(57)【要約】【課題】ＦＢＣ型メモリセルを有する半導体記憶装置をシリコン基板を用いて実現する。【解決手段】メモリセルＭＣでは、半導体基板１上に、プレート電極としてのＰ型シリコン膜１１が選択的に設けられる。Ｐ型シリコン膜１１の両側面には耐酸化性絶縁膜８が設けられる。Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしての半導体基板突起部７が半導体基板１上に酸化膜１０を介して設けられる。半導体基板１上及び半導体基板突起部７の側面には、ゲート絶縁膜ＧＤが設けられる。ゲート絶縁膜ＧＤ、耐酸化性絶縁膜６、及び耐酸化性絶縁膜１２上には、ワード線ＷＬ及びゲート電極としてのＮ＋多結晶シリコン膜１６が形成される。【選択図】図３
2009094365.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に第１の絶縁膜を介して相対抗するように設けられた柱状の第１及び第２のバックゲート・チャネル部と、
前記第１及び第２のバックゲート・チャネル部の側面のうち、対抗する内側側面及び対抗する前記第１のバックゲート・チャネル部と前記第２のバックゲート・チャネル部の間の前記半導体基板上に設けられたゲート絶縁膜と、
前記第１及び第２のバックゲート・チャネル部の外側側面に設けられた第２の絶縁膜と、
前記第１及び第２のバックゲート・チャネル部の内側側面及び前記半導体基板上に前記ゲート絶縁膜を介して設けられたゲート電極と、
前記第１及び第２のバックゲート・チャネル部の外側側面に前記第２の絶縁膜を介して設けられたプレート電極と、
を具備し、前記第１のバックゲート・チャネル部、前記第２のバックゲート・チャネル部、前記ゲート電極、及び前記プレート電極が１つのメモリセルに含まれることを特徴とする半導体記憶装置。
【請求項２】
前記第１の絶縁膜は選択酸化膜であり、前記第２の絶縁膜は耐酸化性絶縁膜であり、前記第１及び第２のバックゲート・チャネル部は前記第１の絶縁膜で分離された前記半導体基板であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の絶縁膜は選択酸化膜であり、前記第２の絶縁膜は耐酸化性絶縁膜であり、前記第１及び第２のバックゲート・チャネル部は前記第１の絶縁膜で分離された前記半導体基板と同一導電型のエピタキシャル層であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
シリコン基板を用いたＦＩＮ型トランジスタを有する半導体記憶装置の製造方法であって、
一側面に絶縁膜が設けられ、上面及び一側面に対抗する他側面に耐酸化性絶縁膜が設けられた柱状の第１のシリコン基板突起部と、前記第１のシリコン基板突起部側の側面に前記耐酸化性絶縁膜が設けられ、上面及び前記第１のシリコン基板突起部側に対抗する側面に前記絶縁膜が設けられた柱状の第２のシリコン基板突起部とを形成する工程と、
前記第１及び第２のシリコン基板突起部の間の前記シリコン基板と、前記第１及び第２のシリコン基板突起部の底部とを酸化し、前記第１及び第２のシリコン基板突起部と前記シリコン基板を分離する酸化膜を形成する工程と、
前記第１及び第２のシリコン基板突起部の間に設けられた前記酸化膜をエッチングして前記シリコン基板を露出する工程と、
前記第１及び第２のシリコン基板突起部の間の露出した前記シリコン基板上に、前記シリコン基板と同一導電型のシリコン膜を埋め込む工程と、
前記絶縁膜をエッチングする工程と、
前記絶縁膜がエッチングされた前記第１及び第２のシリコン基板突起部の側面と前記シリコン基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１及び第２のシリコン基板突起部を覆うようにゲート電極膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
シリコン基板を用いたＦＩＮ型トランジスタを有する半導体記憶装置の製造方法であって、
一側面に絶縁膜が設けられ、上面及び一側面に対抗する他側面に耐酸化性絶縁膜が設けられ、前記シリコン基板上に設けられた柱状の第１のシリコンエピタキシャル突起部と、前記第１のシリコン基板突起部側の側面に前記耐酸化性絶縁膜が設けられ、上面及び前記第１のシリコン基板突起部側に対抗する側面に前記絶縁膜が設けられ、前記シリコン基板上に設けられた柱状の第２のシリコンエピタキシャル突起部とを形成する工程と、
前記第１及び第２のシリコンエピタキシャル突起部の間の前記シリコン基板と、前記第１及び第２のシリコンエピタキシャル突起部の底部とを酸化し、前記第１及び第２のシリコンエピタキシャル突起部と前記シリコン基板を分離する酸化膜を形成する工程と、
前記第１及び第２のシリコンエピタキシャル突起部の間に設けられた前記酸化膜をエッチングして前記シリコン基板を露出する工程と、
前記第１及び第２のシリコンエピタキシャル突起部の間の露出した前記シリコン基板上に、前記シリコン基板と同一導電型のシリコン膜を埋め込む工程と、
前記絶縁膜をエッチングする工程と、
前記絶縁膜がエッチングされた前記第１及び第２のシリコンエピタキシャル突起部の側面と前記シリコン基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１及び第２のシリコンエピタキシャル突起部を覆うようにゲート電極膜を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＢＣ型メモリセルを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化、高集積度化の進展に伴い、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ或いはＭＩＳＦＥＴとも呼称される）のゲート長は、世代（テクノロジーノード）毎に縮小され、物理的限界へと急速に近付きつつある。ゲート長が微細化されると短チャネル効果が顕著に表れるので、その抑制対策としてＳＯＩ（Silicon  On  Insulator）基板を用いたダブルゲートＦＩＮ型ＦＥＴ（Field  Effect  Transistor）が開発されている。ダブルゲートＦＩＮ型ＦＥＴは、ＤＲＡＭ（Dynamic  Random  Access  Memory）などの半導体記憶装置或いはロジック回路を含むシステムＬＳＩなどに適用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているダブルゲートＦＩＮ型ＦＥＴをＦＢＣ（Floating  Body  Cell）型メモリセルに適用する場合、シグナルを増加させるためにＳＯＩ基板の埋め込み絶縁膜の膜厚とＳＯＩ基板のＳＯＩ層の膜厚とを薄くしている。このため、ＳＯＩ基板のスペックは厳しくなり、シリコン基板に対して大幅にコストが上昇するという問題点がある。
【特許文献１】特開２００５−３２７７６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、シリコン基板を用いたＦＢＣ型メモリセルを有する半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上に第１の絶縁膜を介して相対抗するように設けられた柱状の第１及び第２のバックゲート・チャネル部と、前記第１及び第２のバックゲート・チャネル部の側面のうち、対抗する内側側面及び対抗する前記第１のバックゲート・チャネル部と前記第２のバックゲート・チャネル部の間の前記半導体基板上に設けられたゲート絶縁膜と、前記第１及び第２のバックゲート・チャネル部の外側側面に設けられた第２の絶縁膜と、前記第１及び第２のバックゲート・チャネル部の内側側面及び前記半導体基板上に前記ゲート絶縁膜を介して設けられたゲート電極と、前記第１及び第２のバックゲート・チャネル部の外側側面に前記第２の絶縁膜を介して設けられたプレート電極とを具備し、前記第１のバックゲート・チャネル部、前記第２のバックゲート・チャネル部、前記ゲート電極、及び前記プレート電極が１つのメモリセルに含まれることを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の製造方法は、シリコン基板を用いたＦＩＮ型トランジスタを有する半導体記憶装置の製造方法であって、一側面に絶縁膜が設けられ、上面及び一側面に対抗する他側面に耐酸化性絶縁膜が設けられた柱状の第１のシリコン基板突起部と、前記第１のシリコン基板突起部側の側面に前記耐酸化性絶縁膜が設けられ、上面及び前記第１のシリコン基板突起部側に対抗する側面に前記絶縁膜が設けられた柱状の第２のシリコン基板突起部とを形成する工程と、前記第１及び第２のシリコン基板突起部の間の前記シリコン基板と、前記第１及び第２のシリコン基板突起部の底部とを酸化し、前記第１及び第２のシリコン基板突起部と前記シリコン基板を分離する酸化膜を形成する工程と、前記第１及び第２のシリコン基板突起部の間に設けられた前記酸化膜をエッチングして前記シリコン基板を露出する工程と、前記第１及び第２のシリコン基板突起部の間の露出した前記シリコン基板上に、前記シリコン基板と同一導電型のシリコン膜を埋め込む工程と、前記絶縁膜をエッチングする工程と、前記絶縁膜がエッチングされた前記第１及び第２のシリコン基板突起部の側面と前記シリコン基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記第１及び第２のシリコン基板突起部を覆うようにゲート電極膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＦＢＣ型メモリセルを有する半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は半導体記憶装置を示す平面図、図２はメモリセルを示す平面図、図３は図１の断面図、図３（ａ）は図１のＡ−Ａ線に沿う断面図、図３（ｂ）は図１のＢ−Ｂ線に沿う断面図、図３（ｃ）は図１のＣ−Ｃ線に沿う断面図、図３（ｄ）は図１のＤ−Ｄ線に沿う断面図である。本実施例では、ＦＢＣ（Floating  Body  Cell）型メモリセルを有する半導体記憶装置をシリコン基板で実現している。
【００１０】
図１に示すように、半導体記憶装置５０では、ビット線ＢＬが縦方向に互いに離間して並列配置される。ワード線ＷＬが横方向に互いに離間してビット線ＢＬと直交するように並列配置される。ソース線ＳＬがワード線ＷＬの間に、ビット線ＢＬと直交するように並列配置される。
【００１１】
メモリセルＭＣは、ビット線ＢＬとワード線ＷＬが直交する部分を中心に配置される。メモリセルＭＣは、４Ｆ２（２Ｆ×２Ｆ）のＦＢＣ（Floating  Body  Cell）型メモリセルである。メモリセルＭＣは、マトリックス状に配置形成され、メモリセルアレイＭＣＡを構成する。
【００１２】
ビット線ＢＬは、メモリセルＭＣを構成するＦＩＮ型ＦＥＴ（Field  Effect  Transistor）のドレインに接続される。ＦＩＮ型ＦＥＴはＦＩＮ型トランジスタとも呼称される。ビット線ＢＬとワード線ＷＬの交差部にはゲート及びプレートが設けられる。メモリセルＭＣのプレートは、プレートコンタクトＰＣを介して、メモリセルアレイＭＣＡと離間して形成されるプレート線ＰＬに接続される。ソース線ＳＬは、メモリセルＭＣを構成するＦＩＮ型ＦＥＴのソースに接続される。
【００１３】
図２に示すように、メモリセルＭＣでは、ビット線ＢＬとワード線ＷＬの交差部の上端部及び下端部にゲート絶縁膜ＧＤが設けられる。ゲート絶縁膜ＧＤに接して上端部及び下端部にバックゲート・チャネル部ＢＧＣが設けられる。バックゲート・チャネル部ＢＧＣには、ＦＩＮ型ＦＥＴがオンしたときにドレインとソースの間に電流が流れるようにチャネル層が発生する。ビット線ＢＬとワード線ＷＬの交差部の中央部には、バックゲート・チャネル部ＢＧＣと離間し、プレート電極となるプレートが設けられる。メモリセルＭＣを構成するＦＩＮ型ＦＥＴは、２つのチャネル層（ビット線ＢＬとワード線ＷＬの交差部の上端部及び下端部）を有するダブルゲートＦＩＮ型ＦＥＴである。
【００１４】
図３（ａ）に示すように、メモリセルＭＣでは、Ｐ型シリコン基板からなる半導体基板１表面に、酸化膜１０が選択的に埋め込まれる。酸化膜１０が設けられていない半導体基板１上には、プレート電極としてのＰ型シリコン膜１１が設けられる。酸化膜１０上には、耐酸化性絶縁膜８と柱状Ｎ＋層２１が設けられる。耐酸化性絶縁膜８は、柱状Ｎ＋層２１の側面に設けられ、柱状Ｎ＋層２１とＰ型シリコン膜１１を分離する。柱状Ｎ＋層２１は、ダブルゲートＦＩＮ型ＦＥＴのドレイン或いはソースとして機能する。
【００１５】
ワード線ＷＬとしてのＮ＋多結晶シリコン膜１６は、耐酸化性絶縁膜６及び１２と層間絶縁膜２２の間に設けられる。ソース線ＳＬとしての１層目配線１ＭＴは、層間絶縁膜２２上に設けられ、第１のビアＶｉａ１を介して柱状Ｎ＋層２１のソースに接続される。第１のビアＶｉａ１の側面には絶縁膜２４が設けられ、第１のビアＶｉａ１とワード線ＷＬとしてのＮ＋多結晶シリコン膜１６を分離する。ビット線ＢＬとしての２層目配線２ＭＴは、層間絶縁膜２３上に設けられ、第２のビアＶｉａ２を介して柱状Ｎ＋層２１のドレインに接続される。第２のビアＶｉａ２の側面には絶縁膜２４が設けられ、第２のビアＶｉａ２とワード線ＷＬとしてのＮ＋多結晶シリコン膜１６を分離する。
【００１６】
図３（ｂ）に示すように、メモリセルＭＣでは、半導体基板１上に、プレート電極としてのＰ型シリコン膜１１が選択的に設けられる。Ｐ型シリコン膜１１の両側面には耐酸化性絶縁膜８が設けられる。Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしての半導体基板突起部７が半導体基板１上に酸化膜１０を介して設けられる。半導体基板突起部７は、半導体基板１を酸化膜１０で分離形成したものである。
【００１７】
半導体基板１上及び半導体基板突起部７の側面には、熱酸化膜からなるゲート絶縁膜ＧＤが設けられる。ゲート絶縁膜ＧＤ、耐酸化性絶縁膜６、及び耐酸化性絶縁膜１２上には、ダブルゲートＦＩＮ型ＦＥＴのゲート部を覆うようにワード線ＷＬ及びゲート電極としてのＮ＋多結晶シリコン膜１６が形成される。
【００１８】
図３（ｃ）に示すように、メモリセルＭＣでは、半導体基板１上にゲート絶縁膜ＧＤを介してワード線ＷＬとしてのＮ＋多結晶シリコン膜１６が設けられる。Ｎ＋多結晶シリコン膜１６とＮ＋多結晶シリコン膜１６の間には、絶縁膜４、耐酸化性絶縁膜１２が埋設され、Ｎ＋多結晶シリコン膜１６の上側面及び上面には層間絶縁膜２２が設けられる。
【００１９】
図３（ｄ）に示すように、メモリセルＭＣでは、半導体基板１上に酸化膜１０を介して柱状Ｎ＋層２１のソースが選択的に設けられる。柱状Ｎ＋層２１と柱状Ｎ＋層２１の間には、絶縁膜４が埋設される。
【００２０】
ここで、酸化膜１０は、ＦＢＣ型メモリセルに適用されるＳＯＩ基板の埋め込み絶縁膜と同程度の比較的薄い膜厚に設定するのが好ましい。半導体基板突起部７は、ＦＢＣ型メモリセルに適用されるＳＯＩ基板のＳＯＩ層と同程度の比較的薄い膜厚に設定するのが好ましい。
【００２１】
次に、半導体記憶装置の製造方法について、図４乃至図１９を参照して説明する。図４乃至図１９は半導体記憶装置製造工程を示す平面図及び断面図である。なお、図４及び５では、図（ａ）は平面図、図（ｂ）は図（ａ）のＡ１−Ａ１線に沿う断面図、図（ｃ）は図（ａ）のＢ１−Ｂ１線に沿う断面図、図（ｄ）は図（ａ）のＣ１−Ｃ１線に沿う断面図である。また、図６乃至１９では、図（ａ）は平面図、図（ｂ）は図（ａ）のＡ２−Ａ２線に沿う断面図、図（ｃ）は図（ａ）のＢ２−Ｂ２線に沿う断面図、図（ｄ）は図（ａ）のＣ２−Ｃ２線に沿う断面図、図（ｅ）は図（ａ）のＤ２−Ｄ２線に沿う断面図である。
【００２２】
まず、図４に示すように、Ｐ型シリコン基板（例えば、Ｐ型不純物が１×１０１６／ｃｍ３から３×１０１７／ｃｍ３程度ドープされたシリコン基板）からなる半導体基板１上に、絶縁膜２及び耐酸化性絶縁膜３を積層形成する。絶縁膜２には、例えば膜厚が５０ｎｍの酸化膜を用いる。耐酸化性絶縁膜３には、例えば膜厚２００ｎｍの窒化シリコン膜（ＳｉＮ膜）を用いる。絶縁膜２及び耐酸化性絶縁膜３を積層形成後、周知のリソグラフィー法を用いて幅と間隔がＦ（Feature  Size）であるレジストパターン（図４（ａ）で縦方向にライン＆スペースパターン）を形成し、このレジストパターン（レジスト膜）をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）法を用いて、耐酸化性絶縁膜３及び絶縁膜２をエッチング加工する。レジストパターン（レジスト膜）を剥離後、耐酸化性絶縁膜３をマスクにして、例えばＲＩＥ法を用いて、半導体基板１を所定の深さだけエッチング加工する。絶縁膜２直下の半導体基板１は、ＦＩＮ型ＦＥＴのバックゲート・チャネル部ＢＧＣとして用いられる。
【００２３】
次に、図５に示すように、半導体基板１上に、例えば気相成長法を用いて、絶縁膜４を堆積する。絶縁膜４を堆積後、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いて耐酸化性絶縁膜３表面が露出するまで絶縁膜４を平坦研磨する。
【００２４】
続いて、図６に示すように、周知のリソグラフィー法を用いて幅と間隔がＦ（Feature  Size）であるレジストパターン（図５（ａ）で横方向にライン＆スペースパターン）を形成し、このレジストパターン（レジスト膜）をマスクにして、例えばＲＩＥ法を用いて、耐酸化性絶縁膜３をエッチング加工する。レジストパターン（レジスト膜）を剥離後、例えば気相成長法を用いて、絶縁膜２及び耐酸化性絶縁膜３上に絶縁膜５を堆積する。絶縁膜５を堆積後、例えばＣＭＰ法を用いて耐酸化性絶縁膜３表面が露出するまで絶縁膜５を平坦研磨する。
【００２５】
そして、図７に示すように、例えば熱燐酸を用いて耐酸化性絶縁膜３を除去する。なお、熱燐酸の代わりに、絶縁膜２及び５に対して耐酸化性絶縁膜３のエッチングレートが大きい（選択比大）ドライエッチング法を用いてもよい。耐酸化性絶縁膜３を除去後、耐酸化性絶縁膜６を堆積し、例えばＲＩＥ法を用いて、絶縁膜５の側面に耐酸化性絶縁膜６を残置する（側壁耐酸化性絶縁膜の形成）。耐酸化性絶縁膜６には、例えば窒化シリコン膜（ＳｉＮ膜）を用いる。
【００２６】
次に、図８に示すように、絶縁膜４、絶縁膜５、及び耐酸化性絶縁膜６をマスクにして、例えばＲＩＥ法を用いて、半導体基板１を所定の深さだけエッチング加工する。このとき、図８（ｃ）に示すように、耐酸化性絶縁膜６及び絶縁膜２直下には、ＦＩＮ型ＦＥＴのバックゲート・チャネル部ＢＧＣとなる半導体基板突起部７が形成される。なお、このエッチング深さは図４でのエッチング深さと同程度にするのが好ましい。
【００２７】
続いて、図９に示すように、耐酸化性絶縁膜８を堆積する。耐酸化性絶縁膜８には、例えば膜厚が１００ｎｍの窒化シリコン膜（ＳｉＮ膜）を用いる。耐酸化性絶縁膜８を堆積後、例えばＲＩＥ法を用いて、半導体基板突起部７及び９の側面に耐酸化性絶縁膜８を残置する（図９（ａ）及び図９（ｂ））。
【００２８】
そして、図１０に示すように、半導体基板突起部７及び９の底部と、耐酸化性絶縁膜８の間の半導体基板１表面とを酸化して酸化膜１０を形成する。ここで、半導体基板突起部７及び９の底部は、耐酸化性絶縁膜８をマスクにして、選択酸化（ＬＯＣＯＳ酸化或いはデルタ酸化とも呼称される）される。半導体基板突起部７及び９の底部の酸化膜１０は、選択酸化膜である。ここでは、半導体基板突起部９は、半導体基板１と完全に酸化膜１０で分離（選択酸化膜で分離）されているが、必ずしも半導体基板１と完全に分離しなくともよい。
【００２９】
次に、図１１に示すように、絶縁膜４、絶縁膜５、耐酸化性絶縁膜６、及び耐酸化性絶縁膜８をマスクにして、例えばＲＩＥ法を用いて、耐酸化性絶縁膜８間の半導体基板１上に形成された酸化膜１０をエッチング除去し、半導体基板１を露出させる。
【００３０】
続いて、図１２に示すように、耐酸化性絶縁膜８間の半導体基板１上に、半導体基板１を成長核にして半導体基板突起部７及び９の中腹程度まで、単結晶の半導体基板１と同一導電型のＰ型シリコン膜１１を選択的に成長させる。
【００３１】
そして、図１３に示すように、Ｐ型シリコン膜１１、絶縁膜４、絶縁膜５、耐酸化性絶縁膜６、及び耐酸化性絶縁膜８上に、耐酸化性絶縁膜１２を堆積し、例えばＣＭＰ法を用いて絶縁膜４及び絶縁膜５の表面が露出するまで耐酸化性絶縁膜１２を平坦研磨する。耐酸化性絶縁膜１２には、例えば窒化シリコン膜（ＳｉＮ膜）を用いる。
【００３２】
次に、図１４に示すように、周知のリソグラフィー法を用いてレジスト膜１３を形成する。ここで、レジスト膜１３は、幅と間隔がＦ（Feature  Size）であるレジストパターンを有する。図１４（ａ）では縦方向にライン＆スペースパターンが形成され、図１４（ｂ）では耐酸化性絶縁膜６及び１２を覆うように形成される。
【００３３】
続いて、図１５に示すように、レジスト膜１３をマスクにして、例えばＲＩＥ法を用いて、絶縁膜４、絶縁膜５、及び絶縁膜２をエッチングし、半導体基板突起部９の表面を露出させる（図１５（ｂ））。レジスト膜１３を剥離後、半導体基板突起部９にＮ型不純物となる砒素（Ａｓ）をイオン注入する。ここでは、砒素（Ａｓ）をイオン注入しているが燐（Ｐ）をイオン注入してもよい。イオン注入後、例えばＲＴＡ（Rapid  Thermal  Annealing）法を用いて、N型不純物を活性化させて柱状Ｎ+層２１を形成する。この柱状Ｎ+層２１は、ＦＩＮ型ＦＥＴのソース或いはドレインとなる。なお、ＲＴＡ法の代わりに、熱拡散により柱状Ｎ+層２１を形成してもよい。
【００３４】
そして、図１６に示すように、耐酸化性絶縁膜１４を柱状Ｎ+層２１、耐酸化性絶縁膜６、耐酸化性絶縁膜１２、及び絶縁膜４上に堆積し、例えばＣＭＰ法を用いて絶縁膜４の表面が露出するまで耐酸化性絶縁膜１４を平坦研磨する。耐酸化性絶縁膜１４には、例えば窒化シリコン膜（ＳｉＮ膜）を用いる。
【００３５】
次に、図１７に示すように、耐酸化性絶縁膜６、耐酸化性絶縁膜１２、及び耐酸化性絶縁膜１４をマスクにして、例えばＲＩＥ法を用いて、耐酸化性絶縁膜が覆われていない領域の絶縁膜４をエッチングし、半導体基板１を露出させる。ＲＩＥ後、熱酸化により半導体基板突起部７の側面と半導体基板１表面とに、例えば膜厚６ｎｍのゲート酸化膜からなるゲート絶縁膜ＧＤを形成する。
【００３６】
続いて、図１８に示すように、例えば気相成長法を用いて、ゲート絶縁膜ＧＤ、耐酸化性絶縁膜６、耐酸化性絶縁膜１２、及び耐酸化性絶縁膜１４上に、Ｎ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜１６を、ＦＩＮ型ＦＥＴのゲート部、耐酸化性絶縁膜１２、及び耐酸化性絶縁膜１４を覆うように、耐酸化性絶縁膜１４よりも高く形成する。Ｎ＋多結晶シリコン膜１６を形成後、周知のリソグラフィー法を用いてレジスト膜１７を形成する。ここで、レジスト膜１７は、幅と間隔がＦ（Feature  Size）であるレジストパターンを有する。図１８（ａ）では、縦方向にライン＆スペースパターンが形成される。
【００３７】
そして、図１９に示すように、レジスト膜１７をマスクにして、例えばＲＩＥ法を用いて、Ｎ＋多結晶シリコン膜１６をエッチング加工する。エッチング加工後、レジスト膜１７を剥離する。
【００３８】
次に、図示しないが、周知の方法を用いて、層間絶縁膜、ビア、配線層などを形成して半導体記憶装置５０が完成する。
【００３９】
上述したように、本実施例の半導体記憶装置及びその製造方法では、Ｐ型シリコン基板からなる半導体基板１表面に、酸化膜１０が選択的に埋め込まれる。酸化膜１０が設けられていない半導体基板１上には、プレート電極としてのＰ型シリコン膜１１が設けられる。酸化膜１０上には、耐酸化性絶縁膜８とドレイン或いはソースになる柱状Ｎ＋層２１とが設けられる。耐酸化性絶縁膜８は、柱状Ｎ＋層２１の側面に設けられ、柱状Ｎ＋層２１とＰ型シリコン膜１１を分離する。ワード線ＷＬとしてのＮ＋多結晶シリコン膜１６は、耐酸化性絶縁膜６及び１２と層間絶縁膜２２の間に設けられる。ソース線ＳＬとしての１層目配線１ＭＴは、層間絶縁膜２２上に設けられ、第１のビアＶｉａ１を介して柱状Ｎ＋層２１のソースに接続される。ビット線ＢＬとしての２層目配線２ＭＴは、層間絶縁膜２３上に設けられ、第２のビアＶｉａ２を介して柱状Ｎ＋層２１のドレインに接続される。半導体基板１上に、プレート電極としてのＰ型シリコン膜１１が選択的に設けられる。Ｐ型シリコン膜１１の両側面には耐酸化性絶縁膜８が設けられる。Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしての半導体基板突起部７が半導体基板１上に選択酸化膜である酸化膜１０を介して設けられる。半導体基板１上及び半導体基板突起部７の側面には、熱酸化膜からなるゲート絶縁膜ＧＤが設けられる。ゲート絶縁膜ＧＤ、耐酸化性絶縁膜６、及び耐酸化性絶縁膜１２上には、ワード線ＷＬ及びゲート電極としてのＮ＋多結晶シリコン膜１６が形成される。酸化膜１０はＦＢＣ型メモリセルに適用されるＳＯＩ基板の埋め込み絶縁膜と同程度の比較的薄い膜厚に設定される。半導体基板突起部７はＦＢＣ型メモリセルに適用されるＳＯＩ基板のＳＯＩ層と同程度の比較的薄い膜厚に設定される。
【００４０】
このため、ＳＯＩ基板を用いずに、ＳＯＩ基板を用いた場合と同程度の高性能な特性を有するＦＩＮ型ＦＥＴから構成されるＦＢＣ型メモリを実現することができる。また、高価なＳＯＩ基板を使用しないので、ＦＢＣ型メモリを有する半導体記憶装置の製造コストを低減することができる。
【００４１】
なお、本実施例では、Ｐ型シリコン基板を用いているが、Ｐウエル層が選択的に形成されたＮ型シリコン基板を用いてよい。この場合、メモリセルはＰウエル層上に形成する。
【実施例２】
【００４２】
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図２０は半導体記憶装置を示す断面図である。本実施例では、ＦＩＮ型ＦＥＴのゲート絶縁膜を変更している。
【００４３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４４】
図２０に示すように、ＦＩＮ型ＦＥＴを有する半導体記憶装置では、半導体基板１上に、プレート電極としてのＰ型シリコン膜１１が選択的に設けられる。Ｐ型シリコン膜１１の両側面には耐酸化性絶縁膜８が設けられる。Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしての半導体基板突起部７が半導体基板１上に酸化膜１０を介して設けられる。半導体基板突起部７は、半導体基板１を酸化膜１０で分離形成したものである。
【００４５】
半導体基板１上、半導体基板突起部７の側面、耐酸化性絶縁膜６、及び耐酸化性絶縁膜１２上には、ゲート絶縁膜ＧＤａが設けられる。ゲート絶縁膜ＧＤａ上には、ダブルゲートＦＩＮ型ＦＥＴのゲート部を覆うようにワード線ＷＬになるゲート電極膜３１が設けられる。
【００４６】
次に、半導体記憶装置の製造方法について、図２１を参照して説明する。図２１及び２２は半導体記憶装置の製造工程を示す断面図である。なお、絶縁膜の剥離（図４乃至１６）までは、実施例１と同様なので説明を省略する。
【００４７】
図２１に示すように、耐酸化性絶縁膜６、耐酸化性絶縁膜１２、及び耐酸化性絶縁膜１４をマスクにして、例えばＲＩＥ法を用いて、耐酸化性絶縁膜が覆われていない領域の絶縁膜４をエッチングし、半導体基板１を露出させる。ＲＩＥ後、例えばＯＮＯ膜からなるゲート絶縁膜ＧＤａを形成する。ここでは、ゲート絶縁膜ＧＤａにＯＮＯ膜を用いているがＮＯ（酸窒化膜）膜やＨｉｇｈ−Ｋゲート膜（ＨｆＳｉＯＮ）などを用いてもよい。
【００４８】
次に、図２２に示すように、ゲート絶縁膜ＧＤａ上に、ゲート電極膜３１をＦＩＮ型ＦＥＴのゲート部を覆うように耐酸化性絶縁膜１４よりも高く形成する。ここでは、ゲート電極膜３１にチタン（Ｔｉ）を用いているが窒化チタン（ＴｉＮ）、珪化チタン（ＴｉＳｉ）や炭化チタン（ＴｉＣ）などを用いてもよい。また、Ｎ＋多結晶シリコン膜に近い仕事関数を有する金属であるジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、タンタル（Ｔａ）、クロム（Ｃｒ）、或いはモリブデン（Ｍｏ）などを用いたり、その窒化物、その珪化物、或いはその炭化物などを用いてもよい。
【００４９】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１上に、プレート電極としてのＰ型シリコン膜１１が選択的に設けられる。Ｐ型シリコン膜１１の両側面には耐酸化性絶縁膜８が設けられる。Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしての半導体基板突起部７が半導体基板１上に酸化膜１０を介して設けられる。半導体基板１上、半導体基板突起部７の側面、耐酸化性絶縁膜６、及び耐酸化性絶縁膜１２上には、ＯＮＯ膜からなるゲート絶縁膜ＧＤａが設けられる。ゲート絶縁膜ＧＤａ上には、チタン（Ｔｉ）からなるゲート電極膜３１が設けられる。酸化膜１０はＦＢＣ型メモリセルに適用されるＳＯＩ基板の埋め込み絶縁膜と同程度の比較的薄い膜厚に設定される。半導体基板突起部７はＦＢＣ型メモリセルに適用されるＳＯＩ基板のＳＯＩ層と同程度の比較的薄い膜厚に設定される。
【００５０】
このため、ＳＯＩ基板を用いずに、ＳＯＩ基板を用いた場合と同程度の高性能な特性を有するＦＩＮ型ＦＥＴから構成されるＦＢＣ型メモリを実現することができる。また、高価なＳＯＩ基板を使用しないので、ＦＢＣ型メモリを有する半導体記憶装置の製造コストを低減することができる。
【００５１】
なお、本実施例では、ゲート電極膜３１にチタン（Ｔｉ）を用いているが、ゲート電極膜３１を金属やＮ＋多結晶シリコン膜からなる積層膜を用いてもよい。なお、ゲート絶縁膜ＧＤａ上に金属を形成し、後工程で高温熱処理が必要な場合にはゲート絶縁膜ＧＤａと金属の間にバリアメタルを設けるのが好ましい。
【実施例３】
【００５２】
次に、本発明の実施例３に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図２３乃至図２５は半導体記憶装置の製造工程を示す平面図及び断面図である。なお、図２３乃至２５では、図（ａ）は平面図、図（ｂ）は図（ａ）のＡ３−Ａ３線に沿う断面図、図（ｃ）は図（ａ）のＢ３−Ｂ３線に沿う断面図、図（ｄ）は図（ａ）のＣ３−Ｃ３線に沿う断面図である。本実施例では、バックゲート・チャネル部を構成する材料を変更している。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
まず、図２３に示すように、Ｐ型シリコン基板からなる半導体基板１上に、絶縁膜４１及び耐酸化性絶縁膜４２を積層形成する。絶縁膜４１は、例えば気相成長法を用いて、実施例１の半導体基板突起部より厚く形成する。絶縁膜４１及び耐酸化性絶縁膜４２を積層形成後、周知のリソグラフィー法を用いて幅と間隔がＦ（Feature  Size）であるレジストパターン（図２３（ａ）で縦方向にライン＆スペースパターン）を形成し、このレジストパターン（レジスト膜）をマスクにして、例えばＲＩＥ法を用いて、耐酸化性絶縁膜４２をエッチング加工する。レジストパターン（レジスト膜）を剥離後、耐酸化性絶縁膜４２をマスクにして、例えばＲＩＥ法を用いて、絶縁膜４１をエッチングして半導体基板１を露出させる。ここでは、耐酸化性絶縁膜４２をマスクにして絶縁膜４１をエッチングしているが、レジスト膜をマスクにして耐酸化性絶縁膜４２及び絶縁膜４１を一括してエッチング加工してもよい。
【００５５】
次に、図２４に示すように、耐酸化性絶縁膜４２を、例えば熱燐酸を用いて除去する。この結果、絶縁膜４１の開口部が形成される。ここでは、熱燐酸を用いているが、絶縁膜４１及び半導体基板１よりも耐酸化性絶縁膜４２のエッチングレートが大きい（選択比大）ドライエッチング法を用いてもよい。
【００５６】
続いて、図２５に示すように、絶縁膜４１の開口部に半導体基板１を成長核にして絶縁膜４１の開口部の中腹程度まで、シリコンエピタキシャル成長し、半導体基板１と同一導電型のシリコンエピタキシャル突起部４３を選択的に成長させる。シリコンエピタキシャル突起部４３を形成後、シリコンエピタキシャル突起部４３上に絶縁膜４４を形成する。絶縁膜４４及び、絶縁膜４１上に耐酸化性絶縁膜４５を堆積し、例えばＣＭＰ法を用いて、絶縁膜４１表面が露出するまで耐酸化性絶縁膜４５を平坦研磨する。なお、シリコンエピタキシャル突起部４３は、図示していないが実施例１（図８）と同様に、側壁耐酸化性絶縁膜をマスクにして、ＲＩＥ法を用いてエッチング加工されて第１のシリコンエピタキシャル突起部と第２のシリコンエピタキシャル突起部が形成される。第１及び第２のシリコンエピタキシャル突起部はバックゲート・チャネル部として機能する。これ以降は実施例１と同様（図７乃至図１９）な工程を用いて、ＦＢＣ型メモリを有する半導体記憶装置が完成する。
【００５７】
上述したように、本実施例の半導体記憶装置及びその製造方法では、半導体基板１上に、プレート電極としてのＰ型シリコン膜１１が選択的に設けられる。Ｐ型シリコン膜１１の両側面には耐酸化性絶縁膜８が設けられる。Ｐ型シリコン膜１１が設けられる耐酸化性絶縁膜８の一側面と対向する耐酸化性絶縁膜８の他側面には、バックゲート・チャネル部ＢＧＣとしてのシリコンエピタキシャル突起部が半導体基板１上に選択酸化膜である酸化膜１０を介して設けられる。半導体基板１上及びシリコンエピタキシャル突起部の側面には、熱酸化膜からなるゲート絶縁膜ＧＤが設けられる。ゲート絶縁膜ＧＤ、耐酸化性絶縁膜６、及び耐酸化性絶縁膜１２上には、ワード線ＷＬ及びゲート電極としてのＮ＋多結晶シリコン膜１６が形成される。酸化膜１０はＦＢＣ型メモリセルに適用されるＳＯＩ基板の埋め込み絶縁膜と同程度の比較的薄い膜厚に設定される。半導体基板突起部７はＦＢＣ型メモリセルに適用されるＳＯＩ基板のＳＯＩ層と同程度の比較的薄い膜厚に設定される。
【００５８】
このため、ＳＯＩ基板を用いずに、ＳＯＩ基板を用いた場合と同程度の高性能な特性を有するＦＩＮ型ＦＥＴから構成されるＦＢＣ型メモリを実現することができる。また、高価なＳＯＩ基板を使用しないので、ＦＢＣ型メモリを有する半導体記憶装置の製造コストを低減することができる。
【００５９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６０】
例えば、実施例では、Ｎｃｈ  ＦＩＮ型ＦＥＴを用いてメモリセルを構成しているがＰｃｈ  ＦＩＮ型ＦＥＴを用いてもよい。
【００６１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  シリコン基板を用いたＦＩＮ型トランジスタを有する半導体記憶装置の製造方法であって、前記シリコン基板上に第１の絶縁膜を形成し、レジスト膜をマスクにして前記第１の絶縁膜をエッチングする工程と、前記第１の絶縁膜をマスクにして前記シリコン基板をエッチングし、前記半導体基板及び前記第１の絶縁膜をエッチングした溝を形成する工程と、前記溝に第２の絶縁膜を埋設する工程と、前記第１の絶縁膜を選択的にエッチングし、前記第２の絶縁膜の側面に耐酸化性の第１の側壁絶縁膜を形成する工程と、前記第１の側壁絶縁膜をマスクにして、前記第２の絶縁膜の間の前記シリコン基板をエッチングし、互いに離間する柱状の第１のシリコン基板突起部と柱状の第２のシリコン基板突起部とを形成する工程と、前記第１のシリコン基板突起部の前記第２の絶縁膜が形成されている側面に対向する側面と、前記第２のシリコン基板突起部の前記第２の絶縁膜が形成されている側面に対向する側面とに耐酸化性の第２の側壁絶縁膜を形成する工程と、前記第１及び第２のシリコン基板突起部の間の前記シリコン基板と、前記第１及び第２のシリコン基板突起部の底部とを酸化し、前記第１及び第２のシリコン基板突起部と前記シリコン基板を分離する酸化膜を形成する工程と、前記第１及び第２のシリコン基板突起部の間に設けられた前記酸化膜をエッチングして前記シリコン基板を露出する工程と、前記第１及び第２のシリコン基板突起部の間の露出した前記シリコン基板上に、前記シリコン基板と同一導電型のシリコン膜を埋め込む工程と、前記第２の絶縁膜をエッチングする工程と、前記第２の絶縁膜がエッチングされた前記第１及び第２のシリコン基板突起部の側面と前記シリコン基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記第１及び第２のシリコン基板突起部を覆うようにゲート電極膜を形成する工程とを具備する半導体記憶装置の製造方法。
【００６２】
（付記２）  シリコン基板を用いたＦＩＮ型トランジスタを有する半導体記憶装置の製造方法であって、前記シリコン基板上に絶縁膜を形成し、前記第１の絶縁膜をエッチングして溝を形成する工程と、前記溝の中腹程度まで、前記シリコン基板と同一導電型のシリコンエピタキシャル層を選択的に形成する工程と、前記シリコンエピタキシャル層上の、前記絶縁膜の側面に耐酸化性の第１の側壁絶縁膜を形成する工程と、前記第１の側壁絶縁膜をマスクにして、前記絶縁膜の間の前記シリコンエピタキシャル層をエッチングし、互いに離間する柱状の第１のシリコンエピタキシャル突起部と柱状の第２のシリコンエピタキシャル突起部とを形成する工程と、前記第１のシリコンエピタキシャル突起部の前記絶縁膜が形成されている側面に対向する側面と、前記第２のシリコンエピタキシャル突起部の前記絶縁膜が形成されている側面に対向する側面とに耐酸化性の第２の側壁絶縁膜を形成する工程と、前記第１及び第２のシリコンエピタキシャル突起部の間の前記シリコン基板と、前記第１及び第２のシリコンエピタキシャル突起部の底部とを酸化し、前記第１及び第２のシリコンエピタキシャル突起部と前記シリコン基板を分離する酸化膜を形成する工程と、前記第１及び第２のシリコンエピタキシャル突起部の間に設けられた前記酸化膜をエッチングして前記シリコン基板を露出する工程と、前記第１及び第２のシリコンエピタキシャル突起部の間の露出した前記シリコン基板上に、前記シリコン基板と同一導電型のシリコン膜を埋め込む工程と、前記絶縁膜をエッチングする工程と、前記絶縁膜がエッチングされた前記第１及び第２のシリコンエピタキシャル突起部の側面と前記シリコン基板上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記第１及び第２のシリコンエピタキシャル突起部を覆うようにゲート電極膜を形成する工程とを具備する半導体記憶装置の製造方法。
【００６３】
（付記３）  前記ゲート絶縁膜は、熱酸化膜、ＮＯ膜、ＯＮＯ膜、或いはＨｉｇｈ−Ｋゲート膜である付記１又は２に記載の半導体記憶装置の製造方法。
【００６４】
（付記４）  前記ゲート電極膜は、Ｎ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜或いはＮ＋アモルファスシリコン膜である付記１乃至３のいずれかに記載の半導体記憶装置の製造方法。
【００６５】
（付記５）  前記ゲート電極膜は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、タンタル（Ｔａ）、クロム（Ｃｒ）、又はモリブデン（Ｍｏ）、その窒化物、その珪化物、或いはその炭化物である付記１乃至３のいずれかに記載の半導体記憶装置の製造方法。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１に係る半導体記憶装置を示す平面図。
【図２】本発明の実施例１に係るメモリセルを示す平面図。
【図３】図１の断面図、図３（ａ）は図１（ａ）のＡ−Ａ線に沿う断面図、図３（ｂ）は図１（ａ）のＢ−Ｂ線に沿う断面図、図３（ｃ）は図１（ａ）のＣ−Ｃ線に沿う断面図、図３（ｄ）は図１（ａ）のＤ−Ｄ線に沿う断面図。
【図４】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１０】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１１】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１２】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１３】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１４】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１５】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１６】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１７】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１８】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図１９】本発明の実施例１に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図２０】本発明の実施例２に係る半導体記憶装置を示す断面図。
【図２１】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図２２】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図２３】本発明の実施例３に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図２４】本発明の実施例３に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【図２５】本発明の実施例３に係る半導体記憶装置の製造工程を示す平面図及び断面図。
【符号の説明】
【００６７】
１  半導体基板
２、４、５、２４、４１、４４  絶縁膜
３、６、８、１２、４２、４５  耐酸化性絶縁膜
７、９  半導体基板突起部
１０  酸化膜
１１  Ｐ型シリコン膜
１３、１７  レジスト膜
１６  Ｎ＋多結晶シリコン膜
２１  柱状Ｎ＋層
２２、２３  層間絶縁膜
３１  ゲート電極膜
４３  シリコンエピタキシャル突起部
５０  半導体記憶装置
１ＭＴ  １層目配線
２ＭＴ  ２層目配線
ＢＧＣ  バックゲート・チャネル部
ＢＬ  ビット線
ＧＤ、ＧＤａ  ゲート絶縁膜
ＭＣ  メモリセル
ＭＣＡ  メモリセルアレイ
ＰＣ  プレートコンタクト
ＰＬ  プレート線
ＳＬ  ソース線
ＷＬ  ワード線
Ｖｉａ１  第１のビア
Ｖｉａ２  第２のビア
【図１】
2009094365.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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