(57)【要約】【課題】レイアウトパターンにおける実回路パターンとダミーパターンとの混在に起因したデザインルール・チェック時の擬似エラーの発生を解消して、実回路パターンに対する正確で信頼性の高いデザインルール・チェックを行うことを可能とした半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。【解決手段】仕上レイアウトパターンのうちから実回路パターンを識別する実回路パターン識別部４１と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについては別のレイヤに振り分けるレイヤ変更部４２と、実回路パターンデータ専用レイヤに振り分けられたデータに対して所定の設計ルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成するＤＲＣ実行部７０と、ＤＲＣ実行部７０によるチェック結果を出力するデータ出力部２００とを備えている。【選択図】  図２
2009026045.tif 000002
【特許請求の範囲】
【請求項１】
仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、
前記論理回路図および前記仕様情報に基づいて、ダミーパターンと実回路パターンとが混在してなる仕上レイアウトパターンのデータを作成するレイアウト設計部と、
前記仕上レイアウトパターンの中から前記実回路パターンを識別する実回路パターン識別部と、
前記実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分けるレイヤ変更部と、
前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成するＤＲＣ実行部と、
前記ＤＲＣ実行部によるチェック結果を出力するデータ出力部と
を備えたことを特徴とする半導体集積回路のレイアウト作成装置。
【請求項２】
前記実回路パターン識別部は、前記仕上レイアウトパターンにおける２つ以上の入出力端子間を接続するパターンを、前記実回路パターンとして識別することを特徴とする請求項１記載の半導体集積回路のレイアウト作成装置。
【請求項３】
前記ＤＲＣ実行部は、前記実回路パターンの図形データと、前記仕上レイアウトパターンから前記実回路パターンを用いて図形演算処理することで得られる前記ダミーパターンの図形データに対して前記デザインルール・チェックを行うことを特徴とする請求項１または２記載の半導体集積回路のレイアウト作成装置。
【請求項４】
前記実回路パターン識別部によって識別されて、異なったレイヤに振り分けられた実回路パターンデータとそれ以外のデータとに基づいて、前記実回路パターンとそれ以外のパターンとを、互いに異なった色調または模様の図形で表示する仕上レイアウトパターン表示部を備えたことを特徴とする請求項１ないし３のうちいずれか１項に記載の半導体集積回路のレイアウト作成装置。
【請求項５】
仕様情報に基づいて半導体集積回路の論理回路図を設計し、
前記仕様情報および前記論理回路図に基づいて、ダミーパターンと実回路パターンとが混在してなる仕上レイアウトパターンのデータを作成し、
前記仕上レイアウトパターンのうちから前記実回路パターンを識別し、
前記実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、
前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成し、
前記ＤＲＣ工程によるチェック結果を出力し、
前記仕上レイアウトパターンのデータに基づいて半導体集積回路を作製することを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダミーパターンを含んだ仕上レイアウトパターンのデータに基づいて半導体集積回路を作製する、半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法に関する。
【背景技術】
【０００２】
特許文献１、特許文献２、特許文献３には、側壁加工プロセスを含んだ半導体装置の製造方法が提案されている。側壁加工プロセスは、フォトリソグラフィ法によるパターン形成技術では達成することが実際上きわめて困難ないし不可能とされていた微細パターンの形成を可能とするものである。側壁加工プロセスは一般に、側壁部分を、金属導体のような導電性材料からなるものとすることで、実回路の少なくとも一部分として用いる場合と、絶縁性材料または高抵抗材料からなるものとすることで、隣り合う配線間や素子間の絶縁性を確保するためのスペーサとして用いられる場合とがある。いずれの場合も、側壁加工プロセスでは、実回路として用いられるパターン（以降、これを実回路パターンと呼ぶ）が形成されるが、側壁加工プロセスの過程において半導体集積回路の動作には直接影響しないパターン（以降、これをダミーパターンと呼ぶ）も必然的に形成される。ダミーパターンは、側壁加工プロセスの途中で除去される場合もあるが、実回路パターン同士の間隔が狭い部分では技術的にその除去が困難なため、そのまま残される場合もある。
【０００３】
ところで、従来、コンピュータ支援による大規模半導体集積回路の設計作業では、配置配線設計またはレイアウト設計と呼ばれる、論理回路図もしくは電子回路図に従って集積回路上に素子の配置を定め、これら素子間の配線経路を決定した後、これらに基づいたマスク作製のための作図工程がある。周知のとおり、レイアウト設計ではレイアウト検証が行われる。このレイアウト検証とは、設計最終段階のマスク作製のための作図データ（アートワークデータ）に対し設計の正しさを確かめるものである。
【０００４】
このレイアウト検証において、デザインルール・チェック（以下、ＤＲＣという）と呼ばれる検証が行われる。これは、製造プロセスを検討した上で得られた各種制約を考慮して設計される幾何学的設計規則、すなわちデザインルールに対し作図データが違反していないかを検証する工程である。
【０００５】
さらに具体的には、現在一般に利用されているＤＲＣツールは、レイアウトエディタと呼ばれるＣＡＤツール上に描かれたＧＤＳ（あるいはＧＤＳ２）と呼ばれるデータ形式で記録されるレイアウトデータに対して、レイアウトエディタを介してＤＲＣが実行されるように設定されているものが多い。代表的なものには、Cadence社（社名）のDracula ＤＲＣ（製品名）やMentor Graphics社（社名）のCalibre ＤＲＣ（製品名）、Synopsys社（社名）のHercules ＤＲＣ（製品名）などがある。これらのＤＲＣツールは、各社・各世代のテクノロジに対応できるように、敢えていわゆる半完成品のような状態で販売され、導入各社のＣＡＤサポート部門等で自社のテクノロジに沿ってＧＤＳ番号とレイヤ名、レイヤの色や模様などを設定された後、設計者に提供されるのが一般的である。
【０００６】
【特許文献１】米国特許６,０６３,６８８
【特許文献２】米国特許６,１４０,２１７
【特許文献３】米国特許６,４７５,８９１
【特許文献４】特開２０００−１２４３２０号公報
【特許文献５】特開２００６−２８６７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記に例示したような現在一般に利用されている代表的なＤＲＣツールでは、新しいプロセスである側壁加工プロセスの過程で必然的に形成されてしまうダミーパターンの存在については全く考慮されていない。このため、例えば側壁加工プロセスをシミュレートして得られた仕上がりパターンのＧＤＳデータは、同一レイヤであれば実回路パターンであろうとダミーパターンであろうと何ら区別がないので、それら両者のパターンを全て実回路パターンと見做して、それら全てのパターンにＤＲＣが実行されてしまうこととなる。これが多数の疑似エラーを発生させる原因となる。また、ＤＲＣツールでは一般に、その内部で極めて多数の図形を図形演算処理しているので、不要な図形データを含めての演算は、本来のＤＲＣに膨大な時間を要する要因となる。また、多数の擬似エラーの出力は、ＤＲＣツールにおけるメモリやＨＤＤの容量を大量に占有し、これが原因となって、レイアウト検証作業に支障を来たす虞があるだけでなく、真性エラーが擬似エラーに埋もれてしまい、その確実な検出が困難なものとなって、そのＤＲＣ自体についての信頼性を損なう虞がある。
【０００８】
本発明は、このようなダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確で信頼性の高いＤＲＣを遅滞なく行うことができる半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態に係る半導体集積回路のレイアウト作成装置は、仕様情報に基づいて半導体集積回路の論理回路図を設計する論理回路図設計部と、前記論理回路図および前記仕様情報に基づいて、ダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのデータを作成するレイアウト設計部と、前記仕上レイアウトパターンのうちから前記実回路パターンを識別する実回路パターン識別部と、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分けるレイヤ変更部と、前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成するＤＲＣ実行部と、前記ＤＲＣ実行部によるチェック結果を出力するデータ出力部とを備えたことを特徴とする。
【００１０】
また、本発明の一実施形態に係る半導体集積回路の製造方法は、仕様情報に基づいて半導体集積回路の論理回路図を設計し、前記仕様情報および前記論理回路図に基づいて、ダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのデータを作成し、前記仕上レイアウトパターンのうちから前記実回路パターンを識別し、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては前記実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、前記実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルールを満たすか否かを照合確認するＤＲＣを行って、その結果を生成し、前記ＤＲＣ工程によるチェック結果を出力し、前記仕上レイアウトパターンのデータに基づいて半導体集積回路を作製することを特徴とする。
【発明の効果】
【００１１】
本発明の一実施形態によれば、実回路パターンのＤＲＣにおけるダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確なＤＲＣを行うことが可能な半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、一実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【００１３】
図１は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置の構成例を示すブロック図である。また、図２は、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置における、実回路パターン識別部およびレイヤ変更部ならびにＤＲＣ実行部を、部分的に抜き出して示すブロック図である。
【００１４】
図１に示すとおり、本実施形態に係るレイアウト作成装置２０は、論理回路図設計部３０と、レイアウト設計部４０と、レイアウト検証部５０と、データ出力部２００とを、その主要部として備えている。
【００１５】
論理回路図設計部３０は、まず半導体集積回路仕様情報１０に基づいて、ハードウェア記述言語を用いて、ＲＴＬ（Register Transfer Level）と呼ばれる抽象度でハードウェアを記述する。次いで、論理回路図設計部３０は、この記述を論理合成ツールを用いて論理合成し、その結果ゲート・レベル（論理回路で記述するレベル）と呼ばれる抽象度に展開する。すなわち、論理合成の結果として論理回路図のデータを得ることができる。そして、この論理回路図のデータからネットリストを生成することが可能であり、一般にはＳＰＩＣＥネットリストで出力される。
【００１６】
レイアウト設計部４０は、論理回路図設計部３０によって設計された 論理回路図の情報に基づいて、集積回路上に素子を配置し、これら素子間の配線経路を決定することにより、マスク作製のためのレイアウトデータを作成する。これをレイアウト設計と呼ぶ。作成されたレイアウトデータは、レイアウト検証部５０へと送られて、検証作業が行われ、修正が必要な場合には、再度レイアウトデータが修正される。この検証・修正の作業を、所定の設計条件が満たされるまで繰り返す。以上のレイアウトデータを作成するために、レイアウト設計部４０は、レイアウトデータ生成機能を有する。
【００１７】
また、上述したように、レイアウト設計部４０で設計されたレイアウトデータは、レイアウト検証部５０にて検証されるので、その検証の前処理として、レイアウト設計部４０内にて図形論理演算等の処理が施された上で、レイアウト検証部５０に伝達される。また、その前処理における特徴的な機能の一つとして、実回路パターン識別機能と、レイヤ変更機能とを備えている。これらの機能は、図２に示したような、実回路パターン識別部４１、レイヤ変更部４２が実行する。この実回路パターン識別部４１およびレイヤ変更部４２はいずれも、レイアウト設計部４０内に設けられている。
【００１８】
レイアウト検証部５０は、ＬＶＳ実行部６０、ＤＲＣ実行部７０を有する。このレイアウト検証部５０は、レイアウト設計部４０で作成されたレイアウトデータを受け取って、そのレイアウトデータのうちから実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられた実回路パターンデータに対して、そのデータに基づいて生成される実回路パターンが製造装置等の制約に基づいて定まる幾何学的なデザインルールを満足しているか否か、また論理回路設計段階で作られた素子や素子間の接続がレイアウト設計で正しく実現されているか否かなどを検証する。
【００１９】
具体的には、ＬＶＳおよびＤＲＣを中心に検証を行う。すなわち、このレイアウト検証部５０は、ＬＶＳを行う機能およびＤＲＣを行う機能を有する。それらの機能の分担は、ＬＶＳ実行部６０がＬＶＳを行い、ＤＲＣ実行部７０がＤＲＣを行うように設定されている。なお、ＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）は、論理回路図設計段階で作られた素子及び素子間の接続の情報がレイアウトデータにおいて正しく実現されているか否かを検証する工程である。
【００２０】
ＬＶＳ実行部６０は、ＬＶＳを行う。具体的には、レイアウト設計部４０にて図形論理演算等の前処理が実施され、実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられたレイアウトデータからゲート・レベルの接続情報を復元し、さらにゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換した上で、このトランジスタ・レベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する。
【００２１】
ＤＲＣ実行部７０は、上述したようにＤＲＣを行う。具体的には、レイアウト設計部４０で実回路パターンの識別やレイヤ変更の前処理が実施され、実回路パターンとして識別されて実回路パターンデータ専用レイヤに振り分けられたレイアウトデータから、検証すべき図形の幅、２つの図形間の距離、およびある図形が他の図形の内部に包含される場合の余裕の規格値（許容最小・最大間隔値）等のデザインルール（ＤＲＣルール７０１）を認識し、レイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定する。そして、一致しなかったエラー部分のデータをレイアウト設計部４０に伝達する。レイアウト設計部４０では、エラー部分のレイアウトを修正し、エラーがなくなるまでレイアウト修正を繰返し行う。また、このレイアウト設計部４０は、上記のようにしてレイアウトデータの図形の幅やスペースがデザインルールを満たしているか否かを判定した結果を保持するデータを、データ出力部２００に送る。そのデータを受けると、データ出力部２００では、実行結果レポート２０１およびエラーＧＤＳ出力２０２等（図２参照）の情報を、例えば表示装置の画面上に表示出力する、あるいは印刷装置によって印刷出力する。以上がＤＲＣ実行部７０でのＤＲＣのフローであり、このような検証を行うために、ＤＲＣ実行部７０は、レイアウトデータ認識機能およびＤＲＣ機能を有している。
【００２２】
データ出力部２００は、レイアウト設計部４０で作成され、レイアウト検証部５０でＬＶＳ、ＤＲＣの各種検証に合格し、完成したレイアウトデータをレイアウト設計部４０から受け取り、レイアウト作成装置２０の外部にデータとして出力する。また、実行結果レポート２０１やエラーＧＤＳ出力２０２等（図２参照）の情報の表示出力または印刷出力もしくはその両方による出力を行う。エラーＧＤＳ出力２０２の出力は、このデータ出力部２００に設けられている図２に示すエラーＧＤＳ出力部２０３が行う。
【００２３】
また、このデータ出力部２００は、実回路パターン識別部４１によって識別され、レイヤ変更部４２で異なったレイヤに振り分けられた実回路パターンデータとそれ以外のデータとに基づいて、実回路パターンとそれ以外のパターンとを、図２１、図２２、図２３に例示したような互いに異なった色調または模様の図形で表示する、仕上レイアウトパターン表示機能を備えている。図２１は実回路パターン８０１のみを抽出して表示したものであり、図２２は仕上レイアウトパターン９０１を表示したものであり、図２３は実回路パターン８０１とダミーパターン８０２とを異なった色調および模様で表示したものである。
【００２４】
以上が、本発明の一実施形態に係る半導体集積回路のレイアウト作成装置２０の概要構成であるが、このようなレイアウト作成装置２０における、最も特徴的な部位は、特に図２に抜き出して示したようなものである。すなわち、その特徴的な部位とは、実回路パターン識別部４１と、レイヤ変更部４２と、ＤＲＣ実行部７０と、エラーＧＤＳ出力部２０３とである。
【００２５】
実回路パターン識別部４１は、論理回路図設計部３０から送られて来る論理回路図３０１を用いて、レイアウト設計部４０から送られて来るダミーパターンと実回路パターンとを混在してなる仕上レイアウトパターンのうちから実回路パターンを識別する機能を備えている。その実回路パターンの識別は、図６（ａ）に示したような片側の端子ａ、ｂからパターンをトレースする方法、または図６（ｂ）に示したような両側の端子ａ、ｂからパターンをトレースする方法のような、仕上レイアウトパターンにおける２つ以上の入出力端子間を連結するパターンを実回路パターンとして識別することによって行われる。なお、図６（ａ）、（ｂ）に各々示す矢線は、パターンをトレースする方向を示している。
【００２６】
レイヤ変更部４２は、実回路パターン識別部４１によって識別された実回路パターンのデータを、実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては、実回路パターンデータ専用レイヤとは異なったレイヤに振り分ける機能を備えている。
【００２７】
ＤＲＣ実行部７０は、実回路パターンデータ専用レイヤに振り分けられたデータに対して、そのデータに基づいて生成される実回路パターンが所定のデザインルール（ＤＲＣルール７０１）を満たすか否かを照合確認するＤＲＣを実行して、その結果を生成する機能を備えている。このＤＲＣ実行部７０では、実回路パターンは図６に示したようなパターンをトレースすること等により抽出され、ダミーパターンは実回路パターンと仕上レイアウトパターンを用いた図形演算処理により求められる。ここで、図形演算処理の例を図７（ａ）〜（ｅ）に例示する。ＤＲＣ実行部７０は、図７（ａ）〜（ｅ）に例示したような図形演算処理を施して得られるダミーパターンの図形データに対して、ＤＲＣを行う。ここで、図７（ａ）に示した図形演算処理は、図形Ａと図形Ｂとの論理和からダミーパターンの図形Ｃを形成するものである。また図７（ｂ）の図形演算処理は、図形Ａと図形Ｂとの論理積からダミーパターンの図形Ｃを形成するものである。また図７（ｃ）の図形演算処理は、図形Ａと図形Ｂとの論理積を図形Ａから除去してダミーパターンの図形Ｃを形成するものである。また図７（ｄ）の図形演算処理は、図形Ａを所望の拡大率で拡大した（あるいはその拡大率で拡大した場合と同様の大きさになるように縦横寸法にそれぞれ所定の寸法Ｘを追加した）図形Ｂを形成するものである。また図７（ｅ）の図形演算処理は、図形Ａを所望の縮小率で縮小した（あるいはその縮小率で縮小した場合と同様の大きさになるように縦横寸法からそれぞれ所定の寸法ｙを差し引いた）図形Ｂを形成するものである。
【００２８】
エラーＧＤＳ出力部２０３は、ＤＲＣ実行部７０によるチェックの結果、エラーが検出された場合には、そのエラーＧＤＳの情報を表示出力または印刷出力もしくはそれら両方により出力する。
【００２９】
図３は、本発明の一実施形態に係るレイアウトデータ作成方法におけるレイアウトデータを作成する一連のプロセスの一例を示すフローチャートである。図１、図２で示した構成に係る半導体集積回路のレイアウト作成装置２０によるレイアウトデータ検証処理のフローを中心としてこの図３に基づき説明する。
【００３０】
まず、設計者が半導体集積回路の仕様（半導体集積回路仕様情報１０）を決定する（ステップＳ１０１）。
【００３１】
次に、設計者が、ステップＳ１０１で決定された半導体集積回路仕様情報１０に基づいて、論理回路図設計部３０を用いて論理回路図を設計する（ステップＳ１０２）。
【００３２】
次に、ステップＳ１０２において設計された論理回路図に基づいて、レイアウト設計部４０がレイアウトデータを作成する（ステップＳ１０３）。
【００３３】
続いて、レイアウト設計部４０の内部では、ＬＶＳおよびＤＲＣを実行するための前処理として、ステップＳ１０３で作成されたレイアウトデータに基づいて実回路パターンの識別やレイヤ変更等の前処理を行う。すなわち、実回路パターン識別部４１が、レイアウトパターンのうちから実回路パターンを識別し、その実回路パターンのデータを、レイヤ変更部４２が、実回路パターンデータ専用レイヤに振り分けると共に、その実回路パターンデータ以外のパターンデータについては、実回路パターンデータ専用レイヤとは異なったレイヤに振り分ける（ステップＳ１０４）。
【００３４】
ステップＳ１０４における前処理の後、ＬＶＳの処理（ステップＳ１０５〜Ｓ１０６）と、ＤＲＣの処理（ステップＳ１０７〜Ｓ１０８）およびそれに続くレイアウト修正処理（ステップＳ１０９〜Ｓ１１０）が行われるが、説明上、ＬＶＳについて説明した後、ＤＲＣおよびそれに続くレイアウト修正処理について説明する。
【００３５】
ＬＶＳ実行部６０が、ＬＶＳを実行する。具体的には、レイアウトパターンからゲート・レベルの接続情報を復元し、さらにゲート・レベルの接続情報をトランジスタ・レベルの接続情報へ変換した上で、このトランジスタ・レベルの接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する（ステップＳ１０５）。
【００３６】
ステップＳ１０５のＬＶＳの結果、トランジスタ・レベルの接続情報と論理回路図の情報とが完全に一致する場合には、ＬＶＳ実行部６０がレイアウトデータにエラー箇所が存在しないと判定し（ステップＳ１０６：Ｎｏ）、この判定結果をレポートする（ステップＳ１１１）。このレポートは、レイアウト設計部４０に伝達される。レイアウト設計部４０は、ＤＲＣ実行部７０が後述するステップＳ１０７〜Ｓ１０８で実行するＤＲＣの検証結果のレポートと前記のレポートとを総合してレイアウトの修正を行う。
【００３７】
一方、ステップＳ１０５のＬＶＳの結果、トランジスタ・レベルの接続情報と論理回路図の情報とが一部でも一致しない場合には、ＬＶＳ実行部６０が、レイアウトデータにエラー箇所が存在すると判定し（ステップＳ１０６：Ｙｅｓ）、そのエラー箇所をレイアウト設計部４０にレポートする（ステップＳ１０９）。
【００３８】
次に、ＬＶＳの結果、ＬＶＳ実行部６０によってエラーとレポートされた箇所については、レイアウト設計部４０でレイアウトデータに修正を加えるが、この際、後述のステップＳ１０７〜Ｓ１０８で行われるＤＲＣによる判定結果のレポートと合わせて総合判定して、必要な修正を加える（ステップＳ１１０）。この修正を加えたレイアウトデータについて、ＬＶＳ実行部６０が再度ステップＳ１０５〜ステップＳ１０６のＬＶＳを実行する。また、ＤＲＣ実行部７０が、修正されたレイアウトデータを基にステップＳ１０７〜ステップＳ１０８においてＤＲＣを繰返し実行する。ステップＳ１０５〜ステップＳ１０６のＬＶＳおよびステップＳ１０７〜ステップＳ１０８のＤＲＣ、さらにこれに続くステップＳ１０９〜ステップＳ１１０のレイアウト修正作業は、ステップＳ１０６およびステップＳ１０８においてエラー箇所を検出しなくなるまで、レイアウト設計部４０、ＬＶＳ実行部６０およびＤＲＣ実行部７０が反復して実行する。
【００３９】
以上のＬＶＳと並行もしくは連続して、ＤＲＣ実行部７０がＤＲＣを実行する。
【００４０】
まず、ステップＳ１０４において、レイアウト設計部４０内では、実回路パターンの識別やレイヤ変更等の前処理が行われ、実回路パターンとして識別されて実回路パターン専用レイヤに振り分けられ、二次元の図形データとして抽出された実回路パターンの配線の幅および間隔（ライン・アンド・スペース）等の図形データを、ＤＲＣ実行部７０に送る。ＤＲＣ実行部７０では、ＤＲＣを行なって、この図形データがデザインルールで定めた許容最小値および許容最大値を満たしているか否かを検証する（ステップＳ１０７）。
【００４１】
上記ＤＲＣを行い、レイアウトデータから抽出した図形情報における全ての配線の幅および間隔（ライン・アンド・スペース）等の値がデザインルールを満たす場合は、ＤＲＣ実行部７０は、レイアウトデータにデザインルールに違反したエラー箇所が存在しないと判定し（ステップＳ１０８：Ｎｏ）、レイアウトデータがデザインルールを満たしていることを示すレポートとしてレイアウト設計部４０に伝達する。
【００４２】
レイアウトデータがデザインルールを満たしていることを示すレポートを受けたレイアウト設計部４０は、その結果とステップＳ１０５および１０６のＬＶＳの結果とを総合的に判断し、いずれにおいてもエラーが検出されなかった場合には、レイアウトデータが完成したものと判定し（ステップＳ１０８：Ｎｏ〜ステップＳ１１１）、そのレイアウトデータをデータ出力部２００に伝達する。データ出力部２００では、完成したレイアウトデータを表示装置に表示し又はプリントアウトすることで前記の判定結果を出力し(ステップＳ１１２)、一連のＤＲＣを終了する（ステップＳ１１３）。
【００４３】
一方、ＤＲＣの結果、レイアウトデータから抽出した図形情報における各々の配線の幅および間隔（ライン・アンド・スペース）等の値の中にデザインルールを満たさないものが存在した場合は、レイアウト設計部４０は、レイアウトデータにデザインルールに違反したエラー箇所が存在すると判定し（ステップＳ１０８：Ｙｅｓ）、レイアウト設計部４０にエラー箇所を示すレポートを出力する（ステップＳ１０９）。
【００４４】
次に、ＤＲＣの結果、ＤＲＣ実行部７０がエラーとレポートした箇所について、レイアウト設計部４０がレイアウトデータに修正を加えるが、この際、レイアウト設計部４０は、上述したステップＳ１０５〜ステップＳ１０６で行われるＬＶＳの判定結果のレポートと合わせて総合判定して、必要な修正を加える（ステップＳ１１０）。この修正を加えたレイアウトデータについて、ＤＲＣ実行部７０が再度ステップＳ１０７およびステップＳ１０８のＤＲＣを実行する。ステップＳ１０７〜ステップＳ１０８のＤＲＣおよびこれに続くステップＳ１０９〜ステップＳ１１０のレイアウト修正作業は、ステップＳ１０８においてエラー箇所を検出しなくなるまで、レイアウト設計部４０およびＤＲＣ実行部７０が反復して行う。
【００４５】
以上が、本発明の一実施形態に係るレイアウト作成方法の概要的な一連の流れであるが、このようなレイアウト作成方法における最も特徴的なプロセスは、特に図４に示したレイアウト設計プロセスの後の、図５に示したような前処理およびＤＲＣに含まれている。
【００４６】
すなわち、図５の前処理およびＤＲＣに先立って、まず、図４に示したように、決定された半導体集積回路仕様情報１０に基づいて論理回路を設計すると共に、仕上レイアウトパターンの実回路パターンを想定し、それに対応したレジストパターンを設計する（ステップＳ４０１）。このプロセスは、論理回路図設計部３０、レイアウト設計部４０にて行われる。
【００４７】
続いて、設計されたレジストパターンに対して、図７に模式的に示したような図形演算処理を施して、ダミーパターンを含んだレイアウトパターンを作成する（ステップＳ４０２）。そしてループカットを行って、仕上レイアウトパターンを得る（ステップＳ４０３）。その仕上レイアウトパターンに、論理回路図３０１に対応する端子やコンタクト等のパターンをさらに配置し、それと同時に、そのパターンに論理回路図３０１に対応した端子名を付与する（ステップＳ４０４）。ここまでのプロセスは、主にレイアウト設計部４０にて行われる。また、図３に示した全体的なフローにおける、ステップＳ１０１〜Ｓ１０３に含まれている。
【００４８】
作成された仕上レイアウトパターン９０１（図２参照）は、レイアウト設計部４０内で、実回路パターン識別部４１に投入される。実回路パターン識別部４１では、図５に示したように、まず、論理回路図３０１から端子名とその端子間の接続情報とを抽出し（ステップＳ５０１）、得られた接続情報に基づいて、仕上レイアウトパターン上で対応する接続関係を有する部分を実回路パターンと判定し、それ以外のパターンをダミーパターン（実回路を実質的には構成しないパターン）と判定する（ステップＳ５０２）。あるいは、回路図３０１の通りにレイアウトパターンが描けているか否かを検証するという機能を基本的に有しているＬＶＳツールを用いて、そのＬＶＳツールが辿ったレイアウトパターン上のパスを実回路として識別する方法もある。但し、この方法は、ＬＶＳツールの出力結果に、レイアウトパターン上の、どのノードを辿ったかの情報が保持されていなければ実行できないので、そのようなノードおよびパスの情報が必要となる。このプロセスは、図３に示した全体的なフローにおける、ステップＳ１０４に含まれている。
【００４９】
続いて、実回路パターンと判定されたパターンデータは、レイヤ変更部４２にて、実回路パターン専用レイヤに振り分けられる。また、実回路パターンデータ以外のダミーパターンは、実回路パターン専用レイヤとは異なるダミーパターン専用レイヤに振り分けられる（ステップＳ５０３）。両レイヤを設計者等が作業時に区別しやすいように、例えば、実回路パターン専用レイヤには「ｍｅｔａｌ」といったレイヤ名やレイヤ番号「１０」等を付与し、ダミーパターン専用レイヤには、「ｄｕｍｍｙ」といったレイヤ名やレイヤ番号「２０」等を付与して、両レイヤを明確に区別できるようにしてもよい。これらのパターンデータは、いずれも、例えばＧＤＳ２形式の設計システムで設計およびＤＲＣが行われる場合には、ＧＤＳ２形式で、というように、設計・検証システムで用いられているデータ形式と同じ形式とすることが望ましいことは勿論である。このプロセスは、図３に示した全体的なフローにおける、ステップＳ１０４に含まれている。
【００５０】
そして、ＤＲＣ実行部７０では、ＤＲＣルール７０１に基づいて、振り分けられた２つのレイヤ（実回路パターン専用レイヤ、ダミーパターン専用レイヤ）に対してＤＲＣが行われる（ステップＳ５０４）。このとき、実回路パターンとダミーパターンに対して、図１９に記述例を示したようなＤＲＣルールに基づいて、図２０に一例を示したような、幅チェック、間隔チェック、包含距離チェックなど、各項目のＤＲＣが行われる。このプロセスは、図３に示した全体的なフローにおける、ステップＳ１０７に含まれている。
【００５１】
ここで図１９、２０の一例について説明すると、このＤＲＣルールでは、実回路パターン専用レイヤとダミーパターン専用レイヤとに各々対応したチェック内容が記載されている。ＤＲＣを実行する段階では、既に仕上ったレイアウトパターンは実回路パターン専用レイヤと、それとは別のダミーパターン専用レイヤとに、振り分けられているので、それら各レイヤに対してＤＲＣが実行される。図１９のＤＲＣルールの記述例について簡潔に説明すると、１−１では実配線パターンの最小配線幅（いわゆるライン幅）を規定しており、この配線幅未満の実配線パターンはＤＲＣエラーとなる。また、２−２は、実配線パターン同士の最小間隔（いわゆるスペース）を規定しており、幅がａ１より大きくａ２以下の部分について、隣接する配線との間隔がｂ２未満の場合にＤＲＣエラーとなる。また、３−２は実配線パターンとダミーパターンとの最小スペースを規定しており、幅がＡ１より大きくＡ２以下の配線パターンの該当部分について、隣接するダミーパターンとの間隔がＢ２未満の場合には、ＤＲＣエラーとなる。
【００５２】
続いて、上記のようなＤＲＣを行った結果、ＤＲＣエラーが有ることが検出された場合には、そのＤＲＣエラーについての情報を、図２のエラーＧＤＳ出力部２０３が、エラーＧＤＳ出力２０２として、例えば表示画面上に表示出力、または印刷装置により印刷出力する（ステップＳ５０５）。エラーが検出されなかった場合には、レイアウトデータが完成したものとして、そのデータを出力する。このプロセスは、図３に示した全体的なフローにおける、ステップＳ１０８のＹｅｓ〜Ｓ１０９、またはステップＳ１０８のＮｏ〜ステップＳ１１２に含まれている。
【００５３】
以上のような本発明の一実施形態に係る半導体集積回路のレイアウト作成装置および半導体集積回路の製造方法によれば、仕上レイアウトパターンのうちから実回路パターンを識別し、その実回路パターンのデータを実回路パターンデータ専用レイヤに振り分けると共に、その他のパターンのデータについて実回路パターンデータ専用レイヤとは異なったレイヤに振り分け、その実回路パターンデータ専用レイヤに振り分けられたデータについて実回路パターンのＤＲＣを施すようにしたので、実回路パターンのＤＲＣにおけるダミーパターンの混在に起因した擬似エラーの発生の問題を解消して、実回路パターンに対する正確なＤＲＣを行うことが可能となる。
【００５４】
ここで、比較例として、従来の一般的なＤＲＣツールにて側壁加工プロセスに対応する場合について考察する。従来の一般的な技術では、レイアウトパターンごとに異なるデザインルールを用いて検証する方法ならば、幾つかある。例えば、レイアウト上で異なる使用電圧に応じてデザインルールを適用する技術として、特開２００６−２８６７９２号公報にて提案された技術がある。これは、電圧の高い素子であるかどうかをレイヤもしくはレイヤの組み合わせで判定し、該当する箇所には高電圧素子用のＤＲＣを実行する、というものである。しかし、本発明が想定する側壁加工プロセスにおける仕上レイアウトパターンは、実回路パターンもダミーパターンも同じレイヤに混在しているので、この方法では双方を区別することができず、本発明の一実施形態に係る方法および装置のような実回路パターンに対してそれ専用のＤＲＣを行うことや、ダミーパターンに対してそれ専用のＤＲＣを行うことはできない。
【００５５】
また、特開２０００−１２４３２０号公報にて提案された技術では、回路図を用いてレイアウトパターン上の高電圧印加部分を識別し、該当する部分にダミーレイヤを張るようにしているが、この方法では、側壁プロセスにおいては実回路パターンを予め区別できていなければならないことや、余計なダミーレイヤを自動的に張るのでＤＲＣでの図形演算の回数がさらに増大して、ＤＲＣ実行時間のさらなる長大化を引き起こす虞がある。また、ダミーレイヤを自動的に張ることに起因して、レイアウトパターンのデータサイズがさらに増大してしまうことなど、種々の不都合があり、好ましくない。
【００５６】
ここで、さらに具体的に、側壁加工プロセスを含んだ、ハードウェアとしての半導体装置（半導体集積回路等）の製造方法について、簡潔にその主要な流れを説明する。図９〜図１２は、図８に示した側壁パターンを有する仕上レイアウトパターンを、側壁部分を配線として形成する場合の一連の製造プロセスで用いられるレイアウトパターン（レジストパターン含む）の一例を示す平面図であり、図１３は、その仕上レイアウトパターンについて行われるＤＲＣを模式的に示す平面図である。また、図１４〜図１７は、図８に示した側壁パターンを有する仕上レイアウトパターンを、側壁部分を絶縁物として形成する場合の一連の製造プロセスで用いられるレイアウトパターン（レジストパターン含む）の一例を示す平面図であり、図１８は、その仕上レイアウトパターンについて行われるＤＲＣを模式的に示す平面図である。
【００５７】
また、図２４、図２５は、側壁を金属材料のような導電性材料からなるものにパターンニングすることで、その側壁部分を配線として残すようにする場合の、一連の半導体装置の製造プロセスを示している。また、図２６、図２７は、側壁を絶縁性材料からなるものにパターンニングし、その絶縁材料同士の間に金属材料のような導電性材料を埋め込んでそれを配線とする場合の、一連の半導体装置の製造プロセスを示している。
【００５８】
側壁部分を配線として残す場合、図２４に示したように、まず、絶縁層上に導電層を成膜したシリコン基板６００上に、芯材６２１を形成する（図２４（ａ）；断面図、（ｂ）；平面図）。続いて、その芯材６２１をスリミングし、芯材６０１を形成する（図２４（ｃ）；断面図、（ｄ）；平面図）。このスリミング工程では、特にフォトマスク等を用いる必要がないことは言うまでもないが、図９に示した芯材６２１がスリミングされて形成された側壁の芯材６０１は、例えば図１０に示したような、さらに細線化されたパターン６０１となる。なお、図１０に示す「ｒｅｇｉｓｔ２」は、パターン６０１を示す。引き続いて、そのスリミングされた芯材６０１の側面に、側壁６０２を形成する（図２４（ｅ）；断面図、（ｆ）；平面図、および図１１）。この側壁６０２は、例えばＣＶＤ（Chemical Vapor Deposition）を用いて、側壁材料層を堆積する。そしてその側壁材料層を、ドライエッチング法により異方的にエッチングすることで形成される。ここで、図１１では、後の工程でループカットされる部分には、点線による囲みおよび符号６２２を付して示してある。なお、図１１に示す「ｓｏｋｕｈｅｋｉ」は、側壁６０２を示す。
【００５９】
続いて、図２５に示したように、側壁６０２を残して、芯材６０１を除去する（図２５（ａ）；断面図、（ｂ）；平面図、および図１２（ａ））。そして、側壁６０２をマスクに用いて、シリコン基板６００を所定の深さ（厚さ）まで蝕刻することで、側壁６０２の下に残った部分のシリコン基板６００が配線パターン６０３となる（図２５（ｃ）；断面図、（ｄ）；平面図）。その後、配線パターン６０３上の側壁６０２を除去して、この半導体装置の配線の主要部が形成される（図２５（ｅ）；断面図、（ｆ）；平面図）。ここで、図８、図１２、図１３では、信号配線端子のパターンには符号６２３を付して示してある。このようにして形成される図１２（ｂ）に示した配線およびダミーパターンの実体パターンに対応する仕上レイアウトパターンは、図１２（ａ）に示したようなものである。このような仕上レイアウトパターンにおける、実回路パターンとダミーパターンとの識別を、それらパターンの信号配線端子６２３との接続関係に基づいて、実回路パターン識別部４１が行うことにより、図１２（ｂ）に模式的に示したように、実回路パターン６０３が実回路パターン専用レイヤ（ｍｅｔａｌレイヤ）に振り分けられ、ダミーパターン６３２がダミーパターン専用レイヤ（ｄｕｍｍｙレイヤ）に振り分けられる。そして、図１３に模式的に示したように、実回路パターン６０３同士間のスペース６３３、実回路パターン６０３とダミーパターン６３２との間のスペース６３４、実回路パターン６０３のライン幅６３５等、種々のチェック項目についてのＤＲＣが、実回路パターン６０３とダミーパターン６３２との混在に起因した誤認識等を生じることなく正確に、ＤＲＣ実行部７０によって行われる。
【００６０】
あるいは、側壁部分を絶縁物にパターンニングし、その絶縁物の間に配線を形成する場合、図２６に示したように、まず、表面に絶縁層を成膜したシリコン基板６００上に、芯材６２１を形成する（図２６（ａ）；断面図、（ｂ）；平面図）。続いて、その芯材６２１をスリミングし、芯材６０１を形成する。この芯材６２１とスリミングされた側壁の芯材６０１の関係は、例えば図１４（ａ）に示したパターン６２１がスリミングされて、図１４（ｂ）に示す細線化されたパターン６０１となる。続いて、その芯材６０１の側面に、側壁６０２を形成する（図２６（ｃ）；断面図、（ｄ）；平面図、および図１５（ａ））。この側壁６０２の形成プロセスは、上記の側壁部分を配線としてパターンニングする場合と同様である。続いて、側壁６０２を残して、芯材６０１を除去する（図２６（ｅ）；断面図、（ｆ）；平面図、および図１５（ｂ））。
【００６１】
そして、図２７に示したように、側壁６０２をマスクに用いて、シリコン基板６００を所定の深さ（厚さ）まで蝕刻する（図２７（ａ）；断面図、（ｂ）；平面図）。側壁６０２の下に残った部分のシリコン基板６００が第２層目の側壁６０５となる。その後、隣り合う側壁６０２、６０５同士の間にＣｕ（銅）のような導電性材料６３６を埋め込み（図２７（ｅ）；断面図、（ｄ）；平面図）、その導電性材料６３６に対して平坦化研磨を行う（図２７（ｅ）；断面図、（ｆ）平面図、および図１６（ａ））。ループカットを施した図形（図１６（ｂ））に対して、実回路パターンとダミーパターンの識別を行ってから配線６０３を得る（図１７）。このようにして、この半導体装置の配線の主要部が形成される。ここで、図１７では、ダミーパターンとして残る部分を、図１６で示した導電性材料６３６と同じハッチングを付して示してある。また、信号配線端子のパターンには符号６２３を付して示してある。このようにして形成される図１７に示した実回路パターン６０３およびダミーパターン６３６を有する仕上レイアウトパターンにおける、実回路パターン６０３とダミーパターン６３６との識別を、それら両パターン６０３、６３６のそれぞれと信号配線端子６２３との接続関係に基づいて、実回路パターン識別部４１が行うことにより、図１７に模式的に示したように、実回路パターン６０３が実回路パターン専用レイヤ（ｍｅｔａｌレイヤ）に振り分けられ、ダミーパターン６３６がダミーパターン専用レイヤ（ｄｕｍｍｙレイヤ）に振り分けられる。そして、図１８に模式的に示したように、実回路パターン６０３同士間のスペース６３３、実回路パターン６０３とダミーパターン６３６との間のスペース６３４、実回路パターン６０３のライン幅６３５等、種々のチェック項目についてのＤＲＣが、実回路パターン６０３とダミーパターン６３６との混在に起因した誤認識等を生じることなく正確に、ＤＲＣ実行部７０によって行われる。
【００６２】
なお、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法は、電子ビーム等の加工装置によって基板上にレイアウトデータに基づいたパターンを直接描画するようにしてもよい。
【００６３】
また、本発明の一実施形態に係るレイアウト作成方法による半導体装置の製造方法によれば、側壁加工プロセスを含んだ製造方法によって製造される半導体装置の場合であっても、正確なＤＲＣを行って信頼性の高いレイアウトデータが作成できるため、半導体装置の信頼性および歩留まりならびにスループットを向上させることができる。延いては、製品開発期間の短縮化および製品開発コストの低減を実現できるという効果が得られる。
【００６４】
なお、上記実施形態では、本発明をレイアウト作成装置２０に適用した場合を例示したが、上記図３〜図５のフローチャートに示した一連のプロセスをプログラム化し、このプログラムを汎用的なコンピュータシステムにおいて実行するようにしてもよい。すなわち、ＣＰＵ（Central Processing Unit）、Ｉ／Ｏ、表示装置及び記憶装置等により構成されるコンピュータシステムにおいて、上記一連のプロセスを含むプログラムを記憶装置に記憶し、ＣＰＵが記憶装置に記憶されたプログラムに従って上記図３〜図５のフローチャートに示した一連のプロセスを実行することにより、本発明を実現するようにしてもよい。また、上記一連のプロセスを含むプログラムは、可搬可能な記憶媒体に記憶させるようにしてもよい。すなわち、記憶媒体を駆動する駆動装置を備えるコンピュータシステムにおいて、駆動装置に記憶媒体をセットし、ＣＰＵが記憶媒体に記憶されたプログラムを内部メモリに展開し、当該プログラムに従って上記図３〜図５のフローチャートに示した一連のプロセスを実行することにより、本発明を実現するようにしてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態に係る半導体集積回路のレイアウト作成装置の構成例を示すブロック図である。
【図２】本発明の一実施形態に係る半導体集積回路のレイアウト作成装置における、実回路パターン識別部およびレイヤ変更部ならびにＤＲＣ実行部を、部分的に抜き出して示すブロック図である。
【図３】本発明の一実施形態に係るレイアウトデータ作成方法におけるレイアウトデータを作成する一連のプロセスの一例を示すフローチャートである。
【図４】本発明の一実施形態に係るレイアウト設計プロセスの主要な流れを示す図である。
【図５】本発明の一実施形態に係るレイアウト作成方法における特徴的なプロセスを抜き出して示す図である。
【図６】本発明の一実施形態に係る実回路パターンの識別方法の一例を模式的に示す図である。
【図７】本発明の一実施形態に係る図形演算処理の一例を模式的に示す図である。
【図８】本発明の一実施形態に係る側壁パターンを有する仕上レイアウトパターンを示す図である。
【図９】本発明の一実施形態に係る側壁の芯材のパターンを示す図である。
【図１０】本発明の一実施形態に係る側壁の芯材のスリミング後のパターンを示す図である。
【図１１】本発明の一実施形態に係る側壁の芯、および側壁、ならびにループカットレイヤのパターンを示す図である。
【図１２】本発明の一実施形態に係る側壁の芯を除去して実回路とダミーとのパターンを識別した段階のパターンを示す図である。
【図１３】本発明の一実施形態に係る実回路パターンのＤＲＣと、ダミーパターンのＤＲＣとを模式的に示す図である。
【図１４】本発明の一実施形態に係るスリミング前後でのパターン幅の変化を示す図である。
【図１５】本発明の一実施形態に係る芯材を除去して側壁を残すプロセスを示す図である。
【図１６】本発明の一実施形態に係るＣｕ埋め込みおよび側壁除去ならびにループカットのプロセスを示す図である。
【図１７】本発明の一実施形態に係る端子配置および実配線の認識プロセスを模式的に示す図である。
【図１８】本発明の一実施形態に係るＤＲＣを模式的に示す図である。
【図１９】本発明の一実施形態に係るＤＲＣルールの記述例を示す図である。
【図２０】本発明の一実施形態に係るＤＲＣの一例を模式的に示す図である。
【図２１】本発明の一実施形態に係る実回路パターン８０１のみを抽出して表示した表示出力の一例を示す図である。
【図２２】本発明の一実施形態に係る仕上レイアウトパターン９０１を表示した表示出力の一例を示す図である。
【図２３】本発明の一実施形態に係る実回路パターンとダミーパターンとを異なった色調および模様で表示した表示出力の一例を示す図である。
【図２４】本発明の一実施形態に係る側壁部分を配線としてパターンニングする場合の一連の製造プロセスを示す図である。
【図２５】図２４に引き続いて、側壁部分を配線としてパターンニングする場合の一連の製造プロセスを示す図である。
【図２６】本発明の一実施形態に係る側壁部分を絶縁物にパターンニングし、その絶縁物同士の間に金属材料のような導電性材料を埋め込んで、それを配線とする場合の一連の製造プロセスを示す図である。
【図２７】図２６に引き続いて、側壁部分を絶縁物にパターンニングし、その絶縁物同士の間に金属材料のような導電性材料を埋め込んで、それを配線とする場合の一連の製造プロセスを示す図である。
【符号の説明】
【００６６】
２０    レイアウト作成装置
３０    論理回路図設計部
４０    レイアウト設計部
４１    実回路パターン識別部
４２    レイヤ変更部
５０    レイアウト検証部
６０    ＬＶＳ実行部
７０    ＤＲＣ実行部
２００  データ出力部
２０３  エラーＧＤＳ出力部
【図１】
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【図２】
2009026045.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2009026045.tif 000008
【図８】
2009026045.tif 000009
【図９】
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【図１０】
2009026045.tif 000011
【図１３】
2009026045.tif 000012
【図１４】
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【図１７】
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【図１８】
2009026045.tif 000015
【図１９】
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【図２０】
2009026045.tif 000017
【図２１】
2009026045.tif 000018
【図２２】
2009026045.tif 000019
【図２３】
2009026045.tif 000020
【図２４】
2009026045.tif 000021
【図２５】
2009026045.tif 000022
【図２６】
2009026045.tif 000023
【図２７】
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【図７】
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【図１１】
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【図１２】
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【図１５】
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【図１６】
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