(57)【要約】【課題】半導体記憶装置の高速読み出しを可能にする。【解決手段】半導体記憶装置４０には、ビット線とワード線ＷＬとがマトリックス状に配置される。ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。メモリセルＭＣに配置されるダイオードは、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。メモリセルＭＣに配置されるヒューズは、一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。【選択図】図１
2009026355.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置されるビット線及びワード線と、
前記ビット線と前記ワード線の間に並列配置されるダイオードとヒューズとを有し、前記ビット線及びワード線の交点に設けられたメモリセルと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ダイオードは、カソードが前記ワード線に接続され、アノードが前記ビット線に接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダイオードは、ＰＮダイオード或いはショットキーダイオードであり、前記ヒューズに金属膜、ポリシリコン膜、或いは金属シリサイド膜を用いることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
カソードがワード線に接続され、アノードがビット線に接続されるダイオードと、一端が前記ビット線に接続され、他端が前記ワード線に接続されるヒューズとを備えるメモリセルを有し、前記ワード線と前記ビット線がマトリックス状に配置される半導体記憶装置の制御方法であって、
選択ビット線及び選択ワード線に接続されるメモリセルの書き込み動作では、
前記選択ビット線にビット線ロー電圧であるＶＢＬ（Ｌ）を印加し、非選択ビット線にビット線ハイ電圧であるＶＢＬ（Ｈ）を印加し、前記選択ワード線にワード線ハイ電圧であるＶＷＬ（Ｈ）を印加し、非選択ワード線にワード線ロー電圧であるＶＷＬ（Ｌ）を印加し、ＶＢＬ（Ｌ）、ＶＢＬ（Ｈ）、ＶＷＬ（Ｈ）、ＶＷＬ（Ｌ）、前記ダイオードの耐圧ＶＢＫの関係を
０（ゼロ）＜ＶＷＬ（Ｌ）≦ＶＢＬ（Ｌ）＜ＶＷＬ（Ｈ）≦ＶＢＬ（Ｈ）＜ＶＢＫとして、選択されたメモリセルのヒューズに電流を流すステップと、
所定時間電流を流して、前記選択されたメモリセルのヒューズを断線させるステップと、
を具備することを特徴とする半導体記憶装置の制御方法。
【請求項５】
ＶＢＬ（Ｌ）、ＶＢＬ（Ｈ）、ＶＷＬ（Ｈ）、ＶＷＬ（Ｌ）、前記ダイオードの順方向電圧Ｖｆの関係を、
０（ゼロ）≦｛ＶＢＬ（Ｌ）―ＶＷＬ（Ｌ）｝＜Ｖｆ、
０（ゼロ）≦｛ＶＢＬ（Ｈ）―ＶＷＬ（Ｈ）｝＜Ｖｆ、
０（ゼロ）＜｛ＶＢＬ（Ｈ）―ＶＷＬ（Ｌ）｝＜Ｖｆ
と、それぞれ設定することを特徴とする請求項４に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスに関する。
【背景技術】
【０００２】
半導体記憶装置としての書き換え動作が出来ないｏｎｅ―ｔｉｍｅ  ＰＲＯＭ（Programmable  Read  Only  Memory）には、ヒューズ溶断（Anti−Fuse）型ＰＲＯＭや接合破壊型ＰＲＯＭがある。ｏｎｅ―ｔｉｍｅ  ＰＲＯＭでは、ＭＯＳトランジスタ或いはバイポーラトランジスタとヒューズとをワード線とビット線の間に直列に接続した構成、ＭＯＳトランジスタ或いはバイポーラトランジスタとダイオードとをワード線とビット線の間に直列に接続した構成などがある（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているヒューズ切断（Anti−Fuse）型ＰＲＯＭでは、ヒューズに電流を流して切断したり、レーザ照射などによりヒューズを溶断したりしてメモリセルにデータを書き込む。データ書き込み後のメモリの読み出しでは、トランジスタを介してメモリセルデータを読み出す。このため高速読み出しが出来ないという問題点がある。また、メモリセルにトランジスタを用いているので、メモリの製造工程が長いという問題点がある。
【特許文献１】米国特許第５９０９０４９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高速読み出しができる半導体記憶装置及びその制御方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、マトリックス状に配置される第１及び第２の配線と、カソードが前記第２の配線に接続され、アノードが前記第１の配線に接続されるダイオードと、一端が前記第１の配線に接続され、他端が前記第２の配線に接続されるヒューズとを有し、前記第１及び第２の配線の交点に設けられたメモリセルとを具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の制御方法は、カソードがワード線に接続され、アノードがビット線に接続されるダイオードと、一端が前記ビット線に接続され、他端が前記ワード線に接続されるヒューズとを備えるメモリセルを有し、前記ワード線と前記ビット線がマトリックス状に配置される半導体記憶装置の制御方法であって、選択ビット線及び選択ワード線に接続されるメモリセルの書き込み動作では、前記選択ビット線にビット線ロー電圧であるＶＢＬ（Ｌ）を印加し、非選択ビット線にビット線ハイ電圧であるＶＢＬ（Ｈ）を印加し、前記選択ワード線にワード線ハイ電圧であるＶＷＬ（Ｈ）を印加し、非選択ワード線にワード線ロー電圧であるＶＷＬ（Ｌ）を印加し、ＶＢＬ（Ｌ）、ＶＢＬ（Ｈ）、ＶＷＬ（Ｈ）、ＶＷＬ（Ｌ）、前記ダイオードの耐圧ＶＢＫの関係を０（ゼロ）＜ＶＷＬ（Ｌ）≦ＶＢＬ（Ｌ）＜ＶＷＬ（Ｈ）≦ＶＢＬ（Ｈ）＜ＶＢＫとして、選択されたメモリセルのヒューズに電流を流すステップと、所定時間電流を流して、前記選択されたメモリセルのヒューズを断線させるステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、高速読み出しができる半導体記憶装置及びその制御方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置及びその制御方法について、図面を参照して説明する。図１は半導体記憶装置のメモリセルを示す回路図、図２はメモリセルを示す平面図、図３は図２のＡ−Ａ線に沿うメモリセルの断面図である。本実施例では、メモリセルを並列接続されたダイオードとヒューズから構成している。
【００１０】
図１に示すように、メモリセルが複数設けられる半導体記憶装置４０には、ビット線ＢＬ０、ＢＬ１、ＢＬ２、・・・とワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・とがマトリックス状に配置される。ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ１０、ＭＣ１１、ＭＣ１２、ＭＣ２０、ＭＣ２１、ＭＣ２２、・・・がそれぞれ配置される。メモリセルＭＣに配置されるダイオードＤ００、Ｄ０１、Ｄ０２、Ｄ１０、Ｄ１１、Ｄ１２、Ｄ２０、Ｄ２１、Ｄ２２、・・・は、それぞれカソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。メモリセルＭＣに配置されるヒューズＦ００、Ｆ０１、Ｆ０２、Ｆ１０、Ｆ１１、Ｆ１２、Ｆ２０、Ｆ２１、Ｆ２２、・・・は、それぞれ一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。
【００１１】
図２に示すように、メモリセルＭＣは、ダイオードのカソードにコンタクトを介して接続される図中横方向に延在するワード線ＷＬと、ダイオードのアノードにコンタクトを介して接続される図中縦方向に延在するビット線ＢＬとがカソード及びアノード部分よりも幅の狭いヒューズにより接続される。
【００１２】
図３に示すように、メモリセルＭＣでは、半導体基板１上に半導体基板１とは逆導電型のＮ層２が選択的に設けられる。Ｎ層２の表面には、カソードとしてのＮ＋層４及びアノードとしてのＰ＋層５が選択的に設けられる。Ｎ層２の表面には、Ｎ＋層４及びＰ＋層５を分離するように、Ｎ＋層４及びＰ＋層５よりも深いシャロートレンチアイソレーション３が埋設される。
【００１３】
半導体基板１上には、第１の層間絶縁膜６が設けられる。Ｎ＋層４及びＰ＋層５上の第１の層間絶縁膜６をエッチング開口して、コンタクト７が設けられる。コンタクト７を覆うように１層目配線８が設けられる。Ｐ＋層５に接続される１層目配線８はビット線ＢＬに接続される。Ｎ＋層４に接続される１層目配線８とＰ＋層５に接続される１層目配線８とは、１層目配線８よりも膜厚の薄い金属薄膜（ヒューズ）１２により接続される。メモリセルを構成するダイオードは、ＰＮダイオードである。
【００１４】
第１の層間絶縁膜６、１層目配線８、及び金属薄膜（ヒューズ）１２上には、第２の層間絶縁膜９が設けられる。Ｎ＋層４に接続される１層目配線８上の第２の層間絶縁膜９はエッチング開口される。ビア１０を覆うように、Ｎ＋層４上の１層目配線８に接続される２層目配線１１が設けられる。２層目配線１１は、ワード線ＷＬに接続される。
【００１５】
ここで、金属薄膜（ヒューズ）１２には、アルミニウム（ＡＬ）或いは少量のアルミニウム以外の金属を含むアルミニウム（ＡＬ）を用いているが、銅（Ｃｕ）などの金属薄膜を用いてもよい。また、金属薄膜（ヒューズ）１２を１層目配線８と同じ金属材料を用いているが、別な金属材料や２種類以上の金属材料を用いてもよい。
【００１６】
次に、メモリの動作について、図４乃至図６を参照して説明する。図４はメモリの書き込み動作を示す図、図５及び６はメモリの読み出し動作を示す図である。
【００１７】
メモリの書き込み動作では、図４に示すように、例えば書き込みたいメモリセルがメモリセルＭＣ１１の場合、メモリセルＭＣ１１に接続する選択ビット線ＢＬ１を“Ｌｏｗ”レベルのビット線電圧ＶＢＬ（Ｌ）に設定し、非選択ビット線ＢＬ０及びＢＬ２を“Ｈｉｇｈ”レベルのビット線電圧ＶＢＬ（Ｈ）に設定する。メモリセルＭＣ１１に接続するワード線ＷＬ１を“Ｈｉｇｈ”レベルのワード線電圧ＶＷＬ（Ｈ）に設定し、非選択ワード線ＷＬ０及びＷＬ２を“Ｌｏｗ”レベルのワード線電圧ＶＷＬ（Ｌ）に設定する。
【００１８】
電圧印加条件として、ＶＢＬ（Ｌ）、ＶＢＬ（Ｈ）、ＶＷＬ（Ｌ）、ＶＷＬ（Ｈ）、及びメモリセルを構成するＰＮダイオードの耐圧ＶＢＫの関係を
０（ゼロ）<ＶＷＬ（Ｌ）≦ＶＢＬ（Ｌ）<ＶＷＬ（Ｈ）≦ＶＢＬ（Ｈ）<ＶＢＫ・・・・式（１）
と設定する。この設定により、書き込みメモリセルＭＣ１１のダイオードＤ１１は、逆方向に電圧が印加されるのでダイオードＤ１１に電流がほとんど流れず、ヒューズＦ１１に電流が流れる。一方、非選択メモリセルＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ１０、ＭＣ１２、ＭＣ２０、ＭＣ２１、及びＭＣ２２のダイオードは、順方向に電圧が印加されるのでダイオードに電流が流れ、ヒューズにはほとんど電流が流れない。
【００１９】
ここで、複数のメモリセルから構成される半導体記憶装置としてのメモリセルアレイの書き込み時の消費電流を低減させるには、式（１）の条件の他に、
０（ゼロ）<{ＶＷＬ（Ｈ）−ＶＢＬ（Ｌ）}<ＶＢＫ・・・・・式（２）
０（ゼロ）≦{ＶＢＬ（Ｌ）−ＶＷＬ（Ｌ）}<Ｖｆ・・・・・式（３）
０（ゼロ）≦{ＶＢＬ（Ｈ）−ＶＷＬ（Ｈ）}<Ｖｆ・・・・・式（４）
０（ゼロ）≦{ＶＢＬ（Ｈ）−ＶＷＬ（Ｌ）}<Ｖｆ・・・・・式（５）
と設定する。なお、Ｖｆはメモリセルを構成するＰＮダイオードの順方向電圧である。この設定により、非選択メモリセルのダイオードは、すべて（ゼロ）からＶｆの範囲の電圧が印加されることとなる。この結果、書き込み動作時のメモリセルアレイを低消費電力化できる。
【００２０】
次に、上記印加条件を所定期間維持し、書き込みメモリセルの金属薄膜（ヒューズ）に電流を流してＥＭ（Electromigration）現象を発生させて、金属薄膜（ヒューズ）を切断してメモリセルに“０（ゼロ）”データを書き込む。
【００２１】
読み出したいメモリセルのデータが“０（ゼロ）”のメモリの読み出し動作では、図５に示すように、例えば読み出したいメモリセルがメモリセルＭＣ１１の場合、メモリセルＭＣ１１に接続する選択ビット線ＢＬ１を“Ｌｏｗ”レベルのビット線電圧ＶＢＬ（Ｌ）に設定し、非選択ビット線ＢＬ０及びＢＬ２をフローティング（Floating）状態にする。メモリセルＭＣ１１に接続するワード線ＷＬ１を“Ｈｉｇｈ”レベルのワード線電圧ＶＷＬ（Ｈ）に設定し、非選択ワード線ＷＬ０及びＷＬ２を“Ｌｏｗ”レベルのワード線電圧ＶＷＬ（Ｌ）に設定、或いはフローティング（Floating）状態にする。
【００２２】
電圧印加条件として、ＶＢＬ（Ｌ）、ＶＷＬ（Ｌ）、ＶＷＬ（Ｈ）、及びメモリセルを構成するＰＮダイオードの耐圧ＶＢＫの関係を
０（ゼロ）<ＶＷＬ（Ｌ）≦ＶＢＬ（Ｌ）<ＶＷＬ（Ｈ）<ＶＢＫ・・・・・式（６）
と設定する。この設定により、読み出しメモリセルＭＣ１１のダイオードＤ１１は、逆方向に電圧が印加されるのでダイオードＤ１１に電流がほとんど流れず、ヒューズＦ１１は切断されているのでメモリセルＭＣ１１には電流が流れない。このため、“０（ゼロ）”データがビット線ＢＬ１から読み出される。なお、非選択メモリセルＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ１０、ＭＣ１２、ＭＣ２０、ＭＣ２１、及びＭＣ２２には、電流が流れない。
【００２３】
読み出したいメモリセルのデータが“１”のメモリの読み出し動作では、図６に示すように、例えば読み出したいメモリセルがメモリセルＭＣ１１の場合、メモリセルＭＣ１１に接続する選択ビット線ＢＬ１を“Ｌｏｗ”レベルのビット線電圧ＶＢＬ（Ｌ）に設定し、非選択ビット線ＢＬ０及びＢＬ２をフローティング（Floating）状態にする。メモリセルＭＣ１１に接続するワード線ＷＬ１を“Ｈｉｇｈ”レベルのワード線電圧ＶＷＬ（Ｈ）に設定し、非選択ワード線ＷＬ０及びＷＬ２を“Ｌｏｗ”レベルのワード線電圧ＶＷＬ（Ｌ）に設定、或いはフローティング（Floating）状態にする。
【００２４】
電圧印加条件は、読み出したいメモリセルのデータが“０（ゼロ）”の場合と同様（式（６）の条件）に設定する。この設定により、読み出しメモリセルＭＣ１１のダイオードＤ１１は、逆方向に電圧が印加されるのでダイオードＤ１１に電流がほとんど流れず、ヒューズＦ１１に電流が流れる。このため、“１”データがビット線ＢＬ１から読み出される。なお、非選択メモリセルＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ１０、ＭＣ１２、ＭＣ２０、ＭＣ２１、及びＭＣ２２には、電流が流れない。
【００２５】
上述したように、本実施例の半導体記憶装置及びその制御方法では、ビット線ＢＬとワード線ＷＬとがマトリックス状に配置される。ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。メモリセルＭＣに配置されるダイオードは、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。メモリセルＭＣに配置されるヒューズは、一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。メモリの書き込み動作では、選択メモリセルのダイオードに逆方向電圧を印加し、選択メモリセルのヒューズに電流が流れるように選択ビット線電圧及び選択ワード線電圧を選ぶ。一方、非選択メモリセルのダイオードに順方向電圧を印加し、非選択メモリセルのヒューズに電流が流れないように非選択ビット線電圧及び非選択ワード線電圧を選ぶ。選択メモリセルのヒューズに電流を流し続けて、ＥＭ現象を発生させて、ヒューズを切断してメモリセルに“０（ゼロ）”データを書き込む。メモリの読み出し動作では、読み出したいメモリセルに接続される選択ビット線をローレベルのビット線電圧ＶＢＬ（Ｌ）に設定し、選択ワード線をハイレベルのワード線電圧ＶＷＬ（Ｈ）に設定する。一方、非選択ビット線をフローティングにし、非選択ワード線をローレベルのワード線電圧ＶＷＬ（Ｌ）に設定或いはフローティングにする。
【００２６】
このため、トランジスタを用いたメモリセルに比べて、メモリセル情報を高速に読み出することができる。また、メモリセルにＭＯＳトランジスタ或いはバイポーラトランジスタが不要なので、メモリの製造工程を従来よりも短縮することができる。更に、メモリの書き込み及び読み出しが簡略に出来るのでプログラム作成作業などが従来よりも短縮化できる。
【００２７】
なお、本実施例では、金属ヒューズを用いているが薄膜ポリシリコン膜或いは金属シリサイド膜などをヒューズとして用いてもよい。
【実施例２】
【００２８】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図７はメモリセルを示す断面図である。本実施例では、絶縁膜上にメモリセルを形成している。
【００２９】
図７に示すように、メモリセルでは、半導体基板１ａ上に絶縁膜２１が設けられる。絶縁膜２１上には、ダイオードとなるシリコン薄膜２２が選択的に設けられる。シリコン薄膜２２は、カソードとしてのＮ＋層４ａ、Ｎ層２ａ、及びアノードとしてのＰ＋層５ａから構成される。絶縁膜２１及びシリコン薄膜２２上には、第１の層間絶縁膜６が設けられる。Ｎ＋層４ａ及びＰ＋層５ａ上の第１の層間絶縁膜６をエッチング開口して、コンタクト７が設けられる。コンタクト７を覆うように１層目配線８が設けられる。Ｐ＋層５ａに接続される１層目配線８はビット線ＢＬに接続される。Ｎ＋層４ａに接続される１層目配線８とＰ＋層５ａに接続される１層目配線８とは、１層目配線８よりも膜厚の薄い金属薄膜（ヒューズ）１２により接続される。メモリセルを構成するダイオードは、ＰＮダイオードである。
【００３０】
第１の層間絶縁膜６、１層目配線８、及び金属薄膜（ヒューズ）１２上には、第２の層間絶縁膜９が設けられる。Ｎ＋層４ａに接続される１層目配線８上の第２の層間絶縁膜９はエッチング開口される。ビア１０を覆うように、Ｎ＋層４ａ上の１層目配線８に接続される２層目配線１１が設けられる。２層目配線１１は、ワード線ＷＬに接続される。
【００３１】
ここで、ダイオードとなるシリコン薄膜２２は、例えば、ＳＯＩ基板を構成するＮ型シリコン基板（絶縁膜上）のダイオード形成領域以外の部分をエッチング除去し、Ｎ＋層４ａ及びＰ＋層５ａを選択的に形成してもよい。また、絶縁膜上に気相成長法を用いて多結晶シリコン層を形成し、レーザ照射などにより結晶化させ、その後Ｎ層２ａ、Ｎ＋層４ａ、及びＰ＋層５ａを選択的に形成してもよい。
【００３２】
上述したように、本実施例の半導体記憶装置では、ビット線ＢＬとワード線ＷＬとがマトリックス状に配置される。ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたダイオード及びヒューズから構成されるメモリセルＭＣが配置される。メモリセルＭＣに配置されるダイオードは、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。メモリセルＭＣに配置されるヒューズは、一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。ダイオードは絶縁膜２１上のシリコン薄膜２２に形成され、ヒューズは、第１の層間絶縁膜６を介してダイオード上に形成される。
【００３３】
このため、実施例１の効果の他に、メモリセルを構成するダイオード及びヒューズが絶縁膜上に形成されているので、寄生容量を小さくすることができるので実施例１よりも高速動作することができる。
【００３４】
本実施例では、絶縁膜２１上のシリコン薄膜２２にダイオードを形成しているが、絶縁膜２１上の多結晶シリコン薄膜にダイオードを形成してもよい。
【実施例３】
【００３５】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図８はメモリセルを示す図、図８（ａ）はメモリセルを示す回路図、図８（ｂ）はメモリセルの断面図である。本実施例では、メモリセルを構成するダイオードの構造を変更している。
【００３６】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図８（ａ）に示すように、メモリセルＭＣ１には、ビット線ＢＬとワード線ＷＬの間に並列接続されたショットキーダイオードＳＤ１及びヒューズＦ１が配置される。ショットキーダイオードＳＤ１は、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。ヒューズＦ１は一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。
【００３８】
図８（ｂ）に示すように、メモリセルＭＣ１では、絶縁膜２１上には、シリコン薄膜２２ａが選択的に設けられる。シリコン薄膜２２ａは、Ｎ＋層４ａ及びＮ層２ａから構成される。絶縁膜２１及びシリコン薄膜２２ａ上には、第１の層間絶縁膜６が設けられる。Ｎ＋層４ａ及びＮ層２ａ上の第１の層間絶縁膜６をエッチング開口して、コンタクト７が設けられる。
【００３９】
Ｎ＋層４ａ上のコンタクト７を覆うように１層目配線８が設けられる。Ｎ層２ａ上のコンタクト７には、Ｎ層２ａと１層目配線８の間に図示しないチタン（Ｔｉ）が設けられる。チタンを挟み込むことにより、ショットキー接合が形成され、ショットキーダイオードが設けられる。ショットキーダイオードの順方向電圧Ｖｆは、ＰＮダイオードの順方向電圧Ｖｆ（略０．６Ｖ）よりも低く、且つ高速動作が可能となる。なお、チタン（Ｔｉ）の代わりに、タングステン（Ｗ）、モリブデン（Ｍｏ）、或いはクロム（Ｃｒ）などのショットキーメタルを用いてもよい。
【００４０】
Ｎ層２ａに接続される１層目配線８はビット線ＢＬに接続される。Ｎ＋層４ａに接続される１層目配線８とＮ層２ａに接続される１層目配線８とは、１層目配線８よりも膜厚の薄い金属薄膜（ヒューズ）１２により接続される。
【００４１】
上述したように、本実施例の半導体記憶装置では、ビット線ＢＬとワード線ＷＬとがマトリックス状に配置される。ビット線ＢＬとワード線ＷＬの交差する部分に、ビット線ＢＬとワード線ＷＬの間に並列接続されたショットキーダイオードＳＤ１及びヒューズＦ１から構成されるメモリセルＭＣ１が配置される。メモリセルＭＣ１に配置されるショットキーダイオードＳＤ１は、カソードがワード線ＷＬに接続され、アノードがビット線ＢＬに接続される。メモリセルＭＣ１に配置されるヒューズＦ１は、一端がワード線ＷＬに接続され、他端がビット線ＢＬに接続される。ショットキーダイオードＳＤ１は絶縁膜２１上のシリコン薄膜２２ａに形成され、ヒューズＦ１は、第１の層間絶縁膜６を介してショットキーダイオードＳＤ１上に形成される。
【００４２】
このため、実施例１の効果の他に、メモリセルを構成するダイオード及びヒューズが絶縁膜上に形成されているので、寄生容量を小さくすることができ実施例１よりも高速動作することができる。また、ダイオードの順方向電圧Ｖｆを実施例１よりも小さくすることができ、ビット線ＢＬ及びワード線ＷＬに印加する電圧を小さくすることができメモリを低消費電力化することができる。
【００４３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４４】
例えば、実施例では、ヒューズに電流を流してヒューズを切断しているが、ヒューズにレーザ光を照射してヒューズを溶断してもよい。この場合、ダイオードがレーザ光で劣化或いは破壊しないように、積層構造のメモリセルからダイオードとヒューズが並列配置されたメモリセルに変更することが好ましい。また、ダイオードのカソードをワード線に接続し、アノードをビット線に接続しているがカソードをビット線に接続し、アノードをワード線に接続してもよい。この場合、ワード線及びビット線に印加する電圧条件を変更するのがよい。
【００４５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  マトリックス状に配置されるビット線及びワード線と、カソードが前記ワード線に接続され、アノードが前記ビット線に接続され、半導体基板表面に形成されたダイオードと、一端が前記ビット線に接続され、他端が前記ワード線に接続され、前記ダイオード上に設けられたヒューズとを有し、前記ビット線及びワード線の交点に設けられたメモリセルとを具備する半導体記憶装置。
【００４６】
（付記２）  マトリックス状に配置されるビット線及びワード線と、カソードが前記ワード線に接続され、アノードが前記ビット線に接続され、絶縁膜を介して半導体基板上に形成されたダイオードと、一端が前記ビット線に接続され、他端が前記ワード線に接続され、前記ダイオード上に設けられたヒューズとを有し、前記ビット線及びワード線の交点に設けられたメモリセルとを具備する半導体記憶装置。
【００４７】
（付記３）  カソードがワード線に接続され、アノードがビット線に接続されるダイオードと、一端が前記ビット線に接続され、他端が前記ワード線に接続されるヒューズとを備えるメモリセルを有し、前記ワード線と前記ビット線がマトリックス状に配置される半導体記憶装置の制御方法であって、選択ビット線及び選択ワード線に接続されるメモリセルの読み出し動作では、前記選択ビット線にビット線ロー電圧であるＶＢＬ（Ｌ）を印加し、非選択ビット線をフローティングにし、前記選択ワード線にワード線ハイ電圧であるＶＷＬ（Ｈ）を印加し、非選択ワード線にワード線ロー電圧であるＶＷＬ（Ｌ）を印加、或いは非選択ワード線をフローティングにし、ＶＢＬ（Ｌ）、ＶＷＬ（Ｈ）、ＶＷＬ（Ｌ）、前記ダイオードの耐圧ＶＢＫの関係を０（ゼロ）＜ＶＷＬ（Ｌ）≦ＶＢＬ（Ｌ）＜ＶＷＬ（Ｈ）＜ＶＢＫとして、選択されたメモリセルのヒューズの情報を読み出すステップと、を具備する半導体記憶装置の制御方法。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１に係る半導体記憶装置のメモリセルを示す回路図。
【図２】本発明の実施例１に係るメモリセルを示す平面図。
【図３】図２のＡ−Ａ線に沿うメモリセルの断面図。
【図４】本発明の実施例１に係るメモリの書き込み動作を示す図。
【図５】本発明の実施例１に係るメモリの読み出し動作を示す図。
【図６】本発明の実施例１に係るメモリの読み出し動作を示す図。
【図７】本発明の実施例２に係るメモリセルを示す断面図。
【図８】本発明の実施例３に係るメモリセルを示す図、図８（ａ）はメモリセルを示す回路図、図８（ｂ）はメモリセルの断面図。
【符号の説明】
【００４９】
１、１ａ  半導体基板
２、２ａ  Ｎ層
３  シャロートレンチアイソレーション
４、４ａ  Ｎ＋層
５、５ａ  Ｐ＋層
６  第１の層間絶縁膜
７  コンタクト
８  １層目配線
９  第２の層間絶縁膜
１０  ビア
１１  ２層目配線
１２  金属薄膜（ヒューズ）
２１  絶縁膜
２２、２２ａ  シリコン薄膜
４０  半導体記憶装置
ＢＬ、ＢＬ０、ＢＬ１、ＢＬ２  ビット線
Ｄ００、Ｄ０１、Ｄ０２、Ｄ１０、Ｄ１１、Ｄ１２、Ｄ２０、Ｄ２１、Ｄ２２  ダイオード
Ｆ１、Ｆ００、Ｆ０１、Ｆ０２、Ｆ１０、Ｆ１１、Ｆ１２、Ｆ２０、Ｆ２１、Ｆ２２  ヒューズ
ＭＣ１、ＭＣ００、ＭＣ０１、ＭＣ０２、ＭＣ１０、ＭＣ１１、ＭＣ１２、ＭＣ２０、ＭＣ２１、ＭＣ２２  メモリセル
ＳＤ１  ショットキーダイオード
ＷＬ、ＷＬ０、ＷＬ１、ＷＬ２  ワード線
【図１】
2009026355.tif 000003
【図２】
2009026355.tif 000004
【図３】
2009026355.tif 000005
【図４】
2009026355.tif 000006
【図５】
2009026355.tif 000007
【図６】
2009026355.tif 000008
【図７】
2009026355.tif 000009
【図８】
2009026355.tif 000010