(57)【要約】【課題】従来の半導体記憶装置では、セルアレイの規則性及び面積効率を向上させることが困難であった。【解決手段】半導体記憶装置は、第１の駆動トランジスタ、第１及び第３の伝達トランジスタは第１のＰウェル領域に形成され、第２の駆動トランジスタ、第２及び第４の伝達トランジスタは第２のＰウェル領域に形成され、第１及び第２の負荷トランジスタは第１及び第２のＰウェル領域との間に挟まれたＮウェル領域に形成され、第１及び第２のＰウェル領域内にはそれぞれ第１及び第２のＰウェル電位を供給するための第１及び第２のＰウェル電位供給領域が形成され、Ｎウェル領域内にはＮウェル電位を供給するためのＮウェル電位供給領域が形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の駆動トランジスタ及び第１の負荷トランジスタからなる第１のインバータと、第２の駆動トランジスタ及び第２の負荷トランジスタからなり、入力端子及び出力端子がそれぞれ前記第１のインバータの出力端子及び入力端子に接続される第２のインバータと、前記第１のインバータの出力端子とビット線対の一方との間に設けられた第１の伝達トランジスタと、前記第２のインバータの出力端子と前記ビット線対の他方との間に設けられた第２の伝達トランジスタと、前記第１のインバータの出力端子と前記第１の伝達トランジスタとの間に設けられた第３の伝達トランジスタと、前記第２のインバータの出力端子と前記第２の伝達トランジスタとの間に設けられた第４の伝達トランジスタとを含むメモリセルを有する半導体記憶装置であって、
前記第１の駆動トランジスタ、第１及び第３の伝達トランジスタは第１のＰウェル領域に形成され、前記第２の駆動トランジスタ、第２及び第４の伝達トランジスタは第２のＰウェル領域に形成され、前記第１及び第２の負荷トランジスタは前記第１及び第２のＰウェル領域との間に挟まれたＮウェル領域に形成され、
前記第１及び第２のＰウェル領域内にはそれぞれ第１及び第２のＰウェル電位を供給するための第１及び第２のＰウェル電位供給領域が形成され、
前記Ｎウェル領域内にはＮウェル電位を供給するためのＮウェル電位供給領域が形成される半導体記憶装置。
【請求項２】
前記第１及び第２のＰウェル電位供給領域は、それぞれ前記第１及び第２のＰウェル領域内の接地電位が供給されるＮ型拡散層に隣接するＰ型拡散層により形成され、
前記Ｎウェル電位供給領域は、前記Ｎウェル領域内の電源電位が供給されるＰ型拡散層に隣接するＮ型拡散層により形成されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１及び第２のＰウェル電位供給領域は、前記メモリセルの中心点に対して点対称に配置されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記Ｎウェル電位供給領域は、前記メモリセルの中心点に対して点対称に配置されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記第１、第２のＰウェル電位供給領域及び前記Ｎウェル電位供給領域は、隣接するメモリセルによって共有されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記第１、第２のＰウェル電位供給領域を形成する前記Ｐ型拡散層に接する前記Ｎ型拡散層には少なくとも２つのコンタクトが形成され、
前記Ｎウェル電位供給領域を形成する前記Ｎ型拡散層に接する前記Ｐ型拡散層には少なくとも２つのコンタクトが形成されることを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に複数のＳＲＡＭセルによって構成される半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置としてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が用いられている。ＳＲＡＭは、標準的な半導体ＣＭＯＳプロセスで構成することができ、システムＬＳＩ等に幅広く使用されている。このＳＲＡＭのメモリセルは、Ｎウェル領域、Ｐウェル領域上に形成された駆動トランジスタ、負荷トランジスタ、及び伝達トランジスタから構成される。この場合、Ｎウェル領域及びＰウェル領域には、それぞれウェル電位を供給する必要がある。
【０００３】
特許文献１及び特許文献２に記載の技術には、単位ＳＲＡＭセルごとにウェル電位を供給するためのウェル電位供給領域を設けた半導体記憶装置が開示されている。
【０００４】
一方、特許文献３には、８個のトランジスタからなる単位ＳＲＡＭセルを複数有して形成された半導体記憶装置が開示されている。図１は、特許文献３に記載のＳＲＡＭセル１００を示す回路構成図である。
【０００５】
ＳＲＡＭセル１００は、ＮＭＯＳ駆動トランジスタＮ１３、Ｎ３１、負荷トランジスタＰ１１、Ｐ２１、第１の伝達トランジスタＮ１１、Ｎ２２、第２のＮＭＯＳ伝達トランジスタＮ１２、Ｎ２１、ワード線ＷＬＸ、ＷＬＹ、ビット線ＢＩＴ、／ＢＩＴを有している。駆動トランジスタＮ１３及び負荷トランジスタＰ１１は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。また、駆動トランジスタＮ３１及び負荷トランジスタＰ２１は、電源電位ＶＤＤと接地電位との間に直列に接続されている。また、直列に接続された第１の伝達トランジスタＮ１１及び第２の伝達トランジスタＮ１２は、ビット線ＢＩＴと、駆動トランジスタＮ１３と負荷トランジスタＰ１１の間のノードＮＤとの間に接続されている。直列に接続された第１の伝達トランジスタＮ２２及び第２の伝達トランジスタＮ２１は、ビット線／ＢＩＴと、駆動トランジスタＮ３１と負荷トランジスタＰ２１の間のノード／ＮＤとの間に接続されている。また、第１の伝達トランジスタＮ１１及びＮ２２のゲートはワード線ＷＬＹに接続され、第２の伝達トランジスタＮ１２及びＮ２１のゲートはワード線ＷＬＸに接続されている。
【０００６】
図５は、図１におけるＳＲＡＭセル１００を含む半導体記憶装置のレイアウトを示す図である。なお、図５に示す半導体記憶装置は、特許文献３に記載のＳＲＡＭセルのレイアウトを複数有するレイアウトである。また、図６（ａ）（ｂ）はそれぞれ、図５に示すＳＲＡＭセル１００におけるＣ−Ｃ'ライン、Ｄ−Ｄ'ラインの断面構造を示す図である。ＳＲＡＭメモリセル１００において、半導体基板（Ｐ型基板）上には、Ｐウェル領域Ｐｗｅｌｌ１、Ｐウェル領域Ｐｗｅｌｌ２、Ｎウェル領域Ｎｗｅｌｌが形成されている。図５及び図６（ａ）（ｂ）に示すように、駆動トランジスタＮ１３は、Ｐウェル領域Ｐｗｅｌｌ１内に、Ｎ型拡散層ＤＮ３、ＤＮ４及びポリシリコン配線ＰＬ１によって形成され、駆動トランジスタＮ３１はＰウェル領域Ｐｗｅｌｌ２内にＮ型拡散層ＤＮ５、ＤＮ６及びポリシリコン配線ＰＬ２によって形成されている。負荷トランジスタＰ１１は、Ｎウェル領域Ｎｗｅｌｌ内にＰ型拡散層ＤＰ１、ＤＰ２及びポリシリコン配線ＰＬ１によって形成され、負荷トランジスタＰ２１はＮウェル領域Ｎｗｅｌｌ内にＰ型拡散層ＤＰ３、ＤＰ４及びポリシリコン配線ＰＬ２によって形成されている。また、第１の伝達トランジスタＮ１１は、Ｐウェル領域Ｐｗｅｌｌ１内にＮ型拡散層ＤＮ１、ＤＮ２及びポリシリコン配線ＰＬ３によって形成され、第２の伝達トランジスタＮ１２はＰウェル領域Ｐｗｅｌｌ１内にＮ型拡散層ＤＮ２、ＤＮ３及びポリシリコン配線ＰＬ４によって形成されている。第２の伝達トランジスタＮ２１は、Ｐウェル領域Ｐｗｅｌｌ２内にＮ型拡散層ＤＮ６、ＤＮ７及びポリシリコン配線ＰＬ５によって形成され、第１の伝達トランジスタＮ２２はＰウェル領域Ｐｗｅｌｌ２内にＮ型拡散層ＤＮ７、ＤＮ８及びポリシリコン配線ＰＬ６によって形成されている。
【特許文献１】特開２００４−２００７０２号公報
【特許文献２】特開２００５−２３６２８２号公報
【特許文献３】特開２００６−２１０７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図７は、図５に示すレイアウト構成によって形成されたＳＲＡＭセル１００を効率良く並べた場合のセルアレイの配置概要を示す図である。なお、図７におけるＸは単位ＳＲＡＭセル（ＳＲＡＭセル１００）を示し、Ｙは単位ＳＲＡＭセルにウェル電位を供給するためのウェル電位供給セルを示す。図７に示すように、単位ＳＲＡＭセルＸにウェル電位を供給するためには、専用のウェル電位供給セルＹを一定の間隔ごとに配置する必要がある。
【０００８】
しかしながら、特許文献３に記載の半導体記憶装置では、一定の間隔ごとにウェル電位供給セルＹを配置するため、メモリセル形成領域に一様に規則的にメモリセルを配置することができない。このため、特許文献３に記載の半導体記憶装置では、トランジスタのばらつきが増大する。また、特許文献３に記載の半導体記憶装置では、ウェル電位供給セルの配置数の増加に伴い、セルアレイの面積が大きくなる。
【０００９】
上述したように、従来の半導体記憶装置では、セルアレイの規則性及び面積効率を向上させることが困難であった。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体記憶装置は、第１の駆動トランジスタ及び第１の負荷トランジスタからなる第１のインバータと、第２の駆動トランジスタ及び第２の負荷トランジスタからなり、入力端子及び出力端子がそれぞれ前記第１のインバータの出力端子及び入力端子に接続される第２のインバータと、前記第１のインバータの出力端子とビット線対の一方との間に設けられた第１の伝達トランジスタと、前記第２のインバータの出力端子と前記ビット線対の他方との間に設けられた第２の伝達トランジスタと、前記第１のインバータの出力端子と前記第１の伝達トランジスタとの間に設けられた第３の伝達トランジスタと、前記第２のインバータの出力端子と前記第２の伝達トランジスタとの間に設けられた第４の伝達トランジスタとを含むメモリセルを有する半導体記憶装置であって、前記第１の駆動トランジスタ、第１及び第３の伝達トランジスタは第１のＰウェル領域に形成され、前記第２の駆動トランジスタ、第２及び第４の伝達トランジスタは第２のＰウェル領域に形成され、前記第１及び第２の負荷トランジスタは前記第１及び第２のＰウェル領域との間に挟まれたＮウェル領域に形成され、前記第１及び第２のＰウェル領域内にはそれぞれ第１及び第２のＰウェル電位を供給するための第１及び第２のＰウェル電位供給領域が形成され、前記Ｎウェル領域内にはＮウェル電位を供給するためのＮウェル電位供給領域が形成される。
【００１１】
本発明の一態様による半導体記憶装置によれば、第１のＰウェル領域内に形成される第１の駆動トランジスタ、第１及び第３の伝達トランジスタと、第２のＰウェル領域内に形成される第２の駆動トランジスタ、第２及び第４の伝達トランジスタと、Ｎウェル領域内に形成される第１、第２の負荷トランジスタとによって形成されたメモリセル内において、第１、第２のＰウェル領域にそれぞれ第１及び第２のウェル電位を供給するための第１及び第２のＰ型ウェル電位供給領域を形成し、Ｎウェル領域にＮウェル電位を供給するためのＮウェル電位供給領域を形成することができる。
【発明の効果】
【００１２】
本発明によれば、セルアレイの規則性及び面積効率を向上することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる半導体記憶装置内部のＳＲＡＭセルを示す回路構成図である。本実施の形態における半導体記憶装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であり、図１に示す８個のトランジスタからなる単位ＳＲＡＭセルを複数含んで構成される。すなわち、本実施の形態におけるＳＲＡＭは、低消費電力型の８トランジスタＳＲＡＭである。図１に示すように、本実施の形態のＳＲＡＭセル１００は、第１の駆動トランジスタ（以下、駆動トランジスタＮ１３と称す）、第２の駆動トランジスタ（以下、駆動トランジスタＮ３１と称す）、第１の負荷トランジスタ（以下、負荷トランジスタＰ１１と称す）、第２の負荷トランジスタ（以下、負荷トランジスタＰ２１と称す）、第１の伝達トランジスタ（以下、伝達トランジスタＮ１１と称す）、第２の伝達トランジスタ（以下、伝達トランジスタＮ２２と称す）、第３の伝達トランジスタ（以下、伝達トランジスタＮ１２と称す）、第４の伝達トランジスタ（以下、伝達トランジスタＮ２１と称す）、ワード線ＷＬＸ、ＷＬＹ、ビット線ＢＩＴ、／ＢＩＴを有している。駆動トランジスタＮ１３、Ｎ３１及び伝達トランジスタＮ１１、Ｎ２２、Ｎ１２、Ｎ２１はＮＭＯＳトランジスタであり、負荷トランジスタＰ１１、Ｐ２１はＰＭＯＳトランジスタである。また、駆動トランジスタＮ１３と負荷トランジスタＰ１１により、第１のインバータを構成し、駆動トランジスタＮ３１と負荷トランジスタＰ２１により、第２のインバータを構成する。
【００１４】
負荷トランジスタＰ１１のソースは電源電位ＶＤＤに接続され、ドレインは駆動トランジスタＮ１３のドレインに接続されている。また、駆動トランジスタＮ１３のソースは接地電位ＶＳＳに接続されている。負荷トランジスタＰ２１のソースは電源電位ＶＤＤに接続され、ドレインは駆動トランジスタＮ３１のドレインに接続されている。また、駆動トランジスタＮ３１のソースは接地電位ＶＳＳに接続されている。
【００１５】
第１のインバータの入力端子（負荷トランジスタＰ１１のゲートと駆動トランジスタＮ１３のゲートとの間のノード）は、第２のインバータの出力端子（負荷トランジスタＰ２１と駆動トランジスタＮ３１との間のノード／ＮＤ）に接続されている。また、第２のインバータの入力端子（負荷トランジスタＰ２１のゲートと駆動トランジスタＮ３１のゲートとの間のノード）は、第１のインバータの出力端子（負荷トランジスタＰ１１と駆動トランジスタＮ１３との間のノードＮＤに接続されている。
【００１６】
伝達トランジスタＮ１１のソースはビット線ＢＩＴに接続され、ドレインは伝達トランジスタＮ１２のソースに接続されている。また、伝達トランジスタＮ１２のドレインは、負荷トランジスタＰ１１と駆動トランジスタＮ１３との間のノードＮＤに接続されている。伝達トランジスタＮ２２のソースはビット線／ＢＩＴに接続され、ドレインは伝達トランジスタＮ２１のソースに接続されている。また、伝達トランジスタＮ２１のドレインは、負荷トランジスタＰ２１と駆動トランジスタＮ３１との間のノード／ＮＤに接続されている。伝達トランジスタＮ１１及びＮ２２のゲートは、ワード線ＷＬＹに接続され、伝達トランジスタＮ１２及び伝達トランジスタＮ２１のゲートはワード線ＷＬＸに接続されている。
【００１７】
このように構成された、ＳＲＡＭセル１００の動作について説明する。まず、読み出し動作について説明する。ビット線ＢＩＴ、／ＢＩＴはプリチャージされて"Ｈ"レベル状態となっている。この状態で、ワード線ＷＬＸ、ＷＬＹを"Ｈ"レベルにする。これにより、伝達トランジスタＮ１１、Ｎ２２、及び伝達トランジスタＮ１２、Ｎ２１はオン状態となる。すると、ビット線ＢＩＴがディスチャージされる。これにより、ＳＲＡＭセル１００に記憶されているデータを読み出すことができる。
【００１８】
次に、書き込み動作について説明する。なお、ノードＮＤの電位が"Ｈ"レベル、ノード／ＮＤの電位が"Ｌ"レベルになるようにデータを書き込むものとする。まず、プリチャージされたビット線ＢＩＴ、／ＢＩＴのうち、一方（ビット線ＢＩＴ）を"Ｈ"レベルとし、他方（ビット線／ＢＩＴ）を"Ｌ"レベルとする。この状態で、ワード線ＷＬＸ、ＷＬＹを"Ｈ"レベルにする。これにより、伝達トランジスタＮ１１、Ｎ２２、伝達トランジスタＮ１２、Ｎ２１はオン状態となる。よって、ノードＮＤ及びノード／ＮＤはそれぞれ、"Ｈ"レベル、"Ｌ"レベルとなる。これにより、ＳＲＡＭセル１００にデータを書き込むことができる。
【００１９】
以上、ＳＲＡＭメモリセル１００の構成及び動作について説明した。次に、ＳＲＡＭメモリセル１００のレイアウトについて説明する。図２は、図１に示すＳＲＡＭセル１００を含む半導体記憶装置のレイアウトを示す図である。本実施の形態のＳＲＡＭセル１００は、基板表面上に、ポリシリコン配線ＰＬ１〜ＰＬ６、複数のコンタクトＣＴを有している。ポリシリコン配線は、半導体基板上にゲート絶縁膜を介して形成されるゲート配線である。また、複数のコンタクトＣＴは、半導体基板の拡散層あるいはゲート電極と、ワード線、ビット線といった金属配線とを電気的に接続するコンタクトである。
【００２０】
ＳＲＡＭメモリセル１００において、半導体基板（Ｐ型基板）上には、第１のＰ型ウェル領域（以下、Ｐウェル領域Ｐｗｅｌｌ１と称す）、第２のＰ型ウェル領域（以下、Ｐウェル領域Ｐｗｅｌｌ２と称す）、Ｎ型ウェル領域Ｎｗｅｌｌが形成されている。このＮウェル領域Ｎｗｅｌｌは、Ｐウェル領域Ｐｗｅｌｌ１とＰウェル領域Ｐｗｅｌｌ２との間に形成されている。また、ＳＲＡＭメモリセル１００において、Ｐウェル領域Ｐｗｅｌｌ１には、Ｎ型拡散層ＤＮ１〜ＤＮ４が形成されている。Ｎウェル領域Ｎｗｅｌｌには、Ｐ型拡散層ＤＰ１〜ＤＰ４が形成されている。Ｐウェル領域Ｐｗｅｌｌ２には、Ｎ型拡散層ＤＮ５〜ＤＮ８が形成されている。
【００２１】
また、Ｎ型拡散層ＤＮ４と、ＳＲＡＭセル１００に隣接する単位ＳＲＡＭセルにおけるＮ型拡散層ＤＮ９との間には、第１のＰウェル電位供給領域（以下、Ｐ型拡散層ＤＰ５と称す）が形成されている。Ｐ型拡散層ＤＰ２と、ＳＲＡＭセル１００に隣接する単位ＳＲＡＭセルにおけるＰ型拡散層ＤＰ６との間には、Ｎ型ウェル電位供給領域（以下、Ｎ型拡散層ＤＮ１３と称す）が形成されている。また、Ｐ型拡散層ＤＰ３と、ＳＲＡＭセル１００に隣接する単位ＳＲＡＭセル（不図示）におけるＮ型拡散層（不図示）との間には、Ｎ型ウェル電位供給領域が形成されている。Ｎ型拡散層ＤＮ５と、ＳＲＡＭセル１００に隣接する単位ＳＲＡＭセル（不図示）におけるＮ型拡散層（不図示）との間には、第２のＰウェル電位供給領域が形成されている。
【００２２】
駆動トランジスタＮ１３は、Ｎ型拡散層ＤＮ３、ＤＮ４及びポリシリコン配線ＰＬ１によって形成され、駆動トランジスタＮ３１はＮ型拡散層ＤＮ５、ＤＮ６及びポリシリコン配線ＰＬ２によって形成されている。負荷トランジスタＰ１１は、Ｐ型拡散層ＤＰ１、ＤＰ２及びポリシリコン配線ＰＬ１によって形成され、負荷トランジスタＰ２１はＰ型拡散層ＤＰ３、ＤＰ４及びポリシリコン配線ＰＬ２によって形成されている。
【００２３】
伝達トランジスタＮ１１は、Ｎ型拡散層ＤＮ１、ＤＮ２及びポリシリコン配線ＰＬ３によって形成され、伝達トランジスタＮ１２はＮ型拡散層ＤＮ２、ＤＮ３及びポリシリコン配線ＰＬ４によって形成されている。伝達トランジスタＮ２１は、Ｎ型拡散層ＤＮ６、ＤＮ７及びポリシリコン配線ＰＬ５によって形成され、伝達トランジスタＮ２２はＮ型拡散層ＤＮ７、ＤＮ８及びポリシリコン配線ＰＬ６によって形成されている。
【００２４】
ここで、ポリシリコン配線ＰＬ１は、Ｐウェル領域Ｐｗｅｌｌ１からＮウェル領域Ｎｗｅｌｌに延在して形成されている。このポリシリコン配線ＰＬ１は、Ｎ型拡散層ＤＮ３、ＤＮ４上方からＰ型拡散層ＤＰ１、ＤＰ２上方にまたがって形成された、駆動トランジスタＮ１３及び負荷トランジスタＰ１１のゲート電極である。また、ポリシリコン配線ＰＬ２は、Ｎウェル領域ＮｗｅｌｌからＰウェル領域Ｐｗｅｌｌ２に延在して形成されている。このポリシリコン配線ＰＬ２は、Ｐ型拡散層ＤＰ３、ＤＰ４上方からＮ型拡散層ＤＮ５、ＤＮ６上方にまたがって形成された、負荷トランジスタＰ２１及び駆動トランジスタＮ３１のゲート電極である。
【００２５】
Ｎ型拡散層ＤＮ１（ＮＭＯＳトランジスタＮ１１のドレイン）及びＮ型拡散層ＤＮ８（ＮＭＯＳトランジスタＮ２２のドレイン）はそれぞれ、コンタクトＣＴを介してビット線ＢＩＴ、／ＢＩＴに接続されている。Ｎ型拡散層ＤＮ４（ＮＭＯＳトランジスタＮ１３のソース）及びＮ型拡散層ＤＮ５（ＮＭＯＳトランジスタＮ３１のソース）はそれぞれ、コンタクトＣＴを介して接地電位ＶＳＳに接続されている。Ｐ型拡散層ＤＰ２（ＰＭＯＳトランジスタＰ１１のソース）及びＰ型拡散層ＤＰ３（ＰＭＯＳトランジスタＰ２１のソース）はそれぞれ、コンタクトＣＴを介して電源電位ＶＤＤに接続されている。
【００２６】
ポリシリコン配線ＰＬ４（ＮＭＯＳトランジスタＮ１２のゲート）及びＰＬ５（ＮＭＯＳトランジスタＮ２１のゲート）はそれぞれ、コンタクトＣＴを介してワード線ＷＬＸに接続されている。また、ポリシリコン配線ＰＬ３（ＮＭＯＳトランジスタＮ１１のゲート）及びＰＬ６（ＮＭＯＳトランジスタＮ２２のゲート）はそれぞれ、コンタクトＣＴを介してワード線ＷＬＹに接続されている。
【００２７】
Ｎ型拡散層ＤＮ３（ＮＭＯＳトランジスタＮ１３のドレイン）は、コンタクトＣＴを介してノードＮＤに接続されている。Ｎ型拡散層ＤＮ６（ＮＭＯＳトランジスタＮ３１のドレイン）は、コンタクトＣＴを介してノード／ＮＤに接続されている。
【００２８】
このように、単位ＳＲＡＭセル１００において、Ｐウェル領域Ｐｗｅｌｌ１及びＰウェル領域Ｐｗｅｌｌ２内には、このＰウェル領域Ｐｗｅｌｌ１及びＰウェル領域Ｐｗｅｌｌ２にそれぞれ、第１、第２のＰウェル電位を供給するための第１、第２のＰ型ウェル電位供給領域が形成されている。また、Ｎウェル領域Ｎｗｅｌｌ内には、このＮウェル領域ＮｗｅｌｌにＮウェル電位を供給するためのＮ型ウェル電位供給領域が形成されている。また、第１及び第２のＰウェル電位供給領域は、メモリセルの中心点に対して点対称に配置され、Ｎウェル電位供給領域は、メモリセルの中心点に対して点対称に配置されている。ここで、図３を参照して、第１のＰウェル電位供給領域及びＮウェル電位供給領域について詳細に説明する。
【００２９】
図３（ａ）は、図２に示すＳＲＡＭセル１００のレイアウトにおけるＡ−Ａ'ラインの断面構造を示す図である。上述したように、Ｐ型基板上には、Ｐウェル領域Ｐｗｅｌｌ１が形成されている。Ｐウェル領域Ｐｗｅｌｌ１内には、Ｎ型拡散層ＤＮ１〜ＤＮ４、ＤＮ９〜ＤＮ１２が形成されている。なお、ＤＮ９〜ＤＮ１２は、ＳＲＡＭセル１００と隣接するＳＲＡＭセル内のＰウェル領域Ｐｗｅｌｌ１に形成されたＮ型拡散層である。ここで、Ｎ型拡散層ＤＮ４とＮ型拡散層ＤＮ９との間には、Ｐウェル領域Ｐｗｅｌｌ１にＰウェル電位を供給するための第１のＰ型ウェル電位供給領域であるＰ型拡散層ＤＰ５が形成されている。このＰ型拡散層ＤＰ５は、Ｎ型拡散層ＤＮ４とＮ型拡散層ＤＮ９との間に接触するように形成されたバッティング拡散構造となっている。このため、Ｐ型拡散層ＤＰ５は、例えばＮ型拡散層ＤＮ４に形成されたコンタクトＣＴを介してＮ型拡散層ＤＮ４に供給される接地電位ＶＳＳを、Ｐウェル領域Ｐｗｅｌｌ１に供給することができる。従って、バッティング拡散構造にすることで、Ｐ型拡散層ＤＰ５にコンタクトを形成する必要はない。
【００３０】
図３（ｂ）は、図２に示すＳＲＡＭセル１００のレイアウトにおけるＢ−Ｂ'ラインの断面構造を示す図である。上述したように、Ｐ型基板上には、Ｎウェル領域Ｎｗｅｌｌが形成されている。Ｎウェル領域Ｎｗｅｌｌ内には、Ｐ型拡散層ＤＰ１、ＤＰ２、ＤＰ６、ＤＰ７、及びＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域１、２が形成されている。なお、ＤＰ６及びＤＰ７は、ＳＲＡＭセル１００と隣接するＳＲＡＭセル内のＮウェル領域Ｎｗｅｌｌに形成されたＰ型拡散層である。ここで、Ｐ型拡散層ＤＰ２とＰ型拡散層ＤＰ６との間には、Ｎウェル領域ＮｗｅｌｌにＮウェル電位を供給するためのＮ型ウェル電位供給領域であるＮ型拡散層ＤＮ１３が形成されている。このＮ型拡散層ＤＮ１３は、Ｐ型拡散層ＤＰ２とＰ型拡散層ＤＰ６との間に接触するように形成されたバッティング拡散構造となっている。このため、Ｎ型拡散層ＤＮ１３は、例えばＰ型拡散層ＤＰ２に形成されたコンタクトＣＴを介してＰ型拡散層ＤＰ２に供給される電源電位ＶＤＤを、Ｎウェル領域Ｎｗｅｌｌに供給することができる。従って、バッティング拡散構造にすることで、Ｎ型拡散層ＤＮ１３にコンタクトを形成する必要はない。
【００３１】
図４は、図２に示すレイアウト構造によって形成されたＳＲＡＭセル１００を並べたセルアレイの配置概要図である。なお、図４におけるＸは、単位ＳＲＡＭセル（ＳＲＡＭセル１００）を示す。本実施の形態における半導体記憶装置では、単位ＳＲＡＭセル１００ごとにウェル電位供給領域を設けている。このため、ウェル電位を供給するための専用のウェル電位供給セルＹ（図７参照）を設ける必要はない。
【００３２】
以上に示したように、本実施の形態における半導体記憶装置では、単位ＳＲＡＭセル１００内にウェル電位を供給するためのウェル電位供給領域を設ける。すなわち、本実施の形態において、第１、第２のＰウェル領域内には、第１、第２のＰウェル領域にそれぞれ、第１、第２のＰウェル電位を供給する第１、第２のＰ型ウェル電位供給領域を形成する。また、Ｎウェル領域内には、Ｎウェル領域にＮウェル電位を供給するＮ型ウェル電位供給領域を形成する。このように、単位ＳＲＡＭセル内にウェル電位供給領域を設けることで、ウェル電位を供給するための専用のウェル電位供給セルを設ける必要はない。従って、本実施の形態における半導体記憶装置では、メモリセル形成領域に一様に規則的にメモリセルを配置することが可能である。
【００３３】
また、本実施の形態では、一定の間隔ごとに専用のウェル電位供給セルを設ける必要がない。従って、本実施の形態における半導体記憶装置では、ＳＲＡＭセルアレイの面積効率を向上させることが可能である。
【００３４】
また、従来の半導体記憶装置では、一定の間隔ごとにウェル電位供給セルを設ける必要があるため、ウェル電位供給セルと離れた位置にあるＳＲＡＭセルでは、供給されるウェル電位が低下する。このため、従来の半導体記憶装置では、ラッチアップが発生する可能性が高まる。一方、本実施の形態における半導体記憶装置では、単位ＳＲＡＭセル内にウェル電位供給領域を設けるため、単位ＳＲＡＭセルごとに安定したウェル電位を供給することが可能である。従って、本実施の形態における半導体記憶装置では、ラッチアップの発生を抑制することが可能である。
【００３５】
また、第１、第２のＰ型ウェル電位供給領域及びＮ型ウェル電位供給領域は、ＳＲＡＭセル１００の外側に形成されている。従って、本実施の形態における半導体記憶装置では、単位ＳＲＡＭメモリセル１００と、この単位ＳＲＡＭメモリセル１００に隣接する単位メモリセルとによって、Ｐ型ウェル電位供給領域及びＮ型ウェル電位供給領域を共有することが可能である。
【００３６】
また、本実施の形態のおける半導体装置では、第１、第２のＰウェル電位供給領域を形成するＰ型拡散層に接するＮ型拡散層には少なくとも２つのコンタクトＣＴが形成され、Ｎウェル電位供給領域を形成するＮ型拡散層に接するＰ型拡散層には少なくとも２つのコンタクトＣＴが形成されている。例えば、第１のＰウェル電位供給領域を形成するＰ型拡散層ＤＰ５に接するＮ型拡散層ＤＮ４及びＤＮ９には合計２個以上のコンタクトＣＴが設けられる。このように、バッティング拡散層部分に接する拡散層に複数のコンタクトを形成することで、電源電位と拡散領域との間、又は接地電位と拡散領域との間の抵抗を低下させることが可能である。
【００３７】
上述したように、複数のコンタクトを設けることで、電源電位と拡散領域との間、又は接地電位と拡散領域との間の抵抗を低下させることができる。従って、本実施の形態の図２に示す第１のＰウェル電位供給領域を形成するＰ型拡散層ＤＰ５上にもコンタクトＣＴが設けられている。なお、Ｐ型拡散層ＤＰ５上にコンタクトＣＴを設けない場合であっても、電源電位と拡散領域との間、又は接地電位と拡散領域との間は導通されている。このため、Ｐ型拡散層ＤＰ５上には必ずしもコンタクトＣＴを設ける必要があるわけではない。
【００３８】
以上、本発明の実施の形態について詳細に説明したが、本発明の趣旨を逸脱しない限り種々の変形が可能である。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態１に関わる半導体記憶装置内部のＳＲＡＭセル１００を示す回路構成図である。
【図２】本実施の形態１に関わるＳＲＡＭセル１００を含む半導体記憶装置のレイアウトを示す図である。
【図３】本実施の形態１に関わる半導体記憶装置におけるレイアウトの断面構造を示す図である。
【図４】本実施の形態１に関わるＳＲＡＭセル１００を並べたセルアレイの配置概要図である。
【図５】特許文献３に記載のＳＲＡＭセル１００を含む半導体記憶装置のレイアウトを示す図である。
【図６】特許文献３に記載の半導体記憶装置におけるレイアウトの断面構造を示す図である。
【図７】特許文献３に記載のＳＲＡＭセル１００及びウェル電位供給セルを並べたセルアレイの配置概要図である。
【符号の説明】
【００４０】
１００                          ＳＲＡＭセル
Ｎ１２、Ｎ２１、Ｎ１１、Ｎ２２  ＮＭＯＳ伝達トランジスタ
Ｎ１３、Ｎ３１                  ＮＭＯＳ駆動トランジスタ
Ｐ１１、Ｐ２１                  ＰＭＯＳ負荷トランジスタ
ＷＬＸ、ＷＬＹ                  ワード線
ＢＩＴ、／ＢＩＴ                ビット線
ＮＤ、／ＮＤ                    ノード
ＶＤＤ                          電源電位
ＶＳＳ                          接地電位
Ｐｗｅｌｌ１、Ｐｗｅｌｌ２      Ｐウェル領域
Ｎｗｅｌｌ                      Ｎウェル領域
ＰＬ１〜ＰＬ６                  ポリシリコン配線
ＤＮ１〜ＤＮ１２                Ｎ型拡散層
ＤＰ１〜ＤＰ４                  Ｐ型拡散層
ＤＰ５                          Ｐ型ウェル電位供給領域
ＤＮ１３                        Ｎ型ウェル電位供給領域
ＳＴＩ                          素子分離領域
ＣＴ                            コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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