(57)【要約】      （修正有）【課題】アモルファス半導体層を薄く形成することなくソース・ドレイン電流の増大を図った薄膜トランジスタを備える表示装置の提供。【解決手段】表示装置の基板に形成される薄膜トランジスタであって、前記薄膜トランジスタは、前記基板上に形成されたゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に前記ゲート電極と交差する方向に少なくとも前記ゲート電極の中央部分で断続されて並設される一対の第１導電型の擬似単結晶層あるいは多結晶層と、前記一対の第１導電型の擬似単結晶層あるいは多結晶層と前記ゲート絶縁膜上に連続的に形成された第２導電型の擬似単結晶層あるいは多結晶層と、更に、その上に形成されたｉ型のアモルファス半導体層と、コンタクト層を介して、下層に位置づけて前記ゲート絶縁膜上にまで延在して形成されるドレイン電極とソース電極と、から構成される。【選択図】図１
2009070862.tif 000002
【特許請求の範囲】
【請求項１】
表示装置の基板に形成される薄膜トランジスタであって、前記薄膜トランジスタは、
前記基板上に形成されたゲート電極と、
前記基板上に前記ゲート電極をも被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート電極と交差する方向に少なくとも前記ゲート電極の中央部分で断続されて並設される一対の第１導電型の擬似単結晶層あるいは多結晶層と、
前記一対の第１導電型の擬似単結晶層あるいは多結晶層上および前記一対の第１導電型の擬似単結晶層あるいは多結晶層の断続部分のゲート絶縁膜上に連続的に形成された第２導電型の擬似単結晶層あるいは多結晶層と、
前記第２導電型の擬似単結晶層あるいは多結晶層上に形成されたｉ型のアモルファス半導体層と、
コンタクト層を下層に位置づけて前記アモルファス半導体層の上面から少なくとも前記一対の第１導電型の擬似単結晶層あるいは多結晶層のうちの一方の第１導電型の擬似単結晶層あるいは多結晶層の側壁面に当接して前記ゲート絶縁膜上にまで延在して形成されるドレイン電極と、
コンタクト層を下層に位置づけて前記アモルファスシリコン層の上面から前記一対の第１導電型の擬似単結晶層あるいは多結晶層のうちの他方の第１導電型の擬似単結晶層あるいは多結晶層の側壁面に当接して前記ゲート絶縁膜上にまで延在して形成されるソース電極と、
からなる構成のものを含むことを特徴とする表示装置。
【請求項２】
表示装置の基板に、画素に組み込まれる薄膜トランジスタと駆動回路に組み込まれる薄膜トランジスタを有し、
駆動回路に組み込まれる薄膜トランジスタは請求項１に記載の構成からなる薄膜トランジスタであることを特徴とする表示装置。
【請求項３】
画素に組み込まれる薄膜トランジスタは、前記基板上に形成されたゲート電極と、
前記基板上に前記ゲート電極をも被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成されたｉ型のアモルファス半導体層と、
前記アモルファス半導体層の上面にコンタクト層を介して形成されたドレイン電極およびソース電極を備えることを特徴とする請求項２に記載の表示装置。
【請求項４】
赤（Ｒ）、緑（Ｇ）、青（Ｂ）を担当する各画素への映像信号の供給を時分割駆動によって行うスイッチ素子を備える表示装置において、
前記スイッチ素子は、請求項１に記載の薄膜トランジスタによって構成されていることを特徴とする表示装置。
【請求項５】
表示装置の基板に形成される薄膜トランジスタであって、前記薄膜トランジスタは、
基板上にゲート電極を形成する工程と、
前記基板上に前記ゲート電極をも被ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上面にアモルファス半導体層を形成しこのアモルファス半導体層を擬似単結晶層あるいは多結晶層とする工程と、
前記擬似単結晶層あるいは多結晶層を溶融しその表面に前記ゲート電極による段差をなくす工程と、
前記擬似単結晶層あるいは多結晶層を、その表面から前記ゲート電極上に形成された前記ゲート絶縁膜の表面より大きい厚さの部分を境界面とし、該境界面から前記基板側の擬似単結晶層あるいは多結晶層を第１導電型とし、該境界面から表面側の擬似単結晶層あるいは多結晶層を第２導電型とする工程と、
前記擬似単結晶層あるいは多結晶層の上面にｉ型アモルファス半導体層を形成する工程と、
前記擬似単結晶層あるいは多結晶層と前記ｉ型アモルファス半導体層の積層体を島状に形成し、その側壁面に前記ゲート電極の両脇に断続されて形成された前記第２導電型の擬似単結晶層あるいは多結晶層のそれぞれを露出させるようにする工程と、
島状に形成された前記前記擬似単結晶層あるいは多結晶層と前記ｉ型アモルファス半導体層の積層体に、少なくとも前記第２導電型の擬似単結晶層あるいは多結晶層のそれぞれに電気的に接続されるドレイン電極およびソース電極を形成する工程によって製造されるものを含むことを特徴とする表示装置の製造方法。
【請求項６】
前記擬似単結晶層あるいは多結晶層に第１導電型の部分および第２導電型の部分を形成する際に、
前記擬似単結晶層あるいは多結晶層に、その表面から最も層厚の大きな部分に注入ピークを一致づけて第１導電型の不純物をドープし、
該表面から前記ゲート電極上に形成された前記ゲート絶縁膜の表面までの厚さの部分に注入ピークを一致づけて第２導電型の不純物をドープすることによって行うことを特徴とする請求項５に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、特に、基板上に薄膜トランジスタが形成されている表示装置およびその製造方法に関する。
【背景技術】
【０００２】
アクティブ・マトリックス型の表示装置として、基板上の表示領域にマトリックス状に配置される複数の画素を有し、前記表示領域の周辺の前記基板上に前記各画素を独立に駆動させるための駆動回路（走査信号駆動回路、映像信号駆動回路）が形成されたものが知られている。
【０００３】
このような構成の表示装置は、各行方向に配列される各画素を、それらに共通に設けられたゲート信号線を介して走査信号駆動回路からの走査信号によってたとえば列方向に順次選択し、この選択のタイミングに合わせて、映像信号駆動回路から列方向に配列される各画素に共通に設けられたドレイン信号線を介して選択された前記各画素に映像信号を供給するようになっている。
【０００４】
このため、前記各画素には前記走査信号の供給によってオンされ該オンの際に映像信号を当該画素に取り込むための薄膜トランジスタが備えられ、前記駆動回路においてもたとえばシフトレジスタを構成するための多数の薄膜トランジスタが備えられた構成となっている。
【０００５】
この場合、各画素にはアモルファスシリコンからなる薄膜トランジスタを用い、駆動回路にはアモルファスシリコンを結晶化した多結晶シリコン（Low Temperature Poly Si）からなる薄膜トランジスタを用いたものが知られている。
【０００６】
駆動回路には電界効果移動度を向上させた薄膜トランジスタを必要とし、前記多結晶シリコンからなる薄膜トランジスタはこの要求を充分満たすからである。
【０００７】
このような薄膜トランジスタとしてはたとえば下記特許文献１に開示がなされている。
【特許文献１】特開平５−６３１９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記特許文献１に記載された薄膜トランジスタは、ノンドープのアモルファスシリコン層の下層に配置される擬似単結晶層が実質的なチャネル層として機能する構成となっている。
【０００９】
このため、前記アモルファスシリコン層の上面にコンタクト層を介して形成されるドレイン電極およびソース電極のそれぞれと前記擬似単結晶層との間にはいわゆる前記アモルファスシリコン層が介在していることになり、該アモルファスシリコン層の抵抗が直列抵抗として影響を及ぼすようになる。
【００１０】
すなわち、ソース電極とドレイン電極との間に印加する電圧が小さい場合には、前記抵抗によって該ソース電極とドレイン電極の間に流れる電流が減少してしまうという不都合が生じる。
【００１１】
この場合、前記アモルファスシリコン層の層厚を小さくするように形成して上述した不都合を回避することが考えられる。
【００１２】
しかし、前記アモルファスシリコン層の上面に形成されるドレイン電極およびソース電極のそれぞれと該アモルファスシリコン層との間に形成するコンタクト層は、該アモルファスシリコン層の表面の全域に形成しておき、前記ドレイン電極およびソース電極を形成した段階で、前記ドレイン電極およびソース電極をマスクとして露出するコンタクト層をエッチングする製造工程を必要とする。
【００１３】
この場合、ドレイン電極下のコンタクト層とソース電極下のコンタクト層を電気的に完全に分離させるため、前記コンタクト層をその下層の前記アモルファスシリコン層が充分に露出するまでエッチングするようにしている。
【００１４】
このことから、該アモルファスシリコン層の層厚を小さくするにも制限が付され、該アモルファスシリコン層の層厚を小さくする構成は適当でないものとなる。
【００１５】
本発明の目的は、アモルファス半導体層を薄く形成することなくソース・ドレイン電流の増大を図った薄膜トランジスタを備える表示装置を提供することにある。
【００１６】
本発明の目的は、製造工数の増大をもたらすことなく前記表示装置を製造できる表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１８】
（１）本発明による表示装置は、たとえば、表示装置の基板に形成される薄膜トランジスタであって、前記薄膜トランジスタは、
前記基板上に形成されたゲート電極と、
前記基板上に前記ゲート電極をも被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記ゲート電極と交差する方向に少なくとも前記ゲート電極の中央部分で断続されて並設される一対の第１導電型の擬似単結晶層あるいは多結晶層と、
前記一対の第１導電型の擬似単結晶層あるいは多結晶層上および前記一対の第１導電型の擬似単結晶層あるいは多結晶層の断続部分のゲート絶縁膜上に連続的に形成された第２導電型の擬似単結晶層あるいは多結晶層と、
前記第２導電型の擬似単結晶層あるいは多結晶層上に形成されたｉ型のアモルファス半導体層と、
コンタクト層を下層に位置づけて前記アモルファス半導体層の上面から少なくとも前記一対の第１導電型の擬似単結晶層あるいは多結晶層のうちの一方の第１導電型の擬似単結晶層あるいは多結晶層の側壁面に当接して前記ゲート絶縁膜上にまで延在して形成されるドレイン電極と、
コンタクト層を下層に位置づけて前記アモルファスシリコン層の上面から前記一対の第１導電型の擬似単結晶層あるいは多結晶層のうちの他方の第１導電型の擬似単結晶層あるいは多結晶層の側壁面に当接して前記ゲート絶縁膜上にまで延在して形成されるソース電極と、
からなる構成のものを含むことを特徴とする。
【００１９】
（２）本発明による表示装置は、たとえば、表示装置の基板に、画素に組み込まれる薄膜トランジスタと駆動回路に組み込まれる薄膜トランジスタを有し、
駆動回路に組み込まれる薄膜トランジスタは、前記（１）に記載の構成からなる薄膜トランジスタであることを特徴とする。
【００２０】
（３）本発明による表示装置は、たとえば、（２）の構成を前提とし、画素に組み込まれる薄膜トランジスタは、前記基板上に形成されたゲート電極と、
前記基板上に前記ゲート電極をも被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成されたｉ型のアモルファス半導体層と、
前記アモルファス半導体層の上面にコンタクト層を介して形成されたドレイン電極およびソース電極を備えることを特徴とする。
【００２１】
（４）本発明による表示装置は、たとえば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）を担当する各画素への映像信号の供給を時分割駆動によって行うスイッチ素子を備える表示装置において、
前記スイッチ素子は、前記（１）に記載の薄膜トランジスタによって構成されていることを特徴とする。
【００２２】
（５）本発明による表示装置の製造方法は、たとえば、表示装置の基板に形成される薄膜トランジスタであって、前記薄膜トランジスタは、
基板上にゲート電極を形成する工程と、
前記基板上に前記ゲート電極をも被ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上面にアモルファス半導体層を形成しこのアモルファス半導体層を擬似単結晶層あるいは多結晶層とする工程と、
前記擬似単結晶層あるいは多結晶層を溶融しその表面に前記ゲート電極による段差をなくす工程と、
前記擬似単結晶層あるいは多結晶層を、その表面から前記ゲート電極上に形成された前記ゲート絶縁膜の表面より大きい厚さの部分を境界面とし、該境界面から前記基板側の擬似単結晶層あるいは多結晶層を第１導電型とし、該境界面から表面側の擬似単結晶層あるいは多結晶層を第２導電型とする工程と、
前記擬似単結晶層あるいは多結晶層の上面にｉ型アモルファス半導体層を形成する工程と、
前記擬似単結晶層あるいは多結晶層と前記ｉ型アモルファス半導体層の積層体を島状に形成し、その側壁面に前記ゲート電極の両脇に断続されて形成された前記第２導電型の擬似単結晶層あるいは多結晶層のそれぞれを露出させるようにする工程と、
島状に形成された前記前記擬似単結晶層あるいは多結晶層と前記ｉ型アモルファス半導体層の積層体に、少なくとも前記第２導電型の擬似単結晶層あるいは多結晶層のそれぞれに電気的に接続されるドレイン電極およびソース電極を形成する工程によって製造されるものを含むことを特徴とする。
【００２３】
（６）本発明による表示装置の製造方法は、たとえば、（５）の構成を前提とし、前記擬似単結晶層あるいは多結晶層に第１導電型の部分および第２導電型の部分を形成する際に、
前記擬似単結晶層あるいは多結晶層に、その表面から最も層厚の大きな部分に注入ピークを一致づけて第１導電型の不純物をドープし、
該表面から前記ゲート電極上に形成された前記ゲート絶縁膜の表面までの厚さの部分に注入ピークを一致づけて第２導電型の不純物をドープすることによって行うことを特徴とする。
【００２４】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２５】
このように構成した表示装置は、アモルファス半導体層を薄く形成することなくソース・ドレイン電流の増大を図った薄膜トランジスタを形成することができる。
【００２６】
また、製造工数の増大をもたらすことなく前記表示装置を製造できる表示装置の製造方法を得ることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明による表示装置の実施例を図面を用いて説明する。
【００２８】
〈表示装置の概略構成〉
図８は、本発明による表示装置をたとえば液晶表示装置を例に挙げて示した概略平面図である。
【００２９】
図８において、該液晶表示装置は、液晶層を介在させて対向配置させたたとえばガラスからなる基板ＳＵＢ１、ＳＵＢ２を外囲器とし、該液晶層は図示しないシール材によって前記基板ＳＵＢ１、ＳＵＢ２の間に封止されている。
【００３０】
たとえば基板ＳＵＢ１の液晶側の面には、図中ｘ方向に延在しｙ方向に並設されたゲート信号線ＧＬ、および図中ｙ方向に延在しｘ方向に並設されたドレイン信号線ＤＬが形成されている。
【００３１】
そして、一対の隣接するゲート信号線ＧＬと一対の隣接するドレイン信号線ＤＬとで囲まれた領域を画素領域とし、これら画素領域のマトリックス状に配置された集合体で液晶表示領域ＡＲを構成するようになっている。
【００３２】
ゲート信号線ＧＬは、たとえば図中左側端において走査信号駆動回路Ｖに接続されている。ゲート信号線ＧＬには、たとえば図中上段から下段へさらに上段に戻ってという順で、前記走査信号駆動回路Ｖからの走査信号が供給されるようになっている。
【００３３】
ドレイン信号線ＤＬは、たとえば図中下側端において映像駆動回路Ｈｅに接続されている。ドレイン信号線ＤＬには、前記走査信号の供給のタイミングに合わせて、前記映像駆動回路Ｈｅからの映像信号が供給されるようになっている。
【００３４】
なお、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは、それぞれシフトレジスタからなり、複数の薄膜トランジスタＴＨＴ１を備える回路から構成されている。
【００３５】
また、前記画素領域には、図中実線枠α内を拡大して示した図Ａに示すように、ゲート信号線ＧＬからの走査信号の供給によってオンされる薄膜トランジスタＴＦＴ２と、このオンされた薄膜トランジスタＴＦＴ２を介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、この画素電極ＰＸと該画素電極ＰＸに隣接するゲート信号線ＧＬであって前記薄膜トランジスタＴＦＴ２を駆動させるゲート信号線でない方のゲート信号線ＧＬとの間に接続される容量素子Ｃａｄｄを備えて構成されている。
【００３６】
前記画素電極ＰＸは、たとえば基板ＳＵＢ２の液晶側の面に各画素領域に共通に形成された対向電極（図示せず）との間に電界を生じせしめるようになっている。
【００３７】
このように構成される液晶表示装置は、基板ＳＵＢ１上の構成の製造において、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅは画素領域における構成と並行して形成されるのが通常となっており、これにより、前記薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２も並行して形成されるようになる。
【００３８】
ここで、この実施例では、前記走査信号駆動回路Ｖおよび映像信号駆動回路Ｈｅにおいて形成される薄膜トランジスタＴＨＴ１と、画素領域に形成される薄膜トランジスタＴＦＴ２は、それらのゲート絶縁膜と半導体層に材料および構成の相異を有し、このことから、前者の薄膜トランジスタにおいてはＴＦＴ１の符号を付し、後者の薄膜トランジスタにおいてはＴＦＴ２の符号を付して区別を図っている。
【００３９】
〈薄膜トランジスタＴＦＴ１の構成〉
図１は、前記走査信号駆動回路あるいは映像信号駆動回路に組み込まれて形成される薄膜トランジスタＴＦＴ１の一実施例を示す断面図である。
【００４０】
図１において、基板ＳＵＢ１があり、この基板ＳＵＢ１の表面にはゲート電極ＧＴが形成されている。このゲート電極ＧＴは、図示されていないが、当該ゲート電極ＧＴと接続される配線と一体に形成されている。
【００４１】
基板ＳＵＢ１の表面に前記ゲート電極ＧＴ等を被ってたとえばＳｉＯ２等からなる絶縁膜ＧＩが形成されている。この絶縁膜ＧＩはゲート絶縁膜として機能するようになっている。
【００４２】
絶縁膜ＧＩの表面に、前記ゲート電極と交差するようにして、すなわち中央部に前記ゲート電極ＧＴが横切る配置となるように、半導体層ＳＣが島状に形成されている。
【００４３】
この半導体層ＳＣは、絶縁膜ＧＩの側から、ｎ−型擬似単結晶層ＳＣ１、ｐ−型擬似単結晶層ＳＣ２、およびｉ型アモルファス半導体層ＳＣ３が順次積層された構成となっている。
【００４４】
ここで、ｎ−型擬似単結晶層ＳＣ１は、前記絶縁膜のゲート電極ＧＴを被った凸部の表面に至ることなく形成され、したがって該凸部の両脇に、該凸部によって断続された状態で、それぞれ形成されている。換言すれば、前記ｎ−型擬似単結晶層ＳＣ１は、前記ゲート電極ＧＴと交差する方向に少なくとも前記ゲート電極ＧＴの中央部分で分離されて並設される一対のｎ型擬似単結晶層ＳＣ１（図中ＳＣ１ａ、ＳＣ１ｂで示す）によって構成されている。
【００４５】
また、ｐ−型擬似単結晶層ＳＣ２は、前記ｎ−型擬似単結晶層ＳＣ１ａ、ＳＣ１ｂおよび前記絶縁膜ＧＩの前記凸部の表面をも被って形成されている。換言すれば、前記ｐ−型擬似単結晶層ＳＣ２は、前記一対のｐ−型擬似単結晶層ＳＣ１ａ、ＳＣ１ｂおよび前記一対のｐ−型擬似単結晶層ＳＣ１ａ、ＳＣ１ｂの断続部分の絶縁膜ＧＩ上に連続的に形成されている。
【００４６】
さらに、前記ｉ型アモルファス半導体層ＳＣ３は、前記ｐ−型擬似単結晶層ＳＣ２の全域を被って形成されている。
【００４７】
このように、ｎ−型擬似単結晶層ＳＣ１、ｐ−型擬似単結晶層ＳＣ２、およびｉ型アモルファス半導体層ＳＣ３の順次積層体からなる半導体層ＳＣの表面の一部および該半導体層ＳＣの側壁面の一部さらには前記絶縁膜ＧＩの表面に及んでｎ＋単結晶層が形成されている。このｎ＋単結晶層は、後述するドレイン電極ＤＴと前記半導体層ＳＣとの界面に形成されるコンタクト層ＣＮａ、ソース電極ＳＴと前記半導体層ＳＣとの界面に形成されるコンタクト層ＣＮｂとして機能するようになっている。
【００４８】
すなわち、前記半導体層ＳＣの表面において、前記ゲート電極ＧＴを間に位置づけ、互いに対向して配置されるドレイン電極ＤＴおよびソース電極ＳＴが、それぞれ、前記コンタクト層ＣＮａ、ＣＮｂを下層に位置づけ前記半導体層ＳＣの側壁面を這って前記絶縁膜ＧＩの上面にまで延在して形成されている。
【００４９】
すなわち、前記ドレイン電極ＤＴは、半導体層ＳＣの一端側の表面からこの表面と交差する側壁面、および該側壁面と交差する絶縁膜ＧＩの表面に至って形成され、前記コンタクト層ＣＮａは、半導体層ＳＣの前記表面とドレイン電極ＤＴの間に、半導体層ＳＣの前記側壁面とドレイン電極ＤＴの間に、絶縁膜ＧＩの前記表面とドレイン電極ＤＴとの間に形成されている。
【００５０】
同様に、前記ソース電極ＳＴは、半導体層ＳＣの他端側の表面からこの表面と交差する側壁面、および該側壁面と交差する絶縁膜ＧＩの表面に至って形成され、前記コンタクト層ＣＮｂは、半導体層ＳＣの前記表面とソース電極ＳＴの間に、半導体層ＳＣの前記側壁面とソース電極ＳＴの間に、絶縁膜ＧＩの前記表面とソース電極ＳＴとの間に形成されている。
【００５１】
なお、前記ドレイン電極ＤＴおよびソース電極ＳＴから露出される前記ｉ型アモルファス半導体層の表面は、僅かな深さを有する凹部ＤＮＴが形成され、該ドレイン電極ＤＴおよびソース電極ＳＴをマスクとしたエッチングによって、前記ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の前記ｉ型アモルファス半導体層ＳＣ３の表面においてコンタクト層が除去された痕跡を有する構成となっている。
【００５２】
また、このように形成された薄膜トランジスタＴＦＴは保護膜ＰＡＳによって被われて形成されている。
【００５３】
このような薄膜トランジスタＴＦＴ１は、前記ｎ−型擬似単結晶層ＳＣ１ａ、ＳＣ１ｂが、それぞれ、チャネル層として機能するｐ−型擬似単結晶層ＳＣ２に接続されるとともに、ドレイン電極ＤＴのコンタクト層ＣＮａおよびソース電極ＳＴのコンタクト層ＣＮｂに接続されるように構成されている。
【００５４】
このため、ドレイン電極ＤＴと前記ｐ−型擬似単結晶層ＳＣ２との間、およびソース電極ＳＴと前記ｐ−型擬似単結晶層ＳＣ２との間には大きな抵抗が介在されることはなくなる。したがって、ソース・ドレイン電流を大きくできる効果を奏する。
【００５５】
ちなみに、図６は、従来の薄膜トランジスタの構成の一例を示す図で、本実施例の薄膜トランジスタＴＦＴ１と同機能の部分は同一の符号を付して示している。図６に示す薄膜トランジスタは、コンタクト層ＣＮａを介在したドレイン電極ＤＴとチャネル層として機能する擬似単結晶層ＳＣ２との間、およびコンタクト層ＣＮｂを介在したソース電極ＳＴと前記擬似単結晶層ＳＣ２との間に、アモルファス半導体層ＳＣ２が介在されており、このアモルファス半導体層ＳＣ２が抵抗Ｒとなって、ソース・ドレイン電流が大きくとれない構成となっている。
【００５６】
〈薄膜トランジスタＴＦＴ１の製造方法〉
図２および図３は、上記薄膜トランジスタの製造方法の一実施例を示す工程図である。以下、工程順に説明をする。
【００５７】
工程１．（図２（ａ））
ガラスからなる基板ＳＵＢ１を用意し、該基板ＳＵＢ１の表面にゲート電極ＧＴおよびこのゲート電極ＧＴに接続される配線（図示せず）を形成する。
【００５８】
すなわち、該基板ＳＵＢ１の表面の全域に、スパッタリング法を用いてたとえばＭｏＷを厚さ５０ｎｍ〜１００ｎｍに形成し、フォトリソグラフィ技術による選択エッチングすることにより前記ゲート電極ＧＴ等を形成する。
【００５９】
そして、前記基板ＳＵＢ１の上面にゲート電極ＧＴ等をも被ってたとえＳｉＯ２からなる絶縁膜ＧＩを、ＣＶＤ法を用いて厚さを１００〜２００ｎｍに形成する。
【００６０】
さらに、前記絶縁膜ＧＩの上面にアモルファスＳｉ（ａ−Ｓｉ）からなる半導体層ＳＣ’を５０ｎｍ〜１５０ｎｍに形成する。
【００６１】
工程２．（図２（ｂ））
前記半導体層ＳＣ’にたとえば擬似単結晶形成法によるレーザーアニールを行いいわゆる擬似単結晶層を形成する。なお、このレーザーアニールは基板ＳＵＢ１上に形成された前記半導体層ＳＣ’のうち薄膜トランジスタＴＦＴを形成する領域のみに行うことでも足りる。
【００６２】
このレーザーアニールによって、前記半導体層ＳＣ’は溶融化され、前記ゲート電極ＧＴによって段差ができていた表面が平滑化されるようになる。これにより、前記擬似単結晶層ＳＣ’の上面がほぼ平坦な断面形状として形成されるようになる。
【００６３】
工程３．（図２（ｃ））
前記擬似単結晶層ＳＣ’にたとえばリンからなるｎ型不純物を注入する。この場合、該擬似単結晶層ＳＣ’において、その表面から最も膜厚が大きな位置（図中ゲート電極ＧＴの幅方向における各端上にほぼ位置づけられる部分で、膜厚はたとえばｔ２となっている）に注入ピークがくる加速エネルギーで前記ｎ型不純物をイオン注入する。
【００６４】
次に、前記擬似単結晶層ＳＣ’にたとえばボロンからなるｐ型不純物を注入する。この場合、該擬似単結晶層ＳＣ’において、前記ゲート電極ＧＴ上に位置づけられる部分の底面に相当する位置（膜厚はたとえばｔ１（＜ｔ２）となっている）に注入ピークがくる加速エネルギーで前記ｐ型不純物をイオン注入する。
【００６５】
これにより、前記擬似単結晶層ＳＣ’において、その表面から深さ約ｔ１まで（実際には、後の図４の説明でも判るようにｔ１よりも若干深い部分まで）の間は低濃度のｐ型からなる擬似単結晶層ＳＣ２となり、それよりも深い部分は低濃度のｎ型からなる擬似単結晶層ＳＣ１（図中符号ＳＣ１ａ、ＳＣ１ｂで示す）となる。
【００６６】
すなわち、低濃度のｎ型からなる擬似単結晶層ＳＣ１は前記ゲート電極ＧＴの幅方向の両脇に形成され、低濃度のｐ型からなる擬似単結晶層ＳＣ２は前記擬似単結晶層ＳＣ１ａ、ＳＣ１ｂを被うとともに、前記擬似単結晶層ＳＣ１ａ、ＳＣ１ｂの間から露出される絶縁膜ＧＩの上面に形成されるようになる。
【００６７】
図４は、前記擬似単結晶層ＳＣ’にｎ型不純物およびｐ型不純物を注入した場合の該擬似単結晶層ＳＣ’中におけるｎ型不純物およびｐ型不純物のそれぞれの濃度分布の一実施例を示したグラフである。
【００６８】
該グラフは、その横軸に記擬似単結晶層ＳＣ’の表面からの深さ（ＤＰ）を、縦軸に不純物のドーズ量（ＤＱ）をとっている。
【００６９】
前記ｎ型不純物の注入において、その注入時の該ｎ型不純物の分布は曲線ａに示す分布となる。前記擬似単結晶層ＳＣ’の表面からの深さｔ２の箇所にピークが一致するようになっている。また、前記ｐ型不純物の注入において、その注入時の該ｐ型不純物の分布は曲線ｂに示す分布となる。前記擬似単結晶層ＳＣ’の表面から深さｔ１の箇所にピークが一致するようになっている。
【００７０】
そして、前記擬似単結晶層ＳＣ’中への前記ｎ型不純物および前記ｐ型不純物の注入後には、これらｎ型不純物およびｐ型不純物の混在によって、曲線ａ’に示すｎ型不純物濃度の分布および曲線ｂ’に示すｐ型不純物濃度の分布が生じるようになる。
【００７１】
これにより、前記擬似単結晶層ＳＣ’の表面からｔ１より若干深い部分までｐ型領域を示す層（前記擬似単結晶層ＳＣ２）が形成され、その部分からｔ２までの深さに及んでｎ型領域を示す層（前記擬似単結晶層ＳＣ１ａ、ＳＣ１ｂ）が形成されるようになる。
【００７２】
このようにして形成される擬似単結晶層ＳＣ１ａ、ＳＣ１ｂは、たとえばフォトレジスト膜を用いることなくゲート電極ＧＴに対して自己整合的に形成できる。このため、製造工数の低減を図ることができ、マスクずれによる不都合も解消することができる。
【００７３】
工程４．（図２（ｄ））
前記基板ＳＵＢ１の上面に前記半導体層ＳＣ’をも被ってアモルファスＳｉ（ａ−Ｓｉ）からなるアモルファス半導体層ＳＣ３をたとえばＣＶＤ法を用いて厚さ約１５０ｎｍに形成する。
【００７４】
フォトリソグラフィ技術による選択エッチングによって、前記アモルファス半導体層ＳＣ３、低濃度のｐ型の擬似単結晶層ＳＣ２、および低濃度のｎ型の擬似単結晶層ＳＣ１ａ、ＳＣ１ｂをそれぞれ同一のパターンでエッチングする。
【００７５】
これにより、前記ゲート電極ＧＴ上において、低濃度のｎ型の擬似単結晶層ＳＣ１ａ、ＳＣ１ｂ、低濃度のｐ型の擬似単結晶層ＳＣ２、および前記アモルファス半導体層ＳＣ３の順次積層体を島状に形成する。
【００７６】
この場合、前記積層体の側壁面には少なくとも前記低濃度のｎ型の擬似単結晶層ＳＣ１ａ、ＳＣ１ｂのそれぞれが充分に露出するようにする。
【００７７】
工程５．  （図３（ａ））
前記基板ＳＵＢ１の上面に低濃度のｎ型の擬似単結晶層ＳＣ１ａ、ＳＣ１ｂ、低濃度のｐ型の擬似単結晶層ＳＣ２、および前記アモルファス半導体層ＳＣ３の順次積層体をも被って、高濃度のｎ型半導体層ＳＣ”を、ＣＶＤ法を用いて２０ｎｍ〜５０ｎｍの膜厚で形成する。この高濃度のｎ型半導体層ＳＣ”は前記積層体の側壁面にも形成され、後述するドレイン電極ＤＴおよびソース電極ＳＴとの界面に形成されるコンタクト層として機能するようになっている。
【００７８】
工程６．  （図３（ｂ）））
前記高濃度のｎ型半導体層ＳＣ”の上面に金属層ＭＴをたとえばスパッタリング法により形成する。
【００７９】
該金属層ＭＴはドレイン電極ＤＴあるいはソース電極ＳＴとして形成されるもので、たとえばＡｌを主成分とし、Ｍｏ系あるいはＴｉ系の金属からなるバリア膜を形成したものを用いるのが好ましい。
【００８０】
工程７． （図３（ｃ））
フォトリソグラフィ技術による選択エッチング法を用いて、前記金属層ＭＴからドレイン電極ＤＴおよびこのドレイン電極ＤＴに接続された配線(図示せず)、ソース電極ＳＴおよびこのソース電極ＳＴに接続された配線(図示せず)を形成する。
【００８１】
その後、前記ドレイン電極ＤＴおよびソース電極ＳＴをマスクとして、該ドレイン電極ＤＴおよびソース電極ＳＴから露出して形成されている前記高濃度のｎ型半導体層ＳＣ”をエッチングによって除去する。
【００８２】
この場合、ドレイン電極ＤＴおよびソース電極ＳＴの間のアモルファス半導体層ＳＣ３上に前記高濃度のｎ型半導体層ＳＣ”が残存されないように、該アモルファス半導体層ＳＣ３にオーバエッチングを行うようにする。
【００８３】
工程８．  （図３（ｄ））
基板ＳＵＢ１の全域にたとえばＳｉＮからなる保護膜ＰＡＳを形成する。
【００８４】
〈薄膜トランジスタＴＦＴ２〉
図５は、画素の領域に形成される薄膜トランジスタＴＦＴ２を上述した薄膜トランジスタＴＦＴ１と対比させて示した断面図である。
【００８５】
図中右側に薄膜トランジスタＴＦＴ２を示し、図中左側に薄膜トランジスタＴＦＴ１を示している。
【００８６】
薄膜トランジスタＴＦＴ２は、まず、たとえばガラスからなる基板ＳＵＢ１の表面に、ゲート電極ＧＴ１が形成され、このゲート電極ＧＴ１を被うようにしてシリコン窒化膜からなる絶縁膜ＧＩが形成されている。
【００８７】
前記絶縁膜ＧＩの上面には、該ゲート電極ＧＴ１を跨ぐようにして前記アモルファスシリコン層ＳＣ３が島状に形成されている。
【００８８】
該アモルファスシリコン層ＳＣ３の上面には、平面的に観た場合、先端部において前記ゲート電極ＧＴ１と重畳し、互いに離間されて配置されるドレイン電極ＤＴ１とソース電極ＳＴ１が、該ドレイン電極ＤＴ１と前記アモルファスシリコン層ＳＣ３の界面に高濃度ｎ型アモルファスシリコン層からなるコンタクト層ＣＮａ１を、該ソース電極ＳＴ１と前記アモルファスシリコン層ＳＣ３の界面に高濃度ｎ型アモルファスシリコン層からなるコンタクト層ＣＮｂ１を介在させて、形成されている。
【００８９】
そして、このように形成された薄膜トランジスタＴＦＴ２の上面にはシリコン窒化膜からなる保護膜ＰＡＳが被われている。
【００９０】
前記薄膜トランジスタＴＦＴ２の製造は、前記薄膜トランジスタＴＦＴ１の製造と比較し、前記擬似単結晶層ＳＣ’（図２（ａ）、（ｂ）参照）の形成が排除されていることに相異を有する。
【００９１】
すなわち、前記擬似単結晶ＳＣ’の形成は前記薄膜トランジスタＴＦＴ１の形成領域において選択的に形成され、加工されるようになっている。そして、それ以外において、それぞれ対応する部材は、薄膜トランジスタＴＦＴ１、ＴＦＴ２の各形成領域において並行して形成され、加工されるようになっている。
【００９２】
〈他の実施例〉
上述した実施例では、アモルファスシリコン層を擬似単結晶化させた半導体層を有する薄膜トランジスタＴＦＴ１を、画素を駆動させる周辺回路に組み込ませるように構成したものである。
【００９３】
しかし、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のそれぞれを担当する画素にドレイン信号線ＤＬを介して映像信号を供給する際に、その供給を時分割で行うための時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）を組み込ませた表示装置にあって、この時分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）に前記薄膜トランジスタＴＦＴ１を適用させるようにしてもよい。
【００９４】
図７は、表示領域ＡＲのたとえば図中下側に前記分割用スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）が配置されている表示装置の概略を示した平面図である。
【００９５】
表示領域ＡＲにおける各画素において、たとえば、図中ｙ方向に並設される各画素は共通の色を担当し、図中左側から右側にかけて赤（Ｒ）、緑（Ｇ）、青（Ｂ）を担当し、これを順次繰り返すようになっているとする。
【００９６】
図中赤（Ｒ）を担当する画素に共通のドレイン信号線ＤＬ（図中ＤＬ（Ｒ）で示す）には時分割スイッチＳＷ（Ｒ）を介してドレイン信号線ＤＬｃから映像信号が供給されるようになっている。また、図中緑（Ｇ）を担当する画素に共通のドレイン信号線ＤＬ（図中ＤＬ（Ｇ）で示す）には時分割スイッチＳＷ（Ｇ）を介してドレイン信号線ＤＬｃから映像信号が供給されるようになっている。さらに、図中青（Ｂ）を担当する画素に共通のドレイン信号線ＤＬ（図中ＤＬ（Ｂ）で示す）には時分割スイッチＳＷ（Ｂ）を介してドレイン信号線ＤＬｃから映像信号が供給されるようになっている。
【００９７】
前記時分割スイッチＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）は、それらのゲート電極に信号を供給することによって、たとえばその順番でオンが繰り替えされるようになっており、そのオンのタイミングに合わせて、ドレイン信号線ＤＬｃを通して映像信号が、対応する各ドレイン信号線ＤＬに供給されるようになっている。
【００９８】
このように構成される表示装置は、映像信号駆動回路（図２参照）から一本のドレイン信号線ＤＬｃを通して、３本の各ドレイン信号線ＤＬに映像信号を供給できる構成とすることができるようになる。
【００９９】
上述した実施例で示した薄膜トランジスタＴＦＴ１は、その半導体層の一部としてアモルファス半導体層から擬似単結晶層を形成したものであるが、擬似単結晶層に限定されることはなく多結晶層であってもよいことはもちろんである。
【０１００】
また、上述した実施例で示した薄膜トランジスタＴＦＴ１はｎチャネル型薄膜トランジスタとして説明したものであるが、これに限定されず、ｐチャネル型薄膜トランジスタであってもよいことはいうまでもない。
【０１０１】
この場合、ｎ−型擬似単結晶層ＳＣ１ａ、ＳＣ１ｂをｐ−型の擬似単結晶層とし、ｐ−型擬似単結晶層ＳＣ２をｎ−型擬似単結晶層とし、ｎ＋単結晶層であるコンタクト層ＣＮａ、ＣＮｂをｐ＋単結晶層とすることによって、ｐチャネル型薄膜トランジスタを構成することができる。
【０１０２】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１０３】
【図１】本発明による表示装置に形成される薄膜トランジスタの一実施例を示す断面図である。
【図２】本発明による表示装置に形成される薄膜トランジスタの製造方法の一実施例を示す工程図で、図３とともに全行程を示した図である。
【図３】本発明による表示装置に形成される薄膜トランジスタの製造方法の一実施例を示す工程図で、図２とともに全工程を示した図である。
【図４】図３に示す薄膜トランジスタの製造方法の工程において不純物をドープする際の分布等を示したグラフである。
【図５】本発明による表示装置に形成される薄膜トランジスタを他の種類の薄膜トランジスタとともに示した断面図である。
【図６】従来の薄膜トランジスタの一例を示した断面図である。
【図７】本発明による表示装置の他の実施例を示した説明図である。
【図８】本発明による表示装置の概略を示した平面図である。
【符号の説明】
【０１０４】
ＳＵＢ１、ＳＵＢ２……基板、ＤＬ……ドレイン信号線、ＧＬ……ゲート信号線、ＡＲ……表示領域、Ｖ……走査信号駆動回路、Ｈｅ……映像信号駆動回路、ＴＦＴ１、ＴＦＴ２……薄膜トランジスタ、ＰＸ……画素電極、Ｃａｄｄ……容量素子、ＧＴ……ゲート電極、ＧＩ、ＧＩ１……ゲート絶縁膜、ＳＣ１ａ、ＳＣ１ｂ……ｎ−型擬似単結晶層、ＳＣ２……ｐ−型擬似単結晶層、ＳＣ３……ｉ型アモルファスシリコン、ＣＮａ、ＣＮｂ、ＣＮａ１、ＣＮｂ１……コンタクト層、ＤＴ、ＤＴ１……ドレイン電極、ＳＴ、ＳＴ１……ソース電極、ＰＡＳ……保護膜、ＳＷ（Ｒ）、ＳＷ（Ｇ）、ＳＷ（Ｂ）……時分割用スイッチング素子。
【図１】
2009070862.tif 000003
【図２】
2009070862.tif 000004
【図３】
2009070862.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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