(57)【要約】【課題】ダミーゲートパターンを用いてゲートパターンの寸法精度の向上を図り、かつ回路動作の高速化が可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、半導体基板上に形成された拡散層１０と、拡散層１０の上部に配置され、ＭＯＳトランジスタのゲート電極として機能するゲートパターン１１と、拡散層１０の上部においてゲートパターン１１と一定の間隔で隣接して配置されゲート電極として機能しないダミーゲートパターン１３とを備え、ゲートパターンの疎密の程度が均一に保たれる。ダミーゲートパターン１３は、拡散層１０の上部におけるゲート幅方向の所定位置で切断され、切断部１３ａの直下で抵抗を低減して高速なＭＯＳトランジスタの動作を実現する。【選択図】図１
2009170807.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された拡散層と、
前記拡散層の上部に配置され、ＭＯＳトランジスタのゲート電極として機能するゲートパターンと、
前記拡散層の上部において、前記ゲートパターンと一定の間隔で隣接して配置され、前記ゲート電極として機能しないダミーゲートパターンと、
を備え、前記ダミーゲートパターンは、前記拡散層の上部におけるゲート幅方向の所定位置で切断されていることを特徴とするダミーゲートパターンを備える半導体装置。
【請求項２】
前記ゲートパターン及び前記ダミーゲートパターンを含む複数のパターン群が、それぞれ一定の線幅で形成され、かつ前記一定の間隔で平行配置されることを特徴とする請求項１に記載のダミーゲートパターンを備える半導体装置。
【請求項３】
前記ダミーゲートパターンのうち、前記所定位置で切断された各々のパターン部分は、ゲート幅方向の長辺とゲート長さ方向の短辺を有する長方形に形成されることを特徴とする請求項１に記載のダミーゲートパターンを備える半導体装置。
【請求項４】
前記ダミーゲートパターンの切断部のゲート幅方向の長さは、前記一定の間隔より短いことを特徴とする請求項３に記載のダミーゲートパターンを備える半導体装置。
【請求項５】
前記ダミーゲートパターンは、フローティング状態に制御されることを特徴とする請求項１に記載のダミーゲートパターンを備える半導体装置。
【請求項６】
前記拡散層に形成されたドレイン領域とソース領域のうち、一方の近傍上部に前記ゲートパターンが配置され、他方の近傍上部に前記ダミーゲートパターンが配置されることを特徴とする請求項１に記載のダミーゲートパターンを備える半導体装置。
【請求項７】
前記ダミーゲートパターンは、前記拡散層の上部におけるゲート幅方向の複数の位置で切断されていることを特徴とする請求項１に記載のダミーゲートパターンを備える半導体装置。
【請求項８】
前記拡散層の上部において、前記ダミーゲートパターンが形成されない領域には、前記ゲートパターンが分岐して配置され、前記ゲートパターンの分岐した各々のパターン部分は、前記一定の間隔で互いに隣接して配置されることを特徴とする請求項１に記載のダミーゲートパターンを備える半導体装置。
【請求項９】
前記拡散層には、半導体メモリのプリチャージ動作に必要なプリチャージ・バランス回路に含まれる複数の前記ＭＯＳトランジスタが形成されることを特徴とする請求項８に記載のダミーゲートパターンを備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタが形成された半導体装置に関し、特に、ＭＯＳトランジスタのゲート電極となるゲートパターンに加えて、ゲート電極として機能しないダミーゲートパターンを備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化が進むにつれ、多数のＭＯＳトランジスタのゲートパターンを高密度に配置することへの要求が強くなっている。ＭＯＳトランジスタの特性を定めるチャネルのサイズは、チャネル上部に配置されるゲートパターンの寸法に依存するので、ゲートパターンの設計条件に基づく所望の寸法を高精度に保つことが望ましい。しかし、半導体装置の製造プロセスにおいて、隣接するゲートパターン同士の間隔に応じてゲートパターンの寸法が変動し、これによりＭＯＳトランジスタのチャネルのサイズが変動するので、回路特性や歩留まりの劣化が生じる。例えば、９０ｎｍプロセスの場合、隣接配置されるゲートパターンの疎密により、その寸法が４０ｎｍ程度変動する。パターン寸法の高精度化に有効なＯＰＣ(Optical Proximity Correction)技術を採用した場合は、半導体装置の露光時の変動量を抑制可能であるが、エッチング量の変動を適切に制御することはできない。また、微細な線幅のスキャッタリングバーを形成する手法を採用した場合は、ゲートパターンの間隔が一定に保たれないとスキャッタリングバーの本数が変わったり、段差が生じるため、部分的にゲートパターンの寸法精度が劣化する。
【０００３】
上記の問題を回避するには、チャネルの近傍で隣接するゲートパターンが一定の間隔となるような配置を実現する必要がある。そのため、実際のゲート電極となるゲートパターンが不要となる部分において、ゲート電極として実際には機能しないダミーゲートパターンを形成する手法が知られている。このダミーゲートパターンは、本来のゲートパターンと同様のパターン形状でトランジスタのチャネルの近傍に配置される。ダミーゲートパターンを用いる手法は、例えば、特許文献１、２、３に開示されている。
【特許文献１】特開２０００−１１２１１４号公報
【特許文献２】特開２００２−２０８６４３号公報
【特許文献３】特開平１１−２１４６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図７は、ダミーゲートパターンの一レイアウト例を示している。図７のレイアウト例には、拡散層１００と、拡散層１００の上部に配置されるゲートパターン１０１と、拡散層１００の両側上部に配置されるダミーゲートパターン１０２と、拡散層１００内の両側のドレイン領域Ｄとソース領域Ｓにそれぞれ形成されるコンタクト１０４が示されている。図７の例では、ドレイン領域Ｄとソース領域Ｓの間の上部に別の配線を通す場合を想定し、拡散層１００がドレイン領域Ｄの側で拡張されてゲートパターン１０１の位置が偏る状態を示している。すなわち、チャネルゲート近傍で、ゲートパターン１０１とダミーゲートパターン１０２の間隔がドレイン側とソース側で異なり、疎密の程度が均一にならないことが問題となる。
【０００５】
図８は、ダミーゲートパターンの他のレイアウト例を示している。図８のレイアウト例では、図７の問題を回避するため、図７と同様のゲートパターン１０１及びダミーゲートパターン１０２に加えて、常に通電状態にあるダミーゲートパターン１０３が配置されている。すなわち、図７で間隔が広くなっているゲートパターン１０１とダミーゲートパターン１０２の間に、電源電圧ＶＤＤに接続されるダミーゲートパターン１０３を挿入し、ゲートパターンのパターン密度が均一に保たれるようにしている。図８ではＮチャネル形ＭＯＳトランジスタを想定しているので、ダミーゲートパターン１０３がオン状態に制御されるが、オン抵抗が１μｍあたり数ＫΩと大きいので回路動作速度の低下要因となることが問題となる。
【０００６】
以上のように、半導体装置の従来の配置手法によれば、ダミーゲートパターンを利用してＭＯＳトランジスタのゲートパターンのパターン密度を均一に保ちつつ、寸法精度の向上と回路動作の高速化を両立することは困難であった。
【０００７】
そこで、本発明はこれらの問題を解決するためになされたものであり、ゲートパターンとダミーゲートパターンを配置して均一なパターン密度で寸法精度の向上を図るとともに回路動作の高速化が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のダミーゲートパターンを備えた半導体装置は、半導体基板上に形成された拡散層と、前記拡散層の上部に配置され、ＭＯＳトランジスタのゲート電極として機能するゲートパターンと、前記拡散層の上部において、前記ゲートパターンと一定の間隔で隣接して配置され、前記ゲート電極として機能しないダミーゲートパターンとを備え、前記ダミーゲートパターンは、前記拡散層の上部におけるゲート幅方向の所定位置で切断されて構成される。
【０００９】
本発明に係る半導体装置によれば、拡散層にＭＯＳトランジスタを構成する場合、本来のゲートパターンとダミーゲートパターンを一定の間隔で隣接配置することで、チャネルのサイズに関わらずゲートパターンの疎密の程度を一定に保ち、寸法精度の向上を図ることができる。そして、ダミーゲートパターンが所定位置で切断されているので、切断部分の直下の拡散層の抵抗はＭＯＳトランジスタのオン抵抗に比べて小さくなり、これによりＭＯＳトランジスタの高速動作を実現することができる。
【００１０】
本発明において、前記ゲートパターン及び前記ダミーゲートパターンを含む複数のパターン群を、それぞれ一定の線幅で形成し、かつ前記一定の間隔で平行配置してもよい。
【００１１】
本発明において、前記ダミーゲートパターンのうち、前記所定位置で切断された各々のパターン部分を、ゲート幅方向の長辺とゲート長さ方向の短辺を有する長方形に形成してもよい。
【００１２】
本発明において、前記ダミーゲートパターンの切断部のゲート幅方向の長さを、前記一定の間隔より短く設定してもよい。
【００１３】
本発明において、前記ダミーゲートパターンをフローティング状態に制御してもよい。これにより、ダミーゲートパターンに起因するフリンジ容量を低減可能となり、回路動作の高速化と動作電流の抑制に有効である。
【００１４】
本発明において、前記拡散層に形成されたドレイン領域とソース領域のうち、一方の近傍上部に前記ゲートパターンを配置し、他方の近傍上部に前記ダミーゲートパターンを配置してもよい。
【００１５】
本発明において、前記ダミーゲートパターンを、前記拡散層の上部におけるゲート幅方向の複数の位置で切断してもよい。
【００１６】
本発明において、前記拡散層の上部において前記ダミーゲートパターンが形成されない領域に、前記ゲートパターンを分岐して配置し、前記ゲートパターンの分岐した各々のパターン部分を前記一定の間隔で互いに隣接して配置してもよい。これにより、ゲートパターンが分岐する領域には、直列接続されたＭＯＳトランジスタを形成でき、回路構成の自由度を高めることができる。
【００１７】
本発明において、前記拡散層に、半導体メモリのプリチャージ動作に必要なプリチャージ・バランス回路に含まれる複数の前記ＭＯＳトランジスタを形成してもよい。
【発明の効果】
【００１８】
本発明によれば、拡散層の上部にゲートパターンとダミーゲートパターンを一定の間隔で隣接配置し、ダミーゲートパターンを所定位置で切断して配置したので、ゲートパターンの疎密の程度を一定に保って寸法精度の向上を図ることに加え、切断部分の直下の拡散層の抵抗を十分に低減し、ＭＯＳトランジスタを高速に動作させることが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の最良の実施形態について図面を参照しながら説明する。ここでは、本発明を適用した半導体装置に関し、構造及び効果が異なる３つの実施形態について順次説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態の半導体装置のレイアウトを示す平面図である。図１においては、ＭＯＳトランジスタを構成するために半導体基板上に形成された拡散層１０と、拡散層１０の上部に配置されるゲートパターン１１と、一般的なダミーゲートパターン１２と、本発明に固有のダミーゲートパターン１３と、拡散層１０内の両側に形成されたドレイン領域Ｄ及びソース領域Ｓと、その上部に設けられたコンタクト１４が示されている。
【００２１】
ダミーゲートパターン１２は、図７と同様、拡散層１０に重ならない両側上部に配置され、ゲートパターン１１はソース領域Ｓの近傍上部に配置され、ダミーゲートパターン１３はドレイン領域Ｄの近傍上部に配置されている。図１に示すように、ゲートパターン１１と、両側の各ダミーゲートパターン１２と、ダミーゲートパターン１３を含むパターン群は、隣接するパターン同士が一定の間隔で平行配置され、パターン群の疎密の程度が均一に保たれている。また、ゲートパターン１１及びダミーゲートパターン１２、１３は、同一の線幅を有するポリシリコンのパターンを用いて形成される。なお、各パターンの線幅は、上述の一定の間隔に比べて短くなっている。このような配置により、各ゲートパターンの寸法精度が向上し、ＭＯＳトランジスタのチャネルのサイズが安定に保たれる。
【００２２】
ゲートパターン１１とダミーゲートパターン１２は、図１の縦方向に連続して形成されているのに対し、ダミーゲートパターン１３は中央付近の切断部１３ａで切断され、２つのパターン部分に分割されている。よって、拡散層１０において、ゲートパターン１１とダミーゲートパターン１３に挟まれた中央領域Ｃには、上述の切断部１３ａを介してドレイン領域Ｄの電位が供給される。一般に、拡散層１０の抵抗は数１０Ωであることから、ＭＯＳトランジスタのオン抵抗と比べると２桁程度小さい。よって、切断部１３ａを設けることにより、その直下におけるドレイン領域Ｄと中央領域Ｃの間の抵抗を十分に低減することができる。すなわち、本実施形態においては、連続的なダミーゲートパターン（非切断）をドレイン領域Ｄと中央領域Ｃの間に配置する場合に比べて、両者の間を低い抵抗で接続することができる。
【００２３】
図１において、ダミーゲートパターン１３は電源電圧等には接続せず、フローティング状態にすることが望ましい。ダミーゲートパターン１３の電位がフローティング状態の場合は、ドレイン領域Ｄとの間のフリンジ容量が減少するので、回路動作の高速化と動作電流の抑制に有効である。一般的なＭＯＳトランジスタの場合、例えば、拡散層の底面容量の３分の１程度のフリンジ容量が付加されるが、本実施形態を採用すれば、ダミーゲートパターン１３の近傍でフリンジ容量の影響を抑えることができる。
【００２４】
なお、切断部１３ａのゲート幅方向の長さ（ダミーゲートパターン１３の２つのパターン部分の間隔）を広げれば、ドレイン領域Ｄと中央領域Ｃの間の領域の幅が拡大する分だけ、上述の抵抗は小さくなる。しかし、切断部１３ａのゲート幅方向の長さが拡大すると、その近傍でチャネル幅の変動によりトランジスタ特性に影響を与えるので、抵抗とトランジスタ特性のトレードオフにより切断部１３ａの適切なサイズを設定することが望ましい。また、ダミーゲートパターン１３の各パターン部分は、拡散層１０に重なるゲート幅方向の長さを、その線幅より長くすることが望ましい。
【００２５】
ソース領域Ｓの上部のコンタクト１４と、ドレイン領域Ｄの上部のコンタクト１４は、それぞれ上部の配線層（不図示）に延伸されて所定の配線と接続され、コンタクト１４を通じてＭＯＳトランジスタのソース・ドレイン間に電流が流れる。なお、図１では、ソース領域Ｓの近傍上部にゲートパターン１１を配置し、ドレイン領域Ｄの近傍上部にダミーゲートパターン１３を配置する例を示したが、かかる配置を入れ替えて、ソース領域Ｓの近傍上部にダミーゲートパターン１３を配置し、ドレイン領域Ｄの近傍上部にゲートパターン１１を配置してもよい。
【００２６】
（第２実施形態）
図２は、本発明の第２実施形態の半導体装置のレイアウトを示す平面図である。図２においては、図１と同様、拡散層１０と、ゲートパターン１１と、一般的なダミーゲートパターン１２と、本発明に固有のダミーゲートパターン１３と、拡散層１０内の両側に形成されたドレイン領域Ｄ及びソース領域Ｓと、その上部に設けられたコンタクト１４が示されているが、図１と比べてゲート幅方向にサイズが拡張されている。そのため、図２の配置では、ＭＯＳトランジスタに接続されるコンタクト１４の個数が図１の配置の３倍になっている。
【００２７】
ゲートパターン１１及びダミーゲートパターン１２は、図１と同様に配置されるが、ダミーゲートパターン１３は、３箇所の切断部１３ａにより４つのパターン部分に分割されている。それぞれの切断部１３ａの形状（サイズ）は図１と同様であり、隣接する切断部１３ａ同士は均一な間隔で配置されている。このように、ダミーゲートパターン１３の分割数を増やすことで、ドレイン領域Ｄと中央領域Ｃの間の抵抗を一層低減することができる。
【００２８】
ダミーゲートパターン１３の分割数や切断部１３ａの位置は、図２の配置に限られることなく設定できる。ダミーゲートパターン１３の分割数を増やすと、ドレイン領域Ｄと中央領域Ｃの間の抵抗を低減できるが、その分だけダミーゲートパターン１３の各パターン部分のゲート幅方向の長さが短くなるため、製造プロセスに際してレジストの飛散を招く恐れがある。よって、レジストの飛散の程度が許容される範囲内で、ダミーゲートパターン１３の適切な分割数を設定することが望ましい。
【００２９】
なお、ダミーゲートパターン１３の各パターン部分は、ゲート幅方向の長辺とゲート長方向の短辺を有する長方形に形成することが望ましい。かかる条件は、上述したように、ダミーゲートパターン１３の分割数に対する制約となる。
【００３０】
（第３実施形態）
図３〜図６を参照して、本発明の第３実施形態について説明する。第３実施形態においては、半導体装置としてのＤＲＡＭ(Dynamic Random Access Memory)に搭載されるプリチャージ・バランス回路を構成するレイアウトに対して本発明を適用する場合を説明する。
【００３１】
図３は、ＤＲＡＭのＩ／Ｏ線対に対するプリチャージ動作に必要なプリチャージ・バランス回路の回路構成を示している。図３に示すプリチャージ・バランス回路は、ＮＭＯＳトランジスタＱ１からなるバランサ３１と、ＮＭＯＳトランジスタＱ２、Ｑ３からなるプリチャージャ３２を含んで構成され、データを伝送するＩ／Ｏ線対３３がバランサ３１及びプリチャージャ３２に接続されている。
【００３２】
バランサ３１及びプリチャージャ３２の各ＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３のそれぞれのゲートには、バランス・プリチャージ信号ＳＢＰが印加される。バランサ３１のＮＭＯＳトランジスタＱ１はＩ／Ｏ線対３３の間に接続され、両者の電位をバランスさせるように動作する。また、プリチャージャ３２のＮＭＯＳトランジスタＱ２、Ｑ３は、Ｉ／Ｏ線対３３の間に直列接続され、共通接続されたソースにプリチャージ電位ＶＰが供給され、このプリチャージ電位ＶＰによりＩ／Ｏ線対３３をプリチャージするように動作する。
【００３３】
図４は、図３のプリチャージ・バランス回路に対応するレイアウトを示す平面図である。図４においては、上述のトランジスタＱ１、Ｑ２、Ｑ３が形成される拡散層１０と、図１及び図２と同様のダミーゲートパターン１２、１３及びコンタクト１４が示されるとともに、二股に分岐するゲートパターン２０が示される。図４では、拡散層１０においてゲートパターン２０及びダミーゲートパターン１３により区分される４つの領域Ｒ１、Ｒ２、Ｒ３、Ｒ４を示している。
【００３４】
拡散層１０において、図４上側にはバランサ３１（ＮＭＯＳトランジスタＱ１）が構成され、図４下側にはプリチャージャ３２（ＮＭＯＳトランジスタＱ２、Ｑ３）が構成される。また、Ｉ／Ｏ線対３３のうち、一方の配線（不図示）が領域Ｒ１の上部に配置され他方の配線（不図示）が領域Ｒ２の上部に配置される。ゲートパターン２０は、プリチャージ電位ＶＰと接続され、各ＮＭＯＳトランジスタのゲート電極として機能する。拡散層１０の中央部において、バランサ３１側の領域Ｒ３が、図１と同様、切断部（開放部）１３ａを介して領域Ｒ２と接続される。一方、プリチャージャ３２側の領域Ｒ４は、二股に分岐したゲートパターンに囲まれ、ＮＭＯＳトランジスタＱ２、Ｑ３の共通のソースとなる。領域Ｒ４に形成されるコンタクト１４は、それぞれ上部の配線層でバランス・プリチャージ信号ＶＰの配線（不図示）に接続される。
【００３５】
ここで、図４のレイアウトの効果を説明するため、図５に本発明のダミーゲートパターン１３が形成されない場合のレイアウトを示す平面図を比較例として示す。図５の比較例においては、図４とは異なり、二股に分岐するゲートパターン２１がバランサ３１側で拡散層１０の中央に配置されている。プリチャージャ３２側は図４と同様の配置であるのに対し、バランサ側３１側は図４のダミーゲートパターン１３がないため、ゲートパターン２１を中央付近に配置するものである。よって、各ゲートパターンの疎密が均一ではなく、バランサ側３１では広い間隔で配置され、プリチャージャ３２側では狭い間隔で配置される。このように、図５のレイアウトではゲートパターンのパターン密度が不均一であるのに対し、図４のレイアウトではゲートパターンのパターン密度が均一に保たれるので、図５に比べてＭＯＳトランジスタの良好な特性を確保することができる。
【００３６】
次に図６は、図４に示すレイアウトの変形例を示す平面図である。図６は、図３のプリチャージ・バランス回路に対応するが、図４と比べると、ゲートパターン２０ａが２箇所で分岐（合流）し、その両側に２つのダミーゲートパターン１３が形成されている点で相違する。図６に示すレイアウトは、拡散層１０の両側が点対称の配置となることがわかる。図６では、拡散層１０がゲート幅方向に拡張され、コンタクト１４の個数も図４より多くなっている。そして、図４の上下でバランサ３１が構成され、バランサ３１に挟まれた中央部にプリチャージャ３２が構成される。拡散層１０は、図４と同様の４つの領域Ｒ１、Ｒ２、Ｒ３、Ｒ４に加えて、領域Ｒ５に区分され、一方のダミーゲートパターン１３が領域Ｒ２と領域Ｒ３の間に配置され、他方のダミーゲートパターン１３が領域Ｒ１と領域Ｒ５の間に配置され、それぞれ切断部（開放部）１３ａを介して接続される。
【００３７】
図６に示すレイアウトでは、Ｉ／Ｏ線対３３のうち、領域Ｒ１の上部に配置される一方の配線と、領域Ｒ２の上部に配置される他方の配線は、ゲートパターン２０ａ及びダミーゲートパターン１３に対して対称的な配置となる。すなわち、Ｉ／Ｏ線対３３の各配線の近傍には、それぞれ同形状の切断部１３ａが存在するので、各配線に与える影響が領域Ｒ１と領域Ｒ２で均等になる。これにより、Ｉ／Ｏ線対３３の良好な伝送特性を確保することができる。
【００３８】
以上説明したように、上記各実施形態のレイアウトを採用することにより、半導体装置におけるゲートパターンのパターン密度の不均一性に起因する寸法精度の問題を解消するとともに、拡散層１０に形成されるＭＯＳトランジスタの動作を高速にして良好なトランジスタ特性を確保することができる。上記各実施形態のレイアウトは、例えば、半導体装置としてのＤＲＡＭに適用することができる。一般的なＤＲＡＭは、多数のメモリセルが繰り返し配置されるアレイ部と（不良を救済する救済回路を含む）、アレイ部の周辺に配置された周辺部から構成されるが、上記各実施形態のレイアウトは、特にＤＲＡＭの周辺部に対して適用することが有効である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態の半導体装置のレイアウトを示す平面図である
【図２】本発明の第２実施形態の半導体装置のレイアウトを示す平面図である。
【図３】第３実施形態において、ＤＲＡＭに搭載されるプリチャージ・バランス回路の回路構成を示す図である。
【図４】第３実施形態において、図３のプリチャージ・バランス回路に対応するレイアウトを示す平面図である
【図５】図４の効果を説明する比較例として、本発明のダミーゲートパターン１３が形成されない場合のレイアウトを示す平面図である。
【図６】第３実施形態において、図４に示すレイアウトの変形例を示す平面図である。
【図７】従来のダミーゲートパターンの一レイアウト例を示す図である。
【図８】従来のダミーゲートパターンの他のレイアウト例を示す図である。
【符号の説明】
【００４０】
１０…拡散層
１１、２０、２０ａ、２１…ゲートパターン
１２…ダミーゲートパターン（一般的）
１３…ダミーゲートパターン（本発明）
１３ａ…切断部
１４…コンタクト
３１…バランサ
３２…プリチャージャ
３３…Ｉ／Ｏ線対
Ｄ…ドレイン領域
Ｓ…ソース領域
Ｃ…中央領域
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５…領域
Ｑ１、Ｑ２、Ｑ３…ＮＭＯＳトランジスタ
ＳＢＰ…バランス・プリチャージ信号
ＶＰ…プリチャージ電位
【図１】
2009170807.tif 000003
【図２】
2009170807.tif 000004
【図３】
2009170807.tif 000005
【図４】
2009170807.tif 000006
【図５】
2009170807.tif 000007
【図６】
2009170807.tif 000008
【図７】
2009170807.tif 000009
【図８】
2009170807.tif 000010