(57)【要約】【課題】小型で配線抵抗が小さい半導体装置及びその製造方法を提供する。【解決手段】半導体基板２９の領域ＨＲの上層部分に横型のＭＯＳＦＥＴからなるハイサイド・トランジスタＨＱを形成すると共に、領域ＬＲに縦型のＭＯＳＦＥＴからなるローサイド・トランジスタＬＱを形成する。次に、ハイサイド・トランジスタＨＱのソース領域（ｎ＋型領域２６）を貫通し、ローサイド・トランジスタＬＱのドレイン領域（ｎ＋型基板２１）に相当する深さまで到達する接続部材４２を形成し、半導体基板２９の下面を研削して接続部材４２を露出させ、半導体基板２９の下面上に、接続部材４２及びローサイド・トランジスタＬＱのドレイン領域（ｎ＋型基板２１）の双方に接続された裏面電極４０を形成する。これにより、半導体チップ２０が作製される。この半導体チップ２０は、ＤＣ−ＤＣコンバータの出力回路を構成する。【選択図】図２
2009170747.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１領域の上層部分に形成された横型ＭＯＳＦＥＴと、
前記半導体基板の第２領域に形成された縦型ＭＯＳＦＥＴと、
前記半導体基板の下面上に形成され、前記縦型ＭＯＳＦＥＴのソース・ドレイン領域のうち下層側の領域に接続された裏面電極と、
前記半導体基板を貫通し、前記横型ＭＯＳＦＥＴのソース・ドレイン領域のうちの一方を前記裏面電極に接続する接続部材と、
を備えたことを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体層と、
前記第１半導体層の上層部分における相互に離隔した領域に形成された第２導電型の第２半導体層及び第２導電型の第３半導体層と、
前記第２半導体層の上層部分における相互に離隔した領域に形成された第１導電型の第４半導体層及び第１導電型の第５半導体層と、
前記第２半導体層上における前記第４半導体層と前記第５半導体層との間の領域の直上域に設けられた第１電極と、
前記第３半導体層の上層部分の一部に形成された第１導電型の第６半導体層と、
前記第６半導体層及び前記第３半導体層を貫通して前記第１半導体層に到達するように埋設され、前記第６半導体層、前記第３半導体層及び前記第１半導体層から絶縁された第２電極と、
前記第１半導体層の下面上に設けられた裏面電極と、
前記第１半導体層を貫通し、前記第５半導体層を前記裏面電極に接続する接続部材と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１半導体層の上層部分に形成され、前記第１電極及び前記第２電極に相互に逆極性の制御信号を印加する制御回路と、
一端が前記裏面電極に接続されたインダクタと、
前記インダクタの他端と基準電位との間に接続されるキャパシタと、
をさらに備え、
前記第４半導体層に入力電位が印加され、前記第６半導体層に前記基準電位が印加されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記接続部材は金属又は合金により形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
半導体基板の第１領域の上層部分に横型ＭＯＳＦＥＴを形成すると共に、第２領域に縦型ＭＯＳＦＥＴを形成する工程と、
前記横型ＭＯＳＦＥＴのソース・ドレイン領域のうちの一方を貫通し、前記縦型ＭＯＳＦＥＴのソース・ドレイン領域のうち下層側の領域に相当する深さまで到達する接続部材を形成する工程と、
前記半導体基板の下面を研削して前記接続部材を露出させる工程と、
前記半導体基板の下面上に、前記接続部材及び前記縦型ＭＯＳＦＥＴにおける前記下層側の領域の双方に接続された裏面電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、横型ＭＯＳＦＥＴと縦型ＭＯＳＦＥＴが混載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
通常、ＤＣ−ＤＣコンバータにおいては、入力電位と接地電位との間にハイサイド・トランジスタとローサイド・トランジスタが直列に接続されており、両トランジスタの接続点と出力端子との間にインダクタとキャパシタからなる平滑回路が接続されている。そして、制御回路が両トランジスタのゲート電極に所定の制御信号を印加することにより、出力端子から一定の電位が出力される。
【０００３】
そして、近年、ＤＣ−ＤＣコンバータを小型化し、電圧変換効率を向上させることが要求されている。このため、例えば、特許文献１には、ハイサイド・トランジスタを形成した半導体チップと、ローサイド・トランジスタを形成した半導体チップと、制御回路を形成した半導体チップとを、１つのパッケージに収納する技術が開示されている。しかし、この技術では、複数の半導体チップ間をボンディングワイヤで接続する必要があるため、ＤＣ−ＤＣコンバータの小型化及び高効率化に限界がある。
【０００４】
ＤＣ−ＤＣコンバータのより一層の小型化を図るためには、ハイサイド・トランジスタ及びローサイド・トランジスタを同一のチップ上に形成することが考えられる。しかしながら、その場合、配線が複雑化して配線抵抗が増大し、却って電圧変換効率が低下してしまうという問題点がある（例えば、特許文献２参照。）。
【０００５】
【特許文献１】特開２００５−２９４４６４号公報
【特許文献２】特開平９−２１３９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、小型で配線抵抗が小さい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板と、前記半導体基板の第１領域の上層部分に形成された横型ＭＯＳＦＥＴと、前記半導体基板の第２領域に形成された縦型ＭＯＳＦＥＴと、前記半導体基板の下面上に形成され、前記縦型ＭＯＳＦＥＴのソース・ドレイン領域のうち下層側の領域に接続された裏面電極と、前記半導体基板を貫通し、前記横型ＭＯＳＦＥＴのソース・ドレイン領域のうちの一方を前記裏面電極に接続する接続部材と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
本発明の他の一態様によれば、第１導電型の第１半導体層と、前記第１半導体層の上層部分における相互に離隔した領域に形成された第２導電型の第２半導体層及び第２導電型の第３半導体層と、前記第２半導体層の上層部分における相互に離隔した領域に形成された第１導電型の第４半導体層及び第１導電型の第５半導体層と、前記第２半導体層上における前記第４半導体層と前記第５半導体層との間の領域の直上域に設けられた第１電極と、前記第３半導体層の上層部分の一部に形成された第１導電型の第６半導体層と、前記第６半導体層及び前記第３半導体層を貫通して前記第１半導体層に到達するように埋設され、前記第６半導体層、前記第３半導体層及び前記第１半導体層から絶縁された第２電極と、前記第１半導体層の下面上に設けられた裏面電極と、前記第１半導体層を貫通し、前記第５半導体層を前記裏面電極に接続する接続部材と、を備えたことを特徴とする半導体装置が提供される。
【０００９】
本発明の更に他の一態様によれば、半導体基板の第１領域の上層部分に横型ＭＯＳＦＥＴを形成すると共に、第２領域に縦型ＭＯＳＦＥＴを形成する工程と、前記横型ＭＯＳＦＥＴのソース・ドレイン領域のうちの一方を貫通し、前記縦型ＭＯＳＦＥＴのソース・ドレイン領域のうち下層側の領域に相当する深さまで到達する接続部材を形成する工程と、前記半導体基板の下面を研削して前記接続部材を露出させる工程と、前記半導体基板の下面上に、前記接続部材及び前記縦型ＭＯＳＦＥＴにおける前記下層側の領域の双方に接続された裏面電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、小型で配線抵抗が小さい半導体装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係るＤＣ−ＤＣコンバータを例示する回路図であり、
図２は、本実施形態における半導体チップを例示する断面図であり、
図３は、本実施形態における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
なお、図３においては、図を見易くするために、後述する絶縁膜３３、ドレイン電極３６及びソース電極３８は図示が省略されている。
【００１２】
図１に示すように、本実施形態に係る半導体装置は、直流電圧を直流電圧に変換するＤＣ−ＤＣコンバータ１である。ＤＣ−ＤＣコンバータ１においては、電源１１と、この電源１１に対して並列に接続されたキャパシタ１２と、電源１１及びキャパシタ１２の双方に対して並列に接続された出力回路１３とが設けられている。電源１１は、直流電圧を供給するものである。以下、電源１１の正極側電位を入力電位といい、負極側電位を基準電位という。なお、ＤＣ−ＤＣコンバータ１には電源１１が設けられておらず、外部から入力電位及び基準電位が印加されてもよい。基準電位は、例えば接地電位（ＧＮＤ）である。
【００１３】
出力回路１３においては、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）からなるハイサイド・トランジスタＨＱと、Ｎ型ＭＯＳＦＥＴからなるローサイド・トランジスタＬＱとが直列に接続されている。すなわち、ハイサイド・トランジスタＨＱのドレインには入力電位が印加され、ハイサイド・トランジスタＨＱのソースはローサイド・トランジスタＬＱのドレインに接続され、ローサイド・トランジスタＬＱのソースには基準電位が印加される。
【００１４】
また、ＤＣ−ＤＣコンバータ１においては、制御回路１４が設けられている。制御回路１４は、ハイサイド・トランジスタＨＱのゲート電極及びローサイド・トランジスタＬＱのゲート電極に相互に逆極性の制御信号を印加して、トランジスタＨＱ及びＬＱのオン・オフを制御する回路である。更に、ＤＣ−ＤＣコンバータ１には、インダクタ１５及びキャパシタ１６からなるＬＣ回路（平滑回路）が設けられている。インダクタ１５の一端は、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとの接続点Ｎ、すなわち、ハイサイド・トランジスタＨＱのソース及びローサイド・トランジスタＬＱのドレインに接続されている。キャパシタ１６は、インダクタ１５の他端と基準電位との間に接続されている。インダクタ１５の他端は出力端子１７に接続されており、出力端子１７の電位と基準電位との電位差が、出力電圧となる。
【００１５】
そして、ＤＣ−ＤＣコンバータ１においては、ハイサイド・トランジスタＨＱ、ローサイド・トランジスタＬＱ及び制御回路１４が、同一の半導体チップ２０に形成されている。以下、この半導体チップ２０の構成について説明する。
【００１６】
図２に示すように、半導体チップ２０には、ハイサイド・トランジスタＨＱが形成されているハイサイド・トランジスタ領域ＨＲと、ローサイド・トランジスタＬＱが形成されているローサイド・トランジスタ領域ＬＲと、制御回路１４が形成されている制御回路領域（図示せず）とが設定されている。
【００１７】
半導体チップ２０においては、導電型がｎ＋型であるｎ＋型基板２１が設けられており、ｎ＋型基板２１上には、導電型がｎ−型のエピタキシャル層２２が形成されている。ｎ＋型基板２１及びエピタキシャル層２２は例えば単結晶のシリコンにより形成されている。ｎ＋型基板２１の厚さは例えば百数十ミクロンであり、エピタキシャル層２２の厚さは例えば数ミクロンである。また、エピタキシャル層２２のｎ型不純物濃度は、ｎ＋型基板２１のｎ型不純物濃度よりも低い。ｎ＋型基板２１及びエピタキシャル層２２からなる層を、第１半導体層という。
【００１８】
そして、半導体チップ２０のハイサイド・トランジスタ領域ＨＲにおいては、エピタキシャル層２２の上層部分に第２半導体層としてのｐ型ウェル２３が形成されている。ｐ型ウェル２３の上層部分の一部には、ｎ型領域２４が形成されており、ｎ型領域２４の上層部分の一部には、ｎ＋型領域２５が形成されている。ｎ型領域２４及びｎ＋型領域２５からなる層を、第４半導体層という。また、ｐ型ウェル２３の上層部分の他の一部には、第５半導体層としてのｎ＋型領域２６が形成されている。ｎ型領域２４とｎ＋型領域２６とは、離隔した領域に形成されている。
【００１９】
図３に示すように、上方から見て、ｎ型領域２４、ｎ＋型領域２５及びｎ＋型領域２６の形状は相互に同じ方向に延びるストライプ状であり、ｎ＋型領域２５はｎ型領域２４の内部に配置されている。また、ｎ型領域２４及びｎ＋型領域２６は交互に配列されている。
【００２０】
一方、ローサイド・トランジスタ領域ＬＲにおいては、エピタキシャル層２２の上層部分に第３半導体層としてのｐ型ウェル２７が形成されている。このｐ型ウェル２７と領域ＨＲのｐ型ウェル２３とは相互に離隔しており、両ウェル間にはエピタキシャル層２２が介在している。ｐ型ウェル２７の上層部分の一部には、第６半導体層としてのｎ＋型領域２８が形成されている。また、ｎ＋型領域２８の形状は、ｎ型領域２４と同じ方向に延びストライプ状である。ｎ＋型領域２８は周期的に配列されている。
【００２１】
以下、ｎ＋型基板２１、エピタキシャル層２２、ｐ型ウェル２３、ｎ型領域２４、ｎ＋型領域２５、ｎ＋型領域２６、ｐ型ウェル２７及びｎ＋型領域２８を総称して、半導体基板２９という。半導体基板２９の上面及び下面は実質的に平坦である。
【００２２】
そして、半導体基板２９の上面における領域ＬＲには、ｎ＋型領域２８及びｐ型ウェル２７を貫通してエピタキシャル層２２に到達するように、トレンチ３０が形成されている。トレンチ３０の形状は、ｎ＋型領域２８と同じ方向に延びる溝状である。トレンチ３０の内面上にはゲート絶縁膜３１が形成されている。ゲート絶縁膜３１は、例えば、熱酸化により形成されたシリコン酸化膜である。トレンチ３０の内部には、第２電極として例えばポリシリコンからなるゲート電極３２が形成されている。従って、ゲート電極３２は、ｎ＋型領域２８及びｐ型ウェル２７を貫通してエピタキシャル層２２に到達するように埋設されており、ゲート絶縁膜３１によってｎ＋型領域２８、ｐ型ウェル２７及びエピタキシャル層２２から絶縁されている。
【００２３】
また、半導体基板２９上には、絶縁膜３３が設けられている。ハイサイド・トランジスタ領域ＨＲにおける絶縁膜３３の内部には、第１電極として例えばポリシリコンからなるゲート電極３４が形成されている。ゲート電極３４は、ｐ型ウェル２３上におけるｎ型領域２４とｎ＋型領域２６との間の領域の直上域を含む領域に配置されている。
【００２４】
そして、ハイサイド・トランジスタ領域ＨＲにおいては、絶縁膜３３におけるｎ＋型領域２５の直上域に、例えば溝状のコンタクトホール３５が形成されており、ｎ＋型領域２５はこのコンタクトホール３５の底部において露出している。また、絶縁膜３３上にはドレイン電極３６が設けられている。ドレイン電極３６はコンタクトホール３５内にも埋設されており、これにより、ｎ＋型領域２５に接続されている。ドレイン電極３６は金属又は合金によって形成されており、例えば、アルミニウムによって形成されている。
【００２５】
一方、ローサイド・トランジスタ領域ＬＲにおいては、絶縁膜３３におけるトレンチ３０間の領域の直上域に、例えば溝状のコンタクトホール３７が形成されており、ｐ型ウェル２７及びｎ＋型領域２８はこのコンタクトホール３７の底部において露出している。また、絶縁膜３３上にはソース電極３８が設けられている。ソース電極３８はコンタクトホール３７内にも埋設されており、これにより、ｐ型ウェル２７及びｎ＋型領域２８に接続されている。ソース電極３８は金属又は合金によって形成されており、例えば、アルミニウムによって形成されている。
【００２６】
そして、本実施形態に係るＤＣ−ＤＣコンバータ１においては、半導体基板２９の下面上、すなわち、ｎ＋型基板２１の下面上に、裏面電極４０が設けられている。裏面電極４０は金属又は合金によって形成されており、例えば、バナジウム層、ニッケル層及び金層がこの順に積層された積層電極として形成されている。裏面電極４０は、少なくともハイサイド・トランジスタ領域ＨＲ及びローサイド・トランジスタ領域ＬＲの全域に形成されており、例えば、半導体基板２９の下面上の全域に形成されている。
【００２７】
また、ハイサイド・トランジスタ領域ＨＲにおいては、半導体基板２９を貫通するように、ストライプ状のトレンチ４１が形成されており、その内部に接続部材４２が埋設されている。接続部材４２は、金属又は合金、例えば、タングステン、モリブデン又は銅からなり、ｎ＋型領域２６が延びる方向に延び、半導体基板２９の上面側からｎ＋型領域２６、ｐ型ウェル２３、エピタキシャル層２２及びｎ＋型基板２１を貫通し、裏面電極４０に到達している。これにより、接続部材４２は、ｎ＋型領域２６を裏面電極４０に接続している。裏面電極４０にはインダクタ１５が接続されている
【００２８】
次に、上述の如く構成されたＤＣ−ＤＣコンバータ１の動作について説明する。
本実施形態においては、ドレイン電極３６に入力電位が印加され、ソース電極３８に基準電位が印加される。これにより、ｎ＋型領域２５、ｎ型領域２４、ｐ型ウェル２３、ｎ＋型領域２６、ゲート電極３４及び絶縁膜３３により、横型のＮ型ＭＯＳＦＥＴであるハイサイド・トランジスタＨＱが構成される。また、ｎ＋型領域２８、ｐ型ウェル２７、エピタキシャル層２２、ｎ＋型基板２１、ゲート電極３２及びゲート絶縁膜３１により、縦型のＮ型ＭＯＳＦＥＴであるローサイド・トランジスタＬＱが構成される。
【００２９】
すなわち、ｎ＋型領域２５及びｎ型領域２４（第４半導体層）がハイサイド・トランジスタＨＱのドレイン領域となり、ｐ型ウェル２３（第２半導体層）におけるｎ型領域２４とｎ＋型領域２６との間の領域がチャネル領域となり、ｎ＋型領域２６（第５半導体層）がソース領域となり、ゲート電極３４（第１電極）がプレーナー型のゲート電極となり、絶縁膜３０における半導体基板２９とゲート電極３４との間の部分がゲート絶縁膜となる。すなわち、ハイサイド・トランジスタＨＱは、半導体基板２９のハイサイド・トランジスタ領域ＨＲの上層部分において、半導体基板２９の上面に対して平行な方向に電流を流すように形成される。そして、ソース領域（ｎ＋型領域２６）は接続部材４２を介して裏面電極４０に接続される。
【００３０】
また、ｎ＋型領域２８（第６半導体層）がローサイド・トランジスタＬＱのソース領域となり、ｐ型ウェル２７（第３半導体層）がチャネル領域となり、エピタキシャル層２２及びｎ＋型基板２１（第１半導体層）がドレイン領域となり、ゲート電極３２（第２電極）がトレンチ型のゲート電極となり、ゲート絶縁膜３１がゲート絶縁膜となる。すなわち、ローサイド・トランジスタＬＱは、半導体基板２９のローサイド・トランジスタ領域ＬＲにおいて、半導体基板２９の厚さ方向全長にわたって、半導体基板２９の厚さ方向に電流を流すように形成される。そして、ドレイン領域（エピタキシャル層２２及びｎ＋型基板２１）は裏面電極４０に接続される。
【００３１】
この結果、半導体チップ２０内に、ドレイン電極３６−ｎ＋型領域２５−ｎ型領域２４（ドレイン領域）−ｐ型ウェル２３（チャネル領域）−ｎ＋型領域２６（ソース領域）−接続部材４２−裏面電極４０−ｎ＋型基板２１−エピタキシャル層２２（ドレイン領域）−ｐ型ウェル２７（チャネル領域）−ｎ＋型領域２８（ソース領域）−ソース電極３８がこの順に直列に配列された出力回路１３（図１参照）が構成される。この場合、裏面電極４０が接続点Ｎに相当する。
【００３２】
そして、ＤＣ−ＤＣコンバータ１をこのように構成することにより、ドレイン電極３６及びソース電極３８をそれぞれ単一の電極として形成することができる。従って、ドレイン電極３６及びソース電極３８をそれぞれ複数設けるために微細化する必要がなく、また、微細に形成した電極を集積させるための配線も不要となる。この結果、ドレイン電極３６及びソース電極３８における配線抵抗が低減する。
【００３３】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、ドレイン電極３６及びソース電極３８をそれぞれ単一の電極として形成することにより、配線抵抗を低減し、ＤＣ−ＤＣコンバータ１の電圧変換効率を向上させることができる。また、ＤＣ−ＤＣコンバータ１の小型化を図ることができる。更に、ハイサイド・トランジスタＨＱのソース領域とローサイド・トランジスタＬＱのドレイン領域との間の距離が極めて短くなるため、寄生インダクタンスを低減することができ、ＤＣ−ＤＣコンバータ１の電圧変換効率をさらに向上させることができる。更にまた、ハイサイド・トランジスタＨＱ、ローサイド・トランジスタＬＱ及び制御回路１４を同一の半導体チップ２０内に形成することができるため、アッセンブリコストも低減する。
【００３４】
これに対して、トランジスタＨＱ及びＬＱを従来の横型ＭＯＳＦＥＴによって構成すると、半導体基板上にドレイン電極とソース電極が交互に配列されるため、各電極が微細になり、抵抗が増加する。また、これらの微細な電極を半導体チップの外部に接続するために、半導体基板上に複数層の配線層を設けて電極を集積させる必要がある。この配線層によっても、配線抵抗が増大する。また、トランジスタＨＱ及びＬＱを従来の縦型ＭＯＳＦＥＴによって構成することも考えられるが、そうすると、ゲート電極とドレイン電極との間の寄生容量により、ハイサイド・トランジスタＨＱの高周波特性が低下する。また、ハイサイド・トランジスタＨＱのソース領域をローサイド・トランジスタＬＱのドレイン領域に接続するための配線が必要となり、配線抵抗が増加する。
【００３５】
次に、ＤＣ−ＤＣコンバータ１の製造方法について説明する。
図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）、図９（ａ）及び（ｂ）、並びに図１０は、本実施形態における半導体チップ２０の製造方法を例示する工程断面図である。
【００３６】
図４（ａ）に示すように、ｎ＋型基板２１を用意する。ｎ＋型基板２１の厚さは例えば６００ミクロンとする。次に、ｎ＋型基板２１上に導電型がｎ−型のエピタキシャル層２２を形成する。エピタキシャル層２２の厚さは例えば数ミクロンとする。そして、このｎ＋型基板２１及びエピタキシャル層２２に、ハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱ、並びに制御回路１４（図１参照）を構成する各素子を形成する。以下の説明では、トランジスタＨＱ及びＬＱの作製方法に限定して説明するが、制御回路１４を構成する各素子も同時に形成する。
【００３７】
先ず、図４（ｂ）に示すように、エピタキシャル層２２の上層部分にアクセプタとなる不純物を選択的に注入し、ハイサイド・トランジスタ領域ＨＲにｐ型ウェル２３を形成すると共に、ローサイド・トランジスタ領域ＬＲにｐ型ウェル２７を形成する。このとき、ｐ型ウェル２３とｐ型ウェル２７とは相互に離隔して形成する。
【００３８】
次に、図５（ａ）に示すように、ローサイド・トランジスタ領域ＬＲにおいて、上側から複数本のトレンチ３０を形成する。トレンチ３０の形状は一方向に延びる溝状とする。また、トレンチ３０の深さは、ｐ型ウェル２７を突き抜けてエピタキシャル層２２に到達する深さとする。なお、図４（ｂ）に示すｐ型ウェル２３及び２７の形成と、図５（ａ）に示すトレンチ３０の形成とは、順序を逆にしてもよい。次に、図５（ｂ）に示すように、エピタキシャル層２２の上面全面に熱酸化膜５１を形成する。
【００３９】
次に、図６（ａ）に示すように、例えばポリシリコンからなる導電膜をエピタキシャル層２２上の全面に形成した後、選択的に除去してパターニングすることにより、ハイサイド・トランジスタ領域ＨＲに複数本のゲート電極３４を形成すると共に、ローサイド・トランジスタ領域ＬＲのトレンチ３０内にゲート電極３２を埋設する。次に、図６（ｂ）に示すように、ｐ型ウェル２３にドナーとなる不純物を選択的に注入した後、拡散させることにより、ｐ型ウェル２３の上層部分の一部にｎ型領域２４を形成する。
【００４０】
次に、図７（ａ）に示すように、ｐ型ウェル２３及びｐ型ウェル２７にドナーとなる不純物を選択的に注入した後、拡散させる。これにより、ｎ型領域２４の上層部分の一部にｎ＋型領域２５を形成し、ｐ型ウェル２３の上層部分におけるｎ型領域２４の外部にｎ＋型領域２６を形成し、ｐ型ウェル２７の上層部分におけるトレンチ３０に接する領域にｎ＋型領域２８を形成する。この結果、半導体基板２９が作製される。その後、熱酸化膜５１を除去する。このとき、熱酸化膜５１はトレンチ３０の内部及びゲート電極３４の直下域に残留し、それぞれゲート絶縁膜となる。これにより、半導体基板２９のハイサイド・トランジスタ領域ＨＲの上層部分に横型ＭＯＳＦＥＴであるハイサイド・トランジスタＨＱが形成され、ローサイド・トランジスタ領域ＬＲの半導体基板２９の厚さ方向全長にわたって、縦型ＭＯＳＦＥＴであるローサイド・トランジスタＬＱが形成される。
【００４１】
次に、図７（ｂ）に示すように、半導体基板２９上に、ゲート電極３４を覆うように、絶縁膜５２を形成する。そして、絶縁膜５２におけるｎ＋型領域２６の直上域の一部に、溝状の開口部５３を形成する。開口部５３の幅は例えば０．５乃至数ミクロンとする。
【００４２】
次に、図８（ａ）に示すように、絶縁膜５２をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施し、半導体基板２９における開口部５３の直下域にトレンチ４１を形成する。トレンチ４１は、ｎ＋型領域２６、ｐ型ウェル２３及びエピタキシャル層２２を貫通してｎ＋型基板２１の内部に到達する深さとする。例えば、トレンチ４１の深さは数ミクロン乃至百数十ミクロンとする。
【００４３】
次に、図８（ｂ）に示すように、絶縁膜５２の開口部５３を拡げ、トレンチ４１の内部に導電材料を埋め込む。導電材料は金属又は合金とし、例えば、タングステン、モリブデン又は銅とする。これにより、トレンチ４１内に、ローサイド・トランジスタＬＱのドレイン領域に相当する深さまで到達する接続部材４２が埋設される。このとき、接続部材４２の上端部はｎ＋型領域２６に接続される。
【００４４】
次に、図９（ａ）に示すように、絶縁膜５２を除去し、新たに絶縁膜３３を形成する。このとき、ゲート電極３４の直下の熱酸化膜５１は、絶縁膜３３と一体化し、ゲート電極３４は絶縁膜３３によって周囲から絶縁される。次に、絶縁膜３３を選択的に除去し、絶縁膜３３におけるｎ＋型領域２５の直上域の一部に例えば溝状のコンタクトホール３５を形成すると共に、ｐ型ウェル２７とｎ＋型領域２８の境界部を含む領域の直上域に例えば溝状のコンタクトホール３７を形成する。
【００４５】
次に、図９（ｂ）に示すように、絶縁膜３３上の全面に例えばアルミニウムからなる導電膜を形成した後、選択的に除去してパターニングする。これにより、ハイサイド・トランジスタ領域ＨＲに単一のドレイン電極３６を形成し、ローサイド・トランジスタ領域ＬＲに単一のソース電極３８を形成する。このとき、ドレイン電極３６はコンタクトホール３５を介してｎ＋型領域２５に接続され、ソース電極３８はコンタクトホール３７を介してｐ型ウェル２７及びｎ＋型領域２８に接続される。
【００４６】
次に、図１０に示すように、半導体基板２９の上面にワックス等の保護膜をコーティングしてこの上面を保護した上で、ｎ＋型基板２１を下面側から線Ａで示す位置まで研削する。これにより、ｎ＋型基板２１の下面に接続部材４２を露出させる。研削後のｎ＋型基板２１の厚さは、機械的な強度を維持できる限り可及的に薄いことが好ましく、例えば、数ミクロン乃至百数十ミクロンとする。なお、ｎ＋型基板２１の下面上には素子が形成されないため、この研削は粗目の研削であってもよい。
【００４７】
次に、図２に示すように、ｎ＋型基板２１の下面上に例えばバナジウム層、ニッケル層及び金層をこの順に堆積させ、積層電極として裏面電極４０を形成する。この裏面電極４０は接続部材４２の下端及びｎ＋型基板２１の双方に接続される。これにより、半導体チップ２０が形成される。上述の如く、この半導体チップ２０には、ハイサイド・トランジスタＨＱ、ローサイド・トランジスタＬＱ及び制御回路１４が形成されている。
【００４８】
そして、図１に示すように、出力回路１３の正極端子に相当する半導体チップ２０のドレイン電極３６に電源１１の正極を接続し、出力回路１３の負極端子に相当するソース電極３８に電源１１の負極を接続する。また、ドレイン電極３６とソース電極３８の間にキャパシタ１２を接続する。更に、裏面電極４０にインダクタ１５を接続し、インダクタ１５と基準電位との間にキャパシタ１６を接続する。これにより、ＤＣ−ＤＣコンバータ１が製造される。
【００４９】
このように、本実施形態によれば、単一の半導体チップ２０にハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱが集積されたＤＣ−ＤＣコンバータ１を製造することができる。そして、本実施形態によれば、ハイサイド・トランジスタＨＱ及びローサイド・トランジスタＬＱを同時に形成することができるため、製造コストが低い。
【００５０】
次に、本第１の実施形態の第１の変形例について説明する。
図１１は、本変形例における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
なお、図１１においては、図を見易くするために、絶縁膜３３、ドレイン電極３６及びソース電極３８は図示を省略されている。後述する図１２乃至図１４も同様である。
【００５１】
図１１に示すように、本変形例の半導体チップ６１においては、接続部材６２の形状が、前述の第１の実施形態における接続部材４２の形状と異なっている。すなわち、本変形例に接続部材６２は、一方向に延びる幹部分６２ａと、この幹部分６２ａに交差、例えば直交する方向に延びる枝部分６２ｂとから構成されている。枝部分６２ｂは複数本設けられており、幹部分６２ａが延びる方向に沿って周期的に配列されている。
【００５２】
本変形例によれば、接続部材６２に枝部分６２ｂを設けることにより、接続部材６２と裏面電極４０（図２参照）との接触面積を増加させることができる。これにより、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとの間の抵抗をより一層低減することができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５３】
次に、第１の実施形態の第２の変形例について説明する。
図１２は、本変形例における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
図１２に示すように、本変形例の半導体チップ６３においては、接続部材６４が蛇行しながら一方向に延びている。これにより、接続部材６４と裏面電極４０（図２参照）との接触面積を増加させることができ、ハイサイド・トランジスタＨＱとローサイド・トランジスタＬＱとの間の抵抗をより一層低減することができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５４】
次に、第１の実施形態の第３の変形例について説明する。
図１３は、本変形例における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
図１３に示すように、本変形例の半導体チップ６５においては、接続部材６６が断続的に形成されている。すなわち、上方から見て、接続部材６６全体の形状は破線状になっている。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、各接続部材６６の上方から見た形状は矩形に限られるものではなく、例えば円形でもよい。
【００５５】
次に、本発明の第２の実施形態について説明する。
図１４は、本実施形態における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
図１４に示すように、本実施形態の半導体チップ７０においては、上方から見て、接続部材７１がマトリクス状に形成されている。また、各接続部材７１の周囲にソース領域であるｎ＋型領域２６が枠状に形成されており、その周囲にチャネル領域であるｐ型ウェル２３（図２参照）が枠状に露出しており、その周囲にドレイン領域であるｎ型領域２４が枠状に形成されている。そして、各接続部材７１を囲むｎ型領域２４間の格子状の領域が、ｎ＋型領域２５となっている。また、ゲート電極３４はｐ型ウェル２３の直上域及びこの直上域間をつなぐ領域に配設されている。従って、上方から見て、ゲート電極３４の形状は、マトリクス状に配列された複数個の枠同士が、ブリッジによって連結された形状である。
【００５６】
本実施形態によれば、上述のようなレイアウトにすることにより、チャネル領域の面積を増大させ、オン抵抗を低減させることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５７】
次に、本発明の第３の実施形態について説明する。
図１５は、本実施形態における半導体チップの製造方法を例示する工程断面図である。
図１５は、ウェーハにおけるチップの終端部となる予定の領域の周辺を示している。
図１５に示すように、本実施形態の半導体チップ７６においては、図７（ｂ）に示す工程において、絶縁膜５２に開口部５３を形成する際に、チップの終端部となる予定の領域にも溝状の開口部（図示せず）を形成しておく。この開口部の幅は開口部５３の幅よりも広くする。
【００５８】
これにより、図８（ａ）に示す工程において、トレンチ４１を形成するときに、終端部となる予定の領域に、トレンチ４１よりも幅の広いトレンチ７７が形成される。また、図８（ｂ）に示す工程において、トレンチ４１内にタングステン等の導電材料を埋め込むときに、トレンチ７７の内面上に導電膜７８が形成される。更に、図９（ａ）に示す工程において、絶縁膜３３を形成するときに、導電膜７８が絶縁膜３３によって覆われる。そして、図１５に示すように、ｎ＋型基板２１を下面側から研削すると、トレンチ７７によってウェーハが複数個の半導体チップ７６に分割される。このとき、トレンチ７７の内面が半導体チップ７６の終端面となり、この終端面は導電膜７８及び絶縁膜３３によって覆われる。ハイサイド・トランジスタ領域ＨＲ側に設けられた導電膜７８は、接続部材としても機能する。
【００５９】
本実施形態によれば、図７（ｂ）に示す工程において絶縁膜５２に開口部５３を形成する際に、追加の開口部を形成するだけで、図１５に示す工程において１枚のウェーハを複数個の半導体チップ７０に分割することができる。これにより、ダイシング工程を省略することができる。本実施形態における上記以外の半導体チップの製造方法、ＤＣ−ＤＣコンバータの構成、動作及び効果は、前述の第１の実施形態と同様である。
【００６０】
次に、本発明の第４の実施形態について説明する。
図１６は、本実施形態における半導体チップを例示する断面図である。
図１６に示すように、本実施形態の半導体チップ８０においては、前述の第１の実施形態の半導体チップ２０（図２参照）と比較して、プレーナー型のゲート電極３４（図２参照）の替わりに、トレンチ型のゲート電極８１が設けられている。ゲート電極８１の形状は櫛状であり、半導体基板２９上に配設されたストライプ状の接続部分８１ａと、半導体基板２９内に埋設された埋込部分８１ｂとから構成されている。接続部分８１ａは、接続部材４２が延びる方向、すなわち、図１６における紙面に対して垂直な方向に沿って延びている。また、埋込部分８１ｂは、接続部分８１ａの直下域において、接続部分８１ａが延びる方向に沿って断続的に配列されている。そして、埋込部分８１ｂの周囲にはゲート絶縁膜８２が形成されており、ゲート電極８１はゲート絶縁膜８２によって半導体基板２９から絶縁されている。
【００６１】
本実施形態によれば、ハイサイド・トランジスタＨＱの構造をゲートトレンチ構造とすることにより、ハイサイド・トランジスタＨＱのオン抵抗を低減することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００６２】
次に、本発明の第５の実施形態について説明する。
図１７は、本実施形態における半導体チップを例示する断面図である。
図１７に示すように、本実施形態の半導体チップ８６においては、横型ＭＯＳＦＥＴのｐ分離層が埋込ｐ層により形成されている。すなわち、半導体チップ８６においては、ハイサイド・トランジスタ領域ＨＲにおいて、ｎ−型のエピタキシャル層２２の替わりに、ｐ−型のエピタキシャル層８７が形成されている。そして、エピタキシャル層８７の上層部分の一部に、導電型がｐ型の埋込ｐ層８８が設けられており、ｎ＋型領域２６は埋込ｐ層８８の上層部分の一部に、埋込ｐ層８８によって周囲及び下面が囲まれるように形成されている。また、エピタキシャル層８７の上層部分における埋込ｐ層８８とｎ型領域２４との間には、ｎ−型領域８９が形成されている。
【００６３】
本実施形態によれば、ハイサイド・トランジスタＨＱをオフ状態としたときに、チャネル層となる埋込ｐ層８８とｎ−型領域８９との界面からｎ−型領域８９内に空乏層が広がる。これにより、電界集中が緩和され、耐圧を高めることができる。また、チャネル領域の長さを短くすることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００６４】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。例えば、前述の各実施形態及び各変形例は、相互に組み合わせて実施してもよい。また、前述の各実施形態及び各変形例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００６５】
例えば、前述の各実施形態及び各変形例においては、接続部材を金属又は合金によって形成する例を示したが、接続部材は半導体の拡散層によって形成してもよい。また、前述の各実施形態及び各変形例においては、制御回路１４を出力回路１３と同じ半導体チップに形成する例を示したが、制御回路は他の半導体チップに形成してもよい。更に、前述の各実施形態及び各変形例においては、インダクタ１５及びキャパシタ１６からなる平滑回路を半導体チップの外部に設ける例を示したが、平滑回路を出力回路１３と同じ半導体チップに形成してもよい。
【００６６】
更にまた、前述の各実施形態及び各変形例においては、トランジスタＨＱ及びＬＱをＮ型トランジスタとする例を示したが、トランジスタＨＱ及びＬＱはＰ型トランジスタとしてもよい。但し、この場合は、横型ＭＯＳＦＥＴがローサイド・トランジスタとなり、縦型ＭＯＳＦＥＴがハイサイド・トランジスタとなる。更にまた、前述の各実施形態及び各変形例においては、半導体装置がＤＣ−ＤＣコンバータである例を示したが、本発明はこれに限定されず、同じ導電型の横型ＭＯＳＦＥＴと縦型ＭＯＳＦＥＴが混載された半導体装置であれば、好適に適用可能である。
【００６７】
更にまた、前述の各実施形態及び各変形例においては、横型トランジスタのソース領域が接続部材及び裏面電極を介して縦型トランジスタのドレイン領域に接続される例を示したが、本発明はこれに限定されず、例えば、横型トランジスタのドレイン領域が縦型トランジスタのドレイン領域に接続されていてもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係るＤＣ−ＤＣコンバータを例示する回路図である。
【図２】第１の実施形態における半導体チップを例示する断面図である。
【図３】第１の実施形態における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図９】（ａ）及び（ｂ）は、第１の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図１０】第１の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図１１】第１の実施形態の第１の変形例における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
【図１２】第１の実施形態の第２の変形例における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
【図１３】第１の実施形態の第３の変形例における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
【図１４】本発明の第２の実施形態における半導体チップのハイサイド・トランジスタ領域を例示する平面図である。
【図１５】本発明の第３の実施形態における半導体チップの製造方法を例示する工程断面図である。
【図１６】本発明の第４の実施形態における半導体チップを例示する断面図である。
【図１７】本発明の第５の実施形態における半導体チップを例示する断面図である。
【符号の説明】
【００６９】
１  ＤＣ−ＤＣコンバータ、１１  電源、１２  キャパシタ、１３  出力回路、１４  制御回路、１５  インダクタ、１６  キャパシタ、１７  出力端子、２０  半導体チップ、２１  ｎ＋型基板、２２  エピタキシャル層、２３  ｐ型ウェル、２４  ｎ型領域、２５  ｎ＋型領域、２６  ｎ＋型領域、２７  ｐ型ウェル、２８  ｎ＋型領域、２９  半導体基板、３０  トレンチ、３１  ゲート絶縁膜、３２  ゲート電極、３３  絶縁膜、３４  ゲート電極、３５  コンタクトホール、３６  ドレイン電極、３７  コンタクトホール、３８  ソース電極、４０  裏面電極、４１  トレンチ、４２  接続部材、５１  熱酸化膜、５２  絶縁膜、５３  開口部、６１  半導体チップ、６２  接続部材、６２ａ  幹部分、６２ｂ  枝部分、６３  半導体チップ、６４  接続部材、６５  半導体チップ、６６  接続部材、７０  半導体チップ、７１  接続部材、７６  半導体チップ、７７  トレンチ、７８  導電膜、８０  半導体チップ、８１  ゲート電極、８１ａ  接続部分、８１ｂ  埋込部分、８２  ゲート絶縁膜、８６  半導体チップ、８７  エピタキシャル層、８８  埋込ｐ層、８９  ｎ−型領域、Ａ  線、ＨＱ  ハイサイド・トランジスタ、ＬＱ  ローサイド・トランジスタ、ＨＲ  ハイサイド・トランジスタ領域、ＬＲ  ローサイド・トランジスタ領域、Ｎ  接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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