(57)【要約】      （修正有）【課題】ゲート電極をパターニングするときに、選択ゲートトランジスタのゲート電極脇のシリコン基板が掘られることを防止する製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板２のメモリセル部上および選択ゲート部上に電極材膜６を形成する工程と、電極材膜６およびハードマスク材膜７、８のうちのセル部に対応する部分を覆う第１のマスク材膜を作成する工程と、選択ゲート部のハードマスク材膜７、８および第１のマスク材膜をマスクとして選択ゲート部の電極材膜６を加工する工程と、電極材膜６、ハードマスク材膜７、８等のうちの選択ゲート部に対応する部分を覆う第２のマスク材膜１１を作成する工程と、メモリセル部のハードマスク材膜７、８および第２のマスク材膜１１をマスクとして電極材膜６、ブロック膜５およびシリコン窒化膜４を加工する工程とを備えてなる。【選択図】図７
2009289884.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルトランジスタが形成されるセル部および選択ゲートトランジスタが形成される選択ゲート部を有する半導体基板上にトンネル絶縁膜、シリコン窒化膜およびブロック膜を積層形成する工程と、
前記トンネル絶縁膜、前記シリコン窒化膜および前記ブロック膜のうちの前記選択ゲート部に対応する部分を除去する工程と、
前記半導体基板上の前記選択ゲート部に選択ゲートトランジスタ用ゲート絶縁膜を形成する工程と、
前記セル部の前記ブロック膜上および前記選択ゲート部の前記ゲート絶縁膜上に電極材膜を形成する工程と、
前記電極材膜上にハードマスク材膜を形成しパターニングする工程と、
前記セル部の前記電極材膜および前記ハードマスク材膜を覆うマスク材膜であって、その端部が前記トンネル絶縁膜、前記シリコン窒化膜および前記ブロック膜の積層構造と前記選択ゲートトランジスタ用ゲート絶縁膜との境界線よりも前記セル部側に位置する第１のマスク材膜を作成する工程と、
前記選択ゲート部の前記ハードマスク材膜および前記第１のマスク材膜をマスクとして前記選択ゲート部の電極材膜を加工する工程と、
前記第１のマスク材膜を除去する工程と、
前記選択ゲート部の前記電極材膜および前記ハードマスク材膜を覆うマスク材膜であって、その端部が前記トンネル絶縁膜、前記シリコン窒化膜および前記ブロック膜の積層構造と前記選択ゲートトランジスタ用ゲート絶縁膜との境界線よりも前記セル部側に位置する第２のマスク材膜を作成する工程と、
前記セル部の前記ハードマスク材膜および前記第２のマスク材膜をマスクとして前記セル部の前記電極材膜、前記ブロック膜および前記トラップ膜を加工する工程と、
前記第２のマスク材膜を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１および第２のマスク材膜を、レジストで構成したことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１および第２のマスク材膜を、ハードマスク材で構成したことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記ハードマスク材をＢＳＧで構成したことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＭＯＮＯＳ型ゲート構造を有するフラッシュメモリ装置を製造する場合に好適する半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコン窒化膜を電荷蓄積（トラップ）層として用いるＭＯＮＯＳ型ゲート構造を有するフラッシュメモリ装置においては、選択ゲートトランジスタの閾値変動を防止するため、選択ゲートトランジスタのゲート電極と、メモリセルトランジスタのゲート電極とを別材質とするように構成することが望ましい。このような構成の一例として、特許文献１に記載された構成が知られている。この構成の場合、メモリセルトランジスタのゲート電極は上から制御ゲート電極であるポリシリコン膜、ブロック膜であるアルミニウム酸化膜、電荷蓄積膜であるシリコン窒化膜およびトンネル絶縁膜であるシリコン酸化膜が積層されて構成される。また、選択ゲートトランジスタのゲート電極は上からポリシリコン膜、ゲート絶縁膜であるシリコン酸化膜が積層されて構成される。
【０００３】
ここで、選択ゲートトランジスタのゲート絶縁膜は酸化膜のみで構成し、且つ、メモリセルトランジスタのブロック膜、シリコン窒化膜およびトンネル膜の合計膜厚より薄く構成することがデバイス上好ましい。
【０００４】
さて、上記構成のフラッシュメモリのゲート電極をパターニングする場合において、メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極とを同時に加工すると、次のような問題点が生じる。即ち、メモリトランジスタのゲート電極のブロック膜およびシリコン窒化膜がエッチングされるときに、選択ゲートトランジスタのゲート電極脇のゲート絶縁膜がエッチングされずに残存する必要があるが、ゲート絶縁膜がエッチングされてしまい、シリコン基板が露出して掘られてしまうという問題点があった。
【０００５】
具体的に説明すると、ポリシリコン膜をエッチングする段階では、メモリセルトランジスタのゲート電極間にはブロック膜が露出し、選択ゲートトランジスタのゲート電極脇にはゲート絶縁膜が露出する。続いて、ブロック膜をエッチングする段階では、メモリセルトランジスタのゲート電極間にはシリコン窒化膜が露出し、選択ゲートトランジスタのゲート電極脇のゲート絶縁膜はブロック膜と同時に加工されることから、選択ゲートトランジスタのゲート電極脇のシリコン基板が露出し、更に、そのシリコン基板が掘られてしまう。更に、ブロック膜に対してオーバーエッチをかける段階で、メモリセルトランジスタのゲート電極間ではシリコン窒化膜が持ちこたえるのに対し、選択ゲートトランジスタのゲート電極脇ではシリコン基板が更に掘られてしまう。そして、メモリセルトランジスタのゲート電極間のシリコン窒化膜をエッチングする段階では、選択ゲートトランジスタのゲート電極脇のむき出しになったシリコン基板が更に掘られてしまう。このようなシリコン基板掘りが発生すると、ジャンクションリーク等が生じるという問題点があった。
【特許文献１】特開２００２−３２４８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリセルトランジスタのゲート電極と選択ゲートトランジスタのゲート電極とを別材質とするようにした構成において、両ゲート電極をパターニングするときに、選択ゲートトランジスタのゲート電極脇のシリコン基板が掘られることを防止できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、メモリセルトランジスタが形成されるセル部および選択ゲートトランジスタが形成される選択ゲート部を有する半導体基板上にトンネル絶縁膜、シリコン窒化膜およびブロック膜を積層形成する工程と、前記トンネル絶縁膜、前記シリコン窒化膜および前記ブロック膜のうちの前記選択ゲート部に対応する部分を除去する工程と、前記半導体基板上の前記選択ゲート部に選択ゲートトランジスタ用ゲート絶縁膜を形成する工程と、前記セル部の前記ブロック膜上および前記選択ゲート部の前記ゲート絶縁膜上に電極材膜を形成する工程と、前記電極材膜上にハードマスク材膜を形成しパターニングする工程と、前記セル部の前記電極材膜および前記ハードマスク材膜を覆うマスク材膜であって、その端部が前記トンネル絶縁膜、前記シリコン窒化膜および前記ブロック膜の積層構造と前記選択ゲートトランジスタ用ゲート絶縁膜との境界線よりも前記セル部側に位置する第１のマスク材膜を作成する工程と、前記選択ゲート部の前記ハードマスク材膜および前記第１のマスク材膜をマスクとして前記選択ゲート部の電極材膜を加工する工程と、前記第１のマスク材膜を除去する工程と、前記選択ゲート部の前記電極材膜および前記ハードマスク材膜を覆うマスク材膜であって、その端部が前記トンネル絶縁膜、前記シリコン窒化膜および前記ブロック膜の積層構造と前記選択ゲートトランジスタ用ゲート絶縁膜との境界線よりも前記セル部側に位置する第２のマスク材膜を作成する工程と、前記セル部の前記ハードマスク材膜および前記第２のマスク材膜をマスクとして前記セル部の前記電極材膜、前記ブロック膜および前記トラップ膜を加工する工程と、前記第２のマスク材膜を除去する工程とを備えたところに特徴を有する。
【発明の効果】
【０００８】
本発明によれば、メモリセルトランジスタのゲート電極および選択ゲートトランジスタのゲート電極をパターニングするときに、選択ゲートトランジスタのゲート電極脇のシリコン基板が掘られることを防止できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について、図面を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。まず、図１は、ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域内のメモリセルアレイの一部の等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置１のメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。
【００１１】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。
【００１２】
また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。また、図９は、図２中のＡ−Ａ線に沿う断面図（特には、製造工程の途中の段階における断面図）を模式的に示している。図２に示すように、メモリセル領域ＭにはＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に分離形成されている。
【００１４】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、選択ゲートトランジスタのゲート電極ＳＧを接続するための選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。これらの選択ゲート線ＳＧＬ１は、Ｙ方向に一対形成されており、当該一対の選択ゲート線ＳＧＬ１間に位置した複数の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１５】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧが形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが構成されている。
【００１６】
図９は、図２中のＡ−Ａ線に沿う縦断面図であって、製造工程の途中の段階における縦断面図を模式的に示しており、メモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧを示している。この図９に示すように、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板２上にシリコン酸化膜（ＳｉＯ２）３を介して、シリコン窒化膜（Ｓｉ３Ｎ４）４、アルミナ膜（Ａｌ２Ｏ３）５、多結晶シリコン層６を順に積層した構造をなしている。尚、多結晶シリコン層６上には、ハードマスク材としてシリコン窒化膜（Ｓｉ３Ｎ４）７およびシリコン酸化膜（ＳｉＯ２）８が形成されている。
【００１７】
シリコン酸化膜３は、シリコン基板２が熱酸化処理されることによって形成され、ゲート絶縁膜、トンネル絶縁膜として機能する膜である。シリコン窒化膜４は、ＣＶＤ法により形成され、トラップ膜、電荷蓄積層として機能する膜である。アルミナ膜５は、ＣＶＤ法により形成され、ブロック膜として機能する膜である。この場合、上記した３つの膜、即ち、シリコン酸化膜３、シリコン窒化膜４およびアルミナ膜５からセル絶縁膜が構成されている。多結晶シリコン層６は、リン等の不純物がドープされており、制御ゲート電極ＣＧとして構成される。尚、ハードマスク材（シリコン窒化膜７、シリコン酸化膜８）を取り除いた後、多結晶シリコン層６上には、金属シリサイド層（図示しない）が形成される。
【００１８】
一方、選択ゲートトランジスタのゲート電極ＳＧは、シリコン基板２上にシリコン酸化膜（ＳｉＯ２）９を介して多結晶シリコン層６を形成した構造をなしている。尚、多結晶シリコン層６上には、ハードマスク材としてシリコン窒化膜（Ｓｉ３Ｎ４）７およびシリコン酸化膜（ＳｉＯ２）８が形成されている。シリコン酸化膜９は、セル絶縁膜を除去した後、シリコン基板２が熱酸化処理されることによって形成され、ゲート電極ＳＧ用ゲート絶縁膜として機能する膜である。多結晶シリコン層６は、リン等の不純物がドープされており、電極材として構成される。尚、ハードマスク材（シリコン窒化膜７、シリコン酸化膜８）を取り除いた後、多結晶シリコン層６上には、金属シリサイド層（図示しない）が形成される。
【００１９】
また、ゲート電極ＭＧ−ＭＧ間並びにゲート電極ＭＧ−ゲート電極ＳＧ間におけるシリコン基板２の表層には、ソース／ドレイン領域として低濃度の不純物拡散層（図示しない）が形成されている。そして、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ゲート電極ＳＧ間、並びに、ゲート電極ＭＧおよびゲート電極ＳＧの上層側には、ＣＶＤ法により層間絶縁膜（図示しない）が形成される。
【００２０】
次に、上記構造の製造方法について図３ないし図９を参照しながら説明する。尚、以下の説明では、本実施形態に係る特徴部分を中心に説明するが、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の領域の構造を形成するために必要な工程があれば付加しても良い。
【００２１】
まず、図３に示すように、シリコン基板２上にシリコン酸化膜３、シリコン窒化膜４およびアルミナ膜５を形成する。具体的には、シリコン基板２を熱酸化処理することによって、シリコン基板２上にシリコン酸化膜３を形成し、続いて、シリコン酸化膜３上にＣＶＤ法によりシリコン窒化膜４を形成し、更に、シリコン窒化膜４上にＣＶＤ法によりアルミナ膜５を形成する。
【００２２】
次に、アルミナ膜５上にフォトレジスト（図示しない）を形成した後、フォトレジストのうちの選択ゲートトランジスタのゲート電極ＳＧに対応する部分である選択ゲート（ＳＧ）部を開口し、メモリセルトランジスタのゲート電極ＭＧに対応する部分であるセル部をフォトレジストで覆う。続いて、ＳＧ部のシリコン酸化膜３、シリコン窒化膜４およびアルミナ膜５をドライエッチング法またはウェットエッチング法あるいは両者の組み合わせにより取り除く。この場合、ウェットエッチング法を用いるとエッチングダメージが入らないという利点があり、ドライエッチング法の場合はサイドエッチが入らずレジストからの加工変換差が小さいという利点がある。
【００２３】
この後、ＳＧ部に露出したシリコン基板２の表面を熱酸化法により熱酸化処理することにより、選択ゲートトランジスタのゲート絶縁膜としてのシリコン酸化膜９を形成する。
次いで、図４に示すように、ＳＧ部のシリコン酸化膜９上およびセル部のアルミナ膜５上に、電極材膜としての多結晶シリコン層６をＣＶＤ法により形成する。更に、この多結晶シリコン層６上にハードマスク材としてのシリコン窒化膜７およびシリコン酸化膜８をＣＶＤ法により形成する。続いて、シリコン酸化膜８上にフォトレジスト（図示しない）を形成した後、このフォトレジストをリソグラフィ法によりパターニングし、このパターニングされたフォトレジストをマスクとして、ドライエッチング法によりハードマスク材（シリコン窒化膜７、シリコン酸化膜８）をゲート電極ＭＧ、ＳＧのパターンに加工する。そして、フォトレジストをアッシャーおよびウェット処理により取り除く。
【００２４】
続いて、図５に示すように、セル部のパターニングされたハードマスク材をレジスト１０（第１のマスク材膜）で覆う。このとき、レジスト１０のＳＧ部側の端部１０ａが、シリコン酸化膜３、シリコン窒化膜４およびアルミナ膜５の積層構造とシリコン酸化膜９との境界線Ａよりもセル部側（図５中の左側）に位置するように構成する。
【００２５】
そして、図６に示すように、上記状態で、ＳＧ部のゲート電極ＳＧをパターニング加工する。この場合、ＳＧ部のシリコン窒化膜７およびシリコン酸化膜８からなるハードマスク材と、セル部のレジスト１０をマスクとして多結晶シリコン層６をエッチング加工する。このとき、ゲート電極ＳＧの脇（側部）については、シリコン酸化膜９が露出した時点でエッチングを止める。このとき、セル部はレジスト１０に覆われているので加工されない。そして、レジスト１０の端部１０ａの脇（側部）については、多結晶シリコン層６がエッチングされ、アルミナ膜５が露出する。そして、レジスト１０をアッシャーおよびウェット処理により取り除く。
【００２６】
次に、図７に示すように、ＳＧ部をレジスト１１（マスク材膜）で覆う。このとき、レジスト１１の端部１１ａが、シリコン酸化膜３、シリコン窒化膜４およびアルミナ膜５の積層構造とシリコン酸化膜９との境界線Ａよりもセル部側（図７中の左側）に位置し、セル部のパターニングされたハードマスク材が露出するように構成する。
【００２７】
続いて、図８に示すように、シリコン窒化膜７およびシリコン酸化膜８からなるハードマスク材をマスクとして多結晶シリコン層６をエッチング加工し、シリコン酸化膜３が露出した時点でエッチングを止める。このとき、ＳＧ部はレジスト１１で覆われているので、エッチング加工されない。また、レジスト１１の端部１１ａの内側（図８中の右側）部分には、レジスト１１によりアルミナ膜５が覆われているので、該アルミナ膜５が残存する。
【００２８】
この後、図９に示すように、レジスト１１をアッシャーおよびウェット処理により取り除く。この構成の場合、選択ゲートトランジスタのゲート電極ＳＧとメモリセルトランジスタのゲート電極ＭＧとの間に、アルミナ膜５およびシリコン窒化膜４の残渣が残るが、支障はない。尚、以上説明した製造工程に加えて、シリコン基板２上にウェル、素子分離構造、ソース、ドレイン、配線等を形成する周知の各工程を適宜実行する必要がある。
【００２９】
このような構成の本実施形態によれば、選択ゲートトランジスタのゲート電極ＳＧの側部（脇部）のシリコン基板２の表面にシリコン酸化膜９が残るように構成したので、基板掘れをなくすことができ、従って、選択ゲートトランジスタのゲート電極ＳＧのジャンクションリークを少なくすることができる。また、上記実施形態の場合、メモリセルトランジスタのゲート電極ＭＧ−ＭＧ間にトラップ膜（シリコン窒化膜４）を設けないように構成したので、電荷の分離性がよくなり、電荷保持特性を向上させることができる。
【００３０】
また、選択ゲートトランジスタのゲート電極ＳＧにトラップ膜（シリコン窒化膜４）を設けないように構成したので、選択ゲートトランジスタの閾値変動を抑制できる。更に、選択ゲートトランジスタのゲート電極ＳＧのゲート絶縁膜（シリコン酸化膜９）をメモリセルトランジスタのゲート絶縁膜（シリコン酸化膜３）、シリコン窒化膜４、アルミナ膜５の合計膜厚よりも薄くしたので、トランジスタ特性を向上させることができる。また、上記実施形態においては、ブロック膜としてアルミナ膜５を用いる構成としたので、書き込み特性または消去特性を向上できる。
【００３１】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００３２】
選択ゲートトランジスタのゲート電極ＳＧのゲート絶縁膜として、Ｐｕｒｅなシリコン酸化膜３を用いたが、酸窒化を施したシリコン酸窒化膜でも良い。この場合、シリコン酸窒化膜のほうが膜質が良いという利点がある。また、選択ゲートトランジスタのゲート電極ＳＧのゲート絶縁膜を、セルゲート絶縁膜のブロック膜（アルミナ膜５）と同じブロック膜とシリコン酸化膜とを積層した積層膜で構成しても良い。この場合でも、トラップ膜（シリコン窒化膜４）がないことで、閾値の変動を抑制することができる。
【００３３】
また、上記実施形態においては、選択ゲートトランジスタのゲート電極ＳＧとメモリセルトランジスタのゲート電極ＭＧとを別にパターニング加工するに際して、レジスト１０、１１を用いる構成としたが、これに代えて、ＢＳＧなどのいわゆるハードマスクを用いるように構成しても良い。この場合、ハードマスクを用いると、レジストに比べてデポ物を減らすことができるので、パターニング加工の変換差を小さくすることができる。また、ハードマスクとしてＢＳＧを用いた場合、ＶＰＣ（Vapor Phase Cleaning）により容易に剥離できるという利点がある。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係わるメモリセル領域の電気的構成を示す図
【図２】模式的に示す平面図
【図３】製造工程の一段階を模式的に示す図（その１）
【図４】製造工程の一段階を模式的に示す図（その２）
【図５】製造工程の一段階を模式的に示す図（その３）
【図６】製造工程の一段階を模式的に示す図（その４）
【図７】製造工程の一段階を模式的に示す図（その５）
【図８】製造工程の一段階を模式的に示す図（その６）
【図９】製造工程の一段階を模式的に示す図（その７）
【符号の説明】
【００３５】
図面中、１はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はシリコン酸化膜（トンネル絶縁膜）、４はシリコン窒化膜（トラップ膜）、５はアルミナ膜（ブロック膜）、６は多結晶シリコン層（電極材膜）、７はシリコン窒化膜（ハードマスク材膜）、８はシリコン酸化膜（ハードマスク材膜）、９はシリコン酸化膜（選択ゲート絶縁膜）、１０はレジスト（マスク材膜）、１１はレジスト（マスク材膜）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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