(57)【要約】【課題】イオン注入のダメージに起因する結晶欠陥の発生を防止することができる、半導体装置およびその製造方法を提供する。【解決手段】エピタキシャル層４の表面から掘り下がったトレンチ５ａの側面には、Ｎ型の不純物が導入されたポリシリコンからなるトレンチ側壁拡散層６が被着されている。エピタキシャル層４には、エピタキシャル層４中にＮ型不純物を拡散させることにより、トレンチ側壁拡散層６と導通可能に接続された埋め込み拡散層１２が形成されている。また、エピタキシャル層４の表面から掘り下がったトレンチ５ｂの側面には、Ｐ型の不純物が導入されたポリシリコンからなるトレンチ側壁拡散層９が被着されている。エピタキシャル層４には、エピタキシャル層４中にＰ型不純物を拡散させることにより、トレンチ側壁拡散層９と導通可能に接続された埋め込み拡散層１３が形成されている。【選択図】図１
2009170600.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面から掘り下がったトレンチの側面に被着され、不純物が導入されたポリシリコンからなるトレンチ側壁拡散層と、
前記半導体層中に不純物を拡散させて形成され、前記トレンチ側壁拡散層と導通可能に接続された埋め込み拡散層とを含む、半導体装置。
【請求項２】
前記トレンチ側壁拡散層は、前記埋め込み拡散層と同じ導電型を有している、請求項１に記載の半導体装置。
【請求項３】
半導体層を形成する工程と、
前記半導体層中に不純物を拡散させることにより、埋め込み拡散層を形成する工程と、
前記半導体層を掘り下げて、前記埋め込み拡散層を側面に露出させるトレンチを形成する工程と、
前記トレンチの内面を含む前記半導体層上に、不純物が導入されたポリシリコンからなるドープドポリシリコン層を形成する工程と、
前記トレンチ外における前記ドープドポリシリコン層を除去する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
複数のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を半導体基板上に混載する場合に、各半導体素子が形成される領域を電気的に分離する素子分離技術として、ＤＴＩ（Deep Trench Isolation）技術が知られている。
図４は、複数の半導体素子が形成される半導体基板の構造を示す模式的な断面図である。
【０００３】
半導体基板は、たとえば、厚膜ＳＯＩ（Silicon On Insulator）基板１０１からなる。厚膜ＳＯＩ基板１０１は、図示しないＰ型のシリコン基板上に、ＳｉＯ２（酸化シリコン）からなるＢＯＸ（Buried Oxide）層１０２を介して、Ｓｉ（シリコン）からなるＮ型のエピタキシャル層１０３を積層した構造を有している。
エピタキシャル層１０３には、平面視四角環状のディープトレンチ１０４がその表面から掘り下げて形成されている。ディープトレンチ１０４の最深部は、ＢＯＸ層１０２に達している。ディープトレンチ１０４内は、ＳｉＯ２からなる酸化膜１０５を介して、ポリシリコン１０６で埋め尽くされている。ディープトレンチ１０４に囲まれた領域には、ＭＯＳＦＥＴなどの半導体素子（図示せず）が形成される。
【０００４】
このように、ＤＴＩ技術が適用された半導体装置では、ディープトレンチ１０４に囲まれた領域が、その周囲から絶縁分離（誘電体分離）された素子形成領域となっている。
また、エピタキシャル層１０３には、ディープトレンチ１０４の側面に沿って、Ｐ型の不純物が導入された不純物拡散領域１０７が形成されている。エピタキシャル層１０３の深部には、Ｐ型の不純物が導入されたバイポーラトランジスタのコレクタ領域としての埋め込み拡散層１０８が形成されている。埋め込み拡散層１０８は、不純物拡散領域１０７に接している。これにより、埋め込み拡散層１０８とコレクタ電極取り出し部としての不純物拡散領域１０７とを低抵抗で接続することができ、バイポーラトランジスタの寄生容量を低減することができる。
【特許文献１】特開２０００−２４３８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造工程では、エピタキシャル層１０３に不純物拡散領域１０７を形成するために、エピタキシャル層１０３にディープトレンチ１０４が形成された後、Ｐ型不純物（たとえば、ボロン）のイオンが、ディープトレンチ１０４の側面に向けて、エピタキシャル層１０３の表面に対して傾斜する斜め方向から注入（斜め注入）される。その後、エピタキシャル層１０３に注入された不純物イオンを活性化するための熱処理が行われる。
【０００６】
エピタキシャル層１０３におけるディープトレンチ１０４の側面に沿った部分は、イオン注入の際に、不純物イオンが衝突することによるダメージを受ける。そのため、イオン注入後に熱処理が行われると、エピタキシャル層１０３におけるディープトレンチ１０４の側面に沿った部分に、イオン注入のダメージに起因する結晶欠陥が生じるおそれがあった。
【０００７】
そこで、本発明の目的は、イオン注入のダメージに起因する結晶欠陥の発生を防止することができる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表面から掘り下がったトレンチの側面に被着され、不純物が導入されたポリシリコンからなるトレンチ側壁拡散層と、前記半導体層中に不純物を拡散させて形成され、前記トレンチ側壁拡散層と導通可能に接続された埋め込み拡散層とを含む、半導体装置である。
この構成によれば、半導体層の表面から掘り下がったトレンチの側面には、不純物が導入されたポリシリコンからなるトレンチ側壁拡散層が被着されている。半導体層には、半導体層中に不純物を拡散させることにより、トレンチ側壁拡散層と導通可能に接続された埋め込み拡散層が形成されている。
【０００９】
トレンチ側壁拡散層と埋め込み拡散層とが導通可能に形成されているので、トレンチ側壁拡散層および埋め込み拡散層を介して半導体層の電位を制御することができる。そのため、半導体層の電位の制御のために、半導体層におけるトレンチの側面に沿った部分にイオン注入による不純物拡散層を設ける必要がない。よって、イオン注入のダメージに起因する結晶欠陥の発生を防止することができる。
【００１０】
請求項２に記載のように、前記トレンチ側壁拡散層は、前記埋め込み拡散層と同じ導電型を有していることが好ましい。
トレンチ側壁拡散層と埋め込み拡散層とが同じ導電型を有していることにより、これらの間にＰＮ接合（整流作用）が生じない。よって、トレンチ側壁拡散層と埋め込み拡散層との良好な導通状態を確保することができる。
【００１１】
請求項１に記載の半導体装置は、請求項３に記載の製造方法により得ることができる。
請求項３に記載の発明は、半導体層を形成する工程と、前記半導体層中に不純物を拡散させることにより、埋め込み拡散層を形成する工程と、前記半導体層を掘り下げて、前記埋め込み拡散層を側面に露出させるトレンチを形成する工程と、前記トレンチの内面を含む前記半導体層上に、不純物が導入されたポリシリコンからなるドープドポリシリコン層を形成する工程と、前記トレンチ外における前記ドープドポリシリコン層を除去する工程とを含む、半導体装置の製造方法である。
【００１２】
トレンチの内面を含む半導体層上に、不純物が導入されたポリシリコンからなるドープドポリシリコン層が形成された後、トレンチ外におけるドープドポリシリコン層が除去されることにより、トレンチ側壁拡散層が形成される。よって、トレンチ側壁拡散層の形成のために、半導体層におけるトレンチの側面に沿った部分へのイオン注入が行われないので、イオン注入のダメージに起因する結晶欠陥の発生を防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、厚膜ＳＯＩ基板２を備えている。厚膜ＳＯＩ基板２は、図示しないシリコン基板上に、ＳｉＯ２からなるＢＯＸ層３を介して、ＳｉからなるＮ型の半導体層としてのエピタキシャル層４を積層した構造を有している。
【００１４】
エピタキシャル層４には、平面視四角環状のトレンチ５ａがその表面から掘り下げて形成されている。トレンチ５ａの最深部は、ＢＯＸ層３に達している。
トレンチ５ａの側面には、Ｎ型の不純物イオン（たとえば、リンイオン）が導入されたポリシリコンからなるトレンチ側壁拡散層６が被着されている。トレンチ５ａの底面およびトレンチ側壁拡散層６の内側面上には、ＴＥＯＳ（テトラエトキシシラン）からなるＴＥＯＳ膜７が形成されている。ＴＥＯＳ膜７の内側には、不純物を含まないポリシリコンからなるポリシリコン層８が、トレンチ５ａを埋め尽くす厚さに形成されている。
【００１５】
また、エピタキシャル層４には、トレンチ５ａに囲まれた領域外において、平面視四角環状のトレンチ５ｂがその表面から掘り下げて形成されている。トレンチ５ｂの最深部は、ＢＯＸ層３に達している。
トレンチ５ｂの側面には、Ｐ型の不純物イオン（たとえば、ボロンイオン）が導入されたポリシリコンからなるトレンチ側壁拡散層９が被着されている。トレンチ５ｂの底面およびトレンチ側壁拡散層９の内側面上には、ＴＥＯＳからなるＴＥＯＳ膜１０が形成されている。ＴＥＯＳ膜１０の内側には、不純物を含まないポリシリコンからなるポリシリコン層１１が、トレンチ５ｂを埋め尽くす厚さに形成されている。
【００１６】
トレンチ５ａ，５ｂに囲まれた領域には、ＭＯＳＦＥＴなどの半導体素子（図示せず）がそれぞれ形成される。
このように、ＤＴＩ技術が適用された半導体装置１では、トレンチ５ａ，５ｂに囲まれた領域が、それぞれ周囲から絶縁分離（誘電体分離）された素子形成領域となっている。
トレンチ５ａに囲まれた領域において、エピタキシャル層４の深部には、バイポーラトランジスタのコレクタ領域としてのＮ型の埋め込み拡散層１２が形成されている。埋め込み拡散層１２は、その側面がトレンチ５ａの側面に臨み、コレクタ電極取り出し部としてのトレンチ側壁拡散層６と導通可能に接している。これにより、コレクタ領域（埋め込み拡散層１２）とコレクタ電極取り出し部（トレンチ側壁拡散層６）とを低抵抗で接続することができ、バイポーラトランジスタの寄生容量を低減することができる。
【００１７】
また、トレンチ５ｂに囲まれた領域において、エピタキシャル層４の深部には、バイポーラトランジスタのコレクタ領域としてのＰ型の埋め込み拡散層１３が形成されている。埋め込み拡散層１３は、その側面がトレンチ５ｂの側面に臨み、コレクタ電極取り出し部としてのトレンチ側壁拡散層９と導通可能に接している。これにより、コレクタ領域（埋め込み拡散層１３）とコレクタ電極取り出し部（トレンチ側壁拡散層９）とを低抵抗で接続することができ、バイポーラトランジスタの寄生容量を低減することができる。
【００１８】
そのため、バイポーラトランジスタの寄生容量を低減させるために、エピタキシャル層４におけるトレンチ５ａの側面に沿った部分に、イオン注入による不純物拡散層を設ける必要がない。また、バイポーラトランジスタの寄生容量を低減させるために、エピタキシャル層４におけるトレンチ５ｂの側面に沿った部分に、イオン注入による不純物拡散層を設ける必要がない。よって、エピタキシャル層４にイオン注入のダメージに起因する結晶欠陥が発生することを防止することができる。
【００１９】
また、トレンチ側壁拡散層７と埋め込み拡散層１２とが、ともにＮ型であることにより、これらの間にＰＮ接合（整流作用）が生じない。よって、トレンチ側壁拡散層６と埋め込み拡散層１２との良好な導通状態を確保することができる。
また、トレンチ側壁拡散層９と埋め込み拡散層１３とが、ともにＰ型であることにより、これらの間にＰＮ接合（整流作用）が生じない。よって、トレンチ側壁拡散層９と埋め込み拡散層１３との良好な導通状態を確保することができる。
【００２０】
図２Ａ〜２Ｒは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、図２Ａに示すように、ＢＯＸ層３を有するシリコン基板が用意され、エピタキシャル成長法により、ＢＯＸ層３上に第１エピタキシャル層１４（エピタキシャル層４）が形成される。その後、第１エピタキシャル層１４の表面にＮ型不純物が選択的にドーピングされる。また、第１エピタキシャル層１４の表面におけるＮ型不純物のイオンが注入された部分と間隔を空けた部分に、Ｐ型不純物が選択的にドーピングされる。その後、熱処理が行われることにより、第１エピタキシャル層１４の表面にドーピングされたＮ型不純物およびＰ型不純物が第１エピタキシャル層１４の表層部に拡散され、埋め込み拡散層１２および埋め込み拡散層１３がそれぞれ選択的に形成される。
【００２１】
次いで、図２Ｂに示すように、エピタキシャル成長法により、第１エピタキシャル層１４上に、第２エピタキシャル層１５が形成される。これにより、第１エピタキシャル層１４および第２エピタキシャル層１５からなるエピタキシャル層４が得られる。
その後、図２Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、エピタキシャル層４上に、ハードマスク１９が形成される。ハードマスク１９は、パッド酸化膜１６、ＳｉＮ（窒化シリコン）膜１７および酸化膜１８をシリコン基板側からこの順に積層することによって形成される。
【００２２】
その後、図２Ｄに示すように、フォトリソグラフィ技術およびエッチング技術により、エピタキシャル層４におけるトレンチ５ａが形成されるべき部分と対向するハードマスク１９の部分が除去され、開口２０が形成される。
この開口２０を介して、エピタキシャル層４がエッチングされることにより、図２Ｅに示すように、トレンチ５ａが形成される。トレンチ５ａの形成後、熱酸化により、トレンチ５ａの内面に犠牲酸化膜（図示せず）が形成される。この犠牲酸化膜が、フッ酸により除去された後、ＳＣ−１（アンモニア過酸化水素水）を用いた洗浄処理およびフッ酸を用いた洗浄処理が行われることにより、トレンチ５ａの内面が洗浄される。このとき、ハードマスク１９における酸化膜１８の表面もエッチングされ、酸化膜１８の膜厚が減少する。
【００２３】
その後、図２Ｆに示すように、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition：低圧化学的気相成長）法により、トレンチ５ａおよび開口２０の内面を含むハードマスク１９上に、リンが導入されたポリシリコンからなるドープドポリシリコン層２１が形成される。
次に、ドープドポリシリコン層２１がエッチバックされる。これにより、図２Ｇに示すように、ハードマスク１９上およびトレンチ５ａの底面上からドープドポリシリコン層２１が除去され、トレンチ５ａの側面に被着されたトレンチ側壁拡散層６が得られる。
【００２４】
その後、ハードマスク１９の表面にフッ酸が供給されることにより、図２Ｈに示すように、ハードマスク１９における酸化膜１８が除去される。
次いで、図２Ｉに示すように、シラン系ガスを用いたプラズマＣＶＤ法により、ＳｉＮ膜１７上に、ＳｉＯ２からなる酸化膜２２が形成される。酸化膜２２は、パッド酸化膜１６、ＳｉＮ膜１７とともにハードマスク２３をなす。また、この酸化膜２２は、カバレッジ性（段差被覆性）の低い条件で成膜される。そのため、酸化膜２２は、トレンチ５ａの内部に入り込まず、トレンチ５ａを塞ぐように形成される。
【００２５】
その後、図２Ｊに示すように、フォトリソグラフィ技術およびエッチング技術により、エピタキシャル層４におけるトレンチ５ｂが形成されるべき部分と対向するハードマスク２３の部分が除去され、開口２４が形成される。
この開口２４を介して、エピタキシャル層４がエッチングされることにより、図２Ｋに示すように、トレンチ５ｂが形成される。トレンチ５ｂの形成後、熱酸化により、トレンチ５ｂの内面に犠牲酸化膜（図示せず）が形成される。この犠牲酸化膜が、フッ酸により除去された後、ＳＣ−１を用いた洗浄処理およびフッ酸を用いた洗浄処理が行われることにより、トレンチ５ｂの内面が洗浄される。このとき、ハードマスク２３における酸化膜２２の表面もエッチングされ、酸化膜２２の膜厚が減少する。
【００２６】
その後、図２Ｌに示すように、ＬＰ−ＣＶＤ法により、トレンチ５ｂおよび開口２４の内面を含むハードマスク２３上に、ボロンが導入されたポリシリコンからなるドープドポリシリコン層２５が形成される。
次いで、ドープドポリシリコン層２５がエッチバックされる。これにより、ハードマスク２３上およびトレンチ５ｂの底面上からドープドポリシリコン層２５が除去され、図２Ｍに示すように、トレンチ５ｂの側面に被着されたトレンチ側壁拡散層９が得られる。
【００２７】
その後、ハードマスク２４の表面にフッ酸が供給されることにより、図２Ｎに示すように、ハードマスク２４における酸化膜２２が除去される。
次いで、図２Ｏに示すように、ＴＥＯＳ−Ｏ２系ガスを用いたＬＰ−ＣＶＤ法により、トレンチ５ａの底面およびトレンチ側壁拡散層６の内側面上、ならびにトレンチ５ｂの底面およびトレンチ側壁拡散層９の内側面上を含むＳｉＮ膜１７上に、ＴＥＯＳ層２６が形成される。
【００２８】
その後、図２Ｐに示すように、ＣＶＤ法により、ＴＥＯＳ層２６上に、不純物を含まないポリシリコンからなるポリシリコン層２７が堆積される。ポリシリコン層２７は、トレンチ５ａ，５ｂを埋め尽くす厚さに形成される。
次いで、ポリシリコン層２７がエッチバックされる。これにより、図２Ｑに示すように、ＴＥＯＳ膜２６におけるトレンチ５ａ，５ｂ外に形成された部分上からポリシリコン層２７が除去され、トレンチ５ａに埋設されたポリシリコン層８およびトレンチ５ｂに埋設されたポリシリコン層１１が得られる。
【００２９】
次に、図２Ｒに示すように、熱酸化法により、ポリシリコン層８，１１の表面が酸化される。
その後、ＴＥＯＳ膜２６におけるトレンチ５ａ，５ｂ外に形成された部分、ポリシリコン層８，１１における酸化された部分、ＳｉＮ膜１７およびパッド酸化膜１６が除去されることにより、図１に示す半導体装置１が得られる。
【００３０】
以上のように、トレンチ５ａの内面を含むエピタキシャル層４上に、リンが導入されたポリシリコンからなるドープドポリシリコン層２１が形成された後、トレンチ５ａ外におけるドープドポリシリコン層２１が除去されることにより、トレンチ側壁拡散層６が形成される。また、トレンチ５ｂの内面を含むハードマスク２３上に、ボロンが導入されたポリシリコンからなるドープドポリシリコン層２５が形成された後、トレンチ５ｂ外におけるドープドポリシリコン層２５が除去されることにより、トレンチ側壁拡散層９が形成される。よって、トレンチ側壁拡散層６，９の形成のために、エピタキシャル層４におけるトレンチ５ａ，５ｂの側面に沿った部分へのイオン注入が行われないので、イオン注入のダメージに起因する結晶欠陥の発生を防止することができる。
【００３１】
以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、上記の実施形態では、トレンチ５ｂの側面にボロンが導入されたポリシリコンからなるトレンチ側壁拡散層９が形成された構成を取り上げたが、トレンチ側壁拡散層９に代えて、リンが導入されたポリシリコンからなるトレンチ側壁拡散層３１（図３Ｍ参照）が設けられてもよい。この場合、トレンチ側壁拡散層３１を備える半導体装置５１（図３Ｍ参照）は、次に説明する製造方法により製造することができる。
【００３２】
図３Ａ〜３Ｍは、本発明の他の形態に係る半導体装置の製造方法を工程順に示す図解的な断面図である。
まず、図３Ａに示すように、ＢＯＸ層３を有するシリコン基板が用意され、エピタキシャル成長法により、ＢＯＸ層３上に第１エピタキシャル層１４（エピタキシャル層４）が形成される。その後、第１エピタキシャル層１４の表面にＮ型不純物が選択的にドーピングされる。また、第１エピタキシャル層１４の表面におけるＮ型不純物のイオンが注入された部分と間隔を空けた部分にＰ型不純物が選択的にドーピングされる。その後、熱処理が行われることにより、第１エピタキシャル層１４の表面にドーピングされたＮ型不純物およびＰ型不純物が第１エピタキシャル層１４の表層部に拡散され、埋め込み拡散層１２および埋め込み拡散層１３がそれぞれ選択的に形成される。拡散層１２および埋め込み拡散層１３が選択的に形成される。
【００３３】
次いで、図３Ｂに示すように、エピタキシャル成長法により、第１エピタキシャル層１４上に、第２エピタキシャル層１５が形成される。これにより、第１エピタキシャル層１４および第２エピタキシャル層１５からなるエピタキシャル層４が得られる。
その後、図３Ｃに示すように、ＣＶＤ法により、エピタキシャル層４上に、ハードマスク１９が形成される。ハードマスク１９は、パッド酸化膜１６、ＳｉＮ膜１７および酸化膜１８がシリコン基板側からこの順に積層されることによって形成される。
【００３４】
その後、図３Ｄに示すように、フォトリソグラフィ技術およびエッチング技術により、エピタキシャル層４におけるトレンチ５ａが形成されるべき部分と対向するハードマスク１９の部分が除去され、開口２８が形成されるとともに、エピタキシャル層４におけるトレンチ５ｂが形成されるべき部分と対向するハードマスク１９の部分が除去され、開口２９が形成される。
【００３５】
この開口２８，２９を介して、エピタキシャル層４がエッチングされることにより、図３Ｅに示すように、トレンチ５ａ，５ｂが形成される。トレンチ５ａ，５ｂの形成後、熱酸化により、トレンチ５ａ，５ｂの内面に犠牲酸化膜（図示せず）が形成される。この犠牲酸化膜が、フッ酸により除去された後、ＳＣ−１を用いた洗浄処理およびフッ酸を用いた洗浄処理が行われることにより、トレンチ５ａ，５ｂの内面が洗浄される。このとき、ハードマスク１９における酸化膜１８の表面もエッチングされ、酸化膜１８の膜厚が減少する。
【００３６】
その後、図３Ｆに示すように、ＬＰ−ＣＶＤ法により、トレンチ５ａ，５ｂおよび開口２８，２９の内面を含むハードマスク１９上に、リンが導入されたポリシリコンからなるドープドポリシリコン層３０が形成される。
次に、ドープドポリシリコン層３０がエッチバックされる。これにより、図３Ｇに示すように、ハードマスク１９上およびトレンチ５ａ，５ｂの底面上からドープドポリシリコン層３０が除去され、トレンチ５ａの側面に被着されたトレンチ側壁拡散層６およびトレンチ５ｂの側面に被着されたトレンチ側壁拡散層３１が得られる。
【００３７】
その後、ハードマスク１９の表面にフッ酸が供給されることにより、図３Ｈに示すように、ハードマスク１９における酸化膜１８が除去される。
次いで、図３Ｉに示すように、ＴＥＯＳ−Ｏ２系ガスを用いたＬＰ−ＣＶＤ法により、トレンチ５ａの底面およびトレンチ側壁拡散層６の内側面上、ならびにトレンチ５ｂの底面およびトレンチ側壁拡散層３１の内側面上を含むＳｉＮ膜１７上に、ＴＥＯＳ層２６が形成される。
【００３８】
その後、図３Ｊに示すように、ＣＶＤ法により、ＴＥＯＳ層２６上に、不純物を含まないポリシリコンからなるポリシリコン層２７が堆積される。ポリシリコン層２７は、トレンチ５ａ，５ｂを埋め尽くす厚さに形成される。
次いで、ポリシリコン層２７がエッチバックされる。これにより、図３Ｋに示すように、ＴＥＯＳ膜２６におけるトレンチ５ａ，５ｂ外に形成された部分上からポリシリコン層２７が除去され、トレンチ５ａに埋設されたポリシリコン層８およびトレンチ５ｂに埋設されたポリシリコン層１１が得られる。
【００３９】
次に、図３Ｌに示すように、熱酸化法により、ポリシリコン層８，１１の表面が酸化される。
その後、ＴＥＯＳ膜２６におけるトレンチ５ａ，５ｂ外に形成された部分、ポリシリコン層８，１１における酸化された部分、ＳｉＮ膜１７およびパッド酸化膜１６が除去される。これにより、トレンチ側壁拡散層６とポリシリコン層８との間に介在されるＴＥＯＳ膜７およびトレンチ側壁拡散層３１とポリシリコン層１１との間に介在されるＴＥＯＳ膜１０が形成され、図３Ｍに示す半導体装置５１が得られる。
【００４０】
この製造方法によれば、トレンチ側壁拡散層６，３１を同時に形成することができる。そのため、製造工程数の大幅な低減を図ることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す図解的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す図解的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す図解的な断面図である。
【図２Ｍ】図２Ｌの次の工程を示す図解的な断面図である。
【図２Ｎ】図２Ｍの次の工程を示す図解的な断面図である。
【図２Ｏ】図２Ｎの次の工程を示す図解的な断面図である。
【図２Ｐ】図２Ｏの次の工程を示す図解的な断面図である。
【図２Ｑ】図２Ｐの次の工程を示す図解的な断面図である。
【図２Ｒ】図２Ｑの次の工程を示す図解的な断面図である。
【図３Ａ】本発明の他の実施形態に係る半導体装置の製造方法を説明するための図解的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す図解的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す図解的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す図解的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す図解的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す図解的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す図解的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す図解的な断面図である。
【図３Ｉ】図３Ｈの次の工程を示す図解的な断面図である。
【図３Ｊ】図３Ｉの次の工程を示す図解的な断面図である。
【図３Ｋ】図３Ｊの次の工程を示す図解的な断面図である。
【図３Ｌ】図３Ｋの次の工程を示す図解的な断面図である。
【図３Ｍ】図３Ｌの次の工程を示す図解的な断面図である。
【図４】従来の半導体装置の構造を示す図解的な断面図である。
【符号の説明】
【００４２】
１      半導体装置
４      エピタキシャル層（半導体層）
５ａ    トレンチ
５ｂ    トレンチ
６      トレンチ側壁拡散層
９      トレンチ側壁拡散層
１２    埋め込み拡散層
１３    埋め込み拡散層
２１    ドープドポリシリコン層
２５    ドープドポリシリコン層
３０    ドープドポリシリコン層
３１    トレンチ側壁拡散層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図２Ｎ】
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【図２Ｏ】
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【図２Ｐ】
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【図２Ｑ】
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【図２Ｒ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図３Ｋ】
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【図３Ｌ】
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【図３Ｍ】
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【図４】
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