(57)【要約】【課題】同一導電型のトランジスタで構成されブートストラップ効果を利用したバッファに備わるトランジスタの劣化や誤動作を抑え、バッファの信頼性を向上する。【解決手段】入力端子ｉｎには、レベルシフタからの出力信号／０２が供給される。この出力信号／０２にはＬｏｗレベルの浮きが生じており、Ｌｏｗレベルの電位はＶＥＥより若干高いＶＥＥ’になっている。このようなＬｏｗレベル浮きが生じている出力信号／０２がゲートに供給され、かつ、ブートストラップ効果によって高電位電源ＶＤＤの２倍程度にまで高められた電位がドレインに供給されるトランジスタＴｒ３１２を、ボディ構造を有するＴＦＴとし、そのボディＢをソースＳに接続する。【選択図】図２
2009094927.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の論理レベルを反転した出力信号を生成するバッファであって、
ドレインに第１電位が供給され、ゲートが前記ドレインと接続される第１トランジスタと、
ゲートに前記入力信号が供給され、ドレインが前記第１トランジスタのソースと接続され、ソースに第２電位が供給される第２トランジスタと、
ゲートが前記第１トランジスタのソースと接続され、ドレインに前記第１電位が供給される第３トランジスタと、
前記第３トランジスタのソースと前記第３トランジスタのゲートとの間に設けられる第１容量素子と、
ゲートに前記入力信号が供給され、ドレインが前記第３トランジスタのソースと接続され、ソースに前記第２電位が供給される第４トランジスタとを備え、
前記第３トランジスタのソースから前記出力信号を取り出し、
前記第１乃至第４トランジスタの導電型は同一であり、
前記第２トランジスタは、ボディを備え、
前記ボディと前記第２トランジスタのソースとを接続する、
ことを特徴とするバッファ。
【請求項２】
前記第４トランジスタは、ボディを備え、
前記第４トランジスタのボディと前記第４トランジスタのソースとを接続する、
ことを特徴とする請求項１に記載のバッファ。
【請求項３】
入力信号の論理レベルを反転した出力信号を生成するバッファであって、
ドレインに第１電位が供給され、ゲートが前記ドレインと接続される第１トランジスタと、
ゲートに前記入力信号が供給され、ドレインが前記第１トランジスタのソースと接続され、ソースに第２電位が供給される第２トランジスタと、
ゲートが前記第１トランジスタのソースと接続され、ドレインに前記第１電位が供給される第３トランジスタと、
前記第３トランジスタのソースと前記第３トランジスタのゲートとの間に設けられる第１容量素子と、
ゲートに前記入力信号が供給され、ドレインが前記第３トランジスタのソースと接続され、ソースに前記第２電位が供給される第４トランジスタとを備え、
前記第３トランジスタのソースから前記出力信号を取り出し、
前記第１乃至第４トランジスタの導電型は同一であり、
前記第２トランジスタは、前記ゲートの他にバックゲートを備え、
前記バックゲートと前記第２トランジスタのソースとを接続する、
ことを特徴とするバッファ。
【請求項４】
前記第４トランジスタは、前記ゲートの他にバックゲートを備え、
前記第４トランジスタのバックゲートと前記第４トランジスタのソースとを接続する、
ことを特徴とする請求項３に記載のバッファ。
【請求項５】
高電位と低電位との振幅レベルを有する入力信号の論理レベルを反転した出力信号を生成するバッファであって、
ドレインに第１電位が供給され、ゲートが前記ドレインと接続される第１トランジスタと、
ゲートに前記入力信号が供給され、ドレインが前記第１トランジスタのソースと接続され、ソースに第２電位が供給される第２トランジスタと、
ゲートが前記第１トランジスタのソースと接続され、ドレインに前記第１電位が供給される第３トランジスタと、
前記第３トランジスタのソースと前記第３トランジスタのゲートとの間に設けられる第１容量素子と、
ゲートに前記入力信号が供給され、ドレインが前記第３トランジスタのソースと接続され、ソースに前記第２電位が供給される第４トランジスタとを備え、
前記第３トランジスタのソースから前記出力信号を取り出し、
前記第１乃至第４トランジスタの導電型は同一であり、
前記第２トランジスタは、前記ゲートの他にバックゲートを備え、
前記バックゲートには、前記導電型がＮ型の場合は、前記入力信号の振幅レベルが前記低電位である期間において、前記第２トランジスタの閾値電圧を前記低電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより大きくする電位が供給される一方、前記導電型がＰ型の場合は、前記入力信号の振幅レベルが前記高電位である期間において、前記第２トランジスタの閾値電圧を前記高電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより小さくする電位が供給される、
ことを特徴とするバッファ。
【請求項６】
前記バックゲートと前記第２トランジスタのゲートとを接続する、
ことを特徴とする請求項５に記載のバッファ。
【請求項７】
前記第４トランジスタは、前記ゲートの他にバックゲートを備え、
前記第４トランジスタのバックゲートには、前記導電型がＮ型の場合は、前記入力信号の振幅レベルが前記低電位である期間において、前記第４トランジスタの閾値電圧を前記低電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより大きくする電位が供給される一方、前記導電型がＰ型の場合は、前記入力信号の振幅レベルが前記高電位である期間において、前記第４トランジスタの閾値電圧を前記高電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより小さくする電位が供給される、
ことを特徴とする請求項５に記載のバッファ。
【請求項８】
前記第４トランジスタのバックゲートと前記第４トランジスタのゲートとを接続する、
ことを特徴とする請求項７に記載のバッファ。
【請求項９】
前記第１電位が供給される第１電源端子と、
前記第２電位が供給される第２電源端子と、
前記第３トランジスタのゲートと、前記第１電源端子または前記第２電源端子との間に設けられる第２容量素子とを備える、
ことを特徴とする請求項１乃至８のうちいずれか１項に記載のバッファ。
【請求項１０】
前記第１トランジスタは、
ドレインに第１電位が供給され、ゲートが前記ドレインと接続される、ことの代わりに、
ドレインに第１電位が供給され、ゲートに前記入力信号の論理レベルを反転した反転入力信号が供給される、
ことを特徴とする請求項１乃至９のうちいずれか１項に記載のバッファ。
【請求項１１】
前記バッファを構成する全てのトランジスタは薄膜トランジスタである、
ことを特徴とする請求項１乃至１０のうちいずれか１項に記載のバッファ。
【請求項１２】
基準電位と第３電位との振幅レベルを有する第１入力信号に対して、前記第３電位側の振幅レベルの電位を、前記基準電位との差分が前記第３電位より大きくなる第４電位とする第１出力信号を生成するレベルシフタと、
前記レベルシフタの後段に接続される請求項１乃至１１のうちいずれか１項に記載のバッファとを備え、
前記レベルシフタと前記バッファとを構成する全てのトランジスタの導電型は同一であり、
前記第１出力信号が前記バッファの前記入力信号として供給される、
ことを特徴とするレベルシフト回路。
【請求項１３】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素回路とを備えた表示装置であって、
前記複数の走査線の各々に走査信号を供給する走査線駆動回路と、
前記複数のデータ線の各々にデータ信号を供給するデータ線駆動回路とを備え、
前記走査線駆動回路の出力段に請求項１２に記載のレベルシフト回路を用いる、
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、片チャネル構成、すなわち同一導電型のトランジスタで構成され、ブートストラップ効果を利用したバッファ、これを利用したレベルシフト回路及び表示装置に関する。
【背景技術】
【０００２】
例えば、特許文献１に記載されているように、ブートストラップ効果を利用した片チャネル構成のインバータを２段接続してレベルシフタを構成することが知られている。このようなレベルシフタは、入力信号のＨｉ側の振幅レベルより高い電圧を電源として用いるインバータを複数用いることで、入力信号よりＨｉ側の振幅レベルが高い電圧となる出力信号を生成する。このとき、ブートストラップ効果により、出力信号のＨｉ側の振幅落ちを防ぐことができる。
【特許文献１】特開２００２−３２８６４３号公報（図６等参照）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１には、入力信号の振幅を負方向にシフトする負方向レベルシフタについては言及されていないが、仮に、Ｎチャネルのトランジスタで構成されたブートストラップ方式のインバータを用いて負方向のレベルシフト回路を構成すると、例えば、図１７（ａ）に示すような回路４００が考えられる。すなわち、２入力の片チャネルブートストラップ方式のレベルシフタ３００と、２入力の片チャネルブートストラップ方式のバッファ２４０ａ、２４０ｂとを組み合わせた構成である。図１７（ｂ）にレベルシフタ３００の回路構成を示し、図１７（ｃ）にバッファ２４０ａの回路構成を示す。なお、バッファ２４０ａとバッファ２４０ｂの回路構成は同じであるため、図１７（ｃ）にはバッファ２４０ａの回路構成のみを示している。
【０００４】
図１７（ｂ）及び図１７（ｃ）において、ＶＤＤは正電源（８Ｖ程度）であり、ＶＥＥは負電源（−０．５ＶＤＤ＝−４Ｖ程度）である。また、レベルシフタ３００に供給される入力信号０１は、ＶＤＤ−ＧＮＤ（０Ｖ）間の振幅を有している。すなわち、入力信号０１は、ＨｉレベルがＶＤＤで、ＬｏｗレベルがＧＮＤとなる。また、この入力信号０１を反転したものが入力信号／０１となる。同様に、レベルシフタ３００からの出力についても、出力信号０２を反転したものが出力信号／０２となる。また、レベルシフタ３００とバッファ２４０ａ、２４０ｂを構成する全てのトランジスタＴｒ１０１〜１０６，Ｔｒ２０１〜２０４は、Ｎチャネルの薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）である。
【０００５】
図１７（ｂ）に示すレベルシフタ３００において、入力端子ｉｎに供給される入力信号０１がＨｉレベルになると、トランジスタＴｒ１０２のゲートには、ＶＤＤからトランジスタＴｒ１０１の閾値電圧Ｖｔｈ分だけ降下したＶＤＤ−Ｖｔｈが供給される。その結果、トランジスタＴｒ１０２はオンする。この時、トランジスタＴｒ１０２のゲート・ソース間電圧は、入力信号０１がＨｉレベルに切り替わる前の段階、すなわち入力信号０１がＬｏｗレベルの場合において容量Ｃ１０７に保持されているＧＮＤ−ＶＥＥから、（ＶＤＤ−Ｖｔｈ）−ＶＥＥへと変化する。また、トランジスタＴｒ１０３は、出力端子ｏｕｔからの出力信号０２がＶＤＤ−２＊Ｖｔｈとなり、トランジスタＴｒ１０６がオンすることで、ゲートの電位がＶＥＥとなりオフする。
【０００６】
なお、トランジスタＴｒ１０２がオンしても容量１０７の電荷は保持されるため、トランジスタＴｒ１０２は、ゲートの電位が（ＶＤＤ−Ｖｔｈ）＋ＶＤＤに高まり、充分にオンする状態となる。すなわち、トランジスタＴｒ１０２は、容量１０７によるブートストラップ効果によってゲートの電位が２＊ＶＤＤ−Ｖｔｈとなり、出力端子ｏｕｔからの出力信号０２はＶＤＤとなる。なお、トランジスタＴｒ１０１は、トランジスタＴｒ１０２のゲートの電位がＶＤＤよりも高くなることでオフする。
【０００７】
一方、出力信号０２がＶＤＤになったことを受けてトランジスタＴｒ１０６がオンするが、この時点において入力端子／ｉｎには、入力信号／０１のＬｏｗレベル（ＧＮＤ）が供給されているため、トランジスタＴｒ１０５は、ゲート・ソース間電圧がＧＮＤ−ＶＥＥ（４Ｖ程度）となり、これが閾値電圧より若干高い値となるため、弱くオンしてしまう。この場合、出力端子／ｏｕｔからの出力信号／０２は、トランジスタＴｒ１０５とトランジスタＴｒ１０６のオン抵抗の比率できまる電位となり、出力信号／０２のＬｏｗレベルがＶＥＥよりも若干高いＶＥＥ’になってしまう。つまり、出力信号／０２にＬｏｗレベルの浮きが発生する。
【０００８】
これは、出力端子ｏｕｔからの出力信号０２についても共通する問題である。すなわち、逆に、出力信号／０２がＶＤＤになるとトランジスタＴｒ１０３がオンするが、この時点において入力端子ｉｎには、入力信号０１のＬｏｗレベル（ＧＮＤ）が供給されている。したがって、トランジスタＴｒ１０２は、ゲート・ソース間電圧がＧＮＤ−ＶＥＥ（４Ｖ程度）となり、これが閾値電圧より若干高い値となるため、弱くオンしてしまう。よって、出力端子ｏｕｔからの出力信号０２は、トランジスタＴｒ１０２とトランジスタＴｒ１０３のオン抵抗の比率できまる電位となり、出力信号０２のＬｏｗレベルについてもＶＥＥより若干高いＶＥＥ’になってしまう。
【０００９】
図１８は、負方向レベルシフト回路４００における入出力信号の波形図である。同図からも、レベルシフタ３００の出力信号０２，／０２にＬｏｗレベルの浮きが発生していることが確認できる。このようにレベルシフタ３００からの出力信号０２，／０２にＬｏｗレベルの浮きが発生すると、後段のバッファ２４０ａ、２４０ｂに備わるトランジスタＴｒ２０１〜２０４のうち、出力信号０２，／０２の供給を受けるトランジスタＴｒ２０１，２０２，２０４には、ホットキャリアによる性能の劣化や誤動作が生じてしまう場合がある。
【００１０】
すなわち、図１７（ｃ）に示す回路において、トランジスタＴｒ２０１，２０２，２０４のゲートには、出力信号０２，／０２のＬｏｗレベルとしてＶＥＥよりも若干高いＶＥＥ’が供給される。したがって、トランジスタＴｒ２０１，２０２，２０４として駆動能力が高く閾値電圧が低いＴＦＴを用いている場合、出力信号０２，／０２のＬｏｗレベル（ＶＥＥ’）が供給されると、トランジスタＴｒ２０１，２０２，２０４では、ゲート・ソース間電圧がＶＥＥ’−ＶＥＥとなり、これが閾値電圧付近の値をとる場合がある。このような場合、トランジスタＴｒ２０１，２０２，２０４には、出力信号０２，／０２のＬｏｗレベルが供給されている間、閾値電圧付近のゲート電圧が絶えず印加されることになる。このため、ホットキャリアによる性能の劣化や誤動作が生じてしまう。
【００１１】
さらに、トランジスタＴｒ２０２については、ホットキャリアによる問題に加え、ブートストラップ効果によりＶＤＤの２倍程度にまで高められた電位がドレインに供給されることになるため、劣化の進み具合がさらに大きくなる。仮に、トランジスタＴｒ２０２が劣化してしまうと、この劣化はバッファ２４０ａ、２４０ｂの出力信号ＯＡ，ＯＢにＬｏｗレベルに浮きを発生させ、次段以降の回路に備わるＴＦＴにも同様の劣化を生じさせてしまう。
【００１２】
本発明は、このような事情に鑑みてなされたものであり、その目的は、ブートストラップ効果を利用した片チャネル構成のバッファに備わるトランジスタの劣化や誤動作を抑え、バッファの信頼性を向上することである。
【課題を解決するための手段】
【００１３】
上述した課題を解決するため、本発明に係るバッファは、入力信号の論理レベルを反転した出力信号を生成するバッファであって、ドレインに第１電位が供給され、ゲートが前記ドレインと接続される第１トランジスタと、ゲートに前記入力信号が供給され、ドレインが前記第１トランジスタのソースと接続され、ソースに第２電位が供給される第２トランジスタと、ゲートが前記第１トランジスタのソースと接続され、ドレインに前記第１電位が供給される第３トランジスタと、前記第３トランジスタのソースと前記第３トランジスタのゲートとの間に設けられる第１容量素子と、ゲートに前記入力信号が供給され、ドレインが前記第３トランジスタのソースと接続され、ソースに前記第２電位が供給される第４トランジスタとを備え、前記第３トランジスタのソースから前記出力信号を取り出し、前記第１乃至第４トランジスタの導電型は同一であり、前記第２トランジスタは、ボディを備え、前記ボディと前記第２トランジスタのソースとを接続する、ことを特徴とする。
【００１４】
この発明によれば、第２トランジスタのボディとソースを接続しているので、例えば、第１〜第４トランジスタの導電型がＮ型の場合は、第２トランジスタにおいて、ゲートに入力信号のＬｏｗレベルの電位（低電位）が供給され、ゲート・ソース間電圧が入力信号の低電位−第２電位（低電位電源）となり、これが閾値電圧付近の値となっても、ホットキャリアによる第２トランジスタの劣化や誤動作を抑制することができる一方、第１〜第４トランジスタの導電型がＰ型の場合は、第２トランジスタにおいて、ゲートに入力信号のＨｉレベルの電位（高電位）が供給され、ゲート・ソース間電圧が入力信号の高電位−第２電位（高電位電源）となり、これが閾値電圧付近の値となっても、ホットキャリアによる第２トランジスタの劣化や誤動作を抑制することができる。したがって、バッファの信頼性を向上することができる。
【００１５】
なお、上述したバッファにおいて、前記第４トランジスタは、ボディを備え、前記第４トランジスタのボディと前記第４トランジスタのソースとを接続する構成であってもよい。この構成であれば、第４トランジスタについてもホットキャリアによる劣化や誤動作を抑制することができる。
【００１６】
また、本発明に係るバッファは、入力信号の論理レベルを反転した出力信号を生成するバッファであって、ドレインに第１電位が供給され、ゲートが前記ドレインと接続される第１トランジスタと、ゲートに前記入力信号が供給され、ドレインが前記第１トランジスタのソースと接続され、ソースに第２電位が供給される第２トランジスタと、ゲートが前記第１トランジスタのソースと接続され、ドレインに前記第１電位が供給される第３トランジスタと、前記第３トランジスタのソースと前記第３トランジスタのゲートとの間に設けられる第１容量素子と、ゲートに前記入力信号が供給され、ドレインが前記第３トランジスタのソースと接続され、ソースに前記第２電位が供給される第４トランジスタとを備え、前記第３トランジスタのソースから前記出力信号を取り出し、前記第１乃至第４トランジスタの導電型は同一であり、前記第２トランジスタは、前記ゲートの他にバックゲートを備え、前記バックゲートと前記第２トランジスタのソースとを接続する、ことを特徴とする。
【００１７】
この発明によれば、第２トランジスタのバックゲートとソースを接続しているので、例えば、第１〜第４トランジスタの導電型がＮ型の場合は、第２トランジスタにおいて、ゲートに入力信号のＬｏｗレベルの電位（低電位）が供給され、ゲート・ソース間電圧が入力信号の低電位−第２電位（低電位電源）となり、これが閾値電圧付近の値となっても、ホットキャリアによる第２トランジスタの劣化や誤動作を抑制することができる一方、第１〜第４トランジスタの導電型がＰ型の場合は、第２トランジスタにおいて、ゲートに入力信号のＨｉレベルの電位（高電位）が供給され、ゲート・ソース間電圧が入力信号の高電位−第２電位（高電位電源）となり、これが閾値電圧付近の値となっても、ホットキャリアによる第２トランジスタの劣化や誤動作を抑制することができる。したがって、バッファの信頼性を向上することができる。
【００１８】
なお、上述したバッファにおいて、前記第４トランジスタは、前記ゲートの他にバックゲートを備え、前記第４トランジスタのバックゲートと前記第４トランジスタのソースとを接続する構成であってもよい。この構成であれば、第４トランジスタについてもホットキャリアによる劣化や誤動作を抑制することができる。
【００１９】
また、本発明に係るバッファは、高電位と低電位との振幅レベルを有する入力信号の論理レベルを反転した出力信号を生成するバッファであって、ドレインに第１電位が供給され、ゲートが前記ドレインと接続される第１トランジスタと、ゲートに前記入力信号が供給され、ドレインが前記第１トランジスタのソースと接続され、ソースに第２電位が供給される第２トランジスタと、ゲートが前記第１トランジスタのソースと接続され、ドレインに前記第１電位が供給される第３トランジスタと、前記第３トランジスタのソースと前記第３トランジスタのゲートとの間に設けられる第１容量素子と、ゲートに前記入力信号が供給され、ドレインが前記第３トランジスタのソースと接続され、ソースに前記第２電位が供給される第４トランジスタとを備え、前記第３トランジスタのソースから前記出力信号を取り出し、前記第１乃至第４トランジスタの導電型は同一であり、前記第２トランジスタは、前記ゲートの他にバックゲートを備え、前記バックゲートには、前記導電型がＮ型の場合は、前記入力信号の振幅レベルが前記低電位である期間において、前記第２トランジスタの閾値電圧を前記低電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより大きくする電位が供給される一方、前記導電型がＰ型の場合は、前記入力信号の振幅レベルが前記高電位である期間において、前記第２トランジスタの閾値電圧を前記高電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより小さくする電位が供給される、ことを特徴とする。
【００２０】
この発明によれば、第２トランジスタのバックゲートに供給する電位を制御し、オフの状態にある第２トランジスタの閾値電圧を、第１〜第４トランジスタの導電型がＮ型の場合は、入力信号の低電位から第２電位（低電位電源）を減じた電圧値より大きくすることができる一方、第１〜第４トランジスタの導電型がＰ型の場合は、入力信号の高電位から第２電位（高電位電源）を減じた電圧値より小さくすることができる。したがって、第１〜第４トランジスタの導電型がＮ型の場合は、第２トランジスタにおいて、ゲートに入力信号の低電位が供給され、ゲート・ソース間電圧が入力信号の低電位−第２電位（低電位電源）となっても、これが閾値電圧付近の値にはならず、また、第１〜第４トランジスタの導電型がＰ型の場合は、第２トランジスタにおいて、ゲートに入力信号の高電位が供給され、ゲート・ソース間電圧が入力信号の高電位−第２電位（高電位電源）となっても、これが閾値電圧付近の値にはならない。よって、ホットキャリアによる第２トランジスタの劣化や誤動作を抑制することができ、さらに第２トランジスタにおけるリークの発生を防ぐこともできる。したがって、バッファの信頼性を向上することができる。
【００２１】
なお、上述したバッファにおいて、前記バックゲートと前記第２トランジスタのゲートとを接続する構成であってもよい。この構成であれば、第２トランジスタのバックゲートとゲートを接続するだけでよいので、バッファの回路構成を簡素化することができる。
【００２２】
また、上述したバッファにおいて、前記第４トランジスタは、前記ゲートの他にバックゲートを備え、前記第４トランジスタのバックゲートには、前記導電型がＮ型の場合は、前記入力信号の振幅レベルが前記低電位である期間において、前記第４トランジスタの閾値電圧を前記低電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより大きくする電位が供給される一方、前記導電型がＰ型の場合は、前記入力信号の振幅レベルが前記高電位である期間において、前記第４トランジスタの閾値電圧を前記高電位から前記第２電位を減じた電圧値からずらすため、前記閾値電圧をより小さくする電位が供給される構成であってもよい。この構成であれば、第４トランジスタについてもホットキャリアによる劣化や誤動作を抑制することができ、さらに第４トランジスタにおけるリークの発生も防ぐことができる。また、この場合に、前記第４トランジスタのバックゲートと前記第４トランジスタのゲートとを接続する構成であってもよい。この構成であれば、バッファの回路構成を簡素化することができる。
【００２３】
また、上述したバッファにおいて、前記第１電位が供給される第１電源端子と、前記第２電位が供給される第２電源端子と、前記第３トランジスタのゲートと、前記第１電源端子または前記第２電源端子との間に設けられる第２容量素子とを備える構成であってもよい。この構成であれば、第１容量素子と第２容量素子による容量分割によって、ブートストラップ効果が可能な範囲で第２トランジスタのドレインに供給される電位を下げることができるので、第２トランジスタの劣化を軽減することができる。 
【００２４】
また、上述したバッファにおいて、前記第１トランジスタは、ドレインに第１電位が供給され、ゲートが前記ドレインと接続される、ことの代わりに、ドレインに第１電位が供給され、ゲートに前記入力信号の論理レベルを反転した反転入力信号が供給される構成であってもよい。この構成であれば、例えば、図１７（ｃ）に示すような２入力１出力タイプのバッファにも本発明を適用することができる。
【００２５】
また、上述したバッファにおいて、これを構成する全てのトランジスタは薄膜トランジスタであってもよい。
【００２６】
また、本発明に係るレベルシフト回路は、基準電位と第３電位との振幅レベルを有する第１入力信号に対して、前記第３電位側の振幅レベルの電位を、前記基準電位との差分が前記第３電位より大きくなる第４電位とする第１出力信号を生成するレベルシフタと、前記レベルシフタの後段に接続される上述したいずれかのバッファとを備え、前記レベルシフタと前記バッファとを構成する全てのトランジスタの導電型は同一であり、前記第１出力信号が前記バッファの前記入力信号として供給される、ことを特徴とする。この発明によれば、レベルシフト回路の信頼性を向上することができる。
【００２７】
また、本発明に係る表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素回路とを備えた表示装置であって、前記複数の走査線の各々に走査信号を供給する走査線駆動回路と、前記複数のデータ線の各々にデータ信号を供給するデータ線駆動回路とを備え、前記走査線駆動回路の出力段に上述したレベルシフト回路を用いる、ことを特徴とする。この発明によれば、表示装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２８】
＜第１実施形態＞
図１は、第１実施形態に係る負方向レベルシフト回路４０１の全体構成を示すブロック図である。同図に示すように負方向レベルシフト回路４０１は、レベルシフタ３００にバッファ２４１を接続して構成される。この負方向レベルシフト回路４０１は、振幅がＶＤＤ−ＧＮＤとなる入力信号０１，／０１の信号レベルを負方向にシフトし、振幅がＶＤＤ−ＶＥＥとなる出力信号０３を生成する。各電圧の大小関係は、ＶＤＤ（８Ｖ程度）＞ＧＮＤ（０Ｖ）＞ＶＥＥ（−４Ｖ程度）である。また、レベルシフタ３００とバッファ２４１を構成する全てのトランジスタは、ＮチャネルのＴＦＴである。
【００２９】
なお、同図において、図１７（ａ）に示した負方向レベルシフト回路４００と共通する回路には同一の符号を付している。すなわち、本実施形態に係る負方向レベルシフト回路４０１のうち、図１７（ａ）に示した負方向レベルシフト回路４００と異なるのは、バッファ２４１のみである。レベルシフタ３００については、負方向レベルシフト回路４００と同じであり、その回路構成は図１７（ｂ）に示したとおりである。
【００３０】
また、図１に示すように、レベルシフタ３００は、入力信号０１が供給される第１入力端子ｉｎと、入力信号０１を反転した入力信号／０１が供給される第２入力端子／ｉｎと、入力信号０１と同相の出力信号０２を出力する第１出力端子ｏｕｔと、入力信号／０１と同相の出力信号／０２を出力する第２出力端子／ｏｕｔに加え、高電位電源ＶＤＤが供給される第１電源端子と、低電位電源ＶＥＥが供給される第２電源端子とを備える。また、バッファ２４１は、レベルシフタ３００の第２出力端子／ｏｕｔと接続される入力端子ｉｎと、出力信号０３を出力する出力端子ｏｕｔに加え、高電位電源ＶＤＤが供給される第１電源端子と、低電位電源ＶＥＥが供給される第２電源端子とを備える。
【００３１】
図２は、第１実施形態に係るバッファ２４１の構成を示す回路図である。
本実施形態に係るバッファ２４１は、レベルシフタ３００からの出力信号／０２を入力信号として、その論理レベルを反転した出力信号０３を生成するインバータである。また、本実施形態に係るバッファ２４１は、図１７（ｃ）に示したバッファ２４０ａとは異なり、１入力１出力タイプのバッファである。このため、トランジスタＴｒ２０１をダイオード接続している点で、図１７（ｃ）に示したバッファ２４０ａと相違する。加えて、本実施形態に係るバッファ２４１は、図１７（ｃ）に示したトランジスタＴｒ２０２を、ボディ構造を有するＮチャネルのトランジスタＴｒ３１２（ＴＦＴ）に置き換え、そのボディＢをソースＳに接続した点で、図１７（ｃ）に示したバッファ２４０ａと異なる。トランジスタＴｒ３１２の構造を図３に示す。
【００３２】
図３に示すように、トランジスタＴｒ３１２は、絶縁性の基板の表面に形成された半導体層１２（例えば、ポリシリコンの膜体）を有する。半導体層１２を覆うゲート絶縁膜（図示略）を挟んで半導体層１２と対向するようにゲート電極１３（図２のゲートＧ）が形成される。半導体層１２には、ソース領域１２Ｓとドレイン領域１２Ｄとチャネルコンタクト領域Ａとがゲート電極１３の作成後に形成される。ソース領域１２Ｓ及びドレイン領域１２Ｄは、Ｎ型の不純物が導入された領域である。これに対し、チャネルコンタクト領域Ａは、トランジスタＴｒ３１２のチャネルとは逆の導電型であるＰ型の不純物が導入された領域である。
【００３３】
また、半導体層１２及びゲート電極１３を被覆するように層間絶縁層（図示略）が形成され、この層間絶縁層には、複数の貫通孔Ｈ１，Ｈ２，Ｈ３が形成される。半導体層１２のソース領域１２Ｓには、貫通孔Ｈ１を介してソース電極１４（図２のソースＳ）が接続され、ドレイン領域１２Ｄには、貫通孔Ｈ２を介してドレイン電極１５（図２のドレインＤ）が接続される。また、半導体層１２のチャネルコンタクト領域Ａには、貫通孔Ｈ３を介してボディ電極（図２のボディＢ）１６が接続される。
【００３４】
次に、図２に示したバッファ２４１の動作について説明する。
バッファ２４１の入力端子ｉｎには、レベルシフタ３００の出力信号／０２が供給される。入力端子ｉｎに供給される出力信号／０２がＨｉレベル（ＶＤＤ）になると、プルダウン側の２つのトランジスタＴｒ３１２，２０４が両方ともオンする。また、トランジスタＴｒ２０１はダイオード接続されているので、ノードαの電位は、トランジスタＴｒ２０１とトランジスタＴｒ３１２のオン抵抗の比率できまる値になる。例えば、トランジスタＴｒ２０１のオン抵抗がトランジスタＴｒ３１２のオン抵抗よりも極めて小さければ、ノードαの電位は、≒ＶＤＤ−Ｖｔｈ（トランジスタＴｒ２０１の閾値電圧）となり、トランジスタＴｒ２０３がオンする。
【００３５】
したがって、出力端子ｏｕｔから出力される出力信号０３の電位は、トランジスタＴｒ２０３とトランジスタＴｒ２０４のオン抵抗の比率できまる値になる。但し、トランジスタＴｒ２０４の駆動能力はトランジスタＴｒ２０３に比べて高く設定されており、トランジスタＴｒ２０４のオン抵抗はトランジスタＴｒ２０３のオン抵抗よりも極めて小さい。このため、出力信号０３の電位は、≒ＶＥＥとなる。また、ノードαの電位が≒ＶＤＤ−Ｖｔｈとなる一方、出力信号０３の電位が≒ＶＥＥとなるので、容量２０５には、≒（ＶＤＤ−Ｖｔｈ）−ＶＥＥに相当する電荷が保持される。
【００３６】
一方、入力端子ｉｎに供給される出力信号／０２がＬｏｗレベル（ＶＥＥ’）になると、プルダウン側の２つのトランジスタＴｒ３１２，２０４は、ゲート・ソース間電圧がＶＥＥ’−ＶＥＥとなり、これが閾値電圧より若干高い値をとるため、完全にオフしきれないものの、ほぼオフの状態になる。したがって、出力段の２つのトランジスタＴｒ２０３，２０４のうち、トランジスタＴｒ２０３のみが完全にオンしている状態となり、出力信号０３の電位が上がり始める。
【００３７】
また、容量２０５には、≒（ＶＤＤ−Ｖｔｈ）−ＶＥＥに相当する電荷が保持されているため、出力信号０３の電位の上昇に伴い、ノードαの電位、すなわちトランジスタＴｒ２０３のゲートに供給される電位を更に高めていく。この容量２０５によるブートストラップ効果によってトランジスタＴｒ２０３は充分にオンする状態となる。なお、トランジスタＴｒ２０１は、ノードαの電位がＶＤＤよりも高くなることでオフする。出力信号０３の電位は、トランジスタＴｒ２０４を完全にオフしきれていないため、ＶＤＤよりも若干低いＶＤＤ’となる。また、容量２０５によるブートストラップ効果によって、ノードαの電位は、≒｛（ＶＤＤ−Ｖｔｈ）−ＶＥＥ｝＋ＶＤＤ’、すなわち、高電位電源ＶＤＤの２倍強にまで高められる。
【００３８】
ところで、前述したように、レベルシフタ３００の出力信号／０２には、Ｌｏｗレベルの浮きが発生しており、Ｌｏｗレベルの電位はＶＥＥよりも若干高いＶＥＥ’になっている。この出力信号／０２は、バッファ２４１において、トランジスタＴｒ３１２のゲートＧとトランジスタＴｒ２０４のゲートに供給されている。したがって、トランジスタＴｒ３１２，２０４として駆動能力が高く閾値電圧が低いＴＦＴを用いている場合、入力端子ｉｎに出力信号／０２のＬｏｗレベル（ＶＥＥ’）が供給されると、トランジスタＴｒ３１２，２０４では、ゲート・ソース間電圧がＶＥＥ’−ＶＥＥとなり、これが閾値電圧付近の値をとる場合がある。このような場合、トランジスタＴｒ３１２，２０４には、出力信号／０２のＬｏｗレベルが供給されている間、閾値電圧付近のゲート電圧が絶えず印加されることになるため、ホットキャリアによる性能の劣化や誤動作が生じてしまう。
【００３９】
さらに、トランジスタＴｒ３１２については、ホットキャリアによる問題に加え、上述したようにブートストラップ効果によって高電位電源ＶＤＤの２倍強にまで高められたドレイン電圧が印加されることになるため、劣化の進み具合がさらに大きくなる。仮に、トランジスタＴｒ３１２が劣化してしまうと、この劣化はバッファ２４１の出力信号０３にＬｏｗレベルの浮きを発生させ、次段以降の回路に備わるＴＦＴにも同様の劣化を生じさせてしまう。
【００４０】
以上のようなことから本実施形態では、トランジスタＴｒ３１２を、図３に示したボディ構造を有するＴＦＴとし、そのボディＢをソースＳに接続することで、ホットキャリアによるトランジスタＴｒ３１２の劣化や誤動作を低減し、バッファ２４１の信頼性を高めている。なお、ＴＦＴにおいてボディＢをソースＳに接続することで、ホットキャリアによる劣化や誤動作を抑制できる理由については、諸説あり、確定的なことは未だ解明されていない。しかしながら、ＴＦＴにおいてボディＢをソースＳに接続することでホットキャリアによる劣化や誤動作が低減することは、シミュレーションや実験によって確認されている。
【００４１】
このように本実施形態によれば、バッファ２４１に備わる４つのトランジスタＴｒ２０１，３１２，２０３，２０４のうち、レベルシフタ３００からの出力信号／０２がゲートに供給され、かつ、ブートストラップ効果によって高電位電源ＶＤＤの２倍強にまで高められた電位がドレインに供給されるトランジスタＴｒ３１２を、ボディ構造を有するＴＦＴとし、そのボディＢをソースＳに接続しているので、レベルシフタ３００の出力信号／０２にＬｏｗレベルの浮きが生じていても、ホットキャリアによるトランジスタＴｒ３１２の劣化や誤動作を抑制することができる。したがって、バッファ２４１や負方向レベルシフト回路４０１の信頼性を高めることができる。
【００４２】
なお、レベルシフタ３００からの出力信号／０２は、トランジスタＴｒ２０４のゲートにも供給されているので、図２に示すトランジスタＴｒ２０４についても、ボディ構造を有するトランジスタＴｒ３１２（図３）に置き換え、そのボディＢをソースＳに接続する構成としてもよい。このようにすれば、トランジスタＴｒ２０４についてもホットキャリアによる劣化や誤動作を抑制することができる。
【００４３】
＜第２実施形態＞
図４は、第２実施形態に係るバッファ２４２の構成を示す回路図である。
なお、同図において、第１実施形態で説明したバッファ２４１と共通する構成要素には同一の符号を付している。本実施形態に係るバッファ２４２は、ノードα（トランジスタＴｒ２０３のゲート）と第２電源端子（ＶＥＥ）との間に容量２０６を接続している点で、第１実施形態におけるバッファ２４１と異なる。
【００４４】
このように容量２０６を追加した場合、入力端子ｉｎに出力信号／０２のＨｉレベル（ＶＤＤ）が供給されると、容量２０５及び容量２０６には、≒（ＶＤＤ−Ｖｔｈ）−ＶＥＥに相当する電荷が保持される。一方、入力端子ｉｎに出力信号／０２のＬｏｗレベル（ＶＥＥ’）が供給されると、出力信号０３の電位が上がり始めるが、この際、トランジスタＴｒ２０４がほぼオフの状態に移行したことに伴い、容量２０５及び容量２０６に保持されている電荷が、その容量値に反比例する形で再分配される（容量分割）。したがって、ノードαの電位を、ブートストラップ動作が十分可能な範囲でより低い値に設定することができる。つまり、第１実施形態では、ブートストラップ効果によってノードαの電位が｛（ＶＤＤ−Ｖｔｈ）−ＶＥＥ｝＋ＶＤＤ’となるが、本実施形態では、ノードαの電位を、ブートストラップ動作が可能な範囲で、｛（ＶＤＤ−Ｖｔｈ）−ＶＥＥ｝＋ＶＤＤ’よりも低い値に下げることができる。よって、トランジスタＴｒ３１２のドレインＤに印加される電位を下げることができ、第１実施形態の場合よりもトランジスタＴｒ３１２の劣化を軽減することができる。
【００４５】
なお、図４において、容量２０６は、ノードαと第２電源端子（ＶＥＥ）との間ではなく、ノードαと第１電源端子（ＶＤＤ）との間に接続される構成であってもよい。また、図４において、トランジスタＴｒ２０４についても、ボディ構造を有するトランジスタＴｒ３１２（図３）に置き換え、そのボディＢをソースＳに接続する構成としてもよい。
【００４６】
＜第３実施形態＞
図５は、第３実施形態に係るバッファ２４３の構成を示す回路図である。
なお、同図において、第１実施形態で説明したバッファ２４１と共通する構成要素には同一の符号を付している。本実施形態に係るバッファ２４３が、第１実施形態におけるバッファ２４１（図２）と異なるのは、ボディ構造を有するＮチャネルのトランジスタＴｒ３１２（ＴＦＴ）の代わりに、バックゲート構造を有するＮチャネルのトランジスタＴｒ３２２（ＴＦＴ）を使用し、そのバックゲートＢＧをソースＳに接続している点である。トランジスタＴｒ３２２の構造を図６に示す。
【００４７】
図６に示すように、トランジスタＴｒ３２２は、絶縁性の基板２０の表面に形成される。基板２０を被覆する下地層２１の表面にバックゲートＢＧが形成される。バックゲートＢＧは、ゲート絶縁膜２３で覆われ、ゲート絶縁膜２３の表面に半導体層２５（例えばポリシリコンの膜体）が形成される。半導体層２５の表面上のゲート絶縁膜２７を挟んで半導体層２５のチャネル領域と対向するようにゲートＧが形成される。半導体層２５のソース領域には層間絶縁層２９の貫通孔を介してソースＳが接続され、半導体層２５のドレイン領域には層間絶縁層２９の貫通孔を介してドレインＤが接続される。
【００４８】
このように本実施形態では、ボディ構造を有するトランジスタＴｒ３１２の代わりに、バックゲート構造を有するトランジスタＴｒ３２２を使用し、そのバックゲートＢＧをソースＳに接続しているが、このような構成であっても、第１実施形態の場合と同様に、ホットキャリアによるトランジスタＴｒ３２２の劣化や誤動作を低減することができる。なお、ＴＦＴにおいてバックゲートＢＧをソースＳに接続することで、ホットキャリアによる劣化や誤動作を抑制できる理由については、ボディＢをソースＳに接続する場合と同様に、確定的なことは未だ解明されていない。しかしながら、ＴＦＴにおいてバックゲートＢＧをソースＳに接続することでホットキャリアによる劣化や誤動作が低減することは、シミュレーションや実験によって確認されている。
【００４９】
また、ＬＤＤ（Lightly Doped Drain）領域を有する前提の下で、ソース・ドレイン間耐圧の向上については、以下のように説明することができる。すなわち、バックゲート電極の電位をソース電位に近い電位に固定し、ソース・ドレイン間の電圧を大きな値にすると、ドレイン領域とバックゲート電極との間に電圧差が生じる。この時の電界は低濃度不純物領域の実効的なキャリア濃度を低下させるように働く。したがって、バックゲート構造を有していない場合に不純物濃度を下げた時と同じ効果によって、ソース・ドレイン間耐圧が向上されるものと考えられる（高濃度領域に近い低濃度領域に新たにキャリアの少ない部分が生じ、この部分にソース・ドレイン間の電圧の一部がかかり、低濃度領域のゲート電極端に集中していたソース・ドレイン間の電圧が分散される）。
【００５０】
このように本実施形態によれば、バッファ２４３に備わる４つのトランジスタＴｒ２０１，３２２，２０３，２０４のうち、レベルシフタ３００からの出力信号／０２がゲートに供給され、かつ、ブートストラップ効果によって高電位電源ＶＤＤの２倍強にまで高められた電位がドレインに供給されるトランジスタＴｒ３２２を、バックゲート構造を有するＴＦＴとし、そのバックゲートＢＧをソースＳに接続しているので、レベルシフタ３００の出力信号／０２にＬｏｗレベルの浮きが生じていても、ホットキャリアによるトランジスタＴｒ３２２の劣化や誤動作を抑制することができる。したがって、バッファ２４３やこれを用いて構成される負方向レベルシフト回路の信頼性を高めることができる。
【００５１】
なお、レベルシフタ３００からの出力信号／０２は、トランジスタＴｒ２０４のゲートにも供給されているので、図５に示すトランジスタＴｒ２０４についても、バックゲート構造を有するトランジスタＴｒ３２２（図６）に置き換え、そのバックゲートＢＧをソースＳに接続する構成としてもよい。このようにすれば、トランジスタＴｒ２０４についてもホットキャリアによる劣化や誤動作を抑制することができる。
【００５２】
＜第４実施形態＞
図７は、第４実施形態に係るバッファ２４４の構成を示す回路図である。
なお、同図において、第３実施形態で説明したバッファ２４３と共通する構成要素には同一の符号を付している。本実施形態に係るバッファ２４４は、ノードαと第２電源端子（ＶＥＥ）との間に容量２０６を接続している点で、第３実施形態におけるバッファ２４３と異なる。このように容量２０６を追加すると、上述した第２実施形態で説明したように、容量２０５と容量２０６による容量分割によって、ノードαの電位をブートストラップ動作が可能な範囲でより低い値にすることができる。したがって、トランジスタＴｒ３２２のドレインＤに印加される電位を下げることができ、第３実施形態の場合よりもトランジスタＴｒ３２２の劣化を軽減することができる。
【００５３】
なお、図７において、容量２０６は、ノードαと第２電源端子（ＶＥＥ）との間ではなく、ノードαと第１電源端子（ＶＤＤ）との間に接続される構成であってもよい。また、図７において、トランジスタＴｒ２０４についても、バックゲート構造を有するトランジスタＴｒ３２２（図６）に置き換え、そのバックゲートＢＧをソースＳに接続する構成としてもよい。
【００５４】
＜第５実施形態＞
図８は、第５実施形態に係るバッファ２４５の構成を示す回路図である。
なお、同図において、第３実施形態で説明したバッファ２４３と共通する構成要素には同一の符号を付している。本実施形態に係るバッファ２４５が、第３実施形態におけるバッファ２４３（図５）と異なるのは、トランジスタＴｒ３２２のバックゲートＢＧをソースＳに接続するのではなく、バックゲートＢＧに入力信号ＶBGを供給している点である。また、このように入力信号ＶBGを供給するようにしたので、バッファ２４５には第２入力端子ｉｎ２が設けられている。
【００５５】
図９は、Ｎチャネル型のトランジスタＴｒ３２２において、ゲートＧに印加される電圧ＶG（横軸）とソースＳ・ドレインＤ間に流れるドレイン電流ＩD（縦軸）との関係をバックゲートＢＧに印加される電圧ＶBG毎に示したグラフである。このグラフから明らかとなるように、バックゲートＢＧに正電圧を印加すると閾値電圧は左（マイナス）方向にシフトする一方、バックゲートＢＧに負電圧を印加すると閾値電圧は右（プラス）方向にシフトする。このようにバックゲート構造を有するＮチャネル型のトランジスタＴｒ３２２では、バックゲートＢＧに印加する電圧ＶBGが低いほど閾値電圧が高くなり、オン状態に遷移しにくくなる。
【００５６】
図１０は、第１入力端子ｉｎに供給されるレベルシフタ３００の出力信号／０２と、第２入力端子ｉｎ２に供給される入力信号ＶBGのタイミングチャートである。同図に示すように、入力信号ＶBG は、出力信号／０２と同相の波形を有しており、ＬｏｗレベルとＨｉレベルの値のみが異なる。同図に示すタイミングチャートと図８に示す回路図から明らかとなるように、本実施形態に係るバッファ２４５では、第１入力端子ｉｎに出力信号／０２のＨｉレベル（ＶＤＤ）が供給される場合には、トランジスタＴｒ３２２のバックゲートＢＧに入力信号ＶBGのＨｉレベル（ＶＥＥ＝−４Ｖ程度）が供給される。一方、第１入力端子ｉｎに出力信号／０２のＬｏｗレベル（ＶＥＥ’）が供給される場合には、トランジスタＴｒ３２２のバックゲートＢＧに入力信号ＶBGのＬｏｗレベル（ＶＥＥ−ＶＤＤ＝−１２Ｖ程度）が供給される。
【００５７】
このようにバッファ２４５では、トランジスタＴｒ３２２のバックゲートＢＧに印加する電位を入力信号ＶBGを用いて制御し、トランジスタＴｒ３２２について、オンしている場合の閾値電圧ＶｔｈＯＮと、オフしている場合の閾値電圧ＶｔｈＯＦＦとを異ならせ、かつ閾値電圧ＶｔｈＯＦＦ＞閾値電圧ＶｔｈＯＮとすることで、オフの状態にあるトランジスタＴｒ３２２をオンしにくくしている。
【００５８】
また、本実施形態に係るバッファ２４５では、入力信号ＶBGのＬｏｗレベル、すなわち、オフの状態にあるトランジスタＴｒ３２２のバックゲートＢＧに印加する電位を、ＶＥＥ−ＶＤＤ（−１２Ｖ程度）とすることで、閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥよりも大きな値に変更する。
【００５９】
なお、閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥよりも大きな値に変更するためにバックゲートＢＧに印加しなければならない電位は、トランジスタＴｒ３２２として使用するトランジスタの特性（閾値電圧Ｖｔｈと、バックゲートＢＧに印加されるバックゲート電圧ＶBGとの関係）によって異なる。上述したＶＥＥ−ＶＤＤは例示に過ぎず、使用するトランジスタの特性に従って、閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥよりも大きくすることのできるバックゲート電圧ＶBGを適宜選択し、これを、出力信号／０２がＬｏｗレベルの期間において、トランジスタＴｒ３２２のバックゲートＢＧに印加してやればよい。
【００６０】
このようにオフの状態にあるトランジスタＴｒ３２２の閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥよりも大きくすると、トランジスタＴｒ３２２では、ゲートＧに出力信号／０２のＬｏｗレベル（ＶＥＥ’）が供給され、ゲート・ソース間電圧がＶＥＥ’−ＶＥＥとなっても、これが閾値電圧ＶｔｈＯＦＦ付近の値にはならないため、ホットキャリアによる劣化や誤動作を抑制することができる。
【００６１】
このように本実施形態によれば、トランジスタＴｒ３２２のバックゲートＢＧに印加する電圧を入力信号ＶBGを用いて制御し、オフの状態にあるトランジスタＴｒ３２２の閾値電圧ＶｔｈＯＦＦを、出力信号／０２のＬｏｗレベル（ＶＥＥ’）−低電位電源ＶＥＥよりも大きな値にずらすことができるので、レベルシフタ３００の出力信号／０２にＬｏｗレベルの浮きが生じていても、ホットキャリアによるトランジスタＴｒ３２２の劣化や誤動作を抑制することができる。また、トランジスタＴｒ３２２におけるリークの発生も防ぐことができる。したがって、バッファ２４５やこれを用いて構成される負方向レベルシフト回路の信頼性を高めることができる。
【００６２】
なお、レベルシフタ３００からの出力信号／０２は、トランジスタＴｒ２０４のゲートにも供給されているので、図８に示すトランジスタＴｒ２０４についても、バックゲート構造を有するトランジスタＴｒ３２２（図６）に置き換え、そのバックゲートＢＧに入力信号ＶBGを供給する構成としてもよい。また、図８において、ノードαと、第１電源端子（ＶＤＤ）または第２電源端子（ＶＥＥ）との間に容量素子を接続し、トランジスタＴｒ３２２のドレインＤに印加される電位をブートストラップ動作が可能な範囲でより低い値に下げるようにしてもよい。
【００６３】
＜第６実施形態＞
図１１は、第６実施形態に係るバッファ２４６の構成を示す回路図である。
なお、同図において、第５実施形態におけるバッファ２４５と共通する構成要素には同一の符号を付している。本実施形態に係るバッファ２４６は、トランジスタＴｒ３２２のバックゲートＢＧをゲートＧに接続している点で、第５実施形態におけるバッファ２４５と異なる。また、バックゲートＢＧをゲートＧに接続することで、レベルシフタ３００の出力信号／０２をトランジスタＴｒ３２２のバックゲートＢＧにも供給しているので、第５実施形態の場合とは異なり、入力信号ＶBGが不要となる。このため、バッファ２４６には第２入力端子ｉｎ２がない。バッファ２４６の入力端子ｉｎに供給されるレベルシフタ３００の出力信号／０２を図１２に示す。
【００６４】
本実施形態に係るバッファ２４６では、入力端子ｉｎに出力信号／０２のＨｉレベル（ＶＤＤ）が供給される場合には、トランジスタＴｒ３２２のバックゲートＢＧにも出力信号／０２のＨｉレベル（ＶＤＤ）が供給される。一方、入力端子ｉｎに出力信号／０２のＬｏｗレベル（ＶＥＥ’）が供給される場合には、トランジスタＴｒ３２２のバックゲートＢＧにも出力信号／０２のＬｏｗレベル（ＶＥＥ’）が供給される。
【００６５】
このように本実施形態に係るバッファ２４６では、バックゲートＢＧにＶＤＤ（８Ｖ）を印加することで、オンの状態にあるトランジスタＴｒ３２２の閾値電圧ＶｔｈＯＮの値を設定する一方、バックゲートＢＧにＶＥＥ’（−４Ｖ程度）を印加することで、オフの状態にあるトランジスタＴｒ３２２の閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥよりも大きな値に変更する。このようにオフの状態にあるトランジスタＴｒ３２２の閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥよりも大きくすると、トランジスタＴｒ３２２では、ゲートＧに出力信号／０２のＬｏｗレベル（ＶＥＥ’）が供給され、ゲート・ソース間電圧がＶＥＥ’−ＶＥＥとなっても、これが閾値電圧ＶｔｈＯＦＦ付近の値にはならないため、ホットキャリアによる劣化や誤動作を抑制することができる。
【００６６】
以上説明したように本実施形態に係るバッファ２４６においても、オフの状態にあるトランジスタＴｒ３２２の閾値電圧ＶｔｈＯＦＦを、出力信号／０２のＬｏｗレベル（ＶＥＥ’）−低電位電源ＶＥＥよりも大きな値にずらすことができるので、上述した第５実施形態の場合と同様の効果を奏する。また、トランジスタＴｒ３２２のバックゲートＢＧをゲートＧに接続するだけでよいので、第５実施形態の場合よりも回路構成を簡素化できる。
【００６７】
なお、トランジスタＴｒ３２２として使用するトランジスタの特性（閾値電圧Ｖｔｈと、バックゲートＢＧに印加されるバックゲート電圧ＶBGとの関係）によっては、トランジスタＴｒ３２２のバックゲートＢＧに出力信号／０２をそのまま供給しても、閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥより大きな値に変更できない場合がある。すなわち、バックゲート電圧ＶBGを出力信号／０２のＬｏｗレベルとしても、トランジスタＴｒ３２２の閾値電圧ＶｔｈＯＦＦをＶＥＥ’−ＶＥＥより大きくすることができない場合がある。
【００６８】
また、図１１において、トランジスタＴｒ２０４についても、バックゲート構造を有するトランジスタＴｒ３２２（図６）に置き換え、そのバックゲートＢＧにゲートＧに接続する構成としてもよい。また、図１１において、ノードαと、第１電源端子（ＶＤＤ）または第２電源端子（ＶＥＥ）との間に容量素子を接続し、トランジスタＴｒ３２２のドレインＤに印加される電位をブートストラップ動作が可能な範囲でより低い値に下げるようにしてもよい。
【００６９】
＜第７実施形態＞
次に、レベルシフタ３００と、第１〜第６実施形態において説明したバッファ２４１〜２４６のいずれかによって構成された負方向レベルシフト回路Ｘを用いた電子機器について説明する。この例では、負方向レベルシフト回路Ｘを、液晶や有機発光ダイオード素子を用いた表示装置に適用する。表示装置は、複数の走査線と、複数のデータ線と、これら交差に対応してマトリクス状に配置された複数の画素回路を備える。画素回路は、データ線を介して供給されるデータ信号を、走査線を介して供給される走査信号に従って取り込むスイッチングトランジスタを備える。また、表示装置は、複数の走査線を駆動する走査線駆動回路と、複数のデータ線を駆動するデータ線駆動回路とを備える。上述した負方向レベルシフト回路Ｘは、走査線駆動回路やデータ線駆動回路に適用することができる。以下、液晶表示装置の走査線駆動回路に負方向レベルシフト回路Ｘを用いる場合について説明する。なお、表示装置の全体が同一導電型のＴＦＴで構成されている。
【００７０】
図１３に走査線駆動回路１００の構成の一部を示す。
走査線駆動回路１００は、開始パルスＳＰをＹクロック信号ＹＣＫに従って順次転送して、転送信号ｙ１、ｙ２…ｙｍを出力するシフトレジスタ１１０と、ｍ個のドライバＵ１〜Ｕｍを備える。また、画素回路Ｐは、スイッチングトランジスタ４０と液晶素子４１とを備える。液晶素子４１は、スイッチングトランジスタ４０と接続される画素電極と対向電極とを備え、画素電極と対向電極との間に液晶を挟持して構成される。データ線３０を介して供給されるデータ信号Ｖdataは、走査信号ＹがＨｉレベルのときに画素回路Ｐに取り込まれ、液晶素子に印加される。そして、走査信号ＹがＬｏｗレベルに遷移しても液晶容量によって、印加電圧が保持される。なお、液晶素子４１と並列に保持容量を設けてもよい。
【００７１】
ここで、データ信号ＶdataはＧＮＤとＶＤＤとの間で変化する。この場合、スイッチングトランジスタ４０を充分オン状態にして、充分オフ状態にするためには、走査信号Ｙの振幅をＶＥＥ（＜ＧＮＤ）からＶＤＨ（＞ＶＤＤ）とすることが好ましい。シフトレジスタ１１０において、振幅がＶＥＥ−ＶＤＨとなる転送信号ｙを生成し、これを走査信号Ｙとすることも可能である。しかしながら、そのような場合には、シフトレジスタ１１０の消費電力が増大してしまう。このため、シフトレジスタ１１０には高電位電源ＶＤＤと低電位電源ＧＮＤを供給し、振幅がＧＮＤ−ＶＤＤとなる転送信号ｙを生成する。
【００７２】
ドライバＵ１〜Ｕｍは、シフトレジスタ１１０から供給される転送信号ｙ１〜ｙｍに基づいて、走査信号Ｙ１〜Ｙｍを生成する。このドライバＵ１〜Ｕｍは、上述した負方向レベルシフト回路Ｘによって構成されており、負方向レベルシフト回路Ｘを構成するレベルシフタとバッファには、高電位電源としてＶＤＨ（＞ＶＤＤ）が供給され、低電位電源としてＶＥＥ（＜ＧＮＤ）が供給される。
【００７３】
負方向レベルシフト回路Ｘでは、レベルシフタにおいて、振幅がＶＤＤ−ＧＮＤとなる入力信号０１，／０１（転送信号ｙ）の信号レベルを負方向にシフトし、ＨｉレベルがＶＤＨで、ＬｏｗレベルがＶＥＥより若干高いＶＥＥ’となる出力信号０２，／０２を生成する。また、バッファでは、レベルシフタからの出力信号／０２の論理レベルを反転し、ＬｏｗレベルがＶＥＥで、ＨｉレベルがＶＤＨよりも若干低いＶＤＨ’となる出力信号０３（走査信号Ｙ）を生成する。したがって、ドライバＵ１〜Ｕｍから出力される走査信号Ｙ１〜Ｙｍの振幅は、ＬｏｗレベルがＶＥＥ（＜ＧＮＤ）で、ＨｉレベルがＶＤＨよりも若干低いＶＤＨ’となる。
【００７４】
このように負方向レベルシフト回路Ｘでは、レベルシフタの出力信号０２，／０２に生じるＬｏｗレベルの浮きや、バッファの出力信号０３に生じるＨｉレベルの落ちを解消することはできないが、上述した第１〜第６実施形態において説明したように、バッファ２４１〜２４６に備わるプルダウン側のトランジスタＴｒ３１２，３２２，２０４について、ホットキャリアによる劣化や誤動作を抑制しているので、表示装置についてもその信頼性を向上することができる。なお、上述した負方向レベルシフト回路Ｘをデータ線駆動回路やシフトレジスタに組み込んでもよい。これらは、表示装置、特に、アモルファスＴＦＴを用いた液晶表示装置や、低温ポリシリコンＴＦＴを用いた液晶表示装置に適用することができる。
【００７５】
＜変形例＞
（１）上述した各実施形態では、１入力１出力タイプのバッファ２４１〜２４６に本発明を適用した場合について説明したが、２入力１出力タイプのバッファに本発明を適用することも可能である。例えば、図１７（ｃ）に示すバッファ２４０ａは、トランジスタＴｒ２０１がダイオード接続されておらず、このトランジスタＴｒ２０１のゲートに、レベルシフタ３００からの出力信号０２（出力信号／０２を反転した信号）が供給される。
【００７６】
この図１７（ｃ）に示すバッファ２４０ａにおいて、トランジスタＴｒ２０２を、ボディ構造を有するトランジスタＴｒ３１２（図３）に置き換え、そのボディＢをソースＳに接続する構成としてもよい（第１実施形態）。また、この場合に、トランジスタＴｒ２０３のゲートと、第１電源端子（ＶＤＤ）または第２電源端子（ＶＥＥ）との間に容量素子を追加する構成してもよい（第２実施形態）。また、レベルシフタ３００からの出力信号０２，／０２は、トランジスタＴｒ２０１，２０４のゲートにも供給されているので、トランジスタＴｒ２０１やトランジスタＴｒ２０４についても、これをボディ構造を有するトランジスタＴｒ３１２に置き換え、そのボディＢをソースＳに接続する構成としてもよい。
【００７７】
また、図１７（ｃ）に示すバッファ２４０ａにおいて、トランジスタＴｒ２０２を、バックゲート構造を有するトランジスタＴｒ３２２（図６）に置き換え、そのバックゲートＢＧをソースＳに接続する構成としてもよい（第３実施形態）。また、この場合に、トランジスタＴｒ２０３のゲートと、第１電源端子（ＶＤＤ）または第２電源端子（ＶＥＥ）との間に容量素子を追加する構成してもよい（第４実施形態）。また、トランジスタＴｒ２０１やトランジスタＴｒ２０４についても、これをバックゲート構造を有するトランジスタＴｒ３２２に置き換え、そのバックゲートＢＧをソースＳに接続する構成としてもよい。
【００７８】
また、図１７（ｃ）に示すバッファ２４０ａにおいて、トランジスタＴｒ２０２を、バックゲート構造を有するトランジスタＴｒ３２２（図６）に置き換え、そのバックゲートＢＧに入力信号ＶBGを供給する構成としてもよい（第５実施形態）。また、この場合に、トランジスタＴｒ２０３のゲートと、第１電源端子（ＶＤＤ）または第２電源端子（ＶＥＥ）との間に容量素子を追加する構成してもよい。また、トランジスタＴｒ２０１やトランジスタＴｒ２０４についても、これをバックゲート構造を有するトランジスタＴｒ３２２に置き換え、そのバックゲートＢＧに入力信号ＶBGを供給する構成としてもよい。
【００７９】
また、図１７（ｃ）に示すバッファ２４０ａにおいて、トランジスタＴｒ２０２を、バックゲート構造を有するトランジスタＴｒ３２２（図６）に置き換え、そのバックゲートＢＧをゲートＧに接続する構成としてもよい（第６実施形態）。また、この場合に、トランジスタＴｒ２０３のゲートと、第１電源端子（ＶＤＤ）または第２電源端子（ＶＥＥ）との間に容量素子を追加する構成してもよい。また、トランジスタＴｒ２０１やトランジスタＴｒ２０４についても、これをバックゲート構造を有するトランジスタＴｒ３２２に置き換え、そのバックゲートＢＧをゲートＧに接続する構成としてもよい。
【００８０】
さらに、以上のようにして構成された２入力１出力タイプのバッファと、図１７（ｂ）に示したレベルシフタ３００とを用いて負方向レベルシフト回路を構成したり、このようにして構成された負方向レベルシフト回路を、表示装置の走査線駆動回路やデータ線駆動回路に組み込んでもよい。
【００８１】
（２）上述した各実施形態及び変形例（１）では、Ｎチャネルのトランジスタで構成された負方向のレベルシフタ回路について説明したが、本発明は、Ｐチャネルのトランジスタで構成された正方向のレベルシフタ回路にも適用可能である。つまり、バッファに備わる全てのトランジスタをＰチャネルのトランジスタとしてもよい。以下に、Ｐチャネルのトランジスタで構成されたバッファに対して本発明を適用した場合について説明する。
【００８２】
図１４は、図２に示した回路（Ｎチャネルのトランジスタで構成されたバッファ２４１：第１実施形態）を、Ｐチャネルのトランジスタで構成した場合の回路図である。同図において、第１〜第４トランジスタは全てＰチャネルのＴＦＴであるが、第２トランジスタのみがボディ構造を有している。また、第２トランジスタのゲートには、入力信号として、レベルシフタ３００からの出力信号／０２が供給されるが、この出力信号／０２には、Ｈｉレベルの落ちが発生しており、Ｈｉレベルの電位はＶＤＤよりも若干低いＶＤＤ’となる一方、Ｌｏｗレベルの電位はＶＥＥとなる。
【００８３】
図１４において、第２トランジスタとしてボディ構造を有さないＰチャネルのＴＦＴを使用した場合、第２トランジスタのゲートに入力信号のＨｉレベル（ＶＤＤ’）が供給されると、第２トランジスタでは、ゲート・ソース間電圧がＶＤＤ’−ＶＤＤとなるが、第２トランジスタとして駆動能力が高く閾値電圧が低いＴＦＴを用いている場合、これが閾値電圧付近の値をとる場合がある。このような場合、第２トランジスタには、出力信号／０２のＨｉレベルが供給されている間、閾値電圧付近のゲート電圧が絶えず印加されることになるため、ホットキャリアによる性能の劣化や誤動作が生じてしまう。さらに、第２トランジスタには、容量素子によるブートストラップ効果によって高電位電源ＶＤＤの２倍強にまで高められたドレイン電圧が印加されることになるため、劣化の進み具合がさらに大きくなる。以上のようなことから、Ｐチャネルのトランジスタで構成されたバッファ２５１においても、第２トランジスタをボディ構造を有するＴＦＴとし、そのボディＢをソースＳに接続することで、第２トランジスタの劣化や誤動作を低減し、バッファ２５１の信頼性を高めることができる。
【００８４】
また、図１５は、図８に示した回路（Ｎチャネルのトランジスタで構成されたバッファ２４５：第５実施形態）を、Ｐチャネルのトランジスタで構成した場合の回路図である。同図において、第１〜第４トランジスタは全てＰチャネルのＴＦＴであるが、第２トランジスタのみがバックゲート構造を有している。また、第２トランジスタのゲートには、レベルシフタ３００からの出力信号／０２が供給されるが、この出力信号／０２には、Ｈｉレベルの落ちが発生しており、Ｈｉレベルの電位はＶＤＤよりも若干低いＶＤＤ’となる。なお、図１６に示すように、バックゲート構造を有するＰチャネル型のトランジスタでは、バックゲートＢＧに印加する電圧ＶBGが高いほど閾値電圧が低くなり、オン状態に遷移しにくくなる。
【００８５】
図１５に示すバッファ２５５では、第２トランジスタとしてバックゲート構造を有するＴＦＴを使用し、そのバックゲートＢＧに印加する電位を入力信号ＶBGを用いて制御している。そして、入力信号の振幅レベルがＨｉレベル（ＶＤＤ’）の期間において、第２トランジスタのバックゲートＢＧに、第２トランジスタの閾値電圧をＶＤＤ’−ＶＤＤ［入力信号のＨｉレベル（高電位）−高電位電源ＶＤＤ（第２電位）］よりも小さくすることのできる電位を供給する。これにより、入力信号がＨｉレベル（高電位）の期間において、第２ランジスタの閾値電圧はＶＤＤ’−ＶＤＤよりも小さな電圧値にずれる。したがって、第２トランジスタのゲートに入力信号のＨｉレベル（ＶＤＤ’）が供給される場合に、第２トランジスタでは、ゲート・ソース間電圧がＶＤＤ’−ＶＤＤとなっても、これが閾値電圧付近の値にはならないため、ホットキャリアによる第２トランジスタの劣化や誤動作を抑制することができる。また、これにより第２トランジスタにおけるリークの発生も防ぐことができる。
【００８６】
以上説明したように、本発明は、Ｐチャネルのトランジスタで構成されたバッファにも適用可能である。つまり、上述した各実施形態及び変形例（１）において、Ｎチャネルのトランジスタで構成されたバッファを、Ｐチャネルのトランジスタで構成されたバッファに置き換えた場合にも本発明が適用可能である。
【図面の簡単な説明】
【００８７】
【図１】第１実施形態に係る負方向レベルシフト回路４０１の全体構成を示すブロック図である。
【図２】同実施形態に係るバッファ２４１の構成を示す回路図である。
【図３】トランジスタＴｒ３１２の構造を示す平面図である。
【図４】第２実施形態に係るバッファ２４２の構成を示す回路図である。
【図５】第３実施形態に係るバッファ２４３の構成を示す回路図である。
【図６】トランジスタＴｒ３２２の構造を示す断面図である。
【図７】第４実施形態に係るバッファ２４４の構成を示す回路図である。
【図８】第５実施形態に係るバッファ２４５の構成を示す回路図である。
【図９】Ｎチャネル型のトランジスタＴｒ３２２において、バックゲートＢＧに印加される電圧ＶBGに応じて閾値電圧が変化することを示すグラフである。
【図１０】バッファ２４５の第１入力端子ｉｎに供給されるレベルシフタ３００の出力信号／０２と、第２入力端子ｉｎ２に供給される入力信号ＶBGのタイミングチャートである。
【図１１】第６実施形態に係るバッファ２４６の構成を示す回路図である。
【図１２】バッファ２４６の入力端子ｉｎに供給されるレベルシフタ３００の出力信号／０２の波形図である。
【図１３】第７実施形態に係る走査線駆動回路１００の構成を示すブロック図である。
【図１４】変形例（２）に係るバッファ２５１の構成を示す回路図である。
【図１５】変形例（２）に係るバッファ２５５の構成を示す回路図である。
【図１６】Ｐチャネル型のトランジスタにおいて、バックゲートＢＧに印加される電圧ＶBGに応じて閾値電圧が変化することを示すグラフである。
【図１７】負方向レベルシフト回路の一例を示す図である。
【図１８】図１７に示した負方向レベルシフト回路における入出力信号の波形図である。
【符号の説明】
【００８８】
４００，４０１…負方向レベルシフト回路、３００…レベルシフタ、２４０ａ，２４０ｂ，２４１〜２４６，２５１，２５５…バッファ、Ｔｒ１０１〜１０６，Ｔｒ２０１〜２０４…トランジスタ、３１２…トランジスタ（ボディ有）、３２２…トランジスタ（バックゲート有）、Ｇ…ゲート、Ｓ…ソース、Ｄ…ドレイン、Ｂ…ボディ、ＢＧ…バックゲート、Ｃ１０７，１０８，２０５，２０６…容量、１００…走査線駆動回路、１１０…シフトレジスタ、Ｕ１〜Ｕｍ…ドライバ（負方向レベルシフト回路）、３０…データ線、Ｐ…画素回路、４０…スイッチングトランジスタ、４１…液晶素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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