(57)【要約】【課題】  書き込み／消去の効率を劣化させることなく、隣接セル間の干渉を回避した半導体装置及びその製造方法を提供する。【解決手段】  半導体基板１の表面から基板内に向けて凹入したトレンチ底面から基板の最上面より低い深さ位置まで充填されると共に、トレンチ内壁と接しない領域の一部に、側面が基板１に直交する形状又はテーパ形状の凹部構造を有してなる第１絶縁膜６と、ゲート酸化膜８の上面及び外側面上、並びに前記凹部構造とゲート酸化膜８に挟まれた領域に係る第１絶縁膜６の表面上に形成された第１ゲート電極９と、第２絶縁膜１１の上面及び外側面上に、前記凹部構造を充填して形成された第２ゲート電極１２と、を備えてなり、第２ゲート電極１２の最下面が第１ゲート電極９の最下面よりも下方位置に形成されている。【選択図】        図１
2009170471.tif 000002
【特許請求の範囲】
【請求項１】
２つのゲート電極が絶縁膜を介して積層したトランジスタ構造を有してなる半導体装置であって、
半導体基板の表面から前記半導体基板内に向けて凹入したトレンチと、
前記半導体基板面の前記トレンチの外側の活性領域に形成された第１導電型の第１不純物拡散領域と、
前記トレンチの底面から前記半導体基板の最上面より低い深さ位置まで充填されると共に、前記トレンチ内壁と接しない領域の一部に、側面が前記半導体基板に直交する形状又はテーパ形状の凹部構造を有してなる第１絶縁膜と、
前記第１不純物拡散領域の上面及び前記第１絶縁膜に覆われていない外側面上に形成されたゲート酸化膜と、
前記ゲート酸化膜の上面及び外側面上、並びに前記凹部構造と前記ゲート酸化膜に挟まれた領域に係る前記第１絶縁膜の表面上に形成された第１ゲート電極と、
前記第１ゲート電極の上面及び外側面上、並びに前記凹部構造の内側面上に当該凹部構造を完全には充填しない範囲内の膜厚で形成された第２絶縁膜と、
前記第２絶縁膜の上面及び外側面上に、前記凹部構造を充填して形成された第２ゲート電極と、
複数の前記第１ゲート電極に挟まれた前記活性領域内に形成された前記第１導電型とは異なる第２導電型のソース・ドレイン拡散領域と、を備えてなり、
前記第２ゲート電極の最下面が前記第１ゲート電極の最下面よりも下方位置に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
半導体基板上に前記トレンチを形成後、前記トレンチ内を充填すると共に当該トレンチの外側の活性領域の最上面よりも上面位置が高くなるように前記第１絶縁膜を形成する第１工程と、
前記第１工程終了後、前記第１導電型の不純物イオンを注入して前記活性領域に前記第１不純物拡散領域を形成する第２工程と、
前記第２工程終了後、前記第１絶縁膜に対して等方性エッチング処理を実行することで、前記第１絶縁膜の一部の露出面を前記活性領域の最上面よりも下方位置に後退させる第３工程と、
前記第３工程終了後、前記半導体基板の露出面に熱酸化処理を施して前記ゲート酸化膜を形成する第４工程と、
前記第４工程終了後、全面に導電性の第１ゲート電極膜を形成した後、前記第１絶縁膜の上面が露出するまで平坦化処理を施す第５工程と、
前記第５工程終了後、前記第１ゲート電極膜をマスクとして、前記第１絶縁膜の露出面が前記第１ゲート電極膜の最下面よりも下方に位置するまで前記第１絶縁膜に対して異方性エッチング処理を実行することで前記凹部構造を含む開口部を形成する第６工程と、
前記第６工程終了後、前記凹部構造内を完全には充填しない範囲内の膜厚で全面に前記第２絶縁膜を形成する第７工程と、
前記第７工程終了後、全面に導電性の第２ゲート電極膜を形成する第８工程と、
前記第８工程終了後、前記第２ゲート電極膜、前記第２絶縁膜、前記第１ゲート電極膜、及び前記ゲート酸化膜がこの順に積層された積層膜をパターニング処理して、前記第１ゲート電極及び前記半導体基板の基板面に平行な第１方向に延伸する前記第２ゲート電極を形成すると共に、前記第２ゲート電極の外側に前記半導体基板面を露出させる第９工程と、
前記第９工程終了後、前記第２導電型の不純物イオンを注入して、露出された前記半導体基板面に前記ソース・ドレイン拡散領域を形成する第１０工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記第１導電型の半導体基板上に前記トレンチを形成する第１工程と、
前記第１工程終了後、前記トレンチ内を充填すると共に当該トレンチの外側の活性領域の最上面よりも上面位置が高くなるように前記第１絶縁膜を形成する第２工程と、
前記第２工程終了後、前記第１絶縁膜に対して等方性エッチング処理を実行することで、前記第１絶縁膜の一部の露出面を前記活性領域の最上面よりも下方位置に後退させる第３工程と、
前記第３工程終了後、前記半導体基板の露出面に熱酸化処理を施して前記ゲート酸化膜を形成する第４工程と、
前記第４工程終了後、全面に導電性の第１ゲート電極膜を形成した後、前記第１絶縁膜の上面が露出するまで平坦化処理を施す第５工程と、
前記第５工程終了後、前記第１ゲート電極膜をマスクとして、前記第１絶縁膜の露出面が前記第１ゲート電極の最下面よりも下方に位置するまで前記第１絶縁膜に対して異方性エッチング処理を実行することで前記凹部構造を含む開口部を形成する第６工程と、
前記第６工程終了後、前記凹部構造内を完全には充填しない範囲内の膜厚で全面に前記第２絶縁膜を形成する第７工程と、
前記第７工程終了後、全面に導電性の第２ゲート電極膜を形成する第８工程と、
前記第８工程終了後、前記第２ゲート電極膜、前記第２絶縁膜、前記第１ゲート電極膜、及び前記ゲート酸化膜がこの順に積層された積層膜をパターニング処理して、前記第１ゲート電極及び前記半導体基板の基板面に平行な第１方向に延伸する前記第２ゲート電極を形成すると共に、前記第２ゲート電極の外側に前記半導体基板面を露出させる第９工程と、
前記第９工程終了後、前記第２導電型の不純物イオンを注入して、露出された前記半導体基板面に前記ソース・ドレイン拡散領域を形成する第１０工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第６工程が、前記第１絶縁膜内に前記凹部構造をテーパ形状に形成する工程であることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、２つのゲート電極が絶縁膜を介して積層したトランジスタ構造を有してなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つであるフラッシュメモリは、浮遊ゲート電極中の電荷量により閾値が変化することを利用したメモリであり、電気的にデータの書き換えができ、浮遊ゲート電極中に蓄積した電荷は電源を切った後も変化せず記憶状態が保持されることから不揮発性メモリとして主に携帯機器を中心に広く使用されている。
【０００３】
図５は従来のフラッシュメモリセルアレイの概略平面図である。図５に示されるように、制御ゲート電極１２（太線で囲まれた領域）がストライプ状に配列されており、制御ゲート電極１２下層にはメモリセル毎に独立して浮遊ゲート電極９が配置されている。又、ソース・ドレイン拡散領域１３が、活性領域７上において制御ゲート電極１２に対して自己整合的に形成されている。活性領域７は、ソース・ドレイン拡散領域１３の下層、並びに浮遊ゲート電極９の下層に形成されており、格子状に配列されている。そして、活性領域７が形成されていない領域には、素子分離のための第１絶縁膜６が形成されており、この第１絶縁膜６によって浮遊ゲート電極９が制御ゲート電極１２の延伸方向（図面Ａ−Ａ’方向）において分断されている。また、浮遊ゲート電極９は、ソース・ドレイン拡散領域１３によって図面上Ｂ−Ｂ’方向にも分断されており、これによって各メモリセル毎に独立して浮遊ゲート電極９が配列される構成である。そして、図５中の領域２０によって囲まれる構造体によって、一つのメモリセルが構成される。
【０００４】
図６は、従来のフラッシュメモリセルアレイの概略断面図であり、図５上に示されるＡ−Ａ’線、及びそれに直交するＢ−Ｂ’線夫々で切断した概略断面図の一部を図示している。
【０００５】
図６に示される従来のフラッシュメモリセル（アレイ）は、半導体基板１上に形成されたトレンチ内を充填された絶縁膜（第１絶縁膜）６によって分離された活性領域（第１不純物拡散領域）７、ゲート酸化膜８、浮遊ゲート電極（第１ゲート電極）９、ＯＮＯ膜（第２絶縁膜）１１、制御ゲート電極（第２ゲート電極）１２、ソース・ドレイン拡散領域１３、サイドウォール絶縁膜１４、層間絶縁膜１５、コンタクトプラグ１６、配線層（ビット線）１７を備えて構成される。
【０００６】
図６に示されるように、活性領域７上に、ゲート酸化膜８、第１ゲート電極９、第２絶縁膜１１、第２ゲート電極１２が下からこの順に積層されており、隣接するこの積層構造に挟まれた半導体基板１上の領域には、ソース・ドレイン拡散領域１３が第２ゲート電極１２に対して自己整合的に形成されている。そして、ソース・ドレイン拡散領域１３のドレイン側が、コンタクトプラグ１６によってビット線１７と電気的に接続されている。又、図示していないが、各第２ゲート電極１２は、ワード線と電気的に接続されている。そして、ソース・ドレイン拡散領域１３のソース側が、ワード線（１２）の延伸方向に隣接するメモリセルのソース・ドレイン拡散領域１３のソース側と接続して、ワード線と平行方向に延伸するソース線を形成している。尚、以下では、活性領域７をＰ型領域、ソース・ドレイン拡散領域１３を高濃度Ｎ型領域として説明する。
【０００７】
かかる構成の下で、例えばビット線１７に１Ｖ、ワード線に５Ｖ、ソース拡散領域（ソース線）に０Ｖを印加し、ソース拡散領域（ソース線）を流れる電流量を検知することで読み出し処理を行う。フラッシュメモリセル内に情報が記憶されている場合、第１ゲート電極９内に電子が保持されているため、トランジスタ（メモリセルトランジスタ）の閾値電圧が初期状態（第１ゲート電極９内に電子が保持されていない状態、即ち情報が記憶されていない状態）と比較して上昇する。即ち、フラッシュメモリセル内に情報が記憶されている場合とされていない場合とで、選択されたメモリセルトランジスタを流れる電流量が変化するため、この電流量をソース線により検知することにより、当該メモリセルに情報が書き込まれているか否かの判別を行うことができる。
【０００８】
又、例えばビット線１７に４Ｖ、ワード線に９Ｖ、ソース線に０Ｖを印加することで書き込み処理を行う。前記のような電圧状態が形成されると、第１ゲート電極９下方の活性領域７にチャネル領域が形成され、メモリセルトランジスタが導通状態となる。このとき、ドレイン領域近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生し、チャネルホットエレクトロンが生成される。そして、ワード線（第２ゲート電極１２）に正電圧が印加されているため、当該チャネルホットエレクトロンが第２ゲート電極１２側に引き付けられ、ゲート酸化膜８を越えて第１ゲート電極９内に取り込まれ、これによって情報が書き込まれる。
【０００９】
又、例えば活性領域７に７Ｖ、ワード線に−８Ｖを印加することで消去処理を行う。前記のような電圧状態が形成されると、第１ゲート電極９からゲート酸化膜８を介して活性領域７に向けて流れるＦＮトンネル電流が生じ、これによって、第１ゲート電極９に蓄積されていた電子が放出され、情報が消去される。
【００１０】
上述のように、フラッシュメモリセルに対して情報の書き込みを行うに際し、第１ゲート電極９内に電荷（ホットエレクトロン）の注入を行う。このとき、ソース・ドレイン間の電界によって加速されたホットエレクトロンを第１ゲート電極９内に引き寄せるために、第１ゲート電極９の電位を上昇させるべく、第２ゲート電極１２に対して正電圧を印加する。
【００１１】
このとき、第１ゲート電極９に誘起される電圧は、第２ゲート電極１２に印加された動作電圧と、第２ゲート電極１２に電圧が印加されたときの第１ゲート電極９に誘起される電圧の比（以下、「カップリング比」と記載）に依存して決定する。即ち、第２ゲート電極１２に対して同一の動作電圧が印加された場合、カップリング比を大きくすればするほど、第１ゲート電極９に誘起される誘起電圧は大きくなる。従って、カップリング比を大きくすることにより、第１ゲート電極９に電荷注入を行うために必要な、第２ゲート電極１２に印加すべき動作電圧を小さくすることができ、効率的に書き込みを行うことができる。
【００１２】
前記のカップリング比は、半導体基板１（活性領域７、ソース・ドレイン拡散領域１３）と第１ゲート電極９の間の静電容量をＣ１、第１ゲート電極９と第２ゲート電極１２の間の静電容量をＣ２とした場合、Ｃ２／（Ｃ１＋Ｃ２）で定義される値である。このカップリング比を大きくするためには、Ｃ１を小さくするか、又はＣ２を大きくすることで実現が可能である。
【００１３】
しかしながら、Ｃ１はゲート酸化膜８の膜厚に依存し、Ｃ１を小さくするためにゲート酸化膜７の膜厚を厚くすることは、第１ゲート電極９に対する電荷の流入、或いは第１ゲート電極９からの電荷の脱出を困難にし、書き込み／消去特性が悪化する。このため、Ｃ１を小さくすることは事実上困難である。又、第１ゲート電極９と第２ゲート電極１２の間の第２絶縁膜１１の膜厚を薄くすることにより前記Ｃ２を大きくすることは理論上は可能であるが、当該第２絶縁膜１１の電位障壁が低下するため、第１ゲート電極９に蓄積された電荷が容易に第２ゲート電極１２に脱出してしまい、データ保持特性が劣化するという問題がある。
【００１４】
これを受けて、従来、第１ゲート電極９と第２ゲート電極１２が対向する面積を、第１ゲート電極９と半導体基板１（活性領域７、ソース・ドレイン拡散領域１３）が対向する面積よりも大きくすることで、カップリング比を大きくする方法が採用されている（例えば下記特許文献１参照）。以下、かかる方法によりフラッシュメモリセルを製造する場合の製造工程を図面を参照して説明する。
【００１５】
図７〜図１０は、前記の従来方法を用いてフラッシュメモリセル（アレイ）を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９（ａ）〜（ｃ）、及び図１０（ａ）〜（ｃ）に分けて図示している（紙面の都合上４図面に分かれている）。又、図１１は従来方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図１１に示されるフローチャートの各ステップを表すものとする。尚、各断面構造図は、図６と同様、図５内のＡ−Ａ’線、及びＢ−Ｂ’線で切断した断面図によって図示している。
【００１６】
尚、各断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。
【００１７】
まず、図７（ａ）に示すように、半導体基板１上にシリコン酸化膜２、シリコン窒化膜３を全面に堆積する（ステップ＃１）。
【００１８】
次に、図７（ｂ）に示すように、シリコン窒化膜３上の所定領域にフォトリソグラフィ法によってパターニングされたフォトレジスト膜４を形成する（ステップ＃２）。本ステップ＃２では、次のステップ＃３において半導体基板１に対してエッチングを行うことでトレンチ５を形成する領域以外の領域にフォトレジスト膜４を残存させる。トレンチ５の形成領域としては、例えば、半導体基板１の基板面に平行な第１方向及び同方向に直交する第２方向にマトリクス状に配置された複数の領域とすることができる。
【００１９】
次に、図７（ｃ）に示すように、ステップ＃２において形成したフォトレジスト膜４をマスクとして、シリコン窒化膜３、シリコン酸化膜２をプラズマエッチング法によりエッチング処理し、その後、フォトレジスト膜４を剥離した後に残存しているシリコン窒化膜３をマスクとして半導体基板１に対してエッチング処理を行ってトレンチ５を形成する（ステップ＃３）。
【００２０】
次に、高密度プラズマＣＶＤ法（High Density Plasma Chemical Vapor Deposition）法によりシリコン酸化膜（以下では「第１絶縁膜６」と記載）を蒸着させ、トレンチ５内を完全に充填させる（ステップ＃４）。その後、更にＣＭＰ（Chemical Mechanical Polishing）法を用いて、トレンチ５周辺のシリコン窒化膜３の表面が露出するまで研磨処理を行う（図７（ｄ）参照）。その後、図８（ａ）に示すように、薬液を用いてシリコン窒化膜３及びシリコン酸化膜２の除去を順次行う（ステップ＃５）。これにより、半導体基板１の基板面（活性領域）が露出し、半導体基板１の基板面と第１絶縁膜６の成膜表面との高さ位置に相違が生じる。
【００２１】
上述したステップ＃１〜＃５に係る工程は、いわゆるＳＴＩ（Shallow Trenchi Isolation）法と呼ばれる公知のトレンチ分離方法を用いて行われる製造プロセスと同じである。
【００２２】
次に、図８（ｂ）に示すように、全面に例えばＢイオンを注入した後、熱処理を実行して活性化させて、トレンチ外領域の半導体基板１上に第１不純物拡散領域７を形成する（ステップ＃６）。
【００２３】
次に、図８（ｃ）に示すように、薬液を用いて第１絶縁膜６に対してウェットエッチング処理（等方性エッチング処理）を実行し、第１絶縁膜６の一部の露出面を第１不純物拡散領域７の最上面よりも下方位置に後退させる（ステップ＃７）。当該ステップ＃７によって、その後の工程で形成される第１ゲート電極９の表面積を増大させ、同ゲート電極９と第２ゲート電極１２との対向面積を増大させる作用を有する。
【００２４】
次に、図８（ｄ）に示すように、露出された半導体基板１の基板面（第１不純物拡散領域７）に対して熱酸化処理を施して、ゲート酸化膜８を形成する（ステップ＃８）。
【００２５】
次に、図９（ａ）に示すように、全面に導電性の第１ゲート電極膜９（例えばポリシリコン膜）を成膜した後、第１絶縁膜６の上面が露出するまでＣＭＰ法等を用いて表面を平坦化する（ステップ＃９）。
【００２６】
次に、図９（ｂ）に示すように、ウェットエッチング法を用いて、第１ゲート電極膜９に挟まれた領域に形成されている第１絶縁膜６を除去し、第１絶縁膜６の露出面を後退させ、開口部３１を形成する（ステップ＃１１）。
【００２７】
次に、図９（ｃ）に示すように、開口部３１を完全には充填しない範囲内の膜厚で第２絶縁膜１１（ＯＮＯ膜）を成膜した後（ステップ＃１２）、その直上に導電性の第２ゲート電極膜１２（例えばポリシリコン膜）を成膜する（ステップ＃１３）。前記のように、ステップ＃７において予め第１絶縁膜６に対してウェットエッチング処理を施していることにより、第１ゲート電極膜９と第２ゲート電極膜１２とが基板面に直交する方向においても対向し、これによって前記Ｃ２を大きくすることができ、大きなカップリング比を実現することができる。
【００２８】
次に、第２ゲート電極膜１２、第２絶縁膜１１，第１ゲート電極膜９及びゲート酸化膜８からなる積層膜をパターニングして、第１ゲート電極（浮遊ゲート電極）９と半導体基板１の基板面に平行な第１方向に延伸する第２ゲート電極（制御ゲート電極）１２とを同時に形成する（ステップ＃１４）。本ステップ＃１４によって、第１方向に延伸する複数の第２ゲート電極１２が形成されると共に、その外側の活性領域（第１不純物拡散領域７）が露出される。
【００２９】
その後は、従来の不揮発性半導体記憶装置の製造方法に準じる。即ち、これらのゲート電極をマスクとして例えばＡｓイオン注入を行うことでソース・ドレイン拡散領域１３を形成した後（図１０（ａ））、全面に層間絶縁膜１５を堆積する（図１０（ｂ））。そして、ソース・ドレイン拡散領域上の所定領域にコンタクトホールを形成した後、当該コンタクトホール内にタングステン（Ｗ）等の金属膜を充填してコンタクトプラグ１６を形成し、ソース・ドレイン領域との電気的接続のための配線層（ビット線）１７を形成する（図１０（ｃ））。
【００３０】
尚、図１０（ｂ）に示すように、Ａｓイオン注入後、多層膜の外側面にサイドウォール絶縁膜１４を形成した後にこの多層膜及びサイドウォール絶縁膜１４をマスクとして再度Ａｓイオン注入を行うものとしても良い。
【００３１】
【特許文献１】特許第３３６２９７０号明細書
【特許文献２】特開２００２−５７２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
前記従来方法によれば、第１ゲート電極９と第２ゲート電極１２との対向面積が増大するため、大きいカップリング比を実現することができる。
【００３３】
ところで、大容量化に伴ってメモリセルサイズを縮小していくと、隣接セル間の距離が狭まり、これによって隣接する浮遊ゲート（第１ゲート）電極間の静電容量が増大し、隣接セル間の干渉が無視できなくなる。かかる干渉度合いが大きくなると、隣接する第１ゲート電極９の電位が平均化されてしまい、これによってデータの誤読み出し等の問題を招来する。
【００３４】
このような問題を回避すべく、隣接した第１ゲート電極間を導電層でシールドする方法が従来開示されている（例えば、上記特許文献２参照）。図７〜図１０を参照して説明した上記方法を用いる場合には、隣接した第１ゲート電極間に、第２ゲート電極を十分に埋設させることでシールド能力を実現すれば良く、具体的には上記ステップ＃１１において第１絶縁膜６の露出面を十分に後退させれば良い。このためには、ウェットエッチング時のバラツキも考慮して、第１ゲート電極９の最下面よりも深い位置まで露出面を後退させる必要がある。
【００３５】
しかしながら、上記ステップ＃７によって第１絶縁膜６に対してウェットエッチング処理を実行しているため、図９（ａ）に示されるように、ステップ＃１１の実行前において第１ゲート電極膜９は下方領域が湾曲した形状を示している。従って、ステップ＃１１において、第１ゲート電極膜９最下面よりも深い位置まで第１絶縁膜６の露出面を後退させる処理を行うと、図１２に示されるように、処理後に形成される開口部３２が深さ方向に進むほど拡がりを有する湾曲形状を有する。
【００３６】
図１３は、図１２に示されるような形状を有する開口部３２を形成した後、ステップ＃１２及び＃１３を実行した時点での概略断面構造図である。開口部３２が底面において拡がりを有していたため、図１３に示されるように、その後に形成された第２ゲート電極膜１２が第１ゲート電極膜９の下方領域に形成される（図中の領域Ａ参照）。
【００３７】
このように第２ゲート電極膜１２が第１ゲート電極膜９の下方に回り込むように形成されると、ステップ＃１４に係るパターニング工程において、第２ゲート電極膜１２に対するパターニング処理時に、当該第２ゲート電極膜１２の上方領域に形成されている第１ゲート電極膜９がマスクとなって、当該マスク下方に形成されていた一部の第２ゲート電極膜１２がエッチング除去されずに残存してしまう。これにより、隣接する第２ゲート電極１２同士が電気的に接続され、不具合を生じる可能性がある。
【００３８】
このような状態を回避するためには、第２ゲート電極膜１２の成膜時に第１ゲート電極膜９の下方に回り込まないよう、ステップ＃１１に係る第１絶縁膜６に対するウェットエッチング処理を行わないようにすれば良く、例えば図１４に示されるように、トレンチ上方に第１ゲート電極膜９を形成し、隣接する第１ゲート電極膜９間に第２ゲート電極膜１２が埋め込まれるように形成すれば良い。しかしながら、かかる構造の場合は、第１ゲート電極膜の表面積が減少するため、両ゲート電極膜の対向面積が減少し、これによってカップリング比が小さくなってしまう。
【００３９】
本発明は、上記の問題点に鑑み、書き込み／消去の効率を劣化させることなく、隣接セル間の干渉を回避した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００４０】
上記目的を達成するための本発明に係る半導体装置は、２つのゲート電極が絶縁膜を介して積層したトランジスタ構造を有してなる半導体装置であって、半導体基板の表面から前記半導体基板内に向けて凹入したトレンチと、前記半導体基板面の前記トレンチの外側の活性領域に形成された第１導電型の第１不純物拡散領域と、前記トレンチの底面から前記半導体基板の最上面より低い深さ位置まで充填されると共に、前記トレンチ内壁と接しない領域の一部に、側面が前記半導体基板に直交する形状又はテーパ形状の凹部構造を有してなる第１絶縁膜と、前記第１不純物拡散領域の上面及び前記第１絶縁膜に覆われていない外側面上に形成されたゲート酸化膜と、前記ゲート酸化膜の上面及び外側面上、並びに前記凹部構造と前記ゲート酸化膜に挟まれた領域に係る前記第１絶縁膜の表面上に形成された第１ゲート電極と、前記第１ゲート電極の上面及び外側面上、並びに前記凹部構造の内側面上に当該凹部構造を完全には充填しない範囲内の膜厚で形成された第２絶縁膜と、前記第２絶縁膜の上面及び外側面上に、前記凹部構造を充填して形成された第２ゲート電極と、前記活性領域の複数の前記第１ゲート電極に挟まれた領域に形成された前記第１導電型とは異なる第２導電型のソース・ドレイン拡散領域と、を備えてなり、前記第２ゲート電極の最下面が前記第１ゲート電極の最下面よりも下方位置に形成されていることを特徴とする。
【００４１】
本発明に係る半導体装置の上記特徴構成によれば、第１絶縁膜内に形成された凹部構造を充填するように第２ゲート電極が形成される。そして、ゲート酸化膜の上面及び外側面上、並びに前記凹部構造と前記ゲート酸化膜に挟まれた領域に係る第１絶縁膜の表面上に第１ゲート電極が形成されている。これによって、第１ゲート電極と第２ゲート電極とが、半導体基板の基板面に平行な方向のみならず、基板面に垂直な方向においても対向する形状となる。これによって、両ゲート電極間の対向面積が増大し、大きいカップリング比を実現することができ、この結果高い書き込み／消去効率を実現することが可能となる。
【００４２】
又、最下面が第１ゲート電極の最下面よりも下方位置となるように第２ゲート電極が形成される。このため、隣接する第１ゲート電極間に第２ゲート電極が形成される構造となり、この結果、隣接する第１ゲート電極間の間隔が狭くなった場合であっても、第２ゲート電極がシールドとして機能するため、これら第１ゲート電極間の静電容量の増大を抑制することができる。この結果、本発明装置を不揮発性半導体記憶装置として利用した場合に、隣接する第１ゲート電極との間の静電容量によって電位が誘起されることで生じる誤読み出し等のエラーを回避することが可能となる。
【００４３】
そして、上記構成によれば、側面が前記半導体基板に直交する形状又はテーパ形状の凹部構造が第１絶縁膜内に形成されており、この凹部構造とゲート酸化膜に挟まれた領域に係る第１絶縁膜の表面上並びにゲート酸化膜の上面及び外側面上に第１ゲート電極が形成されている。又、第２絶縁膜が前記凹部構造の内側面上に当該凹部構造を完全には充填しない範囲内の膜厚で形成されており、第２ゲート電極が第２絶縁膜の上面及び外側面上に形成されている。従って、第２ゲート電極の上方領域に第１ゲート電極が形成されるということがないため、加工時に第１ゲート電極がマスクとなって除去すべき第２ゲート電極の一部が残存し、これによって隣接する第２ゲート電極同士が電気的に接続されるという事態を招来しない。従って、本発明装置を不揮発性半導体記憶装置として利用した場合に、各第２ゲート電極毎に電圧の印加を行うことができ、これによって不具合なく読み出し／書き込み／消去の各動作の実現が可能となる。
【００４４】
又、上記目的を達成するための本発明に係る半導体装置の製造方法は、上記特徴構成を有する半導体装置の製造方法であって、半導体基板上に前記トレンチを形成後、前記トレンチ内を充填すると共に当該トレンチの外側の活性領域の最上面よりも上面位置が高くなるように前記第１絶縁膜を形成する第１工程と、前記第１工程終了後、前記第１導電型の不純物イオンを注入して前記活性領域に前記第１不純物拡散領域を形成する第２工程と、前記第２工程終了後、前記第１絶縁膜に対して等方性エッチング処理を実行することで、前記第１絶縁膜の一部の露出面を前記活性領域の最上面よりも下方位置に後退させる第３工程と、前記第３工程終了後、前記半導体基板の露出面に熱酸化処理を施して前記ゲート酸化膜を形成する第４工程と、前記第４工程終了後、全面に導電性の第１ゲート電極膜を形成した後、前記第１絶縁膜の上面が露出するまで平坦化処理を施す第５工程と、前記第５工程終了後、前記第１ゲート電極膜をマスクとして、前記第１絶縁膜の露出面が前記第１ゲート電極膜の最下面よりも下方に位置するまで前記第１絶縁膜に対して異方性エッチング処理を実行することで前記凹部構造を含む開口部を形成する第６工程と、前記第６工程終了後、前記凹部構造内を完全には充填しない範囲内の膜厚で全面に前記第２絶縁膜を形成する第７工程と、前記第７工程終了後、全面に導電性の第２ゲート電極膜を形成する第８工程と、前記第８工程終了後、前記第２ゲート電極膜、前記第２絶縁膜、前記第１ゲート電極膜、及び前記ゲート酸化膜がこの順に積層された積層膜をパターニング処理して、前記第１ゲート電極及び前記半導体基板の平行な第１方向に延伸する前記第２ゲート電極を形成すると共に、前記第２ゲート電極の外側に前記半導体基板面を露出させる第９工程と、前記第９工程終了後、前記第２導電型の不純物イオンを注入して、露出された前記半導体基板面に前記ソース・ドレイン拡散領域を形成する第１０工程と、を有することを第１の特徴とする。
【００４５】
又、本発明に係る半導体装置の製造方法は、上記特徴構成を有する半導体装置の製造方法であって、前記第１導電型の半導体基板上に前記トレンチを形成する第１工程と、前記第１工程終了後、前記トレンチ内を充填すると共に当該トレンチの外側の活性領域の最上面よりも上面位置が高くなるように前記第１絶縁膜を形成する第２工程と、前記第２工程終了後、前記第１絶縁膜に対して等方性エッチング処理を実行することで、前記第１絶縁膜の一部の露出面を前記活性領域の最上面よりも下方位置に後退させる第３工程と、前記第３工程終了後、前記半導体基板の露出面に熱酸化処理を施して前記ゲート酸化膜を形成する第４工程と、前記第４工程終了後、全面に導電性の第１ゲート電極膜を形成した後、前記第１絶縁膜の上面が露出するまで平坦化処理を施す第５工程と、前記第５工程終了後、前記第１ゲート電極膜をマスクとして、前記第１絶縁膜の露出面が前記第１ゲート電極の最下面よりも下方に位置するまで前記第１絶縁膜に対して異方性エッチング処理を実行することで前記凹部構造を含む開口部を形成する第６工程と、前記第６工程終了後、前記凹部構造内を完全には充填しない範囲内の膜厚で全面に前記第２絶縁膜を形成する第７工程と、前記第７工程終了後、全面に導電性の第２ゲート電極膜を形成する第８工程と、前記第８工程終了後、前記第２ゲート電極膜、前記第２絶縁膜、前記第１ゲート電極膜、及び前記ゲート酸化膜がこの順に積層された積層膜をパターニング処理して、前記第１ゲート電極及び前記半導体基板の平行第１方向に延伸する前記第２ゲート電極を形成すると共に、前記第２ゲート電極の外側に前記半導体基板面を露出させる第９工程と、前記第９工程終了後、前記第２導電型の不純物イオンを注入して、露出された前記半導体基板面に前記ソース・ドレイン拡散領域を形成する第１０工程と、を有することを第２の特徴とする。
【００４６】
本発明に係る半導体装置の製造方法の上記第１又は第２の特徴によれば、前記第３工程において前記第１絶縁膜に対して等方性エッチング処理を実行して前記第１絶縁膜の一部の露出面を前記活性領域の最上面よりも下方位置に後退させた後に、前記第５工程において導電性の第１ゲート電極膜を形成することで、第１ゲート電極膜の表面積を増大させることができる。これにより、その後の第８工程で堆積される第２ゲート電極膜との対向面積が増大させるため、大きいカップリング比を実現することができ、この結果高い書き込み／消去効率を実現することが可能となる。
【００４７】
そして、上記第１又は第２の特徴によれば、前記第６工程において、前記第１絶縁膜の露出面が前記第１ゲート電極膜の最下面よりも下方に位置するまで前記第１絶縁膜に対して異方性エッチング処理を実行することで前記凹部構造を含む開口部を形成する。このため、半導体基板面に平行な方向に対して第１絶縁膜のエッチング処理が進行せず、これによって第１ゲート電極膜の下方領域に位置する第１絶縁膜がエッチングされることがない。この結果、第６工程終了後に形成される開口部は、第１ゲート電極膜の下方領域には形成されない。従って、その後の第８工程で堆積された第２ゲート電極膜の一部が、第１ゲート電極膜の下方領域に形成される事態が招来しない。この結果、第９工程に係るパターニング処理を実行しても、上方に形成されている第１ゲート電極膜がマスクとなって除去すべき第２ゲート電極膜の一部が残存する事態を回避することができ、隣接する第２ゲート電極同士が電気的に接続されるという事態が回避される。従って、本発明方法によって製造された半導体装置を不揮発性半導体記憶装置として利用した場合に、各第２ゲート電極毎に電圧の印加を行うことができ、これによって不具合なく読み出し／書き込み／消去の各動作の実現が可能となる。
【００４８】
又、本発明に係る半導体装置の製造方法は、上記第１又は第２の特徴に加えて、前記第６工程が、前記第１絶縁膜内に前記凹部構造をテーパ形状に形成する工程であることを第３の特徴とする。
【００４９】
本発明に係る半導体装置の製造方法の上記第３の特徴によれば、第６工程において形成された開口部が、第１ゲート電極膜の下方領域に位置するという事態を確実に回避することができる。このため、その後の第８工程で堆積された第２ゲート電極膜の一部が、第１ゲート電極膜の下方領域に形成される事態が招来せず、第９工程に係るパターニング処理を実行しても、上方に形成されている第１ゲート電極膜がマスクとなって除去すべき第２ゲート電極膜の一部が残存する事態を回避することができ、隣接する第２ゲート電極同士が電気的に接続されるという事態が回避される。
【発明の効果】
【００５０】
本発明の構成によれば、高い書き込み／消去効率を維持しながら、隣接セル間の干渉を回避した半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００５１】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）、及びその製造方法（以下、適宜「本発明方法」と称する）の実施形態について図面を参照して説明する。
【００５２】
尚、本発明方法は、図７〜図１０に係る概略断面構造図並びに図１１に係るフローチャートを参照して上述した従来技術に係る製造方法と一部の工程を異ならせたものであるため、説明の重複を避けるべく、同一の構成要素については同一の符号を付すと共に、同一の工程については同一のステップ番号を付して、その詳細な説明を割愛する。
【００５３】
又、本発明装置の概略平面図は、図５に示される従来の概略平面図と同一である。そして、以下の各概略断面構造図は、上記従来構成の概略断面構造図と同様、図５中のＡ−Ａ’線並びにＢ−Ｂ’線で切断したときの断面構造図によって示している。
【００５４】
図１は、本発明装置の概略断面構造図である。本発明装置は、図６に示される従来の半導体装置と比較して、第２ゲート電極膜１２の最下面が第１ゲート電極膜９の最下面よりも下方に位置するように形成されている（図中領域Ｃ参照）。又、図１３に示される半導体装置と比較して、第２ゲート電極膜１２が第１ゲート電極膜９の下方領域には形成されない構造である。
【００５５】
かかる構成とすることで、第１ゲート電極膜９と第２ゲート電極膜１２との対向面積を十分に確保しながらも、第２ゲート電極１２を隣接する第１ゲート電極９間に埋め込む構造とすることで、隣接する第１ゲート電極間の静電容量を小さくすることができ、隣接セル間の干渉が回避される。
【００５６】
更に、図１３の構造と違って、第１ゲート電極９の下方領域に第２ゲート電極１２が回り込むような構造ではなく、言い換えれば、第２ゲート電極１２の上方に第１ゲート電極９が形成されないため、第２ゲート電極１２に対するパターニング処理時に第１ゲート電極９がマスクとなって第２ゲート電極１２の一部が残存するという問題が発生することがない。このため、パターニング処理後に形成された隣接する第２ゲート電極１２同士が電気的に接続されるという事態を回避することができる。
【００５７】
以下、図１に示されるような構造を有する本発明装置の製造方法につき、図面を参照して説明する。図２〜図３は、本発明方法を用いて本発明装置を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）に分けて図示している（紙面の都合上２図面に分かれている）。又、図４は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。尚、上述したように、図４の各ステップにおいて、図１０中の従来工程の各ステップと共通の工程については、同一のステップ番号を付している。
【００５８】
まず、上述した図１１中のステップ＃１〜＃９の各工程を実行し、図２（ａ）に示されるような構造を形成する。図２（ａ）の構造は、図９（ａ）の構造と同一の構造である。又、ステップ＃１〜＃８に係る各工程終了後の断面構造図は、図６〜図８に示される各構造図と同一である。
【００５９】
尚、より具体的には、ステップ＃１では膜厚１５ｎｍ程度のシリコン酸化膜２、膜厚１５０ｎｍ程度のシリコン窒化膜３を堆積し、ステップ＃３では、深さ２００ｎｍ程度のトレンチ５を形成する。又、ステップ＃１終了後に、フォトリソグラフィ工程において照射される光の反射を抑制すべく、シリコン窒化膜３上に有機ＢＡＲＣ（Bottom Anti-Reflective Coating）材料、或いはポリシリコン材料で構成される反射防止膜を堆積しても良い。この場合であっても、フォトレジスト膜４を剥離後、半導体基板１に対するエッチング処理の開始前に当該堆積された反射防止膜を除去することができるため、以後の工程に影響を与えることはない。
【００６０】
又、ステップ＃４では第１絶縁膜６を膜厚５００ｎｍ程度成膜する。その後、ステップ＃５を経て形成される素子分離領域及び活性領域（第１不純物拡散領域７）は、例えば、素子分離幅が１５０ｎｍ程度、活性領域幅が２００ｎｍ程度、素子分離層の膜厚（基板面よりも高さ位置の高い領域に係る第１絶縁膜６の膜厚）が３５０ｎｍ程度を示す（図８（ｂ）参照）。尚、ステップ＃３に係るトレンチ５の形成工程終了後、第１絶縁膜６を充填する前に、拡散炉を用いて１０〜５０ｎｍ程度の酸化膜を成長させる工程を有しても良い。かかる工程を行うことで、ステップ＃３に係るエッチング処理によって高さ位置の異なる部分に生じる角部の形状が丸められ、当該角部に電界が集中するのを防止することができる。
【００６１】
又、ステップ＃６では、例えばＢイオンを、３０ｋｅＶの注入エネルギと１００ｋｅＶの注入エネルギでドーズ量５×１０１２／ｃｍ２程度注入し、その後熱処理を加えることで活性化して第１不純物拡散領域７（ウェル領域）を形成する。更に、ステップ＃７では、希釈ＨＦ溶液を用いて第１絶縁膜６に対してウェットエッチング処理を実行することで、第１絶縁膜６の表面を５０ｎｍ程度後退させる。
【００６２】
又、ステップ＃８では、熱酸化処理によって膜厚１０ｎｍ程度のゲート酸化膜８を形成する。ゲート酸化膜８は、後の工程で形成される浮遊ゲート電極（第１ゲート電極９）に対して不純物拡散領域から電子を取り込み、あるいは、第１ゲート電極９から不純物拡散領域に対して電子を引き抜く際の電子の通り道を形成することとなる。
【００６３】
そして、ステップ＃９では、例えばＰがドープされたポリシリコン膜で構成された導電性の第１ゲート電極膜９を膜厚１５０ｎｍ程度堆積した後、ＣＭＰ法を用いて平坦化する。以上の各工程を経て、図２（ａ）に示されるような構造が形成される。
【００６４】
ステップ＃９の後、上述した従来のステップ＃１１に替えて、図２（ｂ）に示されるように、第１ゲート電極膜９間に埋め込まれた第１絶縁膜６に対して、第１ゲート電極膜９をマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法等による異方性エッチング処理を行う（ステップ＃１０）。このとき、第１絶縁膜６の露出面が第１ゲート電極膜９の最下面よりも下方位置になるまでエッチング処理を実行する。具体的には、ＲＦパワーを６００Ｗ、圧力を７５ｍＴｏｒｒ、流量比をＣ４Ｆ８／Ａｒ／ＣＦ４＝５／１５０／５ｓｃｃｍとしたエッチング条件下で、第１絶縁膜６を膜厚約１５０ｎｍ程度エッチング除去する。
【００６５】
本ステップ＃１０によって、第１ゲート電極膜９間に開口部３３が形成されると共に、第１絶縁膜６の一部に凹部構造３４が形成される。
【００６６】
従来技術に係るステップ＃１１では、ウェットエッチング処理（等方性エッチング処理）を実行する工程であったため、半導体基板１の基板面に対して垂直な方向のみならず、基板面に平行な方向にも第１絶縁膜６に対するエッチングが進行する。このため、シールド効果を高めるために後の工程で形成される第２ゲート電極膜１２を隣接する第１ゲート電極膜９間に埋め込むべく、第１絶縁膜６の露出面が第１ゲート電極膜９の最下面よりも下方位置になるまでエッチング処理を進行させると、図１２に示されるように、開口部３２の形状が底面付近において基板面に平行な方向に拡がりを有する。この結果、その後に第２ゲート電極膜１２を全面に堆積すると、図１３に示されるように第１ゲート電極膜９の下方領域に第２ゲート電極膜１２の一部が形成されることとなる。これによって、後のパターニング工程時に、第２ゲート電極膜１２の一部が上方に形成されている第１ゲート電極膜９がマスクとなって残存してしまうという問題が生じていた。
【００６７】
しかしながら、本発明に係るステップ＃１０では、従来技術に係るステップ＃１１とは異なり、異方性エッチング処理を実行するため、半導体基板１の基板面に平行な方向に対して第１絶縁膜６のエッチング処理が進行せず、これによって第１ゲート電極膜９の下方領域に位置する第１絶縁膜６がエッチングされることがない。この結果、後の工程で第２ゲート電極膜１２を全面に堆積しても、第１ゲート電極膜９の下方領域に第２ゲート電極膜１２の一部が形成される事態を回避することができる。
【００６８】
尚、第１ゲート電極膜９の下方領域に位置する第１絶縁膜６に対してエッチングが進行しないように、より好ましくは凹部構造３４がテーパ形状となるような条件下で異方性エッチング処理を実行するのが良い。例えば上述したステップ＃１０に係る条件下で異方性エッチングを行うことで凹部構造３４をテーパ形状とすることができる。
【００６９】
本ステップ＃１０終了後は、図２（ｃ）に示されるように、開口部３３を完全には充填しない範囲内の膜厚で第２絶縁膜１１（ＯＮＯ膜）を成膜した後（ステップ＃１２）、その直上に導電性の第２ゲート電極膜１２を成膜する（ステップ＃１３）。より具体的には、ステップ＃１２では、表面を熱酸化してＳｉＯ２膜を膜厚６ｎｍ程度成膜した後、ＬＰＣＶＤ法等によってＳｉＮ膜を膜厚５ｎｍ程度成膜し、更にその後にＨＰＤ−ＳｉＯ２膜を膜厚７ｎｍ程度成膜する。又、ステップ＃１３では、例えばＰがドープされたポリシリコン膜で構成された導電性の第２ゲート電極膜１２を膜厚２００ｎｍ程度堆積する。本ステップ＃１３によって、隣接する第１ゲート電極膜９間に第２ゲート電極膜１２が埋め込まれると共に、第１ゲート電極膜９の最下面よりも下方位置にまで第２ゲート電極膜１２が形成されることとなる。そして、前記のように、開口部３３（凹部構造３４）が第１ゲート電極膜９の下方位置に形成されていないため、第２ゲート電極膜１２が第１ゲート電極膜９の下方領域に回り込むように形成されることはない。
【００７０】
ステップ＃１３終了後は、従来技術と同様、第２ゲート電極膜１２、第２絶縁膜１１、第１ゲート電極膜９及びシリコン酸化膜８からなる積層膜をパターニングして、第１ゲート電極（浮遊ゲート電極）９と半導体基板１の基板面に平行な第１方向に延伸する第２ゲート電極（制御ゲート電極）１２とを同時に形成する（ステップ＃１４）。第２ゲート電極膜１２の上方に第１ゲート電極膜９が形成されていないため、第１ゲート電極膜９がマスクとなって第２ゲート電極膜の一部が残存して隣接セルに係る第２ゲート電極が電気的に接続されるという事態を回避することができる。
【００７１】
その後、従来の不揮発性半導体記憶装置の製造方法に準じ、これらのゲート電極をマスクとして例えば注入エネルギ１５ｋｅＶ、ドーズ量１×１０１５／ｃｍ２の条件下でＡｓイオン注入を行った後、熱処理（例えば９５０℃、１０秒間）を行って活性化させてソース・ドレイン拡散領域１３を形成した後（図３（ａ））、全面に層間絶縁膜１５を堆積する（図３（ｂ））。そして、ソース・ドレイン拡散領域上の所定領域にコンタクトホールを形成した後、当該コンタクトホール内にタングステン（Ｗ）等の金属膜を充填してコンタクトプラグ１６を形成し、ソース・ドレイン領域との電気的接続のための配線層（ビット線）１７を形成する（図３（ｃ））。必要に応じて、層間絶縁膜形成工程と配線層形成工程を複数回行って多層配線構造としても良い。
【００７２】
このとき、図３（ｂ）に示すように、Ａｓイオン注入後、多層膜の外側面にサイドウォール絶縁膜１４を形成した後にこの多層膜及びサイドウォール絶縁膜１４をマスクとして再度Ａｓイオン注入を行うものとしても良い。
【００７３】
尚、上述の実施形態では、ステップ＃６においてＢイオン注入を行うことで第１不純物拡散領域７を形成したが、予めＰ型の半導体基板１を用いることにより、ステップ＃６に係るイオン注入工程を省略しても良い。又、上述の実施形態では本発明装置がＮチャネルＭＯＳトランジスタ構造を有する場合を例に挙げて説明したが、極性を逆転することでＰチャネルＭＯＳトランジスタ構造を有する場合においても同様に実現可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る半導体装置の概略断面構造図の一部
【図２】本発明に係る半導体装置の製造方法の各工程における概略断面構造図（１）
【図３】本発明に係る半導体装置の製造方法の各工程における概略断面構造図（２）
【図４】本発明に係る半導体装置の製造方法の製造工程を順に示すフローチャート
【図５】本発明に係る及び従来のフラッシュメモリセルアレイの概略平面図
【図６】従来のフラッシュメモリセルアレイの概略断面構造図の一部
【図７】従来のフラッシュメモリセルアレイの製造方法の各工程における概略断面構造図（１）
【図８】従来のフラッシュメモリセルアレイの製造方法の各工程における概略断面構造図（２）
【図９】従来のフラッシュメモリセルアレイの製造方法の各工程における概略断面構造図（３）
【図１０】従来のフラッシュメモリセルアレイの製造方法の各工程における概略断面構造図（４）
【図１１】従来のフラッシュメモリセルアレイの製造方法の製造工程を順に示すフローチャート
【図１２】従来のフラッシュメモリセルアレイの別の概略断面構造図の一部
【図１３】従来のフラッシュメモリセルアレイの更に別の概略断面構造図の一部
【図１４】従来のフラッシュメモリセルアレイの更に別の概略断面構造図の一部
【符号の説明】
【００７５】
１：    半導体基板
２：    シリコン酸化膜
３：    シリコン窒化膜
４：    フォトレジスト膜
５：    トレンチ
６：    第１絶縁膜
７：    第１不純物拡散領域（活性領域）
８：    ゲート酸化膜
９：    第１ゲート電極（浮遊ゲート電極）
１１：    第２絶縁膜（ＯＮＯ膜）
１２：    第２ゲート電極（制御ゲート電極）
１３：    ソース・ドレイン拡散領域
１４：    サイドウォール絶縁膜
１５：    層間絶縁膜
１６：    コンタクトプラグ
１７：    ビット線（配線層）
２０：    メモリセル領域
３１、３２、３３：    開口部
３４：    凹部構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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