(57)【要約】【課題】データ伝送テストのための回路面積を減らすことができるようにした半導体集積回路を提供する。【解決手段】本発明は、データの入出力テストを行うするための半導体集積回路において、入力されたデータのレベルを検出するセンスアンプと、およびテストモード信号が活性化されたとき、前記センスアンプからメモリセルに達する信号経路を遮断するセンスアンプコントローラを備える。【選択図】図１
2009048754.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータのレベルを検出するセンスアンプと、
テストモード信号が活性化すれば、前記センスアンプからメモリセルに達する信号経路を遮断するセンスアンプコントローラと
を備えることを特徴とする半導体集積回路。
【請求項２】
前記センスアンプは、ラッチ回路を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
入力されたデータのレベルを検出するセンスアンプと、
選択遮断信号に応答し、前記センスアンプからメモリセルに達するカラムパスを遮断するセンスアンプコントローラと、
前記テストモード信号に応答し、ロウデコーダから前記メモリセルに達するロウパスを選択するための選択信号を非活性化し、前記選択遮断信号を活性化するように構成されたアレイコントローラと
を備えることを特徴とする半導体集積回路。
【請求項４】
前記センスアンプは、ラッチ回路を備えることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
メモリセルと、およびデータ入力端から前記メモリセルに達する信号経路を備え、
テスト命令が入力されたことを認識した制御手段が、前記信号経路に含まれた複数の回路構成のうちのいずれか一つから前記メモリセルに達する信号経路を遮断し、前記データ入力端を介して入力されたデータを前記いずれか一つの回路構成に格納するように構成される
ことを特徴とする半導体集積回路。
【請求項６】
前記信号経路に含まれた回路構成のうちのいずれか一つはセンスアンプを含むことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記制御手段は、前記テスト命令に応じて生成されたテストモード信号の入力を受けて、前記メモリセルと前記センスアンプの信号経路を遮断するセンスアンプコントローラを備えることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記テスト命令が入力されたとき、ロウデコーダから前記メモリセルに達するロウパスを選択するための選択信号を非活性化し、前記センスアンプからメモリセルに達するカラムパスを遮断するための選択遮断信号を活性化するように構成されたアレイコントローラをさらに備えることを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記アレイコントローラは、
アクティブ命令によって発生したイネーブル信号と前記テスト命令によって発生したテストモードイネーブル信号の組み合わせ結果値に応じて、アレイアドレスを復号化して前記選択信号を発生する選択信号発生部と、
前記テストモードイネーブル信号によって前記選択遮断信号を発生する選択遮断信号発生部と
を備えることを特徴とする請求項３または８に記載の半導体集積回路。
【請求項１０】
前記選択信号発生部は、前記テストモードイネーブル信号が非活性化し前記イネーブル信号が活性化すれば、前記アレイアドレスを復号化するように構成されることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記選択遮断信号発生部は、前記テストモードイネーブル信号が活性化すれば、予め設定された時間後に前記選択遮断信号を活性化するように構成されることを特徴とする請求項９に記載の半導体集積回路。
【請求項１２】
アクティブ命令とテスト命令およびバンクアドレスを用いて、前記イネーブル信号およびテストモードイネーブル信号を発生するバンクコントローラをさらに備えることを特徴とする請求項９に記載の半導体集積回路。
【請求項１３】
前記バンクコントローラは、
前記バンクアドレス、前記テスト命令と前記アクティブ命令を用いて、前記イネーブル信号を発生するイネーブル信号発生部と、
前記バンクアドレスと前記テスト命令を用いて、前記テストモードイネーブル信号を発生するテストモードイネーブル信号発生部と
を備えることを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記イネーブル信号発生部は、前記バンクアドレスが非活性化するか前記テスト命令が活性化すれば、前記イネーブル信号を非活性化するように構成されることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１５】
前記テストモードイネーブル信号発生部は、前記バンクアドレスおよび前記テスト命令が活性化すれば、前記テストモードイネーブル信号を活性化するように構成されることを特徴とする請求項１３に記載の半導体集積回路。
【請求項１６】
前記センスアンプコントローラは、前記選択信号と前記選択遮断信号を用いて、前記センスアンプと接続されたビット線雙間の接続を制御する信号、および前記センスアンプと前記メモリセルの接続を制御する信号を発生するように構成されることを特徴とする請求項１、３、または７のいずれか一項に記載の半導体集積回路。
【請求項１７】
前記センスアンプコントローラは、前記選択信号と前記選択遮断信号を組み合わせて、前記ビット線雙を接続させるためのビット線イコライズ信号を発生するビット線イコライズ信号発生部、および
前記選択信号と前記選択遮断信号を組み合わせて、前記センスアンプと前記メモリセルの信号経路を遮断するためのビット線分離信号を発生するビット線分離信号発生部を備えることを特徴とする請求項１、３、または７のいずれか一項に記載の半導体集積回路。
【請求項１８】
前記ビット線イコライズ信号発生部は、前記選択遮断信号が活性化すれば、前記ビット線イコライズ信号を活性化するように構成されることを特徴とする請求項１７に記載の半導体集積回路。
【請求項１９】
前記ビット線分離信号発生部は、前記選択遮断信号が活性化すれば、前記ビット線分離信号を活性化するように構成されることを特徴とする請求項１７に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にデータの入出力テストを行うするための半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路とそれを制御するコントローラとの間にはデータをやり取りするためのインターフェース回路が備えられている。
半導体集積回路とコントローラはインターフェース回路のそれぞれにスキュー（Ｓｋｅｗ）が存在し得る。前記スキューが一定のレベルを超える場合にはデータ伝送上にエラーが生じ得る。
したがって、半導体集積回路とコントローラとの間のデータ伝送が正常に行われるか否かを確認するためにはデータ伝送テストを行うことが必須である。
【０００３】
前記データ伝送テストは、半導体集積回路とコントローラが定められたデータパターンをやり取りする方式によって行われる。
従来の技術に係る半導体集積回路では、データ伝送テストを行うための回路構成として、入／出力回路周辺部にノーマル動作時のデータ格納のために備えられたメモリセルを用いたり、前記本来のメモリセルとは別にテスト用のメモリセルをさらに形成したりした。
【０００４】
しかし、前記テスト用メモリセルを入／出力回路周辺部に形成する方式は附加的な面積を必要とし、タイミング制御装置および配線が複雑化する。前記タイミング制御装置を実現するためには、出力イネーブルタイミングを制御する装置に附加回路を追加しなければならないため、データ出力タイミングが正常とは異なって可変となり得る。
また、本来備えられたメモリセルを用いる方式では、ワード線を活性化してビット線のデータ検出のために過度な電流が消費される。また、過度な電流消費によってノイズが発生し得るため、データ伝送テストの誤差が増加し得る。これに似ている技術はアメリカ登録特許6,347,058に開示されている。
【特許文献１】米国登録特許6,347,058号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、データ伝送テストのための回路面積を減らすことができるようにした半導体集積回路を提供することをその目的とする。
本発明は、データ伝送テストのための附加的なタイミング制御を必要としないようにした半導体集積回路を提供することを他の目的とする。
本発明は、データ伝送テストによる電流消耗量を最小化してノイズが発生しないようにした半導体集積回路を提供することをまた他の目的とする。
【課題を解決するための手段】
【０００６】
本発明の実施形態に係る半導体集積回路は、入力されたデータのレベルを検出するセンスアンプと、およびテストモード信号が活性化すれば、前記センスアンプからメモリセルに達する信号経路を遮断するセンスアンプコントローラを備えることを特徴とする。
【０００７】
本発明の実施形態に係る半導体集積回路は、入力されたデータのレベルを検出するセンスアンプと、選択遮断信号に応答し、前記センスアンプからメモリセルに達するカラムパスを遮断するセンスアンプコントローラと、および前記テストモード信号に応答し、ロウデコーダから前記メモリセルに達するロウパスを選択するための選択信号を非活性化し前記選択遮断信号を活性化するように構成されたアレイコントローラを備えることを他の特徴とする。
【０００８】
本発明の実施形態に係る半導体集積回路は、メモリセルと、およびデータ入力端から前記メモリセルに達する信号経路を備えており、テスト命令が入力されたことを認識した制御手段が前記信号経路に含まれた複数の回路構成のうちのいずれか一つから前記メモリセルに達する信号経路を遮断し、前記データ入力端を介して入力されたデータを前記いずれか一つの回路構成に格納するように構成されることをまた他の特徴とする。
【発明の効果】
【０００９】
本発明によれば、別途にメモリセルを追加せず、カラム信号経路上の構成に本テスト用データを格納するので、データ伝送テストのための回路面積を減らすことができる。
本発明によれば、ノーマルカラム信号経路と同一方式によってテスト用データ入出力が行われるので、附加的なタイミング制御が必要ないため、回路およびソフトウェアの実現が簡単である。
本発明によれば、データ伝送テスト時にワード線の活性化がなされないため、データ伝送テストによる電流消耗量を最小化してノイズの発生を防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明に係る半導体集積回路の望ましい実施形態を説明する。
本発明に係る半導体集積回路は、図１に示すように、バンクコントローラ１００、アレイコントローラ２００、ロウアドレスデコーダ３００、カラムアドレスデコーダ４００、メモリバンク５００を備える。
【００１１】
前記メモリバンク５００は、ロウイネーブルコントローラ５１０、ロウデコーダ５２０、カラムデコーダ５３０、ビット線センスアンプコントローラ（以下、ＢＬＳＡコントローラ）５４０、ＢＬＳＡ５５０、およびセルマット５６０を備える。
【００１２】
前記バンクコントローラ１００は、アクティブ命令ＣＡＴ、テスト命令ＭＯＤＥ、およびバンクアドレスＢＡの入力を受けて、イネーブル信号ＥＮおよびテストモードイネーブル信号ＭＯＤＥ＿ＥＮを出力するように構成される。
【００１３】
前記アレイコントローラ２００は、前記イネーブル信号ＥＮ、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮ、およびアレイアドレスＡＡの入力を受けて、アレイ選択信号ＡＳおよびアレイ選択遮断信号ＡＤＳを出力するように構成される。
【００１４】
前記ロウアドレスデコーダ３００は、外部から入力されたロウアドレスＲＡをアクティブ命令ＡＣＴによって復号化して、半導体集積回路の内部的に用いられるロウアドレスＲＡｄを出力するように構成される。
【００１５】
前記カラムアドレスデコーダ４００は、外部から入力されたカラムアドレスＣＡを読み込み／書き込み命令（ＲＤ／ＷＴ）によって復号化して、半導体集積回路の内部的に用いられるカラムアドレスＣＡｄを出力するように構成される。
【００１６】
前記ロウイネーブルコントローラ５１０は、前記ロウアドレスＲＡｄと前記アレイ選択信号ＡＳの入力を受けて、ロウ選択信号ＲＳを出力するように構成される。
【００１７】
前記ロウデコーダ５２０は、前記ロウ選択信号ＲＳの入力を受けて、前記ロウ選択信号ＲＳに該当するワード線Ｗ／Ｌを活性化するように構成される。
【００１８】
前記カラムデコーダ５３０は、前記カラムアドレスＣＡｄの入力を受けて、カラム選択信号ＹＩを出力するように構成される。
【００１９】
前記ＢＬＳＡコントローラ５４０は、前記アレイ選択信号ＡＳとアレイ選択遮断信号ＡＤＳの入力を受けて、ＢＬＳＡ５５０を制御するためのビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）、動作電源（ＲＴＯ，ＳＢ）、およびビット線イコライズ信号ＢＬＥＱを出力するように構成される。
【００２０】
前記ＢＬＳＡ５５０は、ＩＯ線雙（ＳＩＯ，ＳＩＯＢ）とビット線雙（ＢＬ，ＢＬＢ）との間に接続される。前記ＢＬＳＡ５５０は、前記ビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）、動作電源（ＲＴＯ，ＳＢ）、ビット線イコライズ信号ＢＬＥＱ、およびカラム選択信号ＹＩの入力を受けるように構成される。前記ＢＬＳＡ５５０は、前記ビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）または前記カラム選択信号ＹＩにより、前記ＩＯ線雙（ＳＩＯ，ＳＩＯＢ）のデータまたはビット線雙（ＢＬ，ＢＬＢ）にのせられたデータを検出して増幅するように構成される。前記ＢＬＳＡ５５０は、前記検出および増幅したデータを前記ＩＯ線雙（ＳＩＯ，ＳＩＯＢ）またはビット線雙（ＢＬ，ＢＬＢ）を介して出力するように構成される。
【００２１】
本発明に係る半導体集積回路は、別途のメモリセルを形成せず、本来備えられたＢＬＳＡそのものをテスト用データを格納するための手段として用いるように構成される。
【００２２】
半導体集積回路は、データ入出力制御の効率性を高めるために全体のメモリセル領域を区分し、区分した領域別にデータ入／出力関連回路を構成することができる。
【００２３】
全体メモリセル領域を区分した一つの例として、メモリバンク（Ｂａｎｋ）という単位があり、前記メモリバンクのメモリセル領域は、図２に示すようにセルマットという単位に細分化し得る。
【００２４】
前記複数のセルマット（セルマット０〜セルマットｎ）のデータ検出および増幅のための構成として複数のＢＬＳＡアレイ（ＢＬＳＡアレイ０〜ＢＬＳＡアレイｎ＋１）が備えられる。前記複数のＢＬＳＡアレイ（ＢＬＳＡアレイ０〜ＢＬＳＡアレイｎ＋１）は各々複数のＢＬＳＡを備える。
【００２５】
本発明は、前記複数のＢＬＳＡアレイ（ＢＬＳＡアレイ０〜ＢＬＳＡアレイｎ＋１）を選択的にテスト用として用いることができるように構成することができ、図２はＢＬＳＡアレイｎをテスト用として用いるように構成した例を挙げたものである。もちろん、すべてのＢＬＳＡアレイ（ＢＬＳＡアレイ０〜ＢＬＳＡアレイｎ＋１）をテスト用として用いることもできるが、一つのＢＬＳＡアレイ（ＢＬＳＡアレイｎ）だけを用いても既存の別途のメモリセルを形成した場合に比べてはるかに大きいメモリ容量を使うことができる。
【００２６】
前記バンクコントローラ１００は、図３に示すように、イネーブル信号発生部１１０およびテストモードイネーブル信号発生部１２０を備える。
前記イネーブル信号発生部１１０は、前記バンクアドレスＢＡ、前記テスト命令ＭＯＤＥ、前記アクティブ命令ＡＣＴ、およびプリチャージ信号ＰＣＧを用いて前記イネーブル信号ＥＮを発生するように構成される。前記イネーブル信号発生部１１０は、第１〜第３ナンドゲート（ＮＤ１１〜ＮＤ１３）、第１ノアゲートＮＲ１１、および第１〜第４インバータ（ＩＶ１１〜ＩＶ１４）を備える。前記イネーブル信号発生部１１０は、前記バンクアドレスＢＡが活性化し前記テスト命令ＭＯＤＥが非活性化した状態で前記アクティブ命令ＡＣＴが活性化すれば、前記イネーブル信号ＥＮを活性化するように構成される。前記イネーブル信号発生部１１０は、前記バンクアドレスＢＡが非活性化するか、前記テスト命令ＭＯＤＥが活性化するか、前記プリチャージ信号ＰＣＧが活性化すれば、前記イネーブル信号ＥＮを非活性化するように構成される。
【００２７】
前記テストモードイネーブル信号発生部１２０は、前記バンクアドレスＢＡ、前記テスト命令ＭＯＤＥ、および前記プリチャージ信号ＰＣＧを用いて、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮを発生するように構成される。前記テストモードイネーブル信号発生部１２０は、第４および第５ナンドゲート（ＮＤ１４〜ＮＤ１５）と第５〜第７インバータ（ＩＶ１５〜ＩＶ１７）とを備える。前記テストモードイネーブル信号発生部１２０は、前記バンクアドレスＢＡおよび前記テスト命令ＭＯＤＥが活性化すれば、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮを活性化するように構成される。前記テストモードイネーブル信号発生部１２０は、前記バンクアドレスＢＡが非活性化するか、前記テスト命令ＭＯＤＥが非活性化するか、前記プリチャージ信号ＰＣＧが活性化すれば、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮを非活性化するように構成される。
【００２８】
前記アレイコントローラ２００は、図４に示すようにアレイ選択信号発生部２１０およびアレイ選択遮断信号発生部２２０を備える。
前記アレイ選択信号発生部２１０は、前記イネーブル信号ＥＮと前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮの組み合わせ結果値に応じて、アレイアドレスＡＡを復号化してアレイ選択信号ＡＳを発生するように構成される。前記アレイ選択信号発生部２１０は、第１〜第７インバータ（ＩＶ２１〜ＩＶ２７）、第１ノアゲートＮＲ２１、第１〜第４ナンドゲート（ＮＤ２１〜ＮＤ２４）を備える。前記アレイ選択信号発生部２１０は、前記イネーブル信号ＥＮが活性化し前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮが非活性化すれば、前記アレイアドレスＡＡを復号化して前記アレイ選択信号ＡＳを発生するように構成される。前記アレイ選択信号発生部２１０は、２ビットのアレイアドレス（ＡＡ０，ＡＡ１）の入力を受ける場合の回路構成例であって、前記アレイアドレス（ＡＡ０，ＡＡ１，…）のビット数が増加するに伴ってアレイ選択信号（ＡＳ＜０：ｎ＞）を発生するように回路構成が異なり得る。
【００２９】
前記アレイ選択遮断信号発生部２２０は、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮおよび前記プリチャージ信号ＰＣＧによってアレイ選択遮断信号ＡＤＳを発生するように構成される。前記アレイ選択遮断信号発生部２２０は、第８〜第１０インバータ（ＩＶ２８〜ＩＶ３０）、第１および第２トランジスタ（Ｍ２１，Ｍ２２）、および遅延部ＤＬＹ１を備える。前記アレイ選択遮断信号発生部２２０は、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮが活性化すれば、前記アレイ選択遮断信号ＡＤＳを活性化するように構成される。
【００３０】
前記ＢＬＳＡコントローラ５４０は、図５に示すように、ビット線イコライズ信号（Ｂｉｔ  Ｌｉｎｅ  Ｅｑｕａｌｉｚｅ  Ｓｉｇｎａｌ）発生部５４１、ビット線分離信号（Ｂｉｔ  Ｌｉｎｅ  Ｉｓｏｌａｔｉｏｎ  Ｓｉｇｎａｌ）発生部５４２、および電源供給部５４３を備える。
【００３１】
前記ビット線イコライズ信号発生部５４１は、ＢＬＳＡアレイｎが接続された二つのセルマット（セルマットｍ，セルマットｎ）（図２参照）の選択有無を判断するためのアレイ選択信号（ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）とアレイ選択遮断信号ＡＤＳによってビット線イコライズ信号ＢＬＥＱを発生するように構成される。前記ビット線イコライズ信号発生部５４１は、第１ノアゲートＮＲ３１、第１インバータＩＶ３１、および第１遅延部ＤＬＹ２を備える。前記ビット線イコライズ信号発生部５４１は、前記アレイ選択信号（ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）とアレイ選択遮断信号ＡＤＳが全て非活性化すれば、前記ビット線イコライズ信号ＢＬＥＱを活性化するように構成される。
【００３２】
前記ビット線分離信号発生部５４２は、前記アレイ選択信号（ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）とアレイ選択遮断信号ＡＤＳの論理和の結果に応じてビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）を発生するように構成される。前記ビット線分離信号発生部５４２は、第２および第３ノアゲート（ＮＲ３２，ＮＲ３３）、第２および第３インバータ（ＩＶ３３，ＩＶ３４）、第２遅延部ＤＬＹ３および第３遅延部ＤＬＹ４を備える。前記ビット線分離信号発生部５４２は、前記アレイ選択遮断信号ＡＤＳが活性化すれば、前記ビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）を全て非活性化するように構成される。図２を参照すれば、前記ビット線分離信号発生部５４２は、前記アレイ選択信号ＡＳ＜ｎ＞が活性化すれば、ＢＬＳＡ５５０とセルマットｍとの接続を遮断するために前記ビット線分離信号ＢＩＳ＿Ｍを非活性化するように構成される。図２を参照すれば、前記ビット線分離信号発生部５４２は、前記アレイ選択信号ＡＳ＜ｍ＞が活性化すれば、ＢＬＳＡ５５０とセルマットｎの接続を遮断するために前記ビット線分離信号ＢＩＳ＿Ｎを非活性化するように構成される。
【００３３】
前記電源供給部５４３は、アレイ選択信号（ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）とアレイ選択遮断信号ＡＤＳの論理和の結果に応じてＢＬＳＡ５５０に動作電源（ＲＴＯ，ＳＢ）を印加するように構成される。前記電源供給部５４３は、第４〜第６インバータ（ＩＶ３５〜ＩＶ３７）、第４および第５遅延部（ＤＬＹ５、ＤＬＹ６）、第１および第２ナンドゲート（ＮＤ３１，ＮＤ３２）、第１〜第５トランジスタ（Ｍ３１〜Ｍ３５）を備える。前記第１〜第３トランジスタ（Ｍ３１〜Ｍ３３）は外部電源ＶＤＤと接地電源ＶＳＳとの間に接続される。前記第１トランジスタＭ３１と第２トランジスタＭ３２のノードを介して動作電源ＲＴＯが出力される。前記第２トランジスタＭ３２と第３トランジスタＭ３３のノードを介して動作電源ＳＢが出力される。前記第４トランジスタＭ３４は、ドレーンには外部電源ＶＤＤが接続され、ソースは前記動作電源ＲＴＯに接続される。前記第５トランジスタＭ３５は、ドレーンには外部電源ＶＤＤが接続され、ソースは動作電源ＳＢに接続される。前記第２、４および５トランジスタ（Ｍ３２，Ｍ３４，Ｍ３５）のゲートにはビット線イコライズ信号ＢＬＥＱが共通入力される。前記第４インバータＩＶ３５には前記ビット線イコライズ信号発生部５４１の第１インバータＩＶ３２の出力が入力される。前記第４遅延部ＤＬＹ５には前記第４インバータＩＶ３５の出力が入力される。前記第１ナンドゲートＮＤ３１には前記第４遅延部ＤＬＹ５の出力と前記第４インバータＩＶ３５の出力とが入力される。前記第１ナンドゲートＮＤ３１の出力端は前記第１トランジスタＭ３１のゲートに接続される。前記第５インバータＩＶ３６には前記ビット線イコライズ信号発生部５４１の第１インバータＩＶ３２の出力が入力される。前記第５遅延部ＤＬＹ６には前記第５インバータＩＶ３６の出力が入力される。前記第２ナンドゲートＮＤ３２には前記第５遅延部ＤＬＹ６の出力と前記第５インバータＩＶ３６の出力とが入力される。前記第６インバータＩＶ３７には前記第２ナンドゲートＮＤ３２の出力が入力される。前記第６インバータＩＶ３７の出力端は前記第３トランジスタＭ３３のゲートに接続される。
【００３４】
前記ＢＬＳＡ５５０は、図６に示すように、ビット線雙（ＢＬ，ＢＬＢ）を介してセルマットｍとセルマットｎに各々接続され、第１〜第１１トランジスタ（Ｍ４１〜Ｍ５１）からなるクロスカップルラッチ（Ｃｒｏｓｓ  Ｃｏｕｐｌｅｄ  Ｌａｔｃｈ）を備える。前記第１および第３トランジスタ（Ｍ４１，Ｍ４３）はソースに共通に動作電源ＲＴＯが入力される。前記第２および第４トランジスタ（Ｍ４２，Ｍ４４）はソースに共通に動作電源ＳＢが入力される。前記第５トランジスタＭ４５は、ゲートには前記ビット線イコライズ信号ＢＬＥＱが入力され、ソースとドレーンは各々ビット線ＢＬとビットバー線ＢＬＢに接続される。前記第６および第７トランジスタ（Ｍ４６，Ｍ４７）はセルマットｍと接続されたビット線ＢＬの間とビットバー線ＢＬＢの間に接続され、ゲートには共通にビット線分離信号ＢＩＳ＿Ｍが入力される。前記第８および第９トランジスタ（Ｍ４８，Ｍ４９）はセルマットｎと接続されたビット線ＢＬの間とビットバー線ＢＬＢの間に接続され、ゲートには共通にビット線分離信号ＢＩＳ＿Ｎが入力される。前記第１０トランジスタＭ５０は、ソースはビット線ＢＬと第３および第４トランジスタ（Ｍ４３，Ｍ４４）のゲートに共通接続され、ドレーンはＩＯ線ＳＩＯに接続される。前記第１１トランジスタ（Ｍ５１）は、ソースはビットバー線ＢＬＢと第１および第２トランジスタ（Ｍ４１，Ｍ４２）のゲートに共通接続され、ドレーンはＩＯバーラインＳＩＯＢに接続される。前記第１０および第１１トランジスタ（Ｍ５０、Ｍ５１）はゲートにカラム選択信号ＹＩが共通入力される。
【００３５】
このように構成された本発明に係る半導体集積回路の動作について図１〜図７を参照して説明すれば次の通りである。
本発明に係る半導体集積回路がテストモードで動作する場合について説明する。
外部システム、例えば、ＧＰＵ（Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）において半導体集積回路のデータ入／出力テストを行うために、テスト命令ＭＯＤＥ、バンクアドレスＢＡ、ロウアドレスＲＡ、およびカラムアドレスＣＡを活性化する。
【００３６】
図１のロウアドレスデコーダ３００は、前記ロウアドレスＲＡを復号化して内部ロウアドレスＲＡｄとアレイアドレスＡＡを出力する。
図１のカラムアドレスデコーダ４００は、前記カラムアドレスＣＡを復号化して内部カラムアドレスＣＡｄを出力する。
図１のカラムデコーダ５３０は、前記内部カラムアドレスＣＡｄを復号化してカラム選択信号ＹＩを活性化する。
【００３７】
図３のバンクコントローラ１００のイネーブル信号発生部１１０は、前記テスト命令ＭＯＤＥが活性化したため、ノアゲートＮＲ１１がローレベル信号を出力し、それにより第１インバータＩＶ１１がローレベル信号を出力してイネーブル信号ＥＮを非活性化する。前記バンクコントローラ１００のテストモードイネーブル信号発生部１２０は、テスト命令ＭＯＤＥおよびバンクアドレスＢＡが活性化したため、第５インバータＩＶ１５がハイレベル信号を出力する。前記ノアゲートＮＲ１１がローレベル信号を出力しプリチャージ命令ＰＣＧがローレベルに非活性化したため、第１ナンドゲートＮＤ１１はハイレベル信号を出力する。前記第１ナンドゲートＮＤ１１がハイレベル信号を出力し前記第５インバータＩＶ１５がハイレベル信号を出力するため、第５ナンドゲートＮＤ１５はローレベル信号を出力する。前記第５ナンドゲートＮＤ１５がローレベル信号を出力するため、第６インバータＩＶ１６はテストモードイネーブル信号ＭＯＤＥ＿ＥＮをハイレベルに活性化する。
【００３８】
図４のアレイコントローラ２００のアレイ選択信号発生部２１０は、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮがハイレベルであるため、アレイ選択信号（ＡＳ＜０＞，ＡＳ＜１＞，…，ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）を全て非活性化する。前記アレイコントローラ２００のアレイ選択遮断信号発生部２２０は、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮがハイレベルであるため、アレイ選択遮断信号ＡＤＳをハイレベルに活性化する。
【００３９】
図１のロウイネーブルコントローラ５１０は、アレイ選択信号（ＡＳ＜０＞，ＡＳ＜１＞，…，ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）が非活性化したため、ロウ選択信号ＲＳを非活性化する。
図１のロウデコーダ５２０は、前記ロウ選択信号ＲＳが非活性化したため、自身と接続したワード線Ｗ／Ｌを非活性化する。
【００４０】
図５のＢＬＳＡコントローラ５４０のビット線イコライズ信号発生部５４１は、前記アレイ選択遮断信号ＡＤＳが活性化したため、ビット線イコライズ信号ＢＬＥＱを非活性化する。
前記ＢＬＳＡコントローラ５４０のビット線分離信号発生部５４２は、前記アレイ選択遮断信号ＡＤＳが活性化したため、ビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）を全て非活性化する。
【００４１】
前記ＢＬＳＡコントローラ５４０の電源供給部５４３は、ビット線イコライズ信号ＢＬＥＱが活性化した場合、動作電源ＲＴＯと動作電源ＳＢを接続して同一のレベル、すなわち外部電源ＶＤＤレベルに維持する。前記電源供給部５４３は、前記ビット線イコライズ信号ＢＬＥＱが非活性化すれば、前記ビット線イコライズ信号発生部５４１の第１インバータＩＶ３２の出力により、図７のように動作電源ＲＴＯを外部電源ＶＤＤのレベルにし、動作電源ＳＢを接地電源ＶＳＳのレベルにする。
【００４２】
図６のＢＬＳＡ５５０は、ビット線イコライズ信号ＢＬＥＱおよびビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）が全て非活性化するため、セルマットｍ、そしてセルマットｎとの接続が遮断される。前記ＢＬＳＡ５５０は、前記ビット線イコライズ信号ＢＬＥＱおよびビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）が全て非活性化した状態でカラム選択信号ＹＩが活性化するため、ＩＯ線雙（ＳＩＯ，ＳＩＯＢ）を介して半導体集積回路の外部のデータを検出および増幅して格納する。上述したように、ＢＬＳＡ５５０は、第１〜第４トランジスタ（Ｍ４１〜Ｍ４４）からなるクロスカップルラッチを備えるため、データの格納が可能である。
前記ＢＬＳＡ５５０に格納されたデータは、その後ＧＰＵのデータ出力命令に応じて前記ＧＰＵに出力される。
【００４３】
本発明に係る半導体集積回路がノーマル（Ｎｏｒｍａｌ）モードで動作する場合について説明する。
ＧＰＵ（Ｇｒａｐｈｉｃ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）においてノーマルデータの入力を行うために、バンクアドレスＢＡ、ロウアドレスＲＡ、およびカラムアドレスＣＡを活性化し、前記テスト命令ＭＯＤＥを非活性化する。
【００４４】
図１のロウアドレスデコーダ３００は、前記ロウアドレスＲＡを復号化して、内部ロウアドレスＲＡｄとアレイアドレスＡＡを出力する。
図１のカラムアドレスデコーダ４００は、前記カラムアドレスＣＡを復号化して、内部カラムアドレスＣＡｄを出力する。
図１のカラムデコーダ５３０は、前記内部カラムアドレスＣＡｄを復号化して、カラム選択信号ＹＩを活性化する。
【００４５】
図３のバンクコントローラ１００のイネーブル信号発生部１１０は、前記テスト命令ＭＯＤＥが非活性化したため、ノアゲートＮＲ１１がハイレベル信号を出力し、それにより第１インバータＩＶ１１がハイレベル信号を出力してイネーブル信号ＥＮを活性化する。前記バンクコントローラ１００のテストモードイネーブル信号発生部１２０は、テスト命令ＭＯＤＥが非活性化しバンクアドレスＢＡが活性化したため、第５インバータＩＶ１５はローレベル信号を出力する。前記ノアゲートＮＲ１１がハイレベル信号を出力しプリチャージ命令ＰＣＧがローレベルに非活性化したため、第１ナンドゲートＮＤ１１はハイレベル信号を出力する。前記第１ナンドゲートＮＤ１１はハイレベル信号を出力するが、前記第５インバータＩＶ１５はローレベル信号を出力するため、第５ナンドゲートＮＤ１５はハイレベル信号を出力する。前記第５ナンドゲートＮＤ１５はハイレベル信号を出力するため、第６インバータＩＶ１６はテストモードイネーブル信号ＭＯＤＥ＿ＥＮをローレベルに非活性化する。
【００４６】
図４のアレイコントローラ２００のアレイ選択信号発生部２１０は、前記イネーブル信号ＥＮはハイレベルであり、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮはローレベルであるため、アレイ選択信号（ＡＳ＜０＞，ＡＳ＜１＞，…，ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）のうちの一つを活性化する。前記アレイコントローラ２００のアレイ選択遮断信号発生部２２０は、前記テストモードイネーブル信号ＭＯＤＥ＿ＥＮがローレベルであるため、アレイ選択遮断信号ＡＤＳをローレベルに維持する。前記アレイ選択遮断信号ＡＤＳは、前に発生したプリチャージ命令ＰＣＧによってローレベルにリセットされた状態である。
【００４７】
図１のロウイネーブルコントローラ５１０は、前記アレイ選択信号（ＡＳ＜０＞，ＡＳ＜１＞，…，ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）のうちの一つが活性化したため、ロウ選択信号ＲＳを活性化する。
図１のロウデコーダ５２０は、前記ロウ選択信号ＲＳが活性化したため、自身と接続したワード線Ｗ／Ｌを活性化する。
【００４８】
図５のＢＬＳＡコントローラ５４０のビット線イコライズ信号発生部５４１は、前記アレイ選択遮断信号ＡＤＳが非活性化しアレイ選択信号（ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）のうちの一つが活性化したため、ビット線イコライズ信号ＢＬＥＱを非活性化する。
【００４９】
前記ＢＬＳＡコントローラ５４０のビット線分離信号発生部５４２は、前記アレイ選択遮断信号ＡＤＳが非活性化しアレイ選択信号（ＡＳ＜ｍ＞，ＡＳ＜ｎ＞）のうちの一つが活性化したため、ビット線分離信号（ＢＩＳ＿Ｍ，ＢＩＳ＿Ｎ）のうちの一つを非活性化する。例えば、アレイ選択信号ＡＳ＜ｎ＞が活性化したらビット線分離信号ＢＩＳ＿Ｍは非活性化する。
【００５０】
前記ＢＬＳＡコントローラ５４０の電源供給部５４３は、ビット線イコライズ信号ＢＬＥＱが活性化した場合、動作電源ＲＴＯと動作電源ＳＢを接続して同一レベル、すなわち外部電源ＶＤＤレベルに維持する。前記電源供給部５４３は、前記ビット線イコライズ信号ＢＬＥＱが非活性化すれば、前記ビット線イコライズ信号発生部５４１の第１インバータＩＶ３２の出力により、図７のように動作電源ＲＴＯを外部電源ＶＤＤレベルにし、動作電源ＳＢを接地電源ＶＳＳレベルにする。
【００５１】
図６のＢＬＳＡ５５０は、ビット線イコライズ信号ＢＬＥＱおよびビット線分離信号ＢＩＳ＿Ｍが非活性化するため、セルマットｍとの接続は遮断され、セルマットｎに接続される。前記ＢＬＳＡ５５０は、前記ビット線イコライズ信号ＢＬＥＱおよびビット線分離信号ＢＩＳ＿Ｍが非活性化した状態でカラム選択信号ＹＩが活性化するため、ＩＯ線雙（ＳＩＯ，ＳＩＯＢ）を介して半導体集積回路の外部のデータを検出および増幅して、ビット線雙（ＢＬ，ＢＬＢ）を介してセルマットｎに出力する。前記セルマットｎは前記ＢＬＳＡ５５０から出力されたデータを格納する。
【００５２】
本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的なものではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形した形態は本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る半導体集積回路のブロック図である。
【図２】本発明に係る半導体集積回路の適用例を示すブロック図である。
【図３】図１のバンクコントローラの回路図である。
【図４】図１のアレイコントローラの回路図である。
【図５】図１のセンスアンプコントローラの回路図である。
【図６】図１のセンスアンプの回路図である。
【図７】本発明に係る半導体集積回路の動作タイミング図である。
【符号の説明】
【００５４】
１００…バンクコントローラ
１１０…イネーブル信号発生部
１２０…テストモードイネーブル信号発生部
２００…アレイコントローラ
２１０…アレイ選択信号発生部
２２０…アレイ選択遮断信号発生部
３００…ロウアドレスデコーダ
４００…カラムアドレスデコーダ
５００…メモリバンク
５１０…ロウイネーブルコントローラ
５２０…ロウデコーダ
５３０…カラムデコーダ
５４０…ビット線センスアンプコントローラ
５４１…ビット線イコライズ信号発生部
５４２…ビット線分離信号発生部
５４３…電源供給部
５５０…ビット線センスアンプ
５６０…セルマット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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