(57)【要約】【課題】容易に多値マスクＲＯＭを実現すること。【解決手段】本発明に係るマスクＲＯＭ（１００）は、複数のメモリセル（ＭＣ）を備える。複数のメモリセル（ＭＣ）の各々は、第１端子（Ｔ１）と、第２端子（Ｔ２）と、第１端子（Ｔ１）及び第２端子（Ｔ２）のそれぞれにソース及びドレインが接続されたトランジスタ（ＴＲ）とを含む。複数のメモリセル（ＭＣ）のうち第１メモリセル（ＭＣ２）は、更に、第１端子（Ｔ１）と第２端子（Ｔ２）との間を電気的に接続する第１抵抗配線（２１）を含む。第１抵抗配線（２１）の抵抗値は、第１メモリセル（ＭＣ２）のデータに依存する。【選択図】図２
2009094162.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備え、
前記複数のメモリセルの各々は、
第１端子と、
第２端子と、
前記第１端子及び前記第２端子のそれぞれにソース及びドレインが接続されたトランジスタと
を含み、
前記複数のメモリセルのうち第１メモリセルは、更に、前記第１端子と前記第２端子との間を電気的に接続する第１抵抗配線を含み、
前記第１抵抗配線の抵抗値は、前記第１メモリセルのデータに依存する
マスクＲＯＭ。
【請求項２】
請求項１に記載のマスクＲＯＭであって、
前記第１抵抗配線の材料は、前記トランジスタのゲート電極の材料と同じである
マスクＲＯＭ。
【請求項３】
請求項２に記載のマスクＲＯＭであって、
前記第１抵抗配線の材料は、ポリシリコン、アモルファスシリコン、及びシリコンゲルマニウムからなる群から選択される１つである
マスクＲＯＭ。
【請求項４】
請求項１乃至３のいずれかに記載のマスクＲＯＭであって、
前記複数のメモリセルのうち第２メモリセルは、更に、前記第１端子と前記第２端子との間を電気的に接続する第２抵抗配線を含み、
前記第１抵抗配線の抵抗値は、前記第２抵抗配線の抵抗値と異なる
マスクＲＯＭ。
【請求項５】
請求項４に記載のマスクＲＯＭであって、
前記第１抵抗配線の幅は、前記第２抵抗配線の幅と異なる
マスクＲＯＭ。
【請求項６】
請求項１乃至５のいずれかに記載のマスクＲＯＭであって、
前記第１抵抗配線は、前記トランジスタのゲート電極が形成されるゲート層とメタル配線が形成されるメタル配線層との間に形成されている
マスクＲＯＭ。
【請求項７】
請求項１乃至６のいずれかに記載のマスクＲＯＭであって、
前記マスクＲＯＭは、制御ゲートと浮遊ゲートを有するＥＥＰＲＯＭと共に半導体チップに混載され、
前記制御ゲートは、前記浮遊ゲート上に絶縁膜を介して形成されており、
前記トランジスタのゲート電極は、前記浮遊ゲートと同じ層に形成されており、
前記第１抵抗配線は、前記制御ゲートと同じ層に形成されている
マスクＲＯＭ。
【請求項８】
請求項１乃至７のいずれかに記載のマスクＲＯＭであって、
前記複数のメモリセルのうち選択メモリセルのデータが読み出されるとき、
前記選択メモリセル中の前記トランジスタはＯＦＦされる
マスクＲＯＭ。
【請求項９】
請求項１乃至７のいずれかに記載のマスクＲＯＭであって、
前記複数のメモリセルは、ＮＡＮＤ型に配置されている
マスクＲＯＭ。
【請求項１０】
請求項９に記載のマスクＲＯＭであって、
前記複数のメモリセルのうち選択メモリセルのデータが読み出されるとき、
前記選択メモリセル中の前記トランジスタはＯＦＦされ、
前記選択メモリセル以外のメモリセル中の前記トランジスタはＯＮされる
マスクＲＯＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクＲＯＭに関する。特に、本発明は、多値データを記憶するマスクＲＯＭに関する。
【背景技術】
【０００２】
マスクＲＯＭ（mask ROM）が知られている。ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）等と異なり、マスクＲＯＭのデータは書き換え不可能である。マスクＲＯＭのデータは、そのマスクＲＯＭの製造工程においてプログラムされる。
【０００３】
特許文献１によれば、各メモリセルは、半導体基板上に形成されたＭＯＳトランジスタを有している。ＭＯＳトランジスタのソース／ドレイン上には、層間絶縁膜を貫通するコンタクトホールが形成される。更に、そのコンタクトホール内に、層間絶縁膜の最上層に達する金属電極が形成される。あるメモリセルに関しては、層間絶縁膜上の配線層において、隣接する金属電極同士がアルミ配線で接続される。その結果、ソース／ドレイン間が常に導通状態となる。このようなアルミ配線が形成されるメモリセルが、データ「０」、「１」の一方に対応付けられ、アルミ配線が形成されないメモリセルが、データ「０」、「１」の他方に対応付けられる。
【０００４】
マスクＲＯＭの分野において、レイアウト面積（サイズ）を削減することは重要である。そのために、単一のメモリセルに３値以上のデータ（いわゆる「多値データ」）を記憶させることが望ましい。そのような多値データを記憶することができるマスクＲＯＭは、以下「多値マスクＲＯＭ」と参照される。
【０００５】
特許文献２には、３値以上のデータを記憶する多値マスクＲＯＭが記載されている。その多値マスクＲＯＭにおいて、メモリセルトランジスタがマトリクス状に配置されている。例えば４値（２ビット）のデータの場合、メモリセルトランジスタの閾値電圧は、４種類の閾値電圧のうちプログラムデータに応じたいずれか１つに設定される。そのために、メモリセルトランジスタのチャネル領域での不純物濃度が制御される。すなわち、チャネル領域の不純物濃度は、互いに異なる４種類の不純物濃度のうちプログラムデータに応じたいずれかに設定される。その結果、４段階の閾値電圧が実現され、４値データのプログラムが可能となる。
【０００６】
特許文献２によれば、チャネル領域に対する不純物の注入方法は、次の通りである。半導体基板上に複数のメモリセルトランジスタが形成された後、プログラムデータの種類数と同じ回数だけ、イオン注入が繰り返し実施される。あるデータのプログラム時、半導体基板とメモリセルトランジスタを覆うようにレジストマスクが形成される。そのレジストマスクは、プログラム対象のメモリセルトランジスタ上のみ開口しているパターンを有する。そのレジストマスクを用いることにより、プログラムデータに応じたドーズ量で、イオン注入が実施される。その後、レジストマスクは除去され、次のデータのプログラム用の新たなレジストマスクが形成される。その新たなレジストマスクを用いることにより、異なるドーズ量でイオン注入が実施される。同様の処理が、データの種類数と同じ回数だけ繰り返される。尚、チャネル領域に対するイオン注入では、高エネルギーイオンが注入されるため、厚膜レジストマスクが用いられる。
【０００７】
【特許文献１】特開平１０−２２４８１号公報
【特許文献２】特開平９−２３２４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
多値マスクＲＯＭは、レイアウト面積の低減の観点から好ましい。しかしながら、特許文献２によれば、データ値の種類数と同じ回数だけ、レジストマスクの形成とイオン注入を何度も繰り返し実行する必要がある。このことは、製造に要する時間とコストの増大を招く。また、隣接するメモリセルトランジスタに同一のデータ値がプログラムされる場合、厚膜レジストマスクのごく近接した領域に２つの開口が形成されることになる。この場合、２つの開口間の厚膜レジストマスクが倒れることが懸念される。レジストマスクの倒壊を防止するためには、隣接するメモリセルトランジスタの間隔をある程度拡げる必要がある。このことは、レイアウト面積の増大を招く。
【課題を解決するための手段】
【０００９】
本発明の１つの観点において、複数のメモリセルを備えるマスクＲＯＭが提供される。複数のメモリセルの各々は、第１端子と、第２端子と、第１端子及び第２端子のそれぞれにソース及びドレインが接続されたトランジスタとを含む。複数のメモリセルのうち第１メモリセルは、更に、第１端子と第２端子との間を電気的に接続する抵抗配線を含む。抵抗配線の材料は、ゲートプロセスで用いられるゲート材料である。抵抗配線の抵抗値は、第１メモリセルにプログラムされるデータに依存して設定されている。
【００１０】
複数のメモリセルのうち選択メモリセルのデータが読み出されるとき、その選択メモリセル中のトランジスタはＯＦＦされる。このとき、選択メモリセルの第１端子と第２端子との間に流れる電流は、選択メモリセルの構造によって変わる。
【００１１】
選択メモリセルが上述のような抵抗配線を含んでいない場合、電流はほとんど流れない。一方、選択メモリセルが上述の抵抗配線を含んでいる場合、その抵抗配線を通して電流が流れる。更に、抵抗配線の抵抗値はデータに依存して異なるため、その電流量もデータに依存して異なる。例えば、あるデータがプログラムされる場合、抵抗配線の抵抗値は比較的大きく設計され、電流量は比較的小さくなる。異なるデータがプログラムされる場合、抵抗配線の抵抗値は比較的小さく設計され、電流量は比較的大きくなる。
【００１２】
このように、選択メモリセルの構造に依存して、少なくとも３つの状態：（１）電流がほとんど流れない状態、（２）比較的小さい電流が流れる状態、（３）比較的大きい電流が流れる状態、が得られる。すなわち、多値データが実現される。単一のメモリセルに多値データを記憶させることができるため、マスクＲＯＭのレイアウト面積が削減される。
【００１３】
マスクＲＯＭに対するデータプログラムは、抵抗材料膜に対する１回のフォトリソグラフィ工程だけで可能である。このとき、抵抗配線が不要なメモリセルに関しては、抵抗材料膜が除去される。その他のメモリセルに関しては、プログラムデータに応じた幅の抵抗配線が形成される。結果として、それぞれのプログラムデータに応じた抵抗値を有する複数の抵抗配線が一度に形成される。このように、複数種類のデータのプログラムが、１回のフォトリソグラフィ工程だけで可能となる。つまり、多値マスクＲＯＭを容易に作成することが可能となる。
【００１４】
多値データを実現するために、トランジスタのチャネル領域の不純物濃度を制御する必要はない。従って、データ値の種類数と同じ回数だけ、レジストマスクの形成とイオン注入を何度も繰り返し実行する必要がなくなる。その結果、製造に要する時間とコストが削減される。また、レジストマスクの倒壊を防止するために、隣接するトランジスタの間隔を拡げる必要はない。このことも、レイアウト面積の低減に寄与する。
【発明の効果】
【００１５】
本発明によれば、抵抗配線を用いることによって、容易に多値マスクＲＯＭを実現することが可能である。その結果、レイアウト面積が削減される。また、製造に要する時間とコストが削減される。
【発明を実施するための最良の形態】
【００１６】
添付図面を参照して、本発明の実施の形態に係るマスクＲＯＭを搭載した半導体装置を説明する。
【００１７】
１．第１の実施の形態
１−１．構造
図１は、第１の実施の形態に係るマスクＲＯＭ１００の構造を示す平面図である。図２は、図１中の線Ａ−Ａ’に沿った構造を示す断面図である。マスクＲＯＭ１００は、アレイ状に配置された複数のメモリセルＭＣを備えている。例えば、図１にはメモリセルＭＣ１〜ＭＣ６が示されている。メモリセルＭＣ１〜ＭＣ３は、Ｘ方向に沿って配置されている。また、メモリセルＭＣ４〜ＭＣ６は、Ｘ方向に沿って配置されている。
【００１８】
各メモリセルＭＣは、半導体基板１上に形成されたトランジスタＴＲを含んでいる。より詳細には、半導体基板１には素子分離構造２が形成されており、素子分離構造２に囲まれた素子領域にトランジスタＴＲが形成されている。素子分離構造２は、例えば、ＳＴＩ（Shallow Trench Isolation）構造やＬＯＣＯＳ（LOCal Oxidation of Silicon）構造である。また例えば、半導体基板１はＰ型シリコン基板（Ｐウェル）であり、トランジスタＴＲはＮチャネルＭＯＳトランジスタである。各トランジスタＴＲは、ソース／ドレインとして機能するＮ型拡散領域５とゲート電極１１を有している。図１に示されるように、ゲート電極１１−１、１１−２、１１−３はＹ方向に形成されている。
【００１９】
図２に示されるように、メモリセルＭＣ１〜ＭＣ３は、それぞれトランジスタＴＲ１〜ＴＲ３を含んでいる。トランジスタＴＲ１〜ＴＲ３は、直列に接続されている。より詳細には、トランジスタＴＲ１は、拡散領域５ａ、５ｂ、及びゲート電極１１−１を有している。トランジスタＴＲ２は、拡散領域５ｂ、５ｃ、及びゲート電極１１−２を有している。トランジスタＴＲ３は、拡散領域５ｃ、５ｄ、及びゲート電極１１−３を有している。
【００２０】
ソース／ドレインとして機能する拡散領域５ａ〜５ｄの各々は、半導体基板１の表面に形成されており、隣接トランジスタ間で共有されている。また、拡散領域５ａ〜５ｄ上には、それぞれシリサイド膜５０ａ〜５０ｄが形成されている。
【００２１】
ゲート電極１１−１〜１１−３は、半導体基板１上に第１ゲート絶縁膜１０を介して形成されている。ゲート電極１１〜１〜１１−３の材料（ゲート材料）は、ポリシリコン、アモルファスシリコン、シリコンゲルマニウム等である。例えば、ゲート材料はポリシリコンである。また、ゲート電極１１−１、１１−３の側面にはサイドウォール３０が形成されている。更に、ゲート電極１１−１の上面の少なくとも一部にシリサイド膜５１−１が形成され、ゲート電極１１−３の上面の少なくとも一部にシリサイド膜５１−３が形成されている。尚、シリサイド膜５１−１、５１−３は形成されていなくてもよい。
【００２２】
更に、半導体基板１やトランジスタＴＲを覆うように層間絶縁膜６０が形成されている。その層間絶縁膜６０を貫通するようにコンタクト７０ａ〜７０ｄが形成されている。コンタクト７０ａ〜７０ｄのそれぞれは、シリサイド膜５０ａ〜５０ｄを介して拡散領域５ａ〜５ｄに接続されている。つまり、コンタクト７０ａ〜７０ｄの各々は、隣接トランジスタ間で共有されている。層間絶縁膜６０上のメタル配線層には、メタル配線８０ａ〜８０ｄが形成されている。メタル配線８０ａ〜８０ｄは、それぞれコンタクト７０ａ〜７０ｄに接続されている。
【００２３】
本実施の形態によれば、いくつかのメモリセルＭＣは、更に、抵抗配線２１を有している。例えば図２に示されるように、メモリセルＭＣ２は、ゲート電極１１−２上に第２ゲート絶縁膜２０を介して形成された抵抗配線２１−２を含んでいる。言い換えれば、メモリセルＭＣ２は、第１ゲート層に形成されたゲート電極１１−２（第１ゲート）に加えて、第２ゲート層に形成された抵抗配線２１−２（第２ゲート）を有している。第２ゲート層は、ゲート電極１１が形成される第１ゲート層とメタル配線８０が形成されるメタル配線層との間に位置している。つまり、抵抗配線２１−２は、第１ゲート層とメタル配線層との間に形成されており、ゲート電極１１とメタル配線８０のいずれとも異なる。
【００２４】
抵抗配線２１の材料は、ゲートプロセスで用いられるゲート材料であり、ポリシリコン、アモルファスシリコン、シリコンゲルマニウム等である。例えば、抵抗配線２１は、ポリシリコンからなるポリシリコン配線である。好適には、抵抗配線２１の材料は、トランジスタＴＲのゲート電極１１の材料と同じである。
【００２５】
図２において、抵抗配線２１−２の上面端部には、シリサイド膜５２ａ及び５２ｂが形成されている。シリサイド膜５２ａはコンタクト７０ｂに接触しており、シリサイド膜５２ｂはコンタクト７０ｃに接触している。従って、抵抗配線２１−２は、拡散領域５ｂ上に形成されたコンタクト７０ｂと拡散領域５ｃ上に形成されたコンタクト７０ｃとの間を電気的に接続する。すなわち、抵抗配線２１−２は、トランジスタＴＲ２のソースとドレインとの間を短絡している。尚、シリサイド膜５２ａ及び５２ｂは形成されていなくてもよく、抵抗配線２１−２はコンタクト７０ｂ、７０ｃに接触していてもよい。
【００２６】
図１に示されるように、メモリセルＭＣ５も、抵抗配線２１−２と同様な抵抗配線２１−５を含んでいる。この抵抗配線２１−５は、メモリセルＭＣ５に含まれるトランジスタＴＲのソースとドレインとの間を電気的に接続している。また、メモリセルＭＣ６も、抵抗配線２１−２と同様な抵抗配線２１−６を含んでいる。この抵抗配線２１−６は、メモリセルＭＣ６に含まれるトランジスタＴＲのソースとドレインとの間を電気的に接続している。但し、抵抗配線２１−２、２１−５、２１−６は、互いに異なる抵抗値を有している。例えば図１に示されるように、抵抗配線２１−２、２１−５、２１−６のＹ方向に沿った幅は、それぞれ異なっている。
【００２７】
図３は、図１で示されたマスクＲＯＭ１００の等価回路を示している。メモリセルＭＣ１〜ＭＣ６は、それぞれトランジスタＴＲ１〜ＴＲ６を含んでいる。各トランジスタＴＲは、各メモリセルＭＣの第１端子（例えば、一方のコンタクト７０に相当）と第２端子（例えば、他方のコンタクト７０に相当）との間に介在している。つまり、各トランジスタＴＲのドレイン及びソース（拡散領域５）は、それぞれ第１端子及び第２端子に接続されている。ゲート電極１１−１は、トランジスタＴＲ１、ＴＲ４で共有されている。ゲート電極１１−２は、トランジスタＴＲ２、ＴＲ５で共有されている。ゲート電極１１−３は、トランジスタＴＲ３、ＴＲ６で共有されている。
【００２８】
また、メモリセルＭＣ２は、第１端子と第２端子との間を電気的に接続する抵抗配線２１−２を更に含んでいる。メモリセルＭＣ５は、第１端子と第２端子との間を電気的に接続する抵抗配線２１−５を更に含んでいる。メモリセルＭＣ６は、第１端子と第２端子との間を電気的に接続する抵抗配線２１−６を更に含んでいる。抵抗配線２１−２、２１−５、２１−６のそれぞれの抵抗値Ｒ１、Ｒ３、Ｒ２は、互いに異なっている。例えば、抵抗値Ｒ１が最も大きく、抵抗値Ｒ３が最も小さい（Ｒ１＞Ｒ２＞Ｒ３）。
【００２９】
１−２．マスクＲＯＭのデータ
本実施の形態に係るマスクＲＯＭ１００では、上述のようなメモリセルＭＣの構造の違いが、データに関連付けられる。特に、メモリセルＭＣの抵抗値の違いが、データに関連付けられる。以下、図４を参照して、データの種類及びデータ読み出し動作について詳しく説明する。読み出し対象のメモリセルＭＣは、以下「選択セル」と参照される。一方、選択セル以外のメモリセルＭＣは、以下「非選択セル」と参照される。
【００３０】
図４に示されるように、トランジスタＴＲは、第１端子Ｔ１と第２端子Ｔ２との間に介在している。選択セルのデータが読み出されるとき、当該選択セルに含まれるトランジスタＴＲはＯＦＦされる。例えば、トランジスタＴＲがＮチャネルＭＯＳトランジスタの場合、選択セルのトランジスタＴＲのゲート電極１１には０Ｖのゲート電圧が印加される。また、第１端子Ｔ１には電圧Ｖｃｃ（ドレイン電圧）が印加され、第２端子Ｔ２にはグランド電圧（ソース電圧）が印加される。このときに選択セルを流れる電流は、その選択セルの構造に依存して異なる。
【００３１】
まず、選択セルが抵抗配線２１を含んでおらず、トランジスタＴＲのドレイン／ソース間が短絡されていない場合を考える。この場合、トランジスタＴＲがＯＦＦされているため、第１端子Ｔ１と第２端子Ｔ２との間には電流はほとんど流れない。より詳細には、ＯＦＦ状態のトランジスタＴＲ（ＯＦＦトランジスタ）の抵抗値Ｒ０は、非常に大きい（Ｒ０〜数１０×１０１２Ω）。このときに選択セルを流れる電流Ｉ０は、ほぼ０である。
【００３２】
次に、選択セルが抵抗配線２１を含んでおり、トランジスタＴＲのドレイン／ソース間が短絡されている場合を考える。この場合は、第１端子と第２端子との間にトランジスタＴＲ（ＯＦＦトランジスタ）と抵抗配線２１が並列に接続されている状態に相当する。従って、トランジスタＴＲがＯＦＦされていても、第１端子Ｔ１と第２端子Ｔ２との間には抵抗配線２１を通して電流が流れる。ＯＦＦトランジスタの抵抗値Ｒ０は極めて大きいため、この場合の選択セルの抵抗値は、ほぼ抵抗配線２１の抵抗値で決定される。
【００３３】
抵抗配線２１の抵抗値がＲ１の場合、選択セルを流れる電流はＩ１である。抵抗配線２１の抵抗値がＲ２の場合、選択セルを流れる電流はＩ２である。抵抗配線２１の抵抗値がＲ３の場合、選択セルを流れる電流はＩ３である。抵抗値Ｒ１〜Ｒ３の間には「Ｒ１＞Ｒ２＞Ｒ３」という関係が存在するため、電流Ｉ１〜Ｉ３の間には「Ｉ１＜Ｉ２＜Ｉ３」という関係が存在する。
【００３４】
図５は、図４で示された電流Ｉ０〜Ｉ４の関係を概念的に示すグラフ図である。横軸は、第１端子Ｔ１に印加されるドレイン電圧Ｖｄを表し、縦軸は、選択セルを流れる電流量を表している。図５に示されるように、選択セルの抵抗値Ｒ０〜Ｒ３のそれぞれに応じて、互いに異なる４パターンの電流Ｉ０〜Ｉ３が得られる（Ｉ０＜Ｉ１＜Ｉ２＜Ｉ３）。これら４パターンの電流Ｉ０〜Ｉ４が、それぞれ異なる４種類のデータ値に対応付けられる。すなわち、４値（２ビット）のデータが実現される。
【００３５】
４値のデータは、抵抗配線２１の有無と、抵抗配線２１の３種類の抵抗値（Ｒ１〜Ｒ３）により実現されているとも言える。特に、抵抗配線２１の抵抗値を複数種類設けていることが重要である。言い換えれば、抵抗配線２１の抵抗値は、１種類ではなく、メモリセルＭＣにプログラムされるデータに依存している。これにより、多値データが実現される。
【００３６】
各メモリセルＭＣに対するデータのプログラムは、抵抗配線２１を形成しないこと、あるいは、形成することに相当する。更に、抵抗配線２１が形成される場合、その抵抗値は、当該メモリセルＭＣにプログラムされるデータに応じて設定される。例えば図１で示されたように、抵抗配線２１の幅が、プログラムデータに依存して異なる大きさに設定される。あるいは、抵抗配線２１に対する不純物のドープ量が、プログラムデータに応じて異なる量に設定されてもよい。
【００３７】
選択セルからのデータの読み出しは、図４で示された通りである。すなわち、選択セルの第１端子Ｔ１と第２端子Ｔ２との間に所定の電位差が与えられ、また、選択セルに含まれるトランジスタＴＲがＯＦＦされる。その結果、図５で示された４パターンの電流Ｉ０〜Ｉ３のいずれかが選択セルに流れる。その読み出し電流を所定のリファレンスレベルと比較することによって、選択セルのデータをセンスすることが可能である。リファレンスレベルは、電流Ｉ０とＩ１との間、電流Ｉ１とＩ２との間、及び電流Ｉ２とＩ３との間に設定されればよい。
【００３８】
尚、データ読み出し時、選択セル以外の非選択セルの影響を考慮に入れなければならない場合がある。図６は、図３で示された回路構成例の場合のデータ読み出し動作を示している。図３及び図６で示された例の場合、トランジスタＴＲ１〜ＴＲ３（あるいはＴＲ４〜ＴＲ６）は直列に接続されている。つまり、メモリセルＭＣ１〜ＭＣ３（あるいはＭＣ４〜ＭＣ６）は、いわゆる「ＮＡＮＤ型」に配置されている。
【００３９】
より詳細には、メモリセルＭＣ１〜ＭＣ３を含むブロックの一端は、ビット線ＢＬ１に接続されており、その他端はグランドに接続されている。メモリセルＭＣ４〜ＭＣ６を含むブロックの一端は、ビット線ＢＬ２に接続されており、その他端はグランドに接続されている。メモリセルＭＣ１とＭＣ４は、ワード線ＷＬ１（ゲート電極１１−１）に接続されている。メモリセルＭＣ２とＭＣ５は、ワード線ＷＬ２（ゲート電極１１−２）に接続されている。メモリセルＭＣ３とＭＣ６は、ワード線ＷＬ３（ゲート電極１１−３）に接続されている。
【００４０】
読み出し対象である選択セルがメモリセルＭＣ２である場合を考える。この場合、ビット線ＢＬ１に電圧Ｖｃｃが印加され、ビット線ＢＬ２に０Ｖの電圧が印加される。また、ワード線ＷＬ２に０Ｖの電圧が印加され、ワード線ＷＬ１及びワード線ＷＬ３に電圧Ｖｃｃが印加される。その結果、メモリセルＭＣ１〜ＭＣ３を含むブロックにおいて、選択セルＭＣ２のトランジスタＴＲ２はＯＦＦされ、非選択セルＭＣ１、ＭＣ３のトランジスタＴＲ１、ＴＲ３はＯＮされる。選択セルＭＣ２は抵抗配線２１−２を含んでいるため、メモリセルＭＣ１〜ＭＣ３を通して読み出し電流ＩＲが流れる。
【００４１】
その読み出し電流ＩＲは、選択セルＭＣ２の抵抗値だけに依存するわけではなく、メモリセルＭＣ１〜ＭＣ３の合成抵抗に依存する。すなわち、読み出し電流ＩＲは、選択セルＭＣ２につながる非選択セルＭＣ１、ＭＣ３の抵抗値（プログラムデータ）にも依存することになる。非選択セルＭＣ１、ＭＣ３のプログラムデータの組み合わせが異なれば、読み出し電流ＩＲの大きさも異なることになる。従って、図５で示されたような単純な関係が得られなくなる可能性がある。
【００４２】
１−３．非選択セルの影響に関する考察
データ読み出し時の非選択セルの影響を説明するために、図７に示される８個のメモリセルＭＣ１〜ＭＣ８を考える。これらメモリセルＭＣ１〜ＭＣ８は、直列に接続されている。両端に電圧Ｖｃｃと０Ｖが印加されることにより、メモリセルＭＣ１〜ＭＣ８を通して読み出し電流ＩＲが流れる。
【００４３】
ここで、読み出し対象の選択セルは、メモリセルＭＣ２であるとする。この場合、メモリセルＭＣ２のトランジスタＴＲはＯＦＦされる。よって、メモリセルＭＣ２の抵抗値としては、データによってＲ０、Ｒ１、Ｒ２、及びＲ３の４パターンが考えられる（図６参照）。
【００４４】
一方、その他の７個の非選択セル（ＭＣ１、ＭＣ３〜ＭＣ８）のそれぞれのトランジスタＴＲはＯＮされる。ＯＮ状態でのトランジスタＴＲの抵抗値（オン抵抗）は“ＲＴ”である。非選択セルの抵抗値も、データによって異なる。その抵抗値が最大となるのは、非選択セルにＯＮトランジスタだけが含まれる場合である。その場合の抵抗値は、ＯＮトランジスタの抵抗値ＲＴであり、以下「最大抵抗ＲＨ（＝ＲＴ）」と参照される。一方、抵抗値が最小となるのは、ＯＮトランジスタと最小の抵抗値Ｒ３を有する抵抗配線２１が並列に接続される場合である。その場合の抵抗値は、Ｒ３・ＲＴ／（Ｒ３＋ＲＴ）であり、以下「最小抵抗ＲＬ」と参照される。
【００４５】
メモリセルＭＣ１〜ＭＣ８の合成抵抗Ｒ’は、メモリセルＭＣ１〜ＭＣ８のデータの組み合わせに依存して、様々な値となり得る。特に、選択セルＭＣ２のデータが同じであっても、非選択セルのデータの組み合わせに依存して合成抵抗Ｒ’は異なってくる。すなわち、選択セルＭＣ２のデータが同じであっても、読み出し電流ＩＲは必ずしも同じとならず、ある幅で変動し得る。
【００４６】
図８は、その読み出し電流ＩＲの幅を概念的に示すグラフ図である。図８において、縦軸は読み出し電流ＩＲを示し、横軸は合成抵抗Ｒ’を示している。また、選択セルＭＣ２の抵抗値（データ値）毎に、読み出し電流ＩＲと合成抵抗Ｒ’の取り得る幅を表す線分が示されている。
【００４７】
例えば、選択セルＭＣ２の抵抗値がＲ３の場合を考える。この場合、７個の非選択セルの全ての抵抗値が最小抵抗ＲＬであるとき、合成抵抗Ｒ’は最小となる（Ｒ’＝Ｒ３＋７×ＲＬ）。逆に、７個の非選択セルの全ての抵抗値が最大抵抗ＲＨであるとき、合成抵抗Ｒ’は最大となる（Ｒ’＝Ｒ３＋７×ＲＨ）。従って、読み出し電流ＩＲの最大値Ｉ３（Ｈ）は、Ｖｃｃ／（Ｒ３＋７×ＲＬ）であり、最小値Ｉ３（Ｌ）は、Ｖｃｃ／（Ｒ３＋７×ＲＨ）である。つまり、選択セルＭＣ２の抵抗値がＲ３の場合、読み出し電流ＩＲは、Ｉ３（Ｈ）〜Ｉ３（Ｌ）の範囲内で変動し得る。同様に、選択セルＭＣ２の抵抗値がＲ２の場合、読み出し電流ＩＲは、Ｉ２（Ｈ）〜Ｉ２（Ｌ）の範囲内で変動し得る。選択セルＭＣ２の抵抗値がＲ１の場合、読み出し電流ＩＲは、Ｉ１（Ｈ）〜Ｉ１（Ｌ）の範囲内で変動し得る。それら最大値及び最小値は次の通りである。
【００４８】
Ｉ３（Ｈ）＝Ｖｃｃ／（Ｒ３＋７×ＲＬ）
Ｉ３（Ｌ）＝Ｖｃｃ／（Ｒ３＋７×ＲＨ）
Ｉ２（Ｈ）＝Ｖｃｃ／（Ｒ２＋７×ＲＬ）
Ｉ２（Ｌ）＝Ｖｃｃ／（Ｒ２＋７×ＲＨ）
Ｉ１（Ｈ）＝Ｖｃｃ／（Ｒ１＋７×ＲＬ）
Ｉ１（Ｌ）＝Ｖｃｃ／（Ｒ１＋７×ＲＨ）
【００４９】
選択セルＭＣ２のデータを正確にセンスするためには、図８に示されるように、それぞれの電流範囲の間にマージンが存在する必要がある。それぞれの電流範囲がオーバーラップしていないことが必要である。そのためには、第１条件「Ｉ３（Ｌ）＞Ｉ２（Ｈ）」と第２条件「Ｉ２（Ｌ）＞Ｉ１（Ｈ）」の両方が満たされる必要がある。尚、ＯＦＦトランジスタの抵抗値Ｒ０は非常に大きい（Ｒ０〜数１０×１０１２Ω）。そのため、選択セルＭＣ２の抵抗値がＲ０の場合、非選択セルの状態によらず、読み出し電流ＩＲはほとんど流れない。つまり、選択セルＭＣ２の抵抗値がＲ０のときの読み出し電流ＩＲは、Ｉ１（Ｌ）よりも十分に小さい。
【００５０】
第１条件と第２条件の両方が満たされれば、選択セルと非選択セルのいかなる組み合わせにおいても、正確なデータ読み出しが保障される。「ＲＨ＝ＲＴ」及び「ＲＬ＝Ｒ３・ＲＴ／（Ｒ３＋ＲＴ）」の関係式を用いて、上記第１条件及び第２条件を書き直すと、次の式（１）、（２）がそれぞれ得られる。
【００５１】
７ＲＴ２＋（Ｒ３−Ｒ２）ＲＴ＋Ｒ３（Ｒ３−Ｒ２）＜０      ・・・（１）
７ＲＴ２＋（Ｒ２−Ｒ１）ＲＴ＋Ｒ３（Ｒ２−Ｒ１）＜０      ・・・（２）
【００５２】
例として、抵抗配線２１はポリシリコン配線であるとする。ポリシリコンのシート抵抗ρｓは、数１０〜数１００００Ω／□である。例えば、抵抗配線２１のシート抵抗ρｓが９０００Ω／□であるとする。この時、抵抗配線２１の抵抗値は、ρｓ×Ｌｐ／Ｗｐで与えられる。ここで、Ｌｐ及びＷｐは、それぞれ抵抗配線２１の長さ及び幅である。例えば、長さＬｐは０．７４μｍに設計される。また、幅Ｗｐとして、データ値に応じた０．２２μｍ、０．３２μｍ及び０．６２μｍの３パターンが用意される。この場合、抵抗配線２１の抵抗値として、３０２７３Ω（＝Ｒ１）、２０８１３Ω（＝Ｒ２）、及び１０７４２Ω（＝Ｒ３）の３パターンが実現される。これら抵抗値Ｒ１〜Ｒ３を用いると、上記式（１）、（２）のそれぞれから、次の式（３）、（４）が得られる。
【００５３】
ＲＴ  ＜  ４７１６Ω      ・・・（３）
ＲＴ  ＜  ４５４５Ω      ・・・（４）
【００５４】
これら式（３）、（４）が、それぞれ第１条件と第２条件を表す。オン抵抗ＲＴが式（３）、（４）を満たすトランジスタは実現可能である。例えば、ゲート長Ｌが０．２４μｍ、ゲート幅Ｗが６μｍのトランジスタを考える。ソース−ドレイン間電圧Ｖｄが２．５Ｖであるとき、そのトランジスタのオン電流Ｉｏｎは数ｍＡ程度である。従って、オン抵抗ＲＴは約９００Ωと算出される。このオン抵抗ＲＴは、明らかに式（３）、（４）を満たしている。
【００５５】
以上に説明されたように、非選択セルが読み出し電流ＩＲに影響を与える状況下においても、選択セルＭＣ２のデータを正確にセンスすることが可能である。すなわち、本実施の形態に係る多値マスクＲＯＭは、定量的にも実現可能である。
【００５６】
比較例として、抵抗配線２１の代わりにアルミ配線が用いられる場合を考える。アルミ配線のシート抵抗は０．３Ω／□程度であり、その抵抗値は非常に小さい。上述の説明において、抵抗値Ｒ１〜Ｒ３がアルミ配線の抵抗値を表しているとすると、「Ｒ１、Ｒ２、Ｒ３＜＜ＲＴ」の関係が成り立つ。従って、最小抵抗ＲＬ（＝Ｒ３・ＲＴ／（Ｒ３＋ＲＴ）は、近似的にＲ３となる。「ＲＨ＝ＲＴ」及び「ＲＬ〜Ｒ３」の関係式を用いて、例えば第１条件「Ｉ３（Ｌ）＞Ｉ２（Ｈ）」を書き直すと、次の式（５）が得られる。
【００５７】
ＲＴ  ＜  （Ｒ２＋６×Ｒ３）／７        ・・・（５）
【００５８】
上述の関係「Ｒ１、Ｒ２、Ｒ３＜＜ＲＴ」を考えると、式（５）を満たすことは極めて困難であることがわかる。すなわち、抵抗配線２１がアルミ配線で置換された場合、選択セルＭＣ２のデータを正確にセンスできる保障が無くなる。これは、非選択セルの最大抵抗ＲＨ（＝ＲＴ）と最小抵抗ＲＬ（〜Ｒ３）との比率が大きすぎるためである。その比率が大きすぎるため、読み出し電流ＩＲのばらつき幅が非常に拡がってしまう。結果として、図８で示されたそれぞれの電流範囲が、一部オーバーラップしてしまう。
【００５９】
以上に説明されたように、アルミ配線が用いられる場合、非選択セルの影響が大きくなりすぎ、選択セルＭＣ２のデータを正確にセンスすることが極めて困難になる。つまり、メタル配線を利用して多値データを実現することは非常に困難である。本実施の形態によれば、ゲート材料の抵抗配線を利用することにより、多値マスクＲＯＭが実現される。
【００６０】
１−４．製造方法
図９Ａ〜図９Ｍは、本実施の形態に係るマスクＲＯＭ１００の製造工程の一例を示す断面図である。
【００６１】
まず、半導体基板１（例えば、Ｐ型シリコン基板）中に、素子分離構造２が形成される。その後、図９Ａに示されるように、半導体基板１上に第１ゲート絶縁膜１０（例えば、シリコン酸化膜）が形成される。更に、第１ゲート絶縁膜１０上にゲート材料膜１１が形成される。ゲート材料膜１１は、ゲート電極１１−１〜１１−３の材料膜であり、ポリシリコン膜、アモルファスシリコン膜、シリコンゲルマニウム膜等である。
【００６２】
次に、図９Ｂに示されるように、ゲート電極１１−１〜１１−３が形成される領域にレジストマスク１２が形成される。そのレジストマスク１２を用いることにより、ゲート材料膜１１及び第１ゲート絶縁膜１０が選択的にエッチングされる。その結果、ゲート電極１１−１〜１１−３が形成される。その後、レジストマスク１２は除去される。
【００６３】
次に、図９Ｃに示されるように、ＬＤＤ（Lightly Doped Drain）を形成するためのイオン注入が実施される。その結果、半導体基板１中にＬＤＤ領域４ａ〜４ｄが形成される。
【００６４】
次に、図９Ｄに示されるように、ＣＶＤ法等により全面に第２ゲート絶縁膜２０が堆積される。更に、ＣＶＤ法等により全面に抵抗材料膜２１が堆積される。つまり、ゲート電極１１−１〜１１−３上に、第２ゲート絶縁膜２０を介して抵抗材料膜２１が形成される。抵抗材料膜２１は、抵抗配線２１−２、２１−５、２１−６の材料膜であり、ゲートプロセスで用いられるゲート材料からなる。例えば、抵抗材料膜２１は、ポリシリコン膜、アモルファスシリコン膜、シリコンゲルマニウム膜等である。
【００６５】
次に、図９Ｅに示されるように、抵抗配線２１が形成される領域にレジストマスク２２が形成される。そのレジストマスク２２を用いることにより、抵抗材料膜２１が選択的にエッチングされる。その結果、ゲート電極１１−２上に第２ゲート絶縁膜２０を介して抵抗配線２１−２が形成される。
【００６６】
図１０は、既出の図１に対応する平面図であり、図９Ｅで示された工程後の平面構造を示している。図１０に示されるように、複数の抵抗配線２１−２、２１−５、２１−６が同時に形成されている。それら抵抗配線２１−２、２１−５、２１−６は、プログラムデータに応じた幅を有するように形成されている。すなわち、図９Ｅで示された工程が、マスクＲＯＭ１００に対するデータプログラム工程に相当する。
【００６７】
言い換えれば、マスクＲＯＭ１００にプログラムされるデータ（コード）に基づいて、マスクパターンが決定される。そして、そのマスクパターンを有するレジストマスク２２が形成される。そのレジストマスク２２を用いた抵抗材料膜２１のエッチングにより、所望のパターンを有する抵抗配線２１−２、２１−５、２１−６が同時に形成される。形成された抵抗配線２１−２、２１−５、２１−６の抵抗値（幅）は、プログラムデータに依存している。このように、複数種類のデータのプログラムが、抵抗材料膜２１に対する１回のフォトリソグラフィ工程だけで可能となる。
【００６８】
その後、レジストマスク２２が除去され、また、露出している第２ゲート絶縁膜２０が除去される。続いて、絶縁膜の堆積とエッチバックが行われる。その結果、図９Ｆに示されるように、ゲート電極１１−１、１１−３、及び抵抗配線２１−２のそれぞれの側面にサイドウォール３０が形成される。
【００６９】
次に、図９Ｇに示されるように、トランジスタのソース及びドレインを形成するためのイオン注入が実施される。その結果、半導体基板１中に拡散領域５ａ〜５ｄが形成される。
【００７０】
次に、図９Ｈに示されるように、ＣＶＤ法等により全面にブロック酸化膜４０（例えば、シリコン酸化膜）が堆積される。更に、図９Ｉに示されるように、各トランジスタのゲート電極１１の一部にオーバーラップするようなレジストマスク４２が形成される。好適には、レジストマスク４２は、均一なパターンを有している。そのレジストマスク４２を用いることにより、ブロック酸化膜４０が選択的にエッチングされる。その結果、ゲート電極１１−１の中央上にブロック酸化膜４０−１が形成され、抵抗配線２１−２の中央上にブロック酸化膜４０−２が形成され、ゲート電極１１−３の中央上にブロック酸化膜４０−３が形成される。
【００７１】
次に、シリサイド化処理が実施される。例えば、スパッタ法により金属膜（例えば、コバルト膜）が成膜された後、熱処理が実施される。その結果、シリサイド反応が発生し、シリサイド膜が形成される。余分な金属膜は除去される。本例では、図９Ｊに示されるように、拡散領域５ａ〜５ｄ上に、それぞれシリサイド膜５０ａ〜５０ｄが形成される。また、ゲート電極１１−１、１１−３上には、それぞれシリサイド膜５１−１、５１−３が形成される。更に、抵抗配線２１−２上には、シリサイド膜５２ａ及び５２ｂが形成される。ブロック酸化膜４０−２が存在するため、シリサイド膜５２ａ及び５２ｂは、抵抗配線２１−２の上面の両端に形成される。
【００７２】
次に、図９Ｋに示されるように、全面に層間絶縁膜６０が堆積される。その後、ＣＭＰ（Chemical Mechanical Polishing）により、層間絶縁膜６０の上面が平坦化される。
【００７３】
次に、図９Ｌに示されるように、層間絶縁膜６０を貫通するようにコンタクト７０ａ〜７０ｄが形成される。コンタクト７０ａ〜７０ｄのそれぞれは、シリサイド膜５０ａ〜５０ｄにつながる。また、コンタクト７０ｂは、抵抗配線２１−２上のシリサイド膜５２ａと接触するように形成される。同様に、コンタクト７０ｃは、抵抗配線２１−２上のシリサイド膜５２ｂと接触するように形成される。その結果、抵抗配線２１−２を介して、コンタクト７０ｂとコンタクト７０ｃとの間が電気的に導通する。
【００７４】
次に、図９Ｍに示されるように、層間絶縁膜６０上のメタル配線層に、メタル配線８０ａ〜８０ｄが形成される。このようにして、図２で示された構造が得られる。
【００７５】
１−５．効果
第１−３節で説明されたように、ソース／ドレイン間がメタル配線で短絡される場合、非選択セルの影響が大きくなる。その結果、読み出し電流ＩＲのばらつき幅が非常に大きくなり、図８で示される条件が満たされなくなる。つまり、メタル配線を利用して多値データを実現することは非常に困難である。
【００７６】
本実施の形態によれば、ゲート材料からなる抵抗配線２１を用い、その抵抗配線２１の抵抗値をプログラムデータに応じて変化させることにより、多値マスクＲＯＭが実現される。単一のメモリセルＭＣに多値データを記憶させることができるため、マスクＲＯＭのレイアウト面積が削減される。マスクＲＯＭの実装面積を減らすことにより、そのマスクＲＯＭが搭載される半導体チップの面積が削減される。よって製造コストも削減される。
【００７７】
更に、マスクＲＯＭに対するデータプログラムは、抵抗材料膜２１に対する１回のフォトリソグラフィ工程だけで可能である。このとき、抵抗配線が不要なメモリセルＭＣに関しては、抵抗材料膜２１が除去される。その他のメモリセルＭＣに関しては、プログラムデータに応じた幅の抵抗配線（２１−２、２１−５、２１−６）が形成される。結果として、それぞれのプログラムデータに応じた抵抗値を有する複数の抵抗配線（２１−２、２１−５、２１−６）が一度に形成される。このように、複数種類のデータのプログラムが、１回のフォトリソグラフィ工程だけで可能となる。つまり、多値マスクＲＯＭを容易に作成することが可能となる。
【００７８】
また、多値データを実現するために、トランジスタＴＲのチャネル領域の不純物濃度を制御する必要はない。従って、データ値の種類数と同じ回数だけ、レジストマスクの形成とイオン注入を何度も繰り返し実行する必要がなくなる。その結果、製造に要する時間とコストが削減される。また、レジストマスクの倒壊を防止するために、隣接するトランジスタの間隔を拡げる必要はない。このことも、レイアウト面積の低減に寄与する。
【００７９】
以上に説明されたように、本実施の形態によれば、抵抗配線２１として、一般的にトランジスタのゲート材料として用いられるポリシリコン膜、アモルファスシリコン膜、シリコンゲルマニウム膜等を用いることによって、容易に多値マスクＲＯＭを実現することが可能である。その結果、レイアウト面積が削減される。また、製造に要する時間とコストが削減される。抵抗配線２１としては、ゲート材料に限られず、配線層として用いられる金属層よりも大きな層抵抗を有する材料を用いることにより、多値マスクＲＯＭの作成が実現できる。
【００８０】
２．第２の実施の形態
第１の実施の形態で説明されたように、ゲート電極１１の作成のためにゲート材料膜１１が堆積され、抵抗配線２１の作成のために抵抗材料膜２１が堆積される。つまり、２層の材料膜が形成される。このようなプロセスは、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）の製造プロセスや、ポリシリコン抵抗等の抵抗素子を備えるデバイスの製造プロセスと同様である。従って、例えばマスクＲＯＭ１００とＥＥＰＲＯＭが１つの半導体チップに混載される場合、同じ製造プロセスでマスクＲＯＭ１００とＥＥＰＲＯＭを同時に作成することが可能である。追加プロセスは不要であり、好適である。
【００８１】
図１１は、マスクＲＯＭ１００とＥＥＰＲＯＭ２００が混載された半導体装置（半導体チップ）の構造を示す断面図である。マスクＲＯＭ１００は、第１の実施の形態と同様の構造を有しており、ＥＥＰＲＯＭ２００と共に半導体チップに混載されている。
【００８２】
ＥＥＰＲＯＭ２００は、半導体基板１上に形成されたメモリセルトランジスタ２０１を備えている。メモリセルトランジスタ２０１は、ソース／ドレインとして機能する拡散領域２０５、第１ゲート絶縁膜２１０、浮遊ゲート２１１、第２ゲート絶縁膜２２０、及び制御ゲート２２１を有している。浮遊ゲート２１１は、半導体基板１上に第１ゲート絶縁膜２１０を介して形成されている。制御ゲート２２１は、浮遊ゲート２１１上に第２ゲート絶縁膜２２０を介して形成されている。
【００８３】
この場合、マスクＲＯＭ１００の第１ゲート絶縁膜１０は、ＥＥＰＲＯＭ２００の第１ゲート絶縁膜２１０と同じプロセスで形成される。また、マスクＲＯＭ１００のゲート電極１１は、ＥＥＰＲＯＭ２００の浮遊ゲート２１１と同じプロセスで形成される。結果として、ゲート電極１１は、浮遊ゲート２１１と同じ層に形成される。また、マスクＲＯＭ１００の第２ゲート絶縁膜２０は、ＥＥＰＲＯＭ２００の第２ゲート絶縁膜２２０と同じプロセスで形成される。また、マスクＲＯＭ１００の抵抗配線２１は、ＥＥＰＲＯＭ２００の制御ゲート２２１と同じプロセスで形成される。結果として、抵抗配線２１は、制御ゲート２２１と同じ層に形成される。このように、共通のプロセスでマスクＲＯＭ１００とＥＥＰＲＯＭ２００を同時に作成することができ、好適である。
【００８４】
３．第３の実施の形態
図１２は、既出の図９Ｉに対応する製造工程を示す断面図である。図１２において、レジストマスク４２は、抵抗配線２１だけにオーバーラップするように形成されており、ゲート電極１１−１や１１−３上には形成されていない。そのレジストマスク４２を用いることにより、ブロック酸化膜４０が選択的にエッチングされる。その結果、抵抗配線２１−２の中央上にブロック酸化膜４０−２が形成される。その後、シリサイド化処理が実施されると、シリサイド膜５１−１及び５１−３のそれぞれは、ゲート電極１１−１及び１１−３の上面を全て覆うように形成されることになる。この場合、マスクＲＯＭのプログラムデータに基づいてレジストマスク４２を形成する必要があるが、シリサイド膜５１−１及び５１−３が形成される領域が拡がるため、デバイス特性の観点から好適である。
【図面の簡単な説明】
【００８５】
【図１】図１は、本発明の第１の実施の形態に係るマスクＲＯＭの構造を示す平面図である。
【図２】図２は、図１中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図３】図３は、図１で示されたマスクＲＯＭの等価回路を示す回路図である。
【図４】図４は、データ読み出し動作を説明するための概念図である。
【図５】図５は、データ読み出し動作を説明するためのグラフ図である。
【図６】図６は、データ読み出し動作の一例を示す回路図である。
【図７】図７は、非選択セルの影響を説明するための模式図である。
【図８】図８は、非選択セルの影響を説明するためのグラフ図である。
【図９Ａ】図９Ａは、製造工程の一例を示す断面図である。
【図９Ｂ】図９Ｂは、製造工程の一例を示す断面図である。
【図９Ｃ】図９Ｃは、製造工程の一例を示す断面図である。
【図９Ｄ】図９Ｄは、製造工程の一例を示す断面図である。
【図９Ｅ】図９Ｅは、製造工程の一例を示す断面図である。
【図９Ｆ】図９Ｆは、製造工程の一例を示す断面図である。
【図９Ｇ】図９Ｇは、製造工程の一例を示す断面図である。
【図９Ｈ】図９Ｈは、製造工程の一例を示す断面図である。
【図９Ｉ】図９Ｉは、製造工程の一例を示す断面図である。
【図９Ｊ】図９Ｊは、製造工程の一例を示す断面図である。
【図９Ｋ】図９Ｋは、製造工程の一例を示す断面図である。
【図９Ｌ】図９Ｌは、製造工程の一例を示す断面図である。
【図９Ｍ】図９Ｍは、製造工程の一例を示す断面図である。
【図１０】図１０は、製造工程の一例を示す平面図である。
【図１１】図１１は、本発明の第２の実施の形態に係る半導体装置の構造を示す断面図である。
【図１２】図１２は、本発明の第３の実施の形態に係る製造工程の一例を示す断面図である。
【符号の説明】
【００８６】
１    半導体基板
２    素子分離構造
４    ＬＤＤ領域
５    拡散領域
１０    第１ゲート絶縁膜
１１    ゲート材料膜
１１−１〜１１−３    ゲート電極
１２    レジストマスク
２０    第２ゲート絶縁膜
２１    抵抗材料膜
２１−２、２１−５、２１−６  抵抗配線
２２    レジストマスク
３０    サイドウォール
４０    ブロック酸化膜
４２    レジストマスク
５０、５１、５２    シリサイド膜
６０    層間絶縁膜
７０    コンタクト
８０    メタル配線
１００    マスクＲＯＭ
２００    ＥＥＰＲＯＭ
２０５    拡散領域
２１０    第１ゲート絶縁膜
２１１    浮遊ゲート
２２０    第２ゲート絶縁膜
２２１    制御ゲート
ＭＣ    メモリセル
ＴＲ    トランジスタ
ＷＬ    ワード線
ＢＬ    ビット線
【図１】
2009094162.tif 000003
【図２】
2009094162.tif 000004
【図３】
2009094162.tif 000005
【図４】
2009094162.tif 000006
【図５】
2009094162.tif 000007
【図６】
2009094162.tif 000008
【図７】
2009094162.tif 000009
【図８】
2009094162.tif 000010
【図９Ａ】
2009094162.tif 000011
【図９Ｂ】
2009094162.tif 000012
【図９Ｃ】
2009094162.tif 000013
【図９Ｄ】
2009094162.tif 000014
【図９Ｅ】
2009094162.tif 000015
【図９Ｆ】
2009094162.tif 000016
【図９Ｇ】
2009094162.tif 000017
【図９Ｈ】
2009094162.tif 000018
【図９Ｉ】
2009094162.tif 000019
【図９Ｊ】
2009094162.tif 000020
【図９Ｋ】
2009094162.tif 000021
【図９Ｌ】
2009094162.tif 000022
【図９Ｍ】
2009094162.tif 000023
【図１０】
2009094162.tif 000024
【図１１】
2009094162.tif 000025
【図１２】
2009094162.tif 000026