(57)【要約】【課題】半導体基板側に流れる漏れ電流によるスイッチング素子や回路の動作異常を抑制する。【解決手段】半導体集積回路５０には基準電源１、リーク電流キャンセル回路２、増幅回路３、ＮＰＮトランジスタＮＴ１、抵抗Ｒ１、抵抗Ｒ２、外部端子Ｐａｄ１、及び外部端子Ｐａｄ２が設けられる。ＮＰＮトランジスタＮＴ１と抵抗Ｒ２は静電気保護素子である。リーク電流キャンセル回路２にはＰＮＰトランジスタＰＴ１乃至３、ＮＰＮトランジスタＮＴ２、ＮＰＮトランジスタＮＴ３、及び抵抗Ｒ３が設けられる。ＮＰＮトランジスタＮＴ３と抵抗Ｒ３はレプリカ静電気保護素子である。ＰＮＰトランジスタＰＴ１乃至３とＮＰＮトランジスタＮＴ２は電流供給回路部として機能し、高温動作にレプリカ静電気保護素子に流れる漏れ電流をＮＰＮトランジスタＮＴ１側に折り返し電流として供給し、静電保護素子の漏れ電流によるコレクタ側の電圧降下を抑制する。【選択図】図１
2009170589.tif 000002
【特許請求の範囲】
【請求項１】
一端に入力信号が入力され、他端が低電位側電源に接続される静電気保護素子と、
一端が前記低電位側電源に接続され、第１の漏れ電流を前記低電位側電源側に流すレプリカ静電気保護素子と、前記静電気保護素子に折り返し電流となる前記第１の漏れ電流を供給する電流供給回路部とを有し、前記静電気保護素子から前記低電位側電源側に流れる第２の漏れ電流をキャンセルするリーク電流キャンセル回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
一端が前記入力信号が入力される外部端子に接続される抵抗と、前記抵抗の他端と前記低電位側電源の間に設けられ、基準電圧を発生する基準電源と、前記入力信号が入力される内部回路とを具備することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電流供給回路部は、制御端子が前記抵抗の他端に接続され、第１の端子が前記低電位側電源に接続され、第２の端子に電流源から電流が供給される第１のトランジスタと、制御端子が前記第１のトランジスタの第２の端子に接続され、第２の端子が前記レプリカ静電気保護素子の他端に接続される第２のトランジスタと、第１の端子が制御端子及び前記第２のトランジスタの第１の端子に接続される第３のトランジスタと、制御端子が前記第３のトランジスタの制御端子に接続され、第１の端子が前記静電気保護素子の一端に接続され、第２の端子が前記第３のトランジスタの第２の端子に接続される第４のトランジスタとを有することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
一端に第１の入力信号が入力され、他端が低電位側電源に接続される第１の静電気保護素子と、
一端に第２の入力信号が入力され、他端が低電位側電源に接続される第２の静電気保護素子と、
一端が前記低電位側電源に接続され、第１の漏れ電流を前記低電位側電源側に流すレプリカ静電気保護素子と、前記第１の静電気保護素子に折り返し電流となる前記第１の漏れ電流を供給し、前記第２の静電気保護素子に折り返し電流となる第２の漏れ電流を供給する電流供給回路部とを有し、前記第１の静電気保護素子から前記低電位側電源側に流れる第３の漏れ電流をキャンセルし、前記第２の静電気保護素子から前記低電位側電源側に流れる第４の漏れ電流をキャンセルするリーク電流キャンセル回路と、
を具備することを特徴とする半導体集積回路。
【請求項５】
制御端子に入力信号が入力され、第２の端子が低電位側電源に接続され、第１の端子から増幅された信号を出力するトランジスタと、
一端が前記トランジスタの制御端子に接続され、他端が前記トランジスタの第１の端子に接続されるコンデンサと、
一端が前記低電位側電源に接続され、前記低電位側電源側に第１の漏れ電流を発生するレプリカコンデンサと、前記トランジスタに折り返し電流となる前記第１の漏れ電流を供給する電流供給回路部とを有し、前記コンデンサから前記低電位側電源側に流れる第２の漏れ電流をキャンセルするリーク電流キャンセル回路と、
を具備することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路には、入力端子や出力端子などに印加される静電気から、内部のトランジスタや回路を保護する静電気保護素子や静電気保護回路が設けられている。静電保護素子や静電保護回路は、ダイオード、抵抗、トランジスタなどを用いて形成されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている静電気保護素子において、静電気保護素子の低電位側電源とは反対側の第１の端子が半導体基板とは分離され、半導体基板とは逆導電型の島に接続されている場合、半導体集積回路の高温動作時に、この島から半導体基板側へ漏れ電流が発生する。この漏れ電流により静電気保護素子の第１の端子の電圧が所望の動作電圧からずれて静電気保護素子の第１の端子に接続されるスイッチング素子や回路の動作異常が発生するという問題点がある。特に、静電気保護素子のＥＳＤ（Electro  Static  Discharge）耐量を向上させる目的でこの島の面積を増大させると、漏れ電流が増大してスイッチング素子や回路の動作異常がより顕著になるという問題点がある。また、半導体集積回路に設けられるコンデンサにおいて、一端が半導体基板とは分離され、半導体基板とは逆導電型の島に接続されている場合、静電気保護素子と同様に半導体集積回路の高温動作時に、この島から半導体基板側へ漏れ電流が発生してこのコンデンサに接続されるスイッチング素子や回路の動作異常が発生するという問題点がある。
【特許文献１】特開２００５−１３６０８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、半導体基板側に流れる漏れ電流によるスイッチング素子や回路の動作異常を抑制することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体集積回路は、一端に入力信号が入力され、他端が低電位側電源に接続される静電気保護素子と、一端が前記低電位側電源に接続され、第１の漏れ電流を前記低電位側電源側に流すレプリカ静電気保護素子と、前記静電気保護素子に折り返し電流となる前記第１の漏れ電流を供給する電流供給回路部とを有し、前記静電気保護素子から前記低電位側電源側に流れる第２の漏れ電流をキャンセルするリーク電流キャンセル回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体集積回路は、一端に第１の入力信号が入力され、他端が低電位側電源に接続される第１の静電気保護素子と、一端に第２の入力信号が入力され、他端が低電位側電源に接続される第２の静電気保護素子と、一端が前記低電位側電源に接続され、第１の漏れ電流を前記低電位側電源側に流すレプリカ静電気保護素子と、前記第１の静電気保護素子に折り返し電流となる前記第１の漏れ電流を供給し、前記第２の静電気保護素子に折り返し電流となる第２の漏れ電流を供給する電流供給回路部とを有し、前記第１の静電気保護素子から前記低電位側電源側に流れる第３の漏れ電流をキャンセルし、前記第２の静電気保護素子から前記低電位側電源側に流れる第４の漏れ電流をキャンセルするリーク電流キャンセル回路とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、半導体基板側に流れる漏れ電流によるスイッチング素子や回路の動作異常を抑制することができる半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路を示す回路図、図２は従来の半導体集積回路を示す回路図である。本実施例では、高温動作時に静電気保護素子から低電位側電源側に漏れ電流が発生した場合、静電気保護素子の低電位側電源側と反対側の端子の電圧低下を抑制するリーク電流キャンセル回路を設けている。
【００１０】
図１に示すように、半導体集積回路５０には、基準電源１、リーク電流キャンセル回路２、増幅回路３、ＮＰＮトランジスタＮＴ１、抵抗Ｒ１、抵抗Ｒ２、外部端子Ｐａｄ１、及び外部端子Ｐａｄ２が設けられる。半導体集積回路５０は、例えば、外部端子Ｐａｄ１からオーディオ等に用いられるデータ信号を入力し、外部端子Ｐａｄ２側に設けられるスピーカ負荷にオーディオ信号を出力するアナログＩＣである。
【００１１】
端子Ｐａｄ１を介して外部から入力信号ＳｉｎがノードＮ１に入力される。抵抗Ｒ１は、一端がノードＮ１に接続され、他端がノードＮ２に接続される。基準電源１は、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間に設けられ、基準電圧Ｖｒｅｆを生成し、ノードＮ２の電位を一定に保つ。
【００１２】
ＮＰＮトランジスタＮＴ１は、コレクタがノードＮ１に接続され、ベースが抵抗Ｒ２の一端に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ２は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ＮＰＮトランジスタＮＴ１と抵抗Ｒ２は、静電気保護素子として機能する。ここで、ＮＰＮトランジスタＮＴ１のコレクタ（ノードＮ１）は、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板と分離され、半導体基板（例えば、Ｐ型基板）とは逆導電型（例えば、Ｎ型）の島に接続される。この島と他の島は、例えば、Ｐ＋アイソレーション層によりＰＮ分離される。
【００１３】
内部回路としての増幅回路３は、入力信号Ｓｉｎと基準電圧Ｖｒ１とが入力され、差動増幅した信号を出力する。増幅回路３から出力される信号は、図示しない素子或いは回路を介して外部端子Ｐａｄ２に出力される。
【００１４】
リーク電流キャンセル回路２には、ＰＮＰトランジスタＰＴ１乃至３、ＮＰＮトランジスタＮＴ２、ＮＰＮトランジスタＮＴ３、及び抵抗Ｒ３が設けられる。ＰＮＰトランジスタＰＴ１乃至３とＮＰＮトランジスタＮＴ２は、ＮＰＮトランジスタＮＴ１側に折り返し電流を供給する電流供給回路部として機能する。
【００１５】
ＮＰＮトランジスタＮＴ３は、コレクタがＮＰＮトランジスタ２のエミッタ（第２の端子）に接続され、ベースが抵抗Ｒ３の一端に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ＮＰＮトランジスタＮＴ３と抵抗Ｒ３は、ベース接地のトランジスタであるレプリカ静電気保護素子として機能する。レプリカ静電気保護素子とは、ＮＰＮトランジスタＮＴ１と抵抗Ｒ２から構成される静電気保護素子と同様な構造及び形状を有する静電気保護素子のことである。つまり、ＮＰＮトランジスタＮＴ３のコレクタは、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板と分離され、半導体基板（例えば、Ｐ型基板）とは逆導電型（例えば、Ｎ型）の島に接続される。この島と半導体基板は、例えば、Ｐ＋アイソレーション層によりＰＮ分離される。
【００１６】
ＰＮＰトランジスタＰＴ１は、エミッタ（第２の端子）がノードＮ３（高電位側電源側）に接続され、ベース（制御端子）がノードＮ５に接続され、コレクタ（第１の端子）がノードＮ１に接続される。ＰＮＰトランジスタＰＴ２は、エミッタ（第２の端子）がノードＮ４に接続され、ベース（制御端子）がノードＮ２に接続され、コレクタ（第１の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。電流源１１は、一端がノードＮ３に接続され、他端がノードＮ４に接続され、ノードＮ３からノードＮ４側に電流を発生する。
【００１７】
ＰＮＰトランジスタＰＴ３は、エミッタ（第２の端子）がノードＮ３に接続され、ベース（制御端子）がノードＮ５、ＰＮＰトランジスタＰＴ１のベース（制御端子）、及びノードＮ６に接続され、コレクタ（第１の端子）がノードＮ６に接続される。ＰＮＰトランジスタＰＴ１とＰＮＰトランジスタＰＴ３は、ＰＮＰトランジスタＰＴ３側に電流が流れるとＰＮＰトランジスタＰＴ１側に同じ電流レベルの電流を流すミラー比１のカレントミラー回路である。ここでは、カレントミラー回路のミラー比を１にしているが、必ずしもこれに限定されるものではなく、適宜ミラー比を変更してもよい。
【００１８】
ＮＰＮトランジスタＮＴ２は、コレクタ（第１の端子）がノードＮ６に接続され、ベース（制御端子）がノードＮ４に接続され、エミッタ（第２の端子）がＮＰＮトランジスタＮＴ３のコレクタ（第１の端子）に接続される。
【００１９】
次に、半導体集積回路５０の高温時での動作について説明する。高温時、外部端子Ｐａｄ１から入力信号Ｓｉｎが入力されると、ＮＰＮトランジスタＮＴ１のコレクタ（ノードＮ１）側から、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板に漏れ電流である電流ＩＬ１が発生する。電流ＩＬ１は、温度が高いほど増加し、ノードＮ１の半導体基板とは逆導電型の島の面積が大きなほど増加する。電流ＩＬ１が発生すると抵抗Ｒ１の両端間で電位差（ノードＮ１がノードＮ２よりも電圧降下）が生じようとする。
【００２０】
ところが、本実施例では、電流供給回路部が動作し、レプリカ静電気保護素子であるＮＰＮトランジスタＮＴ３及び抵抗Ｒ３側から低電位側電源（接地電位）Ｖｓｓに接続される半導体基板側に漏れ電流である電流ＩＬ２が発生する。電流ＩＬ２がカレントミラー回路（ＰＮＰトランジスタＰＴ１及びＰＴ３）で折り返されてＮＰＮトランジスタＮＴ１側に供給される。この電流ＩＬ２がノードＮ１とノードＮ２とを略同一電圧になるように機能する。このため、抵抗Ｒ１の両端間での電位差の発生が抑制される。つまり、内部回路である増幅回路３において直流電圧変動を防止することができることになる。
【００２１】
また、半導体集積回路５０のＥＳＤ耐量を向上させる目的で、静電気保護素子であるＮＰＮトランジスタＮＴ１及び抵抗Ｒ２を大きくし、半導体基板とは逆導電型の島が大きくなり、漏れ電流が増大してもリーク電流キャンセル回路２により内部回路である増幅回路３において直流電圧変動を防止することができる。
【００２２】
図２に示すように、従来の半導体集積回路５１には、基準電源１、増幅回路３、ＮＰＮトランジスタＮＴ１、抵抗Ｒ１、抵抗Ｒ２、外部端子Ｐａｄ１、及び外部端子Ｐａｄ２が設けられる。
【００２３】
従来の半導体集積回路５１の高温時での動作では、高温時、外部端子Ｐａｄ１から入力信号Ｓｉｎが入力されると、ＮＰＮトランジスタＮＴ１のコレクタ（ノードＮ１）側から、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板に漏れ電流である電流ＩＬ１が発生する。この電流ＩＬ１により抵抗Ｒ１の両端間で電位差（ノードＮ１がノードＮ２よりも電圧降下）が発生する。
【００２４】
この電位差により、内部回路である増幅回路３において直流電圧変動が発生して所望の特性を満足できなくなる。この電位差が増大すると、外部端子Ｐａｄ２側に設けられるスピーカ負荷に過大な出力信号が入力され、例えば、スピーカの焼損や火災などが発生する可能性がある。
【００２５】
上述したように、本実施例の半導体集積回路では、基準電源１、リーク電流キャンセル回路２、増幅回路３、ＮＰＮトランジスタＮＴ１、抵抗Ｒ１、抵抗Ｒ２、外部端子Ｐａｄ１、及び外部端子Ｐａｄ２が設けられる。ＮＰＮトランジスタＮＴ１と抵抗Ｒ２は、静電気保護素子であり、ＮＰＮトランジスタＮＴ３と抵抗Ｒ３は、レプリカ静電気保護素子である。リーク電流キャンセル回路２には、ＰＮＰトランジスタＰＴ１乃至３、ＮＰＮトランジスタＮＴ２、ＮＰＮトランジスタＮＴ３、及び抵抗Ｒ３が設けられる。ＰＮＰトランジスタＰＴ１乃至３とＮＰＮトランジスタＮＴ２は、ＮＰＮトランジスタＮＴ１側に折り返し電流を供給する電流供給回路部として機能する。半導体集積回路５０の高温動作時、静電気保護素子に低電位側電源（接地電位）Ｖｓｓ側に漏れ電流である電流ＩＬ１が発生すると、レプリカ静電気保護素子に低電位側電源（接地電位）Ｖｓｓ側に流れる漏れ電流である電流ＩＬ２が発生し、電流供給回路部からＮＰＮトランジスタＮＴ１のコレクタ及び抵抗Ｒ１が接続されるノードＮ１側に折り返し電流として電流ＩＬ２が供給される。
【００２６】
このため、抵抗Ｒ１の両端間での電位差の発生が抑制される。したがって、入力信号Ｓｉｎと基準電圧Ｖｒ１が入力される内部回路である増幅回路３の高温動作時の動作異常を従来よりも大幅に抑制することができる。また、半導体集積回路５０の静電気保護素子の漏れ電流をキャンセルできるので、静電気保護素子のＥＳＤ耐量を向上させることができる。
【００２７】
なお、本実施例では、半導体集積回路５０にバイポーラトランジスタを使用しているが、バイポーラトランジスタの代わりにＭＯＳトランジスタ或いはＭＩＳトランジスタを使用してもよい。また、半導体集積回路５０をＢｉＣＭＯＳ構成にしてもよい。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタとＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。
【実施例２】
【００２８】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図３は半導体集積回路を示す回路図である。本実施例では、リーク電流キャンセル回路の構成を変更している。
【００２９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３０】
図３に示すように、半導体集積回路５２には、基準電源１、リーク電流キャンセル回路２ａ、増幅回路３、増幅回路４、基準電源５、ＮＰＮトランジスタＮＴ１、ＮＰＮトランジスタＮＴ４、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ４、抵抗Ｒ５、及び外部端子Ｐａｄ１乃至４が設けられる。半導体集積回路５２は、例えば、外部端子Ｐａｄ１からオーディオ等に用いられるデータ信号を入力し、外部端子Ｐａｄ２側に設けられる第１のスピーカ負荷にオーディオ信号を出力し、外部端子Ｐａｄ３からオーディオ等に用いられるデータ信号を入力し、外部端子Ｐａｄ４側に設けられる第２のスピーカ負荷にオーディオ信号を出力するアナログＩＣである。
【００３１】
端子Ｐａｄ３を介して外部から入力信号ＳｉｎａがノードＮ８に入力される。抵抗Ｒ４は、一端がノードＮ８に接続され、他端がノードＮ７に接続される。基準電源５は、ノードＮ７と低電位側電源（接地電位）Ｖｓｓの間に設けられ、基準電圧Ｖｒｅｆａを生成し、ノードＮ７の電位を一定に保つ。
【００３２】
ＮＰＮトランジスタＮＴ４は、コレクタがノードＮ８に接続され、ベースが抵抗Ｒ５の一端に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ５は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ＮＰＮトランジスタＮＴ４と抵抗Ｒ５は、レプリカ静電気保護素子として機能する。ここで、ＮＰＮトランジスタＮＴ４のコレクタ（ノードＮ８）は、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板（例えば、Ｐ型基板）と分離され、半導体基板とは逆導電型（例えば、Ｎ型）の島に接続される。この島と他の島とは、例えば、Ｐ＋アイソレーション層によりＰＮ分離される。
【００３３】
内部回路としての増幅回路４は、入力信号Ｓｉｎａと基準電圧Ｖｒ２を入力し、差動増幅した信号を出力する。増幅回路４から出力される信号は、図示しない素子或いは回路を介して外部端子Ｐａｄ４に出力される。
【００３４】
リーク電流キャンセル回路２ａには、ＰＮＰトランジスタＰＴ１乃至４、ＮＰＮトランジスタＮＴ２、ＮＰＮトランジスタＮＴ３、及び抵抗Ｒ３が設けられる。リーク電流キャンセル回路２ａは、実施例１のリーク電流キャンセル回路２にＰＮＰトランジスタＰＴ４を追加したものである。ＰＮＰトランジスタＰＴ１乃至４、及びＮＰＮトランジスタＮＴ２は、電流供給回路部を構成する。
【００３５】
ＰＮＰトランジスタＰＴ４は、エミッタ（第２の端子）がノードＮ３に接続され、ベース（制御端子）がＰＮＰトランジスタＰＴ１及びＰＴ３のベース（制御端子）に接続され、コレクタ（第１の端子）がノードＮ８に接続される。ＰＮＰトランジスタＰＴ３とＰＮＰトランジスタＰＴ４は、ＰＮＰトランジスタＰＴ３側に電流が流れるとＰＮＰトランジスタＰＴ４側にｎ倍の電流レベルの電流を流すミラー比ｎのカレントミラー回路である。
【００３６】
次に、半導体集積回路５２の高温時での動作について説明する。高温時、外部端子Ｐａｄ１から入力信号Ｓｉｎが入力されると、ＮＰＮトランジスタＮＴ１のコレクタ（ノードＮ１）側から、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板側に漏れ電流である電流ＩＬ１が発生し、外部端子Ｐａｄ３から入力信号Ｓｉｎａが入力されると、ＮＰＮトランジスタＮＴ４のコレクタ（ノードＮ８）側から、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板側に漏れ電流である電流ＩＬ３が発生する。電流ＩＬ１が発生すると抵抗Ｒ１の両端間で電位差（ノードＮ１がノードＮ２よりも電圧降下）が生じようとし、電流ＩＬ３が発生すると抵抗Ｒ１の両端間で電位差（ノードＮ８がノードＮ７よりも電圧降下）が生じようとする。
【００３７】
ところが、本実施例では、電流供給回路部が動作し、レプリカ静電気保護素子であるＮＰＮトランジスタＮＴ３及び抵抗Ｒ３側から低電位側電源（接地電位）Ｖｓｓに接続される半導体基板に漏れ電流である電流ＩＬ２が発生する。電流ＩＬ２がカレントミラー回路（ＰＮＰトランジスタＰＴ１及びＰＴ３）で折り返されてＮＰＮトランジスタＮＴ１側に供給される。この電流ＩＬ２がノードＮ１の電圧をノードＮ２の電圧と略同じ電圧になるように機能する。そして、電流ＩＬ２のｎ倍の電流ＩＬ４がカレントミラー回路（ＰＮＰトランジスタＰＴ３及びＰＴ４）で折り返されてＮＰＮトランジスタＮＴ４側に供給される。この電流ＩＬ４がノードＮ８の電圧をノードＮ７の電圧と略同じ電圧になるように機能する。
【００３８】
このため、抵抗Ｒ１の両端間での電位差の発生が抑制される。つまり、内部回路である増幅回路３と内部回路である増幅回路４において直流電圧変動を防止することができることになる。
【００３９】
上述したように、本実施例の半導体集積回路では、基準電源１、リーク電流キャンセル回路２ａ、増幅回路３、増幅回路４、基準電源５、ＮＰＮトランジスタＮＴ１、ＮＰＮトランジスタＮＴ４、抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ４、抵抗Ｒ５、及び外部端子Ｐａｄ１乃至４が設けられる。ＮＰＮトランジスタＮＴ１と抵抗Ｒ２は第１の静電気保護素子であり、ＮＰＮトランジスタＮＴ３と抵抗Ｒ３はレプリカ静電気保護素子であり、ＮＰＮトランジスタＮＴ４と抵抗Ｒ５は第２の静電気保護素子である。リーク電流キャンセル回路２ａには、ＰＮＰトランジスタＰＴ１乃至４、ＮＰＮトランジスタＮＴ２、ＮＰＮトランジスタＮＴ３、及び抵抗Ｒ３が設けられる。ＰＮＰトランジスタＰＴ１乃至４とＮＰＮトランジスタＮＴ２は、ＮＰＮトランジスタＮＴ１側とＮＰＮトランジスタＮＴ４側に電流を供給する電流供給回路部として機能する。半導体集積回路５２の高温動作時、第１の静電気保護素子に低電位側電源（接地電位）Ｖｓｓ側に漏れ電流である電流ＩＬ１が発生すると、レプリカ静電気素子に低電位側電源（接地電位）Ｖｓｓ側に漏れ電流である電流ＩＬ２が発生し、電流供給回路部からＮＰＮトランジスタＮＴ１のコレクタ及び抵抗Ｒ１が接続されるノードＮ１側に折り返し電流として電流ＩＬ２が供給される。そして、電流供給回路部からＮＰＮトランジスタＮＴ４のコレクタ及び抵抗Ｒ４が接続されるノード８側に折り返し電流として電流ＩＬ２に対してミラー比ｎ倍の電流ＩＬ３が供給される。
【００４０】
このため、抵抗Ｒ１の両端が略同電位となり、抵抗Ｒ１の両端間での電位差の発生が抑制される。抵抗Ｒ４の両端が略同電位となり、抵抗Ｒ４の両端間での電位差の発生が抑制される。したがって、入力信号ＳｉｎとノードＮ２の信号とが入力される内部回路である増幅回路３の高温動作時の動作異常を従来よりも大幅に抑制することができ、入力信号ＳｉｎａとノードＮ７の信号とが入力される内部回路である増幅回路４の高温動作時の動作異常を従来よりも大幅に抑制することができる。また、半導体集積回路５２の静電気保護素子の漏れ電流をキャンセルできる。
【実施例３】
【００４１】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図４は半導体集積回路を示す回路図である。本実施例では、高温時にコンデンサから低電位側電源側に流れる漏れ電流をキャンセルするリーク電流キャンセル回路を設けている。
【００４２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４３】
図４に示すように、半導体集積回路５３には、リーク電流キャンセル回路２ｂ、増幅回路５、電流源１２乃至１４、コンデンサＣ１、ＮＰＮトランジスタＮＴ１１、及び外部端子Ｐａｄ５が設けられる。半導体集積回路５３は、例えば、オン電流Ｉｏｎが入力され、増幅動作を行うアナログＩＣである。
【００４４】
電流源１２は、ＮＰＮトランジスタＮＴ１１の動作に必要な電流を生成し、その電流をノードＮ１１に出力する。ＮＰＮトランジスタＮＴ１１は、コレクタ（第１の端子）がノードＮ１２に接続され、ベース（制御端子）がノードＮ１１に接続され、エミッタ（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。コンデンサＣ１は、一端がノードＮ１１に接続され、他端がノードＮ１２に接続される。
【００４５】
ここで、コンデンサＣ１の他端（ノードＮ１２）は、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板と分離され、半導体基板（例えば、Ｐ型基板）とは逆導電型（例えば、Ｎ型）の島に接続される。この島と他の島とは、例えば、Ｐ＋アイソレーション層によりＰＮ分離される。
【００４６】
内部回路としての増幅回路５は、ＮＰＮトランジスタＮＴ１１で増幅された信号をノードＮ１２から入力し、増幅した信号を出力する。増幅回路５から出力される信号は、図示しない素子或いは回路を介して外部端子Ｐａｄ５に出力される。
【００４７】
リーク電流キャンセル回路２ｂには、ＰＮＰトランジスタＰＴ１１乃至１３、ＮＰＮトランジスタＮＴ１２、ＮＰＮトランジスタＮＴ１３、及びコンデンサＣ２が設けられる。ここで、ＰＮＰトランジスタＰＴ１１乃至１３、ＮＰＮトランジスタＮＴ１２、及びＮＰＮトランジスタＮＴ１３は、ＮＰＮトランジスタＮＴ１１側に折り返し電流を供給する電流供給回路部として機能する。
【００４８】
コンデンサＣ２は、一端が低電位側電源（接地電位）Ｖｓｓに接続され、他端がＮＰＮトランジスタＮＴ１３のエミッタ（第２の端子）に接続されるレプリカコンデンサである。レプリカコンデンサとは、コンデンサＣ１と同様な構造及び形状を有するコンデンサである。つまり、コンデンサＣ２の他端は、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板と分離され、半導体基板（例えば、Ｐ型基板）とは逆導電型（例えば、Ｎ型）の島に接続される。この島と他の島とは、例えば、Ｐ＋アイソレーション層によりＰＮ分離される。
【００４９】
ＰＮＰトランジスタＰＴ１１は、エミッタ（第２の端子）がノードＮ１３（高電位側電源側）に接続され、ベース（制御端子）がノードＮ１６に接続され、コレクタ（第１の端子）がノードＮ１２に接続される。電流源１３は、一端がノードＮ１３に接続され、他端がノードＮ１４に接続され、ノードＮ１３からノードＮ１４側に電流を発生する。ＮＰＮトランジスタＮＴ１２は、コレクタ（第１の端子）がノードＮ１４及びベース（制御端子）に接続され、エミッタが低電位側電源（接地電位）Ｖｓｓに接続されるベース接地のトランジスタである。
【００５０】
電流源１４は、一端がノードＮ１３に接続され、他端がノードＮ１５に接続され、ノードＮ１３からノードＮ１５側に電流を発生する。ＰＮＰトランジスタＰＴ１２は、エミッタ（第２の端子）がノードＮ１５及に接続され、ベース（制御端子）がノードＮ１４に接続され、エミッタ（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。
【００５１】
ＰＮＰトランジスタＰＴ１３は、エミッタ（第２の端子）がノードＮ１３に接続され、ベース（制御端子）がノードＮ１７、ＰＮＰトランジスタＰＴ１１のベース（制御端子）、及びノードＮ１６に接続され、コレクタ（第１の端子）がノードＮ１７に接続される。ＰＮＰトランジスタＰＴ１１とＰＮＰトランジスタＰＴ１３は、ＰＮＰトランジスタＰＴ１３側に電流が流れるとＰＮＰトランジスタＰＴ１１側に同じ電流レベルの電流を流すミラー比１のカレントミラー回路である。ＮＰＮトランジスタＮＴ１３は、コレクタ（第１の端子）がノードＮ１７に接続され、ベース（制御端子）がノードＮ１５に接続され、エミッタ（第２の端子）がコンデンサＣ２の他端に接続される。
【００５２】
次に、半導体集積回路５３の高温時での動作について説明する。高温時、電流源１２からオン電流Ｉｏｎが入力されると、コンデンサＣ１のノードＮ１２側から、低電位側電源（接地電位）Ｖｓｓに接続される半導体基板に漏れ電流である電流ＩＬ１１が発生する。電流ＩＬ１１は、温度が高いほど増加し、ノードＮ１２の半導体基板とは逆導電型の島の面積が大きなほど増加する。電流ＩＬ１１が発生するとＮＰＮトランジスタＮＴ１１の動作が阻害される。
【００５３】
ところが、本実施例では、電流供給回路部が動作し、レプリカコンデンサであるコンデンサＣ２の他端側から低電位側電源（接地電位）Ｖｓｓに接続される半導体基板に漏れ電流である電流ＩＬ１２が発生する。電流ＩＬ１２がカレントミラー回路（ＰＮＰトランジスタＰＴ１１及びＰＴ１３）で折り返されてＮＰＮトランジスタＮＴ１１側に供給される。この電流ＩＬ１２よりＮＰＮトランジスタＮＴ１１の動作が阻害されず、正常動作を行うことができる。
【００５４】
上述したように、本実施例の半導体集積回路では、リーク電流キャンセル回路２ｂ、増幅回路５、電流源１２乃至１４、コンデンサＣ１、ＮＰＮトランジスタＮＴ１１、及び外部端子Ｐａｄ５が設けられる。リーク電流キャンセル回路２ｂには、ＰＮＰトランジスタＰＴ１１乃至１３、ＮＰＮトランジスタＮＴ１２、ＮＰＮトランジスタＮＴ１３、及びコンデンサＣ２が設けられる。ＰＮＰトランジスタＰＴ１１乃至１３、ＮＰＮトランジスタＮＴ１２、及びＮＰＮトランジスタＮＴ１３は、ＮＰＮトランジスタＮＴ１１側に折り返し電流を供給する電流供給回路部として機能する。半導体集積回路の高温動作時、コンデンサＣ１のノードＮ１２側から低電位側電源（接地電位）Ｖｓｓ側に漏れ電流である電流ＩＬ１１が発生すると、レプリカコンデンサであるコンデンサＣ２の低電位側電源（接地電位）Ｖｓｓとは逆の端子側から低電位側電源（接地電位）Ｖｓｓ側に漏れ電流である電流ＩＬ１２が発生し、電流供給回路部からＮＰＮトランジスタＮＴ１１のコレクタ側に折り返し電流として電流ＩＬ１２が供給される。
【００５５】
このため、この電流ＩＬ１２よりＮＰＮトランジスタＮＴ１１が正常な動作を行うことができる。したがって、コンデンサＣ１に漏れ電流が発生しても半導体集積回路５３が所定の動作をすることができる。
【００５６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５７】
例えば、実施例１及び２では、静電気保護素子をベースとエミッタの間に抵抗が設けられたベース接地のＮＰＮトランジスタを使用しているが、ベース接地のＮＰＮトランジスタの代わりにゲート接地のＭＯＳトランジスタ、ゲート接地のＭＩＳトランジスタを使用してもよい。或いはダイオードを使用してもよい。また、１段の静電気保護素子の代わりに多段の縦続接続された静電気保護素子を用いてもよい。更に、シリコンデバイスばかりでなく、化合物デバイス、例えば、ＧａＡｓ系のＭＥＳＦＥＴ(Metal  Semiconductor  Field  Effect  Transistor)やＳｉＣ系のＭＯＳトランジスタなどから構成される半導体集積回路にも適用できる。
【００５８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  一端に入力信号が入力され、他端が低電位側電源に接続される静電気保護素子と、一端が前記低電位側電源に接続され、第１の漏れ電流を前記低電位側電源側に流すレプリカ静電気保護素子と、前記静電気保護素子に折り返し電流となる前記第１の漏れ電流を供給する電流供給回路部とを有し、前記静電気保護素子から前記低電位側電源側に流れる第２の漏れ電流をキャンセルするリーク電流キャンセル回路とを具備し、前記静電気保護素子及び前記レプリカ静電気保護素子は、１段或いは多数段縦続接続され、ベース接地のバイポーラトランジスタ、ゲート接地の絶縁ゲート型電界効果トランジスタ、又はダイオードである半導体集積回路。
【００５９】
（付記２）  一端に第１の入力信号が入力され、他端が低電位側電源に接続される第１の静電気保護素子と、一端に第２の入力信号が入力され、他端が低電位側電源に接続される第２の静電気保護素子と、一端が前記低電位側電源に接続され、第１の漏れ電流を前記低電位側電源側に流すレプリカ静電気保護素子と、前記第１の静電気保護素子に折り返し電流となる前記第１の漏れ電流を供給し、前記第２の静電気保護素子に折り返し電流となる第２の漏れ電流を供給する電流供給回路部とを有し、前記第１の静電気保護素子から前記低電位側電源側に流れる第３の漏れ電流をキャンセルし、前記第２の静電気保護素子から前記低電位側電源側に流れる第４の漏れ電流をキャンセルするリーク電流キャンセル回路とを具備し、前記第１の静電気保護素子、前記第２の静電気保護素子、及び前記レプリカ静電気保護素子は、１段或いは多数段縦続接続され、ベース接地のバイポーラトランジスタ、ゲート接地の絶縁ゲート型電界効果トランジスタ、又はダイオードである半導体集積回路。
【００６０】
（付記３）  一端が前記第１の信号が入力される第１の外部端子に接続される第１の抵抗と、前記第１の抵抗の他端と前記低電位側電源の間に設けられ、第１の基準電圧を発生する第１の基準電源と、一端が前記第２の信号が入力される第２の外部端子に接続される第２の抵抗と、
前記第２の抵抗の他端と前記低電位側電源の間に設けられ、第２の基準電圧を発生する第２の基準電源とを具備する半導体集積回路。
【００６１】
（付記４）  前記電流供給回路部は、制御端子が前記第１の抵抗の他端に接続され、第１の端子が前記低電位側電源に接続され、第２の端子に電流源から電流が供給される第１のトランジスタと、制御端子が前記第１のトランジスタの第２の端子に接続され、第２の端子が前記レプリカ静電気保護素子の他端に接続される第２のトランジスタと、第１の端子が制御端子及び前記第２のトランジスタの第１の端子に接続される第３のトランジスタと、制御端子が前記第３のトランジスタの制御端子に接続され、第１の端子が前記第１の静電気保護素子の一端に接続され、第２の端子が前記第３のトランジスタの第２の端子に接続される第４のトランジスタと、制御端子が前記第３及び第４のトランジスタの制御端子に接続され、第１の端子が前記第２の静電気保護素子の一端に接続され、第２の端子が前記第３及び第４のトランジスタの第２の端子に接続される第５のトランジスタとを有する付記３に記載の半導体集積回路。
【００６２】
（付記５）  前記静電気保護素子の一端及び前記レプリカ静電気保護素子の他端は、半導体基板と分離され、前記半導体基板とは異なる導電型の島に接続される付記１乃至４のいずれかに記載の半導体集積回路。
【００６３】
（付記６）  制御端子に入力信号が入力され、第２の端子が低電位側電源に接続され、第１の端子から増幅された信号を出力するトランジスタと、一端が前記トランジスタの制御端子に接続され、他端が前記トランジスタの第１の端子に接続されるコンデンサと、一端が前記低電位側電源に接続され、前記低電位側電源側に漏れ電流を発生するレプリカコンデンサと、前記トランジスタに折り返し電流となる前記漏れ電流を供給する電流供給回路部とを有し、前記コンデンサから前記低電位側電源側に流れる漏れ電流をキャンセルするリーク電流キャンセル回路とを具備し、前記コンデンサ及び前記レプリカコンデンサの他端は、半導体基板と分離され、前記半導体基板とは異なる導電型の島に接続される半導体集積回路。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係る従来の半導体集積回路を示す回路図。
【図３】本発明の実施例２に係る半導体集積回路を示す回路図。
【図４】本発明の実施例３に係る半導体集積回路を示す回路図。
【符号の説明】
【００６５】
１、５  基準電源
２、２ａ、２ｂ  リーク電流キャンセル回路
３、６、８  増幅回路
１１〜１４  電流源
５０〜５３  半導体集積回路
Ｃ１、Ｃ２  コンデンサ
ＩＬ１〜４、ＩＬ１１、ＩＬ１２  電流
Ｉｏｎ  オン電流
Ｎ１〜８、Ｎ１１〜１７  ノード
ＮＴ１〜４、ＮＴ１１〜１３  ＮＰＮトランジスタ
Ｐａｄ１〜５  外部端子
ＰＴ１〜４、ＰＴ１１〜１３  ＰＮＰトランジスタ
Ｒ１〜５  抵抗
Ｓｉｎ、Ｓｉｎａ  入力信号
Ｖｒｅｆ、Ｖｒｅｆａ、Ｖｒ１、Ｖｒ２  基準電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
2009170589.tif 000003
【図２】
2009170589.tif 000004
【図３】
2009170589.tif 000005
【図４】
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