(57)【要約】【課題】ラッチ型センスアンプ回路を備える半導体装置において、データ転送を高速化し、かつセンス動作開始時の過渡時のノイズによるエラーデータの発生を抑制する。【解決手段】メモリブロック（ＭＢ０−ＭＢｋ）それぞれに対応してラッチ型センスアンプ回路（ＬＳＭ０−ＬＳＭｋ）が設けられる。ラッチ型センスアンプ回路を、ブロック指定を含むセンスアンプ活性化信号で活性化し、対応のメモリブロックの選択メモリセルのデータを検知し増幅しラッチする。このラッチ型センスアンプ回路の出力信号を、データ転送線（１）に対して各メモリブロック毎に設けられるリピータ（ＲＰＴ０−ＲＰＴｋ）を介して順次転送する。【選択図】図３
2009170070.tif 000002
【特許請求の範囲】
【請求項１】
各々が行列状に配列される複数のメモリセルを有する複数のメモリブロック、
前記複数のメモリブロックに共通に配置されるデータ転送線、および
各メモリブロックに対応して配置され、各々が、ブロック指定を含むセンスアンプ活性化信号の活性化時、対応のメモリブロックの選択メモリセルのデータを検知し増幅してラッチする複数のラッチ型センスアンプ、および
各前記メモリブロックに対応して前記データ転送線に設けられ、対応のメモリブロックのラッチ型センスアンプ回路の出力信号を前記データ転送線を介して転送する複数のリピータを備え、前記複数のリピータの初段以外のリピータは、前段のリピータの出力信号と対応のラッチ型センスアンプ回路の出力信号とを受けて次段のリピータへ前記データ転送線を介して転送するゲートを含み、前記ラッチ型センスアンプ回路の出力信号は、非選択時、対応のリピータをバッファとして動作させる電圧レベルに設定され、
前記データ転送線の最終段に配置され、前記データ転送線を介して転送される信号をラッチして内部読出データを生成する出力ラッチ回路を備える、半導体装置。
【請求項２】
各前記ラッチ型センスアンプ回路は、
所定電圧レベルにプリチャージされるセンス出力ノードを有し、対応のセンスアンプ活性化信号の活性化時、対応のメモリブロックから伝達されるメモリセルデータを差動的に増幅して前記センス出力ノードに伝達するラッチ型センスアンプと、
前記ラッチ型センスアンプに対応して設けられ、前記ラッチ型センスアンプの出力信号に応じた信号を生成して対応のリピータへ伝達するセンス出力ドライバとを備え、前記センス出力ドライバの出力信号は、非選択時、対応のラッチ型センスアンプの前記センス出力ノードの電圧レベルに従って対応のリピータをバッファとして動作させる電圧レベルに設定される、請求項１記載の半導体装置。
【請求項３】
各前記センス出力ドライバは、対応のラッチ型センスアンプの出力信号の変化時、前記センス出力ドライバの出力信号の電圧レベルを変化させる電流量を前記センス出力ノードの信号に従って制限する電流制限部を備える、請求項２記載の半導体装置。
【請求項４】
前記データ転送線は、相補データを転送するデータ線対を含み、
前記ラッチ型センスアンプ回路は、相補信号を生成して対応のリピータへ与え、
各前記リピータは、前記データ線対それぞれに対応して設けられる論理ゲートを備える、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
各前記ラッチ型センスアンプのセンス出力ノードは、相補信号を生成する第１および第２のセンス出力ノードを有し、
前記センス出力ドライバは、前記ラッチ型センスアンプの前記第１および第２のセンス出力ノードの信号に従って相補信号をそれぞれ第１および第２の内部出力ノードに出力する第１および第２のインバータを含み、
前記電流制限部は、
前記第１のインバータと前記所定電圧と異なる電圧を供給する基準ノードとの間に接続されかつそのゲートが前記第２のセンス出力ノードに接続される第１のトランジスタと、
前記第２のインバータと前記基準ノードとの間に接続され、前記第２のセンス出力ノードにゲートが接続される第２のトランジスタとを備える、請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、相補信号を検知し増幅しかつラッチして次段に転送するセンスアンプ／ラッチ回路を備える半導体装置に関する。より特定的には、この発明は、メモリセルの記憶データを読出して内部読出データを生成するラッチ型センスアンプ回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、微小振幅の信号が利用されることが多い。たとえば、高集積化された半導体記憶装置においては、メモリセルのサイズが小さく、メモリセルの記憶データを読出す場合、このメモリセルの記憶データに応じて生成される電流／電圧の振幅は小さい。このような微小振幅の信号を正確に再生し、転送してデータの読出を行なうために、メモリセルの記憶データに対応する電流／電圧を増幅する回路（センスアンプ回路）が利用される。通常、微小振幅の信号を正確に検知、増幅するために、信号振幅を実効的に増大させる差動信号が利用される。センスアンプ回路としては、メモリセルの種類に応じて、電流検知型センスアンプ回路、または電圧検知型センスアンプ回路が利用される。
【０００３】
このような半導体記憶装置のセンスアンプ回路の構成の一例が、非特許文献１（T. Kawahara et. al.,“2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-By-Bit Bidirectional Current Write and Parallelizing-Direction Current Read,”IEEE ISSCC 2007, Digest of Technical Papers, Feb. 2007, pp. 480-481 and 617）に示されている。この非特許文献１に示されるセンスアンプ回路は、差動入力信号を検知する差動段と、この差動段に直列に結合され、差動段により検知された内部信号を増幅してラッチするラッチ段とを含む。ラッチ段は、インバータラッチで構成され、差動段が、ロー側電源ノードとインバータラッチとの間に接続される。センスアンプ回路の出力ノードが、ハイ側電源電圧レベルにプリチャージされる。メモリセルの記憶データに応じて差動段に現われる電圧変化を差動段で検知し、ラッチ段で増幅しかつラッチして次段回路へ転送する。このようなセンスアンプ回路を利用することにより、微小振幅の信号を増幅して次段回路へ転送する。
【０００４】
また、差動型センスアンプを複数段縦続接続して増幅および信号転送の高速化を図る構成が、特許文献１（特許第３５７９２０５号公報）に示されている。この特許文献１に示される構成においては、複数段のセンスアンプの最終段の出力信号をフリップフロップ（ＮＡＮＤ型ラッチ回路）でラッチし、最終出力信号を生成する。
【０００５】
この特許文献１に示されるセンスアンプにおいては、相補入力信号を受ける差動トランジスタ対と直列に、対応の相補出力信号をゲートに受けるトランジスタ対が接続される。センスアンプの出力ノードは、プルアップ素子によりメモリ電源ノードに結合される。この差動段と出力信号をゲートに受けるトランジスタ対とを直列に接続して、出力信号に負帰還をかけて出力ノードの電流量を調整する。これにより、センスアンプおよびラッチにおけるＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のしきい値電圧のばらつきに起因するビット線オフセット電圧に対するマージンの問題を解消することを図る。
【特許文献１】特許第３５７９２０５号公報
【非特許文献１】T. Kawahara et. al.,“2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-By-Bit Bidirectional Current Write and Parallelizing-Direction Current Read,”IEEE ISSCC 2007, Digest of Technical Papers, Feb. 2007, pp. 480-481 and 617
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体記憶装置においては、メモリセルアレイが複数のブロックに分割されることが多い。メモリセルが接続されるワード線およびビット線の長さをできるだけ短くし、ワード線およびビット線の負荷容量を低減し、信号伝達の高速化および消費電流の低減を図る。
【０００７】
複数のメモリブロックが設けられる場合、ＭＲＡＭ（磁気ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、およびフラッシュメモリなどにおいては、各メモリブロックに対応して、センスアンプ回路が配置される。これらの各メモリブロックに共通にデータ転送線が設けられ、センスアンプ回路が共通に結合される。ひとつのメモリブロックが選択されて対応のセンスアンプ回路によりメモリセルデータが、データ転送線上に読出される。
【０００８】
このデータ転送線上のデータの衝突を防止するために、メモリブロックを選択するブロック選択信号をすべて非活性状態とする期間が必要となる。このため、ブロック選択信号の多重選択（複数のブロック選択信号が並行して活性状態にある状態）を防止するためのタイミングマージンにより、読出周期が長くなり、高速動作が困難となるという問題が生じる。
【０００９】
非特許文献１に示される構成においては、各メモリブロックごとにセンスアンプ回路が設けられ、このセンスアンプ回路の出力が、Ｙ選択信号に従ってデータ転送線（Ｉ／Ｏ線）に選択的に結合される。各センスアンプ回路の相補出力ノードが、ハイ側電源電圧ＶＤＤレベルにプリチャージされる。差動段に対する相補入力信号の振幅が拡大されると、センスアンプ活性化信号が活性化され、センスアンプ回路がセンス動作を開始し、入力相補信号を差動増幅する。このセンス動作開始時の過渡期において、センスアンプ回路において差動入力信号の電圧レベル（中間電圧レベル）に応じて差動トランジスタ対が一旦ともに導通状態となり、センスアンプ回路（ラッチ段）の相補出力信号がともにプリチャージ電圧レベルから低下する。その後、差動トランジスタ対を流れる電流量に応じてラッチ段により相補出力信号が差動入力信号に応じた電圧レベルに駆動される。
【００１０】
したがって、このセンス動作開始時の過渡時において、相補出力信号がともに、一旦、プリチャージ電圧レベルからロー側電源電圧レベル方向へ低下する。通常、センスアンプ回路の次段には、センス動作と非同期で、すなわちセンスアンプ活性化信号と独立に動作するＮＡＮＤ型ラッチ回路（フリップフロップ回路）が設けられる。このＮＡＮＤ型ラッチ回路により、センスアンプ回路の出力信号をラッチし、ブロック選択信号に従ってデータ転送線にセンスアンプ回路の出力信号を内部読出データとして転送する。
【００１１】
したがって、このようなフリップフロップ回路が、センスアンプ回路の次段に設けられている場合、センスアンプ回路の出力信号の過渡時のノイズ（以下、便宜上、グリッチ（glitch）と称す）により、次段のＮＡＮＤ型ラッチ回路の出力信号が、一旦、ラッチ状態からともにＨレベル（ハイ側電源電圧レベル）に駆動される。この過渡時のラッチ回路の出力信号に現われるノイズ（グリッチ）により、ラッチ回路の出力信号を受ける次段回路の入力信号が中間電圧レベルとなり、次段回路において貫通電流が流れる状態が生じる。これは、通常、次段回路においては、入力部にインバータが用いられており、この中間電圧に従って入力段のインバータの出力ノードを充電用トランジスタおよび放電用トランジスタがともに導通状態となる状態が生じるためである。このため、消費電流が増大するとともに、誤動作が生じる可能性がある。
【００１２】
このようなグリッチがデータ転送線に伝達されるのを防止するためには、センスアンプ回路の出力信号をラッチ回路を介して転送する場合、グリッチが発生する期間経過後、ラッチ回路の出力信号が安定状態となったときに、このラッチ回路の出力をデータ転送線に接続する必要がある。このセンスアンプ回路のグリッチは、センスアンプ活性化信号が活性化されるタイミングで発生する。したがって、このグリッチがデータ転送線に出力されるのを防止するためには、ブロック選択信号とセンスアンプ活性化信号との間にも、タイミングマージンが必要とされる。したがって、また、データ読出周期が長くなるという問題が生じる。
【００１３】
この非特許文献１においては、ラッチ型センスアンプ回路の出力信号をデータ線に転送する構成は記載されているものの、このようなセンスアンプ回路の過渡時のノイズに起因する読出周期の問題については何ら考慮していない。
【００１４】
特許文献１に示される構成においては、複数のメモリブロックに共通に配置されるグローバルデータ線に対し、複数段にセンスアンプ回路が縦続接続される。各センスアンプ回路において、差動トランジスタ対を流れる電流を相補センス出力信号に従って調整するトランジスタ対が、差動トランジスタ対と直列に設けられる。この構成においては、センスアンプ回路の相補センス出力信号がともにセンス動作開始時の過渡時に低下する場合、センスアンプ回路を流れる電流が低減される。したがって、相補センス出力信号がともにローレベルに低下する過渡ノイズの発生は抑制することが可能である。しかしながら、この場合、センスアンプ回路の出力信号のプリチャージ電圧レベルから入力信号に応じた電圧レベルの移行が抑制される。したがって、センスアンプ回路の相補入力信号の電圧差が過渡ノイズ（グリッチ）が生じないほど十分大きい状態となってからセンス動作が実質的に開始される。このため、微小振幅の信号に対しては、高速でセンス動作を行なうことができなくなるという問題が生じる。
【００１５】
また、特許文献１のセンスアンプ回路の構成においては、差動トランジスタ対と直列にプルアップ素子が接続され、センス出力ノードがハイ側電源電圧レベルにプルアップされる。したがって、センス入力信号が、微小振幅の信号の場合、センス出力信号の振幅を高速で大きくすることが困難となり、複数段のセンスアンプ回路を縦続接続する必要があり、したがってセンスアンプ全体の占有面積が増大する。
【００１６】
特に、ＭＲＡＭまたはフラッシュメモリ等の半導体記憶装置においては、データ読出時、メモリセルが接続されるビット線の電圧が、センスアンプ回路の電源電圧よりも十分低い電圧レベルに設定される。このような場合、センスアンプ回路に対する差動入力信号の電圧レベルは、中間電圧レベルとなり、また、センスアンプ回路の相補入力信号の振幅も小さい。したがって、このような半導体記憶装置において、特許文献１に示されるようなセンスアンプ／ラッチ回路を利用した場合、小占有面積で高速にセンス動作を行なう回路を実現するのは困難となる。
【００１７】
また、この特許文献１においては、複数のメモリブロックに共通にセンスアンプを設けており、各メモリブロックごとにセンスアンプを配置し、このセンスアンプ回路をブロック選択信号で選択する構成については何ら考慮していない。
【００１８】
それゆえ、この発明の目的は、小振幅の信号を、過渡ノイズ（グリッチ）を生じさせることなく高速で増幅して内部読出データを生成することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１９】
この発明に係る半導体装置は、複数のメモリブロック各々に対応して設けられるラッチ型センスアンプ回路を、ブロック指定を含むセンスアンプ活性化信号で活性化するとともに、複数のメモリブロックに共通に配置されるデータ転送線に、各ラッチ型センスアンプ回路に対応してリピータを配置する。これらのリピータの初段以外のリピータは、前段のリピータの出力信号と対応のラッチ型センスアンプ回路の出力信号を受けて次段のリピータまたは次段回路へ転送する。データ転送線の最終段に、ラッチ回路が設けられ、データ転送線をリピータを介して転送されるデータをラッチして内部読出データを生成する。
【発明の効果】
【００２０】
ブロック指定を含むセンスアンプ活性化信号でラッチ型センスアンプ回路を活性化し、このラッチ型センスアンプ回路の出力信号をリピータで受けている。したがって、データをデータ転送線に出力する際、メモリブロックを選択するブロック選択信号が不要となり、ブロック選択信号間のタイミングマージンが不要となる。応じて、メモリセルデータ読出の周期を短くすることができ、高速読出を実現することができる。
【発明を実施するための最良の形態】
【００２１】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体構成を概略的に示す図である。図１において、半導体装置は、各々が行列状に配列される複数のメモリセルを有するメモリブロックＭＢ０−ＭＢｋと、これらのメモリブロックＭＢ０−ＭＢｋに対応して設けられるラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋを含む。メモリブロックＭＢ０−ＭＢｋ各々においては、またメモリセル行およびメモリセル列を選択する行および列選択回路が設けられるが、図１においては、図面を簡略化するために示していない。ラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋは、その構成は後に詳細に説明するが、対応のメモリブロックＭＢ０−ＭＢｋの選択メモリセルのデータを検知し増幅してラッチするとともに、相補出力信号を生成する。
【００２２】
この半導体装置は、さらに、メモリブロックＭＢ０−ＭＢｋに共通に設けられるデータ転送線１と、ラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋそれぞれに対応してデータ転送線１上に設けられるリピータＲＰＴ０−ＲＰＴｋと、データ転送線１の最終段のリピータＲＰＴｋの出力信号をラッチするラッチ回路２と、ラッチ回路２のラッチ出力信号に従って外部読出データＱを生成する出力回路３を含む。
【００２３】
リピータＲＰＴ０−ＲＰＴｋは、それぞれ、対応のラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋの出力信号と、前段のリピータの出力信号とを受け、データ転送線１を介して次段回路に転送する。これらのリピータＲＰＴ０−ＲＰＴｋの詳細構成も後に説明するが、対応のラッチ型センスアンプ回路、すなわち対応のメモリブロックの非選択時（スタンバイ状態）においては、バッファとして動作し、前段のリピータから与えられた信号を次段へ転送する。対応のラッチ型センスアンプ回路の活性化時、これらのリピータＲＰＴ０−ＲＰＴｋは、対応のラッチ型センスアンプ回路の出力信号に対応する信号を生成して次段回路（リピータまたはラッチ回路２）に転送する。
【００２４】
ラッチ回路２は、非同期ラッチ回路であり、最終段のリピータＲＰＴｋの出力する信号をラッチし、かつ内部読出データを生成する。
【００２５】
この半導体装置は、さらに、外部からのアドレス信号ＡＤに従って内部Ｘアドレス信号ＸＡＤ、内部Ｙアドレス信号ＹＡＤおよびブロックアドレス信号ＢＡＤを生成するアドレス入力回路４と、アドレス入力回路４からのブロックアドレス信号ＢＡＤと外部からのコマンドＣＭＤに従ってデータ読出に関連する制御信号を生成する読出制御回路５を含む。アドレス入力回路４は、プリデコーダなどのデコード回路を含んでもよい。Ｘアドレス信号ＸＡＤは、メモリブロックＭＢ０−ＭＢｋのメモリセル行を指定し、Ｙアドレス信号ＹＡＤは、メモリブロックＭＢ０−ＭＢｋのメモリセル列を指定する。ブロックアドレス信号ＢＡＤは、これらのメモリブロックＭＢ０−ＭＢｋの１つを指定する。アドレス入力回路４において、ブロックアドレス信号ＢＡＤがデコードされて、アドレス指定されたメモリブロックを特定するブロック選択信号が生成されてもよい。
【００２６】
読出制御回路５は、外部からのコマンドＣＭＤがデータ読出を指示するとき、ブロックアドレス信号ＢＡＤ（またはブロック選択信号）に従って選択メモリブロックに対するラッチ型センスアンプ回路の動作を制御する。図１においては、読出制御回路５は、ラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋに対するプリチャージ指示信号ＰＣとセンスアンプ活性化信号ＳＡＥ０−ＳＡＥｋを生成するように示す。プリチャージ指示信号ＰＣは、ラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋに共通に与えられるように示すが、これらは各ラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋそれぞれに個々に与えられてもよい。センスアンプ活性化信号ＳＡＥ０−ＳＡＥｋは、それぞれ、活性化時、対応のラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋを活性化し、メモリセルデータの読出を行なわせる。
【００２７】
外部からのコマンドＣＭＤは、動作モードを指定する信号であり、複数の制御信号の組合せであってもよく、デコードされた１つの動作モード指示信号であってもよい。
【００２８】
リピータＲＰＴ０−ＲＰＴｋは、常時、与えられた信号に従ってスタティックに動作し、メモリブロック選択信号などは与えられない。ラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋが、ブロックアドレス信号ＢＡＤに従って選択的に活性化される。従って、データ転送線１上でのデータの衝突を回避するためには、、センスアンプ活性化信号の多重選択が回避されればよい。データ転送線１上のデータの衝突を防止するために、ブロック選択信号間の多重選択回避を行なう必要はない。センスアンプ活性化信号の活性化期間は、ブロック選択信号の活性化期間に比べて短い期間でよい（メモリセルデータを読出すとき、メモリセルのデータに応じて内部電圧／電流が十分に変化したときにセンスアンプ回路を活性化するため）。従って、ブロック選択信号が短くされる場合においてもにセンスアンプ活性化信号の多重選択は、十分に回避することができる。これにより、データ読出時にブロック選択信号間のタイミングマージンを設ける必要なく、高速の読出を実現することができる。
【００２９】
図２は、図１に示すメモリブロック、ラッチ型センスアンプ回路およびリピータの構成を概略的に示す図である。図２において、メモリブロックＭＢｉは、メモリセルＭＣが行列状に配列されるアレイブロック１０と、アドレス信号ＸＡＤおよびＢＡＤに従ってアレイブロック１０のアドレス指定されたメモリセル行を選択状態へ駆動する行選択駆動回路１２と、アドレス信号ＢＡＤおよびＹＡＤに従って、このアレイブロック１０のアドレス指定されたメモリセル列を選択する列選択回路１４を含む。
【００３０】
メモリセルＭＣは、フラッシュメモリセルであってもよく、ＭＲＡＭセルであってもよく、またはＳＲＡＭセル（スタティック・ランダム・アクセス・メモリ・セル）であってもよい。メモリセルＭＣの記憶データの読出時、小振幅または微小振幅の信号が記憶データに従って生成され、この小振幅または微小振幅信号（以下、単に小振幅信号と称す）に従って、内部でメモリセルの記憶データが読出されればよい。
【００３１】
また、行選択駆動回路１２および列選択回路１４に対しブロックアドレス信号ＢＡＤが与えられている。このブロックアドレス信号ＢＡＤが指定するメモリブロックにおいてメモリセルの選択動作が実行される。この場合、行選択駆動回路１２および列選択回路１４に対し、ブロックアドレス信号ＢＡＤに代えて、このブロックアドレス信号ＢＡＤをデコードして生成されるブロック選択信号が与えられてもよい。
【００３２】
ラッチ型センスアンプ回路ＬＳＭｉは、列選択回路１４により選択されたメモリセルのデータを検知し増幅しかつラッチするラッチ型センスアンプ１６と、ラッチ型センスアンプ１６の出力信号に従って相補センス出力信号ＳｏおよびＳｏ＿Ｂを生成するセンス出力ドライバ１８を含む。
【００３３】
ラッチ型センスアンプ１６は、プリチャージ指示信号ＰＣ（またはその反転信号ＰＣ＿Ｂ）に従って内部ノードが所定電圧レベルにプリチャージされ、センスアンプ活性化信号ＳＡＥｉの活性化時活性化されて列選択回路１４により選択されたメモリセルのデータを検知し増幅してラッチする。このラッチ型センスアンプ１６は、入力信号として、相補入力信号ＩＮおよびＩＮ＿Ｂを受け、これらの入力信号ＩＮおよびＩＮ＿Ｂを差動的に増幅する。これらの入力信号ＩＮおよびＩＮ＿Ｂは、メモリセルＭＣが、ＳＲＡＭセルのように、相補読出電流を生成する場合のビット線電流であってもよい。また、メモリセルＭＣがフラッシュメモリセルまたはＭＲＡＭセルの場合、選択メモリセルを流れる電流とダミーセルまたは基準電流源からの基準電流とが、相補入力信号ＩＮおよびＩＮ＿Ｂとして生成されてもよい。すなわち、ダミーセルまたは基準電流源を利用する場合、入力信号ＩＮおよびＩＮ＿Ｂの一方が、メモリセル電流の比較基準電流として利用される。
【００３４】
センス出力ドライバ１８は、ラッチ型センスアンプ１６の相補出力信号に従って、センス出力信号ＳｏおよびＳｏ＿Ｂを生成する。センス出力ドライバ１８は、ラッチ型センスアンプ１６のセンス動作開始時においてその出力信号ＳｏおよびＳｏ＿Ｂの電圧レベルを変化させる電流経路を流れる電流を制限する機能を有する。
【００３５】
リピータＲＰＴｉは、データ転送線１を構成するデータ線１ａおよび１ｂそれぞれに設けられるゲート２０ａおよび２０ｂを含む。ゲート２０ａは、前段のリピータまたはデータ線１ａを介して転送される信号とセンス出力ドライバ１８のセンス出力信号Ｓｏをと受ける。ゲート２０ｂは、データ線１ｂを介して前段から転送される信号とセンス出力ドライバ１８のセンス出力信号Ｓｏ＿Ｂとを受ける。これらのゲート２０ａおよび２０ｂは、ラッチ型センスアンプ回路ＬＳＭｉの非選択時、バッファとして動作し、また、ラッチ型センスアンプ回路ＬＳＭｉの活性化時、センス出力ドライバ１８のセンス出力信号ＳｏおよびＳｏ＿Ｂに従って転送データを生成する。
【００３６】
図３は、図２に示すラッチ型センスアンプ１６およびセンス出力ドライバ１８の具体的構成を、次段のリピータおよびラッチ回路２とともに示す図である。図３において、メモリブロックＭＢ０−ＭＢｋに対して設けられるラッチ型センスアンプ１６およびセンス出力ドライバ１８は同一構成を有するため、図３においては、メモリブロックＭＢｉに対して設けられるラッチ型センスアンプ回路ＬＳＭｉに含まれるラッチ型センスアンプ１６およびセンス出力ドライバ１８の具体的構成を示す。メモリブロックＭＢ０およびＭＢｋに対しては、単にブロックでラッチ型センスアンプ回路ＬＳＭ０およびＬＳＭｋを示す。単に、与えられるセンスアンプ活性化信号が異なるだけである。また、プリチャージ指示信号ＰＣ（ＰＣ＿Ｂ）については、各ラッチ型センスアンプ回路それぞれに対して個別に発生されてもよく、また共通に発生されてもよいため、図３においては、単に、ラッチ型センスアンプ回路ＬＳＭｉに対してのみ、負論理のプリチャージ指示信号ＰＣ＿Ｂを示す。
【００３７】
図３において、ラッチ型センスアンプ１６は、ゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、ゲートおよびドレインが交差結合されるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ３と、入力信号ＩＮおよびＩＮ＿Ｂに対する差動段を構成するＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ４を含む。
【００３８】
ＭＯＳトランジスタＰＱ１、ＮＱ１およびＮＱ２は、電源ノードとノードＮＤ２の間に直列に接続され、ＭＯＳトランジスタＰＱ２、ＮＱ３およびＮＱ４が、また別の経路において電源ノードとノードＮＤ２の間に直列に接続される。ＭＯＳトランジスタＰＱ１およびＮＱ１が、１つのインバータを構成しまたＭＯＳトランジスタＰＱ２およびＮＱ３が別のインバータを構成する。ＭＯＳトランジスタＮＱ２およびＮＱ４が、対応のメモリブロックＭＢｉの選択メモリセルから与えられる読出電流／電圧ＩＮおよびＩＮ＿Ｂに従って、ＭＯＳトランジスタＮＱ１およびＮＱ３のソース電位を選択的に変化させる。
【００３９】
ノードＮＤ２と接地ノードの間には、センスアンプ活性化信号ＳＡＥｉに応答して選択的に導通するＮチャネルＭＯＳトランジスタＮＱ５が設けられる。このＭＯＳトランジスタＮＱ５の導通時、ラッチ型センスアンプ１６が活性化され、センス動作を実行する。
【００４０】
このラッチ型センスアンプ１６は、さらに、負論理のプリチャージ指示信号ＰＣ＿Ｂに従って、ノードＮＤ１およびＮＤ３をそれぞれ電源電圧ＶＤＤレベルにプリチャージするＰチャネルＭＯＳトランジスタＰＱ３およびＰＱ４を含む。プリチャージ指示信号ＰＣ＿Ｂは、活性化時、Ｌレベルとされ、応じて、ＭＯＳトランジスタＰＱ３およびＰＱ４が導通し、ノードＮＤ１およびＮＤ３、すなわちラッチ型センスアンプ１６の相補センス出力ノードを電源電圧ＶＤＤレベルのＨレベルにプリチャージする。
【００４１】
センス出力ドライバ１８は、相補センス出力ノードＮＤ１およびＮ３上の信号を受けるインバータＩＶ１およびＩＶ２と、インバータＩＶ１の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＰＱ１０およびＮチャネルＭＯＳトランジスタＮＱ１０と、インバータＩＶ２の出力信号をゲートに受けるＰチャネルＭＯＳトランジスタＰＱ１１およびＮチャネルＭＯＳトランジスタＮＱ１２と、ＭＯＳトランジスタＮＱ１０と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＱ１１と、ＭＯＳトランジスタＮＱ１２と接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＱ１３を含む。
【００４２】
ＭＯＳトランジスタＰＱ１０およびＮＱ１０は、インバータ（第１のインバータ）を構成し、インバータＩＶ１の出力信号を反転して、センス出力信号Ｓｏを生成する。ＭＯＳトランジスタＮＱ１１は、そのゲートが、センス出力ノードＮＤ３に接続され、このセンス出力信号Ｓｏの変化時（低下時）の電流を制限する。
【００４３】
ＭＯＳトランジスタＰＱ１１およびＮＱ１２は、別のインバータ（第２のインバータ）を構成し、インバータＩＶ２の出力信号を反転して、センス出力信号Ｓｏ＿Ｂを生成する。ＭＯＳトランジスタＮＱ１３は、そのゲートが、センス出力ノードＮＤ１に接続され、補のセンス出力信号Ｓｏ＿Ｂの変化時に、ＭＯＳトランジスタＰＱ１１およびＮＱ１２を介して流れる電流を制限する。
【００４４】
リピータＲＰＴ０−ＲＰＴｋは、各々、ゲート２０ａおよび２０ｂとして、ＡＮＤゲートを有する。データ転送線１の最上流に設けられるリピータＲＰＴ０においては、ゲート２０ａおよび２０ｂを構成するＡＮＤゲートＡＧ０およびＡＧ１は、それぞれの第１の入力に、電源電圧ＶＤＤを受け、それぞれの第２の入力に、対応のラッチ型センスアンプ回路ＬＳＭ０からの相補センス出力信号ＳｏおよびＳｏ＿Ｂを受ける。
【００４５】
一方、残りのリピータ、たとえばＲＰＴｉ−ＲＰＴｋにおいては、ゲート２０ａおよび２０ｂをそれぞれ構成するＡＮＤゲートＡＧ２およびＡＧ３は、上流のデータ転送線からの信号をそれぞれの第１の入力に受け、それぞれの第２の入力に対応のラッチ型センスアンプ回路ＬＳＭｉ−ＬＳＭｋの相補センス出力信号ＳｏおよびＳｏ＿Ｂを受ける。
【００４６】
ゲート２０ａおよび２０ｂは、対応のセンス出力信号ＳｏおよびＳｏ＿ＢがともにＨレベルのときには、バッファとして動作し、上流側から転送される信号を下流へ伝達する。また、対応のラッチ型センスアンプ回路の活性化時、ゲート２０ａおよび２０ｂは、対応ラッチ型センスアンプ回路からの相補センス出力信号ＳｏおよびＳｏ＿Ｂに応じた信号を下流へ転送する。
【００４７】
データ転送線１の最下流に設けられるラッチ回路２は、交差結合されるＮＡＮＤゲートＮＧ１およびＮＧ２を含み、前段のリピータＲＰＴｋから転送される信号をラッチして、内部読出データＱｘを生成する。この内部読出データＱｘが図１に示す出力回路３へ転送される。
【００４８】
図４は、図３に示すラッチ型センスアンプ回路の動作を示す信号波形図である。以下、図４を参照して、図３に示すラッチ型センスアンプ１６から最終段のラッチ回路２までのデータ読出動作について説明する。
【００４９】
スタンバイ状態においては、プリチャージ指示信号ＰＣ＿ＢはＬレベルである。この状態においては、ラッチ型センスアンプ１６において、プリチャージ用のＭＯＳトランジスタＰＱ３およびＰＱ４がオン状態であり、センス出力ノードＮＤ１およびＮＤ３は、ともに電源電圧ＶＤＤレベルのＨレベル（論理ハイレベル）にある。
【００５０】
センス出力ドライバ１８においては、インバータＩＶ１およびＩＶ２の出力信号が接地電圧レベルのＬレベル（論理ローレベル）であり、ＭＯＳトランジスタＮＱ１０およびＮＱ１２がオフ状態、ＭＯＳトランジスタＰＱ１０およびＰＱ１１がオン状態である。したがって、センス出力ドライバ１８からのセンス出力信号ＳｏおよびＳｏ＿Ｂは、ともに電源電圧ＶＤＤレベルにある。
【００５１】
リピータＲＰＴ０−ＲＰＴｋにおいては、対応のラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋの出力信号ＳｏおよびＳｏ＿ＢがＨレベルであり、また、初段のリピータＲＰＴ０の出力信号がともにＨレベルである。したがって、次段以降のリピータの出力信号はすべてＨレベルである。ラッチ回路２は、両入力がともにＨレベルであり、前のサイクルで読出されたデータＱｋを保持した状態に維持される。
【００５２】
外部からのコマンドＣＭＤがデータ読出を指示する読出コマンド（コマンドＲＥＡＤ）のとき、メモリセルデータの読出サイクルが始まる。このとき、また、読出コマンドＲＥＡＤと並行して、アドレス信号ＡＤＤとしてアドレス信号ＡＤ０が与えられる。この読出コマンドＲＥＡＤに従って、プリチャージ指示信号ＰＣ＿ＢがＨレベルに駆動され、ラッチ型センスアンプ１６において、ＭＯＳトランジスタＰＱ３およびＰＱ４がオフ状態となり、センス出力ノードＮＤ１およびＮＤ３のプリチャージ動作が停止する。
【００５３】
次いで、またはプリチャージ動作停止と並行して、アドレス信号ＡＤ０に従って、ブロック選択信号ＢＳ（ＢＳｉ）が選択状態へ駆動され、メモリブロックＭＢｉが指定される。選択メモリブロックにおいて、図２に示す行選択駆動回路１２および列選択回路１４により、メモリセルの行および列の選択動作が、図１に示す読出制御回路５の制御の下に行なわれる。このデータ読出に従って、メモリブロックＭＢｉの選択メモリセルのデータが、図２に示す列選択回路１４を介してラッチ型センスアンプ１６に伝達される。
【００５４】
ラッチ型センスアンプ１６は、メモリブロックＭＢｉに対して設けられるローカルデータバスを介して列選択回路１４に結合されており、入力信号ＩＮおよびＩＮ＿Ｂとして、選択メモリセルの記憶データに応じた電圧／電流を受ける。ラッチ型センスアンプ１６が接続されるローカルデータ線は、通常、スタンバイ時に、所定電圧レベルにプリチャージ／イコライズされており（図４においては、電源電圧レベル）、メモリセルの記憶データに応じて、このラッチ型センスアンプ１６に対する入力信号ＩＮおよびＩＮ＿Ｂが、プリチャージ電圧レベルから相補的に変化する（一方が他方よりも早く変化する）。このとき、メモリセルが接続するビット線の負荷よりも、このローカルデータ線の負荷が大きく、ローカルデータ線の電圧振幅は小さい。ここで、ＭＲＡＭまたはフラッシュメモリの場合、センスアンプが接続されるローカルデータ線のプリチャージ電圧レベルは、通常、中間電圧（電源電圧の１／２倍）よりも低い読出電圧レベルにプリチャージされる。ＳＲＡＭの場合には、ローカルデータ線が電源電圧レベルにプリチャージされる。
【００５５】
ローカルデータ線上に読出された選択メモリセルのデータに対応するセンス入力信号ＩＮおよびＩＮ＿Ｂの電位差が十分に拡大されると、所定のタイミングで、読出制御回路５（図１参照）の制御の下に、選択メモリブロックＭＢｉに対するセンスアンプ活性化信号ＳＡＥｉが活性化される。このセンスアンプ活性化信号ＳＡＥｉは、ブロック選択信号ＢＳｉとメインのセンスアンプ活性化信号ＳＡＥＭとに基づいて生成される。
【００５６】
このセンスアンプ活性化信号ＳＡＥｉが活性化されると、ラッチ型センスアンプ回路ＬＳＭｉのラッチ型センスアンプ１６において、ＭＯＳトランジスタＮＱ５がオン状態となり、内部ノード２が接地ノードに結合される。応じて、ラッチ型センスアンプ１６に、動作電流が流れ、センス動作が行なわれる。このセンス動作時において、センス入力信号ＩＮおよびＩＮ＿Ｂの電圧レベルは、ともに電源電圧よりも低い中間電圧レベルである。まず、ＭＯＳトランジスタＮＱ２およびＮＱ４がともに導通し、センス出力ノードＮＤ１およびＮＤ３からの放電が行なわれ、センス出力ノードＮＤ１およびＮＤ３の電圧レベルが一旦低下する。
【００５７】
選択メモリセルのデータに応じたセンス入力信号ＩＮおよびＩＮ＿Ｂの電圧差に従って、ＭＯＳトランジスタＮＱ２およびＮＱ４のコンダクタンスに差が生じている。このコンダクタンスの差により、ＭＯＳトランジスタＮＱ２およびＮＱ４の一方を介しての放電が他方を介しての放電に比べて大きくなる。この放電量の差により、ＭＯＳトランジスタＮＱ１およびＮＱ３のゲート−ソース間電圧の差が大きくなり、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ３により構成されるインバータラッチ回路により、センス出力ノードＮＤ１およびＮＤ３の信号が、センス入力信号ＩＮおよびＩＮ＿Ｂに応じて電源電圧ＶＤＤレベルおよび接地電圧レベルに駆動されてラッチされる。このラッチ状態においては、ＭＯＳトランジスタＮＱ１およびＮＱ３の一方がオン状態、他方がオフ状態にある。
【００５８】
このセンス動作開始時の過渡時に、センス出力ノードＮＤ１およびＮＤ３がともにその電圧レベルがプリチャージ電圧レベルから低下した場合、センス出力ドライバ１８において、インバータＩＶ１およびＩＶ２の出力信号はともにハイレベルに上昇し、ＭＯＳトランジスタＮＱ１０およびＮＱ１２が導通状態となる。ＭＯＳトランジスタＮＱ１１およびＮＱ１３は、それぞれゲートが、センス出力ノードＮＤ３およびＮＤ１に結合される。したがって、センス出力ノードＮＤ１およびＮＤ３の電圧レベルの低下に従ってこれらのＭＯＳトランジスタＮＱ１１およびＮＱ１３のコンダクタンスが小さくなり、この相補センス出力信号ＳｏおよびＳｏ＿Ｂの電圧レベルを低下させる電流経路の電流は十分に抑制される。
【００５９】
また、センス出力ドライバ１８において、ＭＯＳトランジスタＮＱ１１およびＮＱ１３による放電電流制限動作時、充電用のＭＯＳトランジスタＰＱ１０およびＰＱ１１の充電電流の制御は行なわれていない。したがって、Ｈレベルに維持すべきセンス出力信号ＳｏまたはＳｏ＿Ｂの電圧レベルの低下は十分に抑制することができる。
【００６０】
応じて、相補センス出力信号ＳｏおよびＳｏ＿ＢのＨレベルに維持される信号の電圧レベルが低下し、グリッチが発生するのは抑制され、センス出力信号ＳｏおよびＳｏ＿Ｂを、安定に選択メモリセルのデータに応じた電圧レベルに駆動することができる。
【００６１】
このセンス出力ドライバ１８からの相補センス出力信号ＳｏおよびＳｏ＿Ｂに従って、対応のリピータＲＰＴｉのＡＮＤゲートＡＧ２およびＡＧ３の一方がＬレベルの信号を出力し、データ線１ａおよび１ｂを介して順次下流側のリピータへ転送され、最終的にラッチ回路２によりラッチされる。これにより、ラッチ回路２によりメモリセルのデータに応じた内部読出データＱｘが確実に生成される。
【００６２】
リピータＲＰＴｉにより相補センス出力信号ＳｏおよびＳｏ＿Ｂを受けることにより、仮に、図４において破線で示すグリッチに類似するノイズにより、少し電圧レベルが低下しても、ＡＮＤゲートＡＧ２およびＡＧ３の入力論理しきい値よりも高い電圧レベルであれば、これらのＡＮＤゲートＡＧ２およびＡＧ３を、その電圧低下の影響を受けることなく、その出力信号をＨレベルに維持する（この場合、センス出力ドライバにより１８によりグリッチは十分に抑制されている）。この後、センス出力信号ＳｏおよびＳｏ＿Ｂが、メモリセルデータに応じて、一方がＬレベル方向に低下し、ＡＮＤゲートＡＧ２およびＡＧ３の入力論理しきい値以下となると、リピータＲＰＴｉの出力信号がメモリセルデータに応じて高速に変化する。これにより、センスアンプ動作開始時の過渡時に発生するノイズを確実に抑制することができる。また、センス出力ドライバ１８におけるノイズ抑制により、リピータＲＰＴｉにおけるＡＮＤゲートＡＧ２およびＡＧ３貫通電流が流れるのを抑制することができ、応じて、消費電流を低減することができる。
【００６３】
センス動作が完了すると、センスアンプ活性化信号ＳＡＥｉがＬレベルの非活性状態に駆動され、ＭＯＳトランジスタＮＱ５がオフ状態となり、ラッチ型センスアンプ１６はセンス動作を停止する。この状態において、センス入力信号ＩＮおよびＩＮ＿Ｂの電圧レベルが、中間電圧レベルであっても、ラッチ型センスアンプ１６のセンス出力ノードＮＤ１およびＮＤ３上の電圧は、ラッチ状態にある（Ｌレベルのセンス出力ノードは、フローティング状態）。すなわち、センス出力ノードＮＤ１がＨレベルのときには、ＭＯＳトランジスタＰＱ２がオフ状態、ＭＯＳトランジスタＮＱ３がオン状態である。このとき、センス出力ノードＮＤ３は、Ｌレベルであるため、ＭＯＳトランジスタＰＱ１がオン状態、ＭＯＳトランジスタＮＱ１がオフ状態である。したがって、センス出力ノードＮＤ１およびＮＤ３は、それぞれ、ＨレベルおよびＬレベルに維持される。
【００６４】
メモリセルデータ読出サイクルが完了すると、図１に示す読出制御回路５により、ブロック選択信号ＢＳ（ＢＳｉ）が非選択状態へ駆動され、次いで、プリチャージ指示信号ＰＣ＿Ｂが再びＬレベルに駆動される。応じて、ラッチ型センスアンプ１６において、プリチャージ用のＭＯＳトランジスタＰＱ３およびＰＱ４がオン状態となり、センス出力ノードＮＤ１およびＮＤ３が電源電圧ＶＤＤレベルに再びプリチャージされる。
【００６５】
この状態において、センス出力ドライバ１８においてインバータＩＶ１およびＩＶ２の出力信号がＬレベルとなり、応じてＭＯＳトランジスタＰＱ１０およびＰＱ１１がともにオン状態、ＭＯＳトランジスタＮＱ１０およびＮＱ１２がともにオフ状態となり、センス出力信号ＳｏおよびＳｏ＿Ｂが、電源電圧ＶＤＤレベルに維持される。応じて、リピータＲＰＴｉからのゲート２０ａおよび２０ｂの出力信号はともにＨレベルとなり、このデータ転送線１（データ線１ａ，１ｂ）を介して転送される信号はＨレベルとなり、ラッチ回路２のラッチ状態は変化せず、ラッチ状態を維持する。
【００６６】
次のサイクルが始まると、再び、読出コマンドＲＥＡＤがアドレス信号ＡＤ１とともに与えられ、選択メモリブロック（ＭＢｊ）において、同様のセンス動作が行なわれる。
【００６７】
リピータＲＰＴ０−ＲＰＴｋに対しては、ブロック選択信号ｂｓ（ＢＳ０−ＢＳｋ）は与えられていない。これらのリピータＲＰＴ０−ＲＰＴｋは、対応のラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋの出力信号に従って、バッファとして動作する。したがって、このデータ転送線１において、選択メモリブロックからのデータが衝突するのを回避するためにブロック選択信号のタイミングマージンを考慮する必要はない。応じて、ブロック選択信号に対するタイミングマージンを十分小さくすることができる（プリチャージ指示信号ＰＣ＿Ｂの期間が確保されればよい）。すなわち、１つのブロック選択信号ＢＳ（例えばＢＳｉ）が選択状態へ駆動されてから対応のセンスアンプ活性化信号ＳＡＥ（たとえばＳＡＥｉ）が活性化されるまでの期間は十分に存在する。したがって、ブロック選択信号のタイミングマージンが小さくても、センスアンプ活性化信号のタイミングマージンは十分に確保される。
【００６８】
データ転送線１のデータ伝播時間の最悪ケースは、メモリブロックＭＢ０のデータが読出され、リピータＲＰＴ０により転送されて、ラッチ回路２にこのメモリブロックＭＢ０のデータがラッチされるまでの期間である。従ってセンスアンプ活性化信号ＳＡＥの活性化期間の間隔としてこの最悪ケースの時間が確保されれば、データ転送線１上でのデータの衝突は確実に回避することができる。
【００６９】
例えば、図４において、ブロック選択信号ＢＳｉに従ってセンスアンプ活性化信号ＳＡＥｉが活性化され、リピータＲＰＴｉによりメモリセルデータが転送される状態を考える。このとき、センスアンプ活性化信号ＳＡＥｉが非活性状態とされ、次いで、次のブロック選択信号ＢＳｊが選択状態へ駆動されても、まだ対応のセンスアンプ活性化信号ＳＡＥｊは非活性状態にある。したがって、このセンスアンプ活性化信号ＳＡＥｉの非活性化から次のセンスアンプ活性化信号ＳＡＥｊの活性化までの期間が、データ転送線１のデータ伝搬遅延の最悪ケース（メモリブロックＭＢ０からラッチ回路２までの転送経路のデータ伝播遅延）の伝搬時間以上であれば、十分に、データの衝突は回避することができる。これにより、ブロック選択信号ＢＳについてタイミングマージンを十分小さくすることができ、データ読出周期を十分に短くすることができる。
【００７０】
また、ラッチ型センスアンプを用いてメモリセルデータを読出すとき、そのセンス出力ノードの電圧レベルがともに低下する状態が生じても、センス出力ドライバにおいて電流制限機構が、このセンス動作開始時の過渡時に機能しており、センス出力ドライバから、グリッチが発生するのは十分に抑制することができ、また、リピータにより確実にグリッチがラッチ回路へ転送されるのは回避することができる。これにより、高速でかつ安定にデータを読出すことのできる半導体記憶装置を実現することができる。
【００７１】
図５は、図１に示す読出制御回路５の構成の一例を概略的に示す図である。図５において、ブロックデコーダ２５は、図１に示すアドレス入力回路４からのブロックアドレス信号ＢＡＤをデコードし、ブロック選択信号ＢＳ（ＢＳ０−ＢＳｋ）を生成する。このブロックデコーダ２５は、各メモリブロックそれぞれに設けられてもよく、また、メモリブロックＭＢ０−ＭＢｋに共通に設けられてもよい。また、前述のように、ブロックデコーダ２５は、図１に示すアドレス入力回路４内に設けられてもよい。
【００７２】
読出制御回路５は、外部からのコマンドをデコードするコマンドデコーダ３０と、センスアンプ活性化信号ＳＡＥ（ＳＡＥ０−ＳＡＥｋ）を生成するセンス制御回路３２と、プリチャージ指示信号ＰＣ＿Ｂを生成するプリチャージ制御回路３４を含む。コマンドデコーダ３０は、外部からのコマンドとして読出コマンドＲＥＡＤが与えられると、内部読出指示信号ｒｅａｄを活性化する。この内部読出指示信号ｒｅａｄにより、読出サイクルの期間が規定される。
【００７３】
センス制御回路３２は、ブロックデコーダ２５からのブロック選択信号ＢＳ（ＢＳ０−ＢＳｋ）とコマンドデコーダ３０からの内部読出指示信号ｒｅａｄとを受け、センスアンプ活性化信号ＳＡＥ（ＳＡＥ０−ＳＡＥｋ）を生成する。ブロック選択信号ＢＳが指定するメモリブロックに対してのみ、センスアンプ活性化信号ＳＡＥが活性化される。このセンス制御回路３２は、内部読出指示信号ｒｅａｄが活性化されてから、所定の期間が経過すると、ワンショットパルスの形態で、センスアンプ活性化信号ＳＡＥを生成する。
【００７４】
プリチャージ制御回路３４は、内部読出指示信号ｒｅａｄが活性化されると、プリチャージ指示信号ＰＣ＿Ｂを非活性化し、内部読出指示信号ｒｅａｄが非活性化されて読出サイクルが完了すると、プリチャージ指示信号ＰＣ＿Ｂを活性化する。このセンス制御回路３２も、各メモリブロックＭＢ０−ＭＢｋに対応して分散してローカルセンス制御回路として配置されてもよい。このローカルセンス制御回路を設ける場合、読出制御回路５内において、メインのセンスアンプ活性化信号ＳＡＥＭを生成し、ローカルセンス制御回路において対応のブロック選択信号ＢＳｊとメインセンス活性化信号ＳＡＥＭとの論理積に従って対応のメモリブロックに対するローカルのセンスアンプ活性化信号ＳＡＥｊを生成する。
【００７５】
なお、図５に示す構成においては、プリチャージ指示信号ＰＣ＿Ｂは、各メモリブロックに共通に生成されている。しかしながら、このプリチャージ指示信号ＰＣ＿Ｂを各メモリブロックごとに生成し、非選択メモリブロックにおいてはプリチャージ指示信号ＰＣ＿Ｂを活性状態に維持する場合には、このプリチャージ制御回路３４へ、ブロック選択信号ＢＳを与える。
【００７６】
以上のように、この発明の実施の形態１に従えば、ラッチ型センスアンプをブロック指定を含むセンスアンプ活性化信号で活性化し、このラッチ型センスアンプの出力信号をセンス出力ドライブを介して転送し、さらにセンス出力ドライバの出力信号をリピータを介してデータ転送線を転送して最終的にラッチして内部読出データを生成している。したがって、ブロック選択信号を用いてデータ転送線へメモリセルデータを転送する必要がない。したがって、データ転送線におけるデータの衝突を回避するためのブロック選択信号のタイミングマージンが不要となり、読出周期を短縮でき、高速のデータ読出を実現することができる。
【００７７】
また、センス出力ドライバにおいては、その出力信号の電圧レベルを変化させる電流の経路の電流量を制限している。したがって、ラッチ型センスアンプを用いても、センス動作開始時の過渡時に発生するグリッチの影響を受けることなく正確に、データを転送することができ、正確なデータ読出を実現することができ、また、このグリッチに対するリピータへのデータ転送にタイミングマージンを設ける必要がなく、さらに、データ読出を高速化することができる。
【００７８】
［実施の形態２］
図６は、この発明の実施の形態２に従う半導体記憶装置のラッチ型センスアンプ回路およびリピータおよびラッチ回路の構成を示す図である。図６において、実施の形態１と同様、ラッチ型センスアンプ回路ＬＳＭｉは、ラッチ型センスアンプ１６およびセンス出力ドライバ１８を含む。このラッチ型センスアンプ１６は、ＰチャネルＭＯＳトランジスタＰＴ１−ＰＴ５と、ＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２を含む。ＭＯＳトランジスタＰＴ１およびＰＴ２は、それぞれ対応のメモリブロックＭＢｉからのセンス入力信号ＩＮおよびＩＮ＿Ｂをゲートに受ける差動段を構成する。
【００７９】
ＭＯＳトランジスタＰＴ３およびＰＴ４がそれぞれ、ＭＯＳトランジスタＰＴ１およびＰＴ２と直列に接続される。ＭＯＳトランジスタＮＴ１およびＮＴ２が、それぞれ、ＭＯＳトランジスタＰＴ３およびＰＴ４と接地の間に接続される。ＭＯＳトランジスタＰＴ３およびＰＴ４がゲートおよびドレインが交差結合され、ＭＯＳトランジスタＮＴ１およびＮＴ２が、ゲートおよびドレインが交差結合される。ＭＯＳトランジスタＰＴ３およびＮＴ１が、１つのインバータを構成し、ＭＯＳトランジスタＰＴ４およびＮＴ２が別のインバータを構成する。
【００８０】
ＭＯＳトランジスタＰＴ５は、電源ノードと内部ノードＮＤ１０の間に結合され、そのゲートに負論理のセンスアンプ活性化信号ＳＡＥｉ＿Ｂを受け、導通時、ラッチ型センスアンプ１６を活性化する。
【００８１】
ラッチ型センスアンプ１６は、さらに、正論理のプリチャージ指示信号ＰＣに応答して、センス出力ノードＮＤ１およびＮＤ３を、それぞれ接地電圧レベルにプリチャージするＮチャネルＭＯＳトランジスタＮＴ３およびＮＴ４を含む。
【００８２】
このラッチ型センスアンプ１６は、図３に示すラッチ型センスアンプの構成において、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを交換し、かつ電源ノードと接地ノードを交換した構成に相当する。
【００８３】
センス出力ドライバ１８は、電源ノードと内部ノードＮＤ５の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＴ１１およびＰＴ１２と、電源ノードと内部ノードＮＤ６の間に直列に接続されるＰチャネルＭＯＳトランジスタＰＴ１３およびＰＴ１４と、ノードＮＤ５およびＮＤ６それぞれと接地ノードの間に接続されるＮチャネルＭＯＳトランジスタＮＴ１０およびＮＴ１１とを含む。
【００８４】
ＰチャネルＭＯＳトランジスタＰＴ１１は、ソースが電源ノードに接続され、ゲートがセンス出力ノードＮＤ３に接続される。ＰチャネルＭＯＳトランジスタＰＴ１３は、ソースが電源ノードに接続され、ゲートが、センス出力ノードＮＤ１に接続される。ＭＯＳトランジスタＰＴ１２およびＮＴ１０は、インバータを構成し、インバータＩＶ３を介してセンス出力ノードＮＤ１上の信号をゲートに受ける。ＭＯＳトランジスタＰＴ１４およびＮＴ１１は、別のインバータを構成し、センス出力ノードＮＤ３上の信号をインバータＩＶ４を介してゲートに受ける。
【００８５】
このセンス出力ドライバ１８の構成は、図３に示すセンス出力ドライバ１８の構成においてＭＯＳトランジスタの導電型を逆にし、また電源ノードと接地ノードを入れ換えた構成に対応する。
【００８６】
リピータＲＰＴ０−ＲＰＴｋにおいて、ゲート２０ａおよび２０ｂは、それぞれＯＲゲートで構成される。初段のリピータＲＰＴ０のゲート２０ａおよび２０ｂを形成するＯＲゲートＯＧ０およびＯＧ１は、それぞれ、第１の入力に接地電圧を受け、第２の入力に対応のラッチ型センスアンプＬＳＭ０からの相補センス出力信号ＳｏおよびＳｏ＿Ｂを受ける。残りのリピータ（ＲＰＴｉ−ＲＰＴｋ）において、ゲート２０ａおよび２０ｂを構成するＯＲゲートＯＧ２およびＯＧ３は、それぞれ、第１の入力に前段のリピータからデータ線１ａおよび１ｂを介して転送される信号を受け、第２の入力に対応のラッチ型センスアンプ回路（ＬＳＭｉ−ＬＳＭｋ）からの相補センス出力信号ＳｏおよびＳｏ＿Ｂを受ける。このラッチ型センスアンプ回路ＬＳＭ０−ＬＳＭｋにおいて、相補センス出力信号ＳｏおよびＳｏ＿Ｂは、スタンバイ時にＬレベルに設定される。
【００８７】
データ転送線１の最終段のラッチ回路２は、交差結合されるＮＯＲゲートＮＲ１およびＮＲ２を含む。スタンバイ状態時においては、リピータＲＰＴ０−ＲＰＴｋの出力信号は、Ｌレベルであり、ラッチ回路２はラッチ状態にある。
【００８８】
図７は、図６に示すラッチ型センスアンプ回路ＬＳＭｉ、リピータＲＰＴおよびラッチ回路２の動作を示す信号波形図である。以下、図７を参照して、この図６に示す構成の動作について説明する。
【００８９】
図６に示す構成の動作は、信号の論理が異なるだけであり、実質的に、図３に示す構成の動作と同じである。
【００９０】
スタンバイ時においては、正論理のプリチャージ指示信号ＰＣがＨレベルであり、センス出力ノードＮＤ１およびＮＤ３は、接地電圧レベルにプリチャージされる。したがって、センス出力ドライバ１８において、ノードＮＤ５およびＮＤ６からの相補センス出力信号ＳｏおよびＳｏ＿ＢはＬレベルとなる。
【００９１】
データ読出サイクルが始まると、プリチャージ指示信号ＰＣがＬレベルとなり、センス出力ノードＮＤ１およびＮＤ３のプリチャージが停止する。
【００９２】
次いで、与えられたアドレス信号（ＡＤ０）に従って、指定されたメモリブロックに対応するブロック選択信号（ＢＳｉ）が選択状態へ駆動され、選択メモリセルのデータの読出が行なわれる。このとき、まだ、センスアンプ活性化信号ＳＡＥｉ＿ＢはＨレベルであり、ラッチ型センスアンプ１６は、非活性状態であり、その出力信号ＳｏおよびＳｏ＿Ｂは変化しない。
【００９３】
対応のメモリブロック（ＭＢｉ）からの選択メモリセルのデータ（センス入力信号）ＩＮおよびＩＮ＿Ｂの電位差が十分拡大されると、センスアンプ活性化信号ＳＡＥｉ＿ＢがＬレベルへ駆動される。応じて、ラッチ型センスアンプ１６が活性化されて、センス動作を実行する。センス出力ノードＮＤ１およびＮＤ３へ、ＭＯＳトランジスタＰＴ１およびＰＴ２を介して電流が供給され、その電圧レベルがともに上昇する。この電圧レベル上昇後、ＭＯＳトランジスタＰＴ１およびＰＴ２は、センス入力信号ＩＮおよびＩＮ＿Ｂの電位差に従ってコンダクタンスが異なり、駆動電流量が異なるため、ノードＮＤ１およびＮＤ３の電位が、ＭＯＳトランジスタＰＴ３、ＰＴ４、ＮＴ１およびＮＴ２により増幅されラッチされる。
【００９４】
このセンス動作開始時において、センス出力ノードＮＤ１およびＮＤ３の電圧レベルがともに上昇すると、センス出力ドライバ１８においてインバータＩＶ３およびＩＶ４およびその電圧レベルが低下する。この場合、ノードＮＤ５およびＮＤ６からの相補センス出力信号ＳｏおよびＳｏ＿ＢがともにＨレベルへ上昇し、グリッチが発生する可能性がある。しかしながら、センス出力ドライバ１８においては、ＭＯＳトランジスタＰＴ１１およびＰＴ１３は、ゲートがセンス出力ノードＮＤ３およびＮＤ１に結合されている。したがって、センス出力ノードＮＤ１およびＮＤ３の電圧レベルがともに上昇する場合、ＭＯＳトランジスタＰＴ１１およびＰＴ１３の電流駆動力が低減され、ノイズ（グリッチ）がセンス出力信号ＳｏおよびＳｏ＿Ｂに発生するのが抑制される。
【００９５】
定常状態においては、ラッチ型センスアンプ１６は、このセンス入力信号ＩＮおよびＩＮ＿Ｂに従って、ＨレベルおよびＬレベルの信号を出力しかつラッチする。センス出力ドライバ１８からの相補センス出力信号ＳｏおよびＳｏ＿Ｂも、ラッチ型センスアンプ１６の出力信号に従って、メモリセルデータ、すなわちセンス入力信号ＩＮおよびＩＮ＿Ｂに応じてＨレベルまたはＬレベルに設定される。
【００９６】
リピータＲＰＴ０−ＲＰＴｋに対して、非選択メモリブロックに対するラッチ型センスアンプ回路のセンス出力信号ＳｏおよびＳｏ＿ＢはともにＬレベルである。したがって、選択メモリブロックに対するラッチ型センスアンプ回路ＬＳＭｉの出力信号が対応のリピータＲＰＴｉおよび下流のリピータを介してデータ転送線１を順次転送されてラッチ回路２によりラッチされる。
【００９７】
データ読出サイクルが完了すると、センスアンプ活性化信号ＳＡＥｉ＿Ｂが非活性化され、ラッチ型センスアンプ１６が非活性化される。次いで、プリチャージ指示信号ＰＣがＨレベルとなり、センス出力ノードＮＤ１およびＮＤ３が再びＬレベルにプリチャージされる。応じて、センス出力ドライバ１８からのセンス出力信号ＳｏおよびＳｏ＿ＢもともにＬレベルにプリチャージされる。最終段のリピータＲＰＴｋの出力信号はＬレベルであり、ラッチ回路２はラッチ状態を維持する。
【００９８】
したがって、この図６に示す構成においても、センスアンプ活性化信号をブロック指定信号としても用いており、ブロック選択信号間のタイミングマージンを考慮する必要がなく、高速読出を実現することができる。また、ラッチ型センスアンプのセンス動作開始時の過渡時においてその出力ノードＮＤ１およびＮＤ３にグリッチが発生しても、次段のセンス出力ドライバ１８においては、その出力信号の電圧レベルを変化させる電流経路の駆動電流量を低減している。したがって、このグリッチが、順次リピータを介してラッチ回路２まで転送されるのを防止でき、確実にグリッチの発生による誤動作または消費電力の増大は抑制することができる。また、リピータのゲートにセンス出力信号を受けており、このセンス出力信号にノイズが発生しても、ゲートの入力論理しきい値によりノイズがゲートの出力に伝播するのは抑制され、確実にノイズがラッチ回路まで伝播されるのは抑制される。
【００９９】
なお、実施の形態２において、読出制御回路の構成としては、実施の形態１の構成を利用することができる。プリチャージ指示信号およびセンスアンプ活性化信号の論理が実施の形態１と逆にされればよい。
【０１００】
以上のように、この発明の実施の形態２に従えば、このセンス出力ノードおよび相補センス出力信号が、Ｌレベルにプリチャージされる場合においても、リピータとして、ＯＲゲートを利用することにより、実施の形態１と同様の効果を得ることができる。
【産業上の利用可能性】
【０１０１】
この発明は、微小振幅信号を検知し増幅しかつラッチするラッチ型センスアンプ回路を備える半導体装置に適用することにより、正確に高速でデータの読出を行なうことができる。特に、ＭＲＡＭ、フラッシュメモリ（不揮発性半導体記憶装置）およびＳＲＡＭなどのメモリセルの読出電流／電圧が微小／小振幅信号の場合、本発明に従う半導体装置をデータ読出部に適用することにより、正確かつ高速のデータ読出を実現することができる。
【図面の簡単な説明】
【０１０２】
【図１】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す１つのメモリブロックに関連する部分の構成をより具体的に示す図である。
【図３】この発明の実施の形態１に従うラッチ型センスアンプ回路、リピータおよびラッチ回路の構成を具体的に示す図である。
【図４】図３に示す構成の動作を示すタイミング図である。
【図５】図１に示す読出制御回路の構成の一例を概略的に示す図である。
【図６】この発明の実施の形態２に従う半導体装置の要部の構成を示す図である。
【図７】図６に示す構成の読出動作を示すタイミング図である。
【符号の説明】
【０１０３】
ＭＢ０−ＭＢｋ  メモリブロック、ＬＳＭ０−ＬＳＭｋ  ラッチ型センスアンプ回路、ＲＰＴ０−ＲＰＴｋ  リピータ、１  データ転送線、１ａ，１ｂ  データ線、２  ラッチ回路、５  読出制御回路、１６  ラッチ型センスアンプ、１８  センス出力ドライバ、２０ａ，２０ｂ  ゲート、ＰＱ１−ＰＱ４，ＰＱ１０，ＰＱ１１，ＰＴ１−ＰＴ４，ＰＴ１１−ＰＴ１４  ＰチャネルＭＯＳトランジスタ、ＮＱ１−ＮＱ４，ＮＱ１０−ＮＱ１３，ＮＴ１−ＮＴ４，ＮＴ１０，ＮＴ１１  ＮチャネルＭＯＳトランジスタ、ＡＧ０−ＡＧ３  ＡＮＤゲート、ＯＧ０−ＯＧ３  ＯＲゲート、ＮＧ１，ＮＧ２  ＮＡＮＤゲート、ＮＲ１，ＮＲ２  ＮＯＲゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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