(57)【要約】      （修正有）【課題】メモリセル領域と周辺回路領域のゲート電極層をエッチングする時にゲート電極層の下部の導電層がエッチングされる程度の差を発生させないようにする非揮発性メモリ素子の製造方法を提供する。【解決手段】非揮発性メモリ素子は、半導体基板１０２のアクティブ領域上に形成されたトンネル絶縁膜１０４と、上記トンネル絶縁膜上に形成されたフローティングゲート用の第1の導電層１０６と、上記第1の導電層１０６上に形成された誘電体膜１０８と、上記誘電体膜１０８上に形成されたコントロールゲート用の第2の導電層１１０と、上記第2の導電層１１０上に形成されたエッチング停止膜１１２及び上記エッチング停止膜１１２上に形成されたゲート電極層１１４を含む。【選択図】図１Ｈ
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【特許請求の範囲】
【請求項１】
半導体基板のアクティブ領域上に形成されたトンネル絶縁膜;
上記トンネル絶縁膜上に形成されたフローティングゲート用の第1の導電層;
上記第1の導電層上に形成された誘電体膜;
上記誘電体膜上に形成されたコントロールゲート用の第2の導電層;
上記第2の導電層上に形成されたエッチング停止膜;
上記エッチング停止膜上に形成されたゲート電極層を含む非揮発性メモリ素子。
【請求項２】
上記エッチング停止膜は、導電物質である請求項１に記載の非揮発性メモリ素子。
【請求項３】
上記エッチング停止膜は、チタンまたは窒化チタンで形成される請求項１に記載の非揮発性メモリ素子。
【請求項４】
上記エッチング停止膜の膜厚は、100〜200Åである請求項１に記載の非揮発性メモリ素子。
【請求項５】
上記ゲート電極層は、タングステンまたはタングステンシリサイドで形成される請求項１に記載の非揮発性メモリ素子。
【請求項６】
トンネル絶縁膜、第1の導電層、誘電体膜及び第2の導電層が形成された半導体基板が提供される段階;
上記第2の導電層上にエッチング停止膜を形成する段階;
上記エッチング停止膜上にゲート電極層を形成する段階;
上記ゲート電極層上にゲートパターニングのためのゲートマスクパターンを形成する段階;
上記ゲートマスクパターンで上記エッチング停止膜が露出されるまで上記ゲート電極層をエッチングする段階;
上記露出されたエッチング停止膜を除去する段階;及び
上記第2の導電層、上記誘電体膜及び上記第1の導電層をエッチングする段階を含む非揮発性メモリ素子の製造方法。
【請求項７】
上記エッチング停止膜は、導電物質で形成する請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項８】
上記エッチング停止膜は、チタンまたは窒化チタンで形成する請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項９】
上記エッチング停止膜は、100〜200Åの厚さで形成する請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項１０】
上記ゲート電極層は、タングステンまたはタングステンシリサイドで形成する請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項１１】
上記ゲート電極層は、乾式エッチング工程でエッチングする請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項１２】
上記ゲート電極層は、NF3 ガスとCl2 ガスの混合ガスまたはSF6 ガスとCl2 ガスの混合ガスを用いてエッチングする請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項１３】
上記ゲート電極層は、20〜50℃の温度でエッチングする請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項１４】
上記露出されたエッチング停止膜は、乾式エッチングにより除去する請求項６に記載の非揮発性メモリ素子の製造方法。
【請求項１５】
上記露出されたエッチング停止膜は、Cl2 ガスで除去する請求項６に記載の非揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ素子及びその製造方法に関するものであり、特に、ナンド(NAND)フラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、揮発性メモリ素子と非揮発性メモリ素子に区別することができる。揮発性メモリ素子は、DRAM(DRAM: Dynamic Random Access Memory)及びSRAM(SRAM: Static Random Access Memory)のようにデータの入出力は速いが、電源が切れれば、格納されたデータをなくすメモリ素子である。これに反し、非揮発性メモリ素子は、電源が切れても格納されたデータを継続して維持するメモリ素子である。
【０００３】
フラッシュメモリ素子は、非揮発性メモリ素子の一種であり、プログラム(program)及び消去(erase)が可能なイーピーロム(EPROM: Erasable Programmable Read Only Memory)と電気的にプログラム及び消去可能なイーイーピーロム(EEPROM: Electrically Erasable Programmable Read Only Memory)の長所を組み合わせて開発された高集積メモリ素子である。ここで、プログラムとは、データをメモリセルに記録(write)する動作を意味し、消去とは、メモリセルに記録されたデータを削除(erase)する動作を意味する。
【０００４】
このようなフラッシュメモリ素子のうち、ナンドフラッシュメモリ素子は、FNトンネリング(Fowler/Nordheim tunneling)現象を用いてフローティングゲート(floating gate)内に電子を注入してプログラムし、電子を引き出して消去する過程を通じて消去動作を行う。ナンドフラッシュメモリ素子は、多数のセルが直列に連結されたセルストリング(cell string)を含んで構成され、セルストリング内で流れる電流が小さいため、ノア(NOR)フラッシュメモリ素子に比べて消費電力が少ないという利点がある。また、ノアフラッシュメモリ素子に比べて高集積が容易であり、大容量のメモリ素子を製造するのに適している。このような特徴により最近はナンドフラッシュメモリ素子が広く用いられている。
【０００５】
このようなナンドフラッシュメモリ素子は、データを格納するためのメモリセルトランジスタと、メモリセルトランジスタが動作するようにメモリセルトランジスタに電圧を印加するための周辺回路トランジスタを含んでなる。また、ナンドフラッシュメモリ素子に含まれた多数のメモリセルトランジスタは、ストリング構造で連結されており、このようなストリングを選択するためには、ソース選択トランジスタとドレイン選択トランジスタのような選択トランジスタが必要である。
【０００６】
通常、ナンドフラッシュ半導体基板は、メモリセル領域と周辺回路領域に区分される。メモリセル領域には、データを格納するメモリセルトランジスタが形成され、周辺回路領域にはメモリセルトランジスタを制御する周辺回路トランジスタが形成される。このように、半導体基板は、メモリセル領域と周辺回路領域に区分されるが、製造工程の効率性を高めるために、通常、メモリセル領域と周辺回路領域でトランジスタを形成する工程は、一度に形成される。
【０００７】
図２は、従来技術により形成された非揮発性メモリ素子のSEM写真である。
【０００８】
図２を参照すれば、メモリセルトランジスタ(202)に比べて周辺回路トランジスタ(201)は隣接したトランジスタ間の間隔を広く形成するため、ゲートエッチング工程中にローディング効果(loading effect)により周辺回路トランジスタ(201)の間でジシング(dishing)現象が発生することがある。特に、図2は、ゲート電極層(203)をエッチングする段階を示したものであり、ゲート電極層(203)をエッチングする時、メモリセルトランジスタ(202)の間より周辺回路トランジスタ(201)の間の導電層(204)がさらに多くエッチングされることがある。これにより、所定の高さ(図面符号L)だけ差が発生する。このような導電層(204)におけるエッチング程度の差は、その後に進行されるゲートエッチング工程でそのまま維持され、結局、メモリセルトランジスタ(202)が形成された領域の半導体基板が過度にエッチングされて損傷する結果をもたらす。また、周辺回路トランジスタ(201)の間の導電層(204)がさらに多くエッチングされることを考慮し、導電層(204)の厚さをさらに厚く形成すれば、導電層(204)に格納された電荷量が大きくなるため、隣接した導電層(204)の間で干渉(interference)効果がさらに大きくなる。また、導電層(204)の厚さをさらに厚く形成すれば、ゲートの高さが高くなり、ゲート間にコンタクトプラグを形成する工程が困難になる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ゲート電極層の下端にエッチング停止膜を形成してローディング効果を最小化することにより、メモリセル領域と周辺回路領域のゲート電極層をエッチングする時にゲート電極層の下部の導電層がエッチングされる程度の差を発生させない。
【課題を解決するための手段】
【００１０】
本発明の一実施例による非揮発性メモリ素子は、半導体基板のアクティブ領域上に形成されたトンネル絶縁膜と、上記トンネル絶縁膜上に形成されたフローティングゲート用の第1の導電層と、上記第1の導電層上に形成された誘電体膜と、上記誘電体膜上に形成されたコントロールゲート用の第2の導電層と、上記第2の導電層上に形成されたエッチング停止膜及び上記エッチング停止膜上に形成されたゲート電極層を含むことを特徴とする。
【００１１】
上記エッチング停止膜は、導電物質であってもよい。上記エッチング停止膜は、チタンまたは窒化チタンで形成されてもよい。上記エッチング停止膜の膜厚は、100〜200Åであり得る。上記ゲート電極層は、タングステンまたはタングステンシリサイドで形成されることができる。
【００１２】
本発明の他の側面による非揮発性メモリ素子の製造方法は、トンネル絶縁膜、第1の導電層、誘電体膜及び第2の導電層が形成された半導体基板が提供される段階と、上記第2の導電層上にエッチング停止膜を形成する段階と、上記エッチング停止膜上にゲート電極層を形成する段階と、上記ゲート電極層上にゲートパターニングのためのゲートマスクパターンを形成する段階と、上記ゲートマスクパターンで上記エッチング停止膜が露出されるまで上記ゲート電極層をエッチングする段階と、上記露出されたエッチング停止膜を除去する段階及び上記第2の導電層、上記誘電体膜及び上記第1の導電層をエッチングする段階を含むことを特徴とする。
【００１３】
上記エッチング停止膜は、導電物質で形成することができる。上記エッチング停止膜は、チタンまたは窒化チタンで形成することができる。上記エッチング停止膜は、100〜200Åの厚さで形成することができる。上記ゲート電極層は、タングステンまたはタングステンシリサイドで形成することができる。上記ゲート電極層は、乾式エッチング工程でエッチングすることができる。上記ゲート電極層は、NF3 ガスとCl2 ガスの混合ガスまたはSF6 ガスとCl2ガスの混合ガスを用いてエッチングすることができる。上記ゲート電極層は、20〜50℃の温度でエッチングすることができる。上記露出されたエッチング停止膜は、乾式エッチングにより除去することができる。上記露出されたエッチング停止膜は、Cl2 ガスで除去することができる。
【発明の効果】
【００１４】
本発明は、メモリセル領域と周辺回路領域のゲート電極層をエッチングする時にゲート電極層の下部の導電層がエッチングされる程度の差を発生させない。これにより、導電層を不要に多く形成する必要がないため、導電層間の干渉効果を減らすことができる。また、ゲートの高さが減るため、ゲート間にコンタクトプラグを形成する工程が容易になる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。
【００１６】
しかし、本発明は、以下で説明する実施例に限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができる。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００１７】
図１Ａ〜図１Ｈは、本発明による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【００１８】
図１Ａを参照すれば、メモリセル領域(A)と周辺回路領域(B)を含む半導体基板(102)上にスクリーン酸化膜(screen oxide;図示せず)を形成する。そして、半導体基板(102)に対してウェルイオン注入工程としきい値電圧イオン注入工程を行う。ウェルイオン注入工程は、半導体基板(102)にウェル領域を形成するために行われ、しきい値電圧イオン注入工程はトランジスタのような半導体素子のしきい値電圧を調節するために行われる。この時、スクリーン酸化膜(図示せず)は、ウェルイオン注入工程またはしきい値電圧イオン注入工程の際、半導体基板(102)の界面(surface)が損傷することを防止する。これにより、半導体基板(102)には、ウェル領域(図示せず)が形成され、ウェル領域はトリプル(triple)構造に形成されることができる。
【００１９】
次いで、スクリーン酸化膜(図示せず)を除去した後、半導体基板(102)上にトンネル絶縁膜(104)を形成する。トンネル絶縁膜(104)は、F/Nトンネリング(Fowler/Nordheim tunneling)現象を通じてトンネル絶縁膜(104)の下端の半導体基板(102)からトンネル絶縁膜(104)の上部に形成されるフローティングゲートに電子が通過するか、または反対にフローティングゲートからトンネル絶縁膜の下端の半導体基板(102)に電子が通過することができる。トンネル絶縁膜(104)は、酸化膜で形成することができる。
【００２０】
トンネル絶縁膜(104)上にはフローティングゲート用の第1の導電層(106)を形成する。プログラム動作時に半導体基板(102)の電子がトンネル絶縁膜(104)を通過して第1の導電層(106)に蓄積されるか、または消去動作時に第1の導電層(106)に格納された電荷がトンネル絶縁膜(104)を通じて半導体基板(102)に放出されることができる。第1の導電層(106)は、ポリシリコンで形成することが望ましい。
【００２１】
次いで、半導体基板(102)の素子分離領域(図示せず)に形成された第1の導電層(106)、トンネル絶縁膜(104)及び半導体基板(102)の一部をエッチングしてトレンチ(trench;図示せず)を形成する。そして、トレンチを絶縁物質、例えば、酸化膜でギャップフィル(gap fill)して素子分離膜(図示せず)を形成する。
【００２２】
第1の導電層(106)及び素子分離膜(図示せず)上には誘電体膜(108)を形成する。誘電体膜(108)は、酸化膜、窒化膜及び酸化膜が積層されたONO(Oxide/Nitride/Oxide)構造で形成されることができる。誘電体膜(108)上にはコントロールゲート用の第2の導電層(110)が形成される。第2の導電層(110)は、300〜600Åの厚さのポリシリコンで形成することができる。
【００２３】
図１Ｂを参照すれば、第2の導電層(110)上にエッチング停止膜(112)を形成する。エッチング停止膜(112)は、上部に形成されるゲート電極層をエッチングする工程で停止膜として用いられる。エッチング停止膜(112)は、下部に形成される第2の導電層(110)と上部に形成されるゲート電極層(図示せず)が電気的に連結され得るように導電物質、例えば、チタン(Ti)または窒化チタン(TiN)を用いて100〜200Åの厚さで形成することが望ましい。
【００２４】
図１Ｃを参照すれば、エッチング停止膜(112)上にゲート電極層(114)を形成する。ゲート電極層(114)は、金属物質、例えば、タングステン(W)やタングステンシリサイド(WSix)で形成することができる。
【００２５】
図１Ｄを参照すれば、ゲートエッチング工程でゲートパターンマスクとして用いるために、ゲート電極層(114)上に第1のハードマスク(116)と第2のハードマスク(118)を形成する。第1のハードマスク(116)は、TEOS(Tetra Ethyl OrthoSilicate)酸化膜で形成し、第2のハードマスク(118)は、アモルファスカーボン(amorphous carbon)で形成することができる。
【００２６】
図１Ｅを参照すれば、第2のハードマスク(118)上にフォトレジストパターン(photo resist pattern;図示せず)を形成した後、第1のハードマスク(116)と第2のハードマスク(118)をパターニングしてゲートマスクパターンを形成する。この時、第1のハードマスク(116)と第2のハードマスク(118)はゲートパターニング工程のために形成され、特に、半導体基板(102)の素子分離領域と対応する部分がオープンされるように形成される。この時、周辺回路領域(B)のゲートマスクパターンがメモリセル領域(A)のゲートマスクパターンより大きく形成される。
【００２７】
図１Ｆを参照すれば、第1のハードマスク(116)と第2のハードマスク(118)を用いるゲートエッチング工程を行ってゲート電極層(114)をパターニングする。ゲート電極層(114)をパターニングするエッチング工程は、NF3 ガスとCl2 ガスの混合ガスまたはSF6 ガスとCl2 ガスの混合ガスをエッチングガスとして用いる乾式エッチングで行う。
【００２８】
この時、ゲート電極層(114)がパターニングされながらエッチング停止膜(112)が露出されれば、エッチングガスに含まれたFと、エッチング停止膜(112)に含まれたTiとが反応してTiF4 が形成されながらゲート電極層(114)のパターニング工程は停止する。TiF4 のエッチング選択比をさらに増加させるために、上記エッチング工程は、20〜50℃の温度で行うことが望ましい。
【００２９】
このようにエッチング停止膜(112)が露出されながらゲート電極層(114)のパターニング工程が停止するため、ゲートの間隔が広く形成される周辺回路領域(B)の第2の導電層(110)がメモリセル領域(A)の第2の導電層(110)より多くエッチングされるジシング現象を防止することができる。
【００３０】
図１Ｇを参照すれば、露出されたエッチング停止膜(112)をCl2 ガスで除去する乾式エッチング工程を行う。Cl2 ガスは、エッチング停止膜に含まれたTiと反応してTiCl4 が形成されるが、TiCl4 は、TiF4 に比べて沸点が低いため、容易に除去されることができる。これにより、下部に形成された第2の導電層(110)が露出される。
【００３１】
図１Ｈを参照すれば、露出された第2の導電層(110)に対してゲートエッチング工程を継続して行ってパターニングした後、下部に形成された誘電体膜(108)、第1の導電層(106)も共にパターニングする。これにより、メモリセル領域(A)と周辺回路領域(B)のゲートが形成される。その後、ゲート間の半導体基板(102)に対してイオン注入工程を行って接合領域(120)を形成する。
【図面の簡単な説明】
【００３２】
【図１Ａ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図１Ｂ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図１Ｃ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図１Ｄ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図１Ｅ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図１Ｆ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図１Ｇ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図１Ｈ】本発明の一実施例による非揮発性メモリ素子及びその製造方法を説明するために示した素子の断面図である。
【図２】従来技術による非揮発性メモリ素子を製造する時にローディング効果が発生したメモリ素子のSEM写真である。
【符号の説明】
【００３３】
102 :半導体基板 
104 :トンネル絶縁膜
106 :第1の導電層 
108 :誘電体膜
110 :第2の導電層 
112 :エッチング停止膜
114 :ゲート電極層 
116 :第1のハードマスク
118 :第2のハードマスク   
120 :接合領域
【図１Ａ】
2009094452.tif 000003
【図１Ｂ】
2009094452.tif 000004
【図１Ｃ】
2009094452.tif 000005
【図１Ｄ】
2009094452.tif 000006
【図１Ｅ】
2009094452.tif 000007
【図１Ｆ】
2009094452.tif 000008
【図１Ｇ】
2009094452.tif 000009
【図１Ｈ】
2009094452.tif 000010
【図２】
2009094452.tif 000011