(57)【要約】【課題】入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行う。【解決手段】半導体装置１は、それぞれが所定の機能を有する複数の機能ブロック１４ａ〜１４ｃと、信号線が設けられる基板上における配線領域１８ａ、１８ｂとを有する。また、半導体装置１は、配線領域１８ａ、１８ｂに配置され、及び信号線の途中に設けられ、それぞれが基板バイアス電位により動作する複数のスタンダードセル１６と、配線領域１８ａ、１８ｂに信号線の配線方向に平行に配置され、及び複数のスタンダードセル１６のそれぞれに対応して設けられ、それぞれが基板バイアス電位を対応する各スタンダードセル１６に供給するための複数の基板コンタクトセル１７とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板バイアス制御が可能な半導体装置であって、
基板上に形成され、それぞれが所定の機能を有する複数の機能ブロックと、
各機能ブロック間、前記各機能ブロックと入出力部との間、及び前記各機能ブロックとコアロジック部との間の信号線が設けられる前記基板上における配線領域と、
前記基板上に形成され、前記配線領域に配置され、及び前記信号線の途中に設けられ、それぞれが基板バイアス電位により動作する複数の論理回路と、
前記基板上に形成され、前記配線領域に前記信号線の配線方向に平行に配置され、及び前記複数の論理回路のそれぞれに対応して設けられ、それぞれが前記基板バイアス電位を対応する各論理回路に供給するための複数のコンタクト部と、
を有することを特徴とする半導体装置。
【請求項２】
前記各論理回路と前記各論理回路に対応して設けられる各コンタクト部とは、隣接して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記信号線の配線方向は、第１の配線方向と、前記第１の配線方向と直交する第２の配線方向とを含み、
前記第１の配線方向においては、前記論理回路の両端のいずれか一方に前記コンタクト部が１つ配置され、前記第２の配線方向においては、前記論理回路の両端のそれぞれに前記コンタクト部が１つ配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記各論理回路と前記各論理回路に対応して設けられる各コンタクト部との間の空き領域を埋めるフィラーセルを有し、
前記フィラーセルは、前記基板上に形成され、かつ前記配線領域に前記信号線の配線方向に平行に配置され、前記各コンタクト部に供給された基板バイアス電位を対応する前記各論理回路に供給することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記基板バイアス電位は、基板分離されている前記各機能ブロック又は基板分離されている前記コアロジック部から供給されることを特徴とする請求項１から請求項４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、基板バイアス制御が可能な半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の大規模化により、インバータ回路、バッファ回路等の論理回路をスタンダードセルとしてセルライブラリを作成し、そのセルライブラリを使用したスタンダードセル方式のレイアウト設計が行われている。また、半導体集積回路の動作速度の向上及びリーク電流の制御を目的として、トランジスタのソースの電位と、基板電位、即ち、ウェル領域の電位とを別々の電源で制御する基板バイアス制御が採用されている。この基板バイアス制御に必要な電位を基板バイアス電位という。基板バイアス電位を上げるとしきい値が上がり、リーク電流を少なくし、消費電力を削減することができる。また、基板バイアス電位を下げるとしきい値が下がり、トランジスタの動作速度を上げることができる。
【０００３】
この基板バイアス電位は、通常の電源配線とは別に配線された基板バイアス制御用の配線を介して供給される。そのため、基板バイアス制御が行われるスタンダードセルは、リーク電流の減少による低消費電力化及び動作速度の上昇が見込めるが、基板バイアス電位を供給するための端子及び配線が必要となる。よって、基板バイアス制御が行われるスタンダードセルは、面積が増大するという問題がある。
【０００４】
そこで、基板バイアス用の端子及び配線を備えないスタンダードセルと、ウェル電位固定用のスペーサセル又はフィラーセルとを用意する。スタンダードセルを配置後に空いたスペースにスペーサセル又はフィラーセルを配置して、基板バイアス用の端子及び配線を備えないスタンダードセルのウェル領域の基板バイアス電位を固定する半導体集積回路が提案されている（例えば、特許文献１参照）。
【０００５】
ところで、半導体集積回路は、入出力部と機能ブロック間、機能ブロックと機能ブロック間に生じる細い領域は、コアロジック部から入出力部への信号の通過領域として信号配線が密集する領域である。更に、この細い領域は、ランダムロジックを構成する回路に含まれるスタンダードセルが配置される領域でもある。
【０００６】
即ち、この細い領域には、リピータと呼ばれ、長距離配線によりなまった信号波形を整形するための素子として機能するバッファ回路等のスタンダードセルが配置される領域でもある。このような領域に配置されるスタンダードセルは、必要な箇所にだけ配置され、例えば、コアロジック部内に配置されるスタンダードセルに比べてまばらである。上述した提案の半導体集積回路を適用して、このまばらに配置されたスタンダードセルとスタンダードセルとの間の空いたスペースに、スペーサセル又はフィラーセルを配置する場合、その空いたスペースに、スペーサセル又はフィラーセルが密集して配置されるため、信号配線領域を確保できなくなってしまうという問題がある。
【特許文献１】特開２００６−１７３４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板バイアス制御が可能な半導体装置であって、基板上に形成され、それぞれが所定の機能を有する複数の機能ブロックと、各機能ブロック間、前記各機能ブロックと入出力部との間、及び前記各機能ブロックとコアロジック部との間の信号線が設けられる前記基板上における配線領域と、前記基板上に形成され、前記配線領域に配置され、及び前記信号線の途中に設けられ、それぞれが基板バイアス電位により動作する複数の論理回路と、前記基板上に形成され、前記配線領域に前記信号線の配線方向に平行に配置され、及び前記複数の論理回路のそれぞれに対応して設けられ、それぞれが前記基板バイアス電位を対応する各論理回路に供給するための複数のコンタクト部とを有することを特徴とする半導体装置を提供することができる。
【発明の効果】
【０００９】
本発明の半導体装置によれば、入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行うことができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。  
（第１の実施の形態）  
図１は、第１の実施の形態に係る半導体装置の平面図である。図１に示すように、本実施の形態の半導体装置１は、入出力（以下、Ｉ／Ｏという）部１１と、コアロジック部１２と、複数の機能ブロック１４ａ〜１４ｃとを備え、１つの半導体チップとして構成されている。また、半導体装置１は、基板分離、即ち、トランジスタのソースの電位と、ウェル領域の電位とが別々の電源により制御される。コアロジック部１２は、基板バイアス制御用の基板バイアス配線１３を有し、機能ブロック１４ａ、１４ｂ及び１４ｃは、それぞれ基板バイアス制御用の基板バイアス配線１５ａ、１５ｂ及び１５ｃを有している。これらの機能ブロック１４ａ〜１４ｃは、所定の機能を有するブロックであり、例えば、ＳＲＡＭ、アナログデジタルコンバータ、ＰＬＬ（Phase Locked Loop）等である。
【００１１】
Ｉ／Ｏ部１１と機能ブロック１４ａとの間、Ｉ／Ｏ部１１と機能ブロック１４ｂとの間、機能ブロック１４ａと機能ブロック１４ｂとの間、機能ブロック１４ｂと機能ブロック１４ｃとの間に生じる細い領域には、複数のスタンダードセル１６と、複数のスタンダードセル１６のそれぞれに対応して設けられた複数の基板コンタクトセル１７とが配置されている。この細い領域に配置された複数のスタンダードセル１６のそれぞれには、基板バイアス電位を、対応する各スタンダードセル１６に供給するための基板コンタクトセル１７が隣接して配置されている。なお、本実施の形態において、スタンダードセル１６は、バッファ回路として説明するが、バッファ回路に限定されることなく、他の論理回路、例えば、インバータ回路、ＡＮＤ回路、ＯＲ回路等であってもよい。以下の説明では、Ｉ／Ｏ部１１と機能ブロック１４ａとの間及びＩ／Ｏ部１１と機能ブロック１４ｂとの間を単にＩ／Ｏ部と機能ブロック間ともいう。同様に、機能ブロック１４ａと機能ブロック１４ｂとの間、機能ブロック１４ｂと機能ブロック１４ｃとの間を単に機能ブロック間ともいう。
【００１２】
また、上述した細い領域は、例えば、コアロジック部１２からＩ／Ｏ部１１への信号、あるいは機能ブロック１４ａからＩ／Ｏ部１１への信号の通過領域として信号配線が密集する配線領域１８ａ、１８ｂを構成する。例えば、図１の点線矢印は、機能ブロック１４ａからＩ／Ｏ部１１への信号線を示している。この信号線の途中には、リピータと呼ばれ、長距離配線によりなまった信号波形を整形するためのバッファ回路、即ち、スタンダードセル１６が配置される。それらのスタンダードセル１６に基板バイアス電位を供給するために、１つのスタンダードセル１６につき、信号線の配線方向に平行に基板コンタクトセル１７が１つ又は２つ隣接して配置される。
【００１３】
全てのスタンダードセル１６と基板コンタクトセル１７とは、所定の方向に配置されている。図１に示すように、配線領域１８ａでは、信号線の配線方向が横方向において、スタンダードセル１６と基板コンタクトセル１７とが隣接して配置される場合には、スタンダードセル１６の両端のいずれか一方、即ち、右端あるいは左端のいずれか一方に基板コンタクトセル１７が１つ配置される。一方、配線領域１８ｂでは、信号線の配線方向が横方向と直交する縦方向において、スタンダードセル１６と基板コンタクトセル１７とが隣接して配置される場合には、スタンダードセル１６の両端のそれぞれに、即ち、上端および下端のそれぞれに基板コンタクトセル１７が１つ配置される。即ち、スタンダードセル１６に対して基板コンタクトセル１７が２つ隣接して配置されている。
【００１４】
信号線の配線方向が縦方向の配線領域１８ｂにおいては、スタンダードセル１６の上端および下端のそれぞれに基板コンタクトセル１７を配置すると、右端あるいは左端のいずれか一方に基板コンタクトセル１７を配置する場合に比べて、Ｉ／Ｏ部１１と機能ブロック１４ａ及び１４ｂとの間、及び、機能ブロック１４ｂと機能ブロック１４ｃとの間を狭めることができる。即ち、縦方向においては、スタンダードセル１６の両端に基板コンタクトセル１７を配置することにより、半導体装置１の面積を縮小することができるという効果を有する。
【００１５】
配線領域１８ａ、１８ｂに配置される基板コンタクトセル１７への基板バイアス配線は、コアロジック部１２の周辺部に存在する基板バイアス配線１３、あるいは、機能ブロック１４ａ、１４ｂ又は１４の周辺部に存在する基板バイアス配線１５ａ、１５ｂ又は１５ｃにより、直接、基板コンタクトセル１７に接続されている。
【００１６】
図２は、スタンダードセルの構造の例を説明するための平面図である。図２に示すスタンダードセル１６は、典型的なスタンダードセルの１つであり、基板バイアス電位を制御可能なバッファ回路である。
【００１７】
図２に示すように、スタンダードセル１６は、半導体基板上にＮウェル２１と、Ｐウェル２２とが形成され構造される。Ｎウェル２１には、ＰＭＯＳトランジスタの拡散層２３及びＮウェルガードリング２４が形成され、Ｐウェル２２には、ＮＭＯＳトランジスタの拡散層２５及びＰウェルガードリング２６が形成されている。
【００１８】
ＰＭＯＳトランジスタの拡散層２３及びＮＭＯＳトランジスタの拡散層２５の上部には、ゲート２７ａ及び２７ｂが形成されている。
【００１９】
Ｎウェルガードリング２４の上部には、電源配線２８が形成され、Ｐウェルガードリング２６の上部には、接地配線２９が形成されている。
【００２０】
電源配線２８は、コンタクト３０ａを介してＰＭＯＳトランジスタの拡散層２３に接続される。接地配線２９は、コンタクト３０ｂを介してＮＭＯＳトランジスタの拡散層２５に接続される。
【００２１】
ゲート２７ａの上部には、配線層３１ａが形成される。配線層３１ａは、コンタクト３０ｃを介してゲート２７ａに接続される。この配線層３１ａは、スタンダードセル１６の入力端子となっている。
【００２２】
配線層３１ｂは、コンタクト３０ｄ及び３０ｅを介して、それぞれＰＭＯＳトランジスタの拡散層２３及びＮＭＯＳトランジスタの拡散層２５に接続されると共に、コンタクト３０ｆを介して、ゲート２７ｂに接続される。
【００２３】
配線層３１ｃは、コンタクト３０ｇ及び３０ｈを介して、それぞれＰＭＯＳトランジスタの拡散層２３及びＮＭＯＳトランジスタの拡散層２５に接続される。この配線層３１ｃは、スタンダードセル１６の出力端子となっている。
【００２４】
このように、Ｎウェル２１及びＰウェル２２の基板バイアス電位を制御可能なスタンダードセル１６の構造は、トランジスタのソース電位と、Ｎウェル２１及びＰウェル２２の電位とが分離されて制御されるため、基板コンタクトは存在しない。これらの基板バイアス制御用に用意されるスタンダードセル１６は、電源配線２８と電源配線２８の下のＮウェルガードリング２４との間、または、接地配線２９と接地配線２９の下のＰウェルガードリング２６との間に存在するコンタクトを削除することによって、電気的に分離されている。なお、Ｎウェルガードリング２４及びＰウェルガードリング２６は、削除してもよい。この場合は、Ｎウェルガードリング２４及びＰウェルガードリング２６が減少した分だけ、各ゲート幅を大きくすることも可能である。
【００２５】
図３は、基板コンタクトセルの構造の例を説明するための平面図である。基板コンタクトセル１７は、スタンダードセル１６のＮウェル２１及びＰウェル２２にそれぞれ基板バイアス電位を供給するためのコンタクト部である。
【００２６】
図３に示すように、基板コンタクトセル１７は、半導体基板上にＮウェル２１と、Ｐウェル２２とが形成され構造される。
【００２７】
Ｎウェル２１には、Ｎウェルガードリング２４が形成されている。Ｎウェルガードリング２４の上部には、電源配線２８が形成されている。また、Ｐウェル２２には、Ｐウェルガードリング２６が形成されている。Ｐウェルガードリング２６の上部には、接地配線２９が形成されている。
【００２８】
Ｎウェルガードリング２４の上部には、配線層３１ｄが形成される。配線層３１ｄは、コンタクト３０ｉ及び３０ｊを介してＮウェルガードリング２４に接続される。また、Ｐウェルガードリング２６の上部には、配線層３１ｅが形成される。配線層３１ｅは、コンタクト３０ｋを介してＰウェルガードリング２６に接続される。
【００２９】
配線層３１ｄには、基板分離されているコアロジック部１２の基板バイアス配線１３、あるいは、基板分離されている機能ブロック１４ａ、１４ｂ又は１４ｃの基板バイアス配線１５ａ、１５ｂ又は１５ｃから基板バイアス用の電源配線が接続される。これにより、基板バイアス電位は、コンタクト３０ｉ及び３０ｊを介してＮウェルガードリング２４に供給されることにより、Ｎウェル２１に基板バイアス電位が与えられる。
【００３０】
配線層３１ｅには、基板分離されているコアロジック部１２の基板バイアス配線１３、あるいは、基板分離されている機能ブロック１４ａ、１４ｂ又は１４ｃの基板バイアス配線１５ａ、１５ｂ又は１５ｃから基板バイアス用の接地配線が接続される。これにより、基板バイアス電位は、コンタクト３０ｋを介してＰウェルガードリング２６に供給されることにより、Ｐウェル２２に基板バイアス電位が与えられる。
【００３１】
ここで、スタンダードセル１６の両端のいずれか一方に基板コンタクトセル１７が隣接して配置される構造について説明する。図４は、スタンダードセルの両端のいずれか一方に基板コンタクトセルが隣接して配置される構造の例を説明するための平面図である。
【００３２】
図４に示すように、スタンダードセル１６の両端のいずれか一方に基板コンタクトセル１７が隣接して配置される場合、スタンダードセル１６の両端のいずれか一方に基板コンタクトセル１７が１つ隣接する。図４では、スタンダードセル１６の右端に基板コンタクトセル１７が１つ隣接している。
【００３３】
このように、スタンダードセル１６の両端のいずれか一方に基板コンタクトセル１７が１つ隣接することにより、スタンダードセル１６及び基板コンタクトセル１７のＮウェルガードリング２４が共通となり、スタンダードセル１６のＮウェル２１にも、Ｎウェルガードリング２４を介して基板バイアス電位が与えられる。同様に、スタンダードセル１６及び基板コンタクトセル１７のＰウェルガードリング２６が共通となり、スタンダードセル１６のＰウェル２２にも、Ｐウェルガードリング２６を介して基板バイアス電位が与えられる。この結果、スタンダードセル１６の基板バイアス制御が可能となる。
【００３４】
次に、スタンダードセル１６の両端のそれぞれに基板コンタクトセル１７が隣接して配置される構造について説明する。図５は、スタンダードセルの両端のそれぞれに基板コンタクトセルが隣接して配置される構造の例を説明するための平面図である。
【００３５】
図５に示すように、スタンダードセル１６の両端のそれぞれに基板コンタクトセル１７が隣接して配置される場合、図５に向かって見た場合にスタンダードセル１６の上側と下側に、基板コンタクトセル１７がそれぞれ１つ隣接する。このとき、基板コンタクトセル１７は、図３に示す基板コンタクトセル１７の上下が反転され、スタンダードセル１６の上端及び下端に隣接して配置される。
【００３６】
このように、スタンダードセル１６の両端のそれぞれに基板コンタクトセル１７が隣接することにより、スタンダードセル１６のＮウェルガードリングと基板コンタクトセル１７のＮウェルガードリング２４とが共通となる。これにより、スタンダードセル１６のＮウェル２１にも、Ｎウェルガードリング２４を介して基板バイアス電位が与えられる。同様に、スタンダードセル１６のＰウェルガードリングと基板コンタクトセル１７のＰウェルガードリング２６とが共通となる。これにより、スタンダードセル１６のＰウェル２２にも、Ｐウェルガードリング２６を介して基板バイアス電位が与えられる。この結果、スタンダードセル１６の基板バイアス電位の制御が可能となる。
【００３７】
なお、基板コンタクトセル１７のＮウェル２１とＰウェル２２を分離した基板コンタクトセルを用意してもよい。即ち、Ｎウェル２１と、Ｎウェルガードリング２４と、電源配線２８と、コンタクト３０ｉと、配線層３１ｄとにより１つの基板コンタクトセルを構成し、Ｐウェル２２と、Ｐウェルガードリング２６と、接地配線２９と、コンタクト３０ｊと、配線層３１ｅとによりもう１つの基板コンタクトセルを構成する。この結果、スタンダードセル１６の両端のそれぞれに基板コンタクトセル１７が隣接して配置される場合、スタンダードセル１６の上端に配置された基板コンタクトセル１７のＰウェル２２を削除することができる。同様に、スタンダードセル１６の下端に配置された基板コンタクトセル１７のＮウェル２１を削除することができる。
【００３８】
以上のように、半導体装置１は、配線領域１８ａ、１８ｂにおいて、信号線の途中にスタンダードセル１６が設けられ、基板バイアス電位を対応するスタンダードセル１６に供給するために、信号線の配線方向に平行に基板コンタクトセル１７が隣接して配置される。信号線の配線方向が横方向の場合、スタンダードセル１６の両端のいずれか一方、即ち、右端あるいは左端のいずれか一方に基板コンタクトセル１７が１つ配置される。一方、信号線の配線方向が縦方向の場合、スタンダードセル１６の両端のそれぞれに、即ち、上端および下端のそれぞれに基板コンタクトセル１７が１つ配置される。この結果、まばらに配置されたスタンダードセル１６間の領域に、基板コンタクトセル１７が従来技術のように密集して配置されることなく、信号配線領域を確保することができ、かつ、基板バイアス制御を行うことができる。
【００３９】
よって、本実施の形態の半導体装置によれば、入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行うことができる。
【００４０】
（第２の実施の形態）  
次に、第２の実施の形態について説明する。  
図６は、第２の実施の形態に係る半導体装置の平面図である。なお、図６において図１と同一の構成については、同一の符号を付して説明を省略する。図６に示すように、本実施の形態の半導体装置１ａは、配線領域１８ａ、１８ｂにおいて、基板コンタクトセル１７が所定の間隔に配置され、基板コンタクトセル１７間にスタンダードセル１６がまばらに配置されている。また、スタンダードセル１６と基板コンタクトセル１７の間、又は、基板コンタクトセル１７と基板コンタクトセル１７の間のスペースには、信号線に平行にフィラーセル１９が配置されている。
【００４１】
スタンダードセル１６と基板コンタクトセル１７は、信号線の配線方向が横方向の場合、所定の方向に配置され、信号線の配線方向が縦方向の場合、所定の方向から９０度回転した方向に配置される。
【００４２】
基板コンタクトセル１７への基板バイアス配線は、コアロジック部１２の周辺部に存在する基板バイアス配線１３、あるいは、機能ブロック１４ａ、１４ｂ又は１４ｃの周辺部に存在する基板バイアス配線１５ａ、１５ｂ又は１５ｃにより、直接、基板コンタクトセル１７に接続されている。
【００４３】
フィラーセル１９は、スタンダードセル１６と基板コンタクトセル１７の間、又は、基板コンタクトセル１７と基板コンタクトセル１７の間のスペースを埋めるために用いられる。配線領域１８ａ、１８ｂにおいて、スタンダードセル１６と、所定の間隔に配置された基板コンタクトセル１７との間には、フィラーセル１９が配置される。同様に、基板コンタクトセル１７と基板コンタクトセル１７との間にも、フィラーセル１９が配置される。本実施の形態では、必ずしもスタンダードセル１６と基板コンタクトセル１７は隣接して配置されていないので、基板コンタクトセル１７に供給された基板バイアス電位は、フィラーセル１９を介してスタンダードセル１６に供給される。
【００４４】
図７は、フィラーセルの構造の例を説明するための平面図である。フィラーセル１９は、スタンダードセル１６と基板コンタクトセル１７の間、又は、基板コンタクトセル１７と基板コンタクトセル１７との間のスペースを埋めるために用いられる。
【００４５】
図７に示すように、フィラーセル１９は、半導体基板上にＮウェル２１と、Ｐウェル２２とが形成され構造される。Ｎウェル２１には、ＰＭＯＳトランジスタの拡散層２３及びＮウェルガードリング２４が形成され、Ｐウェル２２には、ＮＭＯＳトランジスタの拡散層２５及びＰウェルガードリング２６が形成されている。
【００４６】
ＰＭＯＳトランジスタの拡散層２３及びＮＭＯＳトランジスタの拡散層２５の上部には、ゲート２７ａ及び２７ｂが形成されている。
【００４７】
Ｎウェルガードリング２４の上部には、電源配線２８が形成され、Ｐウェルガードリング２６の上部には、接地配線２９が形成されている。
【００４８】
スタンダードセル１６と基板コンタクトセル１７が隣接していない場合、フィラーセル１９がスタンダードセル１６と基板コンタクトセル１７との間に配置される。これにより、スタンダードセル１６のＮウェルガードリング２４及びＰウェルガードリング２６とフィラーセル１９のＮウェルガードリング２４及びＰウェルガードリング２６とが共通となる。また、基板コンタクトセル１７のＮウェルガードリング２４及びＰウェルガードリング２６とフィラーセル１９のＮウェルガードリング２４及びＰウェルガードリング２６とが共通となる。この結果、基板コンタクトセル１７に供給された基板バイアス電位は、フィラーセル１９を介して、リピータ等を構成するスタンダードセル１６に供給される。即ち、スタンダードセル１６の基板バイアス電位の制御が可能となる。なお、フィラーセル１９は、上述した構造に限定されることなく、最低限、Ｎウェル２１とＰウェル２２を有する構造であればよい。
【００４９】
以上のように、半導体装置１ａは、配線領域１８ａ、１８ｂにおいて、信号線の配線方向が横方向の場合、スタンダードセル１６と基板コンタクトセル１７は、所定の方向に配置され、信号線の配線方向が縦方向の場合、スタンダードセル１６と基板コンタクトセル１７は、所定の方向から９０度回転した方向に配置される。この結果、１つのスタンダードセル１６に対して２つの基板コンタクトセル１７を隣接することなく、信号配線領域を確保することができ、かつ、基板バイアス制御を行うことができる。
【００５０】
よって、本実施の形態の半導体装置によれば、入出力部と機能ブロック間、機能ブロックと機能ブロック間の狭い領域にセルを配置する場合にも、信号配線領域を確保しつつ、基板バイアス制御を行うことができる。
【００５１】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【００５２】
【図１】第１の実施の形態に係る半導体装置の平面図である。
【図２】スタンダードセルの構造の例を説明するための平面図である。
【図３】基板コンタクトセルの構造の例を説明するための平面図である。
【図４】スタンダードセルの両端のいずれか一方に基板コンタクトセルが隣接して配置される構造の例を説明するための平面図である。
【図５】スタンダードセルの両端のそれぞれに基板コンタクトセルが隣接して配置される構造の例を説明するための平面図である。
【図６】第２の実施の形態に係る半導体装置の平面図である。
【図７】フィラーセルの構造の例を説明するための平面図である。
【符号の説明】
【００５３】
１…半導体装置、１１…Ｉ／Ｏ部、１２…コアロジック部、１３…基板バイアス配線、１４ａ〜１４ｃ…機能ブロック、１５ａ〜１５ｃ…基板バイアス配線、１６…スタンダードセル、１７…基板コンタクトセル、１８ａ，１８ｂ…配線領域、１９…フィラーセル、２１…Ｎウェル、２２…Ｐウェル、２３…ＰＭＯＳトランジスタの拡散層、２４…Ｎウェルガードリング、２５…ＮＭＯＳトランジスタの拡散層、２６…Ｐウェルガードリング、２７ａ，２７ｂ…ゲート、２８…電源配線、２９…接地配線、３０ａ〜３０ｋ…コンタクト、３１ａ〜３１ｅ…配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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