(57)【要約】【課題】ＳＯＩ構造の半導体基板に、紫外線感光素子と可視光感光素子とを形成して、１チップ化された小型の光センサを提供する。【解決手段】シリコン基板と、シリコン基板上に形成された絶縁層と、絶縁層上に形成されたシリコン半導体層とを有する半導体基板に形成された光センサであって、シリコン半導体層に形成された紫外線感光素子と、シリコン基板に形成された可視光感光素子とを備える。【選択図】        図２
2009170615.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に形成された絶縁層と、前記絶縁層上に形成されたシリコン半導体層とを有する半導体基板に形成された光センサであって、
前記シリコン半導体層に形成された紫外線感光素子と、前記シリコン基板に形成された可視光感光素子とを備えたことを特徴とする光センサ。
【請求項２】
請求項１において、
前記可視光感光素子を２つ設け、
前記それぞれの可視光感光素子が、異なる可視光検出特性を備えていることを特徴とする光センサ。
【請求項３】
請求項１または請求項２において、
前記紫外線感光素子の前記シリコン半導体層には、第１導電型を有する第１拡散層と、前記第１拡散層と離間して設けられ前記第１導電型とは逆型の第２導電型を有する第２拡散層と、前記第１拡散層と前記第２拡散層とにそれぞれ接し前記第１導電型を有する第３拡散層とが形成されていることを特徴とする光センサ。
【請求項４】
請求項３において、
前記紫外線感光素子の前記第３拡散層の膜厚は、３ｎｍ以上、３６ｎｍ以下であることを特徴とする光センサ。
【請求項５】
請求項１または請求項２に記載の光センサを備えたフォトＩＣであって、
前記シリコン半導体層に、前記紫外線感光素子と前記可視光感光素子とを制御するＭＯＳＦＥＴが形成されていることを特徴とするフォトＩＣ。
【請求項６】
請求項５において、
前記紫外線感光素子の前記シリコン半導体層には、第１導電型を有する第１拡散層と、前記第１拡散層と離間して設けられ前記第１導電型とは逆型の第２導電型を有する第２拡散層と、前記第１拡散層と前記第２拡散層とにそれぞれ接し前記第１導電型を有する第３拡散層とが形成されていることを特徴とするフォトＩＣ。
【請求項７】
請求項６において、
前記紫外線感光素子の前記第３拡散層の膜厚は、３ｎｍ以上、３６ｎｍ以下であることを特徴とするフォトＩＣ。
【請求項８】
請求項６または請求項７において、
前記ＭＯＳＦＥＴの前記シリコン半導体層の膜厚は、前記紫外線感光素子の前記第３拡散層の膜厚よりも厚いことを特徴とするフォトＩＣ。
【請求項９】
請求項８において、
前記ＭＯＳＦＥＴの前記シリコン半導体層の膜厚は、４０ｎｍ以上、１００ｎｍ以下であることを特徴とするフォトＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、紫外線領域の光と可視光領域の光をそれぞれ検出する光センサおよびそれを備えたフォトＩＣに関する。
【背景技術】
【０００２】
従来の光の強度を検出するセンサは、Ｐ型シリコン基板に形成した２つのＮ型拡散層のそれぞれの表層に、Ｐ型拡散層を形成すると共に、一方のＰ型拡散層の周りにＮ型高濃度拡散層を形成し、ＰＮ接合を形成する不純物の濃度差を変えて空乏層の深さを変更した２つの可視光感光素子を形成し、それらの出力電流の差を用いて可視光領域の光の強度を検出する可視光センサを形成している。
【０００３】
また、Ｎ型シリコン基板に形成した２つのＰ型拡散層のそれぞれの表層に形成するＮ型拡散層の深さをそれぞれ５００ｎｍ、１５００ｎｍとして空乏層の深さを変更した２つの可視光感光素子の出力電流の差を用いて、紫外線領域の光の強度を検出する紫外線センサを形成している（例えば、特許文献１参照。）。
また、シリコン基板上に埋込み酸化膜を挟んで１５０ｎｍ程度の厚さのシリコン半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体基板のシリコン半導体層に、Ｎ型不純物を高濃度に拡散させた「Ｅ」字状のＮ型高濃度拡散層と、Ｐ型不純物を高濃度に拡散させた「π」字状のＰ型高濃度拡散層とを、Ｎ型不純物を低濃度に拡散させたシリコン半導体層を挟んで噛合わせて対向配置し、空乏層を横方向に形成して紫外線領域の光のみに感光する横型の紫外線感光素子を有する紫外線センサを形成し、紫外線領域の光の強度を検出しているものもある（例えば、特許文献２参照。）。
【特許文献１】特開平２−２４０５２７号公報（第２頁−第４頁、第１図、第４図）
【特許文献２】特開平７−１６２０２４号公報（第４頁段落００２５−第５頁段落００３５、第２図、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１および特許文献２に記載されているように、感光素子が感光する光の波長領域は、空乏層が形成されるシリコン層の受光面からの深さに依存するため、ＳＯＩ構造の半導体基板の薄いシリコン半導体層に横型の紫外線感光素子を形成した場合には、深い位置に空乏層を形成することを要求される可視光感光素子を形成するためのシリコン半導体層の厚さが不足し、ＳＯＩ構造の半導体基板に、紫外線感光素子と可視光感光素子とを同時に形成することは困難であるという問題がある。
【０００５】
このため、紫外線感光素子を備えた紫外線センサと可視光感光素子を備えた可視光センサとを別に設け、周辺回路を形成した配線基板等に実装して光センサを形成すると、製造コストが増大すると共に、これを装着した機器に、配線基板を設けるスペースを確保しなければならず、紫外線領域の光の検出機能と可視光領域の光の検出機能とを備えた光センサを装着した機器の小型化を図ることが困難になるという問題が生ずる。
【０００６】
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ構造の半導体基板に、紫外線感光素子と可視光感光素子とを形成して、１チップ化された小型の光センサを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、シリコン基板と、前記シリコン基板上に形成された絶縁層と、前記絶縁層上に形成されたシリコン半導体層とを有する半導体基板に形成された光センサであって、前記シリコン半導体層に形成された紫外線感光素子と、前記シリコン基板に形成された可視光感光素子とを備えたことを特徴とする。
【発明の効果】
【０００８】
これにより、本発明は、紫外線の検出機能と可視光の検出機能とを備えた光センサを１チップ化して小型化することができ、光センサを装着した機器の小型化を容易に図ることができるという効果が得られる。
【発明を実施するための最良の形態】
【０００９】
以下に、図面を参照して本発明による光センサおよびそれを備えたフォトＩＣの実施例について説明する。
【実施例】
【００１０】
図１は実施例の光センサの上面を示す説明図、図２は実施例の光センサの断面を示す説明図、図３ないし図６は実施例の光センサを備えたフォトＩＣの製造方法を示す説明図である。
なお、図２は図１のＡ−Ａ断面線に沿った断面図である。
図１、図２において、１は光センサであり、シリコン（Ｓｉ）からなるシリコン基板２上に、酸化シリコン（ＳｉＯ２）からなる絶縁層としての埋込み酸化膜３を挟んで薄い単結晶シリコンからなるシリコン半導体層４を形成したＳＯＩ構造の半導体基板のシリコン半導体層４に形成された紫外線感光素子１１、並びに第１の可視光感光素子２１および第２の可視光感光素子３１を備えている。
【００１１】
本実施例のシリコン半導体層４には、図３ないし図６に示すように、光センサ１の紫外線感光素子１１を形成するための紫外線素子形成領域５、周辺回路を構成するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）としてのｎＭＯＳ素子４１や図示しないｐＭＯＳ素子を形成するための複数のトランジスタ形成領域６が設定され、紫外線素子形成領域５には、トランジスタ形成領域６のシリコン半導体層４の厚さより薄いシリコン半導体層４を形成する領域として、薄膜化領域７が設定されている。
【００１２】
また、シリコン半導体層４には、紫外線素子形成領域５、および複数のトランジスタ形成領域６のそれぞれの周囲を囲う領域に、素子分離層８を形成するための素子分離領域９が設定され、その素子分離領域９のシリコン基板２には、第１の可視光感光素子２１を形成するための第１の可視光素子形成領域１０ａ、第２の感光素子３１を形成するための第２の可視光素子形成領域１０ｂが設定されている。
【００１３】
本実施例のシリコン基板２は、本実施例の第１導電型不純物であるボロン（Ｂ）や２フッ化ボロン（ＢＦ２）等のＰ型不純物を予め比較的低濃度に拡散させて、Ｐ型のシリコン基板２（以下、Ｐ型シリコン基板２という。）として形成されている。
また、素子分離層８は、素子分離領域９のシリコン半導体層４に、酸化シリコン等の絶縁材料で埋込み酸化膜３に達して形成されており、紫外線素子形成領域５、および複数のトランジスタ形成領域６の隣合うそれぞれの間を電気的に絶縁分離する機能を有している。
【００１４】
なお、本説明においては、図１、図２等に示すように、素子分離層８は区別のために網掛けを付して示す。
本実施例の紫外線感光素子１１は、シリコン半導体層４に設定された紫外線素子形成領域５に形成される。
１２はＰ型高濃度拡散層（第１の拡散層）であり、紫外線素子形成領域５のシリコン半導体層４にＰ型不純物を比較的高濃度に拡散させて形成された拡散層であって、図１に示すように、素子分離層８の内側の一の辺に接する峰部と、峰部から一の辺に対向する他の辺に向けて延在する複数の櫛歯部とで形成されている。
【００１５】
本実施例のＰ型高濃度拡散層１２は、峰部から２本の櫛歯部を延在させて「π」字状の櫛型に形成されている。
１４はＮ型高濃度拡散層（第２の拡散層）であり、紫外線素子形成領域５のシリコン半導体層４に、第１導電型不純物とは逆型の本実施例の第２導電型不純物であるリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的高濃度に拡散させて形成された拡散層であって、図１に示すように、素子分離層８の内側の他の辺に接する峰部と、峰部から対向する一の辺に向けて延在する複数の櫛歯部とで形成されている。
【００１６】
本実施例のＮ型高濃度拡散層１４は、峰部の両端部と中央部から３本の櫛歯部を延在させて「Ｅ」字状の櫛型に形成されている。
１５は低濃度拡散層としてのＰ型低濃度拡散層（第３の拡散層）であり、互いに離間して櫛歯部を噛合わせて対向配置されたＰ型高濃度拡散層１２とＮ型高濃度拡散層１４とにそれぞれ接する、厚さを薄くしたシリコン半導体層４に、Ｐ型不純物を比較的低濃度に拡散させて形成された拡散層であって、ここに形成されるシリコン半導体層４の上面に沿った面方向の空乏層に光が照射されたときに、主に紫外線を吸収して電子−正孔対を発生させる。
【００１７】
また、この厚さを薄くしたシリコン半導体層４を形成するために、図１に示す紫外線素子形成領域５の「π」字状のＰ型高濃度拡散層１２と、「Ｅ」字状のＮ型高濃度拡散層１４とに挟まれたＰ型低濃度拡散層１５を形成する領域が、薄膜化領域７として設定されている。
本実施例の第１の可視光感光素子２１は、素子分離領域９のＰ型シリコン基板２に設定された第１の可視光素子形成領域１０ａに形成される。
【００１８】
２２は第１のウェル層としての第１のＮウェル層であり、半導体基板に形成された第１の可視光素子形成領域１０ａの素子分離層８および埋込み酸化膜３をエッチング除去して露出させたＰ型シリコン基板２のほぼ全域に、Ｎ型不純物を比較的低濃度に拡散させて形成された、Ｐ型シリコン基板２の上面（受光面という。）からの深さが比較的深い拡散層であって、本実施例では２５００ｎｍ程度の深さまで形成されている。
【００１９】
２３は第１の第１導電型拡散層としての第１のＰ＋拡散層であり、第１のＮウェル層２２の中央部の表層に、Ｐ型不純物を比較的高濃度に拡散させて形成された拡散層であって、受光面から５００ｎｍ程度の深さに形成されている。
この第１のＰ＋拡散層２３の底面と第１のＮウェル層２２との界面の第１のＮウェル層２２側に形成される比較的深い空乏層に、受光面から第１のＰ＋拡散層２３を透過した光が照射されたときに、主に可視光および赤外線を吸収して電子−正孔対を発生させる。
【００２０】
２４、２５は第１の第２導電型拡散層としての第１のＮ＋拡散層であり、第１のＮウェル層２２の中央部に形成された第１のＰ＋拡散層２３の両側に、Ｎ型不純物を比較的高濃度に拡散させて形成された拡散層であって、それぞれ第１のＰ＋拡散層２３から離間した位置に形成されている。
本実施例の第２の可視光感光素子３１は、素子分離領域９のＰ型シリコン基板２に設定された第２の可視光素子形成領域１０ｂに形成される。
【００２１】
３２は第２のウェル層としての第２のＮウェル層であり、半導体基板に形成された第２の可視光素子形成領域１０ｂの素子分離層８および埋込み酸化膜３をエッチング除去して露出させたＰ型シリコン基板２のほぼ全域に、Ｎ型不純物を比較的低濃度に拡散させて形成された、Ｐ型シリコン基板２の受光面からの深さが比較的浅い拡散層であって、本実施例では１０００ｎｍ程度の深さまで形成されている。
【００２２】
３３は第２の第１導電型拡散層としての第２のＰ＋拡散層であり、第２のＮウェル層３２の中央部の表層に、Ｐ型不純物を比較的高濃度に拡散させて形成された拡散層であって、受光面から２００ｎｍ程度の深さに形成されている。
この第２のＰ＋拡散層３３の底面と第２のＮウェル層３２との界面の第２のＮウェル層３２側に形成される比較的浅い空乏層に、受光面から第２のＰ＋拡散層３３を透過した光が照射されたときに、主に可視光を吸収して電子−正孔対を発生させる。
【００２３】
３４、３５は第２の第２導電型拡散層としての第２のＮ＋拡散層であり、第２のＮウェル層３２の中央部に形成された第２のＰ＋拡散層の両側に、Ｎ型不純物を比較的高濃度に拡散させて形成された拡散層であって、それぞれ第２のＰ＋拡散層３３から離間した位置に形成されている。
本実施例の紫外線感光素子１１、並びに第１および第２の可視光感光素子２１、３１は、図６（Ｐ１８）等に示すように、紫外線感光素子１１、第１および第２の可視光感光素子２１、３１を制御する周辺回路を構成するｎＭＯＳ素子４１および図示しないｐＭＯＳ素子等とともに形成され、光センサ１を備えたフォトＩＣが形成される。
【００２４】
本実施例のｎＭＯＳ素子４１は、シリコン半導体層４に設定されたトランジスタ形成領域６に形成される。
図６（Ｐ１８）において、４２はゲート酸化膜であり、酸化シリコン等の絶縁材料からなる比較的膜厚の薄い絶縁膜である。
４３はゲート電極であり、ソース層４５（後述）と同じ型の不純物（本実施例では、第２導電型不純物であるＮ型）を比較的高濃度に拡散させたポリシリコン等からなる電極であって、トランジスタ形成領域６のゲート長方向の中央部にゲート酸化膜４２を挟んでトランジスタ形成領域６のシリコン半導体層４に対向して形成され、その側面には酸化シリコン等の絶縁材料からなるサイドウォール４４が形成されている。
【００２５】
トランジスタ形成領域６のゲート電極４３の両側のシリコン半導体層４には、Ｎ型不純物を比較的高濃度に拡散させたソース層４５およびドレイン層４６が形成されている。
上記のゲート酸化膜４２下のＰ型不純物を比較的低濃度に拡散させたシリコン半導体層４の間のＰ型のシリコン半導体層４が、本実施例のｎＭＯＳ素子４１のチャネルが形成されるチャネル領域４８として機能する。
【００２６】
なお、ｐＭＯＳ素子は、シリコン半導体層４に設定された他のトランジスタ形成領域６にｎＭＯＳ素子４１の不純物の導電型を逆にして同様に形成される。
また、上記のゲート長方向は、シリコン半導体層４の上面と平行に、ソース層４５からドレイン層４６へ向かう方向、またはその逆の方向をいう。
５０はシリサイド層であり、コバルト（Ｃｏ）やチタン（Ｔｉ）等のシリサイド化材料をアニール処理によりシリコンと化合させて形成されたシリコン化合物からなる導電性を有する層であって、ｎＭＯＳ素子４１のゲート電極４３、ソース層４５およびドレイン層４６の上部、並びに紫外線感光素子１１のＰ型高濃度拡散層１２およびＮ型高濃度拡散層１４の上部に形成されている。
【００２７】
５２は層間絶縁膜であり、半導体層４上に形成された紫外線感光素子１１やｎＭＯＳ素子４１等、Ｐ型シリコン基板２に形成された第１および第２の可視光感光素子２１、３１を覆うＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａ  Ｇｌａｓｓ）や酸化シリコン等の透光性を有する絶縁材料からなる比較的の膜厚の厚い絶縁膜である。
５４はコンタクトプラグであり、層間絶縁膜５２を貫通してｎＭＯＳ素子４１のソース層４５およびドレイン層４６のシリサイド層５０、紫外線感光素子１１のＰ型高濃度拡散層１２およびＮ型高濃度拡散層１４、第１および第２の可視光感光素子２１、３１の第１および第２のＰ＋拡散層２３、３３、第１および第２のＮ＋拡散層２４、２５、３４、３５に達する貫通穴として開口されたコンタクトホールにそれぞれタングステン（Ｗ）やアルミニウム（Ａｌ）等の導電材料を埋め込んで形成された導電プラグであって、層間絶縁膜５２上に、コンタクトプラグ５４と同様の導電材料で形成された配線５５に電気的に接続している。
【００２８】
図３ないし図５において、６１はマスク部材としてのレジストマスクであり、フォトリソグラフィによりシリコン半導体層４上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
本実施例の薄膜化領域７の厚さの薄いシリコン半導体層４の厚さは、出願人が特願２００７−３１１０８０等において提案した、３ｎｍ以上、３６ｎｍ以下の範囲の厚さに形成される（本実施例では、３０ｎｍ）。
【００２９】
このような厚さに設定すれば、紫外線領域の波長にピーク感度を有する紫外線感光素子１１を形成することができるからである。
また、シリコン半導体層４の厚さは、ｎＭＯＳ素子４１等のＭＯＳＦＥＴの動作を確保するために、４０ｎｍ以上、１００ｎｍ以下の範囲の厚さ（本実施例では、５０ｎｍ）に形成される。
【００３０】
以下に、図３ないし図６にＰで示す工程に従って、本実施例の光センサを備えたフォトＩＣの製造方法について説明する。
本実施例で用いる半導体基板は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法により埋込み酸化膜３上にシリコン層を残して形成されたＳＯＩ構造の半導体基板、または埋込み酸化膜３上にシリコン層を貼合せて形成されたＳＯＩ構造の半導体基板のシリコン層に熱酸化法により犠牲酸化膜を形成し、これをウェットエッチングにより除去してシリコン半導体層４の厚さを５０ｎｍに形成した基板である。
【００３１】
Ｐ１（図３）、Ｐ型シリコン基板２上に形成された埋込み酸化膜３上に、厚さを５０ｎｍとしたのシリコン半導体層４を形成した半導体基板を準備し、そのシリコン半導体層４上に熱酸化法により薄い膜厚のパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコン（Ｓｉ３Ｎ４）からなるシリコン窒化膜を形成し、そのシリコン窒化膜上にフォトリソグラフィにより素子分離領域９を露出させたレジストマスク６１（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜を除去してパッド酸化膜を露出させる。
【００３２】
前記のレジストマスク６１を除去し、露出したシリコン窒化膜をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、素子分離領域９のシリコン半導体層４を酸化して埋込み酸化膜３に達する素子分離層８を形成し、ウェットエッチングによりシリコン窒化膜およびパッド酸化膜を除去し、シリコン半導体層４の素子分離領域９に素子分離層８を形成する。
【００３３】
そして、フォトリソグラフィにより、シリコン半導体層４上に、シリコン半導体層４の紫外線素子形成領域５およびトランジスタ形成領域６を露出させた、つまり図示しないｐＭＯＳ素子を形成するトランジスタ形成領域６を覆うレジストマスク６１を形成し、これをマスクとして、露出している紫外線素子形成領域５およびトランジスタ形成領域６のシリコン半導体層４にＰ型不純物イオンを注入し、それぞれのシリコン半導体層４にＰ型不純物を比較的低濃度に注入したＰ型低濃度注入層１５ａ、４８ａを形成し、前記のレジストマスク６１を除去する。
【００３４】
Ｐ２（図３）、熱酸化法により、シリコン半導体層４の上面を酸化して酸化シリコンからなるシリコン酸化膜を形成し、そのシリコン酸化膜上にＣＶＤ法によりポリシリコンを堆積して比較的厚膜のポリシリコン層を形成し、フォトリソグラフィによりポリシリコン層上に、トランジスタ形成領域６のゲート長方向の中央部のゲート電極４３の形成領域を覆うレジストマスク６１（不図示）を形成し、これをマスクとして異方性エッチングによりポリシリコン層およびシリコン酸化膜をエッチングしてシリコン半導体層４を露出させ、ゲート酸化膜４２を介してシリコン半導体層４に対向するゲート電極４３を形成し、前記のレジストマスク６１を除去する。
【００３５】
Ｐ３（図３）、次いで、ゲート電極４３等のシリコン半導体層４上の全面に、ＣＶＤ法により酸化シリコンを堆積してシリコン酸化膜を形成し、異方性エッチングによりシリコン酸化膜をエッチングして、ゲート電極４３の上面およびシリコン半導体層４の上面を露出させ、ゲート電極４３の側面にサイドウォール４４を形成する。
Ｐ４（図３）、フォトリソグラフィにより、シリコン半導体層４上に、第１および第２の可視光素子形成領域１０ａ、１０ｂの素子分離層８をそれぞれ露出させたレジストマスク６１を形成し、これをマスクとして、異方性エッチングにより露出している素子分離層８および埋込み酸化膜３をエッチングして、第１および第２の可視光素子形成領域１０ａ、１０ｂのＰ型シリコン基板２を露出させる。
【００３６】
Ｐ５（図３）、工程Ｐ４で形成したレジストマスク６１を除去し、ゲート電極４３等のシリコン半導体層４上および露出させたＰ型シリコン基板２等の全面に、ＣＶＤ法により、ＮＳＧを堆積して絶縁材料層としてのＮＳＧ層６２を所定の膜厚（本実施例では、１０ｎｍ）に形成し、フォトリソグラフィにより、ＮＳＧ層６２上に、第１の可視光素子形成領域１０ａの第１のＮウェル層２２の形成領域のＰ型シリコン基板２上のＮＳＧ層６２を露出させたレジストマスク６１を形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）イオンを、注入エネルギ２ＭｅＶ、ドーズ量１×１０１３／ｃｍ２の注入条件で注入し、Ｐ型シリコン基板２の第１の可視光素子形成領域１０ａにＮ型不純物を比較的深く、低濃度に注入した第１のＮウェル注入層２２ａを形成する。
【００３７】
Ｐ６（図４）、工程Ｐ５で形成したレジストマスク６１を除去し、フォトリソグラフィにより、ＮＳＧ層６２上に、第２の可視光素子形成領域１０ｂの第２のＮウェル層３２の形成領域のＰ型シリコン基板２上のＮＳＧ層６２を露出させたレジストマスク６１を形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）イオンを、注入エネルギ５００ＫｅＶ、ドーズ量３×１０１２／ｃｍ２の注入条件で注入し、Ｐ型シリコン基板２の第２の可視光素子形成領域１０ｂにＮ型不純物を比較的浅く、低濃度に注入した第２のＮウェル注入層３２ａを形成する。
【００３８】
Ｐ７（図４）、工程Ｐ６で形成したレジストマスク６１を除去し、フォトリソグラフィにより、ＮＳＧ層６２上に、第１および第２のＮウェル注入層２２ａ、３２ａの中央部の第１および第２のＰ＋拡散層２３、３３の形成領域のＰ型シリコン基板２上のＮＳＧ層６２をそれぞれ露出させたレジストマスク６１を形成し、これをマスクとして、Ｐ型不純物（本実施例では、２フッ化ボロン）イオンを、注入エネルギ４０ＫｅＶ、ドーズ量５×１０１５／ｃｍ２の注入条件で注入し、第１および第２のＮウェル注入層２２ａ、３２ａの表層にＰ型不純物を比較高濃度に注入したＰ型高濃度注入層２３ａ、３３ａを形成する。
【００３９】
Ｐ８（図４）、工程Ｐ７で形成したレジストマスク６１を除去し、フォトリソグラフィにより、ＮＳＧ層６２上に、第１および第２のＮウェル注入層２２ａ、３２ａのＰ型高濃度注入層２３ａ、３３ａのそれぞれの両側の第１および第２のＮ＋拡散層２４、２５、３４、３５の形成領域のＰ型シリコン基板２上のＮＳＧ層６２をそれぞれ露出させたレジストマスク６１を形成し、これをマスクとして、Ｎ型不純物（本実施例では、リン）イオンを、注入エネルギ３００ＫｅＶ、ドーズ量５×１０１２／ｃｍ２の注入条件で、次いで、注入エネルギ６０ＫｅＶ、ドーズ量５×１０１５／ｃｍ２の注入条件で、２段階に連続して注入し、第１および第２のＮウェル注入層２２ａ、３２ａのＰ型高濃度注入層２３ａ、３３ａのそれぞれの両側の表層にＮ型不純物を比較高濃度に注入したＮ型高濃度注入層２４ａ、２５ａ、３４ａ、３５ａを形成する。
【００４０】
この２段階のイオン注入により、各Ｎ型高濃度注入層２４ａ、２５ａ、３４ａ、３５ａの深さ方向の不純物の濃度分布を均質化することができ、注入層の上面側にＰ型不純物が残存することによる予期せぬＰＮ接合の形成を防止することができる。
Ｐ９（図４）、工程Ｐ８で形成したレジストマスク６１を除去し、フォトリソグラフィにより紫外線素子形成領域５のＮ型高濃度拡散層１４の形成領域（図１に示す「Ｅ」字状の部位）およびトランジスタ形成領域６のシリコン半導体層４上のＮＳＧ層６２を露出させたレジストマスク６１を形成し、これをマスクとしてシリコン半導体層４、およびゲート電極４３のポリシリコンにＮ型不純物イオンを注入し、ゲート電極４３にＮ型不純物を高濃度に注入すると共に、サイドウォール４４の両側のソース層４５およびドレイン層４６の形成領域のシリコン半導体層４、並びにＮ型高濃度拡散層１４の形成領域のシリコン半導体層４に、Ｎ型不純物を高濃度に注入したＮ型高濃度注入層１４ａ、４５ａ、４６ａを形成する。
【００４１】
Ｐ１０（図４）、工程Ｐ９で形成したレジストマスク６１を除去し、フォトリソグラフィにより、紫外線素子形成領域５のＰ型高濃度拡散層１２の形成領域（図１に示す「π」字状の部位）のシリコン半導体層４上のＮＳＧ層６２を露出させたレジストマスク６１を形成し、これをマスクとしてシリコン半導体層４にＰ型不純物イオンを注入し、Ｐ型高濃度拡散層１２の形成領域のシリコン半導体層４に、Ｐ型不純物を高濃度に注入したＰ型高濃度注入層１２ａを形成する。
【００４２】
Ｐ１１（図５）、工程Ｐ１０で形成したレジストマスク６１を除去し、高温の熱処理により、各注入層に注入された不純物を活性化して、各拡散層に所定の型の不純物を所定の濃度で拡散させ、紫外線素子形成領域５に、紫外線感光素子１１のＰ型高濃度拡散層１２、Ｎ型高濃度拡散層１４およびＰ型低濃度拡散層１５を形成し、第１の可視光素子形成領域１０ａに、第１の可視光感光素子２１の、深さ２５００ｎｍ程度の第１のＮウェル層２２、深さ５００ｎｍの第１のＰ＋拡散層２３および第１のＮ＋拡散層２４、２５を形成し、第２の可視光素子形成領域１０ｂに、第２の可視光感光素子３１の、深さ１０００ｎｍの第２のＮウェル層３２、深さ２００ｎｍ程度の第２のＰ＋拡散層３３および第２のＮ＋拡散層３４、３５を形成すると共に、トランジスタ形成領域６に、ｎＭＯＳ素子４１のソース層４５、ドレイン層４６およびチャネル領域４８を形成する。
【００４３】
そして、熱処理後に、ＮＳＧ層６２上に、フォトリソグラフィにより、上記した薄膜化領域７のシリコン半導体層４上のＮＳＧ層６２を露出させた開口部６４を有するレジストマスク６１を形成する。
Ｐ１２（図５）、工程Ｐ１１で形成したレジストマスク６１をマスクとして、異方性エッチングにより、露出しているＮＳＧ層６２およびシリコン半導体層４をエッチングして、シリコン半導体層４の厚さを薄膜化領域７に設定された所定の厚さ（本実施例では、３０ｎｍ）に薄膜化するための凹部６５を形成し、Ｐ型低濃度拡散層１５の厚さを所定の厚さに薄膜化する。
【００４４】
Ｐ１３（図５）、工程Ｐ１１で形成したレジストマスク６１を除去し、残留しているＮＳＧ層６２をそのままにして、ゲート電極４３、凹部６５、並びにシリコン半導体層４およびＰ型シリコン基板２上のＮＳＧ層６２等上の全面に、ＣＶＤ法により、ＮＳＧを堆積してＮＳＧ層６２の厚さを増加させ、フォトリソグラフィにより厚さを増加させたＮＳＧ層６２上に、薄膜化領域７およびその周囲、並びに第１および第２の可視光素子形成領域１０ａ、１０ｂおよびその周囲のＮＳＧ層６２を覆う、つまりＰ型高濃度拡散層１２、Ｎ型高濃度拡散層１４、並びにｎＭＯＳ素子４１のソース層４５およびドレイン層４６、ゲート電極４３上のシリサイド層形成領域のシリコン半導体層４およびポリシリコンを露出させたレジストマスク６１を形成する。
【００４５】
Ｐ１４（図５）、工程Ｐ１３で形成したレジストマスク６１をマスクとして、ＮＳＧを選択的にエッチングする異方性エッチングにより、露出しているＮＳＧ層６２をエッチングして、シリコン半導体層４およびゲート電極４３のポリシリコンを露出させる。
Ｐ１５（図５）、工程Ｐ１３で形成したレジストマスク６１を除去し、ゲート電極４３上、残留させたＮＳＧ層６２、素子分離層８等のシリコン半導体層４上の全面に、スパッタ法によりシリサイド化材料（本実施例では、コバルト）からなるシリサイド化材料層を形成し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を含むサリサイド処理により、Ｐ型高濃度拡散層１２、Ｎ型高濃度拡散層１４、並びにｎＭＯＳ素子４１のソース層４５およびドレイン層４６のシリコン半導体層４、およびゲート電極４３のポリシリコンをシリサイド化して、各拡散層にシリサイド層５０を形成する。この場合のサリサイド処理は、ＲＴＡを施してから未反応のシリサイド化材料層を除去するまでの処理をいう。
【００４６】
この場合に、残留させたＮＳＧ層６２、素子分離層８は、シリサイド化材料とシリコンとの反応を防止するマスクとして機能する。
Ｐ１６（図６）、サリサイド処理後に、残留しているＮＳＧ層６２をそのままにして、シリコン半導体層４およびＰ型シリコン基板２上の全面に、ＣＶＤ法によりＮＳＧを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜５２を形成し、フォトリソグラフィにより層間絶縁膜５２上に、第１および第２の可視光感光素子２１、３１の、第１および第２のＰ＋拡散層２３、３３、第１および第２のＮ＋拡散層２４、２５、３４、３５上のそれぞれのコンタクトプラグ５４の形成領域の層間絶縁膜５２を露出させた開口部を有するレジストマスク６１（不図示）を形成し、これをマスクとしてＮＳＧを選択的にエッチングする異方性エッチングにより層間絶縁膜５２を貫通して前記の各拡散層上に達するコンタクトホールを形成し、前記のレジストマスク６１の除去後に、ＣＶＤ法またはスパッタ法によりコンタクトホール内に導電材料を埋め込んでコンタクトプラグ５４を形成し、その上面を平坦化処理して層間絶縁膜５２の上面を露出させる。
【００４７】
Ｐ１６（図６）、フォトリソグラフィにより層間絶縁膜５２上に、紫外線感光素子１１のＰ型高濃度拡散層１２およびＮ型高濃度拡散層１４、並びにｎＭＯＳ素子４１のソース層４５およびドレイン層４６上のコンタクトプラグ５４の形成領域の層間絶縁膜５２を露出させた開口部を有するレジストマスク６１（不図示）を形成し、工程Ｐ１５と同様にして、前記の各拡散層上のシリサイド層５０に達するコンタクトホールを形成し、前記のレジストマスク６１の除去後に、工程Ｐ１５と同様にして、コンタクトプラグ５４を形成し、平坦化処理後に、前記と同様にして、ゲート電極４３のシリサイド層５０に達するコンタクトプラグ５４を形成し、平坦化処理を施して層間絶縁膜５２の上面を露出させる。
【００４８】
Ｐ１７（図６）、そして、ＣＶＤ法またはスパッタ法により、層間絶縁膜５２上に導電材料からなる配線層を形成し、フォトリソグラフィにより配線層上に配線５５の形成領域を覆うレジストマスク６１（不図示）を形成し、これをマスクとして配線層をエッチングして層間絶縁膜５２を露出させ、前記のレジストマスク６１を除去して各コンタクトプラグ５４に電気的に接続する配線５５を形成する。
【００４９】
このようにして、本実施例の紫外線感光素子１１、第１および第２の可視光感光素子２１、３１を備えた、１チップ化された光センサ１が形成され、それらを制御する周辺回路を構成するｎＭＯＳ素子４１等を備えたフォトＩＣが形成される。
この光センサ１を用いて、紫外線領域（波長４００ｎｍ以下）の光の強度、および可視光領域（波長４００〜８００ｎｍ）の光の強度を検出する場合は、図７に示すように、シリコン半導体層４に形成した、紫外線感光素子１１のＮ型高濃度拡散層１４とＰ型高濃度拡散層１２との間に電圧を印加すると、Ｐ型低濃度拡散層１５に面方向の薄い空乏層が形成され、この空乏層に、透光性を有するＮＳＧ等の絶縁材料で形成された層間絶縁膜５２およびＮＳＧ層６２を透過した光が照射されると、Ｐ型低濃度拡散層１５の厚さにより可視光領域がカットされ、紫外線領域の光が吸収されて電子−正孔対が発生し、これがＰ型高濃度拡散層１２から電流として引出され、紫外線領域の光の強度が検出される。
【００５０】
一方、Ｐ型シリコン基板２に形成した、第１の可視光感光素子２１の、第１のＰ＋拡散層２３と第１のＮ＋拡散層２４との間に電圧を印加すると、比較的深く形成された第１のＮウェル層２２に、第１のＰ＋拡散層２３の底面から深い空乏層が形成され、この深い空乏層に、層間絶縁膜５２、ＮＳＧ層６２および第１のＰ＋拡散層２３を透過した光が照射されると、可視光および赤外線領域の光が吸収されて電子−正孔対が発生し、これが第１のＰ＋拡散層２３から電流Ｉｐ−１として引出され、印加する電圧を１Ｖとし、波長３００〜１１００ｎｍの領域の光を照射した場合に、図８に示す、波長５５０ｎｍをピークとした分光感度特性が得られる。
【００５１】
また、第２の可視光感光素子３１の、第２のＰ＋拡散層３３と第２のＮ＋拡散層３４との間に電圧を印加すると、比較的浅く形成された第２のＮウェル層３２に、第２のＰ＋拡散層３３の底面から浅い空乏層が形成され、この浅い空乏層に、層間絶縁膜５２、ＮＳＧ層６２および第２のＰ＋拡散層３３を透過した光が照射されると、主に可視光領域の光が吸収されて電子−正孔対が発生し、これが第２のＰ＋拡散層３３から電流Ｉｐ−２として引出され、印加する電圧を１Ｖとし、波長３００〜１１００ｎｍの領域の光を照射した場合に、図９に示す、波長４５０ｎｍをピークとした分光感度特性が得られる。
【００５２】
そして、第２の可視光感光素子３１の電流Ｉｐ−２に所定の係数を乗じて、第１の可視光感光素子２１の電流Ｉｐ−１から減じると、図１０に示す、波長５００ｎｍをピークとし、主に波長４００〜８００ｎｍに感度を有する分光感度特性が得られ、可視光領域の光の強度が正確に検出される。
前記の所定の係数は、電流Ｉｐ−１における８００ｎｍ以上の赤外線領域の分光感度を、電流Ｉｐ−２によって減算により相殺するように設定される。
【００５３】
また、前記の演算や電圧の印加等は、シリコン半導体層４に形成したｎＭＯＳ素子４１等からなる周辺回路により行われる。
このように、本実施例の光センサ１は、ＳＯＩ構造の半導体基板のシリコン半導体層４に紫外線感光素子１１を形成し、Ｐ型シリコン基板２に第１および第２の可視光感光素子２１、３１を形成して、紫外線の検出機能と可視光の検出機能とを備えた状態で１チップ化されているので、光センサ１を装着した機器の小型化を容易に図ることができる。
【００５４】
また、シリコン半導体層４に形成したｎＭＯＳ素子４１等からなる周辺回路を含めて１チップ化することが可能であるので、光センサ１を備えたフォト１Ｃを容易に形成することができ、光センサ１を装着した機器の小型化を更に促進することが可能になる。
この場合に、ｎＭＯＳ素子４１等のＭＯＳＦＥＴをＳＯＩ構造の半導体基板のシリコン半導体層４に形成するのは、Ｐ型シリコン基板２と同様のバルク基板上に形成されるＭＯＳＦＥＴに較べて、ソース層４５およびドレイン層４６の底面にＰＮ接合がないため、寄生容量が抑えられる結果、高速動作が可能であり、埋込み酸化膜３に達する素子分離層８によって隣の半導体素子と完全に分離されるため、寄生素子の誤動作（ラッチアップ等）が起きない等の利点があるからである。
【００５５】
更に、本実施例では、高温の熱処理を要する素子分離層８やゲート絶縁膜４２等の形成後に、紫外線素子形成領域５のシリコン半導体層４、第１および第２の可視光素子形成領域１０ａ、１０ｂのＰ型シリコン基板２に所定の不純物を注入し、その後に各注入層の不純物を１度の熱処理で活性化させて拡散層を形成するので、各注入層は工程の途中で熱処理の影響を受けることはなく、各注入層の不純物プロファイルを容易に制御することができる。
【００５６】
更に、本実施例の紫外線感光素子１１は、そのＰ型高濃度拡散層１２およびＮ型高濃度拡散層１４に所定の不純物を拡散させた後に、薄膜化領域７のシリコン半導体層４をエッチングにより掘り込んで、所定の厚さに薄膜化されたＰ型低濃度拡散層１５を形成するので、Ｐ型高濃度拡散層１２やＮ型高濃度拡散層１４を形成するための高濃度の不純物イオンの注入時に、各高濃度拡散層に隣接する領域のＰ型低濃度拡散層１５の上面に表面荒れが生じたとしても、その後に表面荒れの生じた領域を除去することができ、暗電流を低減した紫外線感光素子１１を安定して形成することができる。
【００５７】
更に、本実施例の紫外線感光素子１１のＰ型高濃度拡散層１２およびＮ型高濃度拡散層１４は、ｎＭＯＳ素子４１のソース層４５およびドレイン層４６を形成するシリコン半導体層４と同じ厚さのシリコン半導体層４に形成されているので、Ｐ型高濃度拡散層１２、Ｎ型高濃度拡散層１４に達するコンタクトホールの深さを、ｎＭＯＳ素子４１のソース層４５等の拡散層に達するコンタクトホールの深さと同じにすることができ、ｎＭＯＳ素子４１等を形成するシリコン半導体層４の厚さを他の厚さにした場合に較べてコンタクトプラグを形成するときの工程を簡素化して、光センサ１の製造工程の簡略化を図ることができる。
【００５８】
更に、本実施例では、シリサイド層を形成するときのマスク等に用いる絶縁材料層（ＮＳＧ層６２）を、層間絶縁膜５２と同じ絶縁材料であるＮＳＧを用いて形成するので、マスクとして用いた絶縁材料層を残留させた状態で、絶縁材料層の厚さを増加させて層間絶縁膜５２を形成しても、光の透過時における屈折率の影響を無視することができ、異なる絶縁材料を用いた場合の絶縁材料の除去工程を省略して光センサ１の製造工程の簡略化を図ることができる。
【００５９】
以上説明したように、本実施例では、シリコン基板上に形成された埋込み酸化膜上のシリコン半導体層に、Ｐ型高濃度拡散層およびＮ型高濃度拡散層より薄膜化されたＰ型低濃度拡散層を有する紫外線感光素子を形成し、素子分離層および埋込み酸化膜を除去したシリコン基板に、受光面からの深さの深い第１のＮウェル層を有する第１の可視光感光素子と、深さの浅い第２のＮウェル層を有する第２の可視光感光素子とを形成するようにしたことによって、紫外線の検出機能と可視光の検出機能とを備えた光センサを１チップ化して小型化することができ、光センサを装着した機器の小型化を容易に図ることができる。
【００６０】
なお、上記実施例においては、第１のＮウェル層と第２のＮウェル層の受光面からの深さを変えて、空乏層の深さを変更するとして説明したが、第１のＮウェル層と第２のＮウェル層の深さを同等にして、それぞれの不純物濃度を異なる濃度とし、ＰＮ接合を形成する不純物の濃度差を変えて空乏層の深さを変更するようにしてもよい。
また、上記実施例においては、可視光感光素子を２つ形成して、演算により可視光領域の光の強度を検出するとして説明したが、蛍光灯で照明された室内等の赤外線の影響を受けにくい環境で用いる場合や精度をそれ程必要としない場合等には、第１および第２の可視光感光素子のいずれか１つを用いて可視光感光素子を１つにしてもよい。このようにすれば、光センサの製造コストを低減することができると共に、光センサの更なる小型化を図ることができる。
【００６１】
更に、上記実施例においては、紫外線感光素子の低濃度拡散層は、Ｐ型不純物を拡散させて形成するとして説明したが、Ｎ型の不純物を比較的低濃度に拡散させて形成しても、上記と同様の効果を得ることができる。
更に、上記実施例においては、Ｐ型高濃度拡散層は「π」字状、Ｎ型高濃度拡散層は「Ｅ」字状であるとして説明したが、それぞれの形状を逆にしてもよく、櫛歯部の数を更に多くしてもよい。
【００６２】
更に、上記実施例においては、各拡散層に拡散させる第１導電型不純物はＰ型不純物、第２導電型不純物はＮ型不純物として説明したが、これらを逆にして、第１導電型不純物としてＮ型不純物を、第２導電型不純物としてＰ型不純物を用いるようにしても、上記と同様の効果を得ることができる。
【図面の簡単な説明】
【００６３】
【図１】実施例の光センサの上面を示す説明図
【図２】実施例の光センサの断面を示す説明図
【図３】実施例の光センサを備えたフォトＩＣの製造方法を示す説明図
【図４】実施例の光センサを備えたフォトＩＣの製造方法を示す説明図
【図５】実施例の光センサを備えたフォトＩＣの製造方法を示す説明図
【図６】実施例の光センサを備えたフォトＩＣの製造方法を示す説明図
【図７】実施例の光センサの作動を示す説明図
【図８】実施例の第１の可視光感光素子の分光感度特性を示すグラフ
【図９】実施例の第２の可視光感光素子の分光感度特性を示すグラフ
【図１０】実施例の光センサの可視光領域の分光感度特性を示すグラフ
【符号の説明】
【００６４】
１    光センサ
２    シリコン基板
３    埋込み酸化膜
４    シリコン半導体層
５    紫外線素子形成領域
６    トランジスタ形成領域
７    薄膜化領域
８    素子分離層
９    素子分離領域
１０ａ  第１の可視光素子形成領域
１０ｂ  第２の可視光素子形成領域
１１  紫外線感光素子
１２  Ｐ型高濃度拡散層
１２ａ、２３ａ、３３ａ  Ｐ型高濃度注入層
１４  Ｎ型高濃度拡散層
１４ａ、２４ａ、２５ａ、３４ａ、３５ａ、４５ａ、４６ａ  Ｎ型高濃度注入層
１５  Ｐ型低濃度拡散層
１５ａ、４８ａ  Ｐ型低濃度注入層
２１  第１の可視光感光素子
２２  第１のＮウェル層
２２ａ  第１のＮウェル注入層
２３  第１のＰ＋拡散層
２４、２５  第１のＮ＋拡散層
３１  第２の可視光感光素子
３２  第２のＮウェル層
３２ａ  第２のＮウェル注入層
３３  第２のＰ＋拡散層
３４、３５  第２のＮ＋拡散層
４１  ｎＭＯＳ素子
４２  ゲート酸化膜
４３  ゲート電極
４４  サイドウォール
４５  ソース層
４６  ドレイン層
４８  チャネル領域
５０  シリサイド層
５２  層間絶縁膜
５４  コンタクトプラグ
５５  配線
６１  レジストマスク
６２  ＮＳＧ層
６４  開口部
６５  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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