(57)【要約】      （修正有）【課題】半導体基板上にポリシリコン膜を形成した後、熱処理工程条件を調節して実施することにより、ポリシリコン膜の粒子サイズの増加を抑制することができるフラッシュメモリ素子等の半導体メモリ素子の形成方法を提供する。【解決手段】半導体基板３００上にトンネル絶縁膜３０２を形成する段階と、トンネル絶縁膜３０２上に、高融点の金属物質を含むシリコン膜３０４を形成する段階とを含む。シリコン膜３０４に高融点の異種金属を混合することにより、後続で行う熱処理工程の際に、シリコン膜３０４内の応力を減少させて粒子成長を抑制することができるので、ナノサイズの粒子を形成して、半導体メモリ素子の電気的特性を向上させることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上にトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に、金属物質を含むシリコン膜を形成する段階とを含むことを特徴とする、半導体メモリ素子の形成方法。
【請求項２】
前記シリコン膜はポリシリコン膜で形成することを特徴とする、請求項１に記載の半導体メモリ素子の形成方法。
【請求項３】
前記金属物質は高融点の異種金属で形成することを特徴とする、請求項１に記載の半導体メモリ素子の形成方法。
【請求項４】
前記高融点の異種金属はＰＶＤ(physical vapor deposition)法またはＣＶＤ(chemical vapor deposition)法で形成することを特徴とする、請求項３に記載の半導体メモリ素子の形成方法。
【請求項５】
前記高融点の異種金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタリウム（Ｔａ）およびチタニウム（Ｔｉ）から選ばれた１種または２種以上の組み合わせを使用することを特徴とする、請求項３に記載の半導体メモリ素子の形成方法。
【請求項６】
前記シリコン膜を形成する段階の後、熱処理工程を行う段階をさらに含むことを特徴とする、請求項１に記載の半導体メモリ素子の形成方法。
【請求項７】
前記熱処理工程はファーネス(furnace)を用いて行うことを特徴とする、請求項６に記載の半導体メモリ素子の形成方法。
【請求項８】
前記熱処理工程は４００℃〜５００℃の温度を加えて行うことを特徴とする、請求項７に記載の半導体メモリ素子の形成方法。
【請求項９】
半導体基板上にトンネル絶縁膜および導電膜を形成する段階と、
前記導電膜の粒子成長エネルギーが低くなるように熱処理工程を行うが、熱処理工程は急速熱処理工程を行う段階とを含むことを特徴とする、半導体メモリ素子の形成方法。
【請求項１０】
前記導電膜はポリシリコン膜で形成することを特徴とする、請求項９に記載の半導体メモリ素子の形成方法。
【請求項１１】
前記急速熱処理工程はＲＴＰ、ＬＡＳＥＲ、ＦＬＡＳＨまたはＳＰＩＫＥ方式で行う ことを特徴とする、請求項９に記載の半導体メモリ素子の形成方法。
【請求項１２】
前記急速熱処理工程は５００℃〜１０００℃の温度を加えて３０秒〜６０秒間行うことを特徴とする、請求項９に記載の半導体メモリ素子の形成方法。
【請求項１３】
半導体基板上にトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上に、高融点の異種金属を含む導電膜を形成する段階と、
熱処理工程を行って前記導電膜の粒子サイズの増加を抑制する段階とを含むことを特徴とする、半導体メモリ素子の形成方法。
【請求項１４】
前記導電膜は、前記高融点の異種金属とポリシリコン膜の混合膜または前記ポリシリコン膜の単一膜で形成することを特徴とする、請求項１３に記載の半導体メモリ素子の形成方法。
【請求項１５】
前記熱処理工程は、ファーネスを用いて行い、或いは急速熱処理工程によって行うことを特徴とする、請求項１３に記載の半導体メモリ素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の形成方法に係り、特に、半導体メモリ素子のしきい値電圧の分布を改善する半導体メモリ素子の形成方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、構成、物質および駆動方式によって様々な種類に区別される。それらの中でも、特にフラッシュメモリ素子(flash memory device)は、携帯が簡便であり、大容量を実現することができるため、脚光を浴びている。
【０００３】
一般に、フラッシュメモリ素子は、半導体基板上にトンネル絶縁膜、フローティングゲート、誘電体膜およびコントロールゲートを順次積層して形成する。これらの中でフローティングゲートが電荷蓄積層として用いられるが、具体的な例を挙げて説明すると、次の通りである。
【０００４】
フローティングゲートは、導電膜で形成するが、好ましくはポリシリコンで形成することができる。最近、４０ｎｍ級以下の半導体メモリ素子を例として挙げると、ポリシリコン膜の中でもＰ型のドーフトポリシリコン(p-type doped polysilicon)膜を主に使用している。ポリシリコン膜は、ＣＶＤ(chemical vapor deposition)法で形成することができ、具体的に、ＳｉＨ4 およびＰＨ3 ガスを用いて熱ＣＶＤ(thermal chemical vapor deposition)法で形成することができる。ポリシリコン膜を形成した後は、ポリシリコン膜の抵抗を低めるための熱処理工程を行う。
【０００５】
熱処理工程は、ポリシリコン膜の抵抗を低めるが、粒子の大きさを増加させることができる。特に、半導体メモリ素子の高集積化に伴い、粒子の大きさ変化は後続のしきい値電圧の分布を変化させることができ、これにより半導体メモリ素子の電気的特性が劣化するおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、半導体基板上にポリシリコン膜を形成した後、熱処理工程条件を調節して実施することにより、ポリシリコン膜の粒子サイズの増加を抑制することができる半導体メモリ素子の形成方法を提供することにある。
【０００７】
本発明の他の目的は、導電膜形成工程の際に、高融点物質を追加して粒子サイズの増加を抑制することができる半導体メモリ素子の形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一実施例に係る半導体メモリ素子の形成方法は、半導体基板上にトンネル絶縁膜を形成する段階と、トンネル絶縁膜上に、金属物質を含むシリコン膜を形成する段階とを含むことを特徴とする。
【０００９】
ここで、シリコン膜はポリシリコン膜で形成し、金属物質は高融点の異種金属で形成する。
【００１０】
高融点の異種金属はＰＶＤ法またはＣＶＤ法で形成し、高融点の異種金属はタングステン（Ｗ）、モリブデン（Ｍｏ）、タンタリウム（Ｔａ）およびチタニウム（Ｔｉ）から選ばれた１種または２種以上の組み合わせを使用する。
【００１１】
シリコン膜を形成する段階の後、熱処理工程を行う段階をさらに含み、熱処理工程はファーネス(furnace)を用いて行う。この際、熱処理工程は４００℃〜５００℃の温度を加えて行う。
【００１２】
本発明の他の実施例に係る半導体メモリ素子の形成方法は、半導体基板上にトンネル絶縁膜および導電膜を形成する段階と、導電膜の粒子成長エネルギーが低くなるように熱処理工程を行うが、熱処理工程は急速熱処理工程を行う段階とを含むことを特徴とする。
【００１３】
導電膜はポリシリコン膜で形成し、急速熱処理工程はＲＴＰ、ＬＡＳＥＲ、ＦＬＡＳＨまたはＳＰＩＫＥ方式で行う。この際、急速熱処理工程は５００℃〜１０００℃の温度を加えて３０秒〜６０秒間行う。
【００１４】
本発明の別の実施例に係る半導体メモリ素子の形成方法は、半導体基板上にトンネル絶縁膜を形成する段階と、トンネル絶縁膜上に、高融点の異種金属を含む導電膜を形成する段階と、熱処理工程を行って導電膜の粒子サイズの増加を抑制する段階とを含むことを特徴とする。
【００１５】
導電膜は高融点の異種金属とポリシリコン膜の混合膜またはポリシリコン膜の単一膜で形成し、熱処理工程はファーネスを用いて行い、或いは急速熱処理工程によって行う。
【発明の効果】
【００１６】
本発明は、半導体基板上に導電膜を形成した後で熱処理工程の条件を調節し、或いは高融点物質を追加して導電膜を形成することにより、導電膜の変形エネルギーの増加を抑制することができるので、導電膜を構成する粒子の成長を防止することができる。これにより、半導体メモリ素子のしきい値電圧の分布特性を向上させることができるので、電気的特性を改善することができる。
【発明を実施するための最良の形態】
【００１７】
導電膜が含まれた半導体メモリ素子の中でも、フラッシュメモリ素子は、フローティングゲート用として導電膜を使用する。フラッシュメモリ素子において、フローティングゲートは電荷蓄積層として使用されるため、フローティングゲートの物性変化は半導体メモリ素子の信頼性に非常に大きい影響を及ぼす。フローティングゲート用導電膜としてはポリシリコン膜を主に使用する。特に、導電膜を形成した後は熱処理工程を行って導電膜の抵抗を低めるが、これを具体的に説明すると、次の通りである。
【００１８】
熱処理工程を行うと、導電膜は、回復(recovery)段階、再結晶(re-crystallization)段階、１次粒子成長(1st grain growth)段階、および２次粒子成長(2nd grain growth)段階を経る。この際、再結晶段階は導電膜の粒子が再結晶される過程であり、熱処理工程の温度が高いほど活性化されて粒子の成長を促進させることができる。再結晶段階の際に、必要な最小限の温度Ｔｍｉｎは、一般に物質の融点（融点ともいう、Ｔｍ）の半分より高い温度になり、Ｔｍｉｎ＞（１／２）×融点（Ｔｍ）の数式で表される。
【００１９】
また、１次および２次粒子成長段階では、原子の移動が発生するが、この際、原子の移動に必要なエネルギー源として、熱エネルギー以外にも変形エネルギーが作用するおそれがある。次に、これを具体的に説明する。
【００２０】
物質の総変形エネルギー(strain energy)Ｅ４は、弾性エネルギーＥ１、粒界(grain boundary)エネルギーＥ２およびその他の要素Ｅ３によって変形できるが、これらの中でも、総変形エネルギーＥ４は、弾性および粒界エネルギーＥ１およびＥ２によって主に影響を受ける。したがって、物質の総変形エネルギーＥ４を減らすためには弾性エネルギーＥ１および粒界エネルギーＥ２を減少させることが好ましい。次の数式１は弾性エネルギーＥ１、数式２は粒界エネルギーＥ２を示す。
【００２１】
［数式１］
Ｅ１＝（１／ｖ）２Ｙ×σ2
【００２２】
［数式２］
Ｅ２＝Ａ×Ｅｇｂ
【００２３】
数式１および数式２において、それぞれの記号は導電膜（例えば、ポリシリコン膜）の物性に関連した記号であり、具体的に、ｖはポアソン比(poission'ｓ ratio)、Ｙは弾性係数、σは残留応力、Ａは面積、Ｅｇｂは粒界エネルギーをそれぞれ示す。
【００２４】
上述したように、導電膜の弾性エネルギーＥ１および粒界エネルギーＥ２またはこれらの中のいずれか一つの要素でも減少させると、導電膜の総変形エネルギーＥ４を減少させて粒子サイズの増加を抑制させることができる。
【００２５】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００２６】
図１は本発明の一実施例に係る半導体メモリ素子の形成方法を説明するための図であって、変形エネルギーを減少するための方法である。特に、導電膜１０４が形成された半導体基板１００において、導電膜１０４の変形エネルギーを減少する方法である。
【００２７】
具体的に、フラッシュメモリ素子の製造方法を実施例として挙げると、半導体基板１００上にトンネル絶縁膜１０２およびフローティングゲート用導電膜１０４を順次積層する。この際、トンネル絶縁膜１０２は酸化膜で形成することができ、導電膜１０４はポリシリコン膜で形成することが好ましい。次いで、ポリシリコン膜の粒子変形を抑制するために熱処理工程を行う。熱処理工程はファーネスまたは急速熱処理工程（ＲＴＰ）で行うことができる。ファーネスを使用する場合、従来より温度を低めて行う低温熱処理工程で行うことが好ましい。例えば、４００℃〜５００℃の温度を加えて行うことができる。次に、これについて図４を参照して説明する。図４は熱処理温度による引張応力の変化を示すグラフである。ポリシリコン膜の場合、熱処理工程の温度が増加するほど引張応力も増加する。例えば、熱処理工程を行う以前のポリシリコン膜は一般に２．８×１０9 ｄｙｎ／ｃｍ2 の引張応力を持つ。従来では、ポリシリコン膜を形成した後で高温（例えば、７００℃〜８００℃）で熱処理工程を行ったので、ポリシリコン膜の引張応力も非常に増加した（例えば、７．０×１０9 ｄｙｎ／ｃｍ2 ）。ところが、本発明での如く４００℃〜５００℃の温度で熱処理工程を行うと、ポリシリコン膜の引張応力を低めることができ、これによりポリシリコン膜の変形エネルギーを減少して粒子成長を抑制することができる。
【００２８】
図２は本発明の他の実施例に係る半導体メモリ素子の形成方法を説明するための図であって、粒子成長エネルギーを減少するための方法である。
【００２９】
具体的に、半導体基板２００上にトンネル絶縁膜２０２およびフローティングゲート用導電膜２０４を順次形成する。導電膜２０４はポリシリコン膜で形成することができる。次いで、ポリシリコン膜の粒子成長を抑制するために急速熱処理工程を行うことができる。急速熱処理工程は、ファーネスではないＲＴＰ(Rapid Temperature Process)、ＬＡＳＥＲ、ＦＬＡＳＨまたはＳＰＩＫＥ方式で行うことができる。急速熱処理工程は、５００℃〜１０００℃の温度を加えて３０秒〜６０秒間行うことが好ましい。このように短時間内に急速熱処理工程を行うことにより、ポリシリコン膜の粒子成長に必要な時間を減らすことができるので、ポリシリコン膜の粒子成長を抑制することができる。
【００３０】
図３は本発明の別の実施例に係る半導体メモリ素子の形成方法を説明するための図であって、粒界エネルギーを減少するための方法である。
【００３１】
具体的に、半導体基板３００上にトンネル絶縁膜３０２およびフローティングゲート用導電膜３０４を順次形成する。導電膜３０４は、ポリシリコン膜で形成することができるが、導電膜３０４の粒界エネルギーを減少するために、ポリシリコンと高融点の異種金属とを混合して導電膜３０４を形成することが好ましい。高融点の異種金属は物理的気相蒸着法（ＰＶＤ）または化学的気相蒸着法（ＣＶＤ）で形成することができる。
【００３２】
高融点の異種金属とは、融点が非常に高い金属であって、例えばタングステン（Ｗ、融点３４１０℃）、モリブデン（Ｍｏ、融点２６１０℃）、タンタリウム（Ｔａ、融点２９９６℃）およびチタニウム（Ｔｉ、融点１６７５℃）から選ばれる１種または２種以上の組み合わせを使用することができる。このように高融点の異種金属を使用する理由は、後続で行う熱処理工程の際に、フローティングゲート用導電膜３０４の粒子サイズの増加を抑制することにより、粒界(grain boundary)の増加を抑制するためである。
【００３３】
図５を参照すると、図５は図３による導電膜の構造を示す図であって、導電膜がポリシリコンと高融点異種金属の混合構造で出来ていることを示す。
【００３４】
このように、導電膜３０４に高融点の異種金属を混合することにより、導電膜３０４の相変化(phase change)を抑制することができ、不純物粒界偏析(segregation)による粒界エネルギーを減少させることができる。また、導電膜３０４の粒子サイズの増加を抑制することができるので、不純物粒界偏析による粒界移動度(grain boundary mobility)を減少させることもでき、金属物の添加によって導電膜３０４の抵抗も減少させることができる。これにより、導電膜３０４内の応力を減少させて粒子成長を抑制することができるので、ナノサイズの粒子を形成して半導体メモリ素子の電気的特性を向上させることができる。
【００３５】
次に、図示してはいないが、後続の工程として、導電膜３０４の上部に誘電体膜（図示せず）およびコントロールゲート用導電膜（図示せず）を順次積層し、ゲートパターニング工程を行って半導体メモリ素子を形成することができる。
【００３６】
図６を参照すると、従来の技術と本発明に係る半導体メモリ素子のしきい値電圧分布の変化を比較したグラフである。従来の技術に係るしきい値電圧分布の幅に比べて本発明に係るしきい値電圧分布の幅が狭くなるので、半導体メモリ素子の電気的特性が向上したことが分かる。
【００３７】
上述した３つの方法は、それぞれ独立して使用することができ、或いは併合して実施することもできる。これにより、半導体メモリ素子の粒子成長エネルギーの増加を抑制することができ、導電膜を構成する粒子サイズの増加を防止することができる。よって、半導体メモリ素子のしきい値電圧分布の変動を抑制することができるので、電気的特性を改善することができる。
【００３８】
本発明の技術的思想は前記好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるであろう。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例に係る半導体メモリ素子の形成方法を説明するための図である。
【図２】本発明の他の実施例に係る半導体メモリ素子の形成方法を説明するための図である。
【図３】本発明の別の実施例に係る半導体メモリ素子の形成方法を説明するための図である。
【図４】熱処理温度による引張応力の変化を示すグラフである。
【図５】図３による導電膜の構造を示す図である。
【図６】従来の技術と本発明に係る半導体メモリ素子のしきい値電圧分布の変化を比較したグラフである。
【符号の説明】
【００４０】
１００、２００、３００    半導体基板
１０２、２０２、３０２    トンネル絶縁膜
１０４、２０４、３０４    導電膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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