(57)【要約】【目的】電圧マージンが小さい規定電圧内の供給電圧を高速かつ高精度に生成して出力することが可能な電圧供給回路を提供する。【解決手段】電流供給ラインに対して並列に設けられ、各々が電源からの電流を上記電流供給ラインに供給する複数の電流駆動回路を有している。そして、上記複数の電流駆動回路には互いに異なる基準電圧が与えられ、複数の電流駆動回路は負荷抵抗に生じる生成電圧に応じた参照電圧と各々の基準電圧とを比較し、参照電圧が当該基準電圧を超えたときに電流の供給を停止するように構成されている。【選択図】図３
2009070239.tif 000002
【特許請求の範囲】
【請求項１】
負荷抵抗に電流供給ラインを通じて電源からの電流供給を行い、前記負荷抵抗に生じる生成電圧を出力する電圧供給回路であって、
前記電流供給ラインに対して並列に設けられ、各々が前記電源からの電流を前記電流供給ラインに供給する複数の電流駆動回路を有し、
前記複数の電流駆動回路には互いに異なる基準電圧が与えられ、前記複数の電流駆動回路は前記生成電圧に応じた参照電圧と各々の基準電圧とを比較し、前記参照電圧が当該基準電圧を超えたときに前記電源からの電流の供給を停止することを特徴とする電圧供給回路。
【請求項２】
前記複数の電流駆動回路の各々は、
前記参照電圧と当該基準電圧とを比較し、その比較結果を制御信号として出力するコンパレータと、前記制御信号に応じて前記電源からの電流を前記電流供給ラインに供給する駆動トランジスタと、を有することを特徴とする請求項１に記載の電圧供給回路。
【請求項３】
前記複数の電流駆動回路は、前記生成電圧の変化に応じて前記駆動トランジスタの電流駆動能力の大きい電流駆動回路から順次前記電源からの電流の供給が停止されるように前記複数の電流駆動回路の各々のコンパレータに与えられる基準電圧が定められていることを特徴とする請求項１又は２に記載の電圧供給回路。
【請求項４】
前記複数の電流駆動回路の前記駆動トランジスタは互いに異なる電流駆動能力を有することを特徴とする請求項３に記載の電圧供給回路。
【請求項５】
前記複数の電流駆動回路の各々のコンパレータに与えられる基準電圧は、入力電圧を抵抗分割して生成されていることを特徴とする請求項３に記載の電圧供給回路。
【請求項６】
前記電流供給ラインを所定のスタンバイ電圧に接続するスイッチ手段をさらに有し、前記複数の電流駆動回路は、前記スイッチ手段が電流供給ラインを前記スタンバイ電圧に接続している期間は前記電源からの電流の供給を停止し、前記スイッチ手段が電流供給ラインを前記スタンバイ電圧から切断している期間に前記電源からの電流の供給を実行することを特徴とする請求項１又は２に記載の電圧供給回路。
【請求項７】
前記スタンバイ電圧は、接地電位であることを特徴とする請求項６に記載の電圧供給回路。
【請求項８】
前記複数の電流駆動回路の各々は、前記コンパレータ及び前記駆動トランジスタの制御電極の間に設けられ、前記コンパレータの出力信号を方形波に整形するデジタル・ゲート回路を有することを特徴とする請求項３に記載の電圧供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧供給回路、特に、ＥＰＲＯＭ (Erasable Programmable ROM) を含むＰＲＯＭ (Programmable ROM) 等の不揮発性メモリ、及びＲＡＭ (Random Access Memory)等の半導体メモリセルに電圧を供給する電圧供給回路に関する。
【背景技術】
【０００２】
従来、半導体装置においては、例えば半導体メモリセルに用いられる電圧を生成し、供給するため、内部電源電圧供給回路が用いられる（例えば、特許文献１参照）。
【０００３】
図１は、ＥＰＲＯＭ等の不揮発性メモリやＲＡＭ等の半導体メモリセルに駆動電圧を供給する電圧（以下、供給電圧という。）を生成する従来の電圧供給回路の一例を模式的に示している。
【０００４】
かかる電圧供給回路１００においては、トランジスタＱを介して外部電源ＶＰ（電圧ＶＰ）からの電流が負荷抵抗ＲＡ，ＲＢに流れるように構成されている。そして、負荷抵抗ＲＡ，ＲＢにより抵抗分圧した電圧が電圧供給回路１００の出力電圧（すなわち、電圧供給回路１００の生成電圧）ＶＷを参照するための電圧（以下、参照電圧という。）ＶＷREFとしてコンパレータＡの一端（例えば、正入力端）に与えられる。また、コンパレータＡの他端（すなわち、負入力端）には、基準電圧ＶREFが端子ＴＩを介して与えられる。なお、以下においては、トランジスタＱがｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）である場合を例に説明する。
【０００５】
コンパレータＡは、参照電圧ＶＷREFを基準電圧ＶREFと比較して、その比較結果（制御信号）を駆動トランジスタＱの制御電極（ゲート電極）に供給する。参照電圧ＶＷREFが基準電圧ＶREF以下である場合には、駆動トランジスタＱは外部電源ＶＰ（電圧ＶＰ）からの電流を負荷抵抗ＲＡ，ＲＢに供給する。従って、このとき当該電圧供給回路の出力電圧（生成電圧）ＶＷは上昇する。
【０００６】
一方、参照電圧ＶＷREFが基準電圧ＶREFを超えると、コンパレータＡの比較結果を表す制御信号により、駆動トランジスタＱはオフとなる。従って、外部電源ＶＰ（電圧ＶＰ）からの電流は遮断され、出力電圧ＶＷの上昇は停止する。このようにして、電圧供給回路１００の出力電圧ＶＷが制御される。
【０００７】
図２は、上記した電圧供給回路１００の出力電圧ＶＷ、出力電流ＩＷの時間変化を模式的に表している。
【０００８】
近年の半導体装置においては、半導体メモリセルに用いられる電圧を高速に生成して出力することが求められている。しかしながら、高速に電圧を生成するためには、電流供給能力の高い駆動トランジスタＱを用いることが考えられる。しかしながら、単に電流供給能力の高い駆動トランジスタを用いても、図２に示すように、出力電圧ＶＷにはオーバーシュートが生じてしまう。従って、半導体メモリセルへのアクセス電圧等の規定電圧のマージンが小さい場合には、半導体メモリセルへのアクセス等が不能となってしまう。
【０００９】
また、高速特性としては、供給待機（スタンバイ）状態から安定した電圧に達するまでの時間ＴＰ（時刻Ｔ０からＴ０’までの時間）が１００nsec（ナノ秒）以下、特に、数１０nsec以下が求められている。しかしながら電流供給能力の高い駆動トランジスタを用いても、図２に示すように、供給電流ＩＷが単調に減少する遷移特性のために、安定した電圧に達するまでにかなりの時間を要し、上記したような短時間で高速に供給電圧を出力するのが困難である。
【００１０】
従って、上記したような高速特性を有し、しかも、電圧マージンが小さい規定電圧内の供給電圧を出力することは困難であった。
【特許文献１】特開平１０−０２７０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上述した点に鑑みてなされたものであり、その目的とするところは、電圧マージンが小さい規定電圧内の供給電圧を高速かつ高精度に生成して出力することが可能な電圧供給回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の電圧供給回路は、電流供給ラインに対して並列に設けられ、各々が電源からの電流を上記電流供給ラインに供給する複数の電流駆動回路を有している。そして、上記複数の電流駆動回路には互いに異なる基準電圧が与えられ、複数の電流駆動回路は負荷抵抗に生じる生成電圧に応じた参照電圧と各々の基準電圧とを比較し、参照電圧が当該基準電圧を超えたときに電流の供給を停止するように構成されている。
【００１３】
また、上記複数の電流駆動回路の各々は、上記参照電圧と当該電流駆動回路に与えられる基準電圧とを比較し、その比較結果を制御信号として出力するコンパレータと、上記制御信号に応じて電源からの電流を電流供給ラインに供給する駆動トランジスタと、を有している。
【００１４】
さらに、上記複数の電流駆動回路は、上記生成電圧の変化に応じて駆動トランジスタの電流駆動能力の大きい電流駆動回路から順次電源からの電流の供給が停止される。
【発明の効果】
【００１５】
本発明の電圧供給回路においては、負荷抵抗に電流供給を行う複数の電流駆動回路が並列に設けられ、複数の電流駆動回路の各々は、当該生成電圧の変化に応じて電流供給ラインへの電流供給を順次停止するように切り替えがなされる。
【００１６】
従って、生成電圧のオーバーシュート等を生じさせることなく、電圧マージンが小さい場合であっても、規定電圧内の供給電圧を高精度に生成することができる。しかも、当該規定電圧内の供給電圧を供給待機（スタンバイ）状態から極めて短時間に供給可能な高速動作を行うことができる。例えば、スタンバイ状態から４０nsec未満、特に、２０nsec未満の時間で規定電圧内の電圧ＶＷsを生成し、供給することが可能である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。尚、以下に説明する図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【実施例１】
【００１８】
図３は、本発明の実施例１である電圧供給回路１０の一例を模式的に示している。電圧供給回路１０は、ＥＰＲＯＭ等の不揮発性メモリやＲＡＭ等の半導体メモリセルに供給する電圧を生成する。より詳細には、電圧供給回路１０は、当該半導体メモリセルに用いられる電圧であって、例えば、ワード線電圧等の半導体メモリセルの種々の駆動電圧を生成し、半導体メモリセルに供給する。特に、電圧マージンが小さい規定電圧内の供給電圧を高精度に生成し、しかも、当該規定電圧内の供給電圧を供給待機（スタンバイ）状態から極めて短時間に供給可能な高速動作可能な電圧供給回路として構成されている。なお、本実施例においては、電圧供給回路１０が、ＥＰＲＯＭに電圧を供給する場合を例に説明する。
［電圧供給回路１０の構成］
図３を参照すると、電圧供給回路１０の負荷抵抗ＲＡ，ＲＢに電流ＩＷが流れるときに、電圧供給回路１０の出力電圧ＶＷが生成される。すなわち、電圧供給回路１０は電圧ＶＷを生成し、電圧供給回路１０の出力端ＴＯから出力する。そして、当該生成電圧ＶＷを当該負荷抵抗ＲＡ，ＲＢによって抵抗分圧した電圧が、電圧供給回路１０の出力電圧（すなわち、電圧供給回路１０の生成電圧）ＶＷを参照するための電圧（以下、参照電圧という。）ＶＷREFとして第１〜第３のコンパレータＡ１，Ａ２，Ａ３の各々の一端（正入力端）に与えられる。
【００１９】
また、第１〜第３のコンパレータＡ１，Ａ２，Ａ３の他端（すなわち、負入力端）には、それぞれ対応する基準電圧ＶREF1，ＶREF2，ＶREF3が与えられる。本実施例においては、電圧供給回路１０に当該回路の外部から基準電圧ＶREFが端子ＴＩを介して与えられ、当該基準電圧ＶREFを基準電圧分圧抵抗Ｒ１，Ｒ２，Ｒ３によって抵抗分圧した電圧として基準電圧ＶREF1，ＶREF2，ＶREF3が与えられる。すなわち、当該基準電圧の大きさには、ＶREF1＞ＶREF2＞ＶREF3の関係がある。また、ここでは第１のコンパレータＡ１に供給される基準電圧ＶREF1は入力基準電圧ＶREFである（すなわち、ＶREF1＝ＶREF）。第１〜第３のコンパレータＡ１，Ａ２，Ａ３には、電源電圧として外部電源からの電圧ＶＣＣが供給されている。例えば、当該外部電源電圧ＶＣＣは、２．７〜３．６Ｖである。
【００２０】
なお、外部からの基準電圧ＶREFを抵抗分圧した電圧として基準電圧ＶREF1，ＶREF2，ＶREF3を供給する場合に限らず、例えば、外部から個別に基準電圧ＶREF1，ＶREF2，ＶREF3を供給するように構成してもよい。あるいは、電圧供給回路１０の内部に基準電圧ＶREF1，ＶREF2，ＶREF3を生成する他の基準電圧生成回路を設けるように構成してもよいのはもちろんである。
【００２１】
第１〜第３のコンパレータＡ１，Ａ２，Ａ３の出力は、それぞれ第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３の制御電極（ゲート電極）に供給される。なお、以下においては、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３がｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）である場合を例に説明する。
【００２２】
第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３は、それぞれ互いに電流供給能力が異なっている。すなわち、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３の電流供給能力はそれぞれＪ１，Ｊ２，Ｊ３であり、Ｊ１＜Ｊ２＜Ｊ３である。例えば、チャネル幅、チャネル長等の素子パラメータを変更することによって、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３の電流供給能力を変更することができる。
【００２３】
本実施例においては、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３の「チャネル幅、チャネル長」は、例えば、それぞれ「１００μｍ，０．２５μｍ」，「４００μｍ，０．２５μｍ」，「８００μｍ，０．２５μｍ」としている。しかしながら、これに限らず必要な電流供給能力に応じて適宜設定することができる。
【００２４】
より詳細には、第１のコンパレータＡ１は、参照電圧ＶＷREFを基準電圧ＶREF1と比較して、その比較結果（制御信号）を第１の駆動トランジスタＱ１の制御電極（ゲート電極）に供給する。参照電圧ＶＷREFが基準電圧ＶREF1以下である場合には、第１のコンパレータＡ１は、Lowレベルの信号を出力する。このとき、第１の駆動トランジスタＱ１はターンオン状態であり、外部電源ＶＣＣ（電圧ＶＣＣ）からの電流Ｉ１を負荷ライン（電流供給ライン）ＬＬを通じて負荷抵抗ＲＡ，ＲＢに供給する。
【００２５】
同様に、第２，第３のコンパレータＡ２，Ａ３は、参照電圧ＶＷREFをそれぞれ基準電圧ＶREF2，ＶREF3と比較して、その比較結果（制御信号）を第２，第３の駆動トランジスタＱ２，Ｑ３の制御電極（ゲート電極）に供給する。第２のコンパレータＡ２は、参照電圧ＶＷREFが基準電圧ＶREF2以下である場合には、Lowレベルの信号を出力し、第２の駆動トランジスタＱ２は外部電源ＶＣＣ（電圧ＶＣＣ）からの電流Ｉ２を負荷ラインＬＬに供給する。また、第３のコンパレータＡ３は、参照電圧ＶＷREFが基準電圧ＶREF3以下である場合には、Lowレベルの信号を出力し、第３の駆動トランジスタＱ３は外部電源ＶＣＣ（電圧ＶＣＣ）からの電流Ｉ３を負荷ラインＬＬに供給する。
【００２６】
従って、全ての駆動トランジスタＱ１，Ｑ２，Ｑ３がオン状態である場合には、負荷ラインＬＬには電流ＩＷ＝Ｉ１＋Ｉ２＋Ｉ３が流れる。
【００２７】
換言すれば、第１のコンパレータＡ１及び第１の駆動トランジスタＱ１は第１の電流駆動回路（電流駆動系）を、第２のコンパレータＡ２及び第２の駆動トランジスタＱ２は第２の電流駆動回路（電流駆動系）を、第３のコンパレータＡ３及び第３の駆動トランジスタＱ３は第３の電流駆動回路（電流駆動系）を構成している。つまり、第１〜第３の電流駆動回路は、負荷ラインＬＬに対して並列な電流駆動回路として構成され、第１〜第３の電流駆動回路の電流供給の和（Ｉ１＋Ｉ２＋Ｉ３）によって負荷ラインＬＬに流れる電流ＩＷが決定されている。
【００２８】
さらに、負荷ラインＬＬには、供給待機（スタンバイ）状態から負荷ラインＬＬへの電流供給を開始するためのスイッチとしてプルダウン・トランジスタＱＳが設けられている。より詳細には、プルダウン・トランジスタＱＳは、例えば、ＮＭＯＳ（ｎチャネルＭＯＳトランジスタ）で構成され、負荷ラインＬＬの電位を接地電位（ＧＮＤ）に選択的に接続するためのスイッチとして用いられる。つまり、プルダウン・トランジスタＱＳは、ゲート制御信号ＳＩによって負荷ラインＬＬの電位を接地電位（ＧＮＤ）へ接続／遮断（ＯＮ／ＯＦＦ）するスイッチングを行う。
［供給電圧生成の動作］
以下においては、上記した第１〜第３の電流駆動回路から供給される電流ＩＷによって電圧供給回路１０の供給電圧（出力電圧）ＶＷが生成される動作について図面を参照しつつ詳細に説明する。なお、図４は、電圧供給回路１０の出力電圧ＶＷ、出力電流ＩＷの時間変化を模式的に表している。
【００２９】
かかる電圧供給回路１０において、スタンバイ状態（時刻Ｔ１までの期間、図４）においては、プルダウン・トランジスタＱＳはＯＮ状態とされ、負荷ラインＬＬを接地電位（ＧＮＤ）に接続している。
【００３０】
スタンバイ状態を終了し、供給電圧の生成を開始する時点（時刻Ｔ＝Ｔ１＝０）において、プルダウン・トランジスタＱＳは制御信号ＳＩによってターンオフされ、負荷ラインＬＬを接地電位（ＧＮＤ）から遮断する。つまり、本実施例においては、供給電圧の生成スタート時点では出力電圧ＶＷは０Ｖ（ＧＮＤ）であり、出力電圧ＶＷは０Ｖ（スタンバイ電圧）から規定内の供給電圧まで増加される。
【００３１】
負荷ラインＬＬが接地電位（ＧＮＤ）から遮断されると、第１〜第３のコンパレータＡ１，Ａ２，Ａ３は参照電圧ＶＷREFをそれぞれ基準電圧ＶREF1，ＶREF2，ＶREF3と比較して、その比較結果（制御信号）を第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３に出力する。このとき、参照電圧ＶＷREFは、第１〜第３のコンパレータＡ１，Ａ２，Ａ３の基準電圧ＶREF1，ＶREF2，ＶREF3のいずれよりも小であるので、第１〜第３のコンパレータＡ１，Ａ２，Ａ３は全てLowレベルの制御信号を第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３に出力する。従って、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３は全てターンオン状態となり、外部電源ＶＣＣからの電流を負荷ラインＬＬに供給する。つまり、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３にはそれぞれ電流Ｉ１，Ｉ２，Ｉ３が流れ、負荷ラインＬＬには電流ＩＷ＝Ｉ１＋Ｉ２＋Ｉ３が供給される。すると、図４に示すように、当該出力電圧ＶＷは増加する（期間Ｔ１〜Ｔ２）。
【００３２】
当該出力電圧ＶＷの増加に従い、参照電圧ＶＷREFも増加するが、参照電圧ＶＷREFが基準電圧ＶREF3を超える時点（時刻Ｔ２）において、第３のコンパレータＡ３の出力はLowレベルからHighレベルに遷移する。つまり、第３のコンパレータＡ３は当該Highレベルの制御信号を第３の駆動トランジスタＱ３に供給し、これにより、第３の駆動トランジスタＱ３はオフ状態となる（ターンオフされる）。すなわち、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３の中で最も電流供給能力の大きな第３の駆動トランジスタＱ３の電流供給が停止される。換言すれば、最も電流供給能力の大きな第３の電流駆動回路による負荷ラインＬＬへの電流供給が停止されるのである。
【００３３】
この後、第３の駆動トランジスタＱ３の電流供給は停止されるが、第１及び第２の駆動トランジスタＱ１，Ｑ２による電流供給によって出力電圧ＶＷは増加する。すなわち、このとき負荷ラインＬＬへの電流供給量はＩＷ＝Ｉ１＋Ｉ２であり、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３の全てが電流供給を行っていた場合（期間Ｔ１〜Ｔ２）よりも供給電流ＩＷは小であるから、図４に示すように、出力電圧ＶＷの増加勾配は低下する（期間Ｔ２〜Ｔ３）。
【００３４】
更に、出力電圧ＶＷの増加に従い、参照電圧ＶＷREFは増加し、参照電圧ＶＷREFが基準電圧ＶREF2を超える時点（時刻Ｔ３）において、第２のコンパレータＡ２の出力はLowレベルからHighレベルに遷移する。つまり、第２のコンパレータＡ２は当該Highレベルの制御信号を第２の駆動トランジスタＱ２に供給し、これにより、第２の駆動トランジスタＱ２はオフ状態となる。すなわち、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３の中で第３の駆動トランジスタＱ３の次に電流供給能力の大きな第２の駆動トランジスタＱ２の電流供給が停止される。換言すれば、第３の電流駆動回路による電流供給の停止に加え、第２の電流駆動回路による負荷ラインＬＬへの電流供給も停止されるのである。従って、時刻Ｔ３以降においては、第１の電流駆動回路のみによって負荷ラインＬＬへの電流供給が行われる。
【００３５】
つまり、第２及び第３の駆動トランジスタＱ２，Ｑ３による電流供給は停止されているが、第１の駆動トランジスタＱ１による電流供給によって出力電圧ＶＷは増加する。すなわち、このとき電流供給量はＩＷ＝Ｉ１であり、第１及び第２の駆動トランジスタＱ１，Ｑ２が電流供給を行っていた場合（期間Ｔ２〜Ｔ３）よりも小であるから、図４に示すように、出力電圧ＶＷの増加勾配はさらに低下する（期間Ｔ３〜Ｔ４）。
【００３６】
更に、出力電圧ＶＷが増加し、参照電圧ＶＷREFが増加して、参照電圧ＶＷREFが基準電圧ＶREF3に達した時点（時刻Ｔ４）において、第１のコンパレータＡ１の出力はLowレベルからHighレベルに遷移する。そして、これにより、第１の駆動トランジスタＱ１はオフ状態となる。従って、第１の駆動トランジスタＱ１による電流供給も停止され、第１〜第３の電流駆動回路の全ての電流供給が停止される。これにより、電圧供給回路１０の出力電圧ＶＷは、規定電圧内の電圧ＶＷsに達し、当該電圧ＶＷsが供給電圧として出力端ＴＯから半導体メモリセルに供給される。
【００３７】
上記したように、電流供給能力の大きな電流駆動回路から順次負荷ラインＬＬへの電流供給が停止される。
【００３８】
すなわち、負荷抵抗に電流供給を行う複数の電流駆動回路（本実施例においては、第１〜第３の駆動回路）が負荷ラインＬＬに対して並列に設けられ、当該複数の電流駆動回路の各々は、当該生成電圧を抵抗分圧した電圧（参照電圧）の変化に応じて当該電流供給ラインへの電流供給が順次停止されるように切り替えがなされる。
【００３９】
本実施例によれば、スタンバイ状態（スタンバイ電圧０Ｖ）から安定した供給電圧ＶＷsに達するまでの時間（期間Ｔ１〜Ｔ４。すなわち、供給電圧を生成するのに要する時間）を極めて短時間とすることが可能であり、スタンバイ状態から４０nsec以下の時間で規定電圧内の電圧ＶＷsを生成し、供給することが可能である。
【００４０】
特に、図４に示すように、例えば、規定供給電圧２．０±０．１Ｖ（１．９〜２．１Ｖ）に対して、スタンバイ状態の電圧（本実施例では、０Ｖ）から電圧ＶＷを増加させ、当該規定電圧内の供給電圧ＶＷsを生成するとともに、当該供給電圧ＶＷsを生成するのに要する時間（期間ＴＳ＝Ｔ１〜Ｔ４）を３０nsec未満とすることが可能である。
【実施例２】
【００４１】
図５は、本発明の実施例２である電圧供給回路１０の一例を模式的に示している。本実施例の構成は上記した実施例１と同様であるが、実施例１とは以下の点において異なっている。
【００４２】
すなわち、実施例１のプルダウン・トランジスタＱＳに代わって、負荷ラインＬＬにプルアップ・トランジスタＱＵが設けられている。より詳細には、プルアップ・トランジスタＱＵは、例えば、ＰＭＯＳで構成され、負荷ラインＬＬの電位を外部電源の電圧ＶＣＣ（例えば、２．７〜３．６Ｖ）に選択的に接続するためのスイッチとして用いられる。つまり、プルアップ・トランジスタＱＵは、ゲート制御信号ＳＩによって負荷ラインＬＬの電位を外部電源電圧ＶＣＣへ接続し（ＯＮ）、又は外部電源電圧ＶＣＣから遮断（ＯＦＦ）するスイッチングを行う。
【００４３】
また、第１〜第３の電流駆動回路の第１〜第３のコンパレータＡ１，Ａ２，Ａ３及び第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３は、上記した外部電源ＶＣＣの電圧（例えば、２．７〜３．６Ｖ）（以下、第１の電源電圧という。）を昇圧した電圧ＶＰ（例えば、４Ｖ）（以下、第２の電源電圧という。）に接続されている。
【００４４】
本実施例の電圧供給回路１０の動作について以下に説明する。なお、図６は、電圧供給回路１０の出力電圧ＶＷ、出力電流ＩＷの時間変化を模式的に表している。
【００４５】
本実施例の電圧供給回路１０において、スタンバイ状態（時刻Ｔ１までの期間、図６）においては、プルアップ・トランジスタＱＵはＯＮ状態とされ、負荷ラインＬＬは外部電源電圧ＶＣＣに接続されている。
【００４６】
スタンバイ状態を終了し、供給電圧の生成を開始する時点（時刻Ｔ＝Ｔ１＝０）において、プルアップ・トランジスタＱＵは制御信号ＳＩによってターンオフされ、負荷ラインＬＬを外部電源電圧（第１の電源電圧）ＶＣＣから遮断する。つまり、本実施例においては、供給電圧の生成スタート時点では出力電圧ＶＷはＶＣＣであり、出力電圧ＶＷはＶＣＣから規定内の供給電圧まで増加される。なお、以下においては、当該第１の電源電圧ＶＣＣ＝２．７Ｖであり、電圧供給回路１０の供給電圧の規定電圧値が３．１±０．１Ｖ（３．０〜３．２Ｖ）である場合を例に説明する。
【００４７】
負荷ラインＬＬが第１の電源電圧ＶＣＣから遮断されると、第１〜第３のコンパレータＡ１，Ａ２，Ａ３はそれぞれ基準電圧ＶREF1，ＶREF2，ＶREF3と比較して、その比較結果（制御信号）を第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３に出力する。本実施例において、参照電圧ＶＷREFは、第１〜第３のコンパレータＡ１，Ａ２，Ａ３の基準電圧ＶREF1，ＶREF2，ＶREF3のいずれよりも小であるように設定され、第１〜第３のコンパレータＡ１，Ａ２，Ａ３は全てLowレベルの制御信号を第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３に出力する。従って、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３は全てオン状態となり、第２の電源電圧ＶＰからの電流を負荷ラインＬＬに供給する。つまり、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３にはそれぞれ電流Ｉ１，Ｉ２，Ｉ３が流れ、負荷ラインＬＬには電流ＩＷ＝Ｉ１＋Ｉ２＋Ｉ３が供給される。すると、図４に示すように、当該出力電圧ＶＷは増加する（期間Ｔ１〜Ｔ２）。
【００４８】
当該出力電圧ＶＷの増加に従い、参照電圧ＶＷREFも増加し、参照電圧ＶＷREFが基準電圧ＶREF3を超える時点（時刻Ｔ２）において、第３のコンパレータＡ３の出力はLowレベルからHighレベルに遷移する。これにより、第３の駆動トランジスタＱ３はオフ状態となる。すなわち、最も電流供給能力の大きな第３の駆動トランジスタＱ３の電流供給が停止される。
【００４９】
第３の駆動トランジスタＱ３の電流供給が停止されるが、第１及び第２の駆動トランジスタＱ１，Ｑ２による電流供給によって出力電圧ＶＷは増加する。すなわち、このとき電流供給量はＩＷ＝Ｉ１＋Ｉ２であり、図６に示すように、出力電圧ＶＷの増加勾配は低下する（期間Ｔ２〜Ｔ３）。
【００５０】
更に、出力電圧ＶＷの増加に従い、参照電圧ＶＷREFは増加し、参照電圧ＶＷREFが基準電圧ＶREF2を超える時点（時刻Ｔ３）において、第２のコンパレータＡ２の出力はLowレベルからHighレベルに遷移する。これにより、第２の駆動トランジスタＱ２はオフ状態となる。すなわち、第３の駆動トランジスタＱ３の次に電流供給能力の大きな第２の駆動トランジスタＱ２の電流供給が停止される。従って、時刻Ｔ３以降においては、第１の電流駆動回路のみによって負荷ラインＬＬへの電流供給が行われる。
【００５１】
第２及び第３の駆動トランジスタＱ２，Ｑ３による電流供給の停止後、第１の駆動トランジスタＱ１による電流供給によって出力電圧ＶＷは増加する。すなわち、このとき電流供給量はＩＷ＝Ｉ１であり、図６に示すように、出力電圧ＶＷの増加勾配は低下する（期間Ｔ３〜Ｔ４）。
【００５２】
更に、出力電圧ＶＷが増加し、参照電圧ＶＷREFが増加して、参照電圧ＶＷREFが基準電圧ＶREF3に達した時点（時刻Ｔ４）において、第１のコンパレータＡ１の出力はLowレベルからHighレベルに遷移する。そして、これにより、第１の駆動トランジスタＱ１はオフ状態となる。従って、第１の駆動トランジスタＱ１による電流供給も停止され、第１〜第３の電流駆動回路の全ての電流供給が停止される。これにより、電圧供給回路１０の出力電圧ＶＷは、規定電圧内の電圧ＶＷsに達し、当該電圧ＶＷsが供給電圧として出力端ＴＯから半導体メモリセルに供給される。
【００５３】
本実施例によれば、スタンバイ状態（第１の電源電圧ＶＣＣ＞０）から安定した供給電圧ＶＷsに達するまでの時間（期間：ＴＳ＝Ｔ１〜Ｔ４。すなわち、供給電圧を生成するのに要する時間）を極めて短時間とすることが可能であり、スタンバイ状態から４０nsec以下の時間で規定電圧内の電圧ＶＷsを生成し、供給することが可能である。
【００５４】
特に、図６に示すように、スタンバイ状態の電圧（本実施例では、２．７Ｖ）から電圧ＶＷを増加させ、当該規定電圧（３．１±０．１Ｖ）内の供給電圧ＶＷsを生成するとともに、当該供給電圧ＶＷsを生成するのに要する時間（期間Ｔ１〜Ｔ４）を２０nsec未満とすることが可能である。
【００５５】
なお、規定の供給電圧を生成するのに要する時間（期間：Ｔ１〜Ｔ４）は、第１〜第３の電流駆動回路の構成、基準電圧ＶREF1，ＶREF2，ＶREF3、スタンバイ状態時（出力電圧生成開始時）の電圧（本実施例では、２．７Ｖ）等に依存する。従って、これらのパラメータを異ならせることによって、当該規定供給電圧を生成するのに要する時間（供給電圧生成時間）、供給電圧ＶＷsの電圧精度を適宜設定することが可能である。また、本実施例によれば、第１の電源電圧に加え、第２の電源電圧を用い、これら電圧値を適宜設定することによって、規定の供給電圧を生成するのに要する時間を短縮し、さらに、供給電圧ＶＷsの電圧精度を高めることが可能である。
【実施例３】
【００５６】
図７は、本発明の実施例３である電圧供給回路１０の一例を模式的に示している。本実施例の構成は上記した実施例２と同様であるが、実施例２とは以下の点において異なっている。
【００５７】
すなわち、第１の電流駆動回路において、第１のコンパレータＡ１の出力端及び第１の駆動トランジスタＱ１のゲート電極間に２段のインバータＮ１１，Ｎ１２が設けられている。第２及び第３の電流駆動回路についても同様に、第２のコンパレータＡ２の出力端及び第２の駆動トランジスタＱ２のゲート電極間には２段のインバータＮ２１，Ｎ２２が、第３のコンパレータＡ３の出力端及び第３の駆動トランジスタＱ３のゲート電極間には２段のインバータＮ３１，Ｎ３２が設けられている。
【００５８】
第１の電流駆動回路について説明すると、例えば、参照電圧ＶＷREFが基準電圧ＶREF3を超える時点（時刻Ｔ２）において、第３のコンパレータＡ３の出力はLowレベルからHighレベルに遷移するが、短時間ではあるが一定の遷移期間を要する。従って、当該２段のインバータが設けられていない場合では、瞬時に第３の駆動トランジスタＱ３が完全なオフ状態となるわけではなく、時刻Ｔ２以降においても、その僅かな遷移期間の間、第３の駆動トランジスタＱ３を介して電流が負荷ラインＬＬに流れることになる。
【００５９】
本実施例においては、各コンパレータの後段に２段のインバータを設けているので、コンパレータの出力信号は方形波に整形される。従って、当該コンパレータの後段の駆動トランジスタのゲート電極には急峻に変化する制御信号が供給されるので、上記したような遷移期間における電流供給の問題は生じない。
【００６０】
なお、各コンパレータの出力信号の波形整形回路が２段のインバータからなる場合を例に説明したが、これに限らない。種々のデジタル・ゲート回路等を用いることができるのはもちろんである。
【実施例４】
【００６１】
上記した実施例は適宜、改変及び組み合わせて適用することができる。以下に、本発明の改変例について説明する。
（１）上記した実施例においては、負荷ラインＬＬに対して並列な３つの並列な電流駆動回路（電流駆動系）が設けられている場合について説明したが、当該電流駆動回路の数は適宜設定することが可能である。
【００６２】
すなわち、電流駆動回路を複数設け（第１〜第ｎ電流駆動回路）、電圧供給回路１０の出力電圧ＶＷの増加（又は減少）に応じて、電流駆動回路からの負荷ラインＬＬへの電流供給を順次停止するように構成すればよい。
【００６３】
より具体的には、スタンバイ状態時（出力電圧生成開始時）の電圧、スタンバイ状態から規定供給電圧の供給開始までの速度、規定供給電圧のマージン、駆動トランジスタの電流供給能力等に応じて、電流駆動回路の数を適宜設定することができる。
【００６４】
なお、上記した実施例においては、スタンバイ電圧から出力電圧を増加させる場合を例に説明したが、スタンバイ電圧から出力電圧を減少させる場合についても同様に適用することができる。この場合、用いられるスタンバイ電圧、電源電圧、駆動トランジスタの極性（ｐ，ｎ）、コンパレータの基準電圧、基準電圧・参照電圧が入力されるコンパレータの入力端の極性（正負）等は適宜上記実施例を変更することができる。
（２）スタンバイ状態から安定した電圧に達するまでの時間（規定供給電圧を生成するのに要する時間ＴＳ）は、当該複数の電流駆動回路の構成（第１〜第ｎ電流駆動回路）、すなわち、第１〜第ｎ駆動トランジスタＱ１〜Ｑｎの電流供給能力、第１〜第ｎコンパレータＡ１〜Ａｎの電流供給能力、第１〜第ｎコンパレータＡ１〜Ａｎに与える基準電圧ＶREF1〜ＶREFn、スタンバイ状態時（出力電圧生成開始時）の電圧等に依存する。従って、これらのパラメータを変更することによって、当該規定供給電圧を生成するのに要する時間（供給電圧生成時間）及び供給電圧の精度を適宜設定することが可能である。
（３）上記した実施例においては、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３は、それぞれ互いに電流供給能力が異なり、第１〜第３の駆動トランジスタＱ１，Ｑ２，Ｑ３のＪ１，Ｊ２，Ｊ３が、Ｊ１＜Ｊ２＜Ｊ３である場合について説明したが、これに限らない。
【００６５】
複数の電流駆動回路（第１〜第ｎ電流駆動回路）を設け、これらのうち少なくとも２つが同一の電流供給能力を有するように構成してもよい。かかる場合であっても、当該複数の電流駆動回路からの電流供給を順次停止することによって、負荷ラインＬＬへの電流供給量を段階的に減少させることができ、高速かつ高精度の供給電圧を生成して出力することができる。なお、かかる場合であっても、電流供給能力の大きな電流駆動回路から順次負荷ラインＬＬへの電流供給が停止されるのが好ましい。
【００６６】
以上説明したように、本発明によれば、電圧マージンが小さい規定電圧内の供給電圧を高速かつ高精度に生成して出力することが可能である。
【図面の簡単な説明】
【００６７】
【図１】従来の電圧供給回路の一例を模式的に示す図である。
【図２】図１に示す電圧供給回路の出力電圧ＶＷ、出力電流ＩＷの時間変化を模式的に示す図である。
【図３】本発明の実施例１である電圧供給回路の一例を模式的に示す図である。
【図４】実施例１の電圧供給回路の出力電圧ＶＷ、出力電流ＩＷの時間変化を模式的に示す図である。
【図５】本発明の実施例２である電圧供給回路の一例を模式的に示す図である。
【図６】実施例２の電圧供給回路の出力電圧ＶＷ、出力電流ＩＷの時間変化を模式的に示す図である。
【図７】本発明の実施例３である電圧供給回路の一例を模式的に示す図である。
【符号の説明】
【００６８】
１０  電圧供給回路
Ａ１，Ａ２，Ａ３  第１〜第３のコンパレータ
Ｑ１，Ｑ２，Ｑ３  第１〜第３の駆動トランジスタ
ＲＡ，ＲＢ  負荷抵抗
Ｒ１，Ｒ２，Ｒ３  基準電圧分圧抵抗
ＴＯ  供給電圧出力端
ＶREF1，ＶREF2，ＶREF3  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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