(57)【要約】【課題】素子の閾値電圧の上昇を抑制し、隣り合う素子の閾値電圧のミスマッチを防ぐ半導体装置を提供する。【解決手段】基板１は、絶縁膜２上に素子形成膜を備えている。第１のボディ領域３１は、素子形成膜に形成されている。第１の素子は、素子形成膜に形成され絶縁膜に到達した第１の不純物拡散層９と、素子形成膜に形成され絶縁膜に到達していない第２の不純物拡散層７とを有している。第２の素子は、第１の素子に隣接し、素子形成膜に形成される第２のボディ領域３１と、第２の不純物拡散層７と、素子形成膜に形成され絶縁膜に到達した第３の不純物拡散層９とを有する。接続部１２は、素子形成膜における第２の不純物拡散層の下方に形成され、第１の素子のボディ領域と第２の素子のボディ領域とを電気的に接続する。【選択図】      図９
2009170718.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に素子形成膜を備えてなる基板と、
前記素子形成膜に形成された第１のボディ領域と、前記素子形成膜に形成され前記絶縁膜に到達した第１の不純物拡散層と、前記素子形成膜に形成され前記絶縁膜に到達していない第２の不純物拡散層とを有する第１の素子と、
前記第１の素子に隣接し、前記素子形成膜に形成された第２のボディ領域と、前記第２の不純物拡散層と、前記素子形成膜に形成され前記絶縁膜に到達した第３の不純物拡散層とを有する第２の素子と、
前記素子形成膜における前記第２の不純物拡散層の下方に形成され、前記第１の素子のボディ領域と前記第２の素子のボディ領域とを電気的に接続する接続部と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の素子と前記第２の素子は多段積み回路を構成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体装置はＳＲＡＭであり、前記第１の素子は所定のセル内のドライバトランジスタであり、前記第２の素子は前記セル内のトランスファトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体装置はＳＲＡＭであり、前記第１の素子は第１のセル内のドライバトランジスタであり、前記第２の素子は前記第１のセルに隣接する第２のセル内のドライバトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体装置はＳＲＡＭであり、前記第１の素子は第１のセル内のトランスファトランジスタであり、前記第２の素子は前記第１のセルに隣接する第２のセル内のトランスファトランジスタであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）構造を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の性能向上、特に、高速動作と低消費電力化の両立、および高密度化に伴い、それらを構成する個々の素子の微細化、低電圧動作時における高速動作が強く求められている。これまでは、バルク（bulk）平面型素子がそのスケーリング則に従ってこの要求に応えてきたが、素子の微細化、チャネル長の縮小と共に短チャネル効果が顕在化し、それを防止するため、基板不純物の高濃度化、ゲート電極−基板間絶縁膜の薄膜化等、いくつかの物理的限界が、このスケーリング則を阻む状況を迎えている。
【０００３】
そして、より以上の微細化を達成するために新たな素子構造がいくつか提案されているが、その１つとして、素子活性領域の下方に絶縁膜を有するようなＳＯＩ素子が挙げられる。ＳＯＩ素子は、その構造上の優位性により、素子寄生容量の低減、バルク基板バイアス効果の消失等を大きな特徴として、民生向けの集積回路として実用の段階を迎えている。
【０００４】
従来の部分空乏型（Partially Depleted)ＳＯＩ−ＭＯＳＦＥＴ（以下、ＰＤ−ＳＯＩと称す）は、Ｓｉ支持基板上にＳｉＯ２からなる埋め込み絶縁層を有し、その上にＳｉ単結晶からなる素子形成層（以下、ＳＯＩ層）を有するＳＯＩウエハを用いている。さらに、このＳＯＩ層中にＭＯＳＦＥＴのボディ領域を挟む形でソースおよびドレインとなる不純物拡散層を有し、ボディ領域の上方にゲート絶縁膜層およびゲート電極を有する。
【０００５】
また、ソースおよびドレイン領域の表面領域は、該領域の電気抵抗を低減するためのシリサイド層を有する。この様な構造を採ることにより、ＳＯＩ素子は、バルク平面型素子において、ソースおよびドレイン領域とＳｉ支持基板の間に存在している接合容量が効果的に低減される。また、ＳＯＩ素子は、ＳＯＩ素子を構成するＭＯＳＦＥＴのボディ領域の電位がＳｉ支持基板に対して独立な電位に設定されるため、ボディ効果による閾値電圧の上昇を抑制でき、素子性能を向上することができる。
【０００６】
ところで、ＳＯＩ素子は、上記構造を採ることにより、バルク平面型素子では現れなかった問題を有している。例えば、ＳＯＩ−ＭＯＳＦＥＴ素子によりＳＲＡＭ（Static ＲＡＭ）を構成した場合、ＳＲＡＭセルの２つの記憶ノードにそれぞれ接続され、ペア性を有すべき隣り合うトランスファトランジスタ同士とドライバトランジスタ同士の各ボディ領域の電位が独立しているため、異なるボディ電位を有することとなる。このため、トランスファトランジスタ同士、及びドライバトランジスタ同士の閾値電圧が異なることとなる。
【０００７】
これらトランジスタの閾値電圧にミスマッチが発生した場合、ＳＲＡＭセルのデータ保持安定性を示す指標であるＳＮＭ（Static Noise Margin）が低下するという問題がある。このＳＮＭは、セルに“０”または“１”のデータを書き込んだ際、この書き込まれたデータが、ワード線を共有する他のセルをアクセスした場合においても変化せずに保持できる能力を表すものである。
【０００８】
例えば非選択ＳＲＡＭセルとワード線を共有する選択ＳＲＡＭセルのデータを読み出す場合を考える。非選択ＳＲＡＭセルにおけるトランスファトランジスタの一端が接続された記憶ノードの電位は、記憶データ“０”又は“１”に応じて、接地電位Ｖｓｓ、又は電源電圧Ｖｄｄであり、これらトランスファトランジスタの他端が接続される一対のビット線の電位が共にＶｄｄであり、ワード線、すなわち、トランスファトランジスタのゲート電極の電位がＶｓｓとなっていると仮定する。この場合、一対のトランスファトランジスタのボディ領域内に蓄積されている電荷量は異なった状態であり、これらトランスファトランジスタのボディ電位が異なった状態となる。すなわち、データ“０”を記憶した記憶ノードに接続されたトランスファトランジスタのボディ電位は、接地電位側に低下し、データ“１”を記憶した記憶ノードに接続されたトランスファトランジスタのボディ電位は、電源電圧に近い電位となる。ボディ電位が低下した場合、トランジスタの閾値電圧が上昇し、ボディ電位が上昇した場合トランジスタの閾値電圧が低下する。このため、これらトランスファトランジスタの閾値電圧が異なった状態となる。
【０００９】
一方、一対のドライバトランジスタにおいて、データ“０”を記憶した記憶ノードに接続されたドライバトランジスタはオン状態であるため、そのボディ電位は接地電位側に低下し、閾値電圧が上昇している。また、データ“１”を記憶した記憶ノードに接続されたドライバトランジスタはオフ状態であるため、そのボディ電位は、電源電圧に近い電位となり、閾値電圧は低下した状態となる。このため、これらドライバトランジスタの閾値電圧が異なった状態となる。
【００１０】
上記状態において、このセルとワード線を共有するセルが選択された場合、ワード線がＶｄｄとされる。この場合、データ“０”を記憶した記憶ノードに接続されたトランスファトランジスタとドライバトランジスタは、共に閾値電圧が高い状態であるため、共にオンとなった状態においても電流駆動能力が低下している。このため、ビット線の電位を高速に放電させることができず、データ“０”を記憶した記憶ノードの電位が上昇する。一方、データ“１”を記憶した記憶ノードに接続されたドライバトランジスタはオフ状態であるが、上記のように閾値電圧が低い状態であるため、電流駆動能力が向上している。このため、データ“０”を記憶した記憶ノードの電位が僅かに上昇した場合でもオンしてしまい、データの反転が生じてしまうおそれがある。このように、ＳＯＩ−ＭＯＳＦＥＴ素子によりＳＲＡＭを構成した場合、一対のトランスファトランジスタと、一対のドライバトランジスタの閾値電圧のミスマッチによりＳＮＭが劣化するという問題を有している。
【００１１】
さらに、セルのアクセス速度は、ビット線に接続されたトランスファトランジスタとドライバトランジスタのトータルの電流駆動力が大きい程、高速化が可能である。しかし、上記従来のＳＯＩ−ＭＯＳＦＥＴ素子により構成されたＳＲＡＭの場合、特にデータ“０”を記憶した記憶ノードに接続されるトランスファトランジスタとドライバトランジスタの閾値電圧が高くなる。このため、トータルの電流駆動力が低下し、アクセス速度を向上させることが困難であった。
【００１２】
なお、関連技術としての特許文献１には、ＳＯＩ層に形成されたソース／ドレイン拡散層の深さを下地絶縁層に達しない深さとする電界効果トランジスタが開示されている。この特許文献１には、同一導電型の４つの電界効果トランジスタのボディ領域がＳＯＩ層と等しい電位に設定されていることが開示されている。この場合、４つのトランジスタは、通常のバルク素子と同様の基板バイアス効果が生じて、ＳＯＩ素子としての優位性を十分に発揮できないこととなる。
【特許文献１】特開２００１−３５２０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、素子の閾値電圧の上昇を抑制し、隣り合う素子の閾値電圧のミスマッチを防ぐことが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一形態の半導体装置は、絶縁膜上に素子形成膜を備えてなる基板と、前記素子形成膜に形成された第１のボディ領域と、前記素子形成膜に形成され前記絶縁膜に到達した第１の不純物拡散層と、前記素子形成膜に形成され前記絶縁膜に到達していない第２の不純物拡散層とを有する第１の素子と、前記第１の素子に隣接し、前記素子形成膜に形成された第２のボディ領域と、前記第２の不純物拡散層と、前記素子形成膜に形成され前記絶縁膜に到達した第３の不純物拡散層とを有する第２の素子と、前記素子形成膜における前記第２の不純物拡散層の下方に形成され、前記第１の素子のボディ領域と前記第２の素子のボディ領域とを電気的に接続する接続部と、を備える。
【発明の効果】
【００１５】
本発明によれば、素子の閾値電圧の上昇を抑制し、隣り合う素子の閾値電圧のミスマッチを防ぐことが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１６】
以下、実施の形態について図面を参照して説明する。
【００１７】
図１乃至図９は、本発明の実施の形態に係る半導体装置であるＳＲＡＭの製造工程を説明するための図であり、図１、図２、図４、図６、図７、図９は断面図、図３、図５、図８は平面図である。尚、以下では説明の便宜上、ＳＲＡＭセルのトランスファトランジスタ及びドライバトランジスタとなるＮＭＯＳＦＥＴの製造工程を示し、ＳＲＡＭセルの負荷トランジスタとなるＰＭＯＳＦＥＴの製造工程については省略するものとする。
【００１８】
まず、図１に示すように、ＳＩＭＯＸ（Separation by Implantation of Oxygen）法または張り合わせ法等により、ＳＯＩウエハを用意する。このＳＯＩウエハは、Ｓｉ半導体基板１上にＳｉＯ２膜からなるＢＯＸ（Buried Oxide：埋め込み酸化膜）２が積層され、その上にＳＯＩ活性層３（素子形成膜）が積層されている。その後、ＳＯＩ活性層３を所望の膜厚、例えば１００ｎｍ程度まで、熱酸化法とＮＨ４Ｆによるエッチングにより薄膜化する。
【００１９】
次に、図２に示すように、個々のＳＯＩ素子を電気的に分離するための複数の素子分離領域４を、ＳＴＩ（Shallow Trench Isolation）法により形成する。なお、図２は、同工程後の平面図である図３に示すＡ−Ａ’部分の断面図である。
【００２０】
次に、ＳＯＩ活性層３（素子形成領域）に、素子の閾値電圧を調整するための例えばＰ型の不純物を、イオン注入法により導入する。
【００２１】
その後、図４に示すように、ＳＯＩ活性層３上に、ゲート絶縁膜５を熱酸化法により形成する。次に、ゲート絶縁膜５上に、ゲート電極６として多結晶ＳｉをＣＶＤ（Chemical Vapor Deposition）法により所望の膜厚に堆積する。
【００２２】
次に、ゲート電極６とゲート絶縁膜５を、レジスト等をマスクとして、ＲＩＥ（Reactive Ion Etching）法を用いて加工する。ここで、図４は、同工程後の平面図である図５に示すＢ−Ｂ’部分の断面図である。
【００２３】
その後、図６に示すように、各ゲート電極６に対して第一のゲート電極側壁６１を形成する。この場合、先ず、ＳｉＯ２をＣＶＤ法等により堆積し、形成されたＳｉＯ２膜をＲＩＥ法により異方性エッチングする。これにより、第一のゲート電極側壁６１が形成される。この状態で、ゲート電極６及び第１のゲート電極側壁６１をマスクとしてソースおよびドレイン領域にイオン注入を行うことで、例えばＮ型の第一の不純物拡散層７を形成する。この際、第一の不純物拡散層７が、後の活性化アニール工程等を経た後にもＢＯＸ２まで到達することがないよう、イオン注入条件を選択する。
【００２４】
このイオン注入条件として、例えばＳＯＩ活性層３の厚さを１００ｎｍ、第一の不純物拡散層７の厚さを４０ｎｍとした場合、Ａｓを３ｋｅＶで２×１０１５／ｃｍ３注入する。その後の活性化アニール工程では、ＲＴＡ（Rapid Thermal Anneal）を用いた活性化を、例えば加熱温度１０００℃で３秒間行う。
【００２５】
次に、図７に示すように、各ゲート電極６に対して第二のゲート電極側壁７１を形成する。この場合、まずＳｉＯ２をＣＶＤ法等により堆積し、次に同様にＳｉＮをＣＶＤ法等により堆積する。その後、それらＳｉＮ膜とＳｉＯ２膜をＲＩＥ法により異方性エッチングすることで、第二のゲート電極側壁７１が形成される。この状態において、レジスト８を塗布し、所定の二つのゲート電極６間の拡散層を覆うようにレジスト８をパターニングする。このレジスト８をマスクとして、例えばＮ型の不純物イオンを注入する。これにより、二つのゲート電極６の間の領域以外の領域、具体的には、図中左側の素子のソース領域に相当する領域と図中右側の素子のドレイン領域に相当する領域に第二の不純物拡散層９を形成する。この際、第二の不純物拡散層９が、後の活性化アニール工程を経た後にＢＯＸ２まで到達するよう、イオン注入条件を選択する。このイオン注入条件として、例えばＳＯＩ活性層３の厚さを１００ｎｍ、第一の不純物拡散層７の厚さを４０ｎｍとした場合、Ａｓを６０ｋｅＶで５×１０１５／ｃｍ３注入する。なお、図７における第一の不純物拡散層７は、図中左側の素子のドレイン領域と図中右側の素子のソース領域に相当する。
【００２６】
図８は、図７に対応する平面図である。ここで、１０はレジスト８で覆われている領域を示すが、ＰＭＯＳＦＥＴが形成されるべき領域を覆うレジスト部分については、図示を省略している。なお、図８に示すＢ−Ｂ’部分の断面図が図７に対応する。
【００２７】
この状態より、図７に示すレジスト８を剥離し、イオン注入にて導入した不純物を活性化するためのアニール工程を行った後、図９に示すように、第一の不純物拡散層７と第二の不純物拡散層９の上にシリサイド層１１を形成し、ＰＤ−ＳＯＩ素子を形成する。
【００２８】
このように形成されたＰＤ−ＳＯＩ素子は、図９に示すように、隣り合う素子のボディ領域３１,３１同士が、第一の不純物拡散層７の下方に形成された接続領域１２（接続部）を介して電気的に接続されている。このため接続された各ボディ領域の電位が等しく設定される。また各ボディ領域はフローティング状態になり、その電位はＧＮＤ電位等の外部電位に固定されることがない。
【００２９】
図１０は、６個の素子（６−Ｔｒ）を組み合わせて形成されるＳＲＡＭのメモリーセルの回路図である。図中、Ｎ１とＮ２はドライバ（driver）トランジスタ（Ｔｒ）、Ｎ３とＮ４はトランスファ（transfer）トランジスタ（Ｔｒ）、Ｐ１とＰ２はドライバトランジスタに電源を供給する負荷トランジスタを示している。
【００３０】
図１１は、上記構成のトランジスタを用いて形成されたＳＲＡＭセルアレイの平面図であり、図１０と同一部分には同一符号を付している。図１１において、破線２１で示す領域が６つのトランジスタで形成されるＳＲＡＭセルである。トランスファトランジスタＮ３とドライバトランジスタＮ１は、図９に示す２つの素子と同様に、ボディ領域を共有して隣接して形成され、トランスファトランジスタＮ４とドライバトランジスタＮ２も、ボディ領域を共有して隣接して形成されている。これらトランジスタＮ３、Ｎ１とトランジスタＮ４、Ｎ２との間にドライバトランジスタＮ１、Ｎ２に電源を供給するＰＭＯＳトランジスタＰ１、Ｐ２が形成されている。また、ＳＲＡＭセル内の各トランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｐ１、Ｐ２は、隣接するセルの各トランジスタとソース及びドレイン領域の一方を共有している。
【００３１】
図１２、図１３は、破線２１で示すＳＲＡＭセルと隣接するセルのトランジスタとの関係を示すものであり、図１０、図１１と同一部分には同一符号を付している。
【００３２】
図１１に示す構成の場合、１つのセル内のトランスファトランジスタとドライバトランジスタのボディ領域を接続した。これに対して、図１２は、破線２１で示すＳＲＡＭセルのドライバトランジスタＮ１，Ｎ２と、隣接するセルのドライバトランジスタＮ１、Ｎ２のボディ領域をそれぞれ接続した場合を示している。
【００３３】
図１２に示すように、破線２１で示すＳＲＡＭセルのドライバトランジスタＮ１と隣り合うセルのドライバトランジスタＮ１のボディ領域は共有され、破線２１で示すＳＲＡＭセルのドライバトランジスタＮ２と隣り合うセルのドライバトランジスタＮ２のボディ領域も共有されている。このため、これら隣接するセルのドライバトランジスタＮ１、Ｎ１同士、Ｎ２、Ｎ２同士のボディ電位が実質的に等しくされている。したがって、隣接するセルのドライバトランジスタＮ１、Ｎ１同士、及びＮ２、Ｎ２同士の閾値電圧のミスマッチを防ぐことができる。
【００３４】
図１３は、破線２１で示すＳＲＡＭセルのトランスファトランジスタＮ３、Ｎ４と、隣接するセルのトランスファトランジスタＮ３、Ｎ４のボディ領域をそれぞれ接続した場合を示している。すなわち、図１３に示すように、破線２１で示すＳＲＡＭセルのトランスファトランジスタＮ３と隣り合うセルのトランスファトランジスタＮ３のボディ領域は共有され、破線２１で示すＳＲＡＭセルのトランスファトランジスタＮ４と隣り合うセルのトランスファトランジスタＮ４のボディ領域も共有されている。このため、これら隣接するトランスファトランジスタＮ３、Ｎ３同士、Ｎ４、Ｎ４同士のボディ電位が実質的に等しくされている。したがって、隣接するセルのトランスファトランジスタＮ３、Ｎ３同士、及びＮ４、Ｎ４同士の閾値電圧のミスマッチを防ぐことができる。
【００３５】
以上、図１２には隣接するセルのドライバトランジスタＮ１、Ｎ２同士のボディ領域を接続し、図１３には隣接するセルのトランスファトランジスタＮ３、Ｎ４同士のボディ領域を接続する場合をそれぞれ示した。さらに、これらを組合せて、隣接するセルのドライバトランジスタＮ１、Ｎ２同士及びトランスファトランジスタＮ３、Ｎ４同士のボディ領域をともに接続してもよい。
【００３６】
尚、図１１〜図１３において、ドライバトランジスタＮ１、Ｎ２のサイズとトランスファトランジスタＮ３、Ｎ４のサイズ（例えばチャネル幅）は等しく記載している。しかし、実際は、ドライバトランジスタＮ１、Ｎ２のサイズの方が、トランスファトランジスタＮ３、Ｎ４のサイズより大きく設定され、ドライバトランジスタＮ１、Ｎ２の方が、トランスファトランジスタＮ３、Ｎ４より電流駆動力が大きく設定されている。
【００３７】
図１４〜図１６は、本実施の形態と、従来のＳＲＡＭセルを構成するトランジスタのボディ電位の関係を示している。図１４〜図１６において、実線は、本実施形態に係るＳＲＡＭセルを構成するトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４のボディ電位を示し、破線は従来のＳＲＡＭセルを構成するボディ領域同士が接続されていない場合におけるトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４のボディ電位を示している。ここで、ＳＲＡＭセルの構成、及びセルに記憶されたデータと内部電位の関係は、図１０に示すものと同一とする。
【００３８】
図１４は、図１１に対応し、１つのＳＲＡＭセル内における各トランジスタのボディ電位を示している。図１１に示すように、一つのセル内において、トランスファトランジスタＮ３とドライバトランジスタＮ１のボディ領域同士が電気的に接続され、トランスファトランジスタＮ４とドライバトランジスタＮ２のボディ領域同士が電気的に接続されている。このため、図１４に実線で示すように、トランジスタＮ１とＮ３のボディ電位は同一となり、トランジスタＮ４とＮ２のボディ電位も同一となる。トランジスタＮ１とＮ３のボディ電位は、従来のＳＲＡＭセルのトランジスタＮ１のボディ電位とトランジスタＮ２、Ｎ３のボディ電位の間の電位であり、トランジスタＮ４とＮ２のボディ電位は、従来のＳＲＡＭセルのトランジスタＮ４のボディ電位とトランジスタＮ２、Ｎ３のボディ電位の間の電位である。トランジスタＮ１〜Ｎ４のボディ電位は、隣接するＳＲＡＭセルに記憶されているデータにより変化する。しかし、トランジスタＮ１〜Ｎ４のボディ電位の範囲は、後述するように図１４に実線矢印で示す通りであり、図１４に破線で示す、従来のＮ１やＮ４のボディ電位となることはない。
【００３９】
また、本実施の形態のＳＲＡＭセルの場合、トランジスタＮ１とＮ２のボディ電位の差と、トランジスタＮ３とＮ４のボディ電位の差がほぼ等しい。さらに、図１４に実線矢印で示すように、ボディ電位の範囲が、破線で示す従来のボディ電位の範囲よりも狭くなっている。これは、トランジスタＮ１〜Ｎ４の閾値電圧のばらつきが抑制されていることを示しており、トランジスタＮ１〜Ｎ４の閾値電圧のミスマッチが抑制されていることが分かる。
【００４０】
前述したように、ＳＲＡＭセルのＳＮＭを向上させるためには、ペアを構成するドライバトランジスタＮ１、Ｎ２の閾値電圧のミスマッチを抑制し、さらに、トランスファトランジスタＮ３、Ｎ４の閾値電圧のミスマッチを抑制することが必要である。
【００４１】
また、ＳＲＡＭセルのアクセス速度を向上させるためには、トランスファトランジスタとドライバトランジスタのトータルの電流駆動力を向上させる必要がある。特に、データ“０”を記憶した記憶ノードに接続されたトランスファトランジスタとドライバトランジスタのトータルの電流駆動力を向上させることが重要である。すなわち、図１０に示すビット線ＢＬに接続されるトランスファトランジスタＮ３とドライバトランジスタＮ１の電流駆動力を向上させる必要がある。
【００４２】
本実施の形態の場合、図１４に示すように、データ“０”を記憶している記憶ノードＮｏｄｅ１に接続されているドライバトランジスタＮ１のボディ電位は、トランスファトランジスタＮ３のボディ電位により、破線で示す従来のＮ１より高くされ、閾値電圧が低下されている。このため、ドライバトランジスタＮ１の電流駆動力は従来に比べて向上されている。また、トランスファトランジスタＮ３のボディ電位は、破線で示す従来のＮ３より低下しているため、閾値電圧が従来より高くなっている。さらに、ドライバトランジスタＮ２のボディ電位がトランスファトランジスタＮ４により、破線で示す従来のＮ２より高くなっている。このため、このトランジスタＮ２の閾値電圧が従来に比べて低くなっている。また、トランスファトランジスタＮ４のボディ電位が従来に比べて低くなっている。このため、このトランジスタＮ４の閾値電圧は従来に比べて高くなっている。
【００４３】
この状態において、ワード線がＶｄｄとされた場合、トランスファトランジスタＮ３、Ｎ４がオンとされる。従来に比べて電流駆動力が向上されたドライバトランジスタＮ１のゲート電極には、ＰＭＯＳＦＥＴＰ２により電源電圧Ｖｄｄが供給されているため、記憶ノードＮｏｄｅ１がＶｓｓに強くプルダウンされる。また、従来より電流駆動力が低下されたトランスファトランジスタＮ３は、記憶ノードＮｏｄｅ１の電位を上昇させる速度が従来に比べて遅い。一方、ドライバトランジスタＮ２は、従来に比べて電流駆動力が向上されているが、記憶ノードＮｏｄｅ１の電位が高速にプルダウンされるため、オンすることが抑制される。このため、記憶ノードのデータ反転を防止でき、従来に比べてＳＮＭを向上できる。
【００４４】
また、図１０に示す状態より、記憶データを読み出す場合において、トランスファトランジスタＮ３，Ｎ４がオンした場合、トランスファトランジスタＮ３と、ドライバトランジスタＮ１とにより、ビット線ＢＬの電位が高速にＶｓｓに放電される。従来の場合、トランスファトランジスタＮ３とドライバトランジスタＮ１の両方の閾値電圧が高くなっていたが、本実施の形態の場合、ドライバトランジスタＮ１の閾値電圧は低下されて電流駆動力が向上している。したがって、データの読み出し速度を高速化することができる。
【００４５】
しかも、トランスファトランジスタＮ３の閾値電圧は、従来に比べて高くなっているが、トランスファトランジスタＮ３に比べてサイズが大きなドライバトランジスタＮ１の電流駆動力が増強されている。このため、トータルの電流駆動力が従来に比べて向上されているため、データのアクセス速度を向上できる。
【００４６】
尚、データ“１”を記憶している記憶ノードに接続されたトランスファトランジスタＮ４とドライバトランジスタＮ２は、ビット線ＢＬＢの電位をＶｄｄに保持すればよいため、データ読み出しの高速化には寄与していない。
【００４７】
上記構成によれば、ＳＲＡＭセル内の隣り合うＰＤ−ＳＯＩ素子としてのトランジスタＮ３、Ｎ１のボディ領域を接続し、トランジスタＮ４、Ｎ２のボディ領域を接続することにより、隣り合うトランジスタ同士のボディ電位を実質的に等しくしている。すなわち、高いボディ電位を有するトランスファトランジスタＮ３、Ｎ４のボディ領域を、これらより低いボディ電位を有するドライバトランジスタＮ１、Ｎ２のボディ領域に接続することにより、ドライバトランジスタＮ１、Ｎ２のボディ電位の低下を抑制している。したがって、ドライバトランジスタＮ１の閾値電圧を高くすることができるため、ＳＮＭを向上することができる。
【００４８】
さらに、トランジスタＮ３、Ｎ１の閾値電圧を等しくできるとともに、トランジスタＮ３、Ｎ１のトータルの電流駆動力を向上できるため、アクセス速度を高速化することが可能である。
【００４９】
図１５は、図１２に対応し、隣り合うセルのドライバトランジスタＮ１、Ｎ１のボディ領域同士、及びドライバトランジスタＮ２、Ｎ２のボディ領域同士を電気的に接続した場合における１つのセルに含まれる各トランジスタのボディ電位を示している。また、図１５において、実線は、ボディ領域同士が電気的に接続されたＮ１をそれぞれ含む隣り合うセルが互いに異なるデータを記憶し、ボディ領域同士が電気的に接続されたＮ２をそれぞれ含む隣り合うセルが互いに異なるデータを記憶している場合を示している。すなわち、例えば図１２に破線２１で示す領域のセルに含まれるＮ１がオン、このＮ１に隣接するセルのＮ１がオフであり、破線２１で示す領域のセルに含まれるＮ２がオフ、このＮ２に隣接するセルのＮ２がオンであるとする。
【００５０】
図１５に実線で示すように、本実施の形態の場合、図１２に破線２１で示す領域のセルに含まれるドライバトランジスタＮ１のボディ電位は、隣接セルのドライバトランジスタＮ１のボディ電位が高いため、破線で示す従来の場合に比べて上昇する。また、図１２に破線２１で示す領域のセルに含まれるドライバトランジスタＮ２のボディ電位は、隣接するドライバトランジスタＮ２のボディ電位が低いため、破線で示す従来の場合に比べて低下する。この結果、ドライバトランジスタＮ１、Ｎ２のボディ電位が等しくなる。
【００５１】
このように、ドライバトランジスタＮ１、Ｎ２のボディ電位が等しい場合、これらトランジスタの閾値電圧もほぼ等しい。このため、データの保持特性を示すＳＮＭを向上することができる。また、データ“０”を記憶している記憶ノードＮｏｄｅ１に接続されたドライバトランジスタＮ１の閾値電圧が低下しているため、データの読み出し速度を向上することができる。
【００５２】
このように、本実施の形態の場合、隣接するセルのドライバトランジスタＮ１、Ｎ１同士のボディ領域を接続し、ドライバトランジスタＮ２、Ｎ２同士のボディ領域を接続している。このため、隣接するセルの記憶データが相違する場合、隣接するセルのドライバトランジスタＮ１、Ｎ１同士、Ｎ２、Ｎ２同士のボディ電位が等しくなり、ドライバトランジスタＮ１，Ｎ２の閾値電圧が等しくなる。したがって、ＳＮＭ、及びデータの読み出し速度を向上できる。
【００５３】
図１６は、図１３に対応し、隣り合うセルのトランスファトランジスタＮ３、Ｎ３のボディ領域同士、及びトランスファトランジスタＮ４、Ｎ４のボディ領域同士が電気的に接続された場合における１つのセルに含まれる各トランジスタのボディ電位を示している。また、図１６において、実線は、ボディ領域同士が電気的に接続されたＮ３をそれぞれ含む隣り合うセルが互いに異なるデータを記憶し、ボディ領域同士が電気的に接続されたＮ４をそれぞれ含む隣り合うセルが互いに異なるデータを記憶している場合を示している。
【００５４】
すなわち、例えば、図１３に破線２１で示す領域のセルに含まれるＮ３が接続された記憶ノードＮｏｄｅ１がデータ“０”を記憶し、このＮ３に隣接するセルのＮ３が接続された記憶ノードＮｏｄｅ１がデータ“１”を記憶している場合、図１３に破線２１で示す領域のセルに含まれるＮ３のボディ電位が図１６に実線で示すように、破線で示す従来より上昇する。
【００５５】
また、図１３に破線２１で示す領域のセルに含まれるＮ４が接続された記憶ノードＮｏｄｅ２がデータ“１”を記憶し、このＮ４に隣接するセルのＮ４が接続された記憶ノードＮｏｄｅ２がデータ“０”を記憶している場合、Ｎ４のボディ電位は、隣接するセルのＮ４のボディ電位が低いため、図１６に示す実線で表されるように、破線で示す従来より低下する。この結果、トランスファトランジスタＮ３、Ｎ４のボディ電位がほぼ等しくなる。
【００５６】
このように、隣接するセルのボディ領域同士を接続することにより、隣接セルの記憶データが異なる場合、Ｎ３，Ｎ４のボディ電位を等しくすることができ、閾値電圧のミスマッチを防止できる。このため、ＳＮＭを向上することができる。
【００５７】
また、Ｎ３に関しては、ボディ電位が上昇するため、閾値電圧が低下する。このため、トランジスタＮ１とともに、トータルの電流駆動力を向上することができ、セルのアクセス速度を向上することが可能である。
【００５８】
（変形例）
次に、本実施の形態の変形例について説明する。この変形例は、本実施の形態を２入力ＮＡＮＤ型回路（多段積み回路）に適用したものである。
【００５９】
ＳＯＩ素子を用いてＮＡＮＤ回路のような複数のＭＯＳＦＥＴが直列接続された多段積み回路を構成した場合、各ＭＯＳＦＥＴのボディ領域の電位がＳｉ支持基板に対して独立な電位に設定される。このため、ボディ効果により閾値電圧が上昇することが無く、素子性能を向上することができる。しかし、従来例のＳＯＩ素子を用いたＮＡＮＤ回路のような論理回路は、各ＭＯＳＦＥＴのボディ領域の電位が固定されていない。このため、各ＭＯＳＦＥＴの素子特性、例えば閾値電圧は、入力データに応じて素子がオン又はオフすることにより変動する。したがって、素子の閾値電圧が上昇した場合、電流駆動力が低下し、動作速度が低下するといった問題がある。
【００６０】
以下、本実施の形態によるＰＤ−ＳＯＩ素子の構成を用いる効果を従来例によるＰＤ−ＳＯＩ素子を用いた場合と比較して説明する。
【００６１】
図１７は、本実施の形態によるＰＤ−ＳＯＩ素子を用いて形成した２入力ＮＡＮＤ型回路を示している。図１７において、Ｎ型トランジスタＮ１１、Ｎ１２が出力端子Ｚと接地間に直列接続され、これらトランジスタＮ１１、Ｎ１２のゲートに入力信号Ａ、Ｂがそれぞれ供給される。さらに、電源端子と出力端子Ｚとの間にＰ型トランジスタＰ１１、Ｐ１２が並列接続されている。これらトランジスタＰ１１、Ｐ１２のゲートには、入力信号Ａ、Ｂがそれぞれ供給されている。
【００６２】
ここで、多段積み回路をなすＮ型トランジスタＮ１１、Ｎ１２のボディ領域同士が電気的に接続されフローティング状態となっている。Ｎ型トランジスタＮ１１、Ｎ１２は、それぞれ図９に示す２つの素子に相当し、例えば図１０に示すＮ３、Ｎ１に対応する。
【００６３】
図１７において、例えば入力信号Ａが“１”、Ｂが“０”の場合、出力端子Ｚ側のＮ型トランジスタＮ１１がオン、トランジスタＮ１２がオフ、トランジスタＰ１１がオフ、トランジスタＰ１２がオンとなり、出力端子Ｚが“１”となっている。このため、トランジスタＮ１２のボディ電位は接地電位に接近するが、トランジスタＮ１１のボディ電位は出力端子Ｚの電源電圧に接近する。トランジスタＮ１１とＮ１２のボディ領域は接続されているため、トランジスタＮ１２のボディ電位の低下を防止でき、トランジスタＮ１１とＮ１２のボディ電位は実質的に同一となる。したがって、トランジスタＮ１１とＮ１２のボディ電位のばらつきが低減され、トランジスタＮ１２の閾値電圧の上昇が抑制される。このため、トランジスタＮ１１とＮ１２の閾値電圧のミスマッチを防ぐことができ、例えばこの入力信号の状態から入力信号Ａが“１”、Ｂが“１”の状態に変化する場合、Ｎ型トランジスタＮ１２の動作速度の低下を防止できる。
【００６４】
これに対して、図１８に示す従来例のＰＤ−ＳＯＩ素子を用いた２入力ＮＡＮＤ型回路の場合、直列接続されたＮ型トランジスタＮ１１、Ｎ１２のボディ領域は分離され、この状態で、共にフローティングとされている。このため、入力信号Ａが“１”、Ｂが“０”の場合、オン状態のトランジスタＮ１１のボディ電位は電源電圧に接近するため、トランジスタＮ１１の閾値電圧は低下する。また、オフ状態のトランジスタＮ１２のボディ電圧は接地電位に接近するため、トランジスタＮ１２の閾値電圧は上昇する。このように、トランジスタＮ１１とＮ１２の閾値電圧のミスマッチが生じる。したがって、この状態から入力信号Ａが“１”、Ｂが“１”に変化した場合、トランジスタＮ１２の動作速度が低下する。
【００６５】
尚、上記変形例は、ＮＡＮＤ回路を構成するＮＭＯＳＦＥＴに本発明を適用した場合について説明したが、多段積み回路としてはこれに限定されるものではなく、例えばＮＯＲ回路を構成するＰＭＯＳＦＥＴに本発明を適用することも可能である。
【００６６】
また、上記実施形態は、ＳＯＩ基板を用いたＭＯＳＦＥＴを用いて説明したが、これに限定されるものではなく、例えばＳＯＳ（Silicon On Sapphire）等の基板を用いることも可能である。
【００６７】
その他、本発明の要旨を変更しない範囲で適宜変形実施可能なことは勿論である。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態に係るＳＲＡＭの製造工程を示す断面図。
【図２】本発明の実施の形態に係るＳＲＡＭの製造工程を示す断面図。
【図３】本発明の実施の形態に係るＳＲＡＭの製造工程を示す平面図。
【図４】本発明の実施の形態に係るＳＲＡＭの製造工程を示す断面図。
【図５】本発明の実施の形態に係るＳＲＡＭの製造工程を示す平面図。
【図６】本発明の実施の形態に係るＳＲＡＭの製造工程を示す断面図。
【図７】本発明の実施の形態に係るＳＲＡＭの製造工程を示す断面図。
【図８】本発明の実施の形態に係るＳＲＡＭの製造工程を示す断面図。
【図９】本発明の実施の形態に係るＳＲＡＭの製造工程を示す断面図。
【図１０】本発明の実施の形態に係る６−Ｔｒ型ＳＲＡＭセルの回路図。
【図１１】本発明の実施の形態に係る第１のＳＲＡＭセルアレイの平面図。
【図１２】本発明の実施の形態に係る第２のＳＲＡＭセルアレイの平面図。
【図１３】本発明の実施の形態に係る第３のＳＲＡＭセルアレイの平面図。
【図１４】従来例と本実施の形態のＳＲＡＭの各ＰＤ−ＳＯＩ素子におけるボディ電位の相対関係を示す図。
【図１５】従来例と本実施の形態のＳＲＡＭの各ＰＤ−ＳＯＩ素子におけるボディ電位の相対関係を示す図。
【図１６】従来例と本実施の形態のＳＲＡＭの各ＰＤ−ＳＯＩ素子におけるボディ電位の相対関係を示す図。
【図１７】本実施の形態によるＰＤ−ＳＯＩ素子を用いて形成した２入力ＮＡＮＤ型回路を示す図。
【図１８】従来例によるＰＤ−ＳＯＩ素子を用いて形成した２入力ＮＡＮＤ型回路を示す図。
【符号の説明】
【００６９】
１…Ｓｉ半導体基板  ２…ＢＯＸ  ３…ＳＯＩ活性層  ３１…ボディ領域  ４…素子分離領域  ５…ゲート絶縁膜  ６…ゲート電極  ６１…第一のゲート電極側壁  ７…第一の不純物拡散層  ７１…第二のゲート電極側壁  ８…レジスト  ９…第二の不純物拡散層  １０…レジストで覆われている領域  １１…シリサイド層  １２…接続領域  ２１…ＳＲＡＭセル領域
【図１】
2009170718.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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