(57)【要約】【課題】従来とは異なる手法により、データ修復を可能とする。【解決手段】不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が１つの２値データを記憶する２値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、このメモリ部を制御するメモリコントローラとを備える。メモリコントローラは、多値データ記憶領域に多値データを書き込む際に、多値データのうちの下位ページのデータを２値データ領域にも書き込む。【選択図】図１１
2009048750.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が１つの２値データを記憶する２値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、
外部から供給されたデータを前記多値データ記憶領域の指定されたアドレスに多値データとして書き込む制御を実行するメモリコントローラと、
を備え、
前記メモリコントローラは、前記多値データ記憶領域に多値データを書き込む際に、前記多値データのうちの下位ページのデータを前記２値データ領域にも書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリコントローラは、前記多値データ記憶領域に前記多値データのうちの上位ページを書き込んでいる最中に電源断が発生したときに、前記２値データ記憶領域に記憶されている下位ページを読み出して前記多値データを再書き込みすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリコントローラは、前記下位ページのデータを前記多値データ記憶領域に書き込む前に前記２値データ領域に書き込む
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリコントローラは、前記多値データ記憶領域に上位ページのデータが正常に書き込まれたら前記２値データ記憶領域に書き込まれた下位ページのデータを消去することを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリコントローラは、前記メモリ部がビジー状態でないときに、前記２値データ記憶領域に記憶された下位ページのデータを前記多値データ記憶領域に一括書き込みすることを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、１つのメモリセルに多値データを記憶する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、単位セル面積がＮＯＲ型に比べて小さく、大容量化が容易である。また、セル単位での読み出し／書き込み速度は、ＮＯＲ型に比べると遅いが、セルアレイとページバッファとの間で同時に読み出し／書き込みが行われるセル範囲（物理的ページ長）を大きくすることで、実質的に高速の読み出し／書き込みが可能である。
【０００３】
このような特長を活かして、ＮＡＮＤ型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。
【０００４】
ＮＡＮＤ型フラッシュメモリで更に大容量データ記憶を行うためには、１メモリセルに多ビット記憶を行う方式（多値データ記憶方式）が採用される。例えば、１メモリセルに２ビット記憶を行う４値データ記憶方式では、上位ページデータ“ｘ”と下位ページデータ“ｙ”で定義される４値データ“ｘｙ”が用いられる。
【０００５】
４値データ“ｘｙ”は例えばメモリセルしきい値電圧の順に、データ“１１”，“１０”，“００”，“０１”が定義される。データ“１１”はメモリセルのしきい値電圧が負の消去状態である。この消去状態のメモリセルに選択的に、下位ビットデータ“ｙ”（＝“０”）の書き込みによってしきい値電圧を移動させてデータ“１０”が書き込まれる。またデータ“１０”のメモリセルとデータ“１１”のメモリセルに対してそれぞれ選択的に上位ビットデータ“ｘ”（＝“０”）の書き込みを行って、しきい値電圧を移動させてデータ“００”及びデータ“０１”が書き込まれる。
【０００６】
上述のように、４値データ書き込みのためには、下位ページ書き込みシーケンスと上位ページ書き込みシーケンスとが必要である。その上位ページ書き込みシーケンスが異常終了した場合や、中断コマンド入力等により強制中断した場合には、対象となるメモリセルは書き込み途中の中途半端なしきい値電圧状態となる。このしきい値電圧状態は、異なるデータを示す最終的なしきい値分布と重なることがある。このため、正常に書き込まれていた下位ページデータの読み出しも不能となる。
【０００７】
そこで、メモリセルアレイのデータ読み出し及び書き込みを制御するコントローラに、メモリセルアレイの既に下位ページデータが書かれている領域への上位ページデータの書き込みシーケンスが異常終了する際に、メモリセルアレイから読み出されてセンスアンプ回路が保持する下位ページデータを待避させる機能を持たせることにより、下位ページのデータ修復を可能とした不揮発性半導体記憶装置も提案されている（特許文献１）。
【特許文献１】特開２００６−２９４１２６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、従来とは異なる手法により、データ修復を可能とする不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の一態様による不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が１つの２値データを記憶する２値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、外部から供給されたデータを前記多値データ記憶領域の指定されたアドレスに多値データとして書き込む制御を実行するメモリコントローラとを備え、前記メモリコントローラは、前記多値データ記憶領域に多値データを書き込む際に、前記多値データのうちの下位ページのデータを前記２値データ領域にも書き込むことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、従来とは異なる手法により、データ修復が可能になる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
［第１の実施形態］
［半導体メモリの構成］
図１は、本実施の形態に係る半導体メモリを示すブロック図である。
【００１３】
この実施の形態の半導体メモリは、例えば一つ或いは複数個のＮＡＮＤフラッシュメモリ２１と、その読み出し／書き込みを制御するメモリコントローラ２２とにより一体にパッケージ化されたメモリモジュールを構成する。搭載される全てのフラッシュメモリ２１は、一つのメモリコントローラ２２で論理メモリとしてコントロールされるので、以下これを、論理ブロックアドレス（Ｌｏｇｉｃ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓ）ＮＡＮＤフラッシュメモリ（以下、ＬＢＡ−ＮＡＮＤメモリと略称する）という。
【００１４】
ＬＢＡ−ＮＡＮＤメモリ２０に搭載されるＮＡＮＤフラッシュメモリ２１は、１又は複数のメモリチップから構成されている。図１では二つのメモリチップｃｈｉｐ１，ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。最大搭載メモリチップ数は、レギュレータの電流能力や他のファクタとの関係で決まるが、例えば４チップとする。
【００１５】
メモリコントローラ２２は、フラッシュメモリ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御を行うＭＰＵ２４、ＮＡＮＤフラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。
【００１６】
なお、ＮＡＮＤフラッシュメモリ２１とメモリコントローラ２２とが１チップであるか別チップであるかは、このＬＢＡ−ＮＡＮＤメモリ２０にとって本質的ではない。
【００１７】
図２は、このＬＢＡ−ＮＡＮＤメモリ２０におけるＮＡＮＤフラッシュメモリ２１の機能ブロック図である。ＮＡＮＤフラッシュメモリ２１は、メモリセルアレイ１と、このメモリセルアレイ１に対してデータの書き込み及び読み出し動作を実行するセンスアンプ回路３とを備える。センスアンプ回路３と外部入出力端子Ｉ／Ｏとの間のデータ授受は、データバス１０及びＩ／Ｏバッファ８を介して行われる。
【００１８】
内部コントローラ５には、メモリコントローラ２２から各種の制御信号（チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等）が入力される。内部コントローラ５は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレス“Ａｄｄ”とコマンド“Ｃｏｍ”を識別し、アドレスはアドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ７に転送し、コマンドは内部でデコードする。また、内部コントローラ５は、内部のＲｅａｄｙ／Ｂｕｓｙ状態をステータスレジスタ４に格納してＲｅａｄｙ／Ｂｕｓｙ信号ＲＹ／ＢＹを外部から参照可能にする。ロウデコーダ２は、ロウアドレスに従ってメモリセルアレイ１のワード線ＷＬを選択し、カラムデコーダ７は、カラムアドレスに従ってセンスアンプ回路３の後述するデータラッチＳＤＣを選択する。
【００１９】
内部コントローラ５は、制御信号とコマンドに従って、データ読み出し制御、データ書き込み及び消去のシーケンス制御を行う。各動作モードに必要な内部電圧（電源電圧より昇圧された内部電圧）を発生するために、内部電圧発生回路９が設けられている。この内部電圧発生回路９は、内部コントローラ５によりパラメータレジスタ１１にセットされた設定値に基づいて必要な電圧を発生する昇圧動作を行う。
【００２０】
図３は、このＮＡＮＤフラッシュメモリ２１のメモリコア部のメモリセルアレイ１の構成を示している。
【００２１】
メモリセルアレイ１は、複数の電気的書き換え可能な不揮発性メモリセル（図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続され、その両端に選択トランジスタＳ１，Ｓ２が接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。
【００２２】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬｏ，ＢＬｅに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００２３】
ワード線方向に配列されるＮＡＮＤセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎ−１が配置される。
【００２４】
ビット線ＢＬｅ，ＢＬｏの一端側に、セルデータの読み出し及び書き込みを行うセンスアンプ回路３が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。図では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏがビット線選択回路により選択的にセンスアンプ回路３の各センスアンプＳＡに接続される場合を示している。この場合、選択されていないビット線ＢＬは、接地して隣接ビット線間の容量カップリングを防止する。また、このような構成の他に、各ビット線ＢＬにそれぞれ１つずつＡＢＬ（All Bit Line）型のセンスアンプＳＡを設けるようにしても良い。
【００２５】
図４は、センスアンプＳＡの構成例を示している。このセンスアンプＳＡは、シングルエンド型の電圧検出型センスアンプであって、センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタＱ１を介してビット線ＢＬに接続される。クランプ用ＮＭＯＳトランジスタＱ１は、ビット線電圧をクランプすると共に、プリセンスアンプとして働く。センスノードＮｓｅｎにはまた、ビット線をプリチャージするためのプリチャージ用ＮＭＯＳトランジスタＱ２が接続されている。
【００２６】
センスノードＮｓｅｎには電荷保持用キャパシタＣが接続されて、ここがセンスデータを一時保持するデータ記憶回路ＴＤＣを構成している。
【００２７】
センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介して、メインのデータ記憶回路であるデータラッチＰＤＣに接続されている。センスノードＮｓｅｎはまた、転送用ＮＭＯＳトランジスタＱ４を介して、外部とのデータ授受に供されるデータ記憶回路となるデータラッチＳＤＣに接続されている。従ってデータラッチＳＤＣは、カラム選択信号ＣＳＬにより駆動されるカラム選択ゲートＱ８，Ｑ９を介してデータ線ＤＬ，ＤＬｎに接続されている。
【００２８】
データラッチＰＤＣのデータノードＮ１と、センスノードＮｓｅｎとの間には、書き込みデータを一時保持して、次サイクルの書き込みデータの書き戻しを行うためのダイナミックデータ記憶回路ＤＤＣが設けられている。ＮＭＯＳトランジスタＱ６のゲートＮ３がその記憶ノードであって、これとデータラッチＰＤＣのデータノードＮ１との間には転送用ＮＭＯＳトランジスタＱ５が配置されている。また記憶ノードＮ３のデータに応じて、センスノードＮｓｅｎに所望のデータを書き戻すために、ＮＭＯＳトランジスタＱ７が配置されている。
【００２９】
データラッチＰＤＣのデータノードＮ１ｎを監視してベリファイ判定を行うために、ベリファイチェック回路ＶＣＨが設けられている。ベリファイチェック回路ＶＣＨは、データノードＮ１ｎにゲートが接続された検知用ＮＭＯＳトランジスタＱ１０と、そのソースを選択的に接地して活性化するためのＮＭＯＳトランジスタＱ１１と、ＮＭＯＳトランジスタＱ１０のドレインを信号線ＣＯＭに接続する転送ゲート用ＮＭＯＳトランジスタＱ１３，Ｑ１４を有する。
【００３０】
信号線ＣＯＭは、１ページ分のセンスアンプＳＡに共通に設けられる共通信号線であり、予めこれを“Ｈ”レベル状態に設定するプリチャージ回路（図示せず）が設けられる。ベリファイチェック回路ＶＣＨは、データラッチＰＤＣのベリファイ読み出しデータに基づいて、プリチャージされた信号線ＣＯＭが放電されるか否かを検知するものである。
【００３１】
データラッチＰＤＣは、書き込みベリファイ時、書き込みが完了すると、“１”（Ｎ１＝“Ｈ”）となる。従って、１ページの書き込みが完了すると、１ページ分のデータラッチＰＤＣがオール“１”となる。ベリファイチェック回路ＶＣＨは、一つでも書き込みが不十分な箇所があると、Ｎ１ｎ＝“Ｈ”に基づいて、信号線ＣＯＭを放電する。書き込みが完了したときには信号線ＣＯＭが放電されない。従ってコントローラは信号線ＣＯＭを監視することにより、書き込みシーケンスを制御することができる。
【００３２】
図４のセンスアンプＳＡは、２値データ記憶方式にも４値データ記憶方式にも適用可能に構成された例である。２値データ記憶方式の場合は、データラッチＳＤＣは動作原理上不要であるが、４値記憶方式ではこのデータラッチＳＤＣが不可欠になる。
【００３３】
即ち４値データ記憶方式では、上位ページの書き込みベリファイのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する必要がある。このため、データラッチＰＤＣには書き込みデータを保持し、データラッチＳＤＣにはセルアレイから読み出した下位ページデータを保持して、書き込みベリファイが行われる。
【００３４】
以上のように構成されたＬＢＡ−ＮＡＮＤメモリ２０において、コマンド、アドレス（論理アドレス又は物理アドレス）及びデータ、並びにチップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディ／ビジー信号ＲＹ／ＢＹ等の外部制御信号は、ホストＩ／Ｆ２５に入力される。ホストＩ／Ｆ２５では、コマンドや制御信号を、ＭＰＵ２４及びハードウェアシーケンサ２７に振り分けると共に、アドレス及びデータをバッファＲＡＭ２６に格納する。
【００３５】
外部から入力された論理アドレスは、ＮＡＮＤフラッシュＩ／Ｆ２３で、ＮＡＮＤフラッシュメモリ２１の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ２７の制御の下、データの転送制御及び書き込み／消去／読み出しのシーケンス制御が実行される。変換された物理アドレスは、ＮＡＮＤフラッシュメモリ２１内のアドレスレジスタ６を介して、ロウデコーダ２やカラムデコーダ７に転送される。書き込みデータは、Ｉ／Ｏバッファ８を介してセンスアンプ回路３にロードされ、読み出しデータはＩ／Ｏバッファ８を介して、外部に出力される。
【００３６】
［メモリ領域］
図５は、この実施の形態のＬＢＡ−ＮＡＮＤメモリのメモリ領域の詳細を示す図である。
【００３７】
本実施形態のＬＢＡ−ＮＡＮＤメモリ２０は、コマンドによりアクセスの切り換えが可能な複数のデータ領域（論理ブロックアクセス領域）を持つ。具体的にこの実施の形態では、用途とデータの信頼性により分けられる２つ又は３つのデータ記憶領域がある。
【００３８】
図５（ａ）に示すスタンダードオペレーションモードでは、それぞれが特性の異なる情報を記憶する２つのデータ記憶領域を有する。１つはＳＬＣ（Single Level Cell）を用いた２値データ記憶領域ＳＤＡ（SLC Data Area）であり、もう一つはＭＬＣ（Multi Level Cell）を用いた多値データ記憶領域ＭＤＡ（MLC Data Area）である。２値データ記憶領域ＳＤＡは、ファイルシステム又はネットワーク通信のログデータ等を記憶するのに適し、多値データ記憶領域ＭＤＡは、音楽、画像、各種アプリケーション等を記憶するのに適している。
【００３９】
図５（ｂ）に示すオプショナルパワーオンモードでは、上記特性の異なる情報を記憶する２つのデータ記憶領域ＳＤＡ，ＭＤＡに加えて、ブートコードを記憶するブートコードブロックがメモリ領域の先頭に設けられる。
【００４０】
これら２つのモードにおいて、２値データ記憶領域ＳＤＡと多値データ記憶領域ＭＤＡの境界は、コマンドの指示によって任意に変更可能となっている。例えば、ＭＬＣ（４値）をＳＬＣ（２値）としても使用可能なメモリセルアレイを用い、メモリ領域全てをＭＬＣとして使用した場合の記憶容量が４ＧＢであるメモリにおいて、図６に示すように、２値データ記憶領域ＳＤＡの記憶容量を、０ＭＢ，５０ＭＢ，５００ＭＢ及び１ＧＢにそれぞれ設定した場合、多値データ記憶領域ＭＤＡの記憶容量は、それぞれ４ＧＢ，３．９ＧＢ，３ＧＢ及び２ＧＢになる。
【００４１】
図７は、２値データ記憶領域ＳＤＡのセットアップのタイミングチャートである。
【００４２】
ここで、ＣＬＥはコマンドラッチイネーブル、／ＣＥはチップイネーブル、／ＷＥは書き込みイネーブル、ＡＬＥはアドレスラッチイネーブル、／ＲＥは読み出しイネーブル、ＲＹ／ＢＹはＲｅａｄｙ／Ｂｕｓｙの各制御信号を示している。コマンド入力のタイミングで、リードＳＤＡコマンド“００ｈ”を読み込み、続いてアドレス・ラッチの５サイクルで、セットＳＤＡコマンド“Ａ５ｈ”及びアロケーション・ユニット１ｓｔ，２ｎｄ，３ｒｄ，４ｔｈを順次入力する。アロケーション・ユニットは、例えば図８に示すように、２値データ記憶領域ＳＤＡの境界位置を指定する。これにより、メモリコントローラ２２に、ＳＤＡとＭＤＡとの境界エリアが設定されるので、以後の論理アドレスと物理アドレスの変換処理は、設定された境界エリアに基づいて実行される。
【００４３】
図９は、２値データ記憶領域ＳＤＡのサイズ確認のタイミングチャートである。
【００４４】
コマンド入力のタイミングで、リードＳＤＡコマンド“００ｈ”を読み込み、続いてアドレス・ラッチの５サイクルで、ゲットＳＤＡユニットコマンド“Ｂ５ｈ”及び４バイトのダミーデータを順次入力する。これにより、ＳＤＡの境界エリアがコントローラ２２から読み出される。
【００４５】
図１０は、多値データ記憶領域ＭＤＡのサイズ確認のタイミングチャートである。
【００４６】
コマンド入力のタイミングで、リードＳＤＡコマンド“００ｈ”を読み込み、続いてアドレス・ラッチの５サイクルで、ゲットＭＤＡユニットコマンド“Ｂ０ｈ”及び４バイトのダミーデータを順次入力する。これにより、ＭＤＡの境界エリアがコントローラ２２から読み出される。
【００４７】
［４値データの書き込み］
このＬＢＡ−ＮＡＮＤメモリでは、多値データ記憶領域ＭＤＡに書き込まれる４値データの書き込みに先立って、下位ページのデータを２値データ記憶領域ＳＤＡに一旦書き込むことにより、多値データ記憶領域ＭＤＡへの上位ページ書き込み中に電源断等の障害が生じても下位ページが消失しないように保護している。
【００４８】
図１１は、４値データの書き込み動作を示すメモリコントローラ２２のフローチャートである。
【００４９】
外部からＭＤＡ書き込みコマンドと書き込みデータが入力されると（Ｓ１）、メモリコントローラ２２は、書き込みに先立って、２値データ記憶領域ＳＤＡの下位ページが一時的に格納される記憶領域と、多値データ記憶領域ＭＤＡの上位及び下位ページが格納される記憶領域に対して、データ消去をブロック単位で実行する（Ｓ２）。ＮＡＮＤフラッシュメモリ２１の内部では、選択ブロックの全ワード線を０Ｖとし、メモリセルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａを与える。これにより、選択ブロック内のメモリセルは、浮遊ゲートの電子が放出されて、しきい値電圧が負の消去状態（データ“１”）になる。実際には、過消去状態の発生を防止するために、消去電圧印加と消去状態を確認するための消去ベリファイとを繰り返すという消去シーケンスが用いられる。
【００５０】
次に、２値データ記憶領域ＳＤＡの一時的な記憶領域に、４値データのうちの下位ページデータの書き込みが実行される（Ｓ３）。書き込みは、ページ単位で行われる。ここで１ページは、前述のように１ワード線に沿って配列される全メモリセルのうち奇数番目のビット線に接続された奇数ページと偶数番目のビット線に接続された偶数ページとにより構成される。例えば、図３のビット線選択信号ＳＥＬｅが活性化された場合、偶数ページに対する書き込みが可能になり、ビット線選択信号ＳＥＬｏの奇数ページに対する書き込みが可能になり、これらに対応するセンサアンプＳＡのデータラッチＰＤＣに１ページ分の書き込みデータがロードされる。
【００５１】
次に、２値データ記憶領域ＳＤＡの一時的記憶領域の選択ワード線直下のセルチャネルが、センスアンプＳＡのデータラッチＰＤＣが保持する書き込みデータに応じてＶｓｓ（“０”書き込みの場合）、Ｖｄｄ（“１”書き込み即ち書き込み禁止の場合）にプリチャージされる。“１”書き込みのＮＡＮＤセルチャネルは、そのプリチャージ動作により、Ｖｄｄのフローティング状態になる。
【００５２】
この後、選択ワード線に２０Ｖ程度の書き込み電圧Ｖｐｇｍが、非選択ワード線には、中間電圧である書き込みパス電圧Ｖｐａｓｓが与えられる。これにより、“０”データが与えられたセルでは、浮遊ゲートに電子が注入され、“１”データが与えられたセルでは、フローティングのチャネルが制御ゲートからの容量結合により電位上昇して、電子注入が起こらない。この様にして、１ページの書き込みが同時にできる。
【００５３】
図１２の上段は、下位ページの書き込みの結果、得られるしきい値分布を示している。データ書き込みの場合も所望のしきい値分布を得るために、書き込み電圧印加と書き込みベリファイ読み出しとが繰り返される。書き込み電圧Ｖｐｇｍは、書き込みサイクルと共に、ステップアップされる。ベリファイ読み出しは、図１２の“０”データしきい値分布の下限値に対応するベリファイ電圧Ｖｖを選択ワード線に与えた確認読み出し動作である。これにより、“０”書き込みセルが十分に書かれたか否かが判定される。
【００５４】
書き込みベリファイのためには、データラッチＰＤＣが保持する書き込みデータを、一旦データ記憶回路ＤＤＣに転送して保持し、ベリファイ結果に応じて次のサイクルの書き込みデータを決定するための書き戻し動作が行われる。その詳細動作の説明は省くが、以上の書き込みベリファイ動作により、下位ページの書き込みが完了すると、下位ページ分のセンスアンプのデータラッチＰＤＣがオール“１”となるように、制御される。これをベリファイチェック回路ＶＣＫにより検知することにより、書き込み完了の判定が可能になる。
【００５５】
次に、同様の下位ページの書き込みを、多値データ記憶領域ＭＤＡに対しても実行する（Ｓ４）。ＮＡＮＤフラッシュメモリ２１の内部の動作は、２値データ記憶領域ＳＤＡに対する下位ページの書き込み動作と同様であるため、その詳細説明は省略する。
【００５６】
多値データ記憶領域ＭＤＡへの下位ページのデータの書き込みが終了したら、続いて上位ページのデータを書き込む（Ｓ５）。
【００５７】
上位ページの書き込みを行うと、例えば図１２の下段のような４つのデータしきい値分布が得られる。この例では、上位ページデータ“ｘ”と下位ページデータ“ｙ”で定義される４値データ“ｘｙ”が、しきい値電圧の順に、“１１”，“１０”，“００”，“０１”のように並べられる。
【００５８】
上位ビットが“１”であるデータ “１１”、“１０”は、下位ページのデータ“１”，“０”のしきい値分布がそのまま使用される。従って、この上位ページの書き込みは、“０”書き込みによって、データ“１１”状態をデータ“０１”状態に、データ“１０”状態をデータ“００”状態にそれぞれ遷移させる動作である。この上位ページ書き込み時、データ“００”，“０１”のしきい値分布下限値に対応するベリファイ電圧Ｖｖ２，Ｖｖ３を用いた書き込みベリファイを順次行うことにより、所望のしきい値分布が得られる。
【００５９】
上位ページ書き込みでは、上述のようにデータ“００”，“０１”の書き込みベリファイを、異なるベリファイ電圧Ｖｖ２，Ｖｖ３を用いて順次行う必要があり、特にデータ“００”のベリファイ時は、データ“０１”をベリファイ対象から外すことが必要になる。そのために、既にメモリセルアレイに書かれている下位ページデータを読み出して参照する。このため、データラッチＰＤＣに書き込みデータを保持して上位ページ書き込みを行う間、下位ページデータをデータラッチＳＤＣに保持して、これを参照して上述のようなベリファイ制御を行う。
【００６０】
多値データ記憶領域ＭＤＡへの４値データの書き込みが正常終了したら、２値データ記憶領域ＳＤＡに記憶されている下位ページデータを消去して処理を終了する（Ｓ６）。
【００６１】
一方、上位ページの書き込み動作中に、電源瞬停が発生した場合には、多値データ記憶領域ＭＤＡに書き込み途中のデータを一旦破棄し（Ｓ７）、２値データ記憶領域ＳＤＡに一時的に格納しておいた下位ページのデータを読み出して（Ｓ８）、これを再度多値データ記憶領域ＭＤＡに下位ページのデータとして書き込む（Ｓ４）。そして、再度、上位ページのデータをＮＡＮＤフラッシュメモリ２３に供給し、多値データ記憶領域ＭＤＡに上位ページを書き込む（Ｓ５）。正常終了したら、２値データ記憶領域ＳＤＡに格納された下位ページデータを消去する（Ｓ６）。
【００６２】
以上の書き込み動作によって、上位ページの書き込み途中に電源瞬停が発生しても、下位ページのデータが消失することがなく、多値データを確実にＮＡＮＤフラッシュメモリ２１に記憶することができる。
【００６３】
なお、２値データ記憶領域ＳＤＡと多値データ記憶領域ＭＤＡとは、メモリセルアレイ１の物理的構成は変わらないが、要求されるデータ書き込み精度は、２値データ記憶領域ＳＤＡよりも多値データ記憶領域ＭＤＡの方が大きく、データの信頼性は、多値データ記憶領域ＭＤＡよりも２値データ記憶領域ＳＤＡの方が大きい。このため、内部電圧発生回路９で発生させる書き込み電圧等の内部電圧も、２値データ記憶領域ＳＤＡを書き込み対象としたときと、多値データ記憶領域ＭＤＡを書き込み対象としたときとでは自ずと異なってくる。
【００６４】
本実施形態においては、２値データ記憶領域ＳＤＡに対する下位ページの書き込みを、４値データの下位ページの書き込みと同様の内部電圧によって行っても良いが、２値データ記憶領域ＳＤＡに対する下位ページの書き込みを、２値データ書き込みに適した内部電圧によって行うようにしても良い。この場合、例えばＮＡＮＤフラッシュメモリ２１のテストモードを利用することができる。すなわち、メモリコントローラ２２側からＮＡＮＤフラッシュメモリ２１にテストモードコマンドを入力し、ＮＡＮＤフラッシュメモリ２１側からパラメータレジスタ１１に基づき設定されている内部電圧状態を読み出し、２値又は４値の適正電位を計算し、テストモードの内部電圧変更コマンドを入力して内部電圧を変更する。これを２値データ記憶領域ＳＤＡへのアクセスと多値データ記憶領域ＭＤＡへのアクセスを切り替える度に実行する。これにより、各領域に適した書き込みが可能になる。
［第２の実施形態］
図１３は、第２の実施形態に係るメモリコントローラ２２の４値データ書き込み動作を示すフローチャートである。
【００６５】
この実施形態では、２値データ記憶領域ＳＤＡに下位ページのデータを一時的に書き込むステップ（Ｓ３）が完了した後、メモリコントローラ２２が、ＮＡＮＤフラッシュメモリ２１のＲｅａｄｙ／Ｂｕｓｙ信号（図示せず）がＲｅａｄｙを示している間に、２値データ記憶領域ＳＤＡから多値データ記憶領域ＭＤＡに下位ページのデータを一括書き込みする（Ｓ１４）。この一括書き込みは、同一ビット線ＢＬ上の異なるブロックＢＬＫ間のブロックコピーを利用すれば良い。
［他の実施形態］
なお、４値書き込み動作として、例えば図１４に示すようなＬＭ（Lower Middle Mode）書き込みを行う場合にも、本発明は適用可能である。このＬＭ書き込みは、上位ページを書き込む際に、しきい値分布の移動量が先の実施形態の書き込みに比べて小さく抑えることができるので、隣接セル間でのYupin効果の影響を抑制することができるという利点がある。このような書き込みにおいても、上位ページ書込時の下位ページのデータの消失は発生する。
【００６６】
また、４値に限らず、８値、１６値のような更に多値のデータを記憶する場合には、例えば最下位ページのみ又は最下位ページと中間ページとを２値データ記憶領域に一時的に書き込むようにすれば良い。
【００６７】
また、上記実施形態では、フラッシュメモリとしてＮＡＮＤ型を使用しているが、ＮＯＲ型他の形式のメモリを用いても良い。
【図面の簡単な説明】
【００６８】
【図１】この発明の一実施の形態によるＬＢＡ−ＮＡＮＤメモリシステム構成を示す図である。
【図２】同ＬＢＡ−ＮＡＮＤメモリのＮＡＮＤフラッシュメモリの構成を示す図である。
【図３】同ＬＢＡ−ＮＡＮＤメモリのメモリセルアレイ構成を示す図である。
【図４】同ＬＢＡ−ＮＡＮＤメモリのセンスアンプの構成を示す図である。
【図５】同ＬＢＡ−ＮＡＮＤメモリのデータ記憶領域を示す図である。
【図６】同ＬＢＡ−ＮＡＮＤメモリの各種データ記憶量の例を示す図である。
【図７】同ＬＢＡ−ＮＡＮＤメモリの２値データ記憶領域ＳＤＡのセットアップ手順を示すタイミングチャートである。
【図８】同ＬＢＡ−ＮＡＮＤメモリのデータ記憶領域設定例を示す図である。
【図９】同ＬＢＡ−ＮＡＮＤメモリの２値データ記憶領域確認手順を示すタイミングチャートである。
【図１０】同ＬＢＡ−ＮＡＮＤメモリの多値データ記憶領域確認手順を示すタイミングチャートである。
【図１１】同ＬＢＡ−ＮＡＮＤメモリの多値データ書き込みのフローチャートである。
【図１２】同ＬＢＡ−ＮＡＮＤメモリの下位ページ書き込み及び上位ページ書き込み後のしきい値分布の一例を示す図である。
【図１３】本発明の第２の実施形態に係るＬＢＡ−ＮＡＮＤメモリの多値データ書き込みのフローチャートである。
【図１４】本発明の更に他の実施形態に係るＬＢＡ−ＮＡＮＤメモリの下位ページ書き込み及び上位ページ書き込み後のしきい値分布の一例を示す図である。
【符号の説明】
【００６９】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、５…内部コントローラ、６…アドレスレジスタ、７…カラムデコーダ、８…Ｉ／Ｏバッファ、９…内部電圧発生回路、２０…ＬＢＡ−ＮＡＮＤメモリ、２１…ＮＡＮＤフラッシュメモリ、２２…メモリコントローラ、２３…ＮＡＮＤフラッシュインタフェース、２４…ＭＰＵ、２５…ホストインタフェース、２６…バッファＲＡＭ、２７…ハードウェアシーケンサ。
【図１】
2009048750.tif 000003
【図２】
2009048750.tif 000004
【図３】
2009048750.tif 000005
【図４】
2009048750.tif 000006
【図５】
2009048750.tif 000007
【図６】
2009048750.tif 000008
【図７】
2009048750.tif 000009
【図８】
2009048750.tif 000010
【図９】
2009048750.tif 000011
【図１０】
2009048750.tif 000012
【図１１】
2009048750.tif 000013
【図１２】
2009048750.tif 000014
【図１３】
2009048750.tif 000015
【図１４】
2009048750.tif 000016