(57)【要約】【課題】電荷保持特性を劣化させることなく低消費電力化および高速化が図られた半導体記憶装置を提供する。【解決手段】半導体記憶装置１は、半導体基板２の表面上に積層して設けられたトンネル絶縁膜６、電荷蓄積層７、ブロック絶縁膜８、および制御ゲート電極９を具備する。電荷蓄積層７は窒素を含む絶縁膜により形成されている。また、電荷蓄積層７には、トンネル絶縁膜６を介して内部に出入りする電荷のトラップ密度を低減させるドーパントがトンネル絶縁膜６との界面側の領域７ａに導入されているか、もしくは領域７ａにはそれ以外の領域７ｂに比べてドーパントが高い濃度で導入されている。【選択図】      図１
2009170660.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に設けられたトンネル絶縁膜と、
窒素を含む絶縁膜により形成されて前記トンネル絶縁膜の上に設けられているとともに、前記トンネル絶縁膜を介して内部に出入りする電荷のトラップ密度を低減させるドーパントが前記トンネル絶縁膜との界面側の領域に導入されているか、もしくは前記領域には前記領域以外の領域に比べて前記ドーパントが高い濃度で導入されている電荷蓄積層と、
この電荷蓄積層の上に設けられたブロック絶縁膜と、
このブロック絶縁膜の上に設けられた制御ゲート電極と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積層の前記トンネル絶縁膜との界面側の前記領域の厚さは、前記電荷蓄積層全体の厚さの３０％以下であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板の表面上にトンネル絶縁膜を設け、
窒素を含む絶縁膜により電荷蓄積層を形成して前記トンネル絶縁膜の上に設けるとともに、前記トンネル絶縁膜を介して前記電荷蓄積層に出入りする電荷のトラップ密度を低減させるドーパントを前記電荷蓄積層の前記トンネル絶縁膜との界面側の領域に導入するか、もしくは前記領域には前記領域以外の領域に比べて前記ドーパントを高い濃度で導入し、
前記電荷蓄積層の上にブロック絶縁膜を設け、
このブロック絶縁膜の上に制御ゲート電極を設ける、
ことを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記電荷蓄積層の前記トンネル絶縁膜との界面側の前記領域中に前記ドーパントを導入しつつ前記領域を形成した後、前記ドーパントを導入することなく前記領域の上に前記電荷蓄積層の前記領域以外の領域を形成することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【請求項５】
前記電荷蓄積層の前記トンネル絶縁膜との界面側の前記領域を形成した後、前記領域中に前記ドーパントを導入し、さらに前記ドーパントを導入することなく前記領域の上に前記電荷蓄積層の前記領域以外の領域を形成することを特徴とする請求項３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、半導体記憶装置およびその製造方法に係り、特に電荷蓄積層となる絶縁膜にシリコン窒化膜を用いる半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の中には、ＭＯＮＯＳ型と呼ばれる不揮発性半導体記憶装置がある。このＭＯＮＯＳ型不揮発性半導体記憶装置は、例えば特許文献１に開示されているように、シリコン基板の表層部に形成されたソース・ドレイン拡散層、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜、およびコントロールゲート電極からなる積層構造を有する記憶用トランジスタを備えている。そして、一般的なＭＯＮＯＳ型不揮発性半導体記憶装置では、トンネル絶縁膜およびブロック絶縁膜はシリコン酸化膜をはじめとする酸素を含む絶縁膜により形成されている。また、電荷蓄積層はシリコン窒化膜をはじめとする窒素を含む絶縁膜により形成されている。そして、コントロールゲート電極は金属（メタル）やポリシリコン層をはじめとする導電体により形成されている。
【０００３】
このような構造からなるＭＯＮＯＳ型不揮発性半導体記憶装置に対して、近年、低消費電力化および高速化の要求が高まっている。この要求に応えるためには、例えばトンネル絶縁膜、電荷蓄積層（シリコン窒化膜）、およびブロック絶縁膜の３層の絶縁膜からなる積層絶縁膜のトータルの膜厚を薄膜化して、積層絶縁膜のトータルの電気容量を増大させる必要がある。しかしながら、積層絶縁膜を薄膜化するのに伴ってトンネル絶縁膜を只単純に薄膜化すると、電荷蓄積層が電荷を保持する際に、トンネル絶縁膜と電荷蓄積層との界面近傍のトラップ準位からのトンネル絶縁膜を介した電荷のデトラップが発生し易くなる。このようなデトラップ現象が発生すると、電荷蓄積層の電荷保持特性が著しく劣化する。このため、従来のＭＯＮＯＳ型不揮発性半導体記憶装置ではトンネル絶縁膜を薄膜化することができず、低消費電力化および高速化の要求を満たすことができなかった。
【特許文献１】特開２００４−３６３３２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本願発明においては、電荷保持特性を劣化させることなく低消費電力化および高速化が図られた半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
前記課題を解決するために、本願発明の一態様に係る半導体記憶装置は、半導体基板の表面上に設けられたトンネル絶縁膜と、窒素を含む絶縁膜により形成されて前記トンネル絶縁膜の上に設けられているとともに、前記トンネル絶縁膜を介して内部に出入りする電荷のトラップ密度を低減させるドーパントが前記トンネル絶縁膜との界面側の領域に導入されているか、もしくは前記領域には前記領域以外の領域に比べて前記ドーパントが高い濃度で導入されている電荷蓄積層と、この電荷蓄積層の上に設けられたブロック絶縁膜と、このブロック絶縁膜の上に設けられた制御ゲート電極と、を具備することを特徴とするものである。
【０００６】
また、前記課題を解決するために、本願発明の他の態様に係る半導体記憶装置の製造方法は、半導体基板の表面上にトンネル絶縁膜を設け、窒素を含む絶縁膜により電荷蓄積層を形成して前記トンネル絶縁膜の上に設けるとともに、前記トンネル絶縁膜を介して前記電荷蓄積層に出入りする電荷のトラップ密度を低減させるドーパントを前記電荷蓄積層の前記トンネル絶縁膜との界面側の領域に導入するか、もしくは前記領域には前記領域以外の領域に比べて前記ドーパントを高い濃度で導入し、前記電荷蓄積層の上にブロック絶縁膜を設け、このブロック絶縁膜の上に制御ゲート電極を設ける、ことを特徴とするものである。
【発明の効果】
【０００７】
本願発明によれば、半導体記憶装置の電荷保持特性を劣化させることなく低消費電力化および高速化を図ることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本願発明に係る各実施形態を図面を参照しつつ説明する。
【０００９】
（第１の実施の形態）
先ず、本願発明に係る第１実施形態について図１〜図４を参照しつつ説明する。この第１実施形態は、電荷蓄積層にシリコン窒化膜を用いたＭＯＮＯＳ型の不揮発性半導体記憶装置の構造に係る。具体的には、電荷蓄積層のトンネル絶縁膜との界面近傍におけるトラップ密度（トラップ準位）が低減されており、電荷蓄積層の電荷保持特性が劣化することなく低消費電力化および高速化が図られたＭＯＮＯＳ型不揮発性半導体記憶装置の構造に係る。図１には、本実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置１の主要部を断面にして示す。
【００１０】
図１に示すように、ＭＯＮＯＳ型不揮発性半導体記憶装置１が備える半導体基板としてのシリコン基板２の表層部２ａには、後述する記憶用トランジスタ１０の形成領域１１が設定されている。この記憶用トランジスタ形成領域１１は、実際にはシリコン基板２の表層部２ａの複数箇所に設定されているが、図１においてはそのうちの１箇所のみを示す。この記憶用トランジスタ形成領域１１の表層部２ａには、ソース拡散層４ａおよびドレイン拡散層４ｂとなる不純物拡散層４が形成されている。そして、シリコン基板２（記憶用トランジスタ形成領域１１）の表層部２ａのうち、少なくともチャネル領域となるソース拡散層４ａおよびドレイン拡散層４ｂによって挟まれた領域５の表面上にトンネル絶縁膜６が設けられている。なお、チャネル領域５の表面のみならず、ソース拡散層４ａおよびドレイン拡散層４ｂのそれぞれのチャネル領域５に接続される側の端部の表面もトンネル絶縁膜６によって覆われている。このトンネル絶縁膜６は、例えばシリコン酸化膜（ＳｉＯ2 膜）により形成されている。
【００１１】
トンネル絶縁膜６の上には電荷蓄積層７が設けられている。この電荷蓄積層７は、例えばシリコン窒化膜（ＳｉＮ膜）など、窒素（Ｎ）を含む絶縁膜により形成されている。また、電荷蓄積層７の内部には、トンネル絶縁膜６を介して電荷蓄積層７の内部に出入りする電荷のトラップ密度を下げるドーパントが導入されている。ここでは、ドーパントとして、III−Ｂ族に属する元素であり、ｐ型の導電型を有するホウ素（ボロン：Ｂ）を用いることとする。このボロンは、シリコン窒化膜７中の窒素と結合してシリコン窒化膜７の内部に留まり易い。より具体的には、図１に示すように、電荷蓄積層７全体のうちトンネル絶縁膜６との界面側の領域である電荷蓄積層７の下部領域７ａ内にボロンが導入されている。これに対して、電荷蓄積層７全体のうちトンネル絶縁膜６との界面側の領域７ａ以外の領域７ｂ内にはボロンは殆ど導入されていない。すなわち、電荷蓄積層７全体のうちその上に設けられる後述するブロック絶縁膜８との界面側の領域である電荷蓄積層７の上部領域７ｂ内にはボロンは殆ど導入されていない。
【００１２】
図２（ａ）、（ｂ）には、電荷蓄積層７の厚さ方向に沿った電荷蓄積層７中のボロンの濃度分布（導入プロファイル）のモデルをグラフにして示す。図２（ａ）および図２（ｂ）ともに、矢印Ａで示す範囲が電荷蓄積層７の下部領域７ａを示す。また、矢印Ｂで示す範囲が電荷蓄積層７の上部領域７ｂを示す。これら図２（ａ）および図２（ｂ）に示すように、電荷蓄積層７の下部領域７ａにおけるボロン濃度は電荷蓄積層７の上部領域７ｂにおけるボロン濃度に比べて高く設定されている。すなわち、電荷蓄積層７中のボロン濃度は、トンネル絶縁膜６側でより高く、かつ、ブロック絶縁膜８側でより低くなるように設定されている。したがって、図２（ａ）および図２（ｂ）のそれぞれのグラフにおいて矢印Ａで示すように、電荷蓄積層７の下部領域７ａは電荷のトラップ密度がより小さく設定された領域である。これに対して、図２（ａ）および図２（ｂ）のそれぞれのグラフにおいて矢印Ｂで示すように、電荷蓄積層７の上部領域７ｂは電荷のトラップ密度がより大きく設定された領域である。そして、電荷蓄積層７の下部領域７ａ内におけるボロンの濃度分布、すなわち電荷のトラップ密度の分布は、大別して次の２種類のプロファイルを有するように設定することができる。
【００１３】
一つは、図２（ａ）に示すように、電荷蓄積層７とトンネル絶縁膜６との界面から電荷蓄積層７の下部領域７ａと上部領域７ｂとの界面に向かうに連れて、なだらかな勾配を付けられた曲線を描いて低くなるようにボロンが分布するモデルである。この図２（ａ）に示すようなプロファイルを有するボロン濃度分布を実現するためには、例えば次に説明する工程を実行すればよい。先ず、トンネル絶縁膜６の上に電荷蓄積層７を形成する際に、電荷蓄積層７全体の形成工程のうちその下部領域７ａの形成開始時から形成終了時にかけて電荷蓄積層７の形成用原料中にボロンを混入させる。そして、下部領域７ａの形成開始時から形成終了時に向かうに連れて、電荷蓄積層７の形成用原料中に混入させるボロンの量を徐々に減らしていき、下部領域７ａの形成終了時においては電荷蓄積層７の形成用原料中に混入させるボロンの量をゼロ“０”にする。これにより、図２（ａ）に示すプロファイルに沿った濃度分布でボロンを含有する電荷蓄積層７の下部領域７ａを形成することができる。
【００１４】
また、他の一つは、図２（ｂ）に示すように、電荷蓄積層７とトンネル絶縁膜６との界面から電荷蓄積層７の下部領域７ａと上部領域７ｂとの界面にかけて、略一定の所定の濃度でボロンが分布するモデルである。すなわち、電荷蓄積層７の下部領域７ａと上部領域７ｂとの界面におけるプロファイルのエッジが立っており、下部領域７ａと上部領域７ｂとの界面における下部領域７ａ中のボロン濃度と上部領域７ｂのボロン濃度との差が図２（ａ）に示すプロファイルに比べて著しく大きいモデルである。この図２（ｂ）に示すようなプロファイルを有するボロン濃度分布を実現するためには、例えば次に説明する工程を実行すればよい。先ず、前述した図２（ａ）に示すようなプロファイルを有するボロン濃度分布を実現する場合と同様に、下部領域７ａの形成開始時から形成終了時にかけて電荷蓄積層７の形成用原料中にボロンを混入させる。ただし、図２（ａ）に示すボロン濃度分布を実現する場合と異なり、電荷蓄積層７の形成用原料中に混入させるボロンの量は、下部領域７ａの形成開始時から形成終了時にかけて略一定の所定の量とする。そして、下部領域７ａの形成を終了する際に、電荷蓄積層７の形成用原料中に混入させるボロンの量をゼロ“０”にする。これにより、図２（ｂ）に示すプロファイルに沿った濃度分布でボロンを含有する電荷蓄積層７の下部領域７ａを形成することができる。
【００１５】
また、図２（ａ）および図２（ｂ）に示すように、電荷蓄積層７の下部領域７ａ中のボロンの濃度分布が前述した２種類のいずれの場合においても、電荷蓄積層７の上部領域７ｂ中のボロン濃度は電荷蓄積層７の下部領域７ａ中のボロン濃度に比べて十分に低く設定されており、略０％である。このようなプロファイルを有するボロン濃度分布を実現するためには、前述したいずれかの方法により電荷蓄積層７の下部領域７ａを形成した後、ボロンが混入されていない原料を用いて電荷蓄積層７の上部領域７ｂを形成すれば良い。これにより、ボロン含有量が実質的にゼロ“０”である電荷蓄積層７の上部領域７ｂを形成することができる。すなわち、電荷蓄積層７の形成用原料中にボロンを混入させるか否かを選択することにより、ボロン含有領域である電荷蓄積層７の下部領域７ａとボロン非含有領域である電荷蓄積層７の上部領域７ｂとを作り分けることができる。ひいては、電荷蓄積層７全体のうち実質的にトンネル絶縁膜６との界面の近傍だけにボロンが存在しており、トンネル絶縁膜６との界面付近における電荷のトラップ密度が低減された電荷蓄積層７を形成することができる。
【００１６】
また、図２（ａ）および図２（ｂ）のそれぞれに示すグラフから明らかなように、図２（ｂ）に示すプロファイルに沿った濃度分布でボロンを含有する下部領域７ａを有する電荷蓄積層７の方が、図２（ａ）に示すプロファイルに沿った濃度分布でボロンを含有する下部領域７ａを有する電荷蓄積層７に比べて、下部領域７ａと上部領域７ｂとの界面における電荷のトラップ密度のギャップが大きく、閾値が高い。これは、図２（ｂ）に示すボロン濃度分布を有する電荷蓄積層７の方が、図２（ａ）に示すボロン濃度分布を有する電荷蓄積層７に比べて、電荷を保持する際のトンネル絶縁膜６との界面近傍におけるトンネル絶縁膜６を介した電荷のトラップ準位からのデトラップ現象が発生し難いことを意味する。すなわち、図２（ｂ）に示すボロン濃度分布を有する電荷蓄積層７の方が、図２（ａ）に示すボロン濃度分布を有する電荷蓄積層７に比べて、電荷保持特性が劣化し難い。したがって、電荷蓄積層７は、図２（ａ）に示すプロファイルに沿った濃度分布でボロンを含有するように形成するよりも、図２（ｂ）に示すプロファイルに沿った濃度分布でボロンを含有するように形成する方が好ましい。
【００１７】
また、本実施形態においては、図２（ａ）および図２（ｂ）において矢印Ａで示す範囲と矢印Ｂで示す範囲とを足し合わせた範囲に相当する電荷蓄積層７全体の厚さを約１０ｎｍに設定する。この場合、図２（ａ）および図２（ｂ）において矢印Ａで示す範囲に相当する電荷蓄積層７の下部領域７ａの厚さは、電荷蓄積層７全体の厚さの約２０〜３０％の約２〜３ｎｍに設定することが好ましい。したがって、図２（ａ）および図２（ｂ）において矢印Ｂで示す範囲に相当する電荷蓄積層７の上部領域７ｂの厚さは、電荷蓄積層７全体の厚さの約７０〜８０％の約７〜８ｎｍに設定することが好ましい。そして、このような設定下においては、電荷蓄積層７の下部領域７ａにおける電荷のトラップ密度と電荷蓄積層７の上部領域７ｂにおける電荷のトラップ密度との比は、約１：３〜５に設定されることが好ましい。なお、電荷蓄積層７の下部領域７ａとトンネル絶縁膜６とを足し合わせた厚さは、約４〜６ｎｍに設定することが好ましい。
【００１８】
図３には、電荷蓄積層７であるＳｉＮ膜中のドーパントの濃度に対する電荷のトラップ密度の依存性をグラフにして示す。この図３に示すグラフによれば、ＳｉＮ膜７中のボロン濃度が０ atom ％であると、ＳｉＮ膜７中の電荷のトラップ密度は約５×１０13 ／ｃｍ2 である。そして、ＳｉＮ膜７中のボロン濃度が２０ atom ％に達すると、ＳｉＮ膜７中の電荷のトラップ密度は約０／ｃｍ2 となる。このように、ＳｉＮ膜７中のボロン濃度とＳｉＮ膜７中の電荷のトラップ密度とは互いに反比例の関係にある。したがって、前述したように、電荷蓄積層７の下部領域７ａにおける電荷のトラップ密度を電荷蓄積層７の上部領域７ｂにおける電荷のトラップ密度の約１／３〜１／５倍に設定するためには、電荷蓄積層７の下部領域７ａに含有されるボロンの濃度を電荷蓄積層７の上部領域７ｂに含有されるボロンの濃度に対して約３〜５倍に設定すればよい。
【００１９】
図１に示すように、電荷蓄積層７の上部領域７ｂの上にはブロック絶縁膜８が設けられている。このブロック絶縁膜８は、電荷蓄積層７中に蓄積された電荷が上部領域７ｂの内部からその外部に拡散することを防止するために設けられている。したがって、ブロック絶縁膜８は電荷ブロック層とも称される。ブロック絶縁膜８は、例えばアルミナ膜（Ａｌ2Ｏ3 膜）を用いて形成されている。そして、ブロック絶縁膜８の上には制御ゲート電極９が設けられている。この制御ゲート電極９は、例えばポリシリコン層を用いて形成されている。
【００２０】
そして、図１に示すように、ソース拡散層４ａおよびドレイン拡散層４ｂ、トンネル絶縁膜（ＳｉＯ2 膜）６、ボロン含有ＳｉＮ膜７ａおよびボロン非含有ＳｉＮ膜７ｂの２層構造からなる電荷蓄積層７、ブロック絶縁膜（Ａｌ2Ｏ3 膜）８、ならびに制御ゲート電極（ポリシリコン層）９によって、ＭＯＮＯＳ型不揮発性半導体記憶装置１の主要部である記憶用トランジスタ１０が構成されている。このような構造からなる記憶用トランジスタ１０は、複数の記憶用トランジスタ形成領域１１内に少なくとも１個ずつ設けられている。ただし、図１においては、複数個の記憶用トランジスタ１０のうち１個のみを示す。
【００２１】
図４には、ＭＯＮＯＳ型不揮発性半導体記憶装置１が備える記憶用トランジスタ１０（電荷蓄積層７）の電荷保持特性と、図示しない従来技術に係るＭＯＮＯＳ型不揮発性半導体記憶装置が備える記憶用トランジスタ（電荷蓄積層）の電荷保持特性とを、それぞれグラフにして比較して示す。図４中黒塗りの四角で示すグラフが、本実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置１の電荷保持特性を示すグラフである。これに対して、図４中白抜きの四角で示すグラフが、本実施形態に対する比較例としての従来技術に係るＭＯＮＯＳ型不揮発性半導体記憶装置の電荷保持特性を示すグラフである。
【００２２】
この図４に示すグラフによれば、本実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置１では、従来技術に係るＭＯＮＯＳ型不揮発性半導体記憶装置に比べて、データ保持時間が長くなっても、電荷蓄積層７に印加する電圧の閾値のシフト量が殆ど増大していないことが分かる。これは、本実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置１は、従来技術に係るＭＯＮＯＳ型不揮発性半導体記憶装置に比べて、電荷保持特性が大幅に改善されていることを意味する。そして、このような効果は、前述したように、電荷蓄積層７のトンネル絶縁膜６との界面付近の領域７ａ中にボロンを含有させることにより、電荷蓄積層７のトンネル絶縁膜６との界面近傍の電荷のトラップ密度、すなわち電荷のトラップ準位が大幅に低減することに基づくものと考えられる。何故ならば、電荷蓄積層７のトンネル絶縁膜６との界面近傍の電荷のトラップ準位が低減されると、記憶用トランジスタ１０が電荷を保持する際に、電荷蓄積層７のトンネル絶縁膜６との界面付近からの電荷のデトラップ現象が抑制されるからである。
【００２３】
以上説明したように、この第１実施形態によれば、電荷蓄積層７のトンネル絶縁膜６との界面付近の領域７ａ中にボロンを含有させることにより、記憶用トランジスタ１０の電荷保持時における電荷蓄積層７のトンネル絶縁膜６との界面付近からの電荷のデトラップ現象を抑制することができる。これにより、トンネル絶縁膜６を無理に薄膜化することなく、トンネル絶縁膜６、電荷蓄積層７、およびブロック絶縁膜８の３層の絶縁膜からなる積層絶縁膜のトータルの電気容量を増大させることができる。この結果、ＭＯＮＯＳ型不揮発性半導体記憶装置１はその電荷保持特性が劣化することなく、低消費電力化および高速化が図られている。
【００２４】
なお、前述した特開２００４−３６３３２９号公報に開示されている発明においては、
本実施形態とは全く正反対に、第１および第２の各電荷蓄積層のうち制御ゲート電極近傍の第２の電荷蓄積層内にボロンを導入している。これにより、記憶用トランジスタの消去動作時における制御ゲート電極から電荷蓄積層への電子の移動を抑制して、消去スピードを上げる効果を得ている。これに対して、本実施形態では、前述したように、電荷蓄積層７全体のうち制御ゲート電極９側とは反対側のトンネル絶縁膜６との界面近傍の領域７ａ内にボロンを導入している。これにより、電荷蓄積層７のトンネル絶縁膜６との界面付近の電荷のトラップ準位を深くして、トンネル絶縁膜６を介した電荷抜けに起因する記憶用トランジスタ１０の電荷保持特性の劣化を抑制する効果を得ることができる。このように、本実施形態と特開２００４−３６３３２９号公報に開示されている発明とでは、電荷蓄積層内のボロンの導入位置および得られる効果が全く異なっている。
【００２５】
（第２の実施の形態）
次に、本願発明に係る第２実施形態について図５〜図７を参照しつつ説明する。図５〜図７は、それぞれ本実施形態に係る半導体記憶装置の製造方法をその工程順に示す断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。本実施形態は、具体的には第１実施形態のＭＯＮＯＳ型不揮発性半導体記憶装置１の製造方法に係る。
【００２６】
先ず、図５（ａ）に示すように、シリコン基板２の表層部２ａを覆って犠牲酸化膜１２を設ける。続けて、図示は省略するが、犠牲酸化膜１２が形成されたシリコン基板２の表層部２ａのうち、素子形成領域としての記憶用トランジスタ形成領域１１内にイオン注入法により不純物を導入する。続けて、不純物が注入されたシリコン基板２に対して加熱処理（アニール処理）を施して、記憶用トランジスタ形成領域１１内に注入された不純物を活性化させる。これまでの工程により、記憶用トランジスタ形成領域１１内に図示しないウェル領域が形成される。この後、ウェル領域が形成されたシリコン基板２の表面を希フッ酸により洗浄する。
【００２７】
次に、図５（ｂ）に示すように、表面を洗浄されたシリコン基板２に対して、酸素雰囲気下で約８００〜９００℃の加熱処理を施す。これにより、シリコン基板２の表面上に約２〜８ｎｍの膜厚を有するシリコン酸化膜（ＳｉＯ2 膜）６を設ける。このシリコン酸化６はトンネル絶縁膜となる。
【００２８】
続けて、シリコン酸化膜６が形成されたシリコン基板２に対して、ＤＣＳ、ＮＨ3 、およびＢ2Ｈ6 を前駆体として用いて、約４５０〜６００℃でＡＬＤ法を施す。これにより、シリコン酸化６の表面上に約１〜３ｎｍの膜厚を有するボロンを含有するシリコン窒化膜（ＳｉＮ膜）７ａを設ける。このボロン含有シリコン窒化膜７ａは電荷蓄積層７のトンネル絶縁膜６側との界面側の領域である下部領域となる。なお、このボロン含有シリコン窒化膜７ａを形成するＡＬＤ法を行う際には、ボロン含有シリコン窒化膜７ａ中のボロンの濃度分布が第１実施形態において図２（ａ）および図２（ｂ）を参照しつつ説明したプロファイルを得られるように、ＤＣＳ、ＮＨ3 、およびＢ2Ｈ6 の各前駆体の比率を設定すれば良い。
【００２９】
続けて、ボロン含有シリコン窒化膜７ａが形成されたシリコン基板２に対して、同じく約４５０〜６００℃でＡＬＤ法を施す。ただし、ボロン含有シリコン窒化膜７ａを形成する場合とは異なり、今回はＤＣＳおよびＮＨ3 のみを前駆体として用いて、Ｂ2Ｈ6 は前駆体として用いない。これにより、ボロン含有シリコン窒化膜７ａの表面上に約４〜１０ｎｍの膜厚を有するボロンを含有しないシリコン窒化膜（ＳｉＮ膜）７ｂを設ける。このボロン非含有シリコン窒化膜７ｂは電荷蓄積層７のブロック絶縁膜８側との界面側の領域である上部領域となる。これまでの工程により、トンネル絶縁膜となるシリコン酸化６の表面上に、ボロン含有シリコン窒化膜７ａおよびボロン非含有シリコン窒化膜７ｂの２層構造からなる電荷蓄積層７が形成される。
【００３０】
続けて、電荷蓄積層７が形成されたシリコン基板２に対して、ＴＭＡおよびＨ2Ｏ等の酸化剤を前駆体として用いてＡＬＤ法を施す。これにより、電荷蓄積層７の上部領域であるボロン非含有シリコン窒化膜７ｂの表面上に約１０〜２０ｎｍの膜厚を有するアルミナ膜（Ａｌ2Ｏ3 膜）８を設ける。このアルミナ膜８はブロック絶縁膜（電荷ブロック層）となる。続けて、アルミナ膜８が形成されたシリコン基板２に対して、ＳｉＨ4 ガスを用いて、約５５０〜６２０℃でＬＰＣＶＤ法を施す。これにより、アルミナ膜８の表面上にアモルファスシリコン層９を設ける。このアモルファスシリコン層９は仕上がり時にはポリシリコン層に変質して制御ゲート電極となる。
【００３１】
次に、図６（ａ）に示すように、アモルファスシリコン層９の表面上にレジスト膜２１を塗布法により設ける。それとともに、このレジスト膜２１を通常のリソグラフィ工程により所望の制御ゲート電極９のパターンにパターニングする。
【００３２】
次に、図６（ｂ）に示すように、パターニングされたレジスト膜２１をマスクとして、アモルファスシリコン層９、アルミナ膜８、ボロン非含有シリコン窒化膜７ｂ、ボロン含有シリコン窒化膜７ａ、およびシリコン酸化膜６をエッチングする。これにより、アモルファスシリコン層９、アルミナ膜８、ボロン非含有シリコン窒化膜７ｂ、ボロン含有シリコン窒化膜７ａ、およびシリコン酸化膜６を、所望の制御ゲート電極９のパターンに沿った形状にパターニングする。この後、アモルファスシリコン層９の表面上からレジスト膜２１を除去する。
【００３３】
次に、図７（ａ）において矢印を用いて示すように、レジスト膜２１が除去されたアモルファスシリコン層９、ならびにソース拡散層４ａおよびドレイン拡散層４ｂとなる不純物拡散領域４にイオン注入法により不純物を導入する。続けて、アモルファスシリコン層９および不純物拡散領域４に不純物が注入されたシリコン基板２に対して約１０００℃の加熱処理を約３０秒間施して、アモルファスシリコン層９および不純物拡散領域４に注入された不純物を活性化させる。この加熱処理などにより、アモルファスシリコン層９はポリシリコン層に変質する。
【００３４】
これまでの工程により、図７（ｂ）に示すように、ソース拡散層４ａおよびドレイン拡散層４ｂ、トンネル絶縁膜（ＳｉＯ2 膜）６、ボロン含有ＳｉＮ膜７ａおよびボロン非含有ＳｉＮ膜７ｂの２層構造からなる電荷蓄積層７、ブロック絶縁膜（Ａｌ2Ｏ3 膜）８、ならびに制御ゲート電極（ポリシリコン層）９からなる、ＭＯＮＯＳ型不揮発性半導体記憶装置１の主要部である記憶用トランジスタ１０がシリコン基板２上に複数個形成される。ただし、図５（ａ）〜図７（ｂ）においては、複数個の記憶用トランジスタ１０のうち互いに隣接し合う２個を形成する場合について図示した。
【００３５】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態によれば、電荷蓄積層７の電荷保持特性を劣化させることなく低消費電力化および高速化が図られたＭＯＮＯＳ型不揮発性半導体記憶装置１を容易に製造することができる。
【００３６】
（第３の実施の形態）
次に、本願発明に係る第３実施形態について主に図８を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００３７】
第１および第２の各実施形態に係るＭＯＮＯＳ型不揮発性半導体記憶装置１では、互いに隣接し合う各記憶用トランジスタ１０の各ソース・ドレイン拡散層４ａ，４ｂがそれぞれ分離されている。これに対して、本実施形態では、各記憶用トランジスタの各ソース・ドレイン拡散層が一体化されて実質的に連続している構造を有する、いわゆるデプレッション型のＭＯＮＯＳ型不揮発性半導体記憶装置およびその製造方法について説明する。
【００３８】
図８に示すように、本実施形態に係るデプレッション型のＭＯＮＯＳ型不揮発性半導体記憶装置２１においては、半導体基板としていわゆる部分ＳＯＩ基板２２を用いる。この部分ＳＯＩ基板２２は、その表層部２２ａの記憶用トランジスタ形成領域２３内に、例えばポリシラザンなどの流動性の高い絶縁性の塗布膜からなる絶縁層２４が部分的に埋め込まれている。この部分ＳＯＩ基板２２のうち、図８中一点鎖線Ｘよりも右側の埋め込み絶縁層２４が設けられた領域はＳＯＩ領域２５と称される。これに対して、図８中一点鎖線Ｘよりも左側の埋め込み絶縁層２４が設けられていない領域は非ＳＯＩ領域２６と称される。そして、第２実施形態において図５（ａ）〜図７（ｂ）を参照しつつ説明した工程と同様の工程により、部分ＳＯＩ基板２２の記憶用トランジスタ形成領域２３のうち、ＳＯＩ領域２５の表面上には、複数個の記憶用トランジスタ１０が形成される。ただし、図５（ａ）〜図７（ｂ）と同様に、図８においては複数個の記憶用トランジスタ１０のうち互いに隣接し合う２個を形成する場合について図示した。
【００３９】
続けて、部分ＳＯＩ基板１２の表層部２２ａに対してさらに熱拡散処理を施す。これにより、図７（ｂ）に示す各ソース・ドレイン拡散層４ａ，４ｂ内の不純物を、主にＳＯＩ基板１２の表面に沿って、各ソース・ドレイン拡散層４ａ，４ｂに隣接する不純物が注入されていない領域に向けてさらに拡散させる。これにより、互いに隣接し合う各ソース・ドレイン拡散層４ａ，４ｂ同士を実質的に一体化させる。この結果、図８に示すように、埋め込み絶縁膜２４の非ＳＯＩ領域２６側の端部を部分的に覆って、埋め込み絶縁膜２４の上方に全面的に不純物拡散層２７が形成される。この不純物拡散層２７のうち、図７（ｂ）において主に各ソース・ドレイン拡散層４ａ，４ｂに相当する領域が、不純物濃度がより濃い領域（高濃度不純物拡散領域）２７ａとなる。これに対して、図７（ｂ）において主に各ソース・ドレイン拡散層４ａ，４ｂが形成されていない領域が、不純物濃度がより薄い領域（低濃度不純物拡散領域）２７ｂとなる。また、メモリーセルとしての各記憶用トランジスタ１０は、デプレッション型トランジスタ（Ｄ型トランジスタ）として機能する。
【００４０】
これまでの工程により、高濃度不純物拡散領域２７ａおよび低濃度不純物拡散領域２７ｂからなる不純物拡散層２７を共有する、メモリーセルとしての記憶用トランジスタ１０がＳＯＩ領域２５内に複数個形成される。すなわち、デプレッション型のＭＯＮＯＳ型不揮発性半導体記憶装置２１の主要部が部分ＳＯＩ基板２２上に複数個形成される。
【００４１】
以上説明したように、この第３実施形態によれば、一般的なシリコン基板２の代わりに部分ＳＯＩ基板２２を用いても、前述した第１および第２の各実施形態と同様の効果を得ることができるデプレッション型のＭＯＮＯＳ型不揮発性半導体記憶装置２１を得ることができる。
【００４２】
なお、本願発明に係る半導体記憶装置およびその製造方法は、前述した第１〜第３の各実施形態には制約されない。本願発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００４３】
例えば、第１実施形態において図２（ａ）および図２（ｂ）を参照しつつ説明した電荷蓄積層７の上部領域７ｂ中のボロン濃度は、必ずしも完全に０％である必要はない。例えば、図２（ａ）に示すグラフにおいて、電荷蓄積層７の下部領域７ａと上部領域７ｂとの接続側の端部が、下部領域７ａと上部領域７ｂとの界面を示す破線よりも若干上部領域７ｂ側にはみ出すプロファイルとなっても構わない。このような状態は、たとえ前述した２通りの形成方法により電荷蓄積層７の下部領域７ａの内部にのみボロンを含有させた場合でも、下部領域７ａの上に上部領域７ｂを形成する際、あるいは下部領域７ａの上に上部領域７ｂを形成した後に下部領域７ａの内部から上部領域７ｂの内部にボロンが拡散することによって十分に起こり得る。しかし、このような場合でも、電荷蓄積層７の上部領域７ｂ内に含有されるボロンの量が一般的な検出装置や検出方法の検出下限未満であれば実用上は殆ど問題がない。すなわち、電荷蓄積層７の上部領域７ｂ内に含有されるボロンの量は、電荷蓄積層７が電荷を保持する際のトンネル絶縁膜６を介した電荷のデトラップ現象を発生し難くするように設定された電荷蓄積層７の下部領域７ａの機能を妨げない程度であれば、必ずしも０％に近づける必要はない。
【００４４】
また、電荷蓄積層７の下部領域７ａに導入されるドーパントは、前述したボロンには限定されない。電荷蓄積層７の下部領域７ａに導入されるドーパントは、ボロンと同様にシリコン窒化膜中の窒素と結合し易い元素であれば、他の元素を用いても構わない。このような元素としては、例えばボロンと同じくIII−Ｂ族に属する元素であり、ｐ型の導電型を有するアルミニウム（Ａｌ）が挙げられる。あるいは、ボロンとは逆のｎ型の導電型を有する元素を用いても構わない。このような元素としては、例えばＶ−Ｂ族に属するリン（Ｐ）、砒素（Ａｓ）、あるいはアンチモン（Ｓｂ）などが挙げられる。電荷蓄積層７の下部領域７ａにこれら各元素を導入した場合でも、電荷蓄積層７の下部領域７ａにボロンを導入した場合と同様の効果を得ることができる。ただし、例えば酸素（Ｏ）は、これを導入した電荷蓄積層７の比誘電率の変動が大きく、電荷蓄積層７本来の電荷蓄積機能を劣化させるおそれが高いので、電荷蓄積層７の下部領域７ａに導入されるドーパントとしては不適切である。すなわち、電荷蓄積層７本来の電荷蓄積機能を妨げないために、電荷蓄積層７の下部領域７ａに導入されるドーパントとしては、これが導入された電荷蓄積層７の比誘電率の変動が小さい物質が用いられることが好ましい。
【００４５】
また、第１および第２の各実施形態では、ボロンを含有するシリコン窒化膜７ａとボロンを含有しないシリコン窒化膜７ｂとの積層膜により電荷蓄積層７を形成したが、これには限定されない。電荷蓄積層７全体を、例えば単層のシリコン窒化膜により形成するとともに、この単層のシリコン窒化膜７中のボロンの濃度がそのトンネル絶縁膜６との界面側からブロック絶縁膜８との界面側に向かうに連れて低くなるようにボロンを単層のシリコン窒化膜７全体に導入しても構わない。電荷蓄積層７をこのような材料により形成しても、電荷蓄積層７をボロン含有シリコン窒化膜７ａとボロン非含有シリコン窒化膜７ｂとの積層膜を用いて形成した場合と同様の効果を得ることができる。
【００４６】
また、ボロン含有シリコン窒化膜７ａとボロン非含有シリコン窒化膜７ｂとの積層膜からなる電荷蓄積層７を形成する方法は、第２実施形態において説明した方法には限定されない。例えば、先ず、トンネル絶縁膜６の上に通常のＡＬＤ法またはＬＰＣＶＤ法を用いてボロンを含有しないシリコン窒化膜を形成する。続けて、このボロンを含有しないシリコン窒化膜中に、イオン注入法あるいはＢ2Ｈ6 を用いた気相拡散法によりボロンを導入する。この後、ボロンが導入されたシリコン窒化膜７ａの上に、同じく通常のＡＬＤ法またはＬＰＣＶＤ法を用いてボロンを含有しないシリコン窒化膜７ｂを形成する。このような方法によっても、第１および第２の各実施形態と同様に、ボロン含有シリコン窒化膜７ａとボロン非含有シリコン窒化膜７ｂとの積層膜からなる電荷蓄積層７を形成することができる。
【００４７】
また、第１および第２の各実施形態では、トンネル絶縁膜６を単層のシリコン酸化膜を用いて形成したが、これには限定されない。トンネル絶縁膜６は、例えばシリコン酸窒化膜（ＳｉＯＮ）またはシリコン窒化膜の単層膜を用いて形成しても構わない。あるいは、トンネル絶縁膜６は、例えばシリコン酸化膜、シリコン酸窒化膜、およびシリコン窒化膜のうちの少なくとも２種類の絶縁膜を組み合わせた積層膜を用いて形成しても構わない。トンネル絶縁膜６をこれらのような構造としても、トンネル絶縁膜６を単層のシリコン酸化膜を用いて形成した場合と同様の効果を得ることができる。
【００４８】
トンネル絶縁膜６を単層のシリコン酸窒化膜を用いて形成する場合には、第２実施形態で説明した方法によってシリコン酸化膜を形成した後に、このシリコン酸化膜に対してアンモニア（ＮＨ3 ）や一酸化二窒素（Ｎ2Ｏ）、あるいは一酸化窒素（ＮＯ）等の窒素を含むガス雰囲気中で約８００〜１０００℃の加熱処理を施せばよい。これによりシリコン酸化膜中に窒素を含有させて、シリコン酸化膜をシリコン酸窒化膜に変質させることができる。あるいは、第２実施形態で説明した方法によってシリコン酸化膜を形成した後に、プラズマ窒化法を用によりシリコン酸化膜に窒素を含有させることによっても、シリコン酸化膜をシリコン酸窒化膜に変質させることができる。
【００４９】
また、第１および第２の各実施形態では、ブロック絶縁膜８を単層のアルミナ膜を用いて形成したが、これには限定されない。ブロック絶縁膜８は、例えばシリコン酸化膜、シリコン酸窒化膜、またはランタンアルミネイト膜のいずれかの単層膜を用いて形成しても構わない。あるいは、ブロック絶縁膜８は、例えばシリコン酸化膜、シリコン酸窒化膜、ランタンアルミネイト膜、およびアルミナ膜のうちの少なくとも２種類の絶縁膜を組み合わせた積層膜を用いて形成しても構わない。さらには、ブロック絶縁膜８と電荷蓄積層７との間に、単層膜または積層膜からなる他の絶縁膜を介在させても構わない。ブロック絶縁膜８をこれらのような構造としても、ブロック絶縁膜８を単層のアルミナ膜を用いて形成した場合と同様の効果を得ることができる。また、第２実施形態では、ブロック絶縁膜８をＡＬＤ法により形成したが、ブロック絶縁膜８はスパッタリング法により形成しても構わない。
【図面の簡単な説明】
【００５０】
【図１】第１実施形態に係る半導体記憶装置の主要部の構造を示す断面図。
【図２】図１に示す半導体記憶装置の電荷蓄積層中のドーパントの濃度分布のモデルをグラフにして示す図。
【図３】図１に示す半導体記憶装置の電荷蓄積層中のドーパントの濃度とトラップ密度との関係をグラフにして示す図。
【図４】図１に示す半導体記憶装置の電荷保持特性および従来技術に係る半導体記憶装置の電荷保持特性をそれぞれグラフにして比較して示す図。
【図５】第２実施形態に係る半導体記憶装置の製造方法をその工程順に示す断面図。
【図６】第２実施形態に係る半導体記憶装置の製造方法をその工程順に示す断面図。
【図７】第２実施形態に係る半導体記憶装置の製造方法をその工程順に示す断面図。
【図８】第３実施形態に係る半導体記憶装置およびその製造方法を示す断面図。
【符号の説明】
【００５１】
１…ＭＯＮＯＳ型不揮発性半導体記憶装置（半導体記憶装置）、２…シリコン基板（半導体基板）、２ａ…シリコン基板の表層部（半導体基板の表層部）、６…シリコン酸化膜（ＳｉＯ2 膜、トンネル絶縁膜）、７…シリコン窒化膜（電荷蓄積層）、７ａ…ボロン含有シリコン窒化膜（電荷蓄積層の下部領域、電荷蓄積層のトンネル絶縁膜との界面側の領域）、７ｂ…ボロン非含有シリコン窒化膜（電荷蓄積層の上部領域、電荷蓄積層のトンネル絶縁膜との界面側の領域以外の領域）、８…アルミナ膜（Ａｌ2Ｏ3 膜、ブロック絶縁膜）、９…ポリシリコン層（制御ゲート絶縁膜）、２１…デプレッション型のＭＯＮＯＳ型不揮発性半導体記憶装置（半導体記憶装置）、２２…部分ＳＯＩ基板（半導体基板）
【図１】
2009170660.tif 000003
【図２】
2009170660.tif 000004
【図３】
2009170660.tif 000005
【図４】
2009170660.tif 000006
【図５】
2009170660.tif 000007
【図６】
2009170660.tif 000008
【図７】
2009170660.tif 000009
【図８】
2009170660.tif 000010