(57)【要約】【課題】テストの種類が多くなってもデータ転送制御回路等の回路規模の増大を回避して、回路面積の増大を抑制する。【解決手段】データ転送制御回路１５は、外部からのテストデータを一時保持するテストデータレジスタ１５１と、このテストデータに対応するテストコードを一時保持するテストコードレジスタ１５２とを備える。テストコード一致検出回路１５３は、テストコードレジスタ１５２に保持されたテストコードと所望のテストコードとの一致を検出して一致信号ＳＷｐを出力する。割込み制御回路１５４は、一致信号ＳＷｐが出力された場合に、複数のテストデータラッチ回路１１４の先頭に対しテストデータレジスタ１５１に保持されているテストデータを出力する。そして、複数のテストデータラッチ回路１１４の末尾から引き戻されたテストデータを入力させる。【選択図】図１
2009048669.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるテストデータに基づくテストモードを備えた半導体記憶装置において、
前記テストデータを一時保持するテストデータレジスタと、
前記テストデータに対応するテストコードを一時保持するテストコードレジスタと、
前記テストコードレジスタに保持された前記テストコードと所望のテストコードとの一致を検出して一致信号を出力するテストコード一致検出回路と、
前記一致信号が出力された場合に、前記テストデータをシリアル転送するためにシリアル接続された複数のテストデータラッチ回路の先頭に対し前記テストデータレジスタに保持されている前記テストデータを出力すると共に前記複数のテストデータラッチ回路の末尾から引き戻された前記テストデータを入力させる動作を開始するように構成された制御回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記制御回路及び前記テストデータラッチ回路の動作を規定するクロック信号を出力するクロック信号生成回路を更に備えた請求項１記載の半導体記憶装置。
【請求項３】
前記テストコード一致検出回路は、前記クロック信号の分周信号としてのコードカウント信号に基づいて前記テストコードの一致を検出する請求項２に記載の半導体記憶装置。
【請求項４】
前記テストデータレジスタ、前記テストコードレジスタ、及びテストコード一致検出回路が複数個ずつ設けられ、
この複数個のテストコード一致検出回路の出力信号のいずれかが所定の状態となった場合に前記制御回路が前記動作を開始するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記制御回路は、フューズデータを前記テストデータラッチ回路に転送するモードを選択可能に構成された請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に出荷試験その他のテストの為のテストデータ転送のための回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、サイズやコストへの要求が厳しい携帯型の電子機器の分野において、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメモリマクロを論理回路等とともに混載した混載メモリが広く使用され、ＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）が実現されている。
【０００３】
ＤＲＡＭやＳＲＡＭ等のメモリマクロでは、良品率の向上のために、不良セルを救済するための冗長回路が設けられている。冗長回路は、通常のメモリセルに不良が発見された場合に、その不良セルを予備のメモリセルで置き換えることにより、不良セルの救済を行うようにしたものである。
【０００４】
不良セルを予備のメモリセルで置き換える場合、その不良セルを特定する不良アドレスを記憶しておく必要がある。このような不良アドレスは、フューズ回路で記憶される。不良アドレスは、外部のテスタから入力されるテストデータの入力に基づく出力信号を解析することにより特定され、この不良アドレスのデータがフューズ回路に記憶される。
【０００５】
また、メモリマクロにおいては、内部電圧や内部タイミング信号の調整（トリミング）が必要であり、そのトリミングの結果としてのトリミングデータもフューズ回路に記憶される。
【０００６】
従来、最も一般的なフューズ回路としてレーザフューズ回路が知られている。レーザフューズ回路は、特定の層の配線を、レーザ光の照射により発生する熱によって溶断し、配線の切断の有無によりデータを記憶する。
【０００７】
レーザフューズはトランジスタなどの半導体素子と比べるとサイズが大きく、またレーザ光の照射により配線を溶断するため、メモリマクロ中にレーザフューズを配置することはフロアプランや配線レイアウトの上で大きな制約になる。このため、レーザフューズを「フューズボックス」としてメモリマクロの外部にまとめて配置することが行われている（例えば、特許文献１参照）。この方式によれば、メモリマクロのおけるフロアプランや配線レイアウトの制約が少なくなり、フューズ切断効率も上がるという利点がある。
【０００８】
メモリマクロのテストにおいては、前述したように、不良セルを検出するためのテストデータの他、出荷試験や評価・解析において、内部電源電圧や内部タイミング信号を調整（トリミング）するためのテストデータ等、さまざまなテストデータが入力される。これらのテストデータは、メモリマクロの外部に設置されたテスタにおいて生成された後、試験・評価対象であるメモリマクロのテスト制御回路に入力され、更にメモリマクロ内に点在するラッチ回路に転送・格納され、テストが実行される。これらテストの結果がフューズ回路に記憶される。
【０００９】
テストデータが少ない場合には、各ラッチ回路と外部のテスタとをパラレルに接続してテストデータを入力することも可能である。しかし、テストデータ量が多い場合には、メモリマクロ内の複数のラッチ回路をシリアルに接続し、外部のテスタから、メモリマクロ内のテスト制御回路を介して、テストデータを複数のラッチ回路にシリアルに転送する必要がある。
【００１０】
後者の場合、メモリマクロ内のテスト制御回路においても、前記の複数のラッチ回路への転送を制御するためのデータ転送制御回路が必要となる。このデータ転送制御回路は、複数のラッチ回路と同数のビットデータを格納するラッチ回路を有する必要がある。このため、このデータ転送制御回路は、テストの種類が多くなるほど大規模となり、メモリマクロの回路面積の増大の原因となっていた。
【特許文献１】特開２００４−１３３９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、テストの種類が多くなってもデータ転送制御回路等の回路規模の増大を回避して、回路面積の増大を抑制することができる半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体記憶装置は、外部から入力されるテストデータに基づくテストモードを備えた半導体記憶装置において、前記テストデータを一時保持するテストデータレジスタと、前記テストデータに対応するテストコードを一時保持するテストコードレジスタと、前記テストコードレジスタに保持された前記テストコードと所望のテストコードとの一致を検出して一致信号を出力するテストコード一致検出回路と、前記一致信号が出力された場合に、前記テストデータをシリアル転送するためにシリアル接続された複数のテストデータラッチ回路の先頭に対し前記テストデータレジスタに保持されている前記テストデータを出力すると共に前記複数のテストデータラッチ回路の末尾から引き戻された前記テストデータを入力させる動作を開始するように構成された制御回路とを備えたことを特徴とする。
【発明の効果】
【００１３】
この発明によれば、テストの種類が多くなってもデータ転送制御回路等の回路規模の増大を回避して、回路面積の増大を抑制することができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
［第１の実施の形態］
本発明の第１の実施の形態に係る半導体記憶装置の全体構成を、図１のブロック図を参照して説明する。この半導体記憶装置は、メモリマクロ１００と、フューズボックス２００とを備えている。
【００１５】
フューズボックス２００は、図示は省略するが、フューズデータをプログラムするための複数の不揮発性記憶素子、および、そのフューズデータの読み出し及び転送を司る転送制御回路を備えている。ここで、不揮発性記憶素子は、レーザ光によって溶断されてデータがプログラムされる光フューズであってもよいし、又は高電圧の印加により配線等を溶断させてデータをプログラムする電気フューズであってもよい。また、フューズデータは、たとえば、後述するロウリダンダンシデータ、カラムリダンンダンシデータの他、内部電圧の大きさやクロック信号の周波数等の調整のためのトリミングデータ等を含んでいる。
【００１６】
メモリマクロ１００は、メモリセルアレイ１１と、ロウフューズデータラッチ回路１２と、カラムフューズデータラッチ回路１３と、テストデータラッチ回路１４と、データ転送制御回路１５とを含んでいる。
【００１７】
ロウフューズデータラッチ回路１２は、メモリセルアレイ１１においてロウ方向の一単位毎の置換を行うためのロウリダンダンシデータを転送され格納するための回路であり、複数のシフトレジスタ１１２（１）〜１１２（ｋ）をシリアル接続して構成されている。ロウリダンダンシデータは、フューズボックス２００からデータ転送制御回路１５内の図示しない転送回路を介して転送される。
【００１８】
カラムフューズデータラッチ回路１３は、メモリセルアレイ１１においてカラム方向の一単位毎の置換を行うためのカラムリダンダンシデータを転送され格納するための回路である。図示は省略するが、このカラムフューズデータラッチ回路１３も、複数のシフトレジスタをシリアル接続して構成される。カラムリダンダンシデータは、フューズボックス２００から、データ転送制御回路１５内の図示しない転送回路及びロウフューズデータラッチ回路１２を介して転送される。
【００１９】
なお、ロウフューズデータラッチ回路１２、及びカラムフューズデータラッチ回路１３に格納されたロウリダンダンシデータ、及びカラムリダンダンシデータは、図示しないリダンダンシ制御回路におけるリダンダンシ制御（不良セルを置換セルに置き換える制御）に用いられる。
【００２０】
テストデータラッチ回路１４は、外部のテスタ（図示せず）から各種テストの実行のために提供されるテストデータを格納するための回路であり、複数のシフトレジスタ１１４（１）〜（ｍ）をシリアル接続して構成されている。シフトレジスタ１１４（１）〜（ｍ）は、クロック信号ＣＬＫに従ってデータ転送動作を行う。こうしてテストデータラッチ回路１４に転送され格納されたテストデータは、図示しないテスト制御回路において実行されるテスト動作に用いられる。
【００２１】
テストモード数が多い場合、このようにテストデータラッチ回路１４をシリアル接続し、テストデータをシリアル転送することにより、少ない入力端子により多種類のテストモードを実行することが可能になる。しかし、このようにテストデータラッチ回路をシリアル接続構造とすることは、データ転送制御回路においても同数（図１の例でいえば、ｍ個）のシフトレジスタを設ける必要を生じさせ、これによりデータ転送制御回路の回路規模が増大する、という問題が従来においては生じていた。この点、本実施の形態では、データ転送制御回路１５の構成を以下のようなものとすることにより、この問題を解消している。
【００２２】
以下、本実施の形態のデータ転送制御回路１５の構成を、図２を参照して説明する。データ転送制御回路１５は、テストデータレジスタ１５１、テストコードレジスタ１５２、テストコード一致検出回路１５３、割込み制御回路１５４、クロック発生回路１５５、及びクロックカウンタ１５６を備えて構成されている。なお、通常出荷試験やチップ評価・解析において、一度に設定が必要なテストコードは、１つか２つ、多くても３つである。この実施の形態では、１つのテストコードの設定で十分な場合を想定して、テストデータレジスタ１５１、テストコードレジスタ１５２を各１つのみ備えている。
【００２３】
テストデータレジスタ１５１は、外部のテスタ（図示せず）から送信されたテストデータＴｅｓｔＤａｔａ＜０：３＞を一時保持する機能を有する。ここでは、テストデータＴｅｓｔＤａｔａ＜０：３＞は４ビットのデータであり、テストデータレジスタ１５１も、この４ビットのデータを保持するため、４ビット分のシフトレジスタ（図示せず）を有している。
【００２４】
また、テストコードレジスタ１５２は、外部のテスタ（図示せず）から送信されテストデータレジスタ１５１に格納されたテストデータＴｅｓｔＤａｔａ＜０：３＞に対応するテストコードＴｅｓｔＣｏｄｅ＜０：５＞を一時保持する機能を有する。ここでは、テストコードＴｅｓｔＣｏｄｅ＜０：５＞は６ビットのデータであり、テストコードレジスタ１５２も、６ビット分のシフトレジスタ（図示せず）を有している。すなわち、６ビットのテストコードＴｅｓｔＣｏｄｅ＜０：５＞により、６４種類のテストを特定可能としている。
【００２５】
また、テストコード一致検出回路１５３は、テストコードレジスタ１５２に保持されているテストコードＴｅｓｔＣｏｄｅ＜０：５＞が、所望のテストのそれと一致するか否かを検出する機能を有する。一致を検出した場合、テストコード一致検出回路１５３は一致信号ＳＷｐを”Ｌ”から”Ｈ”に立ち上げる。
【００２６】
また、割込み制御回路１５４は、前述の一致信号ＳＷｐが”Ｈ”となった場合に、テストデータＴｅｓｔＤａｔａ＜０：３＞を出力信号ＯＵＴとして出力する。
【００２７】
出力信号ＯＵＴは、前述のテストデータラッチ回路１４を構成する先頭のシフトレジスタ１１４（１）に向けて出力される。また、テストデータラッチ回路１４を構成する末尾のシフトレジスタ１１４（ｍ）の出力は、割込み制御回路１５４に戻されている。すなわち、テストデータラッチ回路１１４は、割込み制御回路１５４と共に閉ループのデータ転送経路を形成している。  
【００２８】
クロック発生回路１５５は、割込み制御回路１５４及びシフトレジスタ１１４（１）〜（ｍ）の動作を規定するためのクロック信号ＣＬＫを発生させるものである。クロックカウンタ１５６は、クロック信号ＣＬＫを分周して生成したコードカウント信号ＣＫＳを出力する。このコードカウント信号ＣＫＳは、前述のテストコード一致検出回路１５３において、所望のテストコードが入力されたか否かを判定するのに用いられる。
【００２９】
次に、本実施の形態の半導体記憶装置の動作を、図３のタイミングチャートを参照して説明する。
【００３０】
図示しないテスタからは、各種テストコードと、そのテストデータが、テストデータコードレジスタ１５２、及びテストデータレジスタ１５１にその番号順にラッチされるものとする。また、テストコード一致検出回路１５３には、実行したい所望のテストのテストコードが別途入力されており、テストコードレジスタ１５２に保持されているデータとの一致が、コードカウント信号ＣＫＳに基づいて検出される。この例では、テストコード＃１０（Ｃｏｄｅ  Ｎｏ．１０）が実行したいテストのコードとして入力されているものとする。また、このテストのテストデータ（４ビット）が＜０１０１＞であるとする。従って、テストコード一致検出回路１５３は、コードカウント信号ＣＫＳのパルスを１０回カウントした段階で、テストコードレジスタ１５２にラッチされているテストコードと、所望のテストコードが一致したと判定する。
【００３１】
一致が判定されると、テストコード一致判定回路１５３は、一致信号ＳＷｐを”Ｈ”に立ち上げて出力する。割込み制御回路１５４は、この一致信号ＳＷｐの”Ｌ”から”Ｈ”への立ち上がりに基づき、テストデータレジスタ１５１にラッチされているテストデータＴｅｓｔＤａｔａ＜０：３＞を取り込む。
【００３２】
割込み制御回路１５４は、この取り込んだテストデータＴｅｓｔＤａｔａ＜０：３＞を、出力信号ＯＵＴとして先頭のシフトレジスタ１１４（１）に向けて転送する。その後、取り込んだテストデータのテストコードの番号に相当する数のクロック信号ＣＬＫのパルス数を入力して、テストデータＴｅｓｔＤａｔａ＜０：３＞を所定のシフトレジスタ１１４まで転送する。前述のように、シフトレジスタ１１４は、割込み制御回路１５４と共に閉ループ経路を形成しているため、所望のテストコードを順に入力し、閉ループ中で巡回させることにより、たとえば６４種類のテストコードを１つずつプログラミングすることができる。
【００３３】
以上説明したように、本実施の形態では、テストコード一致検出回路１５３が設けられると共に、割込み制御回路１５４がこの一致検出に従ってテストデータレジスタ１５１にラッチされているテストデータをテストデータラッチ回路１４中にプログラミングする。このため、テストコードレジスタ１５１には、その一度に実行されるテストコードに対応するテストデータのみをラッチしておけば十分である。従って、本実施の形態によれば、データ転送回路において、メモリマクロ内でシリアル接続されたテストデータラッチ用のシフトレジスタの数と同数のラッチ回路を設ける必要がなく、回路規模の増大を抑制することができる。
【００３４】
しかも、割込み制御回路１５４は、シフトレジスタ１１４と共に閉ループを形成しているので、こうして取り込まれた１つのテストコードに対応するテストデータを順々に取り込むことが可能である。
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図面を参照して説明する。半導体記憶装置の全体構成は、図１に示す通りであり、第１の実施の形態と同一である。この実施の形態では、データ転送制御回路１５の構成が第１の実施の形態と異なっている。図４は、この第２の実施の形態のデータ転送回路１５の構成を示すブロック図である。第１の実施の形態（図２）と同一の構成要素については同一の符号を付し、その詳細な説明は以下では省略する。
【００３５】
この実施の形態のデータ転送制御回路１５は、図４に示すように、テストデータレジスタ１５１、テストコードレジスタ１５２、及びテストコード一致判定回路１５３がそれぞれ複数個（図４では３個）を備えられている点で、第１の実施の形態と異なっている。なお、これに対応して複数個のゲート回路１５７−１〜３も設けられている。
【００３６】
第１の実施の形態の装置は、一度に設定が必要なテストコードは、１つで十分という想定における構成である。しかし、出荷試験等においてはテストの時間短縮の要求が厳しい。そこで、本実施の形態では、３つのテストコードを一度に設定可能な構成を採用しているものである。すなわち、複数個のテストコード一致判定回路１５３−１〜３には、それぞれ別の所望のテストコードが入力され、それぞれにおいて、テストコードレジスタ１５２−１〜３に格納されたテストコードとの一致・不一致が判定される。テストコード一致回路１５３−１〜３のいずれかにおいて一致が判定されると、一致信号ＳＷｐ１、２又は３が”Ｈ”に立ち上がり、ＯＲゲート１５８、及びゲート回路１５７−１〜３に出力される。
【００３７】
ゲート信号１５７−１〜３は、この一致信号ＳＷｐ１〜３の入力を受けて、テストデータレジスタ１５１−１〜３にラッチされているテストデータを割込み制御回路１５４に向けて出力する。ＯＲゲートは、一致信号ＳＷｐ１〜３のいずれかが”Ｈ”となることにより、一致信号ＳＷｐを”Ｈ”に立ち上げる。その他の動作は、第１の実施の形態と同様である。
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図面を参照して説明する。半導体記憶装置の全体構成は、図１に示す通りであり、第１の実施の形態と同一である。この実施の形態では、データ転送制御回路１５の構成が第１の実施の形態と異なっている。図５は、この第３の実施の形態のデータ転送回路１５の構成を示すブロック図である。第２の実施の形態（図４）と同一の構成要素については同一の符号を付し、その詳細な説明は以下では省略する。
【００３８】
この実施の形態は、フューズボックス２００に格納されたフューズデータも、テストデータラッチ回路１１４及び割込み制御回路１５４で構成される閉ループ経路を介してメモリマクロ１００内に転送できるようにしたものである。このため、本実施の形態のデータ転送制御回路１５は、図５に示すように、第２の実施の形態のものに加え更に、複数個のフューズデータデータラッチ回路１５９（１）〜（ｊ）、これに対応して設けられたゲート回路１６０、コードデコーダ１６１及びコード一致検出回路１６２を備えている。
【００３９】
また、この実施の形態の割込み制御回路１５４は、切り替え信号ＣＨＲＤＹｐが”Ｌ”となっている場合において、フューズデータＦｕｓｅＤａｔａ＜０：３＞を入力可能（選択状態）とする一方テストデータＴｅｓｔＤａｔａ＜０：３＞の入力は不可（非選択状態）とする。逆に、切り替え信号ＣＨＲＲＹｐが”Ｈ”となっている場合には、テストデータＴｅｓｔＤａｔａ＜０：３＞の入力を可能とする一方、フューズデータＦｕｓｅＤａｔａ＜０：３＞を入力不可とする。
【００４０】
複数個のフューズデータラッチ回路１５９（１）〜（ｊ）は、複数のシフトレジスタをシリアル接続して形成され、フューズボックス２００から転送されたフューズデータをシリアル転送させる。複数個のフューズデータラッチ回路１５９（１）〜（ｊ）は、その保持データを通常通りロウフューズラッチ回路１２及びカラムフューズラッチ回路１３に転送させることも可能なように構成されている。
【００４１】
しかし、割込み制御回路１５４は、切り替え信号ＣＨＲＤＹｐが”Ｌ”となっている場合において、所望のフューズデータのみを、上述の閉ループ経路にて転送させることができる。そのための構成が、ゲート回路１６０、コードデコーダ１６１、及びコード一致検出回路１６２である。
【００４２】
コードデコーダ１６１は、クロックカウンタ１５６が出力するコードカウント信号ＣＫＳに基づいて、所望のフューズデータを示すフューズコードＦｕｓｅＣｏｄｅ＜０：５＞を生成する。またコード一致検出回路１６２は、コードカウント信号ＣＫＳとフューズコードＦｕｓｅＣｏｄｅ＜０：５＞に基づいて、一致信号ＳＷｐｆを割込み制御回路１５４及びゲート回路１６０に向けて出力する。
ゲート回路１６１は、一致信号ＳＷｐｆの入力を受けた場合に、フューズデータラッチ回路１５９（１）〜（ｊ）に保持されているフューズデータを割込み制御回路１５４に転送する。割込み制御回路１５４は、この一致信号ＳＷｐｆを受けると、ゲート回路１６０から出力されたフューズデータをテストデータラッチ回路１４に向けて出力する。
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、データ転送制御回路１５はメモリマクロ１００の内部の一部を構成するものとして説明したが、メモリマクロとは独立のチップとして構成されていてもよい。また、図６に示すように、フューズボックス２００は、複数のメモリマクロ１００Ａ、１００Ｂ、１００Ｃ・・・によって共有されていてもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】図１のデータ転送制御回路１５の構成の詳細を説明するブロック図である。
【図３】第１の実施の形態の動作を示すタイミングチャートである。
【図４】本発明の第２の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図５】本発明の第３の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図６】本実施の形態の変形例を示す。
【符号の説明】
【００４４】
１００・・・メモリマクロ、  ２００・・・フューズボックス、  １１・・・メモリセルアレイ、  １２・・・ロウフューズデータラッチ回路、  １３・・・カラムフューズデータラッチ回路、  １４・・・テストデータラッチ回路、  １５・・・データ転送制御回路、  １５１・・・テストデータレジスタ、  １５２・・・テストコードレジスタ、  １５３・・・テストコード一致検出回路、  １５４・・・割込み制御回路、  １５５・・・クロック発生回路、  １５６・・・クロックカウンタ１５６、  １５７、１６０・・・ゲート回路、  １５８・・・ＯＲゲート、１５９・・・フューズデータラッチ回路、  １６１・・・コードデコーダ、  １６２・・・コード一致検出回路。
【図１】
2009048669.tif 000003
【図２】
2009048669.tif 000004
【図３】
2009048669.tif 000005
【図４】
2009048669.tif 000006
【図５】
2009048669.tif 000007
【図６】
2009048669.tif 000008