(57)【要約】【課題】メモリチップのデータＲｅａｄとデータＷｒｉｔｅとを連続させた動作テストする技術を提供する。【解決手段】ロジックチップ（２）と、ロジックチップを介して外部ピンに接続されるメモリチップ（３）とを具備するシステム・イン・パッケージ（１）を下記のように構成する。ここにおいて、ロジックチップ（２）は、テストモード時にテストデータを保持するデータ記憶回路（２２）を備え、テストデータセットコマンドに応答してデータ入出力端子（６）を介して供給されるテストデータを、データ記憶回路（２２）に格納する。また、テストデータライトコマンドに応答して、データ記憶回路（２２）に格納されたテストデータをメモリチップ（３）に書き込む。【選択図】図４
2009048674.tif 000002
【特許請求の範囲】
【請求項１】
ロジックチップと、
前記ロジックチップを介して外部ピンに接続されるメモリチップと
を具備し、
前記ロジックチップは、
テストモード時にテストデータを保持するデータ記憶回路を備え、
テストデータセットコマンドに応答してデータ入出力端子を介して供給される前記テストデータを、前記データ記憶回路に格納し、
テストデータライトコマンドに応答して、前記データ記憶回路に格納された前記テストデータを前記メモリチップに書き込む
システム・イン・パッケージ。
【請求項２】
請求項１に記載のシステム・イン・パッケージにおいて、
前記ロジックチップは、
テストデータリードコマンドに応答して、前記メモリチップに格納された前記テストデータを読み出して読出テストデータとし、
前記読み出しテストデータを、前記データ入出力端子を介して出力する
システム・イン・パッケージ。
【請求項３】
請求項１または２に記載のシステム・イン・パッケージにおいて、
前記データ記憶回路は、
複数のレジスタを含み、
前記複数のレジスタの各々には、
異なるテストパターンに対応する複数のテストデータを保持する
システム・イン・パッケージ。
【請求項４】
請求項３に記載のシステム・イン・パッケージにおいて、
前記データ記憶回路は、
前記複数のレジスタのうちの一つを選択するセレクタを含み、
前記セレクタは、
前記ロジックチップの外部から供給されるレジスタ選択命令に応答して、前記複数のレジスタのうちの一つを選択する
システム・イン・パッケージ。
【請求項５】
請求項４に記載のシステム・イン・パッケージにおいて、
前記ロジックチップは、
前記テストデータを前記データ記憶回路に供給するデータセット回路と、
前記データ記憶回路に格納された前記テストデータを前記メモリチップに供給するデータライト回路と、
前記メモリチップに格納された前記テストデータを読み出すデータリード回路と
を含み、
前記データセット回路は、
前記テストデータセットコマンドに応答してクロックを出力する論理和回路と、
前記データ入出力端子と前記データ記憶回路とを接続する第１スイッチと
を含む
システム・イン・パッケージ。
【請求項６】
請求項５に記載のシステム・イン・パッケージにおいて、
前記データライト回路は、
前記データ記憶回路と前記メモリチップとを接続する第２スイッチを含む
システム・イン・パッケージ。
【請求項７】
請求項６に記載のシステム・イン・パッケージにおいて、
前記データリード回路は、
前記読出テストデータと前記データ記憶回路に格納されているテストデータとを比較するデータ比較回路を含み、
前記データ比較回路は、
前記読み出しデータと、前記テストデータリードコマンドに応答して前記データ記憶回路から読み出した期待値データとのＥＸＯＲ演算を実行する排他的論理和回路を備え、
ＥＸＯＲ演算を実行した実行結果を前記データ入出力端子を介して出力する
システム・イン・パッケージ。
【請求項８】
テストモード時にテストデータを保持するデータ記憶回路と、
前記テストデータを前記データ記憶回路に供給するデータセット回路と、
前記データ記憶回路に格納された前記テストデータを前記メモリチップに供給するデータライト回路と
を具備し、
前記データセット回路は、
テストデータセットコマンドに応答して、データ入出力端子を介して供給される前記テストデータを前記データ記憶回路に格納し、
前記データライト回路は、
テストデータライトコマンドに応答して、前記データ記憶回路に格納された前記テストデータをメモリチップに書き込む
ロジックチップ
【請求項９】
請求項８に記載のロジックチップにおいて、さらに、
前記メモリチップに格納された前記テストデータを読み出すデータリード回路を具備し、
前記データリード回路は、
テストデータリードコマンドに応答して、前記メモリチップに格納された前記テストデータを読み出して読出テストデータとし、前記読出テストデータと前記データ記憶回路に格納されているテストデータとを比較する
ロジックチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
情報処置技術の進歩に対応して、半導体装置に対する多機能化や高性能化の要求が高まってきている。そのような要求を実現するために、複数のＬＳＩを単一のパッケージに封止したシステム・イン・パッケージ（ＳｉＰ）に関する技術が知られている。システム・イン・パッケージに対して、パッケージサイズの縮小やピン数削減などが要求されてきている。そのため、ロジックチップとメモリチップとが搭載されているシステム・イン・パッケージでは、メモリチップからのデータを直接外部に出力する外部端子（以下、外部メモリ端子と呼ぶ）を備えていないパッケージが普及してきている。
【０００３】
外部メモリ端子が構成されていないパッケージでは、パッケージに組立後にメモリテストを実施することが困難な場合がある。外部メモリ端子が構成されていないパッケージにおいて、パッケージ内部のロジックチップにデータを入出力する外部端子（以下、ロジック端子と呼ぶ）と、ロジックチップテスト回路を通してメモリチップをテストする技術が知られている（例えば、特許文献１参照）。
【０００４】
図１は、従来のシステム・イン・パッケージ１０１の構成を示す回路図である。システム・イン・パッケージ１０１には、外部端子にメモリ専用端子が構成されていない。そのため、メモリチップ１０３のテストを実行する場合には、ロジックチップ１０２をテストモードに設定してテスト回路を通すことで、ロジック端子からメモリにアクセスして、メモリチップ１０３のテストを実施している。システム・イン・パッケージ１０１は、ロジックチップ１０２とメモリチップ１０３とを備えている。システム・イン・パッケージ１０１は、バス制御端子１０５と、データ入出力端子１０６と、クロック供給端子１０７と、アドレス／コントロール信号供給端子１０８とを備えている。これら複数の端子は、テスタ１０４に接続可能に構成されている。
【０００５】
バス制御端子１０５からは、バス解放制御信号Ｉ／Ｏ＿ｅｎが供給される。バス解放制御信号Ｉ／Ｏ＿ｅｎは、メモリチップデータＷｒｉｔｅのバス解放を制御するための信号である。データ入出力端子１０６からは、レジスタセット用データＤＡＴＡが供給される。レジスタセット用データＤＡＴＡは、レジスタセット用データバスに供給されるテストデータである。また、データ入出力端子１０６からは、メモリチップＲｅａｄ結果が出力される。
【０００６】
クロック供給端子１０７からは、クロックＣＬＫが供給される。クロックＣＬＫは、メモリチップの制御に用いられるクロックである。アドレス／コントロール信号供給端子１０８からは、アドレス信号Ａｄｄとコントロール信号Ｃｔｒｌが供給される。アドレス信号Ａｄｄは、メモリチップの制御に用いられるアドレス信号である。コントロール信号Ｃｔｒｌは、メモリチップの制御を行うために用いられるコントロール信号である。
【０００７】
図１に示されているように、ロジックチップテスト回路には、高速動作に対応するために、複数のフリップフロップ回路（第１フリップフロップ１１１〜第４フリップフロップ１１４）が備えられている。複数のフリップフロップ回路のそれぞれは、信号伝搬ばらつきを小さくするため、周波数の高い信号線に構成されている。
【０００８】
ロジック端子から入力された信号は、フリップフロップを介してメモリチップ１０３に供給されるため、入力タイミングから数クロック遅延後にメモリに入力される。図２は、第１フリップフロップ１１１と第２フリップフロップ１１２とが直列に備えられ、また、第３フリップフロップ１１３と第４フリップフロップ１１４とが直列に構成された、２段フリップフロップ回路を備えるシステム・イン・パッケージ１０１の動作を示すタイミングチャートである。図２を参照すると、メモリチップ１０３のデータＷｒｉｔｅでは、ロジック端子から供給されるデータが、２クロック遅延後にメモリに入力される。またメモリチップ１０３のデータＲｅａｄでは、ロジック端子からメモリに入力するのと、メモリからロジック端子に出力するのに、各々２クロック遅延が発生し、合計４クロックの遅延後に出力される。
【０００９】
【特許文献１】特開２００４−１５８０９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のシステム・イン・パッケージ１０１の場合、メモリチップ１０３のデータＲｅａｄは、ロジック端子からメモリにデータ入力するのと、メモリからロジック端子にデータ出力するのに各々２クロック遅延が発生し、フリップフロップを介さない通常仕様に比べ合計４クロックの遅延が発生する。
【００１１】
図３は、メモリチップ１０３に対してデータＲｅａｄとデータＷｒｉｔｅとを連続に実行しようとする場合の動作を示すタイミングチャートである。通常、データＲｅａｄの直後にデータＷｒｉｔｅを実行しないとメモリチップの連続動作が実行されない。したがって、図３に示される動作の場合、最初のＷｒｉｔｅ命令であるＷＲＴから、４クロック後にＲｅａｄ命令ＲＥＤを入力する。そして、そのＲｅａｄ命令の５クロック後に再びＷｒｉｔｅ命令ＷＲＴを入力した。すると、最初から数えて２回目のＷｒｉｔｅ命令後に、ロジック端子の入力と出力のタイミングが同時に発生する。すなわちデータＲｅａｄとデータＷｒｉｔｅの連続動作を実施するとデータＲｅａｄが不可能であり、それを回避すると連続動作ではなくなる。フリップフロップを使用した従来の回路構成では、メモリチップのデータＲｅａｄとデータＷｒｉｔｅとを連続させた動作テストすることが不可能である。
【００１２】
言い換えると、従来のシステム・イン・パッケージ１０１では、ロジックチップテスト回路を介して高速動作でメモリチップ１０３のテストを実施する場合、テストデータをロジックチップ１０２内でクロックに同期させている。そのため、外部からのメモリチップ入力やメモリチップからの外部出力に、フリップフロップ分のクロック遅延が発生する。そのクロック遅延が原因で、メモリチップへのデータＷｒｉｔｅ、データＲｅａｄ、データＷｒｉｔｅの連続動作をテストすることが困難であった。
【課題を解決するための手段】
【００１３】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
上記課題を解決するために、ロジックチップ（２）と、前記ロジックチップを介して外部ピンに接続されるメモリチップ（３）とを具備するシステム・イン・パッケージ（１）を下記のように構成する。ここにおいて、前記ロジックチップ（２）は、テストモード時にテストデータを保持するデータ記憶回路（２２）を備え、テストデータセットコマンドに応答してデータ入出力端子（６）を介して供給される前記テストデータを、前記データ記憶回路（２２）に格納する。また、テストデータライトコマンドに応答して、前記データ記憶回路（２２）に格納された前記テストデータを前記メモリチップ（３）に書き込む。
テストモード時に、ロジックチップにあるレジスタに外部からのテストデータを保持している。書き込み時には、保持されているテストデータをメモリに書き込んでいる。つまり、データピンからのデータ入力を行なうことなく、メモリに対するデータの書き込みを実行している。
【発明の効果】
【００１５】
本願発明では、データレジスタにメモリチップテストのデータパターンを保持することで、データＷｒｉｔｅ時にロジック端子からデータ入力が不要となる。そのデータレジスタのデータセットは、ロジック入出力端子を使用してデータを入力することによって実現する。レジスタのデータセット後のロジック入出力端子は、データ出力として使用される。そのため、本願発明の半導体集積回路においては、メモリチップのデータＲｅａｄ、データＷｒｉｔｅの連続動作をテストすることが可能となる。
【００１６】
また、テストパターン分のレジスタを構成することで、複数のテストパターンに対応することができる。また、単一のデータピンからシリアル入力し、更に出力では、メモリから読み出したデータを期待値と比較して、その比較結果をそのデータピンに出力している。
【発明を実施するための最良の形態】
【００１７】
［第１実施形態］
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図４は、本実施形態のシステム・イン・パッケージ１の構成を例示する回路図である。システム・イン・パッケージ１は、ロジックチップ２とメモリチップ３とを含んで構成されている。図４に示されているように、本実施形態のシステム・イン・パッケージ１は、メモリ専用の外部端子を備えることなく構成されている。そのため、メモリチップ３のテストを実行する場合には、ロジックチップ２をテストモードに設定し、ロジックチップ２と外部の機能ブロックとを接続する端子（以下、ロジック端子と呼ぶ）を介してメモリにアクセスすることによって、メモリチップ３のテストを実施している。
【００１８】
システム・イン・パッケージ１は、バス制御端子５と、データ入出力端子６と、クロック供給端子７と、アドレス／コントロール信号供給端子８と、データパターン選択信号供給端子９と、レジスタセット供給端子１０とを備えている。これら複数の端子は、テスタ４に接続可能に構成されている。テスタ４は、バス解放制御信号Ｉ／Ｏ＿ｅｎと、レジスタセット用データＤＡＴＡと、クロックＣＬＫと、アドレス信号Ａｄｄと、コントロール信号Ｃｔｒｌと、データパターン選択信号ＲＥＧ＿ｍｕｘと、レジスタセット制御信号ＤＡＴＡ＿ｓｅｔを出力する機能を備えている。また、レジスタセット供給端子１０を１端子としているが、本実施形態のシステム・イン・パッケージ１は、複数のレジスタセット供給端子１０を備えていても良い。例えば、メモリチップデータバス幅分のレジスタセット供給端子１０が存在しても良い。
また、図４には、バッファ３４の出力端が、データ入出力回路５１からデータ入出力端子６にデータを出力するバッファと、データ入出力回路５１からメモリチップ３にデータを出力するバッファに接続されている構成を例示している。この構成は、本実施形態におけるバス解放制御信号Ｉ／Ｏ＿ｅｎの入力対象を制限するものではない。例えば、図４のデータ入出力回路５１に含まれている４つのバッファのそれぞれにバス解放制御信号Ｉ／Ｏ＿ｅｎを供給しても良い。
【００１９】
バス解放制御信号Ｉ／Ｏ＿ｅｎは、メモリチップデータＷｒｉｔｅのバス解放を制御するための信号である。レジスタセット用データＤＡＴＡは、レジスタセット用データバスに供給されるテストデータである。クロックＣＬＫは、メモリチップの制御に用いられるクロックである。アドレス信号Ａｄｄは、メモリチップの制御に用いられる。コントロール信号Ｃｔｒｌは、メモリチップの制御を行うために用いられる。
【００２０】
また、本実施形態において、データパターン選択信号ＲＥＧ＿ｍｕｘは、メモリチップに供給するテストデータを選択するための信号である。レジスタセット制御信号ＤＡＴＡ＿ｓｅｔは、ロジックデータ出力のバス解放制御に用いられる。
【００２１】
図４に示されているように、バス制御端子５は、バス解放制御信号Ｉ／Ｏ＿ｅｎをロジックチップ２に供給している。データ入出力端子６は、レジスタセット用データＤＡＴＡをロジックチップ２に供給している。クロック供給端子７は、クロックＣＬＫをロジックチップ２に供給している。アドレス／コントロール信号供給端子８は、アドレス信号Ａｄｄまたはコントロール信号Ｃｔｒｌをロジックチップ２に供給している。データパターン選択信号供給端子９は、データパターン選択信号ＲＥＧ＿ｍｕｘをロジックチップ２に供給している。レジスタセット供給端子１０は、レジスタセット制御信号ＤＡＴＡ＿ｓｅｔをロジックチップ２に供給している。
【００２２】
ロジックチップ２は、複数のバッファ（バッファ３４〜バッファ４０）と、テストモード時活性回路２１と、データ入出力回路５１とを含んで構成されている。データ入出力回路５１は、データ入力経路と、データ出力経路とを備えている。データ入力経路は、第１フリップフロップ１１と第２フリップフロップ１２とを含み、データ出力経路は、第３フリップフロップ１３と第４フリップフロップ１４とを含んで構成されている。換言すると、データ入出力回路５１内の高周波信号線は、フリップフロップ回路が２段に構成されている。ここにおいて、データ入力経路には、第３スイッチ３２と第４スイッチ３３とが備えられている。第３スイッチ３２と第４スイッチ３３は、テスト信号Ｔ１に応答して開閉する。
【００２３】
テストモード時活性回路２１は、テストデータ保持回路２２と、第１スイッチ２５と、第２スイッチ２６と、活性回路第１フリップフロップ２７と、活性回路第２フリップフロップ２８と、ＡＮＤ回路２９とを含んで構成されている。テストデータ保持回路２２には、複数のレジスタを有するレジスタ群２３と、そのレジスタ出力を選択するセレクタ２４とを備えている。
【００２４】
レジスタ群２３に保持されるデータは、メモリチップのＷｒｉｔｅデータとデータＲｅａｄ期待値として使用される。レジスタ群２３には、メモリチップ３のバス幅と同数か、もしくは、バス幅×ｍ（ｍは任意の自然数）パターンで示される数と同数にレジスタを備えることが好ましい。ここで、パターン数“ｍ”を増やすと、テストデータパターンもｍと同数増えることとなる。なお、以下に述べる実施形態においては、本願発明の理解を容易にするために、レジスタ群２３に第１レジスタ２３−１と第２レジスタ２３−２が備えられ、バス幅が“８”である場合に対応して説明を行う。
【００２５】
図４を参照すると、バッファ３４の入力端は、バス制御端子５に接続され、出力端はデータ入出力回路５１に接続されている。バッファ３７の入力端はクロック供給端子７に接続され、出力端は、ＣＴＳを介してテストモード時活性回路２１や各Ｆ／Ｆ、およびバッファ３９を介してメモリチップ３に接続されている。バッファ３８の入力端は、アドレス／コントロール信号供給端子８に接続され、出力端は、複数のフリップフロップとバッファ４０とを介して、メモリチップ３に接続されている
バッファ３５の入力端は、データパターン選択信号供給端子９に接続され、出力端は活性回路第１フリップフロップ２７の入力端に接続されている。活性回路第１フリップフロップ２７の出力端は、活性回路第２フリップフロップ２８の入力端に接続され、活性回路第２フリップフロップ２８の出力端は、セレクタ２４に接続されている。
【００２６】
バッファ３６の入力端は、レジスタセット供給端子１０に接続され、出力端はＡＮＤ回路２９の第１入力端に接続されている。ＡＮＤ回路２９の第２入力端は、ＣＴＳを介してバッファ３７の出力端に接続されている。ＡＮＤ回路２９の出力端は、第１レジスタ２３−１のクロック供給端子と第２レジスタ２３−２のクロック供給端子に接続されている。
【００２７】
第１レジスタ２３−１のデータ入力端は、インバータ３１の出力端に接続されている。インバータ３１の入力端は第１スイッチ２５に接続されている。また、第１レジスタ２３−１の出力端はセレクタ２４に接続されている。第２レジスタ２３−２のデータ入力端は、第１スイッチ２５に接続されている。第２レジスタ２３−２に出力端は、セレクタ２４に接続されている。セレクタ２４の出力端は、第２スイッチ２６に接続されている。したがって、テストモード時活性回路２１は、第１スイッチ２５と第２スイッチ２６とが、テスト信号Ｔ１に応答して閉じることで、テスト動作を実行する。
【００２８】
以下に、本実施形態のシステム・イン・パッケージ１の動作について説明を行う。本実施形態のシステム・イン・パッケージ１は、レジスタデータセット動作と、テストデータＷｒｉｔｅ動作と、テストデータＲｅａｄ動作とを実行する。レジスタデータセット動作では、レジスタにテストデータをセットする。テストデータＷｒｉｔｅ動作では、レジスタデータセット動作の後に、メモリチップ３へテストデータを書き込む。テストデータＲｅａｄ動作では、レジスタデータセット動作の後にメモリチップに書き込まれたテストデータを読み出す。
【００２９】
図５は、レジスタデータセット動作のときのデータ経路を例示する回路図である。図５に示されているように、システム・イン・パッケージ１は、レジスタセット制御信号ＤＡＴＡ＿ｓｅｔと、レジスタセット用データＤＡＴＡと、クロックＣＬＫとに基づいてレジスタデータセット動作を実行する。図６は、バス幅８のデータ「Ｆ０（１６進数）」をレジスタ群２３にセットする動作を例示するタイミングチャートである。図６に示されているようにレジスタセット供給端子１０からは、バス幅と同数（または、バス幅×ｍパターン分）のデータが供給されている。
【００３０】
ＡＮＤ回路２９は、データパターン選択信号供給端子９を介して供給されるレジスタセット制御信号ＤＡＴＡ＿ｓｅｔとクロック供給端子７を介して供給されるクロックＣＬＫに応答して動作している。ＡＮＤ回路２９は、レジスタセット制御信号ＤＡＴＡ＿ｓｅｔで活性化することによって、クロックＣＬＫに同期した信号を出力する。その信号は、連結されたレジスタ（第１レジスタ２３−１、第２レジスタ２３−２）供給される、それによって、第１レジスタ２３−１と第２レジスタ２３−２には、レジスタセット用データＤＡＴＡが順次にセットされる。
【００３１】
ロジックチップ２のテストモード時活性回路２１は、レジスタデータセット動作を実行した後、テストデータＷｒｉｔｅ動作を実行する。図７は、テストデータＷｒｉｔｅ動作と、テストデータＲｅａｄ動作のときのデータ経路を例示する回路図である。ロジックチップ２は、アドレス／コントロール信号供給端子８を介して供給されるテストデータ書き込み命令に応答してテストデータＷｒｉｔｅ動作を実行する。また、ロジックチップ２は、アドレス／コントロール信号供給端子８を介して供給されるテストデータ読み出し命令に応答してテストデータＲｅａｄ動作を実行する。
【００３２】
図８は、データＷｒｉｔｅ動作とデータＲｅａｄ動作とを例示するタイミングチャートである。ロジックチップ２は、時刻ｔ０２において、アドレス／コントロール信号供給端子８からテストデータ書き込み命令を受信する。ロジックチップ２は、テスタ４から供給されるテストデータ書き込み命令は、２クロック遅延後（時刻ｔ０４）に、メモリチップ３に入力される。
【００３３】
時刻ｔ０４において、メモリチップ３に書き込むためのＷｒｉｔｅデータは、レジスタ群２３に用意されている。従って、テスト信号Ｔ１で第２スイッチ２６を閉じることで、データ書き込み経路を構成する。ロジックチップ２からメモリチップ３へのデータ書き込み経路は、データの書き込みが終了するまで、維持されていることが好ましい。また、複数パターンのテストデータがレジスタ群２３に保持されている場合には、データ書き込み時に、そのデータパターンをデータパターン選択信号ＲＥＧ＿ｍｕｘで制御する。これにとって、複数パターンのテストデータから選択的にメモリチップ３にデータを書き込むことも可能である。
【００３４】
時刻ｔ０７において、ロジックチップ２は、アドレス／コントロール信号供給端子８から供給されるテストデータ読み出し命令を受信する。そのテストデータ読み出し命令は、２クロック遅延後（時刻ｔ０９）にメモリチップ３に入力される。図８に示されているように、メモリチップ３から読み出されたデータは、メモリチップから読み出されてから２クロック遅延後にデータ入出力端子６に供給される。
【００３５】
ロジックチップ２のテストモード時活性回路２１は、レジスタ群２３にメモリチップ３をテストするためのデータパターンを保持している。したがって、データＷｒｉｔｅ動作の時に、データ入出力端子６からデータ入力が不要となる。そのため、システム・イン・パッケージ１は、レジスタデータセット動作の後のデータ入出力端子６を、データ出力専用として使用することが可能となる。したがって、例えば、時刻ｔ１１において、ロジックチップ２が、アドレス／コントロール信号供給端子８からテストデータ書き込み命令を受信した場合であっても、メモリチップのデータＲｅａｄ動作と、データＷｒｉｔｅ動作とを連続的に実行することが可能となる。
【００３６】
上述してきたように、本実施形態のシステム・イン・パッケージ１において、メモリチップのデータＲｅａｄは、メモリチップへの入力、メモリチップからの出力に各々２クロック遅延を要するので合計４クロック遅延が発生する。メモリチップへのＷｒｉｔｅデータパターンはレジスタにセットされている。メモリチップのデータＲｅａｄとデータＷｒｉｔｅとを連続動作させるとき、ロジック端子からメモリチップにＷｒｉｔｅデータを入力する必要がない。従って、本実施形態のシステム・イン・パッケージ１において、複数のＦ／Ｆを使用した回路構成でも、メモリチップのデータＲｅａｄとデータＷｒｉｔｅの連続動作を実行することが可能となる。
【００３７】
［第２実施形態］
以下に、図面を参照して、本発明の第２実施形態について説明を行う。図９は、第２実施形態のシステム・イン・パッケージ１の構成を例示する回路図である。第２実施形態のシステム・イン・パッケージ１は、第１実施形態のシステム・イン・パッケージ１に更に、シリアル時活性回路４１を含んで構成されている。第２実施形態のシステム・イン・パッケージ１は、レジスタ群２３に保持されているデータをリード期待値とし、レジスタ群２３から読み出したデータとメモリチップ３から読み出したデータでＥＸＯＲ演算を行っている。
【００３８】
図９を参照すると、シリアル時活性回路４１は、第５スイッチ４２と、第６スイッチ４３と、シリアル時活性回路第１フリップフロップ４４と、シリアル時活性回路第２フリップフロップ４５と、ＥＸＯＲ回路４６と、シリアル時活性回路第３フリップフロップ４７とを含んで構成されている。また、第２実施形態のシステム・イン・パッケージ１において、データ入出力回路５１は、第７スイッチ４８と第８スイッチ４９とを含んで構成されている。
【００３９】
図９に示されているように、シリアル時活性回路第１フリップフロップ４４の入力端は、セレクタ２４の出力端に接続されている。シリアル時活性回路第２フリップフロップ４５の入力端は、第６スイッチ４３に接続されている。シリアル時活性回路第１フリップフロップ４４の出力端は、ＥＸＯＲ回路４６の第１入力端に接続され、シリアル時活性回路第２フリップフロップ４５の出力端は、ＥＸＯＲ回路４６の第２入力端に接続されている。ＥＸＯＲ回路４６の出力端は、シリアル時活性回路第３フリップフロップ４７を介して、第５スイッチ４２に接続されている。シリアル時活性回路４１は、第５スイッチ４２と第６スイッチ４３とが閉じることで、データ出力経路を構成する。
【００４０】
図１０は、第２実施形態におけるデータ出力経路を例示する回路図である。図１０に示されているように、第２実施形態のロジックチップ２は、アドレス／コントロール信号供給端子８からのテストデータ読み出し命令に応答して、シリアル時活性回路４１を介して、テストデータを出力する。システム・イン・パッケージ１は、アドレス／コントロール信号供給端子８から供給されるテストデータ読み出し命令を、２クロック遅延させた後に、メモリチップ３に供給する。メモリチップ３から読み出されたテストデータは、シリアル時活性回路第２フリップフロップ４５を介してＥＸＯＲ回路４６に供給される。
このとき、レジスタ群２３に保持されているレジスタデータもＥＸＯＲ回路４６に供給される。ＥＸＯＲ回路４６は、シリアル時活性回路第１フリップフロップ４４とシリアル時活性回路第２フリップフロップ４５とから供給されるデータに応答して、排他的論理和演算を実行する。シリアル時活性回路４１は、その演算結果をデータ入出力端子６から出力する。
【００４１】
図１１は、第２実施形態の動作を例示するタイミングチャートである。図１１には、データＷｒｉｔｅ動作とデータＲｅａｄ動作とが例示されている。ロジックチップ２は、時刻ｔ０２において、アドレス／コントロール信号供給端子８からテストデータ書き込み命令を受信する。ロジックチップ２は、テスタ４から供給されるテストデータ書き込み命令は、２クロック遅延後（時刻ｔ０４）に、メモリチップ３に入力される。時刻ｔ０７において、ロジックチップ２は、アドレス／コントロール信号供給端子８から供給されるテストデータ読み出し命令を受信する。そのテストデータ読み出し命令は、２クロック遅延後（時刻ｔ０９）にメモリチップ３に入力される。このとき、レジスタ群２３に格納したデータを期待値として使用し、メモリチップ３から読み出されたデータとの比較を行っている。第２実施形態のシステム・イン・パッケージ１は、その比較結果を、データ入出力端子６を介して出力している。
【００４２】
第２実施形態のシステム・イン・パッケージ１は、メモリチップからデータが読み出されて２クロック遅延した後に、レジスタとの比較結果をデータ入出力端子６から出力している。したがって、テストデータ読み出し命令を受信してから、合計４クロックの遅延が発生する。なお、第２実施形態のシステム・イン・パッケージ１では、比較するレジスタデータが複数パターン保持されている場合、データパターン選択信号ＲＥＧ＿ｍｕｘで制御することで、複数パターンから任意のパターンを選択することが可能である。
【００４３】
第２実施形態のシステム・イン・パッケージ１は、データ入出力端子６からシリアルにレジスタ群２３にデータを格納している。そして、その格納したデータを期待値として使用し、メモリチップ３から読み出されたデータとの比較を行っている。第２実施形態のシステム・イン・パッケージ１は、その比較結果を、データ入出力端子６を介して出力している。これによって、ＰＡＳＳ／ＦＡＩＬの情報を適切に出力することが可能である。また、第２実施形態において、更に、ＥＸＯＲ回路４６の後段にＯＲ回路（図示されず）を含んでいても良い。この場合、エラーｂｉｔ検出するため論理和演算を実行し、その実行結果をデータ入出力端子６から出力する。
【００４４】
また、上述の複数の実施形態において、レジスタ群２３が第１レジスタ２３−１と第２レジスタ２３−２とを含んで構成されている場合に対応して説明を行ってきた。この場合、二つのテストパターンに対応することができる。本実施形態のレジスタ群２３は、更に多くのレジスタを備えることが可能である。図１２は、第１レジスタ２３−１〜第ｍレジスタ２３−ｍを備えるテストデータ保持回路２２の構成を例示する回路図である。テストパターンの数がｍ（ｍ：任意の自然数）の場合、レジスタを、バス幅×ｍ搭載することで、それらのテストパターンに対応することができる。この場合に、データパターン数と選択信号線数ｐの関係式は、
２Ｐ＝ｍ
となる。
【図面の簡単な説明】
【００４５】
【図１】図１は、従来のシステム・イン・パッケージ１０１の構成を示す回路図である。
【図２】図２は、システム・イン・パッケージ１０１の動作を示すタイミングチャートである。
【図３】図３は、従来のシステム・イン・パッケージ１０１のメモリチップ１０３に対してデータＲｅａｄとデータＷｒｉｔｅとを連続に実行しようとする場合の動作を示すタイミングチャートである。
【図４】図４は、第１実施形態の構成を例示する回路図である。
【図５】図５は、レジスタデータセット動作のときのデータ経路を例示する回路図である。
【図６】図６は、データをセットする動作を例示するタイミングチャートである。
【図７】図７は、テストデータＷｒｉｔｅ動作と、テストデータＲｅａｄ動作のときのデータ経路を例示する回路図である。
【図８】図８は、データＷｒｉｔｅ動作とデータＲｅａｄ動作とを例示するタイミングチャートである。
【図９】図９は、第２実施形態のシステム・イン・パッケージ１の構成を例示する回路図である。
【図１０】図１０は、第２実施形態におけるデータ出力経路を例示する回路図である。
【図１１】図１１は、第２実施形態におけるデータＷｒｉｔｅ動作とデータＲｅａｄ動作とを例示するタイミングチャートである。
【図１２】図１２は、複数のレジスタを備えるテストデータ保持回路２２の構成を例示する回路図である。
【符号の説明】
【００４６】
１…システム・イン・パッケージ
２…ロジックチップ
３…メモリチップ
４…テスタ
５…バス制御端子
６…データ入出力端子
７…クロック供給端子
８…アドレス／コントロール信号供給端子
９…データパターン選択信号供給端子
１０…レジスタセット供給端子
１１…第１フリップフロップ
１２…第２フリップフロップ
１３…第３フリップフロップ
１４…第４フリップフロップ
２１…テストモード時活性回路
２２…テストデータ保持回路
２３…レジスタ群
２３−１…第１レジスタ
２３−２…第２レジスタ
２４…セレクタ
２５…第１スイッチ
２６…第２スイッチ
２７…活性回路第１フリップフロップ
２８…活性回路第２フリップフロップ
２９…ＡＮＤ回路
３１…インバータ
３２…第３スイッチ
３３…第４スイッチ
３４…バッファ
３５…バッファ
３６…バッファ
３７…バッファ
３８…バッファ
３９…バッファ
４０…バッファ
４１…シリアル時活性回路
４２…第５スイッチ
４３…第６スイッチ
４４…シリアル時活性回路第１フリップフロップ
４５…シリアル時活性回路第２フリップフロップ
４６…ＥＸＯＲ回路
４７…シリアル時活性回路第３フリップフロップ
４８…第７スイッチ
４９…第８スイッチ
５１…データ入出力回路
Ｔ１…テスト信号
１０１…システム・イン・パッケージ
１０２…ロジックチップ
１０３…メモリチップ
１０４…テスタ
１０５…バス制御端子
１０６…データ入出力端子
１０７…クロック供給端子
１０８…アドレス／コントロール信号供給端子
１１１…第１フリップフロップ
１１２…第２フリップフロップ
１１３…第３フリップフロップ
１１４…第４フリップフロップ
Ｉ／Ｏ＿ｅｎ…バス解放制御信号
ＤＡＴＡ…レジスタセット用データ
ＣＬＫ…クロック
Ａｄｄ…アドレス信号
Ｃｔｒｌ…コントロール信号
ＲＥＧ＿ｍｕｘ…データパターン選択信号
ＤＡＴＡ＿ｓｅｔ…レジスタセット制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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