(57)【要約】【課題】追加部材を形成することなく表面保護膜の端部での剥がれを防止でき、チップエッジからの水分浸入を防止して信頼性(耐湿性)を向上できる半導体装置を提供する。【解決手段】この半導体装置では、エピタキシャル層４Ａを覆う表面保護膜１１が高抵抗ＧａＡｓ層(素子間絶縁層)５の外周側の外周エピタキシャル層４Ａ−１の一部を覆って上記一部に接しているので、表面保護膜１１の端部の密着性が向上して外部からの水分侵入を防止できる。【選択図】図１Ａ
2009289861.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
上記基板上に順次積層された複数のエピタキシャル層からなる能動層と、
上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲むように形成されている素子間絶縁層と、
上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層と、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜とを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記外周エピタキシャル層の外周側に隣接している高抵抗層を有することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記表面保護膜は、上記能動層と上記素子間絶縁層と上記外周エピタキシャル層を覆うと共に上記高抵抗層の一部を覆っていることを特徴とする半導体装置。
【請求項４】
基板上に複数のエピタキシャル層を順次積層して能動層を形成し、
上記能動層を覆うと共に上記能動層に対して所定間隔を隔てた周辺外周部を覆うマスクを形成し、上記基板上の最下層のエピタキシャル層のうちの上記能動層に隣接する領域に不純物のイオン注入を行って、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲む素子間絶縁層を形成する共に上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層を形成し、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
上記マスクは、
隣り合う複数の上記能動層を覆う複数の中央部と、
各能動層に対して所定間隔を隔てた各周辺外周部を覆う複数の外周部と、
上記外周部と隣り合うもう１つの外周部とに連なる連接部とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、半絶縁基板上に形成された能動層(エピタキシャル層)を備えて高周波領域で使用される半導体装置に関する。また、この発明は、一例として、半絶縁性ＧａＡｓ基板上に形成されたｎ型ＧａＡｓ層を能動層としたＧａＡｓ電界効果型トランジスタ、ＧａＡｓＨＥＭＴ(Ｈigh Ｅlectroｎ Ｍobility Ｔｒaｎsistor)や、ＧａＡｓＨＢＴ(Ｈetero Ｂipolar Ｔraｎsistor)など、主に５００ＭＨｚ以上の高周波で使用されるパワートランジスタ、低ノイズトランジスタ、スイッチなどに用いられる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
無線ＬＡＮ機能を有するパーソナルコンピュータ,携帯情報端末,コンピューター周辺機器等では通信用パワーアンプを構成するための高周波,高出力で動作するトランジスタが不可欠である。このような用途のトランジスタとしては、高周波特性の関係から化合物半導体を利用したトランジスタが用いられている。
【０００３】
このような化合物半導体を用いたトランジスタの一例を、図５Ａおよび図５Ｂを参照して説明する。図５Ａは、平面図である図５ＢのＸ−Ｘ´線断面図である。この一例のトランジスタは、ｎ型ＧａＡｓ層,ｐ型ＧａＡｓ層,ｎ型ＩｎＧａＰ層が半絶縁性ＧａＡｓ基板１０６上に形成された積層構造を有するＧａＡｓＨＢＴ(Ｈetero Ｂipolar Ｔraｎsistor)である。
【０００４】
図５Ａに示すように、半絶縁性ＧａＡｓ基板１０６上に、順に、ｎ型ＧａＡｓサブコレクタ層からなるエピタキシャル層１０４Ａと、層厚７００ｎｍのｎ型ＧａＡｓコレクタ層,ｐ型ＧａＡｓベース層,層厚１００ｎｍのｎ型ＩｎＧａＰエミッタ層からなるエピタキシャル層１０４Ｂと、ＧａＡｓ層エミッタ層,ＩｎＧａＡｓ層コンタクト層からなるエピタキシャル層１０４Ｃとが積層された積層構造をＭＯＣＶＤ(有機金属気相成長)法を用いて順次形成する。
【０００５】
その後、フォトエッチング,リフトオフ,アロイによって、エミッタ電極１０７,ベース電極１０８,コレクタ電極１０９を順次形成する。その後、図６の平面図に示すように、中央矩形部１１３Ａと外枠部１１３Ｂを有するレジストパターン１１３を形成しＢイオン(１×１０２０ｃｍ−２)を５０ＫｅＶ/ｃｍの加速エネルギーでエピタキシャル層(ｎ型ＧａＡｓサブコレクタ層)１０４Ａに注入する。このイオン注入により、ｎ型ＧａＡｓサブコレクタ層１０４Ａの注入面では高抵抗ＧａＡｓ層１０５が形成される。その後、上記レジストパターン１１３を剥離し、個々のトランジスタ間の電気的な分離が完了する。この工程を、素子間絶縁もしくは素子間分離と呼ぶ。
【０００６】
その後、受動回路部分(キャパシタ,インダクタ,抵抗など)または配線,パッドパターン１１０と最上層の表面保護膜(ＳｉＮ膜)１１１を通常のフォトエッチング,リフトオフ,プラズマＣＶＤ法を用いて形成する。
【０００７】
その後、通常のダイシング技術を用いて、図６に破線で描かれているスクライブライン１０３に沿って、エピタキシャル層１０４Ａ〜１０４Ｃを備えたトランジスタ１０４を有する個々の半導体装置１０１を１つずつ個片に分離し、この半導体装置１０１のウエハプロセスを終了する。
【０００８】
この半導体装置１０１は、図５Ｂに示すように、上記トランジスタ１０４および高抵抗ＧａＡｓ層１０５を覆う表面保護膜(ＳｉＮ膜)１１１が半導体装置１０１内への水分の侵入を防いでいる。
【０００９】
なお、上記ウエハプロセスにおけるイオン注入によるｎ型ＧａＡｓサブコレクタ層１０４Ａの高抵抗化のメカニズムは次のようなものである。通常、ＢイオンあるいはＯイオンを数１０ＫｅＶ/ｃｍでＧａＡｓ表面に注入することにより、結晶構造の中にＢあるいはＯイオンが物理的に入り込む。このＢイオンあるいはＯイオンは、イオン注入されることで結晶中に入り込むが、結晶格子の正常な位置に入るのではなく、注入されたＧａＡｓ層の結晶としての本来の周期を乱す。これにより、ｎ型ＧａＡｓ層の電気的な特性を著しく変化させ、本来のｎ型ＧａＡｓ層としての電気的特性を失わせるものである。
【００１０】
通常、イオン注入されたイオンを電気的に活性にするためには、９００℃で１０分程度の熱処理を行い、格子の正常な位置に注入イオンを移動させることが必要である。しかし、ＧａＡｓ半導体素子のプロセス温度(４００℃以下)では、そのようなエネルギーを上記注入イオンに与えることができないので、注入領域の電気的に高抵抗な特性を保つことができる。また、ＢイオンあるいはＯイオンは、たとえ、結晶格子の正常な位置に配置されたとしても、ｎあるいはｐ型のドーパントとして機能しないことから、ｎ型あるいはｐ型ＧａＡｓ層のイオン注入による高抵抗化の際にしばしば用いられるイオン種である。
【００１１】
また、特許文献１(特開２００７−２１４３５８号公報)には、半導体チップのチップエッジからの水分浸入を防止するための半導体装置が開示されている。この特許文献１に開示されている半導体装置では、半導体素子周辺部の化合物半導体基板表面が露出した部分と絶縁性保護膜の周縁部との境界を金属膜で被覆する構造により、化合物半導体基板上に形成された半導体素子とこの半導体素子を被覆する絶縁性保護膜との密着性を向上させている。
【００１２】
ところで、上記前者の従来の半導体装置では、図５Ｂに示すように表面保護膜(ＳｉＮ膜)１１１のエッジ１０２は、イオン注入による高抵抗ＧａＡｓ層１０５と接している。このイオン注入された高抵抗ＧａＡｓ層１０５は、電気的な高抵抗特性を得るために、ＧａＡｓ母結晶とは全く異なる物性となっており、その最表面に形成される表面酸化層がＧａＡｓ本来の表面酸化膜とは異なる。このため、上記イオン注入された高抵抗ＧａＡｓ層１０５は、工程途中での異常エッチングや表面保護膜１１１であるＳｉＮ膜との界面密着性が安定せず、品質上問題となることがしばしば発生する。さらに、イオン注入層である高抵抗ＧａＡｓ層１０５の表面は、高電界による注入時のダメージによる表面荒れにより、製造時の洗浄工程における洗浄不足による表面汚染が原因となって表面保護膜(ＳｉＮ膜)１１１との界面密着性が安定しないという問題もある。
【００１３】
上述の通り、上記前者の半導体装置においては、特にチップエッジ１０２での表面保護膜(ＳｉＮ膜)１１１とイオン注入層である高抵抗ＧａＡｓ層１０５との界面密着性が安定しないことにより、両者の界面からの水分侵入などで、品質上致命的な欠陥につながる場合がある。
【００１４】
また、特許文献１に開示されている後者の半導体装置では、化合物半導体基板と絶縁性保護膜との境界を被覆する金属膜を追加部材として新たに形成する必要があるので、製造工数と製造コストの増加を招く。
【特許文献１】特開２００７−２１４３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、この発明の課題は、追加部材を形成することなく表面保護膜の端部での剥がれを防止でき、チップエッジからの水分浸入を防止して信頼性(耐湿性)を向上できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記課題を解決するため、この発明の半導体装置は、基板と、
上記基板上に順次積層された複数のエピタキシャル層からなる能動層と、
上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲むように形成されている素子間絶縁層と、
上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層と、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜とを備えることを特徴としている。
【００１７】
この発明の半導体装置によれば、上記表面保護膜が上記外周エピタキシャル層を覆うと共に上記外周エピタキシャル層に接していることで、上記表面保護膜の端部の密着性が向上し、外部からの水分侵入を防止できる。
【００１８】
なお、半導体装置の信頼性(特に耐湿性に関する)評価のうち、温度８５℃かつ湿度８５％の環境でのバイアス試験(以下、８５‐８５バイアス試験と呼ぶ)では、パッケージ樹脂は吸湿性であるため外部から浸入した水分は半導体の表面保護膜部分に到達する。そして、この表面保護膜と下地層との密着不安定部が存在すると、そこからさらに表面保護膜の内側へと水分が浸入し高電界印加部では可動イオンとして動き、半導体装置の劣化あるいは破壊を引き起こす。
【００１９】
上記８５‐８５バイアス試験において、一般の民生用として用いる半導体装置では通常１０００時間の間、特性劣化が無いことが要求される。これに対し、従来構造ではこの基準を満たすことが限界であり、５００時間程度迄で劣化してしまうケースもある。近年では、一般民生用に対しても更なる品質向上の要求は強まると共に、車載用についてはさらに厳しい要求(８５‐８５バイアス試験で３０００時間の間特性劣化の無いこと)が求められている。そこで、この発明の様な構造とすることにより、前述の車載用としての要求を満たすことが確認できている。
【００２０】
また、一実施形態の半導体装置は、上記能動層のうちの上記基板に接する最下層のエピタキシャル層よりも高抵抗であると共に、不純物のイオン注入がなされており、上記外周エピタキシャル層の外周側に隣接している高抵抗層を有する。
【００２１】
この実施形態によれば、上記外周エピタキシャル層の外周側に隣接している高抵抗層を有するので、この高抵抗層を最外端とすることで、イオン未注入の外周エピタキシャル層(導電層)を最外端とする場合とは異なり、アセンブリ工程におけるパッケージングの際に最外端でワイヤータッチが生じた場合にリーク電流が発生することを回避でき、特性異常,劣化の発生を防げる。
【００２２】
また、一実施形態の半導体装置は、上記表面保護膜は、上記能動層と上記素子間絶縁層と上記外周エピタキシャル層を覆うと共に上記高抵抗層の一部を覆っている。
【００２３】
この実施形態によれば、上記外周エピタキシャル層を越えて上記高抵抗層まで延在しているので、上記表面保護膜が上記外周エピタキシャル層の表面全体に密着できる。
【００２４】
また、一実施形態の半導体装置の製造方法では、基板上に複数のエピタキシャル層を順次積層して能動層を形成し、
上記能動層を覆うと共に上記能動層に対して所定間隔を隔てた周辺外周部を覆うマスクを形成し、上記基板上の最下層のエピタキシャル層のうちの上記能動層に隣接する領域に不純物のイオン注入を行って、上記能動層の最下層のエピタキシャル層に隣接して上記最下層のエピタキシャル層を囲む素子間絶縁層を形成する共に上記素子間絶縁層に隣接して上記素子間絶縁層を囲むように上記基板上に形成されていて不純物の注入がされていない外周エピタキシャル層を形成し、
上記能動層と上記素子間絶縁層を覆うと共に上記外周エピタキシャル層の少なくとも一部を覆って上記外周エピタキシャル層の少なくとも一部に接している表面保護膜を形成する。
【００２５】
また、一実施形態の半導体装置の製造方法では、上記マスクは、
隣り合う複数の上記能動層を覆う複数の中央部と、
各能動層に対して所定間隔を隔てた各周辺外周部を覆う複数の外周部と、
上記外周部と隣り合うもう１つの外周部とに連なる連接部とを有する。
【００２６】
この実施形態によれば、上記マスクは、上記外周部間に連なる連接部を有するので、細長い外周部が単独で存在しないようにでき、エピタキシャル層へのマスクの密着性不足によるマスクの剥がれを防いでイオン注入プロセスの安定化を図れる。
【発明の効果】
【００２７】
この発明の半導体装置によれば、能動層を覆う表面保護膜が素子間絶縁層の外周側の外周エピタキシャル層を覆っているので、上記表面保護膜の端部の密着性が向上して外部からの水分侵入を防止できる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２９】
(第１の実施の形態)
図１Ａ,図１Ｂを参照して、この発明の半導体装置の第１実施形態を説明する。図１Ａはこの半導体装置の概略断面図であり、図１Ｂはこの半導体装置をダイシングにより個々のチップ(個片)に分離する前のウエハの平面図である。図１Ａは、図１ＢのＸ‐Ｘ´断面図である。
【００３０】
図１Ａの概略断面図に示すように、この第１実施形態の半導体装置(半導体チップ)１は、例えば、半絶縁性ＧａＡｓ基板６上に、ｎ型ＧａＡｓサブコレクタ層からなるエピタキシャル層４Ａと、ｎ型ＧａＡｓコレクタ層１４,ｐ型ＧａＡｓベース層１５,ｎ型ＩｎＧａＰエミッタ層１６からなるエピタキシャル層４Ｂと、ＧａＡｓ層エミッタ層１７,ＩｎＧａＡｓ層コンタクト層１８からなるエピタキシャル層４Ｃを順に積層した積層構造をＭＯＣＶＤ(有機金属気相成長)法を用いて順次形成する。
【００３１】
その後、フォトエッチング、リフトオフ、アロイを用いて、エミッタ電極７、ベース電極８、コレクタ電極９を順次形成する。その後、レジストパターンを形成し、Ｂイオン(１×１０２０ｃｍ−２)を５０ＫｅＶ/ｃｍの加速エネルギーでエピタキシャル層(ｎ型ＧａＡｓサブコレクタ層)４Ａに注入する。このＢイオン注入により、注入面には素子間絶縁層としての高抵抗ＧａＡｓ層５が形成される。また、上記ｎ型ＧａＡｓサブコレクタ層４Ａから上記高抵抗ＧａＡｓ層５でもって隔てられた周辺領域４Ａ−１が形成される。外周エピタキシャル層としての上記周辺領域４Ａ−１は、上記レジストパターンによって上記Ｂイオン注入がなされていなく上記半絶縁性ＧａＡｓ基板６上で高抵抗ＧａＡｓ層５を囲んでいる。
【００３２】
その後、上記レジストパターンを剥離し、個々のトランジスタとなる半導体チップ１間の電気的な分離が完了する。上記レジストパターンの形成から剥離までの工程を素子間絶縁(あるいは素子間分離)工程と呼ぶ。また、上記エピタキシャル層４Ａ〜４Ｃが能動層を構成している。そして、上記素子間絶縁層としての高抵抗ＧａＡｓ層５は上記エピタキシャル層４Ａを囲んでいる。
【００３３】
その後、受動回路部分(キャパシタ,インダクタ,抵抗など)または配線,パッドパターン１０と最上層の表面保護膜(ＳｉＮ膜)１１を通常のフォトエッチング,リフトオフ,プラズマＣＶＤ法を用いて形成する。その後、通常のダイシング技術を用いて個々の半導体装置１を、図１Ａ,図１Ｂのスクライブライン領域３に沿って、１つずつ個片に分離し、この実施形態の半導体装置１のウエハプロセスを終了する。なお、上記スクライブライン領域３は、隣り合う半導体装置(チップ)１をダイシング法などにより分離するための領域である。
【００３４】
上述のような構造をもつ半導体装置１は、図１Ａの断面図中に２点鎖線で囲んだチップエッジ部ＣＥでは、表面保護膜(ＳｉＮ膜)１１のうちの少なくともチップ最外縁に位置する表面保護膜１１の端１１Ａは、エピタキシャル層４Ａよりも外周側の周辺領域４Ａ−１上に位置している。この周辺領域４Ａ−１は上記高抵抗ＧａＡｓ層５よりも周辺側にある。つまり、上記表面保護膜１１の端１１Ａは、上記高抵抗ＧａＡｓ層５よりも周辺側に位置していて上記高抵抗ＧａＡｓ層５には無い。
【００３５】
また、図１Ａに示すように、上記表面保護膜１１の端１１Ａは、上記高抵抗ＧａＡｓ層５の端５Ａから寸法Ｌａだけ周辺側に突出している。ここで、この寸法Ｌａは、一例として、５μｍ以上にした。よって、上記エピタキシャル層４Ａの周辺領域４Ａ−１は、上記高抵抗ＧａＡｓ層５の端５Ａから５μｍ以上の寸法Ｌａだけ周辺側に延在している。この寸法Ｌａは、エピタキシャル層４Ａの周辺領域４Ａ−１に対して上記表面保護膜１１の端１１Ａを安定に密着させるために必要な寸法である。なお、この寸法Ｌａの上限値は、半導体装置(半導体チップ)１内に形成される回路レイアウトに応じて設計側で決定されるものであり特に制約はない。
【００３６】
この実施形態の半導体装置によれば、上記表面保護膜１１が上記端１１Ａを含む端部が高抵抗ＧａＡｓ層５に比べて密着性のよいエピタキシャル層４Ａの外周側の周辺領域４Ａ−１上に位置して周辺領域４Ａ−１の一部を覆うと共に上記一部に接している。これにより、上記表面保護膜１１の端部の密着性が向上し、表面保護膜１１の端部の剥がれを回避でき、外部からの水分侵入を防止できる。
【００３７】
なお、この実施形態では、半絶縁性基板上に形成された能動層(エピタキシャル層)を備えた半導体装置の一例として、半絶縁性ＧａＡｓ基板６上にｎ型ＧａＡｓ層,ｐ型ＧａＡｓ層,ｎ型ＩｎＧａＰ層が順に形成された積層構造を有したＧａＡｓ ＨＢＴを説明した。この他に、本発明は、例えば、半絶縁性ＧａＡｓ基板上に形成されたｎ型ＧａＡｓ層を能動層としたＧａＡｓ電界効果型トランジスタ、半絶縁性ＧａＡｓ基板上に形成されたアンドープＧａＡｓ層とｎ型ＩｎＧａＡｓ層との積層構造を有したＧａＡｓＨＥＭＴ、アンドープＧａＡｓ層とｎ型ＡｌＧａＡｓ層の積層構造を有したＧａＡｓＨＥＭＴであってもよい。また、上記実施形態では、基板上のエピタキシャル層でトランジスタを形成したがダイオードを形成してもよい。また、上記実施形態では、基板を半絶縁性基板としたが絶縁性基板もしくは他の半導体基板としてもよい。
【００３８】
(第２の実施の形態)
次に、図２Ａ,図２Ｂを参照して，この発明の半導体装置の第２実施形態を説明する。図２Ａはこの第２実施形態のチップエッジ部の概略断面図であり、図２Ｂはこの第２実施形態の半導体装置をダイシングにより個々のチップ(個片)に分離する前のウエハ平面図である。図２Ａは、図２ＢのＹ−Ｙ´断面図である。この第２実施形態は、図２Ａに示したチップエッジ部の構成だけが前述の第１実施形態と異なる。よって、この第２実施形態では、前述の第１実施形態と異なる点を主に説明する。
【００３９】
図２Ａに示すように、この第２実施形態では、チップエッジ部において、素子間絶縁層としての高抵抗ＧａＡｓ層５の外周側にエピタキシャル層４Ａから離隔した外周エピタキシャル層である周辺領域４Ａ−２を有し、表面保護膜(ＳｉＮ膜)３１のうちの少なくともチップ最外縁に位置する端３１Ａは、上記外周エピタキシャル層としての周辺領域４Ａ−２上に位置している。また、この第２実施形態では、エピタキシャル層４Ａの外周側の周辺領域４Ａ−２よりも周辺側に位置する高抵抗層としての周辺部５−１を有する。この高抵抗層としての周辺部５−１は、上記素子間絶縁層としての高抵抗ＧａＡｓ層５と同様にイオン注入による高抵抗ＧａＡｓで構成されている。
【００４０】
図２Ａに示すように、上記エピタキシャル層４Ａの外周側の周辺領域４Ａ−２は、上記高抵抗ＧａＡｓ層５の端５Ａから寸法(Ｌ１＋Ｌ２)だけ周辺側に延在している。また、上記表面保護膜３１の端３１Ａは、上記高抵抗ＧａＡｓ層５の端５Ａから寸法Ｌ１だけ周辺側に延在している。よって、上記高抵抗ＧａＡｓ層５よりも外周側の高抵抗層である周辺部５−１のチップ中央側の端は、上記表面保護膜３１の端３１Ａから寸法Ｌ２だけ周辺側に離隔している。つまり、上記表面保護膜３１の端３１Ａは、上記高抵抗ＧａＡｓ層５の端５Ａに対して寸法Ｌ１だけ離隔し、かつ、周辺部５−１のチップ中央側の端に対して寸法Ｌ２だけ離隔している。この実施形態では、上記寸法Ｌ１を５μｍ以上とし、上記寸法Ｌ２を５μｍ以上とした。
【００４１】
この実施形態では、表面保護膜３１の端３１Ａが高抵抗ＧａＡｓ層５に比べて密着性の良いエピタキシャル層４Ａよりも外周側の外周エピタキシャル層である周辺領域４Ａ−２上に位置し表面保護膜３１の端部が周辺領域４Ａ−２の一部を覆いこの一部に接している。これにより、上記表面保護膜３１の端部の密着性が向上し、表面保護膜３１の端部の剥がれを回避できる。さらに、この実施形態では、チップ端となる周辺部５−１がイオン注入層である高抵抗ＧａＡｓ層からなる。したがって、この実施形態では、チップ端がイオン未注入のエピタキシャル層(導電層)である場合とは異なり、チップパッケージング(後半アセンブリ工程)の際にチップ端でワイヤータッチが生じた場合にリーク電流が発生することを回避でき、特性異常,劣化の発生を防げる。
【００４２】
(第３の実施の形態)
次に、図３Ａ,図３Ｂを参照して、この発明の半導体装置の第３実施形態を説明する。図３Ａはこの第３実施形態の概略断面図であり、図３Ｂは、この第３実施形態の半導体装置をダイシングにより個々のチップ(個片)に分離する前のウエハ平面図である。図３Ａは、図３ＢのＹ−Ｙ´断面図である。この第３実施形態は、図３Ｂに示したチップエッジ部の構成だけが前述の第１実施形態と異なる。よって、この第３実施形態では、前述の第１実施形態と異なる点を主に説明する。
【００４３】
図３Ａに示すように、この第３実施形態では、チップエッジ部において、素子間絶縁層である高抵抗ＧａＡｓ層５の外周側に外周エピタキシャルとしての周辺領域４Ａ−３を有している。また、この第３実施形態では、外周エピタキシャル層である周辺領域４Ａ−３よりも周辺側に位置する高抵抗層としての周辺部５−２を有する。この周辺部５−２は、素子間絶縁層としての上記高抵抗ＧａＡｓ層５と同様にイオン注入による高抵抗ＧａＡｓで構成されている。
【００４４】
この第３実施形態では、上記外周エピタキシャル層である周辺領域４Ａ−３の幅Ｌ３を５μｍ以上にした。この第３実施形態では、表面保護膜(ＳｉＮ膜)５１の端５１Ａが上記高抵抗ＧａＡｓからなる高抵抗層としての周辺部５−２上に位置している。また、この第３実施形態では、表面保護膜(ＳｉＮ膜)５１の端５１Ａの内側部分５１Ｂは上記外周エピタキシャル層としての周辺領域４Ａ−３に密着している。この実施形態では、表面保護膜(ＳｉＮ膜)５１の内側部分５１Ｂとエピタキシャル層４Ａよりも外周側の周辺領域４Ａ−３との密着安定性およびプロセスの安定性を考慮して、上記周辺領域４Ａ−３の幅Ｌ３を５μｍ以上に設定している。
【００４５】
この実施形態では、表面保護膜５１の端５１Ａの内側部分５１Ｂが素子間絶縁層である高抵抗ＧａＡｓ層５に比べて密着性の良い外周側エピタキシャル層としての周辺領域４Ａ−３上に位置し周辺領域４Ａ−３を覆うと共に周辺領域４Ａ‐３に接している。これにより、上記表面保護膜５１の端部の密着性が向上し、表面保護膜５１の端部の剥がれを回避できる。さらに、この実施形態では、チップ端となる周辺部５−１がイオン注入層である高抵抗ＧａＡｓ層からなる。したがって、この実施形態では、チップ端がイオン未注入のエピタキシャル層(導電層)である場合とは異なり、チップパッケージング(後半アセンブリ工程)の際にチップ端でワイヤータッチが生じた場合にリーク電流が発生することを回避でき、特性異常,劣化の発生を防げる。
【００４６】
(第４の実施の形態)
次に、図４を参照して、この発明の第４実施形態としての半導体装置の製造方法を説明する。この第４実施形態は、前述の第２実施形態の半導体装置を製造する方法に相当する。
【００４７】
この第４実施形態の製造方法では、第１実施形態で説明したようなエピタキシャル成長工程,電極形成工程の後に、図４の平面図に示すようなパターンのレジストマスク７０を形成する。このレジストマスク７０は、イオン注入工程においてイオン注入しない領域(未注入領域＝エピタキシャル層)を残すためのレジストマスクである。つまり、レジストマスク７０で覆われた部分はイオン注入されない。
【００４８】
図４に示すように、上記レジストマスク７０は、能動層となるエピタキシャル層４を覆う中央部７４と、この中央部７４の周囲を囲む外周部としての枠部７５と、枠部７５の四隅に連なる連接部７７とを有する。上記枠部７５で覆われた部分が外周エピタキシャル層としての周辺領域４Ａ−２となる。そして、このレジストマスク７０をマスクとして、前述の第１実施形態で述べたようなイオン注入を行うことにより、上記中央部７４と枠部７５との間に露出したエピタキシャル層４ＡにＢイオンが注入されて、素子間絶縁層である高抵抗ＧａＡｓ層５が形成されると共に周辺領域４Ａ−２の外側の高抵抗ＧａＡｓからなる高抵抗層としての周辺部５−１が形成される。
【００４９】
また、この実施形態の製造方法で用いる上記レジストマスク７０は、上記枠部７５の四隅に矩形状の連接部７７が連なっていて隣り合う枠部７５同士を接続している。よって、このレジストマスク７０は、図６に示す従来例におけるレジストパターン１１３のように細長い線状の矩形枠が孤立したパターンに比べて、下地基板との密着性を向上でき、密着不良によるプロセス中でのレジスト浮き,剥がれ等の現象の発生を回避できる。
【００５０】
以上説明したように、この発明の実施形態の半導体装置およびその製造方法によれば、チップエッジ部で表面保護膜(ＳｉＮ膜)と下地基板との密着性を向上でき、外部からの水分浸入を防止することができ、半導体装置の品質、特に耐湿性に関する品質を改善した半導体装置を提供できる。
【００５１】
尚、上記実施形態の半導体装置では、半絶縁基板上に形成された能動層(エピ層)を備えた半導体装置としてＧａＡｓ ＨＢＴを説明したが、この他に、本発明は、例えば、半絶縁性ＧａＡｓ基板上に形成されたｎ型ＧａＡｓ層を能動層としたＧａＡｓ電界効果型トランジスタ、半絶縁性ＧａＡｓ基板上に形成されたアンドープＧａＡｓ層とｎ型ＩｎＧａＡｓ層との積層構造を有したＧａＡｓＨＥＭＴ、アンドープＧａＡｓ層とｎ型ＡｌＧａＡｓ層の積層構造を有したＧａＡｓＨＥＭＴであってもよい。この発明の半導体装置は、例えば、主に５００ＭＨｚ以上の高周波で使用されるパワートランジスタ、低ノイズトランジシタ、スイッチなどに用いると有用である。
【図面の簡単な説明】
【００５２】
【図１Ａ】この発明の半導体装置の第１実施形態を示す概略断面図である。
【図１Ｂ】上記第１実施形態の模式的な平面図である。
【図２Ａ】この発明の半導体装置の第２実施形態を示す概略断面図である。
【図２Ｂ】上記第２実施形態の模式的な平面図である。
【図３Ａ】この発明の半導体装置の第３実施形態を示す概略断面図である。
【図３Ｂ】上記第３実施形態の模式的な平面図である。
【図４】この発明の第４実施形態である半導体装置の製造方法を説明するための平面図である。
【図５Ａ】従来の半導体装置を示す断面図である。
【図５Ｂ】上記従来の半導体装置の模式的な平面図である。
【図６】上記従来の半導体装置の製造方法を説明するための模式的な平面図である。
【符号の説明】
【００５３】
１  半導体装置
１１  表面保護膜(ＳｉＮ膜)
３  スクライブライン領域
４Ａ、４Ｂ、４Ｃ  エピタキシャル層
４Ａ−１、４Ａ−２、４Ａ−３  周辺領域
５  高抵抗ＧａＡｓ層(イオン注入層)
５−１、５−２  周辺部
６  半絶縁性ＧａＡｓ基板
７  エミッタ電極
８  ベース電極
９  コレクタ電極
１０  配線,パッドパターン
１１、３１、５１  表面保護膜(ＳｉＮ膜)
１１Ａ、３１Ａ、５１Ａ  表面保護膜端
７０  フォトレジストマスク
ＣＥ  チップエッジ部
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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