(57)【要約】【課題】不揮発性半導体記憶装置の回路面積と消費電力を削減するデータ書き込み方法、及びその不揮発性半導体記憶装置を提供すること。【解決手段】本発明の一形態のデータ書き込み方法は、不揮発性半導体記憶装置のメモリセルにデータを書き込むためのデータ書き込み方法であり、複数の周辺回路部の動作に使用される外部電源電圧を、電圧変換すること無しに前記メモリセルへの書き込み時のドレイン電圧として印加する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置のメモリセルにデータを書き込むためのデータ書き込み方法であり、
複数の周辺回路部の動作に使用される外部電源電圧を、電圧変換すること無しに前記メモリセルへの書き込み時のドレイン電圧として印加することを特徴とするデータ書き込み方法。
【請求項２】
前記メモリセルはＰウェル中に形成されており、前記メモリセルへの書き込み時に前記Ｐウェルに負電位を印加することを特徴とする請求項１に記載のデータ書き込み方法。
【請求項３】
前記メモリセルはＰウェル中に形成されており、前記メモリセルへの書き込み時に、前記メモリセルのソースとＰウェルとの間を切断して前記Ｐウェルに負電位を印加し、
前記メモリセルの消去時に、前記ソースと前記Ｐウェルとを接続することを特徴とする請求項１に記載のデータ書き込み方法。
【請求項４】
前記メモリセルへの書き込み時に、前記Ｐウェルに印加する前記負電位を前記電源の電圧に応じて可変とすることを特徴とする請求項２または３に記載のデータ書き込み方法。
【請求項５】
メモリセルと、
前記メモリセルから読み出されるデータを外部に出力する周辺回路と、
前記メモリセルに書き込み用ドレイン電圧を印加する書き込み回路とを備え、
前記メモリセルへのデータ書き込み時に、前記書き込み回路は前記周辺回路に供給される外部供給電源を、直接、前記メモリセルの書き込み用ドレイン電圧として印加することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ書き込み方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的なデータ書き換えが可能なメモリ装置である従来のＮＯＲ型ＥＥＰＲＯＭでは、データ読み出し、書き込み、消去の各動作において、メモリセルに対する印加電圧がセルの物理特性から適切に決められている。書き込み時にはメモリセルのドレインに約５Ｖを印加するが、これはチャネルホットエレクトロン（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｏｒｏｎ：以下、ＣＨＥと表記）を発生させ浮遊ゲートに電荷注入するために必要な電圧である。一般的に、外部供給電源の電圧より高い電圧である５Ｖを発生するために、メモリ装置内で内部昇圧を行っている。
【０００３】
従来のメモリセルへの書き込み回路では、書き込み動作時に、内部の書き込み電圧用昇圧回路を活性化させ、書き込み負荷トランジスタ及びカラムセレクタをＯＮさせる。このときメモリセルのドレインには、内部の昇圧回路から発生する電圧６．５Ｖから書き込み負荷トランジスタおよびカラムセレクタの抵抗成分により電圧降下した約５Ｖが印加される。
【０００４】
従来では、この内部の昇圧回路が回路面積と消費電力を増加させるという問題がある。またこの際、前述の電圧降下を抑えるために書き込み負荷トランジスタのチャネル長を増やすと、面積がさらに増加するという問題もある。
【０００５】
なお、特許文献１には、チップ外のＶｃｃ単一電源を用いて読み出し、書き込み動作を行なう不揮発性半導体記憶装置が開示されている。
【０００６】
また、特許文献２には、チャネルからの二次電子注入（ＣＨＩＳＥＬ（Ｃｈａｎｎｅｌ  Ｉｎｉｔｉａｔｅｄ  Ｓｅｃｏｎｄａｒｙ  Ｅｌｅｃｔｒｏｎ））機構を用いた不揮発性半導体メモリ装置が開示されている。
【特許文献１】特開２００２−１１８１８７号公報
【特許文献２】特開平１１−３４５４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、不揮発性半導体記憶装置の回路面積と消費電力を削減するデータ書き込み方法、及びその不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一形態のデータ書き込み方法は、不揮発性半導体記憶装置のメモリセルにデータを書き込むためのデータ書き込み方法であり、複数の周辺回路部の動作に使用される外部電源電圧を、電圧変換すること無しに前記メモリセルへの書き込み時のドレイン電圧として印加する。
【０００９】
本発明の他の形態の不揮発性半導体記憶装置は、メモリセルと、前記メモリセルから読み出されるデータを外部に出力する周辺回路と、前記メモリセルに書き込み用ドレイン電圧を印加する書き込み回路とを備え、前記メモリセルへのデータ書き込み時に、前記書き込み回路は前記周辺回路に供給される外部供給電源を、直接、前記メモリセルの書き込み用ドレイン電圧として印加する。
【発明の効果】
【００１０】
本発明によれば、不揮発性半導体記憶装置の回路面積と消費電力を削減するデータ書き込み方法、及びその不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、実施の形態を図面を参照して説明する。
【００１２】
不揮発性半導体メモリの一種であるＮＯＲ型ＥＥＰＲＯＭでは、近年のメモリセルの微細化に伴い、浮遊ゲートへの電荷注入は、ＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｏｒｏｎ：チャネルホットエレクトロン）だけではなく、チャネルからの二次電子注入（ＣＨＩＳＥＬ（Ｃｈａｎｎｅｌ  Ｉｎｉｔｉａｔｅｄ  Ｓｅｃｏｎｄａｒｙ  Ｅｌｅｃｔｒｏｎ））でも行われる。
【００１３】
従来、メモリセルへのデータ書き込み時のドレイン電圧は、書き込み回路の内部昇圧回路を介して発生させていた。しかし、ＣＨＩＳＥＬはＣＨＥと比較して、より低い３Ｖ程度のドレイン電圧で発生する。この現象を用い、本実施の形態では内部昇圧回路を用いずに、複数の周辺回路に共通に用いられる外部供給電源からドレイン電圧を直接印加する。
【００１４】
また、メモリセルの微細化によりチャネル長が縮小してくると、パンチスルー効果によるリーク電流が増大するという問題が発生する。そこで、メモリセルのＰウェルに負電位を与えバックバイアス効果を利用することで、ドレイン電圧をさらに下げることが考えられる。しかし、Ｐウェルに対しては消去時には逆に正電位を与える必要がある。このために、Ｐウェルを包含するＮウェルへの印加電圧は、Ｐウェルとは異なる電位を印加する必要がある。
【００１５】
この際のバックバイアス発生電源の電力削減や同時実行動作に対応したウェル電位制御方式を述べる。
【００１６】
（第１の実施の形態）
図１は、第１の実施の形態におけるＮＯＲ型ＥＥＰＲＯＭの回路構成を示す図であり、図２は本第１の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図である。
【００１７】
図１では、書き込み負荷トランジスタ１のソースに外部供給電源ＶＤＤ（３．０Ｖ）を直接接続している。書き込み負荷トランジスタ１のゲートには書込み負荷選択回路２の出力端が接続され、ドレインには読み出し／書き込みデータ線セレクタ３が接続されている。書込み負荷選択回路２の一方の入力端には書き込みデータが入力され、他方の入力端にはデータ書き込みの許可／不許可を示すＰＲＧ＿ＯＮ信号が入力される。書込み負荷選択回路２は外部供給電源ＶＤＤ（３．０Ｖ）を昇圧する昇圧回路２２からの５Ｖ電源が供給されている。書き込み負荷トランジスタ１、書込み負荷選択回路２、昇圧回路２２で書き込み回路Ｗが構成される。読み出し／書き込みデータ線セレクタ３には、データライン（ＤＬ）とカラムセレクタ４を介してメモリセルアレイ５が接続されている。
【００１８】
メモリセルアレイ５には、ソースライン（ＳＬ）、Ｐウェル（ＰＷ）、Ｎウェル（ＮＷ）を介して消去電圧用昇圧回路６とインバータ７が接続されている。読み出し／書き込みデータ線セレクタ３は、読み出し負荷回路８を介してセンスアンプ９の入力側に接続されている。さらに、センスアンプ９の入力側にはリファレンス電位発生回路１０が、出力側にはデータラッチ回路１１が接続されている。データ出力用の周辺回路である読み出し負荷回路８、センスアンプ９、リファレンス電位発生回路１０およびデータラッチ回路１１には、それぞれ外部供給電源ＶＤＤが供給されている。
【００１９】
図２に示すように、メモリセルはＰ基板中に形成されたＮウェルの中に形成されたＰウェル中に形成され、浮遊ゲート、制御ゲート、ソース領域、ドレイン領域を有している。
【００２０】
図３は、第１の実施形態の回路における、データ読み出し、書き込み、消去の各動作でのメモリセルへの印加電圧を示す図である。図３に示すように、ＣＨＩＳＥＬを利用した書き込み時にはドレインに３Ｖを印加する。このドレイン電圧は、ＣＨＥを発生させ浮遊ゲートに電荷注入するために必要なドレイン電圧（５Ｖ）と比較して、より低い電圧である。このため、書き込み回路Ｗでは書き込み負荷トランジスタ１用の内部昇圧回路が不要となり、書込み負荷選択回路２に印加される電源ＶＤＤの電圧（５．０Ｖ）も従来の電圧（６．５Ｖ）よりも低くなる。
【００２１】
このように、本第１の実施の形態による書き込み回路は、従来のように内部昇圧回路を用いることなく、従来の書き込み回路よりも耐圧性能が低くてよいため、回路面積の縮小が可能になる。
【００２２】
（第２の実施の形態）
図４は、第２の実施の形態におけるＮＯＲ型ＥＥＰＲＯＭの回路構成を示す図である。図４において図１と同一な部分には同符号を付してある。図４では、メモリセルアレイ５にソースライン（ＳＬ）、Ｐウェル（ＰＷ）、Ｎウェル（ＮＷ）を介してスイッチ回路１２が接続され、このスイッチ回路１２にバックバイアス用昇圧回路１３が接続されている。
【００２３】
図５は、第２の実施形態の回路における、データ読み出し、書き込み、消去の各動作でのメモリセルへの印加電圧を示す図である。図５に示すように、第２の実施形態においては、書き込み時にはドレインに１．８Ｖを、Ｐウェルに負電位（−１．２Ｖ）を与える。ここで、第１の実施の形態の場合のようにソースライン（ＳＬ）とＰウェル（ＰＷ）が短絡されソースとＰウェルが共通に接続されていると、書き込み時のメモリセル電流がＰウェルにも流れ込み、Ｐウェルの負電位を上昇させてしまう。
【００２４】
これを防止するために、図４に示すようにソースライン（ＳＬ）とＰウェル（ＰＷ）の間にスイッチ回路１２を設けている。書き込み時には、スイッチ回路１２がＰＲＧ＿ＯＮがハイレベルとなり、ソースとＰウェルとの間を切断し、Ｐウェルを負電位にする際は、ブロックアドレスでデコードを行い、書き込み対象のセレクトされた１ブロックのＰウェルのみにバックバイアス用昇圧回路１３から負電位（−１．２Ｖ）を印加する。これにより負電位の安定時間を短縮し、バックバイアス用昇圧回路１３の回路面積と消費電力を低減できる。
【００２５】
消去動作の際は、スイッチ回路１２がＥＲＳ＿ＯＮとなり、ソース、Ｐウェル、Ｎウェルは短絡し、同時にこれらに消去電圧用昇圧回路６から１０Ｖを印加する。
【００２６】
図６及び図７は、本第２の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図である。図６及び図７に示すように、ＰウェルはＮウェルに包含されている。Ｐウェルはブロック（ｍ，ｍ＋１，…）ごとに分離している必要があるが、セレクトされないブロックであってもＮウェルのみにセレクトされた時と同じ電位が印加されることに支障は無いので、Ｎウェルは必ずしも分離する必要は無い。そのため本第２の実施の形態では、図６のようにブロックごとにＮウェルとＰウェルをそれぞれ分離する場合と、図７のようにＮウェルは共通で、Ｐウェルのみを分離する場合がある。
【００２７】
このように、本第２の実施の形態による書き込み回路は、微細化によりメモリセルのチャネル長が縮小すると、パンチスルー効果によるリーク電流が増大するという問題に対して、メモリセルのＰウェルに負電位を与えバックバイアス効果を利用することで、ドレイン電圧をさらに下げることができる。
【００２８】
なお本第２の実施の形態では、第１の実施の形態を基に説明を行ったが、書き込み用の内部昇圧回路を使用する従来例に対して上記のＰウェルに負電位を与える構成を適用することも可能である。
【００２９】
（第３の実施の形態）
図８は、第３の実施の形態におけるＮＯＲ型ＥＥＰＲＯＭの回路構成を示す図である。図８において図４と同一な部分には同符号を付してある。図８では、図４に示したブロックセレクト用のスイッチ回路１２に代えてコアセレクト用のスイッチ回路１２１を設けている。
【００３０】
本第３の実施の形態では、第２の実施の形態において書き込み時の負電位印加をブロックアドレスでセレクトしていたものを、コアアドレスでセレクトする。ここでコアとは、昇圧電源を制御する上での複数ブロックのまとまりのことであり、同時実行動作における制御の区切りになることもある単位である。
【００３１】
同一コア内の他のブロックでは同時実行動作による読み出し動作は行われないため、同一コア内では書き込み対象のブロックでなくてもＰウェルに負電位が印加されて構わない。
【００３２】
図９及び図１０は、本第３の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図である。Ｎウェルはコア内で共通であるが、図９のようにＰウェルがブロック（ｍ，ｍ＋１，…）ごとに分離していてメタル配線で接続されている場合と、図１０のようにＰウェル自体を共通にしてしまう場合がある。
【００３３】
このように、本第３の実施の形態によれば、同一コア内のＰウェルに負電位に印加することで、負電位の寄生容量が増加し、ノイズに対する電位安定化を図ることができる。
【００３４】
なお本第３の実施の形態でも、第２の実施の形態の場合と同様に、書き込み用の内部昇圧回路を使用する従来例に対して上記のＰウェルに負電位を与える構成を適用することも可能である。
【００３５】
（第４の実施の形態）
図１１は、第４の実施の形態におけるＮＯＲ型ＥＥＰＲＯＭの回路構成を示す図である。図１１において図４と同一な部分には同符号を付してある。図１１では、図４に示したブロックセレクト用のスイッチ回路１２におけるＡＮＤ回路を除去している。
【００３６】
本第４の実施の形態では、第２の実施の形態において書き込み時の負電位印加をブロックアドレスでセレクトしていたセレクト制御を廃止している。これにより、回路面積が削減できる。
【００３７】
このように、本第４の実施の形態による書き込みでも、第３の実施の形態と同様に、負電位の寄生容量が増加し、ノイズに対する電位安定化を図ることができる。
【００３８】
なお本第４の実施の形態でも、第２の実施の形態の場合と同様に、書き込み用の内部昇圧回路を使用する従来例に対して上記のＰウェルに負電位を与える構成を適用することも可能である。
【００３９】
（第５の実施の形態）
図１２は、第５の実施の形態におけるＥＥＰＲＯＭ内部の書き込み回路を示す図である。図１２において図１１と同一な部分には同符号を付してある。
【００４０】
図１２では、センスアンプ２０が設けられており、センスアンプ２０の入力側に外部供給電源ＶＤＤとリファレンス電位発生回路２１が接続され、出力側にインバータ１４を介してバックバイアス用昇圧回路１３及びトランジスタ１５が接続されているとともに、バックバイアス用昇圧回路１６及びトランジスタ１７が接続されている。トランジスタ１５とトランジスタ１７には、図１１と同じスイッチ回路１２が接続されている。
【００４１】
外部供給電源を書き込み動作に使用する際は、メモリセルのドレインに印加される電位が外部電圧に直接影響を受ける。そこで本第５の実施の形態では、外部供給電源の電圧が所望の値よりも低いことを検知した場合、バックバイアス電圧を高くしドレイン電圧を所望の値以上に保つことで、書き込みを正常に行う。
【００４２】
本第５の実施の形態では、センスアンプ２０においてリファレンス電位発生回路２１からのリファレンスレベルに対するＶＤＤレベルの大小を検知して、その結果に応じて−１．２Ｖ生成のバックバイアス用昇圧回路１３と−０．５Ｖ生成のバックバイアス用昇圧回路１６のどちらかをイネーブルにすることで、ドレイン電圧を３Ｖに補正することができる。
【００４３】
さらに、センスアンプ２０とリファレンス電位発生回路２１からなる検知回路を複数設けてリファレンスレベルを複数にし、リファレンスレベルの数に応じた数のバックバイアス昇圧回路を設ければ、バックバイアス電圧をより細かく変更することが可能である。
【００４４】
このように、本第５の実施の形態による書き込み回路は、外部供給電源の電圧が変動した場合でも、バックバイアス電圧を変更することでドレイン電圧を補正し、書き込みを正常に行うことができる。
【００４５】
なお本第５の実施の形態でも、第２の実施の形態の場合と同様に、書き込み用の内部昇圧回路を使用する従来例に対して上記のＰウェルに負電位を与える構成を適用することも可能である。また、本第５の実施の形態によるバックバイアス電圧を変更する構成を他の実施の形態に適用することも可能である。
【００４６】
以上のように本発明の実施の形態によれば、ＥＥＰＲＯＭの書き込みにＣＨＥではなくＣＨＩＳＥＬを利用し、ドレイン電圧として外部電源（ＶＤＤ）そのものを使用することで、従来使用していたドレイン電圧発生用の昇圧回路の削減が可能になり、それに伴い回路規模の縮小、消費電力の削減といった効果を得られる。また、その昇圧電圧を使用していた回路部の電位が低電圧化することで、トランジスタが高耐圧性である必要がなくなり、これも回路面積の削減効果がある。さらに、本実施の形態のウェル電位の制御方式により、書き込み時・読み出し時にバックバイアス電圧をかける際の消費電力の削減、同時実行動作への対応が可能となる。
【００４７】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００４８】
【図１】第１の実施の形態におけるＥＥＰＲＯＭ内部の書き込み回路を示す図。
【図２】第１の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図。
【図３】第１の実施の形態におけるデータ読み出し、書き込み、消去の各動作でのメモリセルへの印加電圧を示す図。
【図４】第２の実施の形態におけるＥＥＰＲＯＭ内部の書き込み回路を示す図。
【図５】第２の実施の形態におけるデータ読み出し、書き込み、消去の各動作でのメモリセルへの印加電圧を示す図。
【図６】第２の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図。
【図７】第２の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図。
【図８】第３の実施の形態におけるＥＥＰＲＯＭ内部の書き込み回路を示す図。
【図９】第３の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図。
【図１０】第３の実施の形態におけるメモリセル部のウェハ（Ｐ基板）の断面図。
【図１１】第４の実施の形態におけるＥＥＰＲＯＭ内部の書き込み回路を示す図
【図１２】第５の実施の形態におけるＥＥＰＲＯＭ内部の書き込み回路を示す図。
【符号の説明】
【００４９】
１…書き込み負荷トランジスタ  ２…書込み負荷選択回路  ３…読み出し／書き込みデータ線セレクタ  ４…カラムセレクタ  ５…メモリセルアレイ  ６…消去電圧用昇圧回路  ７…インバータ  ８…読み出し負荷回路  ９…センスアンプ  １０…リファレンス電位発生回路  １１…データラッチ回路  １２，１２１…スイッチ回路  １３…バックバイアス用昇圧回路  １４…インバータ  １５…トランジスタ  １６…バックバイアス用昇圧回路  １７…トランジスタ  ２０…センスアンプ  ２１…リファレンス電位発生回路  ２２…昇圧回路  Ｗ…書き込み回路  Ｐ…周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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