(57)【要約】【課題】ＳＯＩ基板等の基板及びこれを備える半導体装置を製造するための好適な方法を提供する。【解決手段】半導体基板上に多孔質層を形成し、前記多孔質層上に半導体層を形成し、前記半導体層を貫通するトレンチを形成し、前記トレンチを利用して前記多孔質層を絶縁膜へと変質させ、前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。【選択図】図１０
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【特許請求の範囲】
【請求項１】
半導体基板上に多孔質層を形成し、
前記多孔質層上に半導体層を形成し、
前記半導体層を貫通するトレンチを形成し、
前記トレンチを利用して前記多孔質層を絶縁膜へと変質させ、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、１層以上の半導体層と１層以上の酸化膜とを含む超格子層を形成し、
前記超格子層上に半導体層を形成し、
前記半導体層を貫通するトレンチを形成し、
前記トレンチを利用して前記超格子層を絶縁膜へと変質させ、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜は、ストライプ状の前記半導体層上に形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート絶縁膜は、アイランド状の前記半導体層上に形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に、１層以上の半導体層と１層以上の酸化膜とを含む超格子層を形成し、
前記超格子層上に半導体層を形成し、
前記半導体層を貫通するトレンチを形成し、
前記トレンチを利用して前記超格子層を絶縁膜へと変質させることを特徴とする基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、及び基板の作製方法に関する。
【背景技術】
【０００２】
ＦＢＣ（Floating Body Cell）構造のＤＲＡＭでは、各メモリセルが１個のトランジスタで構成される。ＦＢＣ構造のＤＲＡＭでは、ＳＯＩ（Silicon On Insulator）基板の埋込絶縁膜をキャパシタンスとして利用することにより、記憶容量の大容量化を実現することが可能である。特許文献１には、ＦＢＣ構造のＤＲＡＭの動作例が開示されており、特許文献２には、ＦＢＣ構造のＤＲＡＭの製造方法の例が開示されている。
【０００３】
なお、ＳＯＩ基板では、絶縁膜上のシリコン層は、シリコン層以外の半導体層に置き換え可能である。このような半導体層の例として、シリコンゲルマニウム層やゲルマニウム層が挙げられる。このような半導体層を含む基板は、ＳＧＯＩ（Silicon Germanium On Insulator）基板やＧＯＩ（Germanium On Insulator）基板と呼ばれる。
【０００４】
ＳＯＩ基板上に形成される半導体記憶装置は、低消費電力、高性能、高信頼性が期待され、その研究が盛んになっている。半導体記憶装置の世代が進むにつれ、生産性向上のためにＳＯＩ基板の径は増大していると共に、スケーリングによりＳＯＩ基板や埋込絶縁膜の薄膜化への要求が高まっている。そのため、ＳＯＩ基板の作製は、技術面及びコスト面で困難になってきている。
【０００５】
ＳＯＩ基板の作製方法は、おおむね２種類の方法に分類される。１つは、ＳＯＩ基板を直接作製する方法であり、もう１つは、半導体基板にリソグラフィにより部分的にＳＯＩ構造を作り込む方法である。前者の方法の例としては、ＳＩＭＯＸ法や貼り合わせ法が挙げられる。後者の方法の例としては、ＥＬO法やＳｉＧｅ抜き取り法が挙げられる。前者の方法では、ＳＯＩ基板の作製技術が特殊であるため、生産コストが問題となる。一方、後者の方法は、既存のプロセス技術を応用できるという点で効果的である。特許文献２乃至５には、多孔質（ポーラス）Ｓｉ層を利用した基板作製方法の例が開示されている。
【０００６】
ＳＯＩ基板に似た基板として、ＳＯＳ（Silicon On Sapphire）基板が知られている。特許文献６には、ＳＯＳ基板の例が開示されている。ＳＯＳ基板は例えば、半導体基板上に格子整合性の良いＡｌ２Ｏ３層を形成し、該Ａｌ２Ｏ３層上に半導体層を形成することで作製される。しかしながら、このようなＳＯＳ基板は、Ａｌ２Ｏ３層の表面ラフネスに問題がある。当該ＳＯＳ基板では、このような表面ラフネスにより、半導体層に多くの格子欠陥が生じてしまう。
【特許文献１】特開２００５−１０８３４１号公報
【特許文献２】特開２００７−２３５０５６号公報
【特許文献３】特開２００５−２２９０６２号公報
【特許文献４】特開２００５−１９１４５６号公報
【特許文献５】特開平７−１８３３７２号公報
【特許文献６】米国特許第５４１６０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＳＯＩ基板等の基板及びこれを備える半導体装置を製造するための好適な方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の実施例は例えば、半導体基板上に多孔質層を形成し、前記多孔質層上に半導体層を形成し、前記半導体層を貫通するトレンチを形成し、前記トレンチを利用して前記多孔質層を絶縁膜へと変質させ、前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法である。
【０００９】
本発明の実施例は例えば、半導体基板上に、１層以上の半導体層と１層以上の酸化膜とを含む超格子層を形成し、前記超格子層上に半導体層を形成し、前記半導体層を貫通するトレンチを形成し、前記トレンチを利用して前記超格子層を絶縁膜へと変質させ、前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極を形成することを特徴とする半導体装置の製造方法である。
【００１０】
本発明の実施例は例えば、半導体基板上に、１層以上の半導体層と１層以上の酸化膜とを含む超格子層を形成し、前記超格子層上に半導体層を形成し、前記半導体層を貫通するトレンチを形成し、前記トレンチを利用して前記超格子層を絶縁膜へと変質させることを特徴とする基板の作製方法である。
【発明の効果】
【００１１】
本発明によれば、ＳＯＩ基板等の基板及びこれを備える半導体装置を製造するための好適な方法が提供される。
【発明を実施するための最良の形態】
【００１２】
本発明の実施例を、図面に基づいて説明する。
【００１３】
（第１実施例）
図１乃至１０は、第１実施例の半導体装置１０１の製造工程図である。各図の図Ａは、半導体装置１０１の平面図である。各図の図Ｂは、半導体装置１０１のＡ−Ａ’断面図である。各図の図Ｃは、半導体装置１０１のＢ−Ｂ’断面図である。各図の図Ｄは、半導体装置１０１のＣ−Ｃ’断面図である。
【００１４】
本製造工程では先ず、Ｐ型のＳｉ（シリコン）基板１１１を用意する（図１）。Ｓｉ基板１１１は、半導体基板の例である。次に、Ｓｉ基板１１１上に、ポーラスＳｉ層１１２を形成する（図１）。ポーラスＳｉ層１１２は、多孔質層の例である。次に、ポーラスＳｉ層１１２上に、Ｐ型のエピタキシャルＳｉ層１１３を形成する（図１）。エピタキシャルＳｉ層１１３は、半導体層の例である。これらの３層（１１１，１１２，１１３）は、Ｓｉ層以外の半導体層でも構わない。
【００１５】
次に、エピタキシャルＳｉ層１１３上に、ハードマスク層２０１を形成する（図２）。ハードマスク層２０１はここでは、ＳｉＮ（シリコン窒化膜）である。次に、ハードマスク層２０１上に、レジスト膜２１１を形成する（図２）。次に、レジスト膜２１１のパターニングを行う（図２）。
【００１６】
次に、レジスト膜２１１をマスクとして、エッチングにより、ハードマスク層２０１を加工する（図３）。次に、ハードマスク層２０１をマスクとして、エッチングにより、エピタキシャルＳｉ層１１３及びポーラスＳｉ層１１２を加工する（図３）。これにより、エピタキシャルＳｉ層１１３及びポーラスＳｉ層１１２を貫通するＳＴＩ（Shallow Trench Isolation）１２１が形成され、ＳＴＩ１２１の側面に、ポーラスＳｉ層１１２の側面が剥き出しとなる。ＳＴＩ１２１は、トレンチの例である。
【００１７】
次に、ＳＴＩ１２１を利用してポーラスＳｉ層１１２を絶縁膜へと変質させる。具体的には、ＳＴＩ１２１を利用してポーラスＳｉ層１１２を酸化し、ポーラスＳｉ層１１２から埋込酸化膜（Buried Oxide）１３１を形成する（図４）。本製造工程では、このようにしてＳＯＩ基板が作製される。
【００１８】
次に、ＳＴＩ１２１にＳｉＯ２（シリコン酸化膜）を埋め込み、ＳＴＩ層１４１を形成する（図５）。次に、ハードマスクを利用したゲート加工を行う。これにより、エピタキシャルＳｉ層１１３上にゲート絶縁膜１５１が形成され、ゲート絶縁膜１５１上にゲート電極１５２が形成され、ゲート電極１５２上にハードマスク層２２１が形成される（図５）。ゲート絶縁膜１５１はここでは、ＳｉＯ２である。ゲート電極１５２はここでは、ポリシリコン電極である。ハードマスク層２２１はここでは、ＳｉＮ又はＳｉＯ２である。
【００１９】
次に、図６のように、ハードマスク層２２１を残したまま、側壁層２３１及びレジスト膜２４１を形成する。側壁層２３１はここでは、ＳｉＮである。次に、図６のように、ハードマスク層２２１、側壁層２３１、及びレジスト膜２４１をマスクとして、領域Ｒ１のエピタキシャルＳｉ層１１３をエッチング除去する。次に、図７のように、レジスト膜２４１を剥離する。次に、図８のように、領域Ｒ１にＮ型のエピタキシャルＳｉＧｅ（シリコンゲルマニウム）層１６１を形成する。次に、図９のように、側壁層２３１及びハードマスク層２２１を剥離する。
【００２０】
その後、図１０のように、側壁絶縁膜１７１、シリサイド層１７２、層間絶縁膜１７３等が形成される。更には、図１０のように、コンタクト層１７４、配線層１７５等が形成される。本製造工程では、このようにして半導体装置１０１が製造される。半導体装置１０１はここでは、ＦＢＣ構造のＤＲＡＭである。ゲート絶縁膜１５１及びゲート電極１５２は、エピタキシャルＳｉ層１１３内のボディ領域Ｒ（Ｐ型層）上に形成される。ボディ領域Ｒは、領域Ｒ１（Ｎ型層）と領域Ｒ２（Ｎ型層）との間に位置し、信号電荷蓄積層として機能する。
【００２１】
以上のように、本実施例では、半導体基板にＳＯＩ構造を作り込み、当該ＳＯＩ構造を利用してＦＢＣ構造を形成する。具体的には、Ｓｉ基板１１１上にポーラスＳｉ層１１２及びエピタキシャルＳｉ層１１３を形成し、Ｓｉ基板１１１上にＳＴＩ１２１を形成し、当該ＳＴＩ１２１を利用してポーラスＳｉ層１１２から埋込酸化膜１３１を形成し、当該埋込酸化膜１３１を利用してＦＢＣ構造を形成する。従って、本実施例によれば、以下に述べるような効果が得られる。
【００２２】
本実施例では、ＳＴＩ１２１を利用してポーラスＳｉ層１１２から埋込酸化膜１３１を形成する。ＦＢＣ構造を形成するプロセスには一般に、ＳＴＩ１２１を形成するプロセスが含まれる。よって、本実施例では、ＦＢＣ構造を形成するプロセス（ＳＴＩ１２１を形成するプロセス）の一環として、ＳＯＩ構造を形成することができる。よって、本実施例によれば、ＳＯＩ構造を形成するコストが抑制されると共に、ＦＢＣ構造を形成するプロセスを複雑化せずにＳＯＩ構造を形成することができる。
【００２３】
また、ポーラスＳｉには、酸素の拡散係数が大きいという特徴がある。そのため、ポーラスＳｉ層１１２には、埋込酸化膜１３１にしやすいという利点がある。よって、本実施例には、ＳＴＩ１２１を利用して埋込層（ポーラスＳｉ層１１２）を酸化するのが容易であるという利点がある。
【００２４】
また、ポーラスＳｉ層１１２上に形成されるエピタキシャルＳｉ層１１３には、結晶性が良いという利点がある。ただし、このようなエピタキシャルＳｉ層１１３は、ポーラスＳｉ層１１２との格子整合はするが、結晶成長の衝突により結晶欠陥が通常のＳｉ層よりも多くなる事が予想される。そのため、エピタキシャルＳｉ層１１３を成膜する際には、成膜条件を適宜好適化する事が望まれる。
【００２５】
なお、本実施例では、エピタキシャルＳｉ層１１３がストライプ状になるようにＳＴＩ１２１を形成する（図２及び図３）。このようなストライプ状のアレイには、メモリセルの集積度が高くなるという利点がある。
【００２６】
以下、第２乃至第６実施例の半導体装置１０１について説明する。第２乃至第６実施例は第１実施例の変形実施例であり、第２乃至第６実施例については第１実施例との相違点を中心に説明する。
【００２７】
（第２実施例）
図１１乃至２０は、第２実施例の半導体装置１０１の製造工程図である。
【００２８】
第２実施例の製造工程は、第１実施例の製造工程と同様に行われる。図１１乃至２０はそれぞれ、図１乃至１０に対応する。
【００２９】
上述したように、第１実施例では、エピタキシャルＳｉ層１１３がストライプ状になるようにＳＴＩ１２１を形成する（図２及び図３）。一方、第２実施例では、エピタキシャルＳｉ層１１３がアイランド状になるようにＳＴＩ１２１を形成する（図１２及び図１３）。このようなアイランド状のアレイには、メモリセルの読み書き速度が速くなるという利点がある。
【００３０】
（第３実施例）
図２１乃至２４は、第３実施例の半導体装置１０１の製造工程図である。
【００３１】
本製造工程では先ず、Ｐ型のＳｉ（シリコン）基板１１１を用意する（図２１）。次に、Ｓｉ基板１１１上に、１層以上のＳｉ層（半導体層）と１層以上の酸化物絶縁層とを含む超格子層１１４を形成する（図２１）。これにより、Ｓｉと酸化物絶縁体との超格子が形成される。本実施例では、図２１Ｘのように、１０層程度のＳｉ層Ｐ１〜１０と１０層程度の酸化物絶縁層Ｑ１〜１０とを交互に重ねた超格子層１１４を形成する。次に、超格子層１１４上に、Ｐ型のエピタキシャルＳｉ層１１３を形成する（図２１）。
【００３２】
次に、エピタキシャルＳｉ層１１３上に、ハードマスク層２０１を形成する（図２２）。次に、ハードマスク層２０１上に、レジスト膜２１１を形成する（図２２）。次に、レジスト膜２１１のパターニングを行う（図２２）。
【００３３】
次に、レジスト膜２１１をマスクとして、エッチングにより、ハードマスク層２０１を加工する（図２３）。次に、ハードマスク層２０１をマスクとして、エッチングにより、エピタキシャルＳｉ層１１３及び超格子層１１４を加工する（図２３）。これにより、エピタキシャルＳｉ層１１３及び超格子層１１４を貫通するＳＴＩ１２１が形成され、ＳＴＩ１２１の側面に、超格子層１１４の側面が剥き出しとなる。
【００３４】
次に、ＳＴＩ１２１を利用して超格子層１１４を絶縁膜へと変質させる。具体的には、ＳＴＩ１２１を利用して超格子層１１４内の各Ｓｉ層を酸化し、超格子層１１４から埋込酸化膜１３１を形成する（図２４）。本製造工程では、このようにしてＳＯＩ基板が作製される。以降の工程は、図５乃至１０の工程と同様に行われる。
【００３５】
図２５は、Ｓｉ（００１）基板１１１に対して結晶系の酸化物が格子整合するか否かを説明するための図である。図２５では、Ｓｉの結晶格子と酸化物絶縁体の結晶格子とが比較されている。図２５では、Ｓｉの格子定数がａ（Ｓｉ）で示され、ＡＢＯ３の格子定数がａ（ＡＢＯ３）で示され、ＳｉＯ２の格子定数がａ（ＳｉＯ２）で示されている。
【００３６】
ダイヤモンド構造のＳｉは、格子定数０．５４３１［ｎｍ］の立方晶を形成する。このような構造のＳｉ（００１）基板１１１上に格子整合する酸化物絶縁体の例としては、コランダムＡｌ２Ｏ３や、ＳｒＴｉＯ３等のペロブスカイト酸化物ＡＢＯ３や、シリコン酸化物ＳｉＯ２等が挙げられる。ａ−Ａｌ２Ｏ３は、ＳＯＳ基板で知られるように、Ｓｉ（００１）と同じ格子配列を有する。しかし、Ｓｉ（００１）とａ−Ａｌ２Ｏ３との間には、９．２％という大きなミスマッチが存在する。一方、ＡＢＯ３は、格子定数ａ（Ｓｉ）のＳｉ格子配列を４５度回転した格子定数ａ（Ｓｉ）／√２の格子配列と格子整合する。
【００３７】
図２６は、Ｓｉに対するＡＢＯ３の格子整合性を示したグラフである。ＳｉとＡＢＯ３とのミスマッチは、Ｂサイトの元素を固定しつつＡサイトのイオン半径を変えることで制御可能である。図２６の横軸は、Ａサイトのイオン半径［ｎｍ］を表す。図２６の縦軸は、ＳｉとＡＢＯ３とのミスマッチ［％］を表す。例えば、Ｂ＝Ｔｉの場合には、Ａ＝Ｂａ，Ｓｒ，Ｃａでミスマッチがそれぞれ３．８８％，１．６９％，−０．３８％となる。そのため、ＳｒとＣａとの混晶酸化物（Ｓｒ，Ｃａ）ＴｉＯ３を採用すれば、理論上は０％のミスマッチを実現することができる。Ｂ＝ＧａやＢ＝Ａｌの場合についても同様である。本実施例では、超格子層１１４を構成する酸化物絶縁層として、ペロブスカイト酸化膜を採用可能である。この場合、以上のようにしてミスマッチを低減する事が望ましい。
【００３８】
また、クリストバライト構造のＳｉＯ２は、格子定数ａ（Ｓｉ）のＳｉ格子配列を４５度回転した格子定数ａ（Ｓｉ）×√２の格子配列と格子整合する。Ｓｉ（００１）とＳｉＯ２とのミスマッチは、６．７７％である。
【００３９】
超格子層１１４を構成する各酸化物絶縁層は、その膜厚が所定膜厚以上になると、Ｓｉ基板１１１からの応力がなくなり、Ｓｉ基板１１１に対する格子整合性を失う。この所定膜厚は、臨界膜厚を呼ばれる。酸化物絶縁層の膜厚が臨界膜厚以上になると、当該酸化物絶縁層上に形成されるＳｉ層内に結晶欠陥が生じる。そのため、本実施例では、超格子層１１４を構成する各酸化物絶縁層の膜厚を、臨界膜厚未満に設定する。
【００４０】
以上のように、本実施例では、半導体基板にＳＯＩ構造を作り込み、当該ＳＯＩ構造を利用してＦＢＣ構造を形成する。具体的には、Ｓｉ基板１１１上に超格子層１１４及びエピタキシャルＳｉ層１１３を形成し、Ｓｉ基板１１１上にＳＴＩ１２１を形成し、当該ＳＴＩ１２１を利用して超格子層１１４から埋込酸化膜１３１を形成し、当該埋込酸化膜１３１を利用してＦＢＣ構造を形成する。従って、本実施例によれば、以下に述べるような効果が得られる。
【００４１】
本実施例では、ＳＴＩ１２１を利用して超格子層１１４から埋込酸化膜１３１を形成する。ＦＢＣ構造を形成するプロセスには一般に、ＳＴＩ１２１を形成するプロセスが含まれる。よって、本実施例では、ＦＢＣ構造を形成するプロセス（ＳＴＩ１２１を形成するプロセス）の一環として、ＳＯＩ構造を形成することができる。よって、本実施例によれば、ＳＯＩ構造を形成するコストが抑制されると共に、ＦＢＣ構造を形成するプロセスを複雑化せずにＳＯＩ構造を形成することができる。
【００４２】
本実施例では、Ｓｉ層と酸化物絶縁層とを含む超格子層１１４から埋込酸化膜１３１を形成する。そのため、本実施例の埋込絶縁膜１３１には、ＳｉＯ２層と酸化物絶縁層とが含まれる。酸化物中を酸素が拡散する距離や酸化物の絶縁特性は酸化物の種類により異なるため、採用する酸化物絶縁体を決める際には、酸化物絶縁体の酸素拡散係数や絶縁特性を適宜考慮する事が望まれる。
【００４３】
なお、本実施例では、エピタキシャルＳｉ層１１３がストライプ状になるようにＳＴＩ１２１を形成する（図２２及び図２３）。このようなストライプ状のアレイには、メモリセルの集積度が高くなるという利点がある。
【００４４】
（第４実施例）
図２７乃至３０は、第４実施例の半導体装置１０１の製造工程図である。
【００４５】
第４実施例の製造工程は、第３実施例の製造工程と同様に行われる。図２７乃至３０はそれぞれ、図２１乃至２４に対応する。
【００４６】
上述したように、第３実施例では、エピタキシャルＳｉ層１１３がストライプ状になるようにＳＴＩ１２１を形成する（図２２及び図２３）。一方、第４実施例では、エピタキシャルＳｉ層１１３がアイランド状になるようにＳＴＩ１２１を形成する（図２８及び図２９）。このようなアイランド状のアレイには、メモリセルの読み書き速度が速くなるという利点がある。
【００４７】
（第５及び第６実施例）
図３１は、第５実施例の半導体装置１０１の平面図及び断面図である。図３２は、第６実施例の半導体装置１０１の平面図及び断面図である。
【００４８】
第１乃至第４実施例では、ボディ領域ＲはエピタキシャルＳｉ層１１３内に位置し、領域Ｒ１はエピタキシャルＳｉＧｅ層１６１内に位置し、領域Ｒ２はエピタキシャルＳｉ層１１３内に位置する（図１０及び図２０）。即ち、領域Ｒ１は、ボディ領域Ｒとは異なる半導体層内に位置し、領域Ｒ２は、ボディ領域Ｒと同じ半導体層内に位置する。領域Ｒ１及びＲ２の一方はソース領域であり、領域Ｒ１及びＲ２の他方はドレイン領域である。
【００４９】
一方、領域Ｒ１及びＲ２は、図３１のように、共にエピタキシャルＳｉＧｉ層１６１内に位置していてもよい。この場合、図６や図１６の工程では、領域Ｒ１及びＲ２のエピタキシャルＳｉ層１１３をエッチング除去し、図８や図１８の工程では、領域Ｒ１及びＲ２にエピタキシャルＳｉＧｅ層１６１を形成する。領域Ｒ１及びＲ２は、図３２のように、共にエピタキシャルＳｉ層１１３内に位置していてもよい。図３１や図３２のような構造は、第１乃至第４実施例のいずれにも適用可能である。
【図面の簡単な説明】
【００５０】
【図１】第１実施例の半導体装置の製造工程図（１／１０）である。
【図２】第１実施例の半導体装置の製造工程図（２／１０）である。
【図３】第１実施例の半導体装置の製造工程図（３／１０）である。
【図４】第１実施例の半導体装置の製造工程図（４／１０）である。
【図５】第１実施例の半導体装置の製造工程図（５／１０）である。
【図６】第１実施例の半導体装置の製造工程図（６／１０）である。
【図７】第１実施例の半導体装置の製造工程図（７／１０）である。
【図８】第１実施例の半導体装置の製造工程図（８／１０）である。
【図９】第１実施例の半導体装置の製造工程図（９／１０）である。
【図１０】第１実施例の半導体装置の製造工程図（１０／１０）である。
【図１１】第２実施例の半導体装置の製造工程図（１／１０）である。
【図１２】第２実施例の半導体装置の製造工程図（２／１０）である。
【図１３】第２実施例の半導体装置の製造工程図（３／１０）である。
【図１４】第２実施例の半導体装置の製造工程図（４／１０）である。
【図１５】第２実施例の半導体装置の製造工程図（５／１０）である。
【図１６】第２実施例の半導体装置の製造工程図（６／１０）である。
【図１７】第２実施例の半導体装置の製造工程図（７／１０）である。
【図１８】第２実施例の半導体装置の製造工程図（８／１０）である。
【図１９】第２実施例の半導体装置の製造工程図（９／１０）である。
【図２０】第２実施例の半導体装置の製造工程図（１０／１０）である。
【図２１】第３実施例の半導体装置の製造工程図（１／４）である。
【図２２】第３実施例の半導体装置の製造工程図（２／４）である。
【図２３】第３実施例の半導体装置の製造工程図（３／４）である。
【図２４】第３実施例の半導体装置の製造工程図（４／４）である。
【図２５】Ｓｉの結晶格子と酸化物絶縁体の結晶格子とを比較した図である。
【図２６】Ｓｉに対するＡＢＯ３の格子整合性を示したグラフである。
【図２７】第４実施例の半導体装置の製造工程図（１／４）である。
【図２８】第４実施例の半導体装置の製造工程図（２／４）である。
【図２９】第４実施例の半導体装置の製造工程図（３／４）である。
【図３０】第４実施例の半導体装置の製造工程図（４／４）である。
【図３１】第５実施例の半導体装置の平面図及び断面図である。
【図３２】第６実施例の半導体装置の平面図及び断面図である。
【符号の説明】
【００５１】
１０１  半導体装置
１１１  Ｓｉ基板
１１２  ポーラスＳｉ層
１１３  エピタキシャルＳｉ層
１１４  超格子層
１２１  ＳＴＩ
１３１  埋込酸化膜
１４１  ＳＴＩ層
１５１  ゲート絶縁膜
１５２  ゲート電極
１６１  エピタキシャルＳｉＧｅ層
１７１  側壁絶縁膜
１７２  シリサイド層
１７３  層間絶縁膜
１７４  コンタクト層
１７５  配線層
２０１  ハードマスク層
２１１  レジスト膜
２２１  ハードマスク層
２３１  側壁層
２４１  レジスト膜
【図１】
2009289870.tif 000003
【図２】
2009289870.tif 000004
【図３】
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【図４】
2009289870.tif 000006
【図５】
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【図６】
2009289870.tif 000008
【図７】
2009289870.tif 000009
【図８】
2009289870.tif 000010
【図９】
2009289870.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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