(57)【要約】【課題】  オン抵抗が低減されたヘテロ接合を有する半導体装置を提供すること。【解決手段】  半導体装置１０は、窒化ガリウムの半導体下層３０と、半導体下層３０の表面に設けられている窒化ガリウムアルミニウムの半導体上層４０と、半導体上層４０の表面に設けられている絶縁ゲート部５５を備えている。半導体下層３０と半導体上層４０は、ヘテロ接合７２を構成している。半導体上層４０は、マグネシウムを含むｐ型であることを特徴としている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ヘテロ接合を有する半導体装置であって、
窒化物半導体の半導体下層と、
半導体下層の表面に接しており、バンドギャップの幅が半導体下層と異なるとともに、ｐ型不純物を含む窒化物半導体の半導体上層と、
半導体上層の表面に設けられているゲート部と、を備える半導体装置。
【請求項２】
ヘテロ接合を有する半導体装置を製造する方法であって、
窒化物半導体の半導体下層の表面に、バンドギャップの幅が半導体下層と異なるとともに、ｐ型不純物を含む窒化物半導体の半導体上層を結晶成長する工程と、
半導体上層の表面にゲート部を形成する工程と、を備えている製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合を有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
非特許文献１には、窒化ガリウム（GaN）と窒化ガリウムアルミニウム（AlGaN）で構成されたヘテロ接合を有する半導体装置が開示されている。非特許文献１の半導体装置はさらに、ヘテロ接合に対向する絶縁ゲート部を備えている。非特許文献１の半導体装置では、絶縁ゲート部に印加するゲート電圧によって、ヘテロ接合に誘起される２次元電子ガス層の電子密度を制御し、オン・オフを切換える。
【０００３】
【非特許文献１】M. Asif Khan, X. Hu, G. Sumin, A. Lunev, J. Yang, R. Gaska, and M.S. Shur, "AlGaN/GaN Metal Oxide Semiconductor Heterostructure Field Effect Transistor", IEEE ELECTRON DEVICE LETTERS, VOL. 21, NO.2, FEBRUARY 2000
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１の半導体装置では、絶縁ゲート部に正のゲート電圧を印加すると、絶縁ゲート部が接する半導体層の表面に電子が誘起され、電子の蓄積層が形成される。電子が誘起されると、ヘテロ接合にゲート電圧の影響が及び難くなり、ヘテロ接合に誘起される２次元電子ガス層の電子密度を高くすることができなくなる。このため、非特許文献１の半導体装置では、オン抵抗が高いという問題がある。
【０００５】
本発明は、オン抵抗が低減されたヘテロ接合を有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本明細書で開示される半導体装置は、半導体下層と半導体上層で構成されたヘテロ接合を有している。半導体下層は、窒化物半導体で形成されている。半導体上層も窒化物半導体で形成されているとともに、バンドギャップの幅が半導体下層と異なる。半導体上層は、半導体下層の表面に接しており、ｐ型不純物を含んでいる。半導体装置はさらに、半導体上層の表面に設けられているゲート部を備えている。ゲート部は、絶縁ゲート構造であってもよく、ショットキーゲート構造であってもよい。
【０００７】
上記の半導体装置は、半導体上層にｐ型不純物が含まれていることを特徴としている。半導体上層にｐ型不純物が含まれているので、半導体上層の表層部に電子が誘起され難い。このため、ゲート部に正のゲート電圧を印加したときに、十分なゲート電圧をヘテロ接合に印加することができる。したがって、ゲート部に正のゲート電圧を印加したときに、ヘテロ接合に誘起される２次元電子ガス層の電子密度を高くすることができ、オン抵抗を低減することができる。
また、上記の半導体装置では、半導体上層にｐ型不純物が含まれているので、ゲート部に電圧を印加していない場合、フェルミ準位がヘテロ接合の井戸の伝導帯より下側に位置しており、ヘテロ接合には２次元電子ガス層が誘起されない。上記の半導体装置は、ゲート部に正のゲート電圧を印加したときに２次元電子ガス層が誘起される。即ち、上記の半導体装置はノーマリオフで動作することができる。上記の半導体装置は、ノーマリオフで動作するとともにオン抵抗が低減された形態を有している。
【０００８】
本明細書で開示される半導体装置の製造方法は、結晶成長工程とゲート部形成工程を備えている。結晶成長工程では、窒化物半導体の半導体下層の表面に、バンドギャップの幅が半導体下層と異なるとともに、ｐ型不純物を含む窒化物半導体の半導体上層を結晶成長する。ゲート部形成工程では、半導体上層の表面にゲート部を形成する。
【発明の効果】
【０００９】
ヘテロ接合を構成する半導体上層にｐ型不純物を導入することによって、ノーマリオフ動作を実現するとともにオン抵抗が低減された半導体装置を具現化することができる。
【発明を実施するための最良の形態】
【００１０】
本明細書で開示される半導体装置の好ましい形態を列記する。
（第１形態）  窒化物半導体の一般式は、AlXGaYIn1-X-YN（ただし、０≦X≦１、０≦Y≦１、０≦1−X−Y≦１）で表される。
（第２形態）  半導体上層のｐ型不純物の濃度は、３×１０18〜５×１０18cm-3が好ましい。半導体装置が良好にノーマリオフで動作する。
（第３形態）  半導体上層の厚みは、５〜３０nmが好ましい。半導体装置が良好にノーマリオフで動作する。
【実施例】
【００１１】
（第１実施例）
図１に、ヘテロ接合を有する半導体装置１０の要部断面図を模式的に示す。半導体装置１０は、基板２０と半導体下層３０と半導体上層４０を備えている。基板２０には、例えばサファイア（Al２O３）の基板が用いられている。後述するように、基板２０は、半導体下層３０及び半導体上層４０を結晶成長する際の下地層として利用される。したがって、基板２０には、サファイア以外の材料が用いられてもよい。例えば、基板２０には、シリコンカーバイト（SiC），窒化ガリウム（GaN），シリコン（Si）を用いることができる。
【００１２】
半導体下層３０は、基板２０の表面に設けられており、アンドープの窒化ガリウムで形成されている。半導体下層３０の厚みには特に制限はない。
【００１３】
半導体上層４０は、半導体下層３０の表面に設けられており、マグネシウムを含む窒化ガリウムアルミニウムで形成されている。半導体上層４０のアルミニウムの含有比は、例えばX＝０．２５に調整されている。このため、半導体上層４０のバンドギャップの幅は、半導体下層３０のバンドギャップの幅よりも広い。したがって、半導体下層３０と半導体上層４０はヘテロ接合７２を形成する。このため、半導体装置１０がオン動作時には、図示７４に示すように、ヘテロ接合７２の界面に２次元電子ガス層７４が発生する。
【００１４】
後述の製造方法で説明するように、図１の破線で囲まれた領域６２，６４は、ｎ型不純物としてシリコンを含む領域である。符号６２はドレイン領域であり、符号６４はソース領域である。シリコンは極めて高濃度に導入されるので、半導体上層４０のうちドレイン領域６２及びソース領域６４の導電型はｎ型に変化している。
【００１５】
半導体装置１０はさらに、半導体上層４０の表面に設けられているドレイン電極５２、絶縁ゲート部５５及びソース電極５８を備えている。ドレイン電極５２は、ドレイン領域６２に電気的に接続されている。ドレイン電極５２には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。絶縁ゲート部５５は、ゲート絶縁膜５４とゲート電極５６を備えている。ゲート絶縁膜５４の材料には酸化シリコンが用いられており、ゲート電極５６の材料にはアルミニウムが用いられている。ゲート電極５６は、ドレイン領域６２とソース領域６４の間の半導体上層４０の表面にゲート絶縁膜５４を介して対向している。ソース電極５８は、ソース領域６４に電気的に接続されている。ソース電極５８には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。
【００１６】
次に、半導体装置１０の動作を説明する。
ゲート電極５６に電圧が印加されていない状態では、半導体上層４０にｐ型不純物が含まれているので、ヘテロ接合７２のフェルミ準位が上昇する。このため、ゲート電極５６に電圧が印加されていない状態では、ヘテロ接合７２に２次元電子ガス層７４が発生しない。半導体装置１０は、ノーマリオフ動作を実現する。
【００１７】
ゲート電極５６に正の電圧が印加されると、ヘテロ接合７２のフェルミ準位が低下し、ヘテロ接合７２に２次元電子ガス層７４が発生する。ソース領域６４から供給された電子は、２次元電子ガス層７４を介してドレイン領域６２に流れる。これにより、電流がドレイン領域６２とソース領域６４の間を流れ、半導体装置１０がオンする。
【００１８】
図２及び図３に、半導体装置１０のシミュレーション結果を示す。シミュレーション条件は、半導体上層４０の厚みが２５nmであり、ゲート絶縁膜５４の厚みが５０nmである。半導体下層３０は窒化ガリウムであり、半導体上層４０は窒化ガリウムアルミニウムである。半導体上層４０のアルミニウムの含有比は、X＝０．２５である。
【００１９】
図２は、半導体上層４０のマグネシウム密度に対するドレイン電流・ゲート電圧特性（Id-Vg）の結果を示す。図２に示すように、マグネシウム密度が増加すると、ゲート閾値電圧が増加する。ドレイン電流が１×１０-7A／μm以下は、電流が流れていないと評価することができる。したがって、この例では、マグネシウム密度が４×１０18cm-3を超えると、ゲート閾値電圧が正になる。このため、マグネシウム密度が４×１０18cm-3を超えると、半導体装置１０をノーマリオフで動作させることができる。また、図２に示すように、ゲート電圧を２０Vまで増加させても、ドレイン電流が増加し続けている。この結果から、半導体上層４０の表層部に反転層が形成される現象が抑制され、ゲート電圧の増加に伴って２次元電子ガス層の電子密度が増加したと考えられる。
【００２０】
図３に、ゲート電圧に対する電子密度の結果を示す。図３に示す結果は、半導体上層４０のマグネシウム密度が５×１０18cm-3の例を示す。また、図中３０は半導体下層３０の範囲を示しており、図中４０は半導体上層４０の範囲を示している。
図３に示すように、ゲート電圧が０V，５V，１０Vの範囲では、半導体下層３０及び半導体上層４０の電子密度は変化していない。ゲート電圧が０V，５V，１０Vの範囲では、半導体装置１０はオフのままである。ゲート電圧が１５V，２０Vの範囲では、半導体下層３０及び半導体上層４０の電子密度が増加している。ゲート電圧が１５V，２０Vの範囲では、半導体装置１０はオンする。
図２及び図３に示すシミュレーション結果から、半導体装置１０はノーマリオフで動作し、オン抵抗が低減された形態であることが確認された。
【００２１】
半導体装置１０は、半導体上層４０にｐ型不純物が設けられていることを特徴としている。これにより、半導体装置１０は、以下の効果を奏することができる。
（１）ゲート電極５６に正のゲート電圧を印加したとしても、半導体上層４０の表層部には反転層が形成され難い。このため、ゲート電極５６に印加された正のゲート電圧は、ヘテロ接合に影響を及ぼし、ヘテロ接合に誘起される２次元電子ガス層の電子密度を高くする。このため、半導体装置１０は、ゲート電圧が正の範囲において、オン抵抗が低減される。
（２）半導体上層４０に含まれるｐ型不純物の濃度を調整することによって、ゲート閾値電圧を調整することができる。また、半導体上層４０の厚みを調整することによっても、ゲート閾値電圧を調整することができる。
【００２２】
（半導体装置１０の製造方法）
図４〜図７を参照して、半導体装置１０の製造方法を説明する。
まず、図４に示すように、サファイアの基板２０を用意する。次に、図５に示すように、MOCVD（Metal Organic Chemical Vapor Deposition：有機金属気相成長）技術を利用して、基板２０の表面に半導体下層３０を結晶成長する。原料ガスには、トリメチルガリウム（TMGa）、アンモニアガス（NH3）が用いられる。
【００２３】
次に、図６に示すように、MOCVD技術を利用して、半導体下層３０の表面に半導体上層４０を結晶成長する。原料ガスにはトリメチルガリウム（TMGa）、トリメチルアルミニウム（TMAl）、アンモニアガス（NH3）が用いられ、ｐ型ドーパントガスにはビスシクロペンタジエニルマグネシウム（Cp2Mg）が用いられる。
【００２４】
次に、図７に示すように、イオン注入技術を利用して、半導体上層４０の表面からドレイン領域６２及びソース領域６４に向けてシリコンを導入する。シリコンのイオン注入条件は、例えばドーズ量が３×１０15cm-2であり、打ち込みエネルギーが３０keVである。その後に、活性化アニール処理を実施する。活性化アニール条件は、例えばアンモニアガス（NH3）中で１０００℃である。
【００２５】
次に、半導体上層４０の表面にゲート絶縁膜５４を形成した後に、ドレイン領域６２及びソース領域６４の表面を被覆するゲート絶縁膜５４の一部を除去する。次に、除去した部分にドレイン電極５２及びソース電極５８を形成する。最後に、ゲート絶縁膜５４の表面にゲート電極５６を形成する。これらの工程を経て、図１に示す半導体装置１０を製造することができる。
【００２６】
（第２実施例）
図８に、半導体装置１００の要部断面図を模式的に示す。図１に示す半導体装置１０と共通する構成要素に関しては同一符号を付し、その説明を省略する。半導体装置１００は、縦型素子であると点で図１に示す半導体装置１０と相違する。本明細書で開示される技術は、縦型素子にも適用可能である。
【００２７】
半導体装置１００は、低抵抗なｎ型の窒化ガリウムの基板１２０Ａと、その基板１２０Ａ上に成長した窒化ガリウム結晶層１２０Bと、基板１２０Ａの裏面に設けられているドレイン電極１５２を備えていることを特徴としている。窒化ガリウム結晶層１２０Ｂは、シリコンを含むｎ型領域１２１とマグネシウムを含むｐ型領域１２２で構成されている。ｎ型領域１２１のシリコン濃度は、約１×１０16cm-3である。ｐ型領域１２２は、ｎ型領域１２１上に分散して設けられている。隣接するｐ型領域１２２の間には、ｎ型領域１２１の一部が形成されている。ｐ型領域１２２は、ｎ型の窒化ガリウム結晶層１２０Ｂの表層部にマグネシウムをイオン注入することで形成することができる。ドレイン電極１５２には、チタン／アルミニウム／ニッケル／金が積層した構造が用いられる。
【００２８】
半導体装置１００では、隣接するｐ型領域１２２の間のｎ型領域１２１を電流が流れることによって、ドレイン電極１５２とソース電極５８の間を縦方向に導通する。半導体装置１００がオフすると、ｐ型領域１２２から伸びる空乏層によって、ｎ型領域１２１及び半導体下層３０の広い範囲が空乏化される。このため、半導体装置１００は、高い耐圧を実現することができる。
【００２９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３０】
【図１】第１実施例の半導体装置の要部断面図を模式的に示す。
【図２】第１実施例の半導体装置のマグネシウム密度に対するドレイン電流・ゲート電圧特性（Id-Vg）の結果を示す。
【図３】第１実施例のゲート電圧に対する電子密度の結果を示す。
【図４】第１実施例の半導体装置の第１の製造過程を示す。
【図５】第１実施例の半導体装置の第２の製造過程を示す。
【図６】第１実施例の半導体装置の第３の製造過程を示す。
【図７】第１実施例の半導体装置の第４の製造過程を示す。
【図８】第２実施例の半導体装置の要部断面図を模式的に示す。
【符号の説明】
【００３１】
３０：半導体下層
４０：半導体上層
５４：ゲート絶縁膜
５５：絶縁ゲート部
５６：ゲート電極
７２：ヘテロ接合
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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