(57)【要約】【課題】  大容量のメモリが搭載されている場合でも、データの退避処理に要する十分な時間を確保することができ、これにより大事なデータの消失を未然に防ぐことができて信頼性の向上が図れる電気機器を提供する。【解決手段】  バッテリ３１を有する補助電源回路３０をデータの退避処理のための動作用電源として採用する。【選択図】      図１
2009048366.tif 000002
【特許請求の範囲】
【請求項１】
交流電源の電圧を直流電圧に変換する１次電源回路、この１次電源回路の出力端に接続されたコンデンサ、前記１次電源回路の出力電圧または前記コンデンサの電圧を所定値に変換する２次電源回路、この２次電源回路の出力により動作する制御部およびメモリを備えた電気機器において、
前記コンデンサの電圧が設定値Ｖ２以下に低下した場合にパワーフェール信号を出力する第１電圧検出回路と、
前記コンデンサの電圧が設定値Ｖ１（＜Ｖ２）以下に低下した場合にリセット信号を出力する第２電圧検出回路と、
前記制御部に設けられ、前記第１電圧検出回路のパワーフェール信号を受けることにより前記メモリ内のデータまたは当該制御部内のデータを安全な場所に退避する処理を実行し、その処理の終了後にゲートリセット信号を出力する第１制御手段と、
前記制御部に設けられ、前記第２電圧検出回路のリセット信号を受けることにより当該制御部の動作を停止する第２制御手段と、
前記１次電源回路の出力により充電されるバッテリを有し、このバッテリの電圧を前記パワーフェール信号の出力に応じて一定時間だけ前記２次電源回路に供給するとともに、前記第２電圧検出回路から前記制御部へのリセット信号の供給を前記第１制御手段によるゲートリセット信号の出力まで禁止する補助電源回路と、
を備えることを特徴とする電気機器。
【請求項２】
前記メモリは、第１メモリおよび第２メモリであり、
前記第１制御手段は、前記第１電圧検出回路のパワーフェール信号を受けることにより前記第２メモリ内のデータおよび前記制御部内のデータを前記第１メモリに退避する処理を実行し、その処理の終了後にゲートリセット信号を出力する、
ことを特徴とする請求項１に記載の電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリまたは制御部のデータを電源電圧低下時に安全な場所に退避する機能を備えた電気機器に関する。
【背景技術】
【０００２】
電気機器には、制御部およびメモリを有し、電源電圧の低下時にメモリ内のデータまたは制御部内のデータを安全な場所に退避する機能を備えたものがある。このような電気機器の制御回路を図３に示している。
【０００３】
１は電源プラグで、商用交流電源（図示しない）に接続される。この電源プラグ１に電源スイッチ２を介して１次電源回路３が接続され、その１次電源回路３の出力端に停電バックアップ用のコンデンサ４が接続されている。１次電源回路３は、電源スイッチ２を介して入力される商用交流電源の電圧を例えば５Ｖの直流電圧に変換する。この１次電源回路３の電圧またはコンデンサ４の電圧が２次電源回路５で所定値例えば３．３Ｖに変換され、それが制御部であるＣＰＵ１０、プログラム等のデータ記憶用のＲＯＭ１１、各種データ記憶用のＲＡＭ１２、入出力インターフェース１３に動作用電圧として供給される。
【０００４】
また、コンデンサ４の電圧が第１電圧検出回路６および第２電圧検出回路７に供給される。第１電圧検出回路６は、例えば比較器であり、商用交流電源の停電などによりコンデンサ４の電圧が設定値Ｖ２以下に低下した場合に、パワーフェール信号PFを出力する。第２電圧検出回路７は、例えば比較器であり、コンデンサ４の電圧が設定値Ｖ１（＜Ｖ２）以下に低下した場合にリセット信号RESETを出力する。これらパワーフェール信号PFおよびリセット信号RESETがＣＰＵ１０に供給される。
【０００５】
ＣＰＵ１０は、パワーフェール信号PFを受けるとＲＡＭ１２内のデータまたは当該ＣＰＵ１０内のデータを安全な場所である例えばＲＯＭ１１に退避する処理を実行するとともに、リセット信号RESETを受けると当該ＣＰＵ１０の動作を停止する。パワーフェール信号PFの出力からリセット信号RESETの出力までの時間は、コンデンサ４の容量に基づく２００〜４００msec程度であり、その間にデータの退避処理が実行される。
【０００６】
同様のデータバックアップ機能を備えた電気機器として、電子レジスタやＰＯＳターミナルなどの例がある（例えば特許文献１）。
【特許文献１】特開平１０―２８９３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、メモリとしてＲＯＭやＲＡＭを有する電気機器では、メモリの容量がそれほど大きくないため、データの退避処理に要する時間はコンデンサチャージによる２００〜４００msec程度で十分である。
【０００８】
しかしながら、ＮＡＮＤフラッシュメモリやＳＤＲＡＭなど大容量のメモリが搭載された電気機器の場合は、データの退避処理に要する時間として少なくとも２０〜３０秒が必要となる。このような長い時間をコンデンサチャージで得ることは不可能であり、結果として、データの退避が完了しないまま制御部の動作が停止し、大事なデータが消失することがある。
【０００９】
この発明は、上記の事情を考慮したもので、その目的は、大容量のメモリが搭載されている場合でも、データの退避処理に要する十分な時間を確保することができ、これにより大事なデータの消失を未然に防ぐことができて信頼性の向上が図れる電気機器を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に係る発明の電気機器は、交流電源の電圧を直流電圧に変換する１次電源回路、この１次電源回路の出力端に接続されたコンデンサ、上記１次電源回路の出力電圧または上記コンデンサの電圧を所定値に変換する２次電源回路、この２次電源回路の出力により動作する制御部およびメモリを備えたものであって、上記コンデンサの電圧が設定値Ｖ２以下に低下した場合にパワーフェール信号を出力する第１電圧検出回路と、上記コンデンサの電圧が設定値Ｖ１（＜Ｖ２）以下に低下した場合にリセット信号を出力する第２電圧検出回路と、上記制御部に設けられ、上記第１電圧検出回路のパワーフェール信号を受けることにより上記メモリ内のデータまたは当該制御部内のデータを安全な場所に退避する処理を実行し、その処理の終了後にゲートリセット信号を出力する第１制御手段と、上記制御部に設けられ、上記第２電圧検出回路のリセット信号を受けることにより当該制御部の動作を停止する第２制御手段と、上記１次電源回路の出力により充電されるバッテリを有し、このバッテリの電圧を前記パワーフェール信号の出力に応じて一定時間だけ上記２次電源回路に供給するとともに、上記第２電圧検出回路から上記制御部へのリセット信号の供給を上記第１制御手段によるゲートリセット信号の出力まで禁止する補助電源回路と、を備える。
【発明の効果】
【００１１】
この発明の電気機器によれば、大容量のメモリが搭載されている場合でも、データの退避処理に要する十分な時間を確保することができる。これにより、大事なデータの消失を未然に防ぐことができて、信頼性の向上が図れる。
【発明を実施するための最良の形態】
【００１２】
以下、電気機器として例えば電子レジスタやＰＯＳターミナルを対象としたこの発明の一実施形態について、図面を参照して説明する。なお、図面において図３と同一部分には同一符号を付し、その詳細な説明は省略する。  
図１に示すように、１次電源回路３の電圧またはコンデンサ４の電圧が、順方向のダイオード８を介して２次電源回路５に供給されるとともに、補助電源回路３０に供給される。そして、２次電源回路５から出力される３．３Ｖの直流電圧が動作用電圧としてＣＰＵ２０、第１メモリたとえばプログラム等のデータ記憶用のＮＡＮＤフラッシュメモリ２１、第２メモリたとえば各種データ記憶用のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）２２、入出力インターフェース１３に供給される。
【００１３】
また、第１電圧検出回路６から出力されるパワーフェール信号PFがＣＰＵ２０および補助電源回路３０に供給されるとともに、第２電圧検出回路７から出力されるリセット信号RESETが補助電源回路３０を介してＣＰＵ１０に供給される。
【００１４】
補助電源回路３０は、図２に示すように、１次電源回路３の出力電圧５Ｖが順方向のダイオード３２および抵抗３３を介して印加されるバッテリ３１を有し、このバッテリ３１の電圧をＮＰＮ型トランジスタ３４のエミッタ・コレクタ間を介して出力する。この出力が順方向のダイオード９を介して２次電源回路（レギュレータ）５に供給される。さらに、補助電源回路３０は、パワーフェール信号PFの入力によりトリガされて一定時間ｔを計時しその計時終了後にQ端子から高レベル信号を出力するタイマ３５を有する。このタイマ３５の出力信号が抵抗３６，３７の直列回路に印加され、その抵抗３７に生じる電圧がPNP型トランジスタ３８のベース・エミッタ間に印加される。そして、上記トランジスタ３４のベースが抵抗３９およびトランジスタ３８のコレクタ・エミッタ間を介して接地される。また、補助電源回路３０は、ＣＰＵ２０から供給されるゲートリセット信号G-RSTをレベル反転して上記タイマ３５のリセット端子に入力するインバータ４１を有するとともに、そのゲートリセット信号G-RSTが低レベルのときに閉じて高レベルのときに開くゲート回路４２を有し、そのゲート回路４２の開により上記入力されるリセット信号RESETをリセット信号ENG-RSTとしてＣＰＵ２０に供給する。
【００１５】
そして、ＣＰＵ２０は、主要な機能として、次の（１）（２）の手段を有する。  
（１）パワーフェール信号PFを受けるとSDＲＡＭ２２内のデータおよび当該ＣＰＵ２０内のデータを安全な場所であるNANDフラッシュメモリ２１に退避する処理を実行し、その処理の終了後にゲートリセット信号（高レベル）G-RSTを出力する第１制御手段。このゲートリセット信号G-RSTは補助電源回路３０に供給される。  
（２）リセット信号ENG-RSTを受けると当該ＣＰＵ２０の動作を停止する第２制御手段。
【００１６】
つぎに、この実施形態の作用について説明する。  
商用交流電源の非停電時は、１次電源回路３の出力電圧５Ｖによってコンデンサ４および補助電源回路３０のバッテリ３１が充電される。
【００１７】
商用交流電源の停電などにより１次電源回路３の出力が零となり、コンデンサ４の電圧が設定値Ｖ２以下まで低下すると、第１電圧検出回路６からパワーフェール信号PFが出力される。コンデンサ４の電圧がさらに停会して設定値Ｖ１（＜Ｖ２）以下になると、第２電圧検出回路７からリセット信号RESETが出力される。
【００１８】
パワーフェール信号PFが出力されると、補助電源回路３０のタイマ３５がトリガされて、タイマ３５のQ端子から一定時間ｔだけ高レベル信号が出力される。この高レベル信号によりトランジスタ３８がオンし、それに伴いトランジスタ３４がオンする。トランジスタ３４がオンすると、バッテリ３１が放電して、その放電電圧が２次電源回路５に供給される。この供給により、コンデンサ４の電圧低下にかかわらず、２次電源回路５から３．３Ｖの動作用電圧が継続的に出力される。この動作用電圧の継続出力により、ＣＰＵ２０において、ＳＤＲＡＭ２２内のデータおよびＣＰＵ２０内のデータをNANDフラッシュメモリ２１に退避する処理が実行される。この処理の実行中は補助電源回路３０のゲート回路４２が閉じており、よって第２電圧検出回路７からのリセット信号RESETの出力にかかわらず、ＣＰＵ２０に対するリセット信号ENG-RSTの供給が禁止される。
【００１９】
ＣＰＵ２０によるデータの退避処理が終了すると、ＣＰＵ２０からゲートリセット信号G-RSTが出力され、補助電源回路３０のゲート回路４２が開くとともにタイマ３５がリセットされる。ゲート回路４２が開くと、第２電圧検出回路７から出力されているリセット信号RESETがリセット信号ENG-RSTとしてＣＰＵ２０に供給される。このリセット信号ENG-RSTの供給により、ＣＰＵ２０の動作が停止する。また、タイマ３５がリセットされることにより、タイマ３５のQ端子出力が低レベルとなり、トランジスタ３８がオフし、それに伴いトランジスタ３４がオフする。このトランジスタ３４のオフにより、バッテリ３１から２次電源回路５への電圧供給が遮断される。つまり、バッテリ３１の無駄な放電が回避されることになり、バッテリ３１の充電電圧が次回のデータ回避処理に有効に活用される。
【００２０】
仮に、ＣＰＵ２０にプログラムの暴走など何らかの異常が生じて、ＣＰＵ２０からゲートリセット信号G-RSTが出力されなかった場合でも、タイマ３５による一定時間ｔの計時が終了したところで、タイマ３５のQ端子出力が低レベルとなる。これにより、トランジスタ３８がオフしてトランジスタ３４がオフし、ＣＰＵ２０の異常にかかわらず、バッテリ３１から２次電源回路５への電圧供給が遮断される。この点でも、バッテリ３１の無駄な放電が回避されることになり、バッテリ３１の充電電圧が次回のデータ回避処理に有効に活用される。
【００２１】
以上のように、バッテリ３１を有する補助電源回路３０をデータの退避処理のための動作用電源として採用することにより、ＮＡＮＤフラッシュメモリ２１およびＳＤＲＡＭ２２など大容量のメモリが搭載されている場合でも、データの退避処理に必要な十分な時間を確保することができる。よって、大事なデータの消失を未然に防ぐことができて、電気機器としての信頼性の向上が図れる。
【００２２】
しかも、ＣＰＵ２０によるデータの退避処理が終了したとき、およびタイマ３５による一定時間ｔの計時が終了したときには、バッテリ３１から２次電源回路５への電圧供給を遮断するので、バッテリ３１の無駄な放電を回避できて、バッテリ３１の充電電圧を次回のデータ回避処理に有効に活用できるという効果を奏する。
【００２３】
なお、上記実施形態では、大容量のメモリとしてＮＡＮＤフラッシュメモリ２１およびＳＤＲＡＭ２２を例に説明したが、メモリの種類に限定はない。また、大容量のメモリを有するものであれば、電子レジスタやＰＯＳターミナルに限らず、他の電気機器においても同様に実施可能である。その他、この発明は上記各実施形態に限定されるものではなく、要旨を変えない範囲で種々変形実施可能である。
【図面の簡単な説明】
【００２４】
【図１】一実施形態の構成を示すブロック図。
【図２】図１における補助電源回路の具体的な構成を示すブロック図。
【図３】従来構成を示すブロック図。
【符号の説明】
【００２５】
１…電源プラグ、２…電源スイッチ、３…１次電源回路、４…コンデンサ、５…２次電源回路、６…第１電圧検出回路、７…第２電圧検出回路、８，９…ダイオード、２０…ＣＰＵ（制御部）、２１…ＮＡＮＤフラッシュメモリ、２２…ＳＤＲＡＭ、３０…補助電源回路、３１…バッテリ、３５…タイマ、４１…インバータ、４２…ゲート回路
【図１】
2009048366.tif 000003
【図２】
2009048366.tif 000004
【図３】
2009048366.tif 000005