(57)【要約】【課題】    トレンチの深部に埋め込み絶縁体が形成されており、トレンチの浅部の側壁に絶縁層が形成されており、その絶縁層の内側にトレンチ内導体が充填されている構成を備えている半導体装置の耐圧を向上させる技術を提供する。【解決手段】  シリコン半導体層の表面１１ａから深さ方向に形成されているトレンチＴ内に、トレンチＴの内面を覆っている熱酸化シリコン層３２と、トレンチＴの深部において熱酸化シリコン層３２の内面３２ａを覆っている窒化シリコン層４３と、熱酸化シリコン層３２の内面３２ａが窒化シリコン層４３で覆われているトレンチＴの深部に充填されている埋め込み絶縁体４４と、熱酸化シリコン層３２の内面３２ａが窒化シリコン層４３で覆われていないトレンチＴの浅部に充填されているトレンチ内導体３６が形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シリコン半導体層の表面から深さ方向に形成されているトレンチ内に、酸化シリコン層と、窒化シリコン層と、埋め込み絶縁体と、トレンチ内導体が形成されている半導体装置であり、
酸化シリコン層が、トレンチの内面を覆っており、
窒化シリコン層が、トレンチの深部において、酸化シリコン層の内面を覆っており、
埋め込み絶縁体が、酸化シリコン層の内面が窒化シリコン層で覆われているトレンチの深部に充填されており、
トレンチ内導体が、酸化シリコン層の内面が窒化シリコン層で覆われていないトレンチの浅部に充填されていることを特徴とする半導体装置。
【請求項２】
前記トレンチの浅部では、前記トレンチの内面が、前記トレンチの側壁を構成するシリコン半導体を熱酸化した熱酸化シリコン層と、その熱酸化シリコン層の内面に堆積した堆積酸化シリコン層で覆われており、
その堆積酸化シリコン層が、前記埋め込み絶縁体の上端面を覆っていることを特徴とする請求項１の半導体装置。
【請求項３】
前記埋め込み絶縁体が、前記窒化シリコン層で覆われている高さよりも前記シリコン半導体層の表面側に突出しており、
前記埋め込み絶縁体の突出側面が、前記堆積酸化シリコン層で覆われていることを特徴とする請求項２の半導体装置。
【請求項４】
前記堆積酸化シリコン層の内面のうちの最深部位置が、前記埋め込み絶縁体の上端面を覆っている範囲内にあることを特徴とする請求項３の半導体装置。
【請求項５】
前記トレンチの一対の側壁を覆っている前記熱酸化シリコン層の内面間の距離をＬ３とし、
前記窒化シリコン層で覆われている高さよりも前記シリコン半導体層の表面側に突出している埋め込み絶縁体の幅をＬ２とし、
前記トレンチの一対の側壁で前記熱酸化シリコン層の内面を覆っている前記堆積酸化シリコン層の幅をＨ１としたときに、
（Ｌ３−Ｌ２）／４≦Ｈ１の関係であることを特徴とする請求項４の半導体装置。
【請求項６】
前記シリコン半導体層の表面の一部に臨んでいるとともに、前記トレンチに接している第１導電型の第１半導体領域と、
第１半導体領域を取り囲んでいるとともに、前記トレンチ内導体の最深部位置よりも前記シリコン半導体層の表面側に形成されている第２導電型の第２半導体領域と、
第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されている第１導電型の第３半導体領域を備えていることを特徴とする請求項１〜５のいずれか１項の半導体装置。
【請求項７】
前記第３半導体領域内の前記トレンチの底部に接する範囲に、第２導電型のフローティング半導体領域が形成されていることを特徴とする請求項６の半導体装置。
【請求項８】
シリコン半導体層の表面から深さ方向にトレンチを形成する工程と、
シリコン半導体層を熱処理してトレンチの内面に熱酸化シリコン層を形成する工程と、
熱酸化シリコン層の内面を覆う窒化シリコン層を形成する工程と、
トレンチの内部に埋め込み絶縁体を堆積する工程と、
表面から所定深さまでの埋め込み絶縁体を除去する工程と、
埋め込み絶縁体で保護されていない窒化シリコン層を除去する工程と、
トレンチ内に残留している空間にトレンチ内導体を堆積する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記のトレンチ内導体を堆積する工程に先立って、
前記トレンチ内に残留している空間を形成している内面に、堆積酸化シリコン層を堆積する工程を実施することを特徴とする請求項８の半導体装置の製造方法。
【請求項１０】
前記の窒化シリコン層を除去する工程で、前記埋め込み絶縁体の上端面近傍を取り巻く窒化シリコン層が除去されてポケットが形成され、
前記の堆積酸化シリコン層を堆積する工程では、前記堆積酸化シリコン層を、ポケットを充填するまで堆積することを特徴とする請求項９の半導体装置の製造方法。
【請求項１１】
前記の堆積酸化シリコン層を堆積する工程では、前記堆積酸化シリコン層を、前記ポケットに堆積する前記堆積酸化シリコン層の内面に窪みがなくなるまで堆積することを特徴とする請求項１０の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチの深部に埋め込み絶縁体が充填されているとともに、トレンチの浅部に絶縁層で覆われた状態のトレンチ内導体が充填されている半導体装置と、その製造方法に関する。特に、耐圧を向上することができる半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
トレンチの深部に埋め込み絶縁体が充填されているとともに、トレンチの浅部に絶縁層で覆われた状態のトレンチ内導体が充填されている半導体装置が知られている。特許文献１に、上記構成を備えているトレンチゲート型のＭＯＳＦＥＴが開示されている。本明細書に添付した図１０に示すように、このＭＯＳＦＥＴ１００は、n型のソース領域１６０と、p型のボディ領域１５０と、n-型のドリフト領域１２０と、n+型のドレイン領域１８０と、ソース領域１６０とボディ領域１５０を貫通してドリフト領域１２０に達しているトレンチＴを備えている。トレンチＴの深部には埋め込み絶縁体１４４が充填されている。トレンチＴの浅部にはトレンチゲート電極１３６が充填されている。トレンチゲート電極１３６は、ゲート絶縁膜１３２で覆われている。ドリフト領域１２０内には、トレンチＴの底面に接しているp型のフローティング半導体領域１７０が形成されている。
【０００３】
ソース領域１６０を接地し、ドレイン領域１８０に正電圧を印加し、トレンチゲート電極１３６に閾値以上のゲート電圧を印加すると、p型のボディ領域１５０のうちでゲート絶縁膜１３２を介してトレンチゲート電極１３６と対向する箇所がn型に反転し、チャネル領域（図示していない）が形成される。チャネル領域を介し、ソース領域１６０とドレイン領域１８０の間を電流が流れる。
また、トレンチゲート電極１３６に印加する電圧を０Ｖとする。前記したチャネル領域が消滅し、ソース領域１６０とドレイン領域１８０の間を電流が流れなくなる。
【０００４】
p型のフローティング半導体領域１７０が形成されているために、ＭＯＳＦＥＴ１００がオフ状態のときに、ボディ領域１５０とドリフト領域１２０のｐｎ接合界面から空乏層が伸びるとともに、フローティング半導体領域１７０とドリフト領域１２０のｐｎ接合界面からも空乏層が伸びる。したがって、ＭＯＳＦＥＴ１００のオフ状態のときに、ドリフト領域１２０内に広く空乏層が形成される。２箇所のｐｎ接合界面で電界強度を分担することができるので、半導体装置のソース領域１６０とドレイン領域１８０間の耐圧を向上させることができる。
【０００５】
フローティング半導体領域１７０は、トレンチＴの底面に向けてp型不純物を注入して形成する。このため、トレンチＴの底面には、不純物注入時に少なからず損傷が生じている。トレンチＴの深部に埋め込み絶縁体１４４が充填されていると、損傷が生じているトレンチＴの底面からトレンチゲート電極１３６が絶縁され、素子の特性を向上させることができる。
【０００６】
図１１〜図１４を参照してＭＯＳＦＥＴ１００の製造方法を説明する。
図１１に示すように、最初にn+型の半導体層の上部にn-型の半導体層が積層されている半導体基板１１１を準備する。
次に、半導体基板１１１の表面１１１ａからp型不純物を注入して熱処理を行なうことにより、p型のボディ領域１５０を形成する。ボディ領域１５０が形成されないn-型の半導体層が、その後にドリフト領域１２０となる。
次に、表面１１１ａに、トレンチＴを形成する領域に開口を備えているマスクＭを形成する。マスクＭの開口から、表面１１１ａからボディ領域１５０を貫いて、その底面がドリフト領域１２０に至るトレンチＴを形成する。熱処理を行ない、トレンチＴの側壁に犠牲酸化膜１３１を形成する。
次に、トレンチＴの底面に向けてp型の不純物を注入する。不純物は犠牲酸化膜１３１を貫通してトレンチＴの底面近傍のドリフト領域１２０内に注入される。その後に熱処理を実施して、トレンチＴの底部に接する範囲に、p型フローティング半導体領域１７０を形成する。
次に、マスクＭと犠牲酸化膜１３１を除去し、再びトレンチＴの内面に熱酸化膜（図示していない）を形成する。熱酸化膜は、表面１１１ａにも薄く形成される。この熱酸化膜は埋め込み絶縁体１４４を堆積させる際の下地となる（以降、この熱酸化膜を下地膜という）。図１２に示すように、内面が下地膜（図示していない）に覆われたトレンチＴ内と、下地膜（図示していない）に覆われた表面１１１ａに埋め込み絶縁体１４４を堆積させる。
【０００７】
次に、図１３に示すように、トレンチＴ内の浅部の埋め込み絶縁体１４４と下地膜を除去する。また、表面１１１ａの埋め込み絶縁体１４４と下地膜を除去する。ボディ領域１５０とドリフト領域１２０の界面よりも深い位置の埋め込み絶縁体１４４と下地膜のみを残す。
次に、図１４に示すように、再び熱処理を行ない、埋め込み絶縁体１４４が充填されていない深さのトレンチＴの側壁を熱酸化してゲート絶縁膜１３２を形成する。
その後、トレンチＴの浅部にトレンチゲート電極１３６（図１０参照）を充填する。
次に、ソース領域１６０を形成する。
また、半導体基板１１１のn+型の半導体層を所定の厚みになるまで削り、ドレイン領域１８０とする。
【０００８】
【特許文献１】特開２００５−１１６８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の技術では、図１３と図１４に示すように、深部に埋め込み絶縁体１４４が充填されているトレンチＴを熱処理し、図１４に示す熱酸化膜１３２を形成していた。これによると、図１４に点線で示しているＢ領域の熱酸化膜１３２が薄くなりやすい。以下にその理由を説明する。
シリコン等の半導体に熱処理が施されると、表面から酸素が供給されて熱酸化膜が形成される。従来の技術では、熱処理を実施するときに、既に深部に埋め込み絶縁体１４４が形成されている。このため、埋め込み絶縁体１４４の近傍のＢ領域では、埋め込み絶縁体１４４の存在によってガスの循環が阻まれ、熱処理を実施しても酸素が取り込まれ難い。したがって、Ｂ領域は熱酸化し難く、Ｂ領域の熱酸化膜１３２が薄くなりやすい。
また、シリコン等の半導体は、熱酸化膜に変化するときに酸素を取り込んで体積が膨張する。上記Ｂ領域では、この体積膨張が埋め込み絶縁体１４４の存在によって阻まれる。これによっても、Ｂ領域では熱酸化し難い。
これらにより、Ｂ領域では熱酸化膜１３２が薄くなり易い。例えば、Ｂ領域の熱酸化膜１３２の厚さは、Ｂ領域以外の領域でトレンチＴの側壁に形成される熱酸化膜１３２の約６０パーセントの厚さとなることがある。したがって、ＭＯＳＦＥＴ１００ではＢ領域の熱酸化膜１３２の厚さによって耐圧が決まることとなり、耐圧を向上させることが困難である。
本発明は、上記の問題点を解決するために創案された。すなわち、本発明は、トレンチの深部に埋め込み絶縁体が形成されており、トレンチの浅部の側壁に絶縁層が形成されており、その絶縁層の内側にトレンチ内導体が充填されている構成を備えている半導体装置の耐圧を向上させる技術を提供する。
【課題を解決するための手段】
【００１０】
本発明の半導体装置では、シリコン半導体層の表面から深さ方向に形成されているトレンチ内に、酸化シリコン層と、窒化シリコン層と、埋め込み絶縁体と、トレンチ内導体が形成されている。酸化シリコン層は、トレンチの内面を覆っている。窒化シリコン層は、トレンチの深部において、酸化シリコン層の内面を覆っている。埋め込み絶縁体は、酸化シリコン層の内面が窒化シリコン層で覆われているトレンチの深部に充填されている。トレンチ内導体は、酸化シリコン層の内面が窒化シリコン層で覆われていないトレンチの浅部に充填されている。
【００１１】
本発明の半導体装置は、トレンチの深部に埋め込み絶縁体が充填されているとともに、トレンチの浅部に絶縁層で覆われた状態のトレンチ内導体が充填されている半導体装置に広く適用することができる。本発明の半導体装置は、ＭＯＳＦＥＴやＩＧＢＴやアイソレーションやキャパシタ等に適用することができる。本発明をＭＯＳＦＥＴやＩＧＢＴに適用した場合には、トレンチ内導体をトレンチゲート電極として用いることができる。
【００１２】
一般的に、トレンチ深部に充填する埋め込み絶縁体としては、酸化シリコンを充填する。埋め込み絶縁体を所定の深さまで除去する工程よりも前に、トレンチの側壁に熱酸化シリコン層を形成すると、埋め込み絶縁体を除去する工程で、同じ材料である熱酸化シリコン層も除去されてしまう。したがって、従来は、埋め込み絶縁体を除去する工程の後に、トレンチの側壁に熱酸化シリコン層を形成していた。これにより、従来の技術で説明したように、トレンチ内導体の底部が接する熱酸化シリコン層が局所的に薄くなっていた。
本明細書で開示する半導体装置は、トレンチの側壁を覆っている熱酸化シリコン層を、窒化シリコン層で保護した状態で製造する。即ち、熱酸化シリコン層を窒化シリコン層で保護した状態で埋め込み絶縁体を堆積させた後に、所定の深さまで除去する工程を実施する。埋め込み絶縁体がトレンチの深部に充填されていない状態でトレンチ側壁に熱酸化シリコン層を形成することができる。したがって、従来のように、熱酸化シリコン層が局所的に薄くなることを防止し、トレンチの側壁に均一な熱酸化シリコン層を形成することができる。
一般的に、トレンチ内導体の底部（特に、底部の端部）が接している絶縁層には、大きい電位差が加わる。上記した半導体装置では、トレンチ内導体の底部が接する熱酸化シリコン層が薄く形成されることを防止することができるので、半導体装置の耐圧を向上させることができる。
【００１３】
トレンチの浅部では、トレンチの内面が、トレンチの側壁を構成するシリコン半導体を熱酸化した熱酸化シリコン層と、その熱酸化シリコン層の内面に堆積した堆積酸化シリコン層で覆われていることが好ましい。その堆積酸化シリコン層が、埋め込み絶縁体の上端面を覆っていることが好ましい。
この場合、トレンチ内導体が、堆積酸化シリコン層に取り囲まれている状態で収容されている。この構成によると、トレンチ内導体の底部を取り囲む絶縁層を厚く形成することができる。これにより、半導体装置の耐圧をさらに向上させることができる。
【００１４】
埋め込み絶縁体が、窒化シリコン層で覆われている高さよりもシリコン半導体層の表面側に突出しており、埋め込み絶縁体の突出側面が、堆積酸化シリコン層で覆われていることが好ましい。
この場合、突出している埋め込み絶縁体の側面とトレンチ側壁に形成されている熱酸化シリコン層の内面との間にも、堆積酸化シリコン層が堆積されている。トレンチ内導体の底部を取り囲む絶縁層を、さらに厚く形成することができる。これにより、半導体装置の耐圧をさらに向上させることができる。
【００１５】
堆積酸化シリコン層の内面のうちの最深部位置が、埋め込み絶縁体の上端面を覆っている範囲内にあることが好ましい。すなわち、埋め込み絶縁体の上端面を覆っている堆積酸化シリコン層と、トレンチの側壁を覆っている堆積酸化シリコン層の間に、窪みが存在しないことが好ましい。
この場合、トレンチ内導体の底部を取り囲む厚い堆積酸化シリコン層を形成することができるので、熱酸化シリコン層を厚く形成する必要がない。トレンチ内導体の底部を取り囲む絶縁層を厚く形成しながら、トレンチ内導体の側壁には比較的薄い絶縁層を形成することができる。半導体装置がＭＯＳＦＥＴやＩＧＢＴである場合には、トレンチ内導体の側壁を取り囲んでいる絶縁層の厚みが薄いほど、半導体装置がオン状態となるのに必要な閾値電圧を低減化することができる。本態様によると、高い耐圧と低い閾値電圧を兼ね備えた半導体装置を実現することができる。
【００１６】
トレンチの一対の側壁を覆っている熱酸化シリコン層の内面間の距離をＬ３とし、窒化シリコン層で覆われている高さよりもシリコン半導体層の表面側に突出している埋め込み絶縁体の幅をＬ２とし、トレンチの一対の側壁で熱酸化シリコン層の内面を覆っている堆積酸化シリコン層の幅をＨ１としたときに、（Ｌ３−Ｌ２）／４≦Ｈ１の関係であることが好ましい。
埋め込み絶縁体の突出側面から熱酸化シリコン層で覆われているトレンチの側壁までの距離は（Ｌ３−Ｌ２）／２となる。
埋め込み絶縁体の突出側面とトレンチの側壁の間の空間（後記するポケット）では、堆積酸化シリコン層が埋め込み絶縁体の突出側面とトレンチの側壁の双方から成長する。このため、［（Ｌ３−Ｌ２）／２］の値が、堆積酸化シリコン層の幅（厚み）Ｈ１の２倍以下であれば、埋め込み絶縁体の突出側面の周囲が堆積酸化シリコン層で充分に充填される。
【００１７】
本発明をＭＯＳＦＥＴやＩＧＢＴに適用することができる。本発明をＭＯＳＦＥＴ又はＩＧＢＴに適用した半導体装置は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第１導電型の第３半導体領域を備えている。第１半導体領域は、シリコン半導体層の表面の一部に臨んでいるとともに、トレンチに接している。第２半導体領域は、第１半導体領域を取り囲んでいるとともに、トレンチ内導体の最深部位置よりもシリコン半導体層の表面側に形成されている。第３半導体領域は、第２半導体領域の下部に形成されており、第２半導体領域によって第１半導体領域から分離されている。
半導体装置がＭＯＳＦＥＴの場合には、第１半導体領域がソース領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となり、トレンチ内導体がトレンチゲート電極となる。半導体装置がＩＧＢＴの場合には、第１半導体領域がエミッタ領域となり、第２半導体領域がボディ領域となり、第３半導体領域がドリフト領域となり、トレンチ内導体がトレンチゲート電極となる。
【００１８】
第３半導体領域内の、トレンチの底部に接する範囲に第２導電型のフローティング半導体領域が形成されていることが好ましい。
この場合、半導体装置がオフ状態のときには、第２半導体領域と第３半導体領域のｐｎ接合界面から空乏層が伸びるとともに、フローティング半導体領域と第３半導体領域のｐｎ接合界面からも空乏層が伸びる。したがって、半導体装置のオフ状態のときに、第３半導体領域内に広く空乏層が形成される。２箇所のｐｎ接合界面で電界強度を分担することができるので、主電極間の耐圧が高い半導体装置が構成される。
【００１９】
本発明は、新規な半導体装置の製造方法をも実現する。
本発明の半導体装置の製造方法は、シリコン半導体層の表面から深さ方向にトレンチを形成する工程と、シリコン半導体層を熱処理してトレンチの内面に熱酸化シリコン層を形成する工程と、熱酸化シリコン層の内面を覆う窒化シリコン層を形成する工程と、トレンチの内部に埋め込み絶縁体を堆積する工程と、表面から所定深さまでの埋め込み絶縁体を除去する工程と、埋め込み絶縁体で保護されていない窒化シリコン層を除去する工程と、トレンチ内に残留している空間にトレンチ内導体を堆積する工程を備えている。
上記した埋め込み絶縁体で保護されていない窒化シリコン層を除去する工程を実施した後には、窒化シリコン層が埋め込み絶縁体の上端面が位置している深さよりも深い位置まで等方的に除去されることが好ましいが、窒化シリコン層が埋め込み絶縁体の上端面が位置している深さ範囲で除去されていてもよい。
【００２０】
上記した半導体装置の製造方法では、トレンチの側壁を覆っている熱酸化シリコン層を、窒化シリコン層で保護した状態で、埋め込み絶縁体を堆積させてから、その埋め込み絶縁体を所定の深さまで除去する工程を実施する。埋め込み絶縁体がトレンチの深部に充填されていない状態でトレンチ側壁の熱酸化シリコン層を形成する。したがって、従来のように、熱酸化シリコン層が局所的に薄くなることを防止し、トレンチの側壁に均一な熱酸化シリコン層を形成することができる。
一般的に、トレンチ内導体の底部（特に、底部の端部）が接している絶縁層には、大きい電位差が加わる。上記した半導体装置では、トレンチ内導体の底部が接する熱酸化シリコン層が薄く形成されることを防止することができるので、半導体装置の耐圧を向上させることができる。半導体装置が、ＭＯＳＦＥＴやＩＧＢＴ等である場合には、良好な熱酸化シリコン層をゲート絶縁層として用いることができる。
【００２１】
前記したトレンチ内導体を堆積する工程に先立って、トレンチ内に残留している空間を形成している内面に、堆積酸化シリコン層を堆積する工程を実施することが好ましい。
トレンチ内導体を、堆積酸化シリコン層に取り囲まれている状態で収容することができる。この構成によると、トレンチ内導体の底部を取り囲む酸化シリコン層を厚く形成することができるので、半導体装置の耐圧をさらに向上させることができる。
【００２２】
前記した窒化シリコン層を除去する工程で、埋め込み絶縁体の上端面近傍を取り巻く窒化シリコン層が除去されてポケットが形成され、前記した堆積酸化シリコン層を堆積する工程では、堆積酸化シリコン層がポケットを充填するまで堆積することが好ましい。
また、前記の堆積酸化シリコン層を堆積する工程では、堆積酸化シリコン層を、ポケットに堆積する堆積酸化シリコン層の内面に窪みがなくなるまで堆積することが好ましい。
これらにより、トレンチ内導体の底部を取り囲む酸化シリコン層を、さらに厚く形成することができる。
【発明の効果】
【００２３】
本発明によると、トレンチの深部に埋め込み絶縁体が形成されており、トレンチの浅部の側壁に絶縁層が形成されており、その絶縁層の内側にトレンチ内導体が充填されている構成を備えている半導体装置の耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）  以下の工程を以下の順序で実施する。
（１）トレンチを形成する；
（２）トレンチの内面に犠牲酸化膜を形成する；
（３）トレンチの底面に向けて犠牲酸化膜越しに不純物を注入し、トレンチの底部に接する第２導電型のフローティング半導体領域を形成する；
（４）犠牲酸化膜を除去する；
（５）トレンチの内面に熱酸化シリコン層を形成する；
（６）熱酸化シリコン層の内面に窒化シリコン膜を形成する；
（７）トレンチの内部に埋め込み絶縁体を堆積させる；
（８）表面から所定深さまでの埋め込み絶縁体を除去する；
【実施例】
【００２５】
本発明を具現化した半導体装置とその製造方法の実施例を、図１〜図９を参照して説明する。本実施例は、本発明をトレンチゲート型のＭＯＳＦＥＴに適用したものである。本実施例の半導体装置１０の特徴は、図６に示すように、トレンチＴの内面に熱酸化シリコン層３２を形成し、その熱酸化シリコン層３２を窒化シリコン層４３で保護した後に、埋め込み絶縁体４４をトレンチＴ内に堆積し、その後に埋め込み絶縁体４４を所定深さＤ１まで除去することである。
【００２６】
図１の断面図を参照して半導体装置１０の構成を説明する。
半導体装置１０は、半導体基板１１の表面１１ａに臨んでいる複数個のn+型ソース領域６０を備えている。ソース領域６０は、表面１１ａに形成されているソース電極（図示していない。）に接続されている。さらに、半導体装置１０は、ソース領域６０を取り囲んでいるとともに、表面１１ａから所定の深さまでの領域に形成されているp型ボディ領域５０を備えている。ボディ領域５０の下部には、ボディ領域５０によってソース領域６０から分離されているn-型ドリフト領域２０が形成されている。ドリフト領域２０の裏面側には、n+型のドレイン領域８０が形成されている。ドレイン領域８０は、半導体基板１１の裏面１１ｂに形成されているドレイン電極（図示していない）に接続されている。
【００２７】
半導体装置１０には、トレンチＴが形成されている。トレンチＴは、半導体基板１１の表面１１ａから深さ方向に形成されている。トレンチＴには、熱酸化シリコン層３２と、堆積酸化シリコン層３４と、窒化シリコン層４３と、埋め込み絶縁体４４と、トレンチ内導体３６が形成されている。
トレンチＴの内面を構成するシリコン半導体を熱酸化した熱酸化シリコン層３２が、トレンチＴの内面を覆っている。
トレンチＴの浅部では、その内面が、トレンチＴの側壁３８を熱酸化した熱酸化シリコン層３２と、その熱酸化シリコン層３２の内面にＣＶＤ法によって堆積した堆積酸化シリコン層３４で覆われている。
トレンチＴの深部では、その内面が、熱酸化シリコン層３２と窒化シリコン層４３で覆われている。トレンチＴの深部には、埋め込み絶縁体４４が充填されている。埋め込み絶縁体４４は酸化シリコンで形成されている。埋め込み絶縁体４４は、窒化シリコン層４３の上端面４３ｘから表面１１ａ側に突出している。そして、埋め込み絶縁体４４の上端面４４ｘと、埋め込み絶縁体４４の突出部の側面４４ｙ（以降、突出側面４４ｙという）が、堆積酸化シリコン層３４で覆われている。
【００２８】
堆積酸化シリコン層３４の内面３４ａのうちでは、埋め込み絶縁体４４の上端面４４ｘを覆っている内面３４ａが最深であり、それ以外の位置における内面３４ａはどこをとっても、埋め込み絶縁体４４の上端面４４ｘを覆っている堆積酸化シリコン層３４の内面３４ａよりも表面１１ａ側に位置している。すなわち、上端面４４ｘを覆っている部分の周囲の堆積酸化シリコン層３４に窪みが存在していない。
堆積酸化シリコン層３４の外面は、埋め込み絶縁体４４に接している位置で最深となっている。その最深部位置３４ｂから上端面４４ｘを覆う堆積酸化シリコン層３４の内面３４ａまでの距離Ｈ２は、上記幅Ｈ１よりも大きい。
また、トレンチＴの一対の側壁を覆っている熱酸化シリコン層３２の内面３２ａ間の距離をＬ３とし、窒化シリコン層４３から突出している埋め込み絶縁体４４の幅をＬ２とし、トレンチＴの一対の側壁で熱酸化シリコン層３２の内面３２ａを覆っている堆積酸化シリコン層３４の幅をＨ１としたときに、Ｌ３とＬ２とＨ１の間には、（Ｌ３−Ｌ２）／４≦Ｈ１の関係がある。
【００２９】
トレンチＴの浅部には、堆積酸化シリコン層３４に取り囲まれた状態で、トレンチ内導体３６が充填されている。トレンチ内導体３６は、表面１１ａに形成されているゲート電極（図示していない。）に接続されている。なお、トレンチ内導体３６とボディ領域５０は、トレンチ内導体３６の底面が、ボディ領域５０とドリフト領域２０の界面よりも深部に配置される位置関係で形成されている。
さらに、半導体装置１０は、ドリフト領域２０内においてトレンチＴの底部を取り囲む範囲に、p型のフローティング半導体領域７０を備えている。
【００３０】
図２〜図９を参照して半導体装置１０の製造方法を説明する。
半導体装置１０を製造するために、最初にn+型の半導体層の上部にn-型の半導体層が積層されている半導体基板１１を準備する。
次に、図２に示すように、半導体基板１１の表面１１ａからp型不純物を注入する。その後熱処理を行なうことにより、p型不純物が浅部に拡散しているボディ領域５０を形成する。
次に、トレンチＴを形成する部分で開口しているマスクＭを半導体基板１１の表面１１ａに形成し、異方性エッチングしてトレンチＴを形成する。トレンチＴの深さは、２．３μｍ〜３．０μｍとする。トレンチＴの幅は、０．４μｍ〜０．５μｍとする。
次に、トレンチＴを洗浄する。
【００３１】
次に、図３に示すように、熱酸化を行なうことにより、トレンチＴ内に犠牲酸化膜３３を形成する。犠牲酸化膜３３は、半導体層１１とマスクＭの間にも薄く形成される。そして、トレンチＴの底面に向けて犠牲酸化膜３３越しにp型不純物を注入する。熱処理を行なうことにより、p型不純物がトレンチＴの底部を取り囲んで拡散しているフローティング半導体領域７０を形成する。そして、先に形成したマスクＭと犠牲酸化膜３３を除去し、トレンチＴの内面に清浄なシリコン層を露出させる。
次に、再び熱酸化を行なうことにより、トレンチＴ内に熱酸化シリコン層３２を形成する。熱処理の温度は、８００℃〜１１００℃に設定する。熱酸化シリコン層３２の膜厚は１０ｎｍ〜５０ｎｍに設定する。
【００３２】
次に、図４に示すように、ＣＶＤ法を用い、熱酸化シリコン層３２の内面３２ａに窒化シリコン層４３を堆積させる。窒化シリコン層４３でトレンチＴの開口が閉塞しないように、窒化シリコン層４３の膜厚は、５０ｎｍ〜１００ｎｍに設定する。
【００３３】
次に、図５に示すように、ＣＶＤ法を用い、窒化シリコン層４３の内面４３ａに埋め込み絶縁体（酸化シリコン）４４を堆積させ、トレンチＴ内の空間を完全に充填する。埋め込み絶縁体４４の膜厚は、３００ｎｍ〜７００ｎｍに設定する。
【００３４】
次に、図６に示すように、ＲＩＥエッチング等の異方性エッチングにより、表面１１ａから深さＤ１に至るまでの埋め込み絶縁体４４を除去する。
【００３５】
次に、図７に示すように、ウエットエッチング等により、窒化シリコン層４３を等方性エッチングする。エッチング量を窒化シリコン層４３の膜厚よりも大きい量に設定することにより、深さＤ１よりも深い位置の窒化シリコン層４３が等方的に除去される。図７では、深さＤ１から深さＤ２（Ｄ２＞Ｄ１）に至るまでの窒化シリコン層４３が、埋め込み絶縁体４４の上端面４４ｘから等方的にエッチングされている。これによって、埋め込み絶縁体４４の上端面４４ｘ近傍が、窒化シリコン層４３の上端面４３ｘから突出し、埋め込み絶縁体４４の突出端面４４ｙが形成される。突出側面４４ｙの周囲に、ポケットＷが形成される。
次に、トレンチＴの内面を洗浄する。
【００３６】
次に、図８に示すように、ＣＶＤ法を用い、トレンチＴ内に残留している空間を形成している内面に、堆積酸化シリコン層３４を堆積させる。ポケットＷ内では、窒化シリコン層４３の上端面４３ｘと、突出側面４４ｙの双方に、堆積酸化シリコン層３４が堆積する。
前述したように、本実施例では、トレンチＴの一対の側壁を覆っている熱酸化シリコン層３２の内面３２ａ間の幅をＬ３としている。また、トレンチＴの一対の側壁で熱酸化シリコン層３２の内面３２ａを覆っている堆積酸化シリコン層３４の幅（厚み）をＨ１としている。埋め込み絶縁体４４の突出部分の幅はＬ２としている。埋め込み絶縁体４４の突出側面４４ｙと、窒化シリコン層４３の上端面４３ｘとの間の距離の最大値は、（Ｌ３−Ｌ２）／２となる。埋め込み絶縁体４４の上端面４４ｘが位置する深さで、ポケットＷの幅が最大値となっている。堆積酸化シリコン層３４の幅Ｈ１が、このポケットＷの半分の幅（Ｌ３−Ｌ２）／４よりも大きくなるまで堆積酸化シリコン層３４を堆積させる。これにより、ポケットＷが堆積酸化シリコン層３４で完全に充填される。埋め込み絶縁体４４の上端面４４ｘを覆っている部分の周囲に窪みが存在しない堆積酸化シリコン層３４を形成する。
【００３７】
堆積酸化シリコン層３４を堆積した後に、図９に示すように、堆積酸化シリコン層３４に取り囲まれた状態で、トレンチＴ内にトレンチ内導体３６を堆積する。
そして、表面１１ａ上に形成された熱酸化シリコン層３２と、堆積酸化シリコン層３４と、トレンチ内導体３６を除去し、既知の方法でソース領域６０（図１参照）を形成する。また、半導体基板１１のn+型の半導体層を所定の厚みになるまで削り、ドレイン領域８０（図１参照）とする。既知の方法で、ソース領域６０に接続されているソース電極や、トレンチ内導体３６に接続されているゲート電極や、ドレイン領域８０に接続されているドレイン電極を形成する（図１参照）。
【００３８】
半導体装置１０のソース領域６０を接地し、ドレイン領域８０に正電圧を印加し、トレンチ内導体３６に閾値以上のゲート電圧を印加する。これにより、p型のボディ領域５０のうちで熱酸化シリコン層３２と堆積酸化シリコン層３４を介してトレンチ内導体３６と対向する箇所がn型に反転し、チャネル領域（図示していない）が形成される。チャネル領域を介し、ソース領域６０とドレイン領域８０の間を電流が流れる。
また、トレンチ内導体３６に印加する電圧を０Ｖとする。これにより、前記したチャネル領域が消滅し、ソース領域６０とドレイン領域８０の間を電流が流れなくなる。
【００３９】
本実施例の半導体装置１０の製造方法では、先に、トレンチＴの側壁３８に熱酸化シリコン層３２を形成する。その後に、熱酸化シリコン層３２を窒化シリコン層４３で保護する。その後に、トレンチＴの深部に埋め込み絶縁体４４を堆積させてから、その埋め込み絶縁体４４を所定の深さまで除去する。窒化シリコン層４３で保護されているので、埋め込み絶縁体４４を除去する際に、同じ材質の熱酸化シリコン層３２が除去されてしまうことがない。熱酸化シリコン層３２を残存させることができる。この方法によって、埋め込み絶縁体４４がトレンチＴの深部に充填されていない状態でトレンチＴの側壁３８の熱酸化シリコン層３２を形成する。従来のように、熱酸化シリコン層３２が局所的に薄くなることを防止し、トレンチＴの側壁に均一な熱酸化シリコン層３２を形成することができる。
一般的に、トレンチ内導体３６の底部（特に、底部の端部）が接している絶縁層には、大きい電位差が加わる。半導体装置１０では、トレンチ内導体３６の底部が接する熱酸化シリコン層３２が薄く形成されることを防止することができるので、半導体装置１０の耐圧を向上させることができる。
【００４０】
また、半導体装置１０では、トレンチ内導体３６が、堆積酸化シリコン層３４に取り囲まれている状態で収容されている。また、その堆積酸化シリコン層４を、ポケットＷに堆積酸化シリコン層３４を窪みが存在しなくなるまで堆積している。トレンチ内導体３６の底部を取り囲む絶縁層を厚く形成することができ、半導体装置１０の耐圧をさらに向上させることができる。
【００４１】
また、本実施例の半導体装置１０では、埋め込み絶縁体４４が、窒化シリコン層４３で挟まれた状態で形成されている。一般的に、埋め込み絶縁体４４は、酸化シリコンにより形成される。堆積された酸化シリコンは、圧縮型の応力を有している。一方、窒化シリコンは、引張型の応力を有している。したがって、双方を積層させることにより、応力がキャンセルされる。埋め込み絶縁体４４が充填されているトレンチＴの深部が高い圧縮応力を有していると、周囲のシリコンの結晶欠陥を誘発し易い。本実施例の半導体装置１０では、トレンチＴの深部を低応力化することができるので、周囲のシリコンの結晶欠陥を減少させることができる。
【００４２】
また、従来は、埋め込み絶縁体４４を堆積させる際に、埋め込み絶縁体４４と周囲の半導体層との界面の状態を安定化させるために、予めトレンチの内面に下地の熱酸化膜を形成していた。本実施例の半導体装置１０では、トレンチＴの深部の内面に形成する熱酸化シリコン層３２が、埋め込み絶縁体４４を堆積させる際に下地を兼ねることができる。本実施例の製造方法では、下地の熱酸化膜を形成する工程を削減することができる。
【００４３】
本実施例では、半導体装置１０が、トレンチ内導体３６を取り囲む堆積酸化シリコン層３４を備えている場合について説明したが、堆積酸化シリコン層３４を備えていなくてもよい。堆積酸化シリコン層３４を堆積させる工程を削除しても、熱酸化シリコン層３２を、トレンチＴの側壁に均一な状態で残すことができる。
また、本実施例では、ポケットＷに堆積する堆積酸化シリコン層３４の上面に窪みがなくなるまで堆積酸化シリコン層３４を堆積する場合について説明した。このように、堆積酸化シリコン層３４でポケットＷを完全に充填することが好ましいが、完全に充填しなくてもよい。
本実施例では、埋め込み絶縁体４４が、窒化シリコン層４３からシリコン半導体層１１の表面１１ａ側に突出している場合について説明したが、埋め込み絶縁体４４の上端面４４ｘと同程度の高さまで窒化シリコン層４３が残存していてもよい。
本実地例の半導体装置１０では、半導体装置１０がトレンチＴの底部を取り囲んでいるp型のフローティング半導体領域７０を備えている場合について説明したが、フローティング半導体領域７０はなくてもよい。
【００４４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００４５】
【図１】半導体装置１０の要部断面図である。
【図２】半導体装置１０の製造工程を示す。
【図３】半導体装置１０の製造工程を示す。
【図４】半導体装置１０の製造工程を示す。
【図５】半導体装置１０の製造工程を示す。
【図６】半導体装置１０の製造工程を示す。
【図７】半導体装置１０の製造工程を示す。
【図８】半導体装置１０の製造工程を示す。
【図９】半導体装置１０の製造工程を示す。
【図１０】従来のＭＯＳＦＥＴ１００の要部断面図である。
【図１１】従来のＭＯＳＦＥＴ１００の製造工程を示す。
【図１２】従来のＭＯＳＦＥＴ１００の製造工程を示す。
【図１３】従来のＭＯＳＦＥＴ１００の製造工程を示す。
【図１４】従来のＭＯＳＦＥＴ１００の製造工程を示す。
【符号の説明】
【００４６】
１０：半導体装置
１１：半導体基板
１１ａ：表面
１１ｂ：裏面
２０：ドリフト領域
３２：熱酸化シリコン層
３２ａ：内面
３３：犠牲酸化膜
３４：堆積酸化シリコン層
３４ａ：内面
３６：トレンチ内導体
４３：窒化シリコン層
４３ｘ：上端面
４４：埋め込み絶縁体
４４ｘ：上端面
４４ｙ：突出側面
５０：ボディ領域
６０：ソース領域
７０：フローティング半導体領域
８０：ドレイン領域
Ｔ：トレンチ
Ｗ：ポケット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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