(57)【要約】【課題】本発明は、半導体記憶装置内の単位セルがキャパシタとフローティングボディーの全てにデータに対応する電荷とホールを格納することができるようにすることにより、リフレッシュ性能を向上させることができる半導体記憶装置及びその動作方法を提供する。【解決方法】本発明の一実施形態に係る半導体記憶装置は、ボディーがフローティングされたトランジスタと電荷を格納するためのキャパシタで構成された単位セル、単位セルを活性化するためのワードライン、及び単位セルにデータを伝達するビットラインを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
ボディーがフローティングされたトランジスタと電荷を格納するためのキャパシタで構成された単位セルと、
前記単位セルを活性化するためのワードラインと、
前記単位セルにデータを伝達するビットラインと
を含む半導体記憶装置。
【請求項２】
入力されるデータを前記キャパシタとトランジスタ内の前記ボディーに全て格納することを特徴とする請求項1に記載の半導体記憶装置。
【請求項３】
前記ボディーは、ビットラインに印加されたデータに対応して決定されるホットキャリアの生成に伴いホールを格納することを特徴とする請求項2に記載の半導体記憶装置。
【請求項４】
前記ワードラインに電源電圧より高い高電圧が印加されると、前記ビットラインに伝達されたデータを前記キャパシタに格納することを特徴とする請求項1に記載の半導体記憶装置。
【請求項５】
前記ワードラインに「1」のデータに対応する電圧レベルの1/3〜1/2範囲の電圧が印加されると、前記ビットラインに伝達されたデータに対応して決定されるホットキャリアの生成に伴い前記ボディーにホールが格納されることを特徴とする請求項4に記載の半導体記憶装置。
【請求項６】
前記ワードラインに「0」のデータに対応する電圧レベルより低い電圧が印加されると、前記ワードラインに連結された単位セルは非活性化されることを特徴とする請求項1に記載の半導体記憶装置。
【請求項７】
前記ビットラインは、データが伝達されない場合、プリチャージ電圧を維持することを特徴とする請求項1に記載の半導体記憶装置。
【請求項８】
前記キャパシタの一側に連結されたプレートに前記プリチャージ電圧と同等の電圧レベルが印加されることを特徴とする請求項7に記載の半導体記憶装置。
【請求項９】
前記単位セルに「1」に対応する論理レベルが格納された場合、前記トランジスタの閾値電圧が低くなることを特徴とする請求項8に記載の半導体記憶装置。
【請求項１０】
書込み命令に対応してデータを単位セル内のキャパシタ及びトランジスタのフローティングボディーに順次格納する書込み段階と、
読取り命令に対応して前記単位セルからデータを出力する読取り段階と、
リフレッシュ命令に対応して前記キャパシタ及び前記フローティングボディーを順次リフレッシュするリフレッシュ段階と
を含む半導体記憶装置の動作方法。
【請求項１１】
前記単位セルが選択されていない場合、ビットラインはプリチャージ電圧を維持し、ワードラインは非活性電圧を維持することを特徴とする請求項10に記載の半導体記憶装置の動作方法。
【請求項１２】
前記キャパシタの一側に連結されたプレートには、前記プリチャージ電圧と同等のレベルの電圧を印加することを特徴とする請求項11に記載の半導体記憶装置の動作方法。
【請求項１３】
前記書込み段階は、
ワードラインに第1制御電圧を印加してビットラインに伝達されたデータを前記キャパシタに格納する段階と、
前記ワードラインに第2制御電圧を印加して前記データを前記フローティングボディーに格納する段階と、
前記ワードラインに非活性電圧を印加して前記単位セルを非活性化する段階と
を含む請求項10に記載の半導体記憶装置の動作方法。
【請求項１４】
前記フローティングボディーに格納する段階は、
前記データが「1」の場合、前記ビットラインに「1」のデータに対応する論理ハイレベルより高いレベルのハイデータ電圧が印加される段階と、
前記第2制御電圧と前記ハイデータ電圧に対応して形成されたホットキャリアを介し、前記フローティングボディーに多数のホールを残す段階と、
前記データが「0」の場合、前記ビットラインに「0」のデータに対応する論理ローレベルが印加されてホットキャリアの生成を阻止する段階と
を含む請求項13に記載の半導体記憶装置の動作方法。
【請求項１５】
前記第1制御電圧は電源電圧より高い高電圧であり、前記第2制御電圧は前記ハイデータ電圧のレベル及び前記論理ハイレベルのうちいずれか1つの1/3〜1/2の範囲内の電位を有することを特徴とする請求項14に記載の半導体記憶装置の動作方法。
【請求項１６】
前記フローティングボディーに前記多数のホールが格納されていない場合の逆方向維持に必要な電圧と、前記多数のホールが格納された場合、前記フローティングボディーの電圧上昇分を合わせた値を第1電圧とし、前記第1電圧に前記ワードラインの電位が非活性電圧から高電圧に変化するに伴う前記フローティングボディーの電圧上昇分を合わせた値を第2電圧とすれば、前記論理ローレベルの電位は前記第1電圧よりは高く、前記第2電圧よりは低いことを特徴とする請求項14に記載の半導体記憶装置の動作方法。
【請求項１７】
前記リフレッシュ段階は、
ワードラインに第1制御電圧を印加して前記単位セルからデータを出力し増幅する段階と、
前記ワードラインに前記第1制御電圧を印加してビットラインに伝達されたデータを前記キャパシタに格納する段階と、
前記ワードラインに第2制御電圧を印加して前記データを前記フローティングボディーに格納する段階と、
前記ワードラインに非活性電圧を印加して前記単位セルを非活性化する段階と
を含む請求項10に記載の半導体記憶装置の動作方法。
【請求項１８】
前記第1制御電圧は電源電圧より高い高電圧であり、前記第2制御電圧は前記ハイデータ電圧のレベル、あるいは「1」のデータに対応する論理ハイレベルの1/3〜1/2の範囲内の電位を有することを特徴とする請求項17に記載の半導体記憶装置の動作方法。
【請求項１９】
前記非活性電圧は、「0」のデータに対応する論理ローレベルより低い電位を有することを特徴とする請求項17に記載の半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に半導体記憶装置の高集積化に伴い大きさが縮小したセルで発生する問題を解決するための単位セル構造及び半導体記憶装置の動作方法に関する。
【背景技術】
【０００２】
複数の半導体装置で構成されたシステムにおいて、半導体記憶装置はデータを格納するためのものである。データ処理装置、例えば、中央処理装置(CPU)などから要請を受けると、半導体記憶装置は要請とともに伝達されるアドレスに対応する単位セルからデータを出力するか、単位セルにデータを格納する。
【０００３】
半導体記憶装置のデータ格納容量が増加する反面、多数の単位セルを含む半導体記憶装置の大きさは徐々に小さくなっており、読取りあるいは書込み動作のための幾多の構成要素の大きさもまた縮小している。したがって、半導体記憶装置内部に不要に重畳される配線あるいはトランジスタがあれば、統合してそれぞれの要素が占める面積を最小化することが重要である。さらに、多数の単位セルは半導体記憶装置内の最大の面積を占めているので、多数の単位セルの大きさを縮小させることもまた集積度の向上に大きな影響を及ぼす。
【０００４】
図1は、一般的な半導体記憶装置内の単位セルを説明するための回路図である。特に、半導体記憶装置のうち電源が印加された状態でデータを記憶することができる揮発性記憶装置であるDRAM(Dynamic Random Access Memory)を例に挙げて説明する。
【０００５】
図示されているように、半導体記憶装置内の単位セルは1つのトランジスタと1つのキャパシタで構成されている。ここで、トランジスタの一側の活性領域はビットライン(BL)が連結されており、他の一側の活性領域はキャパシタの一側と連結された格納ノード(SN)と連結されている。併せて、トランジスタのゲートはワードライン(WL)と連結されており、ボディー(body)はボディー電圧(VBB)に連結されている。
【０００６】
前述の単位セルは、ワードラインに高電圧(VPP)が印加され活性化された状態で、ビットラインを介し「1」または「0」のデータに対応する論理レベルを格納ノードに伝達し、伝達されたレベルをキャパシタに格納する。このとき、ワードラインに印加される電圧は単位セル内のトランジスタをターンオンさせるための電圧であり、半導体記憶装置の実施形態に従って高電圧(VPP)よりレベルの低い電源電圧(VDD)あるいはコア電圧(VCORE)が印加されることもある。通常、ワードラインに高電圧を印加するのは、トランジスタのしきい値電圧などの理由でデータの伝達が円滑に行われないことを防止するためである。
【０００７】
格納ノードに伝達された「1」または「0」のデータに対応する論理レベルは、通常コア電圧または接地電圧(0 V)である。キャパシタの他側に印加される0.5*VCOREのプレート(plate)電圧により、「1」のデータが印加された場合キャパシタの両端には+0.5*VCORE電圧が印加され、「0」のデータが印加された場合は-0.5*VCOREが印加される。
【０００８】
「1」のデータがキャパシタに印加された場合、格納ノードに臨時格納された電荷は格納ノードの接合で発生する漏洩電流、及びキャパシタの特性による漏洩電流などの幾多の漏洩電流により時間の経過に伴って減少することになる。これを克服するため、半導体記憶装置が書込み動作中に単位セル内の格納ノードに多い電荷を格納することができるようにするため、単位セル内のキャパシタの静電容量値(Cs)を大きくすべく努力した。キャパシタの静電容量値を大きくするための代表的な例として、キャパシタの絶縁膜に用いていた酸化膜を窒化された酸化膜、高誘電膜などのような誘電定数の大きい絶縁膜に変更する方法、または2次元の平面構造を有していたキャパシタを3次元のシリンダ構造、トレンチ構造などに形成してキャパシタの両側電極の表面積を増加させる方法が提案されていた。
【０００９】
しかし、デザインルール(Design Rule)の減少に伴い、キャパシタを形成することができる平面面積の減少は不可避である。狭い面積に高い高さを有するキャパシタを製作するために縦横比(aspect ratio)が高い物質を用いてパターンを形成するが、面積が徐々に減少すれば、それに伴いキャパシタの高さまたは深さを増加させることには限界が発生する。
【００１０】
さらに、キャパシタ内の絶縁膜を構成する物質の開発も困難になるに伴い、50nm以下のデザインルールのもとでは、半導体記憶装置がデータを読み取るか書き込む動作だけでなく、データが消失することを防止するためのリフレッシュ動作の遂行に適すると知られていた25fF以上のキャパシタの静電容量を確保するのが困難である。併せて、デザインルールが減少した状況で、単位セル内の格納ノードの接合抵抗の値とトランジスタのターンオン抵抗値が大きくなるに伴い、読取り及び書込み動作の遂行は一層難しくなる。
【００１１】
図2は、改良された半導体記憶装置内の単位セルを説明するための回路図である。
【００１２】
図示されているように、半導体記憶装置内の単位セルは1つのトランジスタを含むが、従来にデータを格納するために用いていたキャパシタを含まない構造を有する。従来とは異なり、単位セルはキャパシタを含まないだけでなく単位セル内のトランジスタのボディーをフローティング(floating)させ、以下ではこれをフローティングボディー(FB)とする。フローティングボディーを有する単位セルでは、書込み動作時にホットキャリア(hot carrier)が多く生成するようワードラインに印加される電圧レベルをトランジスタの一側の活性領域に連結されたビットラインに印加される電圧の1/2あるいは1/3程度に低下させ、トランジスタの他の一側の活性領域であるソースラインを接地電圧(GND)と連結する。
【００１３】
このとき、「1」に対応するデータが印加されると書込み動作中ビットライン(BL)の接合部位でホットキャリアが多量発生し、発生した電子(electron)等はビットライン(BL)部位に抜け出し、それにより発生したホール(hole)はフローティングボディー(FB)に残っていることになる。逆に、「0」に対応するデータが伝達される場合、ビットライン(BL)の接合部位でホットキャリアが発生しないので、フローティングボディー(FB)にホールが残らない。このように格納されたホールは、読取り動作で単位セル内のトランジスタのしきい値電圧を低下させることになり、トランジスタに流れる電流を増加させる役割を果たす。即ち、ホールがトランジスタのフローティングボディーに格納された場合は、格納されていない場合に比べてより大きい読取り電流が流れることになるので、単位セルに「1」及び「0」のいずれか1つに対応するデータが格納されているのか区分することができるようになる。
【００１４】
図2に示された単位セルは、大きい面積を占めるキャパシタを含む必要がないので半導体記憶装置の集積度を高めることができたが、従来の技術の単位セルが有していた欠点と似て、単位セル内のトランジスタのフローティングボディーが格納するホールの量も、時間の経過に伴いソースライン接合またはビットライン接合による漏洩電流などによって減少することを防止することができない。
【００１５】
通常、ソースライン及びビットラインと連結されるトランジスタの活性領域は、連結される金属層との接合による抵抗を低減させるため、高い濃度の不純物を含む。しかし、トランジスタの活性領域(即ち、ソースあるいはドレーン領域)が非常に高い濃度の不純物でドーピングされると、活性領域とフローティングボディー間の漏洩電流が増加することになる。これにより、時間が経過すればフローティングボディーに格納されたホールの量が減少しやすい。特に、このような漏洩電流は温度が高くなるほど増加するので、高温で半導体記憶装置の単位セルに格納されたデータが消失する恐れがさらに大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、半導体記憶装置内の単位セルがキャパシタとフローティングボディーの全てにデータに対応する電荷とホールを格納することができるようにすることにより、リフレッシュ性能を向上させることができる半導体記憶装置の構造及び動作方法を提供する。
【課題を解決するための手段】
【００１７】
本発明に係る半導体記憶装置は、ボディーがフローティングされたトランジスタと電荷を格納するためのキャパシタで構成された単位セルと、前記単位セルを活性化するためのワードラインと、前記単位セルにデータを伝達するビットラインとを含む。
【００１８】
好ましくは、入力されるデータを前記キャパシタとトランジスタ内の前記ボディーの全てに格納する。
【００１９】
好ましくは、前記ボディーはビットラインに印加されたデータに対応して決定されるホットキャリアの生成に伴いホールを格納する。
【００２０】
好ましくは、前記ワードラインに電源電圧より高い高電圧が印加されると、前記ビットラインに伝達されたデータを前記キャパシタに格納する。
【００２１】
好ましくは、前記ワードラインに「1」のデータに対応する電圧レベルの1/3〜1/2範囲の電圧が印加されると、前記ビットラインに伝達されたデータに対応して決定されるホットキャリアの生成に伴い前記ボディーにホールが格納される。
【００２２】
好ましくは、前記ワードラインに「0」のデータに対応する電圧レベルより低い電圧が印加されると、前記ワードラインに連結された単位セルは非活性化される。
【００２３】
好ましくは、前記ビットラインはデータが伝達されない場合、プリチャージ電圧を維持する。
【００２４】
好ましくは、前記キャパシタの一側に連結されたプレートに前記プリチャージ電圧と同等の電圧レベルが印加される。
【００２５】
好ましくは、前記単位セルに「1」に対応する論理レベルが格納された場合、前記トランジスタの閾値電圧が低くなる。
【００２６】
本発明に係る半導体記憶装置の動作方法は、書込み命令に対応してデータを単位セル内のキャパシタ及びトランジスタのフローティングボディーに順次格納する書込み段階と、読取り命令に対応して前記単位セルからデータを出力する読取り段階と、リフレッシュ命令に対応して前記キャパシタ及び前記フローティングボディーを順次リフレッシュするリフレッシュ段階とを含む。
【００２７】
好ましくは、前記単位セルが選択されていない場合、ビットラインはプリチャージ電圧を維持し、ワードラインは非活性電圧を維持する。
【００２８】
好ましくは、前記キャパシタの一側に連結されたプレートには前記プリチャージ電圧と同等のレベルの電圧を印加する。
【００２９】
好ましくは、前記書込み段階は、ワードラインに第1制御電圧を印加してビットラインに伝達されたデータを前記キャパシタに格納する段階と、前記ワードラインに第2制御電圧を印加して前記データを前記フローティングボディーに格納する段階と、前記ワードラインに非活性電圧を印加して前記単位セルを非活性化する段階とを含む。
【００３０】
好ましくは、前記フローティングボディーに格納する段階は、前記データが「1」の場合、前記ビットラインに「1」のデータに対応する論理ハイレベルより高いレベルのハイデータ電圧が印加される段階と、前記第2制御電圧と前記ハイデータ電圧に対応して形成されたホットキャリアを介し、前記フローティングボディーに多数のホールを残す段階と、前記データが「0」の場合、前記ビットラインに「0」のデータに対応する論理ローレベルが印加されてホットキャリアの生成を阻止する段階とを含む。
【００３１】
好ましくは、前記第1制御電圧は電源電圧より高い高電圧であり、前記第2制御電圧は前記ハイデータ電圧のレベル及び前記論理ハイレベルのうちいずれか1つの1/3〜1/2の範囲内の電位を有する。
【００３２】
好ましくは、前記フローティングボディーに前記多数のホールが格納されていない場合の逆方向維持に必要な電圧と、前記多数のホールが格納された場合、前記フローティングボディーの電圧上昇分を合わせた値を第1電圧とし、前記第1電圧に前記ワードラインの電位が非活性電圧から高電圧に変化するに伴う前記フローティングボディーの電圧上昇分を合わせた値を第2電圧とすれば、前記論理ローレベルの電位は前記第1電圧よりは高く、前記第2電圧よりは低い。
【００３３】
好ましくは、前記リフレッシュ段階は、ワードラインに第1制御電圧を印加して前記単位セルからデータを出力し増幅する段階と、前記ワードラインに前記第1制御電圧を印加してビットラインに伝達されたデータを前記キャパシタに格納する段階と、前記ワードラインに第2制御電圧を印加して前記データを前記フローティングボディーに格納する段階と、前記ワードラインに非活性電圧を印加して前記単位セルを非活性化する段階とを含む。
【００３４】
好ましくは、前記第1制御電圧は電源電圧より高い高電圧であり、前記第2制御電圧は前記ハイデータ電圧のレベル、あるいは「1」のデータに対応する論理ハイレベルの1/3〜1/2の範囲内の電位を有する。
【００３５】
好ましくは、前記非活性電圧は「0」のデータに対応する論理ローレベルより低い電位を有する。
【発明の効果】
【００３６】
本発明は、半導体記憶装置内の単位セルが通常のDRAMの単位セルが有している構造的特徴と、フローティングボディー単位セルの構造的特徴とを全て有することにより単位セルの大きさを縮小させることができるので、半導体記憶装置の全体の面積を減少させることができるという利点がある。
さらに、本発明は単位セルのデータ出力速度を速めることができ、漏洩電流を減少させてリフレッシュ特性を向上させ、全体の消費電力を低減させることができるという利点がある。
【発明を実施するための最良の形態】
【００３７】
本発明の一実施形態に係る半導体記憶装置は、ボディーがフローティングされた1つのトランジスタと電荷を格納するための1つのキャパシタで構成された複数の単位セル、複数の単位セルを活性化するための複数のワードライン、及び複数の単位セルにデータを伝達する複数のビットラインを含む。
【００３８】
以下、図を参照しながら本発明の実施形態に対し詳しく説明する。
図3は、本発明の一実施形態に係る半導体記憶装置内の単位セルを説明するための回路図である。
【００３９】
図示されているように、半導体記憶装置内の単位セルは1つのトランジスタと1つのキャパシタで構成されている。図2に示された単位セルが有するソースライン接合またはビットライン接合による漏洩電流などによる欠点を克服するため、単位セルはトランジスタの一側にキャパシタを連結した構造を有する。さらに、単位セル内のトランジスタのボディーをボディー電圧に連結していた従来の技術とは異なり、トランジスタのボディーがフローティングされる。よって、時間の経過に伴いフローティングボディーに格納されたホールが消えてもキャパシタにデータを格納することができるので、図2に示された単位セルが有する欠点を克服することができる。
【００４０】
即ち、従来の半導体記憶装置内の単位セルがデザインルールの減少に伴ってキャパシタの大きさが縮小し、キャパシタの静電容量を十分確保することができなかった反面、本発明に係る半導体メモリ装置は、トランジスタのボディーをフローティングしてホールを格納することができるようにすることにより、キャパシタの静電容量が小さくとも単位セルがデータを格納することができる時間をさらに延長することができ、単位セル内に含まれたキャパシタが一定の静電容量以上を有するように設計しなければならない負担から脱することができる。併せて、トランジスタのフローティングボディーにのみデータに対応するホールを格納する図2に示された単位セルに比べ、図3に示された単位セルはデータを格納することができる時間がより長いという特性がある。このような特性等は、直ぐ半導体記憶装置のリフレッシュ動作特性が向上する結果をもたらす。
【００４１】
図4は、図3に示された単位セルを含む半導体記憶装置の動作方法を説明するための表である。
【００４２】
図4に示されているように、半導体記憶装置の動作は大きく書込み動作、読取り動作及びリフレッシュ動作に区分することができる。書込み動作は、非活性化状態にある単位セルに「1」または「0」に対応するデータを伝達して格納したあと、再度非活性化状態に維持される。読取り動作は、非活性化状態にある単位セルを活性化して単位セル内に格納された「1」または「0」に対応するデータを読み出したあと、単位セル内の格納ノードをリフレッシュして再度非活性化状態に維持させる。終りに、リフレッシュ動作は非活性化状態に維持されていた単位セルを選択して格納ノードとフローティングボディーをリフレッシュするための電圧を印加したあと、再度非活性化状態に維持する。以下では、それぞれの動作を行なうためワードライン、ビットライン及びプレートに印加する電圧レベルを検討してみる。
【００４３】
先ず、書込み動作を検討してみる。半導体記憶装置内の単位セルが非活性化された状態では、単位セル内のトランジスタのゲートに連結されたワードラインに非活性電圧(VLL)を、トランジスタの一側に連結されたビットラインにはプリチャージ電圧(0.5*(VH-VL))を印加する。ここで、非活性電圧はトランジスタをターンオフ状態にあるようにする電圧レベルであって、論理ローレベル(VL)より低く、プリチャージ電圧は「1」と「0」のデータに対応する論理ハイレベル(VH)と論理ローレベル(VL)の中央値である。
【００４４】
非活性化された状態から脱して「1」または「0」のデータを単位セルに書き込む場合、先ずワードラインに高電圧を印加してビットラインに印加された「1」または「0」のデータ等が損失を最小化した状態で格納ノードに伝達されるようにする。以後、半導体記憶装置はワードラインに論理ハイレベルあるいはハイデータ電圧(VHD)の1/3〜1/2程度のレベルを有するハイゲート電圧(VHG)を印加し、ビットラインにはフローティングボディーにデータを格納するための電圧レベルを印加する。単位セルに伝達されるデータが「1」である場合、フローティングボディーにデータを格納するためには論理ハイレベルよりさらに高いレベルのハイデータ電圧をビットラインに印加すれば、ハイデータ電圧が印加された接合部分でホットキャリアが発生することになり、このようなホットキャリアのうち電子は接合部分に抜け出し、ホール等だけが単位セル内のトランジスタのフローティングボディーに格納される。ここで、フローティングボディーに「1」のデータを格納するためのホットキャリアは、ワードラインにハイゲート電圧を印加するか非活性電圧を印加した場合、ビットラインが論理ハイレベルであるか論理ハイレベルより高いレベルであるハイデータ電圧が印加されると発生し得る。一方、単位セルに「0」のデータを書き込む場合は論理ローレベルをビットラインに印加し、この場合は接合部分でホットキャリアが発生しないので、フローティングボディーにホールが残らない。
【００４５】
以後、格納ノードとフローティングボディーに順次データを書き込み終えれば、ワードラインに非活性電圧を印加して単位セルを非活性化させ、ビットラインはプリチャージ電圧(0.5*(VH-VL))にプリチャージさせる。
【００４６】
読取り動作では、ワードラインに高電圧を印加して単位セルを活性化すれば、単位セル内の格納ノード及びフローティングボディーに格納されたデータがビットラインに伝達される。単位セルが活性化される前(ワードラインに非活性電圧が印加されている時点)にプリチャージ電圧に維持されていたビットラインは、単位セルから出力されるデータにより電圧レベルが上昇または下降する。データの伝達でビットラインの電位が変化すると、センスアンプ(図示省略)がその差を増幅して伝達する。以後、増幅されたデータを再度元の単位セルに伝達して格納する。即ち、増幅されたデータをワードラインに高電圧を印加された状態で単位セル内の格納ノードに伝達して先ず格納し、以後ワードラインにハイゲート電圧を印加してビットラインに印加されたデータの状態に従い、ホットキャリアの生成有無を介しフローティングボディーにホールが残るか残らなくなる。格納ノードとフローティングボディーを元々格納されていたデータに対応する状態に回復させた後、ワードラインに非活性電圧を印加してビットラインをプリチャージさせる。
【００４７】
終りに、リフレッシュ動作を検討してみる。ワードラインに非活性電圧が印加され、ビットラインがプリチャージされた非活性化状態で、単位セル内の格納ノードとフローティングボディーは順次リフレッシュされる。即ち、単位セル内の格納ノードをリフレッシュするため、ワードラインに高電圧を印加して単位セル内に格納されたデータを出力したあと増幅して再度格納ノードに格納し、ワードラインにハイゲート電圧を印加し、ビットラインの状態に従ってホットキャリアの生成有無を介しフローティングボディーにホールが残るか残らなくなる。リフレッシュ動作を完了すれば、半導体記憶装置はワードラインに非活性電圧を印加してビットラインをプリチャージさせる。
【００４８】
前述のように、書込み動作、読取り動作及びプリチャージ動作を行なうにあたって、単位セル内に含まれたキャパシタの一側に連結されたプレートには、プリチャージ電圧と同等なレベルの電圧が供給される。
【００４９】
図4に示されているように、図3に示された半導体記憶装置内の単位セルは、単位セル内のデータを二箇所(フローティングボディーとキャパシタ)に互いに異なる方式で格納し、二箇所のそれぞれをリフレッシュしてデータを維持する。しかし、半導体記憶装置は単位セルに格納されたデータを読み取る場合は、それぞれに格納されたデータを順次読み取るのではなく同時に読み取る。
【００５０】
一方、図3に示された半導体記憶装置内の単位セルの場合、トランジスタのフローティングボディーに格納されたホールによってフローティングボディーの電位が高くなるしかない。これにより、ワードラインに非活性電圧が印加され単位セルが非活性状態になったあと、他の単位セル等によってビットラインに論理ローレベルが印加された場合、単位セルが非活性状態であるにも拘わらず、フローティングボディーとビットラインとの間の接合が順方向になり得る。即ち、フローティングボディーとビットラインとの間の接合が順方向になれば、 活性化された他の単位セルに伝達される「0」のデータに対応する論理ローレベルにより、「1」のデータが格納された非活性状態の単位セル内のフローティングボディーに対応するホールが消えることになる。したがって、ワードラインに非活性電圧が印加された状態でホールが残り、電位が高くなったフローティングボディーと論理ローレベルとが印加されたビットライン接合が順方向にならないように論理ローレベルを決めなければならない。
【００５１】
さらに、「1」のデータが格納された単位セルに「0」のデータを書き込む場合、非活性電圧が印加されていたワードラインに高電圧が印加される。このとき、ゲートキャパシタンスとフローティングボディーの寄生キャパシタンスの連結(Coupling)により、フローティングボディーの電位は瞬時に上昇する。しかし、「0」のデータを書き込む場合、フローティングボディーがホールにより電位が上昇することを防止しなければならないので、上昇したフローティングボディーと「0」のデータに対応する論理ローレベルが印加されたビットラインは、順方向接合になるようにしてフローティングボディーの電位が抜け出すようにしなければならない。
【００５２】
したがって、フローティングボディーにホールが格納されていない場合の逆方向の維持に必要な電圧と、格納されたホールによるフローティングボディーの電圧上昇分を合わせた値を第1電圧(V1)とし、第1電圧(V1)にワードラインの電圧が非活性電圧から高電圧に変化するに伴うフローティングボディーの電圧上昇分を合わせた値を第2電圧(V2)とすれば、「0」のデータに対応する論理ローレベルの電位は第1電圧(V1)よりは高く、第2電圧(V2)よりは低くなければならない(即ち、V1＜VL＜V2)。
【００５３】
併せて、同一のワードラインを共有する非活性化されたビットラインの電圧はプリチャージ電圧である0.5*(VH-VL)を維持しており、プリチャージ電圧は論理ローレベルよりは高い電位である。ワードラインを共有する非活性化された単位セル内のフローティングボディー(FB)に格納されたホールは、ワードラインの電圧が非活性電圧から高電圧に変化するとしてもビットラインとのP-N接合が逆方向に維持されて抜け出ないように論理ハイレベルを決める。
【００５４】
結果的に、図3に示された半導体記憶装置内の単位セルが正常に動作することができる論理ハイレベルと論理ローレベルの関係を整理すれば、次の通りである。
VH＞(VL+2×V2)
【００５５】
即ち、論理ハイレベル(VH)は論理ローレベル(VL)に二倍の第2電圧(V2)を合わせた値より大きくなければならない。
【００５６】
前述した論理ハイレベルと論理ローレベルの関係は、単位セル内のフローティングボディーにホールを格納し、半導体記憶装置の正常な内部動作のための値の範囲を定めたものである。実際に、半導体記憶装置には外部から入力される電源電圧(VDD)と接地電圧(VSS)に基づいて多様なレベルの電圧等が用いられており、単位セル外の周辺領域の回路等を介し伝達され得るデータの論理レベルの範囲と共に考慮して決定されなければならない。
【００５７】
従来の図1に示された半導体記憶装置内の単位セルに比べ、本発明に係る半導体記憶装置内の単位セルは、「1」のデータが格納された場合フローティングボディーにホールが格納されているので、トランジスタのしきい値電圧が減少し格納ノードに格納されたデータをより速く出力することができる。併せて、図2に示された半導体記憶装置内の単位セルが有する問題点を解決することができる。一方、本発明に係る半導体記憶装置内の単位セルが「0」のデータを格納している場合、フローティングボディーにホットキャリアによるホールが格納されていないので、図1に示された従来の単位セルとデータ出力速度において実質的な差はない。
【００５８】
しかし、本発明の単位セルに「1」のデータが格納されている場合、データの出力速度が速くなること以外にも、単位セルに非活性化状態でフローティングボディーに格納されたホールによって電位が上昇するため、格納ノードとフローティングボディーとの間の接合に印加される電圧が従来の技術より減少するので漏洩電流が減少する。これにより、本発明の単位セルは図1に示された従来の単位セルに比べ同一の電荷を格納している場合、さらに長い間電荷を維持することができるという利点がある。即ち、半導体記憶装置のリフレッシュ特性が向上する。これは即ち、本発明の単位セルが従来に比べてキャパシタの静電容量が小さいキャパシタを含んでも正常な動作を行なうことができることを意味し、同時に単位セル内のキャパシタの大きさを縮小することができることを意味する。リフレッシュ特性の観点で、単位セルに「0」に対応するデータを格納する場合は漏洩電流等によりデータが消失する影響が僅かなので、本発明の一実施形態に係る半導体記憶装置のリフレッシュ特性は従来より向上したと言える。
【００５９】
前述のように、本発明の一実施形態に係る半導体記憶装置内の単位セルは、通常のDRAMの単位セルが有している構造的な特徴とフローティングボディー単位セルの構造的な特徴を全て有しているのが特徴である。これを介し、半導体記憶装置は単位セル内の電荷を格納するキャパシタと、ホールを格納するフローティングボディーの二箇所をデータの格納に用いることにより、デザインルールの減少に伴いキャパシタの大きさが縮小し、正常な動作を保障するキャパシタの静電容量(Cs)の確保が困難であった従来の問題点を解決することができるようになった。即ち、本発明の半導体記憶装置内の単位セルは従来の技術の単位セルより小さい面積を有するので、半導体記憶装置の集積度が向上する。
【００６０】
さらに、本発明は、フローティングボディーと格納ノードの接合による漏洩電流が、ホールの格納で電位が上昇したフローティングボディーにより減少するに伴い、従来のキャパシタの静電容量(Cs)の減少で悪化されたリフレッシュ特性を改良することができる。併せて、本発明ではホールの格納で電位が上昇したフローティングボディーによりセルトランジスタのしきい値電圧が減少し、単位セルからのデータの出力が速くなる。
【００６１】
以上、本発明の好ましい実施形態について説明したが、本発明は前記実施形態に限定されず、本発明の属する技術範囲を逸脱しない範囲での全ての変更が含まれる。
【図面の簡単な説明】
【００６２】
【図１】一般的な半導体記憶装置内の単位セルを説明するための回路図である。
【図２】改良された半導体記憶装置内の単位セルを説明するための回路図である。
【図３】本発明の一実施形態に係る半導体記憶装置内の単位セルを説明するための回路図である。
【図４】図3に示された半導体記憶装置の動作方法を説明するための表である。
【符号の説明】
【００６３】
ＢＬ  ビットライン
ＳＮ  格納ノード
ＷＬ  ワードライン
ＶＢＢ  ボディー電圧
ＦＢ  フローティングボディー
【図１】
2009289389.tif 000003
【図２】
2009289389.tif 000004
【図３】
2009289389.tif 000005
【図４】
2009289389.tif 000006