(57)【要約】【課題】サージ電圧によって自身が破壊されるのを防止した静電保護回路を提供する。【解決手段】バイポーラトランジスタ２０およびＭＯＳ型ゲート付き構造３０が半導体基板１０上に設けられている。バイポーラトランジスタ２０は、第３コレクタ領域２２、第２ベース領域２３およびエミッタ領域２５によって積層方向に形成されたバイポーラトランジスタと、第１コレクタ領域２１、第２ベース領域２３、第１ベース領域２４およびエミッタ領域２５によって積層方向と交差する方向（横方向）に形成されたバイポーラトランジスタとを有する。ＭＯＳ型ゲート付き構造３０は、第１コレクタ領域２１、第２コレクタ領域２６、第１ベース領域２４、ゲート絶縁膜３１およびゲート電極３２によって形成されている。横方向のバイポーラトランジスタのｐｎ接合は、積層方向のバイポーラトランジスタよりも低濃度の不純物領域によって形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の不純物を含む第１不純物領域と、
前記第１不純物領域の表面の一部に形成されると共に、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域と、
前記第２不純物領域の表面の一部に形成されると共に、前記第２不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第３不純物領域と、
前記第３不純物領域の表面上に形成されると共に、信号線路に電気的に接続された第１電極と、
前記第１不純物領域の内部に形成されると共に、前記第２不純物領域の隣接領域に形成され、かつ、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第４不純物領域と、
前記第１不純物領域の表面の一部に形成されると共に、前記第４不純物領域の上面に接して形成され、かつ、前記第１導電型とは異なる第２導電型の不純物を含む第５不純物領域と、
前記第１不純物領域の表面の一部に形成されると共に、前記第５不純物領域の界面のうち前記第４不純物領域と接していない領域に接して形成され、かつ、前記第５不純物領域の第２導電型の不純物濃度よりも低濃度の第２導電型の不純物を含む第６不純物領域と、
前記第５不純物領域の表面の一部に形成されると共に、前記第１導電型の不純物を含む第７不純物領域と、
前記第７不純物領域の表面上に形成されると共に、参照電位線路に電気的に接続された第２電極と、
前記第５不純物領域の表面の一部に形成されると共に、前記第５不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第８不純物領域と、
前記第８不純物領域の表面上に形成されると共に、前記参照電位線路に電気的に接続された第３電極と、
少なくとも前記第１不純物領域の表面のうち前記第２不純物領域と前記第６不純物領域とで挟まれた領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に形成されると共に、前記参照電位線路に電気的に接続された第４電極と
を備えたことを特徴とする静電保護回路。
【請求項２】
前記第１導電型は、ｎ型であり、
前記第２導電型は、ｐ型である
ことを特徴とする請求項１に記載の静電保護回路。
【請求項３】
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型である
ことを特徴とする請求項１に記載の静電保護回路。
【請求項４】
静電保護回路を備えた半導体装置であって、
前記静電保護回路は、
第１導電型の不純物を含む第１不純物領域と、
前記第１不純物領域の表面の一部に形成されると共に、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域と、
前記第２不純物領域の表面の一部に形成されると共に、前記第２不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第３不純物領域と、
前記第３不純物領域の表面上に形成されると共に、信号線路に電気的に接続された第１電極と、
前記第１不純物領域の内部に形成されると共に、前記第２不純物領域の隣接領域に形成され、かつ、前記第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第４不純物領域と、
前記第１不純物領域の表面の一部に形成されると共に、前記第４不純物領域の上面に接して形成され、かつ、前記第１導電型とは異なる第２導電型の不純物を含む第５不純物領域と、
前記第１不純物領域の表面の一部に形成されると共に、前記第５不純物領域の界面のうち前記第４不純物領域と接していない領域に接して形成され、かつ、前記第５不純物領域の第２導電型の不純物濃度よりも低濃度の第２導電型の不純物を含む第６不純物領域と、
前記第５不純物領域の表面の一部に形成されると共に、前記第１導電型の不純物を含む第７不純物領域と、
前記第７不純物領域の表面上に形成されると共に、参照電位線路に電気的に接続された第２電極と、
前記第５不純物領域の表面の一部に形成されると共に、前記第５不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第８不純物領域と、
前記第８不純物領域の表面上に形成されると共に、前記参照電位線路に電気的に接続された第３電極と、
少なくとも前記第１不純物領域の表面のうち前記第２不純物領域と前記第６不純物領域とで挟まれた領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面上に形成されると共に、前記参照電位線路に電気的に接続された第４電極と
を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線路に印加されたサージ電圧を被保護回路から逸らせる静電保護回路およびそれを備えた半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体集積回路（ＩＣ： Integrated Circuit）は、静電放電（ＥＳＤ：Electrostatic Discharge）によって生じるサージ電圧に弱く、サージ電圧によって破壊され易い。サージ電圧は、およそ２０００Ｖの静電気を蓄積可能な人間（ユーザ）が静電対策を行わずにＩＣを取り扱うことによって生じることが多い。
【０００３】
通常、サージ電圧からＩＣを保護するために、サージ電圧を被保護回路から逸らせる静電保護回路がＩＣ内に設けられている。例えば、ＩＣの信号線路と接地電位線路とをダイオードを介して接続することにより、信号線路にサージ電圧が印加されたときにダイオードがオンするので、サージ電圧を接地電位線路に逸らせることが可能である。また、ダイオードの代わりに、電界効果トランジスタ（ＦＥＴ）を信号線路と接地電位線路との間に挿入接続し、ＦＥＴをゲート制御型ドレインアバランシェブレークダウンモードで制御することにより、サージ電圧を接地電位線路に逸らせることが可能である。
【０００４】
また、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを用いて、サージ電圧を被保護回路から逸らせることも可能である。図２は、ＭＯＳトランジスタを用いた静電保護回路の回路構成の一例を表したものである。図２に例示した静電保護回路１００は、ｎ型ＭＯＳトランジスタ１１０と、ｐ型ＭＯＳトランジスタ１２０とを備えたものである。ｎ型ＭＯＳトランジスタ１１０は、ゲート、ソース、ドレインおよびｐ型半導体基板を有しており、ｎ型ＭＯＳトランジスタ１１０のゲート、ソースおよびｐ型半導体基板がそれぞれ接地線路Ｌ３に接続され、ｎ型ＭＯＳトランジスタ１１０のドレインが信号線路Ｌ１に接続されている。また、ｐ型ＭＯＳトランジスタ１２０は、ゲート、ソース、ドレインおよびｎ型半導体基板を有しており、ｐ型ＭＯＳトランジスタ１２０のゲート、ソースおよびｎ型半導体基板がそれぞれ電源線路Ｌ２に接続され、ｐ型ＭＯＳトランジスタ１２０のドレインが信号線路Ｌ１に接続されている。これにより、この静電保護回路１００では、信号線路に信号電圧が印加されたときには動作せず、信号線路にサージ電圧が印加されたときには、サージ電圧の大きさに応じて、ｐ型ＭＯＳトランジスタ１２０がオンしたり、ｎ型ＭＯＳトランジスタ１１０がブレイクダウンすることにより、サージ電圧を被保護回路から逸らせることが可能である（特許文献１参照）。
【０００５】
【特許文献１】特開２００３−１３３４３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記した静電保護回路１００に対して高耐圧駆動用のＭＯＳトランジスタを用いる場合がある。この高耐圧駆動用のＭＯＳトランジスタでは、高電圧に耐え得るようにするためにブレークダウン電圧Ｖｂ（図３参照）が高く設定されている。そのため、静電保護回路１００に対して高耐圧駆動用のＭＯＳトランジスタを用いた場合に、信号線路に信号電圧が印加されると、スナップバックした瞬間（図３中の破線で囲まれた領域）に、少ない電流でも発熱量が多いため許容温度を超えてしまい、静電保護回路１００のＭＯＳトランジスタ自体が破壊されてしまうという問題があった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、サージ電圧によって自身が破壊されるのを防止した静電保護回路および半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の静電保護回路は、以下の（Ａ）〜（Ｍ）の各構成要素を備えたものである。また、本発明の半導体装置は、以下の（Ａ）〜（Ｍ）の各構成要素を有する静電保護回路を備えたものである。
（Ａ）第１導電型の不純物を含む第１不純物領域
（Ｂ）第１不純物領域の表面の一部に形成されると共に、第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第２不純物領域
（Ｃ）第２不純物領域の表面の一部に形成されると共に、第２不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第３不純物領域
（Ｄ）第３不純物領域の表面上に形成されると共に、信号線路に電気的に接続された第１電極
（Ｅ）第１不純物領域の内部に形成されると共に、第２不純物領域の隣接領域に形成され、かつ、第１不純物領域の第１導電型の不純物濃度よりも高濃度の第１導電型の不純物を含む第４不純物領域
（Ｆ）第１不純物領域の表面の一部に形成されると共に、第４不純物領域の上面に接して形成され、かつ、第１導電型とは異なる第２導電型の不純物を含む第５不純物領域
（Ｇ）第１不純物領域の表面の一部に形成されると共に、第５不純物領域の界面のうち第４不純物領域と接していない領域に接して形成され、かつ、第５不純物領域の第２導電型の不純物濃度よりも低濃度の第２導電型の不純物を含む第６不純物領域
（Ｈ）第５不純物領域の表面の一部に形成されると共に、第１導電型の不純物を含む第７不純物領域
（Ｉ）第７不純物領域の表面上に形成されると共に、参照電位線路に電気的に接続された第２電極
（Ｊ）第５不純物領域の表面の一部に形成されると共に、第５不純物領域の第２導電型の不純物濃度よりも高濃度の第２導電型の不純物を含む第８不純物領域
（Ｋ）第８不純物領域の表面上に形成されると共に、参照電位線路に電気的に接続された第３電極
（Ｌ）少なくとも前記第１不純物領域の表面のうち第２不純物領域と第６不純物領域とで挟まれた領域に形成されたゲート絶縁膜
（Ｍ）ゲート絶縁膜の表面上に形成されると共に、参照電位線路に電気的に接続された第４電極
【０００９】
本発明の静電保護回路および半導体装置では、第４不純物領域、第５不純物領域および第７不純物領域によって積層方向に一のバイポーラトランジスタが形成され、第１不純物領域、第５不純物領域、第６不純物領域および第７不純物領域によって積層方向と交差する方向（横方向）に他のバイポーラトランジスタが形成され、第１不純物領域、第２不純物領域、第６不純物領域、ゲート絶縁膜および第４電極によってＭＯＳトランジスタが形成される。これにより、信号線路にサージ電圧が印加されると、第１不純物領域および第２不純物領域にサージ電圧が伝わり、双方のバイポーラトランジスタに逆バイアスが印加される。ここで、横方向のバイポーラトランジスタのｐｎ接合は、積層方向のバイポーラトランジスタよりも低濃度の不純物領域によって形成されており、また、第４電極は参照電位線路に電気的に接続されているので、第４電極の直下、すなわち、横方向のバイポーラトランジスタのｐｎ接合近傍に空乏層が広く形成され、電界が緩和される。これにより、横方向のバイポーラトランジスタの接合耐圧が積層方向のバイポーラトランジスタの接合耐圧よりも高くなるので、積層方向のバイポーラトランジスタが横方向のバイポーラトランジスタよりも先にブレークダウンする。
【発明の効果】
【００１０】
本発明の静電保護回路および半導体装置によれば、積層方向のバイポーラトランジスタが横方向のバイポーラトランジスタよりも先にブレークダウンするようにしたので、第４電極の直下における電界集中や電流集中を回避することができる。これにより、サージ電圧によって静電保護回路自身が破壊されるのを防止することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１２】
図１は、本発明の一実施の形態に係る静電保護回路１の断面構成および接続関係を表したものである。本実施の形態の静電保護回路１は、半導体装置において、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路Ｌ１と接地線路Ｌ３（参照電位線路）との間に挿入接続されている。
【００１３】
この静電保護回路１は、図１に示したように、半導体基板１０上に、１つのバイポーラトランジスタ２０と、２つのＭＯＳ型ゲート付き構造３０とを備えている。
【００１４】
半導体基板１０は、例えば、ｐ型不純物を含むシリコン基板である。
【００１５】
バイポーラトランジスタ２０は、半導体基板１０の表面に深く形成された第１コレクタ領域２１と、この第１コレクタ領域２１の表面の一部に形成された第３コレクタ領域２２と、第１コレクタ領域２１の表面の一部に形成されると共に、第３コレクタ領域２２の上面に接して形成された第２ベース領域２３と、第１コレクタ領域２１の表面の一部に形成されると共に、第２ベース領域２３の界面のうち第３コレクタ領域２２と接していない領域（図１では側面）に接して形成された第１ベース領域２４と、第２ベース領域２３の表面の一部に形成されたエミッタ領域２５とを有している。
【００１６】
第１コレクタ領域２１は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を含んで構成されている。第３コレクタ領域２２は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を、第１コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されている。第２ベース領域２３は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含んで構成されており、第３コレクタ領域２２および第１ベース領域２４によって、第１コレクタ領域２１から分離されている。第１ベース領域２４は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を、第２ベース領域２３の不純物濃度よりも低濃度に含んで構成されている。エミッタ領域２５は、例えば、半導体基板１０の導電型とは異なる導電型（ｎ型）の不純物を、コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されている。
【００１７】
第１コレクタ領域２１の表面には、さらに、第２コレクタ領域２６が２カ所に形成されている。この第２コレクタ領域２６は、第１コレクタ領域２１と同一の導電型の不純物を、第１コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されており、第１コレクタ領域２１と電気的に接続されている。また、各第２コレクタ領域２６の表面には、コレクタ電位取出領域２７が形成されている。このコレクタ電位取出領域２７は、第２コレクタ領域２６と同一の導電型の不純物を、第２コレクタ領域２６の不純物濃度よりも高濃度に含んで構成されており、第２コレクタ領域２６と電気的に接続されている。各コレクタ電位取出領域２７の表面には、ビア４１を介してコレクタ電極４３が形成されている。これらビア４１およびコレクタ電極４３は、例えば、アルミニウム（Ａｌ）などの金属からなり、コレクタ電位取出領域２７と電気的に接続されている。従って、コレクタ電極４３は、ビア４１、コレクタ電位取出領域２７および第２コレクタ領域２６を介して第１コレクタ領域２１と電気的に接続されている。また、コレクタ電極４３は、信号線路Ｌ１とも電気的に接続されている。
【００１８】
エミッタ領域２５の表面には、ビア４１を介してエミッタ電極４１が形成されている。エミッタ電極４１は、例えば、アルミニウム（Ａｌ）などの金属からなり、ビア４１を介してエミッタ領域２５と電気的に接続されている。また、エミッタ電極４１は、接地線路Ｌ３とも電気的に接続されている。
【００１９】
第２ベース領域２３の表面には、さらに、ベース電位取出領域２８が２カ所に形成されている。このベース電位取出領域２８は、第２ベース領域２３と同一の導電型の不純物を、第２ベース領域２３の不純物濃度よりも高濃度に含んで構成されており、第２ベース領域２３と電気的に接続されている。各ベース電位取出領域２８の表面には、ビア４１を介してベース電極が形成されている。ベース電極は、例えば、アルミニウム（Ａｌ）などの金属からなり、ベース電位取出領域２８と電気的に接続されている。また、このベース電極は、エミッタ電極４１と電気的に接続されているか、またはエミッタ電極４１と一体に（または兼用して）形成されている。また、ベース電極は、接地線路Ｌ３とも電気的に接続されている。
【００２０】
２つのＭＯＳ型ゲート付き構造３０は、第１コレクタ領域２１の表面のうちバイポーラトランジスタ２０の隣接領域に形成されている。各ＭＯＳ型ゲート付き構造３０は、第１コレクタ領域２１の表面に形成された第２コレクタ領域２６、第１ベース領域２４および第２ベース領域２３を有すると共に、少なくとも第１コレクタ領域２１の表面のうち第２コレクタ領域２６と第１ベース領域２４および第２ベース領域２３との間に形成されたゲート絶縁膜３１と、ゲート絶縁膜３１上に形成されたゲート電極３２とを有している。なお、図１には、ゲート絶縁膜３１が、第２コレクタ領域２６の表面の一部と、第１ベース領域２４および第２ベース領域２３の表面の一部と、第１コレクタ領域２１の表面のうち第２コレクタ領域２６と第１ベース領域２４および第２ベース領域２３の間の領域とに渡って形成されている場合が例示されている。
【００２１】
第２コレクタ領域２６は、例えば、第１コレクタ領域２１と同一の導電型の不純物を、第１コレクタ領域２１の不純物濃度よりも高濃度に含んで構成されており、第１コレクタ領域２１と電気的に接続されている。また、第１ベース領域２４は、例えば、半導体基板１０の導電型と同一の導電型の不純物を、第２ベース領域２３の不純物濃度よりも低濃度に含んで構成されている。ゲート絶縁膜３１は、例えば、シリコン酸化物（ＳｉＯ２）からなる。ゲート電極３２は、例えば、半導体基板１０の導電型と同一の導電型（ｐ型）の不純物を含むポリシリコン層と、シリサイド層とをゲート絶縁膜３１側から順に積層した２層構造となっている。
【００２２】
また、１つのバイポーラトランジスタ２０および２つのＭＯＳ型ゲート付き構造３０と、半導体基板１０上に形成された他の素子との間には、これらを分離する素子分離層５０が設けられている。さらに、半導体基板１０の表面のうちビア４１の形成されていない部分（具体的には、第１コレクタ領域２１、第２ベース領域２３、第１ベース領域２４、エミッタ領域２５、第２コレクタ領域２６、コレクタ電位取出領域２７およびベース電位取出領域２８のうち半導体基板１０の表面上に露出している部分）の上に、絶縁層５１が形成されている。
【００２３】
ここで、素子分離層５０は、例えば、ＳＴＩ（Shallow Trench Isolation）構造や、ＬＯＣＯＳ(Local Oxidation of Silicon)構造を有しており、その上面が半導体基板１０の上面よりも若干高くなるように形成されている。絶縁層５２は、例えば、シリコン酸化物（ＳｉＯ２）からなる。
【００２４】
ところで、本実施の形態の静電保護回路１において、図１に例示したバイポーラトランジスタ２０は、第３コレクタ領域２２、第２ベース領域２３およびエミッタ領域２５によって積層方向に形成されたバイポーラトランジスタと、第１コレクタ領域２１、第１ベース領域２４、第２ベース領域２３およびエミッタ領域２５によって積層方向と交差する方向（横方向）に形成されたバイポーラトランジスタとを有している。
【００２５】
ここで、積層方向のバイポーラトランジスタには、第３コレクタ領域２２側からサージ電圧が印加されたときに逆バイアスがかかることになるｐｎ接合（第１接合部２０Ａ）が第３コレクタ領域２２の上部と第２ベース領域２３の下部との界面に存在している。従って、この第１接合部２０Ａは、半導体基板１０の表面（絶縁層５２の近傍）からは離れた部位に存在している。また、第１接合部２０Ａは、高濃度の不純物領域（第３コレクタ領域２２および第２ベース領域２３）によって形成されているので、逆バイアスがかかったときに空乏化しにくい。
【００２６】
一方、横方向のバイポーラトランジスタには、第１コレクタ領域２１側からサージ電圧が印加されたときに逆バイアスがかかることになるｐｎ接合（第２接合部２０Ｂ）が第１コレクタ領域２１のうちゲート電極３２直下の部分と第１ベース領域２４の側部との界面に存在している。従って、この第２接合部２０Ｂは、半導体基板１０の表面（絶縁層５２の近傍）およびその近傍に存在している。また、第２接合部２０Ｂは、低濃度の不純物領域（第１コレクタ領域２１および第１ベース領域２４）によって形成されているので、逆バイアスがかかったときに空乏化し易い。
【００２７】
これにより、本実施の形態では、信号線路Ｌ１にサージ電圧が印加されると、第１コレクタ領域２１および第２コレクタ領域２６にサージ電圧が伝わり、積層方向のバイポーラトランジスタのｐｎ接合（第１接合部２０Ａ）と、横方向のバイポーラトランジスタのｐｎ接合（第２接合部２０Ｂ）とに逆バイアスが印加される。ここで、第２接合部２０Ｂは、第１接合部２０Ａよりも低濃度の不純物領域によって形成されており、また、ゲート電極３２は接地線路Ｌ３に電気的に接続されているので、ゲート電極３２の直下、すなわち、第２接合部２０Ｂおよびその近傍に空乏層が広く形成され、電界が緩和される。これにより、横方向のバイポーラトランジスタの接合耐圧が積層方向のバイポーラトランジスタの接合耐圧よりも高くなるので、積層方向のバイポーラトランジスタが横方向のバイポーラトランジスタよりも先にブレークダウンする。その結果、サージ電圧が積層方向のバイポーラトランジスタを介して接地線路Ｌ３へ放電される。従って、サージ電圧は信号線路Ｌ１を伝播せず、静電保護回路１を介して接地線路Ｌ３へ逸らされる。
【００２８】
一方、信号線路Ｌ１に信号電圧が印加されると、上記と同様、第１接合部２０Ａおよび第２接合部２０Ｂに逆バイアスが印加される。しかし、信号電圧による逆バイアスは小さく、いずれのバイポーラトランジスタもブレークダウンしないので、静電保護回路１は動作せず、信号電圧圧Ｖ０が信号線路Ｌ１を伝播していき、信号線路Ｌ１に接続された集積回路（図示せず）が動作する。
【００２９】
このように、本実施の形態では、信号線路Ｌ１にサージ電圧が印加されたときに、積層方向のバイポーラトランジスタが横方向のバイポーラトランジスタよりも先にブレークダウンするようにしたので、ゲート電極３２の直下における電界集中や電流集中を回避することができる。これにより、サージ電圧によって静電保護回路１自身が破壊されるのを防止することができる。
【００３０】
以上、実施の形態を挙げて本発明の静電保護回路について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の静電保護回路の構成は、上記実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００３１】
例えば、上記実施の形態では、半導体基板１０上に第１コレクタ領域２１を設けた場合を例示して説明したが、バイポーラトランジスタ２０およびＭＯＳ型ゲート付き構造３０を半導体基板１０と同一の導電型の不純物を含む半導体層内に設ける場合には、第１コレクタ領域２１を設けずに、バイポーラトランジスタ２０およびＭＯＳ型ゲート付き構造３０を直接に半導体基板１０上に設けることが可能である。ただし、このようにした場合には、バイポーラトランジスタ２０およびＭＯＳ型ゲート付き構造３０を構成する各構成要素において例示した導電型を適宜読み替えるものとする。
【００３２】
また、上記実施の形態では、ＭＯＳ型ゲート付き構造３０が２つ設けられていたが、１つだけ設けられていてもよいし、３つ以上設けられていてもよい。また、上記実施の形態では、バイポーラトランジスタ２０が１つ設けられていたが、２つ以上設けられていてもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施の形態に係る静電保護回路の断面構成図である。
【図２】従来の静電保護回路の一例の回路構成図である。
【図３】図２の静電保護回路の電流電圧特性を表す特性図である。
【符号の説明】
【００３４】
１，１００…静電保護回路、１０…半導体基板、２０…バイポーラトランジスタ、２１…第１コレクタ領域、２２…第３コレクタ領域、２３…第２ベース領域、２４…第１ベース領域、２５…エミッタ領域、２６…第２コレクタ領域、２７…コレクタ電位取出領域、２８…ベース電位取出領域、３０…ＭＯＳ型ゲート付き構造、３１…ゲート絶縁膜、３２…ゲート電極、４１…ビア、４２…エミッタ電極、４３…コレクタ電極、５０…素子分離層、１１０…ｎ型ＭＯＳトランジスタ、１２０…ｐ型ＭＯＳトランジスタ、Ｌ１…信号線路、Ｌ２…電源線路、Ｌ３…接地線路。
【図１】
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【図２】
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【図３】
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