(57)【要約】【課題】凹部に膜を埋め込むための表面研磨を施す工程を有する半導体装置の製造方法に関し、製造歩留まりを向上させる。【解決手段】ウェハ１の主面ｆ１上に保護絶縁膜ＩＰ１と第１フォトレジスト膜とを順に形成し、チップ領域Ｒｃおよび外周領域Ｒｍの第１フォトレジスト膜に対して、第１フォトマスクを用いて露光を施すことで、分離パターンを形成する。続いて、第１フォトレジスト膜ＰＲ１をエッチングマスクとして保護絶縁膜ＩＰ１にエッチングを施した後、保護絶縁膜ＩＰ１をエッチングマスクとしてウェハ１にエッチングを施すことで溝部ＴＲを形成する。その後、埋め込み絶縁膜ＩＢ１を形成し、ウェハ１の主面ｆ１の全面に渡って埋め込み絶縁膜ＩＢ１を研磨することで、溝部ＴＲに埋め込み絶縁膜ＩＢ１を埋め込むことで、分離部ＳＴＩを形成する。【選択図】図９
2009170630.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面に素子形成領域と外周領域とを有する半導体基板を準備する工程と、
（ｂ）前記素子形成領域および前記外周領域における前記半導体基板の主面に分離部を形成することで、活性領域を規定する工程と、
（ｃ）前記素子形成領域における前記活性領域に半導体素子を形成する工程とを有し、
前記（ｂ）工程は、
（ｂ１）前記半導体基板の主面に、第１絶縁膜と第１フォトレジスト膜とを順に形成する工程と、
（ｂ２）前記素子形成領域および前記外周領域における前記第１フォトレジスト膜に対し、第１フォトマスクを用いて、ステップ・アンド・リピート方式で露光を施すことにより、分離パターンを形成する工程と、
（ｂ３）前記分離パターンを有する前記第１フォトレジスト膜をエッチングマスクとして、前記第１絶縁膜にエッチングを施す工程と、
（ｂ４）前記第１絶縁膜をエッチングマスクとしてエッチングを施すことで、前記素子形成領域および前記外周領域における前記半導体基板の主面に、溝部を形成する工程と、
（ｂ５）前記半導体基板の主面を覆うようにして、第２絶縁膜を形成する工程と、
（ｂ６）前記半導体基板の主面の全面に渡って、前記第２絶縁膜を研磨することで、前記溝部に前記第２絶縁膜を埋め込む工程とを有し、
前記外周領域とは、前記半導体基板の主面に配列する前記素子形成領域の外部の領域であり、最外部に位置する前記素子形成領域の終端部から、前記半導体基板の端部に至るまでの領域であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｃ）工程の後、更に、
（ｄ）前記素子形成領域および前記外周領域に配線層を形成する工程を有し、
前記（ｄ）工程は、
（ｄ１）前記半導体基板の主面に、第３絶縁膜と第２フォトレジスト膜とを順に形成する工程と、
（ｄ２）前記素子形成領域および前記外周領域における前記第２フォトレジスト膜に対し、第２フォトマスクを用いて、ステップ・アンド・リピート方式で露光を施すことにより、配線パターンを形成する工程と、
（ｄ３）前記配線パターンを有する第２フォトレジスト膜をエッチングマスクとして、前記第３絶縁膜にエッチングを施すことで、前記素子形成領域および前記外周領域における前記第３絶縁膜に、孔部を形成する工程と、
（ｄ４）前記第３絶縁膜を覆うようにして、第１導体膜を形成する工程と、
（ｄ５）前記半導体基板の主面の全面に渡って、前記第１導体膜を研磨することで、前記第３絶縁膜の孔部に前記第１導体膜を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第１フォトマスクは、第１マスクパターンと第１ダミーマスクパターンとを有し、
前記（ｂ２）工程では、
前記素子形成領域の前記第１フォトレジスト膜に対しては、前記第１マスクパターンを用いて露光を施し、
前記外周領域の前記第１フォトレジスト膜に対しては、前記第１ダミーマスクパターンを用いて露光を施し、
前記第１ダミーマスクパターンは、前記第１フォトマスク上において、前記第１マスクパターンと平面的に重ならない位置に配置されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第２フォトマスクは、第２マスクパターンと第２ダミーマスクパターンとを有し、
前記（ｄ２）工程では、
前記素子形成領域の前記第２フォトレジスト膜に対しては、前記第２マスクパターンを用いて露光を施し、
前記外周領域の前記第２フォトレジスト膜に対しては、前記第２ダミーマスクパターンを用いて露光を施し、
前記第２ダミーマスクパターンは、前記第２フォトマスク上において、前記第２マスクパターンと平面的に重ならない位置に配置されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法において、
前記半導体基板は、更に、全ての前記素子形成領域の周囲を平面的に囲むようにして配置された切断領域を有し、
前記第１フォトマスクは、第１マスクパターンと第３ダミーマスクパターンとを有し、
前記（ｂ２）工程では、
前記素子形成領域の前記第１フォトレジスト膜に対しては、前記第１マスクパターンを用いて露光を施し、
前記切断領域の前記第１フォトレジスト膜に対しては、前記第３ダミーマスクパターンを用いて露光を施し、
前記ステップ・アンド・リピート方式によって、前記半導体基板の主面上の全ての前記素子形成領域と前記切断領域とに前記分離パターンを形成し、
前記ステップ・アンド・リピート方式における一度の露光では、前記素子形成領域への露光と前記切断領域への露光とを、前記第１フォトマスクを用いて同時に施し、
前記ステップ・アンド・リピート方式における２回目以降の露光において、前記切断領域への多重露光の際に、同一の前記分離パターンを形成するように、前記第３ダミーマスクパターンの重畳部分は同一のパターンを有し、
前記第２フォトマスクは、第２マスクパターンと第４ダミーマスクパターンとを有し、
前記（ｄ２）工程では
前記素子形成領域の前記第２フォトレジスト膜に対しては、前記第１マスクパターンを用いて露光を施し、
前記切断領域の前記第２フォトレジスト膜に対しては、前記第４ダミーマスクパターンを用いて露光を施し、
前記ステップ・アンド・リピート方式によって、前記半導体基板の主面上の全ての前記素子形成領域と前記切断領域とに前記配線パターンを形成し、
前記ステップ・アンド・リピート方式における一度の露光では、前記素子形成領域への露光と前記切断領域への露光とを、前記第２フォトマスクを用いて同時に施し、
前記ステップ・アンド・リピート方式における２回目以降の露光において、前記切断領域への多重露光の際に、同一の前記配線パターンを形成するように、前記第４ダミーマスクパターンの重畳部分は同一のパターンを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、凹部に膜を埋め込むための表面研磨を施す工程を有する半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高度な情報化社会の発展に伴い、半導体基板上に形成した複数の半導体素子を集積して機能的回路を構成した演算用集積回路、記憶素子、および、それらを混載させた所謂システムオンチップ（System on Chip：ＳｏＣ）といった半導体装置には、更なる高性能化の要求がなされている。
【０００３】
半導体装置の高性能化は、回路を構成する半導体素子の高集積化によって実現される。一方、生産性、機能性の観点から、チップサイズは小型であることが望まれる。従って、半導体装置の高性能化のための高集積化には、半導体素子の微細化が必須となる。そして、半導体素子の極微細化、超高集積化という技術動向にあっては、個々の半導体素子を正常に絶縁分離する技術、および、個々の半導体素子を所望の回路構成通りに配線する技術が重要である。
【０００４】
分離部は半導体基板上に形成され、半導体素子を形成する領域を規定する。また、配線は、集積度の向上に伴ってより緻密になり、更には、多層化される傾向にある。従って、比較的初期の工程で形成する分離部や、多層である配線においては、なるべく平坦に形成することが望ましい。このように微細化される動向にある半導体素子の分離部、配線にとって、孔部に膜を埋め込むための化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）技術は不可欠である。
【０００５】
例えば、分離部を形成する際のＣＭＰ加工の平坦性を向上させることを目的として、チップ領域内の素子を形成しない領域にダミーを形成する技術などが、特開２００６−１９１１２９号公報（特許文献１）などに開示されている。
【特許文献１】特開２００６−１９１１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、半導体基板上において多数の半導体素子を絶縁分離する技術として、所謂ＳＴＩ（Shallow Trench Isolation）構造の分離部を検討した。これは、半導体基板上に浅い溝を形成し、その溝に絶縁膜を埋め込んだ形状の分離部である。このようなＳＴＩ構造の分離部により絶縁分離された領域を、半導体基板上に素子を作り込むための活性領域として規定する。
【０００７】
また、本発明者らは、半導体基板上に多数形成した半導体素子を配線する技術として、所謂ダマシン構造の配線を検討した。これは、孔を形成した絶縁膜に導体膜を埋め込んだ形状の配線である。このようなダマシン配線技術は、配線の多層化に伴って、上下の配線層間を電気的に接続するビアプラグにも適用される。特に、ビアプラグと配線とを構成する孔を先に形成し、同時に導体膜を埋め込んだ構造を、デュアルダマシン構造と呼称する。
【０００８】
上記の２つの技術は、溝や孔といった凹部に膜を埋め込む技術として共通である。以下に、本発明者らが検討した、凹部に膜を埋め込む技術の概要を説明する。
【０００９】
半導体基板または形成絶縁膜に凹部を形成する方法として、本発明者らが検討したのは以下のような技術である。まず、加工対象となる層上にフォトレジスト膜を堆積した後、所望のマスクパターンを有するフォトマスクを介した露光、現像といった一連のフォトリソグラフィ工程を施す。これにより、フォトレジスト膜に所望のパターンを転写する。その後、フォトレジスト膜をエッチングマスクとして、エッチングを施すことで、フォトレジスト膜に覆われていない部分の加工対象膜をエッチングにより除去する。このとき、異方性エッチングとすることで、加工対象膜に凹部を形成する。
【００１０】
また、凹部に膜を埋め込む技術として、本発明者らが検討したのは以下のような技術である。まず、上記のフォトリソグラフィ法およびエッチングにより形成した凹部を覆うようにして、埋め込みの対象となる膜を堆積する。その後、化学的なエッチング作用を有する研磨剤を供給しながら堆積膜を研磨することで、堆積膜に対してＣＭＰを施す。そして、凹部を埋め込んだ部分以外の余分な堆積膜を除去した段階で、ＣＭＰを停止する。このようにして、任意の膜で凹部を埋め込むことができる。
【００１１】
ここで、本発明者らの検討によれば、ＣＭＰの際に研磨される膜の平坦性は、下地の凹部の形状に依存する。即ち、凹部の幅が相対的に広がると、ＣＭＰ工程において、局所的に堆積膜の研磨速度が速くなる。これにより、相対的に幅の広い凹部では、埋め込み膜の中央部分が窪む、所謂ディッシング（dishing）現象が生じやすくなる。このようなディッシング現象により平坦性が低下する。半導体装置の製造工程中、チップ領域内において、素子を形成する領域としない領域とが生じる。ここで、両領域間で分離部の粗密が異なることから、分離部形成時のＣＭＰ工程の平坦性が低下するという問題が生じていた。
【００１２】
これに対し、本発明者らが導入を検討した上記特許文献１の技術では、素子を形成しない領域においても、分離部をダミーとして形成する。特に、素子に近い領域には相対的に小さいダミーパターンを緻密に形成し、遠い領域には相対的に大きいダミーパターンを形成することで、生産性の低下を抑制しつつ、粗密差を解消する。これにより、分離部形成時において、ＣＭＰ工程におけるディッシングの影響を少なくすることができる。
【００１３】
しかしながら、本発明者らの更なる検討により、以下のような課題が明らかとなった。半導体装置の製造工程中において、半導体基板は平面略円形状のウェハとして扱う。ウェハ上には複数のチップ領域を配列し、それぞれに同一の工程を施すことで、半導体素子や配線を形成していく。ここで、ウェハ上に配列する複数のチップ領域のうち、最外部に配置するチップ領域において、ＣＭＰ工程のディッシング現象が顕著となることが分かったのである。
【００１４】
これは、最外部のチップ領域はウェハの外周領域と隣接し、このウェハの外周領域は製品となるチップ領域ではないため、分離部や配線を形成するための加工対象とはならない。従って、ウェハ上のチップ領域に分離部または配線を形成する際、最外部のチップ領域とウェハの外周領域とでは、形成凹部の面密度の変化が急峻となる。これにより、凹部に膜を埋め込む際のＣＭＰ加工において、両領域の境界付近はディッシング現象の影響が顕著となってしまう。これは、チップ領域内にダミーを配置したとしても、回避できない課題である。
【００１５】
比較的初期の工程で形成される分離部や、多層化の傾向にある配線において、上記の様なディッシング現象が顕著となると、平坦性が低下し、上層の加工精度や、形状が劣化する。これは、クラックやエレクトロマイグレーションなど、半導体装置の性能を低下させる原因の発生要素となり、最終的には、製品として出荷できないチップとしてしまう原因となる。特に、生産性および機能性向上の観点から、半導体装置の製造工程においては、ウェハの大口径化、チップの小面積化が促進されている。従って、ウェハ内において、最外部に位置するチップ領域の数はますます増える。結果として、半導体装置の製造歩留まりを低下させる原因となっている。
【００１６】
そこで、本発明の目的は、凹部に膜を埋め込むための表面研磨を施す工程を有する半導体装置の製造方法に関し、製造歩留まりを向上させる技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１９】
半導体基板の主面上に第１絶縁膜と第１フォトレジスト膜とを順に形成し、素子形成領域および外周領域の第１フォトレジスト膜に対して、第１フォトマスクを用いて露光を施すことで、分離パターンを形成する。続いて、第１フォトレジスト膜をエッチングマスクとして第１絶縁膜にエッチングを施した後、第１絶縁膜をエッチングマスクとして半導体基板にエッチングを施すことで溝部を形成する。その後、第２絶縁膜を形成し、半導体基板の主面の全面に渡って第２絶縁膜を研磨することで、溝部に第２絶縁膜を埋め込むことで、分離部を形成する。
【発明の効果】
【００２０】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２１】
即ち、半導体基板に発生する結晶欠陥を検出する工程を有する半導体装置の製造技術において、半導体装置の生産性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
本実施の形態１の半導体装置の製造方法を、図１〜図１５を用いて説明する。まず、図１に示すように、主面ｆ１に複数のチップ領域（素子形成領域）Ｒｃと外周領域Ｒｍとを有するウェハ（半導体基板）１を準備する。
【００２４】
ウェハ１は、単結晶シリコン（Ｓｉ）からなる平面略円形の薄板であり、例えば、ｐ型の導電型を有する。また、チップ領域Ｒｃは、ウェハ１の主面ｆ１に行列をなして配列し、種々の半導体素子および配線が形成される領域である。また、ウェハ１の外周部において、１つのチップ領域Ｒｃを配置するには面積が足りず、チップ領域Ｒｃを配置できない領域が外周領域Ｒｍである。即ち、外周領域Ｒｍは、ウェハ１の主面ｆ１上のうち、最外部に位置するチップ領域の終端部ｔｃから、ウェハ１の端部ｔｗに至るまでの領域である。図中の要部拡大図において、外周領域Ｒｍには便宜上ハッチングを付した。
【００２５】
次に、チップ領域Ｒｃに所望の半導体素子および配線を形成する。以下では、チップ領域Ｒｃに加え、外周領域Ｒｍに施す製造工程を併せて説明する。そこで、チップ領域Ｒｃと外周領域Ｒｍとの境界領域として、図１におけるｘ１−ｘ１線の断面図を以下の図２などに示し、これらを用いて以後の工程を詳しく説明する。
【００２６】
図２〜図９を用いて説明するように、チップ領域Ｒｃおよび外周領域Ｒｍにおけるウェハ１の主面ｆ１に分離部ＳＴＩを形成する。まず、図２に示すように、ウェハ１の主面ｆ１に、保護絶縁膜（第１絶縁膜）ＩＰ１を形成する。保護絶縁膜ＩＰ１は、後のウェハ１への異方性エッチング工程時のエッチングマスクとして用いるための絶縁膜であり、例えば酸化シリコン膜などを、熱酸化法などによって形成する。また、酸化シリコン膜の上に、例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって酸化シリコン膜などを形成し、これら２層を保護絶縁膜ＩＰ１としても良い。
【００２７】
続いて、保護絶縁膜ＩＰ１を覆うようにして、第１フォトレジスト膜ＰＲ１を形成する。第１フォトレジスト膜ＰＲ１は、後の一連のフォトリソグラフィ工程において用いる露光光に感光して、特定の薬液（現像液）に対する溶融性を変化させる性質のある感光性樹脂材料であり、例えば回転塗布法などにより形成される。
【００２８】
続く工程では、第１フォトレジスト膜ＰＲ１に所望のパターンを形成するための、フォトリソグラフィ工程となる。このフォトリソグラフィ工程では、図３に示すような第１フォトマスクＰＭ１を用いる。
【００２９】
一般的に、リソグラフィ工程で用いるフォトマスクは、露光光の透過を遮断するマスクパターンを有する。このマスクパターンを透過させた露光光を、所望の領域のフォトレジスト膜に縮小投影して照射する。これにより、フォトレジスト膜には、マスクパターンと同様の露光部および非露光部のパターンが転写される。この露光部と非露光部は、特定の薬液に対しての溶融性が異なり、露光後、当該薬液に浸漬することで、フォトレジスト膜上にマスクパターンを現像することができる。なお、露光部が薬液に溶融して除去されるフォトレジスト膜をポジ型と言い、また、非露光部が薬液に溶融して除去されるフォトレジスト膜をネガ型と言う。
【００３０】
本実施の形態１の第１フォトマスクＰＭ１は、ＳＴＩ用マスクパターン（第１マスクパターン）Ｍｓｃを有する。図中には、ＳＴＩ用マスクパターンＭｓｃが配置されている領域に便宜上ハッチングを付した。以下、平面図におけるハッチングに関しては特筆しない限り同様であるとする。第１フォトマスクＰＭ１は、複数の領域にＳＴＩ用マスクパターンＭｓｃを有し、その１つによって、上記図１のチップ領域Ｒｃの１つに対して露光することができる。本実施の形態１の第１フォトマスクＰＭ１は、例えば、２行３列の計６つのＳＴＩ用マスクパターンＭｓｃを備えるように図示したが、この個数には限定されない。
【００３１】
上記のようなＳＴＩ用マスクパターンＭｓｃを有する第１フォトマスクＰＭ１を用いて、上記図２の第１フォトレジスト膜ＰＲ１に露光を施す。本実施の形態１の半導体装置の製造方法では、図４を用いて説明するステップ・アンド・リピート方式により、露光処理を施す。本実施の形態１のステップ・アンド・リピート方式とは、まず、第１フォトマスクＰＭ１が有する複数のＳＴＩ用マスクパターンＭｓｃにより、複数のチップ領域Ｒｃに対して一括して露光処理を施す（ショット）。その後、第１フォトマスクＰＭ１を別の領域にずらし、同様に、複数のチップ領域Ｒｃに対して一括して露光処理を施す。その際、１つのチップ領域Ｒｃに２度以上の露光（多重露光）を施さないようにする。この工程を繰り返すことで、ウェハ１上の全てのチップ領域Ｒｃに対して露光処理を施す。
【００３２】
ここで、本実施の形態１の半導体装置の製造方法では、図５に示すように、外周領域Ｒｍに対しても、第１フォトマスクＰＭ１を用いて露光を施す。例えば、ウェハ１上の最外のチップ領域Ｒｃに対してのステップ・アンド・リピート方式による露光を終えた後、更に外側の外周領域Ｒｍに対しても第１フォトマスクＰＭ１を移動させる。そして、第１フォトマスクＰＭ１のＳＴＩ用マスクパターンＭｓｃを用いて、当該外周領域Ｒｍに露光処理を施す。このとき、他の領域に露光が及ばないように、対象とならない領域の第１フォトマスクＰＭ１は、マスキングブレードＢＬにより遮蔽しておく。マスキングブレードＢＬは、例えば４枚で１組であり、それぞれが同一の平面内で可動である。
【００３３】
以上のように、本実施の形態１では、ウェハ１上の全チップ領域Ｒｃと外周領域Ｒｍとに対して、第１フォトマスクＰＭ１のＳＴＩ用マスクパターンＭｓｃを用いて露光を施す。その後の現像工程を経て、図６に示す要部断面図のように、チップ領域Ｒｃおよび外周領域Ｒｍにおける第１フォトレジスト膜ＰＲ１に、分離パターンＰＴｓが形成される。
【００３４】
次に、図７に示すように、分離パターンＰＴｓを有する第１フォトレジスト膜ＰＲ１をエッチングマスクとして、保護絶縁膜ＩＰ１に対してエッチングを施す。保護絶縁膜ＩＰ１がエッチングされた部分において、ウェハ１の主面ｆ１が露出した段階で、当該エッチングを停止する。このとき、ウェハ１の主面ｆ１に対して交差する向きに高い配向性を持つ異方性エッチングとすることで、保護絶縁膜ＩＰ１に、第１フォトレジスト膜ＰＲ１と同様の分離パターンＰＴｓが形成される。エッチング終了後、第１フォトレジスト膜ＰＲ１を除去する。
【００３５】
その後、図８に示すように、分離パターンＰＴｓを有する保護絶縁膜ＩＰ１をエッチングマスクとして、ウェハ１の主面ｆ１にエッチングを施す。ここでも、主面ｆ１に交差する方向に高い配向性を持つ異方性エッチングとする。これにより、保護絶縁膜ＩＰ１の開口部に露出したウェハ１の主面ｆ１に、溝部ＴＲを形成する。溝部ＴＲが所望の深さに達した段階で、エッチングを停止する。以上の工程により、本実施の形態１の半導体装置の製造方法では、チップ領域Ｒｃと外周領域Ｒｍとにおけるウェハ１の主面ｆ１に、溝部ＴＲを形成したことになる。
【００３６】
続いて、図９（ａ）に示すウェハ１上のチップ領域Ｒｃと外周領域Ｒｍとの両領域に対して、図９（ｂ）に示すように、溝部ＴＲを有する主面ｆ１を覆うようにして、埋め込み絶縁膜（第２絶縁膜）ＩＢ１を形成する。なお、図９（ａ）はウェハ１の要部平面図を示しており、図中のｘ１−ｘ１線に沿った断面図を図９（ｂ）に示している。埋め込み絶縁膜ＩＢ１は、溝部ＴＲを埋め込むための絶縁膜であり、例えば酸化シリコン膜などを、ＣＶＤ法などによって形成する。ここで、ＣＶＤ法により酸化シリコン膜を堆積する前に、溝部ＴＲの内壁の被覆率を向上させるため、熱酸化法などを施しても良い。これにより、溝部ＴＲの底部および側壁を正常に覆うように、埋め込み絶縁膜ＩＢ１を形成することができる。
【００３７】
その後、図９（ｃ）に示すように、ウェハ１の主面ｆ１の全面に渡って、埋め込み絶縁膜ＩＢ１に研磨を施す。ここでは、例えばＣＭＰ法などによって埋め込み絶縁膜ＩＢ１に表面研磨を施し、埋め込み絶縁膜ＩＢ１を徐々に除去していく。そして、溝部ＴＲを埋め込む部分以外の埋め込み絶縁膜ＩＢ１を除去した段階で、ＣＭＰによる表面研磨を停止する。これにより、溝部ＴＲに埋め込み絶縁膜ＩＢ１を埋め込んだ構造とすることができる。以上の工程により、溝部ＴＲと埋め込み絶縁膜ＩＢ１とを有する分離部ＳＴＩを形成することができる。分離部ＳＴＩによって、ウェハ１の主面ｆ１に活性領域ａｃｔが規定される。この活性領域ａｃｔには、以後の工程によって種々の半導体素子が形成される。
【００３８】
以上のように、本実施の形態１の半導体装置の製造方法では、チップ領域Ｒｃに加え、外周領域Ｒｍに対しても、同様のフォトリソグラフィ工程からＣＭＰ工程までの一連の工程を施すことで、分離部ＳＴＩをダミーとして形成する。特に、チップ領域Ｒｃと外周領域Ｒｍとに対し、同様のパターンの溝部ＴＲを形成する。従って、図９を用いて説明したような埋め込み絶縁膜ＩＢ１のＣＭＰ法による表面研磨に際して、チップ領域Ｒｃと外周領域Ｒｍとの間で、研磨速度（研磨レート）のずれを生じ難くすることができる。即ち、ディッシング現象が生じ難い。これにより、本実施の形態１の半導体装置の製造方法によれば、最外部に配置するチップ領域Ｒｃにおいても、平坦性の高い分離部ＳＴＩを形成することができ、後の工程で、半導体素子および配線を高品質に形成することができる。特に、更なる高集積化の技術動向にあって、ますます微細化される個々の半導体素子を、最外のチップ領域Ｒｃにおいても、正常に絶縁分離し得る構造を形成することができる。結果として、半導体装置の製造歩留まりを向上させることができる。
【００３９】
続く工程では、ウェハ１上に種々の半導体素子を形成する。ここでは、その一例として、チップ領域Ｒｃにおける活性領域ａｃｔに、ＭＩＳ（Metal Insulator Semiconductor）構造の電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）（以下、単にＭＩＳトランジスタ）を形成する工程を示す。ＭＩＳトランジスタは、半導体集積回路を構成するそして最も基本的な要素の一つであり、チップ領域には、様々な動作電圧、極性または寸法のＭＩＳトランジスタを形成する。
【００４０】
図１０に示すように、ウェハ１のチップ領域における活性領域ａｃｔに、ＭＩＳトランジスタ（半導体素子）Ｑを形成する。
【００４１】
なお、以下では、多数キャリアが電子である半導体領域を単にｎ型、多数キャリアが正孔である半導体領域を単にｐ型と記す。これらの半導体領域は、ウェハ１にドナー、または、アクセプタとなりうる原子のイオンを、たとえばイオン注入法などにより導入し、その後熱処理を施すことで形成する。局所的にイオン注入を施す場合には、フォトリソグラフィ法によりパターニングしたフォトレジスト膜などを、イオン注入マスクとして用いる。また、形状加工などは、特筆しない限り、一連のフォトリソグラフィ法と、異方性または等方性エッチングを組み合わせることにより行うものとする。
【００４２】
図示したＭＩＳトランジスタＱは、一般的によく知られた方法で形成され、その製造工程の詳細な説明は省略する。紙面に４つ記載したＭＩＳトランジスタＱはいずれも同様であるとし、ここでは、その一つを代表して記述した要部拡大図を用い、構成を中心にして説明する。
【００４３】
ＭＩＳトランジスタＱは、分離部ＳＴＩで規定された活性領域ａｃｔのｎ型ウェル２内に形成する。ＭＩＳトランジスタＱは、ウェル１の主面ｆ１上にゲート絶縁膜３を介して形成したゲート電極４を有する。ゲート絶縁膜３は、例えば熱酸化法により形成された酸化シリコン膜であり、ゲート電極４は、例えばＣＶＤ法により形成した多結晶シリコン（ポリシリコン）膜である。
【００４４】
ゲート電極４の側壁には、サイドウォールスペーサ５を形成する。サイドウォールスペーサ５は、ゲート電極４を形成した後に、例えばＣＶＤ法などにより酸化シリコン膜を堆積し、この酸化シリコン膜をエッチバックすることで、ゲート電極４の側壁に自己整合的に残す。
【００４５】
サイドウォールスペーサ５の側方下部にあたるウェハ１の主面ｆ１には、ｐ型ソース／ドレイン領域６を形成する。また、サイドウォールスペーサ５の直下であり、ｐ型ソース／ドレイン領域６の端部から、ゲート絶縁膜３の側方下部に至る領域のウェハ１の主面ｆ１には、ｐ型エクステンション領域７を形成する。ｐ型エクステンション領域７は、ｐ型ソース／ドレイン領域６よりも浅く、不純物濃度の低い半導体領域である。
【００４６】
ゲート電極４およびｐ型ソース／ドレイン領域６の表面には、外部からの電気的な接続に対し、オーミック接続を実現するためのシリサイド層８を形成する。これには、スパッタリング法などにより金属膜（例えばコバルトなど）を堆積した後、熱処理を施す。このとき、金属膜とシリコンとの界面において化合反応が起こり、金属シリサイド（例えばコバルトシリサイドなど）が形成される。その後、余分な金属膜を除去することで、シリサイド層８を形成する。
【００４７】
上記のような構成のＭＩＳトランジスタＱを形成した後、ＭＩＳトランジスタＱを覆うようにして、ウェハ１の主面ｆ１上に、エッチストップ絶縁膜９および第１層間絶縁膜ＩＬ１を順に形成する。ここで、エッチストップ絶縁膜９と第１層間絶縁膜ＩＬ１とは、特定の異方性エッチングに対してのエッチング速度が大きく異なる絶縁膜の組み合わせである。これは、後に説明する、所謂ＳＡＣ（Self Align Contact）技術を適用するための構成である。このようなエッチストップ絶縁膜９と第１層間絶縁膜ＩＬ１との組み合わせは、例えば、それぞれ窒化シリコン膜と酸化シリコン膜である。エッチストップ絶縁膜９である窒化シリコン膜は、例えばＣＶＤ法などにより形成し、第１層間絶縁膜ＩＬ１である酸化シリコン膜は、例えばＣＶＤ法などにより形成する。
【００４８】
その後、ＭＩＳトランジスタＱのシリサイド層に電気的な導通をとるためのコンタクトプラグ１０を形成する。
【００４９】
ここでは、まず、第１層間絶縁膜ＩＬ１およびエッチストップ絶縁膜９を貫通するようにして、コンタクトホール１１を形成する。コンタクトホール１１の形成には、まず、例えばフォトリソグラフィ法などによりパターニングしたフォトレジスト膜（図示しない）をエッチングマスクとして、第１層間絶縁膜ＩＬ１に対して異方性エッチングを施す。その際、エッチストップ絶縁膜９との選択比が高い条件の異方性エッチングを施す。これにより、実質上、エッチストップ絶縁膜９で自己整合的にエッチングを停止させることができる。その後、シリコンに対して選択比が高い条件でエッチストップ絶縁膜９に対して異方性エッチングを施すことで、所望の領域にコンタクトホール１１を形成する。続いて、コンタクトホール１１を例えばタングステンなどの導体膜で埋め込むことで、コンタクトプラグ１０を形成する。
【００５０】
以上が、ウェハ１の主面ｆ１上への、半導体素子としてのＭＩＳトランジスタＱの形成工程である。以下では、ＭＩＳトランジスタＱにより所望の回路機能を構成するための配線を形成する工程を例示する。
【００５１】
図１１に示すように、第１層間絶縁膜ＩＬ１を覆うようにして、ウェハ１の主面ｆ１上に、第１配線用絶縁膜（第３絶縁膜）ＩＷ１を形成する。第１配線用絶縁膜ＩＷ１は、後の工程で形成する配線を絶縁するための絶縁膜であり、例えば酸化シリコン膜などをＣＶＤ法などにより形成する。その後、第１配線用絶縁膜ＩＷ１を覆うようにして、第２フォトレジスト膜ＰＲ２を形成する。第２フォトレジスト膜ＰＲ２は、上記図２の第１フォトレジスト膜ＰＲ１と同様にして形成する。
【００５２】
次に、図１２に示すように、第２フォトレジスト膜ＰＲ２に、一連のフォトリソグラフィ法により、配線パターンＰＴｗを形成する。ここでの、第２フォトレジスト膜ＰＲ２への配線パターンＰＴｗの形成のためのフォトリソグラフィ工程は、上記図３〜図６を用いて説明した方法とほぼ同様である。即ち、分離パターンＰＴｓとは異なる配線パターンＰＴｗを形成するため、ＳＴＩ用マスクパターンＭｓｃを有する第１フォトマスクＰＭ１にかえて、配線用マスクパターン（第２マスクパターン）を有する第２フォトマスクを用いて、同様のステップ・アンド・リピート方式による露光処理を施す。なお、第２フォトマスクは、配線用マスクパターンがＳＴＩ用マスクパターンＭｓｃと異なる点を除いて、第１フォトマスクＰＭ１と同様であるから、ここでは改めて図示しない。
【００５３】
以上のように、第２フォトレジスト膜ＰＲ２に対し、第２フォトマスクを用いて、ステップ・アンド・リピート方式で露光を施す。ここで、本実施の形態１の半導体装置の製造方法では、チップ領域Ｒｃに加え、外周領域Ｒｍに対しても上記露光を同様に施す。そして、その後の現像処理により、チップ領域Ｒｃと外周領域Ｒｍとにおける第２フォトレジスト膜ＰＲ２に、配線パターンＰＴｗを形成する。
【００５４】
次に、図１３に示すように、配線パターンＰＴｗを有する第２フォトレジスト膜ＰＲ２をエッチングマスクとして、第１配線用絶縁膜ＩＷ１に対して異方性エッチングを施す。そして、第１配線用絶縁膜ＩＷ１がエッチングされた部分に、第１層間絶縁膜ＩＬ１が露出した段階で、当該エッチングを停止する。これにより第２フォトレジスト膜ＰＲ２の開口部に露出した第１配線用絶縁膜ＩＷ１に、第１配線孔（孔部）ＨＷ１を形成する。この第１配線孔ＨＷ１の平面パターンは、第２フォトレジスト膜ＰＲ２の配線パターンＰＴｗと同様である。以上の工程により、本実施の形態１の半導体装置の製造方法では、チップ領域Ｒｃと外周領域Ｒｍとにおける第１配線用絶縁膜ＩＷ１に、第１配線孔ＨＷ１を形成したことになる。
【００５５】
続いて、図１４に示すように、第１配線孔ＨＷ１を有する第１配線用絶縁膜ＩＷ１を覆うようにして、第１埋め込み導体膜（第１導体膜）ＭＢ１を形成する。第１埋め込み導体膜ＭＢ１は、第１配線孔ＨＷ１を埋め込むための導体膜であり、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）などを、スパッタリング法などによって形成する。
【００５６】
その後、上記図９（ｃ）と同様の工程により、図１５に示すように、ウェハ１の主面ｆ１の全面に渡って、第１埋め込み導体膜ＭＢ１に研磨を施す。ここでは、例えばＣＭＰ法などによって第１埋め込み導体膜ＭＢ１に表面研磨を施し、第１埋め込み導体膜ＭＢ１を徐々に除去していく。そして、第１配線孔ＨＷ１を埋め込む部分以外の第１埋め込み導体膜ＭＢ１を除去した段階で、ＣＭＰによる表面研磨を停止する。これにより、第１配線孔ＨＷ１に第１埋め込み導体膜ＭＢ１を埋め込んだ構造とすることができる。以上の工程により、第１配線用絶縁膜ＩＷ１の第１配線孔ＨＷ１に第１埋め込み導体膜ＭＢ１を埋め込んだ、第１配線層（配線層）ＷＬ１を形成することができる。
【００５７】
以上のように、本実施の形態１の半導体装置の製造方法では、チップ領域Ｒｃに加え、外周領域Ｒｍに対しても、同様のフォトリソグラフィ工程からＣＭＰ工程までの一連の工程を施すことで、第１配線層ＷＬ１をダミーとして形成する。特に、チップ領域Ｒｃと外周領域Ｒｍとに対し、同様のパターンの第１配線孔ＨＷ１を形成する。従って、上記図１４、図１５を用いて説明したような、第１埋め込み導体膜ＭＢ１のＣＭＰ法による表面研磨に際して、チップ領域Ｒｃと外周領域Ｒｍとの間で、研磨速度（研磨レート）のずれを生じ難くすることができる。即ち、ディッシング現象が生じ難い。これにより、本実施の形態１の半導体装置の製造方法によれば、最外部に配置するチップ領域Ｒｃにおいても、平坦性の高い第１配線層ＷＬ１を形成することができ、後の工程で、半導体素子および配線を高品質に形成することができる。特に、更なる配線複雑化の技術動向にあって、ますます多層化される配線層を、最外のチップ領域Ｒｃにおいても、平坦に形成し得る構造とすることができる。結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００５８】
以上の工程では、第１配線層ＷＬ１として、一層の第１配線用絶縁膜ＩＷ１の第１配線孔ＨＷ１の中に第１埋め込み導体膜ＭＢ１をＣＭＰにより埋め込む、所謂シングルダマシン配線構造において、加工の平坦性を向上させる技術を例示した。この技術は、ビアプラグと配線とを構成する孔部を同時に埋め込む、所謂デュアルダマシン配線構造に適用しても良い。以下では、上記図１５を用いて説明した第１配線層ＷＬ１の更に上層に、デュアルダマシン配線構造を形成する工程を、続けて説明する。
【００５９】
図１６に示すように、第１配線層ＷＬ１を覆うようにして、ビア用絶縁膜ＩＶおよび第２配線用絶縁膜ＩＷ２を形成する。これらはいずれも、例えば酸化シリコン膜であり、ＣＶＤ法などによって形成する。なお、ビア用絶縁膜ＩＶおよび第２配線用絶縁膜ＩＷ２を一括して、上記図１１の第１配線用絶縁膜ＩＷ１と捉えても良い。
【００６０】
また、ビア用絶縁膜ＩＶには、第１配線層ＷＬと第２配線用絶縁膜ＩＷ２とを貫通するビアホールＨＶを形成する。更に、第２配線用絶縁膜ＩＷ２には、第２配線孔ＨＷ２を形成する。なお、ビアホールＨＶおよび第２配線孔ＨＷ２を一括して、上記図１３の第１配線孔ＨＷ１と捉えても良い。
【００６１】
ここで、本実施の形態１の半導体装置の製造方法では、ビアホールＨＶ、または、第２配線孔ＨＷ２は、上記図１１〜図１３を用いて説明した方法とほぼ同様のフォトリソグラフィ法によって形成する。即ち、チップ領域Ｒｃのフォトリソグラフィ工程に用いたフォトマスクと同様のフォトマスクを用いて、外周領域Ｒｍにもフォトリソグラフィ工程を施すことで、チップ領域Ｒｃと同様の孔部（ビアホールＨＶまたは第２配線孔ＨＷ２）を形成する。なお、ビア用絶縁膜ＩＶへのビアホールＨＶの形成と、第２配線用絶縁膜ＩＷ２への第２配線孔ＨＷ２の形成とは、独立して行っても、同時に行っても良い。即ち、ビア用絶縁膜ＩＶを堆積した直後にビアホールＨＶを形成し、その後、第２配線用絶縁膜ＩＷ２を堆積してから第２配線孔ＨＷ２を形成しても、ビア用絶縁膜ＩＶと第２配線用絶縁膜ＩＷ２とを堆積してから、順に第２配線孔ＨＷ２およびビアホールＨＶを形成しても良い。
【００６２】
その後、ビアホールＨＶを有するビア用絶縁膜ＩＶと、第２配線孔ＨＷ２を有する第２配線用絶縁膜ＩＷ２とを覆うようにして、第２埋め込み導体膜ＭＢ２を形成する。この第２埋め込み導体膜ＭＢ２は、上記図１４の第１埋め込み導体膜ＭＢ１と同様である。
【００６３】
次に、図１７に示すように、第２埋め込み導体膜ＭＢ２に対して表面研磨を施し、第２埋め込み導体膜ＭＢ２を除去していく。ここでは、上記図１５を用いて説明した方法と同様に、例えばＣＭＰ法などによって、ウェハ１の主面ｆ１の全面に渡って、第２導体膜ＭＢ２に表面研磨を施す。そして、ビアホールＨＶおよび第２配線孔ＨＷ２を埋め込む部分以外の第２埋め込み導体膜ＭＢ２を除去した段階で、ＣＭＰによる表面研磨を停止する。これにより、ビアホールＨＶおよび第２配線孔ＨＷ２を、第２埋め込み導体膜ＭＢ２によって一体的に埋め込んだ構造とすることができる。以上の工程により、ビア用絶縁膜ＩＶのビアホールＨＶ、および、第２配線用絶縁膜ＩＷ２の第２配線孔ＨＷ２に、第２埋め込み導体膜を埋め込んだ形状の、第２配線層ＷＬ２を形成することができる。これは、上記図１５の第１配線層ＷＬ１と同様として捉えても良い。
【００６４】
以上のように、本実施の形態１の半導体装置の製造方法では、上記図１５の第１配線層ＷＬ１と同様に、チップ領域Ｒｃに加え、外周領域Ｒｍに対しても、同様のフォトリソグラフィ工程からＣＭＰ工程までの一連の工程を施すことで、第２配線層ＷＬ２をダミーとして形成する。従って、デュアルダマシン工程においても、最外のチップ領域ＲｃにおけるＣＭＰ加工の平坦性を、向上させることができる。結果として、半導体装置の製造歩留まりを、より向上させることができる。
【００６５】
（実施の形態２）
上記実施の形態１では、ウェハ１の外周領域Ｒｍにチップ領域Ｒｃと同様のダミーパターンを形成することで、最外のチップ領域ＲｃにおけるＣＭＰ加工の平坦性を向上させる技術を例示した。本実施の形態２では、ウェハ１の外周領域Ｒｍに、チップ領域Ｒｃと異なるダミーパターンを形成する技術を例示する。
【００６６】
本実施の形態２の半導体装置の製造方法は、下記のフォトリソグラフィ工程が異なる点を除いては、上記実施の形態１と同様である。ここでは、上記実施の形態１において図２で説明した製造工程に続く工程として、上記図３〜図５に倣いながら、図１８および図１９を用いて、本実施の形態２の製造方法を詳しく説明する。
【００６７】
本実施の形態２では、上記実施の形態１において、第１フォトレジスト膜ＰＲ１に分離パターンＰＴｓを形成するために用いた第１フォトマスクＰＭ１（例えば図３）は、図１８に示すように、ＳＴＩ用マスクパターンＭｓｃの他に、ダミーＳＴＩ用マスクパターン（第１ダミーマスクパターン）Ｍｓｄを有する。
【００６８】
ダミーＳＴＩ用マスクパターンＭｓｄは、第１フォトマスクＰＭ１上において、ＳＴＩ用マスクパターンＭｓｃと平面的に重ならない位置に配置する。従って、ＳＴＩ用マスクパターンＭｓｃを用いた露光とは独立して、ダミーＳＴＩ用マスクパターンＭｓｄを用いて露光処理を施すことができる。また、第１フォトマスクＰＭ１上の空き領域を用いることで、ＳＴＩ用マスクパターンＭｓｃの配置領域を減らすことなく、ダミーＳＴＩ用マスクパターンＭｓｄを配置することができる。従って、ＳＴＩ用マスクパターンＭｓｃを用いた露光処理の生産性を低下させることは無い。
【００６９】
上記実施の形態１において図４を用いて説明した方法と同様に、本実施の形態２においても、ウェハ１上のチップ領域Ｒｃの第１フォトレジスト膜ＰＲ１に対しては、第１フォトマスクＰＭ１のＳＴＩ用マスクパターンＭｓｃを用い、ステップ・アンド・リピート方式により露光処理を施す。
【００７０】
一方、本実施の形態２の半導体装置の製造方法では、図１９に示すように、ウェハ１上の外周領域Ｒｍの第１フォトレジスト膜ＰＲ１に対しては、第１フォトマスクＰＭ１のダミーＳＴＩ用マスクパターンＭｓｄを用いて露光処理を施す。例えば、ウェハ１上の最外のチップ領域Ｒｃに対してのステップ・アンド・リピート方式による露光を終えた後、更に外側の外周領域Ｒｍに対しても第１フォトマスクＰＭ１を移動させる。その際、本実施の形態２では、外周領域Ｒｍに対しては、ダミーＳＴＩ用マスクパターンＭｓｄが適用されるように配置する。
【００７１】
上記のように、本実施の形態２の製造方法では、チップ領域Ｒｃとは異なるマスクパターンを用いて、外周領域Ｒｍに露光処理を施す。従って、チップ領域Ｒｃの分離パターンＰＴｓとは異なるパターンの分離部ＳＴＩを形成することができる。これにより、外周領域Ｒｍに形成するダミーパターンを変更する必要がある場合などにも柔軟に対応できる。
【００７２】
チップ領域Ｒｃに分離部ＳＴＩを形成するためのＳＴＩ用マスクパターンＭｓｃは、そのマスクパターンが素子形状に依存して決まる。これに対し、本実施の形態２の半導体装置の製造方法によれば、ダミーＳＴＩ用マスクパターンＭｓｄを配置することで、独立して所望のマスクパターンとすることができる。例えば、面密度のばらつきの少ない、完全な格子状のパターンとすることも可能である。また、例えば、ウェハ１の端部ｔｗからパターンがはみ出さないように配置することも可能である。これにより、ウェハ１の端部ｔｗでの欠け、はがれを起こしにくい工程とすることができる。このように、最外のチップ領域ＲｃにおけるＣＭＰ加工時の平坦性を更に向上させるための、最適なダミーＳＴＩ用マスクパターンＭｓｄを適用することができる。結果として、半導体装置の製造歩留まりを更に向上させることができる。
【００７３】
以上は、第１フォトマスクＰＭ１がダミーＳＴＩ用マスクパターンＭｓｄを有するとして、ウェハ１の外周領域Ｒｍに分離部ＳＴＩのダミーパターンを形成する工程に適用する技術を例示した。更に、上記実施の形態１において図１１〜図１７を用いて説明したような、第１配線層ＷＬ１または第２配線層ＷＬ２を形成する工程に対し、同様に適用して有効である。
【００７４】
即ち、第２フォトマスクは、配線用マスクパターンに加えてダミー配線用マスクパターン（第２ダミーマスクパターン）を有し、ウェハ１の外周領域Ｒｍに各配線層ＷＬ１，ＷＬ２のダミーパターンを形成する際には、ダミー配線用マスクパターンを適用してフォトリソグラフィ工程を施す。これにより、配線を形成する工程においても、最外のチップ領域ＲｃにおけるＣＭＰ加工時の平坦性を更に向上させることができる。結果として、半導体装置の製造歩留まりを更に向上させることができる。
【００７５】
（実施の形態３）
上記実施の形態１では、ウェハ１の外周領域Ｒｍにダミーパターンを形成する技術を例示した。本実施の形態３では、チップを切断するために設ける領域に対し、ダミーパターンを形成する技術を例示する。
【００７６】
本実施の形態３の半導体装置の製造方法を、以下で図２０〜図２２を用いて説明する。ウェハ１上に配列したチップ領域Ｒｃは、後の工程で個々に切断される。そのため、ウェハ１は、全てのチップ領域Ｒｃの周囲を平面的に囲むようにして配置されたスクライブ領域（切断領域）Ｒｓを有する（例えば図２２に例示）。チップ領域Ｒｃは行列式にウェハ１の主面ｆ１上に配列しているため、その周囲を囲むスクライブ領域Ｒｓは、平面的に格子状となる。
【００７７】
上記実施の形態２と同様、本実施の形態３の製造方法でも、下記のフォトリソグラフィ工程が異なる点を除いては、上記実施の形態１と同様である。ここでは、上記実施の形態１の図２で説明した製造工程に続く工程として説明する。
【００７８】
本実施の形態３では、上記実施の形態１において、第１フォトレジスト膜ＰＲ１に分離パターンＰＴｓを形成するために用いた第１フォトマスクＰＭ１（例えば図３）は、図２０に示すように、ＳＴＩ用マスクパターンＭｓｃの他に、スクライブ領域ダミーＳＴＩ用マスクパターン（第３ダミーマスクパターン）Ｍｓｓを有する。
【００７９】
スクライブ領域ダミーＳＴＩ用マスクパターンＭｓｓは、チップ領域Ｒｃに対しての露光に用いるＳＴＩ用マスクパターンＭｓｃの周囲を平面的に囲むようにして、第１フォトマスクＰＭ１上に配置している。このような形状とすることで、上記図４を用いて説明した、ウェハ１のチップ領域Ｒｃに対するステップ・アンド・リピート方式による露光の際に、同時に、スクライブ領域Ｒｓにも露光処理を施すことができる。
【００８０】
このようにして、本実施の形態３の半導体装置の製造方法では、上記実施の形態１において分離部ＳＴＩを形成する工程の際に、チップ領域Ｒｃとスクライブ領域Ｒｓとに分離パターンＰＴｓを形成する。このとき、一連のフォトリソグラフィ工程において、チップ領域Ｒｃの第１フォトレジスト膜ＰＲ１に対しては、第１フォトマスクＰＭ１のＳＴＩ用マスクパターンＭｓｃを用いて露光を施す。一方、スクライブ領域Ｒｓの第１フォトレジスト膜ＰＲ１に対しては、第１フォトマスクＰＭ１のスクライブ領域ダミーＳＴＩ用マスクパターンＭｓｓを用いて露光を施す。そして、ステップ・アンド・リピート方式における一度の露光では、チップ領域Ｒｃとスクライブ領域Ｒｓとに対する露光を、第１フォトマスクＰＭ１を用いて同時に施す。
【００８１】
ここで、ステップ・アンド・リピート方式によるスクライブ領域Ｒｓへの露光に際しては、以下の現象がある。ウェハ１上において、チップ領域Ｒｃは、スクライブ領域Ｒｓを隔てて等間隔に配列している。従って、図２１に示すように、第１フォトマスクＰＭ１をステップ・アンド・リピート方式に際してスライドさせると、スクライブ領域ダミーＳＴＩ用マスクパターンＭｓｓに重畳部分Ｍｒｒが生じる。即ち、この重畳部分Ｍｒｒでは、スクライブ領域Ｒｓは多重露光を施されることになる。これは、ステップ・アンド・リピート方式における第１フォトマスクＰＭ１の進行方向に寄らず、行方向にも列方向にも起こる現象である。多重露光では、異なるパターンを露光してしまい、所望の分離パターンＰＴｓが得られなくなるという問題を生じ得る。
【００８２】
本発明者らの検討によれば、例えば、重畳部分Ｍｒｒに関与するスクライブ領域ダミーＳＴＩ用マスクパターンＭｓｓのうち、いずれか一方を所謂ベタパターンとし、スクライブ領域Ｒｓへの多重露光を防ぐ方法がある。しかしながら、図２２に示すように、ウェハ１における最外のチップ領域Ｒｃの、更に外側の最外スクライブ領域Ｒｓｔでは、ベタパターンの露光しか受けない領域が生じてしまう。当該最外スクライブ領域Ｒｓｔでは、ダミー用の分離パターンＰＴｓが形成されなくなる。
【００８３】
そこで、本実施の形態１では、スクライブ領域ダミーＳＴＩ用マスクパターンＭｓｓの重畳部分Ｍｒｒは、形状、寸法、および、間隔が、全く同じパターンとなっている。これにより、ステップ・アンド・リピート方式による露光処理において、スクライブ領域Ｒｓへの多重露光の際にも、同一の分離パターンＰＴｓを形成でき、かつ、全ての最外スクライブ領域Ｒｓｔに対しても分離パターンＰＴｓを形成することができる。
【００８４】
以上のように、ウェハ１上のチップ領域Ｒｃに分離パターンＰＴｓを形成し、同様の分離パターンＰＴｓをダミーとしてスクライブ領域Ｒｓにも形成する。その際、本実施の形態３の半導体装置の製造方法によれば、最外スクライブ領域Ｒｓｔの全てにおいて、ダミーとなる分離パターンＰＴｓを形成することができる。即ち、ウェハ１の主面ｆ１上の全てのチップ領域Ｒｃと、スクライブ領域Ｒｓとに分離パターンＰＴｓを形成することができる。従って、最外のチップ領域Ｒｃにおいても、更に外側の最外スクライブ領域Ｒｓｔが分離パターンＰＴｓを備えていることから、ＣＭＰ加工の平坦性を向上させることができる。結果として、半導体装置の製造歩留まりを更に向上させることができる。
【００８５】
更に、本実施の形態３の製造方法では、スクライブ領域Ｒｓに分離パターンＰＴｓを形成するための露光は、チップ領域Ｒｃへのステップ・アンド・リピート方式の露光の一環として同時に施すことができる。このように最外スクライブ領域Ｒｓｔを露光するにあたって、通常と変わらない方式で露光を施すことから、特別なマスキングブレードＢＬ（例えば図５）などによる遮蔽を必要としない。従って、スループットを向上させることができる。結果として、半導体装置の製造歩留まりを更に向上させることができる。
【００８６】
以上は、第１フォトマスクＰＭ１がスクライブ領域ダミーＳＴＩ用マスクパターンＭｓｓを有するとして、ウェハ１のスクライブ領域Ｒｓに分離部ＳＴＩのダミーパターンを形成する工程に適用する技術を例示した。更に、上記実施の形態１において図１１〜図１７を用いて説明したような第１配線層ＷＬ１または第２配線層ＷＬ２を形成する工程に対し、同様に適用して有効である。
【００８７】
即ち、第２フォトマスクは、配線用マスクパターンに加えてスクライブ領域ダミー配線用マスクパターン（第４ダミーマスクパターン）を有する。そして、このスクライブ領域ダミー配線用マスクパターンを適用して、上記図２０〜図２２の説明と同様のフォトリソグラフィ工程を施すことで、ウェハ１のスクライブ領域Ｒｓに、各配線層ＷＬ１，ＷＬ２のダミーパターンを形成する。これにより、配線を形成する工程においても、最外のチップ領域ＲｃにおけるＣＭＰ加工時の平坦性を更に向上させることができる。結果として、半導体装置の製造歩留まりを更に向上させることができる。
【００８８】
また、例えば第１フォトマスクＰＭ１は、本実施の形態３のスクライブ領域ダミーＳＴＩ用マスクパターンＭｓｓを備えた上で、更に、平面的に重ならないようにして、上記実施の形態２のダミーＳＴＩ用マスクパターンＭｓｄを備えていても良い。これにより、最外スクライブ領域Ｒｓｔに加え、更に外側の外周領域Ｒｍにもダミーの分離パターンＰＴｓを形成することができる。例えば、比較的サイズの大きいチップ領域Ｒｃなどである場合など、最外のチップ領域Ｒｃが外周領域Ｒｍの影響を受けやすい場合などがある。この場合、最外スクライブ領域Ｒｓｔの更に外側の外周領域Ｒｍにも、ダミーの分離パターンＰＴｓを形成することは効果的である。
【００８９】
一方、通常のＩＣチップにおいても、チップの小型化、ウェハの大口径化の技術動向にあっては、最外のチップ領域Ｒｃは、外周領域Ｒｍの中でも特に近接のものからの影響を受けやすい傾向にある。また、例えば液晶ディスプレイ（Liquid Crystal Display：ＬＣＤ）の駆動用集積回路（ＬＣＤドライバ）などのチップ領域Ｒｃは、通常のＩＣチップと比較して細長い長方形の形状である。従って、特に近接の外周領域Ｒｍからの影響が顕著となる。この観点においては、最外スクライブ領域Ｒｓｔにダミーパターンを形成することで生産性を維持し、かつ、最外のチップ領域ＲｃにおけるＣＭＰ加工の平坦性を向上できる技術の方が、より好ましい。
【００９０】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９１】
例えば、上記実施の形態１〜３では、ＭＩＳトランジスタＱの構成を、ｎ型ウェル２内に形成され、ｐ型ソース／ドレイン領域６を有する、ｐチャネル型の電界効果トランジスタであるとした。ここでは、ｎチャネル型の電界効果トランジスタ、および、これらの組み合わせであっても良い。ｎチャネル型の電界効果トランジスタを形成する場合は、上記ｐチャネル型のＭＩＳトランジスタＱの構成要素の極性を反転させれば良い。同様に、ウェハ１の極性は、ｐ型であってもｎ型であっても良い。
【産業上の利用可能性】
【００９２】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００９３】
【図１】左側は本発明の実施の形態１である半導体装置の製造工程中における、ウェハの全体平面図であり、右側はその要部拡大平面図である。
【図２】図１に続く半導体装置の製造工程中において、図１に示したｘ１−ｘ１線の要部断面図である。
【図３】本実施の形態１である半導体装置の製造工程で用いるフォトマスクの平面図である。
【図４】図２に続く半導体装置の製造工程中における、ウェハの全体平面図である。
【図５】図４に続く半導体装置の製造工程中における要部平面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】（ａ）は図８に続く半導体装置の製造工程中におけるウェハの要部平面図であり、（ｂ）は（ａ）に示したｘ１−ｘ１線の要部断面図であり、（ｃ）は（ｂ）に続く半導体装置の製造工程中における要部断面図である。
【図１０】下側は図９（ｃ）に続く半導体装置の製造工程中における要部断面図であり、上側はその要部拡大図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】本発明の実施の形態２である半導体装置の製造工程で用いるフォトマスクの平面図である。
【図１９】本発明の実施の形態２である半導体装置の製造工程中における要部平面図である。
【図２０】本発明の実施の形態３である半導体装置の製造工程で用いるフォトマスクの平面図と、その要部拡大図である。
【図２１】本発明の実施の形態３である半導体装置の製造工程中を示す説明図である。
【図２２】本発明の実施の形態３である半導体装置の製造工程中における、ウェハの全体平面図である。
【符号の説明】
【００９４】
１  ウェハ（半導体基板）
２  ｎ型ウェル
３  ゲート絶縁膜
４  ゲート電極
５  サイドウォールスペーサ
６  ｐ型ソース／ドレイン領域
７  ｐ型エクステンション領域
８  シリサイド層
９  エッチストップ絶縁膜
１０  コンタクトプラグ
１１  コンタクトホール
ａｃｔ  活性領域
ＢＬ  マスキングブレード
ｆ１  主面
ＨＶ  ビアホール
ＨＷ１  第１配線孔（孔部）
ＨＷ２  第２配線孔
ＩＢ１  埋め込み絶縁膜（第２絶縁膜）
ＩＬ１  第１層間絶縁膜
ＩＰ１  保護絶縁膜（第１絶縁膜）
ＩＶ  ビア用絶縁膜
ＩＷ１  第１配線用絶縁膜（第３絶縁膜）
ＩＷ２  第２配線用絶縁膜
ＭＢ１  第１埋め込み導体膜（第１導体膜）
ＭＢ２  第２埋め込み導体膜
Ｍｒｒ  重畳部分
Ｍｓｃ  ＳＴＩ用マスクパターン（第１マスクパターン）
Ｍｓｄ  ダミーＳＴＩ用マスクパターン（第１ダミーマスクパターン）
Ｍｓｓ  スクライブ領域ダミーＳＴＩ用マスクパターン（第３マスクパターン）
ＰＭ１  第１フォトマスク
ＰＲ１  第１フォトレジスト膜
ＰＲ２  第２フォトレジスト膜
ＰＴｓ  分離パターン
ＰＴｗ  配線パターン
Ｑ  ＭＩＳトランジスタ（半導体素子）
Ｒｃ  チップ領域（素子形成領域）
Ｒｍ  外周領域
Ｒｓ  スクライブ領域（切断領域）
Ｒｓｔ  最外スクライブ領域
ＳＴＩ  分離部
ＴＲ  溝部
ｔｃ  チップ領域の終端部
ｔｗ  ウェハの端部
ＷＬ１  第１配線層（配線層）
ＷＬ２  第２配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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