(57)【要約】      （修正有）【課題】仕切り層が柱状に形成された並列ｐｎ層を有するスーパージャンクション構造を安価で且つ歩留良く得られる製造方法を提供すること。【解決手段】ｎ型のドレイン層１上に第１のトレンチ１２ａを形成する工程と、第１のトレンチ１２ａ内部およびドレイン層１上にｎ型のドリフト層１０ａ，１０ｂをエピタキシャル成長させる工程と、ドリフト層１０ａ，１０ｂを平坦化する工程と、ドレイン層１およびドリフト層１０ａ，１０ｂ上に第２のトレンチ１２ｂを形成する工程と、第２のトレンチ１２ｂ内部およびドレイン層１上にｎ型のエピタキシャル層を成長させ、ドリフト層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。【選択図】図１
2009289932.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と前記第１導電型とは異なる第２導電型の仕切り層とを横方向に交互に形成する構造を有し、オン状態でドリフト電流を縦方向に流すと共に、オフ状態で空乏化する半導体領域を有する半導体装置の製造方法において、前記半導体領域の形成方法が、
半導体基板上にトレンチを形成する工程と、
前記トレンチ内部および前記半導体基板上にエピタキシャル層を形成する工程と、
前記エピタキシャル層を平坦化する工程と、を複数回繰り返すことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上に、前記第１の方向と交差する第２の方向に延伸する第２のトレンチを形成する工程と、
前記第２のトレンチ内にエピタキシャル成長によって第２の半導体層を埋設し、前記半導体基板に前記第１の半導体層と前記第２の半導体層とによって囲まれた柱状のドリフト層又は仕切り層を形成する工程と、を備えることを特徴とする請求項１記載の半導体層値の製造方法。
【請求項３】
第１導電型の前記半導体基板上に第１のトレンチを形成する工程と、
前記第１のトレンチ内部および前記半導体基板上に、第２導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を平坦化する工程と、
前記第１のエピタキシャル層および前記半導体基板上に第２のトレンチを形成する工程と、
前記第２のトレンチ内部に第１導電型の第２のエピタキシャル層を形成する工程と、
を備えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記半導体基板と前記第１のエピタキシャル層と前記第２のエピタキシャル層とに第２導電型の不純物イオンを注入する工程を備えることを特徴とする請求項１乃至３記載の半導体装置の製造方法。
【請求項５】
第１導電型のドリフト層と前記第１導電型とは異なる第２導電型の仕切り層とを横方向に交互に形成する構造を有し、オン状態でドリフト電流を縦方向に流すと共に、オフ状態で空乏化する半導体領域を有する半導体装置において、前記半導体領域が、
半導体基板上にトレンチを形成する工程と、
前記トレンチ内部および前記半導体基板上にエピタキシャル層を形成する工程と、
前記エピタキシャル層を平坦化する工程と、を複数回繰り返すことにより形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電源装置に対する消費電力低減の要求から、電源装置を構成するパワー半導体装置の低損失化、即ち半導体装置のオン抵抗低減が望まれている。パワー半導体装置の構造には、半導体層の両面に電極を有する縦型と呼ばれる構造が多く、縦型半導体装置のオン抵抗を低減するためには、オン時にドリフト電流が流れるドリフト層の不純物濃度を高くすることが必要である。しかし、不純物濃度を高くすることで、オフ時の逆バイアス電圧による空乏層の広がりが小さくなり、耐圧の低下を伴ってしまう。このように、パワー半導体装置のオン抵抗と耐圧はトレードオフの関係にあった。
【０００３】
このトレードオフの関係を解決するため、スーパージャンクション構造と呼ばれる半導体層を有する縦型半導体装置が公知である。
図３は、スーパージャンクション構造を有するｎチャネル型ＭＯＳＦＥＴの側面断面構造を示す図である。
ｎ型のドレイン層１と、
ドレイン層１上に形成された並列ｐｎ層２と、
並列ｐｎ層２上に島状に形成されたｐ型のベース層３と、
ベース層３上に島状に形成されたｎ＋型のソース層４と、
並列ｐｎ層２およびベース層３およびソース層４上に形成された絶縁膜５と、
ドレイン層１と電気的に接続するドレイン電極６と、
絶縁膜５上に形成されたゲート電極７と、
絶縁膜５の開口部においてソース層４と電気的に接続するソース電極８と、を有し、
並列ｐｎ層２が、ｎ−型のドリフト層１０とｐ型の仕切り層１１とを横方向に交互に形成した構造を有している。
【０００４】
スーパージャンクション構造を有するＭＯＳＦＥＴの動作について説明する。ゲート電極７に所定の閾値電圧以上の電圧が印加されたオン状態において、ドレイン電極６とソース電極８との間にドレイン電極６側の電位を高くする電圧（順方向電圧）が印加されると、ベース層３の表面付近の領域が反転して反転層（チャネル）が形成され、ソース層４から注入された電子が、反転層およびドリフト層１０を経由してドレイン層１へと到達する。ゲート電極７に所定の閾値電圧よりも低い電圧が印加されたオフ状態において、ドレイン電極６とソース電極８との間にソース電極８側の電位を高くする電圧（逆方向電圧）が印加されると、交互に形成されたｎ型のドリフト層１０とｐ型の仕切り層１１とから成るｐｎ接合から空乏層が逆方向電圧の増大に伴い横方向に拡張して、ドリフト層２が完全に空乏化される。
このように、スーパージャンクション構造によれば、ドリフト層１０の不純物濃度を比較的高い濃度にしても逆方向電圧の印加時にドリフト層１０が完全に空乏化するため、ＭＯＳＦＥＴにおけるオン抵抗の低減と高耐圧化とのトレードオフ関係が改善される。
次に、スーパージャンクション構造の製造方法について説明する。
【０００５】
図４は、特許文献１に記載される従来の埋め込み法を示す工程断面図である。
まず、図４（ａ）のようにｎ型のドレイン層１上にドレイン層１よりも不純物濃度の低いｎ−型のドリフト層１０ａをエピタキシャル成長させ、熱酸化によりドリフト層１０ａの表面にＳｉＯ２から成るマスク９ａを形成しフォトリソグラフィによるパターニングを行い、ウェットエッチングまたはドライエッチングによりトレンチ１２ａを形成する。このとき、仕切り層１１ａはドリフト層１０ａと同等かそれよりも深く形成されるのが好ましい。
次に、図４（ｂ）のようにトレンチ１２ａの側壁のダメージおよび不純物の除去を行った後、エピタキシャル成長によりトレンチ１２ａの内部を埋め込み、ドリフト層１０ａよりも不純物濃度の高いｐ型の仕切り層１１ａを形成する。
次に、図４（ｃ）のようにエッチングにより、トレンチ１２ａの開口部付近の仕切り層１１ａを選択的に除去する。これは、トレンチ１２ａの開口部および側壁からの成長が進み開口部が塞がれ、リーク電流等の特性劣化の要因となるボイド（空隙）が仕切り層１１ａ内部に形成されることを防ぐためであり、図４（ｂ）のエピタキシャル成長工程と図４（ｃ）のエッチング工程とを所定の回数繰り返しながら仕切り層１１ａが形成される。
最後に、図４（ｄ）のように並列ｐｎ層２ａの表面を化学機械研磨（ＣＭＰ）等により平坦化して、スーパージャンクション構造が得られる。
【０００６】
さらに、スーパージャンクション構造を有する半導体装置のオン抵抗をより低減する手段として、電流経路であるドリフト層１０の不純物濃度を高くする手法や、ドリフト層１０の面積を広くする手法が知られている。ドリフト層１０の面積は、仕切り層１１を幅狭に形成するか、あるいは、並列ｐｎ層２を板状ではなく柱状に形成することで拡大できる。
【特許文献１】特許３４８５０８１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の埋め込み法を用いて、仕切り層１１を柱状に形成する場合、エピタキシャル成長工程とエッチング工程との繰り返し回数が増加するため、高コストになりやすく、さらに、柱状のトレンチ１２をエッチングにより精度良く形成することが困難であるため、歩留の低下を招くという問題があった。
【０００８】
そこで本発明は、仕切り層が柱状に形成された並列ｐｎ層を有するスーパージャンクション構造を安価で且つ歩留良く得られる製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決し上記目的を達成するために、請求項１に係る本発明の半導体装置の製造方法は、
第１導電型のドリフト層と前記第１導電型とは異なる第２導電型の仕切り層とを横方向に交互に形成する構造を有し、オン状態でドリフト電流を縦方向に流すと共に、オフ状態で空乏化する半導体領域を有する半導体装置の製造方法において、前記半導体領域の形成方法が、
半導体基板上にトレンチを形成する工程と、
前記トレンチ内部および前記半導体基板上にエピタキシャル層を形成する工程と、
前記エピタキシャル層を平坦化する工程と、を複数回繰り返すことを特徴とする。
【００１０】
さらに、上記課題を解決し上記目的を達成するために、請求項２に係る本発明の半導体装置の製造方法は、
前記半導体基板上に、前記第１の方向と交差する第２の方向に延伸する第２のトレンチを形成する工程と、
前記第２のトレンチ内にエピタキシャル成長によって第２の半導体層を埋設し、前記半導体基板に前記第１の半導体層と前記第２の半導体層とによって囲まれた柱状のドリフト層又は仕切り層を形成する工程と、を備えることを特徴とする。
【００１１】
さらに、上記課題を解決し上記目的を達成するために、請求項３に係る本発明の半導体装置の製造方法は、
第１導電型の前記半導体基板上に第１のトレンチを形成する工程と、
前記第１のトレンチ内部および前記半導体基板上に、第２導電型の第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層を平坦化する工程と、
前記第１のエピタキシャル層および前記半導体基板上に第２のトレンチを形成する工程と、
前記第２のトレンチ内部に第１導電型の第２のエピタキシャル層を形成する工程と、
を備えることを特徴とする。
【００１２】
さらに、上記課題を解決し上記目的を達成するために、請求項４に係る本発明の半導体装置の製造方法は、
前記半導体基板と前記第１のエピタキシャル層と前記第２のエピタキシャル層とを平坦化する工程と、第２導電型の不純物イオンを注入する工程を備えることを特徴とする。
【００１３】
さらに、上記課題を解決し上記目的を達成するために、請求項５に係る本発明の半導体装置は、
第１導電型のドリフト層と前記第１導電型とは異なる第２導電型の仕切り層とを横方向に交互に形成する構造を有し、オン状態でドリフト電流を縦方向に流すと共に、オフ状態で空乏化する半導体領域を有する半導体装置において、前記半導体領域が、
半導体基板上にトレンチを形成する工程と、
前記トレンチ内部および前記半導体基板上にエピタキシャル層を形成する工程と、
前記エピタキシャル層を平坦化する工程と、を複数回繰り返すことにより形成されることを特徴とする。
【発明の効果】
【００１４】
各請求項の発明によれば、柱状の仕切り層を有するスーパージャンクション構造を有する半導体装置を安価で且つ歩留良く得られる。
【発明を実施するための最良の形態】
【００１５】
次に、図１を参照して本発明の実施形態に係わるスーパージャンクション構造の製造方法の一例を説明する。
【００１６】
図１は、本発明の第１実施例に係るスーパージャンクション構造の製造方法を示す工程断面図である。
まず、図１（ａ）のようにｎ型のドレイン層１上にｎ−型のドリフト層１０ａをエピタキシャル成長させ、熱酸化によりドリフト層１０ａの表面にＳｉＯ２から成るマスク９ａを形成し、平面的に見てマスク９ａがストライプ状になるようにフォトリソグラフィにより開口部を設け、ウェットエッチングまたは反応性イオンエッチング（ＲＩＥ）法等のドライエッチングによる第１のトレンチエッチング工程によりトレンチ１２ａを形成する。このとき、ドリフト層１０ａの不純物濃度は１．５×１０１５ｍ−３、厚さは５０μｍであり、マスク９ａの幅は５μｍであり、トレンチ１２ａの深さは５０μｍである。
【００１７】
次に、図１（ｂ）のように従来の埋め込み法と同様の手法によりドリフト層１０ａよりも不純物濃度の高いｐ型の仕切り層１１ａをエピタキシャル生長させる。仕切り層１１ａの形成工程においては、帯状のトレンチ１２ａの開口部付近から成長が進むことが少ないため、エピタキシャル成長とエッチング工程とを繰り返す必要が無い。次に、仕切り層１１ａの表面をＣＭＰ法等により平坦化して並列ｐｎ層２ａを形成する。仕切り層１１ａの不純物濃度は３．５×１０１５ｍ−３である。
【００１８】
次に、図１（ｃ）のように並列ｐｎ層２ａの表面に熱酸化によりＳｉＯ２膜を設け、フォトリソグラフィにより開口部を形成してマスク９ｂを形成する。マスク９ｂに形成された開口部は、図示のように、平面的に見て仕切り層１１ａと直交する方向に延伸している。マスク９ｂの幅は５μｍである。
【００１９】
次に、図１（ｄ）のようにウェットエッチングまたはＲＩＥ法等のドライエッチングによる第２のトレンチエッチング工程によりトレンチ１２ｂを５０μｍの深さに形成する。
【００２０】
そして、図１（ｅ）のように従来の埋め込み法と同様の手法によりｎ−型のドリフト層１０ｂを形成した後、ドリフト層１０ｂの表面をＣＭＰ法等により平坦化して並列ｐｎ層２ｂを形成することで、角柱状の仕切り層１１ｂを有するスーパージャンクション構造が得られる。
【００２１】
すなわち、本発明の第１実施例に係るスーパージャンクション構造の製造方法は、帯状のトレンチ１２ａを形成する第１のトレンチエッチング工程と帯状のトレンチ１２ｂを形成する第２のトレンチエッチング工程とを繰り返し、且つ、トレンチ１２ａとトレンチ１２ｂとは平面的に見て互いに直交するように形成される点で従来の製造方法と異なる。
【００２２】
本発明の第１実施例に係るスーパージャンクション構造の製造方法によれば、仕切り層１１が柱状に形成され、ドリフト層１０の面積を拡大したスーパージャンクション構造を有する、オン抵抗の低減と高耐圧化とのトレードオフの関係が改善された半導体装置を安価で且つ歩留良く得られる。
【００２３】
図２は、本発明の第２実施例に係るスーパージャンクション構造の製造方法を示す工程断面図である。
まず、図２（ａ）のように、第１実施例の図１（ａ）および（ｂ）と同様の手法で、ドレイン層１上にｐ型の仕切り層１１ａと不純物濃度が等しくなるようにｎ型のドリフト層１０ａ’をエピタキシャル成長させ、ｐ型の仕切り層１１ａを形成し、並列ｐｎ層２ａ’を形成する。ドリフト層１０ａ’および仕切り層１１ａの不純物濃度は１．５×１０１５ｍ−３である。
【００２４】
次に、図２（ｂ）ように、第１実施例の図１（ｃ）〜（ｅ）と同様の手法でドリフト層１０ｂ’と仕切り層１１ｂとから成る並列ｐｎ層２ｂ’を形成する。
【００２５】
そして、図２（ｃ）のように、並列ｐｎ層２ｂ’の表面からホウ素（Ｂ）等のｐ型不純物イオンを注入した後、不純物イオンを活性化させることで、ｎ−型のドリフト層１０ｃとｐ＋型の仕切り層１１ｃとから成る並列ｐｎ層２ｃを有するスーパージャンクション構造が得られる。このとき、イオン加速電圧を段階的または連続的に変えて注入することで、並列ｐｎ層２ｃの深さ方向の不純物イオン注入量を均一にすることができる。このとき、ドリフト層１０ｃの総不純物量と仕切り層１１ｃの総不純物量とが等しくなるように、Ｂイオンを注入する。
【００２６】
本発明の第２実施例に係るスーパージャンクション構造の製造方法によれば、ドリフト層１０ａ’および仕切り層１１ａの不純物濃度が等しいため、第２のトレンチエッチング工程において形成されるトレンチの幅および深さの均一性が改善でき、第１実施例の製造方法と同様の作用効果に加え、製造歩留をより改善することができる。
【００２７】
本発明のトランジスタは、上記の実施例に限定されず、様々な変形が可能なものである。例えば、各半導体層の導電型は逆でも良いため、ｐチャネル型ＭＯＳＦＥＴの製造にも適用できる。また、ドレイン層１上にエピタキシャル成長させた仕切り層１１に埋め込み法を適用してドリフト層１０を形成しても良い。
また、トレンチ１２ｂは、仕切り層１１ａと任意の角度を有して交わるように形成されても良い。
また、トレンチ幅が、並列ｐｎ層２表面側からトレンチ裏面に向かって徐々に狭くなるようにテーパ状に形成することで、埋め込み性はより向上する。
また、イオン注入は第２のトレンチエッチング工程とドリフト層１０の埋め込み工程との間に実施しても良く、その場合は垂直よりも角度を有してトレンチ側面にイオン注入できるため、トレンチの深さ方向の不純物濃度を容易に均一にできる。
また、不純物濃度は、ドリフト層１０と仕切り層１１との総不純物量が得られるよう適宜変更することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１実施例の半導体装置の製造方法を示す工程断面図である。
【図２】本発明の第２実施例の半導体装置の製造方法を示す工程断面図である。
【図３】従来のスーパージャンクション構造を有するＭＯＳＦＥＴの構造を示す断面図である。
【図４】従来の半導体装置の埋め込み法による製造方法を示す工程断面図である。
【符号の説明】
【００２９】
１    ドレイン層
２、２ａ〜２ｃ  並列ｐｎ層
３    ベース層
４    ソース層
５    絶縁膜
６    ドレイン電極
７    ゲート電極
８    ソース電極
９、９ａ、９ｂ    マスク
１０、１０ａ〜１０ｃ  ドリフト層
１１、１１ａ〜１１ｃ  仕切り層
１２、１２ａ、１２ｂ  トレンチ
【図１】
2009289932.tif 000003
【図２】
2009289932.tif 000004
【図３】
2009289932.tif 000005
【図４】
2009289932.tif 000006