(57)【要約】【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線７と、複数のワード線７に交差するように配置される複数のビット線８と、ワード線７とビット線８とが交差する位置に配置されるメモリセル９と、ビット線８に接続されるトランジスタ４２とを備え、トランジスタ４２の電流駆動能力は、ビット線８が配置される位置によって異なるように構成されている。【選択図】図２
2009070462.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線に交差するように配置される複数のビット線と、
前記ワード線と前記ビット線とが交差する位置に配置されるメモリセルと、
前記ビット線に接続される選択回路とを備え、
前記選択回路の電流駆動能力は、前記ビット線が配置される位置によって異なるように構成されている、メモリ。
【請求項２】
前記選択回路の電流駆動能力は、前記複数のビット線の中央部に配置される前記ビット線に接続される前記選択回路の電流駆動能力よりも、端部に配置される前記ビット線に接続される前記選択回路の電流駆動能力の方が小さくなるように構成されている、請求項１に記載のメモリ。
【請求項３】
前記ワード線が延びる方向に配置される不純物領域と、
前記ワード線と前記不純物領域とを所定の間隔ごとに電気的に接続する第１金属配線とをさらに備え、
前記ビット線は、前記第１金属配線間に所定の間隔を隔てて、複数のビット線が配置され、
前記選択回路の電流駆動能力は、前記第１金属配線間に配置される複数のビット線のうち中央部に配置される前記ビット線に接続される前記選択回路の電流駆動能力よりも、端部に配置される前記ビット線に接続される前記選択回路の電流駆動能力の方が小さくなるように構成されている、請求項２に記載のメモリ。
【請求項４】
前記選択回路は、トランジスタにより構成され、
前記トランジスタのゲート幅は、前記複数のビット線の中央部に配置されるビット線に接続される前記トランジスタのゲート幅よりも、端部に配置される前記ビット線に接続される前記トランジスタのゲート幅の方が小さくなるように構成されている、請求項２または３に記載のメモリ。
【請求項５】
前記選択回路は、トランジスタにより構成され、
前記トランジスタのソース／ドレイン領域の一方と、前記ビット線とを接続する第２金属配線とをさらに備え、
前記トランジスタのソース／ドレイン領域の一方と前記第２金属配線とを電気的に接続するコンタクト部の数は、前記複数のビット線の中央部に配置される前記ビット線に接続される前記トランジスタのソース／ドレイン領域の一方と前記第２金属配線とを電気的に接続するコンタクト部の数よりも、端部に配置される前記ビット線に接続される前記トランジスタのソース／ドレイン領域の一方と前記第２金属配線とを電気的に接続するコンタクト部の数の方が少なくなるように構成されている、請求項２または３に記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。
【背景技術】
【０００２】
従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１に開示された従来のダイオードＲＯＭでは、複数のワード線と、複数のワード線に交差するように配置され、所定の間隔を隔てて隣接するように配置される複数のビット線と、ワード線とビット線とが交差する位置に配置されるダイオードを含む複数のメモリセルと、ビット線に接続され、選択されたメモリセルから読み出されるデータを判別するためのセンスアンプ（データ判別回路）とを備えている。このダイオードＲＯＭでは、センスアンプから、ビット線およびダイオードを介してワード線に流れる電流をセンスアンプが検知することにより、メモリセルのデータの判別を行っている。なお、各ワード線に接続されるメモリセルのそれぞれに含まれるダイオードのカソードは、共通の不純物領域により構成されている。
【０００４】
【特許文献１】特開２００７−５５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来のクロスポイント型のダイオードＲＯＭでは、各ビット線からワード線の端部まで流れる電流が通過する不純物領域の距離がビット線毎に異なることにより、ビット線とワード線の端部との間の不純物領域の距離が短い場合には、セル電流は大きくなり、距離が長い場合には、セル電流は小さくなる。このため、ビット線とワード線の端部との間の不純物領域の距離が短い場合には、ビット線には大きな電流が流れるので、全体として消費電流（消費電力）が増加するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明のメモリは、複数のワード線と、複数のワード線に交差するように配置される複数のビット線と、ワード線とビット線とが交差する位置に配置されるメモリセルと、ビット線に接続される選択回路とを備え、選択回路の電流駆動能力は、ビット線が配置される位置によって異なるように構成されている。
【発明の効果】
【０００８】
本発明では、上記のように、選択回路の電流駆動能力を、ビット線が配置される位置によって異なるように構成することによって、たとえば、各ワード線に接続されるメモリセルのそれぞれに含まれるダイオードのカソードが、共通の不純物領域により構成される場合において、ビット線とワード線の端部との間の不純物領域の距離が短い場合には、選択回路の電流駆動能力を低くし、ビット線とワード線の端部との間の不純物領域の距離が長い場合には、選択回路の電流駆動能力を高くすることにより、ビット線とワード線の端部との間の不純物領域の距離が短い場合でも、ビット線とデータ判別回路とを接続する配線に大きな電流が流れるのを抑制することができる。これにより、消費電流（消費電力）が増加するのを抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図２は、本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。図３は、図２の１００−１００線に沿った断面図である。
【００１１】
第１実施形態によるマスクＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ領域６とを備えている。なお、センスアンプ４は、本発明の「データ判別回路」の一例である。アドレス入力回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、ワード線７が接続されている。なお、ロウデコーダ２は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するワード線７を選択して、そのワード線７の電位をＬレベル（ＧＮＤ＝０Ｖ）に立ち下げる。これにより、選択したワード線７以外のワード線７の電位は、Ｈレベル（Ｖｃｃ）になる。
【００１２】
また、カラムデコーダ３には、ワード線７と直交するように配置された複数のビット線８が接続されている。また、カラムデコーダ３は、アドレス入力回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線８を選択するとともに、その選択したビット線８とセンスアンプ４とをｐ型トランジスタ３ａを介して接続する。また、センスアンプ４は、カラムデコーダ３により選択されたビット線８に流れる電流を検知し、選択されたビット線８に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線８に所定の電流未満の電流が流れる場合にＬレベルの信号を出力する。また、出力回路５は、センスアンプ４の出力が入力されることにより外部へ信号を出力するように構成されている。
【００１３】
また、メモリセルアレイ領域６には、複数のメモリセル９がマトリクス状に配置されている。これらの複数のメモリセル９は、互いに直交するように配置された複数のワード線７およびビット線８の交点にそれぞれ配置されている。これにより、クロスポイント型のマスクＲＯＭが構成されている。また、メモリセルアレイ領域６には、ビット線８にアノードが接続されたダイオード１０を含むメモリセル９と、ビット線８にアノードが接続されていないダイオード１０を含むメモリセル９とが設けられている。
【００１４】
また、メモリセルアレイ領域６では、図３に示すように、ｐ型シリコン基板２１の上面に、ｎ型不純物領域２２が所定の方向に延びるように形成されている。なお、不純物領域２２は、本発明の「不純物領域」の一例である。また、不純物領域２２は、その延びる方向に対して直交する方向に沿って、所定の間隔を隔てて複数形成されている。
【００１５】
また、１つの不純物領域２２内には、複数のｐ型不純物領域２３が不純物領域２２の延びる方向に沿って所定の間隔を隔てて形成されている。そして、１つの不純物領域２３と不純物領域２２とによって、メモリセル９のダイオード１０が形成されている。これにより、不純物領域２２は、複数のダイオード１０の共通のカソードとして機能するとともに、不純物領域２３は、ダイオード１０のアノードとして機能する。また、不純物領域２２内には、８つの不純物領域２３ごとに１つのｎ型コンタクト領域２４が形成されている。このコンタクト領域２４は、後述する１層目のプラグ２７の、シリコン基板２１の不純物領域２２に対する接触抵抗を低減するために設けられている。
【００１６】
また、シリコン基板２１の上面を覆うように、１層目の層間絶縁膜２５が設けられている。この１層目の層間絶縁膜２５の不純物領域２３およびコンタクト領域２４に対応する領域には、コンタクトホール２６が設けられている。また、コンタクトホール２６には、Ｗ（タングステン）からなる１層目のプラグ２７が埋め込まれている。これにより、不純物領域２３およびコンタクト領域２４にそれぞれ１層目のプラグ２７が接続されている。
【００１７】
また、１層目の層間絶縁膜２５上には、１層目のプラグ２７に接続するように、Ａｌからなる１層目のパッド層２８が設けられている。このパッド層２８は、平面的に見てほぼ正方形になるように形成されている（図２参照）。また、１層目の層間絶縁膜２５上には、１層目のパッド層２８を覆うように２層目の層間絶縁膜２９が設けられている。この２層目の層間絶縁膜２９の１層目のパッド層２８に対応する領域には、コンタクトホール３０が形成されている。また、コンタクトホール３０には、Ｗからなる２層目のプラグ３１が埋め込まれている。また、２層目の層間絶縁膜２９上には、Ａｌからなる複数のビット線８が所定の間隔を隔てて形成されている。ビット線８は、図２に示すように、不純物領域２２の延びる方向と直交する方向へ延びるように形成されているとともに、各メモリセル９（図１参照）のダイオード１０に対応する領域で不純物領域２２と交差するように配置されている。
【００１８】
また、メモリセル９のダイオード１０に対応して１層目のパッド層２８とビット線８との間にコンタクトホール３０が形成されているか否かによって、そのメモリセル９のデータが切り替えられるように構成されている。すなわち、メモリセル９のダイオード１０に対応してコンタクトホール３０が形成されることにより、コンタクトホール３０に埋め込まれたプラグ３１、１層目のパッド層２８および１層目のプラグ２７を介して、ビット線８とメモリセル９のダイオード１０を構成する不純物領域２３とが接続されている場合には、そのメモリセル９のデータは「１」に設定される。一方、メモリセル９のダイオード１０に対応してコンタクトホール３０が形成されていないことにより、そのメモリセル９のダイオード１０と対応するビット線８とが接続されていない場合には、そのメモリセル９のデータは「０」に設定される。
【００１９】
また、２層目の層間絶縁膜２９の２層目のプラグ３１に対応する領域上には、Ａｌからなる２層目のパッド層３２が形成されている。この２層目のパッド層３２は、平面的に見てほぼ正方形となるように形成されている（図２参照）。そして、２層目のプラグ３１と２層目のパッド層３２とが接続されている。また、２層目の層間絶縁膜２９の上には、ビット線８および２層目のパッド層３２を覆うように３層目の層間絶縁膜３３が設けられている。この３層目の層間絶縁膜３３の２層目のパッド層３２に対応する領域には、コンタクトホール３４が設けられているとともに、そのコンタクトホール３４には、Ｗからなる３層目のプラグ３５が埋め込まれている。これにより、３層目のプラグ３５は、２層目のパッド層３２に接続されている。
【００２０】
また、３層目の層間絶縁膜３３上には、Ａｌからなるワード線７が、不純物領域２２の延びる方向に沿って延びるように形成されている。また、ワード線７は、その延びる方向と直交する方向に沿って所定の間隔を隔てて複数設けられており、各不純物領域２２の上方にそれぞれ配置されている。そして、ワード線７は、３層目のプラグ３５に接続されている。ここで、第１実施形態では、ワード線７と不純物領域２２とは、３層目のプラグ３５、２層目のパッド層３２、２層目のプラグ３１、１層目のパッド層２８および１層目のプラグ２７を介して、８つのメモリセル（所定の間隔）ごとに接続されている。なお、プラグ３５、パッド層３２、プラグ３１、パッド層２８およびプラグ２７は、本発明の「第１金属配線」の一例である。そして、ロウデコーダ２（図１参照）に入力されたアドレスデータに対応するワード線７を選択する際、選択されたワード線７の電位がＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線７の電位は、Ｈレベル（Ｖｃｃ）になるように構成されている。
【００２１】
また、８つのメモリセル９に接続される８本のビット線８の端部に配置されるビット線８下のダイオード１０のカソードからワード線７までの不純物領域２２の距離は、８本のビット線８の中央部に配置されるビット線８下のダイオード１０のカソードからワード線７までの不純物領域２２の距離よりも短くなるように構成されている。なお、ダイオード１０のカソードからワード線７までの不純物領域２２の距離が長いほど、カソードからワード線７までの電気的な抵抗が大きくなる。
【００２２】
また、図２に示すように、複数のビット線８のそれぞれの一方端には、金属配線４１を介してビット線８に接続されるトランジスタ４２が接続されている。なお、トランジスタ４２は、本発明の「選択回路」の一例である。また、ビット線８と金属配線４１とは、コンタクト部４３を介して電気的に接続されている。また、金属配線４１とトランジスタ４２のソース／ドレイン領域の一方とは、コンタクト部４４ａを介して電気的に接続されている。また、トランジスタ４２のソース／ドレイン領域の他方は、コンタクト部４４ｂを介して、センスアンプ４に接続されている。ここで、第１実施形態では、トランジスタ４２のゲート幅Ｗ１は、８本のビット線８の中央部に配置されるビット線８に接続されるトランジスタ４２のゲート幅Ｗ１よりも、端部に配置されるビット線８に接続されるトランジスタ４２のゲート幅Ｗ１の方が小さくなるように構成されている。これにより、ゲート幅Ｗ１が小さい分、８本のビット線８の中央部に配置されるビット線８に接続されるトランジスタ４２の電流駆動能力よりも、端部に配置されるビット線８に接続されるトランジスタ４２の電流駆動能力の方が低くなる。
【００２３】
次に、図１および図２を参照して、第１実施形態によるマスクＲＯＭの動作について説明する。
【００２４】
まず、所定のアドレスがアドレス入力回路１に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレス入力回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることにより、アドレスデータに対応する所定のワード線７が選択される。そして、その選択されたワード線７の電位がＬレベル（ＧＮＤ）に立ち下げられるとともに、選択されていないワード線７の電位がＨレベル（Ｖｃｃ）にされる。
【００２５】
一方、アドレス入力回路１からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線８が選択されるとともに、その選択されたビット線８がセンスアンプ４に接続される。そして、センスアンプ４からＶｃｃに近い電位が選択されたビット線８に供給される。そして、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードが、ビット線８に繋がっている場合には、センスアンプ４からビット線８およびダイオード１０を介してワード線７へ電流が流れる。この際、センスアンプ４では、ビット線８に所定以上の電流が流れることを検知して、Ｈレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。
【００２６】
その一方、選択されたワード線７と選択されたビット線８との交点に位置する選択されたメモリセル９のダイオード１０のアノードがビット線８に繋がっていない場合には、ビット線８からワード線７へ電流が流れない。この場合には、センスアンプ４が電流が流れないことを検知して、Ｌレベルの信号を出力する。そして、出力回路５は、センスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。
【００２７】
第１実施形態では、上記のように、８つのメモリセル９に接続される８本のビット線８に接続されるトランジスタ４２の電流駆動能力を、８本のビット線８の端部では、トランジスタ４２の電流駆動能力を低くし、８本のビット線８の中央部では、トランジスタ４２の電流駆動能力を高くすることによって、ワード線７とダイオード１０のカソードとの間の不純物領域２２の距離が短く抵抗が小さい場合でも、トランジスタ４２の電流駆動能力を低くすることにより、ビット線８とセンスアンプ４とを接続する配線に大きな電流が流れるのを抑制することができる。これにより、消費電流（消費電力）が増加するのを抑制することができる。
【００２８】
また、第１実施形態では、上記のように、トランジスタ４２のゲート幅Ｗ１を、８本のビット線８の中央部に配置されるビット線８に接続されるトランジスタ４２のゲート幅Ｗ１よりも、端部に配置されるビット線８に接続されるトランジスタ４２のゲート幅Ｗ１の方が小さくなるように構成することによって、ゲート幅Ｗ１が小さい方が電気的な抵抗が大きくなるので、容易に、複数のビット線８の中央部に配置されるビット線８に接続されるトランジスタ４２の電流駆動能力よりも、端部に配置されるビット線８に接続されるトランジスタ４２の電流駆動能力を低くすることができる。
【００２９】
（第２実施形態）
図４は、本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。
【００３０】
第２実施形態によるクロスポイント型のダイオードＲＯＭでは、図４に示すように、複数のビット線８のそれぞれの一方端には、上記第１実施形態と同様に、金属配線４１を介してトランジスタ４２ａが接続されている。なお、第１実施形態と異なり、トランジスタ４２ａのゲート幅Ｗ２は、それぞれのトランジスタ４２ａにおいて同じである。また、金属配線４１とトランジスタ４２ａとはコンタクト部４３を介して接続されている。
【００３１】
ここで、第２実施形態では、トランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数は、８本のビット線８のうち、中央部に配置されるビット線８に接続されるトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数よりも、端部に配置されるビット線８に接続されるトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数の方が小さくなるように構成されている。
【００３２】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００３３】
第２実施形態では、上記のように、トランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数を、８本のビット線８の中央部に配置されるビット線８に接続されるトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数よりも、端部に配置されるビット線８に接続されるトランジスタ４２ａのソース／ドレインの一方と金属配線４１とを接続するコンタクト部４４ａの数の方が少なくなるように構成する。これにより、コンタクト部４４ａの数が多い方が電気的な抵抗が小さくなるので、容易に、複数のビット線８の中央部に配置されるビット線８に接続されるトランジスタ４２ａの電流駆動能力よりも、端部に配置されるビット線８に接続されるトランジスタ４２ａの電流駆動能力を低くすることができる。
【００３４】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００３５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００３６】
たとえば、上記第１および第２実施形態では、クロスポイント型のダイオードＲＯＭに本発明を適用したが、本発明はこれに限らず、クロスポイント型のダイオードＲＯＭ以外のダイオードを含むメモリセルを備えたメモリにも広く適用可能である。
【００３７】
また、上記第１および第２実施形態では、それぞれ、ビット線に接続されるトランジスタのゲート幅およびコンタクト部の数を変えることにより、ビット線に接続されるトランジスタの電流駆動能力を変える例を示したが、本発明はこれに限らず、ビット線に接続されるトランジスタのソース／ドレイン領域の不純物濃度をトランジスタ毎に変えることによって、ビット線に接続されるトランジスタの電流駆動能力を変えてもよい。また、ビット線に接続されるトランジスタのソース／ドレイン領域の不純物を注入する領域の大きさを変えることによって、ビット線に接続されるトランジスタの電流駆動能力を変えてもよい。また、ビット線に接続されるトランジスタのゲート長を変えてもよいし、ビット線に接続されるトランジスタとビット線との間に抵抗を設けてもよい。
【００３８】
また、上記第１および第２実施形態では、８本のビット線ごとに、ワード線と配線層とを接続するプラグおよびパッド層が配置される例を示したが、本発明はこれに限らず、８本以外のビット線ごとにワード線と配線層とを接続するプラグおよびパッド層を配置してもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。
【図２】本発明の第１実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。
【図３】図２の１００−１００線に沿った断面図である。
【図４】本発明の第２実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した平面レイアウト図である。
【符号の説明】
【００４０】
７  ワード線
８  ビット線
９  メモリセル
２２  不純物領域
２７  プラグ（第１金属配線）
２８  パッド層（第１金属配線）
３１  プラグ（第１金属配線）
３２  パッド層（第１金属配線）
３５  プラグ（第１金属配線）
４１  金属配線（第２金属配線）
４２、４２ａ  トランジスタ（選択回路）
４４ａ  コンタクト部
【図１】
2009070462.tif 000003
【図２】
2009070462.tif 000004
【図３】
2009070462.tif 000005
【図４】
2009070462.tif 000006