(57)【要約】      （修正有）【課題】データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避する。【解決手段】半導体メモリデバイス及び方法は、お互いに連続して接続され、それぞれのビット線に接続された同一の列におけるメモリセルとともに、ウェル内に形成されたフラッシュメモリセルアレイを含む。メモリデバイスは、列デコーダ、データレジスタバッファ部、行デコーダ、消去制御部、及び入力／出力バッファ部とを含んでいる。一つ以上の実施形態においては、消去制御部は、ウェル内に形成されたトランジスタによって形成されるｐｎ接合のブレイクダウンを回避する方法で、メモリセルを消去するためウェルに対して電圧を印加する。他の実施形態においては、高電圧トランジスタが選択的にビット線を周辺回路から分離し、ビット線を周辺回路へ対として接続するために使用され、それぞれの高電圧トランジスタが２本のビット線によって共有される。【選択図】図２
2009170077.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリデバイスであって、
複数の行及び複数の列に配列され、ウェル内に形成される複数のメモリセルトランジスタを含むメモリセルアレイであって、同一の列における前記複数のメモリセルトランジスタのそれぞれはお互いに連続して接続される、メモリセルアレイと、
前記複数の行のそれぞれの一つにおいて、前記複数のメモリセルトランジスタの前記複数のゲートに接続される複数のワード線と、
複数のビット線と、
前記ウェルに形成されるそれぞれの列の少なくとも一つの付加トランジスタであって、前記複数の付加トランジスタのそれぞれは、前記それぞれの列において前記複数のビット線のそれぞれの一つと前記複数のメモリセルトランジスタのうちの一つの間に接続される、付加トランジスタと、
前記ウェルに対して消去電圧を印加する消去動作を実施するよう動作可能な消去制御部であって、前記消去制御部は、その際、少なくとも一つの列の前記少なくとも一つの付加トランジスタのそれぞれの複数のｐｎ接合のブレイクダウンを回避する方法で前記ウェルをディスチャージするよう動作可能である、消去制御部と、
を含むことを特徴とするメモリデバイス。
【請求項２】
前記消去制御部は、前記消去制御を実施する前に、プレチャージ電圧でそれぞれの列における前記少なくとも一つの付加トランジスタのゲートをプレチャージするよう動作可能である、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項３】
前記プレチャージ電圧は、それぞれの列の前記少なくとも一つの付加トランジスタが前記それぞれのビット線から前記それぞれの列における前記複数のメモリセルトランジスタの前記一つへと電源電圧にほぼ等しい電圧を接続しうる、十分な大きさを有する電圧を含む、
ことを特徴とする請求項２に記載のメモリデバイス。
【請求項４】
周辺回路と、
前記周辺回路とそれぞれの列の前記少なくとも一つの付加トランジスタとの間に接続される高電圧トランジスタであって、前記高電圧トランジスタは、前記消去動作の少なくとも一部の間、前記周辺回路をそれぞれの列の前記少なくとも一つの付加トランジスタから電気的に分離するよう動作可能である、高電圧トランジスタと、
を更に含む、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項５】
それぞれの列の前記少なくとも一つのトランジスタは、選択ゲートトランジスタを含む、ことを特徴とする請求項１に記載のメモリデバイス。  
【請求項６】
それぞれの列の第二の選択ゲートトランジスタを更に含み、前記複数の選択ゲートトランジスタは、前記それぞれの列の前記一連に接続された複数のメモリセルトランジスタの反対側の複数の終端に接続される、
ことを特徴とする請求項５に記載のメモリデバイス。
【請求項７】
前記消去制御部は、前記複数のそれぞれのｐｎ接合を順方向バイアスするため、及び前記ウェルから前記複数のそれぞれのビット線へと前記複数のｐｎ接合を介して電流が流れることを許容するために、前記複数のビット線の少なくとも幾つかに対してディスチャージ電圧を印加することによって、前記ウェルをディスチャージするよう動作可能である、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項８】
前記消去制御部は、前記ウェルをディスチャージする前に、前記ビット線に対して、前記消去電圧の前記大きさ以下の大きさを有する電圧を印加するよう動作可能である、
ことを特徴とする請求項７に記載のメモリデバイス。
【請求項９】
複数の高電圧トランジスタを更に含み、前記複数の高電圧トランジスタのそれぞれは、二つの列が一つの高電圧トランジスタを共有するよう、前記複数のビット線の一組に接続される、
ことを特徴とする請求項１に記載のメモリデバイス。
【請求項１０】
前記複数の高電圧トランジスタのそれぞれは、前記複数のメモリセルトランジスタが形成される前記ウェルから電気的に分離されるウェルに形成される、
ことを特徴とする請求項９に記載のメモリデバイス。
【請求項１１】
それぞれの列の前記少なくとも一つの付加トランジスタは、前記複数のメモリセルトランジスタの前記電圧特性及び耐圧特性とほぼ同一の電圧特性及び耐圧特性を有する、ことを特徴とする、請求項１に記載のメモリデバイス。
【請求項１２】
半導体メモリデバイスであって、
複数の行及び複数の列に配列され、ウェル内に形成される複数のメモリセルトランジスタを含むメモリセルアレイであって、同一の列における前記複数のメモリセルトランジスタのそれぞれはお互いに連続して接続される、メモリセルアレイと、
前記複数の行のそれぞれの一つにおいて、前記複数のメモリセルトランジスタの前記複数のゲートに接続される複数のワード線と、
複数のビット線と、
前記ウェルに形成されるそれぞれの列の少なくとも一つの付加トランジスタであって、前記複数の付加トランジスタのそれぞれは、前記それぞれの列において前記複数のビット線のそれぞれの一つと前記複数のメモリセルトランジスタのうちの一つの間に接続される、付加トランジスタと、
消去動作を実施するための消去制御部と、
複数の高電圧トランジスタであって、前記複数の高電圧トランジスタのそれぞれは二つの列が一つの高電圧トランジスタを共有するよう前記複数のビット線の一組に接続される、高電圧トランジスタと、
を含むことを特徴とするメモリデバイス。
【請求項１３】
前記複数の高電圧トランジスタは、前記複数のメモリセルトランジスタが形成される前記ウェルから電気的に分離されたウェル内に形成される、
ことを特徴とする請求項１２に記載のメモリデバイス。
【請求項１４】
前記複数の高電圧トランジスタを介して複数のビット線の前記複数のそれぞれの組に接続されるメモリデバイス回路を更に含み、前記消去制御部は前記複数の高電圧トランジスタの前記複数のゲートに接続され、前記消去動作の少なくとも一部の間、前記メモリ回路を前記複数のビット線から電気的に分離するよう動作可能である、
ことを特徴とする請求項１２に記載のメモリデバイス。
【請求項１５】
半導体メモリデバイスであって、
半導体基板に形成されるウェルと、
前記ウェル内に形成される複数のトランジスタを含むメモリセルアレイであって、前記複数のトランジスタは複数の行及び複数の列に配列される複数のメモリセルトランジスタを含み、同一の列における前記複数のメモリセルトランジスタのそれぞれはお互いに連続して接続される、メモリセルアレイと、
前記複数の行のそれぞれの一つにおいて、前記複数のメモリセルトランジスタの前記複数のゲートに接続される複数のワード線と、
複数のビット線と、
前記ウェルに対して消去電圧を印加する消去動作を実施するための消去制御部であって、前記消去制御部は、その際、前記ウェルと、前記複数のビット線が接続される前記ウェル内に形成される複数のトランジスタとの間に形成されるダイオード接合を介して、前記ウェルをディスチャージするため、前記複数のビット線の少なくとも幾つかに対してディスチャージ電圧を印加するよう動作可能である、消去制御部と、
を含むことを特徴とするメモリデバイス。
【請求項１６】
前記複数のビット線とメモリデバイス回路との間に接続される複数の高電圧トランジスタを更に含み、前記複数の高電圧トランジスタは前記消去制御部に接続される複数のそれぞれのゲートを有し、前記消去制御部は前記消去動作の少なくとも一部の間、前記メモリデバイス回路を電気的に分離するよう動作可能である、
ことを特徴とする請求項１５に記載のメモリデバイス。
【請求項１７】
複数の高電圧トランジスタを更に含み、前記複数の高電圧トランジスタのそれぞれは、二つの列が一つの高電圧トランジスタを共有するよう前記複数のビット線の一組に接続される、
ことを特徴とする請求項１５に記載のメモリデバイス。
【請求項１８】
共通の列における複数の前記メモリセルトランジスタがそれぞれの複数の列の複数のビット線のうちの一つに接続され、また、それぞれの列の前記ビット線は、前記ビット線が接続されるそれぞれのトランジスタによって形成される、それぞれのダイオード接合を介して前記ウェルに接続される、アレイを形成するために、ウェル内に形成される複数のメモリセルトランジスタを消去する方法であって、前記方法は、
前記ウェルに消去電圧を印加するステップと、
前記ウェルに前記消去電圧を印加するステップの後、前記複数のビット線が接続される前記複数のそれぞれのダイオード接合のブレイクダウンを回避する方法で前記ウェルをディスチャージするステップと、
を含むことを特徴とする方法。
【請求項１９】
前記複数のビット線が接続される前記複数のそれぞれのダイオード接合のブレイクダウンを回避する方法で前記ウェルをディスチャージする前記動作は、前記複数のそれぞれのダイオード接合を準方向バイアスするため、及び、前記複数のダイオード接合を介して前記ウェルから前記複数のビット線へと電流が流れることを許容するため、前記複数のビット線の少なくとも幾つかに対してディスチャージ電圧を印加するステップを含む、
ことを特徴とする請求項１８に記載の方法。
【請求項２０】
前記複数のビット線の少なくとも幾つかに対して、前記ウェルをディスチャージする前に前記消去電圧の前記大きさ以下の大きさを有する電圧を印加するステップを更に含む、
ことを特徴とする請求項１８に記載の方法。
【請求項２１】
前記メモリアレイは、前記複数のビット線とメモリデバイス回路との間に接続される複数の高電圧トランジスタを含み、前記方法は、前記メモリ回路を前記複数のビット線から電気的に選択的に分離するため、前記複数の高電圧トランジスタを使用するステップを更に含む、
ことを特徴とする請求項１８に記載の方法。
【請求項２２】
前記複数のビット線がビット線の複数の組において前記メモリデバイス回路に接続されるか、或いは前記メモリデバイス回路から分離されるよう、前記複数のビット線の隣接する複数の組を前記メモリデバイス回路に選択的に接続する前記複数の高電圧トランジスタを更に含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２３】
複数の行及び複数の列のアレイに配列される複数のメモリセルトランジスタを操作する方法であって、同じ列内の前記複数のメモリセルトランジスタはそれぞれ連続して接続され、それぞれのビット線に選択的に接続される、前記方法は、
前記複数のビット線をメモリデバイス回路から選択的に分離するよう複数の高電圧トランジスタを使用するステップと、
隣接する複数のビット線のそれぞれの組を前記メモリデバイス回路に選択的に接続するための前記複数の高電圧トランジスタのそれぞれを使用するステップと、
を含むことを特徴とする方法。
【請求項２４】
前記複数のビット線をメモリデバイス回路から選択的に分離するため複数の高電圧トランジスタを使用する前記動作は、前記複数のメモリセルを消去するための動作の少なくとも一部の間、前記複数のビット線をメモリデバイス回路から分離するステップを含む、
ことを特徴とする請求項２３に記載の方法。
【請求項２５】
前記複数のビット線をメモリデバイス回路から選択的に分離するため複数の高電圧トランジスタを使用する前記動作は、前記複数のビット線がビット線の複数の組において前記メモリデバイス回路に接続されるか、或いは前記メモリデバイス回路から分離されるよう、前記複数のビット線の隣接する複数の組を前記メモリデバイス回路から同時に選択的に分離するステップを含む、
ことを特徴とする請求項２３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスに関し、特にその小型化及び高集積化のための技術に関する。
【背景技術】
【０００２】
半導体集積回路技術が急速に進歩し、半導体素子が高集積化されるのに関連して、半導体メモリデバイスのための技術革新は更なる大容量化及び小型化を達成するために、試みられている。特に、フラッシュメモリデバイスでは、加工技術を微細化することによってチップ寸法を縮小するいわゆるチップシュリンクが進んでいる。特に、これらの加工技術の微細化はそれぞれのビットを記憶するそれぞれのメモリセルのアレイ面積を減少させることを可能にしている。
【０００３】
メモリセルアレイの面積の減少においてなされる進歩にもかかわらず、アレイへのデータの入力およびアレイからのデータの出力を制御するためメモリセルアレイに接続される列デコーダの面積を減少させることに伴う問題が残されている。
【０００４】
図１に示されるフラッシュメモリにおいては、メモリセル内のデータを消去するために消去動作が実行される際、選択されたメモリセルの制御ゲート１０１の電圧が０ボルトに減少され、続いて、通常約２０ボルトの消去電圧がメモリセルアレイの配置されているウェル１０２全体に印加される。これによって、選択されたセルの浮遊ゲートに蓄積された全ての電子が、トンネル効果によってウェルに放出される。このような消去動作が行われる間、ウェルを共有するトランジスタ１０４、１０５、１０６及び１０７のゲートは、同一の電位で保持される。したがって、高電圧トランジスタがトランジスタ１０４、１０５、１０６及び１０７のために使用される必要がない。これによって、セルアレイ部を、より小さいピッチパターンで、より薄い膜厚を有するように設計することが可能となる。
【０００５】
一方で、ウェルに高い消去電圧が印加される場合、メモリセルをセンス増幅器のようなセンシング回路に接続するために使用されるデジット線（しばしばビット線と呼ばれる）に対しても類似する電圧が接続される。したがって、典型的には列デコーダの一部である高電圧トランジスタが、周辺回路をこの電位差から分離するために、センス増幅器のような周辺回路とビット線を選択的に接続するために典型的には使用される。高電圧トランジスタは膜厚が厚く、ゲート長が長く、結果として寸法が大きい。ゆえに列デコーダの寸法を、ある面積以下に縮小させることが非常に困難である。
【０００６】
更に、フラッシュメモリの大容量化に向けたチップシュリンクの進歩に関連して、ビット線のピッチパターンがますます狭くなる傾向がある。列デコーダとセルアレイ部の間のビット線間隔は等しくする必要があるが、列デコーダの列デコーダトランジスタは上述のように大きいため、半導体製造プロセスにおいて、リソグラフィーを使用して加工するのに困難がある。
【０００７】
このような列デコーダにおけるショートは、従来のフラッシュメモリの製造デバイスにおけるピッチの不良を引き起こす大きな要因である。この問題はある程度は解決されてきたが、いくつかの問題点が残されている。例えば、図１に示されるように、ソース線は、図中の矢印で示されるようにウェル１０２に形成されている。選択されたメモリセルの制御ゲート１０１は、０ボルトに設定され、つまり、消去のために選択されたメモリアレイのブロックにおける行方向の線（しばしばワード線と呼ばれる）は０ボルトに設定され、２０ボルトのような消去電圧がウェル１０２に対して印加される。これによって、選択さ
れていないメモリセルの制御ゲート１０３をフローティング状態とさせる。結果として、行選択トランジスタ１０４、ドレイン選択トランジスタ１０５、第一の列デコーダトランジスタ１０６、第二の列デコーダトランジスタ１０７のそれぞれのゲートにおける電圧は、ウェル１０２とのカップリング現象によって２０ボルトに上昇する。続いて、図１下段に示されるように、消去電圧を降下させるために、ウェル１０２は接地される。
【０００８】
消去電圧を降下させるステップにおいて、ｐｎ接合におけるブレイクダウン現象が起こりうる。第一の列デコーダトランジスタ１０６及び第二の列デコードトランジスタ１０７は、周辺を保護するためにオフ状態にあり、ビット線内の電子がビット線を介して放出されないために、ウェルのｐｎ接合部分が逆方向にバイアスされる原因となる。このブレイクダウン現象が生じる時点において、フローティング状態にされているソース選択トランジスタ１０４、ドレイン選択トランジスタ１０５、第一の列デコーダトランジスタ１０６、及び第二の列デコーダトランジスタ１０７のそれぞれのゲートに対して、逆電圧が発生し、高電圧（例えば逆電圧）ストレスを印加する結果となる。ウェル上のそれぞれのトランジスタのｐｎ接合部分のブレイクダウンは逆電圧を生じさせ、それによって、ビット線の電圧を降下させる。フラッシュメモリが実際にはデータの書込みと消去とを繰り返して使用されることを考慮すると、ブレイクダウンを通しての電圧降下は、フラッシュメモリに対して損傷を与える可能性が非常に高い。
【発明を実施するための最良の形態】
【０００９】
図２は、本発明の実施形態に係る半導体メモリデバイスのブロック図である。メモリデバイスは、本実施例においてはフラッシュメモリデバイスであり、メモリセルアレイ２と、デコーダ部３と、データレジスタバッファ４と、行デコーダ５と、消去制御部６と、ステートマシン７と、入力／出力バッファ８とを有する。ステートマシン７は例えばコントローラでもよい。
【００１０】
メモリセルアレイ２は、列デコーダのような、列デコーダ９を含んでいる。列デコーダは、メモリセルアレイが形成されているウェル内に形成されてもよい。
【００１１】
アレイ２を含むメモリデバイスに対するアドレスは、行アドレス及び列アドレスに分割される。行デコーダ５は、行アドレスをデコードして、選択されたメモリセルの行（すなわち行に接続された全メモリセル）を選択する。列デコーダ９は、列デコーダの一部でありうるが、ビット線を選択するため列アドレスをデコードし、ビット線上のデータがデータレジスタバッファ４へ送られる。
【００１２】
データレジスタバッファ４は、ビット線の電圧をセンスするセンス増幅器を含んでおり、メモリアレイ２からの読み出し、或いはメモリアレイ２への書き込みデータの一時的な格納を行う。
【００１３】
デコーダ部３は、高電圧トランジスタを含む。デコーダ３は、消去動作の間にデータレジスタバッファ４のような周辺回路に高電圧が印加されるのを防ぐため、アレイ２内のビット線に接続される消去電圧を遮断する。上記で説明されたように、メモリセルアレイ部２内のメモリセルのデータを消去するためウェルに消去電圧が印加されるとき、高電圧が周辺回路に印加されうる。デコーダ部３は、データを消去する際にビット線に対して印加される電圧を制御する機能をも有する。
【００１４】
消去制御部６は、メモリセルアレイ部２及びデコーダ部３を制御し、メモリセルアレイ部２に格納されているデータを消去する際の、ビット線をディスチャージする制御の実施を含む種々の制御機能を実施する。
【００１５】
ステートマシン７は、デコーダ部３、データレジスタバッファ４、行デコーダ５、列デコーダ９、及び消去制御部６を制御し、メモリセルアレイ部２を管理する。
【００１６】
外部の処理装置とフラッシュメモリデバイス１との間でデータが入力及び出力される際、入力／出力バッファ部８は、データレジスタバッファ４とデータをやりとりし、入力及び出力の状態を表す情報をステートマシン７とやりとりする。
【００１７】
以下はデータの読み出し及び書き込み動作についての説明である。まずはじめに、読み出し動作においては、行デコーダ５によって行アドレスがデコードされ、メモリセルの（しばしばワード線と呼ばれる）行方向の線（例えば、その線に接続された全メモリセル）が選択される。選択された行のそれぞれの列の出力にエンコードされた値は、それぞれのビット線を介して、データレジスタバッファ４内のそれぞれのセンス増幅器によって検出される。更に、列アドレスは、列デコーダ９によって、デコードされる。センス増幅器は列デコーダ９の出力に基づいて選択され、データは選択されたセンス増幅器から列デコーダ９へと供給される。データレジスタバッファ４に供給された列データは、入力／出力バッファ部８を介して外部の処理装置に出力される。
【００１８】
書き込み動作においては、ワード線が行デコーダ５によって選択され、列デコーダ９によって書き込みセンス増幅器が選択される。書き込まれるデータは、データレジスタバッファ４から、列デコーダ９によって選択された書き込みセンス増幅器を介して、メモリセルアレイ部２において選択されたメモリセルに書き込まれる。
【００１９】
消去制御動作は図７から図１２を参照して後に詳細に説明される。
【００２０】
図３は、本発明の実施形態に係るフラッシュメモリ１のメモリセルアレイ２の簡略図である。図４は、本発明の実施形態に係るメモリセルアレイ２及びデコーダ部３の概略構成を示す図である。図３及び図４の実施形態は、メモリセルアレイ部内のメモリセルトランジスタ３８が、ソース／ドレイン、及びチャネル形成領域を有し、浮遊ゲートと制御ゲートとを含むように構成される。メモリセルアレイ２においては、２ｋバイトのメモリセルトランジスタ３８の個々の浮遊ゲートが、それぞれの行において３２本のワード線３５に接続されるよう、メモリセルトランジスタ３８のアレイがマトリクス状に配置されている。それぞれのメモリセルトランジスタ３８で、それぞれのドレイン或いはソースがビット線に接続されている。このようにそれぞれのメモリセルトランジスタ３８は、ＮＡＮＤ論理構造を形成している。
【００２１】
偶数を割り当てられたビット線（以下、“偶数ビット線”と表される）は、列デコーダトランジスタ３１によって選択される。列デコーダトランジスタ３１は、それぞれのビット線へ偶数本目の列を接続する、ビット線の状態を選択するための信号ＥＶＥＮ＿ＳＥＬＥＣＴによって制御される。同様に、奇数を割り当てられたビット線（以下、“奇数ビット線”と表される）は、それぞれのビット線へ奇数本目の列を接続する信号ＯＤＤ＿ＳＥＬＥＣＴによって制御される列デコーダトランジスタ３２によって選択される。それぞれの列における偶数ビット線３６と奇数ビット線３７とは、データレジスタバッファ４の１つのセンス増幅器及び１つのデータレジスタ回路を共有するよう、デコーダ部３のそれぞれの高電圧トランジスタ３０へと接続されている。
【００２２】
また、メモリセルアレイ２は、ドレイン選択トランジスタ（Ｓｅｌｅｃｔ Ｇａｔｅ  Ｄｒａｉｎ（ＳＧＤ））３９及びソース選択トランジスタ（Ｓｅｌｅｃｔ  Ｇａｔｅ  Ｓｏｕｒｃｅ（ＳＧＳ））４０を含んでいる。ドレイン選択トランジスタ及びソース選択トランジスタは、一般に、接続された一連のメモリセル（例えばメモリセルストリング）のそれぞれの端に配置されている。これらの二つは、選択トランジスタと呼ばれることもあ
る。この二つのうち、ソースに接続されているトランジスタはソース選択トランジスタと呼ばれ、もう一方のトランジスタはドレイン選択トランジスタと呼ばれる。これらの二つのトランジスタは、読み出し及び書き込み動作の間、オン状態にされる。
【００２３】
ＮＡＮＤ型フラッシュメモリにおいては、メモリセルを駆動するのに必要な導線は複数のメモリセルで共有されている。したがって、データの書き込み、及び読み出しは列の単位で行われる。一つの列は複数のセルから成る単位である。奇数ページ、或いは偶数ページという用語は、それぞれ奇数ビット線、或いは偶数ビット線に接続されたメモリセルの列におけるメモリセルを表している。
【００２４】
実施例として、偶数ビット線３６からデータを読み出す場合、偶数ページを制御する信号ＥＶＥＮ＿ＳＥＬＥＣＴによって第一の列デコーダトランジスタ３１がオン状態にされ、偶数ビット線３６はデータレジスタバッファ４に接続される。信号ＥＶＥＮ＿ＳＥＬＥＣＴは、列デコーダトランジスタ３４をもオン状態にして、奇数ビット線３７を高電圧トランジスタ４１を介して０ボルトに接続する。高電圧トランジスタ４１は信号ＶＢＬ＿ＧＡＴＥによってオン状態にされる。
【００２５】
例えば、偶数ビット線３６に接続されたメモリセルにデータが書き込まれる（すなわちプログラムされる）場合には、信号ＥＶＥＮ＿ＳＥＬＥＣＴによって第一の列デコーダトランジスタ３１がオン状態にされて、偶数ビット線３６をデータレジスタバッファ４に接続する。信号ＥＶＥＮ＿ＳＥＬＥＣＴは、第二の列デコーダトランジスタ３４をもオン状態にして、奇数ビット線３７を高電圧トランジスタ４１を介してＶｃｃへと接続する。これによって、奇数ビット線３７へデータを書き込むことなく、偶数ビット線３６に対して適切にデータを書き込むことが可能となる。
【００２６】
第一及び第二の列デコーダトランジスタ３１、３２、３３、及び３４は、それぞれｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタであり、メモリセルアレイ２のウェル上に形成される。ウェルはｐ型半導体領域及びｎ型半導体領域から形成されている。トランジスタ３１−３４の制御ゲートは、典型的にはポリシリコンである。それぞれのビット線の第一の列デコーダトランジスタ３１、３２と、第二の列デコーダトランジスタ３３、３４は、一連のメモリセルトランジスタ３８に接続される。列デコーダトランジスタ３１、３２、３３、及び３４は、ソース選択トランジスタ４０及びドレイン選択トランジスタ３９と、同一形状、及び同一寸法のＮＭＯＳトランジスタであり、同一の電圧特性及び耐圧性を有する。列デコーダトランジスタ３１、３２、３３、及び３４は、それぞれのメモリセルトランジスタ３８のトランジスタと同一寸法であり同一の電圧特性及び耐圧性をも有する。このような構成にすることによって、列デコーダトランジスタ３１、３２、３３、及び３４は、ソース選択トランジスタ４０、ドレイン選択トランジスタ３９及びメモリセルトランジスタ３８と同一ウェルに同時かつ同一寸法で形成することが可能となり、設計、及び製造プロセスが省力化するという効果をもたらす。なお、ビット線が選択されるときの列デコーダトランジスタ３１、３２、３３、及び３４のプレチャージ電流は、非常に小さく、すなわちマイクロアンペアのオーダである。したがって、列デコーダトランジスタ３１、３２、３３、及び３４が、ソース選択トランジスタ４０、ドレイン選択トランジスタ３９及びメモリセルトランジスタ３８と同様な方法で形成されても、問題はない。
【００２７】
デコーダ部３は、高電圧トランジスタ３０及び高電圧トランジスタ４１を含む。高電圧トランジスタ３０は、ＥＲ＿ＢＩＡＳによって制御され、例えばデータを消去するため消去電圧がウェルに印加されるとき、データレジスタバッファ４を含む周辺回路に消去電圧が印加されるのを防ぐために、分離用トランジスタとして電圧を遮断する機能を実施する。更に、高電圧トランジスタ４１は、ＶＢＬ＿ＧＡＴＥによって制御され、例えばデータを消去するためにビット線に対して電圧を印加する際のスイッチング制御を実施する機能を実行する。
【００２８】
なお、列デコーダトランジスタ３１、３２、３３、及び３４のそれぞれのゲート、高電圧トランジスタ３０及び４１のそれぞれのゲート、ウェル、及びビット線は消去制御部６によって制御される。
【００２９】
第一、及び第二の列デコーダトランジスタ３１−３４を高電圧トランジスタとして設計していた従来の設計方法に対し、本実施形態は、２本のビット線ストリング（例えば偶数ビット線及び奇数ビット線）に２個の高電圧トランジスタ３０、４１のみを備える、つまり１ビット線ストリングに対して１個のトランジスタを備えるよう考案されている。一実施例として、奇数及び偶数線あわせて４ｋバイトのビット線を有する場合、従来の設計は８ｋバイト（＝４ｋバイト×２個）の高電圧トランジスタを必要とするが、本実施形態に係る構成は、これを半分、すなわち４ｋバイトの高電圧トランジスタへと減少させる。このような構成にすることによって、１本のビット線ストリングに対して備えられる高電圧トランジスタの数が従来の半分に減少し、より大きなアレイのための空間を提供すること、或いは所定の寸法のアレイのためのチップ面積をより小さく提供することになる。半導体メモリデバイスのビット線間隔を減少させることも可能となり、それによって更なる小型化及び高集積化が可能になる。また、リソグラフィーのためにより多くの余裕を提供することによって、従来ピッチの不良の大部分を占めていたショートなどの欠陥率を大幅に減少させることが可能になる。
【００３０】
更に図３を参照して、データレジスタバッファ４は、アレイ２のそれぞれの列にセンス増幅器を含む。それぞれの列の偶数ビット線３６及び奇数ビット線３７は、データレジスタバッファ４の共通のセンス増幅器を共有している。
【００３１】
ここで、図４を参照して、メモリセルアレイ部２の周辺に配置される消去制御部６について説明する。消去制御部６は、ビット線制御部１０、ＥＲ＿ＢＩＡＳ制御部１１、及びＶＢＬ＿ＥＶＥＮ／ＶＢＬ＿ＯＤＤ制御部１２を含み、メモリセルアレイ２に格納されたデータを消去する際の種々の機能を実施するために使用される。
【００３２】
ビット線制御部１０は、ＶＢＬ＿ＢＩＡＳ制御部１２とともに、ビット線電圧が消去の後降下するとき、ある値に消去電圧を保持する（例えばクランプする）ため、ビット線に対して印加される電圧を制御する。ＥＲ＿ＢＩＡＳ制御部１１は、データを消去する際にデコーダ部３の高電圧トランジスタ３０に対して印加される電圧（ＥＲ＿ＢＩＡＳ）を制御する。ＶＢＬ＿ＥＶＥＮ／ＶＢＬ＿ＯＤＤ制御ブロック１２は、データを消去する際に、列デコーダトランジスタに対して印加される電圧（ＶＢＬ＿ＯＤＤ及びＶＢＬ＿ＥＶＥＮ）を制御する。
【００３３】
なお、本実施形態は、一実施例として、メモリセルのストリング長を“３２”、つまりワード線の本数を“３２”本と設定するよう構成されている。また、偶数ビット線及び奇数ビット線それぞれ２ｋバイト、あわせてビット線の本数を４ｋバイトと設定もしている。フラッシュメモリアレイ２、すなわちメモリデバイス１のメモリセル数、ワード線の本数、及び／或いはビット線の本数は、所望の記憶容量に応じて変更されてもよい。また、本実施形態は、メモリセルアレイ２をＮＡＮＤ構造として形成する場合を例示しているが、他の構造が使用されてもよい。
【００３４】
更に、本実施形態は、それぞれの構成要素が、ｐ型ウェルに形成されるＮＭＯＳトランジスタである場合を例示している。しかしながら、ウェル及びトランジスタは、ｎ型ウェル上に形成されるＰＭＯＳトランジスタでもよい。また、デコーダ部３、データレジスタバッファ部４、消去制御部に含まれるトランジスタはＮＭＯＳトランジスタとして例示さ
れているが、ＰＭＯＳトランジスタでもよい。
【００３５】
図５は、本発明の実施形態に係るフラッシュメモリデバイス１の一部の断面図である。特に、図５は、図３に示されたメモリセルアレイ２、デコーダ部３、及びデータレジスタバッファ４の一部を示している。図５に示されるように、この図面に示されたビット線は偶数ビット線３６であり、左から右に向かって、データレジスタバッファ４内のトランジスタ４２、デコーダ部３内の高電圧トランジスタ３０、偶数ページを制御する信号ＥＶＥＮ＿ＳＥＬＥＣＴによって制御される第一の列デコーダトランジスタ３１、ソース選択トランジスタ４０、メモリセルトランジスタ３８、ドレイン選択トラジスタ３９、奇数ページを制御する信号ＯＤＤ＿ＳＥＬＥＣＴによって制御される第二の列デコーダトランジスタ３３、デコーダ部３内の高電圧トランジスタ４１を示している。なお、この図面はメモリセルトランジスタ３８を２個しか示していない。３２ＮＡＮＤ型ストリングの場合には、実際には、３２個のメモリセルトランジスタ３８が接続されている。更に、矢印で示されるように、ソース線がソース選択トランジスタ４０のソース領域に接続されている。
【００３６】
図５に示されるように、第一の列デコーダトランジスタ３１、ソース選択トランジスタ４０、メモリセルトランジスタ３８、ドレイン選択トランジスタ３９、及び第二の列デコーダトランジスタ３３は、同一ウェル４３内に全て形成される。ここでは、ｐ型ウェル上に、ＮＭＯＳトランジスタとしてこれらのトランジスタを形成する場合が例示されている。
【００３７】
メモリセルトランジスタ３８に“０”を書き込むためには、ドレインとソースを接地して、メモリセルトランジスタ３８の制御ゲートに高電圧が印加される。その結果、チャネルを流れる電子がドレイン近傍において高エネルギー状態に到達し、したがって電子が浮遊ゲートに注入され、それによってトランジスタ３８の閾値電圧が上昇する。一方、“１”を書き込むためには、制御ゲートが０ボルトと設定されて、ウェル４３に高電圧（例えば約２０ボルト）が印加される。その結果、浮遊ゲート内に蓄積されていた如何なる電子もトンネル効果によって引き抜かれて、浮遊ゲートの閾値電圧が初期状態に戻る。この状態が消去（イレーズ）状態であり、ゆえに同一の電圧が消去動作において使用されうる。
【００３８】
読み出し動作においては、ドレイン選択トランジスタ３９がオン状態にされて、行デコーダによってそれぞれのワード線を介して、アクセスされるメモリセルトランジスタ３８の制御ゲートまで約０．７ボルトの電圧が通常印加される。その後、ソース選択トランジスタ４０がオン状態にされる。もしこのとき、選択されたメモリセルがイレーズ状態“１”の場合には、電流が流れてビット線の電圧が、例えば０．７ボルトから０ボルトに降下する。
【００３９】
一方、選択されたメモリセルがプログラム状態“０”の場合には、選択されたメモリセルトランジスタ３８はオン状態にならず、ビット線に蓄積された電荷は放出されない。したがって、ビット線の電圧は降下しない。ビット線の電圧が降下したか否かは、データレジスタバッファ４のセンス増幅器によって検出され、このようにしてデータを読み出す。ドレイン選択トランジスタ３９及びソース選択トランジスタ４０は、読出し動作のタイミングを制御するために選択的にオン状態にされる。
【００４０】
続いて、メモリセルトランジスタに格納されたデータの消去を行う際に生じる問題を説明する。メモリセルトランジスタに格納されたデータを消去するとき、トランジスタの制御ゲートの電圧、つまり選択された行のワード線の電圧が０ボルトとされて、ウェル４３に消去電圧が印加される。その結果として、ソース選択トランジスタ、ドレイン選択トランジスタ、第一の列デコーダトランジスタ、及び第二の列デコーダトランジスタのそれぞれのゲートの電圧、及びビット線の電位は、ウェル４３との容量性カップリング現象によ
って消去電圧と同じ電圧まで上昇する。続いて、消去電圧を降下させるために、ウェルが接地される。消去電圧が降下させられるステップにおいて、ｐｎ接合におけるブレイクダウン現象が生じる。
【００４１】
ブレイクダウン現象においては、逆方向バイアス電圧がｐｎ接合部分に印加されると、理論的には電流は流れないと考えられるが、実際のデバイスにおいてはごくわずかな量の逆方向電流が流れる。更に逆方向バイアス電圧を増加すると、降伏現象が生じることによって逆方向電流が流れ始める。この現象はブレイクダウン現象と呼ばれ、このときの電圧はブレイクダウン電圧と呼ばれ、通常約８ボルトである。
【００４２】
ブレイクダウン現象の際、ｐ型ウェル領域の位置におけるｐｎ接合部分に対して逆電圧が印加される。フローティング状態にされているソース選択トランジスタ、ドレイン選択トランジスタ、第一の列デコーダトランジスタ、及び第二の列デコーダトランジスタの存在するウェル領域は０ボルトのままであり、ゲートのｎ型のソース或いはドレイン領域及びビット線は、時定数における遅延によって２０ボルトの電位を保持している。その結果、ｐｎ接合部分には高電圧が印加されることになる。これによって、ｐｎ接合部分の電圧はブレイクダウン電圧を超え、ブレイクダウン現象による破壊を伴ってビット線の電圧を降下させる結果になる。フラッシュメモリデバイスはデータの書込みと消去とを繰り返して使用されるため、ブレイクダウン現象を介する電圧の降下は、破壊されるリスクを増加させる。
【００４３】
本発明の実施形態に係る消去制御方法によって、このブレイクダウンに伴う問題が回避される。制御信号として使用される電圧が示されている図６に関して、ＢＬ  ＣＬＡＭＰ電圧は、データレジスタバッファ４のトランジスタ４２のゲートに印加される。ＥＲ＿ＢＩＡＳ電圧は、デコーダ部３の高電圧トランジスタのゲート３０に対して印加される。ＶＢＬ＿ＥＶＥＮ電圧は、偶数列にアクセスするための列デコーダトランジスタ３１のゲートに対して印加される。ＶＢＬ＿ＯＤＤ電圧は、奇数ビット線にアクセスするための信号であるＯＤＤ＿ＳＥＬＥＣＴによって制御される列デコーダトランジスタ３３のゲートに対して印加される。なお、図６は一実施例として、偶数ビット線の場合を示しており、この場合ＶＢＬ＿ＥＶＥＮ電圧は第一の列デコーダトランジスタ３１のゲートに対して印加され、ＶＢＬ＿ＯＤＤは第二の列デコーダトランジスタ３３のゲートに対して印加される電圧である。ＶＢＬ＿ＧＡＴＥ電圧は、ビット線３６の電圧を制御するためにデコーダ部３のトランジスタ４１のゲートに印加される。ＶＢＬ＿ＢＩＡＳは、ビット線に印加される電圧であり、ＷＥＬＬ電圧はウェル４３に印加される。
【００４４】
図７から図１２は、本発明の実施形態に係る消去制御方法の第一ステップから第六ステップをそれぞれ示す図である。図７は、消去電圧を印加する前の待ち受け状態におけるフラッシュメモリデバイスの状態を示している。この状態においては、ビット線３６は０ボルトであり、第一の列デコーダトランジスタ３１、第二の列デコーダトランジスタ３３のゲートにはＶｃｃが印加されて、それによってそれぞれのトランジスタはオン状態となっている。デコーダ部３の高電圧トランジスタ３０のゲートに対して、例えば６ボルトが印加されて、それによってトランジスタ３０はオン状態となっている。更に、デコーダ部３の高電圧トランジスタ４１のゲートに対してＶｃｃが印加されて、それによってトランジスタ４１はオン状態となっている。データレジスタバッファ４のトランジスタ４２のゲートに対してもＶｃｃが印加されて、それによってトランジスタ４２もオン状態となっている。
【００４５】
図８に示される第二ステップにおいては、ＶＢＬ＿ＢＩＡＳ制御部１７によってビット線にＶｃｃの電圧が印加される。ここで、高電圧トランジスタ４１のゲートに第一ステップで印加されたＶｃｃはトランジスタ４１をオン状態にしているため、ビット線３６は電
源電圧から閾値電圧を引いた電圧（例えば、Ｖｃｃ−Ｖｔｈ）で充電されていく。ここでＶｔｈはウェル４３とソース或いはドレイン領域の間のｐｎ接合の閾値電圧である。また、第一の列デコーダトランジスタ３１及び第二の列デコーダトランジスタ３３を、消去制御を実施する間オン状態に維持するのに十分な大きさであり、Ｖｃｃよりも高い電圧Ｖｐｒｅが前述のトランジスタのゲートに対して印加される。ここで、例えばＶｐｒｅは３ボルトと仮定される。
【００４６】
更に、一実施例として、デコーダ部３の高電圧トランジスタ３０のゲートに対してＶｃｃが印加されて、それによってトランジスタ３０をオフ状態とする。Ｖｃｃは、Ｖｓｓ＋Ｖｔｈよりも小さく、Ｖｓｓと比較して消去電圧との電位差が小さいため、高電圧トランジスタ３０をオフ状態にするために印加される。これによって、消去電圧が周辺回路、例えばデータレジスタバッファ４内の回路に印加されないよう、消去電圧が遮断される。したがって、データレジスタバッファ４内のトランジスタ４２のゲートに印加される電圧は、例えば消費電力を減少させるために０ボルトに降下する。
【００４７】
図９に示される第三ステップにおいては、消去制御部６によって、ウェル４３に消去電圧が印加される。例えば、ここでは消去電圧は２０ボルトと仮定される。２０ボルトを印加することによって、ビット線３６は消去電圧から順方向電圧を引いた電圧（例えば２０ボルト−Ｖ＿ＰＮｆｏｒｗａｒｄ）で充電されることになる。ここで、Ｖ＿ＰＮｆｏｒｗａｒｄはｐｎ接合の順方向電圧である。更に、ソース選択トランジスタ４０及びドレイン選択トランジスタ３９のそれぞれのゲートは、ウェル４３との容量性カップリング現象によって２０ボルトの電位まで上昇していく。第一の列デコーダトランジスタ３１及び第二の列デコーダトランジスタ３３のそれぞれのゲートは、そのとき、２０ボルト＋Ｖｐｒｅの電位まで上昇する。この実施例においては、トランジスタ３１、３３のゲートは約２３ボルトまで電位が上昇する。消去電圧を印加することによって、選択されたメモリセル３８の浮遊ゲート内に蓄積されていた電子がトンネル効果によって引き抜かれる。
【００４８】
図１０に示される第四ステップにおいては、ビット線３６に接続されている、ビット線制御部１０は、電位を降下させる過程でビット線の電位をある電圧に保持（例えばクランプ）する。ここで、逆方向バイアスのストレスによるウェル内のトランジスタのブレイクダウンを回避するため、ディスチャージイネーブル及びビット線制御部１０の動作によって保持される電圧は４ボルトと仮定される。これによって、ウェル４３の電位は４ボルト＋Ｖ＿ＰＮｆｏｒｗａｒｄまでしか降下しない。更に、ウェル４３の電位降下に関連するカップリング現象によって、列デコーダトランジスタ３１及び３３のそれぞれのゲートにおける電圧は、４ボルト＋Ｖ＿ＰＮｆｏｒｗａｒｄ＋Ｖｐｒｅ（例えば３ボルト）まで降下する。ここで、ビット線とウェル４３との電位差はＶ＿ＰＮｆｏｒｗａｒｄであり、ブレイクダウン電圧より小さいため、ｐｎ接合部分のブレイクダウン現象は生じない。また、列デコーダトランジスタ３１及び３３はオン状態を維持しているため、図１０に示される直接的ディスチャージ経路を介して電流が流れ、それによって、ビット線の電位をビット線制御部１０によって降下させることが可能となる。
【００４９】
図１１に示される第五ステップにおいては、ビット線制御部１０によってビット線３６の電位は０ボルトまで降下する。これによって、ウェル４３の電位はＶ＿ＰＮｆｏｒｗａｒｄまで降下することになる。更に、ウェル４３の電位降下に伴う容量性カップリング現象によって、列デコーダトランジスタ３１及び３３のそれぞれのゲートに印加される電圧は、Ｖ＿ＰＮｆｏｒｗａｒｄ＋Ｖｐｒｅ（例えば３ボルト）まで降下する。ここで、ビット線とウェルとの電位差はＶ＿ＰＮｆｏｒｗａｒｄであり、ブレイクダウン電圧よりも小さいため、ｐｎ接合部分のブレイクダウン現象は生じない。また、列デコーダトランジスタ３１及び３３はオン状態において維持されているため、図１１に示される直接的ディスチャージ経路を介して電流が流れ、それによってビット線の電位を降下させることが可能
となる。図１１に示される直接的ディスチャージ経路は、図１０に示されるものとは異なっている。なぜなら、第四ステップにおいてビット線制御部１０によってビット線をクランプすることは、Ｖｃｃの電位のビット線に対して影響を与えないからである。更に、ウェル４３とウェル内の構成要素（例えばワード線或いはビット線）との電位差が小さくあるべきゆえに、ディスチャージ過程は二つのステップ（第四ステップ及び第五ステップ）に分割されている。
【００５０】
図１２に示される第六及び最終ステップにおいては、ＷＥＬＬ制御部２１がウェル４３に対して０ボルトの電圧を印加して、ウェル４３の最終的なディスチャージを実施する。ウェル４３の電位降下に伴う容量性カップリング現象によって、列デコーダトランジスタ３１及び３３のそれぞれのゲートに印加される電圧はＶｐｒｅ（例えば３ボルト）まで降下する。しかしながら、トランジスタ３１、３３は消去制御の開始から完了までの間、オン状態を維持する。したがって、逆方向バイアスのストレスによってブレイクダウンしない。なお、ドレイン選択トランジスタ３９及びソース選択トランジスタ４０のそれぞれのゲートの電位は、第四ステップから開始するウェル４３との容量性カップリング現象によって降下し、最終的に第六ステップにおいて０ボルトまで降下する。メモリデバイスは、ここで、図６に示される待ち受け状態に戻る。
【００５１】
図１３、図１４は、本発明の実施形態に係る消去制御方法を実施する際に印加される電圧のタイミング図を示す。図１３は、ＶＢＬ＿ＥＶＥＮ、ＥＲ＿ＢＩＡＳ、及びＷＥＬＬのタイミング図である。図１４は、選択ブロックのワード線、非選択ブロックのワード線、及びビット線（選択されたビット線及び非選択ビット線の両方）に印加される電圧のタイミング図である。図１３、図１４の両方において、縦軸は電圧、横軸は時間を示し、Ｖ＿ＰＮｆｏｒｗａｒｄは０．７ボルトと仮定されている。
【００５２】
図１３に関して、ＥＲ＿ＢＩＡＳは第一ステップにおいては、デコーダ部３の高電圧トランジスタ３０をオン状態とするための電圧を出力する。ここでは例えば、高電圧トランジスタ３０に対して６ボルトが印加されるものと仮定する。続いて、第二ステップにおいては、高電圧トランジスタ３０に対して印加される電圧が６ボルトからＶｃｃへと降下する。これは、消去電圧が印加された場合にそれを遮断するため、デコーダ部３の高電圧トランジスタ３０をオフ状態とするためである。この状態は、消去制御が完了する第六ステップまで維持され、再び６ボルトを印加してデコーダ部３の高電圧トランジスタ３０をオン状態として、元の状態に戻る。
【００５３】
ここで、ＶＢＬ＿ＥＶＥＮは、一実施例として、偶数ビット線の第一の列デコーダトランジスタに印加される。ＶＢＬ＿ＥＶＥＮは、待ち受け状態である第一ステップにおいてはＶｃｃを出力するが、第二ステップにおいては、まず、消去制御を実施する間、第一の列デコーダトランジスタ３１をオン状態に維持するためのＶｐｒｅを出力する。ここでは、Ｖｐｒｅは３ボルトと仮定される。続いて、第三ステップにおいては、ウェル４３に例えば２０ボルトの消去電圧が印加されると、ウェル４３との容量性カップリング現象によって、ＶＢＬ＿ＥＶＥＮの電圧も２０ボルト＋Ｖｐｒｅ（例えば３ボルト）まで上昇する。第四ステップにおいて、ビット線の電圧が４ボルトにクランプされると、ＶＢＬ＿ＥＶＥＮは、Ｖｐｒｅ（例えば３ボルト）＋Ｖ＿ＰＮｆｏｒｗａｒｄ（例えば０．７ボルト）＋４ボルトまで降下する。第五ステップにおいては、電圧はＶｐｒｅ（例えば３ボルト）＋Ｖ＿ＰＮｆｏｒｗａｒｄ（例えば０．７ボルト）まで降下する。最終的には、第六ステップにおいて、電圧がＶｐｒｅ（例えば３ボルト）まで降下し、その後、元の第一ステップのＶｃｃの状態に到達する。このような制御を実施することによって、第一の列デコーダトランジスタ３１は、消去制御の開始から完了までゲート電圧をＶｃｃ以上に維持することができ、それによって全ステップを通してオン状態を維持することが可能となり、したがって、列デコーダトランジスタ３１は逆方向バイアスのストレスによってブレイクダウンを生じない。
【００５４】
ウェル４３に対して印加される電圧ＷＥＬＬは、第一、及び第二ステップにおいては０ボルトだが、第三ステップにおいては２０ボルトが印加される。第四ステップにおいては、電圧はＶ＿ＰＮｆｏｒｗａｒｄ（例えば０．７ボルト）＋４ボルトまで降下し、第五ステップにおいては、Ｖ＿ＰＮｆｏｒｗａｒｄ（例えば０．７ボルト）まで降下する。最終的には、第六ステップにおいてＷＥＬＬは０ボルトとされて、第一ステップの元の状態に戻る。
【００５５】
図１４に関して、選択されたワード線（消去のために同時に選択されるワード線の“ブロック”の一部でもよい）は全ステップを通して、０ボルトに維持される。
【００５６】
ビット線は、第一ステップにおいては０ボルトであるが、第二ステップにおいて、ＶＢＬ＿ＢＩＡＳ制御部１７によって、電源電圧から閾値電圧を引いた電圧（例えばＶｃｃ−Ｖｔｈ）が印加される。第三ステップにおいて、ウェル４３に２０ボルトが印加されると、ビット線の電圧は、消去電圧から順方向電圧を引いた電圧（例えば２０ボルト−Ｖ_ＰＮｆｏｒｗａｒｄ（例えば０．７ボルト））へと上昇する。続いて第四ステップにおいて、電圧は４ボルトに降下し、第五ステップにおいて０ボルトへ降下し、第六ステップにおいて０ボルトに維持され、その後第一ステップの状態に戻る。
【００５７】
それに対して、非選択のワード線（ワード線の非選択ブロックの一部でもよい）は、第一及び第二ステップにおいては０ボルトであり、第三ステップにおいて、ウェル４３に消去電圧である２０ボルトを印加することによって、ウェル４３とのカップリング現象によって２０ボルトまで上昇する。第四ステップにおいて、Ｖ＿ＰＮｆｏｒｗａｒｄ（例えば０．７ボルト）＋４ボルトまで降下し、第五ステップにおいてはＶ＿ＰＮｆｏｒｗａｒｄ（例えば０．７ボルト）まで降下する。その後、電圧は第六ステップにおいて０ボルトまで降下し、第一ステップの状態に戻る。
【００５８】
以上のように、ウェルに対する消去電圧が降下するとき、すなわち第四ステップから第六ステップまでの間、ウェル４３とビット線の電位差は、Ｖ＿ＰＮｆｏｒｗａｒｄより大きくなることはなく、ブレイクダウン電圧（例えば約８ボルト）の範囲内である。従来の場合、ｐ型ウェル領域が０ボルトの時、時定数による遅延のため、ゲートのｎ型ソース或いはドレイン領域、及びビット線は２０ボルトの電位に維持される。その結果、ｐｎ接合部分に逆電圧が印加され、高電圧ストレスが課され、ｐｎ接合部分におけるブレイクダウン現象が発生する。しかしながら、本発明の場合にはこのような現象は生じないため、ビット線及びウェルの電位を降下させることによって消去制御を完了させることができる。
【００５９】
図１５は本発明の実施形態に係る消去制御方法を実施する消去制御部６のブロック図である。図１６から図２２は、本発明の実施形態に係る消去制御方法を実施するそれぞれの制御部の回路を例示する簡略図を示す。
【００６０】
図１５の消去制御部６は、７つの制御部を含んでいる。そのうちＥＲ＿ＢＩＡＳ制御部１４は、６ボルトチャージポンプ１３及びＥＲ＿ＢＩＡＳ制御ブロック１１を含んでいる。また、ＶＢＬ＿ＥＶＥＮ／ＶＢＬ＿ＯＤＤ制御部１６は、３ボルトチャージポンプ１５及びＶＢＬ＿ＥＶＥＮ／ＶＢＬ＿ＯＤＤ制御ブロック１２を含んでいる。更に、ＷＥＬＬ制御部２１は２０ボルトチャージポンプ１９及びＷＥＬＬ制御ブロック２０を含んでいる。
【００６１】
ここで、図１６から図２２に示される簡略化された回路を参照し、上記のそれぞれの制御部の機能を説明する。なお、以下に示されるそれぞれの制御部に入力される信号は、ス
テートマシン７から出力される。ステートマシン７は、カウンタを有し、図７から図１２に示された本発明の実施形態に係る消去制御方法のそれぞれのステップの状態を変化させ、制御するため、消去制御部６内のそれぞれの制御部に信号を出力する。なお、ステートマシン７のカウンタの値は、図７から図１２に示された本発明の実施形態に係る消去制御方法のそれぞれのステップに対応する。
【００６２】
まず、図１６に示されるＥＲ＿ＢＩＡＳ制御部１４は、第二ステップにおいて、ステートマシン７からイレーズイネーブルの信号入力を受信し、入力信号がＨｉｇｈ、ＬｏｗのうちのＨｉｇｈ（以下“Ｈ”と表される）の場合にＥＲ＿ＢＩＡＳとしてＶｃｃを出力する。逆に、第一ステップにおいて、ステートマシン７から入力されるイレーズイネーブルの信号として、入力信号がＬｏｗ（以下“Ｌ”と表される）の場合には、信号はＮＯＴ回路を介して６ボルトチャージポンプ１３に入力されて、ＥＲ＿ＢＩＡＳとして６ボルトが出力される。これによって、消去制御を実施する際、デコーダ部３の高電圧トランジスタ３０を第一ステップにおいて６ボルトの出力を使用してオン状態にし、第二ステップにおいてＶｃｃの出力を使用してオフ状態にする制御を行うことが可能となる。
【００６３】
次に、図１７に示されるＶＢＬ＿ＥＶＥＮ／ＶＢＬ＿ＯＤＤ制御部１６においては、まず、ＶＢＬ＿ＥＶＥＮは、ステートマシン７から０Ｖイネーブルイーブンに、Ｈの信号が入力された場合に０ボルトを出力し、一方、ステートマシン７から３ＶイネーブルイーブンにＨの信号が入力された場合に、３ボルトチャージポンプ１５を介して３ボルトを出力する。これによって、消去制御を実施する際、ＥＶＥＮ＿ＳＥＬＥＣＴによって制御される列デコーダトランジスタを、第二ステップにおいてＶｐｒｅ（例えば３ボルト）でプレチャージすることが可能となる。
【００６４】
同様に、ＶＢＬ＿ＯＤＤは、ステートマシン７から０ＶイネーブルオドにＨの信号が入力された場合に０ボルトを出力し、一方、ステートマシン７から第二ステップにおいて、３ＶイネーブルオドにＨの信号が入力された場合に、３ボルトチャージポンプ１５を介して３ボルトを出力する。これによって、消去制御を実施する際、ＯＤＤ＿ＳＥＬＥＣＴによって制御される列デコーダトランジスタを、第二ステップにおいてＶｐｒｅ（例えば３ボルト）でプレチャージすることが可能となる。
【００６５】
図１８に示されるＶＢＬ＿ＢＩＡＳ制御部１７は、ＶＢＬ＿ＢＩＡＳとして、第二ステップにおいて、ステートマシン７からＶｃｃイネーブルにＨの信号が入力された場合にＶｃｃを出力し、一方、第五ステップにおいて、ステートマシン７から０ＶイネーブルにＨの信号が入力された場合に０ボルトを出力する。これによって、消去制御を実施する際、第二ステップにおいてビット線に対してＶｃｃを印加し、第五ステップにおいてビット線の電位を降下させることが可能となる。
【００６６】
図１９に示されるＶＢＬ＿ＧＡＴＥ制御部１８は、ステートマシン７からＶｃｃイネーブルにＨの信号が入力された場合に、ＶＢＬ＿ＧＡＴＥとしてＶｃｃを出力し、一方、ステートマシン７から０ＶイネーブルにＨの信号が入力された場合に０ボルトを出力する。これによって、消去制御を実施する際、デコーダ部３の高電圧トランジスタ４１をＶｃｃの出力を使用してオン状態にし、０ボルトの出力を使用してオフ状態にする制御を行うことが可能となる。高電圧トランジスタ４１は、第一ステップにおいて、ＶＢＬ＿ＧＡＴＥ制御部１８によってオン状態にされ、第一ステップから第六ステップまでオン状態を維持する。
【００６７】
図２０に示されるＷＥＬＬ制御部２１は、第六ステップにおいて、ステートマシン７から０ＶイネーブルにＨの信号が入力された場合にウェルに対して０ボルトを出力し、一方、第三ステップにおいて、ステートマシン７から高電圧シフタに信号が入力された場合には、２０ボルトチャージポンプ１９を介してウェルに対して２０ボルトを出力する。これによって、消去制御を実施する際、第三ステップにおいてウェル４３に対して２０ボルトの消去電圧を印加し、第六ステップにおいてウェルの電位を降下させる制御を行うことが可能となる。
【００６８】
図２１に示されるビット線制御部１０は、図１０に示される第四ステップにおいて、ステートマシン７からディスチャージイネーブルにＨの信号が入力された場合に、ダイオード接続された２つのＭＯＳトランジスタを介してビット線をＶｓｓに接続することによって、ビット線の電位を４ボルトにクランプする。ビット線制御部１０は、図１１に示される消去制御の第五ステップにおいて、ステートマシン７から０ＶイネーブルにＨの信号が入力された場合に、ビット線をＶｓｓに直接接続する。これによって、消去制御を実施する際、ビット線の電圧を４ボルトにクランプした後、第五ステップにおいて０ボルトまで降下させる制御を行うことが可能となる。
【００６９】
図２２に示されるソース線制御部２２は、ステートマシン７から０ＶイネーブルにＨの信号が入力された場合にソース線をＶｓｓに接続する。これによって、ソース線を０ボルトにすることが可能となる。ソース線は第一ステップにおいてフローティング状態にされ、消去制御の完了後に０ボルトにされる。
【００７０】
消去制御部を構成することによって、図７−図１２及び図１３、図１４に示されるような消去制御を行うことが可能となり、ウェル上の半導体記憶装置に含まれる列デコーダ部を形成する場合の、データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避するための制御を行うことが可能となる。
【００７１】
また、列デコーダトランジスタをメモリセルと同一ウェル内に、同一寸法で同一耐圧性を有するように形成できるため、メモリセルの形状と寸法とによって決まるビット線間隔を小さくすることによってメモリセルの集積度を向上することが可能となる。
【００７２】
更に、列デコーダトランジスタの耐圧性を高める必要がなくなるため、列デコーダトランジスタをメモリセルと同一寸法で形成することが可能となり、それによって、リソグラフィーに余裕が生じ、結果として列デコーダ部の欠陥率が減少するという効果をもたらす。
【００７３】
なお、ＥＲ＿ＢＩＡＳ制御部１４、ＶＢＬ＿ＥＶＥＮ／ＶＢＬ＿ＯＤＤ制御部１６及びＷＥＬＬ制御部２１のそれぞれの回路は、チャージポンプの出力電圧及び回路構成に若干の変更を加えることによって、お互いに共有することが可能となる。
【００７４】
更に、ＶＢＬ＿ＢＩＡＳ制御部１７、ＶＢＬ＿ＧＡＴＥ制御部１８、ビット線制御部１０及びソース線制御部２２のそれぞれの回路は、回路構成に若干の変更を加えることによって、お互いに共有することが可能となる。
【００７５】
図２３は、本発明の実施形態に係る消去制御方法を実施する、ＷＥＬＬ制御部２１、ビット線制御部１０及びソース線制御部２２のそれぞれの回路の一部を例示する図である。なお、この実施形態においては、ＥＲ＿ＢＩＡＳ制御部１４（図１６に示される）、ＶＢＬ＿ＥＶＥＮ／ＶＢＬ＿ＯＤＤ制御部１６（図１７に示される）、ＶＢＬ＿ＢＩＡＳ制御部１７（図１８に示される）、及びＶＢＬ＿ＧＡＴＥ制御部１８（図１９に示される）のそれぞれの回路例は、前述の実施形態と共通である。更に、図１６から図２２２に示されるトランジスタは全て高電圧トランジスタである。
【００７６】
図２３に示される、ＷＥＬＬ制御部２１、ビット線制御部１０及びソース線制御部２２
のそれぞれの回路は、図２０、図２１、及び図２２に示されたものと同様であるが、このうちのウェルに対して電力を出力するＷＥＬＬ制御部２１の電力出力部及びソース線制御部２２のソース線が、ビット線に接続されているという特徴がある。それぞれのビット線に対する接続部分においては、高電圧シフタ２３を介してトランジスタ２４及び２５が配置され、第三ステップにおいてウェルに消去電圧が印加された後に、第四ステップにおいてステートマシン７からディスチャージイネーブルにＨの信号が入力された場合に、ウェル及びソース線をビット線に短絡する。これによって、ウェル、ビット線及びソース線は第四ステップ以降、全て同時に電圧が降下する。このことによって、ウェルとビット線との電位差が、より詳細にはトランジスタのｐｎ接合部分において、ブレイクダウン電圧を超え、逆バイアスが発生する可能性を減少させる。
【００７７】
消去電圧の制御装置及び制御方法は、不揮発性半導体記憶装置に限定されるものではない。また、消去電圧の制御装置及び制御方法は、半導体記憶装置へ消去電圧を印加する際に、ウェルとビット線の間の電位差をトランジスタのブレイクダウン電圧以下に制限するための制御を実施する制御回路に適用可能でありうる。
【００７８】
上述されたような消去制御部を構成することによって、ウェル上の半導体記憶装置に含まれる列デコーダ部を形成する場合の、データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避するための制御を実施することが可能となる。
【００７９】
以上詳細に説明されたような消去制御方法を実施することによって、ウェル上の半導体記憶装置に含まれる列デコーダ部を形成する場合の、データ消去時のブレイクダウン現象に関連する高電圧ストレスを回避するための制御を実施することが可能となり、繰り返しの使用に耐えうる半導体記憶装置を実現することが可能となる。これによって、半導体記憶装置のビット線間隔を更に縮小することが可能となり、従来のピッチ不良の大部分を占めていたショートのような欠陥の欠陥率を大幅に減少させることも可能となり、それによって更なる小型化及び高集積化が可能になる。
【００８０】
本明細書においては、本発明に係る特定の実施形態が例示する目的で説明されてきたが、前述されたことから種々の変更が本発明の概念及び範囲を逸脱することなくなされてもよいことが理解されたい。したがって、本発明は付随する請求項以外によっては制限されることはない。
【図面の簡単な説明】
【００８１】
【図１】図１は、アレイにおけるメモリセルに格納されたデータを消去する際に生じうる問題を示す、従来のフラッシュメモリアレイの一部の断面図である。
【図２】図２は、本発明の実施形態に係る半導体メモリデバイスのブロック図である。
【図３】図３は、本発明の実施形態に係るフラッシュメモリのメモリセルアレイの簡略図である。
【図４】図４は、本発明の実施形態に係るメモリセルアレイ及び列デコーダを示す図である。
【図５】図５は、本発明の実施形態に係るフラッシュメモリアレイの一部の断面図である。
【図６】図６は、本発明の実施形態に係る消去動作のために使用されうる制御信号の一実施例としての電圧の注釈を伴う、図５に示されるフラッシュメモリの一部の断面図である。
【図７】図７は、本発明の実施形態に係る消去動作のために最初に印加される電圧の注釈を伴う、図５に示されるフラッシュメモリアレイの一部の断面図である。
【図８】図８は、本発明の実施形態に係る消去動作のために印加される電圧の第二組の注釈を伴う、図５に示されるフラッシュメモリアレイの一部の断面図である。
【図９】図９は、本発明の実施形態に係る消去動作のために印加される電圧の第三組の注釈を伴う、図５に示されるフラッシュメモリアレイの一部の断面図である。
【図１０】図１０は、本発明の実施形態に係る消去動作のために印加される電圧の第四組の注釈を伴う、図５に示されるフラッシュメモリアレイの一部の断面図である。
【図１１】図１１は、本発明の実施形態に係る消去動作のために印加される電圧の第五組の注釈を伴う、図５に示されるフラッシュメモリアレイの一部の断面図である。
【図１２】図１２は、本発明の実施形態に係る消去動作のために印加される電圧の第六組の注釈を伴う、図５に示されるフラッシュメモリアレイの一部の断面図である。
【図１３】図１３は、本発明の実施形態に係る消去動作を実施する際に、図５に示されるメモリアレイの一部に対して印加される種々の電圧のタイミング図である。
【図１４】図１４は、本発明の実施形態に係る消去動作を実施する際に、図５に示されるメモリアレイの一部の選択ブロックのワード線、非選択ブロックのワード線に印加される電圧のタイミング図である。
【図１５】図１５は、本発明の実施形態に係る消去制御部のブロック図である。
【図１６】図１６は、本発明の実施形態に係るバイアス制御部の簡略化された概要図である。
【図１７】図１７は、本発明の実施形態に係る制御部の簡略化された概要図である。
【図１８】図１８は、本発明の実施形態に係るバイアス回路実施例の簡略化された概要図である。
【図１９】図１９は、本発明の実施形態に係るゲート制御回路の概要図である。
【図２０】図２０は、本発明の実施形態に係るウェル制御回路の概要図である。
【図２１】図２１は、本発明の実施形態に係るビット線制御回路の概要図である。
【図２２】図２２は、本発明の実施形態に係るソース線制御回路の概要図である。
【図２３】図２３は、本発明の実施形態に係る図２０のウェル制御回路、図２１のビット線制御回路、及び図２２のソース線制御回路のそれぞれの回路の一部を例示する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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