(57)【要約】【課題】低いオン抵抗を有する高耐圧の半導体パワーデバイスを提供する。【解決手段】セル領域の外側に位置する終端領域において、高濃度および低濃度の２段構成でなるガードリング層１３，１４をＮ−ドリフト層の表面層に選択的に形成する。【選択図】図１
2009289904.tif 000002
【特許請求の範囲】
【請求項１】
第１の表面と、前記第１の表面とは逆の第２の表面とを有し、前記第１の表面と前記第２の表面との間を電流が流れるよう構成されたセル領域と、前記セル領域を周回するように前記セル領域から見て外側に位置する終端領域とを含む第１導電型の第１の半導体層と、
前記終端領域における前記第１の半導体層の表面層に選択的に形成される第２導電型の第１のガードリング層と、
前記第１のガードリング層の両側面のうち前記セル領域から見て外側の側面と前記第１のガードリング層の底面とが交差する領域の前記第１のガードリング層部分を少なくとも覆うように前記第１の半導体層の表面層に選択的に形成され、高電圧の印加により完全に空乏化する程度の不純物濃度を有する第２導電型の第２のガードリング層と、
を備える半導体装置。
【請求項２】
第１導電型の第１の半導体層と、
前記第１の半導体層の表面層に選択的に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の底面に接するように前記第１の半導体層の表面層における前記第２の半導体層の下に形成された第２導電型の第３の半導体層と、
前記第２の半導体層に挟まれるように前記第１の半導体層の表面層に選択的に形成された第１導電型の第４の半導体層と、
前記第２の半導体層の表面層に選択的に形成された第１導電型の第５の半導体層と、
前記第２の半導体層が形成される第１の側とは逆の第２の側に設けられ、前記第１の半導体層と電気的に接続するように形成された第１の主電極と、
前記第２の半導体層の表面と前記第５の半導体層の表面に接合するように前記第１の側に設けられた第２の主電極と、
前記第２の半導体層、前記第４の半導体層および前記第５の半導体層の上に絶縁膜を介して形成された制御電極と、
を備え、
前記第３の半導体層は、高電圧の印加により完全に空乏化する程度の不純物濃度を有する、
半導体装置。
【請求項３】
前記第２乃至第５の半導体層および前記制御電極は、前記第１の半導体層の前記第１の側の表面に平行な第１の方向に周期的に反復形成され、
前記第３の半導体層の不純物濃度と前記第３の半導体層の前記第１の方向における幅との積は、前記第４の半導体層の不純物濃度と前記第４の半導体層の前記第１の方向における幅との積の０．６倍以上５．７倍以下である、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型の第１の半導体層と、
前記第１の半導体層の表面層に選択的に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の底面に接するように前記第１の半導体層の表面層における前記第２の半導体層の下に形成された第２導電型の第３の半導体層と、
前記第２の半導体層に挟まれるように前記第１の半導体層の表面層に選択的に形成された第４の半導体層と、
前記第２の半導体層の表面層に選択的に形成された第１導電型の第５の半導体層と、
前記第２の半導体層が形成される第１の側とは逆の第２の側に設けられ、前記第１の半導体層と電気的に接続するように形成された第一の主電極と、
前記第２の半導体層の表面と前記第５の半導体層の表面に接合するように前記第１の側に設けられた第２の主電極と、
前記第２の半導体層、前記第４の半導体層および前記第５の半導体層の上に絶縁膜を介して形成された制御電極と、
を備え、
前記第３の半導体層の底面は、前記第４の半導体層の底面よりも深い、
半導体装置。
【請求項５】
前記第４の半導体層の底面は、前記第２の半導体層の底面よりも深い、
ことを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば縦型の半導体パワーデバイスを対象とする。
【背景技術】
【０００２】
縦型の半導体パワーデバイスのオン抵抗は、電子の流れる経路の電気抵抗で決まる。縦形パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例に取り上げて説明すると、オン状態では、電子は、ソース電極からＭＯＳチャネルを介して、Ｐベース層に挟まれたＪＦＥＴ領域を流れ、ドリフト層へと流れ込み、ドレイン電極へ到達する。オン抵抗の支配的な要因となるのは、ＪＦＥＴ領域の抵抗、ＪＦＥＴ領域からドリフト層全体へと電子が広がる抵抗、およびドリフト層の抵抗の三つである。
【０００３】
ドリフト抵抗を低減するには、ドリフト層を薄く、そして、濃度を高くすることが有効であるが、空乏層が伸びなくなって、耐圧が低下してしまう。このため、ドリフト抵抗は所定の限界以上に下げることができない。
【０００４】
このため、耐圧には影響し難いＪＦＥＴ抵抗や広がり抵抗を低減させることで、高耐圧を維持したまま、低オン抵抗化が可能となる。
【０００５】
ＪＦＥＴ抵抗を下げるためには、ＪＦＥＴ領域の不純物濃度を高くすれば良く、通常、ドリフト層よりも高い不純物濃度としている。そして、ＪＦＥＴ領域の高濃度Ｎ層（ＪＦＥＴ−Ｎ層）を深く拡散することで、広がり抵抗を低減することができる。
【０００６】
しかしながら、不純物濃度を高くすると、空乏層が伸び難くなり、ドリフト層ではなく、ＪＦＥＴ領域でアバランシェ降伏が起きて、耐圧が低下してしまう。ＪＦＥＴ−Ｎ層をＰベース層よりも深く拡散させると、Ｐベース層底部の不純物濃度が高くなり、ドリフト層濃度を高くしたのと同様に耐圧が低下してしまう。このため、ＪＦＥＴ抵抗や広がり抵抗を低減することにも限界があった。
【特許文献１】特開２００２−２４６５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、低いオン抵抗を有する高耐圧の半導体パワーデバイスを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の態様によれば、
第１の表面と、前記第１の表面とは逆の第２の表面とを有し、前記第１の表面と前記第２の表面との間を電流が流れるよう構成されたセル領域と、前記セル領域を周回するように前記セル領域から見て外側に位置する終端領域とを含む第１導電型の第１の半導体層と、
前記終端領域における前記第１の半導体層の表面層に選択的に形成される第２導電型の第１のガードリング層と、
前記第１のガードリング層の両側面のうち前記セル領域から見て外側の側面と前記第１のガードリング層の底面とが交差する領域の前記第１のガードリング層部分を少なくとも覆うように前記第１の半導体層の表面層に選択的に形成され、高電圧の印加により完全に空乏化する程度の不純物濃度を有する第２導電型の第２のガードリング層と、
を備える半導体装置が提供される。
【０００９】
また、本発明の第２の態様によれば、
第１導電型の第１の半導体層と、
前記第１の半導体層の表面層に選択的に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の底面に接するように前記第１の半導体層の表面層における前記第２の半導体層の下に形成された第２導電型の第３の半導体層と、
前記第２の半導体層に挟まれるように前記第１の半導体層の表面層に選択的に形成された第１導電型の第４の半導体層と、
前記第２の半導体層の表面層に選択的に形成された第１導電型の第５の半導体層と、
前記第２の半導体層が形成される第１の側とは逆の第２の側に設けられ、前記第１の半導体層と電気的に接続するように形成された第１の主電極と、
前記第２の半導体層の表面と前記第５の半導体層の表面に接合するように前記第１の側に設けられた第２の主電極と、
前記第２の半導体層、前記第４の半導体層および前記第５の半導体層の上に絶縁膜を介して形成された制御電極と、
を備え、
前記第３の半導体層は、高電圧の印加により完全に空乏化する程度の不純物濃度を有する、
半導体装置が提供される。
【００１０】
さらに、本発明の第３の態様によれば、
第１導電型の第１の半導体層と、
前記第１の半導体層の表面層に選択的に形成された第２導電型の第２の半導体層と、
前記第２の半導体層の底面に接するように前記第１の半導体層の表面層における前記第２の半導体層の下に形成された第２導電型の第３の半導体層と、
前記第２の半導体層に挟まれるように前記第１の半導体層の表面層に選択的に形成された第４の半導体層と、
前記第２の半導体層の表面層に選択的に形成された第１導電型の第５の半導体層と、
前記第２の半導体層が形成される第１の側とは逆の第２の側に設けられ、前記第１の半導体層と電気的に接続するように形成された第一の主電極と、
前記第２の半導体層の表面と前記第５の半導体層の表面に接合するように前記第１の側に設けられた第２の主電極と、
前記第２の半導体層、前記第４の半導体層および前記第５の半導体層の上に絶縁膜を介して形成された制御電極と、
を備え、
前記第３の半導体層の底面は、前記第４の半導体層の底面よりも深い、
半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、低いオン抵抗を有する高耐圧の半導体パワーデバイスが提供される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。以下の実施の形態では第１導電型をＮ型、第２導電型をＰ型とする。また、図面中の同一部分には同一番号を付してその説明を適宜省略する。
【００１３】
（１）第１の実施の形態
図１は本発明の第1の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。本実施形態の特徴は、後述するとおり、濃度差を有する２段階のガードリング層を終端領域に設ける点にある。
【００１４】
図１に示す半導体装置は、縦型のパワーＭＯＳＦＥＴであり、ＭＯＳＦＥＴが形成されるセル領域とセル領域を周回するようにセル領域から見て外側に位置する終端領域とを有する。
【００１５】
セル領域では、Ｎ−ドリフト層３の表面層にＰベース層６が選択的に形成され、Ｐベース層６に挟まれるようにＪＦＥＴ−Ｎ層５が選択的に形成されている。ＪＦＥＴ−Ｎ層５はＮ−ドリフト層３よりも高い不純物濃度で形成される。このため、Ｐベース層６同士に挟まれたＪＦＥＴ領域の抵抗を低減することができる。Ｐベース層６の表面層にはＮ＋ソース層８が選択的に形成され、Ｎ＋ソース層８に挟まれるようにＰ＋コンタクト層７が形成されている。
【００１６】
一方のＰベース層６およびＮ＋ソース層８からＪＦＥＴ−Ｎ層５を介して他方のＰベース層６およびＮ＋ソース層８に至る領域の上には、膜厚約０．１μｍのゲート絶縁膜９、例えばシリコン酸化膜を介してゲート電極１０が形成されている。さらに、ゲート電極１０を挟むように、一方のＰ型ベース層６およびＮ＋ソース層８上と、他方のＰベース層６およびＮ＋ソース層８上には、ソース電極１１が形成されている。
【００１７】
Ｎ−ドラフト層３の表面のうち、Ｐベース層６が形成される側と逆の側には、高濃度半導体層であるＮ＋ドレイン層２が形成され、Ｎ＋ドレイン層の表面のうちＮ−ドラフト層３に接する面と反対の面に接するように、ドレイン電極１が形成されている。なお、Ｎ−ドリフト層３とＮ＋ドレイン層２の形成方法は、Ｎ−ドリフト層３の片面に不純物拡散をして形成してもよいし、Ｎ＋ドレイン層２を基板としてＮ−ドリフト層３を結晶成長してもよい。本実施形態において、Ｎ−ドリフト層３は例えば第１の半導体層に対応する。
【００１８】
終端領域では、Ｎ−ドリフト層３の表面層に第１の濃度を有するガードリング層１３が形成され、さらに、ガードリング層１３を底面から覆うように第１の濃度よりも低い第２の濃度を有するガードリング層１４が形成されている。ガードリング層１３に接するようにＮ−ドリフト層３の上にフィールドプレート電極１２が形成されている。また、周縁部には、高電圧印加時に終端部の横方向に伸びる空乏層がチップ側壁に到達しないようにフィールドストップ電極１５とフィールドストップ層１６が形成されている。本実施形態において、ガードリング層１３および１４は、例えば第１および第２のガードリング層に対応する。
【００１９】
セル領域と終端領域との境界付近では、ソース電極１１に接続されたＰベース層６の境界側端部から装置の周縁に向かって空乏層が伸びるため、Ｐベース層６境界側端部に電界が集中し易い。Ｐベース層６が浅くなると、Ｐベース層６の断面方向端部の曲率半径が小さくなって、電界集中が顕著になり、耐圧低下が起こる。
【００２０】
ガードリング層１３は、このようなＰベース層６境界側端部の電界集中を抑制するために形成されている。ガードリング層１３はＰベース層６と同時に形成することが可能であるが、例えばＰベース層６と同様にガードリング層１３を浅くすると、ガードリング層１３の両側面のうちセル領域から見て外側の側面とガードリング層１３の底面とが交差する領域におけるガードリング層１３の部分（以下、「外側端部」という）への電界集中が顕著となり、ガードリング層１３の外側端部でアバランシェ降伏が起こり、耐圧が低下してしまう。そこで、ガードリング層１３を底面から覆うようにＰ−ガードリング層１４を形成することにより、耐圧低下を確実に抑制することが可能になる。なお、終端領域のうちセル領域に近接する領域では、Ｎ−ドリフト層の表面層に薄いＰ層３６が一様に形成され、その外側端部を下から覆うようにＰ−層３４が形成され、これによっても電界集中を緩和して耐圧の低下を抑制している。
【００２１】
また、フィールドプレート電極１２が設けられているので、チップ表面のチャージが耐圧や信頼性に対して影響し難くなるという利点がある。また、Ｐ−ガードリング層１４の不純物濃度がばらついても、安定した終端耐圧が得られるという利点もある。
【００２２】
なお、図１では、各々３つのガードリング層１３および１４を備える構造を示したが、本発明はガードリング層の本数に限定されるものではなく、１〜２本でも、または４本以上の場合にも適用可能である。
【００２３】
図２に、本実施形態の変形例を示す。同図に示す例では、ガードリング層１４がガードリング層１３の外側端部のみを覆うように形成されている。このような構造でも、安定した終端耐圧を得ることができる。
【００２４】
このように、ガードリング層１３を底面から覆うようにガードリング層１４を酸化膜との界面となるＮ−ドリフト層３の表面に至るまで形成することにより、高い信頼性が得られる。Ｎ−ドリフト層３の表面に至るまでガードリング層１４を形成することにより、ガードリング層１３およびガードリング層１４と酸化膜とが接している領域近傍の電界が低下する。これにより、高電圧印加時にインパクトイオン化が起き難くなって、高い信頼性が得られる。
【００２５】
このような信頼性を得るために、ガードリング層１４は高電圧を印加した場合に完全に空乏化する程度の不純物濃度を有する。
【００２６】
さらに、Ｎ−ドリフト層３の表面に至るまでガードリング層１３を底面から覆うガードリング層１４の形状は、セルフアライメントプロセスにより実現可能なので、合わせズレが無くなる。これにより、装置の終端長を短くすることができる。
【００２７】
（２）第２の実施の形態
図３は、本発明の第２の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。
【００２８】
本実施形態の半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した一態様であり、図１に示す構造におけるＮ＋ドレイン層、ドレイン電極１およびソース電極１１に代えて、Ｐ＋層３２、コレクタ電極３１およびエミッタ電極３３を備える。
【００２９】
このように、ＩＧＢＴに適用した場合であっても、高低二段階のガードリング層１３，１４が終端領域に形成されているので、安定した終端耐圧を得ることができる。
【００３０】
（３）第３の実施の形態
図４は、本発明の第３の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。本実施形態は、ＰＮ接合のダイオードに適用した形態である。
【００３１】
即ち、セル領域では、図１に示すＭＯＳＦＥＴに代えて、Ｎ−ドリフト層３の表面層にＰアノード層１８が形成され、さらに、Ｐアノード層１８の表面層にＰ＋コンタクト層７が形成されている。Ｐ＋コンタクト層７に接するように、Ｎ−ドリフト層３の一表面上にアノード電極１９が形成されている。アノード側とは反対のカソード側には、Ｎ−ドリフト層３に接するようにＮ＋カソード層２１が形成され、さらに、Ｎ＋カソード層２１に接するようにカソード電極２０が形成されている。本実施形態における終端領域の構造は図１に示す構造と実質的に同一である。
【００３２】
このように、ダイオードの構造に適用した場合でも、安定した終端耐圧を得ることができる。
【００３３】
本実施形態の変形例を図５に示す。同図に示す例では、Ｐ−層３４がセル領域の全面にも形成されたダイオード構成となっている。このような構成により、Ｐ−層３４の外側端部での耐圧低下を抑制することができる。
【００３４】
（４）第４の実施の形態
図６は、本発明の第４の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。
【００３５】
図１との対比により明らかなように、本実施形態の特徴は、セル領域のＰベース６の底面に接するようにＰ−層４がＮ−ドリフト層３の表面層に形成され、さらに、ＪＦＥＴ−Ｎ層５がＰベース層６よりも深く形成されている点にある。本実施形態において、Ｐ−層４は例えば第３の半導体層に対応し、Ｐベース層６は例えば第２の半導体層に対応し、また、ＪＦＥＴ−Ｎ層５は、例えば第４の半導体層に対応する。さらに、本実施形態において、Ｎ＋ソース層８は例えば第５の半導体層に対応し、ゲート電極１０は例えば制御電極に対応し、ドレイン電極１およびソース電極１１は例えばそれぞれ第１および第２の主電極に対応する。
【００３６】
このように、本実施形態のパワーＭＯＳＦＥＴによれば、Ｐベース６の下にＰ−層４を設けるので、Ｐベース層６より深くＪＦＥＴ−Ｎ層５を形成しても耐圧低下を起こさない。これにより、高耐圧を保持したまま、低オン抵抗を実現することができる。
【００３７】
ＪＦＥＴ−Ｎ層５とＰ−層４は、Ｎ−ドリフト層３の表面から不純物をイオン注入し、熱拡散処理を行うことで形成することができる。Ｐ−層４を深く拡散するほど、ＪＦＥＴ−Ｎ層も深く拡散することができる。実効的なＰ−層４の深さは、Ｐ−層底部までの深さから、Ｐベース層６の深さを差し引いた分となる。このため、Ｐベース層６を浅くするほど、Ｐ−層４の実効的な深さは増加し、低オン抵抗化への効果も増加する。
【００３８】
しかしながら、Ｐベース層６を浅くすると、終端領域での耐圧が低下してしまう。終端領域では、ソース電極に接続されたＰベース層６の境界側端部から外側に向かって空乏層が伸びるため、Ｐベース層６の境界側端部に電界が集中し易い。Ｐベース層６が浅くなると、断面方向における外側端部の曲率半径が小さくなって、電界集中が顕著になり、耐圧低下が起こってしまう。
【００３９】
このような耐圧低下を防ぐためには、Ｐベース層６の底面を覆うようにＰ−層４を形成すれば、耐圧低下を抑制することが可能になる。さらに、Ｐ−層４を深く形成すればＰベース層６の断面方向における外側端部の曲率半径を大きくすることができる。これにより、高耐圧を実現することができる。
【００４０】
Ｐベース層６の境界側端部の電界集中を更に抑制するために、ガードリング層１３が形成され、さらに、ガードリング層１３の少なくとも外側端部を覆うようにＰ−ガードリング層１４を形成することにより、耐圧低下を抑制することが可能である。
【００４１】
Ｐ−ガードリング層１４は、Ｐ−層４と同時に形成することが可能である。同時に形成した場合、Ｐ−ガードリング層１４とＰ−層４の深さは等しい。また、Ｐベース層６とガードリング層１３も同時に形成した場合は、等しい深さとなる。
【００４２】
図６に示す例では、終端領域に３つのガードリング層１３を有する構造を示したが、Ｐ−層４が形成されているので、ガードリング層が無くても耐圧低下を抑制できる。また、終端領域にガードリング層１３を設ける場合でも、その本数は３本に限定されるものでは決して無く、例えば１〜２本でもよく、また、４本以上設けることも勿論可能である。
【００４３】
本実施形態では、フィールドプレート電極１２を設けることにより、チップ表面のチャージが耐圧や信頼性に対して影響し難くなるという利点を有し、また、Ｐ−ガードリング層１４の不純物濃度がばらついても、安定した終端耐圧が得られるという利点もある。
【００４４】
これに対して、図７の第１変形例に示すように、フィールドプレート電極１２が無くとも実施可能である。フィールドプレート電極１２を形成しないことで、ガードリング層１３やＰ−ガードリング層１４の幅を狭くすることが可能となり、終端長を短くすることができるという利点がある。
【００４５】
また、図８の第２変形例に示すように一部のガードリング層にのみ接続するようにフィールドプレート電極１２を形成することで、安定した耐圧や高い信頼性が得られ、終端長を短くすることも可能である。
【００４６】
（５）第５の実施の形態
図９は、本発明の第５の実施の形態にかかる半導体装置のセル領域の構造を模式的に示す断面図と電界分布である。図６と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００４７】
図９に示すように、Ｐ−層４のみならず、ＪＦＥＴ−Ｎ層５をＰベース層６の底面よりも深く形成することで、低オン抵抗を実現することができる。しかし、Ｐ−層４が完全に空乏化しないと、Ｐ−層４が深くなるほど電圧を保持するドリフト層３が薄くなったのと同様の効果が生じ、結果として耐圧が低下してしまう。このため、Ｐ−層４は高電圧を印加することで完全に空乏化させる必要がある。
【００４８】
Ｐ−層４を完全空乏化させることで、Ｐ−層４でも電圧を保持することが可能となる。そして、Ｐ−層４の不純物濃度を最適化することで、高耐圧を実現することができる。図９の紙面左側の電界分布図に示すように、Ｐ−層４の不純物濃度をＪＦＥＴ−Ｎ層の濃度よりも高くすれば、Ｐ−層４とＪＦＥＴ−Ｎ層５の全体がＰ型にドープしたのと同様になるため、電界ピークがＰ−層４底部になるような分布となる。これにより、ドリフト層３内の電界が大きくなり、ドリフト層３内電界の傾きを大きくすることができる。電界の傾きは不純物濃度に比例するので、ドリフト層３の濃度を高くすることが可能となり、ドリフト抵抗を下げることも可能である。
【００４９】
これとは逆に、図９の紙面右側の電界分布図に示すように、Ｐ−層４の濃度をＪＦＥＴ−Ｎ層５よりも所定の濃度比未満にまで低くしてしまうと、Ｐ−層４とＪＦＥＴ−Ｎ層５の全体がＮ型にドープしたのと同様になり、電界ピークがＰベース層６底部となって、ドリフト層３の電界が小さくなるため、高い耐圧が得られない。
【００５０】
高電圧が印加された際には、Ｐ−層４とＪＦＥＴ−Ｎ層５との縦に形成されたＰＮ接合から横方向に空乏層が伸びて、完全空乏化する。このため、不純物濃度に対して厳密に言うと、不純物濃度（ｃｍ−３）と、ＭＯＳトランジスタが周期的に反復形成される方向における幅との積が重要であり、Ｐ−層４の濃度をＮｐ、その図９における紙面左右方向の幅をＷｐとし、ＪＦＥＴ−Ｎ層５の濃度をＮｎ、その図９における紙面左右方向の幅をＷｎとすると、一般的には、
ＮｐＷｐ＞ＮｎＷｎ
となることが望ましい。なお、本実施形態において図９における紙面左右方向は、例えば第１の方向に対応する。
【００５１】
この一方、Ｐ−層４の濃度ＮｐをＪＦＥＴ−Ｎ層５の濃度Ｎｎに対し極端に増加させると、ＪＦＥＴ−Ｎ層５が空乏化し易くなり、ドレイン電流を流すとオン抵抗が急激に増加してしまう。このため、低オン抵抗を保ちながら、電界ピーク位置を制御する方法として、ＮｐＷｐはＮｎＷｎに対し、０．６倍以上から５．７倍以下であることが望ましい。
【００５２】
図１０は、Ｐ−層４の最適なＮｐＷｐを、ＪＦＥＴ−Ｎ層５のＮｎＷｎとの比で表したグラフである。グラフの横軸は、Ｐ−層４のＮｐＷｐとＦＥＴ−Ｎ層５のＮｎＷｎとの比（ＮｐＷｐ／ＮｎＷｎ）であり、また、グラフの縦軸は、Ｐ−層４が設けられておらずＪＦＥＴ−Ｎ層５も浅く形成されている従来構造の性能指数（ＦＯＭ (Figure of Merit)：（耐圧の２．５乗／オン抵抗））で規格化した数値である。
【００５３】
図１０から、０．６≦（ＮｐＷｐ／ＮｎＷｎ）≦５．７の範囲で１以上の性能指数が得られることが分かる。
【００５４】
このように、深いＰ−層４を形成することでＪＦＥＴ抵抗を低減するだけでなく、Ｐ−層４の不純物濃度を最適化することでドリフト抵抗も低減することが可能となって、低オン抵抗化を実現することができる。
【００５５】
さらに、本実施形態のような構造にすることで、高アバランシェ耐量を実現することができる。アバランシェ耐量を向上させるためには、終端耐圧を高くすることと、セル内の寄生バイポーラトランジスタを動作し難くすることが有効である。上述したように、本実施形態の構造により、終端耐圧を高くすることができる。そして、セル部のＰベース層６の下にＰ−層４を設けて電界ピークをＰ−層４底部とすることで、セル部でのアバランシェ降伏がＰ−層４底部で起きるようになる。アバランシェ降伏により、ホールが発生しても、Ｐ−層４の底部から真っ直ぐソース電極１１へと抜ける。このため、Ｎ＋ソース層下にはホールが流れず、寄生バイポーラトランジスタが動作し難くなる。これらの効果により、高いアバランシェ耐量を得ることができる。
【００５６】
オン抵抗を下げるという観点から、ＪＦＥＴ−Ｎ層５は、Ｐベース層６よりも深く形成する必要がある。そして、電界ピーク位置を確実にＰ−層４底部となるように、図１１の第１変形例に示すように、Ｐ−層４をＪＦＥＴ−Ｎ層５よりも深く形成することが望ましい。
【００５７】
ここで、終端領域においては、ガードリング層１３を覆うように形成されたＰ−ガードリング層１４の不純物濃度も、Ｐ−層４と同様に高電圧を印加すると完全空乏化する濃度であることが望ましい。図１２に本実施形態の第２変形例における終端領域の断面構造と表面の横方向電界分布を示す。同図に示すように、Ｐ−ガードリング層１４が空乏化されると、電界ピークがガードリング層１３の外側端部ではなく、Ｐ−ガードリング層１４の外側端部となる。このため、ガードリング層１３が深くなったのと同様に、外側端部の曲率半径が大きくなり、高耐圧が得られ易い。
【００５８】
（６）第６の実施の形態
図１３は、本発明の第６の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。
【００５９】
図６との対比により明らかなように、本実施形態のパワーＭＯＳＦＥＴは、セル領域と終端領域の間に設けられた境界領域をさらに有する。この境界領域では、ゲート電極１０は形成されているが、Ｎ＋ソース層８は形成されていない。このため、ゲート電圧が印加されても境界領域に電流が流れることはない。本実施形態のパワーＭＯＳＦＥＴのその他の構成は図６に示す構成と実質的に同一である。
【００６０】
通常、終端領域の内側には、ＭＯＳゲートを形成せずに、終端領域のホールを排出するためにソース電極１１に接続されたＰベース層６のみが形成された領域が設けられる。本発明の他の実施の形態においても、例えば図６に示す第４の実施の形態のように、一番外側のＰベース層３６は、セル領域のＰベース層６よりも広い幅で形成されている。しかし、Ｐベース層３６の幅が広いと、その下に形成されているＰ−層３４の幅も広くなる。
【００６１】
先に述べたようにセル領域ではＰ−層４はＪＦＥＴ−Ｎ層５とのＰＮ接合から横方向に空乏層が伸びる。しかし、終端領域のＰ−層３４は幅が広いので、空乏化し難い。このため、終端耐圧が低下し易い。そこで、本実施形態では、図１３に示すように、終端領域の内側においてセル領域と同じピッチでＰ−層４とＪＦＥＴ−Ｎ層５とを形成する。これにより、Ｐ−層４を空乏化し易くなり、終端耐圧の低下を抑制することができる。
【００６２】
アバランシェ降伏が起きた場合や内蔵ダイオードを動作させた時には、境界領域に終端領域から集まったホールが流れ込む。境界領域には、Ｎ＋ソース層８を形成しないので、寄生バイポーラトランジスタが形成されない。これにより、大きなホール電流が流れても寄生バイポーラトランジスタが動作することはなく、高いアバランシェ耐量やリカバリー耐量を得ることができる。
【００６３】
さらに、境界領域には、Ｎ＋ソース層８を形成しないので、ＭＯＳゲート構造を形成しても、オン状態で電流は流れない。このため、図１４の変形例に示すように、境界領域のゲート電極１０をソース電極１１に接続させてもオン抵抗は増加しない。このような構造とすることで、境界領域のゲート電極によるゲート・ソース間容量の増加を無くすことが可能となる。
【００６４】
（７）第７の実施の形態
図１５は、本発明の第７の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。
【００６５】
図６との対比により明らかなように、本実施形態のパワーＭＯＳＦＥＴの特徴は、縦方向に形成された２つのＰ型ドープ層が接合されることによりＮ−ドリフト層３の深い領域にまで形成されたＰ−層２４およびガードリング層４４を備える点にある。本実施形態のパワーＭＯＳＦＥＴのその他の構成は、図６に示すパワーＭＯＳＦＥＴと実質的に同一である。
【００６６】
このように、Ｐ−層４を深く形成すればするほど、ＪＦＥＴ−Ｎ層５も深くすることができ、オン抵抗を低減することができる。しかしながら、深いＰ−層４を表面からの拡散だけで形成することは困難である。
【００６７】
そこで、高加速イオン注入を用いることで、予め深い位置に不純物をドープすることが可能となる。これにより、熱拡散のみの場合よりも深いＰ−層４を形成することができる。加速エネルギーを３ＭｅＶとすると、表面から約４μｍの深さまで注入することが可能となる。このような高加速イオン注入後の拡散と表面からの拡散とを重ね合わせると、図１５の紙面右側に示したような不純物プロファイルとなり、深さ方向にピークを持つプロファイルとなる。さらに、ＪＦＥＴ−Ｎ層５にも高加速イオン注入を用いれば、ＪＦＥＴ−Ｎ層５も深く形成することが可能である。
【００６８】
図１５では、１回の高加速イオン注入による構造を示したが、加速電圧を変化させて、複数回の高加速イオン注入を行っても実施可能である。
【００６９】
また、図１６の第１の変形例に示すようにＰ−層４のみについて高加速イオン注入を用いて深く形成し、ＪＦＥＴ−Ｎ層５には高加速イオン注入を用いないことで、Ｐ−層４を確実にＪＦＥＴ−Ｎ層５よりも深く形成することが可能となる。これにより、電界ピークの位置を確実にＰ−層４の底部にすることが可能となる。
【００７０】
また、図１７の第２変形例に示すようにＰ−層４とＪＦＥＴ−Ｎ層５を深く、Ｐ−ガードリング層１４を浅くしても実施可能である。Ｐ−層４とＪＦＥＴ−Ｎ層５を深く形成するほど、オン抵抗を低減することが可能である。一方、Ｐ−ガードリング層１４は、ある程度の深さまで形成していれば、終端領域の電界集中に対して、曲率半径が大きくなり、高耐圧を得ることができる。そして、深くなり過ぎると、Ｐ−ガードリング層１４が空乏化し難くなり、終端耐圧が低下してしまうこともある。このようなことから、Ｐ−ガードリング層１４は、Ｐ−層４よりも浅くとも実施可能である。このような構造は、Ｐ−ガードリング層１４を低加速イオン注入で形成し、Ｐ−層４を低加速と高加速のイオン注入で形成することで、実現することができる。
【００７１】
（８）第８の実施の形態
図１８は、本発明の第８の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。
【００７２】
図６との対比により明らかなように、本実施形態のパワーＭＯＳＦＥＴの特徴は、Ｐ−層４とＪＦＥＴ−Ｎ層５がＮ＋ドレイン層２に到達するような深さまで形成されている点にある。このような構造を採用することで、ドリフト層全体が高濃度となって低オン抵抗を実現することができる。このような構造において、Ｐベース層６ａの断面方向端部とガードリング層１３の外側端部とをＰ−層４ａとＰ−ガードリング層１４とでそれぞれ覆うことで、電界集中を緩和し、高耐圧を実現することができる。本実施形態のパワーＭＯＳＦＥＴのその他の構成は、図６に示すパワーＭＯＳＦＥＴと実質的に同一である。
【００７３】
Ｎ−ドリフト層３の表面層から底面に至るまで延在する、このような構造は、加速電圧を複数回変化させる高加速イオン注入や、イオン注入と埋め込み結晶成長を複数回繰り返す方法により形成することが可能である。このため、低加速イオン注入により表面からの不純物拡散によって形成するＰ−層４と埋め込みにより形成するＰ−層４は、同一のパターンでなくともよい。
【００７４】
図１９に示す第１変形例では、セル領域から終端領域に切り替わる部分の表面層においてＰ−層３４が一様に形成されているが、Ｐ−層３４とＮ＋ドレイン層２との間に埋め込まれているＰ−層４ｂはセル部のＰ−層４ａと同じ周期で形成されている。Ｐ−層３４とＰ−層４ｂは、高電圧が印加されるとどちらも完全に空乏化するが、同一の不純物濃度でなくとも実施可能である。
【００７５】
また、Ｐ−層４ａとＪＦＥＴ−Ｎ層５は、Ｎ−ドリフト層１よりも不純物濃度が高いので、空乏化し難い。このため、終端領域とセル領域との境界部分でも電界集中が起き易い。境界部分での電界集中により耐圧が低下しないように、境界領域におけるＰ−層４ｂやＪＦＥＴ−Ｎ層５の不純物濃度は低いことが望ましい。境界領域では、ＭＯＳゲートが形成されておらず、電流経路とはならないので、不純物濃度が低くとも、オン抵抗は増加しない。図１９に示す例は、Ｐ−層４とＪＦＥＴ−Ｎ層５の不純物濃度が複数のピークを持つ構造であり、例えばＪＦＥＴ−Ｎ層５の濃度プロファイルを同図紙面右側のリン濃度プロファイルに示す。しかしながら、Ｐ−層４とＪＦＥＴ−Ｎ層５についてこのような濃度分布に限るものでは決して無く、表面からの拡散によってのみＰ−層４とＪＦＥＴ−Ｎ層５を形成しても勿論かまわない。
【００７６】
また、図２０に示す第２変形例のように、Ｐ−層４やＪＦＥＴ−Ｎ層５を外側に行くほど、徐々に浅くすることで、不純物濃度を徐々に低くしたのと同様の効果を得ることができる。
【００７７】
また、本実施形態においても、電界集中が起き易い部分にＰ−層４やＰ−ガードリング層１４を形成することで、耐圧低下を抑制しているが、外側に行くほど、断面方向の曲率半径が大きくなるので、Ｐ−ガードリング層１４は浅くともよい。このため、図２１に示す第３変形例ように、Ｐ−ガードリング層１４の深さを変化させても実施可能である。
【００７８】
さらに、図２２に示す第４変形例のように、Ｐ−層４およびＪＦＥＴ−Ｎ層５とＮ＋ドレイン層２との間に形成されるＮバッファー層１７を設けても実施可能である。Ｎバッファー層１７が挿入されることで、図２０に示した第２変形例の構造よりも高耐圧が得られ易い。また、Ｎバッファー層１７は、Ｎ−ドリフト層３よりも高不純物濃度とすることで、図６に示した構造よりも低オン抵抗が得られる。
【００７９】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものでは決してなく、その技術的範囲内で種々変形して適用可能である。例えば、上記説明では第１の導電型をＮ型、第２の導電型をＰ型として説明をしたが、第１の導電型をＰ型、第２の導電型をＮ型としても実施可能である。
【００８０】
また、例えば、第１乃至第８の実施の形態では、Ｐ−層やゲート電極の平面パターンは、特に示さなかったが、ストライプ状に限らず、メッシュ状、オフセットメッシュ状、ハニカム状に形成してもよい。
【００８１】
さらに、上述した実施形態を適宜組み合わせることも可能である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第1の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。
【図２】図１に示す半導体装置の一変形例を示す断面図である。
【図３】本発明の第２の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。
【図４】本発明の第３の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。
【図５】図４に示す半導体装置の一変形例を示す断面図である。
【図６】本発明の第４の実施の形態にかかる半導体装置の構成を模式的に示す断面図である。
【図７】図６に示す半導体装置の第１の変形例を示す断面図である。
【図８】図６に示す半導体装置の第２の変形例を示す断面図である。
【図９】本発明の第５の実施の形態にかかる半導体装置のセル領域の構造を模式的に示す断面図と電界分布である。
【図１０】図９に示す半導体装置において、Ｐ−層の最適なＮｐＷｐを、ＪＦＥＴ−Ｎ層のＮｎＷｎとの比で表したグラフである。
【図１１】図９に示す半導体装置の第１の変形例を示す断面図である。
【図１２】図９に示す半導体装置の第２の変形例を示す断面図である。
【図１３】本発明の第６の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。
【図１４】図１３に示す半導体装置の一変形例を示す断面図である。
【図１５】本発明の第７の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。
【図１６】図１５に示す半導体装置の第１の変形例を示す断面図である。
【図１７】図１５に示す半導体装置の第２の変形例を示す断面図である。
【図１８】本発明の第８の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。
【図１９】図１８に示す半導体装置の第１の変形例を示す断面図である。
【図２０】図１８に示す半導体装置の第２の変形例を示す断面図である。
【図２１】図１８に示す半導体装置の第３の変形例を示す断面図である。
【図２２】図１８に示す半導体装置の第４の変形例を示す断面図である。
【符号の説明】
【００８３】
１：ドレイン電極
２：Ｎ＋ドレイン層
３：Ｎ−ドリフト層
４，３４：Ｐ−層
５：ＪＦＥＴ−Ｎ層
６，３６：Ｐベース層
７：Ｐ＋コンタクト層
８：Ｎ＋ソース層
９：ゲート絶縁膜
１０：ゲート電極
１１：ソース電極
１２：フィールドプレート電極
１３，１４：ガードリング層
１５：フィールドストップ電極
１６：フィールドストップ層
【図１】
2009289904.tif 000003
【図２】
2009289904.tif 000004
【図３】
2009289904.tif 000005
【図４】
2009289904.tif 000006
【図５】
2009289904.tif 000007
【図６】
2009289904.tif 000008
【図７】
2009289904.tif 000009
【図８】
2009289904.tif 000010
【図９】
2009289904.tif 000011
【図１０】
2009289904.tif 000012
【図１１】
2009289904.tif 000013
【図１２】
2009289904.tif 000014
【図１３】
2009289904.tif 000015
【図１４】
2009289904.tif 000016
【図１５】
2009289904.tif 000017
【図１６】
2009289904.tif 000018
【図１７】
2009289904.tif 000019
【図１８】
2009289904.tif 000020
【図１９】
2009289904.tif 000021
【図２０】
2009289904.tif 000022
【図２１】
2009289904.tif 000023
【図２２】
2009289904.tif 000024