(57)【要約】【課題】しきい値電圧等の各種ばらつきや低電圧化に伴って起こるディスターブに対する耐性向上と書き込み特性の改善を両立し、そのために生じる面積増、パワー増や、スピード特性悪化を抑制することができる半導体記憶装置を提供する。【解決手段】入力端と出力端とがそれぞれクロスに接続された第１のインバータＩＶ１、第２のインバータＩＶ２を含むメモリセルと、第１のインバータＩＶ１に基準電圧ＶSSCを供給する基準電源配線ＶSSCLと、第２のインバータＩＶ２に基準電圧ＶSSCを供給する基準電源配線ＶSSCRと、メモリセルに接続されたビット線ＢＬ，/ＢＬと、基準電源配線ＶSSCL，ＶSSCRにおけるインピーダンスをそれぞれビット線ＢＬ，/ＢＬの電圧に応じて制御するトランスファーゲートＴＬ１，ＴＬ２、トランスファーゲートＴＲ１，ＴＲ２とを具備する。【選択図】      図９
2009048671.tif 000002
【特許請求の範囲】
【請求項１】
入力端と出力端とがそれぞれクロスに接続された第１、第２のインバータを含むメモリセルと、
前記第１のインバータに電源を供給する第１の電源配線と、
前記第２のインバータに電源を供給する第２の電源配線と、
前記メモリセルに接続された第１、第２のビット線と、
前記第１、第２の電源配線におけるインピーダンスを前記第１、第２のビット線の電圧に応じて制御する制御回路と、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１の電源配線は、前記第１のインバータが含むＮチャネルＭＯＳトランジスタのソースに接続され、前記第２の電源配線は、前記第２のインバータが含むＮチャネルＭＯＳトランジスタのソースに接続され、
前記第１のビット線は前記第１のインバータの出力ノード及び前記第２のインバータの入力ノードに接続され、前記第２のビット線は前記第２のインバータの出力ノード及び前記第１のインバータの入力ノードに接続され、
前記制御回路は、前記第１の電源配線に接続された第１、第２のトランスファーゲートと前記第２の電源配線に接続された第３、第４のトランスファーゲートとを有し、
前記第１のトランスファーゲートのゲートには前記第２のビット線の電圧が供給され、前記第２のトランスファーゲートはノーマリーオン状態となるように制御され、
前記第３のトランスファーゲートのゲートには前記第１のビット線の電圧が供給され、前記第４のトランスファーゲートはノーマリーオン状態となるように制御されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の電源配線は、前記第１のインバータが含むＰチャネルＭＯＳトランジスタのソースに接続され、前記第２の電源配線は、前記第２のインバータが含むＰチャネルＭＯＳトランジスタのソースに接続され、
前記第１のビット線は前記第１のインバータの出力ノード及び前記第２のインバータの入力ノードに接続され、前記第２のビット線は前記第２のインバータの出力ノード及び前記第１のインバータの入力ノードに接続され、
前記制御回路は、前記第１の電源配線に接続された第１、第２のトランスファーゲートと前記第２の電源配線に接続された第３、第４のトランスファーゲートとを有し、
前記第１のトランスファーゲートのゲートには前記第１のビット線の電圧が供給され、前記第２のトランスファーゲートはノーマリーオン状態となるように制御され、
前記第３のトランスファーゲートのゲートには前記第２のビット線の電圧が供給され、前記第４のトランスファーゲートはノーマリーオン状態となるように制御されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の電源配線は、前記第１のインバータが含むＰチャネルＭＯＳトランジスタのソースに接続され、前記第２の電源配線は、前記第２のインバータが含むＰチャネルＭＯＳトランジスタのソースに接続され、
前記第１のビット線は前記第１のインバータの出力ノード及び前記第２のインバータの入力ノードに接続され、前記第２のビット線は前記第２のインバータの出力ノード及び前記第１のインバータの入力ノードに接続され、
前記制御回路は、前記第１の電源配線に接続された第１、第２のトランスファーゲートと前記第２の電源配線に接続された第３、第４のトランスファーゲートとを有し、
前記第１のトランスファーゲートのゲートには第３のインバータを介して前記第２のビット線の電圧が供給され、前記第２のトランスファーゲートはノーマリーオン状態となるように制御され、
前記第３のトランスファーゲートのゲートには第４のインバータを介して前記第１のビット線の電圧が供給され、前記第４のトランスファーゲートはノーマリーオン状態となるように制御されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１のトランスファーゲートは、第２のトランスファーゲートより電流駆動力が大きくなるようにサイズが設定されていることを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものであり、例えばスタティックランダムアクセスメモリ（以下、ＳＲＡＭ）に関するものである。
【背景技術】
【０００２】
現在のＳＲＡＭのメモリセル（以下、ＳＲＡＭセル）は、６個のＭＯＳトランジスタから構成されたＣＭＯＳ型の６トランジスタセルが主流である。これは、２つのＣＭＯＳインバータからなるフリップフロップと、フリップフロップの両ノードを、ビット線対に接続する２つのトランスファーゲートからなる。ＳＲＡＭは、データ記憶を、フリップフロップにより静的（Static）に行うので、データ保持が安定的にできることを特徴としている。
【０００３】
しかし、ＬＳＩ（大規模集積回路）の性能向上、搭載素子数の増大を図るために、素子の微細化が進み、それに伴い電源電圧がスケーリングされてきている。また、素子の微細化に伴い、均一に制御されるべきトランジスタのしきい値電圧Ｖthが、素子毎にランダムにばらつく現象が顕著になってきた。
【０００４】
ＳＲＡＭの動作マージンを示す指標のひとつとして、スタティックノイズマージン（Static Noise Margin（ＳＮＭ））がある。ＳＮＭとは、セルのワード線が選択状態にあり、つまり、トランスファーゲートのトランジスタがオンしている状態における、フリップフロップを構成する二つのインバータの入出力特性を重ねた、所謂、ＳＲＡＭセルのメガネ特性としてよく知られるものであり、動作時における電圧マージンのことである。ノイズによって、入出力特性がずれても、メガネ特性がつぶれてデータが破壊されるまでにＳＮＭ分余裕があるということになる。このＳＮＭが大きければ大きいほど、セルのデータ保持特性は安定していることとなる。通常のインバータ特性との違いは、ワード線がオンすると、ロウ（“Ｌ”）レベル側の電位が、トランスファーゲートを介してつながるビット線のレベル（通常、ハイ（“Ｈ”）レベル）により吊り上げられ、トランスファーゲートとドライバ（インバータを構成するＮチャネルＭＯＳトランジスタ）との駆動力の比で決まる中間電位になることである。
【０００５】
先に述べたように、電源電圧がスケーリングされれば、メガネ特性も全体としてスケーリングされることとなり、当然、ＳＮＭも小さくなる。さらに、ランダムなしきい値電圧Ｖthのばらつきにより、セルを構成する６つのトランジスタの特性がばらつくと、フリップフロップを構成する２つのインバータ特性が互いにずれることとなる。これにより、メガネ特性が非対称となり、ＳＲＡＭセルのＳＮＭは、メガネ特性の左右の小さい方で決まることとなる。電源電圧がスケーリングされ、また、しきい値電圧Ｖthのばらつきがある程度以上に大きくなり分布をもってばらつくと、結果としてＳＮＭが確保されない、つまり、メガネ特性がかけなくなるセルが確率的に存在することとなり、ＳＲＡＭの大容量化、つまりＳＲＡＭセルの数が多くなればなるほど、その確率は増すことなる。そのようなセルは、ワード線が選択状態にあり、トランスファーゲートがオンすると、それだけで記憶されているデータが破壊されるおそれがあり、メモリとしての正常動作ができなくなるという問題を生じる。
【０００６】
ＳＲＡＭにおけるアレイのアーキテクチャは各種考えられるが、ＡＳＩＣなどで混載される、ビット数や構成に自由度があるコンパイラブルのＳＲＡＭでは、Ｉ／Ｏ幅の自由度を持たせるために、図１２に示すように、アレイはＩ／Ｏ毎にまとめられる構成をとることが、面積効率や、スピードやパワーの性能を考えると、一般的である。このような場合、あるロウが選択されたときに、Ｉ／Ｏ毎にひとつ選択されるカラムとのクロスポイントにあるセルが、実際に選択されたセルとなり、データの書き込み、読み出しが行われる。よって、選択されたセルと同じロウにありながら、カラムが非選択のセルは、ワード線はオンするが、データの読み書きは行われずに、データは保持されていることが必要である。
【０００７】
今、先に述べたようなＳＮＭが破綻しているセルがある場合を考える。まず、書き込み時は、選択されたカラムにある選択セルには、新たなデータが書き込まれるために、元のデータは不要となり、結果としてデータ破壊について心配することはない。しかし、ワード線はオンするが非選択のカラムにある全てのセルは、データ破壊のおそれがある。一方、読み出し時は、カラムの選択・非選択にかかわらず、選択されたロウにあり、ワード線がオンする全てのセルにおいて、データが破壊されるおそれがある。これらをディスターブ不良とよぶ。
【０００８】
これらの問題を回避するために、セル関連の電圧を制御する提案（例えば、非特許文献１）がなされている。この提案は、セルのフリップフロップを構成するインバータの電源電圧ＶDDCをモードやカラム選択状態で変化させるというものである。
【０００９】
非特許文献１では、ディスターブ回避のために電源電圧ＶDDCを電圧ＶDDより高くしている例を上げているが、ディスターブ特性が問題なく、書き込み特性が厳しいような場合は、読み出し時および、書き込み時の非選択カラムは、電源電圧ＶDDCを電圧ＶDDレベルにしておき、書き込み時のみ、選択カラムの電源電圧ＶDDCを下げることも考えられる。このような例としては、非特許文献２により提案されたものがあり、この場合、書き込み時に、選択カラムの電源電圧ＶDDCをオープンとする。書き込みセルによって、電源電圧ＶDDCから電流が放電されるために、電圧レベルが下がり書き込み特性が改善されることになる。但し、この場合、書き込み後、“１”レベルにするノード側のインバータの電源電圧ＶDDCについても、電源供給がされなくなるために、書き込みのためのデータ反転は容易になる半面、セルのラッチが不安定になるという懸念がある。また、書き込みの際に電源電圧ＶDDCレベルが下がる場合において、充放電するノードの容量を減らすこと、さらには、その変化させる電圧レベル差を小さくすることが、パワー削減およびスピード性能維持のためには、望ましいことは、非特許文献１と同様である。
【非特許文献１】K. Zhang et al.,“A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply,”ISSCC 2005 Digest of Technical Papers, pp.474-475, 611.
【非特許文献２】Masanao Yamaoka et al.,“Low-Power Embedded SRAM Modules with Expanded Margins for Writing,”ISSCC 2005 Digest of Technical Papers, pp.480-481, 611.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、しきい値電圧等の各種ばらつきや低電圧化に伴って起こるディスターブに対する耐性向上と書き込み特性の改善を両立し、そのために生じる面積増、パワー増や、スピード特性悪化を抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の一実施態様の半導体記憶装置は、入力端と出力端とがそれぞれクロスに接続された第１、第２のインバータを含むメモリセルと、前記第１のインバータに電源を供給する第１の電源配線と、前記第２のインバータに電源を供給する第２の電源配線と、
前記メモリセルに接続された第１、第２のビット線と、前記第１、第２の電源配線におけるインピーダンスを前記第１、第２のビット線の電圧に応じて制御する制御回路とを具備することを特徴とする。
【発明の効果】
【００１２】
この発明によれば、しきい値電圧等の各種ばらつきや低電圧化に伴って起こるディスターブに対する耐性向上と書き込み特性の改善を両立し、そのために生じる面積増、パワー増や、スピード特性悪化を抑制することができる半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
この発明の実施形態を説明する前に、本発明の関連技術について説明する。
【００１４】
本発明者は、書き込み時に、選択カラムについて、セルの左右のフリップフロップの電源レベルを、書き込みデータに応じて左右独立に制御することを提案した（特願２００６−１４６５２１）。この提案では、共通に制御していたＳＲＡＭセルの左右両方のインバータの電源ＶDDCL，ＶDDCRやＶSSCL，ＶSSCR（図１参照）を、書き込みデータに応じて一方のみの電圧レベルを制御することで（図２または図３、図４に制御例を示す）、書き込みの改善を図るものである。ＳＲＡＭセルは、図１に示すように、ロードトランジスタＬＬ，ＬＲ、ドライバトランジスタＤＬ，ＤＲ、パストランジスタＰＬ，ＰＲから構成されている。図２、図３及び図４に示すように、セルアレイは、ＳＲＡＭセルがアレイ状に配列されている。図中においてＷは書き込み信号、ａｄｄはカラム選択信号、Ｄ，/Ｄはデータ相補信号をそれぞれ示す。書き込み特性が改善することで、電圧制御の電位差が小さくなり、パワーやスピード特性の面でのオーバーヘッドを回避することにつながる。
【００１５】
ところで、前記提案は、セルのフリップフロップ電源が左右のインバータで別配線になっていることが前提となる。図５に、ＳＲＡＭセルの下地レイアウトとアレイ配線の接続例を示す。図中、中央部に、左右インバータのＰＭＯＳトランジスタがあり、そのソースは電源電圧ＶDDCとなるので、この例では、左右の電源電圧ＶDDCが同一ノードであるため接続的には共通にすることが可能である。
【００１６】
この接続について考えると、微細化されたセルにおいては、中央の１本の２層目メタルに枝配線をつくり左右に伸ばして接続することとなる。これは、ＰＭＯＳトランジスタのソースから中央の２層目メタル直下まで１層目メタルで接続しようとすると、図６（ａ）中のＡで示す部分で、１層目メタルと、ゲート上のコンタクトの距離が非常に接近することとなり、ＮＧであるためである。この場合、２層目メタルのレイアウトは図７（ａ）に示すようになる。しかし、この場合、２層目メタルの電源電圧配線ＶDDCが、左右のＰＭＯＳトランジスタの各ソースに接続をとるために、でこぼこのある配線となる。微細化が進み、特にセルアレイのようにピッチが厳しく複数配線が一方向に配線される場合、図７（ａ）に示すようなでこぼこ配線を加工するのは難しくなる。露光の際の近接効果で、凸部のショートや凹部のオープンが起こったり、凸部のショートニングが起こり、ＰＭＯＳトランジスタのソース部とのコンタクト不良を起こしたりする危険が増すなど、正確に加工することが難しくなるためである。よって、最小デザインルールよりも、線間隔を広めにとるなどの制約が課せられることがあり得る。
【００１７】
よって、微細な配線を狭ピッチで並べるには、図７（ｂ）のように、左右の電源電圧配線ＶDDCを独立して配線させ、他のビット線、基準電源配線ＶSSと併せて規則的な縦配線で配した方が、加工が容易で、最小ピッチで配線が形成できる。これにより、図７（ａ）に比べて１本配線が多いにも関わらず、トータルのセル幅を小さくすることが可能となる場合があり、微細化に伴いその傾向が大きくなってきている。よって、図７（ｂ）に示すように、左右の電源電圧配線ＶDDCが、もともと分離されているようなセルにおいては、セル面積やアレイ内配線を特別に変えることなく、先の提案例が実現できる。
【００１８】
図７（ａ）、図７（ｂ）のセルレイアウトでは、基準電源配線ＶSSについては、１つのセルの左右のインバータに接続される基準電源配線ＶSSCは別配線となっているが、一方で基準電源配線ＶSSCは左右の隣接するセル間で共有している。しかし、セル電流を確保するために、ＮＭＯＳトランジスタからなるドライバやトランスファーのトランジスタ幅（Ｗ）を大きめにとるようなセルもある。つまり、図６（ａ）における、ドライバトランジスタＤＲ，ＤＬ、パストランジスタＰＲ，ＰＬの拡散領域幅が太くなることに相当する。その場合、トランジスタ幅を大きくとった分、セルの幅は大きくなり、基準電源配線ＶSSを隣接するセルと分離するようなレイアウトとなる場合があり、図８（ａ）、図８（ｂ）に示すようになる。
【００１９】
しかし、これらの場合、電源ＶDDH／Lといった個別の電源レベルが必要となったり、書き込みデータやアドレスで論理を組んだ制御回路が付加され、これによる面積増やパワー増によるオーバーヘッドは回避されない。
【００２０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２１】
前述した提案においては、ディスターブ回避や書き込み特性改善のために、セル電源レベルをアドレスや書き込みデータの論理回路を用いて制御していた。これによる面積やパワーのオーバーヘッドを抑制するために、本発明の実施形態では、セル電源のインピーダンスを、ビット線の電圧レベルを用いて制御する。
【００２２】
［第１実施形態］
まず、この発明の第１実施形態のＳＲＡＭセルを有する半導体記憶装置について説明する。本実施形態では、ＳＲＡＭセルの基準電圧ＶSSCが供給される基準電源配線ＶSSCL／ＶSSCRを制御する例を述べる。
【００２３】
図９（ａ）及び図９（ｂ）は、第１実施形態のＳＲＡＭセルの構成を示す回路図である。
【００２４】
このＳＲＡＭセルは、第１のインバータ回路ＩＶ１、第２のインバータ回路ＩＶ２、トランスファーゲートトランジスタＰＬ，ＰＲ、トランスファーゲートＴＬ１，ＴＬ２，ＴＲ１，ＴＲ２、基準電圧（例えば、接地電圧）ＶSSCが供給される基準電源配線ＶSSCL，ＶSSCR、及びビット線ＢＬ，/ＢＬを備えている。
【００２５】
第１のインバータ回路ＩＶ１は、ＰチャネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタ）からなるロードトランジスタＬＬ、及びＮチャネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタ）からなるドライバトランジスタＤＬから構成される。ロードトランジスタＬＬのドレインは、ドライバトランジスタＤＬのドレインに接続されている。ロードトランジスタＬＬのソースには、電源電圧ＶDDが供給されている。ドライバトランジスタＤＬのソースは、基準電源配線ＶSSCLに接続されている。基準電源配線ＶSSCLには、トランスファーゲートＴＬ１，ＴＬ２を介して基準電圧ＶSSCが供給されている。
【００２６】
トランスファーゲートＴＬ１，ＴＬ２はそれぞれＮＭＯＳトランジスタからなる。これらトランスファーゲートＴＬ１，ＴＬ２のドレイン同士が接続されて第１のインバータのドライバトランジスタＤＬのソースに接続され、またトランスファーゲートＴＬ１，ＴＬ２のソース同士が接続されて基準電圧ＶSSC端に接続されている。さらに、トランスファーゲートＴＬ１のゲートにはビット線/ＢＬが接続され、トランスファーゲートＴＬ２のゲートには電源電圧ＶDD端が接続されている。
【００２７】
第２のインバータ回路ＩＶ２は、ＰＭＯＳトランジスタからなるロードトランジスタＬＲ、及びＮＭＯＳトランジスタからなるドライバトランジスタＤＲから構成される。ロードトランジスタＬＲのドレインは、ドライバトランジスタＤＲのドレインに接続されている。ロードトランジスタＬＲのソースには、電源電圧ＶDDが供給されている。ドライバトランジスタＤＲのソースは、基準電源配線ＶSSCRに接続されている。基準電源配線ＶSSCRには、トランスファーゲートＴＲ１，ＴＲ２を介して基準電圧ＶSSCが供給されている。
【００２８】
トランスファーゲートＴＲ１，ＴＲ２はそれぞれＮＭＯＳトランジスタからなる。これらトランスファーゲートＴＲ１，ＴＲ２のドレイン同士が接続されて第２のインバータのドライバトランジスタＤＲのソースに接続され、またトランスファーゲートＴＲ１，ＴＲ２のソース同士が接続されて基準電圧ＶSSC端に接続されている。さらに、トランスファーゲートＴＲ１のゲートにはビット線ＢＬが接続され、トランスファーゲートＴＲ２のゲートには電源電圧ＶDD端が接続されている。
【００２９】
第１のインバータＩＶ１の出力ノードは、第２のインバータＩＶ２の入力ノードに接続されると共に、トランスファーゲートトランジスタＰＬの電流通路を介してビット線ＢＬに接続されている。第２のインバータＩＶ２の出力ノードは、第１のインバータＩＶ１の入力ノードに接続されると共に、トランスファーゲートトランジスタＰＲの電流通路を介してビット線/ＢＬに接続されている。ビット線/ＢＬには、ビット線ＢＬの信号に対して相補な信号が供給される。さらに、トランスファーゲートトランジスタＰＬ，ＰＲのゲートには、ワード線ＷＬ（図示しない）が接続されている。
【００３０】
言い換えると、基準電圧ＶSSCからのそれぞれの供給パス（基準電源配線ＶSSCL、ＶSSCR）に、ＮＭＯＳトランジスタからなるトランスファーゲート（以下、ＮＭＯＳトランスファー）ＴＬ１，ＴＬ２と、ＮＭＯＳトランスファーＴＲ１，ＴＲ２とをそれぞれ挿入する。ＮＭＯＳトランスファーＴＬ１はＮＭＯＳトランスファーＴＬ２より電流駆動力が大きくなるように、ＮＭＯＳトランスファーＴＬ１のサイズはＮＭＯＳトランスファーＴＬ２のサイズより大きく設定される。ＮＭＯＳトランスファーＴＬ１のゲートには、ビット線/ＢＬを接続し、ＮＭＯＳトランスファーＴＬ２には電源電圧ＶDD端を接続して、ＮＭＯＳトランスファーＴＬ２をノーマリーオン状態としている。
【００３１】
ＮＭＯＳトランスファーＴＲ１はＮＭＯＳトランスファーＴＲ２より電流駆動力が大きくなるように、ＮＭＯＳトランスファーＴＲ１のサイズはＮＭＯＳトランスファーＴＲ２のサイズより大きく設定される。ＮＭＯＳトランスファーＴＲ１のゲートには、ビット線ＢＬを接続し、ＮＭＯＳトランスファーＴＲ２には電源電圧ＶDD端を接続して、ＮＭＯＳトランスファーＴＲ２をノーマリーオン状態としている。
【００３２】
通常、ＳＲＡＭセルのビット線対（ＢＬ，/ＢＬ）は“Ｈ”レベルにプリチャージされるので、その状態では、サイズが大きいＮＭＯＳトランスファーＴＬ１，ＴＲ１がオンしており、このＮＭＯＳトランスファーＴＬ１，ＴＲ１のサイズを十分にとることで、セル選択時においても動作に支障がない程度に基準電源配線ＶSSCL，ＶSSCRのインピーダンスを十分小さくしておく。サイズが小さいＮＭＯＳトランスファーＴＬ２，ＴＲ２は、サイズが大きいＮＭＯＳトランスファーＴＬ１，ＴＲ１がオフした状態でも、非選択セルのセルデータを保持できるようにするためのものであるが、非選択セルはセル電流を流すこともなく、ワード線ＷＬが閉じている（ワード線が“Ｌ”）ことでデータ保持マージンは大きいため、ＮＭＯＳトランスファーＴＬ２，ＴＲ２のサイズは小さくてよい。
【００３３】
次に、第１実施形態のＳＲＡＭセルの動作を説明する。
【００３４】
まず、ＳＲＡＭセルにおける読み出し時の動作を述べる。読み出し時には、選択セルのワード線ＷＬがオン（“Ｈ”）となり、図９（ａ）においては、“Ｌ”データがストアされている右側のインバータＩＶ２に接続されたビット線/ＢＬの電圧レベルがセル電流で放電されていく。この時、ビット線ＢＬの電圧レベルはプリチャージレベルの“Ｈ”を保持するので、セル電流を流している右側の基準電源配線ＶSSCRに接続されたＮＭＯＳトランスファーＴＲ１は十分にオンした状態が保持される。このため、セル電流の減少などによる読み出し特性の悪化は生じない。
【００３５】
一方で、基準電源配線ＶSSCLについては、ビット線/ＢＬの電圧が下がって行くに従い、ＮＭＯＳトランスファーＴＬ１の駆動力は減少していく。しかし、こちらの左側のインバータＩＶ１の出力ノードは“Ｈ”を保持しているので問題ない。むしろ、左側のドライバトランジスタＤＬの駆動力が相対的に落ちていくことに相当し、しきい値電圧のばらつきによるデータ保持悪化をキャンセルして、現状のデータ保持特性を向上させる効果がある。この効果は、ビット線の電圧レベルが下がって初めて得られるものであるが、セルディスターブによるデータ反転現象の問題も、ワード線ＷＬが開いてから、フリップフロップが反転するのにある時間がかかって発生する。このため、時間とともにデータ保持特性が改善方向に行くことで、この反転問題が発生し難くなる効果は十分期待できる。
【００３６】
次に、ＳＲＡＭセルにおける書き込み時の動作を述べる。図９（ｂ）に示すように、右側のインバータＩＶ２の出力ノードのデータが“Ｈ”→“Ｌ”に書き換えられる場合、ビット線/ＢＬが“Ｌ”に引かれ、ビット線ＢＬには“Ｈ”が入力される。すると、基準電源配線ＶSSCLのインピーダンスは増加し、一方、基準電源配線ＶSSCRのインピーダンスは変わらない。言い換えると、基準電源配線ＶSSCLの配線抵抗は増加し、一方、基準電源配線ＶSSCRの配線抵抗は変わらない。これは、フリップフロップにおいて新たなデータが書きやすいように、基準電圧ＶSSが供給される左右の基準電源配線ＶSSCL，ＶSSCRのインピーダンスが変化することに相当して、データの書き込み特性は非常に改善される。以上により、ＳＲＡＭセルを構成するトランジスタのしきい値電圧のばらつきによって生じる書き込み特性の悪化が改善され、書き込みスピードも改善される。
【００３７】
以上説明したようにこの第１実施形態では、従来例で説明したような、別の電圧レベルの電源も必要なく、アドレスと書き込みデータでの論理演算とそれによる電源レベルの切り替えなどが不要であり、ビット線の電圧レベルを用いて、基準電圧ＶSSCが供給される基準電源配線に接続されたトランスファーゲートを制御する。これにより、しきい値電圧のばらつきによるセルディスターブ問題と、書き込み特性悪化の問題の両者に対する改善策を講じることができる。なお、ここでの例は、基準電源配線ＶSSCが左右で２つに独立に配線される、図８（ａ）、図８（ｂ）に示したようなＳＲＡＭセルの場合を前提としている。
【００３８】
［第２実施形態］
次に、この発明の第２実施形態のＳＲＡＭセルを有する半導体記憶装置について説明する。第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。第１実施形態では、基準電圧ＶSSCを制御する例を述べたが、この第２実施形態では電源電圧ＶDDCを制御する場合を述べる。なお、第１実施形態は、基準電圧ＶSSCを左右２つに電源分離した構成であることが前提であるため、図８（ａ）や図８（ｂ）に示すようなＳＲＡＭセルの場合にしか適用できないが、第２実施形態が適用できる電源電圧ＶDDCを左右２つに分離した配線は図７（ｂ）に示すようなＳＲＡＭセルで、より汎用的に使用されている。
【００３９】
図１０（ａ）及び図１０（ｂ）は、第２実施形態のＳＲＡＭセルの構成を示す回路図である。
【００４０】
このＳＲＡＭセルは、第１のインバータ回路ＩＶ１、第２のインバータ回路ＩＶ２、トランスファーゲートトランジスタＰＬ，ＰＲ、トランスファーゲートＴＬ３，ＴＬ４，ＴＲ３，ＴＲ４、電源電圧ＶDDCが供給される電源電圧配線ＶDDCL，ＶDDCR、及びビット線ＢＬ，/ＢＬを備えている。
【００４１】
第１のインバータ回路ＩＶ１は、ＰＭＯＳトランジスタからなるロードトランジスタＬＬ、及びＮＭＯＳトランジスタからなるドライバトランジスタＤＬから構成される。ロードトランジスタＬＬのドレインは、ドライバトランジスタＤＬのドレインに接続されている。ロードトランジスタＬＬのソースは、電源電圧配線ＶDDCLに接続されている。電源電圧配線ＶDDCLには、トランスファーゲートＴＬ３，ＴＬ４を介して電源電圧ＶDDCが供給されている。ドライバトランジスタＤＬのソースには、基準電圧ＶSSが供給されている。
【００４２】
トランスファーゲートＴＬ３はＮＭＯＳトランジスタからなり、トランスファーゲートＴＬ４はＰＭＯＳトランジスタからなる。これらトランスファーゲートＴＬ３のソースとトランスファーゲートＴＬ４のドレインとが接続されて第１のインバータのロードトランジスタＬＬのソースに接続され、またトランスファーゲートＴＬ３のドレインとトランスファーゲートＴＬ４のソースとが接続されて電源電圧ＶDDC端に接続されている。さらに、トランスファーゲートＴＬ３のゲートにはビット線ＢＬが接続され、トランスファーゲートＴＬ４のゲートには基準電圧ＶSS端が接続されている。
【００４３】
第２のインバータ回路ＩＶ２は、ＰＭＯＳトランジスタからなるロードトランジスタＬＲ、及びＮＭＯＳトランジスタからなるドライバトランジスタＤＲから構成される。ロードトランジスタＬＲのドレインは、ドライバトランジスタＤＲのドレインに接続されている。ロードトランジスタＬＲのソースは、電源電圧配線ＶDDCRに接続されている。電源電圧配線ＶDDCRには、トランスファーゲートＴＲ３，ＴＲ４を介して電源電圧ＶDDCが供給されている。ドライバトランジスタＤＲのソースには、基準電圧ＶSSが供給されている。
【００４４】
トランスファーゲートＴＲ３はＮＭＯＳトランジスタからなり、トランスファーゲートＴＲ４はＰＭＯＳトランジスタからなる。これらトランスファーゲートＴＲ３のソースとトランスファーゲートＴＲ４のドレインとが接続されて第２のインバータのロードトランジスタＬＲのソースに接続され、またトランスファーゲートＴＲ３のドレインとトランスファーゲートＴＲ４のソースとが接続されて電源電圧ＶDDC端に接続されている。さらに、トランスファーゲートＴＲ３のゲートにはビット線/ＢＬが接続され、トランスファーゲートＴＲ４のゲートには基準電圧ＶSS端が接続されている。
【００４５】
言い換えると、電源電圧ＶDDCからのそれぞれの供給パス（電源電圧配線ＶDDCL、ＶDDCR）に、ＮＭＯＳトランスファーＴＬ３、ＰＭＯＳトランジスタからなるトランスファーゲート（以下、ＰＭＯＳトランスファー）ＴＬ４と、ＮＭＯＳトランスファーＴＲ３、ＰＭＯＳトランスファーＴＲ４をそれぞれ挿入する。ＮＭＯＳトランスファーＴＬ３はＰＭＯＳトランスファーＴＬ４より電流駆動力が大きくなるように、ＮＭＯＳトランスファーＴＬ３のサイズはＰＭＯＳトランスファーＴＬ４のサイズより大きく設定される。ＮＭＯＳトランスファーＴＬ３のゲートには、ビット線ＢＬを接続し、ＰＭＯＳトランスファーＴＬ４には基準電圧ＶSS端を接続して、ＰＭＯＳトランスファーＴＬ４をノーマリーオン状態としている。
【００４６】
ＮＭＯＳトランスファーＴＲ３はＰＭＯＳトランスファーＴＲ４より電流駆動力が大きくなるように、ＮＭＯＳトランスファーＴＲ３のサイズはＰＭＯＳトランスファーＴＲ４のサイズより大きく設定される。ＮＭＯＳトランスファーＴＲ３のゲートには、ビット線/ＢＬを接続し、ＰＭＯＳトランスファーＴＲ４には基準電圧ＶSS端を接続して、ＰＭＯＳトランスファーＴＲ４をノーマリーオン状態としている。
【００４７】
通常、ＳＲＡＭセルのビット線対（ＢＬ，/ＢＬ）は“Ｈ”レベルにプリチャージされるので、その状態では、ＮＭＯＳトランスファーＴＬ３，ＴＲ３とはオンしている。但し、ＮＭＯＳトランスファーＴＬ３，ＴＲ３は、ソースもゲートも“Ｈ”（＝ＶDD）なので、これにより電源電圧配線ＶDDCL、ＶDDCRの電圧レベルは、“ＶDD-Ｖth”（ＮＭＯＳ）レベルまでしか充電されない。よって、電源電圧ＶDDレベルまで充電が行われるように、ＰＭＯＳトランスファーＴＬ４，ＴＲ４が付加されている。さらに、ＰＭＯＳトランスファーＴＬ４は、ビット線ＢＬの電圧レベルが“Ｌ”となってＮＭＯＳトランスファーＴＬ３がオフした場合でも、電源電圧配線ＶDDCLを“Ｈ”レベルに保持し、非選択セルのセルデータを保持できるようにするために必要となる。ＰＭＯＳトランスファーＴＲ４は、ビット線/ＢＬの電圧レベルが“Ｌ”となってＮＭＯＳトランスファーＴＲ３がオフした場合でも、電源電圧配線ＶDDCRを“Ｈ”レベルに保持し、非選択セルのセルデータを保持できるようにするために必要となる。しかし、ＳＲＡＭセルの電源においては、セル電流を流す基準電圧ＶSS側に比べ、電源電圧ＶDD側に電流駆動力は必要ないので、ＰＭＯＳトランスファーＴＬ４，ＴＲ４のサイズは小さめで構わない。
【００４８】
次に、第２実施形態のＳＲＡＭセルの動作を説明する。
【００４９】
まず、ＳＲＡＭセルにおける読み出し時の動作を述べる。読み出し時には、選択セルのワード線ＷＬが“Ｈ”となり、図１０（ａ）においては、“Ｌ”データがストアされている右側のインバータＩＶ２に接続されたビット線/ＢＬの電圧レベルがセル電流で放電されていく。この時、ビット線ＢＬの電圧レベルはプリチャージレベルの“Ｈ”を保持するので、“Ｈ”データを保持している側の電源電圧配線ＶDDCLに接続されたＮＭＯＳトランスファーＴＬ３は十分にオンした状態が保持される。このため、インバータＩＶ１を含むセルの“Ｈ”データ保持特性の悪化は生じない。
【００５０】
一方で、電源電圧配線ＶDDCRについては、ビット線/ＢＬの電圧が下がって行くに従い、ＮＭＯＳトランスファーＴＲ３の駆動力は減少していく。しかし、こちらのインバータＩＶ１の出力ノードは“Ｌ”を保持しているので問題ない。むしろ、右側のＰＭＯＳトランジスタからなるロードトランジスタＬＲの駆動力が相対的に落ちていくことに相当し、しきい値電圧のばらつきによるデータ保持悪化をキャンセルして、現状のデータ保持特性を向上させる効果がある。この効果は、ビット線の電圧レベルが下がって初めて得られるものであるが、セルディスターブによるデータ反転現象の問題も、ワード線ＷＬが開いてから、フリップフロップが反転するのにある時間がかかって発生する。このため、時間とともにデータ保持特性が改善方向に行くことで、この反転問題が発生し難くなる効果は十分期待できる。
【００５１】
次に、ＳＲＡＭセルにおける書き込み時の動作を述べる。図１０（ｂ）に示すように、右側のインバータＩＶ２の出力ノードのデータが“Ｈ”→“Ｌ”に書き換えられる場合、ビット線/ＢＬが“Ｌ”に引かれ、ビット線ＢＬには“Ｈ”が入力される。すると、電源電圧配線ＶDDCRのインピーダンスは増加し、一方、電源電圧配線ＶDDCLのインピーダンスは変わらない。言い換えると、電源電圧配線ＶDDCRの配線抵抗は増加し、一方、電源電圧配線ＶDDCLの配線抵抗は変わらない。これは、フリップフロップにおいて新たなデータが書きやすいように、電源電圧ＶDDCが供給される左右の電源電圧配線ＶDDCL，ＶDDCRのインピーダンスが変化することに相当して、データの書き込み特性は非常に改善される。以上により、ＳＲＡＭセルを構成するトランジスタのしきい値電圧のばらつきによって生じる書き込み特性の悪化が改善され、書き込みスピードも改善される。
【００５２】
以上説明したようにこの第２実施形態では、従来例で説明したような、別の電圧レベルの電源も必要なく、アドレスと書き込みデータでの論理演算とそれによる電源レベルの切り替えなどが不要であり、ビット線の電圧レベルを用いて、電源電圧ＶDDCが供給される電源電圧配線に接続されたトランスファーゲートを制御する。これにより、しきい値電圧のばらつきによるセルディスターブ問題と、書き込み特性悪化の問題の両者に対する改善策を講じることができる。
【００５３】
［第３実施形態］
次に、この発明の第３実施形態のＳＲＡＭセルを有する半導体記憶装置について説明する。第２実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。第２実施形態では、電源電圧配線ＶDDCL，ＶDDCRに接続されるトランスファーゲートにＮＭＯＳトランジスタを用いていたために、それによる電源供給がしきい値電圧Ｖth分ドロップした電圧しかされず、ＰＭＯＳトランジスタからなるトランスファーゲートのサイズの設定に、制約が生じる場合がある。そこで、図１１（ａ）、図１１（ｂ）に示す第３実施形態では、電源配線に接続される全てのトランスファーゲートをＰＭＯＳトランジスタで構成し、サイズの大きい側のトランスファーゲートのゲート入力を、反対側のビット線電位を反転した信号で制御している。
【００５４】
図１１（ａ）及び図１１（ｂ）は、第３実施形態のＳＲＡＭセルの構成を示す回路図である。
【００５５】
電源電圧配線ＶDDCLには、トランスファーゲートＴＬ５，ＴＬ６を介して電源電圧ＶDDCが供給されている。トランスファーゲートＴＬ５，ＴＬ６は、それぞれＰＭＯＳトランジスタからなる。トランスファーゲートＴＬ５はトランスファーゲートＴＬ６より電流駆動力が大きくなるように、トランスファーゲートＴＬ５のサイズはトランスファーゲートＴＬ６のサイズより大きく設定される。これらトランスファーゲートＴＬ５のドレインとトランスファーゲートＴＬ６のドレインとが接続されて第１のインバータＩＶ１のロードトランジスタＬＬのソースに接続され、またトランスファーゲートＴＬ５のソースとトランスファーゲートＴＬ６のソースとが接続されて電源電圧ＶDDC端に接続されている。さらに、ビット線/ＢＬはインバータＩＶ３を介してトランスファーゲートＴＬ５のゲートに接続され、トランスファーゲートＴＬ６のゲートには基準電圧ＶSS端が接続されている。
【００５６】
電源電圧配線ＶDDCRには、トランスファーゲートＴＲ５，ＴＲ６を介して電源電圧ＶDDCが供給されている。トランスファーゲートＴＲ５，ＴＲ６は、それぞれＰＭＯＳトランジスタからなる。トランスファーゲートＴＲ５はトランスファーゲートＴＲ６より電流駆動力が大きくなるように、トランスファーゲートＴＲ５のサイズはトランスファーゲートＴＲ６のサイズより大きく設定される。これらトランスファーゲートＴＲ５のドレインとトランスファーゲートＴＲ６のドレインとが接続されて第２のインバータＩＶ２のロードトランジスタＬＲのソースに接続され、またトランスファーゲートＴＲ５のソースとトランスファーゲートＴＲ６のソースとが接続されて電源電圧ＶDDC端に接続されている。さらに、ビット線ＢＬはインバータＩＶ４を介してトランスファーゲートＴＲ５のゲートに接続され、トランスファーゲートＴＲ６のゲートには基準電圧ＶSS端が接続されている。
【００５７】
このように構成された第３実施形態において、動作時の電源電圧配線ＶDDCL，ＶDDCRのインピーダンス制御については、前述した第２実施形態と同様な効果が得られる。さらに、サイズが大きいＰＭＯＳトランスファーＴＬ５，ＴＲ５がオンしている状態での電源供給に、しきい値電圧Ｖthのドロップ分がないために、サイズ設定の自由度が増えるメリットがある。但し、ビット線電位が中間電位にある状態では、インバータにおいて、貫通電流が流れるために、ビット線が速くフルスイングするような構成を前提とした技術となる。
【００５８】
本発明の実施形態では、ＳＲＡＭにおいて、ＳＲＡＭセルの微細化や電源電圧の低電圧化によって悪化が懸念されている、読み出しおよび書き込み動作時におけるノイズマージンや、ディスターブ耐性、書き込み特性の改善を実現するために、セルアレイ関連の電圧制御により実現する手法を提案する。また、本発明の実施形態では、電源の低電圧化および、ＳＲＡＭセルの微細化にともなうトランジスタのしきい値電圧などのばらつき増大に伴い、問題となっているＳＲＡＭセルのスタティックノイズマージンのばらつきによるデータ破壊を招くディスターブ不良や、書き込み特性の悪化を回避する解決策を提供する。具体的には、ＳＲＡＭセルのフリップフロップ電源に供給される電源の強さを、ビット線の電圧レベルを用いて制御している。
【００５９】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００６０】
【図１】ＳＲＡＭセルの回路図である。
【図２】ＳＲＡＭのセルアレイの第１構成例を示す図である。
【図３】ＳＲＡＭのセルアレイの第２構成例を示す図である。
【図４】ＳＲＡＭのセルアレイの第３構成例を示す図である。
【図５】ＳＲＡＭのセルアレイの第４構成例を示す図である。
【図６】ＳＲＡＭセルのレイアウトとメタル層の接続を示す図である。
【図７】ＳＲＡＭセルにおける２層目メタルのレイアウトを示す図である。
【図８】ＳＲＡＭセルにおける２層目メタルの他のレイアウトを示す図である。
【図９】この発明の第１実施形態のＳＲＡＭセルの構成を示す回路図である。
【図１０】この発明の第２実施形態のＳＲＡＭセルの構成を示す回路図である。
【図１１】この発明の第３実施形態のＳＲＡＭセルの構成を示す回路図である。
【図１２】ＳＲＡＭにおけるセルアレイの構成を示す図である。
【符号の説明】
【００６１】
ＢＬ，/ＢＬ…ビット線、ＤＬ，ＤＲ…ドライバトランジスタ、ＩＶ１…第１のインバータ回路、ＩＶ２…第２のインバータ回路、ＩＶ３，ＩＶ４…インバータ、ＬＬ，ＬＲ…ロードトランジスタ、ＰＬ，ＰＲ…トランスファーゲートトランジスタ、ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４，ＴＬ５，ＴＬ６，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４，ＴＲ５，ＴＲ６…トランスファーゲート、ＶDD，ＶDDC…電源電圧、ＶDDCL，ＶDDCR電源電圧配線、ＶSS，ＶSSC…基準電圧（例えば、接地電圧）、ＶSSCL，ＶSSCR…基準電源配線、ＷＬ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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