(57)【要約】【課題】半導体集積回路の消費電力低減を可能とした構成を提供する。【解決手段】クロック信号生成処理を実行するクロック生成部と、クロック生成部の生成するクロックを入力してデータ処理を実行するデータ処理部とを区分し、クロック生成部に対する供給電力をデータ処理部に比較して相対的に低い低電圧（例えば０．８Ｖ）とした。本構成により、回路全体の消費電力が削減される。また、データ処理部に対しては高電圧（例えば１．２Ｖ）を供給する構成としたので、データ処理部では高い動作周波数のデータ処理を行うことが可能となる。【選択図】図１
2009070980.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号生成処理を実行するクロック生成部と、
前記クロック生成部の生成するクロックを入力してデータ処理を実行するデータ処理部と、
前記クロック生成部およびデータ処理部に対する電力供給を実行する電力供給部を有し、
前記クロック生成部は、前記データ処理部に比較して相対的に低い低電圧の電力を前記電力供給部から入力して動作する構成を有することを特徴とする半導体集積回路。
【請求項２】
前記クロック生成部は、
前記半導体集積回路に設定される複数の機能ブロックに対するクロック信号の生成を実行するグローバルクロック生成部と、
前記半導体集積回路に設定されるデータ処理部を含む複数の機能ブロックの各々に対するクロック信号の生成を実行するローカルクロック生成部を含み、
前記グローバルクロック生成部と、ローカルクロック生成部のいずれもが前記データ処理部に比較して相対的に低い低電圧の電力を前記電力供給部から入力して動作する構成を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記データ処理部は、
前記クロック生成部から前記データ処理部に対するクロック信号の入力部に設定された昇圧部を介して、昇圧されたクロック信号の供給を受ける構成であることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記半導体集積回路は、さらに、
前記半導体集積回路に設定されるデータ処理部を含む複数の機能ブロックの各々に構成されたクロックツリー部を有し、該クロックツリー部も前記データ処理部に比較して相対的に低い低電圧の電力により動作する構成を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記データ処理部は、
前記クロックツリー部から前記データ処理部に対するクロック信号の入力部に設定された昇圧部を介して、昇圧されたクロック信号の供給を受ける構成であることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記クロックツリー部は複数のＣＴＳバッファによるクロックスキュー調整を行う回路であり、クロック信号供給源から前記昇圧部までの経路におけるクロックスキューを考慮したＣＴＳバッファ設定構成を有することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記データ処理部は、１つの昇圧部を介してクロック信号を入力する複数のフリップフロップを有し、
前記複数のフリップフロップは前記１つの昇圧部に隣接して配置された構成を有することを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。さらに、詳細には、消費電力の低減を実現する、半導体集積回路に関する。
【背景技術】
【０００２】
近年のプロセスの微細化とともに動作周波数の高速化に伴うＣＭＯＳ半導体集積回路における消費電力の増加が問題となっている。消費電力の増加は、例えばポータブル機器のバッテリ寿命をより長くという目標を阻害する大きな要因となっている。半導体集積回路における消費電力は主にリーク電力とダイナミック電力に分類される。ダイナミック電流はリーク電流と比較した相対値が数オーダーレベルで大きく電力へのインパクトが非常に大きい。
【０００３】
ダイナミック電力を抑えるための手法としては、動作周波数を下げる手法がまず考えられる。特許文献１（特開平３−６８００７号公報）には、マイクロコンピュータの動作クロック信号の周波数を各機能ブロックに必要な動作周波数に応じて切換えることによって低消費電力化を実現する技術が記載されている。
【０００４】
さらに電圧制御により電力を低減する方法も提案されている、例えば特許文献２（特開平５−１０８１９３号公報）は、外部から供給される電源電圧とクロック信号周波数とを内蔵レジスタの設定値によって変更し低消費電力化を図るマイクロコンピュータについて記載している。また特許文献３（登録特許第３８５７０５２号公報）は、複数の回路ブロックに値が異なる複数の電源電圧を切り換えて供給し、周波数が異なる複数のクロックを切り換えて供給することにより、半導体集積回路のパフォーマンスを最大化すると同時にダイナミック電流を最小化する構成を開示している。
【０００５】
ところが、このようにチップ全体或いは一部の機能ブロックの電圧を下げる構成とすると、データライン、クロックラインの双方とも電圧が低下することになる。一方、
近年の高機能化されたシステムＬＳＩでは、高い動作周波数が必要であり、低電圧駆動ではデータラインの遅延時間増加に伴うセットアップタイムのタイミング制約条件などを満たすことが困難となり、処理エラーを発生させてしまう場合がある。
【特許文献１】特開平３−６８００７号公報
【特許文献２】特開平５−１０８１９３号公報
【特許文献３】登録特許第３８５７０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上述の問題点に鑑みてなされたものであり、データ処理回路における遅延を抑制し、かつ消費電力の低減を実現する半導体集積回路を提供する。
【０００７】
本発明は、例えば、半導体集積回路においてクロック生成ブロックを、クロック供給を受けてデータ処理を実行するデータ処理回路ブロックよりも低電圧で駆動し、データ処理回路ブロックへのクロック入力時に昇圧してクロック供給を行うことにより、クロック生成ブロックでの電力削減を行い、かつ動作周波数が高いデータ処理回路での遅延を防止することを可能とした半導体集積回路を提供する。
【０００８】
また、本発明は、半導体集積回路においてクロック系信号をデータ系信号よりも低電圧で駆動し、フリップフロップ（以下Ｆ／Ｆと略）に入力する直前にレベルシフタにより昇圧してクロック供給することによりクロックツリーに挿入されたバッファも含めたクロックネットワーク全体の消費電力削減を行いＬＳＩの省電を効率的に行うことを可能とした半導体集積回路を提供する。
【課題を解決するための手段】
【０００９】
本発明の第１の側面は、
クロック信号生成処理を実行するクロック生成部と、
前記クロック生成部の生成するクロックを入力してデータ処理を実行するデータ処理部と、
前記クロック生成部およびデータ処理部に対する電力供給を実行する電力供給部を有し、
前記クロック生成部は、前記データ処理部に比較して相対的に低い低電圧の電力を前記電力供給部から入力して動作する構成を有することを特徴とする半導体集積回路にある。
【００１０】
さらに、本発明の半導体集積回路の一実施態様において、前記クロック生成部は、前記半導体集積回路に設定される複数の機能ブロックに対するクロック信号の生成を実行するグローバルクロック生成部と、前記半導体集積回路に設定されるデータ処理部を含む複数の機能ブロックの各々に対するクロック信号の生成を実行するローカルクロック生成部を含み、前記グローバルクロック生成部と、ローカルクロック生成部のいずれもが前記データ処理部に比較して相対的に低い低電圧の電力を前記電力供給部から入力して動作する構成を有することを特徴とする。
【００１１】
さらに、本発明の半導体集積回路の一実施態様において、前記データ処理部は、前記クロック生成部から前記データ処理部に対するクロック信号の入力部に設定された昇圧部を介して、昇圧されたクロック信号の供給を受ける構成であることを特徴とする。
【００１２】
さらに、本発明の半導体集積回路の一実施態様において、前記半導体集積回路は、さらに、前記半導体集積回路に設定されるデータ処理部を含む複数の機能ブロックの各々に構成されたクロックツリー部を有し、該クロックツリー部も前記データ処理部に比較して相対的に低い低電圧の電力により動作する構成を有することを特徴とする。
【００１３】
さらに、本発明の半導体集積回路の一実施態様において、前記データ処理部は、前記クロックツリー部から前記データ処理部に対するクロック信号の入力部に設定された昇圧部を介して、昇圧されたクロック信号の供給を受ける構成であることを特徴とする。
【００１４】
さらに、本発明の半導体集積回路の一実施態様において、前記クロックツリー部は複数のＣＴＳバッファによるクロックスキュー調整を行う回路であり、クロック信号供給源から前記昇圧部までの経路におけるクロックスキューを考慮したＣＴＳバッファ設定構成を有することを特徴とする。
【００１５】
さらに、本発明の半導体集積回路の一実施態様において、前記データ処理部は、１つの昇圧部を介してクロック信号を入力する複数のフリップフロップを有し、前記複数のフリップフロップは前記１つの昇圧部に隣接して配置された構成を有することを特徴とする。
【００１６】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施例や添付する図面に基づくより詳細な説明によって明らかになるであろう。なお、本明細書においてシステムとは、複数の装置の論理的集合構成であり、各構成の装置が同一筐体内にあるものには限らない。
【発明の効果】
【００１７】
本発明の一実施例の構成によれば、クロック信号生成処理を実行するクロック生成部と、クロック生成部の生成するクロックを入力してデータ処理を実行するデータ処理部とを区分し、クロック生成部に対する供給電力をデータ処理部に比較して相対的に低い低電圧（例えば０．８Ｖ）としたので、回路全体の消費電力が削減される。また、データ処理部に対しては高電圧（例えば１．２Ｖ）を供給する構成としたので、データ処理部では高い動作周波数のデータ処理を行うことが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら本発明の半導体集積回路の詳細について説明する。
前述したように、近年のプロセスの微細化とともに動作周波数の高速化に伴うＣＭＯＳ半導体集積回路における消費電力の増加が問題となっている。ＣＭＯＳ半導体集積回路における消費電力は主にリーク電力とダイナミック電力に分類される。ダイナミック電力は、主に信号のトグルおよび容量性負荷の充放電によるデバイス動作において消費される電力であり、ダイナミック電流はリーク電流と比較した相対値が数オーダーレベルで大きく電力へのインパクトが非常に大きい。
【００１９】
ＣＭＯＳ半導体集積回路のダイナミック電力［ＰＤ］は一般的に以下の式（式１）によって表現される。
ＰＤ＝αｆＣＶ２・・・・（式１）
上記式において、
αは活性化率、
ｆは動作周波数、
Ｃは容量、
Ｖは動作電圧
である。
【００２０】
通常、半導体集積回路は、複数の機能ブロックによって構成されている。すなわち、クロック信号の生成を行うクロック生成ブロックや、クロック生成ブロックの生成するクロック信号を入力して各種のデータ処理を実行するデータ処理ブロックなどの複数の機能ブロックである。
【００２１】
これらのブロックの各々は、一般的には活性化率［α］，動作周波数［ｆ］、容量［Ｃ］が異なっており、半導体集積回路全体の消費電力を算出するためには、各機能ブロックの活性化率［α］，動作周波数［ｆ］、容量［Ｃ］を考慮して算出することが必要である。例えば、各ブロックに対する供給電圧が異なる異電圧構成として、各ブロック内が一定の活性化率、周波数で動作していると単純化して、１つのクロック生成ブロックと、複数（ｎ個）のデータ処理ブロックによって構成される半導体集積回路におけるダイナミック電力［ＰＤ］は、以下の算出式（式２）によって求めることができる。
ＰＤ＝αｃｋｆｃｋＣｃｋＶｃｋ２＋α１ｆ１Ｃ１Ｖ１２＋α２ｆ２Ｃ２Ｖ２２＋・・・＋αｎｆｎＣｎＶｎ２・・・（式２）
【００２２】
上記式（式２）において、１項目の［αｃｋｆｃｋＣｃｋＶｃｋ２］が、クロック生成ブロックにおいて消費されるダイナミック電力であり、以下の［α１ｆ１Ｃ１Ｖ１２］〜［αｎｆｎＣｎＶｎ２］が、データ処理ブロック１〜ｎの各々において消費されるダイナミック電力である。
【００２３】
上記式（式２）において、特に１項目のクロック系信号がダイナミック電力に大きなインパクトを及ぼす。これは、
ＰＤ＝αｆＣＶ２
上記式中の、
活性化率［α］，
動作周波数［ｆ］、
これらの値が、クロック生成ブロックにおいて利用されるクロック系信号では、他のデータ処理ブロック１〜ｎの各々において利用されるデータ系信号よりも大きいためである。
【００２４】
上記式（式２）における２項目以降のデータ処理ブロック項［α１ｆ１Ｃ１Ｖ１２］〜［αｎｆｎＣｎＶｎ２］で示されるダイナミック電力については、データラインのセットアップタイミング制約などがあり、電圧は大きく下げ難い。すなわち、供給電圧を低下させると、例えばデータ処理回路内のフリップフロップ（ＦＦ）間のデータ転送タイミングの遅延などが発生し、処理エラーを発生させる可能性がある。
【００２５】
一方、１項目のクロック項［αｃｋｆｃｋＣｃｋＶｃｋ２］で示されるクロック生成ブロックにおいて消費されるダイナミック電力については他の機能ブロックとは独立に電圧を大きく下げることが可能である。
【００２６】
本発明は、かかる事情を鑑みて、データ系信号を扱うデータ処理ブロックのトランジスタの駆動電圧は低下させることなく、クロック系信号を扱うトランジスタの電圧のみを下げる構成とすることにより効率的に低消費電力を実現する。
【００２７】
すなわち、本発明の一実施例構成は、ＣＭＯＳ半導体集積回路を構成する複数の機能ブロック中、
クロック信号生成を行うクロック生成ブロックを低電圧化する。
クロック生成ブロック以外のデータ処理ブロックを低電圧化しない。
このように、機能ブロックごとに供給電圧を異ならせた構成である。
【００２８】
図１を参照して、本発明の一実施例であるクロック生成ブロックを選択的に低電圧化した半導体集積回路１００の構成例について説明する。図１は、
１つのクロック生成ブロック１１０、
ローカルクロック生成ブロックとデータ処理ブロックを含む機能ブロック１２０，１４０，１６０、
これらの機能ブロックを持つ半導体集積回路１００である。
【００２９】
図１に示す回路構成の詳細について説明する。クロックは水晶振動子１０１により生成され、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１０２により逓倍される。ＰＬＬ１０２の出力クロック信号であるクロック源信号［ＨＩＦ］は、グローバルクロック生成ブロック１１０に入力される。
【００３０】
ＰＬＬ１０２の出力するクロック源信号［ＨＩＦ］は、グローバルクロック生成ブロック１１０内に構成された分周／ＣＧ部１１１〜１１３を介して各機能ブロック１２０，１４０，１６０に入力される。分周／ＣＧ部１１１〜１１３は、各機能ブロック１２０，１４０，１６０の処理機能に応じた分周処理（例えば機能ブロックＡはａ分周、機能ブロックＢはｂ分周、機能ブロックＣはｃ分周）と、クロックゲーティング（ＣＧ）処理を実行する。このようにして各機能ブロック１２０，１４０，１６０に適合するクロック信号が生成されて各機能ブロック１２０，１４０，１６０に入力される。
【００３１】
図１に示す３つの機能ブロック１２０，１４０，１６０は、いずれも、機能ブロック１２０，１４０，１６０内にローカルのクロック生成ブロック１３０，１５０，１７０を持つ回路例である。すなわち、図１に示すように、
機能ブロックＡ，１２０は、ローカルクロック生成ブロックＡ１３０を有し、
機能ブロックＢ，１４０は、ローカルクロック生成ブロックＢ１５０を有し、
機能ブロックＡ，１６０は、ローカルクロック生成ブロックＣ１７０を有している。
また機能ブロックとは別に電源電圧をコントロールする電力制御ブロック１９０が設定されている。
【００３２】
本例では、
グローバルクロック生成ブロック１１０、
ローカルクロック生成ブロックＡ１３０、
ローカルクロック生成ブロックＢ１５０、
ローカルクロック生成ブロックＣ１７０、
これらのクロック生成ブロックに対する供給電圧を低電圧化（例えば０．８Ｖ）に設定し、
これらのクロック生成ブロックからクロック供給を受けてデータ処理を実行するデータ処理プロック、すなわち、
データ処理ブロックＡ−１，１２１、
データ処理ブロックＡ−２，１２２、
データ処理ブロックＢ−１，１４１、
データ処理ブロックＢ−２，１４２、
データ処理ブロックＣ−１，１６１、
データ処理ブロックＣ−２，１６２、
これらのデータ処理ブロックに対する供給電圧を高電圧（例えば１．２Ｖ）に設定する。
【００３３】
図１に示す構成では、電力制御ブロック１９０からは、コンスタントに１．２Ｖが出力され、電圧コントロール信号により、各機能ブロックに対する供給電圧を自在に変えることが出来る設定としている。すなわち、電力制御ブロック１９０の出力１．２Ｖ電圧は、電圧コントロール信号による制御によって例えば０．８Ｖの低電圧化がなされて、各機能ブロック、すなわち、グローバルクロック生成ブロック１１０と、各機能ブロック１２０，１４０，１６０に供給される。
【００３４】
また、データ処理ブロック１２１，１２２，１４１，１４２，１６１，１６２に対する供給電圧は、各機能ブロック１２０，１４０，１６０のローカルクロック生成ブロック１３０，１５０，１７０に設定されたレベルシフタ等により昇圧（例えば０．８Ｖ→１．２Ｖ）する構成として、高電圧（１．２Ｖ）をデータ処理ブロック１２１，１２２，１４１，１４２，１６１，１６２に供給する構成としている。
【００３５】
図に示すように、データ処理ブロック１２１，１２２，１４１，１４２，１６１，１６２は、ローカルクロック生成ブロック１３０，１５０，１７０からデータ処理ブロックに対するクロック信号の入力部に設定された昇圧部（レベルシフタ）を介して、昇圧されたクロック信号の供給を受ける構成となっている。
【００３６】
すなわち、本実施例の構成では、クロック系信号のみを有するブロックを低電圧化し、クロックが他ブロックに入力されるときにクロック信号をレベルシフタ等により昇圧する。このように、本実施例では「グローバルクロック生成ブロック１１０」、「ローカルクロック生成ブロックＡ１３０」、「ローカルクロック生成ブロックＢ１５０」、「ローカルクロック生成ブロックＣ１７０」を例えば０．８Ｖの低電圧とし、その他の部分を１．２Ｖの高電圧に設定する構成としている。
【００３７】
１．２Ｖの高電圧に設定されるのは、各機能ブロック１２０，１４０，１６０内において、ローカルクロック生成ブロックからクロック供給を受けてデータ処理を実行する例えばフリップフロップなどによって構成されるデータ処理回路を持つデータ処理ブロック１２１，１２２，１４１，１４２，１６１，１６２である。
【００３８】
図１に示す構成では、
機能ブロックＡ，１２０内のローカルクロック生成ブロックＡ１３０からクロック供給を受けてデータ処理を実行する機能ブロックＡ−１，１２１，Ａ−２，１２２、
機能ブロックＢ，１４０内のローカルクロック生成ブロックＢ１５０からクロック供給を受けてデータ処理を実行する機能ブロックＢ−１，１４１，Ｂ−２，１４２、
機能ブロックＣ，１６０内のローカルクロック生成ブロックＣ１７０からクロック供給を受けてデータ処理を実行する機能ブロックＣ−１，１６１，Ｃ−２，１６２、
これらのデータ処理回路には、高電圧（例えば１．２Ｖ）が供給される。
【００３９】
この設定により、グローバルクロック生成ブロックおよびローカルクロック生成ブロックのすべては、低電圧（０．８Ｖ）により駆動され、クロック生成ブロックからのクロック供給を受けてデータ処理を実行するデータ処理回路としてのデータ処理ブロックには高電圧（１．２Ｖ）が供給されることになる。
【００４０】
データ処理ブロック１２１，１２２，１４１，１４２，１６１，１６２では、高い動作周波数によるデータ処理が要求される場合があり、低電圧化を行うと処理遅延などによる処理エラーが発生する恐れがあるが、本実施例の構成では、データ処理ブロック１２１，１２２，１４１，１４２，１６１，１６２は高電圧で駆動されることになり、高い動作周波数による高い処理能力を発揮することが可能となる。なお、処理シーケンスの具体例については後述する。
【００４１】
本実施例では、このような各機能ブロックに対する供給電圧の選択的変更、すなわちクロック信号生成ブロックのみを低電圧化する設定により、半導体集積回路全体の消費電力の低減を実現し、かつ高い動作周波数によるデータ処理も実行可能とした構成が実現している。
【００４２】
本実施例の半導体集積回路のダイナミック電力［ＰＤ］は、前述の式（式２）における１項目のクロック生成ブロックにおいて消費されるダイナミック電力［αｃｋｆｃｋＣｃｋＶｃｋ２］に含まれる
動作電圧：Ｖｃｋを減少（例えば１．２Ｖ→０．８Ｖ）させたものとなり、上記式（式２）における機能ブロック１〜ｎの各々において消費されるダイナミック電力［α１ｆ１Ｃ１Ｖ１２］〜［αｎｆｎＣｎＶｎ２］に比較して大きい値となるクロック生成ブロックにおける、
活性化率［αｃｋ］，
動作周波数［ｆｃｋ］、
これらを含む第一項の値を減少させたものとなり、結果として、半導体集積回路全体の消費電力削減が実現される。
【００４３】
なお、前述したように、図１に示す構成では、電力制御ブロック１９０からは、コンスタントに１．２Ｖが出力され、電圧コントロール信号によりクロック生成ブロック１１０の電圧を自在に変えることが出来る設定としている。例えばクロックスキュー、クロックジッタ等の制約が厳しい場合には０．８Ｖが供給されているクロック生成ブロック１１０の電圧を電圧コントロール信号により１．２Ｖとしたり、クロック系電圧を更に下げることが可能な場合はクロック電圧を０．６Ｖとしたりすることができる。なお、電圧コントロール信号を省略し、常にクロック生成ブロックには０．８Ｖを供給する構成にしてもよい。
【００４４】
本実施例は特に「データのトグル回数は少ないがクロックの活性化率、動作周波数が高い」デザインまたは「機能ブロックに対するクロック生成ブロックの規模が大きい」デザインに適用すると、より大きな消費電力削減を見込むことができる。
【００４５】
次に、図２を参照して本発明の第２実施例の半導体集積回路の構成について説明する。第２実施例は、図１を参照して説明した構成より、さらに低消費電力化を実現する構成である。
【００４６】
まず、この第２実施例の背景について説明する。近年の半導体集積回路においては、クロックツリーシンセシス（ＣＴＳ）という手法が広く用いられている。これは、半導体集積回路内に設定される各データ処理回路に対してクロック信号を供給するための経路として設定されるクロックラインに適切にＣＴＳバッファを挿入することにより、チップ内の様々な位置に配置されるデータ処理回路内のフリップフロップ（ＦＦ）に供給されるクロックの遅延時間を調整してセットアップやホールドタイムを確保することにより、フリップフロップ（ＦＦ）間のデータのやりとりが適切なタイミングで行えるようにするものである。昨今のゲート規模の増加により、ＣＴＳバッファ数も非常に多くなっており、このバッファ群の電力を抑えることが肝要である。
【００４７】
第２実施例はこのような事情を鑑みた実施形態である。第２実施例について図２を参照して説明する。図２は、図１に示す１つの機能ブロックの構成、例えば機能ブロック１２０に相当する構成を示している。図２に示す機能ブロック２００の全体が、図１に示す１つの機能ブロック１２０に対応する。
【００４８】
図１に示す半導体集積回路内のグローバルクロック生成ブロック１１０の分周／ＣＧ部１１１において、分周及びクロックゲーティング（ＣＧ）が実行された後のクロック信号が、図２に示す機能ブロック２００内のローカルクロック生成ブロック２１０に入力され、ローカルの分周及びクロックゲーティング（ＣＧ）が分周／ＣＧ部２１１，２１２で実行された後、機能ブロック２００内に構成されたデータ処理ブロックＡ−１，２２０、機能ブロックＡ−２，２３０に入力される。
【００４９】
この実施例２でも、先に図１を参照して説明した実施例１と同様、クロック生成処理を実行するグローバルクロック生成ブロックと、ローカルクロック生成ブロックは低電圧化（例えば０．８Ｖ）した構成である。本実施例では、さらに、これらのクロック生成ブロックに加えて、データ処理ブロック内の一部の回路についても低電圧（例えば０．８Ｖ）で動作させる構成としている。
【００５０】
図２には、機能ブロック２００内に構成された２つのデータ処理ブロックＡ−１，２２０、データ処理ブロックＡ−２，２３０を示している。これらは、図１に示すデータ処理ブロックＡ−１，１２１、データ処理ブロックＡ−２，１２２に対応する。
【００５１】
図２には、データ処理ブロックＡ−１，２２０のみを拡大して詳細回路を示している。なおデータ処理ブロックＡ−２，２３０もこの拡大詳細図とほぼ同様の構成を有する。
【００５２】
本実施例では、データ処理ブロックを複数の領域に分割して、分割領域単位で異なる電圧供給を行う構成としている。図２に示すように、データ処理ブロックＡ−１，２２０は、ＣＴＳバッファを備えたクロックツリー部２２１と、クロックツリー部２２１からクロックの供給を受けてデータ処理を行うフリップフロップ（ＦＦ）を備えたデータ処理回路部２２２に分割される。
【００５３】
本実施例では、ＣＴＳバッファを備えたクロックツリー部２２１を低電圧（例えば０．８Ｖ）化し、フリップフロップ（ＦＦ）を備えたデータ処理回路部２２２は通常の電圧（１．２Ｖ）供給を行う構成としている。
【００５４】
ＣＴＳバッファを備えたクロックツリー部２２１は、前述のように、チップ内の様々な位置に配置されるフリップフロップ（ＦＦ）に供給されるクロックの遅延時間を調整しセットアップや、ホールドタイムを確保することにより、フリップフロップ（ＦＦ）間のデータのやりとりが適切なタイミングで行えるようにするために構成されるものであり、それぞれのフリップフロップ構成部に入力する経路上に複数のＣＴＳバッファ２５１を備え、ＣＴＳバッファ２５１の数によってデータ処理回路部２２２内のフリップフロップ（ＦＦ）に対するクロック入力タイミングを調整する構成としている。
【００５５】
フリップフロップ（ＦＦ）を備えたデータ処理回路部２２２に入力する最終段のＣＴＳバッファ２６１〜２６３の出力は、レベルシフタ２４１〜２４３に入力され、クロックラインはフリップフロップ（ＦＦ）に対する入力直前に昇圧される。すなわち、例えば０．８Ｖから１．２Ｖに昇圧されてフリップフロップ（ＦＦ）に入力される。
【００５６】
本実施例では、図２に示すように、複数のフリップフロップ（ＦＦ）、例えば８個のＦＦに対応して一つのレベルシフタを設定して、複数のフリップフロップ（ＦＦ）に対する入力電圧を１つのレベルシタによって昇圧する構成としている。
【００５７】
一つのフリップフロップ（ＦＦ）各々に対して一つのレベルシフタを設定して昇圧処理を行う構成としてもよいが、このようにすると電力、面積の観点から効率的ではないため、複数のフリップフロップ（ＦＦ）（例えば８個のＦＦ）につき一つのレベルシフタで昇圧する構成としている。従って「複数のクロックビットをまとめてクロックゲーティングする」時と同じ要領で、レベルシフタがフリップフロップ（ＦＦ）を駆動できる範囲で（ファンアウト数に無理のない範囲で）最小ビット幅を指定することでレベルシフタのセル数を最適化する。
【００５８】
本実施例では、クロックツリー部２２１内のＣＴＳバッファ群も全て低電圧（０．８Ｖ）で駆動させる構成であり。これによりクロックツリーの末端まで含んだ膨大な数のＣＴＳバッファが全て低電圧でトグルすることになるため電圧削減効果は非常に大きい。
【００５９】
また、通常ＣＴＳ処理によるクロックスキューの最適化では、クロック供給源からフリップフロップ（ＦＦ）へ直接クロックを供給する末端のバッファセル（最終段バッファセル）までのクロック配線遅延を均一化しようとするが、本発明においてはクロック供給源からレベルシフタセルまでのクロックスキューを最適化する構成としている。
【００６０】
すなわち、クロックツリー部は複数のＣＴＳバッファによるクロックスキュー調整を行う回路として設定されるが、本発明の構成では、クロック信号供給源から昇圧部（レベルシフタ）までの経路におけるクロックスキューを考慮したＣＴＳバッファ設定構成を有する。このためクロックが供給されるフリップフロップ（ＦＦ）はレベルシフタセルの近くに配置されることが望ましい。
【００６１】
クロックが供給されるフリップフロップ（ＦＦ）をレベルシフタセルの近くに配置した物理レイアウトの例について図３を参照して説明する。図３は、図２に示すデータ処理回路２２２内の８つのフリップフロップ（ＦＦ）と、データ処理回路２２２に接続されるレベルシフタ２４３の物理レイアウトを示している。図３は半導体集積回路の一部の平面図である。
【００６２】
レベルシフタ２４３は、クロックツリー部２２１の最終段のＣＴＳバッファ２６３からクロック供給がなされ、クロック情報をデータ処理回路２２２内の８つのフリップフロップ（ＦＦ）に供給し、フリップフロップ（ＦＦ）間のデータ転送タイミングを制御する構成となっている。この構成により、レベルシフタセルから８つのフリップフロップ（ＦＦ）に対する配線遅延は均一化されることになり、クロック供給源からレベルシフタセルまでのクロックスキューの最適化と併せて、クロックが供給されるフリップフロップ（ＦＦ）は、クロック供給タイミングが均一化されることになる。
【００６３】
また、本実施例では低電圧の０．８Ｖで駆動されるＣＴＳバッファや、０．８Ｖから１．２Ｖに昇圧されるレベルシフタが機能ブロック内に散らばって配置されるため、０．８Ｖ、１．２Ｖの２系統の電源を有するセルライブラリを用意し、ロジック領域全体に２系統の電源レールを走らせる設定としている。図３に示す０．８Ｖ電源レール３１１、１．２5電源レール３１２である。
【００６４】
図３左側に示す最終段ＣＴＳバッファ２６３から出力されるクロック信号はレベルシフタ２４３で昇圧され、隣接して配置された８個のフリップフロップ（ＦＦ＿１〜ＦＦ＿８）にクロック信号が送られる。レベルシフタからフリップフロップ（ＦＦ）までの配線遅延はＣＴＳ処理されていないためクロックスキューに影響を及ぼすが、図３に示すように８つのフリップフロップ（ＦＦ）をレベルシフタ２４３に隣接して配置する構成とすることによりレベルシフタ２４３から８つのフリップフロップ（ＦＦ）までの配線遅延を均等化、最小化することができる。
【００６５】
以上、図１〜図３を参照して本発明の複数の実施例の構成について説明した。第１実施例、第２実施例とも、データ処理を実行するデータ処理回路には高電圧（例えば１．２Ｖ）を供給し、
実施例１は、
グローバルクロック生成ブロックと、ローカルクロック生成ブロックを低電圧化し、
実施例２は、
グローバルクロック生成ブロックと、ローカルクロック生成ブロックを低電圧化するとともに、さらに、データ処理ブロック内に構成されたクロックツリー部をも低電圧化したクロックネットワーク全体の低電圧化を行った構成である。
【００６６】
いずれの実施例構成においてもクロック信号の供給を受けてデータ処理を実行するデータ処理回路については低電圧化を行っていない。このような構成により、消費電力の低減を実現するとともにデータ処理回路における高い動作周波数でのデータ処理を可能とした構成を実現している。
【００６７】
本発明の構成において高い動作周波数でのデータ処理が可能であることについて、従来の技術、すなわち機能ブロック全体を低電圧化する構成と比較して説明する。
以下、図４〜図６を参照して、
本発明の構成、すなわち、クロック生成ブロック、またはクロック生成ブロックとクロックツリーを含むクロックネットワークを選択的に低電圧化し、データ処理ブロックまたはデータ処理部を高電圧に維持する構成とした本発明の構成と、
従来型の低消費電力構成、すなわち、データ処理回路を含む全体回路を低電圧化した従来構成、
これらの構成における処理について対比して説明する。
【００６８】
図４にデータ処理回路の回路例として、２つのフリップフロップ（ＦＦ１）４０１、フリップフロップ（ＦＦ２）４０２間で信号の受け渡しを行う回路構成を示す。
【００６９】
２つのフリップフロップ（ＦＦ１）４０１、フリップフロップ（ＦＦ２）４０２は、入力するクロック信号［ＣＬＫ］によってタイミングを制御してデータ入出力を行う。
【００７０】
まず、フリップフロップ（ＦＦ１）４０１に取り込まれたデータ（ＤＡＴＡ）は、クロック信号［ＣＬＫ］の立ち上がりでフリップフロップ（ＦＦ１）４０１からＤＡＴＡ＿Ｄ＿１として出力する。
【００７１】
通常フリップフロップ（ＦＦ）間のデータラインには組み合わせ回路が入っているため、フリップフロップ（ＦＦ１）４０１からの出力データ［ＤＡＴＡ＿Ｄ＿１］は、パスの長さに応じた遅延時間を持ったデータ［ＤＡＴＡ＿Ｄ＿２］の信号となって次のフリップフロップ（ＦＦ２）４０２に取り込まれる。フリップフロップ（ＦＦ２）４０２に取り込まれた信号は、クロック信号［ＣＬＫ］の立ち上がりで［ＤＡＴＡ＿２Ｄ］として、フリップフロップ（ＦＦ２）４０２から出力される。
【００７２】
従来の技術、つまり機能ブロック全体を低電圧化する手法を適用した場合の上記回路のタイミングチャートを図５に示す。図５には、
（１）クロック生成ブロック、データ処理ブロックとも高電圧に設定した場合のタイミングチャート、
（２）クロック生成ブロック、データ処理ブロックとも低電圧に設定した場合のタイミングチャート、
これらの２つのタイミングチャートを示している。
【００７３】
図５（１），（２）とも、上から、
（ａ）クロック信号：（ａ１）クロックパルス源信号と、（ａ２）データ処理プロックに対する入力クロック信号
（ｂ）前段フリップフロップ（ＦＦ）４０１に対するデータ［ＤＡＴＡ］入力タイミング
（ｃ）前段フリップフロップ（ＦＦ）４０１からのデータ［ＤＡＴＡ＿Ｄ＿１］出力タイミング
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング
これらの各タイミングを示している。
【００７４】
図５（１），（２）において、それぞれデータ［Ｄ］の移動タイミングを点線矢印で示している。
【００７５】
まず、図５（１）に示す高電圧に設定した場合のタイミングチャートについて説明する。時間［Ｔ１］以前に、データ［Ｄ］が前段フリップフロップ（ＦＦ）４０１に保持されており、
（ｂ）前段フリップフロップ（ＦＦ）４０１に対するデータ［ＤＡＴＡ］入力タイミング
に示すように時間［Ｔ２］において、クロック信号の立ち上がりに応じて、前段フリップフロップ（ＦＦ）４０１から出力される。
この出力タイミングは、時間［Ｔ２］である。
時間［Ｔ１］〜［Ｔ２］は、クロック信号が所定の電圧レベルに到達するために必要となる遅延時間［ｔｄ＿ｃｌｋ＿ｈｉｖ＿ｏｌｄ］である。この遅延時間は、クロック生成ブロックの駆動電圧に応じて変化する。
【００７６】
（ｃ）前段フリップフロップ（ＦＦ）４０１からのデータ［ＤＡＴＡ＿Ｄ＿１］出力に示す時間［Ｔ２］で、出力されたデータ［Ｄ］は、
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング
に示すように、時間［Ｔ３］において、後段フリップフロップ（ＦＦ）４０２に入力される。
時間［Ｔ２］〜［Ｔ３］は、前段フリップフロップ（ＦＦ）４０１と、後段フリップフロップ（ＦＦ）４０２とのパスの長さに応じた遅延時間［ｔｄ＿ｄａｔａ＿ｈｉｖ＿ｏｌｄ］である。この遅延時間は、データ処理ブロックにおける駆動電圧に応じて変化する。
【００７７】
後段フリップフロップ（ＦＦ）４０２に入力されたデータ［Ｄ］は、
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング
に示すように、時間［Ｔ５］において、後段フリップフロップ（ＦＦ）４０２から出力される。
【００７８】
ここで、
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング［Ｔ３］と、
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング［Ｔ５］、
この［Ｔ３］〜［Ｔ５］の期間が、セットアップタイム［ｔｓ＿ｈｉｖ＿ｏｌｄ］である。
【００７９】
図５（１）に示すように、クロック生成ブロックおよびデータ処理ブロックの双方に高電圧供給を行う設定では、比較的長いセットアップタイム［ｔｓ＿ｈｉｖ＿ｏｌｄ］が確保可能となる。
【００８０】
次に、図５（２）に示すシーケンス、すなわち、クロック生成ブロック、データ処理ブロックとも低電圧に設定した場合のタイミングチャートについて説明する。
【００８１】
時間［ｔ１］以前に、データ［Ｄ］が前段フリップフロップ（ＦＦ）４０１に保持されており、
（ｂ）前段フリップフロップ（ＦＦ）４０１に対するデータ［ＤＡＴＡ］入力タイミング
に示すように時間［ｔ２］において、クロック信号の立ち上がりに応じて、前段フリップフロップ（ＦＦ）４０１から出力される。
この出力タイミングは、時間［ｔ２］である。
時間［ｔ１］〜［ｔ２］は、クロック信号が所定の電圧レベルに到達するために必要となる遅延時間［ｔｄ＿ｃｌｋ＿ｌｏｖ＿ｏｌｄ］である。前述したように、この遅延時間は、クロック生成ブロックの駆動電圧に応じて変化する。
【００８２】
高電圧設定とした図５（１）の時間［Ｔ１］〜［Ｔ２］に比較して、低電圧設定とした図５（２）の時間［ｔ１］〜［ｔ２］は長くなっている。これは、クロック生成ブロックに対する供給電圧の低下に伴う現象である。
【００８３】
次に、
（ｃ）前段フリップフロップ（ＦＦ）４０１からのデータ［ＤＡＴＡ＿Ｄ＿１］出力に示す時間［ｔ２］で、出力されたデータ［Ｄ］は、
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング
に示すように、時間［ｔ３］において、後段フリップフロップ（ＦＦ）４０２に入力される。
時間［ｔ２］〜［ｔ３］は、前段フリップフロップ（ＦＦ）４０１と、後段フリップフロップ（ＦＦ）４０２とのパスの長さに応じた遅延時間［ｔｄ＿ｄａｔａ＿ｌｏｖ＿ｏｌｄ］である。この遅延時間は、前述したように、データ処理ブロックにおける駆動電圧に応じて変化する。
【００８４】
高電圧設定とした図５（１）の時間［Ｔ２］〜［Ｔ３］に比較して、低電圧設定とした図５（２）の時間［ｔ２］〜［ｔ３］は長くなっている。これは、データ処理ブロックに対する供給電圧の低下に伴う現象である。
【００８５】
後段フリップフロップ（ＦＦ）４０２に入力されたデータ［Ｄ］は、
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング
に示すように、時間［ｔ５］において、後段フリップフロップ（ＦＦ）４０２から出力される。
【００８６】
ここで、
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング［ｔ３］と、
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング［ｔ５］、
この［ｔ３］〜［ｔ５］の期間が、セットアップタイム［ｔｓ＿ｌｏｖ＿ｏｌｄ］である。
【００８７】
高電圧設定とした図５（１）の時間［Ｔ３］〜［Ｔ５］に比較して、低電圧設定とした図５（２）の時間［ｔ３］〜［ｔ５］は短くなっている。すなわちセットアップ時間が短くなってしまっている。これは、データ処理ブロックに対する供給電圧の低下に伴う現象である。
【００８８】
このように、データ処理ブロックの供給電圧を低下させると、十分なセットアップタイムが確保できなくなる。これは、結果として、データ処理回路の動作周波数を高くできないということになる。
【００８９】
次に、図６を参照して本発明の構成、すなわち、クロック生成ブロック、またはクロック生成ブロックとクロックツリーを含むクロックネットワークを選択的に低電圧化し、データ処理ブロックまたはデータ処理部を高電圧化した場合のタイミングチャートについて説明する。
【００９０】
図６も図５と同様、図４に示すフリップフロップ４０１，４０２の動作タイミングを示しており、
（１）クロック生成ブロック、データ処理ブロックとも高電圧に設定した場合のタイミングチャート、
（２）クロック生成ブロックを低電圧化して、データ処理ブロックは高電圧に設定した場合のタイミングチャート、
これらの２つのタイミングチャートを示している。
【００９１】
図６（１），（２）とも、上から、
（ａ）クロック信号：（ａ１）クロックパルス源信号と、（ａ２）データ処理プロックに対する入力クロック信号
（ｂ）前段フリップフロップ（ＦＦ）４０１に対するデータ［ＤＡＴＡ］入力タイミング
（ｃ）前段フリップフロップ（ＦＦ）４０１からのデータ［ＤＡＴＡ＿Ｄ＿１］出力タイミング
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング
これらの各タイミングを示している。
【００９２】
図６（１），（２）において、それぞれデータ［Ｄ］の移動タイミングを点線矢印で示している。
【００９３】
図６（１）に示す高電圧に設定した場合のタイミングチャートは、図５（１）の設定と全く同様であるので説明を省略する。図６（２）に示すシーケンス、すなわち、クロック生成ブロック、またはクロック生成ブロックとクロックツリーを含むクロックネットワークを選択的に低電圧化し、データ処理ブロックまたはデータ処理部を高電圧化した場合のタイミングチャートについて説明する。
【００９４】
時間［ｔ１］以前に、データ［Ｄ］が前段フリップフロップ（ＦＦ）４０１に保持されており、
（ｂ）前段フリップフロップ（ＦＦ）４０１に対するデータ［ＤＡＴＡ］入力タイミング
に示すように時間［ｔ２］において、クロック信号の立ち上がりに応じて、前段フリップフロップ（ＦＦ）４０１から出力される。
この出力タイミングは、時間［ｔ２］である。
時間［ｔ１］〜［ｔ２］は、クロック信号が所定の電圧レベルに到達するために必要となる遅延時間［ｔｄ＿ｃｌｋ＿ｌｏｖ＿ｎｅｗ］である。前述したように、この遅延時間は、クロック生成ブロックの駆動電圧に応じて変化する。
【００９５】
機能ブロック全体を高電圧設定とした図６（１）の時間［Ｔ１］〜［Ｔ２］に比較して、クロック生成ブロックなどを低電圧設定とした図６（２）の時間［ｔ１］〜［ｔ２］は長くなっている。これは、クロック生成ブロックに対する供給電圧の低下に伴う現象であり、この部分は、図５（１）と（２）の関係と同様である。
【００９６】
次に、
（ｃ）前段フリップフロップ（ＦＦ）４０１からのデータ［ＤＡＴＡ＿Ｄ＿１］出力に示す時間［ｔ２］で、出力されたデータ［Ｄ］は、
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング
に示すように、時間［ｔ３］において、後段フリップフロップ（ＦＦ）４０２に入力される。
時間［ｔ２］〜［ｔ３］は、前段フリップフロップ（ＦＦ）４０１と、後段フリップフロップ（ＦＦ）４０２とのパスの長さに応じた遅延時間［ｔｄ＿ｄａｔａ＿ｌｏｖ＿ｎｅｗ］である。この遅延時間は、前述したように、データ処理ブロックにおける駆動電圧に応じて変化する。
【００９７】
全機能ブロックを高電圧設定とした図６（１）の時間［Ｔ２］〜［Ｔ３］（［ｔｄ＿ｄａｔａ＿ｈｉｏｖ＿ｎｅｗ］）と、クロック生成ブロックなどを低電圧設定とし、データ処理部を高電圧設定とした図６（２）の時間［ｔ２］〜［ｔ３］とは同じ遅延時間となっている。すなわち、
［ｔｄ＿ｄａｔａ＿ｌｏｖ＿ｎｅｗ］＝［ｔｄ＿ｄａｔａ＿ｈｉｖ＿ｎｅｗ］
となっている。
これは、図６（１），（２）ともデータ処理部には同じ高電圧（例えば１．２Ｖ）が共杞憂されており、遅延は同じ時間となるためである。
【００９８】
次に、後段フリップフロップ（ＦＦ）４０２に入力されたデータ［Ｄ］は、
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング
に示すように、時間［ｔ５］において、後段フリップフロップ（ＦＦ）４０２から出力される。
【００９９】
ここで、
（ｄ）後段フリップフロップ（ＦＦ）４０２に対するデータ［ＤＡＴＡ＿Ｄ＿２］入力タイミング［ｔ３］と、
（ｅ）後段フリップフロップ（ＦＦ）４０２からのデータ［ＤＡＴＡ＿２Ｄ］出力タイミング［ｔ５］、
この［ｔ３］〜［ｔ５］の期間が、セットアップタイム［ｔｓ＿ｌｏｖ＿ｎｅｗ］である。
【０１００】
全機能ブロックを高電圧設定とした図６（１）の時間［Ｔ３］〜［Ｔ５］に比較して、クロック生成ブロックなどを低電圧設定とし、データ処理部を高電圧設定とした図６（２）の時間［ｔ３］〜［ｔ５］はほぼ同様の時間であり、図５（２）と異なり、
セットアップ時間が短くなっていない。これは、データ処理ブロックに対する供給電圧を低下させていないためである。
【０１０１】
このように、データ処理ブロックの供給電圧を低下させることなく高電圧に維持する構成とすることで、十分なセットアップタイムが確保できる。これは、結果として、データ処理回路の動作周波数を高くすることを可能とするものである。
【０１０２】
このように、本発明の構成では、クロック生成ブロック、またはクロック生成ブロックとクロックツリーを含むクロックネットワークを選択的に低電圧化し、データ処理ブロックまたはデータ処理部を高電圧化する構成としたことにより、低消費電力が実現され、さらに十分なセットアップ時間の確保によりデータ処理部での動作周波数を高めることが可能となる。
【０１０３】
最後に本手法を用いた場合の消費電力削減効果について具体的な数値を用いて考察してみる。例えば近年のある画像処理ＬＳＩにおいてはロジック全体の消費電力の内、クロックの消費電力が４割近くを占める。さらにコントローラー系の機能ブロックにのみ着目してみると実に全体の８割以上の電力がクロック系であるケースもある。
【０１０４】
そこで、クロック系電力がそれぞれ全体の４０％、８０％を占めるケースでクロックのロジック電圧を１．２Ｖ→０．８Ｖに削減できた場合の電力削減効果を見積もってみる。全機能ブロックに高電圧（１．２Ｖ）を供給した場合の消費電力を［１］として、クロック系電力がそれぞれ全体の４０％、８０％を占める場合の消費電力［Ｘ］として、削減率＝［１］−［Ｘ］として計算する。
【０１０５】
クロック系電力４０％の場合は、
削減率＝［１］−［Ｘ］
＝１−｛（０．４×０．８２＋０．６×１．２２）／１．２２｝
＝０．２２→２２％削減
クロック系電力８０％の場合は。
削減率＝［１］−［Ｘ］
＝１−｛（０．８×０．８２＋０．２×１．２２）／１．２２｝
＝０．４５→４５％削減
【０１０６】
このように、クロック生成ブロックを選択的に低電圧化する構成、あるいは、クロック生成ブロックとクロックツリーを含むクロックネットワークを選択的に低電圧化することにより大幅な消費電力の削減が可能となる。さらに、本発明を適用することによりセットアップタイム、つまりＬＳＩの最大動作周波数に影響を及ぼさずに消費電力をほぼ半減化できる。
【０１０７】
以上、特定の実施例を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が実施例の修正や代用を成し得ることは自明である。すなわち、例示という形態で本発明を開示してきたのであり、限定的に解釈されるべきではない。本発明の要旨を判断するためには、特許請求の範囲の欄を参酌すべきである。
【産業上の利用可能性】
【０１０８】
以上、説明したように、本発明の一実施例の構成では、クロック信号生成処理を実行するクロック生成部と、クロック生成部の生成するクロックを入力してデータ処理を実行するデータ処理部とを区分し、クロック生成部に対する供給電力をデータ処理部に比較して相対的に低い低電圧（例えば０．８Ｖ）としたので、回路全体の消費電力が削減される。また、データ処理部に対しては高電圧（例えば１．２Ｖ）を供給する構成としたので、データ処理部では高い動作周波数のデータ処理を行うことが可能となる。
【図面の簡単な説明】
【０１０９】
【図１】本発明の一実施例の半導体集積回路の構成例について説明する図である。
【図２】本発明の一実施例の半導体集積回路の構成例について説明する図である。
【図３】本発明の一実施例の半導体集積回路構成におけるレベルシフタとフリップフロップ（ＦＦ）の物理的配置例について説明する図である。
【図４】本発明の一実施例の半導体集積回路中のデータ処理回路を構成するフリップフロップ（ＦＦ）について説明する図である。
【図５】従来型の半導体集積回路におけるデータ処理のタイミングチャートについて説明する図である。
【図６】本発明の一実施例の半導体集積回路におけるデータ処理のタイミングチャートについて説明する図である。
【符号の説明】
【０１１０】
１００  半導体集積回路
１０１  水晶振動子
１０２  ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）
１１０  クロック生成ブロック
１１１〜１１３  分周／ＣＧ部
１２０，１４０，１６０  機能ブロック
１２１，１２２，１４１，１４２，１６１，１６２  データ処理ブロック
１３０，１５０，１７０  ローカルクロック生成ブロック
１９０  電力制御ブロック
２００  機能ブロック
２１０  ローカルクロック生成ブロック
２１１，２１２  分周／ＣＧ部
２２０  データ処理ブロック
２２１  クロックツリー部
２２２  データ処理部
２３０  データ処理ブロック
２４１〜２４３  レベルシフタ
２５１，２６１〜２６３  ＣＴＳバッファ
３１１  ０．８Ｖ電源レール
３１２  １．２Ｖ電源レール
４０１  フリップフロップ（ＦＦ１）
４０２  フリップフロップ（ＦＦ２）
【図１】
2009070980.tif 000003
【図２】
2009070980.tif 000004
【図３】
2009070980.tif 000005
【図４】
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【図５】
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【図６】
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