(57)【要約】【課題】画像表示品質を大きく低下させることなく、かつ消費電力を抑制したディザ処理を行うプラズマディスプレイ装置を提供する。【解決手段】画像信号処理回路４１はディザ処理を行うディザ処理回路６３とディザ処理を行う画素数を算出するディザ画素算出回路６４とを備え、ディザ処理回路６３は、ディザ画素算出回路の算出した画素数が画素数しきい値未満の場合には１つの表示電極対と１つのデータ電極との交差する位置に形成される１つの放電セル毎にディザ要素を有するディザマトリクスを用いてディザ処理を行い、ディザ画素算出回路６４の算出した画素数が画素数しきい値以上の場合には隣り合う複数の表示電極対と１つのデータ電極との交差する位置に形成される複数の放電セルに同一のディザ要素を有するディザマトリクスを用いてディザ処理を行う。【選択図】図７
2009086407.tif 000002
【特許請求の範囲】
【請求項１】
表示電極対とデータ電極との交差する部分に形成される放電セルを複数配列したプラズマディスプレイパネルと、ディザ処理を用いて擬似的に階調を増加させる画像信号処理回路とを備えたプラズマディスプレイ装置であって、
前記画像信号処理回路は、ディザ処理を行うディザ処理回路と、ディザ処理を行う画素数を算出するディザ画素算出回路とを備え、
前記ディザ処理回路は、
前記ディザ画素算出回路の算出した画素数が画素数しきい値未満の場合には、１つの表示電極対と１つのデータ電極との交差する位置に形成される１つの放電セル毎にディザ要素を有するディザマトリクスを用いてディザ処理を行い、
前記ディザ画素算出回路の算出した画素数が画素数しきい値以上の場合には、隣り合う複数の表示電極対と１つのデータ電極との交差する位置に形成される複数の放電セルに同一のディザ要素を有するディザマトリクスを用いてディザ処理を行うことを特徴とするプラズマディスプレイ装置。
【請求項２】
前記ディザ画素算出回路の算出した画素数が増加するときの画素数しきい値は、前記ディザ画素算出回路の算出した画素数が減少するときの画素数しきい値よりも大きい値に設定されていることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記画像信号処理回路は、赤の画像信号、緑の画像信号、青の画像信号のそれぞれに対してディザ処理を行い、赤の画像信号に対する画素数しきい値および青の画像信号に対する画素数しきい値は、緑の画像信号に対する画素数しきい値よりも小さい値に設定されていることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを用いたプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイ装置に用いられるプラズマディスプレイパネル（以下、「パネル」と略記する）は、対向配置された前面基板と背面基板との間に多数の放電セルが形成されている。前面基板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面基板にはデータ電極が平行に複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面基板と背面基板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極との交差する部分に放電セルが形成される。
【０００３】
パネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドで構成した上で、放電セルを点灯させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して放電セルで書込み放電を発生させ壁電荷を形成する。そして維持期間では表示電極対に交互に維持パルスを印加し、書込み放電を発生させた放電セルで維持放電を発生させて発光させることにより画像を表示する。
【０００４】
このようなサブフィールド法を用いて多階調表示を行う画像表示装置では、動画表示中に擬似輪郭（動画擬似輪郭）が現れ画質を劣化させることが知られている。そこで動画擬似輪郭を抑制する方法として、例えば、画像表示装置の各画素が実際に表示する階調を動画擬似輪郭の発生しない階調のみとし、それ以外の階調は画像信号にディザ処理を用いて擬似的に表示する方法が提案されている（例えば、特許文献１）。
【０００５】
しかしディザ処理を行うと、発光する画素と発光しない画素とが隣接する確率が高くなり、データ電極駆動回路の消費電力が大きくなるという問題があった。この問題を解決する方法として、例えば特許文献２には、走査電極を複数のグループに分割し、１つのグループの走査電極に順次走査パルスを印加した後、他のグループの走査電極に順次走査パルスを印加する方法が開示されている。
【特許文献１】特開２００４−８８４０４号公報
【特許文献２】特開２００６−６５２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献２に記載の方法によれば、ディザ処理の結果に応じて走査電極の駆動方法を決定する。しかしながら、走査電極に印加する走査パルスの順序を変更するためには走査電極駆動回路の回路構成が複雑になる。また走査電極に印加する走査パルスの順序を変更するとそれぞれのデータ電極に印加する書込みパルスの順序もそれに合わせて入れ替えなければならず、駆動回路の制御も煩雑になるといった課題があった。
【０００７】
本発明はこれらの課題に鑑みなされたものであり、画像表示品質を大きく低下させることなく、かつ消費電力を抑制したディザ処理を行うプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、表示電極対とデータ電極との交差する部分に形成される放電セルを複数配列したプラズマディスプレイパネルと、ディザ処理を用いて擬似的に階調を増加させる画像信号処理回路とを備えたプラズマディスプレイ装置であって、画像信号処理回路はディザ処理を行うディザ処理回路とディザ処理を行う画素数を算出するディザ画素算出回路とを備え、ディザ処理回路は、ディザ画素算出回路の算出した画素数が画素数しきい値未満の場合には１つの表示電極対と１つのデータ電極との交差する位置に形成される１つの放電セル毎にディザ要素を有するディザマトリクスを用いてディザ処理を行い、ディザ画素算出回路の算出した画素数が画素数しきい値以上の場合には隣り合う複数の表示電極対と１つのデータ電極との交差する位置に形成される複数の放電セルに同一のディザ要素を有するディザマトリクスを用いてディザ処理を行うことを特徴とする。この構成により、画像表示品質を大きく低下させることなく、かつ消費電力を抑制したディザ処理を行うプラズマディスプレイ装置を提供することができる。
【０００９】
また本発明のプラズマディスプレイ装置は、ディザ画素算出回路の算出した画素数が増加するときの画素数しきい値が、ディザ画素算出回路の算出した画素数が減少するときの画素数しきい値よりも大きい値に設定されていてもよい。この構成により、ディザマトリクスの切換わる頻度を減らし、チラツキを抑制することができる。
【００１０】
また本発明のプラズマディスプレイ装置の画像信号処理回路は、赤の画像信号、緑の画像信号、青の画像信号のそれぞれに対してディザ処理を行い、赤の画像信号に対する画素数しきい値および青の画像信号に対する画素数しきい値は、緑の画像信号に対する画素数しきい値よりも小さい値に設定されていてもよい。この構成により、より効果的に消費電力を抑制することができる。
【発明の効果】
【００１１】
本発明によれば、画像表示品質を大きく低下させることなく、かつ消費電力を抑制したディザ処理を行うプラズマディスプレイ装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
【００１３】
（実施の形態）
図１は、本発明の実施の形態に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
【００１４】
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばネオンとキセノンの混合ガスが放電ガスとして封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
【００１５】
なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
【００１６】
図２は、本発明の実施の形態に用いるパネル１０の電極配列図である。パネル１０には、行方向（ライン方向）に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。
【００１７】
このように配列された電極間には電極間容量が存在する。図３は、本発明の実施の形態に用いるパネル１０の電極間容量を模式的に示した図であり、データ電極Ｄ１〜Ｄｍに関係する電極間容量を示している。表示電極対とデータ電極とが交差している部分のそれぞれには電極間容量Ｃｓが存在する。また、隣接するデータ電極の間のそれぞれには電極間容量Ｃｄが存在する。図３には、５本の走査電極ＳＣｉ〜ＳＣｉ＋４および維持電極ＳＵｉ〜ＳＵｉ＋４と６本のデータ電極Ｄｊ〜Ｄｊ＋５との交差部分の電極間容量Ｃｓ、および６本のデータ電極Ｄｊ〜Ｄｊ＋５の間の電極間容量Ｃｄを図示している。ただし、走査電極ＳＣｉと維持電極ＳＵｉとからなる表示電極対を１本の太い横線で示し、表示電極対とデータ電極Ｄｊとの間の電極間容量をＣｓで示した。
【００１８】
次に、パネル１０を駆動する方法について説明する。本実施の形態においては、階調を表示する方法としていわゆるサブフィールド法を用いている。サブフィールド法は１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う方法である。
【００１９】
本実施の形態においては、１フィールド期間を、例えば９のサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第９ＳＦ）に分割し、各サブフィールドはそれぞれ（「１」、「２」、「４」、「８」、「１６」、「３２」、「４８」、「６４」、「８０」）の輝度重みを持つものとして設定されているとして以下に説明する。しかし、本発明は、サブフィールド数、輝度重みが上記に限定されるものではない。
【００２０】
各サブフィールドは初期化期間、書込み期間、維持期間を有する。図４は、本発明の実施の形態に用いるパネル１０の各電極に印加する駆動電圧波形を示す図であり、図４には２つのサブフィールドに対する駆動電圧波形を示しているが、他のサブフィールドにおける駆動電圧波形もほぼ同様である。
【００２１】
サブフィールドの初期化期間では、データ電極Ｄ１〜Ｄｍおよび維持電極ＳＵ１〜ＳＵｎに０（Ｖ）を印加するとともに、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｉ１から電圧Ｖｉ２に向かって緩やかに上昇するランプ電圧を印加する。その後、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ１を印加するとともに、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｉ３から電圧Ｖｉ４に向かって緩やかに下降するランプ電圧を印加する。すると各放電セルで微弱な初期化放電が発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。なお、初期化期間の動作としては、図４の第２ＳＦの初期化期間に示したように、走査電極ＳＣ１〜ＳＣｎに対して緩やかに下降するランプ電圧を印加するだけでもよい。
【００２２】
続く書込み期間では、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２を、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｃを、データ電極Ｄ１〜Ｄｍに０（Ｖ）をそれぞれ印加する。次に、１ライン目の走査電極ＳＣ１に走査パルス電圧Ｖａを印加するとともに、発光すべき放電セルに対応するデータ電極Ｄｋ（ｋ＝１〜ｍ）に書込みパルス電圧Ｖｄを印加する。すると走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとが同時に印加された１ライン目の放電セルでは書込み放電が発生し、走査電極ＳＣ１および維持電極ＳＵ１に壁電荷を蓄積する書込み動作が行われる。
【００２３】
次に、２ライン目の走査電極ＳＣ２に走査パルス電圧Ｖａを印加するとともに、発光すべき放電セルに対応するデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。すると走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとが同時に印加された２ライン目の放電セルでは書込み放電が発生し、書込み動作が行われる。以上の書込み動作をｎライン目の放電セルに至るまで繰り返し、発光すべき放電セルに対して選択的に書込み放電を発生させ壁電荷を形成する。
【００２４】
なお図３に示したように、各データ電極Ｄｊは容量性の負荷である。従って書込み期間において、各データ電極に印加する電圧を接地電位０（Ｖ）から書込みパルス電圧Ｖｄへ、あるいは書込みパルス電圧Ｖｄから接地電位０（Ｖ）へ切換える毎にこの容量を充放電しなければならない。そしてその充放電の回数が多いと、後述するデータ電極駆動回路の消費電力も多くなる。
【００２５】
続く維持期間では、維持電極ＳＵ１〜ＳＵｎに０（Ｖ）を印加する。そして走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓを印加する。すると、書込み放電を起こした放電セルでは維持放電が起こり発光する。
【００２６】
次に、走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加するとともに、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓを印加する。すると維持放電を起こした放電セルでは再び維持放電が起こり発光する。以降、輝度重みに応じた維持パルスを走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に印加して、放電セルを発光させる。その後、走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓを印加し維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ１を印加していわゆる壁電荷消去を行い第１ＳＦの維持期間を終了する。
【００２７】
続くサブフィールドにおいても、上述したサブフィールドの動作と同様の動作を繰り返すことにより放電セルを発光させ、画像を表示している。
【００２８】
次に、画像信号の階調とその階調を表示するために発光させるサブフィールドとの関係（以下、「コーディング」と略記する）について説明する。図５は、本発明の実施の形態におけるコーディングを示す図である。「サブフィールド」の欄の「１」は対応するサブフィールドが発光することを示している。また、動画表示階調には「動画表示階調」の欄に「●」を記して示し、ディザ階調には「ディザ階調」の欄に「●」を記して示している。
【００２９】
動画擬似輪郭は、隣接する画素間の階調の差がわずかであるにもかかわらず発光するサブフィールドのパターンの差が大きいところで発生しやすい。例えば、隣接する画素の階調が「７」と「８」の場合や、「１５」と「１６」等の場合である。そこで、発光するサブフィールドのパターンの差が大きくならない階調を選択し、それらを動画の表示に使用する階調（以下、「動画表示階調」と略記する）としている。
【００３０】
本実施の形態においては、発光させるサブフィールドより小さい重みを持つ全てのサブフィールドが発光するような階調および階調「０」を動画表示階調とした。従って動画表示階調は（「０」、「１」、「３」、「７」、「１５」、「３１」、「６３」、「１１１」、「１７５」、「２５５」）となる。例えば動画表示階調「３１」は、第５ＳＦ以下の重みを持つサブフィールドが全て発光し第６ＳＦ以上のサブフィールドが全て非発光である。これらの動画表示階調は、その値が増加するにつれて発光させるサブフィールド数も単調に増加していくため、動画表示階調の中で値の近い階調の画素が隣接しても、発光するサブフィールドと非発光のサブフィールドのパターンに大きな差がなくなり、動画擬似輪郭が発生しない。
【００３１】
しかしながら、表示する階調を動画表示階調だけに制限すると階調表示能力も低下することになる。そこで本実施の形態においては、後でディザ処理を行い擬似的に階調を４倍に増やすことを見越して、それぞれの動画表示階調間を４等分するように３つの階調をほぼ等間隔で挿入している。これら動画表示階調間に挿入した階調を、以下「ディザ階調」と称し、本実施の形態においては、（「２」、「４」、「５」、「６」、「９」、「１１」、「１３」、「１９」、「２３」、「２７」、「３９」、「４７」、「５５」、「７５」、「８７」、「９９」、「１２７」、「１４３」、「１５９」、「１９５」、「２１５」、「２３５」）の各階調がこれに該当する。
【００３２】
次に、ディザ処理について説明する。本実施の形態においては、階調を擬似的に４倍に増やす構成であるので、ディザ階調のそれぞれに対して４つのディザ要素ｄ１〜ｄ４を図５に示したように設定している。ディザ要素ｄ１〜ｄ４のそれぞれは以下のようにして設定する。まず、動画表示階調に対しては全てのディザ要素を「０」とおく。次に、動画表示階調間を４等分するために挿入された３つのディザ階調のうち最も小さい階調に対しては、４つのディザ要素のうち３つを、当該階調以下で最も大きい動画表示階調と当該階調との差とし、残りの１つを、当該階調以上で最も小さい動画表示階調と当該階調との差とする。動画表示階調間を４等分するために挿入された３つのディザ階調のうち２番目に小さい階調に対しては、４つのディザ要素のうち２つを、当該階調以下で最も大きい動画表示階調と当該階調との差とし、残りの２つを、当該階調以上で最も小さい動画表示階調と当該階調との差とする。動画表示階調間を４等分するために挿入された３つのディザ階調のうち最も大きい階調に対しては、４つのディザ要素のうち１つを、当該階調以下で最も大きい動画表示階調と当該階調との差とし、残りの３つを、当該階調以上で最も小さい動画表示階調と当該階調との差とする。
【００３３】
例えば、ディザ階調「１１」は、動画表示階調「７」と「１５」の間に挿入された３つのディザ階調「９」、「１１」、「１３」のうち２番目に小さいディザ階調である。そして当該階調以下で最も大きい動画表示階調「７」と当該階調「１１」との差は「−４」であり、当該階調以上で最も小さい動画表示階調「１５」と当該階調「１１」との差は「４」である。従って４つのディザ要素ｄ１〜ｄ４は、ｄ１＝「−４」、ｄ２＝「−４」、ｄ３＝「４」、ｄ４＝「４」となる。
【００３４】
このようにして４つのディザ要素を設定することにより、動画表示階調にディザ要素が加算された４つの階調の平均値として、擬似的にディザ階調を表示することができる。例えばディザ階調「１１」に対しては、階調「１１」にディザ要素ｄ１を加算した階調「７」と、ディザ要素ｄ２を加算した階調「７」と、ディザ要素ｄ３を加算した階調「１５」と、ディザ要素ｄ４を加算した階調「１５」との平均値、（７＋７＋１５＋１５）／４として擬似的に表示される。このように、もとのディザ階調「１１」を動画表示階調のみで擬似的に表現することができる。
【００３５】
図６は、本発明の実施の形態におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
【００３６】
画像信号処理回路４１は、動画擬似輪郭を防ぐための処理を画像信号に施すとともに、サブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データを出力する。
【００３７】
データ電極駆動回路４２は、ｍ本のデータ電極Ｄ１〜Ｄｍのそれぞれに書込みパルス電圧Ｖｄまたは０（Ｖ）を印加するためのｍ個のスイッチ回路４２（１）〜４２（ｍ）を備えている。そして画像信号処理回路４１から出力された画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。
【００３８】
タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして各回路の動作を制御する各種のタイミング信号を発生し、それぞれの回路へ供給する。走査電極駆動回路４３はタイミング信号に基づいて各走査電極ＳＣ１〜ＳＣｎをそれぞれ駆動する。維持電極駆動回路４４はタイミング信号に基づいて維持電極ＳＵ１〜ＳＵｎを駆動する。
【００３９】
図７は、本発明の実施の形態におけるプラズマディスプレイ装置１００の画像信号処理回路４１の回路ブロック図である。画像信号処理回路４１は、ＲＧＢ分離回路５２、動画領域検出回路５３、Ｒ信号処理回路５５、Ｇ信号処理回路５６、Ｂ信号処理回路５７を備えている。ＲＧＢ分離回路５２は、入力した画像信号を赤、緑、青の各色に対応した画像信号に分離する。動画領域検出回路５３は入力された画像信号から動画領域を検出する。
【００４０】
Ｒ信号処理回路５５は、階調制限回路６２、ディザ処理回路６３、ディザ画素算出回路６４、遅延回路６５、遅延回路６６、選択回路６７、ＳＦ変換回路６８を備えている。階調制限回路６２は、赤の画像信号の階調を、動画擬似輪郭の発生しにくい動画表示階調と、ディザ処理を行うことにより動画表示階調に変換可能なディザ階調とに制限する。ディザ画素算出回路６４は、動画領域であってかつディザ処理を行う画素数を算出し、画素数しきい値と比較した結果を出力する。ディザ処理回路６３は、階調制限回路６２で制限された画像信号にディザ処理を行って動画擬似輪郭の発生しにくい階調に変換する。このとき詳しくは後述するが、ディザ画素算出回路６４の算出した画素数に応じてディザマトリクスを切換えてディザ処理を行う。遅延回路６５および遅延回路６６は、階調制限処理およびディザ処理を行った画像信号とそれらの処理を行わない画像信号とのタイミングを合わせるために設けている。選択回路６７は、動画領域検出回路５３の検出出力に基づき、動画領域ではディザ処理回路６３の出力を遅延した遅延回路６６の出力を選択し、それ以外の領域では遅延回路６５の出力を選択する。ＳＦ変換回路６８は、選択回路６７の出力を、サブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。
【００４１】
Ｇ信号処理回路５６もＲ信号処理回路５５と同様に、階調制限回路、ディザ処理回路、ディザ画素算出回路、遅延回路、遅延回路、選択回路、ＳＦ変換回路を備え、Ｒ信号処理回路５５のそれぞれの回路と同様の動作を緑の画像信号に対して行う。Ｂ信号処理回路５７についても同様の動作を青の画像信号に対して行う。
【００４２】
次にディザ処理回路６３について詳細に説明する。図８は、本発明の実施の形態におけるプラズマディスプレイ装置１００のディザ処理回路６３の詳細を示す回路ブロック図である。ディザ処理回路６３は、ディザ要素テーブル７１、ディザマトリクス切換回路７２、ディザ要素加算回路７３を有する。ディザ要素テーブル７１は入力した画像信号の階調に応じて図５に示したディザ要素ｄ１〜ｄ４を出力する。ディザマトリクス切換回路７２は、ディザ画素算出回路６４の出力に基づきディザマトリクスを切換えるとともに、ディザ要素ｄ１〜ｄ４のうちの対応するディザ要素を選択して出力する。ディザ要素加算回路７３は、階調制限回路６２で階調制限された画像信号とディザマトリクス切換回路７２から出力されたディザ要素とを加算する。
【００４３】
ディザマトリクス切換回路７２は、選択回路８１〜８３、画素反転信号生成回路８４、ライン反転信号生成回路８５、１／２分周回路８６、選択回路８７を有する。選択回路８１〜８３は、ディザ要素ｄ１〜ｄ４から１つのディザ要素を選択する。画素反転信号生成回路８４は、タイミング発生回路４５から出力される画素クロックを１／２分周して画素毎に反転する画素反転信号を生成する。ライン反転信号生成回路８５は、タイミング発生回路４５から出力されるラインクロックを１／２分周してライン毎に反転するライン反転信号を生成する。１／２分周回路８６はライン反転信号をさらに１／２分周して、２ライン毎に反転する２ライン反転信号を生成する。選択回路８７は、ディザ画素算出回路６４の出力に基づき、ライン反転信号と２ライン反転信号とのいずれかを選択する。
【００４４】
図９は、本発明の実施の形態におけるプラズマディスプレイ装置１００のディザ処理回路６３の動作を示す図であり、図９（ａ）は２画素×２ラインのディザマトリクスを用いたディザ処理を、図９（ｂ）は２画素×４ラインのディザマトリクスを用いたディザ処理をそれぞれ示している。そして、図９（ａ）および図９（ｂ）の太い破線で囲った範囲がそれぞれのディザマトリクスを示している。なお、１つの画素は、赤の蛍光体層を有する放電セル、緑の蛍光体層を有する放電セルおよび青の蛍光体層を有する放電セルの３つの放電セルで構成されている。
【００４５】
まず、ディザ処理回路６３の選択回路８７がライン反転信号を選択した場合の動作について説明する。選択回路８１は画素反転信号によりディザ要素ｄ１とディザ要素ｄ３とを画素毎に切換えて出力し、選択回路８２はディザ要素ｄ４とディザ要素ｄ２とを画素毎に切換えて出力する。そして選択回路８３はライン反転信号により選択回路８１の出力と選択回路８２の出力とを切換えて出力する。そのため図９（ａ）に示したように、１ライン目ではディザ要素ｄ１とディザ要素ｄ３とが画素毎に交互に出力され、２ライン目ではディザ要素ｄ４とディザ要素ｄ２とが画素毎に交互に出力される。これが繰り返されるので、ディザ処理回路６３は、赤、緑、青のそれぞれの画像信号に対して、１つの放電セル毎にディザ要素を有する２画素×２ラインのディザマトリクスによるディザ処理を行うことになる。
【００４６】
次に、選択回路８７が２ライン反転信号を選択した場合の動作について説明する。選択回路８１はディザ要素ｄ１とディザ要素ｄ３とを画素毎に切換えて出力し、選択回路８２はディザ要素ｄ４とディザ要素ｄ２とを画素毎に切換えて出力する。しかし、選択回路８３は２ライン反転信号により選択回路８１の出力と選択回路８２の出力とを切換えて出力する。そのため図９（ｂ）に示したように、２ライン目では１ライン目と同様にディザ要素ｄ１とディザ要素ｄ３とが画素毎に交互に出力され、４ライン目では３ライン目と同様にディザ要素ｄ４とディザ要素ｄ２とが画素毎に交互に出力される。これが繰り返されるので、ディザ処理回路６３は、赤、緑、青のそれぞれの画像信号に対して、１つのデータ電極と２つの表示電極対との交差する位置に形成される２つの放電セルに同一のディザ要素を有する２画素×４ラインのディザマトリクスを用いてディザ処理を行うことになる。
【００４７】
このように本実施の形態のディザ処理回路６３は、２画素×２ラインおよび２画素×４ラインのいずれかのディザマトリクスを用いてディザ処理を行う。そして、ディザ画素算出回路６４の算出した画素数が画素数しきい値未満の場合には、１つのデータ電極と１つの表示電極対との交差する位置に形成される１つの放電セル毎にディザ要素を有する２画素×２ラインのディザマトリクスを用いてディザ処理を行い、ディザ画素算出回路６４の算出した画素数が画素数しきい値以上の場合には、隣り合う２つの表示電極対と１つのデータ電極との交差する位置に形成される２つの放電セルに同一のディザ要素を有する２画素×４ラインのディザマトリクスを用いてディザ処理を行う。
【００４８】
このように、ディザマトリクスの大きさを切換えてディザ処理を行う理由は以下の通りである。
【００４９】
２画素×２ラインのディザマトリクスを用いたディザ処理を行うと、市松状のパターンが発生する。例えば、階調「１１」を表示する場合、階調「７」と階調「１５」とが市松状に並ぶことになる。しかしこのような市松状のパターンを表示するとデータ電極駆動回路４２の消費電力が大きくなり、好ましくない。
【００５０】
図１０は、階調「７」と階調「１５」とが市松状に並んだパターンを示す図であり、２画素×５ライン、すなわち６×５＝３０の放電セルに対応する画素について図示している。ここで、図１０（ａ）は各放電セルの階調を示し、図１０（ｂ）は第１ＳＦ〜第３ＳＦにおける書込み動作の有無を示し、図１０（ｃ）は第４ＳＦにおける書込み動作の有無を示し、図１０（ｄ）は第５ＳＦ〜第９ＳＦにおける書込み動作の有無を示している。なお図１０（ｂ）、図１０（ｃ）、図１０（ｄ）の「１」は書込み動作のある放電セルを示し、「０」は書込み動作のない放電セルを示している。
【００５１】
図１１は、図１０に示した市松状のパターンを表示する場合のデータ電極駆動回路４２の消費電力を見積もるための図であり、第４ＳＦの書込み期間における走査電極ＳＣｉ〜ＳＣｉ＋４に印加する走査パルスと、データ電極Ｄｊ〜Ｄｊ＋５に印加する書込みパルスと、データ電極Ｄｊ＋３に流れる電流波形ＩＤｊ＋３とを示している。時刻ｔ１から時刻ｔ２までの期間では、走査電極ＳＣｉに走査パルスを印加するとともにデータ電極Ｄｊ〜Ｄｊ＋２に書込みパルスを印加して書込み放電を発生させる。このときデータ電極Ｄｊ＋３〜Ｄｊ＋５には書込みパルスを印加せず書込み放電を発生させない。時刻ｔ２から時刻ｔ３までの期間では、走査電極ＳＣｉ＋１に走査パルスを印加するとともにデータ電極Ｄｊ＋３〜Ｄｊ＋５に書込みパルスを印加して書込み放電を発生させる。データ電極Ｄｊ〜Ｄｊ＋２には書込みパルスを印加せず書込み放電を発生させない。以下同様にして、図１１に示した書込みパルスを印加することで、第４ＳＦにおいて図１０（ｃ）に「１」と示した放電セルが発光する。
【００５２】
このときデータ電極Ｄｊ＋３に流れる電流ＩＤｊ＋３に注目すると、走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎとデータ電極Ｄｊ＋３との間の電極間容量Ｃｓを充放電する電流が流れる。加えて、データ電極Ｄｊ＋３に隣接するデータ電極Ｄｊ＋２に逆位相で印加される書込みパルスに逆らって電極間容量Ｃｄを充放電する電流も流れる。そのために市松状に並んだパターンを表示する場合のデータ電極駆動回路４２の消費電力は大きな値となる。従って、ディザ処理を行う画素が増加するにともないデータ電極駆動回路４２の消費電力も増加することになる。
【００５３】
しかしながら本実施の形態においては、ディザ処理を行う画素の数を算出し、その値が画素数しきい値以上になった場合には、図９（ｂ）に示したディザマトリクスに切換えてディザ処理を行う。図１２は、階調「７」と階調「１５」とが２ラインずつ市松状に並んだパターンを示す図である。ここでも、図１２（ａ）は各放電セルの階調を示し、図１２（ｂ）は第１ＳＦ〜第３ＳＦにおける書込み動作の有無を示し、図１２（ｃ）は第４ＳＦにおける書込み動作の有無を示し、図１２（ｄ）は第５ＳＦ〜第９ＳＦにおける書込み動作の有無を示している。
【００５４】
図１３は、図１２に示した２ラインずつ市松状に並んだパターンを表示する場合のデータ電極駆動回路４２の消費電力を見積もるための図であり、第４ＳＦの書込み期間における駆動電圧波形とそのときの電流波形ＩＤｊ＋３を示している。このようにデータ電極Ｄｊ〜Ｄｊ＋５に印加する電圧の変化の回数が半分になるため、データ電極Ｄｊ＋３に流れる電流も半分になる。従って、図１０（ａ）に示したパターンを表示する場合に比べてデータ電極駆動回路４２の消費電力をほぼ半減させることができる。
【００５５】
このように本実施の形態におけるプラズマディスプレイ装置は、画像表示品質を大きく低下させることなく消費電力を抑制したディザ処理を、画像信号処理だけで行うことができる。
【００５６】
なお、画素数しきい値は、パネル１０の電極間容量やデータ電極駆動回路４２の仕様等に基づき最適に設定することが望ましい。例えば、消費電力の抑制に重点を置く場合には画素数しきい値を低く設定し、逆にある程度の消費電力の増加が許される場合には画像表示品質を重視して画素数しきい値を高く設定するとよい。
【００５７】
また、赤の画像信号に対する画素数しきい値と緑の画像信号に対する画素数しきい値と青の画像信号に対する画素数しきい値とを同一の値に設定してもよいが、それぞれ別の値に設定してもよい。特に視感度の低い赤および青の画像信号に対する画素数しきい値を、緑の画像信号に対する画素数しきい値よりも小さい値に設定することで、より効果的に消費電力を抑制することができる。
【００５８】
また、ディザマトリクスの大きさが頻繁に切換わると視覚的にチラツキと認識されることがある。そこで、ディザ処理を行う画素の数が増加するときの画素数しきい値を、ディザ処理を行う画素の数が減少するときの画素数しきい値よりも大きい値に設定して、ディザマトリクスの切換えにヒステリシス特性を持たせることでチラツキを抑制することができる。
【００５９】
また、本実施の形態においては、ディザ画素算出回路６４は、動画領域であってかつディザ階調である画素の数を算出するが、このとき、各ディザ階調に対するデータ電極駆動回路４２の消費電力の大きさに比例した係数を掛けてもよい。例えば本実施の形態において、動画表示階調間を４等分するために挿入された３つのディザ階調のうち２番目に小さいディザ階調に対してディザ処理を行ったときの消費電力は、最も小さいディザ階調または最も大きいディザ階調に対してディザ処理を行ったときの消費電力より大きい。そのため、例えば２番目に小さいディザ階調に対しては係数２を掛けて画素数を算出してもよい。
【００６０】
また、本実施の形態においては、動画領域検出回路５３を設け、動画領域においてのみディザ処理を行うものとして説明したが、本発明はこれに限定されるものではなく、例えば、動画、静止画にかかわりなくディザ処理を行う構成であってもよい。
【００６１】
また、本実施の形態においては、２画素×２ラインのディザマトリクスと２画素×４ラインのディザマトリクスとを切換えてディザ処理を行うものとして説明したが、本発明はこれに限定されるものではなく、ディザ画素算出回路６４の算出した画素数が画素数しきい値以上の場合には、隣り合う複数の表示電極対と１つのデータ電極との交差する位置に形成される複数の放電セルに同一のディザ要素を有するディザマトリクスを用いてディザ処理を行ってもよい。例えば３つの表示電極対と１つのデータ電極との交差する位置に形成される３つの放電セルに同一のディザ要素を有するディザマトリクスを用いてディザ処理を行ってもよい。この場合には、２画素×２ラインのディザマトリクスと２画素×６ラインのディザマトリクスとを切換えてディザ処理を行うことになる。
【００６２】
また本実施の形態においては、赤の画像信号、緑の画像信号、青の画像信号に対して同じディザマトリクスを用いてディザ処理を行ったが、それぞれ別のディザマトリクスを用いてディザ処理を行ってもよい。特に視感度の低い赤および青の画像信号に対するディザマトリクスを、緑の画像信号に対するディザマトリクスよりも大きく設定することで、より効果的に消費電力を抑制することができる。
【００６３】
なお、本実施の形態において用いた具体的な数値等は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
【産業上の利用可能性】
【００６４】
本発明は、画像表示品質を大きく低下させることなく、かつ消費電力を抑制したディザ処理を行うことができるので、プラズマディスプレイ装置として有用である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態に用いるパネルの構造を示す分解斜視図
【図２】同パネルの電極配列図
【図３】同パネルの電極間容量を模式的に示した図
【図４】同パネルの各電極に印加する駆動電圧波形を示す図
【図５】本発明の実施の形態におけるコーディングを示す図
【図６】本発明の実施の形態におけるプラズマディスプレイ装置の回路ブロック図
【図７】同プラズマディスプレイ装置の画像信号処理回路の回路ブロック図
【図８】同プラズマディスプレイ装置のディザ処理回路の詳細を示す回路ブロック図
【図９】同プラズマディスプレイ装置のディザ処理回路の動作を示す図
【図１０】階調「７」と階調「１５」とが市松状に並んだパターンを示す図
【図１１】データ電極駆動回路の消費電力を見積もるための図
【図１２】階調「７」と階調「１５」とが２ラインずつ市松状に並んだパターンを示す図
【図１３】データ電極駆動回路の消費電力を見積もるための図
【符号の説明】
【００６６】
１０    パネル
２２    走査電極
２３    維持電極
２４    表示電極対
３２    データ電極
４１    画像信号処理回路
４２    データ電極駆動回路
４３    走査電極駆動回路
４４    維持電極駆動回路
４５    タイミング発生回路
５２    ＲＧＢ分離回路
５３    動画領域検出回路
５５    Ｒ信号処理回路
５６    Ｇ信号処理回路
５７    Ｂ信号処理回路
６２    階調制限回路
６３    ディザ処理回路
６４    ディザ画素算出回路
６５，６６    遅延回路
６７    選択回路
６８    ＳＦ変換回路
７１    ディザ要素テーブル
７２    ディザマトリクス切換回路
７３    ディザ要素加算回路
８４    画素反転信号生成回路
８５    ライン反転信号生成回路
８６    １／２分周回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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