(57)【要約】【課題】完成したチップ内蔵基板で導通試験等の検査を行う従来のチップ内蔵基板の製造方法の課題を解決する。【解決手段】金属板の一面側に、絶縁層を介して複数の配線を積層するビルドアップ法によって第１多層配線基板１２と第２多層配線基板５２とを形成し、第１多層配線基板１２を通して半導体チップを搭載できるように、第１多層配線基板１２に貫通孔２５を形成した後、第１多層配線基板１２と第２多層配線基板５２とを積層して積層基板を形成した後、両端面が露出した第１パッド１４，５４が積層基板内に形成された配線パターンを介して電気的に接続されていることを導通試験によって確認し、その後、第１多層配線基板１２の貫通孔２５を経由して、第２多層配線基板５４に半導体チップを搭載する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第1多層配線基板が第２多層配線基板の半導体チップの搭載面に積層され、且つ前記半導体チップが第1多層配線基板と第２多層配線基板との間に挟み込まれるように搭載されているチップ内蔵基板を製造する際に、
前記第１多層配線基板と第２多層配線基板の各々を、前記基板の各一面側に形成する複数の第１パッドを直接形成した支持板としての金属板の一面側に、絶縁層を介して複数の配線を積層するビルドアップ法によって形成した後、
前記第１多層配線基板と積層される第２多層配線基板の半導体チップの搭載面に、前記第１多層配線基板を通して半導体チップの搭載ができるように、前記第１多層配線基板に半導体チップ搭載用の貫通孔を形成し、
次いで、前記第１多層配線基板の他面側に形成された第２パッドと第２多層配線基板の半導体チップの搭載面に形成された第２パッドとが電気的に接続されるように、前記第１多層配線基板と第２多層配線基板とを積層して積層基板を形成した後、
前記第１多層配線基板と第２多層配線基板との各金属板を剥離して端面が露出した第１パッドのうち、前記積層基板内に形成された配線パターンを介して電気的に接続されている第１パッド同士の導通を導通試験によって確認し、
その後、前記第１多層配線基板の半導体チップ搭載用の貫通孔を経由して、前記第２多層配線基板に半導体チップを搭載することを特徴とするチップ内蔵基板の製造方法。
【請求項２】
半導体チップの搭載を、フリップチップ方式で搭載した後、半導体チップと第２多層配線基板との間にアンダーフィル剤を充填する請求項１記載のチップ内蔵基板の製造方法。
【請求項３】
第１多層配線基板と第２多層配線基板との間及び第１多層配線基板に形成した貫通孔を、封止樹脂によって封止する請求項１又は請求項２記載のチップ内蔵基板の製造方法。
【請求項４】
第１多層配線基板と第２多層配線基板とを、銅コアはんだボールによって電気的に接続して積層する請求項１〜３のいずれか一項記載のチップ内蔵基板の製造方法。
【請求項５】
金属板として、銅板を用いる請求項１〜４のいずれか一項記載のチップ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチップ内蔵基板の製造方法に関し、更に詳細には第1多層配線基板が第２多層配線基板の半導体チップの搭載面に積層され、且つ前記半導体チップが第1多層配線基板と第２多層配線基板との間に挟み込まれるように搭載されているチップ内蔵基板の製造方法に関する。
【背景技術】
【０００２】
現在、半導体装置を用いた電子機器の高性能化及び小型化に伴って、半導体装置の高密度化及び小型化が要求されている。
このため、下記特許文献１には、図７に示す半導体チップが基板内に埋め込まれたチップ内蔵半導体装置が提案されている。図７に示すチップ内蔵半導体装置は、一面側に他の電子部品が実装されるパッド１０２，１０２・・が設けられた第１多層配線基板１００と、一面側に外部接続端子としてのはんだボールが装着されるパッド２０２，２０２・・が形成された第1多層配線基板２００とが、銅コアはんだボール１０４，１０４によって電気的に接続されている。
かかる第２多層配線基板２００と第１多層配線基板１００との間であって、第２多層配線基板２００の他面側には、半導体チップ２０２が搭載されている。この半導体チップ２０２と第２多層配線基板２００との間には、アンダーフィル剤２０６によって封止され、且つ半導体チップ２０４を含む第２多層配線基板２００と第１多層配線基板１００との間も、封止樹脂１０８によって封止されている。
【特許文献１】特開２００８−１０８８５
【０００３】
図７に示すチップ内蔵基板を製造する際には、図８（ａ）に示す様に、パッド１０２，１０２・・を直接形成した支持板としての銅板１１０の一面側に、ビルドアップ法で形成した第１多層配線基板１００を形成し、第１多層配線基板１００の一面側に銅コアはんだボール１０４，１０４を装着する。
更に、パッド２０２，２０２・・を直接形成した支持板としての銅板２１０の一面側にビルドアップ法によって形成した第２多層配線基板２００に、半導体チップ２０４を搭載し且つ半導体チップ２０４と第２多層配線基板２００との間にはアンダーフィル剤２０６を充填する。
次いで、図８（ｂ）に示す様に、第１多層配線基板１００と第２多層配線基板２００とを、半導体チップ２０４を挟み込むように積層する。この際に、第1多層配線基板１００と第２多層配線基板２００とは、第１多層配線基板１００の一面側に装着した銅コアはんだボール１０４，１０４を介して電気的に接続されている。かかる第１多層配線基板１００と第２多層配線基板２００との間は、封止樹脂１０８によって封止する。
次いで、銅板１１０，２１０を剥離し、図８（ｃ）に示す様に、所定形状に切断することによって、図７に示すチップ内蔵基板を得ることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図８に示すチップ内蔵基板の製造方法によれば、支持板としての銅板１１０，２１０の一面側にビルドアップ法によって形成した多層配線基板１００，２００を積層して、反りの発現が抑制できる所定厚さ以上の基板が形成された後、銅板１１０，２１０を剥離している。このため、基板の形成途中で多層配線基板１００，２００に反りが発生することを抑制できる。
しかしながら、図７に示すチップ内蔵基板では、その基板内に半導体チップ２０４が内蔵されているため、図８に示す製造方法で得られたチップ内蔵基板の導通試験等の検査において不具合が発生したとき、全体を不良品扱いせざるを得ない。
また、発生した不具合が、多層配線基板１００，２００に原因があるのか、半導体チップ２０４に原因があるのか不明であり、対応策が遅れるおそれがある。
そこで、本発明は、完成したチップ内蔵基板で導通試験等の検査を行う従来のチップ内蔵基板の製造方法の課題を解決し、チップ内蔵基板の製造工程の途中で形成した多層配線基板の導通検査を行うことができるチップ内蔵基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明者は、前記課題を解決するには、多層配線基板１００，２００を積層した後、多層配線基板１００に形成した貫通孔から多層配線基板２００の搭載面に半導体チップ２０４を搭載できれば、半導体チップ２０４を搭載する直前の基板について導通試験を行うことが有効であると考え検討した結果、本発明に到達した。
すなわち、本発明は、第1多層配線基板が第２多層配線基板の半導体チップの搭載面に積層され、且つ前記半導体チップが第1多層配線基板と第２多層配線基板との間に挟み込まれるように搭載されているチップ内蔵基板を製造する際に、前記第１多層配線基板と第２多層配線基板の各々を、前記基板の各一面側に形成する複数の第１パッドを直接形成した支持板としての金属板の一面側に、絶縁層を介して複数の配線を積層するビルドアップ法によって形成した後、前記第１多層配線基板と積層される第２多層配線基板の半導体チップの搭載面に、前記第１多層配線基板を通して半導体チップの搭載ができるように、前記第１多層配線基板に半導体チップ搭載用の貫通孔を形成し、次いで、前記第１多層配線基板の他面側に形成された第２パッドと第２多層配線基板の半導体チップの搭載面に形成された第２パッドとが電気的に接続されるように、前記第１多層配線基板と第２多層配線基板とを積層して積層基板を形成した後、前記第１多層配線基板と第２多層配線基板との各金属板を剥離して端面が露出した第１パッドのうち、前記積層基板内に形成された配線パターンを介して電気的に接続されている第１パッド同士の導通を導通試験によって確認し、その後、前記第１多層配線基板の半導体チップ搭載用の貫通孔を経由して、前記第２多層配線基板に半導体チップを搭載することを特徴とするチップ内蔵基板の製造方法にある。
【０００６】
かかる本発明において、半導体チップの搭載を、フリップチップ方式で搭載した後、半導体チップと第２多層配線基板との間にアンダーフィル剤を充填することによって、基板に搭載した半導体チップを充分に封止できる。
更に、第１多層配線基板と第２多層配線基板との間及び第１多層配線基板に形成した貫通孔を、封止樹脂によって封止することにより、第１多層配線基板と第２多層配線基板との間を充分に封止できる。
また、第１多層配線基板と第２多層配線基板とを、銅コアはんだボールによって電気的に接続して積層することによって、両基板間に確実に所定距離の間隙を形成できる。
尚、金属板として、銅板を好適に用いることができる。
【発明の効果】
【０００７】
本発明に係るチップ内蔵基板の製造方法では、第１多層配線基板と第２多層配線基板とを積層して形成した積層基板について、積層基板の両端面が露出した第１パッドのうち、積層基板内に形成された配線パターンを介して電気的に接続されている第１パッド同士の導通を導通試験によって確認した後に、第１多層配線基板の半導体チップ搭載用の貫通孔を経由して、前記第２多層配線基板の所定箇所に半導体チップを搭載できる。
このため、積層基板内に形成された配線パターンを介して電気的に接続されている第１パッド同士の導通を導通試験によって確認できた積層基板のみに半導体チップを搭載でき、最終的に得られたチップ内蔵基板の信頼性を向上できる。
また、得られたチップ内蔵基板に不具合が発生した場合も、不具合の発生箇所の特定が容易であるため、その対応策を迅速に取ることができる。
【発明を実施するための最良の形態】
【０００８】
本発明に係るチップ内蔵基板の製造方法の一例を図１〜図５に示す。先ず、図１（ａ）に示す様に、支持板としての金属板１０の一面側に、第１多層配線基板１２をビルドアップ法によって形成する。金属板１０としては、厚さ５０μｍ以上の銅板を用いることができ、金属板１０の一面側に、金属板１０を給電層とする電解めっきによって第１パッド１４，１４・・を形成する。この第１パッド１４は、金属板１０側から金層１４ａ、ニッケル層１４ｂ及び銅層１４ｃから成る。
かかる第１パッド１４，１４・・を覆うように形成した樹脂層１６ａに、レーザによって第１パッド１４，１４・・が底面に露出するヴィア穴を形成した後、第１パッド１４，１４・・に各々が接続された銅製の配線パターン１８ａ，１８ａ・・を形成する。
更に、同様にして、配線パターン１８ａ，１８ａ・・上に、樹脂層１６ｂを介して銅製の配線パターン１８ｂ，１８ｂ・・を形成する。配線パターン１８ｂ，１８ｂ・・を覆うソルダーレジスト２２には、配線パターン１８ｂ，１８ｂ・・に接続された第２パッド２０，２０・・が底面に露出する凹部が形成されている。
図１に示す第１多層配線基板１２の第１パッド１４，１４・・及び配線パターン１８ａ，１８ｂは、第１多層配線基板１２の周縁部及びその近傍に形成されているが、第１多層配線基板１２の中央部及びその近傍には形成されていない。かかる中央部及びその近傍には、後述するように貫通孔を形成するためである。
この様に、第１金属板１０の一面側に形成された第１多層配線基板１２では、第１パッド１４と対応する第２パッド２０とは、配線パターン１８ａ，１８ｂによって電気的に接続されている。
かかる第１多層配線基板１２の第２パッド２０，２０・・の各々には、図１（ｂ）に示す様に、銅コアはんだボール２３を装着した後、図１（ｃ）に示す様に、配線パターン１８ａ，１８ｂが形成されていない第１多層配線基板１２の中央部及びその近傍に貫通孔２５を形成する。かかる貫通孔２５は、金属板１０も貫通しており、後述する様に、半導体チップを搭載するためのものである。
【０００９】
次いで、図１（ｃ）に示す第１多層配線基板１２と接合される第２多層配線基板を製造する。この際には、図２（ａ）に示す様に、支持板としての金属板５０の一面側に第２多層配線基板５２をビルドアップ法によって形成する。金属板５０としては、厚さ５０μｍ以上の銅板を用いることができ、金属板５０の一面側に、金属板５０を給電層とする電解めっきによって第１パッド５４，５４・・を形成する。この第１パッド５４は、第１金属板１０側から金層５４ａ、ニッケル層５４ｂ及び銅層５４ｃから成る。
かかる第１パッド５４，５４・・を覆うように形成した樹脂層５６ａに、レーザによって第１パッド５４，５４・・が底面に露出するヴィア穴を形成した後、第１パッド５４，５４・・に各々が接続された銅製の配線パターン５８ａ，５８ａ・・を形成する。
更に、同様にして、配線パターン５８ａ，５８ａ・・上に、樹脂層５６ｂを介して銅製の配線パターン５８ｂ，５８ｂ・・を形成する。配線パターン５８ｂ，５８ｂ・・を覆うソルダーレジスト６０には、配線パターン５８ｂ、５８ｂに接続された第２パッド６２，６２・・が底面に露出する凹部が形成されている。
この様に、金属板５０の一面側に形成された第２多層配線基板５２では、第１パッド５４と対応する第２パッド６２とは、配線パターン５８ａ，５８ｂによって電気的に接続されている。この配線パターン５８ａ，５８ｂは、第２多層配線基板５２の中央部及びその近傍にも形成されている。
かかる第２パッド６２，６２・・は、半導体チップの電極と接続されるパッドと第１多層配線基板１２に装着された銅コアはんだボール２３と接続されるパッドとから成る。
【００１０】
図２（ａ）に示す第２多層配線基板５２には、図２（ｂ）に示す様に、図１（ｃ）に示す第１多層配線基板１２が、銅コアはんだボール２３，２３・・を介して積層されて積層基板が形成される。
この様に、第１多層配線基板１２と第２多層配線基板５２とが積層された積層基板では、図２（ｃ）に示す様に、金属板１０，５０を剥離する。積層基板では、金属板１０，５０を剥離しても、各基板の反りが少ないからである。
この様にして得られた図２（ｃ）に示す積層基板では、第１多層配線基板１２の貫通孔２５が、第２多層配線基板５２の半導体チップ搭載面に形成された、半導体チップの電極が接続されるパッド６２，２６・・に対応するように位置している。
また、第１多層配線基板１２と第２多層配線基板５２とは、積層基板の周縁近傍に位置する銅コアはんだボール２３，２３・・を介して電気的に接続されている。
【００１１】
このことを、図３に示す様に、第１多層配線基板１２に露出した第1パッド１４と対応する第２多層配線基板５２に露出した第１パッド５４との導通試験によって確認する。第１多層配線基板１２の第１パッド１４と対応する第２多層配線基板５２の第１パッド５４との導通が確認されたとき、第１パッド１４，５４は積層基板内に形成された配線パターン１８ａ，１８ｂ、銅コアはんだボール２３及び配線パターン５８ａ，５８ｂを介して電気的に接続されていることを確認できる。
更に、図３に示す様に、第１多層配線基板１２に露出した第1パッド１４と対応する第２多層配線基板５２の他面側に露出した第２パッド６２との導通と、第２多層配線基板５２の他面側に露出した第２パッド６２と対応する第２多層配線基板５４に露出した第1パッド５４との導通とを導通試験によって確認できる。
かかる第1パッド１４と第２パッド６２との導通及び第２パッド６２と第1パッド５４との導通を導通試験で確認しておくことによって、第１パッド１４，５４の導通が導通試験によって確認できなかった場合でも、原因箇所を迅速に把握できる。
この様に、積層基板に形成された対応する全第１パッド１４，５４の導通が確認されたとき、図４（ａ）に示す様に、第１多層配線基板１２の貫通孔２５から半導体チップ２７を第２多層配線基板５２の所定のパッド６２，２６・・にフリップチップ方式で搭載する。搭載した半導体チップ２７と第２多層配線基板５２の搭載面との隙間には、アンダーフィル剤２９を充填することによって、半導体チップ２７の電極等を確実に封止する。かかるアンダーフィル剤２９の注入も、貫通孔２５を経由して行うことができる。
更に、第１多層配線基板１２と第２多層配線基板５２との間及び貫通孔２５を、図４（ｂ）に示す様に、封止樹脂３２によって封止することにより、第１多層配線基板１２と第２多層配線基板５２との間を充分に封止できる。
その後、図５に示す様に、切断して所定形状のチップ内蔵基板を得ることができる。得られたチップ内蔵基板は、第１多層配線基板１２と第２多層配線基板５２とを積層したとき、積層基板の端面に露出する第１パッド１４，５４の導通を導通試験によって確認しているため、積層基板内の配線パターン等の断線に因る不良品を可及的に少なくでき信頼性を向上できる。
また、チップ内蔵基板の第１多層配線基板１２に露出する第１パッド１４，１４・・と、第２多層配線基板５２に露出する第１パッド５４，５４・・とには、種々の電子部品を搭載してもよく、はんだボール等の外部接続端子を装着してもよい。
【００１２】
得られたチップ内蔵基板の信頼性を更に向上するには、例えば第１多層配線基板１２を金属板１０の一面側にビルドアップ方法によって形成したとき、図６（ａ）に示す様に、第１多層配線基板１２の他面側に露出する第２パッド２０，２０・・の各々に一端が接続されている配線パターン１８ａ，１８ｂの導通を確認する導通試験を、第２パッド２０，２０・・の各々と対応する第１パッド１４が当接する金属板１０との間で行う。かかる導通試験によって第２パッド２０，２０・・の各々の導通を確認することによって、第１多層配線基板１２内に形成された配線パターンの切断等がないことを確認できる。
同様に、第１多層配線基板５２を金属板５０の一面側にビルドアップ方法によって形成したとき、図６（ｂ）に示す様に、第２多層配線基板５２の他面側に露出する第２パッド６２，６２・・の各々に一端が接続されている配線パターン５８ａ，５８ｂの導通を確認する導通試験を、第２パッド６２，６２・・の各々と対応する第１パッド５４が当接する金属板５０との間で行う。かかる導通試験によって第２パッド６２，６２・・の各々の導通を確認することによって、第２多層配線基板５２内に形成された配線パターンの切断等がないことを確認できる。
この様に、第１多層配線基板１２及び第２多層配線基板５２内の配線パターン等の断線がないことを確認しておくことによって、最終的に得られた図５に示すチップ内蔵基板の信頼性を更に一層向上できる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係るチップ内蔵基板の製造方法の一例を説明するための工程図の一部である。
【図２】図１に示すチップ内蔵基板の製造方法の工程図に続く工程図である。
【図３】第１多層配線基板１２と第２多層配線基板５２とを積層して得た積層基板の導通試験の工程を説明する工程図である。
【図４】図３に示すチップ内蔵基板の製造方法の工程図に続く工程図である。
【図５】図４に示すチップ内蔵基板の製造方法の工程図に続く工程図である。
【図６】第１多層配線基板１２と第２多層配線基板５２との各々に施す導通試験について説明する説明図である。
【図７】チップ内蔵基板の構成を説明する縦断面図である。
【図８】従来のチップ内蔵基板の製造方法を説明する工程図である。
【符号の説明】
【００１４】
１０，５０  金属板
１２  第１多層配線基板
１４，５４  第１パッド
１６ａ，１６ｂ，５６ａ，５６ｂ  樹脂層
１８ａ，１８ｂ，５８ａ，５８ｂ  配線パターン
２０，６２  第２パッド
２２，６０  ソルダーレジスト
２３  銅コアはんだボール
２５  貫通孔
２７  半導体チップ
２９  アンダーフィル剤
３２  封止樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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