(57)【要約】【課題】多層信号配線の特性の均一化を図った半導体集積回路装置を提供する。【解決手段】複数の拡散層が形成された半導体基板と、前記半導体基板に積層されて、前記各拡散層に対してビアコンタクトを介して接続される複数層の信号配線とを備え、第１の信号配線とそれより上層の第２の信号配線について、第２の信号配線を前記拡散層に接続するビアコンタクトの数が第１の信号配線のそれより多く設定されている。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数の拡散層が形成された半導体基板と、
前記半導体基板に積層されて、前記各拡散層に対してビアコンタクトを介して接続される複数層の信号配線とを備え、
第１の信号配線とそれより上層の第２の信号配線について、第２の信号配線を前記拡散層に接続するビアコンタクトの数が第１の信号配線のそれより多く設定されている
ことを特徴とする半導体集積回路装置。
【請求項２】
前記複数層の信号配線のビアコンタクトの数は、上層になるほど多くなるように設定されている
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
２層目より上の信号配線について、それより下層の信号配線材料膜からなる中継パッドを介して複数層のビアコンタクトが重ねられており、所定層以上の信号配線に関して、前記半導体基板に近い下部層でのビアコンタクト数が上部層より多く設定されている
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記半導体基板上に積層された複数層のメモリセルアレイを有し、
前記信号配線は、前記各メモリセルアレイのビット線またはワード線であり、
前記半導体基板の拡散層は、前記ビット線またはワード線の端部が接続されるドライバ層またはレシーバ層である
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記メモリセルアレイは、抵抗変化型メモリセルを配列したものである
ことを特徴とする請求項４記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層配線構造を利用する半導体集積回路装置に関する。
【背景技術】
【０００２】
電圧、電流、熱等を利用して物質の抵抗値を可逆的に変化させ、その抵抗値の異なる状態を情報として記憶する抵抗変化メモリが、フラッシュメモリの後継候補として注目されている。抵抗変化メモリは、微細化に向いており、クロスポイント型セルアレイを構成することができ、更にセルアレイの積層化も容易である。
【０００３】
抵抗変化メモリの三次元セルアレイ化に関して、既にいくつか提案されている（例えば、特許文献１或いは特許文献２参照）。三次元セルアレイを組む場合、センスアンプ等の回路はセルアレイが積層される下地半導体基板に形成することができる。
【０００４】
メモリを三次元セルアレイ化した場合には、多層メタル配線構造を利用することになる。この場合各層のメタル配線の特性を如何に揃えるかが重要になる。例えば多層配線のＣＲ時定数を一定にするための技術が提案されており（特許文献３）、或いは、各層のビア配線数を考慮することにより、多層配線でのパッド容量を低減しようという技術も提案されている（特許文献４）。
【特許文献１】特表２００５−５２２０４５
【特許文献２】特表２００６−５１４３９３
【特許文献３】特開２００４−１４６８１２
【特許文献４】特開２００６−３１３８２４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、多層信号配線の特性の均一化を図った半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様による半導体集積回路装置は、
複数の拡散層が形成された半導体基板と、
前記半導体基板に積層されて、前記各拡散層に対してビアコンタクトを介して接続される複数層の信号配線とを備え、
第１の信号配線とそれより上層の第２の信号配線について、第２の信号配線を前記拡散層に接続するビアコンタクトの数が第１の信号配線のそれより多く設定されていることを特徴とする。
【発明の効果】
【０００７】
この発明によれば、多層信号配線の特性の均一化を図った半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
図１は、実施の形態による単位セルアレイの等価回路を示している。図示のようにワード線ＷＬとビット線ＢＬの交差部に、アクセス素子例えばダイオードＤｉと可変抵抗素子ＶＲが直列接続された抵抗変化型メモリセルＭＣが配置される。可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極なる構造を有し、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。
【００１０】
メモリセルは、好ましくは高抵抗状態を安定状態（リセット状態）とし、例えば２値データ記憶であれば、高抵抗状態と低抵抗状態（セット状態）とを利用する。その具体例は後述する。
【００１１】
単位メモリセルＭＣの積層構造は、例えば図２のようになる。それぞれビット線ＢＬ及びワード線ＷＬとなるメタル配線２１及び２２の交差部に、メモリセルＭＣを構成する可変抵抗素子ＶＲとアクセス素子Ｄｉが重ねて配置される。
【００１２】
図３は、以上のようなセルアレイＭＡを三次元的に積層した状態を模式的に示している。ここでは、三次元積層された（即ち３Ｄ）セルアレイブロック３１として、４層のセルアレイＭＡ０−ＭＡ３が積層された例を示している。ＢＬ０は、セルアレイＭＡ０のビット線であり、ＢＬ１２は、隣接するセルアレイＭＡ１，ＭＡ２の共有ビット線であり、ＢＬ３は、セルアレイＭＡ３のビット線である。
【００１３】
これらのセルアレイの上下に更にセルアレイが重なる場合には、ビット線ＢＬ０，ＢＬ３もそれぞれ上下に隣接するセルアレイとの間で共有ビット線となる。
【００１４】
ＷＬ０１は、隣接するセルアレイＭＡ０，ＭＡ１が共有するワード線であり、ＷＬ２３は同様に隣接するセルアレイＭＡ２，ＭＡ３が共有するワード線である。即ちビット線ＢＬはｙ方向に走り、ワード線ＷＬはこれと直交するｘ方向に走る。
【００１５】
この様な３Ｄセルアレイブロック３１の読み出し／書き込み回路は、３Ｄセルアレイブロック３１が形成される下地半導体基板３０に形成される。３Ｄセルアレイブロック３１を、ワード線とビット線の各クロスポイントでセルを選択できるように組むには、その３辺に垂直配線（ビアコンタクト）が必要になる。
【００１６】
ワード線は、その一端側の辺に沿ってビアコンタクトを配置し、ビット線ＢＬ０，ＢＬ１２，ＢＬ３を同様に基板３０にコンタクトさせるためには、その両端部の２辺に沿ってビアコンタクトを配置する。図の例のように、ワード線ＷＬ０１とＷＬ２３とをビア配線で共通接続した場合には、ビット線ＢＬ０，ＢＬ１２，ＢＬ３はそれぞれ独立に基板回路に接続することになる。
【００１７】
基板３０上の回路レイアウトは例えば、３Ｄセルアレイブロック３１の射影の真中に、センスデータを外部とやりとりするためのグローバルバス３４を、ワード線と並行するように配置し、これを挟んで両側にセンスアンプアレイ３５ａ，３５ｂを配置し、それぞれのセンスアンプアレイ３５ａ，３５ｂにはグローバルバス３４とは反対側に、セルデータをセンスアンプに転送するためのアレイバス３６ａ，３６ｂを配置する。
【００１８】
アレイバス３６ａ，３６ｂにはマルチプレクサ回路（Ｍｕｘ）３７ａ，３７ｂによってセルアレイブロックからのビット線が選択されて接続されるようにする。
【００１９】
グローバルバス３４の一端は、クロスポイントセルのワード線を選択するデコード回路（ロウデコーダ）３８である。グローバルバス３４の他方の端部に、センスデータや書き込みデータを外部とセンスアンプとの間でやりとりするための書き込み回路３９が設けられる。
【００２０】
図３では、複数セルアレイをｚ方向に積層した一つの積層セルアレイブロック３１について示しているが、実際には更にこの様なセルアレイブロック３１がビット線ＢＬの方向（ｙ方向）に複数個配列される。
【００２１】
図４は、可変抵抗素子ＶＲの一例のデータ記憶モードを説明するための図である。可変抵抗素子ＶＲは、この例では、第１の金属酸化物層３１と第２の金属酸化物層３２の積層構造に電極３３，３４を形成して得られる。
【００２２】
具体例を挙げれば、第１の金属酸化物層３１は、Ｍｇを含むＭｎ酸化物であり、第２の金属酸化物層３２は、キャビティサイトを有するＴｉ酸化物である。図に示した化合物式中の“Ｌ”は、キャビティサイトを意味している。
【００２３】
図４の左側が第２の金属酸化物層３２にキャビティサイトがある、高抵抗の安定状態を示している。これをリセット状態と定義する。この状態で電極３３，３４の間に、電極３３が正となる電圧を印加すると、電界により第１の金属酸化物層３１中をＭｇイオンが移動し、これが右側に示すように第２の金属酸化物層３２のキャビティサイトに捉えられて、低抵抗状態（セット状態）になる。
【００２４】
リセット過程は、熱過程になる。即ち素子に電圧を印加すると、低抵抗状態にあるために大きな電流が流れてジュール熱が発生し、その熱エネルギーにより第２の金属酸化物層３２の空隙に捉えられていたＭｇイオンが開放されて第１の金属酸化物層３１に戻り、高抵抗状態に復帰する。
【００２５】
図５は、この様な可変抵抗素子ＶＲの電気化学的ポテンシャル分布を、図４のリセット，セット状態に対応させて示している。即ち、リセット状態は、電気化学的ポテンシャルが低い安定状態であり、高抵抗状態として規定される。図示の障壁ポテンシャルＰ１を越える電界を与えると、金属（Ｍｇ）イオン移動による低抵抗状態に設定することができる（セット動作）。
【００２６】
一方、セット状態において、その状態を維持する障壁ポテンシャルＰ２を越えるような熱エネルギーを与えると、状態は熱的安定状態即ち高抵抗状態に戻る（リセット動作）。
【００２７】
以上のような３Ｄセルアレイ構造を適用する場合、各層の信号配線は同じような電気的特性を持つことが望まれる。しかし、上層の信号配線ほど、下地基板の接続すべき拡散層との間の距離が大きくなり、配線抵抗が大きくなってしまう。
【００２８】
特に図３に示すように、各層のビット線をそれぞれ独立に基板回路に対して接続する場合には、各層のビット線特性が異なる結果になる可能性が高い。これは、高速読み出し／書き込み特性を実現する上で大きな障害となる。
【００２９】
この実施の形態では、上述のような各層信号配線の特性の相違をできる限り小さくするような多層配線構造を採用する。具体的には、以下に説明するように、各信号配線についてビアコンタクトの数を最適化する。
【００３０】
図６は、半導体基板４１上に積層される多層メタル配線４３ａ−４３ｄについて、その端部の基板４１への接続部となるビアコンタクト部を示している。配線４３ａ−４３ｄは例えば、それぞれに前述のような抵抗変化型メモリセルが配列された
セルアレイ層４５ａ−４５ｄのビット線である。或いは各セルアレイ層のワード線をそれぞれ独立に基板回路に接続する方式とする場合のワード線である。
【００３１】
これらの信号配線４３ａ−４３ｄは、基板４１上のドライバ層或いはレシーバ層とかる拡散層４２ａ−４２ｄにそれぞれビアコンタクト４４ａ−４４ｄを介して接続される。ビアコンタクト４４ａ−４４ｄのレイアウトをより具体的に説明すれば、次の通りである。
【００３２】
第１層メタル配線４３ａは、一つのビアコンタクト４４ａを介して拡散層４２ａに接続する。第２層メタル配線４３ｂは、同じく一つのビアコンタクト４４ｂを介して拡散層４２ｂに接続する。第３層メタル配線４３ｃは、二つのビアコンタクト４４ｃを介して拡散層４２ｃに接続する。第４層メタル配線４３ｄは、三つのビアコンタクト４４ｄを介して拡散層４２ｄに接続する。
【００３３】
即ち、第１層配線４３ａと第２層配線４３ｂとは同じビアコンタクト数であるが、第３層配線４３ｃはそれより多い数のビアコンタクを併設し、第４層配線４３ｄについては更に多い数のビアコンタクト数としている。
【００３４】
このように、基本的に上層配線になるにつれて、拡散層に対するビアコンタクト数が多くなるようにすることで、上層配線でのコンタクト部の抵抗増大を抑えて、各層配線層の特性を揃えることができる。
【００３５】
図６では、第１層及び第２層配線のビアコンタクト数を同じにしたが、これは第２層配線までは、ビアコンタクト抵抗の配線抵抗への影響が小さいことを考慮している。勿論、第２層配線の方が第１層配線よりビアコンタクト数が多い状態としてもよい。或いはまた、下から連続する２層ずつについて、ビアコンタクト数を同じとして、上部配線になるほどビアコンタクト数を多くする、といった方法も適用できる。
【００３６】
即ちこの実施の形態のビアコンタクトレイアウトの基本は、第１の信号配線とそれより上層の第２の信号配線に着目して、第２の信号配線を基板拡散層に接続するためのビアコンタクト数が第１の信号配線のそれより多くなるように設定することにある。
【００３７】
図７は、図６のビアコンタクト構造をより実際的構造として示したものである。この例では、各層信号配線のビアコンタクト部に、下層の配線材料を用いた中継パッドを介在させている。即ち第２層配線４３ｂについては、第１層配線４３ａと同じ配線膜を中継パッド４３ａ’として、これを一つのビアコンタクト４４ｂ１により基板拡散層４２ｂに接続し、第２層配線４３ｂを同じく一つのビアコンタクト４４ｂ２により中継パッド４３ａ’に接続する。
【００３８】
第３層メタル配線４３ｃは、第１層配線４３ａ及び第２層配線４３ｂと同じ配線層による中継パッド４３ａ’及び４３ｂ’を介して基板に接続される。この場合、中継パッド４３ａ’は、２個のビアコンタクト４４ｃ１により基板拡散層４２ｃに接続し、中継パッド４３ｂ’を同様に２個のビアコンタクト４４ｃ２により中継パッド４３ａ’に接続し、第３の配線４３ｃを同じく２個のビアコンタクト４４ｃ３により中継パッド４３ｂ’に接続する。
【００３９】
第４層メタル配線４３ｄは、第１乃至第３層配線４３ａ−４３ｃと同じ配線層による中継パッド４３ａ’−４３ｃ’を介して基板に接続される。即ち、中継パッド４３ａ’は、３個のビアコンタクト４４ｄ１により基板拡散層４２ｄに接続し、中継パッド４３ｂ’を同様に３個のビアコンタクト４４ｄ２により中継パッド４３ａ’に接続し、第３層配線４３ｃを同じく３個のビアコンタクト４４ｄ３により中継パッド４３ｂ’に接続し、第４層配線４３ｄを２個のビアコンタクト４４ｄ４により中継パッド４３ｃ’に接続する。
【００４０】
この場合も、平面図内で見れば、ビアコンタクト数は図６の場合と同様であり、第１層配線及び第２層配線が一つずつ、第３層配線が二つ、第３層配線が三つである。従って、各層配線層の特性を揃えることができる。
【００４１】
図７の例において、第４層配線４３ｄにつき、最上部のビアコンタクト４４ｄ４を二つとし、それより下層については三つずつとしている。これは、信号配線のＣＲ時定数を考慮した結果である。即ち信号配線を拡散層端部からのＣＲの分布定数回路と見ると、拡散層に近い部分の抵抗ほど、ＣＲ時定数に効く。そこで、ビアコンタクト４４ｄ１−４４ｄ３は、それぞれ３つとしているが、ＣＲ時定数への影響が小さい配線層４３ｄ直下のビアコンタクト４４ｄ４は二つとしている。
【００４２】
これをより一般的にいえば、所定層より上の信号配線に関して、各層間に配置するビアコンタクトを、ドライバ或いはレシーバ端となる拡散層に近い程多くすることにより、そのＣＲ時定数を小さく抑える上で有効になる。
【００４３】
図７では、各信号配線のビアコンタクトは、全て同じ径（コンタクト面積）を想定しているが、コンタクト面積を層に応じて異ならせることができる。例えば図８は、図７のビアコンタクト構造と基本的に同じであるが、最下層のビアコンタクトの面積を最も小さくし、２層目及び３層目のビアコンタクト面積をこれより大きく、最上層のビアコンタクト面積はそれより更に大きくしている。
【００４４】
一般に多層配線は上層になる程厚くかつ太くなる傾向があり、またビアコンタクト径も上層になる程大きくなる傾向がある。図８はそのような現状の多層配線プロセスとの整合性がよい。
【００４５】
実施の形態で説明したビアコンタクトは、信号配線の形成工程とは別に、層間絶縁膜に開けたコンタクト孔に埋め込むプラグであってもよいし、或いは信号配線そのものが埋め込まれたものであってもよい。
【００４６】
実施の形態では、三次元的な抵抗変化メモリの場合を説明したが、この発明はその他のメモリ装置、更にはロジック回路等他の各種集積回路装置の多層配線に同様に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】実施の形態による抵抗変化メモリの等価回路図である。
【図２】同抵抗変化メモリのメモリセル構造を示す図である。
【図３】同抵抗変化メモリの三次元積層構造を示す図である。
【図４】同抵抗変化メモリの可変抵抗素子の記憶原理を説明するための図である。
【図５】同可変抵抗素子の電気化学ポテンシャル分布度記憶データとの関係を示す図である。
【図６】同抵抗変化メモリの多層信号配線のコンタクト部の構造を示す図である。
【図７】同コンタクト部の具体的な構造を示す図である。
【図８】図７の変形例を示す図である。
【符号の説明】
【００４８】
４１…半導体基板、４２ａ−４２ｄ…拡散層、４３ａ−４３ｄ…メタル配線、４４ａ−４４ｄ…ビアコンタクト、４５ａ−４５ｄ…セルアレイ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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