(57)【要約】【課題】メモリセル領域とその周辺回路領域とを含んで構成される半導体装置において、メモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供する。【解決手段】それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを回路が形成された周辺回路領域を備えた半導体装置において、メモリセル領域のＭＯＳＦＥＴは、周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が一部のＭＯＳＦＥＴとは異なる。【選択図】図１Ｋ
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【特許請求の範囲】
【請求項１】
それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを含む回路が形成された周辺回路領域を備えた半導体装置において、
前記メモリセル領域のＭＯＳＦＥＴは、前記周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が前記一部のＭＯＳＦＥＴとは異なることを特徴とする半導体装置。
【請求項２】
前記メモリセル領域におけるＭＯＳＦＥＴのゲート絶縁膜は、前記一部のＭＯＳＦＥＴに比較して窒素含有量が少ない請求項１記載の半導体装置。
【請求項３】
前記一部のＭＯＳＦＥＴのゲート酸化膜は窒化処理され、前記メモリセル領域におけるＭＯＳＦＥＴのゲート絶縁膜は窒化処理されていない請求項１記載の半導体装置。
【請求項４】
前記周辺回路領域は、前記一部のＭＯＳＦＥＴとは別に、窒化処理されていないゲート絶縁膜を有してなるＭＯＳＦＥＴを含む請求項３記載の半導体装置。
【請求項５】
前記メモリセル領域のＭＯＳＦＥＴは、ゲート電極の組成が前記一部のＭＯＳＦＥＴと異なる請求項１記載の半導体装置。
【請求項６】
前記メモリセル領域のＭＯＳＦＥＴがシリサイド電極を含む金属電極からなるゲート電極を含む請求項５記載の半導体装置。
【請求項７】
前記周辺回路領域のゲート電極が多結晶シリコン電極からなる請求項５又は６記載の半導体装置。
【請求項８】
前記一部のＭＯＳＦＥＴのゲート酸化膜は、ＳｉＯ２より誘電率が高い高誘電率材料を含んでなる請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれＭＯＳＦＥＴを含んで構成されたメモリとその周辺回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話に代表される携帯端末には、マイクロプロセッサとその周辺回路を含んだ大規模な集積回路が広く使用されている。図８は、携帯電話等に使用される低消費ＳＯＣ（System on chip）回路１０００の一例を示すブロック図である。この低消費ＳＯＣ回路１０００は、高い周波数で動作することが要求されるプロセッサ領域１００２と周辺回路領域１００１とからなり、プロセッサ領域１００２はメモリセル領域１００３を含んでいる。また、低消費ＳＯＣ回路１０００は、比較的低周波の動作が中心となるが、高耐圧が要求される部分を含んでいる。最近では、さらにＳＯＣ（System on chip）の高速化、高集積化が進み、素子特性のばらつきの影響で歩留まりが低減してしまう等の問題が顕在化してきた。特に隣接した素子間で発生するランダムばらつき(面内分布、チップ内分布を持たず、加工寸法等が原因とならないばらつき)が大きな問題である。このランダムばらつきは、しきい値制御のためのチャネル注入不純物の離散性、ゲート容量の揺らぎ等が主原因と考えられている。
【０００３】
例えば、特許文献１には、内部回路を構成するＭＯＳトランジスタの静電破壊を防止することができる半導体集積回路が開示されている。
具体的には、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路において、ゲート電極を接地線に接続し、その他のソ一ス電極、ドレイン電極または基板電極のいずれかを電源線に接続したＭＯＳトランジスタと、ゲート電極を電源線に接続し、その他のソース電極、ドレイン電極または基板電極のいずれかを接地線に接続したＭＯＳトランジスタとのゲート酸化膜を、他の論理を構成するトランジスタのグート酸化膜よりも厚くし、かつ、電源保護回路を構成するＭＯＳトランジスタのゲート酸化膜厚と同等かそれ以上の厚さにすることが開示されている。
【０００４】
また、特許文献２には、マルチゲート酸化膜の膜質と歩留まりを向上させることができるマルチゲート半導体装置の製造方法が開示されている。
この特許文献２の半導体装置の製造方法は、以下の工程（１）〜（６）の工程を含むことにより、マルチゲート酸化膜の膜質と歩留まりを向上させている。
（１）半導体基板上の第１領域に、選択酸化法により第１酸化膜を形成する工程。
（２）第１酸化膜上に、第１ゲート電極を形成する工程。
（３）半導体基板及び第１ゲート電極上に、第２酸化膜を形成する工程。
（４）第２酸化膜上に、ポリシリコンを形成する工程。
（５）上記第１領域のポリシリコン上、及び第１領域と異なる第２領域のポリシリコン上に、それぞれレジストパターンを形成し、レジストパターンをマスクとしてポリシリコンを除去し、第１領域に、第２酸化膜を介して第１ゲート電極を覆うように第２ゲート電極を形成する工程。
（６）同時に、第２領域の第２酸化膜上に、第３ゲート電極を形成する工程。
【０００５】
さらに、特許文献３には、膜厚の異なる２つのゲート酸化膜に対して夫々十分な窒素を導入することができる方法が開示されている。
この方法では、まず、基板の表面に第１のゲート酸化膜を形成した後、第１の酸窒化処理を行い窒化層を形成する。次に、薄膜部領域のゲート酸化膜を選択的に除去した後、第２のゲート酸化膜形成工程を行って、薄膜部領域に第２のゲート酸化膜を形成し、厚膜部領域にゲート酸化膜を形成する。その後、第２の酸窒化処理を行い、薄膜部領域に窒化層を、厚膜部領域に窒化層を形成する。
このようにして、膜厚の異なる２つのゲート酸化膜に対して夫々十分な窒素を導入することができるようにしている。
【０００６】
また、特許文献４では、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる半導体装置およびその製造方法を提供することが開示されている。
この半導体装置では、まず、ゲート絶縁膜の膜厚が独立設定されて同一基板上に形成された、同一電源電圧で動作する複数のトランジスタの中の、最も薄いゲート絶縁膜を有するトランジスタを電源保護素子として使用するＭｐｃｏｒｅを形成している。そして、さらに、この電源保護素子として使用するトランジスタのしきい値が、最も薄いゲート絶縁膜を有するトランジスタのしきい値よりも高く設定されている。
特許文献４によれば、この構成により、リーク電流が少なく、リーク電流と耐圧を同時に満足させることができる半導体装置が提供される。
【特許文献１】特開平１１−１２１７００号公報
【特許文献２】特開２００５−３４０７２５号公報
【特許文献３】特開２００４−３４２６５６号公報
【特許文献４】特開２００４−３９７７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来例のメモリとその周辺回路を含んで構成される半導体装置では、ＳＲＡＭ等からなるメモリを構成するトランジスタのしきい値のばらつきを小さくできないという問題があった。
この問題は、微細化が進むとより顕著に現れ、６５ｎｍ世代あるいは４５ｎｍ世代まで微細化が進むとより深刻な問題となる。
【０００８】
そこで、本発明は、メモリセル領域とその周辺回路領域とを含んで構成される半導体装置において、メモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
以上の目的を達成するために、本発明に係る半導体装置は、それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを含む回路が形成された周辺回路領域を備えた半導体装置において、前記メモリセル領域のＭＯＳＦＥＴは、前記周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が前記一部のＭＯＳＦＥＴとは異なることを特徴とする。
【発明の効果】
【００１０】
以上のように構成された本発明に係る半導体装置は、メモリセル領域と周辺回路領域とが異なるゲート構造を有しているので、周辺回路領域においては高い信頼性を確保しつつメモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本発明は、それぞれＭＯＳＦＥＴを有してなる多数のメモリセルが形成されたメモリとその周辺回路が１つのチップ上に集積された半導体装置に関するものである。ここで、特に本発明に係る実施形態の半導体装置は、メモリセル領域のＭＯＳＦＥＴと前記周辺回路領域の少なくとも一部のＭＯＳＦＥＴとが異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が前記一部のＭＯＳＦＥＴとは異なることを特徴としている。
【００１２】
以下、図面を参照しながら、本発明に係る実施形態の半導体装置について詳細に説明する。
実施形態１．
図１Ａ〜図１Ｋは、本発明に係る実施形態１の半導体装置の製造工程のフローを示しており、図２は、実施形態１の半導体装置の全体構成を示す平面図である。
この実施形態１の半導体装置は、図２に示すように、ＳＲＡＭ等からなるメモリセル領域３と、ＣＰＵ領域２、アナログ回路領域１及び配線領域４を含む周辺回路領域６を含むシステムが１つのチップ上に集積化された大規模な半導体装置（ＳＯＣチップ）である。実施形態１の半導体装置は、以下のように製造され、メモリセル領域３のＭＯＳＦＥＴが窒化処理されていないゲート絶縁膜を用いて構成され、周辺回路領域６のＭＯＳＦＥＴが窒化処理されたゲート絶縁膜を用いて構成されていることを特徴としている。
【００１３】
＜実施形態１の半導体装置の製造方法＞
本方法では、まず、図１Ａに示すように、シリコン基板１００の一方の面に、表面保護酸化膜１０１を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等の絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部１０２を形成する（図１Ｂ）。この浅溝素子分離部１０２は、周辺回路領域６及びメモリセル領域３に同時に形成される。
【００１４】
その後、フォトリソグラフィー技術を用いて、ディープＮウエル（ＤＮＷ）層１０６、高圧ＮＭＯＳ用のＰウエル（ＰＷ）１０７、高圧ＰＭＯＳ用のＮウエル（ＮＷ）１０８、コアＮＭＯＳ用のＰウエル（ＰＷ）１１０、コアＰＭＯＳ用のＮウエル（ＮＷ）１１１をイオン注入によって作り分ける（図１Ｃ）。なお、このとき同時にそれぞれの高圧ＮＭＯＳ、高圧ＰＭＯＳ、コアＮＭＯＳ、コアＰＭＯＳのしきい値を決めるため、比較的浅い領域にイオン注入を行う。
【００１５】
その後、ゲート酸化、フォトリソグラフィー、ウエットエッチング、アッシング、洗浄技術を用いてゲート酸化膜の作り分けを行う。
まず、最初に、図１Ｄに示すように、高耐圧ゲート用の酸化膜を全面に形成した後、レジスト１０５を形成し、レジストが形成されていない領域の酸化膜をウエットエッチング法により除去する。これにより、高耐圧ゲート酸化膜（チップの中でもっとも厚いゲート酸化膜）１１２を形成する。この高耐圧ゲート酸化膜１１２を形成する際、この後の工程で、外部入出力用、コアＭＯＳ用、メモリセル用と複数回のゲート酸化が行なわれて厚くなることを考慮して、最終的な膜厚よりも薄く形成する。
【００１６】
その後、レジスト１０５を除去した後に薄膜ゲート用の酸化を実施し、例えば、入出力回路を構成するための高耐圧ゲート酸化膜１１２より薄いゲート酸化膜（ＩＯ系ゲート酸化膜）１１３を形成する。そして、高耐圧ゲート酸化膜１１２、ＩＯ系ゲート酸化膜１１３より厚さの薄い薄膜ゲート酸化膜１１４を形成する。さらに、必要に応じて同様の工程を繰り返す。
【００１７】
その後、オン電流対策等を目的として、一旦、レジスト１０５を除去して、これまでに形成したゲート酸化膜（高耐圧ゲート酸化膜１１２、ＩＯ系ゲート酸化膜１１３、薄膜ゲート酸化膜１１４）全体を窒化する。
【００１８】
そして、メモリセル領域３以外をレジスト１０５にて覆い、メモリセル領域３のゲート酸化膜を除去した後（図１Ｅ）、メモリセルトランジスタ（ＭＯＳＦＥＴ）用のゲート酸化を行い、ゲート酸化膜１１５を形成する（図１Ｆ）。デバイス特性のばらつきが問題となるメモリセル用のゲート酸化膜１１５は、メモリセルトランジスタの特性ばらつき対策のため酸化窒化膜を用いない。
【００１９】
このメモリセルトランジスタ用のゲート酸化膜１１５を形成した後、通常の多結晶シリコン膜、ドライエッチ用ハードマスク１１７及びレジスト１０５の成膜、フォトリソグラフィー、ドライエッチプロセスを用いて、ゲート電極１１８、１１９を形成する（図１Ｇ）。
【００２０】
ゲート電極１１８を形成した後、フォトリソグラフィー、イオン注入にてＮＭＯＳ、ＰＭＯＳ用のエクステンション領域１２０、１２１を形成する（図１Ｈ）。その後、ゲート側壁絶縁膜１２６を形成し、コンタクト層形成用のソース・ドレイン１２２、１２３、１２４、１２５、１２６）を形成する。
【００２１】
次に、イオン注入層のダメージを除去するために熱処理を加え、メタルシリサイド層１２７、ライナー窒化膜層１２８、層間絶縁膜１２９を形成し、化学機械研磨にて平坦化する（図１Ｊ）。その後、フォトリソグラフィー、ドライエッチングによりコンタクトを形成、バリアメタル１３０、タングステン１３１を成膜し、タングステンプラグ１３１を形成する。タングステンは化学機械研磨により、平坦化し、その後バリアメタル１３２、銅配線１３３を形成する（図１Ｋ）。以後、必要なメタル層を同様のプロセスの繰り返すことにより形成する。
【００２２】
以上のようにして作製された実施形態１の半導体装置では、メモリセル３のゲート酸化膜のみを窒化されていない構造とでき、メモリセルトランジスタの特性ばらつきを抑制することが可能となる。これにより、ＳＯＣチップにおけるメモリセルのＳＮＭ特性が改善されて、ＳＯＣチップに内蔵されるＳＲＡＭの歩留りの向上が可能になる。ここで、ＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ）特性とは、ＳＲＡＭを構成する６つのトランジスタの特性のバランスで決定されるものであり、たとえばしきい値が大きくばらついた場合、ＳＲＡＭでの情報保持が困難となる。したがって、ＳＲＡＭを構成するトランジスタには、取り分けしきい値がそろっていることが要求される。
【００２３】
すなわち、本実施形態１のメモリセル３のゲート酸化膜が窒化されていないので、窒化により発生されるゲート酸化膜中の固定電荷が起因するメモリセルトランジスタの特性ばらつきを抑制することが可能となる。
【００２４】
より具体的に説明すると、ＭＯＳＦＥＴのしきい値の変化δＶthは、次の（１）式で与えられる。
【００２５】
【数１】
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【００２６】
（１）式から明らかなように、しきい値の変化δＶｔｈは、表面状態密度Ｑｓｓのばらつき、酸化膜の膜厚ｔｏｘのばらつき、チャネル離散不純物で決まるフラットバンド電圧φＢのばらつきと表面ポテンシャルＱｂのばらつきで示される。したがって、しきい値のばらつきを抑制するためには、（１）式に示された物理パラメータのばらつきを抑制することで達成される。この物理パラメータの中で、Ｑｓｓはゲート酸化膜中の固定電荷や界面準位に大きく影響されるため、ゲート酸化膜をデバイス性能向上や信頼性向上を目的として窒化処理することによりＱｓｓのばらつきは大きくなる。したがって、ゲート酸化膜を窒化処理しないことでＱｓｓのばらつきが低減できると考えられる。本実施形態は、この点に着目してしきい値のばらつきδＶｔｈを低減させたものである。
【００２７】
また、この窒化しないゲート酸化膜構造により、しきい値のばらつきが低減できるので、この窒化しないゲート酸化膜構造を周辺回路におけるアナログ回路に適用することで、ペアトランジスタを用いる回路等の特性差による不良を抑制することも可能となる。このように、しきい値のばらつきが小さいことが要求される回路では、この窒化しないゲート酸化膜構造とし、トランジスタの駆動能力が要求される回路では窒化したゲート酸化膜構造を利用するというように、ゲート酸化膜の窒化の有無を要求される特性に応じて使い分けることにより、特性の良好な半導体装置を提供することが可能になる。
【００２８】
以上の実施形態１の半導体装置では、メモリセル領域３のＭＯＳＦＥＴを窒化処理しないゲート酸化膜構造とした。しかしながら、本発明では、メモリセル領域３のＭＯＳＦＥＴのゲート絶縁膜を周辺回路領域のゲート絶縁膜に比較して窒素含有量の少ないゲート絶縁膜としてもよい。このようにすると、メモリセル領域３のＭＯＳＦＥＴの耐圧特性を比較的高く保ちつつしきい値のばらつきδＶｔｈを抑制することが可能になる。
【００２９】
実施形態２．
図３Ａ〜図３Ｉは、本発明に係る実施形態２の半導体装置の製造工程のフローを示しており、図４は、実施形態２の半導体装置の全体構成を示す平面図である。
この実施形態２の半導体装置は、図４に示すように、メモリセル領域２０４と周辺回路領域２０３を有するＳＲＡＭチップ２５０５である。
この周辺回路領域２０３には、例えば、ドライバ、デコーダ、センスアンプ等が含まれ得る。
このＳＲＡＭチップ２５０では、最小加工寸法で作製される周辺回路領域２０３におけるゲート酸化膜には窒化処理されたゲート酸化膜が用いられ、メモリセル領域２０４には、窒化処理がされていないゲート酸化膜が用いられる。
【００３０】
＜実施形態２の半導体装置の製造方法＞
ここでは、まず、図３Ａに示すように、シリコン基板１００の一方の面に、表面保護酸化膜１０１を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部１０２を形成する（図３Ｂ）。この浅溝素子分離部１０２は、周辺回路領域２０３及びメモリセル領域２０４に同時に形成される。
【００３１】
そして、浅溝素子分離構造が形成された後に、図３Ｃに示すように、フォトリソグラフィー、イオン注入法を用いてディープＮウエル（ＤＮＷ）層２０６、高耐圧ＮＭＯＳ用のＰウエル（ＰＷ）２０７、高耐圧ＰＭＯＳ用のＮウエル（ＮＷ）２０８、およびコアＮＭＯＳ用ＰＷ２０９、コアＰＭＯＳ用のＮウエル（ＮＷ）層２１０を形成する。
【００３２】
その後、実施形態１と同様の工程により、フォトリソグラフィー、ウエットエッチング、クリーニング技術を用いて高耐圧ゲート酸化膜２１１、薄膜ゲート酸化膜２１２を形成する（図３Ｄ，図３Ｅ）。その後、ゲート酸化膜表面を窒化し、両者を酸窒化膜とする。
【００３３】
そして、フォトリソグラフィーによりメモリセル以外の領域をレジスト２０５で覆い、メモリセル領域上の薄膜ゲート酸化膜をウエットエッチングにて除去し（図３Ｅ）、メモリセル領域２０４のゲート酸化膜２１３を形成する（図３Ｆ）。この際に高耐圧ゲート酸化膜２１１、薄膜ゲート酸化膜２１２が露出してゲート酸化されるため、それぞれの酸化膜の膜厚が増加する。このため、あらかじめこの増加分を見込み、高耐圧ゲート酸化膜２１１、薄膜ゲート酸化膜２１２の膜厚が設定されている。
【００３４】
ここで、メモリセル領域２０４のゲート酸化膜２１３は、その表面の窒化処理は実施されていない。このため、絶対的な性能の向上はソース・ドレイン構造で行うことが必要となるが、ゲート酸化膜中の窒素が起因する固定電荷量の低減は可能である。
【００３５】
ゲート酸化膜を形成した後、ＮＭＯＳ用の多結晶シリコン電極２１４，ＰＭＯＳ用の多結晶シリコン電極２１５、ゲート側壁絶縁膜、エクステンション領域２１６、２１７、２１８、２１９を形成する（図３Ｇ）。図３Ｇにおいて、エクステンション領域２１６は、高耐圧ＮＭＯＳ用ソース又はドレインを形成するための領域である。エクステンション領域２１７は、高耐圧ＰＭＯＳ用ソース又はドレインを形成するための領域である。
エクステンション領域２１８は、コアＮＭＯＳ用ソース又はドレインを形成するための領域である。エクステンション領域２１９は、コアＰＭＯＳ用ソース又はドレインを形成するための領域である。
【００３６】
次いで、メタルシリサイド層２３９を形成した後に、シリコン窒化膜のライナー膜２２０、層間絶縁膜２２１を形成し、化学機械研磨にて平坦化する（図３Ｈ）。
【００３７】
さらに、銅配線用バリアメタル２２４、銅配線２２５、層間絶縁膜２２８、バリアメタル２２９、銅配線２３０、ビア２２７と２Ｍ銅配線３３０を形成する（図３Ｉ）。以下、さらに必要に応じて以上の配線行程を繰り返す。
【００３８】
以上のように構成された実施形態２の半導体装置は、メモリセルのゲート酸化膜のみを窒化されていない構造とでき、メモリセルトランジスタの特性ばらつきを抑制することが可能となる。したがって、実施形態１で説明したＳＯＣチップよりもより大容量のメモリセル領域を有するＳＲＡＭチップにおいて、メモリセルトランジスタのばらつきに起因した製品歩留まり低下を抑制することが可能となる。
【００３９】
実施形態３．
図５Ａ〜図５Ｍは、本発明に係る実施形態３の半導体装置の製造工程のフローを示しており、図６は、実施形態３の半導体装置の全体構成を示す平面図である。
この実施形態３の半導体装置は、図６に示すように、メモリセル領域３０４と周辺回路領域３０３を有するＳＲＡＭチップ３１６である。
この周辺回路領域３０３には、実施形態２と同様、例えば、ドライバ、デコーダ、センスアンプ等が含まれ得る。
この実施形態３のＳＲＡＭチップ３０５では、メモリセル領域３０４のＭＯＳＦＥＴと、周辺回路領域３０３のＭＯＳＦＥＴの間で、ゲート電極の組成が異なっていることが特徴となっている。
【００４０】
＜実施形態３の半導体装置の製造方法＞
ここでは、まず、図５Ａに示すように、シリコン基板３００の一方の面に、表面保護酸化膜３０１を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部３０２を形成する（図５Ｂ）。この浅溝素子分離部３０２は、周辺回路領域３０３及びメモリセル領域３０４に同時に形成される。
【００４１】
そして、浅溝素子分離構造が形成された後に、図５Ｃに示すように、フォトリソグラフィー、イオン注入法を用いてディープＮウエル（ＤＮＷ）層３０６、高耐圧ＮＭＯＳ用のＰウエル（ＰＷ）３０７、高耐圧ＰＭＯＳ用のＮウエル（ＮＷ）３０８、およびコアＮＭＯＳ用ＰＷ３０９、コアＰＭＯＳ用のＮウエル（ＮＷ）層３１０を形成する。
【００４２】
次に、フォトリソグラフィー、ウエットエッチング技術により高耐圧ゲート酸化膜３１１と薄膜ゲート酸化膜３１２を形成する。このとき、高耐圧ゲート酸化膜３１１は、周辺回路領域３０３において高耐圧が求められるＭＯＳが形成される部分に形成され、その部分を除く周辺回路領域３０３及びメモリセル領域３０４に薄膜ゲート酸化膜３１２を形成する（図５Ｄ，図５Ｅ）。尚、図５Ｄにおいて、高耐圧ゲート酸化膜３１１が形成された領域は、厚膜ゲート酸化領域３６０として示し、薄膜ゲート酸化膜３７０が形成された領域は、薄膜ゲート酸化膜領域３１４として示している。
【００４３】
その後、周辺回路領域３０３にのみ多結晶シリコンをベースとしたゲート電極を形成する（図５Ｆ）。具体的には、多結晶シリコン膜を形成した後、ハードマスク３０５ａ、レジスト３０５を用いて所定の形状に加工することにより、多結晶シリコン電極３５１を形成する。この際にメモリセル部３０４はパターニングすることなくドライエッチの段階でメモリセル部３０４の多結晶シリコン膜は除去される。
【００４４】
そして、周辺回路部の多結晶シリコン電極３５１を保護するために、シリコン酸化膜３１３を全体に堆積させた後、周辺回路部をレジスト３０５で覆い、メモリセル部のみゲート酸化膜が露出した構造とする（図５Ｇ）。
【００４５】
メモリセル部のみゲート酸化膜が露出させた状態で、メタルゲート電極材料３１４を堆積させ（図５Ｈ）、フォトリソグラフィー、ドライエッチング技術により、メモリセル部のメタルゲート電極３２１を形成する。メタルゲート電極の材料は一般的に用いられる、タングステンと窒化チタン膜の積層構造や、ニッケルシリサイドなどの完全シリサイド電極構造を用いることが可能である。この際に周辺回路部３０３はレジスト３０５で覆うことはないためにシリコン酸化膜３１３が露出した状態となる。
【００４６】
この状態でのＳＲＡＭチップ３０５は、メモリセル領域３０４がメタルゲート電極を有するゲート構造、周辺回路領域３０３が通常の多結晶シリコン電極を有するゲート構造となる。その後は実施形態１、あるいは実施形態２と同様のプロセスを用いてエクステンション構造、ソース・ドレイン構造、メタルシリサイド、コンタクト、銅配線を形成する。
【００４７】
具体的には、ＮＭＯＳ用の多結晶シリコン電極３１９，ＰＭＯＳ用の多結晶シリコン電極３２０、メモリセル用メタルゲート電極３２１、ゲート側壁絶縁膜、エクステンション領域３２２、３２３、３２４、３２５を形成する（図５Ｋ）。図５Ｋにおいて、エクステンション領域３２２は、高耐圧ＮＭＯＳ用ソース又はドレインを形成するための領域である。エクステンション領域３２３は、高耐圧ＰＭＯＳ用ソース又はドレインを形成するための領域である。エクステンション領域３２４は、コアＰＭＯＳ用ソース又はドレインを形成するための領域である。エクステンション領域３２５は、コアＮＭＯＳ用ソース又はドレインを形成するための領域である。
【００４８】
次いで、メタルシリサイド層３２６を形成した後に、シリコン窒化膜のライナー膜３２７、層間絶縁膜３２８を形成し、化学機械研磨にて平坦化する（図５Ｌ）。
【００４９】
さらに、銅配線３３０、３３３、層間絶縁膜３３１、３３４、銅ビア３３２、タングステンコンタクト３２９を形成する（図５Ｍ）。以下、さらに必要に応じて以上の配線工程を繰り返す。
【００５０】
以上のようにして構成された実施形態３の半導体装置は、メモリセル領域３０３のメタルゲート電極３２１が金属で構成されているので、ゲート電極の局所空乏化に起因して生じるメモリセルのトランジスタの特性ばらつきを抑制することが可能となる。すなわち、メタル電極は完全にそのバンド構造が縮退しているため、メタル電極そのものが空乏することはなく、電気的にみたゲート酸化膜の膜厚ばらつきが生じることがない（空乏化によりあたかもゲート酸化膜の膜厚が変化したかのような現象が生じるがかかることがない）。
【００５１】
また、多結晶シリコンを用いた場合、多結晶シリコンにはグレイン（結晶粒）、グレインバンダリ（結晶粒界）といった固有の構造的な問題を持つ。一般的にグレインバンダリでは不純物の拡散が大きく、多くの不純物が存在し、グレインバンダリ近傍で抵抗が下がり、グレイン中心部での不純物濃度が高く抵抗が高いことが報告されている。またさらに、グレインバンダリそのものはフェルミ準位ピニングが発生し、バンド構造が変調を受けることが報告されており、これらがトランジスタのゲート酸化膜の膜厚等に影響を与え、その特性ばらつきの原因となる。
【００５２】
また、多結晶シリコン電極はプロセス中にＮＭＯＳはＮ型の不純物、ＰＭＯＳはＰ型の不純物をイオン注入と熱拡散などのプロセスでドーピングされる。このため、多結晶シリコンのグレインの生成のされ方、不純物の拡散のされ方で個々のトランジスタの多結晶シリコン側のゲート空乏化のされ方が異なり、しきい値のばらつきの原因となる。
【００５３】
これに対して、本実施形態３の半導体装置では、ゲート電極がバンダリを持たないメタルにより構成されているのでこれらの影響を抑制することが可能となり、かつゲート電極側の空乏化が抑制されるためしきい値のばらつきを低減することが可能となる。
【００５４】
以上の説明から明らかなように、メモリセル領域のゲート電極を金属ゲート電極にすることにより得られる効果は、ゲート絶縁膜における窒化処理の有無に拘わらず得られるものである。したがって、本実施形態３に係る発明は、ゲート絶縁膜の種類によって限定されるものではない。しかしながら、実施形態３に係る発明において、実施形態１及び２で説明した周辺回路部とメモリセル部とでゲート絶縁膜を使い分けた構造を用いると、よりメモリセル領域におけるＭＯＳＦＥＴのしきい値のばらつきを低減することができる。
【００５５】
実施形態３ではＳＲＡＭチップを代表例として説明したが、本発明の方法はＳＯＣ製品やアナログ製品などトランジスタの特性ばらつきが問題となる回路に適用することで、効果を有効に得ることが可能となる。
【００５６】
実施形態４．
図７Ａ〜図７Ｇは、本発明に係る実施形態４の半導体装置の製造工程のフローを示している。この実施形態４の半導体装置は、実施形態１と同様、ＣＰＵ領域と、例えば、ＳＲＡＭ等からなるメモリセル領域と、アナログ回路領域と、それらの領域間を接続する配線領域とを含むシステムが１つのチップ上に集積化された大規模な半導体装置である。
【００５７】
本実施形態４の半導体装置は、以下のようにして製造され、周辺回路領域のＭＯＳＦＥＴのゲート絶縁膜を高誘電率酸化膜により構成したことを特徴としている。ここで、本明細書において、高誘電率酸化膜又は高誘電率材料（Ｈｉｇｈ−ｋ材料ともいう。）というときの高誘電率とは、ＳｉＯ２（誘電率３．９）より誘電率が高い材料をいう。この高誘電率材料として、好ましくは、ＺｒＳｉＯ、ＨｆＳｉＯ、ＬａＳｉＯ、ＺｒＡｌＯ、ＺｒＮＯ、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３、Ｇｄ２Ｏ３及びＹ２Ｏ３が用いられ、より好ましくは、耐熱性及び移動度特性が良好なＨｆＳｉＯ及びＨｆＯ２が用いられる。
【００５８】
＜実施形態４の半導体装置の製造方法＞
本方法では、まず、図７Ａに示すように、シリコン基板４００の一方の面に、表面保護酸化膜４０１を形成する。
次に、フォトリソグラフィー、ドライエッチング、酸化膜等絶縁膜の成膜、化学機械研磨を用いて浅溝素子分離部４０２を形成する（図７Ｂ）。この浅溝素子分離部４０２は、周辺回路領域及びメモリセル領域に同時に形成される。
【００５９】
その後、フォトリソグラフィー技術を用いて、ディープＮウエル（ＤＮＷ）層４０６、高圧ＮＭＯＳ用のＰウエル（ＰＷ）４０７、高圧ＰＭＯＳ用のＮウエル（ＮＷ）４０８、コアＮＭＯＳ用のＰウエル（ＰＷ）４０９、コアＰＭＯＳ用のＮウエル（ＮＷ）４１０をイオン注入によって作り分ける（図７Ｃ）。
【００６０】
その後、ゲート酸化、フォトリソグラフィー、ウエットエッチング、アッシング、洗浄技術を用いてゲート酸化膜の作り分けを行う。
具体的には、図７Ｄに示すように、高耐圧ゲート用の高耐圧高誘電率ゲート酸化膜４１１を厚く形成し、コアＭＯＳ領域の高誘電率ゲート酸化膜４１２を薄く形成する。この高耐圧高誘電率ゲート酸化膜４１１及び薄膜高誘電率ゲート酸化膜４１２を構成する高誘電率酸化膜は、例えば、ハフニウムオキサイドなどにより形成される。
【００６１】
高耐圧高誘電率ゲート酸化膜４１１と薄膜高誘電率ゲート酸化膜４１２とを形成した後、レジスト１０５を周辺回路領域に形成し、レジストが形成されていないメモリセル領域の高誘電率酸化膜をウエットエッチング法により除去する（図７Ｅ）。
【００６２】
メモリセル領域の高誘電率酸化膜を除去した後、メモリセル領域のゲート酸化膜を形成するために、通常のゲート酸化処理を実施して、ＳｉＯ２等を形成する。この際に露出された高誘電率酸化膜（高耐圧高誘電率ゲート酸化膜４１１と薄膜高誘電率ゲート酸化膜４１２）が形成された領域も同時に酸化される。この酸化工程において、周辺回路領域では、シリコン基板は露出していないのでその酸化膜の増加分は大きくないが、高誘電率酸化膜の膜厚は、増加分を見込んで薄く作製しておく。
【００６３】
以上の工程により、周辺回路部では高誘電率酸化膜からなるゲート酸化膜が形成され、メモリセル領域ではＳｉＯ２系のゲート酸化膜が形成される。
【００６４】
その後のプロセス（エクステンション層の形成、側壁絶縁膜の形成、ソース・ドレイン層の形成、メタルシリサイド、層間絶縁膜、配線構造）は実施形態１と同じ手順により形成することができる。
【００６５】
以上の製造方法により、周辺回路部はＨｉｇｈ−ｋ材料でゲート酸化膜が形成され、メモリセル領域のゲート酸化膜はシリコン絶縁膜のゲート酸化膜で形成されたＳＯＣチップを製造することができる。
【００６６】
以上のようして作製された実施形態４の半導体装置は、最小寸法で設計されたメモリセル部のメモリセルトランジスタの特性ばらつきを抑制することが可能となる。一方、周辺で高速性が要求される回路に関しては、高誘電率材料をベースとしたゲート酸化膜で形成されるため、通常の酸化シリコン系のゲート酸化膜で形成されたトランジスタよりもより高い性能を有し、高い回路特性を得ることができる。さらに、メモリセルトランジスタのゲート酸化膜は実施形態１と同様、メモリセルのトランジスタについては、高誘電率材料をもつ場合に問題となる組成比のゆらぎによる影響も少なく、ストイキオメトリーのはずれた局所領域のフェルミ準位ピニング等の影響等によるトランジスタの特性ばらつきも抑制することが可能となる。
【００６７】
以上の説明からも明らかなように、実施形態４に係る発明において、高誘電率材料をベースとしたゲート酸化膜は、周辺回路領域の全てのＭＯＳＦＥＴに適用してもよいが、高速性が要求される周辺回路領域の一部に適用してもよい。
【産業上の利用可能性】
【００６８】
本発明は、ｈｐ９０ｎｍ以細の微細加工プロセスを用いる半導体装置(ＳＲＡＭで代表される単体メモリ、ならびにＳＯＣ：Ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ)、アナログ回路等の半導体装置に広く適用可能である。
【図面の簡単な説明】
【００６９】
【図１Ａ】本発明に係る実施形態１の半導体装置の製造過程における断面図である。
【図１Ｂ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｃ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｄ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｅ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｆ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｇ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｈ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｉ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｊ】実施形態１の半導体装置の製造過程における断面図である。
【図１Ｋ】実施形態１の半導体装置の製造過程における断面図である。
【図２】本発明に係る実施形態１の半導体装置の平面図である。
【図３Ａ】本発明に係る実施形態２の半導体装置の製造過程における断面図である。
【図３Ｂ】実施形態２の半導体装置の製造過程における断面図である。
【図３Ｃ】実施形態２の半導体装置の製造過程における断面図である。
【図３Ｄ】実施形態２の半導体装置の製造過程における断面図である。
【図３Ｅ】実施形態２の半導体装置の製造過程における断面図である。
【図３Ｆ】実施形態２の半導体装置の製造過程における断面図である。
【図３Ｇ】実施形態２の半導体装置の製造過程における断面図である。
【図３Ｈ】実施形態２の半導体装置の製造過程における断面図である。
【図３Ｉ】実施形態２の半導体装置の製造過程における断面図である。
【図４】本発明に係る実施形態２の半導体装置の平面図である。
【図５Ａ】本発明に係る実施形態３の半導体装置の製造過程における断面図である。
【図５Ｂ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｃ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｄ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｅ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｆ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｇ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｈ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｉ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｊ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｋ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｌ】実施形態３の半導体装置の製造過程における断面図である。
【図５Ｍ】実施形態３の半導体装置の製造過程における断面図である。
【図６】本発明に係る実施形態３の半導体装置の平面図である。
【図７Ａ】本発明に係る実施形態４の半導体装置の製造過程における断面図である。
【図７Ｂ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｃ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｄ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｅ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｆ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｇ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｈ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｉ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｊ】実施形態４の半導体装置の製造過程における断面図である。
【図７Ｋ】実施形態４の半導体装置の製造過程における断面図である。
【図８】従来のＳＯＣ半導体装置の構成を示す平面図である。
【符号の説明】
【００７０】
１  アナログ回路領域、２  ＣＰＵ領域、３，２０４，３０４  メモリセル領域、４  配線領域、６，２０３，３０３  周辺回路領域、１００，３００，４００  シリコン基板、１０１，３０１，４０１  表面保護酸化膜、１０２，３０２，４０２  浅溝素子分離部、１０５，２０５，３０５，４０５  レジスト、１０６，２０６，３０６，４０６  ディープＮウエル（ＤＮＷ）層、１０７，２０７，３０７，４０７  高圧ＮＭＯＳ用のＰウエル（ＰＷ）、１０８，２０８，３０８，４０８  高圧ＰＭＯＳ用のＮウエル（ＮＷ）、１１０，２１０，３１０，４０９  コアＮＭＯＳ用のＰウエル（ＰＷ）、１１１，４１０  コアＰＭＯＳ用のＮウエル（ＮＷ）、１１２，２１１，３１１  高耐圧ゲート酸化膜、１１３  ＩＯ系ゲート酸化膜、１１４，２１２，３１２  薄膜ゲート酸化膜、１１５，２１３  メモリセル用のゲート酸化膜、１１７，３０５ａ  ドライエッチ用ハードマスク、１１８，１１９  ゲート電極、１２０，１２１，２１６，２１７，２１８，２１９，３２２，３２３，３２４，３２５  エクステンション領域、１２２，１２３，１２４，１２５，１２６  ソース・ドレイン、１２７  メタルシリサイド層、１２８  ライナー窒化膜層、１２９  層間絶縁膜、１３０，１３２  バリアメタル、１３１  タングステン、１３３  銅配線、２５０，３１６  ＳＲＡＭチップ、２１３  ゲート酸化膜、２１４，２１５，３１９，３２０，３５１  多結晶シリコン電極、２３９，３２６  メタルシリサイド層、２２０，３２７  ライナー膜、２２１，３２８  層間絶縁膜、２２４  銅配線用バリアメタル、２２５，２３０，３３０，３３３  銅配線、２２８，３３１，３３４  層間絶縁膜、２２９  バリアメタル、２２７  ビア、３３０  ２Ｍ銅配線、３６０  厚膜ゲート酸化領域、３７０  薄膜ゲート酸化膜領域、３１３  シリコン酸化膜、３１４  メタルゲート電極材料、３２１  メモリセル用メタルゲート電極、３３２  層間絶縁膜銅ビア、３２９  タングステンコンタクト、４１１  高耐圧ゲート用の高耐圧高誘電率ゲート酸化膜、４１２  コアＭＯＳ領域の薄膜高誘電率ゲート酸化膜、１０００  低消費ＳＯＣ（System on chip）回路、１００２  プロセッサ領域、１００１  周辺回路領域、１００３  メモリセル領域。
【図１Ａ】
2009170494.tif 000004
【図１Ｂ】
2009170494.tif 000005
【図１Ｃ】
2009170494.tif 000006
【図１Ｄ】
2009170494.tif 000007
【図１Ｅ】
2009170494.tif 000008
【図１Ｆ】
2009170494.tif 000009
【図１Ｇ】
2009170494.tif 000010
【図１Ｈ】
2009170494.tif 000011
【図１Ｉ】
2009170494.tif 000012
【図１Ｊ】
2009170494.tif 000013
【図１Ｋ】
2009170494.tif 000014
【図２】
2009170494.tif 000015
【図３Ａ】
2009170494.tif 000016
【図３Ｂ】
2009170494.tif 000017
【図３Ｃ】
2009170494.tif 000018
【図３Ｄ】
2009170494.tif 000019
【図３Ｅ】
2009170494.tif 000020
【図３Ｆ】
2009170494.tif 000021
【図３Ｇ】
2009170494.tif 000022
【図３Ｈ】
2009170494.tif 000023
【図３Ｉ】
2009170494.tif 000024
【図４】
2009170494.tif 000025
【図５Ａ】
2009170494.tif 000026
【図５Ｂ】
2009170494.tif 000027
【図５Ｃ】
2009170494.tif 000028
【図５Ｄ】
2009170494.tif 000029
【図５Ｅ】
2009170494.tif 000030
【図５Ｆ】
2009170494.tif 000031
【図５Ｇ】
2009170494.tif 000032
【図５Ｈ】
2009170494.tif 000033
【図５Ｉ】
2009170494.tif 000034
【図５Ｊ】
2009170494.tif 000035
【図５Ｋ】
2009170494.tif 000036
【図５Ｌ】
2009170494.tif 000037
【図５Ｍ】
2009170494.tif 000038
【図６】
2009170494.tif 000039
【図７Ａ】
2009170494.tif 000040
【図７Ｂ】
2009170494.tif 000041
【図７Ｃ】
2009170494.tif 000042
【図７Ｄ】
2009170494.tif 000043
【図７Ｅ】
2009170494.tif 000044
【図７Ｆ】
2009170494.tif 000045
【図７Ｇ】
2009170494.tif 000046
【図７Ｈ】
2009170494.tif 000047
【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
2009170494.tif 000050
【図８】
2009170494.tif 000051