(57)【要約】【課題】フリップチップスタイルのLSI設計において、LSI上に配置されたパッドからの応力による影響を考慮した設計方法ならびに半導体装置を提供する。【解決手段】パッドからの応力の影響を考慮する方法として２種類の方法を提供する。１つは、応力の影響によるセルの遅延ばらつき値を求め、セルに付与することで応力の影響を考慮したタイミング解析などを行う。そしてこの解析結果を用いて、設計を行いパッドからの応力の影響をパッド下のビア、配線、セルなどに与えないようにするために、パッド下にはビアを配置しないなどの物理的構造を用いる。【選択図】図８
2009170459.tif 000002
【特許請求の範囲】
【請求項１】
複数の入出力セルと、エリアパッドと、前記エリアパッドの少なくとも一部と前記入出力セルとを繋ぐ再配線とを具備し、前記エリアパッドを介して、パッケージ基板上の配線に接続される半導体集積回路装置の設計方法であって、
前記エリアパッドが前記パッケージ基板上の配線との接続によって受ける応力の影響を考慮し、前記対象物に付与する遅延ばらつき値を算出する遅延ばらつき値算出工程を含む半導体集積回路装置の設計方法。
【請求項２】
請求項１記載の半導体集積回路装置の設計方法であって、
前記遅延ばらつき値算出工程は、前記半導体集積回路装置の前記エリアパッドを基点とした対象物までの距離に対応して、遅延ばらつき値を算出する工程である半導体集積回路装置の設計方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の設計方法であって、
前記遅延ばらつき値算出工程で得られた、遅延ばらつき値を用いて、配線の抵抗値と容量値を求める工程を具備した半導体集積回路装置の設計方法。
【請求項４】
請求項１記載の半導体集積回路装置の設計方法であって、
前記遅延ばらつき値算出工程で得られた遅延ばらつき値を用いて、
遅延計算を行う工程を含む半導体集積回路装置の設計方法。
【請求項５】
請求項１記載の半導体集積回路装置の設計方法であって、
前記遅延ばらつき値算出工程は、セルごとに規定されたライブラリを用いて前記遅延ばらつき値を算出する半導体集積回路装置の設計方法。
【請求項６】
請求項４記載の半導体集積回路装置の設計方法であって、
前記遅延ばらつき値算出工程は、前記ライブラリに、対象物の配置情報、配線情報を付加したデータベースを用いて前記遅延ばらつき値を算出する工程を含む半導体集積回路装置の設計方法。
【請求項７】
請求項１記載の半導体集積回路装置の設計方法であって、
前記遅延ばらつき値算出工程で得られた遅延ばらつき値に応じて、前記半導体集積回路のレイアウト設計を行う工程を含む半導体集積回路装置の設計方法。  
【請求項８】
請求項１記載の半導体集積回路装置の設計方法であって、
前記遅延ばらつき値算出工程で得られた遅延ばらつき値に応じて、前記エリアパッド領域下一定領域内のビアを調整する工程を含む半導体集積回路装置の設計方法。  
【請求項９】
請求項８記載の半導体集積回路装置の設計方法であって、
前記ビアを調整する工程は、前記エリアパッド領域下一定領域内のビアの個数を増大する工程である半導体集積回路装置の設計方法。  
【請求項１０】
請求項８記載の半導体集積回路装置の設計方法であって、
前記ビアを調整する工程は、前記エリアパッド領域下一定領域内のビアの形状を変化させる工程である半導体集積回路装置の設計方法。  
【請求項１１】
請求項１０記載の半導体集積回路装置の設計方法であって、
前記ビアの形状を変化させる工程は、前記エリアパッド領域下一定領域内のビアを大きくする工程である半導体集積回路装置の設計方法。  
【請求項１２】
請求項８記載の半導体集積回路装置の設計方法であって、
前記ビアを調整する工程は、前記エリアパッド領域下一定領域内に形成するビアの個数を低減する工程である半導体集積回路装置の設計方法。  
【請求項１３】
請求項１２記載の半導体集積回路装置の設計方法であって、
前記ビアを調整する工程は、前記エリアパッド領域下一定領域内には、ビアが存在しないように調整する工程である半導体集積回路装置の設計方法。
【請求項１４】
請求項８記載の半導体集積回路装置の設計方法であって、
前記ビアを調整する工程は、前記エリアパッド領域下一定領域内に、電気的に接続されないダミービアを形成する工程である半導体集積回路装置の設計方法。  
【請求項１５】
請求項１４記載の半導体集積回路装置の設計方法であって、
前記ダミービアを形成する工程は、複数の配線層にわたり、縦積みされたビアを形成する工程である半導体集積回路装置の設計方法。  
【請求項１６】
請求項８記載の半導体集積回路装置の設計方法において、
前記ビアを調整する工程は、前記エリアパッド領域下一定領域内の特定配線層と接続されるビアが存在しない半導体集積回路装置の設計方法。
【請求項１７】
請求項１６記載の半導体集積回路装置の設計方法において、前記エリアパッド領域下一定領域内には特定配線層が存在しないように設計する工程を含む半導体集積回路装置の設計方法。
【請求項１８】
請求項１６記載の半導体集積回路装置の設計方法において、前記エリアパッド領域下一定領域内には特定配線層の形状を変化させる半導体集積回路装置の設計方法。
【請求項１９】
請求項１６記載の半導体集積回路装置の設計方法において、前記エリアパッドがダミーパッドである場合に、再配線と前記エリアパッドが融合して存在するようにした半導体集積回路装置の設計方法。
【請求項２０】
請求項１記載の半導体集積回路装置の設計方法において、
前記遅延ばらつき値算出工程で得られた遅延ばらつき値に応じて、前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域に、前記応力を緩和するためのダミー配線を敷設する工程を含む半導体集積回路装置の設計方法。
【請求項２１】
請求項２０記載の半導体集積回路装置の設計方法において、
前記ダミー配線を敷設する工程は、前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域に、エリアパッド幅よりも太いダミー配線を敷設する工程を含む半導体集積回路装置の設計方法。
【請求項２２】
請求項２０記載の半導体集積回路装置の設計方法において、
前記ダミー配線を敷設する工程は、前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域のダミー配線の敷設密度を調整する工程を含む半導体集積回路装置の設計方法。
【請求項２３】
請求項１５記載の半導体集積回路装置の設計方法において、
前記ダミー配線を敷設する工程は、前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域に、最上位層から最下位層まで縦積みされたビアとビアに接続する配線の突き出し部分を敷設する工程を含む半導体集積回路装置の設計方法。
【請求項２４】
請求項２３記載の半導体集積回路装置の設計方法において、
前記縦積みされたビアは、配線混雑度の低い場所に敷設するようにした半導体集積回路装置の設計方法。
【請求項２５】
複数の入出力セルと、エリアパッドと、前記エリアパッドの少なくとも一部と前記入出力セルとを繋ぐ再配線とを具備し、前記エリアパッドを介して、パッケージ基板上の配線に接続される請求項１乃至２３のいずれかに記載の半導体集積回路装置の設計装置であって、
レイアウト情報を入力する入力部と、
前記エリアパッドが前記パッケージ基板上の配線との接続によって受ける応力の影響を考慮し、前記対象物に付与する遅延ばらつき値を算出する遅延ばらつき値算出部とを具備した半導体集積回路装置の設計装置。
【請求項２６】
請求項２５記載の半導体集積回路装置の設計装置であって、
前記レイアウト情報から、対象物のエリアパッドを基点とした距離を計測する距離計測部と、
前記遅延ばらつき値算出部は、前記半導体集積回路装置の前記エリアパッドを基点とした対象物までの距離に対応して、遅延ばらつき値を算出する半導体集積回路装置の設計装置。
【請求項２７】
請求項２５記載の半導体集積回路装置の設計装置であって、
前記遅延ばらつき値算出部で得られた、遅延ばらつき値を用いて、配線の抵抗値と容量値を求める配線容量・抵抗値演算部とを具備した半導体集積回路装置の設計装置。
【請求項２８】
請求項２５記載の半導体集積回路装置の設計装置であって、
前記遅延ばらつき値算出部で得られた遅延ばらつき値を用いて、
遅延計算を行う遅延値計算部を含む半導体集積回路装置の設計装置。
【請求項２９】
請求項２５記載の半導体集積回路装置の設計装置であって、
前記遅延ばらつき値算出部は、セルごとに規定されたライブラリを具備し、前記ライブラリを用いて前記遅延ばらつき値を算出する半導体集積回路装置の設計装置。
【請求項３０】
請求項２９記載の半導体集積回路装置の設計装置であって、
前記遅延ばらつき値算出部は、前記ライブラリに、対象物の配置情報、配線情報を付加したデータベースを具備し前記遅延ばらつき値を算出する半導体集積回路装置の設計装置。
【請求項３１】
請求項１乃至２４記載の半導体集積回路装置の設計方法で設計された半導体集積回路装置であって、
前記エリアパッド領域下一定領域内のビアの状態が、周辺領域と異なる半導体集積回路装置。  
【請求項３２】
請求項３１記載の半導体集積回路装置であって、
前記エリアパッド領域下一定領域内のビアの個数が、周辺領域よりも多い半導体集積回路装置。  
【請求項３３】
請求項３１記載の半導体集積回路装置であって、
前記エリアパッド領域下一定領域内のビアの形状が他の領域と異なる半導体集積回路装置。  
【請求項３４】
請求項３３記載の半導体集積回路装置であって、
前記エリアパッド領域下一定領域内のビアは他の領域よりも大きい半導体集積回路装置。  
【請求項３５】
請求項３１記載の半導体集積回路装置であって、
前記エリアパッド領域下一定領域内に形成されるビアの個数は他の領域よりも少ない半導体集積回路装置。  
【請求項３６】
請求項３５記載の半導体集積回路装置あって、
前記エリアパッド領域下一定領域内には、ビアが存在しない半導体集積回路装置。
【請求項３７】
請求項３１記載の半導体集積回路装置の設計方法であって、
前記エリアパッド領域下一定領域内に、電気的に接続されないダミービアを供えた半導体集積回路装置。  
【請求項３８】
請求項３７記載の半導体集積回路装置であって、
前記ダミービアは、複数の配線層にわたり、縦積みされたビアである半導体集積回路装置。  
【請求項３９】
請求項３１記載の半導体集積回路装置であって、
前記エリアパッド領域下一定領域内の特定配線層と接続されるビアが存在しない半導体集積回路装置。
【請求項４０】
請求項３９記載の半導体集積回路装置であって、
前記エリアパッド領域下一定領域内には特定配線層が存在しない半導体集積回路装置。
【請求項４１】
請求項３９記載の半導体集積回路装置であって、前記エリアパッド領域下一定領域内には特定配線層の形状が他の領域と異なる半導体集積回路装置。
【請求項４２】
請求項３９記載の半導体集積回路装置であって、
前記エリアパッドがダミーパッドである領域では、再配線と前記エリアパッドが融合して存在する半導体集積回路装置。
【請求項４３】
請求項３１記載の半導体集積回路装置であって、
前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域に、前記応力を緩和するためのダミー配線を具備した半導体集積回路装置。
【請求項４４】
請求項４３記載の半導体集積回路装置であって、
前記ダミー配線は、前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域に、エリアパッド幅よりも太い半導体集積回路装置。
【請求項４５】
請求項４３記載の半導体集積回路装置であって、
前記ダミー配線は、前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域のダミー配線の敷設密度が周辺の領域と異なる半導体集積回路装置。
【請求項４６】
請求項３８記載の半導体集積回路装置であって
前記ダミー配線は、前記エリアパッド直下、または、エリアパッドの応力の影響を受ける領域においては、最上位層から最下位層まで縦積みされたビアと、前記ビアに接続する配線の突き出し部分を具備する半導体集積回路装置。
【請求項４７】
請求項４５記載の半導体集積回路装置であって、
前記縦積みされたビアは、配線混雑度の低い場所に敷設された半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の設計方法、設計装置および半導体集積回路装置にかかり、特にフリップチップ構造を有する半導体集積回路装置の設計に関するものである。
【背景技術】
【０００２】
近年の半導体製造技術の微細化に伴い、半導体集積回路（LSI）を構成するトランジスタ数は増加の一途をたどっている。LSIの構成要素が増加するにつれチップ面積の増加が懸念されており、チップ面積を抑制することがコスト面から見て最も重要な解決課題となっている。
システムLSIではシリコンチップ上に複数の機能ブロックを形成した後に、これらを相互に電気的接続する回路配線を形成する。そこで多数の回路配線層と絶縁層とを積層しているため、外部応力がかかったり、ストレスマイグレーションが発生し、物理的強度の低下や、電気的接続性の低下などが問題となる。
【０００３】
そこでこの課題を解決すべく、特許文献１では、機能を実現するための機能ブロックが形成されたシステムLSI部とこの機能ブロックを接続するための配線層を別々に用意し、それらを張り合わせてLSIを構成する手法が開示されている。
しかしながら特許文献１による解決方法では機能ブロック部と配線層部で別々にマスク形成が必要となりコスト面で課題が残ることが懸念される。
【０００４】
一方、半導体集積回路（LSI）とパッケージの接続方式として、ワイヤーボンディング方式が一般的に用いられてきた。この実装形態を用いた場合、LSIの構造は入出力セル（IOセル）をチップ周辺に配置する構造となる。この構造を用いた場合の課題としてIOセル数にチップ面積が依存することが挙げられる。さらに、上記のようなワイヤーボンディング手法を用いた場合、IOセルに対してワイヤーを圧着する必要がある。この圧着でIOセルが破壊されないために、強度を保つ意味でもIOセルを一定の大きさにする必要がある。また、一定の圧着面積が必要なため、物理的にIOセルを小さくできないという制限がある。このため、微細プロセスにおいてはチップのIOセル数が多くなるとIOセルによってチップ面積が決まる。従って、配置合成手法などを用いて内部ロジックの面積削減に取り組んでもチップ面積の削減に結びつかなくなるという問題があった。
【０００５】
上記課題の解決策としてフリップチップ構造が用いられている。図２および３には一般的なフリップチップ構造が示されている。エリアパッド１２ａとこれに接続されるバンプ１２ｂとからなるパッド１２をチップ全面に配置し、IOセル１１とこのパッド１２を再配線と呼ばれる配線１３で接続する。さらに図２にはパッケージとの接続方法が示されている。LSI１０をフェースダウンでパッケージ基板２０表面の配線層２１とパッド１２で接続する。フリップチップ構造を用いることで、IOセルに対してワイヤリングする必要がないため、従来のIOセルより小さく製造できる。またIOセル自身をLSI周囲に配置する必要がないため、ワイヤーボンディング手法での課題としてあげたIOセルがLSIの面積を決定してしまうという課題を解決することが可能となる。以降、特にフリップチップ方式でチップ全面に配置したパッド１２をエリアパッド１２ａおよびバンプ１２ｂと記述する。
【０００６】
フリップチップ方式を用いる上で対応すべき課題としてLSI表面に配置したエリアパッドからLSI内部素子への応力の影響がある。エリアパッドから外部応力が加わるため、LSI上に応力の加わる部分と加わらない部分が混在することになる。応力が加わることへの影響として、エリアパッド直下に存在するトランジスタの特性が変化することが懸念される。この影響によりLSI中のトランジスタの応答速度が不均一となり、この影響を考慮しなければLSIのタイミング信頼性に大きな課題となる。また、もしエリアパッド直下に配線やビアが存在していた場合は、電気的接続が損なわれ、電気的接続信頼性が低下する可能性があるだけでなく、比抵抗の増大に起因する配線抵抗の増大、容量変化などもLSIのタイミング信頼性に影響を与えることになる。
【０００７】
この課題を解決する方法として、特許文献２では配線基板への実装にあたり、バンプをLSIの外郭より最低1列大きく配置することで応力の低減を図る方法を提案している。
【０００８】
【特許文献１】特開2001-024089号公報
【特許文献２】特開2001-118946号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２ではLSIの外郭にパッドを形成するため、LSI面積、パッケージ面積の増大が考えられ、これもまたコスト面での課題が残るだけでなく、根本的な問題の解決にはなっておらず、ボンディング時にエリアパッドにかかる外部応力に起因した、トランジスタ特性、配線抵抗、配線容量などの変化が、LSIの特性ばらつきの原因となる点は否めない。
【００１０】
従って、上述したようなLSIの特性ばらつきのためにLSI設計においてもマージンを大きくとらなければならず、設計品質の低下や、過剰マージンによる面積増大の原因となっていた。
【００１１】
本発明は、前記実情に鑑みてなされたものであり、本発明の目的は、LSI設計の段階で応力に対応した処置をすることで応力の影響に左右されない半導体集積回路を提供することである。
特に、フリップチップボンディングに起因する応力の影響を考慮し、半導体集積回路装置の解析をはかり、この解析結果に基づき半導体集積回路装置の最適化を図ることを目的とする。
【課題を解決するための手段】
【００１２】
前記課題を解決するために、本発明では応力による影響を考慮してLSIの設計を行うようにしたことを特徴とする。この方法はあらかじめ応力がどの程度の大きさ、範囲で影響を与えるかをデータとして取得し、そのデータを用いてLSI設計時の遅延計算やタイミング検証に利用することで、LSIの解析を行う。
そしてその解析結果に基づいて、最適化を行うことで、応力の影響が起きても不具合を起さないLSI設計を行う。
そしてさらには、LSI内のトランジスタ、配線、ビアが、フリップチップ方式におけるエリアパッドによる応力の影響を抑制しうるようなLSI構造を提案する。
本明細書において、ビアは、層間絶縁膜に形成したビアホールに配線層を構成する導電性膜を充填することで得られるものとし、ビアホールとこのビアホール内に充填される導電性膜（配線層）とをあわせたものをさすものとする。
【００１３】
すなわち、本発明では、複数の入出力セルと、エリアパッドと、前記エリアパッドの少なくとも一部と前記入出力セルとを繋ぐ再配線とを具備し、前記エリアパッドを介して、パッケージ基板上の配線に接続される半導体集積回路装置の設計方法であって、前記エリアパッドが前記パッケージ基板上の配線との接続によって受ける応力の影響を考慮し、前記対象物に付与する遅延ばらつき値を算出する遅延ばらつき値算出工程を含むことを特徴とする。
この構成によれば、応力の影響を考慮したLSI設計を行うことが可能となるため、応力を原因とするLSIチップの不具合を抑制することができる。
【００１４】
また、本発明では、複数の入出力セルと、エリアパッドと、前記エリアパッドの少なくとも一部と前記入出力セルとを繋ぐ再配線とを具備し、前記エリアパッドを介して、パッケージ基板上の配線に接続される上記半導体集積回路装置の設計装置であって、レイアウト情報を入力する入力部と、前記エリアパッドが前記パッケージ基板上の配線との接続によって受ける応力の影響を考慮し、前記対象物に付与する遅延ばらつき値を算出する遅延ばらつき値算出部とを具備したことを特徴とする。
この構成によれば、応力の影響を考慮したLSI設計を行うことが可能となるため、応力を原因とするLSIチップの不具合を抑制することができる。
【００１５】
また本発明の半導体集積回路装置では、前記エリアパッド領域下一定領域内のビアの状態が、周辺領域と異なることを特徴とする。
この構成により、ビアを、応力の影響を抑制するように調整しているため、より信頼性の高い半導体集積回路装置を提供する
【発明の効果】
【００１６】
本発明によれば、フリップチップ構造における応力の影響を考慮したLSI設計を行うことが可能となるため、応力を原因とするLSIチップの不具合を防ぐことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
本実施の形態では、フリップチップ方式の半導体集積回路装置において、実装に際しエリアパッドからうける応力を考慮してこの半導体集積回路装置（LSI）の設計を行う。ここでは、図１に概要説明図を示すように、任意のエリアパッドを基点として、基点から対象物までの距離に応じて、前記遅延ばらつき値を考慮する対象物に付与する遅延ばらつき値を算出してタイミング解析を行い（ステップＳ００１）、この算出結果に基づいて、LSIの最適化（ステップＳ００２）を行うようにしたことを特徴とするものである。
【００１８】
本実施の形態の半導体集積回路装置は、図２及び図３に示すように、いわゆるBGA(ボールグリッドアレイ)方式と呼ばれる方式で実装されるものであり、複数の入出力セル１１と、エリアパッド１２ａと、前記エリアパッド１２ａの少なくとも一部と前記入出力セル１１とを繋ぐ再配線（ＲＤＬ）１３とを具備した半導体集積回路チップ１０が、前記エリアパッド１２ａに接続されるバンプ１２ｂを介して、パッケージ基板２０上の配線２１に接続される。
【００１９】
ここでエリアパッド１２ａは図３に平面図を示すように、半導体集積回路チップ１０全面に形成されている。パッケージ基板２０は、配線２１を形成した多層構造の樹脂基板２２と、各樹脂基板内に形成され配線２１を接続するスルーホール２３と、最外層を構成する樹脂基板の裏面側に形成された半田ボール２４によって、プリント配線基板３０に接続される。
【００２０】
上記半導体集積回路装置を設計するための設計装置は、図４に示すように、レイアウト情報を入力する入力部５１と、レイアウト情報から、対象物のエリアパッドを基点とした距離を計測する距離計測部５１と、前記エリアパッドが前記パッケージ基板上の配線との接続によって受ける応力の影響を考慮し、前記対象物に付与する遅延ばらつき値を算出する遅延ばらつき値算出部５２と、前記遅延ばらつき値算出部５２で得られた、遅延ばらつき値を用いて、配線の抵抗値と容量値を求める配線容量・抵抗値演算部５３と、前記遅延ばらつき値算出部で得られた遅延ばらつき値を用いて、遅延計算を行う遅延値計算部５４とを具備している。
【００２１】
ここで、前記遅延ばらつき値算出部５２は、前記半導体集積回路装置の前記エリアパッドを基点とした対象物までの距離に対応して、遅延ばらつき値を算出する。また、この遅延ばらつき値算出部５２は、セルごとに規定されたライブラリを具備し、ライブラリを用いて遅延ばらつき値を算出するようにしてもよい。さらにまた、前記遅延ばらつき値算出部は、前記ライブラリに、対象物の配置情報、配線情報を付加したデータベースを具備し前記遅延ばらつき値を算出するようにしてもよい。
【００２２】
次に、この設計装置を用いた設計方法を説明するに先立ち、まず遅延ばらつき値算出方法について説明する。図５は、遅延ばらつき値算出方法を示すフローチャート図である。この遅延ばらつき値１０４を算出する設計装置は、図４に示したように、入力部５０では、任意のエリアパッド１２ａ、対象物を含む配置配線座標情報１００を入力する（ステップ１０１）。
そして距離計測部５１では、任意のエリアパッドと対象物との距離を測定する（ステップ１０２）。
また、遅延ばらつき値算出部５２では、距離計測部５１で得られた計測結果に基づき遅延ばらつき値を算出し(ステップ１０３)、この遅延ばらつき値を対象物に付与する(ステップ１０４)。
【００２３】
次に、図６を用いて、上記遅延ばらつき値算出部５２における遅延ばらつき値算出方法を説明する。図６は、基点となる任意のエリアパッド（オブジェクト）と対象物、付与するばらつき量を示した図である。
任意のエリアパッド位置１１０に着目し、この周辺にある、ばらつき値を考慮する対象物１１１、１１２、１１３、１１４，１１５，１１６，１１７，１１８としては一般的なセル、配線など、ＬＳＩ上に存在する対象物を示すものとする。ここで、任意の境界１１９はチップ境界、ブロック境界あるいは異電源電圧境界、異電源供給源境界、それ以外の任意の境界を指す。
【００２４】
遅延ばらつき値１０４の算出は、初めに入力ステップ１０１を通じて取得した、任意のエリアパッド、対象物を含む配置配線座標情報１００より、任意のエリアパッド位置１１０から、任意のエリアパッドと対象物との距離測定ステップ１０２にて、ばらつき値を考慮する対象物１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８までの距離を直線距離或いは、水平垂直方向に最短経路で配線した際の距離、配線混雑状況、配線禁止領域等を考慮し任意の計算式を用いて算出した距離で算出する。距離算出の始点と終点は、任意のエリアパッド位置１１０と、ばらつき値を考慮する対象物１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８の重心間の距離或いは、ピン間の距離で計測することとする。任意のエリアパッド位置と対象物との距離測定ステップ１０２で測定した結果を元に、遅延ばらつき値算出ステップ１０３にて各ばらつき値を考慮する対象物１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８に付与する遅延ばらつき値（情報）１０４を求める。ばらつき値を考慮する対象物１１１へ付与する遅延ばらつき値１０４を直線距離で測定した場合を、図７（a）を参照して説明する。
【００２５】
任意のエリアパッド位置１１０と、ばらつき値を考慮する対象物１１１までの直線距離を距離１３０とする。付与するばらつき値は、たとえは、距離に応じてばらつき値を考慮する対象物が保有する遅延値に対して１０μmの場合は０．９倍、２０μmの場合は０．８倍、３０μmの場合は、１．１倍、４０μmの場合は２倍とする。距離１３０が２０μmの場合は、遅延ばらつき値算出ステップ１０３で算出されるばらつき値を考慮する対象物１１１に付与するばらつき値は、０．８倍となる。
【００２６】
また、距離１３０が１５μmの場合は、距離１３０の前後で、距離毎のばらつき量が求められている１０μm、２０μmの値を元に線形補間してばらつき値を算出する方法や、その他の任意の計算式を用いて算出を行うものとする。
【００２７】
例えば、線形補間形式では、０．８５となる。距離１３０が２μm、１００μmなどの様に求められている距離毎のばらつき量の範囲から外れてしまう場合は、求められている距離毎のばらつき量の距離的に最も近い値を採用する方法や、求められている距離毎のばらつき量のうち最も大きな値或いは小さな値を採用する方法、別途定義されている値を採用する方法、あるいはその他の計算式で算出する方法のどれかを用いて算出する。
【００２８】
さらに別の例として、ばらつき値を考慮する対象物１１１へ付与する遅延ばらつき値１０４を水平垂直方向に最短経路で配線した距離で測定した場合について、図７（ｂ）を参照して説明する。最短経路で配線した場合の配線距離を距離１３１、距離１３２とする。距離１３１、１３２は、同じ距離であるが異なる経路である。距離１３１はY方向の配線を優先活用した事例であり、距離１３２はX方向を優先活用した事例である。遅延ばらつき値算出ステップ１０３では、X方向の距離、Y方向の距離を考慮せずに一括で考慮する方法、X方向、Y方向を考慮して取り扱う方法のどちらかを採用する。
【００２９】
X方向、Y方向の距離を一括で考慮する場合のばらつき値算出方法は、図７（a）で述べた方法と同様になる。ここでは、X方向、Y方向を考慮して取り扱う方法を説明する。距離１３１の結果がX方向=２μm、Y方向=３μmとし、距離１３２がX方向=３μm、Y方向=２μmの場合について説明する。
【００３０】
付与するばらつき値は、距離に応じてばらつき値を考慮する対象物が保有する遅延値に対してX方向１μmの場合は０．８倍、５μmの場合は０．８５倍、１０μmの場合は１倍、Y方向３μmの場合は０．２倍、５μmの場合は０．８倍、１３μmの場合は１倍とした場合、X方向=２μm, Y方向=３μmの場合は、算出された距離毎のばらつき値がない為、線形補間したとすると、X方向のばらつき値が０．８３。Y方向のばらつき値が０．２となる。ばらつき値を考慮する対象物１１１へ付与する遅延ばらつき値１０４は、両者の値を平均すると、０．５１５となる。なお、遅延ばらつき値１０４は、X方向のばらつき値とY方向のばらつき値の平均を取る方法の他に、２乗平均、その他の任意の計算式を採用する方法のどれかを採用することとする。
【００３１】
さらに他の例として、ばらつき値を考慮する対象物１１１へ付与する遅延ばらつき値１０４を図７（ｃ）および、図７（ｄ）を参照して説明する。これは、図７（a）および, 図７（ｂ）と異なり任意のエリアパッド位置１１０とばらつき値を考慮する対象物１１１の距離をμmなどの直接的な単位ではなく、座標として保持している場合である。座標としては、図７（ｃ）で示した任意のエリアパッドを基点とした相対的な座標の他に、図７（ｄ）で示す任意の境界１１９における絶対座標をベースとしたパターンの２つのパターンがある。
【００３２】
座標を使用した場合も、図７（a）、 図７（ｂ）と同様に入力ステップ１０１を経て、任意のエリアパッドと対象物との距離測定ステップ１０２を行なう。ここで、図７（ｃ）の場合では、任意のエリアパッドと対象物との距離測定手段において、ばらつき値を考慮する対象物１１１の座標を任意のエリアパッド位置１１０間の相対的な座標を算出する。相対的な座標は、任意のエリアパッド位置１１０、ばらつき値を考慮する対象物１１１の重心間、あるいはピン間の距離を元に算出する。図７（ｄ）の場合は、任意のエリアパッド、対象物を含む配置配線座標情報１００で定義されている座標が、任意の境界１１９に基づいた座標である場合は、任意のエリアパッドと対象物との距離測定ステップ１０２を省略することができる。
【００３３】
しかし、任意のエリアパッド、対象物を含む配置配線座標情報１００に記載されている座標が、任意の境界１１９と異なる基準で記した座標である場合は、図７（ｃ）と同様に任意のエリアパッドと対象物との距離測定ステップ１０２を実施する。また、図７（ｄ）場合の任意のエリアパッドと対象物との距離測定ステップ１０２では、任意のエリアパッド位置１１０を基点とした座標を求めるのではなく、任意の境界１１９内の任意の基点１３５からの絶対的な距離を算出する。この際の距離は、任意の基点１３５とばらつき値を考慮する対象物１１１の重心間で算出する。
【００３４】
次にばらつき値を考慮する対象物１１１の座標として求められた座標１３４、座標１３５を基に、遅延ばらつき値算出ステップ１０３でばらつき値を考慮する対象物１１１に付与する遅延ばらつき値１０４を算出する。ここでは、図７（a）、 図７（ｂ）の際と異なり、距離ではなく座標位置によって付与すべき遅延ばらつき値１０４が決定される。よって、遅延ばらつき値算出ステップ１０３では、予め式によって算出した座標毎のばらつき値を元に、ばらつき値を考慮する対象物１１１の座標情報である座標１３４、座標１３５の値からばらつき値を考慮する対象物１１１に付与するばらつき値を算出する。
【００３５】
以上、本実施の形態により、エリアパッドからの応力の影響を特定のオブジェクトに対して付与することが可能となる。このことより、応力の影響を考慮して、遅延計算・タイミング解析などを行うことが可能となる。そしてこのタイミング解析結果に基づいて、後述するような、ビアの構成、配置、形状をはじめとし、セル配置などLSIのレイアウト設計を最適化しているため、応力に起因する遅延ばらつきによるLSIの不具合を防ぐことができる。
また、マージンが不要となるため、半導体集積回路装置の小型化が可能となる。
【００３６】
（実施の形態２）
前記実施の形態１においては、任意のエリアパッドと対象物との距離を測定する距離測定ステップを用いて遅延ばらつき値を算出するようにしたが、本発明の形態においては、あらかじめばらつき値定義ライブラリを用意し、このライブラリを用いて遅延ばらつき値を求める方法を説明する。
【００３７】
前記実施の形態１で述べた遅延ばらつき値算出ステップ１０３にて算出する遅延ばらつき値の元となるばらつき情報は、遅延ばらつき値算出ステップ１０３で任意の計算式に基づいて算出するほかに、図８に遅延ばらつき値算出方法を示すフローチャート図を示す様に、ばらつき値定義ライブラリ１２０を設置し、このばらつき値定義ライブラリ１２０からばらつき遅延値を入力する方法がある。この方法は、入力ステップ１０１に任意のエリアパッド、対象物を含む配線配置座標情報１００に加えてばらつき値定義ライブラリ１２０からの入力がある点で前記実施の形態１で説明した図５のフローチャートと異なるのみであり、後は同様である。
【００３８】
ばらつき値定義ライブラリ１２０には、X方向、Y方向それぞれの距離とばらつき量もしくは、X方向、Y方向を意識しない単純な総距離とそれに応じたばらつき量を定義する方法、座標に対するばらつき量を定義する方法の３種類があるものとする。
【００３９】
更に、任意の計算式、ライブラリを用いて得られるばらつき情報は、ばらつき値を考慮する対象物１１１の種別（セル名、セルの最終段トランジスタ駆動能力、クロック専用セルなどのセルの使用用途、セル論理属性、配線、容量、抵抗等）、ばらつき値を考慮する対象物１１１から別途設定された範囲内におけるセル、配線の粗密度、ばらつき値を考慮する対象物１１１の電圧降下量、クロストークによる遅延変動量、タイミング解析時のSetup/Hold、ばらつき値を考慮する対象物１１１がタイミングパス中の送信側・受信側、クロック・データのどこに存在するか、検証コーナー（温度、プロセス、電圧、Vth）に応じて異なる値を得るようにすることも可能とする。
【００４０】
図９乃至図１１はばらつき値定義ライブラリを示す説明図である。図９に示すようなエリアパッド周辺領域に着目し、第１のフリップフロップＦＦ１を構成するトランジスタ回路と、第２のフリップフロップＦＦ２を構成するトランジスタ回路とがエリアパッドの位置座標を（５，５）としたとき、それぞれ（３，２）、（７，７）であるとする。また、図１０に示すように第１のフリップフロップＦＦ１を構成するトランジスタ回路よりも、第２のフリップフロップＦＦ２が後段にあるＬＳＩを考えると、係数をそれぞれ１．２、１．３とし、ばらつき値定義ライブラリの一例は図１１に示すようになる。
【００４１】
以上、本実施の形態により、あらかじめ定義されたばらつき値定義ライブラリを用いることで、処理時間を短くして、任意のエリアパッドに対する遅延ばらつき値を算出することが可能となる。
【００４２】
（実施の形態３）
本発明の実施の形態においては、任意のエリアパッドを基点として、基点から遅延ばらつき値１０４を考慮する対象物との距離に応じて得られた、前記遅延ばらつき値を考慮する対象物に付与する遅延ばらつき値１０４を用いて、タイミング解析を行う方法を説明する。
図１２は、遅延ばらつき値に基づいたタイミング解析方法を示すフローチャート図である。この設計装置は、図４に示した装置にタイミング解析部を付加することによって得られ、任意のエリアパッド、対象物を含む配置配線座標情報１００を入力する入力部１０１と、任意のエリアパッドと対象物との距離測定部１０２と、対象物に付与する遅延ばらつき値算出部１０３、タイミング解析部（図示せず）を備えている。
【００４３】
図１２に示すように、入力ステップ１０１、任意のエリアパッドと対象物の距離を測定する距離測定ステップ１０２、遅延ばらつき値算出部１０３より対象物に遅延ばらつき値を付与するまでは、実施の形態１で述べた手法と同様である。本実施の形態では、図１２に示すように、対象物に付与する遅延ばらつき値算出ステップ１０３で得られた遅延ばらつき値１０４を、ばらつき値を考慮する対象物１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８に係数として付与してタイミング解析を行う（ステップ１４０）。対象物に付与する遅延ばらつき値算出ステップ１０３で得られる遅延ばらつき値１０４は、Hold検証、Setup検証、ばらつき値を考慮する対象物１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８が送信側に存在する場合、受信側に存在する場合、更に検証コーナー等に応じて異なる値を得ることも可能であり、タイミング検証ステップ１４０では、タイミング検証を行なう条件に合わせて、対象物に付与する遅延ばらつき値算出ステップ１０３で得られた遅延ばらつき値１０４を係数として使用することを特徴とする。
【００４４】
以上、本実施の形態によれば、算出された遅延ばらつき値を用いてタイミング解析を行うことが可能となる。
【００４５】
なお前記実施の形態では、遅延ばらつき値を算出する例について説明したが、図１３に示すように遅延ばらつき値ライブラリを用いた場合にも同様である。ここでは、説明を省略するが、入力ステップで、遅延ばらつき値ライブラリ１２０から対応する遅延ばらつき値を読み出すステップが付加されるのみで他は図１２に示したフローチャートと同様である。
【００４６】
（実施の形態４）  
本実施の形態においては、任意のエリアパッドを基点として、基点から遅延ばらつき値を考慮する対象物との距離に応じて、前記遅延ばらつき値を考慮する対象物に付与する遅延ばらつき値を用いて、配線の抵抗値と容量値を求める方法について説明する。
本実施の形態では、実施の形態１で算出した対象物に付与する遅延ばらつき値１０４を元に、配線の抵抗値と容量値を求めることを特徴とする。
【００４７】
図１４は、遅延ばらつき値１０４に基づく配線の抵抗値と容量値算出方法を示すフローチャート図である。この設計装置は、図４に示したように遅延ばらつき値算出部で得られた遅延ばらつき値に基づき、配線抵抗および容量を算出する配線抵抗・容量算出部５３を備えている。この設計装置を用いて、抵抗値と容量値算出にあたっては、任意のエリアパッド、対象物を含む配置配線座標情報１００を入力する入力ステップ１０１と、任意のエリアパッドと対象物との距離を測定する距離測定ステップ１０２と、対象物に付与する遅延ばらつき値を算出する遅延ばらつき値算出ステップ１０３、配線抵抗及び容量を算出する配線抵抗・容量算出ステップ１５０を備えている。
【００４８】
入力ステップ１０１、任意のエリアパッドと対象物の距離測定ステップ１０２は実施の形態1で述べた手段と全く同様である。次に、対象物に付与する遅延ばらつき値算出ステップ１０３で得られた遅延ばらつき値１０４を、配線抵抗・容量算出ステップ１５０で、ばらつき値を考慮する対象物１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８に配線抵抗・容量として付与し、配線抵抗・容量情報１５１を作成する。
【００４９】
以上、本実施の形態により、エリアパッドからの応力を考慮して、配線抵抗・容量を求めることが可能となる。このことにより、より正確に遅延計算・タイミング計算が可能となる。
【００５０】
なお前記実施の形態では、遅延ばらつき値を算出する例について説明したが、図１５に示すように遅延ばらつき値ライブラリを用いた場合にも同様である。ここでは、説明を省略するが、入力ステップで、遅延ばらつき値ライブラリ１２０から対応する遅延ばらつき値を読み出すステップが付加されるのみで他は図１４に示したフローチャートと同様である。
【００５１】
（実施の形態５）
本実施の形態については、任意のエリアパッドを基点として、基点から遅延ばらつき値を考慮する対象物との距離に応じて、前記遅延ばらつき値を考慮する対象物に付与する遅延ばらつき値を用いて、遅延計算を行う方法を説明する。
本実施の形態は、実施の形態１で算出した対象物に付与する遅延ばらつき値１０４を元に、遅延計算を行うことを特徴とする。
【００５２】
図１６は、遅延ばらつき値１０４に基づく遅延計算方法を示すフローチャート図である。この設計装置は、図４に示したように遅延ばらつき値算出部で得られた遅延ばらつき値に基づき、配線抵抗および容量を算出する配線抵抗・容量算出部５３、遅延計部５４を備えている。この設計装置を用い図４に示したように、任意のエリアパッド、対象物を含む配置配線座標情報１００を入力する入力ステップ１０１と、任意オブジェクトと対象物との距離測定ステップ１０２と、対象物に付与する遅延ばらつき値算出ステップ１０３、遅延計算ステップ１６０、配線抵抗・容量算出ステップ１６２を備えている。
【００５３】
入力ステップ１０１、任意のエリアパッドと対象物の距離測定ステップ１０２は実施の形態1で述べたステップと全く同様である。次に、任意のエリアパッド、対象物を含む配置配線座標情報１００を元に、配線抵抗・容量算出ステップ１６２を実施し、配線抵抗・容量情報１６３を得る。配線抵抗・容量情報１６３と遅延ばらつき値１０４を用いて、遅延計算ステップ１６０を実施し、遅延計算結果１６１を生成する。
遅延計算ステップ１６０では、遅延ばらつき値１０４を遅延計算時に係数として利用し遅延計算を行なう。
以上、本実施の形態によれば、エリアパッドからの応力を考慮した遅延計算を行うことが可能となり、これは応力によるLSI誤動作を防止することになる。
【００５４】
なお前記実施の形態では、遅延ばらつき値を算出する例について説明したが、図１７に示すように遅延ばらつき値ライブラリを用いた場合にも同様である。ここでは、説明を省略するが、入力ステップで、遅延ばらつき値ライブラリ１２０から対応する遅延ばらつき値を読み出すステップが付加されるのみで他は図１６に示したフローチャートと同様である。
【００５５】
（実施の形態６）
本実施の形態においては、遅延ばらつき値を算出するために、任意のエリアパッドを基点として基点から遅延ばらつき値を考慮する対象物の距離もしくはオブジェクトの状態によって前記遅延ばらつき値を考慮する対象物に付与する遅延ばらつき値を算出するために、セルごとにライブラリあるいは計算式を作成しておき、このセルごとに規定されたライブラリ或いは計算式を用いて前記遅延ばらつき値を算出する方法について説明する。
【００５６】
本実施の形態は、実施の形態１で述べた遅延ばらつき値を考慮する対象物の距離に応じて、遅延ばらつき値を考慮する対象物に付与する遅延ばらつき値を算出する他に、任意のエリアパッド位置１１０にあるエリアパッドの状態に応じて、遅延ばらつき値１０４を変動させることを特徴する。
なお、本実施の形態で得られた、遅延ばらつき値１０４は、実施の形態３、４、５の方法にも利用できるものとする。
任意のエリアパッドの状態とは、任意のエリアパッドが、エリアパッドの結線の有無、エリアパッドが結線されている場合に接続されている配線種別（電源供給用、IO素子への接続用など）、任意のエリアパッド位置１１０から別途規定する所定の範囲内に存在するセル種、セル数、セル配置位置、配線種別（クロック、データ、周波数、電源）、配線数、配線幅、セル密度、配線密度の状態に応じて異なる遅延ばらつき値１０４を得られることも可能とする。
【００５７】
以上、本実施の形態により、セルごとに遅延ばらつき値を求めることができ、より精度の高い遅延計算が可能となる。
【００５８】
（実施の形態７）
本実施の形態においては、任意のエリアパッドの配置情報もしくは、配線情報、あるいはその両方及び、実施の形態２あるいは実施の形態６記載の情報を格納したライブラリに用いられるデータベースについて説明する。
つまり、実施の形態２で説明したような、ライブラリとして、図１８に示すように、任意のエリアパッド、対象物を含む配置配線座標情報１００に加え、遅延ばらつき値算出基礎情報１７０を備えた、遅延ばらつき値算出用データベース１７１を用いたことを特徴とする。
【００５９】
ここで遅延ばらつき値算出用データベース１７１は、任意のエリアパッド、対象物を含む配置配線座標情報１００、遅延ばらつき値算出基礎情報１７０の情報が格納されたデータベースであり、実施の形態１，３，４，５の対象物に付与する遅延ばらつき値算出ステップ１０３で参照して使用する。
【００６０】
以上、本実施の形態により、対象物の配置配線座標情報とセルごとの遅延ばらつき値算出情報からそのセルに与えられる遅延ばらつき値を算出することが可能となり、より高精度な遅延計算が可能となる。
【００６１】
そして、このようにして得られた解析結果に基づき、遅延ばらつき値に応じて、前記半導体集積回路のレイアウト設計を行う。
例えば、遅延値が大きい解析結果を得たところでは、応力による遅延を低減すべく、エリアパッド領域下一定領域の配線幅を広くしたり、ビアを大きくしたり、ビアの数を増大したりして、遅延値を小さくする工夫をする。
【００６２】
また、この方法に代えて、エリアパッド領域下一定領域のレイアウト設計を変更することで、応力の影響を低減する方法をとるようにしてもよい。
以下の実施の形態では、エリアパッド領域下一定領域における応力の影響を低減する方法について説明する。
【００６３】
（実施の形態８）
本実施の形態においては、エリアパッド領域下の一定領域に存在するビアに関して、事前に定められた設計規約に基づき、個数を増減させ、応力の影響によりビアが破壊されることを防止する方法を説明する。
【００６４】
本実施の形態では、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００６５】
図１９は本実施の形態に係る半導体装置の設計方法例を示すフローチャート図である。
以下、図１９に示す処理の流れを説明する。
はじめに配線後のレイアウトデータ２００１を入力とし、エリアパッド領域下ビア検出工程２００１において、入力されたレイアウトデータからエリアパッド領域下の一定領域に存在するビアを検出する。次に事前に決定されたエリアパッド領域下の一定領域に対して必要なビア個数を定めた設計規約２００３を判断材料として、この設計規約２００３を満たすように、エリアパッド領域下ビア検出工程２００１にて検出されたビアの個数をビア数増減工程２００４により増減させることにより対策後レイアウトデータ２００５を生成する。
【００６６】
図２０は、図１９で示す設計方法実施前のレイアウトデータの配線構造例であり、
エリアパッド２１０１下に存在する配線２１０２と配線２１０３を接続するビア２１０４を示している。この配線構造を図１９で示したフローチャートに基づく処理を通すことにより、図２１に示すようにエリアパッド領域下に存在する前記配線２１０２と前記配線２１０３とを接続するビアが複数個のビア２１０５に増加させることが可能となる。
以上、本実施の形態により、エリアパッド領域下に存在するビアの個数を増加させることができるため応力によるパッド下に存在するビアの破壊（電気的接続の破壊）を防止することができる。
【００６７】
ビアは、層間絶縁膜に形成したビアホールに配線層を構成する導電性膜を充填することで得られる。ビアが存在する領域とビアが存在しない領域を比較すると、ビアが存在する領域が導電性膜であるのに対し、ビアが存在しない領域は層間絶縁膜で構成される。一般に導電性膜の方が層間絶縁膜に比べて緻密な膜で構成されるため、機械的強度が高い。従って、同じサイズであれば、ビアが存在する領域の方が機械的強度が高い。従って、ビアの数を増やすことで、機械的強度の増大をはかり、応力の影響を低減することができる。また、それぞれ同一の層を接続するビアの場合は、ビアの数を増やすことで、電流パスを増大することになり、配線抵抗の低減を図ることができる。
【００６８】
（実施の形態９）
本実施の形態においては、エリアパッド領域下の応力の影響をビアに与えないために、エリアパッド領域下一定領域には、ビアを存在させない方法を説明する。
【００６９】
本実施の形態では、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００７０】
図２２は本実施の形態に係る半導体装置の設計方法を示すフローチャート図である。
以下、図２２に示す処理の流れを説明する。
はじめに配線後のレイアウトデータ２００１を入力とし、エリアパッド領域下ビア検出工程２００１において入力されたレイアウトデータのエリアパッド領域下一定領域内に存在するビアを検出する。次にエリアパッド領域下ビア検出工程２００１において検出されたビアに対して、ビア修正工程２２０２にてエリアパッド領域下の一定領域にビアが存在しないように配線修正を実施することにより、対策後レイアウトデータ２２０３を生成する。
【００７１】
図２０は、図２２で示す設計方法実施前のレイアウトデータの配線構造例であり、エリアパッド２１０１下に存在する配線２１０２と配線２１０３を接続するビア２１０４を示している。この配線構造を図２２で示したフローチャートに従った処理を通すことにより、図２３に示すようにエリアパッド領域下に存在する配線２１０２と配線２１０３とを接続するビア２３０１はエリアパッド領域下の一定領域に存在しない状態を生成することが可能となる。ビアの形成位置は、エリアパッド領域下の応力による影響を検出し、応力による影響が所定の値以下となる領域に決定する。
以上、本実施の形態によりエリアパッド領域下一定領域にはビアが存在したレイアウトをデータを作成することができるため、エリアパッドの応力によるビア破壊を防止することが可能となる。
【００７２】
（実施の形態１０）
本実施の形態においては、エリアパッド領域下の一定領域に存在するビアと接続する配線形状を変化させ、応力の影響によるビアの破壊を防止する方法を説明する。
【００７３】
本実施の形態では、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００７４】
図２４は本実施の形態に係る半導体集積回路の設計方法例を示すフローチャート図である。以下、図２４に示す処理の流れを説明する。
はじめに配線後のレイアウトデータ２００１を入力とし、エリアパッド領域下ビア検出工程２００１において入力されたレイアウトデータのエリアパッド領域下一定領域内に存在するビアを検出する。それらの前記ビアに対し、事前に定められた形状設計規約２４０１に基づき、ビア形状変更工程２４０２においてビアの上下の配線の形状変更を行う。それによりビア形状変更の対策後レイアウトデータ２４０３を生成する。
【００７５】
図２０に示したレイアウトデータを、図２４に示した設計方法実施前のレイアウトデータの配線構造例とした。このデータによれば、エリアパッド２１０１下に存在する上位配線層２１０２と下位配線層２１０３を接続するビア２１０４を示している。この配線構造を図２４で示したフローチャートの処理を通すことにより、図２５に示すようにエリアパッド領域下に存在するビア２５０３と接続される配線層を例えば、ビアホールの周辺で幅広となるようにパッド状にし、配線２５０１と配線２５０２のように形状変更する。
以上のように、本実施の形態により、エリアパッド領域下に存在するビアの上下配線形状を応力に耐えられる形状に変更することによりビア破壊から防止することができる。
【００７６】
（実施の形態１１）
本実施の形態においては、エリアパッド領域下の一定領域に存在するビアに対して、事前に定められた設計規約に基づき、特定の配線層と接続されるビア個数を増減させ、応力の影響によるビアの破壊を防止する方法を説明する。
【００７７】
本実施の形態では、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００７８】
現状のLSI設計では多層配線が一般的であり、中には6層以上の配線層を用いる場合もある。このようなLSI設計でエリアパッドを用いた場合、エリアパッド領域下には複数層の配線、さらに複数個のビアが存在することになる。実施の形態８ではエリアパッド領域下に存在する全てのビアの個数を変化させる方法を述べたが、多層配線層の場合、より上層の配線層に存在するビアのみの個数を変化させるだけで応力の影響によるビア破壊を防止できる場合がある。そこで本実施の形態では特定の配線層のみに接続されているビアの個数を変化させる方法を説明している。
【００７９】
図２６は本実施の形態に係る半導体装置の設計方法例を示すフローチャート図である。以下、図２６に示す処理の流れを説明する。
はじめに配線後のレイアウトデータ２００１を入力とし、事前に定められた層設計規約２６０１にて決定される特定のビア層がエリアパッド領域下ビア検出工程２６０２において、エリアパッド領域下の一定領域に存在するかを検出する。次にエリアパッド領域下の一定領域に対して必要なビア個数を事前に定めた設計規約２６０３を判断材料として、エリアパッド領域下特定層ビア検出工程２６０２にて検出されたビアの個数をビア数増減工程２６０４により増減させることにより対策後レイアウトデータ２６０５を生成する。図２６に示す本実施の形態のフローチャートにおいて生成される配線構造例は、実施の形態８で触れた図２１における構造をパッド下最上層と同様とし、下層は通常の構造としたものである。
【００８０】
以上、本実施の形態により、エリアパッド領域下に存在する特定の配線層を接続するビアの個数を変更することによりビア破壊から防止することができる。
【００８１】
前記実施の形態では、最上層の２層をつなぐビアについてのみ処理を施したが、レイアウトの制限によっては、最上層以外の層におけるビアについて処理を施してもよい。
これにより、強度の向上をはかることで、エリアパッド領域下の形状変化を防ぐことができるためである。
【００８２】
また、これは形状変更のみならず、前記実施の形態８のようにビアの数を増大する例についても一部の層に対してのみ処理を実施することで、エリアパッド領域下の強度の向上を図ることができるため、多層配線構造を持つ半導体集積回路装置にも適用可能であることはいうまでもない。
【００８３】
また、実施の形態９のように、ビアの形成を回避する構成については、エリアパッド領域下すべてではなく、応力を考慮した前記タイミング解析により、遅延値の大きくない領域の配線に対しては、ビアを形成するようにしてもよい。
【００８４】
（実施の形態１２）
本実施の形態においては、エリアパッド領域下の一定領域には、あらかじめ指定された層のビアが存在しないことで応力によるビア破壊を防止する方法を説明する。例えば、遅延により、LSIの動作に大きく影響する層である信号線を構成する層を指定する。
【００８５】
本実施の形態では、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００８６】
図２７は、本実施の形態に係る半導体装置の設計方法例を示すフローチャート図である。
以下、図２７に示す処理の流れを説明する。
はじめに配線後のレイアウトデータ２００１を入力とし、事前に定められた層設計規約２７０１にて決定される特定のビア層が特定層ビア検出工程２７０２においてエリアパッド領域下の一定領域内にある場合に検出される。次に特定層ビア検出工程２７０２において検出されたビアに対して、特定層ビア修正工程２７０３にてエリアパッド領域下の一定領域に特定層のビアが存在しないように配線修正を実施することにより、対策後レイアウトデータ２７０４を生成する。本フローチャート図２７において生成される配線構造例は、実施の形態９で触れた図２３と同様のものである。
【００８７】
以上、本実施の形態により、エリアパッド領域下に存在する特定層のビアが存在しないことでビア破壊から防止することができる。またビア破壊にまで至らなくても、信号線である場合には遅延の増大を防ぐことができる。さらにはビアを回避するだけでなく、信号線はエリアパッド領域下一定領域を避けて形成するようにすることで、遅延を防ぐことができる。
【００８８】
（実施の形態１３）
本実施の形態においては、エリアパッド領域下の一定領域内に存在する特定層のビアと接続する配線形状を変化させ、応力の影響によるビアの破壊を防止する方法を説明する。
【００８９】
本実施の形態では、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００９０】
図２８は本実施の形態に係る半導体集積回路の設計方法を示すフローチャート図である。以下、図２８に示す処理の流れを説明する。
はじめに配線後のレイアウトデータ２００１を入力とし、事前に定められた層設計規約２８０１にて決定される特定のビア層が特定層ビア検出工程２８０２においてエリアパッド領域下の一定領域内にある場合に検出される。検出されたビア層に対し、事前に定められた形状設計規約２８０３に基づき、ビア形状変更工程２８０４においてビアの上下の配線層形状を行う。それによりビア形状変更の対策後レイアウトデータ２８０５を生成する。
【００９１】
本実施の形態において図２８のフローチャートに従って生成される配線構造例は、実施の形態１０で触れた図２５の配線構造と同様にビアの上下の配線層がビアの周辺で幅広となりパッド状をなすものである。
【００９２】
以上、本実施の形態により、エリアパッド領域下に存在する特定層のビアの上下配線形状を応力に耐えられる形状に変更することによりビア破壊から防止することができる。
【００９３】
（実施の形態１４）
本実施の形態においては、ダミーのエリアパッド（IOセルと再配線で接続しないパッド）が存在している場合に、再配線がダミーパッドと融合して配線されることにより、再配線の混雑度を解消する方法について説明する。
【００９４】
本実施の形態では、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００９５】
エリアパッドからの応力を低減させる方法の一つとして、LSI上に配置するエリアパッド数を増やすことで、１つのエリアパッドに係る応力を小さくする方法が考えられる。しかしながらこの方法を用いるとエリアパッド間の間隔が短くなるため再配線のための領域が減少する。一方、エリアパッド数が増えればIOセルと接続する必要のないエリアパッド、つまりダミーのエリアパッドが存在する可能性がある。本実施例では、このダミーのエリアパッドを利用して再配線の混雑度を解消する方法を説明する。
【００９６】
図２９は本実施の形態を説明するための説明図である。図２９（a）はフリップチップ方式を用いたLSIの一部を抜き出したものであり、IOセル２９０１がLSIの周辺に配置され、LSI上にはパッド２９０２〜２９１７が存在している。このとき例えば前記パッド２９１２と２９１７がダミーエリアパッドであるとする。ダミーエリアパッドとはパッケージ基板との接続はあるが、LSI内部の素子領域との接続を持たないパッドを指す。つまり電気的にはなんら意味のないパッドである。このようなダミーパッドが存在する場合、図２９（ｂ）の配線２９１８に示すように、配線がパッドと融合した形状を持ったとしても問題はない。
以上のように本実施の形態により、再配線の配線長を最短さらには配線混雑を改善することができる。
【００９７】
（実施の形態１５）
本実施の形態においては、エリアパッドの応力の影響を緩和するためにダミーの配線を生成する方法を説明する。
【００９８】
前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【００９９】
本発明を実施するにあたり、一般的なレイアウト設計と同様に各種配線を生成する。
その際、エリアパッドの応力の影響を緩和するために、図３０に示すようなダミー配線を生成する。図３０は、本発明におけるエリアパッドの応力の影響を緩和した結果を示す。図３０の３００１はエリアパッド、３００２はダミー配線を示している。
エリアパッド３００１の直下、または、エリアパッド３００１の応力の影響を受ける領域に、一般的なレイアウト設計と同様に、プロセスで定められたデザインルールを用いて、ダミー配線３００２を例えば格子状に生成する。ダミー配線３００２を生成することにより、エリアパッド３００１から受ける応力の影響を、ダミー配線３００２を通じて分散し、応力の影響を緩和する。
【０１００】
なお、本実施の形態ではダミー配線を用いたが、図３１に示すようにバス配線を用いエリアパッドの応力の影響を緩和しても良い。図３１にバス配線でエリアパッドの応力の影響を緩和した結果を示す。３００１はエリアパッド、３００３はバス配線を示している。エリアパッド３００１の応力の影響を受ける領域に、バス配線３００３を設けることで、エリアパッド３００１の応力の影響を緩和していることがわかる。
なお、ダミー配線、バス配線の変わりに、電源配線を用いても良い。
【０１０１】
以上説明したように、本実施の形態により、エリアパッドの直下、または、エリアパッドの応力の影響を受ける領域で、エリアパッドの応力の影響を緩和することが可能となり、エリアパッドの下とそれ以外に存在するセルの遅延ばらつきの差を抑えることができる。
【０１０２】
（実施の形態１６）
本実施の形態においては、エリアパッドの幅よりも太い幅のダミー配線を生成してエリアパッドの応力を緩和する方法について説明する。
【０１０３】
前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【０１０４】
実施の形態１５で説明した方法の場合、ダミー配線の幅、間隔によっては、エリアパッドの応力の影響を緩和できない可能性がある。本実施の形態では、エリアパッドの幅よりも太いダミー配線を生成しエリアパッドの応力を緩和する方法を説明する。
【０１０５】
図３２に、本発明におけるエリアパッドの幅よりも太いダミー配線を用いた結果を示す。図３２の３００１はエリアパッド、３００２はダミー配線を示している。エリアパッド３００１の幅よりも太いダミー配線３００２が設けられていることが分かる。
なお、第１４の実施の形態ではダミー配線を用いたが、図３３に示すように電源配線を用いても良い。図３３に電源配線でエリアパッドの応力の影響を緩和した結果を示す。３００１はエリアパッド、３０００は電源配線を示している。エリアパッド３００１の幅よりも太い電源配線３０００Ｌを設けることで、エリアパッドの応力の影響を緩和する。
【０１０６】
以上、本実施の形態により、エリアパッドの影響を受ける範囲にエリアパッドの幅よりも太いダミー配線を生成することで、応力の影響を緩和することが可能となる。
【０１０７】
（実施の形態１７）
本実施の形態においては、エリアパッドの応力の影響を受ける領域に、敷設密度を変更して生成したダミー配線を用いて応力の緩和を行う方法について説明する。
【０１０８】
本実施の形態は、前記実施の形態１の遅延ばらつき値算出方法によってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【０１０９】
図３４は、本発明におけるエリアパッドのダミー配線の敷設密度を変更した結果を示す。図３４の３００１はエリアパッド、３００２はダミー配線を示している。エリアパッド３００１直下のダミー配線３００２のうち、エリアパッド直下のダミー配線の敷設密度を変更し設けられている。
【０１１０】
実施の形態１５で説明した方法では、エリアパッドよりも細いダミー配線を用いているため、エリアパッドの応力の影響を緩和できない可能性がある。本発明では、エリアパッドの影響を受ける範囲に設けるダミー配線のうち、エリアパッド直下のダミー配線の敷設密度を変更して設けている。例えば、エリアパッド領域下付近には敷設密度を上げて沢山のダミー配線を配置し、逆に応力の影響が小さい領域には敷設密度を下げてダミー配線を生成する。
【０１１１】
以上、本実施の形態により、敷設密度を変更してダミー配線を生成することで、エリアパッドの応力の影響を確実にダミー配線で緩和しながらも、配線領域を確保することが可能になる。
【０１１２】
なお、本実施の形態ではダミー配線を用いたが、電源配線を用いても良い。
【０１１３】
（実施の形態１８）
本実施の形態においては、エリアパッドからの応力を緩和するために、最下位層から最上位層までビアとビアに接続する配線の突き出し部分を縦積みする方法について説明する。
【０１１４】
前記実施の形態１の遅延ばらつき値算出方法によってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【０１１５】
図３５（ａ）は、ビアとビアに接続する配線の突き出し部分を示す。図３５（ａ）の３００４はビアホール、３００５は縦方向の配線の突き出し部分、３００６は横方向の配線の突き出し部分を示している。
【０１１６】
図３５（ｂ）に、図３５（ａ）で示したビアと配線層で構成された補強部を最上位層から最下位層まで縦積みした結果を断面図で示す。図３５（ｃ）にその周辺回路も含めた配置説明図を示す。３００１はエリアパッド、３００７は保護膜、３００８は第1配線層、３００９は第１配線層と第２配線層を繋ぐビア、３０１０は第２配線層、３０１１は第２配線層と第３配線層を繋ぐビア、３０１２は第３配線層、３０１３はスタンダードセル、３０１４は基板、３０１５は周辺配線を示している。エリアパッド３００１の直下、または、エリアパッド３００１の応力の影響を受ける領域に、ビアとビアに接続する配線の突き出し部分を最上位層から最下位層まで縦積みすることにより、エリアパッド３００１から受ける応力の影響を緩和することが可能となる。
なお、回路的、電気的に問題がない場合、縦積みされたビアとビアに接続する配線の突き出し部分とエリアパッド３００１間を接続してもよい。
【０１１７】
なお、本実施の形態では縦積みされたビアとビアに接続する配線の突き出し部分の下にスタンダードセルを配置したが、図３６(ａ )に示すように縦積みされたビアとビアに接続する配線の突き出し部分の直下、あるいは周辺を、スタンダードセルの配置禁止にしても良い。図３６（ａ）はスタンダードセルを配置禁止にした結果を断面図で示す。３００１はエリアパッド、３００７は保護膜、３００８は第１配線層、３００９は第１配線層と第２配線層を繋ぐビア、３０１０は第２配線層、３０１１は第２配線層と第３配線層を繋ぐビア、３０１２は第３配線層、３０１３はスタンダードセル、３０１４は基板を示している。
また、回路的、電気的に問題がない場合、図３６（ｂ ）に示すように縦積みされたビアとビアに接続する配線の突き出し部分と基板間を接続してもよい。
【０１１８】
図３６（ｂ）に縦積みされたビアとビアに接続する配線の突き出し部分と基板間を接続した結果を断面図で示す。３００１はエリアパッド、３００７は保護膜、３００８は第1配線層、３００９は第1配線層と第2配線層を繋ぐビア、３０１０は第2配線層、３０１１は第2配線層と第3配線層を繋ぐビア、３０１２は第3配線層、３０１３はスタンダードセル、３０１４は基板、３０１５は第1配線層と基板ビアを繋ぐビア、３０１６は基板ビアを示している。
【０１１９】
さらに、本実施の形態ではビアとビアに接続する配線の突き出し部分を縦積みしたが、図３７ に示すように、縦積みされたビアとビアに接続する配線の突き出し部分を埋め込んだスタンダードセルを予め準備し、必要な場所に前記スタンダードセルを配置しても良い。図３７は縦積みされたビアと配線層で構成された補強部を埋め込んだスタンダードセルを配置した結果を断面図で示す。３００１はエリアパッド、３００７は保護膜、３０１３はスタンダードセル、３０１４は基板、３０１７は縦積みされたビアとビアに接続する配線の突き出し部分を埋め込んだスタンダードセルを示している。
【０１２０】
さらに、図３８（ａ ）に示すように、縦積みされたビアとビアに接続する配線の突き出し部分の一部を小さくしても良い。図３８（ａ）は縦積みされたビアと配線層で構成された補強部の一部を小さくした結果を断面図で示す。３００１はエリアパッド、３００７は保護膜、３００８は第1配線層、３００９は第1配線層と第2配線層を繋ぐビア、３０１０は第2配線層、３０１１は第2配線層と第3配線層を繋ぐビア、３０１２は第3配線層、３０１３はスタンダードセル、３０１４は基板、３０１５は第1配線層と基板ビアを繋ぐビア、３０１６は基板ビアを示している。第2配線層と第3配線層を繋ぐビア３０１１と第3配線層３０１２が小さくなり、他の配線が同一配線層で配線領域として使用することが可能になり、配線リソース不足による未結線を防止することができる。
【０１２１】
さらに、図３８(ｂ)に示すように、縦積みされたビアとビアに接続する配線の突き出し部分の中間部を小さくしても良い。図３８（ｂ）は縦積みされたビアと配線層で構成された補強部の中間部を小さくした結果を断面図で示す。３００１はエリアパッド、３００７は保護膜、３００８は第1配線層、３００９は第1配線層と第2配線層を繋ぐビア、３０１０は第2配線層、３０１１は第2配線層と第3配線層を繋ぐビア、３０１２は第3配線層、３０１３はスタンダードセル、３０１４は基板、３０１５は第1配線層と基板ビアを繋ぐビア、３０１６は基板ビアを示している。第1配線層と第2配線層を繋ぐビア３００９、第2配線層３０１０、第2配線層と第3配線層を繋ぐビア３０１１を小さくし、且つ、両端に配置することで、間の領域を他の配線が同一配線層で配線領域として使用することが可能になり、配線リソース不足による未結線を防止することができる。
【０１２２】
さらに、図３９ に示すように、縦積みされたビアとビアに接続する配線の突き出し部分の代わりに、ビアと配線層よりも硬度の高い材料を用いても良い。図３９は縦積みされたビアとビアに接続する配線の突き出し部分よりも硬度の高い材料を用いた結果を断面図で示す。３００１はエリアパッド、３００７は保護膜、３０１３はスタンダードセル、３０１４は基板、３０１８はビアと配線層で構成された補強部よりも硬度の高い材料を示している。
なお、アナログ部分や、メモリ部分においても、エリアパッドの応力の影響を受ける場合、縦積みされたビアとビアに接続する配線の突き出し部分を設け、エリアパッド３００１から受ける応力の影響を低減しても良い。
【０１２３】
以上、本実施の形態により、エリアパッドの影響を受ける範囲に縦積みされたビアとビアに接続する配線の突き出し部分を生成することで、応力の影響を緩和することができる。
また、縦積みされたビアとビアに接続する配線の突き出し部分の一部を縮小させることで、他の配線の配線リソースを増加させること可能になり、配線リソース不足による未結線を防止することも可能である。
【０１２４】
（実施の形態１９）
本実施の形態においては、ビアとビアに接続する配線の突き出し部分を配線混雑度の低い箇所に設けることで、配線リソースの減少を防止し、かつエリアパッドからの応力の影響を緩和する方法について説明する。
【０１２５】
本実施の形態は、前記実施の形態１などによってエリアパッドに起因する応力の影響を考慮したタイミング解析を行い、この解析結果を考慮して応力の影響を緩和するものである。
【０１２６】
エリアパッドの直下、あるいは、エリアパッドの応力の影響を受ける領域に、ビアとビアに接続する配線の突き出し部分を最上位層から最下位層まで縦積みした場合、他の配線の障害物となり配線領域が減少し、配線リソース不足による未結線が発生することがある。
そこで、本実施の形態では、配線混雑度の低い箇所に縦積みされたビアとビアに接続する配線の突き出し部分を設ける。図４０に半導体集積回路の左上隅の簡略図を示す。３０１９は半導体集積回路、３０２０はIOセル、３０２１はコーナーセル、３０２２はコアエリア、３０２３はブロックを示している。例えば半導体集積回路３０１９の四隅、IOセル３０２０上、コーナーセル３０２１上、コアエリア３０２２の四隅、ブロック３０２３内の角、千鳥IOセル上、スペーサーセル上などが配線混雑度の低い箇所である。
【０１２７】
本実施の形態では、他の配線が通過する可能性の低い位置に、縦積みされたビアと配線層で構成された補強部を設けるため、他の配線の障害物となり配線領域が減少し、配線リソース不足による未結線が発生することを防止することができる。
【０１２８】
なお、以上説明してきたように、本実施の形態ではエリアパッドの応力を考慮したタイミング解析を行い、その結果を考慮し、さらに他の配線が通過する可能性の低い位置に、ビアとビアに接続する配線の突き出し部分を縦積みするとしたが、図４１のフローチャート図に示すように、応力によるタイミング解析に加えて、セルの配置ばらつき検証を実施し、セルの配置ばらつきが発生している位置に、縦積みされたビアとビアに接続する配線の突き出し部分を配置しても良い。図４１にばらつき検証後に縦積みされたビアと配線層で構成された補強部を配置するフローチャート図を示す。
【０１２９】
３０２４は配線工程、３０２５はばらつき検証工程、３０２６は挿入工程、３０２７は配線修正工程を示している。一般的なレイアウト設計方法と同様に、フロアプランの決定後、配線工程３０２４において各ブロック間、各スタンダードセル間などの配線処理を実施する。次に、ばらつき検証工程３０２５において、エリアパッドの応力の影響を受ける領域を検出する。挿入工程３０２６では、ばらつき検証工程３０２５で検出されたエリアパッドの応力の影響を受けばらつきが生じている位置に、縦積みされたビアとビアに接続する配線の突き出し部分を配置する。配線修正工程３０２７では、挿入工程３０２６で配置した縦積みされたビアとビアに接続する配線の突き出し部分と、配線工程３０２４で生成された各種配線がプロセスルールで定められている各種デザインルールを満たすように、配線の修正を行なう。
【０１３０】
また、実施の形態１７ではエリアパッドの応力を考慮したタイミング解析を行い、その結果を考慮し、エリアパッドの応力の影響を受ける領域を検出し特定した位置に、ビアとビアに接続する配線の突き出し部分を縦積みしたが、図４２のフローチャート図に示すように、ばらつき検証で特定した位置の近傍で、且つ、ビアとビアに接続する配線の突き出し部分を縦積みしても他の配線との各種デザインルールを満たすことができる位置を特定し、縦積みされたビアとビアに接続する配線の突き出し部分を配置しても良い。図４２に近傍探索後に配置するフローチャート図を示す。３０２４は配線工程、３０２５はばらつき検証工程、３０２8は近傍探索工程、３０２６は挿入工程を示している。一般的なレイアウト設計方法と同様に、フロアプランの決定後、配線工程３０２４において各ブロック間、各スタンダードセル間などの配線処理を実施する。
【０１３１】
次に、ばらつき検証工程３０２５において、エリアパッドの応力の影響を受ける領域を検出する。近傍探索工程３０２8では、ばらつき検証３０２５で特定した位置の近傍で、且つ、ビアと配線層で構成された補強部を縦積みしてもプロセスルールで定められている各種デザインルールを満たすことができる位置を特定する。挿入工程３０２６では、近傍探索工程３０２8で検出されたエリアパッドの応力の影響を受けばらつきが生じている位置で、且つ、ビアとビアに接続する配線の突き出し部分を縦積みしても各種デザインルールを満たすことができる近傍の位置に、縦積みされたビアとビアに接続する配線の突き出し部分を配置する。以上の工程で、プロセスルールで定められている各種デザインルール満たした場所に縦積みされたビアとビアに接続する配線の突き出し部分を配置できるため、配置後にデザインルールを満たすための配線処理が不要になる。また、エリアパッドの応力の影響を受ける領域のばらつきの発生を防止できる。
【０１３２】
なお、近傍探索工程３０２８で、ばらつき検証３０２５で特定した位置の近傍で、各種デザインルールを満たすことができ、且つ、スタンダードセルがない位置を特定しても良い。スタンダードセルがない位置を特定することで、縦積みされたビアとビアに接続する配線の突き出し部分を通じて、エリアパッド３００１から受ける応力の影響を直下のスタンダードセルに与えることを防止することができる。
【０１３３】
なお、本実施の形態ではエリアパッドの応力の影響を受ける領域を検出し特定した位置に、ビアとビアに接続する配線の突き出し部分を縦積みした。しかし、ビアとビアに接続する配線の突き出し部分を縦積みしたことで、近傍の同層配線間に発生するカップリング容量が大きくなる可能性がある。クロストークや消費電力の一要素である配線容量が大きくなることで、クロストーク発生や、消費電力増大の原因となる恐れがあるため、ビアとビアに接続する配線の突き出し部分を縦積みした後に、タイミング検証と、タイミング最適化を実施しても良い。図４３にタイミング検証、最適化を行なうフローチャート図を示す。
【０１３４】
３０２４は配線工程、３０２５はばらつき検証工程、３０２６は挿入工程、３０２9はタイミング検証工程、３０３0はタイミング最適化工程を示している。一般的なレイアウト設計方法と同様に、フロアプランの決定後、配線工程３０２４において各ブロック間、各スタンダードセル間などの配線処理を実施する。次に、ばらつき検証工程３０２５において、エリアパッドの応力の影響を受ける領域を検出する。挿入工程３０２６では、ばらつき検証工程３０２５で検出されたエリアパッドの応力の影響を受けばらつきが生じている位置に、縦積みされたビアとビアに接続する配線の突き出し部分を配置する。タイミング検証工程３０２９では、縦積みされたビアとビアに接続する配線の突き出し部分を配置したことで、近傍の同層配線間に発生するカップリング容量が変化するため、タイミング検証を実施し、予め定められているタイミング制約を満たしているか、且つ、クロストークのようなタイミングに関する課題がないか検証を行なう。タイミング最適化工程３０３０では、タイミング検証工程３０２９で特定したタイミング的な問題を配線修正、同一論理の駆動能力の異なるスタンダードセルに置き換え等を行い、タイミングに関する課題を改善する。
【０１３５】
以上の工程で、プロセスルールで定められている各種デザインルール、且つ、クロストーク、消費電力悪化の防止を図る。また、エリアパッドの応力の影響を受ける領域のばらつきの発生を防止できる。
【０１３６】
以上、本実施の形態においては、他の配線が通過する可能性の低い場所に、縦積みされたビアとビアに接続する配線の突き出し部分を設けるため、配線領域を確保しながらも、エリアパッドからの応力の影響を緩和することが可能となる。
【０１３７】
なお前記実施の形態では、エリアパッドの受ける応力の影響を考慮したタイミング解析について説明したが、これに限定されることなく、例えば入出力パッド近傍の配線あるいは入出力セルに設けられた保護トランジスタなどに対する、ワイヤボンディングにおける応力の影響を考慮した配線レイアウトの補正など、エリアパッド以外のパッドに対しても適用可能である。
【産業上の利用可能性】
【０１３８】
以上説明してきたように、本実施の形態では、エリアパッドの受ける応力の影響を考慮したタイミング解析に基づいて半導体集積回路の設計を行うものであり、特にフリップチップ構造の半導体集積回路装置全般に適用可能である。
【図面の簡単な説明】
【０１３９】
【図１】本発明の概念を示す説明図
【図２】フリップチップ（ＢＧＡ）構造の半導体集積回路装置を示す説明図
【図３】フリップチップ（ＢＧＡ）構造の半導体集積回路の端子面側を示す図
【図４】本発明の実施の形態１の半導体集積回路設計装置を示す図
【図５】本発明の実施の形態１の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図６】同遅延ばらつき算出方法を用いた遅延ばらつき算出事例を示す図
【図７】同遅延ばらつき算出方法を用いた遅延ばらつき算出事例を示す図
【図８】同遅延ばらつき算出方法を示すフローチャート図
【図９】本発明の実施の形態２の半導体集積回路設計方法における遅延ばらつき算出方法を説明するためのエリアパッド周辺を示す図
【図１０】本発明の実施の形態２の半導体集積回路設計方法における遅延ばらつき算出方法を説明するための等価回路図
【図１１】本発明の実施の形態２の半導体集積回路設計方法における遅延ばらつき算出方法で用いられるライブラリの一例を示す説明図
【図１２】本発明の実施の形態３の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図１３】本発明の実施の形態３の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図１４】本発明の実施の形態４の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図１５】本発明の実施の形態４の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図１６】本発明の実施の形態５の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図１７】本発明の実施の形態５の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図１８】本発明の実施の形態７の半導体集積回路設計方法において用いられるライブラリを示す図
【図１９】本発明の実施の形態８の半導体集積回路設計方法における遅延ばらつき算出方法を示すフローチャート図
【図２０】本発明の実施の形態８の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施前のレイアウト例を示す図
【図２１】本発明の実施の形態８の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図
【図２２】本発明の実施の形態９の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化のフローチャートを示す図
【図２３】本発明の実施の形態９の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図
【図２４】本発明の実施の形態１０の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化のフローチャートを示す図
【図２５】本発明の実施の形態１０の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図
【図２６】本発明の実施の形態１１の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化のフローチャートを示す図
【図２７】本発明の実施の形態１２の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化のフローチャートを示す図
【図２８】本発明の実施の形態１３の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化のフローチャートを示す図
【図２９】本発明の実施の形態１４の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図
【図３０】本発明の実施の形態１５の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図
【図３１】本発明の実施の形態１５の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（バス配線でエリアパッドの応力の影響緩和）
【図３２】本発明の実施の形態１６の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（エリアパッドの幅よりも太いダミー配線を用いる）
【図３３】本発明の実施の形態１６の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（電源配線でエリアパッドの応力の影響緩和）
【図３４】本発明の実施の形態１７の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（エリアパッドのダミー配線の敷設密度変更）
【図３５】本発明の実施の形態１８の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（（ａ）はビアと配線層で構成された補強部、（ｂ）はビアと配線層で構成された補強部を最上位層から最下位層まで縦積みした結果）
【図３６】本発明の実施の形態１８の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（スタンダードセルを配置禁止にした結果および、縦積みされたビアと配線層で構成された補強部と基板間を接続した結果を示す図）
【図３７】本発明の実施の形態１８の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（縦積みされたビアと配線層で構成された補強部を埋め込んだスタンダードセルを配置した結果を示す図）
【図３８】本発明の実施の形態１８の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（縦積みされたビアと配線層で構成された補強部の一部を小さくした結果および縦積みされたビアと配線層で構成された補強部の中間部を小さくした結果を示す図）
【図３９】本発明の実施の形態１８の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（縦積みされたビアと配線層で構成された補強部よりも硬度の高い材料を用いた結果を示す図）
【図４０】本発明の実施の形態１９の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を実施後のレイアウト例を示す図（半導体集積回路の左上隅の簡略図）
【図４１】本発明の実施の形態１９の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を示すフローチャート図（ばらつき検証後に縦積みされたビアと配線層で構成された補強部を配置するフローチャート図）
【図４２】本発明の実施の形態１９の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を示すフローチャート図（近傍探索後に配置するフローチャート図）
【図４３】本発明の実施の形態１９の半導体集積回路設計方法における遅延ばらつき算出方法を用いた最適化を示すフローチャート図（タイミング検証、最適化を行なうフローチャート図）
【符号の説明】
【０１４０】
１２ａ  エリアパッド
１２ｂ  バンプ
１２  パッド
１１  IOセル
１３  再配線
２０  パッケージ基板
５０  入力部
５１  距離計測部
５２  遅延ばらつき値算出部
５３  配線容量・抵抗値演算部
５４  遅延値計算部
１１０  任意のエリアパッド
２１０１  エリアパッド
２１０２  配線
２１０３  配線       
２１０４  ビア
２１０５  ビア
２３０１  ビア
３０００  電源配線
３００１  エリアパッド
３００２  ダミー配線
３００３  バス配線
３００４  ビアホール
３００５  縦方向の配線層の補強部
３００６  横方向の配線層の補強部
３００７  保護膜
３００８  第1配線層
３００９  第1配線層と第2配線層を繋ぐビア
３０１０  第2配線層
３０１１  第2配線層と第3配線層を繋ぐビア
３０１２  第3配線層
３０１３  スタンダードセル
３０１４  基板
３０１５  第1配線層と基板ビアを繋ぐビア
３０１６  基板ビア
３０１７  縦積みされたビアと配線層で構成された補強部を埋め込んだスタンダードセル
３０１８  ビアと配線層で構成された補強部よりも高度の高い材料
３０１９  半導体集積回路
３０２０  IOセル
３０２１  コーナーセル
３０２２  コアエリア
３０２３  ブロック
３０２４  配線工程
３０２５  ばらつき検証工程
３０２６  挿入工程
３０２７  配線修正工程
３０２８  近傍探索工程
３０２９  タイミング検証工程
３０３０  タイミング最適化工程
【図１】
2009170459.tif 000003
【図２】
2009170459.tif 000004
【図３】
2009170459.tif 000005
【図４】
2009170459.tif 000006
【図５】
2009170459.tif 000007
【図６】
2009170459.tif 000008
【図７】
2009170459.tif 000009
【図８】
2009170459.tif 000010
【図９】
2009170459.tif 000011
【図１０】
2009170459.tif 000012
【図１１】
2009170459.tif 000013
【図１２】
2009170459.tif 000014
【図１３】
2009170459.tif 000015
【図１４】
2009170459.tif 000016
【図１５】
2009170459.tif 000017
【図１６】
2009170459.tif 000018
【図１７】
2009170459.tif 000019
【図１８】
2009170459.tif 000020
【図１９】
2009170459.tif 000021
【図２０】
2009170459.tif 000022
【図２１】
2009170459.tif 000023
【図２２】
2009170459.tif 000024
【図２３】
2009170459.tif 000025
【図２４】
2009170459.tif 000026
【図２５】
2009170459.tif 000027
【図２６】
2009170459.tif 000028
【図２７】
2009170459.tif 000029
【図２８】
2009170459.tif 000030
【図２９】
2009170459.tif 000031
【図３２】
2009170459.tif 000032
【図３３】
2009170459.tif 000033
【図３４】
2009170459.tif 000034
【図３５】
2009170459.tif 000035
【図４０】
2009170459.tif 000036
【図４１】
2009170459.tif 000037
【図４２】
2009170459.tif 000038
【図４３】
2009170459.tif 000039
【図３０】
2009170459.tif 000040
【図３１】
2009170459.tif 000041
【図３６】
2009170459.tif 000042
【図３７】
2009170459.tif 000043
【図３８】
2009170459.tif 000044
【図３９】
2009170459.tif 000045