(57)【要約】【課題】  アクセス試験に要する時間の短縮を可能にする。【解決手段】  半導体記憶装置２は、メモリセルアレイ２２、行デコーダ２１、列デコーダ２２、誤り訂正回路２６および出力回路２７，２８を有する。誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。出力回路２７，２８は、通常動作モードが指定されたときは前記誤り訂正データを外部に中継し、テスト動作モードが指定されたときは前記誤り検出データを外部に中継する。【選択図】    図５
2009070509.tif 000002
【特許請求の範囲】
【請求項１】
情報ビットとパリティ検査ビットとからなる所定の符号語を記憶する半導体記憶装置であって、
複数のワード線および複数のビット線を有するとともに、前記ワード線と前記ビット線との交差領域各々に形成され且つマトリクス状に配列された複数のメモリセルを有するメモリセルアレイと、
行アドレス信号に基づいて前記ワード線を選択する行デコーダと、
列アドレス信号に基づいて前記ビット線を選択する列デコーダと、
前記メモリセルのうち前記行デコーダおよび前記列デコーダによってそれぞれ選択されたワード線およびビット線の交差領域のメモリセルから前記ビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する誤り訂正回路と、
前記誤り訂正回路から前記誤り検出データおよび前記誤り訂正データの供給を受ける出力回路と、
を備え、
前記出力回路は、通常動作モードが指定されたときは前記誤り訂正データを外部に中継し、テスト動作モードが指定されたときは前記誤り検出データを外部に中継することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、前記テスト動作モードと前記通常動作モードとのいずれか一方を表す制御信号を前記出力回路に供給するテスト制御回路をさらに備え、
前記出力回路は、前記制御信号が前記通常動作モードを表すときは前記誤り訂正データを出力し、前記制御信号が前記テスト動作モードを表すときは前記誤り訂正データに代えて前記誤り検出データを出力することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２記載の半導体記憶装置であって、前記出力回路は、ページ・アクセス・モードに従って前記メモリセルアレイから１ページに対応する符号語が並列に読み出されたとき、入力されたページアドレスに応じて、前記誤り訂正回路で生成された誤り訂正データを時分割し、当該時分割された誤り訂正データを連続的に出力することを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置であって、
前記出力回路は、
前記誤り訂正データのうちから入力されたページアドレスに応じたデータを選択する選択回路と、
前記通常動作モードが指定されたときに前記選択回路によって選択された誤り訂正データを出力し、前記テスト動作モードが指定されたときには前記誤り訂正回路から供給された誤り検出データを出力する出力バッファ回路と、
を有し、
前記出力バッファ回路は、前記誤り訂正回路から供給された誤り検出データと前記選択回路によって選択された誤り訂正データとのいずれか一方を選択し、当該選択されたデータを出力するセレクタを含むことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置であって、前記出力バッファ回路は、前記誤り検出データを遅延させる遅延素子を含むことを特徴とする半導体記憶装置。
【請求項６】
請求項２記載の半導体記憶装置であって、
前記出力回路は、
前記誤り訂正データのうちから入力されたページアドレスに応じたデータを選択するとともに、当該選択されたデータと前記誤り訂正回路から供給された誤り検出データとのいずれか一方を選択する選択回路と、
前記選択回路によって選択されたデータを外部に中継する出力バッファ回路と、
を有し、
前記選択回路は、前記通常動作モードが指定されたときは前記選択回路によって選択されたデータを選択し、前記テスト動作モードが指定されたときは前記誤り訂正回路から供給された誤り検出データを選択するセレクタを含むことを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置であって、前記選択回路は、前記誤り検出データを遅延させる遅延素子を含むことを特徴とする半導体記憶装置。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体記憶装置であって、前記各メモリセルは、不揮発性記憶素子からなることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正機能を有する半導体記憶装置に関し、特に、誤り訂正機能とともに高速読み出しモードを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般に不揮発性半導体記憶装置は、マトリクス状に配列された多数のメモリセルからなるメモリセルアレイを有している。半導体記憶装置の記憶容量が大容量になる程に、ハードエラー（メモリセルの不良に起因する誤動作）やソフトエラー（アルファ線などの放射線に起因する誤動作）によりビットエラーを起こす確率が高くなる。このようなビットエラーに対して誤り訂正処理を実行するＥＣＣ回路を備えた半導体記憶装置が従来より存在する。また、この種のＥＣＣ回路の動作を検査したりメモリセルの不良の有無を検査するために、既知のテストパターンのデータを記憶する半導体記憶装置から様々な条件下でデータを読み出し、当該読み出されたデータのパターンを既知のテストパターンと照合するというアクセス試験が実行される。このようなアクセス試験に関する従来技術は、たとえば、特許文献１（特開平５−２４１８６８号公報）に開示されている。
【０００３】
一方、メモリセルアレイから高速にデータを読み出す動作モードを有する半導体記憶装置が従来より存在する。この種の動作モードとしては、ページ・アクセス・モードやバースト・モードが知られている。特許文献２（特開平１０−２５５４９５号公報）は、ページ・アクセス・モードを有する半導体記憶装置を開示しており、この半導体記憶装置がページ・アクセス・モードに従って動作するとき、メモリセルアレイの所定数のメモリセルから１ページ分のデータを同時並行に読み出し、当該読み出されたデータをラッチする。半導体記憶装置はさらに、ラッチされたデータを時分割し、当該時分割されたデータを連続的に出力する。たとえば、ページ・アクセス・モードに従って、メモリセルアレイから１ページ分の１２８ビットデータが同時並行に読み出されラッチされたとき、当該１２８ビットデータは複数の３２ビットデータに時分割され、これら３２ビットのデータが連続的に出力される。このため、ページ・アクセス・モードでは、通常のランダム・アクセス・モードよりもメモリセルアレイからデータを高速に読み出すことが可能になる。
【特許文献１】特開平５−２４１８６８号公報
【特許文献２】特開平１０−２５５４９５号公報
【特許文献３】米国特許第５９６３４８８号明細書（特許文献１に係る特許出願の対応米国特許の明細書）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のアクセス試験は、温度や駆動電圧などの条件を変えて繰り返し実行されるため、アクセス試験に要する時間が膨大になるという問題がある。たとえ、上述のページ・アクセス・モードに従って半導体記憶装置からテストパターンのデータが高速に読み出されたとしても、アクセス試験に要する時間の短縮化は十分ではなかった。以下、アクセス試験に要する時間を具体例を挙げて説明する。
【０００５】
図１は、誤り訂正機能を有する不揮発性記憶装置１の概略構成を示すブロック図である。この半導体記憶装置１は、Ｎビットの入力アドレス信号Ａｉｎ［Ｎ−１：０］を保持するアドレスバッファ１０を有している。アドレスバッファ１０は、入力アドレス信号Ａｉｎ［Ｎ−１：０］のうちの行アドレス信号ＲＡを行デコーダ１１に供給し、入力アドレス信号Ａｉｎ［Ｎ−１：０］のうちの列アドレス信号ＣＡを列デコーダ１３に供給し、入力アドレス信号Ａｉｎ［Ｎ−１：０］のうちのページアドレス信号ＰＡを選択回路１７に供給することができる。
【０００６】
メモリセルアレイ１２は、行デコーダ１１に接続された複数のワード線Ｗ1，…，ＷKと、列デコーダ１３に接続された複数のビット線Ｂ1，…，ＢLとを有している。これらワード線Ｗ1，…，ＷKとビット線Ｂ1，…，ＢLとが交差する領域各々にメモリセルＣＬが形成されている。このメモリセルアレイ１２には、前述のアクセス試験のためのテストパターンの情報ビットとパリティ検査ビットとが予め記憶されている。
【０００７】
メモリセルアレイ１２からデータが読み出されるとき、行デコーダ１１は、行アドレス信号ＲＡに基づいてワード線Ｗ1〜ＷKを選択的にアクティブ状態にし、また、列デコーダ１３は、列アドレス信号ＣＡに基づいてビット線Ｂ1〜ＢLを選択的にアクティブ状態にする。この結果、アクティブ状態のワード線Ｗiに接続されたメモリセルＣＬから、アクティブ状態のビット線Ｂjを介して電流が読み出される。当該読み出された電流は、列デコーダ１３を介してアンプ回路１４に入力される。そして、アンプ回路１４は、ＰビットデータＡＯ［Ｐ−１：０］を生成しラッチ回路１５に出力する。
【０００８】
ラッチ回路１５は、ＰビットデータＡＯ［Ｐ−１：０］を保持しつつ、当該保持されたラッチデータＬＯ［Ｐ−１：０］を誤り訂正回路１６に出力する。誤り訂正回路１６は、ラッチデータＬＯ［Ｐ−１：０］に誤り訂正処理を施してＱビットの誤り訂正データＥＯ［Ｑ−１：０］を出力する。選択回路１７は、ページアドレス信号ＰＡの値に応じて、誤り訂正回路１６から供給された誤り訂正データＥＯ［Ｑ−１：０］のうちＲビットデータＳＥＬ［Ｒ−１：０］を選択する機能を持つ。当該選択されたデータＳＥＬ［Ｒ−１：０］は、出力バッファ回路１８を介してパッド回路１９に供給される。
【０００９】
図２は、ページ・アクセス・モードによるデータ読み出し時のタイミングチャートを概略的に例示する図である。図２のタイミングチャートでは、ページアドレス信号ＰＡとして、入力アドレス信号Ａｉｎ［Ｎ−１：０］の下位２ビットＡｉｎ［１：０］が割り当てられている。図２には、ページアドレス信号Ａｉｎ［１：０］の２ビット値「００」、「０１」、「１０」、「１１」にそれぞれ対応する１０進値「１」、「２」、「３」、「４」が示されている。また、メモリセルの選択は、入力アドレス信号Ａｉｎ［Ｎ−１：０］の上位（Ｎ−２）ビットＡｉｎ［Ｎ−１：２］を用いて行われる。
【００１０】
図２を参照すると、時刻ｔ1で入力アドレス信号Ａｉｎ［Ｎ−１：０］の値が切り替わる。このとき、行デコーダ１１は、アドレス信号Ａｉｎ［Ｎ−１：２］のうちの行アドレス信号ＲＡに基づいてワード線Ｗ1〜ＷKのいずれか１つをアクティブ状態にする。同時に、列デコーダ１３は、アドレス信号Ａｉｎ［Ｎ−１：２］のうちの列アドレス信号ＣＡに基づいてビット線Ｂ1〜ＢLのうちのＰ個のビット線を同時にアクティブ状態にする。この結果、アクティブ状態のＰ個のビット線を介してＰ個のメモリセルＣＬから電流が同時並行に読み出される。これによりアンプ回路１４は、ＰビットデータＡＯ［Ｐ−１：０］を出力する（時刻ｔ2）。ラッチ回路１５は、ＰビットのラッチデータＬＯ［Ｐ−１：０］を出力し（時刻ｔ3）、その後、誤り訂正回路１６は、誤り訂正データＥＯ［Ｑ−１：０］を出力する（時刻ｔ4）。
【００１１】
図３に示されるように選択回路１７は、マルチプレクサ１７1〜１７Rを有している。これらマルチプレクサ１７1〜１７Rの各々は、ページアドレス信号Ａｉｎ［Ｑ−１：０］の値（＝１〜４）に応じて、誤り訂正回路１６の出力データＥＯ［Ｑ−１：０］のうちの４ビットのいずれか１つを選択し、当該選択されたビットを出力バッファ回路１８に与える。このため、マルチプレクサ１７1〜１７Rは、誤り訂正回路１６の出力データＥＯ［Ｑ−１：０］を４つのデータ信号ＳＥＬ1〜ＳＥＬ4に時分割し、これら４つのデータ信号ＳＥＬ1〜ＳＥＬ4を出力バッファ回路１８に連続的に出力する。すなわち、図２に示されるように、ページアドレス信号Ａｉｎ［１：０］の値が「１」のとき、時刻ｔ5で第１のデータ信号ＳＥＬ1が出力される。ページアドレス信号Ａｉｎ［１：０］の値が時刻ｔ7で「２」に変化した後は、時刻ｔ8で第２のデータ信号ＳＥＬ2が出力される。ページアドレス信号Ａｉｎ［１：０］の値が時刻ｔ10で「３」に変化した後は、時刻ｔ11で第３のデータ信号ＳＥＬ3が出力される。そして、ページアドレス信号Ａｉｎ［１：０］の値が時刻ｔ13で「４」に変化した後、時刻ｔ14では第４のデータ信号ＳＥＬ4が出力される。また、出力バッファ回路１８は、選択回路１７の出力データＳＥＬ［Ｒ−１：０］に対して遅延したデータＤＯ［Ｒ−１：０］を出力する（時刻ｔ6、ｔ9、ｔ12、ｔ15）。
【００１２】
時刻ｔ1から時刻ｔ6まで１００ナノ秒かかり、時刻ｔ7から時刻ｔ9まで３０ナノ秒かかるとすると、第１〜第４のデータ信号ＳＥＬ1〜ＳＥＬ4を読み出して照合するには、少なくとも１９０ナノ秒（＝１００ナノ秒＋３０ナノ秒×３）の時間が必要となる。
【００１３】
一方、不揮発性記憶装置がランダム・アクセス・モードで動作するときには、任意のメモリセルを一定のアクセス速度で読み出すことが要求される。このため、アドレス信号Ａｉｎ［Ｎ−１：２］の値を一定サイクルで切り替えたときに、出力データＤＯ［Ｒ−１：０］の値が期待値と一致するか否か、アクセス速度が適正か否かを試験する必要がある。
【００１４】
図４は、ランダム・アクセス・モードによるデータ読み出し時のタイミングチャートを概略的に示す図である。図４のタイミングチャートでは、アドレス信号Ａｉｎ［Ｎ−１：２］のパターンが、パターン１（時刻ｔ1から時刻ｔ7）、パターン２（時刻ｔ7から時刻ｔ13）、パターン１（時刻ｔ13から時刻ｔ19）と遷移する。また、ページアドレス信号Ａｉｎ［１：０］の値が「１」（時刻ｔ1から時刻ｔ7）、「２」（時刻ｔ7から時刻ｔ13）、「３」（時刻ｔ13から時刻ｔ19）と遷移する。
【００１５】
図４に示されるように、ページアドレス信号Ａｉｎ［１：０］の値が「１」のときに、時刻ｔ2〜ｔ6に、回路群１４〜１８からデータＡＯ［Ｐ−１：０］、ＬＯ［Ｐ−１：０］、ＥＯ［Ｐ−１：０］、ＳＥＬ［Ｑ−１：０］、ＤＯ［Ｑ−１：０］が出力される。また、ページアドレス信号Ａｉｎ［１：０］の値が「２」のときには、時刻ｔ8〜ｔ12に、回路群１４〜１８からデータＡＯ［Ｐ−１：０］、ＬＯ［Ｐ−１：０］、ＥＯ［Ｐ−１：０］、ＳＥＬ［Ｑ−１：０］、ＤＯ［Ｑ−１：０］が出力されており、さらにページアドレス信号Ａｉｎ［１：０］の値が「３」のときには、時刻ｔ14〜ｔ18に、回路群１４〜１８からデータＡＯ［Ｐ−１：０］、ＬＯ［Ｐ−１：０］、ＥＯ［Ｐ−１：０］、ＳＥＬ［Ｑ−１：０］、ＤＯ［Ｑ−１：０］が出力される。
【００１６】
したがって、ランダム・アクセス・モードでは、アドレス信号Ａｉｎ［Ｎ−１：２］の値が１００ナノ秒のサイクルで切り替わる場合、１ページ分のデータを読み出して照合するためには、少なくとも４００ナノ秒（＝１００ナノ秒×４）の時間が必要となる。
【００１７】
上記に鑑みて本発明の目的は、アクセス試験に要する時間の短縮を可能にする半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１８】
前記目的を達成すべく、本発明は、情報ビットとパリティ検査ビットとからなる所定の符号語を記憶する半導体記憶装置であって、複数のワード線および複数のビット線を有するとともに、前記ワード線と前記ビット線との交差領域各々に形成され且つマトリクス状に配列された複数のメモリセルを有するメモリセルアレイと、行アドレス信号に基づいて前記ワード線を選択する行デコーダと、列アドレス信号に基づいて前記ビット線を選択する列デコーダと、前記メモリセルのうち前記行デコーダおよび前記列デコーダによってそれぞれ選択されたワード線およびビット線の交差領域のメモリセルから前記ビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する誤り訂正回路と、前記誤り訂正回路から前記誤り検出データおよび前記誤り訂正データの供給を受ける出力回路と、を備え、前記出力回路は、通常動作モードが指定されたときは前記誤り訂正データを外部に中継し、テスト動作モードが指定されたときは前記誤り検出データを外部に中継することを特徴とする。
【発明の効果】
【００１９】
上記半導体記憶装置は、テスト動作モードが指定されたときは前記誤り検出データを外部に中継する出力回路を有する。よって、誤り検出データを解析することができるので、アクセス試験に要する時間を大幅を短縮化することが可能になる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る種々の実施例について説明する。
【００２１】
＜第１実施例＞
図５は、本発明の第１実施例の不揮発性半導体記憶装置２の概略構成を示すブロック図である。この半導体記憶装置２は、アドレスバッファ２０、行デコーダ２１、メモリセルアレイ２２、列デコーダ２３、アンプ回路２４、ラッチ回路２５、誤り訂正回路２６、選択回路２７、出力バッファ回路２８、パッド回路２９およびテスト制御回路３０を有している。本発明の「出力回路」は選択回路２７および出力バッファ回路２８に相当する。
【００２２】
アドレスバッファ２０は、外部の制御機器（図示せず）から供給された入力アドレス信号Ａｉｎ［Ｎ−１：０］を保持し、入力アドレス信号Ａｉｎ［Ｎ−１：０］のうちの行アドレス信号ＲＡを行デコーダ２１に供給し、入力アドレス信号Ａｉｎ［Ｎ−１：０］のうちの列アドレス信号ＣＡを列デコーダ２３に供給し、入力アドレス信号Ａｉｎ［Ｎ−１：０］のうちのページアドレス信号ＰＡを選択回路２７に供給する。
【００２３】
メモリセルアレイ２２は、行デコーダ２１に接続された複数のワード線Ｗ1，…，ＷKと、列デコーダ２３に接続された複数のビット線Ｂ1，…，ＢLとを有している。これらワード線Ｗ1，…，ＷKとビット線Ｂ1，…，ＢLとが交差する領域各々にメモリセルＣＬが形成されている。メモリセルアレイ２２には、上記アクセス試験のための既知のテストパターンデータが記憶されており、このテストパターンデータは、情報ビットとパリティ検査ビットとからなる符号語で構成されたものである。
【００２４】
メモリセルアレイ２２からデータが読み出されるとき、行デコーダ２１は、行アドレス信号ＲＡに基づいてワード線Ｗ1〜ＷKを選択的にアクティブ状態にし、また、列デコーダ２３は、列アドレス信号ＣＡに基づいてビット線Ｂ1〜ＢLを選択的にアクティブ状態にする。この結果、アクティブ状態のワード線Ｗiに接続されたメモリセルＣＬから、アクティブ状態のビット線Ｂjを介して電流が読み出される。当該読み出された電流は、列デコーダ２３を介してアンプ回路２４に入力される。そして、アンプ回路２４は、当該読み出された電流に基づいてＰビットデータＡＯ［Ｐ−１：０］を生成しこれをラッチ回路２５に出力する。ラッチ回路２５は、ＰビットデータＡＯ［Ｐ−１：０］を保持しつつ、当該保持されたラッチデータＬＯ［Ｐ−１：０］を誤り訂正回路２６に供給する。誤り訂正回路２６は、ラッチデータＬＯ［Ｐ−１：０］に誤り訂正処理を施して誤り訂正データＥＯ［Ｑ−１：０］を生成する。
【００２５】
図６は、誤り訂正回路２６の概略構成を示すブロック図である。図６に示されるように誤り訂正回路２６は、誤り検出部２６１と誤り訂正部２６２とを含む。ラッチ回路２５から供給されたラッチデータＬＯ［Ｐ−１：０］は、情報ビットＩＢ［Ｑ−１：０］とパリティ検査ビットＰＢ［ｂ−１：０］とからなる符号語で構成される。誤り検出部２６１は、ラッチデータＬＯ［Ｐ−１：０］である符号語中の誤り位置を検出し、当該誤り位置を表すｂビットの誤り検出データＥＤ［ｂ−１：０］を誤り訂正部２６２に与える機能を有する。誤り訂正部２６２は、誤り検出データＥＤ［ｂ−１：０］に基づいて情報ビットＩＢ［Ｑ−１：０］の誤りを訂正してＱビットの誤り訂正データＥＯ［Ｑ−１：０］を生成する。符号語中に誤りが存在しない場合、誤り検出データＥＤ［ｂ−１：０］の全ビットの値は「０」になるが、符号語中に誤りが存在する場合、誤り検出データＥＤ［ｂ−１：０］のうち当該誤り位置に対応したビットの値が「１」になる。誤り訂正回路２６では誤り訂正方式として公知のハミング方式が使用されるが、これに限定されるものではない。
【００２６】
図５に示されるように、誤り訂正データＥＯ［Ｑ−１：０］は選択回路２７に出力されると同時に、誤り検出データＥＤ［ｂ−１：０］が出力バッファ回路２８に出力される。選択回路２７は、ページアドレス信号ＰＡの値に応じて、誤り訂正回路２６から供給されたＱビットの誤り訂正データＥＯ［Ｑ：０］のうちＲビットデータＳＥＬ［Ｒ−１：０］を選択し、当該選択されたデータＳＥＬ［Ｒ−１：０］を出力する機能を有している。
【００２７】
２ビットのページアドレス信号Ａｉｎ［１：０］（＝ＰＡ）が使用される場合、選択回路２７は、図７に示されるようにＲ個のマルチプレクサ２７0，…，２７R-1を有する。各マルチプレクサ２７i（ｉ＝０〜Ｒ−１）は、ページアドレス信号Ａｉｎ［１：０］の値に応じて、誤り訂正回路２６から供給された４ビットのうちの１ビットを選択し、当該選択されたビットＳＥＬ［ｉ］を出力する。なお、各マルチプレクサ２７iの信号入力数は４に限らず、たとえば、８や１６でもよい。ページアドレス信号ＰＡのビット数も２ビットに限らず、たとえば、マルチプレクサ２７iの信号入力数に応じて３ビットや４ビットでもよい。
【００２８】
図８は、マルチプレクサ２７iの回路構成の一例を示す図である。図８に示されるように、ページアドレス信号Ａｉｎ［１：０］の最下位ビットＡｉｎ［０］と第１ビットＡｉｎ［１］とがマルチプレクサ２７iに供給される。同時に、第１インバータ２７０から最下位ビットＡｉｎ［０］の反転ビットが、第２インバータ２７１から第１ビットＡｉｎ［１］の反転ビットが、それぞれマルチプレクサ２７iに供給されている。マルチプレクサ２７iは、図８に示されるように、第１群のＮＡＮＤゲート４０1，４０2，４０3，４０4と、インバータ４１1，４１2，４１3，４１4と、第２群のＮＡＮＤゲート４０2，４２2，４２3，４２4と、第３群のＮＡＮＤゲート４４Ａ，４４Ｂと、ＮＯＲゲート４５と、インバータ４６とからなるものである。たとえば、最下位ビットＡｉｎ［０］の値と第１ビットＡｉｎ［１］の値がともに「０」であるとき、インバータ４１1，４１2，４１3の出力値は「０」になり、インバータ４１4の出力値は「１」になる。このとき、ＮＡＮＤゲート４２1，４２2，４２3の出力値は「１」に固定される。よって、誤り訂正データＥＯ［Ｑ−１：０］の第ｑビットＥＯ［ｑ］〜第ｑ＋３ビットＥＯ［ｑ＋３］のうち第ｑ＋３ビットＥＯ［ｑ＋３］が選択され、当該ビットＥＯ［ｑ＋３］が選択ビットＳＥＬ［ｉ］として出力される。
【００２９】
本実施例の半導体記憶装置２は、通常動作モードとテスト動作モードとを有している。図５のテスト制御回路３０は、テスト動作モードが指定されたときには高レベル（Ｈレベル）のテスト制御信号ＴＣＭを生成し、通常動作モードが指定されたときは低レベル（Ｌレベル）のテスト制御信号ＴＣＭを生成する。出力バッファ回路２８は、テスト制御信号ＴＣＭのレベルが通常動作モードを表すＬレベルであれば、選択回路２７から供給された選択データＳＥＬ［Ｒ−１：０］をパッド回路２９に中継する。一方、テスト制御信号ＴＣＭのレベルがテスト動作モードを表すＨレベルであれば、出力バッファ回路２８は、選択回路２７から供給された選択データＳＥＬ［Ｒ−１：０］の全ビットまたは一部ビットに代えて誤り検出データＥＤ［ｂ−１：０］をパッド回路２９に中継するので、パッド回路２９を介して外部接続端子（図示せず）に誤り検出データＥＤ［ｂ−１：０］を供給することができる。
【００３０】
図９は、８ビットの選択データＳＥＬ［７：０］と８ビットの誤り検出データＥＤ［７：０］とが生成される場合の出力バッファ回路２８の構成例を示す図である。図９の出力バッファ回路２８は、複数のセレクタ５０0〜５０7と、これらセレクタ５０0〜５０7にそれぞれ接続された出力バッファ５１0〜５１7とを有している。出力バッファ５１0〜５１7のビット出力ＤＯ［０］〜ＤＯ［７］は、それぞれ、パッド回路２９を構成するパッドＰ0〜Ｐ7に供給される。図１０は、ｋ番目のセレクタ５０kの構成例を示す図である。図１０のセレクタ５０kは、３個のＮＡＮＤゲート６０，６２，６３と１個のインバータ６１とで構成される。このセレクタ５０kは、テスト制御信号ＴＣＭの値が「０」のときには、選択データＳＥＬ［７：０］の第ｋビットＳＥＬ［ｋ］を選択し、当該選択ビットＳＥＬ［ｋ］を出力バッファ５１kに供給する。一方、テスト制御信号ＴＣＭの値が「１」のとき、このセレクタ５０kは、誤り検出データＥＤ［７：０］の第ｋ番目ビットＥＤ［ｋ］を選択し、当該選択ビットＥＤ［ｋ］を出力バッファ５１kに供給する。
【００３１】
図１１は、テスト動作モードが指定された場合のページ・アクセス・モードによるデータ読み出し時のタイミングチャートを概略的に例示する図である。図１１のタイミングチャートでは、ページアドレス信号ＰＡとして、入力アドレス信号Ａｉｎ［Ｎ−１：０］の下位２ビットＡｉｎ［１：０］が割り当てられている。図１１には、ページアドレス信号Ａｉｎ［１：０］の２ビット値「００」、「０１」、「１０」、「１１」にそれぞれ対応する１０進値「１」、「２」、「３」、「４」が示されている。また、メモリセルの選択は、入力アドレス信号Ａｉｎ［Ｎ−１：０］の上位（Ｎ−２）ビットＡｉｎ［Ｎ−１：２］を用いて行われる。
【００３２】
図１１を参照すると、時刻ｔ1で入力アドレス信号Ａｉｎ［Ｎ−１：０］の値が切り替わる。このとき、行デコーダ２１は、アドレス信号Ａｉｎ［Ｎ−１：２］のうちの行アドレス信号ＲＡに基づいてワード線Ｗ1〜ＷKのいずれか１つをアクティブ状態にする。同時に、列デコーダ２３は、アドレス信号Ａｉｎ［Ｎ−１：２］のうちの列アドレス信号ＣＡに基づいてビット線Ｂ1〜ＢLのうちのＰ個のビット線を同時にアクティブ状態にする。この結果、アクティブ状態のＰ個のビット線を介してＰ個のメモリセルＣＬから電流が同時並行に読み出される。これによりアンプ回路２４は、ＰビットデータＡＯ［Ｐ−１：０］を出力する（時刻ｔ2）。ラッチ回路２５は、ＰビットのラッチデータＬＯ［Ｐ−１：０］を出力し（時刻ｔ3）、その後、誤り訂正回路２６は、誤り訂正データＥＯ［Ｑ−１：０］を出力する（時刻ｔ4）。さらにその後、選択回路２７は、選択データＳＥＬ［Ｒ−１：０］を出力バッファ回路２８に出力する（時刻ｔ5）。
【００３３】
誤り訂正回路２６は、誤り訂正データＥＯ［Ｑ−１：０］を出力するとともに、ラッチデータＬＯ［Ｐ−１：０］の全ビットについての誤り検出データＥＤ［ｂ−１：０］を出力バッファ回路２８に出力する（時刻ｔ6）。テスト制御信号ＴＣＭのレベルがテスト動作モードを表すＨレベルであるとき、出力バッファ回路２８は、誤り検出データＥＤ［ｂ−１：０］をパッド回路２９を介して外部接続端子に供給する（時刻ｔ7）。よって、ページアドレス信号Ａｉｎ［１：０］の値が「１」のときに、ラッチデータＬＯ［Ｐ−１：０］の全ビットについての誤り検出データＥＤ［ｂ−１：０］を外部に出力することができ、誤り検出データＥＤ［ｂ−１：０］を用いてアクセス試験を行うことができる。それ故、ページアドレス信号Ａｉｎ［１：０］の値を「２」〜「４」に遷移させる期間を省略する（飛び越す）ことができるので、アクセス試験に要する時間を大幅を短縮化することが可能になる。
【００３４】
次に、図１２は、テスト動作モードが指定された場合のランダム・アクセス・モードによるデータ読み出し時のタイミングチャートを例示する図である。図１２のタイミングチャートでは、アドレス信号Ａｉｎ［Ｎ−１：２］のパターンが、パターン１（時刻ｔ1から時刻ｔ7）、パターン２（時刻ｔ7から時刻ｔ13）、パターン１（時刻ｔ13から時刻ｔ19）と遷移する。また、ページアドレス信号Ａｉｎ［１：０］の値が「１」（時刻ｔ1から時刻ｔ7）、「２」（時刻ｔ7から時刻ｔ13）、「３」（時刻ｔ13から時刻ｔ19）と遷移する。
【００３５】
図１２に示されるように、ページアドレス信号Ａｉｎ［１：０］の値が「１」のときに、時刻ｔ2〜ｔ7に、回路群２４〜２８からデータＡＯ［Ｐ−１：０］、ＬＯ［Ｐ−１：０］、ＥＯ［Ｐ−１：０］、ＳＥＬ［Ｑ−１：０］、ＥＤ［ｂ−１：０］、ＤＯ［Ｑ−１：０］が出力される。このとき、出力バッファ回路２８は、アドレス信号Ａｉｎ［Ｎ−１：２］のパターン１に対応するメモリセルＣＬから読み出されたラッチデータＬＯ［Ｐ−１：０］の全ビットについて誤り検出データＥＤ［ｂ−１：０］を外部接続端子に出力する。
【００３６】
次に、ページアドレス信号Ａｉｎ［１：０］の値が「２」のときには、時刻ｔ9〜ｔ14に、回路群２４〜２８からデータＡＯ［Ｐ−１：０］、ＬＯ［Ｐ−１：０］、ＥＯ［Ｐ−１：０］、ＳＥＬ［Ｑ−１：０］、ＥＤ［ｂ−１：０］、ＤＯ［Ｑ−１：０］が出力される。このとき、出力バッファ回路２８は、アドレス信号Ａｉｎ［Ｎ−１：２］のパターン２に対応するメモリセルＣＬから読み出されたラッチデータＬＯ［Ｐ−１：０］の全ビットについて誤り検出データＥＤ［ｂ−１：０］を外部接続端子に出力する。
【００３７】
次に、ページアドレス信号Ａｉｎ［１：０］の値が「３」のときには、出力バッファ回路２８は、アドレス信号Ａｉｎ［Ｎ−１：２］のパターン１に対応するメモリセルＣＬから読み出されたラッチデータＬＯ［Ｐ−１：０］の全ビットについて誤り検出データＥＤ［ｂ−１：０］を外部に出力することができるが、この誤り検出データＥＤ［ｂ−１：０］と同じデータを既に時刻ｔ6以後の期間に外部に出力している。それ故、ページアドレス信号Ａｉｎ［１：０］の値を「３」にする期間を省略する（飛び越す）ことができるので、アクセス試験に要する時間を短縮化することが可能になる。
【００３８】
上記の通り、第１実施例の半導体記憶装置２はテスト動作モードを有するので、短時間でアクセス試験を行うことができる。また、外部のテスト装置は、テスト動作モードにより得られた誤り検出データＥＤ［ｂ−１：０］を用いて、メモリセルアレイ２２内のメモリセルＣＬの完動率や救済ビットの把握を容易に行うことができる。さらに、ハミング方式による誤り検出データＥＤ［ｂ−１：０］を解析することにより、誤り訂正回路２６に入力されたラッチデータＬＯ［Ｐ−１：０］のエラーを正確に把握することができるので、不良なメモリセルＣＬのマッピングを短時間で行うことが可能になる。
【００３９】
ところで、図１２に示されるように、誤り検出データＥＤ［ｂ−１：０］の伝達が選択データＳＥＬ［Ｒ−１：０］の伝達よりも速い場合、アクセス試験の結果が安定しない可能性がある。そこで、出力バッファ回路２８は、誤り訂正回路２６から伝達された誤り検出データＥＤ［ｂ−１：０］を遅延させる遅延素子を有することが望ましい。具体的には、図９の各セレクタ５０kが、図１３に示されるように遅延素子６４を有すればよい。この遅延素子６４は、誤り検出データＥＤ［ｂ−１：０］の第ｋビットの信号を遅延させて遅延ビット信号ＤＥＤ［ｋ］を出力するものである。このとき、図１４のフローチャートに示されるように、遅延された誤り検出データＤＥＤ［ｂ−１：０］の伝達が選択データＳＥＬ［Ｒ−１：０］の伝達よりも遅くなるので、アクセス試験の結果が安定化する。
【００４０】
＜第２実施例＞
次に、本発明の第２実施例について説明する。図１５は、第２実施例の不揮発性半導体記憶装置３の概略構成を示すブロック図である。第２実施例の半導体記憶装置３は、選択回路２７Ｍおよび出力バッファ回路２８Ｍを除いて、第１実施例の半導体記憶装置２と同じ構成を有する。図５の半導体記憶装置２と図１５の半導体記憶装置３との双方で共通の符号を付されたブロックの機能は同一であるので、その詳細な説明は省略する。
【００４１】
第２実施例では、誤り訂正回路２６は、誤り訂正データＥＯ［Ｑ−１：０］と誤り検出データＥＤ［ｂ−１：０］との双方を選択回路２７Ｍに供給する。選択回路２７Ｍは、テスト制御信号ＴＣＭのレベルが通常動作モードを表すＬレベルであれば、誤り訂正回路２６から供給された誤り訂正データＥＯ［Ｑ−１：０］のみから選択データＳＥＬ［Ｒ−１：０］を生成する。一方、選択回路２７Ｍは、テスト制御信号ＴＣＭのレベルがテスト動作モードを表すＨレベルであれば、誤り訂正データＥＯ［Ｑ−１：０］を優先的に選択して選択データＳＥＬ［Ｒ−１：０］を生成する。
【００４２】
図１６に選択回路２７Ｍの構成例を示す。図１６に示されるように、選択回路２７Ｍは、Ｒ個のマルチプレクサ２７0〜２７R-1を有している。各マルチプレクサ２７i（ｉ＝０〜Ｒ−１）は、通常動作モード時には、ページアドレス信号Ａｉｎ［１：０］の値に応じて、誤り訂正回路２６から供給された４ビットのうちの１ビットを選択し、当該選択されたビットを出力する。一方、テスト動作モード時には、各マルチプレクサ２７iは、ページアドレス信号Ａｉｎ［１：０］をマスクして、誤り検出データＥＤ［ｂ−１：０］のビットＥＤ［ｉ］を選択しこれを出力する。
【００４３】
図１７は、マルチプレクサ２７iの回路構成の一例を示す図である。図１７に示されるように、ページアドレス信号Ａｉｎ［１：０］の最下位ビットＡｉｎ［０］と第１ビットＡｉｎ［１］とがマルチプレクサ２７iに供給される。同時に、第１インバータ２７０から最下位ビットＡｉｎ［０］の反転ビットが、第２インバータ２７１から第１ビットＡｉｎ［１］の反転ビットが、それぞれマルチプレクサ２７iに供給されている。マルチプレクサ２７iは、図１７に示されるように、第１群のＮＡＮＤゲート４０1，４０2，４０3，４０4と、インバータ４１1，４１2，４１3，４１4と、第２群のＮＡＮＤゲート４０2，４２2，４２3，４２4と、第３群のＮＡＮＤゲート４４Ａ，４４Ｂと、ＮＯＲゲート４５とを有する。マルチプレクサ２７iはさらに、遅延素子７１、インバータ７２，７３、クロックド・インバータ（clocked inverter）７０，７４を有している。
【００４４】
図示されるクロックド・インバータ７０，７４のうちの一方のクロックド・インバータ７０は、テスト制御信号ＴＣＭのレベルがＨレベルのときはハイ・インピーダンス状態になり、テスト制御信号ＴＣＭのレベルがＬレベルのときは反転素子（インバータ）になる。他方のクロックド・インバータ７４は、テスト制御信号ＴＣＭのレベルがＨレベルのときは反転素子（インバータ）になり、テスト制御信号ＴＣＭのレベルがＬレベルのときはハイ・インピーダンス状態になる。
【００４５】
図１８は、出力バッファ回路２８Ｍの構成を示す図である。図１８の出力バッファ回路２８Ｍは、Ｒ個の出力バッファ５１0〜５１R-1を有している。出力バッファ５１0〜５１R-1のビット出力ＤＯ［０］〜ＤＯ［Ｒ−１］は、それぞれ、パッド回路２９を構成するパッドＰ0〜ＰR-1に供給される。
【００４６】
上記の通り、第１実施例の図５の構成と比べると、誤り訂正データＥＯ［Ｑ−１：０］と誤り検出データＥＤ［ｂ−１：０］とはより多くの同一経路を伝達するので、誤り訂正データＥＯ［Ｑ−１：０］と誤り検出データＥＤ［ｂ−１：０］との間の伝達時間の差を最小限に抑えることができる。したがって、アクセス試験結果の安定化が可能である。また、図１７のマルチプレクサ２７iは、誤り検出データの第ｋビットＥＤ［ｋ］を遅延させる遅延素子７１を有する。これにより、誤り検出データＥＤ［ｂ−１：０］の伝達がＮＯＲゲート４５の出力ビットＤＳ［ｉ］の伝達よりも遅くなるので、アクセス試験結果を安定化させることが可能である。
【図面の簡単な説明】
【００４７】
【図１】誤り訂正機能を有する不揮発性記憶装置の概略構成を示すブロック図である。
【図２】ページ・アクセス・モードによるデータ読み出し時のタイミングチャートを概略的に例示する図である。
【図３】選択回路の概略構成を示す図である。
【図４】ランダム・アクセス・モードによるデータ読み出し時のタイミングチャートを概略的に示す図である。
【図５】本発明の第１実施例の不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図６】誤り訂正回路の概略構成を示すブロック図である。
【図７】選択回路の概略構成を示す図である。
【図８】選択回路を構成するマルチプレクサの回路構成を示す図である。
【図９】出力バッファ回路の構成例を示す図である。
【図１０】セレクタの構成例を示す図である。
【図１１】テスト動作モードが指定された場合のページ・アクセス・モードによるデータ読み出し時のタイミングチャートを概略的に例示する図である。
【図１２】テスト動作モードが指定された場合のランダム・アクセス・モードによるデータ読み出し時のタイミングチャートを例示する図である。
【図１３】セレクタの変形例を示す図である。
【図１４】テスト動作モードが指定された場合のランダム・アクセス・モードによるデータ読み出し時のタイミングチャートを例示する図である。
【図１５】第２実施例の不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図１６】選択回路の概略構成を示す図である。
【図１７】選択回路を構成するマルチプレクサの回路構成を示す図である。
【図１８】出力バッファ回路の概略構成を示す図である。
【符号の説明】
【００４８】
１，２，３  不揮発性半導体記憶装置
１０  アドレスバッファ
１１，２１  行デコーダ
１２，２２  メモリセルアレイ
１３，２３  列デコーダ
１４，２４  アンプ回路
１５，２５  ラッチ回路
１６，２６  誤り訂正回路
１７，２７  選択回路
１８，２８  出力バッファ回路
１９，２９  パッド回路
３０  テスト制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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