(57)【要約】【課題】トランジスタの動作時に半導体基板から制御ゲート電極に抜けるリーク電流を低減して閾値のばらつきを低減させる【解決手段】シリコン基板１は、トレンチ１ａに素子分離用絶縁膜２ａを埋め込んでＳＴＩ２を形成し、活性領域３を分離形成している。シリコン基板１の活性領域３の表面には第１のゲート絶縁膜５、浮遊ゲート電極６、第２のゲート絶縁膜７、制御ゲート電極８が積層形成されたゲート電極ＭＧが設けられている。ＳＴＩ２のトレンチ１ａの内壁面には素子分離用絶縁膜２ａとの間に５Åの膜厚のアルミナ膜からなる絶縁薄膜４が設けられている。これにより、素子分離用絶縁膜２ａがポリシラザンのような塗布型酸化膜を用いた場合でも、不純物に起因した固定電荷を中和してリーク電流の低減を図れる。【選択図】図３
2009170781.tif 000002
【特許請求の範囲】
【請求項１】
表面に所定間隔で形成された溝により活性領域が分離形成された半導体基板と、
前記半導体基板の活性領域の上面に形成された第１のゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成された電荷蓄積層、第２のゲート絶縁膜および制御ゲート電極を積層形成してなるメモリセルトランジスタのゲート電極と、
前記溝内に埋め込み形成された塗布型酸化膜からなる素子分離用絶縁膜と、
前記溝内の前記半導体基板と前記素子分離用絶縁膜との界面に形成され、非遷移金属元素を含み５Å以下の膜厚を有する絶縁薄膜と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
前記絶縁薄膜は、内部に含む前記非遷移金属元素の面内濃度が１×１０１２ａｔｏｍｓ／ｃｍ２以上となるように形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置において、
前記絶縁薄膜は、アルミナ（Ａｌ２Ｏ３）であることを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１の導電層を形成する工程と、
前記第１の導電層、前記第１のゲート絶縁膜および前記半導体基板をエッチングし、所定間隔で溝を形成する工程と、
前記半導体基板の溝内の壁面に非遷移金属元素を含み膜厚が５Å以下となるように絶縁薄膜を形成する工程と、
前記絶縁薄膜が形成された前記溝内に塗布型酸化膜からなる素子分離用絶縁膜を埋め込み形成する工程と、
前記第１の導電層および前記素子分離用絶縁膜の上面に第２のゲート絶縁膜および第２の導電層を形成する工程と、
前記第２の導電層、前記第２のゲート絶縁膜、前記第１の導電層を分断し、ゲート電極を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置の製造方法において、
前記絶縁薄膜を形成する工程では、内部に含む前記非遷移金属元素の面内濃度が
１×１０１２ａｔｏｍｓ／ｃｍ２以上、膜厚が５Å以下となるようにアルミナ（Ａｌ２Ｏ３）膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極および制御ゲート電極を備えたメモリセルトランジスタを有する構成の不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置に代表される不揮発性半導体記憶装置において、メモリセルトランジスタは、ゲート電極の構成として、半導体基板と制御ゲートとの間に絶縁膜を介して浮遊ゲート電極を備えた構成とされている。この浮遊ゲート電極は電荷を蓄積することで電源をオフにしても記憶状態を保持することができるように設けられたものである。
【０００３】
このようなＮＡＮＤ型フラッシュメモリ装置では，集積度を高めるために、隣接セル間の距離の縮小が進められている。また、このような設計ルールの微細化に伴って、隣接するメモリセルトランジスタ間に形成する素子分離領域の形成幅も狭くする必要がある。このため、ＳＴＩ（shallow trench isolation）法により素子分離を行なう構成では、アスペクト比が高く開口幅が狭いトレンチ内に、シリコン酸化膜などの素子分離用絶縁膜を埋め込むことが困難になりつつある。このような課題を解決しようとするものとして、例えば特許文献１に示すような、塗布型のシリコン酸化膜を素子分離用絶縁膜として使用し、トレンチ内への充填性を高めるようにしたものがある。
【０００４】
素子分離用絶縁膜として用いるポリシラザンなどの塗布型酸化膜には、溶媒に起因する炭素（Ｃ）や窒素（Ｎ）などの不純物が含まれていて、これが固定電荷として膜中に残留するとトランジスタのオフリーク電流を増加させる不具合がある。特許文献１に示すものでは、ポリシラザン膜のライナー膜としてハフニア膜やアルミナ膜などを例えば５ｎｍ程度成膜することで固定電荷を相殺してトランジスタのオフリーク電流を低減している。
【０００５】
しかしながら、特許文献１に示されるものにおいて解決されていない新たな技術的課題がある。設計ルールの縮小化が進むことで、隣接するメモリセルトランジスタのゲート電極間が近接するため寄生容量が増大することになり、その寄生容量のため動作時に相互に干渉するようになる。この結果、メモリセルトランジスタが誤動作を引き起こしたり、書き込み/消去スピードの低下が発生したりするなどの問題が出てくる。
【０００６】
隣接するメモリセルトランジスタ間の干渉を低減するためには、隣接するメモリセルトランジスタ間の寄生容量の低減が必要で、例えば寄生容量の一要素である対向面積を縮小することが有効である。そこで、例えば浮遊ゲート電極の高さを低減することが考えられる。しかし、浮遊ゲート電極の高さを低減したセル構造とした場合でも所望の素子特性を確保するためには、従来と同等のカップリング比すなわち、トンネル絶縁膜（第１のゲート絶縁膜）の容量と電極間絶縁膜（第２のゲート絶縁膜）の容量との比（カップリング比）が従来と同等となるようにする必要がある。
【０００７】
浮遊ゲート電極の高さ低減に伴う電極間絶縁膜面積の減少を補うためには、浮遊ゲート電極側壁を最大限活用する必要があり、したがって、従来よりも素子分離用絶縁膜の上面の高さを下げる必要がある。しかし、素子分離絶縁膜の高さを下げると、半導体基板と制御ゲート電極間(半導体基板-制御ゲート電極間)の距離が減少することになる。そのため、書き込み時の高電圧を印加するときには半導体基板-制御ゲート電極間の電界強度が従来よりも増加しリーク電流が増大する。このため書き込み速度が低下すると共に、所望の閾値まで印加することができなくなる問題がある。また、素子分離用絶縁膜中の電荷を持った元素が半導体基板の側面近傍まで拡散し、これが固定電荷を形成することで、メモリセルトランジスタの閾値をばらつかせてしまうという問題がある。
【特許文献１】特開２００６−２６９７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、トランジスタの動作時に半導体基板から制御ゲート電極に抜けるリーク電流を低減して閾値のばらつきを低減させることができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置は、表面に所定間隔で形成された溝により活性領域が分離形成された半導体基板と、前記半導体基板の活性領域の上面に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜の上面に形成された電荷蓄積層、第２のゲート絶縁膜および制御ゲート電極を積層形成してなるメモリセルトランジスタのゲート電極と、前記溝内に埋め込み形成された塗布型酸化膜からなる素子分離用絶縁膜と、前記溝内の前記半導体基板と前記素子分離用絶縁膜との界面に形成され、非遷移金属元素を含み５Å以下の膜厚を有する絶縁薄膜とを備えたところに特徴を有する。
【００１０】
また、本発明の不揮発性半導体記憶装置の製造方法は、半導体基板に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１の導電層を形成する工程と、前記第１の導電層、前記第１のゲート絶縁膜および前記半導体基板をエッチングし、所定間隔で溝を形成する工程と、前記半導体基板の溝内の壁面に非遷移金属元素を含み膜厚が５Å以下となるように絶縁薄膜を形成する工程と、前記絶縁薄膜が形成された前記溝内に塗布型酸化膜からなる素子分離用絶縁膜を埋め込み形成する工程と、前記第１の導電層および前記素子分離用絶縁膜の上面に第２のゲート絶縁膜および第２の導電層を形成する工程と、前記第２の導電層、前記第２のゲート絶縁膜、前記第１の導電層を分断し、ゲート電極を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１１】
本発明によれば、トランジスタの動作時に半導体基板から制御ゲート電極に抜けるリーク電流を低減して閾値のばらつきを低減させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１３】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば１６個または３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１４】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１５】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離した状態に形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１６】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢａ、ＣＢｂがそれぞれ形成されている。ビット線コンタクトＣＢａ、ＣＢｂは、隣接する活性領域３に交互に配置され、このうち、ビット線コンタクトＣＢａは、一対の選択ゲート線ＳＧＬ１の間において、一方の選択ゲート線ＳＧＬ１側に寄せて配置され、ビット線コンタクトＣＢｂは、他方の選択ゲート線ＳＧＬ１側に寄せて配置されている。いわゆる千鳥状に配置された状態である。
【００１７】
選択ゲート線ＳＧＬ１と所定本数のワード線ＷＬを存した位置に、上述同様にして、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ２が形成されている。そして、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳａ、ＣＳｂが同じく千鳥状に配置形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１８】
図３（ａ）、（ｂ）は、図２中切断線Ａ−Ａ、切断線Ｂ−Ｂで示すそれぞれの部分の断面図である。すなわち、図３（ａ）は図２中ワード線ＷＬ上でこれに沿った方向（図中Ｘ方向）で活性領域３を横断するように切断した部分を示し、図３（ｂ）は図２中活性領域３に沿った方向（図中Ｙ方向）でワード線ＷＬを横断するように切断した部分を示している。
【００１９】
シリコン基板１には表層部に所定間隔でトレンチ１ａが形成され、そのトレンチ１ａの内壁面にアルミナ（Ａｌ２Ｏ３）膜からなる絶縁薄膜４が形成されている。この絶縁薄膜４は、例えば５Å程度もしくはそれ以下の膜厚で形成されている。また、絶縁薄膜４は内部に含まれるアルミニウム原子の面濃度が１×１０１２ａｔｏｍｓ／ｃｍ２以上となるように形成されている。そして、トレンチ１ａの内部には、絶縁薄膜４を介してシリコン酸化膜などからなる素子分離用絶縁膜２ａが埋め込まれており、これによってＳＴＩ２が形成されている。また、シリコン基板１の表層部はＳＴＩ２によって活性領域３に分割形成されている。なお、トレンチ１ａ内のシリコン基板１と絶縁薄膜４との間にはシリコン酸化膜が形成されていてもよい。
【００２０】
シリコン基板１の活性領域３の上面には、シリコン酸化膜からなる第１のゲート絶縁膜５が形成され、この上面に多結晶シリコン膜からなる電荷蓄積層である浮遊ゲート電極６が積層形成されている。素子分離用絶縁膜２ａおよび絶縁薄膜４は、浮遊ゲート電極６の中間部位の高さまで形成されている。浮遊ゲート電極６の上面および側面ならびに素子分離用絶縁膜２ａの上面に、ＯＮＯ（oxide-nitride-oxide）膜などからなる電極間絶縁膜である第２のゲート絶縁膜７が積層形成され、その上部にワード線ＷＬに相当する多結晶シリコン膜からなる制御ゲート電極８が積層形成されている。これによって、メモリセルトランジスタＴｒｍのゲート電極ＭＧが構成されている。
【００２１】
一方、活性領域３に沿って切断した図３（ｂ）に示すように、シリコン基板１の活性領域３には、各ゲート電極ＭＧ間の表層部にソース／ドレイン領域を形成する不純物拡散領域１ｂが形成されている。また、各ゲート電極ＭＧ間には層間絶縁膜９が埋め込み形成されている。
【００２２】
次に、上記構成の製造工程について図４〜図１１を参照して説明する。図４〜図１１の各図には、図３と同様に（ａ）、（ｂ）に対応する部分を示している。なお、以下の説明においては、メモリセルトランジスタの部分について説明するが、実際にはＮＡＮＤ型フラッシュメモリ装置にはメモリセル領域に加えて周辺回路領域を備え、それぞれに回路を構成するトランジスタが設けられた構成となっている。
【００２３】
まず、図４に示すように、たとえば導電型がｐ型のシリコン基板１上に第１のゲート絶縁膜５を形成し、第１のゲート絶縁膜５の上面にＣＶＤ（chemical vapor deposition）法（化学的気相成長法）により電荷蓄積層である浮遊ゲート電極６となる非晶質（アモルファス）シリコン膜６ａを堆積する。この非晶質シリコン膜６ａは後にアニール工程を経て多結晶シリコン膜に変質される。この非晶質シリコン膜６ａ上に、ＣＶＤ法によりシリコン窒化膜１０およびシリコン酸化膜１１を堆積する。シリコン基板１は導電型がｎ型のものでも良く、この場合には、導電型がｐ型のウェルを形成すればよい。
【００２４】
次に、図５に示すように、フォトリソグラフィ処理によりフォトレジストをパターンニングし、メモリセル領域の活性領域３の形状に対応するようにパターンを形成する。このレジストのパターンをマスクとして、ＲＩＥ（reactive ion etching）法によりシリコン酸化膜１１をエッチングする。次いで、レジストを除去し、エッチングしたシリコン酸化膜１１のパターンをマスクとしてシリコン窒化膜１０をＲＩＥ法によりエッチングし、さらに、非晶質シリコン膜６ａ、第１のゲート絶縁膜５およびシリコン基板１を順次エッチングして素子分離溝であるトレンチ１ａを形成する。
【００２５】
次に、図６に示すように、上記加工を施したシリコン基板１のトレンチ１ａの内壁面、非晶質シリコン膜６ａ、シリコン窒化膜１０、シリコン酸化膜１１の側面およびシリコン酸化膜１１の上面に金属元素を含む絶縁膜としての絶縁薄膜４を形成する。この絶縁薄膜４は、非遷移金属元素を含むもので、たとえばアルミニウム（Ａｌ）原子が酸化物として含まれている。アルミニウムの酸化物としては、アルミナ（Ａｌ２Ｏ３）のように酸素（Ｏ）との化合割合つまり組成が決まったものもあるが、必ずしもアルミナに限らず、酸素と結合した絶縁膜あるいはアルミニウム原子を含む絶縁膜であれば良い。
【００２６】
この絶縁薄膜４は、たとえば原子層成長法（ＡＬＤ（atomic layer deposition）法）を用いて所望の膜厚に形成する。この場合、絶縁薄膜４の膜厚はたとえば５Åもしくはそれ以下で、膜中に含まれるアルミニウム原子の面濃度は１×１０１２ａｔｏｍｓ／ｃｍ２以上となるように形成される。この絶縁薄膜４の膜厚は１原子層の膜厚に相当する程度に非常に薄いので、必ずしも均一な膜厚で形成されていなくても良い。また、膜厚が５Åを超えると、後述するリーク電流低減の効果が低下するので、５Å以下の膜厚で上記の面濃度を満たす範囲が好ましい。膜厚の下限については厳密に規定することが難しい。したがって、上記したような面濃度で規定することが適切な条件のひとつと考えられる。
【００２７】
なお、非遷移金属元素としては、アルミニウム（Ａｌ）以外に、たとえばマグネシウム（Ｍｇ）があり、この酸化物として酸化マグネシウム（ＭｇＯ）膜を利用することができる。また、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のようなアルミニウムを含む三元系の化合物からなる絶縁膜を用いることもできる。さらに、絶縁薄膜４の形成方法としては、原子層成長法に限らず、酸化膜中に非遷移金属原子をイオン注入により導入する方法、減圧化学気相成長法（ＬＰＣＶＤ法）、非遷移金属原子の含まれる溶液中に浸すことで表面に化学的に成膜を行う方法、あるいは非遷移金属原子の蒸着後、酸化によって形成する方法などがある。なお、絶縁薄膜４はトレンチ１ａの内壁面に直接形成してもよいし、トレンチ１ａの内壁面に熱酸化膜などのシリコン酸化膜を形成した後に形成してもよい。
【００２８】
次に、図７に示すように、絶縁薄膜４の上面に塗布型酸化膜を素子分離用絶縁膜２ａとして塗布し、トレンチ１ａ内に埋め込んで上面に達する状態に形成する。素子分離用絶縁膜２ａはたとえばポリシラザン（ＰＳＺ；polysilazane）などのＳＯＧ（spin on glass）膜を用いることができる。この後、素子分離用絶縁膜２ａは、酸素雰囲気もしくは水蒸気雰囲気下で熱処理が行われて高密度化されるようになる。
【００２９】
次いで、ＣＭＰ（chemical mechanical polishing）法により、塗布型酸化膜２ａを研磨してシリコン窒化膜１０をストッパーにして平坦化する。続いて、図８に示すように、シリコン窒化膜１０と選択比のあるエッチング条件を用いて塗布型酸化膜２ａおよび絶縁薄膜４をエッチバックし、塗布型酸化膜２ａおよび絶縁薄膜４の上面が浮遊ゲート電極６の中間部位の高さとなるようにし、素子分離用絶縁膜２ａが埋め込まれたＳＴＩ２を形成する。
【００３０】
次に、図９に示すように、シリコン窒化膜１０をエッチングにより剥離し、浮遊ゲート電極６の多結晶シリコン膜の上部を露出させた状態とする。この露出した浮遊ゲート電極６の上面および側面とＳＴＩ２の上面に第２のゲート絶縁膜７を成膜する。この第２のゲート絶縁膜７には，高誘電率を有する絶縁膜を単体で用いるか、シリコン酸化膜／高誘電率膜／シリコン酸化膜の積層構造を有する膜を用いるか、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造を有する膜を用いるか、あるいはシリコン窒化膜で前記積層構造を挟んだ積層構造を有する膜を用いることができる。
【００３１】
次に、図１０に示すように、第２のゲート絶縁膜７上に制御ゲート電極８となる非晶質シリコン膜８ａを形成する。この非晶質シリコン膜８ａも後のアニール工程を経て多結晶シリコン膜に変質される。こののち、非晶質シリコン膜８ａの上面に、さらに加工用の絶縁膜を形成し、フォトリソグラフィ処理によりレジストをパターンニングする。
【００３２】
続いて図１１に示すように、非晶質シリコン膜８ａ、第２のゲート絶縁膜７および非晶質シリコン膜６ａをＲＩＥ法によりエッチングして第１のゲート絶縁膜が露出するまで加工する。これにより、メモリセルトランジスタの各ゲート電極ＭＧを形成すると共に、ワード線ＷＬとなる制御ゲート電極８を形成する。こののち、ゲート電極ＭＧ間に第１のゲート絶縁膜５を介して露出しているシリコン基板１の活性領域３の上面にイオン注入法により不純物を導入してソース／ドレイン領域となる不純物拡散領域１ｂを形成する。
【００３３】
この後、ワード線ＷＬ間を埋め込むように層間絶縁膜９となるシリコン酸化膜を成膜して図３に示す状態を得る。なお、実際にはさらに制御ゲート電極８の上部のシリサイド加工や、配線パターンの形成工程などの一連のウエハ加工工程を経てチップが形成される。さらに後工程を経ることで不揮発性半導体記憶装置としてのＮＡＮＤ型フラッシュメモリ装置を得る。
【００３４】
上記のように構成した本実施形態によれば、トレンチ１ａ内に埋め込み形成する素子分離用絶縁膜２ａとトレンチ１ａの内壁面との界面に絶縁薄膜４を設ける構成としたので、データ書き込み時に発生するシリコン基板１と制御ゲート電極８との間のリーク電流を低減することができる。これは、構造的にシリコン基板１と制御ゲート電極８との間の距離が短くなることで、素子分離用絶縁膜２ａ中に含まれる不純物などの影響で固定電荷が発生して両者の間のリーク電流が増大傾向となる場合でも、絶縁薄膜４に含まれるアルミニウム原子により固定電荷を中和する効果が発生してその固定電荷を低減することができるからである。
【００３５】
またメモリセルトランジスタの動作不良を引き起こす固定電荷の低減を実現することでデータの書き込み特性と、トランジスタの動作に優れた不揮発性半導体記憶装置を実現することができる。さらに、シリコン基板１上に非遷移金属元素であるアルミニウムを含む絶縁薄膜４を形成することで、特に周辺回路領域に形成される周辺トランジスタ用の体積が大きな素子分離絶縁膜の膜収縮に伴う応力により、シリコン基板中に結晶欠陥が生じることを抑制できる。
【００３６】
上記の効果を確認するための実測データについて以下に説明する。
図１２は、メモリセルトランジスタの閾値の書き込み時間依存性を示すものである。図１２には，比較例として従来相当の絶縁薄膜４を設けない構成のものについてのデータを示している。どちらの結果も書き込み時間が長く且つ閾値が増加するに伴って、閾値が飽和する傾向にあることが分かる。これはシリコン基板１の活性領域３部分から浮遊ゲート電極６に注入した電子が制御ゲート電極８へ抜けたこと、つまり第１のゲート絶縁膜５のリーク電流と第２のゲート絶縁膜７のリーク電流とがつりあったために起きるのである。これは、第２のゲート絶縁膜７のリーク電流が多いことと、シリコン基板１と制御ゲート電極８間の距離の減少に伴い、シリコン基板１と制御ゲート電極８との間のリーク電流が大きくなったことに起因するものである。
【００３７】
前述したような本実施形態による構造つまり絶縁薄膜４を設ける構造を適用した場合には、シリコン基板１から制御ゲート電極８側へのリーク電流を低減することができ、これによって書き込み速度の増加および書き込み飽和閾値の改善が可能になる．
次に、図１３には、シリコン基板１側へ絶縁薄膜４と同等のアルミナ（Ａｌ２Ｏ３）膜を挿入した構成のＭＩＳキャパシタを用いた場合のリーク電流の測定結果を示している。この結果から明らかなように、比較例として示すアルミナ膜を設けないものとを比較すると、リーク電流の低減効果として高電界側において１桁以上の改善効果が得られた。
【００３８】
図１４は、高電界を印加した場合のリーク電流の低減効果を、アルミナ膜の膜厚を変化させた場合で示している。この結果から、アルミナ膜つまり絶縁薄膜４の膜厚が０〜１０Åの範囲で低減することができていることがわかる。そして、中でも低減効果が高いのは絶縁薄膜４の膜厚が１〜５Åの範囲であり、さらに最も低減効果が高いのは絶縁薄膜４の膜厚が３Å程度にしたときである。これによって、実際の素子では、シリコン基板１と制御ゲート電極８間のリーク電流の低減を図ることができ、また、書き込み速度・飽和閾値の上昇も可能にしている。
【００３９】
絶縁薄膜４として含有させる金属元素に非遷移金属元素を選んだのは、非遷移金属のうちアルミニウム（Ａｌ）やマグネシウム（Ｍｇ）あるいはストロンチウム（Ｓｒ）を含有させた絶縁膜が、シリコン酸化膜よりも誘電率が高くしかもトラップ／デトラップの効果が小さいためであり、これによってデバイスへの影響を最小限にして，所望の効果を得ることができるからである。
【００４０】
次に、上記したような絶縁薄膜４は、高誘電率を有する膜となることから、これが素子の特性に与える影響について検証する。高誘電率を有する絶縁薄膜４を素子分離用絶縁膜２ａに適用する際、隣接配置されるメモリセルトランジスタのゲート電極ＧＭとの間に発生する寄生容量の増加が予想される。寄生容量が増加すると隣接するメモリセルトランジスタとの間に干渉が生じ、デバイスにとって不都合な状況が推定される。
【００４１】
したがって、この点からも絶縁薄膜４は、より薄く形成することが望ましい。この点、含有する金属原子として遷移金属原子を用いると、非遷移金属元素に比べ高い誘電率を得ることができ、より薄膜でのリーク低減効果を得ることができ、電子トラップによる電界緩和の効果を得ることができるが、トラップの効果が、同時に電子のデトラップを引き起こすことになり、電位の変動を引き起こす懸念がある。
【００４２】
この点、高誘電率膜のデトラップを抑制する目的で、本実施形態におけるように、非遷移金属であるアルミニウムやマグネシウムあるいはストロンチウムなどの原子を含む絶縁薄膜を形成することが有効である。これにより、トラップした電子のデトラップを制御しつつリーク低減の効果を得ることができる。
【００４３】
次に、素子分離用絶縁膜２ａ中に、ポリシラザンのような窒素もしくは炭素を含む膜を形成する場合には、成膜過程で発生した不純物が、その後の熱工程を経ることでシリコン基板１の表層部に対向する界面近傍まで拡散し、その不純物が固定電荷を形成することで閾値をばらつかせてしまうことがある。
【００４４】
このような固定電荷による劣化を抑制するために、本実施形態においては、炭素や窒素が正の固定電荷を形成することから、絶縁薄膜４としてアルミナ膜を形成することでその固定電荷を相殺するようにしている。この効果については、本発明者らが実験によりアルミナ膜中に負の固定電荷を形成していることを確認した。図１５は、その測定結果を示すもので、半導体基板上に絶縁膜を形成し、これにアルミナ膜を追加した構成のＭＩＳキャパシタを用いてＣ−Ｖ特性を測定した結果である。アルミナ膜を形成したものは、形成していない比較例のものに比べて測定カーブが正側へシフトしており、この結果、アルミナ膜中に負の固定電荷が形成されたことを確認できた。
【００４５】
本実施形態では、トレンチ１ａの側壁部で素子分離用絶縁膜２ａとの界面部分に負の固定電荷を形成するアルミナ膜からなる絶縁薄膜４を形成することで，素子分離用絶縁膜２ａつまりポリシラザン膜が熱処理工程で素子側面に蓄積され正の固定電荷を中和し、トランジスタ閾値のバラツキを軽減できることを見出した。
【００４６】
図１６は、本実施形態のものと絶縁薄膜４を形成しない比較例とのそれぞれの閾値データのバラツキを示すもので、アルミナ膜による絶縁薄膜４を形成することで、閾値のバラツキを低減できていることがわかる。これは、絶縁薄膜４中に含まれる負の固定電荷が、ＳＴＩ２側に蓄積してくる正の固定電荷を中和し、セル構造形成中に拡散してくる正の固定電荷による閾値バラツキの悪化を低減していることを示している。
【００４７】
なお、この効果を得るためには、絶縁薄膜４に含有するアルミニウム原子の濃度として、面濃度が１×１０１２ａｔｏｍｓ／ｃｍ２以上となることが要件である。この条件は、図１７に示すように、Ａｌ原子面濃度を変化させた場合の閾値電圧のバラツキを測定した結果から得られたものである。
【００４８】
また、上述したように高誘電率材料いわゆるＨｉｇｈ−ｋ材料を素子の側壁やセル間に形成すると、寄生容量が増大する傾向となる。このため、書き込み速度の低下や隣接するセルの書き込み誤動作の原因となる寄生容量を低減した構成が必要な場合には、トレンチ１ａの側壁部のみに絶縁薄膜４を形成するとよい。さらには、トレンチ１ａの底面部と制御ゲート電極８との間の耐圧や、トレンチ１ａ内に埋め込む素子分離用絶縁膜２ａの応力による結晶欠陥を表面状態を変えることで抑制するためには、トレンチ１ａの底面部にも絶縁薄膜４を形成する構成とすることが好ましい。
【００４９】
（他の実施形態）
本発明は、上記した実施形態に限定されるものではなく、次のように変形することができる。
絶縁薄膜４として、アルミニウム原子以外の非遷移金属元素を含む構成としても良い。また、非遷移金属元素を含む絶縁膜としての絶縁薄膜は、アルミナ（Ａｌ２Ｏ３）膜のような組成比の定まった膜以外でも適用することができる。
【００５０】
ＳＴＩ２として埋め込む素子分離用絶縁膜は、ポリシラザン膜以外のＳＯＧ膜あるいは塗布型酸化膜を適用することができる。トレンチ１ａ内の埋め込み特性の良好な材料を用いることができる。
絶縁薄膜４は、トレンチ１ａの内壁面全体に形成する場合以外にも、寄生容量を低減する目的で、トレンチ１ａの側壁面のみに残すように形成することもできる。この場合には、シリコン酸化膜中にアルミニウム原子をイオン注入により導入したり、原子層成長法やスパッタリングにより導入して酸化処理などをしたものを、ＲＩＥ法などの異方性エッチング加工により側壁のみに残すようにすることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】（ａ）は図２における切断線Ａ−Ａで示す部分の模式的な断面図              （ｂ）は図２における切断線Ｂ−Ｂで示す部分の模式的な断面図
【図４】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その１）
【図５】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その２）
【図６】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その３）
【図７】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その４）
【図８】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その５）
【図９】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その６）
【図１０】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その７）
【図１１】製造工程の一段階における模式的な断面図で、（ａ）、（ｂ）はそれぞれ図３（ａ）、（ｂ）の部分に対応した図である（その８）
【図１２】書き込み時間と閾値との相関特性を示す図
【図１３】ＭＩＳキャパシタで測定した絶縁薄膜の電界強度に対するリーク電流特性を示す図
【図１４】絶縁薄膜としてのアルミナ膜の膜厚に対する高電界印加時のリーク電流特性を示す図
【図１５】ＭＩＳキャパシタで測定した絶縁薄膜のＣ−Ｖ特性を示す図
【図１６】絶縁薄膜の有無に応じた閾値電圧のバラツキを測定した結果を示す図
【図１７】絶縁薄膜に含有するアルミニウム原子の面濃度に対する閾値電圧のバラツキを測定した結果を示す相関図
【符号の説明】
【００５２】
図面中、１はシリコン基板（半導体基板）、１ａはトレンチ、２はＳＴＩ、２ａは素子分離用絶縁膜、３は活性領域、４は絶縁薄膜（アルミナ膜）、５は第１のゲート絶縁膜、６は浮遊ゲート電極、７は第２のゲート絶縁膜、８は制御ゲート電極、９は層間絶縁膜である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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