(57)【要約】【課題】トランジスタ毎のしきい値電圧の差のばらつきを抑え、装置の集積度を高めることを可能にする不揮発性半導体記憶装置を得ることを目的とする。【解決手段】本発明の一実施形態における不揮発性半導体記憶装置１０は、半導体基板１と、半導体基板１上に形成され、下面側に対し上面側の電荷トラップ密度が大きくなるような電荷トラップ特性を有するゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、半導体基板１の表層であって、ゲート電極３と隣り合う領域に形成された一対の不純物活性領域4と、を備える。【選択図】図1
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、下面側に対し上面側の電荷トラップ密度が大きくなるような電荷トラップ特性を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表層であって、前記ゲート電極と隣り合う領域に形成された一対の不純物活性領域と、を備える不揮発性半導体記憶装置。
【請求項２】
前記ゲート絶縁膜は、
前記半導体基板上に形成され、電荷トラップ特性を有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、当該第１のゲート絶縁膜よりも電荷トラップ密度が大きい電荷トラップ特性を有する第２のゲート絶縁膜と、を有する請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート絶縁膜は、下面側から上面側へ連続的に電荷トラップ密度が大きくなるような電荷トラップ特性を有する、請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特にゲート絶縁膜中に電荷を蓄積することにより情報を記憶する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
次世代不揮発性メモリとして研究、開発が行われている離散トラップ不揮発性メモリとして、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）やナノクリスタルメモリが知られている。これらの離散トラップ不揮発性メモリは、電荷保持機能を有するゲート絶縁膜中に電荷を蓄積することで情報を記憶する。詳しくは、ゲート絶縁膜中に離散的に存在するトラップにキャリアが捕獲されることでトランジスタのしきい値電圧が変化することを利用している。しきい値電圧の変化によりドレイン領域とソース領域との間に電流が流れたり、流れなかったりするので、これにより記憶データを読み出す。
【０００３】
離散トラップ不揮発性メモリに関連する技術が下記特許文献１に開示されている。
【０００４】
【特許文献１】特開２００４−２３５５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のゲート絶縁膜（電荷保持膜）中のトラップ密度は一様に設定しており、ゲート絶縁膜中に存在するトラップ数は統計的にばらつくため、書き込み前後のしきい値電圧の差はトランジスタ毎に異なったものになる。すなわち、トラップ数が少なければしきい値電圧の変化が小さくなり、トラップ数が多くなればしきい値電圧の変化が大きくなる。従って、ゲート絶縁膜中に存在するトラップ数のばらつきに起因して、トランジスタ毎のしきい値電圧の差がばらつき、装置の集積度を高めることが困難になるという問題がある。
【０００６】
そこで本発明はかかる問題を解決するためになされたものであり、トランジスタ毎のしきい値電圧の差のばらつきを抑え、装置の集積度を高めることを可能にする不揮発性半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態における不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成され、下面側に対し上面側の電荷トラップ密度が大きくなるような電荷トラップ特性を有するゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板の表層であって、ゲート電極と隣り合う領域に形成された一対の不純物活性領域と、を備える。
【発明の効果】
【０００８】
本発明の一実施形態における不揮発性半導体記憶装置によれば、電荷保持機能を有するゲート絶縁膜中のシリコン基板側のトラップ密度をゲート電極側よりも小さくすることで、トラップ数の統計的ばらつきに起因する書き込み前後のしきい値電圧の差のばらつきを小さくすることができきる。従って、装置の集積度を高めることを可能にする。
【発明を実施するための最良の形態】
【０００９】
＜実施の形態１＞
図１は、本発明の実施の形態１における不揮発性半導体記憶装置１０の構成を示した断面図である。図１を参照して、以下に本実施の形態におけるｎ型の不揮発性半導体記憶装置１０の構成について説明する。
【００１０】
本実施の形態における不揮発性半導体記憶装置１０は、ｐ型のシリコン基板１（半導体基板）、シリコン基板１上に形成された電荷トラップ特性（電荷保持機能）を有するゲート絶縁膜２、ゲート絶縁膜２上に形成されたゲート電極３、シリコン基板１の表層であってゲート電極３と隣り合う領域に形成された一対のｎ型の不純物活性領域４、を備える。
【００１１】
ここで、ゲート絶縁膜２は、シリコン基板１上に形成された電荷トラップ特性を有する第１のゲート絶縁膜２ａと、第１のゲート絶縁膜２ａ上に形成され、第１のゲート絶縁膜２ａよりも電荷トラップ密度が大きい電荷トラップ特性を有する第２のゲート絶縁膜２ｂと、を備える２層構造である。
【００１２】
次に、図１を参照して不揮発性半導体記憶装置１０の動作について説明する。Ｖｇに正電圧を印加すると、シリコン基板１の表面に形成された反転層の電子が電荷トラップ特性を有するゲート絶縁膜２内のトラップに捕獲され、しきい値電圧が上昇する。すなわち、トラップ密度が高いほど、しきい値電圧の変化は大きくなる。このしきい値電圧の変化を不揮発性メモリとして使用する。ここで本実施の形態では、シリコン基板１側の第１のゲート絶縁膜２ａは、ゲート電極３側の第２のゲート絶縁膜２ｂに対しトラップ密度が小さいため、捕獲される電子の数も第２のゲート絶縁膜に対し少なくなる。
【００１３】
図２は、本実施の形態における不揮発性半導体記憶装置１０のゲート絶縁膜２中の電荷トラップ密度を示した図である。横軸はゲート絶縁膜２の厚みを示し、縦軸は電荷トラップ密度を示したものである。また、破線は従来の不揮発性半導体記憶装置のゲート絶縁膜中における電荷トラップ密度の関係を示したものであり、実線は本実施の形態における不揮発性半導体記憶装置１０のゲート絶縁膜２中における電荷トラップ密度の関係を示したものである。
【００１４】
図に示すように、従来の不揮発性半導体記憶装置のトラップ密度は、ゲート絶縁膜２の深さに関係なく一様の値（Ｎｔｃ）としていた。一方、本実施の形態における不揮発性半導体記憶装置１０の電荷トラップ密度は、第１のゲート絶縁膜２ａと第２のゲート絶縁膜２ｂとで異なった電荷トラップ密度に設定する。詳しくは、シリコン基板１側の第１のゲート絶縁膜２ａの電荷トラップ密度の値（Ｎｔ０）がゲート電極３側の第２のゲート絶縁膜２ｂの電荷トラップ密度の値（Ｎｔ１）よりも小さくなるように設定する。
【００１５】
図３は、本実施の形態における不揮発性半導体記憶装置１０の書き込みによるしきい値電圧の差が一定となる場合における、第１のゲート絶縁膜２ａのトラップ密度（Ｎｔ０）と第２のゲート絶縁膜２ｂのトラップ密度（Ｎｔ１）との関係を示した図である。横軸は第１のゲート絶縁膜２ａのトラップ密度を示し、縦軸は第２のゲート絶縁膜２ｂのトラップ密度を示したものである。また、黒丸はトラップ密度が均一分布となるときの値を示したものであり、実線は黒丸で示した均一分布と同じしきい値電圧の変化を得るような、第１のゲート絶縁膜２ａのトラップ密度（Ｎｔ０）と第２のゲート絶縁膜２ｂのトラップ密度（Ｎｔ１）との組み合わせを算出したものである。
【００１６】
図４は、本実施の形態における不揮発性半導体記憶装置１０の書き込み前後のしきい値電圧の差のばらつきを示した図である。横軸は第１のゲート絶縁膜２ａのトラップ密度を示し、縦軸は書き込み前後のしきい値電圧の差のばらつきを示したものである。詳しくは、図３の実線で示した第１のゲート絶縁膜２ａと第２のゲート絶縁膜２ｂのトラップ密度の組み合わせを用いて、トラップ数の統計的なばらつきによる書き込み前後のしきい値電圧の差のばらつきを示した図である。また、このしきい値電圧の差のばらつきを、各プロセスサイズ（３２ｎｍ、４５ｎｍ、６５ｎｍ、９０ｎｍ）において示したものである。
【００１７】
図に示すように、第１のゲート絶縁膜２ａのトラップ密度Ｎｔ０を低く、第２のゲート絶縁膜２ｂのトラップ密度Ｎｔ１を高くすることにより、しきい値電圧の変化を変えることなく、そのばらつきを抑制できることが分かる。これは、シリコン基板１に近い領域のトラップ数のばらつきの方がしきい値電圧の差のばらつきに与える影響が大きいことによる。また、微細プロセスになるほど、その効果が顕著になることが分かる。
【００１８】
また、上述した例では、電荷トラップ特性を有する電荷蓄積層（ゲート絶縁膜２）がシリコン基板１とゲート電極３に接している構造で説明したが、電荷蓄積層に電子が到達できれば、電荷蓄積層とシリコン基板１との間や、電荷蓄積層とゲート電極３との間に絶縁層が存在してもよい。さらに、電子を電荷蓄積層に到達させるためにトンネリング現象を用いてもよいし、ホットキャリア注入現象を用いてもよい。
【００１９】
また、本実施の形態ではｎ型の不揮発性半導体記憶装置１０を用いて説明したが、ｐ型の不揮発性半導体記憶装置を用いた場合でも同様の効果を得ることができる。
【００２０】
以上より、本実施の形態における不揮発性半導体記憶装置１０によれば、ゲート絶縁膜２中のシリコン基板１側のトラップ密度をゲート電極３側よりも小さくすることで、トラップ数の統計的ばらつきによる書き込み前後のしきい値電圧の差のばらつきを小さくすることができる。従って、装置の集積度を高めることを可能にする。
【００２１】
＜実施の形態２＞
図５は、本発明の実施の形態２における不揮発性半導体記憶装置２０の構成を示した断面図である。図５を参照して、以下に本実施の形態におけるｎ型の不揮発性半導体記憶装置２０の構成について説明する。
【００２２】
本実施の形態における不揮発性半導体記憶装置２０は、シリコン基板１側からゲート電極３側にかけて連続的にトラップ密度が大きくなるゲート絶縁膜１２を備える。すなわち、ゲート絶縁膜１２のシリコン基板１側は、ゲート電極３側に対しトラップ密度が小さいため、捕獲される電子の数もゲート電極３側に対し少なくなる。その他の構成、動作は実施の形態１と同様のため、説明を省略する。
【００２３】
図６は、本実施の形態における不揮発性半導体記憶装置２０のゲート絶縁膜１２中の電荷トラップ密度を示した図である。横軸はゲート絶縁膜１２の厚みを示し、縦軸は電荷トラップ密度を示したものである。また、破線は従来の不揮発性半導体記憶装置のゲート絶縁膜中における電荷トラップ密度の関係を示したものであり、実線は本実施の形態における不揮発性半導体記憶装置２０のゲート絶縁膜１２における電荷トラップ密度の関係を示したものである。
【００２４】
図に示すように、従来の不揮発性半導体記憶装置の電荷トラップ密度は、ゲート絶縁膜１２の深さに関係なく一様の値（Ｎｔｃ）としていた。一方、本実施の形態における不揮発性半導体記憶装置２０の電荷トラップ密度は、下面側（シリコン基板１側）と上面側（ゲート電極３側）とで異なった電荷トラップ密度に設定する。詳しくは、シリコン基板１側の電荷トラップ密度の値（Ｎｔ０）がゲート電極３側の電荷トラップ密度の値（Ｎｔ１）よりも小さくなるように設定し、その間を連続的に変化するように分布させる。
【００２５】
図７は、本実施の形態における不揮発性半導体記憶装置２０の書き込みによるしきい値電圧の差が一定となる場合における、シリコン基板１側のトラップ密度（Ｎｔ０）とゲート電極３側のトラップ密度（Ｎｔ１）との関係を示した図である。横軸は下面におけるトラップ密度を示し、縦軸は上面におけるトラップ密度を示したものである。また、黒丸はトラップ密度が均一分布となるときの値を示したものであり、実線は黒丸で示した均一分布と同じしきい値電圧の変化を得るような、下面におけるトラップ密度（Ｎｔ０）と上面におけるトラップ密度（Ｎｔ１）との組み合わせを算出したものである。
【００２６】
図８は、本実施の形態における不揮発性半導体記憶装置２０の書き込み前後のしきい値電圧の差のばらつきを示した図である。横軸は下面におけるトラップ密度を示し、縦軸は書き込み前後のしきい値電圧の差のばらつきを示したものである。詳しくは、図７の実線で示したシリコン基板１側とゲート電極３側のトラップ密度の組み合わせを用いて、トラップ数の統計的なばらつきによる書き込み前後のしきい値電圧の差のばらつきを示した図である。また、上述したしきい値電圧の差のばらつきを、各プロセスサイズ（３２ｎｍ、４５ｎｍ、６５ｎｍ、９０ｎｍ）において示したものである。
【００２７】
図に示すように、シリコン基板１側のトラップ密度を低く、ゲート電極３側のトラップ密度を高くすることにより、しきい値電圧の変化を変えることなく、そのばらつきを抑制できることが分かる。これは、シリコン基板１に近い領域のトラップ数のばらつきの方がしきい値電圧の差のばらつきに与える影響が大きいことによる。また、微細プロセスになるほど、その効果が顕著になることが分かる。
【００２８】
以上より、実施の形態1と同様に、本実施の形態における不揮発性半導体記憶装置２０によれば、ゲート絶縁膜１２中のシリコン基板１側のトラップ密度をゲート電極３側よりも小さくすることで、トラップ数の統計的ばらつきによる書き込み前後のしきい値電圧の差のばらつきを小さくでききる。従って、装置の集積度を高めることを可能にする。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置の構成を示した断面図である。
【図２】本発明の実施の形態１における不揮発性半導体記憶装置のゲート絶縁膜中の電荷トラップ密度を示した図である。
【図３】本発明の実施の形態１における不揮発性半導体記憶装置の書き込みによるしきい値電圧の差が一定となる場合における、第１のゲート絶縁膜のトラップ密度と第２のゲート絶縁膜のトラップ密度との関係を示した図である。
【図４】本発明の実施の形態１における不揮発性半導体記憶装置の書き込み前後のしきい値電圧の差のばらつきを示した図である。
【図５】本発明の実施の形態２における不揮発性半導体記憶装置の構成を示した断面図である。
【図６】本発明の実施の形態２における不揮発性半導体記憶装置のゲート絶縁膜中の電荷トラップ密度を示した図である。
【図７】本発明の実施の形態２における不揮発性半導体記憶装置の書き込みによるしきい値電圧の差が一定となる場合における、シリコン基板側のトラップ密度とゲート電極側のトラップ密度との関係を示した図である。
【図８】本発明の実施の形態２における不揮発性半導体記憶装置の書き込み前後のしきい値電圧の差のばらつきを示した図である。
【符号の説明】
【００３０】
１  シリコン基板、２  ゲート絶縁膜、２ａ  第１のゲート絶縁膜、２ｂ  第２のゲート絶縁膜、３  ゲート電極、４  不純物活性領域、１０  不揮発性半導体記憶装置、１２  ゲート絶縁膜、２０  不揮発性半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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