(57)【要約】【課題】小型化され、かつ、安定的に動作する半導体装置を提供する。【解決手段】半導体装置は、複数のチップを１つのパッケージ内に封止した半導体装置であって、ダイパッド５００と、ダイパッド５００に搭載され、アナログ信号のデジタル信号への変換処理を行なうための回路が形成されたＡ／Ｄコンバータ１００と、ダイパッド５００に搭載され、少なくともデジタル信号の処理を行なう回路が形成された画像プロセッサ２００と、Ａ／Ｄコンバータ１００と画像プロセッサ２００とを接続し、Ａ／Ｄコンバータ１００とＭＣＵ２００との間でデジタル信号を伝達するワイヤ７００Ｂと、ダイパッド５００に搭載されたＡ／Ｄコンバータ１００およびＭＣＵ２００を封止する封止樹脂９００とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数のチップを１つのパッケージ内に封止した半導体装置であって、
基材と、
前記基材に搭載され、アナログ信号の処理を行う回路が形成された第１のチップと、
前記基材に搭載され、少なくともデジタル信号の処理を行なう回路が形成され、前記第１のチップを構成するトランジスタよりも小さい線幅のトランジスタにより構成された第２のチップと、
前記第１のチップと前記第２のチップとを接続し、前記第１のチップと前記第２のチップとの間でデジタル信号を伝達する接続部と、
前記基材に搭載された前記第１のチップおよび前記第２のチップを封止する封止部とを備えた、半導体装置。
【請求項２】
前記第１のチップおよび前記第２のチップは、前記基材の主表面方向に並ぶように該基材の主表面上に設けられる、請求項１に記載の半導体装置。
【請求項３】
前記第２のチップで処理されるデジタル信号のデータを一時的に蓄えるためのバッファ部をさらに備え、
前記バッファ部は前記第２のチップ上に積層配置される、請求項２に記載の半導体装置。
【請求項４】
アナログ信号を外部から入力又は外部に出力をする外部端子を有し、該外部端子は前記第１のチップに接続されている、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１のチップは互いに対向する第１の辺および第２の辺を有し、
前記第１の辺上に外部端子と接続される第１のパッド部が形成され、
前記第２の辺上に前記接続部を介して前記第２のチップと接続される第２のパッド部が形成される、請求項１から請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、複数のＬＳＩチップを１つのパッケージ内に封止してＳｉＰ（System in Package）化した半導体装置に関する。
【背景技術】
【０００２】
特開平１１−３４０４２１号公報（特許文献１）には、ロジックチップとメモリチップとの互いに対向する辺に沿って、それぞれの入出力端子が互いに対向する位置に並べて設けられたＬＳＩデバイスが記載されている。
【０００３】
また、特開平６−２３２１９６号公報（特許文献２）には、アイランドに搭載されたメインチップとサブチップとの互いに対向する辺上にそれぞれ位置するパッドがワイヤを介して接続された半導体装置が記載されている。
【０００４】
また、特開平８−２８８４５３号公報（特許文献３）には、配線基盤に搭載された第１の半導体チップと、第２,第３の半導体チップとの互いに対向する辺上にそれぞれ設けられたパッドがワイヤを介して接続された半導体装置が記載されている。
【０００５】
また、特開平５−１１４６９３号公報（特許文献４）には、ベッドに搭載された複数の半導体チップの互いに対向する辺上にそれぞれ設けられたパッドがボンディングワイヤを介して接続された半導体装置が記載されている。
【０００６】
また、特開平１０−９３００９号公報（特許文献５）には、ＭＣＭ基板に搭載された２つのベアチップＬＳＩにおける互いに隣接するそれぞれのパッドをボンディングワイヤを介して接続した半導体チップモジュールが記載されている。
【０００７】
また、特開平６−６１４０６号公報（特許文献６）には、リードフレームのアイランドに搭載された２つのチップの互いに対向する辺上に位置する電極どうしを接続リードによって接続した半導体装置が記載されている。
【０００８】
また、特開２００７−３１８０６０号公報（特許文献７）には、ＳｉＰ（System in Package）型の半導体装置において、デジタルチップからアナログチップへのデジタルノイズの影響を低減するため、デジタルチップとアナログチップとを同一平面上に平置きする構造が取られることが多いと記載されている。
【０００９】
また、特開２００３−１２４２３６号公報（特許文献８）には、同一パッケージ内にアナログ素子とデジタル素子とを収めるスタックパッケージにおいて、アナログ素子とデジタル素子との間の電磁波ノイズの干渉を低減させるため、アナログ素子とデジタル素子とを接着するための接着材料として、接着性を有する有機材料と軟磁性材料を含む複合材料からなる材料を用いることが記載されている。
【特許文献１】特開平１１−３４０４２１号公報
【特許文献２】特開平６−２３２１９６号公報
【特許文献３】特開平８−２８８４５３号公報
【特許文献４】特開平５−１１４６９３号公報
【特許文献５】特開平１０−９３００９号公報
【特許文献６】特開平６−６１４０６号公報
【特許文献７】特開２００７−３１８０６０号公報
【特許文献８】特開２００３−１２４２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
アナログ信号を扱う回路（アナログ回路）とデジタル信号を扱う回路（デジタル回路）を一つのパッケージ内に収納して半導体装置を構成することにより半導体装置の小型化を図ることができる。
【００１１】
しかしながら、半導体装置のサイズ及び動作信頼性を考慮した上で、アナログ回路とデジタル回路とをどのような形態でもって一つのパッケージ内に収納することが最適であるかこれまで十分な検討はされていない。
【００１２】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、小型化され、かつ、安定的に動作する半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の実施の形態に係る半導体装置は、複数のチップを１つのパッケージ内に封止した半導体装置であって、基材と、基材に搭載され、アナログ回路が形成された第１のチップと、基材に搭載され、少なくともデジタル回路が形成され、第１のチップを構成するトランジスタよりも小さい線幅のトランジスタで構成された第２のチップと、第１のチップと第２のチップとを接続し、第１のチップと第２のチップとの間でデジタル信号を伝達する接続部と、基材に搭載された第１のチップおよび第２のチップを封止する封止部とを備える。
【発明の効果】
【００１４】
デジタル回路は、多機能化に伴ってトランジスタ数が増大する傾向にある。デジタル信号を処理する回路を集積する半導体チップはトランジスタ微細化技術とともにそのチップサイズを縮小することができる。アナログ回路は、アナログ信号を扱うという性質上ノイズに影響されやすく、特にトランジスタが微細化されるほどその傾向にあり、アナログ回路の動作の信頼性を損なう。しかしながらアナログ回路はデジタル回路ほど多機能化が要求されないためトランジスタの数は少ない。
【００１５】
従って、アナログ回路とデジタル回路とを一つの半導体チップで構成するのではなく、
それぞれ別々の第１及び第２の半導体チップで構成し、当該第１及び第２の半導体チップを樹脂で封止するＳｉＰ構造とし、第１の半導体チップを構成するトランジスタよりも小さい線幅のトランジスタにより第２の半導体チップを構成することにより、第２の半導体チップはチップサイズを小さくできる一方、第１のチップはその安定的な動作が保証されるとともにチップサイズも抑えることができる。したがって、この実施の形態によれば、小型化され、かつ、安定的に動作する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１７】
なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の構成を適宜組合わせることは、当初から予定されている。
【００１８】
図１は、本発明の１つの実施の形態に係る半導体装置を含む画像表示装置の概略的な構成を示すブロック図である。図１を参照して、本実施の形態に係る画像表示装置１は、たとえば液晶表示装置（ＬＣＤ：Liquid Crystal Display）であって、Ａ／Ｄコンバータ（Analog-to-Digital Converter）１００と、ＣＰＵ（Central Processing Unit）を含んだ画像プロセッサ２００と、タイミングコントローラ３００と、ＬＣＤドライバ３５０と、ＤＲＡＭ４００と、不揮発性メモリ（フラッシュメモリ）４５０とを含んで構成され、各々は一つの半導体チップにより実現される。
【００１９】
Ａ／Ｄコンバータ１００は、アナログ電気信号をデジタル電気信号に変換するアナログ−デジタル変換回路を有する。Ａ／Ｄコンバータ１００には、アナログ信号である画像信号が入力される（図１中の矢印Ａ）。Ａ／Ｄコンバータ１００は、入力されたアナログ信号をデジタル信号に変換し、デジタル信号となった画像信号を画像プロセッサ２００に対して出力する（図１中の矢印Ｂ）。画像プロセッサ２００とＡ／Ｄコンバータ１００との間でアナログ信号のやりとりはない。
【００２０】
画像プロセッサ２００は、論理回路を有し、入力されたデジタル信号に対して各種のロジック処理を行なう。ここで行なわれる処理としては、たとえば、ＹＣ分離、ＩＰ（Interlace/Progressive）変換、ＮＲ（noise reduction）などが挙げられる。なお、ＹＣ分離とは、映像信号に含まれる輝度信号（Ｙ信号）と色信号（Ｃ信号）とを分離することを意味し、ＩＰ変換とは、インターレース方式の信号をプログレッシブ方式の表示装置に適した信号に変換することを意味し、ＮＣとは、音声データを分析してノイズの成分をカットすることを意味する。
【００２１】
画像プロセッサ２００は、Ａ／Ｄコンバータ１００から入力されたデジタル信号に対して上述した処理を含む各種の処理を行ない、当該処理済のデジタル信号をタイミングコントローラ３００に対して出力する（図１中の矢印Ｃ１）。タイミングコントローラ３００は画像を表示するディスプレイへの画像信号を出力するタイミングを制御する。ＬＣＤドライバ３５０がタイミングコントローラ３００からタイミング制御された画像信号を受けてディスプレイ上に画像を表示させる。
【００２２】
ＤＲＡＭ４００は、画像プロセッサ２００に接続されている。ＤＲＡＭ４００は、画像プロセッサ２００がＡ／Ｄコンバータ１００から受信したデジタル信号のデータ及び処理されたデジタル信号のデータを一時的に蓄えることが可能なバッファメモリである。画像プロセッサ２００とＤＲＡＭ４００との間では、デジタル信号の双方向のやり取りが行なわれる（図１中の矢印Ｄ）。不揮発性メモリ４５０には種々のコードが格納されており、画像プロセッサ２００が不揮発性メモリ４５０からコードを読み出し（図１中の矢印Ｃ２）、該コードを実行する。なお図示しないが、画像プロセッサ２００とそれに接続される他の３チップ各々との間ではその他種々の制御信号がやりとりされる。
【００２３】
本実施の形態にかかる半導体装置は、図１に示すＡ／Ｄコンバータ１００、画像プロセッサ２００及びＤＲＡＭ４００の３つの半導体チップを一括して樹脂封止し、一つのパッケージとして構成されたＳｉＰ（System in Package）構造を有する。
【００２４】
図２は、該半導体装置の外観を示す上面図、図３は半導体装置内の各半導体チップの配置及び各半導体チップが接続されるボンディングワイヤの接続を示す概略図である。図４は半導体チップの配置とともに、半導体装置内のリードフレームの一部を示す上面図である。図５は、図２及び図４におけるＶ−Ｖ断面図である。
【００２５】
図２を参照して、本実施の形態に係る半導体装置は、封止樹脂９００で封止された本体の４辺に沿って配列し先端がガルウィング状の外部端子８００Ａ、８００Ｃが設けられた、いわゆるＱＦＰ（Quad Flat Package）タイプのパッケージをなす。
【００２６】
後述するように、Ａ／Ｄコンバータ１００と外部との接続は、装置の一辺に集約して設けた外部端子８００Ａで行い、その他の３辺に設けられた外部端子８００Ｃが、画像プロセッサ２００と外部との接続に用いられる。
【００２７】
図３〜図５を参照して、本実施の形態に係る半導体装置は、Ａ／Ｄコンバータ１００（アナログチップ）と、Ａ／Ｄコンバータ１００よりチップ面積の大きい画像プロセッサ２００（デジタルチップ）と、画像プロセッサ２００上に積層配置され、ワイヤ７００Ｄを介して画像プロセッサ２００と接続されるＤＲＡＭ４００（バッファ部）とを含む。本半導体装置に使用されるリードフレームは、たとえば銅などの導電体により形成される。リードフレームは、Ａ／Ｄコンバータ１００および画像プロセッサ２００がそれぞれ搭載される２つのダイパッド５００（基材）と、これらダイパッドどうしを連結する連結部５２０と、ダイパッド５００に接続し半導体装置外形の４つのコーナに向かってそれぞれ延びる４本の吊りリード５１０Ａ〜５１０Ｄと、３つの吊りリード５１０Ａ，５１０Ｃ，５１０Ｄの隣接する２本の吊りリード間に接続された３本のグランドバーＧＮＤ２と、Ａ／Ｄコンバータ１００−画像プロセッサ２００間を接続し、Ａ／Ｄコンバータ１００と画像プロセッサ２００との間でデジタル信号を伝達するワイヤ７００Ｂ（接続部）と、ワイヤ７００Ａ，７００Ｃを介してＡ／Ｄコンバータ１００および画像プロセッサ２００とそれぞれ接続される外部端子８００Ａ，８００Ｃ（図４においては、外部端子にそれぞれ繋がる封止樹脂内のインナーリード部分を示す）とを有する。半導体装置においては、ダイパッド５００、吊りリード５１０Ａ〜５１０Ｄ、連結部５２０及びグランドバーＧＮＤ２は一体に形成されている。
【００２８】
そして半導体装置は、リードフレームの外部端子部分を除いたリードフレームの部分と、Ａ／Ｄコンバータ１００と、画像プロセッサ２００と、ＤＲＡＭ３００とを封止する封止樹脂９００（封止部）とを含んで構成される。
【００２９】
本実施の形態では、Ａ／Ｄコンバータ１００と画像プロセッサ２００とは、互いに異なるプロセス・ルール（ＭＯＳトランジスタの線幅の大小。具体的にはＭＯＳトランジスタのゲート幅の大小。）で製造されている。具体的には、アナログチップであるＡ／Ｄコンバータ１００は、１８０ｎｍプロセスで製造され、デジタルチップである画像プロセッサ２００は、Ａ／Ｄコンバータ１００より小さい９０ｎｍプロセスで製造されている。すなわち、デジタルチップはアナログチップに対して微細なプロセス・ルールで製造されている。デジタルチップは多機能なロジック信号の処理を行うためトランジスタ数はアナログチップよりも多い。したがって、デジタルチップを微細なプロセスで製造することにより、半導体装置の小型化を図ることができる。他方、アナログチップはアナログ信号を扱うため、微細化に対しデジタルチップより動作信頼性が厳しい。よって、アナログチップにおいては、デジタルチップに対して大きめのプロセス・ルールを適用することで、半導体装置のより安定的な動作を確保することができる。しかも、アナログチップはロジックチップよりもトランジスタ数は少ないため、半導体装置の小型化を阻害するほどチップは大きくならない。なお、アナログチップとデジタルチップとは、同じプロセス・ルールで製造されてもよい。
【００３０】
本実施の形態に係る半導体装置は不揮発性メモリ４５０とともに液晶表示装置内の実装ボードに搭載される。本実施の形態では、複数のチップをＳｉＰ化して半導体装置を構成することにより、当該半導体装置の実装ボードへの実装が容易になるとともに、半導体装置自体を小型化することができる。なおタイミングコントローラ３００及びＬＣＤドライバ３５０は液晶パネルに実装されるのが通常である。
【００３１】
図４に示すように、Ａ／Ｄコンバータ１００は、略４角形形状を有し、互いに対向する２辺（図４中の左右に位置する辺）の近傍に位置する領域に、パッド部１１０Ａ，１１０Ｂを有する。画像プロセッサ２００は、Ａ／Ｄコンバータ１００と同様に略４角形形状を有する。画像プロセッサ２００は、Ａ／Ｄコンバータ１００と同一平面上に位置するようにリードフレーム５００上に搭載される。すなわち、本実施の形態に係る半導体装置は、Ａ／Ｄコンバータ１００と画像プロセッサ２００とがリードフレーム５００の主表面方向に並ぶように配置された構造（「平置き」構造）を有している。画像プロセッサ２００は、Ａ／Ｄコンバータ１００に対向する辺（図４中の左側に位置する辺）の近傍に位置する領域に、パッド部２１０Ｂを有し、同辺の近傍であってパッド部２１Ｂの両端の領域とその他の３辺の近傍に位置する領域に、パッド部２１０Ｃを有する。また、ＤＲＡＭ４００は、Ａ／Ｄコンバータ１００および画像プロセッサ２００と同様に、略４角形形状を有し、１辺（図４の例では、右側に位置する辺）の近傍に位置する領域にパッド４１０Ｄを有する。また、画像プロセッサ２００は、パッド４１０Ｄと対向する部分に、パッド２１０Ｄを有する。各々のパッド部には、それぞれ複数のパッドが形成されている。
【００３２】
Ａ／Ｄコンバータ１００と各々の外部端子８００Ａとを接続するワイヤ７００Ａ（図４参照）は、パッド部１１０ＡにおいてＡ／Ｄコンバータ１００と接続される。ワイヤ７００Ａは、外部端子８００Ａから入力されるアナログ画像信号を、パッド部１１０Ａを介してＡ／Ｄコンバータ１００に伝達する。
【００３３】
Ａ／Ｄコンバータ１００と画像プロセッサ２００とを接続するワイヤ７００Ｂ（図４参照）は、パッド部１１０ＢにおいてＡ／Ｄコンバータ１００と接続され、パッド部２１０Ｂにおいて画像プロセッサ２００に接続される。ワイヤ７００Ｂは、パッド部１１０Ｂを介してＡ／Ｄコンバータ１００から出力されるデジタル画像信号を、パッド部２１０Ｂを介して画像プロセッサ２００に伝達する。
【００３４】
画像プロセッサ２００と各々の外部端子８００Ｃとを接続するワイヤ７００Ｃ（図４参照）は、パッド部２１０Ｃにおいて画像プロセッサ２００と接続される。ワイヤ７００Ｃは、パッド２１０Ｄを介して画像プロセッサ２００から出力される各種処理済のデジタル画像信号を、外部端子８００Ｃに伝達する。
【００３５】
画像プロセッサ２００とＤＲＡＭ４００とを接続するワイヤ７００Ｄ（図５参照）は、パッド部２１０Ｄにおいて画像プロセッサ２００と接続され、パッド部４１０Ｄを介してＤＲＡＭ４００と接続される。ワイヤ７００Ｄは、画像プロセッサ２００とＤＲＡＭ４００との間で双方向にやり取りされるデータの伝達を担う。
【００３６】
図４において、各々の外部端子８００Ａ，８００Ｃの先端側及びグランドバーＧＮＤ２の斜線でハッチングされた部分には、メッキ部８１０が形成されている。なお、図示の便宜上、１つの外部端子８００Ｃにおけるメッキ部８１０のみを示しているが、その他の外部端子８００Ａ，８００Ｃにおいても、同様のメッキ部８１０が形成される。
【００３７】
図４に示すように、アナログ画像信号用の複数の外部端子８００Ａに挟まれるように、接地線用端子ＧＮＤ１および電源線用端子Ｖdd１が設けられている。Ａ／Ｄコンバータ１００は、ワイヤを介して接地線用端子ＧＮＤ１および電源線用端子Ｖdd１と接続されている。また、図４，図５に示すように、ダイパッド５００とデジタル画像信号用の複数の外部端子８００Ｃとの間には、接地線用端子ＧＮＤ２および電源線用端子Ｖdd２が設けられている。画像プロセッサ２００は、ワイヤを介して接地線用端子ＧＮＤ２および電源線用端子Ｖdd２と接続されている。
【００３８】
またインナーリード（外部端子）の先端は、全体として、略８角形形状に配列され、半導体Ａ／Ｄコンバータ１００及び画像プロセッサ２００は、外部端子８００Ａ，８００Ｃによって取り囲まれている。ここで、図４中の左側に位置する略８角形の２辺には、Ａ／Ｄコンバータ１００に対してアナログ画像信号を入力するための外部端子８００Ａが集中的に配置されている。他方、図４中の上側、下側および右側に位置する残り６辺には、画像プロセッサ２００からデジタル画像信号の出力を含めて装置外部とのデジタル信号のやりとりをするための外部端子８００Ｃが集中的に配置されている。このように、本実施の形態に係る半導体装置では、アナログ信号を入力するための外部端子８００Ａが形成される領域と、デジタル信号を出力するための外部端子８００Ｃが形成される領域とが、分離して形成されている。このようにすることで、デジタル信号に含まれるデジタルノイズがアナログ信号に影響を与えることを抑制することができる。
【００３９】
２つの半導体チップ（Ａ／Ｄコンバータ１００及び画像プロセッサ２００）を平置き構造のＳｉＰとする場合、本実施の形態においては、各半導体チップが接合されるダイパッドの接合部分の面積が上面からみた当該半導体チップ全体の面積よりも小さいダイパッドを採用している。
【００４０】
Ａ／Ｄコンバータ１００が搭載されるダイパッド５００は、Ａ／Ｄコンバータ１００の一辺（図では長辺方向）と同じ方向の幅Ｗ１をもつ部分を有する。画像プロセッサ２００が搭載されるダイパッド５００は、幅Ｗ１と同じ方向であって画像プロセッサ２００の一辺（図では長辺方向）と同じ方向の幅Ｗ２をもつ部分を有する。連結部５２０はＡ／Ｄコンバータ１００及び画像プロセッサ２００が接合されない部分において幅Ｗ１，Ｗ２と同じ方向の幅Ｗ３をもつ。幅Ｗ３は幅Ｗ１及びＷ２よりも短い。
【００４１】
Ａ／Ｄコンバータ１００が搭載されるダイパッド５００は、一本の連結部５２０と２本の吊りリード５１０Ａ，５１０Ｂとにより３点で支持される形状をなし、画像プロセッサ２００が搭載されるダイパッド５００は、一本の連結部５２０と２本の吊りリード５１０Ｃ，５１０Ｄとにより３点で支持される形状をなしている。
【００４２】
また、本実施の形態では、Ａ／Ｄコンバータ１００と画像プロセッサ２００とがリードフレーム５００の主表面方向に並ぶように配置された「平置き」構造を例示したが、本発明の範囲はこれに限定されず、デジタルノイズの影響を許容する程度にアナログ信号を転送するワイヤとデジタル信号を転送するワイヤとを離間する限りにおいては、Ａ／Ｄコンバータ１００と画像プロセッサ２００とを重ねて配置した「積層」構造が採用されてもよい。
【００４３】
アナログチップは、ロジック信号を入力又は出力するものであって、その回路内でアナログ信号を処理するもの又はアナログ回路動作をするものであれば、本実施の形態のＡ／Ｄコンバータ１００に限らない。アナログチップは、たとえばデジタル信号を受けてアナログ信号に変換して出力するデジタル−アナログ変換回路を有するＤＡＣ（Digital-to-Analog Converter）であってもよいし、ＰＬＬ（Phase-locked loop）回路を有するもの、オーディオスイッチ機能を有するもの、音声多重切換機能を有するものであってもよい。
【００４４】
他方、ロジックチップは、アナログチップとの間でデジタル信号を出力又は入力するものであって主としてデジタル信号を処理するロジックＩＣであれば、本実施の形態の画像プロセッサ２００に限らない。ロジックチップを構成するプロセスルールにおいて動作信頼上許容できるものであれば、ロジックチップにアナログ信号を処理する回路を内蔵させることは除外されない。
【００４５】
また、本実施の形態では、信号入出力用の外部端子（ピン）を外周に配置したＱＦＰ（Quad Flat Package）を例示したが、本発明は、図６に示すように、格子状に配置されたボール状のはんだ電極を外部端子として用いるＢＧＡ（Ball Grid Array）式の半導体装置に適用されてもよい。すなわち、図６に示す変形例では、はんだボール１１００が裏面に形成された基板１０００（基材）上に、Ａ／Ｄコンバータ１００（アナログチップ）と、画像プロセッサ２００（デジタルチップ）とが搭載されている。ＤＲＡＭ４００（バッファ部）は、図２〜図５の例と同様に、画像プロセッサ２００上に積層配置されている。
【００４６】
また、本実施の形態では、画像表示装置１として、液晶表示装置（ＬＣＤ）を例示したが、これに代えて、たとえば、プラズマディスプレイ（ＰＤＰ：Plasma Display Panel）が用いられてもよい。さらに、本発明は、画像表示装置用の半導体装置に限定されるものではなく、その他任意のデバイスに適用可能である。
【００４７】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４８】
【図１】本発明の１つの実施の形態に係る半導体装置を含む画像表示装置の概略的な構成を示すブロック図である。
【図２】図１に示される画像表示装置に含まれる半導体装置の外観を示す上面図である。
【図３】本発明の１つの実施の形態に係る半導体装置を概念的に示す平面図である。
【図４】本発明の１つの実施の形態に係る半導体装置を示す平面図である。
【図５】図２及び図４におけるＶ−Ｖ断面図である。
【図６】本発明の１つの実施の形態に係る半導体装置の変形例を示す断面図である。
【符号の説明】
【００４９】
１  画像表示装置、１００  Ａ／Ｄコンバータ、１１０Ａ，１１０Ｂ，２１０Ｂ，２１０Ｃ，２１０Ｄ，４１０Ｄ  パッド部、２００  画像プロセッサ、３００  タイミングコントローラ、３５０  ＬＣＤドライバ、４００  ＤＲＡＭ、４５０  不揮発性メモリ、５００  ダイパッド、５１０  吊りリード、６００  ボード、７００Ａ，７００Ｂ，７００Ｃ，７００Ｄ  ワイヤ、８００Ａ，８００Ｃ  外部端子、８１０  メッキ部、９００  封止樹脂、１０００  基板、１１００  はんだボール、ＧＮＤ１  接地線用端子，ＧＮＤ２  接地用グランドバー、Ｖdd１，Ｖdd２  電源線用端子。
【図１】
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【図２】
2009170785.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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