(57)【要約】【課題】画像に表示されるムラを視認しにくくすることで、画質の劣化を低減する表示装置を提供する。【解決手段】基準クロック信号に同期したタイミングでデジタル映像信号から２４相のアナログ映像信号を生成してパネル基板５Ｒに供給するアナログドライバ３Ｒと、基準クロック信号に同期してパネル基板５Ｒの信号線ドライバ５５が選択した画素群の各画素５３がアナログ映像信号の電圧値を保持するタイミングを示す水平系タイミング信号ＨＣＫを生成してパネル基板５Ｒに供給するタイミングジェネレータ２２と、アナログドライバ３Ｒが生成する２４相のアナログ映像信号とタイミングジェネレータ２２が生成する水平系タイミング信号ＨＣＫとの位相差を、パネル基板５Ｒの表示パネル５４における水平方向に連続して並んだ合計１９２０個の画素へアナログ映像信号を供給するタイミングに同期して変化させる制御部２２２とを備える。【選択図】  図２
2009086005.tif 000002
【特許請求の範囲】
【請求項１】
水平方向に並んだｘ（ｘは自然数。）本の信号線と垂直方向に並んだｙ（ｙは自然数。）本のゲート線との交差部に接続されたｘ×ｙ個の画素からなる表示パネルと、上記表示パネルの水平方向に連続して並んだｋ（ｋは自然数。）個の画素からなる画素群を順次選択して、選択した画素群の各画素にアナログ映像信号を供給する信号線ドライバとが設けられたパネル基板を備える表示装置において、
デジタル映像信号を入力する映像信号入力手段と、
上記映像信号入力手段により入力されるデジタル映像信号に同期した基準クロック信号を入力する基準クロック信号入力手段と、
上記基準クロック信号入力手段により入力される基準クロック信号に同期したタイミングで、上記映像信号入力手段により入力されるデジタル映像信号からｋ相の上記アナログ映像信号を生成して上記パネル基板に供給するアナログ映像信号生成手段と、
上記基準クロック信号入力手段により入力される基準クロック信号に同期して、上記パネル基板の信号線ドライバが選択した画素群の各画素が上記アナログ映像信号の電圧値を保持するタイミングを示す第１の水平系タイミング信号を生成して上記パネル基板に供給するタイミング信号生成手段と、
上記アナログ映像信号生成手段が生成するｋ相のアナログ映像信号と上記タイミング信号生成手段が生成する第１の水平系タイミング信号との位相差を常に変化させる制御手段とを備え、
上記信号線ドライバは、上記アナログ映像信号生成手段から供給されるアナログ映像信号を上記選択した画素群の各画素に供給して、上記タイミング信号生成手段から供給される第１の水平系タイミング信号に従い、該画素群の各画素に該アナログ映像信号の電圧値を保持させることを特徴とする表示装置。
【請求項２】
上記タイミング信号生成手段は、上記第１の水平系タイミング信号に加えて、上記基準クロック信号入力手段により入力される基準クロック信号に同期して、上記パネル基板の表示パネルにおける水平方向に連続して並んだ合計ｘ個の画素へアナログ映像信号の供給を開始するタイミングを示す第２の水平系タイミング信号を生成して該パネル基板に供給し、
上記制御手段は、上記タイミング信号生成手段により生成される第２の水平系タイミング信号と第１の水平系タイミング信号との位相差を常に変化させて、上記アナログ映像信号生成手段が生成するｋ相のアナログ映像信号と上記第１の水平系タイミング信号との位相差を常に変化させることを特徴とする請求項１記載の表示装置。
【請求項３】
上記制御手段は、上記基準クロック信号に基づいて上記タイミング信号生成手段で生成された第１の水平系タイミング信号の位相を変化させたタイミングで、上記アナログ映像信号生成手段にｋ相のアナログ映像信号を生成させて、該アナログ映像信号生成手段が生成するｋ相のアナログ映像信号と上記タイミング信号生成手段が生成する第１の水平系タイミング信号との位相差を常に変化させることを特徴とする請求項１記載の表示装置。
【請求項４】
水平方向に並んだｘ（ｘは自然数。）本の信号線と垂直方向に並んだｙ（ｙは自然数。）本のゲート線との交差部に接続されたｘ×ｙ個の画素からなる表示パネルと、上記表示パネルの水平方向に連続して並んだｋ（ｋは自然数。）個の画素からなる画素群を順次選択して、選択した画素群の各画素にアナログ映像信号を供給する信号線ドライバとが設けられたパネル基板を備える表示装置において、
走査方向に画素データが並んだデジタル映像信号を入力する映像信号入力手段と、
上記映像信号入力手段により入力されるデジタル映像信号に同期した基準クロック信号を入力する基準クロック信号入力手段と、
上記基準クロック信号入力手段により入力される基準クロック信号に同期して、上記パネル基板の信号線ドライバが選択した画素群の各画素が上記アナログ映像信号の電圧値を保持するタイミングを示す水平系タイミング信号を生成して上記パネル基板に供給するタイミング信号生成手段と、
上記基準クロック信号入力手段により入力される基準クロック信号に同期して、上記映像信号入力手段により入力されるデジタル映像信号をｋ相の画素データに展開する展開手段と、
上記基準クロック信号入力手段により入力される基準クロック信号に、時間軸方向への揺らぎを与えるクロック信号処理手段と、
上記クロック信号処理手段により時間軸方向への揺らぎが与えられたクロック信号に同期して、上記展開手段により展開されたｋ相の各画素データからｋ相のアナログ映像信号を生成して上記パネル基板に供給するアナログ映像信号生成手段とを備え、
上記信号線ドライバは、上記アナログ映像信号生成手段から供給されるアナログ映像信号を、上記選択した画素群の各画素に供給して、上記タイミング信号生成手段から供給される水平系タイミング信号に従って、該画素群の各画素に該アナログ映像信号の電圧値を保持させることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｘ×ｙ（ｘ、ｙはそれぞれ自然数。）個の画素が二次元配列された表示パネルと、表示パネルの水平方向に連続して並んだｋ（ｋは自然数。）個の画素からなる画素群を順次選択して、選択した画素群の各画素にアナログ映像信号を供給する信号線ドライバとが設けられたパネル基板を備える表示装置に関するものである。
【背景技術】
【０００２】
液晶型表示パネルなどに広く用いられるアクティブマトリクス型の表示パネルには、パネル内に配置された各画素へアナログ映像信号を供給する時間を十分に確保するため、一方向に連続して並んだ複数の画素に同時にアナログ映像信号を供給する信号線ドライバが設けられている。
【０００３】
たとえば、水平方向に並んだ１９２０本の信号線と、垂直方向に並んだ１０８０本のゲート線との交差部に接続された合計１９２０×１０８０個の画素からなる表示パネルと、水平方向に連続して並んだ２４個の画素からなる画素群毎に表示パネルの各信号線に接続された画素にアナログ映像信号を供給する信号線ドライバとが設けられたパネル基板は、次のような駆動デバイスによって駆動される。
【０００４】
例えば、従来の駆動デバイスは、周期をＴ［ｓｅｃ］とした基準クロック信号ＣＬＫに同期した各タイミングで、ＤＳＤ（Digital Signal Driver）でデジタル信号処理を施したデジタル映像信号を、アナログドライバで２４相のアナログ映像信号に変換してパネル基板に供給する。また、駆動デバイスでは、タイミングジェネレータが、信号線ドライバが選択する画素群内の画素がアナログ映像信号の定常電圧値を保持するタイミングを示す水平系タイミング信号を生成してパネル基板に供給する。たとえば、従来の駆動デバイスでは、アナログドライバが、周期を６Ｔ［ｓｅｃ］としたタイミング毎に２４相のアナログ映像信号を順次出力し、タイミングジェネレータが、アナログドライバのアナログ信号遷移タイミングに対して位相がＴ／２［ｓｅｃ］程度進んだタイミングで順次水平系タイミング信号を出力することで、各画素群に適切なアナログ映像信号の電圧値を画素に保持させるようにしている。
【０００５】
このように、従来の駆動装置では、アナログドライバから出力される２４相のアナログ映像信号とタイミングジェネレータから出力される水平系タイミング信号との位相差を予め固定している。
【０００６】
ところで、２４相のアナログ映像信号には、パネル基板に伝送する合計２４本の信号線間のインピーダンスのばらつきにより、表示パネル内部の画素群に到達するまでに生じる固定ノイズの位相、振幅が各アナログ映像信号毎に異なる（特許文献１）。一般的に、このような固定ノイズは、その周期が基準クロック信号の周期Ｔ［ｓｅｃ］を逓倍した信号となっている。このため２４相同時に出力される各アナログ映像信号には、周期が互いに同様であるが、位相と振幅がそれぞれ異なる固定ノイズが含まれることとなる。
【０００７】
また、画素群を構成する画素は、水平系タイミング信号の各タイミング毎に、上述した固定ノイズを含んだアナログ映像信号の電圧値を保持する。よって、画素群を構成する各画素間においては、保持する電圧値に含まれるノイズ成分にバラツキが生じてしまう。
【０００８】
このため、画面全体に亘って輝度値が均一な画像を表示するとき、画素群内の画素が保持する電圧値に含まれるノイズ成分のバラツキが固定され、この画素群毎に固定されたバラツキが画面全体に亘って生じるので、たとえば水平方向に２４画素間隔毎に視覚的に認識されるムラが発生してしまう。
【０００９】
【特許文献１】特願２００６−３３６０５９号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、このような実情に鑑みて提案されたものであり、同時に複数のアナログ映像信号を各画素に供給するときアナログ映像信号に生じる周期的な固定ノイズの影響によって画像に表示されるムラを視認しにくくすることで、画質の劣化を低減する表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決するための手段として、本発明に係る表示装置は、水平方向に並んだｘ（ｘは自然数。）本の信号線と垂直方向に並んだｙ（ｙは自然数。）本のゲート線との交差部に接続されたｘ×ｙ個の画素からなる表示パネルと、上記表示パネルの水平方向に連続して並んだｋ（ｋは自然数。）個の画素からなる画素群を順次選択して、選択した画素群の各画素にアナログ映像信号を供給する信号線ドライバとが設けられたパネル基板を備える表示装置であって、デジタル映像信号を入力する映像信号入力手段と、上記映像信号入力手段により入力されるデジタル映像信号に同期した基準クロック信号を入力する基準クロック信号入力手段と、上記基準クロック信号入力手段により入力される基準クロック信号に同期したタイミングで、上記映像信号入力手段により入力されるデジタル映像信号からｋ相の上記アナログ映像信号を生成して上記パネル基板に供給するアナログ映像信号生成手段と、上記基準クロック信号入力手段により入力される基準クロック信号に同期して、上記パネル基板の信号線ドライバが選択した画素群の各画素が上記アナログ映像信号の電圧値を保持するタイミングを示す第１の水平系タイミング信号を生成して上記パネル基板に供給するタイミング信号生成手段と、上記アナログ映像信号生成手段が生成するｋ相のアナログ映像信号と上記タイミング信号生成手段が生成する第１の水平系タイミング信号との位相差を常に変化させる制御手段とを備え、上記信号線ドライバは、上記アナログ映像信号生成手段から供給されるアナログ映像信号を上記選択した画素群の各画素に供給して、上記タイミング信号生成手段から供給される第１の水平系タイミング信号に従い、該画素群の各画素に該アナログ映像信号の電圧値を保持させることを特徴とする。
【００１２】
また、本発明に係る表示装置は、水平方向に並んだｘ（ｘは自然数。）本の信号線と垂直方向に並んだｙ（ｙは自然数。）本のゲート線との交差部に接続されたｘ×ｙ個の画素からなる表示パネルと、上記表示パネルの水平方向に連続して並んだｋ（ｋは自然数。）個の画素からなる画素群を順次選択して、選択した画素群の各画素にアナログ映像信号を供給する信号線ドライバとが設けられたパネル基板を備える表示装置において、走査方向に画素データが並んだデジタル映像信号を入力する映像信号入力手段と、上記映像信号入力手段により入力されるデジタル映像信号に同期した基準クロック信号を入力する基準クロック信号入力手段と、上記基準クロック信号入力手段により入力される基準クロック信号に同期して、上記パネル基板の信号線ドライバが選択した画素群の各画素が上記アナログ映像信号の電圧値を保持するタイミングを示す水平系タイミング信号を生成して上記パネル基板に供給するタイミング信号生成手段と、上記基準クロック信号入力手段により入力される基準クロック信号に同期して、上記映像信号入力手段により入力されるデジタル映像信号をｋ相の画素データに展開する展開手段と、上記基準クロック信号入力手段により入力される基準クロック信号に、時間軸方向への揺らぎを与えるクロック信号処理手段と、上記クロック信号処理手段により時間軸方向への揺らぎが与えられたクロック信号に同期して、上記展開手段により展開されたｋ相の各画素データからｋ相のアナログ映像信号を生成して上記パネル基板に供給するアナログ映像信号生成手段とを備え、上記信号線ドライバは、上記アナログ映像信号生成手段から供給されるアナログ映像信号を、上記選択した画素群の各画素に供給して、上記タイミング信号生成手段から供給される水平系タイミング信号に従って、該画素群の各画素に該アナログ映像信号の電圧値を保持させることを特徴とする。
【発明の効果】
【００１３】
本発明では、アナログ映像信号生成手段が生成するｋ相のアナログ映像信号とタイミング信号生成手段が生成する水平系タイミング信号との位相差を常に変化させることで、画素がアナログ映像信号の電圧値を保持するときに含まれる固定ノイズ成分を拡散させ、画像に表示されるムラを視認しにくくして画質の劣化を低減することができる。
【００１４】
また、本発明では、基準クロック信号に同期して、アナログ映像信号の電圧値を各画素が保持するタイミングの水平系タイミング信号を生成し、基準クロック信号に時間軸方向への揺らぎを与えたクロック信号に同期してｋ相の駆動電圧信号を生成することで、画素が保持するアナログ映像信号の電圧値に含まれる固定ノイズ成分を拡散させ、画像に表示されるムラを視認しにくくすることで、画質の劣化を低減することができる。
【発明を実施するための最良の形態】
【００１５】
本発明が適用された表示装置は、ｘ×ｙ（ｘ、ｙはそれぞれ自然数。）個の画素が二次元配列されたアクティブマトリクス型の表示パネルとこの表示パネルの水平方向に連続して並んだｋ（ｋは自然数。）個の画素からなる画素群毎にアナログ映像信号を順次供給する信号線ドライバとが設けられたパネル基板を備える表示装置である。
【００１６】
以下では、このような表示装置の一例として、少なくとも片側の基板が透明である２枚の電極を配した基板を対向させ、これら対向させた基板間に液晶を狭持し、この狭持した液晶に駆動電圧信号を印加することで、入射光に変調処理を施す液晶型表示パネルがパネル基板上に設けられた液晶型表示装置を用いて、本発明を実施するための最良の形態について説明する。
【００１７】
図１は、液晶型表示装置１の構成を模式的に示した図である。
【００１８】
すなわち、液晶型表示装置１は、例えば三板式の液晶プロジェクタなどに組み込まれる液晶型表示パネルとして、赤色光を表示するための表示パネルが設けられたパネル基板５Ｒと、緑色光を表示するための表示パネルが設けられたパネル基板５Ｇと、青色光を表示するための表示パネルが設けられたパネル基板５Ｂとを備える。
【００１９】
液晶型表示装置１は、外部から供給される各デジタル映像信号Ｒ、Ｇ、Ｂに所定のデジタル信号処理を施すＤＳＤ（Digital Signal Driver）２と、各デジタル映像信号Ｒ、Ｇ、Ｂをアナログ映像信号に変換するアナログドライバ３Ｒ、３Ｇ、３Ｂとを備えている。
【００２０】
また、各アナログドライバ３Ｒ、３Ｇ、３Ｂは、例えば信号を伝送する複数の信号配線が並列して配置されたフレキシブルプリント配線基板４Ｒ、４Ｇ、４Ｂをそれぞれ介して、パネル基板５Ｒ、５Ｇ、５Ｂと接続されている。
【００２１】
以上のような構成からなる液晶型表示装置１に関し、まず、パネル基板５Ｒ、５Ｇ、５Ｂの構成について説明する。ここで、液晶型表示装置１では、映像信号の出力波長領域が異なる以外、パネル基板５Ｒ、５Ｇ、５Ｂが全て同じ構成となっている。よって、以下では、代表してパネル基板５Ｒ、及びフレキシブルプリント配線基板４Ｒを介してアナログ映像信号が供給されるアナログドライバ３Ｒについて説明する。
【００２２】
パネル基板５Ｒには、図２に示すように、水平方向に並んだｘ本の信号線５１と垂直方向に並んだｙ本のゲート線５２との交差部に行列配置された合計ｘ×ｙ個の画素５３からなる表示パネル５４が設けられている。
【００２３】
以下では、このような構成を有する表示パネル５４の具体例として、水平方向に１９２０本の信号線５１と、垂直方向に１０８０本のゲート線５２との交差部に１９２０×１０８０個の画素が配置されたＦＵＬＬ  ＨＤ規格の画サイズの映像を出力する液晶表示パネルを用いて説明する。
【００２４】
また、パネル基板５Ｒには、表示パネル５４を駆動するため、各信号線５１へアナログ映像信号を供給する信号線ドライバ５５と、ゲート線５２を選択するゲート線ドライバ５６とが設けられている。
【００２５】
画素５３は、図示しない薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）と、同じく図示しない液晶セルとで構成されている。ＴＦＴのゲート電極は、この電極に対応するゲート線５２と接続されている。ソース電極は、この電極に対応する信号線５１に接続されている。ドレイン電極は、この電極に対応する液晶セルの一方の電極（画素電極）に接続されている。
【００２６】
信号線ドライバ５５は、後述するフレキシブルプリント配線基板４Ｒを介して、アナログドライバ３Ｒから供給される２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４を、信号線５１に接続された画素５３に供給する。ここで、信号線ドライバ５５は、表示パネル５４内に配置された全ての画素５３へアナログ映像信号を供給する時間を十分に確保するため、水平方向に連続して並んだｋ個の画素５３、例えば２４個の画素からなる画素群毎に、同時にアナログ映像信号ＳＩＧ１〜ＳＩＧ２４を順次供給する。すなわち、信号線ドライバ５５は、水平方向に並んだ１９２０本の信号線５１を１群当たり２４本の信号線５１からなる合計８０群の各信号ライン群を後述する水平系タイミング信号ＨＳＴ、ＨＣＫに従って順次選択して、同時に２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４を、２４本の信号線５１に供給する。よって、後述するように信号線ドライバ５５には、アナログドライバ３Ｒから２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４が供給されることとなる。
【００２７】
ゲート線ドライバ５６は、ゲート線５２に接続され、接続された各ゲート線５２を、後述する垂直系タイミング信号Ｖに同期して、映像信号の走査方向に順次選択する。
【００２８】
以上のような構成を有するパネル基板５Ｒに供給するアナログ映像信号を生成するため、ＤＳＤ２とアナログドライバ３Ｒとは、それぞれ次のような構成を有している。
【００２９】
すなわち、ＤＳＤ２は、図３に示すように、外部から供給されるデジタル映像信号Ｒ、Ｇ、Ｂに所定の映像信号処理を施す映像信号処理部２１と、パネル基板５Ｒの動作を制御するためのタイミングパルス信号を生成するタイミングジェネレータ２２とを備える。
【００３０】
映像信号処理部２１は、外部から供給されるデジタル映像信号Ｒ、Ｇ、Ｂと、デジタル映像信号Ｒ、Ｇ、Ｂ間の同期を図るための同期信号ＳＹＮＣと、これらの信号と同期した基準クロック信号ＣＬＫとを入力する。そして、映像信号処理部２１は、デジタル映像信号Ｒ、Ｇ、Ｂに対して、ガンマ補正や色むら補正などの映像信号処理を施して、赤色用のデジタル映像信号Ｒをアナログドライバ３Ｒに供給する。
【００３１】
タイミングジェネレータ２２は、映像信号処理部２１が入力した同期信号ＳＹＮＣ、及び基準クロック信号ＣＬＫに基づいて、水平系タイミング信号ＨＳＴ、ＨＣＫと、垂直系タイミング信号Ｖを、フレキシブルプリント配線基板４Ｒを介して、パネル基板５Ｒに供給する。また、タイミングジェネレータ２２は、２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の出力タイミングを制御するための映像出力タイミング信号ＳＩＧＣをアナログドライバ３Ｒに供給する。
【００３２】
ここで、水平系タイミング信号ＨＳＴは、基準クロック信号ＣＬＫに同期して、表示パネル５４における水平方向に連続して並んだ合計１９２０個の画素へアナログ映像信号の供給を開始するタイミングを図るためのパルス信号である。また、水平系タイミング信号ＨＣＫは、基準クロック信号ＣＬＫに同期して、信号線ドライバ５５が選択した画素群の各画素が各アナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値を保持するタイミングを図るためのパルス信号である。
【００３３】
また、以上のような構成を有するＤＳＤ２からデジタル映像信号Ｒ、及び映像出力タイミング信号ＳＩＧＣが供給されるアナログドライバ３Ｒは、デジタル映像信号Ｒから２４相の画素データに変換するシリアルパラレル変換部３１と、シリアルパラレル変換部３１で変換された２４相の画素データを２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４に変換するＡ／Ｄ変換部３２とを備える。
【００３４】
シリアルパラレル変換部３１は、画素データが走査方向に並んだシリアル形式のデジタル映像信号から、２４相の画素データからなるパラレル形式のデジタル映像信号に変換する。
【００３５】
Ａ／Ｄ変換部３２は、シリアルパラレル変換部３１により変換された２４相のデジタル映像信号から、２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４に変換する。そして、Ａ／Ｄ変換部３２は、タイミングジェネレータ２２から供給される映像出力タイミング信号ＳＩＧＣの各タイミング毎に、２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４をフレキシブルプリント配線基板４Ｒを介してパネル基板５Ｒに供給する。
【００３６】
なお、映像出力タイミング信号ＳＩＧＣは、タイミングジェネレータ２２で生成される場合に限らず、同期信号ＳＹＮＣ及び基準クロック信号ＣＬＫに応じて、アナログドライバ３Ｒで生成するようにしても良い。
【００３７】
以上のようにして、タイミングジェネレータ２２から水平系タイミング信号ＨＳＴ、ＨＣＫ、及び垂直系タイミング信号Ｖが供給され、２４相のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４が供給されるパネル基板５Ｒでは、次のようにして、信号線ドライバ５５が合計２４本の信号線５１に接続された画素５３を順次選択して、選択した画素５３に同時にアナログ映像信号を供給する。
【００３８】
具体的に、信号線ドライバ５５は、水平系タイミング信号ＨＳＴのパルスをトリガーとして供給される水平系タイミング信号ＨＣＫの各パルス毎に水平方向に２４個の画素５３が並んだ画素群を順次選択して、選択した２４個の各画素５３に各アナログ映像信号ＳＩＧ１〜ＳＩＧ２４を供給してその電圧値を保持させる。例えば、水平系タイミング信号ＨＣＫは、図４に示すように、水平系タイミング信号ＨＳＴのパルスの立ち上がりから基準クロック信号ＣＬＫの２パルス分、すなわち２Ｔ［ｓｅｃ］進んだ時点をトリガーとして、タイミングジェネレータ２２により生成される。
【００３９】
信号線ドライバ５５が各画素群にアナログ映像信号ＳＩＧ１〜ＳＩＧ２４を適切なタイミングで供給するため、タイミングジェネレータ２２では、映像出力タイミング信号ＳＩＧＣと水平系タイミング信号ＨＣＫとを同じ周期に設定している。
【００４０】
また、タイミングジェネレータ２２では、水平系タイミング信号ＨＣＫのタイミングと同期して、アナログ映像信号を適切なタイミングで各画素群に供給するとともに適切なタイミングで各画素５３が供給されたアナログ映像信号の電圧値を保持するため、映像出力タイミング信号ＳＩＧＣと水平系タイミング信号ＨＣＫとの位相差を次のように設定している。
【００４１】
具体的な動作例として、タイミングジェネレータ２２は、図５（Ａ）に示すような周期をＴ［ｓｅｃ］とした基準クロック信号ＣＬＫに対して、周期を６Ｔ［ｓｅｃ］とした映像出力タイミング信号ＳＩＧＣ及び水平系タイミング信号ＨＣＫを生成するものとする。また、信号線ドライバ５５は、水平系タイミング信号ＨＣＫのパルスの立ち上がる各タイミングで画素５３に供給されるアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値を保持する。また、信号線ドライバ５５は、アナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値を保持するタイミングに対して基準クロック信号ＣＬＫの４パルス分前から各信号線５１にアナログ映像信号を供給する。
【００４２】
以上のような条件でタイミングジェネレータ２２が動作する場合において、映像出力タイミング信号ＳＩＧＣに対して水平系タイミング信号ＨＣＫの位相がＴ／２［ｓｅｃ］遅れているときは、図５（Ｂ）に示すように、ある画素群の画素５３にアナログ映像信号を供給する時間間隔ＳＴに、図中の×で示す映像出力タイミング信号ＳＩＧＣのタイミングが被るので、各画素群に所望のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値が保持されない。
【００４３】
また、映像出力タイミング信号ＳＩＧＣに対して水平系タイミング信号ＨＣＫの位相が略同じとき、正確には僅かに進んでいるときは、図５（Ｃ）に示すように、ある画素群の画素５３にアナログ映像信号を供給する時間間隔ＳＴに、図中の×で示す映像出力タイミング信号ＳＩＧＣのタイミングが被らないので、映像出力タイミング信号ＳＩＧＣと水平系タイミング信号ＨＣＫとの位相差が適切なタイミングに設定されて、各画素群に所望のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値が保持される。
【００４４】
また、映像出力タイミング信号ＳＩＧＣに対して水平系タイミング信号ＨＣＫの位相が２Ｔ［ｓｅｃ］進んでいるときは、図５（Ｄ）に示すように、ある画素群の画素５３にアナログ映像信号を供給する時間間隔ＳＴに、図中の×で示す映像出力タイミング信号ＳＩＧＣのタイミングが被らないので、映像出力タイミング信号ＳＩＧＣと水平系タイミング信号ＨＣＫとの位相差が適切なタイミングに設定されて、各画素群に所望のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値が保持される。
【００４５】
また、映像出力タイミング信号ＳＩＧＣに対して水平系タイミング信号ＨＣＫの位相が５Ｔ／２［ｓｅｃ］進んでいるときは、図５（Ｅ）に示すように、ある画素群の画素５３にアナログ映像信号を供給する時間間隔ＳＴと、ある画素群の画素５３にアナログ映像信号を供給する時間間隔ＳＴに、図中の×で示す映像出力タイミング信号ＳＩＧＣのタイミングが被るので、各画素群に所望のアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値が保持されない可能性がある。ただし、このようなときには、時間間隔ＳＴの前半部分に映像信号出力タイミング信号ＳＩＧＣが被るので、時間間隔ＳＴの終了時点において十分にアナログ映像信号ＳＩＧ１〜ＳＩＧ２４が定常状態となっていれば、各画素群に所望の電圧値が保持される可能性がある。
【００４６】
したがって、タイミングジェネレータ２２は、映像出力タイミング信号ＳＩＧＣに対して水平系タイミング信号ＨＣＫの位相を例えば０〜２Ｔ［ｓｅｃ］の範囲内で進ませるように設定することで、各画素群に所望の電圧値が保持される適切なタイミングで各タイミング信号を生成することができる。
【００４７】
ところで、各アナログ映像信号ＳＩＧ１〜ＳＩＧ２４間には、パネル基板５Ｒに伝送する合計２４本の信号線間のインピーダンスのばらつきにより、パネル基板５Ｒ内部に到達するまでに生じる固定ノイズの位相、振幅が信号線毎に異なる。一般的に、このような固定ノイズは、その周期が基準クロック信号の周期Ｔ［ｓｅｃ］を逓倍したものとなっている。このためアナログ映像信号ＳＩＧ１〜ＳＩＧ２４間には、周期が互いに同様であるが、図６（Ａ）〜６（Ｃ）に示すように、位相と振幅がそれぞれ異なる固定ノイズが含まれることとなる。
【００４８】
例えば、図６（Ａ）は、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を０に固定したときの、アナログ映像信号ＳＩＧ１、ＳＩＧ２４が供給される各画素が保持した電圧値に含まれる固定ノイズの振幅値を示した図である。
【００４９】
図６（Ｂ）は、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を３Ｔ／４［ｓｅｃ］に固定したときの、アナログ映像信号ＳＩＧ１、ＳＩＧ２４が供給される各画素が水平系タイミング信号に応じて保持した電圧値に含まれる固定ノイズの振幅値を示した図である。
【００５０】
図６（Ｃ）は、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を３Ｔ／２［ｓｅｃ］に固定したとき、アナログ映像信号ＳＩＧ１、ＳＩＧ２４が供給される各画素が水平系タイミング信号に応じて保持した電圧値に含まれる固定ノイズの振幅値を示した図である。
【００５１】
以上のようにして、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差が固定された状態で画面全体に亘って輝度値が均一な画像を表示するときには、画素群内の画素が保持する電圧値に含まれるノイズ成分のバラツキが固定されており、この画素群毎に固定されたバラツキが画面全体に亘って生じるので、図７（Ａ）に示すように、水平方向に２４画素間隔毎に視覚的に認識されるムラが発生してしまう。
【００５２】
しかしながら、アナログ映像信号ＳＩＧ１が供給される画素は、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差が異なると、これに伴って電圧値を保持するときの固定ノイズの振幅値が異なる。同様にして、アナログ映像信号ＳＩＧ２４が供給される画素は、映像出力タイミング信号に対する水平系タイミング信号ＨＣＫの位相差が異なると、これに伴って電圧値を保持するときの固定ノイズの振幅値が異なる。すなわち、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を常に変化させることで、アナログ映像信号ＳＩＧ１〜ＳＩＧ２４が供給される各画素が保持する固定ノイズを拡散させて、図７（Ｂ）に示すような画面全体に亘って輝度値が均一な画像を表示することができる。
【００５３】
そこで、液晶型表示装置１では、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を常に変化させる制御手段として、次のような構成を備える。
【００５４】
まず、第１の実施例に係る液晶型表示装置１は、映像出力タイミング信号ＳＩＧＣの位相を固定し、水平系タイミング信号ＨＣＫの位相を所定の時間間隔毎に繰り返し変化させることにより、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を常に変化させる制御手段をタイミングジェネレータ２２が備えるものである。
【００５５】
具体的に、タイミングジェネレータ２２は、図８に示すように、水平系タイミング信号ＨＳＴ、ＨＣＫを生成する水平系信号生成部２２１と、この水平系信号生成部２２１の動作を制御する制御部２２２とを備える。
【００５６】
すなわち、水平系信号生成部２２１は、２つの水平系タイミング信号ＨＳＴ、ＨＣＫの基準となる水平系カウンタデータＨｐｃを生成する水平系カウンタ６１と、水平系タイミング信号ＨＳＴ、ＨＣＫの位相差を示す位相差データＳＨＰが記憶されたレジスタ６２と、位相差データＳＨＰで示される位相差を繰り返し変化させるためのビットデータＤｉｆｆを生成する位相拡散用カウンタ６３と、位相差データＳＨＰにビットデータＤｉｆｆを加算する加算器６４と、加算器６４によりビットデータＤｉｆｆが加算された位相差データＳＨＰ２と水平系カウンタ６１が生成した水平系カウンタデータＨｐｃとをデコードして水平系タイミング信号ＨＳＴ、ＨＣＫを生成するデコーダ６５とを備える。
【００５７】
水平系カウンタ６１は、基準クロック信号ＣＬＫを、例えばＰＬＬ（Phase locked loop）回路で４逓倍したクロック信号を生成するなどして、サンプリング間隔をＴ／４［ｓｅｃ］でカウントした水平系カウンタデータＨｐｃを生成して、この水平系カウンタデータＨｐｃをデコーダに供給する。
【００５８】
レジスタ６２には、上述したように、水平系タイミング信号ＨＳＴ、ＨＣＫの位相差を示す位相差データＳＨＰを記憶している。例えば、上述したように水平系タイミング信号ＨＳＴ、ＨＣＫの位相差が２Ｔ［ｓｅｃ］となるように、位相差データＳＨＰは設定されている。
【００５９】
位相拡散用カウンタ６３は、制御部２２２からの制御命令に従い、位相差データＳＨＰで示される位相差を繰り返し変化させるためのビットデータＤｉｆｆを生成する。例えば、位相拡散用カウンタ６３は、Ｔ／４［ｓｅｃ］刻みで前後Ｔ／２［ｓｅｃ］間隔で位相差を変化させる位相拡散用のビットデータＤｉｆｆを例えば水平系タイミング信号ＨＳＴに同期して繰り返し生成して加算器６４に供給する。
【００６０】
加算器６４は、レジスタ６２に記憶されている位相差データＳＨＰを読み出して、この位相差データＳＨＰに、位相拡散用カウンタ６３から供給される位相拡散用のビットデータＤｉｆｆを加算して、加算した位相差データＳＨＰ２をデコーダ６５に供給する。
【００６１】
デコーダ６５は、水平系カウンタ６１から供給される水平系カウンタデータＨｐｃと、加算器６４から供給される位相差データＳＨＰ２とをデコードして、水平系タイミング信号ＨＳＴ、ＨＣＫを生成する。
【００６２】
以上のような構成からなるタイミングジェネレータ２２では、図９に示すように、位相差データＳＨＰによって設定される２Ｔ［ｓｅｃ］に対して前後に最大Ｔ／２［ｓｅｃ］間隔で、水平系タイミング信号ＨＳＴ、ＨＣＫの位相差を、水平系タイミング信号ＨＳＴに同期して繰り返し変化させる。
【００６３】
また、タイミングジェネレータ２２は、水平系タイミング信号ＨＳＴに対する位相差を固定した映像出力タイミング信号ＳＩＧＣをアナログドライバ３Ｒに供給する。
【００６４】
以上のようにして、第１の実施例に係る液晶型表示装置１では、映像出力タイミング信号ＳＩＧＣに対して水平系タイミング信号ＨＣＫの位相差を水平系タイミング信号ＨＳＴに同期して繰り返し変化させることにより固定ノイズを拡散させることができる。
【００６５】
また、上記と同様の手段により、水平系タイミング信号ＨＳＴ、ＨＣＫの位相を繰り返し変化させて固定ノイズを拡散させる代わりに、映像出力タイミング信号ＳＩＧＣの位相を常に変化させるで、映像出力タイミング信号ＳＩＧＣと水平系タイミング信号ＨＳＴ、ＨＣＫの位相差を常に変化させて固定ノイズを拡散するようにしてもよい。
【００６６】
第２の実施例に係る液晶型表示装置１は、映像出力タイミング信号ＳＩＧＣの位相を常に変化させ、水平系タイミング信号ＨＣＫの位相を固定させることにより、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を常に変化させる制御手段を、図１０に示すようにアナログドライバ３Ｒが備えるものである。
【００６７】
すなわち、アナログドライバ３Ｒは、このような制御手段として、映像出力タイミング信号ＳＩＧＣに対する水平系タイミング信号ＨＣＫの位相差を所定の時間間隔毎に繰り返し変化させて拡散する位相拡散処理部３３を有する。位相拡散処理部３３は、例えば水平系タイミング信号ＨＳＴの各タイミングに同期してタイミングジェネレータ２２から供給される映像出力タイミング信号ＳＩＧＣの位相を繰り返し変化させた映像出力タイミング信号ＳＩＧＣをシリアルパラレル変換部３１及びＡ／Ｄ変換部３２に供給する。
【００６８】
具体的に、位相拡散処理部３３は、例えばＰＬＬ（Phase locked loop）回路で４逓倍したクロック信号を生成するなどして、サンプリング間隔をＴ／４［ｓｅｃ］でカウントして、タイミングジェネレータ２２から供給させる映像出力タイミング信号の位相をＴ／４［ｓｅｃ］刻みで前後Ｔ／２［ｓｅｃ］間隔で変化させる。
【００６９】
このようにして、液晶型表示装置１では、アナログドライバ３Ｒが位相拡散処理部３３により映像出力タイミング信号ＳＩＧＣの位相を水平系タイミング信号ＨＳＴの各タイミングに同期して繰り返し変化させて、タイミングジェネレータ２２が位相を固定した水平系タイミング信号ＨＣＫを生成することで、映像出力タイミング信号ＳＩＧＣに対して水平系タイミング信号ＨＣＫの位相差を常に変化させることができる。
【００７０】
以上のように、第１及び第２の実施例に係る液晶型表示装置１では、アナログドライバ３Ｒが生成するｋ相のアナログ映像信号とタイミングジェネレータ２２が生成する水平系タイミング信号との位相差を、表示パネル５４における水平方向に連続して並んだ合計１９２０個の画素へアナログ映像信号の供給を開始するタイミングを図る水平系タイミング信号ＨＣＫの各タイミングに同期して繰り返し変化させることで、画素５３がアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値を保持するときに含まれる固定ノイズ成分を拡散させ、画像に表示されるムラを視認しにくくして画質の劣化を低減することができる。
【００７１】
また、第３の実施例に係る液晶型表示装置１は、映像出力タイミング信号ＳＩＧＣ、及び水平系タイミング信号ＨＣＫの位相をともに固定した状態で、画素５３が保持するアナログ映像信号の電圧値に生じる固定ノイズのみを拡散させるため、アナログドライバ３Ｒが図１１に示すような構成を有するものである。
【００７２】
アナログドライバ３Ｒは、図１１に示すように、外部から供給される基準クロック信号ＣＬＫに、例えばＰＬＬ回路などで前後Ｔ／４［ｓｅｃ］間隔で時間軸方向への揺らぎ、すなわちジッターを与えるジッター処理部３４を備えている。
【００７３】
ジッター処理部３４は、たとえば図１２に示すようなＰＬＬ回路で構成され、外部から供給される基準クロック信号ＣＬＫに前後Ｔ／４［ｓｅｃ］間隔で時間軸方向への揺らぎを与えたクロック信号ＣＬＫ２をＡ／Ｄ変換部３２に供給する。
【００７４】
すなわち、図１２に示すように、ジッター処理部３４は、２つの信号の位相差を検出する位相比較器３４１と、位相比較器３４１が比較した位相差信号にフィルタ処理を施すループフィルタ３４２と、ループフィルタ３４２でフィルタ処理が施された信号に応じた発振周波数の信号を出力するＶＣＯ（Voltage Controlled Oscillator）３４３と、ＶＣＯ３４３に供給するためのノイズを生成するノイズ生成器３４４と、これらの動作を制御する制御部３４５とを備える。
【００７５】
以上のような構成のジッター処理部３４において、位相比較器３４１は、基準クロック信号ＣＬＫとクロック信号ＣＬＫ２との位相差を検出して、検出した位相差信号をループフィルタ３４２に供給する。
【００７６】
また、ループフィルタ３４２は、位相比較器３４１から供給される位相差信号にローパスフィルタ処理を施した信号をＶＣＯ３４３に供給する。
【００７７】
また、ＶＣＯ３４３は、ループフィルタ３４２から供給される信号と、ノイズ生成器３４４から供給するノイズとを加算器３４３ａで加算して、加算した信号の電圧値に応じた発信周波数の信号をクロック信号ＣＬＫ２として出力する。
【００７８】
ノイズ生成器３４４は、基準クロック信号ＣＬＫに対してクロックＣＬＫ２に時間方向に揺らぎを与えるためのノイズを生成してＶＣＯ３４３に供給する。
【００７９】
制御部３４５は、位相比較器３４１から出力される位相差信号が０に固定するようにした状態で、ノイズ生成器３４４が生成するノイズをＶＣＯ３４３に供給することで、基準クロック信号ＣＬＫに対して前後Ｔ／４間隔で時間軸方向への揺らぎを与えた信号をクロック信号ＣＬＫ２として出力する。
【００８０】
アナログドライバ３Ｒでは、基準クロックＣＬＫに同期してシリアルパラレル変換部３１を動作させる一方、ジッター処理部３４により時間軸方向への揺らぎが与えられたクロック信号ＣＬＫ２に同期してＡ／Ｄ変換部３２を動作させることにより、デジタル映像信号からアナログ映像信号ＳＩＧ１〜ＳＩＧ２４に変換するときに生じる固定ノイズの位相のみを拡散することができる。
【００８１】
以上のようなジッター処理部３４をアナログドライバ３Ｒが備える液晶型表示装置１では、基準クロック信号ＣＬＫに時間軸方向への揺らぎが与えられたクロック信号ＣＬＫ２に同期してＡ／Ｄ変換部３２に係る処理を行うことで、画素５３が保持するアナログ映像信号ＳＩＧ１〜ＳＩＧ２４の電圧値に含まれる固定ノイズ成分を拡散させ、画像に表示されるムラを視認しにくくすることで、画質の劣化を低減することができる。
【図面の簡単な説明】
【００８２】
【図１】液晶型表示装置の全体構成を示した図である。
【図２】パネル基板の構成を模式的に示した図である。
【図３】液晶型表示装置の全体構成を示した図である。
【図４】水平系タイミング信号ＨＳＴ、ＨＣＫを示したタイミングチャートである。
【図５】水平系タイミング信号ＨＳＴと、映像出力タイミング信号ＳＩＧＣとの関係を示したタイミングチャートである。
【図６】各画素群に適切なアナログ映像信号を供給するために必要な水平系タイミング信号ＨＳＴと、映像出力タイミング信号ＳＩＧＣとの関係に関する説明に供するタイミングチャートである。
【図７】図７（Ａ）は、画素群毎に固定されたムラを含んだ画像を示した図であり、図７（Ｂ）は、画面全体に亘って輝度値が均一な画像を示した図である。
【図８】第１の実施例に係る液晶型表示装置のタイミングジェネレータの構成を示した図である。
【図９】水平系タイミング信号ＨＳＴ、ＨＣＫを示したタイミングチャートである。
【図１０】第２の実施例に係る液晶型表示装置の構成を示した図である。
【図１１】第３の実施例に係る液晶型表示装置の構成を示した図である。
【図１２】ジッター処理部の具体的な回路構成を模式的に示したブロック図である。
【符号の説明】
【００８３】
１  液晶型表示装置、２  ＤＳＤ、２１  映像信号処理部、２２  タイミングジェネレータ、２２１  水平系信号生成部、２２２  制御部、３Ｒ、３Ｇ、３Ｂ  アナログドライバ、３１  シリアルパラレル変換部、３２  Ａ／Ｄ変換部、３３  位相拡散処理部、３４  ジッター処理部、３４１  位相比較器、３４２  ループフィルタ、３４３  ＶＣＯ、３４３ａ  加算器、３４４  ノイズ生成器、３４５  制御部、４Ｒ、４Ｇ、４Ｂ  フレキシブルプリント配線基板、５Ｒ、５Ｇ、５Ｂ  パネル基板、５１  信号線、５２  ゲート線、５３  画素、５４  表示パネル、５５  信号線ドライバ、５６  ゲート線ドライバ、６１  水平系カウンタ、６２  レジスタ、６３  位相拡散用カウンタ、６４  加算器、６５  デコータ
【図１】
2009086005.tif 000003
【図２】
2009086005.tif 000004
【図３】
2009086005.tif 000005
【図４】
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【図５】
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【図６】
2009086005.tif 000008
【図７】
2009086005.tif 000009
【図８】
2009086005.tif 000010
【図９】
2009086005.tif 000011
【図１０】
2009086005.tif 000012
【図１１】
2009086005.tif 000013
【図１２】
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