(57)【要約】【課題】Ｓｉ基板上にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層の意図しない削れを少なくすることができ、ＳＯＩ層の膜厚均一性を向上できるようにした半導体装置の製造方法を提供する。【解決手段】Ｐ型のＳｉ基板（即ち、Ｐ−Ｓｉ）上に例えばイントリンジックのＳｉＧｅ層（即ち、ｉ−ＳｉＧｅ）を形成する工程と、ｉ−ＳｉＧｅ上にＮ型のＳｉ層（即ち、Ｎ−Ｓｉ）を形成する工程と、Ｎ−Ｓｉ下のｉ−ＳｉＧｅを選択的にエッチングして除去することにより、Ｎ−ＳｉとＰ−Ｓｉとの間に空洞部を形成する工程と、を含む。ｉ−ＳｉＧｅを選択的にエッチングして除去する際に、Ｐ−Ｓｉからｉ−ＳｉＧｅにホールを供給することができ、ｉ−ＳｉＧｅのエッチングを促すことができる。また、ｉ−ＳｉＧｅを完全に除去した後も、Ｎ−Ｓｉにホールが蓄積されることはないので、Ｎ−Ｓｉのエッチングを抑制することができる。【選択図】図９
2009170880.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板上にＰ型又はイントリンジックの第１半導体層を形成する工程と、
前記第１半導体層上にＮ型の第２半導体層を形成する工程と、
前記第２半導体層下の前記第１半導体層をエッチングして除去することにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記空洞部を形成する工程では、
前記第２半導体層が形成された前記半導体基板を暗室に配置し、前記第１半導体層をエッチングして除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
高抵抗の半導体基板上にイントリンジックの第１半導体層を形成する工程と、
前記第１半導体層上にＮ型の第２半導体層を形成する工程と、
前記第２半導体層下の前記第１半導体層をエッチングして除去することにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記空洞部を形成する工程では、
前記半導体基板の裏面に、白色若しくは１μｍ以下の波長を有する光を照射しながら、前記第１半導体層をエッチングして除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記空洞部を形成する工程では、
前記第２半導体層の表面に、白色若しくは１μｍ以下の波長を有する光を照射しながら、前記第１半導体層をエッチングして除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記空洞部を形成する工程では、
少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液を用いて、前記第１半導体層を電気化学的にエッチングして除去することを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記空洞部を形成する工程では、
ＣＨ3ＣＯＯＨと、少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液を用いて、前記第１半導体層を電気化学的にエッチングして除去することを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、
前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、
前記第２半導体層を支持するための支持体を少なくとも前記第１溝に形成する工程と、
少なくとも前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、をさらに含むことを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記空洞部内に絶縁膜を形成して当該空洞部を埋め込む工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記空洞部を残しつつ、当該空洞部の内部に面する前記半導体基板の上面と前記第２半導体層の下面とに絶縁膜を形成する工程と、
前記絶縁膜の形成後に、前記空洞部内に導電膜を形成して当該空洞部を埋め込む工程と、を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記導電膜を形成して前記空洞部を埋め込む工程の後で、
前記第２半導体層にＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース又はドレインのうちの少なくとも一方を部分的にエッチングして、前記導電膜を底面の一部とする第１の開口部を形成する工程と、
前記第１の開口部を埋め込むように前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を部分的にエッチングして、前記導電膜を底面の一部とする第２の開口部を前記第１の開口部の内側に形成する工程と、
前記第２の開口部に配線部材を埋め込む工程と、をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１半導体層はＳｉＧｅを含み、前記半導体基板及び前記第２半導体層はＳｉを含むことを特徴とする請求項１から請求項１１の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板上にいわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を部分的に形成する技術に関する。
【背景技術】
【０００２】
従来、ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、特許文献１や非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジスタを低コストで形成できる方法（即ち、ＳＢＳＩ法）が開示されている。ＳＢＳＩ方法では、Ｓｉ（シリコン）基板上にＳｉ／ＳｉＧｅ（シリコンゲルマニウム）層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内に露出されたＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
【特許文献１】特開２００５−３５４０２４号公報
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記のＳＢＳＩ法において、ＳｉＧｅ層を選択的に除去するプロセスは、安定した工程歩留まりと、高い電気特性歩留まりを得るために重要なプロセスである。
しかしながら、従来方法において、Ｓｉ層（即ち、ＳＯＩ層）の平面的パターンが１μｍを超えて大きいときは、ＳｉＧｅ層の選択エッチングの所要時間が長くなる。その結果、ＳｉＧｅ層の選択エッチング時にＳＯＩ層が数十ｎｍ程度エッチングされ、ＳＯＩ層の膜厚のバラツキが大きくなってしまうという不具合があった。また、ＳＯＩ層の平面的パターンサイズが１μｍ程度のときでも、ＳｉＧｅ層の膜厚を１０ｎｍ程度の極薄膜に設定した場合には、ＳｉＧｅ層のエッチングスピードが遅くなり、やはりＳＯＩ層が数十ｎｍ程度エッチングされて、その膜厚のバラツキが大きくなってしまうという不具合があった。このような不具合は、種々の形状からなるＳＯＩ層の歩留まり劣化につながり、ＳＯＩ層の均一な薄膜化の障害となるおそれがあった。
そこで、本発明はこのような事情に鑑みてなされたものであって、Ｓｉ基板上にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層の意図しない削れを少なくすることができ、ＳＯＩ層の膜厚均一性を向上できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００４】
本発明者は、フッ硝酸によるＳｉＧｅの選択エッチングに関して様々な実験を行った。そして、その実験結果から、上記のＳｉＧｅ選択エッチングではＳｉＧｅがアノード、Ｓｉがカソードの役割をし、図１８に示すような電気化学反応によってＳｉＧｅが除去される、という選択エッチングのメカニズムを見出した。
また、このメカニズムから、「Ｓｉ層が数十ｎｍもエッチングされてしまう」という課題は、以下のような理由により生じていると本発明者は考えるに至った。即ち、ＳｉＧｅ選択エッチング時に、ＳｉＧｅ層が存在しているときには、Ｓｉ基板からＳｉＧｅ層にホールが移動し、ＳｉＧｅ層の酸化数が増大し、ＳｉＧｅエッチングが進む。一方、Ｓｉ層やＳｉ基板では、電子が過剰に存在する（即ち、酸化数が小さい）ため、Ｓｉがエッチングされない。しかしながら、ＳｉＧｅ層が除去された後は、ホールはＳｉからＳｉＧｅへ移動することができなくなり、Ｓｉの酸化数が増加し、エッチング液にＳｉ++として移動することになるため、Ｓｉがエッチングされてしまう。つまり、Ｓｉ層裏面やＳｉ基板表面はランダムにアノード・カソード両方の役割を演じることになるため、Ｓｉのエッチングが進み、Ｓｉ層の膜厚のバラツキが大きくなる。
【０００５】
図１２について、より詳しく説明すると、上記のＳｉＧｅ選択エッチングでは、ＨＮＯ3とＨＦ分子がＳｉＧｅ表面に到達し、ＳｉＧｅ層／エッチング液界面にて、ＳｉＧｅ層はＨ2Ｓｉ（またはＧｅ）Ｆ6反応物となり除去される。ここで、Ｓｉ又はＧｅをＩＶ（族）と表すと、その除去反応は（１）式のように表すことができる。
ＩＶ＋ＨＮＯ3＋６ＨＦ  ⇒  Ｈ2ＩＶＦ6＋ＨＮＯ2＋Ｈ2Ｏ＋Ｈ2…（１）
この反応では、ＨＮＯ3が酸化剤（ｏｘｉｄｉｚｅｒ）として働き、ＳｉＧｅ層表面で酸化物ＩＶＯ3が形成され、ＨＦがこの酸化物を溶解する役割を果たす。
【０００６】
なお、Ｓｉ基板にＳｉＧｅ／Ｓｉを積層した場合、図１３に示すように、ＳｉＧｅ／Ｓｉ界面では、ワイドギャップ（Ｓｉ）からナローギャップ（ＳｉＧｅ）へ正孔が移動し、ナローギャップ（ＳｉＧｅ）側に正孔が蓄積し、ＳｉＧｅ／Ｓｉでの化学ポテンシャル（フェルミレベル）が一致する。ここで、ギャップとは、伝導帯のエネルギー準位Ｅｃと、価電子帯のエネルギー準位Ｅｖとの差、即ち、バンドギャップＥｇ（＝Ｅｃ−Ｅｖ）のことである。また、図中のｉ−Ｓｉはイントリンシック（ｉｎｔｒｉｎｓｉｃ）なＳｉ層のことであり、ｉ−ＳｉＧｅはイントリンシックなＳｉＧｅ層のことである。
【０００７】
図１３に示すように、ｉ−ＳｉＧｅとｉ−Ｓｉとの接触界面では、両層における伝導帯のエネルギー準位差ΔＥｃ（〜０Ｖ）よりも、価電子帯のエネルギー準位差ΔＥｖ（〜０．３Ｖ）の方が大きい。このため、Ｓｉ層からＳｉＧｅ層へ正電荷が移動し易く、Ｓｉ層とＳｉＧｅ層のフェルミレベルが一致する。このため、ＳｉＧｅ層では相対的に正電荷が多い。それゆえ、図１２に示すように、ＳｉＧｅ層／エッチング液界面ではＳｉＧｅ層の酸化数が大きく、ＳｉＧｅ層は電気的にアノード電極のように振る舞い、（２）〜（４）式に示すように、ＩＶ++の形でエッチング液（以下、「溶液」ともいう。）に正孔を供給する。なお、Ｓｉ基板をＰ型にすれば、ＳｉからＳｉＧｅへの正孔移動はさらに増え、ＳｉＧｅ層の酸化数を高めることができる。
ＩＶ＋２ｈ+  ⇒  ＩＶ++ …（２）
ＩＶ++＋２ＯＨ-  ⇒  ＩＶＯ2＋Ｈ2 …（３）
ＩＶＯ2＋６ＨＦ  ⇒  Ｈ2ＩＶＦ6＋２Ｈ2Ｏ  …（４）
【０００８】
一方、Ｓｉ層では相対的に負電荷が多く、Ｓｉ層／溶液界面では、Ｓｉ層は電気的にカソード電極のように振る舞い、（５）式に示すように、ＮＯ2-の形で溶液に電子を供給する。
ＮＯ2  ＋  ｅ−  ⇒  ＮＯ2-  …（５）
従って、ＳｉＧｅ層の選択エッチングが生じるときは、図１２に示すように、ＳｉＧｅ層がアノード、Ｓｉ層がカソードの役割をして、電流（ホールｈ+）は、エッチング液⇒Ｓｉ層⇒ＳｉＧｅ層⇒エッチング液…の順で循環する。このため、ＳｉＧｅ層選択エッチングの選択比を向上するためには、下記ａ）、ｂ）が重要である。
ａ）ＳｉＧｅ層の酸化数（過剰ホール数）を高める。
ｂ）ＳｉＧｅ層がエッチング反応で、溶液中に取り出されたＳｉ++の正孔を、Ｓｉ層やＳｉ基板から補う。
【０００９】
また、Ｓｉ層／ＳｉＧｅ層（Ｇｅ濃度３７％、厚さ３０ｎｍ）／Ｓｉ基板からなる積層構造では、ＳｉＧｅ層のエッチングレートが０．０１μｍ／秒を超える。これは、ＳｉＧｅ層／溶液界面の単位面積当たりに流れる電流が、数十ｍＡ／ｃｍ2に達することを意味する。従って、ＳｉＧｅ層の高いエッチングスピードと高い選択性を確保するには、上記経路（即ち、エッチング液⇒Ｓｉ層⇒ＳｉＧｅ層⇒エッチング液  …）で大きな電流が循環するための通路が必要であり、そのためには下記ｃ）、ｄ）が重要となる。
ｃ）Ｓｉ層／溶液界面及びＳｉ基板／溶液界面での電流通路の確保
ｄ）Ｓｉ層／ＳｉＧｅ層界面での電流通路の確保
【００１０】
さらに、ＳｉＧｅ層が無くなった後は、ＳｉからＳｉＧｅに電流（正孔）を供給することができなくなるため、Ｓｉ層やＳｉ基板のホールが増加する。従って、Ｓｉ層／溶液界面やＳｉ基板／溶液界面では、カソードのみならず、アノード・カソード両方の役割がランダムに可能となり、Ｓｉ層やＳｉ基板においても酸化・エッチングが進んでしまう。
このようなＳｉ層やＳｉ基板のエッチングを抑制するためには、Ｓｉ層の電子数を高め、その酸化数を低くすることが重要である。本発明はこのような知見に基づいてなされたものである。
【００１１】
〔発明１〕  即ち、発明１の半導体装置の製造方法は、Ｐ型の半導体基板上にＰ型又はイントリンジックの第１半導体層を形成する工程と、前記第１半導体層上にＮ型の第２半導体層を形成する工程と、前記第２半導体層下の前記第１半導体層をエッチングして除去することにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とするものである。
ここで、「Ｐ型のＳｉ基板」とは、ボロン等のＰ型不純物を含むことにより導電型がＰ型となっているＳｉ基板のことである。「Ｐ型のＳｉＧｅ層」とは、ボロン等のＰ型不純物を含むことにより導電型がＰ型となっているＳｉＧｅ層のことである。「イントリンジック（ｉｎｔｒｉｎｓｉｃ）のＳｉＧｅ層」とは、ボロン等のＰ型不純物や、リン、ヒ素等のＮ型不純物をほとんど含まない、高純度のＳｉＧｅ層のことである。真性ＳｉＧｅ層とも呼ぶ。「Ｎ型のＳｉ層」とは、リン、ヒ素等のＮ型不純物を含むことにより導電型がＮ型となっているＳｉ層のことである。
【００１２】
発明１の半導体装置の製造方法によれば、ＳｉＧｅ層を選択的にエッチングして除去する際に、Ｐ型のＳｉ基板からＳｉＧｅ層にホールを供給することができ、ＳｉＧｅ層のエッチングを促すことができる。また、Ｎ型のＳｉ層においてホールは少数キャリアであり、ホールの供給先であるＳｉＧｅ層を完全に除去した後も、ＨＮＯ3からホールの供給は少なく、Ｓｉ層にホールが蓄積されることはない。従って、Ｓｉ層のエッチングを抑制することができ、その意図しない削れを少なくすることができる。これにより、Ｓｉ層の膜厚の均一性を向上させることができる。
【００１３】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記空洞部を形成する工程では、前記第２半導体層が形成された前記半導体基板を暗室に配置し、前記第１半導体層をエッチングして除去することを特徴とするものである。ここで、「暗室」とは、白色若しくは１μｍ以下の波長を有する光（以下、単に白色光ともいう。）が照射されない環境を意味する。
発明２の半導体装置の製造方法によれば、暗室にてＳｉＧｅ層のエッチング処理が行われるため、Ｓｉ層においてホールの発生確率を低くすることができる。従って、Ｓｉ層のエッチングをさらに抑制することができ、その意図しない削れをよりいっそう少なくすることができる。
【００１４】
〔発明３〕  発明３の半導体装置の製造方法は、高抵抗の半導体基板上にイントリンジックの第１半導体層を形成する工程と、前記第１半導体層上にＮ型の第２半導体層を形成する工程と、前記第２半導体層下の前記第１半導体層をエッチングして除去することにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とするものである。ここで、「高抵抗のＳｉ基板」とは、ボロン等のＰ型不純物や、リン、ヒ素等のＮ型不純物の含有量が少なく、イントリンジックに近い高抵抗を有するＳｉ基板のことである（但し、イントリンジックと比べれば、上記の不純物を多く含み、抵抗も低い。）。
発明３の半導体装置の製造方法によれば、発明１と比べて、Ｓｉ基板からＳｉＧｅ層へのホールの供給能力が小さいため、ＳｉＧｅ層のエッチングスピードは劣化する。但し、Ｓｉ層はＮ型であり、Ｓｉ層においてホールは少数キャリアである。従って、発明１と同様、ホールの供給先であるＳｉＧｅ層を完全に除去した後も、Ｓｉ層のエッチングを抑制することができ、その意図しない削れを少なくすることができる。これにより、Ｓｉ層の膜厚の均一性を向上させることができる。
【００１５】
〔発明４、５〕  発明４の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記空洞部を形成する工程では、前記半導体基板の裏面に、白色若しくは１μｍ以下の波長を有する光を照射しながら、前記第１半導体層をエッチングして除去することを特徴とするものである。
発明５の半導体装置の製造方法は、発明３の半導体装置の製造方法において、前記空洞部を形成する工程では、前記第２半導体層の表面に、白色若しくは１μｍ以下の波長を有する光を照射しながら、前記第１半導体層をエッチングして除去することを特徴とするものである。
【００１６】
発明４、５の半導体装置の製造方法によれば、上記光の照射により、Ｓｉ基板或いはＳｉ層にて電子・ホール対が発生する。そして、発生したホールをＳｉＧｅ層に供給することができるので、ＳｉＧｅ層のエッチングを促すことができる。
なお、ホールの供給先であるＳｉＧｅ層を完全に除去した後は、Ｓｉ層のホールはＳｉＧｅ層に移動することができないが、Ｓｉ層に残されたホールは当該Ｓｉ層の多数キャリアである電子と再結合して消滅する。また、ＨＮＯ3からＮ型Ｓｉへのホールの供給も少ない。従って、ＳｉＧｅ層を完全に除去した後も、Ｓｉ層のエッチングを抑制することができ、その意図しない削れを少なくすることができる。
【００１７】
〔発明６、７〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記空洞部を形成する工程では、少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液を用いて、前記第１半導体層を電気化学的にエッチングして除去することを特徴とするものである。ここで、「電気化学的」とは、エッチング液と被エッチング膜との間でホール、電子のやり取りを行うことであり、例えば図１２に示したようなメカニズムを指す。
発明７の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記空洞部を形成する工程では、ＣＨ3ＣＯＯＨと、少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液を用いて、前記第１半導体層を電気化学的にエッチングして除去することを特徴とするものである。
【００１８】
〔発明８〜１０〕  発明８の半導体装置の製造方法は、発明１から発明７の何れか一の半導体装置の製造方法において、前記第２半導体層を形成する工程と、前記空洞部を形成する工程との間に、前記第２半導体層及び前記第１半導体層をエッチングして、前記第２半導体層及び前記第１半導体層を貫く第１溝を形成する工程と、前記第２半導体層を支持するための支持体を少なくとも前記第１溝に形成する工程と、少なくとも前記第２半導体層をエッチングして、前記第１半導体層を露出させる第２溝を形成する工程と、をさらに含むことを特徴とするものである。ここで、本発明の「支持体」は例えばシリコン酸化（ＳｉＯ2）膜若しくはシリコン窒化（Ｓｉ3Ｎ4）膜、又は、ポリシリコン（Ｐｏｌｙ−Ｓｉ）等の半導体膜からなる。
発明９の半導体装置の製造方法は、発明８の半導体装置の製造方法において、前記空洞部内に絶縁膜を形成して当該空洞部を埋め込む工程、をさらに含むことを特徴とするものである。
【００１９】
発明１０の半導体装置の製造方法は、発明８の半導体装置の製造方法において、前記空洞部を残しつつ、当該空洞部の内部に面する前記半導体基板の上面と前記第２半導体層の下面とに絶縁膜を形成する工程と、前記絶縁膜の形成後に、前記空洞部内に導電膜を形成して当該空洞部を埋め込む工程と、を含むことを特徴とするものである。
発明８〜発明１０の半導体装置の製造方法によれば、絶縁膜とＳｉ層とからなるＳＯＩ構造をＳｉ基板上の必要な場所にのみ形成することができる。また、発明１０の半導体装置の製造方法によれば、導電膜を例えばバックゲート電極として使用することができ、その場合は、バックゲートバイアスによりＭＯＳトランジスタ等の閾値電圧を制御することができる。
【００２０】
〔発明１１〕
発明１１の半導体装置の製造方法は、発明１０の半導体装置の製造方法において、前記導電膜を形成して前記空洞部を埋め込む工程の後で、前記第２半導体層にＭＯＳトランジスタを形成する工程と、前記ＭＯＳトランジスタのソース又はドレインのうちの少なくとも一方を部分的にエッチングして、前記導電膜を底面の一部とする第１の開口部を形成する工程と、前記第１の開口部を埋め込むように前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を部分的にエッチングして、前記導電膜を底面の一部とする第２の開口部を前記第１の開口部の内側に形成する工程と、前記第２の開口部に配線部材を埋め込む工程と、をさらに含むことを特徴とするものである。
【００２１】
発明１１の半導体装置の製造方法によれば、例えば、配線部材を介してバックゲート電極を層間絶縁膜上に引き出すことができ、引き出したバックゲート電極を任意の配線に接続することにより、バックゲート電極の電位を所望の値に設定することができる。一例を挙げると、任意の配線として、ＭＯＳトランジスタのゲート電極に繋がる配線、或いは、ＭＯＳトランジスタのソース又はドレインに繋がる配線等を選択することができる。その場合は、バックゲート電極の電位をゲート電位、或いは、ソース電位又はドレイン電位に設定することができる。
【００２２】
〔発明１２〕  発明１２の半導体装置の製造方法は、発明１から発明１１の何れか一の半導体装置の製造方法において、前記第１半導体層はＳｉＧｅを含み、前記半導体基板及び前記第２半導体層はＳｉを含むことを特徴とするものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態を図面を参照して説明する。
（１）第１実施形態
図１〜図８は、本発明の第１実施形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図８（ａ）は平面図、図１（ｂ）〜図８（ｂ）は図１（ａ）〜図８（ａ）をＡ１−Ａ´１〜Ａ８−Ａ´８線でそれぞれ切断したときの断面図である。また、図４（ｃ）〜図６（ｃ）は図４（ａ）〜図６（ａ）をＢ４−Ｂ´４〜Ｂ６−Ｂ´６線でそれぞれ切断したときの断面図である。
まず始めに、図１（ａ）及び（ｂ）において、導電型がＰ型のＳｉ基板（以下、Ｐ型Ｓｉ基板ともいう。）１上の全面に、導電型がＰ型或いはイントリンジックのＳｉＧｅ層１１を形成し、その上に導電型がＮ型のＳｉ層（以下、Ｎ型Ｓｉ層ともいう。）１３を形成する。これらＳｉＧｅ層１１及びＮ型Ｓｉ層１３はそれぞれの結晶構造が単結晶であり、例えばエピタキシャル成長法で連続して形成する。
【００２４】
次に、Ｐ型Ｓｉ基板１の上方全面にＳｉＯ2膜１７を形成し、その上にシリコン窒化（Ｓｉ3Ｎ4）膜１９を形成する。ＳｉＯ2膜１７及びＳｉ3Ｎ4膜１９の形成は例えばＣＶＤで形成する。そして、図２（ａ）及び（ｂ）に示すように、フォトリソグラフィー及びエッチング技術を用いて、Ｓｉ3Ｎ4膜１９、ＳｉＯ2膜１７、Ｎ型Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的にエッチングする。これにより、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、素子分離用の溝ｈを形成する。この溝ｈの一部（即ち、支持体の脚部が配置される部分）が、ＳＢＳＩ法における支持体穴となる。この溝ｈを形成する工程では、Ｐ型Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｐ型Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００２５】
次に、図３（ａ）及び（ｂ）に示すように、溝ｈを埋め込むようにしてＰ型Ｓｉ基板１上の全面にＳｉＯ2膜２１を形成する。このＳｉＯ2膜２１は例えばＣＶＤで形成する。次に、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィー及びエッチング技術を用いて、ＳｉＯ2膜２１を部分的にエッチングし、ＳｉＯ2膜２１、Ｓｉ3Ｎ4膜１９及びＳｉＯ2膜１７からなる支持体２２を形成すると共に、Ｐ型Ｓｉ基板１の表面を露出させる溝Ｈを形成する。ここで、ＳＯＩ領域及びＳｉＧｅダミー領域の溝Ｈは、後の工程でＳｉＧｅ層１１をエッチングする際に、エッチング液の導入口となる部分である。なお、この溝Ｈを形成する工程では、Ｐ型Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｐ型Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００２６】
次に、図４（ａ）〜（ｃ）において、溝Ｈを形成した後のＰ型Ｓｉ基板１を暗室に配置する。そして、この暗室において、溝Ｈを介して例えばフッ硝酸溶液をＮ型Ｓｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を電気化学的かつ選択的にエッチングして除去する。ここで、フッ硝酸溶液とは、少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液のことである。
これにより、図５（ａ）〜（ｄ）に示すように、Ｎ型Ｓｉ層１３とＰ型Ｓｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｎ型Ｓｉ層１３を残しつつＳｉＧｅ層１１だけをエッチングして除去することが可能である。空洞部２５の形成後、Ｎ型Ｓｉ層１３はその上面と側面とが支持体２２によって支えられることとなる。
【００２７】
次に、図６（ａ）〜（ｄ）に示すように、空洞部内に面したＰ型Ｓｉ基板１表面及びＮ型Ｓｉ層１３裏面を熱酸化して、空洞部内にＳｉＯ2膜（即ち、ＢＯＸ層）３１を形成する。そして、ＣＶＤなどの方法により、Ｐ型Ｓｉ基板１全面に絶縁膜３３（図７参照。）を成膜して溝Ｈを埋め込む。絶縁膜３３は、例えばＳｉＯ2膜やシリコン窒化（Ｓｉ3Ｎ4）膜である。次に、この絶縁膜３３及びその下のＳｉＯ2膜２１を例えばＣＭＰにより平坦化する。さらに、例えば熱リン酸を用いてＳｉ3Ｎ4膜１９をウェットエッチングする。そして、例えば希フッ酸溶液を用いてＳｉＯ2膜１７をウェットエッチングする。
これにより、図７（ａ）及び（ｂ）に示すように、Ｎ型Ｓｉ層１３上から絶縁膜３３等が完全に取り除かれて、Ｐ型Ｓｉ基板１上にＳｉＯ2膜３１及びＮ型Ｓｉ層１３からなるＳＯＩ構造を備えた、ＳＯＩ基板１０が完成する。溝Ｈに埋め込まれたＳｉＯ2膜３３や、溝ｈに埋め込まれたＳｉＯ2膜２１は、素子分離層として機能する。次に、ＳＯＩ基板１０のＮ型Ｓｉ層１３上にＭＯＳトランジスタを形成する。
【００２８】
即ち、図８（ａ）及び（ｂ）に示すように、Ｎ型Ｓｉ層１３の表面にゲート絶縁膜４１を形成する。ゲート絶縁膜４１は、例えば、熱酸化により形成されるシリコン酸化膜（ＳｉＯ2）若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜４１が形成されたＳＯＩ基板１０上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングして、ゲート電極４３を形成する。
【００２９】
次に、ゲート電極４３をマスクにＮ型Ｓｉ層１３に不純物をイオン注入し、熱処理を施して、ゲート電極の両側のＮ型Ｓｉ層１３にソース又はドレイン（以下、Ｓ／Ｄ層という。）４５を形成する。次に、ＳＯＩ基板１０上に層間絶縁膜（図示せず）を形成し、この層間絶縁膜を部分的にエッチングして、ゲート電極４３を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層４５を底面とする第２のコンタクトホール（図示せず）とを形成する。そして、これらコンタクトホールの内部にＡｌ配線又はプラグ電極等を形成する。これにより、ゲート電極４３とＳ／Ｄ層４５とが層間絶縁膜上に引き出されて、ＭＯＳトランジスタが完成する。
【００３０】
ところで、この第１実施形態では、Ｐ型Ｓｉ基板１上に、Ｐ型或いはイントリンジックのＳｉＧｅ層１１と、Ｎ型Ｓｉ層１３とをエピタキシャル成長後、支持体２２によりＮ型Ｓｉ層１３を保持する。そして、この状態のＰ型Ｓｉ基板を暗室（即ち、白色光が照射されない環境）に配置し、当該暗室において、少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液にてＳｉＧｅ層１１を電気化学的かつ選択的にエッチング除去している。これにより、Ｎ型Ｓｉ層のエッチングを十分に抑制することができ、その意図しない削れを十分に少なくすることができる。その理由は、以下の通りである。
【００３１】
図９は、Ｐ−Ｓｉ／ｉ−ＳｉＧｅ／Ｎ−Ｓｉ積層構造のバンドアライメント図である。Ｐ−ＳｉはＰ型Ｓｉのことであり、ｉ−ＳｉＧｅはイントリンジックＳｉＧｅのことであり、Ｎ−ＳｉはＮ型Ｓｉのことである。図９に示すように、Ｐ−Ｓｉとｉ−ＳｉＧｅのバンドオフセットは、伝導帯側で小さく、価電子帯側で大きい。第１実施形態では、Ｓｉ基板１はＰ型ゆえにＳｉ基板１にホールが多数存在しており、Ｓｉ基板１とＳｉＧｅ層１１とが接触している状態では、Ｓｉ基板１からＳｉＧｅ層１１にホールが供給される。白色光が存在する環境（以下、非暗室という。）はもちろんのこと、電子・ホール対が発生しにくい暗室においても、室温であればＳｉ基板１からＳｉＧｅ層１１にホールが供給される。  一方、図９に示すように、ｉ−ＳｉＧｅとＮ−Ｓｉとの間では、伝導帯側のバンドオフセットがほとんど無いため、Ｎ−ＳｉからＳｉＧｅへの電子拡散は非常に小さい。すなわち、Ｐ−Ｓｉからｉ−ＳｉＧｅにホールが拡散供給され、ｉ−ＳｉＧｅのＰ−Ｓｉ／ｉ−ＳｉＧｅ界面領域にホールが蓄積され、Ｐ−Ｓｉ／ｉ−ＳｉＧｅ／Ｎ−Ｓｉ間のＦｅｒｍｉ準位が一致する。
【００３２】
このため、第１実施形態において、ホールが蓄積されたＳｉＧｅ層１１はアノードと同じ役割をし、ＳｉＧｅ層１１がエッチング除去される。一方、Ｐ型Ｓｉ基板１とＮ型Ｓｉ層１３はカソードの役割をし、エッチング液からホールを受け取り、ＳｉＧｅ層１１にホールを供給する。このため、Ｐ型Ｓｉ基板１とＮ型Ｓｉ層１３とにおいては、ホール（結合電子欠如）が少なく、ＳｉＧｅ層１１を除去する際のＳｉのエッチング量は非常に小さいものとなる。
また、Ｓｉ層１３が種々のパターン形状を持つため、通常は、ＳｉＧｅエッチング除去のマージンを考慮し、オーバーエッチングを行っている。即ち、ＳｉＧｅ層１１を除去した後も、空洞部２５の内部に面するＰ型Ｓｉ基板１の表面とＳｉ層１３の裏面はエッチング液にさらされることになる。
【００３３】
このとき、Ｓｉ層１３はＮ型ゆえに電子が多数存在しており、少数キャリアであるホールは少ないものとなっている。また、この第１実施形態では、ＳｉＧｅエッチング除去が暗室にて行われるため、電子・ホール対が発生しにくい状態となっている。つまり、Ｎ型Ｓｉ層１３においては、その導電型Ｎの選択と暗室処理とにより、少数キャリアであるホールの発生確率が低くなっている。さらに、Ｎ型Ｓｉ層１３の場合には、Ｐ型やイントリンジック型Ｓｉに比べると、ＨＮＯ3からホールが注入されにくい。このため、Ｎ型Ｓｉ層１３のエッチング量は、ＳｉＧｅ層１１を除去した後（即ち、オーバエッチング時）も無視できる程度であり、長時間エッチング処理を行った場合でもＮ型Ｓｉ層１３のエッチング量を数ｎｍ以下に抑えることができる。
【００３４】
なお、図９ではＳｉＧｅ層がイントリンジック（ｉ−）の場合について説明したが、上記のバンドオフセット及び電荷授受の傾向はＳｉＧｅ層がイントリンジックではなく、Ｐ型の場合も同様である。
このように、本発明の第１実施形態によれば、ＳｉＧｅ層１１を選択的にエッチングして除去する際に、Ｐ型Ｓｉ基板１からＳｉＧｅ層１１にホールを供給することができ、ＳｉＧｅ層１１のエッチングを促すことができる。また、Ｎ型Ｓｉ層１３においてホールは少数キャリアであり、しかも、暗室で処理されるため、ホールの供給先であるＳｉＧｅ層１１を完全に除去した後も、Ｓｉ層１３にホールが蓄積されることはない。従って、Ｓｉ層のエッチングを十分に抑制することができ、その意図しない削れを十分に少なくすることができる。これにより、Ｓｉ層１３の膜厚の均一性を向上させることができる。
この第１実施形態では、溝ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。また、ＳｉＯ2膜３１が本発明の「絶縁膜」に対応している。
【００３５】
（２）第２実施形態
上記の第１実施形態では、本発明の「Ｓｉ基板１」にＰ型のＳｉ基板１を用いる場合について説明したが本発明はこれに限られることはない。例えば、本発明の「Ｓｉ基板１」は高抵抗のＳｉ基板１であっても良い。即ち、図１０（ａ）に示すように、高抵抗Ｓｉ基板１上に、イントリンジックＳｉＧｅ層及びＮ型Ｓｉ層をエピタキシャル成長後、支持体によりＮ型Ｓｉ層を保持する。そして、この状態で少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液にてＳｉＧｅ層１１を電気化学的かつ選択的にエッチング除去しても良い。イントリンジックに近い高抵抗Ｓｉ基板１は、Ｐ型Ｓｉ基板１と比較して、ＳｉＧｅ層１１へのホール供給能力が小さいため、ＳｉＧｅ層のエッチングスピードは劣るが、Ｓｉ層１３はＮ型ゆえに電子が多数存在しており、少数キャリアであるホールは少ないものとなっている。従って、第１実施形態と同様、Ｎ型Ｓｉ層１３のエッチング量を数ｎｍ以下に抑えることができる。
【００３６】
また、この第２実施形態では、図１０（ａ）に示すように、ＳｉＧｅエッチング除去の際に、Ｓｉ基板１の裏面側から、又は／及び、Ｎ型Ｓｉ層１３の表面側から白色光を照射しても良い。これは、ＳｉＧｅ層１１のエッチングスピードの劣化を挽回するためである。上記のエッチング処理において、Ｓｉ基板１或いはＮ型Ｓｉ層に白色光を照射した場合には、図１０（ｂ）に示すように、Ｓｉ基板１或いはＮ型Ｓｉにおいて電子・ホール対が発生する。そして、発生した電子・ホール対のうち、電子はＨＮＯ3に供給され、ホールはＳｉＧｅ層１１に運ばれるので、ＳｉＧｅ層１１のエッチングスピードを高めることができる。なお、ＳｉＧｅ層１１を除去した後（即ち、オーバエッチング時）も、空洞部２５の内部に面するＳｉ基板１の表面とＮ型Ｓｉ層の裏面はエッチング液にさらされる。このとき、Ｎ型Ｓｉ層１３において白色光の照射により発生したホールは、Ｎ型Ｓｉ層１３に注入されたホールは、（既に除去された）ＳｉＧｅ層１１には移動できないものの、Ｎ型Ｓｉ層１３の多数キャリアである電子と再結合して消滅することとなる。このため、ＳｉＧｅ層１１を除去した後も、Ｎ型Ｓｉ層１３のエッチング量を少なく抑えることができる。
【００３７】
このように、本発明の第２実施形態によれば、第１実施形態と同様、Ｎ型Ｓｉ層１３においてホールは少数キャリアであり、ホールの供給先であるＳｉＧｅ層１１を完全に除去した後も、Ｓｉ層１３にホールが蓄積されることはない。また、エッチングスピードの向上等を目的に白色光を照射した場合でも、発生したホールは多数キャリアである電子と再結合して消滅することとなるので、Ｓｉ層１３にホールは蓄積されない。従って、第１実施形態と同様の効果を得ることができる。
この第２実施形態における本発明との対応関係は、第１実施形態と同じである。
【００３８】
（３）第３実施形態
上述の第１、第２実施形態では、Ｓｉ基板１上にＳｉＯ2膜３１を介してＳｉ層１３を配置する場合について説明した。ＳＢＳＩ法を用いることにより、ＳｉＯ2膜３１とＳｉ層１３とからなるＳＯＩ構造をＳｉ基板１上の必要な場所にのみ形成することができる。しかしながら、本発明のＳＯＩ構造はこれに限られることはない。例えば、Ｓｉ基板１上に、ＳｉＯ2膜５１と、ポリシリコン膜５３と、ＳｉＯ2膜５１と、Ｓｉ層１３とを順次配置したＳＯＩ構造であっても良い。このような構造であれば、ポリシリコン膜５３をバックゲート電極に用いることができる。
【００３９】
図１１（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。図１１において、図１〜図８と同一の構成を有する部分には、同一の符号を付し、その詳細な説明は省略する。
図１１（ａ）において、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する工程までは、第１実施形態と同じである。この第３実施形態では、空洞部２５の形成後、Ｓｉ基板１を熱酸化して空洞部２５の内部に面するＳｉ基板１の上面及びＳｉ層１３の下面にそれぞれＳｉＯ2膜５１を形成する。続いて、図１１（ａ）に示すように、例えば、Ｓｉ基板１上にポリシリコン膜５３を形成して空洞部を完全に埋め込むと共に、ポリシリコン膜５３にｐ型不純物又はｎ型不純物を導入する。ポリシリコン膜５３の形成は例えばＣＶＤで行い、ポリシリコン膜５３へのｐ型不純物又はｎ型不純物の導入は例えばｉｎ−Ｓｉｔｕで行う。
【００４０】
なお、本発明では、ポリシリコン膜の代わりに、例えば金属膜を用いて空洞部２５を埋め込んでも良い。これにより、空洞部２５内にポリシリコン膜５３又は金属膜からなるバックゲート電極を形成することができる。
次に、ポリシリコン膜５３に対して例えば異方性のエッチングを行い、空洞部以外のＳｉ基板１上からポリシリコン膜５３を取り除く。そして、Ｓｉ基板１上にＳｉＯ2膜３３（図７参照。）を形成してＳｉＧｅエッチング除去用の溝を完全に埋め込む。次に、Ｓｉ基板１上のＳｉＯ2膜３３を例えばＣＭＰにより平坦化しながら除去し、さらに、Ｓｉ3Ｎ4膜１９（図６参照。）、ＳｉＯ2膜１７（図６参照。）をエッチングして除去し、Ｓｉ層１３の表面を露出させる。Ｓｉ3Ｎ4膜１９及びＳｉＯ2膜１７のエッチング方法は例えば第１実施形態と同じである。これにより、バルクのＳｉ基板１上に、ＳｉＯ2膜５１と、ポリシリコン膜５３と、ＳｉＯ2膜（即ち、ＢＯＸ層）５１と、Ｓｉ層（即ち、ＳＯＩ層）１３とからなるＳＯＩ構造を有するＳＯＩ基板１０´が完成する。
【００４１】
次に、このＳＯＩ基板１０´にＭＯＳトランジスタを形成する。即ち、図１１（ａ）に示すように、Ｓｉ層１３の表面にゲート絶縁膜４１を形成する。次に、このゲート絶縁膜４１が形成されたＳＯＩ基板１０´上の全面にポリシリコン膜を形成する。第１実施形態と同様、ポリシリコン膜にはｐ型不純物又はｎ型不純物を導入する。次に、フォトリソグラフィー技術とエッチング技術により、ポリシリコン膜を部分的にエッチングして、ゲート絶縁膜４１上にゲート電極４３を形成する。その後、第１実施形態と同様、例えばゲート電極４３をマスクにＳｉ層１３に不純物をイオン注入し、熱処理を施して、ゲート電極４３の両側のＳｉ層１３にＳ／Ｄ層４５を形成する。
【００４２】
次に、図１１（ａ）に示すように、フォトリソグラフィー及びエッチング技術により、Ｓ／Ｄ層４５のうちの少なくとも一方を部分的にエッチングして、ポリシリコン膜５３を底面の一部とする開口部ｈ１を形成する。次に、この開口部ｈ１を埋め込むようにＳＯＩ基板１０´上に層間絶縁膜を形成する。層間絶縁膜は例えばＳｉＯ2膜である。そして、層間絶縁膜の表面を例えばＣＭＰにより平坦化する。次に、図１１（ｂ）に示すように、層間絶縁膜６１を部分的にエッチングして、ゲート電極４３を底面とする第１のコンタクトホール（図示せず）と、Ｓ／Ｄ層４５を底面とする第２のコンタクトホールＨ２と、ポリシリコン膜５３を底面とする第３のコンタクトホールＨ３とを形成する。ここで、コンタクトホールＨ３は、層間絶縁膜６１によって埋め込まれている開口部ｈ１の内側に形成する。その後、コンタクトホールＨ２、Ｈ３等の内部に配線部材（例えば、Ａｌ配線又はプラグ電極等）をそれぞれ形成する。これにより、ポリシリコン膜５３を層間絶縁膜６１上に引き出すことができ、Ａｌ配線又はプラグ電極を介して、ポリシリコン膜５３の電位を所望の値に設定することができる。
【００４３】
例えば、Ａｌ配線又はプラグ電極を介して、層間絶縁膜６１上に引き出したポリシリコン膜５３を（同じく層間絶縁膜６１上に形成される）任意の配線に接続することにより、ポリシリコン膜５３の電位を所望の値に設定することができる。一例を挙げると、任意の配線として、ＭＯＳトランジスタのゲート電極43に繋がる配線、或いは、ＭＯＳトランジスタのＳ／Ｄ層４５の一方に繋がる配線を選択することができる。その場合は、ポリシリコン膜５３の電位をゲート電位、或いは、ソース電位又はドレイン電位に設定することができる。
このように、本発明の第３実施形態によれば、ＳｉＯ2膜５１と、ポリシリコン膜５３と、ＳｉＯ2膜（即ち、ＢＯＸ層）５１と、Ｓｉ層（即ち、ＳＯＩ層）１３とからなるＳＯＩ構造をＳｉ基板１上の必要な場所にのみ形成することができる。また、ポリシリコン膜５３を例えばバックゲート電極として使用することができ、その場合は、バックゲートバイアスによりＭＯＳトランジスタ等の閾値電圧を制御することができる。
【００４４】
この第３実施形態では、ＳｉＯ2膜５１が本発明の「絶縁膜」に対応し、ポリシリコン膜５３が本発明の「導電膜」に対応している。また、開口部ｈ１が本発明の「第１の開口部」に対応し、コンタクトホールＨ３が本発明の「第２の開口部」に対応している。その他の対応関係は第１、第２実施形態と同じである。
なお、上記の第１〜第３実施形態では、ＳｉＧｅ層１１をエッチングするために使用する薬液（即ち、エッチング液）としてフッ硝酸溶液を用いる場合について説明したが、本発明で使用可能なエッチング液はこれに限られることはない。上記エッチング液として、例えば、ＣＨ3ＣＯＯＨと、少なくともＨＦ又はＮＨ4Ｆのいずれか一方と、ＨＮＯ3及びＨ2Ｏを含むエッチング液を使用しても良い。このようなエッチング液でも、ＳｉＧｅの方がＳｉよりもエッチングレートが大きいので、Ｓｉ層１３を残しつつＳｉＧｅ層１１だけをエッチングして除去することが可能である。
【図面の簡単な説明】
【００４５】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】Ｐ−Ｓｉ／ｉ−ＳｉＧｅ／Ｎ−Ｓｉ積層構造のバンドアライメントを示す図。
【図１０】第２実施形態に係る半導体装置の製造方法及びバンドアライメントを示す図。
【図１１】第３実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明者が見出したＳｉＧｅ層のエッチングメカニズムを示す図。
【図１３】ｉ−ＳｉＧｅ及びｉ−Ｓｉのエネルギー準位の違いを示す図。
【符号の説明】
【００４６】
１  Ｓｉ基板、１１  ＳｉＧｅ層、１３  Ｓｉ層（ＳＯＩ層）、１７、２１、３３  ＳｉＯ2膜、１９  Ｓｉ3Ｎ4膜、２２  支持体、２５  空洞部、３１、５３  ＳｉＯ2膜（ＢＯＸ層）、４１  ゲート絶縁膜、４３  ゲート電極、４５  Ｓ／Ｄ層、５５  ポリシリコン膜、ｈ、Ｈ  溝、ｈ１  開口部、Ｈ２、Ｈ３  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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