(57)【要約】【課題】標準セルの不要な配線を削除して、プロセスマージンが厳しくなる配置配線を行った場合でも、歩留まりの低下を抑えることを可能にする。【解決手段】標準セル配置工程で配置した標準セルの入出力端に、配置配線工程で配線を接続するように配置し、上記入出力端における配線が接続された対象配線が削除可能か否かをビア接続判定工程でビアの接続の有無で判定し、さらに配線判定工程で削除対象の対象配線の線幅および隣接配線との間隔により削除の可否を判定して、削除可能な対象配線は配線削除工程で削除し、一方、上記入出力端に接続する配線がデザインルールを満たしているか否かをデザインルール判定工程で判定し、デザインルールを満たしていない配線を配線修正工程で修正することを特徴とする。【選択図】図１
2009094431.tif 000002
【特許請求の範囲】
【請求項１】
標準セルを生成して配置する標準セル配置工程と、
前記標準セルの入出力端に接続する配線を配置する配置配線工程と、
前記配置配線工程で配置された前記標準セルの入出力端における削除が検討される対象配線が上層配線との接続を考慮している配線か否かを判断するビア接続判定工程と、
前記ビア接続判定工程で、前記対象配線が上層配線との接続を考慮している配線ではないと判定された場合に、前記配線を配置したことにより前記対象配線の線幅および隣接配線との間隔が規定値以上になるか否かを判定する配線判定工程と、
前記配線判定工程で前記対象配線の線幅および隣接配線との間隔が規定値より小さいと判定された場合に、前記対象配線を削除する配線削除工程と、
前記ビア接続判定工程で、前記対象配線が上層配線との接続を考慮している配線と判定された場合に、および前記配線判定工程で前記対象配線の線幅および隣接配線との間隔が規定値以上あると判定された場合に、前記配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、
前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、デザインルールを満たすように前記配線を修正する配線修正工程とを有し、
前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で配線を修正した後に終了する
ことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項２】
前記配線削除工程で前記対象配線を削除した領域に冗長ビアおよび該冗長ビアに接続するビア接続配線を配置する冗長ビア配置工程を有する
を有することを特徴とする請求項１記載の半導体集積回路のレイアウト設計方法。
【請求項３】
前記配線判定工程は、
前記対象配線と隣接配線との間隔が規定値以上になるか否かを判定する間隔判定工程と、
前記間隔判定工程後に前記対象配線の線幅が規定値以上になるか否かを判定する線幅判定工程とを有し、
前記間隔判定工程で前記対象配線の隣接配線との間隔が規定値以上あると判定された場合には、前記対象配線は削除対象ではないと判定し、
前記線幅判定工程で前記対象配線の線幅が規定値以上あると判定された場合には、前記対象配線は削除対象ではないと判定し、
前記間隔判定工程で前記対象配線の隣接配線との間隔が規定値未満であると判定された場合には、前記対象配線は削除対象であると判定し、
前記線幅判定工程で前記対象配線の線幅が規定値未満であると判定された場合には、前記対象配線は削除対象であると判定する
ことを特徴とする請求項１記載の半導体集積回路のレイアウト設計方法。
【請求項４】
標準セルを生成して配置する標準セル配置工程と、
前記標準セルの入出力端に接続する配線を配置する配置配線工程と、
前記配置配線工程で前記配線が配置された前記標準セルの入出力端の配線において上層配線との接続を考慮していない配線を対象配線とし、該対象配線と隣接する隣接配線との間隔が規定値以上になるか否かを判定する対象配線判定工程と、
前記対象配線判定工程で前記対象配線と隣接配線との間隔が規定値より小さいと判定された場合で、ビアと重なっている部分を除いた前記対象配線を削除配線とし、該削除配線を削除しても前記標準セルの配線全体によって配線の最小面積を確保しているか否かを判定する配線面積判定工程と、
前記配線面積判定工程で該削除配線を削除しても前記標準セルの配線全体によって配線の最小面積を確保している場合に、前記削除配線を削除する配線削除工程と、
前記対象配線判定工程で前記対象配線と隣接配線との間隔が規定値以上あると判定された場合に、および前記配線面積判定工程で該削除配線を削除しても前記標準セルの配線全体によって配線の最小面積を確保していない場合には、前記配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、
前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、デザインルールを満たすように前記配線を修正する配線修正工程とを有し、
前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で配線を修正した後に終了する
ことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項５】
前記配線削除工程で前記削除対象配線を削除した領域に冗長ビアおよび該冗長ビアに接続するビア接続配線を配置する冗長ビア配置工程を有する
を有することを特徴とする請求項４記載の半導体集積回路のレイアウト設計方法。
【請求項６】
標準セルを生成して配置する標準セル配置工程と、
前記標準セルの入出力端に接続する配線を配置する配置配線工程と、
前記標準セルの配線が回路を構成する配線として必要か否かを判定する標準セル配線判定工程と、
前記標準セル配線判定工程で回路を構成する配線として不要と判定された配線を削除配線として削除する配線削除工程と、
前記標準セル配線判定工程で回路を構成する配線として必要と判定された場合、前記配置された配線の形状を最適化するか否かを判定する最適化判定工程と、
前記最適化判定工程で前記配線の形状を最適化すると判定された場合に、前記配線の形状を最適化する配線最適化工程と、
前記配線最適化工程で前記配線の形状を最適化した場合に、および前記最適化判定工程で前記配線の形状を最適化する必要がないと判定された場合に、当該配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、
前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、前記配線を修正する配線修正工程とを有し、
前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で前記配線を修正した後に終了する
ことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項７】
前記配線削除工程で前記削除対象配線を削除した領域に冗長ビアおよび該冗長ビアに接続するビア接続配線を配置する冗長ビア配置工程を有する
ことを特徴とする請求項６記載の半導体集積回路のレイアウト設計方法。
【請求項８】
標準セルを生成して該標準セルの配線のうち配線の占める最小面積を確保するために生成された配線を削除する不要配線削除工程と、
前記不要配線削除工程を行った前記標準セルを配置する標準セル配置工程と、
前記標準セルの入出力端に接続する配線を配置する配置配線工程と、
前記標準セルの配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、
前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、前記配線を修正する配線修正工程とを有し、
前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で配線を修正した後に終了する
ことを特徴とする半導体集積回路のレイアウト設計方法。
【請求項９】
前記不要配線削除工程で前記配線を削除した領域に冗長ビアおよび該冗長ビアに接続するビア接続配線を配置する冗長ビア配置工程を有する
ことを特徴とする請求項８記載の半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計方法に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路の開発期間の短縮化および開発コストの削減を実現するために、標準（スタンダード）セル方式を用いて半導体集積回路のレイアウト設計が行われている。標準セル方式とは、あらかじめレイアウトされているＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ等の登録済みのセルを配置して相互配線する方式のことである。
【０００３】
一般に、複数の標準セルの配置、および、それらの標準セル間の配線は、配置配線（Ｐ＆Ｒ：Place and route）ツールを用いて行われる。配置配線ツールは、ライブラリに登録されている標準セルの情報、および、標準セル間の接続情報を表すネットリストに基づいて、複数の標準セルの配置、および、それらの標準セル間の配線を決定する。その際に、標準セル内の配線と標準セル外の配線とを接続するための入力端子及び出力端子の接続位置も決定される。
【０００４】
ここで、上記配置配線ツールは、レイアウトの設計規則を表すデザインルールに基づいて、半導体集積回路における配置・配線の設計を行う。さらに、歩留まりを高めるために配置配線ツールで冗長ビア（Ｖｉａ）を配置することもしている。
【０００５】
しかしながら、標準セル設計時には必要だったレイアウトも、接続されたときに付加されるレイアウトにより必要なくなるケースが生じる。本来なら必要のないレイアウトが残ってしまうため、ウェハ上のダスト等の欠陥（Ｄｅｆｅｃｔ）によりショートしてしまう懸念が増え、歩留まり低下の要因になる可能性がある。また、必要ないレイアウトにより配線をひきたい場所にひけなくなり、遠回りをする必要があり、チップ面積が広くなるなど配線性が悪くなるケースがある。
【０００６】
このように従来、図１６に示すように、標準セル１１１の段階ではデザインルール（例えば配線の最小必要面積）を守るために、ビア（Ｖｉａ）１２２一つに対して必要以上の配線１２１を引いている。その配線が配置配線時に有効に使われるのが理想だが、図１７および図１８に示すように、Ｙ方向に配置された標準セル１１１に対して、Ｘ方向に配線１３１を配置することもあり、必要のない配線１２１Ｌが発生する場合が生じる。
【０００７】
また、ビアがない場合でも、最小スペース間隔でレイアウトされている場合、必要でもないパターンによって、配線のオープン（断線）やショート（短絡）の不良となる危険領域（クリティカルエリア）が増え、ダスト等の欠陥（Ｄｅｆｅｃｔ）が発生した場合にショートが発生する確率が増える。例えば、シミュレーションした結果、図１９に示すように、配置配線によって標準セル１１１の入出力端に配置された配線１３１により、その配線１３１に連続する標準セルの配線１２１Ｌが太る。このため、上記配線１２１Ｌはこれに隣接する配線１２１Ｂとショートする確率が増加する。
【０００８】
また、配置配線時にデザインルールを違反した場合、標準セルを自動修正する方法が提案されている（例えば、特許文献１参照）。この技術はデザインルールを満たさない場合にのみ、レイアウトを変更している。その場合、デザインルールを満たしていればレイアウト修正はされない。このため、プロセスマージンが厳しくなる配置配線（Ｐ＆Ｒ）を行った場合に、歩留まりの低下は避けられない。
【０００９】
【特許文献１】特開２００５−６４３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、プロセスマージンが厳しくなる配置配線（Ｐ＆Ｒ）を行った場合に、歩留まりの低下は避けられない点である。
【００１１】
本発明は、標準セルの不要な配線を削除して、プロセスマージンが厳しくなる配置配線（Ｐ＆Ｒ）を行った場合でも、歩留まりの低下を抑えることを可能にする。
【課題を解決するための手段】
【００１２】
本発明の半導体集積回路のレイアウト設計方法（第１レイアウト設計方法）は、標準セルを生成して配置する標準セル配置工程と、前記標準セルの入出力端に接続する配線を配置する配置配線工程と、前記配置配線工程で配置された前記標準セルの入出力端における削除が検討される対象配線が上層配線との接続を考慮している配線か否かを判断するビア接続判定工程と、前記ビア接続判定工程で、前記対象配線が上層配線との接続を考慮している配線ではないと判定された場合に、前記配線を配置したことにより前記対象配線の線幅および隣接配線との間隔が規定値以上になるか否かを判定する配線判定工程と、前記配線判定工程で前記対象配線の線幅および隣接配線との間隔が規定値より小さいと判定された場合に、前記対象配線を削除する配線削除工程と、前記ビア接続判定工程で、前記対象配線が上層配線との接続を考慮している配線と判定された場合に、および前記配線判定工程で前記対象配線の線幅および隣接配線との間隔が規定値以上あると判定された場合に、前記配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、前記配線を修正する配線修正工程とを有し、前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で配線を修正した後に終了することを特徴とする。
【００１３】
上記第１レイアウト設計方法では、配置配線工程中、もしくは配置配線工程後に、標準セルの段階でデザインルールを守るためだけに付加されていた対象配線を、ビア接続判定工程で配置配線される配線とは別の上層配線と接続されるビアの有無を判定し、配線判定工程で隣接配線との間隔等を判定し、それらから鑑みて冗長なものは、配線削除工程でデザインから削除する。
【００１４】
本発明の半導体集積回路のレイアウト設計方法（第２レイアウト設計方法）は、標準セルを生成して配置する標準セル配置工程と、前記標準セルの入出力端に接続する配線を配置する配置配線工程と、前記配置配線工程で前記配線が配置された前記標準セルの入出力端の配線において上層配線との接続を考慮していない配線を対象配線とし、該対象配線と隣接する隣接配線との間隔が規定値以上になるか否かを判定する対象配線判定工程と、前記対象配線判定工程で前記対象配線と隣接配線との間隔が規定値より小さいと判定された場合で、ビアと重なっている部分を除いた前記対象配線を削除配線とし、該削除配線を削除しても前記標準セルの配線全体によって配線の最小面積を確保しているか否かを判定する配線面積判定工程と、前記配線面積判定工程で該削除配線を削除しても前記標準セルの配線全体によって配線の最小面積を確保している場合に、前記削除配線を削除する配線削除工程と、前記対象配線判定工程で前記対象配線と隣接配線との間隔が規定値以上あると判定された場合に、および前記配線面積判定工程で該削除配線を削除しても前記標準セルの配線全体によって配線の最小面積を確保していない場合には、前記配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、デザインルールを満たすように前記配線を修正する配線修正工程とを有し、前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で配線を修正した後に終了することを特徴とする。
【００１５】
上記第２レイアウト設計方法では、配置配線工程で配線が配置された標準セルの入出力端の配線において上層配線との接続を考慮していない配線を対象配線とし、対象配線判定工程で該対象配線と隣接する隣接配線との間隔が規定値以上になるか否かを判定し、配線判定工程で隣接配線との間隔等を判定し、それらから鑑みて冗長なものは、配線削除工程でデザインから削除する。
【００１６】
本発明の半導体集積回路のレイアウト設計方法（第３レイアウト設計方法）は、標準セルを生成して配置する標準セル配置工程と、前記標準セルの入出力端に接続する配線を配置する配置配線工程と、前記標準セルの配線が回路を構成する配線として必要か否かを判定する標準セル配線判定工程と、前記標準セル配線判定工程で回路を構成する配線として不要と判定された配線を削除配線として削除する配線削除工程と、前記標準セル配線判定工程で回路を構成する配線として必要と判定された場合、前記配置された配線の形状を最適化するか否かを判定する最適化判定工程と、前記最適化判定工程で前記配線の形状を最適化すると判定された場合に、前記配線の形状を最適化する配線最適化工程と、前記配線最適化工程で前記配線の形状を最適化した場合に、および前記最適化判定工程で前記配線の形状を最適化する必要がないと判定された場合に、当該配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、前記配線を修正する配線修正工程とを有し、前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で配線を修正した後に終了することを特徴とする。
【００１７】
上記第３レイアウト設計方法では、配置配線工程で配線が配置された標準セルの入出力端の配線において、標準セル配線判定工程で標準セルの配線が回路を構成する配線として必要か否かを判定し、回路として必要のない配線を抽出する。そして回路を構成する配線として不要と判定された配線を削除配線として配線削除工程でデザインから削除する。また、回路を構成する配線として必要と判定された場合、前記配置された配線の形状を最適化し、さらにデザインルールを満たすように修正して、いわゆるビアかぶり、光近接効果補正（ＯＰＣ）にやさしくなるような最適な形状に変更する。
【００１８】
本発明の半導体集積回路のレイアウト設計方法（第４レイアウト設計方法）は、標準セルを生成して該標準セルの配線のうち配線の占める最小面積を確保するために生成された配線を削除する不要配線削除工程と、前記不要配線削除工程を行った前記標準セルを配置する標準セル配置工程と、前記標準セルの入出力端に接続する配線を配置する配置配線工程と、前記標準セルの配線がデザインルールを満たしているか否かを判定するデザインルール判定工程と、前記デザインルール判定工程でデザインルールを満たしていないと判定された場合に、前記配線を修正する配線修正工程とを有し、前記デザインルール判定工程でデザインルールを満たしていると判定された場合および前記配線修正工程で配線を修正した後に終了することを特徴とする。
【００１９】
上記第４レイアウト設計方法では、初めに、不要配線削除工程で、標準セルを生成して該標準セルの配線のうち配線の占める最小面積を確保するために生成された配線が削除される。その後、デザインルールを満たしていない配線について修正することで、デザインルールを満たすようにしている。したがって、標準セル配置時に、レイアウトする配線に必要な最小面積を考慮せず、ビアに接続するのに必要な配線のみで設計することができるので、配置配線時に無駄な配線が無い状態で配線を配置することが可能になる。
【発明の効果】
【００２０】
本発明の半導体集積回路の第１レイアウト設計方法は、配置配線後に、標準セルの段階で、上層配線との接続を考慮していないデザインルール（例えば配線の占める最小面積を確保すること）を守るためだけに付加されていた配線を対象配線とし、該対象配線を、ビアとの接続の有無、隣接配線との間隔から鑑みて冗長なものはデザインから削除するため、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００２１】
本発明の半導体集積回路の第２レイアウト設計方法は、配置配線後に、標準セルの段階で上層配線との接続を考慮していないデザインルール（例えば配線の占める最小面積を確保すること）を守るためだけに付加されていた配線を対象配線とし、該対象配線を隣接配線との間隔から鑑みて冗長なものはデザインから削除するため、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００２２】
本発明の半導体集積回路の第３レイアウト設計方法は、標準セルの段階で回路を構成する配線として必要のない配線を抽出し、その配線を削除配線として削除するため、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００２３】
本発明の半導体集積回路の第４レイアウト設計方法は、配置配線前に、標準セルの段階で上層配線との接続を考慮していないデザインルール（例えば配線の占める最小面積を確保すること）を守るためだけに付加されていた配線をデザインから削除するため、標準セル配置時に、レイアウトする配線に必要な最小面積を考慮せず、ビアに接続するのに必要な配線のみで設計することができるので、配置配線時に無駄な配線が無い状態で配線を配置することが可能になる。そのため、配置配線時に無駄な配線が無い状態で配置／配線できるので、レイアウト設計が容易になるという利点がある。また、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００２４】
さらに、各レイアウト設計方法では、配線を削除したことにより、先に述べたように、配線のオープン（断線）やショート（短絡）の不良となる危険領域（クリティカルエリア）が減ることで、歩留まりの向上が期待できるとともに、マスク補正が容易になる。また、配線を削除した領域に、配線を引きやすくなり、冗長ビアを追加することも可能になるｎので、さらなる歩留まりの向上が期待できるようになる。
【発明を実施するための最良の形態】
【００２５】
本発明の半導体集積回路のレイアウト設計方法（第１レイアウト設計方法）に係る一実施の形態（第１実施例）を、図１のフローチャート図にそって説明し、フローチャートの一部項目については図２〜図５の平面レイアウト図によって説明する。
【００２６】
図１に示すように、「標準セル配置工程」で、標準セルを生成して配置する。例えば、図２に示すような配線２１を有する標準セル１１を、図３に示すような半導体集積回路１のレイアウト設計位置に配置する。上記図２に示した標準セル１１は、一例であって、例えばＮＡＮＤ回路を構成するセル、ＡＮＤ回路を構成するセル、トランジスタをマトリックス状に配置したようなメモリセル等、種々の回路やメモリ構成を標準セル１１とすることができる。
【００２７】
次に「配置配線工程」で、上記標準セルの入出力端に接続する配線を配置する。すなわち、前記図２およびその部分拡大図である図４に示すように、標準セル１１の入出力端の配線２１Ａに接続する配線３１を配置する。このとき、配線３１のみならず、配線３１に接続するビア３２も同時に配置することが可能である。ここでは、ビア３２を含めて配線３１とする。
【００２８】
次に、上記「ビア接続判定工程」で、上記「配置配線工程」で配置された上記標準セルの入出力端における削除が検討される対象配線が上層配線との接続を考慮していない配線、例えばレイアウト上の配線の最小面積確保のための配線であると判定された場合、すなわち「接続なし」と判定された場合に、「配線判定工程」で、上記配線を配置したことにより上記対象配線の線幅および隣接配線との間隔が規定値以上になるか否かを判定する。すなわち、図５に示すように、上記配線３１を配置したことにより上記対象配線２１Ａの線幅Ｗおよび隣接配線との間隔Ｄが変化するため、上記対象配線２１Ａの線幅Ｗおよび隣接配線との間隔Ｄが規定値以上になるか否かを判定する。
【００２９】
次に、上記「配線判定工程」で、上記対象配線の線幅および隣接配線との間隔が規定値より小さいと判定された場合、すなわち「削除あり」と判定された場合に、「配線削除工程」で、上記対象配線を削除する。すなわち、前記図５において、上記対象配線２１Ａと隣接配線との間隔Ｄが規定値未満の場合、上記対象配線２１Ａと隣接配線とがショート起こす懸念が起こるため、上記対象配線２１Ａを削除する。上記対象配線２１Ａを削除した後は、再び、上記「ビア接続判定工程」に進む。
【００３０】
一方、上記「ビア接続判定工程」で上記対象配線が上層配線との接続を考慮している配線であると判定された場合、すなわち「接続あり」と判定された場合に、および上記「配線判定工程」で上記対象配線の線幅および隣接配線との間隔が規定値以上ある、すなわち「削除なし」と判定された場合には、「デザインルール判定工程」で、上記配置された配線がデザインルールを満たしているか否かを判定する。すなわち、上記対象配線が隣接配線とショート懸念が無い間隔もしくは線幅を有する場合は、その対象配線をそのまま残し、上記配置された配線がデザインルールを満たしているか否かを判定する「デザインルール判定工程」に進む。
【００３１】
次に、上記「デザインルール判定工程」でデザインルールを満たしていないと判定された場合、すなわち「エラーあり」と判定された場合に、「配線修正工程」で上記配置された配線を修正する。
【００３２】
そして、上記「デザインルール判定工程」でデザインルールを満たしていると判定された場合、すなわち「エラーなし」と判定された場合に、および上記「配線修正工程」で配線を修正した後に、本レイアウト設計方法を終了する。
【００３３】
上記半導体集積回路の第１レイアウト設計方法では、「配置配線工程」中、もしくは「配置配線工程」後に、標準セルの段階でデザインルールを守るためだけに付加されていた対象配線を、「ビア接続判定工程」で配置配線される配線とは別の上層配線と接続されるビアの有無を判定し、「配線判定工程」で隣接配線との間隔等を判定し、それらから鑑みて冗長なものは、「配線削除工程」でデザインから削除する。このため、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００３４】
上記半導体集積回路の第１レイアウト設計方法において、上記「配線削除工程」で上記対象配線を削除した領域に冗長ビアおよび該冗長ビアに接続するビア接続配線を配置する「冗長ビア配置工程」を有してもよい。
【００３５】
すなわち、前記図６（１）に示したように、削除対象である上記対象配線２１Ａがある。この対象配線２１Ａを削除すると、図６（２）に示すように、配線等が配置されていない領域Ｓが生じる。そこで、図６（３）に示すように、その領域Ｓに、冗長ビア２２および該冗長ビア２２に接続するビア接続配線２３を配置する。なお、配置したビア接続配線２３に対して、上記「配線判定工程」以降を行ってもよい。ここでビア接続配線２３は、必ず上層配線を接続するビアに接続しているため、上記「ビア接続判定工程」は行う必要はない。
【００３６】
また、上記半導体集積回路のレイアウト設計方法において、上記「配線判定工程」では、例えば、図７に示す以下のような工程を行う。
【００３７】
図７に示すように、「間隔判定工程」によって、上記対象配線と、上記対象配線に隣接する隣接配線との間隔が規定値以上になるか否かを判定する。ここでは、上記「ビア接続判定工程」で対象配線が配線全体の最小面積確保のための配線か否かを判定された結果、配線全体の最小面積を確保するための配線であると判定された対象配線に対して、配置配線（Ｐ＆Ｒ）後のレイアウトによって影響を受ける対象配線と、それに隣接する隣接配線との間隔が適正か否かを判定する。
【００３８】
上記「間隔判定工程」で上記対象配線の隣接配線との間隔が「規定値以上」あると判定された場合には、上記対象配線は削除対象ではないと判定する。
【００３９】
上記「間隔判定工程」で上記対象配線の隣接配線との間隔が「規定値未満」であると判定された場合には、上記対象配線は削除対象の候補となり、次の「線幅判定工程」に進む。すなわち、隣接配線との間隔が狭いのでショート懸念が生じるため、上記対象配線は削除対象の候補となる。
【００４０】
次に「線幅判定工程」によって、上記対象配線の線幅が規定値以上になるか否かを判定する。
【００４１】
上記「線幅判定工程」で上記対象配線の線幅が規定値以上であると判定された場合には、上記対象配線は削除対象でないと判定する。この場合、後のデザインルール判定工程で「エラーあり」となり、「配線修正工程」で、デザインルールを満たすように例えば線幅の修正が加えることができる。
【００４２】
上記「線幅判定工程」で上記対象配線の線幅が規定値未満であると判定された場合には、上記対象配線は削除対象であると判定する。すなわち、この場合には、この対象配線は、隣接配線との間隔もショートの可能性があるので線幅を狭くする必要があるが、これ以上、線幅を狭くすることはできないために削除となる。
【００４３】
次に、本発明の半導体集積回路のレイアウト設計方法（第２レイアウト設計方法）に係る一実施の形態（第２実施例）を、図８のフローチャート図にそって説明し、フローチャートの一部項目については前記図２〜図４および図９の平面レイアウト図によって説明する。
【００４４】
図８に示すように、「標準セル配置工程」で、標準セルを生成して配置する。例えば、前記図２に示すような配線２１を有する標準セル１１を、前記図３に示すような半導体集積回路１のレイアウト設計位置に配置する。前記図２に示した標準セル１１は、一例であって、例えばＮＡＮＤ回路を構成するセル、ＡＮＤ回路を構成するセル、トランジスタをマトリックス状に配置したようなメモリセル等、種々の回路やメモリ構成を標準セル１１とすることができる。
【００４５】
次に「配置配線工程」で、上記標準セルの入出力端に接続する配線を配置する。すなわち、前記図２およびその部分拡大図である前記図４に示すように、標準セル１１の入出力端の配線２１Ａに接続する配線３１を配置する。このとき、配線３１のみならず、配線３１に接続するビア３２も同時に配置することが可能である。ここでは、ビア３２を含めて配線３１とする。
【００４６】
次に「対象配線判定工程」で、上記「配置配線工程」で上記配線が配置された上記標準セルの入出力端の配線において上層配線との接続を考慮していない配線を対象配線とし、該対象配線と隣接する隣接配線との間隔が規定値以上になるか否かを判定する。
【００４７】
上記「対象配線判定工程」で上記対象配線と隣接配線との間隔が「規定値未満」と判定された場合で、ビアと重なっている部分を除いた上記対象配線を削除配線とする。すなわち、図９（１）に示すように、対象配線２１Ａの斜線で示す部分が除去対象部分となる削除配線２１Ｃとなる。そして「配線面積判定工程」で、該削除配線を削除しても上記標準セルの配線全体によって配線の最小面積を確保しているか否かを判定する。
【００４８】
上記「配線面積判定工程」で、上記削除配線を削除しても上記標準セルの配線全体によって配線の最小面積が「確保」されている場合に、「配線削除工程」で上記削除配線を削除する。この結果、図９（２）に示すように、上記削除配線２１Ｃ（前記図９（１）参照）部分が削除され、配線等が配置されていない領域Ｓが生じる。この領域Ｓには、前記図６によって説明したように、冗長ビア２２および該冗長ビア２２に接続するビア接続配線２３を配置することができる。
【００４９】
次に、上記「対象配線判定工程」で前記削除対象配線と隣接配線との間隔が「規定値以上」あると判定された場合に、および上記「配線面積判定工程」で該削除配線を削除しても前記標準セルの配線全体によって配線の最小面積が確保されていない「未確保」と判定された場合には、「デザインルール判定工程」で、上記配置された配線がデザインルールを満たしているか否かを判定する。
【００５０】
次に、上記「デザインルール判定工程」でデザインルールを満たしていないと判定された場合、すなわち「エラーあり」と判定された場合に、「配線修正工程」で上記配置された配線を修正する。
【００５１】
そして、上記「デザインルール判定工程」でデザインルールを満たしていると判定された場合、すなわち「エラーなし」と判定された場合に、および上記「配線修正工程」で配線を修正した後に、本レイアウト設計方法を終了する。
【００５２】
上記第２レイアウト設計方法では、配置配線工程で配線が配置された標準セルの入出力端の配線において上層配線との接続を考慮していない配線を対象配線とし、対象配線判定工程で該対象配線と隣接する隣接配線との間隔が規定値以上になるか否かを判定し、配線判定工程で隣接配線との間隔等を判定し、それらから鑑みて冗長なものは、配線削除工程でデザインから削除する。このため、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００５３】
次に、本発明の半導体集積回路のレイアウト設計方法（第３レイアウト設計方法）に係る一実施の形態（第３実施例）を、図１０のフローチャート図にそって説明し、フローチャートの一部項目については前記図２〜図４および図１１の平面レイアウト図によって説明する。
【００５４】
図１０に示すように、「標準セル配置工程」で、標準セルを生成して配置する。例えば、前記図２に示すような配線２１を有する標準セル１１を、前記図３に示すような半導体集積回路１のレイアウト設計位置に配置する。前記図２に示した標準セル１１は、一例であって、例えばＮＡＮＤ回路を構成するセル、ＡＮＤ回路を構成するセル、トランジスタをマトリックス状に配置したようなメモリセル等、種々の回路やメモリ構成を標準セル１１とすることができる。
【００５５】
次に「配置配線工程」で、上記標準セルの入出力端に接続する配線を配置する。すなわち、前記図２およびその部分拡大図である前記図４に示すように、標準セル１１の入出力端の配線２１Ａに接続する配線３１を配置する。このとき、配線３１のみならず、配線３１に接続するビア３２も同時に配置することが可能である。ここでは、ビア３２を含めて配線３１とする。
【００５６】
次いで、「標準セル配線判定工程」で、上記標準セルの配線が回路を構成する配線として必要か否かを判定する。
【００５７】
上記「標準セル配線判定工程」で回路を構成する配線として「不要」と判定された配線を削除配線とする。例えば、図１１（１）に示すように、対象配線２１Ａの斜線で示す部分が回路的に不要な部分となる削除配線２１Ｃとなる。そして、「配線削除工程」で削除配線２１Ｃを削除する。
【００５８】
一方、上記「標準セル配線判定工程」で回路を構成する配線として「必要」と判定された場合、「最適化判定工程」で、上記配置された配線の形状を最適化するか否かを判定する。
【００５９】
上記「最適化判定工程」で、上記配置された配線の形状を最適化する「必要」があると判定された場合に、「配線最適化工程」で、上記配置された配線の形状を最適化する。例えば、配線全体の面積が最小面積に達するように、配線３１の形状を最適化する。この場合は、斜線で示す部分３１Ｂを付加して、最適化を行った。
【００６０】
一方、上記「配線最適化工程」で上記配置された配線の形状を最適化した場合、および上記「最適化判定工程」で上記配置された配線の形状を最適化する必要がない、すなわち、最適化は「不要」と判定された場合に、「デザインルール判定工程」で、当該配置された配線がデザインルールを満たしているか否かを判定する。
【００６１】
次に、上記「デザインルール判定工程」でデザインルールを満たしていないと判定された場合、すなわち「エラーあり」と判定された場合に、「配線修正工程」で上記配置された配線を修正する。
【００６２】
そして、上記「デザインルール判定工程」でデザインルールを満たしていると判定された場合、すなわち「エラーなし」と判定された場合に、および上記「配線修正工程」で配置された配線を修正した後に、本レイアウト設計方法を終了する。
【００６３】
上記第３レイアウト設計方法でも、前記第２レイアウト設計方法と同様に、上記削除配線２１Ｃ（前記図１１（１）参照）部分が削除され、配線等が配置されていない領域Ｓが生じる。この領域Ｓには、前記図６によって説明したように、冗長ビア２２および該冗長ビア２２に接続するビア接続配線２３を配置することができる。
【００６４】
上記第３レイアウト設計方法では、配置配線工程で配線が配置された標準セルの入出力端の配線において、標準セル配線判定工程で標準セルの配線が回路を構成する配線として必要か否かを判定し、回路として必要のない配線を抽出する。そして回路を構成する配線として不要と判定された配線を削除配線として配線削除工程でデザインから削除する。また、回路を構成する配線として必要と判定された場合、配置された配線の形状を最適化し、さらにデザインルールを満たすように修正して、いわゆるビアかぶり、ＯＰＣにやさしくなるような最適な形状に変更する。このため、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００６５】
次に、本発明の半導体集積回路のレイアウト設計方法（第４レイアウト設計方法）に係る一実施の形態（第４実施例）を、図１２のフローチャート図にそって説明し、フローチャートの一部項目については前記図２〜図４および図１３の平面レイアウト図によって説明する。
【００６６】
図１２に示すように、まず「不要配線削除工程」で、標準セルを生成して該標準セルの配線のうち配線の占める最小面積を確保するために生成された配線を削除する。例えば図１３（１）に示すように、標準セル１１を生成して該標準セル１１の配線２１のうち配線の占める最小面積を確保するために生成された２点鎖線で示す削除配線２１Ｃ部分を削除し、ビア２４の部分のみに配線２１を残す。
【００６７】
次に「標準セル配置工程」で、上記「不要配線削除工程」を行った上記標準セルを半導体集積回路のレイアウト設計位置に配置する。
【００６８】
上記標準セル１１は、一例であって、例えばＮＡＮＤ回路を構成するセル、ＡＮＤ回路を構成するセル、トランジスタをマトリックス状に配置したようなメモリセル等、種々の回路やメモリ構成を標準セル１１とすることができる。
【００６９】
次に「配置配線工程」で、上記標準セルの入出力端に接続する配線を配置する。すなわち、例えば図１３（２）に示すように、標準セル１１の入出力端の配線２１Ａに接続する配線３１を配置する。このとき、配線３１のみならず、配線３１に接続するビア３２も同時に配置することが可能である。ここでは、ビア３２を含めて配線３１とする。
【００７０】
次に「デザインルール判定工程」で、当該配線がデザインルールを満たしているか否かを判定する。
【００７１】
次に、上記「デザインルール判定工程」でデザインルールを満たしていないと判定された場合、すなわち「エラーあり」と判定された場合に、「配線修正工程」で上記配線を修正する。
【００７２】
そして、上記「デザインルール判定工程」でデザインルールを満たしていると判定された場合、すなわち「エラーなし」と判定された場合に、および上記「配線修正工程」で配線を修正した後に、本レイアウト設計方法を終了する。
【００７３】
上記第４レイアウト設計方法でも、前記第２レイアウト設計方法と同様に、上記削除配線２１Ｃ（前記図１３（１）参照）部分が削除され、配線等が配置されていない領域Ｓが生じる。この領域Ｓには、前記図６によって説明したように、冗長ビア２２および該冗長ビア２２に接続するビア接続配線２３を配置することができる。
【００７４】
上記第４レイアウト設計方法では、初めに、「不要配線削除工程」で、標準セルを生成して該標準セルの配線のうち配線の占める最小面積を確保するために生成された配線が削除される。その後、デザインルールを満たしていない配線について修正することで、デザインルールを満たすようにしている。したがって、標準セル配置時に、レイアウトする配線に必要な最小面積を考慮せず、ビアに接続するのに必要な配線のみで設計することができるので、配置配線時に無駄な配線が無い状態で配線を配置することが可能になる。そのため、配置配線時に無駄な配線が無い状態で配置／配線できるので、レイアウト設計が容易になるという利点がある。また、欠陥（Ｄｅｆｅｃｔ）によるショートを防止することができるので、歩留まり低下を低減することができるという利点がある。
【００７５】
さらに、各レイアウト設計方法では、配線を削除したことにより、先に述べたように、配線のオープン（断線）やショート（短絡）の不良となる危険領域（クリティカルエリア）が減ることで、歩留まりの向上が期待できるとともに、マスク補正が容易になる。また、配線を削除した領域に、配線を引きやすくなり、冗長ビアを追加することも可能になるｎので、さらなる歩留まりの向上が期待できるようになる。
【００７６】
次に、上記各実施例における「配線修正工程」の一例について、図１４および図１５の平面レイアウト図によって説明する。ここでは、前記第３レイアウト設計方法の場合について説明する。他のレイアウト設計方法についても、第３レイアウト設計方法の場合と同様に適用することができる。
【００７７】
例えば、図１４（１）に示すように、「配線削除工程」で、対象配線２１Ａのうち、回路的に不要な部分となる斜線で示す削除配線２１Ｃの部分を削除する。
【００７８】
次に、図１４（２）に示すように、「配線最適化工程」で、上記配置された配線３１の形状を最適化する。例えば、配線全体の面積が最小面積に達するように、配線３１の形状を最適化する。この場合は、斜線で示す付加部分３２を付加して、最適化を行った。
【００７９】
次に、図１５（３）に示すように、「デザインルール判定工程」で、当該配線３１がデザインルールを満たしているか否かを判定する。この場合、標準セルの配線２１と配線３１の付加した付加部分３２との間隔Ｄがデザインルールに規定されている間隔よりも狭くなっているため、デザインルールを満たしていない。
【００８０】
そこで、図１５（４）に示すように、デザインルールを満たすように、「配線修正工程」で上記配線３１の太らせた付加部分３２Ｂ（２点鎖線で示す部分）を削除し、延長部分３２Ｄを残すように修正する。なお、当初の延長部分３２Ｄのみでは、配線全体の面積が最小面積に達しない場合には、延長部分３２Ｄをさらに延長し、再度、「デザインルール判定工程」を行ってもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の半導体集積回路のレイアウト設計方法に係る第１実施例を示したフローチャートである。
【図２】第１実施例の標準セルを示した平面レイアウト図である。
【図３】第１実施例の標準セルをレイアウトした半導体集積回路の平面レイアウト図である。
【図４】第１実施例を説明する図３の要部拡大図である。
【図５】第１実施例の配線削除工程を説明する平面レイアウト図である。
【図６】冗長ビア配置工程を説明する平面レイアウト図である。
【図７】配線判定工程を説明するフローチャートである。
【図８】本発明の半導体集積回路のレイアウト設計方法に係る第２実施例を示したフローチャートである。
【図９】第２実施例を説明する平面レイアウト図である。
【図１０】本発明の半導体集積回路のレイアウト設計方法に係る第３実施例を示したフローチャートである。
【図１１】第３実施例を説明する平面レイアウト図である。
【図１２】本発明の半導体集積回路のレイアウト設計方法に係る第３実施例を示したフローチャートである。
【図１３】第４実施例を説明する平面レイアウト図である。
【図１４】配線修正工程を説明する平面レイアウト図である。
【図１５】配線修正工程を説明する平面レイアウト図である。
【図１６】従来の標準セルを示した平面レイアウト図である。
【図１７】従来の標準セルをレイアウトした半導体集積回路の平面レイアウト図である。
【図１８】図１７の要部拡大図である。
【図１９】従来技術の課題を示した平面レイアウト図である。
【符号の説明】
【００８２】
１…半導体集積回路、１１…標準セル、２１…配線、３１…配線
【図１】
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【図２】
2009094431.tif 000004
【図３】
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【図４】
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【図５】
2009094431.tif 000007
【図６】
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【図７】
2009094431.tif 000009
【図８】
2009094431.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009094431.tif 000018
【図１７】
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【図１８】
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【図１９】
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