(57)【要約】【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。【解決手段】半導体記憶装置が、支持基板と、支持基板上に形成された埋込み酸化膜と、埋込み酸化膜上に形成されたＳＯＩ層とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域のＳＯＩ層の間を絶縁分離する素子分離層と、トランジスタ形成領域のＳＯＩ層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、キャパシタ形成領域のＳＯＩ層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された、埋込み酸化膜に向かって拡大する傾斜した凹面を有する突起部と、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極のＭＯＳＦＥＴ側の端部の突起部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極とを備える。【選択図】        図３
2009070943.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とで形成された半導体基板と、
前記半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域の前記半導体層の間を絶縁分離する素子分離層と、
前記トランジスタ形成領域の半導体層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、
前記キャパシタ形成領域の半導体層に形成された、前記ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、
前記ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された、前記絶縁層に向かって拡大する傾斜した凹面を有する突起部と、
前記ＭＯＳＦＥＴのチャネル領域上から、前記キャパシタ電極の前記ＭＯＳＦＥＴ側の端部の突起部上に延在し、前記チャネル領域および前記キャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極と、を備えたことを特徴とする半導体記憶装置。
【請求項２】
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とで形成された半導体基板と、
前記半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域の前記半導体層の間を絶縁分離する素子分離層と、
前記半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、
前記半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、前記ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、
前記ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された、前記絶縁層に向かって拡大する斜面を有する突起部と、
前記突起部の下部の前記絶縁層を掘り込んで形成された下部掘込部と、
前記ＭＯＳＦＥＴのチャネル領域上から、前記キャパシタ電極の前記ＭＯＳＦＥＴ側の端部の突起部上に延在し、前記チャネル領域および前記キャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極と、を備えたことを特徴とする半導体記憶装置。
【請求項３】
支持基板上に絶縁層を介して半導体層を積層した半導体基板に形成されたＭＯＳＦＥＴとＭＯＳキャパシタとを一つのフローティングゲート電極で接続した記憶素子を有する半導体記憶装置の製造方法であって、
前記半導体層上にシリコン窒化膜を形成する工程と、
前記半導体層に設定されたトランジスタ形成領域およびキャパシタ形成領域を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記シリコン窒化膜をエッチングして前記半導体層を露出させる工程と、
前記レジストマスクを除去し、前記シリコン窒化膜をマスクとして前記露出させた半導体層をＬＯＣＯＳ法により酸化して前記トランジスタ形成領域とキャパシタ形成領域のとの間に素子分離層を形成すると共に、前記キャパシタ形成領域の半導体層の周縁部に前記絶縁層に向かって拡大する斜面を有する突起部を形成する工程と、
前記シリコン窒化膜を除去し、露出した前記半導体層および前記素子分離層上に、前記キャパシタ形成領域の半導体層の周縁部に形成された突起部上および前記突起部に隣接する領域の前記素子分離層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記素子分離層を、対シリコン選択比を有する等方性エッチングによりエッチングし、前記絶縁層を露出させると共に、前記突起部に絶縁層に向かって拡大する傾斜した凹面を形成する工程と、
前記レジストマスクを除去し、前記半導体層および前記キャパシタ形成領域の半導体層の周縁部に形成された突起部の凹面、並びに前記素子分離層上に、前記突起部の先端に隣接する領域の絶縁層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記絶縁層を、異方性エッチングによりエッチングし、前記絶縁層内に底面を有するキャパシタ溝を形成する工程と、
前記レジストマスクを除去し、前記半導体層および前記素子分離層上、並びに前記キャパシタ溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート酸化膜上に、前記トランジスタ形成領域の半導体層を２分し、前記キャパシタ形成領域の半導体層の前記トランジスタ形成領域側の端部の突起部上に延在するフローティングゲート電極を形成する工程と、
前記トランジスタ形成領域の前記フローティングゲート電極の両側の半導体層上、並びに前記キャパシタ形成領域の半導体層上に、前記ＭＯＳＦＥＴのソース層に拡散される不純物と同じ型の不純物を高濃度にイオン注入して前記ＭＯＳＦＥＴのソース層およびドレイン層、並びに前記ＭＯＳキャパシタのキャパシタ電極を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。
【請求項４】
支持基板上に絶縁層を介して半導体層を積層した半導体基板に形成されたＭＯＳＦＥＴとＭＯＳキャパシタとを一つのフローティングゲート電極で接続した記憶素子を有する半導体記憶装置の製造方法であって、
前記半導体層上にシリコン窒化膜を形成する工程と、
前記半導体層に設定されたトランジスタ形成領域およびキャパシタ形成領域を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記シリコン窒化膜をエッチングして前記半導体層を露出させる工程と、
前記レジストマスクを除去し、前記シリコン窒化膜をマスクとして前記露出させた半導体層をＬＯＣＯＳ法により酸化して前記トランジスタ形成領域とキャパシタ形成領域との間に素子分離層を形成すると共に、前記キャパシタ形成領域の半導体層の周縁部に前記絶縁層に向かって拡大する斜面を有する突起部を形成する工程と、
前記シリコン窒化膜を除去し、露出した前記半導体層および前記素子分離層上に、前記キャパシタ形成領域の半導体層の周縁部に形成された突起部上および前記突起部に隣接する領域の前記素子分離層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記素子分離層および前記絶縁層を、ウェットエッチングによりエッチングし、前記突起部を露出させると共に、前記絶縁層内に底面を有し、前記突起部の下部の前記絶縁層を掘り込んだ下部掘込部を有するキャパシタ溝を形成する工程と、
前記レジストマスクを除去し、前記半導体層および前記素子分離層上、並びに前記掘込部を含む前記キャパシタ溝の内面にゲート絶縁膜を形成する工程と、
前記ゲート酸化膜上に、前記トランジスタ形成領域の半導体層を２分し、前記キャパシタ形成領域の半導体層の前記トランジスタ形成領域側の端部の突起部上に延在するフローティングゲート電極を形成する工程と、
前記トランジスタ形成領域の前記フローティングゲート電極の両側の半導体層上、並びに前記キャパシタ形成領域の半導体層上に、前記ＭＯＳＦＥＴのソース層に拡散される不純物と同じ型の不純物を高濃度にイオン注入して前記ＭＯＳＦＥＴのソース層およびドレイン層、並びに前記ＭＯＳキャパシタのキャパシタ電極を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項４において、
前記キャパシタ電極を隣接させて、２つの前記記憶素子を線対称に配置した場合に、
前記フローティングゲート電極を形成する工程を、
前記ゲート絶縁膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜上に、フローティングゲート電極の形成領域を覆うレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、前記ゲート絶縁膜およびポリシリコン膜を、異方性エッチングによりエッチングして、前記キャパシタ溝の底面の前記絶縁層を露出させると共に、前記ゲート酸化膜上に、前記トランジスタ形成領域の半導体層を２分し、それぞれ前記キャパシタ形成領域の半導体層の前記トランジスタ形成領域側の端部の突起部上に延在する対向配置されたフローティングゲート電極を形成する工程と、
前記レジストマスクを除去し、前記対向配置されたフローティングゲート電極の間の前記キャパシタ形成領域の半導体層、および前記半導体層に形成された突起部、並びに前記突起部に隣接する領域の前記絶縁層を露出させた開口部を有するレジストマスクを形成する工程と、
前記レジストマスクをマスクとして、等方性エッチングにより前記掘込部の内部に残留するポリシリコン膜をエッチングして、前記ポリシリコン膜を切断する工程と、
前記レジストマスクを除去する工程と、としたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書換え可能な不揮発性メモリを有する半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置は、フラッシュメモリセルを、バルク基板に形成したＰウェル層とＮウェル層にそれぞれ形成した２つのトランジスタを一つのフローティングゲート電極で直列に接続して構成し、消去動作においては、コントロールゲート電極およびドレイン層を接地してソース層に７Ｖの電圧を印加し、フローティングゲート電極からトンネル電流で電子を引抜いてフラッシュメモリのしきい電圧を下げ、書込み動作においては、ドレイン層を接地してコントロールゲート電極およびソース層に５Ｖの電圧を印加し、フローティングゲート電極にホットエレクトロンを注入してフラッシュメモリのしきい電圧を上げ、このしきい電圧の大小により記憶されたデータを読出している（例えば、特許文献１参照。）。
【特許文献１】特開２００１−２２９６９０号公報（第５頁段落００１１−第６頁段落００２１、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した従来の技術においては、バルク基板にフラッシュメモリを形成しているので、ソース−ドレイン間の耐圧が高くゲート酸化膜を通してフローティングゲート電極に電荷を注入することが可能であるが、半導体記憶装置の小型化、薄型化を図るために、薄膜のシリコンからなるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層を埋込み酸化膜上に積層したＳＯＩ構造の半導体基板を用いた完全空乏型の半導体記憶装置においては、ＳＯＩ層に形成するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のソース−ドレイン間の耐圧を十分に確保することが難しく、ゲート酸化膜を通してフローティングゲート電極に電荷を注入することができず、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成することが困難になるという問題がある。
【０００４】
このため、フローティングゲート電極に電荷を注入する時間を長くすると、出荷時の検査における電荷の注入時間が長くなり、製造コストが上昇することになる。
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上記課題を解決するために、半導体記憶装置が、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とで形成された半導体基板と、前記半導体基板に設定されたトランジスタ形成領域およびキャパシタ形成領域の前記半導体層の間を絶縁分離する素子分離層と、前記トランジスタ形成領域の半導体層に形成されたソース層とドレイン層、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、前記キャパシタ形成領域の半導体層に形成された、前記ソース層と同じ型の不純物を拡散させたキャパシタ電極を有するＭＯＳキャパシタと、前記ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された、前記絶縁層に向かって拡大する傾斜した凹面を有する突起部と、前記ＭＯＳＦＥＴのチャネル領域上から、前記キャパシタ電極の前記ＭＯＳＦＥＴ側の端部の突起部上に延在し、前記チャネル領域および前記キャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極と、を備えたことを特徴とする。
【発明の効果】
【０００６】
これにより、本発明は、フローティングゲート電極に電荷を注入する記憶素子の消去動作において、ソース−ドレイン間の耐圧に関わらず、キャパシタ電極のフローティングゲート電極下の絶縁層に向かって拡大する傾斜した凹面を有する突起部の先端部による電界集中を利用して、フローティングゲート電極への電荷の注入を容易に行うことができ、ソース−ドレイン間の耐圧が低いＳＯＩ構造の半導体記憶装置においても、フローティングゲート電極に短時間で電荷を注入することができるという効果が得られる。
【発明を実施するための最良の形態】
【０００７】
以下に、図面を参照して本発明による半導体記憶装置およびその製造方法の実施例について説明する。
【実施例１】
【０００８】
図１は実施例１の半導体記憶装置の上面を示す説明図、図２は図１のＡ−Ａ断面線に沿った断面を示す説明図、図３は図１のＢ−Ｂ断面線に沿った断面を示す説明図、図４は実施例１のＳＯＩ層上の領域の設定状態を示す説明図、図５、図６は実施例１の半導体記憶装置の製造方法を示す説明図、図７は実施例１の記憶素子の消去動作を示す説明図、図８は実施例１の記憶素子の書込み動作を示す説明図である。
【０００９】
なお、図１は、第１および第２の層間絶縁膜を取り除いた状態で描いてある。
図１、図２、図３において、１は半導体基板であり、シリコン（Ｓｉ）からなる支持基板２と、支持基板２上に形成された１５００Å（オングストローム）程度の膜厚の酸化シリコン（ＳｉＯ２）からなる絶縁層としての埋込み酸化膜３と、埋込み酸化膜３上に形成された５００Å程度の膜厚の単結晶シリコンからなる半導体層としてのＳＯＩ層４とで形成された、直径８インチのＳＯＩ構造の基板である。
【００１０】
本実施例の半導体基板１のＳＯＩ層４上には、図４に示すように、ＭＯＳキャパシタ９（後述）を形成するためのキャパシタ形成領域５と、ＭＯＳＦＥＴを形成するためのトランジスタ形成領域６、およびキャパシタ形成領域５およびトランジスタ形成領域６のそれぞれの周囲を囲って隣り合う互いの間を絶縁分離する素子分離層１４（後述）を形成するための素子分離領域７が設定されている。
【００１１】
本実施例のトランジスタ形成領域６には、それぞれＭＯＳＦＥＴの一種であるｎＭＯＳ素子８が形成され、キャパシタ形成領域５にはそれぞれＭＯＳキャパシタ９が形成され、一つのトランジスタ形成領域６に形成されたｎＭＯＳ素子８と、その近傍の一つのキャパシタ形成領域５に形成されたＭＯＳキャパシタ９を直列に組合せて、図１、図４に太い２点鎖線で示す記憶素子形成領域１０に一つの記憶素子１１が形成され、電気的に書換え可能な１ビットの不揮発性メモリとして機能する。
【００１２】
また、本実施例の半導体基板１上には、隣合う２つのキャパシタ形成領域５（図１において上下方向）を連結し、その境界線を対象線にして２つの記憶素子形成領域１０を線対称に配置し、これら２つの記憶素子形成領域１０を、隣合う２つのトランジスタ形成領域６（図１において左右方向）を連結し、その境界線を対象線にして線対称に配置した４つの記憶素子形成領域１０を一組とした記憶素子形成領域１０が複数組配置されている。
【００１３】
なお、図４に示すキャパシタ形成領域５およびトランジスタ形成領域６は、図１に示すＳＯＩ層４の上表面の形状に対して、それぞれの周囲に斜面４３（後述）の形成領域を加えた形状に設定されている。
１４は素子分離層であり、素子分離領域７のＳＯＩ層４に、酸化シリコン等の絶縁材料で埋込み酸化膜３に達する絶縁層として形成され、ＳＯＩ層４の隣合うキャパシタ形成領域５の相互間、キャパシタ形成領域５とトランジスタ形成領域６との間を電気的に絶縁分離する機能を有している。
【００１４】
１５はゲート絶縁膜であり、図２、図３に示すように、ＳＯＩ層４上に形成されたｎＭＯＳ素子８およびＭＯＳキャパシタ９が共通に用いる酸化シリコン等の絶縁材料からなる５０〜１５０Å程度の膜厚の絶縁膜である。
１６はフローティングゲート電極であり、キャパシタ形成領域５およびトランジスタ形成領域６のＳＯＩ層４にゲート絶縁膜１５を挟んで対向するポリシリコン等からなる電極であって、図１に示すようにトランジスタ形成領域６をその中央部で２分し、キャパシタ形成領域５上のトランジスタ形成領域６側の一部を覆うように延在させて配置され、ｎＭＯＳ素子８およびＭＯＳキャパシタ９が共通に用いるゲート電極として機能すると共に、その側面には酸化シリコン等の絶縁材料からなる絶縁膜１７が形成されており、ゲート絶縁膜１５や絶縁膜１７等により外部から電気的に絶縁されたフローティング状態にされている。
【００１５】
トランジスタ形成領域６のＳＯＩ層４のフローティングゲート電極１６の両側には、比較的高濃度の砒素（Ａｓ）等のＮ型不純物を拡散（例えば１×１０１８イオン／ｃｍ３以上）させたソース層１８（Ｎ＋）およびドレイン層１９（Ｎ＋）が形成され、そのソース層１８とドレイン層１９とに挟まれたフローティングゲート電極１６下の比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させたＳＯＩ層４の領域（Ｐ−）がｎＭＯＳ素子８のチャネル領域２０として機能する。
【００１６】
２１は高濃度拡散層としてのＰ＋拡散層であり、ソース層１８とチャネル領域２０との界面近傍のソース層１８に、界面に沿って図１にＥで示すゲート幅（図２にＬｇで示すゲート長の直交方向のＳＯＩ層４の長さをいう。）の１／５程度の長さで、チャネル領域２０に拡散された不純物と同じ型の不純物（本実施例ではＰ型）を比較的高濃度に拡散（例えば１×１０２０イオン／ｃｍ３以上）させてチャネル領域２０に直接接するように形成されている。
【００１７】
２３はキャパシタ電極であり、図３に示すようにキャパシタ形成領域５のＳＯＩ層４に、ソース層１８と同じ型の不純物（本実施例ではＮ型）を比較的高濃度を拡散（例えば１×１０１８イオン／ｃｍ３以上）させて形成された拡散層（本実施例ではＮ＋）であって、そのｎＭＯＳ素子８側の一部の領域が、ゲート絶縁膜１５を挟んでフローティングゲート電極１６の端部に対向配置されている。
【００１８】
２４はシリサイド層であり、コバルト（Ｃｏ）等のシリサイド化材料をアニール処理によりシリコンと化合させて形成された化合物からなる導電性を有する層であって、キャパシタ電極２３上、ドレイン層１９上、並びにソース層１８およびＰ＋拡散層２１上に形成されている。  
このソース層１８およびＰ＋拡散層２１上を覆うシリサイド層２４により、ソース層１８とＰ＋拡散層２１とが電気的に接続され、ソース層１８がシリサイド層２４およびＰ＋拡散層２１を介して、Ｐ＋拡散層２１と同じ型の不純物を拡散させたチャネル領域２０に接続される。
【００１９】
２５は第１の層間絶縁膜であり、ＳＯＩ層４上に形成されたｎＭＯＳ素子８およびＭＯＳキャパシタ９を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
２６は第２の層間絶縁膜であり、ＳＯＩ層４上に形成された第１の層間絶縁膜２５上を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
２８はコンタクトプラグであり、第１の層間絶縁膜２５を貫通してｎＭＯＳ素子８のソース層１８、ｎＭＯＳ素子８のドレイン層１９、ＭＯＳキャパシタ９のキャパシタ電極２３上のシリサイド層２４に達する貫通穴として開口されたコンタクトホール２９に、それぞれタングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
【００２０】
ｎＭＯＳ素子８のソース層１８およびＰ＋拡散層２１にシリサイド層２４を介して接続するコンタクトプラグ２８は、図２に示すように、第１の層間絶縁膜２５上に形成されたソース線３１（ＳＬ）に、ｎＭＯＳ素子８のドレイン層１９にシリサイド層２４を介して接続するコンタクトプラグ２８は第１の層間絶縁膜２５上に形成された中継配線３２に、ＭＯＳキャパシタ９のキャパシタ電極２３にシリサイド層２４を介して接続するコンタクトプラグ２８は、図３に示すように、第１の層間絶縁膜２５上に形成されたワード線３３（ＷＬ）に電気的に接続している。
【００２１】
３５はビアプラグであり、第２の層間絶縁膜２６を貫通して第１の層間絶縁膜２５上に形成された中継配線３２に達する貫通穴として開口されたビアホール３６に、タングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
中継配線３２に接続するビアプラグ３５は、第２の層間絶縁膜２６上に形成されたビット線３７（ＢＬ）に電気的に接続している。これによりｎＭＯＳ素子８のドレイン層１９はビット線３７に電気的に接続される。
【００２２】
本実施例のソース線３１、中継配線３２、ワード線３３、ビット線３７は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の比較的導電性に優れた配線材料で形成されている。
本実施例の記憶素子１１は、隣接する記憶素子形成領域１０に形成された記憶素子１１と互いのキャパシタ電極２３、またはソース層１８、またはドレイン層１９を隣接させて線対称に形成されており、ソース線３１、中継配線３２、ワード線３３、ビット線３７に接続するそれぞれのコンタクトプラグ２８は、隣接するキャパシタ電極２３やソース層１８、ドレイン層１９のそれぞれの境界上に設けられ、隣接する記憶素子１１の間で兼用となっている。
【００２３】
上記のキャパシタ電極２３の周縁部には、図１、図３に示すように、埋込み酸化膜３に向かって拡大する傾斜した凹面４１を有する突起部４２が形成されており、図３に示すように、そのｎＭＯＳ素子８側の端部の突起部４２の先端部はゲート絶縁膜１５を介してフローティングゲート電極１６の端部と対向している。
このような突起部４２の凹面４１は、例えばＬＯＣＯＳ法によりパッド酸化膜５３（図５参照）上のシリコン窒化膜５４をマスクとしてＳＯＩ層４を酸化させて素子分離層１４を形成するときに、素子分離層１４の先端がキャパシタ形成領域５のシリコン窒化膜５４とＳＯＩ層４との境界部に侵入して形成される略三角形の断面形状を有するバーズビークを利用して、ＳＯＩ層４に形成される埋込み酸化膜３に向かって拡大する斜面４３（図５参照）をシリコンに対する選択比を有する等方性エッチングによりエッチングして形成することができる。
【００２４】
４５はキャパシタ溝であり、キャパシタ電極２３の周縁部に形成された突起部４２および突起部４２に隣接する領域の素子分離層１４を、埋込み酸化膜３まで掘り込み、更に埋込み酸化膜３をゲート絶縁膜１５の膜厚より深く掘り込んで底面を埋込み酸化膜３内に形成したキャパシタ電極２３の周囲に形成された溝である。
図５、図６において、５１はレジストマスクであり、フォトリソグラフィにより半導体基板１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
【００２５】
以下に、図５、図６にＰで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
なお、図５、図６における各工程の右側は図２と同様の断面で示した図２の右側のｎＭＯＳ素子８の製造方法を示し、左側は図３と同様の断面で示した図３の右側のＭＯＳキャパシタ９の製造方法を示す。
【００２６】
Ｐ１（図５）、支持基板２上に埋込み酸化膜３を介して比較的低濃度のＰ型不純物（Ｐ−）を拡散させたＳＯＩ層４を積層した半導体基板１を準備し、そのＳＯＩ層４に、キャパシタ形成領域５とトランジスタ形成領域６およびそれらの周囲を囲む素子分離領域７を設定し、ＳＯＩ層４上に熱酸化法により薄い膜厚のパッド酸化膜５３を形成し、パッド酸化膜５３上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により比較的厚い膜厚のシリコン窒化膜５４を形成する。
【００２７】
Ｐ２（図５）、フォトリソグラフィにより、シリコン窒化膜５４上に、キャパシタ形成領域５およびトランジスタ形成領域６を覆い、素子分離領域７のシリコン窒化膜５４を露出させたレジストマスク５１（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜５４およびパッド酸化膜５３をエッチングして、素子分離領域７のＳＯＩ層４を露出させる。
【００２８】
Ｐ３（図５）、工程Ｐ２で形成したレジストマスク５１を除去し、露出したシリコン窒化膜５４をマスクとしてＬＯＣＯＳ法により、ＳＯＩ層４を酸化してトランジスタ形成領域６とキャパシタ形成領域５のとの間に埋込み酸化膜３に達する素子分離層１４を形成する。
このときに、素子分離層１４の先端がキャパシタ形成領域５のシリコン窒化膜５４とＳＯＩ層４との境界部に侵入して略三角形の断面形状を有するバーズビークが形成され、これに伴ってＳＯＩ層４の周縁部に埋込み酸化膜３に向かって拡大する斜面４３を有する突起部４２が形成される。
【００２９】
Ｐ４（図５）、熱燐酸（Ｈｏｔ−Ｈ３ＰＯ４）およびフッ化水素酸（ＨＦ）を用いたウェットエッチングによりシリコン窒化膜５４およびパッド酸化膜５３を除去してＳＯＩ層４を露出させる。
そして、フォトリソグラフィにより、ＳＯＩ層４および素子分離層１４上に、キャパシタ形成領域５のＳＯＩ層４の周縁部に形成された突起部４２上およびこの突起部４２に隣接する領域の素子分離層１４を露出させた開口部を有するレジストマスク５１を形成し、これをマスクとして、対シリコン選択比（＝シリコンのエッチングレート／酸化シリコンのエッチングレート、本実施例では３〜４程度）を有する等方性エッチングにより、露出している素子分離層１４をエッチングして埋込み酸化膜３を露出させる。
【００３０】
このとき、本実施例の等方性エッチングは、対シリコン選択比を有しているので、突起部４２上のバーズビークの除去中に、シリコンからなる突起部４２の斜面４３もエッチングされ、突起部４２に埋込み酸化膜３に向かって拡大する傾斜した凹面４１が形成され、その先端の下面と凹面４１のなす角度（先端角という。）は斜面４３による先端角に較べて鋭くなる。
【００３１】
このような等方性エッチングは、例えばエッチング装置として、キャノン販売製、マイクロ波プラズマアッシング装置、型式ＭＡＳ−８８２０を用い、酸素（Ｏ２）５０ｓｃｃｍ、４フッ化炭素（ＣＦ４）５０ｓｃｃｍの混合ガスを使用ガスとし、圧力０．６Ｔｏｒｒ、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）パワー８００Ｗ、温度６０℃とした対シリコン選択比２〜４程度のエッチング条件による１５秒間のエッチングにより行うことができる。
【００３２】
また、別のエッチング装置として、芝浦製作所製、ドライエッチング装置、型式ＣＤＥ−８０Ｎを用い、酸素１５０ｓｃｃｍ、４フッ化炭素１５０ｓｃｃｍの混合ガスを使用ガスとし、圧力３０Ｐａ、ＲＦパワー４００Ｗ、温度２０℃とした対シリコン選択比８〜１０程度のエッチング条件による３０秒間のエッチングにより行うことができる。
Ｐ５（図５）、工程Ｐ４で形成したレジストマスク５１を除去し、フォトリソグラフィにより、ＳＯＩ層４、およびキャパシタ形成領域５のＳＯＩ層４の周縁部に形成された突起部４２の凹面４１、並びに素子分離層１４上に、突起部４２の先端に隣接する領域の埋込み酸化膜３を露出させた開口部を有するレジストマスク５１を形成し、これをマスクとして、酸化シリコンを選択的にエッチングする異方性エッチングにより、露出している埋込み酸化膜３をエッチングして、埋込み酸化膜３内に底面を有するキャパシタ溝４５を形成する。
【００３３】
Ｐ６（図６）、工程Ｐ５で形成したレジストマスク５１を除去し、キャパシタ形成領域５とトランジスタ形成領域６のＳＯＩ層４および素子分離層１４上、並びにキャパシタ溝４５の内面に、熱酸化法またはＣＶＤ法によりゲート絶縁膜１５を形成するための酸化シリコンからなるシリコン酸化膜１５ａを形成し、シリコン酸化膜１５ａ上にＣＶＤ法によりフローティングゲート電極１６を形成するためのポリシリコン膜１６ａを形成する。
【００３４】
Ｐ７（図６）、フォトリソグラフィにより、ポリシリコン膜１６ａ上に、フローティングゲート電極１６の形成領域を覆うレジストマスク５１（不図示）を形成し、異方性エッチング等により露出しているポリシリコン膜１６ａおよびシリコン酸化膜１５ａをエッチングして、ＳＯＩ層４およびキャパシタ溝４５の底面の埋込み酸化膜３を露出させ、トランジスタ形成領域６のＳＯＩ層４を２分し、キャパシタ形成領域５のＳＯＩ層４のトランジスタ形成領域６側の端部の突起部４２上に延在すると共に、ゲート絶縁膜１５を介してそれぞれのＳＯＩ層４および突起部４２の先端部に対向するフローティングゲート電極１６を形成し、前記のレジストマスク５１の除去後に、フローティングゲート電極１６およびＳＯＩ層４上等に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成し、異方性エッチングによりＳＯＩ層４上の全面をエッチングして、フローティングゲート電極１６の上面およびＳＯＩ層４の上面、並びにフローティングゲート電極１６下を除く突起部４２の凹面４１を露出させ、フローティングゲート電極１６の側面に絶縁膜１７を形成する。
【００３５】
そして、フォトリソグラフィにより、キャパシタ形成領域５のＳＯＩ層４、トランジスタ形成領域６のｎＭＯＳ素子８のドレイン層１９を形成する領域のＳＯＩ層４、およびソース層１８を形成する領域の、フローティングゲート電極１６に隣接するＰ＋拡散層２１を形成する領域を除くＳＯＩ層４を露出させた開口部を有するレジストマスク５１を形成し、これをマスクとして各ＳＯＩ層４上に、高濃度のＮ型不純物をイオン注入してフローティングゲート電極１６の両側のＳＯＩ層４にソース層１８およびドレイン層１９、並びにキャパシタ形成領域５のＳＯＩ層４にキャパシタ電極２３を形成する。
【００３６】
これにより、ソース層１８とドレイン層１９とに挟まれたフローティングゲート電極１６下にチャネル領域２０が形成される。
Ｐ８（図６）、Ｎ型不純物の注入に用いたレジストマスク５１を除去し、フォトリソグラフィにより、トランジスタ形成領域６のＳＯＩ層４上に、ｎＭＯＳ素子８のソース層１８を形成する領域のフローティングゲート電極１６に隣接する部位、つまりソース層１８とチャネル領域２０との界面近傍のチャネル領域２０に隣接するソース層１８の端部のＳＯＩ層４の一部を露出させた開口部を有するレジストマスク５１（不図示）を形成し、これをマスクとしてＳＯＩ層４上に高濃度のＰ型不純物をイオン注入してソース層１８にＰ＋拡散層２１を形成する。
【００３７】
前記のレジストマスク５１を除去し、全面に、つまりフローティングゲート電極１６、絶縁膜１７、Ｐ＋拡散層２１を含むソース層１８、ドレイン層１９、キャパシタ電極２３、素子分離層１４上に、スパッタ法によりシリサイド化材料層を形成し、５００℃のアニール処理を含むサリサイド処理により、Ｐ＋拡散層２１を含むソース層１８、ドレイン層１９、およびキャパシタ電極２３上のシリサイド化材料層をシリサイド化して前記各拡散層を覆うシリサイド層２４を形成する。この場合のサリサイド処理はアニール処理を施してから不要なシリサイド化材料層を除去するまでの処理をいう。
【００３８】
これにより、ソース層１８とＰ＋拡散層２１上にシリサイド層２４が形成され、ソース層１８とＰ＋拡散層２１とが電気的に接続される。
Ｐ９（図６）、上記のようにして形成されたｎＭＯＳ素子８、ＭＯＳキャパシタ９および素子分離層１４上を含むＳＯＩ層４上にＣＶＤ法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して第１の層間絶縁膜２５を形成する。
【００３９】
第１の層間絶縁膜２５の形成後に、フォトリソグラフィにより、第１の層間絶縁膜２５上に、ｎＭＯＳ素子８のソース層１８およびドレイン層１９、ＭＯＳキャパシタ９のキャパシタ電極２３上のコンタクトホール２９の形成領域の第１の層間絶縁膜２５を露出させた開口部を有するレジストマスク５１（不図示）を形成し、これをマスクとして異方性エッチングにより第１の層間絶縁膜２５を貫通してソース層１８、ドレイン層１９、キャパシタ電極２３上のシリサイド層２４に達するコンタクトホール２９を形成する。
【００４０】
前記のレジストマスク５１を除去し、スパッタ法等によりコンタクトホール２９内に導電材料を埋め込んでコンタクトプラグ２８を形成し、その上面を平坦化処理して第１の層間絶縁膜２５の上面を露出させる。
次いで第１の層間絶縁膜２５上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、ｎＭＯＳ素子８のソース層１８にコンタクトプラグ２８、シリサイド層２４を介して接続するソース線３１（ＳＬ）、ドレイン層１９にコンタクトプラグ２８、シリサイド層２４を介して接続する中継配線３２、ＭＯＳキャパシタ９のキャパシタ電極２３にコンタクトプラグ２８、シリサイド層２４を介して接続するワード線３３（ＷＬ）を形成する。
【００４１】
その後に、工程Ｐ９と同様にして、第１の層間絶縁膜２５上に第２の層間絶縁膜２６を形成し、第２の層間絶縁膜２６を貫通して中継配線３２に達するビアホール３６に導電材料を埋込んでビアプラグ３５を形成し、第２の層間絶縁膜２６上にｎＭＯＳ素子８のドレイン層１９にビアプラグ３５、中継配線３２、コンタクトプラグを介して接続するビット線３７を形成して、図１ないし図３に示す本実施例の記憶素子１１を有する半導体記憶装置を形成する。
【００４２】
上記のようにして形成されたＭＯＳキャパシタ９のキャパシタ電極２３とフローティングゲート電極１６との間の静電容量Ｃ１（ＭＯＳキャパシタ９の静電容量Ｃ１という。図７参照）、ｎＭＯＳ素子８のソース層１８とシリサイド層２４およびＰ＋拡散層２１により接続されたチャネル領域２０と、フローティングゲート電極１６との間の静電容量Ｃ２（ソース層１８側の静電容量Ｃ２という。図７参照）、並びにｎＭＯＳ素子８のドレイン層１９とフローティングゲート電極１６との間の静電容量Ｃ３（ドレイン層１９側の静電容量Ｃ３という。図８参照）は、Ｃ３＜Ｃ１＜Ｃ２となるように設定されている。
【００４３】
本実施例の記憶素子１１のデータを消去する消去動作は、図７に示すように、全ての記憶素子１１のｎＭＯＳ素子８のドレイン層１９に接続するビット線３７（ＢＬ）をオープン状態（電気的にどこにも接続されていない状態、または高インピーダンス状態をいう。）にし、ＭＯＳキャパシタ９のキャパシタ電極２３に接続するワード線３３（ＷＬ）を接地（ＧＮＤ：０Ｖ）し、ｎＭＯＳ素子８のシリサイド層２４によりＰ＋拡散層２１を介してチャネル領域２０に接続されているソース層１８に接続するソース線３１（ＳＬ）に１０〜１５Ｖの電圧を印加する。
【００４４】
この場合に、ｎＭＯＳ素子８のドレイン層１９はオープン状態にされているので、ｎＭＯＳ素子８の静電容量はソース層１８側の静電容量Ｃ２のみが有効となり、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８の静電容量Ｃ２とは、Ｃ１＜Ｃ２となるように設定されているため、ソース層１８に印加された電圧は容量カップリングによりほぼＭＯＳキャパシタ９のゲート絶縁膜１５にかかる状態になる。
【００４５】
このとき、本実施例のキャパシタ電極２３のｎＭＯＳ素子８側のフローティングゲート電極１６下の突起部４２の先端部は、バーズビークにより形成された斜面４３を凹面４１として先端角を小さくして、ゲート絶縁膜１５を介してフローティングゲート電極１６に対向しているので、この部位に電界集中が生じ、ＭＯＳキャパシタ９にかかる電界が高くなって、キャパシタ電極２３からフローティング状態となっているフローティングゲート電極１６に向かってＦＮ（Ｆｏｗｌｅｒ  Ｎｏｒｄｈｅｉｍ）トンネル電流（ＦＮ電流という。）が流れ、フローティングゲート電極１６に電荷（本実施例では電子）が注入される。
【００４６】
これにより、フローティングゲート電極１６に電子が短時間で蓄積され、ｎＭＯＳ素子８のしきい電圧が上昇し、記憶素子１１のしきい電圧が高い状態、つまり消去状態になる。この状態は、記憶素子１１にデータとして「１」が書込まれた状態であり、本実施例の消去状態は全ての記憶素子１１にデータ「１」が書込まれている状態に相当する。
この場合に、ｎＭＯＳ素子８のソース層１８に斜面４３を有する突起部４２が形成されていたとしても、その先端部は素子分離層１４およびゲート絶縁膜１５を介してフローティングゲート電極１６と対向しているので、電界集中が生じることはなく、ｎＭＯＳ素子８側でＦＮ電流が流れることはない。
【００４７】
このことは、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８のソース層１８側の静電容量Ｃ２との容量カップリング（Ｃ１＜Ｃ２）を大きくできない場合においても電子をフローティングゲート電極へ注入することが可能であることを示しており、記憶素子１１の静電容量Ｃ１、Ｃ２の設定自由度を高めて記憶素子１１の消去動作をより好適なものとすることができる。
【００４８】
また、ソース層１８にかける電圧を低くしても、消去動作におけるフローティングゲート電極１６への電子の注入が可能であることを示しており、消去時の電圧を低くして記憶素子１１の発熱を抑制することができる。
本実施例の記憶素子１１にデータ「０」を書込む書込動作は、データを書込む記憶素子１１を特定し、図８に示すように、その記憶素子１１のｎＭＯＳ素子８のシリサイド層２４によりＰ＋拡散層２１を介してチャネル領域２０に接続されているソース層１８に接続するソース線３１（ＳＬ）をオープン状態にし、ＭＯＳキャパシタ９のキャパシタ電極２３に接続するワード線３３（ＷＬ）に−２〜−３Ｖの電圧を、ｎＭＯＳ素子８のドレイン層１９に接続するビット線３７（ＢＬ）に１０〜１４Ｖの電圧を印加する。
【００４９】
この場合に、ｎＭＯＳ素子８のシリサイド層２４によりＰ＋拡散層２１を介して接続されているチャネル領域２０とソース層１８とはオープン状態となっているので、ｎＭＯＳ素子８の静電容量はドレイン層１９側の静電容量Ｃ３のみが有効となり、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８の静電容量Ｃ３とは、Ｃ１＞Ｃ３となるように設定されているため、容量カップリングによりほとんどの電圧がｎＭＯＳ素子８のドレイン層１９とフローティングゲート電極１６との間にかかり、そこにＦＮ電流が流れてフローティング状態となっているフローティングゲート電極１６に蓄積されている電荷（本実施例では電子）がフローティングゲート電極１６からドレイン層１９へ引抜かれ、フローティングゲート電極１６に電荷が存在しない状態になり、ｎＭＯＳ素子８のしきい電圧が低くなる。
【００５０】
なお、特定の記憶素子１１をデータ「１」とする場合は、特定された消去状態の記憶素子１１に対して上記のデータ「０」の書込み動作を行わなければよい。
このようにして記憶素子１１に書込まれたデータを読出す読出し動作のときは、ＭＯＳキャパシタ９のキャパシタ電極２３に接続するワード線３３（ＷＬ）に２〜３Ｖの電圧を、ｎＭＯＳ素子８のドレイン層１９に接続するビット線３７（ＢＬ）に１Ｖ程度の電圧を印加する。
【００５１】
この場合に、記憶素子１１が消去状態、またはデータ「１」が書込まれた状態のときは、ｎＭＯＳ素子８のしきい電圧が高くなっているので、ｎＭＯＳ素子８のソース層１８に接続するソース線３１（ＳＬ）にはドレイン電流が流れない。記憶素子１１にデータ「０」が書込まれた状態のときは、ｎＭＯＳ素子８のしきい電圧が低くなっているので、ソース線３１（ＳＬ）にはドレイン電流が流れる。
【００５２】
このドレイン電流の有無を判定することにより、記憶素子１１に書込まれたデータ「１」またはデータ「０」を読出す読出し動作が行われる。
上記のように、本実施例の記憶素子１１は、消去時またはデータ「０」の書込み時にドレイン層１９またはシリサイド層２４とＰ＋拡散層２１を介してチャネル領域２０が接続されたソース層１８をオープン状態にするので、ｎＭＯＳ素子８のソース層１８とドレイン層１９との間に高い電圧が印加されることはない。
【００５３】
また、ドレイン層１９またはソース層１８をオープン状態にすることにより、ｎＭＯＳ素子８の静電容量を変化させ、これによる容量カップリングを利用して電子をフローティングゲート電極１６に注入し、または引き抜くことが可能になり、ソース−ドレイン間の耐圧が低いＳＯＩ構造のｎＭＯＳ素子８を用いた記憶素子１１においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを得ることができる。
【００５４】
これにより、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを搭載することが可能になり、半導体記憶装置の小型化、薄型化を図ることができる。
また、本実施例の突起部４２の凹面４１は、ＬＯＣＯＳ法により素子分離層１４を形成するときに形成されるバーズビークにより形成される斜面４３を利用して形成するので、対シリコン選択比を有する等方性エッチングによりキャパシタ電極２３の周囲に凹面４１を容易に形成することができる。
【００５５】
以上説明したように、本実施例では、ＳＯＩ構造の半導体基板のＳＯＩ層上に、素子分離層で絶縁分離されたｎＭＯＳ素子とＭＯＳキャパシタを形成し、ＭＯＳキャパシタのキャパシタ電極の周縁部に埋込み酸化膜に向かって拡大する傾斜した凹面を設け、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極のｎＭＯＳ素子側の端部の突起部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極を設けたことによって、フローティングゲート電極に電荷を注入する記憶素子の消去動作において、ソース−ドレイン間の耐圧に関わらず、キャパシタ電極のフローティングゲート電極下の埋込み酸化膜に向かって拡大する傾斜した凹面を有する突起部の先端部による電界集中を利用して、フローティングゲート電極への電子の注入を容易に行うことができ、ソース−ドレイン間の耐圧が低いＳＯＩ構造の半導体記憶装置においても、フローティングゲート電極に短時間で電荷を注入することが可能になり、信頼性に優れた電気的に書換え可能な不揮発性メモリを形成することができる。
【００５６】
また、ＬＯＣＯＳ法により素子分離層を形成し、素子分離層を形成するときのバーズビークにより形成される斜面を対シリコン選択比を有する等方性エッチングによりエッチングして凹面を形成するようにしたことによって、キャパシタ電極の周縁部の凹面を容易に形成することができる。
なお、本実施例の工程Ｐ４においては、凹面を形成する等方性エッチングのエッチング条件として、使用ガスの酸素の混合比を５０％としたエッチング条件を例示したが、１０％〜９０％の範囲で酸素の混合比を適宜に設定して対シリコン選択比を変更し、その使用ガスの流量、圧力、温度等を調整して、エッチングされるシリコンの深さ方向、面方向のエッチング量により形成される凹面の形状を観察し、好適なエッチング条件を設定するようにするとよい。
【実施例２】
【００５７】
図９は実施例２の半導体記憶装置の上面を示す説明図、図１０は実施例２のＭＯＳキャパシタの断面を示す説明図、図１１、図１２は実施例２の半導体記憶装置の製造方法を示す説明図である。
なお、図１０は、図９のＣ−Ｃ断面線に沿った断面で描いてある。また上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
【００５８】
図９、図１０において、６１は下部掘込部であり、キャパシタ電極２３の周縁部に形成された突起部４２の下部の埋込み酸化膜３をキャパシタ電極２３の中心に向かって掘り込み、突起部４２の下面をほぼ露出させた状態で形成される。
なお、本実施例のキャパシタ電極２３の周縁部には、バーズビークにより形成された埋込み酸化膜３に向かって拡大する斜面４３が形成されている。
【００５９】
このような斜面４３を有する突起部４２であっても、その先端部が鋭角に形成されて、ゲート絶縁膜１５を介してフローティングゲート電極１６に対向しているので、消去動作のときにＭＯＳキャパシタ９に電界集中を生じやすくする機能を有している。
以下に、図１１、図１２にＰＡで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
【００６０】
なお、図１１、図１２における各工程の右側は図２と同様の断面で示した図２の右側のｎＭＯＳ素子８の製造方法を示し、左側は図１０と同様の断面で示した図１０の右側のＭＯＳキャパシタ９の製造方法を示す。
本実施例の工程ＰＡ１（図１１）〜ＰＡ３（図１１）の作動は、上記実施例１の工程Ｐ１（図５）〜Ｐ３（図５）の作動と同様であるので、その説明を省略する。
【００６１】
ＰＡ４（図１１）、上記実施例１の工程Ｐ４（図５）と同等にして、シリコン窒化膜５４およびパッド酸化膜５３を除去してＳＯＩ層４を露出させる。
そして、フォトリソグラフィにより、ＳＯＩ層４および素子分離層１４上に、キャパシタ形成領域５のＳＯＩ層４の周縁部に形成された突起部４２上およびこの突起部４２に隣接する領域の素子分離層１４を露出させた開口部を有するレジストマスク５１を形成し、これをマスクとして、フッ化水素酸等を用いた酸化シリコンを選択的にエッチングするウェットエッチングにより、素子分離層１４および突起部４２の下部を含む埋込み酸化膜３をエッチングし、埋込み酸化膜３内に底面を有し、突起部４２の下部の埋込み酸化膜３を掘り込んだ下部掘込部６１が形成されたキャパシタ溝４５を形成し、エッチング後に大量の水で洗浄して乾燥させる。
【００６２】
これにより、突起部４２のほぼ全体が、キャパシタ形成領域５のＳＯＩ層４の周縁部に露出し、突起部４２がキャパシタ溝４５に突出した状態になる。
このようなウェットエッチングは、フッ化水素酸の５％水溶液を用いて２５℃の条件でエッチングすれば、約３０ｎｍ／ｍｉｎの酸化シリコンのエッチングレートを得ることができる。
【００６３】
または、フッ化水素アンモニウム（ＮＨ４ＨＦ２）１５％、フッ化アンモニウム（ＮＨ４Ｆ）２５％を混合したバッファードフッ酸溶液を用いて２３．５℃の条件でエッチングすれば、約５５ｎｍ／ｍｉｎの酸化シリコンのエッチングレートを得ることができる。
ＰＡ５（図１２）、工程ＰＡ４で形成したレジストマスク５１を除去し、キャパシタ形成領域５とトランジスタ形成領域６のＳＯＩ層４および素子分離層１４上、並びにキャパシタ溝４５および下部掘込部６１の内面に、熱酸化法またはＣＶＤ法によりゲート絶縁膜１５を形成するための酸化シリコンからなるシリコン酸化膜１５ａを形成し、シリコン酸化膜１５ａ上にＣＶＤ法によりフローティングゲート電極１６を形成するためのポリシリコン膜１６ａを形成する。
【００６４】
ＰＡ６（図１２）、フォトリソグラフィにより、ポリシリコン膜１６ａ上に、フローティングゲート電極１６の形成領域を覆うレジストマスク５１（不図示）を形成し、異方性エッチングにより露出しているポリシリコン膜１６ａおよびシリコン酸化膜１５ａをエッチングして、ＳＯＩ層４およびキャパシタ溝４５の底面の埋込み酸化膜３を露出させ、トランジスタ形成領域６のＳＯＩ層４を２分し、キャパシタ形成領域５のＳＯＩ層４のトランジスタ形成領域６側の端部の突起部４２上に延在すると共に、ゲート絶縁膜１５を介してそれぞれのＳＯＩ層４および突起部４２の先端部に対向するフローティングゲート電極１６を形成し、前記のレジストマスク５１の除去する。
【００６５】
このとき、本実施例の突起部４２の下部には下部掘込部６１が形成されているので、図１３、図１４に示すように、キャパシタ形成領域５のＳＯＩ層４の周縁部に形成された突起部４２の下部の下部掘込部６１の内部にポリシリコン膜１６ａが残留する。
この下部掘込部６１の内部のポリシリコン膜１６ａは、図１２（ＰＡ６）等に示すように、上記で形成されたフローティングゲート電極１６に接続しているので、下部掘込部６１の内部に残留したポリシリコン膜１６ａにより、線対称に配置した２つの記憶素子１１の隣接する２つのキャパシタ電極２３にそれぞれ形成されたフローティングゲート電極１６（図９参照）の間が電気的に接続され、書込み動作等の動作ができなくなる。
【００６６】
このため、本実施例では、フローティングゲート電極１６の間を接続する下部掘込部６１のポリシリコン膜１６ａを切断するために、以下に示すポリシリコン膜１６ａの切断工程を実施する。
すなわち、上記のフローティングゲート電極１６の形成後に、露出している埋込み酸化膜３、ＳＯＩ層４、素子分離層１４上に、フォトリソグラフィにより、対向配置されたフローティングゲート電極１６の間の、隣接するキャパシタ電極２３を形成するためのキャパシタ形成領域５のＳＯＩ層４、およびこのＳＯＩ層４に形成された突起部４２の斜面４３、並びにこの突起部４２に隣接する埋込み酸化膜３を露出させた図１３に２点鎖線で示す開口部６３を有するレジストマスク５１（不図示）を形成し、これをマスクとして、等方性エッチングにより下部掘込部６１の内部に残留したポリシリコン膜１６ａをエッチングして、対向配置されたフローティングゲート電極１６の間を接続するポリシリコン膜１６ａを切断し、前記のレジストマスク５１を除去する。
【００６７】
このような等方性エッチングは、例えばエッチング装置として、アプライドマテリアルズ（ＡＭＡＴ）製、Ｃｅｎｔｕｒａ−ｍｘｐを用い、臭化水素（ＨＢｒ）１４ｓｃｃｍ、６フッ化硫黄（ＳＦ６）２０ｓｃｃｍ、の混合ガスを使用ガスとし、圧力２０ｍＴｏｒｒ、ＲＦパワー３００Ｗ、電磁力４５Ｇａｕｓｓ、壁温４５℃、カソード電極温度４０℃としたエッチング条件によるエッチングにより行うことができる。
【００６８】
この切断工程の後に、フローティングゲート電極１６およびＳＯＩ層４上等に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成し、異方性エッチングによりＳＯＩ層４上の全面をエッチングして、フローティングゲート電極１６の上面およびＳＯＩ層４の上面、並びにフローティングゲート電極１６下を除く突起部４２の斜面４３を露出させ、フローティングゲート電極１６の側面、並びに突起部４２の下面および下部掘込部６１の内部のポリシリコン膜１６ａの切断面とその切断部を除くポリシリコン膜１６ａの側面に絶縁膜１７を形成する。
【００６９】
そして、上記実施例１の工程Ｐ７（図６）と同様にして、各ＳＯＩ層４上に、高濃度のＮ型不純物をイオン注入してフローティングゲート電極１６の両側のＳＯＩ層４にソース層１８およびドレイン層１９、並びにキャパシタ形成領域５のＳＯＩ層４にキャパシタ電極２３を形成する。
これにより、ソース層１８とドレイン層１９とに挟まれたフローティングゲート電極１６下にチャネル領域２０が形成される。
【００７０】
その後の工程ＰＡ７（図１２）、工程ＰＡ８（図１２）等の作動は、上記実施例１の工程Ｐ８（図６）、工程Ｐ９（図６）等の作動と同様であるので、その説明を省略する。
なお、工程ＰＡ８において、全面にシリサイド化材料層を形成したときに、下部掘込部６１の内部のポリシリコン膜１６ａの切断面や側面、および突起部４２の下面にもシリサイド化材料層が形成されるが、前記の部位は絶縁膜１７で覆われているので、シリサイド層２４が当該部位に形成されることはなく、２つのキャパシタ電極２３にそれぞれ形成された対向するフローティングゲート電極１６の間が電気的に接続されることはない。
【００７１】
上記のキャパシタ電極２３に斜面４３を有する突起部４２を形成した記憶素子１１の消去動作および書込み動作、読出し動作は、上記実施例１の場合と同様であるのでその説明を省略する。
この場合の消去動作においては、上記で説明した容量カップリングによりソース層１８に印加された電圧がほぼＭＯＳキャパシタ９のゲート絶縁膜１５にかかる状態となったときに、本実施例の斜面４３を有する突起部４２は下部掘込部６１を設け、突起部４２の全体をキャパシタ溝４５内に突出させて露出面積を大きくして、その先端部をゲート絶縁膜１５を介してフローティングゲート電極１６に対向させているので、先端部における電界集中を安定的に高めることができ、キャパシタ電極２３からフローティングゲート電極１６へ向かって流れるＦＮ電流をより流れやすくして、フローティングゲート電極１６への電荷（本実施例では電子）の注入をより確実に行うことができる。
【００７２】
また、本実施例の突起部４２の斜面４３は、ＬＯＣＯＳ法により素子分離層１４を形成するときに形成されるバーズビークを利用して形成するので、特別な工程を加えることなく、キャパシタ電極２３の周囲に斜面４３を容易に形成することができる。
以上説明したように、本実施例では、キャパシタ電極のフローティングゲート電極下の埋込み酸化膜に向かって拡大する斜面を有する突起部の先端部による電界集中を利用して、上記実施例１と同様の効果の効果を得ることができると共に、ＭＯＳキャパシタのキャパシタ電極の周縁部に形成された突起部の下部に埋込み酸化膜を掘り込んだ下部掘込部を設けたことによって、突起部の全体をキャパシタ溝内に突出させて露出面積を大きくした状態で、その先端部をゲート絶縁膜を介してフローティングゲート電極に対向させることができ、突起部の先端部における電界集中を安定的に高めて、フローティングゲート電極への電荷の注入をより確実に行うことができる。
【００７３】
また、線対称に配置された記憶素子の隣接した２つのキャパシタ電極にそれぞれ形成される対向配置されたフローティングゲート電極の形成時に、下部掘込部の内部に残留したポリシリコン膜を、等方性エッチングにより、対向配置されたフローティングゲート電極の間で切断するようにしたことによって、下部掘込部の内部に残留したポリシリコン膜により、対向配置されたフローティングゲート電極の間が電気的に接続されることを防止して、半導体記憶装置における各動作を安定的に行わせることができる。
【００７４】
なお、上記各実施例おいては、ＬＯＣＯＳ法により形成されるバーズビークにより突起部４２の斜面４３を形成するとして説明したが、ＳＴＩ法によって突起部４２を形成するようにしてもよい。
このＳＴＩ法による突起部４２の製造方法について、以下に、ＳＢで示す工程に従って説明する。
【００７５】
工程ＳＢ１、上記工程Ｐ１と同様に設定された半導体基板１を準備し、工程Ｐ１と同様にしてパッド酸化膜５３およびストッパ窒化膜としてのシリコン窒化膜５４を形成する。
工程ＳＢ２、工程Ｐ２と同様にして素子分離領域７のシリコン窒化膜５４を露出させたレジストマスク５１を形成し、これをマスクとして、等方性エッチングによりシリコン窒化膜５４およびパッド酸化膜５３、ＳＯＩ層４をエッチングして埋込み酸化膜３を露出させ、埋込み酸化膜３に達する分離溝を形成する。
【００７６】
このとき、等方性エッチングによりＳＯＩ層４の上面側がエッチングされて斜面４３が形成され、分離溝の側壁が斜面４３で構成されると共に、ＳＯＩ層４の端部に斜面４３を有する突起部４２が形成される。
工程ＳＢ３、工程ＰＢ２で形成したレジストマスク５１を除去し、ＣＶＤ法によりシリコン窒化膜５４上および分離溝内に酸化シリコンを堆積して、分離溝を少なくともＳＯＩ層４より厚く埋めるシリコン酸化膜を形成する。
【００７７】
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法または機械的な研磨により、堆積されたシリコン酸化膜およびシリコン窒化膜５４、パッド酸化膜５３を除去してＳＯＩ層４を露出させ、トランジスタ形成領域６とキャパシタ形成領域５のとの間の素子分離領域７に素子分離層１４を形成する。
この状態は、上記工程Ｐ４および工程ＰＡ４におけるウェットエッチングによりシリコン窒化膜５４およびパッド酸化膜５３を除去してＳＯＩ層４を露出させた状態と同様になる。
【００７８】
その後の作動は、上記工程Ｐ４の後段および工程ＰＡ４の後段以後の作動と同様であるので、その説明を省略する。
このようにしても、ＬＯＣＯＳ法を用いた場合と同様の記憶素子１１を形成することができる。
また、上記各実施例においては、２つの記憶素子をキャパシタ電極を隣接させて線対称に配置するとして説明したが、ＳＯＩ構造の半導体基板に形成されたＭＯＳＦＥＴとＭＯＳキャパシタとを一つのフローティングゲート電極で接続した記憶素子を単独にして、複数形成するようにしてもよい。
【００７９】
また、上記各実施例においては、ＭＯＳＦＥＴはｎＭＯＳ素子として説明したが、ＭＯＳＦＥＴをｐＭＯＳ素子にし、キャパシタ電極や高濃度拡散層の不純物の型を逆にした場合も同様である。
【図面の簡単な説明】
【００８０】
【図１】実施例１の半導体記憶装置の上面を示す説明図
【図２】図１のＡ−Ａ断面線に沿った断面を示す説明図
【図３】図１のＢ−Ｂ断面線に沿った断面を示す説明図
【図４】実施例１のＳＯＩ層上の領域の設定状態を示す説明図
【図５】実施例１の半導体記憶装置の製造方法を示す説明図
【図６】実施例１の半導体記憶装置の製造方法を示す説明図
【図７】実施例１の記憶素子の消去動作を示す説明図
【図８】実施例１の記憶素子の書込み動作を示す説明図
【図９】実施例２の半導体記憶装置の上面を示す説明図
【図１０】実施例２のＭＯＳキャパシタの断面を示す説明図
【図１１】実施例２の半導体記憶装置の製造方法を示す説明図
【図１２】実施例２の半導体記憶装置の製造方法を示す説明図
【図１３】実施例２の隣接するキャパシタ形成領域およびキャパシタ溝の上面を示す説明図
【図１４】図１３のＤ−Ｄ断面線に沿った断面を示す説明図
【符号の説明】
【００８１】
１    半導体基板
２    支持基板
３    埋込み酸化膜
４    ＳＯＩ層
５    キャパシタ形成領域
６    トランジスタ形成領域
７    素子分離領域
８    ｎＭＯＳ素子（ＭＯＳＦＥＴ）
９    ＭＯＳキャパシタ
１０  記憶素子形成領域
１１  記憶素子
１４  素子分離層
１５  ゲート絶縁膜
１５ａ  シリコン酸化膜
１６  フローティングゲート電極
１６ａ  ポリシリコン膜
１７  絶縁膜
１８  ソース層
１９  ドレイン層
２０  チャネル領域
２１  Ｐ＋拡散層（高濃度拡散層）
２３  キャパシタ電極
２４  シリサイド層
２５  第１の層間絶縁膜
２６  第２の層間絶縁膜
２８  コンタクトプラグ
２９  コンタクトホール
３１  ソース線（ＳＬ）
３２  中継配線
３３  ワード線（ＷＬ）
３５  ビアプラグ
３６  ビアホール
３７  ビット線（ＢＬ）
４１  凹面
４２  突起部
４３  斜面
４５  キャパシタ溝
５１  レジストマスク
５３  パッド酸化膜
５４  シリコン窒化膜
６１  下部掘込部
６３  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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