(57)【要約】【課題】  複数のチップが積層され、均一な電源供給が可能な半導体集積回路を提供する。【解決手段】  第１の半導体集積回路チップと第２の半導体集積回路チップとを積層し、チップ間接続電極で互いに接続する。そして、第２の半導体集積回路チップのコア電源端子と、チップ間接続電極を介して、第１の半導体集積回路チップに形成されたコア回路にコア電源電圧を供給する。【選択図】        図１
2009070967.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体集積回路チップと第２の半導体集積回路チップが互いに積層され、チップ間接続電極を介して電気的に接続されてなる半導体集積回路において、
前記第１の半導体集積回路チップには、複数の入力端子および複数の出力端子を有しコア電源電圧の供給を受けて動作するコア回路が形成され、
前記第２の半導体集積回路チップには、前記コア電源電圧よりも高いバッファ電源電圧の供給を受けて動作し、前記半導体集積回路の外部から入力された信号を前記コア回路の対応する入力端子に供給する入力バッファと、前記バッファ電源電圧の供給を受けて動作し、前記コア回路の対応する出力端子から出力された信号を前記半導体集積回路の外部に出力する出力バッファと、前記半導体集積回路の外部から前記コア電源電圧の供給を受けるコア電源端子とが形成され、
前記コア電源電圧が、前記コア回路に、前記コア電源端子および前記貫通電極を介して供給されることを特徴とする半導体集積回路。
【請求項２】
前記第２の半導体集積回路チップには、前記コア回路の入力端子に入力される信号、もしくは、出力端子から出力される信号と、前記入力バッファから出力される信号、もしくは、出力バッファに入力される信号との間で信号レベルを変換するレベルシフタが形成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１の半導体集積回路チップには、前記コア回路に前記コア電源電圧を供給するメッシュ状の電源配線が形成され、該メッシュ状の電源配線に、該第１の半導体集積回路チップの周辺部および中央部の両方において、対応する前記コア電源端子および前記チップ間接続電極を介して前記コア電源電圧が供給されることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記第２の半導体集積回路チップには、前記出力バッファを形成可能なトランジスタと前記入力バッファを形成可能なトランジスタと前記コア電源端子を形成可能な端子領域とを含む入出力バッファセルが、複数、規則的に配列され、該複数のそれぞれの一部の入出力バッファセルに、前記入力バッファ、前記出力バッファ、および、前記コア電源端子が形成されることを特徴とする請求項１、２又は３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の半導体集積回路チップと第２の半導体集積回路チップとが、互いに積層され、チップ間接続電極を介して電気的に接続された半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路装置には、半導体集積回路チップと、その半導体集積回路チップを格納する半導体パッケージとが備えられている。
【０００３】
半導体集積回路チップ上には、論理回路で構成されてなるコア領域と、入出力バッファと、入出力用および電源用のパッド電極で構成されてなる入出力パッド領域が存在する。一般に、入出力パッド領域は、半導体パッケージに備えられたリードフレームや回路基板（インターポーザ基板）とのボンディングによる接続の容易性の観点から、半導体集積回路チップの外周に配置される。
【０００４】
また、論理回路と入出力バッファ回路とでは、動作する電源電圧が異なるため、両者を同一の半導体集積回路チップに形成すると、コストアップにつながるという問題がある。
【０００５】
そこで、一方の半導体集積回路チップに低電源電圧で動作する論理回路を備えるとともに、他方の半導体集積回路チップに高電源電圧で動作する入出力回路，静電保護回路，パッド電極を備え、これらの半導体集積回路チップを貼り合わせた半導体集積回路が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００５−１２９８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体集積回路の益々の高集積度化および多機能化に伴い、半導体集積回路チップのサイズは大きくなる傾向にある。半導体集積回路チップのサイズが大きくなると、半導体集積回路チップの外周に配置された電源用パッドから、その半導体集積回路チップの中心部に配置されたコア回路に電源電圧を供給した場合、供給される電圧が低下するという問題が発生する。
【０００７】
上述した特許文献１には、この問題に対する対策については言及されていない。
【０００８】
本発明は、上記事情に鑑み、半導体集積回路チップへの均一な電源供給が可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する本発明の半導体集積回路は、第１の半導体集積回路チップと第２の半導体集積回路チップが互いに積層され、チップ間接続電極を介して電気的に接続されてなる半導体集積回路において、
上記第１の半導体集積回路チップには、複数の入力端子および複数の出力端子を有しコア電源電圧の供給を受けて動作するコア回路が形成され、
上記第２の半導体集積回路チップには、上記コア電源電圧よりも高いバッファ電源電圧の供給を受けて動作し、上記半導体集積回路の外部から入力された信号を上記コア回路の対応する入力端子に供給する入力バッファと、上記バッファ電源電圧の供給を受けて動作し、上記コア回路の対応する出力端子から出力された信号を上記半導体集積回路の外部に出力する出力バッファと、上記半導体集積回路の外部から上記コア電源電圧の供給を受けるコア電源端子とが形成され、
上記コア電源電圧が、上記コア回路に、上記コア電源端子および上記チップ間接続電極を介して供給されることを特徴とする。
【００１０】
本発明の半導体集積回路は、外部から供給されるコア電源電圧を、第２の半導体集積回路チップに形成されたコア電源端子、およびチップ間接続電極を介して、第１の半導体集積回路チップに形成されたコア回路に供給する構成である。従って、従来の、半導体集積回路チップの外周に配置された電源パッドから、その半導体集積回路チップの中心部に配置されたコア回路に電源を供給する技術と比較し、コア回路へのコア電源電圧供給の均一性を高めることが可能である。
【００１１】
ここで、上記第２の半導体集積回路チップには、上記コア回路の入力端子に入力される信号、もしくは、出力端子から出力される信号と、上記入力バッファから出力される信号、もしくは、出力バッファに入力される信号との間で信号レベルを変換するレベルシフタが形成されていることが好ましい。
【００１２】
また、上記第１の半導体集積回路チップには、上記コア回路に上記コア電源電圧を供給するメッシュ状の電源配線が形成され、上記メッシュ状の電源配線に、該第１の半導体集積回路チップの周辺部および中央部の両方において、対応する上記コア電源端子および上記チップ間接続電極を介して上記コア電源電圧が供給されることが好ましい。
【００１３】
このように、第１の半導体集積回路チップの周辺部および中央部の両方においてチップ間接続電極を介してコア電源電圧を供給すると、コア回路にさらに均一にコア電源電圧を供給することができる。
【００１４】
さらに、上記第２の半導体集積回路チップには、上記出力バッファを形成可能なトランジスタと上記入力バッファを形成可能なトランジスタと上記コア電源端子を形成可能な端子領域とを含む入出力バッファセルが、複数、規則的に配列され、該複数のそれぞれの一部の入出力バッファセルに、上記入力バッファ、上記出力バッファ、および、上記コア電源端子が形成されるものであることが好ましい。
【００１５】
このようにすると、第２の半導体集積回路チップの設計が容易である。
【発明の効果】
【００１６】
本発明によれば、半導体集積回路チップへの均一な電源供給が可能な半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図を参照して本発明の実施の形態を説明する。
【００１８】
図１は、本発明の一実施形態の半導体集積回路の断面図である。
【００１９】
この半導体集積回路１では、第１の半導体集積回路チップ１０と、第２の半導体集積回路チップ２０とが積層されている。そして、この積層された半導体集積回路チップが、ＢＧＡパッケージに格納されている。すなわち、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０とが積層された積層チップが、パッケージの端子となる半田ボール３１が裏面側に設けられたインターポーザ基板３０と積層され、このインターポーザ基板に電気的に接続されている。
【００２０】
第１の半導体集積回路チップ１０は、半導体基板１３の表面側に、コア回路層１１および配線層１２を有する。コア回路層１１には多数のトランジスタ（図示しない）が形成されている。このトランジスタが、配線層１２に形成された配線によって互いに接続されることにより、様々な論理機能を有するコア回路が形成されている。また、基板１３内には貫通電極１４が形成され、これによって、第２の半導体集積回路チップ２０との電気的な接続がなされている。すなわち、図１に示された実施形態では、貫通電極１４が、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０とを電気的に接続する、チップ間接続電極として機能する。
【００２１】
第２の半導体集積回路チップ２０は、半導体基板２３の表面側に、バッファ回路層２１および配線層２２を有する。バッファ回路層２１には多数のトランジスタ（図示しない）が形成されている。そして、このトランジスタが、配線層２２に形成された配線（図示しない）で互いに接続されることによって、入出力バッファ（入力バッファ、および、出力バッファ）が形成されている。また、基板２３内には、貫通電極２４が形成されている。貫通電極２４は、積層された半導体集積回路チップを、ＢＧＡパッケージを構成するインターポーザ基板３０に接続するために利用されている。すなわち、貫通電極２４は、積層された半導体集積回路チップをパッケージに接続するパッケージ接続電極として機能する。
【００２２】
図２は、半導体集積回路１の外部から入力された信号が、第２の半導体集積回路チップ２０に形成された入力バッファを介して第１の半導体集積回路チップ１０に形成されたコア回路に入力される経路、および、コア回路から出力された信号が、第２の半導体集積回路チップ２０に形成された出力バッファを介して半導体集積回路１の外部に出力される経路を模式的に示す図である。図２には、また、コア回路および入出力バッファ（入力バッファおよび出力バッファ）に電源電圧を供給する経路も示した。
【００２３】
図２の実施形態の半導体集積回路１において、第１の半導体集積回路チップ１０に形成されたコア回路１００は、アンドゲート１１＿１，１２＿２，オアゲート１１＿３，１１＿４，および、図示しないさまざまな論理ゲートやフリップフロップ等が組み合わされた論理回路１１＿５からなる。コア回路１００は、アンドゲート１１＿１およびオアゲート＿１１＿３の入力端子を含めた複数の入力端子を有し、また、アンドゲート１１＿２およびオアゲート１１＿４の出力端子を含めた複数の出力端子を有する。一方、第２の半導体集積回路チップ２０には、入力バッファ２１＿１および出力バッファ２１＿２が形成されている。
【００２４】
コア回路１００は、コア電源電圧の供給を受けて動作する。従って、コア回路に入力される、もしくはコア回路から出力される信号は、コア電源電圧に対応する（コア電源電圧にほぼ等しい）振幅（コア信号振幅）を有する。入出力バッファは、バッファ電源電圧の供給を受けて動作する。従って、入出力バッファに入力される、もしくは入出力バッファから出力される信号は、バッファ電源電圧に対応する（バッファ電源電圧にほぼ等しい）振幅（バッファ信号振幅）を有する。コア電源電圧はバッファ電源電圧に比較して低い。具体的には、例えば、コア電源電圧は１．２Ｖ、バッファ電源電圧は３．３Ｖである。
第２の半導体集積回路チップ２０には、入出力バッファに加えて、コア信号振幅の信号とバッファ信号振幅の信号との間で信号レベルを変換する、レベルシフタも設けられる。具体的には、半導体集積回路１の外部から受信され、入力バッファ２１＿１を通過した（入力バッファ２１＿１から出力された）バッファ信号振幅の信号を、コア信号振幅の入力信号に変換して、コア回路１００の入力端子に供給する、入力側レベルシフタ２１＿２と、コア回路１００の出力端子から出力されたコア信号振幅の出力信号を、バッファ信号振幅の信号に変換して、出力バッファ２１＿４に入力する、出力側レベルシフタ２１＿３とが形成されている。レベルシフタも、入出力バッファと同様に、第２の半導体集積回路チップ２０のバッファ回路層に設けられた複数のトランジスタを、配線層２２に設けられた配線で相互に接続することによって形成される。レベルシフタは、コア電源電圧とバッファ電源電圧との両方の供給を受けて動作する。
【００２５】
そして、このような第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０とが積層された積層チップでは、図示しないＢＧＡパッケージの端子に入力された入力信号が、インターポーザ基板３０パッド３０＿１と、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極２４＿１と、第２の半導体集積回路チップ２０の配線層２２に形成された配線を介して、入力バッファ２１＿１に入力される。そして、入力バッファ２１＿１を通過した入力信号が、さらに、入力側レベルシフタ２１＿２を通過して、第２の半導体集積回路チップ２０の配線層２２に形成されたパッド２２＿１に伝達され、第１の半導体集積回路チップ１０の基板１３に設けられた貫通電極１４＿１、および、第１の半導体集積回路チップ１０の配線層１２に設けられた配線を介して、コア回路１００の入力端子である、アンドゲート１１＿１の一方の入力端子に供給される。図示は省略するが、アンドゲート１１＿１の他方の入力端子、および、コア回路１００のその他の入力端子にも、それぞれ、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極と、入力バッファおよび入力側レベルシフタと、第２の半導体集積回路チップ２０の配線層２２に形成されたパッドと、第１の半導体集積回路チップ１０の基板１３に設けられた貫通電極とを介して、入力信号が供給される。
【００２６】
また、アンドゲート１１＿２の出力端子から出力された出力信号は、第１の半導体集積回路チップ１０の配線層１２に形成された配線と、第１の半導体集積回路チップ１０の基板１３に設けられた貫通電極１４＿２とを介して、第２の半導体集積回路チップ２０の配線層２２に形成されたパッド２２＿２に伝達される。そして、この出力信号が、出力側レベルシフタ２１＿３および出力バッファ２１＿４を通過し、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極２４＿２を介して、インターポーザ基板３０のパッド３０＿２に伝達され、図示しないＢＧＡパッケージの端子から、半導体集積回路１の外部に出力される。図示は省略するが、オアゲート１１＿４を含めた、コア回路１００の他の出力端子から出力される出力信号も、それぞれ、第１の半導体集積回路チップ１０の基板１３に設けられた貫通電極と、第２の半導体集積回路チップ２０の配線層２２に形成されたパッドと、出力側レベルシフタおよび出力バッファと、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極とを介して、半導体集積回路１の外部に出力される。
【００２７】
第１の半導体集積回路チップ１０には、コア回路の動作のために必要なコア電源電圧が供給される。すなわち、図示しないＢＧＡパッケージの端子に供給されたコア電源電圧は、インターポーザ基板３０のパッド３０＿３と、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極２４＿３とを介して、第２の半導体集積回路チップ２０の配線層２２に設けられたコア電源パッド２２＿３に供給される。そしてさらに、第１の半導体集積回路チップ１０の基板１３に設けられた貫通電極１４＿３、および、第１の半導体集積回路チップ１０の配線層１２に設けられた配線１２＿１を介して、コア回路１００を構成するアンドゲート１１＿１，１１＿３、オアゲート１１＿２，１１＿４、および、論理回路１１＿５に供給される。
【００２８】
コア回路１００には、コア回路用グランド電源電圧も、第２の半導体集積回路チップ２０の基板に設けられた貫通電極と、配線層２２に設けられたパッドと、第１の半導体集積回路チップ１０の基板に設けられた貫通電極とを介して供給されるが、図示は省略する。
このように、第１の半導体集積回路チップ１０のコア回路１００には、貫通電極１４を介してコア電源電圧（および、コア回路用グランド電源電圧）が供給される。従って、コア電源電圧供給のための貫通電極の個数および配置を適切に設定することにより、コア回路の全体にわたって、均一に電源電圧を供給することが可能である。特に、チップの周辺部に設けたパッドから、チップ中央部のコア回路に電源を供給する場合に比較すると、電源電圧供給の均一性をはるかに高めることができる。
【００２９】
コア電源パッド２２＿３に供給されたコア電源電圧は、第２の半導体集積回路チップ２０においても、配線層２２の配線２２＿４を介して、レベルシフタ２１＿２，２１＿３に供給される。第２の半導体集積回路チップ２０には、また、コア電源電圧に加えてバッファ電源電圧が供給される。すなわち、図示しないＢＧＡパッケージの端子に供給されたバッファ電源電圧は、インターポーザ基板３０のパッド３０＿４と、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極２４＿４と、第２の半導体集積回路チップ２０の配線層２２に設けられた配線２２＿５とを介して、入力バッファ２１＿１、出力バッファ２１＿４、および、レベルシフタ２１＿２，２１＿３に供給される。入力バッファ２１＿１および出力バッファ２１＿４には、バッファ用グランド電源電圧も同様に供給されるが、図示は省略する。
【００３０】
図３は、第１の半導体集積回路チップ１０の配線層１２、および、第２の半導体集積回路チップ２０の配線層２２に形成される、メッシュ状電源配線を概念的に示す図である。
第１の半導体集積回路チップ１０の配線層１２には、第１の半導体集積回路チップ１０の全面にわたって、メッシュ状電源配線１２ａが形成されている。このメッシュ状電源配線１２ａには、図示しないＢＧＡパッケージの端子から、インターポーザ基板３０のパッド３０＿３（３０＿３ａ，３０＿３ｂ）と、第２の半導体集積回路チップ２０に設けられた貫通電極２４＿３（２４＿３ａ，２４＿３ｂ）およびコア電源パッド２２＿３（２２＿３ａ，２２＿３ｂ）と、第１の半導体集積回路チップ１０に設けられた貫通電極１４＿３（１４＿３ａ，１４＿３ｂ）とを介して、コア電源電圧が供給される。そして、このメッシュ状電源配線１２ａを介して、第１の半導体集積回路チップ１０に形成されるコア回路に、コア電源電圧が供給される。すなわち、図２に示した第１の半導体集積回路チップ１０の配線層１２の配線１２−１は、図３に示したメッシュ状電源配線の１２ａの一部を構成する。
【００３１】
このように、メッシュ状電源配線１２ａを設けることにより、第１の半導体集積回路チップ１０に形成されるコア回路への、コア電源電圧供給の均一性を向上することができる。図３に示した例では、また、メッシュ状電源配線１２ａへのコア電源電圧の供給を、第１の半導体集積回路チップ１０の中央部において、コア電源パッド２２＿３ａおよび貫通電極１４＿３ａを介して行うことに加えて、第１の半導体集積回路チップ１０の周辺部においても、コア電源パッド２２＿３ｂおよび貫通電極１４＿３ｂを介して行っている。このように、メッシュ状電源配線１２ａへのコア電源電圧の供給を、第１の半導体集積回路チップ１０の中央部および周辺部の両方において、貫通電極を介して行うことにより、コア回路に対するコア電源電圧の供給の均一性を、さらに高めることができる。
【００３２】
図３には、第１の半導体集積回路チップ１０の中央部と周辺部において、それぞれ１個の貫通電極１４＿３ａ，１４＿３ｂを介してメッシュ状電源配線１２ａへのコア電源電圧の供給を行った例を示した。しかし現実には、第１の半導体集積回路チップ１０の中央部と周辺部とを含めた全面に、多数の貫通電極１４を設けて、メッシュ状電源配線１２ａへのコア電源電圧の供給を行うことが好ましい。具体的には、例えば、第１の半導体集積回路チップ１０の全面に均一に、一定の密度で貫通電極１４を設けるようにしてもよい。もしくは、第１の半導体集積回路チップ１０内で、大量に電源電流を消費する領域に対して、他の領域よりも高い密度で、貫通電極１４を設けることも可能である。また、図示は省略するが、第１の半導体集積回路チップ１０の配線層１２には、コア回路用グランド電源電圧を供給するメッシュ状電源配線も形成される。この、グランド電源電圧用のメッシュ状電源配線に対しても、第１の半導体集積回路チップ１０の中央部および周辺部の両方に設けた貫通電極１４を介して、グランド電源電圧が供給される。
【００３３】
図３に示した例では、第２の半導体集積回路チップ２０の配線層２２にも、コア電源電圧を供給するための、コア電源電圧用メッシュ状電源配線２２ａが形成されている。この、メッシュ状電源配線２２ａを介して、第２の半導体集積回路チップ２０に形成されるレベルシフタに、コア電源電圧が供給される。図３に示した例では、メッシュ状電源配線２２ａへのコア電源電圧の供給は、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極２４＿３（２４＿３ａ，２４＿３ｂ）を介して行われている。すなわち、第２の半導体集積回路チップ２０に設けられたメッシュ状電源配線２２ａに対しても、第２の半導体集積回路チップ２０の中央部と周辺部との両方において、貫通電極２４＿３ａ，２４＿３ｂを介したコア電源電圧の供給が行われている。
【００３４】
このように、図３に示した半導体集積回路１において、コア電源電圧は、まず、図示しないＢＧＡパッケージの端子から、インターポーザ基板３０および貫通電極２４＿３（２４＿３ａ，２４＿３ｂ）を介して、第２の半導体集積回路チップ２０のメッシュ状電源配線２２ａに供給され、このメッシュ状電源配線２２ａから、レベルシフタ、もしくはその他の、第２の半導体集積回路チップ２０に形成された回路に供給される。そしてさらに、メッシュ状電源配線２２ａから、貫通電極１４＿３（１４＿３ａ，１４＿３ｂ）を介して、第１の半導体集積回路チップ１０のメッシュ状電源配線１２ａに供給され、このメッシュ状電源配線１２ａから、第１の半導体集積回路に形成されるコア回路に供給される。
【００３５】
図３に示した例では、インターポーザ基板３０から第２の半導体集積回路チップ２０のメッシュ状電源配線２２ａにコア電源電圧を供給するための貫通電極２４＿３（２４＿３ａ、２４＿ｂ）の直上に、第１半導体集積回路１０のメッシュ状電源配線１２ａにコア電源電圧を供給するための貫通電極１４＿３（１４＿３ａ，１４＿３ｂ）が配置されている。しかし、このように、第２の半導体集積回路チップ２０にコア電源電圧を供給する貫通電極２４の直上に、第１の半導体集積回路チップ１０にコア電源電圧を供給する貫通電極１４を配置することは、少なくとも、第２の半導体集積回路チップ２０にメッシュ状電源配線２２ａを形成した場合には、必須ではない。メッシュ状電源配線２２ａと、複数の貫通電極１４とを介して、第２の半導体集積回路チップ２０のメッシュ状電源配線１２ａに対して、必要な均一性でコア電源電圧供給が可能な範囲で、第２の半導体集積回路チップ２０にコア電源電圧を供給する貫通電極２４の位置と、第１の半導体集積回路チップ１０にコア電源電圧を供給する貫通電極１４の位置とを、互いにずらすことも可能である。
【００３６】
なお、第２の半導体集積回路チップ２０において、コア電源電圧を利用する回路がレベルシフタのみである場合には、第２の半導体集積回路チップ２０に対して必要な、コア電源の電流供給量は小さい。このため、第２の半導体集積回路チップ２０については、コア電源電圧を供給するためのメッシュ状電源配線２２ａの形成を省略することも可能である。この場合にも、第２の半導体集積回路チップ２０にコア電源電圧を供給する貫通電極２４の直上に第１の半導体集積回路チップ１０にコア電源電圧を供給する貫通電極１４を配置することは、必ずしも必須ではない。しかし、両者を近接した位置に配置することが好ましい。
【００３７】
図３に示した半導体集積回路１では、第２の半導体集積回路チップ２０には、コア電源電圧を供給するためのメッシュ状電源配線２２ａに加えて、バッファ電源電圧を供給するためのメッシュ状電源配線２２ｂも形成されている。このメッシュ状電源配線２２ｂには、図示しないＢＧＡパッケージの端子から、インターポーザ基板３０のパッド３０＿４と、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極２４＿４とを介して、バッファ電源電圧が供給される。なお、バッファ電源電圧を供給する貫通電極２４＿４についても、第２の半導体集積回路チップ２０の中央部と周辺部との両方を含めて、第２の半導体集積回路チップ２０の全面に配置することが好ましい。
【００３８】
以上、図１ないし図３に示した本発明の実施形態では、基板１３に貫通電極１４を設けた第１の半導体集積回路チップ１０と、基板２３に貫通電極２４を設けた第２の半導体集積回路チップ２０とを積層し、第１の半導体集積回路チップ１０の基板１３に設けられた貫通電極１４をチップ間接続電極として、両者を電気的に接続した。すなわち、第１の半導体集積回路チップ１０の裏面側において露出する、貫通電極１４の一端を、第２の半導体集積回路チップ２０の配線層２２に設けられたパッドに接続することによって、第１の半導体集積回路チップと第２の半導体集積回路チップとの電気的な接続を行った。そして、このように積層し、接続した第１および第２の半導体集積回路チップと、パッケージとの接続は、第２の半導体集積回路チップ２０の裏面側において露出する、貫通電極２４の一端を、インターポーザ基板３０のパッドに接続することによって行った。すなわち、貫通電極２４（厳密には、第２の半導体集積回路チップ２０の裏面側において露出する貫通電極２４一端）が、積層したチップをパッケージに接続するための端子として機能する。例えば、コア電源電圧を供給するために利用される貫通電極２４＿３は、コア電源端子として機能する。
【００３９】
しかし、本発明の半導体集積回路において、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０との接続、および、パッケージとの接続は、この実施形態には限定されず、これ以外にも様々な実施形態が可能である。
【００４０】
例えば、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０との接続を、第２の半導体集積回路チップ２０の基板２３に設けられた貫通電極２４をチップ間接続電極として利用して行うことも可能である。すなわち、第２の半導体集積回路チップ２０の裏面側において露出する、貫通電極２４の一端を、第１の半導体集積回路チップ１０の配線層１２に設けられたパッドに接続することによって、第１の半導体集積回路チップと第２の半導体集積回路チップとの間の電気的な接続を行うことも可能である。この場合、パッケージとの接続は、例えば、第２の半導体集積回路チップ２０の配線層２２に設けられたパッド上に、バンプ電極を形成し、このバンプ電極を介して、インターポーザ基板に設けられたパッドと接続することによって行うことが可能である。この場合、例えば、コア電源電圧を供給するために利用されるバンプ電極が、コア電源端子として機能する。なお、この場合には、第１の半導体集積回路チップ１０の基板１３には、貫通電極を設ける必要はない。
【００４１】
もしくは、第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０とを、両者の表面側が互いに面するように積層することも可能である。この場合、第２の半導体集積回路チップ２０の配線層２２に形成されたパッド上に、バンプ電極を形成し、このバンプ電極をチップ間接続電極として利用する。すなわち、バンプ電極を、第１の半導体集積回路チップ１０の配線層１２に設けられたパッドに接続することによって電気的な接続を行う。逆に、第１の半導体集積回路チップ１の配線層１２に設けたパッド上にバンプ電極を形成し、第２の半導体集積回路チップ２０の配線層２２に設けたパッドに接続することも可能である。パッケージとの接続は、例えば、第２の半導体集積回路チップ２０の基板２３に貫通電極２４を設け、基板２３の裏面側において露出する貫通電極２４の一端を、インターポーザ基板３０のパッドに接続することによって行う。この場合、例えば、コア電源電圧を供給するために利用される貫通電極２４が、コア電源端子として機能する。なお、この場合にも、第１の半導体集積回路チップ１０の基板１３には、貫通電極を設ける必要はない。
【００４２】
いずれの場合にも、第２の半導体集積回路チップ２０は、第２の半導体集積回路チップ２０に形成されたコア電源端子（貫通電極、もしくは、バンプ電極）に、コア電源電圧の供給を受ける。そして、第２の半導体集積回路チップ２０に供給されたコア電源電圧は、さらに、チップ間接続電極（第１の半導体集積回路チップ１０と第２の半導体集積回路チップ２０とのいずれかに設けた、貫通電極もしくはバンプ電極）を介して、第１の半導体集積回路チップ１０に供給される。すなわち、第１の半導体集積回路チップ１０（もしくは、第１の半導体集積回路チップ１０に形成されたコア回路１００）へのコア電源電圧の供給は、第２の半導体集積回路チップに形成されたコア電源端子と、チップ間接続電極とを介して行われる。
【００４３】
従って、チップ間接続電極の個数および配置を適切に設定することにより、コア回路１００の全体にわたって均一にコア電源電圧を供給することが可能である。
【００４４】
また、本発明の半導体集積回路においては、特に、コア回路の信号と入出力バッファの信号との間で信号レベルを変換するレベルシフタを第２の半導体集積回路チップに形成した場合には、第１の半導体集積回路チップの製造においては、コア電源電圧で動作するトランジスタのみを形成すればよい。従って、第１の半導体集積回路チップは、少ない工程数で、安価に製造することができる。また、第１の半導体集積回路チップには、バッファ電源電圧、および、バッファ用グランド電源電圧を供給するメッシュ状電源配線を設ける必要がない。これにより、第１の半導体集積回路チップのチップ面積、もしくは、必要な配線層数を削減し、さらに、製造コストを削減することが可能である。
【００４５】
図４は、本発明の半導体集積回路１の設計フローの一例を示す図である。
【００４６】
まず、第１の設計工程６１において、パッケージのピン配置希望案を入手する。
【００４７】
次に、第２の設計工程６２において、上記ピン配置希望案、および、同時に動作する出力バッファや、電源配線の許容電流等を考慮しながら、第２の半導体集積回路チップ（入出力チップ）の、電源（コア電源電圧、バッファ電源電圧、および、それぞれに対応するグランド電源電圧）供給のための電源端子の配置（座標）を検討する。
【００４８】
さらに、第３の設計工程６３において、上記ピン配置希望案を考慮して、入出力チップの、電源供給のためのものを除くユーザー端子（信号用端子、等）の配置を検討する。
【００４９】
第４の設計工程６４では、入出力チップのダイサイズ、および、端子の座標を確定する。
【００５０】
次に、第５の設計工程６５において、第１の半導体集積回路チップ（コアチップ）のコア回路のレイアウト、および第２の半導体集積回路チップ２０（入出力チップ）の入出力バッファのレイアウトを行う。ここでは、第１，第２の半導体集積回路チップ１０，２０の間のチップ間接続電極の配置も考慮する。
【００５１】
図５は、第２の半導体集積回路チップの構造の一実施形態を概念的に示す平面図である。図５に示された第２の半導体集積回路チップでは、一定の形状を有する入出力バッファセル２５が、複数、規則的に配列されている。具体的には、図５に示した例では、複数のバッファセル２５が２次元的に格子状に配列されている。
【００５２】
図示は省略するが、バッファセル２５のそれぞれには、入力バッファを形成することが可能なトランジスタがバッファ回路層２１に形成された入力バッファ領域と、出力バッファを形成することが可能なトランジスタがバッファ回路層２１に形成された出力バッファ領域と、入力側レベルシフタを形成することが可能なトランジスタがバッファ回路層２１に形成された入力側レベルシフタ領域と、出力側レベルシフトを形成することが可能なトランジスタがバッファ回路層２１に形成された出力側レベルシフタ領域と、端子領域とが配置されている。入力バッファ領域の端子領域は、パッケージ接続電極およびチップ間接続電極を形成するための領域である。
【００５３】
バッファセル２５を、半導体集積回路１の外部から入力信号の供給を受けるための入力セルとして利用する場合には、入力バッファ領域に形成されたトランジスタが配線層２２の配線で接続され、入力バッファが形成されるとともに、入力側レベルシフト領域に形成されたトランジスタが配線層２２の配線で接続され、入力側レベルシフタが形成される。バッファセル２５を、半導体集積回路１の外部に出力信号を出力するための出力セルとして利用する場合には、出力バッファ領域に形成されたトランジスタが配線層２２の配線で接続され、出力バッファが形成されるとともに、出力側レベルシフト領域に形成されたトランジスタが配線層２２の配線で接続され、出力側レベルシフタが形成される。いずれの場合にも、端子領域にはパッケージ接続電極およびチップ間接続電極が形成される。パッケージ接続電極は、入力信号の供給を受けるための入力端子、もしくは、出力信号を出力するための出力端子として利用される。
【００５４】
バッファセル２５を、電源電圧の供給を受けるための電源セルとして利用する場合には、パッケージ接続電極およびチップ間接続電極が形成される。パッケージ接続電極は、電源電圧の供給を受けるための電源端子として利用される。例えば、コア電源電圧を受けるコア電源セルとして利用する場合には、パッケージ接続電極は、コア電源端子として利用される。
【００５５】
本発明の半導体集積回路の設計においては、図５に示すように、入出力バッファセル２５の規則的な配列を前提にすることが可能である。すなわち、第２ないし第４の設計工程においては、入出力バッファセルの、所定のピッチでの配列を前提にして端子の座標を決定することができる。これによって、設計に要する期間を短縮することができる。
【００５６】
ただし、このような設計方法を採用することは必須ではない。入出力バッファセルのあらかじめ定められた配置を前提とせずに、第２ないし第４の設計工程を実行し、端子の座標を決定することも可能である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態の半導体集積回路の断面図である。
【図２】本発明の半導体集積回路における信号経路、および、電源供給経路示す図である。
【図３】本発明の第１および第２の半導体集積回路チップに形成されるメッシュ状電源配線を概念的に示す図である。
【図４】本発明の半導体集積回路の設計フローの一例を示す図である。
【図５】第２の半導体集積回路チップの構造の一実施形態を概念的に示す平面図である。
【符号の説明】
【００５８】
１  半導体集積回路
１０  第１の半導体集積回路チップ
１１  コア回路層
１２，２２  配線層
１３，２３  基板
１２ａ，２２ａ，２２ｂ  メッシュ状電源配線
１４，２４  貫通電極
２０  第２の半導体集積回路チップ
２１  バッファ回路層
３０  インターポーザ基板
【図１】
2009070967.tif 000003
【図２】
2009070967.tif 000004
【図３】
2009070967.tif 000005
【図４】
2009070967.tif 000006
【図５】
2009070967.tif 000007