(57)【要約】【課題】  インジケータセルを備えた不揮発性メモリ装置を提供すると共に、上記インジケータセルを用いて一部の検証動作を省略し得る不揮発性メモリ装置のマルチレベルセルプログラム方法を提供するものである。【解決手段】  複数のメインセル及びインジケータセルに対して互いに異なるしきい値電圧が設定されるように各セル別に相違したデータを印加させる段階と、上記メインセル及びインジケータセルに対してプログラム動作をする段階と、上記メインセル及びインジケータセルに対して第１の検証電圧を基準として第１の検証動作を行う段階と、上記インジケータセルのうち、上記第１のセルのしきい値電圧が上記第１の検証電圧よりも大きくなるまで上記プログラム動作と第１の検証動作を順次反復して行う段階と、上記第１のセルのしきい値電圧が上記第１の検証電圧よりも大きくなれば、上記メインセルに対して第２の検証電圧を基準として第２の検証動作を行う段階を含むことを特徴とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数のメインセル及びインジケータセルに対して互いに異なるしきい値電圧が設定されるように各セル別に相違したデータを印加させる段階と、
前記メインセル及びインジケータセルに対してプログラム動作をする段階と、
前記メインセル及びインジケータセルに対して第１の検証電圧を基準として第１の検証動作を行う段階と、
前記インジケータセルのうち、前記第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなるまで前記プログラム動作と第１の検証動作を順次反復して行う段階と、
前記第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなれば、前記メインセルに対して第２の検証電圧を基準として第２の検証動作を行う段階と、
を含むことを特徴とする不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２】
前記メインセルに対して第２の検証動作の遂行が完了するまで前記プログラム動作、前記第１の検証動作及び前記第２の検証動作を順次反復して行う段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項３】
前記順次反復して行う段階は、前記メインセルに対して第１の検証動作の遂行が完了した場合、第１の検証動作の遂行を中断する段階を含むことを特徴とする請求項２に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項４】
前記第１の検証動作を行う段階は、しきい値電圧が前記第１の検証電圧よりも高く、第２の検証電圧よりも低いようにデータが印加された第１のセルのワードラインに第１の検証電圧を印加して検証動作を行うことを特徴とする請求項１に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項５】
前記第２の検証動作を行う段階は、しきい値電圧が前記第２の検証電圧よりも高いようにデータが印加された第２のセルのワードラインに第２の検証電圧を印加して検証動作を行うことを特徴とする請求項１に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項６】
前記プログラム動作を行う段階は、プログラム動作が繰り返されるごとにプログラム電圧を一定レベル上昇させて印加することを特徴とする請求項１に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項７】
メインセルのプログラム如何の検証時に検証の対象となる複数のインジケータセルと、
前記インジケータセルのプログラム如何により検証完了信号を出力するインジケータセル頁バッファと、
前記検証完了信号により、高電圧発生器を制御して検証電圧供給の条件を変更させる制御ロジック回路と、
を含むことを特徴とする不揮発性メモリ装置。
【請求項８】
前記インジケータセルは、Ｎビットマルチレベルセルプログラム動作時に２（ｎ−１）−１個以上含まれることを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記インジケータセルは、２ビットマルチレベルセルプログラム方式が適用される場合、しきい値電圧が第１の検証電圧よりも高く、第２の検証電圧よりも低いように設定するデータが格納される第１のセルを含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１０】
前記インジケータセルは、３ビットマルチレベルセルプログラム方式が適用される場合、しきい値電圧が第１の検証電圧よりも高く、第２の検証電圧よりも低いように設定するデータが格納される第１のセルと、
しきい値電圧が前記第２の検証電圧よりも高く、第３の検証電圧よりも低いように設定するデータが格納される第２のセルと、
しきい値電圧が前記第３の検証電圧よりも高く、第４の検証電圧よりも低いように設定するデータが格納される第３のセルと、
を含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１１】
前記インジケータセルは、２ビットマルチレベルセルプログラム方式が適用される場合、しきい値電圧が第１の検証電圧よりも高く、第２の検証電圧よりも低いように設定するデータが格納される複数のセルが含まれた第１のセルグループを含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１２】
前記インジケータセルは、３ビットマルチレベルセルプログラム方式が適用される場合、しきい値電圧が第１の検証電圧よりも高く、第２の検証電圧よりも低いように設定するデータが格納される複数のセルが含まれた第１のセルグループと、
しきい値電圧が前記第２の検証電圧よりも高く、第３の検証電圧よりも低いように設定するデータが格納される複数のセルが含まれた第２のセルグループと、
しきい値電圧が前記第３の検証電圧よりも高く、第４の検証電圧よりも低いように設定するデータが格納される複数のセルが含まれた第３のセルグループと、
を含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項１３】
前記第１のセルのプログラム如何により、第１の検証完了信号を出力する第１のセル頁バッファをさらに含むことを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１４】
前記第１のセルのプログラム如何により第１の検証完了信号を出力する第１のセル頁バッファと、
前記第２のセルのプログラム如何により第２の検証完了信号を出力する第２のセル頁バッファと、
前記第３のセルのプログラム如何により第３の検証完了信号を出力する第３のセル頁バッファと、
をさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１５】
前記第１のセルグループのプログラム如何により第１の検証完了信号を出力する第１のセル頁バッファグループをさらに含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１６】
前記第１のセルグループのプログラム如何により第１の検証完了信号を出力する第１のセル頁バッファグループと、
前記第２のセルグループのプログラム如何により第２の検証完了信号を出力する第２のセル頁バッファグループと、
前記第３のセルグループのプログラム如何により第３の検証完了信号を出力する第３のセル頁バッファグループと、
をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１７】
前記制御ロジック回路は、第Ｎの検証完了信号の出力時に第ｎ＋１の検証電圧が印加されるようにすることを特徴とする請求項１３または請求項１４に記載の不揮発性メモリ装置。
【請求項１８】
前記制御ロジック回路は、一つ以上の第Ｎの検証完了信号の出力時に第ｎ＋１の検証電圧が印加されるようにすることを特徴とする請求項１５または請求項１６に記載の不揮発性メモリ装置。
【請求項１９】
前記制御ロジック回路は、選定された個数以上の第Ｎの検証完了信号の出力時に第ｎ＋１の検証電圧が印加されるようにすることを特徴とする請求項１５または請求項１６に記載の不揮発性メモリ装置。
【請求項２０】
複数のメインセル及びインジケータセルに対して互いに異なるしきい値電圧が設定されるように各セル別に相違したデータを印加させる段階と、
前記メインセル及びインジケータセルに対してプログラム動作をする段階と、
前記メインセル及びインジケータセルに対して第１の検証電圧を基準として第１の検証動作を行う段階と、
前記インジケータセルのうち、第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなるまで前記プログラム動作と第１の検証動作を順次反復して行う段階と、
前記第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなれば、前記メインセル及びインジケータセルに対して第２の検証電圧を基準として第２の検証動作を行う段階と、
前記インジケータセルのうち、第２のセルのしきい値電圧が前記第２の検証電圧よりも大きくなるまで前記プログラム動作、前記第１の検証動作及び第２の検証動作を順次反復して行う段階と、
前記第２のセルのしきい値電圧が前記第２の検証電圧よりも大きくなれば、前記メインセル及びインジケータセルに対して第３の検証電圧を基準として第３の検証動作を行う段階と、
前記インジケータセルのうち、第３のセルのしきい値電圧が前記第３の検証電圧よりも大きくなるまで前記プログラム動作、前記第１の検証動作、第２の検証動作及び第３の検証動作を順次反復して行う段階と、
前記第３のセルのしきい値電圧が前記第３の検証電圧よりも大きくなれば、前記メインセルに対して第４の検証電圧を基準として第４の検証動作を行う段階と、
を含むことを特徴とする不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２１】
前記メインセルに対して第４の検証動作の遂行が完了するまで前記プログラム動作、前記第１の検証動作、前記第２の検証動作、前記第３の検証動作及び第４の検証動作を順次反復して行う段階をさらに含むことを特徴とする請求項２０に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２２】
前記順次反復して行う段階は、前記メインセルに対して第１の検証動作、前記第２の検証動作または第３の検証動作の遂行が完了した場合、完了した検証動作の遂行を中断する段階を含むことを特徴とする請求項２１に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及び不揮発性メモリ装置のマルチレベルセルプログラム方法に関するものであり、より詳しくは、特定セルに対する上位ビットプログラムをより効率的に行うためのマルチレベルセル不揮発性メモリ装置及びそのプログラム方法に関するものである。
【背景技術】
【０００２】
最近になって電気的にプログラム(program)と消去(erase)が可能であり、一定の周期でデータを再作成しなければならないリフレッシュ(refresh)機能が不要な不揮発性メモリ素子に対する需要が増加している。
【０００３】
上記不揮発性メモリ装置は、通常、データが格納されるセルがマトリックス形態で構成されたメモリセルアレイ、上記メモリセルアレイの特定セルに対してメモリを書き込むか、または特定セルに格納されたメモリを読み出す頁バッファを含む。上記頁バッファは、特定メモリセルと接続されたビットライン対、メモリセルアレイに記録するデータを臨時格納するか、またはメモリセルアレイから特定セルのデータを読み出して臨時格納するレジスタ、特定ビットラインまたは特定レジスタの電圧レベルを感知する感知ノード、上記特定ビットラインと感知ノードの接続如何を制御するビットライン選択部を含む。
【０００４】
このような不揮発性メモリ装置の集積度を高めるための方法として一つのセルに1ビット以上のデータを格納しようとする試みが継続して進行中である。このように多数のビットのデータを格納し得るように不揮発性メモリ装置をプログラムすることをマルチレベルセル(Multi-level cell, ＭＬＣ)プログラム方法という。例えば、２ビットを格納するようにプログラムする場合、一つのセルに‘11、10、01、00’のように計４個のデータを格納することができ、その集積度を論理的な側面で増加させることができる。
【０００５】
上記マルチレベルセルプログラム方法は、通常、選択されたセルのワードラインにプログラム電圧を印加して該当セルをプログラムする動作と、該当セルのプログラム状態を判断するプログラム検証動作を含む。シングルレベルセルとは異なり、下位ビットプログラム動作と上位ビットプログラム動作が別途に区分されて進行され、上記上位ビットプログラム動作の場合、互いに異なる検証電圧を基準として２回以上のプログラム検証動作を行う。
【０００６】
この時、第１の検証電圧を基準としてプログラム検証(第１の検証)を行った後、検証の完了如何と関係なく、第１の検証電圧よりも高い第２の検証電圧を基準としてプログラム検証(第２の検証)を行うようになる。しかし、頁単位でプログラム電圧が印加される構成によれば、第１の検証電圧以上にプログラムされない状況で第２の検証電圧以上にプログラムされることは困難であるため、上記第１の検証が完了していない状況で第２の検証を行うことは効率性が落ちる問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した問題を解決するために、本願発明が解決しようとする課題は、インジケータセルを備えた不揮発性メモリ装置を提供するものである。
【０００８】
また、本願発明が解決しようとする課題は、上記インジケータセルを用いて一部の検証動作を省略し得る不揮発性メモリ装置のマルチレベルセルプログラム方法を提供するものである。
【課題を解決するための手段】
【０００９】
前述した課題を解決するための本願発明の不揮発性メモリ装置のマルチレベルセルプログラム方法は、複数のメインセル及びインジケータセルに対して互いに異なるしきい値電圧が設定されるように各セル別に相違したデータを印加させる段階と、前記メインセル及びインジケータセルに対してプログラム動作をする段階と、前記メインセル及びインジケータセルに対して第１の検証電圧を基準として第１の検証動作を行う段階と、前記インジケータセルのうち、前記第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなるまで前記プログラム動作と第１の検証動作を順次反復して行う段階と、前記第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなれば、前記メインセルに対して第２の検証電圧を基準として第２の検証動作を行う段階を含むことを特徴とする。
【００１０】
また、本願発明の不揮発性メモリ装置のマルチレベルセルプログラム方法は、複数のメインセル及びインジケータセルに対して互いに異なるしきい値電圧が設定されるように各セル別に相違したデータを印加させる段階と、前記メインセル及びインジケータセルに対してプログラム動作をする段階と、前記メインセル及びインジケータセルに対して第１の検証電圧を基準として第１の検証動作を行う段階と、前記インジケータセルのうち、第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなるまで前記プログラム動作と第１の検証動作を順次反復して行う段階と、前記第１のセルのしきい値電圧が前記第１の検証電圧よりも大きくなれば、前記メインセル及びインジケータセルに対して第２の検証電圧を基準として第２の検証動作を行う段階と、前記インジケータセルのうち、第２のセルのしきい値電圧が前記第２の検証電圧よりも大きくなるまで前記プログラム動作、前記第１の検証動作及び第２の検証動作を順次反復して行う段階と、前記第２のセルのしきい値電圧が前記第２の検証電圧よりも大きくなれば、前記メインセル及びインジケータセルに対して第３の検証電圧を基準として第３の検証動作を行う段階と、前記インジケータセルのうち、第３のセルのしきい値電圧が前記第３の検証電圧よりも大きくなるまで前記プログラム動作、前記第１の検証動作、第２の検証動作及び第３の検証動作を順次反復して行う段階と、前記第３のセルのしきい値電圧が前記第３の検証電圧よりも大きくなれば、前記メインセルに対して第４の検証電圧を基準として第４の検証動作を行う段階を含むことを特徴とする。
【００１１】
また、本願発明の不揮発性メモリ装置は、メインセルのプログラム如何の検証時に検証の対象となる複数のインジケータセルと、前記インジケータセルのプログラム如何により検証完了信号を出力するインジケータセル頁バッファと、前記検証完了信号により高電圧発生器を制御して検証電圧供給条件を変更させる制御ロジック回路を含むことを特徴とする。
【発明の効果】
【００１２】
上述した本願発明の構成により、ＭＬＣプログラムの検証過程に要される時間を短縮させることができる。即ち、しきい値電圧の上昇如何と関係なく、第１〜第Ｎの検証電圧を基準として順次検証動作を行った従来の方法とは異なり、インジケータセルのしきい値電圧の上昇により、次の段階の検証動作を行うかどうかを判断し、一部の検証動作を省略し得るプログラム方法を提供する。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照し、本願発明の望ましい実施例を詳しく考察する。本発明は、以下で開示された実施例により限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図面において同一符号は同一の要素を指す。
【００１４】
図１（ａ）〜図１（ｄ）は、マルチレベルセルプログラムによるしきい値電圧分布を示す図面である。
【００１５】
図１（ａ）の場合、下位ビットプログラム動作によるしきい値電圧分布を示す。
【００１６】
プログラム動作により検証電圧PV1以上のしきい値電圧を有するセルがプログラムセルになる。
【００１７】
図１（ｂ）の場合、２ビットＭＬＣプログラム動作によるしきい値電圧分布を示す。
【００１８】
下位ビットプログラム動作及び上位ビットプログラム動作により互いに異なる４個のしきい値電圧分布が形成され、それぞれに対する検証電圧も異なるようになる。
【００１９】
この時、下位ビットプログラムに対する検証は、第２の電圧PV2を基準として行い、上位ビットプログラムに対する検証は、第１の電圧PV1または第３の電圧PV3を基準として行う。
【００２０】
図１（ｃ）の場合、３ビットＭＬＣプログラム動作によるしきい値電圧分布を示す。
【００２１】
下位ビットプログラム動作、第１の上位ビットプログラム動作、第２の上位ビットプログラム動作により互いに異なる８個のしきい値電圧分布が形成され、それぞれに対する検証電圧も異なるようになる。
【００２２】
この時、下位ビットプログラムに対する検証は、第４の電圧PV4を基準として行い、第１の上位ビットプログラムに対する検証は第２の電圧PV2または第６の電圧PV6を基準として行い、第２の上位ビットプログラムに対する検証は第１の電圧PV1、第３の電圧PV3、第５の電圧PV5または第７の電圧PV7を基準として行う。
【００２３】
図１（ｄ）の場合、４ビットＭＬＣプログラム動作によるしきい値電圧分布を示す。
【００２４】
下位ビットプログラム動作、第１の上位ビットプログラム動作、第２の上位ビットプログラム動作、第３の上位ビットプログラム動作により互いに異なる１６個のしきい値電圧分布が形成され、それぞれに対する検証電圧も異なるようになる。
【００２５】
この時、下位ビットプログラムに対する検証は第８の電圧PV8を基準として行い、第１の上位ビットプログラムに対する検証は第４の電圧PV4または第12の電圧PV12を基準として行い、第２の上位ビットプログラムに対する検証は第２の電圧PV2、第６の電圧PV6、第10の電圧PV10または第14の電圧PV14を基準として行い、第３の上位ビットプログラムに対する検証は第１の電圧PV1、第３の電圧PV3、第５の電圧PV5、第７の電圧PV7、第９の電圧PV9、第11の電圧PV11、第13の電圧PV13または第15の電圧PV15を基準として行う。
【００２６】
図２（ａ）は３ビットマルチレベルセルプログラムによるしきい値電圧の分布を示した図面であり、図２（ｂ）は上記３ビットマルチレベルセルプログラムのための通常の検証動作を示した順序図であり、図２（ｃ）は上記３ビットマルチレベルセルプログラム時に、通常、印加されるプログラム電圧と検証電圧を示した波形図である。
【００２７】
まず、プログラムしようとする特定セルと接続された頁バッファにプログラムしようとするデータを入力させる(段階210)。
【００２８】
メモリセルアレイの各セルは、ビットラインを通じて頁バッファに接続されるが、特定セルに対してプログラムしようとするデータを頁バッファに含まれた各レジスタに入力させて格納する。
【００２９】
次に、上記頁バッファに入力されたデータをビットラインに印加させてプログラム動作を行う(段階220)。
【００３０】
上記頁バッファに格納されたデータは各ビットラインに印加されるが、格納されたデータによりビットラインの電圧レベルがハイレベルになるか、またはロウレベルになる。上記ビットラインと垂直に接続されたワードラインに対してプログラム電圧を印加するが、プログラムしようとするセルと接続されたワードラインに対してのみプログラム電圧を印加し、その他のワードラインに対しては、それより低いレベルのパス電圧を印加する。従って、特定セルのビットラインがロウレベルである状態で、ワードラインにプログラム電圧が印加されれば、該当セルはプログラムになり、その他のセルは消去状態で維持される。
【００３１】
一方、上記プログラム電圧は、ＩＳＰＰ(Incremental Step Pulse Programming)方式により、プログラム電圧が一定量だけ増加しながら数回反復して印加される。このような過程により、プログラム対象セルのしきい値電圧が特定電圧以上に上昇すれば、プログラム動作を中断する。このように、該当セルのしきい値電圧が特定電圧以上に上昇したかどうかを判断する段階を検証動作という。これをさらに具体的に詳察する。
【００３２】
まず、第１の検証電圧PV(i)を基準として検証動作を行う(段階230)。
【００３３】
検証しようとするセルのビットラインをハイレベルにプリチャージさせた状態でワードラインに対しては検証電圧PV(i)を、その他のワードラインに対してはパス電圧を印加する。
【００３４】
該当セルがプログラムされた場合であれば、即ち、該当セルのしきい値電圧が検証電圧PV(i)よりも大きければ、該当セルがターンオンされないため、該当セルが含まれたセルストリングに電流経路が形成されず、ビットラインの電圧レベルがハイレベルに維持される。
【００３５】
しかし、該当セルがプログラムされていない場合であれば(消去対象またはプログラム対象でありながらプログラムされていない場合)、即ち、該当セルのしきい値電圧が検証電圧PV(i)よりも小さければ、該当セルがターンオンされて該当セルが含まれたセルストリングに電流経路が形成され、それによりハイレベルにプリチャージされたビットラインの電圧レベルがロウレベルに遷移される。上記のようにプログラムされたかどうかによりビットラインの電圧レベルが相違になるため、これを感知ノードに印加させて頁バッファのレジスタに格納する。
【００３６】
次に、第２の検証電圧PV(i+1)を基準として検証動作を行う(段階240)。
【００３７】
上記段階230の検証動作とほぼ同一の原理を用いて行われる。ただし、上記検証しようとするワードラインに対しては、第２の検証電圧PV(i+1)を印加するという点で相違する。
【００３８】
次に、第３の検証電圧PV(i+2)を基準として検証動作を行う(段階250)。
【００３９】
上記段階230の検証動作とほぼ同一の原理を用いて行われる。ただし、上記検証しようとするワードラインに対しては、第３の検証電圧PV(i+2)を印加するという点で相違する。
【００４０】
次に、第４の検証電圧PV(i+3)を基準として検証動作を行う(段階260)。
【００４１】
上記段階230の検証動作とほぼ同一の原理を用いて行われる。ただし、上記検証しようとするワードラインに対しては、第４の検証電圧PV(i+3)を印加するという点で相違する。
【００４２】
上記のように一回のプログラムパルスの印加後に第１の検証電圧〜第４の検証電圧を連続的に印加して検証動作を行う。
【００４３】
しかし、第１の検証電圧以上にプログラムしようとするセルがあると仮定すれば、該当セルが第１の検証電圧以上にプログラムされていない状況で第２〜第４の検証電圧以上にプログラムされることは困難であるため、上記第１の検証が完了していない状況で第２〜第４の検証を行うことは効率性が落ちる問題がある。
【００４４】
図２（ｃ）を参照すれば、上記内容をさらに明確に理解することができる。
【００４５】
図示された通り、プログラム電圧が印加された後に各状態別にプログラムが完了したかどうかを確認するために、互いに異なる検証電圧が４回印加される。
【００４６】
即ち、一度のプログラム動作があった後には、第１の検証の完了如何と関係なく、第１〜第４の検証動作が順次行われている。
【００４７】
図３は、本願発明の一実施例による不揮発性メモリ装置を示した回路図である。
【００４８】
上記不揮発性メモリ装置は、プログラム動作を通じて外部から入力されるデータが格納されるメインセルアレイ310と、メインセルに格納させるデータを臨時格納するか、またはメインセルに格納されたデータを読み出して臨時格納するメインセル頁バッファ312、検証動作のために備えられたインジケータセルアレイ320、上記インジケータセルアレイ320に格納させるデータを臨時格納するか、またはインジケータセルに格納されたデータを読み出して臨時格納するインジケータセル頁バッファ322を含む。複数のインジケータセルはメインセルのプログラム如何の検証時に検証の対象となる。
【００４９】
また、上記インジケータセル頁バッファから出力される検証完了信号により高電圧発生器の動作如何を制御する制御ロジック回路330、上記制御ロジック回路330によりプログラム電圧、各種検証電圧、読み出し電圧または消去電圧などを出力する高電圧発生器340、上記発生した高電圧を上記セルの各ワードラインに選択的に印加させるスイッチブロック350を含む。制御ロジック回路330は、検証完了信号により、高電圧発生器を制御して検証電圧供給の条件を変更させる。また、制御ロジック回路330は、選定された個数で一つ以上の第Ｎの検証完了信号の出力時に第ｎ＋１の検証電圧が印加されるようにする。
【００５０】
上記メインセルアレイ310は、データを格納するメモリセルと、上記メモリセルを選択して活性化するワードラインWL0, WL1,・・・, WLnと、上記メモリセルのデータを入出力することができるビットラインBL0, BL1,・・・, BLmを含み、上記複数のワードライン及び複数のビットラインがマトリックス形態で配列された構造である。上記メインセルアレイは、上記メモリセルが直列接続された多数のストリングを含み、特定メモリセルとビットラインを選択的に接続させるドレイン選択トランジスタDSLと、特定メモリセルと共通ソースラインを選択的に接続させるソース選択トランジスタSSLを含む。
【００５１】
上記メモリセルのゲートはワードラインに連結され、同一のワードラインに共通に連結されたメモリセルの集合を頁(page)という。それぞれのビットラインに連結された複数のストリングが共通ソースラインに並列に連結されてブロック(block)を構成する。
【００５２】
上記メインセルの頁バッファ312は、図面を通じて詳察する。
【００５３】
図４は、本願発明の一実施例による不揮発性メモリ装置に用いられる頁バッファを示した図面である。
【００５４】
上記不揮発性メモリ装置は、データが格納されるメモリセルアレイと頁バッファを含む。
【００５５】
上記頁バッファは、特定ビットラインBLe，BLoと感知ノードSOを選択的に接続させるビットライン選択部400、特定データを格納する第１のレジスタ410及び第２のレジスタ420、上記第１のレジスタ410に格納されたデータと第２のレジスタ420に格納されたデータを比較して上記感知ノードSOに伝達するデータ比較部430、データ入力部440を含む。
【００５６】
上記ビットライン選択部400は、第１のビットライン選択信号BSLeに応答して上記イーブンビットラインBLeと感知ノードSOを接続させるＮＭＯＳトランジスタN406と、オードビットライン選択信号BSLoに応答して上記オードビットラインBLoと感知ノードSOを接続させるＮＭＯＳトランジスタN408を含む。
【００５７】
従って、特定ビットライン選択信号BSLe，BSLoの電圧レベルに応じて、特定ビットラインと感知ノードを選択的に接続させる。
【００５８】
また、上記ビットライン選択部400は、特定レベルの制御信号VIRPWRを印加する制御信号入力端、イーブンディスチャージ信号DISCHeに応答して上記イーブンビットラインBLeと制御信号入力端を接続させるＮＭＯＳトランジスタN402、オードディスチャージ信号DISCHoに応答して上記オードビットラインBLoと制御信号入力端を接続させるＮＭＯＳトランジスタN404を含む。
【００５９】
従って、特定ビットラインを制御信号の電圧レベルに応じてハイレベルにプリチャージさせるか、またはロウレベルにディスチャージさせる。
【００６０】
上記第１のレジスタ410は、二つのインバータIV414, IV416で構成されたラッチ412、上記ラッチ412の第１のノードMSBと接続されたＮＭＯＳトランジスタN412、上記ラッチ412の第２のノードMSB_Nと接続されたＮＭＯＳトランジスタN414及びインバータIV412、上記第２のノードMSB_Nの電圧レベルによりターンオンされ、ハイレベル電圧VddをMSB検証信号MSBVER_Nとして出力するＰＭＯＳトランジスタP412を含む。また、上記ＮＭＯＳトランジスタN412, N414の接続ノードN4と接地との間に接続されたＮＭＯＳトランジスタN416を含む。
【００６１】
上記ＮＭＯＳトランジスタN412は上記第１のノードMSBと接続ノードN4の間に接続され、MSBリセット信号MSBRSTに応答してターンオンされ、ＮＭＯＳトランジスタN414は上記第２のノードMSB_Nと接続ノードN4の間に接続され、ＭＳＢセット信号MSBSETに応答してターンオンされる。
【００６２】
上記ＮＭＯＳトランジスタN416は接続ノードN4と接地の間に接続され、感知ノードSOの電圧レベルに応じてターンオンされ、上記接続ノードN4に接地電圧を供給する。
【００６３】
上記第２のレジスタ420は、二つのインバータIV424, IV426で構成されたラッチ422、上記ラッチ422の第１のノードLSBと接続されたＮＭＯＳトランジスタN422、上記ラッチ422の第２のノードLSB_Nと接続されたＮＭＯＳトランジスタN424及びインバータIV422、上記第２のノードLSB_Nの電圧レベルに応じてターンオンされ、ハイレベル電圧Vddを検証信号LSBVER_Nとして出力するＰＭＯＳトランジスタP422を含む。また、上記ＮＭＯＳトランジスタN422, N424の接続ノードN9と接地の間に接続されたＮＭＯＳトランジスタN426を含む。
【００６４】
上記ＮＭＯＳトランジスタN422は上記第１のノードLSBと接続ノードN9の間に接続され、LSBリセット信号LSBRSTに応答してターンオンされ、ＮＭＯＳトランジスタN424は上記第２のノードLSB_Nと接続ノードN9の間に接続され、下位ビットセット信号LSBSETに応答してターンオンされる。
【００６５】
上記ＮＭＯＳトランジスタN426は接続ノードN9と接地の間に接続され、感知ノードSOの電圧レベルに応じてターンオンされ、上記接続ノードN9に接地電圧を供給する。
【００６６】
上記データ比較部430は、上位ビットプログラム信号MSBPROGに応答して上記第１のレジスタ410に格納されたデータと第２のレジスタ420に格納されたデータの論理積データを上記感知ノードSOに伝達する。
【００６７】
上記データ比較部430は、第１の比較回路432と第２の比較回路434を含む。上記第１の比較回路432は、ＮＭＯＳトランジスタN432, N436を含む。上記ＮＭＯＳトランジスタN432, N436は、上記感知ノードSOとノードN7の間に直列連結される。ＮＭＯＳトランジスタN432は上位ビットプログラム信号MSBPROGに応答してターンオンされ、ＮＭＯＳトランジスタN436はノードN12の電位に応答してターンオンされ、上記感知ノードSOと上記ノードN7を連結または分離する。
【００６８】
上記第２の比較回路434は、ＮＭＯＳトランジスタN434, N438を含む。上記ＮＭＯＳトランジスタN434, N438は、上記感知ノードSOと上記ノードN12の間に直列連結される。ＮＭＯＳトランジスタN434は上記上位ビットプログラム信号MSBPROGに応答してターンオンされ、ＮＭＯＳトランジスタN438は上記ノードN7の電位に応答してターンオンされ、上記感知ノードSOと上記ノードN12を連結または分離する。
【００６９】
上記データ比較部430の動作時には、プリチャージ用トランジスタP450を一定期間ターンオンさせ、感知ノードSOをハイレベルにプリチャージさせた状態で、ハイレベルの上位ビットプログラム信号MSBPROGを印加するようになる。この時、第１の比較回路432のノードN7と第２の比較回路434のノードN12の電圧レベルに応じて、感知ノードSOの電圧レベルが異なるようになるが、その状態は、次の表１の通りである。
【００７０】
【表１】
2009070539.tif 000003
【００７１】
表１のように第１の比較回路432のノードN7と第２の比較回路434のノードN12の電圧レベルに応じてＮＭＯＳトランジスタN436, N438のターンオン如何が決定され、それにより、各ノードの電位が感知ノードSOに影響を与えるのかが決定される。ただし、両ノードの電位がいずれもロウレベルの場合には、両トランジスタがいずれもターンオフされ、上記論理積データの伝送を中断し、この時は、感知ノードSOの電位はプリチャージされたレベルに応じて決定される。
【００７２】
上記データ入力回路440はＮＭＯＳトランジスタN442, N444を含む。ＮＭＯＳトランジスタN442は、上記第１のノードMSBと入出力端子YAの間に連結され、データ入力信号DATALOADに応答してターンオンされる。上記ＮＭＯＳトランジスタN442がターンオンされる時、上記入出力端子YAのデータを上記第１のレジスタ410の第１のノードMSBに伝達する。ＮＭＯＳトランジスタN444は、上記第２のノードMSB_Nと上記入出力端子YAの間に連結され、反転データ入力信号DATALOAD_Nに応答してターンオンされる。上記ＮＭＯＳトランジスタN444がターンオンされる時、上記入出力端子YAのデータを上記第２のノードMSB_Nに伝達する。
【００７３】
従って、上記入出力端子YAを接地させた状態でハイレベルの入力信号DATALOADが印加されれば、ＮＭＯＳトランジスタN442がターンオンされて第１のノードMSBがロウレベルとなり、これと反対にハイレベルの入力信号DATALOAD_Nが印加されれば、ＮＭＯＳトランジスタN444がターンオンされて第２のノードMSB_Nがロウレベルとなりながらデータが入力される。
【００７４】
一方、各ビットレジスタのノードN7, N12と感知ノードSOの間にはデータ転送用トランジスタN456, N458が連結されている。上記データ転送用トランジスタとなるＮＭＯＳトランジスタN456は、上記感知ノードSOと上記ノードN4の間に連結され、データ転送信号DATTRANに応答してターンオンされる。従って、上記ＮＭＯＳトランジスタN456のターンオン時には、上記ノードN7のデータを上記感知ノードSOに伝達する。
【００７５】
上記データ転送用トランジスタとなるＮＭＯＳトランジスタN458は、上記感知ノードSOと上記ノードN7の間に連結され、下位ビットプログラム信号LSBPROGに応答してターンオンされる。従って、上記ＮＭＯＳトランジスタN458のターンオン時には、上記ノードN12のデータを上記感知ノードSOに伝達する。
【００７６】
また、電源電圧VDDと上記感知ノードSOの間に接続されたプリチャージ用ＰＭＯＳトランジスタP450は、ロウレベルのプリチャージ信号PRECH_Nに応答してターンオンされる。上記ＰＭＯＳトランジスタP450がターンオンされる時、上記電源電圧VDDが上記感知ノードSOに印加され、上記感知ノードSOが上記電源電圧VDDレベルにプリチャージされる。
【００７７】
また、上記ノードN7, N12に印加されるデータを外部端子に伝達するデータパス用トランジスタN450, N452, N454を含む。
【００７８】
ＭＳＢパス素子N452はＮＭＯＳトランジスタで具現され、ノードN7及びノードN8の間に連結され、ＭＳＢパス信号MSBPASSに応答して動作する。ＬＳＢパス素子N454はＮＭＯＳトランジスタで具現され、ノードN12及びノードN8の間に連結され、ＬＳＢパス信号LSBPASSに応答して動作する。データパス素子N450は、ＮＭＯＳトランジスタで具現され、パス信号PASSに応答してノードN8に印加された電圧をインバータIV450に伝達する。
【００７９】
ただし、上記のような頁バッファは一つの実施例に過ぎず、発明の内容に従って異なる形態の頁バッファを用いることができる。即ち、３ビットＭＬＣ動作を円滑にするために、３個のラッチを含む頁バッファを使用することもできる。
【００８０】
次に、上記インジケータセルアレイ320を詳察する。上記インジケータセルは、本願発明の特徴的構成要素であり、メインセルのプログラム如何を検証する時にメインセルに代わって上記検証の対象となり、特定の検証電圧を基準として検証動作が完了したかどうかを判断するのに用いられる。即ち、上記インジケータセルに対して特定の検証電圧を基準として検証動作を行って該当検証動作の遂行が完了すれば、それより高い検証電圧を基準とする検証動作を行う。従って、メインセルに含まれたメモリセルと同一の特性を有するメモリセルを含み、インジケータセルブロックの構成もメインセルブロックと同一に構成する。
【００８１】
即ち、図３の点線内に示された通り、インジケータセルが直列接続された多数のストリングを含み、特定インジケータセルとビットラインを選択的に接続させるドレイン選択トランジスタDSLと、特定メモリセルと共通ソースラインを選択的に接続させるソース選択トランジスタSSLを含む。
【００８２】
次に、インジケータセル頁バッファ322を詳察する。
【００８３】
上記インジケータセル頁バッファ322は、上記インジケータセルに格納させるデータを臨時格納するか、またはインジケータセルに格納されたデータを読み出して臨時格納する。従って、先に説明したメインセル頁バッファ312と同一に構成する。
【００８４】
一方、上記インジケータセル頁バッファ322は、特定の検証電圧を基準として検証動作を行った後、該当検証動作が完了すれば、検証完了信号を出力して制御ロジック回路330に入力させる。
【００８５】
上記検証完了信号に対してさらに詳しく考察するために、図４を再び参照する。
【００８６】
外部から入力されるデータにより第１のレジスタ410の第２のノードMSB_Nに‘0’または‘1’のデータが格納される。上記第２のノードMSB_Nに‘0’のデータが格納された場合はプログラム対象であり、‘1’のデータが格納された場合は消去対象と仮定する。
【００８７】
上記第２のノードMSB_Nに格納されたデータが感知ノードを経てビットラインに印加され、各データによりビットラインに印加される電圧がロウレベルまたはハイレベル値を有するようになり、ビットラインに印加された電圧に応じてプログラム動作が進行される。
【００８８】
一方、検証動作を行えば、プログラム如何によりビットラインの電圧レベルが異なるが、該当セルが検証電圧以上にプログラムされた場合にはハイレベル電圧を維持し、そうでない場合にはロウレベル電圧を有する。ビットラインの電圧は感知ノードに印加され、感知ノードに印加される電圧に応じて第１のレジスタのＮＭＯＳトランジスタN416のターンオン如何が決定される。
【００８９】
該当セルが検証電圧以上にプログラムされた場合には、上記感知ノードにハイレベル電圧が印加され、第１のレジスタのＮＭＯＳトランジスタN416がターンオンされる。しかし、そうでない場合には、上記感知ノードにロウレベル電圧が印加され、第１のレジスタのＮＭＯＳトランジスタN416はターンオフされる。
【００９０】
一方、上記検証動作中は、第１のレジスタのＮＭＯＳトランジスタN412にハイレベルのMSBRST信号が印加される。従って、該当セルが検証電圧以上にプログラムされた場合には、上記ＮＭＯＳトランジスタN412, N416がいずれもターンオンされ、第２のノードにハイレベルデータ、即ち‘1’のデータが格納される。
【００９１】
一方、該当セルがプログラムの対象であったセルとして第２のノードに‘0’のデータが格納された場合に、該当セルが検証電圧以上にプログラムされなければ、感知ノードがロウレベル値を有することになる。従って、上記ＮＭＯＳトランジスタN416がターンオンされないようになり、‘0’のデータがそのまま維持される。
【００９２】
一方、該当セルが消去対象であったセルとして第２のノードに‘1’のデータが格納された場合には、該当セルがプログラムされていないものであるため、感知ノードがロウレベル値を有することになる。従って、上記ＮＭＯＳトランジスタN416がターンオンされないようになり、‘1’のデータがそのまま維持される。
【００９３】
結局、プログラムの対象であったが、検証電圧以上にプログラムされていない場合に限って第２のノードに‘0’のデータが格納される。
【００９４】
プログラムパルスを反復的に印加し、プログラムの対象であるセルが全て検証電圧以上にプログラムされた場合には、各頁バッファの第２のノードMSB_Nに‘1’のデータが格納され、これは、ＰＭＯＳトランジスタP412のゲートに印加され、該当トランジスタP412をターンオフさせるところ、MSB検証信号MSBVER_Nをフローティング状態にする。この信号は、上記制御ロジック回路330に印加される。
【００９５】
一方、上記のような検証動作は、第２のレジスタでも同一に行われることができ、検証の結果、LSB検証信号LSBVER_Nが出力される過程も同一である。
【００９６】
ここで、本願発明の検証動作を詳察する。
【００９７】
図５は本願発明の一実施例によるマルチレベルセルプログラム検証動作を示した順序図であり、図６は本願発明の一実施例によるインジケータセルとインジケータセル頁バッファを示した回路図である。
【００９８】
まず、プログラム動作に先立ち、メインセルアレイ310に対してプログラムしようとするデータをメインセル頁バッファ312に入力させる(段階510)。
【００９９】
各セルは、ビットラインを通じて頁バッファに接続されるが、特定セルに対してプログラムしようとするデータを頁バッファに含まれた各レジスタに入力させて格納する。
【０１００】
次に、インジケータセルアレイ320に対してプログラムしようとするデータをインジケータセル頁バッファ322に入力させる(段階520)。
【０１０１】
図６を参照し、さらに詳しく考察すれば、上記インジケータセルブロック320は、第１の検証電圧PV(i)を基準とする第１の検証動作を行う第１のセル610、第２の検証電圧PV(i+1)を基準とする第２の検証動作を行う第２のセル620、第３の検証電圧PV(i+2)を基準とする第３の検証動作を行う第３のセル630、第４の検証電圧PV(i+3)を基準とする第４の検証動作を行う第４のセル640を含む。
【０１０２】
この時、実施例により、各セルは複数のセルで構成され得る。即ち、各検証動作が行われるセルが複数になることができ、複数のセルのうちの一つのセルが検証電圧以上にプログラムされた場合、次の検証電圧を基準とする検証動作を行うように構成することができる。即ち、第１の検証動作を行う複数のセルを含む第１のセルグループ、第２の検証動作を行う複数のセルを含む第２のセルグループ、第３の検証動作を行う複数のセルを含む第３のセルグループ、第４の検証動作を行う複数のセルを含む第４のセルグループなどが含まれるように構成する。
【０１０３】
また、インジケータセル頁バッファ322は、上記第１のセル610に入力するデータを臨時格納する第１の頁バッファ612、上記第２のセル620に入力するデータを臨時格納する第２の頁バッファ622、上記第３のセル630に入力するデータを臨時格納する第３の頁バッファ632、上記第４のセル640に入力するデータを臨時格納する第４の頁バッファ642を含む。
【０１０４】
従って、第１の頁バッファ612には図２（ａ）においてインジケータセルのしきい値電圧が第１の検証電圧よりも高く、第２の検証電圧よりも低いように設定するデータが格納され、第２の頁バッファ622にはインジケータセルのしきい値電圧が第２の検証電圧よりも高く、第３の検証電圧よりも低いように設定するデータが格納される。
【０１０５】
また、第３の頁バッファ632にはインジケータセルのしきい値電圧が第３の検証電圧よりも高く、第４の検証電圧よりも低いように設定するデータが格納され、第４の頁バッファ642にはインジケータセルのしきい値電圧が第４の検証電圧よりも高いように設定するデータが格納される。そして、上記各頁バッファは、該当セルが検証電圧以上にプログラムされた場合、先に言及した検証完了信号を出力する。
【０１０６】
一方、上記各セルが複数で構成された場合には、各セルグループと接続される複数の頁バッファグループが含まれるように構成する。即ち、上記第１のセルグループと接続される第１の頁バッファグループ、上記第２のセルグループと接続される第２の頁バッファグループ、上記第３のセルグループと接続される第３の頁バッファグループ、上記第４のセルグループと接続される第４の頁バッファグループなどが含まれる。
【０１０７】
一方、上記示された例は、３ビットマルチレベルセルプログラム方式を基準として示したものであり、２ビットマルチレベルセルプログラム方式にはさらに少ない数のインジケータセルだけでも検証動作が可能である。望ましくは、ｎビットマルチレベルセルプログラムをしようとする場合、２（ｎ−１）個のインジケータセル及びインジケータ頁バッファが必要となる。
【０１０８】
一方、実施例により上記第４の検証動作を行う第４のセルを含まないように構成することができる。なぜならば、第４の検証動作は、最後に起こる動作であるため、即ち、第４の検証動作の完了如何により進行される第５の検証動作がないため、第４のセルによる検証動作の完了如何は用いられないためである。
【０１０９】
図７は、本願発明の他の実施例によるインジケータセルとインジケータセル頁バッファを示した回路図である。
【０１１０】
上記インジケータセルブロック320は、第１の検証電圧PV(i)を基準とする第１の検証動作を行う第１のセル710、第２の検証電圧PV(i+1)を基準とする第２の検証動作を行う第２のセル720、第３の検証電圧PV(i+2)を基準とする第３の検証動作を行う第３のセル730を含む。
【０１１１】
また、インジケータセル頁バッファ322は、上記第１のセル610に入力するデータを臨時格納する第１の頁バッファ712、上記第２のセル620に入力するデータを臨時格納する第２の頁バッファ722、上記第３のセル630に入力するデータを臨時格納する第３の頁バッファ732を含む。
【０１１２】
従って、第１の頁バッファ712には、図２（ａ）においてインジケータセルのしきい値電圧が第１の検証電圧よりも高く、第２の検証電圧よりも低いように設定するデータが格納され、第２の頁バッファ722にはインジケータセルのしきい値電圧が第２の検証電圧よりも高く、第３の検証電圧よりも低いように設定するデータが格納される。
【０１１３】
また、第３の頁バッファ732には、インジケータセルのしきい値電圧が第３の検証電圧よりも高く、第４の検証電圧よりも低いように設定するデータが格納される。
【０１１４】
また、先に言及した通り、最後の検証動作を行うセルと頁バッファを含まないように構成する場合には、２（ｎ−１）−１個のインジケータセル及びインジケータ頁バッファが必要となる。即ち、インジケータセルは、Ｎビットマルチレベルセルプログラム動作時に２（ｎ−１）−１個以上含まれる。
【０１１５】
次に、再び図５を参照すれば、上記各頁バッファに入力されたデータをビットラインに印加させ、プログラム動作を行う(段階530)。
【０１１６】
メインセルだけでなく、インジケータセルに対しても各頁バッファに入力されたデータをビットラインに印加させ、プログラム動作を行う。メインセルとインジケータセルは、同一のワードラインにより接続されるため、同一にプログラム電圧が印加される。
【０１１７】
上記頁バッファに格納されたデータは各ビットラインに印加されるが、格納されたデータに従ってビットラインの電圧レベルがハイレベルまたはロウレベルになる。上記ビットラインと垂直に接続されたワードラインに対してプログラム電圧を印加するが、プログラムしようとするセルと接続されたワードラインに対してのみプログラム電圧を印加し、その他のワードラインに対してはそれより低いレベルのパス電圧を印加する。従って、特定セルのビットラインがロウレベルである状態で、ワードラインにプログラム電圧が印加されれば、該当セルはプログラムとなり、その他のセルは消去状態に維持される。
【０１１８】
一方、上記プログラム電圧は、ＩＳＰＰ(Incremental Step Pulse Programming)方式により、プログラム電圧が一定量だけ増加しながら数回反復して印加される。即ち、プログラム動作を行う段階は、プログラム動作が繰り返されるごとにプログラム電圧を一定レベル上昇させて印加する。
【０１１９】
ここで、検証動作について詳察する。
【０１２０】
まず、第１の検証電圧PV(i)を基準として検証動作を行う(段階540)。
【０１２１】
この時、上記検証動作は、第１のセル610のしきい値電圧が第１の検証電圧PV(i)よりも大きいかどうかを判断する過程である。このために、検証しようとするセルのビットラインをハイレベルにプリチャージさせた状態でワードラインに対しては検証電圧PV(i)を、その他のワードラインに対してはパス電圧を印加する。
【０１２２】
一方、このような検証動作は、インジケータセルだけでなく、同一の頁に含まれたメインセルに対しても行われる。即ち、メインセルに対しても第１の検証電圧を基準として検証動作が行われる。
【０１２３】
該当セルがプログラムされた場合であれば、即ち、該当セルのしきい値電圧が検証電圧PV(i)よりも大きければ、該当セルがターンオンされないようになるため、該当セルが含まれたセルストリングに電流経路が形成されず、ビットラインの電圧レベルがハイレベルに維持される。
【０１２４】
しかし、該当セルがプログラムされていない場合であれば(消去対象またはプログラム対象でありながらプログラムされていない場合)、即ち、該当セルのしきい値電圧が検証電圧PV(i)よりも小さければ、該当セルがターンオンされ、該当セルが含まれたセルストリングに電流経路が形成され、それにより、ハイレベルにプリチャージされたビットラインの電圧レベルがロウレベルに遷移される。上記のように、プログラムされたかどうかにより、ビットラインの電圧レベルが相違になるため、これを感知ノードに印加させ、頁バッファのレジスタに格納する。
【０１２５】
このような検証動作により、第１の検証電圧以上にしきい値電圧が上昇した場合に限って第２の検証電圧を基準とする検証動作段階に移り、そうでない場合には、再びプログラム動作(段階530)及び第１の検証動作を順次反復して行う(段階542)。
【０１２６】
一方、第１のセル610のしきい値電圧が第１の検証電圧以上に上昇できない場合には、第１の頁バッファ612からハイレベルの信号MSBVER_N信号が出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、ワードラインに第１の検証電圧が継続して印加されるように高電圧発生器340を制御する。
【０１２７】
しかし、第１のセル610のしきい値電圧が第１の検証電圧以上に上昇した場合には、第１の頁バッファ612からフローティング状態の検証完了信号MSBVER_N信号が出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、ワードラインに第２の検証電圧が印加されるように高電圧発生器340を制御する。即ち、第２の検証電圧を基準とする検証動作を行う。
【０１２８】
即ち、通常の場合と異なり、インジケータセルである第１のセルが第１の検証電圧以上にプログラムされたことが確認された後に第２の検証電圧を基準とする検証動作を行う。
【０１２９】
次に、第２の検証電圧PV(i+1)を基準として検証動作を行う(段階550)。
【０１３０】
この時、上記検証動作は、第２のセル620のしきい値電圧が第２の検証電圧PV(i+1)よりも大きいかどうかを判断する過程である。このために、検証しようとするセルのビットラインをハイレベルにプリチャージさせた状態でワードラインに対しては検証電圧PV(i+1)を、その他のワードラインに対してはパス電圧を印加する。
【０１３１】
一方、このような検証動作は、インジケータセルだけでなく、同一の頁に含まれたメインセルに対しても行われる。即ち、メインセルに対しても第２の検証電圧を基準として検証動作が行われる。
【０１３２】
該当セルがプログラムされた場合であれば、即ち、該当セルのしきい値電圧が検証電圧PV(i+1)よりも大きければ、該当セルがターンオンされないようになるため、該当セルが含まれたセルストリングに電流経路が形成されず、ビットラインの電圧レベルがハイレベルに維持される。
【０１３３】
しかし、該当セルがプログラムされていない場合であれば(消去対象またはプログラム対象でありながらプログラムされていない場合)、即ち、該当セルのしきい値電圧が検証電圧PV(i+1)よりも小さければ、該当セルがターンオンされ、該当セルが含まれたセルストリングに電流経路が形成され、それにより、ハイレベルにプリチャージされたビットラインの電圧レベルがロウレベルに遷移される。上記のようにプログラムされたかどうかにより、ビットラインの電圧レベルが相違になるため、これを感知ノードに印加させて頁バッファのレジスタに格納する。
【０１３４】
このような検証動作により、第２の検証電圧以上にしきい値電圧が上昇した場合に限って第３の検証電圧を基準とする検証動作段階に移り、そうでない場合には再びプログラム動作(段階530)、上記第１の検証動作及び第２の検証動作を順次反復して行う(段階552)。
【０１３５】
一方、第２のセル620のしきい値電圧が第２の検証電圧以上に上昇できない場合には、第２の頁バッファ622からハイレベルの信号MSBVER_N信号が出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、ワードラインに第２の検証電圧が継続して印加されるように高電圧発生器340を制御する。
【０１３６】
しかし、第２のセル620のしきい値電圧が第２の検証電圧以上に上昇した場合には、第２の頁バッファ622からフローティング状態の検証完了信号MSBVER_N信号が出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、ワードラインに第３の検証電圧が印加されるように高電圧発生器340を制御する。即ち、第３の検証電圧を基準とする検証動作を行う。
【０１３７】
次に、第３の検証電圧PV(i+2)を基準として検証動作を行う(段階560)。
【０１３８】
この時、上記検証動作は第３のセル630のしきい値電圧が第３の検証電圧PV(i+2)よりも大きいかどうかを判断する過程である。このために、検証しようとするセルのビットラインをハイレベルにプリチャージさせた状態でワードラインに対しては検証電圧PV(i+2)を、その他のワードラインに対してはパス電圧を印加する。
【０１３９】
一方、このような検証動作は、インジケータセルだけでなく、同一の頁に含まれたメインセルに対しても行われる。即ち、メインセルに対しても第３の検証電圧を基準として検証動作が行われる。
【０１４０】
該当セルがプログラムされた場合であれば、即ち、該当セルのしきい値電圧が検証電圧PV(i+2)よりも大きければ、該当セルがターンオンされないようになるため、該当セルが含まれたセルストリングに電流経路が形成されず、ビットラインの電圧レベルがハイレベルに維持される。
【０１４１】
しかし、該当セルがプログラムされていない場合であれば(消去対象またはプログラム対象でありながらプログラムされていない場合)、即ち、該当セルのしきい値電圧が検証電圧PV(i+2)よりも小さければ、該当セルがターンオンされ、該当セルが含まれたセルストリングに電流経路が形成され、それにより、ハイレベルにプリチャージされたビットラインの電圧レベルがロウレベルに遷移される。上記のようにプログラムされたかどうかにより、ビットラインの電圧レベルが相違になるため、これを感知ノードに印加させ、頁バッファのレジスタに格納する。
【０１４２】
このような検証動作により、第３の検証電圧以上にしきい値電圧が上昇した場合に限って第４の検証電圧を基準とする検証動作段階に移り、そうでない場合には再びプログラム動作(段階530)、上記第１の検証動作、第２の検証動作及び第３の検証動作を順次反復して行う(段階562)。
【０１４３】
一方、第３のセル630のしきい値電圧が第３の検証電圧以上に上昇できない場合には、第３の頁バッファ632からハイレベルの信号MSBVER_N信号が出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、ワードラインに第３の検証電圧が継続して印加されるように高電圧発生器340を制御する。
【０１４４】
しかし、第３のセル630のしきい値電圧が第３の検証電圧以上に上昇した場合には、第３の頁バッファ632からフローティング状態の検証完了信号MSBVER_N信号が出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、ワードラインに第４の検証電圧が印加されるように高電圧発生器340を制御する。即ち、第４の検証電圧を基準とする検証動作を行う。
【０１４５】
次に、第４の検証電圧PV(i+3)を基準として検証動作を行う(段階570)。
【０１４６】
この時、上記検証動作は、第４のセル640のしきい値電圧が第４の検証電圧PV(i+3)よりも大きいかどうかを判断する過程である。このために、検証しようとするセルのビットラインをハイレベルにプリチャージさせた状態でワードラインに対しては検証電圧PV(i+3)を、その他のワードラインに対してはパス電圧を印加する。
【０１４７】
一方、このような検証動作はインジケータセルだけでなく、同一の頁に含まれたメインセルに対しても行われる。即ち、メインセルに対しても第４の検証電圧を基準として検証動作が行われる。
【０１４８】
該当セルがプログラムされた場合であれば、即ち、該当セルのしきい値電圧が検証電圧PV(i+3)よりも大きければ、該当セルがターンオンされないようになるため、該当セルが含まれたセルストリングに電流経路が形成されず、ビットラインの電圧レベルがハイレベルに維持される。
【０１４９】
しかし、該当セルがプログラムされていない場合であれば(消去対象またはプログラム対象でありながらプログラムされていない場合)、即ち、該当セルのしきい値電圧が検証電圧PV(i+3)よりも小さければ、該当セルがターンオンされ、該当セルが含まれたセルストリングに電流経路が形成され、それにより、ハイレベルにプリチャージされたビットラインの電圧レベルがロウレベルに遷移される。上記のようにプログラムされたかどうかにより、ビットラインの電圧レベルが相違になるため、これを感知ノードに印加させ、頁バッファのレジスタに格納する。
【０１５０】
このような検証動作により第４の検証電圧以上にしきい値電圧が上昇した場合に限ってプログラム動作を完了し(段階574)、そうでない場合には再びプログラム動作(段階530)、上記第１の検証動作、第２の検証動作、第３の検証動作及び第４の検証動作を順次反復して行う(段階572)。
【０１５１】
一方、第４のセル640のしきい値電圧が第４の検証電圧以上に上昇できない場合には、第４の頁バッファ642からハイレベルの信号MSBVER_Nが出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、ワードラインに第４の検証電圧が継続して印加されるように高電圧発生器340を制御する。
【０１５２】
しかし、第４のセル640のしきい値電圧が第４の検証電圧以上に上昇した場合には、第４の頁バッファ642からフローティング状態の検証完了信号MSBVER_N信号が出力され、これは、制御ロジック回路330に入力される。そして、上記制御ロジック回路330は、プログラム電圧の印加を中断するように高電圧発生器340を制御する。
【０１５３】
一方、図７の実施例のように、最後の検証動作を行うインジケータセルとインジケータセル頁バッファを含まない場合には、インジケータセルで行われる第４の検証動作を行わないこともある。ただし、これは、インジケータセルで行われる第４の検証動作を行わないだけであり、メインセルで行われる第４の検証動作は正常に行われる。
【０１５４】
このように、インジケータセルのしきい値電圧を基準として検証動作を行い、インジケータセルが特定検証電圧以上にプログラムされた場合に限って、それより高い検証電圧を基準とする検証動作を行う。
【０１５５】
ここで、本願発明の実施例によるプログラム電圧と検証電圧印加の波形を詳察する。
【０１５６】
図８（ａ）は２ビットマルチレベルセルプログラム時に印加されるプログラム電圧と検証電圧を示した波形図であり、図８（ｂ）は３ビットマルチレベルセルプログラム時に印加されるプログラム電圧と検証電圧を示した波形図であり、図８（ｃ）は４ビットマルチレベルセルプログラム時に印加されるプログラム電圧と検証電圧を示した波形図である。
【０１５７】
図８（ａ）を参照すれば、２ビットマルチレベルセルプログラム方法の場合、第１の検証電圧PV1と第２の検証電圧PV3で検証動作が行われる。ただし、本願発明により、インジケータセルが第１の検証電圧PV1以上にプログラムされた場合に限って第２の検証電圧PV3による検証動作が行われる。一方、第１の検証電圧PV1による検証と第２の検証電圧PV3による検証動作が行われ、第１の検証電圧PV1による検証が完了すれば、第２の検証電圧PV3による検証のみ行われる。
【０１５８】
図８（ｂ）を参照すれば、３ビットマルチレベルセルプログラム方法の場合、第１の検証電圧PV1と第２の検証電圧PV3、第３の検証電圧PV5、第４の検証電圧PV7で検証動作が行われる。ただし、本願発明によりインジケータセルが第１の検証電圧PV1以上にプログラムされた場合に限って第２の検証電圧PV3による検証動作が行われる。同様に、インジケータセルが第２の検証電圧PV3以上にプログラムされた場合に限って第３の検証電圧PV5による検証動作が行われ、インジケータセルが第３の検証電圧PV5以上にプログラムされた場合に限って第４の検証電圧PV7による検証動作が行われる。
【０１５９】
図８（ｃ）を参照すれば、４ビットマルチレベルセルプログラム方法の場合、第１の検証電圧PV1と第２の検証電圧PV3、第３の検証電圧PV5、第４の検証電圧PV7、第５の検証電圧PV9、第６の検証電圧PV11、第７の検証電圧PV13、第８の検証電圧PV15で検証動作が行われる。ただし、本願発明により、インジケータセルが第１の検証電圧PV1以上にプログラムされた場合に限って第２の検証電圧PV3による検証動作が行われる。同様に、インジケータセルが第２の検証電圧PV3以上にプログラムされた場合に限って第３の検証電圧PV5による検証動作が行われ、インジケータセルが第３の検証電圧PV5以上にプログラムされた場合に限って第４の検証電圧PV7による検証動作が行われる。また、インジケータセルが第４の検証電圧PV7以上にプログラムされた場合に限って第５の検証電圧PV9による検証動作が行われ、インジケータセルが第５の検証電圧PV9以上にプログラムされた場合に限って第６の検証電圧PV11による検証動作が行われ、インジケータセルが第６の検証電圧PV11以上にプログラムされた場合に限って第７の検証電圧PV13による検証動作が行われ、インジケータセルが第７の検証電圧PV13以上にプログラムされた場合に限って第８の検証電圧PV15による検証動作が行われる。
【産業上の利用可能性】
【０１６０】
本発明の活用例として、不揮発性メモリ装置及び不揮発性メモリ装置のマルチレベルセルプログラム方法に適用出来、より詳しくは、特定セルに対する上位ビットプログラムをより効率的に行うためのマルチレベルセル不揮発性メモリ装置及びそのプログラム方法に適用できるものである。
【図面の簡単な説明】
【０１６１】
【図１】マルチレベルセルプログラムによるしきい値電圧分布を示す図である。
【図２】（ａ）は３ビットマルチレベルセルプログラムによるしきい値電圧の分布を示した図、（ｂ）は上記３ビットマルチレベルセルプログラムのための通常の検証動作を示した順序図、（ｃ）は上記３ビットマルチレベルセルプログラム時に、通常、印加されるプログラム電圧と検証電圧を示した波形図である。
【図３】本願発明の一実施例による不揮発性メモリ装置を示した回路図である。
【図４】本願発明の一実施例による不揮発性メモリ装置に用いられる頁バッファを示した図である。
【図５】本願発明の一実施例によるマルチレベルセルプログラム検証動作を示した順序図である。
【図６】本願発明の一実施例によるインジケータセルとインジケータセル頁バッファを示した回路図である。
【図７】本願発明の他の実施例によるインジケータセルとインジケータセル頁バッファを示した回路図である。
【図８】（ａ）は２ビットマルチレベルセルプログラム時に印加されるプログラム電圧と検証電圧を示した波形図、（ｂ）は３ビットマルチレベルセルプログラム時に印加されるプログラム電圧と検証電圧を示した波形図、（ｃ）は４ビットマルチレベルセルプログラム時に印加されるプログラム電圧と検証電圧を示した波形図である。
【符号の説明】
【０１６２】
310…メインセルアレイ
312…メインセル頁バッファ
320…インジケータセルアレイ
322…インジケータセル頁バッファ
330…制御ロジック回路
340…高電圧発生器
350…スイッチブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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