(57)【要約】【課題】ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法を提供する。【解決手段】Ｓｉ基板１上に絶縁層３を介して形成されたＳｉ層５と、Ｓｉ層５上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、平面視で複数の環状体１５１，１５２ａ〜１５２ｄが接触した形状である第１の部位１５ａを有するゲート電極１５と、第１の部位１５ａをなす各環状体１５１，１５２ａ〜１５２ｄの内側と外側のＳｉ層５にそれぞれ形成されたＳ／Ｄ層１７，１８と、Ｓ／Ｄ層１８とゲート電極１５とを接続する配線３１と、を備える。このような構成であれば、アクティブ領域のＳｉ層５に、多数の環状のチャネル領域を形成することができ、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に絶縁層を介して形成された半導体層と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、平面視で複数の環状体が接触した形状である第１の部位を有するゲート電極と、
平面視で前記第１の部位をなす各環状体の環状の内側及び外側の前記半導体層にそれぞれ形成されたソース又はドレインと、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備える半導体装置。
【請求項２】
前記第１の部位をなす複数の環状体は、第１の環状体と前記第１の環状体の周囲に配置される複数の第２の環状体とからなる請求項１記載の半導体装置。
【請求項３】
前記第１の部位をなす複数の環状体は、矩形の１個の第１の環状体と前記第１の環状体の周囲に配置された矩形の４個の第２の環状体とからなり、前記第１の環状体の４つの角部が４個の第２の環状体の角部とそれぞれ重なっている請求項１記載の半導体装置。
【請求項４】
前記第１の部位をなす複数の環状体は正方形からなる請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の部位をなす複数の環状体は、正方形の１個の第１の環状体と前記第１の環状体の周囲に配置された正方形の４個の第２の環状体とからなり、前記第１の環状体をなす正方形の４つの頂点が４個の第２の環状体をなす正方形の各頂点と一致している請求項１記載の半導体装置。
【請求項６】
前記ゲート電極は、複数の前記第１の部位と、平面視で一の前記第１の部位と他の前記第１の部位との間に配置されて当該間を繋ぐ第２の部位と、を有する請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
基板上に絶縁層を介して形成された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、平面視で複数の環状体が接触した形状である第１の部位を有するゲート電極を形成する工程と、
平面視で前記第１の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれソース又はドレインを形成する工程と、
前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＳＯＩ技術により形成されるＭＯＳＦＥＴダイオードを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスを絶縁膜上に形成された薄い半導体膜に形成する技術（即ち、ＳＯＩ技術）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。一方、スプリングドライブ（登録商標）は、ぜんまいの解ける力を利用して発電を行う新規な動力源であり、これもまた、環境に配慮した次世代の低パワーシステムへの応用が期待されている。
ＳＯＩ技術により形成された集積回路を駆動する動力としてスプリングドライブ（以下、ＳＤ）を用いる場合、ＳＤの出力は交流電圧であるため、それを直流電圧に変換するための電源回路が必要である。なかでも、電源回路には整流ダイオードが必要不可欠であるが、現状では、この整流ダイオードとして、ＩＣチップの外部に取り付けられるディスクリート部品を用いており、このことがシステムの小型化の妨げの一因となっている。したがって、整流ダイオードをＩＣチップに内蔵することができれば、システムをさらにコンパクトにすることができ、また低コスト化や、部品点数の減少による歩留まり向上にもつなげることができる。
【０００３】
下記の特許文献１には、第２導電型の半導体層中に形成された第１導電型の基体領域を具えるＭＯＳ技術パワーデバイス構造において、早期ブレイクダウンを発生させずに集積密度を高くするために、前記基体領域を特定のパターンにすることが記載されている。このパターンは、少なくとも一組の、複数の実質的に直線状且つ実質的に平行の基体ストライプを具え、接合領域により、各々の基体ストライプが、その端部で隣接する基体ストライプに結合され、それにより前記少なくとも一組の複数の基体ストライプと前記接合領域とが、連続的な蛇行形状基体領域を形成するパターンである。
下記の特許文献２には、製造工程中にプロセスパラメータが変動しても、電気特性について対をなすＭＯＳＦＥＴの対称性が劣化しにくく、レイアウトサイズが縮小されて高集積化に適したセンスアンプを得るために、ゲート電極の形状をＵ字型またはＯ型にすることが記載されている。
【特許文献１】特開２０００−５８８２６号公報
【特許文献２】特開平６−１３５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＩＣチップに内蔵される整流ダイオードをＳＯＩ技術で作製する場合は、ＳＯＩ層の厚さが薄いので、Ｂｕｌｋシリコンの場合とは違いＰＮ接合ダイオードを作製することは困難であると考えられる。そこで、ＭＯＳトランジスタ（ＭＯＳ  Ｆｉｅｌｄ
Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をダイオードとして用いることが解決策として考えられるが、このタイプのダイオード（以下、ＭＯＳＦＥＴダイオードという。）において、必要な順方向電流を得るためには、チャネル長を短くするか、又は、チャネル幅を広くすることが求められる。
【０００５】
しかしながら、短チャネル長化については、フォトリソグラフィー技術による加工上の限界がある。このため、チャネル幅を広げることが順方向電流を増やすための現実的な解となるが、この場合は、例えば図８に示すように、ＭＯＳＦＥＴダイオード９０のゲート電極９１は一方向に向かって極端に長い形となり、レイアウトの利用効率が低下してしまうという課題があった。
そこで、本発明はこのような課題に着目してなされたものであって、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を向上できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
〔発明１〜６〕
発明１の半導体装置は、基板上に絶縁層を介して形成された半導体層と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、平面視で複数の環状体が接触した形状である第１の部位を有するゲート電極と、平面視で前記第１の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれ形成されたソース又はドレインと、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線と、を備えている。ここで、「基板」は例えばシリコン基板であり、「絶縁層」は例えばシリコン酸化膜（ＳｉＯ２  ）であり、「半導体層」は例えばシリコン層である。
発明２の半導体装置は、発明１の半導体装置において、前記第１の部位をなす複数の環状体は、第１の環状体と前記環状体の周囲に配置される複数の第２の環状体とからなる。
発明３の半導体装置は、発明１の半導体装置において、前記第１の部位をなす複数の環状体が、矩形の１個の第１の環状体と前記環状体の周囲に配置された矩形の４個の第２の環状体とからなり、前記第１の環状体の４つの角部が４個の第２の環状体の角部とそれぞれ重なっている。
【０００７】
発明４の半導体装置は、発明１〜３の半導体装置において、前記第１の部位をなす複数の環状体が正方形の環状体である。
発明５の半導体装置は、発明１の半導体装置において、前記第１の部位をなす複数の環状体が、正方形の１個の第１の環状体と第１の環状体の周囲に配置された正方形の４個の第２の環状体とからなり、前記第１の環状体をなす正方形の４つの頂点が４個の第２の環状体をなす正方形の各頂点と一致している。
発明６の半導体装置は、発明１〜５の半導体装置において、前記ゲート電極が、複数の前記第１の部位と、平面視で一の前記第１の部位と他の前記第１の部位との間に配置されて当該間を繋ぐ第２の部位と、を有する。
発明１〜６の半導体装置によれば、平面視で例えば正方形或いは長方形のアクティブ領域の半導体層に、複数の環状体が接触した形状のチャネル領域を形成することができ、チャネル幅を効率良く広げることができる。その結果、より小さな占有面積で、よりチャネル幅Ｗの広いＭＯＳＦＥＴダイオードを実現することができ、レイアウトの利用効率を高めることができる。
【０００８】
〔発明７〕
発明７の半導体装置の製造方法は、基板上に絶縁層を介して形成された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、平面視で複数の環状体が接触した形状である第１の部位を有するゲート電極を形成する工程と、平面視で前記第１の部位をなす各環状体の内側及び外側の前記半導体層にそれぞれソース又はドレインを形成する工程と、前記ソース又はドレインの一方と前記ゲート電極とを接続する配線を形成する工程と、を含む。
発明７の半導体装置の製造方法によれば、発明１の半導体装置を製造することができるため、ＭＯＳＦＥＴダイオードのチャネル幅を効率良く広げることができ、レイアウトの利用効率を高めることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
図１は、本発明の実施形態に係る半導体装置の構成例を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）をＸ１−Ｘ‘１線で切断したときの断面図である。なお、図１（ａ）では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
【００１０】
図１（ａ）及び（ｂ）に示すように、この半導体装置は、ＳＯＩ基板１０と、ＳＯＩ基板１０に形成された素子分離膜１１と、素子分離膜１１により平面視で囲まれた領域（即ち、アクティブ領域）のＳｉ層５に形成されたＭＯＳＦＥＴダイオード５０と、を備える。ここで、ＳＯＩ基板１０は、例えばバルクのＳｉ基板１と、Ｓｉ基板１上に形成された絶縁層３と、絶縁層３上に形成されたＳｉ層５（即ち、ＳＯＩ層）とを有する。絶縁層３は、例えばＳｉＯ２  膜からなり、ＢＯＸ層とも呼ばれる。また、素子分離膜１１は、例えばシリコンＳｉＯ２  膜からなる。図１（ｂ）に示すように、素子分離膜１１の下面は絶縁層３の上面と接しており、素子分離膜１１と絶縁層３とにより、アクティブ領域のＳｉ層５はその周囲から完全に素子分離されている。
【００１１】
また、ＭＯＳＦＥＴダイオード５０は、アクティブ領域のＳｉ層５上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１５と、ゲート電極１５をなす環状体１５１，１５２ａ〜１５２ｄの内側と外側のＳｉ層５に、それぞれ形成されたソース又はドレイン（以下、Ｓ／Ｄ層という。）１７，１８と、ゲート電極１５の端子部１５０上に形成されたプラグ電極２３と、Ｓ／Ｄ層１７上に形成されたプラグ電極２５と、Ｓ／Ｄ層１８上に形成されたプラグ電極２７と、プラグ電極２３とプラグ電極２７とに電気的に接続してこれらを短絡する配線３１と、プラグ電極２５に電気的に接続する配線３３と、を備える。配線３１、３３はそれぞれ層間絶縁膜２１上に形成されている。
【００１２】
図１（ａ）及び（ｂ）に示すＭＯＳＦＥＴダイオード５０がｎ型の場合、Ｓ／Ｄ層１７，１８はｎ型の不純物拡散層からなる。ｎ型のＭＯＳＦＥＴダイオード５０では、配線３１がカソード電位に接続され、配線３３がアノード電位に接続されたときに、ゲート電極１５直下のチャネル領域がｎ型に反転し、Ｓ／Ｄ層１７，１８間で電流が流れる。また、ＭＯＳＦＥＴダイオード５０がｐ型の場合、Ｓ／Ｄ層１７，１８はｐ型の不純物拡散層からなる。ｐ型のＭＯＳＦＥＴダイオード５０では、配線３１がアノード電位に接続され、配線３３がカソード電位に接続されたときに、ゲート電極１５直下のチャネル領域がｐ型に反転し、Ｓ／Ｄ層１７，１８間で電流が流れる。Ｓ／Ｄ層１７が例えばソースであり、Ｓ／Ｄ層１８が例えばドレインである。
【００１３】
この実施形態では、図１（ａ）に示すように、ゲート電極１５は、平面視で正方形（矩形）の環状体が５個接触した形状の第１の部位１５ａを、Ｘ方向とＹ方向（即ち、平面視でＸ方向に垂直な方向）に３行３列の配置で９個有する。そして、Ｙ方向に配置された３個の第１の部位１５ａが第２の部位１５ｂで連結され、第１の部位１５ａのＹ方向の一端が素子分離膜１１上の端子部１５０と連結されている。
第１の部位１５ａは、図６に示すように、１個の第１の環状体１５１と、その周囲に配置された４個の第２の環状体１５２ａ〜１５２ｄとからなる。第１の環状体１５１の幅方向中心線からなる正方形１５１Ａは、点Ｃを中心に配置されている。第２の環状体１５２ａ〜１５２ｄの幅方向中心線からなる正方形１５２Ａ〜１５２Ｄは、対角線の長さが正方形１５１Ａの対角線の２倍で、点Ｃを中心とした正方形１５１Ｂの、４個の頂点１５１Ｂ１  〜１５１Ｂ４  を中心として、配置されている。
【００１４】
また、第１の環状体１５１をなす正方形１５１Ａの４つの頂点が、４個の第２の環状体１５２ａ〜１５２ｄをなす正方形１５２Ａ〜１５２Ｄの頂点と、それぞれ一致している。さらに、第１の環状体１５１の４つの角部１５１ａ〜１５１ｄが、４個の第２の環状体１５２ａ〜１５２ｄの頂点が一致している各角部と重なっている。
これにより、この実施形態では、平面視で正方形のアクティブ領域のＳｉ層５に、図６の形状の第１の部位１５ａからなるチャネル領域が行列状（図１では３行３列）に形成されるため、チャネル幅Ｗを効率良く広げることができる。
【００１５】
次に、図１（ａ）及び（ｂ）に示した半導体装置の製造方法について説明する。
図２〜図５は、本発明の実施形態に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図、（ｂ）は断面図である。なお、図５（ａ）では、図面の複雑化を回避するために層間絶縁膜２１の記入を省略している。
図２（ａ）及び（ｂ）に示すように、まず始めに、ＳＯＩ基板１０を用意する。上述したように、このＳＯＩ基板１０は、例えばバルクのＳｉ基板１と、Ｓｉ基板１上に形成された絶縁層３と、絶縁層３上に形成されたＳｉ層５とを有する。このようなＳＯＩ基板１０は、例えばＳＩＭＯＸ法（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ
ｏｆ  ＯＸｙｇｅｎ）、又は張り合わせ技術により形成する。
【００１６】
次に、図２（ａ）及び（ｂ）に示すように、ＳＯＩ基板１０に素子分離膜１１を形成する。上述したように、素子分離膜１１は例えばＳｉＯ２  膜からなり、例えばＬＯＣＯＳ法又はＳＴＩ法により形成する。図２（ａ）及び（ｂ）に示すように、この素子分離膜１１の形成により、アクティブ領域のＳｉ層５はその周囲から完全に素子分離される。
次に、図２（ａ）及び（ｂ）において、ＭＯＳＦＥＴダイオード５０の閾値を調整するために、アクティブ領域のＳｉ層５にｎ型不純物又はｐ型不純物をイオン注入する。ここで、ｎ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５に例えばｐ型不純物をイオン注入する。また、ｐ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５に例えばｎ型不純物をイオン注入する。ｎ型不純物は例えばリン又はヒ素等であり、ｐ型不純物は例えばボロン等である。このようなイオン注入は、例えばチャネルドープ、又は、Ｖｔｈ制御イオン打ち込みとも呼ばれる。
【００１７】
次に、図３（ａ）及び（ｂ）に示すように、Ｓｉ層５の表面にゲート絶縁膜１３を形成する。ゲート絶縁膜１３は、例えば、熱酸化により形成されるＳｉＯ２  膜若しくはシリコン酸化窒化膜（ＳｉＯＮ）、又は、Ｈｉｇｈ−ｋ材料膜である。次に、このゲート絶縁膜１３が形成されたＳＯＩ基板１０の上方全体にポリシリコン（ｐｏｌｙ−Ｓｉ）膜を形成する。このポリシリコン膜の形成は、例えばＣＶＤ法により行う。ここでは、ポリシリコン膜に不純物をイオン注入、又は、ｉｎ−Ｓｉｔｕ等で導入して、ポリシリコン膜に導電性を持たせる。
【００１８】
次に、フォトリソグラフィー技術とエッチング技術によりポリシリコン膜を部分的にエッチングして、ゲート電極１５を形成する。ここでは、第１の部位１５ａと第２の部位１５ｂとを有するゲート電極１５を、アクティブ領域のＳｉ層５上にゲート絶縁膜１３を介して形成する。また、素子分離膜１１上にゲート電極１５の端子部１５０を形成する。すなわち、Ｘ方向に同じ形状の３個のパターン１５Ａ〜１５Ｃを形成する。各パターン１５Ａ〜１５Ｃは、５個の環状体１５１，１５２ａ〜１５２ｄからなる３個の第１の部位１５ａと、これらをＹ方向で連結する第２の部位１５ｂと、Ｙ方向の一端の第１の部位１５ａに連結された端子部１５０とからなる。
【００１９】
図３（ａ）において、第１の部位１５ａを構成する５個の環状体１５１，１５２ａ〜１５２ｄの外周の正方形の各辺の長さをＬとする。また、この例では、素子分離膜１１で囲まれたアクティブ領域に、第１の部位１５ａを９個配置している。このアクティブ領域におけるチャネル幅（即ち、ゲート幅）Ｗは、Ｌ×２０×９で表される。Ｌ＝５０μｍであれば、ゲート幅Ｗ＝５０μｍ×２０×９＝９ｍｍとなる。この場合、アクティブ領域の大きさは、例えば、Ｘ方向に沿う一辺の長さＬＸ  を６５０μｍ（＝１３Ｌ）、Ｙ方向に沿う一辺の長さＬＹ  （＝１３Ｌ）を６５０μｍとすることができる。つまり、面積Ｓ＝６５０μｍ×６５０μｍのアクティブ領域に、ゲート幅Ｗ＝９ｍｍのゲート電極１５を形成することができる。
【００２０】
次に、図４（ａ）に示すように、ゲート電極１５をマスクとして、Ｓｉ層５に不純物をイオン注入し熱処理を施して、Ｓ／Ｄ層１７，１８を形成する。例えば、ｎ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５にｎ型不純物をイオン注入し熱処理を施して、ｎ型のＳ／Ｄ層１７，１８を形成する。また、ｐ型のＭＯＳＦＥＴダイオード５０を形成する場合は、Ｓｉ層５にｐ型不純物をイオン注入し熱処理を施して、ｐ型のＳ／Ｄ層１７，１８を形成する。ｎ型不純物は例えばリン又はヒ素等であり、ｐ型不純物は例えばボロン等である。このように、ゲート電極１５の第１の部位１５ａを構成する５個の正方形の環状体１５１，１５２ａ〜１５２ｄの外側にＳ／Ｄ層１７を形成し、各環状体１５１，１５２ａ〜１５２ｄの内側にＳ／Ｄ層１８を形成する。
【００２１】
次に、図５（ａ）及び（ｂ）に示すように、Ｓｉ基板１の上方全体に層間絶縁膜２１を形成する。そして、フォトリソグラフィー技術とエッチング技術により層間絶縁膜２１を部分的にエッチングして、ゲート電極１５の端子部１５０上とＳ／Ｄ層１７，１８上とにそれぞれコンタクトホールを形成する。さらに、これらコンタクトホール内にそれぞれプラグ電極２３、２５、２７を形成して、ゲート電極１５とＳ／Ｄ層１７，１８をそれぞれ層間絶縁膜２１上に引き出す。
その後、例えばスパッタリング技術により、層間絶縁膜２１上に例えばアルミニウム等の導電膜を形成する。そして、フォトリソグラフィー技術とエッチング技術により導電膜を部分的にエッチングして、図１（ａ）及び（ｂ）に示したように、Ｓ／Ｄ層（例えば、ドレイン）１８とゲート電極１５とに電気的に接続してこれらを短絡する配線３１と、Ｓ／Ｄ層（例えば、ソース）１７に電気的に接続する配線３３とを形成する。これにより、図１（ａ）及び（ｂ）に示したＭＯＳＦＥＴダイオード５０が完成する。
【００２２】
以上説明したように、本発明の実施形態の方法によれば、平面視で正方形のアクティブ領域のＳｉ層５に、図６の形状の第１の部位１５ａからなるチャネル領域が行列状（図１では３行３列）に形成されるため、チャネル幅Ｗを効率良く広げることができる。
例えば図３（ａ）に示したように、ゲート電極１５の第１の部位１５ａをなす正方形の環状体１５１，１５２ａ〜１５２ｄの一辺の長さ（Ｌ）を５０μｍとすると、チャネル幅Ｗは９ｍｍとなる。そして、このようなチャネル幅Ｗの広いチャネル領域を、面積Ｓ＝６５０μｍ×６５０μｍのアクティブ領域に形成することができる。
これにより、より小さな占有面積で、よりチャネル幅Ｗの広いＭＯＳＦＥＴダイオードを実現することができ、レイアウトの利用効率を高めることができる。その結果、ＭＯＳＦＥＴダイオードを内蔵したＩＣチップのサイズを小さくすることができる。
この実施形態では、Ｓｉ基板１が本発明の「基板」に対応し、Ｓｉ層５が本発明の「半導体層」に対応している。また、Ｓ／Ｄ層１８が本発明の「ソース又はドレインの一方」に対応し、配線３１が本発明の「ソース又はドレインの一方とゲート電極とを接続する配線」に対応している。
【００２３】
なお、ゲート電極１５の第１の部位１５ａは図６に示す形状に限定されず、例えば図７に示す形状であってもよい。図７の第１の部位１５ａは、平面視で正方形（矩形）の環状体が５個接触した形状であり、１個の第１の環状体１５１と、その周囲に配置された４個の第２の環状体１５２ａ〜１５２ｄとからなる。
第１の環状体１５１の幅方向中心線からなる正方形１５１Ａは、点Ｃを中心に配置されている。第２の環状体１５２ａ〜１５２ｄの幅方向中心線からなる正方形１５２Ａ〜１５２Ｄは、点Ｃを中心とした長方形１５１Ｃの、４個の頂点１５１Ｃ１  〜１５１Ｃ４  を中心として、配置されている。この長方形１５１ＣのＸ方向の辺（頂点１５１Ｃ１  と１５１Ｃ４  との距離）はＹ方向の辺（頂点１５１Ｃ１  と１５１Ｃ２  との距離）より長い。
【００２４】
また、第１の環状体１５１をなす正方形１５１Ａの４つの頂点と、４個の第２の環状体１５２ａ〜１５２ｄをなす正方形１５２Ａ〜１５２Ｄの各頂点は一致せず、正方形１５１Ａと各正方形１５２Ａ〜１５２Ｄは辺の一部で接触している。第１の環状体１５１の４つの角部１５１ａ〜１５１ｄの、４個の第２の環状体１５２ａ〜１５２ｄの頂点が一致している各角部と重なっている面積が、Ｙ方向で図６に示す形状の場合より大きい。
なお、図６および図７において、第１の部位１５ａを構成する複数の環状体の平面視での形状は正方形になっているが、長方形（正方形以外の矩形）でもよく、矩形以外の多角形（五角形、六角形など）や円形などであってもよい。
【図面の簡単な説明】
【００２５】
【図１】実施形態に係る半導体装置の構成例を示す図。
【図２】実施形態に係る半導体装置の製造方法を示す図（その１）。
【図３】実施形態に係る半導体装置の製造方法を示す図（その２）。
【図４】実施形態に係る半導体装置の製造方法を示す図（その３）。
【図５】実施形態に係る半導体装置の製造方法を示す図（その４）。
【図６】ゲート電極の第１の部位１５ａの一例を示す図。
【図７】ゲート電極の第１の部位１５ａの他の例を示す図。
【図８】従来例を示す図。
【符号の説明】
【００２６】
１…Ｓｉ基板（半導体基板）、３…絶縁層（ＢＯＸ層）、５…Ｓｉ層（ＳＯＩ層）、１０…ＳＯＩ基板、１１…素子分離膜、１３…ゲート絶縁膜、１５…ゲート電極、１５ａ…第１の部位、１５１…第１の環状体、１５２ａ〜１５２ｄ…第２の環状体、１５ｂ…第２の部位、１７，１８…Ｓ／Ｄ層、２１…層間絶縁膜、２３，２５，２７…プラグ電極、３１，３３…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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