(57)【要約】【課題】入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができるＰＬＬ回路、記録装置及びクロック信号生成方法を提供する。【解決手段】所定の周波数を有する入力信号に同期したクロック信号を生成するＰＬＬ回路１００を提供する。このＰＬＬ回路１００は、クロック信号を発振する発振器１１０と、発振器１１０が発振したクロック信号をサンプリングクロックとして用いて、入力信号をデジタル信号に変換する変換器１２０と、発振器１１０が発振したクロック信号を分周し、比較クロック信号としてフィードバックする分周器１４０と、変換器１２０が変換したデジタル信号の振幅値を正規化する正規化器１３０と、正規化器１３０が正規化したデジタル信号と分周器１４０がフィードバックした比較クロック信号との位相差を減少させるように、発振器１１０が発振するクロック信号の位相を制御する発振制御器１５０と、を備える。【選択図】図２
2009026426.tif 000002
【特許請求の範囲】
【請求項１】
所定の周波数を有する入力信号に同期したクロック信号を生成するＰＬＬ回路であって、
前記クロック信号を発振する発振器と、
前記発振器が発振したクロック信号をサンプリングクロックとして用いて、前記入力信号をデジタル信号に変換する変換器と、
前記発振器が発振したクロック信号を分周し、比較クロック信号としてフィードバックする分周器と、
前記変換器が変換したデジタル信号の振幅値を正規化する正規化器と、
前記正規化器が正規化したデジタル信号と前記分周器がフィードバックした比較クロック信号との位相差を減少させるように、前記発振器が発振するクロック信号の位相を制御する発振制御器と、
を備えることを特徴とする、ＰＬＬ回路。
【請求項２】
前記正規化器は、
前記変換器が変換したデジタル信号の振幅値を測定する振幅測定回路と、
前記変換器が変換したデジタル信号を前記振幅測定回路の測定に要する時間分だけ遅延させる遅延回路と、
前記遅延回路が遅延させたデジタル信号を前記振幅測定回路が測定した振幅値で除算する除算回路と、
を備えることを特徴とする、請求項１に記載のＰＬＬ回路。
【請求項３】
前記除算回路は、予め記憶した複数の前記正規化したデジタル信号の中から、前記遅延回路が遅延させたデジタル信号及び前記振幅測定回路が測定した振幅値に対応する正規化したデジタル信号を抽出することを特徴とする、請求項２に記載のＰＬＬ回路。
【請求項４】
前記除算回路は、
前記遅延回路が遅延させたデジタル信号を受け取り、当該デジタル信号をそれぞれ異なった正数値により乗算する複数の乗算回路と、
前記各乗算回路が乗算したデジタル信号を１又は２以上組み合わせて加算することにより、前記遅延回路が遅延させたデジタル信号を前記振幅測定回路が測定した振幅値で除算した除算値を生成する加算回路と、
を備えることを特徴とする、請求項２に記載のＰＬＬ回路。
【請求項５】
記録媒体から読み取った所定の周波数を有する入力信号に同期した記録クロック信号を生成するＰＬＬ回路を備え、前記記録クロック信号に基づいて前記記録媒体に記録データを記録する記録装置であって、
前記記録クロック信号を発振する発振器と、
前記発振器が発振した記録クロック信号をサンプリングクロックとして用いて、前記入力信号をデジタル信号に変換する変換器と、
前記発振器が発振した記録クロック信号を分周し、比較クロック信号としてフィードバックする分周器と、
前記変換器が変換したデジタル信号の振幅値を正規化する正規化器と、
前記正規化器が正規化したデジタル信号と前記分周器がフィードバックした比較クロック信号との位相差を減少させるように、前記発振器が発振する記録クロック信号の位相を制御する発振制御器と、
を備えることを特徴とする、記録装置。
【請求項６】
所定の周波数を有する入力信号に同期したクロック信号を生成するクロック信号生成方法であって、
前記クロック信号をサンプリングクロックとして用いて、前記入力信号をデジタル信号に変換した後に、当該デジタル信号を正規化し、
正規化した前記デジタル信号と前記クロック信号を分周した比較クロック信号と位相差を減少させるように、前記クロック信号を生成することを特徴とする、クロック信号生成方法。
【請求項７】
前記デジタル信号の正規化は、前記デジタル信号を前記デジタル信号の振幅値により除算することで行われることを特徴とする、請求項６に記載のクロック信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路、記録装置及びクロック信号生成方法に関する。
【背景技術】
【０００２】
近年の再生だけでなく記録が可能な光ディスク等の記録媒体は、記録面に案内溝（「グルーブ」、Ｇｒｏｏｖｅ）が予め形成されており、この溝に「ウォブル（揺動、Ｗｏｂｂｌｅ）」と呼ばれる変調を施して「アドレス情報（位置情報）」を記録している。記録媒体に所定のデータを記憶させる場合、記録装置は、このアドレス情報を所定の周波数を有する電気信号（「ウォブル信号」又は「入力信号」という。）として取り出して、ＰＬＬ回路を使用してこのウォブル信号に同期した「記録クロック（Ｗｒｉｔｅ  Ｃｌｏｃｋ）信号」を生成する。そして、記録装置は、この記録クロック信号を使用して記録データの書き込みを行っている。
【０００３】
【特許文献１】特開平９−２３７４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、記録装置が読み取るウォブル信号の波形は、隣接トラックからのクロストークやビート、記録前と記録後の出力振幅の違い、記録媒体の品質のばらつき等による多くのノイズ成分を含んでいるため、変動してしまう。このノイズ成分を含んだウォブル信号の例を図１０に示す。図１０に示すように、ノイズ成分によって、各ウォブル単位でウォブル信号の振幅や周波数は大きく変化してしまう。従って、従来の記録装置では、このノイズ成分が多くてＳ／Ｎ比（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  ｒａｔｉｏ）の悪い信号から、逓倍ＰＬＬ回路を経て記録クロック信号を生成していた。
【０００５】
この隣接トラックからのクロストーク等の影響は、ウォブルの周波数やトラックピッチなどのパラメータにより、ウォブル信号の位相に影響を与える場合や振幅に影響を与える場合がある。特にＤＶＤ＋などの記録装置は、隣接トラックからのクロストーク等により、読み取るウォブル信号の振幅に影響を受けやすかった。そして、従来の記録装置によれば、このクロストーク等の影響によるウォブル信号の振幅変動が、ＰＬＬ回路の「ジッター（Ｊｉｔｔｅｒ）」、つまり位相誤差等となり、記録装置の記録性能だけでなく、記録したデータの再生性能にも影響を与えていた。
【０００６】
このようなウォブル信号の振幅変動が、出力する記録クロック信号の位相誤差等に影響を与えないＰＬＬ回路の回路方式として、Ｔａｎδ方式が挙げられる。しかし、このＴａｎδ方式の回路によれば、回路規模が大きく高速動作が困難になるという欠点があった。
【０００７】
また、上記特許文献１に開示された回路は、加算情報と減算情報の２つの情報が得られる場合には、振幅変動に対して有効である。しかし、この特許文献１に開示された回路によっても、Ａ／Ｄ変換器への入力信号のノイズを十分に削減するアナログ回路が必要となり、ウォブル信号の周波数が一定でないＣＡＶ（Ｃｏｎｓｔａｎｔ  Ａｎｇｕｌａｒ  Ｖｅｌｏｃｉｔｙ）記録において入力するウォブルの周波数が変化する場合、実現が困難となっている。
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のある観点によれば、所定の周波数を有する入力信号に同期したクロック信号を生成するＰＬＬ回路であって、クロック信号を発振する発振器と、発振器が発振したクロック信号をサンプリングクロックとして用いて、入力信号をデジタル信号に変換する変換器と、発振器が発振したクロック信号を分周し、比較クロック信号としてフィードバックする分周器と、変換器が変換したデジタル信号の振幅値を正規化する正規化器と、正規化器が正規化したデジタル信号と分周器がフィードバックした比較クロック信号との位相差を減少させるように、発振器が発振するクロック信号の位相を制御する発振制御器と、を備えることを特徴とする、ＰＬＬ回路が提供される。
【００１０】
この構成によれば、ＰＬＬ回路への入力信号は、変換器によりデジタル信号に変換された後、正規化器により正規化される。そして、発振制御器により、この正規化されたデジタル信号と、分周器がクロック信号を分周してフィードバックした比較クロック信号との位相差が減少するように、発振器が発振するクロック信号の位相が制御される。従って、発振制御器が正規化されたデジタル信号によりクロック信号の位相を制御するので、入力信号の振幅値によらず位相が安定したクロック信号を発振器より発振することができる。また、正規化器は、デジタル信号を正規化するので、入力信号の周波数が高い場合でも適切にデジタル信号を正規化できる。
【００１１】
また、正規化器は、変換器が変換したデジタル信号の振幅値を測定する振幅測定回路と、変換器が変換したデジタル信号を振幅測定回路の測定に要する時間分だけ遅延させる遅延回路と、遅延回路が遅延させたデジタル信号を振幅測定回路が測定した振幅値で除算する除算回路と、を備えてもよい。この構成によれば、変換器が変換したデジタル信号は、振幅測定回路と遅延回路とに分岐され、分岐したデジタル信号の一方は、振幅測定回路により振幅値を測定され、他方は、遅延回路により振幅測定に要する時間（遅延量）だけ遅延される。従って、除算回路により、正規化の基準となる測定した振幅値で、その振幅値を有するデジタル信号を除算することができるので、正規化器は、デジタル信号を正規化して出力することができる。
【００１２】
また、除算回路は、予め記憶した複数の正規化したデジタル信号の中から、遅延回路が遅延させたデジタル信号及び振幅測定回路が測定した振幅値に対応する正規化したデジタル信号を抽出してもよい。この構成によれば、除算回路により、デジタル信号を振幅値で除算した結果得られるデジタル信号である正規化したデジタル信号が複数予め記録されている。そして、デジタル信号と振幅値が入力した際に、除算回路は、その入力したデジタル信号及び振幅値に対応する正規化したデジタル信号を抽出して出力する。従って、除算回路は、実際に除算処理を行うことなく、正規化したデジタル信号を出力することができる。
【００１３】
また、除算回路は、遅延回路が遅延させたデジタル信号を受け取り、当該デジタル信号をそれぞれ異なった正数値により乗算する複数の乗算回路と、各乗算回路が乗算したデジタル信号を１又は２以上組み合わせて加算することにより、遅延回路が遅延させたデジタル信号を振幅測定回路が測定した振幅値で除算した除算値を生成する加算回路と、を備えてもよい。この構成によれば、デジタル信号を正数値で乗算した値を出力する乗算回路が複数備えられ、この正数値は除算回路毎に異なる。よって、複数の乗算回路から、乗算されて相互に違った値のデジタル信号が複数出力される。そして、加算回路により、この複数のデジタル信号から、１又は２以上のデジタル信号を組み合わせて加算することにより、デジタル信号を振幅値で除算した除算値、つまり正規化したデジタル信号を出力することができる。
【００１４】
また、上記課題を解決するために、本発明の別の観点によれば、記録媒体から読み取った所定の周波数を有する入力信号に同期した記録クロック信号を生成するＰＬＬ回路を備え、記録クロック信号に基づいて記録媒体に記録データを記録する記録装置であって、記録クロック信号を発振する発振器と、発振器が発振した記録クロック信号をサンプリングクロックとして用いて、入力信号をデジタル信号に変換する変換器と、発振器が発振した記録クロック信号を分周し、比較クロック信号としてフィードバックする分周器と、変換器が変換したデジタル信号の振幅値を正規化する正規化器と、正規化器が正規化したデジタル信号と分周器がフィードバックした比較クロック信号との位相差を減少させるように、が発振する記録クロック信号の位相を制御する発振制御器と、を備えることを特徴とする、記録装置が提供される。この構成によれば、入力信号の振幅値によらず位相が安定した記録クロック信号を発振することができる。
【００１５】
また、上記課題を解決するために、本発明の別の観点によれば、所定の周波数を有する入力信号に同期したクロック信号を生成するクロック信号生成方法であって、クロック信号をサンプリングクロックとして用いて、入力信号をデジタル信号に変換した後に、当該デジタル信号を正規化し、正規化したデジタル信号とクロック信号を分周した比較クロック信号との位相差を減少させるように、クロック信号を生成することを特徴とする、クロック信号生成方法が提供される。この構成によれば、入力信号の振幅値によらず位相が安定したクロック信号を発振することができる。
【００１６】
また、デジタル信号の正規化は、デジタル信号の振幅値によって、デジタル信号を除算してもよい。
【発明の効果】
【００１７】
以上説明したように本発明によれば、入力信号の振幅変動によるＰＬＬ回路の位相誤差を簡便に低減することができる。
【発明を実施するための最良の形態】
【００１８】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】
＜関連技術に係るＰＬＬ回路＞
本発明の実施形態について説明する前に、図９を参照して、関連技術に係るデジタルＰＬＬ回路について説明する。図９は、関連技術に係るＰＬＬ回路の構成を示すブロック図である。
【００２０】
図９に示すように、関連技術に係るＰＬＬ回路２００は、入力端子２０１からアナログの入力信号を受け取り、入力信号の周波数に同期したクロック信号を出力端子２０２から出力する。記録装置に使用される場合、この入力信号としてウォブル信号が入力し、記録クロック信号が出力される。
【００２１】
この関連技術に係るＰＬＬ回路２００は、電圧制御発振器（以下、「ＶＣＯ」ともいう。）２１０と、Ａ／Ｄ変換器２２０と、分周器２３０と、位相比較器２４０と、ループフィルタ（以下、「ＬＦ」ともいう。）２５０と、を有する。関連技術に係るＰＬＬ回路２００は、出力信号をフィードバックするフィードバック回路を形成する。
【００２２】
ＶＣＯ２１０は、出力信号であるクロック信号を発振する回路であって、位相比較器２４０からＬＦ２５０を介して入力する信号（電圧値）により、発振周波数が変化する。このＶＣＯ２１０は、入力する信号（電圧値）により発振周波数が変化する構成であれば如何様にも構成することができ、例えば、入力した信号をＤＡＣでアナログ値として出力するアナログ回路であってもよい。そして、ＶＣＯ２１０が発振するクロック信号は、ＰＬＬ回路２００の出力信号として出力されると共に、Ａ／Ｄ変換器２２０及び分周器２３０にも出力される。
【００２３】
Ａ／Ｄ変換器２２０は、ＶＣＯ２１０が発振したクロック信号をサンプリングクロックとして用いて、ＰＬＬ回路２００へのアナログの入力信号をデジタル信号に変換して、位相比較器２４０に出力する。
【００２４】
分周器２３０は、ＶＣＯ２１０が発振したクロック信号を受け取り、ｎ分周して比較クロック信号として、位相比較器２４０が有する乗算回路２４１、加算回路２４２、及びフリップフロップ（以下、「ＦＦ」ともいう。）２４３にフィードバックする。
【００２５】
位相比較器２４０は、Ａ／Ｄ変換器２２０がデジタルに変換されたデジタル信号と、分周器２３０が入力信号をｎ分周（つまり、周波数を１／ｎ倍）してフィードバックした比較クロック信号との位相差を電圧値として出力して、ＶＣＯ２１０の発振周波数を制御する回路であり、乗算回路２４１と、加算回路２４２と、ＦＦ２４３と、を有する。
【００２６】
乗算回路２４１は、Ａ／Ｄ変換器２２０からのデジタル信号と、分周器２３０がクロック信号をｎ分周してフィードバックした比較クロック信号と、を乗算する。また、この乗算回路２４１は、分周器２３０からの比較クロック信号が１，−１を示す２値化された値の場合、Ａ／Ｄ変換器２２０からのデジタル信号を、比較クロック信号が−１のときに反転して出力する回路であっても良い。
【００２７】
加算回路２４２は分周器２３０がクロック信号をｎ分周してフィードバックした比較クロック信号に基づいて、乗算回路２４１からの出力信号を比較区間分加算して、その加算結果を出力する回路である。尚、この「比較区間」とは、位相比較器２４０による位相の比較を行う時間間隔を示す。つまり、例えば、入力信号であるウォブル信号の１周期分の位相を比較する場合、この比較区間は、１周期に設定されてもよい。
【００２８】
この加算回路２４２は、例えば、ＰＬＬ回路２００が入力信号をｎ逓倍（つまり、周波数をｎ倍）してクロック信号を生成する場合、ｎ個のデータを加算する。
【００２９】
ＦＦ２４３は、フリップフロップであり、分周器２３０がクロック信号をｎ分周してフィードバックした比較クロック信号に基づいて、加算回路２４２が加算して出力した信号を一時的に保持してＬＦ２５０に出力する。
【００３０】
ＬＦ２５０は、位相比較器２４０からの出力信号、つまりＶＣＯ２１０の発信周波数を制御するための信号を平滑化して、ＶＣＯ２１０に出力する回路であって、例えば、ＩＩＲフィルタによって構成される。
【００３１】
以上の構成を有する関連技術に係るＰＬＬ回路２００は、入力信号に同期したクロック信号、つまり入力信号をｎ逓倍したクロック信号を、ＶＣＯ２１０から出力する。この関連技術に係るＰＬＬ回路２００によれば、入力信号（ウォブル信号）が変化した場合、特に振幅が変化した場合に、出力信号であるクロック信号のいわゆるジッター（位相誤差等）が増加して、このＰＬＬ回路２００を使用した記録装置の記録性能が劣化すると共に記録したデータの再生性能も劣化する。
【００３２】
そこで、このＰＬＬ回路２００の上流にＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路等を配置して、入力信号の振幅を均一化することも考えられるが、一般的なＡＧＣ回路は、応答速度が遅い。しかし、図１０に示すように、記録媒体から得られるウォブル信号は、各ウォブル信号毎に振幅が大きく変化し、この振幅は、ＡＧＣ回路の応答速度よりも速く変化する場合がある。従ってＡＧＣ回路を配置しても、ＰＬＬ回路２００の出力値を安定させるほどに、ＰＬＬ回路２００の入力信号の振幅を均一化することは困難であった。
【００３３】
そこで、本願発明者は、このような関連技術に係るＰＬＬ回路２００の問題点を抽出して分析すると共に、このような問題点を克服すべくＰＬＬ回路等について鋭意研究を行った結果、本発明に想到した。以下、この本発明の実施形態に係るＰＬＬ回路とそれを使用した記録装置について、図１〜８を参照して詳しく説明する。
【００３４】
＜記録装置１の構成＞
まず、図１を参照して、本発明の一実施形態に係る記録装置１の構成について説明する。図１は、本発明の一実施形態に係る記録装置１の構成を説明するための説明図である。
【００３５】
尚、以下では、本実施形態に係る記録装置１は、記録媒体として、例えば、所定のフォーマットの光ディスク２に記録データを記録する装置であるとして説明する。しかし、本発明は、かかる例に限定されるものではなく、以下で説明するＰＬＬ回路１００から出力される記録クロック信号を使用して、記録媒体に記録データを記録する装置であれば如何なる構成の記録装置にも適用することができる。
【００３６】
また、この本発明を適用しうる記録媒体の一例である、光ディスク２の記録面には、予めグルーブが形成されており、このグルーブにウォブルと呼ばれる変調が施されている。このウォブルには、光ディスク２の板面上のアドレス情報を表している。本実施形態に係る記録装置１は、このウォブルをウォブル信号として読み出し、このウォブル信号からウォブル信号に同期した記録クロック信号を生成する。そして、記録装置１は、この記録クロック信号を利用して記録データを光ディスク２に記録する。
【００３７】
このような本実施形態に係る記録装置１の構成の一例の概要について説明するが、以下で説明する構成に本発明が限定されないことは言うまでもない。
【００３８】
図１に示すように、記録装置１は、ピックアップ１１と、ＰＬＬ回路１００と、アドレス復調部１２と、アドレス復号部１３と、制御装置１４と、記録信号変調部１５と、サーボ信号アンプ１６、サーボ信号処理部１７と、スレッドモータ１８と、スピンドルモータ１９と、を有する。
【００３９】
ピックアップ１１は、記録信号変調部１５が出力する記録信号に基づいて、光ディスク２にレーザ光を照射する。このレーザの波長やスポット径等は、光ディスク２のフォーマットによって異なる。そして、ピックアップ１１は、光ディスク２からの反射光を受光して電気信号であるウォブル信号に変換して、ＰＬＬ回路１００，アドレス復調部１２，及びサーボ信号アンプ１６に出力する。
【００４０】
ＰＬＬ回路１００は、ピックアップ１１からウォブル信号を受け取り、このウォブル信号に同期した記録クロック信号を生成して、記録信号変調部１５に出力する。このＰＬＬ回路１００が生成する記録クロック信号は、記録装置１が記録データを光ディスク２に記録する際に、クロックとして使用される重要な信号であり、本実施形態に係る記録装置１が有するＰＬＬ回路１００は、この記録クロック信号の位相誤差等を減少させることができる。このＰＬＬ回路１００については、詳しく後述する。
【００４１】
尚、このＰＬＬ回路１００は、ウォブル信号の周波数と同期した比較クロック信号、例えば、２値化された比較クロック信号を、アドレス復調部１２と、アドレス復号部１３とにも出力する。この比較クロック信号は、ＰＬＬ回路１００内で位相比較を行うために分周器１４０により生成される信号である。
【００４２】
アドレス復調部１２は、ＰＬＬ回路１００から入力する比較クロック信号に基づいて、ウォブル信号からウォブルに変調された信号を復調してデータ列とし、アドレス復号部１３に出力する。
【００４３】
アドレス復号部１３は、ＰＬＬ回路１００から入力する比較クロック信号に基づいて、アドレス復調部１２から入力するデータ列を復号してアドレス情報に変換する。そして、アドレス復号部１３は、このアドレス情報を制御装置１４に出力する。
【００４４】
制御装置１４は、アドレス復号部１３から入力するアドレス情報に基づいて、ピックアップ１１が光を照射している光ディスク２上の位置を認識し、その光ディスク２の位置に記録すべき記録データを記録させるために、記録信号変調部１５と、サーボ信号処理部１７と、を制御する。このために制御装置１４は、記録信号変調部１５に、アドレス情報に基づいた記録タイミング信号と、光ディスク２に記録する記録データとを出力する。そして、制御装置１４は、アドレス情報等に基づいてサーボ信号処理部１７を制御するためのサーボ制御信号を、サーボ信号処理部１７に出力する。
【００４５】
この際、制御装置１４は、図示しない外部の記録装置や上位の制御装置等に接続されて、記録データをこの記録装置から読み出して出力してもよく、上位の制御装置等により制御されて、記録タイミング信号、記録データ、サーボ制御信号等を出力してもよい。
【００４６】
記録信号変調部１５は、記録データを光ディスク２に記録するようにピックアップ１１を駆動する信号を出力する。そのために記録信号変調部１５は、記録データを記録信号に変調してピックアップ１１に出力する。そして、この信号を受け取ったピックアップ１１は、記録信号に基づいて、光ディスク２にレーザ光を照射する。
【００４７】
この際、記録信号変調部１５は、制御装置１４が出力した記録タイミング信号に基づいて、記録信号の出力を開始する。つまり、この記録タイミング信号は、記録を開始すべきタイミングを示す信号、換言すれば、ピックアップ１１が記録データを記録するべき光ディスク２のアドレスにレーザ光を照射しうる状態にあることを示す信号である。また、記録信号変調部１５は、ＰＬＬ回路１００が出力する記録クロック信号に同期して、この記録信号を出力する。
【００４８】
サーボ信号アンプ１６は、ピックアップ１１が出力したウォブル信号を増幅して、サーボ信号処理部１７に出力する。
【００４９】
サーボ信号処理部１７は、サーボ信号アンプが出力したウォブル信号と、制御装置１４が出力したサーボ制御信号とに基づいて、光ディスク２の回転と、ピックアップ１１の位置とを制御する。このために、サーボ信号処理部１７は、ウォブル信号とサーボ制御信号とに基づいて、スレッドモータ１８にスレッドモータ制御信号を出力し、スピンドルモータ１９にスピンドルモータ制御信号を出力する。
【００５０】
スレッドモータ１８は、サーボ信号処理部１７が出力したスレッドモータ制御信号により駆動されて、ピックアップ１１を所定の位置に移動させる。
【００５１】
スピンドルモータ１９は、サーボ信号処理部１７が出力したスピンドルモータ制御信号により駆動されて、光ディスク２を回転させる。この際、スピンドルモータ１９は、例えば、ＣＡＶ（Ｃｏｎｓｔａｎｔ  Ａｎｇｕｌａｒ  Ｖｅｌｏｃｉｔｙ）記録の場合、光ディスク２を一定の回転数で回転させ、ＣＬＶ（Ｃｏｎｓｔａｎｔ  Ｌｉｎｅａｒ  Ｖｅｌｏｃｉｔｙ）記録の場合、ピックアップ１１の位置により光ディスク２の回転数を可変させてもよい。
【００５２】
以上、記録装置１の構成について説明した。尚、この記録装置１は、上記の構成に加えてトラッキングやフォーカシング調整回路等の諸処の回路を備えうるが、ここでの詳しい説明は省略する。次に、このような構成の記録装置１による記録動作の概要について説明すれば以下のようになる。
【００５３】
＜記録装置１の動作＞
まず、制御装置１４は、所定の記録データを記録すべく、サーボ信号処理部１７等を介して、光ディスク２を回転させつつ、ピックアップ１１を所定の位置に移動させる。そして、制御装置１４は、記録信号変調部１５等を介してピックアップ１１に所定のレーザ光を照射させる。
【００５４】
このレーザ光は、光ディスク２に照射されて反射するが、この反射光は、光ディスク２のグルーブ上に形成されたウォブルによって変調している。つまり、この反射光は、ウォブルの変調周波数と同様の周波数で変調されている。そして、ピックアップ１１は、この反射光を電気信号であるウォブル信号に変換して出力する。
【００５５】
このウォブル信号を受け取ったアドレス復調部１２とそれに接続されたアドレス復号部１３とは、ＰＬＬ回路１００が出力する比較クロック信号等を用いて、このウォブル信号に含まれる変調からアドレス情報をデコードして、制御装置１４に出力する。このアドレス情報はピックアップ１１がレーザ光を照射しうる状態にある光ディスク２の記録面上の位置を示す。
【００５６】
そして、制御装置１４は、このアドレス情報が、所定の記録データを記録すべき目標のアドレスと一致するように、光ディスク２の回転数やピックアップ１１の位置等を調製する。そして、両アドレスが一致した場合、つまり、記録したいアドレスにピックアップ１１が到達した場合に、記録タイミング信号と記録データとを出力する。
【００５７】
この記録タイミング信号を受け取った記録信号変調部１５、記録データを記録信号に変調してピックアップ１１に出力し、記録データを書き込むようにピックアップ１１にレーザ光を照射させる。この際、ＰＬＬ回路１００は、ウォブル信号から記録クロック信号を生成しており、記録信号変調部１５は、この記録クロック信号と同期して、ピックアップ１１に記録データの書き込みを行わせる。
【００５８】
以上説明した動作により、記録装置１は、光ディスク２の所望のアドレスに所望の記録データを記録させることができる。しかし、ＰＬＬ回路１００が出力する記録クロック信号にエラーが含まれる場合、たとえ目標とするアドレスに書き込みを開始したとしても、記録データを書き込んでいる最中にアドレスがずれてしまうことになる。しかし、本実施形態に係るＰＬＬ回路１００によれば、このようなエラーを低減することができる。この本実施形態に係るＰＬＬ回路１００について、以下で詳しく説明する。
【００５９】
＜ＰＬＬ回路１００の構成＞
まず、図２を参照して、本実施形態に係る記録装置１が有するＰＬＬ回路１００の構成について説明する。図２は、本実施形態に係るＰＬＬ回路１００の構成を説明するための説明図である。尚、図２中、入力端子１０１は、図１中のピックアップ１１からのウォブル信号が入力する端子であり、出力端子１０２は、図１中の記録信号変調部１５に接続され、記録クロック信号を出力する端子である。更に、出力端子１０３は、図１中のアドレス復調部１２及びアドレス復号部１３に接続され、比較クロック信号を出力する端子である。
【００６０】
図２に示すように、ＰＬＬ回路１００は、電圧制御発振器（以下「ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）」ともいう。）１１０と、Ａ／Ｄ変換器１２０と、正規化器１３０と、分周器１４０と、位相比較器１５０と、ループフィルタ（以下「ＬＦ」ともいう。）１６０と、を有する。ＰＬＬ回路１００は、出力信号をフィードバックするフィードバック回路を形成する。
【００６１】
ＶＣＯ１１０は、ＰＬＬ回路１００の出力信号である記録クロック信号（以下「クロック信号」ともいう。）を発振する発振器の一例である。このＶＣＯ１１０は、位相比較器１５０からＬＦ１６０を介して入力する信号（電圧値）に応じて、クロック信号の発振周波数が変化する。このＶＣＯ１１０は、入力する信号によりクロック信号の発振周波数が変化する構成であれば如何様にも構成することができ、例えば、入力した信号をＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）でアナログ値として出力するアナログ回路であってもよく、位相比較器１５０が出力する信号が電流値の場合は、この電流値に応じて、クロック信号の発振周波数が変化する構成でもよい。
【００６２】
そして、ＶＣＯ１１０が発振するクロック信号は、ＰＬＬ回路１００の出力信号として出力されると共に、Ａ／Ｄ変換器１２０及び分周器１４０にも出力される。
【００６３】
Ａ／Ｄ変換器１２０は、ＶＣＯ１１０が発振したクロック信号をサンプリングクロックとして用いて、アナログの入力信号であるウォブル信号（以下「入力信号」ともいう。）をデジタル信号に変換して、正規化器１３０に出力する変換器の一例である。
【００６４】
正規化器１３０は、Ａ／Ｄ変換器１２０がデジタル化したデジタル信号（つまりデジタル化されたウォブル信号）を受け取り、このデジタル信号の振幅値を正規化（規格化）する。そして、正規化器１３０は、正規化したデジタル信号を位相比較器１５０に出力する。この正規化器１３０の構成については、後述する。
【００６５】
分周器１４０は、ＶＣＯ１１０が発振したクロック信号を受け取り、ｎ分周する。そして、分周器１４０は、このｎ分周（つまり、周波数を１／ｎ倍）した信号を比較クロック信号として、位相比較器１５０にフィードバックする。
【００６６】
また、本実施形態に係る記録装置１の場合、この比較クロック信号は、アドレス復調部１２及びアドレス復号部１３にも出力される。
【００６７】
位相比較器１５０は、正規化器１３０が正規化したデジタル信号の位相と、分周器１４０がｎ分周してフィードバックした比較クロック信号の位相と、が一致するように、ＶＣＯ１１０が出力するクロック信号の位相を制御する位相制御器の一例である。
【００６８】
換言すれば、この位相比較器１５０は、正規化器１３０から正規化したデジタル信号を受け取り、分周器１４０がｎ分周した比較クロック信号を受け取る。そして、位相比較器１５０は、このデジタル信号と比較クロック信号との位相差が、減少して約０となるように、ＬＦ１６０を介して、ＶＣＯ１１０に電圧信号を出力する。
【００６９】
そのために位相比較器１５０は、乗算回路１５１と、加算回路１５２と、フリップフロップ（以下「ＦＦ」ともいう。）１５３と、を有する。
【００７０】
乗算回路１５１は、正規化器１３０が正規化したデジタル信号と、分周器１４０がクロック信号をｎ分周してフィードバックした比較クロック信号と、を乗算する。また、この乗算回路１５１は、分周器１４０からの比較クロック信号が１，−１を示す２値化された値の場合、Ａ／Ｄ変換器１２０からのデジタル信号を、比較クロック信号が−１のときに反転して出力し、比較クロック信号が１のときはそのまま出力する回路であっても良い。
【００７１】
加算回路１５２は、分周器１４０がクロック信号をｎ分周してフィードバックした比較クロック信号に基づいて、乗算回路１５１からの出力信号を比較区間分加算して、その加算結果を出力する回路である。尚、この「比較区間」とは、位相比較器１５０による位相の比較を行う時間間隔を示す。つまり、例えば、入力信号であるウォブル信号の１周期分の位相を比較する場合、この比較区間は、１周期に設定されてもよい。また、以下では単に「区間」という場合、ウォブル信号の１周期分の時間間隔を示す。
【００７２】
この加算回路１５２は、例えば、ＰＬＬ回路１００が入力信号をｎ逓倍（つまり、周波数をｎ倍）してクロック信号を生成する場合、ｎ個のデータを加算してもよい。
【００７３】
ＦＦ１５３は、分周器１４０がクロック信号をｎ分周してフィードバックした比較クロック信号に基づいて、加算回路１５２が加算して出力した信号をＬＦ２５０に出力するために、一時的に保持する。
【００７４】
ＬＦ２５０は、位相比較器２４０からの出力信号、つまりＶＣＯ２１０の発信周波数を制御するための信号を平滑化して、ＶＣＯ２１０に出力する回路であって、例えば、ＩＩＲフィルタによって構成される。
【００７５】
以上の構成を有するＰＬＬ回路１００は、入力信号に同期したクロック信号、つまり入力信号をｎ逓倍したクロック信号を、ＶＣＯ１１０から出力する。このＰＬＬ回路１００によれば、Ａ／Ｄ変換器１２０によりデジタル化されたデジタル信号を正規化する正規化器１３０を備えることを一つの特徴としている。この正規化器１３０について説明すると、以下のようになる。
【００７６】
＜正規化器１３０の構成＞
本実施形態に係る正規化器１３０は、振幅測定回路１３１と、遅延回路１３２と、除算回路１３３と、を有する。
【００７７】
振幅測定回路１３１は、Ａ／Ｄ変換器１２０が変換したデジタル信号の入力を受けて、このデジタル信号を正規化する際に基準となる振幅値（基準振幅値、以下単に「振幅値」ともいう。）を測定する。つまり、振幅測定回路１３１は、ＰＬＬ回路１００の内部において、ＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）を行って位相比較器１５０に入力するデジタル信号を安定させるために、デジタル信号の振幅値を測定する。
【００７８】
この振幅測定回路１３１は、例えば、平均値測定回路で構成されてもよい。この場合、振幅測定回路１３１は、この基準となる振幅値として、例えば、入力信号のｍ周期分の振幅、つまり、ｍ個のウォブル分（以下「区間ｍ」ともいう。）のウォブル信号の振幅の平均値を算出してもよい。また、この振幅測定回路１３１は、例えば、最大値測定回路で構成されてもよい。この場合、振幅測定回路１３１は、この基準となる振幅値として、例えば、入力信号の各周期の最大振幅値、つまり、１ウォブル分のウォブル信号の最大振幅値を測定してもよい。しかし、本発明はかかる例に限定されず、振幅測定回路１３１は、正規化の際に基準となる振幅を測定する回路であれば他の回路で構成されてもよい。
【００７９】
遅延回路１３２は、Ａ／Ｄ変換器１２０が変換したデジタル信号の入力を受けて、このデジタル信号を振幅測定回路１３１が測定に要した時間分だけ遅延させる。つまり、例えば、振幅測定回路１３１が平均値測定回路の場合、ウォブル信号を区間ｍだけ平均を取るため、区間ｍに相当する時間分だけ振幅測定回路１３１から出力される振幅は遅延する。従って、この遅延回路１３２で、デジタル信号を同等の時間分の遅延量だけ遅延させることにより、デジタル信号と振幅値とを同期させることができる。また、例えば、振幅測定回路１３１が最大値測定回路の場合、各区間に対して振幅を測定してもよく、この際の遅延量は、最大値測定回路が最大値を測定するのに要する時間分に相当してもよい。尚、この遅延回路１３２は、例えば、シフトレジスタによって構成されてもよい。
【００８０】
除算回路１３３は、遅延回路１３２が遅延させたデジタル信号を、振幅測定回路１３１が測定した振幅値で除算することにより、デジタル信号を正規化する。そして、除算回路１３３は、正規化したデジタル信号を位相比較器１５０に出力する。このように、除算回路１３３においてデジタル信号を基準となる振幅値で割り算することによって、位相比較器１５０に入力するデジタル信号、つまり、ウォブル信号の振幅をエラー等によらずにほぼ一定に保つことができる。
【００８１】
この際、上記の除算回路１３３を含む正規化器１３０は、Ａ／Ｄ変換器１２０によってデジタル信号に変換された入力信号（ウォブル信号）を正規化する。従って、入力するウォブル信号毎に正規化することが可能となり、従来のＡＧＣ回路よりも処理速度を速めることができる。
【００８２】
この効果を更に高めるために、本実施形態に係るＰＬＬ回路１００によれば、除算処理に要する時間をも削減することができる。このような効果を奏する除算回路１３３の例について、図３を参照して説明する。
【００８３】
（除算回路１３３の構成の一例）
図３は、本実施形態に係るＰＬＬ回路１００が有する除算回路１３３の一例を説明するための説明図である。尚、図３中、入力端子１０４は、図２中の振幅測定回路１３１からの振幅値（除算係数）が入力する端子であり、入力端子１０５は、遅延回路１３２からの遅延されたデジタル信号が入力する端子である。更に、出力端子１０６は、位相比較器１５０に接続され、除算結果である除算値、つまり正規化されたデジタル信号（ウォブル信）を出力する端子である。
【００８４】
本実施形態に係るＰＬＬ回路１００が有する除算回路１３３の一例は、図３に示すように、除算値テーブル１３４を有する。
【００８５】
除算値テーブル１３４は、例えば、ＲＯＭ等に記録されたルックアップテーブルなど（例えば、ＲＯＭ  ＴＡＢＬＥ等）によって構成され、入力するデジタル信号と振幅値をテーブル変換する。つまり、除算値テーブル１３４は、デジタル信号を振幅値で割った際に得られる除算値を、複数のデジタル信号と複数の振幅値との組み合わせに対して記憶しておく。この際、除算値テーブル１３４は、除算値を除算に使用したデジタル信号及び振幅値に対応付けて記憶する。
【００８６】
換言すれば、除算値テーブル１３４は、例えば、複数のデジタル信号及び複数の振幅をそれぞれ縦軸及び横軸に配置して、各デジタル信号と各振幅値との交点にそれらによる除算値を配置したマトリックス状の情報をテーブルとして有している。
【００８７】
そして、除算値テーブル１３４は、振幅測定回路１３１及び遅延回路１３２から振幅値及びデジタル信号が入力した場合、その振幅値及びデジタル信号に対応した除算値を、記憶した複数の除算値の中から抽出して出力する。
【００８８】
このように、除算回路１３３が除算値テーブル１３４を有することにより、乗算処理等に比べて処理に時間がかかり、回路構成も複雑になる除算処理を行うことなく、デジタル信号を振幅値で除算した値である除算値を出力できる。従って、光ディスク２のフォーマットによっては、非常に高い周期の高周波信号となるウォブル信号をも処理することが可能となる。
【００８９】
しかし、除算回路１３３は、この例に限られるものではない。
この除算回路１３３の他の例について、図４を参照して説明する。
【００９０】
（除算回路１３３の構成の他の例）
図４は、本実施形態に係るＰＬＬ回路１００が有する除算回路１３３の他の例を説明するための説明図である。
【００９１】
本実施形態に係るＰＬＬ回路１００が有する除算回路１３３の他の例は、図４に示すように、複数の乗算回路１３５と、複数のアンド回路１３６と、ゲイン選択回路１３７と、加算回路１３８と、を有する。
【００９２】
複数の乗算回路１３５のそれぞれは、デジタル信号の入力を受けて、正数倍して出力する。そのために複数の乗算回路１３５は、並列に配置され、同じデジタル信号を受け取る。また、各乗算回路１３５の倍率、つまり乗算する正数値は、例えば、１／２，１／４，１／８，１／１６に設定される。このように各乗算回路１３５の倍率を１／２の倍数にすることにより、例えば２値化したデジタル信号を１桁シフト演算することで乗算結果を得られるため、処理を高速化することができる。この場合、乗算回路１３５は、例えば、シフト演算回路によって構成されてもよい。
【００９３】
そして、各乗算回路１３５は、乗算結果をそれぞれ対応したアンド回路１３６に出力する。各アンド回路１３６は、ゲイン選択回路１３７からの出力信号が入力した場合に、そのアンド回路１３６に対応した乗算回路１３５が出力した乗算結果を、加算回路１３８に出力する。
【００９４】
ゲイン選択回路１３７は、振幅測定回路１３１が測定した振幅値を受け取り、その振幅値に対応したアンド回路１３６に信号を出力する。つまり、ゲイン選択回路１３７は、入力した振幅値によってどのアンド回路１３６を選択するかを予め決定されている。そして、ゲイン選択回路１３７は、振幅値が入力した場合、その振幅値に対応付けられたアンド回路１３６に信号を出力する。このようなゲイン選択回路１３７は、例えば、振幅値によってどのアンド回路１３６に出力するかを定めたテーブル等によって構成されてもよい。
【００９５】
加算回路１３８は、アンド回路１３６から出力される１又は２以上の乗算結果を加算して、除算値を出力する。
【００９６】
つまり、この除算回路１３３の他の例は、入力するデジタル信号に対して、複数の正数値で除算した値を生成し、この除算した値を組み合わせて加算することにより、デジタル信号を振幅値で除算した値にほぼ等しい値を生成して、除算値として出力することができる。
【００９７】
尚、上記の乗算回路１３５の倍率は、１／２の倍数に限られるものではなく、正数値の倍率であれば如何様にも設定することができる。
【００９８】
このような除算回路１３３の他の例によれば、上記の除算回路１３３の一例と同様に、除算処理をすることなく、除算値を生成することができるため、光ディスク２のフォーマットによっては、非常に高い周期の高周波信号となるウォブル信号をも処理することが可能となる。
【００９９】
＜ＰＬＬ回路１００の動作＞
以上、ＰＬＬ回路１００の構成について説明した。
次に、図２及び図５〜図８を参照して、このＰＬＬ回路１００の動作について説明する。特に、位相比較器１５０からの出力値を中心に説明する。
【０１００】
図２のＰＬＬ回路１００の入力端子１０１に入力信号（ウォブル信号）が入力すると、Ａ／Ｄ変換器１２０によって、この入力信号は、ＶＣＯ１１０が出力するクロック信号をサンプリングクロックとして、デジタル化される。そして、このデジタル信号は、正規化器１３０に出力される。
【０１０１】
正規化器１３０は、デジタル信号の振幅を正規化する。
具体的には、デジタル信号は、分岐されて振幅測定回路１３１と遅延回路１３２とに入力される。そして、振幅測定回路１３１は、デジタル信号の振幅値を測定し、この振幅値を除算回路１３３に出力する。この振幅値は、例えば、１又は２以上の区間のデジタル信号の最大値でもよく、複数の区間のデジタル信号の平均値でもよい。一方、遅延回路１３２に入力されたデジタル信号は、振幅測定回路１３１が測定に要した時間分だけ遅延されて、除算回路１３３に出力される。
【０１０２】
そして、遅延されたデジタル信号は、除算回路１３３により、振幅値で除算されて正規化される。つまり、デジタル信号は、振幅値によって正規化（除算）されるので、常にほぼ一定の出力値に保たれる。より具体的には、正規化器１３０に入力するデジタル信号の振幅値が大きい場合、正規化器１３０は、その振幅値で除算したデジタル信号を出力することにより、出力するデジタル信号の振幅値が過剰に大きくなることを防ぐことができる。そして、正規化器１３０に入力するデジタル信号の振幅が小さい場合、正規化器１３０は、その振幅値でデジタル信号を除算する、つまり、振幅値が１以下であれば、デジタル信号は除算されることにより、増幅される。従って、正規化器１３０は、振幅が小さいデジタル信号を除算により増幅して出力するので、出力するデジタル信号の振幅値が過剰に小さくなることを防ぐことができる。
【０１０３】
次に、正規化されたデジタル信号は、位相比較器１５０に送られて、位相比較器１５０により、分周器１４０がＰＬＬ回路１００の出力値であるクロック信号をｎ分周してフィードバックした比較クロック信号と比較される。この位相比較は、乗算回路１５１と、加算回路１５２と、によって行われる。尚、ＦＦ１５３は、この比較結果である出力信号を一時的に保持してＬＦ１６０に出力する役割を担う。
【０１０４】
そして、位相比較器１５０は、デジタル信号と比較クロック信号とに位相差がある場合に、所定の信号（ここでは、電圧値）を出力して、ＶＣＯ１１０が発振するクロック信号の位相を制御する。つまり、位相比較器１５０の出力値の大小により、ＰＬＬ回路１００が出力するクロック信号の周波数が決定されることとなる。尚、ＬＦ１６０は、位相比較器１５０からの所定の信号を平滑化してＶＣＯ１１０に出力する役割を担う。
【０１０５】
本実施形態に係るＰＬＬ回路１００によれば、入力信号の振幅値によらず、このクロック信号の周波数を安定させることができる。換言すれば、クロック信号の周波数を安定させるためには、ＶＣＯ１１０への入力信号、つまり位相比較器１５０の出力信号が安定する必要があるが、本実施形態に係るＰＬＬ回路１００によれば、位相比較器１５０に入力するデジタル信号を安定させることができるため、この位相比較器１５０の出力信号を安定させることができ、結果としてクロック信号の周波数を安定させることが可能である。
【０１０６】
従って以下では、図５〜図８を参照して、位相比較器１５０の動作の概略について説明した後、この本実施形態に係るＰＬＬ回路１００による位相比較器１５０の安定した出力について、出力が安定しない従来の場合と比較しつつ説明する。
【０１０７】
＜位相比較器１５０の動作＞
図５は、デジタル信号と比較クロック信号とに位相差が無い場合の位相比較器１５０の動作の概要を説明するためのグラフである。
【０１０８】
図５中の横軸は、時間軸を表す。また、縦軸は、上からデジタル信号、比較クロック信号、乗算波、加算出力のそれぞれの振幅値を模式的に表している。
【０１０９】
このデジタル信号は、Ａ／Ｄ変換器１２０でデジタル化されたウォブル信号を示す。
比較クロック信号（「比較周波数」ともいう。）は、分周器１４０で分周されたクロック信号をしめす。この際、比較クロック信号の一例として、１，０の２値化された値（方形波）である場合を示す。
【０１１０】
乗算波は、乗算回路１５１がデジタル信号と比較クロック信号とを乗算した信号を示す。この場合、乗算回路１５１は、比較クロック信号が１のときに、デジタル信号を出力し、０のときにデジタル信号を−１倍して出力する。
【０１１１】
尚、乗算回路１５１は、比較クロック信号として１，０の方形波ではなく正弦波が使用される場合や１，−１の２値化された方形波が使用される場合、デジタル信号と比較クロック信号とを乗算する。
【０１１２】
加算出力は、加算回路１５２により乗算波を比較周期（比較区間）毎に加算した信号を示す。この横軸、縦軸及び各信号については、図６〜図８も共通である。
【０１１３】
図５に示すデジタル信号と比較クロック信号とは、同期しており位相差が約０である。この場合、時点ｔ２においてＶＣＯ１１０に出力される加算出力は０となる。従って、ＶＣＯ１１０は、クロック信号の位相を維持する。
【０１１４】
一方、位相差がある場合を図６及び図７に示す。
図６は、デジタル信号が比較クロック信号に対して遅延した場合の位相比較器１５０の動作の概要を説明するためのグラフである。図７は、デジタル信号が比較クロック信号に対して進んだ場合の位相比較器１５０の動作の概要を説明するためのグラフである。
【０１１５】
図６に示すように、デジタル信号が比較クロック信号に対して遅延した場合、両信号の位相には位相差が生じる。この位相差は、時点ｔ２におけるＶＣＯ１１０への出力である加算出力となる。つまり、時点ｔ２における加算出力が正の値となり、この加算出力の大きさによって、ＶＣＯ１１０が発振するクロック信号の位相が、デジタル信号と比較クロック信号との位相差がなくなるように、制御される。
【０１１６】
一方、図７に示すように、デジタル信号が比較クロック信号に対して進んだ場合、両信号の位相には図６とは逆の位相差が生じる。この位相差も、時点ｔ２におけるＶＣＯ１１０への出力である加算出力となる。つまり、時点ｔ２における加算出力が負の値となり、この加算出力によって、ＶＣＯ１１０が発振するクロック信号の位相が、デジタル信号と比較クロック信号との位相差がなくなるように、制御される。
【０１１７】
しかし、従来のＰＬＬ回路２００のように、入力信号であるウォブル信号の振幅値が低下した場合、ＶＣＯ１１０を制御するために出力される加算出力の値は、位相差だけでなく、このウォブル信号の振幅値によって影響を受けてしまう。つまり、ウォブル信号の振幅値の変化がＶＣＯ１１０のクロック信号に影響を与えてしまう。このウォブル信号の振幅の変化による加算出力値の変化を、上記の図６と対比しつつ、図８を参照して説明する。
【０１１８】
図８は、ウォブル信号が減少し、かつ、デジタル信号が遅延した場合の位相比較器１５０の動作の概要を説明するためのグラフである。
【０１１９】
図８に示すように、ウォブル信号の振幅値が約１／２倍に減少した場合、位相比較器１５０に入力されるデジタル信号の振幅値も約１／２倍に減少してしまう。この場合も、デジタル信号が比較クロック信号に対して遅延すると、両信号の位相には位相差が生じる。しかし、この位相差による時点ｔ２における加算出力の大きさも、図６に示す本実施形態に係るＰＬＬ回路１００の場合の加算出力の大きさに比べて約１／２倍に減少してしまう。つまり、関連技術のＰＬＬ回路２００によれば、入力信号の振幅が約１／２になると、位相比較器２４０は、位相差は変化していないのに位相差が約１／２となったように作動してしまう。
【０１２０】
この加算出力の大きさの変化は、ＶＣＯ１１０が発振するクロック信号の位相の制御に影響を与えてしまう。換言すれば、ＶＣＯ１１０が発振するクロック信号の位相は、加算出力の大きさによって制御されるが、ウォブル信号の振幅の変動により、加算出力の大きさが変化して、適切にクロック信号の位相を制御することができなくなる。よって、関連技術のＰＬＬ回路２００や従来のＰＬＬ回路によれば、ウォブル信号の振幅の変動によって、出力するクロック信号の位相が安定せず、クロック信号の位相誤差として出力されてしまう。
【０１２１】
この関連技術のＰＬＬ回路２００に対して、本実施形態に係るＰＬＬ回路１００によれば、上述のように位相比較器１５０に入力されるデジタル信号の振幅をほぼ一定に保つことができるため、ＰＬＬ回路１００から出力されるクロック信号の位相を常に安定させることができる。
【０１２２】
＜本実施形態による効果＞
以上、本実施形態に係る記録装置１及びＰＬＬ回路１００について説明した。
本実施形態に係るＰＬＬ回路１００によれば、位相比較器１５０に入力するデジタル信号の振幅値をほぼ一定に安定させることができるため、ＰＬＬ回路１００の出力であるクロック信号の位相誤差を低減することができる。
【０１２３】
また、一般にＰＬＬ回路１００への入力信号であるウォブル信号は、高い周波数を有する。しかし、本実施形態に係るＰＬＬ回路１００によれば、Ａ／Ｄ変換器１２０によりデジタル化されたウォブル信号を正規化するため、このような高周波のウォブル信号毎（区間毎）、つまり、ウォブル信号の１波長毎に正規化することができる。従って、高周波のウォブル信号をも、正規化することができ、クロック信号の位相誤差を低減することができる。
【０１２４】
更に、正規化器１３０が上記で説明した除算回路１３３の一例又は他の例等を有することにより、正規化に必要な除算処理を高速化でき、高周波のウォブル信号に対応することを可能にしている。
【０１２５】
そして、このようなＰＬＬ回路１００を備える本実施形態に係る記録装置１によれば、光ディスク２等の記録媒体に記録を行う場合に、隣接トラックからのクロストークやビート、記録前と記録後の出力振幅の違い、記録媒体の品質のばらつき等によるウォブル信号の振幅変動によって発生するジッターを低減することができる。
【０１２６】
よって、クロストークの発生を防止したり、ビートの影響を抑制するために要求されるピックアップ１１等の製造公差を緩和することができ、各構成間の特性を調製する際に要求される精度も緩和することもできる。従って、量産性を向上させて歩留まりを改善することができる。
【０１２７】
また、ウォブル信号に変動が加わっても十分に復調することができ、正しいアドレスを読み出すことができる。従って、正しくアドレス情報を読み出すまでの無駄な時間を短縮することができ、さらに、品質にばらつきの大きい記録媒体に対しても、安定して記録することができる。
【０１２８】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０１２９】
例えば、上記実施形態では、基本的なＰＬＬ回路１００の構成について説明したが、本発明はかかる例に限定されない。本発明は、デジタルのＰＬＬ回路であれば、どのような構成のＰＬＬ回路にも適用可能である。例えば、比較クロック信号が１，０の２値化された信号の場合、位相比較器１５０の乗算回路１５１と加算回路１５２の代わりに、比較クロック信号が１のときに、デジタル信号を加算して、比較クロック信号が０のときに、デジタル信号を減算して、比較する区間分だけ積分するような積分回路等を使用してもよい。
【０１３０】
また、上記実施形態では、除算回路１３３の一例及び他の例について説明したが、本発明はかかる例に限定されない。除算回路１３３は、遅延回路１３２で遅延されたデジタル信号を、振幅測定器１４１が測定した振幅値で除算することができる回路であれば、如何様にも構成することができる。
【０１３１】
また、上記実施形態では、位相比較器１５０は、ＦＦ１５３を有するとしたが、本発明はかかる例に限定されない。例えば、位相比較器１５０の構成が出力信号（加算出力）を、ＬＦ１６０に出力しうる構成であればよく、この場合、位相比較器１５０は、ＦＦ１５３を有さない構成に設計されてもよい。
【０１３２】
また、上記実施形態では、図５〜図８に、各信号の波形を示したが、これらの図面は、位相比較器１５０の動作を概念的に説明するものであり、本発明はかかる例に限定されない。つまり、例えば、デジタル信号の例として正弦波のデジタル信号を示したが、このデジタル信号は、正弦波から変調された信号であってもよい。また、比較クロック信号として１，０に２値化された信号を示したが、この比較クロック信号は、−１，１に２値化された信号や正弦波の信号でもよい。この場合、乗算回路１５１は、比較クロック信号とデジタル信号とを乗算して、加算回路１５２は、この乗算した値を単に１区間分加算してもよい。
【０１３３】
また、上記実施形態では、図１に記録装置１の構成を示し、この構成について説明したが、本発明はかかる例に限定されない。例えば、本発明は、記録媒体に形成された変調（例えば、ウォブル信号）を読み出して、当該変調から記録クロック信号を生成して、生成した記録クロック信号を用いて記録媒体への記録を行うような、あらゆる記録装置に適用することができることはいうまでもない。
【図面の簡単な説明】
【０１３４】
【図１】本発明の一実施形態に係る記録装置の構成を説明するための説明図である。
【図２】同実施形態に係るＰＬＬ回路の構成を説明するための説明図である。
【図３】同実施形態に係るＰＬＬ回路が有する除算回路の一例を説明するための説明図である。
【図４】同実施形態に係るＰＬＬ回路が有する除算回路の他の例を説明するための説明図である。
【図５】位相差が無い場合の位相比較器の動作の概要を説明するためのグラフである。
【図６】デジタル信号が遅延した場合の位相比較器の動作の概要を説明するためのグラフである。
【図７】デジタル信号が進んだ場合の位相比較器の動作の概要を説明するためのグラフである。
【図８】ウォブル信号が減少し、かつ、デジタル信号が遅延した場合の位相比較器の動作の概要を説明するためのグラフである。
【図９】関連技術に係るＰＬＬ回路の構成を示すブロック図である。
【図１０】ＰＬＬ回路に入力するウォブル信号を示したグラフである。
【符号の説明】
【０１３５】
１        記録装置
２        光ディスク
１１      ピックアップ
１２      アドレス復調部
１３      アドレス復号部
１４      制御装置
１５      記録信号変調部
１６      サーボ信号アンプ
１７      サーボ信号処理部
１８      スレッドモータ
１９      スピンドルモータ
１００    ＰＬＬ回路
１０１，１０４，１０５    入力端子
１０２，１０３，１０６    出力端子
１１０    ＶＣＯ
１２０    Ａ／Ｄ変換器
１３０    正規化器
１３１    振幅測定回路
１３２    遅延回路
１３３    除算回路
１３４    除算値テーブル
１３５    乗算回路
１３６    アンド回路
１３７    ゲイン選択回路
１３８    加算回路
１４０    分周器
１５０    位相比較器
１５１    乗算回路
１５２    加算回路
１５３    ＦＦ
１６０    ＬＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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