(57)【要約】【課題】占有面積が小さく、製造が容易な静電破壊防止手段を備えた光半導体素子を提供すること。【解決手段】本発明に係る光半導体素子は、半導体基板１０１上に形成され、活性層１０４を含む発光部と電気的に並列に接続された静電破壊防止素子１１１ａ、１１１ｂを有し、静電破壊防止素子１１１ａ、１１１ｂは、半導体基板１０１に垂直な方向に積層され、電気的に同方向に接続された複数のｐｉｎ型ダイオードを備え、隣接する前記ｐｉｎ型ダイオード同士の界面には、トンネル接合が形成されていることを特徴とするものである。【選択図】図１
2009170535.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、活性層を含む発光部と電気的に並列に接続された静電破壊防止素子を有し、
前記静電破壊防止素子は、前記半導体基板に垂直な方向に積層され、電気的に同方向に接続された複数のｐｉｎ型ダイオードを備え、
隣接する前記ｐｉｎ型ダイオード同士の界面には、トンネル接合が形成されていることを特徴とする光半導体素子。
【請求項２】
前記活性層と前記静電防止素子とが、同一半導体基板上に形成されたことを特徴とする請求項１に記載の光半導体素子
【請求項３】
前記静電破壊防止素子の直列抵抗が、前記活性層の直列抵抗よりも低いことを特長とする請求項１又は２に記載の光半導体素子。
【請求項４】
前記静電破壊防止素子は、前記活性層を構成する半導体層よりも上層に形成されたことを特徴とする請求項１〜３のいずれか一項に記載の光半導体素子。
【請求項５】
半導体基板上に形成され、吸収層を含む受光部と電気的に並列に接続された静電破壊防止素子を有し、
前記静電破壊防止素子は、前記半導体基板に垂直な方向に積層され、電気的に同方向に接続された複数のｐｉｎ型ダイオードを備え、
隣接する前記ｐｉｎ型ダイオード同士の界面には、トンネル接合が形成されていることを特徴とする光半導体素子。
【請求項６】
前記吸収層と前記静電防止素子とが、同一半導体基板上に形成されたことを特徴とする請求項５に記載の光半導体素子
【請求項７】
前記静電破壊防止素子の直列抵抗が、前記吸収層の直列抵抗よりも低いことを特長とする請求項５又は６に記載の光半導体素子。
【請求項８】
前記静電破壊防止素子は、前記吸収層を構成する半導体層よりも上層に形成されたことを特徴とする請求項５〜７のいずれか一項に記載の光半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信の分野で用いられる光半導体素子に関する。
【背景技術】
【０００２】
光通信は長距離、大容量伝送が可能であることから、特に長距離通信では早くから広く実用に供されてきた。一般に光通信の送信装置には光源として半導体レーザが用いられている。
【０００３】
半導体デバイスは、製造プロセス中や実装時に、装置もしくは人に蓄積した静電気を受け、初期特性あるいは信頼性が低下する場合がある。このような静電破壊を避けるため、デバイスに静電破壊防止回路や容量を付加することが行われている。特に、半導体レーザのようなダイオードは逆方向に静電気がかかると順方向の場合よりもダメージが大きいとされている。これを回避するための手段として、並列かつ逆方向に別のダイオードを付けた構造を取る場合が多い。
【０００４】
一方、順方向についてはこれまであまり重視されていなかったが、レーザダイオード（ＬＤ：Laser Diode）の高速化につれて順方向の静電破壊も問題となりつつある。第１に、ＬＤの高速化のためには活性層面積を小さくすることが有効であるが、活性層面積が小さくなるほど、静電気がかかった場合に活性層を流れる電流密度が増加するからである。第２に、高速化のためには寄生容量を小さくすることも必要となるが、その場合、静電気がかかった際に寄生容量を通じて流れる電流が減り、ほとんどが活性層を通じて流れることになるからである。
【０００５】
順方向の静電破壊に対する対策としてはツェナーダイオードを用いたものがある。これは、レーザと並列かつ逆方向にツェナーダイオードを接続したものであり、例えば、特許文献１に記載されている。ツェナーダイオードの降伏電圧はレーザの動作電圧よりも高く設定されており、通常はツェナーダイオード側には流れないが、高い電圧がかかった場合にはツェナーダイオードがＯＮになり、ＬＤ側に電流が流れるのを防ぐことができる。また、ツェナーダイオードは順方向には通常のダイオードとして機能するため、これをＬＤに逆方向に接続した構造では、ＬＤに対する順方向、逆方向のいずれの静電破壊防止にも有効となる利点がある。
【０００６】
別の対策としては、ダイオードを直列に接続したダイオード列を用いる方法が挙げられる。このダイオード列を保護すべきデバイスに並列に接続すると、順方向に高い電圧がかかった場合にダイオード列に電流が流れるため、デバイスに流れる電流を抑制することができる。また、電気容量は各ダイオードの容量の直列接続となるため、比較的小さくすることが可能であり、変調速度への影響を小さく抑えることができる。この構造は電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）のゲートを保護する場合などに用いられ、特許文献２にその例が挙げられている。ＦＥＴの場合には基板上に積層された半導体層の同一面内に複数のダイオードを形成し、これを配線で直列に繋ぐことによりダイオード列を形成することが可能である。
【特許文献１】特開２００５−３５３６４７号公報
【特許文献２】特開２００１−３３２５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１の方法では、一般にツェナーダイオードは容量が大きいため、ＬＤの動作速度を低下させる。したがって、本構造は高速変調ＬＤには適用できない。
【０００８】
一方、特許文献２の方法では、面内に複数のダイオードを形成するため、デバイス全体として占める面積が増加する。また、各ダイオードを直列接続するためには、ｐ側同士、ｎ側同士は分離されている必要がある。したがって、半絶縁性基板上、あるいはアンドープ層上に形成することが必要となるが、この場合、基板側に電極を設けて電流を流すことが出来なくなるため、両電極を表面側から引き出すことが必要となる。したがって両電極のパッドが必要となり、この分の面積も必要となる。
【０００９】
ダイオードを同一面内ではなく、基板と垂直方向に複数形成し、これを直列に接続すれば面積を小さく抑えられる。しかし、この場合、各ダイオードに電極を形成するために複数の工程が必要となる。これは、歩留まりの低下、コストの増大の原因となる。
【００１０】
本発明はこのような背景のもとに行われたものであり、本発明の目的は、占有面積が小さく、製造が容易な静電破壊防止手段を備えた光半導体素子を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る光半導体素子は、
半導体基板上に形成され、活性層を含む発光部と電気的に並列に接続された静電破壊防止素子を有し、
前記静電破壊防止素子は、前記半導体基板に垂直な方向に積層され、電気的に同方向に接続された複数のｐｉｎ型ダイオードを備え、
隣接する前記ｐｉｎ型ダイオード同士の界面には、トンネル接合が形成されていることを特徴とするものである。
【００１２】
また、本発明に係る他の光半導体素子は、
半導体基板上に形成され、吸収層を含む受光部と電気的に並列に接続された静電破壊防止素子を有し、
前記静電破壊防止素子は、前記半導体基板に垂直な方向に積層され、電気的に同方向に接続された複数のｐｉｎ型ダイオードを備え、
隣接する前記ｐｉｎ型ダイオード同士の界面には、トンネル接合が形成されていることを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、占有面積が小さく、製造が容易な静電破壊防止手段を備えた光半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１４】
［第１の実施の形態］
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１は本発明の第１の実施の形態に係る光半導体素子の断面図である。面発光レーザが形成されたメサ１１３の両側に、メサ１１２、１１４が形成されている。メサ１１２、１１４には、３つのｐｉｎ型ダイオードからなる静電破壊防止用のダイオード列１１１ａ及び１１１ｂが各々形成されている。ダイオード列内のｐｉｎ型ダイオード同士の接合界面にはトンネル接合が形成されており、これにより電気的に直列に接続されている。この２つのダイオード列はそれぞれ面発光レーザと並列に接続されている。ここで、メサ１１４のダイオード列は面発光レーザと電気的に順方向、メサ１１２のダイオード列は逆方向に接続されている。本構造の等価回路を図２に示す。
【００１５】
第１の実施の形態に係る光半導体素子では、図１に示すように、ｎ型半導体基板１０１上に、ｎ型ＤＢＲ層１０２、ｎ型クラッド層１０３、活性層１０４、ｐ型クラッド層１０５、電流狭窄用の酸化層１０６、ｐ型半導体層１０７、ｐ型ＤＢＲ層１０８、ｐ＋型コンタクト層１０９が積層されている。
【００１６】
さらに、左右のメサ１１２、１１４上には、エッチストップ層１１０が形成されている。このエッチストップ層１１０は、動作上の必須構成要素ではないが、これにより製造が容易になる。このエッチストップ層１１０上に、ｎ＋型半導体層、アンドープ（ｉ型）半導体層、ｐ＋型半導体層の３層を１組として、これを複数積層したダイオード列層１１１ａ、１１１ｂが形成されている。ここで、ｎ＋型半導体層とアンドープ半導体層との間にｎ型半導体層を、ｐ＋型半導体層とアンドープ半導体層との間にｐ型半導体層を挿入し、４層１組又は５層１組としてもよい。なお、メサはそれぞれ表面からｎ型ＤＢＲ１０２の表面まで達している。また、ダイオード列層１１１ａ、１１１ｂにおいて、隣接するｐｉｎ型ダイオード同士の界面、すなわち、ｐ＋型半導体層とｎ＋型半導体層との界面はトンネル接合を形成している。
【００１７】
また、メサ１１３に形成された面発光レーザ、ダイオード列１１１ａ、メサ１１４に形成されたダイオード列の電流電圧特性は図３のようになっている。メサ１１４のダイオード列（図３では１１４と示した）の立ち上がり電圧Ｖ１１４はメサ１１３の面発光レーザ（図３では１１３と示した）の動作電圧Ｖ１１３よりも高い。また、メサ１１４のダイオード列の直列抵抗はメサ１１３の面発光レーザの直列抵抗よりも低くなっている。したがって、通常の面発光レーザの動作時にはメサ１１４のダイオード列には電流はほとんど流れない。
【００１８】
また、この場合、ダイオード列１１１ａは逆バイアスになるので、こちらにも電流はほとんど流れない。面発光レーザに対し、順方向に静電気などにより過大な電圧がかかり、メサ１１３の面発光レーザの立ち上がり電圧を十分超えた場合、メサ１１４のダイオードに電流が流れる。しかし、メサ１１４のダイオード列の直列抵抗は面発光レーザの直列抵抗よりも小さいため、図３に示したように、電圧が高い場合には、面発光レーザよりもメサ１１４のダイオード列に流れる電流の方が多くなる。したがって、本構造により、過大な電圧がかかった場合でも面発光レーザに過電流が流れるのを防止することができる。
【００１９】
また、逆方向に過大な電圧がかかった場合、ダイオード列１１１ａに電流が流れるため、面発光レーザに大きな逆方向電流が流れるのを防ぐことができる。順方向に接続するものは、面発光レーザの動作電圧よりも高い立ち上がり電圧を持つ必要がある。そのため、複数のダイオードを直列に接続したダイオード列である必要がある。一方、逆方向に接続するのは単一のダイオードでも良く、必ずしもダイオード列である必要はない。ここでは、逆方向にもダイオード列を用いた例を示したが、本構造には以下のような利点がある。
【００２０】
一般に、レーザダイオードの良否選別項目の一つとして、逆方向電圧印加時の電流測定がある。原理的にダイオードは降伏電圧以下であれば、逆方向に電圧印加した場合には電流はほとんど流れない。しかし、結晶欠陥などの不良がある場合、この逆方向電流が増加する。そのため、ある程度の逆方向電圧をかけた場合に流れる電流の大きさが一定以下であることを良品の一条件とすることが多い。
【００２１】
しかし、逆方向の静電破壊対策のためにレーザダイオードと並列かつ逆方向にダイオードを接続した場合、レーザダイオードに逆方向に電圧をかけると、この静電破壊対策用ダイオードに電流が流れる。そのため、上記の判別方法が使用できない。ここで、印加する電圧を低くしてダイオードの立ち上がり電圧以下にすればある程度の判別は可能となるが、選別の判定精度は低下する。これに対し、ダイオードを直列に接続したダイオード列を逆方向静電破壊対策に用いた場合、立ち上がり電圧が高くなるため、比較的高い電圧をかけてもダイオード列に流れる電流は小さい。このため、上記のような選別方法の判定精度の低下を小さく抑えることが可能となる。
【００２２】
次に、図４を参照して第１の実施の形態の製造方法を説明する。
まず、ｎ型半導体基板１０１上に、ｎ型ＤＢＲ層１０２、ｎ型クラッド層１０３、活性層１０４、ｐ型クラッド層１０５、電流狭窄用の酸化層を形成するための高Ａｌ含有層１０６ａ、ｐ型半導体層１０７、ｐ型ＤＢＲ層１０８、ｐ＋型コンタクト層１０９、エッチストップ層１１０、さらにｎ＋型半導体層、アンドープ半導体層、ｐ＋型半導体層を１組として、これを３組積層したダイオード列層１１１を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法にて順次積層する（図４Ａ）。
【００２３】
次に、フォトリソグラフィ技術とエッチングにより、ウエハ上のダイオード列形成領域以外の領域にあるダイオード列層１１１を除去する（図４Ｂ）。
【００２４】
次に、フォトリソグラフィ技術によりマスクを形成し、エッチングを用いてマスク外の部分をｎ型ＤＢＲ層１０２表面まで除去し、これにより面発光レーザ用メサ１１３とその両脇に位置する静電破壊防止用のダイオード列用メサ１１２、１１４を形成する（図４Ｃ）。この際、一方のダイオード列用メサ１１４はレーザ用メサ１１３よりも面積が大きく、他方のダイオード列用メサ１１２はレーザ用メサ１１３よりも面積が小さい。面積が大きいダイオード列用メサ１１４が順方向静電破壊防止用、面積が小さいダイオード列用メサ１１２が逆方向静電破壊防止用となる。また、面発光レーザ用メサ１１３は先にダイオード列層１１１が除去された箇所に形成されている。
【００２５】
次に、上記メサエッチングにより露出したｎ型ＤＢＲ層１０２上にｎ側電極１１５を形成する。続いて、水蒸気などを用いて高Ａｌ含有層１０６ａの酸化を行う（図４Ｄ）。これにより、活性層１０４を含むメサ内の高Ａｌ含有層１０６ａは一部を除いて酸化され、電流狭窄用の酸化層１０６が形成される。ここで、３つのメサ１１２〜１１４内部の高Ａｌ含有層１０６ａも同時に酸化されるが、面積が大きいダイオード列用メサ１１４の非酸化領域の面積は、面発光レーザ用メサ１１３の非酸化領域の面積よりも大きくなる。一方、面積が小さいダイオード列用メサ１１２は、全面が酸化されるようにメサの面積が設計されている。これにより面積が小さいダイオード列用メサ１１２の酸化層１０６よりも上側は基板側と電気的に絶縁される。
【００２６】
続いて、ｐ側電極１１６〜１１９を形成する。ここで、メサ１１２には円形のｐ側電極１１６及びリング形状のｐ側電極１１７、メサ１１３には形状のｐ側電極１１８、メサ１１４には円形のｐ側電極１１９をそれぞれ形成する（図４Ｅ）。
【００２７】
続いて、ウエハ上にポリイミド層１２０を形成し、フォトリソグラフィにより、先の工程で形成したｎ側電極１１５上及び各メサ１１２〜１１４の上のポリイミドを除去する。さらに、面発光レーザの順方向静電破壊防止用ダイオード列及び逆方向静電破壊防止用ダイオード列の各電極間を接続する金属配線も同時に形成される（図４Ｆ）。これにより、図１に示した構造が完成する。
【００２８】
本実施の形態では、トンネル接合により隣接するｐｉｎ型ダイオードを電気的に接続しているので、各ｐｉｎ型ダイオードに電極を形成する工程が不要となる。したがって、歩留まりが高く、コスト低減が可能という利点が得られる。
【００２９】
なお、本実施例では静電破壊防止用のダイオード列は面発光レーザと同じ層構造の上に形成されている。このため成長が１回で済み、面発光レーザ用メサを形成した後に再成長により基板上に静電破壊防止用ダイオード列に必要な層を積層する必要が無い。このため、コスト的にも有利である。さらに順方向のダイオード列には、その下にある面発光レーザと同じ層構造からなるｐｉｎ型のダイオードも接続している。これにより順方向のダイオード列は一つ増えて４つとなっており、本ダイオード列の立ち上がり電圧のレーザダイオードの動作電圧に対する差、すなわち余裕が大きくなっている。
【００３０】
上記第１の実施の形態においては順方向静電破壊防止用のダイオード列１１１ｂと逆方向静電破壊防止用のダイオード列１１１ａとを形成したが、いずれか片方のダイオード列のみを形成しても良い。
【００３１】
また、上記第１の実施の形態では、面発光レーザ用メサ１１３上部のダイオード列層１１１は除去したが、図５に示すように、これを除去せずにそのまま上部に残しても良い。ただし、この場合、面発光レーザ上部のダイオード列内及びその最上面の反射がレーザ特性に悪影響を与えないようにダイオード列内の各層の屈折率及び層厚を適宜調整する必要がある。
【００３２】
［第２の実施の形態］
逆方向静電破壊防止用のダイオード列のみを形成する場合には、上記実施の形態とは層構造を変えることもできる。すなわち、第２の実施の形態として図６に示すように、メサ２１２におけるダイオード列層２１１をｎ＋型層とし、これと面発光レーザ用メサ２１３上部のｐ＋型コンタクト層２０９とが接続されている。さらに、逆方向静電破壊防止用ダイオード列２１１を含むメサ２１２内でｐ＋型コンタクト層２０９とｎ型ＤＢＲ層２０２とが短絡した構成としても良い。第１の実施の形態では、逆方向破壊防止用ダイオード列１１１ａの下は、酸化層１０６により、絶縁されていた。一方、第２の実施の形態では、必ずしも酸化層２０６により絶縁されている必要はない。第２の実施の形態に係る光半導体素子の構成及び製造方法の詳細については、実施例２において説明する。
【００３３】
［第３の実施の形態］
さらに、本発明は、図９に示すように、面発光型レーザのみではなく、エッジエミッタ型に使用しても良い。第３の実施の形態に係る光半導体素子の構成及び製造方法の詳細については、実施例３において説明する。
【００３４】
［第４の実施の形態］
また、本発明は、図１１に示すように、受光素子に適用しても良い。図１１に示すように、２つの円柱形状のメサ４１２、４１３を有している。右のメサ４１３が受光素子として機能し、左のメサ４１２が静電破壊防止機能を有する。
【００３５】
具体的には、図１１に示すように、ｎ型半導体基板４０１上に、ｎ型半導体層４０３、アンドープ半導体層４０４、ｐ型半導体層４０５からなる受光素子が形成されている。その上に、ｐ＋型コンタクト層４０９が積層されている。
【００３６】
さらに、左のメサ４１２上には、ｐ＋型半導体層、アンドープ（ｉ型）半導体層、ｎ＋型半導体層を１組として、これを３組積層したダイオード列４１１が形成されている。なお、メサはそれぞれ表面からｎ型半導体基板４０１の表面まで達している。また、ダイオード列層４１１において、隣接するｐ＋型半導体層とｎ＋型半導体層とはトンネル接合を形成している。
【００３７】
第４の実施の形態では、受光素子と電気的逆方向にダイオード列を形成している。受光素子には通常逆バイアスをかけて使用するので、このダイオード列には順バイアスがかかることになる。ただし、複数のダイオードを直列接続しているので、通常のバイアス条件では電流は流れない。静電気により、受光素子に過度の逆バイアスがかかった場合に、ダイオード列がオンになり、電流が流れることによって受光素子を静電破壊から守ることができる。
【００３８】
また、本発明は同一基板上に形成される場合のみでなく、異なる基板上に形成されたものをそれぞれ切り出し、ワイヤボンディングなどの手段により電気的に接続しても良い。
【実施例１】
【００３９】
次に、具体的な実施例を用いて、第１の実施の形態の構造及び製造方法を説明する。
ここでは、ｎ型ＧａＡｓ基板上に形成した発振波長１．３μｍの酸化狭窄型面発光レーザに本発明を適用した例を挙げる。本実施例１の構造は図１に示すように、３つの円柱形状のメサ１１２〜１１４を有している。左のメサ１１２の半径が最も小さく、右のメサ１１４の半径が最も大きくなっている。中央のメサ１１３がレーザとして機能する。これらはＧａＡｓからなるｎ型半導体基板１０１上に形成されている。
【００４０】
ｎ型半導体基板１０１上に、ｎ型ＧａＡｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位として、これを複数積層したｎ型ＤＢＲ層１０２、Ａｌ０．３Ｇａ０．７Ａｓからなるｎ型クラッド層１０３、ノンドープＧａＩｎＮＡｓ量子井戸とＧａＡｓ障壁層からなる活性層１０４、Ａｌ０．３Ｇａ０．７Ａｓからなるｐ型クラッド層１０５、電流狭窄用の酸化層１０６、Ａｌ０．９Ｇａ０．１Ａｓからなるｐ型半導体層１０７、ｐ型ＧａＡｓ層とｐ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位として、これを複数積層したｐ型ＤＢＲ層１０８、ＧａＡｓからなるｐ＋型コンタクト層１０９が積層されている。
【００４１】
さらに、左右のメサ１１２、１１４上には、ｎ＋型ＩｎＧａＰからなるエッチストップ層１１０が形成されている。このエッチストップ層１１０上に、ｎ＋型ＧａＡｓ層、アンドープＧａＡｓ（ｉ型ＧａＡｓ）層、ｐ＋型ＧａＡｓ層の３層を１組として、これを３組積層したダイオード列層１１１が形成されている。なお、メサはそれぞれ表面からｎ型ＤＢＲ１０２の表面まで達している。また、ダイオード列層１１１において、隣接するｐ＋型ＧａＡｓ層とｎ＋型ＧａＡｓ層とは各々トンネル接合を形成している。
【００４２】
次に、図４を用いて、上記構造を製造する方法を説明する。
まず、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＤＢＲ層１０２、ｎ型Ａｌ０．３Ｇａ０．７Ａｓクラッド層１０３、ノンドープＧａＩｎＮＡｓ量子井戸とＧａＡｓ障壁層からなる活性層１０４、ｐ型Ａｌ０．３Ｇａ０．７Ａｓクラッド層１０５、ｐ型ＡｌＡｓ層１０６ａ、ｐ型Ａｌ０．９Ｇａ０．１Ａｓ層１０７、ｐ型ＧａＡｓ層とｐ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位として、これを複数積層したｐ型ＤＢＲ層１０８、ｐ＋型ＧａＡｓ層１０９、ｎ＋型ＩｎＧａＰからなるエッチストップ層１１０、さらに、ｎ＋型ＧａＡｓ層、アンドープＧａＡｓ（ｉ型ＧａＡｓ）層、ｐ＋型ＧａＡｓ層の３層を１組として、これを３組積層したダイオード列層１１１を有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法にて順次積層する（工程１、図４Ａ）。
【００４３】
次に、フォトリソグラフィ技術とエッチングにより、ウエハ内の一部からダイオード列層１１１を除去する（工程２、図４Ｂ）。
【００４４】
次に、熱ＣＶＤ法によりＳｉＯ２膜（不図示）を形成し、その上にフォトリソグラフィ技術により円形のレジストパターンを形成した後、このレジストパターンをマスクに用いて前記ＳｉＯ２膜をエッチングする（工程３）。これにより円形のＳｉＯ２膜のパターンが形成される。
【００４５】
次に、このＳｉＯ２膜パターンをマスクに用いて表面からｎ型ＤＢＲ層１０２の表面までエッチングを行い、メサ１１２〜１１４を形成する（工程４、図４Ｃ）。この際、メサ１１２、１１３、１１４の直径はそれぞれ１５μｍ、２０μｍ、２５μｍとしている。また、メサ１１３は工程２でダイオード列層１１１が除去された箇所に形成されている。メサ１１２では、外周部の端から３μｍは工程２でダイオード列層１１１が除去されており、メサ１１２の中央の直径９μｍはダイオード列層１１１が残っている。一方、メサ１１４上部には全体にダイオード列１１１が残っている。ただし、実際には工程２および４で形成するエッチング用のマスクの位置ずれにより、外周部のダイオード列層１１１が除去され得るが、特に問題無い。その後、ＳｉＯ２膜を除去する。
【００４６】
次に、メサの周りの露出しているｎ型ＤＢＲ層１０２上に、次のように電極を形成する。まず、ウエハ上全面にフォトレジストを塗布した後、リソグラフィにより電極を形成する部分のみフォトレジストを除去する。ＡｕＧｅ／ＡｕＮｉ／Ｔｉ／Ｐｔ／Ａｕを蒸着した後、上記フォトレジストを除去してフォトレジスト上の金属をリフトオフすることにより第１のＤＢＲ層１０２上の一部に電極１１５が形成される（工程５）。
【００４７】
次に、水蒸気雰囲気中の炉内において温度約４００℃で約１０分間加熱を行う。これにより、工程３で側面が露出したｐ型ＡｌＡｓ層１０６ａのみが選択的に同時に酸化され、酸化層１０６が形成される（工程６、図４Ｄ）。
【００４８】
続いて、ｐ側電極１１６〜１１９を、次のようにして形成する。まずフォトレジストをウエハ上に塗布し、マスク露光によりパターニングした後、Ｔｉ／Ｐｔ／Ａｕを蒸着し、上記フォトレジストを除去してフォトレジスト上のＴｉ／Ｐｔ／Ａｕをリフトオフすることにより、図４Ｅに示すように、ｐ側電極が形成される。ここで、メサ１１２には円形のｐ側電極１１６及びリング電極１１７、メサ１１３にはリング形状のｐ側電極１１８、メサ１１４には円形のｐ側電極１１９がそれぞれ形成される（工程７）。
【００４９】
次に、ポリイミド層１２０によりメサを埋め込んだ後、リソグラフィによりメサ１１２〜１１４及び工程５で形成したｎ側電極１１５上のポリイミド層１２０を除去する（工程８）。
【００５０】
次に、ポリイミド層１２０上にパッド電極１２１及び１２２を形成する（工程９）。この際、パッド電極１２１と工程５で形成したｎ側電極１１５及び工程７で形成したｐ側電極１１６を結ぶ配線、パッド電極１２２と工程７で形成した電極１１７、１１８及び１１９を結ぶ配線が同時に形成される。
【００５１】
最後に、ｎ型ＧａＡｓ基板１０１の裏面側を厚さ１５０μｍまで研磨した後、ＡｕＧｅ／ＡｕＮｉ／Ｔｉ／Ａｕからなる裏面電極１２３を蒸着により形成する（工程１０）。この金属は素子を半田によりヒートシンクなどに融着するために使用できる。以上により図１の素子が完成する（図４Ｆ）。
【実施例２】
【００５２】
次に、第２の実施の形態の構造及び製造方法を説明する。ここでは第１の実施例と同様に、ｎ型ＧａＡｓ基板上に形成した発振波長１．３μｍの酸化狭窄型面発光レーザに本発明を適用した例を挙げる。本実施例２の構造は、図６に示すように、２つの円柱形状のメサ２１２、２１３を有している。右のメサ２１３がレーザとして機能し、左のメサ２１２が静電破壊防止機能を有する。これらはＧａＡｓからなるｎ型半導体基板１０１上に形成されている。
【００５３】
ｎ型半導体基板２０１上に、ｎ型ＧａＡｓ層とｎ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位として、これを複数積層したｎ型ＤＢＲ層２０２、Ａｌ０．３Ｇａ０．７Ａｓからなるｎ型クラッド層２０３、ノンドープＧａＩｎＮＡｓ量子井戸とＧａＡｓ障壁層からなる活性層２０４、Ａｌ０．３Ｇａ０．７Ａｓからなるｐ型クラッド層２０５、電流狭窄用の酸化層２０６、Ａｌ０．９Ｇａ０．１Ａｓからなるｐ型半導体層２０７、ｐ型ＧａＡｓ層とｐ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位として、これを複数積層したｐ型ＤＢＲ層２０８、ＧａＡｓからなるｐ＋型コンタクト層２０９が積層されている。
【００５４】
さらに、左のメサ２１２上には、ｎ＋型ＩｎＧａＰからなるエッチストップ層２１０が形成されている。その上に、ｐ＋型ＧａＡｓ層、アンドープＧａＡｓ（ｉ型ＧａＡｓ）層、ｎ＋型ＧａＡｓ層を１組として、これを３組積層したダイオード列２１１が形成されている。なお、メサはそれぞれ表面からｎ型ＤＢＲ２０２の表面まで達している。また、ダイオード列層２１１において、隣接するｐ＋型ＧａＡｓ層とｎ＋型ＧａＡｓ層とはトンネル接合を形成している。
【００５５】
次に、図７を用いて、上記構造を製造する方法を説明する。まず、ｎ型ＧａＡｓ基板２０１上にｎ型ＤＢＲ層２０２、ｎ型Ａｌ０．３Ｇａ０．７Ａｓクラッド層２０３、ノンドープＧａＩｎＮＡｓ量子井戸とＧａＡｓ障壁層からなる活性層２０４、ｐ型Ａｌ０．３Ｇａ０．７Ａｓクラッド層２０５、ｐ型ＡｌＡｓ層２０６ａ、ｐ型Ａｌ０．９Ｇａ０．１Ａｓ層２０７、ｐ型ＧａＡｓ層とｐ型Ａｌ０．９Ｇａ０．１Ａｓ層の一対を基本単位として、これを複数積層したｐ型ＤＢＲ層２０８、ｐ＋型ＧａＡｓ層２０９、ｎ＋型ＩｎＧａＰ層２１０、さらに、ｐ＋型ＧａＡｓ層、アンドープＧａＡｓ（ｉ型ＧａＡｓ）層、ｎ＋型ＧａＡｓ層の３層を１組として、これを３組積層したダイオード列層２１１を有機金属気相成長（ＭＯＣＶＤ）法にて順次積層する（工程１。図７Ａ）。
【００５６】
次に、フォトリソグラフィ技術とエッチングにより、ウエハ内の一部からダイオード列層２１１を除去する（工程２。図７Ｂ）。
【００５７】
次に、熱ＣＶＤ法によりＳｉＯ２膜（不図示）を形成し、その上にフォトリソグラフィ技術により円形のレジストパターンを形成した後、このレジストパターンをマスクに用いて前記ＳｉＯ２膜をエッチングする（工程３）。これにより円形のＳｉＯ２膜のパターンが形成される。
【００５８】
次に、このＳｉＯ２膜パターンをマスクに用いて表面からｎ型ＤＢＲ層２０２の表面までエッチングを行い、メサ２１２、２１３を形成する（工程４、図７Ｃ）。ここで、メサ２１２、２１３の直径はいずれも２０μｍとしている。また、メサ２１３は工程２でダイオード列層２１１が除去された箇所に形成されている。一方、メサ２１２の外周部５μｍは工程２でダイオード列層２１１が除去されており、中央の直径１５μｍはダイオード列２１１層が残っている。その後、ＳｉＯ２膜を除去する。
【００５９】
次に、メサの周りの露出しているｎ型ＤＢＲ層２０２上に、次のように電極を形成する。まずウエハ上全面にフォトレジストを塗布した後、リソグラフィにより電極を形成する部分のみフォトレジストを除去する。ＡｕＧｅ／ＡｕＮｉ／Ｔｉ／Ｐｔ／Ａｕを蒸着した後、上記フォトレジストを除去してフォトレジスト上の金属をリフトオフすることによりｎ型ＤＢＲ層２０２上の一部に電極２１５が形成される（工程５）。
【００６０】
次に、水蒸気雰囲気中の炉内において温度約４００℃で約１０分間加熱を行う。これにより、工程３で側面が露出したｐ型ＡｌＡｓ層２０６ａのみが選択的に同時に酸化され、酸化層２０６が形成される（工程６、図７Ｄ）。
【００６１】
続いて、ｐ側電極を、次のようにして形成する。まず、フォトレジストをウエハ上に塗布し、マスク露光によりパターニングした後、Ｔｉ／Ｐｔ／Ａｕを蒸着し、上記フォトレジストを除去してフォトレジスト上のＴｉ／Ｐｔ／Ａｕをリフトオフすることによりｐ側電極が形成される。ここで、メサ２１２には円形のｐ側電極２１６及びリング電極２１７、メサ２１３にはリング形状のｐ側電極２１８がそれぞれ形成される（工程７、図７Ｅ）。
【００６２】
次に、ＳｉＯ２膜２２４を形成後、ポリイミド層２２０によりメサを埋め込み、リソグラフィによりメサ２１２、２１３及び工程５で形成した電極２１５上のＳｉＯ２膜２２４及びポリイミド層２２０を除去する（工程８）。
【００６３】
次に、ポリイミド層２２０上にパッド電極２２１及び２２２を形成する（工程９）。この際、パッド電極２２１と工程５で形成した電極２１５と工程７で形成したリング電極２１７とを結ぶ配線、パッド電極２２２と工程７で形成したｐ側電極２１８とｐ側電極２１６とを結ぶ配線が同時に形成される。
【００６４】
最後に、ｎ型ＧａＡｓ基板２０１の裏面側を厚さ１５０μｍまで研磨した後、ＡｕＧｅ／ＡｕＮｉ／Ｔｉ／Ａｕからなる裏面電極２２３を蒸着により形成する（工程１０）。この金属は素子を半田によりヒートシンクなどに融着するために使用できる。以上により図６の素子が完成する（図７Ｆ）。
【００６５】
実施例２のダイオード列層２１１は逆方向静電破壊を防止する機能を有する。なお、実施例１では逆方向静電破壊防止用メサ１１２内では酸化層１０６全面が酸化されており、その上下は電気的に絶縁されていた。レーザの動作時に電流がメサ１１２内を電極１１７から電極１１５に流れるのを防止するためである。一方、実施例２では、メサ２１２と２１３は同じ直径である。このため、メサ２１２内の酸化層２０６にもレーザ用メサ２１３と同じ径の未酸化部分があり、その上下は電気的に絶縁されていない。しかし、実施例２では、ダイオード列層２１１により構成されるダイオード列とレーザの電気的な接続が実施例１とは逆方向になっており、等価回路は図８に示すようになっている。すなわち、電極２１５とリング電極２１７は短絡されているので、酸化層２０６により絶縁されている必要はない。
【実施例３】
【００６６】
次に、第３の実施の形態の構造及び製造方法を説明する。ここでは、ｎ型ＩｎＰ基板上に形成した発振波長１．３μｍの端面発光型レーザに本発明を適用した例を挙げる。本実施例３の構造は図９に示すように３つのストライプ構造を有している。
【００６７】
左のストライプ３１２が逆方向、右のメサ３１４が順方向の静電破壊防止のために形成されており、中央のメサ３１３がレーザとして機能する。これらはＩｎＰからなるｎ型半導体基板３０１上に形成されており、ＩｎＰからなるｎ型半導体層３０２、ＩｎＧａＡｓＰからなるｎ型クラッド層３０３、ノンドープＩｎＧａＡｓＰ量子井戸とＩｎＧａＡｓＰ障壁層からなる活性層３０４、ｐ型ＩｎＧａＡｓＰクラッド層３０５、ＩｎＰからなるｐ型半導体層３０６、ＩｎＧａＡｓからなるｐ＋型コンタクト層３０９が積層されたレーザ部と、Ｆｅドープ半絶縁性ＩｎＰ層３０７、ｎ型ＩｎＰ層３０８からなる電流ブロック構造を有している。
【００６８】
さらに、左右のメサはこの上にｐ＋型ＩｎＧａＡｓからなるエッチストップ層３１０及びｎ＋型ＩｎＰ層、アンドープＩｎＰ（ｉ型ＩｎＰ）層、ｐ＋型ＩｎＰ層の３層を１組として、これを３組積層したダイオード列層３１１を有している。なお、ストライプを分離する溝はそれぞれ表面からｎ型半導体基板３０１の表面まで達している。ダイオード列層３１１において、隣接するｐ＋型ＩｎＰ層とｎ＋型ＩｎＰ層とがトンネル接合を形成している。また、エッチストップ層３１０とダイオード列層３１１の最下層のｎ＋型ＩｎＰ層がそれぞれトンネル接合を形成している。
【００６９】
次に、図１０を用いて、上記構造を製造する方法を説明する。まず、ｎ型ＩｎＰ基板３０１上にｎ型ＩｎＰ層３０２と、ｎ型Ｉｎ０．８３Ｇａ０．２７Ａｓ０．３６Ｐ０．６４クラッド層３０３、ノンドープＩｎ０．８Ｇａ０．２Ａｓ０．６４Ｐ０．３６量子井戸とＩｎ０．８３Ｇａ０．２７Ａｓ０．３６Ｐ０．６４障壁層からなる活性層３０４、ｐ型Ｉｎ０．８３Ｇａ０．２７Ａｓ０．３６Ｐ０．６４クラッド層３０５、ｐ型ＩｎＰ層３０６ａを有機金属気相成長（ＭＯＣＶＤ）法にて順次積層する（工程１）。
【００７０】
次に、ウエハ上にＳｉＯ２膜を堆積し、フォトリソグラフィとエッチングによりＳｉＯ２ストライプマスク（不図示）を形成する（工程２）。
【００７１】
次に、ウエットエッチングによりマスクされていない部分をｎ型ＩｎＰ基板３０１までエッチングする（工程３、図１０Ａ）。
【００７２】
続いて、再度ＭＯＣＶＤ法により、ＦｅドープＩｎＰ層３０７と、ｎ型ＩｎＰ層３０８を積層する（工程４、図１０Ｂ）。これらの層はＳｉＯ２マスクが無い部分に選択的に積層される。
【００７３】
次に、ＳｉＯ２マスクを除去し、ｐ型ＩｎＰ層３０６ｂ、ｐ＋型ＩｎＧａＡｓコンタクト層３０９、さらに、ｐ＋型ＩｎＧａＡｓからなるエッチストップ層３１０及びｎ＋型ＩｎＰ層、アンドープＩｎＰ（ｉ型ＩｎＰ）層、ｐ＋型ＩｎＰ層の３層を１組として、これを３組積層したダイオード列層３１１をＭＯＣＶＤ法により積層する（工程５、図１０Ｃ）。なお、工程１で形成されたｐ型ＩｎＰ層３０６ａと工程５で形成されたｐ型ＩｎＰ層３０６ｂとから、一体化したｐ型ＩｎＰ層３０６が形成されている。
【００７４】
次に、フォトリソグラフィとエッチングにより、一部のダイオード列層３１１を除去する（工程６、図１０Ｄ）。
【００７５】
続いて、再度フォトリソグラフィとメサエッチングによりｎ型ＩｎＰ基板３０１まで達する溝を形成し、これにより３つのストライプ３１２、３１３、３１４を形成する（工程７、図１０Ｅ）。ストライプ３１２はダイオード列３１１ａを有しており、その下はＦｅドープＩｎＰ層３０７とｎ型ＩｎＰ層３０８とからなる電流ブロック層となっている。ストライプ３１２は逆方向静電破壊防止のために用いられる。ストライプ３１３は、活性層３０４と、ＦｅドープＩｎＰ層３０７とｎ型ＩｎＰ層３０８とからなる電流ブロック層とを有し、レーザとして機能する。ストライプ３１４はダイオード列３１１ｂを有しており、その下に活性層３０４を含むダイオード構造を有している。ストライプ３１４は順方向静電破壊防止のために用いられる。
【００７６】
次に、本ウエハにＳｉＯ２膜３２４を形成した後、フォトリソグラフィとエッチングにより、各ストライプ上及びｎ型ＩｎＰ基板３０１上の一部のＳｉＯ２膜３２４を除去する（工程８）。
【００７７】
次に、ＳｉＯ２膜３２４を除去した部分に電極を形成する。まず、レジストを塗布した後、フォトリソグラフィによりｎ型ＩｎＰ基板３０１上のＳｉＯ２膜を除去した部分の上のレジストを除去する。次に、ＡｕＧｅ／ＡｕＮｉ／Ｔｉ／Ｐｔ／Ａｕを蒸着した後、リフトオフにより、レジスト上の金属を除去する（工程９）。これにより、ｎ型ＩｎＰ基板３０１上に電極３１５が形成される。再度レジストを塗布した後、フォトリソグラフィによりメサ上のＳｉＯ２膜を除去した部分の上のレジストを除去する。
【００７８】
次に、Ｃｒ／Ａｕを蒸着した後、リフトオフにより、レジスト上の金属を除去する（工程１０）。これにより、ストライプ３１２のダイオード列３１１ａ上に電極３１６が、同ストライプ３１２のｐ＋型ＩｎＧａＡｓコンタクト層３０９上に電極３１７が形成される。また、ストライプ３１３のｐ＋型ＩｎＧａＡｓコンタクト層３０９上には、電極３１８が形成される。さらに、ストライプ３１４のダイオード列３１１ｂ上には、電極３１９が形成される。同時に、パッド電極３２２と電極３１９、３１８、３１７とを結ぶ配線と、電極３１５と３１６を結ぶ配線が形成される。
【００７９】
最後に、ｎ型ＩｎＰ基板３０１の裏面側を厚さ１５０μｍまで研磨した後、ＡｕＧｅ／ＡｕＮｉ／Ｔｉ／Ａｕを蒸着し、裏面電極３２３を形成する（工程１１、図１０Ｆ）。
【００８０】
以上、本発明の実施例について説明したが、本発明の実施方法は上記した各種形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形が可能である。半導体発光素子の波長、材料についても実施例に挙げたもの以外を選ぶことが可能である。
【図面の簡単な説明】
【００８１】
【図１】第１の実施の形態に係る光半導体素子の構造を示す断面図。
【図２】図１の光半導体素子の等価回路。
【図３】第１の実施の形態に係る光半導体素子の各部分の電流電圧特性を示すグラフ。
【図４Ａ】第１の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図４Ｂ】第１の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図４Ｃ】第１の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図４Ｄ】第１の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図４Ｅ】第１の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図４Ｆ】第１の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図５】第１の実施の形態に係る他の光半導体素子の構造を示す断面図。
【図６】第２の実施の形態に係る光半導体素子の構造を示す断面図。
【図７Ａ】第２の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図７Ｂ】第２の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図７Ｃ】第２の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図７Ｄ】第２の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図７Ｅ】第２の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図７Ｆ】第２の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図８】図６の光半導体素子の等価回路。
【図９】第３の実施の形態に係る光半導体素子の構造を示す断面図。
【図１０Ａ】第３の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図１０Ｂ】第３の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図１０Ｃ】第３の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図１０Ｄ】第３の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図１０Ｅ】第３の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図１０Ｆ】第３の実施の形態に係る光半導体素子の製造方法を示す断面図。
【図１１】第４の実施の形態に係る光半導体素子の構造を示す断面図。
【符号の説明】
【００８２】
１０１、２０１、３０１、４０１  ｎ型半導体基板
１０２、２０２  ｎ型ＤＢＲ層
３０２  ｎ型半導体層
１０３、２０３、３０３  ｎ型クラッド層
１０４、２０４、３０４  活性層
１０５、２０５、３０５  ｐ型クラッド層
１０６、２０６  酸化層
１０６ａ、２０６ａ  高Ａｌ含有層
１０７、２０７  ｐ型半導体層
１０８、２０８  ｐ型ＤＢＲ層
１０９、２０９、３０９、４０９  ｐ＋型コンタクト層
１１０、２１０、３１０  エッチストップ層
１１１、２１１、３１１、４１１  ダイオード列層
１１２、１１３、１１４  メサ
１１５、１１６、１１７、１１８、１１９  電極
１２０、２２０、４２０  ポリイミド層
１２１、１２２、２２１、２２２、３２２  パッド電極
１２３、２２３、３２３  裏面電極
２１２、２１３  メサ
２１５、２１６、２１７、２１８  電極
２２４、３２４  ＳｉＯ２膜
３０６  ｐ型半導体層
３０７  Ｆｅドープ半絶縁性ＩｎＰ層
３０８  ｎ型ＩｎＰ層
３１２、３１３、３１４  メサ
３１５、３１６、３１７、３１８、３１９  電極
４０３  ｎ型半導体層
４０４  アンドープ半導体層
４０５  ｐ型半導体層
４１２、４１３  メサ
４１５、４１６、４１７、４１８  電極
【図１】
2009170535.tif 000003
【図２】
2009170535.tif 000004
【図３】
2009170535.tif 000005
【図４Ａ】
2009170535.tif 000006
【図４Ｂ】
2009170535.tif 000007
【図４Ｃ】
2009170535.tif 000008
【図４Ｄ】
2009170535.tif 000009
【図４Ｅ】
2009170535.tif 000010
【図４Ｆ】
2009170535.tif 000011
【図５】
2009170535.tif 000012
【図６】
2009170535.tif 000013
【図７Ａ】
2009170535.tif 000014
【図７Ｂ】
2009170535.tif 000015
【図７Ｃ】
2009170535.tif 000016
【図７Ｄ】
2009170535.tif 000017
【図７Ｅ】
2009170535.tif 000018
【図７Ｆ】
2009170535.tif 000019
【図８】
2009170535.tif 000020
【図９】
2009170535.tif 000021
【図１０Ａ】
2009170535.tif 000022
【図１０Ｂ】
2009170535.tif 000023
【図１０Ｃ】
2009170535.tif 000024
【図１０Ｄ】
2009170535.tif 000025
【図１０Ｅ】
2009170535.tif 000026
【図１０Ｆ】
2009170535.tif 000027
【図１１】
2009170535.tif 000028