(57)【要約】【課題】歩留まりを向上させることが可能な半導体集積回路を提供する。【解決手段】テスト回路１４は、予め決定されたヒューズ回路１８の切断位置情報を入力して、ヒューズ切断前の試験工程において、内部状態を生成する内部状態生成部（タイミング制御回路１３や電源回路１５）に切断位置情報を設定し、内部状態生成部は、切断位置情報をもとに内部状態（内部タイミングや内部電位）を自己生成させることにより、ヒューズ切断前の内部状態と、ヒューズ切断後の内部状態とが等しくなり、ヒューズ切断前後の内部状態の差異に起因した歩留まり悪化が防止される。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部状態を目標値とするように調整するためのヒューズ回路と、
予め決定された前記ヒューズ回路の切断位置情報を入力して、ヒューズ切断前の試験工程において、前記内部状態を生成する内部状態生成部に前記切断位置情報を設定するテスト回路と、を有し、
前記内部状態生成部は、前記切断位置情報をもとに前記内部状態を自己生成し、
前記テスト回路は、試験項目を実施するための複数のテストモードを保持し、前記テストモードの一部は前記切断位置情報を前記内部状態生成部に設定する機能を有し、各試験項目終了時に全ての前記テストモードをリセットさせるリセット信号が入力されると、ヒューズ切断前には、前記切断位置情報を前記内部状態生成部に設定する前記テストモードの活性化状態を維持することを特徴とする半導体集積回路。
【請求項２】
前記テスト回路は、前記内部状態を微調整する前記テストモードを保持し、前記内部状態を微調整する機能を有する前記テストモードは、前記リセット信号によりリセットされることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
他の半導体集積回路で、前記切断位置情報をもとにした前記内部状態の生成が行われている際に、自身の入力端子の電位を一定電位に固定するクランプ回路を有することを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記内部状態は、内部電位または内部タイミングであることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
内部状態を目標値とするように調整するためのヒューズ回路を内蔵した半導体集積回路の試験方法において、
テスト回路は、予め決定された前記ヒューズ回路の切断位置情報を入力し、ヒューズ切断前の試験工程において、前記内部状態を生成する内部状態生成部に前記切断位置情報を設定し、
前記内部状態生成部は、前記切断位置情報をもとに前記内部状態を自己生成し、
前記テスト回路は、試験項目を実施するための複数のテストモードを保持し、前記テストモードの一部は前記切断位置情報を前記内部状態生成部に設定する機能を有し、各試験項目終了時に全ての前記テストモードをリセットさせるリセット信号が入力されると、ヒューズ切断前には、前記切断位置情報を前記内部状態生成部に設定する前記テストモードの活性化状態を維持することを特徴とする半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路の試験方法に関し、特に、内部タイミングや内部電位などの内部状態を調整するヒューズ回路を内蔵した半導体集積回路及びその試験方法に関する。
【背景技術】
【０００２】
半導体集積回路においては、トランジスタの閾値電圧Ｖｔｈのばらつきなどにより、製造後に、内部タイミング（リフレッシュタイミング、基準クロックなど）や、内部電位などの内部状態がチップごとにばらつく可能性がある。そのため、各チップに、複数のヒューズを有する調整回路を内蔵させ、デバイスの試験工程の際に、ヒューズをトリミングすることにより、内部電位や内部タイミングなどを目標値に調整することが行われている（たとえば、特許文献１参照）。
【０００３】
ヒューズ切断前には、ヒューズ切断状態を擬似的に作り出すテストモードが用いられており、そこで決定された切断位置にしたがい、ヒューズを切断する。従来、ヒューズ切断前の試験工程では、内部電位は全チップ一律で外部印加されており、内部タイミングは外部印加レベルをもとに、チップごとに自己生成させて各種試験を行っていた。
【特許文献１】特開２００２−１１７６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ヒューズ回路を用いたトリミングによる内部状態の調整では、必ずしも目標値と正確に一致できるわけではない。そのため、ヒューズ切断前の試験工程において、全チップ一律で外部印加で発生させた内部状態と、ヒューズ切断により調整した各チップの内部状態との間に微小差が生じる問題がある。このように、ヒューズ切断前と切断後で内部状態が異なると、ヒューズ切断後の試験において歩留まりを落とす可能性があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、歩留まりを向上させることが可能な半導体集積回路及び半導体集積回路の試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明者らは、内部状態を目標値とするように調整するためのヒューズ回路と、予め決定された前記ヒューズ回路の切断位置情報を入力して、ヒューズ切断前の試験工程において、前記内部状態を生成する内部状態生成部に前記切断位置情報を設定するテスト回路と、を有し、前記内部状態生成部は、前記切断位置情報をもとに前記内部状態を自己生成し、前記テスト回路は、試験項目を実施するための複数のテストモードを保持し、前記テストモードの一部は前記切断位置情報を前記内部状態生成部に設定する機能を有し、各試験項目終了時に全ての前記テストモードをリセットさせるリセット信号が入力されると、ヒューズ切断前には、前記切断位置情報を前記内部状態生成部に設定する前記テストモードの活性化状態を維持することを特徴とする半導体集積回路を提案する。
【０００７】
上記の構成によれば、ヒューズ切断前の内部状態と、ヒューズ切断後の内部状態とが等しくなり、ヒューズ切断前後の内部状態の差異に起因した歩留まり悪化が防止される。
【発明の効果】
【０００８】
本発明は、ヒューズ切断前の試験工程において、内部状態をヒューズ回路の切断位置情報をもとに自己生成させるので、ヒューズ切断後の内部状態と等しくすることができ、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体集積回路の構成を示す図である。
ここでは、ＤＲＡＭ（Dynamic Random Access Memory）や、フラッシュメモリなどのメモリ機能を有した、１チップの半導体集積回路１０を例にして説明する。
【００１０】
半導体集積回路１０は、入出力Ｉ／Ｆ（インターフェース）１１、アドレスデコーダ１２、タイミング制御回路１３、テスト回路１４、電源回路１５、データコントローラ１６、メモリコア１７、ヒューズ回路１８を有している。
【００１１】
入出力Ｉ／Ｆ１１は、チップ外から入出力端子（図示せず）を介してアドレスの情報や制御信号やデータを入力するとともに、半導体集積回路１０内のデータを出力する。
アドレスデコーダ１２は、入出力Ｉ／Ｆ１１を介して入力されたアドレスに応じてメモリコア１７内のメモリセルを選択する選択信号を生成する。
【００１２】
タイミング制御回路１３は、電源回路１５からの内部電位や、入出力Ｉ／Ｆからの制御信号、テスト回路１４やヒューズ回路１８から切断位置情報などをもとに、リフレッシュタイミングや動作周波数などの内部タイミングを発生し、アドレスデコーダ１２、電源回路１５、データコントローラ１６、メモリコア１７に供給する。
【００１３】
テスト回路１４は、試験項目を実施するための複数のテストモードを保持しており、入出力Ｉ／Ｆ１１を介して指定されたテストモードを活性化して、各種試験を実施する。また、予め決定されたヒューズ回路１８の切断位置情報を、ヒューズ切断前の試験工程において、タイミング制御回路１３や電源回路１５などの内部状態を生成する回路に設定する。テスト回路１４の詳細は後述する。
【００１４】
電源回路１５は、入出力Ｉ／Ｆ１１からの制御信号や、テスト回路１４、ヒューズ回路１８からの切断位置情報をもとに、内部電位を発生し、入出力Ｉ／Ｆ１１、アドレスデコーダ１２、タイミング制御回路１３、テスト回路１４、データコントローラ１６、メモリコア１７、ヒューズ回路１８に供給する。
【００１５】
データコントローラ１６は、タイミング制御回路１３からのタイミング信号に応じてデータをメモリコア１７に書き込んだり、メモリコア１７からのデータを読み出す。
メモリコア１７は、マトリクス状に配置された複数のメモリセル（図示せず）を有し、データを記憶する。
【００１６】
ヒューズ回路１８は、複数のヒューズを有しており、切断位置により内部状態を調整することができる。ヒューズ切断前には、テスト回路１４からのテストモードで、ヒューズ切断状態を擬似的に作り出し、内部状態が目標値に最も近くなるような切断位置が決定される。ヒューズ切断後には、切断位置情報を出力する。ヒューズ回路１８の具体的な構成などについては、特開２０００−４８５９１号公報、特開２００６−２２８９７２号公報などに記載されているため説明を省略する。
【００１７】
また、図示を省略しているが、半導体集積回路１０には、電源電圧ＶＤＤ，ＶＳＳが入力されている。
図２は、テスト回路の構成を示す図である。
【００１８】
テスト回路１４は、デコーダ回路１４１、テストＥＮＴＲＹ／ＥＸＩＴ信号発生回路１４２、テストモードラッチ回路１４３−１，１４３−２，１４３−３，…，１４３−ｎを有している。
【００１９】
デコーダ回路１４１は、外部から入出力Ｉ／Ｆ１１を介して入力される制御信号などにしたがって、テストモードラッチ回路１４３−１〜１４３−ｎのいずれかを選択する。また、予め決定されたヒューズ回路１８の切断位置情報を入出力Ｉ／Ｆ１１を介して外部から入力して、対応するテストモードラッチ回路１４３−１〜１４３−ｎに保持する。
【００２０】
テストＥＮＴＲＹ／ＥＸＩＴ信号発生回路１４２は、外部から入出力Ｉ／Ｆ１１を介して入力される制御信号などにしたがって、テストを開始する旨のＥＮＴＲＹ信号をデコーダ回路１４１や、テストモードラッチ回路１４３−１〜１４３−ｎに入力し、テストモードを開始させる。また、テストを終了する際にはテストＥＸＩＴ信号をテストモードラッチ回路１４３−１〜１４３−ｎに入力して、テストモードをリセットする。
【００２１】
テストモードラッチ回路１４３−１〜１４３−ｎは、複数のテストモードを保持しており、デコーダ回路１４１により選択されたテストモードラッチ回路１４３−１〜１４３−ｎのテストモードが、活性化される。
【００２２】
以下、本実施の形態の半導体集積回路１０の試験工程における動作を説明する。
図３は、試験時の半導体集積回路とテスタの接続を示す図である。
図のように、試験時は、複数チップ（半導体集積回路１０−１，１０−２，１０−３，…，１０−ｍ）をテスタ２００に接続して、一度に同一の試験項目を実施できる構成としている。
【００２３】
テスタ２００は、それぞれの半導体集積回路１０−１〜１０−ｍに対し、テストモードなどを指定するための制御信号や、アクセスするメモリのアドレス、データなどを送信し、半導体集積回路１０−１〜１０−ｍから、試験結果やメモリのデータを受信する。また、テスタ２００は、各半導体集積回路１０−１〜１０−ｍに対して、電源電圧ＶＤＤ，ＶＳＳを供給する。
【００２４】
図４は、各半導体集積回路の個別の内部状態セットテストモードエントリコマンド入力を示す図である。
テストモードエントリ信号ＴＭ１〜ＴＭｍは、同時に試験される図３の半導体集積回路１０−１〜１０−ｍに入力されるテストモードエントリコマンドを示している。
【００２５】
試験を行う際には、電源電圧ＶＤＤを立ち上げ、たとえば、半導体集積回路１０−１から順にテストモードエントリ信号ＴＭ１を入力し、内部状態をセットしていく。
なお、図４ではテストモードエントリ信号ＴＭ１〜ＴＭｍを“Ｌ（Low）”レベルのパルスで示しているが、“Ｈ（High）”レベルや、“Ｌ”、“Ｈ”の組み合わせ（１ピンからの入力でも多ピンからの入力でもかまわない）でもよい。
【００２６】
これにより、テスト回路１４のテストＥＮＴＲＹ／ＥＸＩＴ信号発生回路１４２は、ＥＮＴＲＹ信号を生成し、テストモードラッチ回路１４３−１〜１４３−ｎに入力する。さらには、デコーダ回路１４１を起動し、内部電位や内部タイミングなどの内部状態を自己生成するためのテストモードを保持したテストラッチ回路を選択してそのテストモードを活性化する。
【００２７】
内部状態を自己生成するテストモードの活性化時において、テスタ２００は、半導体集積回路１０−１に対して、予め決定された、半導体集積回路１０−１のヒューズ回路１８の切断位置情報を送信する。なお、この段階で、テスト回路１４からのテストモード信号により、ヒューズ回路１８におけるヒューズ切断状態を擬似的に作り出して、目標の内部電位や内部タイミングとなるようなヒューズ切断位置を決めるようにしてもよい。
【００２８】
そして、テスト回路１４は切断位置情報を、タイミング制御回路１３や電源回路１５といった内部状態を生成する回路部に設定する。タイミング制御回路１３や電源回路１５は、切断位置情報をもとに、内部タイミングや内部電位を生成する。
【００２９】
このようにして、半導体集積回路１０−１の内部状態を生成すると、図４のように、テストモードエントリ信号ＴＭ２〜ＴＭｍにより半導体集積回路１０−２〜１０−ｍの内部状態を同様に順番に生成する。
【００３０】
なお、１つの半導体集積回路、たとえば、半導体集積回路１０−１の内部状態の生成を開始するためのテストモードエントリ信号ＴＭ１が入力されている場合、他のテストモードエントリ信号ＴＭ２〜ＴＭｍはフローティング状態となっている。このとき、半導体集積回路１０−２〜１０−ｍが誤動作しないようにする必要がある。たとえば、以下のようなクランプ回路を用いる。
【００３１】
図５は、入力端子をクランプするクランプ回路の例である。
クランプ回路は、図１の入出力Ｉ／Ｆ１１に搭載される。図１では図示していないが、半導体集積回路１０の入力パッドに接続された信号線３０１に、抵抗３０２とスイッチとしてｎチャネル型のＭＯＳＦＥＴ（Metallic Oxide Semiconductor Field Effect Transistor）３０３を介して電源電圧ＶＤＤを印加している。
【００３２】
入力パッドには前述のテストモードエントリ信号ＴＭ１〜ＴＭｍが入力される。
たとえば、図４のように、テストモードエントリ信号ＴＭ１〜ＴＭｍを、同時に半導体集積回路１０−１〜１０−ｍに入力し、テスト回路１４において、クランプ機能を使用するテストモードが活性化する。このとき、テスト回路１４は、ＭＯＳＦＥＴ３０３のゲートに入力される信号ｔｅｓｔをＨレベルとし、ＭＯＳＦＥＴ３０３をオンする。これにより、電源電圧ＶＤＤが抵抗３０２、ＭＯＳＦＥＴ３０３を介して信号線３０１に印加され、信号線３０１の電位を引き上げて、一定電位に固定する。これによって、信号線３０１を入力端子に接続したインバータ回路３０４の出力はＬレベルとなり、アドレスデコーダ１２や、データコントローラ１６に入力され、誤動作しないようにする。
【００３３】
抵抗３０２の抵抗値は、信号ｔｅｓｔがＨレベルでも、入力パッドに入力される信号がフローティングではなくＨレベルまたはＬレベルの場合には、その電位レベルをインバータ回路３０４で認識できるような電位（クランプレベル）が信号線３０１に印加されるように設定されている。
【００３４】
全ての半導体集積回路１０−１〜１０−ｍへの内部状態の設定が終わった場合に、このクランプ機能を非活性化するために、図４のように、たとえば、Ｌレベルのパルスとなるテストモードエントリ信号ＴＭ１〜ＴＭｍを、同時に半導体集積回路１０−１〜１０−ｍに入力する。これにより、テスト回路１４から出力される図５の信号ｔｅｓｔがＬレベルとなり、クランプ機能が非活性化する。
【００３５】
以上のようにして、全ての半導体集積回路１０−１〜１０−ｍの内部状態が生成されると、テスタ２００は、各試験項目を開始させる。
図６は、一般的な試験測定の流れを示す図である。
【００３６】
たとえば、メモリチェックや電源チェックなどの試験項目１，２，…，ｐを行う場合、各試験項目では、試験対象のチップ全ての電源をオンし、その試験項目を行うテストモードを活性化し（ＴＥＳＴ  ＥＮＴＲＹ）、全チップ同時に試験を実行する。試験が終わると、テストモードを非活性化し（ＴＥＳＴ  ＥＸＩＴ）、電源をオフする。
【００３７】
ところで、一般的に、試験項目ごとに用いるテストモードは異なるため、ＴＥＳＴ  ＥＸＩＴの際には、全テストモードリセット信号が用いられ、全てのテストモードがリセットされ、設定された内部状態もリセットされてしまう。また、設定された内部状態の情報は、レジスタなどの記憶部に記憶されるため、電源がオフされることによっても失われてしまう。
【００３８】
そのため、チップ個別に内部状態を生成する手法を、図６のような試験測定手法に適用した場合、各試験項目を開始するたびにチップ個別に内部状態を生成する必要があり、試験時間が増加してしまう。
【００３９】
そこで、以下のような試験測定を行うことが望ましい。
図７は、本実施の形態の半導体集積回路の試験測定の流れを示す図である。
電源オン後、チップ個別に内部状態を設定するテストモードを活性化して、内部状態を設定する。続いて、項目１の試験項目を実施するテストモードを活性化して試験を実行する。試験を終了するとテストモードを非活性化する。同様に、項目２，…，ｐについても試験を行い、全て終わると電源をオフする。
【００４０】
このような試験測定を行うことで、内部状態のセットは１回で済み、試験時間を短縮することができる。
但し、各試験項目の試験終了時に、全テストモードリセット信号を用いた場合は、生成した内部状態もリセットされてしまう場合がある。これを防止するために、図２で示したテスト回路１４を以下のような構成とすることが望ましい。
【００４１】
図８は、テスト回路の一部の構成を示す図である。
ここでは、図２で示したテスト回路１４において、テストＥＮＴＲＹ／ＥＸＩＴ信号発生回路１４２から出力される全テストモードリセット信号であるｅｘｉｔＡＬＬ信号が各テストモードラッチ回路１４３−１〜１４３−ｎに入力される構成を示している。ＥＮＴＲＹ信号などについては図示を省略している。図２と同様の構成要素については同一符号を付している。
【００４２】
図のように、たとえば、テストモードラッチ回路１４３−１〜１４３−ｋには、ｅｘｉｔＡＬＬ信号が直接入力されており、保持されているテストモード（図７の各試験項目を行うテストモードに対応する）は、ｅｘｉｔＡＬＬ信号がＨレベルの場合に、全てリセットされる。
【００４３】
これに対し、テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎには、ＮＡＮＤ回路４０１、インバータ回路４０２を介してｅｘｉｔＡＬＬ信号が入力されている。ＮＡＮＤ回路４０１の一方の入力端子には、図２の入出力Ｉ／Ｆ１１を介して外部からｆｕｓｅｃｕｔｚ信号が入力されている。ヒューズ切断前にはＬレベル、ヒューズ切断後にＨレベルとなる信号である。このテストモードラッチ回路１４３−ｋ＋１〜１４３−ｎには、前述した内部状態を生成するためのテストモードが保持されている。
【００４４】
このような回路を用いることで、ヒューズ切断前の試験において、テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎに入力されるｅｘｉｔＡＬＬ信号は常にＬレベルとなるので、リセットされず、一旦内部状態が設定されると、その情報を保持し続ける。つまり、試験中に内部状態がリセットされることを防止できる。
【００４５】
ヒューズ切断後は、ヒューズ回路１８からの切断位置情報が用いられるので、テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎに保持されているテストモードも、ｅｘｉｔＡＬＬ信号がＨレベルになると、全てリセットされる。
【００４６】
上記のような試験が終わると、ヒューズ回路１８のヒューズを、切断位置情報に従って切断する。切断は、電源回路１５からヒューズ回路１８に大電流を流すことで行われる。ヒューズ切断後は、切断位置情報はヒューズ回路１８から取り出され、タイミング制御回路１３や電源回路１５に設定されることで、内部タイミングや内部電位といった内部状態が自己生成される。
【００４７】
このように、本実施の形態の半導体集積回路１０では、テスト回路１４は、ヒューズ切断前の試験工程で、入力されたヒューズ回路１８の切断位置情報をもとに内部状態を内部状態生成部（タイミング制御回路１３や電源回路１５）に設定し、内部状態（内部タイミング信号や内部電位）を生成させるようにしたので、ヒューズ切断前の内部状態と、ヒューズ切断後の内部状態とが等しくなり、ヒューズ切断前後の内部状態の差異に起因した歩留まり悪化を防止することができる。
【００４８】
ところで、上記の説明では内部状態は、一旦設定したら変更しないようにして試験を行うとしたが、微調整を行い、それに応じた試験（以下マージン試験という）を行いたい場合もある。
【００４９】
そのためには、テスト回路を以下のように構成すればよい。
図９は、マージン試験用のテスト回路の構成を示す図である。
テスト回路１４ａは、図８の構成に選択回路４１１、演算回路４１２を追加した構成となっている。テストモードラッチ回路１４３−１〜１４３−ｎの前段の回路については図示を省略している。
【００５０】
前述したようにテストモードラッチ回路１４３−１〜１４３−ｋは、ｅｘｉｔＡＬＬ信号がＨレベルになると全てリセットされ、テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎは、ｅｘｉｔＡＬＬ信号がＨレベルになっても、ヒューズ切断前はリセットされない。
【００５１】
選択回路４１１は、ヒューズ切断前は、テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎの出力を選択し、ヒューズ切断後は、ヒューズ回路１８の出力を選択する。
たとえば、テストモードラッチ回路１４３−ｋに保持されているテストモードが、マージン試験用のテストモードとした場合、演算回路４１２は、選択回路４１１で選択された切断位置情報を、マージン試験用のテストモードに設定された値で調整する。図２のタイミング制御回路１３や電源回路１５は、調整された切断位置情報をもとに、内部タイミング信号や内部電位を生成する。これにより、内部状態を微調整して各種の試験を行うことができる。
【００５２】
図１０は、マージン試験の際の内部電位の様子を示す図である。
横軸がチップ１〜ｍ（図３の半導体集積回路１０−１〜１０−ｍに対応している）で、縦軸が各チップの内部電位を示している。
【００５３】
試験が開始されると、選択回路４１１によって、テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎか、またはヒューズ切断後はヒューズ回路１８の出力が選択され、図１０（Ａ）のようにチップごとに内部電位が設定される。このときの内部電位は基準値となる。
【００５４】
続いて、マージン試験用のテストモードが活性化されると、演算回路４１２は、たとえば、基準値を示す切断位置情報に、テストモードラッチ回路１４３−ｋから出力される調整用の情報を加算し、電源回路１５に設定する。これにより、図１０（Ｂ）に示すように、電源回路１５は、たとえば、基準値から所定の値だけ増加した内部電位を生成する。
【００５５】
ｅｘｉｔＡＬＬ信号がＨレベルの場合、ヒューズ切断前は、テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎに保持されているテストモードはリセットされず、マージン試験用のテストモードはリセットされるので、電源回路１５は、基準値の内部電位を生成することになる。また、ヒューズ切断後は、ヒューズ回路１８からの基準値（テストモードラッチ回路１４３−ｋ＋１〜１４３−ｎで保持されているものと等しい）が、選択回路４１１によって選択されるので、同様に電源回路１５は、基準値の内部電位を生成する。
【００５６】
上記のような構成によれば、ヒューズ切断前後にかかわらず、マージン試験を同じ基準値を用いて実施することができる。
なお、上記では、メモリ機能を有した半導体集積回路１０に本発明を適用した例を示したが、これに限定されない。内部電位や、内部タイミングなどの内部状態を生成する機能とヒューズ回路を内蔵した半導体集積回路全般に適用可能である。
【図面の簡単な説明】
【００５７】
【図１】本実施の形態の半導体集積回路の構成を示す図である。
【図２】テスト回路の構成を示す図である。
【図３】試験時の半導体集積回路とテスタの接続を示す図である。
【図４】各半導体集積回路の個別の内部状態セットテストモードエントリコマンド入力を示す図である。
【図５】入力端子をクランプするクランプ回路の例である。
【図６】一般的な試験測定の流れを示す図である。
【図７】本実施の形態の半導体集積回路の試験測定の流れを示す図である。
【図８】テスト回路の一部の構成を示す図である。
【図９】マージン試験用のテスト回路の構成を示す図である。
【図１０】マージン試験の際の内部電位の様子を示す図である。
【符号の説明】
【００５８】
１０  半導体集積回路
１１  入出力Ｉ／Ｆ
１２  アドレスデコーダ
１３  タイミング制御回路
１４  テスト回路
１５  電源回路
１６  データコントローラ
１７  メモリコア
１８  ヒューズ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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