(57)【要約】【課題】ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータの転送（データ出力）は行わないヒューズデータの迂回動作を行うことができ、利便性を向上できる半導体集積回路装置およびリダンダンシシステムを提供する。【解決手段】半導体集積回路装置は、ヒューズデータをラッチするヒューズラッチ回路12と、ヒューズカウンタ回路13と、前記ヒューズデータを外部に転送する転送回路16と、前記ヒューズデータを転送しない場合に前記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路17とを備える制御回路15とを具備するヒューズボックス11において、前記迂回データパス回路17は、前記ヒューズカウンタ回路から送信される制御信号を受信すると、前記ヒューズラッチ回路から次のヒューズデータを要求するリクエスト信号REQを前記ヒューズカウンタ回路13に動作させる。【選択図】図１
2009070511.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズと、前記ヒューズに保持されたヒューズデータをラッチするラッチ回路を備えるヒューズラッチ回路と、
前記ヒューズデータの転送数を数えるヒューズカウンタ回路と、
前記ヒューズデータを外部に転送する転送回路と、前記ヒューズデータを転送しない場合に前記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路とを備える制御回路と
を具備するヒューズボックスにおいて、
前記迂回データパス回路は、前記ヒューズカウンタ回路から送信される制御信号を受信すると、前記ヒューズラッチ回路から次のヒューズデータを要求するリクエスト信号を前記ヒューズカウンタ回路に動作させること
を特徴とする半導体集積回路装置。
【請求項２】
前記ヒューズボックスは、前記ヒューズデータの転送を開始するために、リセット状態であった前記ヒューズカウンタ回路を通常状態に切り替える遅延回路を更に具備すること
を特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記迂回データパス回路は、
前記リクエスト信号を動作させる遅延回路と、
出力が前記遅延回路に接続され、前記転送回路と同様の構成のダミー転送回路と、
入力が前記ヒューズカウンタ回路に接続され、前記制御信号が入力されると前記ヒューズラッチ回路から送信された前記ヒューズデータを、前記転送回路から前記ダミー転送回路に切り替えて出力する切り替え回路とを備えること
を特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記ヒューズカウンタ回路は、前記制御信号を生成する複数のヒューズカウンタを備えること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
ヒューズと前記ヒューズに保持されたヒューズデータをラッチするラッチ回路を有するヒューズラッチ回路と、前記ヒューズデータの転送数を数えるヒューズカウンタ回路と、前記ヒューズデータを外部に転送する転送回路と前記ヒューズデータを転送しない場合に前記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路とを有する制御回路とを備え、前記迂回データパス回路は、前記ヒューズカウンタ回路から送信される制御信号を受信すると、前記ヒューズラッチ回路から次のヒューズデータを要求するリクエスト信号を前記ヒューズカウンタ回路に動作させるヒューズボックスと、
前記ヒューズボックスから送信された前記ヒューズデータとの置換を行い、自身のデータの救済を行うメモリマクロとを具備すること
を特徴とするリダンダンシシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置、リダンダンシシステムに関し、例えば、ヒューズラッチ回路とヒューズカウンタ回路と制御回路を備えたヒューズボックス等に適用されるものである。
【背景技術】
【０００２】
従来より、メモリマクロに対してリダンダンシ（冗長）動作を行うものとして、リダンダンシ情報を保持し、転送するヒューズボックスがある（例えば、特許文献１参照）。例えば、ヒューズボックスは、ヒューズとヒューズデータをラッチする回路からなるヒューズラッチ回路と、ヒューズデータの転送数を数えるヒューズカウンタ回路と、ヒューズデータの信号を制御する制御回路（コントロール回路）から構成されるものである。
【０００３】
例えば、ヒューズボックスによるリダンダンシ動作は、外部のメモリマクロからの要求信号（ACKS/D）に応じて、ヒューズカウンタ回路がリクエスト信号（REQ）を制御回路から受信することにより開始される。続いて、制御回路がリクエスト信号（REQ）を受信すると、ヒューズラッチ回路からヒューズデータを取得し、外部にヒューズデータ（FOUTS/D）として転送する。このように、上記動作を繰り返し、ヒューズラッチ回路中のヒューズデータを次々と転送していき、ヒューズカウンタ回路でカウントしている転送数がある決まった数になると、ヒューズデータの転送を終了する。
【０００４】
上記のようなリダンダンシ動作を行うにあたって、従来のヒューズボックスは、ヒューズデータ（FOUTS/D）を非同期式のデータとして送信しないと、次のヒューズデータを要求するリクエスト信号（REQ）を動作させることができない構成であった。そのため、ヒューズラッチ回路からのヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータ（FOUTS/D）の転送（データ出力）は行わない、というヒューズデータの迂回動作を行うことができない構成がであった。その結果、利便性が低減する、という問題があった。
【０００５】
上記のように、従来の半導体集積回路装置およびリダンダンシシステムは、ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータ（FOUTS/D）の転送（データ出力）は行わないというヒューズデータの迂回動作を行うことができず、利便性が低減する、という問題があった。
【特許文献１】特開２００６−１８５５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータの転送（データ出力）は行わないというヒューズデータの迂回動作を行うことができ、利便性を向上できる半導体集積回路装置およびリダンダンシシステムを提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、ヒューズと、前記ヒューズに保持されたヒューズデータをラッチするラッチ回路を備えるヒューズラッチ回路と、前記ヒューズデータの転送数を数えるヒューズカウンタ回路と、前記ヒューズデータを外部に転送する転送回路と、前記ヒューズデータを転送しない場合に前記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路とを備える制御回路とを具備するヒューズボックスにおいて、前記迂回データパス回路は、前記ヒューズカウンタ回路から送信される制御信号を受信すると、前記ヒューズラッチ回路から次のヒューズデータを要求するリクエスト信号を前記ヒューズカウンタ回路に動作させる半導体集積回路装置を提供できる。
【０００８】
この発明の一態様によれば、ヒューズと前記ヒューズに保持されたヒューズデータをラッチするラッチ回路を有するヒューズラッチ回路と、前記ヒューズデータの転送数を数えるヒューズカウンタ回路と、前記ヒューズデータを外部に転送する転送回路と前記ヒューズデータを転送しない場合に前記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路とを有する制御回路とを備え、前記迂回データパス回路は、前記ヒューズカウンタ回路から送信される制御信号を受信すると、前記ヒューズラッチ回路から次のヒューズデータを要求するリクエスト信号を前記ヒューズカウンタ回路に動作させるヒューズボックスと、前記ヒューズボックスから送信された前記ヒューズデータとの置換を行い、自身のデータの救済を行うメモリマクロとを具備するリダンダンシシステムを提供できる。
【発明の効果】
【０００９】
この発明によれば、ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータの転送（データ出力）は行わないというヒューズデータの迂回動作を行うことができ、利便性を向上できる半導体集積回路装置およびリダンダンシシステムが得られる。
【発明を実施するための最良の形態】
【００１０】
［概要］  
まず、この発明の概要について、図１を用いて説明する。  
この発明の例では、ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータの転送（データ出力）は行わないというヒューズデータの迂回動作を行うことができ、利便性を向上できる半導体集積回路装置およびリダンダンシシステムを提案する。
【００１１】
例えば、図１に示すように、ヒューズデータを転送しない場合においても次のヒューズデータを要求するリクエスト信号REQを動作させるために、制御回路１５内にヒューズデータを転送しない時の迂回データパスが存在し、ヒューズデータを転送する場合と、ヒューズデータを転送しないでデータが迂回データパスを通る場合との切り替えをヒューズカウンタ回路１３が出力する制御信号CAによって制御するヒューズボックス１１を提案するものである。
【００１２】
そのヒューズボックス１１の構成とは、図示するように、ヒューズと上記ヒューズに保持されたヒューズデータをラッチするラッチ回路を備えるヒューズラッチ回路１２と、上記ヒューズデータの転送数を数えるヒューズカウンタ回路１３と、上記ヒューズデータを外部に転送する転送回路１６と、上記ヒューズデータを転送しない場合に上記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路１７とを備える制御回路１５とを具備するものである。さらに、上記迂回データパス回路１７は、上記ヒューズカウンタ回路１３から送信される制御信号CAを受信すると、上記ヒューズラッチ回路１２から次のヒューズデータを要求するリクエスト信号REQを上記ヒューズカウンタ回路１３に動作させるものである。
【００１３】
ここで、ヒューズカウンタ回路１３が数えるヒューズデータの転送数とは、ヒューズラッチ回路１２から転送されたヒューズデータの転送数のことをいう。従って、上記の転送数は、ヒューズボックス１１から外部（メモリマクロ１０）へヒューズデータを転送（データ出力）する転送数とは異なるものである。
【００１４】
上記のような構成によれば、ヒューズボックス１１は、ヒューズデータを転送しない場合に上記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路１７とを備える制御回路１５を具備している。さらに、上記迂回データパス回路１７は、上記ヒューズカウンタ回路１３から送信される制御信号CAを受信すると、上記ヒューズラッチ回路１２から次のヒューズデータを要求するリクエスト信号REQを上記ヒューズカウンタ回路１３に動作させることができる。
【００１５】
そのため、ヒューズデータFOUTS/Dをメモリマクロ（外部）１０に転送しなくとも、次のヒューズデータを要求するリクエスト信号REQを動作させることができる。その結果、ヒューズラッチ回路１２からのヒューズデータの転送は行うが、ヒューズボックス１１からメモリマクロ（外部）１０へのヒューズデータFOUTS/Dの転送は行わない、というヒューズデータの迂回動作を行うことができ、利便性を向上できる。
【００１６】
加えて、ヒューズカウンタ回路１３からの送信されたリクエスト信号REQ_CTを受けて、ヒューズデータをヒューズラッチ回路１２から転送する動作までは、ヒューズデータを転送する場合と、ヒューズデータを転送しないでデータが迂回データパスを通る場合とで共通の切り替え回路１８を用いることができる。そのため、ヒューズボックス１１の回路の規模を小さくできる。さらに、迂回データパスを通る信号の遅延を遅延回路２０がコントロールすることで、データを転送する場合と転送しない場合とでのヒューズボックス１１の動作周期を近づけることができる点で有利である。
【００１７】
また、制御信号CAをヒューズカウンタ回路１３が出力することで、制御信号CAが制御回路１５内の制御を行った後に、リクエスト信号REQを遅延させた信号が制御回路１５の動作クロックの機能を果たすことができ、信号のレーシング制御が容易となる点も有利である。
【００１８】
尚、リダンダンシ動作の対象となるメモリマクロ１０は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等を適用することが可能であるが、これに限られない。メモリマクロ１０は、少なくともヒューズデータFOUTS/Dが入力される遅延回路１０−１を備えている。
【００１９】
以下、最良と思われるいくつかの実施形態および比較例について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態および比較例では、ヒューズボックスを一例に挙げて説明する。この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２０】
[第１の実施形態]  
＜１．全体構成例＞  
まず、図１を用いて、この発明の第１の実施形態に係る半導体集積回路装置およびリダンダンシシステムの全体構成例を説明する。
【００２１】
図示するように、本例に係るヒューズボックス１１は、ヒューズラッチ回路１２，遅延回路１４，ヒューズカウンタ回路１３，および制御回路１５により構成される。
【００２２】
ヒューズラッチ回路１２は、後述するが、ヒューズ（図示せず）と上記ヒューズに保持されたヒューズデータをラッチするラッチ回路（図示せず）を備えている。
【００２３】
遅延回路１４は、ヒューズデータの転送を開始するために、リセット状態であったヒューズカウンタ回路１３を通常状態に切り替えるための回路である。即ち、メモリマクロから送信された信号BPORのレベルが切り替わると、遅延回路１４は信号PORFnを制御回路１５に送信する。続いて、制御回路１５が、信号RBのレベルを切り替えることで、これまでリセット状態であったヒューズカウンタ回路１３を通常状態とする。
【００２４】
１−１．ヒューズカウンタ回路の構成例  
ヒューズカウンタ回路１３は、ヒューズデータの転送数を数える回路である。本例の場合、ヒューズカウンタ回路１３は、ＲＱ  ＳＷ２２〜２４，ＲＱ端子（RQ terminal）２５，バッファ２６，およびヒューズカウンタ（row fuse counter, column fuse counter, trim fuse counter）２７〜２９により構成されている。
【００２５】
ＲＱ  ＳＷ２２〜２４，ＲＱ端子（RQ terminal）２５は、入力が制御回路１５に接続され、出力が制御回路１５およびバッファ２６に接続されている。即ち、ＲＱ  ＳＷ２２〜２４，ＲＱ端子２５は、信号RBが入力されると、通常状態に切り替わる。また、ＲＱ  ＳＷ２２〜２４，ＲＱ端子２５は、リクエスト信号REQが入力されると、リクエスト信号REQ_CTとなる信号をバッファ２６の入力に出力する。
【００２６】
バッファ２６は、入力がＲＱ  ＳＷ２２〜２４，ＲＱ端子２５に共通接続され、出力が制御回路１６の遅延回路（delay）６１の入力に接続されている。そして、バッファ２６は、ＲＱ  ＳＷ２２〜２４，ＲＱ端子２５からの出力を増幅し、リクエスト信号REQ_CTとして制御回路１５に出力する。
【００２７】
ヒューズカウンタ（row fuse counter）２７の入力はＲＱ  ＳＷ２２に接続され、出力はＮＯＲゲート６７の入力に接続されている。ヒューズカウンタ２７は、制御信号CAR1をＮＯＲゲート６７の入力に送信するものである。
【００２８】
ヒューズカウンタ（column fuse counter）２８の入力はＲＱ  ＳＷ２３に接続され、出力はＮＯＲゲート６７の入力に接続されている。ヒューズカウンタ２８は、制御信号CAC1をＮＯＲゲート６７の入力に送信するものである。
【００２９】
ヒューズカウンタ（trim fuse counter）２９の入力はＲＱ  ＳＷ２４に接続され、一部はインバータ６６の入力に接続されている。
【００３０】
１−２．制御回路の構成例  
制御回路１５は、転送回路１６等のその他の回路と、迂回データパス回路１７により構成されている。
【００３１】
１−２−１．転送回路等  
転送回路１６は、ヒューズデータFOUTS/D<0>及びFOUTS/D<1>を、メモリマクロ（図示せず）に転送するための回路である。転送回路１６の入力は迂回データパス回路１７に接続され、出力はバッファ５１、５２の入力に接続されている。バッファ５１、５２は、転送回路１６の出力を増幅し、ヒューズデータFOUTS/D<0>及びFOUTS/D<1>として、メモリマクロに転送する。  
転送回路１６は、インバータ５３、５５、フリップフロップ５４、ＡＮＤゲート５６、５７により構成されている。  
インバータ５３の入力は迂回データパス回路１７の出力（信号REQ_FOUT）に接続され、出力はフリップフロップ５４の入力（クロック入力EN）に接続されている。  
インバータ５５の入力はフリップフロップ５４の出力（データ出力Ｑ）に接続され、出力はＡＮＤゲート５７の入力に接続されている。  
フリップフロップ５４の入力（データ入力Ｄ）は迂回データ回路１７の出力（信号FVS/D）に接続されている。  
ＡＮＤゲート５６の入力は迂回データ回路１７の出力（信号REQ_FOUT）に接続され、出力はバッファ５１の入力に接続されている。  
ＡＮＤゲート５７の入力は迂回データ回路１７の出力（信号REQ_FOUT）に接続され、出力はバッファ５２の入力に接続されている。  
その他の回路として、バッファ３１の入力はメモリマクロの出力（信号BPOR）に接続され、出力は遅延回路１４の入力（信号PORnx）に接続されている。  
バッファ３２の入力は遅延回路１４の出力（信号PORFn）に接続され、出力はヒューズカウンタ回路１３の入力（RB）に接続されている。  
バッファ３３の入力はヒューズカウンタ回路１３の出力（信号FXDONEi）に接続され、出力はメモリマクロの入力（FXDONE）に接続されている。  
バッファ３４の入力はメモリマクロの出力（信号FXOK）に接続され、出力はＮＡＮＤゲート３７の入力に接続されている。  
ＮＡＮＤゲート３７の入力はインバータ３６の出力に接続され、出力はＮＯＲゲート３８の入力に接続されている。  
ＮＯＲゲート３８の入力は迂回データパス回路１７の出力（ACKix）に接続され、出力はバッファ３９の入力に接続されている。  
バッファ３９の出力はヒューズカウンタ回路１３の入力（リクエスト信号REQ）に接続されている。  
バッファ４１、４２の入力はメモリマクロの出力（要求信号ACKS,ACKD）に接続され、出力はＮＡＮＤゲート４３の入力に接続されている。  
ＮＡＮＤゲート４３の出力はフリップフロップ４５の入力に接続されている。
【００３２】
ＯＲゲート４４の入力はバッファ４１、４２の出力に接続され、出力はフリップフロップ４５の入力に接続されている。  
フリップフロップ４５の出力はバッファ４６の入力に接続されている。  
バッファ４６の出力は迂回データパス回路１７の入力に接続されている。
【００３３】
１−２−２．迂回データパス回路
迂回データパス回路１７は、切り替え回路１８，ダミー転送回路１９，および遅延回路２０により構成されている。  
ここで、上記の遅延回路２０は、所定の遅延を持ってリクエスト信号REQを動作させる。ダミー転送回路１９は、出力が遅延回路２０に接続されている。切り替え回路１８は、入力がヒューズカウンタ回路１３に接続され、制御信号（TREN,CAR1,CAC1）が入力されるとヒューズラッチ回路１２から送信されたヒューズデータを、転送回路１６からダミー転送回路１９に切り替えて出力する。
【００３４】
切り替え回路１８は、以下の回路により構成されている。  
即ち、遅延回路（delay）６１の入力はヒューズカウンタ回路１３の出力（REQ_CT）に接続され、出力（REQ_CTX）は遅延回路６４およびＡＮＤゲート６２の入力に接続されている。  
ＡＮＤゲート６２の入力はインバータ６９の出力に接続され、フリップフロップ７０の入力（ＣＫ）に接続されている。  
ＮＡＮＤゲート６３の入力の入力はインバータ７１の出力に接続され、出力はＡＮＤゲート６５の入力に接続されている。  
インバータ６６の入力はヒューズカウンタ回路１３の出力（制御信号TERN）に接続され、出力はＡＮＤゲート６８の入力に接続されている。  
ＮＯＲゲート６７の入力はヒューズカウンタ回路１３の出力（制御信号CAR1,CAC1）に接続され、出力はＡＮＤゲート６８の入力に接続されている。  
インバータ６９の入力はＮＯＲゲート６７の出力に接続され、出力はＡＮＤゲート６２の入力に接続されている。  
フリップフロップ７０の入力（Ｒ）はバッファ３２の出力に接続され、データ入力Ｄはヒューズラッチ回路１２の出力（FVOS/D）に接続され、データ出力Ｑはインバータ７１の入力に接続されている。  
インバータ７１の出力はＮＡＮＤゲート６３，７２の入力に接続されている。  
ＡＮＤゲート７３の入力はＮＡＮＤゲート７２の出力に接続され、出力は転送回路１６の入力（FVS/D）に接続されている。  
インバータ７４の入力はヒューズカウンタ回路１３の出力（制御信号CAC1）に接続され、出力はＡＮＤゲート７５の入力に接続されている。  
ＡＮＤゲート７５の入力は遅延回路６４の出力（REQ_CTXX）に接続され、出力は転送回路の入力（REQ_FOUT）に接続されている。  
ＡＮＤゲート７６の入力はインバータ７４の入力に接続され、出力はダミー転送回路１９の入力（REQ_DUMMY）に接続されている。
【００３５】
次に、ダミー転送回路（dummy transmitter）１９は、上記の転送回路１６と同様の回路構成であって、具体的には以下の回路により構成されている。  
即ち、ダミー転送回路１９は、インバータ５３Ｄ、５５Ｄ、フリップフロップ５４Ｄ、ＡＮＤゲート５６Ｄ、５７Ｄにより構成されている。  
インバータ５３Ｄの入力は切り替え回路１８の出力（信号REQ_DUMMY）に接続され、出力はフリップフロップ５４Ｄの入力（クロック入力EN）に接続されている。  
インバータ５５Ｄの入力はフリップフロップ５４Ｄの出力（データ出力Ｑ）に接続され、出力はアンドゲート５７Ｄの入力に接続されている。  
フリップフロップ５４Ｄの入力（データ入力Ｄ）は接地電源ＧＮＤに接続されている。
ＡＮＤゲート５６Ｄの入力は切り替え回路１８の出力（信号REQ_DUMMY）に接続され、出力はバッファ７８の入力に接続されている。  
ＡＮＤゲート５７Ｄの入力は切り替え回路１８の出力（信号REQ_DUMMY）に接続され、出力はバッファ７７の入力に接続されている。  
次に、遅延回路２０は、以下の回路により構成されている。  
即ち、バッファ７７、７８の入力はダミー転送回路１９の出力に接続され、出力はＯＲゲート７９の入力に接続されている。  
遅延回路（delay）２０−０の入力はＯＲゲート７９の出力に接続され、出力はバッファ８０の入力に接続されている。  
バッファ８０の出力はＡＮＤゲート８１の入力に接続されている。  
ＡＮＤゲート８１の入力はバッファ８０の出力およびヒューズカウンタ回路１３の出力（CAC1）に接続され、出力はＯＲゲート８３の入力に接続されている。  
ＡＮＤゲート８２の入力はインバータ８４の出力およびバッファ４６の出力に接続され、出力はＯＲゲート８３の入力に接続されている。  
１−３−１．ヒューズラッチ回路の構成例  
次に、ヒューズラッチ回路１２の構成例について、図３を用いて説明する。  
ヒューズラッチ回路１２は、図３に示す回路により構成されている。即ち、複数のフリップフロップＦ１〜Ｆｎの入力（データＤ）および出力（データＱ）は、接地電源ＧＮＤとバッファ９７の入力との間に、それぞれ直列に接続されている。  
複数のバッファ８５−１〜８５−ｎの入力および出力が、制御回路の出力（FLOK）とバッファ８６の入力との間に、直列に接続されている。また、バッファ８５−１〜８５−ｎの入力はフリップフロップＦ１〜Ｆｎの入力（ＲＢ）にそれぞれ接続されている。  
バッファ８６の出力は遅延回路８７の入力およびＡＮＤゲート８９の入力に接続されている。  
遅延回路８７の出力はインバータ８８の入力に接続されている。  
バッファ９０−１〜９０−ｎの入力および出力は、ＡＮＤゲート８９の出力とインバータ９１の入力との間に、それぞれ直列に接続されている。  
バッファ９１の出力はＮＡＮＤゲート９２の入力に接続されている。  
ＮＡＮＤゲート９２の入力は、ＮＡＮＤゲート９３の出力に接続され、出力はＮＡＮＤゲート９３の入力およびＡＮＤゲート９４の入力に接続されている。  
ＡＮＤゲート９４の出力は制御回路１５の入力（FLDONE）に接続されている。  
バッファ９５の入力は制御回路１５の入力（FCLKS/D）に接続されている。  
複数のバッファ９６−１〜９６−ｎの入力および出力は、バッファ９５の出力と信号CKTERMとの間に、直列に接続されている。また、複数のバッファ９６−１〜９６−ｎの入力にはフリップフロップＦ１〜Ｆｎの入力（CKIN）がそれぞれ接続されている。
【００３６】
１−３−２．ヒューズラッチ回路の主要部（ヒューズ部）の構成例  
次に、ヒューズラッチ回路１２の主要部の構成例について、図４を用いて、説明する。ここでは、図３中のフリップフロップＦ１を一例に挙げて説明する。フリップフロップＦ１の回路構成は、図４のように示される。  
即ち、インバータ９８の入力はフリップフロップＦ１の入力（CKIN）に接続され、出力はインバータ９９の入力、およびトランジスタＮ１−１，Ｐ２−２，Ｐ３，Ｎ１−３のゲートに接続されている。  
インバータ９９の出力はトランジスタＰ２−１，Ｐ２−２，Ｎ３，Ｐ２−３のゲートに接続されている。  
クロックドインバータ１００−１は、接地電源ＧＮＤと内部電源Ｖｃｃとの間に電流経路が直列接続されたトランジスタＰ１−１〜Ｎ２−１により構成されている。トランジスタＰ１−１，Ｎ２−１のゲートには入力データＤが接続されている。  
インバータ１０１の入力はクロックドインバータ１００−２の出力に接続され、出力はトランジスタＰ１−２，Ｎ２−２のゲートに接続されている。  
クロックドインバータ１００−２は、接地電源ＧＮＤと内部電源Ｖｃｃとの間に電流経路が直列接続されたトランジスタＰ１−２〜Ｎ２−２により構成されている。  
トランスファゲート１０２はトランジスタＰ３、Ｎ３により構成されている。トランジスタＰ３、Ｎ３の電流経路の一端はインバータ１０１の出力に接続され、電流経路の他端はインバータ１０３の入力に接続されている。
【００３７】
インバータ１０３の出力はインバータ１０５の入力およびトランジスタＰ１−３、Ｎ２−３のゲートに接続されている。  
クロックドインバータ１００−３は、接地電源ＧＮＤと内部電源Ｖｃｃとの間に電流経路が直列接続されたトランジスタＰ１−３〜Ｎ２−３により構成されている。  
インバータ１０４は、ヒューズ（ＦＵＳＥ）の一端と内部電源Ｖｃｃとの間に電流経路が直列接続されたトランジスタＰ４、Ｎ４により構成されている。トランジスタＰ４のゲートはフリップフロップＦ１の入力（ＲＢ）に接続され、トランジスタＮ４のゲートはフリップフロップＦ１の入力（Ｓ）に接続されている。  
ヒューズ（ＦＵＳＥ）の他端は接地電源ＧＮＤに接続されている。  
トランジスタＮ５の電流経路の一端はトランジスタＮ２−３の電流経路の一端に接続され、他端は接地電源ＧＮＤに接続され、ゲートはフリップフロップＦ１の入力（ＲＢ）に接続されている。  
インバータ１０５の出力は、フリップフロップＦ１の出力（データ出力Ｑ）に接続されている。
【００３８】
１−３−３．ヒューズラッチ回路の動作  
次に、本例に係るヒューズラッチ回路の動作について、図５に則して説明する。  
図示するように、まず、時刻ｔ１の際に、制御回路１５からの信号FLOKのレベルが、LowからHighに立ち上がる。
【００３９】
そのため、続いて、時刻ｔ２の際に、信号RBのレベルが、LowからHighに立ち上がり、リセット状態が解除される。
【００４０】
続いて、時刻ｔ３の際に、フリップフロップＦ１〜ＦＮの入力（Ｓ）のレベルが、LowからHighに立ち上がると、制御信号１５へ出力信号FVOS/Dの先頭ビットを出力する。
【００４１】
続いて、上記時刻ｔ３から一定の遅延（delay）が経過し、入力（Ｓ）のレベルがHighからLowに立ち下がる時刻ｔ４の後である、時刻ｔ５の際に、ヒューズラッチ回路１２の出力信号（FLDONE）のレベルがLowからHighに立ち上がる。
【００４２】
最後に、制御回路１５からの入力信号FCLKS/Dの立ち上がりの時刻（ｔ６，ｔ８，…）のタイミングで、制御回路１５へ出力信号FCLKS/Dを出力する。
【００４３】
＜２．リダンダンシ動作＞  
次に、この実施形態に係るヒューズボックス１１のリダンダンシ動作について、図６のタイミングチャートに則して説明する。
【００４４】
図示するように、まず、時刻ｔ１の際にメモリマクロから送信された信号BPORがLowからHighに立ち上がった後、時刻ｔ２の際に信号RBがLowからHighに立ち上がる。これまでリセット状態であったヒューズカウンタ回路１３が通常状態となる。
【００４５】
続いて、時刻ｔ３の際に信号FXOKがLowからHighに立ち上がることで、ヒューズボックス１１の動作が開始する。
【００４６】
続いて、時刻ｔ４の際に、信号FLOKがLowからHighに立ち上がり、ヒューズラッチ回路１２内でヒューズデータが読み出され、ヒューズラッチ回路１２にデータが保持される。
【００４７】
続いて、時刻ｔ５の際に、ヒューズラッチ回路１２からの信号FLDONEがLowからHighにされる。
【００４８】
すると、続いて、時刻ｔ６の際に、信号REQがLowからHighになり、ヒューズデータの転送が開始される。まず、信号REQによってヒューズカウンタ回路１３内のカウント数を1つ回し、その結果、時刻ｔ８の際に信号REQがそのまま信号REQ_CTXXとして出力される。
【００４９】
続いて、時刻ｔ７の際に、ヒューズカウンタ回路１３内のカウント数に応じて、制御信号TREN、CAR1、CAC1のHigh/Lowを定める。
【００５０】
２−１．ＣＡＳＥ１（ヒューズデータを迂回データパスに転送する場合）  
ここで、時刻ｔ７の際において、制御信号TREN及び制御信号CAR1がLow、制御信号CAC1がHighの場合を考える。この場合においては、ヒューズデータは、転送回路１６からメモリマクロ（図示せず）に転送されず、迂回データパスを通る。
【００５１】
この時刻ｔ７の際、信号DCMPnはLowとなる。
【００５２】
続いて、時刻ｔ８の際、ヒューズラッチ回路１２のクロック信号FCLKS/Dは、信号REQ_CTのdelay回路により遅延した信号REQ_CTXXが送られる。しかし、転送回路１６に送られる信号REQ_FOUTは、制御信号CAC1がHighであるため、信号REQ_CTXXが送られず、Lowに固定される。
【００５３】
一方、この時刻ｔ８の際、信号REQ_DUMMYに信号REQ_CTXXが送られ、ダミー転送回路１９（擬似転送回路）によりLowデータを非同期式のデータに変え、次のヒューズデータを要求する信号ACKixを生成し、リクエスト信号REQを動作させる。
【００５４】
即ち、続いて、時刻ｔ１０の際、次のヒューズデータ要求信号としての信号ACKixのレベルがHighからLowに下がると、信号REQがLowからHighに立ち上げられる。そのため、信号REQによってヒューズカウンタ回路１３内のカウント数を1つ回し、上記と同様の動作を繰り返す。
【００５５】
上記ＣＡＳＥ１に説明したように、このような迂回データパスを用いることで、ヒューズデータを転送しない場合においても次のヒューズデータを要求する信号ACKixを生成し、リクエスト信号REQを動作させることができる。
【００５６】
２−２．ＣＡＳＥ２（ヒューズデータの転送を行う場合）  
続いて、時刻ｔ１３の際において、制御信号TRENがHigh、制御信号CAR1及びCAC1がLowの場合を考える。この場合においては、ヒューズデータFOUTS/D<0>，FOUTS/D<1>は迂回データパスを通らず、転送回路１６からメモリマクロ（図示せず）に転送される。
【００５７】
まず、時刻ｔ１２の際に、信号REQのレベルがLowからHighに立ち上がることによって、ヒューズカウンタ回路１３内のカウント数を1つ回し、信号REQがそのまま信号REQ_CTとして出力される。
【００５８】
続いて、時刻ｔ１３の際、制御信号TRENがHighとなり、信号DCMPnはLowとなる。
【００５９】
続いて、時刻ｔ１４の際に、転送回路１６に送られる信号REQ_FOUT及びヒューズラッチ回路１２のクロック信号FCLKS/Dは、信号REQ_CTのdelay回路により遅延した信号REQ_CTXXとして送信される。その結果、ヒューズデータを非同期式のデータとして信号FOUTS/D<0>及び信号FOUTS/D<1>としてメモリマクロに送信する。
【００６０】
送信されたヒューズデータFOUTS/D<0>，FOUTS/D<1>は、メモリマクロ（受信回路側）で受け取られ、メモリマクロの所定のデータがヒューズデータFOUTS/D<0>，FOUTS/D<1>に置換され、メモリマクロの所定のデータが救済される。続いて、メモリマクロは、次のヒューズデータ要求信号ACKS/Dを、ヒューズボックスに送信する。要求信号ACKS/Dを受け取ると、制御回路１５は、再び信号REQにより、次のヒューズデータの転送を行う。
【００６１】
上記のように、次々とヒューズデータを転送すること、または迂回データパスにより転送をしないこと（迂回させること）を繰り返す。そして、ヒューズカウンタ回路１３でカウントしている転送数がある決まった数になると、ヒューズデータの転送を終了し、リダンダンシ動作を終了する。
【００６２】
例えば、時刻ｔ１５の際に、ヒューズカウンタ回路１３でカウントしている転送数がある決まった数になると、信号FXDONEi及び信号FXDONEをLowからHighにする。
【００６３】
続いて、時刻ｔ１６の際に、信号REQをLowに固定し、ヒューズデータの転送を終了しリダンダンシ動作を終了する。
【００６４】
＜３．この実施形態に係る効果＞  
この実施形態に係る半導体集積回路装置およびリダンダンシシステムによれば、少なくとも下記（１）乃至（４）の効果が得られる。  
（１）ヒューズデータの転送は行うが、ヒューズボックスから外部へのヒューズデータの転送（データ出力）は行わないヒューズデータの迂回動作を行うことができ、利便性を向上できる。
【００６５】
上記のように、本例に係るヒューズボックス１１は、ヒューズデータを転送しない場合に上記ヒューズデータを外部に転送せず自身の中で迂回させる迂回データパスを形成する迂回データパス回路１７とを備える制御回路１５を具備している。
【００６６】
そのため、迂回データパス回路１７は、上記ヒューズカウンタ回路１３から送信される制御信号TREN,CAR1,CAC1を受信すると、次のヒューズデータ要求信号として信号ACKixをヒューズカウンタ回路１３に入力し、動作させる（ＣＡＳＥ１：時刻ｔ７〜時刻ｔ１０）。
【００６７】
そのため、続いて、ヒューズデータをメモリマクロ（外部）に転送しなくとも、次のヒューズデータを要求するリクエスト信号REQを動作させることができる（ＣＡＳＥ１：時刻ｔ１０）。その結果、ヒューズラッチ回路１２からのヒューズデータの転送は行うが、ヒューズボックス１１からメモリマクロ（外部）１０へのヒューズデータ（FOUTS/D）の転送は行わない、というヒューズデータの迂回動作を行うことができ、利便性を向上できる点で有利である。
【００６８】
また、後述する比較例に係るヒューズボックス１１０では、かかる迂回データパス回路１７を備えておらず、ヒューズデータをヒューズボックスから出力することで、次のヒューズデータを要求するリクエスト信号を受け取っている。そのため、利便性が低減する。
【００６９】
（２）回路規模の縮小化に有利である。
【００７０】
本例のヒューズボックス１１のリダンダンシ動作に説明したように、リクエスト信号REQを受けてヒューズデータをヒューズラッチ回路１２から転送する動作（時刻ｔ６〜時刻ｔ８及び時刻ｔ１２〜時刻ｔ１４）までは、ヒューズデータを転送する場合（ＣＡＳＥ２）と、ヒューズデータを転送しないでデータが迂回データパスを通る場合（ＣＡＳＥ１）とで共通の回路（ヒューズラッチ回路１２，遅延回路１４，ヒューズカウンタ回路１３，制御回路１５の一部）を用いることができる。そのため、ヒューズボックス１１の回路の規模を小さくでき、回路規模の縮小化に有利である。
【００７１】
（３）データを転送する場合と転送しない場合とで、動作周期を近づけることができる。
【００７２】
また、本例の構成では、上記のように、ヒューズデータを転送する場合（ＣＡＳＥ２）と、ヒューズデータを転送しないでデータが迂回データパスを通る場合（ＣＡＳＥ１）とで共通の回路（ヒューズラッチ回路１２，遅延回路１４，ヒューズカウンタ回路１３，制御回路１５の一部）を用いることができる。そのため、迂回データパスを通る信号の遅延を遅延回路２０がコントロールすることで、データを転送する場合と転送しない場合とでのヒューズボックスの動作周期を近づけることができる。
【００７３】
（４）信号のレーシング制御が容易となる。
【００７４】
また、本例では、制御信号TREN,CAR1,CAC1をヒューズカウンタ回路１３が出力する。そして、制御信号TREN,CAR1,CAC1が制御回路１５内の制御をした後に、リクエスト信号REQを遅延させた信号が制御回路１５の動作クロックの機能を果たすことができる点で、信号のレーシング制御が容易となる。
【００７５】
[第２の実施形態（ヒューズボックスのその他の構成例）]
次に、第２の実施形態に係る半導体集積回路装置について、図７乃至図９を用いて説明する。この実施形態は、ヒューズボックスのその他の構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７６】
＜全体構成例＞  
図７に示すように、本例に係る半導体集積回路装置の構成は下記の点で、上記第１の実施形態と相違している。
【００７７】
即ち、ＮＡＮＤゲート１１０の入力はインバータ６６の出力および内部電源Ｖｃｃに接続され、出力はインバータ１１１の入力に接続されている。  
インバータ１１１の出力はＡＮＤゲート６８の入力に接続されている。  
インバータ１１２の入力はＮＯＲゲート６７の出力に接続され、出力はＮＡＮＤゲート１１３の入力に接続されている。  
ＮＡＮＤゲート１１３の入力は内部電源Ｖｃｃに接続され、出力はＡＮＤゲート６８の入力（信号CARC1n）に接続されている。  
ＡＮＤゲート１１５の入力は制御信号CAC1および遅延回路６１の出力(REQ_CTX)に接続され、出力はフリップフロップ１１７の入力Ｓに接続されている。  
ＡＮＤゲート１１６の入力は遅延回路６１の出力に接続され、出力はフリップフロップ１１８の入力Ｓに接続されている。  
ＮＯＲゲート１２０の入力はフリップフロップ１１８の出力およびＮＡＮＤゲート６５の出力に接続され、出力はバッファ１１９の入力に接続されている。  
バッファ１１９の出力はヒューズラッチ回路１２の入力（FCLKS/D）に接続されている。  
データ比較判定回路（matching circuit）１２１−１の入力はヒューズカウンタ回路１３の出力（FC<0:6>）に接続され、出力はＡＮＤゲート１２５の入力（FVS/DCI）に接続されている。  
カラムデータスイッチ（column data SW）１２１−２の入力は複数のフリップフロップ１２２−１〜１２２−ｎの出力Ｑに接続され、出力はデータ比較判定回路１２１−１の入力に接続されている。  
複数のフリップフロップ１２２−１〜１２２−ｎの入力（クロックＣＫ）はＡＮＤゲートの出力（REQ_DUMMY）に共通接続され、入力データＤおよび出力データＱがそれぞれ直列に接続されている。  
ＡＮＤゲート１２５の入力はフリップフロップ１１８の出力に接続され、出力はＯＲゲート１２７の入力に接続されている。  
ＡＮＤゲート１２６の入力はインバータ１３０の出力およびＡＮＤゲート７３の出力に接続され、出力はＯＲゲート１２７の入力に接続されている。  
インバータ１３０の入力はフリップフロップ１１８の出力に接続されている。  
ヒューズカウンタ回路の構成例  
次に、ヒューズカウンタ回路１３の構成例について、図８を用いて説明する。  
図示するように、本例のヒューズカウンタ回路１３は、下記の点で上記第１の実施形態と相違している。  
まず、加算回路（adder circuit）１３３を更に備えている。加算回路１３３の入力はカラムヒューズカウンタ２８の出力および内部電源Ｖccに接続され、出力は制御回路１５の入力（FC<0:6>）に接続されている。また、カラムヒューズカウンタ２８は制御信号CAC2を更に出力する。
【００７８】
＜リダンダンシ動作＞  
次に、本例に係る半導体集積回路装置のリダンダンシ動作について、図９に則して説明する。
【００７９】
図示するように、上記第１の実施形態と同様に、時刻ｔ１、ｔ２において、順次、信号BPORおよび信号RBが、LowからHighに立ち上がる。
【００８０】
続いて、時刻ｔ３、ｔ４において、順次、信号FXOKおよび信号FLOKがLowからHighに立ち上がることで、ヒューズボックス１１の動作が開始する。
【００８１】
続いて、時刻ｔ５の際に、信号FLDONEがLowからHighになる。
【００８２】
続いて、時刻ｔ６の際に、信号REQがLowからHighになり、ヒューズデータの転送が開始される。この信号REQが入力されることによって、ヒューズカウンタ回路１３内のカウント数を1つ回し、信号REQがそのまま信号REQ_CTとして出力される。
【００８３】
それと同時に、ヒューズカウンタ回路内のカウント数に応じて、制御信号TREN、CAR1、CAC1、CAC2のHigh/Lowを定める。
【００８４】
ＣＡＳＥ１（ヒューズデータの転送を行わず、迂回データパスを用いる場合）
続いて、時刻ｔ７の際であって、制御信号TREN、CAR1、CAC2がLow、制御信号CAC1がHighの場合を考える。この場合においては、ヒューズデータは、転送回路１６からメモリマクロ（図示せず）に転送されず、迂回データパスを通る。
【００８５】
この時刻ｔ７の際に、信号DCMPnはLow、信号CAEN1がHigh、信号CAEN2がLowとなり、ヒューズラッチ回路のクロック信号FCLKS/Dは、信号REQ_CTのdelay回路により遅延した信号REQ_CTXXが送られる。ここで、ヒューズデータ送信回路に送られる信号REQ_FOUTには、制御信号CAC1がHighであるため信号REQ_CTXXが送られず、Lowに固定される。
【００８６】
一方、続いて、時刻ｔ８以降において、信号REQ_DUMMYに信号REQ_CTXXが送られ、ダミー転送回路（擬似送信回路）１９により、データを非同期式のデータに変え、次のヒューズデータを要求する信号ACKixを生成し、リクエスト信号REQを動作させる。
【００８７】
このような、迂回データパスを用いることで、ヒューズデータを転送しない場合においても次のヒューズデータを要求することができる。
【００８８】
続いて、時刻ｔ１０の際に、メモリマクロから要求信号ACKS/Dを受け取ると、再び信号REQにより、次のヒューズデータの転送を行う。この動作を繰り返す。
【００８９】
ＣＡＳＥ２（データ転送を行う場合）  
続いて、時刻ｔ１５の際において、制御信号TRENがHigh、制御信号CAR1、CAC1、CAC2がLowの場合を考える。この場合においては、ヒューズデータFOUTS/D<0>，FOUTS/D<1>は迂回データパスを通らず、転送回路１６からメモリマクロ（図示せず）に転送される。
【００９０】
まず、時刻ｔ１４の際に、信号REQがLowからHighに切り替わる。
【００９１】
続いて、時刻ｔ１５の際、制御信号TRENがLowからHighに切り替わると、信号DCMPn、CAEN1、CAEN2はLowとなる。そのため、転送回路１６に送られる信号REQ_FOUT及びヒューズラッチ回路のクロック信号FCLKS/Dは、信号REQ_CTのdelay回路により遅延した信号REQ_CTXXが送られる。そして、ヒューズデータを非同期式のデータとして信号FOUTS/D<0>及び信号FOUTS/D<1>をメモリマクロ（図示せず）に送信する。
【００９２】
送信されたヒューズデータは、メモリマクロ側で受け取り、メモリマクロの所定のデータがヒューズデータFOUTS/D<0>，FOUTS/D<1>に置換され、メモリマクロの所定のデータが救済される。続いて、メモリマクロは再び次のヒューズデータ要求信号ACKS/Dを、ヒューズボックス１１に送る。要求信号ACKS/Dを受け取った制御回路１５は、再び信号REQにより、次のヒューズデータの転送を行う。
【００９３】
上記のように、次々とヒューズデータを転送すること、または迂回データパスにより転送をしないこと（迂回させること）を繰り返す。そして、ヒューズカウンタ回路１３でカウントしている転送数がある決まった数になると、ヒューズデータの転送を終了し、リダンダンシ動作を終了する。
【００９４】
例えば、時刻ｔ１６の際に、ヒューズカウンタ回路１３でカウントしている転送数がある決まった数になると、信号FXDONEi及び信号FXDONEをLowからHighにする。
【００９５】
続いて、時刻ｔ１７の際に、信号REQをLowに固定し、ヒューズデータの転送を終了しリダンダンシ動作を終了する。
【００９６】
＜この実施形態に係る効果＞  
上記のように、この実施形態に係る半導体集積回路装置およびリダンダンシシステムによれば、少なくとも上記（１）乃至（４）と同様の効果が得られる。さらに、必要に応じて、本例のような構成を適用することが可能である。
【００９７】
[比較例（迂回データバス回路を備えない一例）]  
次に、上記第１、第２の実施形態と比較するために、比較例に係る半導体集積回路装置について、図１０を用いて説明する。この実施形態は、迂回データパス回路を備えない一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９８】
図示するように、比較例に係るヒューズボックスは、ヒューズとヒューズデータをラッチする回路からなるヒューズラッチ回路１２と、ヒューズデータの転送数を数えるヒューズカウンタ回路１３と、ヒューズデータの信号をコントロールする制御回路１５から構成されている。しかし、上記の実施形態において説明した迂回データパス回路１７を備えていない点で、上記の実施形態と相違している。
【００９９】
＜リダンダンシ動作＞  
この比較例に係るヒューズボックスのリダンダンシ動作は、以下の通りである。  
即ち、まず信号BPORがLowからHighに立ち上がることで信号RBがLowからHighに立ち上がり、これまでリセット状態であったヒューズカウンタ回路１３が通常状態となる。
【０１００】
続いて、信号FXOKがLowからHighに立ち上がることでヒューズボックスの動作が開始する。この際、信号FLOKがLowからHighに立ち上がり、ヒューズラッチ回路内でヒューズデータが読み出されてヒューズラッチ回路にデータ保持され、信号FLDONEをLowからHighにする。
【０１０１】
すると、信号REQがLowからHighになり、ヒューズデータの転送が開始される。まず、信号REQによってヒューズカウンタ回路内のカウント数を1つ回し、信号REQがそのまま信号REQ_FOUTとして出力される。
【０１０２】
信号REQ_FOUTは、ヒューズラッチ回路のクロック信号FCLKS/Dとして送られると同時にヒューズデータ送信回路に送られ、ヒューズデータを非同期式のデータとして信号FOUTS/D<0>及び信号FOUTS/D<1>で送信する。
【０１０３】
送信されたヒューズデータは、受信回路側で受け取り、次のヒューズデータ要求信号ACKS,ACKDを送る。要求信号を受け取ったコントロール回路は、再び信号REQにより、次のヒューズデータの転送を行う。この繰り返し動作により、次々とヒューズデータを転送していき、ヒューズカウンタ回路でカウントしている転送数がある決まった数になると信号FXDONEi及び信号FXDONEをLowからHighにして、信号REQをLowに固定し、ヒューズデータの転送を終了する。
【０１０４】
上記リダンダンシ動作のように、比較例に係るヒューズボックス１１０の構成では、必ずヒューズデータを非同期式のデータFOUTS/D<0>及び信号FOUTS/D<1>として送信しないと、次のヒューズデータ要求信号ACKS,ACKDを動作させることができない。そのため、ヒューズラッチ回路１２からのヒューズデータの転送は行うが、ヒューズボックス１１０からのヒューズデータの転送は行わないというヒューズデータの迂回動作を行うことができず、利便性が低減する。
【０１０５】
以上、第１，第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０６】
【図１】この発明の半導体集積回路装置およびリダンダンシシステムの一概要を説明するための全体構成図。
【図２】この発明の第１の実施形態に係る半導体集積回路装置の全体構成例を示す図。
【図３】第１の実施形態に係るヒューズラッチ回路を示す回路図。
【図４】第１の実施形態に係るヒューズラッチ回路の主要部（ヒューズ部）を示す回路図。
【図５】第１の実施形態に係るヒューズラッチ回路の動作を示すタイミングチャート図。
【図６】第１の実施形態に係る半導体集積回路装置のリダンダンシ動作を示すタイミングチャート図。
【図７】第２の実施形態に係る半導体集積回路装置の全体構成例を示す図。
【図８】第２の実施形態に係るヒューズカウンタ回路の構成例を示す図。
【図９】第２の実施形態に係る半導体集積回路装置のリダンダンシ動作を示すタイミングチャート図。
【図１０】比較例に係る半導体集積回路装置の全体構成例を示す図。
【符号の説明】
【０１０７】
１０…メモリマクロ、１１…ヒューズボックス、１２…ヒューズラッチ回路、１３…ヒューズカウンタ回路、１４…遅延回路、１５…制御回路、１６…転送回路、１７…迂回データパス回路、１８…切り替え回路、１９…ダミー転送回路、２０…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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