(57)【要約】【課題】設計、製造および検査の各工程において作業効率を向上し得る不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】不揮発性メモリでは、第１配線層ＬＹ２に形成されるビット線ＢＬ１によりコンタクトホールＣＨ１，ＣＨ３，ＣＨ５を介してセルトランジスタ２１〜２５の各ドレインＤ２１〜Ｄ２５を共通に接続し、このビット線ＢＬ１にバイアホールＶＨ１，ＶＨ３，ＶＨ５を介して接続可能に配置したビット線ＢＬ２を第２配線層ＬＹ４に形成する。また、第１配線層ＬＹ２に形成されるソース線ＳＬ１によりコンタクトホールＣＨ２，ＣＨ４，ＣＨ６を介してセルトランジスタ２１〜２５の各ソースＳ２１〜Ｓ２５を共通に接続し、このソース線ＳＬ１にバイアホールＶＨ２，ＶＨ４，ＶＨ６を介して接続可能に配置したソース線ＳＬ２を第２配線層ＬＹ４に形成する。【選択図】図１
2009094193.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主表面でチャネル形成領域を挟んで面方向対称に形成される第２導電型の第１ウェル領域および第２ウェル領域と、前記チャネル形成領域の前記主表面上にゲート酸化膜を介して形成される浮遊ゲートと、この浮遊ゲート上に酸化膜を介して形成される制御ゲートと、を備えたＭＯＳ構造を有する複数のメモリセルトランジスタを備えた不揮発性半導体記憶装置であって、
前記半導体基板に積層される第１の配線層に形成され前記複数のメモリセルトランジスタの前記第１ウェル領域に共通に接続される第１主配線と、
前記半導体基板に積層される第２の配線層に前記第１主配線に接続可能に配置され形成される第１副配線と、
前記半導体基板に積層される第３の配線層に形成され前記複数のメモリセルトランジスタの前記第２ウェル領域に共通に接続される第２主配線と、
前記半導体基板に積層される第４の配線層に前記第２主配線に接続可能に配置され形成される第２副配線と、を備え、
前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合には、前記第１主配線および前記第１副配線を接続する第１バイヤホールと、前記第２主配線および前記第２副配線を接続する第２バイヤホールと、を前記複数のメモリセルトランジスタごと対応して形成し、
前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には、書き込み対象となる前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することなく、書き込み対象とならない前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の配線層と前記第３の配線層とは同じ配線層であり、前記第２の配線層と前記第４の配線層とは同じ配線層であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
第１導電型の半導体基板の主表面でチャネル形成領域を挟んで面方向対称に形成される第２導電型の第１ウェル領域および第２ウェル領域と、前記チャネル形成領域の前記主表面上にゲート酸化膜を介して形成される浮遊ゲートと、この浮遊ゲート上に酸化膜を介して形成される制御ゲートと、を備えたＭＯＳ構造を有する複数のメモリセルトランジスタと、
前記半導体基板に積層される第１の配線層に形成され前記複数のメモリセルトランジスタの前記第１ウェル領域に共通に接続される第１主配線と、
前記半導体基板に積層される第２の配線層に前記第１主配線に接続可能に配置され形成される第１副配線と、
前記半導体基板に積層される第３の配線層に形成され前記複数のメモリセルトランジスタの前記第２ウェル領域に共通に接続される第２主配線と、
前記半導体基板に積層される第４の配線層に前記第２主配線に接続可能に配置され形成される第２副配線と、
を備えた不揮発性半導体記憶装置の製造方法であって、
前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合には、前記第１主配線および前記第１副配線を接続する第１バイヤホールと、前記第２主配線および前記第２副配線を接続する第２バイヤホールと、を前記複数のメモリセルトランジスタごと対応して形成するバイヤホール形成工程を含み、
前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には、書き込み対象となる前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することなく、書き込み対象とならない前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することにより前記データの書込むデータ書込工程を含み、
前記バイヤホール形成工程と前記データ書込工程とは、前記第１バイヤホールおよび前記第２バイヤホールを形成可能なマスクパターンの違いによって区別されることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１の配線層と前記第３の配線層とは同じ配線層であり、前記第２の配線層と前記第４の配線層とは同じ配線層であることを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記半導体基板上にキャパシタを形成する工程が含まれる場合、前記複数のメモリセルトランジスタは、この工程で同時に形成されることを特徴とする請求項３または４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置にデータを記憶させる方法として、ＥＥＰＲＯＭやフラッシュメモリのように浮遊ゲートを有するＭＯＳトランジスタに電気的にデータを書き込む方法と、マスクＲＯＭのようにウェハ工程中においてＭＯＳトランジスタを接続する配線の有無によりデータを書き込む方法あるいは製造工程中においてＭＯＳトランジスタの閾値電圧を読出し時のゲート電圧よりも高く設定するなどしてデータを書き込む方法がある。
【０００３】
例えば、ＥＥＰＲＯＭやフラッシュメモリの一例として、下記特許文献１に開示される不揮発性半導体記憶装置およびその製造方法があり、またマスクＲＯＭの一例として、下記特許文献２に開示されるマスクＲＯＭがある。
【特許文献１】特開平９−１２９７５５号公報
【特許文献２】特開平１１−２３２８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、このようなＥＥＰＲＯＭやフラッシュメモリとマスクＲＯＭとは、メモリセルを構成するＭＯＳトランジスタ（以下「メモリセルトランジスタ」という）の構成が異なることから、たとえワード線やビット線の構成等が同じ仕様であっても、これらを同じ半導体製造プロセスで製造することはできない。また、ＥＥＰＲＯＭやフラッシュメモリは、電気的にデータを書き込んだり消去したりすることが可能である一方で、マスクＲＯＭは製造工程中でデータが書き込まれてそれを後で書き換えたり消去することができないことから、両者を同じ検査工程で検査することもできない。
【０００５】
このため、予めデータが書き込まれているか否かの違いで他の仕様が同じであっても、製造工程においてはそれぞれ専用のフォトマスク等を複数枚用意する必要があり、また検査工程においても異なる工程で検査しなければならず、回路設計やフォトマスクあるいは検査工程の段取り等をそれぞれ個別に準備する必要があり、設計、製造および検査の各工程において作業効率が悪いという問題がある。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、設計、製造および検査の各工程において作業効率を向上し得る不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、特許請求の範囲に記載の請求項１の不揮発性半導体記憶装置では、第１導電型の半導体基板の主表面でチャネル形成領域を挟んで面方向対称に形成される第２導電型の第１ウェル領域および第２ウェル領域と、前記チャネル形成領域の前記主表面上にゲート酸化膜を介して形成される浮遊ゲートと、この浮遊ゲート上に酸化膜を介して形成される制御ゲートと、を備えたＭＯＳ構造を有する複数のメモリセルトランジスタを備えた不揮発性半導体記憶装置であって、前記半導体基板に積層される第１の配線層に形成され前記複数のメモリセルトランジスタの前記第１ウェル領域に共通に接続される第１主配線と、前記半導体基板に積層される第２の配線層に前記第１主配線に接続可能に配置され形成される第１副配線と、前記半導体基板に積層される第３の配線層に形成され前記複数のメモリセルトランジスタの前記第２ウェル領域に共通に接続される第２主配線と、前記半導体基板に積層される第４の配線層に前記第２主配線に接続可能に配置され形成される第２副配線と、を備え、前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合には、前記第１主配線および前記第１副配線を接続する第１バイヤホールと、前記第２主配線および前記第２副配線を接続する第２バイヤホールと、を前記複数のメモリセルトランジスタごと対応して形成し、前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には、書き込み対象となる前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することなく、書き込み対象とならない前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することを技術的特徴とする。
【０００８】
特許請求の範囲に記載の請求項２の不揮発性半導体記憶装置では、請求項１記載の不揮発性半導体記憶装置において、前記第１の配線層と前記第３の配線層とは同じ配線層であり、前記第２の配線層と前記第４の配線層とは同じ配線層であることを技術的特徴とする。
【０００９】
上記目的を達成するため、特許請求の範囲に記載の請求項３不揮発性半導体記憶装置の製造方法では、第１導電型の半導体基板の主表面でチャネル形成領域を挟んで面方向対称に形成される第２導電型の第１ウェル領域および第２ウェル領域と、前記チャネル形成領域の前記主表面上にゲート酸化膜を介して形成される浮遊ゲートと、この浮遊ゲート上に酸化膜を介して形成される制御ゲートと、を備えたＭＯＳ構造を有する複数のメモリセルトランジスタと、前記半導体基板に積層される第１の配線層に形成され前記複数のメモリセルトランジスタの前記第１ウェル領域に共通に接続される第１主配線と、前記半導体基板に積層される第２の配線層に前記第１主配線に接続可能に配置され形成される第１副配線と、前記半導体基板に積層される第３の配線層に形成され前記複数のメモリセルトランジスタの前記第２ウェル領域に共通に接続される第２主配線と、前記半導体基板に積層される第４の配線層に前記第２主配線に接続可能に配置され形成される第２副配線と、を備えた不揮発性半導体記憶装置の製造方法であって、前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合には、前記第１主配線および前記第１副配線を接続する第１バイヤホールと、前記第２主配線および前記第２副配線を接続する第２バイヤホールと、を前記複数のメモリセルトランジスタごと対応して形成するバイヤホール形成工程を含み、前記メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には、書き込み対象となる前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することなく、書き込み対象とならない前記メモリセルトランジスタに対応する前記第１バイヤホールまたは前記第２バイヤホールを形成することにより前記データの書込むデータ書込工程を含み、前記バイヤホール形成工程と前記データ書込工程とは、前記第１バイヤホールおよび前記第２バイヤホールを形成可能なマスクパターンの違いによって区別されることを技術的特徴とする。
【００１０】
特許請求の範囲に記載の請求項４不揮発性半導体記憶装置の製造方法では、請求項３記載の不揮発性半導体記憶装置の製造方法において、前記第１の配線層と前記第３の配線層とは同じ配線層であり、前記第２の配線層と前記第４の配線層とは同じ配線層であることを技術的特徴とする。
【００１１】
特許請求の範囲に記載の請求項５不揮発性半導体記憶装置の製造方法では、請求項３または４記載の不揮発性半導体記憶装置の製造方法において、前記半導体基板上にキャパシタを形成する工程が含まれる場合、前記複数のメモリセルトランジスタは、この工程で同時に形成されることを技術的特徴とする。
【発明の効果】
【００１２】
請求項１の発明では、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）には、第１主配線および第１副配線を接続する第１バイヤホールと、第２主配線および第２副配線を接続する第２バイヤホールと、を複数のメモリセルトランジスタごと対応して形成する。このため、データの書込み時には、第１主配線または第２主配線を使用して浮遊ゲートに電荷を注入することにより書き込み対象となるメモリセルトランジスタの閾値電圧を所定電圧以上に設定できるので、当該メモリセルトランジスタに対するデータの書込みが可能となる。これに対し、データの読出し時には、読み出し対象となるメモリセルトランジスタの制御ゲートに所定電圧以下のゲート電圧を印加することにより、閾値電圧の設定状態による当該メモリセルトランジスタのオンオフ動作を第１副配線または第２副配線に電流が流れるか否かにより把握することができるので、この電流により当該メモリセルトランジスタに記憶されたデータの読み出すことが可能となる。また、データの消去時には、消去対象となるメモリセルトランジスタの制御ゲートに、第１主配線または第２主配線の電位よりも低いゲート電圧を印加して浮遊ゲートから電荷を第１主配線または第２主配線側に引き抜くことにより、当該メモリセルトランジスタの閾値電圧を所定電圧未満にするので、当該メモリセルトランジスタに対するデータの消去が可能となる。
【００１３】
一方、メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）には、複数のメモリセルトランジスタの浮遊ゲートに電荷を注入して制御ゲートに印加される電圧よりも閾値電圧を低く設定するとともに書き込み対象となるメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを形成することなく、書き込み対象とならないメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを形成する。このため、データの読出し時には、読み出し対象となるメモリセルトランジスタの制御ゲートに閾値電圧以上のゲート電圧を印加しても、当該メモリセルトランジスタに対応した第１バイヤホールまたは第２バイヤホールが形成されていないときには、第１副配線または第２副配線に電流が流れず、第１バイヤホールまたは第２バイヤホールが形成されているときには第１副配線または第２副配線に電流が流れるので、このような電流の有無により当該メモリセルトランジスタにデータを記憶させることが可能となり、また記憶されたデータの読み出すことが可能となる。
【００１４】
これにより、当該不揮発性半導体記憶装置の設計工程においては、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）には、第１バイヤホールおよび第２バイヤホールを全て形成すれば良いし、またメモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）には、データを書き込むメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを除いて他のメモリセルトランジスタに対応する第１バイヤホールおよび第２バイヤホールを全て形成すれば良いので、例えば、ＥＥＰＲＯＭやフラッシュメモリの回路とマスクＲＯＭの回路との違いを、第１，第２バイヤホールの有無の違いにより吸収することができる。したがって、これらの回路設計を容易にすることから、設計工程における作業効率を向上することができる。
【００１５】
また、当該不揮発性半導体記憶装置の製造工程においては、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）には、第１バイヤホールおよび第２バイヤホールを全て形成可能なフォトマスクを用意すれば良いし、またメモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）には、データを書き込むメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを除いて他のメモリセルトランジスタに対応する第１バイヤホールおよび第２バイヤホールを全て形成可能なフォトマスクを用意すれば良いので、例えば、ＥＥＰＲＯＭやフラッシュメモリの製造とマスクＲＯＭの製造との違いを、第１，第２バイヤホールの形成を制御可能なフォトマスクの種類により吸収することができる。したがって、これらの半導体製造プロセスの内バイヤホールのフォトマスクのみの変更であり、加工工程は全てを共用化できることから、製造工程における作業効率を向上することができる。
【００１６】
さらに、当該不揮発性半導体記憶装置の検査工程においては、複数のメモリセルトランジスタが浮遊ゲートを備えたＭＯＳ構造を有するので、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）およびメモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）のいずれにおいても、例えば、浮遊ゲートを中和する工程やメモリセルトランジスタ以外の回路機能を検査する工程等が必要となる一方で、メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には、データの書換機能を検査する工程等のデータの書込みや消去に関する検査工程の必要がなくなる。これにより、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合の検査工程をベースにして、メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には不要となるデータの書込みや消去に関する検査工程を省略して飛ばせば良いので、例えば、ＥＥＰＲＯＭやフラッシュメモリの検査とマスクＲＯＭの検査との違いを、検査項目の有無により吸収することができる。したがって、検査ラインを共通にできるので、検査工程の段取り等における省力化から、検査工程における作業効率を向上することができる。
【００１７】
請求項２の発明では、第１の配線層と第３の配線層とを同じ配線層にし、また第２の配線層と第４の配線層とを同じ配線層にすることで、配線層の総数が減少するため、製造工程の削減やそれに伴う製造コストの削減が可能となる。また、配線層の総数が減少することにより当該不揮発性半導体記憶装置の厚さ（高さ）を薄く（低く）することができる。
【００１８】
請求項３の発明では、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）に第１バイヤホールおよび第２バイヤホールを形成するバイヤホール形成工程と、メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）に書き込み対象となるメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを形成することなく、書き込み対象とならない前記メモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを形成するデータ書込工程とは、第１バイヤホールおよび第２バイヤホールを形成可能なマスクパターンの違いによって区別される。これにより、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合には、第１バイヤホールおよび第２バイヤホールを全て形成可能なフォトマスクを用意すれば良いし、またメモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には、データを書き込むメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを除いて他のメモリセルトランジスタに対応する第１バイヤホールおよび第２バイヤホールを全て形成可能なフォトマスクを用意すれば良いので、例えば、ＥＥＰＲＯＭやフラッシュメモリの製造とマスクＲＯＭの製造との違いを、第１，第２バイヤホールの形成を制御可能なフォトマスクの種類により吸収することができる。したがって、これらの半導体製造プロセスの前述請求項１と同様に共用化できることから、製造工程における作業効率を向上することができる。
【００１９】
また、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）には、バイヤホール形成工程により、第１主配線および第１副配線を接続する第１バイヤホールと、第２主配線および第２副配線を接続する第２バイヤホールと、を複数のメモリセルトランジスタごと対応して形成する。このため、データの書込み時には、第１主配線または第２主配線を使用して浮遊ゲートに電荷を注入することにより書き込み対象となるメモリセルトランジスタの閾値電圧を所定電圧以上に設定できるので、当該メモリセルトランジスタに対するデータの書込みが可能となる。これに対し、データの読出し時には、読み出し対象となるメモリセルトランジスタの制御ゲートに所定電圧以下のゲート電圧を印加することにより、閾値電圧の設定状態による当該メモリセルトランジスタのオンオフ動作を第１副配線または第２副配線に電流が流れるか否かにより把握することができるので、この電流により当該メモリセルトランジスタに記憶されたデータの読み出すことが可能となる。また、データの消去時には、消去対象となるメモリセルトランジスタの制御ゲートに、第１主配線または第２主配線の電位よりも低いゲート電圧を印加して浮遊ゲートから電荷を第１主配線または第２主配線側に引き抜くことにより、当該メモリセルトランジスタの閾値電圧を所定電圧未満にするので、当該メモリセルトランジスタに対するデータの消去が可能となる。
【００２０】
一方、メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）には、データ書込工程により、書き込み対象となるメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを形成しない。このため、複数のメモリセルトランジスタの浮遊ゲートに電荷が注入されて制御ゲートに印加される電圧よりも閾値電圧が低く設定されているとき、データの読出し時には、読み出し対象となるメモリセルトランジスタの制御ゲートに閾値電圧以上のゲート電圧を印加しても、当該メモリセルトランジスタに対応した第１バイヤホールまたは第２バイヤホールが形成されていないときには、第１副配線または第２副配線に電流が流れず、第１バイヤホールまたは第２バイヤホールが形成されているときには第１副配線または第２副配線に電流が流れるので、この電流により当該メモリセルトランジスタに記憶されたデータの読み出すことが可能となる。
【００２１】
これにより、当該不揮発性半導体記憶装置の設計工程においては、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）には、バイヤホール形成工程により、第１バイヤホールおよび第２バイヤホールを全て形成するように設定すれば良いし、またメモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）には、データ書込工程により、データを書き込むメモリセルトランジスタに対応する第１バイヤホールまたは第２バイヤホールを除いて他のメモリセルトランジスタに対応する第１バイヤホールおよび第２バイヤホールを全て形成するように設定すれば良いので、例えば、ＥＥＰＲＯＭやフラッシュメモリの回路とマスクＲＯＭの回路との違いを、第１，第２バイヤホールの有無の違いにより吸収することができる。したがって、これらの回路設計を容易にすることから、設計工程における作業効率を向上することができる。
【００２２】
また、当該不揮発性半導体記憶装置の検査工程においては、複数のメモリセルトランジスタが浮遊ゲートを備えたＭＯＳ構造を有するので、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合（例えば、ＥＥＰＲＯＭやフラッシュメモリを構成する場合）およびメモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合（例えばマスクＲＯＭを構成する場合）のいずれにおいても、例えば、浮遊ゲートを中和する工程やメモリセルトランジスタ以外の回路機能を検査する工程等が必要となる一方で、メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には、データの書換機能を検査する工程等のデータの書込みや消去に関する検査工程の必要がなくなる。これにより、メモリセルトランジスタにより記憶されるデータを電気的に書き換え可能に構成する場合の検査工程をベースにして、メモリセルトランジスタにより記憶されるデータを電気的に書き換え不能に構成する場合には不要となるデータの書込みや消去に関する検査工程を省略して飛ばせば良いので、例えば、ＥＥＰＲＯＭやフラッシュメモリの検査とマスクＲＯＭの検査との違いを、検査項目の有無により吸収することができる。したがって、検査ラインを共通にできるので、検査工程の段取り等における省力化から、検査工程における作業効率を向上することができる。
【００２３】
請求項４の発明では、第１の配線層と第３の配線層とを同じ配線層にし、また第２の配線層と第４の配線層とを同じ配線層にすることで、配線層の総数が減少するため、製造工程の削減やそれに伴う製造コストの削減が可能となる。また、配線層の総数が減少することにより当該不揮発性半導体記憶装置の厚さ（高さ）を薄く（低く）することができる。
【００２４】
請求項５の発明では、半導体基板上にキャパシタを形成する工程が含まれる場合、複数のメモリセルトランジスタはこの工程で同時に形成される。これにより、例えば、このようなキャパシタを必要とするアナログ回路等がメモリトランジスタの形成される半導体基板上に形成される場合には、当該キャパシタを形成する工程を経るときにメモリトランジスタを同工程により同時に形成することができるので、メモリトランジスタを形成するために新たな半導体製造プロセスを追加する必要がなくなる。したがって、製造コストの上昇を抑制しつつ、これまでに述べたように、設計、製造および検査の各工程において作業効率を向上することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の不揮発性半導体記憶装置を不揮発性メモリに適用した実施形態について各図を参照して説明する。まず、不揮発性メモリの構成例を第１実施形態〜第３実施形態として説明する。
［第１実施形態］
図１(A) に示すように、第１実施形態に係る不揮発性メモリは、メモリセルトランジスタ（以下「セルトランジスタ」という）として、浮遊ゲートとこの浮遊ゲートにゲート酸化膜を介して形成される制御ゲートとを備えたＭＯＳ構造を有するＭＯＳトランジスタを直列に接続して構成するもので、図１(A) にはそのうちの５つのセルトランジスタ２１，２２，２３，２４，２５が代表的に図示されている。なお、図１(A) に示す一点鎖線内の回路を具体的に構成し配線した半導体基板平面上のレイアウト例が図２(A) に示されている。また、図２(B) には、図２(A) に示す２Ｂ−２Ｂ線（一点鎖線）断面図が示されている。
【００２６】
図２(A) に示すように、これらのセルトランジスタ２１〜２５は、Ｐ導電型（第１導電型）のシリコン基板（半導体基板）２０の主表面に形成されており、例えば、セルトランジスタ２１の場合には、図２(B) に示すように、その表層（主表面）にＮ導電型のドレイン拡散領域（第２導電型の第１ウェル）Ｄ２１とＮ導電型のソース拡散領域（第２導電型の第２ウェル）Ｓ２１とが所定間隔のチャネル形成領域を隔てて面方向に対称に形成されている。そして、このチャネル形成領域上にあたるシリコン基板２０の表面には、ゲート酸化膜（７０Å〜２００Åのトンネル膜）ＧＸ２１を介して浮遊ゲートＦＧ２１が形成され、さらにこの浮遊ゲートＦＧ２１上には層間絶縁層ＩＬ２１を介して制御ゲートＣＧ２３が形成されている。なお、ゲート酸化膜ＧＸ２１は電気的な消去を行わないＥＰＲＯＭの場合はトンネル膜である必要はない。その際の膜厚は２００Å以上例えば３５０Å等でも構わない。
【００２７】
セルトランジスタ２２〜２５もセルトランジスタ２１と同様に構成されている（例えば、図２(A) に示される符号ＦＧ２２，ＣＧ２２はセルトランジスタ２２の浮遊ゲート、制御ゲートを示し、また同図に示される符号ＦＧ２３，ＣＧ２３はセルトランジスタ２３の浮遊ゲート、制御ゲートを示す）。図２(A) に示す符号Ｓ・Ｄは、シリコン基板２０におけるソースおよびドレインの拡散層の範囲例を示す。
【００２８】
このように構成されるセルトランジスタ２１〜２５は、ドレインにビット線ＢＬ１、またソースにソース線ＳＬ１、がそれぞれコンタクトホールを介して接続されている。また、制御ゲートＣＧ２１にワード線ＷＬ１が接続されている。例えば、セルトランジスタ２１のドレインＤ２１は、コンタクトホールＣＨ１を介してビット線ＢＬ１に接続されている。同様に、セルトランジスタ２２，２３のドレインＤ２２，Ｄ２３は、コンタクトホールＣＨ３を介してビット線ＢＬ１に接続され、またセルトランジスタ２４，２５のドレインは、コンタクトホールＣＨ５を介してビット線ＢＬ１に接続されている。
【００２９】
また、セルトランジスタ２１，２２のソースＳ２１，Ｓ２２は、コンタクトホールＣＨ２を介してソース線ＳＬ１に接続されている。同様に、セルトランジスタ２３，２４のソースＳ２３，Ｓ２４は、コンタクトホールＣＨ４を介してソース線ＳＬ１に接続され、またセルトランジスタ２５のソースＳ２５は、コンタクトホールＣＨ６を介してソース線ＳＬ１に接続されている。セルトランジスタ２２〜２５の制御ゲートＣＧ２２〜ＣＧ２５には、それぞれワード線ＷＬ２〜ＷＬ５が対応して接続されている。
【００３０】
このようにセルトランジスタ２１〜２５の各ドレインに共通に接続されるビット線ＢＬ１や各ソースに共通に接続されるソース線ＳＬ１は、例えばアルミニウムからなるアルミ配線であり、いずれも第１配線層ＬＹ２に形成されている。例えば、図２(A) に示す平面レイアウト例では、図２(B) に示すように、シリコン基板２０である基板層ＬＹ０の上に積層して形成されるコンタクト形成層ＬＹ１を介して位置する第１配線層ＬＹ２に、ビット線ＢＬ１およびソース線ＳＬ１が積層されて形成されている。なお、コンタクトホールＣＨ１〜ＣＨ６は、コンタクト形成層ＬＹ１にそれぞれ形成されている。
【００３１】
本第１実施形態に係る不揮発性メモリでは、このようなビット線ＢＬ１やソース線ＳＬ１のほかに、これらに並行して別の配線層に形成されるビット線ＢＬ２およびソース線ＳＬ２を備えている。即ち、図１(A) に示すように、ビット線ＢＬ１と同様に、セルトランジスタ２１のドレインＤ２１にバイアホールＶＨ１を介し、またセルトランジスタ２２、２３のドレインＤ２２，Ｄ２３にバイアホールＶＨ３を介し、さらにセルトランジスタ２４，２５のドレインＤ２４，Ｄ２５にバイアホールＶＨ５を介して、ビット線ＢＬ２がそれぞれ接続され、このビット線ＢＬ２は、前述したビット線ＢＬ１が形成される第１配線層ＬＹ２とは異なる第２配線層ＬＹ４に形成されている。
【００３２】
また、ソース線ＳＬ１と同様に、セルトランジスタ２１，２２のソースＳ２１，Ｓ２２にバイアホールＶＨ２を介し、またセルトランジスタ２３、２４のソースＳ２３，Ｓ２４にバイアホールＶＨ４を介し、さらにセルトランジスタ２５のソースＳ２５にバイアホールＶＨ６を介して、ソース線ＳＬ２がそれぞれ接続され、ソース線ＳＬ１が形成される第１配線層ＬＹ２とは異なる第２配線層ＬＹ４に形成されている。
【００３３】
これらのバイアホールＶＨ１〜ＶＨ６は、図１(A) に示すように、回路上ではビット線ＢＬ１とビット線ＢＬ２との間に介在しているが、シリコン基板２０のレイアウトでは、図２(A) に示すように、例えばバイアホールＶＨ１はコンタクトホールＣＨ１の近傍に、というように、それぞれ特定のコンタクトホールの近傍に配置されている。
【００３４】
即ち、セルトランジスタ２１のドレインＤ２１に接続されるコンタクトホールＣＨ１に対しては、他のバイアホールＶＨ２〜ＶＨ６のいずれよりも短い配線長で接続可能な位置にバイアホールＶＨ１が配置されている。同様に、セルトランジスタ２２，２３のドレインＤ２２，Ｄ２３に接続されるコンタクトホールＣＨ３に対してはバイアホールＶＨ３、セルトランジスタ２４，２５のドレインＤ２４，Ｄ２５に接続されるコンタクトホールＣＨ５に対してはバイアホールＶＨ５、がそれぞれ他のバイアホールよりも最短の配線長でコンタクトホールに接続できるように配置されている。
【００３５】
また、同様に、セルトランジスタ２１，２２のソースＳ２１，Ｓ２２に接続されるコンタクトホールＣＨ２に対してはバイアホールＶＨ２、セルトランジスタ２３，２４のソースＳ２３，Ｓ２４に接続されるコンタクトホールＣＨ４に対してはバイアホールＶＨ４、セルトランジスタ２５のソースＳ２５に接続されるコンタクトホールＣＨ６に対してはバイアホールＶＨ６、がそれぞれ他のバイアホールよりも最短の配線長でコンタクトホールに接続できるように配置されている。以下、コンタクトホールＣＨｘと最短の配線長で接続可能な位置に配置されるバイアホールＶＨｘのことを（ｘは１〜６の整数）、「コンタクトホールＣＨｘに対応する（対応した）バイアホールＶＨｘ」という。
【００３６】
このようなバイアホールＶＨ１〜ＶＨ６は、例えば図２(A) に示す平面レイアウト例では、図２(C) に示すように、前述した第１配線層ＬＹ２の上に積層されて形成されるバイヤ形成層ＬＹ３に形成されており、このバイヤ形成層ＬＹ３の上に前述したビット線ＢＬ２やソース線ＳＬ２がそれぞれ積層されて形成されている。なお、図２(C) には、図２(A) に示す２Ｃ−２Ｃ線（二点鎖線）断面が示されている。
【００３７】
なお、ビット線ＢＬ１は特許請求の範囲に記載の「第１主配線」、ビット線ＢＬ２は特許請求の範囲に記載の「第１副配線」、ソース線ＳＬ１は特許請求の範囲に記載の「第２主配線」、ソース線ＳＬ２は特許請求の範囲に記載の「第２副配線」、にそれぞれ相当し得るものである。また、第１配線層ＬＹ２は特許請求の範囲に記載の「第１の配線層」および「第３の配線層」、第２配線層ＬＹ４は特許請求の範囲に記載の「第２の配線層」および「第４の配線層」に相当し得るものである。さらに、バイアホールＶＨ１，ＶＨ３，ＶＨ５は、特許請求の範囲に記載の「第１バイアホール」、バイアホールＶＨ２，ＶＨ４，ＶＨ６は、特許請求の範囲に記載の「第２バイアホール」、にそれぞれ相当し得るものである。
【００３８】
このように本第１実施形態に係る不揮発性メモリを構成することによって、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合、つまり当該不揮発性メモリをＥＥＰＲＯＭやフラッシュメモリ（以下「ＥＥＰＲＯＭ等」という）として構成する場合には、これまで図１(A) および図２を参照して説明したように、ビット線ＢＬ１とビット線ＢＬ２とを接続するバイアホールＶＨ１，ＶＨ３，ＶＨ５や、ソース線ＳＬ１とソース線ＳＬ２とを接続するバイアホールＶＨ２，ＶＨ４，ＶＨ６を、セルトランジスタ２１〜２５に接続されるそれぞれのコンタクトホールＣＨ１〜ＣＨ６に対応して形成する。
【００３９】
これに対して、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合、つまり当該不揮発性メモリをマスクＲＯＭとして構成する場合には、例えば、図１(B) および図３に示すように、例えば、書き込み対象となるセルトランジスタ２１のドレインＤ２１に接続されているコンタクトホールＣＨ１に対応するバイアホールＶＨ１を形成することなく（図１(B) に示す破線α内）、それ以外のバイアホールＶＨ２〜ＶＨ６を形成する。なお、この場合における図２(A) に対応する平面レイアウト図は図３(A) に、また図２(B) および図２(C) に対応する断面図は図３(B) および図３(C) にそれぞれ示されている。
【００４０】
＜データの書込み（不揮発性メモリが書き換え可能に構成される場合）＞
これにより、当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合には、データの書込み時においては、図４(A) に示すように、例えば、書き込み対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１のソースＳ２１をソース線ＳＬ１を介して０Ｖに設定するとともにビット線ＢＬ１を介してドレインＤ２１に６Ｖ、またワード線ＷＬ１を介して制御ゲートＣＧ２１に１０Ｖ、をそれぞれ印加する。なお、ビット線ＢＬ２およびソース線ＳＬ２は開放状態（ＯＰＥＮ）にし、また他のセルトランジスタ２２〜２５のワード線ＷＬ２〜ＷＬ５をそれぞれ０Ｖに設定する。これにより、ソースＳ２１からドレインＤ２１に向かって電子が移動しそのうちの一部の電子が高エネルギー状態にあるホットエレクトロンとして浮遊ゲートＦＧ２１に注入されて、読み出し時に印加される制御ゲート電圧（例えば５Ｖ）よりも高い電圧に当該セルトランジスタ２１の閾値電圧Ｖｔが設定される（以下「Ｖｔ＝Ｈ」という）。つまり、当該セルトランジスタ２１が読み出し時においてもオフ状態を維持するため、ソース線ＳＬ１には電流が流れることなく、この状態を「１」と定義したデータの書込みが完了する。
【００４１】
＜データの書込み（不揮発性メモリが書き換え不能に構成される場合）＞
一方、当該不揮発性メモリがマスクＲＯＭとして構成される場合には、データの書込みは、前述したように、書き込み対象となるセルトランジスタ２１等に接続されるコンタクトホールＣＨ１等に対応するバイアホールＶＨ１等を形成しないことにより行われる。図４(B) に示すように、例えば書き込み対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１のドレインＤ２１に接続されるコンタクトホールＣＨ１に対応するバイアホールＶＨ１を形成することなく、他のバイアホールＶＨ２〜ＶＨ６を形成する。これにより、当該セルトランジスタ２１のドレインＤ２１とビット線ＢＬ２との電気的な接続が断たれるため、閾値電圧Ｖｔ＝Ｈに設定されたのと同様のオフ状態となり当該セルトランジスタ２１に対するデータ「１」の書込みが完了する。
【００４２】
なお、不揮発性メモリが書き込み可能・不能のいずれの場合も、各セルトランジスタの浮遊ゲートは、後述するように、製造工程中の浮遊ゲート中和工程において、閾値電圧Ｖｔが読み出し時に印加される制御ゲート電圧（例えば５Ｖ）よりも低い電圧に設定される（以下「Ｖｔ＝Ｌ」という）。このため、上述した例では、書き込みの対象とならないセルトランジスタ２２〜２５は、いずれも読み出し時に制御ゲートＣＧ２２〜ＣＧ２５に印加される制御ゲート電圧（例えば５Ｖ）により、オフ状態からオン状態に移行するため、ソース線ＳＬ１等に電流が流れる状態を「０」と定義したデータが書き込まれている。
【００４３】
＜データの読出し（不揮発性メモリが書き換え可能に構成される場合）＞
また、当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合、データの読出し時においては、図５(A) に示すように、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１が接続されるワード線ＷＬ１に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ２〜ＷＬ５は０Ｖに設定する。また、ビット線ＢＬ２に電圧Ｖ１、例えば１Ｖを印加しソース線ＳＬ１にビット線ＢＬ２の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。すると、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２は開放状態（ＯＰＥＮ）に設定する。
【００４４】
同様に、図５(C) に示すように、例えば、読み出し対象をセルトランジスタ２３にしたときには、当該セルトランジスタ２３の制御ゲートＣＧ２３が接続されるワード線ＷＬ３に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ１，ＷＬ２，ＷＬ４，ＷＬ５は０Ｖに設定する。また、ビット線ＢＬ２に電圧Ｖ１、例えば１Ｖを印加しソース線ＳＬ１にビット線ＢＬ２の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。すると、当該セルトランジスタ２３の制御ゲートＣＧ２３は５Ｖ、ドレインＤ２３は１Ｖ、ソースＳ２３は０Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２は開放状態（ＯＰＥＮ）に設定する。
【００４５】
これにより、例えば図４(A) を参照して説明した例では、セルトランジスタ２１の閾値電圧Ｖｔは、読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも高い電圧Ｖｔ＝Ｈに設定されているので、制御ゲート電圧Ｖcgが制御ゲートＣＧ２１に印加されても当該セルトランジスタ２１はオン状態にはならずにソース線ＳＬ１には電流が流れない。このため、先の定義では、当該セルトランジスタ２１からデータ「１」が読み出される。これに対し、セルトランジスタ２３の閾値電圧Ｖｔは、読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも低い電圧Ｖｔ＝Ｌに設定されているので、制御ゲート電圧Ｖcgが制御ゲートＣＧ２３に印加されると当該セルトランジスタ２３がオフ状態からオン状態に移行してソース線ＳＬ１に電流が流れる。このため、先の定義では、当該セルトランジスタ２３からデータ「０」が読み出される。
【００４６】
また、データの読出し時においては、図５(B) に示すように、例えば読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときには、電圧Ｖ２と電圧Ｖ１の電位を逆転させて印加する。即ち、ビット線ＢＬ１に電圧Ｖ１、例えば０Ｖを印加しソース線ＳＬ２にビット線ＢＬ１の電圧Ｖ１よりも高い電圧Ｖ２、例えば１Ｖを印加する。また当該セルトランジスタ２２の制御ゲートＣＧ２２が接続されるワード線ＷＬ２に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ１，ＷＬ３〜ＷＬ５は０Ｖに設定する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は０Ｖ、ソースＳ２２は１Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２は開放状態（ＯＰＥＮ）に設定する。
【００４７】
同様に、図５(D) に示すように、例えば、読み出し対象をセルトランジスタ２４にしたときには、当該セルトランジスタ２４の制御ゲートＣＧ２４が接続されるワード線ＷＬ４に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ１〜ＷＬ３，ＷＬ５は０Ｖに設定する。また、ビット線ＢＬ１に電圧Ｖ１、例えば０Ｖを印加しソース線ＳＬ２にビット線ＢＬ１の電圧Ｖ１よりも高い電圧Ｖ２、例えば１Ｖを印加する。すると、当該セルトランジスタ２４の制御ゲートＣＧ２４は５Ｖ、ドレインＤ２４は０Ｖ、ソースＳ２４は１Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２は開放状態（ＯＰＥＮ）に設定する。
【００４８】
これにより、例えば図４(A) を参照して説明した例では、セルトランジスタ２２，２４の閾値電圧Ｖｔは、いずれも読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも低い電圧Ｖｔ＝Ｌに設定されているので、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２に印加されると当該セルトランジスタ２２がオフ状態からオン状態に移行してビット線ＢＬ１に電流が流れる。同様に、制御ゲート電圧Ｖcgが制御ゲートＣＧ２４に印加されると当該セルトランジスタ２４がオフ状態からオン状態に移行してビット線ＢＬ１に電流が流れる。このため、先の定義では、これらのセルトランジスタ２２，２４からデータ「０」が読み出される。
【００４９】
なお、このように隣接するセルトランジスタ２２を読み出し対象とする場合、電圧Ｖ２の電位と電圧Ｖ１の電位を逆転させて印加することによりビット線ＢＬ１から電流が出力されるのは、前述したように、これらのセルトランジスタのドレインとソースとがチャネル形成領域を挟んで左右対称（面方向対象）に形成されており、印加する電位が高い方がドレイン、低い方がソースとして機能するからである。以下、不揮発性メモリが書き換え不能に構成される場合のデータの読出しにおいても同様である。
【００５０】
＜データの読出し（不揮発性メモリが書き換え不能に構成される場合）＞
一方、当該不揮発性メモリがマスクＲＯＭとして構成される場合も、データの読出し時においては、前述したＥＥＰＲＯＭ等として構成される場合と同様に、図６(A) に示すように、各電圧が印加される。すると、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。同様に、図６(C) に示すように、例えば、読み出し対象をセルトランジスタ２３にしたときには、当該セルトランジスタ２３の制御ゲートＣＧ２３は５Ｖ、ドレインＤ２３は１Ｖ、ソースＳ２３は０Ｖ、にそれぞれ設定される。
【００５１】
これにより、例えば図４(B) を参照して説明した例では、セルトランジスタ２１については、読み出し時の制御ゲート電圧Ｖcgを印加しても、当該セルトランジスタ２１のドレインＤ２１とビット線ＢＬ２とは電気的に接続されていないので（図６(A) に示す破線α内）、ソース線ＳＬ１には電流が流れない。このため、先の定義では、当該セルトランジスタ２１からデータ「１」が読み出される。これに対し、セルトランジスタ２３については、当該セルトランジスタ２３のドレインＤ２３とビット線ＢＬ２とは電気的に接続されているので（図６(C) に示す破線γ内）、制御ゲート電圧Ｖcgが制御ゲートＣＧ２３に印加されると当該セルトランジスタ２３がオフ状態からオン状態に移行してソース線ＳＬ１に電流が流れる。このため、先の定義では、当該セルトランジスタ２３からデータ「０」が読み出される。
【００５２】
また、データの読出し時においては、図６(B) に示すように、例えば、読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときも、前述したＥＥＰＲＯＭ等として構成される場合と同様に、電圧Ｖ２と電圧Ｖ１の電位を逆転させて印加する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は０Ｖ、ソースＳ２２は１Ｖ、にそれぞれ設定される。同様に、図６(D) に示すように、例えば読み出し対象をセルトランジスタ２４にしたときには、当該セルトランジスタ２４の制御ゲートＣＧ２４は５Ｖ、ドレインＤ２４は０Ｖ、ソースＳ２４は１Ｖ、にそれぞれ設定される。
【００５３】
これにより、例えば図４(B) を参照して説明した例では、セルトランジスタ２２，２４については、いずれもソースＳ２２，Ｓ２４とソース線ＳＬ２とは電気的に接続されているので（図６(B) に示す破線β内、図６(D) に示す破線δ内）、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２，ＣＧ２４に印加されると当該セルトランジスタ２２，２４がオフ状態からオン状態に移行してビット線ＢＬ１に電流が流れる。このため、先の定義では、当該セルトランジスタ２２，２４からデータ「０」が読み出される。
【００５４】
不揮発性メモリが書き込み可能・不能のいずれの場合においても、このようにビット線ＢＬ１やソース線ＳＬ１に流れる電流の有無を順次検出することによって、セルトランジスタ２１〜２５において記憶されているデータの読み出しが順次行われる。
【００５５】
なお、このようなビット線ＢＬ２やソース線ＳＬ２に対する電圧の印加や、ビット線ＢＬ１やソース線ＳＬ１に流れる電流の検出は、例えば、図７に示すようなブロック図による周辺回路により行われる。
【００５６】
即ち、図７に示すように、本第１実施形態に係る不揮発性メモリは、上述したセルトランジスタ２１等をマトリックス状に並べて配置して構成されるメモリセルトランジスタマトリックス１００を中心に、Ｘアドレスデコーダ１１０、Ｙゲート１２０、Ｙアドレスデコーダ１３０、アドレスバッファ１４０、書込み回路１５０、センスアンプ１６０、入出力バッファ１７０等から構成される。
【００５７】
メモリセルマトリックス１００には、Ｘアドレスデコーダ１１０とＹゲート１２０とが接続されている。Ｘアドレスデコーダ１１０は、メモリセルマトリックス１００の行、つまりワード線ＷＬ１〜ＷＬ５等に接続されており、選択したワード線ＷＬ１等に対して前述したような制御ゲート電圧Ｖcg（例えば５Ｖ）を印加する機能を有する。
【００５８】
これに対し、Ｙゲート１２０は、メモリセルトランジスタマトリックス１００の列、つまりビット線ＢＬ１，ＢＬ２等およびソース線ＳＬ１，ＳＬ２等に接続されており、選択したビット線ＢＬ２やソース線ＳＬ２等に対して電圧Ｖ１，Ｖ２を印加したり、選択したビット線ＢＬ１やソース線ＳＬ１等に流れる電流を検出したりする機能を有する。
【００５９】
Ｙアドレスデコーダ１３０は、Ｙゲート１２０に接続されており、Ｙゲート１２０に対して列の選択信号を出力する機能を有する。アドレスバッファ１４０は、Ｘアドレスデコーダ１１０およびＹアドレスデコーダ１３０に接続されており、外部から入力されるアドレス情報を一時記憶する機能してこれらにアドレス情報を出力する機能を有する。
【００６０】
書込み回路１５０は、Ｙゲート１２０と入出力バッファ１７０との間に介在するように両者に接続されており、入出力バッファ１７０から入力される入力データ、つまり書き込みデータをＹゲート１２０により書き込み可能にＹゲート１２０に対して書込信号を生成し得る機能を有する。
【００６１】
センスアンプ１６０も、Ｙゲート１２０と入出力バッファ１７０との間に介在するように両者に接続されており、Ｙゲート１２０から出力される出力データ、つまりデータ出力時に流れる電流値から「０」と「１」とを判定する機能を有する。
【００６２】
入出力バッファ１７０は、外部から入力される入力データや外部に出力される出力データをそれぞれ一時格納する機能を有する。なお、アドレスバッファ１４０と入出力バッファ１７０は、図略の制御装置から出力される制御信号によって制御されている。
【００６３】
以上説明したように本第１実施形態に係る不揮発性メモリでは、第１配線層ＬＹ２に形成されるビット線ＢＬ１によりコンタクトホールＣＨ１，ＣＨ３，ＣＨ５を介してセルトランジスタ２１〜２５の各ドレインＤ２１〜Ｄ２５を共通に接続し、このビット線ＢＬ１にバイアホールＶＨ１，ＶＨ３，ＶＨ５を介して接続可能に配置したビット線ＢＬ２を第２配線層ＬＹ４に形成する。また、第１配線層ＬＹ２に形成されるソース線ＳＬ１によりコンタクトホールＣＨ２，ＣＨ４，ＣＨ６を介してセルトランジスタ２１〜２５の各ソースＳ２１〜Ｓ２５を共通に接続し、このソース線ＳＬ１にバイアホールＶＨ２，ＶＨ４，ＶＨ６を介して接続可能に配置したソース線ＳＬ２を第２配線層ＬＹ４に形成する。
【００６４】
これにより、当該不揮発性メモリの設計工程においては、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、バイアホールＶＨ１〜ＶＨ６を全て形成すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えばデータを書き込むセルトランジスタ２１に対応するバイアホールＶＨ１を除いて他のセルトランジスタ２２〜２５に対応するバイアホールＶＨ２〜ＶＨ６を全て形成すれば良いので、例えば、ＥＥＰＲＯＭ等の回路とマスクＲＯＭの回路との違いを、バイアホールＶＨ１〜ＶＨ６の有無の違いにより吸収することができる。したがって、これらの回路設計を容易にすることから、設計工程における作業効率を向上することができる。
【００６５】
また、当該不揮発性メモリの製造工程においては、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、バイアホールＶＨ１〜ＶＨ６を全て形成可能なフォトマスクを用意すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えばデータを書き込むセルトランジスタ２１に対応するバイアホールＶＨ１を除いて他のセルトランジスタ２２〜２５に対応するバイアホールＶＨ２〜ＶＨ６を全て形成可能なフォトマスクを用意すれば良いので、例えば、ＥＥＰＲＯＭ等の製造とマスクＲＯＭの製造との違いを、バイアホールＶＨ１〜ＶＨ６の形成を制御可能なフォトマスクの種類により吸収することができる。したがって、これらの半導体製造プロセスの多くを共用化できることから、製造工程における作業効率を向上することができる。
【００６６】
また、当該不揮発性メモリでは、ビット線ＢＬ２およびソース線ＳＬ２を同じ第２配線層ＬＹ４に形成することで配線層の総数が減少するため、製造工程の削減やそれに伴う製造コストの削減が可能となる。また、配線層の総数が減少することにより当該不揮発性メモリの厚さ（高さ）を薄く（低く）することができる。なお、本第１実施形態では、ビット線ＢＬ２およびソース線ＳＬ２を同じ第２配線層ＬＹ４に形成が、ビット線ＢＬ２とソース線ＳＬ２とを別の配線層に形成しても良い。
【００６７】
さらに、セルトランジスタ２１〜２５が浮遊ゲートＦＧ２１〜ＦＧ２５を備えたＭＯＳ構造を有するので、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能や電気的に書き換え不能のいずれに構成する場合でも、例えば、浮遊ゲートＦＧ２１〜ＦＧ２５を中和する工程やセルトランジスタ２１〜２５以外の回路機能を検査する工程等が必要となる一方で、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、データの書換機能を検査する工程等のデータの書込みや消去に関する検査工程の必要がなくなる。
【００６８】
即ち、図８(A) に示すように、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能、つまり当該不揮発性メモリをＥＥＰＲＯＭ等として構成する場合には、セルトランジスタ２１〜２５を形成したウェハの製造工程が完了すると、まずステップＳ１０１の浮遊ゲート中和工程により、浮遊ゲートＦＧ２１〜ＦＧ２５に紫外線を照射して浮遊ゲートＦＧ２１〜ＦＧ２５中の電子とドナーの数を同一、つまり中和する。
【００６９】
次にステップＳ１０３のメモリ以外の回路機能検証工程により、セルトランジスタ２１〜２５等から構成されるメモリセルトランジスタマトリックス１００以外の、Ｘアドレスデコーダ１１０、Ｙゲート１２０、Ｙアドレスデコーダ１３０、アドレスバッファ１４０、書込み回路１５０、センスアンプ１６０、入出力バッファ１７０等による各機能が正常であることを検証する。
【００７０】
次にステップＳ１０５のメモリ書換性能評価工程により、例えばセルトランジスタ２１〜２５等に所定のテストデータを書き込んだ後それを読み出して両データの一致を検証して評価した後、ステップＳ１０７のデータ書込み工程により、工場出荷時に予め記憶させておくデータを当該不揮発性メモリ（ＥＰＲＯＭ等）に書き込み、これにより書き込み対象となったセルトランジスタ２１〜２５等の浮遊ゲートＦＧ２１〜２５等に電荷が保持されていることをステップＳ１０９の電荷保持試験工程により検査する。
【００７１】
ステップＳ１０１〜１０９までの各工程はウェア状態で行われるので、次のステップＳ１１１のチップカット工程によりチップに分割した後、次にステップＳ１１３のパッケージ工程により各チップを樹脂モールド等によりそれぞれパッケージする。なお、このチップカット工程前の検査工程によりフェイルとなったチップはパッケージされない。
【００７２】
先のステップＳ１０７のデータ書込み工程により浮遊ゲートＦＧ２１〜２５等に保持されていた電荷は、ステップＳ１０９の電荷保持試験により減少しているため、次のステップＳ１１５のデータ再書込み工程により、工場出荷時に予め記憶させておくデータを当該不揮発性メモリ（ＥＰＲＯＭ等）に再度、書き込み、続くステップＳ１１７のデータ内容検証工程により、書き込んだデータと読み出したデータとの一致を検証する。これにより、当該不揮発性メモリの検査を完了する。
【００７３】
これに対し、図８(B) に示すように、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能、つまり当該不揮発性メモリをマスクＲＯＭとして構成する場合には、前述したステップＳ１０１〜Ｓ１１７のうち、ステップＳ１０５〜Ｓ１０９，Ｓ１１５を除いた工程で当該不揮発性メモリを検査する。
【００７４】
即ち、ステップＳ１０３のメモリ以外の回路機能検証工程により、セルトランジスタ２１〜２５等から構成されるメモリセルトランジスタマトリックス１００以外の、Ｘアドレスデコーダ１１０等による各機能が正常であることを検証した後、ステップＳ１０５のメモリ書換性能評価工程、ステップＳ１０７のデータ書込み工程、ステップＳ１０９の電荷保持試験工程を経ることなく（飛ばして）、ステップＳ１１１のチップカット工程に移る。また、ステップＳ１１３のパッケージ工程の後、ステップＳ１１５のデータ再書込み工程を経ることなく、ステップＳ１１７のデータ内容検証工程により読み出したデータが書き込まれているべきデータに一致することを検証する。
【００７５】
これは、当該不揮発性メモリをマスクＲＯＭとして構成する場合には、前述したように、データの書き込みをバイアホールＶＨ１〜ＶＨ６の有無、つまりバイアホールＶＨ１〜ＶＨ６の形成を決定するフォトマスクにより行うため、データの書き込みに関する工程であるステップＳ１０５〜Ｓ１０９，Ｓ１１５による工程を飛ばして当該不揮発性メモリの検査を完了する。
【００７６】
これにより、セルトランジスタ２１〜２５等により記憶されるデータを電気的に書き換え可能に構成する場合の検査工程をベースにして、セルトランジスタ２１〜２５等により記憶されるデータを電気的に書き換え不能に構成する場合には不要となるデータの書込みに関する検査工程（Ｓ１０５〜Ｓ１０９，Ｓ１１５）を省略して飛ばせば良いので、例えば、ＥＥＰＲＯＭ等の検査とマスクＲＯＭの検査との違いを、検査項目の有無により吸収することができる。したがって、検査ラインを共通にできるので、検査工程の段取り等における省力化から、検査工程における作業効率を向上することができる。
【００７７】
なお、図８(B) に示すステップＳ１１７のデータ内容検証工程は、例えばステップＳ１１１のチップカット工程の前に置いても良い。これにより、データ内容検証工程をパスしたチップだけをステップＳ１１３のパッケージ工程によりパッケージするので、フェイルチップのパッケージを防止することができる。
【００７８】
［第２実施形態］
第２実施形態に係る不揮発性メモリは、ソース線が３層以上で構成されている場合に本発明の不揮発性半導体記憶装置を適用したものである。ここでは、例えば、ソース線ＳＬ１，ＳＬ２に加えて、これらに直交して配置されるソース線ＳＬ３をバイヤ形成層ＬＹ３に形成されている場合を例示して説明する。このため、第１実施形態に係る不揮発性メモリと実質的に同一の構成部分については同一符号を付して説明を省略する。
【００７９】
図９(A) および図１０(A) に示すように、第２実施形態に係る不揮発性メモリは、前述した第１実施形態の不揮発性メモリと同様に並行して形成されるソース線ＳＬ１，ＳＬ２に対して、これらに直交して配置されるソース線ＳＬ３を備えている。そして、このソース線ＳＬ３とソース線ＳＬ１との間にバイアホールＶＨ２，ＶＨ４，ＶＨ６が介在し、ソース線ＳＬ３とソース線ＳＬ２との間にバイアホールＶＨ２’，ＶＨ４’，ＶＨ６’が介在し得るように、これらが形成されている。なお、図１０(A) には、図９(A) に対応する平面レイアウトが図示されている。
【００８０】
即ち、コンタクトホールＣＨ２を介してセルトランジスタ２１，２２のソースＳ２１，Ｓ２２に接続されるソース線ＳＬ１と、ソース線ＳＬ２と、の間に、ソース線ＳＬ３を介在させて直列に接続された２つのバイアホールＶＨ２，ＶＨ２’を接続し得るように、ソース線ＳＬ１〜ＳＬ３、バイアホールＶＨ２，ＶＨ２’がそれぞれ配置されている。
【００８１】
同様に、コンタクトホールＣＨ４を介してセルトランジスタ２３，２４のソースＳ２３，２４に接続されるソース線ＳＬ１と、ソース線ＳＬ２と、の間に、ソース線ＳＬ３を介在させて直列に接続された２つのバイアホールＶＨ４，ＶＨ４’を接続し得るように、またコンタクトホールＣＨ６を介してセルトランジスタ２５のソースＳ２５に接続されるソース線ＳＬ１と、ソース線ＳＬ２と、の間に、ソース線ＳＬ３を介在させて直列に接続された２つのバイアホールＶＨ６，ＶＨ６’を接続し得るように、ソース線ＳＬ１〜ＳＬ３、バイアホールＶＨ４，ＶＨ４’，ＶＨ６，ＶＨ６’がそれぞれ配置されている。
【００８２】
このように本第２実施形態に係る不揮発性メモリを構成することによって、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合、つまり当該不揮発性メモリをＥＥＰＲＯＭ等として構成する場合には、ビット線ＢＬ１とビット線ＢＬ２とを接続するバイアホールＶＨ１，ＶＨ３，ＶＨ５や、ソース線ＳＬ１とソース線ＳＬ２とを接続するバイアホールＶＨ２，ＶＨ２’，ＶＨ４，ＶＨ４’，ＶＨ６，ＶＨ６’を、セルトランジスタ２１〜２５に接続されるそれぞれのコンタクトホールＣＨ１〜ＣＨ６に対応して形成する。
【００８３】
これに対して、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合、つまり当該不揮発性メモリをマスクＲＯＭとして構成する場合には、例えば、図９(B) および図１０(B) に示すように、例えば、書き込み対象となるセルトランジスタ２１のドレインＤ２１に接続されているコンタクトホールＣＨ１に対応するバイアホールＶＨ１を形成することなく（図９(B) に示す破線α内）、また書き込み対象となるセルトランジスタ２４のソースＳ２４に接続されているコンタクトホールＣＨ４に対応するバイアホールＶＨ４を形成することなく（図９(B) に示す破線δ内）、それ以外のバイアホールＶＨ２，ＶＨ２’，ＶＨ３，ＶＨ４’，ＶＨ５，ＶＨ６，ＶＨ６’を形成する。なお、この場合における図９(B) に対応する平面レイアウト図は図１０(B) に図示されている。
【００８４】
これにより、当該不揮発性メモリがＥＥＰＲＯＭ等として構成されている場合やマスクＲＯＭとして構成されている場合には、データの読み出しが以下のように行われる。なお、データの書き込みは、前述した第１実施形態に係る不揮発性メモリと同様、当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合には、セルトランジスタ２１等の浮遊ゲートＦＧ２１等にホットエレクトロンが注入されることによって行われ、また当該不揮発性メモリがマスクＲＯＭとして構成される場合には、書き込み対象となるセルトランジスタ２１等に接続されるコンタクトホールＣＨ１等に対応するバイアホールＶＨ１等を形成しないことにより行われる。
【００８５】
なお、不揮発性メモリが書き込み可能・不能のいずれの場合も、各セルトランジスタの浮遊ゲートは、製造工程中の浮遊ゲート中和工程において、閾値電圧Ｖｔが読み出し時に印加される制御ゲート電圧（例えば５Ｖ）よりも低い電圧に設定される（以下「Ｖｔ＝Ｌ」という）。
【００８６】
＜データの読出し（不揮発性メモリが書き換え可能に構成される場合）＞
当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合、データの読出し時においては、図１１(A) に示すように、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１が接続されるワード線ＷＬ１に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ２〜ＷＬ５は０Ｖに設定する。また、ビット線ＢＬ２に電圧Ｖ１、例えば１Ｖを印加しソース線ＳＬ１にビット線ＢＬ２の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。すると、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２，ＳＬ３は開放状態（ＯＰＥＮ）に設定する。
【００８７】
これにより、セルトランジスタ２１の閾値電圧Ｖｔが読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも高い電圧Ｖｔ＝Ｈに設定されているときには、制御ゲート電圧Ｖcgが制御ゲートＣＧ２１に印加されても当該セルトランジスタ２１はオン状態にはならずにソース線ＳＬ１には電流が流れない。このため、第１実施形態と同様の定義であれば当該セルトランジスタ２１からデータ「１」が読み出される。
【００８８】
また、データの読出し時においては、図１１(B) に示すように、例えば読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときには、電圧Ｖ２と電圧Ｖ１の電位を逆転させて印加する。即ち、ビット線ＢＬ１に電圧Ｖ１、例えば０Ｖを印加しソース線ＳＬ２にビット線ＢＬ１の電圧Ｖ１よりも高い電圧Ｖ２、例えば１Ｖを印加する。また当該セルトランジスタ２２の制御ゲートＣＧ２２が接続されるワード線ＷＬ２に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ１，ＷＬ３〜ＷＬ５は０Ｖに設定する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は０Ｖ、ソースＳ２２は１Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２，ＳＬ３は開放状態（ＯＰＥＮ）に設定する。
【００８９】
これにより、セルトランジスタ２２の閾値電圧Ｖｔが読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも低い電圧Ｖｔ＝Ｌに設定されているときには、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２に印加されると当該セルトランジスタ２２がオフ状態からオン状態に移行してビット線ＢＬ１に電流が流れる。このため、先の定義では、これらのセルトランジスタ２２，２４からデータ「０」が読み出される。
【００９０】
＜データの読出し（不揮発性メモリが書き換え不能に構成される場合）＞
一方、当該不揮発性メモリがマスクＲＯＭとして構成される場合も、データの読出し時においては、前述したＥＥＰＲＯＭ等として構成される場合と同様に、図１２(A) に示すように、各電圧が印加される。すると、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。
【００９１】
これにより、図９(B) や図１０(B) に示す例では、セルトランジスタ２１については、読み出し時の制御ゲート電圧Ｖcgを印加しても、当該セルトランジスタ２１のドレインＤ２１とビット線ＢＬ２とは電気的に接続されていないので（図９(A) に示す破線α内）、ソース線ＳＬ１には電流が流れない。このため、先の定義では、当該セルトランジスタ２１からデータ「１」が読み出される。
【００９２】
また、データの読出し時においては、図１２(B) に示すように、例えば、読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときも、前述したＥＥＰＲＯＭ等として構成される場合と同様に、電圧Ｖ２と電圧Ｖ１の電位を逆転させて印加する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は０Ｖ、ソースＳ２２は１Ｖ、にそれぞれ設定される。同様に、例えば読み出し対象をセルトランジスタ２４にしたときには、当該セルトランジスタ２４の制御ゲートＣＧ２４は５Ｖ、ドレインＤ２４は０Ｖ、ソースＳ２４は１Ｖ、にそれぞれ設定される。
【００９３】
これにより、図９(B) や図１０(B) に示す例では、セルトランジスタ２２については、ソースＳ２２とソース線ＳＬ２とは電気的に接続されているので（図１２(B) に示す破線β内）、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２に印加されると当該セルトランジスタ２２がオフ状態からオン状態に移行してビット線ＢＬ１に電流が流れる。このため、先の定義では、当該セルトランジスタ２２からデータ「０」が読み出される。これに対し、セルトランジスタ２４については、ソースＳ２４とソース線ＳＬ２とは電気的に接続されていないので（図１２(B) に示す破線δ内）、ビット線ＢＬ１には電流が流れない。このため、先の定義では、当該セルトランジスタ２４からデータ「１」が読み出される。
【００９４】
このようにソース線が３層構造で構成されている場合においても、前述した第１実施形態の不揮発性メモリと同様に、当該不揮発性メモリの設計工程においては、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、バイアホールＶＨ１〜ＶＨ６，ＶＨ２’，ＶＨ４’，ＶＨ６’を全て形成すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えば書き込み対象となるセルトランジスタ２４に対応するバイアホールＶＨ４を形成することなく、それ以外のバイアホールＶＨ１，ＶＨ２，ＶＨ２’，ＶＨ３，ＶＨ４’，ＶＨ５，ＶＨ６，ＶＨ６’を全て形成すれば良いので、例えば、ＥＥＰＲＯＭ等の回路とマスクＲＯＭの回路との違いを、バイアホールＶＨ１〜ＶＨ６，ＶＨ２’，ＶＨ４’，ＶＨ６’の有無の違いにより吸収することができる。したがって、これらの回路設計を容易にすることから、設計工程における作業効率を向上することができる。
【００９５】
また、当該不揮発性メモリの製造工程においても、同様に、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、バイアホールＶＨ１〜ＶＨ６を全て形成可能なフォトマスクを用意すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えば書き込み対象となるセルトランジスタ２４に対応するバイアホールＶＨ４を形成することなく、それ以外のバイアホールＶＨ１，ＶＨ２，ＶＨ２’，ＶＨ３，ＶＨ４’，ＶＨ５，ＶＨ６，ＶＨ６’を全て形成可能なフォトマスクを用意すれば良いので、例えば、ＥＥＰＲＯＭ等の製造とマスクＲＯＭの製造との違いを、バイアホールＶＨ１〜ＶＨ６，ＶＨ２’，ＶＨ４’，ＶＨ６’の形成を制御可能なフォトマスクの種類により吸収することができる。したがって、これらの半導体製造プロセスの多くを共用化できることから、製造工程における作業効率を向上することができる。
【００９６】
さらに、当該不揮発性メモリの製造工程においても、第１実施形態と同様に、セルトランジスタ２１〜２５が浮遊ゲートＦＧ２１〜ＦＧ２５を備えたＭＯＳ構造を有するので、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能や電気的に書き換え不能のいずれに構成する場合でも、例えば、浮遊ゲートＦＧ２１〜ＦＧ２５を中和する工程やセルトランジスタ２１〜２５以外の回路機能を検査する工程等が必要となる一方で、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、データの書換機能を検査する工程等のデータの書込みや消去に関する検査工程の必要がなくなる。したがって、検査ラインを共通にできるので、検査工程の段取り等における省力化から、検査工程における作業効率を向上することができる。
【００９７】
なお、上述した例では、当該不揮発性メモリをマスクＲＯＭとして構成する場合、バイアホールＶＨ２，ＶＨ４，ＶＨ６を形成するか否かによってデータの書き込みを実現したが、これらに接続されるバイアホールＶＨ２’，ＶＨ４’，ＶＨ６’を形成するか否かによってデータの書き込みを実現しても良く、この場合にも前述したのと同様の作用および効果を得ることができる。
【００９８】
また、上述した例では、ソース線が３層以上で構成されている場合に本発明の不揮発性半導体記憶装置を適用した例を挙げて説明したが、ビット線が３層以上で構成されている場合においても、第１実施形態の不揮発性メモリと同様に並行して形成されるビット線ＢＬ１，ＢＬ２に対して、これらに直交して配置されるビット線ＢＬ３を備え、このビット線ＢＬ３とビット線ＢＬ１との間にバイアホールＶＨ１，ＶＨ３，ＶＨ５が介在し、ビット線ＢＬ３とビット線ＢＬ２との間にバイアホールＶＨ１’，ＶＨ３’，ＶＨ５’が介在し得るように、これらを形成することで、前述したのと同様の作用および効果を得ることができる。
【００９９】
［第３実施形態］
第３実施形態に係る不揮発性メモリは、隣り合う２個一組のセルトランジスタの組ごとに共通のソース線が設けられている場合に本発明の不揮発性半導体記憶装置を適用したものである。ここでは、例えば、隣り合う２個一組のセルトランジスタ２１，２２の組やセルトランジスタ２３，２４の組ごと等に共通に設けられるソース線ＳＬ１ａ，ＳＬ１ｂ，ソース線ＳＬ１ｃを、ビット線ＢＬ１，ＢＬ２やソース線ＳＬ２に直交して他の配線層に配置される場合を例示して説明する。このため、第１実施形態に係る不揮発性メモリと実質的に同一の構成部分については同一符号を付して説明を省略する。
【０１００】
図１３に示すように、第３実施形態に係る不揮発性メモリは、前述した第１実施形態の不揮発性メモリと同様に並行して形成されるビット線ＢＬ１，ＢＬ２やソース線ＳＬ２に対して、これらに直交（ワード線ＷＬ１〜ＷＬ６に並行）して配置されるソース線ＳＬ１ａ〜ＳＬ１ｃを備えている。ソース線ＳＬ１ａは、セルトランジスタ２１のソースＳ２１とセルトランジスタ２２のソースＳ２２とに共通に接続され、ソース線ＳＬ１ｂは、セルトランジスタ２３のソースＳ２３とセルトランジスタ２４のソースＳ２４とに共通に接続される。またソース線ＳＬ１ｃは、セルトランジスタ２５のソースＳ２５とこれに隣接する図略のセルトランジスタのソースとに共通に接続される。
【０１０１】
また、ビット線ＢＬ１とビット線ＢＬ２との間には、前述した第１実施形態の不揮発性メモリと同様にバイアホールＶＨ１，ＶＨ３，ＶＨ５が介在しており、さらにビット線ＢＬ２とソース線ＳＬ２との間には、バイアホールＶＨ１’，ＶＨ３’，ＶＨ５’が介在している。
【０１０２】
即ち、コンタクトホールＣＨ１を介してセルトランジスタ２１のドレインＤ２１に接続されるビット線ＢＬ１と、ソース線ＳＬ２と、の間に、ビット線ＢＬ２を介在させて直列に接続された２つのバイアホールＶＨ１，ＶＨ１’を接続し得るように、ビット線ＢＬ１，ＢＬ２，ソース線ＳＬ２、バイアホールＶＨ１，ＶＨ１’がそれぞれ配置されている。
【０１０３】
同様に、コンタクトホールＣＨ３を介してセルトランジスタ２２，２３のドレインＤ２２，Ｄ２３に接続されるビット線ＢＬ１と、ソース線ＳＬ２と、の間に、ビット線ＢＬ２を介在させて直列に接続された２つのバイアホールＶＨ３，ＶＨ３’を接続し得るように、またコンタクトホールＣＨ５を介してセルトランジスタ２４，２５のドレインＤ２４，Ｄ２５に接続されるビット線ＢＬ１と、ソース線ＳＬ２と、の間に、ビット線ＢＬ２を介在させて直列に接続された２つのバイアホールＶＨ５，ＶＨ５’を接続し得るように、ビット線ＢＬ１，ＢＬ２，ソース線ＳＬ２、バイアホールＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’がそれぞれ配置されている。
【０１０４】
このように本第３実施形態に係る不揮発性メモリを構成することによって、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合、つまり当該不揮発性メモリをＥＥＰＲＯＭ等として構成する場合には、ビット線ＢＬ１とビット線ＢＬ２とを接続するバイアホールＶＨ１，ＶＨ３，ＶＨ５や、ビット線ＢＬ２とソース線ＳＬ２とを接続するバイアホールＶＨ１’，ＶＨ３’，ＶＨ５’を、セルトランジスタ２１〜２５に接続されるそれぞれのコンタクトホールＣＨ１，ＣＨ３，ＣＨ５に対応して形成する。
【０１０５】
これに対して、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合、つまり当該不揮発性メモリをマスクＲＯＭとして構成する場合には、例えば、図１４に示すように、例えば、書き込み対象となるセルトランジスタ２１のドレインＤ２１に接続されているコンタクトホールＣＨ１に対応するバイアホールＶＨ１，ＶＨ１’を形成することなく（図１４(A) に示す破線α内）、それ以外のバイアホールＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’を形成する。
【０１０６】
これにより、当該不揮発性メモリがＥＥＰＲＯＭ等として構成されている場合やマスクＲＯＭとして構成されている場合には、データの読み出しが以下のように行われる。なお、データの書き込みは、前述した第１実施形態に係る不揮発性メモリと同様、当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合には、セルトランジスタ２１等の浮遊ゲートＦＧ２１等にホットエレクトロンが注入されることによって行われ、また当該不揮発性メモリがマスクＲＯＭとして構成される場合には、書き込み対象となるセルトランジスタ２１等に接続されるコンタクトホールＣＨ１等に対応するバイアホールＶＨ１等を形成しないことにより行われる。
【０１０７】
なお、不揮発性メモリが書き込み可能・不能のいずれの場合も、各セルトランジスタの浮遊ゲートは、製造工程中の浮遊ゲート中和工程において、閾値電圧Ｖｔが読み出し時に印加される制御ゲート電圧（例えば５Ｖ）よりも低い電圧に設定される（以下「Ｖｔ＝Ｌ」という）。
【０１０８】
＜データの読出し（不揮発性メモリが書き換え可能に構成される場合）＞
当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合、データの読出し時においては、図１３(A) に示すように、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１が接続されるワード線ＷＬ１に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ２〜ＷＬ５は０Ｖに設定する。また、ビット線ＢＬ２に電圧Ｖ１、例えば１Ｖを印加しソース線ＳＬ１ａにビット線ＢＬ２の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。すると、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２は開放状態（ＯＰＥＮ）、また他のソース線ＳＬ１ｂ，ＳＬ１ｃは０Ｖに設定する。
【０１０９】
これにより、セルトランジスタ２１の閾値電圧Ｖｔが読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも高い電圧Ｖｔ＝Ｈに設定されているときには、制御ゲート電圧Ｖcgが制御ゲートＣＧ２１に印加されても当該セルトランジスタ２１はオン状態にはならずにソース線ＳＬ１には電流が流れない。このため、第１実施形態と同様の定義であれば当該セルトランジスタ２１からデータ「１」が読み出される。
【０１１０】
また、データの読出し時においては、図１３(B) に示すように、例えば読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときには、ソース線ＳＬ２に電圧Ｖ１、例えば１Ｖを印加し、ソース線ＳＬ１ａにソース線ＳＬ２の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。また当該セルトランジスタ２２の制御ゲートＣＧ２２が接続されるワード線ＷＬ２に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ１，ＷＬ３〜ＷＬ５は０Ｖに設定する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は１Ｖ、ソースＳ２２は０Ｖ、にそれぞれ設定される。なお、ビット線ＢＬ１およびソース線ＳＬ２，ＳＬ３は開放状態（ＯＰＥＮ）、また他のソース線ＳＬ１ｂ，ＳＬ１ｃは０Ｖに設定する。
【０１１１】
これにより、セルトランジスタ２２の閾値電圧Ｖｔが読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも低い電圧Ｖｔ＝Ｌに設定されているときには、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２に印加されると当該セルトランジスタ２２がオフ状態からオン状態に移行してソース線ＳＬ１ａに電流が流れる。このため、先の定義では、これらのセルトランジスタ２２，２４からデータ「０」が読み出される。
【０１１２】
＜データの読出し（不揮発性メモリが書き換え不能に構成される場合）＞
一方、当該不揮発性メモリがマスクＲＯＭとして構成される場合も、データの読出し時においては、前述したＥＥＰＲＯＭ等として構成される場合と同様に、図１４(A) に示すように、各電圧が印加される。すると、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。
【０１１３】
これにより、図１４(A) に示す例では、読み出し時の制御ゲート電圧Ｖcgを印加しても、当該セルトランジスタ２１のドレインＤ２１とビット線ＢＬ２とは電気的に接続されていないので（図１４(A) に示す破線α内）、ソース線ＳＬ１ａには電流が流れない。このため、先の定義では、当該セルトランジスタ２１からデータ「１」が読み出される。
【０１１４】
また、データの読出し時においては、図１４(B) に示すように、例えば、読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときも、前述したＥＥＰＲＯＭ等として構成される場合と同様に、ソース線ＳＬ２に電圧Ｖ１、例えば１Ｖを印加し、ソース線ＳＬ１ａにソース線ＳＬ２の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。また当該セルトランジスタ２２の制御ゲートＣＧ２２が接続されるワード線ＷＬ２に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ１，ＷＬ３〜ＷＬ５は０Ｖに設定する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は１Ｖ、ソースＳ２２は０Ｖ、にそれぞれ設定される。
【０１１５】
これにより、図１４(B) に示す例では、ドレインＤ２２とソース線ＳＬ２とは電気的に接続されているので（図１４(B) に示す破線β内）、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２に印加されると当該セルトランジスタ２２がオフ状態からオン状態に移行してビット線ＢＬ１に電流が流れる。このため、先の定義では、当該セルトランジスタ２２からデータ「０」が読み出される。
【０１１６】
このように隣り合う２個一組のセルトランジスタの組ごとに共通のソース線が設けられている場合においても、前述した第１実施形態の不揮発性メモリと同様に、当該不揮発性メモリの設計工程においては、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、バイアホールＶＨ１，ＶＨ１’，ＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’を全て形成すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えば書き込み対象となるセルトランジスタ２１に対応するバイアホールＶＨ１，ＶＨ１’を形成することなく、それ以外のバイアホールＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’を全て形成すれば良いので、例えば、ＥＥＰＲＯＭ等の回路とマスクＲＯＭの回路との違いを、バイアホールＶＨ１，ＶＨ１’，ＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’の有無の違いにより吸収することができる。したがって、これらの回路設計を容易にすることから、設計工程における作業効率を向上することができる。
【０１１７】
また、当該不揮発性メモリの製造工程においても、同様に、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、バイアホールＶＨ１，ＶＨ１’，ＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’を全て形成可能なフォトマスクを用意すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えば書き込み対象となるセルトランジスタ２１に対応するバイアホールＶＨ１，ＶＨ１’を形成することなく、それ以外のバイアホールＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’を全て形成可能なフォトマスクを用意すれば良いので、例えば、ＥＥＰＲＯＭ等の製造とマスクＲＯＭの製造との違いを、バイアホールＶＨ１，ＶＨ１’，ＶＨ３，ＶＨ３’，ＶＨ５，ＶＨ５’の形成を制御可能なフォトマスクの種類により吸収することができる。したがって、これらの半導体製造プロセスの多くを共用化できることから、製造工程における作業効率を向上することができる。
【０１１８】
さらに、当該不揮発性メモリの製造工程においても、第１実施形態と同様に、セルトランジスタ２１〜２５が浮遊ゲートＦＧ２１〜ＦＧ２５を備えたＭＯＳ構造を有するので、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能や電気的に書き換え不能のいずれに構成する場合でも、例えば、浮遊ゲートＦＧ２１〜ＦＧ２５を中和する工程やセルトランジスタ２１〜２５以外の回路機能を検査する工程等が必要となる一方で、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、データの書換機能を検査する工程等のデータの書込みや消去に関する検査工程の必要がなくなる。したがって、検査ラインを共通にできるので、検査工程の段取り等における省力化から、検査工程における作業効率を向上することができる。
【０１１９】
［参考例］
これまで説明した第１〜第３実施形態に係る不揮発性メモリでは、ビット線ＢＬ１（第１主配線）とビット線ＢＬ２（第１副配線）とを接続し得るバイアホールＶＨ１，ＶＨ３，ＶＨ５や、ソース線ＳＬ１（第２主配線）とソース線ＳＬ２（第２副配線）とを接続し得るバイアホールＶＨ２，ＶＨ４，ＶＨ６を全て設けてＥＥＰＲＯＭ等を構成したり、その一部を設けることなくマスクＲＯＭを構成したりしたが、ここでは、参考例として、ビット線ＢＬ２（第１副配線）、ソース線ＳＬ２（第２副配線）、バイアホールＶＨ１〜ＶＨ６を設けることなく、ＥＥＰＲＯＭ等およびマスクＲＯＭのいずれも構成可能な不揮発性メモリの構成を説明する。
【０１２０】
図１５に示すように、参考例に係る不揮発性メモリは、前述した各実施形態と同様に、浮遊ゲートを備えたセルトランジスタとして、セルトランジスタ２１〜２３を備えており、これらのセルトランジスタ２１〜２３は、ドレインにビット線ＢＬ１、またソースにソース線ＳＬ１が、それぞれコンタクトホールを介して接続されている。またこれらの制御ゲートには、個々にワード線ＷＬ１〜ＷＬ３が接続されている。
【０１２１】
例えば、セルトランジスタ２１の場合、ドレインＤ２１はコンタクトホールＣＨ１を介してビット線ＢＬ１、またソースＳ２１はコンタクトホールＣＨ２を介してソース線ＳＬ１、制御ゲートＣＧ２１はワード線ＷＬ１、にそれぞれ接続されている。同様に、セルトランジスタ２２は、ドレインＤ２２がコンタクトホールＣＨ３を介してビット線ＢＬ１、ソースＳ２２がコンタクトホールＣＨ４を介してソース線ＳＬ１、制御ゲートＣＧ２２がワード線ＷＬ２、にそれぞれ接続されている。
【０１２２】
また、ビット線ＢＬ１とソース線ＳＬ１とは、例えばアルミニウムからなるアルミ配線であり、いずれも第１配線層ＬＹ２に形成されている。なお、両配線は、このように同じ第１配線層ＬＹ２に形成しても良いし、別の配線層にそれぞれ形成しても良い。
【０１２３】
このように当該不揮発性メモリを構成することにより、データの書き込みは、前述した第１〜第３実施形態に係る不揮発性メモリと同様、当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合には、セルトランジスタ２１等の浮遊ゲートＦＧ２１等にホットエレクトロンが注入されることによって行われる。
【０１２４】
また、当該不揮発性メモリがマスクＲＯＭとして構成される場合には、書き込み対象となるセルトランジスタ２１等に接続されるコンタクトホールＣＨ１等を形成しないことによりデータの書き込みが行われる。この点が、例えば、書き込み対象となるセルトランジスタ２１のドレインＤ２１に接続されているコンタクトホールＣＨ１に対応するバイアホールＶＨ１を形成しない、前述した第１〜第３実施形態の不揮発性メモリと異なる。
【０１２５】
なお、不揮発性メモリが書き込み可能・不能のいずれの場合も、各セルトランジスタの浮遊ゲートは、製造工程中の浮遊ゲート中和工程において、閾値電圧Ｖｔが読み出し時に印加される制御ゲート電圧（例えば５Ｖ）よりも低い電圧に設定される（以下「Ｖｔ＝Ｌ」という）。また、データの読み出しは以下のように行われる。
【０１２６】
＜データの読出し（不揮発性メモリが書き換え可能に構成される場合）＞
当該不揮発性メモリがＥＥＰＲＯＭ等として構成される場合、データの読出し時においては、図１５(A) に示すように、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１が接続されるワード線ＷＬ１に制御ゲート電圧Ｖcgとして５Ｖを印加し、これ以外のワード線ＷＬ２，ＷＬ３は０Ｖに設定する。また、ビット線ＢＬ１に電圧Ｖ１、例えば１Ｖを印加しソース線ＳＬ１にビット線ＢＬ１の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。すると、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。
【０１２７】
これにより、セルトランジスタ２１の閾値電圧Ｖｔが読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも高い電圧Ｖｔ＝Ｈに設定されているときには、制御ゲート電圧Ｖcgが制御ゲートＣＧ２１に印加されても当該セルトランジスタ２１はオン状態にはならずにソース線ＳＬ１には電流が流れない。このため、第１実施形態と同様の定義であれば当該セルトランジスタ２１からデータ「１」が読み出される。
【０１２８】
また、データの読出し時においては、図１５(B) に示すように、例えば読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときには、ビット線ＢＬ１に電圧Ｖ１、例えば１Ｖを印加し、ソース線ＳＬ１にビット線ＢＬ１の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は１Ｖ、ソースＳ２２は０Ｖ、にそれぞれ設定される。
【０１２９】
これにより、セルトランジスタ２２の閾値電圧Ｖｔが読み出し時の制御ゲート電圧Ｖcgの５Ｖよりも低い電圧Ｖｔ＝Ｌに設定されているときには、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２に印加されると当該セルトランジスタ２２がオフ状態からオン状態に移行してソース線ＳＬ１に電流が流れる。このため、先の定義では、これらのセルトランジスタ２２，２４からデータ「０」が読み出される。
【０１３０】
＜データの読出し（不揮発性メモリが書き換え不能に構成される場合）＞
一方、当該不揮発性メモリがマスクＲＯＭとして構成される場合も、データの読出し時においては、前述したＥＥＰＲＯＭ等として構成される場合と同様に、図１６(A) に示すように、各電圧が印加される。すると、例えば、読み出し対象をセルトランジスタ２１にしたときには、当該セルトランジスタ２１の制御ゲートＣＧ２１は５Ｖ、ドレインＤ２１は１Ｖ、ソースＳ２１は０Ｖ、にそれぞれ設定される。
【０１３１】
これにより、図１６(A) に示す例では、読み出し時の制御ゲート電圧Ｖcgを印加しても、当該セルトランジスタ２１のドレインＤ２１とビット線ＢＬ１との間にはコンタクトホールＣＨ１が形成されてなくこれらは電気的に接続されていないので（図１６(A) に示す破線α内）、ソース線ＳＬ１には電流が流れない。このため、先の定義では、当該セルトランジスタ２１からデータ「１」が読み出される。
【０１３２】
また、データの読出し時においては、図１６(B) に示すように、例えば、読み出し対象をセルトランジスタ２１に隣接するセルトランジスタ２２にしたときも、前述したＥＥＰＲＯＭ等として構成される場合と同様に、ビット線ＢＬ１に電圧Ｖ１、例えば１Ｖを印加し、ソース線ＳＬ１にビット線ＢＬ１の電圧Ｖ１よりも低い電圧Ｖ２、例えば０Ｖを印加する。すると、当該セルトランジスタ２２の制御ゲートＣＧ２２は５Ｖ、ドレインＤ２２は１Ｖ、ソースＳ２２は０Ｖ、にそれぞれ設定される。
【０１３３】
これにより、図１６(B) に示す例では、ドレインＤ２２とソース線ＳＬ２との間にはコンタクトホールＣＨ３が形成されており電気的に接続されているので（図１６(B) に示す破線β内）、制御ゲート電圧Ｖcgが制御ゲートＣＧ２２に印加されると当該セルトランジスタ２２がオフ状態からオン状態に移行してソース線ＳＬ１に電流が流れる。このため、先の定義では、当該セルトランジスタ２２からデータ「０」が読み出される。
【０１３４】
このようにビット線ＢＬ２、ソース線ＳＬ２、バイアホールＶＨ１〜ＶＨ６を設けない場合においても、前述した第１実施形態の不揮発性メモリと同様に、当該不揮発性メモリの設計工程においては、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、コンタクトホールＣＨ１〜ＣＨ６を全て形成すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えば書き込み対象となるセルトランジスタ２１に対応するコンタクトホールＣＨ１を形成することなく、それ以外のコンタクトホールＣＨ２〜ＣＨ６を全て形成すれば良いので、例えば、ＥＥＰＲＯＭ等の回路とマスクＲＯＭの回路との違いを、コンタクトホールＣＨ１〜ＣＨ６の有無の違いにより吸収することができる。したがって、これらの回路設計を容易にすることから、設計工程における作業効率を向上することができる。
【０１３５】
また、当該不揮発性メモリの製造工程においても、同様に、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能に構成する場合には、コンタクトホールＣＨ１〜ＣＨ６を全て形成可能なフォトマスクを用意すれば良いし、またセルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、例えば書き込み対象となるセルトランジスタ２１に対応するコンタクトホールＣＨ１を形成することなく、それ以外のコンタクトホールＣＨ２〜ＣＨ６を全て形成可能なフォトマスクを用意すれば良いので、例えば、ＥＥＰＲＯＭ等の製造とマスクＲＯＭの製造との違いを、コンタクトホールＣＨ１〜ＣＨ６の形成を制御可能なフォトマスクの種類により吸収することができる。したがって、これらの半導体製造プロセスの多くを共用化できることから、製造工程における作業効率を向上することができる。
【０１３６】
さらに、当該不揮発性メモリの製造工程においても、第１実施形態と同様に、セルトランジスタ２１〜２５が浮遊ゲートＦＧ２１〜ＦＧ２５を備えたＭＯＳ構造を有するので、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え可能や電気的に書き換え不能のいずれに構成する場合でも、例えば、浮遊ゲートＦＧ２１〜ＦＧ２５を中和する工程やセルトランジスタ２１〜２５以外の回路機能を検査する工程等が必要となる一方で、セルトランジスタ２１〜２５により記憶されるデータを電気的に書き換え不能に構成する場合には、データの書換機能を検査する工程等のデータの書込みや消去に関する検査工程の必要がなくなる。したがって、検査ラインを共通にできるので、検査工程の段取り等における省力化から、検査工程における作業効率を向上することができる。
【０１３７】
次に、本発明の不揮発性半導体記憶装置の製造方法の実施形態について各図を参照して説明する。ここでは、前述した第１実施形態の不揮発性メモリを製造するプロセス例を製造方法１，２として説明する。なお、図１７および図１８には、本実施形態に係る製造方法１により製造されるセルトランジスタの模式的断面図が図示されている。また、図１９および図２０には、本実施形態に係る製造方法２により製造されるセルトランジスタの模式的断面図が図示されている。
【０１３８】
＜製造方法１＞
本実施形態に係る製造方法１は、多結晶シリコンを２層構造（２層ポリ構造）により当該不揮発性メモリのセルトランジスタおよびその周辺トランジスタ等を形成するものである。なお、ここでは、セルトランジスタ２１を形成する工程を例示し、また周辺トランジスタとして、例えば、ロジック信号を処理する低電圧用トランジスタやアナログ信号を処理する高電圧用トランジスタを形成する工程を例示して説明する。
【０１３９】
まず、図１７(A) に示すように、第１酸化膜形成工程による熱酸化法によりシリコン基板２０の表面にゲート酸化膜３２を形成し、さらに素子間分離領域形成工程によるＬＯＣＯＳ法等により素子間分離領域３１を形成する。
【０１４０】
次に図１７(B) に示すように、第１多結晶シリコン層形成工程により素子間分離領域３１およびゲート酸化膜３２の上に第１多結晶シリコン層３３を形成し、層間絶縁膜形成工程によりその上に層間絶縁膜３４を形成する。そして、フォトマスク露光・現像工程により、セルトランジスタ２１を形成する範囲をフォトレジスト４１で覆う。
【０１４１】
図１７(C) に示すように、エッチング工程により、露出した層間絶縁膜３４やその下の第１多結晶シリコン層３３を物理的または化学的に食刻処理して除去した後、フォトマスク除去工程により、フォトレジスト４１を酸素プラズマ等を用いて灰化処理して除去する。また、低電圧用トランジスタを形成する範囲のゲート酸化膜３２を除去する。
【０１４２】
図１７(D) に示すように、第２酸化膜形成工程により低電圧用トランジスタを形成する範囲に新たにゲート酸化膜３２’を形成する。このゲート酸化膜３２’は、高電圧用トランジスタを形成する範囲のゲート酸化膜３２よりも薄く形成される。
【０１４３】
図１８(A) に示すように、第２多結晶シリコン層形成工程により、素子間分離領域３１、ゲート酸化膜３２，３２’および層間絶縁膜３４の上に、第２多結晶シリコン層３５を形成する。そして、フォトマスク露光・現像工程により、低電圧用トランジスタや高電圧用トランジスタを形成する範囲、およびセルトランジスタ２１の浮遊ゲートＦＧ２１を形成する範囲をフォトレジスト４２で覆う。
【０１４４】
図１８(B) に示すように、エッチング工程により、露出した第２多結晶シリコン層３５やその下の層間絶縁膜３４および第１多結晶シリコン層３３を物理的または化学的に食刻処理して除去した後、フォトマスク除去工程により、フォトレジスト４２を酸素プラズマ等を用いて灰化処理して除去する。そして、フォトマスク露光・現像工程により、セルトランジスタ２１を形成する範囲および低電圧用トランジスタや高電圧用トランジスタのゲート電極を形成する範囲をフォトレジスト４３で覆う。
【０１４５】
図１８(C) に示すように、エッチング工程により、露出した第２多結晶シリコン層３５を物理的または化学的に食刻処理して除去した後、フォトマスク除去工程により、フォトレジスト４２を酸素プラズマ等を用いて灰化処理して除去する。そして、不純物注入工程および拡散工程により、セルトランジスタ２１のドレインＤ２１やソースＳ２１、また低電圧用トランジスタや高電圧用トランジスタのドレインＤやソースＳを形成する。
【０１４６】
なお、図１８(C) に示すセルトランジスタ２１のゲート酸化膜３２は、図２(B) に示すゲート酸化膜ＧＸ２１に相当し、また図１８(C) に示すセルトランジスタ２１の第１多結晶シリコン層３３は、図２(B) に示す浮遊ゲートＦＧ２１に相当する。また、図１８(C) に示すセルトランジスタ２１の層間絶縁膜３４は、図２(B) に示す層間絶縁層ＩＬ２１に相当し、図１８(C) に示すセルトランジスタ２１の第２多結晶シリコン層３５は、図２(B) に示す制御ゲートＣＧ２１に相当する。
【０１４７】
図１８(D) に示すように、セルトランジスタ２１、低電圧用トランジスタや高電圧用トランジスタが形成されているウェハ（シリコン基板２０）上を、配線形成工程により、厚い層間絶縁膜２０’で覆いその表面を平坦にした後、この層間絶縁膜２０’にエッチング工程等によりコンタクトホール３６を形成し、さらに層間絶縁膜２０’の上にスパッタリング法等によりアルミ電極３８を形成する。同様に、この上に、配線形成工程により、厚い層間絶縁膜２０”を形成しこの層間絶縁膜２０”にエッチング工程等によりバイヤホール３７を形成した後、アルミ電極３９を形成する。
【０１４８】
なお、図１８(D) に示すセルトランジスタ２１のコンタクトホール３６は、図２(B) に示すコンタクトホールＣＨ１，ＣＨ２に相当し、また図１８(D) に示すバイヤホール３７は、図２(C) に示すバイアホールＶＨ１に相当する。さらに、図１８(D) に示すセルトランジスタ２１のアルミ電極３８は、図２(B) に示すビット線ＢＬ１やソース線ＳＬ１に相当し、また図１８(D) に示すアルミ電極３９は、図２(B)，(C)に示すビット線ＢＬ２に相当する。
【０１４９】
＜製造方法２＞
次に製造方法２について説明する。本実施形態に係る製造方法２は、多結晶シリコンを２層構造（２層ポリ構造）により当該不揮発性メモリのセルトランジスタおよびその周辺トランジスタやコンデンサ等を形成するものである。
【０１５０】
なお、ここでは、セルトランジスタ２１として、スプリットゲート構造のトランジスタを形成する工程を例示し、また周辺トランジスタとして、例えば、ロジック信号を処理する低電圧用トランジスタやアナログ信号を処理する高電圧用トランジスタを形成する工程を例示し、Ａ／Ｄ変換回路等を構成するコンデンサを形成する工程を例示して説明する。
【０１５１】
まず、図１９(A) に示すように、第１酸化膜形成工程による熱酸化法によりシリコン基板２０の表面にゲート酸化膜３２を形成し、さらに素子間分離領域形成工程によるＬＯＣＯＳ法等により素子間分離領域３１を形成する。
【０１５２】
次に図１９(B) に示すように、第１多結晶シリコン層形成工程により素子間分離領域３１およびゲート酸化膜３２の上に第１多結晶シリコン層３３を形成し、層間絶縁膜形成工程によりその上に層間絶縁膜３４を形成する。そして、フォトマスク露光・現像工程により、コンデンサを形成する範囲およびセルトランジスタ２１の浮遊ゲートＦＧ２１を形成するフォトレジスト４１で覆う。
【０１５３】
図１９(C) に示すように、エッチング工程により、露出した層間絶縁膜３４やその下の第１多結晶シリコン層３３およびゲート酸化膜３２を物理的または化学的に食刻処理して除去する。さらに低電圧用トランジスタを形成する範囲のゲート酸化膜３２を除去する。
【０１５４】
図２０(A) に示すように、フォトマスク除去工程により、フォトレジスト４１を酸素プラズマ等を用いて灰化処理して除去した後、第２酸化膜形成工程により低電圧用トランジスタを形成する範囲に新たにゲート酸化膜３２’を形成し、さらに第１多結晶シリコン層３３および層間絶縁膜３４の側面に側壁酸化膜を形成する。なお、このゲート酸化膜３２’は、高電圧用トランジスタを形成する範囲のゲート酸化膜３２よりも薄く形成される。
【０１５５】
図２０(B) に示すように、第２多結晶シリコン層形成工程により、素子間分離領域３１、ゲート酸化膜３２，３２’および層間絶縁膜３４の上に、第２多結晶シリコン層３５を形成する。そして、フォトマスク露光・現像工程により、低電圧用トランジスタや高電圧用トランジスタのゲート電極を形成する範囲、セルトランジスタ２１の浮遊ゲートＦＧ２１を形成する範囲およびコンデンサの電極を形成する範囲をフォトレジスト４３で覆う。
【０１５６】
図２０(C) に示すように、エッチング工程により、露出した第２多結晶シリコン層３５を物理的または化学的に食刻処理して除去した後、フォトマスク除去工程により、フォトレジスト４３を酸素プラズマ等を用いて灰化処理して除去する。そして、不純物注入工程および拡散工程により、セルトランジスタ２１のドレインＤ２１やソースＳ２１、また低電圧用トランジスタや高電圧用トランジスタのドレインＤやソースＳを形成する。
【０１５７】
なお、図２０(C) に示すセルトランジスタ２１のゲート酸化膜３２は、図２(B) に示すゲート酸化膜ＧＸ２１に相当し、また図２０(C) に示すセルトランジスタ２１の第１多結晶シリコン層３３は、図２(B) に示す浮遊ゲートＦＧ２１に相当する。また、図２０(C) に示すセルトランジスタ２１の層間絶縁膜３４は、図２(B) に示す層間絶縁層ＩＬ２１に相当し、図２０(C) に示すセルトランジスタ２１の第２多結晶シリコン層３５は、図２(B) に示す制御ゲートＣＧ２１に相当する。
【０１５８】
図２０(D) に示すように、セルトランジスタ２１、低電圧用トランジスタや高電圧用トランジスタが形成されているウェハ（シリコン基板２０）上を、配線形成工程により、厚い層間絶縁膜２０’で覆いその表面を平坦にした後、この層間絶縁膜２０’にエッチング工程等によりコンタクトホール３６を形成し、さらに層間絶縁膜２０’の上にスパッタリング法等によりアルミ電極３８を形成する。
【０１５９】
なお、層間絶縁膜２０’の上には、前述した製造方法１で説明した図１８(D) と同様に、配線形成工程により厚い層間絶縁膜２０”が形成された後、さらにエッチング工程等によりバイヤホール３７やアルミ電極３９が形成されるが、この図２０(D) では省略されていることに留意されたい。
【０１６０】
なお、図２０(D) に示すセルトランジスタ２１のコンタクトホール３６は、図２(B) に示すコンタクトホールＣＨ１，ＣＨ２に相当し、また図２０(D) に示すセルトランジスタ２１のアルミ電極３８は、図２(B) に示すビット線ＢＬ１やソース線ＳＬ１に相当する。
【０１６１】
この製造方法２のように、コンデンサを形成する工程を含む場合には、コンデンサの極板間絶縁層を形成する層間絶縁膜３４の製造工程（図１９(B) の層間絶縁膜形成工程）によってセルトランジスタ２１の浮遊ゲートＦＧ２１上の層間絶縁層ＩＬ２１も同時に形成することができ、またコンデンサの電極を形成する第２多結晶シリコン層３５の製造工程（図２０(B) の第２多結晶シリコン層形成工程、図２０(C) のエッチング工程）によってセルトランジスタ２１の制御ゲートＣＧ２１も同時に形成することができる。このため、セルトランジスタ２１等を形成する工程を別途設けることなく、当該不揮発性メモリを構成できるので、製造コストの増加も抑制できる。
【０１６２】
なお、図２１に示すように、セルトランジスタ２１のドレインＤ２１をｐ＋層のポケットでくるむ構成を採ることによって、書込み速度を向上したり、ホットホールを注入する際における消去電圧の低下を防止する等、の性能向上が可能となる。
【０１６３】
なお、以上説明した各実施形態および参考例では、シリコン基板２０をＰ導電型、ドレインＤ２１〜Ｄ２５およびソースＳ２１〜Ｓ２５をＮ導電型、にそれぞれ設定して説明したが、本発明では、シリコン基板２０をＮ導電型、ドレインＤ２１〜Ｄ２５およびソースＳ２１〜Ｓ２５をＰ導電型、にそれぞれ設定しても上述と同様の作用および効果を得ることができる。この場合、以上説明した各実施形態および参考例と、各電位や符号等が正負逆転することに留意されたい。
【図面の簡単な説明】
【０１６４】
【図１】本発明の第１実施形態に係る不揮発性メモリを構成するセルトランジスタの接続例を示す回路図で、図１(A) はＥＥＰＲＯＭ等として構成した場合、図１(B) はマスクＲＯＭとして構成した場合である。
【図２】図２(A) は、第１実施形態に係る不揮発性メモリのセルトランジスタをＥＥＰＲＯＭ等として構成した場合における平面レイアウトを示す説明図で、図２(B) は図２(A) に示す２Ｂ−２Ｂ線断面図、図２(C) は図２(A) に示す２Ｃ−２Ｃ線断面図、である。
【図３】図３(A) は、第１実施形態に係る不揮発性メモリのセルトランジスタをマスクＲＯＭとして構成した場合における平面レイアウトを示す説明図で、図３(B) は図３(A) に示す３Ｂ−３Ｂ線断面図、図３(C) は図３(A) に示す３Ｃ−３Ｃ線断面図、である。
【図４】第１実施形態に係る不揮発性メモリのセルトランジスタにデータを書き込むときの電圧関係等を示す説明図で、図４(A) はＥＥＰＲＯＭ等として構成した場合、図４(B) はマスクＲＯＭとして構成した場合、である。
【図５】図５(A) 〜図５(D) は、第１実施形態に係る不揮発性メモリのセルトランジスタをＥＥＰＲＯＭ等として構成した場合にデータを読み出すときの電圧関係を示す説明図である。
【図６】図６(A) 〜図６(D) は、第１実施形態に係る不揮発性メモリのセルトランジスタをマスクＲＯＭとして構成した場合にデータを読み出すときの電圧関係を示す説明図である。
【図７】第１実施形態に係る不揮発性メモリの構成例を示すブロック図である。
【図８】第１実施形態に係る不揮発性メモリのセルトランジスタを試験・検査等の流れを示す説明図で、図８(A) はＥＥＰＲＯＭ等の場合、図８(B) はマスクＲＯＭの場合である。
【図９】本発明の第２実施形態に係る不揮発性メモリを構成するセルトランジスタの接続例を示す回路図で、図９(A) はＥＥＰＲＯＭ等として構成した場合、図９(B) はマスクＲＯＭとして構成した場合である。
【図１０】図１０(A) は、第２実施形態に係る不揮発性メモリのセルトランジスタをＥＥＰＲＯＭ等として構成した場合における平面レイアウトを示す説明図で、図１０(B) は、第２実施形態に係る不揮発性メモリをマスクＲＯＭとして構成した場合における平面レイアウトを示す説明図である。
【図１１】第２実施形態に係る不揮発性メモリのセルトランジスタをＥＥＰＲＯＭ等として構成した場合にデータを読み出すときの電圧関係を示す説明図で、図１１(A) は、読出し対象のセルトランジスタの閾値電圧が高い場合、図１１(B) は、読出し対象のセルトランジスタの閾値電圧が低い場合である。
【図１２】第２実施形態に係る不揮発性メモリのセルトランジスタをマスクＲＯＭとして構成した場合にデータを読み出すときの電圧関係を示す説明図で、図１２(A) は、読出し対象のセルトランジスタに対応するバイアホールが形成されてない場合、図１２(B) は、読出し対象のセルトランジスタに対応するバイアホールが形成されている場合である。
【図１３】本発明の第３実施形態に係る不揮発性メモリを構成するセルトランジスタをＥＥＰＲＯＭ等として構成した場合にデータを読み出すときの電圧関係を示す説明図で、図１３(A) は、読出し対象セルがオフ状態の場合、図１３(B) は、読出し対象セルがオン状態の場合である。
【図１４】第３実施形態に係る不揮発性メモリのセルトランジスタをマスクＲＯＭとして構成した場合にデータを読み出すときの電圧関係を示す説明図で、図１４(A) は、読出し対象のセルトランジスタに対応するバイアホールが形成されてない場合、図１４(B) は、読出し対象のセルトランジスタに対応するバイアホールが形成されている場合である。
【図１５】参考例に係る不揮発性メモリを構成するセルトランジスタをＥＥＰＲＯＭ等として構成した場合にデータを読み出すときの電圧関係を示す説明図で、図１５(A) は、読出し対象セルがオフ状態の場合、図１５(B) は、読出し対象セルがオン状態の場合である。
【図１６】参考例に係る不揮発性メモリを構成するセルトランジスタをマスクＲＯＭとして構成した場合にデータを読み出すときの電圧関係を示す説明図で、図１６(A) は、読出し対象セルがオフ状態の場合、図１６(B) は、読出し対象セルがオン状態の場合である。
【図１７】本発明の第１実施形態に係る不揮発性メモリを構成するセルトランジスタの製造方法を示す模式的断面図で、図１８に示すものよりも前の工程を示すものである。
【図１８】本発明の第１実施形態に係る不揮発性メモリを構成するセルトランジスタの製造方法を示す模式的断面図で、図１７に示すものよりも後の工程を示すものである。
【図１９】本発明の第１実施形態に係る不揮発性メモリを構成するセルトランジスタの製造方法の他の例を示す模式的断面図で、図２０に示すものよりも前の工程を示すものである。
【図２０】本発明の第１実施形態に係る不揮発性メモリを構成するセルトランジスタの製造方法の他の例を示す模式的断面図で、図１９に示すものよりも後の工程を示すものである。
【図２１】本発明の第１実施形態に係る不揮発性メモリを構成するセルトランジスタの他の構成例を示す模式的断面図である。
【符号の説明】
【０１６５】
２０…シリコン基板（第２導電型の半導体基板）
２１〜２５…セルトランジスタ（メモリセルトランジスタ）
３１…素子間分離領域
３２…ゲート酸化膜
３３…第１多結晶シリコン層
３４…層間絶縁膜
３５…第２多結晶シリコン層
３６…コンタクトホール
３７…バイヤホール
３８、３９…アルミ電極
４１、４２、４３…フォトレジスト
１００…メモリセルトランジスタマトリックス
１１０…Ｘアドレスデコーダ
１２０…Ｙゲート
１３０…Ｙアドレスデコーダ
１４０…アドレスバッファ
１５０…書込み回路
１６０…センスアンプ
１７０…入出力バッファ
ＢＬ１…ビット線（第１主配線）
ＢＬ２…ビット線（第１副配線）
ＣＧ２１〜ＣＧ２３…制御ゲート
ＣＨ１〜ＣＨ６…コンタクトホール
Ｄ２１〜Ｄ２３…ドレイン（第２導電型の第１ウェル）
Ｓ２１〜Ｓ２３…ソース（第２導電型の第２ウェル）
ＦＧ２１〜ＦＧ２３…浮遊ゲート
ＧＸ２１…ゲート酸化膜
ＩＬ２１…層間絶縁層
ＬＹ０…基板層
ＬＹ１…コンタクト形成層
ＬＹ２…第１配線層（第１の配線層）
ＬＹ３…バイヤ形成層
ＬＹ４…第２配線層（第２の配線層）
ＶＨ１、ＶＨ３、ＶＨ５…バイアホール（第１バイアホール）
ＶＨ２、ＶＨ４、ＶＨ６…バイアホール（第２バイアホール）
ＷＬ１〜ＷＬ５…ワード線
ＳＬ１…ソース線（第２主配線）
ＳＬ２…ソース線（第２副配線）
【図１】
2009094193.tif 000003
【図２】
2009094193.tif 000004
【図３】
2009094193.tif 000005
【図４】
2009094193.tif 000006
【図５】
2009094193.tif 000007
【図６】
2009094193.tif 000008
【図７】
2009094193.tif 000009
【図８】
2009094193.tif 000010
【図９】
2009094193.tif 000011
【図１０】
2009094193.tif 000012
【図１１】
2009094193.tif 000013
【図１２】
2009094193.tif 000014
【図１３】
2009094193.tif 000015
【図１４】
2009094193.tif 000016
【図１５】
2009094193.tif 000017
【図１６】
2009094193.tif 000018
【図１７】
2009094193.tif 000019
【図１８】
2009094193.tif 000020
【図１９】
2009094193.tif 000021
【図２０】
2009094193.tif 000022
【図２１】
2009094193.tif 000023