(57)【要約】【課題】逆ナローチャネル効果を抑制でき、トランジスタ特性の劣化を防止できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板中に埋め込まれた素子分離絶縁膜12と、前記半導体基板上に設けられたゲート絶縁膜13と、前記ゲート絶縁膜上に設けられゲート電極14と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース領域Sまたはドレイン領域Dと、前記ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部15-1,15-2とを具備し、前記ソース領域またはドレイン領域両端部は、チャネル幅方向に沿って前記素子分離絶縁膜から所定の距離d1,d2をもってオフセットする。【選択図】      図１
2009094248.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に埋め込まれた素子分離絶縁膜と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられゲート電極と、
前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース領域またはドレイン領域と、
前記ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部とを具備し、
前記ソース領域またはドレイン領域両端部は、チャネル幅方向に沿って前記素子分離絶縁膜から所定の距離をもってオフセットすること
を特徴とする半導体装置。
【請求項２】
前記第１，第２ゲート電極延設部は、チャネル長方向に沿った前記両端部のソース領域またはドレイン領域上の全体を覆っていること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離絶縁膜はポリシラザンを含むこと
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１，第２ゲート電極延設部上に設けられたゲート電極コンタクト配線を更に具備すること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板中の素子分離領域中にポリシラザンを埋め込み、素子分離絶縁膜を形成する工程と、
前記半導体基板上の素子領域に、絶縁膜を形成する工程と、
前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜上および導電膜上にフォトレジストを塗布する工程と、
チャネル長方向のアクティブ領域の両端部を覆ったＨ型に前記フォトレジストをパターニングする工程と、
前記パターニングしたフォトレジストをマスクとして、異方性エッチングを行い、ゲート電極，第１、第２ゲート電極延設部，およびゲート絶縁膜を形成する工程と、
前記ゲート電極，前記第１、第２ゲート電極延設部，および前記ゲート絶縁膜をマスクとして、前記半導体基板中に不純物を導入し、前記素子分離絶縁膜の端部からチャネル幅方向に沿って所定の距離をもってオフセットするソース領域またはドレイン領域を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、ロウデコーダに配置される高耐圧系トランジスタ等に適用されるものである。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュＥＥＰＲＯＭなどの不揮発性メモリは、高集積化、大容量化が進んでおり、チップサイズ縮小化が求められている。チップサイズ縮小するには、１単位セルサイズ及び周辺回路部のサイズをそれぞれ縮小する必要がある。ここで、周辺回路に着目すると、１トランジスタのゲート長及び素子領域を縮小してチップシュリンクを進めている。
【０００３】
しかし、トランジスタのゲート長や素子領域幅を小さくすると逆ナローチャネル効果により、閾値値が低下し、閾値がばらつくため、トランジスタ特性が悪化することが知られている（例えば、特許文献１参照）。そこで、これらを抑制し、トランジスタ特性の劣化を防止できるトランジスタの構成が必要となる。
【０００４】
ここで、逆ナローチャネル効果とは、素子領域であるチャネル領域と素子分離絶縁膜との界面であって、素子領域のコーナー部（角部）において発生するものである。このコーナー部では、アクティブ領域が落ち込み、ゲート電極がアクティブ領域に回りこむため、ゲート電極からの電界が集中する。そのため、チャネル領域のその他の部分（中央部）に比べ、オンしやすくなり、閾値が下がる。さらに、微細化に伴い、チャネル幅が狭くなればなるほど、オンするコーナー部の特性が支配的になるので、チャネル幅の減少に伴いトランジスタがオンする閾値が下がる。
【０００５】
さらに、この逆ナローチャネル効果は、チャネル領域からの不純物（例えば、ボロン（Ｂ）等）抜け、による影響も大きいと考えられている。
【０００６】
加えて、このコーナー部においては、素子分離絶縁膜を、例えば、ポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）等で形成した場合、素子分離絶縁膜中にある電荷が基板へ蓄積することより、トランジスタ特性の劣化する、という問題もある。
【０００７】
そこで、トランジスタ特性の劣化を防止するため、周辺トランジスタに特化した拡散層のプロファイルチューニングを行い、トランジスタ特性を向上させることが必要である。
【０００８】
しかし、周辺トランジスタはメモリセルと同時に形成するため、メモリセルと周辺トランジスタのプロセスを両立させてあわせこむことは困難である。そのため、周辺トランジスタ独自のイオン注入追加など付加プロセスが増大し、製造コストが増大する。
【０００９】
上記のように、従来の半導体装置およびその製造方法は、逆ナローチャネル効果により、トランジスタ特性が劣化するという問題があった。
【特許文献１】特開２００１−３１９９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、逆ナローチャネル効果を抑制でき、トランジスタ特性の劣化を防止できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【００１１】
この発明の一態様によれば、半導体基板中に埋め込まれた素子分離絶縁膜と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース領域またはドレイン領域と、前記ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部とを具備し、前記ソース領域またはドレイン領域両端部は、チャネル幅方向に沿って前記素子分離絶縁膜から所定の距離をもってオフセットする半導体装置を提供できる。
【００１２】
この発明の一態様によれば、半導体基板中の素子分離領域中にポリシラザンを埋め込み、素子分離絶縁膜を形成する工程と、前記半導体基板上の素子領域に、絶縁膜を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記絶縁膜上および導電膜上にフォトレジストを塗布する工程と、チャネル長方向のアクティブ領域の両端部を覆ったＨ型に前記フォトレジストをパターニングする工程と、前記パターニングしたフォトレジストをマスクとして、異方性エッチングを行い、ゲート電極，第１、第２ゲート電極延設部，およびゲート絶縁膜を形成する工程と、前記ゲート電極，前記第１、第２ゲート電極延設部，および前記ゲート絶縁膜をマスクとして、前記半導体基板中に不純物を導入し、前記素子分離絶縁膜の端部からチャネル幅方向に沿って所定の距離をもってオフセットするソース領域またはドレイン領域を形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【００１３】
この発明によれば、逆ナローチャネル効果を抑制でき、トランジスタ特性の劣化を防止できる半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１４】
［概要］  
まず、この発明の概要について、図１および図２を用いて説明する。図１は、この発明の概要を説明するための平面図である。図２は、図１中のＩＩ−ＩＩ´線に沿った断面図である。尚、図１の平面図において、ゲート電極の側壁に沿って設けられる側壁（スペーサ）１８の図示を省略している。
【００１５】
この発明の例では、逆ナローチャネル効果を抑制でき、トランジスタ特性の劣化を防止できる半導体装置を提案する。  
その半導体装置の構成とは、図１および図２に示すように、半導体基板１１中に埋め込まれた素子分離絶縁膜１２と、上記半導体基板上に設けられたゲート絶縁膜１３と、上記ゲート絶縁膜上に設けられゲート電極１４と、上記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース領域Ｓまたはドレイン領域Ｄと、上記ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部１５−１，１５−２とを具備し、上記ソース領域またはドレイン領域の両端部は、チャネル幅方向に沿って上記素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットするものである。
【００１６】
ここで、第１，第２ゲート電極延設部１５−１，１５−２がチャネル長方向に沿って覆うソース領域Ｓまたはドレイン領域Ｄの両端部とは、チャネル幅方向に沿ったソース領域Ｓまたはドレイン領域Ｄの両端部のことをいう。
【００１７】
上記の構成によれば、半導体装置１０は、ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部１５−１，１５−２を具備している。さらに、上記チャネル幅方向のソース領域またはドレイン領域の両端部は、チャネル幅方向に沿って上記素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットしている。
【００１８】
そのため、破線１９に囲って示すように、素子領域であるドレイン領域Ｄと素子分離絶縁膜１２との界面であって、素子領域（アクティブ領域：ＡＡ）のコーナー部（角部）のは、ゲート電極１４がアクティブ領域に回りこむことがなく、ゲート電極１４からの電界の集中を防止することができる。従って、チャネル領域のコーナー部と、チャネル領域のその他の部分（中央部）との電界強度を均一化できる。その結果、逆ナローチャネル効果を抑制でき、トランジスタ特性の劣化を防止できる。
【００１９】
さらに、オフセットしている構成のため、有効チャネル部における不純物（例えば、ボロン（Ｂ）等）の抜けを回避でき、均一なチャネルプロファイルを形成できる。
【００２０】
加えて、上記ソース領域またはドレイン領域の両端部は、チャネル幅方向に沿って上記素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットしているため、素子分離絶縁膜１２をポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）で形成した場合であっても、素子分離絶縁膜１２中にある電荷が基板１１中に蓄積することを防止でき、トランジスタ特性の劣化を防止することができる。
【００２１】
以下、最良と思われるいくつかの実施形態および比較例について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の説明においてはＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。
【００２２】
[第１の実施形態（ＮＡＮＤ型フラッシュメモリに適用した一例）]  
次に、図３乃至図１５を用いて、この発明の第１の実施形態に係る半導体装置およびその製造方法を説明する。この説明では、ＮＡＮＤ型フラッシュメモリのワード線制御回路に適用した場合を一例に説明する。
【００２３】
＜１．全体構成例＞  
まず、図３を用いて、ＮＡＮＤ型フラッシュメモリの全体構成例を説明する。図３は、本例に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。
【００２４】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ２１、ビット線制御回路２２、カラムデコーダ２３、データ入出力バッファ２４、データ入出力端子２５、ワード線制御回路２６、制御信号及び制御電圧発生回路２７、および制御信号入力端子２８により構成されている。
【００２５】
メモリセルアレイ２１は、複数のブロック（ＢＬＯＣＫ）により構成されている。このメモリセルアレイ２１には、ワード線を制御するワード線制御回路２６、ビット線を制御するビット制御回路２２、および制御信号及び制御電圧発生回路２７が接続されている。
【００２６】
ビット線制御回路２２は、ビット線を介してメモリセルアレイ２１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ２１中のメモリセルの状態を検出する。また、ビット線制御回路２２は、ビット線を介してメモリセルアレイ２１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路２２には、カラムデコーダ２３、データ入出力バッファ２４、制御信号及び制御電圧発生回路２７が接続されている。
【００２７】
ビット線制御回路２２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ２３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ２４を介してデータ入出力端子２５から外部へ出力される。データ入出力端子２５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
【００２８】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子２５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子２５に入力された書き込みデータは、データ入出力バッファ２４を介して、カラムデコーダ２３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路２７に供給される。
【００２９】
ワード線制御回路２６は、メモリセルアレイ２１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００３０】
制御信号及び制御電圧発生回路２７は、上記メモリセルアレイ２１、ビット線制御回路２２、カラムデコーダ２３、データ入出力バッファ２４、およびワード線制御回路２６に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路２７によって制御される。制御信号及び制御電圧発生回路２７は、制御信号入力端子２８に接続され、ホスト機器から制御信号入力端子２８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
【００３１】
ここで、上記ワード線制御回路２６、ビット線制御回路２２、カラムデコーダ２３、制御信号及び制御電圧発生回路２７は、書き込み回路、および読み出し回路を構成している。
【００３２】
＜２．ブロック（ＢＬＯＣＫ）の構成例＞  
次に、メモリセルアレイ２１を構成するブロックの構成例について、図４を用いて説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。また、本例の場合、このブロックＢＬＯＣＫ１中のメモリセルは、一括して消去される。即ち、ブロックは消去単位である。
【００３３】
ブロックＢＬＯＣＫ１は、ＷＬ方向に配置された複数のメモリセルストリング３０から構成される。メモリセルストリング３０は、電流経路が直列接続される８個のメモリセルＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。
【００３４】
本例では、ＮＡＮＤストリングは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。選択トランジスタＳ１は、ソース線ＳＬに接続され、セレクトゲートトランジスタＳ２は、ビット線ＢＬに接続される。
【００３５】
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＴに共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
【００３６】
＜３．ワード線制御回路の回路構成例＞  
次に、図５を用いて、ワード線制御回路の構成例を説明する。  
図５は、本例に係るワード線駆動回路２６の回路構成例を示す図である。  
図示するように、本例に係るワード線制御回路２６は、転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７，ＳＧＤ駆動回路３１，ＷＬ駆動回路３２，およびＳＧＳ駆動回路３３を備えている。
【００３７】
転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７は、ゲートが転送ゲート線ＴＧに共通接続された高耐圧系のトランジスタである。この転送ゲート線ＴＧには、いずれかのブロックを選択するブロック選択信号ＢＳが入力される。
【００３８】
転送トランジスタＴＧＴＤの電流経路の一端はセレクトゲートＳＧＤに接続され、電流経路の他端は配線Ｌ-SGDを介してＳＧＤ駆動回路３１に接続されている。この転送トランジスタＴＧＴＤ，配線Ｌ-SGD，およびＳＧＤ駆動回路３１は、セレクトゲート電圧発生回路を構成している。
【００３９】
転送トランジスタＴＲ０〜ＴＲ７の電流経路の一端はワード線ＷＬ０〜ＷＬ７に接続され、電流経路の他端は配線Ｌ-WLを介してＷＬ駆動回路３２に接続されている。この転送トランジスタＴＲ０〜ＴＲ７，配線Ｌ-WL，およびＷＬ駆動回路３２は、ワード線電圧発生回路を構成している。
【００４０】
転送トランジスタＴＧＴＳの電流経路の一端はセレクトゲートＳＧＳに接続され、電流経路の他端は配線Ｌ-SGSを介してＳＧＳ駆動回路３３に接続されている。転送トランジスタＴＧＴＳ，配線Ｌ-SGS，およびＳＧＳ駆動回路３３は、セレクトゲート電圧発生回路を構成している。
【００４１】
＜４．転送トランジスタ＞  
４−１．転送トランジスタの構成例  
次に、ワード線駆動回路を構成する転送トランジスタの構成例について、図６乃至図１０を用いて説明する。ここでは、上記図５中の転送トランジスタＴＲ０を一例に挙げて、説明する。尚、図６の平面図において、ゲート電極１４の側壁に沿って設けられる側壁（スペーサ）１８の図示を省略している。
【００４２】
図６乃至図９に示すように、転送トランジスタＴＲ０は、半導体基板１１中に埋め込まれた素子分離絶縁膜１２と、上記半導体基板上に設けられたゲート絶縁膜１３と、上記ゲート絶縁膜上に設けられゲート電極１４と、上記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース領域Ｓまたはドレイン領域Ｄと、上記ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部１５−１，１５−２とを具備し、上記ソース領域またはドレイン領域の両端部は、チャネル幅方向に沿って上記素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットするものである。
【００４３】
ここで、第１，第２ゲート電極延設部１５−１，１５−２がチャネル長方向に沿って覆うソース領域Ｓまたはドレイン領域Ｄの両端部とは、チャネル幅方向に沿ったソース領域Ｓまたはドレイン領域Ｄの両端部のことをいう。
【００４４】
また、ソース領域Ｓ上にソースコンタクト配線ＳＣが設けられている。ドレイン領域Ｄ上にドレインコンタクト配線ＤＣが設けられている。第１ゲート電極延設部１５−１上に、ゲート電極コンタクト配線ＧＣが設けられている。
【００４５】
４−２．転送トランジスタの動作  
次に、転送トランジスタの転送動作について、図１０を用いて、説明する。  
まず、転送ゲート線ＴＧが選択されることにより、ゲート電極１４に閾値電圧Ｖthが印加され、ソースＳおよびドレインＤ間のチャネルＣＨが導通され、トランジスタＴＲ０がオンとされる。本例の場合、この閾値電圧Ｖthは、例えば、メモリトランジスタＭＴの書き込み電圧Ｖpgmよりも高電圧の電圧ＶpgmH程度である。
【００４６】
続いて、ワード線ＷＬ０の選択／非選択に応じて、例えば、書き込み電圧Ｖpgmまたは中間電位Ｖpass等をワード線ＷＬ０に転送する。
【００４７】
上記に説明したように、転送トランジスタＴＲ０は、チャネル幅方向のアクティブ領域の周辺部下を覆うようにゲート電極１４が延長された第１，第２ゲート電極延設部１５−１，１５−２を備えている。そのため、ソース領域Ｓまたはドレイン領域Ｄの両端部は、チャネル幅方向に沿って上記素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットする。このようにすることで、破線１９に囲って示すコーナー部において、ゲート電極１４がアクティブ領域に回りこむ構成でないため、転送動作の際であっても、ゲート電極１４から印加された高電圧（例えば、電圧ＶpgmH程度等）による電界の集中を防止することができる。従って、チャネル領域ＣＨのコーナー部と、チャネル領域ＣＨのその他の部分（中央部）との電界強度を均一化することができる。その結果、逆ナローチャネル効果を抑制でき、転送トランジスタＴＲ０の特性の劣化を防止できる。
【００４８】
さらに、オフセットしている構成のため、有効チャネル部における不純物（例えば、ボロン（Ｂ）等）の抜けを回避でき、均一なチャネルプロファイルを形成できる。
【００４９】
加えて、上記ソース領域Ｓまたはドレイン領域Ｄの両端部は、チャネル幅方向に沿って素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットしている。そのため、素子分離絶縁膜１２をポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）で形成した場合であっても、素子分離絶縁膜１２中にある電荷が基板１１（Si-sub）に蓄積されることを防止でき、逆ナローチャネル効果を防止できるため、トランジスタ特性の劣化を防止することができる。
【００５０】
さらに、転送動作が終了し、ゲート電極１４に閾値電圧Ｖthが印加されず、ゲートオフした状態においても、コーナー部においてカットオフ特性が良好になるというメリットもある。
【００５１】
＜５．製造方法＞  
次に、本例に係る半導体装置の製造方法について、図１１乃至図１５を用いて、説明する。この説明においては、上記転送トランジスタＴＲ０を例に挙げ、図１１のフローにそって説明する。ここで、図１２Ａ乃至図１５Ａは、各製造工程において図６中のＡ−Ａ´線に沿った断面図である。図１２Ｂ乃至図１５Ｂは、各製造工程において図６中のＢ−Ｂ´線に沿った断面図である。
【００５２】
ステップＳＴ１（Well ＆ Channel Impla）  
まず、例えば、イオン注入法等を用いて、半導体基板（Ｐ-sub）１１中にボロン（Ｂ）等のＰ型不純物やリン（Ｐ）やヒ素（Ａｓ）等のＮ型不純物を導入し、所定のＰウェル（P-well）およびＮウェル（N-well）を形成する（図示せず）。
【００５３】
続いて、図１２Ａおよび図１２Ｂに示すように、例えば、イオン注入法等を用いて、半導体基板（Ｐ-sub）１１中にボロン（Ｂ）等のＰ型不純物を注入し、チャネル領域ＣＨを形成する。
【００５４】
ステップＳＴ２（STI形成）  
続いて、素子分離領域における半導体基板１１中に、例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを用いて、所定のトレンチを形成する。
【００５５】
続いて、図１３Ａおよび図１３Ｂに示すように、上記トレンチ中に、例えば、ＣＶＤ法等を用いて、ポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）を埋め込み形成し、素子分離絶縁膜１２を形成する。
【００５６】
ステップＳＴ３（Gate ＆ LDD(n−) Impla）  
続いて、半導体基板１１上および素子分離絶縁膜１２上に、例えば、熱酸化法等を用いて、酸化膜を形成する（図示せず）。
【００５７】
続いて、上記酸化膜上に、例えば、ＣＶＤ法等を用いて、ポリシリコン層を形成する（図示せず）。
【００５８】
続いて、上記ポリシリコン層上にフォトレジストを塗布する（図示せず）。
【００５９】
続いて、例えば、フォトリソグラフィー法等を用いて、上記フォトレジストに露光・現像を行い、フォトレジストをパターニングする。この際においては、チャネル長方向のアクティブ領域の両端部を覆ったＨ型に上記フォトレジストをパターニングする。
【００６０】
続いて、図１４Ａおよび図１４Ｂに示すように、上記パターニングしたフォトレジストをマスクとして用い、例えば、ＲＩＥ法等の異方性エッチングを半導体基板１１の表面上まで行い、ポリシリコン層および酸化膜をエッチングし、半導体基板（P-sub）１１上にゲート電極１４，第１、第２ゲート電極延設部１５−１、１５−２，およびゲート絶縁膜１３を順次形成する。
【００６１】
続いて、素子分離絶縁膜１２，ゲート電極１４，および第１、第２ゲート電極延設部１５−１、１５−２をマスクとして、例えば、イオン注入法等を用いて、リン（Ｐ）やヒ素（Ａｓ）等のｎ型の不純物を半導体基板１１中に注入し、ＬＤＤ領域（ｎ型不純物領域）を形成する。
【００６２】
ステップＳＴ４（Sidewall ＆ n＋Impla）  
続いて、ゲート電極１４および第１、第２ゲート電極延設部１５−１、１５−２の表面上に、例えば、ＣＶＤ法等を用いてシリコン酸化（ＳｉＯ２）膜を形成する。
【００６３】
続いて、図１５Ａおよび図１５Ｂに示すように、シリコン酸化膜に対して、例えば、ＲＩＥ法等の異方性エッチングを行い、ゲート電極１４および第１、第２ゲート電極延設部１５−１、１５−２の側壁に沿って側壁（スペーサ）１８を自己整合的に形成する。
【００６４】
続いて、素子分離絶縁膜１２，ゲート電極１４，および第１、第２ゲート電極延設部１５−１、１５−２をマスクとして、例えば、イオン注入法等を用いて、リン（Ｐ）やヒ素（Ａｓ）等のｎ型の不純物を半導体基板１１中に注入し、ソース領域Ｓおよびドレイン領域Ｄを形成する。
【００６５】
＜６．この実施形態に係る効果＞  
この実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記（１）乃至（３）の効果が得られる。  
（１）逆ナローチャネル効果を抑制でき、トランジスタ特性の劣化を防止できる。  
上記のように、本例に係る転送トランジスタＴＲ０は、半導体基板１１中に埋め込まれた素子分離絶縁膜１２と、上記半導体基板上に設けられたゲート絶縁膜と、上記ゲート絶縁膜上に設けられゲート電極１４と、上記ゲート電極を挟むように前記半導体基板中に隔離して設けられたソース領域Ｓまたはドレイン領域Ｄと、上記ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた第１，第２ゲート電極延設部１５−１，１５−２とを具備し、上記ソース領域またはドレイン領域の両端部は、チャネル幅方向に沿って上記素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットするものである。
【００６６】
このように、転送トランジスタＴＲ０は、チャネル幅方向のアクティブ領域の周辺部下を覆うようにゲート電極１４が延長された第１，第２ゲート電極延設部１５−１，１５−２を備えている。そのため、ソース領域Ｓまたはドレイン領域Ｄの両端部は、チャネル幅方向に沿って上記素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットする。このようにすることで、破線１９に囲って示すコーナー部において、転送動作の際であっても、ゲート電極１４から印加された高電圧（例えば、電圧ＶpgmH程度等）による電界の集中を防止することができる。従って、チャネル領域ＣＨのコーナー部と、チャネル領域ＣＨのその他の部分（中央部）との電界強度を均一化することができる。このようにすることで、コーナー部の影響を回避することができ、トランジスタＴＲ０のしきい値低下、しきい値ばらつきを抑制することができる。
【００６７】
さらに、オフセットしている構成のため、有効チャネル部における不純物（例えば、ボロン（Ｂ）等）の抜けを回避でき、均一なチャネルプロファイルを形成できる。
【００６８】
上記のように、逆ナローチャネル効果を抑制でき、転送トランジスタＴＲ０の特性の劣化を防止できる。
【００６９】
（２）素子分離絶縁膜１２をポリシラザン（ＰＳＺ）で形成した場合であっても、トランジスタ特性の劣化を防止することができる。  
上記ソース領域Ｓまたはドレイン領域Ｄの両端部は、チャネル幅方向に沿って素子分離絶縁膜１２から所定の距離ｄ１，ｄ２をもってオフセットしている。そのため、素子分離絶縁膜１２をポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）で形成した場合であっても、素子分離絶縁膜１２中の電荷が基板１１中へ蓄積することを防止でき、トランジスタ特性の劣化を防止することができる。
【００７０】
さらに、転送動作が終了し、ゲート電極１４に閾値電圧Ｖthが印加されず、ゲートオフした状態においても、コーナー部においてカットオフ特性が良好になるというメリットもある。
【００７１】
（３）製造コストの低減に対して有利である。  
本例に係る半導体装置の製造方法によれば、製造プロセスが増加することなく、フォトレジストのデザイン変更のみで対応できるからである。
【００７２】
例えば、図１４Ａおよび図１４Ｂに示したように、フォトリソグラフィー法等を用いて、上記フォトレジストに露光・現像を行い、フォトレジストをパターニングする。この際においては、チャネル長方向のアクティブ領域の両端部を覆ったＨ型に上記フォトレジストをパターニングする。続いて、上記パターニングしたフォトレジストをマスクとして用い、例えば、ＲＩＥ法等の異方性エッチングを半導体基板１１の表面上まで行い、ポリシリコン層および酸化膜をエッチングし、半導体基板（P-sub）１１上にゲート電極１４，第１、第２ゲート電極延設部１５−１、１５−２，およびゲート絶縁膜１３を形成する。
【００７３】
このように、Ｈ型に上記フォトレジストをパターニングするデザイン変更のみで、ゲート電極１４，第１、第２ゲート電極延設部１５−１、１５−２を同時に形成することができる。そのため、製造プロセスが増加することがない点で、製造コストの低減に有利である。
【００７４】
例えば、従来型の周辺トランジスタでは、電源電圧使用(低電圧)用途やＮＡＮＤ型フラッシュメモリ固有の高電圧使用用途など、両タイプのトランジスタ共通で同じ形でできており、製造方法は、イオン注入で作り分ける以外はほぼ同一プロセスで作られる。トランジスタ特性保持には、リソグラフィによる作りわけによりトランジスタ毎に追加イオン注入を行い、逆ナローチャネル効果の抑制用に対策を行っている。さらに、逆ナローチャネル効果に関して考えると、素子領域のコーナー部の酸化によるチャネル部のドーズ量低下などから、しきい値の低下とオフリークが増大する影響が出てくる。また、素子分離領域に正電荷が蓄積されて、ゲートをオフしてもコーナー部に端部にチャネルが形成されて、オフリークが増加する。これらのことは、素子領域の幅を狭くするとより顕著になる。
【００７５】
このように、従来の製造方法では、製造プロセスが増加するため、製造コストの低減に不利である。
【００７６】
尚、本例においては、Ｎ型の転送トランジスタＴＲ０を一例に挙げて説明したが、これに限られない。即ち、本例によれば、Ｎ型チャネルトランジスタ及びＰ型チャネルトランジスタどちらの構造でも適用できる。さらに、ＮＡＮＤ型フラッシュメモリに適用される低電圧系、高電圧系の両タイプのトランジスタにおいても同様の構造で製造することが可能である。
【００７７】
［第２の実施形態（ゲート直列型トランジスタの一例）］  
次に、第２の実施形態に係る半導体記憶装置について、図１６および図１７を用いて説明する。この実施形態は、ゲート直列型トランジスタの一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７８】
上記第１の実施形態では、単体トランジスタを一例に挙げて説明した。しかし、これに限られず、図１６に示すように、ゲート直列型トランジスタにおいても、同様に適用することが可能である。
【００７９】
図示するように、本例に係る転送トランジスタＴＲ０は、素子領域の中央部分の表面上がチャネル幅方向に沿って露出している点で、上記第１の実施形態と相違している。
【００８０】
図１７に示すように、コーナー部１９近傍は、上記第１の実施形態と同様である。  
また、製造方法についても、上記第１の実施形態と実質的に同様であるから、詳細な説明を省略する。
【００８１】
上記のように、この実施形態に係る半導体装置によれば、上記（１）乃至（３）と同様の効果が得られる。さらに、本例のように、必要に応じ、ゲート直列型トランジスタに適応することが可能である。
【００８２】
［比較例］  
次に、上記実施形態に係る半導体装置と比較するために、図１８および図１９を用いて、比較例に係る半導体装置について説明する。
【００８３】
図示するように、比較例に係る半導体装置１００は、ソース領域またはドレイン領域の両端部上をチャネル長方向に沿って覆うように設けられた上記の第１，第２ゲート電極延設部を具備していないため、チャネル幅方向のソース領域Ｓまたはドレイン領域Ｄの両端部は上記素子分離絶縁膜１２から形成され、オフセットしていない。
【００８４】
そのため、図１９に示す、素子領域のコーナー部（角部）１１９においては、アクティブ領域ＡＡが落ち込み、ゲート電極１１４がアクティブ領域に回りこむことで、ゲート電極１１４からの電界が集中する。そのため、チャネル領域のその他の部分（中央部）に比べ、オンしやすくなる逆ナローチャネル効果が発生する。さらに、酸化によるチャネル部のドーズ量低下などから、しきい値の低下とオフリークが増大する。また、素子分離領域に正電荷が蓄積されて、ゲート１１４をオフしても素子領域の端部にチャネルが形成されて、オフリークが増加する。さらに、微細化に伴い、チャネル幅が狭くなればなるほど、オンするコーナー部１１９の特性が支配的になるので、チャネル幅の減少に伴いトランジスタがオンする閾値が下がる。
【００８５】
そこで、トランジスタ特性１００の劣化を防止するため、周辺トランジスタに特化した拡散層のプロファイルチューニングを行い、トランジスタ特性を向上させることが必要である。
【００８６】
しかし、周辺トランジスタはメモリセルと同時に形成するため、メモリセルと周辺トランジスタのプロセスを両立させてあわせこむことは困難である。そのため、周辺トランジスタ独自のイオン注入追加など付加プロセスが増大し、製造コストが増大する。
【００８７】
さらに、このコーナー部１１９においては、素子分離絶縁膜１１２をポリシラザン（ＰＳＺ：部分安定化ジルコ二ア：Partial Stabilized Zircon）で形成した場合、素子分離絶縁膜１１２中の物質の拡散により、トランジスタ特性の劣化する点でも不利である。
【００８８】
以上、第１、第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８９】
【図１】この発明の概要を説明するための平面図。
【図２】図１中のＩＩ−ＩＩ´線に沿った断面図。
【図３】この発明の第１の実施形態に係る半導体装置の全体構成例を示すブロック図。
【図４】第１の実施形態に係る一ブロック（ＢＬＯＣＫ）を示す回路図。
【図５】第１の実施形態に係るワード線制御回路を示す回路図。
【図６】第１の実施形態に係る転送トランジスタを示す平面図。
【図７】図６中のＡ−Ａ´線に沿った断面図。
【図８】図６中のＢ−Ｂ´線に沿った断面図。
【図９】図６中の破線１９近傍を示す断面図。
【図１０】第１の実施形態に係る転送トランジスタの動作を説明するための図であって、図６中の破線１９近傍を示す断面図。
【図１１】第１の実施形態に係る半導体装置の製造方法を示すフロー図。
【図１２Ａ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１２Ｂ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１３Ａ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１３Ｂ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１４Ａ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１４Ｂ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１５Ａ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１５Ｂ】第１の実施形態に係る半導体装置の一製造方法を示す断面図。
【図１６】この発明の第２の実施形態に係る半導体装置を示す平面図。
【図１７】図１６中のＸＶＩＩ−ＸＶＩＩ´線に沿った断面図。
【図１８】比較例に係る半導体装置を示す平面図。
【図１９】図１８中のＸＩＸ−ＸＩＸ´線に沿った断面図。
【符号の説明】
【００９０】
１１…半導体基板、１２…素子分離絶縁膜、１３…ゲート絶縁膜、１４…ゲート電極、１５−１…第１ゲート電極延設部、１５−２…第２ゲート電極延設部、Ｓ…ソース領域、Ｄ…ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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