(57)【要約】      （修正有）【課題】トレンチの側壁に分離されて配置されるゲート電極を有する半導体装置において、ｎソース領域形成用のフォトレジストのフォトリソグラフィ工程での余裕度を広げることができる半導体装置の製造方法を提供する。【解決手段】トレンチ３とこのトレンチ３の側壁にゲード電極６を形成した半導体装置において、ｎソース領域７を斜めイオン注入１６で形成するときのマスクにフォトレジスト１３およびゲート電極６もしくはトレンチ３側壁で生じるシャドーイング（影となること）をマスクの一部として利用することにより、フォトレジスト１３開口端部位置の余裕度を従来のよりも広くすることができる。【選択図】図４
2009170491.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面から内部に向って形成されたトレンチと、該トレンチのそれぞれの側壁に絶縁膜を介して分離して形成された導電膜と、前記トレンチの側壁に接して前記半導体層の表面層に選択的に形成された半導体領域とを有する半導体装置の製造方法において、
前記半導体層にトレンチを形成する工程と、前記側壁に絶縁膜を介して前記導電膜を形成する工程と、前記トレンチに前記半導体層の表面より高くフォトレジストを形成する工程と、該フォトレジストをマスクとして前記半導体層に前記トレンチの側壁に向かう斜めイオン注入をする工程を有し、前記斜めイオン注入における傾斜角度をθ（°）とし、前記トレンチの深さをＤｔとし、前記絶縁膜の厚さと前記導電膜の厚さを加算した厚さをＥｔ(μｍ)とし、前記フォトレジストの前記半導体層表面からの高さをＲｔ(μｍ)とし、前記トレンチの側壁から該側壁と対向する前記フォトレジストの側壁までの距離で、前記フォトレジストで影ができる側の距離をＸ１(μｍ)、影が出来ない側の距離をＸ２(μｍ)としたとき、Ｘ１をＲｔ・ｔａｎθ以上で、（Ｒｔ＋Ｄｔ）・ｔａｎθ＋Ｅｔ以下とし、Ｘ２を０以上でＤｔ・ｔａｎθ＋Ｅｔ以下になるように前記フォトレジストを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜がゲート絶縁膜であり、前記導電膜の少なくとも一方が、ポリシリコンで形成されたゲート電極であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記斜めイオン注入における前記傾斜角度θが、前記トレンチ側壁と前記半導体層表面のそれぞれに対して垂直な基準面にイオン注入時の実際の飛跡線を垂直投影した飛跡線と前記半導体層表面に垂直な基準線との間の角度であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記斜めイオン注入工程において、一方向から斜めイオン注入するとき、前記距離Ｘ１、Ｘ２共にＲｔ×ｔａｎθ以上で、Ｄｔ×ｔａｎθ＋Ｅｔ以下となるように前記フォトレジストを形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記斜めイオン注入工程において、互いに１８０°反対となる方向からそれぞれ斜めイオン注入するとき、前記距離Ｘ１、Ｘ２共に０以上で、Ｄｔ×ｔａｎθ＋Ｅｔ以下となるように前記フォトレジストを形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記斜めイオン注入の前記傾斜角度θを０°以上で１５°以下とすることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチ側壁にＭＯＳゲート構造を形成した半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電子機器や情報通信機器に搭載される電源ＩＣなどにはスイッチング素子としてパワーＭＯＳ（ＭＯＳ：ＭＯＳＦＥＴ）が集積された半導体装置が使用されている。
このパワーＭＯＳの低オン抵抗化が課題となっている。トレンチ側壁にＭＯＳゲート構造を形成したトレンチ横型パワーＭＯＳＦＥＴ（ＴＬＰＭ）は従来のプレーナ横型パワーＭＯＳＦＥＴと比較して、デバイスピッチの縮小とチャネル幅密度の向上により、低オン抵抗化が達成できる。
図１９は、ＴＬＰＭの要部断面図である。図示しないｐ型シリコン基板の表面層にｎウェル領域１を形成し、ｎウェル領域１の表面層にｐベース領域２を形成し、ｐベース領域２の表面から内部へトレンチ３を形成する。
トレンチ３底面にｎドレイン領域４を形成し、トレンチ３の側壁にゲート酸化膜５を形成し、トレンチ側壁にゲート酸化膜５を介してゲート電極６を形成し、ｐベース領域２の表面層にトレンチ側壁に接するｎソース領域７を形成する。
トレンチ３の内部とシリコン基板表面に層間絶縁膜８を形成し、この層間絶縁膜８にｎソース領域７、ｎドレイン領域４およびゲート電極５とに達するコンタクト開口９を形成する（ここではゲート電極５に達するコンタクト開口９は図示していない）。
【０００３】
前記コンタクト開口９の側壁および底面にバリアメタル１０を形成し、前記コンタクト開口９に埋め込み金属プラグ１１を充填し、埋め込み金属プラグ１１上に接する電極配線１２を形成する。
図２０〜図２４は，図１９に示す半導体装置の製造方法を工程順に示した要部製造工程断面図である。この半導体装置は、例えば、ＴＬＰＭを有するパワーＩＣなどであり、ここではそのＴＬＰＭの要部断面図を示した。
図２０に示すように、図示しないｐ型シリコン基板の表面層にｎウェル領域１を形成し、その後、ＴＬＰＭのチャネル領域となるｐベース領域２を形成する。
次に、図２１に示すように、ＴＬＰＭを形成する部分に酸化膜１５（熱酸化膜または堆積酸化膜）をマスクにトレンチ３を形成する。トレンチ３は基板表面からｐベース領域２を越えてｎウェル領域１に達する深さに形成する。前記酸化膜１５にさらに前記トレンチ３内部を被覆する薄い絶縁膜（図示なし：イオン注入のための犠牲酸化膜）を形成し、前記トレンチ３底面だけにｎドレイン領域４を形成する。
次に、図２２に示すように、前記酸化膜１５および前記薄い絶縁膜を除去後、ゲート酸化膜５を例えば１７ｎｍの厚みで全面に形成し、例えば厚さ０．３２μｍのドープトポリシリコンゲート電極６をＣＶＤおよびエッチバックによりトレンチ３側壁とゲート電極６引き出し領域に形成する（ゲート電極６引き出し領域は図示なし）。
【０００４】
次に、図２３に示すように、ｎソース領域７形成箇所のみをフォトレジスト１３により選択的に開口し、基板（ｐベース領域２表面）に垂直なイオン注入４１を行ないｎソース領域７を形成する。
このときイオン注入４１はトレンチ３側壁に接するｐベース領域２の端部まで行なって、トレンチ３側壁に接するｎソース領域７を形成し、且つトレンチ３底部にはイオン注入されないようにフォトレジスト１３を形成しなければならない。
次に、図２４に示すように、層間絶縁膜８となるトレンチ３の埋め込み酸化膜をＣＶＤにより生成する、このとき表面平坦化のために化学機械研磨（ＣＭＰ）を用いて表面を平坦化してもよい。
次に、前記の図１９に示すように、フォトリソグラフィ工程によりコンタクト開口部９を形成し、バリアメタル１０、埋め込みプラグ１１、電極配線１２を形成して半導体装置を完成させる。ｎソース領域７と接続する電極配線１２はソース電極配線であり、ｎドレイン領域４と接続する電極配線１２はドレイン電極配線である。
また、特許文献１には、半導体基板にｎウェル領域、ｐオフセット領域を形成し、トレンチを形成する。トレンチの第１の側壁に沿ってゲート酸化膜を形成し、第２の側壁にフィールドプレート酸化膜を形成する。それぞれの酸化膜の内側にゲートポリシリコン電極およびフィールドプレートを形成する。トレンチの第１の側壁に接して基板表面にｎソース領域を形成し、第２の側壁に接して基板表面にｎドレイン領域を形成する。トレンチを層間絶縁膜で被覆し、ｎソース領域とｎドレイン領域に接するソース電極とドレイン電極を形成することで信頼性を高め、ドレインプラグを形成しないことでデバイスピッチを小さくできるＴＬＰＭが開示されている。
【特許文献１】特開２００６−２１６８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、前記の半導体装置の製造方法において、ｎソース領域７を形成する際には、トレンチ３側壁にｎソース領域７の端部が露出するようにｐベース領域２の表面層に形成することと、トレンチ３底部にはイオン注入されないように形成することを両立しなければならない（図２３参照）。
つまり、ｎソース領域７形成時のフォトリソグラフィ工程において、フォトレジスト１３の開口部からトレンチ３側壁に達するｎソース領域７の端部が確実に露出していることと、トレンチ３底面はフォトレジスト１３により完全に被覆させることが必要になる。
しかし、トレンチ３の幅加工誤差、ドープトポリシリコンゲート電極６の膜厚誤差、ｎソースフォトリソグラフィ工程での合わせ誤差やフォトレジスト１３の加工誤差のため、図２５のようのＣ部のように、ｎソース領域７形成時のフォトレジスト１３がｐベース領域２の表面に乗り上げると、その部分ではチャネルが形成できなくなり、安定した低オン抵抗化が実現できないという問題が生じることがある。
また、逆にＤ部のように、ｎソース領域７形成時のフォトレジスト１３がトレンチ３底面を完全に覆うことができないと、トレンチ３底面にｎソース領域７形成時のイオンが注入されてしまい、高濃度のｎ領域４３がｎドレイン領域４内に形成される。
【０００６】
そうすると、ｎドレイン領域４内での空乏層の伸びが抑えられて電界強度が高まり、耐圧低下を招き、良品率が悪化する恐れがある。
ここで図２６を用いてｎソース領域７形成時の製造余裕度を考えてみる。ＴＬＰＭのトレンチ３の深さを「Ｄｔ」μｍ、トレンチ３内部に具備されるドープトポリシリコンゲート電極６の厚さ（正確にはゲート酸化膜５の厚さを加算した厚さ）を「Ｅｔ」μｍ、ｎソース領域７形成時の半導体基板表面（ｎソース領域７表面）からのフォトレジスト１３の膜厚（高さ）を「Ｒｔ」μｍ、ｎソース領域７形成時のフォトレジスト１３開口端部とトレンチ３側壁までの距離を「Ｘ」μｍとする。
前述のように、ｎソース領域７形成においてトレンチ３側壁に端部が露出するよにｐベース領域２の表面層に形成することと、トレンチ３底部にはイオン注入されないよう形成することを両立させるには、ｎソース領域７形成時のフォトレジスト１３開口端部を前記距離「Ｘ」が０〜「Ｅｔ」μｍの位置にくるように形成しなければならない。
前記距離「Ｘ」が０以下（マイナス）になる場合はｎソース領域７形成時のフォトレジスト１３がｐベース領域２の表面に乗り上げてしまいトレンチ３側壁近傍に一部ｎソース領域７が形成されないことを意味する。また前記距離「Ｘ」が「Ｅｔ」より大きい場合にはトレンチ３底面が露出してしまうことになり、トレンチ３底面にｎソース領域７形成時のイオン注入で高濃度のｎ領域４３が形成されてしまうことを意味する。
【０００７】
前述のようなトレンチ３の幅加工誤差、ドープトポリシリコンゲート電極６の膜厚誤差、ｎソースフォトリソグラフィ工程での合わせ誤差やフォトレジスト１３の加工誤差が存在するなかで、ｎソース領域７形成時のフォトリソグラフィ工程での余裕度の幅は「Ｅｔ」μｍと言える。これはドープトポリシリコンゲート電極６の厚さが０．２〜０．３５μｍ程度であることを考えると非常に余裕度が小さいことがわかる。
また、前記の特許文献１には、ｎソース領域を斜めイオン注入で形成することは記載されていない。
この発明の目的は、前記の課題を解決して、ｎソース領域形成用のフォトレジストのフォトリソグラフィ工程での余裕度を広げることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するために、半導体層の表面から内部に向って形成されたトレンチと、該トレンチのそれぞれの側壁に絶縁膜を介して分離して形成された導電膜と、前記トレンチの側壁に接して前記半導体層の表面層に選択的に形成された半導体領域とを有する半導体装置の製造方法において、前記半導体層にトレンチを形成する工程と、前記側壁に絶縁膜を介して前記導電膜を形成する工程と、前記トレンチに前記半導体層の表面より高くフォトレジストを形成する工程と、該フォトレジストをマスクとして前記半導体層に前記トレンチの側壁に向かう斜めイオン注入をする工程を有し、前記斜めイオン注入における傾斜角度をθ（°）とし、前記トレンチの深さをＤｔとし、前記絶縁膜の厚さと前記導電膜の厚さを加算した厚さをＥｔ(μｍ)とし、前記フォトレジストの前記半導体層表面からの高さをＲｔ(μｍ)とし、前記トレンチの側壁から該側壁と対向する前記フォトレジストの側壁までの距離で、前記フォトレジストで影ができる側の距離をＸ１(μｍ)、影が出来ない側の距離をＸ２(μｍ)としたとき、Ｘ１をＲｔ・ｔａｎθ以上で、（Ｒｔ＋Ｄｔ）・ｔａｎθ＋Ｅｔ以下とし、Ｘ２を０以上でＤｔ・ｔａｎθ＋Ｅｔ以下になるように前記フォトレジストを形成する製造方法とする。
また、第一導電型の半導体層にトレンチを形成し、該トレンチのそれぞれの側壁にゲート絶縁膜を介して分離してゲート電極を形成し、前記トレンチの底部に第二導電型のドレイン領域と前記トレンチの側壁に接して前記半導体層の表面層に第二導電型のソース領域を形成した半導体装置の製造方法において、前記半導体層にトレンチを形成する工程と、前記トレンチのそれぞれの側壁にゲート絶縁膜を介して分割して前記ゲート電極を形成する工程と、前記トレンチに前記半導体層の表面より高くフォトレジストを形成する工程と、該フォトレジストをマスクとして前記半導体層に前記トレンチの側壁に向かう斜めイオン注入をして前記ソース領域を形成する工程を有し、前記斜めイオン注入における傾斜角度をθ（°）とし、前記トレンチの深さをＤｔ(μｍ)とし、前記ゲート絶縁膜の厚さと前記ゲート電極の厚さを加算した厚さをＥｔ(μｍ)とし、前記フォトレジストの前記半導体層表面からの高さをＲｔ(μｍ)とし、前記トレンチの側壁から該側壁と対向する前記フォトレジストの側壁までの距離で、前記フォトレジストで影ができる側の距離をＸ１、影が出来ない側の距離をＸ２としたとき、Ｘ１をＲｔ×ｔａｎθ以上で、（Ｒｔ＋Ｄｔ）×ｔａｎθ＋Ｅｔ以下とし、Ｘ２を０以上でＤｔ×ｔａｎθ＋Ｅｔ以下になるように前記フォトレジストを形成する製造方法とする。
【０００９】
また、前記斜めイオン注入における前記傾斜角度θが、前記トレンチ側壁と前記半導体層表面のそれぞれに対して垂直な基準面にイオン注入時の実際の飛跡線を垂直投影した飛跡線と前記半導体層表面に垂直な基準線との間の角度であるとよい。
また、前記斜めイオン注入工程において、一方向から斜めイオン注入するとき、前記距離Ｘ１、Ｘ２共にＲｔ×ｔａｎθ以上で、Ｄｔ×ｔａｎθ＋Ｅｔ以下となるように前記フォトレジストを形成するとよい。
また、前記斜めイオン注入工程において、互いに１８０°反対となる方向からそれぞれ斜めイオン注入するとき、前記距離Ｘ１、Ｘ２共に０以上で、Ｄｔ×ｔａｎθ＋Ｅｔ以下となるように前記フォトレジストを形成するとよい。
また、前記斜めイオン注入の前記傾斜角度θを０°以上で１５°以下とするとよい。
(作用)
以下の説明で前記の第一導電型をｐ型（以下では単にｐと記す）、第二導電型をｎ型（以下では単にｎと記す）で表す。
本発明は、ｎソース領域形成時のイオン注入をトレンチ側壁に向かう斜め方向からの斜めイオン注入をする場合、この斜めイオン注入時のフォトマスクのシャドーイングされる箇所（影となる箇所）をマスクのように利用することにより、各工程の製造誤差に対して余裕度を持たせることが可能となり、安定した低オン抵抗化が実現でき、耐圧低下による良品率の悪化も回避できる。
【００１０】
以下図を持って詳細を説明する。図１５のようにＴＬＰＭのトレンチ３の深さを「Ｄｔ」μｍ、トレンチ３の内部に具備されるドープトポリシリコンゲート電極６の厚さとゲート酸化膜５の厚さを加算した厚さ（ゲート酸化膜５の厚さが極めて薄いのでゲート電極６の厚さとしてもよい）を「Ｅｔ」μｍ、ｎソース領域７形成時のｎソース領域７の表面からのフォトレジスト１３膜の厚さを「Ｒｔ」μｍ、ｎソース領域７形成時のフォトレジスト１３の開口端部とトレンチ３側壁までの距離を「Ｘ１、Ｘ２」μｍとする。
また、図１６に示すように、トレンチ３の側壁面に垂直な方向（Ｘ軸）とｐベース領域２表面に垂直な方向（Ｙ軸）に形成される基準面（Ｘ−Ｙ面）に対して打ち込みイオンの実際の飛跡線Ｐを垂直投影し、この投影された飛跡線Ｑと半導体層表面に垂直な基準線（Ｙ軸）との間の角度を斜めイオン注入における傾斜角度とし、この傾斜角度をθ（°）とする。
勿論、この実際の飛跡線Ｐが基準面（Ｘ−Ｙ面）にあれば投影する必要はなく、この実際の飛跡線Ｐは投影された飛跡線Ｑそのものとなり、この飛跡線（Ｐ＝Ｑ）と基準線（Ｙ軸）との間の角度が斜めイオン注入における傾斜角度θとなる。図１６のＺ軸はＸ軸、Ｙ軸にそれぞれ直交しており、紙面に対して垂直方向で紙面の奥に向う軸でありＹ−Ｚ面はトレンチ３の側壁に平行な面となる。
【００１１】
まず図１５のＡ側のシャドーイング（影になること）について説明する。トレンチ３側壁からフォトレジスト１３端部までの距離をＸ１とすると、０＜Ｘ１＜Ｅｔのときｎソース領域７形成時のフォトレジスト１３によりシャドーイングされる箇所が発生するが、その幅は図１７で示すようにＲｔ・ｔａｎθで表すことができる。尚、式中の・印は×（積）を示す。
このことはｎソース領域７をトレンチ３側壁に接するように形成するためには、トレンチ３側壁に接するｐベース領域２表面にシャドーイングされる箇所が来ないようにする必要がある。そのため、Ｘ１≧Ｒｔ・ｔａｎθとする必要がある。
次に、Ｘ１＞Ｅｔのときトレンチ３底面は一部露出することになるが、ｎソース領域７形成時のフォトレジスト１３でのシャドーイングにより、イオン注入を回避できる幅は図１６に示すように（Ｒｔ＋Ｄｔ）・ｔａｎθで表すことができる。
つまりＡ側において許容できる露出するトレンチ３底面の幅は（Ｒｔ＋Ｄｔ）・ｔａｎθであるので  Ｘ１≦（Ｒｔ＋Ｄｔ）・ｔａｎθ＋Ｅｔまでは許容できる。
これらよりＡ側での距離Ｘ１は、Ｒｔ・ｔａｎθ≦Ｘ１≦（Ｒｔ＋Ｄｔ）・ｔａｎθ＋Ｅｔの範囲とする必要がある。
【００１２】
次に、図１５のＢ側のシャドーイングについて説明する。トレンチ３側壁からフォトレジスト１３端部までの距離をＸ２とすると、図１８に示すように、Ｘ２＞Ｅｔのときトレンチ３底面は一部露出することになるが、ドープトポリシリコンゲート電極６を含めたトレンチ３でのシャドーイングにより、イオン注入を回避できる幅は  Ｄｔ・ｔａｎθで表すことができる。
つまり、Ｂ側において許容できる露出するトレンチ３底面の幅はＤｔ・ｔａｎθであるので、０≦Ｘ２≦Ｄｔ・ｔａｎθ＋Ｅｔまでは許容できる。これよりＢ側での距離Ｘ２は０≦Ｘ２≦Ｄｔ・ｔａｎθ＋Ｅｔの範囲にする必要がある。
尚、図１８において、許容できる露出するトレンチ３底面の幅は、正確にはＨ・ｔａｎθであるが、トレンチ３の深さＤｔとドープドポリシリコンゲート電極６のトレンチ３底面からの高さＨには実際は大きな差がなく、またθが小さいため、ここでは便宜的にＨ・ｔａｎθ＝Ｄｔ・ｔａｎθとして扱った。
ｎソース領域７形成時の斜めイオン注入を一方向から１回で行う場合で、斜めイオン注入の影がＡ側またはＢ側のどちらにできるか予め予測できない場合には、Ａ側とＢ側の双方の条件を両立させる必要がある。
【００１３】
その場合は、距離Ｘ１、Ｘ２を共にＸとして表したとき、ＸはＲｔ・ｔａｎθ≦Ｘ≦Ｄｔ・ｔａｎθ＋Ｅｔの範囲となるようにする必要がある。余裕度ΔＸをＸの許容最大値−許容最小値と定義した場合、余裕度ΔＸは（Ｄｔ−Ｒｔ）・ｔａｎθ＋Ｅｔとなる。従来の余裕度はＥｔであるので、余裕度ΔＸは従来に比べて（Ｄｔ−Ｒｔ）・ｔａｎθだけ大きくなる。但し、Ｄｔ＞Ｒｔの場合である。
つぎに、トレンチの側壁に向かう両斜め方向から二度に分割してｎソースイオン注入を実施した場合、前述のＡ側のｎソース領域７形成時のフォトレジスト１３によりシャドーイングされる箇所が分割された反対方向からのｎソースイオン注入で補償されることになる。そのためＸは０≦Ｘ≦Ｄｔ・ｔａｎθ＋Ｅｔとなる。余裕度ΔＸはＤｔ・ｔａｎθ＋Ｅｔとなり、一方向からの斜めイオン注入の場合より余裕度ΔＸはさらに大きくなる。
また、ｎソースイオン注入時に標準的なｎＭＯＳのソース・ドレイン形成も同時に行うことが多いため、傾斜角度θは１５°よりも小さいことが望ましい。
表１に余裕度ΔＸを示す。
【００１４】
【表１】
2009170491.tif 000003
【発明の効果】
【００１５】
この発明によれば、トレンチとこのトレンチの側壁にゲード電極を形成した半導体装置において、ｎソース領域を斜めイオン注入で形成するときのマスクにフォトレジストとこのフォトレジストおよびゲート電極もしくはトレンチ側壁で生じるシャドーイング（影となること）をマスクの一部として利用することにより、フォトレジスト開口端部位置の余裕度を従来のよりも広くすることができる。
【発明を実施するための最良の形態】
【００１６】
発明の実施の形態を以下の実施例で説明する。以下の説明において、従来構造と同一部位には同一符号を付した。
【実施例１】
【００１７】
図１〜図６はこの発明の第１実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。この半導体装置はパワー半導体素子としてＴＬＰＭを有するパワーＩＣであり、この図はＴＬＰＭの要部断面図を示している。以下の説明では、導電型をｐ（ｐ型）、ｎ(ｎ型)で表したが、その導電型を逆に置き換えても構わない。
またＴＬＰＭのソース、ドレインの呼称も前記導電型の置き換えに合わせて逆にしても構わない。
図１に示すのように、図示しないｐ型シリコン基板の表面層にｎウェル領域１を形成し、その後、ＴＬＰＭのチャネル領域となるｐベース領域２を形成する。
次に、図２に示すように、ＴＬＰＭを形成する箇所に酸化膜１５（熱酸化膜または堆積酸化膜）をマスクにトレンチ３を形成する。トレンチ３はｐベース領域２の表面からｎウェル領域１に達する例えば深さ１．２μｍに形成する。前記酸化膜１５にさらに前記トレンチ３内部を被覆する薄い絶縁膜（図示なし）を形成し、前記トレンチ３底面だけにｎドレイン領域４を形成する。
次に、図３に示すように、前記酸化膜１５および前記薄い絶縁膜を除去後、ゲート酸化膜５を全面に形成し、例えば厚さ０．３２μｍのドープトポリシリコンゲート電極６をＣＶＤおよびエッチバックによりトレンチ３側壁とゲート電極６引き出し領域に形成する（ゲート電極６引き出し領域は図示なし）。
【００１８】
次に、図４に示すようにｎソース領域７の形成箇所に例えば厚さ０．９μｍのフォトレジスト１３を形成し、このフォトレジスト１３を選択的に開口する。そのフォトレジスト１３をマスクにし、前記トレンチ３の側壁に向かう斜め方向から斜めイオン注入１６をする。その打ち込みの傾斜角度θは７°とし、前記トレンチ３の側壁に向かう両斜め方向から二度に分割してイオン注入する。この傾斜角度θは、図１５で説明した通りである。
次に、図５に示すように、層間絶縁膜８となるトレンチの埋め込み酸化膜をＣＶＤにより形成する。このとき表面平坦化のために化学機械研磨（ＣＭＰ）を用いて表面を平坦化してもよい。
次に、図６に示すように、フォトリソグラフィ工程によりコンタクト開口部９を形成し、バリアメタル１０、埋め込みプラグ１１、電極配線１２（Ａｌなどで形成）を形成して半導体装置を完成させる。
また、図７に示すように、ｎドレイン領域４に接続する埋め込みプラグ１１と電極配線１２を形成しないタイプのＴＬＰＭもある。この場合は、表面に形成されたｎソース領域７は、トレンチ３を挟んで一方の側のｎソース領域７はｎドレイン領域となり、トレンチ３底部に形成されたｎドレイン領域４は耐圧を確保するためのバッファ領域の働きをする。このタイプのＴＬＰＭは、ｎドレイン領域４に接続する埋め込みプラグ１１を形成しないので一層の微細化が可能となる。また、ソースとドレインは入れ替えできるので双方向素子とすることもできる。
【００１９】
この製造方法では斜めイオン注入を２回に分けて行なっているので、ｎソース領域７形成時のフォトレジスト１３開口端部位置、つまり、トレンチ側壁からフォトレジスト端部までの距離Ｘの余裕度ΔＸは、ΔＸ＝Ｄｔ・ｔａｎθ＋Ｅｔ＝（１．２μｍ×ｔａｎ７°＋０．３２μｍ＝０．４６７μｍとなり、従来技術の０．３２μｍより１．４５倍広がる。
つまり、トレンチ３底面にフォトレジスト１３が形成されず０．１４７（０．４６７μｍ−０．３２μｍ）μｍ露出したとてもゲート電極６の影がマスクと同様の働きをするため、この影になったトレンチ３底面には斜めイオン注入が行なわれないことになる。
以下にこの実施例において、ｎソース領域７を形成するための斜めイオン注入１６を両方向から２回に分けて行った場合の傾斜角度θと余裕度ΔＸの関係を表２にまとめる。ここではゲート酸化膜５の厚さは極めて小さいので無視した。
【００２０】
【表２】
2009170491.tif 000004
この余裕度ΔＸを元にして、製造工程におけるトレンチ３の加工幅誤差、ドープトポリシリコンゲート電極６の膜厚誤差、ｎソースフォトリソグラフィ工程での合わせ誤差やフォトレジスト１３の加工誤差などを考慮して、最適なｎソース領域７形成時のフォトレジスト１３の開口端部位置を決めて設計すれば従来技術より余裕度のある設計ができる。また、この余裕度を切りつめれば一層の微細化が可能となる。
また、前記のイオン注入工程において、斜めイオン注入を一方向から行なった場合は、余裕度ΔＸ＝（Ｄｔ−Ｒｔ）・ｔａｎθ＋Ｅｔ＝（１．２μｍ−０．９μｍ）×ｔａｎ７°＋０．３２μｍ＝０．３５７μｍとなる。これは余裕度ΔＸが従来技術より０．０３７μｍ広がったことになる。
また、斜めイオン注入１６のイオンの入射方向とトレンチ３の位置関係が決まっており、一方向から斜めイオン注入１６する場合には、トレンチ３側壁からフォトレジスト１３の端部の距離Ｘは、フォトレジスト１３で影ができる側では、Ｒｔ・ｔａｎθ≦Ｘ１≦（Ｒｔ＋Ｄｔ）・ｔａｎθ＋Ｅｔの範囲、フォトレジスト１３で影ができない側では、０≦Ｘ２≦Ｄｔ・ｔａｎθ＋Ｅｔの範囲にあればよい。
【００２１】
尚、深くて開口部が狭いトレンチ（アスペクト比が大きなトレンチ）で、トレンチ３の側壁のそれぞれに分離してゲート電極６を形成する場合、この斜めイオン注入１６の影（シャドーイング）をマスクとして利用すればｎソース領域７を形成するためのフォトレジスト１３は不要とすることも可能となる。
また、本発明は特許文献１に示すＴＬＰＭにも当然適用できる。具体的に図８を用いて説明する。
図８は、特許文献１に示すＴＬＰＭの要部断面図である。半導体基板にｎウェル領域５２、ｐオフセット領域４を形成し、トレンチ５５を形成する。トレンチ５５の第１の側壁に沿ってゲート酸化膜６４を形成し、トレンチ５５の第２の側壁に沿ってフィールドプレート酸化膜６４を形成し、それぞれの酸化膜の内側にゲートポリシリコン電極６１およびフィールドプレート酸化膜６２を形成する。トレンチ５５の第１の側壁に接して基板表面領域にｎソース領域５７を形成すると共に、トレンチ５５の第２の側壁の外側の基板表面領域にｎドレイン領域５６を形成する。層間絶縁膜でトレンチ５５の内部を埋めるとともに、ｎソース領域５７およびｎドレイン領域５６の表面を覆い、その層間絶縁膜にコンタクトホールを開口する。そしてソース電極１０とドレイン電極を形成する。
【００２２】
前記のｎソース領域５７を形成するに当たって、トレンチ５５内部にパターニングされたフォトレジストを形成し、それをマスクとして斜めイオン注入する。図８の左側のトレンチ５５ではトレンチ５５の左側にｎソース領域５７が形成され、右側のトレンチ５５ではトレンチ５５の右側にｎソース領域５７が形成され、トレンチ５５に挟まれた箇所にｎドレイン領域が形成される。
そのため、図１５で示す方向と同じ方向から斜めイオン注入でトレンチ５５の底部に斜めイオン注入されないようにするためには、左側のトレンチ５５では図１５のＡ側のＸ１が適用でき、右側のトレンチ５５では図１４のＢ側のＸ２が適用できる。当然、前記したように、斜めイオン注入を一方向からする場合および反対方向も含め２回する場合で前記で示した余裕度ΔＸが適用できる。
【実施例２】
【００２３】
図９〜図１４は、この発明の第２実施例の半導体装置の製造方法で工程順に示した要部製造工程断面図である。この半導体装置はゲート・ドレイン間の容量（帰還容量）を低減するためにゲート電極をそれぞれのトレンチの側壁に分離して形成している。
図９に示すように、ｎドレイン領域となる高濃度のｎ半導体基板２１の表面層にｎドリフト領域となる低濃度のｎ半導体領域２２を形成し、このｎ半導体領域２２の表面層にｐベース領域２３を形成する。
次に、図１０に示すように、ｐベース領域２３の表面から内部に向ってトレンチ２４を形成し、トレンチ２４底部に高濃度のｎ電界緩和領域２５を形成し、ゲート絶縁膜２６を全面に形成する。
次に、図１１に示すように、ポリシリコン層を絶縁膜上に形成し、パターンニングしてゲート電極２７を形成する。
次に、図１２に示すように、トレンチ２４を被覆するフォトレジスト２８をｐベース領域２３の表面より高く形成しパターニングしてｎソース領域３０を形成するマスクにする。
次に、図１３に示すように、このフォトレジスト２８をマスクに斜めイオン注入２９を行い、ｎソース領域３０を形成する。
【００２４】
次に、図１４に示すように、フォトレジスト２８を除去し、層間絶縁膜３１を形成し、ｎソース領域３０と接するソース電極３２と裏面のｎドレイン領域（ｎ半導体基板２１）に接するドレイン電極３３を形成して帰還容量の小さな縦型ＭＯＳＦＥＴが完成する。
この図１３の工程であるフォトレジスト２８の形成と斜めイオン注入２９によるｎソース領域３０の形成を第１実施例と同様の方法で行うことによって、第１実施例と同様の余裕度ΔＸを得ることができる。
本発明は、前記した半導体装置に限らず、トレンチ３、２４の側壁にそれぞれ分離してゲート電極６、２７のような導電膜を形成した、例えば、図１４のｎドレイン領域（ｎ半導体基板２１）の代わりにｐコレクタ領域（ｐ半導体基板を用いるとよい）を形成することで、帰還容量を低減したトレンチ構造の縦型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置を製造することができる。その場合にも本発明が適用できる。
【図面の簡単な説明】
【００２５】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図７】図６とは別の半導体装置の要部断面図
【図８】特許文献１に示すＴＬＰＭの要部断面図
【図９】この発明の第２実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１１】図１０に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１２】図１１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１３】図１２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１４】図１３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図
【図１５】本発明を説明するための半導体装置の要部断面図
【図１６】傾斜角度を説明する図
【図１７】図１５のＡ側の説明図
【図１８】図１５のＢ側の説明図
【図１９】従来の半導体装置の要部断面図
【図２０】図１９の半導体装置の要部製造工程断面図
【図２１】図２０に続く、図１９の半導体装置の要部製造工程断面図
【図２２】図２１に続く、図１９の半導体装置の要部製造工程断面図
【図２３】図２２に続く、図１９の半導体装置の要部製造工程断面図
【図２４】図２３に続く、図１９の半導体装置の要部製造工程断面図
【図２５】図１９の半導体装置の製造方法での不具合を説明する図
【図２６】図１９の半導体装置の製造方法での余裕度を説明する図
【符号の説明】
【００２６】
１、５２  ｎウェル領域
２、２３  ｐベース領域
３、２４、５５  トレンチ
４、５６  ｎドレイン領域
５、６３  ゲート酸化膜
６    ドープドポリシリコンゲート電極
７、３０、５７  ｎソース領域
８、３１  層間絶縁膜
９    コンタクト開口部
１０    バリアメタル
１１    埋め込み金属プラグ
１２    電極配線
１３、２８  フォトレジスト
１６、２９  斜めイオン注入
２１    ｎ半導体基板
２２    ｎ半導体領域
２５    ｎ電界緩和領域
２６    ゲート絶縁膜
２７、６１  ゲート電極
３２、６０  ソース電極
３３、５９  ドレイン電極
５４    ｐオフセット領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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