(57)【要約】      （修正有）【課題】電荷トラップ型の不揮発性半導体メモリの動作速度を向上させること。【解決手段】不揮発性半導体メモリは、半導体基板１と、半導体基板１上にゲート絶縁膜１０を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され第１ゲート電極ＷＧから電気的に絶縁された第２ゲート電極ＣＧ１、ＣＧ２と、半導体基板１と第２ゲート電極ＣＧ１、ＣＧ２との間に少なくとも形成された電荷トラップ膜３０と、を備える。第１ゲート電極ＷＧは、ゲート絶縁膜１０に接触する下方部ＷＧ−Ｌと、下方部ＷＧ−Ｌの上に形成された上方部ＷＧ−Ｕと、を含む。上方部ＷＧ−Ｕと第２ゲート電極ＣＧ１、ＣＧ２との間隔は、下方部ＷＧ−Ｌと第２ゲート電極ＣＧ１、ＣＧ２との間隔より大きい。【選択図】図２
2009094170.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側方に形成され、前記第１ゲート電極から電気的に絶縁された第２ゲート電極と、
前記半導体基板と前記第２ゲート電極との間に少なくとも形成された、電荷をトラップする絶縁膜である電荷トラップ膜と
を備え、
前記第１ゲート電極は、
前記ゲート絶縁膜に接触する下方部と、
前記下方部の上に形成された上方部と
を含み、
前記上方部と前記第２ゲート電極との間隔は、前記下方部と前記第２ゲート電極との間隔より大きい
不揮発性半導体メモリ。
【請求項２】
請求項１に記載の不揮発性半導体メモリであって、
前記電荷トラップ膜は、前記第１ゲート電極と前記第２ゲート電極との間に延在する
不揮発性半導体メモリ。
【請求項３】
請求項２に記載の不揮発性半導体メモリであって、
前記下方部と前記第２ゲート電極との間には、前記電荷トラップ膜が形成され、
前記上方部と前記第２ゲート電極との間には、前記電荷トラップ膜及び前記電荷トラップ膜と異なる絶縁膜が形成された
不揮発性半導体メモリ。
【請求項４】
請求項１乃至３のいずれかに記載の不揮発性半導体メモリであって、
更に、前記第１ゲート電極上に形成されたシリサイド層を備える
不揮発性半導体メモリ。
【請求項５】
請求項４に記載の不揮発性半導体メモリであって、
前記シリサイド層は、前記第１ゲート電極の上面を全て覆うように形成された
不揮発性半導体メモリ。
【請求項６】
請求項１乃至５のいずれかに記載の不揮発性半導体メモリであって、
前記第２ゲート電極は、前記第１ゲート電極の両側に形成された
不揮発性半導体メモリ。
【請求項７】
請求項１乃至６のいずれかに記載の不揮発性半導体メモリであって、
前記電荷トラップ膜は、ＯＮＯ（Oxide Nitride Oxide）膜である
不揮発性半導体メモリ。
【請求項８】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側方に形成され、前記第１ゲート電極から電気的に絶縁された第２ゲート電極と、
前記半導体基板と前記第２ゲート電極との間に少なくとも形成された、電荷をトラップする絶縁膜である電荷トラップ膜と
を備え、
前記半導体基板の表面に直角な方向とゲート長方向とで規定される面内における前記第１ゲート電極の断面形状は、凸形状である
不揮発性半導体メモリ。
【請求項９】
（Ａ）半導体基板上にゲート絶縁膜を形成する工程と、
（Ｂ）前記ゲート絶縁膜上に第１ポリシリコン膜を堆積する工程と、
（Ｃ）所定の領域以外の前記第１ポリシリコン膜を途中までエッチングし、前記所定の領域に前記第１ポリシリコン膜からなる突起構造を形成する工程と、
（Ｄ）前記突起構造の側面にスペーサ絶縁膜を形成する工程と、
（Ｅ）前記突起構造と前記スペーサ絶縁膜が形成された領域外の前記第１ポリシリコン膜及び前記ゲート絶縁膜を除去する工程と、
（Ｆ）電荷をトラップする絶縁膜である電荷トラップ膜を全面に形成する工程と、
（Ｇ）前記電荷トラップ膜上に第２ポリシリコン膜を堆積する工程と、
（Ｈ）前記第２ポリシリコン膜をエッチバックする工程と
を含む
不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその製造方法に関する。特に、本発明は、電気的に消去／書き込みが可能な不揮発性半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
電気的に消去／書き込みが可能な不揮発性半導体メモリとして、フラッシュメモリや電荷トラップ型メモリ（Charge Trapping Memory）が知られている。このうち電荷トラップ型メモリは、電荷をトラップする素子を用いてデータを記憶する。電荷をトラップする素子は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）トランジスタである。ＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Silicon）トランジスタの一種であり、そのゲート絶縁膜として、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜が用いられる。
【０００３】
ＯＮＯ膜中のシリコン窒化膜は、電荷をトラップする性質を有している。例えば、ゲート電極、ソース／ドレイン及び基板に適当な電圧を印加することにより、シリコン窒化膜に電子をトラップさせることができる。シリコン窒化膜に電子がトラップされている場合、トラップされていない場合に比べて、ＭＯＮＯＳトランジスタの閾値電圧は増加する。逆に、トラップされた電子がシリコン窒化膜から引き抜かれると、閾値電圧は減少する。このような閾値電圧の変化を利用することにより、ＭＯＮＯＳトランジスタは、データ「１」、「０」を不揮発的に記憶することができる。つまり、電荷トラップ型メモリは、ＭＯＮＯＳトランジスタをメモリセルとして利用することにより、データを記憶する。
【０００４】
近年、１メモリセルに２ビットのデータを記憶できる電荷トラップ型メモリも開発されている（例えば、特許文献１参照）。
【０００５】
図１は、特許文献１に記載されている電荷トラップ型メモリを示す断面図である。図１において、シリコン基板１０１上にメモリセル１０２が形成されている。このメモリセル１０２は、２つのＭＯＮＯＳトランジスタを含んでいる。より詳細には、シリコン基板１０１の表面にソース／ドレイン拡散層１０３が形成されている。ソース／ドレイン拡散層１０３間のチャネル領域１０４の一部の上には、ゲート絶縁膜１０５を介して第１ゲート電極１０６が形成されている。第１ゲート電極１０６の両側には、ＯＮＯ膜１０７がＬ字に形成されており、その両側のＯＮＯ膜１０７のそれぞれの上に、第２ゲート電極１０８が形成されている。つまり、各ＯＮＯ膜１０７は、第２ゲート電極１０８とチャネル領域１０４との間、及び、第２ゲート電極１０８と第１ゲート電極１０６との間に形成されている。各ＯＮＯ膜１０７が電荷をトラップする電荷トラップ層として機能し、それにより、２ビットのデータが１つのメモリセル１０２に記憶される。
【０００６】
更に、図１において、第１ゲート電極１０６の上面の中央に第１シリサイド層１０９が形成されている。また、第２ゲート電極１０８上には第２シリサイド層１１０が形成されている。図１に示されるように、第２ゲート電極１０８の上端の位置は、第１ゲート電極１０６の上端の位置よりも高い。そのため、シリサイド形成時に、第１シリサイド層１０９と第２シリサイド層１１０とが短絡することが防止される。すなわち、第２ゲート電極１０８を第１ゲート電極１０６から絶縁したまま、第２ゲート電極１０８の抵抗値を低減することが可能となる。
【０００７】
【特許文献１】特開２００５−２６０１６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本願発明者は、次の点に着目した。例えば図１で示された構成において、第１ゲート電極１０６と第２ゲート電極１０８とのカップリング容量は、メモリの高速動作を妨げる方向に働く。電荷トラップ型メモリにおいて、動作速度の更なる向上が望まれる。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の１つの観点において、不揮発性半導体メモリが提供される。その不揮発性半導体メモリは、半導体基板（１）と、半導体基板（１）上にゲート絶縁膜（１０）を介して形成された第１ゲート電極（ＷＧ）と、第１ゲート電極（ＷＧ）の側方に形成され第１ゲート電極（ＷＧ）から電気的に絶縁された第２ゲート電極（ＣＧ）と、半導体基板（１）と第２ゲート電極（ＣＧ）との間に少なくとも形成された電荷トラップ膜（３０）と、を備える。第１ゲート電極（ＷＧ）は、ゲート絶縁膜（１０）に接触する下方部（ＷＧ−Ｌ）と、下方部（ＷＧ−Ｌ）の上に形成された上方部（ＷＧ−Ｕ）と、を含む。上方部（ＷＧ−Ｕ）と第２ゲート電極（ＣＧ）との間隔は、下方部（ＷＧ−Ｌ）と第２ゲート電極（ＣＧ）との間隔より大きい。
【００１１】
このように構成された不揮発性半導体メモリによれば、第１ゲート電極（ＷＧ）と第２ゲート電極（ＣＧ）とのカップリング容量が、第１ゲート電極（ＷＧ）の上方部（ＷＧ−Ｕ）において低減されている。それは、第１ゲート電極（ＷＧ）の上方部（ＷＧ−Ｕ）が、その下方部（ＷＧ−Ｌ）に比べて、第２ゲート電極（ＣＧ）から離れているからである。その結果、ゲート電極（ＷＧ，ＣＧ）に対する充電時間が削減され、動作速度が向上する。
【００１２】
一方、ゲート絶縁膜（１０）に接触する下方部（ＷＧ−Ｌ）は、上方部（ＷＧ−Ｕ）に比べて第２ゲート電極（ＣＧ）に近い。従って、下方部（ＷＧ−Ｌ）と第２ゲート電極（ＣＧ）との間の下の半導体基板（１）においてチャネル（ＣＮＬ）が良好に形成され、ドレイン電流の低下が防止される。もし、ゲート絶縁膜（１０）に接触する下方部（ＷＧ−Ｌ）も、上方部（ＷＧ−Ｕ）と同様に第２ゲート電極（ＣＧ）から離されると、チャネル（ＣＮＬ）が良好に形成されない。その場合、ドレイン電流が減少し、動作特性が悪化する。本発明によれば、カップリング容量の低減と良好なチャネル形成との両立が実現されていると言える。
【００１３】
本発明の他の観点において、不揮発性半導体メモリの製造方法が提供される。その製造方法は、（Ａ）半導体基板（１）上にゲート絶縁膜（１０）を形成する工程と、（Ｂ）ゲート絶縁膜（１０）上に第１ポリシリコン膜（１１）を堆積する工程と、（Ｃ）所定の領域（Ｒ１）以外の第１ポリシリコン膜（１１）を途中までエッチングし、その所定の領域（Ｒ１）に第１ポリシリコン膜（１１）からなる突起構造（１４）を形成する工程と、（Ｄ）突起構造（１４）の側面にスペーサ絶縁膜（２０）を形成する工程と、（Ｅ）突起構造（１４）とスペーサ絶縁膜（２０）が形成された領域（Ｒ２）外の第１ポリシリコン膜（１１）及びゲート絶縁膜（１０）を除去する工程と、（Ｆ）電荷トラップ膜（３０）を全面に形成する工程と、（Ｇ）電荷トラップ膜（３０）上に第２ポリシリコン膜（３１）を堆積する工程と、（Ｈ）第２ポリシリコン膜（３１）をエッチバックする工程と、を含む。これにより、上述の不揮発性半導体メモリの構造が得られる。
【発明の効果】
【００１４】
本発明に係る不揮発性半導体メモリによれば、動作速度が向上する。
【発明を実施するための最良の形態】
【００１５】
１．第１の実施の形態
１−１．構造
図２は、本発明の第１の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。図２に示されるように、半導体基板１上にメモリセル２が形成されている。半導体基板１は、例えばＰ型シリコン基板である。この半導体基板１の表面にソース／ドレイン拡散層３が形成されている。ソース／ドレイン拡散層３は、例えばＮ型拡散層である。ソース／ドレイン拡散層３間の半導体領域が、チャネル領域ＣＮＬである。
【００１６】
半導体基板１のチャネル領域ＣＮＬの一部の上には、ゲート絶縁膜１０を介してワードゲート（第１ゲート電極）ＷＧが形成されている。ワードゲートＷＧの延在方向は、Ｙ方向である。ワードゲートＷＧのゲート長は、Ｙ方向に直角なＸ方向に沿って規定される。Ｘ方向とＹ方向のそれぞれに直交する方向、すなわち、半導体基板１の表面に直角な方向が、Ｚ方向である。
【００１７】
本実施の形態において、ワードゲートＷＧは、上方部ＷＧ−Ｕと下方部ＷＧ−Ｌを含んでいる。下方部ＷＧ−Ｌは、ゲート絶縁膜１０に接触している。上方部ＷＧ−Ｕは、下方部ＷＧ−Ｌの上に形成されている。図２に示されるように、上方部ＷＧ−ＵのＸ方向の幅は、下方部ＷＧ−ＬのＸ方向の幅よりも小さい。つまり、ＸＺ面内におけるワードゲートＷＧの断面形状は、凸形状である。上方部ＷＧ−Ｕの側面には、スペーサ絶縁膜２０が形成されている。スペーサ絶縁膜２０は、例えばシリコン酸化膜である。
【００１８】
ワードゲートＷＧの両側には、電荷トラップ膜３０が形成されている。電荷トラップ膜３０は、電荷をトラップすることができる絶縁膜である。例えば、電荷トラップ膜３０は、酸化膜、窒化膜、及び酸化膜が順番に積層されたＯＮＯ（Oxide Nitride Oxide）膜である。この場合、電荷は、窒化膜にトラップされ得る。また、電荷トラップ膜３０として、ＯＮ膜やＯＮＯＮ膜あるいは窒化膜だけが用いられてもよい。
【００１９】
この電荷トラップ膜３０は、ワードゲートＷＧとソース／ドレイン拡散層３との間のチャネル領域ＣＮＬ上に少なくとも形成されている。その電荷トラップ膜３０上に、コントロールゲート（第２ゲート電極）ＣＧ１、ＣＧ２が形成されている。つまり、電荷トラップ膜３０は、コントロールゲートＣＧ１、ＣＧ２のそれぞれと半導体基板１のチャネル領域ＣＮＬとの間に形成されている。結果として、ワードゲートＷＧの両側に２つのＭＯＮＯＳトランジスタが構成される。各ＭＯＮＯＳトランジスタが記憶素子として機能するため、１つのメモリセル２で２ビットのデータを記憶することができる。
【００２０】
電荷トラップ膜３０は、更に、ワードゲートＷＧとコントロールゲートＣＧ１、ＣＧ２のそれぞれとの間に延在している。つまり、電荷トラップ膜３０は、ワードゲートＷＧの両側においてＬ字型に形成されている。図２に示されるように、ワードゲートＷＧの下方部ＷＧ−ＬとコントロールゲートＣＧ１、ＣＧ２との間には、電荷トラップ膜３０が介在している。一方、ワードゲートＷＧの上方部ＷＧ−ＵとコントロールゲートＣＧ１、ＣＧ２との間には、上述のスペーサ絶縁膜２０と電荷トラップ膜３０が介在している。従って、上方部ＷＧ−ＵとコントロールゲートＣＧ１又はＣＧ２との間隔は、下方部ＷＧ−ＬとコントロールゲートＣＧ１又はＣＧ２との間隔より大きい。
【００２１】
上述の通り、コントロールゲートＣＧ１、ＣＧ２は、ワードゲートＷＧの両側に絶縁膜を介して形成されている。その絶縁膜は、電荷トラップ膜３０、あるいは、スペーサ絶縁膜２０及び電荷トラップ膜３０である。また、コントロールゲートＣＧ１、ＣＧ２のそれぞれを覆うように、サイドウォール４０が形成されている。
【００２２】
更に、ワードゲートＷＧの上方部ＷＧ−Ｕ上には、シリサイド層５０が形成されている。このシリサイド層５０は、ワードゲートＷＧの上面を全て覆うように形成されている。シリサイド層５０により、ワードゲートＷＧの抵抗が低減される。尚、図２には示されていないが、コントロールゲートＣＧ１、ＣＧ２の上面がシリサイド化されていてもよい。また、ソース／ドレイン拡散層３の表面がシリサイド化されていてもよい。
【００２３】
更に、上述の構造の全体を覆うように、層間絶縁膜６０が形成されている。
【００２４】
１−２．動作
次に、メモリセル２に対する書き込み／消去／読み出し動作について説明する。
【００２５】
（書き込み）
図３は、書き込み動作を説明するための概略図である。例として、コントロールゲートＣＧ１側のビットにデータを書き込む場合を説明する。コントロールゲートＣＧ１側のソース／ドレイン拡散層３はソース線ＳＬに接続され、コントロールゲートＣＧ２側のソース／ドレイン拡散層３はビット線ＢＬに接続されているとする。
【００２６】
本実施の形態において、データ書き込みは、ＣＨＥ（Channel Hot Electron）方式で行われる。例えば、ワードゲートＷＧ、コントロールゲートＣＧ１、コントロールゲートＣＧ２、ソース線ＳＬ、及びビット線ＢＬに、それぞれ＋１Ｖ、＋５Ｖ、＋２Ｖ、＋５Ｖ、及び０Ｖの電位が印加される。このとき、コントロールゲートＣＧ２側の拡散層３がソースとして機能し、コントロールゲートＣＧ１側の拡散層３がドレインとして機能する。チャネルエレクトロンは、ドレイン近傍の強電界により加速され、チャネルホットエレクトロンとなる。生成されたチャネルホットエレクトロンの一部が、コントロールゲートＣＧ１下の電荷トラップ膜３０の窒化膜に注入される。その結果、コントロールゲートＣＧ１側のトランジスタの閾値電圧が増加する。
【００２７】
（消去）
図４は、消去動作を説明するための概略図である。例として、コントロールゲートＣＧ１側のビットのデータを消去する場合を説明する。
【００２８】
本実施の形態において、データ消去は、ＨＨＩ（Hot Hole Injection）方式で行われる。例えば、ワードゲートＷＧ、コントロールゲートＣＧ１、コントロールゲートＣＧ２、ソース線ＳＬ、及びビット線ＢＬに、それぞれ−２Ｖ、−２Ｖ、０Ｖ、＋５Ｖ、及び０Ｖの電位が印加される。ワードゲートＷＧに負電位（−２Ｖ）が印加されるため、チャネルは導通しない。一方、コントロールゲートＣＧ１に負電位（−２Ｖ）が印加され、ソース線ＳＬに正電位（＋５Ｖ）が印加されるため、コントロールゲートＣＧ１と拡散層３との間に強電界が発生する。
【００２９】
その強電界が拡散層３の端部周辺の空乏層に印加されると、その空乏層で「バンド間トンネル（Band-to-Band tunnel）現象」が発生する。バンド間トンネル現象により、本来キャリアの存在しない空乏層中に電子正孔対が発生する。電子正孔対のうち電子は、拡散層３（＋５Ｖ）の方へ引かれる。一方、電子正孔対のうち正孔（ホール）は、空乏層電界によって、チャネル領域ＣＮＬの方へ引かれる。この時、ホールは、空乏層電界によって加速され、ホットホールとなる。発生したホットホールは、格子に衝突し、新たな電子正孔対を発生させる可能性もある。電子正孔対の消滅数より発生数が多いと、アバランシェ降伏が発生する。このアバランシェ降伏によっても、多数のホットキャリア（ホットホール、ホットエレクトロン）が発生する。
【００３０】
このように、バンド間トンネル現象に起因して、多数のホットホールが空乏層やチャネル領域ＣＮＬに生成される。それらホットホールは、コントロールゲートＣＧ１の負電位（−２Ｖ）に引かれる。そして、高いエネルギーを有するホットホールが、コントロールゲートＣＧ１下の電荷トラップ膜３０の窒化膜に注入される。その結果、コントロールゲートＣＧ１側のトランジスタの閾値電圧が減少する。
【００３１】
（読み出し）
図５は、読み出し動作を説明するための概略図である。例として、コントロールゲートＣＧ１側のビットのデータを読み出す場合を説明する。例えば、ワードゲートＷＧ、コントロールゲートＣＧ１、コントロールゲートＣＧ２、ソース線ＳＬ、及びビット線ＢＬに、それぞれ＋２Ｖ、＋２Ｖ、＋２Ｖ、０Ｖ、及び１．５Ｖの電位が印加される。このとき、コントロールゲートＣＧ１側の拡散層３がソースとして機能し、コントロールゲートＣＧ２側の拡散層３がドレインとして機能する。
【００３２】
閾値電圧が大きいプログラム状態では、コントロールゲートＣＧ１側のトランジスタはＯＦＦし、チャネルは導通しない。一方、閾値電圧が小さい消去状態では、コントロールゲートＣＧ１側のトランジスタはＯＮする。キャリアがコントロールゲートＣＧ２下のチャネル領域ＣＮＬに到達しさえすれば、ドレイン周辺の空乏層電界によって、そのキャリアはドレインに吸い込まれる。つまり、コントロールゲートＣＧ２側のビットのデータにかかわらず、チャネルは導通する。従って、ビット線ＢＬの電流に基づいて、コントロールゲートＣＧ１側のビットのデータを判定することができる。
【００３３】
１−３．製造方法
図６Ａ〜図６Ｍは、本実施の形態に係る不揮発性半導体メモリの製造工程の一例を示す断面図である。
【００３４】
図６Ａにおいて、半導体基板１は、例えばＰ型シリコン基板である。半導体基板１にＳＴＩ（Shallow Trench Isolation）構造等の素子分離構造が形成された後、半導体基板１上にゲート絶縁膜１０が形成される。ゲート絶縁膜１０は、例えば、半導体基板１の表面を酸化処理することによって形成されるシリコン酸化膜である。続いて、ゲート絶縁膜１０上にポリシリコン膜１１（第１ポリシリコン膜）が堆積される。ポリシリコン膜１１は、ワードゲートＷＧの作成に用いられる。
【００３５】
次に、図６Ｂに示されるように、ポリシリコン膜１１上に、ハードマスク用の絶縁膜１２が形成される。絶縁膜１２は、例えばシリコン窒化膜である。更に、所定の領域Ｒ１において、絶縁膜１２上にレジストマスク１３が形成される。
【００３６】
次に、レジストマスク１３を用いたエッチングにより、図６Ｃに示されるように、領域Ｒ１以外の絶縁膜１２及びポリシリコン膜１１の一部が除去される。この時、領域Ｒ１外のポリシリコン膜１１は、途中までエッチングされ、全ては除去されないことに留意されたい。結果として、領域Ｒ１に、ポリシリコン膜１１からなる突起構造１４が形成される。この突起構造１４が、ワードゲートＷＧの上方部ＷＧ−Ｕに相当する。また、レジストマスク１３が除去される。
【００３７】
次に、図６Ｄに示されるように、全面に絶縁膜１５が堆積される。絶縁膜１５は、例えばシリコン酸化膜である。
【００３８】
続いて、絶縁膜１５のエッチバックが行われる。その結果、図６Ｅに示されるように、突起構造１４の側面にスペーサ絶縁膜２０が形成される。絶縁膜１２、突起構造１４、及びスペーサ絶縁膜２０が形成されている領域は、以下、「領域Ｒ２」と参照される。
【００３９】
次に、図６Ｆに示されるように、絶縁膜１２とスペーサ絶縁膜２０をマスクとして用いるエッチングにより、領域Ｒ２外のポリシリコン膜１１とゲート絶縁膜１０が除去される。その結果、ワードゲートＷＧが形成される。このワードゲートＷＧは、上方部ＷＧ−Ｕと下方部ＷＧ−Ｌを含んでいる。ＸＺ面内におけるワードゲートＷＧの断面形状は、凸形状である。上方部ＷＧ−Ｕの側面には、スペーサ絶縁膜２０が形成されている。
【００４０】
次に、図６Ｇに示されるように、全面に電荷トラップ膜３０が形成される。例えば、電荷トラップ膜３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜が順番に積層されたＯＮＯ膜である。更に、電荷トラップ膜３０上にポリシリコン膜３１（第２ポリシリコン膜）が堆積される。ポリシリコン膜３１は、コントロールゲートＣＧ１、ＣＧ２の作成に用いられる。
【００４１】
続いて、ポリシリコン膜３１のエッチバックが行われる。その結果、図６Ｈに示されるように、ワードゲートＷＧの両側にコントロールゲートＣＧ１、ＣＧ２が形成される。またこの時、半導体基板１の一部が露出するまで、電荷トラップ膜３０がエッチングされる。これにより、ワードゲートＷＧの両側にＬ字形状の電荷トラップ膜３０が形成される。絶縁膜１２も除去される。
【００４２】
次に、イオン注入工程が実施され、図６Ｉに示されるように、ソース／ドレイン拡散層３のＬＤＤ（Lightly Doped Drain）構造３２が半導体基板１の表面に形成される。イオン注入工程においては、砒素等のＮ型不純物が注入される。
【００４３】
次に、シリコン酸化膜が全面に堆積された後、そのシリコン酸化膜のエッチバックが行われる。その結果、図６Ｊに示されるように、コントロールゲートＣＧ１、ＣＧ２を覆うようにサイドウォール４０が形成される。
【００４４】
その後、更にイオン注入工程が実施され、図６Ｋに示されるように、ソース／ドレイン拡散層３が半導体基板１の表面に形成される。
【００４５】
次に、図６Ｌに示されるように、ワードゲートＷＧの上面がシリサイド化され、シリサイド層５０が形成される。例えば、スパッタリングにより全面にコバルト膜が形成され、その後、熱処理が実施される。コバルトとワードゲートＷＧのポリシリコンとのシリサイド反応により、コバルトシリサイド層が形成される。尚、ワードゲートＷＧの上方はオープンスペースとなっているため、シリサイド反応が進みやすい。また、ワードゲートＷＧの上面上に他の構造が無いため、シリサイド層５０は、ワードゲートＷＧの上面を全て覆うように形成される。これにより、ワードゲートＷＧの抵抗が効果的に低減される。
【００４６】
その後、図６Ｍに示されるように、層間絶縁膜６０が全面に形成される。このようにして、図２で示された構造が得られる。
【００４７】
１−４．効果
以上に説明されたように、本実施の形態によれば、ワードゲートＷＧは、下方部ＷＧ−Ｌと上方部ＷＧ−Ｕを含んでいる。上方部ＷＧ−ＵとコントロールゲートＣＧ１又はＣＧ２との間隔は、下方部ＷＧ−ＬとコントロールゲートＣＧ１又はＣＧ２との間隔より大きい。言い換えれば、ワードゲートＷＧの上方部ＷＧ−Ｕが、その下方部ＷＧ−Ｌに比べて、コントロールゲートＣＧ１、ＣＧ２から離れている。その結果、ワードゲートＷＧとコントロールゲートＣＧ１、ＣＧ２とのカップリング容量が、上方部ＷＧ−Ｕにおいて低減される。ゲート電極間のカップリング容量が低減されるため、ゲート電極（ＷＧ，ＣＧ１，ＣＧ２）に対する充電時間が削減される。結果として、不揮発性半導体メモリの動作速度が向上する。
【００４８】
一方、ゲート絶縁膜１０に接触する下方部ＷＧ−Ｌは、上方部ＷＧ−Ｕに比べて、コントロールゲートＣＧ１、ＣＧ２に近い。従って、チャネル領域ＣＮＬにおいてチャネルが良好に形成される。比較として、下方部ＷＧ−Ｌも上方部ＷＧ−Ｕと同様に、コントロールゲートＣＧ１、ＣＧ２から離される場合を考える。つまり、カップリング容量を低減するために、ワードゲートＷＧの全体とコントロールゲートＣＧ１、ＣＧ２との間に介在する絶縁膜の幅を拡げることを考える。その場合、その幅広の絶縁膜下の半導体基板１において、チャネルが良好に形成されない。結果として、ドレイン電流が減少し、動作特性が悪化する。本実施の形態によれば、上方部ＷＧ−ＵだけがコントロールゲートＣＧ１、ＣＧ２から離されるため、チャネル領域ＣＮＬにおいてはチャネルが良好に形成される。従って、ドレイン電流の低下が防止される。
【００４９】
このように、本実施の形態では、ドレイン電流の低下を防止しつつ、カップリング容量を低減することができる。不揮発性半導体メモリの動作速度と電流特性の両立が実現されていると言える。
【００５０】
カップリング容量を低減するために、ワードゲートＷＧを全体的に薄くすることも考えられる。しかしながら、ワードゲートＷＧを薄くし過ぎると（例えば、３０ｎｍ以下）、シリサイド反応時にワードゲートＷＧのポリシリコンが全てシリサイドになってしまう可能性がある（フルシリサイド）。その場合、シリサイドとゲート絶縁膜１０が接触し、リーク電流が増加してしまう。これは、不揮発性半導体メモリの信頼性低下を招く。ワードゲートＷＧの厚さをある程度確保しながら、カップリング容量を低減するためには、本実施の形態に係る構造が好適である。
【００５１】
２．第２の実施の形態
図７は、本発明の第２の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。図７において、第１の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
【００５２】
第２の実施の形態において、コントロールゲートＣＧ１、ＣＧ２は、ワードゲートＷＧよりも高く形成される。図７に示されるように、ワードゲートＷＧの上方には、スペーサ絶縁膜２０で挟まれた溝部３５が存在している。溝部３５中において、スペーサ絶縁膜２０の側面にはサイドウォール４１が形成されている。ワードゲートＷＧの上面には、そのサイドウォール４１に挟まれるようにシリサイド層５０が形成されている。
【００５３】
本実施の形態のメモリセル２に対する書き込み／消去／読み出し動作は、第１の実施の形態と同じである。
【００５４】
図８Ａ〜図８Ｈを参照して、本実施の形態に係る不揮発性半導体メモリの製造工程の一例を説明する。途中までは、第１の実施の形態における製造工程と同じであり、その説明は省略される。
【００５５】
図８Ａは、既出の図６Ｆと同じ段階を示している。但し、図６Ｆと比較して、ハードマスク用の絶縁膜１２はより厚く形成されている。次に、図８Ｂに示されるように、全面に電荷トラップ膜３０が形成される。更に、電荷トラップ膜３０上にポリシリコン膜３１が堆積される。
【００５６】
続いて、ポリシリコン膜３１のエッチバックが行われる。その結果、図８Ｃに示されるように、ワードゲートＷＧの両側にコントロールゲートＣＧ１、ＣＧ２が形成される。コントロールゲートＣＧ１、ＣＧ２の上面は、ワードゲートＷＧの上面よりも高い。またこの時、半導体基板１の一部が露出するまで、電荷トラップ膜３０がエッチングされる。これにより、ワードゲートＷＧの両側にＬ字形状の電荷トラップ膜３０が形成される。図８Ｃの段階で、ハードマスク用の絶縁膜１２は除去されずに残っている。
【００５７】
次に、図８Ｄに示されるように、絶縁膜１２が除去される。その結果、絶縁膜１２が存在していた部分に、溝部３５が形成される。この溝部３５は、ワードゲートＷＧの上方に存在しており、また、スペーサ絶縁膜２０に挟まれている。
【００５８】
次に、イオン注入工程が実施され、図８Ｅに示されるように、ソース／ドレイン拡散層３のＬＤＤ構造３２が半導体基板１の表面に形成される。
【００５９】
次に、シリコン酸化膜が全面に堆積された後、そのシリコン酸化膜のエッチバックが行われる。その結果、図８Ｆに示されるように、コントロールゲートＣＧ１、ＣＧ２を覆うようにサイドウォール４０が形成される。更に、溝部３５中において、スペーサ絶縁膜２０の側面にサイドウォール４１が形成される。
【００６０】
その後、更にイオン注入工程が実施され、図８Ｇに示されるように、ソース／ドレイン拡散層３が半導体基板１の表面に形成される。
【００６１】
次に、図８Ｈに示されるように、ワードゲートＷＧの上面がシリサイド化され、シリサイド層５０が形成される。例えば、スパッタリングにより全面にコバルト膜が形成され、その後、熱処理が実施される。コバルトとワードゲートＷＧのポリシリコンとのシリサイド反応により、コバルトシリサイド層が形成される。このシリサイド層５０は、サイドウォール４１に挟まれるように形成される。
【００６２】
その後、第１の実施の形態と同様に、層間絶縁膜６０が全面に形成される。このようにして、図７で示された構造が得られる。
【００６３】
本実施の形態によれば、第１の実施の形態と同じ効果が得られる。また、シリサイド層５０は溝部３５の底に形成されるため、そのシリサイド層５０が他のシリサイド層と短絡することが確実に防止される。
【００６４】
３．第３の実施の形態
既出の実施の形態では、１つのメモリセル２が２ビットのデータを記憶する構造が示された。当然、１つのメモリセル２が１ビットのデータを記憶する構造も可能である。
【００６５】
図９は、本発明の第３の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。図９において、第１の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。図９に示されるように、ワードゲートＷＧの側方に、コントロールゲートＣＧ１が形成されており、コントロールゲートＣＧ２が形成されていない。従って、１つのメモリセル２は、１ビットのデータだけを記憶する。
【００６６】
図９に示された構造の製造方法は、第１の実施の形態とほぼ同じである。但し、一方のコントロールゲートＣＧ２を除去する工程が追加される。具体的には、図６Ｈで示された状態から、図１０Ａに示されるように、コントロールゲートＣＧ１やワードゲートＷＧを覆うレジストマスク７０が形成される。そのレジストマスク７０を用いたエッチングにより、コントロールゲートＣＧ２が除去される（図１０Ｂ参照）。その後、図６Ｉで示された工程と同様に、ソース／ドレイン拡散層３のＬＤＤ構造３２が半導体基板１の表面に形成される（図１０Ｃ参照）。その後の工程は、第１の実施の形態と同様である。
【図面の簡単な説明】
【００６７】
【図１】図１は、従来の不揮発性半導体メモリの構造を示す断面図である。
【図２】図２は、本発明の第１の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。
【図３】図３は、書き込み動作を説明するための概略図である。
【図４】図４は、消去動作を説明するための概略図である。
【図５】図５は、読み出し動作を説明するための概略図である。
【図６Ａ】図６Ａは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｂ】図６Ｂは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｃ】図６Ｃは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｄ】図６Ｄは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｅ】図６Ｅは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｆ】図６Ｆは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｇ】図６Ｇは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｈ】図６Ｈは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｉ】図６Ｉは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｊ】図６Ｊは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｋ】図６Ｋは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｌ】図６Ｌは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図６Ｍ】図６Ｍは、第１の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図７】図７は、本発明の第２の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。
【図８Ａ】図８Ａは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図８Ｂ】図８Ｂは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図８Ｃ】図８Ｃは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図８Ｄ】図８Ｄは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図８Ｅ】図８Ｅは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図８Ｆ】図８Ｆは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図８Ｇ】図８Ｇは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図８Ｈ】図８Ｈは、第２の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図９】図９は、本発明の第３の実施の形態に係る不揮発性半導体メモリの構造を示す断面図である。
【図１０Ａ】図１０Ａは、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図１０Ｂ】図１０Ｂは、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【図１０Ｃ】図１０Ｃは、第３の実施の形態に係る不揮発性半導体メモリの製造工程を示す断面図である。
【符号の説明】
【００６８】
１    半導体基板
２    メモリセル
３    ソース／ドレイン拡散層
１０    ゲート絶縁膜
１１    ポリシリコン膜
１２    絶縁膜
１３    レジストマスク
１４    突起構造
１５    絶縁膜
２０    スペーサ絶縁膜
３０    電荷トラップ膜
３１    ポリシリコン膜
３２    ＬＤＤ
３５    溝部
４０、４１    サイドウォール
５０    シリサイド層
６０    層間絶縁膜
７０    レジストマスク
ＷＧ    ワードゲート（第１ゲート電極）
ＷＧ−Ｕ  上方部
ＷＧ−Ｌ  下方部
ＣＧ１、ＣＧ２  コントロールゲート（第２ゲート電極）
ＣＮＬ    チャネル領域
【図１】
2009094170.tif 000003
【図２】
2009094170.tif 000004
【図３】
2009094170.tif 000005
【図４】
2009094170.tif 000006
【図５】
2009094170.tif 000007
【図６Ａ】
2009094170.tif 000008
【図６Ｂ】
2009094170.tif 000009
【図６Ｃ】
2009094170.tif 000010
【図６Ｄ】
2009094170.tif 000011
【図６Ｅ】
2009094170.tif 000012
【図６Ｆ】
2009094170.tif 000013
【図６Ｇ】
2009094170.tif 000014
【図６Ｈ】
2009094170.tif 000015
【図６Ｉ】
2009094170.tif 000016
【図６Ｊ】
2009094170.tif 000017
【図６Ｋ】
2009094170.tif 000018
【図６Ｌ】
2009094170.tif 000019
【図６Ｍ】
2009094170.tif 000020
【図７】
2009094170.tif 000021
【図８Ａ】
2009094170.tif 000022
【図８Ｂ】
2009094170.tif 000023
【図８Ｃ】
2009094170.tif 000024
【図８Ｄ】
2009094170.tif 000025
【図８Ｅ】
2009094170.tif 000026
【図８Ｆ】
2009094170.tif 000027
【図８Ｇ】
2009094170.tif 000028
【図８Ｈ】
2009094170.tif 000029
【図９】
2009094170.tif 000030
【図１０Ａ】
2009094170.tif 000031
【図１０Ｂ】
2009094170.tif 000032
【図１０Ｃ】
2009094170.tif 000033