(57)【要約】【課題】設計期間の短縮を実現可能な半導体装置の設計方法を提供する。【解決手段】例えば、２ステージＣＭＯＳオペアンプ回路の電気的特性を算出する回路シミュレータ部ＳＩＭと、オペアンプ回路内の回路定数を変更しながらＳＩＭを動作させ、予め定めた設計仕様ＳＰＥＣを満足する回路定数を自動探索する最適化制御部ＯＰＴを設ける。ＯＰＴでは、予め定めた複数のパラメータの関数となる制約式に基づいて、各パラメータ値を逐次変更しながら各トランジスタおよび位相補償容量の回路定数を算出し、それをＳＩＭに反映させる。位相補償容量の制約式は、オペアンプ回路の１ステージ目および２ステージ目の出力容量と、予め定めた位相余裕と、パラメータｋｂ’の関数で規定され、この出力容量は各トランジスタの回路定数で定められる。このような制約式を用いることで、回路定数の探索範囲を狭めることが可能となる。【選択図】図１
2009048355.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプ回路を含んだ回路図と、前記オペアンプ回路内の各回路素子に対して設定され、複数のパラメータの関数で規定される制約式と、前記複数のパラメータの可変範囲と、前記オペアンプ回路が満たすべき電気的特性の値を含んだ設計仕様とを入力とし、コンピュータシステムが前記オペアンプ回路内の各回路素子の回路定数を自動設計する半導体装置の設計方法であって、
前記オペアンプ回路は、位相補償容量を含んだ２ステージ構成の等価回路で表現可能となっており、
前記制約式には、
前記オペアンプ回路内の複数のトランジスタの各回路定数を算出するための第１制約式と、
前記オペアンプ回路内の前記位相補償容量ＣＣの回路定数を算出するための第２制約式とが含まれ、
前記第２制約式は、予め定めた固定値となる位相余裕φと、前記２ステージ構成の内の１ステージ目の出力容量Ｃ１と、２ステージ目の出力容量Ｃ２と、前記複数のパラメータの一つとなるｋｂ’とを用いて、
ＣＣ＝ｋｂ’・√（（ｔａｎφ／２）・Ｃ１Ｃ２）
で定義され、
前記コンピュータシステムは、
前記複数のパラメータの値を前記可変範囲の中から選択し、この選択した値を前記第１制約式に代入することで前記複数のトランジスタの各回路定数を算出する第１処理と、
前記第１処理で算出された前記複数のトランジスタの各回路定数を用いて前記第２制約式内の出力容量Ｃ１およびＣ２を算出し、前記パラメータｋｂ’の値を０＜ｋｂ’≦１の中から選択することで前記位相補償容量ＣＣの回路定数を算出する第２処理と、
前記第１処理および前記第２処理で算出された回路定数が反映された状態の前記回路図に対して回路シミュレーションを実行し、電気的特性の算出を行う第３処理と、
前記第３処理での電気的特性の算出結果が前記設計仕様を満たすようになるまで、前記複数のパラメータの値を再選択しながら前記第１処理〜前記第３処理をループさせる第４処理とを実行することを特徴とする半導体装置の設計方法。
【請求項２】
請求項１記載の半導体装置の設計方法において、
前記複数のトランジスタは、ＭＯＳトランジスタであり、
ｉ番目のＭＯＳトランジスタ（Ｍｉ）の回路定数となるゲート幅Ｗｉ／ゲート長Ｌｉを算出する前記第１制約式は、
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）
であり、
ｋｒ’は、基準トランジスタとなるＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でＰ型又はＮ型からなる導電型の違いを表すパラメータであり、
ｋｂｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でゲートバイアス電圧の比を表すパラメータであり、
ｋｃｉは、前記ＭＯＳトランジスタ（Ｍ１）と前記ＭＯＳトランジスタ（Ｍｉ）の間でソース−ドレイン間電流の比を表すパラメータであり、
Ｗ１／Ｌ１は、前記ＭＯＳトランジスタ（Ｍ１）の回路定数となるゲート幅／ゲート長を表すパラメータであることを特徴とする半導体装置の設計方法。
【請求項３】
請求項２記載の半導体装置の設計方法において、
ｊ番目のＭＯＳトランジスタ（Ｍｊ）に対して前記パラメータとなるｋｃｊが設定され、ｋ番目のＭＯＳトランジスタ（Ｍｋ）に対して前記パラメータとなるｋｃｋが設定された場合、
前記ＭＯＳトランジスタ（Ｍｉ）が前記ＭＯＳトランジスタ（Ｍｊ）と直列接続されている時にはｋｃｉ＝ｋｃｊとされ、
前記ＭＯＳトランジスタ（Ｍｉ）から分岐して前記ＭＯＳトランジスタ（Ｍｊ）と前記ＭＯＳトランジスタ（Ｍｋ）が接続されている時にはｋｃｉ＝ｋｃｊ＋ｋｃｋとされることを特徴とする半導体装置の設計方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置の設計方法において、
前記回路シミュレーションは、ＳＰＩＣＥ系の回路シミュレーションであることを特徴とする半導体装置の設計方法。
【請求項５】
入力信号を増幅して出力する１ステージ目の増幅段と、
前記１ステージ目の増幅段の出力信号を更に増幅して出力する２ステージ目の増幅段と、
前記１ステージ目の増幅段と前記２ステージ目の増幅段との間に挿入された位相補償容量とを備え、
前記位相補償容量ＣＣは、位相余裕φと、前記１ステージ目の増幅段の出力容量Ｃ１と、前記２ステージ目の増幅段の出力容量Ｃ２と、０＜ｋｂ’≦１となるパラメータｋｂ’とを用いて、
ＣＣ＝ｋｂ’・√（（ｔａｎφ／２）・Ｃ１Ｃ２）
で表される範囲内に設定されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の設計方法に関し、特に位相補償容量を含んだ２ステージ構成のオペアンプ回路およびその回路定数の設計方法に適用して有益な技術に関するものである。
【背景技術】
【０００２】
非特許文献１には、２ステージ構成のＣＭＯＳオペアンプ回路における各種位相補償方式が示されている。１ステージ目の出力と２ステージ目の出力との間に挿入される位相補償回路は、例えば、抵抗と位相補償容量ＣＣの直列回路によって構成できる。この場合、この位相補償容量ＣＣの回路定数は、
ＣＣ≒ｇｍ１／ｇｍ２・Ｋ・ＣＬ      （１）
Ｋ＝ｔａｎφ＝ω２／ωＧＢＷ        （２）
で定められる。ここで、ｇｍ１およびｇｍ２は、それぞれ、１ステージ目および２ステージ目のＭＯＳトランジスタの相互コンダクタンスであり、ＣＬは、２ステージ目の出力の負荷容量である。φは位相余裕、ω２は第２ポール、ωＧＢＷは利得帯域幅積である。
【０００３】
また、位相補償回路は、例えば、２ステージ目の出力から、ソースフォロワのＭＯＳトランジスタと、位相補償容量ＣＣとを介して２ステージ目の入力（１ステージ目の出力）に帰還する構成によって実現できる。このような構成を用いると、零点を左半面の高い周波数に設定可能となる。なお、この場合の位相補償容量ＣＣの回路定数は、
ＣＣ≒Ｃｂ／２＋√（ｇｍ１／ｇｍ２・Ｋ・（Ｃｏ１＋Ｃｂ）・ＣＬ）      （３）
で定められる。ここで、Ｃｏ１は、１ステージ目の等価出力容量、Ｃｂは、ソースフォロワ部のフィードバック容量である。
【０００４】
さらに、位相補償回路は、例えば、２ステージ目の出力から、位相補償容量ＣＣと、電流バッファとして機能するゲート接地のＭＯＳトランジスタとを介して２ステージ目の入力（１ステージ目の出力）に帰還する構成によって実現できる。このような構成を用いると、零点を左半面の高い周波数に設定可能になることに加えて、第２ポールを高い周波数に設定でき、広帯域動作が可能となる。
【非特許文献１】G.Palmisano, G.Palumbo、“A Compensation Strategy for Two-Stage CMOS Opamps Based on Current Buffer”、IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I:FUNDAMENTAL THEORY AND APPLICATIONS、１９９７年３月、VOL.44、NO.3、p.257-262
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、本願発明に先立ち非公知である「特願２００７−１４８４１号」（以下、［参考文献１］と称す）を出願している。この［参考文献１］では、オペアンプ回路を含むアナログ回路を設計対象とし、キルヒホッフの法則を反映した制約式に基づいて各回路素子の回路定数を変動させ、その都度、ＳＰＩＣＥ系の回路シミュレータによって回路特性を検証しながら最適な回路定数を探索する設計方式が示されている。この設計方式を用いると、キルヒホッフの法則を反映した制約式によって回路定数の探索範囲が狭められるため、設計期間の短縮が実現可能となる。また、回路シミュレータを利用した設計方式であるため、設計の容易化が図れる。
【０００６】
［参考文献１］に記載された設計方式では、前述したような位相補償回路内のコンデンサには特に制約式は与えず、位相補償容量の回路定数を独立変数として広い範囲で最適値の探索を行っていた。つまり、制約式に基づくトランジスタの回路定数と制約式に基づかない位相補償容量の回路定数とをそれぞれ独立変数として変動させながら、回路シミュレータを利用して最適解の探索を行っていた。しかしながら、更なる設計期間の短縮ならびに設計の容易化を図るためには、この位相補償容量にも制約式を与えることが望ましい。
【０００７】
一方、位相補償容量の回路定数は、設計対象となる回路毎に、その相互コンダクタンス等を算出した後に前述した式（１）や式（３）によって一義的に求めることもできる。しかしながら、このような設計方式は、［参考文献１］に比較例として挙げられている、各回路毎に個別に特性式を定義した上で解析を行う幾何学的最適化プログラミング（ＧＰ：Geometric Programming）による設計手法には適しているが、［参考文献１］の特徴である回路シミュレータを利用した汎用的な設計手法には不向きである。
【０００８】
さらに、式（１）や式（３）によって求められる容量値は、位相余裕等の特性を満たす値ではあるが、算出した相互コンダクタンス等に基づいて受動的に求められる値であるため、それが必ずしも最適値であるとは言い切れない。何故なら、例えば位相補償容量の回路定数を基準にして、それが最適となるように相互コンダクタンス等を決めるというような逆の観点で設計を行うこともできるからである。よって、この観点からは、［参考文献１］でも用いているようにトランジスタの回路定数や位相補償容量の回路定数をそれぞれ独立変数として最適値を探索する設計方式を用いることが望ましい。
【０００９】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、設計期間の短縮を実現可能な半導体装置の設計方法を提供することにある。また、他の目的の一つは、最適な位相補償容量値を備えた半導体装置を提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本発明の一実施の形態による半導体装置の設計方法は、予め定められた制約式とこの制約式内の各パラメータの可変範囲に基づいて回路図内の複数のトランジスタや位相補償容量の回路定数を算出する処理と、この回路定数が適用された回路図に対して回路シミュレーションを実行する処理とを繰り返すものである。そして、回路シミュレーション結果が予め定められた電気的特性等の設計仕様を満たせるようになるまで前述した各パラメータの値を変更しながら回路定数の自動探索を行うものである。ここで、設計対象回路が等価的に２ステージ構成のアンプ回路で表せる場合に、位相補償容量の回路定数を算出する制約式は、位相余裕φと、１ステージ目の出力容量Ｃ１と、２ステージ目の出力容量Ｃ２と、パラメータｋｂ’とを用いて、
ＣＣ＝ｋｂ’・√（（ｔａｎφ／２）・Ｃ１Ｃ２）
で規定されることが特徴となっている。この際に、出力容量Ｃ１，Ｃ２は、別の制約式に基づいて算出された複数のトランジスタの回路定数（ゲート長および／またはゲート幅）の関数として算出され、パラメータｋｂ’は０＜ｋｂ’≦１の中から適宜選択される。
【００１１】
これによって、位相補償容量ＣＣの探索範囲を狭めることが可能になり、設計期間の短縮が実現可能となる。さらに、この位相補償容量ＣＣの制約式は、設計対象となるアンプ回路の電気的特性がプロセス変動等に対して十分なマージンを備えことができるようなＣＣの範囲を規定するものであるため、この観点で、設計対象となるアンプ回路に対して最適な位相補償容量値を持たせることが可能となる。
【発明の効果】
【００１２】
本発明の一実施の形態による半導体装置の設計方法を用いることで、回路定数の自動探索範囲を狭めることが可能となり、設計期間の短縮が実現可能となる。また、最適な位相補償容量値を備えた半導体装置を提供可能となる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図１は、本発明の一実施の形態による半導体装置の設計方法において、それに用いる設計システムの構成例を示す概略図である。この設計システムは、前述した［参考文献１］に記載された設計システムと同様な構成となっている。図１の設計システムＳＹＳは、ＣＰＵやＲＡＭ等を含んだコンピュータシステムによるプログラム処理によって実現され、例えば、回路シミュレータ部ＳＩＭと、最適化制御部（オプティマイザ）ＯＰＴなどによって構成される。
【００１６】
回路シミュレータ部ＳＩＭは、与えられた各種条件の下で回路図（ネットリスト）ＣＩＴに記載されている回路の電気的特性を算出する機能を備え、例えばＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）系と呼ばれるものなどが広く知られている。最適化制御部ＯＰＴは、その機能概要として、ＳＩＭによるシミュレーション結果が予め定めた仕様を満足するまで、回路図ＣＩＴ内の各回路素子の回路定数（ＭＯＳトランジスタの場合はゲート長Ｌやゲート幅Ｗ）を自動的に変更し、これによって回路定数の自動設計を行うものである。
【００１７】
最適化制御部ＯＰＴは、入力制御部ＩＣＴＬと、出力制御部ＯＣＴＬと、シミュレータ制御部ＳＣＴＬを含んでいる。入力制御部ＩＣＴＬは、設計者によって予め定められた各種制約条件ＣＳＴや回路図ＣＩＴに与える入力信号などをシミュレータ制御部ＳＣＴＬからの制御に基づいて決定し、これらの情報を回路シミュレータ部ＳＩＭに設定する。出力制御部ＯＣＴＬは、判定処理部ＪＧＥを含み、ＳＩＭでのシミュレーション結果が予め設計者によって定められた設計仕様ＳＰＥＣを満たしているかを判定する。
【００１８】
シミュレータ制御部ＳＣＴＬは、ループ制御部ＬＰ等を含み、出力制御部ＯＣＴＬからの判定結果に基づいて、新たなシミュレーション条件や回路定数の条件を策定し、これらの条件がＳＩＭに設定されるように入力制御部ＩＣＴＬを制御する。すなわち、所定のシミュレーション条件でのシミュレーション結果が設計仕様ＳＰＥＣを満足するまで回路定数の条件変更を繰り返すループ処理を行う。なお、シミュレーション条件の中には、コーナー条件ＣＮＤと呼ばれるプロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せや、前述した回路図ＣＩＴに与える入力信号の条件などが含まれる。
【００１９】
このような構成において、図１の設計システムの主要な特徴は、回路図ＣＩＴ内に含まれる各回路素子の回路定数に対し、その定数設定範囲に制約を加えるための制約条件ＣＳＴにある。ＣＳＴには、トランジスタ（ＴＲ）やコンデンサ（容量）（Ｃ）や抵抗（Ｒ）といった回路素子に対応する制約式が含まれる。前述した［参考文献１］は、トランジスタ（ＴＲ）の制約式（その概要は後述する）が特徴となっていたが、本実施の形態では、これに加えてコンデンサ（Ｃ）の一つとなる位相補償容量に対する制約式が主要な特徴となっている。
【００２０】
以下、この位相補償容量の制約式についてその原理の説明を行う。図２は、本発明の一実施の形態による半導体装置の設計方法において、その設計対象となる回路の小信号等価回路の一例を示す図である。一般的に、オペアンプ回路は、最終的に２ポールモデルとなるように設計される。つまり、伝達関数の解析で零点等が存在する場合、この零点を消去する設計や無限遠点に追いやる設計が行われ、最終的には２ポールモデルになる。そして、代表的な２ポールモデルのＣＭＯＳオペアンプ回路は、図２に示すような小信号等価回路で表すことができる。
【００２１】
図２において、ｇｍ１、Ｒ１、Ｃ１は、それぞれ、２ステージＣＭＯＳオペアンプ回路における１ステージ目の相互コンダクタンス、出力抵抗、寄生出力容量であり、ｇｍ２、Ｒ２、Ｃ２は、それぞれ、２ステージ目の相互コンダクタンス、出力抵抗、出力負荷容量である。また、１ステージ目と２ステージ目を繋ぐ位相補償容量ＣＣは、ミラー容量などとも呼ばれ、ミラー効果によって第１ポールと第２ポールを離すことで、位相余裕を向上させ、発振等を防止する役目を担う。
【００２２】
このような小信号等価回路において、位相余裕φは、第２ポールω２と、利得帯域幅積ωＧＢＷを用いて式（２）で表すことができ、利得帯域幅積ωＧＢＷは、ｇｍ１とＣＣを用いて式（４）で表すことができる。
Ｋ＝ｔａｎφ＝ω２／ωＧＢＷ      （２）
ωＧＢＷ≒ｇｍ１／ＣＣ        （４）
また、第１ポールω１および第２ポールω２は、それぞれ、式（５）および式（６）で表される。
ω１≒−１／（ｇｍ２・Ｒ２・ＣＣ・Ｒ１）      （５）
ω２＝−ｇｍ２・ＣＣ／（Ｃ１Ｃ２＋Ｃ２ＣＣ＋ＣＣＣ１）      （６）
通常、ＣＭＯＳオペアンプ回路の各ＭＯＳトランジスタは、式（７）に示す飽和領域で動作し、その際のドレイン電流ＩＤは、式（８）の値となる。
ＶＤＳ＞ＶＧＳ−ＶＴ      （７）
ＩＤ＝ｋ’・（Ｗ／Ｌ）・（ＶＧＳ−ＶＴ）２      （８）
ＶＤＳ、ＶＧＳ、ＶＴは、それぞれ、ソース・ドレイン間電圧、ゲート・ソース間電圧、しきい値電圧であり、Ｗ、Ｌは、それぞれゲート幅、ゲート長である。ｋ’は、移動度μと単位面積当たりのゲート絶縁膜容量ＣＯＸを用いて式（９）で与えられる。
ｋ’＝（１／２）・μ・ＣＯＸ      （９）
また、式（８）のドレイン電流ＩＤは、相互コンダクタンスｇｍ（＝∂ＩＤ／∂ＶＤＳ）およびオーバードライブ電圧ＶＥ＝｜ＶＧＳ−ＶＴ｜を用いて式（１０）で表される。
ＩＤ＝（１／２）・ｇｍ・ＶＥ      （１０）
ここで、２ステージＣＭＯＳオペアンプ回路に流れる動作電流Ｉａｍｐを、式（１１）で定義する。
Ｉａｍｐ＝２Ｉ１＋Ｉ２      （１１）
２Ｉ１は、１ステージ目の差動対に流れる動作電流であり、Ｉ２は、２ステージ目に流れる動作電流である。
【００２３】
そうすると、式（１１）は、式（１０）、式（４）および式（６）を用いて式（１２）に変形される。
【００２４】
【数１】
2009048355.tif 000003
【００２５】
なお、ｋｂは、１ステージ目と２ステージ目のＭＯＳトランジスタのバイアス比であり、ｋｂ＝ＶＥ２／ＶＥ１で与えられる。通常、１ステージ目のバイアス電圧は２ステージ目のバイアス電圧よりも大きく設定されるため、０＜ｋｂ≦１となる。
【００２６】
式（１２）より、位相補償容量ＣＣの変動に対して動作電流Ｉａｍｐの感度が最も小さくなる場合、すなわちｄＩａｍｐ／ｄＣＣ＝０となる場合のＣＣの回路定数を求めると式（１３）が得られる。
ＣＣ＝√（ｋｂ・（ｔａｎφ／２）・Ｃ１Ｃ２）      （１３）
更に、式（１３）を変形すると、式（１５）および式（１６）の条件のもとで、式（１４）となる。この式（１４）が、位相補償容量ＣＣの制約式である。この式（１４）の制約式は、例えば位相補償容量ＣＣのプロセス変動等に対してもＣＭＯＳオペアンプ回路のゲイン等の特性変動が小さくなり、これによって十分な設計マージンやプロセスマージンを実現できると考えられるＣＣの設定範囲を規定するものである。図１の設計システムは、式（１４）と式（１６）によりＣＣの可変範囲を定め、この可変範囲の中から最適解を探索することになる。
ＣＣ＝ｋｂ’・√（（ｔａｎφ／２）・Ｃ１Ｃ２）      （１４）
ｔａｎφ／２，Ｃ１，Ｃ２＞０      （１５）
ｋｂ’＝√ｋｂ：０＜ｋｂ’≦１      （１６）
式（１４）の制約式は、２ステージ構成のＣＭＯＳオペアンプ回路であれば、様々なバリエーションに適用可能である。例えば、位相補償回路のバリエーションとして、非特許文献１に示されるような、ソースフォロワや電流バッファ等を用いたＣＭＯＳオペアンプ回路を設計する場合、式（１１）に対してこのソースフォロワや電流バッファ等に伴うバイアス電流が加わることになる。しかし、このようなバイアス電流はＣＣの関数ではないため式（１４）に不合理は生じない。
【００２７】
また、式（１４）は、ＣＣの探索範囲を適切な範囲に設定するための制約式であり、前述した非特許文献１での式（１）や式（３）のように、ＣＣの回路定数（最適解）そのものを規定する式とは意味合いが異なり、最適解が含まれる探索範囲を設定できるものであればよい。例えば、ＣＭＯＳオペアンプ回路をそのバリエーションに応じて厳密に解析した場合には、式（１４）に対して更に細かい変数が加わることも考えられる。しかしながら、これらがＣＣの最適解に与える影響は、軽微なものであり、最適解が式（１４）で規定される探索範囲から外れる程の効力は持たない。つまり、これらの影響は、結局はｋｂ’の可変範囲の中で吸収することができる。
【００２８】
また、式（１４）のＣ１およびＣ２に着目すると、その調和平均Ａｈ、相乗平均Ａｇ、相加平均Ａａは、それぞれ、式（１７）、式（１８）、式（１９）となる。そして、これらの間には式（２０）に示すような関係式が成り立つ。この式（２０）の関係式を利用すると更に探索範囲を狭めることも可能である。
Ａｈ＝２Ｃ１Ｃ２／（Ｃ１＋Ｃ２）      （１７）
Ａｇ＝√（Ｃ１Ｃ２）＝ＣＣ／（ｋｂ’・√（ｔａｎφ／２））      （１８）
Ａａ＝（Ｃ１＋Ｃ２）／２      （１９）
Ａｈ≦Ａｇ≦Ａａ      （２０）
次に、前述した位相補償容量ＣＣの制約式を用いた設計方法について以下に説明する。図３は、図１の設計システムを用いて自動設計を行う回路例として、電流バッファ補償型の２ステージＣＭＯＳオペアンプ回路の一例を示す回路図である。図４は、図３と異なる回路例として、基本的な２ステージＣＭＯＳオペアンプ回路の一例を示す回路図である。
【００２９】
図３の回路例は、ＰＭＯＳトランジスタＭ１，Ｍ１＿２，Ｍ２（＿１，２），Ｍ４（＿１，２），Ｍ５（＿１，２），Ｍ８（＿１〜３）と、ＮＭＯＳトランジスタＭ３（＿１，２），Ｍ７（＿１，２）と、位相補償容量ＣＣとバイアス電流源（バイアス電流）Ｉｂ１，Ｉｂ８とコモンモードフィードバック回路ＣＭＦＢで構成される。Ｍ２＿１とＭ２＿２は、ゲートに差動入力信号Ｖｉｎが印加される差動入力段を構成し、そのソースに対してＭ１から共通にバイアス電流（テール電流）が供給される。Ｍ１のゲートは、Ｍ１＿２とカレントミラーを構成することでバイアス電圧Ｖｂ１が印加され、このＭ１＿２にＩｂ１が接続される。
【００３０】
Ｍ２（＿１，２）のドレインは、Ｍ３（＿１，２）のドレインとＭ４（＿１，２）のドレインと、Ｍ７（＿１，２）のゲートに接続される。差動入力信号Ｖｉｎを受けたＭ２（＿１，２）からの差動出力（ドレイン出力）は、電源電圧ＶＤＤから接地電圧ＧＮＤに向けて順に直列接続されたＭ５（＿１，２），Ｍ４（＿１，２），Ｍ３（＿１，２）からなるフォールデッドカスコード段によって差動増幅される。Ｍ５（＿１，２）の共通ゲートとＭ４（＿１，２）の共通ゲートは、図示しない回路によってそれぞれバイアス電圧Ｖｂ５とＶｂ４が印加される。
【００３１】
フォールデッドカスコード段によって差動増幅された信号は、Ｍ７＿１及びそのバイアス電流（負荷電流）を供給するＭ８＿１と、Ｍ７＿２及びその負荷電流を供給するＭ８＿２とからなる出力段によって更に増幅され、Ｍ７＿１（Ｍ８＿１）のドレイン並びにＭ７＿２（Ｍ８＿２）のドレインから差動出力信号Ｖｏｕｔが得られる。Ｍ８（＿１，２）の共通ゲートは、Ｍ８＿３とカレントミラーを構成することでバイアス電圧Ｖｂ８が印加され、このＭ８＿３にＩｂ８が接続される。また、ＣＭＦＢは、差動出力信号ＶｏｕｔをモニタしながらＭ３（＿１，２）の共通ゲートへのバイアス電圧Ｖｂ３を制御する。
【００３２】
位相補償容量ＣＣは、Ｍ７（＿１，２）のドレインとＭ４（＿１，２）のソースとの間に設けられる。すなわち、非特許文献１にも記載されているように、差動出力信号Ｖｏｕｔが、位相補償容量ＣＣと、電流バッファとして機能するゲート接地のＭ４（＿１，２）とを介してＭ７（＿１，２）のゲートに帰還される構成となっている。なお、実動作上、Ｍ７（＿１，２）のドレインには負荷容量ＣＬが接続される。
【００３３】
一方、図４の回路例は、ＰＭＯＳトランジスタＭ１，Ｍ１＿２，Ｍ２（＿１，２），Ｍ８（＿１〜３）と、ＮＭＯＳトランジスタＭ３（＿１，２），Ｍ７（＿１，２）と、位相補償容量ＣＣとバイアス電流源Ｉｂ１，Ｉｂ８とコモンモードフィードバック回路ＣＭＦＢで構成される。この回路は、図３の回路例からフォールデッドカスコード段を省略した構成となっている。すなわち、ゲートに差動入力信号Ｖｉｎを受けたＭ２＿１とＭ２＿２のドレイン出力が、Ｍ３（＿１，２）のバイアス電流（負荷電流）によって差動増幅され、この差動増幅された信号が前述した出力段で更に増幅されることで差動出力信号Ｖｏｕｔが得られる構成となっている。位相補償容量ＣＣは、Ｍ７（＿１，２）のドレインとＭ２（＿１，２）のドレインとの間に設けられ、実動作上、Ｍ７（＿１，２）のドレインには負荷容量ＣＬが接続される。
【００３４】
このような２つの回路を例として、それぞれの回路における回路定数を図１の設計システムで自動設計する場合、まず、設計者が、回路図内の各回路素子に対して制約式を作成する。ここで、各ＭＯＳトランジスタの制約式は、［参考文献１］に記載されているように、着目するＭＯＳトランジスタＭｉの回路定数（ゲート幅Ｗｉおよびゲート長Ｌｉ）を基準となるＭＯＳトランジスタＭ１との比で表したものとなっており、式（２１）で与えられる。
Ｗｉ／Ｌｉ＝ｋｒ’・ｋｃｉ・ｋｂｉ・（Ｗ１／Ｌ１）      （２１）
ｋｒ’は、ＭｉとＭ１の間のｋ’（式（９））の比率であり、ｋｃｉは、Ｍ１におけるソース−ドレイン間電流ＩＤ１とＭｉにおけるソース−ドレイン間電流ＩＤｉとの電流比（＝ＩＤｉ／ＩＤ１）であり、ｋｂｉは、ＭｉとＭ１の間のゲートバイアス電圧の比である。Ｗ１およびＬ１は、それぞれＭ１のゲート幅およびゲート長である。
【００３５】
また、式（２１）は、詳細には式（２２）で記述される。
【００３６】
【数２】
2009048355.tif 000004
【００３７】
この式（２２）の制約式を図３の回路例に含まれるＭＯＳトランジスタＭｉに適用すると、各ＭＯＳトランジスタＭｉのゲート幅Ｗｉは、式（２３）で記述される。
Ｗ２＿２＝Ｗ２＿１＝（１／２）・ｋｂ２・（Ｌ２／Ｌ１）・Ｗ１，
Ｗ３＿２＝Ｗ３＿１＝ｋｒ’・（１／２＋ｋｃ５）・ｋｂ３・（Ｌ３／Ｌ１）・Ｗ１，
Ｗ４＿２＝Ｗ４＿１＝ｋｒ’・ｋｃ５・ｋｂ４・（Ｌ４／Ｌ１）・Ｗ１，
Ｗ５＿２＝Ｗ５＿１＝ｋｃ５・ｋｂ５・（Ｌ５／Ｌ１）・Ｗ１，
Ｗ７＿２＝Ｗ７＿１＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｌ７／Ｌ１）・Ｗ１，
Ｗ８＿２＝Ｗ８＿１＝ｋｃ８・ｋｂ８・（Ｌ７／Ｌ１）・Ｗ１      （２３）
式（２３）において、ｋｂｉは、Ｍ１のゲートバイアス電圧Ｖｂ１とＭｉのゲートバイアス電圧Ｖｂｉとの比であり、例えばｋｂ３は、Ｖｂ１／Ｖｂ３となる。また、ｋｒ’は、ＰＭＯＳトランジスタＭ１との間のｋ’（式（９））の比率であるが、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの容量ＣＯＸは等しく設計されるため、着目トランジスタがＰＭＯＳトランジスタの場合はｋｒ’が「１」となり、ＮＭＯＳトランジスタの場合はｋｒ’がμＰ／μＮとなる。なお、図３において、ＭＯＳトランジスタＭｉ（Ｍｉ＿ｊ）の添字「ｉ」が等しいものは同一の回路定数であるとし、更に、Ｍ７とＭ８のゲート長は等しいとしている。
【００３８】
［参考文献１］に記載されているように、式（２３）には、キルヒホッフの電流則が反映されている。例えば、差動入力段Ｍ２＿１，Ｍ２＿２では、それぞれＭ１の電流の１／２倍が流れるものとしており、Ｍ４＿１〜Ｍ５＿１のような直列接続の場合は、それぞれＭ１の電流のｋｃ５倍が等しく流れるものとしている。更に、分岐点がある並列接続の場合は、例えばＭ３＿１のように、Ｍ２＿１に流れる電流（１／２に対応）とＭ５＿１に流れる電流（ｋｃ５に対応）の合算電流（１／２＋ｋｃ５）が流れるものとしている。このような制約式を用いることで独立変数の数を減らせるため、最適解の探索空間を狭める（探索時間を早める）ことが可能となる。
【００３９】
一方、図３の回路例に含まれる位相補償容量ＣＣには、式（１４）に示した制約式を適用する。式（１４）のＣ１およびＣ２は、図３の回路例では、式（２４）となる。
Ｃ１＝Ｃｄｄ＿２＋Ｃｄｄ＿３＋Ｃｇｄ＿３＋Ｃｄｄ＿４＋Ｃｇｄ＿４＋Ｃｇｇ＿７＋Ｃｇｄ＿７＋Ｃｇｓ＿７，
Ｃ２＝Ｃｄｄ＿７＋Ｃｄｄ＿８＋Ｃｇｄ＿８＋ＣＣＭＦＢ＋ＣＬ      （２４）
Ｃｄｄ＿ｉ、Ｃｇｄ＿ｉ、Ｃｇｇ＿ｉ、Ｃｇｓ＿ｉは、それぞれ、図３のＭＯＳトランジスタＭｉのドレイン容量、ゲート−ドレイン間容量、ゲート容量、ゲート−ソース間容量であり、ＣＣＭＦＢは、コモンモードフィードバック回路ＣＭＦＢの容量である。
【００４０】
また、これらの容量は、ＭＯＳトランジスタＭｉの回路定数（Ｗｉ，Ｌｉ）を用いて式（２５）で定められる。
Ｃｄｄ＿ｉ＝Ｃ０ｄｄ・Ｗｉ，
Ｃｇｄ＿ｉ＝Ｃ０ｇｄ・Ｗｉ，
Ｃｇｇ＿ｉ＝Ｃ０ｇｇ・Ｌｉ・Ｗｉ，
Ｃｇｓ＿ｉ＝Ｃ０ｇｓ・Ｗｉ      （２５）
Ｃ０ｄｄ、Ｃ０ｇｄ、Ｃ０ｇｓは、それぞれ、単位ゲート幅当たりのドレイン容量、ゲート−ドレイン間容量、ゲート−ソース間容量であり、Ｃ０ｇｇは、単位面積当たりのゲート容量である。
【００４１】
この図３の回路例の場合と同様な方法により、図４の回路例に含まれる各ＭＯＳトランジスタＭｉの制約式は式（２６）となる。
Ｗ２＿２＝Ｗ２＿１＝（１／２）・ｋｂ２・（Ｌ２／Ｌ１）・Ｗ１，
Ｗ３＿２＝Ｗ３＿１＝ｋｒ’・（１／２）・ｋｂ３・（Ｌ３／Ｌ１）・Ｗ１，
Ｗ７＿２＝Ｗ７＿１＝ｋｒ’・ｋｃ８・ｋｂ７・（Ｌ７／Ｌ１）・Ｗ１，
Ｗ８＿２＝Ｗ８＿１＝ｋｃ８・ｋｂ８・（Ｌ７／Ｌ１）・Ｗ１      （２６）
また、図４の回路例に含まれる位相補償容量ＣＣには式（１４）の制約式が適用され、そのＣ１およびＣ２は、式（２７）となる。
Ｃ１＝Ｃｄｄ＿２＋Ｃｄｄ＿３＋Ｃｇｄ＿３＋Ｃｇｇ＿７＋Ｃｇｄ＿７＋Ｃｇｓ＿７，
Ｃ２＝Ｃｄｄ＿７＋Ｃｄｄ＿８＋Ｃｇｄ＿８＋ＣＣＭＦＢ＋ＣＬ      （２７）
以上のことから判るように、位相補償容量ＣＣの制約式となる式（１４）は、ＭＯＳトランジスタＭｉの回路定数（ゲート幅Ｗｉおよび／またはゲート長Ｌｉ）とパラメータｋｂ’に応じてＣＣの探索範囲を制約すると共に、逆に、パラメータｋｂ’の固定範囲のもとでＭｉの回路定数（Ｗｉ，Ｌｉ）の探索範囲にも影響を与えることになる。これによって、位相補償容量ＣＣの最適解を短期間で得ることができ、更に、ＭＯＳトランジスタの回路定数の最適化を図ることも可能となる。
【００４２】
図５は、図１の設計システムを用いた自動設計の処理内容の一例を示すフロー図である。まず、Ｓ５０１において、設計者が、図３や図４で述べたような回路例を図１の回路図ＣＩＴとして作成し、更に、その回路図に含まれる各ＭＯＳトランジスタＭｉおよび位相補償容量ＣＣ等の制約式やその中の各独立変数の可変範囲を図１の制約条件ＣＳＴとして作成する。
【００４３】
ここで、各独立変数の可変範囲としては、図３や図４の回路例の場合、例えば次のような範囲に設定する。
（１）ゲート長：Ｌｍｉｎ≦Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ７（＝Ｌ８）≦Ｌｍａｘ
（２）ゲート幅：Ｗｍｉｎ≦Ｗ１≦Ｗｍａｘ
（３）電流比：０．１≦ｋｃ５≦５、１≦ｋｃ８≦１０
（４）バイアス電圧比：０．１≦ｋｂ２，ｋｂ３，ｋｂ４，ｋｂ５，ｋｂ７，ｋｂ８≦５〜１０
（５）ｋ’比：１／６≦ｋｒ’≦１／２
（６）バイアス電流：Ｉｍｉｎ≦Ｉｂ１，Ｉｂ８≦Ｉｍａｘ
（７）負荷容量：ＣＬｍｉｎ≦ＣＬ≦ＣＬｍａｘ
（８）位相補償容量のパラメータ：０＜ｋｂ’≦１
Ｌｍｉｎ，ＬｍａｘやＷｍｉｎ，Ｗｍａｘは、製造プロセスのリソグラフィ制限やレイアウトルールおよび回路面積の制限などによって定められる。電流比やバイアス電圧比は、経験的な要素や、試行錯誤によって定められる。Ｉｍｉｎ，Ｉｍａｘは、消費電力の仕様などに基づいて定められる。ＣＬｍｉｎおよびＣＬｍａｘは、駆動する負荷の容量値を想定して定められる。
【００４４】
次いで、Ｓ５０２において、図１の最適化制御部ＯＰＴが、Ｓ５０１で定めた制約式や各独立変数の可変範囲に基づいて、図３や図４に含まれる各回路素子に対して初期の回路定数を設定する。この際に、各ＭＯＳトランジスタにおいては、制約式内の各独立変数（ｋｒ’，ｋｃ，ｋｂ，Ｗ１，Ｌ１〜Ｌ７）に前述した可変範囲内の初期値が代入され、これによって各ＭＯＳトランジスタＭｉ毎のＬｉやＷｉが算出される。また、位相補償容量ＣＣにおいては、制約式内の独立変数（ｋｂ’）に前述した可変範囲内の初期値が代入され、加えてＬｉやＷｉに応じて定められるＣ１およびＣ２や、固定値となる位相余裕φの値が代入され、これによってＣＣの回路定数が算出される。
【００４５】
続いて、Ｓ５０３において、最適化制御部ＯＰＴが、シミュレーション条件を設定する。シミュレーション条件の中には、入力信号条件や、プロセス条件（Ｐ）／電圧条件（Ｖ）／温度条件（Ｔ）／トランジスタの詳細モデル（Ｍｏｄｅｌ）の組合せからなるコーナー条件ＣＮＤ等が含まれる。その後、ＯＰＴは、回路シミュレータ部ＳＩＭに対し、Ｓ５０２で回路定数が定められた回路図ＣＩＴと、Ｓ５０３で定めたシミュレーション条件とを設定し、ＳＩＭを動作させる（Ｓ５０４）。
【００４６】
ＳＩＭによるシミュレーション結果が得られると、ＯＰＴは、予め設計者によって設定されている評価項目に基づいて回路特性の算出を行う（Ｓ５０５）。評価項目の中には、例えばゲインやユニティゲイン周波数（ＵＧＦ）や位相余裕などを代表に様々な項目が含まれる。例えば、ゲインは、ＳＩＭがＳＰＩＣＥ系のものである場合、ＳＩＭの機能によって回路図ＣＩＴの出力信号（図３，図４でのＶｏｕｔ）を観測し、それと入力信号（図３，図４でのＶｉｎ）との比を算出することで得られる。また、ユニティゲイン周波数（ＵＧＦ）は、ＳＩＭの機能によって、入力信号Ｖｉｎの周波数を変更しながらゲインを観測することで得られる。
【００４７】
更に、評価項目の中には、各ＭＯＳトランジスタＭｉが飽和領域で動作していることを確認する項目が含まれる。図３および図４に示したような回路例は、各ＭＯＳトランジスタＭｉが飽和領域で動作することを前提としており、前述した各ＭＯＳトランジスタＭｉや位相補償容量ＣＣに対する制約式も飽和領域で動作することを前提に定めているため、回路シミュレーション結果の妥当性を確認するためには、この飽和条件の評価項目が必要となる。そこで、例えば、図１の設計仕様ＳＰＥＣ内で予め動作電源電圧等に対するドレイン−ソース間電圧マージンΔＶＤＳやゲート−ソース間電圧マージンΔＶＧＳを定めておく。そして、ＳＩＭの機能によって各ＭＯＳトランジスタＭｉのゲート、ドレインおよびソース電圧を観測し、各ＭＯＳトランジスタが式（２８）の条件を満たすか否かを確認する。なお、式（２８）において、ＶＤＳＡＴは、飽和ドレイン電圧（＝｜ＶＧＳ−ＶＴ｜）である。
｜ＶＤＳ−ＶＤＳＡＴ｜≧ΔＶＤＳ，
｜ＶＧＳ−ＶＴ｜≧ΔＶＧＳ      （２８）
最適化制御部ＯＰＴは、このようなＳ５０３〜Ｓ５０５の処理を、シミュレーション条件（コーナー条件）を逐次変更しながら行う。所定のシミュレーション条件での評価が終了すると、Ｓ５０６において、ＯＰＴは、Ｓ５０５で算出した回路特性の判定を行う。すなわち、当該回路に各コーナー条件を適用した場合において、前述したゲイン等の評価項目が予め定めたＳＰＥＣ値を満足するか、および各ＭＯＳトランジスタが式（２８）の飽和条件を満足するかが判定される。
【００４８】
ここで、Ｓ５０６での判定結果が全て満足だった場合は、Ｓ５０７において、Ｓ５０２で定めた各回路素子の回路定数が最終解として決定され、自動設計が完了する。一方、判定結果に不満足な評価項目が有った場合は、Ｓ５０２へ移行し、回路定数を変更した上で再びＳ５０３〜Ｓ５０５の処理が行われる。すなわち、予め定めた設計仕様ＳＰＥＣを満足する回路定数を見つけ出すまでＳ５０２〜Ｓ５０６のループ処理が行われる。このループ処理においては、例えば、公知の遺伝子アルゴリズムなどを用いて回路定数の変更を行うと、より短期間で解を見つけ出すことが可能となる。
【００４９】
以上のように、制約式に基づいて回路定数を算出し、この回路定数を反映した回路に対して回路シミュレーションを行い、この結果によって算出した回路定数の善し悪しを判断するような設計手法を用いることで、［参考文献１］にも記載されているように、幾何学的最適化プログラミング（ＧＰ）手法等と比べて設計の容易化が実現可能になる。更に、この際に、トランジスタの制約式に加えて位相補償容量の制約式も用いているため、探索範囲を狭めることができ、設計期間の短縮が図れる。
【００５０】
次に、図１の設計システムおよび図５の処理フローを用いて実際に回路定数の設計を行った実施例について説明する。ここでは、図３および図４の回路例に対して、電源電圧ＶＤＤの仕様が３．３Ｖの場合の回路定数を自動設計した。
【００５１】
図６は、図１の設計システムで用いた設計仕様の一例を示す説明図である。図６に示すように、本実施例では、設計仕様ＳＰＥＣとして、ゲイン（Ａ０）、ユニティゲイン周波数（ｆｔ）、位相余裕（ＰＭ）、電源電流、飽和条件（式（２８）参照）、および負荷容量ＣＬといった回路特性評価項目を設定している。そして、図１の設計システムと図５の処理フローを用いて、このような設計仕様ＳＰＥＣを満たす回路定数を探索した。
【００５２】
また、図１のコーナー条件ＣＮＤは、ＭＯＳトランジスタのモデル条件の５種類、容量および抵抗からなるＣＲ遅延条件の２種類（遅延大，遅延小）、温度条件の２種類（高温，低温）、電源電圧条件の２種類（高電圧，低電圧）からなる組合せ条件に、全て条件がティピカルな場合を加えて計４１種類を設定した。ＭＯＳトランジスタのモデルの５種類は、「ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタ」がプロセスばらつきに応じてそれぞれスロー（Ｓ）又はファースト（Ｆ）になることを示す、「ＳＳ」条件、「ＳＦ」条件、「ＦＳ」条件、「ＦＦ」条件と、両方がティピカルになることを示す、「Ｔｙｐ」条件である。
【００５３】
このようなコーナー条件ＣＮＤ全てにおいて、前述した設計仕様ＳＰＥＣを満たす解を図１の設計システムで探索したところ、図７〜図９に示すような結果が得られた。図７は、図３および図４の回路例に対して、位相補償容量のパラメータｋｂ’を変更させながら動作電流の観点で最適解を探索した結果を示すグラフである。図７に示す各ポイントは、それぞれ図６の設計仕様ＳＰＥＣを満足するポイントとなっている。つまり、図３の電流バッファ補償型（current buffer compensation）のアンプ回路および図４の基本的（Basic）なアンプ回路の両方において、パラメータｋｂ’（０＜ｋｂ’≦１）の値に応じてそれぞれ図６の設計仕様ＳＰＥＣを満足する解が得られている。その中でも、電流バッファ補償型アンプ回路の場合はｋｂ’＝０．３３、基本的なアンプ回路の場合にはｋｂ’＝０．２５の時が動作電流の観点からの最適解となっている。
【００５４】
ここから判るように、設計仕様ＳＰＥＣを満たす解が複数存在する中から更なる最適解を見つけ出すためには、位相補償容量（パラメータｋｂ’）を独立変数として探索を行う必要がある。しかしながら、この位相補償容量（パラメータｋｂ’）の探索範囲が広いと、設計期間が増大し、場合によっては最適解が見つけ出せない場合も起こり得る。そこで、前述した式（１４）および式（１６）の制約式のもとで探索を行うことで、探索範囲を狭めることができ、設計期間の短縮等が実現可能となる。更に、式（１６）の制約式は、前述したようにアンプ回路の特性が安定するポイントを規定するものであるため、この制約式のもとで得られたアンプ回路（半導体装置）は、プロセス変動等に対して十分なマージンを備えたものとなる。なお、図示はしないが、図７においては実験的にｋｂ’≦１０の範囲まで探索を行ったが、１＜ｋｂ’≦１０の範囲では、図６の設計仕様ＳＰＥＣを満足する解が存在しなかった場合も含めて、前述した最適解よりも更に良好な解は得られない結果となった。
【００５５】
図８は、図３および図４の回路例における最適解での回路特性評価結果を示す図であり、図９は、図３および図４の回路例において、各回路素子の回路定数探索結果（最適解）を示す図である。図８および図９に示す結果は、前述した図７における電流バッファ補償型のアンプ回路でのｋｂ’＝０．３３の場合と、基本的なアンプ回路でのｋｂ’＝０．２５の場合に該当するものである。
【００５６】
図９では、図３の電流バッファ補償型アンプ回路（Current）および図４の基本的なアンプ回路（Basic）における各ＭＯＳトランジスタの回路定数と、各バイアス電流値と、位相補償容量の回路定数の最適解が示されている。ここで図９におけるＩｂ５は、ＭＯＳトランジスタＭ５（＿１，２）のバイアス電流値を示している。また、この図９の最適解を備えた回路は、図８に示すように、ゲイン（Ａ０）、ユニティゲイン周波数（ｆｔ）、位相余裕（ＰＭ）、電源電流共に図６の設計仕様ＳＰＥＣを満たしている。
【００５７】
図１０は、本発明の一実施の形態による半導体装置の設計方法において、その設計期間短縮効果の一例を示す図である。図１０に示すように、図３の回路例（Current buf）および図４の回路例（Basic）において、位相補償容量ＣＣの制約式（式（１４），式（１６））を用いない場合の設計期間を、それぞれ「１」とすると、ＣＣの制約式を用いた場合の設計期間は、図４の回路例で２．０〜２．６倍、図３の回路例で３．０〜４．０倍の高速化が可能となった。また、ＭＯＳトランジスタの制約式（式（２２））を含め制約式を全く用いない場合では、図３の回路例および図４の回路例共に例えば１０日以上という設計期間が必要であったが、これと比較してＭＯＳトランジスタおよび位相補償容量の制約式を用いた場合には、図４の回路例で６０〜１５６倍、図３の回路例で３０〜４０倍の高速化が可能となった。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００５９】
本実施の形態による半導体装置の設計方法は、特に、２ステージＣＭＯＳオペアンプ回路を含んだ半導体装置に対して、回路シミュレーションを利用して回路定数の設計を行う設計方法に適用して有益な技術であり、これに限らず、ＣＭＯＳオペアンプ回路を含んだ半導体装置の設計方法全般に対して広く適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施の形態による半導体装置の設計方法において、それに用いる設計システムの構成例を示す概略図である。
【図２】本発明の一実施の形態による半導体装置の設計方法において、その設計対象となる回路の小信号等価回路の一例を示す図である。
【図３】図１の設計システムを用いて自動設計を行う回路例として、電流バッファ補償型の２ステージＣＭＯＳオペアンプ回路の一例を示す回路図である。
【図４】図３と異なる回路例として、基本的な２ステージＣＭＯＳオペアンプ回路の一例を示す回路図である。
【図５】図１の設計システムを用いた自動設計の処理内容の一例を示すフロー図である。
【図６】図１の設計システムで用いた設計仕様の一例を示す説明図である。
【図７】図３および図４の回路例に対して、位相補償容量のパラメータｋｂ’を変更させながら動作電流の観点で最適解を探索した結果を示すグラフである。
【図８】図３および図４の回路例における最適解での回路特性評価結果を示す図である。
【図９】図３および図４の回路例において、各回路素子の回路定数探索結果（最適解）を示す図である。
【図１０】本発明の一実施の形態による半導体装置の設計方法において、その設計期間短縮効果の一例を示す図である。
【符号の説明】
【００６１】
ＣＮＤ  コーナー条件
ＳＹＳ  設計システム
ＳＣＴＬ  シミュレータ制御部
ＯＰＴ  最適化制御部
ＳＰＥＣ  設計仕様
ＬＰ  ループ制御部
ＣＳＴ  制約条件
ＩＣＴＬ  入力制御部
ＳＩＭ  回路シミュレータ部
ＣＩＴ  回路図
ＯＣＴＬ  出力制御部
ＪＧＥ  判定処理部
Ｍ  ＭＯＳトランジスタ
Ｉｂ  バイアス電流源
Ｖｂ  バイアス電圧
ＣＬ  負荷容量
ＣＣ  位相補償容量
ＣＭＦＢ  コモンモードフィードバック回路
【図１】
2009048355.tif 000005
【図２】
2009048355.tif 000006
【図３】
2009048355.tif 000007
【図４】
2009048355.tif 000008
【図５】
2009048355.tif 000009
【図６】
2009048355.tif 000010
【図７】
2009048355.tif 000011
【図８】
2009048355.tif 000012
【図９】
2009048355.tif 000013
【図１０】
2009048355.tif 000014