(57)【要約】【課題】クロスポイント抵抗性メモリアレイを提供する。【解決手段】互いに平行に形成された複数の第１電極ラインと、第１電極ラインと交差するように形成され、互いに平行な複数の第２電極ラインと、第１電極ラインと第２電極ラインとの交点に形成される第１メモリ抵抗体と、を備え、第１電極ライン及び第２電極ラインのうち、少なくとも一つは、第１伝導層及び貴金属を含む第２伝導層を備えた多層構造を持つことを特徴とするクロスポイントメモリアレイ。【選択図】図１Ａ
2009094483.tif 000002
【特許請求の範囲】
【請求項１】
互いに平行に形成された複数の第１電極ラインと、
前記第１電極ラインと交差するように形成され、互いに平行な複数の第２電極ラインと、
前記第１電極ラインと前記第２電極ラインとの交点に形成される第１メモリ抵抗体と、を備え、
前記第１電極ライン及び第２電極ラインのうち、少なくとも一つは、第１伝導層及び貴金属を含む第２伝導層を備えた多層構造を持つことを特徴とするクロスポイントメモリアレイ。
【請求項２】
前記第１伝導層の比抵抗は前記第２伝導層の比抵抗より低いことを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項３】
前記第１伝導層は、Ａｌ、Ｍｏ、Ｃｕ及びＡｇのうちいずれか一つで形成されたことを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項４】
前記第２伝導層は、前記貴金属で形成された層であるか、前記貴金属を含む合金層であることを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項５】
前記貴金属は、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ及びＡｇのうちいずれか一つであることを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項６】
前記第２伝導層が前記第１伝導層上に形成されるか、前記第１伝導層が前記第２伝導層上に形成されたことを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項７】
前記第２伝導層は、ラインパターンであることを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項８】
前記第２伝導層は、前記交点に備えられたドットパターンであることを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項９】
前記第１電極ラインと前記第２電極ラインとの前記交点に、
前記第１メモリ抵抗体への電流フローを調節するための第１スイッチ構造体をさらに備えることを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項１０】
前記第１メモリ抵抗体と前記第１スイッチ構造体との間に第１中間電極をさらに備えることを特徴とする請求項９に記載のクロスポイントメモリアレイ。
【請求項１１】
前記第１電極ライン上に前記第１メモリ抵抗体、前記第１中間電極、前記第１スイッチング構造体及び前記第２電極ラインが順に備えられたことを特徴とする請求項１０に記載のクロスポイントメモリアレイ。
【請求項１２】
前記第１電極ライン上に前記第１スイッチング構造体、前記第１中間電極、前記第１メモリ抵抗体及び前記第２電極ラインが順に備えられたことを特徴とする請求項１０に記載のクロスポイントメモリアレイ。
【請求項１３】
前記第１スイッチ構造体は、ダイオード、しきいスイッチング素子またはバリスタのうちいずれか一つであることを特徴とする請求項９に記載のクロスポイントメモリアレイ。
【請求項１４】
前記ダイオードは、酸化物ダイオードであることを特徴とする請求項１３に記載のクロスポイントメモリアレイ。
【請求項１５】
前記第１メモリ抵抗体は、Ｎｉ酸化物、Ｃｕ酸化物、Ｔｉ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物またはＴａ酸化物のうち、少なくともいずれか一つを含むことを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項１６】
前記第２電極ラインと交差するように形成され、互いに平行な複数の第３電極ラインと、
前記第２電極ラインと前記第３電極ラインとの交点に備えられた第２メモリ抵抗体と、をさらに備え、
前記第３電極ラインは、前記第１伝導層及び前記第２伝導層を備える多層構造を持つことを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項１７】
前記第２電極ラインと前記第３電極ラインとの前記交点に、
前記第２メモリ抵抗体への電流フローを調節するための第２スイッチ構造体をさらに備えることを特徴とする請求項１６に記載のクロスポイントメモリアレイ。
【請求項１８】
前記第２メモリ抵抗体と前記第２スイッチ構造体との間に第２中間電極をさらに備えることを特徴とする請求項１７に記載のクロスポイントメモリアレイ。
【請求項１９】
前記第２電極ライン上に前記第２メモリ抵抗体、前記第２中間電極、前記第２スイッチング構造体及び前記第３電極ラインが順に備えられたことを特徴とする請求項１８に記載のクロスポイントメモリアレイ。
【請求項２０】
前記第２電極ライン上に前記第２スイッチング構造体、前記第２中間電極、前記第２メモリ抵抗体及び前記第３電極ラインが順に備えられたことを特徴とする請求項１８に記載のクロスポイントメモリアレイ。
【請求項２１】
前記第２スイッチ構造体は、ダイオード、しきいスイッチング素子またはバリスタのうちいずれか一つであることを特徴とする請求項１７に記載のクロスポイントメモリアレイ。
【請求項２２】
前記ダイオードは酸化物ダイオードであることを特徴とする請求項２１に記載のクロスポイントメモリアレイ。
【請求項２３】
前記クロスポイントメモリアレイは、１Ｄ−１Ｒセル構造を持つ多層クロスポイントメモリ素子であることを特徴とする請求項１６に記載のクロスポイントメモリアレイ。
【請求項２４】
前記第１メモリ抵抗体は、高抵抗状態から低抵抗状態にまたは低抵抗状態から高抵抗状態に可逆的に変換される要素を含むことを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【請求項２５】
記第１メモリ抵抗体は、高抵抗状態から低抵抗状態に非可逆的に変換される要素を含むことを特徴とする請求項１に記載のクロスポイントメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ素子に係り、より詳細にはクロスポイント抵抗性メモリアレイに関する。
【背景技術】
【０００２】
半導体メモリアレイは、回路的に連結された数多くの単位メモリセルを含む。代表的な半導体メモリ素子であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、１個のスイッチと１個のキャパシタとで構成され、集積度が高くて動作速度が速い長所をもっている。しかし、ＤＲＡＭは不揮発性メモリ素子であり、電源が消えた後には保存されたデータがいずれも消失されるという短所がある。これに対し、不揮発性メモリは電源が消えた後にもデータが消失されずに保存されうる。不揮発性メモリ素子の代表的なものとしては、フラッシュメモリを挙げることができる。しかし、フラッシュメモリはＤＲＡＭに比べて集積度が低くて動作速度が遅いという所がある。
【０００３】
不揮発性メモリ素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）及びＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。ここでＲＲＡＭ（抵抗性メモリ素子）は主に遷移金属酸化物の抵抗変換特性、すなわち、状態によって抵抗値が変化する特性を利用したものである。
【０００４】
抵抗性メモリ素子の電極として、単一金属で形成された金属層を利用するが、通例的にＰｔなどの貴金属層を使用している。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は多層構造をもつ電極構造体を備えることによって、電圧降下問題を抑制または最小化できるクロスポイント抵抗性メモリアレイを提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、互いに平行に形成された複数の第１電極ラインと、前記第１電極ラインと交差するように形成され、互いに平行な複数の第２電極ラインと、前記第１電極ラインと前記第２電極ラインとの交点に形成される第１メモリ抵抗体と、を備え、前記第１電極ライン及び第２電極ラインのうち、少なくとも一つは、第１伝導層及び貴金属を含む第２伝導層を備えた多層構造を持つことを特徴とするクロスポイントメモリアレイを提供する。
【０００７】
前記第１伝導層の比抵抗は前記第２伝導層の比抵抗より低い。
【０００８】
前記第１伝導層は、Ａｌ、Ｍｏ、Ｃｕ及びＡｇのうちいずれか一つで形成される。
【０００９】
前記第２伝導層は、前記貴金属で形成された層であるか、前記貴金属を含む合金層である。
【００１０】
前記貴金属は、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ及びＡｇのうちいずれか一つである。
【００１１】
前記第２伝導層が前記第１伝導層上に形成されるか、前記第１伝導層が前記第２伝導層上に形成される。
【００１２】
前記第２伝導層は、ラインパターンである。
【００１３】
前記第２伝導層は、前記交点に備えられたドットパターンである。
【００１４】
前記第１電極ラインと前記第２電極ラインとの前記交点に、前記第１メモリ抵抗体への電流フローを調節するための第１スイッチ構造体をさらに備える。
【００１５】
前記第１メモリ抵抗体と前記第１スイッチ構造体との間に第１中間電極をさらに備える。
【００１６】
前記第１電極ライン上に前記第１メモリ抵抗体、前記第１中間電極、前記第１スイッチング構造体及び前記第２電極ラインが順に備えられる。
【００１７】
前記第１電極ライン上に前記第１スイッチング構造体、前記第１中間電極、前記第１メモリ抵抗体及び前記第２電極ラインが順に備えられる。
【００１８】
前記第１スイッチ構造体は、ダイオード、しきいスイッチング素子またはバリスタのうちいずれか一つである。
【００１９】
前記ダイオードは、酸化物ダイオードである。
【００２０】
前記第１メモリ抵抗体は、Ｎｉ酸化物、Ｃｕ酸化物、Ｔｉ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物またはＴａ酸化物のうち、少なくともいずれか一つを含む。
【００２１】
本発明の実施形態によるクロスポイントメモリアレイは、前記第２電極ラインと交差するように形成され、互いに平行な複数の第３電極ラインと、前記第２電極ラインと前記第３電極ラインとの交点に備えられた第２メモリ抵抗体と、をさらに備え、前記第３電極ラインは、前記第１伝導層及び前記第２伝導層を備える多層構造を持つ。
【００２２】
前記第２電極ラインと前記第３電極ラインとの前記交点に、前記第２メモリ抵抗体への電流フローを調節するための第２スイッチ構造体をさらに備える。
【００２３】
前記第２メモリ抵抗体と前記第２スイッチ構造体との間に第２中間電極をさらに備える。
【００２４】
前記第２電極ライン上に前記第２メモリ抵抗体、前記第２中間電極、前記第２スイッチング構造体及び前記第３電極ラインが順に備えられる。
【００２５】
前記第２電極ライン上に前記第２スイッチング構造体、前記第２中間電極、前記第２メモリ抵抗体及び前記第３電極ラインが順に備えられる。
【００２６】
前記第２スイッチ構造体は、ダイオード、しきいスイッチング素子またはバリスタのうちいずれか一つである。
【００２７】
前記ダイオードは酸化物ダイオードである。
【００２８】
前記クロスポイントメモリアレイは、１Ｄ（ｄｉｏｄｅ）−１Ｒ（ｒｅｓｉｓｔｏｒ）セル構造を持つ多層クロスポイントメモリ素子である。
【００２９】
前記第１メモリ抵抗体は、高抵抗状態から低抵抗状態にまたは低抵抗状態から高抵抗状態に可逆的に変換される要素を含む。
【００３０】
前記第１メモリ抵抗体は、高抵抗状態から低抵抗状態に非可逆的に変換される要素を含む。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照して本発明の実施形態によるメモリアレイについて詳細に説明する。各図面に示した層または領域の厚さ及び幅は説明のために誇張して図示したものであることに注意せねばならない。本発明の実施形態では、メモリ抵抗体またはスイッチ構造体と接触する電極を、貴金属層及び前記貴金属層より比抵抗の低い金属層の多層構造で形成したことを特徴とする。すなわち、メモリ抵抗体を備える抵抗性メモリ素子において、上下部電極のうち少なくとも一つは、貴金属層及び前記貴金属層より比抵抗の低い金属層を備える抵抗性メモリ素子及びこれを備えるクロスポイントメモリアレイを提供する。
【００３２】
図１Ａ及び図１Ｂは、本発明の実施形態によるメモリアレイの単位素子を示す。本発明の実施形態によるメモリアレイの単位素子は、基本的に１Ｓ（ｓｗｉｔｃｈ）−１Ｒ（ｒｅｓｉｓｔｏｒ）構造、望ましくは、１Ｄ（ｄｉｏｄｅ）−１Ｒ（ｒｅｓｉｓｔｏｒ）構造を持つことができる。
【００３３】
図１Ａを参照すれば、第１電極２１の一面にメモリ抵抗体２２、スイッチ構造体２４及び第２電極２５が順に備えられうる。メモリ抵抗体２２とスイッチ構造体２４との間には中間電極２３がさらに備えられうる。第１電極２１は、比抵抗の低い金属を含んで形成された第１伝導層２１ａ及び第１伝導層２１ａと、メモリ抵抗体２２との間に形成されたものであって、貴金属を含む第２伝導層２１ｂとを備える多層構造で形成できる。第１伝導層２１ａの比抵抗は第２伝導層２１ｂの比抵抗より低く、第１伝導層２１ａの物質は第２伝導層２１ｂの物質より安い。場合によって、第１伝導層２１ａも貴金属の一種であるが、この場合にも、第１伝導層２１ａの比抵抗が第２伝導層２１ｂの比抵抗より低く、第１伝導層２１ａの物質は第２伝導層２１ｂの物質より安い。第２電極２５も、貴金属伝導層及び前記貴金属伝導層より比抵抗の低い金属層を備える多層構造を持つことができる。
【００３４】
図１Ｂを参照すれば、第１電極２１の一面にメモリ抵抗体２２、スイッチ構造体２４及び第２電極２５が順に備えられている。メモリ抵抗体２２とスイッチ構造体２４との間には中間電極２３がさらに備えられうる。第２電極２５はスイッチ構造体２４上に形成され、貴金属を含む第３伝導層２５ａ、及び前記第３伝導層２５ａの貴金属より比抵抗の低い金属を含んで形成された第４伝導層２５ｂを備える多層構造でありうる。すなわち、第２電極２５は、図１Ａの第１電極２１の逆構造を持つことができる。しかし、場合によっては、第２電極２５は図１Ａの第１電極２１と同じ積層構造を持つこともできる。また図１Ｂの第１電極２１は、図１Ａの第１電極２１と同じ積層構造を持つことができる。
【００３５】
前述したように、本発明の実施形態によるメモリ素子で、メモリ抵抗体２２またはスイッチ構造体２４と接触する第１電極２１及び第２電極２５のうち、少なくともいずれか一つは多層構造で形成できる。
【００３６】
以下、図１Ａ及び図１Ｂに示した本発明の実施形態によるメモリ素子の各層を形成する物質について説明する。
【００３７】
第２伝導層２１ｂ及び第３伝導層２５ａは高い仕事関数を持つ物質で形成することが望ましく、例えば、Ｐｔ、Ａｕ、Ｐｄ、ＩｒまたはＡｇのような貴金属で形成できる。第１伝導層２１ａ及び第４伝導層２５ｂは、第２伝導層２１ｂ及び第３伝導層２５ａの形成物質より比抵抗の低い物質で形成することが望ましい。例えば、第１伝導層２１ａ及び第４伝導層２５ｂは、９×１０−８Ω・ｍ以下の比抵抗値を持つ物質、より具体的にはＡｌ、Ｍｏ、Ｃｕ及びＡｇのうち、一つで形成できる。これらの物質は比抵抗値が低いだけではなく値段も比較的安いため、電圧降下を防止する役割を行え、経済的にも非常に有利に作用する。Ａｇは、貴金属の一種であるが、貴金属の中でも比抵抗が低くて安い方である。したがって、Ａｇより比抵抗が高くて値段の高い貴金属を第２伝導層２１ｂまたは第３伝導層２５ａの物質として使用する場合、Ａｇを第１伝導層２１ａまたは第４伝導層２５ｂとして使用できる。
【００３８】
中間電極２３は、メモリ抵抗体２２とスイッチ構造体２４とを電気的に連結させるものであり、中間電極２３がなければ、スイッチ構造体２４が抵抗体のように作用して素子動作に問題が発生しうる。より詳細に説明すれば、スイッチ構造体２４がダイオードである場合、中間電極２３がなければメモリ抵抗体２２がセットされる時、スイッチ構造体２４が損傷して整流特性を失ってしまう。これらの中間電極２３は、半導体素子に使われる電極物質で形成できる。例えば、Ａｌ、Ｈｆ、Ｚｒ、Ｚｎ、Ｗ、Ｃｏ、Ａｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉまたは伝導性金属酸化物などを使用できる。しかし、本発明はこれに限定されず、場合によっては、中間電極２３を第１電極２１または第２電極２５と同じ構成を持つように形成できる。
【００３９】
メモリ抵抗体２２は、抵抗性メモリ素子に使われる可変抵抗物質で形成できる。ここで、可変抵抗物質は電流印加によって２種以上の抵抗特性を持つものである。具体的に遷移金属酸化物（ＴＭＯ：Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ）を使用でき、Ｎｉ酸化物、Ｃｕ酸化物、Ｔｉ酸化物、Ｃｏ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物を挙げることができる。また、Ｗ酸化物、Ｎｂ酸化物、ＴｉＮｉ酸化物、ＬｉＮｉ酸化物、Ａｌ酸化物、ＩｎＺｎ酸化物、Ｖ酸化物、ＳｒＺｒ酸化物、ＳｒＴｉ酸化物、Ｃｒ酸化物、Ｆｅ酸化物、Ｔａ酸化物も使われうる。
【００４０】
スイッチ構造体２４は、半導体素子に使われるダイオード、しきいスイッチング素子またはバリスタなどで形成できる。スイッチ構造体２４をダイオード構造で形成する場合、ｎ型半導体層とｐ型半導体層との二重層構造、望ましくは、ｎ型酸化物層とｐ型酸化物層との二重層構造で形成できる。例えば、スイッチ構造体２４は、ＣｕＯ層のようなｐ型酸化物層とＩｎＺｎＯ層のようなｎ型酸化物層とが順に積層された構造であるか、ＮｉＯのようなｐ型酸化物層とＴｉＯ２のようなｎ型酸化物層とが順に積層された構造でありうる。ＣｕＯ層の場合、自然的に発生したＣｕ欠乏により、Ｃｕと結合できないＯ２−がドナーとして作用してｐ型半導体層になりうる。ＩｎＺｎＯ層の場合、自然的に発生したＺｎ間隙及びＯ空孔により、格子の外に存在するか、Ｏと結合できないＺｎ２＋がアクセプターとして作用してｎ型半導体になりうる。常温で容易に形成される非晶質の酸化物層でスイッチ構造体２４を製造できるが、結晶状の酸化物層でもスイッチ構造体２４を製造できる。シリコンダイオードの場合、８００℃程度の高温工程で形成せねばならないので、高温工程による多様な問題が発生する可能性がある。したがって、本実施形態では常温で容易に形成されうる酸化物層でスイッチ構造体２４を形成することが望ましい。スイッチ構造体２４と第２電極２５との間にはコンタクト電極（図示せず）がさらに備えられうる。
【００４１】
本発明の実施形態による抵抗性メモリ素子は、ＣＶＤ、ＰＶＤなどの半導体工程技術を利用して製造できる。
【００４２】
図２は、本発明の実施形態によるクロスポイント抵抗性メモリアレイを示す。
【００４３】
図２を参照すれば、第１方向に相互並べて形成された複数の第１電極２１及び第１電極２１電極と交差する方向に形成された複数の第２電極２５が設けられており、第１電極２１と第２電極２５との交点に第１積層構造物Ｓ１が備えられうる。第１積層構造物Ｓ１は、第１電極２１上に順に積層された第１メモリ抵抗体２２、第１中間電極２３及び第１スイッチ構造体２４を備えることができ、ここで、第１メモリ抵抗体２２と第１スイッチ構造体２４との位置は互いに入れ替わりうる。第１メモリ抵抗体２２、第１中間電極２３及び第１スイッチ構造体２４は、それぞれ図１Ａのメモリ抵抗体２２、中間電極２３及びスイッチ構造体２４に対応する。第１電極２１または第２電極２５のうち、少なくともいずれか一つは、貴金属で形成された伝導層及び前記貴金属より比抵抗の低い金属で形成された伝導層を備える多層構造を持つことができる。すなわち、図２の第１電極２１は、図１Ａの第１電極２１と同じ構造を持つことができ、図２の第２電極２５は、図１Ｂの第２電極２５と同じ構造を持つことができる。
【００４４】
図２の第２電極２５上に第２スイッチ構造体、第２中間電極、第２メモリ抵抗体及び第３電極などがさらに備えられうる。その一例が図３に図示されている。
【００４５】
図３を参照すれば、図２のような第１電極２１、第１積層構造物Ｓ１及び第２電極２５が備えられており、第２電極２５の上面と一定間隔離隔して第３電極２９がさらに備えられている。第３電極２９は配線形態を持って等間隔で形成され、第２電極２５と交差、望ましくは直交できる。第３電極２９の構成は、第１電極２１または第２電極２５と同一でありうる。第２電極２５と第３電極２９との交点には第２積層構造物Ｓ２が備えられる。第２積層構造物Ｓ２と第１積層構造物Ｓ１とは、同じ積層構造または回路的に上下対称的な構造を持つことができる。すなわち、第１積層構造物Ｓ１が、第１メモリ抵抗体２２上に第１中間電極２３及び第１スイッチ構造体２４が順に積層された構造を含むならば、第２積層構造物Ｓ２は、第２スイッチ構造体２６上に第２中間電極２７と第２メモリ抵抗体２８とが順に積層された構造を持つことができる。第２中間電極２７は、第１中間電極２３と同じ物質で形成でき、第２スイッチ構造体２６はダイオードであるが、この場合、第１スイッチ構造体２４と回路的に上下対称的な構造または同じ積層構造を持つことができる。すなわち、第１積層構造物Ｓ１、第２電極２５及び第２積層構造物Ｓ２は、回路的に図４Ａまたは図４Ｂのような構造を持つことができる。図４Ａ及び図４Ｂで、第１及び第２スイッチ構造体２４、２６の整流方向は変わりうる。また図４Ａ及び図４Ｂの第１積層構造物Ｓ１で、第１メモリ抵抗体２２と第１スイッチ構造体２４との位置は互いに入れ替わり、第２積層構造物Ｓ２で第２メモリ抵抗体２８と第２スイッチ構造体２６との位置も互いに入れ替わりうる。
【００４６】
加えて、図４Ａの構造では、第２電極２５を基準に第１及び第２スイッチ構造体２４、２６が回路的に上下対称的であるため、第２電極２５を共通ビットラインとして使用して第１及び第２メモリ抵抗体２２、２８に同時に情報を記録できる。一方、図４Ｂの構造では第１及び第２スイッチ構造体２４、２６の整流方向が同じであるため、一回のプログラミング動作で第１及び第２メモリ抵抗体２２、２８のうちいずれか一つに情報を記録できる。
【００４７】
再び図２及び図３を参照すれば、第１及び第２積層構造物Ｓ１、Ｓ２は円柱型に図示されているが、これらは四角柱または下へ行くほど幅が広くなる形態など多様な変形形状を持つことができる。例えば、第１及び第２積層構造物Ｓ１、Ｓ２は、第１及び第２電極２１、２５の交点と第２及び第３電極２５、２９の交点との外部に拡張された非対称的形態を持つこともできる。前記非対称的形態を持つ第１積層構造物Ｓ１の例が図５に図示されている。
【００４８】
図５を参照すれば、第１積層構造物Ｓ１は、第１及び第２電極２１、２５の交点に備えられた第１部分Ｐ１と、第１部分Ｐ１と接触して前記交点の外部に拡張した第２部分Ｐ２とを備えることができる。すなわち、第１積層構造物Ｓ１は、第１及び第２電極２１、２５の交点の外部に拡張された非対称的形態を持つ。この場合、第１スイッチ構造体２４の形態と第１メモリ抵抗体２２の形態とは互いに異なる。例えば、第１スイッチ構造体２４は、第１部分Ｐ１及び第２部分Ｐ２に対応する面積を持つように形成され、第１メモリ抵抗体２２は、第１部分Ｐ１に対応する面積を持つように形成される。第１スイッチ構造体２４がダイオードである場合、第１スイッチ構造体２４の面積が大きくなるほど、第１スイッチ構造体２４の順方向電流が大きくなってスイッチング特性が向上できる。ここでは図示していないが、第２積層構造物Ｓ２の平面構造は図５の第１積層構造物Ｓ１と類似している。
【００４９】
図示していないが、図３の抵抗性メモリアレイは、第３電極２９上に前記第１積層構造物Ｓ１と第２電極２５の積層構造物と同じ構造を持つ積層構造物とをさらに備えることができる。
【００５０】
または、本発明の実施形態による抵抗性メモリアレイは、第３電極２９上に前記第１構造物Ｓ１、第２電極２５、第２構造物Ｓ２及び第３電極２９の積層構造物と同じ構造を持つ積層構造物を少なくとも１セット以上さらに備えることができる。
【００５１】
または、本発明の実施形態による抵抗性メモリアレイは、第３電極２９上に前記第１構造物Ｓ１、第２電極２５、第２構造物Ｓ２、第３電極２９、第１構造物Ｓ１及び第２電極２５が順に積層された積層構造物と同じ構造を持つ積層構造物を少なくとも１セット以上さらに備えることができる。
【００５２】
かかる本発明の実施形態による抵抗性メモリアレイは、１Ｄ−１Ｒセル構造を持つ多層クロスポイントメモリ素子でありうる。
【００５３】
図６は、図２及び図３の一部構造を示す図面であり、これを参照して、本発明の実施形態で電圧降下問題が解決される原理をさらに詳細に説明する。
【００５４】
図６を参照すれば、第１電極２１は、第１伝導層２１ａと第２伝導層２１ｂとの二重層構造を持つことができ、第２伝導層２１ｂ上に複数の第１積層構造物Ｓ１が備えられている。各第１積層構造物Ｓ１上には第１電極２１と交差する第２電極２５が備えられている。第１電極２１を通じて各第１積層構造物Ｓ１の第１メモリ抵抗体２２に電流Ｃ１を印加する時、前記電流Ｃ１は、主に第１伝導層２１ａを通じて流れる。これは、第１伝導層２１ａの比抵抗が第２伝導層２１ｂより低いためである。仮に、第１電極２１が第２伝導層２１ｂの物質のみからなる単層構造を持つならば、第２伝導層２１ｂの物質は比較的高い比抵抗を持つため、第１電極２１の一端Ｅ１から他端Ｅ２へ行くほど電圧降下が容易に発生する。そのため、第１電極２１が第２伝導層２１ｂ物質のみからなる単層構造を持つ場合、あらゆる第１積層構造物Ｓ１に所望のサイズの電圧が印加され難い。その結果、消費電力が増加して素子動作が容易でなくなる。しかし、本発明の実施形態と同様に、第１伝導層２１ａと第２伝導層２１ｂとが順に積層された二重層構造を備えるように第１電極２１を構成すれば、前記電流Ｃ１は比抵抗の低い第１伝導層２１ａを通じて主に流れるため、電圧降下問題が抑制または最小化される。
【００５５】
また、本発明の実施形態のように第１伝導層２１ａと第２伝導層２１ｂとを共に備える第１電極２１を利用する場合、第２伝導層２１ｂを構成する物質、すなわち、高価の貴金属からなる単層電極を使用する場合より素子のコストを低めることができる。第２伝導層２１ｂが必要な理由は、第１メモリ抵抗体２２と第１伝導層２１ａとが直接接触する場合、これらの界面特性が悪くなる恐れがあるためである。すなわち、第２伝導層２１ｂは、第１メモリ抵抗体２２との接触特性のために要求される層でありうる。かかる第２伝導層２１ｂはなるべく最小限の厚さに形成することが経済的である。
【００５６】
一方、第２電極２５は第１電極２１の逆構造を持つか、第１電極２１と同じ積層構造を持つことができる。第２電極２５の積層構造は第２電極２５上にどんな物質層を形成するかに影響されうる。仮に、第２電極２５上にｎ型半導体層を形成する場合、第２電極２５は第１電極２１の逆構造を持つことが望ましい。これは、第２電極２５で比抵抗が相対的に高い貴金属伝導層上にｎ型半導体層を直接形成する場合、これらの界面特性が悪くなる恐れがあるためである。一方、第２電極２５上にｐ型半導体層を形成する場合には、第２電極２５が第１電極２１と同じ積層構造を持つことができる。これは、第２電極２５の比抵抗が相対的に高い貴金属伝導層はｐ型半導体層と問題なく直接接触できるためである。かかる第２電極２５によっても電圧降下問題が抑制され、コストダウン効果を得ることができる。
【００５７】
図７は、図６の変形例を示す。
【００５８】
図７を参照すれば、第２伝導層２１ｂが第１積層構造物Ｓ１と類似した平面的構造を持つようにパターン化されている。すなわち、図６の第２伝導層２１ｂはラインパターンであるが、図７の第２伝導層２１ｂは、第１伝導層２１ａと第２電極２５との交点に備えられたドットパターンである。図７のような構造でも、第２伝導層２１ｂにより第１メモリ抵抗体２２との接触特性が確保でき、第１伝導層２１ａにより電圧降下問題が最小化できる。図２及び図３のようなアレイ構造で図７のような変形構造が適用でき、第２電極２５及び第３電極２９で相対的に比抵抗が高い貴金属伝導層も第２伝導層２１ｂのようにパターン化できる。
【００５９】
一方、以上では第２伝導層２１ｂ及び第３伝導層２５ａとして貴金属層を提示したが、本発明の他の実施形態によれば、第２伝導層２１ｂ及び第３伝導層２５ａとして貴金属を含む合金層を使用してもよい。言い換えれば、第２伝導層２１ｂ及び第３伝導層２５ａは、Ｐｔ、Ａｕ、Ｐｄ、Ｉｒ及びＡｇのうち一つを含む合金、例えば、Ｐｔ−Ｎｉ、Ｐｔ−ＴｉまたはＩｒ−Ｔｉなどで形成できる。この場合にも、第２伝導層２１ｂ及び第３伝導層２５ａによって素子の動作特性（スイッチング特性）が確保でき、第１伝導層２１ａ物質が第２伝導層２１ｂ物質より、そして、第４伝導層２５ｂ物質が第３伝導層２５ａ物質より比抵抗が低くて低コストである。
【００６０】
さらに、本発明の実施形態によるメモリアレイは書換型（ｒｅｗｒｉｔａｂｌｅ）メモリやＯＴＰ（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリとして使われうる。さらに具体的に説明すれば、第１及び／または第２メモリ抵抗体２２、２８が、高抵抗状態から低抵抗状態に、または低抵抗状態から高抵抗状態に可逆的に変換される第１要素を備える場合、本発明の実施形態によるクロスポイントメモリアレイは、書換型メモリである。前記第１要素の例としては、前述した可変抵抗物質層とフィラメントヒューズなどを挙げることができる。一方、第１及び／または第２メモリ抵抗体２２、２８が高抵抗状態から低抵抗状態に非可逆的に変換される第２要素を備える場合、一応プログラムされたメモリセルはまた元の状態に取り戻すことができないため、本発明の実施形態によるクロスポイントメモリアレイはＯＴＰメモリである。前記第２要素の一例としてアンチヒューズがあり、これらのアンチヒューズは酸化物または窒化物、例えば、シリコン酸化物、シリコン窒化物またはアルミニウム酸化物などで形成できる。
【００６１】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、本発明の実施形態でメモリアレイの構成要素をさらに多様化でき、メモリアレイの構造を変形できるであろう。また、図１Ａ及び図１Ｂで多層構造を持つ第１及び第２電極２１、２５は多様な半導体素子に適用できるということを理解できるであろう。したがって、本発明の範囲は、説明された実施形態によって定められるべきものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００６２】
本発明は、メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００６３】
【図１Ａ】本発明の実施形態によるメモリ素子の断面図である。
【図１Ｂ】本発明の実施形態によるメモリ素子の断面図である。
【図２】本発明の実施形態によるメモリアレイの斜視図である。
【図３】本発明の実施形態によるメモリアレイの斜視図である。
【図４Ａ】図３のメモリアレイの回路図である。
【図４Ｂ】図３のメモリアレイの回路図である。
【図５】本発明の他の実施形態によるメモリアレイの平面図である。
【図６】本発明の実施形態によるメモリアレイで電圧降下が抑制される原理を説明するための斜視図である。
【図７】本発明の他の実施形態によるメモリアレイの斜視図である。
【符号の説明】
【００６４】
２１  第１電極
２１ａ  第１伝導層
２１ｂ  第２伝導層
２２  メモリ抵抗体
２３  中間電極
２４  スイッチ構造体
２５  第２電極
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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