(57)【要約】【課題】スタンバイ状態からアクティブ状態に移行する時点での擬似データの出力を抑えることにより、センスアンプのアクセス時間を短縮する。【解決手段】待機時には動作を停止し通常時に動作して、参照用のメモリアレイ２０から出力される電流に基づいて参照電圧ＲＥＦを生成する電流検出部４０と、読み出し対象のメモリアレイ１０から出力される電流と参照電圧ＲＥＦに基づいて検出電圧ＤＴＯを生成する電流検出部３０と、これらの参照電圧ＲＥＦと検出電圧ＤＴＯの差の電圧を増幅して読み出しデータＲＤを出力する差動増幅部５０を有するセンスアンプにおいて、待機動作から通常動作に移行したときに、一定時間だけメモリアレイ１０から出力される電流に応じた電圧ＤＴＡを生成して検出電圧ＤＴとして差動増幅部５０に与える電流検出部７０を設ける。【選択図】図１
2009026425.tif 000002
【特許請求の範囲】
【請求項１】
待機時には動作を停止し、通常時には参照用の第１のメモリセルから出力される電流に基づいて参照電圧を生成する第１の電流検出部と、
待機時には動作を停止し、通常時には読み出し対象の第２のメモリセルから出力される電流と前記参照電圧に基づいて検出電圧を生成する第２の電流検出部と、
通常時に一方の入力である前記参照電圧と他方の入力である前記電圧の差の電圧を増幅して読み出しデータを出力する差動増幅部とを有するセンスアンプにおいて、
待機状態から通常状態に移行したときに、前記第２のメモリセルから出力される電流に応じた電圧を生成し、該電圧を一時的に前記差動増幅部の前記他方の入力として与える電流検出手段を設けたことを特徴とするセンスアンプ。
【請求項２】
前記第１及び第２の電流検出部と前記電流検出手段は、イネーブル信号に応じて待機状態と通常状態に制御されることを特徴とする請求項１記載のセンスアンプ。
【請求項３】
前記電流検出手段は、前記電圧を生成する第３の電流検出部と、制御信号に応じて、前記第３の電流検出部で生成された電圧とを選択的に前記差動増幅部へ与えるスイッチ部と、前記イネーブル信号に基づいて前記制御信号を生成する制御部とを有することを特徴とする請求項２記載のセンスアンプ。
【請求項４】
前記第１の電流検出部は、
前記参照電圧が出力される第１ノードと電源電圧との間に接続されてイネーブル信号で動作が制御される第１のトランジスタと、
前記第１のメモリセルからの電流が与えられる第２ノードと前記第１ノードとの間に接続されて該第１ノードの電圧で導通状態が制御される第２のトランジスタと、
前記第２ノードと接地電位との間に接続されて前記第１ノードの電圧で導通状態が制御される第３のトランジスタとを有し、
前記第２の電流検出部は、
前記検出電圧が出力される第３ノードと電源電圧との間に接続されて前記イネーブル信号で動作が制御される第４のトランジスタと、
前記第２のメモリセルからの電流が与えられる第４ノードと前記第３ノードとの間に接続されて前記参照電圧で導通状態が制御される第５のトランジスタと、
前記第４ノードと接地電位との間に接続されて前記第３ノードの電圧で導通状態が制御される第６のトランジスタとを有し、
前記電流検出手段は、
電源電圧と第５ノードとの間に接続されて前記イネーブル信号で動作が制御される第７のトランジスタと、
前記第５ノードと第６ノードとの間に接続されて該第５ノードの電圧で導通状態が制御される第８のトランジスタと、
前記第６ノードと接地電位との間に接続されて前記第５ノードの電圧で導通状態が制御される第９のトランジスタと、
前記差動増幅部と前記第３ノードとの間に設けられ、待機状態から通常状態に移行したときに第１の時間オフとなって前記検出電圧の該差動増幅部への出力を停止する第１のスイッチと、
前記差動増幅部と前記第５ノードとの間に設けられ、待機状態から通常状態に移行したときに前記第１の時間よりも長い第２の時間オンとなって該第５ノードの電圧を前記検出電圧として該差動増幅部に出力する第２のスイッチと、
前記第２のメモリセルと前記第６ノードとの間に設けられ、前記第２のスイッチと共にオンとなって該第２のメモリセルの電流を該第６ノードに出力する第３のスイッチとを有する、
ことを特徴とする請求項１記載のセンスアンプ。
【請求項５】
前記第１、第２及び第３のトランジスタと、前記第７、第８及び第９のトランジスタは、それぞれ前記第４、第５及び第６のトランジスタの２倍の電流駆動能力を有することを特徴とする請求項４記載のセンスアンプ。
【請求項６】
前記第１、第２及び第３のトランジスタと、前記第７、第８及び第９のトランジスタは、それぞれ前記第４、第５及び第６のトランジスタと同一のディメンジョンを有するトランジスタを２つ並列に接続して構成したことを特徴とする請求項４記載のセンスアンプ。
【請求項７】
前記第１の電流検出部は、
前記参照電圧が出力される第１ノードと電源電圧との間に接続されてイネーブル信号で動作が制御される第１のトランジスタと、
前記第１のメモリセルからの電流が与えられる第２ノードと前記第１ノードとの間に接続されて該第１ノードの電圧で導通状態が制御される第２のトランジスタと、
前記第２ノードと接地電位との間に接続されて前記第１ノードの電圧で導通状態が制御される第３のトランジスタとを有し、
前記第２の電流検出部は、
前記検出電圧が出力される第３ノードと電源電圧との間に接続されて前記イネーブル信号で動作が制御される第４のトランジスタと、
前記第２のメモリセルからの電流が与えられる第４ノードと前記第３ノードとの間に接続されて前記参照電圧で導通状態が制御される第５のトランジスタと、
前記第４ノードと接地電位との間に接続されて前記第３ノードの電圧で導通状態が制御される第６のトランジスタとを有し、
前記電流検出手段は、
電源電圧と第５ノードとの間に接続されて前記イネーブル信号で動作が制御される第７のトランジスタと、
前記第５ノードと第６ノードとの間に接続されて該第５ノードの電圧で導通状態が制御される第８のトランジスタと、
前記第６ノードと接地電位との間に接続されて前記第５ノードの電圧で導通状態が制御される第９のトランジスタと、
前記第３ノードと前記第５ノードとの間に設けられ、待機状態から通常状態に移行したときに一定時間オンとなる第１のスイッチと、
前記第１ノードと前記第５ノードとの間に設けられ、前記第１のスイッチと共にオンとなって該第５ノードに前記参照電圧を出力する第２のスイッチと、
前記第２のメモリセルと前記第６ノードとの間に設けられ、前記第１のスイッチと共にオンとなって該第２のメモリセルの電流を該第６ノードに出力する第３のスイッチとを有する、
ことを特徴とする請求項１記載のセンスアンプ。
【請求項８】
前記第１、第２及び第３のトランジスタは、それぞれ前記第４、第５及び第６のトランジスタの２倍の電流駆動能力を有し、前記第７、第８及び第９のトランジスタは、それぞれ該第４、第５及び第６のトランジスタと同じ電流駆動能力を有することを特徴とする請求項７記載のセンスアンプ。
【請求項９】
前記第１、第２及び第３のトランジスタは、それぞれ前記第４、第５及び第６のトランジスタと同一のディメンジョンを有するトランジスタを２つ並列に接続して構成し、前記第７、第８及び第９のトランジスタは、それぞれ該第４、第５及び第６のトランジスタと同一のディメンジョンを有するトランジスタで構成したことを特徴とする請求項７記載のセンスアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択されたメモリアレイに記憶されたデータに基づく電流と参照用のメモリアレイのデータに基づく電流を比較してデータを読み出す電流検出型のセンスアンプに関するものである。
【背景技術】
【０００２】
図２は、従来のセンスアンプの構成図である。
このセンスアンプは、ＲＯＭ（読み出し専用メモリ）等において、選択されたメモリアレイ１０に記憶されたデータに基づく電流と、参照用のメモリアレイ２０のデータに基づく電流を比較し、このメモリアレイ１０のメモリセルに記憶されたデータを読み出す電流検出型のもので、電流検出部３０，４０と差増増幅部５０で構成されている。
【０００３】
メモリアレイ１０は、マトリクス状に配列された複数のメモリセル（トランジスタ）ＭＣｉ（ｉは１以上の整数）を有し、これらのメモリセルＭＣｉのドレインがドレイン線ＤＬに接続され、ソースがビット線ＢＬに共通接続されている。また、メモリセルＭＣｉのゲートは、対応するワード線ＷＬｉに接続されている。各メモリセルＭＣｉは、イオン注入等によってトランジスタの閾値電圧が制御されており、対応するワード線ＷＬｉで選択されたときに、イオン注入無しでオン（データ“１”）、イオン注入有りでオフ（データ“０”）となるようにデータが書き込まれている。
【０００４】
一方、参照用のメモリアレイ２０は、マトリクス状に配列された複数のメモリセルＤＭＣｉを有し、これらのメモリセルＤＭＣｉのドレインがドレイン線ＤＤＬに接続され、ソースがビット線ＤＢＬに共通接続されている。また、メモリセルＤＭＣｉのゲートは、メモリアレイ１０の対応するメモリセルＭＣｉと同じワード線ＷＬｉに接続されている。メモリセルＤＭＣｉは、イオン注入による閾値電圧の制御が行われておらず、対応するワード線ＷＬｉで選択されたときにオンとなる。
【０００５】
電流検出部３０は、メモリアレイ１０の選択されたメモリセルＭＣｉからビット線ＢＬに流れ出す電流を検出して電圧に変換するもので、電源電圧ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３１と、ＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３２，３３で構成されている。ＰＭＯＳ３１のゲートには、チップイネーブル信号ＣＥを反転したチップイネーブル信号ＣＥＢが与えられ、ＮＭＯＳ３２のゲートには、参照電圧ＲＥＦが与えられている。
【０００６】
また、ＮＭＯＳ３２，３３の接続点にはビット線ＢＬが接続され、このビット線ＢＬの電流がＮＭＯＳ３３に流れ込むようになっている。更に、ＮＭＯＳ３３のゲートは、ＰＭＯＳ３１とＮＭＯＳ３２の接続点Ｎ１に接続され、ビット線ＢＬに流れる電流に応じた検出電圧ＤＴＯが、この接続点Ｎ１から出力されるようになっている。
【０００７】
電流検出部４０は、メモリアレイ２０の選択されたメモリセルＤＭＣｉからビット線ＤＢＬに流れ出す電流に基づいて参照電圧ＲＥＦを生成するもので、電源電圧ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰＭＯＳ４１ａと、ＮＭＯＳ４２ａ，４３ａを有している。更に、これらのＰＭＯＳ４１ａ及びＮＭＯＳ４２ａ，４３ａと並列に、それぞれＰＭＯＳ４１ｂ及びＮＭＯＳ４２ｂ，４３ｂが接続されている。
【０００８】
ＰＭＯＳ４１ａ，４１ｂのゲートにはチップイネーブル信号ＣＥＢが与えられ、ＮＭＯＳ４２ａ，４３ａの接続点及びＮＭＯＳ４２ｂ，４３ｂの接続点にはビット線ＤＢＬが接続され、このビット線ＤＢＬの電流がＮＭＯＳ４３ａ，４３ｂに流れ込むようになっている。また、ＮＭＯＳ４２ａ，４３ａ，４２ｂ，４３ｂのゲートは、ＰＭＯＳ４１ａとＮＭＯＳ４２ａ、及びＰＭＯＳ４１ｂとＮＭＯＳ４２ｂの共通の接続点Ｎ２に接続され、この接続点Ｎ２から参照電圧ＲＥＦが出力されるようになっている。
【０００９】
なお、電流検出部３０，４０の対応するトランジスタは、同一ディメンジョン（ゲート幅、及びゲート長）に設定されている。即ち、ＰＭＯＳ３１，４１ａ，４１ｂは同一ディメンジョンであり、ＮＭＯＳ３２，４２ａ，４２ｂは同一ディメンジョンであり、ＮＭＯＳ３３，４３ａ，４３ｂは同一ディメンジョンである。
【００１０】
差動増幅部５０は、電流検出部３０の接続点Ｎ１から出力される検出電圧ＤＴＯと、電流検出部４０の接続点Ｎ２から出力される参照電圧ＲＥＦを差動増幅して、読み出しデータＲＤを出力するもので、検出電圧ＤＴＯと参照電圧ＲＥＦがそれぞれゲートに与えられるＮＭＯＳ５１，５２を有している。ＮＭＯＳ５１，５２のドレインは、それぞれＰＭＯＳ５３，５４を介して電源電圧ＶＤＤに接続されている。また、ＮＭＯＳ５１，５２のソースは共通接続され、チップイネーブル信号ＣＥで制御されるＮＭＯＳ５５を介して接地電位ＧＮＤに接続されている。
【００１１】
ＰＭＯＳ５３，５４のゲートは、ＮＭＯＳ５２のドレインに接続され、ＮＭＯＳ５１のドレインの信号が、インバータ５６を介して読み出しデータＲＤとして出力されるようになっている。
【００１２】
図３（ａ），（ｂ）は、図２の動作を示す信号波形図であり、同図（ａ）はチップイネーブル信号ＣＥが“Ｈ”で、センスアンプがアクティブ（通常動作）状態となっているときにアドレス信号によってアクセスされた時（アドレスアクセス時）の信号波形を示し、同図（ｂ）はチップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化して、このセンスアンプがスタンバイ（待機動作）状態からアクティブ状態に移行する時（チップイネーブルアクセス時）の信号波形を示している。
【００１３】
アクティブ状態において、図３（ａ）に示すように、ワード線ＷＬｉが選択されてレベル“Ｈ”（電源電圧ＶＤＤ）になると、メモリアレイ２０のメモリセルＤＭＣｉは常にオンであるので、このメモリセルアレイ２０のビット線ＤＢＬから電流検出部４０に電流Ｉｍが流れ込む。一方、メモリアレイ１０では、選択されたメモリセルＭＣｉのデータが“１”であれば、ビット線ＢＬを介して電流検出部３０に電流Ｉｍが流れる。メモリセルＭＣｉのデータが“０”であれば、電流は流れない。
【００１４】
電流検出部３０，４０の対応するトランジスタは、同一ディメンジョンに設定されているので、ＮＭＯＳ３２，４２ａ，４２ｂには、電源電位ＶＤＤから同じ大きさの電流Ｉが流れる。また、電流検出部４０のＮＭＯＳ４３ａ，４３ｂには、この電流Ｉに加えて、ビット線ＤＢＬからの電流Ｉｍが半分に分割して流れ込む。一方、電流検出部３０のＮＭＯＳ３３に流れる電流は、メモリセルＭＣｉのデータが“１”の時はＩ＋Ｉｍ、データが“０”の時はＩとなる。
【００１５】
ここで、ＮＭＯＳ３２，４２ａ，４２ｂの動作抵抗をＲＡ、ＮＭＯＳ３３，４３ａ，４３ｂの動作抵抗をＲＢとすれば、参照電圧ＲＥＦ、データが“１”の時の検出電圧ＤＴＯ１、及びデータが“０”の時の検出電圧ＤＴＯ０は、それぞれ次のようになる。
ＲＥＦ＝Ｉ・ＲＡ＋（Ｉ＋Ｉｍ／２）・ＲＢ
ＤＴＯ１＝Ｉ・ＲＡ＋（Ｉ＋Ｉｍ）・ＲＢ＝ＲＥＦ＋Ｉｍ・ＲＢ／２
ＤＴＯ０＝Ｉ・ＲＡ＋Ｉ・ＲＢ＝ＲＥＦ−Ｉｍ・ＲＢ／２
【００１６】
従って、参照電圧ＲＥＦは、２つの検出電圧ＤＴＯ１，ＤＴＯ０の中間レベルとなる。これにより、差動増幅部５０で参照電圧ＲＥＦと検出電圧ＤＴＯを比較することにより、読み出されたメモリアレイ１０中のメモリセルＭＣｉの記憶内容を、読み出しデータＲＤとして出力することができる。
【００１７】
一方、メモリを読み出す必要がない場合には、チップイネーブル信号ＣＥを“Ｌ”にすることにより、電流検出部３０，４０のＰＭＯＳ３１，４１ａ，４１ｂと、差動増幅部５０のＮＭＯＳ５５をオフ状態にしてスタンバイ状態に移行し、センスアンプの消費電流の低減を図ることができる。
【００１８】
なお、下記特許文献１〜３には電流検出型のセンスアンプが記載されており、この内、特許文献２には、スタンバイ信号を遅延させて出力回路からの出力を制御することにより、スタンバイから通常への変化速度を速めると共に、歪み波形発生を低減することを目的とした差動増幅装置が記載されている。
【００１９】
【特許文献１】特開平８−７７７７９号公報
【特許文献２】特開平１１−４１０３９号公報
【特許文献３】特開２００４−２０６８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、前記センスアンプでは、図３（ｂ）に示すように、スタンバイ状態からアクティブ状態に移る時に検出電圧ＤＴＯが変動し、誤ったデータを出力するという課題があった。
【００２１】
即ち、チップイネーブル信号ＣＥＢが“Ｈ”から“Ｌ”に変化して、スタンバイ状態からアクティブ状態に移行する時点では、電流検出部３０のＮＭＯＳ３２のゲートに印加されている参照電圧ＲＥＦは“Ｌ”（接地電位ＧＮＤ）であるので、このＮＭＯＳ３２はオフ状態である。ところが、ＰＭＯＳ３１のゲートには“Ｌ”のチップイネーブル信号ＣＥＢが印加されるので、このＰＭＯＳ３１はオン状態となる。この結果、接続点Ｎ１のレベルは急激に上昇する。
【００２２】
接続点Ｎ１はＮＭＯＳ３３のゲートに接続されており、ＮＭＯＳ３２のゲートの参照電圧ＲＥＦが上昇した時に、このＮＭＯＳ３３をオン状態にして接続点Ｎ１のレベルを下げるような帰還回路が構成されている。
【００２３】
このため、接続点Ｎ１のレベルの急激な上昇によってＮＭＯＳ３３がオン状態となり、この接続点Ｎ１のレベルを急激に引き下げるように動作する。接続点Ｎ１のレベルが参照電圧ＲＥＦ以下に低下すると、今度はＮＭＯＳ３３がオフ状態となり、接続点Ｎ１のレベルは再び上昇する。このようなレベルの上昇、下降を繰り返し、接続点Ｎ１のレベルは所定の検出電圧ＤＴＯレベルに落ち着くことになる。
【００２４】
この接続点Ｎ１のレベル変動の期間は、メモリセルＭＣｉの正しい読み出しデータＲＤを出力することができず、擬似データ出力期間としてアクセス時間を遅延させる原因となっていた。
【００２５】
本発明は、スタンバイ状態からアクティブ状態に移行する時点での擬似データの出力を抑えることにより、アクセス時間を短縮することができるセンスアンプを提供することを目的としている。
【課題を解決するための手段】
【００２６】
本発明は、待機時には動作を停止し、通常時には参照用の第１のメモリセルから出力される電流に基づいて参照電圧を生成する第１の電流検出部と、待機時には動作を停止し、通常時には読み出し対象の第２のメモリセルから出力される電流と前記参照電圧に基づいて検出電圧を生成する第２の電流検出部と、通常時に一方の入力である前記参照電圧と他方の入力である前記検出電圧の差の電圧を増幅して読み出しデータを出力する差動増幅部とを有するセンスアンプにおいて、待機状態から通常状態に移行したときに、前記第２のメモリセルから出力される電流に応じた電圧を生成し、該電圧を一時的に前記差動増幅部の前記他方の入力として与える電流検出手段を設けたことを特徴としている。
【発明の効果】
【００２７】
本発明では、待機状態から通常状態に移行したときに、読み出し対象の第２のメモリセルから出力される電流に応じた電圧を生成し、この生成した電圧を、検出電圧に代えてセンスアンプに与える電流検出手段を設けている。これにより、待機状態から通常状態への移行直後で、第１の電流検出部から出力される参照電圧が低いときに、第２の電流検出部から出力される検出電圧の変動が差動増幅部に印加されることがなくなり、擬似データ出力期間がなくなってアクセス時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００２８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２９】
図１は、本発明の実施例１を示すセンスアンプの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００３０】
このセンスアンプは、選択されたメモリアレイ１０に記憶されたデータに基づく電流と参照用のメモリアレイ２０のデータに基づく電流を比較し、このメモリアレイ１０のメモリセルに記憶されたデータを読み出す電流検出型のもので、図２と同様の電流検出部３０，４０及び差増増幅部５０に加えて、スイッチ部６０、追加の電流検出部７０及び制御部としての遅延制御部８０を設けた構成となっている。
【００３１】
メモリアレイ１０は、マトリクス状に配列された複数のメモリセル（データ記憶用のトランジスタ）ＭＣｉを有し、これらのメモリセルＭＣｉのドレインがドレイン線ＤＬに接続され、ソースがビット線ＢＬに共通接続されている。また、メモリセルＭＣｉのゲートは、対応するワード線ＷＬｉに接続されている。各メモリセルＭＣｉは、イオン注入等によってトランジスタの閾値電圧が制御されており、対応するワード線ＷＬｉで選択されたときに、イオン注入無しでオン（例えば、データ“１”）、イオン注入有りでオフ（例えば、データ“０”）となるようにデータが書き込まれている。
【００３２】
一方、参照用のメモリアレイ２０は、マトリクス状に配列された複数のメモリセルＤＭＣｉを有し、これらのメモリセルＤＭＣｉのドレインがドレイン線ＤＤＬに接続され、ソースがビット線ＤＢＬに共通接続されている。また、メモリセルＤＭＣｉのゲートは、メモリアレイ１０の対応するメモリセルＭＣｉと同じワード線ＷＬｉに接続されている。このメモリセルＤＭＣｉは、イオン注入による閾値電圧の制御が行われておらず、対応するワード線ＷＬｉで選択されたときにオンとなる。
【００３３】
電流検出部３０は、メモリアレイ１０の選択されたメモリセルＭＣｉからビット線ＢＬに流れ出す電流を検出して電圧に変換するもので、電源電圧ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰＭＯＳ３１と、ＮＭＯＳ３２，３３で構成されている。ＰＭＯＳ３１のゲートには、チップイネーブル信号ＣＥＢが与えられ、ＮＭＯＳ３２のゲートには電流検出部４０からの参照電圧ＲＥＦが与えられ、それぞれ導通状態が制御されるようになっている。
【００３４】
また、ＮＭＯＳ３２，３３の接続点にはビット線ＢＬが接続され、このビット線ＢＬの電流がＮＭＯＳ３３に流れ込むようになっている。更に、ＮＭＯＳ３３のゲートは、ＰＭＯＳ３１とＮＭＯＳ３２の接続点Ｎ１に接続され、この接続点Ｎ１のレベルによって導通状態が制御されている。そして、ビット線ＢＬに流れる電流に応じた検出電圧ＤＴＯが、接続点Ｎ１から出力されるようになっている。
【００３５】
電流検出部４０は、メモリアレイ２０の選択されたメモリセルＤＭＣｉからビット線ＤＢＬに流れ出す電流に基づいて参照電圧ＲＥＦを生成するもので、電源電圧ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰＭＯＳ４１ａとＮＭＯＳ４２ａ，４３ａを有している。更に、これらのＰＭＯＳ４１ａ及びＮＭＯＳ４２ａ，４３ａと並列に、ＰＭＯＳ４１ｂ及びＮＭＯＳ４２ｂ，４３ｂが接続されている。
【００３６】
ＰＭＯＳ４１ａ，４１ｂのゲートにはチップイネーブル信号ＣＥＢが与えられ、ＮＭＯＳ４２ａ，４３ａの接続点及びＮＭＯＳ４２ｂ，４３ｂの接続点にはビット線ＤＢＬが接続され、このビット線ＤＢＬの電流がＮＭＯＳ４３ａ，４３ｂに流れ込むようになっている。また、ＮＭＯＳ４２ａ，４３ａ，４２ｂ，４３ｂのゲートは、ＰＭＯＳ４１ａとＮＭＯＳ４２ａ、及びＰＭＯＳ４１ｂとＮＭＯＳ４２ｂの共通の接続点Ｎ２に接続され、この接続点Ｎ２のレベルによって導通状態が制御されるようになっている。接続点Ｎ２のレベルは、参照電圧ＲＥＦとして電流検出部３０と差動増幅部５０に与えられている。ここで、電流検出部３０，４０の対応するトランジスタは、同一ディメンジョンに設定されている。即ち、ＰＭＯＳ３１，４１ａ，４１ｂは同一ディメンジョンであり、ＮＭＯＳ３２，４２ａ，４２ｂは同一ディメンジョンであり、ＮＭＯＳ３３，４３ａ，４３ｂは同一ディメンジョンである。
【００３７】
差動増幅部５０は、スイッチ部６０を介して与えられる検出電圧ＤＴと電流検出部４０から与えられる参照電圧ＲＥＦを差動増幅して読み出しデータＲＤを出力するもので、検出電圧ＤＴと参照電圧ＲＥＦがそれぞれゲートに与えられるＮＭＯＳ５１，５２を有している。ＮＭＯＳ５１，５２のドレインは、それぞれＰＭＯＳ５３，５４を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳ５１，５２のソースは共通接続され、チップイネーブル信号ＣＥで制御されるＮＭＯＳ５５を介して接地電位ＧＮＤに接続されている。ＰＭＯＳ５３，５４のゲートは、ＮＭＯＳ５２のドレインに接続され、ＮＭＯＳ５１のドレインの信号が、インバータ５６を介して読み出しデータＲＤとして出力されるようになっている。
【００３８】
スイッチ部６０は、電流検出部３０から出力される検出電圧ＤＴＯと、電流検出部７０から出力される検出電圧ＤＴＡを切り換えて検出電圧ＤＴとして差動増幅部５０に与えるものである。このスイッチ部６０は、電流検出部３０の接続点Ｎ１と差動増幅部５０のＮＭＯＳ５１のゲートの間の接続を制御信号ＣＥＤによって制御するスイッチ用のＮＭＯＳ６１と、電流検出部７０の接続点Ｎ３と差動増幅部５０のＮＭＯＳ５１のゲートの間の接続を制御信号ＣＥＤＢによって制御するスイッチ用のＮＭＯＳ６２で構成されている。
【００３９】
電流検出部７０は、スタンバイ状態からアクティブ状態に移行する時点に、一定時間だけメモリアレイ１０のビット線ＢＬに接続され、電流検出部４０と同様の回路構成によって、このビット線ＢＬに流れ出す電流に応じた検出電圧ＤＴＡを生成するものである。この電流検出部７０は、電源電圧ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰＭＯＳ７１ａと、ＮＭＯＳ７２ａ，７３ａを有している。更に、これらのＰＭＯＳ７１ａ及びＮＭＯＳ７２ａ，７３ａに並列に、ＰＭＯＳ７１ｂ及びＮＭＯＳ７２ｂ，７３ｂが接続されている。
【００４０】
ＰＭＯＳ７１ａ，７１ｂのゲートにはチップイネーブル信号ＣＥＢが与えられ、ＮＭＯＳ７２ａ，７３ａの接続点及びＮＭＯＳ７２ｂ，７３ｂの接続点には、制御信号ＣＥＤＢでオン・オフ制御されるスイッチ用のＮＭＯＳ７４を介してビット線ＢＬが接続され、このビット線ＢＬの電流がＮＭＯＳ７３ａ，７３ｂに流れ込むようになっている。また、ＮＭＯＳ７２ａ，７３ａ，７２ｂ，７３ｂのゲートは、ＰＭＯＳ７１ａとＮＭＯＳ７２ａ、及びＰＭＯＳ７１ｂとＮＭＯＳ７２ｂの共通の接続点Ｎ３に接続され、この接続点Ｎ３のレベルによって導通状態が制御されるようになっている。接続点Ｎ３のレベルは、検出電圧ＤＴＡとしてスイッチ部６０に与えられている。ここで、電流検出部７０のＰＭＯＳ７１ａ，７１ｂ、ＮＭＯＳ７２ａ，７２ｂ，７３ａ，７３ｂは、電流検出部４０の対応するＰＭＯＳ４１ａ，４１ｂ、ＮＭＯＳ４２ａ，４２ｂ，４３ａ，４３ｂと同一ディメンジョンに設定されている。
【００４１】
遅延制御部８０は、チップイネーブル信号ＣＥに基づいてスイッチ部６０と電流検出部７０に対する制御信号ＣＥＤ，ＣＥＤＢを生成するもので、このチップイネーブル信号ＣＥを遅延させる遅延素子（ＤＬＹ）８１と、チップイネーブル信号ＣＥと遅延素子８１で遅延されたチップイネーブル信号ＣＥの論理積を反転して出力する否定的論理積ゲート（以下、「ＮＡＮＤ」という）８２を有している。ＮＡＮＤ８２の出力信号は、インバータ８３で反転されて制御信号ＣＥＤとして出力されると共に、遅延素子８４で遅延されて制御信号ＣＥＤＢとして出力されるようになっている。
【００４２】
図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ、図１のセンスアンプがスタンバイ状態からアクティブ状態に移行する時の動作を説明する。
【００４３】
スタンバイ状態では、チップイネーブル信号ＣＥ，ＣＥＢがそれぞれ“Ｌ”，“Ｈ”となっており、電流検出部３０，４０，７０及び差動増幅部５０に電流は流れず、その動作は停止している。この時、遅延制御部８０から出力される制御信号ＣＥＤ，ＣＥＤＢは、それぞれ“Ｌ”，“Ｈ”である。従って、スイッチ部６０のＮＭＯＳ６１はオフ、スイッチ部６０のＮＭＯＳ６２と電流検出部７０のＮＭＯＳ７４はオンである。
【００４４】
チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化してアクティブ状態になると、チップイネーブル信号ＣＥＢは“Ｈ”から“Ｌ”に変化し、電流検出部３０，４０，７０及び差動増幅部５０の動作が開始される。この時点では、遅延素子８１の遅延時間τ１により、制御信号ＣＥＤ，ＣＥＤＢは、それぞれ“Ｌ”，“Ｈ”である。従って、ＮＭＯＳ６１はオフ、ＮＭＯＳ６２，７４はオンである。
【００４５】
これにより、電流検出部３０の接続点Ｎ１のレベルは、従来の回路と同様に上昇、下降を繰り返し、所定の検出電圧ＤＴＯレベルに落ち着く。また、電流検出部４０の接続点Ｎ２のレベルは、徐々に上昇して参照電圧ＲＥＦに達する。更に、電流検出部７０では、電流検出部４０と同様の動作が行われ、接続点Ｎ３のレベルは徐々に上昇してメモリセルＭＣｉのデータに応じた検出電圧ＤＴＡに落ち着く。
【００４６】
この時、ＮＭＯＳ６１はオフとなっているので、電流検出部４０の接続点Ｎ１の変動する検出電圧ＤＴＯは差動増幅部５０には与えられず、電流検出部７０の接続点Ｎ３の安定した検出電圧ＤＴＡが差動増幅部５０に与えられる。
【００４７】
次に、遅延素子８１の遅延時間τ１が経過すると、制御信号ＣＥＤは“Ｌ”から“Ｈ”に変化する。この時点では、遅延素子８４により、制御信号ＣＥＤＢは“Ｈ”である。これにより、ＮＭＯＳ６１，６２，７４はすべてオンとなり、電流供給部３０の検出電圧ＤＴＯと電流検出部７０の検出電圧ＶＴＡが差動増幅部５０に与えられる。
【００４８】
更に、遅延素子８４の遅延時間τ２が経過すると、制御信号ＣＥＤＢは“Ｈ”から“Ｌ”に変化する。これにより、ＮＭＯＳ６２，７４がオフになり、電流検出部７０は、メモリアレイ１０及び差動増幅部５０から切り離される。その後は、従来のセンスアンプと同様に、メモリアレイ１０で読み出されたメモリセルＭＣｉのデータに基づいて電流検出部３０によって検出電圧ＤＴＯが生成され、差動増幅部５０によって検出電圧ＤＴＯと参照電圧ＲＥＦの比較が行われて読み出しデータＲＤが出力される。
【００４９】
以上のように、この実施例１のセンスアンプは、参照電圧ＲＦＥを生成する電流検出部４０と同様の構成でメモリアレイ１０のビット線ＢＬに流れる電流に応じて検出電圧ＤＴＡを生成する電流検出部７０を追加し、スタンバイ状態からアクティブ状態に移行した直後の一定時間（τ１）、この電流検出部７０で生成された検出電圧ＤＴＡを差動増幅部５０に与えるようにしている。更に、その後の一定時間（τ２）、電流検出部７０の検出電圧ＤＴと電流検出部３０の検出電圧ＤＴＯを差動増幅部５０に与え、その後、電流検出部７０を切り離すようにしている。これにより、スタンバイ状態からアクティブ状態に移行した直後に、電流検出部３０の変動する検出電圧ＤＴＯが差動増幅器５０に与えられることがなくなり、擬似データの出力を抑えてアクセス時間を短縮することができるという利点がある。
【実施例２】
【００５０】
図５は、本発明の実施例２を示すセンスアンプの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５１】
このセンスアンプは、図１中のスイッチ部６０、電流検出部７０及び遅延制御部８０に代えて、簡素化したスイッチ部６０Ａ（ＮＭＯＳ６２）、電流検出部７０Ａ及び遅延制御部８０Ａを設けた構成となっている。
【００５２】
スイッチ部６０Ａは、図１中のスイッチ部６０のＮＭＯＳ６１を除去して、電流検出部３０の接続点Ｎ１を差動増幅部５０に直接接続したものである。これにより、接続点Ｎ１は、ＮＭＯＳ６２を介して電流検出部７０Ａの接続点Ｎ３に接続されることになる。
【００５３】
電流検出部７０Ａは、電源電圧ＶＤＤと接地電位ＧＮＤの間に直列に接続されたＰＭＯＳ７１と、ＮＭＯＳ７２，７３で構成されている。ＰＭＯＳ７１のゲートには、チップイネーブル信号ＣＥＢが与えられている。また、ＮＭＯＳ７２，７３のゲートはＰＭＯＳ７１とＮＭＯＳ７２の接続点Ｎ３に接続され、この接続点Ｎ３のレベルによって導通状態が制御されるようになっている。ＮＭＯＳ７２，７３の接続点には、スイッチ用のＮＭＯＳ７４を介してビット線ＢＬが接続されている。また、接続点Ｎ３は、スイッチ用のＮＭＯＳ７５を介して参照電圧ＲＥＦが与えられると共に、スイッチ部６０ＡのＮＭＯＳ６２を介して、電流検出部３０の接続点Ｎ１と差動増幅部５０のＮＭＯＳ５１のゲートに接続されている。なお、電流検出部７０ＡのＰＭＯＳ７１とＮＭＯＳ７２，７３は、電流検出部４０の対応するＰＭＯＳ４１ａ、ＮＭＯＳ４２ａ，４３ａと同一ディメンジョンに設定されている。
【００５４】
遅延制御部８０Ａは、スイッチ用のＮＭＯＳ６２，７４，７５に対する制御信号ＣＥＤＢを生成するもので、チップイネーブル信号ＣＥを一定時間だけ遅延させる遅延素子８１と、チップイネーブル信号ＣＥと遅延素子８１で遅延されたチップイネーブル信号の論理積を反転するＮＡＮＤ８２で構成され、このＮＡＮＤ８２から、制御信号ＣＥＤＢが出力されるようになっている。その他の構成は、図１と同様である。
【００５５】
図６は、図５の動作を示す信号波形図である。以下、この図６を参照しつつ、図５のセンスアンプがスタンバイ状態からアクティブ状態に移行する時の動作を説明する。
【００５６】
スタンバイ状態では、チップイネーブル信号ＣＥ，ＣＥＢがそれぞれ“Ｌ”，“Ｈ”となっており、電流検出部３０，４０，７０Ａ及び差動増幅部５０の動作は停止している。この時、遅延制御部８０Ａから出力される制御信号ＣＥＤＢは“Ｈ”であり、スイッチ部６０ＡのＮＭＯＳ６２と電流検出部７０ＡのＮＭＯＳ７４，７５はオンである。従って、電流検出部３０，７０Ａは並列に接続される。
【００５７】
チップイネーブル信号ＣＥが“Ｌ”から“Ｈ”に変化してアクティブ状態になると、チップイネーブル信号ＣＥＢは“Ｈ”から“Ｌ”に変化し、電流検出部３０，４０，７０Ａ及び差動増幅部５０の動作が開始される。この時点では、遅延素子８１により、制御信号ＣＥＤＢは“Ｈ”であり、ＮＭＯＳ６２，７４，７５はオンとなっている。
【００５８】
これにより、電流検出部４０の接続点Ｎ２のレベルは、徐々に上昇して参照電圧ＲＥＦに達する。また、電流検出部７０Ａでも電流検出部４０と同様の動作により、接続点Ｎ３のレベルは徐々に上昇し、参照電圧ＲＥＦに達する。一方、電流検出部３０の接続点Ｎ１は、オン状態のＮＭＯＳ６２によって電流検出部７０Ａの接続点Ｎ３に接続されているので、この接続点Ｎ１のレベルは変動せず、徐々に上昇して参照電圧ＲＥＦに達する。
【００５９】
遅延素子８１の遅延時間が経過すると、制御信号ＣＥＤＢは“Ｈ”から“Ｌ”に変化する。これにより、ＮＭＯＳ６２，７４，７５がオフになり、電流検出部７０Ａは、メモリアレイ１０及び差動増幅部５０から切り離される。その後は、従来のセンスアンプと同様に、メモリアレイ１０で読み出されたメモリセルＭＣｉのデータに基づいて電流検出部３０によって検出電圧ＤＴＯが生成され、差動増幅部５０によって検出電圧ＤＴＯと参照電圧ＲＥＦの比較が行われて読み出しデータＲＤが出力される。
【００６０】
以上のように、この実施例２のセンスアンプは、参照電圧ＲＥＦを生成する電流検出部４０と同様の構成の電流検出部７０Ａにより、スタンバイ状態からアクティブ状態に移行した直後の一定時間、この電流検出部７０Ａで生成された参照電圧ＲＥＦを接続点Ｎ１に出力して検出電圧ＤＴＯとして差動増幅部５０に与えるようにしている。これにより、スタンバイ状態からアクティブ状態に移行した直後に、電流検出部３０から変動する検出電圧ＤＴＯが出力されることがなくなり、実施例１に比べて簡素化された回路構成で、擬似データの出力を抑えてアクセス時間を短縮することができるという利点がある。
【００６１】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ＲＯＭに適用したセンスアンプの例を説明したが、メモリアレイ１０，２０は、電流を流す方式のものであれば、ＲＯＭに限定するものではない。
（ｂ）  電流検出部３０，４０や差動増幅部５０の具体的な回路構成は、例示したものに限定されない。
（ｃ）  電流検出部４０は、例えばＰＭＯＳ４１ａ，４１ｂのように、同一ディメンジョンのトランジスタを２つ並列に接続しているが、駆動能力が２倍のトランジスタに置き換えることができる。電流検出部７０も同様である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施例１を示すセンスアンプの構成図である。
【図２】従来のセンスアンプの構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】図１の動作を示す信号波形図である。
【図５】本発明の実施例２を示すセンスアンプの構成図である。
【図６】図５の動作を示す信号波形図である。
【符号の説明】
【００６３】
１０，２０    メモリアレイ
３０，４０，７０，７０Ａ    電流検出部
５０    差動増幅部
６０，６０Ａ    スイッチ部
８０，８０Ａ    遅延制御部
【図１】
2009026425.tif 000003
【図２】
2009026425.tif 000004
【図３】
2009026425.tif 000005
【図４】
2009026425.tif 000006
【図５】
2009026425.tif 000007
【図６】
2009026425.tif 000008