(57)【要約】【課題】製造工程数の大幅な増加を招くことなく、Ｐ型および／またはＮ型のＭＯＳＦＥＴのチャネル領域に適した応力を加えることができる、半導体装置およびその製造方法を提供することである。【解決手段】半導体層２の表層部には、素子分離部６が形成されている。ＰＭＯＳＦＥＴ形成領域５における半導体層２の表面上には、ゲート絶縁膜１０、ゲート電極１１およびこれらの周囲を取り囲むサイドウォール１２が形成され、ＮＭＯＳＦＥＴ形成領域４における半導体層２の表面上には、ゲート絶縁膜１８、ゲート電極１９およびこれらの周囲を取り囲むサイドウォール２０が形成されている。サイドウォール１２は、半導体層２の表面に接する基部１３と、基部１３上に形成され、基部１３の周縁よりも側方に張り出した本体部１４とを含んでいる。【選択図】図１
2009170523.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表層部に形成され、前記半導体層において、第１導電型のＭＯＳＦＥＴを形成するための第１素子形成領域と第２導電型のＭＯＳＦＥＴを形成するための第２素子形成領域とを分離する素子分離部と、
前記第１素子形成領域における前記半導体層の表面上に選択的に形成される第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成される第１ゲート電極と、
前記第１ゲート絶縁膜および前記第１ゲート電極の周囲に形成される第１サイドウォールと、
前記第２素子形成領域における前記半導体層の表面上に選択的に形成される第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成される第２ゲート電極と、
前記第２ゲート絶縁膜および前記第２ゲート電極の周囲に形成される第２サイドウォールとを備え、
前記第１サイドウォールは、前記半導体層の表面に接する基部と、前記基部上に形成され、前記基部の周縁よりも側方に張り出した本体部とを含む、半導体装置。
【請求項２】
前記第１導電型は、Ｐ型であり、
前記第２導電型は、Ｎ型であり、
前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域には、引張り応力が加えられている、請求項１に記載の半導体装置。
【請求項３】
前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜を備えている、請求項１または２に記載の半導体装置。
【請求項４】
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型であり、
前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域には、圧縮応力が加えられている、請求項１に記載の半導体装置。
【請求項５】
前記半導体層の表層部における前記第１ゲート絶縁膜と対向するチャネル領域には、引張り応力が加えられている、請求項４に記載の半導体装置。
【請求項６】
前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第１ゲート絶縁膜と対向するチャネル領域に圧縮応力を加えるための圧縮応力膜を備えている、請求項４または５に記載の半導体装置。
【請求項７】
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを備える半導体装置の製造方法において、
前記ＰＭＯＳＦＥＴを形成すべき第１素子形成領域において、半導体層の表面上に、第１ゲート絶縁膜および当該第１ゲート絶縁膜に積層される第１ゲート電極を形成する工程と、前記ＮＭＯＳＦＥＴを形成すべき第２素子形成領域において、前記半導体層の表面上に、第２ゲート絶縁膜および当該第２ゲート絶縁膜上に積層される第２ゲート電極を形成する工程と、
前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、酸化膜を形成する工程と、
前記酸化膜上に窒化膜を形成する工程と、
前記酸化膜および前記窒化膜をエッチバックすることにより、前記第１ゲート絶縁膜および前記第１ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第１サイドウォールを形成するとともに、前記第２ゲート絶縁膜および前記第２ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第２サイドウォールを形成する工程と、
前記第１サイドウォールの前記基部をエッチングすることにより、前記第１サイドウォールを前記本体部の周縁が前記第１サイドウォールの前記基部の周縁よりも側方に張り出した形状に形成する工程と、
前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜を形成する工程とを含む、半導体装置の製造方法。
【請求項８】
前記引張り応力膜を形成する工程の後、熱処理を行う工程をさらに含む、請求項６に記載の半導体装置の製造方法。
【請求項９】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを備える半導体装置の製造方法において、
前記ＮＭＯＳＦＥＴを形成すべき第１素子形成領域において、半導体層の表面上に、第１ゲート絶縁膜および当該第１ゲート絶縁膜上に積層される第１ゲート電極を形成する工程と、前記ＰＭＯＳＦＥＴを形成すべき第１素子形成領域において、前記半導体層の表面上に、第２ゲート絶縁膜および当該第２ゲート絶縁膜上に積層される第２ゲート電極を形成する工程と、
前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、酸化膜を形成する工程と、
前記酸化膜上に窒化膜を形成する工程と、
前記酸化膜および前記窒化膜をエッチバックすることにより、前記第１ゲート絶縁膜および前記第１ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第１サイドウォールを形成するとともに、前記第２ゲート絶縁膜および前記第２ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第２サイドウォールを形成する工程と、
前記第１サイドウォールの前記基部をエッチングすることにより、前記第１サイドウォールを前記本体部の周縁が前記第１サイドウォールの前記基部の周縁よりも側方に張り出した形状に形成する工程と、
前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域に圧縮応力を加えるための圧縮応力膜を形成する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成された半導体基板上に、いわゆる高ストレス窒化膜を形成し、ＭＯＳＦＥＴのチャネル領域に応力を加えることにより、ＭＯＳＦＥＴのオン電流の増大を図った構造が知られている。
ＮＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）とＰＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）とでは、オン電流の増大のためにチャネル領域に加えるべき応力の種類が異なる。すなわち、ＮＭＯＳＦＥＴでは、チャネル領域に引張り応力を加え、チャネル領域における電子の移動度を向上させることにより、オン電流の増大を図ることができる。一方、ＰＭＯＳＦＥＴでは、チャネル領域に圧縮応力を加え、チャネル領域における正孔の移動度を向上させることにより、オン電流の増大を図ることができる。
【特許文献１】特開２００６−１９３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＣＭＯＳを含む集積回路が搭載されるチップにおいて、チャネル領域に引張り応力を付与するための高ストレス窒化膜（以下「引張り応力膜」という。）が半導体基板上に形成されると、ＮＭＯＳＦＥＴのチャネル領域に引張り応力を加えることができ、ＮＭＯＳＦＥＴのオン電流を増大させることができる。しかしながら、その反面、ＰＭＯＳＦＥＴのチャネル領域にも引張り応力が加わるため、ＰＭＯＳＦＥＴのチャネル領域での正孔の移動度が減少し、ＰＭＯＳＦＥＴのオン電流が低減してしまう。これとは逆に、チャネル領域に圧縮応力を付与するための高ストレス窒化膜（以下「圧縮応力膜」という。）が半導体基板上に形成されると、ＰＭＯＳＦＥＴのチャネル領域に圧縮応力を加えることができ、ＰＭＯＳＦＥＴのオン電流を増大させることができるが、その反面、ＮＭＯＳＦＥＴのチャネル領域にも圧縮応力が加わるため、ＮＭＯＳＦＥＴのオン電流が低減してしまう。
【０００４】
そこで、半導体基板上にＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴが混載される場合に、たとえば、引張り応力膜を半導体基板上に形成した後、ＰＭＯＳＦＥＴが形成されている領域から引張り応力膜を選択的に除去することにより、ＰＭＯＳＦＥＴのオン電流の低減を防止しつつ、ＮＭＯＳＦＥＴのオン電流の増大を図ることが考えられる。また、圧縮応力膜を半導体基板上に形成した後、ＮＭＯＳＦＥＴが形成されている領域から圧縮応力膜を選択的に除去することにより、ＮＭＯＳＦＥＴのオン電流の低減を防止しつつ、ＰＭＯＳＦＥＴのオン電流の増大を図ることが考えられる。
【０００５】
高ストレス窒化膜は、半導体基板上（高ストレス窒化膜上）に積層される層間絶縁膜にコンタクトホールを形成するためのエッチング工程において、エッチングストッパ膜として利用される。したがって、高ストレス窒化膜を選択的に除去した場合、その除去した領域には、新たにエッチングストッパ膜としての低ストレス窒化膜を選択的に形成しなければならない。この低ストレス窒化膜の選択的な形成は、たとえば、半導体基板上の全域に低ストレス窒化膜を形成した後、フォトリソグラフィ技術およびエッチング技術により、引張り応力膜または圧縮応力膜が残存している領域から低ストレス窒化膜を選択的に除去することにより達成される。ところが、このような高ストレス窒化膜の選択的な除去および低ストレス膜の選択的な形成は、製造工程数の大幅な増加を招く。
【０００６】
そこで、本発明の目的は、製造工程数の大幅な増加を招くことなく、Ｐ型および／またはＮ型のＭＯＳＦＥＴのチャネル領域に適した応力を加えることができる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の表層部に形成され、前記半導体層において、第１導電型のＭＯＳＦＥＴを形成するための第１素子形成領域と第２導電型のＭＯＳＦＥＴを形成するための第２素子形成領域とを分離する素子分離部と、前記第１素子形成領域における前記半導体層の表面上に選択的に形成される第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成される第１ゲート電極と、前記第１ゲート絶縁膜および前記第１ゲート電極の周囲に形成される第１サイドウォールと、前記第２素子形成領域における前記半導体層の表面上に選択的に形成される第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成される第２ゲート電極と、前記第２ゲート絶縁膜および前記第２ゲート電極の周囲に形成される第２サイドウォールとを備え、前記第１サイドウォールは、前記半導体層の表面に接する基部と、前記基部上に形成され、前記基部の周縁よりも側方に張り出した本体部とを含む、半導体装置である。
【０００８】
この構成によれば、半導体層の表層部には、第１導電型のＭＯＳＦＥＴを形成するための第１素子形成領域と第２導電型のＭＯＳＦＥＴを形成するための第２素子形成領域とを分離する素子分離部が形成されている。第１素子形成領域における半導体層の表面上には、第１ゲート絶縁膜が選択的に形成されている。第１ゲート絶縁膜上には、第１ゲート電極が形成されている。第１ゲート絶縁膜および第１ゲート電極の周囲には、第１サイドウォールが形成されている。第２素子形成領域における半導体層の表面上には、第２ゲート絶縁膜が選択的に形成されている。第２ゲート絶縁膜上には、第２ゲート電極が形成されている。第２ゲート絶縁膜および第２ゲート電極の周囲には、第２サイドウォールが形成されている。第１サイドウォールは、半導体層の表面に接する基部と、基部上に形成され、基部の周縁よりも側方に張り出した本体部とを含んでいる。
【０００９】
第１サイドウォールにおける本体部が、第１サイドウォールにおける基部よりも側方に張り出して形成されていることにより、半導体層、第１ゲート電極および第２ゲート電極上に、第２導電型のＭＯＳＦＥＴのオン電流を増加させる方向の応力が蓄積された高ストレス窒化膜が形成されても、その高ストレス窒化膜は、第１サイドウォールにおける基部と対向する部分で分断されるか、または、当該部分で薄膜となる。したがって、半導体層の表層部における第１ゲート絶縁膜と対向するチャネル領域に、第１導電型のＭＯＳＦＥＴのオン電流を低減させる方向の大きな応力を加えることなく、半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域に、第２導電型のＭＯＳＦＥＴのオン電流を増加させる方向の十分な応力を加えることができる。そのため、第１素子形成領域から高ストレス窒化膜を選択的に除去したり、この除去後の第１素子形成領域に低ストレス窒化膜を選択的に形成したりすることなく、第２導電型のＭＯＳＦＥＴのチャネル領域のみに適した応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、第２導電型のＭＯＳＦＥＴのチャネル領域のみに適した応力を加えることができる。
【００１０】
請求項２に記載の発明は、前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型であり、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域には、引張り応力が加えられている、請求項１に記載の半導体装置である。
この構成によれば、第１導電型は、Ｐ型であり、第２導電型は、Ｎ型である。半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域には、引張り応力が加えられている。すなわち、ＮＭＯＳＦＥＴのチャネル領域に、引張り応力が加えられている。これにより、ＮＭＯＳＦＥＴのオン電流を増加させることができる。
【００１１】
また、請求項３に記載のように、請求項１または２に記載の半導体装置は、前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜を備えていてもよい。
請求項４に記載の発明は、前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型であり、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域には、圧縮応力が加えられている、請求項１に記載の半導体装置である。
【００１２】
この構成によれば、第１導電型は、Ｎ型であり、第２導電型は、Ｐ型である。半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域には、圧縮応力が加えられている。すなわち、ＰＭＯＳＦＥＴのチャネル領域に、圧縮応力が加えられている。これにより、ＰＭＯＳＦＥＴのオン電流を増加させることができる。
また、請求項５に記載のように、請求項４に記載の半導体装置において、前記半導体層の表層部における前記第１ゲート絶縁膜と対向するチャネル領域に、引張り応力が加えられていてもよい。すなわち、ＰＭＯＳＦＥＴのチャネル領域に圧縮応力が加えられるとともに、ＮＭＯＳＦＥＴのチャネル領域に引張り応力が加えられていてもよい。この場合、ＰＭＯＳＦＥＴのオン電流を増加させることができながら、ＮＭＯＳＦＥＴのオン電流を増加させることができる。
【００１３】
また、請求項６に記載のように、請求項４または５に記載の半導体装置は、前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第１ゲート絶縁膜と対向するチャネル領域に圧縮応力を加えるための圧縮応力膜を備えていてもよい。
請求項７に記載の発明は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとを備える半導体装置の製造方法において、前記ＰＭＯＳＦＥＴを形成すべき第１素子形成領域において、半導体層の表面上に、第１ゲート絶縁膜および当該第１ゲート絶縁膜に積層される第１ゲート電極を形成する工程と、前記ＮＭＯＳＦＥＴを形成すべき第２素子形成領域において、前記半導体層の表面上に、第２ゲート絶縁膜および当該第２ゲート絶縁膜上に積層される第２ゲート電極を形成する工程と、前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、酸化膜を形成する工程と、前記酸化膜上に窒化膜を形成する工程と、前記酸化膜および前記窒化膜をエッチバックすることにより、前記第１ゲート絶縁膜および前記第１ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第１サイドウォールを形成するとともに、前記第２ゲート絶縁膜および前記第２ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第２サイドウォールを形成する工程と、前記第１サイドウォールの前記基部をエッチングすることにより、前記第１サイドウォールを前記本体部の周縁が前記第１サイドウォールの前記基部の周縁よりも側方に張り出した形状に形成する工程と、前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜を形成する工程とを含む、半導体装置の製造方法である。
【００１４】
第１サイドウォールの基部がエッチングされることにより、第１サイドウォールの本体部の周縁が第１サイドウォールの基部よりも側方に張り出した形状にされた後、半導体層、第１ゲート電極および第２ゲート電極上に、半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域に引張り応力を加えるための引張り応力膜が形成される。これにより、引張り応力膜は、第１サイドウォールにおける基部と対向する部分で分断されるか、または、当該部分で薄膜となる。よって、半導体層の表層部における第１ゲート絶縁膜と対向するチャネル領域に、ＰＭＯＳＦＥＴのオン電流を低減させる方向の大きな引張り応力を加えることなく、半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域に、ＮＭＯＳＦＥＴのオン電流を増加させる方向の十分な引張り応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、ＮＭＯＳＦＥＴのチャネル領域のみに引張り応力を加えることができる、半導体装置を得ることができる。
【００１５】
また、請求項８に記載のように、前記引張り応力膜を形成する工程の後、熱処理を行う工程をさらに含んでいてもよい。
引張り応力膜を形成する工程の後、熱処理を行うことにより、半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域に、引張り応力を記憶（メモライズ）させることができる。ＮＭＯＳＦＥＴのチャネル領域に引張り応力を記憶させることにより、その後に引張り応力膜を除去しても、ＮＭＯＳＦＥＴのチャネル領域に引張り応力が加わったままの状態を維持することができる。
【００１６】
請求項９に記載の発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを備える半導体装置の製造方法において、前記ＮＭＯＳＦＥＴを形成すべき第１素子形成領域において、半導体層の表面上に、第１ゲート絶縁膜および当該第１ゲート絶縁膜上に積層される第１ゲート電極を形成する工程と、前記ＰＭＯＳＦＥＴを形成すべき第１素子形成領域において、前記半導体層の表面上に、第２ゲート絶縁膜および当該第２ゲート絶縁膜上に積層される第２ゲート電極を形成する工程と、前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、酸化膜を形成する工程と、前記酸化膜上に窒化膜を形成する工程と、前記酸化膜および前記窒化膜をエッチバックすることにより、前記第１ゲート絶縁膜および前記第１ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第１サイドウォールを形成するとともに、前記第２ゲート絶縁膜および前記第２ゲート電極の周囲に、前記酸化膜からなる基部と前記窒化膜からなる本体部とを備える第２サイドウォールを形成する工程と、前記第１サイドウォールの前記基部をエッチングすることにより、前記第１サイドウォールを前記本体部の周縁が前記第１サイドウォールの前記基部の周縁よりも側方に張り出した形状に形成する工程と、前記半導体層、前記第１ゲート電極および前記第２ゲート電極上に、前記半導体層の表層部における前記第２ゲート絶縁膜と対向するチャネル領域に圧縮応力を加えるための圧縮応力膜を形成する工程とを含む、半導体装置の製造方法である。
【００１７】
第１サイドウォールの基部がエッチングされることにより、第１サイドウォールの本体部の周縁が第１サイドウォールの基部よりも側方に張り出した形状にされた後、半導体層、第１ゲート電極および第２ゲート電極上に、半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域に圧縮応力を加えるための圧縮応力膜が形成される。これにより、圧縮応力膜は、第１サイドウォールにおける基部と対向する部分で分断されるか、または、当該部分で薄膜となる。その結果、半導体層の表層部における第１ゲート絶縁膜と対向するチャネル領域に、ＮＭＯＳＦＥＴのオン電流を低減させる方向の大きな圧縮応力を加えることなく、半導体層の表層部における第２ゲート絶縁膜と対向するチャネル領域に、ＰＭＯＳＦＥＴのオン電流を増加させる方向の十分な圧縮応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、ＰＭＯＳＦＥＴのチャネル領域のみに圧縮応力を加えることができる、半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１は、プレーナ型のＮＭＯＳＦＥＴ３０およびＰＭＯＳＦＥＴ３１からなるＣＭＯＳを有している。
【００１９】
半導体装置１において、図示しない半導体基板上には、Ｐ-型の半導体層２が積層されている。
半導体層２の表層部には、素子分離部６が形成されている。素子分離部６は、ＮＭＯＳＦＥＴ３０が形成されるＮＭＯＳＦＥＴ形成領域４およびＰＭＯＳＦＥＴ３１が形成されるＰＭＯＳＦＥＴ形成領域５を矩形状に取り囲んでいる。そして、素子分離部６は、半導体層２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）に、ＳｉＯ2（酸化シリコン）などの絶縁体を埋設した構造を有している。この素子分離部６によって、ＮＭＯＳＦＥＴ形成領域４とＰＭＯＳＦＥＴ形成領域５とは、絶縁分離されている。
【００２０】
ＰＭＯＳＦＥＴ形成領域５には、半導体層２の表層部に、Ｎ型ウェル３３が形成されている。このＮ型ウェル３３の表層部（ＰＭＯＳＦＥＴ形成領域５における半導体層２の表層部）には、チャネル領域７を挟んで、Ｐ+型のソース領域８およびドレイン領域９が形成されている。
チャネル領域７上には、ＳｉＯ2からなる第１ゲート絶縁膜としてのゲート絶縁膜１０が形成されている。ゲート絶縁膜１０上には、ポリシリコンからなる第１ゲート電極としてのゲート電極１１が形成されている。ゲート電極１１の周囲には、第１サイドウォールとしてのサイドウォール１２が形成されており、このサイドウォール１２によって、ゲート絶縁膜１０およびゲート電極１１の側面が取り囲まれている。サイドウォール１２は、ＳｉＯ2からなる基部１３と、ＳｉＮ（窒化シリコン）からなる本体部１４とを備えている。基部１３は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層２、ゲート絶縁膜１０およびゲート電極１１に接する断面Ｌ字状に形成されている。本体部１４は、基部１３上に形成され、断面略三角形状を有し、ゲート電極１１の側面全域に対向している。本体部１４の周縁は、基部１３の周縁よりも側方に張り出して形成されている。
【００２１】
ＮＭＯＳＦＥＴ形成領域４には、半導体層２の表層部に、Ｐ型ウェル３２が形成されている。このＰ型ウェル３２の表層部（ＮＭＯＳＦＥＴ形成領域４における半導体層２の表層部）には、チャネル領域１５を挟んで、Ｎ+型のソース領域１６およびドレイン領域１７が形成されている。
チャネル領域１５上には、ＳｉＯ2からなる第２ゲート絶縁膜としてのゲート絶縁膜１８が形成されている。ゲート絶縁膜１８上には、ポリシリコンからなる第２ゲート電極としてのゲート電極１９が形成されている。ゲート電極１９の周囲には、第２サイドウォールとしてのサイドウォール２０が形成されており、このサイドウォール２０によって、ゲート絶縁膜１８およびゲート電極１９の側面が取り囲まれている。サイドウォール２０は、ＳｉＯ2からなる基部２１と、ＳｉＮからなる本体部２２とを備えている。基部２１は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層２、ゲート絶縁膜１８およびゲート電極１９に接する断面Ｌ字状に形成されている。本体部２２は、基部２１上に形成され、断面略三角形状を有し、ゲート電極１９の側面全域に対向している。本体部２２の周縁と基部２１の周縁とは、ほぼ面一をなしている。
【００２２】
ソース領域８，１６、ドレイン領域９，１７、ゲート電極１１およびゲート電極１９の表層部には、それぞれ電気接続のためのＣｏシリサイド２３が形成されている。
半導体層２、ゲート電極１１およびゲート電極１９上には、ＳｉＮからなり、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜２４が形成されている。ＮＭＯＳＦＥＴ形成領域４では、引張り応力膜２４は、半導体層２、ゲート電極１９およびサイドウォール２０上を連続的に被覆している。また、ＰＭＯＳＦＥＴ形成領域では、引張り応力膜２４は、半導体層２、ゲート電極１１およびサイドウォール１２上を被覆している。しかし、サイドウォール１２における本体部１４の周縁が、基部１３よりも側方に張り出して形成されていることにより、引張り応力膜２４は、サイドウォール１２における基部１３と対向する部分で分断されるか、または、当該部分で薄くなっている。
【００２３】
引張り応力膜２４上には、ＳｉＯ2からなる層間絶縁膜２５が形成されている。
このように、ＰＭＯＳＦＥＴ３１のサイドウォール１２における基部１３は、引張り応力膜２４により被覆されないか、被覆される場合であっても十分には被覆されない。したがって、引張り応力膜２４により、ＰＭＯＳＦＥＴ３１のチャネル領域７に、ＰＭＯＳＦＥＴ３１のオン電流を低減させる方向の大きな引張り応力を加えることなく、ＮＭＯＳＦＥＴ３０のチャネル領域１５に、ＮＭＯＳＦＥＴ３０のオン電流を増加させる方向の十分な引張り応力を加えることができる。そのため、ＰＭＯＳＦＥＴ形成領域５から引張り応力膜２４を選択的に除去したり、この除去後のＰＭＯＳＦＥＴ形成領域５に低ストレス窒化膜を選択的に形成したりすることなく、ＮＭＯＳＦＥＴ３０のチャネル領域１５のみに適した引張り応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、ＮＭＯＳＦＥＴ３０のチャネル領域１５のみに適した引張り応力を加えることができる。
【００２４】
図２Ａ〜図２Ｊは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
まず、反応性イオンエッチングにより、半導体層２の表層部に、素子分離部６に対応する溝が形成される。その後、減圧ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、半導体層２上に、ＳｉＯ2膜が各溝を埋め尽くす厚さに堆積される。そして、ＳｉＯ2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみＳｉＯ2膜が残されることにより、素子分離部６が形成される。ＳｉＯ2膜の選択的な除去は、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により達成することができる。
【００２５】
その後、熱酸化法により、半導体層２上に、ＳｉＯ2膜が形成される。次いで、ＣＶＤ法により、ＳｉＯ2膜上に、ポリシリコン層が形成される。そして、これらのＳｉＯ2膜およびポリシリコン層が、公知のフォトリソグラフィ技術およびエッチング技術によって選択的に除去されることにより、図２Ａに示すように、ＰＭＯＳＦＥＴ形成領域５にゲート絶縁膜１０およびゲート電極１１が形成されるとともに、ＮＭＯＳＦＥＴ形成領域４にゲート絶縁膜１８およびゲート電極１９が形成される。
【００２６】
次いで、図２Ｂに示すように、減圧ＣＶＤ法により、半導体層２、ゲート電極１１およびゲート電極１９上に、ＳｉＯ2からなる酸化膜２６が形成される。
その後、図２Ｃに示すように、減圧ＣＶＤ法により、酸化膜２６上に、ＳｉＮからなる窒化膜２７が形成される。
次いで、図２Ｄに示すように、酸化膜２６および窒化膜２７が、ゲート電極１１およびゲート電極１９の上面が露出するまでエッチバックされることにより、ゲート絶縁膜１０およびゲート電極１１の周囲にサイドウォール１２が形成されるとともに、ゲート絶縁膜１８およびゲート電極１９の周囲にサイドウォール２０が形成される。この時点では、サイドウォール１２の本体部１４の周縁は、基部１３の周縁とほぼ面一をなしている。また、サイドウォール２０の本体部２２の周縁は、基部２１の周縁とほぼ面一をなしている。
【００２７】
その後、図２Ｅに示すように、半導体層２上に、ＮＭＯＳＦＥＴ形成領域４に対向する開口を有するレジストパターン２８が形成される。このレジストパターン２８の開口を介して、半導体層２の表層部にＮ型の不純物が注入される。Ｎ型の不純物の注入後、レジストパターン２８は、除去される。
次いで、図２Ｆに示すように、半導体層２上に、ＰＭＯＳＦＥＴ形成領域５に対向する開口を有するレジストパターン２９が形成される。このレジストパターン２９の開口を介して、半導体層２の表層部にＰ型の不純物が注入される。
【００２８】
その後、図２Ｇに示すように、ウェットエッチングにより、サイドウォール１２における基部１３の周縁部が除去される。すなわち、基部１３をエッチング可能な液が、レジストパターン２９の開口を介して基部１３に供給され、基部１３における本体部１４の周縁部と半導体層２とに挟まれた部分が除去される。その結果、本体部１４の周縁は、基部１３の周縁に対して側方に張り出した形状となる。この基部１３のウェットエッチング後、レジストパターン２９は、除去される。
【００２９】
次いで、アニール処理が行われる。これにより、図２Ｈに示すように、ＰＭＯＳＦＥＴ形成領域５における半導体層２の表層部に、ソース領域８およびドレイン領域９が形成される。また、ＮＭＯＳＦＥＴ形成領域４における半導体層２の表層部に、ソース領域１６およびドレイン領域１７が形成される。
その後、図２Ｉに示すように、ＰＶＤ（Physical Vapor Deposition：物理的気相成長）法により、ソース領域８，１６、ドレイン領域９，１７、ゲート電極１１およびゲート電極１９上にＣｏ（コバルト）膜（図示せず）が形成される。その後、アニール処理が行われることにより、ソース領域８，１６、ドレイン領域９，１７、ゲート電極１１およびゲート電極１９の表層部に、電気接続（コンタクト）のためのＣｏシリサイド２３がそれぞれ形成される。
【００３０】
次いで、図２Ｊに示すように、ＣＶＤ法により、半導体層２、ゲート電極１１およびゲート電極１９上に、引張り応力膜２４が形成される。ＮＭＯＳＦＥＴ形成領域４では、引張り応力膜２４は、半導体層２、ゲート電極１９およびサイドウォール２０上を連続的に被覆する。また、ＰＭＯＳＦＥＴ形成領域では、引張り応力膜２４は、半導体層２、ゲート電極１１およびサイドウォール１２上を被覆する。しかし、サイドウォール１２における本体部１４の周縁が、基部１３よりも側方に張り出して形成されていることにより、引張り応力膜２４は、サイドウォール１２における基部１３と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００３１】
この後、引張り応力膜２４上に、ＣＶＤ法により、層間絶縁膜２５が積層される。その結果、図１に示す半導体装置１が得られる。
サイドウォール１２の基部１３がエッチングされることにより、サイドウォール１２の本体部１４の周縁が基部１３よりも側方に張り出した形状にされた後、半導体層２、ゲート電極１１およびゲート電極１９上に、半導体層２の表層部におけるゲート絶縁膜１８と対向するチャネル領域１５に引張り応力を加えるための引張り応力膜２４が形成される。これにより、引張り応力膜２４は、サイドウォール１２における基部１３と対向する部分で分断されるか、または、当該部分で薄膜となる。よって、ＰＭＯＳＦＥＴ３１のチャネル領域７に、ＰＭＯＳＦＥＴ３１のオン電流を低減させる方向の大きな引張り応力を加えることなく、ＮＭＯＳＦＥＴ３０のチャネル領域１５に、ＮＭＯＳＦＥＴ３０のオン電流を増加させる方向の十分な引張り応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、ＮＭＯＳＦＥＴ３０のチャネル領域１５のみに引張り応力を加えることができる。
【００３２】
図３は、本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置５１は、プレーナ型のＮＭＯＳＦＥＴ８１およびＰＭＯＳＦＥＴ８２からなるＣＭＯＳを有している。
半導体装置５１において、図示しない半導体基板上には、Ｐ-型の半導体層５２が積層されている。
【００３３】
半導体層５２の表層部には、素子分離部５６が形成されている。素子分離部５６は、ＮＭＯＳＦＥＴ８１が形成されるＮＭＯＳＦＥＴ形成領域５４およびＰＭＯＳＦＥＴ８２が形成されるＰＭＯＳＦＥＴ形成領域５５を矩形状に取り囲んでいる。そして、素子分離部５６は、半導体層５２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）に、ＳｉＯ2などの絶縁体を埋設した構造を有している。この素子分離部５６によって、ＮＭＯＳＦＥＴ形成領域５４とＰＭＯＳＦＥＴ形成領域５５とは、絶縁分離されている。
【００３４】
ＰＭＯＳＦＥＴ形成領域５５には、半導体層５２の表層部に、Ｎ型ウェル８４が形成されている。このＮ型ウェル８４の表層部（ＰＭＯＳＦＥＴ形成領域５５における半導体層５２の表層部）には、チャネル領域５７を挟んで、Ｐ+型のソース領域５８およびドレイン領域５９が形成されている。
チャネル領域５７上には、ＳｉＯ2からなる第１ゲート絶縁膜としてのゲート絶縁膜６０が形成されている。ゲート絶縁膜６０上には、ポリシリコンからなる第１ゲート電極としてのゲート電極６１が形成されている。ゲート電極６１の周囲には、第１サイドウォールとしてのサイドウォール６２が形成されており、このサイドウォール６２によって、ゲート絶縁膜６０およびゲート電極６１の側面が取り囲まれている。サイドウォール６２は、ＳｉＯ2からなる基部６３と、ＳｉＮからなる本体部６４とを備えている。基部６３は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層５２、ゲート絶縁膜６０およびゲート電極６１に接する断面Ｌ字状に形成されている。本体部６４は、基部６３上に形成され、断面略三角形状を有し、ゲート電極６１の側面全域に対向している。本体部６４の周縁は、基部６３の周縁よりも側方に張り出して形成されている。
【００３５】
ＮＭＯＳＦＥＴ形成領域５４には、半導体層５２の表層部に、Ｐ型ウェル８３が形成されている。このＰ型ウェル８３の表層部（ＮＭＯＳＦＥＴ形成領域５４における半導体層５２の表層部）には、チャネル領域６５を挟んで、Ｎ+型のソース領域６６およびドレイン領域６７が形成されている。
チャネル領域６５上には、ＳｉＯ2からなる第２ゲート絶縁膜としてのゲート絶縁膜６８が形成されている。ゲート絶縁膜６８上には、ポリシリコンからなる第２ゲート電極としてのゲート電極６９が形成されている。ゲート電極６９の周囲には、第２サイドウォールとしてのサイドウォール７０が形成されており、このサイドウォール７０によって、ゲート絶縁膜６８およびゲート電極６９の側面が取り囲まれている。サイドウォール７０は、ＳｉＯ2からなる基部７１と、ＳｉＮからなる本体部７２とを備えている。基部７１は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層５２、ゲート絶縁膜６８およびゲート電極６９に接する断面Ｌ字状に形成されている。本体部７２は、基部７１上に形成され、断面略三角形状を有し、ゲート電極６９の側面全域に対向している。本体部７２の周縁と基部７１の周縁とは、ほぼ面一をなしている。
【００３６】
また、半導体層５２の表層部におけるゲート絶縁膜６８と対向するチャネル領域６５には、ＮＭＯＳＦＥＴ８１のオン電流を増加させる方向の引張り応力が記憶されている。
ソース領域５８，６６、ドレイン領域５９，６７、ゲート電極６１およびゲート電極６９の表層部には、それぞれ電気接続（コンタクト）のためのＣｏシリサイド７３が形成されている。
【００３７】
半導体層５２、ゲート電極６１およびゲート電極６９上には、ＳｉＮからなるコンタクトストッパ膜７４が形成されている。ＮＭＯＳＦＥＴ形成領域５４では、コンタクトストッパ膜７４は、半導体層５２、ゲート電極６９およびサイドウォール７０上を連続的に被覆している。また、ＰＭＯＳＦＥＴ形成領域５５では、コンタクトストッパ膜７４は、半導体層５２、ゲート電極６１およびサイドウォール６２上を被覆している。しかし、サイドウォール６２における本体部６４の周縁が、基部６３よりも側方に張り出して形成されていることにより、コンタクトストッパ膜７４は、サイドウォール６２における基部６３と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００３８】
コンタクトストッパ膜７４上には、ＳｉＯ2からなる層間絶縁膜７５が形成されている。
このように、ＮＭＯＳＦＥＴ８１のチャネル領域６５には、ＮＭＯＳＦＥＴ８１のオン電流を増加させる方向の引張り応力が記憶されている。これにより、ＮＭＯＳＦＥＴ８１のオン電流を増加させることができる。
【００３９】
図４Ａ〜４Ｌは、図３に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
まず、反応性イオンエッチングにより、半導体層５２の表層部に、素子分離部５６に対応する溝が形成される。その後、減圧ＣＶＤ法により、半導体層５２上に、ＳｉＯ2膜が各溝を埋め尽くす厚さに堆積される。そして、ＳｉＯ2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみＳｉＯ2膜が残されることにより、素子分離部５６が形成される。ＳｉＯ2膜の選択的な除去は、ＣＭＰ法により達成することができる。
【００４０】
その後、熱酸化法により、半導体層５２上に、ＳｉＯ2膜が形成される。次いで、ＣＶＤ法により、ＳｉＯ2膜上に、ポリシリコン層が形成される。そして、これらのＳｉＯ2膜およびポリシリコン層が、公知のフォトリソグラフィ技術およびエッチング技術によって選択的に除去されることにより、図４Ａに示すように、ＰＭＯＳＦＥＴ形成領域５５にゲート絶縁膜６０およびゲート電極６１が形成されるとともに、ＮＭＯＳＦＥＴ形成領域５４にゲート絶縁膜６８およびゲート電極６９が形成される。
【００４１】
次いで、図４Ｂに示すように、減圧ＣＶＤ法により、半導体層５２、ゲート電極６１およびゲート電極６９上に、ＳｉＯ2からなる酸化膜７６が形成される。
その後、図４Ｃに示すように、減圧ＣＶＤ法により、酸化膜７６上に、ＳｉＮからなる窒化膜７７が形成される。
次いで、図４Ｄに示すように、酸化膜７６および窒化膜７７が、ゲート電極６１およびゲート電極６９の上面が露出するまでエッチバックされることにより、ゲート絶縁膜６０およびゲート電極６１の周囲にサイドウォール６２が形成されるとともに、ゲート絶縁膜６８およびゲート電極６９の周囲にサイドウォール７０が形成される。この時点では、サイドウォール６２の本体部６４の周縁は、基部６３の周縁とほぼ面一をなしている。また、サイドウォール７０の本体部７２の周縁は、基部７１の周縁とほぼ面一をなしている。
【００４２】
その後、図４Ｅに示すように、半導体層５２上に、ＮＭＯＳＦＥＴ形成領域５４に対向する開口を有するレジストパターン７８が形成される。このレジストパターン７８の開口を介して、半導体層５２の表層部にＮ型の不純物が注入される。Ｎ型の不純物の注入後、レジストパターン７８は、除去される。
次いで、図４Ｆに示すように、半導体層５２上に、ＰＭＯＳＦＥＴ形成領域５５に対向する開口を有するレジストパターン７９が形成される。このレジストパターン７９の開口を介して、半導体層５２の表層部にＰ型の不純物が注入される。
【００４３】
その後、図４Ｇに示すように、ウェットエッチングにより、サイドウォール６２における基部６３の周縁部が除去される、すなわち、基部６３をエッチング可能な液が、レジストパターン７９の開口を介して基部６３に供給され、基部６３における本体部６４の周縁部と半導体層５２とに挟まれた部分が除去される。その結果、本体部６４の周縁は、基部６３の周縁に対して側方に張り出した形状となる。この基部６３のウェットエッチング後、レジストパターン７９は、除去される。
【００４４】
次いで、図４Ｈに示すように、ＣＶＤ法により、半導体層５２、ゲート電極６１およびゲート電極６９上に、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜８０が形成される。ＮＭＯＳＦＥＴ形成領域５４では、引張り応力膜８０は、半導体層５２、ゲート電極６９およびサイドウォール７０の表面全域を連続的に被覆する。また、ＰＭＯＳＦＥＴ形成領域５５では、引張り応力膜８０は、半導体層５２、ゲート電極６１およびサイドウォール６２の表面を被覆する。しかし、サイドウォール６２における本体部６４の周縁が、基部６３よりも側方に張り出して形成されていることにより、引張り応力膜８０は、サイドウォール６２における基部６３と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００４５】
その後、アニール処理が行われる。これにより、図４Ｉに示すように、ＰＭＯＳＦＥＴ形成領域５５における半導体層５２の表層部に、ソース領域５８およびドレイン領域５９が形成される。また、ＮＭＯＳＦＥＴ形成領域５４における半導体層５２の表層部に、ソース領域６６およびドレイン領域６７が形成される。さらに、このアニール処理により、ＮＭＯＳＦＥＴ８１のチャネル領域６５には、引張り応力膜８０が有する引張り応力が記憶される。これにより、引張り応力膜８０が除去された後も、チャネル領域６５は、引張り応力が加えられた状態を維持することができる。
【００４６】
このアニール処理後、図４Ｊに示すように、引張り応力膜８０が除去される。
その後、図４Ｋに示すように、ＰＶＤ法により、ソース領域５８，６６、ドレイン領域５９，６７、ゲート電極６１およびゲート電極６９上にＣｏ膜（図示せず）が形成される。その後、アニール処理が行われることにより、ソース領域５８，６６、ドレイン領域５９，６７、ゲート電極６１およびゲート電極６９の表層部に、電気接続（コンタクト）のためのＣｏシリサイド７３がそれぞれ形成される。
【００４７】
次いで、図４Ｌに示すように、ＣＶＤ法により、半導体層５２、ゲート電極６１およびゲート電極６９上に、コンタクトストッパ膜７４が形成される。ＮＭＯＳＦＥＴ形成領域５４では、コンタクトストッパ膜７４は、半導体層５２、ゲート電極６９およびサイドウォール７０上を連続的に被覆している。また、ＰＭＯＳＦＥＴ形成領域５５では、コンタクトストッパ膜７４は、半導体層５２、ゲート電極６１およびサイドウォール６２上を被覆している。しかし、サイドウォール６２における本体部６４の周縁が、基部６３よりも側方に張り出して形成されていることにより、コンタクトストッパ膜７４は、サイドウォール６２における基部６３と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００４８】
この後、コンタクトストッパ膜７４上に、ＣＶＤ法により、層間絶縁膜７５が積層される。その結果、図３に示す半導体装置５１が得られる。
このように、サイドウォール６２の基部６３がエッチングされることにより、サイドウォール６２の本体部６４の周縁が基部６３よりも側方に張り出した形状にされた後、半導体層５２、ゲート電極６１およびゲート電極６９上に、半導体層５２の表層部におけるゲート絶縁膜６８と対向するチャネル領域６５に引張り応力を加えるための引張り応力膜８０が形成される。これにより、引張り応力膜８０は、サイドウォール６２における基部６３と対向する部分で分断されるか、または、当該部分で薄膜となる。そのため、アニール処理が行われたときに、ＰＭＯＳＦＥＴ８２のチャネル領域６０に、ＰＭＯＳＦＥＴ８２のオン電流を低減させる方向の大きな引張り応力を与えることなく、ＮＭＯＳＦＥＴ８１のチャネル領域６５に、ＮＭＯＳＦＥＴ８１のオン電流を増加させる方向の十分な引張り応力を記憶させることができる。
【００４９】
図５は、本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１０１は、プレーナ型のＮＭＯＳＦＥＴ１３２およびＰＭＯＳＦＥＴ１３３からなるＣＭＯＳを有している。
半導体装置１０１において、図示しない半導体基板上には、Ｐ-型の半導体層１０２が積層されている。
【００５０】
半導体層１０２の表層部には、素子分離部１０６が形成されている。素子分離部１０６は、ＮＭＯＳＦＥＴ１３２が形成されるＮＭＯＳＦＥＴ形成領域１０４およびＰＭＯＳＦＥＴ１３３が形成されるＰＭＯＳＦＥＴ形成領域１０５を矩形状に取り囲んでいる。そして、素子分離部１０６は、半導体層１０２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）に、ＳｉＯ2などの絶縁体を埋設した構造を有している。この素子分離部１０６によって、ＮＭＯＳＦＥＴ形成領域１０４とＰＭＯＳＦＥＴ形成領域１０５とは、絶縁分離されている。
【００５１】
ＰＭＯＳＦＥＴ形成領域１０５には、半導体層１０２の表層部に、Ｎ型ウェル１３５が形成されている。このＮ型ウェル１３５の表層部（ＰＭＯＳＦＥＴ形成領域１０５における半導体層１０２の表層部）には、チャネル領域１０７を挟んで、Ｐ+型のソース領域１０８およびドレイン領域１０９が形成されている。
チャネル領域１０７上には、ＳｉＯ2からなる第１ゲート絶縁膜としてのゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０上には、ポリシリコンからなる第１ゲート電極としてのゲート電極１１１が形成されている。ゲート電極１１１の周囲には、第１サイドウォールとしてのサイドウォール１１２が形成されており、このサイドウォール１１２によって、ゲート絶縁膜１１０およびゲート電極１１１の側面が取り囲まれている。サイドウォール１１２は、ＳｉＯ2からなる基部１１３と、ＳｉＮからなる本体部１１４とを備えている。基部１１３は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層１０２、ゲート絶縁膜１１０およびゲート電極１１１に接する断面Ｌ字状に形成されている。本体部１１４は、基部１１３上に形成され、断面略三角形状を有し、ゲート電極１１１の側面全域に対向している。本体部１１４の周縁は、基部１１３の周縁よりも側方に張り出して形成されている。また、本体部１１４の周縁と半導体層１０２との間には、ＳｉＯ2からなる酸化膜１３１が介在されている。酸化膜１３１の側面は、本体部１１４の側面とほぼ面一をなしている。
【００５２】
ＮＭＯＳＦＥＴ形成領域１０４には、半導体層１０２の表層部に、Ｐ型ウェル１３４が形成されている。このＰ型ウェル１３４の表層部（ＮＭＯＳＦＥＴ形成領域１０４における半導体層１０２の表層部）には、チャネル領域１１５を挟んで、Ｎ+型のソース領域１１６およびドレイン領域１１７が形成されている。
チャネル領域１１５上には、ＳｉＯ2からなる第２ゲート絶縁膜としてのゲート絶縁膜１１８が形成されている。ゲート絶縁膜１１８上には、ポリシリコンからなる第２ゲート電極としてのゲート電極１１９が形成されている。ゲート電極１１９の周囲には、第２サイドウォールとしてのサイドウォール１２０が形成されており、このサイドウォール１２０によって、ゲート絶縁膜１１８およびゲート電極１１９の側面が取り囲まれている。サイドウォール１２０は、ＳｉＯ2からなる基部１２１と、ＳｉＮからなる本体部１２２とを備えている。基部１２１は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層１０２、ゲート絶縁膜１１８およびゲート電極１１９に接する断面Ｌ字状に形成されている。本体部１２２は、基部１２１上に形成され、断面略三角形状を有し、ゲート電極１１９の側面全域に対向している。本体部１２２の周縁と基部１２１の周縁とは、ほぼ面一をなしている。本体部１２２の周縁は、基部１２１の周縁に対して側方に張り出して形成されている。
【００５３】
また、ＮＭＯＳＦＥＴ１３２のチャネル領域１１５には、ＮＭＯＳＦＥＴ１３２のオン電流を増加させる方向の引張り応力が記憶されている。
ソース領域１０８，１１６、ドレイン領域１０９，１１７、ゲート電極１１１およびゲート電極１１９の表層部には、それぞれ電気接続のためのＣｏシリサイド１２３が形成されている。
【００５４】
半導体層１０２、ゲート電極１１１およびゲート電極１１９上には、ＳｉＮからなり、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜１２４が形成されている。ＰＭＯＳＦＥＴ形成領域１０５では、圧縮応力膜１２４は、半導体層１０２、ゲート電極１１１およびサイドウォール１１２上を連続的に被覆している。また、ＮＭＯＳＦＥＴ形成領域１０４では、圧縮応力膜１２４は、半導体層１０２、ゲート電極１１９およびサイドウォール１２０上を被覆している。しかし、サイドウォール１２０における本体部１２２の周縁が、基部１２１よりも側方に張り出して形成されていることにより、圧縮応力膜１２４は、サイドウォール１２０における基部１２１と対向する部分で分断されているか、または、当該部分で薄膜となる。
【００５５】
圧縮応力膜１２４上には、ＳｉＯ2からなる層間絶縁膜１２５が形成されている。
このように、ＮＭＯＳＦＥＴ１３２のチャネル領域１１５には、ＮＭＯＳＦＥＴ１３２のオン電流を増加させる方向の引張り応力が記憶されている。また、ＮＭＯＳＦＥＴ１３２のサイドウォール１２０の本体部１２２は、基部１２１よりも側方に張り出して形成されている。これにより、サイドウォール１２０における基部１２１は、圧縮応力膜１２４により被覆されないか、被覆される場合であっても十分には被覆されていない。したがって、圧縮応力膜１２４により、ＮＭＯＳＦＥＴ１３２のチャネル領域１１５に、ＮＭＯＳＦＥＴ１３２のオン電流を低減させる方向の大きな圧縮応力を加えることなく、ＰＭＯＳＦＥＴ１３３チャネル領域１０７に、ＰＭＯＳＦＥＴ１３３のオン電流を増加させる方向の十分な圧縮応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、ＮＭＯＳＦＥＴ１３２およびＰＭＯＳＦＥＴ１３３のチャネル領域１０７，１１５にそれぞれ適した応力を加えることができる。
【００５６】
図６Ａ〜６Ｏは、図５に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
まず、反応性イオンエッチングにより、半導体層１０２の表層部に、素子分離部１０６に対応する溝が形成される。その後、減圧ＣＶＤ法により、半導体層１０２上に、ＳｉＯ2膜が各溝を埋め尽くす厚さに堆積される。そして、ＳｉＯ2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみＳｉＯ2膜が残されることにより、素子分離部１０６が形成される。ＳｉＯ2膜の選択的な除去は、ＣＭＰ法により達成することができる。
【００５７】
その後、熱酸化法により、半導体層１０２上に、ＳｉＯ2膜が形成される。次いで、ＣＶＤ法により、ＳｉＯ2膜上に、ポリシリコン層が形成される。そして、これらのＳｉＯ2膜およびポリシリコン層が、公知のフォトリソグラフィ技術およびエッチング技術によって選択的に除去されることにより、図６Ａに示すように、ＰＭＯＳＦＥＴ形成領域１０５にゲート絶縁膜１１０およびゲート電極１１１が形成されるとともに、ＮＭＯＳＦＥＴ形成領域１０４にゲート絶縁膜１１８およびゲート電極１１９が形成される。
【００５８】
次いで、図６Ｂに示すように、減圧ＣＶＤ法により、半導体層１０２、ゲート電極１１１およびゲート電極１１９上に、ＳｉＯ2からなる酸化膜１２６が形成される。
その後、図６Ｃに示すように、減圧ＣＶＤ法により、酸化膜１２６上に、ＳｉＮからなる窒化膜１２７が形成される。
次いで、図６Ｄに示すように、酸化膜１２６および窒化膜１２７が、ゲート電極１１１およびゲート電極１１９の上面が露出するまでエッチバックされることにより、ゲート絶縁膜１１０およびゲート電極１１１の周囲にサイドウォール１１２が形成されるとともに、ゲート絶縁膜１１８およびゲート電極１１９の周囲にサイドウォール１２０が形成される。この時点では、サイドウォール１１２の本体部１１４の周縁は、基部１１３の周縁とほぼ面一をなしている。また、サイドウォール１２０の本体部１２２の周縁は、基部１２１の周縁とほぼ面一をなしている。
【００５９】
その後、図６Ｅに示すように、半導体層１０２上に、ＮＭＯＳＦＥＴ形成領域１０４に対向する開口を有するレジストパターン１２８が形成される。このレジストパターン１２８の開口を介して、半導体層１０２の表層部にＮ型の不純物が注入される。Ｎ型の不純物の注入後、レジストパターン１２８は、除去される。
次いで、図６Ｆに示すように、半導体層１０２上に、ＰＭＯＳＦＥＴ形成領域１０５に対向する開口を有するレジストパターン１２９が形成される。このレジストパターン１２９の開口を介して、半導体層１０２の表層部にＰ型の不純物が注入される。
【００６０】
その後、図６Ｇに示すように、ウェットエッチングにより、サイドウォール１１２における基部１１３の周縁部が除去される、すなわち、基部１１３をエッチング可能な液が、レジストパターン１２９の開口を介して基部１１３に供給され、基部１１３における本体部１１４の周縁部と半導体層１０２とに挟まれた部分が除去される。その結果、本体部１１４の周縁は、基部１１３の周縁に対して側方に張り出した形状となる。この基部１１３のウェットエッチング後、レジストパターン１２９は、除去される。
【００６１】
次いで、図６Ｈに示すように、ＣＶＤ法により、半導体層１０２、ゲート電極１１１およびゲート電極１１９上に、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜１３０が形成される。ＮＭＯＳＦＥＴ形成領域１０４では、引張り応力膜１３０は、半導体層１０２、ゲート電極１１９およびサイドウォール１２０の表面全域を連続的に被覆している。また、ＰＭＯＳＦＥＴ形成領域１０５では、引張り応力膜１３０は、半導体層１０２、ゲート電極１１１およびサイドウォール１１２の表面を被覆している。しかし、サイドウォール１１２における本体部１１４の周縁が、基部１１３よりも側方に張り出して形成されていることにより、引張り応力膜１３０は、サイドウォール１１２における基部１１３と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００６２】
その後、アニール処理が行われる。これにより、図６Ｉに示すように、ＰＭＯＳＦＥＴ形成領域１０５における半導体層１０２の表層部に、ソース領域１０８およびドレイン領域１０９が形成される。また、ＮＭＯＳＦＥＴ形成領域１０４における半導体層１０２の表層部に、ソース領域１１６およびドレイン領域１１７が形成される。さらに、このアニール処理により、ＮＭＯＳＦＥＴ１３２のチャネル領域１１５には、引張り応力膜１３０が有する引張り応力が記憶される。これにより、引張り応力膜１３０が除去された後も、チャネル領域１１５は、引張り応力が加えられた状態を維持することができる。
【００６３】
このアニール処理後、図６Ｊに示すように、引張り応力膜１３０が除去される。
次いで、図６Ｋに示すように、熱酸化法により、半導体層１０２上に、素子分離部１０６上を除いて、酸化膜１３１が形成される。この酸化膜１３１は、少なくとも基部１１３の厚さ以上の膜厚に形成される。
その後、エッチングにより、酸化膜１３１における本体部１１４，１２２からはみ出た部分が除去される。その結果、サイドウォール１１２の本体部１１４の周縁と半導体層１０２との間に、本体部１１４の側面とほぼ面一をなす側面を有する酸化膜１３１が残留する。
【００６４】
次いで、図６Ｍに示すように、半導体層１０２上に、ＮＭＯＳＦＥＴ形成領域１０４に対向する開口を有するレジストパターン１３２が形成される。その後、ウェットエッチングにより、サイドウォール１２０における基部１２１の周縁部が除去される、すなわち、基部１２１をエッチング可能な液が、レジストパターン１３２の開口を介して基部１２１に供給され、基部１２１における本体部１２２の周縁部と半導体層１０２とに挟まれた部分が除去される。その結果、本体部１２２の周縁は、基部１２１の周縁に対して側方に張り出した形状となる。この基部１２１のウェットエッチング後、レジストパターン１３２は、除去される。
【００６５】
その後、図６Ｎに示すように、ＰＶＤ法により、ソース領域１０８，１１６、ドレイン領域１０９，１１７、ゲート電極１１１およびゲート電極１１９上に、Ｃｏ膜（図示せず）が形成される。その後、アニール処理が行われることにより、ソース領域１０８，１１６、ドレイン領域１０９，１１７、ゲート電極１１１およびゲート電極１１９の表層部に、電気接続（コンタクト）のためのＣｏシリサイド１２３がそれぞれ形成される。
【００６６】
次いで、図６Ｏに示すように、ＣＶＤ法により、半導体層１０２、ゲート電極１１１およびゲート電極１１９上に、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜１２４が形成される。ＰＭＯＳＦＥＴ形成領域１０５では、圧縮応力膜１２４は、半導体層１０２、ゲート電極１１１およびサイドウォール１１２上を連続的に被覆している。また、ＮＭＯＳＦＥＴ形成領域１０４では、圧縮応力膜１２４は、半導体層１０２、ゲート電極１１９およびサイドウォール１２０上を被覆している。しかし、サイドウォール１２０における本体部１２２の周縁が、基部１２１よりも側方に張り出して形成されていることにより、圧縮応力膜１２４は、サイドウォール１２０における基部１２１と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００６７】
この後、圧縮応力膜１２４上に、ＣＶＤ法により、層間絶縁膜１２５が積層される。その結果、図５に示す半導体装置１０１が得られる。
図７は、本発明の第４の実施形態に係る半導体装置の構造を示す図解的な断面図である。
半導体装置１５１は、プレーナ型のＮＭＯＳＦＥＴ１８０およびＰＭＯＳＦＥＴ１８１からなるＣＭＯＳを有している。
【００６８】
半導体装置１５１において、図示しない半導体基板上には、Ｐ-型の半導体層１５２が積層されている。
半導体層１５２の表層部には、素子分離部１５６が形成されている。素子分離部１５６は、ＮＭＯＳＦＥＴ１８０が形成されるＮＭＯＳＦＥＴ形成領域１５４およびＰＭＯＳＦＥＴ１８１が形成されるＰＭＯＳＦＥＴ形成領域１５５を矩形状に取り囲んでいる。そして、素子分離部１５６は、半導体層１５２の表面から比較的浅く掘り下がった溝（たとえば、深さ０．２〜０．５μｍのシャロートレンチ）に、ＳｉＯ2などの絶縁体を埋設した構造を有している。この素子分離部１５６によって、ＮＭＯＳＦＥＴ形成領域１５４とＰＭＯＳＦＥＴ形成領域１５５とは、絶縁分離されている。
【００６９】
ＰＭＯＳＦＥＴ形成領域１５５には、半導体層１５２の表層部に、Ｎ型ウェル１８３が形成されている。このＮ型ウェル１８３の表層部（ＰＭＯＳＦＥＴ形成領域１５５における半導体層１５２の表層部）には、チャネル領域１５７を挟んで、Ｐ+型のソース領域１５８およびドレイン領域１５９が形成されている。
チャネル領域１５７上には、ＳｉＯ2からなる第１ゲート絶縁膜としてのゲート絶縁膜１６０が形成されている。ゲート絶縁膜１６０上には、ポリシリコンからなる第１ゲート電極としてのゲート電極１６１が形成されている。ゲート電極１６１の周囲には、第１サイドウォールとしてのサイドウォール１６２が形成されており、このサイドウォール１６２によって、ゲート絶縁膜１６０およびゲート電極１６１の側面が取り囲まれている。サイドウォール１６２は、ＳｉＯ2からなる基部１６３と、ＳｉＮからなる本体部１６４とを備えている。基部１６３は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層１５２、ゲート絶縁膜１６０およびゲート電極１６１に接する断面Ｌ字状に形成されている。本体部１６４は、基部１６３上に形成され、断面略三角形状を有し、ゲート電極１６１の側面全域に対向している。本体部１６４の周縁と基部１６３の周縁とは、ほぼ面一をなしている。
【００７０】
ＮＭＯＳＦＥＴ形成領域１５４には、半導体層１５２の表層部に、Ｐ型ウェル１８２が形成されている。このＰ型ウェル１８２の表層部（ＮＭＯＳＦＥＴ形成領域１５４における半導体層１５２の表層部）には、チャネル領域１６５を挟んで、Ｎ+型のソース領域１６６およびドレイン領域１６７が形成されている。
チャネル領域１６５上には、ＳｉＯ2からなる第２ゲート絶縁膜としてのゲート絶縁膜１６８が形成されている。ゲート絶縁膜１６８上には、ポリシリコンからなる第２ゲート電極としてのゲート電極１６９が形成されている。ゲート電極１６９の周囲には、第２サイドウォールとしてのサイドウォール１７０が形成されており、このサイドウォール１７０によって、ゲート絶縁膜１６８およびゲート電極１６９の側面が取り囲まれている。サイドウォール１７０は、ＳｉＯ2からなる基部１７１とＳｉＮからなる本体部１７２とを備えている。基部１７１は、たとえば、５〜１０ｎｍの膜厚を有し、半導体層１５２、ゲート絶縁膜１６８およびゲート電極１６９に接する断面Ｌ字状に形成されている。本体部１７２は、基部１７１上に形成され、断面略三角形状を有し、ゲート電極１６９の側面全域に対向している。本体部１７２の周縁は、基部１７１の周縁よりも側方に張り出して形成されている。
【００７１】
ソース領域１５８，１６６、ドレイン領域１５９，１６７、ゲート電極１６１およびゲート電極１６９の表層部には、それぞれ電気接続のためのＣｏシリサイド１７３が形成されている。
半導体層１５２、ゲート電極１６１およびゲート電極１６９上には、ＳｉＮからなり、その内側から外側へ向かう方向の圧縮応力が蓄積された圧縮応力膜１７４が形成されている。ＰＭＯＳＦＥＴ形成領域１５５では、圧縮応力膜１７４は、半導体層１５２、ゲート電極１６１およびサイドウォール１６２上を連続的に被覆している。また、ＮＭＯＳＦＥＴ形成領域１５４では、圧縮応力膜１７４は、半導体層１５２、ゲート電極１６９およびサイドウォール１７０上を被覆している。しかし、サイドウォール１７０における本体部１７２の周縁が、基部１７１よりも側方に張り出して形成されていることにより、圧縮応力膜１７４は、サイドウォール１７０における基部１７１と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００７２】
圧縮応力膜１７４上には、ＳｉＯ2からなる層間絶縁膜１７５が形成されている。
このように、ＮＭＯＳＦＥＴ１８０のサイドウォール１７０における基部１７１は、圧縮応力膜１７４により被覆されないか、被覆される場合であっても十分には被覆されない。したがって、圧縮応力膜１７４により、ＮＭＯＳＦＥＴ１８０のチャネル領域１６５に、ＮＭＯＳＦＥＴ１８０のオン電流を低減させる方向の大きな圧縮応力を加えることなく、ＰＭＯＳＦＥＴ１８１のチャネル領域１５７に、ＰＭＯＳＦＥＴ１８１のオン電流を増加させる方向の十分な圧縮応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、ＰＭＯＳＦＥＴ１８１のチャネル領域１５７に適した圧縮応力を加えることができる。
【００７３】
図８Ａ〜図８Ｊは、図７に示す半導体装置の製造方法を工程順に示す図解的な断面図である。
まず、反応性イオンエッチングにより、半導体層１５２の表層部に、素子分離部１５６に対応する溝が形成される。その後、減圧ＣＶＤ法により、半導体層１５２上に、ＳｉＯ2膜が各溝を埋め尽くす厚さに堆積される。そして、ＳｉＯ2膜における各溝外にはみ出た部分が選択的に除去され、各溝上にのみＳｉＯ2膜が残されることにより、素子分離部１５６が形成される。ＳｉＯ2膜の選択的な除去は、ＣＭＰ法により達成することができる。
【００７４】
その後、熱酸化法により、半導体層１５２上に、ＳｉＯ2膜が形成される。次いで、ＣＶＤ法により、ＳｉＯ2膜上に、ポリシリコン層が形成される。そして、これらのＳｉＯ2膜およびポリシリコン層が、公知のフォトリソグラフィ技術およびエッチング技術によって選択的に除去されることにより、図８Ａに示すように、ＰＭＯＳＦＥＴ形成領域１５５にゲート絶縁膜１６０およびゲート電極１６１が形成されるとともに、ＮＭＯＳＦＥＴ形成領域１５４にゲート絶縁膜１６８およびゲート電極１６９が形成される。
【００７５】
次いで、図８Ｂに示すように、減圧ＣＶＤ法により、半導体層１５２、ゲート電極１６１およびゲート電極１６９上に、ＳｉＯ2からなる酸化膜１７６が形成される。
その後、図８Ｃに示すように、減圧ＣＶＤ法により、酸化膜１７６上に、ＳｉＮからなる窒化膜１７７が形成される。
次いで、図８Ｄに示すように、酸化膜１７６および窒化膜１７７が、ゲート電極１６１およびゲート電極１６９の上面が露出するまでエッチバックされることにより、ゲート絶縁膜１６０およびゲート電極１６１の周囲にサイドウォール１６２が形成されるとともに、ゲート絶縁膜１６８およびゲート電極１６９の周囲にサイドウォール１７０が形成される。この時点では、サイドウォール１６２の本体部１６４の周縁は、基部１６３の周縁とほぼ面一をなしている。また、サイドウォール１７０の本体部１７２の周縁は、基部１７１の周縁とほぼ面一をなしている。
【００７６】
その後、図８Ｅに示すように、半導体層１５２上に、ＰＭＯＳＦＥＴ形成領域１５５に対向する開口を有するレジストパターン１７８が形成される。このレジストパターン１７８の開口を介して、半導体層１５２の表層部にＰ型の不純物が注入される。Ｐ型の不純物の注入後、レジストパターン１７８は、除去される。
次いで、図８Ｆに示すように、半導体層１５２上に、ＮＭＯＳＦＥＴ形成領域１５４に対向する開口を有するレジストパターン１７９が形成される。このレジストパターン１７９の開口を介して、半導体層１５２の表層部にＮ型の不純物が注入される。
【００７７】
その後、図８Ｇに示すように、ウェットエッチングにより、サイドウォール１７０における基部１７１の周縁部が除去される、すなわち、基部１７１をエッチング可能な液が、レジストパターン１７９の開口を介して基部１７１に供給され、基部１７１における本体部１７２の周縁部と半導体層１５２とに挟まれた部分が除去される。その結果、本体部１７２の周縁は、基部１７１の周縁に対して側方に張り出した形状となる。この基部１７１のウェットエッチング後、レジストパターン１７９は、除去される。
【００７８】
次いで、アニール処理が行われる。これにより、図８Ｈに示すように、ＰＭＯＳＦＥＴ形成領域１５５における半導体層１５２の表層部に、ソース領域１５８およびドレイン領域１５９が形成される。また、ＮＭＯＳＦＥＴ形成領域１５４における半導体層１５２の表層部に、ソース領域１６６およびドレイン領域１６７が形成される。
その後、図８Ｉに示すように、ＰＶＤ法により、ソース領域１５８，１６６、ドレイン領域１５９，１６７、ゲート電極１６１およびゲート電極１６９上に、Ｃｏ膜（図示せず）が形成される。その後、アニール処理が行われることにより、ソース領域１５８，１６６、ドレイン領域１５９，１６７、ゲート電極１６１およびゲート電極１６９の表層部に、電気接続（コンタクト）のためのＣｏシリサイド１７３がそれぞれ形成される。
【００７９】
次いで、図８Ｊに示すように、ＣＶＤ法により、半導体層１５２、ゲート電極１６１およびゲート電極１６９上に、圧縮応力膜１７４が形成される。ＰＭＯＳＦＥＴ形成領域１５５では、圧縮応力膜１７４は、半導体層１５２、ゲート電極１６１およびサイドウォール１６２上を連続的に被覆している。また、ＮＭＯＳＦＥＴ形成領域１５４では、圧縮応力膜１７４は、半導体層１５２、ゲート電極１６９およびサイドウォール１７０上を被覆している。しかし、サイドウォール１７０における本体部１７２の周縁が、基部１７１よりも側方に張り出して形成されていることにより、圧縮応力膜１７４は、サイドウォール１７０における基部１７１と対向する部分で分断されるか、または、当該部分で薄膜となる。
【００８０】
この後、圧縮応力膜１７４上に、ＣＶＤ法により、層間絶縁膜１７５が積層される。その結果、図７に示す半導体装置１５１が得られる。
サイドウォール１７０の基部１７１がエッチングされることにより、サイドウォール１７０の本体部１７２の周縁が基部１７１よりも側方に張り出した形状にされた後、半導体層１５２、ゲート電極１６１およびゲート電極１６９上に、ゲート電極１６１にその内側から外側へ向かう方向の圧縮応力を加えるための圧縮応力膜１７４が形成される。これにより、圧縮応力膜１７４は、サイドウォール１７０における基部１７１と対向する部分で分断されるか、または、当該部分で薄膜となる。よって、ＮＭＯＳＦＥＴ１８０のチャネル領域１６５に、ＮＭＯＳＦＥＴ１８０のオン電流を低減させる方向の大きな圧縮応力を加えることなく、ＰＭＯＳＦＥＴ１８１のチャネル領域１５７に、ＰＭＯＳＦＥＴ１８１のオン電流を増加させる方向の十分な圧縮応力を加えることができる。その結果、製造工程数の大幅な増加を招くことなく、ＰＭＯＳＦＥＴ１８１のチャネル領域１５７に適した圧縮応力を加えることができる。
【００８１】
以上、本発明の４つの実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、図３に示す半導体装置５１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置５１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。この場合、図４Ｈに示す工程において、引張り応力膜８０に代えて、圧縮応力が蓄積された圧縮応力膜を形成することにより、図４Ｉに示すアニール処理が行われたときに、ＮＭＯＳＦＥＴのチャネル領域６０に、ＮＭＯＳＦＥＴのオン電流を低減させる方向の大きな圧縮応力を与えることなく、ＰＭＯＳＦＥＴのチャネル領域６５に、ＰＭＯＳＦＥＴのオン電流を増加させる方向の十分な圧縮応力を記憶させることができる。
【００８２】
また、図５に示す半導体装置１０１の各半導体部分の導電型を反転し、圧縮応力膜１２４に代えて、引張り応力が蓄積された引張り応力膜が形成された構成が採用されてもよい。すなわち、半導体装置１０１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であり、半導体層１０２、ゲート電極１１１およびゲート電極１１９上には、ＳｉＮからなり、その外側から内側へ向かう方向の引張り応力が蓄積された引張り応力膜が形成されていてもよい。これにより、ＰＭＯＳＦＥＴのチャネル領域１１５に、ＰＭＯＳＦＥＴのオン電流を低減させる方向の大きな引張り応力を与えることなく、ＮＭＯＳＦＥＴのチャネル領域１０７に、ＮＭＯＳＦＥＴのオン電流を増加させる方向の十分な引張り応力を与えることができる。この場合、図６Ｈに示す工程において、引張り応力膜１３０に代えて、圧縮応力が蓄積された圧縮応力膜を形成することにより、図６Ｉに示すアニール処理が行われたときに、ＮＭＯＳＦＥＴのチャネル領域１０７に、ＮＭＯＳＦＥＴのオン電流を低減させる方向の大きな圧縮応力を与えることなく、ＰＭＯＳＦＥＴのチャネル領域１１５に、ＰＭＯＳＦＥＴのオン電流を増加させる方向の十分な圧縮応力を記憶させることができる。
【００８３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す図解的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す図解的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す図解的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す図解的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す図解的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す図解的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す図解的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す図解的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す図解的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す図解的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す図解的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す図解的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す図解的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す図解的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す図解的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す図解的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す図解的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す図解的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す図解的な断面図である。
【図４Ｌ】図４Ｋの次の工程を示す図解的な断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図６Ａ】図５に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図６Ｂ】図６Ａの次の工程を示す図解的な断面図である。
【図６Ｃ】図６Ｂの次の工程を示す図解的な断面図である。
【図６Ｄ】図６Ｃの次の工程を示す図解的な断面図である。
【図６Ｅ】図６Ｄの次の工程を示す図解的な断面図である。
【図６Ｆ】図６Ｅの次の工程を示す図解的な断面図である。
【図６Ｇ】図６Ｆの次の工程を示す図解的な断面図である。
【図６Ｈ】図６Ｇの次の工程を示す図解的な断面図である。
【図６Ｉ】図６Ｈの次の工程を示す図解的な断面図である。
【図６Ｊ】図６Ｉの次の工程を示す図解的な断面図である。
【図６Ｋ】図６Ｊの次の工程を示す図解的な断面図である。
【図６Ｌ】図６Ｋの次の工程を示す図解的な断面図である。
【図６Ｍ】図６Ｌの次の工程を示す図解的な断面図である。
【図６Ｎ】図６Ｍの次の工程を示す図解的な断面図である。
【図６Ｏ】図６Ｎの次の工程を示す図解的な断面図である。
【図７】本発明の第４の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図８Ａ】図７に示す半導体装置の製造方法を説明するための図解的な断面図である。
【図８Ｂ】図８Ａの次の工程を示す図解的な断面図である。
【図８Ｃ】図８Ｂの次の工程を示す図解的な断面図である。
【図８Ｄ】図８Ｃの次の工程を示す図解的な断面図である。
【図８Ｅ】図８Ｄの次の工程を示す図解的な断面図である。
【図８Ｆ】図８Ｅの次の工程を示す図解的な断面図である。
【図８Ｇ】図８Ｆの次の工程を示す図解的な断面図である。
【図８Ｈ】図８Ｇの次の工程を示す図解的な断面図である。
【図８Ｉ】図８Ｈの次の工程を示す図解的な断面図である。
【図８Ｊ】図８Ｉの次の工程を示す図解的な断面図である。
【符号の説明】
【００８５】
１      半導体装置
２      半導体層
４      ＮＭＯＳＦＥＴ形成領域（第２素子形成領域）
５      ＰＭＯＳＦＥＴ形成領域（第１素子形成領域）
６      素子分離部
１０    ゲート絶縁膜（第１ゲート絶縁膜）
１１    ゲート電極（第１ゲート電極）
１２    サイドウォール（第１サイドウォール）
１３    基部
１４    本体部
１８    ゲート絶縁膜（第２ゲート絶縁膜）
１９    ゲート電極（第２ゲート電極）
２０    サイドウォール（第２サイドウォール）
２１    基部
２２    本体部
２４    引張り応力膜
２５    酸化膜
２６    窒化膜
５１    半導体装置
５２    半導体層
５４    ＮＭＯＳＦＥＴ形成領域（第２素子形成領域）
５５    ＰＭＯＳＦＥＴ形成領域（第１素子形成領域）
５６    素子分離部
６０    ゲート絶縁膜（第１ゲート絶縁膜）
６１    ゲート電極（第１ゲート電極）
６２    サイドウォール（第１サイドウォール）
６３    基部
６４    本体部
６８    ゲート絶縁膜（第２ゲート絶縁膜）
６９    ゲート電極（第２ゲート電極）
７０    サイドウォール（第２サイドウォール）
７１    基部
７２    本体部
７５    酸化膜
７６    窒化膜
８０    引張り応力膜
１０１  半導体装置
１０２  半導体層
１０４  ＮＭＯＳＦＥＴ形成領域（第２素子形成領域）
１０５  ＰＭＯＳＦＥＴ形成領域（第１素子形成領域）
１０６  素子分離部
１１０  ゲート絶縁膜（第１ゲート絶縁膜）
１１１  ゲート電極（第１ゲート電極）
１１２  サイドウォール（第１サイドウォール）
１１３  基部
１１４  本体部
１１８  ゲート絶縁膜（第２ゲート絶縁膜）
１１９  ゲート電極（第２ゲート電極）
１２０  サイドウォール（第２サイドウォール）
１２１  基部
１２２  本体部
１２４  圧縮応力膜
１２５  酸化膜
１２６  窒化膜
１３０  引張り応力膜
１５１  半導体装置
１５２  半導体層
１５４  ＮＭＯＳＦＥＴ形成領域（第２素子形成領域）
１５５  ＰＭＯＳＦＥＴ形成領域（第１素子形成領域）
１５６  素子分離部
１６０  ゲート絶縁膜（第１ゲート絶縁膜）
１６１  ゲート電極（第１ゲート電極）
１６２  サイドウォール（第１サイドウォール）
１６３  基部
１６４  本体部
１６８  ゲート絶縁膜（第２ゲート絶縁膜）
１６９  ゲート電極（第２ゲート電極）
１７０  サイドウォール（第２ゲート電極）
１７１  基部
１７２  本体部
１７４  圧縮応力膜
１７５  酸化膜
１７６  窒化膜
【図１】
2009170523.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図４Ｋ】
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【図４Ｌ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
2009170523.tif 000040
【図６Ｎ】
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【図６Ｏ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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