(57)【要約】【課題】モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリセルＭＣを備えたメモリセルアレイ１０と、モード制御信号ＢＳＴを生成するバースト回路３１と、前記モード制御信号が送信される信号線３４を前記バースト回路と共有するリフレッシュコマンド検出回路３３とを備える制御回路１９とを具備し、前記リフレッシュコマンド検出回路３３は、前記モード制御信号が第１レベルの際に、前記メモリセルアレイにリフレッシュ動作を行う。【選択図】      図２
2009048691.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを備えたメモリセルアレイと、
モード制御信号を生成するバースト回路と、前記モード制御信号が送信される信号線を前記バースト回路と共有するリフレッシュコマンド検出回路とを備える制御回路とを具備し、
前記リフレッシュコマンド検出回路は、前記モード制御信号が第１レベルの際に、前記メモリセルアレイにリフレッシュ動作を行うこと
を特徴とする半導体記憶装置。
【請求項２】
前記バースト回路は、前記モード制御信号が第２レベルの際に、前記メモリセルアレイに通常動作を行うこと
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数の入力バッファを備え、外部から受信した制御信号を前記制御回路へ出力するインターフェイス回路を更に具備すること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、前記モード制御信号が送信される信号線を前記バースト回路と共有する読み出し／書込み制御回路を更に備え、
前記リフレッシュコマンド検出回路は、前記メモリセルアレイに外部リフレッシュ動作を行う外部リフレッシュコマンド検出回路と、前記メモリセルアレイに自己リフレッシュ動作を行う自己リフレッシュコマンド検出回路とを有すること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記バースト回路は、通常動作を開始してから前記通常動作が終了するまでは、前記リフレッシュ動作を行うためのコマンドを受け付けないこと
を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、例えば、疑似ＳＲＡＭ（pseudo SRAM、以下ＰＳＲＡＭと称する）等に適用されるものである。
【背景技術】
【０００２】
ＰＳＲＡＭやＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置では、メモリセルアレイに対して読み出し／書き込み等の通常動作（バースト（Burst）動作）と、自己リフレッシュ（Self Refresh)／外部リフレッシュ（External Refresh）等のリフレッシュ動作が必要である（例えば、特許文献１参照）。そのため、上記通常動作とリフレッシュ動作との動作モードの切り替えが必要となっている。
【０００３】
例えば、ＰＳＲＡＭでは、バースト回路およびリフレッシュコマンド検出回路等の制御回路が、それぞれ上記通常動作およびリフレッシュ動作を行っている。そして、通常動作およびリフレッシュ動作の動作モードの切り替えは、上記バースト回路およびリフレッシュコマンド検出回路に外部から送信される各種のコマンド制御により区別されている。
【０００４】
しかし、この通常動作とリフレッシュ動作とのモード切り替えは、専用のモード切り替えピン（Pin）を設け、このモード切り替えピンからの制御信号の“Ｈ”レベル／“Ｌ”レベルにより区別（通常動作／リフレッシュ動作）する必要があった。そのため、インターフェイスにおけるピンアサインの観点から見ると、モード切り替えを実行する為に、モード切り替えピンは必須のピンとなってしまう。従って、モードの切り替えを行いたい場合には、専用のモード切り替えピンを新たに設けるか、または既存のピンを代用しモード切り替えピンとして使用しなければならなかった。その結果、モード切り替えを行うための専用ピンが必要であるため、ピン数が増大するという問題があった。
【０００５】
上記のように、従来の半導体記憶装置は、モード切り替えを行うための専用ピンが必要であるため、ピン数が増大するという問題があった。
【特許文献１】特開２００６−３４４２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様によれば、複数のメモリセルを備えたメモリセルアレイと、モード制御信号を生成するバースト回路と、前記モード制御信号が送信される信号線を前記バースト回路と共有するリフレッシュコマンド検出回路とを備える制御回路とを具備し、前記リフレッシュコマンド検出回路は、前記モード制御信号が第１レベルの際に、前記メモリセルアレイにリフレッシュ動作を行う半導体記憶装置を提供できる。
【発明の効果】
【０００８】
この発明によれば、モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【０００９】
[概要]  
まず、この発明の概要について、説明する。  
本発明の例では、モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる半導体記憶装置を提案する。
【００１０】
その半導体記憶装置の構成とは、例えば、複数のメモリセルを備えたメモリセルアレイと、モード制御信号を生成するバースト回路と、前記モード制御信号が送信される信号線を前記バースト回路と共有するリフレッシュコマンド検出回路とを備える制御回路とを具備し、前記リフレッシュコマンド検出回路は、前記モード制御信号が第１レベルの際に、前記メモリセルアレイにリフレッシュ動作を行うものである。
【００１１】
このように、上記の構成によれば、外部インターフェイスに設けられた専用のモード切り替えピンの替わりに、バースト回路の内部で生成されるモード制御信号のレベルを切り替えることにより、通常動作（バースト動作）とリフレッシュ動作とを区別することができる。
【００１２】
そのため、モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる。
【００１３】
以下、最良と思われる一実施形態および比較例について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態および比較例では、疑似ＳＲＡＭ（pseudo SRAM、以下ＰＳＲＡＭと称する）を一例に挙げて説明する。
【００１４】
[一実施形態]  
図１乃至図７を用いて、この発明の一実施形態に係る半導体記憶装置を説明する。
【００１５】
＜１．全体構成例（ＰＳＲＡＭ）＞  
まず、図１を用いて、この実施形態に係る半導体記憶装置の全体構成例を説明する。図１は、この実施形態に係るＰＳＲＡＭを示すブロック図である。
【００１６】
図示するように、ＰＳＲＡＭ１は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、カラムセレクタ１３、センスアンプ１４、データ出力バッファ１５、アドレスバッファ１６、アドレスレジスタ１７、インターフェイス回路１８、制御回路１９、及びモードレジスタ２０を備えている。
【００１７】
メモリセルアレイ１０は、マトリクス状に配置された複数のＤＲＡＭ型メモリセルを備えている。図１に示すように各メモリセルＭＣは、セルトランジスタＣＴ及びセルキャパシタＣＣを備えている。セルキャパシタＣＣの一方電極は接地され、他方電極はセルトランジスタＣＴのソースに接続されている。セルトランジスタＣＴのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続される。メモリセルアレイ１０内において、同一列にあるメモリセルＭＣは同一のビット線ＢＬに接続され、同一行にあるメモリセルＭＣは同一のワード線ＷＬに接続される。
【００１８】
ロウデコーダ１１は、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線ＷＬを選択する。そしてデータの読み出し時及び書き込み時に、選択ワード線ＷＬに電圧を印加する。カラムデコーダ１２は、メモリセルアレイ１０のカラム方向を選択する。カラムセレクタ１３は、カラムデコーダ１２の選択動作に基づいてビット線を選択し、読み出し時に、選択ビット線をセンスアンプ１４に接続する。センスアンプ１４は、ロウデコーダ１１及びカラムデコーダ１２によって選択されたメモリセルＭＣから読み出されたデータをセンスして増幅する。データ出力バッファ１５は、センスアンプ１４で増幅された複数ビットの読み出しデータを外部へ出力する。
【００１９】
アドレスバッファ１６は、外部から与えられるアドレス信号を受信し、アドレスレジスタ１７へ出力する。アドレスレジスタ１７は、アドレスバッファ１６から与えられるアドレスに従って、カラムデコーダ１２に対してカラムアドレスＣＡを出力し、ロウデコーダ１１に対してロウアドレスＲＡを出力する。カラムデコーダ１２及びロウデコーダ１１はそれぞれ、カラムアドレスＣＡ及びロウアドレスＲＡに基づいて、ビット線及びワード線の選択動作を行う。
【００２０】
インターフェイス回路１８は、複数の入力バッファ（図示せず）を備え、外部から与えられる制御信号を受信し、制御回路１９へ出力する。制御信号は、例えば、チップイネーブル信号/ＣＥ１（“/”は負論理を示す）である。チップイネーブル信号/ＣＥ１は、ＰＳＲＡＭ１を動作可能とする信号である。
【００２１】
制御回路１９は、インターフェイス回路１８からの制御信号を受け、ＰＳＲＡＭ１全体の動作を制御する。例えば、制御回路１９は、読み出し／書き込み等の通常動作（バースト（Burst）動作）や、自己リフレッシュ（Self Refresh)／外部リフレッシュ（External Refresh）等のリフレッシュ動作を制御する。ここで、上記自己リフレッシュ／外部リフレッシュ等のリフレッシュ動作は、メモリセルＭＣのデータ保持のための動作である。
【００２２】
モードレジスタ２０は、外部からデータおよびアドレスを受信する。そして、データおよびアドレスに応じてアドレスバッファ１６及びデータ出力バッファ１５等を制御する。
【００２３】
＜２．インターフェイス回路および制御回路の構成例＞  
次に、図２を用いて、この実施形態に係るインターフェイス回路１８および制御回路１９の構成例を説明する。
【００２４】
＜２−１．インターフェイス回路＞  
インターフェイス回路１８は、ＰＳＲＡＭ１外部と制御回路１９とのインターフェイスとして働き、複数の入力バッファ（Input Buffer）２１〜２７を備えている。入力バッファ２１〜２７は、外部から送信される制御信号ＣＬＫ等を保持・増幅し、制御回路１９に送信する。
【００２５】
ＣＬＫ入力バッファ２１は、クロックＣＬＫを保持し、バースト回路３１，外部リフレッシュコマンド検出回路３３−１，自己リフレッシュコマンド検出回路３３−２にクロックＣＬＫを送信する。
【００２６】
/ＡＤＶ入力バッファ２２は、/ＡＤＶを保持し、バースト回路３１，読み出し／書込み制御回路３２，外部リフレッシュコマンド検出回路３３−１，自己リフレッシュコマンド検出回路３３−２に/ＡＤＶを送信する。
【００２７】
/ＣＥ１入力バッファ２３は、チップイネーブル信号/ＣＥ１を保持し、バースト回路３１にチップイネーブル信号/ＣＥ１を送信する。
【００２８】
/ＷＥ入力バッファ２４は、ライトネーブル信号/ＷＥを保持し、読み出し／書込み制御回路３２，外部リフレッシュコマンド検出回路３３−１，自己リフレッシュコマンド検出回路３３−２に、ライトネーブル信号/ＷＥを送信する。
【００２９】
/ＯＥ入力バッファ２５は、/ＯＥを保持し、読み出し／書込み制御回路３２に、/ＯＥを送信する。
【００３０】
/ＲＦ入力バッファ２６は、リフレッシュ信号/ＲＦを保持し、外部リフレッシュコマンド検出回路３３−１，自己リフレッシュコマンド検出回路３３−２に、リフレッシュ信号
/ＲＦを送信する。ここで、本例では、バースト回路３１の内部で生成されるモード制御信号ＢＳＴにより、通常動作とリフレッシュ動作とを区別することができる。そのため、かかるモード切り替えを行うために必要であった、ＰＳＲＡＭ１の外部切り替え信号/ＲＦを不使用（×：Don’t Care）とすることができる。そのため、モード切り替えのための専用ピン（/RF）を不使用とすることができ、ピン数を低減することができる。尚、/RF入力バッファ２６からの信号が、リフレッシュコマンド検出回路３３に入力されている。しかし、後述するように、本例では、リフレッシュコマンド検出回路３３おいて関係なく動作する（不使用）。
【００３１】
Byte入力バッファ２７は、バイト信号Ｂ１−Ｂ４を保持し、外部リフレッシュコマンド検出回路３３−１，自己リフレッシュコマンド検出回路３３−２に、バイト信号Ｂ１−Ｂ４を送信する。
【００３２】
ここで、上記各制御信号の説明は、以下の通りである。  
ＣＬＫ（クロック）は、外部ピン（CLK）からの信号である。  
/ＡＤＶ信号は、外部ピン（/ADV）からの信号である。  
/ＣＥ１（チップイネーブル信号）は、外部ピン（/CE1）からの信号であって、ＰＳＲＡＭ１を動作可能とする信号である。  
/ＷＥ信号（ライトイネーブル信号）は、外部ピン（/WE）からの信号である。  
/ＯＥ信号（アウトプットネーブル信号）は、外部ピン（/OE）からの信号である。  
/ＲＦ信号（リフレッシュ信号）は、外部ピン（/RF）からの信号である。  
Ｂ１−Ｂ４（バイト信号）は、外部ピン（B1-B4）からの信号である。  
尚、後述するが、制御回路１９は、外部ピン（/ADV）から入力された同相信号であるbＡＤＶ（“b”内部）信号等により動作する。
【００３３】
＜２−２．制御回路１９＞  
制御回路１９は、バースト回路３１，読み出し／書込み制御回路３２，リフレッシュコマンド検出回路３３，外部／自己リフレッシュ選択回路３５，自己リフレッシュパルス発生回路３６，リフレッシュアドレスカウンタ回路３７，リフレッシュ時間回路３８，リードレイテンシ制御回路３９，リフレッシュコマンド検出回路４０，およびリフレッシュ可能回路４１を備えている。
【００３４】
バースト（ＢＳＴ）回路３１は、インターフェイス回路１８から送信される制御信号のコマンド制御により、メモリセルアレイに対して読み出し／書き込み等の通常動作（バースト（Burst）動作）の制御を行う。
【００３５】
読み出し／書込み制御（Read/Write Control）回路３２は、バースト回路３１と信号線３４を共有し、信号線３４から送信されるモード制御信号ＢＳＴまたはインターフェイス回路１８から送信される制御信号のコマンド制御により、メモリセルアレイに対して読み出しまたは書込みを行う信号を生成する。
【００３６】
リフレッシュコマンド検出回路３３は、外部リフレッシュコマンド検出回路３３−１および自己リフレッシュコマンド検出回路３３−２により構成されている。外部リフレッシュコマンド検出（External Refresh Command Detector）回路３３−１は、バースト回路３１と信号線３４を共有し、信号線３４から送信されるモード制御信号ＢＳＴまたはインターフェイス回路１８から送信される制御信号のコマンド制御により、メモリセルアレイに対してリフレッシュを行う信号を生成する。
【００３７】
自己リフレッシュコマンド検出（Self Refresh Command Detector）回路３３−２は、バースト回路３１と信号線３４を共有し、信号線３４から送信されるモード制御信号ＢＳＴまたはインターフェイス回路１８から送信される制御信号のコマンド制御により、メモリセルアレイに対してリフレッシュを行う信号を生成する。
【００３８】
外部／自己リフレッシュ選択（External / Self Refresh Selector）回路３５は、外部または自己リフレッシュのいずれかを選択する。外部／自己リフレッシュ選択回路３５の入力は外部／自己リフレッシュコマンド検出回路３３−１，３３−２に接続され、出力は自己リフレッシュパルス発生回路３６およびリードレイテンシ制御回路３９に接続されている。
【００３９】
自己リフレッシュパルス発生（Self Refresh Pules Generator）回路３６は、所定のリフレッシュパルスを発生する。即ち、自己リフレッシュパルス発生回路３６は、外部リフレッシュモード（External Refresh Mode）時は、リフレッシュ時間（Refresh Time）回路３８を用いず１回のみ、所定のパルスを発生する。一方、自己リフレッシュパルス発生回路３６は、自己リフレッシュモード（Self Refresh Mode）時は、リフレッシュ時間回路３８を用い、外部リフレッシュモードに切替えるまで、自己パルスを発生する。
【００４０】
リフレッシュアドレスカウンタ（Refresh Address Counter）回路３７は、入出力がリフレッシュ時間回路３８に接続され、所定のリフレッシュアドレスをカウントする。
【００４１】
リフレッシュ時間（Refresh Address）回路３８は、メモリセルアレイがリフレッシュされたときからの所定の時間をカウントし、結果を自己リフレッシュパルス発生回路３６に出力する。
【００４２】
リードレイテンシ制御（Read Latency Control）回路３９は、外部／自己リフレッシュ選択回路３５の出力に応じ、メモリセルアレイに対する読み出しのタイミング（Read Latency）を制御する。より具体的には、外部／自己リフレッシュ選択回路３５の出力に応じて、リードレイテンシのシフト量等を決定する。
【００４３】
リフレッシュコマンド検出（Refresh Command Detector）回路４０は、自己リフレッシュパルス発生回路３６からの出力を検出する。
【００４４】
リフレッシュ可能（Refresh Enable）回路４１は、リフレッシュコマンド検出回路４０の出力を受け、リフレッシュ動作が可能か否かを決定する。
【００４５】
＜３．リフレッシュコマンド検出回路の構成例＞  
次に、図３および図４を用いて、この実施形態に係るリフレッシュコマンド検出回路３３−１，３３−２の構成例を説明する。
【００４６】
＜３−１．外部リフレッシュコマンド検出回路の構成例＞  
まず、図３を用いて、外部リフレッシュコマンド検出回路３３−１の構成例を説明する。  
外部リフレッシュコマンド検出回路３３−１は、複数のインバータ，ＮＡＮＤゲート，ＮＯＲゲート，およびDalay回路により構成されている。
【００４７】
インバータ４２の入力にはbＷＥ（内部ライトイネーブル）信号が入力され、出力はＮＡＮＤゲート４６の入力に接続されている。ここで、“b（内部）”とはインタフェイス回路１８内部で生成した信号の意味である。
【００４８】
インバータ４３の入力にはＭＲＢＳＴ（相補的モード制御信号）が入力され、出力はＮＯＲゲート４７の入力に接続されている。このＭＲＢＳＴは、モードレジスタ２０からの信号である。
【００４９】
ＮＡＮＤゲート４４の入力はｂＲＦ信号およびＴＭＦＢＲＦ信号が入力され、出力はＮＡＮＤゲート４８の入力に接続されている。尚、上記ｂＲＦ信号は、外部ピン（/RF）からの同相信号であって、コマンドまたは通常動作を判別するための信号であるが、本例では不使用の信号である。
【００５０】
ＮＡＮＤゲート４５の入力にはｂＢ１〜ｂＢ４信号（不使用）が入力され、出力はＮＡＮＤゲート４９の入力に接続されている。
【００５１】
ＮＡＮＤゲート４６の入力はさらにｂＡＤＶ信号が入力され、出力はDelay回路５１の入力に接続されている。
【００５２】
ＮＯＲゲート４７の入力はＢＳＴ（モード制御信号）およびインバータ４３の出力に接続され、出力はＮＡＮＤゲート４６の入力に接続されている。上記モード制御信号ＢＳＴは、バースト回路３１の内部で生成され信号線３４により送信されたモード制御信号である。
【００５３】
ＮＡＮＤゲート４８の入力はＮＡＮＤゲート４９の出力にさらに接続され、出力はインバータ５０の入力に接続されている。
【００５４】
ＮＡＮＤゲート４９の入力はＴＭＦＢＹＴ信号が入力されている。
【００５５】
インバータ５０の出力はＮＡＮＤゲート４６の入力に接続されている。
【００５６】
Delay回路５１の出力はＮＯＲゲート５４の入力に接続されている。
【００５７】
インバータ５２の入力はＣＨＲＤＹ信号が入力され、出力はＮＯＲゲート５３の入力に接続されている。
【００５８】
ＮＯＲゲート５３の入力はＲＥＦＥＮＢ信号がさらに入力され、ＮＯＲゲート５６とフリップフロップ（ＦＦ）接続されている。
【００５９】
ＮＯＲゲート５４の入力はＮＯＲゲート５５の出力にさらに接続され、出力はＮＯＲゲート５６の入力に接続されている。
【００６０】
ＮＯＲゲート５５の入力は、ＣＰ信号およびＴＭＥＴＲＥＦＸ信号に接続されている。尚、ＣＰ信号は、外部ピン（CLK）のH Edgeを受け、クロックＣＬＫに同期して生成される内部パルス信号である。
【００６１】
インバータ５７の入力はＮＯＲゲート５６の出力に接続され、出力としてＥＤ５信号を出力する。
【００６２】
ＮＡＮＤゲート５８の入力はＥＤ５信号およびインバータ６２の出力に接続され、出力はインバータ６３の入力に接続されている。
【００６３】
インバータ５９，６１，６２，およびDelay回路６０は、ＥＤ５信号とＮＡＮＤゲート５８の入力との間に直列に接続され、遅延回路を構成している。
【００６４】
インバータ６３，６４，６５は、ＮＡＮＤゲート５８の出力とリフレッシュ回路３３−１の出力端子との間に直列に接続され、出力としてＥＸＴＤＴＣ信号を出力する。
【００６５】
尚、インターフェイス回路１８からの信号は、bＷＥ，bＡＤＶ，bＲＦ、およびbＢ１〜bＢ４である。バースト回路３１からの信号は、モード切り替え信号ＢＳＴである。モードレジスタ２０からの信号は、ＭＲＢＳＴである。また、“ＴＭ”で始まる信号（ＴＭＦＢＲＦ，ＴＭＦＢＹＴ，ＴＭＥＴＲＥＦＸ）は、図示しないテスト（TEST）回路からの信号である。さらに、不使用とは、この回路３３−１を動作させる上で関係がない、という意味である。
【００６６】
上記のように、この外部リフレッシュコマンド検出回路３３−１は、bＷＥ/bＡＤＶ/ＢＳＴの信号とＣＰ信号で制御されている。また、bＲＦ/bＢ１-bＢ４の信号は入力されているが、動作には関係ない（不使用）なロジック（Logic）となるように構成されている。
【００６７】
＜３−２．自己リフレッシュコマンド検出回路の構成例＞  
次に、図４を用いて、自己リフレッシュコマンド検出回路３３−２をする。  
図示するように、自己リフレッシュコマンド検出回路３３−２は、上記インバータ４２を備えていない点で、外部リフレッシュコマンド検出回路３３−１と相違している。そのため、ＮＡＮＤゲート４６の入力には、インバータ４２を介さず、bＷＥ（内部ライトイネーブル信号）が直接入力されている。
【００６８】
その他の構成は、外部リフレッシュコマンド検出回路３３−１と同様である。
【００６９】
＜４．動作モード＞  
次に、図５乃至図７を用いて、動作モードについて説明する。
【００７０】
＜４−１．動作モードの真理値＞  
まず、図５を用いて、動作モードの真理値について説明する。図５に示すような真理値により、通常動作（Read, Write）またはリフレッシュ動作（External Refresh, Self Refresh Enable）を実行している。
【００７１】
図示するように、通常動作またはリフレッシュ動作のモード切り替えは、バースト回路３１から生成された内部信号であるモード制御信号ＢＳＴの“Ｈ”レベルまたは“Ｌ”レベルにより区別されている。
【００７２】
そのため、かかるモード切り替えを行うために必要であった、ＰＳＲＡＭ１の外部切り替え信号／ＲＦを不使用（×：Don’t Care）とすることができる。結果、モード切り替えを行うための外部の専用ピン（/RF）を不要とすることができ、ピン数を低減することができる。
【００７３】
＜４−２．外部リフレッシュ動作＞  
続いて、図６を用いて、外部リフレッシュ動作について説明する。  
図中の破線で囲って示すタイミングで、外部リフレッシュコマンド検出回路３３−１が図５中のコマンドを受け取ると、メモリセルアレイ１０に対してリフレッシュを行う。
【００７４】
即ち、外部ピン側のコマンド成立条件は、クロックＣＬＫ２が“Ｈ”のタイミング（CLK=↑）で、/ＡＤＶ信号“Ｈ”レベル（/ADV=H），/ＣＥ１信号“Ｌ”レベル（/CE1=L），/ＷＥ信号“Ｌ”レベル（/WE=L）である。
【００７５】
加えて、内部信号側のコマンド成立条件は、内部パルスＣＰ２が“Ｈ”のタイミング（CP=↑）で、内部bＡＤＶ信号“Ｈ”レベル（bADV=H），ＢＳＴ信号“Ｌ”レベル（BST=L），内部bＷＥ信号“Ｌ”レベル（bWE=L）である。出力のＥＸＴＤＴＣ信号は“Ｈ”パルスをだす。自己リフレッシュコマンド検出回路３３−２のＳＬＦＤＴＣ信号は、“Ｌ”レベル（SLFDTC=L）のままである。
【００７６】
このように、外部リフレッシュ動作を行う場合であっても、外部ピン/RFおよび/OEを不使用（Don’t Care）とすることができる。
【００７７】
＜４−３．自己リフレッシュモード動作＞  
続いて、図７を用いて、自己リフレッシュモード動作について説明する。  
図中の破線で囲って示すタイミングで、自己リフレッシュコマンド検出回路３３−２が図５中のコマンドを受け取ると、自己リフレッシュモード動作に入る。リフレッシュ時間回路３８によって、メモリセルアレイ１０に対してリフレッシュを行う。
【００７８】
即ち、外部ピン側のコマンド成立条件は、クロックＣＬＫ２が“Ｈ”のタイミング（CLK=↑）で、/ＡＤＶ信号“Ｈ”レベル（/ADV=H），/ＣＥ１信号“Ｌ”レベル（/CE1=L），/ＷＥ信号“Ｈ”レベル（/WE=H）である。
【００７９】
加えて、内部信号側のコマンド成立条件は、内部パルスＣＰ２が“Ｈ”のタイミング（CP=↑）で、内部bＡＤＶ信号“Ｈ”レベル（bADV=H），ＢＳＴ信号“Ｌ”レベル（BST=L），内部bＷＥ信号“Ｈ”レベル（bWE= H）である。出力のＳＬＦＤＴＣ信号は“Ｈ”パルスをだす。外部リフレッシュコマンド検出回路３３−１のＥＸＴＤＴＣ信号は、“Ｌ”レベル（EXTDTC=L）のままである。
【００８０】
このように、自己リフレッシュ動作を行う場合であっても、外部ピン/RFおよび/OEを不使用（Don’t Care）とすることができる。
【００８１】
＜４−４．通常動作（Burst Mode）＞  
続いて、通常動作について説明する。  
動作波形の図示は省略するが、読み出し／書込み制御回路３２が図５中のコマンドを受け取ると、メモリセルアレイ１０に対して読み出し制御または書込み制御を行う。
【００８２】
ここで、外部ピン側のコマンド成立条件は、外部ピン/RFは不使用である点で共通するが、外部ピン/OEと/WEの“Ｈ”レベルまたは“Ｌ”レベルにより、読み出しまたは書込み制御を区別する点で、上記リフレッシュ動作と相違する。
【００８３】
加えて、内部信号側のコマンド成立条件は、ＢＳＴ信号（切り替え制御信号）を“Ｈ”レベル（BST=H）とすることで、上記リフレッシュ動作とモード切り替えを行う。
【００８４】
ここで、この通常動作の際にバースト回路３１で生成されるＢＳＴ信号は、/ＡＤＶ信号“Ｌ”（/ADV↓）の後、最初の外部クロックＣＬＫ“Ｈ”（CLK↑）を受けることで、出力（L⇒H）される。それと共に、ＢＳＴ信号は、ＢＳＴ信号“Ｈ”（BST＝H）状態以後、回路動作が通常動作（Burstモード）に入ったことを決定する信号である。この通常動作（Burst動作）中のコマンド動作は、禁止（コマンド動作不可）されており、コマンド動作の要求は、通常動作に入る前（BST=L）のみに許される。即ち、バースト回路３１は、通常動作を開始してから通常動作が終了するまでは、リフレッシュ動作を行うためのコマンドを受け付けない。
【００８５】
このように、バースト回路３１内部で生成されるＢＳＴ信号のレベルを切り替えること（L⇒H）によって、リフレッシュ動作または通常動作の切り替えを行うことができる。このように、Chip内部で生成されるBST信号を利用する事で、外部ピン/RFは不使用とすることができる。
【００８６】
＜５．この実施形態に係る効果＞  
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。
【００８７】
（１）モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる。
【００８８】
この実施形態に係るＰＳＲＡＭ１は、複数のメモリセルＭＣを備えたメモリセルアレイ１０と、モード制御信号ＢＳＴを生成するバースト回路３１と、モード制御信号ＢＳＴが送信される信号線３４をバースト回路３１と共有するリフレッシュコマンド検出回路３３とを備える制御回路１９とを具備する。さらに、リフレッシュコマンド検出回路３３は、モード制御信号ＢＳＴが第１レベル（“Ｌ”レベル）の際に、メモリセルアレイ１０にリフレッシュ動作を行う。
【００８９】
このように、上記の構成によれば、専用のモード切り替えピンの替わりに、バースト回路３１の内部で生成されるモード制御信号ＢＳＴにより、通常動作とリフレッシュ動作とを区別することができる。そのため、従来では、かかるモード切り替えを行うために必要であった、ＰＳＲＡＭ１の外部切り替え信号を不使用（×：Don’t Care）とすることができる。
【００９０】
その結果、モード切り替えを行うための専用ピンを不要にでき、ピン数を低減できる。例えば、本例の場合、モード切り替えを行うための専用ピン/RFを不要にすることができるため、少なくともピン数を１つ低減することができる。従って、モードの切り替えを行いたい場合であっても、専用のモード切り替えピンを新たに設けることや、既存のピンを代用しモード切り替えピンとして使用する必要もない。
【００９１】
また、ＰＳＲＡＭ１のチップユーザーとしては、新たに専用ピンを設けられない様な場合であっても、モード切り替えを行うための専用ピン（例えば、/RFピン）を不要とすることができるため、その他外部ピンを犠牲（不使用）にして/RFピンに割り当てる等の使用制限が生じることもない点でメリットがある。
【００９２】
（２）ＰＳＲＡＭ１チップの小型化に対して有利である。  
上記のように、この実施形態に係る半導体記憶装置によれば、ピン数を低減することができる。そのため、ＰＳＲＡＭ１チップの小型化に対して有利である。
【００９３】
上記（１），（２）に示したように、ピン数を低減できることは、ピンアサインの観点からメリットが多い。
【００９４】
［比較例（モード切り替えピンを有する一例）］
次に、上記実施形態に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について、図８乃至図１２を用いて説明する。この比較例に係る半導体記憶装置は、モード切り替えを行うための専用ピン/RFを有し、これをモード切り替えの際に必要とするＰＳＲＡＭの一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９５】
＜インターフェイス回路および制御回路の構成例＞  
まず、図８を用いて、比較例に係るインターフェイス回路１８および制御回路１９の構成例について説明する。
【００９６】
図示するように、比較例に係る半導体記憶装置は、モード切り替えを行うための専用ピン/RFを有し、これをモード切り替えの際に必要とする。
【００９７】
バースト回路３１からの配線３４は、読み出し/書込み制御回路３２とを接続しており、リフレッシュコマンド検出回路３３とは接続がされていない点で上記実施形態と相違している。
【００９８】
そのため、自己リフレッシュ、外部リフレッシュ、通常動作の切り替えにおけるコマンド制御には、外部からの/ＲＦ信号が必要である。
【００９９】
＜動作モード＞
次に、図９乃至図１２を用いて、比較例に係る動作モードについて説明する。
【０１００】
本比較例に係る半導体記憶装置の各ピンの動作モード（Operation Mode）の真理値は、図９のように示される。
【０１０１】
図９中に囲って示すように、通常動作とリフレッシュ動作との切り替えをするためには、外部の/RFピンの“Ｌ”レベル／“Ｈ”レベルにより、区別（リフレッシュ・コマンド/通常動作）している。
【０１０２】
＜外部リフレッシュ動作＞
続いて、図１０を用いて、比較例に係る外部リフレッシュ動作について説明する。  
図示するように、外部ピン側のコマンド成立条件が、クロックＣＬＫ２が“Ｈ”のタイミング（CLK=↑）で、/ＲＦ信号“Ｌ”レベル（/RF=L）である点で、上記実施形態と相違している。
【０１０３】
加えて、内部信号側のコマンド成立条件が、内部パルスＣＰ２が“Ｈ”のタイミング（CP=↑）で、内部bＲＦ信号“Ｌ”レベル（bRF=L）である点で、上記実施形態と相違している。
【０１０４】
そのため、比較例においては、外部リフレッシュ動作を行う場合には、外部ピン/RFを不使用（Don’t Care）とすることができない。
【０１０５】
＜自己リフレッシュモード動作＞
続いて、図１１を用いて、比較例に係る自己リフレッシュモード動作について説明する。  
図示するように、外部ピン側のコマンド成立条件が、クロックＣＬＫ２が“Ｈ”のタイミング（CLK=↑）で、/ＲＦ信号“Ｌ”レベル（/RF=L）である点で、上記実施形態と相違している。
【０１０６】
加えて、内部信号側のコマンド成立条件が、内部パルスＣＰ２が“Ｈ”のタイミング（CP=↑）で、内部bＲＦ信号“Ｌ”レベル（bRF=L）である点で、上記実施形態と相違している。
【０１０７】
そのため、比較例においては、自己リフレッシュ動作を行う場合には、外部ピン/RFを不使用（Don’t Care）とすることができない。
【０１０８】
＜書込み動作＞
続いて、図１２を用いて、比較例に係る書込み動作について説明する。  
図示するように、外部ピン側のコマンド成立条件が、クロックＣＬＫ２が“Ｈ”のタイミング（CLK=↑）で、/ＲＦ信号“Ｈ”レベル（/RF= H）である点で、上記実施形態と
相違している。
【０１０９】
上記に説明したように、比較例に係る半導体記憶装置では、通常動作とリフレッシュ動作とのモード切り替えに際し、専用のモード切り替えピン（/RF）を設け、このモード切り替えピン（/RF）からの制御信号の“Ｈ”レベル／“Ｌ”レベルにより区別
（通常動作／リフレッシュ動作）する必要がある。そのため、外部インターフェイスにおけるピンアサインの観点から見ると、モード切り替えを実行する為に、モード切り替えピン（/RF）は必須のピンとなってしまう。従って、モードの切り替えを行いたい場合には、専用のモード切り替えピン（/RF）を新たに設けるか、または既存のピンを代用しモード切り替えピン（/RF）として使用しなければならない。その結果、モード切り替えを行うための専用ピン（/RF）が必要であるため、ピン数が増大する。
【０１１０】
以上、実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１１】
【図１】この発明の一実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】一実施形態に係るインタフェイス回路および制御回路の構成例を示すブロック図。
【図３】一実施形態に係る外部リフレッシュコマンド検出回路を示す回路図。
【図４】一実施形態に係る自己リフレッシュコマンド検出回路を示す回路図。
【図５】一実施形態に係る半導体記憶装置の動作モードの真理値を示す図。
【図６】一実施形態に係る外部リフレッシュの動作波形を示す図。
【図７】一実施形態に係る自己リフレッシュの動作波形を示す図。
【図８】比較例に係るインタフェイス回路および制御回路の構成例を示すブロック図。
【図９】比較例に係る半導体記憶装置の動作モードの真理値を示す図。
【図１０】比較例に係る外部リフレッシュの動作波形を示す図。
【図１１】比較例に係る自己リフレッシュの動作波形を示す図。
【図１２】比較例に係る書込みの動作波形を示す図。
【符号の説明】
【０１１２】
１…ＰＳＲＡＭ、１０…メモリセルアレイ、１２…カラムデコーダ、１３…カラムセレクタ、１４…センスアンプ、１５…データ出力バッファ、１６…アドレスバッファ、１７…アドレスレジスタ、１８…インターフェイス回路、１９…制御回路、２０…モードレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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