(57)【要約】【課題】単一のセルのレイアウトの定義であっても、デザインレイヤーの垂直方向に対して様々な配置の形態を実現することのできる半導体集積回路の設計装置、方法及びプログラムを提供する。【解決手段】半導体集積回路の設計装置１は、デザインテクノロジ情報を有するテクノロジライブラリ２０、セル情報を有するセルライブラリ３０及び接続情報を有するネットリスト４０とを備える。配置処理部１１は半導体集積回路内でのセルの配置を決定してセル配置情報を出力する。レイヤー変換処理部１２はセル配置情報に基づいてセルレイヤーを半導体集積回路の各層を示すデザインレイヤーに対応させて変換する。配線処理部１３は半導体集積回路内での配置が決定されたセル同士を接続する配線を決定して配線情報として出力する。デザインレイアウト情報記憶装置５０はセル配置情報及び配線情報からなるデザインレイアウト情報を保存する。【選択図】図２
2009086829.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義したデザインテクノロジ情報を有するテクノロジライブラリと、
前記半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合であるセル情報を有するセルライブラリと、
前記半導体集積回路内に配置される前記セル及び前記セル同士の接続関係を定義した接続情報を有するネットリストと、
前記接続情報により接続関係が定義された前記セルの前記セル情報を読み出し、前記半導体集積回路内での前記セルの配置を決定してセル配置情報を出力する配置処理部と、
前記セル配置情報に基づいて前記セルレイヤーを前記半導体集積回路の各層を示す前記デザインレイヤーに対応させて変換するレイヤー変換処理部と、
前記半導体集積回路内での配置が決定された前記セル同士を接続する配線を決定して配線情報として出力する配線処理部と、
前記セル配置情報及び前記配線情報からなるデザインレイアウト情報を保存するデザインレイアウト情報記憶装置と
を備えることを特徴とする半導体集積回路の設計装置。
【請求項２】
前記レイヤー変換処理部は前記セルレイヤーと前記デザインレイヤーとを一対多に対応させることを特徴とする請求項１記載の半導体集積回路の設計装置。
【請求項３】
前記セルレイヤーと前記デザインレイヤーとの対応関係を示すテーブルを格納する対応関係記憶装置を更に備えることを特徴とする請求項１又は２記載の半導体集積回路の設計装置。
【請求項４】
半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義したデザインテクノロジ情報をテクノロジライブラリから取得するステップと、
前記半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合であるセル情報をセルライブラリから取得するステップと、
前記半導体集積回路内に配置される前記セル及び前記セル同士の接続関係を定義した接続情報をネットリストから取得するステップと、
前記接続情報により接続関係が定義された前記セルの前記セル情報を読み出し、前記半導体集積回路内での前記セルの配置を決定してセル配置情報を出力するステップと、
前記セル配置情報に基づいて前記セルレイヤーを前記半導体集積回路の各層を示す前記デザインレイヤーに対応させて変換するステップと、
前記半導体集積回路内での配置が決定された前記セル同士を接続する配線を決定して配線情報として出力するステップと、
前記セル配置情報及び前記配線情報からなるデザインレイアウト情報をデザインレイアウト情報記憶装置に保存するステップと
を備えることを特徴とする半導体集積回路の設計方法。
【請求項５】
半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義したデザインテクノロジ情報をテクノロジライブラリから取得するステップと、
前記半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合であるセル情報をセルライブラリから取得するステップと、
前記半導体集積回路内に配置される前記セル及び前記セル同士の接続関係を定義した接続情報をネットリストから取得するステップと、
前記接続情報により接続関係が定義された前記セルの前記セル情報を読み出し、前記半導体集積回路内での前記セルの配置を決定してセル配置情報を出力するステップと、
前記セル配置情報に基づいて前記セルレイヤーを前記半導体集積回路の各層を示す前記デザインレイヤーに対応させて変換するステップと、
前記半導体集積回路内での配置が決定された前記セル同士を接続する配線を決定して配線情報として出力するステップと、
前記セル配置情報及び前記配線情報からなるデザインレイアウト情報をデザインレイアウト情報記憶装置に保存するステップと
をコンピュータに実行させるように構成されたことを特徴とする半導体集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関し、特にセルを配置することにより半導体集積回路を設計する半導体集積回路の設計装置、半導体集積回路の設計方法及び半導体集積回路の設計プログラムに関するものである。
【背景技術】
【０００２】
半導体集積回路のレイアウト設計においては、半導体集積回路を構成する部品となるセルをあらかじめ定義しておき、これを様々に配置することにより半導体集積回路のレイアウトを表現する方法が広く用いられている（特許文献１参照）。
【０００３】
一般的に、半導体集積回路のレイアウトは複数のデザインレイヤーによって表現される。また、集積回路のレイアウト設計で用いるためのセル定義の表現方法として、例えばLEF(Library Exchange Format)のように、各セルについてレイヤー毎に図形情報を記述し、セル内のレイアウトパターンをあらわす方法が広く用いられている。現在市販されている半導体集積回路のレイアウト設計用ソフトウエアでは、この半導体集積回路のレイアウトを表現するデザインレイヤーとセルのレイアウトを表現するレイヤーとは各々一対一で対応している。
【０００４】
セルとして定義されたレイアウトパターンは、半導体集積回路のレイアウトを表現するデザインレイヤーの平面方向に対しては任意の位置および向きに配置することができる。しかし、レイアウトが定義された一つのセルは、ある一つの半導体集積回路のデザインレイヤーの平面方向にしか自由に配置することはできず、レイヤー平面に対して垂直な方向について、セルを自由に配置することができなかった。このため、同一のレイアウトを有するセルであっても、半導体集積回路のデザインレイヤーの平面に対して垂直な方向に複数の配置形態を実現したい場合は、配置したいレイヤー毎に別個にセルのレイアウトを定義する必要があった。また、配置したいレイヤー毎のセルの定義が存在しない場合、自動レイアウト設計ソフトウエアが、レイヤー平面に対して垂直な方向に対して複数の配置の形態の中から最適なものを選択することが出来なかった。
【特許文献１】特開２００３−２８１２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、単一のセルのレイアウトの定義であっても、デザインレイヤーの垂直方向に対して様々な配置の形態を実現することのできる半導体集積回路の設計装置、半導体集積回路の設計方法及び半導体集積回路の設計プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体集積回路の設計装置は、半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義したデザインテクノロジ情報を有するテクノロジライブラリと、前記半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合であるセル情報を有するセルライブラリと、前記半導体集積回路内に配置される前記セル及び前記セル同士の接続関係を定義した接続情報を有するネットリストと、前記接続情報により接続関係が定義された前記セルの前記セル情報を読み出し、前記半導体集積回路内での前記セルの配置を決定してセル配置情報を出力する配置処理部と、前記セル配置情報に基づいて前記セルレイヤーを前記半導体集積回路の各層を示す前記デザインレイヤーに対応させて変換するレイヤー変換処理部と、前記半導体集積回路内での配置が決定された前記セル同士を接続する配線を決定して配線情報として出力する配線処理部と、前記セル配置情報及び前記配線情報からなるデザインレイアウト情報を保存するデザインレイアウト情報記憶装置とを備えることを特徴とする。
【０００７】
本発明の一態様に係る半導体集積回路の設計方法は、半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義したデザインテクノロジ情報をテクノロジライブラリから取得するステップと、前記半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合であるセル情報をセルライブラリから取得するステップと、前記半導体集積回路内に配置される前記セル及び前記セル同士の接続関係を定義した接続情報をネットリストから取得するステップと、前記接続情報により接続関係が定義された前記セルの前記セル情報を読み出し、前記半導体集積回路内での前記セルの配置を決定してセル配置情報を出力するステップと、前記セル配置情報に基づいて前記セルレイヤーを前記半導体集積回路の各層を示す前記デザインレイヤーに対応させて変換するステップと、前記半導体集積回路内での配置が決定された前記セル同士を接続する配線を決定して配線情報として出力するステップと、前記セル配置情報及び前記配線情報からなるデザインレイアウト情報をデザインレイアウト情報記憶装置に保存するステップとを備えることを特徴とする。
【０００８】
本発明の一態様に係る半導体集積回路の設計プログラムは、半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義したデザインテクノロジ情報をテクノロジライブラリから取得するステップと、前記半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合であるセル情報をセルライブラリから取得するステップと、前記半導体集積回路内に配置される前記セル及び前記セル同士の接続関係を定義した接続情報をネットリストから取得するステップと、前記接続情報により接続関係が定義された前記セルの前記セル情報を読み出し、前記半導体集積回路内での前記セルの配置を決定してセル配置情報を出力するステップと、前記セル配置情報に基づいて前記セルレイヤーを前記半導体集積回路の各層を示す前記デザインレイヤーに対応させて変換するステップと、前記半導体集積回路内での配置が決定された前記セル同士を接続する配線を決定して配線情報として出力するステップと、前記セル配置情報及び前記配線情報からなるデザインレイアウト情報をデザインレイアウト情報記憶装置に保存するステップとをコンピュータに実行させるように構成されたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、単一のセルのレイアウトの定義であっても、デザインレイヤーの垂直方向に対して様々な配置の形態を実現することのできる半導体集積回路の設計装置、半導体集積回路の設計方法及び半導体集積回路の設計プログラムを提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の第１の実施の形態について、添付した図面を参照して説明する。図１は、本実施の形態に係る半導体集積回路の設計装置の全体構成を示す図である。本実施の形態に係る半導体集積回路の設計装置１は、コンピュータ本体２、入力装置７及び表示装置８を備えて構成されている。
【００１１】
コンピュータ本体２は、例えばＣＰＵ３、ＨＤＤ４、ＲＯＭ５、ＲＡＭ６等から構成される。ＣＰＵ３は入力装置７からの指示に基づき、ＨＤＤ４、ＲＯＭ５及びＲＡＭ６に格納された各種情報及び半導体集積回路の設計プログラムに従って、半導体集積回路の設計及び設計結果の表示処理等を実行する。ＨＤＤ４は、半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義したデザインテクノロジ情報、半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合であるセル情報、半導体集積回路内に配置されるセル及びセル同士の接続関係を定義した接続情報等が格納される記録媒体である。ＲＯＭ５には、半導体集積回路の設計プログラムが格納されている。ＲＯＭ５に各種情報等が格納されていてもよい。ＲＡＭ６は、半導体集積回路の設計処理のワーク領域を提供する他、各種プログラムを格納することもできる。
【００１２】
入力装置７は例えばキーボードやマウスなどの情報入力装置によって構成され、各種の命令や情報を入力するために用いられる。表示装置８は例えばＬＣＤ（液晶表示装置）等の表示装置によって構成され、各種の情報を表示するために用いられる。Ｉ／Ｆ９はコンピュータ本体２、入力装置７及び表示装置８を接続する。
【００１３】
図２は、本実施の形態に係る半導体集積回路の設計装置１のコンピュータ本体２の機能を示すブロック図である。図２に示すように、半導体集積回路の設計装置１のＣＰＵ３及びＲＡＭ６等は、配置処理部１１、レイヤー変換処理部１２及び配線処理部１３からなる処理装置１０を構成する。また、ＨＤＤ４及びＲＯＭ５等はテクノロジライブラリ２０、セルライブラリ３０、ネットリスト４０、デザインレイアウト情報記憶装置５０、対応関係記憶装置６０を構成する。
【００１４】
テクノロジライブラリ２０には、デザインテクノロジ情報が格納されている。図３はデザインテクノロジ情報の一例を示す説明図である。デザインテクノロジ情報は、設計する半導体集積回路の各層を示すデザインレイヤー毎のデザインルールをそれぞれ定義している。図３に示すように、半導体集積回路の基板、コンタクト、金属配線、ヴィア等の各要素が形成される層毎にＢｕｌｋ、Ｃｏｎｔａｃｔ、Ｍｅｔａｌ、Ｖｉａ等のデザインレイヤーが規定されている。デザインテクノロジ情報は、デザインレイヤーのそれぞれの層に形成されるコンタクト、金属配線、ヴィア等のとり得る幅や間隔等のデザインルールについて定義する。
【００１５】
セルライブラリ３０には、セル情報が格納されている。図４はセル情報の一例を示す説明図である。セル情報は、半導体集積回路に配置され得るセルの各層のレイアウトをそれぞれ定義したセルレイヤーの集合である。図４に示すように、本実施の形態において半導体集積回路に配置され得るセルの各層毎のレイアウトは、それぞれデザインレイヤーとは異なるセルレイヤーにより定義されている。セル情報は、セルレイヤー毎にレイアウト図形が定義されたセルレイヤーの集合である。一つのセル情報は、一つのトランジスタやキャパシタ又はＡＮＤ回路やＮＯＲ回路のような論理回路を構成する。図４に示すように、セル内の基板、コンタクト、金属配線、ヴィア等の各要素が形成される層毎にＣＢｕｌｋ、ＣＣｏｎｔａｃｔ、ＣＭｅｔａｌ、ＣＶｉａ等のセルレイヤーが規定されている。セル情報は、セルレイヤーのそれぞれの層に形成される基板、コンタクト、金属配線、ヴィア等の形状等を座標により具体的に定義する。これによりセル内のレイアウト形状が決定される。
【００１６】
ネットリスト４０には、接続情報が格納されている。接続情報は、本実施の形態において設計される半導体集積回路内に配置されるセル及び配置されるセル同士の接続関係を定義している。
【００１７】
次に、本実施の形態に係る半導体集積回路の設計装置１を利用した半導体集積回路の設計方法を図５に示すフローチャートを用いて説明する。
【００１８】
図２に示す処理装置１０は、入力装置７から入力された命令により、半導体集積回路の設計を開始する。ステップＳ１において、処理装置１０はテクノロジライブラリ２０に保存されている半導体集積回路のデザインテクノロジ情報を読み出して、取得したデザインテクノロジ情報を一時的に保持する。
【００１９】
ステップＳ２において、処理装置１０はセルライブラリ３０に保存されているセル情報を読み出して、取得したセル情報を一時的に保持する。
【００２０】
ステップＳ３において、処理装置１０はネットリスト４０に保存されている半導体集積回路の接続情報を読み出して、取得した接続情報を一時的に保持する。
【００２１】
ステップＳ４において、処理装置１０の配置処理部１１は、保持された接続情報に基づいて半導体集積回路に配置されるセルのセル情報を選択する。配置処理部１１は、デザインテクノロジ情報を参照しながら選択されたセル情報の半導体集積回路内での配置位置を決定する。そして、配置処理部１１は決定されたセルの配置位置をセル配置情報として一時的に保持する。
【００２２】
ステップＳ５において、処理装置１０のレイヤー変換処理部１２は、保持されたセル情報及びセル配置情報に基づいて、セルの各層毎のレイアウトを表現するセルレイヤーを半導体集積回路の各層を示すデザインレイヤーに対応させて変換する。この変換は、例えば図６に示すようなセルレイヤーとデザインレイヤーとの対応関係に基づいて行われる。セルレイヤーからデザインレイヤーへの変換はレイヤーごとに行われる。ここで、一つのセルレイヤーは必ずしも一つのデザインレイヤーに対応付けられる必要はない。例えば図６の対応関係１及び対応関係２に示されるように、同一のセルレイヤーＣＢｕｌｋ１がデザインレイヤーＢｕｌｋ１及びデザインレイヤーＢｕｌｋ２に対応付けられていてもよい。
【００２３】
ステップＳ６において、処理装置１０の接続処理部は、保持された接続情報及びセル配置情報に基づいて、半導体集積回路内での配置位置が決定されているセルを接続する配線を決定する。そして、接続処理部は決定された配線を配線情報として一時的に保持する。
【００２４】
ステップＳ７において、処理装置１０に保持されているセル配置情報及び配線情報をデザインレイアウト情報としてデザインレイアウト情報記憶装置５０に保存する。そして、半導体集積回路の設計処理を終了する。
【００２５】
本実施の形態に係る半導体集積回路の設計装置１において、テクノロジライブラリ２０に格納されているデザインテクノロジ情報は図３に示されるようにデザインレイヤーを用いて記述されている。また、セルライブラリ３０に格納されているセル情報は図４に示されるようにセルレイヤーを用いて記述されている。本実施の形態に係る半導体集積回路の設計装置１において、デザインレイヤーとセルレイヤーは異なるものであり、一対一に対応していない。このセルレイヤーを例えば図６に示すような対応関係に基づいてデザインレイヤーに対応させて変換することにより、セルレイヤーのレイアウト図形をデザインレイヤーのレイアウト図形として使用することができる。
【００２６】
デザインレイヤーとセルレイヤーとの対応関係は一対一であってもよいし、一つのセルレイヤーが複数のデザインレイヤーに変換されてもよい。また、デザインレイヤーに変換されないセルレイヤーが存在してもよい。セル情報内の一つのセルレイヤーをデザインレイアウト情報内の異なる複数のデザインレイヤーに対応させることにより、単一のセル情報をデザインレイアウト内で様々に配置することができる。
【００２７】
図６に示すような対応関係は対応関係記憶装置６０等に予めテーブルとして記録されていてもよいし、レイヤー変換処理部１２においてセルレイヤーを変換する際にセル情報、セル配置情報及びデザインテクノロジ情報等から導出してもよい。
【００２８】
また、半導体集積回路の設計装置１において、ステップＳ５のセルレイヤーのデザインレイヤーへの変換は、ステップＳ４のセルの配置を決定する処理と同時に行ってもよいし、半導体集積回路内にセルを配置する毎にセルレイヤーの変換処理を行ってもよい。
【００２９】
本実施の形態に係る半導体集積回路の設計装置１によれば、単一のセルのレイアウトの定義であってもデザインレイヤーの垂直方向に対して様々な配置の形態を実現することのできる半導体集積回路の設計装置を提供することができる。
【００３０】
次に、第１の実施の形態に係る半導体集積回路の設計装置１におけるレイヤー変換処理の第１の具体例を図面を参照して説明する。図７Ａ及び図７Ｂはレイヤー変換処理の第１の具体例を示す説明図である。第１の具体例において設計される半導体集積回路は、埋め込み配線の上に形成されたバンプにより２枚の基板を張り合わせて接続しているＳｉＰ（System In Package）半導体集積回路である。図７Ａ及び図７Ｂに示されるレイヤー変換処理の第１の具体例は、このＳｉＰ半導体集積回路を設計する際のレイヤー変換処理の例である。
【００３１】
本具体例において、２枚の基板について単一のデザインテクノロジ情報を用いてレイアウト設計を行う。２枚の基板のうち下側の基板は、基板を表すデザインレイヤーＢｕｌｋ１、金属配線等を表すデザインレイヤーＭｅｔａｌ１〜５及びそれらを接続するヴィア又はコンタクトを意味するデザインレイヤーＶｉａ、Ｃｏｎｔａｃｔ１によってレイアウトが表現される。また、上側の基板は、基板を表すデザインレイヤーＢｕｌｋ２、金属配線等を表すデザインレイヤーＭｅｔａｌ６〜１０及びそれらを接続するヴィア又はコンタクトを意味するデザインレイヤーＶｉａ、Ｃｏｎｔａｃｔ２によってレイアウトが表現される。また、二つの基板を接続するバンプはＶｉａ５−６というデザインレイヤーによって表現される。
【００３２】
本具体例では、セル内レイアウトを表現するセルレイヤーは図７Ｂに示す対応関係１及び対応関係２において、上側の基板及び下側の基板にそれぞれ対応付けられている。これにより、同一のセルが２枚の基板の異なる位置に別個に配置される。
【００３３】
２枚の基板は、デザインテクノロジ情報内で異なるデザインレイヤーにより表現されている。しかし、セル情報内でレイアウトを表すためのセルレイヤーをデザインのレイアウトを表すためのデザインレイヤーに変換することにより、同一のセル情報で表されるセルを上側の基板および下側の基板の両方に配置することができる。また、セルは同一の基板内の複数のレイヤーに配置することも可能である。これにより、レイアウト設計ツールがセルを配置する基板及びセルが配置されるレイヤーを自動的に選択することができる。
【００３４】
図７Ａに示されたセル情報はトランジスタを含むように構成されているが、セル情報は配線層のみで構成されるセルを表していてもよい。また、ＳｉＰ半導体集積回路でなくとも同一基板内に複数のトランジスタが配置可能な層を持つ半導体集積回路にも同様に適用することが出来る。
【００３５】
次に、第１の実施の形態に係る半導体集積回路の設計装置１におけるレイヤー変換処理の第２の具体例を図面を参照して説明する。図８Ａ〜図１０Ｂはレイヤー変換処理の第２の具体例を示す説明図である。図８Ａ〜図１０Ｂに示すレイヤー変換処理の第２の具体例において、セル情報により表現されるセルは配線層を可変とすることができる。この具体例において、一つのセル情報は３通りのレイヤー変換処理が施される。
【００３６】
図８Ａ及び図８Ｂに示すレイヤー変換処理の具体例において、セルレイヤーのＣＢｕｌｋ１、ＣＣｏｎｔａｃｔ１及びＣＭｅｔａｌ１は、それぞれデザインレイヤーのＢｕｌｋ１、Ｃｏｎｔａｃｔ１及びＭｅｔａｌ１に対応付けられている。しかし、セルレイヤーのＣｖｉａ１−２はデザインレイヤーとは対応付けられていない。セル内レイアウトが有するセルレイヤーＣＶｉａ１−２の構成は、デザインのレイアウトには反映されていない。
【００３７】
図９Ａ及び図９Ｂに示すレイヤー変換処理の具体例において、セルレイヤーのＣＢｕｌｋ１、ＣＣｏｎｔａｃｔ１及びＣＶｉａ１−２は、それぞれデザインレイヤーのＢｕｌｋ１、Ｃｏｎｔａｃｔ１及びＶｉａ１−２に対応付けられている。また、セルレイヤーのＣＭｅｔａｌ１はデザインレイヤーのＭｅｔａｌ１及びＭｅｔａｌ２と対応付けられている。セル内レイアウトが有するセルレイヤーＣＭｅｔａｌ１の構成は、デザインのレイアウトのデザインレイヤーＭｅｔａｌ１及びデザインレイヤーＭｅｔａｌ２に反映されている。
【００３８】
図１０Ａ及び図１０Ｂに示すレイヤー変換処理の具体例において、セルレイヤーのＣＢｕｌｋ１及びＣＣｏｎｔａｃｔ１は、それぞれデザインレイヤーのＢｕｌｋ１、Ｃｏｎｔａｃｔ１に対応付けられている。また、セルレイヤーのＣＭｅｔａｌ１はデザインレイヤーのＭｅｔａｌ１、Ｍｅｔａｌ２及びＭｅｔａｌ３と対応付けられている。そして、セルレイヤーのＣＶｉａ１−２はデザインレイヤーのＶｉａ１−２及びＶｉａ２−３に対応付けられている。セル内レイアウトが有するセルレイヤーＣＭｅｔａｌ１の構成は、デザインのレイアウトのデザインレイヤーＭｅｔａｌ１、デザインレイヤーＭｅｔａｌ２及びデザインレイヤーＭｅｔａｌ３に反映されている。同様にセル内レイアウトが有するＣＶｉａ１−２の構成は、デザインのレイアウトのデザインレイヤーＶｉａ１−２及びデザインレイヤーＶｉａ２−３に反映されている。
【００３９】
このように単一のセル情報のセルレイヤーをデザインレイヤーに対応付けることにより、様々なデザインのレイアウトの形状を実現することができる。セル情報に表されたセルは配線層を可変とすることができ、半導体集積回路に要求される仕様や周囲のセル、配線等の形状に応じて最適な配線層の形状を選択することができる。
【００４０】
図８Ａ〜図１０Ａに示されたセル情報はトランジスタを含むように構成されているが、セル情報は配線層のみで構成されるセルを表していてもよい。
【００４１】
次に、第１の実施の形態に係る半導体集積回路の設計装置１におけるレイヤー変換処理の第３の具体例を図面を参照して説明する。図１１Ａ〜図１２Ｂはレイヤー変換処理の第３の具体例を示す説明図である。図１１Ａ〜図１２Ｂに示すレイヤー変換処理の第３の具体例において、一つのセル情報は２通りのレイヤー変換処理が施される。
【００４２】
図１１Ａ及び図１１Ｂに示すレイヤー変換処理の具体例において、セルレイヤーのＣＢｕｌｋ１、ＣＣｏｎｔａｃｔ１及びＣＭｅｔａｌ１ａは、それぞれデザインレイヤーのＢｕｌｋ１、Ｃｏｎｔａｃｔ１及びＭｅｔａｌ１に対応付けられている。しかし、セルレイヤーのＣＭｅｔａｌ１ｂはデザインレイヤーとは対応付けられていない。セル内レイアウトが有するセルレイヤーＣＭｅｔａｌ１ｂの構成は、デザインのレイアウトには反映されていない。
【００４３】
図１２Ａ及び図１２Ｂに示すレイヤー変換処理の具体例において、セルレイヤーのＣＢｕｌｋ１、ＣＣｏｎｔａｃｔ１及びＣＭｅｔａｌ１ｂは、それぞれデザインレイヤーのＢｕｌｋ１、Ｃｏｎｔａｃｔ１及びＭｅｔａｌ１に対応付けられている。しかし、セルレイヤーのＣＭｅｔａｌ１ａはデザインレイヤーとは対応付けられていない。セル内レイアウトが有するセルレイヤーＣＭｅｔａｌ１ａの構成は、デザインのレイアウトには反映されていない。
【００４４】
このように単一のセル情報のセルレイヤーをデザインレイヤーに対応付けることにより、様々なデザインのレイアウトの形状を実現することができる。セル情報に表されたセルレイヤーの対応付けを変化させることにより、セルはデザインのレイアウト内で二通りのピンの形状を実現することができる。半導体集積回路に要求される仕様や周囲のセル、配線等の形状に応じて最適なピン形状を選択することができる。
【００４５】
図１１Ａ〜図１２Ａに示されたセル情報はトランジスタを含むように構成されているが、セル情報は配線層のみで構成されるセルを表していてもよい。また、本具体例は配線層の組み合わせが異なる複数の半導体集積回路等でセル定義を共通化する場合にも適用することができる。
【００４６】
以上説明したように、本発明の実施の形態においてセル情報でセル内レイアウトを定義する際に、デザインレイヤーとは異なるセルレイヤーを使用する。セルのレイアウトの定義に用いた抽象的なセルレイヤーをデザインのレイヤーに対応付けることにより、単一のセルのレイアウトの定義であってもデザインレイヤーの垂直方向に対して様々な配置の形態を実現できる。そのため、セルの作成及び管理コストの削減、データ量削減による設計のコスト及び期間の削減を実現できる。さらに、自動レイアウト設計ツールにこの対応関係を選択させることにより、自動最適化をさらに進め、集積回路の性能を向上させることも可能である。
【００４７】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。
【００４８】
例えばセル情報は半導体素子や半導体素子の組み合わせである論理回路を表現する他に、半導体素子の形成されない配線層のみのセルを表す情報であってもよい。また、レイヤー変換処理の具体例において、ＳｉＰ半導体集積回路を用いて説明をしたが、ＭＣＰ（Multi Chip Package）等の半導体集積回路に対して適用することも可能である。
【００４９】
また、デザインレイヤーと対応付けられるセルレイヤーが有する情報はコンタクトや配線等の具体的形状に限られず、配線等の敷設を禁止する配線禁止区域を示すセルレイヤーが含まれていてもよい。この配線禁止区域をデザインレイヤーと対応付けて変換することにより、異なるデザインレイヤーに同一形状の配線禁止区域を設定することができる。
【図面の簡単な説明】
【００５０】
【図１】第１の実施の形態に係る半導体集積回路の設計装置を示す構成図である。
【図２】第１の実施の形態に係る半導体集積回路の設計装置の機能を示すブロック図である。
【図３】デザインテクノロジ情報の一例を示す説明図である。
【図４】セル情報の一例を示す説明図である。
【図５】半導体集積回路の設計方法を示すフローチャートである。
【図６】セルレイヤーとデザインレイヤーとの対応関係の一例を示す説明図である。
【図７Ａ】レイヤー変換処理の第１の具体例を示す説明図である。
【図７Ｂ】レイヤー変換処理の第１の具体例のデザインテクノロジ情報、セル情報及びセルレイヤーとデザインレイヤーの対応関係を示す説明図である。
【図８Ａ】レイヤー変換処理の第２の具体例を示す説明図である。
【図８Ｂ】レイヤー変換処理の第２の具体例のデザインテクノロジ情報、セル情報及びセルレイヤーとデザインレイヤーの対応関係を示す説明図である。
【図９Ａ】レイヤー変換処理の第２の具体例を示す説明図である。
【図９Ｂ】レイヤー変換処理の第２の具体例のデザインテクノロジ情報、セル情報及びセルレイヤーとデザインレイヤーの対応関係を示す説明図である。
【図１０Ａ】レイヤー変換処理の第２の具体例を示す説明図である。
【図１０Ｂ】レイヤー変換処理の第２の具体例のデザインテクノロジ情報、セル情報及びセルレイヤーとデザインレイヤーの対応関係を示す説明図である。
【図１１Ａ】レイヤー変換処理の第３の具体例を示す説明図である。
【図１１Ｂ】レイヤー変換処理の第３の具体例のデザインテクノロジ情報、セル情報及びセルレイヤーとデザインレイヤーの対応関係を示す説明図である。
【図１２Ａ】レイヤー変換処理の第３の具体例を示す説明図である。
【図１２Ｂ】レイヤー変換処理の第３の具体例のデザインテクノロジ情報、セル情報及びセルレイヤーとデザインレイヤーの対応関係を示す説明図である。
【符号の説明】
【００５１】
１・・・半導体集積回路の設計装置、  ２・・・コンピュータ本体、  ３・・・ＣＰＵ、  ４・・・ＨＤＤ、  ５・・・ＲＯＭ、  ６・・・ＲＡＭ、  ７・・・入力装置、  ８・・・表示装置、  ９・・・Ｉ／Ｆ、  １０・・・処理装置、  １１・・・配置処理部、  １２・・・レイヤー変換処理部、  １３・・・配線処理部、  ２０・・・テクノロジライブラリ、  ３０・・・セルライブラリ、  ４０・・・ネットリスト、  ５０・・・デザインレイアウト情報記憶装置、  ６０・・・対応関係記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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