(57)【要約】【課題】マイグレーション現象の発生を抑制することによって、信頼性の低下を抑制することが可能な半導体装置を提供する。【解決手段】この半導体装置１００は、ポリイミドフィルムからなる基材部１と基材部１上に形成された複数の配線リード２とを含むフィルム基板１０と、複数の金バンプ２１を含み、この金バンプ２１を介して配線リード２のインナーリード部２ａと電気的に接続された状態でフィルム基板１０上に実装される半導体チップ２０と、フィルム基板１０と半導体チップ２０との間に充填されるアンダーフィル樹脂層３０とを備えている。そして、基材部１は、半導体チップ２０が実装される実装領域３を有しており、基材部１における実装領域３の表面が、大気圧プラズマ処理またはＫＭｎＯ4溶液を用いた表面処理によって粗化されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
フィルム状の基材部と前記基材部上に形成された複数の配線層とを含むフィルム基板と、
複数の突起電極を含み、前記突起電極を介して前記配線層と電気的に接続された状態で前記フィルム基板上に実装される半導体チップと、
前記フィルム基板と前記半導体チップとの間に充填されるアンダーフィル樹脂層とを備え、
前記基材部は、前記半導体チップが実装される実装領域を有し、
少なくとも前記基材部における前記実装領域の表面が、表面処理によって粗化されていることを特徴とする、半導体装置。
【請求項２】
前記基材部の前記実装領域を少なくとも露出させるように前記フィルム基板の上面上に形成された絶縁樹脂層をさらに備え、
前記基材部の前記実装領域の表面粗さは、前記基材部の前記絶縁樹脂層によって覆われている領域の表面粗さよりも大きいことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記基材部は、ポリイミドフィルムから構成されており、
前記アンダーフィル樹脂層は、エポキシ系樹脂層から構成されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記基材部の前記実装領域表面の算術平均粗さＲａは、７ｎｍ以上であることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記基材部の前記実装領域表面の最大高さＲｍａｘは、７０ｎｍ以上であることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記基材部の前記実装領域表面は、プラズマ処理または表面粗化処理液による表面処理によって粗化されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記表面粗化処理液は、ＫＭｎＯ4溶液であることを特徴とする、請求項６に記載の半導体装置。
【請求項８】
少なくとも、前記半導体チップの前記フィルム基板と対向する表面は、表面処理によって粗化されていることを特徴とする、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体チップの表面は、プラズマ処理による表面処理によって粗化されていることを特徴とする、請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、フィルム基板を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、フラットパネルディスプレイ（たとえば、プラズマディスプレイや液晶ディスプレイ）などに用いられるドライバＩＣパッケージ（半導体装置）として、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）タイプのパッケージ（半導体装置）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、フィルム状の基材部上に複数の配線リード（配線層）が形成されたフィルム基板と、このフィルム基板上にフリップチップ実装された半導体チップとを備えたＣＯＦタイプの半導体装置（ＣＯＦパッケージ）が記載されている。この半導体装置では、半導体チップの電極端子部に、複数の金バンプ（突起電極）が形成されており、この金バンプ（突起電極）を介して、半導体チップと配線リードのインナーリード部とが互いに電気的に接続されている。また、上記特許文献１に記載の半導体装置では、インナーリード部の内、半導体チップの特定の金バンプに対応するインナーリード部に、インナーリード部と半導体チップの金バンプとを位置合わせする位置合わせ用パターンが付加されている。さらに、ドライバＩＣチップ（半導体チップ）とフィルム基板（基材部）との間には、アンダーフィル樹脂層が形成されている。
【０００４】
このような従来の半導体装置（ＣＯＦパッケージ）では、フィルム基板上にドライバＩＣチップ（半導体チップ）が実装されているため、折り曲げて使用することができる。このため、フラットパネルディスプレイの小型化、薄型化によって、機器内部の実装スペースが狭くなった場合でも、その狭いスペースにドライバＩＣパッケージ（半導体装置）を実装することが可能となる。
【０００５】
【特許文献１】特開２００３−３１６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した従来の半導体装置（ＣＯＦパッケージ）では、半導体装置の実装環境が高温高湿環境の場合には、基材部とアンダーフィル樹脂層との界面で剥離が生じ易いという不都合がある。このため、基材部とアンダーフィル樹脂層との界面に剥離が生じた場合には、この剥離部分に水分が溜まるという不都合が生じる。そして、高温高湿環境下で半導体装置（ＣＯＦパッケージ）に電圧が印加された場合には、剥離部分に溜まった水分に金バンプ（突起電極）や配線層から金属イオンが溶解、析出することによって金バンプ（突起電極）間にリーク電流が発生する。このリーク電流の発生によりマイグレーション現象が生じるので、金バンプ（突起電極）間や配線層間が電気的に短絡するという不都合が生じる。その結果、半導体装置（ＣＯＦパッケージ）の信頼性が低下するという問題点がある。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、マイグレーション現象の発生を抑制することによって、信頼性の低下を抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、この発明の一の局面による半導体装置は、フィルム状の基材部と基材部上に形成された複数の配線層とを含むフィルム基板と、複数の突起電極を含み、突起電極を介して配線層と電気的に接続された状態でフィルム基板上に実装される半導体チップと、フィルム基板と半導体チップとの間に充填されるアンダーフィル樹脂層とを備えている。そして、基材部は、半導体チップが実装される実装領域を有し、少なくとも実装領域の表面が、表面処理によって粗化されている。
【０００９】
この一の局面による半導体装置では、上記のように、少なくとも基材部の実装領域の表面を表面処理により粗化することによって、アンダーフィル樹脂層と基材部との密着性を向上させることができるので、高温高湿環境下であっても、アンダーフィル樹脂層の剥離を抑制することができる。このため、基材部とアンダーフィル樹脂層との界面で剥離が生じることに起因して、この剥離部分に水分が溜まるという不都合が生じるのを抑制することができる。これにより、高温高湿環境下で電圧が印加された場合でも、剥離部分に水分が溜まることに起因して、剥離部分に溜まった水分に突起電極や配線層から金属イオンが溶解、析出するという不都合が生じるのを抑制することができる。したがって、リーク電流の発生を抑制することができるので、半導体チップの突起電極間にマイグレーション現象が生じるのを抑制することが可能となる。その結果、突起電極間や配線層間の電気的な短絡を抑制することができるので、信頼性の低下を抑制することができる。
【００１０】
上記一の局面による半導体装置において、基材部の実装領域を少なくとも露出させるようにフィルム基板の上面上に形成された絶縁樹脂層をさらに備え、基材部の実装領域の表面粗さが、基材部の絶縁樹脂層で覆われている領域の表面粗さよりも大きくなるように構成してもよい。
【００１１】
上記一の局面による半導体装置において、好ましくは、基材部は、ポリイミドフィルムから構成されており、アンダーフィル樹脂層は、エポキシ系樹脂層から構成されている。このような構成を上記一の局面による半導体装置に適用すれば、容易に、アンダーフィル樹脂層と基材部との密着性を向上させることができるので、容易に、マイグレーション現象の発生に起因する突起電極間や配線層間の電気的な短絡を抑制することができる。これにより、容易に、信頼性の低下を抑制することができる。
【００１２】
上記一の局面による半導体装置において、好ましくは、基材部の実装領域表面の算術平均粗さＲａは、７ｎｍ以上である。このように構成すれば、基材部の実装領域表面の算術平均粗さＲａが７ｎｍよりも小さくなることに起因して、アンダーフィル樹脂層と基材部との密着性が低下するという不都合が生じるのを抑制することができる。
【００１３】
この場合において、好ましくは、基材部の実装領域表面の最大高さＲｍａｘは、７０ｎｍ以上である。このように構成すれば、容易に、アンダーフィル樹脂層と基材部との密着性を向上させることができる。
【００１４】
上記一の局面による半導体装置において、好ましくは、基材部の実装領域表面は、プラズマ処理または表面粗化処理液による表面処理によって粗化されている。このように構成すれば、容易に、基材部の表面を所定の表面粗さに粗化することができるので、より容易に、アンダーフィル樹脂層と基材部との密着性を向上させることができる。
【００１５】
この場合において、好ましくは、表面粗化処理液は、ＫＭｎＯ4溶液である。このように構成すれば、表面粗化処理液による表面処理によって基材部の表面を粗化する場合において、容易に、基材部の表面を所定の表面粗さに粗化することができる。
【００１６】
上記一の局面による半導体装置において、好ましくは、少なくとも、半導体チップのフィルム基板と対向する表面は、表面処理によって粗化されている。このように構成すれば、半導体チップ表面とアンダーフィル樹脂層との密着性を向上させることができるので、高温高湿環境下であっても、半導体チップとアンダーフィル樹脂層との界面で剥離が生じるのを抑制することができる。このため、効果的に、半導体チップの突起電極間にマイグレーション現象が生じるのを抑制することが可能となるので、さらに容易に、マイグレーション現象に起因する突起電極間や配線層間の電気的な短絡を抑制することができる。
【００１７】
この場合において、好ましくは、半導体チップの表面は、プラズマ処理による表面処理によって粗化されている。このように構成すれば、容易に、半導体チップの表面を所定の表面粗さに粗化することができるので、容易に、半導体チップとアンダーフィル樹脂層との密着性を向上させることができる。これにより、高温高湿環境下であっても、半導体チップの突起電極間にマイグレーション現象が生じるのを抑制することが可能な半導体装置をより容易に得ることができる。
【発明の効果】
【００１８】
以上のように、本発明によれば、マイグレーション現象の発生を抑制することによって、信頼性の低下を抑制することが可能な半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を具体化した実施形態を図面に基づいて詳細に説明する。なお、本実施形態では、半導体装置の一例であるＣＯＦタイプの半導体装置に本発明を適用した場合について説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置の全体斜視図である。図２は、本発明の第１実施形態による半導体装置の平面図である。図３は、図２の５０−５０線に沿った断面図である。まず、図１〜図３を参照して、本発明の第１実施形態による半導体装置１００の構造について説明する。
【００２１】
第１実施形態による半導体装置１００は、図１および図２に示すように、フィルム基板１０と、このフィルム基板１０の一方の主面上に実装された半導体チップ２０とを備えている。フィルム基板１０は、約４０μｍの厚みを有するポリイミドフィルムからなる基材部１を含んでおり、基材部１の主面上には、図１および図３に示すように、約８μｍの厚みを有する銅からなる配線リード２が複数形成されている。なお、配線リード２は、本発明の「配線層」の一例である。また、基材部１の中央部の領域には、半導体チップ２０が実装される実装領域３が設けられている。そして、配線リード２のインナーリード部２ａは、上記した実装領域３内に配置されている。
【００２２】
一方、図１および図２に示すように、配線リード２のアウターリード部２ｂは、基材部１の一方の端部側または基材部１の他方の端部側にそれぞれ配置されている。これにより、フィルム基板１０の一方の端部側および他方の端部側には、それぞれ、接続端子部４および５が形成されている。なお、接続端子部４は、たとえば、図示しない液晶表示素子と接続されるとともに、接続端子部５は、たとえば、図示しないマザーボードと接続される。
【００２３】
また、複数の配線リード２の各々の上面上には、図１〜図３に示すように、所定の厚みを有する錫メッキ層６が形成されている。そして、フィルム基板１０の主面の所定領域上に、所定の厚みを有するポリイミド系のソルダレジスト層７が形成されている。具体的には、ソルダレジスト層７は、実装領域３、接続端子部４および５の領域以外の領域上に形成されている。このため、図３に示すように、半導体チップ２０の実装領域３の表面は、露出された状態となっている。このソルダレジスト層７は、配線リード２に不要な半田が付着するのを抑制する機能を有している。なお、ソルダレジスト層７は、本発明の「絶縁樹脂層」の一例である。
【００２４】
ここで、第１実施形態では、フィルム基板１０の表面は、大気圧プラズマ処理、または、ＫＭｎＯ4溶液（表面粗化処理液）を用いた表面処理によって粗化されている。これにより、基材部１のソルダレジスト層７で覆われていない領域である実装領域３、接続端子部４および５の領域では、その表面の算術平均粗さＲａが７ｎｍ以上となっている。なお、この場合において、基材部１の実装領域３、接続端子部４および５の領域は、その表面の最大高さＲｍａｘが７０ｎｍ以上となるように構成されているのが好ましい。また、基材部１における実装領域３、接続端子部４および５の領域以外の領域では、その表面（主面）がソルダレジスト層７で覆われているので、実装領域３、接続端子部４および５の領域に比べて、表面粗さが小さくなっている。
【００２５】
また、半導体チップ２０は、たとえば、ドライバＩＣチップなどから構成されており、図１および図３に示すように、基材部１（フィルム基板１０）の実装領域３上に、フリップチップ実装されている。具体的には、半導体チップ２０の電極端子部（図示せず）に形成された金バンプ２１が、インナーリード部２ａと接触するように半導体チップ２０が配置され、その後、金バンプ２１が加熱（熱圧着）されることによって、金バンプ２１とインナーリード部２ａの錫メッキ層６とが金−錫共晶結合されている。これにより、半導体チップ２０が、金バンプ２１を介して配線リード２に電気的に接続された状態でフィルム基板１０の実装領域３上に実装されている。なお、金バンプ２１は、本発明の「突起電極」の一例である。
【００２６】
また、半導体チップ２０とフィルム基板１０との間には、図１〜図３に示すように、エポキシ樹脂系のアンダーフィル樹脂が充填されている。すなわち、半導体チップ２０とフィルム基板１０との間には、エポキシ樹脂系のアンダーフィル樹脂層３０が形成されている。
【００２７】
第１実施形態では、上記のように、基材部１の実装領域３の表面を表面処理により粗化することによって、アンダーフィル樹脂層３０と基材部１との密着性を向上させることができるので、高温高湿環境下であっても、アンダーフィル樹脂層３０の剥離を抑制することができる。このため、基材部１とアンダーフィル樹脂層３０との界面で剥離が生じることに起因して、この剥離部分に水分が溜まるという不都合が生じるのを抑制することができる。これにより、高温高湿環境下で電圧が印加された場合でも、剥離部分に水分が溜まることに起因して、剥離部分に溜まった水分に金バンプ２１や配線リード２から金属イオン（Ａｕイオン、Ｃｕイオンなど）が溶解、析出するという不都合が生じるのを抑制することができる。したがって、リーク電流の発生を抑制することができるので、半導体チップ２０の金バンプ２１間にマイグレーション現象が生じるのを抑制することが可能となる。その結果、金バンプ２１間や配線リード２（インナーリード部２ａ）間の電気的な短絡を抑制することができるので、信頼性の低下を抑制することができる。
【００２８】
また、第１実施形態では、基材部１の実装領域３表面を、大気圧プラズマ処理またはＫＭｎＯ4溶液を用いた表面処理により粗化することによって、容易に、基材部１の表面を所定の表面粗さに粗化することができるので、より容易に、アンダーフィル樹脂層３０と基材部１との密着性を向上させることができる。
【００２９】
また、第１実施形態では、基材部１の実装領域３表面を、算術平均粗さＲａが７ｎｍ以上となるように粗化することによって、基材部１の実装領域３表面の算術平均粗さＲａが７ｎｍよりも小さくなることに起因して、アンダーフィル樹脂層３０と基材部１との密着性が低下するという不都合が生じるのを抑制することができる。
【００３０】
また、第１実施形態では、基材部１の実装領域３表面を、最大高さＲｍａｘが７０ｎｍ以上となるように粗化することによって、効果的に、アンダーフィル樹脂層３０と基材部１との密着性を向上させることができる。
【００３１】
図４〜図８は、図１に示した本発明の第１実施形態による半導体装置の製造方法を説明するための図である。次に、図１および図３〜図８を参照して、本発明の第１実施形態による半導体装置１００の製造方法について説明する。
【００３２】
まず、図４に示すように、約４０μｍの厚みを有するポリイミドフィルムからなる基材部１上に、約８μｍの厚みを有する銅からなる配線リード２を複数形成する。この際、インナーリード部２ａが基材部１の実装領域３内に位置するように配線リード２を形成する。
【００３３】
次に、図５に示すように、配線リード２の上面上にメッキ処理によって、所定の厚みを有する錫メッキ層６を形成する。そして、図６に示すように、フィルム基板１０の所定領域上に所定の厚みを有するポリイミド系のソルダレジスト層７を形成する。具体的には、図６および図７に示すように、基材部１の実装領域３、接続端子部４および５の領域以外の領域上にソルダレジスト層７を形成する。これにより、基材部１の実装領域３、接続端子部４および５の領域が露出された状態となる。
【００３４】
続いて、大気圧プラズマ処理、または、ＫＭｎＯ4溶液（表面粗化処理液）を用いた表面処理によって、フィルム基板１０の表面を粗化する。これにより、ソルダレジスト層７で覆われていない基材部１の実装領域３、接続端子部４および５の領域は、その表面の算術平均粗さＲａが７ｎｍ以上となるように構成されるとともに、最大高さＲｍａｘが７０ｎｍ以上となるように構成される。
【００３５】
次に、図８に示すように、半導体チップ２０を金バンプ２１がインナーリード部２ａと接触するように配置した後、熱圧着することによって、金バンプ２１とインナーリード部２ａの錫メッキ層６とを金−錫共晶結合させる。これにより、半導体チップ２０が、金バンプ２１を介して配線リード２に電気的に接続された状態でフィルム基板１０の実装領域３上に実装される。
【００３６】
その後、図３に示したように、半導体チップ２０とフィルム基板１０との間に、エポキシ樹脂系のアンダーフィル樹脂を充填することにより、半導体チップ２０とフィルム基板１０との間にアンダーフィル樹脂層３０を形成する。このようにして、図１に示した第１実施形態による半導体装置１００が製造される。
【００３７】
続いて、上記製造方法によって製造された実施例としての半導体装置と、比較例として基材部の表面が粗化されていない半導体装置とを用いて、上記第１実施形態の効果を確認するために行った試験について説明する。この試験では、定常試験法を用いてマイグレーションによる金バンプ間の短絡までの時間を測定することにより、マイグレーションに及ぼす実装領域の表面粗さの影響を確認した。具体的には、実施例による半導体装置および比較例による半導体装置の各々について、高温高湿度雰囲気中で半導体装置（半導体チップ）に直流電圧を印可して、マイグレーションによる金バンプ間の短絡までの時間（ｔ）を測定した。なお、大気圧プラズマ処理によって基材部の実装領域表面を粗化した半導体装置を実施例１とし、ＫＭｎＯ4溶液を用いた表面処理によって基材部の実装領域表面を粗化した半導体装置を実施例２とした。
【００３８】
また、上記定常試験法において、温湿度は、それぞれ、８５℃および８５％Ｒ．Ｈ．とし、半導体装置（半導体チップ）への印可電圧は、ＤＣ３０Ｖとした。また、マイグレーションによる金バンプ間の短絡は、金バンプ間の絶縁抵抗を測定するとともに、その絶縁抵抗値の変化（絶縁抵抗値の低下）を検出することにより確認を行った。そして、測定開始から絶縁抵抗値が変化した時点までの時間を、マイグレーションによる金バンプ間（導体間）の短絡までの時間（ｔ）とした。
【００３９】
さらに、ＡＦＭ（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ：原子間力顕微鏡）の表面粗さ測定機能を用いて、実施例１、実施例２および比較例の各々における基材部の表面粗さ（基材部の実装領域の表面粗さ）の測定を行った。それらの結果を表１に示す。
【００４０】
【表１】
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上記表１に示すように、基材部の実装領域表面が粗化された実施例１および実施例２と、基材部の実装領域表面が粗化されていない比較例とを比べた結果、実施例１および実施例２のいずれも、比較例に比べて、マイグレーションによる金バンプ間の短絡までの時間（ｔ）は長くなることが判明した。具体的には、大気圧プラズマ処理によって基材部の実装領域表面が粗化された実施例１では、基材部の実装領域表面が粗化されていない比較例に比べて、金バンプ間に短絡が生じる時間（ｔ）は、約４倍と著しく長くなった。また、ＫＭｎＯ4溶液を用いた表面処理によって基材部の実装領域表面が粗化された実施例２では、金バンプ間に短絡が生じる時間（ｔ）は、実施例１よりも若干短くなるものの、比較例と比べて、約３倍と長時間であった。
【００４１】
これにより、表面処理により基材部表面を粗化することによって、基材部表面が粗化されていない場合に比べて、金バンプ間に短絡が生じる時間（ｔ）が長くなることが確認された。すなわち、基材部の実装領域表面を粗化することによって、信頼性の低下を抑制することが可能であることが確認された。なお、基材部の実装領域表面は、算術平均粗さＲａが７ｎｍ以上、最大高さＲｍａｘが７０ｎｍ以上であることが好ましい。
【００４２】
（第２実施形態）
図９は、本発明の第２実施形態による半導体装置の全体斜視図である。次に、図９を参照して、本発明の第２実施形態による半導体装置２００の構造について説明する。
【００４３】
この第２実施形態による半導体装置２００では、フィルム基板１０の上面上に、表面が大気圧プラズマ処理（表面処理）によって粗化された半導体チップ１２０が実装されている。そして、半導体チップ１２０とフィルム基板１０との間には、エポキシ樹脂系のアンダーフィル樹脂層３０が形成されている。
【００４４】
また、半導体チップ１２０は、フィルム基板１０と対向する表面も大気圧プラズマ処理（表面処理）によって粗化されており、上記したアンダーフィル樹脂層３０は、半導体チップ１２０のフィルム基板１０と対向する表面と接するように、半導体チップ１２０とフィルム基板１０との間に形成されている。なお、第２実施形態による半導体装置２００のその他の構成は、上記第１実施形態と同様である。
【００４５】
第２実施形態では、上記のように、半導体チップ１２０の表面を、表面処理により粗化することによって、半導体チップ１２０表面とアンダーフィル樹脂層３０との密着性を向上させることができるので、高温高湿環境下であっても、半導体チップ１２０とアンダーフィル樹脂層３０との界面で剥離が生じるのを抑制することができる。このため、効果的に、半導体チップ１２０の金バンプ２１間にマイグレーション現象が生じるのを抑制することが可能となるので、容易に、マイグレーション現象に起因する金バンプ２１間や配線リード２（インナーリード部２ａ）間の電気的な短絡を抑制することができる。その結果、容易に、信頼性の低下を抑制することができる。
【００４６】
また、第２実施形態では、半導体チップ１２０の表面を粗化する表面処理に大気圧プラズマ処理を用いることによって、容易に、半導体チップ１２０表面を所定の表面粗さに粗化することができるので、容易に、半導体チップ１２０とアンダーフィル樹脂層３０との密着性を向上させることができる。これにより、高温高湿環境下であっても、半導体チップ１２０の金バンプ２１間にマイグレーション現象が生じるのを抑制することが可能な半導体装置２００をより容易に得ることができる。
【００４７】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４８】
続いて、図４〜図９を参照して、本発明の第２実施形態による半導体装置２００の製造方法について説明する。
【００４９】
まず、図４〜図８に示した第１実施形態と同様の製造方法を用いて、フィルム基板１０上に、半導体チップ２０を実装する。次に、半導体チップ２０が実装されたフィルム基板１０を、大気圧プラズマ処理する。これにより、フィルム基板１０表面とともに半導体チップ２０の表面も粗化される。この際、基材部１の実装領域３表面と半導体チップ２０の基材部１（フィルム基板１０）と対向する表面との間には、図８に示したように隙間が生じているので、半導体チップ２０の基材部１（フィルム基板１０）と対向する表面も大気圧プラズマ処理によって粗化される。
【００５０】
その後、図９に示すように、表面が粗化された半導体チップ１２０とフィルム基板１０との間に、エポキシ樹脂系のアンダーフィル樹脂を充填することにより、半導体チップ１２０とフィルム基板１０との間にアンダーフィル樹脂層３０を形成する。このようにして、図９に示した第２実施形態による半導体装置２００が製造される。
【００５１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５２】
たとえば、上記第１および第２実施形態では、基材部表面を、大気圧プラズマ処理または表面粗化処理液を用いた表面処理によって粗化した例を示したが、本発明はこれに限らず、大気圧プラズマ処理および表面粗化処理液を用いた表面処理以外の方法を用いて基材部表面を粗化してもよい。
【００５３】
また、上記第１および第２実施形態では、表面粗化処理液としてＫＭｎＯ4溶液を用いた例を示したが、本発明はこれに限らず、ＫＭｎＯ4溶液以外の表面粗化処理液を用いて基材部表面を粗化してもよい。
【００５４】
また、上記第１および第２実施形態では、基材部をポリイミドフィルムから構成するとともに、アンダーフィル樹脂層をエポキシ系樹脂から構成した例を示したが、本発明はこれに限らず、基材部をポリイミドフィルム以外のフィルム材料から構成してもよいし、アンダーフィル樹脂層をエポキシ系樹脂以外の樹脂材料から構成してもよい。
【００５５】
また、上記第１および第２実施形態では、基材部における実装領域表面を算術平均粗さＲａが７ｎｍ以上となるように構成した例を示したが、本発明はこれに限らず、基材部における実装領域表面の算術平均粗さＲａが７ｎｍよりも小さくなるように構成してもよい。
【００５６】
また、上記第１および第２実施形態では、基材部における実装領域表面を最大高さＲｍａｘが７０ｎｍ以上となるように構成した例を示したが、本発明はこれに限らず、基材部における実装領域表面の最大高さＲｍａｘが７０ｎｍよりも小さくなるように構成してもよい。
【００５７】
また、上記第１および第２実施形態では、基材部の実装領域および基材部の接続端子部の領域が露出するようにソルダレジスト層をフィルム基板上に形成した例を示したが、本発明はこれに限らず、基材部の実装領域および基材部の接続端子部の領域以外の領域が露出するようにソルダレジスト層をフィルム基板上に形成してもよい。
【００５８】
また、上記第２実施形態では、フィルム基板上に半導体チップを実装した後に、大気圧プラズマ処理によって、半導体チップ表面を粗化した例を示したが、本発明はこれに限らず、予め表面が粗化された半導体チップを、フィルム基板上に実装するように構成してもよい。なお、この場合には、大気圧プラズマ処理以外の方法を用いて、半導体チップ表面を粗化することができる。また、半導体チップ表面は、アンダーフィル樹脂層と接触する領域が粗化されていればよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態による半導体装置の全体斜視図である。
【図２】本発明の第１実施形態による半導体装置の平面図である。
【図３】図２の５０−５０線に沿った断面図である。
【図４】図１に示した本発明の第１実施形態による半導体装置の製造方法を説明するための平面図である。
【図５】図１に示した本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図６】図１に示した本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図７】図１に示した本発明の第１実施形態による半導体装置の製造方法を説明するための平面図である。
【図８】図１に示した本発明の第１実施形態による半導体装置の製造方法を説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置の全体斜視図である。
【符号の説明】
【００６０】
１                        基材部
２                        配線リード（配線層）
２ａ                      インナーリード部
２ｂ                      アウターリード部
３                        実装領域
４、５                    接続端子部
６                        錫メッキ層
７                        ソルダレジスト層（絶縁樹脂層）
１０                      フィルム基板
２０、１２０              半導体チップ
２１                      金バンプ（突起電極）
３０                      アンダーフィル樹脂層
１００、２００            半導体装置（ＣＯＦパッケージ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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