(57)【要約】【課題】内蔵メモリと外付けメモリの各々の特性を引き出し、低レイテンシーかつ大容量なメモリ制御方法を提供する。【解決手段】バースト転送要求を行う１つ以上のバスマスターと、バースト転送可能なバスと、前記バスに接続されるメモリコントローラと、内蔵メモリおよび外部メモリとにより構成されるメモリシステムにおけるメモリ制御方法であって、前記バスマスターからのバースト転送要求のアクセス範囲において、内蔵メモリへのアクセスと外部メモリへのアクセスとが行われるようにアドレス割り当てが行われることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
バースト転送要求を行う１つ以上のバスマスターと、バースト転送可能なバスと、前記バスに接続されるメモリコントローラと、内蔵メモリおよび外部メモリとにより構成されるメモリシステムにおけるメモリ制御方法であって、
前記バスマスターからのバースト転送要求のアクセス範囲において、内蔵メモリへのアクセスと外部メモリへのアクセスとが行われるようにアドレス割り当てが行われることを特徴とするメモリ制御方法。
【請求項２】
前記バスマスターからのバースト転送要求に対し、バースト転送要求の前半が内蔵メモリに、後半が外部メモリにアクセスするようにアドレスの割り当てが行われることを特徴とする請求項１に記載のメモリ制御方法。
【請求項３】
前記メモリコントローラは、前記バスマスターからのバースト転送を受信して、該当するアクセスに対しリードアクセスを発行することを特徴とする請求項１又は２に記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は大容量、かつ高速アクセスレイテンシーを要求するメモリシステムに適している。特に、バースト転送をデータ転送の主体とする画像処理システムのメモリシステムに適している。
【背景技術】
【０００２】
従来の画像処理システムに用いられているメモリシステムを図６に示す。
図６において、１０１は、画像処理システムである。１０２、１０３は、メモリシステムに対してアクセスを要求する画像処理モジュールである。１０４は、画像処理システム１０１の内部バスである。１０５は、メモリコントローラである。１０６は、画像処理システム１０１と外部接続されたメモリデバイス（ＤＲＡＭ）である。ここで、説明を簡単にするために、図６の画像処理モジュール１０２，１０３の１つのみがメモリコントローラ１０５に対しアクセス要求を行うとする。
【０００３】
図６に示す画像処理モジュール１０２は、外部メモリに蓄積された画像データを読み出し、処理するために内部バス１０４を介してメモリコントローラ１０５に対し、画像データの読み出し要求を行う。通常、画像処理モジュール１０２は、メモリからの読み出しデータの遅れによる処理パフォーマンスの低下を防ぐため、メモリコントローラ１０５に対しバースト読み出しを用いた、連続した多数のデータ読み出しを使用することが多い。
【０００４】
画像処理モジュール１０２が、４Ｂｅａｔのバースト読み出しをメモリコントローラ１０５に要求を行い、実際に内部バス１０４上にデータが戻ってくるときの様子を図７に示す。図７は、内部バス１０４とメモリデバイス１０６との間のデータ幅が同じであると仮定してその様子を示した図である。図７にて、画像処理モジュール１０２が、メモリコントローラ１０５に対し、４ビートのバースト読み出しをｔ０にて要求する。
メモリコントローラ１０５は、ｔ１にて要求されたバースト転送をメモリデバイス１０６に対し発行する。このとき、メモリはページヒットをしているとして最短時間での状態を示している。
メモリデバイス１０６はｔ１にて４ビートのメモリ読み出し要求を受け、デバイスのＣＡＳレイテンシーだけ時間を置いたｔ４から４ビートのデータを出力し始める、ここではＣＡＳレイテンシーは２として図示してある。メモリデバイス１０６からのデータ出力を受けたメモリコントローラ１０５は、メモリデバイス１０６から受け取ったデータをｔ５のタイミングから内部バス１０４にデータリターンとして出力し始める。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のメモリシステムでは外部のメモリデバイス１０６を用いているため、外部メモリに置かれているデータに対するアクセスには上述したＣＡＳレイテンシー分、実際にはより多くのクロックサイクルが必要である。このレイテンシーが画像処理システムのパフォーマンスを決定してしまうこととなる。
【０００６】
また、近年では半導体技術の向上により、１つのチップ内部にメモリデバイスを集積することが可能となってきている。しかしながら、チップ内部に集積できるメモリデバイスの総ビット数は近年の高精細化している画像処理システムの要求する総ビット数を満たすことができない。このため、画像処理システムにおいては従来からの外付けメモリを用いたメモリシステムを採用する以外方法がなかった。
【０００７】
一方、一部内蔵メモリを用いたメモリアクセスの高速化手法として主にＣＰＵにて用いられているキャッシュという手法がある。キャッシュの場合、通常１つのキャッシュメモリに対し外部メモリアドレスの複数を割り当てられている。読み出し要求があったメモリアドレスが、キヤッシュが保存しているアドレスであった場合、保存しているデータを供給するため高速なアクセスが可能である。しかし、キャッシュが保存している外部メモリのアドレスと一致しない場合には、キャッシュからのデータ供給はできず、外部メモリへ読み出しを行う構成となっている。このため、キャッシュにデータがあるかないかでリードアクセス時にデータが戻ってくるまでの時間が変化してしまうこととなる。
画像処理システムのように大量のデータに対し１度しか読み出しを行わないようなシステムではあまり効果的ではなかった。
【０００８】
本発明は上述したような問題点に鑑みてなされたものであり、内蔵メモリと外付けメモリの各々の特性を引き出し、低レイテンシーかつ大容量な画像処理システムに適したメモリシステムにおけるメモリ制御方法を提供する。
【課題を解決するための手段】
【０００９】
本発明はバースト転送要求を行う１つ以上のバスマスターと、バースト転送可能なバスと、前記バスに接続されるメモリコントローラと、内蔵メモリおよび外部メモリとにより構成されるメモリシステムにおけるメモリ制御方法であって、前記バスマスターからのバースト転送要求のアクセス範囲において、内蔵メモリへのアクセスと外部メモリへのアクセスとが行われるようにアドレス割り当てが行われることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、バーストアクセスにおけるメモリアクセスレイテンシーを削減することができる。したがって、画像処理システムのパフォーマンス向上に寄与することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、図面に基づき、本実施形態に係るメモリシステムについて説明する。
図１にメモリ制御回路を含む画像処理システムの全体ブロックの構成を示す。
１は、画像処理システムである。２は、画像処理システム１内の画像処理モジュールである。３は、内部バスである。４は、メモリコントローラである。５は、チップ内部の内蔵メモリである。６は、チップ外部の外付けメモリ（ＤＲＡＭ）である。７は、アドレス振り分け部である。８は、内蔵メモリ制御部である。９は、外部メモリ制御部である。ここで、画像処理モジュール（バスマスター）２は、４ビートのバースト転送可能なモジュールである。なお、画像処理モジュールは、１つ以上であってもよい。
また、チップ内部バスのデータ幅、内蔵メモリアクセスのデータ幅および外部メモリアクセスのためのデータ幅は、３２ビットで統一されているものとして図２及び図３に示されている。
【００１２】
図２は、本実施形態に係るデータのアドレス割付の一例を示す図である。図２に示す斜線の部分は、外部メモリアクセスのみの高レイテンシー領域である。また、図２に示す斜線で示されていない部分は、内蔵メモリと外部メモリ両用の低レイテンシー領域であり、そのうちの３２Ｂｙｔｅ分のアドレス割り振りを図示してある。
【００１３】
図３は、このアドレス割付に従ったとき、本実施形態に係る低レイテンシー領域からデータの読み出しを行った場合のタイミングチャートを示している。
これらを用いて本実施形態に係る動作について説明する。
図３のｔ０において、図１に示す画像処理モジュール２が、内部バス３を介してメモリコントローラ４に４ビートのバースト転送要求を行う。
メモリコントローラ４は、バースト転送要求を受信すると、その内部のアドレス振り分け部７にてバースト転送を行うアクセス範囲（アドレス空間）のアドレスを判断してアクセス制御をする。チップ内部の内蔵メモリ５に対してバースト転送要求を行う内蔵メモリ制御部８と、チップ外部の外部メモリ６に対して読み出し要求を行う外部メモリ制御部９とのそれぞれに対し、データの読み出し要求を行う（ｔ１）。このとき、アドレス振り分け部７は、図２に示すアドレス割付に従い、４ビートの最初の２ビート分（前半）は内蔵メモリ領域であるので内蔵メモリ制御部８を介してｔ１にてリードコマンド１を、ｔ２にてリードコマンド２を内蔵メモリ５に発行する。一方、３ビート目と４ビート目は、外部メモリ領域にある。したがって、アドレス振り分け部７は、外部メモリ制御部９に対し、３ビート目と４ビート目のデータ読み出しを行うべく３ビート目からの２ビート分（後半）のデータ読み出し要求を外部メモリ制御部９に発行させる（ｔ１）。内蔵メモリ５は、内蔵メモリ制御部８からのデータ読み出し要求（バーストリード転送要求）を受けてｔ２にてリードデータ１を、ｔ３にてリードデータ２を出力する。
【００１４】
外付けメモリ６は、ＣＡＳレイテンシー分の遅延を持って外部メモリ制御部９から要求された２ビート分の読み出しデータの出力を開始し、ｔ４にてリードデータ３をｔ５にてリードデータ４を出力する。読み出されたデータ（リードデータ１〜リードデータ４）は、メモリコントローラ４より要求された読み出し順に従い、内部バス３を介して要求元である画像処理モジュール２に戻される。
【００１５】
先の説明ではＣＡＳレイテンシーを２として説明を行ったが、先の条件うちＣＡＳレイテンシーのみを３に変更した場合、外部メモリからの読み出しデータタイミングは１クロック分遅れることとなる。この場合、内部バスの仕様にて、読み出しデータが途切れることが許されているのであれば何ら問題ないが、読み出しデータの途切れが許されないのであれば、内部メモリへの読み出し要求を行うタイミングを１クロック分遅らせればよい。
【００１６】
（第２の実施形態）
上述した説明では、メモリにアクセスするモジュールからのバーストアクセスを４ビートとして説明をした。しかし、この場合、大容量のメモリ領域に対し本発明の効果を期待するには内部メモリ容量も多く必要となる。限られた内部メモリ容量で本発明の効果を得ようとするには、メモリアクセスを行う各モジュールのバーストアクセス長を長く設定することが有効である。
【００１７】
ここで、バースト長を長く設定した場合のデータのアドレス割付の例を図４に示す。また、図４のアドレス割付に従ったときのタイミングチャートを図５に示す。
【００１８】
このように、本発明によれば、バーストアクセスにおけるメモリアクセスレイテンシーを削減することができる。したがって、画像処理システムのパフォーマンス向上に寄与することができる。
【図面の簡単な説明】
【００１９】
【図１】メモリシステムの全体の構成を示す図である。
【図２】第１の実施形態に係るメモリのアドレス割付の一例を示す図である。
【図３】第１の実施形態に係るアドレス割付におけるメモリリードアクセス時のタイミングチャートを示す図である。
【図４】第２の実施形態に係るメモリアドレス割付の一例を示す図である。
【図５】第２の実施形態に係るアドレス割付におけるメモリリードアクセス時のタイミングチャートを示す図である。
【図６】従来のメモリシステムの全体の構成を示す図である。
【図７】従来のメモリシステムのメモリリード時のタイミングチャートを示す図である。
【符号の説明】
【００２０】
１：画像処理システム
２：画像処理モジュール
３：チップ内部バス
４：メモリコントローラ
５：内蔵メモリ
６：外付けメモリ（ＤＲＡＭ）
７：アドレス振り分け部
８：内蔵メモリ制御部
９：外付けメモリ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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