(57)【要約】【課題】ニューロンとシナプスの構成や結合を簡略化して、多くのニューロンを含むものでありながら、実用的に構築可能なニューラルネットワークを提供する。【解決手段】このニューラルネットワーク１は、ニューロン１０がアレイ状に配置されて離散値を出力し、シナプス２０が隣接するニューロン１０のそれぞれの間を興奮性結合と抑制性結合の２個で少なくとも結合し、シナプス２０が薄膜トランジスタから成って結合強度が流れる積算電流量により変化する。【選択図】図１
2009026181.tif 000002
【特許請求の範囲】
【請求項１】
ニューロンが結合強度が可変であるシナプスにより結合されて形成されるニューラルネットワークにおいて、
該ニューロンは離散値を出力し、
該シナプスは、アレイ状に配置された隣接するニューロンの間を結合することを特徴とするニューラルネットワーク。
【請求項２】
請求項１に記載のニューラルネットワークにおいて、
隣接するニューロンの間は興奮性結合と抑制性結合の２個で少なくとも結合され、
前記シナプスは、流れる積算電流量により結合強度が変化するものであることを特徴とするニューラルネットワーク。
【請求項３】
請求項１又は２に記載のニューラルネットワークにおいて、
前記シナプスは、薄膜トランジスタから成ることを特徴とするニューラルネットワーク。
【請求項４】
請求項３に記載のニューラルネットワークにおいて、
前記シナプスの薄膜トランジスタは、ｎ型であることを特徴とするニューラルネットワーク。
【請求項５】
請求項３又は４に記載のニューラルネットワークにおいて、
前記ニューロンは、薄膜トランジスタを含んで構成されることを特徴とするニューラルネットワーク。
【請求項６】
請求項５に記載のニューラルネットワークにおいて、
前記ニューロンの薄膜トランジスタの駆動能力が、前記シナプスの薄膜トランジスタの駆動能力よりも大きいことを特徴とするニューラルネットワーク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、さまざまな電気製品の制御回路、コンピュータの演算回路、ロボットの思考回路、意思決定機能をもつ人工知能などに利用することができるニューラルネットワークに関する。
【背景技術】
【０００２】
ニューラルネットワークは、従来のノイマン型情報処理とは全く異なるアーキテクチャで、生体の神経回路をモデルとする。ニューラルネットワークの基本構成は、ニューロンという入出力素子が、シナプスという結合強度が可変である素子によって結合され、ネットワークを形成するものである。このニューラルネットワークは、並列分散処理・パターン認識能力・ロバスト性・自己学習能力などの特長をもち、工業への応用も進みつつあり、将来は人工知能や高機能制御などに幅広く応用されることが期待されている。現在、ニューラルネットワークは、従来のノイマン型情報処理のソフトウェアによるエミュレータレベルにより実現されたものが多いが、幅広い応用を図るためにはニューラルネットワーク用のハードウェアを用いて実現するのが望ましく、例えば、特許文献１〜５に記載されているような種々のものが既に提案されている。
【０００３】
特許文献１には、ＣＭＯＳインバータ回路のみの組み合わせで重み付けられた積和演算を行い、ＣＭＯＳインバータ回路のサイズをマスクのプロセス制御で変えることにより学習を行えるとする回路が記載されている。特許文献２には、チャージポンピング現象が生じるフローティング形ＭＯＳトランジスタとアナログ入力を制御するトランジスタから構成されるシナプスの回路が記載されている。特許文献３は、アナログシナプスウエイトの電圧を蓄積して興奮・抑制ウエイティング機能を実行する２個のトランジスタ及び１個のコンデンサから構成されるシナプスの回路が記載されている。特許文献４には、非線形変換処理と重み付け演算処理を行うアナログ演算回路を複数設けて積和演算を行う演算回路が記載されている。特許文献５には、電子回路に光学回路を組み合わせたものであって、光導電層とＯＥＬＤの発光層からなるセルをマトリックス状に配列し、発光層を駆動する電流源と光導電層を流れる電流を変換する電流電圧変換器に薄膜トランジスタ（ＴＦＴ）を用いたニューラルネットワークの回路が記載されている。
【０００４】
【特許文献１】特開平７−２６２２９２号公報
【特許文献２】特開平６−２６６８６７号公報
【特許文献３】特開平６−２７４６６１号公報
【特許文献４】特開２００４−１１０４２１号公報
【特許文献５】特表２００３−５０１６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１〜５に記載のものは、ニューラルネットワーク用のハードウェアを用いていても、完全な動作を実現するためにニューロンすべての相互間をシナプスで接続するという複雑な結合を前提としたり、シナプスを構成する素子数が多かったり、学習の部分に別途のシステムを必要としたりするなど、原理解析には便利であるが、実際にニューラルネットワークを構築するうえでは、巨大な構造規模のシステムを必要とする場合が多い。
【０００６】
また、現在、薄膜トランジスタは、フラットパネルディスプレイ・エリアセンサーなどに広く用いられており、また、最近では、低温プロセスを用いたより高性能な多結晶シリコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ  ＴＦＴ）の研究開発がさかんで、システムオンパネル（ＳＯＰ）を実現する新規機能デバイスとして期待されている。更に、将来は、高性能、高集積性、基板自由度、高生産性、低環境負荷、低コストなどを生かして、これからのエレクトロニクスの一躍を担う革新的電子デバイスのひとつとして嘱望されている。従って、この多結晶シリコン薄膜トランジスタがニューラルネットワークを構成する素子の多くに用いられるのが望ましい。
【０００７】
本発明は、係る事由に鑑みてなされたものであり、その目的は、ニューロンとシナプスの構成や結合を簡略化して、多くのニューロンを含むものでありながら、その大きさ、価格、性能の面から実用的に構築可能なものとすることにあり、更なる目的は、多結晶シリコン薄膜トランジスタのような薄膜トランジスタをニューロン或いはシナプスに用いたニューラルネットワークを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載のニューラルネットワークは、ニューロンが結合強度が可変であるシナプスにより結合されて形成されるニューラルネットワークにおいて、該ニューロンは離散値を出力し、該シナプスは、アレイ状に配置された隣接するニューロンの間を結合することを特徴とする。
【０００９】
請求項２に記載のニューラルネットワークは、請求項１に記載のニューラルネットワークにおいて、隣接するニューロンの間は興奮性結合と抑制性結合の２個で少なくとも結合され、前記シナプスは、流れる積算電流量により結合強度が変化するものであることを特徴とする。
【００１０】
請求項３に記載のニューラルネットワークは、請求項１又は２に記載のニューラルネットワークにおいて、前記シナプスは、薄膜トランジスタから成ることを特徴とする。
【００１１】
請求項４に記載のニューラルネットワークは、請求項３に記載のニューラルネットワークにおいて、前記シナプスの薄膜トランジスタは、ｎ型であることを特徴とする。
【００１２】
請求項５に記載のニューラルネットワークは、請求項３又は４に記載のニューラルネットワークにおいて、前記ニューロンは、薄膜トランジスタを含んで構成されることを特徴とする。
【００１３】
請求項６に記載のニューラルネットワークは、請求項５に記載のニューラルネットワークにおいて、前記ニューロンの薄膜トランジスタの駆動能力が、前記シナプスの薄膜トランジスタの駆動能力よりも大きいことを特徴とする。
【発明の効果】
【００１４】
本発明のニューラルネットワークによれば、ごく少数の素子（例えば薄膜トランジスタ）によりニューロンやシナプスを構成でき、また、結合を簡略化してニューラルネットワークを構築できるので、多くのニューロンを含むものでありながら、その大きさ、価格、性能の面から実用的に構築可能なものとすることができる。また、薄膜トランジスタをシナプス或いはニューロンに用いると、更に適切なニューラルネットワークを構築することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態を図面を参照しながら説明する。図１は、本発明の第１の実施形態に係るニューラルネットワーク１の一部を示す概念図である。
【００１６】
ニューラルネットワーク１は、ニューロン１０が結合強度が可変であるシナプス２０により結合されて形成される。ニューロン１０は、アレイ状に配置され、上下左右の隣接する４個のニューロン１０、１０、・・・との間がそれぞれ、シナプス２０、２０、・・・で結合されている。ただし、最外郭（図示せず）にあるニューロン１０、１０、・・・は、隣接する３個或いは２個とシナプス２０、２０、・・・で結合されることとなる。ニューロン１０は、発火、非発火と称される２個の離散的状態を保持するとともに、第１の結合端子１１Ａ（図１中では●）と第２の結合端子１１Ｂ（図１中では○）から離散値を出力する回路である。また、ニューロン１０は、一定周期（例えば、１００Ｈｚ）のトグル信号である状態更新信号ＳＲが入力される出力制御端子１４（図１では省略、図２参照）を有し、この状態更新信号ＳＲに同期して他のニューロン１０に影響したり、他のニューロン１０により発火・非発火状態が更新されたりする。
【００１７】
２個のニューロン１０、１０の間では、第１の結合端子１１Ａ、１１Ａ同士又は第２の結合端子１１Ｂ、１１Ｂ同士がシナプス２０を介して結合され、かつ、第１の結合端子１１Ａと第２の結合端子１１Ｂ又は第２の結合端子１１Ｂと第１の結合端子１１Ａがシナプス２０を介して結合される。第１の結合端子１１Ａ、１１Ａ同士又は第２の結合端子１１Ｂ、１１Ｂ同士の結合はニューロン１０の発火又は非発火を促す（自身が発火状態のときには他のニューロン１０が発火状態になるように影響し、自身が非発火状態のときには他のニューロン１０が非発火状態になるように影響する）興奮性結合であり、第１の結合端子１１Ａと第２の結合端子１１Ｂ又は第２の結合端子１１Ｂと第１の結合端子１１Ａの結合はニューロン１０の発火又は非発火を抑える（自身が発火状態のときには他のニューロン１０が非発火状態になるように影響し、自身が非発火状態のときには他のニューロン１０が発火状態になるように影響する）抑制性結合である。
【００１８】
例えば、図１中央のニューロン１０と上側のニューロン１０の間では、中央のニューロン１０と上側のニューロン１０の第２の結合端子１１Ｂ、１１Ｂ同士がシナプス２０を介して結合され、かつ、中央のニューロン１０の第１の結合端子１１Ａと上側のニューロン１０の第２の結合端子１１Ｂがシナプス２０を介して結合される。中央のニューロン１０と左側のニューロン１０の間では、中央のニューロン１０と左側のニューロン１０の第１の結合端子１１Ａ、１１Ａ同士がシナプス２０を介して結合され、かつ、中央のニューロン１０の第１の結合端子１１Ａと左側のニューロン１０の第２の結合端子１１Ｂがシナプス２０を介して結合される。中央のニューロン１０と下側のニューロン１０の間では、中央のニューロン１０と下側のニューロン１０の第１の結合端子１１Ａ、１１Ａ同士がシナプス２０を介して結合され、かつ、中央のニューロン１０の第２の結合端子１１Ｂと下側のニューロン１０の第１の結合端子１１Ａがシナプス２０を介して結合される。中央のニューロン１０と右側のニューロン１０の間では、中央のニューロン１０と右側のニューロン１０の第２の結合端子１１Ｂ、１１Ｂ同士がシナプス２０を介して結合され、かつ、中央のニューロン１０の第２の結合端子１１Ｂと右側のニューロン１０の第１の結合端子１１Ａがシナプス２０を介して結合される。なお、図１に示す結合では、例えば、図１中央のニューロン１０の第１の結合端子１１Ａは上下左側のニューロン１０、１０、１０に結合され、第２の結合端子１１Ｂは上下右側のニューロン１０、１０、１０に結合されるので、配線がクロスしないようなレイアウトが可能である。
【００１９】
このように、ニューラルネットワーク１は、ニューロン１０すべての相互間をシナプスで接続するという大規模で複雑な結合がなされておらず、隣接するニューロン１０、１０の間だけをシナプス２０で結合しているので、シナプス２０の数が少なく、また、簡単に配線できる。その結果、多くのニューロン１０を含むものとしても、その大きさ、価格の面から実用的に構築可能なものとすることに寄与する。なお、このニューラルネットワーク１は、後述のように、学習を行うことができ、性能の面からも十分に実用的ものである。
【００２０】
ニューロン１０は、第１の結合端子１１Ａと第２の結合端子１１Ｂから、ニューロン１０の発火・非発火状態に応じた離散値の電位が状態更新信号ＳＲに同期して出力される。出力される第１の結合端子１１Ａと第２の結合端子１１Ｂの電位は、閾値電圧を基準にして互いにほぼ逆になる。閾値電圧は、更新時に、第１の結合端子１１Ａと第２の結合端子１１Ｂの電位が高電位か低電位かを判定して取り込む基準電圧である。更新時には、第１の結合端子１１Ａ及び第２の結合端子１１Ｂのそれぞれの電位は、隣接する４個のニューロン１０、１０、・・・の第１の結合端子１１Ａ又は第２の結合端子１１Ｂからの電位及び従前の自身の電位の重ね合わせによって決まる。
【００２１】
図２は、ニューロン１０を構成する具体的な回路の回路図であって、（ａ）は論理記号によるもの、（ｂ）は素子記号によるものである。ニューロン１０は、２個のインバータ１２Ａ、１２Ｂと２個のパスゲート１３Ａ、１３Ｂがループ状に接続されたものである。パスゲート１３Ａ、１３Ｂは出力制御端子１４に接続されて共通の状態更新信号ＳＲによって制御され、間隔をおいてオン・オフを繰り返す。第１の結合端子１１Ａの電位がインバータ１２Ｂに入力され、インバータ１２Ｂの出力はパスゲート１３Ｂがオンのときに第２の結合端子１１Ｂに伝達される。第２の結合端子１１Ｂの電位はインバータ１２Ａに入力され、インバータ１２Ａの出力はパスゲート１３Ａがオンのときに第１の結合端子１１Ａに伝達される。第１の結合端子１１Ａが高電位で第２の結合端子１１Ｂが低電位のときに保持する状態を発火状態とし、第１の結合端子１１Ａが低電位で第２の結合端子１１Ｂが高電位のときに保持する状態を非発火状態とすることができる。また、発火状態と非発火状態を逆にすることも可能である。なお、第１の結合端子１１Ａ及び第２の結合端子１１Ｂの電位が高電位か低電位かの判定は、インバータ１２Ａ、１２Ｂの閾値電圧が基準となる。
【００２２】
ニューロン１０に用いる素子は、シナプス２０と同様の製造プロセスで形成するのが望ましい点、現在広く用いられ将来も嘱望されている点などから、薄膜トランジスタにより形成するのが望ましい。インバータ１２Ａ、１２Ｂは、ｐ型薄膜トランジスタとｎ型薄膜トランジスタがＶｄｄとＧＮＤ間に直列接続されて形成されている。パスゲート１３Ａ、１３Ｂは、ゲート端子がｎ側の出力制御端子１４Ａに接続されたｎ型薄膜トランジスタとゲート端子がｐ側の出力制御端子１４Ｂに接続されたｐ型薄膜トランジスタとが並列に接続されて形成されている。なお、この場合、ｎ側の出力制御端子１４Ａとｐ側の出力制御端子１４Ｂとを総括して出力制御端子１４とする。
【００２３】
ニューロン１０の薄膜トランジスタの駆動能力は、後述するように、シナプス２０の特性変動の影響が顕著に現れるよう、シナプス２０の薄膜トランジスタの駆動能力よりも大きいことが望ましい。すなわち、ニューロン１０の薄膜トランジスタのサイズ（チャネルの幅と長さの比Ｗ／Ｌ）は、シナプス２０の薄膜トランジスタのサイズよりも大きく設定して抵抗値を小さくする。
【００２４】
シナプス２０は、２個のニューロン１０、１０を結合してその間の結合強度を決めるものであり、両端が結合端子２１Ａ、２１Ｂである（図３（ａ）参照）。シナプス２０は、そこに電流が流れると抵抗として作用するものであり、その抵抗値が小さいと結合強度が高く、大きいと結合強度が低い。また、シナプス２０は、方向を問わずそれに流れる積算電流量により結合強度が変化するものである。
【００２５】
図３（ａ）は、このようなシナプス２０の構成を素子記号で表した具体的な回路図である。シナプス２０は、１個のｎ型薄膜トランジスタから成り、そのソース端子及びドレイン端子は結合端子２１Ａ、２１Ｂとなり、そのゲート端子２２に一定の電圧である特性変動制御電圧ＣＣが入力される。
【００２６】
図３（ｂ）は、多結晶シリコン薄膜トランジスタのｎ型薄膜トランジスタに電流を流したときの特性変動を示す特性図である。電流によるストレスをかける前（ｉｎｉｔｉａｌ）と電流を１秒間、１０秒間、１００秒間、１０００秒間それぞれ流した後のものについて、ゲート電圧Ｖｇに対して流れる電流量Ｉｄを測定したものである。この特性変動は、一般に薄膜トランジスタの劣化現象とも呼ばれるもので、時間とともに電流量が減少する現象である。従って、ｎ型薄膜トランジスタを抵抗としてみたとき、積算電流量が増えるに従いその抵抗値が増加するということを意味する。これは薄膜トランジスタが低温で成膜された薄膜で形成されている等のため材料構造が緻密ではないことによって起こると考えられている。積算電流量をさほど増やさないときは、特性変動はほとんどみられない。なお、この特性変動の程度は、ｎ型薄膜トランジスタのゲート電圧に依存するので、適度な特性変動になるように特性変動制御電圧ＣＣにより調整することができる。また、ｎ型薄膜トランジスタのかわりにｐ型薄膜トランジスタを用いることも可能であるが、一般的にｎ型薄膜トランジスタの方がｐ型薄膜トランジスタよりも特性変動が顕著であるため、特性変動をより効果的に生じさせることが可能である。また、アモルファスシリコン薄膜トランジスタ、微結晶シリコン薄膜トランジスタ、化合物半導体薄膜トランジスタ、酸化物半導体薄膜トランジスタ、有機半導体薄膜トランジスタなど、その他の薄膜トランジスタであっても、多結晶シリコン薄膜トランジスタと同様な特性変動を示すものがあるので用いることができる。
【００２７】
このように、シナプス２０がひとつの薄膜トランジスタというごく簡単な構造でも、結合強度が薄膜トランジスタの流れる積算電流量に依存する特性変動により変化することにより、シナプス２０に必要な機能が実現でき、かつ、シナプス２０の簡略化が可能である。その結果、多くのニューロン１０を含むものとしても、その大きさ、価格の面から実用的に構築可能なものとすることに寄与する。また、薄膜トランジスタは３次元に積み重ねることも可能であり、超高集積度のニューラルネットワークの可能性を拓くものである。
【００２８】
このニューラルネットワーク１は以下のように動作する。ニューロン１０の発火・非発火の状態は、隣接するニューロン１０、１０、・・・の状態の、多数決により決定されて更新される。この多数決には、興奮性結合による正の寄与と抑制性結合による負の寄与とがある。すなわち、パスゲート１３Ａ、１３Ｂがオンになっているときには、当該ニューロン１０の電流能力が勝るため、発火・非発火の状態は変化しない。パスゲート１３Ａ、１３Ｂがオフになっているときには、当該ニューロン１０の第１の結合端子１１Ａと第２の結合端子１１Ｂのそれぞれの電位は、配線容量に保持された当該ニューロン１１の電位と隣接するニューロン１０、１０、・・の電位が平均された電位、つまり多数決の電位に、シナプス２０の抵抗値、すなわち結合強度に応じた遅延速度で近づこうとする。そして、ふたたびパスゲート１３Ａ、１３Ｂがオンになると、そのニューロン１０の状態は、そのときの第１の結合端子１１Ａと第２の結合端子１１Ｂの電位に応じて（より詳細には、通常、第１の結合端子１１Ａと第２の結合端子１１Ｂの電位のうち、インバータ１２Ａ、１２Ｂの閾値電圧から離れた方に追従して）更新され保持される。従って、この多数決にはシナプス２０の結合強度による重みづけが介在することになり、以下のニューラルネットワーク１の学習で説明するように、それぞれのシナプス２０の結合強度は異なるため、結合強度が低下したシナプス２０を介する結合の影響力は小さく、結合強度が強化されたシナプス２０を介する結合の影響力は大きい。
【００２９】
ニューラルネットワーク１は、以下のように学習が行われる。２個のニューロン１０、１０が同じ発火・非発火の状態のときは、その間の興奮性結合のシナプス２０には電流は流れないので結合強度は変わらないが、抑制性結合のシナプス２０には電流が流れるため結合強度が低下し、相対的に興奮性結合のシナプス２０の結合強度が強化されることになる。一方、２個のニューロン１０、１０が違う発火・非発火の状態のときは、興奮性結合のシナプス２０には電流が流れるため結合強度が低下し、抑制性結合のシナプス２０には電流は流れないので結合強度は変わらないが、相対的に抑制性結合の結合強度が強化されることになる。このような学習方式は、ニューラルネットワークの自己学習能力の基本であるＨｅｂｂ学習則と同一であり、ある程度以上の数のニューロン１０を有するニューラルネットワークであれば、いかなる複雑な論理素子も実現できることが保証される。
【００３０】
また、図４は、多結晶シリコン薄膜トランジスタの製造方法の概略工程図である。ここでは、レーザー結晶化の多結晶シリコン薄膜トランジスタを例にとって説明する。まず、石英やガラスでできた基板５１上に、ＳｉＨ４を用いたＰＥＣＶＤや、Ｓｉ２Ｈ６を用いたLＰＣＶＤにより、非晶質Ｓｉ膜を成膜する。次に、図４（ａ）に示すように、レーザー５３を照射することにより、非晶質シリコン膜は結晶化し、多結晶シリコン膜５２となる。次に、図４（ｂ）に示すように、多結晶シリコン膜５２をパターニングした後、ゲート絶縁膜５４を成膜し、ゲート電極５５を成膜およびパターニングする。次に、図４（ｃ）に示すように、リンやボロンなどの不純物を、ゲート電極５５を用いて自己整合的に多結晶シリコン膜５２に打ち込み、活性化し、ＣＭＯＳ構造のソース・ドレイン領域５６を形成する。そして、層間絶縁膜５７を成膜し、コンタクトホールを開穴し、ソース・ドレイン電極５８を成膜およびパターニングする。
【００３１】
次に、ニューラルネットワーク１を実際に検証した結果を説明する。ここでは、ニューロン１０を５×５のアレイ状に配置したニューラルネットワーク１で、排他的論理和（ＸＯＲ）の論理素子を学習できるか検証した。ＸＯＲは線形分離不可の論理演算であるため、ニューラルネットワークの能力を検証するのに、よく使われるものである。適当なニューロン１０を、Ｉｎ１とＩｎ２とＯｕｔとし、ＸＯＲの４パターン、(Ｉｎ１，Ｉｎ２，Ｏｕｔ)＝(０，０，０)，(０，１，１)，(１，０，１)，(１，１，０)を学習させた。すなわち、０＝ＧＮＤ、１＝Ｖｄｄ＝１０Ｖとして、Ｉｎ１とＩｎ２とＯｕｔを割り当てた各ニューロン１０、１０、・・・に電圧を印加し、しばらく放置してシナプス２０、２０、・・・の特性変動を起こさせる、という操作を、ＸＯＲの４パターンについて、何度も繰り返した。その結果、ＸＯＲの４パターンでＩｎ１とＩｎ２だけを印加すると、正しいＯｕｔが得られるということを確認できた。
【００３２】
図５は、この検証の結果の一部を示すもので、(Ｉｎ１，Ｉｎ２)＝(１，０)を印加したとき、Ｏｕｔ＝１が得られた１例である。同図のように、ニューラルネットワーク１の学習動作の後、Ｉｎ１とＩｎ２だけに電圧を印加すると、Ｏｕｔを割り当てたニューロン１０は隣接するニューロン１０、１０、・・・により８．７９Ｖとなる。それは１０Ｖ近傍の値であるので、Ｏｕｔ＝１と判定できる。なお、他のＩｎ１とＩｎ２に対しても、正しいＯｕｔが得られることを確認している。
【００３３】
以上のように、ニューラルネットワーク１は、学習を行うことができ、十分に実用的ものである。次に、本発明の第２の実施形態に係るニューラルネットワーク１Ａを説明する。図６は、ニューラルネットワーク１Ａの一部を示す概念図である。このニューラルネットワーク１Ａは、上下左右だけでなく、左上・左下・右上・右下の隣接するニューロン１０、１０、・・・の間も、シナプス２０、２０、・・・で結合するものである。なお、ニューロン１０やシナプス２０の構成、動作、製造方法などは、ニューラルネットワーク１と同じである。このニューラルネットワーク１Ａは、相互に結合する隣接するニューロン１０、１０、・・・の数が増えたことで、より複雑な論理素子の実現が可能となる。
【００３４】
以上、本発明の実施形態に係るニューラルネットワークについて説明したが、本発明は、上述の実施形態に記載したものに限られることなく、特許請求の範囲に記載した事項の範囲内でのさまざまな設計変更が可能である。例えば、ニューロン１０は、離散値を出力するものであれば、他の構成であっても、内部の動きが違っていてもよい。また、ニューロン１０が３個以上の離散的状態を保持するものであっても適用可能である。また、２個のニューロン１０、１０の間について、興奮性結合と抑制性結合で結合されていれば、第１の結合端子１１Ａ及び第２の結合端子１１Ｂの具体的な結合関係は種々に変更可能である。また、素子数は増えるが、２個のニューロン１０、１０の間について、興奮性結合が２個、抑制性結合が２個の計４個で結合、すなわち、第１の結合端子１１Ａ、１１Ａ同士、第２の結合端子１１Ｂ、１１Ｂ同士、第１の結合端子１１Ａと第２の結合端子１１Ｂ、第２の結合端子１１Ｂと第１の結合端子１１Ａ、を計４個のシナプス２０、２０、２０、２０を介して結合することも可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態に係るニューラルネットワークの概念図である。
【図２】同上のニューロンの回路図であって、（ａ）は論理記号によるもの、（ｂ）は素子記号によるものである。
【図３】同上のシナプスの構成と特性を示すものであって、（ａ）は素子記号による回路図あり、（ｂ）特性変動を示す特性図である。
【図４】同上の多結晶シリコン薄膜トランジスタの製造方法の概略工程図である。
【図５】同上の検証結果の一部を示す図である。
【図６】本発明の第２の実施形態に係るニューラルネットワークの概念図である。
【符号の説明】
【００３６】
１、１Ａ  ニューラルネットワーク
１０      ニューロン
１１Ａ    ニューロンの第１の結合端子
１１Ｂ    ニューロンの第２の結合端子
２０      シナプス
【図１】
2009026181.tif 000003
【図２】
2009026181.tif 000004
【図３】
2009026181.tif 000005
【図４】
2009026181.tif 000006
【図５】
2009026181.tif 000007
【図６】
2009026181.tif 000008