(57)【要約】【課題】カロー酸を用いたウエハ（基板）洗浄工程において、Ｈ２Ｏ２の使用量を低減しつつ、フォトレジスト膜（感光性マスキング層）の除去性を向上できる技術を提供する。【解決手段】基板１の洗浄（フォトレジスト膜の除去）時以外のＳＰＭ液中のＨ２Ｏ２の濃度は、フォトレジスト膜の少なくとも一部を除去できる最低限の第１濃度以上で制御する。そして、基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬する直前に、ＳＰＭ液中のＨ２Ｏ２の濃度がフォトレジスト膜を確実に除去できる第２濃度以上となり、また基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬した時にＳＰＭ液中のＨ２Ｏ２の濃度がその第２濃度未満とならないように、過酸化水素水供給系５４からＳＰＭ槽５１（内槽５１Ａ）へ所定量のＨ２Ｏ２を供給する。【選択図】図６
2009170692.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）主面に感光性マスキング層が形成された半導体ウエハを用意する工程、
（ｂ）過酸化水素水および硫酸を含む洗浄液が投入された洗浄槽を備えた洗浄装置において、前記洗浄槽中に前記半導体ウエハが浸漬されていない状況下で、前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度を感光性マスキング層の少なくとも一部を除去できる最低限の第１濃度以上で制御する工程、
（ｃ）前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度が、前記感光性マスキング層の除去処理に必要な第２濃度以上となるように前記過酸化水素水を前記洗浄槽中に補充した後に、前記洗浄槽中に前記半導体ウエハを浸漬し、前記感光性マスキング層を除去する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１濃度は０．３５重量％以上であり、
前記第２濃度は０．６５重量％以上であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程で除去する前記感光性マスキング層の厚さは、５μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記感光性マスキング層は、不揮発性メモリにおける半導体分離層を形成する際の不純物導入時にマスクとして用いることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記洗浄槽中に前記半導体ウエハを浸漬した時点での前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度が前記第２濃度未満とならないように、前記洗浄液中の前記過酸化水素水の濃度を制御することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第２濃度は０．６５重量％であることを特徴とする半導体装置の製造方法。
【請求項７】
過酸化水素水および硫酸を含む洗浄液が投入された洗浄槽と、
前記洗浄槽へ前記過酸化水素水を供給する過酸化水素水供給手段と、
前記洗浄槽へ前記硫酸を供給する硫酸供給手段と、
前記洗浄槽中の前記洗浄液中の前記過酸化水素の濃度を監視する過酸化水素水濃度監視手段と、
主面に感光性マスキング層が形成された半導体ウエハを前記洗浄槽へ投入する半導体ウエハ投入手段と、
前記過酸化水素水供給手段、前記硫酸供給手段、前記過酸化水素水濃度監視手段および前記半導体ウエハ投入手段の動作を制御する制御手段と、
を有し、
前記過酸化水素水供給手段、前記過酸化水素水濃度監視手段および前記半導体ウエハ投入手段は、前記半導体ウエハが前記洗浄槽中に浸漬されていない状況下で、前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度を感光性マスキング層の少なくとも一部を除去できる最低限の第１濃度以上で制御し、
さらに前記過酸化水素水供給手段、前記過酸化水素水濃度監視手段および前記半導体ウエハ投入手段は、前記感光性マスキング層の除去処理に必要な第２濃度以上となるように前記過酸化水素水を前記洗浄槽中に補充した後に、前記洗浄槽中に前記半導体ウエハを浸漬することを特徴とする半導体ウエハ洗浄装置。
【請求項８】
請求項７記載の半導体ウエハ洗浄装置において、
前記洗浄槽中にて前記洗浄液を循環させる洗浄液循環手段を備えていることを特徴とする半導体ウエハ洗浄装置。
【請求項９】
請求項７記載の半導体ウエハ洗浄装置において、
前記第１濃度は０．３５重量％以上であり、
前記第２濃度は０．６５重量％以上であることを特徴とする半導体ウエハ洗浄装置。
【請求項１０】
請求項９記載の半導体ウエハ洗浄装置において、
前記感光性マスキング層の厚さは、５μｍ以上であることを特徴とする半導体ウエハ洗浄装置。
【請求項１１】
請求項７記載の半導体ウエハ洗浄装置において、
前記洗浄槽中に前記半導体ウエハを浸漬した時点での前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度が前記第２濃度未満とならないように、前記洗浄液中の前記過酸化水素水の濃度を制御することを特徴とする半導体ウエハ洗浄装置。
【請求項１２】
請求項１１記載の半導体ウエハ洗浄装置において、
前記第２濃度は０．６５重量％であることを特徴とする半導体ウエハ洗浄装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体ウエハ洗浄装置に関し、特に、カロー酸（Ｈ２ＳＯ５）を用いた半導体ウエハの洗浄工程を含む半導体装置の製造工程に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２０００−１５０４４７号公報（特許文献１）には、半導体ウエハの洗浄に使用されるアンモニア−過酸化水素混合薬液の濃度を連続的にモニタリングし、かつ半導体ウエハ洗浄時における洗浄装置の稼動状態をモニタリングし、その測定結果に基づいて薬液濃度の経時変化を正確に予測して、薬液の補充量を計算および調整することで薬液濃度を一定に保持し、薬液の使用量を削減する技術が開示されている。
【０００３】
特開平５−１６６７８０号公報（特許文献２）には、硫酸と過酸化水素水との混合液を洗浄液として用いる洗浄装置において、洗浄液の濃度を検知して、過酸化水素水の濃度低下時に過酸化水素水を補充する過酸化水素水補充手段および硫酸の濃度低下時に硫酸を補充する硫酸補充手段を設け、洗浄力の低下および薬液の過剰消耗を防ぐ技術が開示されている。
【０００４】
特開２０００−１６４５５０号公報（特許文献３）には、硫酸と過酸化水素水との混合液を洗浄液として用いる洗浄装置において、定期的に過酸化水素水を補充することで、洗浄液中の過酸化水素水の濃度低下を防ぎつつ、洗浄液の使用量を削減する技術が開示されている。
【特許文献１】特開２０００−１５０４４７号公報
【特許文献２】特開平５−１６６７８０号公報
【特許文献３】特開２０００−１６４５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置の製造工程において、フォトレジスト膜は、半導体基板（以下、ウエハまたは単に基板と記す）への不純物イオンの導入工程や、エッチング工程等でマスクとして用いられる。このような不純物イオンの導入工程やエッチング工程等の完了後には、フォトレジスト膜はカロー酸を洗浄液（薬液）としたウエハ洗浄により除去される。
【０００６】
フォトレジスト膜は、用いられる工程によって膜厚が異なっている。たとえば電気的一括消去型ＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory；以下、フラッシュメモリと記す）などの不揮発性メモリにおいては、ウエハ主面から深い位置にて半導体層で分離領域を形成するが、この分離領域を形成する不純物イオン導入工程において用いられるフォトレジスト膜の膜厚は、他の工程で用いられるフォトレジスト膜の膜厚の約５倍（約５μｍ）以上となっている。そのため、この膜厚の厚いフォトレジスト膜は、他の工程のフォトレジスト膜に比べて、カロー酸を用いたウエハ洗浄でも除去性が低下してしまい、フォトレジスト膜の除去残りが発生してしまうこともある。
【０００７】
本発明者らは、上記フォトレジスト膜の除去残りの発生原因について調査したところ、洗浄液中のＨ２Ｏ２（過酸化水素水）の濃度の低下が原因であることを見出した。
【０００８】
本発明者が調査および検討しているバッチ式洗浄装置では、洗浄液中のＨ２Ｏ２の濃度を常に一定に保つようにＨ２Ｏ２の補充量を制御するか、洗浄槽にウエハを投入する直前もしくは一定時間毎に一定量のＨ２Ｏ２を補充するかしかできず、Ｈ２Ｏ２の補充タイミングおよび補充量を任意に設定することができなかった。
【０００９】
洗浄液中のＨ２Ｏ２の濃度を常に一定に保つようにＨ２Ｏ２の補充量を制御する場合には、Ｈ２Ｏ２の補充量が増大し、洗浄液の使用量が多くなってしまう課題が生じることになる。
【００１０】
洗浄槽にウエハを投入する直前もしくは一定時間毎に一定量のＨ２Ｏ２を補充する場合には、補充後の洗浄槽中にてＨ２Ｏ２の濃度が高過ぎると洗浄液の洗浄能力が低下し、低過ぎると所望の量のカロー酸が得られなくなってしまい、これらのような状況が発生するとウエハ洗浄後にフォトレジスト膜の除去残りが発生してしまうことになる。また、前述したような特に膜厚の厚いフォトレジスト膜を除去する洗浄工程では、カロー酸の消費量も多くなり、カロー酸の必要量も多くなることから、洗浄槽にウエハを投入する直前もしくは一定時間毎に一定量のＨ２Ｏ２を補充する手段では対応できなくなってしまう課題が生じる。
【００１１】
本発明の目的は、カロー酸を用いたウエハ洗浄工程において、Ｈ２Ｏ２の使用量を低減しつつ、フォトレジスト膜の除去性を向上できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
（１）本発明による半導体装置の製造方法は、
（ａ）主面に感光性マスキング層が形成された半導体ウエハを用意する工程、
（ｂ）過酸化水素水および硫酸を含む洗浄液が投入された洗浄槽を備えた洗浄装置において、前記洗浄槽中に前記半導体ウエハが浸漬されていない状況下で、前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度を感光性マスキング層の少なくとも一部を除去できる最低限の第１濃度以上で制御する工程、
（ｃ）前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度が、前記感光性マスキング層の除去処理に必要な第２濃度以上となるように前記過酸化水素水を前記洗浄槽中に補充した後に、前記洗浄槽中に前記半導体ウエハを浸漬し、前記感光性マスキング層を除去する工程、
を含むものである。
【００１５】
（２）また、本発明による半導体ウエハ洗浄装置は、
過酸化水素水および硫酸を含む洗浄液が投入された洗浄槽と、
前記洗浄槽へ前記過酸化水素水を供給する過酸化水素水供給手段と、
前記洗浄槽へ前記硫酸を供給する硫酸供給手段と、
前記洗浄槽中の前記洗浄液中の前記過酸化水素の濃度を監視する過酸化水素水濃度監視手段と、
主面に感光性マスキング層が形成された半導体ウエハを前記洗浄槽へ投入する半導体ウエハ投入手段と、
前記過酸化水素水供給手段、前記硫酸供給手段、前記過酸化水素水濃度監視手段および前記半導体ウエハ投入手段の動作を制御する制御手段と、
を有し、
前記過酸化水素水供給手段、前記過酸化水素水濃度監視手段および前記半導体ウエハ投入手段は、前記半導体ウエハが前記洗浄槽中に浸漬されていない状況下で、前記洗浄槽中の前記洗浄液中の前記過酸化水素水の濃度を感光性マスキング層の少なくとも一部を除去できる最低限の第１濃度以上で制御し、
さらに前記過酸化水素水供給手段、前記過酸化水素水濃度監視手段および前記半導体ウエハ投入手段は、前記感光性マスキング層の除去処理に必要な第２濃度以上となるように前記過酸化水素水を前記洗浄槽中に補充した後に、前記洗浄槽中に前記半導体ウエハを浸漬するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
カロー酸を用いたウエハ洗浄工程において、Ｈ２Ｏ２の使用量を低減しつつ、フォトレジスト膜（感光性マスキング層）の除去性を向上できる。
【発明を実施するための最良の形態】
【００１８】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
【００１９】
ウエハとは、半導体素子または集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、エピタキシャル基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
【００２０】
デバイス面もしくは素子形成面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
【００２１】
レジストパターンとは、感光性樹脂膜（フォトレジスト膜）をフォトリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるフォトレジスト膜を含む。
【００２２】
ＳＰＭ洗浄とは、濃硫酸と過酸化水素水とを混合したＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液を１３０℃前後に加熱して、フォトレジスト膜の剥離、有機性汚れの除去、および表面金属不純物の除去のためのウエハ洗浄手段をいう。
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２８】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
本実施の形態では、たとえば４ＧｂｉｔのＡＧ−ＡＮＤ型のフラッシュメモリを含む半導体装置の製造工程の一例について説明する。本実施の形態で説明するＡＧ−ＡＮＤ型のフラッシュメモリとは、書き込み動作をソース側のホットエレクトロン注入で行う補助ゲート（Assist Gate：ＡＧ）電極を有するＡＮＤ型フラッシュメモリのことであり、補助ゲート電極を書き込みゲートに用いてチャネル電流を大幅に減少させることにより、キロビットオーダーのメモリセルに対して同時に短期間に書き込むことが可能なフラッシュメモリである。また、浮遊ゲート電極を自己整合プロセスにより形成し、さらに補助ゲート電極をフィールドアイソレーションに用いることにより、メモリセルの面積の縮小が図られている。
【００３２】
図１は本実施の形態によるＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイ（メモリセル、補助ゲート結束部および選択ｎチャネル型ＭＩＳＦＥＴ形成領域）の要部平面図を示し、図２は図１のａ−ａ線における断面図を示し、図３は図１のｂ−ｂ線における断面図を示している。
【００３３】
本実施の形態のフラッシュメモリが形成された半導体チップ（以下、単にチップと記す）の基板１は、たとえばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）には、分離部２、複数の補助ゲート電極１０ａ、複数のワード線ＷＬ（制御ゲート電極１６）、複数の浮遊ゲート電極５ａ、複数の不揮発性メモリセル（以下、単にメモリセルと記す）ＭＣおよび複数の選択ｎチャネル型ＭＩＳＦＥＴＱｓ０、Ｑｓ１が配置されている。基板１のメモリセルおよび選択ｎチャネル型ＭＩＳＦＥＴの形成領域にはｐ型ウエルＰＷ２およびｎ型半導体分離領域ＮＷｍが形成されており、ｐ型ウエルＰＷ２の外周（側面および底面）はｎ型半導体分離領域ＮＷｍによって取り囲まれている。
【００３４】
分離部２は、デバイスが形成される活性領域の平面外形を規定し、たとえばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する浅溝型の分離領域とされている。すなわち、基板１に掘られた浅溝内に、たとえば酸化シリコンのような絶縁膜が埋め込まれることで形成されている。
【００３５】
上記複数の補助ゲート電極１０ａは、その各々の平面形状が第１方向Ｘに延在する矩形状とされている。各補助ゲート電極１０ａは、第２方向Ｙに沿って所望の距離を隔ててほぼ平行に並んで配置されている。補助ゲート電極１０ａの第２方向Ｙの寸法（幅）は、たとえば７５ｎｍ程度、補助ゲート電極１０ａの隣接間隔は、たとえば１０５ｎｍ程度である。補助ゲート電極１０ａは、その大半が活性領域に平面的に重なるように配置されており、補助ゲート電極１０ａに所望の電圧が印加されると、その補助ゲート電極１０ａに沿って活性領域の基板１の主面部分にｎ型の反転層が形成されるようになっている。このｎ型の反転層は、ビット線（メモリセルＭＣのソースおよびドレイン）を形成する部分である。従って、活性領域には、基板１に不純物を導入することにより形成されるビット線を構成する半導体領域が形成されていない。また、補助ゲート電極１０ａは、上記ビット線を形成する機能の他に、隣接するメモリセルＭＣ間のアイソレーション機能も有している。
【００３６】
メモリセルの単位領域には、たとえば４本の補助ゲート電極１０ａ（Ｇ０〜Ｇ３）が配置されている。すなわち、補助ゲート電極１０ａ（Ｇ０〜Ｇ３）が４本で１セットとされている。図１では、単位領域の１本の補助ゲート電極１０ａ（Ｇ１）の右端に上層配線との接続用の幅広領域１０ＧＡが形成され、その下に隣接する補助ゲート電極１０ａ（Ｇ２）の左端に上層配線との接続用の幅広領域１０ＧＡが形成され、その下に隣接する補助ゲート電極１０ａ（Ｇ３）の右端は配線１０ＬＡと接続され、その下に隣接する補助ゲート電極１０ａ（Ｇ０）の左端は配線１０ＬＢと接続されている様子が例示されている。配線１０ＬＡ、１０ＬＢは、図１の第２方向Ｙに延在する帯状のパターンとされており、その各々には４本に１本の補助ゲート電極１０ａ（Ｇ３，Ｇ０）が一体的に接続されている。すなわち、配線１０ＬＡ、１０ＬＢは、同一の電位を供給する複数の補助ゲート電極１０ａの共通配線とされている。このような補助ゲート電極１０ａ、幅広領域１０ＧＡおよび配線１０ＬＡ、１０ＬＢは、たとえば低抵抗な多結晶シリコンからなる導体膜を同一工程時にパターニングすることで形成されている。
【００３７】
補助ゲート電極１０ａは、たとえば１０ｎｍから２０ｎｍ程度をドライエッチングにより削るダメージ層除去工程の後、基板１の主面上に、たとえば酸化シリコンからなる厚さ８ｎｍから１０ｎｍ程度の絶縁膜９ａを介して形成されている。この補助ゲート電極１０ａの全側面には、たとえば酸化シリコンからなる絶縁膜７およびサイドウォール８が形成されている。また、補助ゲート電極１０ａの上面には、たとえば窒化シリコンからなる絶縁膜１１が形成されている。幅広領域１０ＧＡおよび配線１０ＬＡ、１０ＬＢの一部には、コンタクトホールＣ１が配置されており、コンタクトホールＣ１内のプラグを通して補助ゲート電極１０ａを上層の第１層配線と電気的に接続している。
【００３８】
上記複数のワード線ＷＬは、１ブロックのメモリセル（メモリマット）に対して２５６本形成されている。本実施の形態においては、説明をわかりやすくするため、ＷＬ０〜ＷＬ２までを図示している。各ワード線ＷＬは、その各々の平面形状が第２方向Ｙに延在する矩形状とされている。すなわち、各ワード線ＷＬは、補助ゲート電極１０ａに対して直交した状態で、図１の第１方向Ｘに沿って所望の距離を隔ててほぼ平行に並んで配置されている。ワード線ＷＬの補助ゲート電極１０ａの隣接間に位置する部分はメモリセルＭＣの制御ゲート電極１６となっている。ワード線ＷＬの隣接間隔は、たとえば９０ｎｍ程度である。各ワード線ＷＬは、たとえば低抵抗な多結晶シリコンからなる導体膜１３と、その上面に形成された高融点金属シリサイドからなる導体膜１４との積層膜により形成されている。このワード線ＷＬの上面上には、たとえば酸化シリコンからなるキャップ絶縁膜１５が堆積されている。なお、図２に示すように、各メモリセルＭＣのＹ方向において、ワード線ＷＬの下層の導体膜１３が各浮遊ゲート電極５ａ間に層間膜１２を介して埋め込まれるように形成されている。
【００３９】
上記複数の浮遊ゲート電極５ａは、上記補助ゲート電極１０ａの隣接間と、上記ワード線ＷＬとの交点に電気的に絶縁された状態で配置されている。浮遊ゲート電極５ａは、メモリセルＭＣのデータ用の電荷蓄積層であり、たとえば低抵抗な多結晶シリコンにより形成されている。浮遊ゲート電極５ａは、基板１の表面に対して突起した形状であり、基板１の主面に対して交差する方向における断面形状が凸状（ここでは長方形の形状）に形成されている。すなわち、浮遊ゲート電極５ａは、補助ゲート電極１０ａに挟まれた領域に柱状（ここでは四角柱状）に形成され、その高さ（基板１の主面からの高さ）が補助ゲート電極１０ａの高さ（基板１の主面からの高さ）よりも高くなるように形成されている。浮遊ゲート電極５ａの第１方向Ｘの寸法は、たとえば９０ｎｍ程度、浮遊ゲート電極５ａの第２方向Ｙの寸法は、たとえば６５ｎｍ程度である。
【００４０】
また、浮遊ゲート電極５ａは、基板１の主面上に絶縁膜（第１絶縁膜）４を介して設けられている。この絶縁膜４は、メモリセルＭＣのトンネル絶縁膜として機能する絶縁膜であり、後述するように、清浄でダメージのない基板１の主面上に、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化処理により形成された酸化シリコンからなる。絶縁膜４の厚さは、たとえば８ｎｍから１０ｎｍ程度である。前述したように、上記補助ゲート電極１０ａは、たとえば１０ｎｍから２０ｎｍ程度をドライエッチングにより削るダメージ層除去工程の後、基板１の主面上に絶縁膜９ａを介して形成される。しかし、浮遊ゲート電極５ａは、このようなダメージ層の除去を行うことなく基板１の主面上に絶縁膜４を介して形成されることから、図２に示すように、浮遊ゲート電極５ａの絶縁膜４に接する下面は補助ゲート電極１０ａの絶縁膜９ａに接する下面よりも高い位置に形成されている。
【００４１】
浮遊ゲート電極５ａと補助ゲート電極１０ａとの間には、上記絶縁膜７およびサイドウォール８が形成されており、これにより浮遊ゲート電極５ａと補助ゲート電極１０ａとが絶縁されている。また、浮遊ゲート電極５ａおよびワード線ＷＬの第１方向Ｘの隣接間には、たとえば酸化シリコンからなる絶縁膜（サイドウォール１９）が形成されており、これにより第１方向Ｘに隣接する浮遊ゲート電極５ａ間およびワード線ＷＬ間が絶縁されている。
【００４２】
さらに、浮遊ゲート電極５ａと、ワード線ＷＬの制御ゲート電極１６との間には層間膜１２が形成されている。層間膜１２は、浮遊ゲート電極５ａと制御ゲート電極１６との間のキャパシタを形成する膜で、たとえば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順に積層した、いわゆるＯＮＯ膜で形成されている。層間膜１２の厚さは、誘電率を考慮した二酸化シリコン（ＳｉＯ２）換算膜厚で、たとえば１６ｎｍ程度である。
【００４３】
上記複数の選択ｎチャネル型ＭＩＳＦＥＴＱｓ０、Ｑｓ１は、メモリセルＭＣのドレインとなるビット線側およびソースとなるビット線側に配置されている。図１のドレインとなるビット線側では、各選択ｎチャネル型ＭＩＳＦＥＴＱｓ０が図１の右側に第２方向Ｙに沿ってビット線毎に配置されている。また、ソースとなるビット線側では、各選択ｎチャネル型ＭＩＳＦＥＴＱｓ１が図１の左側に第２方向Ｙに沿ってビット線毎に配置されている。ここではドレインとなるビット線側について説明するが、ソースとなるビット線側についても、その構造は同様なので説明を省略する。
【００４４】
図１に示すように、ドレインとなるビット線側の選択ｎチャネル型ＭＩＳＦＥＴＱｓ０のゲート電極は、上記配線１０ＬＡに沿うように第２方向Ｙに延在する帯状の配線１０ＬＣの一部（活性領域の帯状領域と交差する部分）に形成されている。ソースとなるビット線側の選択ｎチャネル型ＭＩＳＦＥＴＱｓ１のゲート電極は、上記配線１０ＬＢに沿うように第２方向Ｙに延在する帯状の配線１０ＬＤの一部（活性領域の帯状領域と交差する部分）に形成されている。この選択ｎチャネル型ＭＩＳＦＥＴＱｓ０、Ｑｓ１のゲート電極、配線１０ＬＣ、１０ＬＤは、たとえば低抵抗な多結晶シリコンからなり、上記補助ゲート電極１０ａ、幅広領域１０ＧＡおよび配線１０ＬＡ、１０ＬＢをパターニングする時に同時にパターニングされている。配線１０ＬＣ、１０ＬＤの一部には、コンタクトホールＣ１が配置されており、コンタクトホールＣ１内のプラグを通して選択ｎチャネル型ＭＩＳＦＥＴＱｓ０、Ｑｓ１のゲート電極を上層の第１層配線と電気的に接続している。
【００４５】
次に、本実施の形態によるＡＧ−ＡＮＤ型フラッシュメモリの製造工程の一例を図４〜図１６（図６を除く）に示す基板の要部断面図を用いて工程順に説明する。これら図には、メモリセル（図１のａ−ａ線におけるワード線に平行な断面図およびｂ−ｂ線におけるワード線に垂直な断面図）、補助ゲート電極結束部（図１のｃ−ｃ線における断面図）、選択ｎチャネル型ＭＩＳＦＥＴ、周辺回路高耐圧系ＭＩＳＦＥＴおよび周辺回路低耐圧系ＭＩＳＦＥＴのそれぞれが形成される領域の各工程時における断面を記載する。
【００４６】
まず、図４に示すように、たとえばｐ型の単結晶シリコンからなる基板（この段階ではウエハと称する平面略円形状の半導体の薄板）１の主面の素子分離領域に、たとえば浅溝型の分離部２を形成する。続いて、基板１の主面の分離部２に囲まれた活性領域上に、たとえば酸化シリコンからなる絶縁膜３を熱酸化法によって形成する。この絶縁膜３は、後述のイオン注入に際して基板１を保護する機能を有している。
【００４７】
次に、基板１の主面に膜厚５μｍ以上のフォトレジスト膜（感光性マスキング層）ＲＥＳＩを塗布する。続いて、そのフォトレジスト膜ＲＥＳＩをフォトリソグラフィ法によってパターニングし、メモリセル、補助ゲート電極結束部および選択ｎチャネル型ＭＩＳＦＥＴの形成領域のフォトレジスト膜ＲＥＳＩを除去する。次いで、残ったフォトレジスト膜ＲＥＳＩをマスクとしたイオン注入法により、メモリセル、補助ゲート電極結束部および選択ｎチャネル型ＭＩＳＦＥＴの形成領域にｎ型不純物を選択的に導入することでｎ型半導体分離領域ＮＷｍを形成する。このｎ型半導体分離領域ＮＷｍは、基板１の主面から最も深い位置に形成されるので、ｎ型半導体分離領域ＮＷｍの形成時にマスクとなるフォトレジスト膜ＲＥＳＩは、他の工程で用いられるフォトレジスト膜より相対的に厚く形成されている。
【００４８】
次に、図５に示すように、上記フォトレジスト膜ＲＥＳＩを除去する。このフォトレジスト膜ＲＥＳＩの除去は、基板１のＳＰＭ洗浄によって行う。ここで、このフォトレジスト膜ＲＥＳＩを除去するための基板１のＳＰＭ洗浄について、以下に詳しく説明する。
【００４９】
図６は、フォトレジスト膜ＲＥＳＩを除去するための基板１のＳＰＭ洗浄に用いるウエハ洗浄装置の説明図（ＳＰＭ槽については側面を図示）である。この図６に示すウエハ洗浄装置は、たとえば複数枚の基板１が一度に浸漬されるバッチ式のウエハ洗浄装置であり、ＳＰＭ槽５１、ポンプ５２、温調機構５３、過酸化水素水供給系（過酸化水素水供給手段）５４、硫酸供給系（硫酸供給手段）５５、純水供給系５６、排水系５７およびフィルタ５９等から形成されている。
【００５０】
ＳＰＭ槽（洗浄槽）５１は、基板１が浸漬される内槽５１Ａと、内槽５１Ａから溢れるＳＰＭ液（洗浄液）を受ける外槽５１Ｂとから形成されており、その容積は約５０ｌ（リットル）である。内槽５１Ａ内には、複数枚の基板１を互いに接触しないように内槽５１Ａ内で支持するボート６０が配置されている。
【００５１】
ポンプ５２、温調機構５３およびフィルタ５９は、ＳＰＭ槽５１と共にＳＰＭ液の循環系（洗浄液循環手段）５８を形成し、温調機構５３によりＳＰＭ液の温度を一定温度（たとえば約１３０℃前後で一定）に保ち、フィルタ５９によりＳＰＭ液中の異物をしつつ、ポンプ５２によってＳＰＭ槽５１へＳＰＭ液を循環させている。また、循環されるＳＰＭ液は、内槽５１Ａの下部からＳＰＭ槽５１内へ供給される。図示は省略しているが、循環系５８においては、ポンプ５２の前後いずれかにＳＰＭ液中のＨ２Ｏ２およびＨ２ＳＯ４の濃度を測定する濃度センサ（過酸化水素水濃度監視手段）が設けられている。なお、この濃度センサについては、Ｈ２ＳＯ４の濃度の測定を省略する構成であってもよい。
【００５２】
過酸化水素水供給系５４、硫酸供給系５５および純水供給系５６は、ＳＰＭ液を生成するためのＨ２Ｏ２、Ｈ２ＳＯ４およびＨ２Ｏ（純水）をそれぞれ内槽５１Ａの下部からＳＰＭ槽５１内へ供給する系統である。
【００５３】
排水系５７は、使用済みのＳＰＭ液をＳＰＭ槽５１外へ排出するための系統である。
【００５４】
また、図６中での図示は省略するが、本実施の形態のウエハ洗浄装置は、基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬させるためのウエハ投入機構（半導体ウエハ投入手段）を備え、さらにこのウエハ投入機構、上記循環系５８、過酸化水素水供給系５４、硫酸供給系５５、純水供給系５６および排水系５７等の動作制御を行う制御機構（制御手段）を備えている。
【００５５】
前述したように、ｎ型半導体分離領域ＮＷｍの形成時にマスクとなるフォトレジスト膜ＲＥＳＩは、他の工程で用いられるフォトレジスト膜より相対的に厚いことから、ＳＰＭ槽５１中のＳＰＭ液に含まれるフレッシュな反応液（カロー酸）の量が十分でないと、フォトレジスト膜ＲＥＳＩが完全に除去されずに残ってしまうことが懸念される。また、フォトレジスト膜ＲＥＳＩのように膜厚の厚いフォトレジスト膜を除去するには、フレッシュな反応液が多量に必要とされ、ＳＰＭ液中に常に十分な量のフレッシュな反応液を確保しようとすると、Ｈ２Ｏ２の消費量も増大してしまうことが懸念される。
【００５６】
そこで、本実施の形態では、ＳＰＭ液を以下のようなレシピで管理する。
【００５７】
すなわち、基板１の洗浄（フォトレジスト膜の除去）時以外のＳＰＭ液中のＨ２Ｏ２の濃度は、フォトレジスト膜ＲＥＳＩの少なくとも一部を除去できる最低限の第１濃度以上で制御する。つまり、ＳＰＭ液中のＨ２Ｏ２の濃度が第１濃度未満となった場合には、第１濃度以上となるように過酸化水素水供給系５４からＳＰＭ槽５１（内槽５１Ａ）へＨ２Ｏ２を供給するものである。
【００５８】
そして、基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬する直前に、ＳＰＭ液中のＨ２Ｏ２の濃度がフォトレジスト膜ＲＥＳＩを確実に除去できる第２濃度以上となり、また基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬した時にＳＰＭ液中のＨ２Ｏ２の濃度がその第２濃度未満とならないように、過酸化水素水供給系５４からＳＰＭ槽５１（内槽５１Ａ）へ所定量のＨ２Ｏ２を供給する。この時のＨ２Ｏ２の供給量は、容積約５０．４ｌのＳＰＭ槽５１に対して６００ｍｌ〜８００ｍｌ程度、好ましくは６００ｍｌ程度とすることを例示できる。このように、基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬する直前に所定量のＨ２Ｏ２を供給するのは、フォトレジスト膜ＲＥＳＩの除去に必要なフレッシュなカロー酸は、Ｈ２Ｏ２とＨ２ＳＯ４とを混合した直後に生成されるためである。
【００５９】
ここで、本実施の形態では、フォトレジスト膜ＲＥＳＩの少なくとも一部を除去できる最低限の前記第１濃度は約０．３５重量％であり、フォトレジスト膜ＲＥＳＩを確実に除去できる前記第２濃度は約０．６５重量％であることを例示できる。また、ｎ型半導体分離領域ＮＷｍを形成する工程以外で用いられるフォトレジスト膜を除去する際には、前記第２濃度をそのフォトレジスト膜を確実に除去できる濃度以上に適宜調整すればよい。つまり、フォトレジスト膜ＲＥＳＩよりも他の工程のフォトレジスト膜は膜厚が薄く除去が容易なことから、基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬する直前のＨ２Ｏ２の供給量は少なくでき、その第２濃度はフォトレジスト膜ＲＥＳＩを除去する場合より低く設定できる。
【００６０】
上記のようなレシピでＳＰＭ液を管理することにより、基板１の洗浄（フォトレジスト膜の除去）時には、フレッシュな反応液（カロー酸）が十分に確保できているので、膜厚が厚く除去性の悪いフォトレジスト膜ＲＥＳＩでも確実に除去し、基板１上にフォトレジスト膜ＲＥＳＩが残ってしまうことを防ぐことができる。
【００６１】
また、基板１の洗浄（フォトレジスト膜の除去）時以外のＳＰＭ液中のＨ２Ｏ２の濃度は、フォトレジスト膜ＲＥＳＩの少なくとも一部を除去できる最低限の第１濃度以上で制御することにより、Ｈ２Ｏ２の濃度がその第１濃度を下回った時のみＨ２Ｏ２の補充を行えばよいので、Ｈ２Ｏ２の消費量を低減することができる。基板１の洗浄（フォトレジスト膜の除去）処理を連続で行う場合には、前述の基板１をＳＰＭ槽５１（内槽５１Ａ）へ浸漬する直前の第２濃度以上とするためのＨ２Ｏ２の補充のみとすることができるので、Ｈ２Ｏ２の補充頻度を低減することができる。
【００６２】
また、上記のようなレシピでＳＰＭ液を管理することにより、ＳＰＭ液中のＨ２Ｏ２の濃度が急激に低下してしまうことを防ぎ、ＳＰＭ液中のＨ２Ｏ２の濃度を、基板１の洗浄（フォトレジスト膜の除去）時以外の時と、基板１の洗浄時とで、それぞれ一定の濃度で管理できるので、本実施の形態のウエハ洗浄装置のフォトレジスト膜除去性能を高い状態で保持することが可能となる。
【００６３】
なお、個々の説明は省略するが、以降の工程において用いるフォトレジスト膜（レジストパターン）についても、上記のようなレシピでＳＰＭ液が管理された本実施の形態のウエハ洗浄装置（図６参照）を用いて除去することができる。
【００６４】
上記フォトレジスト膜ＲＥＳＩを本実施の形態のウエハ洗浄装置（図６参照）によって除去した後、図７に示すように、フォトリソグラフィ法によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしたイオン注入法により、所定の不純物を所定のエネルギーで選択的に導入することで、ｐ型ウエルＰＷ１、ＰＷ２、およびｎ型ウエルＮＷ１、ＮＷ２を形成する。たとえば、ｐ型ウエルＰＷ１は周辺回路高耐圧系ｎチャネル型ＭＩＳＦＥＴの形成領域にｐ型ウエルＰＷ２はメモリセル、補助ゲート電極結束部、選択ｎチャネル型ＭＩＳＦＥＴおよび周辺回路低耐圧系ｎチャネル型ＭＩＳＦＥＴの形成領域にｎ型ウエルＮＷ１は周辺回路高耐圧系ｐチャネル型ＭＩＳＦＥＴの形成領域に形成され、ｎ型ウエルＮＷ２は周辺回路低耐圧系ｐチャネル型ＭＩＳＦＥＴの形成領域に形成される。
【００６５】
次に、絶縁膜３を除去した後、たとえばＩＳＳＧ（In-Situ Steam Generation）酸化法によって、基板１の主面上に、メモリセルのトンネル絶縁膜（ＦＴＯ膜）として機能する、たとえば厚さ８ｎｍから１０ｎｍ程度の絶縁膜４を形成する。ＩＳＳＧ酸化法は、熱処理チャンバ内に水素と酸素とを直接導入し、加熱した基板１上でラジカル酸化反応を行う熱酸化法であり、たとえば９００℃程度の雰囲気中で１０％以上の水素濃度とすることにより、シリコン上に厚さ８ｎｍ程度の酸化シリコン膜を形成することができる手段である。ＩＳＳＧ酸化法は、既存のＲＰＴ（Rapid Thermal Process）による熱酸化法と比較した場合、基板１中への酸素の増速拡散が抑制されるという特徴がある。
【００６６】
次に、図８に示すように、基板１の主面上に、たとえば厚さ２５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜５を熱ＣＶＤ（Chemical Vapor Deposition）法により堆積した後、その上に、たとえば厚さ１００ｎｍ程度の酸化シリコンからなる絶縁膜６をＣＶＤ法により堆積する。
【００６７】
次に、フォトリソグラフィ法によって形成されたレジストパターン（フォトレジスト膜）をマスクとして、そこから露出する絶縁膜６および導体膜５をドライエッチング法によって除去する。これにより、導体膜５からなるメモリセルの浮遊ゲート電極５ａがゲート幅方向にパターニングされる。浮遊ゲート電極５ａの幅は、たとえば９０ｎｍ程度である。
【００６８】
浮遊ゲート電極５ａは、基板１の主面上にメモリセルのトンネル絶縁膜として機能する絶縁膜４を介して設けられている。この絶縁膜４は、清浄でダメージのない基板１の主面上に、たとえばＩＳＳＧ酸化法によって形成され、その上にはダメージの小さい熱ＣＶＤ法によって導体膜５が堆積されているので、高い信頼性を有するトンネル絶縁膜を得ることができる。
【００６９】
次に、図９に示すように、基板１に熱酸化処理を施すことにより、浮遊ゲート電極５ａの側面に、酸化シリコンからなる絶縁膜７を形成する。この熱酸化処理により、浮遊ゲート電極５ａの幅は、たとえば８０ｎｍ程度となる。続いて、基板１主面上に、たとえば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、浮遊ゲート電極５ａおよび絶縁膜６の側面にサイドウォール８を形成する。絶縁膜７およびサイドウォール８の合計の厚さは、たとえば２０ｎｍ程度である。サイドウォール８を形成する際、基板１を構成する単結晶シリコンに転位または結晶欠陥等のダメージ層が形成される。そこで、続いて、基板１の表面を、たとえばドライエッチング法により１０ｎｍから２０ｎｍ程度削ることにより、ダメージ層を除去する。このように、ダメージ層を除去しておくことで、後の工程で形成される絶縁膜９ａと基板１との間の欠陥を除去することができる。
【００７０】
次に、基板１の主面上に、たとえば厚さ９ｎｍ程度の絶縁膜９ａおよび厚さ２５ｎｍ程度の絶縁膜９ｂを、たとえばＩＳＳＧ酸化法によって形成する。絶縁膜９ａは、たとえばメモリセルの補助ゲート絶縁膜、選択ｎチャネル型ＭＩＳＦＥＴならびに周辺回路低耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜を構成し、絶縁膜９ｂは、たとえば周辺回路高耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜を構成する。
【００７１】
これら絶縁膜９ａ、９ｂは、たとえば以下のように形成される。まず、ＩＳＳＧ酸化法を用いた熱酸化処理により、基板１の主面上に厚さ２０ｎｍ程度の酸化シリコンからなる絶縁膜を形成する。この熱酸化処理では、すでに基板１の主面上に形成されている絶縁膜４の端部にバーズビークが形成されことが懸念されるが、ＩＳＳＧ酸化法を用いることによって、上記バーズビークの形成を抑制することができる。続いて、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、メモリアレイならびに周辺回路低耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの形成領域の酸化シリコンからなる絶縁膜をウエットエッチング法またはドライエッチング法により除去する。その後、基板１を熱酸化処理により、メモリアレイならびに周辺回路低耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの形成領域の基板１の主面上に酸化シリコンからなる絶縁膜９ａを形成し、たとえば周辺回路高耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの形成領域の基板１の主面上に酸化シリコンからなる絶縁膜９ｂを形成する。メモリセルの形成領域に形成される絶縁膜９ａは、補助ゲート絶縁膜として機能する。
【００７２】
次に、図１０に示すように、基板１の主面上に、たとえば厚さ９０ｎｍから１００ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１０を堆積する。浮遊ゲート電極５ａの隣接間隔は、たとえば９０ｎｍ程度であることから、浮遊ゲート電極５ａの隣接間は導体膜１０によって埋め込まれる。
【００７３】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する余分な導体膜１０をウエットエッチング法によって除去する。これにより、導体膜１０からなるメモリセルの補助ゲート電極１０ａがゲート幅方向にパターニングされる。
【００７４】
次に、図１１に示すように、基板１の主面上に、たとえば厚さ９０ｎｍから１００ｎｍ程度の窒化シリコンからなる絶縁膜１１を堆積する。浮遊ゲート電極５ａの隣接間隔は、たとえば９０ｎｍ程度であることから、浮遊ゲート電極５ａの隣接間は絶縁膜１１によって埋め込まれる。
【００７５】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する余分な絶縁膜１１をウエットエッチング法によって除去する。これにより、メモリセルの補助ゲート電極１０ａ上、ならびに選択ｎチャネル型ＭＩＳＦＥＴおよび周辺回路の形成領域の導体膜１０上に絶縁膜１１を残すことができる。
【００７６】
次に、浮遊ゲート電極５ａ上の絶縁膜６をドライエッチング法によって選択的に除去する。
【００７７】
次に、浮遊ゲート電極５ａの側面に形成され、露出しているサイドウォール８をウエットエッチング法により除去し、続いて、サイドウォール８を除去することにより露出した絶縁膜７をウエットエッチング法により除去する。
【００７８】
次に、図１２に示すように、基板１の主面上に、たとえば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順にＣＶＤ法によって堆積することにより層間膜１２を形成する。
【００７９】
次に、基板１の主面上に、たとえば厚さ１５０ｎｍ程度の低抵抗な多結晶シリコンからなる導体膜１３、導体膜１３よりも低抵抗な、たとえば厚さ４０ｎｍ程度の導体膜１４および酸化シリコン等からなるキャップ絶縁膜１５を下層から順にＣＶＤ法によって堆積する。導体膜１４としては、たとえばタングステンシリサイド等のような高融点金属シリサイド膜を用いる。
【００８０】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出するキャップ絶縁膜１５および導体膜１３、１４をドライエッチング法によって除去することにより、導体膜１３、１４からなるメモリセルの制御ゲート電極１６を形成する。
【００８１】
次に、図１３に示すように、フォトリソグラフィ法によって形成されたレジストパターンおよび残されたキャップ絶縁膜１５をマスクとして、そこから露出する層間膜１２および導体膜５をドライエッチング法によって除去することにより、メモリセルの浮遊ゲート電極５ａがゲート長方向にパターニングされる。これにより、メモリセルの制御ゲート電極１６および浮遊ゲート電極５ａが完成する。
【００８２】
次に、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する周辺回路の層間膜１２、絶縁膜１１および導体膜１０をドライエッチング法によって除去することにより、選択ｎチャネル型ＭＩＳＦＥＴ、周辺回路高耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ、ならびに周辺回路低耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極１０ｂを形成する。
【００８３】
次に、選択ｎチャネル型ＭＩＳＦＥＴ、ならびに周辺回路高耐圧系および低耐圧系ｎチャネル型ＭＩＳＦＥＴのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｎ型半導体領域１７を形成する。ｎ型半導体領域１７には、たとえばヒ素またはリンがイオン注入されている。さらに、周辺回路高耐圧系および低耐圧系ｐチャネル型ＭＩＳＦＥＴのソース・ドレインの一部を構成する相対的に不純物濃度の低い一対のｐ型半導体領域１８を形成する。ｐ型半導体領域１８には、たとえばホウ素またはフッ化ホウ素がイオン注入されている。
【００８４】
次に、図１４に示すように、基板１の主面上に、たとえば酸化シリコンからなる絶縁膜をＣＶＤ法によって堆積した後、これを異方性のドライエッチング法によってエッチバックすることにより、選択ｎチャネル型ＭＩＳＦＥＴ、周辺回路高耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ、ならびに周辺回路低耐圧系ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのゲート電極１０ｂの側面にサイドウォール１９を形成する。この際、浮遊ゲート電極５ａの隣接間および制御ゲート電極１６の隣接間にも上記サイドウォール１９を構成する絶縁膜が埋め込まれており、これにより、浮遊ゲート電極５ａ間および制御ゲート電極１６間が絶縁されている。
【００８５】
次に、選択ｎチャネル型ＭＩＳＦＥＴ、ならびに周辺回路高耐圧系および低耐圧系ｎチャネル型ＭＩＳＦＥＴのソース・ドレインの他の一部を構成する相対的に不純物濃度の高い一対のｎ型半導体領域２０を形成する。ｎ型半導体領域２０には、たとえばヒ素がイオン注入されている。さらに周辺回路高耐圧系および低耐圧系ｐチャネル型ＭＩＳＦＥＴのソース・ドレインを構成する相対的に不純物濃度の高い一対のｐ型半導体領域２１を形成する。ｐ型半導体領域２１には、たとえばホウ素がイオン注入されている。その後、イオン注入された不純物を活性化させるために、たとえば温度９００℃から１０００℃程度の熱処理が基板１に施される。以上の工程により、メモリアレイおよび周辺回路の各種ＭＩＳＦＥＴが形成される。
【００８６】
次に、図１５に示すように、基板１の主面上に、たとえば酸化シリコンからなる絶縁膜２２をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２２をドライエッチング法によって除去することにより、基板１の一部（たとえばメモリセルおよび各種ＭＩＳＦＥＴのソース・ドレイン）、ワード線ＷＬの一部が露出するようなコンタクトホールＣ１を形成する。
【００８７】
次に、基板１の主面上に、たとえばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をコンタクトホールＣ１の内部のみに残るようにＣＭＰ（Chemical Mechanical Polishing）法によって研磨することにより、コンタクトホールＣ１の内部にプラグ２３を形成する。その後、基板１の主面上に、たとえばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第１層配線Ｍ１を形成する。
【００８８】
次に、図１６に示すように、基板１の主面上に、たとえば酸化シリコンからなる絶縁膜２４をＣＶＤ法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する絶縁膜２４をドライエッチング法によって除去することにより、その絶縁膜２４に第１層配線Ｍ１の一部が露出するようなスルーホールＴ１を形成する。
【００８９】
次に、基板１の主面上に、たとえばチタン膜、窒化チタン膜およびタングステン膜を下層から順にスパッタリング法またはＣＶＤ法によって堆積した後、これら金属膜をスルーホールＴ１の内部のみに残るようにＣＭＰ法によって研磨することにより、スルーホールＴ１の内部にプラグ２５を形成する。その後、基板１の主面上に、たとえばアルミニウム合金膜および窒化チタン膜を下層から順にスパッタリング法によって堆積した後、フォトリソグラフィ法によって形成されたレジストパターンをマスクとして、そこから露出する窒化チタン膜およびアルミニウム合金膜をドライエッチング法によって除去することにより、第２層配線Ｍ２を形成する。第２層配線Ｍ２はプラグ２５を通じて第１層配線Ｍ１と電気的に接続されている。
【００９０】
次に、基板１の主面上に、たとえば酸化シリコンからなる絶縁膜２６をＣＶＤ法によって堆積した後、前記スルーホールＴ１と同様な方法によって、絶縁膜２６に第２層配線Ｍ２の一部が露出するようなスルーホールＴ２を形成する。続いて、前記プラグ２５および前記第２層配線Ｍ２と同様な方法によって、スルーホールＴ２の内部にプラグ２７を形成し、さらにプラグ２７を通じて第２層配線Ｍ２と電気的に接続された第３層配線Ｍ３を形成する。
【００９１】
この後、さらに上層の配線を形成し、続いて最上層配線の表面を表面保護膜で覆った後、その一部に最上層配線の一部が露出するような開口部を形成してボンディングパッドを形成することにより、フラッシュメモリを備えた本実施の形態の半導体装置を製造する。
【００９２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９３】
たとえば、前記実施の形態においては、フラッシュメモリを備えた半導体装置の製造工程において、基板の主面から深い位置に半導体分離領域を形成する際のマスクとして用いる相対的に膜厚の厚いフォトレジスト膜を除去する際のＳＰＭ洗浄について説明したが、同様のＳＰＭ洗浄は、同様の半導体分離領域を備えたＬＣＤ（Liquid Crystal Display）ドライバを備えた半導体装置の製造工程においても行うことができる。ＬＣＤドライバを備えた半導体装置においても、その半導体分離領域は基板の主面から深い位置に形成されることから、その際に用いるフォトレジスト膜は他の工程で用いるフォトレジスト膜より相対的に厚くなり、ＳＰＭ洗浄による除去性の低下が懸念されるが、前記実施の形態にて説明したレシピでＳＰＭ液を管理することにより、そのフォトレジスト膜を確実に除去することができる。
【産業上の利用可能性】
【００９４】
本発明の半導体装置の製造方法および半導体ウエハ洗浄装置は、基板上に形成されたフォトレジスト膜を除去する工程を有する半導体装置の製造工程にて適用することができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施の形態である半導体装置の要部平面図である。
【図２】図１中のａ−ａ線に沿った要部断面図である。
【図３】図１中のｂ−ｂ線に沿った要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造工程において用いるウエハ洗浄装置の説明図である。
【図７】図５に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００９６】
１  基板（半導体ウエハ）
２  分離部
３  絶縁膜
４  絶縁膜
５  導体膜
５ａ  浮遊ゲート電極
６  絶縁膜
７  絶縁膜
８  サイドウォール
９ａ、９ｂ  絶縁膜
１０  導体膜
１０ａ  補助ゲート電極
１０ｂ  ゲート電極
１０ＧＡ  幅広領域
１０ＬＡ、１０ＬＢ、１０ＬＣ、１０ＬＤ  配線
１１  絶縁膜
１２  層間膜
１３、１４  導体膜
１５  キャップ絶縁膜
１６  制御ゲート電極
１７  ｎ型半導体領域
１８  ｐ型半導体領域
１９  サイドウォール
２０  ｎ型半導体領域
２１  ｐ型半導体領域
２２、２４、２６  絶縁膜
２３、２５、２７  プラグ
５１  ＳＰＭ槽（洗浄槽）
５１Ａ  内槽
５１Ｂ  外槽
５２  ポンプ
５３  温調機構
５４  過酸化水素水供給系（過酸化水素水供給手段）
５５  硫酸供給系（硫酸供給手段）
５６  純水供給系
５７  排水系
５８  循環系（洗浄液循環手段）
５９  フィルタ
６０  ボート
Ｃ１  コンタクトホール
Ｍ１  第１層配線
Ｍ２  第２層配線
Ｍ３  第３層配線
ＭＣ  不揮発性メモリセル
ＮＷ１、ＮＷ２  ｎ型ウエル
ＮＷｍ  ｎ型半導体分離領域
ＰＷ１、ＰＷ２  ｐ型ウエル
ＲＥＳＩ  フォトレジスト膜（感光性マスキング層）
Ｑｓ０、Ｑｓ１  選択ｎチャネル型ＭＩＳＦＥＴ
Ｔ１、Ｔ２  スルーホール
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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