(57)【要約】【課題】設計が容易で、占有面積の増大を招くことなく、電源電圧降下を抑制することができる半導体集積回路、半導体集積回路の設計方法を提供する。【解決手段】本発明の半導体集積回路では、従来から存在するIOセルを駆動するために用いているIO領域のリング電源を電源経路として使用する。少なくともIO領域に配置するフィラーセル（スペーサセル）を、リング電源配線をチップ内部に供給するように配線を引き出すように構成することで、チップ上に配置した時にチップ内部の電源配線経路を増やすことができる。【選択図】 図３
2009026868.tif 000002
【特許請求の範囲】
【請求項１】
所望の素子領域が形成された半導体チップの周縁に沿って配置された入出力セルと、
前記入出力セルの配列された入出力セル領域（IO領域）上に配設される少なくとも1つのリング状の電源配線と、
前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続する電源供給配線とを具備し、
前記電源供給配線の数が、外部電源に接続される前記外部接続端子の数よりも多い半導体集積回路装置。
【請求項２】
請求項1に記載の半導体集積回路装置であって、
所望の素子領域が形成された半導体チップの周縁に沿って配置された入出力セルと、
必要に応じて前記入出力セル間に充填されるフィラーセルと、
前記入出力セルあるいはフィラーセルの配列された入出力セル領域（IO領域）上に配設される少なくとも1つのリング状の電源配線と、
前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続する電源供給配線とを具備し、
前記電源供給配線が、当該入出力セルまたはフィラーセル内において、外部接続端子に接続されないものを含む半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置であって、
前記フィラーセルの少なくとも1つは、前記リング状の電源配線の一部を具備し、
前記リング状の電源配線は、前記フィラーセル内で、前記電源供給配線にのみ接続された半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置であって、
前記リング状の電源配線は、前記フィラーセル内で、複数の電源供給配線に接続された半導体集積回路装置。
【請求項５】
請求項２に記載の半導体集積回路装置であって、
前記入出力（電源）セルの少なくとも1つは、
前記半導体チップの周縁部に形成される外部接続端子と、
前記外部接続端子に接続される第1のリング状の電源配線と、
当該入出力セル内で外部接続端子に接続されない第2のリング状の電源配線と、
前記第2のリング状の電源配線に接続され前記半導体チップ内に電源供給を行う電源供給配線を具備した半導体集積回路装置。
【請求項６】
請求項２に記載の半導体集積回路装置であって、
前記入出力セルの少なくとも1つは、
前記半導体チップの周縁部に形成される外部接続端子と、
前記外部接続端子に接続された信号線と、
当該入出力セル内で外部接続端子に接続されないリング状の電源配線と、
前記リング状の電源配線に接続され前記半導体チップ内に電源供給を行なう電源供給配線を具備した半導体集積回路装置。
【請求項７】
請求項１乃至６のいずれかに記載の半導体集積回路装置であって、
前記電源供給配線は、当該セル内に複数配設された半導体集積回路装置。
【請求項８】
請求項１乃至７のいずれかに記載の半導体集積回路装置であって、
前記半導体チップ内に前記電源配線を接続する電源供給配線は、前記入出力セル領域にコンタクト部を配し、前記コンタクト部で前記リング状の電源配線による接続、若しくは前記入出力セル領域内の電源供給配線と同一レイヤで配線された半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置であって、
前記コンタクト部及び半導体チップ内のセルに供給する電源配線は、前記入出力セルの形成された入出力セル及び電源セル領域の空き領域に、フィラーセルとして配される半導体集積回路装置。
【請求項１０】
請求項1乃至９のいずれかに記載の半導体集積回路装置であって、
前記フィラーセルは、前記入出力セルの空き領域に複数個配設された半導体集積回路装置。
【請求項１１】
請求項1乃至１０のいずれかに記載の半導体集積回路装置であって、
前記フィラーセルおよび前記入出力セルは前記リング状の電源配線と交差するように配置された半導体集積回路装置。
【請求項１２】
請求項1乃至１１のいずれかに記載の半導体集積回路装置であって、
複数の回路ブロックと、前記回路ブロックに接続される入出力セルと、前記入出力セルの空き領域に配置されたフィラーセルと、リング状に配設され、前記入出力セルの少なくとも１つの電源ラインに接続されたリング状電源配線とを具備し、
前記複数の回路ブロックが、フィラーセルを介して、前記リング状電源配線の少なくとも１つに接続された半導体集積回路。
【請求項１３】
請求項1乃至１２のいずれかに記載の半導体集積回路装置であって、
第１の電源電圧を第１の回路ブロックに、第２の電源電圧を第２の回路ブロックに供給する電源電圧供給回路を具備し、
前記電源電圧供給回路は、
第１のパッドから印加された前記第１の電源電圧が入力される第１の入力部と、
第２のパッドから印加された前記第２の電源電圧が入力される第２の入力部と、
前記第１の入力部から入力された前記第１の電源電圧を前記第１の回路ブロックに出力する第１の出力部と、
前記第２の入力部から入力された前記第２の電源電圧を前記第２の回路ブロックに出力する第２の出力部とを具備した半導体集積回路装置。
【請求項１４】
請求項１３に記載の半導体集積回路装置であって、
前記第１の回路ブロックはＬＳＩ内部論理回路であり、前記第２の回路ブロックは前記ＬＳＩ内部論理回路の入出力回路であり、前記第１の電源電圧は前記ＬＳＩ内部論理回路用の駆動電源電圧であり、前記第２の電源電圧は前記入出力回路用の駆動電源電圧である半導体集積回路装置。
【請求項１５】
請求項1乃至１４のいずれかに記載の半導体集積回路装置であって、
前記電源供給配線は、前記半導体集積回路装置の表面に配設された再配列配線で構成された半導体集積回路装置。
【請求項１６】
請求項1乃至１５のいずれかに記載の半導体集積回路装置であって、
前記電源供給配線は、同一電位の電源配線を複数備えた半導体集積回路装置。
【請求項１７】
半導体チップ上に、
所望の素子領域と、前記半導体チップの周縁部の入出力セル領域に、外部接続端子を備えた入出力セルとリング状の電源配線とを配置するとともに
前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続するように、外部電源に接続された前記外部接続端子数よりも多数の電源供給配線を配置する半導体集積回路装置の設計方法。
【請求項１８】
請求項１７に記載の半導体集積回路装置の設計方法であって、
半導体チップ上に、
所望の素子領域と、
前記半導体チップの周縁に沿うように、外部接続端子を備えた入出力セルと、
必要に応じて前記入出力セル間にフィラーセルを配置する工程を具備し、
前記入出力セルあるいはフィラーセルは、入出力セル領域（IO領域）上で、少なくとも１つのリング状の電源配線を構成する電源配線と、
前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続する電源供給配線とを具備し、
前記電源供給配線が、当該入出力セルまたはフィラーセル内において、外部接続端子に接続されないものを含むようにした半導体集積回路装置の設計方法。
【請求項１９】
請求項１８に記載の半導体集積回路装置の設計方法であって、
前記フィラーセルの少なくとも1つは、前記リング状の電源配線の一部を具備し、
前記リング状の電源配線は、前記フィラーセル内で、前記電源供給配線にのみ接続されるようにした半導体集積回路装置の設計方法。
【請求項２０】
請求項１９に記載の半導体集積回路装置の設計方法であって、
前記リング状の電源配線は、前記フィラーセル内で、複数の電源供給配線に接続されるようにした半導体集積回路装置の設計方法。
【請求項２１】
請求項１８に記載の半導体集積回路装置の設計方法であって、
前記入出力セルの少なくとも1つは、
前記半導体チップの周縁部に形成される外部接続端子と、
前記外部接続端子に接続される第1のリング状の電源配線と、
当該入出力セル内で外部接続端子に接続されない第2のリング状の電源配線と、
前記第2のリング状の電源配線に接続され前記半導体チップ内に電源供給を行う電源供給配線を具備するようにした半導体集積回路装置の設計方法。
【請求項２２】
請求項１８に記載の半導体集積回路装置の設計方法であって、
前記入出力セルの少なくとも1つは、
前記半導体チップの周縁部に形成される外部接続端子と、
前記外部接続端子に接続された信号線と、
当該入出力セル内で外部接続端子に接続されないリング状の電源配線と、
前記リング状の電源配線に接続され前記半導体チップ内に電源供給を行なう電源供給配線を具備するようにした半導体集積回路装置の設計方法。
【請求項２３】
請求項１乃至６のいずれかに記載の半導体集積回路装置の設計方法であって、
前記電源供給配線は、当該セル内に複数配設されるようにした半導体集積回路装置の設計方法。
【請求項２４】
請求項１７に記載の半導体集積回路装置の設計方法であって、
複数の回路ブロックを配置する工程と、
前記回路ブロックに接続される入出力セルを配置する工程と、
前記入出力セルの少なくとも１つの電源ラインに接続されるようにリング状電源配線を配置する工程と、
前記入出力セルの配置された入出力セル領域から空き領域を検出する工程と、
前記空き領域内に前記回路ブロックと前記リング状電源配線とを接続するフィラーセルを配置する工程とを含む半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその設計方法に係り、特にコンピュータを用いて半導体集積回路の設計を行う工程において、入出力セル（IOセル）配置領域のIOセル及びフィラーセルの配線構造とその間を配線するレイアウト設計に関するものである。
【背景技術】
【０００２】
従来の電源電圧降下を抑制するための対策としては、入出力インターフェイスを構成する入出力セル（IOセル）配置領域の空き領域に電源補強用のダミーセルを配置して、電源供給経路として用いる方法が提案されている。例えば、特許文献１には、パッド（PAD）から供給される電源電圧を電源IOセル以外にダミーIOセルにも接続し、電源経路を増加することで電源電圧降下を抑制する手法が記載されている（特許文献１）。
【０００３】
【特許文献１】特開２００１−２７６７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記方法によれば、パッド（PAD）から供給される電源電圧を電源IOセル以外にダミーIOセルにも接続することにより、空き領域を利用して電源経路を増大することができ、電源電圧降下を抑制することができることから、極めて有効である。
しかしながら、上記特許文献１の半導体装置では、ダミーIOセルを用いて電源電圧降下を抑制するに際し、PADとダミーIOセルを接続するための配線領域が新たに必要となる。ダミーIOセルはPADセルからの電源供給を電源IOセルと共有しており、PADとダミーIOセルの配置形状によっては配線経路が長くなることがある。そこで、PADとダミーIOセル間の電源電圧降下を抑制するために配線幅を大きくとろうとすると、配線領域を大きく確保しなければならない場合も考えられる。
【０００５】
本発明は前記実情に鑑みてなされたもので、設計が容易で、占有面積の増大を招くことなく、電源電圧降下を抑制することができる半導体集積回路、半導体集積回路の設計方法および設計装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の半導体集積回路では、従来から存在するIOセルを駆動するために用いているIOセル領域のリング電源配線を電源経路として使用する。少なくともIOセル領域に配置するフィラーセル（スペーサセル）を、リング電源配線からチップ内部に電源電圧を供給するように配線を構成することで、チップ上に配置した時にチップ内部の電源配線経路を増やすことができる。
なおここで入出力セルとは、信号線の入出力部を構成する信号入出力セルと、電源電圧を入出力する電源入出力セルとの両方を含むものとする。
【発明の効果】
【０００７】
本発明によれば、IOセル領域にフィラーセルを配置するだけで、電源供給経路を増大し、電源電圧の降下を抑制することができる。また、電源電圧降下を抑制するために、１チップレイアウト設計時に新たな工程や工数等を増やすことなく、効果的な電源補強を行うことができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１における入出力IOセル１０１とフィラーセル１０２配置図である。図2は当該セルのフィラーセル１０２を示す斜視図（図１３は比較のために示した従来例のフィラーセルを示す斜視図）、図３は本発明の実施の形態1のチップ１００上のフィラーセル配置図である。本実施の形態では、電源供給配線が、IOセル１０１またはフィラーセル１０２において、外部接続端子（パッド）に接続されないものを含むことを特徴とする。すなわち、図３に示すように、フィラーセル１０２は、チップ内部領域のリング状の電源配線WB(VDD)は、フィラーセル１０２内で、電源供給配線１０５に接続されている。
【０００９】
本実施の形態におけるIO配置レイアウトは、チップ１００のIO配置領域にIOセル１０１を配置し、IO間にスペースが出来る場合、フィラーセル１０２を配置する手法をとっている。１１０はチップ内部領域である。
【００１０】
このように、従来レイアウトからフィラーセル１０２を配置することによって、IO内部に配線されている電源配線（これより以下はIO内部の電源リング配線と記載）が接続されるが、本発明は電源供給配線１０５を具備することを特徴としている。
【００１１】
なお図１３は、従来のフィラーセル電源配線レイアウト図である。従来のIO内部の電源リング配線W(VDD）及びW(VSS）は、チップ１００上にIOセル内に存在する電源リングを接続するという目的だけの配線である。
【００１２】
図３は本発明の実施の形態１における１チップ上にフィラーセルを配置したレイアウト図であり、図２に示したW(VDD）を電源供給配線１０５によってチップ内部領域１１０に引き出した例を示す。本実施の形態では、従来のレイアウト図（図１３）に対し、図３のArea２−２に示すようにIO内部のリング配線をチップ内部領域に引き出す配線すなわち電源供給配線１０５を設けることにより、フィラーセル１０２からもチップ内部領域に供給する電源配線経路が増加する。また、IO内部の電源リング配線W（VDD）及びW（VSS）は、従来と同様に配線があるため、IO内部の電源リング配線と接続する役割を果たしている。
【００１３】
図３は、図２のフィラーセルを用いた場合の1チップの電源配線接続を示す図である。
本図でVDD配線を接続した場合を例に挙げると、本発明のフィラーセルを用いることによって、実線の丸で示す箇所Area２−２で電源供給配線１０５を介してIO内部の電源リング配線WA（VDD）とチップ内部の電源配線WB(VDD)が接続される。また、従来と同様に波線の丸で示す箇所Area２−１で電源IOからの電源供給は行われている。
なおこれらの電源供給配線は再配列配線で形成してもよいし、適宜選択可能である。
【００１４】
図４は、本発明の実施の形態１の変形例であり、VSS配線を接続する電源供給配線１０５を形成したフィラーセルを用いた場合の1チップの電源配線接続を示す図である。
図４でVSS配線を接続した場合を例に挙げると、本発明のフィラーセルを用いることによって、実線の丸で示す箇所Area２−４でIO内部の電源リング配線WA（VSS）とチップ内部の電源配線WB(VSS)が接続される。また、従来と同様に波線の丸で示す箇所Area２−３で電源IOからの電源供給は行われている。
【００１５】
（実施の形態２）
次に、本発明の実施の形態２について説明する。
本実施の形態では、１つのフィラーセルにおいて複数の電源供給配線１０５を設けたことを特徴とするものである。すなわち、図５に示すように、フィラーセル１０２は、チップ内部領域のリング状の電源配線WA(VDD)及びWA(VSS)は、フィラーセル１０２内で、電源供給配線１０５に接続されている。
【００１６】
本実施の形態におけるIO配置レイアウトは、チップ１００のIO配置領域にIOセル１０１を配置し、IO間にスペースが出来る場合、フィラーセル１０２を配置する手法をとっている。実線の丸で示す箇所Area１でIO内部の電源リング配線WA（VSS）とチップ内部の電源配線WB(VSS) 、電源リング配線WB（VDD）とチップ内部の電源配線WB(VDD)が接続される。
なおこれらの電源供給配線は再配列配線で形成してもよいし、適宜選択可能である。
【００１７】
（実施の形態３）
図６は、本発明の実施の形態３における電源IOセル１０７と入出力IOセル１０１とフィラーセル１０２の配置図である。本実施の形態では、電源IOセルにおいて1つのパッドで複数の内部電源供給経路を配置したものである。電源IOセルがVDD配線の場合を例に挙げると、電源IOセル１０７には２本の電源供給配線Area３−１及びArea３−２が形成されている。従来からの電源供給経路は、実線の丸で示す箇所Area３−１であるが、本発明の電源セルを適用することによって、破線の丸で示す箇所Area３−２も電源接続される。
【００１８】
図６はVDD配線の場合の例であるが、VSS配線の場合も同様の方法で接続できる。
【００１９】
以上のように、IO セルにおける、リング電源配線をチップ内部領域に供給するように配線を引き出して構成することで、チップ上に配置した時にチップ内部の電源配線経路を増やすことができる。すなわち、領域に配置するIOセルの配線構造を調整し、IOセルのリング電源をチップ内部に引き込むことにより、電源供給経路を増加することができ、電源電圧降下を抑制するという効果がある。
【００２０】
（実施の形態４）
次に本発明の実施の形態４について説明する。
図７は本発明の実施の形態４における入出力IOセルの電源配線レイアウト図であり、
W(VDD)をチップ内部領域に引き出した例である。
入出力IOセルも本発明のフィラーセルと同様に、W(VDD)をチップ内部領域に引き出す配線を設けることにより、フィラーセルからもチップ内部領域に供給する電源配線経路が増加する。また、IOセル内部の電源リング配線W(VDD)及びW(VSS)は、従来と同様に配線があるため、IOセル内部の電源リング配線と接続する役割を果たしている。
【００２１】
図８は図７で示した入出力IOセル及びフィラーセルの電源接続図（ＶＤＤの場合）である。本発明の入出力IOセルを用いることにより、IOセル内部の電源リング配線WA(VDD）とチップ内部の電源配線WB(VDD）が実線の丸で示す箇所Area３も電源接続され、チップ内部に供給できる電源配線経路が増加する。
【００２２】
図８はVDD配線の場合の例であるが、VSS配線の場合も同様の方法で接続可能である。
【００２３】
（実施の形態５）
次に本発明の実施の形態５について説明する。
ここでは、VDD電源供給が不足している場合を例に挙げる。
図９はIO内のリング配線図である。図８まではリング配線はW(VDD)及びW（VSS）各1本の合計２種類で構成されていたが、本図ではVDD系統の電源が2種類（WA（VDD）、WA（VDD２））、VSS系統の電源が1種類の合計3本の場合の例である。IO内のリング配線を各々チップ内部領域に引き出す。
【００２４】
以上のように、IOセル内のリング電源を増やすことにより、チップ内部に供給する電源配線経路を増加することができ、電源電圧降下を抑制するという効果がある。
【００２５】
なお、図９に示したように１つのフィラーセルにおいて３つの電源供給配線を設けてもよいし、個別のフィラーセルあるいはIOセルにおいてそれぞれ電源供給配線を設けてもよい。図１０は電源・入出力IO及びフィラーセルの電源接続図（VDDの場合）である。
IO内のリング電源（WA(VDD)，WA(VDD２）)を電源供給配線１０５を介してフィラーセルの電源接続箇所Area４−１及び電源IOの接続箇所Area４−２で接続する。
その結果、VDD系統のリング電源が1本の場合と比較して、電源供給経路を増やすことができる。
【００２６】
以上のように、IO内のリング電源を増やすことにより、チップ内部に供給する電源配線経路を増加することができ、電源電圧降下を抑制するという効果がある。
【００２７】
（実施の形態６）
次に、本発明の実施の形態６として半導体集積回路装置の多電源レイアウトにおいて、別電源領域のフィラーセルから電源を強化する場合を説明する。
図１１はIO及びフィラーセルの電源接続図（VDDの場合）である。
チップ内部にBlockα、Blockβの2ブロックあり、各々電源系統が異なる場合、電源分離セルによって、各々の電源を分離する。本図は、BlockβのVDD電源供給が弱く、強化が必要な場合を想定している。IO内のリング電源のVDD系統を２本設け、IO内のリング電源のVDD系統の1本をBlockβ専用の電源WA(VDD)とし、残りの1本を電源分離セルによって分離した電源Wα(VDD)、Wβ(VDD)とする。
【００２８】
電源卿供給が弱いBlockβは、ブロックの形状に関わらず、配線ができれば実線の丸の箇所Area５−１のように供給することができる。
また、Wβ(VDD)からも供給され、Blockαより供給経路が多いことがわかる。
【００２９】
以上のように、IO内のリング電源を増やし、Blockの電源供給が弱い方に割り当てることで、チップ内部に供給する電源配線経路を増加することができ、電源電圧降下を抑制するという効果がある。
【００３０】
（実施の形態７）
次にこの半導体集積回路装置の設計方法について説明する。
図１２はこの設計方法を示すフローチャートである。まず、半導体集積回路装置を構成する半導体基板上に、電源IOセル及び入出力IOセル配置工程（S１）と、前記入出力セルの配置された入出力セル領域から空き領域を検出する検出工程（S２）と、前記空き領域内に前記回路ブロックと前記リング状電源配線とを接続するフィラーセルを配置するフィラーセル配置工程（S３）とを含む。
このようにして作業性よく半導体集積回路装置の設計を実行することができる。
【００３１】
以上説明したように、多電源の場合でIR-Dropが大きい電源系統を優先的に配線することにより、電源供給経路を増加させて電源電圧降下を抑制効果がある。
【００３２】
前記実施の形態で説明したように本発明の半導体集積回路装置は以下のような特徴を具有する。
本発明の半導体集積回路装置は、所望の素子領域が形成された半導体チップの周縁に沿って配置された入出力セルと、前記入出力セルの配列された入出力セル領域（IO領域）上に配設される少なくとも1つのリング状の電源配線と、前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続する電源供給配線とを具備し、前記電源供給配線の数が、外部電源に接続される前記外部接続端子の数よりも多いことを特徴とする。
この構成により、パッド面積を増大することなく、電圧降下の低減をはかることができ、電源電圧降下を抑制するために、１チップレイアウト設計時に新たな工程や工数等を増やすことなく、効果的な電源補強を行うことができる。
【００３３】
また本発明は、上記半導体集積回路装置において、所望の素子領域が形成された半導体チップの周縁に沿って配置された入出力セルと、必要に応じて前記入出力セル間に充填されるフィラーセルと、前記入出力セルあるいはフィラーセルの配列された入出力セル領域（IO領域）上に配設される少なくとも1つのリング状の電源配線と、前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続する電源供給配線とを具備し、前記電源供給配線が、当該入出力セルまたはフィラーセル内において、外部接続端子に接続されないものを含む。
この構成により、IOセル領域にフィラーセルを配置するだけで、電源供給経路を増大し、電源電圧の降下を抑制することができる。また、電源電圧降下を抑制するために、１チップレイアウト設計時に新たな工程や工数等を増やすことなく、効果的な電源補強を行うことができる。
【００３４】
また本発明は、上記半導体集積回路装置において、前記フィラーセルの少なくとも1つは、前記リング状の電源配線の一部を具備し、前記リング状の電源配線は、前記フィラーセル内で、前記電源供給配線にのみ接続されたものを含む。
この構成により、IOセル領域にフィラーセルを配置するだけで、電源供給経路を増大し、電源電圧の降下を抑制することができる。また、電源電圧降下を抑制するために、１チップレイアウト設計時に新たな工程や工数等を増やすことなく、効果的な電源補強を行うことができる。
【００３５】
また本発明は、上記半導体集積回路装置において、前記リング状の電源配線は、前記フィラーセル内で、複数の電源供給配線に接続されたものを含む。
この構成により、IOセル領域にフィラーセルを配置するだけで、電源供給経路を増大し、電源電圧の降下を抑制することができる。また、電源電圧降下を抑制するために、１チップレイアウト設計時に新たな工程や工数等を増やすことなく、効果的な電源補強を行うことができる。
【００３６】
また本発明は、上記半導体集積回路装置において、前記入出力セルの少なくとも1つは、前記半導体チップの周縁部に形成される外部接続端子と、前記外部接続端子に接続される第1のリング状の電源配線と、当該入出力セル内で外部接続端子に接続されない第2のリング状の電源配線と、前記第2のリング状の電源配線に接続され前記半導体チップ内に電源供給を行う電源供給配線を具備したものを含む。
この構成により、IOセル（電源セル）に、別の電源供給配線を追加することで、電源供給経路を増大し、電源電圧の降下を抑制することができる。また、電源電圧降下を抑制するために、１チップレイアウト設計時に新たな工程や工数等を増やすことなく、効果的な電源補強を行うことができる。
【００３７】
また本発明は、上記半導体集積回路装置において、前記入出力セルの少なくとも1つは、前記半導体チップの周縁部に形成される外部接続端子と、前記外部接続端子に接続された信号線と、当該入出力セル内で外部接続端子に接続されないリング状の電源配線と、前記リング状の電源配線に接続され前記半導体チップ内に電源供給を行なうものを含む。
この構成により、信号線に接続されるIOセルに、別の電源供給配線を追加することで、電源供給経路を増大し、電源電圧の降下を抑制することができる。また、電源電圧降下を抑制するために、１チップレイアウト設計時に新たな工程や工数等を増やすことなく、効果的な電源補強を行うことができる。
【００３８】
また本発明は、上記半導体集積回路装置において、前記電源供給配線は、当該セル内に複数配設されたものを含む。
この構成により、さらに効果的な電源供給を行うことができる。
【００３９】
またこの発明は、上記半導体集積回路装置において、前記半導体チップ内に前記電源配線を接続する電源供給配線は、前記入出力セル領域にコンタクト部を配し、前記コンタクト部で前記リング状の電源配線による接続、もしくは前記入出力セル領域内の電源供給配線と同一レイヤで配線されたものを含む。
この構成によれば、入出力セル領域にコンタクト部を配するだけで配線は多層配線で構成でき、占有面積の増大なしに、電源補強を実現することができる。
【００４０】
またこの発明は、上記半導体集積回路装置において、前記コンタクト部は、前記入出力セルの形成された入出力セル領域の空き領域に、フィラーセルとして配されるものを含む。
この構成によれば、フィラーセルとして空き領域に配するため、設計が容易でかつチップ面積の増大を招くことなく形成することが可能である。
【００４１】
またこの発明は、上記半導体集積回路装置において、前記フィラーセルは、前記入出力セルの空き領域に複数個配設されたものを含む。
この構成によれば、より確実に電源補強を行うことができ、配線抵抗の低減を図ることができる。
【００４２】
またこの発明は、上記半導体集積回路装置において、前記フィラーセルおよび前記入出力セルは前記リング状の電源配線と交差しており、前記リング状の電源配線と交差する方向の長さがほぼ等しいものを含む。
この構成により、設計の自由度が高く、容易に変更可能である。
【００４３】
またこの発明は、複数の回路ブロックと、前記回路ブロックに接続される入出力セルと、前記入出力セルの空き領域に配置されたフィラーセルと、リング状に配設され、前記入出力セルの少なくとも１つの電源ラインに接続されたリング状電源配線とを具備し、前記複数の回路ブロックが、フィラーセルを介して、前記リング状電源配線の少なくとも１つに接続されたことを特徴とする。
この構成により、容易に電源の補強を行うことができる。
【００４４】
またこの発明は、上記半導体集積回路装置において、第１の電源電圧を第１の回路ブロックに、第２の電源電圧を第２の回路ブロックに供給する電源電圧供給回路を具備し、前記電源電圧供給回路は、第１のパッドから印加された前記第１の電源電圧が入力される第１の入力部と、第２のパッドから印加された前記第２の電源電圧が入力される第２の入力部と、前記第１の入力部から入力された前記第１の電源電圧を前記第１の回路ブロックに出力する第１の出力部と、前記第２の入力部から入力された前記第２の電源電圧を前記第２の回路ブロックに出力する第２の出力部とを具備したものを含む。
【００４５】
またこの発明は、上記半導体集積回路装置において、前記第１の回路ブロックはＬＳＩ内部論理回路であり、前記第２の回路ブロックは前記ＬＳＩ内部論理回路の入出力回路であり、前記第１の電源電圧は前記ＬＳＩ内部論理回路用の駆動電源電圧であり、前記第２の電源電圧は前記入出力回路用の駆動電源電圧であるものを含む。
【００４６】
またこの発明は、上記半導体集積回路装置において、前記電源供給配線は、前記半導体集積回路装置の表面に配設された再配列配線で構成されたものを含む。
【００４７】
またこの発明は、上記半導体集積回路装置において、前記電源供給配線は、同一電位の電源配線を複数備えたものを含む。
【００４８】
またこの発明は、半導体チップ上に、所望の素子領域と、前記半導体チップの周縁部の入出力セル領域に、外部接続端子を備えた入出力セルとリング状の電源配線とを配置するとともに、前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続するように、外部電源に接続された前記外部接続端子数よりも多数の電源供給配線を配置するようにしたことを特徴とする。
【００４９】
またこの発明は、上記半導体集積回路装置の設計方法において、半導体チップ上に、所望の素子領域と、前記半導体チップの周縁に沿うように、外部接続端子を備えた入出力セルと、必要に応じて前記入出力セル間にフィラーセルを配置する工程を具備し、前記入出力セルあるいはフィラーセルは、入出力セル領域（IO領域）上で、少なくとも1つのリング状の電源配線を構成する電源配線と、前記リング状の電源配線に接続され、前記半導体チップ内に前記電源配線を接続する電源供給配線とを具備し、前記電源供給配線が、当該入出力セルまたはフィラーセル内において、外部接続端子に接続されないものを含むようにしたものを含む。
【００５０】
またこの発明は、上記半導体集積回路装置の設計方法において、前記フィラーセルの少なくとも1つは、前記リング状の電源配線の一部を具備し、前記リング状の電源配線は、前記フィラーセル内で、前記電源供給配線にのみ接続されるようにしたものを含む。
【００５１】
またこの発明は、上記半導体集積回路装置の設計方法において、前記リング状の電源配線は、前記フィラーセル内で、複数の電源供給配線に接続されるようにしたものを含む。
【００５２】
またこの発明は、上記半導体集積回路装置の設計方法において、前記入出力セルの少なくとも1つは、前記半導体チップの周縁部に形成される外部接続端子と、前記外部接続端子に接続される第1のリング状の電源配線と、当該入出力セル内で外部接続端子に接続されない第2のリング状の電源配線と、前記第2のリング状の電源配線に接続され前記半導体チップ内に電源供給を行う電源供給配線を具備するようにしたものを含む。
【００５３】
またこの発明は、上記半導体集積回路装置の設計方法において、前記入出力セルの少なくとも1つは、前記半導体チップの周縁部に形成される外部接続端子と、前記外部接続端子に接続された信号線と、当該入出力セル内で外部接続端子に接続されないリング状の電源配線と、前記リング状の電源配線に接続され前記半導体チップ内に電源供給を行なう電源供給配線を具備するようにしたものを含む。
【００５４】
またこの発明は、上記半導体集積回路装置の設計方法において、前記電源供給配線は、当該セル内に複数配設されるようにしたものを含む。
【００５５】
また本発明は、上記半導体集積回路装置の設計方法において、複数の回路ブロックを配置するとともに、前記回路ブロックに接続される入出力セルを配置する工程と、前記入出力セルの少なくとも１つの電源ラインに接続されるようにリング状電源配線を配置する工程と、前記入出力セルの配置された入出力セル領域から空き領域を検出する工程と、前記空き領域内に前記回路ブロックと前記リング状電源配線とを接続するフィラーセルを配置する工程とを含む。
この構成によれば、容易に効率よく設計が可能となる。これらの各設計工程のうち、回路ブロックおよび入出力セルを配置する工程はセル配置部で行われ、リング状電源配線を配置する工程はリング状電源配線は一部で行われ、空き領域を検出する工程は空き領域検出部で実施され、フィラーセルを配置する工程はフィラーセル配置部で実施されるが、実際にはCPUで実現される。
【００５６】
また本発明は、半導体基板上に、複数の回路ブロックを配置する回路ブロック配置部と、前記回路ブロックに接続される入出力セルを配置する入出力セル配置部と、前記入出力セルの少なくとも１つの電源ラインに接続されるようにリング状電源配線を配置するリング状電源配線配置部と、前記入出力セルの配置された入出力セル領域から空き領域を検出する検出部と、前記空き領域内に前記回路ブロックと前記リング状電源配線とを接続するフィラーセルを配置するフィラーセル配置部とを含む。
この構成によれば、容易に効率よく設計が可能となる。これらの各部はCPUで実現される。
【産業上の利用可能性】
【００５７】
以上説明してきたように、本発明の半導体集積回路、その設計方法および設計装置は、IO上のリング電源をチップ内部に接続するに際し、IO部に供給するリング状の電源を使用することで、１チップレイアウト設計に新たな工程や工数を増やすことなく、電源強化を行うことができることから、携帯端末などの小型の半導体装置に適用するための半導体集積回路のレイアウト設計方法、および、半導体集積回路のレイアウト装置として有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１のIOセルとフィラーセル配置図
【図２】本発明の実施の形態１のフィラーセル電源配線レイアウト図
【図３】本発明の実施の形態１のIO及びフィラーセルの電源接続図（VDDの場合）
【図４】本発明の実施の形態１のIO及びフィラーセルの電源接続図（VSSの場合）
【図５】本発明の実施の形態２のフィラーセル電源配線レイアウト図
【図６】本発明の実施の形態３の電源IOセルを用いた1チップ電源配線接続図
【図７】本発明の実施の形態４における入出力IOセルの電源配線レイアウト図
【図８】本発明の実施の形態４におけるIO及びフィラーセルの電源接続図（VDDの場合）
【図９】本発明の実施の形態５のIOセル内のリング配線図
【図１０】IO及びフィラーセルの電源接続図（VDDの場合）
【図１１】本発明の実施の形態６のIOセル及びフィラーセルの電源接続図（VDDの場合）
【図１２】本発明の設計方法を示すフローチャート図
【図１３】従来例のフィラーセル電源配線レイアウト図
【符号の説明】
【００５９】
１００  チップ
１０１  IOセル
１０２  フィラーセル（配置領域）
１０３  パッド領域
１０４  パッド（外部接続端子）
１０５  電源供給配線
１０７  電源IOセル
１１０  チップ内部領域
Ｗ（VDD）IO内部の電源リング配線VDD
Ｗ（VSS）IO内部の電源リング配線VSS
ＷＡ（VDD）IO内部の電源リング配線VDD（1チップ上に配置した場合）
ＷＡ（VDD2）IO内部の電源リング配線VDD（1チップ上に配置した場合）
ＷＡ（VSS）IO内部の電源リング配線VSS（1チップ上に配置した場合）
ＷＡ（SIGNAL）IO内部の入出力配線
ＷＢ（VSS）チップ内部の電源配線VDD
ＷＢ（VSS）チップ内部の電源配線VSS
Ｗα（VDD）IO内部の電源リング配線VDD（Blockα供給  1チップ上に配置した場合）
Ｗβ（VDD）IO内部の電源リング配線VDD（Blockβ供給  1チップ上に配置した場合）
Ａｒｅａ１  本発明のフィラーセル内部の電源リング配線とチップ内部の電源配線の接続箇所
Ａｒｅａ２−１  電源IOセルとチップ内部の電源配線VDDの接続箇所
Ａｒｅａ２−２  本発明のフィラーセルセルとチップ内部の電源配線VDDの接続箇所
Ａｒｅａ２−３  電源IOセルとチップ内部の電源配線VSSの接続箇所
Ａｒｅａ２−４  本発明のフィラーセルセルとチップ内部の電源配線VSSの接続箇所
Ａｒｅａ３−１  本発明のIOセルとチップ内部の電源配線VDDの接続箇所
Ａｒｅａ３−２  本発明のIOセルとチップ内部の電源配線VSSの接続箇所
Ａｒｅａ４−１  電源IOセルとチップ内部の電源配線VDDの接続箇所
Ａｒｅａ４−２  本発明のフィラーセルセルとチップ内部の電源配線の接続箇所
Ａｒｅａ５−１  本発明のフィラーセルとチップ内部の電源配線VDDの接続箇所
Ａｒｅａ５−２  電源IOセルとチップ内部の電源配線の接続箇所
S１  電源IOセル及び入出力配置工程
S２  IOセル配置領域内の空き領域検出工程
S３  フィラーセル配置工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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