(57)【要約】【課題】短ゲート長のＭＩＳ型半導体装置やこれを含む集積型半導体装置において、ＭＩＳ型半導体装置のしきい値電圧を制御する構造を提供する。【解決手段】複数のＭＩＳ型半導体装置を含む集積型半導体装置が、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれ、ノンドープの半導体層を表面に含むチャネル領域と、チャネル領域上に形成された絶縁膜と、絶縁膜の上に形成されたゲート電極とを、それぞれが含む第１および第２のＭＩＳ型半導体装置を含み、第１のＭＩＳ型半導体装置に含まれる半導体層の膜厚と、第２のＭＩＳ型半導体装置に含まれる半導体層の膜厚とが互いに異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＭＩＳ型半導体装置を含む集積型半導体装置であって、
半導体基板と、
該半導体基板に形成されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域に挟まれ、ノンドープの半導体層を表面に含むチャネル領域と、
該チャネル領域上に形成された絶縁膜と、
該絶縁膜の上に形成されたゲート電極とを、それぞれが含む第１および第２のＭＩＳ型半導体装置を含み、
該第１のＭＩＳ型半導体装置に含まれる該半導体層の膜厚と、該第２のＭＩＳ型半導体装置に含まれる該半導体層の膜厚とが互いに異なることを特徴とする集積型半導体装置。
【請求項２】
上記第１のＭＩＳ型半導体装置のゲート長と、上記第２のＭＩＳ型半導体装置のゲート長とが互いに異なり、
該第１のＭＩＳ型半導体装置に含まれる該半導体層の膜厚と、該第２のＭＩＳ型半導体装置に含まれる該半導体層の膜厚とが互に異なるようにして、該第１のＭＩＳ型半導体装置のしきい値電圧と、該第２のＭＩＳ型半導体装置のしきい値電圧とを等しくしたことを特徴とする請求項１に記載の集積型半導体装置。
【請求項３】
上記第１のＭＩＳ型半導体装置のゲート長と、上記第２のＭＩＳ型半導体装置のゲート長とが等しく、
該第１のＭＩＳ型半導体装置に含まれる該半導体層の膜厚と、該第２のＭＩＳ型半導体装置に含まれる該半導体層の膜厚とが互に異なるようにして、該第１のＭＩＳ型半導体装置のしきい値電圧と、該第２のＭＩＳ型半導体装置のしきい値電圧とが互いに異なるようにしたことを特徴とする請求項１に記載の集積型半導体装置。
【請求項４】
複数のＭＩＳ型半導体装置を含む集積型半導体装置であって、
半導体基板と、
該半導体基板に形成されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域に挟まれ、不純物がドープされた半導体層を表面に含むチャネル領域と、
該チャネル領域上に形成された絶縁膜と、
該絶縁膜の上に形成されたゲート電極とを、それぞれが含む第１および第２のＭＩＳ型半導体装置を含み、
該第１のＭＩＳ型半導体装置に含まれる該半導体層の不純物と、該第２のＭＩＳ型半導体装置に含まれる該半導体層の不純物とが、互いに導電性の異なる不純物であることを特徴とする集積型半導体装置。
【請求項５】
上記第１のＭＩＳ型半導体装置のゲート長と、上記第２のＭＩＳ型半導体装置のゲート長とが互いに異なり、
該第１のＭＩＳ型半導体装置に含まれる該半導体層の不純物と、該第２のＭＩＳ型半導体装置に含まれる該半導体層の不純物との導電性を互いに異なるようにして、該第１のＭＩＳ型半導体装置のしきい値電圧と、該第２のＭＩＳ型半導体装置のしきい値電圧とを等しくしたことを特徴とする請求項４に記載の集積型半導体装置。
【請求項６】
上記ゲート長が短い方のＭＩＳ型半導体装置において、上記半導体層の不純物の導電型が、該半導体層の下方の上記チャネル領域の導電型と異なる導電型であることを特徴とする請求項５に記載の集積型半導体装置。
【請求項７】
上記第１のＭＩＳ型半導体装置のゲート長と、上記第２のＭＩＳ型半導体装置のゲート長とが等しく、
該第１のＭＩＳ型半導体装置に含まれる該半導体層の不純物と、該第２のＭＩＳ型半導体装置に含まれる該半導体層の不純物との導電性を互いに異なるようにして、該第１のＭＩＳ型半導体装置のしきい値電圧と、該第２のＭＩＳ型半導体装置のしきい値電圧とが互いに異なるようにしたことを特徴とする請求項４に記載の集積型半導体装置。
【請求項８】
上記半導体基板および上記半導体層がシリコンからなり、該半導体層に含まれる不純物が、ホウ素およびリンからなる群から選択されることを特徴とする請求項４〜７のいずれかに記載の集積型半導体装置。
【請求項９】
しきい値電圧がＶｔｈのＭＩＳ型半導体装置であって、
半導体基板と、
該半導体基板に形成されたソース領域およびドレイン領域と、
該ソース領域と該ドレイン領域に挟まれ、不純物がドープされた半導体層を表面に含むチャネル領域と、
該チャネル領域上に形成された絶縁膜と、
該絶縁膜の上に形成されたゲート電極とを含み、
該半導体層に含まれる不純物の濃度および／または種類を制御して、しきい値電圧をＶｔｈにしたことを特徴とするＭＩＳ型半導体装置。
【請求項１０】
上記半導体基板および上記半導体層がシリコンからなり、該半導体層に含まれる不純物が、ホウ素およびリンからなる群から選択されることを特徴とする請求項９に記載のＭＩＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積型半導体装置およびＭＩＳ型半導体装置に関し、特に、しきい値電圧を調整した集積型半導体装置およびＭＩＳ型半導体装置に関する。
【背景技術】
【０００２】
ゲート長の異なるＭＯＳＦＥＴ（ＭＩＳ型半導体装置）が集積化された集積型半導体装置では、ゲート長は短いものでは２０ｎｍ以下となり、ソース／ドレイン間のパンチスルーを防止するために、チャネル領域の不純物濃度は、表面濃度で１×１０１８／ｃｍ３を超えるような高濃度となる。このため、ゲート長の短いＭＯＳＦＥＴでは、しきい値電圧が０．１〜０．２Ｖ程度であるが、ゲート長の長いＭＯＳＦＥＴでは、しきい値電圧が０．５Ｖ程度と大きくなり、大きな駆動電圧が必要となってします。また、ＭＯＳＦＥＴ毎にしきい値電圧が異なると、回路設計が複雑化する。
【非特許文献１】P. Bai, et al., “A 65nm logic technology featuring 35nm gate lengths, enhanced channel strain, 8 Cu interconnect layers, low-k ILD and 0.57um2 SRAM cell”, International Electron Devices Meeting 2004, p657-660, 2004
【非特許文献２】S. Song, et al., “CMOS device scaling beyond 100nm”, International Electron Devices Meeting 2000, p235-238, 2000
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＭＯＳＦＥＴのしきい値電圧を低くする方法として、チャネル領域に含まれている不純物とは導電性の異なる不純物をチャネル領域に注入するカウンタ注入法がある。しかし、イオン注入を用いた場合、イオンが深くまで拡散するため、ゲート長が１００ｎｍ以下のようなＭＯＳＦＥＴではパンチスルーが発生するという問題がある。
また、ゲート長の異なるＭＯＳＦＥＴ毎にウエル濃度やパンチスルーストッパとして機能するＨａｌｏの濃度を変える方法もあるが、製造工程が複雑になるという問題がある。
【０００４】
そこで、本発明は、短ゲート長のＭＩＳ型半導体装置や、これを含む集積型半導体装置において、ＭＩＳ型半導体装置のしきい値電圧を制御する構造を提供するものである。
【課題を解決するための手段】
【０００５】
本発明は、複数のＭＩＳ型半導体装置を含む集積型半導体装置であって、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれ、ノンドープの半導体層を表面に含むチャネル領域と、チャネル領域上に形成された絶縁膜と、絶縁膜の上に形成されたゲート電極とを、それぞれが含む第１および第２のＭＩＳ型半導体装置を含み、第１のＭＩＳ型半導体装置に含まれる半導体層の膜厚と、第２のＭＩＳ型半導体装置に含まれる半導体層の膜厚とが互いに異なることを特徴とする集積型半導体装置である。
【０００６】
また、本発明は、複数のＭＩＳ型半導体装置を含む集積型半導体装置であって、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれ、不純物がドープされた半導体層を表面に含むチャネル領域と、チャネル領域上に形成された絶縁膜と、絶縁膜の上に形成されたゲート電極とを、それぞれが含む第１および第２のＭＩＳ型半導体装置を含み、第１のＭＩＳ型半導体装置に含まれる半導体層の不純物と、第２のＭＩＳ型半導体装置に含まれる半導体層の不純物とが、互いに導電性の異なる不純物であることを特徴とする集積型半導体装置でもある。
【０００７】
また、本発明は、しきい値電圧がＶｔｈのＭＩＳ型半導体装置であって、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれ、不純物がドープされた半導体層を表面に含むチャネル領域と、チャネル領域上に形成された絶縁膜と、絶縁膜の上に形成されたゲート電極とを含み、半導体層に含まれる不純物の濃度および／または種類を制御して、しきい値電圧をＶｔｈにしたことを特徴とするＭＩＳ型半導体装置でもある。
【発明の効果】
【０００８】
以上のように、本発明では、短ゲート長のＭＩＳ型半導体装置やこれを含む集積型半導体装置において、ＭＩＳ型半導体装置のしきい値電圧を制御することが可能となる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかる集積型半導体装置の断面図である。集積型半導体装置としては、メモリ回路とロジック回路との集積回路用半導体装置、メモリ回路と周辺回路との集積回路用半導体装置等がある。
【００１０】
集積型半導体装置１００は、第１ＭＯＳＦＥＴ１１０と第２ＭＯＳＦＥＴ１２０とを含む。第２ＭＯＳＦＥＴ１２０のゲート長（図１では紙面の左右方向の長さ）は、第１ＭＯＳＦＥＴ１１０のゲート長より長くなっている。例えば、第１ＭＯＳＦＥＴ１１０のゲート長は２０ｎｍであり、第２ＭＯＳＦＥＴ１２０のゲート長は７０ｎｍである。
【００１１】
第１ＭＯＳＦＥＴ１１０および第２ＭＯＳＦＥＴ１２０は、シリコン基板５０に形成され、両者の間は、酸化シリコンからなる素子分離領域１により分離されている。素子分路領域１の両側には、ｐ型のウエル３が形成されている。
【００１２】
それぞれのＭＯＳＦＥＴ１１０、１２０において、ウエル３内には、ｎ型のソース／ドレイン領域１５、ｎ型のソース／ドレイン・エクステンション１２、およびｐ型のＨａｌｏ領域１３が形成されている。また、ソース／ドレイン領域１５の上には、例えばＮｉＳｉからなるシリサイド層１６が形成されている。
【００１３】
ｎ型のソース／ドレイン領域１５およびｎ型のソース／ドレイン・エクステンション１２に挟まれた領域の上には、ＨｆＳｉＯＮのようなゲート絶縁膜８を介して、ＴａＳｉＮのような仕事関数制御用の金属からなるゲート電極９、例えばＷからなるゲート電極１０、および例えばＳｉＮからなるキャップ膜１１が形成されている。
なお、図１のように、ゲート電極９等の側壁には、例えばＳｉＮからなるスペーサ１１ａ、１４を形成しても構わない。
【００１４】
ＭＯＳＦＥＴ１１０、１２０では、ゲート電極９の直下の、ソース／ドレイン・エクステンション１２に挟まれた領域がチャネル領域となり、かかるチャネル領域の表面側（ゲート絶縁膜８の直下）には、ノンドープのシリコン層６、７となっている。シリコン層６、７には、ｐ型のＨａｌｏ領域１３等が部分的に重なって形成される場合もある。
【００１５】
第１ＭＯＳＦＥＴ１１０に含まれるシリコン層６の膜厚は、例えば５ｎｍであり、第２ＭＯＳＦＥＴ１２０に含まれるシリコン層７の膜厚は、例えば１０ｎｍである。ここで、シリコン層７、８の膜厚は、作製時の膜厚であり、例えば、シリコン層７、８中にｐ型のＨａｌｏ領域１３等が部分的に重なって形成された場合には、重なりの無い部分の膜厚となる。
【００１６】
続いて、図２〜８を参照しながら、本実施の形態１にかかる集積型半導体装置１００の製造工程について簡単に説明する。かかる製造方法は、以下の工程１〜７を含む。
【００１７】
工程１：図２に示すように、まず、シリコン基板５０を準備する。続いて、シリコン基板５０に溝部を形成し、その上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積させた後、ＣＭＰ法でシリコン基板５０上の酸化シリコン膜を除去することにより、素子分離領域１を形成する。
次に、表面を熱酸化してシリコン酸化膜２を形成した後、例えばＢやＩｎを注入してｐ型のウエル３を形成する。
【００１８】
工程２：図３に示すように、シリコン酸化膜２の上に、例えばＣＶＤ法を用いてシリコン窒化膜を形成し、リソグラフィ技術とエッチング技術を用いて、第１ＭＯＳＦＥＴ１１０形成領域の上に、選択的にシリコン窒化膜４を形成する。
次に、シリコン窒化膜４をエッチングマスクに用いて、第２ＭＯＳＦＥＴ１２０形成領域上のシリコン酸化膜２を除去する。続いて、例えば気相成長法を用いて、第２ＭＯＳＦＥＴ１２０形成領域上に、シリコン層５を選択的に成長させる。シリコン層５の膜厚は、例えば５ｎｍである。
【００１９】
工程３：図４に示すように、シリコン窒化膜４をエッチングで除去した後、例えば気相成長法を用いて、シリコン酸化膜を例えば５ｎｍ堆積させる。この結果、第１ＭＯＳＦＥＴ１１０形成領域上には、膜厚が５ｎｍのシリコン酸化膜６が、第２ＭＯＳＦＥＴ１２０形成領域上には、膜厚が１０ｎｍのシリコン酸化膜７が、それぞれ形成される。
【００２０】
工程４：図５に示すように、シリコン基板５０の上面に、例えばＨｆＳｉＯＮのようなゲート絶縁膜８を形成する。
続いて、例えばＴａＳｉＮのような仕事関数制御用の金属層、例えばＷのような金属層、例えばＳｉＮのようなキャップ膜を順次形成し、リソグラフィ技術やエッチング技術を用いてこれらの膜をエッチングし、ゲート電極９、１０およびキャップ膜１１を作製する。
【００２１】
工程５：図６に示すように、シリコン基板５０の上面に、例えば膜厚１０ｎｍ程度のＳｉＮ膜を形成した後、エッチバックを行い、ゲート電極９、１０およびキャップ膜１１の側面にスペーサ１１ａを形成する。
次に、例えばＡｓをイオン注入してｎ型のソース／ドレイン・エクステンション１２を形成する。更に、ソース／ドレイン・エクステンション１２を囲むように、例えばＩｎをイオン注入してｐ型のＨａｌｏ領域１３を形成する。
【００２２】
工程６：図７に示すように、シリコン基板５０の上面に、例えば膜厚２０ｎｍ程度のＳｉＮ膜を形成した後、エッチバックを行い、スペーサ１１ａの側面に、スペーサ１４を形成する。
次に、例えばＡｓをイオン注入してｎ型のソース／ドレイン領域１５を形成する。続いて、シリコン基板５０の上面に、例えばスパッタ法を用いてＮｉ膜を形成した後、熱処理を行い、ソース／ドレイン領域１５の上面にＮｉＳｉからなるシリサイド層１６を形成する。
【００２３】
工程７：図８に示すように、シリコン基板５０の上面を、例えば酸化シリコン等の絶縁膜で覆った後、ＣＭＰ法で上面を平坦化して層間絶縁膜１７を作製する。
次に、シリサイド層１６の上にコンタクトホール１８を形成した後、例えばＴｉＮ層、Ｗ層を全面に形成した後、ＣＭＰ法により層間絶縁膜１７上のＴｉＮ層、Ｗ層を除去し、コンタクトプラグ１９を形成する。更に、必要に応じて、例えばアルミニウムからなる配線層２０を形成する。
以上の工程で、実施の形態１にかかる集積型半導体装置１００が完成する。なお、図１では、理解を容易にするために、層間絶縁膜１７、コンタクトプラグ１９等は省略してある（以下の実施の形態においても同様）。
【００２４】
このように、本実施の形態１にかかる集積型半導体装置１００では、ゲート長の短い（２０ｎｍ）の第１ＭＯＳＦＥＴ１１０のチャネル領域には、膜厚の薄い（５ｎｍ）ノンドープのシリコン層６が形成され、一方、ゲート長の長い（７０ｎｍ）の第２ＭＯＳＦＥＴ１２０のチャネル領域には、シリコン層６より膜厚の厚い（１０ｎｍ）ノンドープのシリコン層７が形成されている。
【００２５】
図９は、第１ＭＯＳＦＥＴ１１０と第２ＭＯＳＦＥＴ１２０の、それぞれのチャネル領域の中央部における、深さ方向のアクセプタ濃度を示すグラフである。横軸に深さ、縦軸にアクセプタ濃度（ｐ型不純物濃度）を示す。
【００２６】
初期Ｓｉ表面（シリコン基板５０の表面）上に、第１ＭＯＳＦＥＴ１１０（ゲート長２０ｎｍ：Ｌｇ小）ではＳｉ厚５ｎｍのシリコン層６が、第２ＭＯＳＦＥＴ１２０（ゲート長７０ｎｍ：Ｌｇ大）ではＳｉ厚１０ｎｍのシリコン層７が、それぞれ形成されている。この結果、チャネル領域表面（ゲート絶縁層の直下）のシリコン濃度は、第２ＭＯＳＦＥＴ１２０の方が、第１ＭＯＳＦＥＴ１１０より低くなる。このため、双方のＭＯＳＦＥＴ１１０、１２０でしきい値電圧が小さくなるが、第１ＭＯＳＦＥＴ１１０に比較して、第２ＭＯＳＦＥＴ１２０のしきい値電圧の減少率が大きくなる。
【００２７】
上述のように、シリコン層６、７を形成しない場合、第１ＭＯＳＦＥＴ１１０（ゲート長：２０ｎｍ）と第２ＭＯＳＦＥＴ１２０（ゲート長：７０ｎｍ）のしきい値電圧は、それぞれ、０．１〜０．２Ｖ程度と、０．５Ｖ程度である。これに対してシリコン層６、７を形成することにより、第２ＭＯＳＦＥＴ１２０のしきい値電圧を、第１ＭＯＳＦＥＴ１１０と同程度まで小さくすることが可能となる。
【００２８】
図１０は、ノンドープのシリコン層の無い従来のＭＯＳＦＥＴと、一定の膜厚のノンドープのシリコン層を形成した本実施の形態１にかかるＭＯＳＦＥＴについて、ゲート長とそのしきい値電圧との関係を表したものである。横軸はＭＯＳＦＥＴのゲート長であり、縦軸はしきい値電圧である。
【００２９】
図１０からわかるように、シリコン層を設けることによりしきい値電圧を小さくでき、特に、ゲート長の長いＭＯＳＦＥＴでしきい値電圧の減少率が大きくなっている。この結果、ゲート長が２０ｎｍ〜１４０ｎｍまでのＭＯＳＦＥＴにおいて、しきい値電圧を０．１Ｖ〜０．１５Ｖの範囲に揃えることができる。
【００３０】
実施の形態２．
図１１は、全体が２００で表される、本実施の形態２にかかる集積型半導体装置の断面図であり、図１と同一符号は、同一又は相当箇所を示す。
【００３１】
集積型半導体装置２００は、第１ＭＯＳＦＥＴ２１０と第２ＭＯＳＦＥＴ２２０とを含む。第２ＭＯＳＦＥＴ２２０のゲート長は、第１ＭＯＳＦＥＴ２１０のゲート長より長くなっている。例えば、第１ＭＯＳＦＥＴ２１０のゲート長は２０ｎｍであり、第２ＭＯＳＦＥＴ２２０のゲート長は７０ｎｍである。
【００３２】
集積型半導体装置２００のＭＯＳＦＥＴ２１０、２２０では、ゲート電極９の直下の、ソース／ドレイン・エクステンション１２に挟まれた領域がチャネル領域となる。かかるチャネル領域の表面側（ゲート絶縁膜８の直下）に、ＭＯＳＦＥＴ２１０では、例えば不純物としてＢを含むｐ型の選択シリコン層２４が形成され、一方、ＭＯＳＦＥＴ２２０では、例えば不純物としてＰを含むｎ型の選択シリコン層２１が形成されている。２つの選択シリコン層２１、２４の膜厚は略同一であり、５〜１０ｎｍ程度である。
【００３３】
他の構造は、図１に示す集積型半導体装置１００と同様である。なお、選択シリコン層２１、２４には、ｐ型のＨａｌｏ領域１３等が部分的に重なって形成される場合もある。
【００３４】
続いて、図１２〜１５を参照しながら、本実施の形態２にかかる集積型半導体装置２００の製造工程について簡単に説明する。かかる製造方法は、以下の工程１〜４を含む。
【００３５】
工程１：図１２に示すように、上述の実施の形態１と同じ方法で、シリコン基板５０に、素子分離領域１を形成し、表面にシリコン酸化膜２を形成した後、イオン注入によりｐ型のウエル３を形成する。
次に、シリコン窒化膜４を形成し、第２ＭＯＳＦＥＴ２２０形成領域のシリコン酸化膜２を除去し、代わりに、気相成長法で選択シリコン層２１を選択成長させる。選択シリコン層２１の膜厚は、５〜１０ｎｍ程度であり、選択成長中にＰを気相拡散させ、選択シリコン層２１をｎ型とする。
【００３６】
工程２：図１３に示すように、シリコン窒化膜４を除去し、全面にシリコン酸化膜２２を形成する。続いて、第２ＭＯＳＦＥＴ２２０形成領域にシリコン窒化膜２３を形成する。
【００３７】
工程３：図１４に示すように、シリコン窒化膜２３をエッチングマスクに用いて、第２ＭＯＳＦＥＴ２１０形成領域のシリコン酸化膜２、２２を選択的に除去する。続いて、第２ＭＯＳＦＥＴ２１０形成領域に、気相成長法で選択シリコン層２４を選択成長させる。選択シリコン層２４の膜厚は、選択シリコン膜２１の膜厚と同程度の５〜１０ｎｍであり、選択成長中にＢを気相拡散させ、選択シリコン層２１をｐ型とする。
【００３８】
工程４：図１５に示すように、第２ＭＯＳＦＥＴ２２０形成領域上の、シリコン窒化膜２３、シリコン酸化膜２２を除去する。この結果、第１ＭＯＳＦＥＴ２１０形成領域上にはｐ型の選択シリコン層２４が作製され、第２ＭＯＳＦＥＴ２２０形成領域上には、ｎ型の選択シリコン層２１が形成される。
【００３９】
続いて、実施の形態１で説明した工程４〜７（図５〜８）を行うことにより、本実施の形態２にかかる集積型半導体装置２００が完成する。
【００４０】
このように、本実施の形態２にかかる集積型半導体装置２００では、ゲート長の短い（２０ｎｍ）第１ＭＯＳＦＥＴ２１０のチャネル領域には、チャネル領域と同様の導電型であるｐ型の選択シリコン層２４が形成され、一方、ゲート長の長い（７０ｎｍ）の第２ＭＯＳＦＥＴ２２０のチャネル領域には、ｎ型の選択シリコン層２１が形成されている。
【００４１】
図１６は、第１ＭＯＳＦＥＴ２１０と第２ＭＯＳＦＥＴ２２０の、それぞれのチャネル領域の中央部における、深さ方向のドーパント（不純物）濃度を示すグラフである。横軸に深さ、縦軸にドーパント濃度を示す。
【００４２】
ゲート長Ｌｇが大である第２ＭＯＳＦＥＴ２２０では、初期Ｓｉ表面より表面側にn型ドーパントが拡散し、初期Ｓｉ表面より基板側には殆ど拡散していないことがわかる。このため、第２ＭＯＳＦＥＴ２２０では、ｎ型の選択シリコン層２１を形成しても、パンチスルー現象の発生は抑制できる。
一方、ゲート長Ｌｇが小である第１ＭＯＳＦＥＴ２１０では、ｐ型ドーパント濃度は若干大きくなる程度にとどまっている。
【００４３】
このような選択シリコン層２１、２４を有することにより、第２ＭＯＳＦＥＴ２２０のしきい値電圧が小さくなり、第１ＭＯＳＦＥＴ２１０のしきい値電圧と同程度にすることができる。
また、ｎ型の選択シリコン層２１は、イオン注入法ではなく気相成長法で形成されるため、図１３に示すように膜厚を薄く制御でき、パンチスルー現象は発生しにくい。
【００４４】
実施の形態３．
図１７は、全体が３００で表される、本実施の形態３にかかる集積型半導体装置の断面図であり、図１１と同一符号は、同一又は相当箇所を示す。
【００４５】
集積型半導体装置３００は、第１ＭＯＳＦＥＴ３１０と第２ＭＯＳＦＥＴ３２０とを含む。第２ＭＯＳＦＥＴ３２０のゲート長は、第１ＭＯＳＦＥＴ３１０のゲート長より長くなっている。例えば、第１ＭＯＳＦＥＴ３１０のゲート長は２０ｎｍであり、第２ＭＯＳＦＥＴ３２０のゲート長は７０ｎｍである。
【００４６】
集積型半導体装置３００では、ゲート長の長い第２ＭＯＳＦＥＴ３２０にのみｎ型の選択シリコン層２５が形成され、ゲート長の短い第１ＭＯＳＦＥＴ３１０には選択シリコン層は形成されていない。他の構造は、図１１に示す、集積型半導体装置２００と同様である。
【００４７】
集積型半導体装置３００の製造方法は、上記実施の形態２の集積型半導体装置２００の製造工程において、第２ＭＯＳＦＥＴ３２０形成領域に選択シリコン層２５を形成した（図１２）後に、続いてゲート絶縁膜８の作製工程以降の工程を行うこととなる。
【００４８】
このように、本実施の形態３にかかる集積型半導体装置３００では、ゲート長の長い（７０ｎｍ）第２ＭＯＳＦＥＴ３２０のチャネル領域には、ｎ型の選択シリコン層２５が形成されている。この結果、第２ＭＯＳＦＥＴ３２０のしきい値電圧が小さくなり、第１ＭＯＳＦＥＴ３１０のしきい値電圧と同程度にすることができる。
また、ｎ型の選択シリコン層２５は、膜厚を薄く制御できるため、パンチスルー現象は発生しにくい。
【００４９】
実施の形態４．
図１８は、全体が４００で表される、本実施の形態４にかかる集積型半導体装置の断面図であり、図１と同一符号は、同一又は相当箇所を示す。
集積型半導体装置４００では、第１ＭＯＳＦＥＴ４１０と第２ＭＯＳＦＥＴ４２０のゲート長が同じで、例えば２０ｎｍである。他の構造や製造方法は、実施の形態１に示す集積型半導体装置１００と同じである。
【００５０】
このように、本実施の形態４にかかる集積型半導体装置４００では、ゲート長の等しい第１ＭＯＳＦＥＴ４１０と第２ＭＯＳＦＥＴ４２０に対して、膜厚の異なる、ノンドープのシリコン層６、７を設けることにより、それぞれのＭＯＳＦＥＴ４１０、４２０のしきい値電圧を、所望の値に変えることができる。
【００５１】
なお、図１８では、２つのＭＯＳＦＥＴ４１０、４２０を含む集積型半導体装置４００について説明したが、単体のＭＯＳＦＥＴのチャネル領域に、かかるノンドープのシリコン層を形成してＭＯＳＦＥＴのしきい値電圧の制御を行うこともできる
【００５２】
実施の形態５．
図１９は、全体が５００で表される、本実施の形態５にかかる集積型半導体装置の断面図であり、図１１と同一符号は、同一又は相当箇所を示す。
集積型半導体装置５００では、第１ＭＯＳＦＥＴ５１０と第２ＭＯＳＦＥＴ５２０のゲート長が同じで、例えば２０ｎｍである。他の構造や製造方法は、実施の形態２に示す集積型半導体装置２００と同じである。
【００５３】
本実施の形態５にかかる集積型半導体装置５００では、ゲート長の等しい第１ＭＯＳＦＥＴ５１０と第２ＭＯＳＦＥＴ５２０に対して、それぞれ、例えば不純物としてＢを含むｐ型の選択シリコン層２４、例えば不純物としてＰ（リン）を含むｎ型の選択シリコン層２１を作製している。
【００５４】
このように、本実施の形態５にかかる集積型半導体装置５００では、ゲート長の等しい第１ＭＯＳＦＥＴ５１０と第２ＭＯＳＦＥＴ５２０に対して、選択シリコン層２４、２１を形成することにより、それぞれのＭＯＳＦＥＴ５１０、５２０のしきい値電圧を、所望の値に変えることができる。
【００５５】
なお、図１９では、２つのＭＯＳＦＥＴ５１０、５２０を含む集積型半導体装置５００について説明したが、単体のＭＯＳＦＥＴのチャネル領域に、かかるｐ型の選択シリコン層２４、ｎ型の選択シリコン層２１を形成することにより、ＭＯＳＦＥＴのしきい値電圧の制御することも可能である。
【００５６】
以上の実施の形態１〜５では、ＭＯＳＦＥＴを例に説明したが、酸化膜以外のゲート絶縁膜を用いたＭＩＳＦＥＴに対しても、本発明を適用することができる。また、半導体基板としてシリコン基板を用いる場合について説明したが、ＳｉＮやＧａＡｓ等の他の半導体基板を用いる場合にも適用することができる。また、シリコン基板に形成したウエル領域には、ボロン、リン等のｐ型、およびｎ型イオンを注入したが、Ｃ（炭素）を注入してもよい。この場合は、Ｈａｌｏの拡散が防止されるので、シリコンの表面濃度が高くなるのが防止され、Ｖｔｈがより低くなるという利点がある。
【産業上の利用可能性】
【００５７】
本発明は、ゲート長が例えば２０ｎｍ以下のような、短ゲート長のＭＩＳトランジスタを有する半導体装置に適用することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１にかかる集積型半導体装置の断面図である。
【図２】本発明の実施の形態１にかかる集積型半導体装置の製造工程の断面図である。
【図３】本発明の実施の形態１にかかる集積型半導体装置の製造工程の断面図である。
【図４】本発明の実施の形態１にかかる集積型半導体装置の製造工程の断面図である。
【図５】本発明の実施の形態１にかかる集積型半導体装置の製造工程の断面図である。
【図６】本発明の実施の形態１にかかる集積型半導体装置の製造工程の断面図である。
【図７】本発明の実施の形態１にかかる集積型半導体装置の製造工程の断面図である。
【図８】本発明の実施の形態１にかかる集積型半導体装置の製造工程の断面図である。
【図９】本発明の実施の形態１にかかる集積型半導体装置のチャネル領域におけるアクセプタ濃度の深さ方向の分布である。
【図１０】本発明の実施の形態１にかかる集積型半導体装置のしきい値電圧の変化である。
【図１１】本発明の実施の形態２にかかる集積型半導体装置の断面図である。
【図１２】本発明の実施の形態２にかかる集積型半導体装置の製造工程の断面図である。
【図１３】本発明の実施の形態２にかかる集積型半導体装置の製造工程の断面図である。
【図１４】本発明の実施の形態２にかかる集積型半導体装置の製造工程の断面図である。
【図１５】本発明の実施の形態２にかかる集積型半導体装置の製造工程の断面図である。
【図１６】本発明の実施の形態２にかかる集積型半導体装置のチャネル領域におけるドーパント濃度の深さ方向の分布である。
【図１７】本発明の実施の形態３にかかる集積型半導体装置の断面図である。
【図１８】本発明の実施の形態４にかかる集積型半導体装置の断面図である。
【図１９】本発明の実施の形態５にかかる集積型半導体装置の断面図である。
【符号の説明】
【００５９】
１  素子分離領域、２  シリコン酸化膜、３  ウエル、４  シリコン窒化膜、６、７  シリコン層、８  ゲート絶縁膜、９、１０  ゲート金属、１１  キャップ膜、１１ａ  スペーサ、１２  ソース／ドレイン・エクステンション、１３  Ｈａｌｏ領域、１４  スペーサ、１５  ソース／ドレイン領域、１６  シリサイド層、５０  シリコン基板、１００  集積型半導体装置、１１０  第１ＭＯＳＦＥＴ、１２０  第２ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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