(57)【要約】【課題】不揮発性メモリのデータ読み出し時間を短縮する。【解決手段】不揮発性半導体記憶装置１０は、不揮発性のメモリセルＭＣと、メモリセルＭＣに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダ１３と、ワード線の選択時に、ワード線を電源電圧より高い充電電圧に充電するレベルシフタ１２とを含む。レベルシフタ１２は、デコード信号を受けるドレインと、ワード線に接続されたソースとを有するトランジスタＮＭ１と、充電初期にトランジスタＮＭ１のゲートに電源電圧を印加し、ワード線が電源電圧より低い閾値電圧まで充電された後にトランジスタＮＭ１のゲートに接地電圧を印加する設定回路１２Ａとを含む。【選択図】      図３
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【特許請求の範囲】
【請求項１】
不揮発性のメモリセルと、
前記メモリセルに接続されたワード線と、
アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダと、
前記ワード線の選択時に、前記ワード線を電源電圧より高い充電電圧に充電するレベルシフタと、
を具備し、
前記レベルシフタは、
前記デコード信号を受けるドレインと、前記ワード線に接続されたソースとを有する第１のＭＯＳトランジスタと、
充電初期に前記第１のＭＯＳトランジスタのゲートに電源電圧を印加し、前記ワード線が電源電圧より低い閾値電圧まで充電された後に前記第１のＭＯＳトランジスタのゲートに接地電圧を印加する設定回路と、
を含むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記デコード信号のハイレベル電圧は、電源電圧であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記設定回路は、前記デコード信号を受ける第１の入力と、前記ワード線に接続された第２の入力と、前記第１のＭＯＳトランジスタのゲートに接続された出力とを有するＮＡＮＤゲートを含むことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記設定回路は、前記ＮＡＮＤゲートの第２の入力と前記ワード線との間に接続され、かつ前記ＮＡＮＤゲートの出力に接続されたゲートを有する第２のＭＯＳトランジスタを含むことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記レベルシフタは、前記充電電圧を受けるドレインと、前記ワード線に接続されたゲート及びソースとを有する第３のＭＯＳトランジスタを含むことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば電源電圧より高い電圧にワード線を充電するレベルシフタを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一種として、電気的に書き換えが可能なＥＥＰＲＯＭ（electrically erasable programmable read only memory）が知られている。このような不揮発性半導体メモリを構成するメモリセルは、例えば、１個の選択トランジスタと１個のメモリセルトランジスタとが直列に接続されて構成される。そして、選択トランジスタのゲートには、これを含むメモリセルを選択するためのワード線が接続される。
【０００３】
このメモリセルからデータを読み出す場合、読み出し時間に影響するセル電流は、メモリセルトランジスタと選択トランジスタとの能力の和で決まる。具体的には、電源電圧が高い場合は、選択トランジスタのゲートに接続されるワード線の電圧が高く、選択トランジスタの能力が高くなるため、セル電流はメモリセルトランジスタの能力で決まる。一方、電源電圧が低い場合は、ワード線の電圧が低く、選択トランジスタの能力が低いため、セル電流は選択トランジスタの能力で決まってしまう。
【０００４】
近年、電源電圧が低くなってきており、これに伴い、読み出し時間に影響するセル電流は、小さくなる。これにより、読み出し時間が長くなってしまう。
【０００５】
また、この種の関連技術として、低い電源電圧で動作する不揮発性メモリにおいて、高電圧レベルをワード線に伝達するワード線デコーダが開示されている（特許文献１参照）。
【特許文献１】特開２００７−１８６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、データの読み出し時間を短縮することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る不揮発性半導体記憶装置は、不揮発性のメモリセルと、前記メモリセルに接続されたワード線と、アドレスを受け、かつこのアドレスに基づいてワード線を選択するデコード信号を生成するデコーダと、前記ワード線の選択時に、前記ワード線を電源電圧より高い充電電圧に充電するレベルシフタとを具備する。前記レベルシフタは、前記デコード信号を受けるドレインと、前記ワード線に接続されたソースとを有する第１のＭＯＳトランジスタと、充電初期に前記第１のＭＯＳトランジスタのゲートに電源電圧を印加し、前記ワード線が電源電圧より低い閾値電圧まで充電された後に前記第１のＭＯＳトランジスタのゲートに接地電圧を印加する設定回路とを含む。
【発明の効果】
【０００８】
本発明によれば、データの読み出し時間を短縮することが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置１０の構成を示すブロック図である。不揮発性半導体記憶装置１０は、メモリセルアレイ１１、レベルシフタ１２、デコーダ１３、及び電圧生成回路１４を備えている。
【００１１】
メモリセルアレイ１１は、複数のメモリセルＭＣを備えている。メモリセルＭＣは、電気的に書き換えが可能な不揮発性半導体メモリであり、ＥＥＰＲＯＭから構成される。ＥＥＰＲＯＭは、１バイト（８ビット）単位でデータの書き込み及び消去が可能である。
【００１２】
図２は、ＥＥＰＲＯＭからなるメモリセルアレイ１１の構成を示す回路図である。各メモリセルＭＣは、選択トランジスタＳＴとメモリセルトランジスタＭＴとから構成される。選択トランジスタＳＴのドレインは、ビット線ＢＬに接続されている。選択トランジスタＳＴのゲートは、ワード線ＷＬに接続されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。メモリセルトランジスタＭＴの制御ゲートは、制御ゲート線ＣＧに接続されている。メモリセルトランジスタＭＴのソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、例えば、接地電圧Ｖｓｓ（０Ｖ）に設定される。選択トランジスタＳＴは、例えば、ＮチャネルＭＯＳトランジスタから構成される。
【００１３】
１本のワード線ＷＬは、Ｘ方向に配列された複数バイト（例えば、１行分）の選択トランジスタＳＴのゲートを共通接続している。１本の制御ゲート線ＣＧは、Ｘ方向に配列された所定バイトのメモリセルトランジスタＭＴの制御ゲートを共通接続している。この所定バイトとは、同時に書き込みが行われる単位であり、１バイトであってもよいし、複数バイトであってもよい。Ｙ方向に配列された複数のメモリセルＭＣは、共通のビット線ＢＬに接続されている。
【００１４】
メモリセルトランジスタＭＴは、積層ゲート構造を有しており、また、ＦＬＯＴＯＸ（floating gate tunnel oxide）構造を有している。具体的には、Ｐ型半導体基板には、メモリセルトランジスタＭＴのソース及びドレインを構成する２個のＮ型拡散領域が互いに離間して設けられている。ソース及びドレイン間のＰ型半導体基板上には、メモリセルトランジスタＭＴの積層ゲート構造が設けられている。積層ゲート構造は、基板側から順に、ゲート絶縁膜、電荷蓄積層（浮遊ゲート電極）、ゲート間絶縁膜、制御ゲート電極が積層されて構成されている。ゲート絶縁膜は、ドレイン上で局所的に薄くなっており、この薄くなっている部分（トンネル絶縁膜）を介してドレインから浮遊ゲート電極へ電子が注入され、或いは浮遊ゲート電極からドレインへ電子が引き抜かれる。
【００１５】
メモリセルトランジスタＭＴからデータを消去する場合、選択トランジスタＳＴのゲートを高電圧、選択トランジスタＳＴのドレインをローレベルにし、メモリセルトランジスタＭＴの制御ゲートに高電圧を印加する。すると、選択トランジスタＳＴがＯＮになり、メモリセルトランジスタＭＴのドレインがローレベルとなる。これにより、メモリセルトランジスタＭＴの浮遊ゲート電極とドレインとの間のトンネル絶縁膜に高電界が印加され、メモリセルトランジスタＭＴのドレインから浮遊ゲート電極へ電子が注入される。この時、メモリセルトランジスタＭＴの閾値電圧が高くなり、メモリセルトランジスタＭＴは消去状態（データ０記憶状態）である。
【００１６】
メモリセルトランジスタＭＴにデータを書き込む場合、メモリセルトランジスタＭＴの制御ゲートをローレベルにした状態で、選択トランジスタＳＴのゲートとドレインに高電圧を印加する。すると、選択トランジスタＳＴがＯＮになり、メモリセルトランジスタＭＴのドレインに高電圧が印加される。これにより、メモリセルトランジスタＭＴのドレインと浮遊ゲート電極との間のトンネル絶縁膜に高電界が印加され、メモリセルトランジスタＭＴの浮遊ゲート電極からドレインへ電子が引き抜かれる。この時、メモリセルトランジスタＭＴの閾値電圧が低くなり、メモリセルトランジスタＭＴは書き込み状態（データ１記憶状態）である。
【００１７】
メモリセルトランジスタＭＴからデータを読み出す場合、メモリセルトランジスタＭＴの制御ゲートをハイレベルにし、選択トランジスタＳＴのゲートとドレインをハイレベルにする。この時、メモリセルトランジスタＭＴがデータ０を記憶している場合はビット線ＢＬに電流が流れず、一方、メモリセルトランジスタＭＴがデータ１を記憶している場合はビット線ＢＬに電流が流れる。このようにして、メモリセルトランジスタＭＴからデータを読み出すことができる。
【００１８】
図１において、デコーダ１３は、外部からアドレスＡＤＤを受ける。デコーダ１３は、アドレスＡＤＤをデコードし、このアドレスＡＤＤにより指定されるワード線ＷＬを選択するためのデコード信号ＤＳを生成する。このデコード信号ＤＳは、レベルシフタ１２に送られる。
【００１９】
電圧生成回路１４は、データの読み出し時にワード線ＷＬを充電するために使用される充電電圧Ｖｐｐを生成する。充電電圧Ｖｐｐは、電源電圧Ｖｄｄ（例えば、１．５Ｖ）より高く設定され、例えば外部電源電圧（３〜５Ｖ）と同じ電圧が用いられる。充電電圧Ｖｐｐは、プログラム線ＰＬを介してレベルシフタ１２に供給される。
【００２０】
レベルシフタ１２は、データの読み出し時（ワード線ＷＬの選択時）に、デコーダ１３によって選択されたワード線ＷＬを電源電圧Ｖｄｄより高い充電電圧Ｖｐｐに充電する。
【００２１】
図３は、レベルシフタ１２の構成を示す回路図である。なお、図３には、１本のワード線ＷＬに接続されるレベルシフタ１２の構成を示しており、従って、実際には、図３に示したレベルシフタ１２が、ワード線ＷＬに対応した数だけ存在する。
【００２２】
インバータＩＮＶ１の入力には、デコード信号ＤＳが供給されている。インバータＩＮＶ１の出力は、ノードＮ１を介して、インバータＩＮＶ２の入力に接続されている。インバータＩＮＶ２の出力は、ノードＮ２を介して、高電圧用のディプレッション型ＮチャネルＭＯＳトランジスタＮＭ１のドレインに接続されている。トランジスタＮＭ１のソースは、ワード線ＷＬに接続されている。
【００２３】
高電圧用のエンハンスメント型ＰチャネルＭＯＳトランジスタＰＭ１のゲートは、ノードＮ１に接続されている。トランジスタＰＭ１のドレインは、ワード線ＷＬに接続されている。トランジスタＰＭ１のソースは、高電圧用のディプレッション型ＮチャネルＭＯＳトランジスタＮＭ２のソースに接続されている。トランジスタＮＭ２のゲートは、ワード線ＷＬに接続されている。トランジスタＮＭ２のドレインは、プログラム線ＰＬに接続されている。プログラム線ＰＬには、電圧生成回路１４から充電電圧Ｖｐｐが供給される。
【００２４】
トランジスタＮＭ１のゲートには、このゲートの電圧を設定するための設定回路１２Ａが接続されている。設定回路１２Ａは、ワード線ＷＬの充電初期に、トランジスタＮＭ１のゲートに電源電圧Ｖｄｄを印加し、ワード線ＷＬが電源電圧Ｖｄｄより低い閾値電圧まで充電された後にトランジスタＮＭ１のゲートに接地電圧Ｖｓｓを印加する。設定回路１２Ａは、ＮＡＮＤゲートＮＤ、高電圧用のイントリンシック型ＮチャネルＭＯＳトランジスタＮＭ３、及び低電圧用のエンハンスメント型ＰチャネルＭＯＳトランジスタＰＭ２から構成されている。
【００２５】
具体的には、トランジスタＮＭ１のゲートは、ノードＮ３を介して、イントリンシック型ＮチャネルＭＯＳトランジスタＮＭ３のゲートに接続されている。トランジスタＮＭ３のソースは、ワード線ＷＬに接続されている。トランジスタＮＭ３のドレインは、ノードＮ４を介して、エンハンスメント型ＰチャネルＭＯＳトランジスタＰＭ２のドレインに接続されている。トランジスタＰＭ２のゲートは、ノードＮ３に接続されている。トランジスタＰＭ２のソースは、ノードＮ２に接続されている。
【００２６】
ＮＡＮＤゲートＮＤの第１の入力はノードＮ２に接続され、第２の入力はノードＮ４に接続されている。ＮＡＮＤゲートＮＤの出力は、ノードＮ３に接続されている。
【００２７】
次に、このように構成されたレベルシフタ１２のデータ読み出し時における動作について説明する。
【００２８】
＜ワード線ＷＬが非選択の場合＞
アドレスＡＤＤによってワード線ＷＬが非選択である場合、このワード線ＷＬに対応するデコード信号ＤＳは、ローレベル（接地電圧Ｖｓｓ）である。この時、ノードＮ１がハイレベル（電源電圧Ｖｄｄ）になり、トランジスタＰＭ１はＯＦＦする。よって、電圧生成回路１４からプログラム線ＰＬに供給される充電電圧Ｖｐｐは、ワード線ＷＬに供給されない。
【００２９】
ノードＮ２は接地電圧Ｖｓｓになるので、ＮＡＮＤゲートＮＤの出力（すなわちノードＮ３）は、電源電圧Ｖｄｄに設定される。よって、トランジスタＮＭ１が強くＯＮし、ワードＷＬが接地電圧Ｖｓｓに設定される。
【００３０】
また、ノードＮ３が電源電圧Ｖｄｄになるので、トランジスタＰＭ２がＯＦＦし、トランジスタＮＭ３がＯＮする。よって、ＮＡＮＤゲートＮＤの入力であるノードＮ４は、接地電圧Ｖｓｓに設定される。このような動作により、ワード線ＷＬが非選択の場合、このワード線ＷＬは、接地電圧Ｖｓｓに設定される。
【００３１】
＜ワード線ＷＬが非選択から選択される場合＞
アドレスＡＤＤによってワード線ＷＬが非選択から選択されると、このワード線ＷＬに対応するデコード信号ＤＳは、ローレベル（接地電圧Ｖｓｓ）からハイレベル（電源電圧Ｖｄｄ）に遷移する。この時、ノードＮ１が接地電圧Ｖｓｓになり、トランジスタＰＭ１がＯＮする。しかし、ワード線ＷＬの電圧が低い期間はトランジスタＮＭ２の能力が小さく、よってトランジスタＮＭ２はワード線ＷＬの電圧上昇にあまり寄与しない。
【００３２】
一方、ノードＮ３が電源電圧Ｖｄｄであるため、トランジスタＮＭ１は強くＯＮしている。よって、ノードＮ２が電源電圧Ｖｄｄであるため、ワード線ＷＬの電圧は、トランジスタＮＭ１の寄与によって上昇する。
【００３３】
また、ノードＮ３が電源電圧Ｖｄｄであるため、トランジスタＮＭ３はＯＮしている。よって、ワード線ＷＬの電圧上昇にともなって、ノードＮ４の電圧も上昇する。ここで、ＮＡＮＤゲートＮＤの閾値電圧が電源電圧Ｖｄｄの約１／２であるとすると、ノードＮ４の電圧が電源電圧Ｖｄｄの約１／２以上になるとＮＡＮＤゲートＮＤの出力（すなわちノードＮ３）は接地電圧Ｖｓｓに遷移する。これにより、トランジスタＮＭ１は、弱くＯＮする。
【００３４】
この時点からは、ワード線ＷＬの電圧は、トランジスタＮＭ１に代わり、トランジスタＮＭ２の寄与によって上昇する。すなわち、電源電圧Ｖｄｄの約１／２以上になったワード線ＷＬの電位により、トランジスタＮＭ２は強くＯＮする。これにより、プログラム線ＰＬからトランジスタＮＭ２を介して充電電圧Ｖｐｐがワード線ＷＬに供給される。そして、ワード線ＷＬの電圧上昇にともない、ワード線ＷＬの電圧がトランジスタＮＭ１の閾値電圧以上になると、トランジスタＮＭ１はＯＦＦする。その後、ワード線ＷＬは、充電電圧Ｖｐｐまで上昇する。
【００３５】
また、ノードＮ３が接地電圧Ｖｓｓであるため、トランジスタＮＭ３はＯＦＦ、トランジスタＰＭ２はＯＮしている。よって、ノードＮ４は、ワード線ＷＬの電圧の影響を受けなくなり、ＯＮしたトランジスタＰＭ２によって電源電圧Ｖｄｄに安定する。これにより、ＮＡＮＤゲートＮＤの２つの入力がともに電源電圧Ｖｄｄとなり、ＮＡＮＤゲートＮＤの出力が接地電圧Ｖｓｓに安定する。
【００３６】
図４は、ワード線ＷＬの選択時におけるワード線ＷＬ電圧の遷移を示すグラフである。横軸は時間、縦軸はワード線ＷＬ電圧を示している。
【００３７】
図４に示すように、ワード線ＷＬの選択時の初期において、ワード線ＷＬ電圧は、トランジスタＮＭ１の寄与によって、電源電圧Ｖｄｄの約１／２まで急速に上昇する。続いて、ワード線ＷＬ電圧は、トランジスタＮＭ２の寄与によって、充電電圧Ｖｐｐまで上昇する。
【００３８】
図４には、比較例におけるワード線ＷＬ電圧の遷移を示すグラフも示している。なお、比較例は、本実施形態でいう設定回路１２Ａを省いた構成であり、トランジスタＮＭ１のゲートは、接地電圧Ｖｓｓに固定されている。この比較例では、ワード線ＷＬが選択されてから、ゆっくりワード線ＷＬ電圧が上昇していく。そして、ワード線ＷＬ電圧の上昇に伴って、トランジスタＮＭ２が次第に強くＯＮする。このため、ワード線ＷＬが充電電圧Ｖｐｐまで上昇するのに時間がかかっている。
【００３９】
＜ワード線ＷＬが選択から非選択になる場合＞
アドレスＡＤＤによってワード線ＷＬが選択から非選択になると、このワード線ＷＬに対応するデコード信号ＤＳは、ハイレベル（電源電圧Ｖｄｄ）からローレベル（接地電圧Ｖｓｓ）に遷移する。この時、ノードＮ１が電源電圧Ｖｄｄになり、トランジスタＰＭ１がＯＦＦする。よって、電圧生成回路１４からプログラム線ＰＬに供給される充電電圧Ｖｐｐは、ワード線ＷＬに供給されない。
【００４０】
ノードＮ２は接地電圧Ｖｓｓになるので、ＮＡＮＤゲートＮＤの出力（すなわちノードＮ３）は、電源電圧Ｖｄｄに設定される。よって、トランジスタＮＭ１が強くＯＮし、ワードＷＬの電圧を接地電圧Ｖｓｓまで降下させる。
【００４１】
また、ノードＮ３が電源電圧Ｖｄｄになるので、トランジスタＮＭ３がＯＮする。よって、ＮＡＮＤゲートＮＤの入力であるノードＮ４は、ワードＷＬの電圧である接地電圧Ｖｓｓに設定される。このような動作により、ワード線ＷＬが選択から非選択になると、このワード線ＷＬの電圧は、充電電圧Ｖｐｐから接地電圧Ｖｓｓに遷移する。
【００４２】
なお、レベルシフタ１２のデータ書き込み時の動作は、プログラム線ＰＬに供給される電圧の大きさが異なる以外は、前述したデータ読み出し時の動作と同じである。データ書き込み時には、プログラム線ＰＬには書き込み電圧（例えば、２０Ｖ）が供給され、従ってワード線ＷＬは、書き込み電圧Ｖｐｇｍに充電される。データ書き込み時にワード線ＷＬが書き込み電圧Ｖｐｇｍに充電された場合でも、トランジスタＮＭ１はオフしている。よって、データ書き込み時に、ワード線ＷＬからトランジスタＮＭ１を介したリーク電流を低減することが可能となる。
【００４３】
ところで、電源電圧Ｖｄｄが１．５Ｖ程度、書き込み電圧Ｖｐｇｍが２０Ｖ程度と仮定すると、ディプレッション型ＮチャネルＭＯＳトランジスタＮＭ１の閾値電圧は、−１Ｖ程度に設定される。図５は、トランジスタＮＭ１に印加される電圧の関係を示す図である。ワード線ＷＬの選択時において、トランジスタＮＭ１のソースには電源電圧Ｖｄｄ、ゲートには接地電圧Ｖｓｓ、ドレインには書き込み電圧Ｖｐｇｍが印加される。このため、トランジスタＮＭ１の閾値電圧が−１．５Ｖ（−Ｖｄｄ）より低くなると、トランジスタＮＭ１を介してワード線ＷＬからのリーク電流が大きくなってしまう。このため、トランジスタＮＭ１の閾値電圧は、−１．５Ｖより高く設定される。
【００４４】
ディプレッション型ＮチャネルＭＯＳトランジスタＮＭ２の閾値電圧は、−２Ｖ程度に設定される。図６は、トランジスタＮＭ２に印加される電圧の関係を示す図である。ワード線ＷＬの選択時において、トランジスタＮＭ２のソースには電圧Ｖｐｇｍ−Ｖｔｈ、ゲート及びドレインには書き込み電圧Ｖｐｇｍが印加される。Ｖｔｈは、トランジスタＮＭ２の閾値電圧である。通常、ソース電圧が高くなるにつれて、バックゲート効果によりトランジスタの閾値電圧が高くなる。本実施形態では、トランジスタＮＭ２のソースにはデータ書き込み時に高電圧（Ｖｐｇｍ）が印加されるため、トランジスタＮＭ２の閾値電圧が高いと、トランジスタＮＭ２はエンハンスメント型と同じ動作になってしまう。トランジスタＮＭ２がエンハンスメント型になると、ソース電圧がドレイン電圧より閾値電圧分だけ低くなってしまい、ワード線ＷＬの電圧が低下する。このため、トランジスタＮＭ２の閾値電圧は、低く設定され、例えば、−１．５Ｖ（−Ｖｄｄ）より低く設定される。
【００４５】
イントリンシック型ＮチャネルＭＯＳトランジスタＮＭ３の閾値電圧は、ほぼ０Ｖである。なお、トランジスタＮＭ３は、ディプレション型を用いても構わない。トランジスタＮＭ３がディプレション型であっても、レベルシフタ１２を正常に動作させることが可能である。
【００４６】
以上詳述したように本実施形態では、ワード線の選択時には、トランジスタＮＭ１のゲートを電源電圧Ｖｄｄに設定し、トランジスタＮＭ１のＯＮ抵抗を低減する。これにより、ワード線の選択時の初期に、まずワード線ＷＬの電圧を電源電圧Ｖｄｄの約１／２まで高速に充電する。続いて、ワード線ＷＬの電圧が電源電圧Ｖｄｄの約１／２まで上昇した後、トランジスタＮＭ１をオフさせる。続いて、トランジスタＮＭ２によって、ワード線ＷＬの電圧を充電電圧Ｖｐｐまで上昇させる。
【００４７】
従って本実施形態によれば、ワード線ＷＬを充電電圧Ｖｐｐまで充電する時間を高速化することができる。これにより、データ読み出し時間の短縮が可能となる。
【００４８】
また、ワード線ＷＬの電圧が電源電圧Ｖｄｄの約１／２まで上昇した後、トランジスタＮＭ１をオフさせることができる。このため、メモリセルＭＣにデータを書き込む際に、ワード線ＷＬの電圧を高電圧（例えば２０Ｖ）にした場合でも、トランジスタＮＭ１によるリーク電流を低減することが可能となる。
【００４９】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置１０の構成を示すブロック図。
【図２】メモリセルアレイ１１の構成を示す回路図。
【図３】レベルシフタ１２の構成を示す回路図。
【図４】ワード線ＷＬの選択時におけるワード線ＷＬ電圧の遷移を示すグラフ。
【図５】トランジスタＮＭ１に印加される電圧の関係を示す図。
【図６】トランジスタＮＭ２に印加される電圧の関係を示す図。
【符号の説明】
【００５１】
１０…不揮発性半導体記憶装置、１１…メモリセルアレイ、１２…レベルシフタ、１２Ａ…設定回路、１３…デコーダ、１４…電圧生成回路、ＭＣ…メモリセル、ＳＴ…選択トランジスタ、ＭＴ…メモリセルトランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＣＧ…制御ゲート線、ＳＬ…ソース線、ＰＬ…プログラム線、Ｎ１〜Ｎ４…ノード、ＮＤ…ＮＡＮＤゲート、ＩＮＶ１，ＩＮＶ２…インバータ、ＮＭ１…ディプレッション型ＮチャネルＭＯＳトランジスタ、ＰＭ１…エンハンスメント型ＰチャネルＭＯＳトランジスタ、ＮＭ２…ディプレッション型ＮチャネルＭＯＳトランジスタ、ＰＭ２…エンハンスメント型ＰチャネルＭＯＳトランジスタ、ＮＭ３…イントリンシック型ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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