(57)【要約】【課題】入力信号のパワーが小さくても、大きくても、出力振幅が著しく減少せず、十分な出力特性で出力できる対数増幅回路およびASK復調回路を提供。【解決手段】入力増幅部12は、飽和増幅部20の飽和増幅回路32ないし42を縦続接続され、飽和増幅回路32ないし42それぞれの出力を、整流器60ないし64と整流器66ないし70に区分された、整流部22で整流し、整流器60ないし64からの出力信号72ないし76を加算器24で加算し、整流器66ないし70からの出力信号78ないし82を加算器26で加算し、重付け回路30で加算された出力信号86に重み付けして、加算器28で加算出力84と重み付けした加算出力88を加算する。【選択図】図１
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【特許請求の範囲】
【請求項１】
多段に縦続接続される差動増幅手段と、
該差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、
前記一方および他方のグループ毎に、それぞれ整流した出力信号を加算する第１および第２の加算手段と、
前記他方のグループにおける前記整流した出力信号の加算された出力信号に重み付けする重付け手段と、
前記一方のグループにおける前記整流した出力信号の加算出力と重み付けした前記整流した出力信号の加算出力とを加算する第３の加算手段とを含むことを特徴とする対数増幅回路。
【請求項２】
請求項１に記載の対数増幅回路において、該対数増幅回路は、前記一方および他方のグループの整流手段におけるコンダクタンスがグループ毎に異なることを特徴とする対数増幅回路。
【請求項３】
請求項１または２に記載の対数増幅回路において、該対数増幅回路がASK（Amplitude Shift-Keying）の復調に用いられることを特徴とする対数増幅回路。
【請求項４】
多段に縦続接続される差動増幅手段と、
該差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、
前記他方のグループにおける整流した出力信号それぞれに重み付けする重付け手段と、
前記一方のグループにおける前記整流した出力信号それぞれと重み付けしたグループの前記整流した出力信号それぞれを加算する加算手段とを含むことを特徴とする対数増幅回路。
【請求項５】
請求項４に記載の対数増幅回路において、該対数増幅回路は、前記一方および他方のグループの整流手段におけるコンダクタンスがグループ毎に異なることを特徴とする対数増幅回路。
【請求項６】
請求項４または５に記載の対数増幅回路において、該対数増幅回路がASK（Amplitude Shift-Keying）の復調に用いられることを特徴とする対数増幅回路。
【請求項７】
ASK（Amplitude Shift-Keying）で変調された入力信号を復調するASK復調回路において、該ASK復回路は、
前記変調された入力信号を増幅する入力増幅手段を含み、
該入力増幅手段は、多段に縦続接続される差動増幅手段と、
該差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、
前記一方および他方のグループ毎に、それぞれ整流した出力信号を加算する第１および第２の加算手段と、
前記他方のグループにおける前記整流した出力信号の加算された出力信号に重み付けする重付け手段と、
前記一方のグループにおける前記整流した出力信号の加算出力と重み付けした前記整流した出力信号の加算出力とを加算する第３の加算手段とを含むことを特徴とするASK復調回路。
【請求項８】
請求項７に記載のASK復調回路において、前記入力増幅手段は、前記一方および他方のグループの整流手段におけるコンダクタンスがグループ毎に異なることを特徴とするASK復調回路。
【請求項９】
ASK（Amplitude Shift-Keying）で変調された入力信号を復調するASK復調回路において、該ASK復回路は、
前記変調された入力信号を増幅する入力増幅手段を含み、
該入力増幅手段は、多段に縦続接続される差動増幅手段と、
該差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、
前記他方のグループにおける整流した出力信号それぞれに重み付けする重付け手段と、
前記一方のグループにおける前記整流した出力信号それぞれと重み付けしたグループの前記整流した出力信号それぞれを加算する加算手段とを含むことを特徴とするASK復調回路。
【請求項１０】
請求項９に記載のASK復調回路において、前記入力増幅手段は、前記一方および他方のグループの整流手段におけるコンダクタンスがグループ毎に異なることを特徴とするASK復調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、対数増幅回路およびASK（Amplitude Shift-Keying）復調回路に関するものであり、本発明に係る対数増幅回路は、とくに、ASK変調波の信号復調回路に適用して好適なものである。また、本発明に係るASK復調回路は、無線通信システムに用いて好適なものである。
【背景技術】
【０００２】
一般的に、ASK（Amplitude Shift-Keying）復調回路は、たとえば対数増幅回路、積分回路、コンパレータおよびデータ処理回路を含み、データ処理回路は、ビット同期回路を含む。とくに、対数増幅回路は、入力パワーの対数に対して線形に増加する機能を有し、複数の飽和増幅回路、飽和増幅回路に対応した整流器および加算器を含む。初段の飽和増幅回路には、２入力信号が供給され、初段の飽和増幅回路は、２出力信号を次段の飽和増幅回路に入力する。次段の飽和増幅回路は、さらに、次段の飽和増幅回路を入力する。このように飽和増幅回路それぞれはカスケードに接続されている。
【０００３】
また、飽和増幅回路は、飽和増幅回路のそれぞれに対応した整流器にもこれら２出力信号を供給する。整流器それぞれは、整流した出力信号を加算器に供給する。加算器は、供給される整流信号を加算して、積分回路とコンパレータの一端側に供給する。対数増幅回路には、具体的に特許文献１がある。
【０００４】
ここで、対数増幅回路において飽和増幅回路が飽和すると、整流器のDC（Direct Current）レベルも飽和する。各段の飽和増幅回路の利得がすべて同じであれば、２段目の飽和増幅回路の出力は、初段の飽和増幅回路の出力の２乗、３段目の飽和増幅回路の出力は３乗に増幅する。このようにｎ段目の飽和増幅回路は、出力信号をｎ乗と指数の大きさに増幅する。対数増幅回路は、ｎ個の飽和増幅回路からの出力をそれぞれ整流した信号の和であり、入力パワーの対数に対して近似的直線で増加することになる。
【０００５】
また、対数増幅回路は、出力電流を電圧に変更する出力部を有する。一般的に、対数増幅回路の出力部には、たとえばｐチャネル型FET（Field Effect Transistor）を用いたカレントミラー回路が含まれる。出力部は、出力側のFETのソースとアース間に抵抗を接続し、ソースとアース間から出力信号を出力する。すなわち、出力部は、出力側のFETのドレイン-ソース間に流す電流を抵抗に流すことで電圧へ変換し、抵抗の両端の電圧を出力電圧として出力する。
【０００６】
次にASK復調回路について記述する。ASK変調信号は、搬送波の振幅に信号を載せたものである。このため、振幅が変化する変調波である。この変調波を対数増幅回路に入力すると、対数増幅回路から出力される出力信号は、その出力電圧が示す出力信号が線形領域にある場合、入力パワーに依存せず、入力されるASKの変調度により出力振幅が決まり、これに応じた波形が出力される。
【０００７】
たとえば、入力ASK変調信号が入力信号のレベル範囲で変化すると、出力は線形領域が示す出力レベル範囲で出力される。対数増幅回路から出力された波形は、その出力波形を積分器により積分された基準電圧信号とでコンパレータで電圧比較することにより、信号“1”と“0”を判別する。
【０００８】
なお、対数増幅回路の入力パワーに対する出力電圧の傾きは、前述したカレントミラー回路のミラー比を変更する等の方法により、容易に変えられる。
【特許文献１】特開昭62−292010号公報
【特許文献２】特開平07−030353号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前述したASK復調回路では、入力信号のパワーが小さい場合、復調信号の一部がノイズに埋もれてしまう。対数増幅回路は、出力振幅が小さくなることから、ASK復調回路は、復調できなくなったり、エラーレートが悪くなったりしてしまう。この対策として、ASK復調回路は、対数増幅回路の入力パワー対出力電圧の傾きを上げることで対数増幅回路の出力振幅を増加できる。しかしながら、この傾きを上げたことで入力信号のパワーが大きい場合、ASK復調回路は、出力特性が飽和し、対数増幅回路の出力振幅が著しく減少することから、復調ができなくなったり、エラーレートが悪くなったりしてしまう。
【００１０】
本発明はこのような課題に鑑み、入力信号のパワーが小さくても、大きくても、出力振幅が著しく減少せず、十分な出力特性で出力できる対数増幅回路およびASK復調回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は上述の課題を解決するために、多段に縦続接続される差動増幅手段と、この差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、一方および他方のグループ毎に、それぞれ整流した出力信号を加算する第１および第２の加算手段と、他方のグループにおける整流した出力信号の加算された出力信号に重み付けする重付け手段と、一方のグループにおける整流した出力信号の加算出力と重み付けした整流した出力信号の加算出力とを加算する第３の加算手段とを含むことを特徴とする。
【００１２】
また、本発明は上述の課題を解決するために、多段に縦続接続される差動増幅手段と、この差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、他方のグループにおける整流した出力信号それぞれに重み付けする重付け手段と、一方のグループにおける整流した出力信号それぞれと重み付けしたグループの整流した出力信号それぞれを加算する加算手段とを含むことを特徴とする。
【００１３】
さらに、本発明は上述の課題を解決するために、ASK（Amplitude Shift-Keying）で変調された入力信号を復調するASK復調回路において、このASK復回路は、変調された入力信号を増幅する入力増幅手段を含み、この入力増幅手段は、多段に縦続接続される差動増幅手段と、この差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、一方および他方のグループ毎に、それぞれ整流した出力信号を加算する第１および第２の加算手段と、他方のグループにおける整流した出力信号の加算された出力信号に重み付けする重付け手段と、一方のグループにおける整流した出力信号の加算出力と重み付けした整流した出力信号の加算出力とを加算する第３の加算手段とを含むことを特徴とする。
【００１４】
そして、本発明は上述の課題を解決するために、ASK（Amplitude Shift-Keying）で変調された入力信号を復調するASK復調回路において、このASK復回路は、変調された入力信号を増幅する入力増幅手段を含み、この入力増幅手段は、多段に縦続接続される差動増幅手段と、この差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流する整流手段と、他方のグループにおける整流した出力信号それぞれに重み付けする重付け手段と、一方のグループにおける整流した出力信号それぞれと重み付けしたグループの整流した出力信号それぞれを加算する加算手段とを含むことを特徴とする。
【発明の効果】
【００１５】
本発明に係る対数増幅回路によれば、差動増幅手段を多段に縦続接続され、この差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流手段で整流し、一方および他方のグループ毎に、第１および第２の加算手段でそれぞれ整流した出力信号を加算し、重付け手段で他方のグループにおける整流した出力信号の加算された出力信号に重み付けして、第３の加算手段で一方のグループにおける整流した出力信号の加算出力と重み付けした整流した出力信号の加算出力とを加算することにより、入力パワーが境界を境に小さい領域では入出力（電圧）特性の傾きが大きく、大きい領域では入出力（電圧）特性の傾きが小さくなる出力特性を得ることができる。
【００１６】
また、本発明に係る対数増幅回路によれば、重み付け処理後にそれぞれ整流した出力信号を加算しても、同様の出力特性を得ることができる。
【００１７】
本発明に係るASK復調回路によれば、入力増幅手段において差動増幅手段を多段に縦続接続され、この差動増幅手段それぞれの出力または入力を、少なくとも、一方および他方のグループに区分された、整流手段で整流し、一方および他方のグループ毎に、第１および第２の加算手段でそれぞれ整流した出力信号を加算し、重付け手段で他方のグループにおける整流した出力信号の加算された出力信号に重み付けして、第３の加算手段で一方のグループにおける整流した出力信号の加算出力と重み付けした整流した出力信号の加算出力とを加算することで、入力信号がノイズを含む領域や飽和領域であっても、十分な復調信号の出力を得ることができ、エラーレートの低下を防ぐことができる。
【００１８】
また、本発明に係るASK復調回路によれば、入力増幅手段において重み付け処理後にそれぞれ整流した出力信号を加算するようにしても、入力増幅手段から良好な出力特性を得ることができることから、十分な復調信号の出力を得ることができ、エラーレートの低下を防ぐことができる。
【発明を実施するための最良の形態】
【００１９】
次に添付図面を参照して本発明による対数増幅回路の一実施例を詳細に説明する。図１を参照すると、本発明による対数増幅回路の実施例は、飽和増幅部20の飽和増幅回路32ないし42を縦続接続され、飽和増幅回路32ないし42それぞれの出力を、整流器60ないし64と整流器66ないし70に区分された、整流部22で整流し、整流器60ないし64からの出力信号72ないし76を加算器24で加算し、整流器66ないし70からの出力信号78ないし82を加算器26で加算し、重付け回路30で加算された出力信号86に重み付けして、加算器28で加算出力84と重み付けした加算出力88を加算することにより、入力パワーが境界を境に小さい領域では入出力（電圧）特性の傾きが大きく、大きい領域では入出力（電圧）特性の傾きが小さくなる出力特性を得ることができる。
【００２０】
本実施例は、本発明の対数増幅回路をASK復調回路10に適用した場合である。本発明と直接関係のない部分について図示および説明を省略する。以下の説明で、信号はその現れる接続線の参照番号で指示する。
【００２１】
ASK復調回路10は、図２に示すように、入力増幅部12、積分器14、コンパレータ16、およびデータ処理回路18を含む。入力増幅部12は、本発明の対数増幅回路を適用したものであり、図１に概略的な構成を示す。入力増幅部12は、飽和増幅部20、整流部22、加算器24、26および28、ならびに重付け回路30を含む。飽和増幅部20は、ｎ段の飽和増幅回路を有し、変数ｎは２以上の整数である。
【００２２】
図１の飽和増幅部20は、飽和増幅回路32、34、・・・、36、38、40、・・・、および42を含む。飽和増幅回路32、34、・・・、36、38、40、・・・、および42は、それぞれ、初段、２段目、ｍ段目、ｍ+1段目、ｍ+2およびｎ段目を示す。飽和増幅回路32には、外部からの入力信号44（Vin）が入力端子(+)および（-）に供給される。飽和増幅回路32は、出力信号46を飽和増幅回路34に供給する。飽和増幅回路34は、出力信号46を入力信号として入力する。以降の飽和増幅回路34、・・・、36、38、40、・・・、および42も、カスケード接続されている。すなわち、飽和増幅回路34は、出力信号48を次段に出力する。飽和増幅回路36は、前段の出力信号50を入力信号として入力する。
【００２３】
飽和増幅回路36は、出力信号52を飽和増幅回路38に入力信号として入力する。同様に、飽和増幅回路38、40、・・・、および42は、それぞれ、出力信号54、56、・・・、58を次段の飽和増幅回路40、・・・、および42に供給する。
【００２４】
整流部22は、ｎ個の整流器を有し、変数ｎは２以上の整数である。本実施例の整流部22は、整流器60、62、・・・、64、66、68、・・・、70を有する。整流器60、62、・・・、64、66、68、・・・、70には、飽和増幅回路30、32、34、・・・、36、38、40、・・・、および42の出力信号46、48、・・・、52、54、56、・・・、および58をそれぞれ、入力信号として入力する。整流器60、62、・・・、64は、ｍ個の整流した出力信号72、74、・・・、および76を加算器24に出力する。また、整流器66、68、・・・、70は、（ｎ−ｍ）個の整流した出力信号78、80、・・・、および62を加算器26に出力する。このように整流部22は、ｍ個の出力信号を出力する部分と、（ｎ−ｍ）個の出力信号を出力する部分との２つの部分を有する。
【００２５】
加算器24は、ｍ個の整流信号72、74、・・・、および76を加算し、これらの加算による出力信号84を加算器28に出力する。また、加算器26は、（ｎ−ｍ）個の整流した出力信号78、80、・・・、および62を加算し、これらの加算による出力信号86を重付け回路30に出力する。
【００２６】
重付け回路30は、出力信号86を入力し、入力した信号に重み係数を乗算して、出力する機能を有する。重付け回路30は、重み付けした出力信号88を加算器28に出力する。
【００２７】
加算器28は、出力信号84および88を入力信号として入力する。加算器28は、２つの入力信号84および88を加算して、出力信号90として出力する。入力増幅部12は、出力信号90をコンパレータ16の(+)入力端子92と積分器14に入力する。
【００２８】
積分器14は、供給される信号90を所定の時間にわたり積分する。積分器14は、積分することにより信号を平滑化し、平滑化した信号94をコンパレータ16の(-)入力端子96に供給する。
【００２９】
コンパレータ16は、入力信号90と入力信号96の信号レベルを比較する。コンパレータ16は、２つの入力信号90および96の信号レベルの比較結果が等しいか否かに応じて“1”または“0”を示す出力信号98を入力信号としてデータ処理回路18に出力する。
【００３０】
データ処理回路18は、ビット同期回路100を含む。ビット同期回路100は、入力信号98を入力し、同期を検出し、検出結果を出力する。ASK復調回路10は、検出結果を基に以後、ASK復調に関してディジタル処理する。
【００３１】
次に本発明に係る対数増幅回路を適用した入力増幅部12の要部回路例を図３および図４に示す。これら要部回路では、Nチャネル型FETをNMOSトランジスタ、Pチャネル型FETをPMOSトランジスタと呼ぶ。図３は、飽和増幅部20の飽和増幅回路32、34、・・・、36の構成要素および接続を示している。初段の飽和増幅回路32には、図示しない(+)および(-)入力端子を介して、入力信号44がNMOSトランジスタMn11のゲート端子とNMOSトランジスタMn12のゲート端子に供給されるように、接続されている。抵抗R10は、一方の端子102が電源電圧端子Vddに接続され、他方の端子104がNMOSトランジスタMn11のドレイン端子に接続されている。また、端子104は、NMOSトランジスタMn13およびMn16のゲート端子に接続されている。さらに、端子104は、２段目の飽和増幅回路34におけるNMOSトランジスタMn22のゲート端子に接続されている。
【００３２】
また、抵抗R12は、一方の端子106を電源電圧端子Vddに接続され、他方の端子108がNMOSトランジスタMn12のドレイン端子に接続されている。また、端子108は、NMOSトランジスタMn14およびMn15のゲート端子に接続されている。さらに、端子108は、２段目の飽和増幅回路34におけるNMOSトランジスタMn21のゲート端子に接続されている。
【００３３】
NMOSトランジスタMn11およびMn12のソース端子は、電流源I10の入力端子に共通接続され、電流源I10の出力端子は接地される。また、NMOSトランジスタMn13およびMn14のソース端子は、電流源I12の入力端子に共通接続され、電流源I12の出力端子は接地される。さらに、NMOSトランジスタMn15およびMn16のソース端子は、電流源I14の入力端子に共通接続され、電流源I14の出力端子は接地される。
【００３４】
２段目の飽和増幅回路34、・・・、ｍ段目の飽和増幅回路36、および図４に示すｎ段目の飽和増幅回路42においても同様の構成要素を含み、これらの構成要素に対して上述した接続関係にそれぞれ接続されている。図３および図４における構成要素における参照符号の２桁目の数字は、飽和増幅部の段数を示している。
【００３５】
初段からｍ段のNMOSトランジスタMn13ないしMnm3、ならびにNMOSトランジスタMn15ないしMnm5のドレイン端子は図４に示したPMOSトランジスタMp5のドレイン端子及びゲート端子に接続される。PMOSトランジスタMp5のソース端子は、電源電圧端子Vddに接続される。
【００３６】
（m+1）からｎ段のNMOSトランジスタMn(m+1)3ないしMnn3、ならびにNMOSトランジスタMn(m+1)5〜Mnn5のドレイン端子は、図４に示すように、PMOSトランジスタMp6のドレイン端子およびゲート端子に接続される。PMOSトランジスタMp6のソース端子は、電源電圧端子Vddに接続される。
【００３７】
また、初段からｍ段のNMOSトランジスタMn14ないしMnm4、ならびにNMOSトランジスタMn16ないしMnm6のドレイン端子は、PMOSトランジスタMp1のドレイン端子およびゲート端子、ならびにPMOSトランジスタMp2のゲート端子に、それぞれ接続される。PMOSトランジスタMp1およびMp2のソース端子は、電源電圧端子Vddに接続される。PMOSトランジスタMp2のドレイン端子は、PMOSトランジスタMp4のドレイン端子に接続されるとともに、抵抗Routの一方の端子110に接続される。このノード端子110は、入力増幅部12の出力端子112（out）に接続される。
【００３８】
さらに、（m+1）からｎ段のNMOSトランジスタMn(m+1)4ないしMnn4、ならびにNMOSトランジスタMn(m+1)6ないしMnn6のドレイン端子は、PMOSトランジスタMp3のドレイン端子およびゲート端子、ならびにPMOSトランジスタMp4のゲート端子に接続される。PMOSトランジスタMp4のソース端子は、電源電圧端子Vddに接続される。抵抗Routのもう一方の端子は接地される。
【００３９】
トランジスタのゲート幅Ｗおよびゲート長Ｌを設定した場合、トランジスタにおける比Ｗ/Ｌの値を求めると、求めた値によるPMOSトランジスタMp1とPMOSトランジスタMp2との比は1:1に設定し、PMOSトランジスタMp3とPMOSトランジスタMp4との比は1:kに設定する。変数kは、k＞1の関係にある。
【００４０】
また、初段からｎ段目の比、すなわちNMOSトランジスタMn13:Mn14ないしMnn3:Mnn4は、それぞれr:1に設定する。変数rは、r＞1の関係にある。同様に、初段からｎ段目の比、すなわちNMOSトランジスタMn15:Mn16ないしMnn5:Mnn6も、それぞれ、r:1に設定する。
【００４１】
１段目の整流器60は、NMOSトランジスタMn13、Mn14、Mn15およびMn16、ならびに電流源I12およびI14を含む。ｎ段目の整流器70は、NMOSトランジスタMnn3、Mnn4、Mnn5およびMnn6、ならびに電流源In2およびIn4を含む。
【００４２】
次に本発明の対数増幅回路を適用した入力増幅部12の動作を記述する。前述したように、各段の飽和増幅回路の利得がすべて同じであれば、２段目の利得は１段目の出力の２乗、３段目の利得は１段目の出力の３乗・・・と１段目の出力に対して指数の大きさに応じて出力は、大きくなる。また、飽和増幅回路が飽和すると、整流器の直流出力も飽和する。整流器は単純に飽和を検知すると、整流器から１が出力されるものと考える。
【００４３】
この考えを基に、最終段であるｎ段目がやっと飽和する入力パワーの場合、１段目の出力のｎ乗の利得で増幅し始めて、初めて整流器の出力に１が出力される。重付け回路30は、出力をｋ倍（k＞1）して、最終的にｋを出力する。最終段から２つ目が飽和する大きさの入力パワーは、（n-1）段の増幅回路を通って飽和するから、最終段の出力１には、さらに、１が加えられて、重付け回路30に供給される。重付け回路30は、この出力をｋ倍して、2kを出力する。同様に考えると、（m+1）段目の飽和増幅回路38が飽和するまで重付け回路30は、（n-m）kを出力する。
【００４４】
また、m段目までの飽和する入力パワーは、整流器64の出力後、重付け回路30を通さないので、出力は（n-m）k+1になる。次に（m-1）段目までが飽和すると、出力は（n-m）k+2になる。すなわち、入力増幅部12は、対数増幅回路の出力として利得のｎ乗に対して重みが加わることから、入力パワーの対数に対して直線的に出力を増加させるが、ある程度の入力パワーから傾きを小さくして、直線的に出力を増加させる。この入出力関係を図５に示す。
【００４５】
図４に戻って、詳細な回路を用いて、さらに動作を記述する。ここで、PMOSトランジスタMp1、Mp2、Mp3およびMp4に流れるドレイン−ソース間電流をそれぞれI1、I2、I3およびI4と設定する。初段ないしｍ段目の整流器60ないし64の総合出力電流は、PMOSトランジスタMp1のドレイン−ソース間電流I1に流れる。PMOSトランジスタMp1およびMp2は、カレントミラー回路が形成されているから、電流I2には、電流I1と同様の電流が流れる。また、（m+1）段ないしｎ段目の整流器66ないし70の総合出力電流は、PMOSトランジスタMp3を流れる電流I3になる。また、PMOSトランジスタMp3およびMp4は、カレントミラー回路が形成されていることから、電流は、k倍された電流I4が流れる。抵抗Routには、これら電流I2およびI4が加算された電流が流れ、流れる電流を電圧に変換する。すなわち、入力増幅部12の出力電圧は、R1*（I1+kI3）になる。
【００４６】
次にASK復調回路10としての基本的な動作を記述する。ASK変調信号は、搬送波の振幅に信号を載せた振幅の変化する変調波である。ASK変調信号44が入力増幅部12に入力される。入力増幅部12の出力は、図５の入力パワー対出力電圧に基づいて線形領域にある場合、入力パワーによる依存性がほぼない。入力増幅部12は、ASK変調の変調度によりほぼ出力振幅を決め、正弦波に対数の重みの掛かった波形を出力する。
【００４７】
入力ASK変調信号44が、図５に示すＸ軸上の範囲112を変化すると、入力増幅部12は、範囲114の間で変化する波形の出力信号90を積分器14およびコンパレータ16の入力端子92に出力する。積分器14は、出力信号90を積分する。積分器14は、積分した信号94をコンパレータ16の入力端子96に出力する。
【００４８】
コンパレータ16は、たとえば信号94を基準電圧信号として扱い、入力信号90を信号94で電圧比較することにより、信号“1”と“0”のいずれを出力するか否か判別する。コンパレータ16は、出力を後段のデータ処理回路18のビット同期回路100にてデータ信号をリタイミングし、かつデューティを補正した後、データを処理する。
【００４９】
ところで、ASK復調回路10において図５に示すように、ASK変調波の入力パワーが小さく、範囲116内で変化する場合、範囲116の入力パワーには、本来、回路内の素子から発生する熱雑音などのノイズ成分や外部からのノイズ成分が含まれている。ノイズの領域は、範囲118で示す。このように、入力信号のパワーがあるレベルより小さくなると、入力増幅部12の出力電圧は変化しなくなる。この変化しなくなる境界レベル120をノイズレベルと呼ぶ。
【００５０】
入力パワーが小さいとき、入力増幅部12の入力パワー対出力電圧の実線122で示す出力特性の傾きは、大きいから、ある程度ノイズに埋もれはするが、大きな振幅124が得られる。
【００５１】
これに対して、従来のASK復調回路において入力増幅部の出力特性における傾きが小さい場合、出力振幅が小さくなる。このため、後段のコンパレータ16は、正確に電圧比較できず、復調できなかったり、エラーレートが著しく悪くなったりする。
【００５２】
なお、従来のASK復調回路において、一転鎖線126に示す出力特性の傾きを大きくすれば、出力振幅は大きくできる。
【００５３】
次にASK復調回路10において図５に示すように、ASK変調波の入力パワーが大きく、範囲128内で変化する場合がある。従来のASK復調回路において、入力パワーが小さいときでも復調しやすく、出力特性126のように傾きを大きくしている場合、入力増幅部12の出力電圧が電源電圧Vddに近くなり過ぎ、図示しないが、PMOSトランジスタが飽和領域で動作できなくなる。このため、従来のASK復調回路は、カレントミラーとしての動作をしなくなり、直線的に、電圧が伸びない。結果として、従来のASK復調回路は、図５から明らかなように、出力振幅が範囲130またはそれ以下のように、ほとんどなくなる。これにより、従来のASK復調回路は、復調することはできなかったり、エラーレートが著しく悪くなったりする。
【００５４】
これに対して、本実施例のASK復調回路10は、入力パワーが境界132より大きい領域では出力特性122の傾きを小さくなる。これにより、入力増幅部12は、出力電圧を飽和レベルより下げるとともに範囲134に広げる。したがって、入力増幅部12は、範囲128で動作させても、出力電圧に十分な振幅が得られ、復調が可能である。ASK復調回路10を用いた場合、従来の復調回路よりも復調可能である入力パワーレンジを広げることができる。
【００５５】
従来のASK復調回路において、破線1136に示す出力特性の傾きを小さくすれば、範囲128での出力振幅は大きくできる。しかしながら、従来のASK復調回路は、この場合、上述したように入力パワーの低い入力範囲ではノイズの影響を受ける。
【００５６】
なお、本実施例のASK復調回路10において、入力増幅部12の出力特性の傾きの変わる点132近辺で復調する場合、コンパレータ16の出力において、多少デューティが劣化するが、後段のビット同期回路05にてデューティの補正が可能なので問題ない。
【００５７】
また、特許文献２の対数増幅回路は、消費電流を抑制することを目的としている。この対数増幅回路は、実施例において図５、図８および図13にそれぞれ、入出力特性を示している。これらの入出力特性は、傾きが途中で変化しているが、複数の飽和増幅器を多段接続したことにより得られたものである。これらの傾きの変化は、通常発生し得る程度の変化である。
【００５８】
本発明の実施例における入出力特性の線形領域も、実際には完全な直線状になく、若干傾きは変化する。しかしながら、本発明は、若干の傾きの変化以外、より大きな入力パワーに対応できる入出力特性の傾きを持たせることができる。
【００５９】
このように、本実施例によれば、入力パワーがある程度のところで入力パワー対出力電圧の傾きが小さくなる対数増幅回路をASK復調回路10に用いたことで、復調可能となる入力パワーのレンジが広げると言う効果を奏することができる。
【００６０】
なお、本実施例は、差動入力のASK復調回路10を例示したが、単相入力でもよい。また、本実施例は整流した信号の加算後に重み付けしたが、重み付け後に加算しても適用できることは言うまでもない。具体的には、多段に縦続接続される差動増幅手段それぞれの出力を整流し、整流した出力信号が、少なくとも、一方および他方のグループに区分されて、他方の区分されたグループにおける整流した出力信号それぞれに重み付けする重付け回路30と、一方の区分されたグループにおける整流した出力信号それぞれと重み付けしたグループの整流した出力信号それぞれを加算する加算器28とを含むとよい。また、重付け回路30で重み付けする代わりに、整流器60、62、・・・、64と、整流器66、68、・・・、70は、それぞれ整流器のコンダクタンスを異ならせてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る対数増幅回路を適用した実施例における入力増幅部の概略的な構成を示すブロック図である。
【図２】図１の入力増幅部を適用したASK復調回路の概略的な構成を示すブロック図である。
【図３】図１の入力増幅部における要部構成を示す回路図である。
【図４】図３に続く入力増幅部における要部構成を示す回路図である。
【図５】図１の入力増幅部における入出力特性を示すグラフである。
【符号の説明】
【００６２】
10  ASK復調回路
12  入力増幅部
20  飽和増幅部
22  整流部
24、26、28  加算器
30  重付け回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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