(57)【要約】【課題】強誘電体記憶装置の読み出し特性又は書き込み特性を向上させる。【解決手段】本発明に係る強誘電体記憶装置は、メインビット線と(MBL)、前記メインビット線と、順に配置された第１から第ｎのノード(N1-Nn)において、それぞれ第１から第ｎのトランジスタを介し接続された第１から第ｎのサブビット線(SBL1-SBLn)と、前記メインビット線の前記第１のノード側の端部に接続された書き込み回路又は読み出し回路(SA)と、前記第１から第ｎのサブビット線のそれぞれに接続され、強誘電体キャパシタを有するメモリセルを複数有する、第１から第ｎのメモリセル群(G1-Gn)と、を有し、前記第１から第ｎのサブビット線は、第１から第ｎの順に抵抗が小さくなる。例えば、前記第１から第ｎのサブビット線は、第１から第ｎの順に短くなる。かかる構成によれば、各サブビット線までの負荷抵抗の差が低減され、書き込みや読み出しに要する時間の差を低減できる。【選択図】図４
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【特許請求の範囲】
【請求項１】
メインビット線と、
前記メインビット線と、順に配置された第１から第ｎのノードにおいて、それぞれ第１から第ｎのトランジスタを介し接続された第１から第ｎのサブビット線と、
前記メインビット線の前記第１のノード側の端部に接続された書き込み回路又は読み出し回路と、
前記第１から第ｎのサブビット線のそれぞれに接続され、強誘電体キャパシタを有するメモリセルを複数有する、第１から第ｎのメモリセル群と、
を有し、
前記第１から第ｎのサブビット線は、第１から第ｎの順に抵抗が小さくなることを特徴とする強誘電体記憶装置。
【請求項２】
前記第１から第ｎのサブビット線は、第１から第ｎの順に短くなることを特徴とする請求項１記載の強誘電体記憶装置。
【請求項３】
第１から第ｎのメモリセル群は、第１から第ｎの順に有するメモリセル数が少なくなることを特徴とする請求項２記載の強誘電体記憶装置。
【請求項４】
前記メインビット線の容量をＣｍ、
１≦ｋ≦ｎで表されるｋについて、
前記第ｋのトランジスタが選択されている場合の前記第ｋサブビット線の容量をＣｋと、
前記書き込み回路又は読み出し回路から前記第ｋのノードまでの抵抗をＲｍｋと、
前記第ｋのサブビット線の抵抗をＲｋと、
した場合、
（Ｃｍ＋Ｃｋ）×（Ｒｍｋ＋Ｒｋ）を、１からｎまでのｋについて、
ほぼ等しくすることを特徴とする請求項１又は２記載の強誘電体記憶装置。
【請求項５】
前記メインビット線の容量をＣｍ、
１≦ｋ≦ｎで表されるｋについて、
前記第ｋのサブビット線の容量をＣｋと、
前記書き込み回路又は読み出し回路から前記第ｋのノードまでの抵抗をＲｍｋと、
前記第ｋのサブビット線の抵抗をＲｋと、
した場合、
（Ｃｍ＋Ｃｋ）を、１からｎまでのｋについて、ほぼ等しくし、
さらに、
（Ｒｍｋ＋Ｒｋ）を、１からｎまでのｋについて、
ほぼ等しくすることを特徴とする請求項１又は２記載の強誘電体記憶装置。
【請求項６】
前記第１から第ｎのサブビット線のうちの１又は２以上のサブビット線は、ダミー容量を有することを特徴とする請求項４又は５記載の強誘電体記憶装置。
【請求項７】
メインビット線と、
前記メインビット線と、第１および第２ノードにおいて、それぞれ第１および第２トランジスタを介し接続された第１および第２のサブビット線と、
前記メインビット線の前記第１ノード側の端部に接続された書き込み回路又は読み出し回路と、
前記第１のサブビット線に接続され、強誘電体キャパシタを有する複数のメモリセルと、
前記第２のサブビット線に接続され、強誘電体キャパシタを有する複数のメモリセルと、
を有し、
前記第２のサブビット線は、前記第１のサブビット線より抵抗が小さいことを特徴とする強誘電体記憶装置。
【請求項８】
前記第２のサブビット線は、前記第１のサブビット線より短いことを特徴とする請求項７記載の強誘電体記憶装置。
【請求項９】
前記第２のサブビット線に接続されたメモリセル数は、前記第１のサブビット線に接続されたメモリセル数より少ないことを特徴とする請求項８記載の強誘電体記憶装置。
【請求項１０】
前記メインビット線の容量をＣｍ、
前記第１および第２のサブビット線の容量をそれぞれＣ１、Ｃ２と、
書き込み回路又は読み出し回路から前記第１および第２ノードまでの抵抗をそれぞれＲｍ１、Ｒｍ２と、
前記第１および第２のサブビット線の抵抗をそれぞれＲ１、Ｒ２と、
した場合、
（Ｃｍ＋Ｃ１）×（Ｒｍ１＋Ｒ１）≒（Ｃｍ＋Ｃ２）×（Ｒｍ２＋Ｒ２）
であることを特徴とする請求項７又は８記載の強誘電体記憶装置。
【請求項１１】
前記メインビット線の容量をＣｍ、
前記第１および第２のサブビット線の容量をそれぞれＣ１、Ｃ２と、
書き込み回路又は読み出し回路から前記第１および第２ノードまでの抵抗をそれぞれＲｍ１、Ｒｍ２と、
前記第１および第２のサブビット線の抵抗をそれぞれＲ１、Ｒ２と、
した場合、
（Ｃｍ＋Ｃ１）≒（Ｃｍ＋Ｃ２）
（Ｒｍ１＋Ｒ１）≒（Ｒｍ２＋Ｒ２）
であることを特徴とする請求項７又は８記載の強誘電体記憶装置。
【請求項１２】
前記第１又は第２のサブビットは、ダミー容量を有することを特徴とする請求項１０又は１１記載の強誘電体記憶装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体記憶装置、特に、ビット線を階層化した強誘電体記憶装置の読み出しに関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）の読み出しには、ラッチ型のセンスアンプ回路を用いる方法がある（例えば、下記特許文献１参照）。
【０００３】
しかしながら、この場合、プレート線に印加された電圧が、強誘電体キャパシタ容量（Ｃｓ）とビット線容量（Ｃｂｌ）に分圧される。従って、ビット線容量（Ｃｂｌ）により強誘電体キャパシタに十分な電位が印加されない。また、ビット線電圧の差分をセンスアンプにより増幅し読み出しを行なうため、ビット線容量（Ｃｂｌ）が増加するほど、ビット線電圧は小さくなり、センスマージンが小さくなってしまう。
【０００４】
そこで、ビット線容量を低減するため、ビット線を階層化する技術（階層化ビット線方式）が検討されている。例えば、下記特許文献２には、複数の副ビット線を有する強誘電体記憶装置が開示されている。
【特許文献１】特開２０００−１８７９９０号公報
【特許文献２】特開平９−１１６１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記階層化ビット線方式を採用しても、センスアンプから遠いメモリセルにおいては、当該メモリセルまでの配線の抵抗が高くなる。よって、書き込み時間や読み出し時間が十分とれない場合は、センスアンプから遠いメモリセルに対して信号の伝達（パルスの立上がり、立下り）が遅延し、不良となる（誤動作する）。
【０００６】
そこで、本発明に係る幾つかの態様は、強誘電体記憶装置の読み出し特性又は書き込み特性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明に係る強誘電体記憶装置は、メインビット線と、前記メインビット線と、順に配置された第１から第ｎのノードにおいて、それぞれ第１から第ｎのトランジスタを介し接続された第１から第ｎのサブビット線と、前記メインビット線の前記第１のノード側の端部に接続された書き込み回路又は読み出し回路と、前記第１から第ｎのサブビット線のそれぞれに接続され、強誘電体キャパシタを有するメモリセルを複数有する、第１から第ｎのメモリセル群と、を有し、前記第１から第ｎのサブビット線は、第１から第ｎの順に抵抗が小さくなる。
【０００８】
かかる構成によれば、各ノードまでのメインビット線および各サブビット線の負荷抵抗の差が低減される。よって、書き込みや読み出しに要する時間の差を低減でき、装置特性を向上させることができる。
【０００９】
例えば、前記第１から第ｎのサブビット線は、第１から第ｎの順に短くなる。かかる構成によれば、書き込み回路又は読み出し回路と、各サブビット線のメモリセルまでの距離（負荷抵抗）の差が低減される。よって、負荷抵抗の差が低減されるため、書き込みや読み出しに要する時間の差を低減でき、装置特性を向上させることができる。
【００１０】
例えば、第１から第ｎのメモリセル群は、第１から第ｎの順に有するメモリセル数が少なくなる。このように、第１から第ｎの順にサブビット線が短くなるため、第１から第ｎの順にサブビット線に接続されるメモリセルの数を少なくしてもよい。
【００１１】
好ましくは、前記メインビット線の容量をＣｍ、１≦ｋ≦ｎで表されるｋについて、前記第ｋのトランジスタが選択されている場合の前記第ｋサブビット線の容量をＣｋと、前記書き込み回路又は読み出し回路から前記第ｋのノードまでの抵抗をＲｍｋと、前記第ｋのサブビット線の抵抗をＲｋと、した場合、（Ｃｍ＋Ｃｋ）×（Ｒｍｋ＋Ｒｋ）を、１からｎまでのｋについて、ほぼ等しくする。かかる構成によれば、いわゆるＲＣ負荷が均一化でき、書き込みや読み出しに要する時間の差を低減できる。
【００１２】
好ましくは、前記メインビット線の容量をＣｍ、１≦ｋ≦ｎで表されるｋについて、前記第ｋのサブビット線の容量をＣｋと、前記書き込み回路又は読み出し回路から前記第ｋのノードまでの抵抗をＲｍｋと、前記第ｋのサブビット線の抵抗をＲｋと、した場合、（Ｃｍ＋Ｃｋ）を、１からｎまでのｋについて、ほぼ等しくし、さらに、（Ｒｍｋ＋Ｒｋ）を、１からｎまでのｋについて、ほぼ等しくする。このように、容量負荷を均一化した上で、負荷抵抗を均一化することで、装置特性の更なる向上を図ることができる。
【００１３】
例えば、前記第１から第ｎのサブビット線のうちの１又は２以上のサブビット線は、ダミー容量を有する。このように、ダミー容量を用いて、容量負荷の均一化を図ってもよい。
【００１４】
（２）本発明に係る強誘電体記憶装置は、メインビット線と、前記メインビット線と、第１および第２ノードにおいて、それぞれ第１および第２トランジスタを介し接続された第１および第２のサブビット線と、前記メインビット線の前記第１ノード側の端部に接続された書き込み回路又は読み出し回路と、前記第１のサブビット線に接続され、強誘電体キャパシタを有する複数のメモリセルと、前記第２のサブビット線に接続され、強誘電体キャパシタを有する複数のメモリセルと、を有し、前記第２のサブビット線は、前記第１のサブビット線より抵抗が小さい。
【００１５】
かかる構成によれば、第１のノードまでのメインビット線および第１のサブビット線の負荷抵抗と、第２のノードまでのメインビット線および第２のサブビット線の負荷抵抗との差が低減される。よって、書き込みや読み出しに要する時間の差を低減でき、装置特性を向上させることができる。
【００１６】
例えば、前記第２のサブビット線に接続されたメモリセル数は、前記第１のサブビット線に接続されたメモリセル数より少ない。このように、第２のサブビット線がより短くなるため、第２のサブビット線に接続されるメモリセルの数を少なくしてもよい。
【００１７】
好ましくは、前記メインビット線の容量をＣｍ、前記第１および第２のサブビット線の容量をそれぞれＣ１、Ｃ２と、書き込み回路又は読み出し回路から前記第１および第２ノードまでの抵抗をそれぞれＲｍ１、Ｒｍ２と、前記第１および第２のサブビット線の抵抗をそれぞれＲ１、Ｒ２と、した場合、（Ｃｍ＋Ｃ１）×（Ｒｍ１＋Ｒ１）≒（Ｃｍ＋Ｃ２）×（Ｒｍ２＋Ｒ２）である。かかる構成によれば、いわゆるＲＣ負荷が均一化でき、書き込みや読み出しに要する時間の差を低減できる。
【００１８】
好ましくは、前記メインビット線の容量をＣｍ、前記第１および第２のサブビット線の容量をそれぞれＣ１、Ｃ２と、書き込み回路又は読み出し回路から前記第１および第２ノードまでの抵抗をそれぞれＲｍ１、Ｒｍ２と、前記第１および第２のサブビット線の抵抗をそれぞれＲ１、Ｒ２と、した場合、（Ｃｍ＋Ｃ１）≒（Ｃｍ＋Ｃ２）、（Ｒｍ１＋Ｒ１）≒（Ｒｍ２＋Ｒ２）である。このように、容量負荷を均一化した上で、負荷抵抗を均一化することで、装置特性の更なる向上を図ることができる。
【００１９】
例えば、第１又は第２のサブビット線は、ダミー容量を有する。このように、ダミー容量を用いて、容量負荷の均一化を図ってもよい。
【００２０】
（３）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の動作特性を向上させることができる。ここで「電子機器」とは、本発明に係る強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とする各種装置などが含まれる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
＜実施の形態１＞
図１は、本実施の形態の強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルＭＣよりなり、各メモリセルＭＣは、トランジスタと強誘電体キャパシタを有し、ワード線ＷＬおよびサブビット線ＳＢＬの交点に配置される。具体的に、トランジスタのゲート電極がワード線ＷＬと接続され、トランジスタの一端がサブビット線ＳＢＬに接続される。トランジスタの他端は、強誘電体キャパシタの一端と接続され、強誘電体キャパシタの他端は、プレート線ＰＬに接続される。
【００２２】
ここで、各サブビット線ＳＢＬは、トランジスタ（スイッチング素子）Ｔを介してメインビット線ＭＢＬに接続されている。このように、ビット線を複数のサブビット線ＳＢＬに分割する（階層化する）ことにより、ビット線容量を低減することができる。その結果、強誘電体キャパシタに十分な電位が印加され、読み出し特性が向上する。なお、サブビット線ＳＢＬの構成については追って詳細に説明する。
【００２３】
また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、後述のセンスアンプやライトアンプによって行われる。これらの回路は、例えばビット線制御部１４０内に設けられる。
【００２４】
図２および図３は、本実施の形態の強誘電体記憶装置の構成を示す回路図である。図４は、本実施の形態の強誘電体記憶装置の詳細な構成例を示す回路図である。なお、以下の説明において、信号線と信号を同じ符号で示すことがある。また、後述するように、図中の抵抗（Ｒ）の表示は、配線抵抗を示す。
【００２５】
図示するように、メインビット線ＭＢＬには、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎがそれぞれトランジスタＴ１〜Ｔｎを介して接続されている。また、図４に示すように、各トランジスタの一端（ソース、ドレイン領域）は、メインビット線ＭＢＬに接続され、他端（ソース、ドレイン領域）は、各サブビット線に接続されている。各トランジスタの一端（ソース、ドレイン領域）とメインビット線ＭＢＬの接続部を第１〜第ｎノード（Ｎ１〜Ｎｎ）とする。また、トランジスタＴ１〜Ｔｎのゲート電極には、それぞれサブビット線選択信号線ＳＢＬＳ１〜ＳＢＬＳｎが接続され、当該信号が印加される。
【００２６】
よって、例えば、所定のサブビット線ＳＢＬ、ワード線ＷＬおよびプレート線ＰＬが選択され、これらの配線に接続されるメモリセルＭＣに記憶されたデータがメインビット線ＭＢＬに転送され、さらに、当該ビット線の電位が、センスアンプＳＡによって参照電位と比較、増幅され、読み出される。なお、ここでは、メインビット線ＭＢＬにセンスアンプＳＡが接続されている様子を示したが、メインビット線ＭＢＬにはライトアンプＲＡも接続される。よって、所定のサブビット線ＳＢＬ、ワード線ＷＬおよびプレート線ＰＬを選択し、これらの配線に接続されるメモリセルＭＣに、ライトアンプＲＡによってデータを書き込むことができる（図３参照）。
【００２７】
ここで、本実施の形態の強誘電体記憶装置においては、サブビット線ＳＢＬが第１から第ｎの順に短くなっている。即ち、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎの長さをＬ１〜Ｌｎとした場合、Ｌ１＞Ｌ２＞…＞Ｌｎとなっている。
【００２８】
なお、サブビット線ＳＢＬの長さは、上記トランジスタ（Ｔ１〜Ｔｎ）の他端からサブビット線ＳＢＬの端部（メインビット線ＭＢＬと接続されていない側の端部）と定義できる。なお、上記ノード（Ｎ１〜Ｎｎ）からサブビット線ＳＢＬの端部までの距離としてもよい。また、例えば、上記トランジスタ（Ｔ１〜Ｔｎ）の他端からサブビット線ＳＢＬの端部までが、複数層の配線で構成される場合には、そのうちの主たる配線（一番長い配線、一方向に延在する配線）の長さをサブビット線ＳＢＬの長さとしてもよい。要は、上記トランジスタ（Ｔ１〜Ｔｎ）の他端からサブビット線ＳＢＬの端部のうち、ほぼ共通の構成部分（例えば下層の配線やコンタクト部など）を除いた部分を、サブビット線ＳＢＬ１〜ＳＢＬｎと考えることができる。これは、上記共通の構成部分が相殺されるからである。
【００２９】
このように、本実施の形態によれば、センスアンプＳＡ側から順にサブビット線ＳＢＬを短くしたので、サブビット線ＳＢＬを選択した時の負荷抵抗の差を軽減できる。即ち、センスアンプＳＡからメインビット線ＭＢＬの第１〜第ｎノードまでの抵抗を、それぞれＲｍ１〜Ｒｍｎとし、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎの抵抗を、それぞれＲ１〜Ｒｎとした場合、（Ｒｍ１＋Ｒ１）＞（Ｒｍ２＋Ｒ２）＞…＞（Ｒｍｎ＋Ｒｎ）となる。
【００３０】
よって、センスアンプから遠いメモリセルに対しても、サブビット線ＳＢＬが短くなるため、信号（パルスの立上がり、立下り）の遅延が緩和される。よって、読み出しに必要な時間の差が軽減でき、読み出し時間の最適化を図ることができる。また、読み出し時間の増加による不良を低減することができる。
【００３１】
ここで、図３に示すライトアンプによる書き込みについても同様の効果を奏する。即ち、書き込み時間の最適化を図ることができる。また、書き込み時間の増加による不良を低減することができる。なお、図３は、センスアンプＳＡがライトアンプＲＡとなっている他は、図２と同じ構成であるため、その説明を省略する。
【００３２】
さらに、図４に示すように、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎには、それぞれ複数のメモリセルＭＣが接続されている。各第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎに接続されるメモリセル群Ｇ１〜Ｇｎのメモリセルの個数ｎ１〜ｎｎは、ｎ１＞ｎ２＞…＞ｎｎである。
【００３３】
なお、本実施の形態においては、各サブビット線ＳＢＬの長さを変えることでメインビット線ＭＢＬから各サブビット線ＳＢＬの一番遠いメモリセルＭＣまでの負荷抵抗を調整したが、各サブビット線ＳＢＬの配線幅Ｗを調整することで上記負荷抵抗を調整してもよい。
【００３４】
例えば、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎの幅をＷ１〜Ｗｎとした場合、Ｗ１＞Ｗ２＞…＞Ｗｎとしてもよい。また、各サブビット線ＳＢＬの長さおよび幅を変更することで負荷抵抗を調整してもよい。
【００３５】
要は、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎの抵抗Ｒ１〜Ｒｎを、Ｒ１＞Ｒ２＞…＞Ｒｎとすることで、メインビット線ＭＢＬから各サブビット線ＳＢＬの一番遠いメモリセルＭＣまでの負荷抵抗の差を軽減すればよい。
＜実施の形態２＞
実施の形態１においては、負荷抵抗を調整したが、負荷抵抗に加え負荷容量も調整してもよい。
【００３６】
図５は、本実施の形態の強誘電体記憶装置の構成を示す回路図である。なお、装置のブロック図は、図１と同様である。また、実施の形態１（図２等）と対応する箇所には同一の符号を付し、その説明を省略する。また、後述するように、図中の容量（Ｃ）の表示は、配線容量を示す。
【００３７】
図示するように、メインビット線ＢＬには、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎがそれぞれトランジスタＴ１〜Ｔｎを介して接続されており、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎの長さ（Ｌ１〜Ｌｎ）は、Ｌ１＞Ｌ２＞…＞Ｌｎとなっている。
【００３８】
ここで、メインビット線の容量をＣｍ、第１〜第ｎのサブビット線ＳＢＬ１〜ＳＢＬｎの容量をそれぞれＣ１〜Ｃｎとした場合、
（Ｃｍ＋Ｃ１）×（Ｒｍ１＋Ｒ１）…（式１）、（Ｃｍ＋Ｃ２）×（Ｒｍ２＋Ｒ２）…（式２）、…、（Ｃｍ＋Ｃｎ）×（Ｒｍｎ＋Ｒｎ）…（式ｎ）の値が、ほぼ等しくなるよう強誘電体記憶装置を設計する。
【００３９】
ここで言う「容量」とは、上記メインビット線および各サブビット線のいずれかを選択した場合に、これらの配線と、他の素子や配線との間に生じる配線容量をいい、シュミュレーション等でその値を判定することができる。
【００４０】
このように、本実施の形態においては、いわゆるＲＣ負荷（Ｒ：抵抗、Ｃ：容量）を一定にしたので、信号（パルスの立上がり、立下り）の遅延が更に緩和される。よって、読み出しに必要な時間の差が軽減でき、読み出し時間の最適化を図ることができる。また、読み出し時間の増加による不良を低減することができる。このように、装置特性の更なる向上を図ることができる。
【００４１】
なお、図５のセンスアンプＳＡをライトアンプとすることで、書き込みについても同様の効果を奏する。
＜実施の形態３＞
実施の形態２においては、ＲＣ負荷を調整したが、このうち、容量負荷（Ｃ）をほぼ一定とすることで、更なる、装置特性の向上を図ることができる。
【００４２】
即ち、（Ｃｍ＋Ｃ１）、（Ｃｍ＋Ｃ２）、…および（Ｃｍ＋Ｃｎ）の値をほぼ等しくなるよう強誘電体記憶装置を設計する（（Ｃｍ＋Ｃ１）≒（Ｃｍ＋Ｃ２）≒…≒（Ｃｍ＋Ｃｎ））。このように、ビット線容量（負荷容量）を、均一化することで、メモリセルの書き込み又は読み出し特性を向上させることができる。
【００４３】
前述したように、プレート線ＰＬに印加された電圧は、強誘電体キャパシタ容量（Ｃｓ）とビット線容量とに分圧される。従って、ビット線容量が均一であると、強誘電体キャパシタに印加される電圧も均一化され、読み出し特性が向上する。
【００４４】
例えば、１≦ｋ≦ｎで表されるｋの（Ｃｍ＋Ｃｋ）について、ＣｍをＣｋと比較し大きく設定する（Ｃｍ≫Ｃｋとする）ことで、（Ｃｍ＋Ｃｋ）の均一化を図ることができる。また、ｎを大きく、即ち、サブビット線の本数を多くすることで、（Ｃｍ＋Ｃｋ）の均一化を図ることができる。
【００４５】
さらに、実施の形態１で説明したように、（Ｒｍ１＋Ｒ１）、（Ｒｍ２＋Ｒ２）、…、（Ｒｍｎ＋Ｒｎ）の値をほぼ等しくなるよう強誘電体記憶装置を設計する（（Ｒｍ１＋Ｒ１）≒（Ｒｍ２＋Ｒ２）≒…≒（Ｒｍｎ＋Ｒｎ））。このように、負荷抵抗（Ｒ）をほぼ一定にすれば、ＲＣ負荷が均一化され、信号（パルスの立上がり、立下り）の遅延が更に緩和される。
【００４６】
ここで、実施の形態２および３で説明したＲＣ負荷の調整に際し、負荷抵抗を調整するには、１）サブビット線の配線幅を変える（部分的に変える場合も含む）、２）抵抗素子を接続するなども方法を用いてもよい。また、負荷容量を調整するには、ダミー容量（メモリ動作には実質的に関与しない容量）を用いてもよい。このダミー容量としては、例えば、ゲート容量を用いることができる。ゲート容量は、メモリセルを構成するトランジスタと同様にレイアウトおよび製造することが可能であり、装置の設計や製造が容易となる。
【００４７】
また、実施の形態２および３で説明したＲＣ負荷、Ｒ負荷およびＣ負荷の「ほぼ一定」とは、ビット線選択時において、ＲＣ負荷が１０％のばらつきの範囲、より好ましくは５％のばらつきの範囲内にあることをいう。また、Ｃ負荷が１０％のばらつきの範囲、より好ましくは５％のばらつきの範囲内にあることをいう。また、Ｒ負荷が、１０％のばらつきの範囲、より好ましくは５％のばらつきの範囲内にあることをいう。
【００４８】
図６は、上記実施の形態の強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図６において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００４９】
なお、上記実施の形態においては、１Ｔ１Ｃのメモリセルを例に説明したが、２Ｔ２Ｃなど他のメモリセル構造にも適用可能である。
【００５０】
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５１】
【図１】実施の形態１の強誘電体記憶装置の構成を示すブロック図である。
【図２】実施の形態１の強誘電体記憶装置の構成を示す回路図である。
【図３】実施の形態１の強誘電体記憶装置の構成を示す回路図である。
【図４】実施の形態１の強誘電体記憶装置の詳細な構成例を示す回路図である。
【図５】実施の形態２の強誘電体記憶装置の構成を示す回路図である。
【図６】強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
【００５２】
１００…強誘電体記憶装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、１０００…パーソナルコンピュータ、１００２…表示パネル、１００４…キーボード、１００６…本体部、Ｃｍ…メインビット線の容量、Ｃ１〜Ｃｎ…サブビット線の容量、Ｇ１〜Ｇｎ…メモリセル群、Ｌ１〜Ｌｎ…サブビット線の長さ、ＭＢＬ…メインビット線、ＭＣ…メモリセル、ｎ１〜ｎｎ…メモリセルの個数、Ｎ１〜Ｎｎ…ノード、ＰＬ…プレート線、Ｒｍ１〜Ｒｍｎ…センスアンプからメインビット線のノードまでの抵抗、Ｒ１〜Ｒｎ…サブビット線の抵抗、ＲＡ…ライトアンプ、ＳＢＬ、ＳＢＬ１〜ＳＢＬｎ…サブビット線、ＳＢＬＳ１〜ＳＢＬＳｎ…サブビット線選択信号線、ＳＡ…センスアンプ、Ｔ、Ｔ１〜Ｔｎ…トランジスタ、ＷＬ…ワード線
【図１】
2009070443.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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