(57)【要約】【課題】比較的高耐圧のトランジスタ等が搭載された半導体集積回路と同一の半導体基板上に、当該静電保護素子を形成しても、局所的にサージ電流のパスが形成されることがなく、その結果、サージ電流に起因したジュール熱により破壊されることがない静電保護素子、及び、同静電保護素子の製造方法を提供する。【解決手段】第一導電型の半導体基板と、この半導体基板に所定間隔を空けて設けた一対の第二導電型の半導体領域と、これら一対の半導体領域間における前記半導体基板上に絶縁膜を介して設けられ、一方の前記半導体領域と接続された導電体とを備え、サージ電流による電流を、他方の前記半導体領域から前記半導体基板を介して前記一方の半導体領域へ放電させることにより、前記サージ電流から電子回路を保護する静電保護素子を製造する際に、前記他方の半導体領域を、前記導電体の直下方領域から離隔させて形成することとした。【選択図】図１
2009026890.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、この半導体基板に所定間隔を空けて設けた一対の第二導電型の半導体領域と、これら一対の半導体領域間における前記半導体基板上に絶縁膜を介して設けられ、一方の前記半導体領域と接続された導電体とを備え、サージ電流を、他方の前記半導体領域から前記半導体基板を介して前記一方の半導体領域へ放電させることにより、前記サージ電流から電子回路を保護する静電保護素子において、
前記他方の半導体領域を、前記導電体の直下方領域から離隔させて設けたことを特徴とする静電保護素子。
【請求項２】
前記他方の半導体領域を、前記導電体の直下方領域から少なくとも０．２マイクロメートル以上離隔させて設けたことを特徴とする請求項１に記載の静電保護素子。
【請求項３】
第一導電型の半導体基板と、この半導体基板に所定間隔を空けて設けた一対の第二導電型の半導体領域と、これら一対の半導体領域間における前記半導体基板上に絶縁膜を介して設けられ、一方の前記半導体領域と接続された導電体とを備え、サージ電流による電流を、他方の前記半導体領域から前記半導体基板を介して前記一方の半導体領域へ放電させることにより、前記サージ電流から電子回路を保護する静電保護素子の製造方法において、
前記他方の半導体領域を、前記導電体の直下方領域から離隔させて形成する半導体領域離隔工程を含むことを特徴とする保護素子の製造方法。
【請求項４】
前記半導体領域離隔工程は、前記導電体の側面に所定厚みを有するサイドウォールを形成するサイドウォール形成工程と、
前記導電体及び前記サイドウォールをマスクとして、前記半導体基板に前記第二導電型の不純物をイオン注入するイオン注入工程と、
を有することを特徴とする請求項３に記載の静電保護素子の製造方法。
【請求項５】
前記イオン注入工程では、前記半導体基板表面に対して斜め方向に前記イオン注入を行うことを特徴とする請求項４に記載の静電保護素子の製造方法。
【請求項６】
前記斜め方向は、前記半導体基板の表面に対して３０度から４５度の方向であることを特徴とする請求項５に記載の静電保護素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電保護素子及び静電保護素子の製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路には、サージ電流から内部回路を保護するために、静電保護素子が設けられていた。
【０００３】
図９は、一般的な静電保護素子を設けた半導体集積回路を示す回路ブロック図である。図９において、電源電圧ＶＤＤとグランドとの間に直列に接続された右側の二つのＭＯＳ（Metal Oxide Semiconductor）トランジスタ１０１、１０２は保護対象となる内部回路に相当するものであり、電源電圧ＶＤＤとグランドＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ（以下「Ｐ−ＭＯＳ」という。）１０３とＮチャネルＭＯＳトランジスタ（以下、「Ｎ−ＭＯＳ」という。）１０４とがそれぞれ静電保護素子に対応するものである。なお、図９中の符号１０５は、サージ電流が入力される入力端子である。
【０００４】
このように構成した回路では、入力端子にグランド電位を基準としてプラス又はマイナスのサージ電流が流れ込むと、図１０に破線で示すように、Ｐ−ＭＯＳ１０３、Ｎ−ＭＯＳ１０４の基板側に形成される寄生のＰＮＰバイポーラトランジスタ１０６、又はＮＰＮバイポーラトランジスタ１０７がオンして、サージ電流を流すことによって、サージ電流が内部回路に流れ込むことを防止して、内部回路がサージ電流から保護されるようになっている。
【０００５】
ここで、静電保護素子として機能するＮ−ＭＯＳ１０４の構造と、サージ電流が流れ込んだときに、Ｎ−ＭＯＳ１０４の基板側に形成されるＮＰＮバイポーラトランジスタがオンする仕組みについて、図１１を参照して説明する。
【０００６】
図１１（ａ）はＮ−ＭＯＳトランジスタ１０４の断面模式図であり、図１１（ｂ）はＮＰＮバイポーラトランジスタ（以下「ＮＰＮ」という。）１０７がオンする前の状態を示す説明図であり、図１１（ｃ）はＮＰＮがオンしたときの状態を示す説明図であり、図１１（ｄ）はサージ電流が流れ込む前のＮＰＮ１０７におけるバンド図であり、図１１（ｅ）はＮＰＮ１０７がオンする前のバンド図であり、図１１（ｆ）はＮＰＮ１０７がオンしたときのバンド図であり、図１１（ｇ）はＮＰＮ１０７がオンしたときのサージ電流の流れを示す説明図である。
【０００７】
図１１(ａ)に示すように、Ｎ―ＭＯＳ１０４は、Ｐ型の半導体基板１１１と、この半導体基板１１１に所定間隔を空けて設けたＮ型のソース領域１１２と、Ｎ型のドレイン領域１１３と、これらソース領域１１２とドレイン領域１１３との間における半導体基板１１１上にゲート絶縁膜１１５を介して設けたゲート電極１１４とにより構成している。図１１中の符号１１６は、素子分離用のＬＯＣＯＳ（local oxidation of silicon）である。
【０００８】
このように構成したＮ−ＭＯＳ１０４は、図９及び図１１（ｂ）に示すように、ゲート電極１１４とソース領域１１２とがグランドに接続され、ドレイン領域１１３がサージ電流の入力端子に１０５に接続されて静電保護素子として機能することとなる。
【０００９】
すなわち、このＮ−ＭＯＳ１０４は、ドレイン領域１１３にサージ電流が流れ込むと、図１１（ｃ）に示すように、ドレイン領域１１３がＮＰＮ１０７のコレクタ、半導体基板１１１がＮＰＮ１０７のベース、ソース領域１１２がＮＰＮ１０７のエミッタとして機能して、このＮＰＮ１０７がオンしてサージ電流をグランドＧＮＤへ放電させて静電保護素子として機能するのである。
【００１０】
このＮ−ＭＯＳ１０４は、ドレイン領域１１３にサージ電流が流れ込む前の状態では、ＮＰＮ１０７のバンド図が、図１１（ｄ）に示すようになっており、この状態ではＮＰＮ１０７がオンすることはない。
【００１１】
そして、このＮ−ＭＯＳ１０４のドレイン領域１１３にプラスのサージ電流が流れ込むと、ドレイン領域１１３と半導体基板１１１との接合面（以下「ジャンクションという。）にマイナスのバイアスが印加されて、図１１（ｂ）に破線で示すように、ドレイン領域１１３の拡散領域に空乏層１１７が形成され、ジャンクションに印加されるバイアスが、ジャンクションの耐圧を越えるとアバランシェブレイクダウンが起こり、電子正孔対が発生する。このとき、ＮＰＮ１０７のバンド図は、図１１（ｅ）に示すようになっている。
【００１２】
ここで発生した正孔は、図１１（ｃ）に示すように半導体基板１１１側へ流れ、その結果、半導体基板１１１の持つインピーダンスにより電位が上昇して、Ｎ−ＭＯＳ１０４のソース領域１１２と半導体基板１１１との間に順方向バイアスが発生する。このとき、図１１（ｆ）に示すように、ＮＰＮ１０７のエミッタ−ベース間の電位障壁が下がり、ＮＰＮ１０７がオンして電子がエミッタ側からコレクタ側に流れる。すなわち、サージ電流は、図１１（ｇ）に示すように、Ｎ−ＭＯＳのドレイン領域１１３側から半導体基板１１１を経由してソース領域１１２側へ流れてグランドＧＮＤへ放電されるのである。
【００１３】
このような静電保護素子では、サージ電流を放電させる際に発生するジュール熱による温度上昇でＮ−ＭＯＳ１０４が溶融して破壊されるおそれがあった。
【００１４】
そこで、サージ電流の放電に起因した温度上昇による静電保護素子の破壊に対する耐性を向上させる技術が考案されている（たとえば、特許文献１参照。）。
【００１５】
この特許文献に記載されている技術では、サージ電流が流れ込むＮ−ＭＯＳトランジスタのドレイン領域を構成する拡散層の体積を大きくすることによって、サージ電流が流れるパスを拡張させて、サージ電流の放電に起因した温度上昇による静電保護素子の破壊に対する耐性を向上させていた。
【特許文献１】特開平１１−３５４６４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところが、上記従来の静電保護素子は、Ｎ−ＭＯＳ１０４で構成していたため、このＮ−ＭＯＳ１０４を比較的高耐圧のトランジスタ等が搭載された半導体集積回路と同一の半導体基板上に形成して静電保護素子として機能させると、サージ電流を放電させる際に、Ｎ−ＭＯＳ１０４のゲート電極１１４下方における半導体基板表面において、サージ電流が局所的に流れてしまい、そのときに生じるジュール熱によって、サージ電流のパスとなっている部分が溶融して静電保護素子が破壊されてしまうおそれがあった。
【００１７】
通常、Ｎ−ＭＯＳ１０４トランジスタを形成する際は、図１２に示すようにしてソース領域１１２とドレイン領域１１３の拡散領域を形成するものである。なお、図中の符号１１８は、ゲート電極１１４上に設けられたゲート配線である。
【００１８】
すなわち、Ｎ−ＭＯＳ１０４トランジスタを形成する際には、まず、Ｐ型の半導体基板１１１上にゲート絶縁膜１１５を形成した後、そのゲート絶縁膜１１５にゲート電極１１４を形成し、その後、ゲート電極１１４をマスクとして、半導体基板１１１に対してＮ型の不純物をほぼ垂直にイオン注入する。
【００１９】
その後、熱処理を施すことによって、注入した不純物イオンを半導体基板１１１内に熱拡散させてソース領域１１２とドレイン領域１１３とを形成していた。
【００２０】
そのため、完成したＮ−ＭＯＳ１０４は、図１１（ａ）に示すように、サージ電流が流れ込むドレイン領域１１３の端部が、ゲート電極１１４直下におけるゲート絶縁膜１１５の下側に潜り込むように形成される。
【００２１】
このように、ドレイン領域１１３の端部が、ゲート電極１１４直下におけるゲート絶縁膜１１５の下側に潜り込むように形成されると、比較的高耐圧のトランジスタ等が搭載された半導体集積回路と同一の半導体基板上に形成されたＮ−ＭＯＳの場合、ドレイン領域１１３とゲート電極１１４直下のゲート絶縁膜１１５との接合部分において、局所的にサージ電流のパスが形成されてしまい、その結果、サージ電流に起因したジュール熱により静電保護素子であるＮ−ＭＯＳ１０４が破壊されることがある。
【課題を解決するための手段】
【００２２】
そこで、請求項１に係る本発明では、第一導電型の半導体基板と、この半導体基板に所定間隔を空けて設けた一対の第二導電型の半導体領域と、これら一対の半導体領域間における前記半導体基板上に絶縁膜を介して設けられ、一方の前記半導体領域と接続された導電体とを備え、サージ電流を、他方の前記半導体領域から前記半導体基板を介して前記一方の半導体領域へ放電させることにより、前記サージ電流から電子回路を保護する静電保護素子において、前記他方の半導体領域を、前記導電体の直下方領域から離隔させて設けた。
【００２３】
また、請求項２に係る本発明では、請求項１に記載の静電保護素子において、前記他方の半導体領域を、前記導電体の直下方領域から少なくとも０．２マイクロメートル以上離隔させて設けたことを特徴とする。
【００２４】
また、請求項３に係る本発明では、第一導電型の半導体基板と、この半導体基板に所定間隔を空けて設けた一対の第二導電型の半導体領域と、これら一対の半導体領域間における前記半導体基板上に絶縁膜を介して設けられ、一方の前記半導体領域と接続された導電体とを備え、サージ電流による電流を、他方の前記半導体領域から前記半導体基板を介して前記一方の半導体領域へ放電させることにより、前記サージ電流から電子回路を保護する静電保護素子の製造方法において、前記他方の半導体領域を、前記導電体の直下方領域から離隔させて形成する半導体領域離隔工程を含むこととした。
【００２５】
また、請求項４に係る本発明では、請求項３に記載の静電保護素子の製造方法において、前記半導体領域離隔工程は、前記導電体の側面に所定厚みを有するサイドウォールを形成するサイドウォール形成工程と、前記導電体及び前記サイドウォールをマスクとして、前記半導体基板に前記第二導電型の不純物をイオン注入するイオン注入工程とを有することを特徴とする。
【００２６】
また、請求項５に係る本発明では、請求項４に記載の静電保護素子の製造方法において、前記イオン注入工程では、前記半導体基板表面に対して斜め方向に前記イオン注入を行うことを特徴とする。
【００２７】
また、請求項６に係る本発明では、請求項５に記載の静電保護素子の製造方法において、前記斜め方向は、前記半導体基板の表面に対して３０度から４５度の方向であることを特徴とする。
【発明の効果】
【００２８】
本発明では、第一導電型の半導体基板と、この半導体基板に所定間隔を空けて設けた一対の第二導電型の半導体領域と、これら一対の半導体領域間における前記半導体基板上に絶縁膜を介して設けられ、一方の前記半導体領域と接続された導電体とを備え、サージ電流による電流を、他方の前記半導体領域から前記半導体基板を介して前記一方の半導体領域へ放電させることにより、前記サージ電流から電子回路を保護する静電保護素子において、前記他方の半導体領域を形成する際に、前記導電体の直下方領域から離隔させて形成することにより、前記離隔させて形成した他の半導体領域が、前記導電体直下における前記絶縁膜の下側に潜り込むことがないので、比較的高耐圧のトランジスタ等が搭載された半導体集積回路と同一の半導体基板上に、当該静電保護素子を形成しても、局所的にサージ電流のパスが形成されることがなく、その結果、サージ電流に起因したジュール熱により当該静電保護素子が破壊されることがない。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の一実施形態について、図面を参照して具体的に説明する。図１に示すように、本実施形態の静電保護素子１は、第一導電型であるＰ型の半導体基板２と、この半導体基板２に所定間隔を空けて設けた一対の第二導電型であるＮ型の半導体領域３、４と、これら一対の半導体領域３，４間における半導体基板２上に絶縁膜５を介して設けられ、一方の半導体領域４と接続された導電体６とを備えている。なお、以下の説明では、一方の半導体領域３と他方の半導体領域４とを区別するため、一方の半導体領域３を第一半導体領域３と称し、他方の半導体領域３を第二半導体領域４と称して説明することとする。なお、図１中の符号７は、静電保護素子１を他の半導体素子から電気的に分離するためのＬＯＣＯＳ（local oxidation of silicon）である。
【００３０】
この静電保護素子１は、第一半導体領域３と導電体６とが接続されて、共に所定の同一電位（ここでは、グランドＧＮＤ電位）となるように構成されている。
【００３１】
また、静電保護素子１の第二半導体領域４は、サージ電流が入力される入力端子（図示略）と接続されている。なお、図１では、サージ電流源を直流電流源８に置き換えて示している。
【００３２】
この静電保護素子１は、入力端子を介して第二半導体領域４に流れ込むサージ電流を、第二半導体領域４から半導体基板２を介して第一半導体領域３へ放電させることにより、サージ電流をグランドＧＮＤへ放電させて、サージ電流から保護対象となる他の電子回路を保護する半導体素子である。
【００３３】
すなわち、この静電保護素子１では、第二半導体領域４にサージ電流が流れ込むと、第二半導体領域４がエミッタ、半導体基板２がベース、第一半導体領域３がコレクタとして機能するＮＰＮ型バイポーラトランジスタ（以下「ＮＰＮ」という。）１１が寄生的に形成され、このＮＰＮ１１がオンすることによって、サージ電流を第二半導体領域４側から第一半導体領域３側へ放電させるように構成している。
【００３４】
つまり、この静電保護素子１では、第二半導体領域４にプラスのサージ電流が流れ込むと、第二半導体領域４と半導体基板２との接合面（以下「ジャンクションという。）にマイナスのバイアスが印加されて、第二半導体領域４の拡散領域に、図１中に破線で示す空乏層１２が形成され、ジャンクションに印加されるバイアスが、ジャンクションの耐圧を越えるとアバランシェブレイクダウンが起こり、電子正孔対が発生する。
【００３５】
ここで発生した正孔は、半導体基板２側へ流れ、その結果、半導体基板２の持つインピーダンスにより半導体基板２側の電位が上昇して、静電保護素子１の第一半導体領域３と半導体基板２との間に順方向バイアスが発生し、ＮＰＮ１１がオンして電子がＮＰＮ１１のエミッタ（第一半導体領域３）側からコレクタ（第二半導体領域４）側へ流れる。すなわち、サージ電流は、逆に静電保護素子１の第二半導体領域４側から半導体基板２を経由して第一半導体領域３側へ流れてグランドＧＮＤへ放電されるのである。
【００３６】
特に、この静電保護素子１では、第二半導体領域４を、導電体６の直下方領域から離隔させて設けており、好ましくは、第二半導体領域４を、導電体６の直下方領域から少なくとも０．２マイクロメートル以上離隔させて設けるようにしている。
【００３７】
このように、本実施形態の静電保護素子１は、第二半導体領域４を、導電体６の直下方領域から離隔させて設けているため、従来の静電保護素子のようにＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタとは構造が異なるものとなり、トランジスタとしての機能は失うが、比較的高耐圧のトランジスタ等が搭載された半導体集積回路と同一の半導体基板２上に、当該静電保護素子１を形成しても、局所的にサージ電流のパスが形成されることがなく、その結果、サージ電流に起因したジュール熱により当該静電保護素子１が破壊されることを防止できる。
【００３８】
すなわち、本実施形態の静電保護素子１では、第二半導体領域４を、導電体６の直下方領域から離隔させて設けることにより、従来の静電保護素子のように、ドレイン領域（本実施形態における第二半導体領域４）の端部が、ゲート電極（本実施形態における導電体６）直下のゲート絶縁膜（本実施形態における絶縁膜５）の下側へ潜り込むことがなく、その結果、サージ電流を放電させる際に、局所的にサージ電流のパスが形成されることがなくなるので、サージ電流に起因したジュール熱により当該静電保護素子１が破壊されることを防止できるのである。
【００３９】
ここで、２４Ｖ程度の比較的高耐圧のトランジスタ等が搭載された半導体集積回路と同一の半導体基板２上に形成した本実施形態の静電保護素子１と、同じ特性を持つ半導体基板２上に形成した従来の静電保護素子（以下、「Ｎ−ＭＯＳ」という。）１０４とを対比しながら、静電保護素子１の動作等について説明する。
【００４０】
図２は、図１１に示したＮ−ＭＯＳ１０７と同一構造のＮ−ＭＯＳの動作を示す説明図である。なお、図２において、図１１に示したＮ−ＭＯＳ１０４と同様の構成要件に関しては同一の符号を付することにより、その具体的説明は省略することとする。
【００４１】
図２（ａ）に示すように、Ｎ−ＭＯＳ１０４は、ドレイン領域１１３にサージ電流が流れ込むと、ドレイン領域１１３と半導体基板２との接合面（以下、「ドレインジャンクション」という。）付近に空乏層１１７が形成され、この空乏層１１７に電子正孔対が発生する。
【００４２】
通常、２．５Ｖ程度の比較的低耐圧のトランジスタを搭載した半導体集積回路の場合、半導体基板２におけるＰ型の不純物濃度は、１Ｅ２０〜１Ｅ２１／ｃｍ３と比較的高いため、同一半導体基板２に形成したＮ−ＭＯＳ１０４のドレイン領域１１３にサージ電流によるバイアスが印加されても、ドレインジャンクションにおいて空乏層１１７がドレイン領域１１３の拡散領域側に広がらないが、本実施形態のように、２４Ｖ程度の比較的高耐圧のトランジスタを搭載した半導体集積回路の場合、耐圧を上げるために、半導体基板２におけるＰ型不純物の濃度が、１Ｅ１７〜１Ｅ１８／ｃｍ３と比較的低濃度に抑えられているため、同一半導体基板２に形成したＮ−ＭＯＳ１０４のドレイン領域１１３にサージ電流によるバイアスが印加されると、ドレインジャンクションにおいて空乏層１１７がドレイン領域１１３の拡散領域側にまで広がってしまう。
【００４３】
このように、空乏層１１７がドレイン領域１１３の拡散領域側にまで広がってしまうと、空乏層１１７側からゲート絶縁膜１１５側へ非常に強い電界１３が発生する。
【００４４】
ここに強い電界１３が発生すると、Ｎ−ＭＯＳ１０４内のエネルギー準位を示すエネルギーバンド図は、図２（ｂ）に示す電界１３がない状態から、図２（ｃ）に示す状態、すなわち、ゲート絶縁膜１１５部分が電界１３により曲げられて、ドレイン領域１１３側からゲート絶縁膜１１５内へ正孔が入り込んでしまう。
【００４５】
すなわち、ドレインジャンクションにおいて起きたアバランシェブレイクダウンにより生じた正孔は、半導体基板２側に流れるだけでなく、その正孔の一部、又はドレイン領域１１３内に存在する少数キャリアである正孔が、ゲート絶縁膜１１５中に入り込んでしまう。
【００４６】
このゲート絶縁膜１１５中に入り込んだ正孔は、ゲート絶縁膜１１５中のトラップに捕捉される場合もあれば、ゲート絶縁膜１１５へ入り込む際に、ゲート絶縁膜１１５と接合する部分の半導体基板２の表面部分に界面準位を形成する場合もある。
【００４７】
このように、ゲート絶縁膜１１５中に正孔が捕捉された状態や、ゲート絶縁膜１１５と接合する部分における半導体基板２の表面に界面準位が形成されたままの状態で、上記ＮＰＮ１０７がオンすると、サージ電流がドレイン領域１１３側からソース領域１１２側へ流れるため、電子は、図２（ｄ）に示すように、ソース領域１１２側からドレイン領域１１３側へ供給されることとなる。
【００４８】
このとき、ＮＰＮ１０７のベース（半導体基板２）とコレクタ（ドレイン領域１１３）との間には、逆バイアスが印加されているので、電子は加速されて衝突電離によりホットエレクトロンとなって、図２（ｄ）に示すように、ゲート絶縁膜１１５中に飛び込む。
【００４９】
このホットエレクトロンは、正孔がゲート絶縁膜１１５へ入り込む際に形成された半導体基板２表面の界面準位の形成位置、又は、半導体基板２表面におけるゲート絶縁膜１１５に入り込んだ位置から優先的且つ集中的にゲート絶縁膜１１５内へ飛び込んで、ゲート絶縁膜１１５内にトラップされる。
【００５０】
ホットエレクトロンが飛び込んだ位置には、図２（ｅ）に示すように、半導体基板２側に新たに正孔が誘起され、その誘起された正孔により、図２（ｆ）に示すように、ＮＰＮ１０７のベース（半導体基板２）における電位障壁が更に下がり、一層サージ電流が流れやすい状態となる。
【００５１】
その結果、図２（ｇ）に示すように、半導体基板２中をドレイン領域１１３側からソース領域１１２側へ向けて、局所的にサージ電流が流れるパスが形成されることとなり、このサージ電流のパス部分の温度がサージ電流に起因したジュール熱によって急上昇して、Ｎ−ＭＯＳ１０４が破壊されてしまう。
【００５２】
しかし、本実施形態の静電保護素子１では、図１に示すように、第二半導体領域４を、導電体６の直下方領域から離隔させて設けるように構成しているため、空乏層１２側から絶縁膜５側へ非常に強い電界が発生することがない。
【００５３】
そのため、静電保護素子１内のエネルギーバンド図は、図３に示すように、絶縁膜５部分が、図２（ｅ）に示すゲート絶縁膜１１５部分ほど曲げられないので、第二半導体領域４から絶縁膜５内部へ正孔が入り込むことがない。
【００５４】
その結果、静電保護素子１内において、局所的にサージ電流が流れるパスが形成されることがなくなり、サージ電流に起因したジュール熱により当該静電保護素子１が破壊されることを防止できるのである。
【００５５】
次に、この静電保護素子１の製造方法について説明する。ここでは、本発明の要部である第二半導体領域４を、導電体６の直下方領域から離隔させて形成する半導体領域離隔工程について説明する。図４及び図５は、本実施形態に係る静電保護素子１の製造工程の一部を示す説明図である。
【００５６】
図４に示すように、静電保護素子１を製造する際には、Ｐ型の半導体基板２上の表面に絶縁膜５としての酸化シリコン膜を形成し、その後、この絶縁膜５の表面に、導電性を持たせたポリシリコン膜に所定のパターニングを施すことによって導電体６を形成し、この導電体６上に金属からなる配線層を形成する。図４中の符号７は、素子分離用のＬＯＣＯＳである。
【００５７】
次に、これら全ての上面に所定の厚みを有する酸化シリコン膜を積層した後、ＲＩＥ（Reactive Ion etching）による異方性エッチングを行うことにより、導電体６及び配線層１４の周面にサイドウォール１５を形成する。
【００５８】
次に、導電体６及び配線層１４とこのサイドウォール１５とをマスクとして、半導体基板２へＮ型の不純物であるＰ（リン）をイオン注入し、その後、熱処理を施すことにより半導体基板２へ注入した不純物イオンを活性化させて、第一半導体領域３及び第二半導体領域４を形成する。
【００５９】
このように、サイドウォール１５越しにイオン注入を行うことによって、第二半導体領域４を、導電体６の直下方領域から少なくともＸ（Ｘ＝０．２マイクロメートル）以上離隔させて形成するようにしている。
【００６０】
なお、ここでは、第一半導体領域３も第二半導体領域４と同様に、導電体６の直下方領域からＸだけ離隔して形成しているが、導電体６の直下方領域からＸだけ離隔させるのは、第二半導体領域４だけでかまわない。
【００６１】
特に、このイオン注入工程では、半導体基板２表面に対して斜め方向に不純物のイオン注入を行うようにしており、好的には、半導体基板２の表面に対して３０度〜４５度の方向（半導体基板２に垂直な方向に対して４５度〜６０度）でイオン注入を行う。
【００６２】
このように、半導体基板２に対して斜め方向にイオン注入を行うことにより、第二半導体領域４内において、半導体基板２との境界部分へ向かうにつれてＰ型の不純物濃度を徐々に薄くすることができ、第二半導体領域４と半導体基板２との境界部分における横方向の濃度プロファイルをブロードにすることができ、その結果、この部分における横方向の電界を小さくすることができる。
【００６３】
このようにして静電保護素子１を形成することにより、第二半導体領域４を、導電体６の直下方領域から離隔させて形成した静電保護素子１を形成して、局所的にサージ電流のパスが形成されることがなく、サージ電流に起因したジュール熱により破壊されることのない静電保護素子１とすることができる。
【００６４】
また、半導体領域離隔工程は、上記したサイドウォール１５を用いる以外の方法で行うこともできる。たとえば、図５に示すように、導電体６を形成した後、この導電体６と配線層１４とを被覆するように、所定厚みを有するマスクを形成し、このマスクを用いて、半導体基板２に対して、斜め方向にＰ型の不純物をイオン注入して第一半導体領域３及び第二半導体領域４を形成してもよい。
【００６５】
このように第一半導体領域３及び第二半導体領域４を形成しても、第二半導体領域４を、導電体６の直下方領域から少なくともＸだけ離隔して形成することができる。
【００６６】
次に、本実施形態の静電保護素子１と従来の静電保護素子（Ｎ−ＭＯＳ）とにおける各ポテンシャル及び電界分布に関して、それぞれ対比させて行った特性評価について説明する。
【００６７】
ここでは、静電保護素子１の絶縁膜５及びＮ−ＭＯＳのゲート絶縁膜１１５の厚さを５３ｎｍとし、ジャンクション近傍において半導体基板２の表面からの深さ２μｍまでの領域に関してシミュレーションを行っている。なお、電圧印加条件は、サージ電流の電圧を２４Ｖとし、導電体６、ゲート電極１１４、バックゲートの電位は０Ｖ（グランドＧＮＤ電位）としている。
【００６８】
図６（ａ）は、サイドウォール１５を設けず、半導体基板２に垂直な方向に対して７度（ほぼ垂直）でイオン注入を行って形成したＮ−ＭＯＳ１０４に関する電界分布を示しており、図６（ｂ）は、サイドウォール１５を設けず、半導体基板２に垂直な方向に対して６０度でイオン注入を行って形成したＮ−ＭＯＳ１０４に関する電界分布を示しており、図６（ｃ）は、サイドウォール１５を設け、半導体基板２に垂直な方向に対して７度（ほぼ垂直）でイオン注入を行って形成した静電保護素子１に関する電界分布を示しており、図６（ｄ）は、サイドウォール１５を設け、半導体基板２に垂直な方向に対して６０度でイオン注入を行って形成した静電保護素子１に関する電界分布を示している。
【００６９】
この図６からも明らかなように、サイドウォール１５を設けた静電保護素子１の方が、サイドウォール１５を設けないＮ−ＭＯＳ１０４よりも絶縁膜５（ゲート絶縁膜１１５）部分における電界分布（等電位分布）が緩やかになっているのがわかる。
【００７０】
すなわち、サイドウォール１５を設け、かつ、半導体基板２の表面に垂直な方向に対して６０度（半導体基板２の表面に対して３０度）斜めの方向からイオン注入を行った本実施形態の静電保護素子１が、最も絶縁膜５部分の電界分布（等電位分布）が緩やかになっているため、正孔が空乏層１２側から絶縁膜５内へほとんど入り込まず、その結果、半導体基板２に界面準位が形成されることを可及的に防止でき、サージ電流が局所的に集中して流れることを防止することができる。
【００７１】
また、図７は、図６及び図１に示した各静電保護素子１及びＮ−ＭＯＳ１０４のＢ−Ｂ´線による断面における電界分布を示すグラフである。
【００７２】
この図７から、従来の７度のイオン注入では、ジャンクション部分における濃度プロファイルが急峻で、ゲート電極１１４下方における電界が強いが、半導体基板２の表面に垂直な方向に対して６０度（半導体基板２の表面に対して３０度）斜めの方向からイオン注入を行った本実施形態の静電保護素子１では、横方向電界が小さくなっていることがわかる。
【００７３】
すなわち、アバランシェブレイクダウン後に、寄生のＮＰＮ１１、１０７がオンするが、このとき、静電保護素子１に形成されるＮＰＮ１１の方がＮ−ＭＯＳ１０４に形成されるＮＰＮ１０７よりも、ベース・コレクタ間のドリフト電界が小さいので、静電保護素子１では、ホットエレクトロンが絶縁膜５に飛び込むことを抑制できる。
【００７４】
また、図８は、図６及び図１に示した各静電保護素子１及びＮ−ＭＯＳ１０４のＡ−Ａ´線による断面におけるポテンシャル分布を示すグラフである。
【００７５】
この図８からもわかるように、半導体基板２に対して、従来よりも斜めにイオン注入することで、縦方向のポテンシャル勾配が緩やかになっており、更に、サイドウォール１５越しにイオン注入することで、Ａ−Ａ´断面のポテンシャル勾配をほぼ０Ｖにすることができる。
【００７６】
このように、本実施形態の静電保護素子１では、縦方向（Ａ−Ａ´線方向）の電界を緩和させることで、アバランシェブレイクダウンにより発生した正孔が絶縁膜５に入り込むことを好適に抑制することができるので、局所的にサージ電流のパスが形成されることがなくなるので、サージ電流に起因したジュール熱により当該静電保護素子１が破壊されることを防止できる。
【図面の簡単な説明】
【００７７】
【図１】本実形態に係る静電保護素子を示す説明図である。
【図２】従来の静電保護素子を示す説明図である。
【図３】本実形態に係る静電保護素子のエネルギーバンド図を示す説明図である。
【図４】本実形態に係る静電保護素子の製造工程を示す説明図である。
【図５】本実形態に係る静電保護素子の製造工程を示す説明図である。
【図６】本実形態に係る静電保護素子の特性評価を示す説明図である。
【図７】本実形態に係る静電保護素子の特性評価を示す説明図である。
【図８】本実形態に係る静電保護素子の特性評価を示す説明図である。
【図９】従来の静電保護素子を示す説明図である。
【図１０】従来の静電保護素子を示す説明図である。
【図１１】従来の静電保護素子を示す説明図である。
【図１２】従来の静電保護素子の製造工程を示す説明図である。
【符号の説明】
【００７８】
１  静電保護素子
２  半導体基板
３  第一半導体領域
４  第二半導体領域
５  絶縁膜
６  導電体
１１  ＮＰＮバイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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