(57)【要約】【課題】増幅器の２次高調波を低減する。【解決手段】増幅器５０には、差動増幅部１、２次高調波補正部２、制御部３、コンデンサＣ１、コンデンサＣ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。差動増幅部１は、（＋）及び（−）の入力信号が入力され、差動増幅された（＋）及び（−）の出力信号が出力される。２次高調波補正部２は、差動増幅部１の出力側と低電位側電源（接地電位）Ｖｓｓの間に設けられ、差動増幅部１から出力される出力信号の２次高調波を低減する。【選択図】図１
2009094570.tif 000002
【特許請求の範囲】
【請求項１】
制御端子に第１の入力信号が入力され、第１の端子側から第１の出力信号が出力される第１のトランジスタと、制御端子に前記第１の入力信号とは逆位相の第２の入力信号が入力され、第１の端子側から第２の出力信号が出力される第２のトランジスタとを有し、前記第１及び第２のトランジスタは差動対をなす差動増幅部と、
前記第１のトランジスタの第１の端子と電源の間に設けられ、第１の制御信号が入力され、前記第１の制御信号に基づいて前記第１の出力信号の２次高調波の位相を補正する第１の２次高調波補正回路と、前記第２のトランジスタの第１の端子と前記電源の間に設けられ、第２の制御信号が入力され、前記第２の制御信号に基づいて前記第２の出力信号の２次高調波の位相を補正する第２の２次高調波補正回路とを有する２次高調波補正部と、
を具備することを特徴とする増幅器。
【請求項２】
前記第１の２次高調波補正回路は、前記第１の制御信号に基づいて動作する第１のスイッチと第１のコンデンサとを備え、
前記第２の２次高調波補正回路は、前記第２の制御信号に基づいて動作する第２のスイッチと第２のコンデンサとを備えることを特徴とする請求項１に記載の増幅器。
【請求項３】
前記第１の２次高調波補正回路は、前記第１の制御信号に基づいて動作する第１のスイッチと第１のインダクタとを備え、
前記第２の２次高調波補正回路は、前記第２の制御信号に基づいて動作する第２のスイッチと第２のインダクタとを備えることを特徴とする請求項１に記載の増幅器。
【請求項４】
前記第１の２次高調波補正回路は、前記第１の制御信号に基づいて動作する第１のスイッチと第１のコンデンサと第１の抵抗とを備え、
前記第２の２次高調波補正回路は、前記第２の制御信号に基づいて動作する第２のスイッチと第２のコンデンサと第２の抵抗とを備えることを特徴とする請求項１に記載の増幅器。
【請求項５】
制御端子に第１の入力信号が入力され、第１の端子側から第１の出力信号が出力される第１のトランジスタと、制御端子に前記第１の入力信号とは逆位相の第２の入力信号が入力され、第１の端子側から第２の出力信号が出力される第２のトランジスタとを有し、前記第１及び第２のトランジスタは差動対をなす差動増幅部と、
前記第１トランジスタの第１の端子と電源の間に設けられ、ｍ個（ただし、ｍは２以上の整数）の制御信号が入力され、ｍ個の第１の２次高調波補正回路を備え、前記ｍ個の制御信号の少なくとも１つに基づいて前記第１の出力信号の２次高調波の位相を補正する第１の２次高調波補正回路部と、前記第２のトランジスタの第１の端子と前記電源の間に設けられ、ｎ個（ただし、ｎは２以上の整数）の制御信号が入力され、ｎ個の第２の２次高調波補正回路を備え、前記ｎ個の制御信号の少なくとも１つに基づいて前記第２の出力信号の２次高調波の位相を補正する第２の２次高調波補正回路部と有する２次高調波補正部と、
を具備することを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅動作する増幅器に関する。
【背景技術】
【０００２】
アンプやミキサなどには、（＋）及び（−）の入力信号を入力し、その信号を差動増幅して（＋）及び（−）の出力信号を出力する増幅器が一般的に用いられる。差動増幅する増幅器は、高性能化、電子部品の取り込み、及び高周波化等が進展している電子機器に多用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載される差動増幅する増幅器では、差動対を構成するトランジスタのペアー性がプロセスバラツキなどにより変動した場合、２次の高周波出力信号が増大するという問題点がある。また、差動増幅する増幅器のレイアウトパターンや差動増幅する増幅器を封止するパッケージなどによる寄生容量などが差動間で不均衡になった場合、２次の高周波出力信号が増大するという問題点がある。２次高周波出力信号が増大すると、例えば差動増幅する増幅器が搭載される電子機器の他の電子部品に影響（干渉）を与え、この電子部品の特性が悪化するという問題点がある。
【特許文献１】特開２０００−２７８０５３号公報（頁９、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、２次高調波を低減することができる増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の増幅器は、制御端子に第１の入力信号が入力され、第１の端子側から第１の出力信号が出力される第１のトランジスタと、制御端子に前記第１の入力信号とは逆位相の第２の入力信号が入力され、第１の端子側から第２の出力信号が出力される第２のトランジスタとを有し、前記第１及び第２のトランジスタは差動対をなす差動増幅部と、前記第１のトランジスタの第１の端子と電源の間に設けられ、第１の制御信号が入力され、前記第１の制御信号に基づいて前記第１の出力信号の２次高調波の位相を補正する第１の２次高調波補正回路と、前記第２のトランジスタの第１の端子と前記電源の間に設けられ、第２の制御信号が入力され、前記第２の制御信号に基づいて前記第２の出力信号の２次高調波の位相を補正する第２の２次高調波補正回路とを有する２次高調波補正部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の増幅器は、制御端子に第１の入力信号が入力され、第１の端子側から第１の出力信号が出力される第１のトランジスタと、制御端子に前記第１の入力信号とは逆位相の第２の入力信号が入力され、第１の端子側から第２の出力信号が出力される第２のトランジスタとを有し、前記第１及び第２のトランジスタは差動対をなす差動増幅部と、前記第１トランジスタの第１の端子と電源の間に設けられ、ｍ個（ただし、ｍは２以上の整数）の制御信号が入力され、ｍ個の第１の２次高調波補正回路を備え、前記ｍ個の制御信号の少なくとも１つに基づいて前記第１の出力信号の２次高調波の位相を補正する第１の２次高調波補正回路部と、前記第２のトランジスタの第１の端子と前記電源の間に設けられ、ｎ個（ただし、ｎは２以上の整数）の制御信号が入力され、ｎ個の第２の２次高調波補正回路を備え、前記ｎ個の制御信号の少なくとも１つに基づいて前記第２の出力信号の２次高調波の位相を補正する第２の２次高調波補正回路部と有する２次高調波補正部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、２次高調波を低減することができる増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る増幅器について、図面を参照して説明する。図１は増幅器を示す回路図である。本実施例では、差動増幅部の出力側に２次高調波の位相を補正する２次高調波補正部を設けている。
【００１０】
図１に示すように、増幅器５０には、差動増幅部１、２次高調波補正部２、制御部３、コンデンサＣ１、コンデンサＣ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。
【００１１】
増幅器５０は、例えば図示しない移動体無線機器の送信部に搭載される。増幅器５０は、例えばミキサ回路から出力される高周波信号を入力し、この信号を増幅した信号をアンテナへ出力する。増幅器５０は、ミキサ回路から出力される信号が、例えば２．４５ＧＨｚの場合、２次高調波補正部２に基づいて２次高調波（４．９ＧＨｚの信号成分）が低減された出力信号を出力する。
【００１２】
差動増幅部１には、インピーダンス素子１１、インピーダンス素子１２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、及び電流源１３が設けられる。ここで、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタとＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。
【００１３】
インピーダンス素子１１は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１に電流を供給すると共に所望インピーダンスの出力信号を発生させる。インピーダンス素子１２は、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ２に接続され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２に電流を供給すると共に所望インピーダンスの出力信号を発生させる。インピーダンス素子とは、抵抗或いはインダクタなどであり、増幅器５０が動作する周波数で所定のインピーダンス値を有するように設計される。
【００１４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレイン（第１の端子）がノードＮ１に接続され、ソース（第２の端子）がノードＮ３に接続され、第１の入力端子（図示しない）を介して制御電極であるゲート（制御端子）に入力信号としての＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレイン（第１の端子）がノードＮ２に接続され、ソース（第２の端子）がノードＮ３に接続され、第２の入力端子（図示しない）を介して制御電極であるゲート（制御端子）に入力信号としての−側の入力電圧Ｖｉｎ−が入力される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は差動対をなし、−側の入力電圧Ｖｉｎ−信号は＋側の入力電圧Ｖｉｎ＋信号とは逆位相である。
【００１５】
電流源１３は、一端がノードＮ３に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。電流源１３は、例えば抵抗或いはＭＯＳトランジスタなどからなり、ノードＮ３側から低電位側電源（接地電位）Ｖｓｓ側に流れるバイアス電流を制御する。
【００１６】
ここで、このバイアス電流により差動増幅部１は動作し、ノードＮ１（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１のドレイン側）からコンデンサＣ１を介して増幅された−側の出力電圧Ｖｏｕｔ−を出力し、ノードＮ２（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２のドレイン側）からコンデンサＣ２を介して増幅された＋側の出力電圧Ｖｏｕｔ＋を出力する。このバイアス電流が流れないとき、差動増幅部１は動作を停止する。
【００１７】
コンデンサＣ１は、ノードＮ１とノードＮ４の間に設けられ、ノードＮ１から出力される信号のＤＣ成分をカットすると共に出力インピーダンスを調整する。コンデンサＣ２は、ノードＮ２とノードＮ５の間に設けられ、ノードＮ２から出力される信号のＤＣ成分をカットすると共に出力インピーダンスを調整する。
【００１８】
制御部３は、制御信号Ｓ１乃至６を生成し、この信号に基づいて２次高調波補正部２を制御する。ここで、制御部３を増幅器５０に設けているが、増幅器５０の外部に設けてもよい。
【００１９】
２次高調波補正部２には、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３乃至８、及びコンデンサＣ１１乃至１６が設けられる。
【００２０】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３及びコンデンサＣ１１は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ１に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ４に接続され、ゲートに制御信号Ｓ１が入力される。コンデンサＣ１１は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ３のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ１が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ３がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１１が付加される。制御信号Ｓ１が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ３がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１１が付加されない。
【００２１】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４及びコンデンサＣ１２は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ２に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ４に接続され、ゲートに制御信号Ｓ２が入力される。コンデンサＣ１２は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ４のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ２が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ４がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１２が付加される。制御信号Ｓ２が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ４がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１２が付加されない。
【００２２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５及びコンデンサＣ１３は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ３に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ４に接続され、ゲートに制御信号Ｓ３が入力される。コンデンサＣ１３は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ５のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ３が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ５がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１３が付加される。制御信号Ｓ３が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ５がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１３が付加されない。
【００２３】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６及びコンデンサＣ１４は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ４に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は、ドレインがノードＮ５に接続され、ゲートに制御信号Ｓ４が入力される。コンデンサＣ１４は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ６のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ４が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ６がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１４が付加される。制御信号Ｓ４が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ６がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１４が付加されない。
【００２４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７及びコンデンサＣ１５は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ５に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７は、ドレインがノードＮ５に接続され、ゲートに制御信号Ｓ５が入力される。コンデンサＣ１５は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ７のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ５が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ７がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１５が付加される。制御信号Ｓ５が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ７がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１５が付加されない。
【００２５】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８及びコンデンサＣ１６は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ６に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８は、ドレインがノードＮ５に接続され、ゲートに制御信号Ｓ６が入力される。コンデンサＣ１６は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ８のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ６が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ８がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１６が付加される。制御信号Ｓ６が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ８がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ１６が付加されない。
【００２６】
ここで、コンデンサＣ１１乃至１６を低電位側電源（接地電位）Ｖｓｓ側に設けているが、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３乃至８を低電位側電源（接地電位）Ｖｓｓ側に設けてもよい。また、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設け、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設けているが、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間及びノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に２次高調波補正回路を適宜設けてもよい。適宜設けるとは、１個或いは複数個（２個或いは４個以上）設けることをいう。
【００２７】
抵抗Ｒ１は、一端がノードＮ４に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ１は、ノードＮ４から出力される出力信号の直流電位を与える。抵抗Ｒ２は、一端がノードＮ５に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ２は、ノードＮ５から出力される出力信号の直流電位を与える。
【００２８】
次に、増幅器の特性について図２乃至４を参照して説明する。図２は増幅器の入力電力に対する出力電力の関係を示す図、図３は差動対を構成するトランジスタの閾値電圧のバラツキに対する２次高調波出力電力の関係を示す特性図。図４は増幅器の２次高調波出力電力の分布を示す図である。ここで、図２及び図４に示す従来とは、２次高調波補正部が設けられない増幅器である。また、図２乃至４において入力電力（Ｐｉｎ）及び出力電力（Ｐｏｕｔ、Ｐｏｕｔ２）は共に差動信号成分の電力を表す。図２は、差動対をなすＮｃｈ  ＭＯＳトランジスタの閾値電圧（Ｖｔｈ）に、例えば１０ｍＶのオフセット（ΔＶｔｈ＝１０ｍＶ）が発生した場合の増幅器の特性図である。
【００２９】
図２に示すように、従来（図中破線表示）では、増幅器に２次高調波補正部が設けられないので、１０ｍＶのオフセットの影響により２．４５ＧＨｚの入力電力（Ｐｉｎ）に対して４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）が増大する。特に、比較的入力電力（Ｐｉｎ）が大きい領域ではより顕著になる。２次高調波出力電力（Ｐｏｕｔ２）の増大の原因は，Vｏｕｔ＋およびVｏｕｔ−に同位相で発生する２次高調波が差動間の非対称性によって位相がわずかにずれ，差動信号に転換されるためである。
【００３０】
一方、本実施例（図中実線表示）では、増幅器に２次高調波補正部２が設けられ、例えば所定の閾値電圧よりもずれているＮｃｈ  ＭＯＳトランジスタＮＭＴ１側に設けられている２次高調波補正回路が動作し（例えば、制御信号Ｓ１乃至３が“Ｈｉｇｈ”レベルとなり、コンデンサＣ１１乃至１３が機能する）、閾値電圧のオフセットにより生じたノードＮ４及びノードＮ５間の２次高調波信号の位相ずれを補正する。このため、２次４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）が低減される。
【００３１】
ここで、従来と本実施例では、２．４５ＧＨｚの入力電力（Ｐｉｎ）に対して２．４５ＧＨｚの１次高調波出力電力（Ｐｏｕｔ１）にほとんど差異がない。また、オフセット電圧の発生、或いは増幅器のレイアウトパターンや増幅器を封止するパッケージなどによる寄生容量等に変化が無い場合、４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）に差異が生じない。
【００３２】
図３に示すように、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧の差（ΔＶｔｈ）に対して入力電力（Ｐｉｎ）が−１７ｄＢｍのときの４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）の特性は、制御信号Ｓ１乃至６の信号レベルにより変化する。
【００３３】
ここで、２次高調波補正部２のコンデンサＣ１１乃至Ｃ１６は、例えば
C11＝C14＜C12=C15＜C13＝C15・・・・・・・・・・式（１）
に設定される。２次高調波補正部２のコンデンサＣ１１乃至Ｃ１６の容量値を、例えば
C11＝C14＝25fF・・・・・・・・・・・・・・・・・式（２）
C12＝C15＝50fF・・・・・・・・・・・・・・・・・式（３）
C13＝C16＝100fF・・・・・・・・・・・・・・・・式（４）
に設定される。
【００３４】
条件Ａは、制御信号Ｓ１乃至６を“Ｌｏｗ”レベルに設定した場合である。条件Ｂは、制御信号Ｓ２を“Ｈｉｇｈ”レベルに設定し、制御信号Ｓ１、Ｓ３乃至６を“Ｌｏｗ”レベルに設定した場合である。条件Ｃは、制御信号Ｓ３を“Ｈｉｇｈ”レベルに設定し、制御信号Ｓ１、Ｓ２、Ｓ４乃至６を“Ｌｏｗ”レベルに設定した場合である。条件Ｄは、制御信号Ｓ２及びＳ３を“Ｈｉｇｈ”レベルに設定し、制御信号Ｓ１、Ｓ４乃至６を“Ｌｏｗ”レベルに設定した場合である。
【００３５】
条件Ａでは、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３乃至８がオフし、２次高調波補正部２に設けられたコンデンサＣ１１乃至１３がノードＮ４に接続されず、２次高調波補正部２に設けられたコンデンサＣ１４乃至１６がノードＮ５に接続されない。このため、従来と同様に差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧の差（ΔＶｔｈ）が増加するにつれて、４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）が増加する。
【００３６】
条件Ｂでは、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４がオンし、２次高調波補正部２に設けられたコンデンサＣ１２がノードＮ４に接続される。このため、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）にコンデンサＣ１２が付加されることになる。この結果、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧の差（ΔＶｔｈ）が増加するにつれて、４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）が減少し、ΔＶｔｈが略３ｍＶの値で最小値（閾値電圧のバラツキの補正の効果）となり、それ以降増加する。
【００３７】
条件Ｃでは、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５がオンし、２次高調波補正部２に設けられたコンデンサＣ１３がノードＮ４に接続される。このため、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）にコンデンサＣ１３が付加されることになる。この結果、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧の差（ΔＶｔｈ）が増加するにつれて、４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）が減少し、ΔＶｔｈが略７ｍＶの値で最小値（閾値電圧のバラツキの補正の効果）となり、それ以降増加する。
【００３８】
条件Ｄでは、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３及びＮＭＴ４がオンし、２次高調波補正部２に設けられたコンデンサＣ１２及びＣ１３がノードＮ４に接続される。このため、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）にコンデンサＣ１２及びＣ１３が並列付加されることになる。この結果、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧の差（ΔＶｔｈ）が増加するにつれて、４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）が減少し、ΔＶｔｈが略１０ｍＶの値で最小値（閾値電圧のバラツキの補正の効果）となり、それ以降増加する。
【００３９】
このように、２次高調波補正部２に設けられるコンデンサの個数及び容量値を適宜設定し、制御部３から出力される制御信号を任意に選択することにより、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２の閾値電圧のバラツキ（ΔＶｔｈ）をキャンセルでき、２次４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）を低減することができる。ここでは、閾値電圧のバラツキ（ΔＶｔｈ）が発生した場合について説明しているが、差動増幅する増幅器のレイアウトパターンや差動増幅する増幅器を封止するパッケージなどによる寄生容量等が変動した場合でも、２次４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）を低減することができる。
【００４０】
図４に示すように、入力電力（Ｐｉｎ）が−１７ｄＢｍのときの４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）のデバイス間の分布特性は、従来（図中破線表示）の場合、デバイス毎に増幅器の２次高調波の補正を実施していないので、プロセスバラツキによる差動対をなすトランジスタの閾値電圧のバラツキ（ΔＶｔｈ）、或いは差動増幅器のレイアウトパターンや差動増幅器を封止するパッケージなどによる寄生容量等のバラツキやオフセットの影響により４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）の分布が高い方にシフトし、且つ高い方が裾をひく分布となる。このため、所定の規格を満足しない割合が急増する。また、この２次高調波（４．９ＧＨｚの出力電力）が大きな場合、移動体無線機器に搭載される、例えば４．９ＧＨｚ近傍で動作する発振回路などの各種回路に影響（干渉）を与え、発振回路などの各種回路の誤動作が発生する。
【００４１】
一方、本実施例（図中実線表示）の場合、２次高調波補正部２を用いて、プロセスバラツキによる差動対をなすトランジスタの閾値電圧のバラツキ（ΔＶｔｈ）、或いは差動増幅する増幅器のレイアウトパターンや差動増幅する増幅器を封止するパッケージなどによる寄生容量等の影響をデバイス毎にキャンセル（デバイス毎に適切にトリミング）しているので、４．９ＧＨｚの２次高調波出力電力（Ｐｏｕｔ２）の分布を低い方にシフトでき、且つ高い方が裾をひかない分布にすることができる。また、この２次高調波（４．９ＧＨｚの出力電力）が低減されているので４．９ＧＨｚ近傍で動作する発振回路などの各種回路に影響（干渉）を与えず、発振回路などの各種回路が良好に動作する。
【００４２】
上述したように、本実施例の増幅器では、差動増幅部１、２次高調波補正部２、制御部３、コンデンサＣ１、コンデンサＣ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。差動増幅部１は、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２を有し、（＋）及び（−）の入力信号が入力され、差動増幅された（＋）及び（−）の出力信号が出力される。２次高調波補正部２は、差動増幅部１の出力側に設けられる。２次高調波補正部２には、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ３とコンデンサＣ１１から構成される２次高調波補正回路、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ４とコンデンサＣ１２から構成される２次高調波補正回路、及び縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ５とコンデンサＣ１３から構成される２次高調波補正回路とが並列配置され、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ６とコンデンサＣ１４から構成される２次高調波補正回路、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ７とコンデンサＣ１５から構成される２次高調波補正回路、及び縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ８とコンデンサＣ１６から構成される２次高調波補正回路とが並列配置される。制御部３は、２次高調波補正部２を制御する制御信号Ｓ１乃至６を発生する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は制御信号Ｓ１で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は制御信号Ｓ２で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は制御信号Ｓ３で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は制御信号Ｓ４で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７は制御信号Ｓ５で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８は制御信号Ｓ６で制御される。
【００４３】
このため、差動増幅部１の差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のペアー性（ΔＶｔｈ）がプロセスバラツキにより変動した場合、或いは増幅器５０のレイアウトパターンや増幅器５０を封止するパッケージ起因の寄生容量等が変動した場合でも増幅器５０の２次の高周波出力信号を低減することができる。
【００４４】
なお、本実施例では、差動増幅部１をＮｃｈ  ＭＯＳトランジスタで構成しているが、Ｎｃｈ  ＭＩＳトランジスタ或いはＮＰＮトランジスタを用いてもよい。なお、ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。
【実施例２】
【００４５】
次に、本発明の実施例２に係る増幅器について、図面を参照して説明する。図５は増幅器を示す回路図である。本実施例では、差動増幅部をＮＰＮトランジスタで構成し、２次高調波補正部を高電位側電源側に設けている。
【００４６】
図５に示すように、増幅器５１には、差動増幅部１ａ、２次高調波補正部２ａ、及び制御部３が設けられる。
【００４７】
増幅器５１は、ＢｉＣＭＯＳで回路構成され、例えば図示しない移動体無線機器の送信部に搭載される。増幅器５１は、例えばミキサ回路から出力される高周波信号を入力し、この信号を増幅した信号をアンテナへ出力する。増幅器５１は、ミキサ回路から出力される信号が、例えば２．４５ＧＨｚの場合、２次高調波補正部２aに基づいて２次高調波（４．９ＧＨｚの信号成分）が低減された出力信号を出力する。
【００４８】
差動増幅部１ａには、インダクタL１１、インダクタL１２、ＮＰＮトランジスタＢＴ１、ＮＰＮトランジスタＢＴ２、及び電流源１３ａが設けられる。
【００４９】
インダクタL１１は、一端が高電位側電源Ｖｃｃに接続され、他端がノードＮ１に接続され、ＮＰＮトランジスタＢＴ１に電流を供給すると共に所望インピーダンスの出力信号を発生させる。インダクタL１２は、一端が高電位側電源Ｖｃｃに接続され、他端がノードＮ２に接続され、ＮＰＮトランジスタＢＴ２に電流を供給すると共に所望インピーダンスの出力信号を発生させる。
【００５０】
ＮＰＮトランジスタBＴ１は、コレクタ（第１の端子）がノードＮ１に接続され、エミッタ（第２の端子）がノードＮ３に接続され、制御電極であるベース（制御端子）に入力信号としての＋側の入力電圧Ｖｉｎ＋が入力される。ＮＰＮトランジスタＢＴ２は、コレクタ（第１の端子）がノードＮ２に接続され、エミッタ（第２の端子）がノードＮ３に接続され、制御電極であるベース（制御端子）に入力信号としての−側の入力電圧Ｖｉｎ−が入力される。ここで、ＮＰＮトランジスタＢＴ１及びＢＴ２は差動対をなし、−側の入力電圧Ｖｉｎ−信号は＋側の入力電圧Ｖｉｎ＋信号とは逆位相である。
【００５１】
電流源１３ａは、一端がノードＮ３に接続され、他端が低電位側電源（接地電位）Ｖｅｅに接続される。電流源１３ａは、例えば抵抗或いはＮＰＮトランジスタなどからなり、ノードＮ３側から低電位側電源（接地電位）Ｖｅｅ側に流れるバイアス電流を制御する。
【００５２】
ここで、このバイアス電流により差動増幅部１ａは動作し、ノードＮ１（ＮＰＮトランジスタＢＴ１のコレクタ側（第１の出力端子側））から増幅された−側の出力電圧Ｖｏｕｔ−を出力し、ノードＮ２（ＮＰＮトランジスタＢＴ２のコレクタ側（第２の出力端子側））から増幅された＋側の出力電圧Ｖｏｕｔ＋を出力する。このバイアス電流が流れないとき、差動増幅部１ａは動作を停止する。
【００５３】
制御部３は、制御信号Ｓ１１乃至１６を生成し、この信号に基づいて２次高調波補正部２ａを制御する。ここで、制御部３を増幅器５１に設けているが、増幅器５１の外部に設けてもよい。
【００５４】
２次高調波補正部２ａには、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至６、及びコンデンサＣ２１乃至２６が設けられる。
【００５５】
コンデンサＣ２１及びＰｃｈ  ＭＯＳトランジスタＰＭＴ１は、高電位側電源ＶｃｃとノードＮ１の間に縦続接続され、制御部３から出力される制御信号Ｓ１１に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ２１は、一端が高電位側電源Ｖｃｃに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は、ソースがコンデンサＣ２１の他端に接続され、ドレインがノード４に接続され、ゲートに制御信号Ｓ１１が入力される。制御信号Ｓ１１が“Ｌｏｗ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ１がオンし、高電位側電源ＶｃｃとノードＮ４の間にコンデンサＣ２１が付加される。制御信号Ｓ１１が“Ｈｉｇｈ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ１がオフし、高電位側電源ＶｃｃとノードＮ４の間にコンデンサＣ２１が付加されない。
【００５６】
コンデンサＣ２２及びＰｃｈ  ＭＯＳトランジスタＰＭＴ２は、高電位側電源ＶｃｃとノードＮ１の間に縦続接続され、制御部３から出力される制御信号Ｓ１２に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ２２は、一端が高電位側電源Ｖｃｃに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は、ソースがコンデンサＣ２２の他端に接続され、ドレインがノードN１に接続され、ゲートに制御信号Ｓ１２が入力される。制御信号Ｓ１２が“Ｌｏｗ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ２がオンし、高電位側電源ＶｃｃとノードＮ４の間にコンデンサＣ２２が付加される。制御信号Ｓ１２が“Ｈｉｇｈ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ２がオフし、高電位側電源ＶｃｃとノードＮ４の間にコンデンサＣ２２が付加されない。
【００５７】
コンデンサＣ２３及びＰｃｈ  ＭＯＳトランジスタＰＭＴ３は、高電位側電源ＶｃｃとノードＮ１の間に縦続接続され、制御部３から出力される制御信号Ｓ１３に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ２３は、一端が高電位側電源Ｖｃｃに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は、ソースがコンデンサＣ２３の他端に接続され、ドレインがノード４に接続され、ゲートに制御信号Ｓ１３が入力される。制御信号Ｓ１３が“Ｌｏｗ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ３がオンし、高電位側電源ＶｃｃとノードＮ１の間にコンデンサＣ２３が付加される。制御信号Ｓ１３が“Ｈｉｇｈ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ３がオフし、高電位側電源ＶｃｃとノードＮ４の間にコンデンサＣ２３が付加されない。
【００５８】
コンデンサＣ２４及びＰｃｈ  ＭＯＳトランジスタＰＭＴ４は、高電位側電源ＶｃｃとノードＮ２の間に縦続接続され、制御部３から出力される制御信号Ｓ１４に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ２４は、一端が高電位側電源Ｖｃｃに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は、ソースがコンデンサＣ２４の他端に接続され、ドレインがノード５に接続され、ゲートに制御信号Ｓ１４が入力される。制御信号Ｓ１４が“Ｌｏｗ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ４がオンし、高電位側電源ＶｃｃとノードＮ２の間にコンデンサＣ２４が付加される。制御信号Ｓ１４が“Ｈｉｇｈ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ４がオフし、高電位側電源ＶｃｃとノードＮ５の間にコンデンサＣ２４が付加されない。
【００５９】
コンデンサＣ２５及びＰｃｈ  ＭＯＳトランジスタＰＭＴ５は、高電位側電源ＶｃｃとノードＮ２の間に縦続接続され、制御部３から出力される制御信号Ｓ１５に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ２５は、一端が高電位側電源Ｖｃｃに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ５は、ソースがコンデンサＣ２５の他端に接続され、ドレインがノード５に接続され、ゲートに制御信号Ｓ１５が入力される。制御信号Ｓ１５が“Ｌｏｗ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ５がオンし、高電位側電源ＶｃｃとノードＮ２の間にコンデンサＣ２５が付加される。制御信号Ｓ１５が“Ｈｉｇｈ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ５がオフし、高電位側電源ＶｃｃとノードＮ５の間にコンデンサＣ２５が付加されない。
【００６０】
コンデンサＣ２６及びＰｃｈ  ＭＯＳトランジスタＰＭＴ６は、高電位側電源ＶｃｃとノードＮ２の間に縦続接続され、制御部３から出力される制御信号Ｓ１６に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ２６は、一端が高電位側電源Ｖｃｃに接続される。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ６は、ソースがコンデンサＣ２６の他端に接続され、ドレインがノード５に接続され、ゲートに制御信号Ｓ１６が入力される。制御信号Ｓ１６が“Ｌｏｗ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ６がオンし、高電位側電源ＶｃｃとノードＮ５の間にコンデンサＣ２６が付加される。制御信号Ｓ１６が“Ｈｉｇｈ”レベルのときにＰｃｈ  ＭＯＳトランジスタＰＭＴ６がオフし、高電位側電源ＶｃｃとノードＮ２の間にコンデンサＣ２６が付加されない。
【００６１】
ここで、コンデンサＣ２１乃至２６を高電位側電源Ｖｃｃ側に設けているが、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１乃至６を高電位側電源Ｖｃｃ側に設けてもよい。高電位側電源ＶｃｃとノードＮ１の間に、２次高調波補正回路を並列に３個設け、高電位側電源ＶｃｃとノードＮ２の間に、２次高調波補正回路を並列に３個設けているが、高電位側電源ＶｃｃとノードＮ１の間及び高電位側電源ＶｃｃとノードＮ２の間に２次高調波補正回路を適宜設けてもよい。適宜設けるとは、１個或いは複数個（２個或いは４個以上）設けることをいう。
【００６２】
上述したように、本実施例の増幅器では、差動増幅部１ａ、２次高調波補正部２ａ、及び制御部３が設けられる。差動増幅部１ａは、差動対をなすＮＰＮトランジスタＢＴ１及びＢＴ２を有し、（＋）及び（−）の入力信号が入力され、差動増幅された（＋）及び（−）の出力信号が出力される。２次高調波補正部２ａは、差動増幅部１ａの出力側に設けられる。２次高調波補正部２ａには、高電位側電源ＶｃｃとノードＮ１の間に、縦続接続されるコンデンサＣ２１とＰｃｈ  ＭＯＳトランジスタＰＭＴ１から構成される２次高調波補正回路、高電位側電源ＶｃｃとノードＮ１の間に、縦続接続されるコンデンサＣ２２とＰｃｈ  ＭＯＳトランジスタＰＭＴ２から構成される２次高調波補正回路、及び高電位側電源ＶｃｃとノードＮ１の間に、縦続接続されるコンデンサＣ２３とＰｃｈ  ＭＯＳトランジスタＰＭＴ３から構成される２次高調波補正回路とが並列配置され、高電位側電源ＶｃｃとノードＮ２の間に、縦続接続されるコンデンサＣ２４とＰｃｈ  ＭＯＳトランジスタＰＭＴ４から構成される２次高調波補正回路、高電位側電源ＶｃｃとノードＮ２の間に、縦続接続されるコンデンサＣ２５とＰｃｈ  ＭＯＳトランジスタＰＭＴ５から構成される２次高調波補正回路、及び高電位側電源ＶｃｃとノードＮ２の間に、縦続接続されるコンデンサＣ２６とＰｃｈ  ＭＯＳトランジスタＰＭＴ６から構成される２次高調波補正回路とが並列配置される。制御部３は、２次高調波補正部２ａを制御する制御信号Ｓ１１乃至１６を発生する。Ｐｃｈ  ＭＯＳトランジスタＰＭＴ１は制御信号Ｓ１１で制御され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ２は制御信号Ｓ１２で制御され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ３は制御信号Ｓ１３で制御され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ４は制御信号Ｓ１４で制御され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ５は制御信号Ｓ１５で制御され、Ｐｃｈ  ＭＯＳトランジスタＰＭＴ６は制御信号Ｓ１６で制御される。
【００６３】
このため、差動増幅部１ａの差動対をなすＮＰＮトランジスタＢＴ１及びＢＴ２のペアー性（ΔＶｂｅ  ベース−エミッタ間電圧のペアー性）がプロセスバラツキにより変動した場合、或いは増幅器５１のレイアウトパターンや増幅器５１を封止するパッケージ起因の寄生容量が変動した場合でも増幅器５１の２次の高周波出力信号を低減することができる。
【００６４】
なお、本実施例では、差動増幅部１ａにＮＰＮトランジスタを用いているが、Ｎｃｈ  ＭＯＳトランジスタを用いてもよい。
【実施例３】
【００６５】
次に、本発明の実施例３に係る増幅器について、図面を参照して説明する。図６は増幅器を示す回路図である。本実施例では、差動増幅部を構成するトランジスタをカスコード接続している。また、差動増幅部に電流を供給する高電位側電源、及び所望インピーダンスの出力信号を発生させるインピーダンス素子を増幅器の外部に設けている。
【００６６】
図６に示すように、増幅器５２には、差動増幅部１ｂ、２次高調波補正部２ｂ、及び制御部３が設けられる。増幅器５２は、例えば図示しない移動体無線機器の送信部に搭載され、２次高調波補正部２ｂに基づいて２次高調波が低減された出力信号を出力する。
【００６７】
差動増幅部１ｂには、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２、及び電流源１３が設けられる。差動増幅部１ｂは、（＋）及び（−）の入力信号が入力され、差動増幅された（＋）及び（−）の出力信号を出力する。
【００６８】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインがノードＮ１に接続され、制御電極であるゲートにバイアス電圧Ｖｂが印加される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがノードＮ２に接続され、制御電極であるゲートにバイアス電圧Ｖｂが印加される。ノードＮ１側（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１のドレイン側）から出力信号Ｉｏｕｔ−が出力され、ノードＮ２側（Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２のドレイン側）から出力信号Ｉｏｕｔ＋が出力される。
【００６９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１は、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＭＴ１１のソース（第２の端子）に接続され、ソース（第２の端子）がノードＮ３に接続され、制御電極であるゲート（制御端子）に入力信号としての＋側の入力電圧Ｖｉｎ＋が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ２は、ドレイン（第１の端子）がＮｃｈ  ＭＯＳトランジスタＮＭＴ１２のソース（第２の端子）に接続され、ソース（第２の端子）がノードＮ３に接続され、制御電極であるゲート（制御端子）に入力信号としての−側の入力電圧Ｖｉｎ−が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２は差動対をなす。
【００７０】
２次高調波補正部２ｂには、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１乃至１６、及びコンデンサＣ３１乃至３６が設けられる。
【００７１】
コンデンサＣ３１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ１に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電流Ｉｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ３１は、一端がノードＮ１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１は、ドレインがコンデンサＣ３１の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ１が入力される。制御信号Ｓ１が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１１がオンし、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３１が付加される。制御信号Ｓ１が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１１がオフし、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３１が付加されない。
【００７２】
コンデンサＣ３２及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ２に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電流Ｉｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ３２は、一端がノードＮ１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１２は、ドレインがコンデンサＣ３２の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ２が入力される。制御信号Ｓ２が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１２がオンし、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３２が付加される。制御信号Ｓ２が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１２がオフし、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３２が付加されない。
【００７３】
コンデンサＣ３３及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１３は、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ３に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電流Ｉｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ３３は、一端がノードＮ１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１３は、ドレインがコンデンサＣ３３の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ３が入力される。制御信号Ｓ３が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１３がオンし、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３３が付加される。制御信号Ｓ３が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１３がオフし、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３３が付加されない。
【００７４】
コンデンサＣ３４及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１４は、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ４に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電流Ｉｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ３４は、一端がノードＮ２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１４は、ドレインがコンデンサＣ３４の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ４が入力される。制御信号Ｓ４が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１４がオンし、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３４が付加される。制御信号Ｓ４が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１４がオフし、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３４が付加されない。
【００７５】
コンデンサＣ３５及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１５は、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ５に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電流Ｉｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ３５は、一端がノードＮ２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１５は、ドレインがコンデンサＣ３５の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ５が入力される。制御信号Ｓ５が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１５がオンし、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３５が付加される。制御信号Ｓ５が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１５がオフし、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３５が付加されない。
【００７６】
コンデンサＣ３６及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１６は、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ６に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電流Ｉｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。コンデンサＣ３６は、一端がノードＮ２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１６は、ドレインがコンデンサＣ３６の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ６が入力される。制御信号Ｓ６が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１６がオンし、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３６が付加される。制御信号Ｓ６が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ１６がオフし、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間にコンデンサＣ３６が付加されない。
【００７７】
ここで、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ１１乃至１６を低電位側電源（接地電位）Ｖｓｓ側に設けているが、コンデンサＣ３１乃至３６を低電位側電源（接地電位）Ｖｓｓ側に設けてもよい。また、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設け、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設けているが、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間及びノードＮ２と低電位側電源（接地電位）Ｖｓｓの間に２次高調波補正回路を適宜設けてもよい。適宜設けるとは、１個或いは複数個（２個或いは４個以上）設けることをいう。
【００７８】
上述したように、本実施例の増幅器では、差動増幅部１ｂ、２次高調波補正部２ｂ、及び制御部３が設けられる。差動増幅部１ｂは、Ｎｃｈ  ＭＯＳトランジスタがカスコード接続され、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２を有し、（＋）及び（−）の入力信号が入力され、差動増幅された（＋）及び（−）の出力信号が出力される。２次高調波補正部２ｂは、差動増幅部１ｂの出力側に設けられる。２次高調波補正部２ｂには、ノードＮ１と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるコンデンサＣ３１及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１１から構成される２次高調波補正回路、縦続接続されるコンデンサＣ３２及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１２から構成される２次高調波補正回路、及び縦続接続されるコンデンサＣ３３及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１３から構成される２次高調波補正回路とが並列配置され、ノードＮ２と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるコンデンサＣ３４及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１４から構成される２次高調波補正回路、縦続接続されるコンデンサＣ３５及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１５から構成される２次高調波補正回路、及び縦続接続されるコンデンサＣ３６及びＮｃｈ  ＭＯＳトランジスタＮＭＴ１６から構成される２次高調波補正回路とが並列配置される。制御部３は、２次高調波補正部２ｂを制御する制御信号Ｓ１乃至６を発生する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は制御信号Ｓ１で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は制御信号Ｓ２で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は制御信号Ｓ３で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は制御信号Ｓ４で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７は制御信号Ｓ５で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８は制御信号Ｓ６で制御される。
【００７９】
このため、差動増幅部１ｂの差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のペアー性（ΔＶｔｈ）がプロセスバラツキにより変動した場合、或いは増幅器５２のレイアウトパターンや増幅器５２を封止するパッケージ起因の寄生容量が変動した場合でも増幅器５２の２次の高調波出力信号を低減することができる。
【００８０】
なお、本実施例では、差動増幅部１ｂを構成するＮｃｈ  ＭＯＳトランジスタを２段のカスコード接続構成にしているが、３段以上のカスコード接続構成にしてもよい。
【実施例４】
【００８１】
次に、本発明の実施例４に係る増幅器について、図面を参照して説明する。図７は増幅器を示す回路図である。本実施例では、２次高調波補正部の構成を変更している。
【００８２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８３】
図７に示すように、増幅器５３には、差動増幅部１、２次高調波補正部２ｃ、制御部３、コンデンサＣ１、及びコンデンサＣ２が設けられる。増幅器５３は、例えば図示しない移動体無線機器に搭載され、２次高調波補正部２ｃに基づいて２次高調波が低減された出力信号を出力する。
【００８４】
２次高調波補正部２ｃには、抵抗Ｒ２１乃至２６、コンデンサＣ４１乃至４６、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３乃至８が設けられる。
【００８５】
抵抗Ｒ２１、コンデンサＣ４１、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ３は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ１に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。抵抗Ｒ２１は、一端がノードＮ４に接続される。コンデンサＣ４１は、一端が抵抗Ｒ２１の他端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがコンデンサＣ４１の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ１が入力される。制御信号Ｓ１が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ３がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２１及びコンデンサＣ４１が付加される。制御信号Ｓ１が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ３がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２１及びコンデンサＣ４１が付加されない。
【００８６】
抵抗Ｒ２２、コンデンサＣ４２、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ４は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ２に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。抵抗Ｒ２２は、一端がノードＮ４に接続される。コンデンサＣ４２は、一端が抵抗Ｒ２２の他端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ドレインがコンデンサＣ４２の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ２が入力される。制御信号Ｓ２が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ４がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２２及びコンデンサＣ４２が付加される。制御信号Ｓ２が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ４がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２２及びコンデンサＣ４２が付加されない。
【００８７】
抵抗Ｒ２３、コンデンサＣ４３、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ５は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ３に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。抵抗Ｒ２３は、一端がノードＮ４に接続される。コンデンサＣ４３は、一端が抵抗Ｒ２３の他端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は、ドレインがコンデンサＣ４３の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ３が入力される。制御信号Ｓ３が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ５がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２３及びコンデンサＣ４３が付加される。制御信号Ｓ３が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ５がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２３及びコンデンサＣ４３が付加されない。
【００８８】
抵抗Ｒ２４、コンデンサＣ４４、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ６は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ４に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。抵抗Ｒ２４は、一端がノードＮ５に接続される。コンデンサＣ４４は、一端が抵抗Ｒ２４の他端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は、ドレインがコンデンサＣ４４の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ４が入力される。制御信号Ｓ４が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ６がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２４及びコンデンサＣ４４が付加される。制御信号Ｓ４が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ６がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２４及びコンデンサＣ４４が付加されない。
【００８９】
抵抗Ｒ２５、コンデンサＣ４５、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ７は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ５に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。抵抗Ｒ２５は、一端がノードＮ５に接続される。コンデンサＣ４５は、一端が抵抗Ｒ２５の他端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７は、ドレインがコンデンサＣ４５の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ５が入力される。制御信号Ｓ５が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ７がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２５及びコンデンサＣ４５が付加される。制御信号Ｓ５が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ７がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２５及びコンデンサＣ４５が付加されない。
【００９０】
抵抗Ｒ２６、コンデンサＣ４６、及びＮｃｈ  ＭＯＳトランジスタＮＭＴ８は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ６に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。抵抗Ｒ２６は、一端がノードＮ５に接続される。コンデンサＣ４６は、一端が抵抗Ｒ２６の他端に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８は、ドレインがコンデンサＣ４６の他端に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号Ｓ６が入力される。制御信号Ｓ６が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ８がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２６及びコンデンサＣ４６が付加される。制御信号Ｓ６が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ８がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ２６及びコンデンサＣ４６が付加されない。
【００９１】
ここで、抵抗Ｒ２１とコンデンサＣ４１、抵抗Ｒ２２とコンデンサＣ４２、抵抗Ｒ２３とコンデンサＣ４３、抵抗Ｒ２４とコンデンサＣ４４、抵抗Ｒ２５とコンデンサＣ４５、及び抵抗Ｒ２６とコンデンサＣ４６をそれぞれ縦続接続しているが、並列接続してもよい。また、縦続接続の順序を入れ替えてもよい。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３乃至８を低電位側電源（接地電位）Ｖｓｓ側に設けているが、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３乃至５をノードＮ４側、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６乃至８をノードＮ５側に設けてもよい。また、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設け、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設けているが、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間及びノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に２次高調波補正回路を適宜設けてもよい。適宜設けるとは、１個或いは複数個（２個或いは４個以上）設けることをいう。
【００９２】
上述したように、本実施例の増幅器では、差動増幅部１、２次高調波補正部２ｃ、制御部３、コンデンサＣ１、及びコンデンサＣ２が設けられる。差動増幅部１は、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２を有し、（＋）及び（−）の入力信号が入力され、差動増幅された（＋）及び（−）の出力信号が出力される。２次高調波補正部２ｃは、差動増幅部１の出力側に設けられる。２次高調波補正部２ｃには、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続される抵抗Ｒ２１とコンデンサＣ４１とＮｃｈ  ＭＯＳトランジスタＮＭＴ３から構成される２次高調波補正回路、縦続接続される抵抗Ｒ２２とコンデンサＣ４２とＮｃｈ  ＭＯＳトランジスタＮＭＴ４から構成される２次高調波補正回路、及び縦続接続される抵抗Ｒ２３とコンデンサＣ４３とＮｃｈ  ＭＯＳトランジスタＮＭＴ５から構成される２次高調波補正回路とが並列配置され、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続される抵抗Ｒ２４とコンデンサＣ４４とＮｃｈ  ＭＯＳトランジスタＮＭＴ６から構成される２次高調波補正回路、縦続接続される抵抗Ｒ２５とコンデンサＣ４５とＮｃｈ  ＭＯＳトランジスタＮＭＴ７から構成される２次高調波補正回路、及び縦続接続される抵抗Ｒ２６とコンデンサＣ４６とＮｃｈ  ＭＯＳトランジスタＮＭＴ８から構成される２次高調波補正回路とが並列配置される。制御部３は、２次高調波補正部２ｃを制御する制御信号Ｓ１乃至６を発生する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は制御信号Ｓ１で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は制御信号Ｓ２で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は制御信号Ｓ３で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は制御信号Ｓ４で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７は制御信号Ｓ５で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８は制御信号Ｓ６で制御される。
【００９３】
このため、差動増幅部１の差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のペアー性（ΔＶｔｈ）がプロセスバラツキにより変動した場合、或いは増幅器５３のレイアウトパターンや増幅器５３を封止するパッケージ起因の寄生容量等が変動した場合でも増幅器５３の２次の高周波出力信号を低減することができる。
【実施例５】
【００９４】
次に、本発明の実施例５に係る増幅器について、図面を参照して説明する。図８は増幅器を示す回路図である。本実施例では、２次高調波補正部の構成を変更している。
【００９５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９６】
図８に示すように、増幅器５４には、差動増幅部１、２次高調波補正部２ｄ、制御部３、コンデンサＣ１、コンデンサＣ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。
【００９７】
増幅器５４は、例えば図示しない移動体無線機器の送信部に搭載される。増幅器５４は、例えばミキサ回路から出力される高周波信号を入力し、この信号を増幅した信号をアンテナへ出力する。増幅器５４は、ミキサ回路から出力される信号が、例えば２．４５ＧＨｚの場合、２次高調波補正部２に基づいて２次高調波（４．９ＧＨｚの信号成分）が低減された出力信号を出力する。
【００９８】
２次高調波補正部２ｄには、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３乃至８、及びインダクタＬ１乃至６が設けられる。
【００９９】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３及びインダクタＬ１は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ１に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は、ドレインがノードＮ４に接続され、ゲートに制御信号Ｓ１が入力される。インダクタＬ１は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ３のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ１が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ３がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ１が付加される。制御信号Ｓ１が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ３がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ１が付加されない。
【０１００】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４及びインダクタＬ２は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ２に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は、ドレインがノードＮ４に接続され、ゲートに制御信号Ｓ２が入力される。インダクタＬ２は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ４のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ２が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ４がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ２が付加される。制御信号Ｓ２が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ４がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ２が付加されない。
【０１０１】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５及びインダクタＬ３は、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ３に基づいて動作し、ノードＮ１から出力される出力信号（−側の出力電圧Ｖｏｕｔ−信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は、ドレインがノードＮ４に接続され、ゲートに制御信号Ｓ３が入力される。インダクタＬ３は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ５のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ３が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ５がオンし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ３が付加される。制御信号Ｓ３が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ５がオフし、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ３が付加されない。
【０１０２】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６及びインダクタＬ４は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ４に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は、ドレインがノードＮ５に接続され、ゲートに制御信号Ｓ４が入力される。インダクタＬ４は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ６のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ４が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ６がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ４が付加される。制御信号Ｓ４が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ６がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ４が付加されない。
【０１０３】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７及びインダクタＬ５は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ５に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７は、ドレインがノードＮ５に接続され、ゲートに制御信号Ｓ５が入力される。インダクタＬ５は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ７のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ５が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ７がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ５が付加される。制御信号Ｓ５が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ７がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ５が付加されない。
【０１０４】
Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８及びインダクタＬ６は、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に縦続接続され、制御部３から出力される制御信号Ｓ６に基づいて動作し、ノードＮ２から出力される出力信号（＋側の出力電圧Ｖｏｕｔ＋信号）の２次高調波の位相を補正する２次高調波補正回路として機能する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８は、ドレインがノードＮ５に接続され、ゲートに制御信号Ｓ６が入力される。インダクタＬ６は、一端がＮｃｈ  ＭＯＳトランジスタＮＭＴ８のソースに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号Ｓ６が“Ｈｉｇｈ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ８がオンし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ６が付加される。制御信号Ｓ６が“Ｌｏｗ”レベルのときにＮｃｈ  ＭＯＳトランジスタＮＭＴ８がオフし、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間にインダクタＬ６が付加されない。
【０１０５】
ここで、インダクタＬ１乃至１６を低電位側電源（接地電位）Ｖｓｓ側に設けているが、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３乃至８を低電位側電源（接地電位）Ｖｓｓ側に設けてもよい。また、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設け、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に、２次高調波補正回路を並列に３個設けているが、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間及びノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に２次高調波補正回路を適宜設けてもよい。適宜設けるとは、１個或いは複数個（２個或いは４個以上）設けることをいう。
【０１０６】
上述したように、本実施例の増幅器では、差動増幅部１、２次高調波補正部２ｄ、制御部３、コンデンサＣ１、コンデンサＣ２、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。差動増幅部１は、差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２を有し、（＋）及び（−）の入力信号が入力され、差動増幅された（＋）及び（−）の出力信号が出力される。２次高調波補正部２ｄは、差動増幅部１の出力側に設けられる。２次高調波補正部２ｄには、ノードＮ４と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ３とインダクタＬ１から構成される２次高調波補正回路、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ４とインダクタＬ２から構成される２次高調波補正回路、及び縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ５とインダクタＬ３から構成される２次高調波補正回路とが並列配置され、ノードＮ５と低電位側電源（接地電位）Ｖｓｓの間に、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ６とインダクタＬ４から構成される２次高調波補正回路、縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ７とインダクタＬ５から構成される２次高調波補正回路、及び縦続接続されるＮｃｈ  ＭＯＳトランジスタＮＭＴ８とインダクタＬ６から構成される２次高調波補正回路とが並列配置される。制御部３は、２次高調波補正部２ｄを制御する制御信号Ｓ１乃至６を発生する。Ｎｃｈ  ＭＯＳトランジスタＮＭＴ３は制御信号Ｓ１で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ４は制御信号Ｓ２で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ５は制御信号Ｓ３で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ６は制御信号Ｓ４で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ７は制御信号Ｓ５で制御され、Ｎｃｈ  ＭＯＳトランジスタＮＭＴ８は制御信号Ｓ６で制御される。
【０１０７】
このため、差動増幅部１の差動対をなすＮｃｈ  ＭＯＳトランジスタＮＭＴ１及びＮＭＴ２のペアー性（ΔＶｔｈ）がプロセスバラツキにより変動した場合、或いは増幅器５４のレイアウトパターンや増幅器５４を封止するパッケージ起因の寄生容量等が変動した場合でも増幅器５４の２次の高周波出力信号を低減することができる。
【０１０８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１０９】
例えば、実施例では差動増幅部の出力側に２次高調波補正部を設けているが、差動増幅部をｎ段（ただし、ｎは２以上の整数）構成にした場合、最終段の出力側に２次高調波補正部を設けてもよい。また、実施例１、３、４、５では差動増幅部をＮｃｈ  ＭＯＳトランジスタで構成しているが、Ｎｃｈ  ＭＯＳトランジスタの代わりにＰｃｈ  ＭＯＳトランジスタを用いてもよい。また、実施例２では差動増幅部をＮＰＮトランジスタで構成しているが、ＮＰＮトランジスタの代わりにＰＮＰトランジスタを用いてもよい。そして、実施例では、移動体無線機器の送信部のアンプに適用しているがミキサ回路などにも適用することができる。
【０１１０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ベースに第１の入力信号が入力され、コレクタ側から第１の出力信号が出力される第１のバイポーラトランジスタと、ベースに前記第１の入力信号とは逆位相の第２の入力信号が入力され、コレクタ側から第２の出力信号が出力される第２のバイポ−ラトランジスタとを有し、前記第１及び第２のバイポ−ラトランジスタは差動対をなす差動増幅部と、電源と前記第１のバイポ−ラトランジスタのコレクタの間に設けられ、第１の制御信号が入力され、前記第１の制御信号に基づいて前記第１の出力信号の２次高調波の位相を補正する第１の２次高調波補正回路と、前記電源と前記第２のバイポ−ラトランジスタのコレクタの間に設けられ、第２の制御信号が入力され、前記第２の制御信号に基づいて前記第２の出力信号の２次高調波の位相を補正する第２の２次高調波補正回路とを有する２次高調波補正部とを具備する増幅器。
【０１１１】
（付記２）  ゲートに第１の入力信号が入力され、ドレイン側から第１の出力信号が出力される第１の絶縁ゲート型電界効果トランジスタと、ゲートに前記第１の入力信号とは逆位相の第２の入力信号が入力され、ドレイン側から第２の出力信号が出力される第２の絶縁ゲート型電界効果トランジスタとを有し、前記第１及び第２の絶縁ゲート型電界効果トランジスタは差動対をなす差動増幅部と、前記第１の絶縁ゲート型電界効果トランジスタのドレインと低電位側電源の間に設けられ、第１のスイッチ及び第１のコンデンサを有し、第１の制御信号が前記第１のスイッチに入力され、前記第１の制御信号に基づいて前記第１のコンデンサの一端が前記第１の絶縁ゲート型電界効果トランジスタのドレインに接続され、前記第１のコンデンサの他端が前記低電位側電源に接続され、前記第１の出力信号の２次高調波の位相を補正する第１の２次高調波補正回路と、前記第２の絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、第２のスイッチ及び第２のコンデンサを有し、第２の制御信号が前記第２のスイッチに入力され、前記第２の制御信号に基づいて前記第２のコンデンサの一端が前記第２の絶縁ゲート型電界効果トランジスタのドレインに接続され、前記第２のコンデンサの他端が前記低電位側電源に接続され、前記第２の出力信号の２次高調波の位相を補正する第２の２次高調波補正回路とを有する２次高調波補正部とを具備する増幅器。
【０１１２】
（付記３）  前記電源は、高電位側電源或いは低電位側電源である付記１又は付記２に記載に増幅器。
【図面の簡単な説明】
【０１１３】
【図１】本発明の実施例１に係る増幅器を示す回路図。
【図２】本発明の実施例１に係る増幅器の入力電力に対する出力電力の関係を示す特性図。
【図３】本発明の実施例１に係る差動対を構成するトランジスタの閾値電圧のバラツキに対する２次高調波出力電力の関係を示す特性図。
【図４】本発明の実施例１に係る増幅器の２次高調波出力電力の分布を示す図。
【図５】本発明の実施例２に係る増幅器を示す回路図。
【図６】本発明の実施例３に係る増幅器を示す回路図。
【図７】本発明の実施例４に係る増幅器を示す回路図。
【図８】本発明の実施例５に係る増幅器を示す回路図。
【符号の説明】
【０１１４】
１、１ａ、１ｂ  差動増幅部
２、２ａ、２ｂ、２ｃ、２ｄ  ２次高調波補正部
３  制御部
１１、１２  インピーダンス素子
１３、１３ａ  電流源
５０、５１、５２、５３、５４  増幅器
ＢＴ１、ＢＴ２  ＮＰＮトランジスタ
Ｃ１〜４、Ｃ１１〜１６、Ｃ２１〜２６、Ｃ３１〜３６、Ｃ４１〜４６  コンデンサ
Ｉｏｕｔ＋、Ｉｏｕｔ−  出力電流
Ｌ１〜６、Ｌ１１、Ｌ１２  インダクタ
Ｎ１〜５  ノード
ＮＭＴ１〜８、ＮＭＴ１１、ＮＭＴ１２  Ｎｃｈ  ＭＯＳトランジスタ
ＰＭＴ１〜６  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１〜４、Ｒ２１〜２６  抵抗
Ｓ１〜６、Ｓ１１〜１６  制御信号
Ｖｂ  バイアス電圧
Ｖｃｃ、Ｖｄｄ  高電位側電源
Ｖｉｎ＋  ＋側の入力電圧
Ｖｉｎ−  −側の入力電圧
Ｖｏｕｔ＋  ＋側の出力電圧
Ｖｏｕｔ−  −側の出力電圧
Ｖｅｅ、Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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