(57)【要約】【課題】  同一の半導体基板上に高耐圧素子と低耐圧素子（例えば周辺回路素子）を備える場合において、低耐圧素子が形成されている領域内の耐圧を高い値に維持しながらも高耐圧素子のオン抵抗を低下させることが可能な半導体装置及びその製造方法を提供する。【解決手段】  高耐圧素子１００のドレイン領域となるＰ型の半導体基板１と、半導体基板１の主面側に形成された半導体基板１よりも低濃度のＰ型のエピタキシャル層２と、半導体基板１の裏面側に形成されたドレイン金属電極３と、を備えてなり、エピタキシャル層２の底面から主面側表面までの膜厚Ｘ１が、高耐圧素子１００が形成されている第１領域５１内の方が、低耐圧素子４０が形成されている第２領域５２内よりも薄い。【選択図】        図１
2009170545.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧素子と前記高耐圧素子よりも耐圧の低い低耐圧素子とを同一の半導体基板上に備える半導体装置であって、
前記高耐圧素子の第１ソース／ドレイン領域となる第１導電型の前記半導体基板と、前記半導体基板の主面側に形成された前記半導体基板よりも低濃度の前記第１導電型のエピタキシャル層と、前記半導体基板の裏面側に形成された第１ソース／ドレイン金属電極と、を備えてなり、
低濃度の前記エピタキシャル層の底面から主面側表面までの膜厚が、前記高耐圧素子が形成されている第１領域内の方が、前記低耐圧素子が形成されている第２領域内よりも薄いことを特徴とする半導体装置。
【請求項２】
低濃度の前記エピタキシャル層が、
前記第２領域内よりも前記第１領域内の主面側表面の高さ位置が低くなるように形成されることで、前記第２領域内よりも前記第１領域内の膜厚が薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
低濃度の前記エピタキシャル層が、前記第１領域内と前記第２領域内の主面側表面が同一の平面上に形成されており、
前記第２領域内の前記エピタキシャル層の底面の深さ位置において、前記第１領域内の濃度が前記第２領域内よりも高濃度であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１領域内の前記エピタキシャル層の表面に形成された前記第１導電型とは異なる第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型の第２ソース／ドレイン領域と、
絶縁膜を介して前記ボディ領域及び前記第２ソース／ドレイン領域に跨って形成されるゲート電極と、を備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
請求項２に記載の半導体装置の製造方法であって、
高濃度の前記第１導電型にドープされた半導体基板の主面側の基板面にエピタキシャル成長を施して、前記半導体基板より低濃度の前記第１導電型のエピタキシャル層を第１膜厚分形成する第１工程と、
前記第１工程終了後、前記第１領域内の前記エピタキシャル層に対してエッチングを行うことで、前記第１領域の膜厚を前記第１膜厚より薄い第２膜厚に薄膜化して両領域間に段差を形成する第２工程と、
前記第２工程終了後、前記第１領域内に前記高耐圧素子を形成し、前記第２領域内に前記低耐圧素子を形成する第３工程と、
前記第３工程終了後、前記半導体基板の裏面側に前記第１ソース／ドレイン金属電極を形成する第４工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第２工程終了後、前記第３工程開始前に、前記第１及び第２領域を更に主面側にエピタキシャル成長させた後、両領域に係る前記エピタキシャル層に対してエッチングを行うことで前記段差の角部を滑らかにする第５工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
請求項３に記載の半導体装置の製造方法であって、
高濃度の前記第１導電型にドープされた半導体基板の前記第１領域内に、前記半導体基板よりも更に高濃度の前記第１導電型の不純物イオンを注入して第１不純物拡散領域を形成する第１工程と、
前記第１工程終了後、前記半導体基板の主面側の基板面に対してエピタキシャル成長を施すことで、低濃度の前記エピタキシャル層を形成すると共に、前記第１不純物拡散領域が前記半導体基板の基板面に垂直な方向に成長して前記第１領域内において低濃度の前記エピタキシャル層と前記半導体基板の間に前記エピタキシャル層より高濃度の埋め込み拡散領域を形成する第２工程と、
前記第２工程終了後、前記第１領域内に前記高耐圧素子を形成し、前記第２領域内に前記低耐圧素子を形成する第３工程と、
前記第３工程終了後、前記半導体基板の裏面側に前記第１ソース／ドレイン金属電極を形成する第４工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、耐圧の異なる複数の半導体素子を同一の半導体基板上に備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴと呼ばれる大電力用の絶縁ゲート型電界効果トランジスタには、同じチップ上に別の周辺回路を内蔵したものがある。例えば、下記特許文献１には、温度が異常に高くなるとパワーＭＯＳＦＥＴを遮断する保護回路を備えたパワーＭＯＳＦＥＴが開示されている。このような周辺回路は、通常パワーＭＯＳＦＥＴのように高耐圧性能が要求されない。言い換えれば、周辺回路とパワーＭＯＳＦＥＴを同一の基板上に備える半導体装置は、高耐圧のパワーＭＯＳＦＥＴと低耐圧の周辺回路を同一の基板上に備える構成である。
【０００３】
パワーＭＯＳＦＥＴには、大きく分けてトレンチ型とプレーナ型の２種類の構造がある。
【０００４】
図８は、トレンチ型ＭＯＳＦＥＴの概略断面構造図である。図８に示されるトレンチ型ＭＯＳＦＥＴ１００は、高濃度Ｐ型の半導体基板１、低濃度Ｐ型のエピタキシャル層２、Ｎ型のボディ領域１１、高濃度Ｐ型のソース／ドレイン領域１２、ゲート絶縁膜１４、ゲート電極１５、及び裏面電極３を備えて構成される。又、図８内には、各構成要素由来の抵抗成分を併せて図示している。尚、以下では、図８に示されるトレンチ型ＭＯＳＦＥＴにおいて、領域１２がソース領域として機能し、半導体基板１がドレイン領域として機能するＭＯＳＦＥＴであるとして説明する。このとき、裏面電極３はドレイン電極として機能する（以下、「ドレイン電極３」と記載）。
【０００５】
このように構成されるＭＯＳＦＥＴは、ゲート電極１５にソース領域１２の電位に対して負電位となる電圧が印加されることで、ゲート酸化膜１４の界面近傍のボディ領域１１が反転し、当該部分がチャネル領域として機能する。これによりドレイン電極３からソース領域１２までが導通する（オン状態）。逆に、ゲート電極１５にソース電極１２の電位に対して正電位となる電圧が印加されると、形成された反転層チャネルが消滅し、ソース領域１２とドレイン電極３とが非導通となる（オフ状態）。このように、ゲート電極１５に印加する電圧によってスイッチング制御が可能となる。
【０００６】
このトレンチ型ＭＯＳＦＥＴ１００がスイッチング素子として利用される際のオン抵抗（即ち、オン状態におけるソース領域１２とドレイン電極３との間における抵抗）Ｒｏｎは、ソース領域１２内における拡散並びに接触抵抗Ｒｓ、反転層チャネルに起因するチャネル抵抗Ｒｃｈ、エピタキシャル層２内にゲート電極１５が埋め込まれていることで発生する抵抗Ｒａｃｃ、エピタキシャル層２に起因するドリフト抵抗Ｒｄｒｉｆｔ、半導体基板１に起因する基板抵抗Ｒｓｕｂの合計値として表すことができる（数１参照）。
【０００７】
（数１）
Ｒｏｎ＝Ｒｓ＋Ｒｃｈ＋Ｒａｃｃ＋Ｒｄｒｉｆｔ＋Ｒｓｕｂ  
【０００８】
又、図９はプレーナ型ＭＯＳＦＥＴの概略断面構造図であり、図８と同一の構成要素には同一の符号を付している。図９に示されるプレーナ型ＭＯＳＦＥＴ１０１は、ゲート酸化膜１４及びゲート電極１５が、半導体基板の上層に形成されている。このため、抵抗Ｒａｃｃは存在せず、オン抵抗Ｒｏｎは以下の（数２）のように表される。
【０００９】
（数２）
Ｒｏｎ＝Ｒｓ＋Ｒｃｈ＋Ｒｄｒｉｆｔ＋Ｒｓｕｂ  
【００１０】
パワーＭＯＳＦＥＴのオン抵抗Ｒｏｎが高いと、オン時にパワーＭＯＳＦＥＴで消費される電力が高くなり、電力効率が悪くなる。又、パワーＭＯＳＦＥＴの消費電力が高いと、パワーＭＯＳＦＥＴで発生する熱量が大きくなり、放熱性能を向上させるためにパッケージを大きくする等の措置が必要となる。従って、パワーＭＯＳＦＥＴのオン抵抗Ｒｏｎは低い方が望ましい。
【００１１】
数ｍΩ〜数十ｍΩの低オン抵抗タイプのパワーＭＯＳＦＥＴでは、オン抵抗Ｒｏｎに占めるドリフト抵抗Ｒｄｒｉｆｔが大きい。このため、オン抵抗Ｒｏｎを下げるためにはドリフト抵抗Ｒｄｒｉｆｔを下げることが肝要である。ドリフト抵抗Ｒｄｒｉｆｔを下げるためには、エピタキシャル層２の不純物濃度を高くするか、エピタキシャル層２の膜厚を薄くする必要がある。このことは、パワーＭＯＳＦＥＴがトレンチ型であるかプレーナ型であるかを問わない。
【００１２】
【特許文献１】特開昭６３−２２９７５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１０は、周辺回路とパワーＭＯＳＦＥＴを備える従来の半導体装置の概略断面構造図であり、ＭＯＳＦＥＴがトレンチ型の場合を一例として図示している。
【００１４】
図１０に示される半導体装置１１０は、同一の半導体基板１上において、領域５１（以下、「第１領域５１」と記載）内に高耐圧のパワーＭＯＳＦＥＴ１００、領域５２（以下、「第２領域５２」と記載）内に低耐圧のＭＯＳＦＥＴ４０を備える構成である。
【００１５】
周辺回路としての低耐圧ＭＯＳＦＥＴ４０は、低濃度Ｐ型のエピタキシャル層２内に形成されたＮウェル３１内に形成されている。より詳細には、Ｎ型ウェル領域３１内に、Ｐ型ウェル領域３２、高濃度Ｎ型のソース／ドレイン領域３３，３４を備え、両領域３３、３４間のＰウェル領域３２上にゲート酸化膜３６を介してゲート電極３７が形成されることで、ＮチャネルＭＯＳＦＥＴを構成している。
【００１６】
図１１は、半導体装置１１０の不純物濃度プロファイルを示すグラフであり、図１１（ａ）には第１領域５１内のＡ−Ａ’線で切断した断面におけるプロファイルを、図１１（ｂ）には第２領域５２内のＢ−Ｂ’線で切断した断面におけるプロファイルを夫々示している。尚、図１１では、基板面からの深さを横軸とし、不純物濃度を縦軸としてグラフ化している。
【００１７】
図１１（ａ）では、Ａ−Ａ'線上において最も基板面に近い領域において高濃度Ｐ型のソース／ドレイン領域１２が形成されており、その底面より深い領域に低濃度Ｎ型のボディ領域１１、更にそれより深い領域には両領域１２及び１１より低濃度のＰ型エピタキシャル層２が形成されている。又、図１１（ｂ）では、Ｂ−Ｂ’線上において最も基板面に近い領域においてＰ型のウェル領域３２が形成されており、その底面より深い領域にＮ型ウェル領域３１、更にそれより深い領域には両ウェル領域３２及び３１より低濃度のＰ型エピタキシャル層２が形成されている。
【００１８】
図１０において、Ｐ型エピタキシャル層２の全体の膜厚をＸ１、第２領域５２内に形成されたＮ型ウェル領域３１の深さをＸ４とすると、Ｎ型ウェル領域３１下方におけるエピタキシャル層２の膜厚をＸ５は以下の（数３）によって表される。
【００１９】
（数３）
Ｘ５＝Ｘ１−Ｘ４
【００２０】
一方、第１領域５１内に形成されたＮ型ボディ領域２１の深さをＸ２とすると、Ｎ型ボディ領域２１下方におけるエピタキシャル層２の膜厚３は、以下の（数４）によって表される。
【００２１】
（数４）
Ｘ３＝Ｘ１−Ｘ２
【００２２】
エピタキシャル層２には高電圧が加わるため、第２領域５２内では、エピタキシャル層２とＰ型ウェル領域３２の間でパンチスルーを起こさないようにＮ型ウェル領域３１の深さＸ４は４μｍ程度と深く形成されている。一方、第１領域５１内では、前記チャネル抵抗Ｒｃｈを低減させるべく、Ｎ型ボディ領域１１の深さＸ２は１μｍ程度と浅く形成されている。このため、第２領域５２内のＮ型ウェル領域３１下方のエピタキシャル層２の膜厚Ｘ５は、第１領域５１内のＮ型ボディ領域１１下方のエピタキシャル層２の膜厚Ｘ３よりも薄く形成される。
【００２３】
図１２は、第１領域５１内のＮ型ボディ領域１１下方のエピタキシャル層２の膜厚Ｘ３と、パワーＭＯＳＦＥＴ１００のオン抵抗Ｒｏｎの関係を示すグラフである。又、図１３は、第２領域５２内のＮ型ウェル領域３１下方のエピタキシャル層２の膜厚Ｘ５と、Ｎ型ウェル領域３１と半導体基板１間の耐圧ＢＶの関係を示すグラフである。
【００２４】
図１２によれば、オン抵抗Ｒｏｎと膜厚Ｘ３は正の相関関係を持っている。一方、図１３によれば、膜厚Ｘ５が所定の膜厚値α以上の範囲内であれば、第２領域５２内の耐圧ＢＶは高い値を維持し、膜厚Ｘ５がαより小さい値となると耐圧ＢＶが急激に低下することが分かる。
【００２５】
図１２より、オン抵抗Ｒｏｎを小さくするためには、膜厚Ｘ３をできるだけ薄くすることが好ましいことが分かる。
【００２６】
ここで、前記のとおり、Ｎ型ボディ領域１１の深さＸ２はチャネル抵抗Ｒｃｈを低下させるべく膜厚Ｘ３の値に拘らず薄く形成されている。このため、膜厚Ｘ３を薄くするためには、前記（数４）よりエピタキシャル層２の全体の膜厚Ｘ１を薄くする必要があることが分かる。
【００２７】
ところで、前記のとおり、第２領域５２内のＮ型ウェル領域３１の深さＸ４は、パンチスルー対策のために、その下方のエピタキシャル層２の膜厚Ｘ５に拘らず、ある程度深く形成されている。このため、パワーＭＯＳＦＥＴ１００のオン抵抗を小さくするためにエピタキシャル層２の全体の膜厚Ｘ１を薄くすると、Ｎ型ウェル領域３１下方におけるエピタキシャル層２の膜厚をＸ５が薄くなってしまう。
【００２８】
しかしながら、図１３より、この膜厚Ｘ５がαを下回ると、第２領域５２内のＮ型ウェル領域３１と半導体基板１間の耐圧ＢＶが急激に減少してしまう。このため、エピタキシャル層２の全体の膜厚Ｘ１を一定以上薄くすることができず、このことは、第１領域５１内のＮ型ボディ領域１１下方のエピタキシャル層２の膜厚Ｘ３を一定以上薄くすることができないことを意味している。
【００２９】
このように、オン抵抗Ｒｏｎと第２領域５２（周辺回路領域）の耐圧ＢＶとの間にはトレードオフの関係があるため、周辺回路領域内の耐圧を高い値で維持しながらパワーＭＯＳＦＥＴのオン抵抗を低下させることが困難であった。
【００３０】
本発明は、上記の問題点に鑑み、同一の半導体基板上に高耐圧素子（例えばパワーＭＯＳＦＥＴ）と低耐圧素子（例えば周辺回路素子）を備える場合において、低耐圧素子が形成されている領域内の耐圧を高い値に維持しながらも高耐圧素子のオン抵抗を低下させることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上記目的を達成するための本発明に係る半導体装置は、高耐圧素子と前記高耐圧素子よりも耐圧の低い低耐圧素子とを同一の半導体基板上に備える半導体装置であって、前記高耐圧素子の第１ソース／ドレイン領域となる第１導電型の前記半導体基板と、前記半導体基板の主面側に形成された前記半導体基板よりも低濃度の前記第１導電型のエピタキシャル層と、前記半導体基板の裏面側に形成された第１ソース／ドレイン金属電極と、を備えてなり、低濃度の前記エピタキシャル層の底面から主面側表面までの膜厚が、前記高耐圧素子が形成されている第１領域内の方が、前記低耐圧素子が形成されている第２領域内よりも薄いことを第１の特徴とする。
【００３２】
本発明に係る半導体装置の上記第１の特徴構成によれば、第２領域内における低濃度エピタキシャル層の膜厚を一定程度確保しつつ、第１領域内の低濃度エピタキシャル層の膜厚を薄膜化することができる。これにより、第２領域内に形成されている低耐圧素子の耐圧条件を悪化させることなく、第１領域内に形成されている高耐圧素子のオン抵抗を低下させることができる。
【００３３】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、低濃度の前記エピタキシャル層が、前記第２領域内よりも前記第１領域内の主面側表面の高さ位置が低くなるように形成されることで、前記第２領域内よりも前記第１領域内の膜厚が薄いことを第２の特徴とする。
【００３４】
本発明に係る半導体装置の上記第２の特徴構成によれば、製造時に第１領域内のエピタキシャル層のみをエッチングによって膜厚を減少させることのみによって、第１領域内のエピタキシャル層の膜厚を第２領域内のエピタキシャル層の膜厚より薄くすることができる。これにより、第２領域内の低耐圧素子の耐圧低下を抑制しながら、第１領域内の高耐圧素子のオン抵抗を低下させることが可能となる。
【００３５】
又、本発明に係る半導体装置は、上記第１の特徴構成に加えて、低濃度の前記エピタキシャル層が、前記第１領域内と前記第２領域内の主面側表面が同一の平面上に形成されており、前記第２領域内の前記エピタキシャル層の底面の深さ位置において、前記第１領域内の濃度が前記第２領域内よりも高濃度であることを第３の特徴とする。
【００３６】
本発明に係る半導体装置の上記第３の特徴構成によれば、第２領域内における低濃度エピタキシャル層の底面の深さ位置と、第１領域内における低濃度エピタキシャル層の底面の深さ位置を異ならせることができる。即ち、第２領域内における低濃度エピタキシャル層の底面の深さ位置と同じ深さ位置において、第１領域内では高濃度領域を形成し、それよりも浅い位置に第１領域内の低濃度エピタキシャル層の底面を形成することで、第１領域内の低濃度エピタキシャル層の膜厚を第２領域内よりも薄くすることができる。
【００３７】
より具体的には、第１領域内において半導体基板と低濃度エピタキシャル層の間に高濃度の埋め込み拡散領域を形成することで、第１領域内の低濃度エピタキシャル層の底面の深さ位置を第２領域内よりも浅い位置に形成することができる。そして、このためには、エピタキシャル成長を実行する前に予め半導体基板内に高濃度の不純物拡散領域を形成しておくことで、エピタキシャル成長と共にこの不純物拡散領域が基板面に垂直な方向に拡散することで前記埋め込み拡散領域を実現することができる。従って、エピタキシャル成長を実行する前に高濃度不純物イオンを注入することのみで、第１領域内の低濃度エピタキシャル層の膜厚を第２領域内の低濃度エピタキシャル層の膜厚より薄くすることができる。これにより、第２領域内の低耐圧素子の耐圧低下を抑制しながら、第１領域内の高耐圧素子のオン抵抗を低下させることが可能となる。
【００３８】
又、本発明に係る半導体装置は、上記第１〜第３の何れか一の特徴構成に加えて、前記第１領域内の前記エピタキシャル層の表面に形成された前記第１導電型とは異なる第２導電型のボディ領域と、前記ボディ領域内に形成された前記第１導電型の第２ソース／ドレイン領域と、絶縁膜を介して前記ボディ領域及び前記第２ソース／ドレイン領域に跨って形成されるゲート電極と、を備えることを第４の特徴とする。
【００３９】
本発明に係る半導体装置の上記第４の特徴構成によれば、第１領域内に、半導体基板をソース／ドレイン領域の一方とし、第２ソース／ドレイン領域をソース／ドレイン領域の他方とし、エピタキシャル層をドリフト領域とし、ボディ領域を反転チャネル領域とするパワーＭＯＳＦＥＴを実現することができる。
【００４０】
又、本発明に係る半導体装置の製造方法は、上記第２の特徴構成を有する半導体装置の製造方法であって、高濃度の前記第１導電型にドープされた半導体基板の主面側の基板面にエピタキシャル成長を施して、前記半導体基板より低濃度の前記第１導電型のエピタキシャル層を第１膜厚分形成する第１工程と、前記第１工程終了後、前記第１領域内の前記エピタキシャル層に対してエッチングを行うことで、前記第１領域の膜厚を前記第１膜厚より薄い第２膜厚に薄膜化して両領域間に段差を形成する第２工程と、前記第２工程終了後、前記第１領域内に前記高耐圧素子を形成し、前記第２領域内に前記低耐圧素子を形成する第３工程と、前記第３工程終了後、前記半導体基板の裏面側に前記第１ソース／ドレイン金属電極を形成する第４工程と、を有することを第１の特徴とする。
【００４１】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、第１領域内にエッチングを施す工程を追加することのみで、耐圧の低下が抑制された低耐圧素子と、オン抵抗が低下された高耐圧素子を同一の半導体基板上に備える半導体装置を実現することができる。
【００４２】
又、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第２工程終了後、前記第３工程開始前に、前記第１及び第２領域を更に主面側にエピタキシャル成長させた後、両領域に係る前記エピタキシャル層に対してエッチングを行うことで前記段差の角部を滑らかにする第５工程を有することを第２の特徴とする。
【００４３】
又、本発明に係る半導体装置の製造方法は、上記第３の特徴構成を有する半導体装置の製造方法であって、高濃度の前記第１導電型にドープされた半導体基板の前記第１領域内に、前記半導体基板よりも更に高濃度の前記第１導電型の不純物イオンを注入して第１不純物拡散領域を形成する第１工程と、前記第１工程終了後、前記半導体基板の主面側の基板面に対してエピタキシャル成長を施すことで、低濃度の前記エピタキシャル層を形成すると共に、前記第１不純物拡散領域が前記半導体基板の基板面に垂直な方向に成長して前記第１領域内において低濃度の前記エピタキシャル層と前記半導体基板の間に前記エピタキシャル層より高濃度の埋め込み拡散領域を形成する第２工程と、前記第２工程終了後、前記第１領域内に前記高耐圧素子を形成し、前記第２領域内に前記低耐圧素子を形成する第３工程と、前記第３工程終了後、前記半導体基板の裏面側に前記第１ソース／ドレイン金属電極を形成する第４工程と、を有することを第３の特徴とする。
【００４４】
本発明に係る半導体装置の製造方法の上記第３の特徴によれば、第１領域内に高濃度の不純物イオンを注入する工程を追加することのみで、耐圧の低下が抑制された低耐圧素子と、オン抵抗が低下された高耐圧素子を同一の半導体基板上に備える半導体装置を実現することができる。
【発明の効果】
【００４５】
本発明の構成によれば、高耐圧素子のオン抵抗を低い値に維持し、且つ、低耐圧素子が形成されている領域内の耐圧の低下を抑制しながら、高耐圧素子及び低耐圧素子を同一の半導体基板上に実装することができる。
【発明を実施するための最良の形態】
【００４６】
以下において、本発明に係る半導体装置（以下、適宜「本発明装置」と称する）及びその製造方法（以下、適宜「本発明方法」の各実施形態について図面を参照して説明する。
【００４７】
［第１実施形態］
本発明装置及び本発明方法の第１実施形態（以下、適宜「本実施形態」と称する）について、図１〜図４の各図を参照して説明する。
【００４８】
尚、以下に示す各断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比とは必ずしも一致するものではない。又、以下の各図面上において、図８〜図１０と同一の構成要素については同一の符号を付している。
【００４９】
図１は、本実施形態に係る本発明装置の概略断面構造図である。図１に示される本発明装置２０は、図１０における従来の半導体装置１１０と同様、同一の半導体基板１上に、高耐圧のパワーＭＯＳＦＥＴ１００と低耐圧の周辺回路素子としてのＭＯＳＦＥＴ４０を備える構成である。尚、図１では、高耐圧素子としてトレンチ型のパワーＭＯＳＦＥＴ１００を示しているが、プレーナ型のパワーＭＯＳＦＥＴ１１０（図９参照）を備える構成であっても良い。第２実施形態においても同様とする。
【００５０】
本発明装置２０は、従来の半導体装置１１０と同様、高濃度Ｐ型の半導体基板１上に低濃度Ｐ型のエピタキシャル層２が形成されている。そして、半導体基板１上の第１領域５１内には、エピタキシャル層２の表面付近にＮ型ボディ領域１１が形成され、更にそのＮ型ボディ領域１１内には高濃度のＰ型ソース／ドレイン領域１２が形成されている。そして、このソース／ドレイン領域１２、ボディ領域１１、及びボディ領域１１下方のエピタキシャル層２の一部に跨るようにゲート酸化膜１４を介してゲート電極１５が埋め込まれている。又、半導体基板１の裏面には金属の裏面電極３が形成されている。
【００５１】
このように構成されるとき、高濃度Ｐ型の半導体基板１がソース／ドレイン領域の何れか一方として機能し、ボディ領域１１内に形成されている不純物拡散領域１２が、ソース／ドレイン領域の他方として機能する。以下では、図８の場合と同様、領域１２がソース領域として機能し、半導体基板１がドレイン領域として機能するパワーＭＯＳＦＥＴであるとして説明する。このとき、裏面電極３はドレイン電極として機能する（以下、「ドレイン電極３」と記載）。
【００５２】
尚、本発明装置２０の場合においても、パワーＭＯＳＦＥＴ１００が形成されている領域を「第１領域５１」、低耐圧のＭＯＳＦＥＴ４０が形成されている領域を「第２領域５２」と称する。
【００５３】
パワーＭＯＳＦＥＴ２０は、前記の通り、ソース領域１２、チャネル領域となるボディ領域１１、ゲート絶縁膜１４、ゲート電極１５、ドリフト領域となるエピタキシャル層２、ドレイン領域となる半導体基板１とで構成される。エピタキシャル層２及び半導体基板１は第１領域５１及び第２領域５２に跨って形成されているため、第１領域５１内のエピタキシャル層２及び半導体基板１のみならず、厳密には第２領域５２内のエピタキシャル層２及び半導体基板１もパワーＭＯＳＦＥＴのドリフト領域並びにドレイン領域として一部機能する。このため、以下では、両領域５１及び５２を明確化すべく、第２領域５２は低耐圧素子であるＭＯＳＦＥＴ４０が形成されている領域を指すものとし、第１領域５１は、第２領域５２以外の領域であってパワーＭＯＳＦＥＴ１００が形成されている領域を指すものとする（図１参照）。
【００５４】
図１では、第１領域５１と第２領域５２との境界に段差部４５を有する。より詳細には、エピタキシャル層２の表面の高さ位置が、第２領域５２よりも第１領域５１の方がｄ１だけ低くなるように形成されている。一方で、エピタキシャル層２の底面には段差がなく、半導体基板１の基板面と平行な平面を構成する。これにより、第１領域内のエピタキシャル層２の膜厚Ｘ６は、第２領域内のエピタキシャル層２の膜厚Ｘ１よりｄ１だけ薄い構成となる。
【００５５】
このような構成とすることで、予めｄ１を大きく設定しておけば、第１領域５１内のエピタキシャル層２の膜厚Ｘ６を第２領域５２内のエピタキシャル層２の膜厚Ｘ１より薄くすることができる。従って、第２領域５２内のＮ型ウェル領域３１下方のエピタキシャル層２の膜厚Ｘ５に影響を与えることなく、第１領域５１内のボディ領域１１下方のエピタキシャル層２の膜厚Ｘ３を薄くすることができる。これにより、第２領域５２内のＮ型ウェル領域３１と半導体基板１間の耐圧低下を抑制しながら、第１領域５１内のパワーＭＯＳＦＥＴ１００のオン抵抗を低下させることが可能となる。
【００５６】
以下、図１に示される本発明装置２０の製造方法につき、図面を参照して説明する。図２は、本実施形態に係る本発明方法を用いて本発明装置２０を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図２（ａ）〜（ｃ）に分けて図示している。又、図３は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップ＃１〜＃４は図３に示されるフローチャートの各ステップを表すものとする。
【００５７】
まず、図２（ａ）に示すように、例えば比抵抗が０．００５〜０．０１Ω・ｃｍ程度となるように高濃度Ｐ型にドープされた半導体基板１の主面側に、比抵抗が数Ω・ｃｍ程度となるように低濃度にドープされたエピタキシャル層２をエピタキシャル成長させる（ステップ＃１）。
【００５８】
尚、ステップ＃１では、エピタキシャル層２の膜厚が第２領域５２の所望膜厚Ｘ１となるようにエピタキシャル成長を行う。
【００５９】
次に、図２（ｂ）に示すように、第１領域５１の上面が露出されるような形状でパターニングされたレジスト５５を形成する（ステップ＃２）。
【００６０】
次に、図２（ｃ）に示すように、ステップ＃２で形成されたレジスト５５をマスクとしてエピタキシャル層２をエッチングする（ステップ＃３）。これにより、第１領域５１内のエピタキシャル層２の膜厚Ｘ６が、第２領域５２内のエピタキシャル層２の膜厚Ｘ１よりもｄ１だけ薄くなる。
【００６１】
その後、公知のＭＯＳＦＥＴ形成方法によって、第１領域５１内にパワーＭＯＳＦＥＴ１００を、第２領域５２内に低耐圧のＭＯＳＦＥＴ４０を形成する（ステップ＃４）。このようにして図１に示される本発明装置２０が形成される。
【００６２】
本発明方法によれば、低耐圧のＭＯＳＦＥＴ４０が形成される第２領域５２内のエピタキシャル層２の膜厚Ｘ１と、高耐圧のパワーＭＯＳＦＥＴ１００が形成される第１領域５１内のエピタキシャル層２の膜厚Ｘ６とを夫々個別に設定することができる。これにより、第２領域５２内のＮ型ウェル領域３１と半導体基板１間の耐圧低下を抑制しながら、第１領域５１内のパワーＭＯＳＦＥＴ１００のオン抵抗を低下させることが可能となる。
【００６３】
そして、本発明方法では、第１領域５１内のエピタキシャル層２をエッチングにより薄膜化して表面の高さ位置を異ならせるのみで、Ｎ型ウェル領域３１と半導体基板１間の耐圧低下の抑制とパワーＭＯＳＦＥＴ１００のオン抵抗の低下の両立を図ることができ、複雑な工程を必要としない。
【００６４】
尚、本実施形態において、図４に示すように、ステップ＃３の後、ステップ＃４の開始前、即ち、図４（ａ）に示されるような状態から、更に所定膜厚だけエピタキシャル成長を行った後（図４（ｂ））、全面に対してエッチングを行う工程を追加しても良い（図４（ｃ））。このような工程を追加することで、第１領域５１と第２領域５２の段差部４５の角部を滑らかにすることができ、後の工程において酸化膜を成膜するに際して、段差部に対してもむらなく酸化膜を成膜することができる。
【００６５】
［第２実施形態］
本発明装置及び本発明方法の第２実施形態（以下、適宜「本実施形態」と称する）について、図５〜図７の各図を参照して説明する。
【００６６】
図５は本実施形態に係る本発明装置の概略断面構造図である。図５に示される本発明装置２１は、第１実施形態に係る本発明装置２０と比較して、エピタキシャル層２の上面には段差がなく、第２領域５２内のエピタキシャル層２の底面の深さ位置において、第２領域５２内よりも第１領域５１内の方が不純物濃度が高濃度である点が異なる。又、その他の構成要素は第１実施形態に係る本発明装置２０と同一である。以下では、第１実施形態と異なる箇所についてのみ説明する。
【００６７】
図５に示される本発明装置２１は、第１領域５１内において、半導体基板１と低濃度のエピタキシャル層２の間に、エピタキシャル層２よりも高濃度Ｐ型の埋め込み拡散領域５８を備える構成である。これにより、第２領域５２内のエピタキシャル層２の底面の深さ位置においては、第１領域５１内には前記拡散領域５８が形成されているため、第２領域５２より高濃度となっている。
【００６８】
このとき、エピタキシャル層２下層の高濃度領域としては、第２領域５２内においては半導体基板１のみで構成される一方、第１領域５１内においては埋め込み拡散領域５８と半導体基板１とで構成される。半導体基板１の厚みをｄ２とし、エピタキシャル層２下層に形成された高濃度拡散領域の深さをｄ３とすると、ｄ２＜ｄ３となる。
【００６９】
図５の構成の場合、半導体基板１の底面からエピタキシャル層２の上面までの高さは両領域間で同一であるため、第２領域５２内の低濃度エピタキシャル層２の膜厚をＸ１、第１領域５１内の低濃度エピタキシャル層２の膜厚をＸ７とすると、以下の数５が成立する。
【００７０】
（数５）
ｄ２＋Ｘ１＝ｄ３＋Ｘ７
【００７１】
ここで、前記ｄ３は、第１領域５１内において形成された埋め込み拡散領域５８の形成深さによって決定されるため、埋め込み拡散領域５８を第１領域５１内の主面側に成長させてｄ３の値を大きくすることで、第１領域５１内の低濃度エピタキシャル層２の膜厚Ｘ７を薄くすることができる。これにより、ボディ領域１１下方の低濃度エピタキシャル層２の膜厚Ｘ３を薄くすることができる。
【００７２】
一方、埋め込み拡散領域５８を第１領域５１内の主面側に成長させたとしても、第２領域５２内の低濃度エピタキシャル層２の膜厚には影響しない。このため、第２領域５２内のウェル領域３１下方の低濃度エピタキシャル層２の膜厚Ｘ５の値に影響を及ぼすことなく、ボディ領域１１下方の低濃度エピタキシャル層２の膜厚Ｘ３を薄くすることができる。これにより、第１実施形態と同様、第２領域５２内のＮ型ウェル領域３１と半導体基板１間の耐圧低下を抑制しながら、第１領域５１内のパワーＭＯＳＦＥＴ１００のオン抵抗を低下させることが可能となる。
【００７３】
以下、図５に示される本発明装置２１の製造方法につき、図面を参照して説明する。図６は、本実施形態に係る本発明方法を用いて本発明装置２１を製造する際の製造工程を示す概略の工程断面図であり、工程毎に図６（ａ）〜（ｃ）に分けて図示している。又、図７は、本実施形態に係る本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップ＃１１〜＃１４は図７に示されるフローチャートの各ステップを表すものとする。
【００７４】
まず、図６（ａ）に示すように、例えば比抵抗が０．００５〜０．０１Ω・ｃｍ程度となるように高濃度Ｐ型にドープされた半導体基板１の主面側に、第１領域５１の上面が露出するような形状でパターニングされたレジスト５６を形成する（ステップ＃１１）。
【００７５】
次に、図６（ｂ）に示すように、ステップ＃１１で形成されたレジスト５６をマスクとして、半導体基板１より高濃度のＰ型不純物イオンを注入し、第１不純物拡散領域５８ａを形成する（ステップ＃１２）。
【００７６】
次に、図６（ｃ）に示すように、半導体基板１の主面側に、比抵抗が数Ω・ｃｍ程度となるように低濃度にドープされたエピタキシャル層２をエピタキシャル成長させる（ステップ＃１３）。
【００７７】
本ステップ＃１３において、エピタキシャル成長時に第１不純物拡散領域５８ａもエピタキシャル成長方向に拡散する。これによって、ステップ＃１３終了時に、第１領域５１内には、半導体基板１と低濃度のエピタキシャル層２の間に高濃度の埋め込み拡散領域５８が形成される。これにより、第２領域５２内の低濃度エピタキシャル層２の膜厚Ｘ１と比べて、第１領域５１内の低濃度エピタキシャル層２の膜厚Ｘ７は薄くなる。
【００７８】
その後、公知のＭＯＳＦＥＴ形成方法によって、第１領域５１内にパワーＭＯＳＦＥＴ１００を、第２領域５２内に低耐圧のＭＯＳＦＥＴ４０を形成する（ステップ＃１４）。このようにして図５に示される本発明装置２１が形成される。
【００７９】
本実施形態の場合、図６（ｃ）に示すように、第１領域５１内において半導体基板１と低濃度エピタキシャル層２の間に埋め込み拡散領域５８を形成することで、第１領域５１内の低濃度エピタキシャル層２の膜厚Ｘ７を第２領域５２内の低濃度エピタキシャル層２の膜厚Ｘ１より薄く形成することができる。そして、両領域間の低濃度エピタキシャル層２の膜厚差は、ステップ＃１２におけるイオン注入条件（ドーズ量）、及びステップ＃１３におけるエピタキシャル成長条件によって決定することができる。
【００８０】
即ち、本実施形態においても、第１実施形態と同様、低耐圧のＭＯＳＦＥＴ４０が形成される第２領域５２内の低濃度エピタキシャル層２の膜厚Ｘ１と、高耐圧のパワーＭＯＳＦＥＴ１００が形成される第１領域５１内の低濃度エピタキシャル層２の膜厚Ｘ７とを夫々個別に設定することができる。これにより、第２領域５２内のＮ型ウェル領域３１と半導体基板１間の耐圧低下を抑制しながら、第１領域５１内のパワーＭＯＳＦＥＴ１００のオン抵抗を低下させることが可能となる。
【００８１】
そして、本実施形態では、第１領域５１内のエピタキシャル層２に高濃度イオン注入を行うことのみで、Ｎ型ウェル領域３１と半導体基板１間の耐圧低下の抑制とパワーＭＯＳＦＥＴ１００のオン抵抗の低下の両立を図ることができ、複雑な工程を必要としない。
【００８２】
尚、上述の各実施形態では、第１領域５１内にＰチャネルのパワーＭＯＳＦＥＴ１００を、第２領域５２内にＮチャネルの低耐圧ＭＯＳＦＥＴ４０を夫々備える構成としたが、各素子の極性はこれらに限定されるものではない。例えば、第１領域５１内にＮチャネルのパワーＭＯＳＦＥＴを形成する場合には、半導体基板１、エピタキシャル層２、ボディ領域１１、ソース領域１２の各極性を夫々反転させれば良い。
【産業上の利用可能性】
【００８３】
本発明は、パワーＭＯＳトランジスタ等の大電力用半導体素子を備えるＤＣ−ＤＣコンバータや電源装置に利用可能である。
【図面の簡単な説明】
【００８４】
【図１】本発明に係る半導体装置の第１実施形態の概略断面構造図
【図２】第１実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図
【図３】第１実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図４】第１実施形態に係る本発明方法を用いて半導体装置を製造する際の別の製造工程の一部を示す概略の工程断面図
【図５】本発明に係る半導体装置の第２実施形態の概略断面構造図
【図６】第２実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を示す概略の工程断面図
【図７】第２実施形態に係る本発明方法を用いて半導体装置を製造する際の製造工程を工程順に示すフローチャート
【図８】トレンチ型ＭＯＳＦＥＴの概略断面構造図
【図９】プレーナ型ＭＯＳＦＥＴの概略断面構造図
【図１０】高耐圧素子と低耐圧素子を備える従来の半導体装置
【図１１】従来の半導体装置の所定位置における不純物濃度プロファイル
【図１２】ボディ領域下方のエピタキシャル層の膜厚とパワーＭＯＳＦＥＴのオン抵抗の関係を示すグラフ
【図１３】ウェル領域下方のエピタキシャル層の膜厚と、同ウェル領域と半導体基板間の耐圧の関係を示すグラフ
【符号の説明】
【００８５】
１：    高濃度の半導体基板
２：    低濃度のエピタキシャル層
３：    裏面電極
１１：    Ｎ型ボディ領域
１２：    ソース／ドレイン領域
１４：    ゲート酸化膜
１５：    ゲート電極
２０、２１：    本発明に係る半導体装置
３１：    Ｎ型ウェル領域
３２：    Ｐ型ウェル領域
３３：    ソース／ドレイン領域
３４：    ソース／ドレイン領域
３６：    ゲート酸化膜
３７：    ゲート電極
４０：    低耐圧のＭＯＳＦＥＴ
４５：    段差部
５１：    第１領域
５２：    第２領域
５５：    レジスト
５６：    レジスト
５８：    埋め込み拡散領域
５８ａ：    第１不純物拡散領域
１００：    トレンチ型ＭＯＳＦＥＴ
１０１：    プレーナ型ＭＯＳＦＥＴ
１１０：    従来の半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009170545.tif 000008
【図７】
2009170545.tif 000009
【図８】
2009170545.tif 000010
【図９】
2009170545.tif 000011
【図１０】
2009170545.tif 000012
【図１１】
2009170545.tif 000013
【図１２】
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【図１３】
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