(57)【要約】【課題】高耐圧半導体装置において、高電圧配線に高電圧が印加されると、電界が半導体基板の表面等に悪影響を及ぼすという課題があった。【解決手段】高電圧配線４０の下方の半導体領域３１Ａを、その周囲の半導体領域３１Ｂと分離するために、高電圧配線４０の下方の半導体領域に、ＤＴＩ(Deep Trench Isolation) ４１を形成する。【効果】ＤＴＩで分離された半導体領域３１Ａの表面は、高電圧配線４０に印加される高電圧による電界の影響を受けるが、その周辺の半導体領域３１Ｂの表面は、電界の影響を受けることはない。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表層部に形成された高耐圧能動素子領域と、前記高耐圧能動素子領域に対して高電圧を印加するための高電圧配線とを含む高耐圧半導体装置において、
前記高電圧配線の下方の半導体領域をその周囲の半導体領域と分離するために、前記高電圧配線の下方の半導体領域には、高電圧配線の幅方向両側に沿って延びるＤＴＩ(Deep Trench Isolation) が形成されていることを特徴とする、高耐圧半導体装置。
【請求項２】
半導体基板と、前記半導体基板の表層部に形成された高耐圧能動素子領域と、前記高耐圧能動素子領域に対して高電圧を印加するための高電圧配線とを含む高耐圧半導体装置において、
前記高電圧配線の下方の半導体領域には、前記高電圧配線に沿って延びるＤＴＩ（(Deep Trench Isolation) が形成されていることを特徴とする、高耐圧半導体装置。
【請求項３】
前記ＤＴＩは、前記高電圧配線の幅方向両側に沿って延びる一対のＤＴＩを含むことを特徴とする、請求項２記載の高耐圧半導体装置。
【請求項４】
前記ＤＴＩは、前記高電圧配線の幅方向中央に対応するように設けられ、高電圧配線に沿って延びるＤＴＩを含むことを特徴とする、請求項２記載の高耐圧半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧半導体装置に関し、いわゆるパワーエレクトロニクス分野で主として使用される高電圧が印加される半導体装置に関する。
【背景技術】
【０００２】
高耐圧半導体装置には、高電圧が印加される高電圧配線が存在する。この高電圧配線を介して高耐圧素子に数１００ボルトの高電圧が印加されるように設計されているが、高電圧配線に高電圧が印加された場合、高電圧配線の下方の半導体層の表面が電界の影響で反転する等の現象が生じる。
具体的に説明すると、図６Ａは、従来の高耐圧半導体装置の部分縦断面図であり、図６Ｂは従来の高耐圧半導体装置の部分平面図である。
【０００３】
図６Ａおよび図６Ｂを参照して、従来の高耐圧半導体装置は、半導体基板としてのたとえばＮ型エピタキシャル層１の表層部に所定の間隔をあけて、Ｎウェル２およびＰウェル３が対をなすように設けられている。そしてＮウェル２およびＰウェル３の表面には素子分離用のＬＯＣＯＳ膜４、５、６が形成され、ＬＯＣＯＳ膜４および６間のＮウェル２の表層部にはＮ型不純物高濃度拡散領域（たとえばコンタクト領域として機能する）７が形成されている。また、ＬＯＣＯＳ膜５、６間のＰウェル３の表層部には、Ｐ型不純物高濃度拡散領域（たとえばコンタクト領域として機能する）８が形成されている。そして、これらの上には層間絶縁膜９が積層され、層間絶縁膜９を隔ててＮウェル２およびＰウェル３の境界部には高電圧配線１０が配置されている。
【０００４】
このような構成において、高電圧配線１０に負の高電圧が印加されると、高電圧配線１０の下方のＮ型エピタキシャル層１の表面領域、すなわちＬＯＣＯＳ膜６の下側において、Ｎ型蓄積層１１が形成されることがある。このため、Ｎウェル２およびＰウェル３間の耐圧が低下するという課題がある。
図７Ａは、従来の高耐圧半導体装置の他の例を示す部分縦断面図であり、図７Ｂは従来の高耐圧半導体装置の他の例の部分平面図である。
【０００５】
図７Ａおよび図７Ｂを参照して、従来の他の例にかかる高耐圧半導体装置は、半導体基板としてのＰ型半導体基板またはＰ型エピタキシャル層１１を有し、このＰ型半導体基板またはＰ型エピタキシャル層１１の表層部に、所定の間隔をあけて、Ｎウェル１２、１３が対称に形成されている。そして各Ｎウェル１２、１３の表層領域には、それぞれ、Ｎ型不純物高濃度拡散領域１７、１８が形成されている。これらＮ型不純物高濃度拡散領域１７、１８は、ＬＯＣＯＳ膜１４、１５、１６により素子分離されている。さらに、その上には層間絶縁膜１９が積層されており、層間絶縁膜１９の上には、Ｎウェル１２および１３の境界部分に対向するように高電圧配線２０が配置されている。
【０００６】
このような構成において、高電圧配線２０に正の高電圧が印加されると、Ｎウェル１２および１３間のＰ型半導体基板またはＰ型エピタキシャル層１１の表面にＮ型反転層２１が形成される。そして反転層２１が形成されると、Ｎウェル１２とＮウェル１３との間にリークが生じるという課題がある。
【特許文献１】特表２００３−５１８７５０号公報
【特許文献２】特開２００７−２１４３０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、上述した従来の高耐圧半導体装置における課題を解決するためになされたものであり、高耐圧半導体装置において、高電圧配線に高電圧が印加されても、電界が半導体基板の表面等に悪影響を及ぼすことのない高耐圧半導体装置を提供することを主たる目的とする。
【課題を解決するための手段】
【０００８】
この発明は、半導体基板と、前記半導体基板の表層部に形成された高耐圧能動素子領域と、前記高耐圧能動素子領域に対して高電圧を印加するための高電圧配線とを含む高耐圧半導体装置において、前記高電圧配線の下方の半導体領域をその周囲の半導体領域と分離するために、前記高電圧配線の下方の半導体領域には、高電圧配線の幅方向両側に沿って延びるＤＴＩ(Deep Trench Isolation) が形成されていることを特徴とする、高耐圧半導体装置である。
【０００９】
請求項２記載の発明は、半導体基板と、前記半導体基板の表層部に形成された高耐圧能動素子領域と、前記高耐圧能動素子領域に対して高電圧を印加するための高電圧配線とを含む高耐圧半導体装置において、前記高電圧配線の下方の半導体領域には、前記高電圧配線に沿って延びるＤＴＩ（(Deep Trench Isolation) が形成されていることを特徴とする、高耐圧半導体装置である。
【００１０】
請求項３記載の発明は、前記ＤＴＩは、前記高電圧配線の幅方向両側に沿って延びる一対のＤＴＩを含むことを特徴とする、請求項２記載の高耐圧半導体装置である。
請求項４記載の発明は、前記ＤＴＩは、前記高電圧配線の幅方向中央に対応するように設けられ、高電圧配線に沿って延びるＤＴＩを含むことを特徴とする、請求項２記載の高耐圧半導体装置である。
【発明の効果】
【００１１】
この発明によれば、高電圧配線の下方の半導体領域に、高電圧配線に沿って延びるＤＴＩ(Deep Trench Isolation) が形成されているから、高電圧配線下方の半導体領域は、高電圧配線が施された位置を中心に左右の領域がＤＴＩによって電気的に分離されている。このため、高電圧配線下方の左右の半導体領域の表層部に形成された能動素子領域間が、高電圧配線の直下の半導体領域表面に生じる反転層や蓄積層によって電気的に接続されることがない。つまり、高電圧配線の近傍の半導体領域の表層部に形成された能動素子領域（論理領域）が、高電圧配線に電圧が印加されることにより生じる電界による悪影響を受けることを防止できる。
【００１２】
高電圧配線の下方の半導体領域に、高電圧配線に沿って延びるように形成するＤＴＩは、請求項１または３記載のように、高電圧配線の幅方向両側に沿って延びる一対のＤＴＩであってもよいし、請求項４記載のように、高電圧配線の配線方向に沿って延びる１つのＤＴＩであってもよい。
前者の場合は、高電圧配線下方の半導体領域が、その周囲の半導体領域と電気的に分離される。このため、高電圧配線に高電圧が印加されても、その電界により生じる反転層や蓄積層は、高電圧配線下方の、一対のＤＴＩで分離された半導体領域の表面だけに生じる。よって、高電圧配線の近傍の半導体領域の表層部に形成された能動素子領域（論理領域）が、高電圧配線から生じる電界により悪影響を受けることを防止できる。
【００１３】
後者の場合は、高電圧配線直下の半導体領域にＤＴＩが形成されており、高電圧配線近傍の半導体領域の表層部に形成された能動素子領域（論理領域）が、ＤＴＩによって電気的に分離されている。よって、高電圧配線に高電圧が印加され、その電界により半導体領域の表層部に反転層や蓄積層が生じても、その生じた反転層や蓄積層は、ＤＴＩで分離された領域ごとに発生するため、隣接する能動素子領域（論理領域）が、反転層や蓄積層によって電気的に短絡したりすることがない。つまり、高電圧配線から生じる電界により、能動素子領域（論理領域）が悪影響を受けることがない。
【００１４】
以上のように、いずれの場合も、高電圧配線下方の半導体領域は、ＤＴＩによって電気的に分離されている。このため、高電圧配線に高電圧が印加されても、その電界により生じる反転層や蓄積層が高電圧配線の近傍の半導体領域の表層部に形成された能動素子領域（論理領域）に悪影響を与えることを防止できる。
【発明を実施するための最良の形態】
【００１５】
以下には、図面を参照して、この発明の実施形態について具体的に説明をする。
図１は、この発明の一実施形態に係る高耐圧半導体装置の部分縦断面図である。
この実施形態に係る高耐圧半導体装置は、Ｎ型エピタキシャル層３１の表層領域に対をなすＮウェル３２およびＰウェル３３が所定の間隔をあけて形成されている。Ｎウェル３２の表層領域にはコンタクト領域として機能するＮ型不純物高濃度拡散領域３４が形成され、たとえば正の電源電圧が印加されるようになっている。Ｐウェル３３の表層領域には、コンタクト領域として機能するＰ型不純物高濃度拡散領域３５が形成されている。Ｐ型不純物高濃度拡散領域３５は、たとえばＧＮＤ電位に接続されるようになっている。
【００１６】
Ｎウェル３２およびＰウェル３３を含むＮ型エピタキシャル層３１の表面には素子分離のＬＯＣＯＳ膜３６、３７、３８が形成されており、その上には層間絶縁膜３９が積層されている。そして層間絶縁膜３９の上には、Ｎウェル３２およびＰウェル３３の境界部に対応する位置に高電圧配線４０が備えられている。
この実施形態の特徴は、高電圧配線４０の下方の半導体領域であるＮ型エピタキシャル層３１、すなわちＮウェル３２およびＰウェル３３の境界部のＮ型エピタキシャル層３１に高電圧配線４０の幅方向両側に沿って平行に延びる対をなす２つのＤＴＩ（Deep Trench Isolation)４１が形成されていることである。よって、この対をなす２つのＤＴＩ４１により、Ｎ型エピタキシャル層３１は、２つのＤＴＩ４１で囲まれた内側領域３１Ａとその周囲の外側領域３１Ｂとに分離されている。
【００１７】
このため、高電圧配線４０にたとえば負の高電圧が印加されたときには、内側領域３１Ａの表面にＮ型蓄積層４２が形成されるが、Ｎ型蓄積層４２は、２つのＤＴＩ４１で囲まれた内側領域３１Ａの表面にのみ現れ、Ｎウェル３２やＰウェル３３の表面には生じない。よって、Ｎウェル３２とＰウェル３３との間の耐圧低下等が生じることはない。
図２は、この発明の他の実施形態に係る高耐圧半導体装置の部分縦断面図である。
【００１８】
この実施形態に係る高耐圧半導体装置は、Ｐ型半導体基板またはＰ型エピタキシャル層５１を備え、その表層領域には、対称に所定間隔をあけてＮウェル５２、５３が形成されている。Ｎウェル５２にはＮ型不純物高濃度拡散領域５４が形成され、Ｎウェル５３にもＮ型不純物高濃度拡散領域５５が形成されている。そしてＮウェル５２、５３を含むＰ型半導体基板またはＰ型エピタキシャル層５１の表面には素子分離用のＬＯＣＯＳ膜５６、５７、５８が形成され、その上は層間絶縁膜５９で覆われている。そして層間絶縁膜５９上には、Ｎウェル５２、５３の境界領域に対応するように、高電圧配線６０が設けられている。
【００１９】
この実施形態の特徴は、高電圧配線６０の下方の半導体領域、すなわち高電圧配線６０の下側に存在するＰ型半導体基板またはＰ型エピタキシャル層５１に、高電圧配線６０の幅方向両側に沿って平行に延びる対をなす２つのＤＴＩ６１が形成されていることである。よって、Ｐ型半導体基板またはＰ型エピタキシャル層５１は、２つのＤＴＩ６１で囲まれた内側領域５１Ａと、その周辺の外側領域５１Ｂとに、ＤＴＩ６１により分離されている。
【００２０】
このような構成において、高電圧配線６０に高電圧が印加されると、高電圧により生じる電界の影響で、内側領域５１Ａの表面にＮ型反転層６２が生じる。しかし、Ｎ型反転層６２が生じる内側領域５１Ａは、ＤＴＩ６１によりその周辺のＮウェル５２、５３とは分離されている。よって、Ｎ型反転層６２が内側領域６１Ａの表面に生じても、Ｎウェル５２、５３間でのリークは生じない。
【００２１】
図３は、この発明の一実施形態に係る高耐圧半導体装置の部分平面図であり、ＤＴＩ６１の配置を表わす平面図である。
図３に示すように、高耐圧半導体装置には、高電圧用パッド６４、高電圧配線６０および高電圧配線６０により高電圧が印加される高耐圧能動素子領域６５が含まれている。また、低耐圧の能動素子領域（ロジック領域）６６が、半導体装置内に混載されている。ＤＴＩ６１は、太い実線で示すように、高電圧が印加されるパッド６４、高電圧配線６０および高耐圧能動素子領域６５の周囲を取り囲むように、これら各領域の下方に位置する半導体層に形成されている。よって、パッド６４、高電圧配線６０および高耐圧能動素子領域６５の下方にある半導体層の表面に、電界の影響で反転層や蓄積層が生じても、それらはＤＴＩ６１にとり囲まれて分離された領域の半導体層表面においてのみ生じ、周囲の半導体層の表面には生じないように遮断されている。
【００２２】
よって、この実施形態によれば、高電圧が印加される配線パターン６０および領域６４、６５に沿ってＤＴＩ６１が形成され、高電圧配線６０および高電圧領域６４、６５がガードリングされているので、その周辺の半導体基板表面に電界による反転層や蓄積層が生じることなく、高電圧による不所望な影響を防止することができる。
図４は、この発明のさらに他の実施形態に係る高耐圧半導体装置の部分縦断面図である。図４に示す高耐圧半導体装置の構成は、図１に示す高耐圧半導体装置の構成と類似しているが、異なる点は、Ｎウェル３２およびＰウェル３３の境界部のＮ型エピタキシャル層３１に形成されたＤＴＩ４１が、図１に示すように、高電圧配線４０の幅方向両側に沿って平行に延びる対をなす２つのＤＴＩ４１になっておらず、高電圧配線４０の幅方向中央下方に沿って延びるように形成された１つのＤＴＩ４１となっていることである。
【００２３】
このように、高電圧配線４０の下方の半導体領域（Ｎ型エピタキシャル層３１）に形成するＤＴＩ４１を、高電圧配線直下の１つのＤＴＩ４１としても、このＤＴＩ４１によって隣接して配置されたＮウェル３２およびＰウェル３３間を電気的に確実に分離することができ、Ｎウェル３２とＰウェル３３との間の耐圧低下等を防止することができる。
すなわち、図４の構成では、Ｎウェル３２とＰウェル３３との境界部を構成しているＮ型エピタキシャル層３１の表層部に、高電圧配線４０にたとえば負の高電圧が印加されることによって、Ｎ型蓄積層４２が発生する。しかし、Ｎ型エピタキシャル層３１の表層部に生じたＮ型蓄積層４２は、ＤＴＩ４１により電気的に分離されている。このため、Ｎ型蓄積層４２によってＮウェル３２およびＰウェル３３間の耐圧低下が生じることはない。      
【００２４】
なお、図４において、図１の構成と同一の構成には同一番号が付されており、重複した説明については省略する。
図５は、この発明のさらに他の実施形態に係る高耐圧半導体装置の部分縦断面図である。図５に示す高耐圧半導体装置は、図２に示す高耐圧半導体装置の変形例であり、高電圧配線６０の下方の半導体領域５１に形成されたＤＴＩ６１が、１つだけの構成が示されている。
【００２５】
なお、図５に示す各構成要素において、図２と同一部分には同一番号が付されている。  図５の構成において、高電圧配線６０に高電圧が印加されると、高電圧により生じる電界の影響で、Ｎウェル５２およびＮウェル５３の境界領域に存在するＰ型半導体基板またはＰ型エピタキシャル層５１の表層部にＮ型反転層６２が生じる。しかし、Ｎウェル５２とＮウェル５３との境界部には、ＤＴＩ６１が形成されているから、その境界部の表層部にＮ型反転層６２が生じても、Ｎウェル５２とＮウェル５３との間がＮ型反転層６２で短絡されたり、Ｎウェル５２とＮウェル５３との間の耐圧が低下することはない。
【００２６】
すなわち、高電圧配線６０の直下のＰ型半導体基板またはＰ型エピタキシャル層５１にＤＴＩ６１が形成されていることにより、ＤＴＩ６１によって、Ｐ型半導体基板またはＰ型エピタキシャル層５１の表層部に形成された対をなすＮウェル５２とＮウェル５３との間が電気的に分離されている。よって、Ｎウェル５２とＮウェル５３間でのリークは生じない。
【００２７】
この発明は、以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
【図面の簡単な説明】
【００２８】
【図１】この発明の一実施形態に係る高耐圧半導体装置の部分縦断面図である。
【図２】この発明の他の実施形態に係る高耐圧半導体装置の部分縦断面図である。
【図３】この発明の一実施形態に係る高耐圧半導体装置の部分平面図である。
【図４】この発明のさらに他の実施形態に係る高耐圧半導体装置の部分断面図である。
【図５】この発明のさらに他の実施形態に係る高耐圧半導体装置の部分縦断面図である。
【図６Ａ】従来の高耐圧半導体装置の部分縦断面図である。
【図６Ｂ】従来の高耐圧半導体装置の部分平面図である。
【図７Ａ】従来の高耐圧半導体装置の他の例を示す部分縦断面図である。
【図７Ｂ】従来の高耐圧半導体装置の他の例の部分平面図である。
【符号の説明】
【００２９】
３２    Ｎ型エピタキシャル層
４０    高電圧配線
４１    ＤＴＩ
５１    Ｐ型半導体基板またはＰ型エピタキシャル層
６０    高電圧配線
６１    ＤＴＩ
【図１】
2009070917.tif 000003
【図２】
2009070917.tif 000004
【図３】
2009070917.tif 000005
【図４】
2009070917.tif 000006
【図５】
2009070917.tif 000007
【図６Ａ】
2009070917.tif 000008
【図６Ｂ】
2009070917.tif 000009
【図７Ａ】
2009070917.tif 000010
【図７Ｂ】
2009070917.tif 000011