(57)【要約】【課題】ＮＭＯＳとＰＭＯＳとの境界を明確化して更なる微細化を可能とし、ＮＭＯＳとＰＭＯＳとの閾値電圧を共に実用レベルの低い値に設定できる半導体装置を提供する。【解決手段】  この半導体装置１は、ゲート電極Ｇｎが金属シリサイド層１１１／Ｌａ含有層１０５／ゲート絶縁膜１０３の積層構造のＮＭＯＳトランジスタと、ゲート電極Ｇｐが前記金属シリサイド層１１１と同一組成の金属シリサイド層１１１／前記Ｌａ含有層１０５と同一組成のＬａ含有層１０５／メタル層１０４／ゲート絶縁膜１０３の積層構造のＰＭＯＳトランジスタとを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲート電極が金属シリサイド層／ゲート絶縁膜の積層構造の第１導電型のＭＯＳトランジスタと、
ゲート電極が前記金属シリサイド層と同一組成の金属シリサイド層／メタル層／ゲート絶縁膜の積層構造の第２導電型のＭＯＳトランジスタと、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１導電型のＭＯＳトランジスタの前記ゲート電極の前記金属シリサイド層と前記ゲート絶縁膜との間にＬａ含有層を更に有し、
前記第２導電型のＭＯＳトランジスタの前記ゲート電極の前記金属シリサイド層と前記メタル層との間に前記Ｌａ含有層と同一組成のＬａ含有層を更に有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メタル層は、ＴｉＮであることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記金属シリサイド層は、ＮｉＳｉ2であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１導電型のＭＯＳトランジスタと前記第２導電型のＭＯＳトランジスタとによりＣＭＯＳトランジスタが構成されることを特徴とする請求項１〜請求項４の何れかに記載の半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタル層を選択的に形成する工程と、
前記メタル層および前記ゲート絶縁膜上にポリシリコン層を積層する工程と、
前記ポリシリコン層、前記メタル層および前記ゲート絶縁膜をパターニングして、ポリシリコン層／ゲート絶縁膜の積層構造の第１ゲート電極とポリシリコン層／メタル層／ゲート絶縁膜の積層構造の第２ゲート電極とを形成する工程と、
前記半導体基板上に前記第１ゲート電極および前記第２ゲート電極を覆う様に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上層を除去して前記第１ゲート電極および第２ゲート電極の各々の前記ポリシリコン層を露出させる工程と、
前記露出された各々のポリシリコン層上に金属層を形成する工程と、
熱処理により前記金属層と前記ポリシリコン層とを反応させて前記ポリシリコン層を金属シリサイド層に変化させる工程と、
を備えることを特徴とする請求項１の記載の半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にメタル層を選択的に形成する工程と、
前記メタル層および前記ゲート絶縁膜上に順にＬａ含有層およびポリシリコン層を積層する工程と、
前記ポリシリコン層、前記Ｌａ含有層、前記メタル層および前記ゲート絶縁膜をパターニングして、ポリシリコン層／Ｌａ含有層／ゲート絶縁膜の積層構造の第１ゲート電極とポリシリコン層／Ｌａ含有層／メタル層／ゲート絶縁膜の積層構造の第２ゲート電極とを形成する工程と、
前記半導体基板上に前記第１ゲート電極および第２ゲート電極を覆う様に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上層を除去して前記第１ゲート電極および第２ゲート電極の各々の前記ポリシリコン層を露出させる工程と、
前記露出された各々のポリシリコン層上に金属層を形成する工程と、
熱処理により前記金属層と前記ポリシリコン層とを反応させて前記ポリシリコン層を金属シリサイド層に変化させる工程と、
を備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＭＯＳおよびＰＭＯＳのトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのゲート空乏化は、ゲート絶縁膜の実効的な膜厚を増加させるため、トランジスタの性能向上を実現するには、ゲートの空乏化を抑えるメタルゲート構造が望ましい。特に、ゲートポリシリコンを全てシリサイド化するフルシリサイド（Fully Silicide = FUSI）の構造は、従来のゲート形成工程を利用できるので、従来の製造プロセスとの整合性が良く、ゲート空乏化抑制のための有望な手段と考えられている。
【０００３】
しかし、ＮＭＯＳとＰＭＯＳの双方に対して、適当な閾値電圧（以下、Ｖthと呼ぶ）を持つＦＵＳＩ−ＣＭＯＳを実現するのは難しい。これは、Ｖthを決定する、電極材料の実効仕事関数の値をＮＭＯＳとＰＭＯＳとで異なるものとするのが難しいからである。例えば、ニッケルシリサイドのＦＵＳＩゲートの場合、ＮＭＯＳにＮｉＳｉ2を用い、ＰＭＯＳにＮｉ3Ｓｉを用いると、それぞれＮＭＯＳ、ＰＭＯＳに最も適したＶthを得られる。しかし、１つのウエハ内で、二つの組成のニッケルシリサイドを作り分け、かつ微細トランジスタを集積させることは困難である（単一の組成であれば比較的作り易い）。
【０００４】
ここで、別のメタルゲート構造として提案されているＭＩＰＳ（Metal Inserted poly Silicon Stack）構造を考えてみる。これは、ポリシリコンゲートとゲート絶縁膜との間にメタル層を挿入する手法である。ＮＭＯＳとＰＭＯＳとで異なる金属を挿入すれば（この方法をＤｕａｌメタルＭＩＰＳと呼ぶ）、ＮＭＯＳとＰＭＯＳとの双方において適当なＶthを実現できる。例えば、ＮＭＯＳにＴａＮあるいはＴａＳｉＮを挿入し、ＰＭＯＳにＴｉＮを挿入すれば、それぞれの材質の仕事関数の値から考えて、Ｖthは標準的な集積回路に用いるのに適当な値に近くなるはずである。
【０００５】
ＤｕａｌメタルＭＩＰＳとして学会で報告されている例としては、非特許文献１等がある。この文献では、Ｆｉｇ．１（ａ）として新しいＤｕａｌメタル（Ｄｕａｌ  Ｈｉｇｈ−ｋ）ＭＩＰＳプロセスを示し、Ｆｉｇ．１（ｂ）として従来のＤｕａｌメタルＭＩＰＳプロセスを示している。しかし、どちらもメタル層を作った上にポリシリコン層を重ねてゲートを形成し、ソースドレイン拡散層はその後に形成される点（いわゆるゲートファーストプロセス）は同じである。ゲートファーストプロセスは、ゲート電極形成より後の製造プロセスが、従来のポリシリコンゲートの製造プロセスとほぼ同じになるため、これまで培ってきた半導体プロセス技術の多くが直接的に適用できることが利点である。
【０００６】
しかし、ゲートファーストプロセスのＤｕａｌメタルＭＩＰＳでは、そのメタル層は、ソースドレイン拡散層活性化アニール等の高温処理を受けるので、そのメタル層の特性が維持し難しい（即ちＶthの制御が難しい）という不利点がある。例えば、上述の様に、本来「ＮＭＯＳにＴａＮあるいはＴａＳｉＮを挿入し、ＰＭＯＳにＴｉＮを挿入すれば、ＮＭＯＳおよびＰＭＯＳの各々のＶthは標準的な集積回路に用いるのに適当な値に近くなる」はずだが、実際にはそれが困難だという状況にある。特に、ＰＭＯＳのＴｉＮは比較的安定したＰ型メタルの性質を維持するが、ＮＭＯＳのＴａＮやＴａＳｉＮは、ポリシリコンと接した状態でソースドレイン拡散層活性化アニールの高温処理を受けると、仕事関数が上昇し、十分低いＶthを持ったＮＭＯＳの実現は比較的困難である。
【０００７】
また、更に別のメタルゲート構造もある。それは、絶縁膜に金属元素をドープすることで実効仕事関数を変位させて、Ｖthを狙い通りの値に制御する方法である。特に絶縁膜にＨｉｇｈ−ｋ材料を用いた場合の例が学会などで報告されている。例えば、ＮＭＯＳのＨｉｇｈ−ｋ絶縁膜にはＬａをドープし、ＰＭＯＳのＨｉｇｈ−ｋ絶縁膜にはＡｌをドープする。具体的には、ＮＭＯＳにはＬａＯを、ＰＭＯＳにはＡｌＯを、ｐｏｌｙＳｉ／メタルとＨｉｇｈ−ｋ絶縁膜との間に挟む（キャッピング層）。そして後の熱処理によりキャッピング層からＬａやＡｌが拡散し、それらの金属元素がＨｉｇｈ−ｋ絶縁膜にドープされる。その結果、実効仕事関数が変位する。しかし、これも上記のＤｕａｌメタルＭＩＰＳ構造と同様、ゲートファーストプロセスであり、やはり（特にＮＭＯＳ側）Ｖthの制御の不安定性の問題がある。
【０００８】
なお、ＦＵＳＩであれば、ゲートファーストの抱える問題、即ち、後の熱処理によってＶthが狙い通りの値にならなくなるという問題は避けられる。ＦＵＳＩによるメタルゲート形成は、ソースドレイン拡散層の形成後であり、メタルの特性に影響を与えるような高温処理は既に終了しているからである。
【０００９】
【非特許文献１】VLSI Tech. Dig. (2006), p. 17
【発明の開示】
【発明が解決しようとする課題】
【００１０】
結局のところ、メタルゲートＣＭＯＳの場合（特に絶縁膜にＨｆＳｉＯＮなどのＨｉｇｈ−ｋ絶縁膜を用いた場合）は、Ｖthの調整が難しいという難点がある。それを解決しようとした場合、下記（ｉ）〜（iii）の条件を満たす必要がある。
【００１１】
（ｉ）ＦＵＳＩの場合は、ＮＭＯＳとＰＭＯＳとでシリサイドの組成を変える必要がある
（ii）ＭＩＰＳの場合は、ＮＭＯＳとＰＭＯＳとで挿入金属層の種類を変え、かつ熱に対して安定性を保つ必要がある
（iii）キャッピング層を用いた場合は、ＮＭＯＳとＰＭＯＳとでキャッピング層の種類を変え、かつ熱に対して安定性を保つ必要がある。
【００１２】
しかしそれぞれの場合には下記の様な問題点がある。即ち（ｉ）の場合は、ＮＭＯＳとＰＭＯＳとでシリサイドの組成を変えるには、ＰＭＯＳのシリコンゲートをＮＭＯＳのポリシリコンゲートの１／３程度まで低くする必要がある（参考文献：IEDM Tech. Dig. (2005), p. 661）。即ち図９の様に、トランジスタのポリシリコンゲート１００４，１００５およびソースドレイン層１０１０，１０１１等を形成した後、層間絶縁膜１０１４を積層し、ＣＭＰなどでポリシリコンゲート１００４，１００５の上面を露出させる。その後、図１０の様に、レジスト１０１５をＰＭＯＳ部のみを開口する様に積層し、ドライエッチなどによりＰＭＯＳのポリシリコンゲート１００５をエッチバックする。そして図１１の様に、レジスト１０１５を除去した後、Ｎｉ層１０１６を積層し、熱処理によりＮｉ層１０１６とポリシリコンゲート１００４，１００５とを反応させてポリシリコンゲート１００４，１００５をフルシリサイド化させる。これにより図１２の様に、ポリシリコンゲート１００４はＮｉＳｉ層１０１７に変化し、ポリシリコンゲート１００５はＮｉ3Ｓｉ層１０１８に変化する。
【００１３】
しかしこの方法は、ウエハ面内でＮＭＯＳとＰＭＯＳとの間の層間絶縁膜１０１４の厚さにばらつきが生じるなど、集積化には望ましい方法ではない。またＮｉＳｉ層１０１７とＮｉ3Ｓｉ層１０１８との境界線（即ちＮＭＯＳのゲートとＰＭＯＳのゲートとの境界線）を制御することが困難であるという問題もある。例えばＮｉＳｉ層１０１７とＮｉ3Ｓｉ層１０１８との境界では、両者の中間的なＮｉ２Ｓｉが生じる遷移領域ができてしまう。これによりＮＭＯＳとＰＭＯＳとの分離幅を小さくできないので、微細化には適さないという問題点がある。
【００１４】
また（ii）のＭＩＰＳ構造については、基本的にゲートファーストプロセスであるため、上述したように、メタル層形成後の熱処理による仕事関数の制御（即ちＶthの制御）の困難さがある。具体的には、ＴｉＮはトランジスタプロセスの熱処理を経ても比較的安定であり、ＰＭＯＳのｐｏｌｙＳｉ／ＴｉＮ／ＨｆＳｉＯＮの積層構造では、Ｖthを実用レベルまで下げる事ができる事が学会等で実証されている（参考文献：文献VLSI Tech. Dig. (2007), p. 214）。しかし、ＮＭＯＳのｐｏｌｙＳｉ／ＴａＳｉＮ／ＨｆＳｉＯＮなどの積層構造については、Ｖthを実用レベルまで下げるのは難しいと言える。即ち、ＮＭＯＳとＰＭＯＳとのＶthを共に狙い通りの値に制御するのが難しく、また実用レベルの低い値にするのが難しいという問題点がある。
【００１５】
（iii）のキャッピング層についても、基本的にゲートファーストプロセスであるため、（ii）と同様に、ＮＭＯＳとＰＭＯＳとのＶthを共に狙い通りの値に制御するのが難しく、また実用レベルの低い値にするのが難しいという問題点がある。
【００１６】
そこでこの発明は、上記のような問題点を解決するためになされたものであり、第１に、ＮＭＯＳとＰＭＯＳとの境界を明確化して更なる微細化を可能とする半導体装置およびその製造方法を提供することにある。
【００１７】
また第２に、ＮＭＯＳとＰＭＯＳとのＶthを共に実用レベルの低い値に設定できる半導体装置およびその製造方法を提供することにある。
【００１８】
また第３に、ＮＭＯＳとＰＭＯＳとのＶthを共に狙い通りの値に制御できる半導体装置およびその製造方法を提供することにある。
【００１９】
また第４に、ＮＭＯＳとＰＭＯＳとの間の層間絶縁膜の厚さにばらつきが生じない半導体装置の製造方法を提供することをにある。
【課題を解決するための手段】
【００２０】
上記課題を解決する為に、本発明の第１の形態は、ゲート電極が金属シリサイド層／ゲート絶縁膜の積層構造の第１導電型のＭＯＳトランジスタと、ゲート電極が前記金属シリサイド層と同一組成の金属シリサイド層／メタル層／ゲート絶縁膜の積層構造の第２導電型のＭＯＳトランジスタとを備えるものである。
【発明の効果】
【００２１】
本発明の第１の形態によれば、第１導電型のＭＯＳトランジスタのゲート電極は金属シリサイド層／Ｌａ含有層／ゲート絶縁膜の積層構造（即ちキャッピング層構造）なので、実効仕事関数が低く、第１導電型のＭＯＳトランジスタの閾値電圧を実用レベルに低くできる。また第２導電型のＭＯＳトランジスタのゲート電極は、金属シリサイド層／Ｌａ含有層／メタル層／ゲート絶縁膜の積層構造（即ちＭＩＰＳ構造）なので、実効仕事関数が高く、第２導電型のＭＯＳトランジスタの閾値電圧を実用レベルに低くできる。よって第１導電型および第２導電型のＭＯＳトランジスタの閾値電圧を共に実用レベルに低く設定できる。
【００２２】
特に第１導電型のＭＯＳトランジスタのゲート電極の実効仕事関数は、そのゲート電極の金属シリサイド層により低くなり、更にそのゲート電極のゲート絶縁膜上にＬａ含有層が形成されるので、Ｌａ含有層中のＬａがゲート絶縁膜に拡散してゲート電極の実効仕事関数がより一層低くなり、これにより第１導電型のＭＯＳトランジスタの閾値電圧をより一層に低くできる。これに対し、第２導電型のＭＯＳトランジスタのゲート電極の実効仕事関数は、メタル層により高くなり、これにより第２導電型のＭＯＳトランジスタの閾値電圧を低くできる。尚、第２導電型のＭＯＳトランジスタのゲート電極にも、Ｌａ含有層および金属シリサイド層は有るが、それらはメタル層によりゲート絶縁膜に接しないため、実効仕事関数の低下には寄与しない。
【００２３】
また第１導電型と第２導電型とのゲート電極の違いはメタル層を含むか否かなので、第１導電型と第２導電型との境界を明確にでき、これにより更なる微細化が可能になる。
【発明を実施するための最良の形態】
【００２４】
実施の形態１．
この実施の形態に係る半導体装置１は、図１の様に構成されている。
【００２５】
即ちシリコンウエハ１０１の表層にはトレンチ分離酸化膜１０２が形成され、そのトレンチ分離酸化膜１０２によりＮＭＯＳ領域（即ちＮＭＯＳトランジスタが形成される領域）とＰＭＯＳ領域（即ちＰＭＯＳトランジスタが形成される領域）とが区分されている。尚ここでは、それらＰＭＯＳ領域のＰＭＯＳトランジスタとＮＭＯＳ領域のＮＭＯＳトランジスタとによりＣＭＯＳが構成されている。
【００２６】
シリコンウエハ１０１のＮＭＯＳ領域上には、順にゲート絶縁膜（例えばＨｆＳｉＯＮなどのＨｉｇｈ−ｋ絶縁膜）１０３、Ｌａ含有層１０５、金属シリサイド層１１１が積層されてＮＭＯＳのゲート電極Ｇｎが形成されており、そのゲート電極Ｇｎの両側には、サイドウォール１０８が形成されている。またシリコンウエハ１０１の表層には、ゲート電極Ｇｎの両側に、Ｎｃｈ拡散領域１０６およびＮｃｈソースドレイン層１０９が形成されている。Ｎｃｈソースドレイン層１０９の表層には、ソースドレインシリサイド層２３６が形成されている。
【００２７】
他方、シリコンウエハ１０１のＰＭＯＳ領域上には、順にゲート絶縁膜（例えばＨｆＳｉＯＮなどのＨｉｇｈ−ｋ絶縁膜）１０３、メタル層１０４、Ｌａ含有層１０５、金属シリサイド層１１１が積層されてＰＭＯＳのゲート電極Ｇｐが形成されており、そのゲート電極Ｇｐの両側には、サイドウォール１０８が形成されている。またシリコンウエハ１０１の表層には、ゲート電極Ｇｐの両側に、Ｐｃｈ拡散領域１０７およびＰｃｈソースドレイン層１１０が形成されている。Ｐｃｈソースドレイン層１０９の表層には、ソースドレインシリサイド層２３８が形成されている。
【００２８】
各ゲート電極Ｇｎ，Ｇｐの金属シリサイド層１１１は、共に同一組成（例えばＮｉＳｉ2）により形成されている。また各ゲート電極Ｇｎ，ＧｐのＬａ含有層１０５も、共に同一組成（例えばＬａＯ）により形成されている。またゲート電極Ｇｐのメタル層１０４は、例えばＴｉＮにより形成されている。
【００２９】
この様に構成された半導体装置１によれば、ＮＭＯＳトランジスタのゲート電極Ｇｎは金属シリサイド層１１１／Ｌａ含有層１０５／ゲート絶縁膜１０３の積層構造（即ちキャッピング層構造）なので、実効仕事関数が低く、ＮＭＯＳトランジスタの閾値電圧を実用レベルに低くできる。またＰＭＯＳトランジスタのゲート電極Ｇｐは、金属シリサイド層１１１／Ｌａ含有層１０５／メタル層１０４／ゲート絶縁膜１０３の積層構造（即ちＭＩＰＳ構造）なので、実効仕事関数が高く、ＰＭＯＳトランジスタの閾値電圧を実用レベルに低くできる。よってＮＭＯＳおよびＰＭＯＳのトランジスタの閾値電圧を共に実用レベルに低く設定できる。
【００３０】
特にＮＭＯＳトランジスタのゲート電極Ｇｎの実効仕事関数は、そのゲート電極１０３の金属シリサイド層１１１により低くなり、更にそのゲート電極Ｇｎのゲート絶縁膜１０３上にＬａ含有層１０５が形成されるので、Ｌａ含有層１０５中のＬａがゲート絶縁膜１０３に拡散してゲート電極Ｇｎの実効仕事関数がより一層低くなり、これによりＮＭＯＳトランジスタの閾値電圧をより一層に低くできる。これに対し、ＰＭＯＳトランジスタのゲート電極Ｇｐの実効仕事関数は、メタル層１０４により高くなり、これによりＰＭＯＳトランジスタの閾値電圧を低くできる。尚、ＰＭＯＳトランジスタのゲート電極Ｇｐにも、Ｌａ含有層１０５および金属シリサイド層１１１は有るが、それらはメタル層１０４によりゲート絶縁膜１０３に接しないため、実効仕事関数の低下には寄与しない。
【００３１】
またＮＭＯＳとＰＭＯＳのゲート電極Ｇｎ，Ｇｐの違いはメタル層１０４を含むか否かなので、ＮＭＯＳとＰＭＯＳとの境界を明確にでき、これにより更なる微細化が可能になる。
【００３２】
またメタル層１０４はＴｉＮであるので、ＰＭＯＳトランジスタのゲート電極Ｇｐの仕事関数は十分に高く、ＰＭＯＳトランジスタの閾値電圧を十分に実用レベルに低くできる。
【００３３】
またメタル層１０４はＴｉＮであるので、ＰＭＯＳトランジスタのゲート電極Ｇｐの仕事関数は、熱処理を受けても比較的安定的である。従ってＰＭＯＳトランジスタのゲート電極Ｇｐの閾値電圧は、狙い通りの値に制御し易い。
【００３４】
また金属シリサイド層１１１はＮｉＳｉ2層であるので、ＮＭＯＳトランジスタの仕事関数を最も低くでき、これによりＮＭＯＳトランジスタの閾値電圧をより一層低くできる。
【００３５】
また上記のＮＭＯＳトランジスタと上記のＰＭＯＳトランジスタとによりＣＭＯＳトランジスタが構成されるので、上記の効果を奏するＣＭＯＳトランジスタを構成できる。
【００３６】
尚、ゲート電極Ｇｎ，Ｇｐの金属シリサイド層１１１の組成としては、ＮｉＳｉ2が最も仕事関数が低いので、その組成を採用するのが最も望ましい。ただし、ＮｉＳｉ2は形成がやや難しい部分があるので、次に仕事関数の低いＮｉＳｉを用いても構わない。Ｌａ含有層１０５の効果が十分であれば、ＮｉＳｉを適用しても、ＮＭＯＳの閾値電圧を十分に低くする事は可能である。
【００３７】
実施の形態２．
実施の形態１において、ＮＭＯＳおよびＰＭＯＳのゲート電極Ｇｐ，ＧｎのＬａ含有層１０５を省略しても構わない。
【００３８】
その場合、ＮＭＯＳのゲート電極ＧｎはＦＵＳＩ構造になるので、やはり実効仕事関数は低く、ＮＭＯＳトランジスタの閾値電圧を実用レベルに低くできる。またＰＭＯＳトランジスタのゲート電極Ｇｐは、ＭＩＰＳ構造のままなので、実効仕事関数が高く、ＰＭＯＳトランジスタの閾値電圧は実用レベルに低いままである。よってこの場合も、ＮＭＯＳよびＰＭＯＳのトランジスタの閾値電圧を共に実用レベルに低く設定できる。尚、この場合もＬａ含有層１０５が無い点以外は、実施の形態１と同様の効果を得る。
【００３９】
実施の形態３．
この実施の形態では、実施の形態１に係る半導体装置１の製造方法を説明する。
【００４０】
まず図２の様に、シリコンウエハ（半導体基板）１０１の表層にトレンチ分離酸化膜１０２を形成する。そしてシリコンウエハ１０１の全面上にＨｆＳｉＯＮなどのＨｉｇｈ−ｋ絶縁膜（ゲート絶縁膜）１０３を形成し、その全面にＴｉＮ層（メタル層）１０４を積層する。そしてＴｉＮ層１０４上にＮＭＯＳ領域のみを露出する様にレジスト２０５を積層し、その上から硫酸加水（ＳＰＭ）液によりその露出したＴｉＮ層１０４のみを除去し、ＰＭＯＳ領域上にＴｉＮ層１０４を選択的に形成する。
【００４１】
そして図３の様に、残りのレジスト２０５を除去した後、シリコンウエハ１０１の全面上にＬａＯ層（Ｌａ含有層）１０５を積層し、その全面にポリシリコン層２１２を積層し、その全面にハードマスクとしてのＳｉＮ層２１３を積層する。
【００４２】
そして図４の様に、ＮＭＯＳおよびＰＭＯＳのゲート電極Ｇｎ，Ｇｐをパターニングする。これにより、ＮＭＯＳのゲート電極ＧｎはＳｉＮ／ｐｏｌｙＳｉ／ＬａＯ／Ｈｉｇｈ−ｋの積層構造を持ち、ＰＭＯＳのゲート電極ＧｐはＳｉＮ／ｐｏｌｙＳｉ／ＬａＯ／ＴｉＮ／Ｈｉｇｈ−ｋの積層構造を持つこととなる。尚、ＮＭＯＳとＰＭＯＳとでゲート積層構造が違うが、ＴｉＮ層１０４の厚さはそれほど厚くないので、ＮＭＯＳのゲート電極ＧｎとＰＭＯＳのゲート電極Ｇｐとの同時エッチングは可能である。
【００４３】
そして図５の様に、通常の方法で、シリコンウエハ２０１の表層にＮｃｈ拡散領域１０６、Ｐｃｈ拡散領域１０７、ハローイオン注入領域（図示省略）、Ｎｃｈソースドレイン層１０９およびＰｃｈソースドレイン層１１０を形成し、更にゲート電極Ｇｎ，Ｇｐの両側にサイドウォール１０８を形成する。そして、各部１０６，１０７，１０９，１１０に活性化ＲＴＡを行ってそれらを活性化する。そしてＮｃｈソースドレイン層１０９およびＰｃｈソースドレイン層１１０の表層をそれぞれシリサイド化して、ソースドレイン層シリサイド２３６，２３８を形成する。その際、ポリシリコン層２１２上にはＳｉＮ層２１３があるため、ポリシリコン層２１２はシリサイド化されない。そして層間絶縁膜２３７を形成する。
【００４４】
そして図６の様に、層間絶縁膜２３７をＳｉＮ層２１３が露出するまでＣＭＰで研磨し、更に図７の様に、ＳｉＮ層２１３をドライエッチにより除去する。そして露出したポリシリコン層２１２上にＮｉ層（図示省略）を積層して５００度以下の熱処理を加える。これにより図８の様に、ポリシリコン層２１２は全てシリサイド化されてＮｉＳｉ2層（金属シリサイド層）１１１になる。
【００４５】
その際、上記のＮｉ層の下にＴｉ層を挟んで熱処理を加える。これによりポリシリコン層２１２は、ＮｉＳｉ2の組成の金属シリサイド層１１１になる。あるいは、Ｔｉ層の代わりに薄いＳｉＮ層を挟んでもＮｉＳｉ2の金属シリサイド層１１１が得られる（通常は、ＮｉＳｉよりもＮｉ含有量が低いシリサイドは、５００℃以下の熱処理では形成されないが、上記のＮｉ層中のＮｉが当該ＳｉＮ層を通してポリシリコン層２１２に到達するためシリサイド反応が抑制され、ＮｉＳｉ2が形成されうる）。
【００４６】
そして未反応の上記のＮｉ層を燐酸または硝酸混合液などのエッチングで除去する。そして図８の様に、層間絶縁膜２４２を積み足し、その後は通常のプロセスフローに沿ってコンタクト孔２４３の形成などを行う。この様にして半導体装置１が製造される。
【００４７】
（Ａ）この半導体装置の製造方法によれば、シリコンウエハ（半導体基板）１０１上にゲート絶縁膜１０３を形成する工程と、ゲート絶縁膜１０３上にＴｉＮ層（メタル層）１０４を選択的に形成する工程と、ＴｉＮ層１０４およびゲート絶縁膜１０３上に順にＬａ含有層１０５およびポリシリコン層２１２を積層する工程と、ポリシリコン層２１２、Ｌａ含有層１０５、ＴｉＮ層１０４およびゲート絶縁膜１０３をパターニングして、ポリシリコン層２１２／Ｌａ含有層１０５／ゲート絶縁膜１０３の積層構造のＮＭＯＳのゲート電極Ｇｎとポリシリコン層２１２／Ｌａ含有層１０５／メタル層１０４／ゲート絶縁膜１０３の積層構造のＰＭＯＳのゲート電極Ｇｐとを形成する工程と、シリコンウエハ１０１上にゲート電極Ｇｎおよびゲート電極Ｇｐを覆う様に層間絶縁膜２３７を形成する工程と、層間絶縁膜２３７の上層を除去してゲート電極Ｇｎおよびゲート電極Ｇｐの各々のポリシリコン層２１２を露出させる工程と、露出された各々のポリシリコン層２１２上にＮｉ層（金属層：図示省略）を形成する工程と、熱処理により前記Ｎｉ層とポリシリコン層２１２とを反応させてポリシリコン層２１２をＮｉＳｉ2層（金属シリサイド層）１１１に変化させる工程とを備えるので、実施の形態１で述べた効果を奏する半導体装置を製造できる。そして従来の（ｉ）ＦＵＳＩの場合、（ii）ＭＩＰＳの場合および（iii）キャッピング層を用いた場合と比べて、下記の点で有利である。
【００４８】
即ち従来の（ｉ）の場合は、ＮＭＯＳとＰＭＯＳとのゲート電極で金属シリサイド層の組成を変える必要があるので、製造工程が複雑化していた。例えばＰＭＯＳのゲートポリシリコンのみをエッチバックしてそのゲートポリシリコンの高さをＮＭＯＳのそれよりも低くしてからフルシリサイド化を行う必要があった。これに対し、この実施の形態の製造方法では、ＮＭＯＳおよびＰＭＯＳのゲート電極Ｇｎ，Ｇｐの金属シリサイド層１１１の組成は同一なので、従来の（ｉ）の様に製造方法が複雑化することが無く、簡単なプロセスで製造できるという利点がある。
【００４９】
また（ii）の場合は、ＮＭＯＳ用として適用されるＴａＳｉＮが高熱処理を受けて実効仕事関数が上昇するので、ＮＭＯＳトランジスタの閾値電圧を狙い通りの値に下げられない場合がある。これに対し、この実施の形態の製造方法では、ＭＩＰＳではなくＦＵＳＩなので、高温熱処理の影響は受けない（従って閾値電圧を狙い通りの値に設定できる）という利点がある。
【００５０】
また（iii）の場合も、（ii）の場合と同様である。尚、通常、キャッピング層のみで閾値電圧を制御する場合、ＮＭＯＳ側のみあるいはＰＭＯＳ側のみにキャッピング層を設けるので、製造過程でキャンピング層を一部除去する必要があり製造プロセスが複雑化する。しかしこの実施の形態の製造方法では、ＬａＯ層（キャンピング層）１０５をウエハ１０１全体に積層させたままで良く、一部を除去する必要はないので、（iii）の場合よりも製造プロセスが簡素化できる。
【００５１】
また（Ｂ）製造プロセスの安定性が高まるため集積化に有利である。上記（Ａ）で述べた様に、この実施の形態の製造方法（ＦＵＳＩプロセス）は、図９〜図１２の従来のＦＵＳＩプロセスより簡単であるため、トランジスタの特性のばらつきなどを抑制できる。特に層間絶縁膜２３７の膜厚のばらつきを抑制できるので、集積回路の歩留まりも向上することが見込まれる。
【００５２】
また（Ｃ）ＮＭＯＳとＰＭＯＳの境界を明確にでき、微細化に有利である。上記（Ａ）でも述べた様に、従来の（ｉ）のＦＵＳＩの場合では、ＮＭＯＳとＰＭＯＳの境界での金属シリサイド層の組成制御が困難であるが、この実施の形態の製造方法では、ＮＭＯＳとＰＭＯＳとで同一組成の金属シリサイド層１１１を使用し、ＮＭＯＳとＰＭＯＳの境界は、ＭＩＰＳとしてのＴｉＮ層１０４が有るか否かで決まるため、ＮＭＯＳとＰＭＯＳの境界は明確である。よってＮＭＯＳとＰＭＯＳとの間を短くでき微細化に有利である。
【００５３】
実施の形態４．
実施の形態３では、実施の形態１の半導体装置の製造方法について説明したが、実施の形態３の製造方法において、ＬａＯ（Ｌａ含有層）１０５の形成工程を省略すると、実施の形態２の半導体装置の製造方法が得られる。その様に得られる実施の形態２の半導体装置の製造方法の効果は、ＬａＯ（Ｌａ含有層）１０５の形成工程を省略した点を除いて、実施の形態３の製造方法の効果と同じである。
【００５４】
実施の形態５．
この実施の形態では、実施の形態３の製造方法をロジック回路トランジスタに適用した場合について説明する。基本的には実施の形態３の製造方法と同じなので、ここでは、実施の形態３をより具体的に説明し直す形で説明する。
【００５５】
まず図２の様に、シリコンウエハ（半導体基板）１０１の表層にトレンチ分離酸化膜１０２を形成する。そしてシリコンウエハ１０１の全面上にＨｆＳｉＯＮなどのＨｉｇｈ−ｋ絶縁膜（ゲート絶縁膜：ＥＯＴ＝１．５ｎｍ程度）１０３を形成し、その全面にＴｉＮ層（メタル層）１０４を１０ｎｍに積層する。そしてリソグラフィーによりＴｉＮ層１０４上にＮＭＯＳ領域のみを露出する様にレジスト２０５を積層し、その上から硫酸加水（ＳＰＭ）液によりその露出したＴｉＮ層１０４のみを除去し、ＰＭＯＳ領域上にＴｉＮ層１０４を選択的に形成する。
【００５６】
そして図３の様に、残りのレジスト２０５を除去した後、シリコンウエハ１０１の全面上にＬａＯ層（Ｌａ含有層）１０５を２ｍｎ積層し、その全面にポリシリコン層２１２を５０ｎｍ積層し、その全面にハードマスクとしてのＳｉＮ層２１３を５０ｎｍ積層する。
【００５７】
そして図４の様に、ＮＭＯＳおよびＰＭＯＳのゲート電極Ｇｎ，Ｇｐをパターニングする。これにより、ＮＭＯＳのゲート電極ＧｎはＳｉＮ／ｐｏｌｙＳｉ／ＬａＯ／Ｈｉｇｈ−ｋの積層構造を持ち、ＰＭＯＳのゲート電極ＧｐはＳｉＮ／ｐｏｌｙＳｉ／ＬａＯ／ＴｉＮ／Ｈｉｇｈ−ｋの積層構造を持つこととなる。尚、ＮＭＯＳとＰＭＯＳとでゲート積層構造が違うが、ＴｉＮ層１０４の厚さはそれほど厚くないので、ＮＭＯＳのゲート電極ＧｎとＰＭＯＳのゲート電極Ｇｐとの同時エッチングは可能である。
【００５８】
そして図５の様に、イオン注入により、シリコンウエハ２０１の表層にＮｃｈ拡散領域１０６、Ｐｃｈ拡散領域１０７、ハローイオン注入領域（図示省略）、Ｎｃｈソースドレイン層１０９およびＰｃｈソースドレイン層１１０を形成する。そしてシリコンウエハ１０１上に例えばＳｉＯ2を４０ｎｍ積層して、エッチバックにより、ゲート電極Ｇｎ，Ｇｐの両側にＳｉＯ2のサイドウォール１０８を形成する。そして、各部１０６，１０７，１０９，１１０に活性化ＲＴＡ（１０５０℃スパイクＲＴＡ）を行ってそれらを活性化する。そしてＮｃｈソースドレイン層１０９およびＰｃｈソースドレイン層１１０の表層をそれぞれシリサイド化して、ソースドレイン層シリサイド２３６，２３８を形成する。その際、ポリシリコン層２１２上にはＳｉＮ層２１３があるため、ポリシリコン層２１２はシリサイド化されない。そして層間絶縁膜２３７を形成する。
【００５９】
そして図６の様に、層間絶縁膜２３７をＳｉＮ層２１３が露出するまでＣＭＰで研磨し、更に図７の様に、ＳｉＮ層２１３をドライエッチにより除去する。そして露出したポリシリコン層２１２上にＮｉ層（図示省略）を２０ｎｍ積層して５００度以下の熱処理を加える。これにより図８の様に、ポリシリコン層２１２は全てシリサイド化されてＮｉＳｉ2層（金属シリサイド層）１１１になる。
【００６０】
その際、上記のＮｉ層の下にＴｉ層を２ｎｍ程度挟んで熱処理を加える。これによりポリシリコン層２１２は、ＮｉＳｉ2の組成の金属シリサイド層１１１になる。あるいは、Ｔｉ層の代わりに５ｎｍ程度の薄いＳｉＮ層を挟んでもＮｉＳｉ2の金属シリサイド層１１１が得られる（通常は、ＮｉＳｉよりもＮｉ含有量が低いシリサイドは、５００℃以下の熱処理では形成されないが、上記のＮｉ層中のＮｉが当該ＳｉＮ層を通してポリシリコン層２１２に到達するためシリサイド反応が抑制され、ＮｉＳｉ2が形成されうる）。
【００６１】
そして未反応の上記のＮｉ層を燐酸または硝酸混合液などのエッチングで除去する。そして図８の様に、層間絶縁膜２４２を積み足し、その後は通常のプロセスフローに沿ってコンタクト孔２４３の形成などを行う。以降は、通常のプロセスフローに従う。
【００６２】
この半導体装置の製造方法によっても、実施の形態３の効果と同様の効果を得る。
【００６３】
尚、この実施の形態において、ＬａＯ（Ｌａ含有層）１０５の形成工程を省略すれば、実施の形態４の製造方法をロジック回路トランジスタに適用した場合になることは言うまでもない事である。
【図面の簡単な説明】
【００６４】
【図１】実施の形態１に係る半導体装置の断面概略図である。
【図２】実施の形態２に係る製造方法において、ゲート絶縁膜１０３、メタル層１０４およびフォトレジスト２０５を形成した状態を示す図である。
【図３】実施の形態２に係る製造方法において、Ｌａ含有層１０５、ポリシリコン層２１２およびＳｉＮ層２１３を積層した状態を示す図である。
【図４】実施の形態２に係る製造方法において、ＮＭＯＳおよびＰＭＯＳのゲート電極Ｇｎ，Ｇｐをパターニングした状態を示す図である。
【図５】実施の形態２に係る製造方法において、サイドウォール１０８，ソースドレイン層１０９，１１０、拡散領域１０６，１０７および層間絶縁膜２３７を形成した状態を示す図である。
【図６】実施の形態２に係る製造方法において、ＳｉＮ層２１３を露出した状態を示す図である。
【図７】実施の形態２に係る製造方法において、ポリシリコン層２１２を露出した状態を示す図である。
【図８】実施の形態２に係る製造方法において、ポリシリコン層２１２をシリサイド化してＮｉＳｉ2層１１１を形成した状態を示す図である。
【図９】従来のＦＵＳＩ製造方法において、ポリシリコン層１００４，１００５を露出した状態を示す図である。
【図１０】従来のＦＵＳＩ製造方法において、ＰＭＯＳのポリシリコン層１００５だけをエッチバックした状態を示す図である。
【図１１】従来のＦＵＳＩ製造方法において、Ｎｉ層１０１６を積層した状態を示す図である。
【図１２】従来のＦＵＳＩ製造方法において、シリサイド化によりポリシリコン層１００４をＮｉＳｉ層１０１７に変化させ、ポリシリコン層１００５をＮｉ3Ｓｉ層１０１８に変化させた状態を示す図である。
【符号の説明】
【００６５】
１  半導体装置、１０１  シリコンウエハ、１０２  トレンチ分離酸化膜、１０３  ゲート絶縁膜、１０４  メタル層、１０５  Ｌａ含有層、１０６  Ｎｃｈ拡散領域、１０７  Ｐｃｈ拡散領域、１０８  サイドウォール、１０９  Ｎｃｈソースドレイン層、１１０  Ｐｃｈソースドレイン層、１１１  金属シリサイド層、２０５  フォトレジスト、２１２  ポリシリコン層、２１３  ＳｉＮ層、２３６  Ｎｃｈソースドレインシリサイド層、２３７，２４２  層間絶縁膜、２３８  Ｐｃｈソースドレインシリサイド層、Ｇｎ，Ｇｐ  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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