(57)【要約】【課題】ベース領域の電圧降下を抑制するために、製造工程が増えてしまう。【解決手段】ドリフト領域の中に複数のトレンチ領域を形成し、当該トレンチ領域間のドリフト領域の中にベース領域を形成する。当該トレンチ領域間の中央部にマスクを形成して不純物をイオン注入し、第１領域および第２領域を互いに離間するように形成する。熱処理し、第１および第２領域の不純物を拡散して、第１領域と第２領域を連結するとともに、熱処理後の第１および第２領域よりも浅い連結領域を形成する。当該第１、第２および連結領域はソース領域となる。ベース領域の断面形状は、連結部分の直下において上方に突き出た形状となり、抵抗が小さくなり、電圧降下が抑制される。【選択図】図２
2009170629.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基体の中に複数のトレンチ領域を形成し、
前記複数のトレンチ領域間の前記半導体基体の中に第２導電型の半導体領域を形成し、
前記複数のトレンチ領域間の中央部にマスクを形成し、
前記第２導電型の半導体領域の中に第１導電型の不純物をイオン注入して、第１導電型の第１領域および第２領域を互いに離間するように形成し、
熱処理し、前記第１および第２領域の不純物を拡散して、前記第１および第２領域を連結するとともに、熱処理後の前記第１および第２領域よりも浅い連結領域を形成する半導体装置の製造方法。
【請求項２】
前記複数のトレンチ領域のそれぞれの中に、トレンチゲート電極をさらに形成する請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基体をドレイン領域とし、
前記第２導電型の半導体領域をベース領域とし、
前記第１領域、前記第２領域および前記連結領域をソース領域とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記ソース領域を第１ソース領域としたとき、前記第１ソース領域と離間する第２ソース領域をさらに形成し、
前記第１および第２ソース領域の間に、さらに第２導電型の高濃度ベース領域を形成する請求項３記載の半導体装置の製造方法。
【請求項５】
前記高濃度ベース領域は、前記複数のトレンチ領域の両方に隣接する請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１導電型の不純物のイオン注入の後に、リフロー可能な絶縁膜の形成をさらに行い、前記熱処理は前記リフロー可能な絶縁膜のリフローを同時に行う請求項１乃至５いずれか記載の半導体装置の製造方法。
【請求項７】
前記連結領域の下に、第２導電型の高濃度埋め込み領域をさらに形成する請求項１乃至６いずれか記載の半導体装置の製造方法。
【請求項８】
前記高濃度埋め込み領域を、前記高濃度ベース領域と同時に形成する請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にトレンチゲート電極を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
トレンチゲートタイプのパワーＭＯＳＦＥＴは、トランジスタセルの微細化に有利である。特許文献１およびそのファミリー・メンバーである特許文献２には、図１（ａ）および（ｂ）に示した平行な細長いストライプ状の複数のゲート部分３０４Ａ、３０４Ｂを有する縦型パワーＭＯＳＦＥＴが開示されている。
【０００３】
図１（ａ）に示すように、従来の縦型パワーＭＯＳＦＥＴは、Ｎ＋基板３００の上にＮ型エピタキシャル層３０２が形成され、平行な細長いストライプ状の複数のゲート部分３０４Ａ、３０４Ｂの間にＰ−ボディ領域３１０とＮ＋ソース領域３０８とＰ＋ボディコンタクト領域３１６が形成されており、ストライプ形のセルを成している。Ｐ＋ボディコンタクト領域３１６は、Ｐ−ボディ領域３１０の抵抗性の損失およびそれに伴う電圧降下を抑制するため、図１（ｂ）に示すように、ストライプ形セルに沿って間隔をおいて複数形成されている。
【０００４】
さらに、従来の半導体装置は、Ｐ−ボディ領域３１０の電圧降下をさらに小さくするために、Ｎ＋ソース領域３０８の直下にＰ＋領域３１７を有している。Ｐ＋領域３１７は、Ｎ型エピタキシャル層３０２に達しないように形成される。Ｐ＋領域３１７は、Ｎ＋ソース領域３０８を形成した後に、Ｎ＋ソース領域３０８の直下に高いエネルギーで不純物をイオン注入して形成するか、またはＮ＋ソース領域３０８を形成する前に、Ｐ−ボディ領域３１０に低いエネルギーで不純物をイオン注入して形成される。
【特許文献１】特開２０００−３１４８４号公報
【特許文献２】米国特許公報  ＵＳ  ６，２０４，５３３  Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、発明者は、Ｐ＋領域３１７の形成には、独立した工程、すなわち、専用のフォトマスク形成工程と不純物のイオン注入工程が必要であるため、製造工程が増えてしまうことが問題であると考えた。
【課題を解決するための手段】
【０００６】
本発明の一形態の半導体装置の製造方法は、以下の特徴を有する。第１導電型の半導体基体の中に複数のトレンチ領域を形成し、当該トレンチ領域間の半導体基体の中に第２導電型の半導体領域を形成する。当該トレンチ領域間の中央部にマスクを形成して第１導電型の不純物をイオン注入し、第１導電型の第１領域および第２領域を互いに離間するように形成する。熱処理し、第１および第２領域の不純物を拡散して、第１領域と第２領域を連結するとともに、熱処理後の第１および第２領域よりも浅い連結領域を形成する。
【発明の効果】
【０００７】
この方法によれば、熱処理後の第１および第２領域よりも浅い連結領域を、独立した製造工程を経ることなく形成できる。
【０００８】
第１導電型の半導体基体は、典型的には低濃度のドレイン領域となるＮ−ドリフト領域である。第２導電型の半導体領域は、典型的にはＰ−ベース領域である。第１導電型の第１領域、第２領域および連結領域は、典型的にはＮ＋ソース領域である。Ｎ＋ソース領域は、深い第１および第２領域と、それよりも浅い連結領域を有する断面形状をなしている。したがって、Ｐ−ベース領域の断面形状は、連結部分の直下において上方に突き出た形状となり、突き出た形状の分、断面積が増加することにより、抵抗が小さくなり、電圧降下が抑制される。
【０００９】
深い第１および第２領域と、それよりも浅い連結領域を、同一工程で形成することにより、製造工程を増やすことなく、ベース領域の電圧降下を抑制できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しつつ、本発明による半導体装置の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【実施例１】
【００１１】
図２（ａ）は、本発明による実施例１の半導体装置１００を示す部分斜視図である。Ｎ＋半導体基板１の上に、Ｎ−ドリフト領域２（半導体基体）となるＮ−型のエピタキシャル層が形成されている。細長いストライプ状の第１トレンチ領域６および第２トレンチ領域７が互いに平行に形成され、それらのそれぞれの中に、ゲート絶縁膜９を介して第１トレンチゲート電極１１および第２トレンチゲート電極１２が形成されている。第１および第２トレンチゲート電極１１、１２の上には、層間絶縁膜２２が形成されている。層間絶縁膜２２も第１および第２トレンチ領域６、７の中に形成されている。第１および第２トレンチ領域６、７は、互いに離間して形成されていても良いが、典型的には、図示しない領域で接続され、１つのトレンチとなっている。第１および第２トレンチゲート電極１１、１２は、第１および第２トレンチ領域６、７の内または外で互いに接続され、１つのトレンチゲート電極となっており、外部接続用のゲート電極（図示せず）に電気的に接続される。
【００１２】
第１および第２トレンチ領域６、７の間には、Ｐ−ベース領域１４（ベース領域）およびＮ＋ソース領域１５が、第１および第２トレンチ領域６、７に隣接するように形成されている。また、第１および第２トレンチ領域６、７の間には、Ｐ＋ベース領域２１（高濃度ベース領域）もそれらに隣接するように形成されている。Ｎ＋ソース領域１５とＰ＋ベース領域２１は、細長いストライプの長手方向に交互に隣接するように配置されている。Ｎ＋ソース領域１５およびＰ＋ベース領域２１は、外部接続用のソース電極（図示せず）に電気的に接続される。
【００１３】
Ｎ＋ソース領域１５の直下のＰ−ベース領域１４には、第１および第２トレンチ領域６、７の近傍にチャネル領域が形成され、縦型ＭＯＳＦＥＴとして機能する。Ｐ＋ベース領域２１は、Ｐ−ベース領域１４の電位を縦型ＭＯＳＦＥＴのソースの電位に固定するための電極である。また、Ｐ＋ベース領域２１の直下には、Ｎ−ドリフト領域２との間にＰＮ接合が形成され、縦型ＭＯＳＦＥＴのソースとドレインの間に並列接続されたダイオードとしても機能する。ソース電極によって縦型ＭＯＳＦＥＴのソースとダイオードのアノードが短絡され、Ｎ−ドリフト領域２およびＮ＋半導体基板１が共に縦型ＭＯＳＦＥＴのドレインおよびダイオードのカソードとなる。これらの動作は後述する。
【００１４】
外部接続用のドレイン電極（図示せず）は、典型的にはＮ＋半導体基板１の裏面に形成されるが、ドレイン電極を表面側に形成し、コンタクトホールを介してＮ＋半導体基板１とドレイン電極を接続しても良い。
【００１５】
Ｎ＋ソース領域１５は、第１トレンチ領域６に隣接する第１領域１７と、第２トレンチ領域７に隣接する第２領域１８と、第１領域１７および第２領域１８を連結し、かつ第１領域１７および第２領域１８よりも浅い連結領域１９を有している。縦型ＭＯＳＦＥＴのチャネル領域は、第１および第２トレンチ領域６、７に隣接するＰ−ベース領域１４の中に、すなわち第１および第２領域１７、１８の直下に形成される。連結領域１９の直下の領域は、縦型ＭＯＳＦＥＴのチャネル領域としてはほとんど寄与しない。連結領域１９の断面形状は、第１領域１７から中央部に向かって次第に浅くなり、中央部がもっとも浅く、中央部から第２領域１８に向かって次第に深くなるような形状となっている。したがって、連結領域１９の直下のＰ−ベース領域の断面形状は、第１および第２領域１７、１８の直下に比べて上方に突き出ており、先のとがった帽子のような形状となっている。この突き出た形状の分、Ｐ−ベース領域の断面積が増加し、この部分の抵抗が小さくなり、電圧降下が抑制される。
【００１６】
図２（ｂ）は、半導体装置１００を示す部分平面図である。第１、第２および第３トレンチ領域６、７、８が平行に並んでおり、その中に第１、第２および第３トレンチゲート電極１１、１２、１３が形成されている。細長いストライプの長手方向に複数のＮ＋ソース領域１５および複数のＰ＋ベース領域２１が交互に配置されている。長手方向と直交する方向に見ると、複数のＮ＋ソース領域１５と第１、第２および第３トレンチゲート電極１１、１２、１３が交互に配置された列と、複数のＰ＋ベース領域２１と第１、第２および第３トレンチゲート電極１１、１２、１３が交互に配置された列が形成されている。これらの列が長手方向に交互に並ぶようなレイアウトとなっている。
【００１７】
次に、図３（ａ）乃至図８（ｂ）を参照して半導体装置１００の製造方法を説明する。各図の（ａ）は図２（ｂ）のＩ−Ｉ断面図、（ｂ）は図２（ｂ）のＩＩ−ＩＩ断面図である。
【００１８】
まず、Ｎ＋半導体基板１の上に、Ｎ−ドリフト領域２（半導体基体）となるＮ−型のエピタキシャル層を形成し、図示しないフォトマスクを用いて第１、第２および第３トレンチ領域６、７、８を形成する（図３（ａ）、（ｂ））。
【００１９】
次に、第１、第２および第３トレンチ領域６、７、８の内部を含む全体にゲート絶縁膜およびポリシリコン膜を形成する。第１、第２および第３トレンチ領域６、７、８の上縁よりも低い位置までポリシリコン膜をエッチバックして、第１、第２および第３トレンチ領域６、７、８の内部に第１、第２および第３ゲートトレンチ電極１１、１２、１３をそれぞれ形成する。次に、二酸化シリコン膜などの絶縁膜を形成し、エッチバックして、第１、第２および第３トレンチ領域６、７、８の中に、第１、第２および第３ゲートトレンチ電極１１、１２、１３の上部を覆うように層間絶縁膜２２をそれぞれ形成する。次に、Ｐ型不純物、たとえばボロンを１×１０１３ｃｍ−2程度イオン注入し、１０００℃にて６０分程度熱処理して押し込み、Ｐ−ベース領域１４を形成する（図４（ａ）、（ｂ））。
【００２０】
次に、ソース領域形成用のフォトマスク４１を形成し、Ｎ型不純物、たとえば砒素を加速電圧７０ＫｅＶにて１×１０１6ｃｍ−2程度イオン注入する（図５（ａ）、（ｂ））。図５（ｂ）に示すように、Ｐ＋ベース領域２１を形成する予定の領域はフォトマスク４１にて覆い、Ｎ型不純物がイオン注入されないようにする。Ｎ＋ソース領域１５を形成する予定の領域には、連結領域１９を形成する予定の領域を覆うように、幅の狭いフォトマスク４１を形成する。フォトマスク４１の部分平面図を図９（ａ）に示す。図９（ａ）において、斜線部分はフォトレジストが残される部分であり、白抜き部分はフォトレジストを形成しない部分である。位置の関係を参照するため、実際には存在しないが、点線で第１、第２および第３トレンチ領域６、７、８を示してある。Ｎ型不純物をイオン注入した時点では、第１および第２領域１７、１８は互いに離間している。その後、フォトマスク４１を除去する。
【００２１】
不純物活性化のための熱処理は、後述するとおり、Ｐ＋ベース領域２１形成のためのＰ型不純物イオン注入を行った後に一括して行う。本実施例では、当該Ｐ型不純物イオン注入をＮ＋ソース領域１５形成のためのＮ型不純物イオン注入の後に行う例を示しているが、イオン注入の順序は逆でも良い。後述する熱処理により、Ｎ型不純物が外方拡散して、第１および第２領域１７、１８が外側に膨張し、連結して浅い連結領域１９を形成する。イオン注入した不純物の外方拡散距離は、加速電圧やドープ量、熱処理温度および／または熱処理時間により制御可能である。砒素をイオン注入した領域の熱処理前後の寸法の差は、深さ方向の寸法差を１としたとき、横方向の寸法差は０．８程度となる。たとえば深さ方向に０．５μｍ広がった場合、横方向に０．４μｍ程度広がり、深さ方向に０．３μｍ広がった場合、横方向に０．２４μｍ程度広がる。連結領域１９の形成予定領域に形成するフォトマスク４１の幅は、第１および第２領域１７、１８のそれぞれが熱処理後に横方向に広がる寸法を考慮して決定すればよい。たとえば、第１および第２領域１７、１８が深さ方向に０．３μｍ広がる場合は、フォトマスク４１の幅は最大限度幅である０．４８μｍよりも小さくする。連結領域１９を確実に形成するためには、最大限度幅の９０％程度以下が好ましい。フォトマスク４１の幅が小さすぎると連結領域１９の深さが第１および第２領域１７、１８と同程度となってしまうため、少なくとも最大限度幅の１０％程度以上必要である。
【００２２】
次に、Ｐ＋ベース領域２１形成用のフォトマスク４２を形成し、Ｐ型不純物、たとえばボロンを加速電圧３０ＫｅＶにて５×１０１５ｃｍ−2程度イオン注入する（図６（ａ）、（ｂ））。フォトマスク４２の部分平面図を図９（ｂ）に示す。図９（ｂ）において、斜線部分はフォトレジストが残される部分であり、白抜き部分はフォトレジストを形成しない部分である。位置の関係を参照するため、実際には存在しないが、点線で第１、第２および第３トレンチ領域６、７、８を示してある。その後、フォトマスク４２を除去する。
【００２３】
次に、ボロン燐シリケートガラス（ＢＰＳＧ）などのリフロー可能な絶縁膜（図示せず）を全面に形成する。図４（ａ）、（ｂ）では、層間絶縁膜２２の表面が平坦に描かれているが、実際は、Ｐ−ベース領域１４の表面に層間絶縁膜２２が残らないよう、オーバーエッチするため、層間絶縁膜２２の表面が凹んだ形状になることがしばしばある。よって、ＢＰＳＧなどのリフロー可能な絶縁膜を形成し、リフローして平坦化した後、エッチバックを行い、より平坦な層間絶縁膜２２を形成すると良い。
【００２４】
ＢＰＳＧのリフローと、不純物の活性化を一括して行うため、たとえば窒素雰囲気中で１０００℃にて３０分程度熱処理を行う。この熱処理にて、Ｎ＋ソース領域１５においては、ドープした第１および第２領域１７、１８のＮ型不純物が深さ方向および横方向に外方拡散し、第１の深さを有する第１および第２領域１７、１８が形成されるとともに、第１の深さよりも浅い第２の深さを有する連結領域１９が形成される。同時に、Ｐ＋ベース領域２１においても、ドープしたＰ型不純物が深さ方向に外方拡散する。ボロンの外方拡散距離は砒素に比べて大きく、熱処理後のＰ＋ベース領域２１はＮ−ドリフト領域２に達している。次に、ＢＰＳＧをエッチバックして、Ｎ＋ソース領域１５およびＰ＋ベース領域２１を露出する（図７（ａ）、（ｂ））。
【００２５】
次に、Ｎ＋ソース領域１５、Ｐ＋ベース領域２１および層間絶縁膜２２の表面にチタン／窒化チタンなどのバリアメタル２３を形成し、アルミニウムや銅などの金属によりソース電極２５を形成する。ドレイン電極をＮ＋半導体基板１の裏面に形成する場合は、Ｎ＋半導体基板１の裏面を必要に応じて薄く研削し、チタン・ニッケル・銀やチタン・ニッケル・金などの金属によりドレイン電極２７を形成する。以上により、半導体装置１００が形成できる。
【００２６】
次に、半導体装置１００の動作を説明する。図１０は、半導体装置１００を示す部分平面図であり、ＩＩＩ−ＩＩＩ断面は、第１領域１７直下のチャネル領域を細長いストライプ方向に切った断面であり、ＩＶ−ＩＶ断面は、連結領域１９直下の領域を同じ方向に切った断面である。
【００２７】
縦型ＭＯＳＦＥＴがオンしたときの状態を図１１（ａ）、（ｂ）を参照して説明する。第１トレンチ領域６近傍のＰ−ベース領域１４にはチャネル領域が形成され、オン電流がドレイン電極（図示せず）からＮ＋半導体基板１、Ｎ−ドリフト領域２、Ｐ−ベース領域１４および第１領域１７を通ってソース電極（図示せず）に流れる（図１１（ａ））。矢印はオン電流の流れる方向である。一方、連結領域１９は第１および第２トレンチ領域６、７のいずれからも離れており、連結領域１９直下の領域まではチャネル領域が形成されないため、Ｎ＋半導体基板１およびＮ−ドリフト領域２を通って流れてきたオン電流は、図１１（ｂ）に示したように、連結領域１９とその直下のＰ−ベース領域１４には流れ込まず、紙面の手前側または奥側のチャネル領域に向かって流れる。つまり、オン電流は、Ｎ＋半導体基板１では電流密度がほぼ均一であるが、Ｎ−ドリフト領域２を通過するときにチャネル領域に向かって集中する。
【００２８】
縦型ＭＯＳＦＥＴがオフしており、かつドレイン電極に高いサージ電圧が印加されると、Ｎ−ドリフト領域２とＰ＋ベース領域２１間のＰＮ接合がアバランシェブレークダウンし、Ｎ＋半導体基板１からＰ＋ベース領域２１に向かってアバランシェ電流が流れる。図１２（ａ）に示すように、第１領域１７の直下ではＰ−ベース領域１４が狭いため、抵抗が高く、アバランシェ電流は流れにくいが、図１２（ｂ）に示すように、連結領域１９の直下ではＰ−ベース領域１４の断面積が広いため、抵抗が低く、アバランシェ電流が流れやすくなる。
【００２９】
縦型ＭＯＳＦＥＴは、Ｎ＋ソース領域１５、Ｐ−ベース領域１４およびＮ−ドリフト領域２をそれぞれエミッタ、ベース、コレクタとする寄生バイポーラトランジスタを有している。Ｐ−ベース領域１４の抵抗が高ければ、アバランシェ電流が流れ続けることによって、Ｐ−ベース領域１４の電位が上がりやすく、閾値を超えると寄生バイポーラトランジスタがオンし、アバランシェ電流以上の電流が寄生バイポーラトランジスタに流れることによって縦型ＭＯＳＦＥＴが破壊する。しかし、連結領域１９の直下ではＰ−ベース領域１４を広くし、抵抗を小さくしているため、Ｐ−ベース領域１４の電位が上がりにくく、寄生バイポーラトランジスタがオンすることを抑止できる。
【００３０】
従来技術によれば、Ｐ＋領域３１７を形成することにより、Ｐ−ボディ領域３１０の電位上昇を抑止している。しかし、Ｐ＋領域３１７の形成のためのフォトマスク形成工程と不純物のイオン注入工程が必要であり、製造工程を追加しなければならない。
【００３１】
これに対し、本実施例１によれば、第１および第２トレンチ領域６、７間の中央部にフォトマスク４１を形成し、不純物をイオン注入して、第１および第２領域１７、１８を互いに離間するように形成し（図５（ａ））、熱処理し、第１および第２領域１７、１８の不純物を外方拡散して、これらを連結するとともに、熱処理後の第１および第２領域１７、１８よりも浅い連結領域１９を形成している（図７（ａ））。この方法により、Ｎ＋ソース領域１５形成用のフォトマスクのパターンを変更するだけで、独立したフォトマスク形成工程も独立した不純物イオン注入工程も追加することなく、Ｐ−ベース領域１４を広くして抵抗を小さくすることができる。
【実施例２】
【００３２】
図１３（ａ）は、本発明による実施例２の半導体装置２００を示す部分斜視図である。半導体装置１００との主たる相違点は、連結領域１９の直下に、さらにＰ＋埋め込み領域２８を形成したことである。Ｐ＋埋め込み領域２８を連結領域１９に沿って形成することにより、Ｐ−ベース領域１４とＰ＋埋め込み領域２８の合成抵抗は半導体装置１００のＰ−ベース領域１４の抵抗よりも小さくなる。したがって、寄生バイポーラトランジスタが半導体装置１００よりもオンし難くなる。
【００３３】
次に、図１３（ｂ）乃至図１４（ｂ）を参照して半導体装置２００の製造方法を説明する。図１３（ｂ）は、半導体装置２００を示す部分平面図である。図１４（ａ）は図３（ｂ）のＶ−Ｖ断面図、図１４（ｂ）は図１３（ｂ）のＶＩ−ＶＩ断面図である。
【００３４】
図５（ａ）、（ｂ）に示したように、ソース領域形成用のフォトマスク４１（図１５（ａ）参照）を形成し、Ｎ型不純物イオンを注入して、互いに離間した第１および第２領域１７、１８を形成するところまでは、半導体装置１００の製造方法と同じである。
【００３５】
次に、Ｐ＋ベース領域２１およびＰ＋埋め込み領域２８形成用のフォトマスク４３を形成し、Ｐ型不純物、たとえばボロンを加速電圧３０ＫｅＶにて５×１０１５ｃｍ−2程度イオン注入する（図１４（ａ）、（ｂ））。第１および第２領域１７、１８に注入したＮ型不純物の濃度がＰ型不純物の濃度よりも高いので、その後の熱処理により、連結領域１９が形成される。フォトマスク４３の部分平面図を図１５（ｂ）に示す。図１５（ｂ）において、斜線部分はフォトレジストが残される部分であり、白抜き部分はフォトレジストを形成しない部分である。位置の関係を参照するため、実際には存在しないが、点線で第１、第２および第３トレンチ領域６、７、８を示してある。Ｐ＋埋め込み領域２８の形成予定領域には、フォトマスク４３に細長いスリットを形成する。スリットの幅は、熱処理後のＰ＋埋め込み領域２８の幅が連結領域１９の幅よりも同程度以下となるように設計する。例えば、熱処理後のＰ＋埋め込み領域２８の幅が、ソース領域形成用のフォトマスク４１の第１および第２領域１７、１８間の幅になるように、フォトマスク４３の幅を設計する。
【００３６】
フォトマスク４３を除去した後、半導体装置１００と同様にＢＰＳＧなどを形成し、ＢＰＳＧのリフローと、不純物の活性化を一括して行うため、たとえば窒素雰囲気中で１０００℃にて３０分程度熱処理を行う。この熱処理にて、Ｎ＋ソース領域１５においては、ドープしたＮ型不純物が外方拡散して、第１の深さを有する第１および第２領域１７、１８と第１の深さよりも浅い第２の深さを有する連結領域１９が形成される。同時に、Ｐ＋ベース領域２１およびＰ＋埋め込み領域２８においても、ドープしたＰ型不純物が深さ方向に外方拡散する。ボロンの外方拡散距離は砒素に比べて大きく、熱処理後のＰ＋ベース領域２１はＮ−ドリフト領域２に達している。一方、Ｐ＋埋め込み領域２８では、Ｐ型不純物が横方向に広がりすぎないようにするため、注入されるＰ型不純物の総量を抑える。Ｐ＋埋め込み領域２８のＰ型不純物の総量は、フォトマスク４３に形成する細長いスリットの幅により制限でき、例えば図１４（ａ）のように、第１および第２領域１７、１８よりも狭いスリットを形成する。不純物の外方拡散距離は、不純物の総量にも依存するため、Ｐ型不純物の総量の小さいＰ＋埋め込み領域２８では、Ｐ＋ベース領域２１よりも外方拡散距離が小さくなる。したがって、図１３（ａ）に示したように、Ｐ＋埋め込み領域２８をＮ−ドリフト領域２に達しないように形成することができる。
【００３７】
フォトマスク４３の幅が狭いと、図１３（ａ）のように、Ｐ＋埋め込み領域２８がＮ−ドリフト領域２に接しないように浅く形成されるが、チャネル領域の厚さ（例えば第１領域１７の幅、つまり第１トレンチ領域６と連結領域１９間の距離）が十分確保でき、かつＰ＋埋め込み領域２８の幅も十分に確保できる余裕があれば、フォトマスク４３のスリットの幅を広くすることができる。その結果、Ｐ＋埋め込み領域２８がＮ−ドリフト領域２に達したとしても電気的特性に問題は無い。なお、Ｐ＋埋め込み領域２８は、連結領域１９よりも深い位置に形成する必要がある。Ｐ型不純物のイオン注入の加速エネルギーは、連結領域１９の下に不純物濃度のピークが生じるように決定すると良い。
【００３８】
Ｐ＋ベース領域２１形成用のフォトマスクに細長いスリットを追加するようにフォトマスクのパターンを変更するだけで、独立したフォトマスク形成工程も独立した不純物イオン注入工程も追加することなく、Ｐ＋埋め込み領域２８をＰ−ベース領域１４に形成することができる。
【００３９】
その後、半導体装置１００と同様に、ソース電極、ゲート電極およびドレイン電極を形成すればよい。
【００４０】
本発明による半導体装置およびその製造方法は、上記実施例に限定されるものではなく、様々な変形が可能である。
例えば、上記各実施例においては、パワーＭＯＳＦＥＴを例に説明したが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であっても良い。また、第１導電型をＮ型とし、第２導電型をＰ型として説明したが、逆でも良い。また、Ｐ＋ベース領域２１がＮ−ドリフト２領域に接する例を説明したが、Ｐ＋ベース領域２１とＮ−ドリフト領域２の間にＰ−ベース領域１４が残されていても良い。また、ＢＰＳＧ等のリフロー可能な絶縁膜を形成し、リフローと不純物活性化の熱処理を一括して行う例を説明したが、ＢＰＳＧ等の形成およびリフローは必須ではない。また、Ｐ＋ベース領域２１とＮ＋ソース領域１５の熱処理は、必ずしも同時に行う必要はなく、別々に行ってもよい。
【図面の簡単な説明】
【００４１】
【図１】従来の半導体装置を示す部分図であり、（ａ）は斜視図、（ｂ）は平面図である。
【図２】本発明による実施例１の半導体装置１００を示す部分図であり、（ａ）は斜視図、（ｂ）は平面図である。
【図３】半導体装置１００の製造工程の１段階を示す部分断面図であり、（ａ）は図２（ｂ）のＩ−Ｉ断面図、（ｂ）は図２（ｂ）のＩＩ−ＩＩ断面図である。
【図４】半導体装置１００の製造工程の１段階を示す部分断面図であり、（ａ）は図２（ｂ）のＩ−Ｉ断面図、（ｂ）は図２（ｂ）のＩＩ−ＩＩ断面図である。
【図５】半導体装置１００の製造工程の１段階を示す部分断面図であり、（ａ）は図２（ｂ）のＩ−Ｉ断面図、（ｂ）は図２（ｂ）のＩＩ−ＩＩ断面図である。
【図６】半導体装置１００の製造工程の１段階を示す部分断面図であり、（ａ）は図２（ｂ）のＩ−Ｉ断面図、（ｂ）は図２（ｂ）のＩＩ−ＩＩ断面図である。
【図７】半導体装置１００の製造工程の１段階を示す部分断面図であり、（ａ）は図２（ｂ）のＩ−Ｉ断面図、（ｂ）は図２（ｂ）のＩＩ−ＩＩ断面図である。
【図８】半導体装置１００の製造工程の１段階を示す部分断面図であり、（ａ）は図２（ｂ）のＩ−Ｉ断面図、（ｂ）は図２（ｂ）のＩＩ−ＩＩ断面図である。
【図９】半導体装置１００の製造工程に用いるフォトマスクを示す部分平面図であり、（ａ）はソース領域形成用フォトマスク、（ｂ）はＰ＋ベース領域形成用フォトマスクである。
【図１０】半導体装置１００を示す部分平面図である。
【図１１】半導体装置１００の動作を示す部分平面図であり、（ａ）は図９のＩＩＩ−ＩＩＩ断面図、（ｂ）は図９のＩＶ−ＩＶ断面図である。
【図１２】半導体装置１００の動作を示す部分平面図であり、（ａ）は図９のＩＩＩ−ＩＩＩ断面図、（ｂ）は図９のＩＶ−ＩＶ断面図である。
【図１３】本発明による実施例２の半導体装置２００を示す部分図であり、（ａ）は斜視図、（ｂ）は平面図である。
【図１４】半導体装置２００の製造工程の１段階を示す部分断面図であり、（ａ）は図１３（ｂ）のＶ−Ｖ断面図、（ｂ）は図１３（ｂ）のＶＩ−ＶＩ断面図である。
【図１５】半導体装置２００の製造工程に用いるフォトマスクを示す部分平面図であり、（ａ）はソース領域形成用フォトマスク、（ｂ）はＰ＋ベース領域およびＰ＋埋め込み領域形成用フォトマスクである。
【符号の説明】
【００４２】
１    Ｎ＋半導体基板
２    Ｎ−ドリフト領域
６    第１トレンチ領域
７    第２トレンチ領域
１１    第１トレンチゲート電極
１２    第２トレンチゲート電極
１４    Ｐ−ベース領域
１５    Ｎ＋ソース領域
１７    第１領域
１８    第２領域
１９    連結領域
２１    Ｐ＋ベース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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