(57)【要約】【課題】トレンチ内のゲート電極内部にスが形成され難い半導体装置及びその半導体装置の製造方法を提供することを目的とする。【解決手段】縦型構造の半導体装置１において、トレンチ２を等方性エッチングで形成することにより、トレンチ２の断面形状を曲率半径ｒ一定の半円形にさせる。【選択図】図１
2009289798.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面部に形成される第２導電型の半導体層と、
前記半導体層の表面部に形成される前記第１導電型の半導体領域と、
前記半導体領域及び前記半導体層を貫通し前記半導体基板の内部に達するように形成され、内部にゲート電極を有するトレンチと、
を備え、
前記トレンチは、断面形状が曲率半径一定の半円形に形成されている
ことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の表面部に第２導電型の半導体層を形成し、
前記半導体層の表面部に前記第１導電型の半導体領域を形成し、
前記半導体層及び前記半導体領域の表面にトレンチ形成用マスクを形成し、
等方性エッチングを行うことにより前記半導体領域及び前記半導体層を貫通し前記半導体基板の内部に達する深さで、かつ、断面形状が曲率半径一定の半円形であるトレンチを形成し、
前記トレンチ形成用マスクを除去した後、前記トレンチの内部にゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ内にゲート電極を有する縦型構造の半導体装置及びその半導体装置の製造方法に関する。
【背景技術】
【０００２】
図３（ａ）は、従来の縦型構造の半導体装置を示す図である。
図３（ａ）に示す半導体装置３０は、ｎ−型の半導体基板（ドリフト層）３１の表面部にｐ型の半導体層（ボディ領域）３２が形成され、半導体層３２の表面部にｎ＋型の半導体領域（エミッタ領域）３３が形成されている。そして、半導体領域３３及び半導体層３２を貫通し半導体基板３１の内部に達する深さのトレンチ３４が形成され、トレンチ３４の内部には絶縁膜３５を介してゲート電極３６が形成されている。また、半導体層３２の表面部には半導体領域３３に隣接するようにしてｐ＋型の半導体領域３７が形成され、ゲート電極３６の上には絶縁膜３８が形成されている。さらに、半導体領域３３、半導体領域３７、及び絶縁膜３８の上にはエミッタ電極３９が形成され、半導体基板３１の裏面にはｐ型の半導体層（コレクタ領域）４０及びコレクタ電極４１が形成されている（例えば、特許文献１参照）。
【０００３】
上記半導体装置３０は、いわゆる、縦型構造のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であって、横型構造のＩＧＢＴに比べて、寄生ＪＦＥＴが無いため、オン電圧を低くすることができる。
【特許文献１】特開２００６−１７３４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記半導体装置３０は、図３（ｂ）に示すように、トレンチ３４の深さａと幅ｂとのアスペクト比（ａ／ｂ）が高いため、トレンチ３４の内部よりも先に開口部付近にゲート電極３６が形成されてしまう。そのため、ゲート電極３６の内部にス（空洞）４２が形成されやすくなり、スが形成されてしまうと、半導体装置３０のスレッショルド電圧がばらついてしまうという問題がある。
【０００５】
そこで、本発明では、トレンチ内のゲート電極内部にスが形成され難い半導体装置及びその半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面部に形成される第２導電型の半導体層と、前記半導体層の表面部に形成される前記第１導電型の半導体領域と、前記半導体領域及び前記半導体層を貫通し前記半導体基板の内部に達するように形成され、内部にゲート電極を有するトレンチとを備え、前記トレンチは、断面形状が曲率半径一定の半円形に形成されている。
【０００７】
これにより、酸化またはＣＶＤによりトレンチ内側全面において一様な厚さでゲート電極を形成させていくことができるので、従来の半導体装置のように、トレンチの断面形状のアスペクト比が高いためにトレンチの内部よりも開口部付近に先にゲート電極が形成されゲート電極の内部にスが形成されやすいものに比べて、ゲート電極の内部にスが形成され難くすることができる。
【０００８】
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板の表面部に第２導電型の半導体層を形成し、前記半導体層の表面部に前記第１導電型の半導体領域を形成し、前記半導体層及び前記半導体領域の表面にトレンチ形成用マスクを形成し、等方性エッチングを行うことにより前記半導体領域及び前記半導体層を貫通し前記半導体基板の内部に達する深さで、かつ、断面形状が曲率半径一定の半円形であるトレンチを形成し、前記トレンチ形成用マスクを除去した後、前記トレンチの内部にゲート電極を形成する。
【発明の効果】
【０００９】
本発明によれば、縦型構造の半導体装置において、トレンチ内のゲート電極内部にスが形成され難くすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の半導体装置を示す図である。図３（ａ）に示す構成と同じ構成には同じ符号を付している。
【００１１】
図１に示す半導体装置１は、縦型構造のＩＧＢＴであって、ｎ−型の半導体基板３１の表面部にｐ型の半導体層３２が形成され、半導体層３２の表面部にｎ＋型の半導体領域３３が形成されている。そして、半導体領域３３及び半導体層３２を貫通し半導体基板３１の内部に達する深さのトレンチ２が形成され、トレンチ２の内部には絶縁膜３５を介してゲート電極３６が形成されている。また、半導体層３２の表面部には半導体領域３３に隣接するようにしてｐ＋型の半導体領域３７が形成され、ゲート電極３６の上には絶縁膜３８が形成されている。さらに、半導体領域３３、半導体領域３７、及び絶縁膜３８の上にはエミッタ電極３９が形成され、半導体基板３１の裏面にはｐ型の半導体層４０と、コレクタ電極４１とが形成されている。なお、特許請求の範囲における第１導電型の半導体はｎ型の半導体とし、第２導電型の半導体はｐ型の半導体とする。
【００１２】
本実施形態の半導体装置１の特徴とする点は、トレンチ２を断面形状が曲率半径ｒ一定の半円形になるように形成している点である。
これにより、酸化またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりトレンチ２内側全面において一様な厚さでゲート電極３６を形成させていくことができるので、図３（ｂ）に示す半導体装置３０のように、トレンチ３４の断面形状のアスペクト比が高いためにトレンチ３４の内部よりも開口部付近に先にゲート電極３６が形成されゲート電極３６の内部にス４２が形成されやすいものに比べて、ゲート電極３６の内部にスが形成され難くすることができる。そのため、本実施形態の半導体装置１は、スレッショルド電圧のばらつきを抑制することができる。
【００１３】
図２（ａ）〜図２（ｊ）は、本実施形態の半導体装置１の製造方法を説明するための図である。
まず、図２（ａ）に示す半導体基板３１にイオン注入処理及び拡散処理を行うことにより、図２（ｂ）に示すように、半導体基板３１の表面部に半導体層３２を形成した後、半導体層３２の上に半導体領域形成用マスク３を形成しイオン注入処理及び拡散処理を行うことにより半導体層３２の表面部に半導体領域３３を形成する。
【００１４】
次に、図２（ｃ）に示すように、半導体領域形成用マスク３を除去した後、半導体層３２及び半導体領域３３の上にトレンチ形成用マスク４を形成し、等方性エッチングを行うことにより半導体領域３３及び半導体層３２を貫通し半導体基板３１の内部に達する深さのトレンチ２を形成する。
【００１５】
次に、トレンチ形成用マスク４を除去した後、図２（ｄ）に示すように、トレンチ２（半導体層３２及び半導体領域３３）上に絶縁膜３５（ＳｉＯ２）を形成し、酸化またはＣＶＤにより絶縁膜３５の上にポリシリコン５を形成する。
【００１６】
次に、図２（ｅ）に示すように、エッチングによりトレンチ２の内部のみにポリシリコン５が残るようにしてゲート電極３６を形成していく。
次に、図２（ｆ）に示すように、半導体層３２の表面部に半導体領域３３に隣接するようにして半導体領域３７を形成する。
【００１７】
次に、図２（ｇ）に示すように、ゲート電極３６及び絶縁膜３５の上に絶縁膜３８（シリケートガラスなど）を形成する。
次に、図２（ｈ）に示すように、リソグラフィ及びエッチングにより絶縁膜３５及び絶縁膜３８をパターニングしてコンタクトホール６を形成する。
【００１８】
次に、図２（ｉ）に示すように、コンタクトホール６及び絶縁膜３８の上にエミッタ電極３９を形成する。
そして、図２（ｊ）に示すように、半導体基板３１の裏面を研磨した後、半導体基板３１の裏面に半導体層４０及びコレクタ電極４１を形成する。
【００１９】
このように、等方性エッチングによりトレンチ２を形成しているので、トレンチ２の断面形状を曲率半径ｒがほぼ一定の半円形に形成することができる。また、等方性エッチングのみでトレンチ２を形成しているので、ゲート電極の内部にスができることを抑えるためにトレンチの断面形状をテーパー状にしてトレンチの開口部を広げているものに比べて、容易にトレンチ２を形成することができる。また、トレンチ２の断面形状が半円形になるように形成されているので、トレンチ２の底部付近の電界集中を緩和することができる。
【００２０】
なお、上記実施形態の半導体装置１は、縦型構造のＩＧＢＴであるが、半導体基板３１の裏面にドレイン電極のみを形成して縦型構造のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）としてもよい。この場合、エミッタ電極３９はソース電極になる。
【００２１】
また、上記実施形態の半導体装置１は、ｎチャンネルで構成されているが、ｐチャンネルで構成してもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】本実施形態の半導体装置の製造方法を説明するための図である。
【図３】従来の半導体装置を示す図である。
【符号の説明】
【００２３】
１  半導体装置
２  トレンチ
３  半導体領域形成用マスク
４  トレンチ形成用マスク
５  ポリシリコン
６  コンタクトホール
３０  半導体装置
３１  半導体基板
３２  半導体層
３３  半導体領域
３４  トレンチ
３５  絶縁膜
３６  ゲート電極
３７  半導体領域
３８  絶縁膜
３９  エミッタ電極
４０  半導体層
４１  コレクタ電極
【図１】
2009289798.tif 000003
【図２】
2009289798.tif 000004
【図３】
2009289798.tif 000005