(57)【要約】【課題】半導体素子あるいは発光素子等の電子部品を搭載するための凹部を設けた半導体パッケージにおいて、高精度に配線パターンを形成可能とする構成を提供する。【解決手段】電子部品５０を搭載する凹部１６が一方の面に形成された基体１０ａと、前記凹部１６の内底面１６ａに一端が位置するとともに、他端が前記凹部１６の肩部１６ｃを超えて凹部１６の外側領域に延在して設けられた配線パターン２１とを備え、前記凹部１６は、内側面１６ｂが傾斜面に形成され、肩部１６ｃが滑らかな曲面に形成されていることを特徴とする。【選択図】図１
2009094409.tif 000002
【特許請求の範囲】
【請求項１】
電子部品を搭載する凹部が一方の面に形成された基体と、
前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、
前記凹部は、内側面が傾斜面に形成され、肩部が滑らかな曲面に形成されていることを特徴とする半導体パッケージ。
【請求項２】
前記基体が、シリコン基板からなることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容されていることを特徴とする半導体装置。
【請求項４】
前記基体がシリコン基板からなり、前記電子部品が発光素子であることを特徴とする請求項３記載の半導体装置。
【請求項５】
一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を外向きにして実装基板に接合され、
前記凹部の外側領域に延在する配線パターンと、前記実装基板に形成された接続パッドとがワイヤボンディング接続されていることを特徴とする半導体装置の実装構造。
【請求項６】
一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられ、前記凹部の外側領域において基体を貫通して設けられた導通部に接続する配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を外向きにして実装基板に接合され、
前記導通部と前記実装基板に設けられた配線パターンとが電気的に接続されていることを特徴とする半導体装置の実装構造。
【請求項７】
一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を実装基板に対向して実装基板に接合され、
前記凹部の外側領域に延在する配線パターンと前記実装基板に設けられた配線パターンとが電気的に接続されていることを特徴とする半導体装置の実装構造。
【請求項８】
半導体パッケージの基体を構成する基板の表面に、半導体パッケージに形成する凹部の配置に合わせて基板の表面を露出させたマスクパターンを形成する工程と、
該マスクパターンをマスクとして前記基板を厚さ方向にエッチングし、内底面が平坦面、内側面が傾斜面となる凹部を形成する工程と、
前記マスクパターンを除去した後、前記凹部が形成された基板の表面を研磨し、前記凹部の肩部を滑らかな曲面に面取りする工程と、
前記凹部内底面に一端が位置し、他端が前記凹部の肩部を超えて凹部の外側領域に延在する配線パターンを形成する工程と、
前記基板を単体の半導体パッケージとなる個片に分離する工程とを備えることを特徴とする半導体パッケージの製造方法。
【請求項９】
前記基板としてシリコンウエハを使用し、
前記シリコンウエハを熱酸化してシリコンウエハの表面を酸化膜によって被覆した後、  該酸化膜を、半導体パッケージに形成する凹部の配置に合わせてシリコンウエハの表面を露出させるようにエッチングして酸化膜からなる前記マスクパターンを形成し、
該酸化膜からなるマスクパターンをマスクとしてシリコンウエハをエッチングすることにより前記凹部を形成することを特徴とする請求項８記載の半導体パッケージの製造方法。
【請求項１０】
レジスト膜を形成し、該レジスト膜をパターニングする工程と、
該パターニングされたレジスト膜をマスクとして前記配線パターンを形成する工程とを含むことを特徴とする請求項８記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージおよびその製造方法に関し、より詳細には半導体素子あるいは発光素子等の電子部品を搭載する凹部を備えた半導体パッケージおよびその製造方法並びにこの半導体パッケージを用いた半導体装置に関する。
【背景技術】
【０００２】
MEMS(Micro Electro Mechanical Systems)は、半導体素子やセンサー等の電子部品をシリコン基板上に搭載して形成される。図１１は、シリコン基板からなる基体６に設けた凹部７に発光素子８を搭載して形成した発光装置の例である。凹部７の内底面には、発光素子８とワイヤボンディング接続されたパッド３ａ、および発光素子８がダイ付けされたダイパッド３ｂが設けられ、それぞれ基体６を厚さ方向に貫通して設けられた導通部４ａ、４ｂを介して基体６の下面に設けられた配線パターン５ａ、５ｂに接続している。凹部７の内側面は、発光素子８から側方に放射された光を反射する金属膜９によって被覆されている。
【特許文献１】特開２００７−１８４４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１１に示した発光装置は、基体６に形成した凹部７内に発光素子８を収容して搭載したものである。発光素子や半導体素子を搭載する半導体装置には、このように、基体に電子部品を収容する凹部を設け、凹部内に電子部品を搭載する形態とした製品がある。このような製品では、図１１に示すように、基体６の凹部７を設けた面とは反対側の面に配線パターン５ａ、５ｂを設ける方法とは別に、基体６の凹部７を設けた面と同一の面側に配線パターンを設ける構成とすることが考えられる。
【０００４】
本発明は、半導体素子あるいは発光素子等の電子部品を搭載するための凹部を設けた半導体パッケージの構成、およびこの半導体パッケージの好適な製造方法、およびこの半導体パッケージを用いた半導体装置についての新規な構成を提供するものである。
【課題を解決するための手段】
【０００５】
本発明は、電子部品を搭載する凹部を設けた基体に配線パターンを形成する際に、従来方法では、前記凹部が形成された面に導体層をパターニングするためのレジストを被着すると、凹部の肩部分でレジスト切れが生じ、公知のセミアディティブ法やアディティブ法によって精度良く配線パターンを形成することができないという問題を解決する構成を備えるものであり、半導体パッケージにおいて、電子部品を搭載する凹部が一方の面に形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、前記凹部は、内側面が傾斜面に形成され、肩部が滑らかな曲面に形成されていることを特徴とする。
なお、前記半導体パッケージは、前記基体をシリコン基板として構成することができる。
【０００６】
また、半導体装置として、一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容されていることを特徴とする。
前記半導体装置は、前記基体をシリコン基板とし、前記電子部品を発光素子とすることによって発光装置として構成される。
【０００７】
また、半導体装置の実装構造として、一方の面に凹部が形成された基体と、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられた配線パターンとを備え、内側面が傾斜面に形成され肩部が滑らかな曲面に形成された半導体パッケージの前記凹部に、前記配線パターンと電気的に接続して電子部品が収容された半導体装置が、前記凹部を外向きにして実装基板に接合され、前記凹部の外側領域に延在する配線パターンと、前記実装基板に形成された接続パッドとがワイヤボンディング接続されている構成とすることができる。
また、前記凹部の内底面に一端が位置するとともに、他端が前記凹部の肩部を超えて凹部の外側領域に延在して設けられ、前記凹部の外側領域において基体を貫通して設けられた導通部に接続する配線パターンとを備えるとにより、前記導通部と前記実装基板に設けられた配線パターンとを電気的に接続して実装することができる。
また、前記凹部を実装基板に対向して半導体装置を実装基板に接合し、前記凹部の外側領域に延在する配線パターンと前記実装基板に設けられた配線パターンとを電気的に接続して実装することができる。
【０００８】
また、半導体パッケージの製造方法として、半導体パッケージの基体を構成する基板の表面に、半導体パッケージに形成する凹部の配置に合わせて基板の表面を露出させたマスクパターンを形成する工程と、該マスクパターンをマスクとして前記基板を厚さ方向にエッチングし、内底面が平坦面、内側面が傾斜面となる凹部を形成する工程と、前記マスクパターンを除去した後、前記凹部が形成された基板の表面を研磨し、前記凹部の肩部を滑らかな曲面に面取りする工程と、前記凹部内底面に一端が位置し、他端が前記凹部の肩部を超えて凹部の外側領域に延在する配線パターンを形成する工程と、前記基板を単体の半導体パッケージとなる個片に分離する工程とを備えることを特徴とする。
【０００９】
また、前記基板としてシリコンウエハを使用し、前記シリコンウエハを熱酸化してシリコンウエハの表面を酸化膜によって被覆した後、  該酸化膜を、半導体パッケージに形成する凹部の配置に合わせてシリコンウエハの表面を露出させるようにエッチングして酸化膜からなる前記マスクパターンを形成し、該酸化膜からなるマスクパターンをマスクとしてシリコンウエハをエッチングすることにより前記凹部を形成する方法が好適な方法として用いられる。
【００１０】
また、レジスト膜を形成し、該レジスト膜をパターニングする工程と、該パターニングされたレジスト膜をマスクとして前記配線パターンを形成する工程とを含むことを特徴とする。
【発明の効果】
【００１１】
本発明に係る半導体パッケージおよびその製造方法によれば、半導体パッケージの基体に形成された、電子部品を搭載する凹部の肩部が滑らかな曲面に形成されているから、凹部の内底面から凹部の肩部を超えて配線パターンを形成する場合に、高精度に配線パターンを形成することができる。
【発明を実施するための最良の形態】
【００１２】
（半導体パッケージの構成）
図１は、本発明に係る半導体パッケージの第１の実施の形態を示す。本実施形態の半導体パッケージ４０は、シリコンからなる基体１０ａの一方の面に電子部品を搭載する凹部１６が形成され、基体１０ａの凹部１６が形成された面と同一の面側に配線パターン２１が形成されている。
【００１３】
凹部１６は電子部品が搭載される内底面１６ａが平坦面に形成され、内側面１６ｂが凹部１６の開口側が徐々に広幅となる傾斜面に形成されている。凹部１６の形状で特徴的な形状は、凹部１６の肩部（開口縁部分）１６ｃの断面形状が、滑らかな曲面に形成されていることである。配線パターン２１の一端は、凹部１６の内底面１６ａに位置し、他端が凹部１６の肩部１６ｃを超えて開口縁の外側にまで延在する形態に形成される。
基体１０ａの凹部１６の内面を含む上面と下面は、シリコン基材を熱酸化して形成された酸化膜（酸化ケイ素膜）１３によって被覆されている。
【００１４】
図１（ｂ）は、半導体パッケージ４０に電子部品として発光素子５０を搭載した半導体装置６０を示す。図１（ｃ）は、半導体装置６０の平面図である。
図１（ｂ）に示すように、発光素子５０は凹部１６の内底面１６ａに形成された配線パターン２１に表面実装される。発光素子５０から側方に放射された光は、凹部１６の傾斜面に形成された内側面１６ｂで反射され、パッケージの平面に対して垂直方向に放射される。発光素子５０から放射される光の反射特性を向上させるために、内側面１６ｂに光反射用の樹脂等を塗布することも有効である。
【００１５】
上述したように、配線パターン２１は、凹部１６の内底面１６ａから肩部１６ｃを超えて凹部１６の外側まで引き出されている。図１（ｃ）では配線パターン２１の端部２１ａを幅広に形成して接続パッドとして形成した例を示す。
配線パターン２１は、発光素子５０を挟んで対称となる配置に、左右に２本ずつ延出させている。半導体パッケージに形成する配線パターン２１のデザイン、配置数は、搭載する電子部品に合わせて任意に設計することができる。
【００１６】
図２（ａ）は、半導体パッケージの他の実施の形態を示す。図１に示した半導体パッケージ４０はスパッタリング法により導体層を形成し、サブトラクト法によって配線パターン２１を形成した。図２に示す半導体パッケージ４２は、セミアディティブ法を利用してめっき法によって形成したものである。配線パターン２５は、めっきシード層２２と電解めっきによって形成されためっき層２４とから構成される。
シリコンからなる基体１０ａの一方の面に電子部品を搭載する凹部１６が設けられていること、凹部１６の内底面１６ａから、内側面１６ｂおよび肩部１６ｃを超えて配線パターン２５が延在する配置とした構成は、図１に示した半導体パッケージ４０と同様である。
【００１７】
図２（ｂ）、（ｃ）は、半導体パッケージ４２に半導体素子５２を搭載した半導体装置６２の構成を示す。半導体素子５２はフリップチップ接続によって凹部１６の内底面１６ａに形成された配線パターン２５に接続される。
図２（ｃ）に示すように、配線パターン２５は平面形状が正方形状に形成された凹部１６の各辺上に引き出されたパターンに形成されている。
なお、半導体パッケージ４２に半導体素子５２を搭載する場合に、フリップチップ接続のかわりにワイヤボンディング接続によって搭載することもできる。
【００１８】
（半導体パッケージの製造工程）
図３、４は、図１に示した半導体パッケージ４０の製造工程において、シリコンからなる基体１０ａに凹部１６を形成するまでの工程を示す。
図３（ａ）は、半導体パッケージの基体部分を構成するシリコンウエハ１０である。
図３（ｂ）は、シリコンウエハ１０の表面に酸化膜（SiO2）１２を形成した状態である。加熱炉にシリコンウエハ１０を収納し、加熱炉に酸化性のガスを導入し、1000℃程度に加熱することによってシリコンウエハ１０の表面が熱酸化され、シリコンウエハ１０の表面に酸化膜１２が形成される。
【００１９】
図３（ｃ）は、酸化膜１２が形成されたシリコンウエハ１０の一方の平面上にレジストパターン１４を形成した状態を示す。レジストパターン１４は、シリコンウエハ１０の表面にレジストをスピンコートした後、露光および現像して所定パターンに形成する。レジストパターン１４は、印刷法によって形成することもできる。
図５は、シリコンウエハ１０の表面にレジストパターン１４を形成した状態をシリコンウエハ１０の平面方向から見た状態である。レジストパターン１４は、シリコンウエハ１０の表面に、縦横に整列された配置に酸化膜１２の露出部１２ａが配置されるように形成する。露出部１２ａは、半導体パッケージの凹部を形成する位置に対応する。
【００２０】
酸化膜１２の露出部１２ａは平面形状で正方形としているが、露出部１２ａの形状および大きさは、半導体パッケージに形成する凹部の形状に合わせて設定すればよい。1枚のシリコンウエハ１０から多数個の半導体パッケージを形成するから、レジストをパターニングする際には、シリコンウエハ１０に作り込む半導体パッケージの平面配列に合わせて露出部１２ａが配列するように設定する。
【００２１】
レジストパターン１４を形成した後、レジストパターン１４をマスクとして、酸化膜１２の露出部１２ａを除去する（図３（ｄ））。酸化膜１２は、たとえばフッ化水素酸／フッ化アンモニウム水溶液を用いたエッチングによって除去することができる。酸化膜１２の露出部１２ａを除去することによって、レジストパターン１４の開口部１４ａにシリコンウエハ１０の基材が露出した露出部１０ｂが形成される。
【００２２】
次に、レジストパターン１４を除去する（図３（ｅ））。レジストパターン１４は化学的エッチングにより酸化膜１２を残すようにして除去することができる。これによって、シリコンウエハ１０の外表面が酸化膜（酸化ケイ素）１２によって被覆され、シリコンウエハ１０の一方の面上では、所定配列でシリコンウエハ１０の露出部１０ｂが配置された状態となる。
【００２３】
次に、シリコンウエハ１０をウエットエッチングする。このウエットエッチングは、シリコンウエハ１０の露出部１０ｂからのみシリコンウエハ１０をエッチングしてシリコンウエハ１０に凹部１６を形成するためのものである。シリコンウエハ１０のエッチング液としては、たとえば水酸化カリウム水溶液が用いられる。このエッチングにより酸化膜１２がエッチングされず、シリコンウエハ１０の露出部１０ｂからのみシリコンウエハ１０がエッチングされる。
【００２４】
図４（ａ）は、シリコンウエハ１０をウエットエッチングした状態を示す。シリコンウエハ１０は露出部１０ｂから深さ方向にエッチングされ、それぞれの露出部１０ｂに凹部１６が形成される。
図６は、シリコンウエハ１０に凹部１６が形成された状態を平面方向から見た状態を示す。凹部１６の内底面１６ａは平坦状に形成され、内側面１６ｂが傾斜面に形成される。シリコンウエハ１０をウエットエッチングする際には、凹部１６の内側面１６ｂが上側が広幅となる傾斜面が形成されるようにエッチング液等のエッチング条件を選択する。シリコンウエハ１０の結晶面方向は(100)面であるから、通常のエッチング液を使用すれば、凹部１６の内側面１６ｂは傾斜面に形成される。
凹部１６の深さは、ウエットエッチング時間やエッチング液を選択することによって制御することができる。半導体パッケージに搭載する電子部品の厚さにもよるが、凹部１６の深さは１００μｍ〜５００μｍ程度である。
【００２５】
なお、シリコンウエハ１０に凹部１６を形成する方法として、ウエットエッチングのかわりに、異方性エッチングと等方性エッチングを組合わせてエッチングする方法によることも可能である。
【００２６】
シリコンウエハ１０をウエットエッチングした後、図３（ｄ）の工程と同様に、フッ化水素酸等を用いて酸化膜１２を除去する（図４（ｂ））。この工程では、シリコンウエハ１０の表面に付着している酸化膜１２をすべて除去する。
図４（ｃ）は、次いで、シリコンウエハ１０の凹部１６が形成されている一方の面に対して研磨を施した状態である。この研磨は、シリコンウエハ１０をウエットエッチングして凹部１６を形成すると、凹部１６の開口縁がエッジ状となることから、この開口縁の肩部分（エッジ部分）１６ｃを滑らかな丸みをもたせるようにする目的で行う。
【００２７】
図７は、シリコンウエハ１０を研磨する前後の凹部１６の断面形状を拡大して示している。図７（ａ）は、図４（ｂ）における凹部１６の断面形状、図７（ｂ）は、図４（ｃ）における凹部１６の断面形状を示す。
図７（ａ）に示すように、シリコンウエハ１０をウエットエッチングして凹部１６を形成した状態では、凹部１６の開口縁は角張ったエッジ状となっている。これに対して、シリコンウエハ１０を研磨することによって凹部１６の開口縁の肩部１６ｃが滑らかな曲面状に面取りされた形状となる。
【００２８】
シリコンウエハ１０の研磨は、凹部１６の肩部１６ｃを滑らかな曲面形状にすることを目的とする。シリコンウエハ１０を研磨装置の研磨布に接触させて研磨すると、凹部１６に研磨布が入り込み、凹部１６の肩部１６ｃが面取りされるように研磨され、肩部１６ｃが滑らかな形状になる。研磨方法としては、化学研磨（CMP）等の適宜研磨が利用できる。
【００２９】
図４（ｄ）は、シリコンウエハ１０を研磨した後、シリコンウエハ１０の表面に酸化膜１３を形成した状態を示す。この酸化膜１３もシリコンウエハ１０を熱酸化させて形成する。熱酸化によることにより、凹部１６の内底面１６ａ、内側面１６ｂ、肩部１６ｃを含めたシリコンウエハ１０の全面が酸化膜１３によって被覆される。
シリコンウエハ１０の表面に酸化膜（酸化ケイ素）１３を形成するのは、半導体パッケージの基体となるシリコン基板の経時的な安定性、耐久性を確保する目的と、シリコン基体の表面に形成する配線パターンが電気的に短絡しないようにする絶縁層として利用するためである。
【００３０】
（配線パターンの形成工程）
以下では、凹部１６が形成されたシリコンウエハ１０に配線パターンを形成する方法について説明する。
図８は、サブトラクト法によって配線パターンを形成する工程例を示す。
図８（ａ）は、図４（ｄ）に示す状態、すなわちシリコンウエハ１０の表面が酸化膜１３によって被覆された状態である。以下では、説明上、シリコンウエハ１０の一つの凹部１６について配線パターンを形成する状態を示す。
【００３１】
図８（ｂ）は、配線パターンを構成する導体層２０を形成した状態である。導体層２０は、たとえば、スパッタリング法により、Ti／Pt／Au層をこの順に総厚で１μｍ程度成膜して形成する。Ti層は、下地の酸化膜１３と導体層２０との密着性を向上させるためのものであり、Au層は配線パターンの表面の保護層として設ける。もちろん、導体層２０の層構成は任意に選択可能である。また、導体層２０は、スパッタリング法によらずに、無電解銅めっき等のめっき法によって形成することもできる。スパッタリング法による場合は、導体層２０を薄く形成することができ、微細なパターンに配線パターンを形成する場合に有効である。
【００３２】
図８（ｃ）は、シリコンウエハ１０の導体層２０によって被覆された一方の面をレジスト３０によって被覆した状態である。レジスト３０はスピンコートにより被覆する。本実施形態においては、シリコンウエハ１０に形成した凹部１６の肩部１６ｃが滑らかな曲面に形成されているから、シリコンウエハ１０の表面にレジスト３０をスピンコートした際に、凹部１６の肩部１６ｃにレジスト３０を確実に付着させることができる。
凹部１６の肩部１６ｃがエッジ状に形成されていると、レジスト３０をスピンコートした際に、凹部１６の肩部１６ｃでレジスト３０が液切れし、レジスト３０の厚さが薄いときなどはレジスト３０が付着せず、レジスト３０が切れてしまう場合がある。これに対して、本実施形態のように、凹部１６の肩部１６ｃを滑らかな曲面状に面取りした形態とすると、肩部１６ｃまで確実にレジスト３０を付着させることができる点で有効である。
【００３３】
図８（ｄ）は、レジスト３０を露光および現像してレジストパターン３０ａを形成した状態を示す。レジストパターン３０ａは、導体層２０の表面で配線パターンとして残す部位を被覆するように形成する。
配線パターンを高精細なパターンに形成するには、レジストパターン３０ａを高精度に形成する必要がある。レジストパターン３０ａはレジスト３０を露光および現像して形成するから、高精細なパターンにレジストパターン３０ａを形成するには、レジスト３０はより薄く形成することが望ましい。本実施形態では、凹部１６の肩部１６ｃでのレジストの液切れを防止することで、レジスト３０の厚さを薄くすることができ、より高精度にレジストパターン３０ａを形成することを可能とし、高精度かつ高密度に配線パターンを形成することを可能にする。
【００３４】
レジストパターン３０ａを形成した後、レジストパターン３０ａをマスクとして、ドライエッチング法により、シリコンウエハ１０の表面に露出している導体層２０を除去する。ドライエッチングにより、レジストパターン３０ａによって被覆された導体層２０の部位を除いて導体層２０が除去され、導体層２０が除去されたシリコンウエハ１０の表面には酸化膜１３が露出する（図８（ｅ））。導体層２０のドライエッチング法としては、たとえば、RIE（Reactive Ion gas Etching)法が利用できる。
【００３５】
図８（ｆ）は、シリコンウエハ１０の表面に被着したレジストパターン３０ａを除去し、シリコンウエハ１０に形成された凹部１６に配線パターン２１を形成した状態を示す。凹部１６の内底面１６ａには、半導体素子、発光素子等の電子部品が搭載される。したがって、配線パターン２１は、パターンの一端が凹部１６の内底面１６ａに位置し、他端が凹部１６の開口縁から外側に引き出された形態に形成されている。シリコンウエハ１０の表面が酸化膜１３によって被覆されているから、配線パターン２１が電気的に短絡することはない。
シリコンウエハ１０の表面に所定パターンに配線パターン２１を形成した後、シリコンウエハ１０を個片にダイシングすることにより、図１（ａ）に示す半導体パッケージ４０が得られる。
【００３６】
図９は、めっき法（セミアディテイブ法）によって配線パターンを形成する例を示す。  図９（ａ）は、凹部１６が形成され、表面が酸化膜１３によって被覆されたシリコンウエハ１０である。
まず、シリコンウエハ１０の凹部１６が形成された面に、スパッタリング法によってTi／Cu層からなるめっきシード層２２を形成する。Ti層はシリコンウエハ１０と導体層との密着性を良好にするために設けられる。Cu層は、電解めっきの際にめっき給電層として用いられる。
【００３７】
次に、シリコンウエハ１０の表面にレジストをスピンコートし、レジストを露光および現像してレジストパターン３２を形成する（図９（ｃ））。本実施形態においても、凹部１６の肩部１６ｃが滑らかな曲面に面取りされていることで、レジストをスピンコートした際に、凹部１６の肩部１６ｃでレジストが液切れすることを防止し、シリコンウエハ１０の表面全体をレジストによって被覆することができ、高精度にレジストパターン３２を形成することができる。セミアディティブ法では、めっきシード層２２上で配線パターンを形成する部分が露出するようにレジストパターン３２を形成する。
【００３８】
図９（ｄ）は、めっきシード層２２をめっき給電層とする電解銅めっきを施し、めっきシード層２２の露出部にめっきを盛り上げてめっき層２４を形成した状態を示す。めっき層２４が配線パターンの導体部となるもので、８〜１０μｍ程度の厚さにめっきを盛り上げてめっき層２４とする。
【００３９】
次いで、レジストパターン３２を除去し（図９（ｅ））、レジストパターン３２によって被覆されていためっきシード層２２の部位をエッチングにより除去し、シリコンウエハ１０上に配線パターン２５を形成する（図９（ｆ））。配線パターン２５はめっきシード層２２の上にめっき層２４が積層されている。
めっきシード層２２と比較してめっき層２４の厚さははるかに厚いから、めっきシード層２２の露出部分をエッチングする際にめっき層２４をレジスト等によって被覆することなく、めっきシード層２２を除去するエッチング液を用いて、選択的にめっきシード層２２の露出部分を除去することができる。
次いで、シリコンウエハ１０を個片にダイシングすることにより、図２（ａ）に示す半導体パッケージ４２が得られる。
【００４０】
上述したように、本実施形態の半導体パッケージの製造方法においては、シリコンウエハを加工対象ワークとし、シリコンウエハ１０を一括してウエットエッチングし、研磨し、レジストパターンを形成するといった処理を施し、最終的にシリコンウエハ１０を個片にダイシングして半導体パッケージを得ている。したがって、半導体パッケージの量産方法として有効に利用することができる。
【００４１】
（半導体装置の実装構造）
図１０は、上述した方法によって形成した半導体パッケージ４０、４２に電子部品を搭載し、実装基板に実装した実装構造の例を示す。
図１０（ａ）は、半導体パッケージ４０に発光素子５０を搭載した半導体装置６０を実装基板７０ａに実装した例である。半導体装置６０は発光素子５０を上向きにして実装基板７０ａに接合され、実装基板７０ａに形成された接続パッド７２と半導体装置６０の配線パターン２１の端部２１ａとがボンディングワイヤ７４によって接続されている。
【００４２】
配線パターン２１の端部２１ａが凹部１６の外側領域の基体１０ａの平坦部に位置していること、半導体装置６０を実装基板７０ａに接合した状態で、配線パターン２１の端部２１ａと接続パッド７２とがボンディングツールに対して同一面側に位置するから、ワイヤボンディングによって半導体装置６０と実装基板７０ａとを接続することが容易に可能となる。
【００４３】
なお、図１０（ａ）に示す構成の実装構造において、半導体パッケージ４０に半導体素子をワイヤボンディング接続によって搭載した場合は、半導体素子の近傍で配線パターン２１にボンディングワイヤを接続し、配線パターン２１は基体１０ａの端部にまで延出しているから、配線パターン２１の端部からさらにワイヤボンディングによって他の実装基板等に接続することができる。
ワイヤボンディング接続は技術的に完成度が高いから、半導体装置としての信頼性が向上し、また、長距離でのワイヤボンディングを必要としないため、さらに信頼性の向上とコストダウンを図ることが可能になる。
【００４４】
図１０（ｂ）は、半導体パッケージ４０に基体１０ａを厚さ方向に貫通する導通部２３を設けて実装基板７０ｂに実装する構成とした例である。導通部２３は凹部１６の外側領域の平坦部分で、配線パターン２１と電気的に接続される形態に設けられている。導通部２３は、半導体パッケージ４０を製造する工程において、シリコンウエハ１０に貫通孔をあけ、めっきにより貫通孔を充填して形成することができる。
基体１０ａに導通部２３を設ける構成とした場合は、基体１０ａの裏面（凹部１６が形成された面とは反対面）で、実装基板７０ｂに形成された配線パターン７５に接続して実装する。導通部２３と実装基板７０ｂの配線パターン７５とははんだバンプ等の接続端子を介して接続してもよい。この場合には、半導体パッケージ４０の平面領域内で実装基板７０ｂと接続することができ、接続スペースの省スペース化を図ることができる。
【００４５】
図１０（ｃ）は、半導体パッケージ４２に半導体素子５２を搭載した半導体装置６２をと実装基板７０ｃに実装した例である。はパッケージ４２は凹部１６の開口側を実装基板７０ｃに対向させ、凹部１６の外側領域に延在する配線パターン２５と、実装基板７０ｃに形成された配線パターン７６とがはんだ接合されて実装されている。この接合形態は、一般的な半導体装置を実装基板に実装する形態と同様である。
【００４６】
上記実施形態においては、シリコンからなる基体１０ａに発光素子５０あるいは半導体素子５２を搭載した半導体装置６０、６２について説明したが、基体１０ａに形成した凹部１６に搭載する電子部品については適宜選択可能であり、凹部１６に搭載する電子部品の配置および配置数も適宜設計可能である。本発明における半導体パッケージは、このように種々の電子部品を適宜搭載して複合機能を備えた半導体装置として構成することが可能であり、これらの半導体装置は図１０に示す実装構造により実装基板に実装することができる。
【００４７】
なお、上記実施形態においては、シリコンウエハ１０を基材に使用して半導体パッケージを形成したが、半導体パッケージの基材としてシリコン以外にガラス等の絶縁体を使用することも可能である。たとえば、半導体パッケージの基材にガラスを使用する場合、半導体パッケージの基体となるガラス板をエッチングして電子部品を搭載する凹部を形成した後、ガラス板を研磨して凹部の肩部を滑らかに面取りすることによって、上述した方法と同様の方法により、凹部の内底面から凹部の開口部の外側領域まで配線パターンを延在させた半導体パッケージを形成することができる。
【００４８】
また、上記実施形態においては、配線パターンを形成する工程でレジストパターンを形成する際に、レジストをスピンコートした際にレジストが液切れすることを防止するように凹部１６の肩部１６ｃを滑らかな曲面に形成しているが、この方法は、レジストをスピンコートする場合の問題の解消のみを目的とするものではない。たとえば、電着法によってレジストを基板の表面に付着させる場合にも、同様の作用効果が得られる。電着法の場合は、シリコンウエハ等の基板の表面に給電層を設けてレジストを電着するが、高密度に微細なパターンを形成するためにレジストを薄く電着させるような場合には、凹部のエッジ部にレジストが付着しにくくなるという問題が生じる。この場合も、凹部１６の肩部１６ｃを滑らかな曲面に形成することは有効である。
【図面の簡単な説明】
【００４９】
【図１】半導体パッケージと半導体装置の実施の形態の構成を示す断面図および平面図である。
【図２】半導体パッケージと半導体装置の他の実施の形態の構成を示す断面図および平面図である。
【図３】シリコンウエハに凹部を形成するまでの製造工程を示す断面図である。
【図４】シリコンウエハに凹部を形成するまでの製造工程を示す断面図である。
【図５】シリコンウエハの表面にレジストパターンを形成した状態の平面図である。
【図６】シリコンウエハをウエットエッチングした状態の平面図である。
【図７】研磨を施す前後の凹部の形状を示す断面図である。
【図８】配線パターンを形成する他の製造工程を示す断面図である。
【図９】配線パターンを形成する製造工程を示す断面図である。
【図１０】半導体装置の実装構造を示す断面図である。
【図１１】従来の半導体パッケージの構成を示す断面図である。
【符号の説明】
【００５０】
１０  シリコンウエハ
１０ａ  基体
１２、１３  酸化膜
１４  レジストパターン
１６  凹部
１６ａ  内底面
１６ｂ  内側面
１６ｃ  肩部
２０  導体層
２１  配線パターン
２３  導通部
２４  めっき層
２５  配線パターン
３０  レジスト
３０ａ  レジストパターン
３２  レジストパターン
４０、４２  半導体パッケージ
５０  発光素子
５２  半導体素子
６０、６２  半導体装置
７０ａ、７０ｂ、７０ｃ  実装基板
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図２】
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【図１０】
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