(57)【要約】【課題】アモルファスＳｉ−ＴＦＴに関し、Ａｌ−Ｎｉ系合金からなる電極配線層を半導体層に直接接合可能とする素子の接合技術を提供する。【解決手段】本発明は、半導体層とＡｌ−Ｎｉ系合金からなる電極配線層と透明電極層とを備え、前記半導体層と前記電極配線層とが直接接合された部分を有する素子の接合構造において、電極配線層に直接接合された半導体層は、１．０×１０２１ａｔｏｍｓ／ｃｍ３〜１．０×１０２２ａｔｏｍｓ／ｃｍ３のリンと、５×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の窒素を含有したアモルファスＳｉであることを特徴とする。【選択図】  なし【特許請求の範囲】
【請求項１】
半導体層とＡｌ−Ｎｉ系合金からなる電極配線層と透明電極層とを備え、前記半導体層と前記電極配線層とが直接接合された部分を有する素子の接合構造において、
電極配線層に直接接合された半導体層は、１．０×１０２１ａｔｏｍｓ／ｃｍ３〜１．０×１０２２ａｔｏｍｓ／ｃｍ３のリンと、５．０×１０１７ａｔｏｍｓ／ｃｍ３〜１．０×１０２１ａｔｏｍｓ／ｃｍ３の窒素を含有したアモルファスＳｉであることを特徴とする素子の接合構造。
【請求項２】
Ａｌ−Ｎｉ系合金は、ホウ素を０．１ａｔ％〜０．８ａｔ％含有する請求項１に記載の素子の接合構造。
【請求項３】
半導体層と電極配線層とが直接接合した接合界面に、ホウ素が１．０×１０２０ａｔｏｍｓ／ｃｍ３〜８．５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲で濃化している請求項２に記載の素子の接合構造。
【請求項４】
Ａｌ−Ｎｉ系合金は、Ｎｉを０．５ａｔ％〜１０．０ａｔ％含有する請求項１〜請求項３いずれかに記載の素子の接合構造。
【請求項５】
電極配線層が透明電極層に直接接合された部分を有する請求項１〜４いずれかに記載の素子の接合構造。
【請求項６】
請求項１〜請求項５いずれかに記載の素子の接合構造を備える素子より形成された薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイなどの表示装置を構成する素子の接合構造に関し、特に、半導体層と電極配線層とが直接接合された部分を有する素子の製造技術に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイに代表される薄型テレビなどの表示デバイスは、生産量の増加、大画面化の傾向が著しい。そして、表示デバイスとしては、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＴＦＴと略称する）をスイッチング素子として用いるアクティブマトリックスタイプの液晶ディスプレイが広く普及している。
【０００３】
このＴＦＴをスイッチング素子とした表示デバイスでは、その構成材料としてアルミニウム（以下、単にＡｌと記載する場合がある）系合金が用いられている。その中でも、Ａｌ−Ｎｉ系合金は、比抵抗値が低く、配線加工が容易なことなどの理由から、ＴＦＴの電極材料として広く使用されはじめている。
【０００４】
そして、最近の表示デバイスの需要増加に対応すべく、製造コストを抑制するために、製造工程を改善する技術が種々提案されている。その一つとして、ＴＦＴを構成する透明電極層と、Ａｌ−Ｎｉ系合金からなる電極配線層とを直接接合させる技術が知られている（特許文献１、特許文献２）。この先行技術では、従来において、Ａｌ系合金からなる電極配線層と透明電極層との間に設けられていたキャップ層、すなわち、ＭｏやＴｉなどの高融点金属からなるキャップ層を省略可能とするもので、製造工程の簡略化を実現できる。
【特許文献１】特開２００３−８９８６４号公報
【特許文献２】特開２００４−２１４６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、アモルファスシリコン（以下、アモルファスＳｉと略す）を用いているＴＦＴにおいては、アモルファスＳｉからなる半導体層と電極配線層との接合部においては、いまだ、Ｍｏ、Ｔｉ、Ｃｒ、ＴｉＮなどの高融点金属或いは高融点窒化物からなるキャップ層を形成して、半導体層と電極配線層との接合が行われているのが現状である。このキャップ層は、電極配線層を構成するＡｌ−Ｎｉ系合金のＡｌが半導体層に拡散することを防止し、且つオーミック接合を実現するためのものである。
【０００６】
この半導体層に設けるキャップ層は、材料や製造設備などのコストアップにつながり、製造工程を複雑化してしまうものである。そのため、この半導体層に設けるキャップ層を省略する技術として、電極配線層を構成するＡｌ−Ｎｉ系合金の組成改良（特許文献３参照）、半導体層への窒素添加（特許文献４、５参照）などの技術が提案されている。
【特許文献３】特開２００７−１４２３５６号公報
【特許文献４】特開昭６３−１７８５５９号公報
【特許文献５】特開２００３−２７３１０９号公報
【０００７】
ところが、これらの先行技術によっても、Ａｌ−Ｎｉ系合金からなる電極配線層とアモルファスＳｉ−ＴＦＴの半導体層との直接接合については、その接合特性が表示デバイス市場での要求を十分に満足できるものとはいえない。例えば、特許文献４や特許文献５のように、半導体層へ意図的に窒素を添加する方法では、窒素の添加量が多くなると、ＴＦＴのＯＮ特性が低下する傾向になり、同時に、オーミック接合が確保しづらくなる傾向となる。さらには、Ａｌ−Ｎｉ系合金の電極配線層と、アモルファスＳｉ−ＴＦＴの半導体層との接合抵抗が増加する傾向もある。そのため、半導体層への窒素添加量を精確に制御することが重要になるが、アモルファスＳｉが窒素と活性に反応してしまうため、窒素添加量を安定的に維持することが技術的に非常に困難を伴うので、表示デバイスの効率的な製造技術としては、更なる改善が必要である。
【０００８】
本発明は、以上のような事情を背景になされたものであり、アモルファスＳｉ−ＴＦＴに関し、Ａｌ−Ｎｉ系合金からなる電極配線層が半導体層に直接接合を可能とする素子の接合技術を提供する。より具体的には、半導体層とＡｌ−Ｎｉ系合金の電極配線層とを直接接合した界面の界面反応が抑制され、いわゆるキャップ層を設けた場合と同等なトランジスタのｏｎ／ｏｆｆ特性、且つｏｎ特性を備えた素子の接合構造及びその製造方法を提供する。
【課題を解決するための手段】
【０００９】
上記課題を解決すべく、本発明者等は、アモルファスＳｉ−ＴＦＴの半導体層とＡｌ−Ｎｉ系合金からなる電極配線層との直接接合に関し、半導体層を形成するアモルファスＳｉについて、そのリン含有量と窒素含有量を検討したところ、リン及び窒素が所定の含有量であると、半導体層との直接接合特性が非常に良好になることを見出した。
【００１０】
本発明は、半導体層とＡｌ−Ｎｉ系合金からなる電極配線層と透明電極層とを備え、前記半導体層と前記電極配線層とが直接接合された部分を有する素子の接合構造において、電極配線層に直接接合された半導体層は、１．０×１０２１ａｔｏｍｓ／ｃｍ３〜１．０×１０２２ａｔｏｍｓ／ｃｍ３のリンと、５．０×１０１７ａｔｏｍｓ／ｃｍ３〜１．０×１０２１ａｔｏｍｓ／ｃｍ３の窒素を含有したアモルファスＳｉであることを特徴とする。
【００１１】
そして、本発明の電極配線層を構成するＡｌ−Ｎｉ系合金は、ホウ素を０．１ａｔ％〜０．８ａｔ％含有することが好ましい。
【００１２】
また、本発明の電極配線層が、Ａｌ−Ｎｉ−Ｂ合金である場合、半導体層と電極配線層とが直接接合した接合界面に、ホウ素が１．０×１０２０ａｔｏｍｓ／ｃｍ３〜８．５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲で濃化していることが好ましい。
【００１３】
さらに、本発明の電極配線層を構成するＡｌ−Ｎｉ系合金は、Ｎｉを０．５ａｔ％〜１０．０ａｔ％含有することが好ましい。
【００１４】
本発明に係る素子は、電極配線層が透明電極層に直接接合された部分を有することが好ましい。
【００１５】
本発明は、上記した素子の接合構造を備える素子から形成された薄膜トランジスタに関する。
【発明の効果】
【００１６】
本発明によれば、アモルファスＳｉ−ＴＦＴにおいて、Ａｌ−Ｎｉ系合金からなる電極配線層と半導体層と直接接合させても、ＡｌとＳｉとの相互拡散が確実に防止でき、良好な接合特性を実現できる。より具体的には、半導体層とＡｌ−Ｎｉ系合金の電極配線層との直接接合した界面の界面反応が抑制され、ソース或いはドレイン電極配線層に、Ｍｏ、Ｔｉ、Ｃｒ、ＴｉＮなどの高融点金属或いは高融点窒化物からなるキャップ層を設けた場合と同等なトランジスタのｏｎ／ｏｆｆ特性且つｏｎ特性を備えた素子となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明における最良の実施形態について説明するが、本発明は下記実施形態に限定されるものではない。
【００１８】
本発明における素子は、半導体層とＡｌ−Ｎｉ系合金からなる電極配線層と透明電極層とを備えており、この電極配線層と直接接合される半導体層は、所定量のリンと窒素とを含有したアモルファスＳｉである。このリン含有量は、１．０×１０２１ａｔｏｍｓ／ｃｍ３〜１．０×１０２２ａｔｏｍｓ／ｃｍ３であることが好ましく、窒素含有量は５．０×１０１７ａｔｏｍｓ／ｃｍ３〜１．０×１０２１ａｔｏｍｓ／ｃｍ３であることが好ましい。本発明に係る素子の接合構造であれば、ＡｌとＳｉとの相互拡散が防止され、界面反応を十分に抑制でき、トランジスタの閾値電圧を低くした状態で、そのｏｎ／ｏｆｆ比を６桁以上にすることができる。
【００１９】
リン含有量が１．０×１０２１ａｔｏｍｓ／ｃｍ３未満であると、ＡｌとＳｉとの相互拡散が生じ易くなり、界面反応を十分に抑制できない傾向となる。また、リン含有量が１．０×１０２２ａｔｏｍｓ／ｃｍ３を超えると、閾値電圧が高くなる傾向となり、それに伴いトランジスタのｏｎ特性が低下する傾向となる。
【００２０】
窒素含有量が１×１０２１ａｔｏｍｓ／ｃｍ３を超えると、ＴＦＴのＯＮ特性が低下する傾向となり、同時に、オーミック接合が確保しづらくなる傾向となり、さらには、Ａｌ−Ｎｉ系合金の電極配線層と、アモルファスＳｉ−ＴＦＴの半導体層との接合抵抗が増加する傾向となる。また、窒素含有量が５×１０１７ａｔｏｍｓ／ｃｍ３未満であると、界面反応が著しく進行しやすくなり、トランジスタ特性が悪化し、トランジスタのｏｎ／ｏｆｆ比が６桁とれなくなる。
【００２１】
半導体層を形成するアモルファスＳｉのリン含有量については、化学気相蒸着法、いわゆるＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）により半導体層を成膜する際に、水素で希釈したＰＨ３の導入ガス量を変化させることにより、調整することができる。例えば、ＣＶＤにより素子を形成する場合、ｎ＋−Ｓｉの成膜条件を、基板加熱温度２００℃〜３００℃、ＲＦ  Ｐｏｗｅｒ  ５０Ｗ〜２００Ｗ、圧力５０〜１５０Ｐａ、水素希釈のＳｉＨ４ガス流量１００ｓｃｃｍ〜２００ｓｃｃｍ、水素希釈のＰＨ３ガス流量０ｓｃｃｍ〜１００ｓｃｃｍとすることでコントロールすることができる。
【００２２】
また、半導体層を形成するアモルファスＳｉの窒素含有量は、素子の製造工程を考慮して、適宜、調整することが可能である。通常、アモルファスＳｉを用いたＴＦＴ素子の製造では、ＳｉＮｘの絶縁層の形成、アモルファスのｉ−Ｓｉ（ｉｎｔｒｉｎｓｉｃ−Ｓｉ（ノンドープＳｉ））の成膜、そして、アモルファスのｎ＋−Ｓｉ（Ｐ（リン）ドープ膜）の成膜が行われる。所定の製造条件において成膜されたｎ＋−Ｓｉにおいて、ｎ＋−Ｓｉ中の窒素含有量が５．０×１０１７ａｔｏｍｓ／ｃｍ３〜１．０×１０２１ａｔｏｍｓ／ｃｍ３であれば、特別な調整処理を必要としない。しかし、アモルファスＳｉは窒素と活性に反応してしまうため、５．０×１０１７ａｔｏｍｓ／ｃｍ３〜１．０×１０２１ａｔｏｍｓ／ｃｍ３の窒素含有量に制御する際には注意を要する。例えば、ｎ＋−Ｓｉの成膜雰囲気中に、窒素が存在すると、ｎ＋−Ｓｉへの窒素含有量が多くなる傾向となるので、その成膜雰囲気の窒素を十分に除去する必要がある。このような成膜雰囲気中の窒素の影響を調整する方法としては、ｎ＋−Ｓｉの成膜時に使用するガス（ＳｉＨ４ガス、ＰＨ３ガス）により、成膜雰囲気を十分に置換することが挙げられる。また、別のチャンバー等に移動して、ｎ＋−Ｓｉの成膜を行う方法でもよい。要は、アモルファスＳｉと窒素との活性な反応性を考慮して、窒素含有量の制御を行えばよい。
【００２３】
また、本発明に係る素子を形成する場合、電極配線層を構成するＡｌ−Ｎｉ系合金はＮｉを含有しているため、電極配線層自体の抵抗を１０μΩ・ｃｍ以下とすることが容易であるとともに、良好な素子特性を備える直接接合を実現できる。このＡｌ−Ｎｉ系合金としては、Ａｌ−Ｎｉ合金、Ａｌ−Ｎｉ−Ｂ（ホウ素）合金、Ａｌ−Ｎｉ−Ｃ（炭素）合金、Ａｌ−Ｎｉ−Ｎｄ（ネオジウム）合金、Ａｌ−Ｎｉ−Ｌａ（ランタン）合金、Ａｌ−Ｎｉ−Ｃｕ（銅）合金などが挙げられる。３元系のＡｌ−Ｎｉ系合金とする場合の第三元素としては、比抵抗特性や耐熱特性などの電極配線層に要求される諸特性を悪化させないものであれば特に制限はない。本発明におけるＡｌ−Ｎｉ系合金のＮｉ含有量としては、０．５ａｔ％〜１０．０ａｔ％であることが好ましい。０．５ａｔ％未満であると、透明電極層との直接接合が困難となり、１０．０ａｔ％を超えると、電極配線層自体の抵抗が高くなりすぎ、実用的でない。
【００２４】
さらに、本発明に係る素子を形成する場合、Ａｌ−Ｎｉ系合金としてはＡｌ−Ｎｉ−Ｂ（ホウ素）合金であることが特に好ましい。このＢ含有量は０．１ａｔ％〜０．８ａｔ％含有させたものがより好ましい。このような組成のＡｌ−Ｎｉ−Ｂ合金で電極配線層を形成すると、ＩＴＯやＩＺＯなどの透明電極層との直接接合が可能であるとともに、半導体層と直接接合も可能となり、透明電極層或いは半導体層と直接接合した際の接合抵抗値が低く、耐熱性にも優れた素子を形成することが可能となる。このＡｌ−Ｎｉ−Ｂ合金を採用する場合、Ｎｉ含有量が２．０ａｔ％以上であり、Ｂ含有量が０．８０ａｔ％以下であることが好ましい。より好ましくは、Ｎｉ含有量が２．０ａｔ％〜６．０ａｔ％であり、Ｂ含有量が０．２０ａｔ％〜０．８０ａｔ％である。このような組成のＡｌ−Ｎｉ−Ｂ合金であると、素子の製造工程における各熱履歴に対する優れた耐熱特性を備えるものとなるからである。尚、本発明のＡｌ−Ｎｉ系合金は、低抵抗特性の観点より、Ａｌ自体を７５ａｔ％以上含有していることが望ましい。また、上記Ａｌ−Ｎｉ系合金により形成された電極配線層は、窒化処理や酸化処理が施されても特に問題はない。
【００２５】
上記した本発明に係る素子の接合構造であれば、半導体層とＡｌ−Ｎｉ系合金層とを直接接合した界面の界面反応を抑制し、トランジスタ特性におけるスイッチング特性が、ｏｎ／ｏｆｆ比で６桁以上を確実に確保することができる素子となるため、薄膜トランジスタ（ＴＦＴ）を形成するために非常に好適である。また、本発明の素子の接合構造は、アモルファスＳｉ−ＴＦＴであれば、トップゲート型、ボトムゲート型のいずれにも適用でき、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）タイプＴＦＴにも適用可能である。
【実施例】
【００２６】
続いて、本発明の実施例について説明する。この実施例では、Ａｌ−Ｎｉ系合金層として、Ａｌ−５．０ａｔ％Ｎｉ合金膜（比抵抗値４．０μΩ・ｃｍ、実施例１）、Ａｌ−５．０ａｔ％Ｎｉ−０．４ａｔ％Ｂ合金膜（比抵抗値４．２μΩ・ｃｍ、実施例２）、Ａｌ−３．０ａｔ％Ｎｉ−０．４ａｔ％Ｂ合金膜（比抵抗値３．８μΩ・ｃｍ、実施例３）、Ａｌ−３．２ａｔ％Ｎｉ−０．２ａｔ％Ｂ合金膜（比抵抗値３．６μΩ・ｃｍ、実施例４）、Ａｌ−２．０ａｔ％Ｎｉ−０．４ａｔ％Ｂ合金膜（比抵抗値３．６μΩ・ｃｍ、実施例５）、Ａｌ−０．５ａｔ％Ｎｉ−０．８ａｔ％Ｂ合金膜（比抵抗値４．０μΩ・ｃｍ、実施例６）を用いて電極配線層を形成し、アモルファスＳｉによる半導体層とを直接接合させたアモルファスＳｉ−ＴＦＴ素子を作製し、その素子の特性評価を行った（比較例には、純Ａｌ膜（比抵抗値２．８μΩ・ｃｍ）を用いた）。特性評価としては、以下に説明するＳｉ拡散耐熱性、ｏｎ／ｏｆｆ比、√（Ｉｄ）値（Ｉｄの平方根値）について調査した。尚、各合金膜の比抵抗値は、ガラス基板上にスパッタリング（マグネトロン・スパッタリング装置、投入電力３．０Ｗ／ｃｍ２、アルゴンガス流量１００ｓｃｃｍ、アルゴン圧力０．５Ｐａ）により単膜（厚み約０．３μｍ）を形成し、窒素ガス雰囲気中、３００℃、３０分間の熱処理を行った後、４端子抵抗測定装置により測定したものである。
【００２７】
ＴＦＴ素子の作製方法：ＴＦＴ素子の作製方法について説明する。まず、ガラス基板（コーニング社製：＃１７３７）上に、各組成のＡｌ系合金ターゲットを用い、厚み２０００ÅのＡｌ系合金膜をゲート電極配線層として形成した。スパッタリング条件は、基板加熱温度１００℃、ＤＣＰｏｗｅｒ１０００Ｗ（３．１Ｗ／ｃｍ２）、Ａｒガス流量１００ｓｃｃｍ、Ａｒ圧力０．５Ｐａで行った。続いて、フォトリソグラフィによりＡｌ系合金膜をエッチングして、ゲート配線幅５０μｍを形成し、ゲート電極幅２４μｍを形成した。フォトリソグラフィ条件は、Ａｌ系合金膜表面にレジスト（ＴＦＲ−９７０：東京応化工業（株）社製／塗布条件：スピンコーター３０００ｒｐｍ、ベーキング後レジスト厚１μｍ目標）を被覆し、プリベーキング処理（１１０℃、１．５分間）を行い、所定のパターンフィルムを配置して露光処理（マスクアナイラー  ＭＡ−２０：ミカサ（株）社製／露光条件１５ｍＪ／ｃｍ２）を行った。続いて、濃度２．３８％、液温２３℃のテトラメチルアンモニウムハイドロオキサイドを含むアルカリ現像液（以下、ＴＭＡＨ現像液と略す）で現像処理をし、現像処理後、ホットプレートによりポストベーキング処理（１１０℃、３分間）を行い、リン酸系混酸エッチング液（関東化学（株）社製／組成  リン酸：硝酸：酢酸：水＝１６：１：２：１（容量比））により回路形成を行った。このような条件で回路形成を行うことで、回路のテーパー角が４５°となるように制御した。
【００２８】
エッチング処理後、剥離液（ＳＴ１０６：東京応化工業（株）社製）によりレジストの除去を行い、ゲート配線回路の形成後、ＣＶＤにより、絶縁層となるＳｉＮｘを厚さ２２００Å成膜した。成膜条件は、基板加熱温度３５０℃、ＲＦＰｏｗｅｒ２５０Ｗ（０．７７Ｗ／ｃｍ２）、ＳｉＨ４ガス（８％水素希釈）流量１００ｓｃｃｍ、Ｎ２ガス流量２００ｓｃｃｍ、ＮＨ３ガス流量１０ｓｃｃｍ、成膜圧力８０Ｐａとした。さらに、同一チャンバー内で、この絶縁層の上に、アモルファスのｉ−Ｓｉ（ｉｎｔｒｉｎｓｉｃ−Ｓｉ（ノンドープＳｉ））を厚さ１０００Å成膜した。ｉ−Ｓｉの成膜条件は、基板加熱温度３００℃、ＲＦ  Ｐｏｗｅｒ  ５０Ｗ（０．１４Ｗ／ｃｍ２）、ＳｉＨ４ガス（８％水素希釈）流量２００ｓｃｃｍとした。
【００２９】
その後、真空中で、ロボットハンドによりサンプルを別チャンバーに移動させて、連続してｎ＋−Ｓｉ（Ｐ（リン）ドープ膜）を厚さ５００Åの成膜した。ｎ＋−Ｓｉの成膜条件は、基板加熱温度３００℃、ＲＦ  Ｐｏｗｅｒ５０Ｗ（０．１４Ｗ／ｃｍ２）、ＳｉＨ４ガス（８％水素希釈）とＰＨ３ガス（１０％水素希釈）とのトータル流量を２００ｓｃｃｍとした。この成膜時、ｎ＋−Ｓｉ膜中のリン含有量を変化させるために、ＳｉＨ４ガスとＰＨ３ガスとのトータル流量を２００ｓｃｃｍとして、ＰＨ３ガス流量を０ｓｃｃｍ〜８０ｓｃｃｍの範囲で変化させて、各サンプルを作製した。なお、成膜レートは、都度測定を行い、成膜時間により膜厚を制御した。
【００３０】
そして、フォトリソグラフィによりアイランド形成を行った。ｎ＋−Ｓｉ膜表面に、（ＴＦＲ−９７０：東京応化工業（株）社製／塗布条件：スピンコーター３０００ｒｐｍ、ベーキング後レジスト厚１μｍ目標）を被覆し、プリベーキング処理（１１０℃、１．５分間）を行い、続いて、濃度２．３８％、液温２３℃のＴＭＡＨ現像液で現像処理をし、現像処理後、ホットプレートによりポストベーキング処理（１４０℃、３分間）を行った。その後ドライエッチング処理を行い、アイランド形成後、剥離液（ＳＴ１０６：東京応化工業（株）社製）によりレジストの除去を行った。ドライエッチング条件は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）で、ＣＦ４ガス流量６０ｓｃｃｍ、Ｏ２ガス流量５ｓｃｃｍ、エッチング圧力３０Ｐａ、ＲＦ  Ｐｏｗｅｒ５０Ｗ（０．１４Ｗ／ｃｍ２）とした。
【００３１】
ソース用電極配線層及びドレイン用電極配線層は、各組成のＡｌ系合金ターゲットを用いて、厚み２０００ÅのＡｌ系合金膜を成膜し、ソース電極配線層及びドレイン電極配線層として形成した。スパッタリング条件は、ゲート電極配線層の場合と同様にした。１４０℃のポストベーキング処理後、ソース電極配線層及びドレイン用電極配線層について、フォトリソグラフィによりＡｌ系合金膜をエッチングして、ソース配線（幅５０μｍ）、ソース電極（幅３２μｍ）及びドレイン配線（幅５０μｍ）、ドレイン電極（幅３２μｍ）を形成した。このとき、ソース−ドレイン間のチャンネル長は１２μｍとした。フォトリソグラフィ条件は、ゲート配線及びゲート電極の形成時と同様にした。但し、レジストの剥離処理前に、チャンネルエッチングを行った、このチャンネルエッチング処理とは、ソース電極配線層及びドレイン用電極配線層のエッチング処理後、レジストを残したままで、ＲＩＥにより行うものである。チャンネルエッチング処理条件は、ＣＦ４ガス流量６０ｓｃｃｍ、Ｏ２ガス流量５ｓｃｃｍ、エッチング圧力４Ｐａ、ＲＦ  Ｐｏｗｅｒ５０Ｗ（０．１４Ｗ／ｃｍ２）とした。
【００３２】
チャンネルエッチング処理後、剥離液（ＳＴ１０６：東京応化工業（株）社製）によりレジストの除去を行った。なお、ソース配線、ソース電極及びドレイン配線、ドレイン電極は、順テーパーとなるように形成した。
【００３３】
次に、パシベーションとなるＳｉＮｘ絶縁膜を、ＣＶＤより成膜した。ＳｉＮｘ絶縁膜の厚みは１５００Åで、その成膜条件は、基板加熱温度３００℃、ＲＦ  Ｐｏｗｅｒ２５０Ｗ（０．７７Ｗ／ｃｍ２）、ＳｉＨ４ガス（８％水素希釈）流量１００ｓｃｃｍ、ＮＨ３ガス流量１０ｓｃｃｍ、Ｎ２ガス流量２００ｓｃｃｍ、成膜圧力８０Ｐａとした。
【００３４】
続いて、コンタクトホール（１０μｍ×１０μｍ開口）の形成を行った。ＳｉＮｘ絶縁膜表面にレジスト（ＴＦＲ−９７０：東京応化工業（株）社製／塗布条件：スピンコーター３０００ｒｐｍ、ベーキング後レジスト厚１μｍ目標）を被覆し、１０μｍ×１０μｍ角のコンタクトホール開口用パターンフィルムを配置して露光処理をし、ＴＭＡＨ現像液により現像処理をした。そして、ＣＦ４のドライエッチングガスを用いて、コンタクトホールを形成した。コンタクトホールの形成条件は、ＣＦ４ガス流量５０ｓｃｃｍ、Ｏ２ガス流量５ｓｃｃｍ、エッチング圧力４Ｐａ、ＲＦ  Ｐｏｗｅｒ１５０Ｗ（０．４７Ｗ／ｃｍ２）とした。その後、剥離液（ＳＴ１０６：東京応化工業（株）社製）によりレジストの除去を行った。
【００３５】
コンタクトホールの形成後、厚み１０００ÅのＩＴＯ（Ｉｎ２Ｏ３−１０ｗｔ％ＳｎＯ２）の透明電極層を形成した。透明電極層の形成は、スパッタリング（基板温度７０℃、投入電力１．８Ｗ／ｃｍ２、Ａｒガス流量８０ｓｃｃｍ、Ｏ２ガス流量０．７ｓｃｃｍ、圧力０．３７Ｐａ）で行った。
【００３６】
透明電極層の形成後、ＩＴＯ膜表面にレジスト（ＴＦＲ−９７０：東京応化工業（株）社製／塗布条件：スピンコーター３０００ｒｐｍ、ベーキング後レジスト厚１μｍ目標）を被覆し、露光処理、ＴＭＡＨ現像液による現像処理をした。そして、ゲート電極と、ソース−ドレイン電極との接合抵抗を測定するためのコンタクトホール（１０μｍ×１０μｍ開口）が設けられたケルビン素子の部分と、ゲート、ソース、ドレインの各パッド上とをＩＴＯ膜が覆うように、ＩＴＯ膜を成形した。ＩＴＯ膜のエッチング液は、ＩＴＯ−０７Ｎ（関東化学（株）社製、液温４０℃）を用いた。その後、剥離液（ＳＴ１０６：東京応化工業（株）社製）によりレジストの除去を行うことにより、図１及び図２に示すような構造のＴＦＴ素子を作製した。
【００３７】
上記のようにして作製したＴＦＴ素子について、トランジスタ特性を調査した。トランジスタ特性は、半導体アナライザー（アジレント・テクノロジー社製Ｂ１５００Ａ）を用いて三端子により測定を行った。また、Ｖｇ−Ｉｄ測定では、ソース−ドレイン電圧を１５Ｖとし、ゲート電圧を−１０Ｖ〜＋２０Ｖで操作して行った。ｏｎ／ｏｆｆ比については、ソース−ドレイン電圧が−５Ｖの時の電流値をｏｆｆ電流とし、＋２０Ｖの時の電流値をｏｎ電流として計算した。そして、√（Ｉｄ）値については、＋２０Ｖの時の電流値により計算した。なお、トランジスタ特性の調査は、シールドボックス内の暗室で行った。
【００３８】
また、各半導体層中のリン含有量、窒素含有量については、二次イオン質量分析装置(Ｄｙｎａｍｉｃ  ＳＩＭＳ)により測定した。リン含有量、窒素含有量を測定する場合、ガラス基板側とは反対側（トランジスタ側）から測定を行った。
【００３９】
実施例１〜６、比較例１の電極配線層と、半導体層のリン含有量との関係において、トランジスタ特性であるｏｎ／ｏｆｆ比、√（Ｉｄ）値の測定結果を表１及び２に示す。表１にｏｎ／ｏｆｆ比、表２に√（Ｉｄ）値の測定結果をそれぞれ示す。
【００４０】
【表１】
2009094325.tif 000002
【００４１】
【表２】
2009094325.tif 000003
【００４２】
表１に示すように、本実施例においては、半導体層中のリン含有量が１．０×１０１７〜３．８×１０２２ａｔｏｍｓ／ｃｍ３の範囲で９種類のリン含有量のＴＦＴ素子を作製した。尚、半導体中の窒素含有量は、５．０×１０１７〜１．０×１０２１ａｔｏｍｓ／ｃｍ３の範囲となるように、ＴＦＴ素子の作製を行ったものである。さらに、実施例４に関するＴＦＴ素子については、窒素含有量が、３．０×１０１７〜５．０×１０２１ａｔｏｍｓ／ｃｍ３の範囲となるようにＴＦＴ素子を作製し、評価を行った。
【００４３】
まず、表１から判るように、ｏｎ／ｏｆｆ比に関しては、半導体層中のリン含有量が１．０×１０２１ａｔｏｍｓ／ｃｍ３以上になると、確実にｏｎ／ｏｆｆ比が６桁取れることが判った。例えば、ｏｎ電流１０−４Ａ、ｏｆｆ電流１０−１０Ａのときのｏｎ／ｏｆｆ比は６桁となるが、このようなｏｎ／ｏｆｆ比を維持するには、リン含有量は１．０×１０２１ａｔｏｍｓ／ｃｍ３以上にすることが実用的であると考えられる。そして、表２に示す√（Ｉｄ）値の結果より、１．０×１０２１ａｔｏｍｓ／ｃｍ３〜１．０×１０２２ａｔｏｍｓ／ｃｍ３の範囲では、√（Ｉｄ）値が０．００１５以上となった。１．０×１０２１ａｔｏｍｓ／ｃｍ３未満或いは１．０×１０２２ａｔｏｍｓ／ｃｍ３を超える場合であっても、ソース電極配線層及びドレイン電極配線層の合金組成によってはｏｎ／ｏｆｆ比が６桁となっているものがあったが、√（Ｉｄ）値は０．００１５未満であった。これは、電極配線層と半導体層との接合抵抗の増加、或いは閾値電圧の増加が原因である。
【００４４】
続いて、本実施例におけるトランジスタ特性の調査におけるＶｇ−Ｉｄ測定の結果について説明する。図３、図４には、Ｖｇ−Ｉｄ測定の実測グラフを示す。
【００４５】
図３は、実施例４における、半導体層中のリン含有量８．３×１０２１ａｔｏｍｓ／ｃｍ３のＴＦＴ素子の場合で、図４は実施例４における、半導体層中のリン含有量１．３×１０２２ａｔｏｍｓ／ｃｍ３のＴＦＴ素子の場合に関する、Ｖｇ−Ｉｄ実測グラフである。
【００４６】
図３の実測グラフが良好なＴＦＴ素子を示すものであり、図４の方はＴＦＴ素子としては特性的に問題がある。図３の素子の場合、Ｖｇが０Ｖ〜２０Ｖの領域において、√（Ｉｄ）とＶｇとが直線関係となっており、キャリア移動度も１ｃｍ２／Ｖ・ｓであり、ほぼアモルファス−Ｓｉの理想的な値となっていた。一方、図４の素子の場合、ｏｎ／ｏｆｆ比は２．１×１０６（６桁）となっていたが、√（Ｉｄ）が０．００１４９と低い値となった。そして、Ｖｇが０Ｖ〜２０Ｖの領域において、√（Ｉｄ）とＶｇとの関係をみると、変移点（Ｖｇ１２．５Ｖ付近）を持っている。つまり、図４の場合、Ｖｇが０Ｖ〜２０Ｖの領域における√（Ｉｄ）とＶｇとが、変移点（Ｖｇ１２．５Ｖ付近）を境界として、異なる傾きを有する２段階の直線関係で示されている。具体的には、変移点のＶｇ１２．５Ｖ以下の領域における√（Ｉｄ）とＶｇとの直線の傾きより、変移点のＶｇ１２．５Ｖ以上における√（Ｉｄ）とＶｇとの直線の傾き方が大きくなっている。この変移点のＶｇ１２．５Ｖ以下の領域における√（Ｉｄ）とＶｇとの直線の傾きが小さくなっているのは、キャリア移動度が、図３の素子より低くなったためと考えられる。また、閾値電圧値に関しても、図３の場合はＶｇ０Ｖ付近にあるのに対し、図４の場合はＶｇ３Ｖ付近まで高くなっており、結果的にｏｎ特性が低下している。
【００４７】
図５には、実施例４における、半導体層中のリン含有量８．３×１０２１ａｔｏｍｓ／ｃｍ３のＴＦＴ素子の場合（実線）と、ソース電極及びドレイン電極にＭｏのキャップ層を設けたＴＦＴ素子の場合（破線）とのＶｇ−Ｉｄ測定の実測グラフを示す。実線と破線とは、ほぼ一致したものであった。また、Ｍｏキャップ層を設けたＴＦＴ素子の場合、ｏｎ／ｏｆｆ比が２．６×１０６、√（Ｉｄ）が０．００１８０であったので、実施例４のＴＦＴ素子は、Ｍｏキャップ層を設けたＴＦＴ素子と同等なトランジスタ特性を備えていることが判明した。尚、Ｍｏキャップ層を設けたＴＦＴ素子の作製は、基本的には上記したＴＦＴ素子の作製方法と同じ条件にて行ったが、Ｍｏキャップ層を設ける条件は次のようした。アイランドを形成した後、Ｍｏターゲットを用いてＭｏキャップ層（５００Å厚み）を形成し、連続してソース用電極配線層及びドレイン用電極配線層を形成した。また、フォトリソグラフィはＡｌ系合金膜の条件と同様にして、エッチングは、Ａｌ系合金膜の場合と同じ条件で、一括エッチングを行ったものである。
【００４８】
従来の先行技術では、半導体層とＡｌ−Ｎｉ系合金の電極配線層を接合する場合、ＡｌのＳｉへの拡散、いわゆるＳｉスパイキング温度の影響を考慮したものがほとんどであった。そのため、スパイキングを防止するためのキャップ層を設ける場合には、半導体層中のリン含有量は１．０×１０１９〜１．０×１０２０ａｔｏｍｓ／ｃｍ３オーダーであれば、特に問題は生じなかった。しかしながら、上記した本実施例の結果より、キャップ層を設けずに、半導体層とＡｌ−Ｎｉ系合金の電極配線層とを直接接合する場合、リン含有量が少ないと、スパイキングの問題だけでなく、ＴＦＴ素子のｏｎ特性が悪化することが判明した。そのため、半導体層とＡｌ−Ｎｉ系合金の電極配線層とを直接接合する場合には、半導体層中のリン含有量を、１．０×１０２１ａｔｏｍｓ／ｃｍ３〜１．０×１０２２ａｔｏｍｓ／ｃｍ３の適正範囲に制御する必要がある。
【００４９】
さらに、実施例４のＴＦＴ素子について、半導体層と電極配線層との接合界面におけるホウ素（Ｂ）の分布状態を調べた結果について説明する。図６には、二次イオン質量分析装置(Ｄｙｎａｍｉｃ  ＳＩＭＳ)により、半導体層側からＢ濃度を測定した実測グラフを示す。図６は、熱処理前と３００℃熱処理後との接合界面付近のＢ濃度の測定結果を示している。この図６から判るように、熱処理前に比べ、熱処理後の方が、明らかに接合界面付近に、Ｂの濃化が生じていた。このことから、実施例２〜６のＡｌ−Ｎｉ−Ｂ合金の電極配線層であると、熱処理より接合界面付近に、Ｂの濃化が生じ、半導体層へのＡｌの拡散を抑制していると考える。加えて、実施例２〜６に関し、熱処理後の接合界面付近のＢ濃度を測定したところ、Ｂが１．０×１０２０ａｔｏｍｓ／ｃｍ３〜８．５×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲で濃化していることが判った。尚、濃化とは、熱処理前のＡｌ−Ｎｉ−Ｂ合金の電極配線層における平均Ｂ濃度値に対して、熱処理後の接合界面付近のＢ濃度の最大値が２倍以上ある場合をいう。この図６の場合、熱処理前のＡｌ−Ｎｉ−Ｂ合金の電極配線層における平均Ｂ濃度値は２．０×１０２０ａｔｏｍｓ／ｃｍ３で、熱処理後の接合界面付近のＢ濃度の最大値は２．０×１０２１ａｔｏｍｓ／ｃｍ３であったので、接合界面において、濃化率は１５倍となった。濃化率とは、濃化率＝（熱処理後の接合界面付近のＢ濃度の最大値）／（熱処理前の平均Ｂ濃度値）により算出した。表３に、実施例２〜６の各ＴＦＴ素子について、熱処理後の接合界面付近のＢ濃度を測定し、その濃化率を調べた結果を示す。
【００５０】
【表３】
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【００５１】
表３に示すように、Ｂを含有するＡｌ−Ｎｉ系合金を電極配線層に使用した場合、熱処理前の平均Ｂ濃度値に対して、熱処理後の接合界面付近のＢ濃度値が８倍以上になっていることが確認された。尚、実施例２〜６に関し、熱処理後における電極配線層中の析出物の分布状態を透過型電子顕微鏡（日立製作所社製／Ｈ−９０００  ＴＥＭ：倍率２０万倍）により調べたところ、電極配線層中に析出物であるＡｌ３Ｎｉが均一に分散されていることが判明した。このＡｌ３Ｎｉの析出物は、半導体層との直接接合に寄与するとともにＩＴＯなどの透明電極層との直接接合にも寄与するものであるが、実施例２〜６の電極配線層の断面組織では、熱処理後において、Ａｌ３Ｎｉが均一に分散していたので、電極配線層への接合位置（電極配線層の上面側或いは下面側）に係わらず、半導体層または透明電極層のどちらでも直接接合できることが判明した。
【００５２】
続いて、実施例１〜６の各Ａｌ−Ｎｉ系合金に関するＩＴＯとの接合特性を調査した結果について説明する。
【００５３】
ＩＴＯ接合性：このＩＴＯ接合性は、図７に示すケルビン素子の試験サンプルを作製して行った。まず、ガラス基板上に、各Ａｌ合金組成によりクロスするように形成し、成膜（２０００Å厚、回路幅５０μｍ）をその上にＳｉＮｘ絶縁膜（ゲート電極配線の場合は２２００＋１５００＝３７００Å厚、ソース及びドレイン電極配線の場合は１５００Å厚）を成膜後、コンタクトホール（１０μｍ×１０μｍ開口）の形成を行った。その上からＩＴＯ（Ｉｎ２Ｏ３−１０ｗｔ％ＳｎＯ２）の透明電極層（１０００Å厚、回路幅５０μｍ）を形成し、試験サンプル（ケルビン素子）を作製した。尚、ケルビン素子の試験サンプルは、上記ＴＦＴ素子と同一基板上に作製した。
【００５４】
以上のような作製方法により得られた各試験サンプルを、大気雰囲気中、２３０℃、３０分間の熱処理を行った後、試験サンプルの端子部から連続通電（３ｍＡ）をして抵抗を測定した。このときの抵抗測定条件は、８５℃の大気雰囲気中における、いわゆる寿命加速試験条件で行った。そして、この寿命加速試験条件の下、各試験サンプルにおいて、測定開始における初期抵抗値の１００倍以上の抵抗値に変化した時間（故障時間）を測定し、ＩＴＯ接合における信頼性を調査した。この寿命加速試験条件で２５０時間を超えても故障しなかった試験サンプルを信頼性評価○とした。また、寿命加速試験条件の下、２５０時間以下で故障した試験サンプルを信頼性評価×とした。尚、上記した寿命加速試験については、ＪＩＳ  Ｃ  ５００３：１９７４、参照文献（著書名「信頼性加速試験の効率的な進め方とその実際」：鹿沼陽次  編著、発行所  日本テクノセンター（株））に準拠したものである。表４にＩＴＯ接合性の評価結果を示す。
【００５５】
【表４】
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【００５６】
表４に示すように、実施例１〜６の場合、ＩＴＯとの直接接合した際の接合抵抗値が２００Ω／□１０μｍ以下であり、その接合信頼性も高いことが判明した。
【００５７】
最後に、半導体層中の窒素含有量の影響について調べた結果を説明する。この窒素含有量に関する調査は、上記実施例４のＴＦＴ素子について、その窒素含有量を変化させた場合のｏｎ／ｏｆｆ比、√（Ｉｄ）を測定した。表５に、その結果を示す。
【００５８】
尚、半導体層中の窒素含有量は、上記したＴＦＴ素子の作製方法において、次のようにして行った。表５における最低の窒素含有量（３．０×１０１７ａｔｏｍｓ／ｃｍ３）のＴＦＴ素子の場合、アモルファスのｉ−Ｓｉを成膜した後、真空中で、ロボットハンドによりサンプルを別チャンバーに移動し、別チャンバー内をＳｉＨ４ガス（８％水素希釈）とＰＨ３ガス（１０％水素希釈）で十分に置換して、ｎ＋−Ｓｉ（Ｐ（リン）ドープ膜）を成膜することにより作製した。また、表５における窒素含有量８．０×１０１７ａｔｏｍｓ／ｃｍ３及び８．０×１０２０ａｔｏｍｓ／ｃｍ３の２つのＴＦＴ素子の場合は、アモルファスのｉ−Ｓｉを成膜した後、別チャンバーに移動させることなく、ＳｉＮｘの絶縁層とｉ−Ｓｉを成膜した同一チャンバー内をＳｉＨ４ガス（８％水素希釈）とＰＨ３ガス（１０％水素希釈）で置換して、ｎ＋−Ｓｉを成膜することにより作製した。そして、表５における最も高い窒素含有量（５．０×１０２１ａｔｏｍｓ／ｃｍ３）のＴＦＴ素子の場合、アモルファスのｉ−Ｓｉを成膜した後、別チャンバーに移動させることなく、ＳｉＮｘの絶縁層とｉ−Ｓｉを成膜した同一チャンバー内をＳｉＨ４ガス（８％水素希釈）とＰＨ３ガス（１０％水素希釈）で置換を行うことなく、ｉ−Ｓｉの成膜後、連続してｎ＋−Ｓｉを成膜することにより作製した。半導体層中のリン含有量については、８．０×１０２１ａｔｏｍｓ／ｃｍ３レベルのものになるように、ＴＦＴ素子の作製をした。
【００５９】
【表５】
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【００６０】
表５の結果より、半導体層中の窒素含有量が３．０×１０１７ａｔｏｍｓ／ｃｍ３になると、ｏｎ／ｏｆｆ比が５桁になることが判明した。一方、窒素含有量が５．０×１０２１ａｔｏｍｓ／ｃｍ３まで高くなると、ｏｎ／ｏｆｆ比は６桁を確保できるものの、√（Ｉｄ）が０．００１４８と低い値となることが判明した。このような調査を踏まえ、詳細に検討したところ、半導体層の窒素含有量は、５×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３が望ましいことが判明した。
【図面の簡単な説明】
【００６１】
【図１】ＴＦＴ素子の配線構造を示す平面概略図。
【図２】図１のＸ−Ｘ’における断面概略図。
【図３】Ｖｇ−Ｉｄ測定の実測グラフ
【図４】Ｖｇ−Ｉｄ測定の実測グラフ
【図５】Ｖｇ−Ｉｄ測定の実測グラフ
【図６】二次イオン質量分析装置による半導体層中の窒素分析結果を示す概念グラフ。
【図７】ケルビン素子の概略斜視図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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