(57)【要約】【課題】本発明は、ＭＯＳトランジスタの電流駆動能力をより向上させることができる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、半導体基板１、ＰＭＯＳトランジスタＰ１、およびＳｉＣ層１０を備えている。半導体基板１は、シリコンから成る。ＰＭＯＳトランジスタＰ１は、半導体基板１の上面内に形成される。ＳｉＣ層は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、ＰＭＯＳトランジスタＰ１を構成する電極領域内若しくは電極領域下に渡って、形成される。【選択図】  図１
2009094113.tif 000002
【特許請求の範囲】
【請求項１】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのチャネル領域の下方から、前記ＰＭＯＳトランジスタを構成する電極領域内若しくは前記電極領域下に渡って、形成されるＳｉＣ層とを、備えている、
ことを特徴とする半導体装置。
【請求項２】
前記ＰＭＯＳトランジスタのチャネル長さ方向は、
結晶方位＜１１０＞と平行である、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＰＭＯＳトランジスタを構成するゲート電極を覆うように、前記半導体基板上に形成され、前記チャネル領域に圧縮歪を発生させるＳｉＮ膜を、さらに備えている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＰＭＯＳトランジスタの電極領域は、
ＳｉＧｅ層を含んでいる、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記電極領域は、
第一の深さを有し、シリコンから成る第一の電極領域と、
前記第一の深さより深い第二の深さを有し、ＳｉＧｅから成る第二の電極領域とから、構成されており、
水平方向において、前記第一の電極領域は、
前記第二の電極領域と比較して、前記ＰＭＯＳトランジスタのチャネル領域の近くに形成されており、
前記ＳｉＣ層は、
前記チャネル領域下から前記第一の電極領域の下方に渡って、形成されている、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるＭＯＳトランジスタとを、備えており、
前記ＭＯＳトランジスタの電極領域は、
第一の深さを有し、ＳｉＣから成る第一の電極領域と、
前記第一の深さより深い第二の深さを有し、ＳｉＣから成る第二の電極領域とから、構成されており、
水平方向において、前記第一の電極領域は、
前記第二の電極領域と比較して、前記ＭＯＳトランジスタのチャネル領域の近くに形成されている、
ことを特徴とする半導体装置。
【請求項７】
前記ＭＯＳトランジスタは、
ＮＭＯＳトランジスタである、
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ＭＯＳトランジスタは、
ＰＭＯＳトランジスタであり、
前記ＰＭＯＳトランジスタのチャネル長さ方向は、
結晶方位＜１００＞と平行である、
ことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記ＭＯＳトランジスタを構成するゲート電極を覆うように、前記半導体基板上に形成され、前記チャネル領域に引張り歪を発生させるＳｉＮ膜を、さらに備えている、
ことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
シリコンから成る半導体基板と、
前記半導体基板の上面内に形成されるＭＯＳトランジスタと、
前記半導体基板の表面内に形成されており、前記ＭＯＳトランジスタと他の半導体素子とを電気的に分離する素子分離膜とを、備えており、
前記素子分離膜は、
前記ＭＯＳトランジスタのチャネル領域に引張り歪を発生させるＳｉＮ膜を含んでおり、
前記ＳｉＮ膜は、
前記チャネル領域と同じ深さ位置に形成されている、
ことを特徴とする半導体装置。
【請求項１１】
前記ＭＯＳトランジスタは、
ＮＭＯＳトランジスタである、
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ＭＯＳトランジスタは、
ＰＭＯＳトランジスタであり、
前記ＰＭＯＳトランジスタのチャネル長さ方向は、
結晶方位＜１００＞と平行である、
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記ＳｉＮ膜は、
前記ＭＯＳトランジスタを構成するゲート電極を覆うように、前記半導体基板上にも形成されている、
ことを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に係る発明であり、特に、ＭＯＳトランジスタを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置において、チャネル領域に局所的な歪を印加することにより性能の向上を図る手法が近年、積極的に採用されている。チャネル領域に局所的な歪を印加する手法には、いくつかの方法がある。代表的な手法の１つとして、引張り応力（膜自身が伸びようとする力）または圧縮応力（膜自身が縮まろうとする力）を有する、シリコン窒化膜（ＳｉＮ膜）を用いる手法がある（特許文献１）。
【０００３】
ＰＭＯＳ（ＭＯＳ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに対して引張り応力を有するシリコン窒化膜、ＮＭＯＳトランジスタに対しては圧縮応力を有するシリコン窒化膜を用いる。これにより、各ＭＯＳトランジスタにおけるキャリアの移動度を向上させることができる。なお、ＰＭＯＳトランジスタにおいて、チャネルの長さ方向が結晶方位＜１００＞と平行である場合には、圧縮応力を有するシリコン窒化膜の形成によっても、ＰＭＯＳトランジスタにおけるキャリアの移動度を向上させることができる。
【０００４】
【特許文献１】ＩＥＥＥ  ２００３、「Ｐｒｏｃｅｓｓ−Ｓｔｒａｉｎｅｄ  Ｓｉ（ＰＳＳ）ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  Ｆｅａｔｕｒｉｎｇ  ３Ｄ  Ｓｔｒａｉｎ  Ｅｎｇｉｎｅｅｒｉｎｇ」、Ｃ．Ｈ．Ｇｅ他、Ｔａｉｗａｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｃｏｍｐａｎｙ，Ｌｔｄ他
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＭＯＳトランジスタの電流駆動力の向上と当該トランジスタの微細化を両立させることが困難になってきている。また、上記以外の構成により、ＭＯＳトランジスタの電流駆動能力を向上させる構造も望まれている。
【０００６】
そこで、本発明は、ＭＯＳトランジスタの電流駆動能力をより向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る１の実施の形態においては、半導体装置は、シリコンから成る半導体基板内部に形成される、ＳｉＣ層を備えている。当該ＳｉＣ層は、ＰＭＯＳトランジスタのチャネル領域の下方から、ＰＭＯＳトランジスタを構成する電極領域内若しくは電極領域下に渡って、形成されている。
【発明の効果】
【０００８】
上記実施の形態によれば、ＰＭＯＳトランジスタのチャネル領域において、圧縮歪を発生させることができる。したがって、ＰＭＯＳトランジスタの電流駆動能力の向上を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１０】
＜実施の形態１＞
本実施の形態に係るＰＭＯＳトランジスタを備える半導体装置の構成を、断面図である図１に示す。
【００１１】
図１に示すように、半導体基板１の上面内にはＰＭＯＳトランジスタＰ１が形成されている。ここで、半導体基板１は、シリコンから構成されており、当該半導体基板１の主面（上面）は、たとえば（１００）面である。また、半導体基板１の表面内には、酸化膜等から成る素子分離膜２が形成されている。なお、当該素子分離膜２により、ＰＭＯＳトランジスタＰ１と、当該ＰＭＯＳトランジスタＰ１と隣接する他の半導体素子とを、電気的に分離することができる。
【００１２】
また、ＰＭＯＳトランジスタＰ１は、ソース・ドレイン領域（電極領域と把握できる）３と、ゲート構造Ｇ１とから構成されている。ここで、ゲート構造Ｇ１は、ゲート絶縁膜４とゲート電極５とが当該順に積層された積層体である。なお、ゲート電極５の表面内およびソース・ドレイン領域３の表面内には、各々シリサイド膜６が形成されている。また、上記ゲート構造Ｇ１の両側面には、積層構造のサイドウォール膜ＳＷが形成されている。また、半導体基板１の表面内にＰＭＯＳトランジスタＰ１のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域３に挟まれており、ゲート構造Ｇ１の下に形成される。
【００１３】
さらに、本実施の形態では、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、上記ソース・ドレイン領域３の下方に渡って、ＳｉＣ（炭化シリコン）層１０が形成されている。シリコンの格子定数とＳｉＣの格子定数との相違に起因して、ＳｉＣ層１０は、シリコンから成る半導体基板１内部において、圧縮応力を有する。
【００１４】
なお、図１に示すように、ゲート構造Ｇ１を覆うように、層間絶縁膜７が形成されている。さらに、当該層間絶縁膜７の表面内には、シリサイド膜６を介してソース・ドレイン領域３と電気的に接続するコンタクトプラグ８が、各々形成されている。
【００１５】
以上のように、本実施の形態に係る半導体装置では、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、上記ソース・ドレイン領域３の下方に渡って、ＳｉＣ層１０が形成されている。
【００１６】
上記の通り、ＳｉＣ層１０は、シリコンから成る半導体基板１内部において、圧縮応力を有する。したがって、ＳｉＣ層１０はチャネル領域の大部分の下方に形成されているので、当該チャネル領域において圧縮歪が発生する。チャネル領域における当該圧縮歪の発生により、ＰＭＯＳトランジスタＰ１の電流駆動能力を向上させることができる。
【００１７】
また、ソース・ドレイン領域３内または下方において、ＳｉＣ層１０が形成されている場合には、ソース・ドレイン領域３に含まれるボロンなどの不純物が半導体基板１の内部に拡散することを抑制できる。つまり、図１の構成を有する半導体装置では、ショットチャネル効果を改善することができる。
【００１８】
また、図２に示すようにＰＭＯＳトランジスタＰ１のチャネル長さ方向が、結晶方位＜１１０＞と平行であっても良い。ここで、図２は、図１の半導体装置を上から見た平面図である。なお、ソース・ドレイン領域３は半導体基板１の表面内に形成されるので、図２では、ソース・ドレイン領域３の輪郭は点線で図示している。図２のｘ方向（ゲート長方向）が、チャネル長さ方向であり、結晶方位＜１１０＞である。
【００１９】
以上のように、ＰＭＯＳトランジスタＰ１のチャネル長さ方向が、結晶方位＜１１０＞と平行であるので、チャネル領域における圧縮歪に起因したＰＭＯＳトランジスタＰ１の電流駆動能力をさらに向上させることができる。
【００２０】
また、図３に示すように、ＰＭＯＳトランジスタＰ１を構成するゲート電極Ｇ１を覆うように、半導体基板１上に、ＳｉＮ膜（シリコン窒化膜）１１を形成しても良い。ここで、ＳｉＮ膜１１は、引張り応力を有する。換言すれば、図３に示すように形成された当該ＳｉＮ膜１１は、チャネル領域に圧縮応力を発生させる膜である。
【００２１】
図３の構成を採用することにより、ＳｉＮ膜１１の引張り応力の影響により、ＰＭＯＳトランジスタＰ１のチャネル領域に生じる圧縮歪は、さらに大きくなる。したがって、ＰＭＯＳトランジスタＰ１の電流駆動能力をさらに向上させることができる。
【００２２】
また、図４に示すように、ＰＭＯＳトランジスタＰ１のソース・ドレイン領域（電極領域）３は、少なくともＳｉＧｅ（シリコンゲルマニウム）層１２を含んでいても良い。なお、当該ＳｉＧｅ層１２は、ソース・ドレイン領域３と共に、ｐ型の不純物が導入されている。
【００２３】
図４の構成を採用することにより、ＳｉＧｅ層１２の格子定数とシリコンの格子定数との相違に起因して、ＰＭＯＳトランジスタＰ１のチャネル領域に生じる圧縮歪は、さらに大きくなる。したがって、ＰＭＯＳトランジスタＰ１の電流駆動能力をさらに向上させることができる。
【００２４】
なお、ソース・ドレイン領域３の全領域がＳｉＧｅ層１２で構成されていてもかまわない。
【００２５】
また、次の構成も採用できる。つまり、図５に示す構成において、ＰＭＯＳトランジスタＰ１のチャネル長さ方向が、結晶方位＜１１０＞と平行である。また、図５に示すように、ＰＭＯＳトランジスタＰ１を構成するゲート電極Ｇ１を覆うように、半導体基板１上に、引張り応力を有するＳｉＮ膜１１を形成する。さらに、ＰＭＯＳトランジスタＰ１のソース・ドレイン領域３は、少なくともＳｉＧｅ層１２を含んでいる。
【００２６】
また、図６に示すように、ソース・ドレイン領域（電極領域）３は、第一の電極領域３ａと第二の電極領域３ｂとから構成されていても良い。ここで、第一の電極領域３ａは、第一の深さを有し、シリコンから成る。他方、第二の電極領域３ｂは、第一の深さより深い第二の深さを有し、ＳｉＧｅから成る。また、図６に示すように、水平方向において、第一の電極領域３ａは、第二の電極領域３ｂと比較して、ＰＭＯＳトランジスタＰ１のチャネル領域の近くに形成されている。また、ＳｉＣ層１０は、第二の電極領域３ｂと重ならず、チャネル領域下から第一の電極領域３ａの下方に渡って、形成されている。
【００２７】
上記の通り、ＳｉＧｅ自体は、図６の水平方向に広がる応力を有する。他方、ＳｉＣ層１０自体は、図６の水平方向に縮まる応力を有する。図６の構成では、上面方向から見た場合には、ＳｉＧｅ形成領域とＳｉＣ層１０形成領域とが重複しない。したがって、ＳｉＧｅによる応力とＳｉＣ層１０による応力とが打ち消しあうことを防止できる。
【００２８】
なお、図７に示すように、ＳｉＣ層１０は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、不純物拡散領域であるソース・ドレイン領域３内に渡って、形成されていても良い。
【００２９】
次に、図５に示したＰＭＯＳトランジスタＰ１を有するＣＭＯＳの製造方法について、工程断面図を用いて説明する。ここで、各工程断面図の（Ａ）は、図２のｘ方向（ゲート長方向）に沿っての断面図である。他方、各工程断面図の（Ｂ）は、図２のｙ方向（ゲート幅方向）に沿っての断面図である。
【００３０】
はじめに、主面（上面）が（１００）面である半導体基板１を用意する。次に、当該半導体基板１上に、膜厚が５〜１０ｎｍ程度のパッド酸化膜２０および膜厚が９０ｎｍ程度のＳｉＮ膜２１を、当該順に形成する。そして、通常のフォトリソグラフィ技術により、所定の開口部を有するレジストを、ＳｉＮ膜２１上に形成する。ここで、レジストは、活性領域となる領域の上方に残存している。そして、当該レジストをマスクとして用いて、ＳｉＮ膜２２、パッド酸化膜２１および半導体基板１に対して、エッチング処理を実施する。その後、レジストを除去する。当該除去後の様子を、図８に示す。
【００３１】
図８に示すように、活性領域となる領域上にのみ、パッド酸化膜２１およびＳｉＮ膜２２が残存している。換言すれば、後に素子分離膜２が形成される領域の上方においては、パッド酸化膜２１およびＳｉＮ膜２２が除去されている。さらに、後に素子分離膜２が形成される領域においては、半導体基板１の表面内には、所定の深さの溝２２が形成されている。ここで、各トランジスタのチャネル長さ方向が＜１１０＞方向と平行となるように設計されている。
【００３２】
次に、溝２２内に、内壁酸化膜を１０ｎｍ程度形成した後、Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ（ＳＯＧ）やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、溝２２内およびＳｉＮ膜２１上に酸化膜２３を形成する。次に、酸化膜２３が形成された半導体基板１に対して、５００〜１１００℃のアニール処理を実施する。その後、酸化膜２３に対してＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を実施する。これにより、図９に示すように、ＳｉＮ膜２１上の酸化膜２３は除去され、溝２２には酸化膜２３が残存する。
【００３３】
次に、酸化膜２３の一部、ＳｉＮ膜２１、およびパッド酸化膜２０を除去する。これにより、図１０に示すように、半導体基板１の上面を露出させると共に、半導体基板１の表面内に素子分離膜２を形成する。次に、図１０のＮＭＯＳ形成領域の半導体基板１に対して、ウエル形成のために、数十ｋｅＶのエネルギー、数×１０13／ｃｍ2の濃度で、ボロン注入を行う。さらに、チャネル注入のため数十ｋｅＶのエネルギー、数×１０12〜１０13／ｃｍ2の濃度で、ボロン注入を行う。これに対して、図１０のＰＭＯＳ形成領域の半導体基板１に対して、ウエル形成のために、数百ｋｅＶのエネルギー、数×１０13／ｃｍ2の濃度で、リン注入を行う。さらに、チャネル注入のため数十ｋｅＶのエネルギー、数×１０12〜１０13／ｃｍ2の濃度で、砒素注入を行う。
【００３４】
次に、半導体基板１上に、酸化膜から成るゲート絶縁膜４およびポリシリコンから成るゲート電極５を当該順に堆積する。その後、ゲート絶縁膜４およびゲート電極５を、所定の形状にパターニングする（図１１参照）。次に、ゲート絶縁膜４とゲート電極５とから成る積層体の両側面にオフセットスペーサＳＷａを形成する（図１１参照）。その後、ＰＭＯＳ形成領域の半導体基板１に対して、数ｋｅＶ〜数十ｋｅＶのエネルギーで、１×１０14／ｃｍ2〜数×１０15／ｃｍ2程度の濃度で、炭素を注入する。当該炭素注入により、図１１の（Ａ）に示すように、ＰＭＯＳ形成領域の半導体基板１内に、ＳｉＣ層１０が形成される。
【００３５】
次に、オフセットスペーサＳＷａが形成されたゲート電極５を覆うように、半導体基板１上に、酸化膜および窒化膜を各々堆積する。そして、当該酸化膜、窒化膜に対して異方性エッチング処理を施すことにより、ゲート絶縁膜４とゲート電極５とから成る積層体の両側面に、サイドウォール膜ＳＷｂを形成する（図１２参照）。その後、図１２の（Ａ）に示すように、ＰＭＯＳ形成領域において、後にソース・ドレイン領域３となる領域の一部をエッチング除去する。これにより、図１２の（Ａ）に示すように、ＰＭＯＳ形成領域の半導体基板１の表面内に、窪み２５が形成される。
【００３６】
ここで、窪み２５の深さは、ＳｉＣ層１０に至らない深さである。なお、図６に示した構成を作製する場合には、ＳｉＣ層１０の一部もエッチング除去すれば良い。つまり、図６の構成を作製する場合には、エッチング処理により形成される窪みの底部は、ＳｉＣ層１０の形成位置より深い位置に存する。なお、図６の構成作製のための前記エッチング処理では、ＳｉＣ層１０の一部は除去されるが、当該窪みの側面には、ＳｉＣ層１０の他の部分が残存する。
【００３７】
次に、上記窪み２５に対して、ＳｉＧｅ（シリコンゲルマニウム）エピタキシャル成長処理を実施する。これにより、図１３に示すように、ＰＭＯＳ形成領域の半導体基板１の表面内に、ＳｉＧｅ層１２が形成される。図１３に示すように、ＳｉＧｅ層１２は、ゲート絶縁膜４とゲート電極５とから成る積層体の両脇に形成される。なお、図１３の工程において、ゲート幅方向の工程断面図は図１２の（Ｂ）と同じである。したがって、ゲート幅方向の工程断面図は、図１３では図示を省略している。
【００３８】
次に、図１３に示した構造体に対して、各イオン注入処理を行う。ＮＭＯＳ形成領域の半導体基板１に対しては、数十ｋｅＶのエネルギーで、数×１０15／ｃｍ2の濃度で、砒素の注入を行う。他方、ＰＭＯＳ形成領域の半導体基板１に対しては、数ｋｅＶのエネルギーで、数×１０15／ｃｍ2の濃度で、ボロンの注入を行う。これらのイオン注入処理により、図１４に示すように、ＮＭＯＳ形成領域の半導体基板１の表面内には、ソース・ドレイン領域３０ｂが形成される。他方、ＰＭＯＳ形成領域の半導体基板１の表面内には、ソース・ドレイン領域３ｂが形成される。
【００３９】
ここで、ソース・ドレイン領域３０ｂは、ＮＭＯＳ形成領域に形成された、ゲート絶縁膜４とゲート電極５とから成る積層体の両脇に形成される。他方、ソース・ドレイン領域３ｂは、ＰＭＯＳ形成領域に形成された、ゲート絶縁膜４とゲート電極５とから成る積層体の両脇に形成される。なお、ソース・ドレイン領域３ｂの接合面は、ＳｉＧｅ層１２とＳｉＣ層１０の間に位置される。
【００４０】
なお、図１４の工程において、ゲート幅方向の工程断面図は図１２の（Ｂ）と同じである。したがって、ゲート幅方向の工程断面図は、図１４では図示を省略している。
【００４１】
次に、図１５に示すように、サイドウォール膜ＳＷｂの一部を除去し、ゲート絶縁膜４とゲート電極５とから成る積層体の側面に、Ｌ字状のサイドウォールＳＷｃを残存させる。その後、前記積層体をマスクとして使用して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）注入処理を実施する。当該ＬＤＤ注入により、膜厚の薄い部分のサイドウォール膜ＳＷｃ下方において、エクステンション領域が形成される。具体的に、ＮＭＯＳ形成領域の半導体基板１の表面内には、当該エクステンション領域を含むソース・ドレイン領域３０が形成される。これに対して、ＰＭＯＳ形成領域の半導体基板１の表面内には、当該エクステンション領域を含むソース・ドレイン領域３が形成される。
【００４２】
ここで、上記ＬＤＤ注入は、たとえば次のような条件で行われる。ＮＭＯＳ形成領域の半導体基板１に対しては、数ｋｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2程度の濃度での、砒素注入を行う。これに対して、ＰＭＯＳ形成領域の半導体基板１に対しては、数百ｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2程度の濃度での、ボロン注入を行う。さらに、９００〜１２５０℃程度でのアニール処理により、不純物を活性化させる。
【００４３】
次に、Ｌ字状のサイドウォール膜ＳＷｃ上に、所定の膜厚の酸化膜を形成する。これにより、図１６に示すように、ゲート絶縁膜４とゲート電極５とから成る積層体の両側面に、積層構造のサイドウォール膜ＳＷが再度形成される。なお、当該サイドウォール膜ＳＷの形成工程は省略可能である。つまり、ゲート絶縁膜４とゲート電極５とから成る積層体の両側面に、Ｌ字状のサイドウォール膜ＳＷｃのみを形成した状態（図１５の状態）で、次の図１７に示す工程を実施しても良い。
【００４４】
次に、ソース・ドレイン領域３，３０の上面およびゲート電極５の上面に対して、シリサイド処理を施す。これにより、図１７に示すように、ソース・ドレイン領域３，３０の上面およびゲート電極５の上面に、ＮｉＳｉ（ニッケルシリコン）から成るシリサイド膜６が各々形成される。その後、数十ｎｍ程度の膜厚を有するＳｉＮ膜１１，１６を、半導体基板１上に成膜する（図１７参照）。ここで、当該ＳｉＮ膜１１，１６は、ゲート電極５およびサイドウォール膜ＳＷを覆うように形成される。
【００４５】
ここで、上記ＳｉＮ膜１１，１６は、Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ膜である。つまり、ＮＭＯＳ形成領域に形成されるＳｉＮ膜１６は、圧縮応力を有する膜であり、ＰＭＯＳ形成領域に形成されるＳｉＮ膜１１は、引張り応力を有する膜である。つまり、当該ＳｉＮ膜１６は、ＮＭＯＳトランジスタのチャネル領域に引張り歪を発生させる膜であり、当該ＳｉＮ膜１１は、ＰＭＯＳトランジスタのチャネル領域に圧縮歪を発生させる膜である。たとえば、同じＳｉＮ膜において、含有される水素の濃度を変化させる。これにより、当該ＳｉＮ膜を、引張り応力を有する膜または圧縮応力を有する膜のどちらかの膜にすることができる。
【００４６】
その後、シリコン酸化膜から成る層間絶縁膜７を、当該ＳｉＮ膜１１，１６上に形成する（図１７参照）。そして、フォトリソグラフィ技術を用いて、当該層間絶縁膜に複数のコンタクトホールを形成する。次に、各コンタクトホールに対して、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）、およびＷ（タングステン）を充填する。これにより、層間絶縁膜７には、複数のコンタクトプラグ８が形成される。なお、当該コンタクトプラグ８は、下層のソース・ドレイン領域３，３０と上層に配設される配線（図示せず）とを電気的に接続する。
【００４７】
なお、上述した工程において、ＳｉＧｅ層１２の形成工程（窪み２５の形成＋エピタキシャル成長）およびＳｉＮ膜１１の成膜工程を省略したとする。当該場合には、ＰＭＯＳ形成領域には、図５に示した構成のＰＭＯＳトランジスタＰ１でなく、図１に示した構成のＰＭＯＳトランジスタＰ１が作製される。
【００４８】
＜実施の形態２＞
本実施の形態に係るＮＭＯＳトランジスタを備える半導体装置の構成を、断面図である図１８に示す。
【００４９】
図１８に示すように、半導体基板１の上面内にはＮＭＯＳトランジスタＮ１が形成されている。ここで、半導体基板１は、シリコンから構成されており、当該半導体基板１の主面（上面）は、たとえば（１００）面である。また、半導体基板１の表面内には、酸化膜等から成る素子分離膜２が形成されている。なお、当該素子分離膜２により、ＮＭＯＳトランジスタＮ１と、当該ＮＭＯＳトランジスタＮ１と隣接する他の半導体素子とを、電気的に分離することができる。
【００５０】
また、ＮＭＯＳトランジスタＮ１は、ソース・ドレイン領域（電極領域と把握できる）３０と、ゲート構造Ｇ１１とから構成されている。ここで、ゲート構造Ｇ１１は、ゲート絶縁膜４とゲート電極５とが当該順に積層された積層体である。なお、ゲート電極５の表面内およびソース・ドレイン領域３０の表面内には、各々シリサイド膜６が形成されている。また、上記ゲート構造Ｇ１１の両側面には、積層構造のサイドウォール膜ＳＷが形成されている。また、半導体基板１の表面内にＮＭＯＳトランジスタＮ１のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域３０に挟まれており、ゲート構造Ｇ１１の下に形成される。
【００５１】
ここで、図１８に示すように、本実施の形態に係るソース・ドレイン領域３０は、第一の電極領域３６と第二の電極領域３５とを有する構成となっている。ここで、第一の電極領域３６および第二の電極領域３５は、共にＳｉＣから成る。また、第一の電極領域３６の半導体基板１内の深さは、第二の電極領域３５の半導体基板１内の深さよりも浅い。さらに、水平方向において、第一の電極領域３６は、第二の電極領域３５と比較して、ＮＭＯＳトランジスタＮ１のチャネル領域の近くに形成されている。
【００５２】
ここで、図１８の構成では、ＮＭＯＳトランジスタＮ１のソース・ドレイン電極３０は、ｎ型の不純物を含む第一、二の電極領域３５，３６と、前記と同じｎ型の不純物を含むシリコンとから構成されている。しかし、当該ソース・ドレイン電極３０は、ｎ型の不純物を含む第一、二の電極領域３５，３６のみにより構成されていても良い。
【００５３】
なお、シリコンの格子定数とＳｉＣの格子定数との相違に起因して、ＳｉＣから構成される各電極領域層３５，３６は、シリコンから成る半導体基板１内部において、圧縮応力を有する。
【００５４】
なお、図１８に示すように、ゲート構造Ｇ１１を覆うように、層間絶縁膜７が形成されている。さらに、当該層間絶縁膜７の表面内には、シリサイド膜６を介してソース・ドレイン領域３０と電気的に接続するコンタクトプラグ８が、各々形成されている。
【００５５】
以上のように、本実施の形態に係る半導体装置では、ＮＭＯＳトランジスタＮ１のソース・ドレイン電極３０は、第一の電極領域３６と第二の電極領域３５とを有する。第一，二の電極領域３５，３６は、共にＳｉＣから成る。
【００５６】
上記の通り、ＳｉＣから成る第一、二の電極領域３５，３６は、シリコンから成る半導体基板１内部において、圧縮応力を有する。したがって、当該圧縮応力を有する電極領域３５，３６に挟まれるチャネル領域において、引張り歪が発生する。チャネル領域における当該引張り歪の発生により、ＮＭＯＳトランジスタＮ１の電流駆動能力を向上させることができる。
【００５７】
また、本実施の形態では、第一の電極領域３６の深さは、第二の電極領域３５の深さよりも浅い。さらに、水平方向において、第一の電極領域３６の方が、よりチャネル領域側に形成されている。
【００５８】
したがって、第一の電極領域３６を有さない構成と比較して、チャネル領域付近の接合面におけるリーク電流の抑制をより図ることができる。
【００５９】
また、図１９に示すように、ＮＭＯＳトランジスタＮ１を構成するゲート電極Ｇ１１を覆うように、半導体基板１上に、ＳｉＮ膜１６を形成しても良い。ここで、ＳｉＮ膜１６は、圧縮応力を有する。換言すれば、図１９に示すように形成されたＳｉＮ膜１６は、ＮＭＯＳトランジスタＮ１のチャネル領域に引張り歪を発生させる膜である。
【００６０】
図１９の構成を採用することにより、ＳｉＮ膜１６の圧縮応力の影響により、ＮＭＯＳトランジスタＮ１のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、ＮＭＯＳトランジスタＮ１の電流駆動能力をさらに向上させることができる。
【００６１】
次に、図１８に示したＮＭＯＳトランジスタＮ１のソース・ドレイン領域３０の形成方法について、工程断面図を用いて説明する。
【００６２】
表面内に所定の導電型のウエル領域および素子分離膜２が形成され、上面にゲート構造Ｇ１１が形成された半導体基板１を用意する。ゲート構造Ｇ１１は、ゲート絶縁膜４とゲート電極５とが当該順に積層された積層体である。なお、ゲート構造Ｇ１１の両側面には、オフセットスペーサＳＷａが形成される。
【００６３】
当該ゲート構造Ｇ１１をマスクとして用いて、半導体基板１に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数ｋｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2の濃度で実施される。当該炭素注入により、図２０に示すように、ゲート構造Ｇ１１の両脇の半導体基板１の表面内には、ＳｉＣ領域４０が形成される。
【００６４】
さらに、当該ゲート構造Ｇ１１をマスクとして用いて、半導体基板１に対して砒素を注入する。ここで、当該砒素注入は、たとえば、数ｋｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2の濃度で実施される。さらに、９００〜１２５０℃程度でのアニール処理により、図２０に示すように、ゲート構造Ｇ１１の両脇の半導体基板１の表面内には、比較的浅い不純物拡散領域４１が形成される。
【００６５】
次に、オフセットスペーサＳＷａ上に酸化膜等を形成することにより、図２１に示すように、ゲート構造Ｇ１１の両側面に積層構造のサイドウォール膜ＳＷを形成する。
【００６６】
サイドウォール膜ＳＷが形成されたゲート構造Ｇ１１をマスクとして用いて、半導体基板１に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数十ｋｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2の濃度で実施される。当該炭素注入により、図２１に示すように、ゲート構造Ｇ１１の両脇の半導体基板１の表面内には、段差形状を有するＳｉＣ領域が形成される。つまり、完成品において電極領域として機能する、上記第一の電極領域３６および第二の電極領域３５が形成される。
【００６７】
さらに、サイドウォール膜ＳＷが形成されたゲート構造Ｇ１１をマスクとして用いて、半導体基板１に対して砒素を注入する。ここで、当該砒素注入は、たとえば、数十ｋｅＶのエネルギーで、数×１０15／ｃｍ2の濃度で実施される。当該砒素注入により、図２１に示すように、ゲート構造Ｇ１１の両脇の半導体基板１の表面内には、比較的浅い不純物拡散領域と比較的深い不純物拡散領域とから成るソース・ドレイン領域３０が形成される。なお、当該ソース・ドレイン領域３０には、上記第一の電極領域３６および第二の電極領域３５が含まれている。
【００６８】
その後、図２１に示した半導体基板１上に、層間絶縁膜を形成し、当該層間絶縁膜内にコンタクトプラグおよび配線を配設する。
【００６９】
＜実施の形態３＞
本実施の形態に係るＰＭＯＳトランジスタを備える半導体装置の構成を、断面図である図２２に示す。
【００７０】
図２２に示すように、半導体基板１の上面内にはＰＭＯＳトランジスタＰ１が形成されている。ここで、半導体基板１は、シリコンから構成されており、当該半導体基板１の主面（上面）は、たとえば（１００）面である。また、半導体基板１の表面内には、酸化膜等から成る素子分離膜２が形成されている。なお、当該素子分離膜２により、ＰＭＯＳトランジスタＰ１と、当該ＰＭＯＳトランジスタＰ１と隣接する他の半導体素子とを、電気的に分離することができる。
【００７１】
また、ＰＭＯＳトランジスタＰ１は、ソース・ドレイン領域（電極領域と把握できる）３と、ゲート構造Ｇ１とから構成されている。ここで、ゲート構造Ｇ１は、ゲート絶縁膜４とゲート電極５とが当該順に積層された積層体である。なお、ゲート電極５の表面内およびソース・ドレイン領域３の表面内には、各々シリサイド膜６が形成されている。また、上記ゲート構造Ｇ１の両側面には、積層構造のサイドウォール膜ＳＷが形成されている。また、半導体基板１の表面内にＰＭＯＳトランジスタＰ１のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域３に挟まれており、ゲート構造Ｇ１の下に形成される。
【００７２】
さらに、本実施の形態では、図２３に示すようにＰＭＯＳトランジスタＰ１のチャネル長さ方向が、結晶方位＜１００＞と平行であっても良い。ここで、図２３は、図２２の半導体装置を上から見た平面図である。なお、ソース・ドレイン領域３は半導体基板１の表面内に形成されるので、図２３では、ソード・ドレイン領域３の輪郭は点線で図示している。図２３のｘ方向（ゲート長方向）が、チャネル長さ方向であり、結晶方位＜１００＞である。
【００７３】
また、図２２に示すように、本実施の形態に係るソース・ドレイン領域３は、第一の電極領域４０と第二の電極領域４１とを有する構成となっている。ここで、第一の電極領域４０および第二の電極領域４１は、共にＳｉＣから成る。また、第一の電極領域４０の半導体基板１内の深さは、第二の電極領域４１の半導体基板１内の深さよりも浅い。さらに、水平方向において、第一の電極領域４０は、第二の電極領域４１と比較して、ＰＭＯＳトランジスタＰ１のチャネル領域の近くに形成されている。
【００７４】
ここで、図２２の構成では、ＰＭＯＳトランジスタＰ１のソース・ドレイン電極３は、ｐ型の不純物を含む第一、二の電極領域４０，４１と、前記と同じｐ型の不純物を含むシリコンとから構成されている。しかし、当該ソース・ドレイン電極３は、ｐ型の不純物を含む第一、二の電極領域４０，４１のみにより構成されていても良い。
【００７５】
なお、シリコンの格子定数とＳｉＣの格子定数との相違に起因して、ＳｉＣから構成される各電極領域層４０，４１は、シリコンから成る半導体基板１内部において、圧縮応力を有する。
【００７６】
なお、図２２に示すように、ゲート構造Ｇ１を覆うように、層間絶縁膜７が形成されている。さらに、当該層間絶縁膜７の表面内には、シリサイド膜６を介してソース・ドレイン領域３と電気的に接続するコンタクトプラグ８が、各々形成されている。
【００７７】
以上のように、本実施の形態に係る半導体装置では、ＰＭＯＳトランジスタＰ１のソース・ドレイン電極３は、第一の電極領域４０と第二の電極領域４１とを有する。第一，二の電極領域４０，４１は、共にＳｉＣから成る。また、ＰＭＯＳトランジスタＰ１のチャネル長さ方向が、結晶方位＜１００＞と平行である。
【００７８】
上記の通り、ＳｉＣから成る第一、二の電極領域４０，４１は、シリコンから成る半導体基板１内部において、圧縮応力を有する。したがって、当該圧縮応力を有する電極領域４０，４１に挟まれるチャネル領域において、引張り歪が発生する。ところで、上記チャネル長さ方向が結晶方位＜１１０＞と平行である場合には、チャネル領域における圧縮歪に起因して、ＰＭＯＳトランジスタＰ１の電流駆動能力が向上する。ところが、上記チャネル長さ方向が結晶方位＜１００＞と平行である場合（図２３）には、チャネル領域における圧縮歪および引張り歪の両方に起因して、ＰＭＯＳトランジスタＰ１の電流駆動能力が向上する。よって、上記構成により、チャネル領域における当該引張り歪の発生により、ＰＭＯＳトランジスタＰ１の電流駆動能力を向上させることができる。
【００７９】
また、本実施の形態では、第一の電極領域４０の深さは、第二の電極領域４１の深さよりも浅い。さらに、水平方向において、第一の電極領域４０の方が、よりチャネル領域側に形成されている。
【００８０】
したがって、第一の電極領域４０を有さない構成と比較して、チャネル領域付近の接合面におけるリーク電流の抑制をより図ることができる。
【００８１】
また、図２４に示すように、ＰＭＯＳトランジスタＰ１を構成するゲート電極Ｇ１を覆うように、半導体基板１上に、ＳｉＮ膜１６を形成しても良い。ここで、ＳｉＮ膜１６は、圧縮応力を有する。換言すれば、図２４に示すように形成されたＳｉＮ膜１６は、ＰＭＯＳトランジスタＰ１のチャネル領域に引張り歪を発生させる膜である。ここで、図２４に示すＰＭＯＳトランジスタＰ１においても、チャネル長方向は、結晶方位＜１００＞と平行である。
【００８２】
図２４の構成を採用することにより、ＳｉＮ膜１６の圧縮応力の影響により、ＰＭＯＳトランジスタＰ１のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、ＰＭＯＳトランジスタＰ１の電流駆動能力をさらに向上させることができる。
【００８３】
次に、図２２に示したＰＭＯＳトランジスタＰ１のソース・ドレイン領域３の形成方法について、工程断面図を用いて説明する。
【００８４】
表面内に所定の導電型のウエル領域および素子分離膜２が形成され、上面にゲート構造Ｇ１が形成された半導体基板１を用意する。ゲート構造Ｇ１は、ゲート絶縁膜４とゲート電極５とが当該順に積層された積層体である。なお、ゲート構造Ｇ１の両側面には、オフセットスペーサＳＷａが形成される。
【００８５】
当該ゲート構造Ｇ１をマスクとして用いて、半導体基板１に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数ｋｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2の濃度で実施される。当該炭素注入により、図２５に示すように、ゲート構造Ｇ１の両脇の半導体基板１の表面内には、ＳｉＣ領域４５が形成される。
【００８６】
さらに、当該ゲート構造Ｇ１をマスクとして用いて、半導体基板１に対してボロンを注入する。ここで、当該ボロン注入は、たとえば、数百ｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2の濃度で実施される。さらに、９００〜１２５０℃程度でのアニール処理により、図２５に示すように、ゲート構造Ｇ１の両脇の半導体基板１の表面内には、比較的浅い不純物拡散領域４６が形成される。
【００８７】
次に、オフセットスペーサＳＷａ上に酸化膜等を形成することにより、図２６に示すように、ゲート構造Ｇ１の両側面に積層構造のサイドウォール膜ＳＷを形成する。
【００８８】
サイドウォール膜ＳＷが形成されたゲート構造Ｇ１をマスクとして用いて、半導体基板１に対して炭素を注入する。ここで、当該炭素注入は、たとえば、数十ｋｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2の濃度で実施される。当該炭素注入により、図２６に示すように、ゲート構造Ｇ１の両脇の半導体基板１の表面内には、段差形状を有するＳｉＣ領域が形成される。つまり、完成品において電極領域として機能する、上記第一の電極領域４０および第二の電極領域４１が形成される。
【００８９】
さらに、サイドウォール膜ＳＷが形成されたゲート構造Ｇ１をマスクとして用いて、半導体基板１に対してボロンを注入する。ここで、当該ボロン注入は、たとえば、数ｋｅＶのエネルギーで、数×１０15／ｃｍ2の濃度で実施される。さらに、９００〜１２５０℃程度でのアニール処理により、図２６に示すように、ゲート構造Ｇ１の両脇の半導体基板１の表面内には、比較的浅い不純物拡散領域と比較的深い不純物拡散領域とから成るソース・ドレイン領域３が形成される。なお、当該ソース・ドレイン領域３には、上記第一の電極領域４０および第二の電極領域４１が含まれている。
【００９０】
その後、図２６に示した半導体基板１上に、層間絶縁膜を形成し、当該層間絶縁膜内にコンタクトプラグおよび配線を配設する。
【００９１】
＜実施の形態４＞
実施の形態１〜３において、さまざま形態のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１に言及した。これら、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを組み合わせて、複数種類のＣＭＯＳを形成することができる。
【００９２】
たとえば、実施の形態１で説明した図５の構成を有するＰＭＯＳトランジスタＰ１と、実施の形態２で説明した図１９の構成を有するＮＭＯＳトランジスタＮ１とを組み合わせることにより、図２７に示すＣＭＯＳを形成することができる。ここで、図２を用いて説明したように、ＰＭＯＳトランジスタＰ１のチャネル長方向は、結晶方位＜１１０＞と平行である。
【００９３】
また、実施の形態３で説明した図２４の構成を有するＰＭＯＳトランジスタＰ１と、実施の形態２で説明した図１９の構成を有するＮＭＯＳトランジスタＮ１とを組み合わせることにより、図２８に示すＣＭＯＳを形成することができる。ここで、図２３を用いて説明したように、ＰＭＯＳトランジスタＰ１のチャネル長方向は、結晶方位＜１００＞と平行である。
【００９４】
なお、図２８の構成を採用した場合には、第一、二の電極領域３５，３６，４０，４１の形成のための炭素注入処理は、ＮＭＯＳ形成領域とＰＭＯＳ形成領域とで同時に実行できる。また、ゲート構造Ｇ１，Ｇ１１を覆うＳｉＮ膜１６も、Ｄｕａｌ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ膜でなく、圧縮応力のみを有するＳｉｎｇｌｅ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ膜で良い。つまり、図２８の構成を採用した場合には、ＣＭＯＳの製造工程をより簡略化させることが可能である。
【００９５】
＜実施の形態５＞
本実施の形態に係るＮＭＯＳトランジスタを備える半導体装置の構成を、断面図である図２９に示す。
【００９６】
図２９に示すように、半導体基板１の上面内にはＮＭＯＳトランジスタＮ１が形成されている。ここで、半導体基板１は、シリコンから構成されており、当該半導体基板１の主面（上面）は、たとえば（１００）面である。また、半導体基板１の表面内には、積層構造の素子分離膜Ｄ１が形成されている。
【００９７】
本実施の形態では、素子分離膜Ｄ１は、少なくとも酸化膜２と圧縮応力を有するＳｉＮ膜５１とから構成されている。酸化膜２は、素子分離膜Ｄ１の底部から、半導体基板１の表面から１０〜５０ｎｍ程度の深さ位置まで形成されている。そして、当該酸化膜２の上面から半導体基板１の表面位置に至って、ＳｉＮ膜５１が形成されている。
【００９８】
換言すれば、圧縮応力を有するＳｉＮ膜５１は、ＮＭＯＳトランジスタＮ１のチャネル領域と同じ深さ位置に形成されている。ここで、図２９の構成では、ＳｉＮ膜５１は凹状に形成されており、当該凹部を充填するように、層間絶縁膜７の一部が形成されている。なお、当該素子分離膜Ｄ１により、ＮＭＯＳトランジスタＮ１と、当該ＮＭＯＳトランジスタＮ１と隣接する他の半導体素子とを、電気的に分離することができる。
【００９９】
また、ＮＭＯＳトランジスタＮ１は、ソース・ドレイン領域（電極領域と把握できる）３０と、ゲート構造Ｇ１１とから構成されている。ここで、ゲート構造Ｇ１１は、ゲート絶縁膜４とゲート電極５とが当該順に積層された積層体である。なお、ゲート電極５の表面内およびソース・ドレイン領域３０の表面内には、各々シリサイド膜６が形成されている。また、上記ゲート構造Ｇ１１の両側面には、積層構造のサイドウォール膜ＳＷが形成されている。
【０１００】
また、半導体基板１の表面内にＮＭＯＳトランジスタＮ１のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域３０に挟まれており、ゲート構造Ｇ１１の下に形成される。また、当該チャネル領域は、水平方向において、上記素子分離膜Ｄ１を構成するＳｉＮ膜５１により、ソース・ドレイン領域３０を介して、挟まれている。
【０１０１】
なお、図２９に示すように、ゲート構造Ｇ１１を覆うように、層間絶縁膜７が形成されている。さらに、当該層間絶縁膜７の表面内には、シリサイド膜６を介してソース・ドレイン領域３０と電気的に接続するコンタクトプラグ８が、各々形成されている。また、上述のように、層間絶縁膜７の一部は、凹状のＳｉＮ膜５１の当該凹部を充填している。
【０１０２】
以上のように、本実施の形態に係る半導体装置では、素子分離膜Ｄ１は、圧縮応力を有するＳｉＮ膜５１を少なくとも含んでいる。そして、当該圧縮応力を有するＳｉＮ膜５１は、ＮＭＯＳトランジスタＮ１のチャネル領域と同じ深さ位置に形成されている。
【０１０３】
したがって、ＳｉＮ膜５１は、素子分離膜Ｄ１の表面内において縮まろうとするので、チャネル領域において、引張り歪が発生する。チャネル領域における当該引張り歪の発生により、ＮＭＯＳトランジスタＮ１の電流駆動能力を向上させることができる。
【０１０４】
また、図３０に示すように、ＮＭＯＳトランジスタＮ１を構成するゲート電極Ｇ１１を覆うように、半導体基板１上に、上記圧縮応力を有するＳｉＮ膜５１が形成されていても良い。
【０１０５】
図３０の構成を採用することにより、ＳｉＮ膜５１の有する圧縮応力の影響により、ＮＭＯＳトランジスタＮ１のチャネル領域に発生する引張り歪は、さらに大きくなる。したがって、ＮＭＯＳトランジスタＮ１の電流駆動能力をさらに向上させることが可能となる。
【０１０６】
＜実施の形態６＞
本実施の形態に係るＰＭＯＳトランジスタを備える半導体装置の構成を、断面図である図３１に示す。
【０１０７】
図３１に示すように、半導体基板１の上面内にはＰＭＯＳトランジスタＰ１が形成されている。ここで、半導体基板１は、シリコンから構成されており、当該半導体基板１の主面（上面）は、たとえば（１００）面である。また、半導体基板１の表面内には、積層構造の素子分離膜Ｄ１が形成されている。
【０１０８】
本実施の形態では、素子分離膜Ｄ１は、少なくとも酸化膜２と圧縮応力を有するＳｉＮ膜５１とから構成されている。酸化膜２は、素子分離膜Ｄ１の底部から、半導体基板１の表面から１０〜５０ｎｍ程度の深さ位置まで形成されている。そして、当該酸化膜２の上面から半導体基板１の表面位置に至って、ＳｉＮ膜５１が形成されている。
【０１０９】
換言すれば、ＳｉＮ膜５１は、ＰＭＯＳトランジスタＰ１のチャネル領域と同じ深さ位置に形成されている。ここで、図３１の構成では、ＳｉＮ膜５１は凹状に形成されており、当該凹部を充填するように、層間絶縁膜７の一部が形成されている。なお、当該素子分離膜Ｄ１により、ＰＭＯＳトランジスタＰ１と、当該ＰＭＯＳトランジスタＰ１と隣接する他の半導体素子とを、電気的に分離することができる。
【０１１０】
また、ＰＭＯＳトランジスタＰ１は、ソース・ドレイン領域（電極領域と把握できる）３と、ゲート構造Ｇ１とから構成されている。ここで、ゲート構造Ｇ１は、ゲート絶縁膜４とゲート電極５とが当該順に積層された積層体である。なお、ゲート電極５の表面内およびソース・ドレイン領域３の表面内には、各々シリサイド膜６が形成されている。また、上記ゲート構造Ｇ１の両側面には、積層構造のサイドウォール膜ＳＷが形成されている。また、半導体基板１の表面内にＰＭＯＳトランジスタＰ１のチャネル領域が形成される。なお、当該チャネル領域は、水平方向において、ソース・ドレイン領域３に挟まれており、ゲート構造Ｇ１の下に形成される。
【０１１１】
また、図３１に示すように、ＰＭＯＳトランジスタＰ１のチャネルのチャネル長方向は、結晶方位＜１００＞と平行である。
【０１１２】
なお、図３１に示すように、ゲート構造Ｇ１を覆うように、層間絶縁膜７が形成されている。さらに、当該層間絶縁膜７の表面内には、シリサイド膜６を介してソース・ドレイン領域３と電気的に接続するコンタクトプラグ８が、各々形成されている。また、上述のように、層間絶縁膜７の一部は、凹状のＳｉＮ膜５１の当該凹部を充填している。
【０１１３】
以上のように、本実施の形態に係る半導体装置では、素子分離膜Ｄ１は、圧縮応力を有するＳｉＮ膜５１を少なくとも含んでいる。そして、当該ＳｉＮ膜５１は、ＰＭＯＳトランジスタＰ１のチャネル領域と、同じ深さ位置に形成されている。加えて、ＰＭＯＳトランジスタＰ１のチャネルのチャネル長方向は、結晶方位＜１００＞と平行である。
【０１１４】
ＳｉＮ膜５１は、素子分離膜Ｄ１の表面内において縮まろうとするので、チャネル領域において、引張り歪が発生する。ところで、上記チャネル長さ方向が結晶方位＜１００＞と平行である場合には、チャネル領域における圧縮歪および引張り歪の両方に起因して、ＰＭＯＳトランジスタＰ１の電流駆動能力が向上する。したがって、上記構成により、チャネル領域における当該引張り歪の発生により、ＰＭＯＳトランジスタＰ１の電流駆動能力を向上させることができる。
【０１１５】
また、図３２に示すように、ＰＭＯＳトランジスタＰ１を構成するゲート電極Ｇ１を覆うように、半導体基板１上に、ＳｉＮ膜５１を形成しても良い。ここで、ＳｉＮ膜５１は、上記の通り圧縮応力を有する。ここで、図３２に示すＰＭＯＳトランジスタＰ１においても、チャネル長方向は、結晶方位＜１００＞と平行である。
【０１１６】
図３２の構成を採用することにより、ＳｉＮ膜５１の圧縮応力の影響により、ＰＭＯＳトランジスタＰ１のチャネル領域に生じる引張り歪は、さらに大きくなる。したがって、ＰＭＯＳトランジスタＰ１の電流駆動能力をさらに向上させることができる。
【０１１７】
次に、図３０に示したＮＭＯＳトランジスタＮ１および図３２に示したＰＭＯＳトランジスタＰ１を有するＣＭＯＳの製造方法について、工程断面図を用いて説明する。
【０１１８】
はじめに、主面（上面）が（１００）面である半導体基板１を用意する。次に、通常のフォトリソグラフィ技術により、当該半導体基板１の表面内に所定の深さの溝を形成する。そして、当該溝に酸化膜２を充填する。次に、実施の形態１でも説明したように、半導体基板１に対して、ＮＭＯＳトランジスタＮ１のチャネル形成のためのイオン注入および、ＰＭＯＳトランジスタＰ１のチャネル形成のためのイオン注入を行う。ここで、各トランジスタＮ１，Ｐ１のチャネル長さ方向が＜１００＞方向と平行となるように設計されている。さらに、半導体基板１上に、ゲート絶縁膜４およびゲート電極５とが当該順に堆積して構成されるゲート構造Ｇ１，Ｇ１１を各々形成する。以上までの工程により、図３３の構成が形成される。
【０１１９】
次に、ゲート構造Ｇ１，Ｇ１１をマスクとして使用して、各ＬＤＤ注入処理を実施する。具体的に、ゲート構造Ｇ１１をマスクとして使用して、ＮＭＯＳ形成領域の半導体基板１に対しては、数ｋｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2程度の濃度での、砒素注入を行う。また、ゲート構造Ｇ１をマスクとして使用して、ＰＭＯＳ形成領域の半導体基板１に対しては、数百ｅＶのエネルギーで、１×１０14〜数×１０15／ｃｍ2程度の濃度での、ボロン注入を行う。
【０１２０】
前者のＬＤＤ注入処理により、図３４に示すように、ゲート構造Ｇ１１の両脇における半導体基板１の表面内に、ＬＤＤ領域Ｌ１が形成される。また、後者のＬＤＤ注入処理により、図３４に示すように、ゲート構造Ｇ１の両脇における半導体基板１の表面内に、ＬＤＤ領域Ｌ２が形成される。
【０１２１】
次に、各ゲート構造Ｇ１，Ｇ１１の両側面に、サイドウォール膜ＳＷを形成する。そして、当該サイドウォール膜ＳＷが形成されたゲート構造Ｇ１，Ｇ１１をマスクとして使用して、各イオン注入処理を行う。
【０１２２】
具体的に、当該サイドウォール膜ＳＷが形成されたゲート構造Ｇ１１をマスクとして使用して、ＮＭＯＳ形成領域の半導体基板１に対しては、数十ｋｅＶのエネルギーで、数×１０15／ｃｍ2の濃度で、砒素の注入を行う。また、当該サイドウォール膜ＳＷが形成されたゲート構造Ｇ１をマスクとして使用して、ＰＭＯＳ形成領域の半導体基板１に対しては、数ｋｅＶのエネルギーで、数×１０15／ｃｍ2の濃度で、ボロンの注入を行う。
【０１２３】
前者のイオン注入処理により、図３５に示すように、ゲート構造Ｇ１１の両脇における半導体基板１の表面何に、ソース・ドレイン領域３０が形成される。ここで、ソース・ドレイン領域３０は、当該イオン注入処理により形成される領域と上記ＬＤＤ領域Ｌ１とから成る段差形状を有する。また、後者のイオン注入処理により、図３５に示すように、ゲート構造Ｇ１の両脇における半導体基板１の表面何に、ソース・ドレイン領域３が形成される。ここで、ソース・ドレイン領域３は、当該イオン注入処理により形成される領域と上記ＬＤＤ領域Ｌ２とから成る段差形状を有する。
【０１２４】
次に、ソース・ドレイン領域３，３０の上面およびゲート電極５の上面に対して、シリサイド処理を施す。当該シリサイド処理により、図３６に示すように、ソース・ドレイン領域３，３０の上面およびゲート電極５の上面に、ＮｉＳｉから成るシリサイド膜６が各々形成される。
【０１２５】
次に、酸化膜２に対して、ドライエッチング処理を施す。これにより、図３７に示すように、酸化膜２の上面の一部を除去し、窪み６０を形成する。当該窪み６０の深さは、半導体基板１の表面から１０ｎｍ〜５０ｎｍ程度である。
【０１２６】
その後、数十ｎｍ程度の膜厚を有するＳｉＮ膜５１を、半導体基板１上に成膜する（図３８参照）。ＳｉＮ膜５１は、上記膜厚で、窪み６０内においても形成される。また、ＳｉＮ膜５１は、サイドウォール膜ＳＷが形成されたゲート構造Ｇ１，Ｇ１１を覆うように形成される。ここで、上記ＳｉＮ膜５１は、Ｓｉｎｇｌｅ  Ｓｔｒｅｓｓ  Ｌｉｎｅｒ膜である。つまり、ＮＭＯＳ形成領域およびＰＭＯＳ形成領域の両方において、圧縮応力を有する。
【０１２７】
その後、シリコン酸化膜から成り、数百ｎｍ程度の膜厚を有する層間絶縁膜７を、当該ＳｉＮ膜５１上に形成する。ここで、図３９に示すように、層間絶縁膜７は窪み６０を完全に充填するように形成される。その後、実施の形態１で説明したように、層間絶縁膜７に、複数のコンタクトプラグ８を形成する（図３９）。当該コンタクトプラグ８は、下層のソース・ドレイン領域３，３０と上層に配設される配線（図示せず）とを電気的に接続する。
【０１２８】
なお、上記では、図３０に示したＮＭＯＳトランジスタＮ１および図３２に示したＰＭＯＳトランジスタＰ１を有するＣＭＯＳ構造について言及した。しかし、上記各実施の形態に係るＭＯＳトランジスタを任意に組み合わせて、ＣＭＯＳを作成することもできる。たとえば、実施の形態２で説明したＮＭＯＳトランジスタＮ１と実施の形態６で説明したＰＭＯＳトランジスタＰ１とを組み合わせてＣＭＯＳを作成しても良い。他に、実施の形態３で説明したＰＭＯＳトランジスタＰ１と実施の形態５で説明したＮＭＯＳトランジスタＮ１とを組み合わせてＣＭＯＳを作成しても良い。
【図面の簡単な説明】
【０１２９】
【図１】実施の形態１に係るＰＭＯＳトランジスタの要部構成を示す断面図である。
【図２】実施の形態１に係るＰＭＯＳトランジスタを上方向から見た平面図である。
【図３】実施の形態１に係るＰＭＯＳトランジスタの他の構成を示す断面図である。
【図４】実施の形態１に係るＰＭＯＳトランジスタの他の構成を示す断面図である。
【図５】実施の形態１に係るＰＭＯＳトランジスタの他の構成を示す断面図である。
【図６】実施の形態１に係るＰＭＯＳトランジスタの他の構成を示す断面図である。
【図７】実施の形態１に係るＰＭＯＳトランジスタの他の構成を示す断面図である。
【図８】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図９】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１０】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１１】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１２】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１３】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１４】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１５】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１６】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１７】実施の形態１に係るＰＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図１８】実施の形態２に係るＮＭＯＳトランジスタの要部構成を示す断面図である。
【図１９】実施の形態２に係るＮＭＯＳトランジスタの他の構成を示す断面図である。
【図２０】実施の形態２に係るＮＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２１】実施の形態２に係るＮＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２２】実施の形態３に係るＰＭＯＳトランジスタの要部構成を示す断面図である。
【図２３】実施の形態３に係るＰＭＯＳトランジスタを上方向から見た平面図である。
【図２４】実施の形態３に係るＰＭＯＳトランジスタの他の構成を示す断面図である。
【図２５】実施の形態２に係るＮＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２６】実施の形態２に係るＮＭＯＳトランジスタの製造方法を説明するための工程断面図である。
【図２７】実施の形態４に係るＣＭＯＳ構造の一例を示す断面図である。
【図２８】実施の形態４に係るＣＭＯＳ構造の他の例を示す断面図である。
【図２９】実施の形態５に係るＮＭＯＳトランジスタの要部構成を示す断面図である。
【図３０】実施の形態５に係るＮＭＯＳトランジスタの他の構成を示す断面図である。
【図３１】実施の形態６に係るＰＭＯＳトランジスタの要部構成を示す断面図である。
【図３２】実施の形態６に係るＰＭＯＳトランジスタの他の構成を示す断面図である。
【図３３】ＣＭＯＳの製造方法を説明するための工程断面図である。
【図３４】ＣＭＯＳの製造方法を説明するための工程断面図である。
【図３５】ＣＭＯＳの製造方法を説明するための工程断面図である。
【図３６】ＣＭＯＳの製造方法を説明するための工程断面図である。
【図３７】ＣＭＯＳの製造方法を説明するための工程断面図である。
【図３８】ＣＭＯＳの製造方法を説明するための工程断面図である。
【図３９】ＣＭＯＳの製造方法を説明するための工程断面図である。
【符号の説明】
【０１３０】
１  半導体基板、２，Ｄ１  素子分離膜、３，３０  ソース・ドレイン領域（電極領域、４  ゲート絶縁膜、５  ゲート電極、６  シリサイド膜、７  層間絶縁膜、８  コンタクトプラグ、１０  ＳｉＣ層、１１，１６，５１  ＳｉＮ膜、１２  ＳｉＧｅ層、３５，４１  第二の電極領域、３６，４０  第一の電極領域、Ｇ１，Ｇ１１  ゲート構造、ＳＷ  サイドウォール膜、Ｐ１  ＰＭＯＳトランジスタ、Ｎ１  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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