(57)【要約】【課題】有効酸化膜厚及び物理的な厚さを目標厚さに満足させながら素子の動作に要求されるカップリング比を確保する。【解決手段】半導体基板上に形成されたトンネル絶縁膜;前記トンネル絶縁膜上に形成された第1の導電膜;前記第1の導電膜上に第1のエネルギーバンドギャップを有する第1の高誘電絶縁膜、前記第1のエネルギーバンドギャップより大きい第2のエネルギーバンドギャップを有する第2の高誘電絶縁膜及び前記第2のエネルギーバンドギャップより小さい第3のエネルギーバンドギャップを有する第3の高誘電絶縁膜が積層されて形成された高誘電体膜;及び前記高誘電体膜上に形成された第2の導電膜を含む。【選択図】図８
2009094480.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトンネル絶縁膜;
前記トンネル絶縁膜上に形成された第1の導電膜;
前記第1の導電膜上に第1のエネルギーバンドギャップを有する第1の高誘電絶縁膜、前記第1のエネルギーバンドギャップより大きい第2のエネルギーバンドギャップを有する第2の高誘電絶縁膜及び前記第2のエネルギーバンドギャップより小さい第3のエネルギーバンドギャップを有する第3の高誘電絶縁膜が積層されて形成された高誘電体膜;及び
前記高誘電体膜上に形成された第2の導電膜を含むフラッシュメモリ素子。
【請求項２】
前記第1のエネルギーバンドギャップと前記第3のエネルギーバンドギャップが同一である請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記第1の高誘電絶縁膜と前記第3の高誘電絶縁膜は、同一の物質で形成される請求項１に記載のフラッシュメモリ素子。
【請求項４】
前記第1及び第3の高誘電絶縁膜のそれぞれはHfO2、ZrO2、TiO2及びSrTiO3のいずれか一つで形成される請求項１に記載のフラッシュメモリ素子。
【請求項５】
前記第2の高誘電絶縁膜は、HfO2、ZrO2、TiO2及びAl2O3のいずれか一つで形成される請求項１に記載のフラッシュメモリ素子。
【請求項６】
前記第1の導電膜は、ドープトポリシリコン膜(doped polysilicon layer)で形成される請求項１に記載のフラッシュメモリ素子。
【請求項７】
前記第2の導電膜は、ドープトポリシリコン膜、金属膜またはこれらの積層膜で形成される請求項１に記載のフラッシュメモリ素子。
【請求項８】
前記金属膜は、TiN、TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2及びPtのいずれか一つで形成される請求項７に記載のフラッシュメモリ素子。
【請求項９】
前記第1の導電膜と前記第1の高誘電絶縁膜との間に第1の含窒素絶縁膜がさらに形成される請求項１に記載のフラッシュメモリ素子。
【請求項１０】
前記第1の含窒素絶縁膜は、シリコン窒化膜(Si3N4)で形成される請求項９に記載のフラッシュメモリ素子。
【請求項１１】
前記第3の高誘電絶縁膜と前記第2の導電膜との間に第2の含窒素絶縁膜がさらに形成される請求項１に記載のフラッシュメモリ素子。
【請求項１２】
トンネル絶縁膜及び第1の導電膜が形成された半導体基板が提供される段階;
前記第1の導電膜上に第1のエネルギーバンドギャップを有する第1の高誘電絶縁膜、前記第1のエネルギーバンドギャップより大きい第2のエネルギーバンドギャップを有する第2の高誘電絶縁膜及び前記第2のエネルギーバンドギャップより小さい第3のエネルギーバンドギャップを有する第3の高誘電絶縁膜を順に積層して高誘電体膜を形成する段階;及び
前記高誘電体膜上に第2の導電膜を形成する段階を含むフラッシュメモリ素子の製造方法。
【請求項１３】
前記第1のエネルギーバンドギャップと前記第3のエネルギーバンドギャップが同一に形成される請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記第1の高誘電絶縁膜と前記第3の高誘電絶縁膜は、同一の物質で形成される請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記第1及び第3の高誘電絶縁膜のそれぞれは、HfO2、ZrO2、TiO2及びSrTiO3のいずれか一つで形成される請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記第2の高誘電絶縁膜は、HfO2、ZrO2、TiO2及びAl2O3のいずれか一つで形成される請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記第1の導電膜は、ドープトポリシリコン膜で形成される請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記第2の導電膜は、ドープトポリシリコン膜、金属膜またはこれらの積層膜で形成される請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項１９】
前記金属膜は、TiN、TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2及びPtのいずれか一つで形成される請求項１８に記載のフラッシュメモリ素子の製造方法。
【請求項２０】
前記第1の導電膜と前記第1の高誘電絶縁膜との間に第1の含窒素絶縁膜を形成する段階をさらに含む請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項２１】
前記第1の含窒素絶縁膜は、シリコン窒化膜(Si3N4)で形成される請求項２０に記載のフラッシュメモリ素子の製造方法。
【請求項２２】
前記第1の含窒素絶縁膜は、プラズマ窒化(Plasma Nitridation)処理工程、ファーネスアニーリング(furnace annealing)工程及び急速熱処理工程(Rapid Thermal Process;RTP)のいずれか一つを用いて形成される請求項２０に記載のフラッシュメモリ素子の製造方法。
【請求項２３】
前記プラズマ窒化処理工程は、OkWより高く、5kW以下のパワー、0.1〜10torrの圧力及び300〜800℃の温度で行われる請求項２２に記載のフラッシュメモリ素子の製造方法。
【請求項２４】
前記プラズマ窒化処理工程は、N2、N20またはN0ガスを用いて行われる請求項２２に記載のフラッシュメモリ素子の製造方法。
【請求項２５】
前記ファーネスアニーリング工程は、600〜900℃の温度でNH3ガスを用いて行われる請求項２２に記載のフラッシュメモリ素子の製造方法。
【請求項２６】
前記急速熱処理工程は、600〜1000℃の温度でNH3ガスを用いて行われる請求項２２に記載のフラッシュメモリ素子の製造方法。
【請求項２７】
前記第3の高誘電絶縁膜と前記第2の導電膜との間に第2の含窒素絶縁膜を形成する段階をさらに含む請求項１２に記載のフラッシュメモリ素子の製造方法。
【請求項２８】
前記第2の含窒素絶縁膜は、プラズマ窒化処理工程、ファーネスアニーリング工程及び急速熱処理工程のいずれか一つを用いて形成される請求項２７に記載のフラッシュメモリ素子の製造方法。
【請求項２９】
前記プラズマ窒化処理工程は、OkWより高く、5kW以下のパワー、0.1〜10torrの圧力及び300〜800℃の温度で行われる請求項２８に記載のフラッシュメモリ素子の製造方法。
【請求項３０】
前記プラズマ窒化処理工程は、N2、N20またはN0ガスを用いて行われる請求項２８に記載のフラッシュメモリ素子の製造方法。
【請求項３１】
前記ファーネスアニーリング工程は、600〜900℃の温度でNH3ガスを用いて行われる請求項２８に記載のフラッシュメモリ素子の製造方法。
【請求項３２】
前記急速熱処理工程は、600〜1000℃の温度でNH3ガスを用いて行われる請求項２８に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、エネルギーバンドギャップ(energy band gap)の組合わせを用いた高誘電体膜を介して漏洩電流を下げて目標の厚さで所望のカップリング比(coupling ratio)を確保することができるフラッシュメモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、非揮発性メモリ素子は電源供給が遮断されても格納されたデータを維持する。このような非揮発性メモリ素子の単位セルは、半導体基板の活性領域上にトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層されて形成され、外部からコントロールゲート電極に印加される電圧がフローティングゲートにカップリングされながらデータを格納することができる。従って、短時間内に、そして低いプログラム電圧でデータを格納すねためには、コントロールゲート電極に印加された電圧比フローティングゲートに誘起される電圧の比が大きくなければならない。ここで、コントロールゲート電極に印加された電圧比フローティングゲートに誘起される電圧の比をカップリング比(coupling ratio)という。また、カップリング比は、トンネル絶縁膜とゲート層間絶縁膜の静電容量の和に対するゲート層間絶縁膜の静電容量の比で示され得る。
【０００３】
最近は、素子が高集積化されるにつれてセルサイズが減るようになり、誘電体膜の静電容量が減少するようになる。これにより、ステップカバレッジ(step coverage)が85％の水準である既存の化学気相蒸着(Chemical Vapor Deposition; CVD)方法を用いた酸化膜、窒化膜及び酸化膜(Oxide-Nitride-Oxide; ONO)の誘電体膜の構造ではカップリング比と漏洩電流スペック(leakage current spec)が合わせ難く、カップリング比を確保するために誘電体膜の膜厚を減少させている。しかし、誘電体膜の膜厚が減少すれば、漏洩電流の増加及び電荷保存(charge retention)特性の減少をもたらして素子の特性を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記問題を解決するために、最近、誘電体膜に代替することができる新たな物質として誘電率が高い高誘電物質(high-k)を用いた誘電体膜の開発が活発に進行している。しかし、高誘電物質(high-k)を単独で用いて誘電体膜を形成する場合、高い漏洩電流により電荷保存の特性を満足することができない。従って、このような高誘電物質(high-k)の脆弱点を補完するために、高誘電物質(high-k)を用いた高誘電絶縁膜の上・下部に低誘電物質(low-k)、例えば、シリコン酸化膜(SiO2)を積層して誘電体膜の高い漏洩電流特性を改善している。しかし、この場合、上・下部のシリコン酸化膜(SiO2)により全体的に誘電体膜の誘電定数(Dielectric Constant)が低くなり、有効酸化膜厚(Equivalent Oxide Thickness; EOT)が増加する。さらに、全体的に誘電体膜の物理的な厚さ(Physical Thickness)が増加するにつれて集積された素子のセル間フローティングゲートの側壁を埋め込むようになる場合、フローティングゲート間にコントロールゲート用ポリシリコン膜または金属層が埋め込まれることができないため、静電容量の減少をもたらして素子の動作に要求されるカップリング比を確保することができず、電極としての性能を喪失するようになる。
【０００５】
本発明は、有効酸化膜厚(Equivalent Oxide Thickness; EOT)及び物理的な厚さ(Physical Thickness)を目標(target)厚さに満足させながら素子の動作に要求されるカップリング比(coupling ratio)を確保するものである。
【課題を解決するための手段】
【０００６】
本発明は、高誘電物質(high-k)のエネルギーバンドギャップ(energy band gap)の組合わせを用いた高誘電体膜形成を通じて漏洩電流(leakage current)のトンネリング(tunneling)距離を増やして漏洩電流を下げることにより、有効酸化膜厚(Equivalent Oxide Thickness; EOT)及び物理的な厚さ(Physical Thickness)を目標(target)厚さに満足させながら素子の動作に要求されるカップリング比(coupling ratio)を確保する。
【０００７】
本発明の一実施例によるフラッシュメモリ素子は、半導体基板上に形成されたトンネル絶縁膜、トンネル絶縁膜上に形成された第1の導電膜、第1の導電膜上に第1のエネルギーバンドギャップ(energy band gap)を有する第1の高誘電絶縁膜、第1のエネルギーバンドギャップより大きい第2のエネルギーバンドギャップを有する第2の高誘電絶縁膜及び第2のエネルギーバンドギャップより小さい第3のエネルギーバンドギャップを有する第3の高誘電絶縁膜が積層されて形成された高誘電体膜、及び高誘電体膜上に形成された第2の導電膜を含む。
【０００８】
上記において、第1のエネルギーバンドギャップと上記第3のエネルギーバンドギャップが同一である。第1の高誘電絶縁膜と第3の高誘電絶縁膜は同一の物質で形成される。第1及び第3の高誘電絶縁膜のそれぞれは、HfO2、ZrO2、TiO2及びSrTiO3のいずれか一つで形成される。第2の高誘電絶縁膜は、HfO2、ZrO2、TiO2及びAl2O3のいずれか一つで形成される。
【０００９】
第1の導電膜は、ドープトポリシリコン膜(doped polysilicon layer)で形成される。第2の導電膜は、ドープトポリシリコン膜、金属膜またはこれらの積層膜で形成される。金属膜は、TiN、TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2及びPtのいずれか一つで形成される。
【００１０】
第1の導電膜と第1の高誘電絶縁膜との間に第1の含窒素絶縁膜がさらに形成され、第1の含窒素絶縁膜はシリコン窒化膜(Si3N4)で形成される。第3の高誘電絶縁膜と第2の導電膜との間に第2の含窒素絶縁膜がさらに形成される。
【００１１】
本発明の一実施例によるフラッシュメモリ素子の製造方法は、トンネル絶縁膜及び第1の導電膜が形成された半導体基板が提供される段階、第1の導電膜上に第1のエネルギーバンドギャップを有する第1の高誘電絶縁膜、第1のエネルギーバンドギャップより大きい第2のエネルギーバンドギャップを有する第2の高誘電絶縁膜及び第2のエネルギーバンドギャップより小さい第3のエネルギーバンドギャップを有する第3の高誘電絶縁膜を順次積層して高誘電体膜を形成する段階、及び高誘電体膜上に第2の導電膜を形成する段階を含む。
【００１２】
上記において、第1のエネルギーバンドギャップと第3のエネルギーバンドギャップが同一に形成される。第1の高誘電絶縁膜と第3の高誘電絶縁膜は、同一の物質で形成される。第1及び第3の高誘電絶縁膜のそれぞれは、HfO2、ZrO2、TiO2及びSrTiO3のいずれか一つで形成される。第2の高誘電絶縁膜は、HfO2、ZrO2、TiO2及びAl2O3のいずれか一つで形成される。
【００１３】
上記第1の導電膜はドープトポリシリコン膜で形成される。第2の導電膜はドープトポリシリコン膜、金属膜またはこれらの積層膜で形成される。金属膜は、TiN、TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2及びPtのいずれか一つで形成される。
【００１４】
第1の導電膜と第1の高誘電絶縁膜との間に第1の含窒素絶縁膜を形成する段階をさらに含む。第1の含窒素絶縁膜は、シリコン窒化膜(Si3N4)で形成される。第3の高誘電絶縁膜と第2の導電膜との間に第2の含窒素絶縁膜を形成する段階をさらに含む。
【００１５】
第1及び第2の含窒素絶縁膜のそれぞれは、プラズマ窒化(Plasma Nitridation)処理工程、ファーネスアニーリング(furnace annealing)工程及び急速熱処理工程(Rapid Thermal Process;RTP)から選択されるいずれか一つを用いて形成される。プラズマ窒化処理工程はOkWより高く、5kW以下のパワー、0.1〜10torrの圧力及び300〜800℃の温度で行われる。プラズマ窒化処理工程は、N2、N20またはN0ガスを用いて行われる。ファーネスアニーリング工程は、600〜900℃の温度でNH3ガスを用いて行われる。急速熱処理工程は、600〜1000℃の温度でNH3ガスを用いて行われる。
【発明の効果】
【００１６】
本発明は、次のような効果がある。
【００１７】
第1に、高誘電物質(high-k)を用いてエネルギーバンドギャップ(energy band gap)がロウ(low)-ハイ(high)-ロウ(low)になるように高誘電体膜を形成することにより、漏洩電流(leakage current)のトンネリング(tunneling)距離を増やして漏洩電流を下げることができる。
【００１８】
第2に、高誘電体膜の漏洩電流特性を向上させて高誘電体膜の有効酸化膜厚(Equivalent Oxide Thickness; EOT)及び物理的な厚さ(physical Thickness)を目標厚さに満足させながらフローティングゲートとコントロールゲート間の静電容量(capacitance)を増加させて素子の動作に要求されるカップリング比(coupling ratio)を確保することができる。
【００１９】
第3に、フローティングゲート用ポリシリコン膜上にエネルギーバンドギャップが低いシリコン窒化膜(Si3N4)を形成してフローティングゲート用ポリシリコン膜と高誘電体膜下部膜との界面(interface)でのシリケート膜(silicate layer)の生成を抑制することにより、エネルギーバンドギャップが低いシリコン窒化膜(Si3N4)を介して漏洩電流のトンネリング距離をさらに増やして漏洩電流をさらに下げることができる。
【００２０】
第4に、フローティングゲート用ポリシリコン膜上にシリコン窒化膜(Si3N4)の形成時にポリシリコン膜の表面粗さを改善して絶縁破壊電圧(breakdown voltage)を高めることができ、ポリシリコン膜の酸素空白の濃度を下げてポリシリコン膜にトラップされる電子の数を減少させてゲート電圧の急激な増加を防止することができる。
【００２１】
第5に、高誘電体膜の上部膜とコントロールゲート用ポリシリコン膜との間に含窒素絶縁膜を形成し、これら界面でのシリケート膜生成を抑制することにより、有効酸化膜厚及び物理的厚さの増加を防止することができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照し、本発明の一実施例をさらに詳しく説明する。しかし、本発明の実施例は、様々な異なる形態で変形されることができ、本発明の範囲が以下に詳述する実施例により限定されるものと解釈されてはならず、当業界で普遍的な知識を有する者に本発明をより完全に説明するために提供されるものと解釈されることが望ましい。
【００２３】
図１〜図８は、本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための断面図である。
【００２４】
図１を参照すれば、ウェル領域(図示せず)が形成された半導体基板100が提供される。ウェル領域はトリプル(triple)構造で形成されることができ、このようなウェル領域は、半導体基板100上にスクリーン酸化膜(screen oxide;図示せず)を形成した後、ウェルイオン注入工程及びしきい値電圧イオン注入工程を行って形成する。
【００２５】
その後、スクリーン酸化膜を除去した後、ウェル領域が形成された半導体基板100上にトンネル絶縁膜102を形成する。トンネル絶縁膜102はシリコン酸化膜(SiO2)で形成することができ、この場合、酸化(oxidation)工程で形成することができる。
【００２６】
その後、トンネル絶縁膜102上に第1の導電膜104を形成する。第1の導電膜104は、フラッシュメモリ素子のフローティングゲート(floating gate)を形成するためのものであり、ドープトポリシリコン膜(doped polysilicon layer)で形成することができる。
【００２７】
次いで、マスク(図示せず)を用いたエッチング工程で第1の導電膜104を一方向(ビットライン方向)にパターニングする。引き続き、露出されたトンネル絶縁膜102をエッチングした後、これにより露出された半導体基板100を一定深さエッチングして素子分離領域にトレンチ(図示せず)を形成する。その後、トレンチが満たされるようにトレンチを含む第1の導電膜104上に絶縁物質を蒸着した後、平坦化してトレンチ内部にのみ素子分離膜(図示せず)を形成する。この時、マスクとしてはフォトレジストパターンが用いられ、この場合、フォトレジストパターンは第1の導電膜104上にフォトレジストを塗布した後、露光及び現像工程でパターニングして形成することができる。
【００２８】
図２を参照すれば、パターニングされた第1の導電膜104及び素子分離膜(図示せず)上に第1の含窒素絶縁膜106をさらに形成する。第1の含窒素絶縁膜106は、ポリシリコン膜からなる第1の導電膜104上に後続の高誘電物質(high-k)を用いた高誘電体膜の下部膜の形成時に第1の導電膜104と高誘電体膜の下部膜の界面(interface)反応により第1の導電膜104の表面にシリケート膜(silicate layer)が形成されるのを防止するためのものであり、5.3eVの比較的低いエネルギーバンドギャップを有するシリコン窒化膜(Si3N4)で形成することが望ましい。
【００２９】
この時、シリコン窒化膜(Si3N4)は、プラズマ窒化(Plasma Nitridation; PN)処理工程、ファーネスアニーリング(furnace annealing)工程及び急速熱処理工程(Rapid Thermal Process; RTP)のいずれか一つを用いて形成することができる。具体的には、プラズマ窒化処理工程はOkWより高く、5kW以下のパワー、0.1〜10torrの圧力及び300〜800℃の温度でN2、N20またはN0ガスを用いて行うことができる。ファーネスアニーリング工程は、600〜900℃の温度でNH3ガスを用いて行うことができる。そして、急速熱処理(RTP)工程は、600〜1000℃の温度でNH3ガスを用いて行うことができる。これにより、ポリシリコン膜からなる第1の導電膜104の表面が窒化され、シリコン窒化膜(Si3N4)からなる第1の含窒素絶縁膜106が形成できる。
【００３０】
このように、第1の導電膜104上にシリコン窒化膜(Si3N4)からなる第1の含窒素絶縁膜106を形成する場合、第1の導電膜104上にシリケート膜が形成されるのを抑制することができる。一般に、シリケート膜は、低誘電物質(low-k)であり、8.9eVの高いエネルギーバンドギャップにより漏洩電流(leakage current)のトンネリング(tunneling)距離を短くして漏洩電流値を高めるだけでなく、有効酸化膜厚(Equivalent Oxide Thickness; EOT)及び物理的な厚さ(physical Thickness)を増加させる。しかし、シリコン窒化膜(Si3N4)は、5.3eVの比較的低いエネルギーバンドギャップを有することにより、漏洩電流のトンネリング距離を増やして漏洩電流を下げることができる。
【００３１】
一方、第1の含窒素絶縁膜106の形成時に陽のバイアスで第1の導電膜104の表面粗さ(roughness)を改善して絶縁破壊電圧(breakdown voltage)を高め、陰のバイアスでは、第1の含窒素絶縁膜106の高い酸化抵抗性により酸素空白(oxygen vacancy)の濃度を下げて第1の導電膜104にトラップされる電子の数を減少させ、ゲート電圧の急激な増加を防止することができる。
【００３２】
図３を参照すれば、第1の含窒素絶縁膜106上に第1の高誘電絶縁膜108を形成する。第1の高誘電絶縁膜108は、フラッシュメモリ素子の高誘電体膜中の下部膜として用いるためのものであり、第1のエネルギーバンドギャップ(energy band gap)を有する高誘電物質(high-k)を用いて形成する。
【００３３】
一般に、高誘電物質(high-k)のエネルギーバンドギャップは、それぞれHfO2- 5.7eV、ZrO2 - 5.6eV、TiO2 - 3.5eV、SrTiO3 -3.3eV及びAl2O3 - 8.7eVを有する。従って、第1の高誘電絶縁膜108は、エネルギーバンドギャップが相対的に低いHfO2、ZrO2、TiO2及びSrTiO3のいずれか一つで形成することができる。特に、エネルギーバンドギャップが低い物質の誘電定数(Dielectric Distant)が高いため、有効酸化膜厚(EOT)及び物理的な厚さを下げるために、第1の高誘電絶縁膜108は、相対的にエネルギーバンドギャップがさらに低い物質で形成することが望ましい。
【００３４】
図４を参照すれば、第1の高誘電絶縁膜108上に第2の高誘電絶縁膜110を形成する。第2の高誘電絶縁膜110は、フラッシュメモリ素子の高誘電体膜中の中間膜として用いるためのものであり、第1の高誘電絶縁膜108の第1のエネルギーバンドギャップより大きい第2のエネルギーバンドギャップを有する高誘電物質(high-k)を用いて形成する。この時、第2の高誘電絶縁膜110は、HfO2、ZrO2、TiO2及びAl2O3のいずれか一つで形成することができる。
【００３５】
図５を参照すれば、第2の高誘電絶縁膜110上に第3の高誘電絶縁膜112を形成する。第3の高誘電絶縁膜112は、フラッシュメモリ素子の高誘電体膜中の上部膜として用いるためのものであり、第2の高誘電絶縁膜110の第2のエネルギーバンドギャップより小さい第3のエネルギーバンドギャップを有する高誘電物質(high-k)を用いて形成する。
【００３６】
望ましくは、第1の高誘電絶縁膜108の第1のエネルギーバンドギャップと第3の高誘電絶縁膜112の第3のエネルギーバンドギャップが同一に形成されるようにし、このために、第1の高誘電絶縁膜108と第3の高誘電絶縁膜112を同一の物質で形成することができる。この時、第3の高誘電絶縁膜112は、エネルギーバンドギャップが低いHfO2、ZrO2、TiO2及びSrTiO3のいずれか一つで形成することができる。
【００３７】
図６を参照すれば、第3の高誘電絶縁膜112上に第2の含窒素絶縁膜114をさらに形成する。第2の含窒素絶縁膜114は、後続のコントロールゲート用導電膜をポリシリコン膜で形成する場合、第3の高誘電絶縁膜112とコントロールゲート用ポリシリコン膜の界面反応により第3の高誘電絶縁膜112の表面にシリケート膜が形成されるのを防止するためのものであり、プラズマ窒化(PN)処理工程、ファーネスアニーリング工程及び急速熱処理工程(RTP)から選択されるいずれか一つを用いて形成することができる。
【００３８】
この時、プラズマ窒化処理工程はOkWより高く、5kW以下のパワー、0.1〜10torrの圧力及び300〜800℃の温度でN2、N20またはN0ガスを用いて行うことができる。ファーネスアニーリング工程は、600〜900℃の温度でNH3ガスを用いて行うことができる。そして、急速熱処理(RTP)工程は、600〜1000℃の温度でNH3ガスを用いて行うことができる。これにより、第3の高誘電絶縁膜112の表面が窒化され、第2の含窒素絶縁膜114が形成される。
【００３９】
一方、第2の含窒素絶縁膜114は、コントロールゲート用導電膜がポリシリコン膜ではない場合に限って省略可能である。
【００４０】
このように、第3の高誘電絶縁膜112上に第2の含窒素絶縁膜114を形成する場合、第3の高誘電絶縁膜112上にシリケート膜が形成されるのを抑制し、その後に形成される高誘電体膜の有効酸化膜厚(EOT)及び物理的な厚さ(physical Thickness)が増加するのを防止することができる。
【００４１】
この時、第1の含窒素絶縁膜106、第1の高誘電絶縁膜108、第2の高誘電絶縁膜110、第3の高誘電絶縁膜112及び第2の含窒素絶縁膜114を含む高誘電体膜116が形成される。
【００４２】
上記のように、本発明の一実施例による高誘電体膜116は、第1、第2及び第3の高誘電絶縁膜108、110、112の間に相対的なエネルギーバンドギャップがロウ(low)-ハイ(high)-ロウ(low)の組合わせになるように形成することにより、漏洩電流のトンネリング距離を増やして漏洩電流を下げることができる。
【００４３】
また、相対的なエネルギーバンドギャップがロウ(low)-ハイ(high)-ロウ(low)の組合わせになるように高誘電体膜116を形成する場合、低誘電物質(low-k)を用いずにも高誘電物質(high-k)だけで漏洩電流特性が向上した高誘電体膜116を形成することが可能になる。従って、この場合、漏洩電流特性を確保すると共に低誘電物質(low-k)膜を用いることに比べて有効酸化膜厚(EOT)及び物理的な厚さ(physical thickness)を目標(target)の厚さに満たすように下げることができる。
【００４４】
図７を参照すれば、高誘電体膜116の第2の含窒素絶縁膜114上に第2の導電膜118を形成する。第2の導電膜118は、フラッシュメモリ素子のコントロールゲートを形成するためのものであり、ドープトポリシリコン膜、金属膜またはこれらの積層膜で形成することができる。この時、金属膜は、TiN、TaN、W、WN、WSi、Ru、RuO2、Ir、IrO2及びPtのいずれか一つで形成することができる。
【００４５】
一方、第2の導電膜118上には、後続のゲートエッチング工程で第2の導電膜118が損傷するのを防止するために、ハードマスク膜(図示せず)をさらに形成することができる。
【００４６】
図８を参照すれば、通常のエッチング工程を行ってハードマスク膜、第2の導電膜118、高誘電体膜116及び第1の導電膜104を順にパターニングする。この時、パターニングは、一方向(ビットライン方向)にパターニングされた第1の導電膜104と交差する方向(ワードライン方向)に行う。
【００４７】
これにより、第1の導電膜104からなるフローティングゲート104ａ及び第2の導電膜118からなるコントロールゲート118ａが形成され、この時、トンネル絶縁膜102、フローティングゲート104ａ、高誘電体膜116、コントロールゲート118ａ及びハードマスク膜を含むゲートパターン120が完成する。
【００４８】
図９は、本発明の一実施例による高誘電体膜のエネルギーバンドギャップを示したダイヤグラムである。
【００４９】
図９を参照すれば、図１〜図７による製造方法によりエネルギーバンドギャップがそれぞれ5.7eVであるHfO2と8.7eVであるAl2O3の高誘電物質(high-k)を用いてフローティングゲートとコントロールゲートとの間に相対的なエネルギーバンドギャップがロウ(low)-ハイ(high)-ロウ(low)の組合わせを有するHfO2(5.7eV)/Al2O3(8.7eV)/HfO2(5.7eV)の積層膜からなる高誘電体膜を形成した。この場合、漏洩電流のトンネリング距離(または漏洩通路距離)をAに増やして漏洩電流を下げることにより、漏洩電流特性を向上させることができる。
【００５０】
さらに、フローティングゲート上にシリコン窒化膜(Si3N4)を追加で形成する場合には、フローティングゲートの表面に高いエネルギーバンドギャップを有するシリケート膜の生成を抑制し、その代わりに、エネルギーバンドギャップが低いシリコン窒化膜(Si3N4- 5.3eV)を介して漏洩電流のトンネリング距離をAより長いBに増やして漏洩電流をさらに下げることにより、漏洩電流特性をさらに向上させることができる。
【００５１】
本発明では、説明の便宜のために、HfO2/Al2O3/HfO2の積層膜でロウ(low)-ハイ(high)-ロウ(low)の組合わせを有する高誘電体膜を形成したが、HfO2、ZrO2、TiO2、SrTiO3及びAl2O3から選択される物質を適切に組み合わせてZrO2(5.6eV)/HfO2(5.7eV)/ZrO2(5.6eV)またはZrO2(5.6eV)/Al2O3(8.7eV)/ZrO2(5.6eV)などのようにロウ(low)-ハイ(high)-ロウ(low)の組合わせを有する多様な高誘電体膜を形成することができ、これを通じて漏洩電流のトンネリング距離を増やして漏洩電流を下げることができる。
【００５２】
本発明は、上述した実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、上記実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、本発明の範囲は本願の特許請求の範囲により理解されなければならない。
【産業上の利用可能性】
【００５３】
フラッシュメモリ素子及びその製造方法に関するものであり、エネルギーバンドギャップ(energy band gap)の組合わせを用いた高誘電体膜を介して漏洩電流を下げて目標の厚さで所望のカップリング比(coupling ratio)を確保することができるフラッシュメモリ素子及びその製造方法に関する。
【図面の簡単な説明】
【００５４】
【図１】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図２】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図３】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図４】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図５】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図６】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図７】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図８】フラッシュメモリ素子の製造方法を説明するための工程断面図。
【図９】高誘電体膜のエネルギーバンドギャップを示したダイヤグラム。
【符号の説明】
【００５５】
100 …半導体基板
102 …トンネル絶縁膜
104 …第1の導電膜
104ａ …フローティングゲート
106 …第1の含窒素絶縁膜
108 …第1の高誘電絶縁膜
110 …第2の高誘電絶縁膜
112 …第3の高誘電絶縁膜
114 …第2の含窒素絶縁膜
116 …高誘電体膜
118 …第2の導電膜
118ａ …コントロールゲート
120 …ゲートパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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