(57)【要約】【課題】大きいＧＢ積を得ることができる演算増幅器を提供する。【解決手段】増幅段２０は、カレントミラー回路１２と差動対１１との一方の接続点がゲートに接続される第１のＰＭＯＳトランジスタＭ６と、カレントミラー回路１２と差動対１１と他方の接続点がゲートに接続されるＰＭＯＳトランジスタＭ８と、ＰＭＯＳトランジスタＭ６を駆動させる電流源２１と、ＰＭＯＳトランジスタＭ６と電流源２１との接続点がゲートに接続されるＮＭＯＳトランジスタＭ９とを有し、ＮＭＯＳトランジスタＭ９とＰＭＯＳトランジスタＭ８とでプッシュプル出力段を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型ＭＯＳトランジスタで構成される差動対と、第２導電型ＭＯＳトランジスタで構成され、上記差動対に電流を供給するカレントミラー回路と、上記差動対を駆動させる電流源と、上記差動対により生成される差動信号を増幅する増幅段とを備える演算増幅器において、
上記増幅段は、上記カレントミラー回路と上記差動対との一方の接続点がゲートに接続される第１の第２導電型ＭＯＳトランジスタと、上記カレントミラー回路と上記差動対との他方の接続点がゲートに接続される第２の第２導電型ＭＯＳトランジスタと、上記第１の第２導電型ＭＯＳトランジスタを駆動させる電流源と、上記第１の第２導電型ＭＯＳトランジスタと上記電流源との接続点がゲートに接続される第１の第１導電型ＭＯＳトランジスタとを有し、上記第１の第１導電型ＭＯＳトランジスタと上記第２の第２導電型ＭＯＳトランジスタとでプッシュプル出力段を構成することを特徴とする演算増幅器。
【請求項２】
上記第１の第１導電型ＭＯＳトランジスタ及び上記第１の第２導電型ＭＯＳトランジスタは、コンデンサ素子と抵抗器とを直列につないだものがゲートとドレインとの間に接続されていることを特徴とする請求項１記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（IC:Integrated Circuit）内において構成される演算増幅器に関するものである。
【背景技術】
【０００２】
図４は、従来の演算増幅器（オペアンプ）の構成を示す図である。従来の演算増幅器１００は、一般にバートン・アンプと呼ばれる形が用いられ、カレントミラー回路を含む差動入力段１１０と、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランンジスタをソース接地した増幅段１２０とから構成される。
【０００３】
差動入力段１１０は、差動対１１１と、カレントミラー回路１１２と、電流源１１３とから構成される。
【０００４】
差動対１１１は、一対のＮＭＯＳトランジスタＭ１１，Ｍ１２から構成される。ＮＭＯＳトランジスタＭ１１のドレインには、カレントミラー回路１１２から電流が供給され、ＮＭＯＳトランジスタＭ１１のソースには、トランジスタＭ１２のソースと電流源１１３との接続点が接続され、ＮＭＯＳトランジスタＭ１１のゲートには、非反転入力端子Ｔｉｎ＋が接続されている。一方、ＮＭＯＳトランジスタＭ１２のドレインには、カレントミラー回路１１２から電流が供給され、ＮＭＯＳトランジスタＭ１２のソースには、トランジスタＭ１１のソースと電流源１１３との接続点が接続され、ＮＭＯＳトランジスタＭ１２のゲートには、反転入力端子Ｔｉｎ−が接続されている。
【０００５】
カレントミラー回路１１２は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタＭ１３，Ｍ１４から構成されており、ＰＭＯＳトランジスタＭ１３，Ｍ１４のソースには電源電圧ＶＤＤが印加されている。また、ＰＭＯＳトランジスタＭ１３のゲートとＰＭＯＳトランジスタＭ１４のゲートとは接続されており、この接続点はＰＭＯＳトランジスタＭ１３のドレインと短絡されている。
【０００６】
電流源１１３は、ＮＭＯＳトランジスタＭ１５を備えており、ＮＭＯＳトランジスタＭ１５のゲートには、バイアス端子から所定の電圧が印加されている。ＮＭＯＳトランジスタＭ１５は、ＮＭＯＳトランジスタＭ１１のソースとＮＭＯＳトランジスタＭ１２のソースとの接続点と接地との間に接続され、ＮＭＯＳトランジスタＭ１１のソースとＮＭＯＳトランジスタＭ１２のソースとから所定の電流を引き込む。
【０００７】
増幅段１２０は、ＰＭＯＳトランジスタＭ１６と、電流源１２１とから構成されている。ＰＭＯＳトランジスタＭ１６のゲートは、ＮＭＯＳトランジスタＭ１２のドレインとＰＭＯＳトランジスタＭ１４のドレインとの接続点と接続されている。電流源１２１は、ＮＭＯＳトランジスタＭ１７を備えており、ＮＭＯＳトランジスタＭ１７のゲートには、バイアス端子から所定の電圧が印加されている。ＮＭＯＳトランジスタＭ１７は、ＰＭＯＳトランジスタＭ１６のドレインと接地との間に接続され、ＰＭＯＳトランジスタＭ１６のドレインから所定の電流を引き込む。また、ＰＭＯＳトランジスタＭ１６のドレインとＮＭＯＳトランジスタＭ１７のドレインとの接続点には出力端子Ｔｏｕｔが接続されている。
【０００８】
このような演算増幅器において、非反転入力端子Ｔｉｎ＋に＋Ｖｉｎ／２、反転入力端子Ｔｉｎ−に−Ｖｉｎ／２が印加されたとすると、その伝達関数は、（１）式で表される。
【０００９】
【数１】
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【００１０】
（１）式において、ｇｍ１１，１２は、Ｍ１１，Ｍ１２の差信号に対する相互コンダクタンスを示し、ｇｍ１６は、Ｍ１６の相互コンダクタンスを示し、ｒｏ１２，ｒｏ１４，ｒｏ１６，ｒｏ１７は、それぞれＭ１２，Ｍ１４，Ｍ１６，Ｍ１７のドレイン抵抗を示す。
【００１１】
【特許文献１】特開平１１−３７４２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来の演算増幅器では、増幅段が１段であるため利得が低く、大きいＧＢ積（Gain Band width product）を得ることができない。高利得を得る方法として補助アンプを用いるなどの方法があるが、消費電力・高速性に関してトレードオフの関係があるため適宜使い分ける必要があった。
【００１３】
本発明は、これらの問題点を鑑みてなされたものであり、大きいＧＢ積を得ることができる演算増幅器を提供する。
【課題を解決するための手段】
【００１４】
本発明に係る演算増幅器は、第１導電型ＭＯＳトランジスタで構成される差動対と、第２導電型ＭＯＳトランジスタで構成され、上記差動対に電流を供給するカレントミラー回路と、上記差動対を駆動させる電流源と、上記差動対により生成される差動信号を増幅する増幅段とを備える演算増幅器において、上記増幅段は、上記カレントミラー回路と差動対との一方の接続点がゲートに接続される第１の第２導電型ＭＯＳトランジスタと、上記カレントミラー回路と差動対との他方の接続点がゲートに接続される第２の第２導電型ＭＯＳトランジスタと、上記第１の第２導電型ＭＯＳトランジスタを駆動させる電流源と、上記第１の第２導電型ＭＯＳトランジスタと上記電流源との接続点がゲートに接続される第１の第１導電型ＭＯＳトランジスタとを有し、上記第１の第１導電型ＭＯＳトランジスタと上記第２の第２導電型ＭＯＳトランジスタとでプッシュプル出力段を構成することを特徴としている。
【発明の効果】
【００１５】
本発明によれば、増幅段が、第１の第１導電型ＭＯＳトランジスタと第２の第２導電型ＭＯＳトランジスタとでプッシュプル出力段を構成することにより、大きいＧＢ積を得ることができる。したがって、周波数帯域を広く必要とするフィルタ、アンプ等に有効である。また、出力ダイナミックレンジが広いため、低電圧動作に大変有利である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の具体的な実施の形態について、図面を参照しながら詳細に説明する。本発明の具体例として示す演算増幅器（オペアンプ）は、第１導電型（例えばＮ型）ＭＯＳトランジスタと第２導電型（例えばＰ型）ＭＯＳトランジスタとを用いて、反転入力部と非反転入力部を有する差動増幅段と出力部を有する出力増幅段との２段構成から成る。
【００１７】
図１は、本発明の一実施形態に係る演算増幅器の構成例を示す図である。この演算増幅器は、カレントミラー回路を含む差動入力段１０と、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランンジスタをソース接地した増幅段２０とから構成される。
【００１８】
差動入力段１０は、ＮＭＯＳトランジスタで構成される差動対１１と、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタで構成されるカレントミラー回路１２と、差動対１１を駆動させる電流源１３とから構成される。
【００１９】
差動対１１は、一対のＮＭＯＳトランジスタＭ１，Ｍ２から構成され、差動信号を生成する。ＮＭＯＳトランジスタＭ１のドレインには、カレントミラー回路１２から電流が供給され、ＮＭＯＳトランジスタＭ１のソースには、トランジスタＭ２のソースと電流源１３との接続点が接続され、ＮＭＯＳトランジスタＭ１のゲートには、非反転入力端子Ｔｉｎ＋が接続されている。一方、ＮＭＯＳトランジスタＭ２のドレインには、カレントミラー回路１２から電流が供給され、ＮＭＯＳトランジスタＭ２のソースには、トランジスタＭ１のソースと電流源１３との接続点が接続され、ＮＭＯＳトランジスタＭ２のゲートには、反転入力端子Ｔｉｎ−が接続されている。
【００２０】
カレントミラー回路１２は、ＰＭＯＳトランジスタＭ３，Ｍ４から構成されており、ＰＭＯＳトランジスタＭ３，Ｍ４のソースには電源電圧ＶＤＤが印加されている。また、ＰＭＯＳトランジスタＭ３のゲートとＰＭＯＳトランジスタＭ４のゲートとは接続されており、この接続点はＰＭＯＳトランジスタＭ３のドレインと短絡されている。
【００２１】
電流源１３は、ＮＭＯＳトランジスタＭ５を備えており、ＮＭＯＳトランジスタＭ５のゲートには、バイアス端子から所定の電圧が印加されている。ＮＭＯＳトランジスタＭ５は、ＮＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ２のソースとの接続点と接地との間に接続され、ＮＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ２のソースとから所定の電流を引き込む。
【００２２】
増幅段２０は、ＰＭＯＳトランジスタＭ６，Ｍ８と、ＮＭＯＳトランジスタＭ７，Ｍ９とから構成されている。ＰＭＯＳトランジスタＭ６のゲートは、ＮＭＯＳトランジスタＭ２のドレインとＰＭＯＳトランジスタＭ４のドレインとの接続点と接続されている。また、ＰＭＯＳトランジスタＭ８のゲートは、ＮＭＯＳトランジスタＭ１のドレインとＰＭＯＳトランジスタＭ３のドレインとの接続点と接続されている。また、ＰＭＯＳトランジスタＭ６，Ｍ８のソースには、電源電圧ＶＤＤが印加されている。
【００２３】
電流源２１は、ＮＭＯＳトランジスタＭ７を備えており、ＮＭＯＳトランジスタＭ７のゲートには、バイアス端子から所定の電圧が印加されている。ＮＭＯＳトランジスタＭ７は、ＰＭＯＳトランジスタＭ６のドレインと接地との間に接続され、ＰＭＯＳトランジスタＭ６のドレインから所定の電流を引き込む。
【００２４】
ＰＭＯＳトランジスタＭ９のゲートは、ＰＭＯＳトランジスタＭ６のドレインとＮＭＯＳトランジスタＭ７のドレインとの接続点と接続されている。そして、ＰＭＯＳトランジスタＭ８のドレインとＮＭＯＳトランジスタＭ９のドレインとが接続されてプッシュプル出力段が構成され、その接続点には出力端子Ｔｏｕｔが接続されている。
【００２５】
非反転入力端子Ｔｉｎ＋及び反転入力端子Ｔｉｎ−に印加される信号電圧の割合に応じてＰＭＯＳトランジスタＭ６のゲート電圧（Ａ点）が変化する。例えば、非反転入力端子Ｔｉｎ＋に印加される電圧＋Ｖｉｎが反転入力端子Ｔｉｎ−に印加される電圧−Ｖｉｎよりも高い場合、Ｍ１はＭ２よりも高い導通状態となり、Ｍ１及びＭ３に流れる電流は、Ｍ２よりも大きくなる。Ｍ３とＭ４はカレントミラー回路を構成するため、Ｍ４は大きな電流が流れるが、Ｍ２は低い導通状態であるため、Ｍ６のゲート電圧（Ａ点）は高くなる（Ｈレベル）。一方、非反転入力端子Ｔｉｎ＋に印加される電圧＋Ｖｉｎが反転入力端子Ｔｉｎ−に印加される電圧−Ｖｉｎよりも低い場合、Ｍ１はＭ２よりも低い導通状態となり、Ｍ１及びＭ３に流れる電流は、Ｍ２よりも小さくなる。Ｍ３とＭ４はカレントミラー回路を構成するため、Ｍ４には小さい電流が流れるが、Ｍ２は高い導通状態であるため、Ｍ６のゲート電圧（Ａ点）は低くなる（Ｌレベル）。
【００２６】
また、ＮＭＯＳトランジスタＭ９のゲート電圧は、ＰＭＯＳトランジスタＭ６のオンオフ状態に応じて変化する。例えば、ＰＭＯＳトランジスタＭ６のゲート電圧（Ａ点）がＨレベルの場合、Ｍ６はオフ状態となり、電源電圧ＶＤＤからの電流は遮断される。この状態において、電流源２１には一定の電流が流れるため、Ｍ９のゲート電圧（Ｂ点）は低くなる（Ｌレベル）。一方、ＰＭＯＳトランジスタＭ６のゲート電圧（Ａ点）がＬレベルの場合、Ｍ６はオン状態となり、電源電圧ＶＤＤからの電流が流れるため、Ｍ９のゲート電圧（Ｂ点）は高くなる（Ｈレベル）。
【００２７】
このようにＭ６のゲート電圧（Ａ点）の入力の位相とＭ９のゲート電圧（Ｂ点）の入力の位相とは反対となる。また、Ｍ８のゲートは、Ｍ１のドレインとＭ３のドレインとの接続点と接続されているため、Ｍ８のゲート電圧の入力の位相とＭ９のゲート電圧（Ｂ点）の入力の位相とは同じとなる。すなわち、ＰＭＯＳトランジスタＭ８及びＮＭＯＳトランジスタＭ９によりＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタが構成される。これにより出力のダイナミックレンジを広く確保できる。
【００２８】
ＰＭＯＳトランジスタＭ８及びＮＭＯＳトランジスタＭ９のゲート電圧がＬレベルの場合、Ｍ８はオン状態、Ｎ９はオフ状態となり、電源電圧ＶＤＤからの電流により、出力端子Ｔｏｕｔの出力電圧ＶｏｕｔはＨレベルとなる。一方、ＰＭＯＳトランジスタＭ８及びＮＭＯＳトランジスタＭ９のゲート電圧がＨレベルの場合、Ｍ８はオフ状態、Ｎ９はオン状態となり、Ｍ９のソースが接地されているため、出力端子Ｔｏｕｔの出力電圧ＶｏｕｔはＬレベルとなる。
【００２９】
このような演算増幅器において、非反転入力端子Ｔｉｎ＋に＋Ｖｉｎ／２、反転入力端子Ｔｉｎ−に−Ｖｉｎ／２が印加されたとすると、図１に示すＡ点での伝達関数は、（２）式で表される。
【００３０】
【数２】
2009094735.tif 000004
【００３１】
（２）式において、ｇｍ１，２は、Ｍ１，Ｍ２の差信号に対する相互コンダクタンスを示し、ｒｏ２，ｒｏ４は、それぞれＭ２，Ｍ４のドレイン抵抗を示す。
【００３２】
また、上式のｖＡが、次段のドレイン接地増幅回路へと入力されるため、図１に示すＢ点での伝達関数は、（３）式で表される。
【００３３】
【数３】
2009094735.tif 000005
【００３４】
（３）式において、ｇｍ６は、Ｍ６の相互コンダクタンスを示し、ｒｏ６，ｒｏ７は、それぞれＭ１６，Ｍ１７のドレイン抵抗を示す。
【００３５】
また、ＣＭＯＳの最終出力段では、図２に示すような等価回路となるため、次式が成り立つ。
【００３６】
【数４】
2009094735.tif 000006
【００３７】
上記式において、Ｉ８，Ｉ９は、それぞれＭ８，Ｍ９のドレイン電流を示し、Ｉ１０は、Ｔｏｕｔ端子からＭ９へ流れる電流を示す。また、ｇｍ８，ｇｍ９は、Ｍ８，Ｍ９の相互コンダクタンスを示し、ｒｏ８，ｒｏ９は、それぞれＭ８，Ｍ９のドレイン抵抗を示す。
【００３８】
また、上記（４）式に（２）式、（３）式を代入すると、（５）式となる。
【００３９】
【数５】
2009094735.tif 000007
【００４０】
上記（５）式の［  ］内部分は、（２）式と同じであるから、増幅度は、従来例として図４に示した回路の｛ｇｍ８／ｇｍ６（ｒｏ６//ｒｏ７）＋ｇｍ９｝（ｒｏ８//ｒｏ９）倍であることが分かる。よって、増幅段の利得をさらに上げることができ、ＧＢ積を大きくとることができる。
【００４１】
図３は、本発明の一実施形態に係る演算増幅器の他の構成例を示す図である。この演算増幅器は、図１に示す構成例において、ＰＭＯＳトランジスタＭ６及びＮＭＯＳトランジスタＭ９は、コンデンサ素子と抵抗器とを直列につないだものがゲートとドレインとの間に接続されている。これにより、切り替わりの過渡状態で発生するスパイク電圧を防止し、位相補償することができるため、安定性を確保し、広帯域化を実現することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態に係る演算増幅回路の構成例を示す図である。
【図２】図１に示す演算増幅回路の等価回路を示す図である。
【図３】本発明の一実施形態に係る演算増幅器の他の構成例を示す図である。
【図４】従来の演算増幅器の構成例を示す図である。
【符号の説明】
【００４３】
１０  差動入力段、１１  差動対、１２  カレントミラー回路、１３  電流源、２０  増幅段、２１  電流源、１００  演算増幅器、１１０  差動入力段、１１１  差動対、１１２  カレントミラー回路、１１３  電流源、１２０  増幅段、１２１  電流源
【図１】
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【図２】
2009094735.tif 000009
【図３】
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【図４】
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