(57)【要約】      （修正有）【課題】高速化を図ることのできる不揮発性の半導体記憶装置と、その製造方法を提供する。【解決手段】ウェル領域３の表面上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成されている。制御ゲート電極５ａの一方の側面上にＯＮＯ膜６を介在させてメモリゲート電極７ａが形成されている。そのウェル領域には、ドレイン領域Ｄとしての低濃度不純物領域１０ａおよび高濃度不純物領域１２ａと、ソース領域Ｓとしての低濃度不純物領域１０ｂおよび高濃度不純物領域１２ｂとが形成されている。その制御ゲート電極５ａおよびメモリゲート電極７ａを覆うように、引張り応力の比較的強い膜として、シリコン窒化膜１４が形成されている。さらに、そのシリコン窒化膜１４を覆うように層間絶縁膜２０が形成されている。これにより、チャネル領域に引張り応力が作用して電子の移動度が大きくなり、トランジスタの電流を増加させることができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板の表面上に第１絶縁膜を介在させて形成され、互いに対向する第１側面および第２側面を有する第１電極と、
前記第１電極を挟んで、前記第１側面の側に位置する前記半導体基板の部分の領域と、前記第２側面の側に位置する前記半導体基板の部分の領域とに形成された一対の不純物領域と、
前記半導体基板の表面上および前記第１側面の表面上に第２絶縁膜を介在させて、前記第１側面上に形成された第２電極と、
前記第１電極および前記第２電極を覆うように前記半導体基板上に形成され、前記半導体基板に引張り応力を発生させるための所定の引張り応力を有するストレス膜と、
前記ストレス膜を覆うように前記半導体基板上に形成された第３絶縁膜と
を備えた、半導体記憶装置。
【請求項２】
前記第１電極、前記第２電極および前記一対の不純物領域を有するメモリセルがそれぞれ形成される複数のセル形成領域を区画するための、前記半導体基板の表面から所定の深さにわたりそれぞれ形成された複数の素子分離絶縁膜と、
前記半導体基板の表面上に形成され、前記第１電極を含むようにして延在する第１配線部と、
前記半導体基板の表面上に形成され、前記第２電極を含むようにして延在する第２配線部と
を備え、
複数の前記素子分離絶縁膜のうち、第１素子分離絶縁膜と第２素子分離絶縁膜とは、複数の前記セル形成領域のうちの一のセル形成領域を挟み込むように、互いに間隔を隔てて配置され、
前記第１配線部および前記第２配線部は、前記第１素子分離絶縁膜、前記一のセル形成領域および前記第２素子分離絶縁膜をそれぞれ横切るように形成され、
前記第１素子分離絶縁膜および前記第２素子分離絶縁膜では、前記第１電極が位置する領域を除いて、前記第１素子分離絶縁膜および前記第２素子分離絶縁膜のそれぞれの上面の位置が、前記半導体基板の表面の位置よりも低くされ、
前記ストレス膜は、前記半導体基板の表面の位置よりも低くされた前記第１素子分離絶縁膜および前記第２素子分離絶縁膜のそれぞれの上面と、前記セル形成領域とを覆うように形成された、請求項１記載の半導体記憶装置。
【請求項３】
前記ストレス膜はシリコン窒化膜を含む、請求項１または２に記載の半導体記憶装置。
【請求項４】
半導体基板の表面上に第１絶縁膜を介在させて、互いに対向する第１側面および第２側面を有する第１電極を形成する工程と、
前記第１電極を挟んで、前記第１側面の側に位置する前記半導体基板の部分の領域と、前記第２側面の側に位置する前記半導体基板の部分の領域とに一対の不純物領域を形成する工程と、
前記半導体基板の表面上および前記第１側面の表面上に第２絶縁膜を介在させて、前記第１側面上に第２電極を形成する工程と、
前記第１電極および前記第２電極を覆うように、前記半導体基板上に引張り応力を発生させるための所定の引張り応力を有するストレス膜を形成する工程と、
前記ストレス膜を覆うように第３絶縁膜を形成する工程と、
を備えた、半導体記憶装置の製造方法。
【請求項５】
半導体基板の所定の領域に、セル形成領域を区画するためのそれぞれ互いに間隔を隔てられた複数の素子分離絶縁膜を形成する工程と、
複数の前記素子分離絶縁膜および前記セル形成領域を横切るように、前記半導体基板の表面に第１絶縁膜を介在させて、互いに対向する第１側面および第２側面を有する第１電極を含む第１配線部を形成する工程と、
前記第１配線部をマスクとして、前記素子分離絶縁膜の上面の位置を前記セル形成領域の表面の位置よりも低くする工程と、
前記第１電極を挟んで、前記第１側面の側に位置する前記セル形成領域の部分の領域と、前記第２側面の側に位置する前記セル形成領域の部分の領域とに一対の不純物領域を形成する工程と、
前記セル形成領域の表面上および前記第１側面の表面上に第２絶縁膜を介在させて、前記第１側面上に第２電極を含む第２配線部を形成する工程と、
前記第１配線部と前記第２配線部が形成された前記セル形成領域の表面および前記素子分離絶縁膜の表面を覆うように、前記半導体基板上に引張り応力を発生させるための所定の引張り応力を有するストレス膜を形成する工程と、
前記ストレス膜上に第３絶縁膜を形成する工程と、
を備えた、半導体記憶装置の製造方法。
【請求項６】
半導体基板の表面に第１絶縁膜を介在させて、互いに対向する第１側面および第２側面を有する第１電極を含む第１配線部を形成する工程と、
前記第１配線部を覆うように、前記半導体基板上に所定の引張り応力を有するストレス膜を形成する工程と、
前記ストレス膜の下地に対して引張り応力を及ぼすための所定の熱処理を施す工程と、
熱処理が施された前記ストレス膜を除去する工程と、
前記第１電極を挟んで、前記第１側面の側に位置する前記半導体基板の部分の領域と、前記第２側面の側に位置する前記半導体基板の部分の領域とに一対の不純物領域を形成する工程と、
前記半導体基板の表面上および前記第１側面の表面上に第２絶縁膜を介在させて、前記第１側面上に第２電極を含む第２配線部を形成する工程と、
前記第１配線部および前記第２配線部を覆うように、前記半導体基板上に第３絶縁膜を形成する工程と
を備えた、半導体記憶装置の製造方法。
【請求項７】
前記第２配線部を形成する工程と前記第３絶縁膜を形成する工程との間に、
前記第１配線部および前記第２配線部を覆うように、前記半導体基板上に所定の引張り応力を有する他のストレス膜を形成する工程と、
前記他のストレス膜の下地に対して引張り応力を及ぼすための所定の熱処理を施す工程と、
熱処理が施された前記他のストレス膜を除去する工程と
を備えた、請求項６記載の半導体記憶装置の製造方法。
【請求項８】
前記ストレス膜はシリコン窒化膜を含む、請求項４〜７のいずれかに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、特に、制御ゲート電極とメモリゲート電極を有する不揮発性の半導体記憶装置と、その製造方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つに、電源をオフにしても情報が失われない不揮発性の半導体記憶装置がある。そのような不揮発性の半導体記憶装置の一つとして、特許文献１には、メモリセルに制御ゲート電極を含む制御トランジスタとメモリゲート電極を含むメモリトランジスタを備えた不揮発性の半導体記憶装置が提案されている。
【０００３】
この半導体記憶装置では、制御ゲート電極は、半導体基板の表面上にゲート絶縁膜を介在させて形成されている。メモリゲート電極は、半導体基板の表面上にＯＮＯ（Oxide Nitride Oxide）膜を介在させて、制御ゲート電極の側面上にサイドウォール状に形成されている。そのＯＮＯ膜は、半導体基板の表面から制御ゲート電極の側面上にまで延在して制御ゲート電極の側面とメモリゲート電極との間に介在する。
【０００４】
その制御ゲート電極とメモリゲート電極を挟んで一方の側に位置する半導体基板の領域はソース領域が形成され、他方の側に位置する半導体基板の領域にはドレイン領域が形成されている。メモリセルの書き込み、読み出しおよび消去のそれぞれの動作は、制御ゲート電極、メモリゲート電極、ソース領域、ドレイン領域および半導体基板にそれぞれ所定の電圧を印加することによって行なわれる。
【特許文献１】特開２００４−１８６４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、電子機器等の小型化に伴って半導体記憶装置の微細化が求められている。しかしながら、半導体記憶装置を微細化すると、消費電力との関係では電流を単純に大きくすることができないという制約があった。そのため、半導体記憶装置の高速化を図ることができないという問題があった。
【０００６】
本発明は、上記問題点を解決するためになされたものであり、一つの目的は、高速化を図ることのできる半導体記憶装置を提供することであり、他の目的は、そのような半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、第１電極と一対の不純物領域と第２電極とストレス膜と第３絶縁膜とを備えている。第１電極は、半導体基板の表面上に第１絶縁膜を介在させて形成され、互いに対向する第１側面および第２側面を有している。一対の不純物領域は、第１電極を挟んで、第１側面の側に位置する半導体基板の部分の領域と、第２側面の側に位置する半導体基板の部分の領域とに形成されている。第２電極は、半導体基板の表面上および第１側面の表面上に第２絶縁膜を介在させて、第１側面上に形成されている。ストレス膜は、第１電極および第２電極を覆うように半導体基板の上に形成され、半導体基板に引張り応力を発生させるための所定の引張り応力を有している。第３絶縁膜は、ストレス膜を覆うように半導体基板上に形成されている。
【０００８】
本発明に係る一の半導体記憶装置の製造方法は、以下の工程を備えている。半導体基板の表面上に第１絶縁膜を介在させて、互いに対向する第１側面および第２側面を有する第１電極を形成する。第１電極を挟んで、第１側面の側に位置する半導体基板の部分の領域と、第２側面の側に位置する半導体基板の部分の領域とに一対の不純物領域を形成する。半導体基板の表面上および第１側面の表面上に第２絶縁膜を介在させて、第１側面上に第２電極を形成する。第１電極および第２電極を覆うように、半導体基板上に引張り応力を発生させるための所定の引張り応力を有するストレス膜を形成する。ストレス膜を覆うように第３絶縁膜を形成する。
【０００９】
本発明の係る他の半導体記憶装置の製造方法は、以下の工程を備えている。半導体基板の所定の領域に、セル形成領域を区画するためのそれぞれ互いに間隔を隔てられた複数の素子分離絶縁膜を形成する。複数の素子分離絶縁膜およびセル形成領域を横切るように、半導体基板の表面に第１絶縁膜を介在させて、互いに対向する第１側面および第２側面を有する第１電極を含む第１配線部を形成する。第１配線部をマスクとして、素子分離絶縁膜の上面の位置をセル形成領域の表面の位置よりも低くする。第１電極を挟んで、第１側面の側に位置するセル形成領域の部分の領域と、第２側面の側に位置するセル形成領域の部分の領域とに一対の不純物領域を形成する。セル形成領域の表面上および第１側面の表面上に第２絶縁膜を介在させて、第１側面上に第２電極を含む第２配線部を形成する。第１配線部と第２配線部が形成されたセル形成領域の表面および素子分離絶縁膜の表面を覆うように、半導体基板上に引張り応力を発生させるための所定の引張り応力を有するストレス膜を形成する。ストレス膜上に第３絶縁膜を形成する。
【００１０】
本発明の係るさらに他の半導体記憶装置の製造方法は、以下の工程を備えている。半導体基板の表面に第１絶縁膜を介在させて、互いに対向する第１側面および第２側面を有する第１電極を含む第１配線部を形成する。第１配線部を覆うように、半導体基板上に所定の引張り応力を有するストレス膜を形成する。ストレス膜の下地に対して引張り応力を及ぼすための所定の熱処理を施す。熱処理が施されたストレス膜を除去する。第１電極を挟んで、第１側面の側に位置する半導体基板の部分の領域と、第２側面の側に位置する半導体基板の部分の領域とに一対の不純物領域を形成する。半導体基板の表面上および第１側面の表面上に第２絶縁膜を介在させて、第１側面上に第２電極を含む第２配線部を形成する。第１配線部および第２配線部を覆うように、半導体基板上に第３絶縁膜を形成する。
【発明の効果】
【００１１】
本発明に係る半導体記憶装置によれば、第１電極および第２電極を覆うように半導体基板の上に、半導体基板に引張り応力を発生させるための所定の引張り応力を有するストレス膜が形成されていることで、第１電極下のチャネル領域に引張り応力が作用して電子の移動度が大きくなる。その結果、トランジスタの電流を増加させることができて、半導体記憶装置としての高速化を図ることができる。
【００１２】
本発明に係る一の半導体記憶装置の製造方法によれば、第１電極および第２電極を覆うように半導体基板の上に、半導体基板に引張り応力を発生させるための所定の引張り応力を有するストレス膜が形成される。これにより、第１電極下のチャネル領域に引張り応力が作用して電子の移動度が大きくなり、トランジスタの電流を増加させることができる。その結果、半導体記憶装置としての高速化を図ることができる。
【００１３】
本発明に係る他の半導体記憶装置の製造方法によれば、素子分離絶縁膜の上面の位置がセル形成領域の表面の位置よりも低くされることで、素子分離絶縁膜と素子分離絶縁膜とによって挟まれたセル形成領域には、素子分離絶縁膜からセル形成領域に向う方向に圧縮応力が作用して、第１電極が位置するセル形成領域の部分には引張り応力が作用すると考えられる。これにより、第１電極直下のチャネル領域に引張り応力が作用して電子の移動度が大きくなり、トランジスタの電流を増加させることができる。その結果、半導体記憶装置としての高速化を図ることができる。
【００１４】
本発明に係るさらに他の半導体記憶装置の製造方法によれば、半導体基板上に形成されたストレス膜の下地に対して引張り応力を及ぼすための所定の熱処理が施されることで、半導体基板には引張り応力が残留応力として残ることになる。これにより、チャネル領域に引張り応力が作用して電子の移動度が大きくなり、トランジスタの電流を増加させることができる。その結果、半導体記憶装置としての高速化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
ここでは、半導体記憶装置の一例について説明する。半導体記憶装置では、メモリセル領域にマトリクス状に複数のメモリセルが形成される。まず、そのメモリセル領域の回路を図１に示す。図１に示すように、メモリセル領域では、列方向（縦方向）に配列されるメモリトランジスタＭＴのメモリゲート電極７ａのそれぞれが、メモリゲート配線７に電気的に接続されている。また、制御トランジスタＣＴの制御ゲート電極５ａのそれぞれが、制御ゲート配線５に電気的に接続されている。そして、列方向に配列されるメモリセルのソース領域のそれぞれがソースラインＳＬに接続され、行方向（横方向）に配列されるメモリセルのドレイン領域のそれぞれがビットラインＢＬに接続されている。
【００１６】
次に、メモリセル領域の構造について説明する。図２に示すように、半導体基板１のメモリセル領域ＭＣには、複数のメモリセルが形成されている。一つのメモリセルには、制御ゲート電極５ａとメモリゲート電極７ａとが形成されている。制御ゲート電極５ａを互いに電気的に接続する制御ゲート配線５が、メモリセル領域ＭＣの半導体基板の領域を横切るように形成され、メモリゲート電極７ａを互いに電気的に接続するメモリゲート配線７が、メモリセル領域の半導体基板の領域を横切るように形成されている。
【００１７】
図３に示すように、１つのメモリセルでは、半導体基板１の表面にウェル領域３が形成されている。そのウェル領域３の表面上に制御ゲート絶縁膜４を介在させて制御ゲート電極５ａが形成されている。その制御ゲート電極５ａの両側面のうちの一方の側面上にはサイドウォール状のメモリゲート電極７ａが形成されている。そのメモリゲート電極７ａは半導体基板１の表面上にＯＮＯ膜６を介在させて形成されている。そのＯＮＯ膜６は、半導体基板１の表面から制御ゲート電極５ａの一方の側面上にまで延在して制御ゲート電極５ａの側面とメモリゲート電極７ａとの間に介在する。
【００１８】
制御ゲート電極５ａを挟んでメモリゲート電極７ａが位置する側とは反対の側に位置する半導体基板１の部分の領域には、ドレイン領域Ｄとして低濃度不純物領域１０ａと高濃度不純物領域１２ａが形成されている。一方、メモリゲート電極７ａを挟んで制御ゲート電極５ａが位置する側とは反対の側に位置する半導体基板１の部分の領域には、ソース領域Ｓとして低濃度不純物領域１０ｂと高濃度不純物領域１２ｂが形成されている。こうして、制御ゲート電極を含む制御トランジスタＣＴと、メモリゲート電極７ａを含むメモリトランジスタＭＴとが構成される（図１参照）。
【００１９】
制御ゲート電極５ａの表面、メモリゲート電極７ａの表面、高濃度不純物領域１２ａ、１２ｂの表面には金属シリサイド膜１３がそれぞれ形成されている。制御ゲート電極５ａの他方の側面上には、サイドウォール絶縁膜１１が形成されている。また、メモリゲート電極７ａの一方の側面上にも、サイドウォール絶縁膜１１が形成されている。その制御ゲート電極５ａおよびメモリゲート電極７ａを覆うように、半導体基板１上にシリコン窒化膜１４が形成されている。後述するように、本半導体記憶装置では、引張り応力の比較的強い膜として、このシリコン窒化膜１４が形成される。
【００２０】
さらに、そのシリコン窒化膜１４を覆うように層間絶縁膜２０が形成されている。その層間絶縁膜２０にドレイン領域Ｄの表面を露出するコンタクトホール２０ａが形成されている。そのコンタクトホール２０ａ内にプラグ２１が形成されている。層間絶縁膜２０上に、プラグ２１と電気的に接続される配線２２が形成されている。
【００２１】
次に、メモリセルの動作について説明する。メモリセルに対して、書き込み、読み出しまたは消去を行なうには、制御ゲート電極５ａ、メモリゲート電極７ａ、ソース領域Ｓおよびドレイン領域Ｄのそれぞれに所定の電圧が印加される。そこで、図４に示すように、制御ゲート電極５ａに印加する電圧を電圧Ｖｃｇ、メモリゲート電極７ａに印加する電圧を電圧Ｖｍｇ、ソース領域Ｓに印加する電圧を電圧Ｖｓ、ドレイン領域Ｄに印加する電圧を電圧Ｖｄ、半導体基板に印加する電圧を電圧Ｖｓｕｂとする。まず、書き込み動作は、図５に示すように、たとえば電圧Ｖｃｇ＝１．５Ｖ、電圧Ｖｍｇ＝１２Ｖ、電圧Ｖｓ＝５Ｖ、電圧Ｖｄ＝１Ｖ、Ｖｓｕｂ＝０Ｖに設定することによって行なわれる。
【００２２】
このとき、メモリゲート電極７ａおよび選択ゲート電極５ａの直下に位置する半導体基板の領域（チャネル領域）においてホットエレクトロンが発生し、その発生したホットエレクトロンは、メモリゲート電極７ａと半導体基板１との間に介在するＯＮＯ膜６のシリコン窒化膜における選択ゲート電極５ａの側に局所的に注入される。注入されたホットエレクトロンはそのシリコン窒化膜中にトラップされることになる。これにより、メモリトランジスタＭＴのしきい値電圧が上昇する。
【００２３】
次に、消去動作は、図５に示すように、たとえば電圧Ｖｃｇ＝０Ｖ、電圧Ｖｍｇ＝−５Ｖ、電圧Ｖｓ＝７Ｖ、電圧Ｖｄ＝ｏｐｅｎ、Ｖｓｕｂ＝０Ｖに設定することによって行なわれる。このとき、バンド間トンネル現象によりホール（正孔）が発生し、発生したホールは電界により加速されてＯＮＯ膜６のシリコン窒化膜に注入されることになる。これにより、メモリトランジスタＭＴのしきい値電圧が下がる。
【００２４】
そして、読み出し動作は、図５に示すように、たとえば電圧Ｖｃｇ＝１．５Ｖ、電圧Ｖｍｇ＝１．５Ｖ、電圧Ｖｓ＝０Ｖ、電圧Ｖｄ＝１Ｖ、Ｖｓｕｂ＝０Ｖに設定することによって行なわれる。このとき、読み出し動作においてメモリゲート電極７ａに印加する電圧Ｖｍｇを、書き込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間の電圧に設定する。これにより、メモリトランジスタＭＴに情報が書き込まれた状態であるか否かが判定されることになる。
【００２５】
上述した半導体記憶装置では、制御ゲート電極５ａおよびメモリゲート電極７ａを覆うように、半導体基板１上にシリコン窒化膜１４が形成されている。図６に示すように、シリコン窒化膜１４は、外に向って広がろうとする力（矢印８０）が強い膜、すなわち、引張り応力の強い膜として形成されている。引張り応力の強いシリコン窒化膜１４が制御ゲート電極５ａ等を覆うように形成されることで、制御ゲート電極５ａ直下における、チャネル領域が形成される半導体基板１の領域（ウェル領域３）には、矢印８１に示すように引張り応力が発生することになる。チャネル領域に引張り応力が作用すると、有効質量の相対的に小さい電子が増加して電子の移動度が大きくなる。こうして、電子の移動度が大きくなる結果、トランジスタの電流を増加させることができて、半導体記憶装置としての高速化を図ることができる。
【００２６】
次に、上述した半導体記憶装置の製造方法について説明する。まず、図７に示すように、半導体基板１の所定の領域にウェル領域３が形成される、次に、図８に示すように、そのウェル領域３を含む半導体基板１の表面上に制御ゲート絶縁膜となる絶縁膜４４が形成される。その絶縁膜４４上に制御ゲート配線等となるポリシリコン膜５５が形成される。次に、ポリシリコン膜５５に所定の写真製版処理およびエッチング処理を施すことにより、図９に示すように、制御ゲート配線５が形成される。
【００２７】
次に、その制御ゲート配線５をマスクとして、所定の不純物イオンを注入することにより、ソース領域およびドレイン領域の一部となる低濃度不純物領域１０ａ，１０ｂが形成される（図１０参照）。次に、図１０に示すように、その制御ゲート配線５を覆うように、シリコン酸化膜とシリコン窒化膜との積層膜からなるＯＮＯ（Oxide Nitride Oxide）膜６が形成される。そのＯＮＯ膜６上に、メモリゲート配線等なるポリシリコン膜７７が形成される。
【００２８】
次に、ポリシリコン膜７７の全面に異方性エッチングを施すことにより、図１１に示すように、制御ゲート配線５の側面上に位置するポリシリコン膜７７の部分７７ａ，７７ｂを残して、他のポリシリコン膜７７の部分が除去される。次に、図１２に示すように、メモリゲート配線を形成するための所定のレジストパターン３１が形成される。そのレジストパターン３１をマスクとして、露出したポリシリコン膜の部分７７ｂにエッチングを施すことによって、そのポリシリコン膜の部分７７ｂが除去される。その後、図１３に示すように、レジストパターン３１が除去されて、残されたポリシリコン膜の部分７７ａがメモリゲート配線７となる。
【００２９】
次に、メモリゲート配線７および制御ゲート配線５等を覆うように、シリコン酸化膜等の絶縁膜（図示せず）が形成される。その絶縁膜の全面に異方性エッチングを施すことにより、図１４に示すように、メモリゲート配線７の一方の側面と、制御ゲート配線５の一方の側面とに、それぞれサイドウォール絶縁膜１１が形成される。
【００３０】
次に、図１５に示すように、メモリゲート配線７、制御ゲート配線５およびサイドウォール絶縁膜１１等をマスクとして、所定の不純物イオンを注入することにより、ソース領域およびドレイン領域の一部となる高濃度不純物領域１２ａ，１２ｂが形成される。ドレイン領域Ｄは低濃度不純物領域１０ａと高濃度不純物領域１２ａにより形成され、ソース領域Ｓは低濃度不純物領域１０ｂと高濃度不純物領域１２ｂにより形成される。ドレイン領域Ｄとソース領域Ｓに挟まれた領域の直上に位置する制御ゲート配線５の部分は制御ゲート電極５ａとなり、また、その領域の直上に位置するメモリゲート配線７の部分はメモリゲート電極７ａとなる。
【００３１】
次に、図１６に示すように、サリサイドプロセスにより、メモリゲート配線７、制御ゲート配線５、ソース領域Ｓおよびドレイン領域Ｄの表面に金属シリサイド膜１３が形成される。次に、図１７に示すように、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法により、メモリゲート配線７および制御ゲート配線５等を覆うようにシリコン窒化膜１４が形成される。プラズマＣＶＤの条件として、シリコン窒化膜１４の密度がより高くなるような条件が設定される。密度をより高くすることで、シリコン窒化膜１４には引張り応力が生じることになる。その後、シリコン窒化膜１４を覆うように層間絶縁膜２０（図３参照）が形成され、所定のプラグと配線とを形成することによって、図３に示される半導体記憶装置が形成される。
【００３２】
以上のようにして形成された半導体記憶装置では、シリコン窒化膜として、引張り応力の強いシリコン窒化膜１４が形成され、そのシリコン窒化膜１４が制御ゲート電極５ａ等を覆うように形成されることで、チャネル領域に引張り応力が作用して電子の移動度が大きくなる。その結果、トランジスタの電流を増加させることができて、半導体記憶装置としての高速化を図ることができる。
【００３３】
実施の形態２
ここでは、半導体記憶装置の他の例として、複数のメモリセルを互いに電気的に絶縁する素子分離絶縁膜にオーバエッチングが施された半導体記憶装置について説明する。図１８に示すように、メモリセル領域では、個々のメモリセルは素子分離絶縁膜２によって電気的に絶縁される。図１９、図２０および図２１に示すように、その素子分離絶縁膜２はトレンチ１ａに充填されており、オーバエッチングにより、制御ゲート配線５が位置する部分を除いて、素子分離絶縁膜２の表面は、セル形成領域の表面（ウェル領域３の表面）よりも低い位置にある。
【００３４】
また、図２２に示すように、制御ゲート配線５、制御ゲート電極５ａ、メモリゲート配線７、メモリゲート電極７ａが位置していないセル領域の部分では、素子分離絶縁膜２の表面がウェル領域３の表面よりも低いことで、窪みと台地状のウェル領域３を覆うようにシリコン窒化膜１４が形成されていることになる。なお、これ以外の構造については前述した半導体記憶装置と同様なので、同一部材には同一符号を付しその説明を省略する。
【００３５】
次に、上述した半導体記憶装置の製造方法について説明する。まず、図２３に示すように、半導体基板１の所定の領域にウェル領域３が形成される。次に、図２４に示すように、ウェル領域３に所定の深さのトレンチ１ａが形成される。そのトレンチ１ａを充填するように、素子分離絶縁膜２が形成される。次に、半導体基板１の表面に制御ゲート絶縁膜となる絶縁膜４４が形成される。その絶縁膜４４上に制御ゲート配線等となるポリシリコン膜５５が形成される。
【００３６】
次に、ポリシリコン膜５５に制御ゲート配線を形成するための所定の写真製版処理およびエッチング処理が施される。図２５および図２６に示すように、そのエッチング処理の際に、オーバエッチングを施すことで、制御ゲート配線５が形成される領域以外の領域では、その領域に位置する素子分離絶縁膜２の部分の表面の位置は、ウェル領域３の表面の位置よりも低く（深さＬ）される。
【００３７】
一方、図２５および図２７に示すように、制御ゲート配線５の直下に位置する素子分離絶縁膜２の部分ではエッチングされることなく、その素子分離絶縁膜２の部分の表面とウェル領域３の表面とはほぼ同じ位置にある。その後、図１０〜図１７に示す工程と同様の工程を経て、図１９〜図２２に示す半導体記憶装置が形成される。
【００３８】
以上のようにして形成された半導体記憶装置では、制御ゲート電極５ａおよびメモリゲート電極７ａが位置していない素子形成領域（ウェル領域３）では、素子分離絶縁膜２の表面がウェル領域３の表面よりも低いことで、シリコン窒化膜１４は、窪みと台地状のウェル領域３を覆うように形成されていることになる。図２８および図２９に示すように、そのシリコン窒化膜１４に引張り応力（矢印８０）が発生することで、特に、素子分離絶縁膜２と素子分離絶縁膜２によって挟まれた台地状のウェル領域３には、矢印８２に示すように、素子分離絶縁膜２からウェル領域３に向う方向に圧縮応力が作用すると考えられる。
【００３９】
制御ゲート電極５ａの直下の領域にこのような圧縮応力（矢印８２）が発生することで、制御ゲート電極５ａが位置するウェル領域３には、引張り応力８１がより確実に作用すると考えられる。こうして、ウェル領域３（チャネル領域）に引張り応力が作用して電子の移動度が大きくなる結果、トランジスタの電流を増加させることができて、半導体記憶装置としての高速化を図ることができる。
【００４０】
なお、このオーバエッチに関して、通常のＭＯＳトランジスタの場合には、実効的なゲート幅を増加して電流を増加させることができるものの、ゲート電極をパターニングする際にばらつきが生じて、ゲート電極エッジ付近のフリンジ電界やドーズロスなどにより、チャネル幅依存性が悪くなる。そのため、ＭＯＳトランジスタとしての実質的なパフォーマンスは逆に悪くなる傾向にある。
【００４１】
これに対して、本半導体記憶装置では、制御ゲート配線５の直下に位置する素子分離絶縁膜２の部分にはエッチングは施されず、メモリゲート配線７の直下の素子分離絶縁膜２の部分にエッチングが施される。しかも、メモリゲート配線７は自己整合的に形成されるために、パターンのばらつきもない。
【００４２】
実施の形態３
ここでは、ストレスの高い膜を形成することによって半導体基板に応力を残留させた半導体記憶装置の一例について説明する。
【００４３】
まず、その製造方法について説明する。前述した図７〜図９に示す工程を経た後に、図３０に示すように、プラズマＣＶＤ法により制御ゲート配線５を覆うように、密度が比較的高く、引張り応力が高いシリコン窒化膜１５が形成される。次に、図３１に示すように、たとえば温度約１０００℃のもとでシリコン窒化膜１５を含む半導体基板１にアニール処理が施される。次に、図３２に示すように、シリコン窒化膜１５が除去される。その後、前述した図１０〜図１７に示す工程と同様の工程を経て、図３３に示すように、半導体記憶装置が形成される。
【００４４】
上述した半導体記憶装置では、制御ゲート配線５を覆うように、引張り応力が比較的高いシリコン窒化膜１５が形成され、そのシリコン窒化膜１５にアニール処理が施されて除去される。これにより、シリコン窒化膜１５の下に位置する制御ゲート配線を形成するポリシリコン膜のグレインサイズや密度等が変化して、半導体基板１には引張り応力が残留応力（矢印８１）として残ることになる。これにより、チャネル領域に引張り応力が作用して電子の移動度が大きくなる結果、トランジスタの電流を増加させることができて、半導体記憶装置としての高速化を図ることができる。
【００４５】
実施の形態４
ここでは、ストレスの高い膜を形成することによって半導体基板に応力を残留させた半導体記憶装置の他の例について説明する。
【００４６】
まず、その製造方法について説明する。前述した図７〜図１１に示す工程を経た後に、図３４に示すように、プラズマＣＶＤ法により制御ゲート配線５およびポリシリコン膜７７ａ，７７ｂを覆うように、密度が比較的高く、引張り応力が高いシリコン窒化膜１６が形成される。次に、図３５に示すように、たとえば温度約１０００℃のもとでシリコン窒化膜１６を含む半導体基板１にアニール処理が施される。次に、図３６に示すように、シリコン窒化膜１６が除去される。その後、前述した図１２〜図１７に示す工程と同様の工程を経て、図３７に示すように、半導体記憶装置が形成される。
【００４７】
上述した半導体記憶装置では、制御ゲート配線５およびポリシリコン膜７７ａ，７７ｂを覆うように、引張り応力が比較的高いシリコン窒化膜１６が形成され、そのシリコン窒化膜１６にアニール処理が施されて除去される。これにより、シリコン窒化膜１６の下に位置する制御ゲート配線を形成するポリシリコン膜あるいはメモリゲート配線等となるポリシリコン膜のグレインサイズや密度等が変化して、半導体基板１には引張り応力が残留応力（矢印８１）として残ることになる。これにより、チャネル領域に引張り応力が作用して電子の移動度が大きくなる結果、トランジスタの電流を増加させることができて、半導体記憶装置としての高速化を図ることができる。
【００４８】
なお、上述した半導体記憶装置の製造方法では、制御ゲート配線５の両側面上にポリシリコン膜７７ａ，７７ｂを残した状態で、引張り応力が高いシリコン窒化膜１６を形成する場合を例に挙げて説明したが、以下に説明するように、制御ゲート配線５の一方の側面上にメモリゲート配線を形成した後に、さらにシリコン窒化膜を形成するようにしてもよい。
【００４９】
すなわち、図１３に示す工程の後、図３８に示すように、制御ゲート配線５およびメモリゲート配線７を覆うように、引張り応力が比較的高いシリコン窒化膜１７が形成される。次に、図３９に示すように、そのシリコン窒化膜１７にアニール処理が施される。次に、図４０に示すように、シリコン窒化膜１７が除去される。
【００５０】
このような工程を加えることによって、チャネル領域に引張り応力がさらに作用して、電子の移動度が大きくなり、トランジスタの電流を増加させることができて、半導体記憶装置としての高速化を図ることができる。
【００５１】
なお、上述した各実施の形態では、引張り応力の比較的高い膜としてシリコン窒化膜を例に挙げた。このようなストレス膜としては、半導体基板に引張り応力を与えることができる膜であれば、シリコン窒化膜に限られず他の膜でもよい。
【００５２】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態１に係る半導体記憶装置のメモリセルの回路を示す図である。
【図２】同実施の形態において、半導体記憶装置のメモリセル領域のレイアウトを示す部分平面図である。
【図３】同実施の形態において、図２に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、半導体記憶装置の動作を説明するためのメモリセルの模式的断面図である。
【図５】同実施の形態において、半導体記憶装置の動作を説明するためのメモリセルの各部へ印加される電圧の例を示す図である。
【図６】同実施の形態において、半導体記憶装置の作用効果を説明するためのメモリセルの部分断面図である。
【図７】同実施の形態において、半導体記憶装置の製造方法の一工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】本発明の実施の形態２に係る半導体記憶装置のメモリセル領域のレイアウトを示す部分平面図である。
【図１９】同実施の形態において、図１８に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。
【図２０】同実施の形態において、図１８に示す断面線ＸＸ−ＸＸにおける断面図である。
【図２１】同実施の形態において、図１８に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。
【図２２】同実施の形態において、図１８に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】同実施の形態において、半導体記憶装置の製造方法の一工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す、図１８に示される断面線ＸＩＸ−ＸＩＸに対応する断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程における、図１８に示される断面線ＸＸ−ＸＸに対応する断面図である。
【図２７】同実施の形態において、図２５に示す工程における、図１８に示される断面線ＸＸＩＩ−ＸＸＩＩに対応する断面図である。
【図２８】同実施の形態において、半導体記憶装置の作用効果を説明するための、図２９に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。
【図２９】同実施の形態において、半導体記憶装置の作用効果を説明するためのメモリセル領域の部分平面図である。
【図３０】本発明の実施の形態３に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】同実施の形態において、半導体記憶装置の作用効果を説明するためのメモリセルの部分断面図である。
【図３４】本発明の実施の形態４に係る半導体記憶装置の製造方法の一工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、半導体記憶装置の作用効果を説明するためのメモリセルの部分断面図である。
【図３８】同実施の形態において、図３６に示す工程の後に行なわれる追加の工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
【００５４】
１  半導体基板、２  素子分離絶縁膜、３  ウェル領域、４  制御ゲート絶縁膜、５  制御ゲート配線、５ａ  制御ゲート電極、６，６ａ  ＯＮＯ膜、７  メモリゲート配線、７ａ  メモリゲート電極、１０ａ，１０ｂ  低濃度不純物領域、１１  サイドウォール絶縁膜、１２ａ，１２ｂ  高濃度不純物領域、１３  金属シリサイド膜、１４，１５，１６  シリコン窒化膜、２０  層間絶縁膜、２０ａ  コンタクトホール、２１  プラグ、２２  配線、３１  レジストパターン、５５，７７，７７ａ，７７ｂ  ポリシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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