(57)【要約】【課題】素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置を提供する。【解決手段】半導体装置は、半導体基板10中に設けられた素子分離絶縁膜（ＳＴＩ）11と、前記素子分離絶縁膜とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜12と、前記ゲート絶縁膜上に設けられたゲート電極13と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層14と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層15とを備える絶縁ゲート型電界効果トランジスタTRとを具備する。【選択図】図１
2009094103.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板中に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層とを備える絶縁ゲート型電界効果トランジスタとを具備すること
を特徴とする半導体装置。
【請求項２】
前記絶縁ゲート型電界効果トランジスタは、Ｎ型ＭＯＳトランジスタ，またはＰ型ＭＯＳトランジスタであること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁ゲート型電界効果トランジスタは、ワード線ドライバ，またはビット線負荷に配置されること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁ゲート型電界効果トランジスタは、前記一対の不純物拡散層の表面上にそれぞれ設けられたコンタクト配線を備えること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記一対の不純物拡散層のいずれか一方に接して設けられた冗長不純物拡散層とを備える第１絶縁ゲート型電界効果トランジスタと、
前記第１絶縁ゲート型電界効果トランジスタとゲート長方向に隣接して前記半導体基板上に配置され、一対の不純物拡散層のいずれか一方に接して前記冗長不純物拡散層を共有する第２絶縁ゲート型電界効果トランジスタとを具備すること
を特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば、ＳＴＩ（Shallow Trench Isolation）に隣接して配置されるトランジスタ等に適用されるものである。
【背景技術】
【０００２】
素子分離絶縁膜として用いられるＳＴＩ（Shallow Trench Isolation）等から生じるストレス（以下、ＳＴＩストレスと称する）によってトランジスタの駆動力に劣化が生じることが知られている（例えば、特許文献１参照）。そのため、トランジスタのゲートからＳＴＩまでの距離によって、トランジスタの駆動力が変動してしまう。特に、このＳＴＩストレスは、近年のＬＳＩのスケーリングが進むにつれ、大きな問題となりつつある。そのため、ＳＴＩストレスを考慮する必要が生じ、トランジスタの駆動力がレイアウトによって大きく依存してしまう。
【０００３】
例えば、ＳＲＡＭのワード線ドライバの場合を一例に考える。ワード線ドライバは、メモリセルアレイのワード線を駆動するため、メモリセルのロウピッチに収める必要がある。
【０００４】
ここで、ワード線ドライバに配置された転送トランジスタは、ソース／ドレインである不純物拡散層を隣接する転送トランジスタと共有するレイアウトになる。そのため、中央部の転送トランジスタから見ると、ＳＴＩから転送トランジスタの不純物拡散層までの距離が十分長くなり、ＳＴＩとの距離も十分長いものになる。そのため、中央部の転送トランジスタは、ＳＴＩストレスの影響が少ない。
【０００５】
一方、ＳＴＩと隣接するワード線ドライバの終端に配置された転送トランジスタは、その反対側に不純物拡散層を共有する転送トランジスタが存在しないレイアウトとなる。そのため、ＳＴＩとの距離は、デザインルールに決められた最小値の距離となる。このため、ワード線ドライバの終端に配置された転送トランジスタは、最もＳＴＩとの距離が小さくなる。その結果、この終端に配置された転送トランジスタの駆動力は、中央部分に配置された転送トランジスタの駆動力に比べ、大きく低減してしまうという問題がある。
【０００６】
このように、トランジスタのゲートからＳＴＩとの距離によってトランジスタの駆動力が変動するため、上記のような終端の転送トランジスタは、駆動力が低減し、他のそれより駆動力に差が生じてしまう。そのため、ワード線を立ち上げる時間あるいは引き落とすタイミングに影響が生じるという問題がある。
【０００７】
尚、ＳＲＡＭに限らず、その他のメモリ、例えば、ＮＡＮＤ型フラッシュメモリのワード線駆動回路等においても、同様の問題がある。ＮＡＮＤ型フラッシュメモリは、近年では最もスケーリングが進んでいるストレージデバイスの一つである。そのため、ＳＴＩストレスによるトランジスタの駆動力の低減の影響が大きい。
【０００８】
上記のように、従来の半導体装置は、素子分離絶縁膜によるストレスにより、駆動力が低減するという問題があった。
【特許文献１】特開２００５−０６４０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、半導体基板中に設けられた素子分離絶縁膜と、前記素子分離絶縁膜とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層とを備える絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
【００１１】
この発明の一態様によれば、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層と、前記一対の不純物拡散層のいずれか一方に接して設けられた冗長不純物拡散層とを備える第１絶縁ゲート型電界効果トランジスタと、前記第１絶縁ゲート型電界効果トランジスタとゲート長方向に隣接して前記半導体基板上に配置され、一対の不純物拡散層のいずれか一方に接して前記冗長不純物拡散層を共有する第２絶縁ゲート型電界効果トランジスタとを具備する半導体装置を提供できる。
【発明の効果】
【００１２】
この発明によれば、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１３】
[概要]  
まず、図１を用いて、この発明の概要について説明する。  
本発明の例では、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる半導体装置を提案する。
【００１４】
その半導体装置の構成とは、例えば、図１に示すように、半導体基板１０中に設けられた素子分離絶縁膜１１（この例では、ＳＴＩ：Shallow Trench Isolation）と、前記素子分離絶縁膜１１とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜１２と、前記ゲート絶縁膜上に設けられたゲート電極１３と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層１４と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層１５とを備える絶縁ゲート型電界効果トランジスタＴＲとを具備するものである。
【００１５】
このように、上記の構成によれば、素子分離絶縁膜１１と一対の不純物拡散層１４のいずれか一方との間に設けられた冗長不純物拡散層１５を備えている。そのため、不純物拡散層１４の一方を、素子分離絶縁膜１１によるストレスの影響がフリーとなる距離まで延長するレイアウト構成とすることができ、素子分離絶縁膜１１によるストレス（ＳＴＩストレス）を緩和することができる。そのため、トランジスタＴＲの駆動力の低減を防止することができる。
【００１６】
ここで、不純物拡散層１４とは、トランジスタＴＲの電流経路として働き、その表面上にコンタクト配線４５，４７が設けられている拡散層であると定義する。また、冗長拡散不順物拡散層１５とは、表面上にコンタクト配線４５，４７が設けられず、かつゲート長方向の長さＬ１がコンタクト配線４５，４７のゲート長方向に沿った長さＬＣの２倍程度以上（Ｌ１≧２×ＬＣ）である拡散層であると定義する。
【００１７】
また、上記素子分離絶縁膜１１によるストレスの影響がフリーとなる距離とは、例えば、冗長不純物拡散層１５のゲート長方向の長さＬ１程度である。上記長さＬ１は、不純物拡散層１４のゲート長方向の長さＬ２以上であること（Ｌ１≧Ｌ２）が望ましく、後述するように、より具体的には、例えば、Ｌ１は、１μｍ程度以上である（Ｌ１≧１μｍ）。
【００１８】
このように、上記の構成によれば、素子分離絶縁膜（本例の場合、ＳＴＩ）１１によるストレスを緩和することができ、絶縁ゲート型電界効果トランジスタＴＲの駆動力の低減を防止することができる。
【００１９】
以下、最良と思われる一実施形態および一変形例について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００２０】
[第１の実施形態（ＳＲＡＭに適用した一例）]  
次に、図２乃至図６を用いて、この発明の第１の実施形態に係る半導体装置を説明する。この例では、ＳＲＡＭのワード線ドライバに適用した場合を一例に説明する。
【００２１】
＜１．全体構成例＞  
まず、図２を用いて、ＳＲＡＭの全体構成例を説明する。図２は、本例に係るＳＲＡＭの全体構成例を示すブロック図である。
【００２２】
図示するように、ＳＲＡＭは、メモリセルアレイ２１、ビット線負荷およびカラムデコーダ回路２２、ロウデコーダ２３、データ入出力バッファ２４、ワード線ドライバ２６、および周辺制御回路２７により構成されている。
【００２３】
メモリセルアレイ２１は、ワード線とビット線対との交差位置にマトリクス状に配置された複数のＳＲＡＭセル（メモリセル）により構成されている。このメモリセルアレイ２１には、ワード線を制御するワード線ドライバ２６、ビット線を制御するビット線負荷およびカラムデコーダ回路２２が接続されている。
【００２４】
ビット線負荷およびカラムデコーダ回路２２は、ビット線を介してメモリセルアレイ２１中のＳＡＲＡセルのデータを読み出す。また、ビット線負荷およびカラムデコーダ回路２２は、センスアンプおよび書き込みバッファ（Sense amp＆ write buf）を備えている。ビット線負荷およびカラムデコーダ回路２２には、データ入出力バッファ２４、周辺制御回路２７が接続されている。
【００２５】
ビット線負荷およびカラムデコーダ回路２２により読み出されたメモリセルのデータは、データ入出力バッファ２４を介して外部のホスト機器に出力される。
【００２６】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力バッファから出力されたデータを受ける。さらに、ホスト機器は、ＳＲＡＭの動作を制御する各種コマンド、アドレスaddress、制御信号等を出力する。ホスト機器からデータ入出力バッファ２４に入出力される入出データおよび出力データ（input＆output data）は、データ入出力バッファ２４を介して、ビット線負荷およびカラムデコーダ回路２２に供給される。一方、コマンド、アドレス（address）、制御信号等は、周辺制御回路２７に供給される。
【００２７】
ワード線ドライバ２６は、メモリセルアレイ２１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去等の必要な電圧を印加する。
【００２８】
周辺制御回路２７は、ビット線負荷およびカラムデコーダ回路２２、ロウデコーダ２３、およびデータ入出力バッファ２４に接続される。接続された上記構成回路は、周辺制御回路２７によって制御される。周辺制御回路２７は、制御信号入力端子（図示せず）に接続され、ホスト機器から制御信号入力端子を介して入力されるアドレス（address）、制御信号等によって制御される。
【００２９】
ここで、上記ワード線ドライバ２６、ビット線負荷およびカラムデコーダ回路２２、周辺制御回路２７は、書き込み回路、および読み出し回路を構成している。
【００３０】
＜２．ＳＲＡＭセルの構成例＞  
次に、本例に係るＳＲＡＭセルの構成例について、図３を用いて説明する。  
図示するように、本例に係るＳＲＡＭセルは、転送トランジスタ（Transfer Tr）Ｎ５、Ｎ６、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路２９−１、２９−２により構成されている。
【００３１】
転送トランジスタＮ５の電流経路の一端はビット線ＢＬに接続され、他端はインバータ回路２９−１のノードＮＤに接続され、ゲートはワード線ＷＬに接続されている。転送トランジスタＮ６の電流経路の一端はビット線／ＢＬに接続され、他端はインバータ回路２９−２のノード／ＮＤに接続され、ゲートはワード線ＷＬに接続されている。
【００３２】
インバータ回路２９−１は、負荷トランジスタ（Load Trまたはpull-up Tr）Ｐ１、駆動トランジスタ（Driver Trまたはpull-down Tr）Ｎ３を備えている。駆動トランジスタＮ３の電流経路の一端は接地電源ＧＮＤに接続され、他端はノードＮＤにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路２９−２のノード／ＮＤに接続されている。負荷トランジスタＰ１の電流経路の他端は内部電源Ｖｄｄに接続されている。
【００３３】
インバータ回路２９−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備えている。駆動トランジスタＮ４の電流経路の一端は接地電源ＧＮＤに接続され、他端はノード／ＮＤにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路２９−１のノードＮＤに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源Ｖｄｄに接続されている。
【００３４】
＜３．ワード線ドライバの平面レイアウト例＞  
次に、ワード線ドライバの平面レイアウト例について、図４を用いて説明する。ワード線ドライバ２６は、半導体基板上にマトリクス状に配置された複数の転送トランジスタにより構成されているが、ここでは、転送トランジスタＴＲ０〜ＴＲ７を一例として示している。転送トランジスタＴＲ０〜ＴＲ７のソース／ドレインである電流経路の一端は、ワード線のいずれかにそれぞれ接続されている。
【００３５】
ここで、ワード線ドライバ２６は、メモリセルアレイのロウピッチに収める必要がある。そのため、ゲート幅方向に沿って配置された転送トランジスタは、ゲート電極を共有している。例えば、ゲート幅方向に沿って配置された転送トランジスタＴＲ５，ＴＲ６，ＴＲ７は、ゲート電極１３を共有している。また、ゲート長方向に隣接する転送トランジスタは、ソース／ドレインである不純物拡散層の一方を共有している。例えば、ゲート長方向に隣接する転送トランジスタＴＲ０，ＴＲ５は、ソース／ドレインである不純物拡散層１４の一方を共有している。
【００３６】
また、転送トランジスタのそれぞれは、ソース／ドレインである不純物拡散層１４の表面上に設けられたコンタクト配線４５，４７を備えている。コンタクト配線４５上に配線４６が、千鳥状に配置されている。
【００３７】
ここで、ワード線ドライバ２６の中央部（ＳＡ側）の転送トランジスタ（例えば、転送トランジスタＴＲ０，ＴＲ１，ＴＲ２等）は、ＳＴＩ１１からの不純物拡散層１４の距離が十分長い配置となる。そのため、中央部（ＳＡ側）の転送トランジスタは、ＳＴＩストレスの影響が少なく、駆動力が低減することはない。
【００３８】
一方、ＳＴＩと隣接するワード線ドライバ２６の終端（ＳＢ側）の転送トランジスタ（例えば、転送トランジスタＴＲ５，ＴＲ６，ＴＲ７等）は、不純物拡散層を共有する転送トランジスタが存在しないレイアウトとなる。そのため、ワード線ドライバ２６の終端（ＳＢ側）の転送トランジスタは、形式的には、ＳＴＩ１１との距離がデザインルールに決められた最小値の距離となり、最もＳＴＩ１１との距離が小さくなる。
【００３９】
しかし、本例では、ワード線ドライバ２６の終端（ＳＢ側）に配置される転送トランジスタ（ＴＲ５，ＴＲ６，ＴＲ７等）は、冗長不純物拡散層１５を備えている。そのため、ソースとして働く不純物拡散層１４を、ＳＴＩストレスの影響がフリーとなる距離まで延長できるレイアウトとすることができる。そのため、転送トランジスタ（ＴＲ５，ＴＲ６，ＴＲ７等）の駆動力の低減を防止することができる点で有利である。
【００４０】
＜４．ワード線ドライバの終端部の転送トランジスタの構成例＞  
ここで、図４中の破線４８で囲って示す斜視図は、図５のように示される。図示するように、この構造は、半導体基板１０中に設けられた素子分離絶縁膜（ＳＴＩ）１１と、素子分離絶縁膜１１とゲート長方向に隣接して配置され、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１３と、ゲート電極を挟むように半導体基板中に隔離して設けられた一対の不純物拡散層１４と、素子分離絶縁膜と一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層１５とを備える転送トランジスタＴＲ５とを具備するものである。
【００４１】
ここで、不純物拡散層１４とは、トランジスタＴＲの電流経路として働き、その表面上にコンタクト配線４５，４７が設けられている拡散層である。また、冗長拡散不順物拡散層１５とは、表面上にコンタクト配線４５，４７が設けられず、かつゲート長方向の長さＬ１がコンタクト配線４５，４７のゲート長方向に沿った長さＬＣの２倍程度以上（Ｌ１≧２×ＬＣ）である拡散層である。
【００４２】
また、冗長不純物拡散層１５のゲート長方向の長さＬ１は、ゲート長方向の不純物拡散層１４の長さＬ２以上であることが望ましい（Ｌ１≧Ｌ２）。例えば、本例の場合、冗長不純物拡散層１５のゲート長方向の長さＬ１は、例えば、１μｍ程度以上であることが望ましい。さらに、冗長不純物拡散層１５のゲート長方向の長さＬ１は、例えば、２μｍ程度以上であることがより望ましい。
【００４３】
例えば、本例の場合、素子分離絶縁膜１１は、半導体基板１０中に埋め込まれたシリコン酸化（ＳｉＯ２）膜により形成されているが、これに限らない。
【００４４】
＜５．この実施形態に係る効果＞  
この実施形態に係る半導体装置によれば、少なくとも下記（１）乃至（３）の効果が得られる。
【００４５】
（１）素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる。
【００４６】
上記のように、本例に係る構成によれば、半導体基板１０中に設けられた素子分離絶縁膜１１（ＳＴＩ）と、前記素子分離絶縁膜１１とゲート長方向に隣接して配置され、前記半導体基板上に設けられたゲート絶縁膜１２と、前記ゲート絶縁膜上に設けられたゲート電極１３と、前記ゲート電極を挟むように前記半導体基板中に隔離して設けられた一対の不純物拡散層１４と、前記素子分離絶縁膜と前記一対の不純物拡散層のいずれか一方との間に設けられた冗長不純物拡散層１５とを備える転送トランジスタＴＲ５とを具備している。
【００４７】
上記の構成によれば、素子分離絶縁膜１１と一対の不純物拡散層１４のいずれか一方との間に設けられた冗長不純物拡散層１５を備えている。そのため、不純物拡散層１４の一方を、素子分離絶縁膜１１によるストレスの影響がフリーとなる距離まで延長するレイアウト構成とすることができるため、素子分離絶縁膜１１によるストレス（ＳＴＩストレス）を緩和することができる。そのため、トランジスタＴＲ５の駆動力の低減を防止することができる。
【００４８】
例えば、本例の場合には、図６に示すように、転送トランジスタの駆動力の低減を防止することができる。図６は、転送トランジスタのＳＴＩストレス依存性（Ｉｄｒ−Ｗ１）を示す図である。図中の実線５０−１は、転送トランジスタをＰ型のＭＯＳトランジスタとして構成した場合の特性線である。図中の実線５０−２は、転送トランジスタをＮ型のＭＯＳトランジスタとして構成した場合の特性線である。
【００４９】
図示するように、特性線５０−１，５０−２のいずれにおいても、Ｌ１が１μｍ程度以上であるところから、電流駆動力Ｉｄｒの値（normalized）が１．０近傍となり、駆動力の低減を防止できることが明らかである。さらに、Ｌ１が２μｍ程度以上の場合には、特性線５０−１，５０−２のいずれにおいても、電流駆動力Ｉｄｒの値（normalized）が、ほぼ１．０程度となり、駆動力の低減がほとんどないことが分かる。
【００５０】
このように、本例に係る構成によれば、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる点で有利である。
【００５１】
（２）製造コストの低減に対して有利である。
【００５２】
本例に係る冗長不純物拡散層１５は、素子分離絶縁膜（ＳＴＩ）１１と一対の不純物拡散層１４のいずれか一方との間に設けられたものである。
【００５３】
換言すれば、不純物拡散層１４であるソースを延長したレイアウトであると言える。
【００５４】
そのため、冗長不純物拡散層１５を形成するために、別途、製造工程やマスクが増加することがなく、不純物拡散層１４と同時に形成することができる。
【００５５】
例えば、本例に係るワード線制御回路２６の一製造方法は、以下の通りである。  
即ち、まず、半導体基板１０上に、例えば、フォトリソグラフィー法により、ゲート絶縁膜１２およびゲート電極１３からなる積層のライン＆スペースのパターンをゲート幅方向に形成する。この際、続く工程で形成する冗長不純物拡散層１５のゲート長方向の長さＬ１が、例えば、１μｍ程度以上となるように、パターニングすることが望ましい。さらに、冗長不純物拡散層１５のゲート長方向の長さＬ１が、例えば、２μｍ程度以上となるように、パターニングすることがより望ましい。  
続いて、上記パターンをマスクとして、半導体基板１０中に、例えば、イオン注入法等により、ホウ素（Ｐ）やヒ素（Ａｓ）等のＮ型の不純物を導入し、ソース／ドレインとして働く不純物拡散層１４および冗長不純物拡散層１５を同時に形成する。
【００５６】
このように、上記によれば、不純物拡散層１４と同時に形成することができ、製造工程やマスクが増加することがない点で、製造コストの低減に対して有利である。
【００５７】
（３）ワード線ドライバ２６の制御性の向上に有利である。
【００５８】
上記のように、本例に係る半導体装置は、ワード線制御回路２６の転送トランジスタ（ＴＲ５，ＴＲ６，ＴＲ７等）に適用された例である。
【００５９】
そのため、これらの転送トランジスタ（ＴＲ５，ＴＲ６，ＴＲ７等）においては、素子分離絶縁膜によるストレスを緩和でき、駆動力の低減を防止できる。
【００６０】
その結果、ＳＴＩストレスによって、転送トランジスタ（ＴＲ５，ＴＲ６，ＴＲ７等）の駆動力が変動し、他の転送トランジスタ（ＴＲ０，ＴＲ１，ＴＲ２等）より駆動力に差が生じることはない。従って、ワード線を立ち上げる時間あるいは引き落とすタイミングに差が生じることを防止できる点で、ワード線ドライバ２６の制御性の向上に有利である。
【００６１】
［変形例（ＮＭＯＳトランジスタのみ冗長不純物拡散層を有する一例）］  
次に、変形例に係る半導体記憶装置について、図７を用いて説明する。この変形例は、ＮＭＯＳトランジスタのみ冗長不純物拡散層を有する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６２】
上記第１の実施形態では、ワード線ドライバ２６を構成するＰＭＯＳ／ＮＭＯＳトランジスタいずれにおいても、冗長不純物拡散層１５を有し、ソース側を延長したレイアウト構成を説明した。
【００６３】
しかし、これに限らず、ＳＴＩストレスがＰＭＯＳ／ＮＭＯＳトランジスタのどちらか一方のみが影響が大きい場合には、例えば、図７に示すようにレイアウトを変形することも可能である。図７に示すように、この例では、ＮＭＯＳ側のみ冗長不純物拡散層１５を備え、ソース側の不純物拡散層を延長しているが、ＰＭＯＳトランジスタは、冗長不純物拡散層１５を備えていない点で、上記第１の実施形態と相違している。
【００６４】
本変形例によれば、少なくとも上記（１）乃至（３）と同様の効果を得ることが可能である。さらに、本例は、ＳＴＩストレスがＰＭＯＳ／ＮＭＯＳトランジスタのどちらか一方のみにＳＴＩストレスの影響が大きい場合に有効である。
【００６５】
［第２の実施形態（冗長不純物拡散層を共有する一例）］  
次に、第２の実施形態に係る半導体記憶装置について、図８および図９を用いて説明する。この実施形態は、冗長不純物拡散層を共有する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６６】
図示するように、本例に係る構成は、冗長不純物拡散層１５が、ワード線ドライバ２６とバッファ５１との終端の第１，第２トランジスタＴＲ，Ｔｒとで共有されている点で、上記第１の実施形態と相違している。
【００６７】
ここで、バッファ５１は、ワード線ドライバ２６中のローカルなセンスアンプ（図示せず）を駆動するために配置されるものである。例えば、このようなレイアウトは、ビット線が階層化されており、ワード線ドライバ２６の上下に配置されたメモリセルアレイ（図示せず）が、上記ローカルなセンスアンプを共有するような場合に適用されるものである。
【００６８】
バッファ５１は、マトリクス状に配置された複数のトランジスタＴｒを備えている。また、図８中の破線５８に囲って示す斜視図は、図９のように示される。
【００６９】
図示するように、ゲート長方向に隣接して冗長不純物拡散層１５を共有した第１，第２トランジスタＴＲ５，Ｔｒが配置されている。第２トランジスタＴｒは、第１トランジスタＴＲ５とゲート長方向に隣接して半導体基板１０上に配置され、半導体基板１０上に設けられたゲート絶縁膜５２と、ゲート絶縁膜上に設けられたゲート電極５３と、ゲート電極を挟むように半導体基板中に隔離して設けられた一対の不純物拡散層５４とを備えている。一対の不純物拡散層５４のいずれか一方に接して冗長不純物拡散層１５を、第１トランジスタＴＲ５と共有するものである。換言すれば、本例の冗長不純物拡散層１５は、第１，第２トランジスタＴＲ５，Ｔｒの不純物拡散層１４，５４の間に挟まれるように半導体基板１０中に設けられている。
【００７０】
不純物拡散層５４とは、トランジスタＴｒの電流経路として働き、その表面上にコンタクト配線５５，５７が設けられている拡散層である。また、冗長拡散不順物拡散層１５とは、表面上にコンタクト配線４５，４７，５５，５７が設けられず、かつゲート長方向の長さＬ１がコンタクト配線４５，４７，５５，５７のゲート長方向に沿った長さＬＣの２倍程度以上（Ｌ１≧２×ＬＣ）である拡散層である。
【００７１】
また、冗長不純物拡散層１５のゲート長方向の長さＬ１は、ゲート長方向の不純物拡散層１４の長さＬ２、および不純物拡散層５４の長さＬ３以上であることが望ましい（Ｌ１≧Ｌ２，Ｌ３）。上記と同様に、例えば、本例の場合、冗長不純物拡散層１５のゲート長方向の長さＬ１は、例えば、１μｍ程度以上であることが望ましい。さらに、冗長不純物拡散層１５のゲート長方向の長さＬ１は、例えば、２μｍ程度以上であることがより望ましい。
【００７２】
上記のように、この実施形態に係る半導体装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００７３】
さらに、本例に係る構成によれば、冗長不純物拡散層１５が、ワード線ドライバ２６とバッファ５１との終端の第１，第２トランジスタＴＲ，Ｔｒとで共有されている。そのため、ワード線ドライバ２６とバッファ５１との終端のトランジスタＴＲ，Ｔｒは、素子分離絶縁膜（ＳＴＩ）１１と隣接するレイアウトとならない。
【００７４】
そのため、ＳＴＩストレスの発生をなくし、第１，第２トランジスタＴＲ，Ｔｒの駆動力の劣化が全くない点でさらに有利である。
【００７５】
［第３の実施形態（ビット線負荷に適用した一例）］  
次に、第３の実施形態に係る半導体記憶装置について、図１０および図１１を用いて説明する。この実施形態は、ビット線負荷２２に適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７６】
図示するように、ビット線負荷２２は、マトリクス状に配置された複数のトランジスタｔｒ（ビット線負荷ＰＭＯＳ）を備えている。このビット線負荷２２は、各ビット線にトランジスタｔｒ（ビット線負荷ＰＭＯＳ）が配置し、ビット線を充電またはイコライズされるよう接続されるものである。
【００７７】
トランジスタｔｒ（ビット線負荷ＰＭＯＳ）のソースである不純物拡散層６４が、コンタクト配線６５を介して電源と接続されるとともに、隣接するトランジスタｔｒと共有されている。
【００７８】
また、ビット線負荷２２の終端に配置されるトランジスタｔｒは、冗長不純物拡散層１５を備えている。そのため、ソースとして働く不純物拡散層６４を、ＳＴＩストレスの影響がフリーとなる距離まで延長することができる。このように、上記第１の実施形態と同様に、ＳＴＩストレスがフリーとなるように、ＳＴＩ１１から距離を設ける構成により、アレイ中央側（ＳＡ側）とアレイ終端側（ＳＢ側）におけるトランジスタｔｒの駆動力に差が生じる事を防止することができる。
【００７９】
また、図１０中の破線６８に囲って示す斜視図は、図１１のように示される。  
図示するように、トランジスタｔｒは、素子分離絶縁膜（ＳＴＩ）１１とゲート長方向に隣接して配置され、半導体基板１０上に設けられたゲート絶縁膜６２と、ゲート絶縁膜上に設けられたゲート電極６３と、ゲート電極を挟むように半導体基板中に隔離して設けられた一対の不純物拡散層６４と、一対の一対の不純物拡散層６４のいずれか一方と素子分離絶縁膜１１との間に設けられた冗長不純物拡散層１５とを備えている。
【００８０】
また、冗長不純物拡散層１５のゲート長方向の長さＬ１は、ゲート長方向の不純物拡散層５４の長さＬ４以上であることが望ましい（Ｌ１≧Ｌ４）。上記と同様に、例えば、本例の場合、冗長不純物拡散層１５のゲート長方向の長さＬ１は、例えば、１μｍ程度以上であることが望ましい。さらに、冗長不純物拡散層１５のゲート長方向の長さＬ１は、例えば、２μｍ程度以上であることがより望ましい。
【００８１】
上記のように、この実施形態に係る半導体装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。
【００８２】
さらに、本例のように、必要に応じてＳＲＡＭのビット線負荷２２に適用することも可能である。
【００８３】
[第４の実施形態（ＮＡＮＤ型フラッシュメモリに適用した一例）]  
次に、図１２乃至図１５を用いて、第４の実施形態に係る半導体装置を説明する。この例では、ＮＡＮＤ型フラッシュメモリのワード線制御回路に適用した場合を一例に説明する。
【００８４】
＜全体構成例＞  
まず、図１２を用いて、ＮＡＮＤ型フラッシュメモリの全体構成例を説明する。図１２は、本例に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。
【００８５】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１２１、ビット線制御回路１２２、カラムデコーダ１２３、データ入出力バッファ１２４、データ入出力端子１２５、ワード線制御回路１２６、制御信号及び制御電圧発生回路１２７、および制御信号入力端子１２８により構成されている。
【００８６】
メモリセルアレイ１２１は、複数のブロック（ＢＬＯＣＫ）により構成されている。このメモリセルアレイ１２１には、ワード線を制御するワード線制御回路１２６、ビット線を制御するビット制御回路１２２、および制御信号及び制御電圧発生回路１２７が接続されている。
【００８７】
ビット線制御回路１２２は、ビット線を介してメモリセルアレイ１２１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１２１中のメモリセルの状態を検出する。また、ビット線制御回路１２２は、ビット線を介してメモリセルアレイ１２１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２２には、カラムデコーダ１２３、データ入出力バッファ１２４、制御信号及び制御電圧発生回路１２７が接続されている。
【００８８】
ビット線制御回路１２２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１２３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１２４を介してデータ入出力端子２５から外部へ出力される。データ入出力端子１２５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
【００８９】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１２５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子２５に入力された書き込みデータは、データ入出力バッファ１２４を介して、カラムデコーダ１２３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路１２７に供給される。
【００９０】
ワード線制御回路１２６は、メモリセルアレイ１２１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００９１】
制御信号及び制御電圧発生回路１２７は、上記メモリセルアレイ１２１、ビット線制御回路１２２、カラムデコーダ１２３、データ入出力バッファ１２４、およびワード線制御回路１２６に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路１２７によって制御される。制御信号及び制御電圧発生回路１２７は、制御信号入力端子１２８に接続され、ホスト機器から制御信号入力端子１２８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
【００９２】
ここで、上記ワード線制御回路１２６、ビット線制御回路１２２、カラムデコーダ１２３、制御信号及び制御電圧発生回路１２７は、書き込み回路、および読み出し回路を構成している。
【００９３】
＜ブロック（ＢＬＯＣＫ）の構成例＞  
次に、メモリセルアレイ１２１を構成するブロックの構成例について、図１３を用いて説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。また、本例の場合、このブロックＢＬＯＣＫ１中のメモリセルは、一括して消去される。即ち、ブロックは消去単位である。
【００９４】
ブロックＢＬＯＣＫ１は、ＷＬ方向に配置された複数のメモリセルストリング１３０から構成される。メモリセルストリング１３０は、電流経路が直列接続される８個のメモリセルＭＴからなるＮＡＮＤストリングと、ＮＡＮＤストリングの一端に接続される選択ランジスタＳ１と、ＮＡＮＤストリングの他端に接続される選択トランジスタＳ２とから構成される。
【００９５】
本例では、ＮＡＮＤストリングは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。選択トランジスタＳ１は、ソース線ＳＬに接続され、セレクトゲートトランジスタＳ２は、ビット線ＢＬに接続される。
【００９６】
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＴに共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳ２に共通に接続される。
【００９７】
＜メモリセルストリングの断面構造例＞  
次に、図１４を用いて、メモリセルストリングの断面構造例について、説明する。図１４は、ビット線方向におけるメモリセルストリングの断面構造を示す図である。
【００９８】
図示するように、メモリセルストリングは、選択トランジスタＳ１、Ｓ２と複数のメモリセルＭＴにより構成されている。
【００９９】
メモリセルＭＴは、ビット線ＢＬとワード線ＷＬとの交差位置にそれぞれ設けられたＭＩＳＦＥＴ構造である。メモリセルＭＴの電流経路であるソース／ドレインは隣接するメモリセルＭＴに直列接続され、電流経路の一端はＭＩＳＦＥＴからなる選択トランジスタＳ２を介してビット線ＢＬに接続され、電流経路の他端はＭＩＳＦＥＴからなる選択トランジスタＳ１を介してソース線ＳＬに接続される。
【０１００】
メモリセルＭＴのそれぞれは、半導体基板１０中に形成されたＰウェル（P-Well：図示せず）上に設けられたトンネル絶縁膜Ｇox、トンネル絶縁膜Ｇox上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜Ｔox、ゲート間絶縁膜Ｔox上に設けられた制御電極ＣＧ（ワード線ＷＬ）を備えた積層構造である。制御電極ＣＧは、ポリシリコン層１３１およびポリシリコン層１３１上に設けられたシリサイド層１３１Ｓにより形成されている。上記浮遊電極ＦＧは、メモリセルＭＴのそれぞれに電気的に分離されている。制御電極ＣＧは、ＷＬ線方向のメモリセルＭＴにおいて、電気的に共通接続されている。
【０１０１】
また、メモリセルＭＴのそれぞれは、上記積層構造の側壁上に沿って設けられたスペーサ１３４、および上記積層構造を挟むように半導体基板（Ｐウェル）１０中に設けられたソースＳまたはドレインＤを備えている。
【０１０２】
選択トランジスタＳ１、Ｓ２は、ゲート絶縁膜Ｇox、ゲート間絶縁膜ＩＰＤ、ゲート電極Ｇを備えている。ゲート間絶縁膜ＩＰＤは、ゲート電極Ｇの中央が分離され、その上下層が電気的に接続するように設けられている。ゲート電極Ｇは、ポリシリコン層１３２およびポリシリコン層１３２上に設けられたシリサイド層１３２Ｓにより形成されている。
【０１０３】
選択トランジスタＳ１、Ｓ２は、ゲート電極Ｇの側壁上に沿って設けられたスペーサ１３４、およびゲート電極Ｇを挟むように半導体基板（Ｐウェル）１０中に設けられたソースＳまたはドレインＤを備えている。
【０１０４】
ビット線ＢＬは、層間絶縁膜１３７−１中のビット線コンタクトＢＣ−１〜ＢＣ−３を介して選択トランジスタＳ２のドレインＤと電気的に接続されている。
【０１０５】
ソース線ＳＬは、層間絶縁膜１３７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介して選択トランジスタＳ１のソースＳと電気的に接続されている。
【０１０６】
＜ワード線制御回路の構成例＞  
次に、図１５を用いて、ワード線制御回路の構成例を説明する。図１５は、本例に係るワード線駆動回路１２６の回路構成例を示す図である。
【０１０７】
図示するように、本例に係るワード線制御回路１２６は、転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７，ＳＧＤ駆動回路１４１，ＷＬ駆動回路１４２，およびＳＧＳ駆動回路１４３を備えている。
【０１０８】
転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７は、ゲートが転送ゲート線ＴＧに共通接続された高耐圧系のトランジスタである。この転送ゲート線ＴＧには、いずれかのブロックを選択するブロック選択信号ＢＳが入力される。
【０１０９】
転送トランジスタＴＧＴＤの電流経路の一端はセレクトゲートＳＧＤに接続され、電流経路の他端は配線Ｌ-SGDを介してＳＧＤ駆動回路１４１に接続されている。この転送トランジスタＴＧＴＤ，配線Ｌ-SGD，およびＳＧＤ駆動回路１４１は、セレクトゲート電圧発生回路を構成している。
【０１１０】
転送トランジスタＴＲ０〜ＴＲ７の電流経路の一端はワード線ＷＬ０〜ＷＬ７に接続され、電流経路の他端は配線Ｌ-WLを介してＷＬ駆動回路１４２に接続されている。この転送トランジスタＴＲ０〜ＴＲ７，配線Ｌ-WL，およびＷＬ駆動回路１４２は、ワード線電圧発生回路を構成している。
【０１１１】
転送トランジスタＴＧＴＳの電流経路の一端はセレクトゲートＳＧＳに接続され、電流経路の他端は配線Ｌ-SGSを介してＳＧＳ駆動回路１４３に接続されている。転送トランジスタＴＧＴＳ，配線Ｌ-SGS，およびＳＧＳ駆動回路１４３は、セレクトゲート電圧発生回路を構成している。
【０１１２】
このように、ＳＲＡＭに限らず、ＮＡＮＤ型フラッシュメモリのワード線駆動回路１２６やビット線駆動回路１２２に適用した場合であっても、少なくとも上記（１）乃至（３）と同様の効果が得られる。そのため、必要に応じて、ＮＡＮＤ型フラッシュメモリについても適用することが可能である。また、ＮＡＮＤ型フラッシュメモリは、近年では最もスケーリングが進んでいるストレージデバイスの一つである。そのため、ＳＴＩストレスによるトランジスタの駆動力の低減を防止できることは、メリットが多い。
【０１１３】
以上、第１乃至第４の実施形態，および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１１４】
【図１】この発明の概要に係る半導体装置を示す斜視図。
【図２】この発明の第１の実施形態に係る半導体装置の全体構成例（ＳＲＡＭ）を説明するためのブロック図。
【図３】第１の実施形態に係るＳＲＡＭセルを示す回路図。
【図４】第１の実施形態に係る半導体装置のワード線ドライバを示す平面図。
【図５】第１の実施形態に係る図４中の破線で囲って示す構造を示す斜視図。
【図６】第１の実施形態に係る半導体装置のＳＴＩストレス依存性を示す図。
【図７】変形例に係る半導体装置のワード線ドライバを示す平面図。
【図８】第２の実施形態に係る半導体装置を示す平面図。
【図９】第２の実施形態に係る図８中の破線で囲って示す構造を示す斜視図。
【図１０】第３の実施形態に係る半導体装置を示す平面図。
【図１１】第３の実施形態に係る図１０中の破線で囲って示す構造を示す斜視図。
【図１２】第４の実施形態に係る半導体装置の全体構成例（ＮＡＮＤ型フラッシュメモリ）を説明するためのブロック図。
【図１３】第４の実施形態に係るブロックを示す回路図。
【図１４】第４の実施形態に係るメモリセルストリングを示す断面図。
【図１５】第４の実施形態に係る半導体装置のワード線制御回路を示す回路図。
【符号の説明】
【０１１５】
１０…半導体基板、１１…素子分離絶縁膜（ＳＴＩ）、１２…ゲート絶縁膜、１３…ゲート電極、１４…不純物拡散層、１５…冗長不純物拡散層、ＴＲ…ゲート絶縁型電界効果トランジスタ。
【図１】
2009094103.tif 000003
【図２】
2009094103.tif 000004
【図３】
2009094103.tif 000005
【図４】
2009094103.tif 000006
【図５】
2009094103.tif 000007
【図６】
2009094103.tif 000008
【図７】
2009094103.tif 000009
【図８】
2009094103.tif 000010
【図９】
2009094103.tif 000011
【図１０】
2009094103.tif 000012
【図１１】
2009094103.tif 000013
【図１２】
2009094103.tif 000014
【図１３】
2009094103.tif 000015
【図１４】
2009094103.tif 000016
【図１５】
2009094103.tif 000017