(57)【要約】【課題】製造方法を複雑にすることなく、接合容量及び接合リークが小さい半導体装置及びその製造方法を実現できるようにする。【解決手段】半導体装置は、半導体基板１０に形成された第１導電型のトランジスタを備えている。トランジスタは、活性領域１１の上に形成されたゲート電極１８と、ゲート電極１８の側面上に形成されたサイドウォール１９と、活性領域１１におけるゲート電極１８の両側方に形成された第２導電型のポケット領域１３と、活性領域１１におけるサイドウォール１９の両側方で且つポケット領域１３よりも浅い位置に形成された第１導電型のソースドレイン領域１４とを有している。ソースドレイン領域１４は、サイドウォール１９の外側方に形成されたリセス部１０ａに形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板における第１の活性領域に形成された第１導電型の第１のトランジスタを備えた半導体装置であって、
前記第１の活性領域の上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記第１の活性領域における前記第１のゲート電極の両側方に形成された第２導電型の第１のポケット領域と、
前記第１の活性領域における前記第１のサイドウォールの外側方で且つ前記第１のポケット領域よりも浅い位置に形成された第１導電型の第１のソースドレイン領域とを有し、
前記第１のソースドレイン領域は、前記第１の活性領域における前記第１のサイドウォールの外側方に設けられたリセス部に形成されていることを特徴とする半導体装置。
【請求項２】
前記前記第１の活性領域における前記第１のゲート電極の両側方で且つ前記第１のポケット領域よりも浅い位置に形成された第１導電型の第１のエクステンション領域をさらに備え、
前記リセス部の深さは、前記第１のエクステンション領域の接合深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のソースドレイン領域の下面は、前記第１のポケット領域によって覆われていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板における第２の活性領域に形成された第２導電型の第２のトランジスタをさらに備え、
前記第２の活性領域の上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記２の活性領域における前記第２のサイドウォールの両側方に形成された第１導電型の第２のポケット領域と、
前記前記第２の活性領域における前記第２のゲート電極の両側方で且つ前記第２のポケット領域よりも浅い位置に形成された第２導電型の第２のエクステンション領域と、
前記第２の活性領域における前記第２のサイドウォールの外側方で且つ前記第２のポケット領域よりも浅い位置に形成された第２導電型の第２のソースドレイン領域とを有し、
前記第２のソースドレイン領域は、リセス部に形成されていないことを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項５】
半導体基板における第１の活性領域に形成された第１導電型の第１のトランジスタを備えた半導体装置の製造方法であって、
前記第１の活性領域の上に第１のゲート電極を形成する工程（ａ）と、
前記第１の活性領域に前記第１のゲート電極をマスクとしてイオン注入をすることにより第２導電型の第１のポケット領域を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、
前記第１の活性領域における前記第１のサイドウォールの外側方の領域にリセス部を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の活性領域に前記第１のゲート電極及び第１のサイドウォールをマスクとしてイオン注入をすることにより第１導電型の第１のソースドレイン領域を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ａ）の後で前記工程（ｃ）の前に、前記第１の活性領域に前記第１のゲート電極をマスクとしてイオン注入をすることにより前記第１のポケット領域よりも浅い位置に第１導電型の第１のエクステンション領域を形成する工程（ｆ）をさらに備え、
前記工程（ｄ）において、前記リセス部の深さは、前記第１のエクステンション領域の接合深さよりも浅く形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）は、前記半導体基板の上に前記第１のゲート電極を覆う絶縁膜を形成する工程（ｃ１）と、前記絶縁膜を異方性エッチングして前記第１のサイドウォールを形成する工程（ｃ２）とを含み、
前記工程（ｄ）は、前記工程（ｃ２）における前記絶縁膜のオーバーエッチングによって行うことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板における第２の活性領域に形成された第２導電型の第２のトランジスタをさらに備え、
前記工程（ａ）は、前記第２の活性領域の上に第２のゲート電極を形成する工程を含み、
前記工程（ｂ）は、前記第２の活性領域に前記第２のゲート電極をマスクとしてイオン注入をすることにより第１導電型の第２のポケット領域を形成する工程を含み、
前記工程（ｃ）は、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、
前記工程（ｅ）は、前記第２の活性領域に前記第２のゲート電極及び第２のサイドウォールをマスクとしてイオン注入をすることにより第２導電型の第２のソースドレイン領域を形成する工程を含み、
前記工程（ｄ）において、前記第２の活性領域にはリセス部が形成されないことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化及び高速化の要請に伴い、ＭＯＳ（金属−酸化膜−半導体）トランジスタのゲート長は微細化される傾向にある。ゲート長の微細化に伴い、ソースドレイン領域は浅接合化されてきており、ゲート長が４５ｎｍの世代においては４５ｎｍ〜６０ｎｍまで浅接合化されてきている。一方、浅接合化に伴い様々な弊害が生じてきている。
【０００３】
弊害の一つにチャネル長の微細化により、パンチスルーが生じやすくなるという問題がある。例えば、ｎ型不純物が注入されたソースドレイン領域とｐ型ウェルとの間には接合面が形成される。接合面に対して逆バイアス電圧が印加されると、不純物濃度が低いｐ型ウェル側に空乏層が拡大する。逆バイアス電圧の増大につれ、空乏層はチャネル領域に向かって拡大していく。このため、チャネル長が微細化されている場合には容易にパンチスルーが生じる。
【０００４】
パンチスルーの発生を防ぐ方法として、ｐ型不純物が注入されたポケット拡散領域を設ける方法が知られている。ｐ型不純物濃度が高いポケット拡散領域を設けることにより、
ソースドレイン領域からポケット領域側に空乏層が拡大することを抑制できる。つまり、ソースドレイン領域とポケット拡散領域との間に形成された接合面に発生する空乏層がチャネル領域側へ拡大することを抑制できる。空乏層の拡大抑制は、パンチスルーの抑制及び短チャネル効果の抑制に有効に働く。
【０００５】
一方、ｐ型ポケット領域と、ｎ型ソースドレイン領域との接合面には、接合容量が発生する。この接合容量は、接合面の面積に比例し、接合面が広いほど大きくなる。また、ポケット領域のｐ型不純物濃度を高くすると、空乏層の幅の減少と濃度自体との両方から、接合容量及び接合リークは増加する。接合容量が増加すると、半導体装置の動作特性が劣化し、スイッチング速度が低下する。また、消費電力が増大する。
【０００６】
接合容量及び接合リークの増大を抑えるために、次のような方法が提案されている。ゲート電極を形成した後、ポケット領域を形成する前に一旦サイドウォールを形成する。次に、ソースドレイン領域となる領域の上に選択的にエピタキシャルシリコン膜を成長した後、サイドウォールを除去してポケット注入を行う（例えば、特許文献１を参照。）。これにより、ソースドレイン領域とポケット領域との接触面積が低減され、接合容量及び接合リークを小さく抑えることができる。
【特許文献１】特開２００２−７３５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら前記従来の方法は、製造方法が複雑であるという問題がある。半導体装置の量産を考えた場合高コストであり、量産の安定性の面においても問題がある。
【０００８】
本発明は前記従来の問題を解決し、製造方法を複雑にすることなく、接合容量及び接合リークが小さい半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、サイドウォールの両側方に形成されたリセス部にソースドレイン領域が形成された構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、半導体基板における第１の活性領域に形成された第１導電型の第１のトランジスタを備えた半導体装置を対象とし、第１の活性領域の上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、第１の活性領域における第１のゲート電極の両側方に形成された第２導電型の第１のポケット領域と、第１の活性領域における第１のサイドウォールの外側方で且つ第１のポケット領域よりも浅い位置に形成された第１導電型の第１のソースドレイン領域とを有し、第１のソースドレイン領域は、第１の活性領域における第１のサイドウォールの外側方に設けられたリセス部に形成されていることを特徴とする。
【００１１】
本発明に係る半導体装置は、第１のソースドレイン領域がリセス部に形成されている。このため、イオン注入のエネルギーが等しければ、第１のソースドレイン領域は本来の基板表面から見てより深い位置に形成される。従って、第１のソースドレイン領域を形成するための不純物の濃度と、第１のポケット注入領域を形成するための不純物の濃度とが交差する位置を、本来の基板表面から見てより深い位置にすることができる。つまり、ポケット注入領域の不純物濃度を高くしても、接合リーク電流及び接合容量を従来と比べて大幅に抑制することができる。その結果、パンチスルー及び短チャネル効果の抑制と、接合リーク及び接合容量の抑制と、微細化とが両立した半導体装置を実現できる。
【００１２】
本発明の半導体装置は、第１の活性領域における第１のゲート電極の両側方で且つ第１のポケット領域よりも浅い位置に形成された第１導電型の第１のエクステンション領域をさらに備え、リセス部の深さは、第１のエクステンション領域の接合深さよりも浅いことが好ましい。
【００１３】
本発明の半導体装置において、第１のソースドレイン領域の下面は、第１のポケット領域によって覆われていてもよい。
【００１４】
本発明の半導体装置において、半導体基板における第２の活性領域に形成された第２導電型の第２のトランジスタをさらに備え、第２の活性領域の上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、２の活性領域における第２のサイドウォールの両側方に形成された第１導電型の第２のポケット領域と、第２の活性領域における第２のゲート電極の両側方で且つ第２のポケット領域よりも浅い位置に形成された第２導電型の第２のエクステンション領域と、第２の活性領域における第２のサイドウォールの外側方で且つ第２のポケット領域よりも浅い位置に形成された第２導電型の第２のソースドレイン領域とを有し、第２のソースドレイン領域は、リセス部に形成されていない構成としてもよい。
【００１５】
このような構成とすることにより、導電型が異なる２種類のトランジスタを備えている場合に、一方は、接合リーク及び接合容量をより抑制し、他方は、パンチスルー及び短チャネル効果をより抑制することが可能となる。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板における第１の活性領域に形成された第１導電型の第１のトランジスタを備えた半導体装置の製造方法を対象とし、第１の活性領域の上に第１のゲート電極を形成する工程（ａ）と、第１の活性領域に第１のゲート電極をマスクとしてイオン注入をすることにより第２導電型の第１のポケット領域を形成する工程（ｂ）と、第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、第１の活性領域における第１のサイドウォールの外側方の領域にリセス部を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の活性領域に第１のゲート電極及び第１のサイドウォールをマスクとしてイオン注入をすることにより第１導電型の第１のソースドレイン領域を形成する工程（ｅ）とを備えていることを特徴とする。
【００１７】
本発明の半導体装置の製造方法は、リセス部を形成した後、第１のソースドレイン領域を形成する。このため、イオン注入の加速エネルギーを大きくすることなく第１のソースドレイン領域を第１のポケット注入領域に対して深い位置に形成できる。従って、ゲート長を微細化させるために、ポケット注入領域の不純物濃度を高くしても、接合リーク電流及び接合容量を従来と比べて大幅に抑制することができる。その結果、パンチスルー及び短チャネル効果の抑制と、接合リーク及び接合容量の抑制と、微細化とが両立した半導体装置を実現できる。
【００１８】
本発明の半導体装置の製造方法は、工程（ａ）の後で工程（ｃ）の前に、第１の活性領域に第１のゲート電極をマスクとしてイオン注入をすることにより第１のポケット領域よりも浅い位置に第１導電型の第１のエクステンション領域を形成する工程（ｆ）をさらに備え、工程（ｄ）において、リセス部の深さは、第１のエクステンション領域の接合深さよりも浅く形成してもよい。
【００１９】
本発明の半導体装置の製造方法において、工程（ｃ）は、半導体基板の上に第１のゲート電極を覆う絶縁膜を形成する工程（ｃ１）と、絶縁膜を異方性エッチングして第１のサイドウォールを形成する工程（ｃ２）とを含み、工程（ｄ）は、工程（ｃ２）における絶縁膜のオーバーエッチングによって行ってもよい。
【００２０】
本発明の半導体装置の製造方法は、半導体基板における第２の活性領域に形成された第２導電型の第２のトランジスタをさらに備え、工程（ａ）は、第２の活性領域の上に第２のゲート電極を形成する工程を含み、工程（ｂ）は、第２の活性領域に第２のゲート電極をマスクとしてイオン注入をすることにより第１導電型の第２のポケット領域を形成する工程を含み、工程（ｃ）は、第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、工程（ｅ）は、第２の活性領域に第２のゲート電極及び第２のサイドウォールをマスクとしてイオン注入をすることにより第２導電型の第２のソースドレイン領域を形成する工程を含み、工程（ｄ）において、第２の活性領域にはリセス部が形成されないことが好ましい。
【発明の効果】
【００２１】
本発明に係る半導体装置及びその製造方法によれば、製造方法を複雑にすることなく、接合容量及び接合リークが小さい半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面の構成を示している。図１に示すように本実施形態の半導体装置は、半導体基板１０に形成されたＭＯＳＦＥＴ（金属−酸化膜−半導体電界効果トランジスタ）である。ｎチャネルトランジスタであっても、ｐチャネルトランジスタであってもよいが、以下においてはｎチャネルトランジスタを例に説明する。
【００２３】
半導体基板１０には、シャロートレンチアイソレーション（ＳＴＩ）等からなる素子分離領域１２によって分離された活性領域１１が形成されている。なお、活性領域１１にはｎチャネルトランジスタであればｐウェル２１が形成されている。
【００２４】
活性領域１１の上には、サイドウォール１９を有するゲート電極１８がゲート絶縁膜１７を介して形成されている。
【００２５】
活性領域１１におけるゲート電極１８の両側方の領域にはｎ型の不純物イオンが注入されたエクステンション領域１５が形成されている。また、エクステンション領域１５よりも深い位置にはｐ型の不純物イオンが注入されたポケット領域１３が形成されている。
【００２６】
活性領域１１におけるサイドウォール１９の両側方の領域には、ｎ型の不純物イオンが注入されたソースドレイン領域１４が形成されている。ソースドレイン領域１４は、エクステンション領域１５よりも深く且つポケット領域１３よりも浅い位置に形成されている。
【００２７】
本実施形態の半導体装置は、活性領域１１におけるサイドウォール１９の両側方の領域にリセス部１０ａが形成されており、ソースドレイン領域１４はリセス部１０ａに形成されている。これにより、以下に示すようにソースドレイン領域１４が本来よりも深い位置に形成され、接合容量及び接合リーク電流を大幅に低減することが可能となる。
【００２８】
半導体装置の微細化を進めるためには、ソースドレイン領域の浅接合化を行う必要があり、ソースドレイン領域を形成する際のイオン注入を低エネルギーで行う必要がある。図２（ａ）及び（ｂ）はイオン注入の条件を変えてソースドレイン領域を形成した際のイオン濃度プロファイルを示している。（ａ）は、砒素（Ａｓ）を２０ｋｅＶ、リン（Ｐ）を１０ｋｅＶで注入した場合を示し、（ｂ）はＡＳを１０ｋｅＶ、リン（Ｐ）を７ｋｅＶで注入した場合を示している。
【００２９】
基板の表面に近い浅い位置においては、ソースドレイン領域を形成するためのリン（Ｐ）のイオン濃度がポケット領域を形成するためのホウ素（Ｂ）のイオン濃度よりも高くなっているが、基板表面から離れるに従いリン（Ｐ）の濃度は大きく低下し、ある位置においてリン（Ｐ）の濃度とホウ素（Ｂ）の濃度とは交差する。リン（Ｐ）のイオン濃度とホウ素（Ｂ）のイオン濃度とが交差する位置では、双方のイオン注入による導電度がキャンセルされる。従って、これよりも深い位置においては基板濃度が上昇し、接合容量及び接合リークが増大する。
【００３０】
図２（ａ）に示すように、リン（Ｐ）を１０ｋｅＶで注入した場合には、リン（Ｐ）の濃度とホウ素（Ｂ）の濃度とが交差する位置は基板表面から７７ｎｍであり、十分に深い位置で交差している。しかし、リン（Ｐ）を７ｋｅＶで注入した場合には、５２ｎｍの位置で交差している。このように、ソースドレイン領域を形成する際のイオン注入のエネルギーを小さくし浅接合化を進めると、ポケット領域を形成することによる基板濃度の上昇が浅い位置で生じることになり、接合容量及び接合リークの影響を大きく受けることになる。
【００３１】
しかし、本実施形態の半導体装置は、ソースドレイン領域１４が、半導体基板１０の表面を掘り下げたリセス部１０ａに形成されている。これにより、イオン注入のエネルギーが等しければ、ソースドレイン領域１４は本来の基板表面から見てより深い位置に形成される。従って、ソースドレイン領域を形成するためのｎ型の不純物の濃度と、ポケット領域を形成するためのｐ型の不純物の濃度とが交差する位置を、本来の基板表面から見てより深い位置にすることができる。
【００３２】
図３は深さが５ｎｍのリセス部１０ａを形成した場合とリセス部がない場合とにおけるイオン濃度のプロファイルを示している。図中に実線で示したリセス部がない場合と比べて破線で示したリセス部１０ａを形成した場合には、ｎ型不純物の濃度とｐ型不純物の濃度とが交差する位置が深い位置にシフトしていることがわかる。このように、リセス部１０ａを形成することにより、浅い位置における基板濃度を小さくし、接合容量及び接合リークの影響を低減することができる。
【００３３】
リセス部１０ａの深さを深くするほど、ｎ型不純物の濃度とｐ型不純物の濃度とが交差する位置が深い位置にシフトする。しかし、リセス部１０ａの深さを深くしすぎると、短チャネル効果が大きくなりソースリークが増大するおそれがある。また、ソースドレイン領域が高抵抗化し、トランジスタの駆動力が劣化するおそれもある。
【００３４】
図４はリセス部１０ａの深さとソースリーク電流との関係を示している。なお、リセス部１０ａの深さは、サイドウォール１９を形成する際のドライエッチングのオーバーエッチ時間の長さとして表している。また、図４はｐチャネルトランジスタについて測定を行った結果を示している。
【００３５】
図４に示すように、オーバーエッチ時間を長くしてリセス部１０ａの深さを深くすると、短チャネル効果が大きくなりソースリーク電流が増大している。このようなソースリーク電流の増大及びソースドレイン領域の高抵抗化を押さえるためには、リセス部１０ａの深さはエクステンション領域の接合深さ以下とすることが好ましい。
【００３６】
以下に、本実施形態の半導体装置の製造方法について説明する。図５は第１の実施形態に係る半導体装置の製造方法を工程順に示している。
【００３７】
まず、一般的な方法により、ｐ型シリコンからなる半導体基板１０にＳＴＩ等の素子分離領域１２を形成する。これにより、半導体基板１０に素子分離領域１２に囲まれた活性領域１１を形成する。続いて、活性領域１１に、ｐ型不純物イオンを注入し、ｐウェル２１を形成する。その後、半導体基板１０上に酸化シリコン（ＳｉＯ２）等からなる絶縁膜を形成し、形成した絶縁膜の上にポリシリコン膜を堆積する。続いて、ポリシリコン膜にリン（Ｐ）又は砒素（Ａｓ）等の不純物イオンを注入する。イオン注入の後、リソグラフィとエッチングを用いて絶縁膜及びポリシリコン膜をパターニングして、図５（ａ）に示すように、活性領域１１上にゲート絶縁膜１７及びゲート電極１８を形成する。
【００３８】
次に、図５（ｂ）に示すように、ゲート電極１８をマスクとして活性領域１１にイオン注入を行い、エクステンション領域１５及びポケット領域１３を形成する。これらのイオン注入はゲート電極１８をマスクとして自己整合的に行う。エクステンション領域１５を形成する際には、ｎ型不純物である砒素（Ａｓ）を注入し、ポケット領域１３を形成する際には、ｐ型不純物であるホウ素（Ｂ）若しくはインジウム（Ｉｎ）又はホウ素（Ｂ）とインジウム（Ｉｎ）とを混合して注入する。
【００３９】
次に、図５（ｃ）に示すように、半導体基板１０上にＳｉＯ２若しくは窒化シリコン（ＳｉＮ）又はこれらの積層膜等からなる絶縁膜１９ａを堆積する。
【００４０】
次に、図５（ｄ）に示すように、絶縁膜１９ａを異方性エッチングして、ゲート電極１８の側面上にサイドウォール１９を形成する。
【００４１】
次に、図５（ｅ）に示すように、ゲート電極１８及びサイドウォール１９をマスクとして活性領域１１をドライエッチングすることによりリセス部１０ａを形成する。なお、リセス部１０ａは、サイドウォール１９を形成する際のオーバーエッチ時間を調整して、サイドウォール１９と同時に形成してもよい。このとき、リセス部１０ａの深さは、エクステンション領域１５の接合深さよりも浅く形成する。
【００４２】
次に、図５（ｆ）に示すように、活性領域１１にイオン注入を行い、ソースドレイン領域１４を形成する。ソースドレイン領域１４を形成するイオン注入はゲート電極１８及びサイドウォール１９をマスクとして自己整合的に行い、ｎ型不純物である砒素（Ａｓ）又は砒素（Ａｓ）とリン（Ｐ）との混合物を注入すればよい。
【００４３】
この後、図示していないが必要に応じて通常の方法により金属シリサイド層、層間絶縁膜、コンタクト及び配線等を形成すればよい。
【００４４】
第１の実施形態に係る半導体装置の製造方法においては、リセス部１０ａを形成した後、ソースドレイン領域１４を形成している。これにより、リセス部１０ａがない場合と比べて、本来のシリコン基板面から深い位置にソースドレイン領域１４を形成できる。その結果、イオン注入の加速エネルギーを大きくすることなくソースドレイン領域をポケット領域に対して深い位置に形成できる。つまり、パンチスルー及び短チャネル効果が生じないように、不純物を注入する際の注入エネルギーを低くしてソースドレイン領域を十分浅く形成した場合においても、ソースドレイン領域の下部において不純物濃度を大きく低下させることができる。この結果、ゲート長を微細化させるために、ポケット領域の不純物濃度を高くしても、接合リーク電流及び接合容量を従来と比べて大幅に抑制することができる。このため、パンチスルー及び短チャネル効果の抑制と、接合リーク及び接合容量の抑制と、微細化とが両立した半導体装置が実現できる。
【００４５】
なお、本実施形態はｎチャネルトランジスタを例に説明をしたが、ｐチャネルトランジスタにおいても同様にして製造することができる。この場合には、注入する不純物イオンの導電型を逆にする。具体的には、活性領域１１には、ｎ型不純物イオンを注入してｎウェルを形成すればよい。ゲート電極となるポリシリコン膜には、ホウ素（Ｂ）等を注入すればよい。エクステンション領域には、ホウ素（Ｂ）、フッ素（Ｆ）若しくはフッ化ホウ素（ＢＦ２）又はフッ素（Ｆ）とフッ化ホウ素（ＢＦ２）とを混合して注入すればよい。ポケット領域には、リン（Ｐ）又は砒素（Ａｓ）を注入すればよい。ソースドレイン領域には、ホウ素（Ｂ）又はホウ素（Ｂ）とフッ化ホウ素（ＢＦ２）とを混合して注入すればよい。
【００４６】
また、基板にｎチャネルトランジスタとｐチャネルトランジスタとが混在していてもよい。
【００４７】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図６は第２の実施形態に係る半導体装置の断面の構成を示している。図６に示すように本実施形態の半導体装置は、半導体基板１０の第１の領域（ｎＭＯＳ領域）１０Ａに形成されたｎチャネルトランジスタ２０Ａと第２の領域（ｐＭＯＳ領域）１０Ｂに形成されたｐチャネルトランジスタ２０Ｂとを備えている。
【００４８】
第１の領域１０Ａは、ＳＴＩ等からなる素子分離領域１２と、素子分離領域１２に囲まれた第１の活性領域１１Ａとを含み、第２の領域１０Ｂは、素子分離領域１２と素子分離領域１２に囲まれた第２の活性領域１１Ｂとを含む。第１の活性領域１１Ａにはｐウェル２１Ａが形成され、第２の活性領域１１Ｂにはｎウェル２１Ｂが形成されている。第１の活性領域１１Ａの上には第１のゲート絶縁膜１７Ａを介在させて第１のゲート電極１８Ａが形成されており、第２の活性領域１１Ｂの上には第２のゲート絶縁膜１７Ｂを介在させて第２のゲート電極１８Ｂが形成されている。第１のゲート電極１８Ａの側面上には第１のサイドウォール１９Ａが形成されており、第２のゲート電極１８Ｂの側面上には第２のサイドウォール１９Ｂが形成されている。
【００４９】
第１の活性領域１１Ａにおける第１のゲート電極１８Ａの両側方の領域にはｎ型の不純物イオンが注入された第１のエクステンション領域１５Ａが形成されている。また、第１のエクステンション領域１５Ａよりも深い位置にはｐ型の不純物イオンが注入された第１のポケット領域１３Ａが形成されている。さらに、第１の活性領域１１Ａにおける第１のサイドウォール１９Ａの外側方の領域には、ｎ型の不純物イオンが注入された第１のソースドレイン領域１４Ａが形成されている。第１のソースドレイン領域１４Ａは、第１のエクステンション領域１５Ａよりも深く且つ第１のポケット領域１３Ａよりも浅い位置に形成されている。
【００５０】
第２の活性領域１１Ｂにおける第２のゲート電極１８Ｂの両側方の領域にはｐ型の不純物イオンが注入された第２のエクステンション領域１５Ｂが形成されている。また、第２のエクステンション領域１５Ｂよりも深い位置にはｎ型の不純物イオンが注入された第２のポケット領域１３Ｂが形成されている。さらに、第２の活性領域１１Ｂにおける第２のサイドウォール１９Ｂの外側方の領域には、ｐ型の不純物イオンが注入された第２のソースドレイン領域１４Ｂが形成されている。第２のソースドレイン領域１４Ｂは、第２のエクステンション領域１５Ｂよりも深く且つ第２のポケット領域１３Ｂよりも浅い位置に形成されている。
【００５１】
本実施形態の半導体装置は、第１の活性領域１１Ａにおける第１のサイドウォール１９Ａの外側方の領域にリセス部１０ａが形成されており、第１のソースドレイン領域１４Ａはリセス部１０ａに形成されている。これにより、以下に示すようにソースドレイン領域が深い位置に形成され、接合容量及び接合リーク電流を大幅に低減することが可能となる。
【００５２】
以下に、第２の実施形態の半導体装置の製造方法について図面を参照して説明する。図７は第２の実施形態に係る半導体装置の製造方法を工程順に示している。
【００５３】
まず、一般的な方法により、ｐ型シリコンからなる半導体基板１０にＳＴＩ等の素子分離領域１２を形成する。これにより、半導体基板１０に第１の領域１０Ａに第１の活性領域１１Ａを区画し、第２の領域１０Ｂに第２の活性領域１１Ｂを区画する。続いて、第１の活性領域１１Ａにｐ型不純物イオンを注入してｐウェル２１Ａを形成し、第２の活性領域１１Ｂにｎ型不純物イオンを注入してｎウェル２１Ｂを形成する。その後、半導体基板１０の上にＳｉＯ２等からなる絶縁膜を形成し、形成した絶縁膜の上にポリシリコン膜を堆積する。続いて、ポリシリコン膜のうち第１の領域１０Ａの上に形成された部分にリン（Ｐ）又は砒素（Ａｓ）等の不純物イオンを注入し、第２の領域１０Ｂの上に形成された部分にホウ素（Ｂ）等の不純物イオンを注入する。イオン注入の後、リソグラフィとエッチングとを用いて、図７（ａ）に示すように、絶縁膜及びポリシリコン膜をパターニングして、第１の活性領域１１Ａの上に第１のゲート絶縁膜１７Ａ及び第１のゲート電極１８Ａを形成し、第２の活性領域１１Ｂの上に第２のゲート絶縁膜１７Ｂ及び第２のゲート電極１８Ｂを形成する。
【００５４】
次に、図７（ｂ）に示すように、第１のゲート電極１８Ａをマスクとして第１の活性領域１１Ａにイオン注入を行い、第１のエクステンション領域１５Ａ及び第１のポケット領域１３Ａを形成する。また、第２のゲート電極１８Ｂをマスクとして第２の活性領域１１Ｂにイオン注入を行い、第２のエクステンション領域１５Ｂ及び第２のポケット領域１３Ｂを形成する。これらのイオン注入は第１のゲート電極１８Ａ及び第２のゲート電極１８Ｂをマスクとして自己整合的に行う。第１のエクステンション領域１５Ａを形成する際には、ｎ型不純物である砒素（Ａｓ）を注入し、第１のポケット領域１３Ａを形成する際には、ｐ型不純物であるホウ素（Ｂ）若しくはインジウム（Ｉｎ）又はホウ素（Ｂ）とインジウム（Ｉｎ）とを混合して注入すればよい。第２のエクステンション領域１５Ｂを形成する際には、ｐ型不純物であるホウ素（Ｂ）若しくはフッ化ホウ素（ＢＦ２）又はフッ素（Ｆ）とフッ化ホウ素（ＢＦ２）とを混合して注入し、第２のポケット領域１３Ｂを形成する際には、ｎ型不純物であるリン（Ｐ）又は砒素（Ａｓ）を注入すればよい。
【００５５】
次に、図７（ｃ）に示すように、半導体基板１０の上にＳｉＯ２又はＳｉＮ等からなる絶縁膜１９ａを堆積する。
【００５６】
次に、図７（ｄ）に示すように、絶縁膜１９ａを異方性エッチングして、第１のゲート電極１８Ａの側面上に第１のサイドウォール１９Ａを形成し、第２のゲート電極１８Ｂの側面上に第２のサイドウォール１９Ｂを形成する。
【００５７】
次に、図７（ｅ）に示すように、第１のゲート電極１８Ａ及び第１のサイドウォール１９Ａをマスクとして第１の活性領域１１Ａをドライエッチングすることによりリセス部１０ａを形成する。このとき、リセス部１０ａの深さは、第１のエクステンション領域１５Ａの接合深さよりも浅く形成する。
【００５８】
次に、図７（ｆ）に示すように、第１の活性領域１１Ａ及び第２の活性領域１１Ｂにそれぞれイオン注入を行い、第１のソースドレイン領域１４Ａ及び第２のソースドレイン領域１４Ｂを形成する。第１のソースドレイン領域１４Ａを形成するイオン注入は第１のゲート電極１８Ａ及び第１のサイドウォール１９Ａをマスクとして自己整合的に行い、ｎ型不純物である砒素（Ａｓ）又は砒素（Ａｓ）とリン（Ｐ）とを混合して注入すればよい。第２のソースドレイン領域１４Ｂを形成するイオン注入は第２のゲート電極１８Ｂ及び第２のサイドウォール１９Ｂをマスクとして自己整合的に行い、ｐ型不純物であるホウ素（Ｂ）又はフッ化ホウ素（ＢＦ２）とホウ素（Ｂ）とを混合して注入すればよい。
【００５９】
この後、図示していないが必要に応じて通常の方法により金属シリサイド層、層間絶縁膜、コンタクト及び配線等を形成すればよい。
【００６０】
第２の実施形態は、ｎチャネルトランジスタ２０Ａの第１のソースドレイン領域１４Ａを形成する部分にリセス部１０ａを形成している。このため、ｎチャネルトランジスタにおいては、本来のシリコン基板面から深い位置に第１のソースドレイン領域１４Ａを形成でき、接合リーク及び接合容量の抑制効果がより高い注入プロファイルを実現できる。一方、ｐチャネルトランジスタにおいては第１のソースドレイン領域１４Ａよりも浅い位置に第２のソースドレイン領域１４Ｂが形成されるため、短チャネル効果の抑制効果がより高い注入プロファイルを実現できる。なお、ｎチャネルトランジスタとｐチャネルトランジスタとを入れ替えて、ｐチャネルトランジスタがリセス部を有する構成としてもよい。
【００６１】
第２の実施形態において、リセス部１０ａを、第１のサイドウォール１９Ａ及び第２のサイドウォール１９Ｂを形成した後に形成する例を示した。しかし、第１のサイドウォール１９Ａを形成する工程と第２のサイドウォール１９Ｂを形成する工程とを別工程とし、第１のサイドウォール１９Ａを形成する際にオーバーエッチ時間を調整することにより第１のサイドウォール１９Ａとリセス部１０ａとを同時に形成してもよい。
【００６２】
また、第１のサイドウォール１９Ａの形成と第２のサイドウォール１９Ｂの形成とにエッチングレートが異なるエッチング法を用いれば、リセス部１０ａの形成が容易となる。具体的には、第１のサイドウォール１９Ａを形成する際のエッチングレートが、第２のサイドウォール１９Ｂを形成する際のエッチングレートよりも高くなるように、エッチングガスの混合比を調整すればよい。
【産業上の利用可能性】
【００６３】
本発明に係る半導体装置及びその製造方法は、製造方法を複雑にすることなく、接合容量及び接合リークが小さい半導体装置及びその製造方法を実現でき、半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）及び（ｂ）はイオン濃度プロファイルを示すグラフであり、（ａ）は加速電圧が高い場合であり、（ｂ）は加速電圧が低い場合である。
【図３】リセス部がある場合とない場合とのイオン濃度プロファイルを比較して示すグラフである。
【図４】リセス部の深さとリーク電流との関係を示すグラフである。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６５】
１０      半導体基板
１０Ａ    第１の領域
１０Ｂ    第２の領域
１０ａ    リセス部
１１      活性領域
１１Ａ    第１の活性領域
１１Ｂ    第２の活性領域
１２      素子分離領域
１３      ポケット領域
１３Ａ    第１のポケット領域
１３Ｂ    第２のポケット領域
１４      ソースドレイン領域
１４Ａ    第１のソースドレイン領域
１４Ｂ    第２のソースドレイン領域
１５      エクステンション領域
１５Ａ    第１のエクステンション領域
１５Ｂ    第２のエクステンション領域
１７      ゲート絶縁膜
１７Ａ    第１のゲート絶縁膜
１７Ｂ    第２のゲート絶縁膜
１８      ゲート電極
１８Ａ    第１のゲート電極
１８Ｂ    第２のゲート電極
１９      サイドウォール
１９Ａ    第１のサイドウォール
１９Ｂ    第２のサイドウォール
１９ａ    絶縁膜
２０Ａ    ｎチャネルトランジスタ
２０Ｂ    ｐチャネルトランジスタ
２１      ｐウェル
２１Ａ    ｐウェル
２１Ｂ    ｎウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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