(57)【要約】【課題】小型で、マウントが容易な半導体装置を提供する。【解決手段】半導体基板１１の第１の面に形成された第１導電型の第１半導体層１２と、第１半導体層１２上に形成された第２導電型の第２半導体層１３と、半導体基板１１の第１の面と反対の第２の面に形成され、第１半導体層１２に接続された第１接続導体１４と、第２半導体層１３を含む半導体基板１１の第１の面に形成され、第２半導体層１３に接続された第２接続導体１５と、第１接続導体１４の少なくとも１側面に形成された第３接続導体１６と、第２接続導体１５の少なくとも第３接続導体１６が形成された側面と同じ側の側面に形成された第４接続導体１７と、を具備している。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１の面に形成された第１導電型の第１半導体層と、
前記第１半導体層上に形成された第２導電型の第２半導体層と、
前記半導体基板の前記第１の面と反対の第２の面に形成され、前記第１半導体層に接続された第１接続導体と、
前記第２半導体層を含む前記半導体基板の前記第１の面に形成され、前記第２半導体層に接続された第２接続導体と、
前記第１接続導体の少なくとも１側面に形成された第３接続導体と、
前記第２接続導体の少なくとも前記第３接続導体が形成された側面と同じ側の側面に形成された第４接続導体と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１半導体層と前記第１接続導体とは、前記半導体基板の前記第２の面から前記第１半導体層に至るビア、またはスルーホールを介して接続され、前記第２半導体層と前記第２接続導体とは、前記第２半導体層上に前記第２接続導体を形成することにより接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層および前記第２半導体層が、前記第１半導体層および前記第２半導体層を囲うように前記半導体基板に形成された溝に埋め込まれた絶縁材により、前記半導体基板と電気的に分離されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第３接続導体が前記第１接続導体の全側面に形成され、前記第４接続導体が前記第２接続導体の全側面に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第３接続導体および前記第４接続導体の側面が、前記半導体基板の側面より外側にあることを特徴とする請求項１または請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、および実装技術の進展に合わせて、半導体装置の更なる小型化、高性能化が求められている。  
従来の半導体装置は、半導体チップと半導体チップを保護するためのパッケージとを有し、電極材フレームにマウント、ワイヤボンディングされた半導体チップを樹脂でモールドしていた。
【０００３】
そのため、半導体装置のサイズは、半導体チップのサイズだけでなく、電極材フレームのサイズおよびワイヤの高さなどにも律速されるようになってきており、半導体装置の小型化が困難になる問題がある。
【０００４】
更に、ボンディンクワイヤーと電極材フレームのインダクタンス成分により、電圧印加（電流印加）時の過渡特性がクランピングして安定化するまでに時間を要するという問題があり、高周波用の半導体装置、例えば高周波用ダイオードでは周波数特性が悪化する問題がある。
【０００５】
これに対して、チップスケールパッケージ（Chip Scale Package）として、半導体チップ自体がパッケージを兼ねるものが知られている（例えば特許文献１参照。）。
【０００６】
特許文献１に開示された半導体装置は、二つの端子が形成された第１面と、第１面に対向して一つの端子が形成された第２面とを有するチップ素子と、二つの端子領域を除く第１面に形成された絶縁層と、絶縁層上に形成されて第１面上の各端子に連結され、所定の間隔で電気的に分離された第１及び第２導電層と、チップ素子の第２面に形成されて第２面の端子と連結された第３導電層と、第１、第２、及び第３導電層の側面中チップ素子の同じ側面に接する一側面に各々形成された電極面と、を備えている。
【０００７】
然しながら、特許文献１に開示された半導体装置は３端子素子のトランジスタで、基板に接続する電極を形成する面が限られるので、小型になるほど電極の形成および基板へのマウントがしづらくなるという問題がある。また、２端子素子であるダイオードについては何ら開示していない。
【特許文献１】特開２００３−２７３２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、小型で、マウントが容易な半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、半導体基板の第１の面に形成された第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、前記半導体基板の前記第１の面と反対の第２の面に形成され、前記第１半導体層に接続された第１接続導体と、前記第２半導体層を含む前記半導体基板の前記第１の面に形成され、前記第２半導体層に接続された第２接続導体と、前記第１接続導体の少なくとも１側面に形成された第３接続導体と、前記第２接続導体の少なくとも前記第３接続導体が形成された側面と同じ側の側面に形成された第４接続導体と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、小型で、マウントが容易な半導体装置が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１２】
本発明の実施例に係る半導体装置について、図１乃至図7を用いて説明する。図１は半導体装置を示す断面図、図２は半導体装置が基板に実装された状態を示す断面図、図３乃至図７は半導体装置の製造工程を順に示す断面図である。
【００１３】
図１に示すように、本実施例の半導体装置１０は、半導体基板１１の第１の面に形成された第１導電型の第１半導体層１２と、第１半導体層１２上に形成された第２導電型の第２半導体層１３と、半導体基板１１の第１の面と反対の第２の面に形成され、第１半導体層１２に接続された第１接続導体１４と、第２半導体層１３を含む半導体基板１１の第１の面に形成され、第２半導体層１３に接続された第２接続導体１５と、第１接続導体１４の少なくとも１側面に形成された第３接続導体１６と、第２接続導体１５の少なくとも第３接続導体１６が形成された側面と同じ側の側面に形成された第４接続導体１７と、を具備している。
【００１４】
半導体基板１１は、例えばシリコン基板である。半導体基板１１は、外周面が露出しており、第１および第２半導体層１２、１３を外部から保護するパッケージとして機能している。
【００１５】
そのため、半導体基板１１は、できるだけ抵抗の高い基板であることが望ましい。例えばノンドープの高抵抗基板、またはＰ型不純物とＮ型不純物の両方をドープすることにより不純物補償された高抵抗基板などである。  
半導体基板１１が高抵抗基板であれば、半導体基板１１の導電型はＰ型、Ｎ型のいずれでも構わない。
【００１６】
第１半導体層１２は、例えばＰ型半導体層であり、第２半導体層１３はＰ型半導体層よりキャリア濃度の高いＮ＋型半導体層である。  
第１および第２半導体層１２、１３により、半導体基板１１にＰＮ接合を有するダイオードが形成されている。
【００１７】
第１および第２半導体層１２、１３は、第１および第２半導体層１２、１３を囲うように半導体基板１１に形成されたトレンチの内壁を覆う絶縁膜１８、例えばシリコン酸化膜と、トレンチ内に埋め込まれた絶縁材１９、例えばノンドープのポリシリコンとを有するＳＴＩ（Shallow Trench Isolation）２０により、半導体基板１１と電気的に分離されている。
【００１８】
更に、第２半導体層１３の外周部を含む半導体基板１１上に、絶縁膜２１、例えばシリコン酸化膜が形成されている。これは、後述する第１接続導体１４と第２接続導体１５との間の絶縁性を確保するためである。
【００１９】
第１接続導体１４は、半導体基板１１の第２の面から第１半導体層１２に至るコンタクトホールの内面を含む半導体基板１１の第２の面に形成されたニッケル（Ｎｉ）膜２２と、コンタクトホールを埋め込んでニッケル膜２２上に形成された銅（Ｃｕ）膜２３とを有している。
【００２０】
第２接続導体１５は、第２半導体層１３上にバリアメタル膜（図示せず）、例えばＴｉＮ／Ｔｉ膜を介し、外周部が絶縁膜２１の途中までオーバラップして形成されたアルミニウム（Ａｌ）膜２４と、アルミニウム膜２４を覆い、外周部が絶縁膜２１の端部までオーバラップして形成されたニッケル膜２５と、ニッケル膜２５上に形成された銅膜２６とを有している。
【００２１】
銅膜２３、２６は、ニッケル膜２２、２５より十分厚く、例えば８０μｍ程度に形成されており、第１および第２接続導体１４、１５の主要部を構成している。
【００２２】
第３接続導体１６は、第１接続導体１４の少なくとも１側面、ここでは４側面および表面を含む５面全体に形成された錫膜である。  
同様に、第４接続導体１７は、第２接続導体１５の少なくとも１側面、ここでは４側面および表面を含む５面全体に形成された錫膜である。
【００２３】
第３接続導体１６の４側面は、半導体基板１１の４側面よりδＬ、例えば２０〜３０μｍ程度だけ外側に位置している。同様に、第４接続導体１７の４側面は、半導体基板１１の４側面よりδＬだけ外側に位置している。
【００２４】
半導体装置１０は、高抵抗の半導体基板１１の外側（４側面、第１および第２の面）が第１および第２半導体層１２、１３を保護するためのパッケージとして機能し、更に第１および第２の面が外部に接続するための電極形成面として機能している。
【００２５】
そのため、半導体装置１０は、半導体基板１１を載置するための基板と、第１および第２半導体層１２、１３を外部に接続するためのボンディングワイヤと、第１および第２半導体層１２、１３を保護するためのモールド樹脂などが不要であり、小型化な半導体装置１０が得られる。
【００２６】
図２は、半導体装置１０が、プリント基板（ＰＷＢ：Printed Wiring Board）に実装された状態を示す断面図である。  
図２に示すように、半導体装置１０は、チップ部品、例えばチップコンデンサ、チップ抵抗などと同様に、半導体基板１１の側面１１ａがプリント基板３０と並行するように配置されて実装されている。
【００２７】
プリント基板３０は、絶縁性の基板３１上に形成された配線３２ａ、３２ｂと、離間して対向する配線３２ａ、３２ｂの一端に形成されたバンプ３３ａ、３３ｂと、を具備している。  
バンプ３３ａに、ハンダ３４ａを介して第３接続導体１６の側面１６ａが接続されている。同様に、バンプ３３ｂに、ハンダ３４ｂを介して第４接続導体１７の側面１７ａが接続されている。
【００２８】
第３接続導体１６および第４接続導体１７の側面１６ａ、１７ａが半導体基板１１の側面１１ａより外側にあるので、半導体装置１０はプリント基板３０から十分に離間して実装される。  
これにより、半導体基板１１とプリント基板３０との隙間にハンダなどが垂れても、半導体基板１１とプリント基板３０との間の絶縁性を確保することができる。
【００２９】
第３接続導体１６および第４接続導体１７は、第１接続導体１４および第２接続導体１５の５面全体に形成されているので、どの側面を用いてもプリント基板３０に確実に実装することができるので、マウントが容易である。
【００３０】
次に、半導体装置１０の製造方法について、図３乃至図７を用いて説明する。図３乃至図７は、半導体装置１０の製造工程を順に示す断面図である。
【００３１】
始めに、図３（ａ）に示すように、半導体基板１１の第１の面に、例えばＲＩＥ（Reactive Ion Etching）法により深さ４０μｍ程度のトレンチ４０を形成する。  
次に、トレンチ４０の内側を含む半導体基板１１上に、例えば熱酸化法により厚さ１００ｎｍ程度の熱酸化膜４１を形成する。
【００３２】
次に、図３（ｂ）に示すように、トレンチ４０の内側を埋め込むように半導体基板１１上に、例えばＣＶＤ（Chemical Vapor Deposition）法によりノンドープのポリシリコン膜４２を形成する。
【００３３】
次に、図３（ｃ）に示すように、半導体基板１１上のポリシリコン膜４２および熱酸化膜４１を、例えばＣＭＰ（Chemical Mechanical Polishing）法により除去し、半導体基板１１を露出させる。  
これにより、熱酸化膜４１がトレンチの内壁を覆う絶縁膜１８になり、ポリシリコン膜４２がトレンチ内に埋め込まれた絶縁材１９になり、ＳＴＩ２０が形成される。
【００３４】
次に、図４（ａ）に示すように、ＳＴＩ２０を含む半導体基板１１上に、例えばＣＶＤ法によりシリコン酸化膜４３を形成する。  
次に、ＳＴＩ２０で囲まれる１半導体層１２が形成される領域に開口４４ａを有するレジスト膜４４を形成し、レジスト膜４４をマスクとして半導体基板１１にＰ型不純物、例えば硼素イオン（Ｂ＋）を選択的に注入する。  
次に、レジスト膜４４を除去した後、熱処理を施し、厚さ３０μｍ程度の深いＰ型拡散である第１半導体層１２を形成する。
【００３５】
次に、図４（ｂ）に示すように、第２半導体層１２が形成された領域に開口４５ａを有するレジスト膜４５を形成し、レジスト膜４５をマスクとして半導体基板１１にＮ型不純物、例えば燐イオン（Ｐ＋）を選択的に注入する。  
次に、レジスト膜４５を除去した後、短時間の熱処理を施し、厚さ１μｍ程度の浅いＮ＋型拡散層である第２半導体層１３を形成する。
【００３６】
次に、図４（ｃ）に示すように、絶縁膜４３を除去した後、半導体基板１１上に、例えばＣＶＤ法によりシリコン酸化膜である絶縁膜２１を形成し、リソグラフィ法およびＲＩＥ法により絶縁膜２１を選択的に除去し、外周部を除いて第２半導体層１３を露出させる。
【００３７】
次に、周知の方法により、露出した第２半導体層１３を含む絶縁膜２１上にバリアメタル（図示せず）を介し、外周部が絶縁膜２１にオーバラップしたアルミニウム膜２４と、アルミニウム膜２４上に外周部が絶縁膜２１にオーバラップしたニッケル膜２５とを有する第２接続導体１５の下部を形成する。  
アルミニウム膜２４は、例えば真空蒸着法により形成し、ニッケル膜２５は、例えば無電解メッキ法により形成する。
【００３８】
次に、ニッケル膜２５の周りの絶縁膜２１を、例えばＲＩＥ法により除去して、半導体基板１１の第１の面のダイシング領域４６を露出させる。
【００３９】
次に、図５（ａ）に示すように、半導体基板１１の第２の面を研磨して、厚さ４００μｍ程度に薄く加工した後、例えば両面アライナー装置を用いてフォトリソグラフィ法によりパターニングし、ＲＩＥ法により半導体基板１１の第２の面から第１半導体層１２に至る直径５０μｍ程度のコンタクトホール４７を形成する。
【００４０】
次に、コンタクトホール４７の内側を含む半導体基板１１の第２の面に、無電解メッキ法によりニッケル膜２２を形成する。  
次に、第１の面のダイシング領域４６に対応するニッケル膜２２を選択的に除去し、半導体基板１１の第２の面のダイシング領域４８を露出させる。
【００４１】
次に、図５（ｂ）に示すように、フォトリソグラフィ法により半導体基板１１の第２の面のダイシング領域４８を覆うレジスト膜４９を形成した後、レジスト膜４９をマスクとして電解メッキ法によりコンタクトホール４７を埋め込むようにニッケル膜２２上に厚さ８０μｍ程度の銅膜２３を形成する。これにより、第１接続導体１４が形成される。
【００４２】
次に、図６（ａ）に示すように、フォトリソグラフィ法により半導体基板１１の第１の面のダイシング領域４６を覆うレジスト膜５０を形成した後、レジスト膜５０をマスクとして、電解メッキ法によりニッケル膜２５上に厚さ８０μｍ程度の銅膜２６を形成する。これにより、第２接続導体１５が形成される。
【００４３】
次に、図６（ｂ）に示すように、レジスト膜４９、５０を除去し、銅膜２３、２６の表面に薄いニッケル膜（図示せず）を形成した後に、半導体基板１１の第２の面側を粘着シート５１に貼り付ける。  
次に、第１の面側から、残し厚が５０〜１００μｍ程度になるまで、半導体基板１１をブレードまたはＲＩＥ法によりカットする。
【００４４】
次に、図７（ａ）に示すように、半導体基板１１の第１の面側を粘着シート５２に貼り付け、第２の面側から半導体基板１１をブレードでカットすることにより、半導体基板１１を個片化する。
【００４５】
次に、図７（ｂ）に示すように、個片化された半導体基板１１の第１接続導体１４の４側面と表面を含む５面全体および第２接続導体１５の４側面と表面を含む５面全体に、例えばバレルメッキ法により錫膜を２０〜３０μｍ程度形成する。これにより、第３接続導体１６および第４接続導体１７が形成される。
【００４６】
バレルメッキとは、ガラメッキとも呼ばれ、多量の品物をバレル（樽）の中に入れ、回転させながら電解メッキする方法である。錫膜は抵抗の低い銅膜上にはメッキされるが、抵抗の高い半導体基板１１上にはメッキされない。
【００４７】
これにより、高抵抗の半導体基板１１の外側が第１および第２半導体層１２、１３を外部から保護するためのパッケージおよび外部に接続するための電極形成面として機能する半導体装置１０が完成する。
【００４８】
半導体装置１０は、基板、ボンディングワイヤおよびモールド樹脂が不要なので、サイズは目的に応じて自由に定めることができる。例えば０．６×０．３×０．３ｍｍ程度から０．４×０．２×０．２ｍｍ程度の小型のチップダイオードが得られる。  
更に、ボンディングワイヤ等による不要なインダクタンス成分が減少するので、半導体素子特性への影響を抑制することができる。
【００４９】
以上説明したように、本実施の半導体装置１０は、高抵抗の半導体基板１１の外側が第１および第２半導体層１２、１３を外部から保護するためのパッケージおよび外部に接続するための電極形成面として機能している。
【００５０】
その結果、第１および第２半導体層１２、１３を外部から保護するための樹脂、および外部に接続するためのボンディングワイヤが不要になる。従って、小型で、マウントが容易な半導体装置が得られる。
【００５１】
ここでは、半導体装置１０がＰＮ接合ダイオードである場合について説明したが、その他のダイオード、例えばＰＩＮ接合ダイオードでも構わない。  
２端子素子であればよく、例えばショットキー接合ダイオードなどに適用することも可能である。
【００５２】
第１半導体層１２と第１接続導体１４とは、半導体基板１１の第２の面から第１半導体層１２に至るコンタクトホール４７を銅膜２３で埋め込んだビアを介して接続した場合について説明したが、コンタクトホール４７の内面に銅膜を形成したスルーホールを介して接続しても構わない。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例に係る半導体装置を示す断面図。
【図２】本発明の実施例に係る半導体装置を基板に実装した状態を示す断面図。
【図３】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図４】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例に係る半導体装置の製造工程を順に示す断面図。
【符号の説明】
【００５４】
１０  半導体装置
１１  半導体基板
１２  第１半導体層
１３  第２半導体層
１４  第１接続導体
１５  第２接続導体
１６  第３接続導体
１７  第４接続導体
１８、２１  絶縁膜
１９  絶縁材
２０  ＳＴＩ
２２、２５  ニッケル膜
２３、２６  銅膜
２４  アルミニウム膜
３０  プリント基板
３１  基板
３２ａ、３２ｂ  配線
３３ａ、３３ｂ  バンプ
３４ａ、３４ｂ  半田
４０  トレンチ
４１  熱酸化膜
４２  ポリシリコン膜
４３  シリコン酸化膜
４４、４５、４９、５０  レジスト膜
４４ａ、４５ａ  開口
４６、４８  ダイシング領域
４７  コンタクトホール
５１、５２  粘着シート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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