(57)【要約】【課題】設計データの変更を行わずに、半導体装置の信頼性を高める。【解決手段】設定データに基づき膜のプロセス条件を設定する工程（Ｓ１）と、プロセス条件に基づいて膜の平坦化シミュレーションを行う工程（Ｓ２）と、平坦化シミュレーションから膜の危険個所の有無を判断する工程（Ｓ３）と、平坦化シミュレーションの判断に基づいて膜の平坦化を行う工程（Ｓ４）と、を有する半導体装置の製造方法によって、設計データの変更を行わずに、信頼性が高められた半導体装置が提供される。【選択図】図１
2009170632.tif 000002
【特許請求の範囲】
【請求項１】
設定データに基づき膜のプロセス条件を設定する工程と、
前記プロセス条件に基づいて前記膜の平坦化シミュレーションを行う工程と、
前記平坦化シミュレーションから前記膜の危険個所の有無を判断する工程と、
前記平坦化シミュレーションの判断に基づいて前記膜の平坦化を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記危険個所の有無を判断して、前記危険個所が有ると判断された場合、前記プロセス条件を変更し、変更した前記プロセス条件に基づいて、前記平坦化シミュレーションを再び行い、
前記危険個所が無いと判断された場合、前記危険個所が無いと判断された前記プロセス条件に基づいて平坦化を行う工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記危険個所が無くならない場合、前記設計データを変更することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記プロセス条件は、前記平坦化シミュレーションにて平坦化される前記膜の膜厚および／または前記膜の研磨時間であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
設定データに基づき膜のプロセス条件を設定するプロセス条件設定部と、
前記プロセス条件に基づいて前記膜の平坦化シミュレーションを行って、前記膜の危険個所の有無を判断する平坦化シミュレーション部と、
を有することを特徴とする半導体装置製造システム。
【請求項６】
前記平坦化シミュレーション部が、前記危険個所の有無を判断して、前記危険個所が有ると判断された場合、前記プロセス条件設定部が前記プロセス条件を変更し、前記平坦化シミュレーション部が、変更した前記プロセス条件に基づいて、前記平坦化シミュレーションを再び行い、
前記危険個所が無いと判断された場合、平坦化部が、前記危険個所が無いと判断された前記プロセス条件に基づいて平坦化を行うことを特徴とする請求項５記載の半導体装置製造システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置製造システムに関し、特に、設計データを利用して平坦化シミュレーションを行う半導体装置の製造方法および半導体装置製造システムに関する。
【背景技術】
【０００２】
近年、半導体装置の製造方法では、ＤＦＭ（Design For Manufacturing）と呼ばれるシミュレーションが適用されている。
ＤＦＭの一般的な方法について以下に説明する。
【０００３】
まず、マスクパターンを記述するためのＧＤＳ（Graphic Data System）IIデータやＣＩＦ（Common Intermediate Format）などと呼ばれる設計データを入力する。次いで、例えば、ＧＤＳIIデータを基に、配線などが施された入力ファイルを作成し、マスクの材料、膜厚、ガス種および研磨時間などのプロセス条件を決定する。次いで、決定したプロセス条件を用いて、対象となる半導体装置の製造工程についてシミュレーションを行う。次いで、当該工程のシミュレーション結果から、危険個所などの有無を判定する。危険個所が無ければ、決定したプロセス条件を用いて実際の当該工程を行い、異常個所が有れば、ＧＤＳIIデータを修正して、修正したＧＤＳIIデータに従い再び上記処理を行う。
【０００４】
したがって、ＤＦＭを適用することにより、半導体装置を製造する際に、例えば、上述のように行ったシミュレーション結果を、実際の半導体装置の製造工程に反映することにより、危険個所などの発生を抑制することができて、信頼性が高まった半導体装置を製造することが可能となる（例えば、特許文献１参照。）。
【０００５】
一方、銅（Ｃｕ）配線の完成度は半導体装置の製造工程におけるＣＭＰ（Chemical Mechanical Polishing）工程の出来上がりに大きく依存する。そこで、近年、ＤＦＭはＣＭＰ工程に盛んに適用されている（例えば、非特許文献１参照。）。
【０００６】
それでは、ＤＦＭをＣＭＰ工程に適用した場合について説明する。
まず、上述のように、ＧＤＳIIデータである設計データを用いて、ＣＭＰ工程のシミュレーションを行う。そして、ＣＭＰ工程のシミュレーション結果から、Ｃｕ配線が極端に凹む個所や、Ｃｕ残渣が発生しやすい危険個所（ホットスポット）などの有無を判定する。判定した結果、ホットスポットが有る場合は、設計の変更やダミーパターンの最適化を行う。この処理は、ホットスポットが無くなるまで繰り返し行う。このようにＣＭＰ工程にＤＦＭを適用することにより、設計データを適宜修正して、ホットスポットが無い、信頼性が高まった半導体装置を製造することが可能となる。
【特許文献１】特開２００３−９２２３７号公報
【非特許文献１】T. H. Park, “Characterization and Modeling of Pattern Dependencies in Copper Interconnects for Integrated Circuits”, Ph. D. thesis, Massachusetts Institute of Technology, 2002.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、ＣＭＰのシミュレーションにおいて、ホットスポットが無くなるように設計データを変更すると、変更した設計データに従って再びシミュレーションを行うための時間を要し、また、マスク作成までのスループットが低下するという問題点があった。
【０００８】
また、ＣＭＰのシミュレーションを行った結果、マクロ設計まで変更する必要が生じれば、設計を全て見直す必要があり、仮に、その見直しが小規模で収まったとしてもチップサイズが大きくなるという別の問題点があった。
【０００９】
本発明はこのような点に鑑みてなされたものであり、設計データの変更を行わずに、半導体装置の信頼性が高まった半導体装置の製造方法および半導体装置製造システムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、設計データを利用して平坦化シミュレーションを行う半導体装置の製造方法が提供される。
この半導体装置の製造方法は、設定データに基づき膜のプロセス条件を設定する工程と、前記プロセス条件に基づいて前記膜の平坦化シミュレーションを行う工程と、前記平坦化シミュレーションから前記膜の危険個所の有無を判断する工程と、前記平坦化シミュレーションの判断に基づいて前記膜の平坦化を行う工程と、から構成される。
【００１１】
また、上記目的を達成するために、設計データを利用して平坦化シミュレーションを行う半導体装置製造システムが提供される。
この半導体装置製造システムは、設定データに基づき膜のプロセス条件を設定するプロセス条件設定部と、前記プロセス条件に基づいて前記膜の平坦化シミュレーションを行って、前記膜の危険個所の有無を判断する平坦化シミュレーション部と、から構成される。
【発明の効果】
【００１２】
上記半導体装置の製造方法では、設計データの変更を行わずに、信頼性が高まった半導体装置を製造するようにした。
また、上記半導体装置製造システムでは、設計データの変更を行わずに、信頼性が高まった半導体装置のプロセス条件を出力するようにした。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態として、実施の形態の概要を、その後に概要を踏まえた実施の形態について、図面を参照しながら説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。
【００１４】
まず、実施の形態の概要について図面を参照しながら説明する。
図１は、半導体装置の製造方法における平坦化の概要を説明するフローチャート図である。
【００１５】
まず、所望の半導体装置の設計データなどを基にして、平坦化の対象となる膜の厚さ（膜厚）や膜に対する研磨時間などのプロセス条件を設定する（ステップＳ１）。
次いで、設定したプロセス条件を用いて、平坦化シミュレーションを行う（ステップＳ２）。
【００１６】
次いで、平坦化シミュレーションの結果から、膜に凹部や残渣などの危険個所の有無を判断する（ステップＳ３）。
危険個所が有れば、プロセス条件を変更し、平坦化シミュレーションを行う。この処理を危険個所が無くなるまで行う。そして、得られた危険個所が無いプロセス条件を用いて、実際の膜の平坦化を行う（ステップＳ４）。
【００１７】
そして、通常の半導体装置の製造工程を続ける。
このように、平坦化シミュレーションによって、膜の危険個所の存在が確認されると、危険個所を無くするために、設計データではなく、プロセス条件を変更して、変更したプロセス条件を用いて、平坦化工程が行われて、信頼性が向上された半導体装置が製造される。この結果、シミュレーションに要する時間を短縮できて、マスクの作成までのスループットの低下を最低限に抑えることが可能となり、チップサイズの増加が防止される。
【００１８】
次に、この概要を踏まえた実施の形態について説明する。
本実施の形態では、ユーザはシミュレーション装置を用いて、ＣＭＰシミュレーションを行って、Ｃｕ配線の膜厚およびＣｕ配線に対する研磨時間を決定し、決定した膜厚および研磨時間を利用して半導体装置を製造することができる。
【００１９】
図２は、実施の形態におけるシミュレーション装置のハードウェア構造を示す図である。
シミュレーション装置１００は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０６を介してＲＡＭ（Random Access Memory）１０２、ハードディスクドライブ（ＨＤＤ：Hard Disc Drive）１０３、グラフィック処理装置１０４および入力インタフェース１０５が接続されている。
【００２０】
ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）プログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データが格納される。ＨＤＤ１０３には、ＯＳプログラムやアプリケーションプログラムが格納される。
【００２１】
グラフィック処理装置１０４には、モニタ２１が接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ２１の画面に表示させる。入力インタフェース１０５には、キーボード２２とマウス２３とが接続されている。入力インタフェース１０５は、キーボード２２やマウス２３から送られてくる信号を、バス１０６を介してＣＰＵ１０１に送信する。
【００２２】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。
次に、シミュレーション装置１００のモジュール構成について説明する。
【００２３】
図３は、実施の形態におけるシミュレーション装置の機能を示すブロック図である。
シミュレーション装置１００は、プロセス条件記憶部１１０、設計データ記憶部１２０、設計データ作成部１３０、プロセス条件設定部１４０およびシミュレーション部１５０を有する。
【００２４】
プロセス条件記憶部１１０は、ＣＭＰ工程の研磨時間毎のＣｕ配線の様々な個所における膜厚のデータをデータベースとして格納する。このデータベースは配線用の溝が形成されたサンプルにより予め取得される。なお、プロセス条件記憶部１１０に格納されるプロセス条件のデータベースについては後ほど説明する。
【００２５】
設計データ記憶部１２０は、設計データ作成部１３０によって作成される、所望の半導体装置のマスクパターンを記述するためのＧＤＳIIデータと呼ばれる設計データを格納する。
【００２６】
設計データ作成部１３０は、ユーザがモニタ２１を介して、キーボード２２およびマウス２３を通じて、所望の半導体装置の対応したマスクパターンの設計データを作成する。また、設計データ作成部１３０は、作成した設計データを設計データ記憶部１２０に格納する。
【００２７】
プロセス条件設定部１４０は、設計データ記憶部１２０に格納されている設計データを基に、プロセス条件記憶部１１０のデータベースを参照してプロセス条件として、膜厚および膜に対する研磨時間を設定する。
【００２８】
シミュレーション部１５０は、ＣＭＰシミュレーション部１５１、プロセス条件変更部１５２および設計データ変更部１５３から構成されている。
ＣＭＰシミュレーション部１５１は、プロセス条件設定部１４０で設定されたプロセス条件のデータを用いて、ＣＭＰ工程のシミュレーションを行う。また、ＣＭＰシミュレーション部１５１は、プロセス条件のデータを用いたシミュレーションの結果からＣｕ配線の危険個所の有無の判断を行い、危険個所が無いと判断されたプロセス条件を出力する。
【００２９】
プロセス条件変更部１５２は、シミュレーションの結果からＣｕ配線に危険個所が有ると判断された場合、プロセス条件設定部１４０によって設定されたプロセス条件のデータを変更する。
【００３０】
設計データ変更部１５３は、プロセス条件変更部１５２がプロセス条件のデータを変更して、ＣＭＰシミュレーション部１５１でシミュレーションを行っても、Ｃｕ配線に危険個所が有ると判断される場合、設計データ記憶部１２０に格納されている設計データを変更する。
【００３１】
以上の要素から構成されるシミュレーション装置１００では、プロセス条件設定部１４０が設定したプロセス条件のデータを用いて、シミュレーション部１５０がＣＭＰシミュレーションを行い、Ｃｕ配線に危険個所が無いと判断されるプロセス条件が出力される。
【００３２】
そして、出力されたプロセス条件はＣＭＰ装置・成膜装置１６０に適用されて、半導体装置の製造が引き続き行われる。
次に、プロセス条件記憶部１１０に予め格納される、配線用の溝が形成されたサンプルの膜厚や研磨時間のプロセス条件のデータの取得について説明する。
【００３３】
図４〜図７は、実施の形態におけるサンプル配線の要部断面模式図、図８は、実施の形態におけるサンプル配線の測定値の表である。
図４に示すように、サンプル配線２００は、基板２０１、配線用の溝２０２ａが形成された層間絶縁膜２０２、バリアメタル膜２０３、シード膜（図示を省略）およびメッキ膜２０４が順に積層されて構成されている。なお、サンプル配線２００の配線間隔は０．１４μｍ程度、配線の面積率を５０％程度である場合とする。また、各構成の膜厚は、層間絶縁膜２０２は３００ｎｍ程度、バリアメタル膜２０３は１０ｎｍ程度、シード膜は７０ｎｍ程度およびメッキ膜２０４は７００ｎｍ程度とする。また、構成材料は、例えば、バリアメタル膜２０３はタンタル（Ｔａ）、シード膜およびメッキ膜２０４はＣｕとする。また、溝２０２ａが形成された層間絶縁膜２０２上にシード膜およびメッキ膜２０４を積層すると、溝２０２ａの上部のメッキ膜２０４の膜厚が厚くなることが知られている。このため、図でも示すように、メッキ膜２０４は中央部が盛り上がり、段差を有している。
【００３４】
このようなサンプル配線２００に対して、まず、図４に示すように、ＣＭＰ処理を行う前のメッキ膜２０４の端部の膜厚Ａおよび中央部の膜厚Ｂ、配線の高さＣおよび層間絶縁膜２０２の溝２０２ａの深さＤを測定する。なお、測定には、例えば、段差測定装置、ＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）または断面ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）などが用いられる。また、各測定値は、図８の時間ｔ０に記載している。
【００３５】
次いで、サンプル配線２００にＣＭＰ処理を時間ｔ０から時間ｔ１の間行った場合について、図５に示している。これによれば、メッキ膜２０４の上部がＣＭＰにより研磨されて膜厚が薄くなっている。そして、上述のように測定した各個所の測定値を図８の時間ｔ１に記載している。
【００３６】
次いで、サンプル配線２００にＣＭＰ処理を時間ｔ０から時間ｔ２の間行った場合について、図６に示している。これによれば、バリアメタル膜２０３上の全てのメッキ膜２０４が研磨されて除去されている。そして、上述のように測定した各個所の測定値を図８の時間ｔ２に記載している。
【００３７】
最後に、サンプル配線２００にＣＭＰ処理を時間ｔ０から時間ｔ３の間行った場合について、図７に示している。これによれば、層間絶縁膜２０２の溝２０２ａおよび配線の上部が研磨されて、配線の上部が除去されている。そして、上述のように測定した各個所の測定値を図８の時間ｔ３に記載している。
【００３８】
したがって、図８に示すように、研磨時間の経過に応じて、メッキ膜２０４の端部の膜厚Ａおよび中央部の膜厚Ｂ、配線の高さＣおよび層間絶縁膜２０２の溝２０２ａの深さＤが測定される。そして、このようにして測定されたデータがプロセス条件記憶部１１０にデータベースとして格納される。なお、図８のデータは一例であって、測定個所を増やしたりするなどより詳細なデータベースにすれば、より高精度にシミュレーションを行うことができる。
【００３９】
そして、上記サンプル配線２００のパターン（配線間隔：０．１４μｍ、配線面積率：５０％）の他に、以下の配線間隔および面積配線率のパターンを有するサンプル配線を同様に準備し、測定するとともに、シミュレーション用のデータベースを作成した。
【００４０】
配線間隔：０．１μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
配線間隔：０．１４μｍ、配線面積率：１０％、２０％、３０％、５０％（サンプル配線２００）、７０％、８０％、９０％
配線間隔：０．３μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
配線間隔：０．５μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
配線間隔：１．０μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
配線間隔：３．０μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
配線間隔：５．０μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
配線間隔：１０．０μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
配線間隔：２０．０μｍ、配線面積率：１０％、２０％、３０％、５０％、７０％、８０％、９０％
なお、これらを用いて測定したサンプルパターンは本実施の形態を限定するものではなく、必要に応じて変更すればよい。
【００４１】
次に、シミュレーション装置１００を実行させて、パラメータを決定する処理についてフローチャートを用いて説明する。
図９は、実施の形態におけるＣＭＰシミュレーションの処理手順を示すフローチャート図である。シミュレーション装置１００によるＣＭＰシミュレーションの処理について図９を用いて説明する。
【００４２】
［ステップＳ１１］設計データ作成部１３０は、ユーザがモニタ２１を介して、キーボード２２およびマウス２３を通じて、所望の半導体装置に対応したマスクパターンの設計データを作成する。また、設計データ作成部１３０は、作成した設計データを設計データ記憶部１２０に格納する。また、初期設定として、後に用いられるプロセス条件の変更量および変更範囲を設定する。例えば、プロセス条件の膜厚および研磨時間を１％ずつ増加または減少させて、±１０％まで変更させるように設定する。
【００４３】
［ステップＳ１２］プロセス条件設定部１４０は、設計データ記憶部１２０を基に、予め用意されたプロセス条件記憶部１１０を参照しながら、プロセス条件である膜厚および研磨時間を設定する。
【００４４】
［ステップＳ１３］ＣＭＰシミュレーション部１５１は、プロセス条件設定部１４０で設定されたプロセス条件を用いて、Ｃｕ配線に対してＣＭＰ工程のシミュレーションを行う。
【００４５】
［ステップＳ１４］ＣＭＰシミュレーション部１５１は、ステップＳ１３のシミュレーション結果から、Ｃｕ配線に対して危険個所となるホットスポットの有無を判断する。ホットスポットが無いと判断されれば、ステップＳ１５へ進められ、ホットスポットが有ると判断されれば、ステップＳ１６へ進められる。
【００４６】
［ステップＳ１５］ＣＭＰシミュレーション部１５１は、ホットスポットが無いと判断されたプロセス条件をファイルとして出力する。
［ステップＳ１６］プロセス条件変更部１５２は、ステップＳ１４にて、ホットスポットが有ると判断されたプロセス条件の研磨時間を変更する。研磨時間の変更は、ステップＳ１１の初期設定に従って行われる。例えば、ステップＳ１３のシミュレーション結果から研磨時間が多ければ、１％減少させ、研磨時間が少なければ、１％増加させる。そして、次のフローでは再び、１％減少または増加させて、フローごとに、１％ずつ変更する。但し、変更の上下限を１０％とする。
【００４７】
［ステップＳ１７］ＣＭＰシミュレーション部１５１は、ステップＳ１６のプロセス条件変更部１５２で変更されたプロセス条件である研磨時間を用いて、ＣＭＰ工程のシミュレーションを行う。
【００４８】
［ステップＳ１８］ＣＭＰシミュレーション部１５１は、ステップＳ１７のシミュレーション結果から、Ｃｕ配線に対してホットスポットの有無を判断する。ホットスポットが無いと判断されれば、ステップＳ１５へ進められ、ホットスポットが有ると判断されれば、ステップＳ１９へ進められる。
【００４９】
［ステップＳ１９］プロセス条件変更部１５２は、ステップＳ１８にて、ホットスポットが有ると判断されると、研磨時間の変更を維持したまま、さらに、プロセス条件の膜厚を変更する。膜厚の変更もステップＳ１１の初期設定に従って行われる。例えば、研磨時間が変更された後の最初のフローでは、プロセス条件変更部１５２は、ステップＳ１７のシミュレーション結果において膜厚が厚ければ、膜厚を１％減少し、膜厚が薄ければ、膜厚を１％増加させるように変更する。そして、次回以降のステップＳ１９〜ステップＳ２２で繰り返されるフローでは、前回のステップＳ２０のシミュレーション結果における膜厚に応じて、膜厚を１％ずつ増減させるように変更する。但し、膜厚の変更の上下限を１０％とする。
【００５０】
［ステップＳ２０］ＣＭＰシミュレーション部１５１は、ステップＳ１９のプロセス条件変更部１５２で変更されたプロセス条件である膜厚を用いて、ＣＭＰ工程のシミュレーションを行う。
【００５１】
［ステップＳ２１］ＣＭＰシミュレーション部１５１は、ステップＳ２０のシミュレーション結果から、Ｃｕ配線に対してホットスポットの有無を判断する。ホットスポットが無いと判断されれば、ステップＳ１５へ進められ、ホットスポットが有ると判断されれば、ステップＳ２２へ進められる。
【００５２】
［ステップＳ２２］ＣＭＰシミュレーション部１５１は、ステップＳ１９の膜厚の変更量が上下限に達しているか否かを判断する。上下限に達していないと判断されればステップＳ１９へ進められ、達していると判断されればステップＳ２３へ進められる。例えば、膜厚を１％ずつ減少させている場合、膜厚の変更量が下限である１０％に達していなければ、ステップＳ１９へ進められて引き続き膜厚が減少される。一方、膜厚の変更量が下限である１０％に達していれば、ステップＳ２３へ進められる。
【００５３】
［ステップＳ２３］ＣＭＰシミュレーション部１５１は、ステップＳ１６の研磨時間の変更量が上下限に達しているか否かを判断する。上下限に達していないと判断されれば、ステップＳ１６へ進められ、達していると判断されれば、ステップＳ２４へ進められる。例えば、研磨時間を１％増加させて、膜厚を変更させていた場合、研磨時間の変更量が上限である１０％に達していなければ、ステップＳ１６へ進められて引き続き研磨時間が増加される。一方、研磨時間の変更量が上限である１０％に達していれば、ステップＳ２４へ進められる。なお、ステップＳ１６へ進められる際には、膜厚の変更量はリセットされる。
【００５４】
［ステップＳ２４］設計データ変更部１５３は、ステップＳ２３で研磨時間を変更することができないと判断されると、設計データ記憶部１２０を変更する。
以上のフローによって、得られたプロセス条件は、ＣＭＰ装置や成膜装置に適用されて、半導体装置の製造が続けられる。
【００５５】
このように、シミュレーション装置１００によってＣＭＰシミュレーションが行われて、Ｃｕ配線のホットスポットが有ると判断されると、ホットスポットを無くするために、設計データではなく、プロセス条件を変更して、変更したプロセス条件を用いて、ＣＭＰ工程などが行われて、信頼性が向上された半導体装置が製造される。この結果、シミュレーションに要する時間を短縮できて、マスクの作成までのスループットの低下を最低限に抑えることが可能となり、チップサイズの増加が防止される。
【００５６】
なお、本実施の形態では、ステップＳ１６で研磨時間を変更し、ステップＳ１９で膜厚を変更する場合を例に挙げて説明した。その他、ステップＳ１６で膜厚を、ステップＳ１９で研磨時間を変更するようにしても構わない。
【００５７】
また、本実施の形態では、ＣＭＰ工程の対象として設計データを基にＣｕ配線の場合を例に挙げて説明した。その他、Ｃｕ配線に代わってＳＴＩ（Shallow Trench Isolation）などや、設計データに代わってＥＢ（Electron Beam）露光データを適用させても構わない。
【００５８】
（付記１）  設定データに基づき膜のプロセス条件を設定する工程と、
前記プロセス条件に基づいて前記膜の平坦化シミュレーションを行う工程と、
前記平坦化シミュレーションから前記膜の危険個所の有無を判断する工程と、
前記平坦化シミュレーションの判断に基づいて前記膜の平坦化を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００５９】
（付記２）  前記危険個所の有無を判断して、前記危険個所が有ると判断された場合、前記プロセス条件を変更し、変更した前記プロセス条件に基づいて、前記平坦化シミュレーションを再び行い、
前記危険個所が無いと判断された場合、前記危険個所が無いと判断された前記プロセス条件に基づいて平坦化を行う工程を有することを特徴とする付記１記載の半導体装置の製造方法。
【００６０】
（付記３）  前記危険個所が無くならない場合、前記設計データを変更することを特徴とする付記２記載の半導体装置の製造方法。
（付記４）  前記プロセス条件は、前記平坦化シミュレーションにて平坦化される前記膜の膜厚および／または前記膜の研磨時間であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００６１】
（付記５）  前記設定データに代わりＥＢ露光データを用いることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
（付記６）  設定データに基づき膜のプロセス条件を設定するプロセス条件設定部と、
前記プロセス条件に基づいて前記膜の平坦化シミュレーションを行って、前記膜の危険個所の有無を判断する平坦化シミュレーション部と、
を有することを特徴とする半導体装置製造システム。
【００６２】
（付記７）  前記平坦化シミュレーション部が、前記危険個所の有無を判断して、前記危険個所が有ると判断された場合、前記プロセス条件設定部が前記プロセス条件を変更し、前記平坦化シミュレーション部が、変更した前記プロセス条件に基づいて、前記平坦化シミュレーションを再び行い、
前記危険個所が無いと判断された場合、平坦化部が、前記危険個所が無いと判断された前記プロセス条件に基づいて平坦化を行うことを特徴とする付記６記載の半導体装置製造システム。
【００６３】
（付記８）  前記危険個所が無くならない場合、前記設計データを変更する設計データ変更部をさらに有することを特徴とする付記７記載の半導体装置製造システム。
【図面の簡単な説明】
【００６４】
【図１】半導体装置の製造方法における平坦化の概要を説明するフローチャート図である。
【図２】実施の形態におけるシミュレーション装置のハードウェア構造を示す図である。
【図３】実施の形態におけるシミュレーション装置の機能を示すブロック図である。
【図４】実施の形態におけるサンプル配線の要部断面模式図（その１）である。
【図５】実施の形態におけるサンプル配線の要部断面模式図（その２）である。
【図６】実施の形態におけるサンプル配線の要部断面模式図（その３）である。
【図７】実施の形態におけるサンプル配線の要部断面模式図（その４）である。
【図８】実施の形態におけるサンプル配線の測定値の表である。
【図９】実施の形態におけるＣＭＰシミュレーションの処理手順を示すフローチャート図である。
【符号の説明】
【００６５】
１００  シミュレーション装置
１１０  プロセス条件記憶部
１２０  設計データ記憶部
１３０  設計データ作成部
１４０  プロセス条件設定部
１５０  シミュレーション部
１５１  ＣＭＰシミュレーション部
１５２  プロセス条件変更部
１５３  設計データ変更部
１６０  ＣＭＰ装置・成膜装置
【図１】
2009170632.tif 000003
【図２】
2009170632.tif 000004
【図３】
2009170632.tif 000005
【図４】
2009170632.tif 000006
【図５】
2009170632.tif 000007
【図６】
2009170632.tif 000008
【図７】
2009170632.tif 000009
【図８】
2009170632.tif 000010
【図９】
2009170632.tif 000011