(57)【要約】【課題】トランジスタ特性のパターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止すること。【解決手段】半導体集積回路の設計方法は、（Ａ）半導体集積回路のレイアウトデータを作成するステップと、（Ｂ）レイアウトデータに基づいてマスクデータを作成するステップとを有する。上記（Ｂ）ステップは、（Ｂ１）レイアウトデータを参照して、半導体集積回路に含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、ここで、そのパラメータは、少なくとも対象トランジスタの周辺の素子分離構造の幅を含み、（Ｂ２）抽出されたパラメータに依存する対象トランジスタの特性の設計値からの変動を打ち消すように、対象トランジスタのゲート長及びゲート幅を補正するステップと、（Ｂ３）ゲート長及びゲート幅が補正されたレイアウトデータから、マスクデータを作成するステップと、を含む。【選択図】図６
2009026829.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計方法であって、
（Ａ）前記半導体集積回路のレイアウトを示すレイアウトデータを作成するステップと、
（Ｂ）前記レイアウトデータに基づいて、前記半導体集積回路のマスクデータを作成するステップと
を有し、
前記（Ｂ）ステップは、
（Ｂ１）前記レイアウトデータを参照して、前記半導体集積回路に含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、
ここで、前記パラメータは、少なくとも前記対象トランジスタの周辺の素子分離構造の幅を含み、
（Ｂ２）前記抽出されたパラメータに依存する前記対象トランジスタの特性の設計値からの変動を打ち消すように、前記対象トランジスタのゲート長及びゲート幅を補正するステップと、
（Ｂ３）前記ゲート長及び前記ゲート幅が補正された前記レイアウトデータから、前記マスクデータを作成するステップと
を含む
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法であって、
前記パラメータは更に、前記対象トランジスタの活性領域のエッジから前記対象トランジスタが形成されるウェルのエッジまでの距離を含む
半導体集積回路の設計方法。
【請求項３】
請求項１又は２に記載の半導体集積回路の設計方法であって、
更に、
（Ｘ）前記パラメータとゲート長及びゲート幅の補正値との対応関係を示すＬＷ変調ライブラリを作成するステップを有し、
前記補正値は、前記パラメータに依存するトランジスタ特性の前記設計値からの変動を打ち消すように算出されており、
前記（Ｂ２）ステップは、
（Ｂ２１）前記ＬＷ変調ライブラリを参照し、前記抽出されたパラメータに対応する前記補正値を取得するステップと、
（Ｂ２２）前記取得した補正値を用いて、前記対象トランジスタの前記ゲート長及び前記ゲート幅を補正するステップと
を含む
半導体集積回路の設計方法。
【請求項４】
請求項３に記載の半導体集積回路の設計方法であって、
前記（Ｘ）ステップは、
（Ｘ１）前記パラメータと前記トランジスタ特性を実測するステップと、
（Ｘ２）ゲート長及びゲート幅の変化に応答する前記トランジスタ特性の変化率を、回路シミュレーションあるいは実測を通して算出するステップと、
（Ｘ３）前記トランジスタ特性の実測値の前記設計値からの変動を打ち消すために必要な前記補正値を、前記変化率に基づいて算出するステップと、
（Ｘ４）前記パラメータと前記算出された補正値との対応関係を示すように前記ＬＷ変調ライブラリを作成するステップと
を含む
半導体集積回路の設計方法。
【請求項５】
請求項４に記載の半導体集積回路の設計方法であって、
前記トランジスタ特性は、閾値電圧及びオン電流である
半導体集積回路の設計方法。
【請求項６】
請求項３乃至５のいずれかに記載の半導体集積回路の設計方法であって、
前記ＬＷ変調ライブラリは、近似式あるいはテーブルで与えられる
半導体集積回路の設計方法。
【請求項７】
請求項１又は２に記載の半導体集積回路の設計方法であって、
前記（Ｂ２）ステップは、
（Ｂ２１）前記抽出されたパラメータに応じた前記対象トランジスタの特性が回路シミュレーションで実現されるように、前記対象トランジスタのモデルパラメータを変調するステップと、
（Ｂ２２）前記モデルパラメータの変調量を、前記ゲート長及び前記ゲート幅の変調量に変換するステップと、
（Ｂ２３）前記ゲート長及び前記ゲート幅の前記変調量に基づいて、前記対象トランジスタの前記ゲート長及び前記ゲート幅を補正するステップと
を含む
半導体集積回路の設計方法。
【請求項８】
請求項７に記載の半導体集積回路の設計方法であって、
更に、
（Ｙ）トランジスタ特性の回路シミュレーションを通して、トランジスタのモデルパラメータの変調に応じた前記トランジスタ特性の変動を実現する前記トランジスタのゲート長及びゲート幅の変調量を算出するステップと、
（Ｚ）前記算出された変調量を前記モデルパラメータの変調量の関数として表す変換関数を作成するステップと
を有し、
前記（Ｂ２２）ステップにおいて、前記変換関数が利用される
半導体集積回路の設計方法。
【請求項９】
半導体集積回路のレイアウトデータからマスクデータを作成するマスクデータ作成プログラムであって、
（ａ）前記レイアウトデータを参照して、前記半導体集積回路に含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、
ここで、前記パラメータは、少なくとも前記対象トランジスタの周辺の素子分離構造の幅を含み、
（ｂ）前記抽出されたパラメータに依存する前記対象トランジスタの特性の設計値からの変動を打ち消すように、前記対象トランジスタのゲート長及びゲート幅を補正するステップと、
（ｃ）前記ゲート長及び前記ゲート幅が補正された前記レイアウトデータから、前記マスクデータを作成するステップと
をコンピュータに実行させる
マスクデータ作成プログラム。
【請求項１０】
請求項９に記載のマスクデータ作成プログラムであって、
前記パラメータは更に、前記対象トランジスタの活性領域のエッジから前記対象トランジスタが形成されるウェルのエッジまでの距離を含む
マスクデータ作成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関する。特に、本発明は、素子周辺のレイアウトを考慮した設計技術に関する。
【背景技術】
【０００２】
トランジスタの特性は、ゲート長Ｌ、ゲート幅Ｗ、移動度μ、閾値電圧Ｖｔ等のパラメータ（以下、「デバイスパラメータ」と参照される）に依存する。トランジスタが実際に製造されたとき、それらデバイスパラメータが設計値からずれる可能性がある。デバイスパラメータの設計値からのずれは、トランジスタ特性の設計値からの変動を意味する。従って、回路の設計、検証、製造段階において、デバイスパラメータの設計値からの変動要因を十分に考慮しておくことが重要である。
【０００３】
例えばゲート寸法（Ｌ，Ｗ）の典型的な変動要因は、フォトリソグラフィ工程における光近接効果（OPE: Optical Proximity Effect）である。光近接効果により、レジストパターンが狙い通り形成されず、配線幅やゲート寸法が設計値からずれる可能性がある。特に、プロセスの微細化が進むと、光近接効果に起因する設計値からの変動は顕著となる。また、パターン密度が高い場合も、光近接効果は顕著となる。従って、この光近接効果を予測し、あらかじめマスクデータを補正しておく光近接効果補正（OPC: Optical Proximity Correction）が一般的に実施されている（例えば、特許文献１参照）。
【０００４】
特許文献２には、所望のチップスピードを得るために、セルの密集度に応じてバッファセルを変更する技術が記載されている。具体的には、異なる駆動能力を有する複数種のバッファセルが用意され、レイアウト設計段階において、セル密集度に応じてバッファセルの駆動能力が変更される。
【０００５】
また、あるトランジスタの周辺のレイアウトパターン（あるいは構造）も、そのトランジスタのデバイスパラメータや特性に影響を及ぼし得る。そのような特性に影響を及ぼす周辺の要因としては、例えば、（１）ゲートピッチ、（２）ウェル近接効果、（３）ＳＴＩストレスなどが考えられる。
【０００６】
（１）ゲートピッチは、あるトランジスタのゲートと隣接するトランジスタのゲートとの間隔である。ゲートピッチは、例えばイオン注入工程におけるイオン注入量に影響を及ぼす。ゲートピッチが小さくなるほどオン電流が大きくなり、ゲートピッチが大きくなるほどオン電流が小さくなることが知られている。
【０００７】
（２）ウェル近接効果（Well Proximity Effect）は、例えば特許文献３に記載されている。具体的には、ウェルイオン注入工程において、注入イオンの一部がレジストパターンのエッジに衝突し、散乱する。その散乱されたイオンが、トランジスタの活性領域に侵入し、閾値電圧Ｖｔを設計値から変動させる。これがウェル近接効果である。ウェルのエッジと活性領域のエッジとの間隔が小さくなるにつれ、ウェル近接効果の影響は大きくなる。
【０００８】
（３）素子分離構造であるＳＴＩ（Shallow Trench Isolation）からトランジスタにかかる応力（ＳＴＩストレス）は、チャネルの移動度μに影響を及ぼす（例えば特許文献４参照）。ＳＴＩの幅が狭くなると、ＳＴＩストレスが増大し、移動度μが変化し、オン電流が変化する。
【０００９】
このように、あるトランジスタの周辺パターン（周辺構造）は、そのトランジスタの特性の設計値からの変動を招く。つまり、トランジスタ特性は、「周辺パターン依存性」を有している。たとえ同じ設計を有するトランジスタであっても、周辺パターンが異なっていると、製造後の特性も変わってくる。従って、半導体集積回路の設計及び検証段階で、トランジスタの周辺パターン依存性を考慮しておくことが重要である。
【００１０】
特許文献４は、ＳＴＩの幅を考慮した回路シミュレーション方法を開示している。その回路シミュレーションでは、トランジスタのモデルパラメータの１つである移動度μが、ＳＴＩ幅に応じて補正される。より詳細には、ＳＴＩ幅と移動度μとの関係を示す近似式が、実測値等に基づいてあらかじめ作成される。そして、回路シミュレーションに先立って、回路レイアウトに基づいてＳＴＩ幅（設計値）が抽出される。更に、抽出されたＳＴＩ幅と上記近似式を用いることにより、モデルパラメータである移動度μが補正される。その後、補正後のモデルパラメータを用いて、回路シミュレーションが実行される。これにより、ＳＴＩ幅に依存するトランジスタ特性が考慮され、回路シミュレーションの精度が向上する。
【００１１】
特許文献４に記載された技術に関連して、ＳＰＩＣＥシミュレーションで用いられるＳＰＩＣＥネットリストを、周辺パターン依存性を考慮して変調（補正）するツールが市販されている。そのツールは、以下「パターン依存性考慮ツール」と参照される。
【００１２】
図１は、パターン依存性考慮ツールの機能を説明するための概念図である。まず、ＴＥＧ（Test Element Group）評価を通じて、図形情報（例：ＳＴＩ幅Ｘ）とＳＰＩＣＥモデルパラメータの変調量（例：Δμ）との対応関係を表すモデル（例：Δμ＝ｆ（Ｘ））が作成される。その後、あるセルのＳＰＩＣＥシミュレーションが行われる場合を考える。
【００１３】
そのＳＰＩＣＥシミュレーションに先立って、パターン依存性考慮ツールは、対象セルのＳＰＩＣＥネットリスト（変調前セルネットリスト）とそのレイアウトデータ（セルレイアウトデータ）を読み込む。続いて、パターン依存性考慮ツールは、セルレイアウトデータから図形情報（Ｘ）を抽出し、更に、上記モデル（Δμ＝ｆ（Ｘ））を参照して、変調前セルネットリストに含まれるＳＰＩＣＥモデルパラメータを書き換える（変調する）。その結果、書き換え後のＳＰＩＣＥネットリストである変調後セルネットリストが作成される。ＳＰＩＣＥシミュレーションでは、パターン依存性考慮ツールから出力される変調後セルネットリストが用いられる。トランジスタの周辺パターン依存性がＳＰＩＣＥネットリストに反映されるため、シミュレーション精度が飛躍的に向上する。尚、変調対象のＳＰＩＣＥモデルパラメータは、移動度μに限られず、ゲート長Ｌ、ゲート幅Ｗ、閾値電圧ＶＴ等も含み得る。
【００１４】
次に、図２を参照して、パターン依存性考慮ツールを利用した半導体集積回路の設計・検証方法を説明する。パターン依存性考慮ツールは、セルのキャラクタライズ段階で使用される。上述の通り、パターン依存性考慮ツールは、セルレイアウトデータに基づいて、変調前セルネットリストを変調後セルネットリストに書き換える。その後、変調後セルネットリストを用いることによりＳＰＩＣＥシミュレーションが実行され、セルの遅延値（期待値）が算出される。この時、製造ばらつきを考慮して、トランジスタのゲート寸法等がコーナー値に設定される。その結果、製造ばらつきに対応するセル遅延値が得られる。算出されたセル遅延値からコーナー遅延値が抽出され、コーナー遅延値を提供するセル遅延ライブラリが作成される。このようにしてセルのキャラクタライズが実施される。
【００１５】
設計・検証段階において、配置配線ツールは、設計回路のネットリストに基づいて、セル配置（cell placement）及び配線（routing）を行う。その結果、設計回路のレイアウトを示すレイアウトデータが作成される。次に、遅延計算ツールは、ネットリスト、作成されたレイアウトデータ、及び上述のセル遅延ライブラリを読み込み、設計回路中の遅延値の計算を行う。具体的には、遅延計算ツールは、レイアウトデータから抽出されるＲＣ等に基づいて、セル間配線の遅延値を算出する。セル遅延値（コーナー遅延値）は、セル遅延ライブラリから得られる。このようにして、セル遅延値やパス遅延値などを示す遅延ファイルが作成される。
【００１６】
次に、設計回路の遅延検証（タイミング検証）が実施される。具体的には、ＳＴＡツールが、ネットリストと作成された遅延ファイルに基づいて、静的タイミング解析（STA: Static Timing Analysis）を実施する。検証結果がフェイルの場合、上述の配置配線工程が再度行われ、レイアウトデータが修正される。検証結果がパスとなるまで、同じ処理が繰り返される。
【００１７】
図２で示された手法の問題点として、次のことが考えられる。図３は、その問題点を説明するための図であり、キャラクタライズ段階で用いられるセルレイアウトの一例を示している。例として、ＮＡＮＤゲートやインバータ等の基本セルを考える。図３で示されるセルは、電源線ＶＤＤとグランド線ＧＮＤで挟まれる領域に、ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ４を有している。ＰＭＯＳトランジスタＰ１は、ＳＴＩに接触する拡散領域ＰＤ１、ＰＤ２を有している。また、ＰＭＯＳトランジスタＰ２は、ＳＴＩに接触する拡散領域ＰＤ３、ＰＤ４を有している。隣接して配置されているＰＭＯＳトランジスタＰ１とＰ２の拡散領域間の距離、すなわち、拡散領域ＰＤ２とＰＤ３との間の距離Ｘ２は、ＳＴＩ幅に相当している。
【００１８】
図２で示された手法によれば、パターン依存性考慮ツールは、セルレイアウトデータから図形情報（例：ＳＴＩ幅Ｘ）を抽出して、ＳＰＩＣＥモデルパラメータの変調量（例：Δμ）を算出する。この時、図３中のＰＭＯＳトランジスタＰ２に関しては、周辺のレイアウトパターン（例：ＳＴＩ幅Ｘ２）が判明しているため、ＳＰＩＣＥモデルパラメータを変調することが可能である。一方、セルの最外部に配置されているＰＭＯＳトランジスタＰ１に関しては、周囲のセル（左右のセル）が配置されていないキャラクタライズ段階では、周辺のレイアウトパターンが判明していない。例えば、図３においてＰＭＯＳトランジスタＰ１の左方のＳＴＩ幅Ｘ１は、キャラクタライズ段階では分からず、後のセル配置工程で判明する。そのため、ＳＰＩＣＥシミュレーションに先立って、ＰＭＯＳトランジスタＰ１のＳＰＩＣＥモデルパラメータを変調することはできない。ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ１及びＮ４に関しても同様である。
【００１９】
このように、セルの内方に配置されているトランジスタに関しては、上記手法により、ＳＰＩＣＥシミュレーションで周辺パターン依存性を考慮することが可能である。しかしながら、セル境界の近傍に配置されている最外部のトランジスタに関しては、周辺レイアウトパターンが不明であるため、ＳＰＩＣＥシミュレーションで周辺パターン依存性を考慮することができない。少なくとも最外部のトランジスタの特性に関しては、周辺パターン依存性が十分考慮されているとは言えない。トランジスタ特性はセル遅延値に影響するため、作成されるセル遅延ライブラリに関しても、周辺パターン依存性が十分考慮されているとは言えない。よって、遅延検証（ＳＴＡ）の精度も十分であるとは言えない。このことは、製造される半導体集積回路の歩留まりや信頼性を低下させる一因となる。
【００２０】
このような問題点を考慮して、図２で示された手法に代わる新たな手法が２つ提案されている。
【００２１】
１つ目の手法によれば、ある対象セルのキャラクタライズの段階で、当該対象セルに隣接するセルの種類が仮定される。パターン依存性考慮ツールは、対象セルのセルレイアウトデータに加えて、仮定された隣接セルのレイアウトデータに基づいて、セルネットリストの変調を行う。その結果得られた変調後セルネットリストがＳＰＩＣＥシミュレーションで用いられ、セル遅延値が算出される。更に、隣接セルの種類が様々に（用意された種類分だけ）設定され、同じ処理が繰り返される。その結果、隣接セルの組み合わせに応じた複数種類のセル遅延値が得られる。そして、得られた複数種類のセル遅延値に基づいて、セル遅延ライブラリが作成される。これにより、セル中の最外部のトランジスタに関しても周辺パターン依存性が考慮されたセル遅延ライブラリが作成される。但し、セルのキャラクタライズに要する時間（ＴＡＴ）は、図２で示された手法よりも増大する。
【００２２】
更に、１つ目の手法は、セル遅延値のコーナー条件が、図２で示された手法と比較して厳しくなるという欠点を有している。図４は、セル遅延ライブラリが提供するコーナー条件（コーナー遅延値）を概念的に示している。図２で示された手法では、通常の製造ばらつきだけに応じた遅延値分布が得られる。一方、１つ目の手法では、隣接セルの種類が様々に仮定されるため、センター遅延値の異なる複数の遅延値分布が得られる。従って、各セルの遅延値のばらつき範囲は、通常よりも拡がる。すなわち、各セルの遅延値のばらつき範囲に、隣接セルの組み合わせの違いに応じた“マージン”が更に付加される。このことは、コーナー条件（コーナー遅延値）が厳しくなることを意味している。
【００２３】
設計・検証段階では、設計回路がコーナー条件でも動作するように、レイアウト設計を行う必要がある。言い換えれば、設計回路がコーナー条件で動作するまで、レイアウト設計と遅延検証を繰り返す必要がある。従って、コーナー条件が厳しくなると、必然的に繰り返し回数が増大し、設計・検証に要する時間（ＴＡＴ）が増大する。また、あらゆる隣接セル種に対応できるように、セル遅延値にマージンが付加されているため、通常よりもトランジスタの駆動能力を増やしたり、冗長なセルを追加挿入する必要がでてくる。このことは、チップ面積や消費電力の増大を招く。このように、１つ目の手法によれば、周辺パターン依存性が十分考慮される一方で、設計・検証ＴＡＴ、チップ面積、消費電力などが増大してしまう。
【００２４】
２つ目の手法によれば、セルのキャラクタライズは、図２で示された手法と同様に実施される。その結果、部分的に周辺パターン依存性が考慮されたセル遅延ライブラリが作成される。その後、設計・検証段階において、パターン依存性考慮ツールが再度利用される。具体的には、パターン依存性考慮ツールは、配置配線工程で作成されたチップレベルのレイアウトデータを参照して、各セルのＳＰＩＣＥネットリストを変調する。続いて、変調後ネットリストを用いることにより、各セルのＳＰＩＣＥシミュレーションが再度実行され、セル遅延ライブラリで与えられるセル遅延値からの“差分（変動量）”が算出される。算出された差分は、遅延ファイルに反映される。このようにして、セル中の最外部のトランジスタに関しても周辺パターン依存性が考慮される。
【００２５】
同じ処理は、設計回路に含まれる全てのセル（例えば、数百万個）に対して繰り返される。つまり、設計・検証段階において、ＳＰＩＣＥネットリストの変調とＳＰＩＣＥシミュレーションが、数百万回実行される。従って、２つ目の手法でも、周辺パターン依存性が十分考慮される一方で、設計・検証ＴＡＴが増大してしまう。
【００２６】
【特許文献１】ＵＳ公開２００７／００３３５５８
【特許文献２】特開２００３−２３０８０号公報
【特許文献３】特開２００７−３６２４９号公報
【特許文献４】特開２００６−１７８９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
従来技術によれば、周辺パターン依存性が考慮される一方で、設計・検証ＴＡＴが増大する。トランジスタ特性の周辺パターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止することができる技術が望まれる。
【課題を解決するための手段】
【００２８】
本発明の第１の観点において、半導体集積回路の設計方法が提供される。その設計方法は、（Ａ）半導体集積回路のレイアウトを示すレイアウトデータを作成するステップと、（Ｂ）レイアウトデータに基づいて、半導体集積回路のマスクデータを作成するステップと、を有する。本発明によれば、上記（Ｂ）ステップにおいて、トランジスタ特性の周辺パターン依存性が考慮される。
【００２９】
具体的には、上記（Ｂ）ステップは、（Ｂ１）レイアウトデータを参照して、半導体集積回路に含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップを含む。このパラメータが、周辺パターン依存性に関連するパラメータであり、少なくとも対象トランジスタの周辺の素子分離構造の幅を含んでいる。上記（Ｂ）ステップは更に、（Ｂ２）抽出されたパラメータに依存する対象トランジスタの特性の設計値からの変動を打ち消すように、対象トランジスタのゲート長及びゲート幅を補正するステップと、（Ｂ３）ゲート長及びゲート幅が補正されたレイアウトデータから、マスクデータを作成するステップと、を含む。
【００３０】
このように、マスクデータ作成段階でゲート長及びゲート幅を補正することにより、周辺パターン依存性に起因するトランジスタ特性の変動がキャンセルされる。特に、周辺パターン依存性に関連するパラメータとして素子分離構造の幅が考慮されているため、少なくともＳＴＩストレスに起因するトランジスタ特性の変動がキャンセルされる。
【００３１】
別の観点から説明すると、本発明では、周辺パターン依存性に起因するトランジスタ特性の変動が、そのトランジスタのゲート長及びゲート幅の変調量に置き換えられていると言える。言い換えれば、ＳＴＩストレスやウェル近接効果の影響が、ゲート長やゲート幅の変調量で表現されていると言える。従って、マスクデータ作成段階でゲート長やゲート幅を補正（変調）し、周辺パターン依存性の影響を打ち消すことができる。
【００３２】
以上に説明されたように、トランジスタ特性の周辺パターン依存性が十分考慮される。よって、製造される半導体集積回路の歩留まり及び信頼性も向上する。また、周辺パターン依存性はマスクデータ作成段階で考慮されるため、キャラクタライズＴＡＴや設計・検証ＴＡＴの増大が防止される。
【００３３】
更に、セルのキャラクタライズ段階で周辺パターン依存性を考慮する必要がないため、図４で示されたようなマージンを追加する必要もない。結果として、レイアウト設計と遅延検証の繰り返し回数の増大が防止され、設計・検証ＴＡＴの増大が防止される。更に、トランジスタの駆動能力を増やしたり、冗長なセルを追加挿入する必要がないので、チップ面積や消費電力の増大も防止される。
【００３４】
本発明の第２の観点において、半導体集積回路のレイアウトデータからマスクデータを作成するマスクデータ作成プログラムが提供される。そのマスクデータ作成プログラムは、（ａ）レイアウトデータを参照して、半導体集積回路に含まれる対象トランジスタの周辺のレイアウトパターンを規定するパラメータを抽出するステップと、ここで、そのパラメータは、少なくとも対象トランジスタの周辺の素子分離構造の幅を含み、（ｂ）抽出されたパラメータに依存する対象トランジスタの特性の設計値からの変動を打ち消すように、対象トランジスタのゲート長及びゲート幅を補正するステップと、（ｃ）ゲート長及びゲート幅が補正されたレイアウトデータから、マスクデータを作成するステップと、をコンピュータに実行させる。
【発明の効果】
【００３５】
本発明によれば、トランジスタ特性の周辺パターン依存性を十分考慮しつつ、半導体集積回路の設計・検証ＴＡＴの増大を防止することが可能となる。
【発明を実施するための最良の形態】
【００３６】
１．概要
本発明の実施の形態では、トランジスタ特性の周辺パターン依存性が考慮される。あるトランジスタ周辺のレイアウトパターン（以下、「周辺パターン」と参照される）は、様々なパラメータ（以下、「周辺パラメータ」と参照される）で規定され得る。
【００３７】
図５は、周辺パターンを規定する周辺パラメータを説明するための平面図である。図５において、セル（ＮＡＮＤゲートやインバータ等の基本セル）は、ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭＯＳトランジスタＮ１〜Ｎ４を有している。それらトランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ４は、電源線ＶＤＤとグランド線ＧＮＤで挟まれる領域に配置されている。ＰＭＯＳトランジスタＰ１、Ｐ３、ＮＭＯＳトランジスタＮ１及びＮ４は、当該セル内の最外部に配置されているトランジスタであり、セル境界近傍に配置されている。一方、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２及びＮ３は、最外部のトランジスタよりもセルの内方に配置されている。また、当該セルに隣接するセルは、ＰＭＯＳトランジスタＰ０及びＮＭＯＳトランジスタＮ０を有している。
【００３８】
例として、ＰＭＯＳトランジスタＰ１を考える。このＰＭＯＳトランジスタＰ１は、ゲートＧ１及び拡散領域ＰＤ１、ＰＤ２を有している。拡散領域ＰＤ１、ＰＤ２は素子分離構造としてのＳＴＩに囲まれており、ソース／ドレインやウェルを含んでいる。ＰＭＯＳトランジスタＰ１は、拡散領域ＰＤ１、ＰＤ２上に形成される。図５において、ＰＭＯＳトランジスタＰ１と隣り合う周辺トランジスタは、ＰＭＯＳトランジスタＰ０、ＰＭＯＳトランジスタＰ２、及びＮＭＯＳトランジスタＮ１である。
【００３９】
ＰＭＯＳトランジスタＰ１に関連する１つの周辺パラメータとして、周辺トランジスタの拡散領域までの距離が挙げられる。つまり、ＰＭＯＳトランジスタＰ１の拡散領域と周辺トランジスタの拡散領域との間の距離（拡散領域間距離）が考えられる。拡散領域間距離は、隣り合うトランジスタの拡散領域間の距離であり、隣り合うトランジスタ間の素子分離構造（ＳＴＩ）の幅に相等している。周辺のＳＴＩからＰＭＯＳトランジスタＰ１にかかる応力（ＳＴＩストレス）は、チャネルの移動度に影響を及ぼす。ＳＴＩの幅が狭くなると、ＳＴＩストレスが増大し、移動度が変化し、オン電流が変化する。これが周辺パターン依存性の一つである。従って、周辺のＳＴＩ幅（拡散領域間距離）が周辺パラメータとして考慮される。
【００４０】
図５で示された例では、周辺パラメータＸ１は、ＰＭＯＳトランジスタＰ１の拡散領域ＰＤ１とＰＭＯＳトランジスタＰ０の拡散領域ＰＤ０との間の距離である。周辺パラメータＸ２は、ＰＭＯＳトランジスタＰ１の拡散領域ＰＤ２とＰＭＯＳトランジスタＰ２の拡散領域ＰＤ３との間の距離である。周辺パラメータＸ３は、ＰＭＯＳトランジスタＰ１の拡散領域ＰＤ１（あるいはＰＤ２）と上部の周辺トランジスタの拡散領域との間の距離である。周辺パラメータＸ４は、ＰＭＯＳトランジスタＰ１の拡散領域ＰＤ１（あるいはＰＤ２）とＮＭＯＳトランジスタＮ１の拡散領域ＮＤ１（あるいはＮＤ２）との間の距離である。
【００４１】
また、ＰＭＯＳトランジスタＰ１に関連する他の周辺パラメータとして、ＰＭＯＳトランジスタＰ１の活性領域のエッジからウェルのエッジまでの距離が挙げられる。その距離は、以下「ウェルエッジ距離」と参照される。ウェルエッジ距離は、ウェル近接効果に関連する周辺パラメータであり、ＰＭＯＳトランジスタＰ１の閾値電圧Ｖｔに影響を与える。図５で示された例では、上下左右のウェルエッジ距離Ｙ１、Ｙ２、Ｙ３及びＹ４が周辺パラメータとして考慮される。
【００４２】
更に他の周辺パラメータとして、オン電流に影響を与えるゲートピッチが考慮されてもよい。ゲートピッチは、あるトランジスタのゲートと隣接するトランジスタのゲートとの間隔である。図５に示された例では、ゲートピッチＺ１は、ＰＭＯＳトランジスタＰ１のゲートＧ１とＰＭＯＳトランジスタＰ０のゲートＧ０との間隔である。ゲートピッチＺ２は、ＰＭＯＳトランジスタＰ１のゲートＧ１とＰＭＯＳトランジスタＰ２のゲートＧ２との間隔である。これらゲートピッチＺ１及びＺ２が、ＰＭＯＳトランジスタＰ１に関連する周辺パラメータとして考慮される。
【００４３】
このように、周辺パラメータＸ１〜Ｘ４、Ｙ１〜Ｙ４、Ｚ１〜Ｚ２は、ＰＭＯＳトランジスタＰ１のレイアウトパターンと周辺パターンとの関係を規定している。これら周辺パラメータは、周辺パターン依存性に関連するパラメータであり、ＰＭＯＳトランジスタＰ１の特性に影響を与える。他のトランジスタに関しても、同様の周辺パラメータが考えられる。本実施の形態では、各トランジスタに対して、１０種類の周辺パラメータＸ１〜Ｘ４、Ｙ１〜Ｙ４、Ｚ１〜Ｚ２が考慮される。但し、考慮される周辺パラメータの種類はそれに限られず、任意に変更可能である。
【００４４】
本実施の形態によれば、周辺パターン依存性は、設計回路のレイアウトデータからマスクデータを作成する段階で考慮される。図６及び図７のそれぞれは、本実施の形態に係る設計・製造フローを示すブロック図及びフローチャートである。図６及び図７を参照して、本実施の形態に係る処理を説明する。
【００４５】
ステップＳ１０：
セルのキャラクタライズは、一般的なフローに従って実施される。図２で示された手法のように、セル内の最外部のトランジスタ以外に関しては、周辺パターン依存性が考慮されてもよい。回路設計・検証も、一般的なフローに従って行われる。配置配線ツール１０は、設計回路のネットリストＮＥＴに基づいて、セル配置（cell placement）及び配線（routing）を行う。その結果、設計回路のレイアウトを示すレイアウトデータＬＡＹが作成される。レイアウトデータＬＡＹのフォーマットは例えばＧＤＳ（Graphic Design System）−ＩＩフォーマットである。
【００４６】
ステップＳ２０：
次に、マスクデータ作成ツール２０は、レイアウトデータＬＡＹを読み込み、そのレイアウトデータＬＡＹに基づいて設計回路のマスクデータＭＳＫを作成する。マスクデータＭＳＫ（ＥＢデータ）は、電子ビーム描画装置（ＥＢ描画装置）がレチクルを製造する際に使用するデータであり、電子ビーム描画装置が認識可能なフォーマットを有する。本実施の形態によれば、レイアウトデータＬＡＹからマスクデータＭＳＫが作成される段階で、周辺パターン依存性が考慮される。より詳細には、マスクデータ作成ツール２０は、パラメータ抽出モジュール２１、ＬＷ変調モジュール２２、ＯＰＣモジュール２３、及びＥＢ変換モジュール２４を含んでおり、それらモジュールが次のような処理を行う。
【００４７】
まず、パラメータ抽出モジュール２１は、レイアウトデータＬＡＹを参照して、設計回路に含まれる各トランジスタに関する周辺パラメータを抽出する（ステップＳ２１）。例えば、ＰＭＯＳトランジスタＰ１が抽出対象トランジスタである場合、パラメータ抽出モジュール２１は、レイアウトデータＬＡＹから図５で示された周辺パラメータＸ１〜Ｘ４、Ｙ１〜Ｙ４、Ｚ１〜Ｚ２を抽出する。
【００４８】
上述の通り、抽出された周辺パラメータは、周辺パターン依存性に関連するパラメータであり、トランジスタ特性は、抽出された周辺パラメータに依存する。つまり、実際のトランジスタ特性は、セルのキャラクタライズ段階での設計値（ＳＰＩＣＥモデルの設計値）からずれるはずである。従って、本実施の形態によれば、周辺パラメータに依存するトランジスタ特性の設計値からの変動が、ステップＳ２０において取り除かれる。そのために、対象トランジスタのゲート長及びゲート幅が補正（変調）される。すなわち、周辺パラメータに依存するトランジスタ特性の変動が、周辺パラメータではなくゲート長及びゲート幅を調整することにより打ち消される。
【００４９】
トランジスタ特性の変動を打ち消すために必要な、ゲート長及びゲート幅の補正値（変調量）は、以下「ＬＷ変調量」と参照される。周辺パラメータに依存するトランジスタ特性の変動を打ち消すためには、その周辺パラメータとＬＷ変調量との関係が分かればよい。その周辺パラメータとＬＷ変調量との対応関係を提供するのが、ＬＷ変調ライブラリＬＩＢである。具体的には、ＬＷ変調ライブラリＬＩＢは、ＬＷ変調量を周辺パラメータの関数として表す「ＬＷ変調関数」を提供する。ＬＷ変調関数は、例えば次のように表される。
【００５０】
ΔＬ＝ｆ（Ｘ１〜Ｘ４，Ｙ１〜Ｙ４，Ｚ１〜Ｚ２）
ΔＷ＝ｇ（Ｘ１〜Ｘ４，Ｙ１〜Ｙ４，Ｚ１〜Ｚ２）
【００５１】
ここで、ΔＬはゲート長の変調量であり、ΔＷはゲート長の変調量である。ＬＷ変調関数は、近似式で与えられてもよいし、テーブルで与えられてもよい。ＬＷ変調関数が与えるＬＷ変調量（ΔＬ，ΔＷ）は、周辺パラメータに依存するトランジスタ特性の設計値からの変動を打ち消すように算出されている。ＬＷ変調ライブラリＬＩＢ（ＬＷ変調関数）の作成方法は、第２節で詳しく説明される。
【００５２】
ＬＷ変調モジュール２２は、パラメータ抽出モジュール２１が抽出した周辺パラメータ（Ｘ，Ｙ，Ｚ）を受け取る。そして、ＬＷ変調モジュール２２は、ＬＷ変調ライブラリＬＩＢを参照することにより、抽出された周辺パラメータに対応するＬＷ変調量（ΔＬ，ΔＷ）を算出する、あるいは、取得する。例えば、ＬＷ変調モジュール２２は、抽出された周辺パラメータをＬＷ変調関数の近似式に代入することにより、ＬＷ変調量を算出する。あるいは、ＬＷ変調モジュール２２は、テーブル値を補間することにより、ＬＷ変調量を算出することもできる。ＬＷ変調量（ΔＬ、ΔＷ）が得られると、ＬＷ変調モジュール２２は、得られたＬＷ変調量を用いて対象トランジスタのゲート長及びゲート幅の補正（変調）を行う。レイアウトデータＬＡＹにおいて、対象トランジスタのゲート長及びゲート幅は、それぞれＬ０及びＷ０であるとする。その場合、補正後のゲート長Ｌ及びゲート幅Ｗは、次のように表される。
【００５３】
Ｌ＝Ｌ０＋ΔＬ
Ｗ＝Ｗ０＋ΔＷ
【００５４】
このようにして、ＬＷ変調モジュール２２は、抽出された周辺パラメータとＬＷ変調ライブラリＬＩＢに基づいて、対象トランジスタのＬＷ変調を行う（ステップＳ２２）。つまり、ＬＷ変調モジュール２２は、抽出された周辺パラメータに依存するトランジスタ特性の設計値からの変動を打ち消すように、対象トランジスタのＬＷ変調を行う。同じ処理は、設計回路中の各トランジスタに対して実施される。尚、キャラクタライズ段階で、セル内の最外部のトランジスタ以外に関して周辺パターン依存性が考慮された場合（図２参照）には、ステップＳ２１、Ｓ２２で最外部のトランジスタだけを対象トランジスタとしてもよい。
【００５５】
その後、ＯＰＣモジュール２３は、ＬＷ変調が行われたレイアウトデータＬＡＹに対して、光近接効果補正（ＯＰＣ）を実施する（ステップＳ２３）。このＯＰＣは、周知の技術である。上述のステップＳ２１、Ｓ２２は、ＯＰＣとは別の処理であることに留意されたい。続いて、ＥＢ変換モジュール２４は、図形解析及び図形演算処理を行うことによって、レイアウトデータＬＡＹをマスクデータ（ＥＢデータ）ＭＳＫに変換する（ステップＳ２４）。このＥＢ変換処理も周知の技術である。このようにして、マスクデータＭＳＫが完成する（ステップＳ２５）。
【００５６】
ステップＳ３０：
電子ビーム描画装置（ＥＢ描画装置）は、作成されたマスクデータＭＳＫを読み込み、そのマスクデータＭＳＫに応じたレチクル（マスク）を作成する。
【００５７】
ステップＳ４０：
設計された半導体集積回路が製造される。フォトリソグラフィ工程では、上述のレチクルが使用される。周辺パターン依存性による特性変動が打ち消されるようにマスクデータＭＳＫが作成されているため、製造されるトランジスタにおいて、設計通りの特性が得られる。
【００５８】
以上に説明されたように、本実施の形態によれば、マスクデータ作成段階でＬＷ変調が実施される。それにより、周辺パターン依存性に起因するトランジスタ特性の設計値からの変動がキャンセルされる。本実施の形態では、周辺パターン依存性に起因する特性変動が、ＬＷ変調量に置き換えられていると言える。つまり、ＳＴＩストレスやウェル近接効果の影響が、ＬＷ変調量で表現されている。よって、マスクデータ作成段階でゲート長やゲート幅を補正し、周辺パターン依存性の影響を打ち消すことができる。
【００５９】
本実施の形態によれば、トランジスタ特性の周辺パターン依存性が十分考慮される。よって、製造される半導体集積回路の歩留まり及び信頼性も向上する。また、周辺パターン依存性はマスクデータ作成段階で考慮されるため、キャラクタライズＴＡＴや設計・検証ＴＡＴの増大が防止される。
【００６０】
更に、キャラクタライズ段階で周辺パターン依存性を考慮する必要がないため、図４で示されたようなマージンを追加する必要もない。結果として、レイアウト設計と遅延検証の繰り返し回数の増大が防止され、設計・検証ＴＡＴの増大が防止される。更に、トランジスタの駆動能力を増やしたり、冗長なセルを追加挿入する必要がないので、チップ面積や消費電力の増大も防止される。
【００６１】
２．ＬＷ変調ライブラリ
ＬＷ変調ライブラリＬＩＢは、回路設計に先立って予め作成される。図８は、ＬＷ変調ライブラリＬＩＢの作成方法を示すフローチャートである。図９及び図１０は、その作成方法を説明するための概念図である。図８〜図１０を参照して、本実施の形態に係るＬＷ変調ライブラリＬＩＢの作成方法の一例を説明する。
【００６２】
ステップＳ１：
まず、いろいろなＴＥＧ（Test Element Group）が用意される。
【００６３】
ステップＳ２：
次に、用意されたＴＥＧを用い、トランジスタの特性と周辺パラメータが実測される。実測されるトランジスタ特性としては、オン電流Ｉｏｎや閾値電圧Ｖｔが挙げられる。これにより、トランジスタ特性と周辺パラメータとの関係を示す実測データが得られる。図９で示されるグラフには、例としてオン電流Ｉｏｎと周辺パラメータＸが示されている。そのグラフに示されるように、オン電流Ｉｏｎは、周辺パラメータＸに依存して、オン電流Ｉｏｎの設計値Ｉｏｎ０から変動する。例えば、周辺パラメータＸがＸａである場合のオン電流Ｉｏｎ（ａ）は、設計値Ｉｏｎ０よりもΔＩｏｎ（＝Ｉｏｎ０−Ｉｏｎ（ａ））だけ小さい。その変動量ΔＩｏｎが、周辺パターン依存性に起因する設計値Ｉｏｎ０からの特性変動である。
【００６４】
ステップＳ３：
次に、トランジスタ特性とそのトランジスタのゲート長Ｌ及びゲート幅Ｗとの関係が考慮される。その関係を示すデバイスデータは、実測あるいはＳＰＩＣＥ等の回路シミュレーションを通して作成することができる。図９で示されるグラフには、例としてオン電流Ｉｏｎとゲート長Ｌとの関係が示されている。その関係に基づいて、ゲート長Ｌの変化に応答するオン電流Ｉｏｎの変化率を算出することができる。ゲート幅Ｗの変化に応答するトランジスタ特性の変化率も同様に算出することができる。
【００６５】
ステップＳ４：
上述の実測データとデバイスデータに基づいて、特性変動を打ち消すために必要なＬＷ変調量を算出することができる。例えば、周辺パラメータＸがＸａである場合、オン電流Ｉｏｎ（ａ）の設計値Ｉｏｎ０からの変動量はΔＩｏｎである。その変動量ΔＩｏｎをキャンセルするために必要なゲート長Ｌの変調量ΔＬは、変動量ΔＩｏｎと上記変化率から算出することができる。このようにして、変調量ΔＬと周辺パラメータＸａとを対応づけることができる。周辺パラメータＸがＸａである場合、ゲート長Ｌを変調量ΔＬだけ変調すれば、オン電流Ｉｏｎを設計値Ｉｏｎ０に一致させることができる。
【００６６】
実際には、図１０に示されるように、複数のトランジスタ特性が設計値（基準値）に一致するように、ＬＷ変調量ΔＬ、ΔＷが算出される。例えば図１０においては、複数のトランジスタ特性として、オン電流Ｉｏｎと閾値電圧Ｖｔが考慮されている。回路動作の観点から言えば、遅延時間が設計値と一致すればよいため、オン電流Ｉｏｎと閾値電圧Ｖｔを考慮すれば、問題ない精度が得られると考えられる。ゲート幅Ｗが増えると、オン電流Ｉｏｎは増加し、また、閾値電圧Ｖｔは増加する。ゲート長Ｌが増えると、オン電流Ｉｏｎは減少し、また、閾値電圧Ｖｔは増加する。その変化率に基づいて、トランジスタ特性の変動を打ち消すために必要なＬＷ変調量ΔＬ、ΔＷが算出される。すなわち、周辺パラメータとＬＷ変調量ΔＬ、ΔＷとの対応関係が得られる。
【００６７】
尚、オープン／ショートや短チャネル効果を防ぐために、ＬＷ変調量に所定の許容範囲（限界値）を設定してもよい。例えば、ゲート幅Ｗの変調量ΔＷが限界に達した場合には、その後はゲート長Ｌだけを調整する。トランジスタ特性の全てを設計値に合わせることができない場合には、オン電流Ｉｏｎを優先的に設計値に合わせる。それは、遅延時間に対する影響度は、閾値電圧Ｖｔよりもオン電流Ｉｏｎの方が大きいからである。また、図１０において考慮されるトランジスタ特性は、オン電流Ｉｏｎや閾値電圧Ｖｔに限られない。他のトランジスタ特性が考慮されてもよい。また、複数のトランジスタ特性は、基準値に完全に一致しなくてもよく、全体的に基準値近傍に合わされてもよい。
【００６８】
ステップＳ５：
上記手法により、様々な周辺パラメータのそれぞれに対して、最適なＬＷ変調量ΔＬ、ΔＷが算出される。従って、ＬＷ変調量ΔＬ、ΔＷのモデリングが可能である。つまり、ＬＷ変調量ΔＬ、ΔＷを周辺パラメータの関数として表すＬＷ変調関数を作成することができる。例えば、近似式がモデルとして使用される場合、周辺パラメータの実測値と算出されたＬＷ変調量とのフィッティング処理により、その近似式の係数を決定することができる。これにより、ＬＷ変調関数が作成される（図９参照）。
【００６９】
ＬＷ変調ライブラリＬＩＢは、ＬＷ変調関数を提供する。ＬＷ変調ライブラリＬＩＢ（ＬＷ変調関数）は、近似式で与えられてもよいし、テーブルで与えられてもよい。いずれの場合であっても、ＬＷ変調ライブラリＬＩＢは、周辺パラメータとＬＷ変調量との対応関係を示すように作成される。よって、マスクデータ作成時に、レイアウトデータＬＡＹから抽出された周辺パラメータとＬＷ変調ライブラリＬＩＢに基づいて、上述のＬＷ変調を行うことが可能である。
【００７０】
３．変形例
ＬＷ変調の方法は、上記手法に限られない。例えば、ＬＷ変調量（ΔＬ、ΔＷ）を算出する際に、図１で説明されたパターン依存性考慮ツールが利用されてもよい。図１１は、ＬＷ変調量の算出方法の変形例を説明するためのブロック図である。本変形例では、ＬＷ変調量を算出するために、パターン依存性考慮ツール５０とパラメータ変換ツール６０が使用される。
【００７１】
まず、パターン依存性考慮ツール５０は、チップレベルのレイアウトデータＬＡＹに基づいて、ＳＰＩＣＥモデルパラメータの変調を行う。具体的には、パターン依存性考慮ツール５０は、変調前セルネットリストＣＮＥＴとレイアウトデータＬＡＹを読み込み、レイアウトデータＬＡＹから各トランジスタの周辺パラメータ（Ｘ１〜Ｘ４，Ｙ１〜Ｙ４，Ｚ１〜Ｚ２）を抽出する。続いて、パターン依存性考慮ツール５０は、抽出された周辺パラメータに基づいて、変調前セルネットリストＣＮＥＴに含まれるＳＰＩＣＥモデルパラメータを変調する。その結果、変調後セルネットリストＣＮＥＴ’が作成される。
【００７２】
例えば、パターン依存性考慮ツール５０は、ＳＰＩＣＥモデルパラメータである移動度μ０と閾値電圧ＶＴ０を変調する。移動度μ０と閾値電圧ＶＴ０の変調量は、Δμ０及びΔＶＴ０であるとする。パターン依存性考慮ツール５０は、変調量Δμ０及びΔＶＴ０が反映された変調後セルネットリストＣＮＥＴ’を出力する。あるいは、パターン依存性考慮ツール５０は、変調量Δμ０及びΔＶＴ０をそのまま出力してもよい。それら変調量Δμ０及びΔＶＴ０は、周辺パターン依存性が考慮された量である。従って、変調後のＳＰＩＣＥモデルパラメータを用いたＳＰＩＣＥシミュレーションでは、抽出された周辺パラメータに応じたトランジスタ特性が実現される。
【００７３】
パラメータ変換ツール６０は、パターン依存性考慮ツール５０の出力から、ＳＰＩＣＥモデルパラメータの変調量Δμ０及びΔＶＴ０を取得する。そして、パラメータ変換ツール６０は、それらモデルパラメータの変調量（Δμ０、ΔＶＴ０）を、ＬＷ変調量（ΔＬ、ΔＷ）に変換する。この時、パラメータ変換ツール６０は、変換関数データＤＣＦが提供する「変換関数」を利用してパラメータ変換を行う。その変換関数は、次の式で与えられる。
【００７４】
【数１】
2009026829.tif 000003
【００７５】
この変換関数は、例えば、トランジスタ特性のＳＰＩＣＥシミュレーションを通して作成することができる。具体的には、ＳＰＩＣＥモデルパラメータの変調量Δμ０及びΔＶＴ０に応じたトランジスタ特性（例：Ｉｏｎ，Ｖｔ）の変動量が、ＳＰＩＣＥシミュレーションを通して算出される。尚、Ｖｔは電気特性であり、ＶＴ０はＳＰＩＣＥモデルパラメータである。次に、算出されたトランジスタ特性の変動量を実現することができるＬＷ変調量ΔＬ、ΔＷが、同じくＳＰＩＣＥシミュレーションを通して算出される。あるいは、トランジスタ特性の変動量を打ち消すことができるように、ＬＷ変調量ΔＬ、ΔＷが算出されてもよい。その場合は符号が逆になるだけである。
【００７６】
上記手法により、様々な変調量（Δμ０、ΔＶＴ０）のそれぞれに対して、ＬＷ変調量（ΔＬ、ΔＷ）が算出される。その後、ＬＷ変調量のモデリングが実施される。結果として、ＬＷ変調量（ΔＬ、ΔＷ）をモデルパラメータの変調量（Δμ０、ΔＶＴ０）の関数として表す変換関数が作成される。
【００７７】
パラメータ変換ツール６０は、この変換関数を用いて、パターン依存性考慮ツール５０の出力をＬＷ変調量（ΔＬ、ΔＷ）に変換する。同様の処理が繰り返され、設計回路に含まれる各トランジスタに対して、ＬＷ変調量（ΔＬ、ΔＷ）が算出される。結果として、各トランジスタとＬＷ変調量（ΔＬ、ΔＷ）との対応関係を示すＬＷ変調データＤＬＷが作成される。
【００７８】
パラメータ変換ツール６０による処理も、周辺パターン依存性に起因する特性変動のＬＷ変調量への置き換えを意味する。つまり、ＳＴＩストレスやウェル近接効果の影響が、ＬＷ変調量に焼き直される。
【００７９】
図１１で示された手法は、上述のＬＷ変調ライブラリＬＩＢの作成に適用されてもよい。また、本手法を、マスクデータ作成処理にパラレルに組み込むこともできる。図１２及び図１３のそれぞれは、本変形例が適用された設計・製造フローを示すブロック図及びフローチャートであり、既出の図６及び図７のそれぞれに対応している。図１２及び図１３を参照して、本変形例に係る処理を説明する。但し、既出の説明と重複する説明は、適宜省略される。
【００８０】
レイアウトデータＬＡＹが作成された後、そのレイアウトデータＬＡＹからマスクデータＭＳＫが作成される（ステップＳ２０’）。この時、周辺パターン依存性が考慮される。まず、上述のステップＳ２１と同様に、レイアウトデータＬＡＹから周辺パラメータが抽出される。本変形例では、周辺パラメータの抽出は、パターン依存性考慮ツール５０が行う（ステップＳ５１）。続いて、パターン依存性考慮ツール５０は、抽出された周辺パラメータに基づいてＳＰＩＣＥモデルパラメータの変調を行う（ステップＳ５２）。次に、パラメータ変換ツール６０は、パターン依存性考慮ツール５０の出力をＬＷ変調量に変換し、ＬＷ変調データＤＬＷを作成する（ステップＳ６０）。ＬＷ変調データＤＬＷは、各トランジスタとＬＷ変調量との対応関係を示している。
【００８１】
一方、マスクデータ作成ツール２０’は、ネットリストＮＥＴ、レイアウトデータＬＡＹ、及びＬＷ変調データＤＬＷを読み込む。そして、マスクデータ作成ツール２０’は、周辺パラメータの抽出を行うことなく、いきなりＬＷ変調を行う（ステップＳ２２’）。具体的には、ＬＷ変調モジュール２２’が、ネットリストＮＥＴとレイアウトデータＬＡＹに基づいて、設計回路に含まれるトランジスタを特定する。更に、ＬＷ変調モジュール２２’は、特定されたトランジスタに対応づけられたＬＷ変調量を、ＬＷ変調データＤＬＷから取得する。そして、ＬＷ変調モジュール２２’は、得られたＬＷ変調量に基づいて、当該トランジスタのＬＷ変調を行う。その後の処理は同じである。
【００８２】
本変形例によれば、ＬＷ変調ライブラリＬＩＢは不要である。
【００８３】
４．設計システム
本実施の形態に係る半導体集積回路の設計方法は、コンピュータシステムにより実現される。図１４は、本実施の形態に係る設計システム１００の構成例を示すブロック図である。設計システム１００は、演算処理装置１１０、記憶装置１２０、入力装置１３０、出力装置１４０、及び設計プログラム１５０を備えている。記憶装置１２０としては、ＲＡＭはＨＤＤが例示される。入力装置１３０としては、キーボードやマウスが例示される。出力装置１４０としては、ディスプレイが例示される。
【００８４】
記憶装置１２０には、ネットリストＮＥＴ、レイアウトデータＬＡＹ、ＬＷ変調ライブラリＬＩＢ、マスクデータＭＳＫ、変調前セルネットリストＣＮＥＴ、変調後セルネットリストＣＮＥＴ’、変換関数データＤＣＦ、ＬＷ変調データＤＬＷ等が格納される。
【００８５】
設計プログラム１５０は、演算処理装置１１０によって実行されるソフトウェアプログラムである。設計プログラム１５０は、コンピュータ読み取り可能な記録媒体に記録されていてもよいし、記憶装置１２０に格納されていてもよい。設計プログラム１５０は、配置配線ツール１０、マスクデータ作成ツール２０、２０’、パターン依存性考慮ツール５０、パラメータ変換ツール６０等を含んでいる。
【００８６】
演算処理装置１１０は、設計プログラム１５０のそれぞれのツールを実行することにより、それぞれのデータ処理を実現する。各ツールは、必要なデータやファイルを記憶装置１２０から読み出し、また、作成したデータやファイルを記憶装置１２０に書き込む。これにより、上述の本実施の形態に係る処理が実現される。
【図面の簡単な説明】
【００８７】
【図１】図１は、パターン依存性考慮ツールの機能を説明するための概念図である。
【図２】図２は、パターン依存性考慮ツールを利用した半導体集積回路の設計・検証方法を示す概念図である。
【図３】図３は、セルレイアウトの一例を概略的に示す平面図である。
【図４】図４は、セル遅延ライブラリが提供するコーナー遅延値（コーナー条件）を示す概念図である。
【図５】図５は、本発明の実施の形態で考慮されるトランジスタの周辺パターンを説明するための平面図である。
【図６】図６は、本発明の実施の形態に係る半導体集積回路の設計フローを示すブロック図である。
【図７】図７は、本発明の実施の形態に係る半導体集積回路の設計・製造方法を示すフローチャートである。
【図８】図８は、本発明の実施の形態に係るＬＷ変調ライブラリの作成方法を示すフローチャートである。
【図９】図９は、本発明の実施の形態に係るＬＷ変調ライブラリの作成方法を説明するための概念図である。
【図１０】図１０は、本発明の実施の形態に係るＬＷ変調ライブラリの作成方法を説明するための概念図である。
【図１１】図１１は、ＬＷ変調量の算出方法の変形例を説明するためのブロック図である。
【図１２】図１２は、変形例が適用された半導体集積回路の設計フローを示すブロック図である。
【図１３】図１３は、変形例が適用された半導体集積回路の設計・製造方法を示すフローチャートである。
【図１４】図１４は、本発明の実施の形態に係る設計システムの構成例を示すブロック図である。
【符号の説明】
【００８８】
１０    配置配線ツール
２０，２０’    マスクデータ作成ツール
２１    パラメータ抽出モジュール
２２，２２’    ＬＷ変調モジュール
２３    ＯＰＣモジュール
２４    ＥＢ変換モジュール
５０    パターン依存性考慮ツール
６０    パラメータ変換ツール
１００    設計システム
１１０    演算処理装置
１２０    記憶装置
１３０    入力装置
１４０    出力装置
ＮＥＴ    ネットリスト
ＬＡＹ    レイアウトデータ
ＬＩＢ    ＬＷ変調ライブラリ
ＭＳＫ    マスクデータ（ＥＢデータ）
ＣＮＥＴ    変調前セルネットリスト
ＣＮＥＴ’  変調後セルネットリスト
ＤＣＦ    変換関数データ
ＤＬＷ    ＬＷ変調データ
【図１】
2009026829.tif 000004
【図２】
2009026829.tif 000005
【図３】
2009026829.tif 000006
【図４】
2009026829.tif 000007
【図５】
2009026829.tif 000008
【図６】
2009026829.tif 000009
【図７】
2009026829.tif 000010
【図８】
2009026829.tif 000011
【図９】
2009026829.tif 000012
【図１０】
2009026829.tif 000013
【図１１】
2009026829.tif 000014
【図１２】
2009026829.tif 000015
【図１３】
2009026829.tif 000016
【図１４】
2009026829.tif 000017