(57)【要約】【課題】ソース領域にコンタクトする第１電極層とバックゲート領域にコンタクトする第２電極層を設けてそれぞれトレンチの延在方向と異なる方向に延在して交互に配置し、第１電極層と第２電極層に個別に電位を印加できるＭＯＳＦＥＴにおいて、バックゲート領域とドレイン電極を接地した場合にバックゲート−ソース間の耐圧が向上できない問題があった。【解決手段】高濃度の第２ソース領域の外側にこれより深く低濃度の第１ソース領域を形成する。また第１および第２ソース領域と、バックゲート領域とを所望の距離で離間する。これにより、バックゲート領域とドレイン電極を接地する動作を行った場合でも十分な耐圧を確保することができる。【選択図】    図１
2009170532.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該半導体基板上に積層した一導電型半導体層と、
前記半導体層表面に設けた逆導電型のチャネル層と、
前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチと、
該トレンチの内壁に設けたゲート絶縁膜と、
前記トレンチ内に設けられたゲート電極と、
前記チャネル層表面で前記トレンチに隣接し前記第１方向において離間して複数設けられた一導電型の第１ソース領域と、
該第１ソース領域表面に設けられ該第１ソース領域より高濃度の一導電型の第２ソース領域と、
前記チャネル層表面で前記トレンチに隣接し、隣り合う前記第１ソース領域と離間して設けられた逆導電型のバックゲート領域と、
前記第１および第２ソース領域上に設けられ、前記半導体層表面において第２方向に延在する第１電極層と、
前記バックゲート領域上に設けられ、前記半導体層表面において第２方向に延在する第２電極層と、
を具備することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第１ソース領域は前記第２ソース領域より深く設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記ゲート電極は、前記トレンチから前記半導体層上に突出する突出部を有し、該突出部の側面にはサイドウォールが設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１ソース領域の最深部は前記トレンチの側壁から離間することを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第１電極層および前記第２電極層を交互に配置することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項６】
前記ドレイン領域に接続する第３電極層を有し、前記ゲート電極の非電圧印加時に前記第１電極層および前記第３電極層のうちいずれか一方と前記第２電極層を電気的に接続することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第１電極層および第３電極層のうちいずれか低電位の電極層を前記第２電極層と接続することを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項８】
前記第１電極層および前記第３電極層のうちいずれか他方は電源電圧が印加されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項９】
一導電型の半導体基板に一導電型半導体層を積層し、該半導体層表面に逆導電型のチャネル層を形成する工程と、
前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチを形成する工程と、
前記トレンチの内壁にゲート絶縁膜を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記トレンチに隣接する前記チャネル層表面に第１方向において離間する複数の逆導電型のバックゲート領域を形成する工程と、
前記トレンチに隣接する前記チャネル層表面に前記バックゲート領域と離間して一導電型の第１ソース領域を形成する工程と、
該第１ソース領域表面に該第１ソース領域より高濃度の一導電型の第２ソース領域を形成する工程と、
前記ソース領域とコンタクトし、前記半導体層表面において第２方向に延在する第１電極層を形成する工程と、
前記バックゲート領域とコンタクトし、前記半導体層表面において第２方向に延在する第２電極層を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項１０】
前記第１ソース領域と前記第２ソース領域はそれぞれの一導電型不純物を注入後同時に拡散して形成されることを特徴とする請求項９に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１１】
前記トレンチから前記半導体層上に突出する突出部が形成されるように前記ゲート電極をパターンニングする工程と、
前記突出部の側面にサイドウォールを形成する工程と、
該サイドウォールをマスクにして一導電型不純物をそれぞれ注入し、前記第１ソース領域および前記第２ソース領域を形成する工程と、を有することを特徴とする請求項９に記載の絶縁ゲート型半導体装置の製造方法。
【請求項１２】
前記ドレイン領域に電気的に接続する第３電極層を形成することを特徴とする請求項９に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置およびその製造方法に係り、バックゲートを分離することにより１つのチップで双方向のスイッチング動作を可能とした絶縁ゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１８に、従来の半導体装置の一例としてｎチャネル型のＭＯＳＦＥＴを示す。図１８（Ａ）は斜視図であり、図１８（Ｂ）（Ｃ）は、それぞれ図１８（Ａ）のｄ−ｄ線、ｅ−ｅ線断面図である。
【０００３】
ＭＯＳＦＥＴは、ｎ＋型の半導体基板４１の上にｎ−型のエピタキシャル層４２を積層してドレイン領域とし、その上にｐ型のチャネル層４３を設ける。チャネル層４３からｎ−型エピタキシャル層４２まで到達するトレンチ４４を設け、トレンチ４４の内壁をゲート酸化膜４５で被膜し、トレンチ４４にゲート電極４６を埋設する。
【０００４】
トレンチ４４に隣接したチャネル層４３表面にはｎ＋型ソース領域４８が形成される。またトレンチ４４に隣接したチャネル層４３表面にはｐ＋型バックゲート領域４９が設けられる。ソース領域４８とバックゲート領域４９は、ストライプ状のトレンチ４４の側壁に沿って、交互に繰り返すように配置される。
【０００５】
すなわち、図１８（Ａ）のｄ−ｄ線断面においては図１８（Ｂ）の如く、隣り合うトレンチ４４間にはソース領域４８のみが配置され、ｅ−ｅ線断面においては図１８（Ｃ）の如く隣り合うトレンチ４４間にはバックゲート領域４９のみが配置される。
【０００６】
第１電極層５１は、層間絶縁膜５０の間から露出したソース領域４８とコンタクトするように、トレンチ４４の延在方向に対して直交する方向に延在する。第１電極層５１とは離間してこれと平行に、層間絶縁膜５０の間から露出したバックゲート領域４９とコンタクトする第２電極層５２が設けられる。半導体基板４１裏面には、ドレイン電極５３が設けられる。
【特許文献１】特許公開２００７−５４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１８のＭＯＳＦＥＴは、第１電極層５１と第２電極層５２に個別に電位を印加できる。つまり、バックゲート領域４９に接続する第２電極層５２を、ソース領域４８に接続する第１電極層５１あるいはドレイン電極５３のいずれかと短絡させることにより、１つのＭＯＳＦＥＴのチップで寄生ダイオードによる逆流を防止し、双方向の電流経路の切り替えを行うことができる。このような半導体装置は、例えば、二次電池の充放電のバッテリーマネージメントを行う保護回路装置に採用される。
【０００８】
上記のＭＯＳＦＥＴはその動作上、第２電極層５２（バックゲート領域４９）とドレイン電極５３とを接地し、第１電極層５１（ソース領域４８）に電源電圧を印加する状態が存在する。つまり、チャネル層４３とソース領域４８のｐｎ接合に逆方向電圧が印加される状態である。
【０００９】
一般的なＭＯＳＦＥＴの場合では、逆方向電圧印加時にはチャネル層４３とｎ型半導体層４２とのｐｎ接合面で空乏層を十分に広げ、所定の耐圧を確保するよう設計されている。一方、上記の如くバックゲート領域４９とソース領域４８に個別に電位を印加する構造の場合、ドレイン電極５３を接地して使用する動作時にはソース領域４８とチャネル層４３のｐｎ接合に逆方向電圧が印加されるため、ここでの耐圧確保が重要となる。
【００１０】
しかしソース領域４８は、容量低減と、オン抵抗低減のため、拡散深さが０．５μｍ程度と非常に浅い領域である。従って、上記の如くチャネル層４３とソース領域４８のｐｎ接合に逆方向電圧が印加されると、ソース領域４８内に広がった空乏層がトレンチ側面や基板表面に到達してしまい、バックゲート（チャネル層）−ソース間の耐圧が十分でない問題があった。
【００１１】
更に、従来構造ではソース領域４８はその一部が、チャネル層４３より不純物濃度の高いバックゲート領域４９と当接していた。このためソース領域４８とバックゲート領域４９のｐｎ接合部において、バックゲート領域４９内に伸びる空乏層の距離が短くなるため、これによっても耐圧を十分に確保できない問題があった。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該半導体基板上に積層した一導電型半導体層と、前記半導体層表面に設けた逆導電型のチャネル層と、前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチと、該トレンチの内壁に設けたゲート絶縁膜と、前記トレンチ内に設けられたゲート電極と、前記チャネル層表面で前記トレンチに隣接し前記第１方向において離間して複数設けられた一導電型の第１ソース領域と、該第１ソース領域表面に設けられ該第１ソース領域より高濃度の一導電型の第２ソース領域と、前記チャネル層表面で前記トレンチに隣接し、隣り合う前記第１ソース領域と離間して設けられた逆導電型のバックゲート領域と、前記第１および第２ソース領域上に設けられ、前記半導体層表面において第２方向に延在する第１電極層と、前記バックゲート領域上に設けられ、前記半導体層表面において第２方向に延在する第２電極層と、を具備することにより解決するものである。
【００１３】
第２に、一導電型の半導体基板に一導電型半導体層を積層し、該半導体層表面に逆導電型のチャネル層を形成する工程と、前記半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチを形成する工程と、前記トレンチの内壁にゲート絶縁膜を形成する工程と、前記トレンチ内にゲート電極を形成する工程と、前記トレンチに隣接する前記チャネル層表面に第１方向において離間する複数の逆導電型のバックゲート領域を形成する工程と、前記トレンチに隣接する前記チャネル層表面に前記バックゲート領域と離間して一導電型の第１ソース領域を形成する工程と、該第１ソース領域表面に該第１ソース領域より高濃度の一導電型の第２ソース領域を形成する工程と、第２に、前記ソース領域とコンタクトし、前記半導体層表面において第２方向に延在する第１電極層を形成する工程と、前記バックゲート領域とコンタクトし、前記半導体層表面において第２方向に延在する第２電極層を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１４】
本実施形態によれば、第１に、１つのチップで双方向の電流経路を切り換え、且つ電流の逆流を防止することを可能としたＭＯＳＦＥＴにおいて、バックゲート−ソース間の耐圧を向上させることができる。
【００１５】
すなわち、ソース領域を低濃度不純物からなる深い第１ソース領域と、高濃度不純物からなる浅い第２ソース領域とで構成することにより、ソース領域（第１ソース領域および第２ソース領域）のチャネル層との接合部から基板表面までの距離を広げることができる。従って、第２電極層（バックゲート領域）と第３電極層（ドレイン電極）とを接地する場合に、ソース領域とチャネル層のｐｎ接合からソース領域内に広がる空乏層を十分広げることができ、バックゲート−ソース間耐圧を向上させることができる。
【００１６】
第２に、ソース領域とバックゲート領域を離間して配置することにより、更にバックゲート−ソース領域間耐圧を向上させることができる。従来構造では、ソース領域とバックゲート領域とが当接しており、逆方向電圧が印加された際の耐圧が不十分であった。しかし、本実施形態によれば、ソース領域とバックゲート領域の間には不純物濃度の低いチャネル層が配置されるので、チャネル層に十分な空乏層を広げることができ、耐圧向上に寄与する。
【００１７】
また、本実施形態の製造方法によれば以下の効果が得られる。
【００１８】
まず、２つのトレンチに挟まれた第２ソース領域は、その幅（Ｘ方向の長さ）が、トレンチ間の距離より狭い微小な値であるが、ゲート電極の突出部の側壁に設けたサイドウォールをマスクとしたセルフアラインにより高精度に形成できる。上記の如くソース領域とバックゲート領域を離間することにより、耐圧を向上させることができるが、マスクを用いてそれぞれの領域をパターンニングする必要がある。
【００１９】
このとき、トレンチの微細化が進んでトレンチ間距離が狭まると、第２ソース領域の面積も微小なものとなる。このような場合であっても、第２ソース領域はその幅がセルフアラインで形成され、また面積は、トレンチの延在方向（Ｙ方向）の長さを増減させることで所望の値に形成できる。トレンチの延在方向であれば、第２ソース領域の面積を増加させてもトレンチの微細化に影響を及ぼさない。従って、トレンチ間距離の微細化によるセル密度を向上した場合であっても、マスクの合わせずれや第２ソース領域の面積のバラツキを回避できる。
【００２０】
またバックゲート領域もその幅（Ｘ方向の長さ）は、トレンチ間の距離で決定されるが、その面積は、トレンチの延在方向（Ｙ方向）の長さを増減させることで所望の面積に形成できる。従って、微細化を進めた場合であっても所望のバックゲート領域の面積を確保できる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態を、図１から図１７を参照し、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００２２】
図１は、本実施形態のＭＯＳＦＥＴを示す斜視図であり、図１（Ａ）は、第１および第２電極層が配置されるパターンを示した図であり、図１（Ｂ）が層間絶縁膜および第１、第２電極層を省略した図である。
【００２３】
ＭＯＳＦＥＴ２０は一導電型半導体基板１と、一導電型半導体層２と、チャネル層３と、トレンチ５と、ゲート絶縁膜６と、ゲート電極７と、第１ソース領域１２１と、第２ソース領域１２２と、バックゲート領域１３と、層間絶縁膜１０と、第１電極層１４と、第２電極層１５と、第３電極層１６とから構成される。
【００２４】
基板は、ｎ＋型のシリコン半導体基板１の上にｎ−型半導体層（例えばエピタキシャル層）２を積層したものであり、ドレイン領域となる。ｎ−型半導体層２表面にはｐ型不純物領域であるチャネル層３を設ける。
【００２５】
トレンチ５は、チャネル層３を貫通しｎ−型半導体層２に達する深さに設けられる。トレンチ５は、ｎ−型半導体層２（チャネル層３）表面において、第１方向に延在するストライプ状のパターンで形成される。
【００２６】
トレンチ５内壁は駆動電圧に応じたゲート絶縁膜（酸化膜）６で被覆される。ゲート電極７は、不純物を導入して低抵抗化を図ったポリシリコンをトレンチ５内に埋設したものである。またゲート電極７は、トレンチ５からｎ−型半導体層２上に突出する突出部７ａを有する。突出部７ａのｎ−型半導体層２表面からの高さは、例えば１μｍ程度である。突出部７ａは図１（Ａ）の断面においてトレンチ５よりその幅が広く、トレンチ５の開口部のチャネル層３表面を覆うように設けられる。更に、突出部７ａの側面には絶縁膜によるサイドウォール８が設けられる。
【００２７】
第１ソース領域１２１は、チャネル層３表面でトレンチ５に隣接するように設けられたｎ型不純物（例えば、リン（Ｐ））の拡散領域である。第１ソース領域１２１の不純物濃度は、例えば１Ｅ１７〜１Ｅ１９ｃｍ−３程度であり、その深さは１μｍ程度である。第２ソース領域１２２は第１ソース領域１２１表面に設けられた、第１ソース領域１２１より高濃度のｎ型不純物（例えば、ヒ素（Ａｓ））の拡散領域である。第２ソース領域１２２の不純物濃度は例えば１Ｅ１８〜１Ｅ２０ｃｍ−３程度であり、その深さは例えば０．５μｍ程度である。
【００２８】
尚、ここでは便宜上第１ソース領域１２１および第２ソース領域１２２として、その境界を明確に図示しているが、これらは同じ導電型の不純物拡散領域であり実際はこれらの境界は明確となるものではないが、本実施形態では第１のｎ型不純物（Ｐ）により形成された不純物濃度が高い領域を第１ソース領域１２１とし、第２のｎ型不純物（Ａｓ)により形成された不純物濃度が低い領域を第２ソース領域１２２とする。また、以下これらを総称する場合にはソース領域１２と称する。
【００２９】
第１ソース領域１２１は第２ソース領域１２２より深く、隣り合うトレンチ５間でこれらと接して設けられる。第１ソース領域１２１は、ゲート電極７の突出部７ａおよび、これの側面に設けられたサイドウォール８の下方にも配置される。一方、第２ソース領域１２２はトレンチ５と離間して、サイドウォール８の間から露出するように配置される。
【００３０】
バックゲート領域１３は、チャネル層３表面でトレンチ５と隣接して設けられたｐ型不純物（例えばボロン（Ｂ））の拡散領域である。バックゲート領域１３は、ソース領域１２と離間してこれらの間に配置される。
【００３１】
層間絶縁膜１０は、ゲート電極７、突出部７ａおよびサイドウォール８を覆い、第２ソース領域１２２およびバックゲート領域１３のそれぞれの一部が露出するコンタクトホールＣＨが設けられる。
【００３２】
第１電極層１４は、ソース領域１２上に設けられ、ｎ−型半導体層２表面において、第１方向と直交する第２方向に延在する。第１電極層１４は、隣り合うゲート電極７間に露出した複数のソース領域１２と、コンタクトホールＣＨを介してコンタクトする。尚、図１（Ａ）において第１電極層１４（第２電極層１５も同様）は実際には所定の厚み（例えば０．８μ程度）を有し、またコンタクトホールＣＨ内にも埋め込まれているが、ここでは層間絶縁膜１０表面の両電極層の配置領域の概要図として示している
第２電極層１５は、バックゲート領域１３上に設けられ、ｎ−型半導体層２表面において第２方向に延在する。すなわち第２電極層１５は第１電極層１４と離間してこれと平行して交互に配置される。第２電極層１５は、隣り合うゲート電極７間に露出した複数のバックゲート領域１３とコンタクトホールＣＨを介してコンタクトする。
【００３３】
第１電極層１４および第２電極層１５はこれらの表面に設けられる表面保護膜（不図示）により絶縁される。また、ｎ＋型半導体基板１裏面には、金属蒸着等により第３電極層（ドレイン電極）１６が形成される。
【００３４】
図２は、ｎ−型半導体層２表面におけるパターンを示す図であり、図２（Ａ）が図１（Ａ）の平面図に相当し、図２（Ｂ）が図１（Ｂ）の平面図に相当する。尚図２では、ゲート電極７のパターンはトレンチ５内に埋設された部分のみ示し、突出部７ａ（サイドウォール８も含む）の配置領域は破線で示した。
【００３５】
ソース領域１２は、トレンチ５に沿った第１方向（Ｙ方向）において所望の距離で離間して複数配置される。バックゲート領域１３も、第１方向において所望の距離で離間して複数配置される。バックゲート領域１３は、隣り合うソース領域１２間に配置される。すなわち、第１方向においてバックゲート領域１３とソース領域１２とは交互に繰り返して配置される。
【００３６】
第２方向（Ｘ方向）に沿った断面においては、隣り合うトレンチ５間には、ソース領域１２のみ、又はチャネル層３のみ、又はバックゲート領域１３のみが配置される。
【００３７】
本実施形態では、ソース領域１２とバックゲート領域１３とは、所望の距離Ｌ（例えば４μｍ）で離間し、これらの間にはチャネル層３が露出する（図２（Ｂ））。このようにソース領域１２とバックゲート領域１３とが離間していることにより、ソース−バックゲート間の耐圧を確保することができる。
【００３８】
第１電極層１４は、ソース領域１２の上を覆って第２方向に延在する。第２電極層１５は、バックゲート領域１３の上を覆って第２方向に延在する。第１電極層１４および第２電極層１５は、それぞれその幅（Ｙ方向の長さ）をソース領域１２、バックゲート領域１３と同等かそれらより広く形成する。
【００３９】
但し、層間絶縁膜１０を形成する際に、第２ソース領域１２２とバックゲート領域１３部分を開口部として層間絶縁膜１０が残るようにパターニングする。
【００４０】
本実施形態によれば、一つのチップを構成するＭＯＳＦＥＴ２０において、第１電極層１４に印加する電位と、第２電極層１５に印加する電位をそれぞれ個別に制御できる。すなわち、ソース領域１２とバックゲート領域１３の電位関係を個別に制御可能となる。
【００４１】
従って本実施形態のＭＯＳＦＥＴ２０は、双方向の電流経路の切り換えを行う双方向スイッチング素子を１つのチップで実現できるものであり、以下これについて説明する。
【００４２】
図３から図５は、図１のＭＯＳＦＥＴ２０を双方向スイッチング素子に用いた場合の一例を示す図である。図３は、二次電池の保護回路を示す回路図である。図４および図５はＭＯＳＦＥＴ２０がオフ状態の場合を示す概要図である。
【００４３】
図３の如く、保護回路２２は、スイッチング素子である１つのＭＯＳＦＥＴ２０と、制御回路２４とを備える。
【００４４】
ＭＯＳＦＥＴ２０は、二次電池２１と直列に接続され、二次電池２１の充電および放電を行う。ＭＯＳＦＥＴ２０には、双方向の電流経路が形成される。
【００４５】
制御回路２４は、ＭＯＳＦＥＴ２０のゲートＧに制御信号を印加する１つの制御端子２９を備える。制御回路２４は、充放電動作の場合は、ＭＯＳＦＥＴ２０をオンに切り換え、ＭＯＳＦＥＴのソースＳおよびドレインＤの電位に応じて二次電池２１の充電方向および二次電池２１の放電方向に電流が流れるようにする。
【００４６】
また、例えば充放電動作のオフ時や、充放電の切り換え時などには、ＭＯＳＦＥＴ２０はオフ状態となる。そしてこのときＭＯＳＦＥＴ２０に内蔵されている寄生ダイオードによって、所望の経路と逆向きに形成される電流経路を遮断する。すなわち、ＭＯＳＦＥＴ２０のオフ時には、ソースＳまたはドレインＤのいずれか低い電位の端子をバックゲートＢＧに接続し、寄生ダイオードによる電流経路を遮断する。
【００４７】
具体的には、充電の場合、ドレインＤを電源電位ＶＤＤ、ソースＳを接地電位ＧＮＤとする。そして、ゲートＧに所定の電位を印加してＭＯＳＦＥＴ２０をオン状態とし、充電方向（矢印ｘ）に電流経路を形成する。
【００４８】
次に、放電の場合、ドレインＤを接地電位ＧＮＤ、ソースＳを電源電位ＶＤＤとする。そして、ゲートＧに所定の電位を印加してＭＯＳＦＥＴ２０をオン状態とし、放電方向（矢印ｙ）に電流経路を形成する。
【００４９】
図４および図５を参照し、ＭＯＳＦＥＴ２０のオフ状態について説明する。図４は、充電時にＭＯＳＦＥＴ２０をオフした場合を示し、図５は、放電時にＭＯＳＦＥＴ２０をオフした場合を示す。尚、図４および図５は図２（Ａ）のａ−ａ線断面に相当する概要図である。
【００５０】
図４の如く、充電から放電への切り換え時、または過充電時など、充電状態でＭＯＳＦＥＴ２０をオフする場合には、制御回路２４によってソースＳとバックゲートＢＧをショートさせる。
【００５１】
この場合、第３電極層１６（ドレインＤ）に電源電位ＶＤＤが印加され、第２電極層１５（バックゲートＢＧ）と第１電極層１４（ソースＳ）がショートして接地される。ドレインＤは電源電位ＶＤＤであるので、寄生ダイオードとしては逆バイアス状態となる。つまり、寄生ダイオードによる電流経路が遮断されるので逆流を防止できる。また、ドレインＤがバックゲートＢＧより高電位であり、寄生バイポーラ動作を起こすことはない。
【００５２】
一方、図５の如く、放電から充電への切り換え時、または過放電時など、放電状態でＭＯＳＦＥＴ２０をオフする場合には、制御回路２４によってドレインＤとバックゲートＢＧをショートさせる。
【００５３】
この場合、第３電極層１６（ドレインＤ）と第２電極層１５（バックゲートＢＧ）とがショートして接地され、第１電極層１４（ソースＳ）に電源電位ＶＤＤが印加される。
【００５４】
ソースＳは電源電位ＶＤＤであるので、寄生ダイオードとしては逆バイアス状態となり、寄生ダイオードによる電流経路が遮断されるので、逆流を防止できる。また、ドレインＤとバックゲートＢＧと同電位であり、寄生バイポーラ動作を起こすことはない。
【００５５】
このように、本実施形態では、ソース領域１２に接続する第１電極層１４と、バックゲート領域１３に接続する第２電極層１５が個別に形成されている。従って、第１電極層１４と第２電極層１５にそれぞれ所定の電位を印加し、１つのＭＯＳＦＥＴ２０を用いて、双方向のスイッチングを制御することが可能となる。
【００５６】
更に本実施形態では、図５の如くドレインＤとバックゲートＢＧをショートして接地する動作において、耐圧を向上させることができる。
【００５７】
図６には、従来構造の如く、ソース領域４８がバックゲート領域４９と当接する場合の概要図を示す。図６は図１８（Ａ）のｆ−ｆ線断面に相当する概要図である。
【００５８】
この構造で図４の如くソースＳとバックゲートＢＧをショートさせる場合、ドレインＤには電源電位ＶＤＤとして例えば２０Ｖ印加できる。
【００５９】
しかし、図５の如くバックゲートＢＧとドレインＤをショートさせる場合、ソースＳには電源電位ＶＤＤとして１０Ｖ程度しか印加することができない。
【００６０】
これは、ソース領域４８とチャネル層４３間の接合において電界集中による耐圧劣化が発生するためである。すなわち、図４の状態では、ソースＳとバックゲートＢＧをショートさせることにより、チャネル層４３とソース領域４８とは等電位となりｐｎ接合に電界が発生しない。しかし、図５の状態では、ソース領域４８およびバックゲート領域４９のいずれも不純物濃度が高く、またソース領域４８も浅いため、チャネル層４３とソース領域４８、およびバックゲート領域４９とソース領域４８のｐｎ接合に空乏層が十分広がらず、耐圧が劣化する。
【００６１】
本実施形態では従来構造と異なり深い第１ソース領域１２１が設けられているため、ソース領域１２内に十分に空乏層を広げることができる。
【００６２】
更に、ソース領域１２とバックゲート領域１３が離間しており、その間にこれらより低濃度不純物領域であるチャネル層３が配置されるため、チャネル層３側への空乏層も十分に広げることができる。従って、従来構造と比較して耐圧を向上させることができる。
【００６３】
後述するが、本実施形態のソース領域１２はその中心（最深部）がトレンチ５と離間するように拡散により形成される。第１ソース領域１２１によって空乏層の広がりに十分なソース領域１２深さを確保できるが、深いソース領域１２がトレンチ５に隣接するとその分、トレンチ５の深さも深く形成する必要があり、容量が増加する問題がある。
【００６４】
本実施形態ではソース領域１２の最も深い部分がトレンチ５側壁から離間しているため、トレンチ５深さを従来どおり維持してソース領域１２を深くすることができる。
【００６５】
次に、図７から図１７を参照して本実施形態の絶縁ゲート型半導体装置の製造方法をｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００６６】
第１工程（図７）：一導電型の半導体基板に一導電型半導体層を積層し、半導体層表面に逆導電型のチャネル層を形成する工程。
【００６７】
ｎ＋型シリコン半導体基板１に、ｎ−型半導体層（例えばエピタキシャル層）２を積層した基板を準備し、ドレイン領域とする。表面に酸化膜（不図示）を形成した後、予定のチャネル層３の部分の酸化膜をエッチングして基板１表面を露出する。この酸化膜をマスクとして全面に例えばドーズ量１Ｅ１２〜１Ｅ１３ｃｍ-２、加速エネルギー５０ＫｅＶ程度でｐ型不純物（例えばボロン（Ｂ））を注入した後、拡散して厚み約１．５μｍ程度のチャネル層３を形成する。
【００６８】
第２工程（図８）：半導体層表面において第１方向に延在し、チャネル層を貫通する深さを有するトレンチを形成する工程。
【００６９】
まず、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜４を厚さ３０００Åに生成する。その後レジスト膜によるマスクによりＣＶＤ酸化膜４をドライエッチングして部分的に除去し、チャネル層３を露出させ、レジスト膜を除去する。引き続き、ＣＶＤ酸化膜４をマスクとして露出した基板１をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層３を貫通してドレイン領域２まで達する、例えば約２．０μｍの深さのトレンチ５を形成する。トレンチ５の幅は、例えば０.５μｍ程度とするトレンチ５は、チャネル層３表面において、第１方向に延在するストライプ状にパターンニングされる。
【００７０】
第３工程（図９）：トレンチの内壁にゲート絶縁膜を形成する工程。
【００７１】
ダミー酸化をしてトレンチ５内壁とチャネル層３表面に酸化膜（不図示）を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とトレンチエッチングのマスクとなったＣＶＤ酸化膜４をエッチングにより除去する。その後、ゲート酸化膜６を形成する。すなわち、全面を熱酸化してゲート酸化膜６を、駆動電圧に応じて例えば厚み約３００Å〜７００Åに形成する。
【００７２】
第４工程（図１０）：トレンチ内にゲート電極を形成する工程。
【００７３】
全面に高濃度不純物を含むポリシリコン層７’を堆積する、あるいは、全面にノンドープのポリシリコン層を付着し、高濃度不純物をデポジションし拡散して高導電率化を図る（図１０（Ａ））。その後、トレンチ５の開口幅より広くポリシリコン層７’が露出するマスクを設けてドライエッチングする。これにより、トレンチ５内に埋め込まれたゲート電極７が形成される。またトレンチ５からチャネル層３上にポリシリコン層７’が突出した突出部７ａが形成される（図１０（Ｂ））。
【００７４】
第５工程（図１１から図１６）：トレンチに隣接するチャネル層表面に第１方向において離間する複数の逆導電型のバックゲート領域を形成する工程、トレンチに隣接するチャネル層表面にバックゲート領域と離間して一導電型の第１ソース領域を形成する工程、および第１ソース領域表面に第１ソース領域より高濃度の一導電型の第２ソース領域を形成する工程。
【００７５】
まず、図１１を参照して説明する。図１１（Ａ）は、図２（Ｂ）のｂ−ｂ線断面図であり、図１１（Ｂ）は図２（Ｂ）のｃ−ｃ線断面図である。
【００７６】
図１１（Ａ）（Ｂ）の如く、バックゲート領域の形成領域（図２（Ｂ）参照）が露出したストライプ状のレジストマスクＰＲを設け、全面にｐ型不純物（例えばボロン（Ｂ））をドーズ量５Ｅ１４ｃｍ−２程度でイオン注入する。
【００７７】
次に図１２を参照して突出部７ａの側面にサイドウォールを形成する。図１２は、図２（Ｂ）のｃ−ｃ線断面図であるが、ｂ−ｂ線断面図でも同様にサイドウォールが形成される。
【００７８】
すなわち、全面にＣＶＤ法により例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜などの絶縁膜８’を形成する（図１２（Ａ））。
その後、マスクなしで全面をエッチバックする。これにより、突出部７ａの側面にサイドウォール８を形成する。突出部７ａの側面からサイドウォール８端部までの距離（幅）Ｗは、例えば約０．２μｍ程度である（図１２（Ｂ））。
【００７９】
次に、図１３から図１５を参照して説明する。なお、以降の図では各図（Ａ）は、図２（Ｂ）のｂ−ｂ線断面図であり、各図（Ｂ）は図２（Ｂ）のｃ−ｃ線断面図である。
【００８０】
ソース領域の形成領域が露出するよう（図１３（Ａ））、バックゲート領域１３上にストライプ状のレジストマスクＰＲを設ける（図１３（Ｂ））。
【００８１】
サイドウォール８をおよびレジストマスクＰＲをマスクにして全面に第１のｎ型不純物（例えばリン（Ｐ））をイオン注入（ドーズ量：１Ｅ１３ｃｍ−２、加速エネルギー：２００ＫｅＶ）する。
【００８２】
次に図１４の如く、バックゲート領域１３上のレジストマスクをそのままに、全面に第２のｎ型不純物（例えばヒ素（Ａｓ））をイオン注入（ドーズ量：５Ｅ１５ｃｍ−２、加速エネルギー：１４０ＫｅＶ）する。
【００８３】
図１５を参照して、例えば熱処理（７５０℃、１３分）を施し、注入されたｐ型不純物およびｎ型不純物を拡散する。これにより、トレンチ５に隣接するチャネル層表面に、第１方向において離間する複数の逆導電型のバックゲート領域１３’と、これと離間して交互に配置される第１ソース領域１２１’が形成される。また第１ソース領域１２１’表面にこれより浅く、不純物濃度が高い第２ソース領域１２２’が形成される。尚、この熱処理は行わなくても良い。
【００８４】
図１６を参照して、層間絶縁膜を形成する。すなわち、全面にＴＥＯＳ膜（不図示）を２０００Å程度積層した後、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）層をＣＶＤ法により６０００Å程度堆積し、平坦化のための熱処理を行う。その後、サイドウォール８および、隣り合うトレンチ５間のソース領域１２２’およびバックゲート領域１３’を除いた領域が被覆されるパターンのマスクＰＲを設けてエッチングし、層間絶縁膜１０を形成する。
【００８５】
この熱処理により、第１ソース領域１２１’、第２ソース領域１２２’、バックゲート領域１３’が更に拡散され、所望の深さの第１ソース領域１２１、第２ソース領域１２２、が形成される。また、所望の深さのバックゲート領域１３が形成される。
【００８６】
本実施形態では、従来と同程度の高濃度不純物による第２ソース領域１２２の外側に低濃度の第１ソース領域１２１を形成することにより、ソース領域１２を全体として深く形成する。深い第１ソース領域１２１によって、逆方向電圧印加時にソース領域１２内に空乏層を十分に広げて所望の耐圧を確保することができる。
【００８７】
またソース領域１２（第１ソース領域１２１）は、ｎ−型半導体層２表面から最も深い部分（最深部ＭＤ）がトレンチ５と離間するように拡散により形成される。深い第１ソース領域１２１は、第２ソース領域１２２の外側にそれより深く形成する必要があるが、第２ソース領域１２２の最深部ＭＤがトレンチ５に側壁に隣接するように形成されると、その分、反転するチャネルの長さが短くなる。つまりショートチャネルを回避するためトレンチ５の深さも深く形成する必要が生じ、容量が増加する問題がある。
【００８８】
本実施形態では第２ソース領域１２２をトレンチ５から離間するように形成し、その外側に第１ソース領域１２１を形成する。これにより第１ソース領域１２１の最深部ＭＤをトレンチ５側壁から離間させることができ、トレンチ５深さを従来どおり維持して深いソース領域１２を形成することができる。
【００８９】
ソース領域１２の最深部ＭＤをトレンチ５側壁から離間するには、隣り合うトレンチ５間の中央にｎ型不純物をイオン注入する必要がある。しかし、微細化が進みトレンチ５間距離が狭くなると、イオン注入のマスクとしてレジスト等のマスクを採用した場合には開口部の合わせずれが生じるなどし、高精度でトレンチ５間の中央部分にイオン注入することが困難となる。
【００９０】
そこで、本実施形態では、ゲート電極７に突出部７ａを設け更にその側面にサイドウォール８を設けて、これをマスクとして、ソース領域１２を形成するｎ型不純物をイオン注入することとした。サイドウォール８の幅Ｗは、例えば０．２μｍ程度（突出部７ａも合含めてトレンチからの離間距離は例えば０．６μｍ程度）であり、これにより、マスクの合わせずれ等を考慮することなくセルフアラインで、隣り合うトレンチ５間の中央部分に高精度でイオン注入することができる。従って微細化を進めた場合であってもソース領域１２の最深部ＭＤをトレンチ５側壁から離間することができる。
【００９１】
更にソース領域１２とバックゲート領域１３が離間するので、耐圧を向上させることができる。
【００９２】
第６工程（図１７）：ソース領域とコンタクトし、前記半導体層表面において第２方向に延在する第１電極層を形成する工程、およびバックゲート領域とコンタクトし、半導体層表面において第２方向に延在する第２電極層を形成する工程。
【００９３】
アルミニウムをスパッタ装置で全面に付着して、所望の形状にパターンニングし、ソース領域１２にコンタクトする第１電極層１４を形成する（図１７（Ａ））。第１電極層１４はソース領域１２上に設けられチャネル層３表面においてトレンチ５の延在方向に対して垂直方向となる第２方向に延在する。
【００９４】
また同時に、バックゲート領域１３コンタクトする第２電極層１５を形成する（図１７（Ｂ））。第２電極層１５はバックゲート領域１３上に設けられチャネル層３表面において第２方向に延在する。第２電極層１５は、第１電極層１４と離間して平行に配置される。
【００９５】
尚、上述の如く、本発明の実施の形態ではｎチャネル型ＭＯＳＦＥＴを例に説明したが、導電型を逆にしたｐチャネル型のＭＯＳＦＥＴにも適用できる。またバイポーラトランジスタとパワーＭＯＳＦＥＴを１チップ内にモノシリックで複合化したＩＧＢＴであっても同様に実施できる。
【図面の簡単な説明】
【００９６】
【図１】本実施形態の絶縁ゲート型半導体装置を説明する斜視図である。
【図２】本実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図３】本実施形態の絶縁ゲート型半導体装置の利用の一例を示す回路図である。
【図４】本実施形態の絶縁ゲート型半導体装置を説明する概要図である。
【図５】本実施形態の絶縁ゲート型半導体装置を説明する概要図である。
【図６】従来の絶縁ゲート型半導体装置を説明する概要図である。
【図７】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１６】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】本実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置を説明する（Ａ）斜視図、（Ｂ）断面図、（Ｃ）断面図である。
【符号の説明】
【００９７】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
３      チャネル層
５      トレンチ
６      ゲート酸化膜
７      ゲート電極
７ａ    突出部
８      サイドウォール
１０    層間絶縁膜
１２    ソース領域
１２１    第１ソース領域
１２２    第２ソース領域
１３    バックゲート領域
１４    第１電極層
１５    第２電極層
１６    第３電極層
２０    ＭＯＳＦＥＴ
２１    二次電池
２２    保護回路
２４    制御回路
２９    制御端子
４１    ｎ＋型シリコン半導体基板
４２    ｎ−型エピタキシャル層
４３    チャネル層
４４    トレンチ
４５    ゲート酸化膜
４６    ゲート電極
４８    ソース領域
４９    バックゲート領域
５０    層間絶縁膜
５１    ソース電極（第１電極層）
５２    第２電極層
５３    ドレイン電極
１２１  第１ソース領域
１２２  第２ソース領域
ＣＨ    コンタクトホール
【図１】
2009170532.tif 000003
【図２】
2009170532.tif 000004
【図３】
2009170532.tif 000005
【図４】
2009170532.tif 000006
【図５】
2009170532.tif 000007
【図６】
2009170532.tif 000008
【図７】
2009170532.tif 000009
【図８】
2009170532.tif 000010
【図９】
2009170532.tif 000011
【図１０】
2009170532.tif 000012
【図１１】
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【図１２】
2009170532.tif 000014
【図１３】
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【図１４】
2009170532.tif 000016
【図１５】
2009170532.tif 000017
【図１６】
2009170532.tif 000018
【図１７】
2009170532.tif 000019
【図１８】
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