(57)【要約】【課題】深さに応じて素子分離領域の断面積を自由に制御すると共に、微細化や多様な装置設計に効果的に対応可能とする。ＲＣ型トランジスタの活性領域中に含まれる凹部の側部の形状ばらつきを抑制する。また、この凹部の側部をトランジスタのチャネル領域として使用することにより、トランジスタの特性ばらつきを防止する。【解決手段】深さ方向に垂直な段差面を有する段差構造を有し、上部素子分離領域と、下部素子分離領域とを有する素子分離領域。また、この素子分離領域によって囲まれたＲＣ型トランジスタ。【選択図】図２−２
2009170857.tif 000002
【特許請求の範囲】
【請求項１】
所定方向に延在する第２の半導体領域と、
前記第２の半導体領域の、前記所定方向に関して中間の部分に埋め込まれると共に第２の半導体領域よりも上方に伸張するゲート電極と、
前記第２の半導体領域の前記所定方向に関して中間の部分を構成する凹部であって、前記凹部内に埋め込まれたゲート電極の前記所定方向に平行な両側面Ａに対向する領域として側部を有する凹部と、
前記第２の半導体領域内において、前記凹部を前記所定方向に関して挟んだ両側に位置する第３の半導体領域と、
前記第３の半導体領域上に設けられて前記ゲート電極の第２の半導体領域よりも上方に伸張した部分を前記所定方向に関して挟んだ両側に位置する、導電性を有する第１の半導体領域と、
前記ゲート電極と、前記第１および第２の半導体領域との間に設けられたゲート絶縁膜と、
前記第１または第３の半導体領域内に設けられたソース・ドレイン領域用の不純物拡散層と、
を有し、
前記凹部の側部の上面は、前記第２の半導体領域の前記所定方向に関して端部の上面と同一の高さである、電界効果型トランジスタを備えたことを特徴とする半導体装置。
【請求項２】
前記半導体装置は更に、前記電界効果型トランジスタを囲むように設けられた素子分離領域を有し、
前記素子分離領域は、
深さ方向に垂直な段差面を有する段差構造を有し、
前記段差面より上において第１の半導体領域に接する上部素子分離領域と、前記段差面より下において第２の半導体領域に接する下部素子分離領域とを有し、
前記段差面は、前記凹部の側部の上面及び前記第２の半導体領域の前記所定方向に関して端部の上面を構成し、
前記上部素子分離領域の深さ方向に垂直な断面の断面積は、前記下部素子分離領域の深さ方向に垂直な断面の断面積よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部素子分離領域は、酸化シリコンで充填され、
前記下部素子分離領域は、少なくとも窒化シリコンを含むように充填されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
深さ方向に垂直な段差面を有する段差構造を有し、
前記段差面より上の上部素子分離領域と、前記段差面より下の下部素子分離領域とを有し、
前記上部素子分離領域の深さ方向に垂直な断面の断面積は、前記下部素子分離領域の深さ方向に垂直な断面の断面積よりも大きい素子分離領域を備えたことを特徴とする半導体装置。
【請求項５】
前記半導体装置は更に、前記素子分離領域を介して互いに絶縁分離された２つの電界効果型トランジスタを備え、
前記２つの電界効果型トランジスタはそれぞれ、
所定方向に延在する第２の半導体領域と、
前記第２の半導体領域の、前記所定方向に関して中間の部分に埋め込まれると共に第２の半導体領域よりも上方に伸張するゲート電極と、
前記第２の半導体領域の前記所定方向に関して中間の部分を構成する凹部であって、前記凹部内に埋め込まれたゲート電極の前記所定方向に平行な両側面Ａに対向する領域として側部を有する凹部と、
前記第２の半導体領域内において、前記凹部を前記所定方向に関して挟んだ両側に位置する第３の半導体領域と、
前記第３の半導体領域上に設けられて前記ゲート電極の第２の半導体領域よりも上方に伸張した部分を前記所定方向に関して挟んだ両側に位置する、導電性を有する第１の半導体領域と、
前記ゲート電極と、前記第１および第２の半導体領域との間に設けられたゲート絶縁膜と、
前記第１または第３の半導体領域内に設けられたソース・ドレイン領域用の不純物拡散層と、
を有し、
前記凹部の側部及び前記第２の半導体領域の前記所定方向に関して端部は、上面として前記段差面を有し、
前記上部素子分離領域は、前記２つの電界効果型トランジスタの第１の半導体領域間の素子分離領域により構成され、
前記下部素子分離領域は、前記２つの電界効果型トランジスタの第２の半導体領域間の素子分離領域により構成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記電界効果型トランジスタは更に、前記ゲート電極の底面と凹部の底部との間にゲート絶縁膜を有し、
前記電界効果型トランジスタがオン状態のときに、前記ゲート電極直下の部分に更にチャネル領域が形成されることを特徴とする請求項１〜３及び５の何れか１項に記載の半導体装置。
【請求項７】
前記電界効果型トランジスタのゲート電極において、前記凹部の側部と対向する部分の高さが、３０〜６０ｎｍであることを特徴とする請求項１〜３、５及び６の何れか１項に記載の半導体装置。
【請求項８】
前記電界効果型トランジスタのゲート電極直下の半導体領域は、前記凹部の側部よりも高い不純物濃度を有することを特徴とする請求項１〜３、５及び６の何れか１項に記載の半導体装置。
【請求項９】
前記電界効果型トランジスタのゲート電極において、前記凹部の側部と対向する部分の高さが、９０〜１１０ｎｍであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記電界効果型トランジスタに加えて更に、
前記電界効果型トランジスタのソース・ドレイン領域用の不純物拡散層の何れか一方に電気的に接続された第１コンタクトプラグと、
前記電界効果型トランジスタのソース・ドレイン領域用の不純物拡散層の他方に電気的に接続された第２コンタクトプラグと、
前記第１コンタクトプラグに電気的に接続されたビット線と、
前記第２コンタクトプラグに電気的に接続されたキャパシターと、
を有することにより構成されるメモリセルを備え、ＤＲＡＭを構成することを特徴とする請求項１〜３及び５〜９の何れか１項に記載の半導体装置。
【請求項１１】
更に、前記電界効果型トランジスタの前記ソース・ドレイン領域用の不純物拡散層の何れか一方に電気的に接続された記憶素子を備えた半導体装置であって、
前記記憶素子は、電気抵抗値の変化によって情報を保持する機能を備え、前記電界効果型トランジスタをオン状態にすることで、前記記憶素子の電気抵抗値を判定する機能を備えたことを特徴とする請求項１〜３及び５〜９の何れか１項に記載の半導体装置。
【請求項１２】
前記電界効果型トランジスタは、オフ状態において前記凹部の側部の半導体領域が完全空乏状態となることを特徴とする請求項１〜３及び５〜１１の何れか１項に記載の半導体装置。
【請求項１３】
前記電界効果型トランジスタの、前記凹部の側部を構成する半導体領域のしきい値電圧は、前記電界効果型トランジスタのゲート電極直下の半導体領域のしきい値電圧よりも低いことを特徴とする請求項１〜３及び５〜１２の何れか１項に記載の半導体装置。
【請求項１４】
前記電界効果型トランジスタの前記ソース・ドレイン領域用の不純物拡散層は前記第１の半導体領域内に形成されており、
前記ソース・ドレイン領域用の不純物拡散層の何れか一方とその下方に位置する第３の半導体領域は同じ導電型であり、
前記電界効果型トランジスタのソース・ドレイン領域用の不純物拡散層の他方とその下方に位置する第３の半導体領域は異なる導電型であることを特徴とする請求項１〜３及び５〜７の何れか１項に記載の半導体装置。
【請求項１５】
前記電界効果型トランジスタのしきい値電圧は、前記ソース・ドレイン領域用の不純物拡散層とは導電型が異なる前記第３の半導体領域の他方中の不純物濃度によって決定されることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記電界効果型トランジスタとキャパシターを備えた半導体装置であって、前記ソース・ドレイン領域用の不純物拡散層とその下方の前記第３の半導体領域との導電型が同じ側となる前記ソース・ドレイン領域用の不純物拡散層に前記キャパシターが電気的に接続され、ＤＲＡＭのメモリセルを構成することを特徴とする請求項１４または１５に記載の半導体装置。
【請求項１７】
前記電界効果型トランジスタの前記ソース・ドレイン領域用の不純物拡散層は前記第１の半導体領域内の上部領域に形成されていることを特徴とする請求項１〜３及び５〜７の何れか１項に記載の半導体装置。
【請求項１８】
前記電界効果型トランジスタのしきい値電圧は、前記ソース・ドレイン領域用の不純物拡散層と前記第２の半導体領域内の前記凹部との間の領域の不純物濃度によって決定されることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記電界効果型トランジスタのしきい値電圧を調整するための不純物拡散層が、前記ソース・ドレイン領域用の不純物拡散層のうち何れか一方の下方にのみ設けられていることを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記電界効果型トランジスタとキャパシターを備えた半導体装置であって、前記しきい値電圧を調整するための不純物拡散層が下方に設けられていない側の前記ソース・ドレイン領域用の不純物拡散層と前記キャパシターが電気的に接続され、ＤＲＡＭのメモリセルを構成することを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記電界効果型トランジスタの凹部の側部の前記所定方向における最小幅が、１００ｎｍ以下であることを特徴とする請求項１〜３及び５〜２０の何れか１項に記載の半導体装置。
【請求項２２】
前記電界効果型トランジスタの凹部の側部の上面を構成する前記段差面の前記所定方向に垂直な方向の幅が、１０〜５０ｎｍであることを特徴とする請求項１〜３及び５〜２１の何れか１項に記載の半導体装置。
【請求項２３】
深さ方向に垂直な段差面を有する段差構造を有する素子分離領域を備えた半導体装置の製造方法であって、
（１）半導体基板内に上部開口を設ける工程と、
（２）前記上部開口の側壁上に絶縁膜を形成する工程と、
（３）前記絶縁膜をマスクに用いて前記上部開口内のエッチングを行なうことにより前記上部開口の下部に下部開口を設けると共に、前記絶縁膜の下部に前記段差面を形成する工程と、
（４）ＣＶＤ法又はＨＤＰ−ＣＶＤ法により前記下部開口内に絶縁材料を充填することによって、下部素子分離領域を形成する工程と、
（５）ＨＤＰ−ＣＶＤ法により前記上部開口内に絶縁材料を充填することによって、上部素子分離領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２４】
前記工程（１）は、
（１−１）前記半導体基板上に、絶縁層１、マスク層１をこの順に形成する工程と、
（１−２）前記マスク層１をマスクに用いて前記絶縁層１及び半導体基板をエッチングすることにより、前記マスク層１の下部に、所定方向に延在する２以上の突起状の第１の半導体領域及び前記第１の半導体領域間に前記上部開口を設ける工程と、
を有し、
前記工程（２）において、
前記突起状の第１の半導体領域の側面に、前記絶縁膜としてサイドウォールを設け、
前記工程（３）において、
前記マスク層１及びサイドウォールをマスクに用いて前記半導体基板をエッチングすることにより、前記第１の半導体領域の下部に所定方向に延在する第２の半導体領域及び前記第２の半導体領域間に前記下部開口を設ける、
ことを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記工程（１−２）において、
塩素（Ｃｌ2）、臭化水素（ＨＢｒ）、及び酸素（Ｏ2）を含有する混合ガスを用いて、圧力１０〜５０ｍＴｏｒｒの雰囲気下の条件で前記半導体基板をエッチングすることを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記工程（５）の後に更に、
（６）前記マスク層１を除去した後、前記第１の半導体領域の前記所定方向に関して中間の部分上に開口を有するマスク層２を設ける工程と、
（７）前記マスク層２及びサイドウォールをマスクに用いて、前記絶縁層１、第１の半導体領域及び第２の半導体領域に異方性エッチングを行うことにより、前記第１及び２の半導体領域の前記所定方向に関して中間の部分に、それぞれ開口Ａ及び上面として前記段差面を有する側部を備えた凹部を設ける工程と、
（８）前記マスク層２を除去する工程と、
（９）前記開口Ａ及び凹部の内壁上にゲート絶縁膜を形成する工程と、
（１０）前記開口Ａ及び凹部内にゲート電極を形成する工程と、
（１１）下記（１１Ａ）及び（１１Ｂ）の工程、或いは下記（１１Ｃ）及び（１１Ｄ）を行なう工程と、
（１１Ａ）前記第１の半導体領域内にチャネル不純物を注入する工程と、
（１１Ｂ）前記第１の半導体領域に不純物を注入してソース・ドレイン領域用の不純物拡散層を形成することにより、２以上の電界効果型トランジスタを形成する工程と、
（１１Ｃ）前記第２の半導体領域内にチャネル不純物を注入する工程と、
（１１Ｄ）前記第２の半導体領域内の前記所定方向に関して前記凹部を挟んだ両側に位置する第３の半導体領域に不純物を注入してソース・ドレイン領域用の不純物拡散層を形成することにより、２以上の電界効果型トランジスタを形成する工程と、
を有することを特徴とする請求項２４又は２５に記載の半導体装置の製造方法。
【請求項２７】
前記工程（１１）の後に更に、
全面に第１層間絶縁膜を設ける工程と、
前記第１層間絶縁膜内に、前記電界効果型トランジスタのソース・ドレイン領域用の不純物拡散層の何れか一方に電気的に接続されるように第１コンタクトプラグと、前記電界効果型トランジスタのソース・ドレイン領域用の不純物拡散層の他方に電気的に接続されるように第２コンタクトプラグを設ける工程と、
全面に第２層間絶縁膜を設ける工程と、
前記第２層間絶縁膜内に前記第１コンタクトプラグに電気的に接続されるようにビット線を設けると共に、前記第２層間絶縁膜内に前記第１層間絶縁膜内の第２コンタクトプラグを延長して形成する工程と、
全面に第３層間絶縁膜を設ける工程と、
前記第３層間絶縁膜内に、前記第２コンタクトプラグに電気的に接続されたキャパシターを設ける工程と、
を有することを特徴とする請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記工程（５）の後に更に、
（６）前記マスク層１を除去した後、前記第１の半導体領域の前記所定方向に関して中間の部分上で前記所定方向と所定の角度で交差する方向に延在する、開口を備えたマスク層２を設ける工程と、
（７）前記マスク層２及びサイドウォールをマスクに用いて、前記絶縁層１、第１の半導体領域及び第２の半導体領域に異方性エッチングを行うことにより、前記第１及び第２の半導体領域の前記所定方向に関して中間の部分に、それぞれ開口Ａ及び上面として前記段差面を有する側部を備えた凹部を設ける工程と、
（８）前記マスク層２を除去する工程と、
（９）前記所定方向に関して前記凹部を挟んだ両側のうちの一方に位置する前記第１の半導体領域内または第１と第３の半導体領域内に第１導電型の不純物を注入して第１導電型の不純物拡散層を形成した後、前記開口Ａ及び凹部の内壁上にゲート絶縁膜を形成する工程と、
（１０）前記開口Ａ及び凹部内にゲート電極を形成する工程と、
（１１）前記第１の半導体領域内に第２導電型の不純物のイオン注入を行い、前記第１導電型の不純物拡散層が形成された側の第１の半導体領域内の第１導電型の不純物拡散層上および前記第１導電型の不純物拡散層が形成されていない側の第１の半導体領域内にソース・ドレイン領域用の第２導電型の不純物拡散層を形成することによって、２以上の電界効果型トランジスタを形成する工程と、
を有することを特徴とする請求項２４又は２５に記載の半導体装置の製造方法。
【請求項２９】
前記工程（１１）の後に更に、
全面に第１層間絶縁膜を設ける工程と、
前記第１層間絶縁膜内に、前記第１導電型の不純物拡散層と接触している側の前記第２導電型の不純物拡散層と電気的に接続された第１コンタクトプラグと、前記第１導電型の不純物拡散層と接触していない側の前記第２導電型の不純物拡散層と電気的に接続された第２コンタクトプラグを設ける工程と、
全面に第２層間絶縁膜を設ける工程と、
前記第１コンタクトプラグと電気的に接続するビット線を設ける工程と、
前記第２コンタクトプラグと電気的に接続するキャパシターを設ける工程と、
を有することを特徴とする請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記工程（１０）において、
前記凹部の側部と対向する部分の高さが３０〜６０ｎｍとなるようにゲート電極を形成することを特徴とする請求項２６〜２９の何れか１項に記載の半導体装置の製造方法。
【請求項３１】
前記工程（７）と（８）の間に更に、
前記電界効果型トランジスタの前記凹部の下部に不純物を注入する工程を有することを特徴とする請求項２６又は２７に記載の半導体装置の製造方法。
【請求項３２】
前記工程（１０）において、
前記凹部の側部と対向する部分の高さが９０〜１１０ｎｍとなるようにゲート電極を形成することを特徴とする請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記工程（７）において、
前記凹部の側部の前記所定方向における最小幅が１００ｎｍ以下となるように凹部を設けることを特徴とする請求項２６〜３２の何れか１項に記載の半導体装置の製造方法。
【請求項３４】
前記サイドウォールをマスクに用いたエッチングによって形成された、前記凹部の側部の上面を構成する段差面の前記所定方向に垂直な方向の幅が、１０〜５０ｎｍであることを特徴とする請求項２６〜３３の何れか１項に記載の半導体装置の製造方法。
【請求項３５】
前記工程（４）において、
前記下部開口内に充填する絶縁材料は、少なくとも窒化シリコンを含むことを特徴とする請求項２３〜３４の何れか１項に記載の半導体装置の製造方法。
【請求項３６】
前記工程（５）において、
ＨＤＰ−ＣＶＤ法により、前記上部開口内に充填する絶縁材料は酸化シリコンであることを特徴とする請求項２３〜３５の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
（１）半導体装置の微細化が進展するにつれて、隣接する半導体素子間の絶縁は、素子分離領域によって行なわれるようになってきている。この微細化に好適な素子分離領域として、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造のものが使用されている。このＳＴＩ構造の素子分離領域は、以下の工程により形成される。
（ａ）シリコン基板上に第１のＳｉＯ2膜及びＳｉ3Ｎ4膜を形成する。
（ｂ）フォトリソグラフィー技術によりレジストマスクを形成する。
（ｃ）レジストマスクをマスクに用いて、異方性エッチングにより第１のＳｉＯ2膜、Ｓｉ3Ｎ4膜及びシリコン基板を所望の深さまでエッチングして、シリコン基板内に溝を形成する。
（ｄ）シリコン基板全面に対して厚い第２のＳｉＯ2膜を堆積させることにより、溝の内部を埋込む。
（ｅ）エッチング及び化学的機械研磨（ＣＭＰ）法を用いて、Ｓｉ3Ｎ4膜をエッチングストッパとして第２のＳｉＯ2膜を除去する。
（ｆ）Ｓｉ3Ｎ4膜及び第１のＳｉＯ2膜を除去する。
【０００３】
ここで、この素子分離領域は、微細化に伴い寸法が小さくなった場合であっても、その内部に絶縁材料が充填され安定した絶縁特性を有することが求められている。そこで、従来から安定した絶縁特性を有する素子分離領域の形成方法が検討されている。
【０００４】
特許文献１（特開２０００−１８３１５０号公報）には、素子分離領域用のトレンチを形成した後、このトレンチの下部にＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜を形成し、更にこの後、このＳＯＧ膜上にＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；高密度プラズマ気相成長）法を用いて酸化シリコン膜を形成する方法が開示されている。
【０００５】
特許文献２（特開２０００−１１４３６２号公報）には、素子分離領域用のトレンチを形成した後、このトレンチの下部にＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）膜を形成し、更にこの後、このＳＯＧ膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて酸化シリコン膜を形成する方法が開示されている。
【０００６】
特許文献３（特開２００５−２９４７５９号公報）には、深さ方向に段階的にその幅が減少する２段以上のトレンチからなる多段トレンチ構造を有する半導体装置が開示されている。
【０００７】
（２）一方、従来から、ゲート長の縮小に伴い発生する短チャネル効果によるしきい値電圧の低下及びオフ電流の増大等の問題を解決するため、半導体基板内に形成した溝内にゲート電極を埋め込むトレンチゲート型トランジスタが用いられるようになっている。特許文献４（特開平９−２３２５３５号公報）及び特許文献５（特開２００３−２３１５０号公報）には、このトレンチゲート型トランジスタが開示されている。
【０００８】
しかしながら、単純な構造のトレンチゲート型トランジスタでは、しきい値電圧の低下を抑制しながらオン電流をできるだけ大きくした、高性能トランジスタを形成することが難しいという問題があった。そこで、この点を改良したトレンチゲート型トランジスタとして、特許文献６（特開２００７−１５８２６９号公報）には、溝の側部分にチャネル領域を設けた構造のものが開発されている。以下、この改良したトレンチゲート型トランジスタのことをＲＣ型（Ｒｅｃｅｓｓｅｄ  Ｃｈａｎｎｅｌ）トランジスタと記載する。
【０００９】
以下に、素子分離領域を介して互いに絶縁された２つのＲＣ型トランジスタを有する、関連する半導体装置の製造方法を説明する。図２２は、この半導体装置の平面図であり、シリコン等の半導体基板（図示せず）上に、不純物を導入して形成した２つの拡散層領域（活性領域）１０１が設けられている。この拡散層領域１０１の周りは、絶縁膜によって形成された素子分離領域１０３となっている。また、１０２はゲートトレンチを表す。そして、このゲートトレンチ１０２両側の拡散層領域１０１が、トランジスタのソース・ドレイン領域用の不純物拡散層として機能する。なお、図２２では、電極の引き出し用配線層等については記載を省略した。
【００１０】
図２２のＤ−Ｄ’断面における製造工程断面図を図２４−１〜図２４−３に示す。まず、図２４−１に示したように半導体基板１００に公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）形成法を用いて、酸化シリコン膜からなる素子分離領域１０３を形成する。この素子分離領域１０３で区画された領域が拡散層領域１０１となる。
【００１１】
次に、図２３の平面図に示したように、ゲート電極１０２が形成される部分を開口するようにパターニングした窒化シリコン膜等を用いてマスク層１０４を形成する。
【００１２】
次に、図２４−２に示したように、ドライエッチング法によりシリコンのエッチングを行い、拡散層領域１０１内に溝１０５を形成した後に、マスク層１０４を除去する。この際、素子分離領域１０３の側壁部分は鉛直方向に対して５〜１０°程度の角度がついている。このため、シリコンのエッチングに際して素子分離領域１０３の上部の部分がマスクのように機能し、素子分離領域１０３の側面に接してシリコン層１０６が薄膜状に残存する。この薄膜状のシリコン層１０６がトランジスタのチャネル領域として機能する。
【００１３】
また、マスク層１０４で覆われていない素子分離領域１０３については、溝１０５形成時のエッチングに際しては絶縁膜（酸化シリコン膜）の表面が多少削られる程度で、溝は形成されない。
【００１４】
次に、図２４−３に示したように、ゲート絶縁膜１０７を形成し、多結晶シリコン等の導電性膜１０８を用いて溝部を埋め込む。この後に、埋め込んだ導電性膜１０８を、図２２で示したゲート電極１０２の平面形状となるようにパターニングを行う。次に、拡散層領域１０１にＮ型またはＰ型不純物のイオン注入を行い、ソース・ドレイン領域用の不純物拡散層を形成することにより、素子分離領域及び２つのＲＣ型トランジスタを有する半導体装置が形成される。
【特許文献１】特開２０００−１８３１５０号公報
【特許文献２】特開２０００−１１４３６２号公報
【特許文献３】特開２００５−２９４７５９号公報
【特許文献４】特開平９−２３２５３５号公報
【特許文献５】特開２００３−２３１５０号公報
【特許文献６】特開２００７−１５８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
（１）しかしながら、上記ＳＴＩの素子分離領域の工程（ｃ）で行なう異方性エッチングでは、内壁の勾配が５〜１０°程度と所定勾配を有するものとなっていた。このように溝の内壁の勾配が一定範囲のものとなっているため、素子分離領域の半導体基板表面での幅及び半導体基板表面からの深さによって、素子分離領域の幅が決まることとなっていた。この結果、微細化や多様な装置設計に対応するため、深さに応じて素子分離領域の幅を自由に制御することが困難であった。特に、素子分離領域を介して２つの半導体素子を絶縁分離する場合において、隣り合う半導体素子間の距離を深さ方向において異なるものとするときには、上記のような一般的なＳＴＩ構造の素子分離領域では対応できなかった。
【００１６】
このような問題点は、同様に内壁が所定角度の勾配を有する特許文献１及び２の素子分離領域においても発生していた。また、特許文献１及び２の素子分離領域ではトレンチの下部にＳＯＧ膜を埋め込んでいる。このＳＯＧ膜中には予期せぬ固定電荷が存在しているため、例えば、素子分離領域とＲＣ型トランジスタが接する場合には、この固定電荷がＲＣ型トランジスタのしきい値電圧を変動させる原因となっていた。
【００１７】
特許文献３には、下記工程により順次、多段構造の素子分離領域を形成する方法が開示されている（以下には、一例として３段型の素子分離領域を設ける工程を示す）。
（Ａ）第１の開口を設ける工程、
（Ｂ）第１の開口の側壁にサイドウォールを設ける工程、
（Ｃ）サイドウォールをマスクに用いて第１の開口の底部をエッチングして第２の開口を設ける工程、
（Ｄ）第２の開口の側壁にサイドウォールを設ける工程、
（Ｅ）サイドウォールをマスクに用いて第２の開口の底部をエッチングして第３の開口を設ける工程、
（Ｆ）第３の開口形成後に、第１〜第３の開口からなる溝内に、絶縁材料を充填する工程。
【００１８】
上記特許文献３の方法では、３段階で溝を形成することにより厚い絶縁膜からなる高耐圧用の素子分離領域を形成している。この方法では第３の開口を形成した後の溝のアスペクト比が大きくなり、絶縁材料を充填すると溝内にボイドが形成され、この素子分離領域に隣接するように半導体素子を形成すると、このボイドが露出する恐れがあった。また、このことは、微細化を行なった場合に、より顕著となっていた。
【００１９】
以上のように、ＳＯＧ膜を使用せず、半導体素子の形成時にボイドが露出しない素子分離領域が求められていた。
【００２０】
（２）上記のような問題点は、ＲＣ型トランジスタを有する半導体装置において、より顕著となっていた。すなわち、この製造方法では、図２４−２に示したように、シリコンのドライエッチング時に素子分離領域１０３に接している部分のシリコン層１０６が薄膜状に残るようにすることで、チャネル領域を形成していた。また、素子分離領域における側面の鉛直方向に対する傾き（テーパー角）は５〜１０°程度の小さな角度であった。このため、この素子分離領域のテーパー角が製造時のばらつきにより、多少、変化した場合であっても形成されるシリコン層（１０６）の膜厚や高さ、形状等が大きく変動する場合があった。従って、このような場合には、最終的に形成されるＲＣ型トランジスタの電気特性に大きなばらつきが生じてしまうと言う問題があった。
【００２１】
また、特許文献１及び２のようなＳＯＧ膜はこのような幅が狭い下段トレンチでも均一な絶縁材料の充填が可能となるが、ＳＯＧ膜（有機膜）中に存在する固定電荷によりＲＣ型トランジスタのしきい値電圧（Ｖt）が変動する問題があった。すなわちチャネル領域（アクティブ領域）にこの固定電荷と反対導電型の電荷が誘起され、この誘起電荷はＲＣ型トランジスタのゲート電極に電圧を印加した際に、この電圧を減ずる方向に働いていた。そして、ＲＣ型トランジスタのゲート電圧の制御、ひいてはＶtの制御が困難となっていた。特に、この固定電荷量はＳＯＧ膜の構成によって異なるため、ＲＣ型トランジスタによってゲート電圧を減ずる割合は不均一となり、Ｖtの制御がより困難となっていた。このような問題は半導体基板の表面部分にチャネル領域が形成されるプレーナー型のトランジスタでは発生せず、ＲＣ型トランジスタを使用した場合に特有の問題であった。
【００２２】
更に、特許文献３のような方法では、素子分離領域内にボイドが発生する場合があった。このように素子分離領域中に生じたボイドは、素子分離領域形成後の処理工程（半導体素子の形成過程におけるエッチング等）において露出することとなっていた。このボイド内には、半導体素子用の導電材料の成膜時等に導電材料が埋め込まれて素子分離領域の絶縁特性が著しく劣化する場合があった。
【００２３】
（３）本発明は上記課題を解決するためになされたものであり、（１）２段構造の素子分離領域とすることにより深さに応じて素子分離領域の断面積を自由に制御して、微細化や多様な装置設計に対応可能な素子分離領域を備えた半導体装置及びその製造方法を提供することを目的とする。（２）また、チャネル領域の上面が段差面を構成し、チャネル領域の特性ばらつきを防止したＲＣ型トランジスタを備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記課題を解決するため、本発明の一実施形態は、
所定方向に延在する第２の半導体領域と、
前記第２の半導体領域の、前記所定方向に関して中間の部分に埋め込まれると共に第２の半導体領域よりも上方に伸張するゲート電極と、
前記第２の半導体領域の前記所定方向に関して中間の部分を構成する凹部であって、前記凹部内に埋め込まれたゲート電極の前記所定方向に平行な両側面Ａに対向する領域として側部を有する凹部と、
前記第２の半導体領域内において、前記凹部を前記所定方向に関して挟んだ両側に位置する第３の半導体領域と、
前記第３の半導体領域上に設けられて前記ゲート電極の第２の半導体領域よりも上方に伸張した部分を前記所定方向に関して挟んだ両側に位置する、導電性を有する第１の半導体領域と、
前記ゲート電極と、前記第１および第２の半導体領域との間に設けられたゲート絶縁膜と、
前記第１または第３の半導体領域内に設けられたソース・ドレイン領域用の不純物拡散層と、
を有し、
前記凹部の側部の上面は、前記第２の半導体領域の前記所定方向に関して端部の上面と同一の高さである、電界効果型トランジスタを備えたことを特徴とする半導体装置に関する。
【００２５】
他の実施形態は、
深さ方向に垂直な段差面を有する段差構造を有し、
前記段差面より上の上部素子分離領域と、前記段差面より下の下部素子分離領域とを有し、
前記上部素子分離領域の深さ方向に垂直な断面の断面積は、前記下部素子分離領域の深さ方向に垂直な断面の断面積よりも大きい素子分離領域を備えたことを特徴とする半導体装置に関する。
【００２６】
また、他の実施形態は、
深さ方向に垂直な段差面を有する段差構造を有する素子分離領域を備えた半導体装置の製造方法であって、
（１）半導体基板内に上部開口を設ける工程と、
（２）前記上部開口の側壁上に絶縁膜を形成する工程と、
（３）前記絶縁膜をマスクに用いて前記上部開口内のエッチングを行なうことにより前記上部開口の下部に下部開口を設けると共に、前記絶縁膜の下部に前記段差面を形成する工程と、
（４）ＣＶＤ法又はＨＤＰ−ＣＶＤ法により前記下部開口内に絶縁材料を充填することによって、下部素子分離領域を形成する工程と、
（５）ＨＤＰ−ＣＶＤ法により前記上部開口内に絶縁材料を充填することによって、上部素子分離領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００２７】
（１）深さに応じて素子分離領域の断面積を自由に制御すると共に、微細化や多様な装置設計に効果的に対応可能とすることができる。
【００２８】
（２）ＲＣ型トランジスタの活性領域中に含まれる凹部の側部の形状ばらつきを抑制することができる。また、この凹部の側部をトランジスタのチャネル領域として使用することにより、トランジスタの特性ばらつきを防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下に、図面を参照して、本発明の半導体装置を説明する。なお、下記実施例において、トランジスタを備えた半導体装置については、トランジスタがＮチャネル型の場合について説明するが、後に示すようにＰチャネル型とすることも可能である。また、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００３０】
（第１実施例）
本実施例は、素子分離領域を有する半導体装置に関するものである。図２５−１は、この半導体装置の一例を示した上面図である。また、図２５−２は、図２５−１の半導体装置のＤ−Ｄ’断面を表す断面図である。図２５−１において、半導体基板内に活性領域２が設けられており、この活性領域を囲むように素子分離領域６９が設けられている。この素子分離領域６９は、半導体基板６４の深さ方向６１に垂直な段差面６８を有する段差構造６５を備える。
【００３１】
なお、本明細書において、「段差構造」とは、例えば、図２５−１に示したＢＢ領域（任意規定領域）の深さ方向において、素子分離領域の断面積（深さ方向に垂直な面の面積）が不連続に変化する場合に、大きな断面積の部分と小さな断面積の部分との境界部分に形成される階段状の構造のことを表す。
【００３２】
そして、この素子分離領域６９は、上部素子分離領域６２と、下部素子分離領域６３とから構成されている。また、下部素子分離領域６３は、上部素子分離領域６２の下部に、上部素子分離領域６２に接触するように設けられている。この上部素子分離領域６２は、段差面６８よりも上の素子分離領域で構成されており、図２５−２では、素子分離領域６９のうち段差面６８及び点線よりも上の部分で表される。また、下部素子分離領域６３は、段差面６８より下の素子分離領域で構成されており、図２５−２では、素子分離領域６９のうち段差面６８及び点線よりも下の部分で表される。
【００３３】
本発明の半導体装置は段差面を有し、この段差面を境にして上部素子分離領域６２の深さ方向に垂直な断面の断面積と下部素子分離領域６３の深さ方向に垂直な断面の断面積は不連続に変化している。このため、上部素子分離領域６２の深さ方向に垂直な断面の断面積は、下部素子分離領域６３の深さ方向に垂直な断面の断面積よりも大きくなっている。
【００３４】
なお、上部素子分離領域内及び下部素子分離領域内において、断面積はその深さ方向に対して変化しても、変化しなくても良いが、下部素子分離領域内では下方になるほど断面積が小さくなることが望ましい。上部素子分離領域内及び下部素子分離領域内においてそれぞれ断面積が深さ方向に変化する場合、「上部素子分離領域の深さ方向に垂直な断面の断面積は、下部素子分離領域の深さ方向に垂直な断面の断面積よりも大きい」とは、上部素子分離領域の断面積の最小値が下部素子分離領域の断面積の最大値よりも大きいことを表す。
【００３５】
上部素子分離領域と下部素子分離領域の側壁の勾配の角度は特に限定されないが、上部素子分離領域の側壁は垂直か垂直に近いことが好ましく、下部素子分離領域の側壁は下方の断面積が小さくなるように傾斜していることが好ましい。
【００３６】
上部素子分離領域と下部素子分離領域を構成する材料は絶縁性を有する材料であれば特に限定されず、上部素子分離領域と下部素子分離領域は互いに同じ材料から構成しても、互いに異なる材料から構成しても良い。また、上部素子分離領域と下部素子分離領域は全て同じ材料から構成されていなくても良く、互いに異なる材料からなる複数の領域により構成されていても良い。好ましくは、上部素子分離領域を酸化シリコン、下部素子分離領域を少なくとも窒化シリコンを含むように構成するのが良い。更に、素子分離領域形成後の工程においてエッチングなどを行なった際に表面に露出しないような深さであれば、下部素子分離領域中の一部にボイドを有していても良い。
【００３７】
本発明では、このように素子分離領域が段差構造を有することにより、段差面６８の幅の制御によって上部素子分離領域の断面積に関わらず下部素子分離領域の断面積を自由に制御することができる。特に、深さに応じて下部素子分離領域６３の断面積、幅、アスペクト比を自由に制御することができ、効果的に微細化に対応させることができる。
【００３８】
また、本発明の素子分離領域は、深さ方向において幅が異なる構造を有する半導体素子の間であっても、優れた絶縁性を有する素子分離領域として適用可能である。この結果、多様な装置設計に効果的に対応させることができる。
【００３９】
更に、上部素子分離領域、下部素子分離領域の特性に応じて、それぞれ異なる方法・条件等で絶縁材料を充填することによって、素子分離領域全体の絶縁特性を効果的に制御することができる。特に、微細化によりアスペクト比が大きく幅が小さい下部素子分離領域とした場合であっても、狭い開口内への成膜に好適な成膜方法を用いることによって、安定して均一に絶縁材料を充填することができる。この成膜方法としては典型的には、ＣＶＤ法又はＨＤＰ−ＣＶＤ法を挙げることができる。この絶縁材料としては、ＣＶＤ法で形成する窒化シリコン膜や酸化シリコン膜と窒化シリコン膜の積層膜を挙げることができる。また、ＨＤＰ−ＣＶＤ法で形成するボイド含有酸化シリコンを挙げることができる。
【００４０】
また、上部素子分離領域については断面積が比較的、大きいものであっても、広い開口への成膜に好適な成膜方法を用いることによって、安定して均一に絶縁材料を充填することができる。この成膜方法としては典型的には、ＨＤＰ−ＣＶＤ法を挙げることができる。絶縁材料としては酸化シリコンを挙げることができる。
【００４１】
（第２実施例）
本実施例は、素子分離領域を有する半導体装置の製造方法に関するものである。図２６〜３１は、本発明の半導体装置の製造方法の一例を示した断面図である。
【００４２】
まず、図２６に具体的に示したように、半導体基板１上に酸化シリコン膜２０を熱酸化法等で形成する。この後、酸化シリコン膜上に、窒化シリコン膜（Ｓｉ3Ｎ4）２１を形成する。次に、上部開口を形成する領域に開口が形成されるように、ドライエッチング法を用いて酸化シリコン膜２０及び窒化シリコン膜（Ｓｉ3Ｎ4）２１をパターニングする。このパターニングでは、フォトレジスト膜（図示せず）を用いて所望の形状に形成することができる。
【００４３】
次に、図２７に示したように、シリコンのドライエッチングを行い、半導体基板１の窒化シリコン膜（Ｓｉ3Ｎ4）２１で覆われていない領域に上部開口６６を形成する（工程（１））。このドライエッチングの具体的な製造条件としては、例えば、塩素（Ｃｌ2）、臭化水素（ＨＢｒ）、酸素（Ｏ2）等を混合したガスを用い、圧力１０〜５０ｍＴｏｒｒの雰囲気下で行う条件を挙げることができる。なお、この際、上部開口６６の側壁が鉛直方向となす角度（テーパー角）は、エッチングガスの流量等を変化させることによって調節することができるが、後で述べる段差面６８を制御性良く形成するために垂直となるように形成することが望ましい。
【００４４】
次に、図２８に示したように、酸化シリコン膜をＣＶＤ法で全面に形成した後に、マスク層を用いずに全面ドライエッチングを行うことにより、上部開口６６の内壁上にサイドウォール（絶縁膜）２３を形成する（工程（２））。
【００４５】
次に、図２９に示したように、マスク層２１およびサイドウォール２３をマスクとして用いて再度、シリコンのドライエッチングを行い、上部開口６６の下部に下部開口６７を形成する（工程（３））。なお、この際、下部開口６７の側壁が鉛直方向となす角度は、エッチング条件の変更により、所望のトランジスタ特性に応じて設定することが可能である。
【００４６】
また、この際、サイドウォール（絶縁膜）２３の下部には段差面６８が形成される。このように段差面を形成するため、この段差面を境にして上部開口６６の深さ方向に垂直な断面の断面積と、下部開口６７の深さ方向に垂直な断面の断面積を不連続に変化させることができる。そして、上部開口６６の深さ方向に垂直な断面の断面積は、下部開口６７の深さ方向に垂直な断面の断面積よりも大きくなっている。
【００４７】
次に、図３０に示したように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法又はＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；高密度プラズマ気相成長）法により、下部開口６７内に酸化シリコン膜８０を充填する。この時、同時にマスク層２１の表面にも側面が傾斜したＨＤＰ特有の形状で酸化シリコン膜８０が形成される。また、下部開口内には素子分離領域６３が形成される（工程（４））。
【００４８】
このＣＶＤ法は、微細開口内への絶縁材料の充填性に優れている。このため、工程（４）において、ＣＶＤ法により下部開口６７内に絶縁材料を充填させた場合、ボイドを発生させることなく均一に下部開口６７内に絶縁材料を充填させることができる。
【００４９】
また、工程（４）では、ＨＤＰ−ＣＶＤ法により均一に下部開口６７内に絶縁材料を充填させることができるが、下部開口は上部開口よりもその断面積が小さくなっており、絶縁材料の充填が難しくなっている。このため、工程（４）において、ＨＤＰ−ＣＶＤ法により下部開口６７内に絶縁材料を充填させた場合、その条件によっては下部開口６７内に充填した絶縁材料内にボイドが発生する場合がある。しかし、このような場合であっても、素子分離領域形成後のエッチング工程等で素子分離領域の一部がエッチングされてボイドが露出しない深さにボイドが発生するのであれば問題ない。このため、後のエッチング工程でボイドが露出しないような条件で成膜する限り、工程（４）において、ＨＤＰ−ＣＶＤ法を用いることができる。
【００５０】
次に、図３１に示したように、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；高密度プラズマ気相成長）法により、上部開口６６内に絶縁材料を充填する。この際、ＣＶＤ法と異なり、ＨＤＰ−ＣＶＤ法は深さ方向への絶縁材料の充填性に優れているため、上部開口６６内に早い速度で均一に酸化シリコン膜８１を充填させることができる。次に、図３２に示したように、ＣＭＰ処理により平坦化を行って、上部素子分離領域６２が形成される（工程（５））。
【００５１】
なお、工程（１）の上部開口の形成工程及び工程（３）の下部開口の形成工程において、上部開口及び下部開口の断面積はその深さ方向に対して変化しても、変化しなくても良い。また、工程（４）及び（５）でそれぞれ形成した上部素子分離領域及び下部素子分離領域の断面積は特に限定されないが、上部素子分離領域の深さ方向に垂直な断面の断面積は、下部素子分離領域の深さ方向に垂直な断面の断面積よりも大きくする必要がある。
【００５２】
また、工程（４）及び（５）において、それぞれ上部開口及び下部開口に充填する絶縁材料は絶縁性を有する材料であれば特に限定されず、これらの絶縁材料は互いに同じ材料から構成しても、互いに異なる材料から構成しても良い。また、上部素子分離領域と下部素子分離領域はそれぞれ全て同じ材料から構成されていなくても良く、互いに異なる材料からなる複数の領域により構成されていても良い。本実施例では、例えば、下部素子分離領域及び上部素子分離領域を、共にＨＤＰ−ＣＶＤ法を用いて酸化シリコン膜で形成することにより、工程（４）と（５）を連続して実施することができる。好ましくは、上部素子分離領域を酸化シリコン、下部素子分離領域を窒化シリコンから構成するのが良い。
【００５３】
また、素子分離領域は所定の領域を一周して囲むように段差面を有するものであっても、素子分離領域の一部にのみ段差面が設けられていても良い（段差面は所定の領域を一周して囲まないように設けられていても良い）。上部素子分離領域と下部素子分離領域の側壁の勾配の角度は特に限定されず、上部開口及び下部開口を、それぞれ所定の条件・方法で形成することによって、任意の角度の勾配に制御することができる。
【００５４】
本実施例では、サイドウォール２３を形成後にそのまま残留させて、下部素子分離領域及び上部素子分離領域を形成したが、このサイドウォール２３は下部開口の形成後で絶縁材料の充填前に除去しても良い。
【００５５】
本発明の素子分離領域は、深さ方向において幅が異なる構造を有する半導体素子の間であっても、優れた絶縁性を有する素子分離領域として適用可能である。この結果、多様な装置設計に効果的に対応させることができる。
【００５６】
（第３実施例）
図１は、本発明の製造方法を用いて、シリコンから構成される半導体層（図示せず）上に形成した２つのＲＣ型トランジスタ及びこのＲＣ型トランジスタ間に設けられた素子分離領域を有する半導体装置の平面図である。図１において、２は拡散層領域（活性領域）、５はゲートトレンチを表す。この拡散層領域２の周りには、素子分離領域３が形成されており、拡散層領域２を囲んでいる。この素子分離領域３のうち、第１の半導体領域と第２の半導体領域の境界に接する部分には段差面が存在する（図１中には図示せず）。
【００５７】
この拡散層領域２は、矢印３５の方向（長手方向）に延在している。また、拡散層領域２は後に説明するように、第１の半導体領域と第２の半導体領域から形成されている。図１の１１は、導電性を有する導電性領域（第１の半導体領域）を介して、ソース・ドレイン領域用の不純物拡散層と上層に設けた配線層を接続するためのコンタクトプラグの位置を表す。なお、この図１では、ソース・ドレイン領域用の不純物拡散層上の第１の半導体領域は省略されている。
【００５８】
図１におけるＡ−Ａ’断面を図２−１に、Ｄ−Ｄ’断面を図２−２に示す。図２−１において、５２は第２の半導体領域、５１は導電性領域（第１の半導体領域）、１はシリコンから構成される半導体基板を表し、不純物が導入されてＰ型となっている。また、素子分離領域３は、酸化シリコン膜（ＳｉＯ2）等を用いたＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）から形成されており、段差面を有している。なお、この段差面は、第２の半導体領域５２の上面のうち、導電性領域５１が設けられていない面を構成している。この段差面は第２の半導体領域５２上を、導電性領域５１を一周して囲むように設けられている。また、この段差面を有するように、階段状の段差構造が設けられている。この素子分離領域３のうち、段差面よりも上の部分は上部素子分離領域、段差面よりも下の部分は下部素子分離領域を構成している。
【００５９】
ゲートトレンチ５は溝内に埋め込まれた多結晶シリコン（Ｐｏｌｙ−Ｓｉ）７と、その上部に形成されたタングステン（Ｗ）等の低抵抗導電層６から形成されている。このゲートトレンチ５では、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）７がゲート電極を構成し、第１の半導体領域５１及び５２第２の半導体領域５２の延在方向３５の中間の部分に埋め込まれている。すなわち、ゲート電極７は、第２の半導体領域５２の延在方向３５に関して中間の部分に埋め込まれると共に、第２の半導体領域５２よりも上方に伸張している。また、ゲート電極７の第２の半導体領域５２よりも上方に伸張した部分を、延在方向３５に関して挟んだ両側には、導電性を有する第１の半導体領域５１が設けられている。
【００６０】
図２−１において、４２は第２の半導体領域５２にＮ型の不純物を導入して形成したソース・ドレイン領域用の不純物拡散層を表し、第２の半導体領域において凹部を挟んだ両側の部分から構成される。このソース・ドレイン領域用の不純物拡散層４２は、第２の半導体領域５２内において第３の半導体領域を構成する。また、第１の半導体領域５１及び第２の半導体領域５２と、ゲート電極７との間には、ゲート絶縁膜８が設けられている。
【００６１】
また、このゲートトレンチ５を覆うように、酸化シリコン膜等からなる層間絶縁膜１０が形成されている。このソース・ドレイン領域用の不純物拡散層４２上には導電性領域５１が設けられている。そして、コンタクトプラグ１１を用いて上層に設けた配線層（図示せず）とソース・ドレイン領域用の不純物拡散層４２との導通が得られるようになっている。また、このコンタクトプラグ１１とソース・ドレイン領域用の不純物拡散層４２との間には導電性領域５１が設けられ、導通が得られるようになっている。このソース・ドレイン領域用の不純物拡散層４２は、第２の半導体領域内に形成されて第３の半導体領域を構成しており、それぞれの上面の位置は一致している。
【００６２】
図２−１、２−２に示すように、この第２の半導体領域５２のゲート電極７が埋め込まれた、矢印３５の方向に関して中間の部分は凹部３６を構成する。この凹部３６は、ゲート電極７の矢印３５の方向に平行な両側面Ａ（符号３８）に対向する領域である側部３９を有する。この側部３９はＲＣ型トランジスタのチャネル領域として機能し、側部３９にはしきい値電圧調整のためにＰ型の不純物注入層３１が設けられている。このＲＣ型トランジスタがオン状態に有る場合のソース・ドレイン領域用の不純物拡散層４２間の相互の導通は、ゲート電極７により印加された電界によって、サイドウォール状の側部３９がＰ型からＮ型に反転することにより行われる。
【００６３】
本発明の半導体装置では、この凹部の側部３９は、拡散層領域２内に設けられた第２の半導体領域の矢印３５の方向に関して両端の部分の上面５４と同一の高さの上面４３を有する点に特徴を有する。なお、この上面４３及び５４は同一の段差面を構成している。
【００６４】
このように側部３９の上面４３は面状となっているため、拡散層領域の延在方向３５に垂直な方向の幅（図２−２では、矢印４６の方向の幅）Ｗを有することができる。このように凹部の側部３９が所定幅を有することによって、凹部の側部のチャネル領域として機能する部分の高さ、形状、幅を高精度で所望の値に制御することができる。この結果、トランジスタの特性ばらつきを防止することができる。
【００６５】
すなわち、本実施例のＲＣ型トランジスタにおいては、このようにチャネル領域が半導体層表面から離れた位置に形成されており、第２の半導体領域５２内においてチャネル領域の横方向３５の両端に位置する部分がソース・ドレイン領域用の不純物拡散層として機能する。
【００６６】
なお、本実施例では、凹部の底部に設けた絶縁膜を厚くすることにより、電界効果型トランジスタがオン状態のときに、凹部の側部のみがチャネル領域として機能するようにしても良い。また、凹部の底部に設けた絶縁膜を薄くしてゲート絶縁膜として機能させることにより、電界効果型トランジスタがオン状態のときに、凹部の側部及び底部（ゲート電極直下の部分）がチャネル領域として機能するようにしても良い。このように凹部の側部及び底部がチャネル領域として機能する場合、第２の半導体領域内において、ソース・ドレイン領域用の不純物拡散層は少なくとも凹部の側部を挟んだ両側の部分だけでなく凹部の底部（ゲート電極直下の部分）を挟んだ両側の部分にまで形成することが好ましい。
【００６７】
上記のように、本発明の半導体装置において、拡散層領域（活性領域）は、第１の半導体領域と第２の半導体領域とから構成されている。また、本実施例においては、第２の半導体領域内において、ソース・ドレイン領域用の不純物拡散層４２が形成されている領域、すなわち、第２の半導体領域内において凹部を所定方向に関して挟んだ両側に位置する領域を、「第３の半導体領域」と記載する。本発明の半導体装置において、「導電性領域」、すなわち、「第１の半導体領域」とは、第３の半導体領域と接触するようにその上部に設けられた領域であり、第３の半導体領域をソース・ドレイン領域用の不純物拡散層とする場合には、導電性を示すことによって、ソース・ドレイン領域用の不純物拡散層をコンタクトプラグと電気的に接続する領域を表す。
【００６８】
また、本実施例では、第２の半導体領域内にソース・ドレイン領域用の不純物拡散層を設けたため、この領域を「第３の半導体領域」とした。これに対して、第１の半導体領域内にソース・ドレイン領域用の不純物拡散層を設けた場合、「第３の半導体領域」とは、第２の半導体領域内において、凹部を所定方向に関して挟んだ両側に位置する任意の半導体領域を表わす。この第３の半導体領域中には、半導体装置内の第１及び第２の半導体領域以外の半導体領域とは異なる濃度・種類の不純物を含有しても、第１及び第２の半導体領域以外の半導体領域と同じ濃度・種類の不純物を含有しても良い。
【００６９】
なお、第１の半導体領域と第２の半導体領域とは以下のようにして区別することができる。すなわち、第２の半導体領域の最上面の面積よりも、第１の半導体領域の最下面の面積の方が小さくなっている。このため、拡散層領域の延在方向の両端において、第１の半導体領域と第２の半導体領域との境界には、第２の半導体領域の下部に存在する半導体層に平行な上面（段差面に相当する；例えば、図２−１では半導体層４５に平行な符号５４で表される面）が露出した段差構造が存在する。本発明の半導体装置では、このように段差構造を構成する上面（段差面に相当する）よりも上の部分を第１の半導体領域、下の部分を第２の半導体領域として区別することができる。
【００７０】
また、本発明の半導体装置では、拡散層領域内においては、ソース・ドレイン領域用の不純物拡散層とその上部の導電性領域とで、不純物濃度は連続的に変化しているが、以下の説明においては第２の半導体領域内に位置する領域をソース・ドレイン領域用の不純物拡散層とし、第１の半導体領域内に位置する部分を導電性領域として区別する。
【００７１】
「第２の半導体領域の所定方向に関して端部」とは、第２の半導体領域の延在する方向に関して最も端の部分を表す。すなわち、一例では、第２の半導体領域は凹部（中央部分）と、端部（両側）とからなり、第２の半導体領域の延在方向に関して順に、第１の端部、凹部、第２の端部のように構成されている。また、２つのトランジスタの第２の半導体領域の一部が共通化された他の一例では、第２の半導体領域の延在方向に関して順に、第１の端部、凹部、中央の部分、凹部、第２の端部のように構成されている。
【００７２】
また、「凹部」とは、第２の半導体領域の延在する方向に関して、第２の半導体領域の中間の部分から構成される部分であり、第２の半導体領域の中間の部分のその厚み方向の全体にわたる部分を構成している。この凹部は、例えば、図２−１では符号３６で表され、ゲート電極の一部が埋め込まれている。
【００７３】
また、この凹部は、第２の半導体領域の延在する方向に平行なゲート電極の両側面Ａに対向する領域である側部を有している。この側部は、第２の半導体領域の延在する方向に関して、第２の半導体領域の端部の上面（段差面に相当する）と同じ高さの上面（段差面に相当する）を有している。このため、この凹部は、第２の半導体領域の延在する方向に垂直な方向にゲート電極を挟んだ両側に、側部として所定の幅を有する領域を有することとなる。
【００７４】
「ゲート電極」とは、第２の半導体領域の延在する方向に関して、第１および第２の半導体領域の中間の部分の内部に埋め込まれた電極部分を表す。本発明では、このように半導体基板（第１及び第２の半導体領域に相当）内に埋め込まれている部分をゲート電極と定義し、低抵抗導電層を含む半導体基板上に形成されている部分はゲート電極には含まれない。また、ゲート電極、および低抵抗導電層を含む半導体基板上に設けられた部分は、ゲートトレンチを構成する。
【００７５】
また、「第３の半導体領域」とは、前述したように、第２の半導体領域内において、凹部を所定方向に関して挟んだ両側に位置する任意の半導体領域を表わす。なお、第２の半導体領域内にソース・ドレイン領域用の不純物拡散層を設けた場合には、この領域が「第３の半導体領域」となる。
【００７６】
本実施例の半導体装置の製造方法を、以下に詳細に説明する。
まず、図３の平面図に示したように、Ｐ型のシリコンから構成される半導体基板１上に、拡散層領域２（図１）を形成するためのマスク層１（符号２１）を形成する。図３におけるＡ−Ａ’断面を図４−１に、Ｄ−Ｄ’断面を図４−２に示す。
【００７７】
図４−１、４−２に具体的に示したように、半導体基板１上に厚さ９ｎｍ程度の酸化シリコン膜（絶縁層１）２０を熱酸化法等で形成した後、厚さ１２０ｎｍ程度の窒化シリコン膜（Ｓｉ3Ｎ4：マスク層１）２１を形成し、拡散層領域２を形成する部分を残すようにドライエッチング法を用いてパターニングする。このパターニングでは、フォトレジスト膜（図示せず）を用いて所望の形状に形成することができる。
【００７８】
また、以下の説明において参照する図５〜９、１１〜１４、１６〜１９においても同様に、図１、図３におけるＡ−Ａ’方向の断面を図番号の末尾に−１をつけた図面で示し、Ｄ−Ｄ’断面を末尾に−２をつけた図面で示す。
【００７９】
次に、図５−１、５−２に示したように、シリコンのドライエッチングを行い、半導体基板１のマスク層２１で覆われていない領域に深さ１２０ｎｍ程度の上部開口２２を形成する。この際、酸化シリコン膜の下部に突起状の第１の半導体領域５１が形成される。このドライエッチングの具体的な製造条件としては、例えば、塩素（Ｃｌ2）、臭化水素（ＨＢｒ）、酸素（Ｏ2）等を混合したガスを用い、圧力１０〜５０ｍＴｏｒｒの雰囲気下で行う条件を挙げることができる。
【００８０】
なお、この際、上部開口２２の側壁が鉛直方向となす角度（テーパー角）は、エッチングガスの流量等を変化させることによって調節することができるが、ここでは概略垂直（テーパー角  ０度）となるようにする。
【００８１】
次に、図６−１、６−２に示したように、厚さ３０ｎｍ程度の酸化シリコン膜をＣＶＤ法で形成した後に、マスク層を用いずに全面ドライエッチングを行うことにより、上部開口２２の側部分にサイドウォール２３を形成する（工程（２））。
【００８２】
次に、図７−１、７−２に示したように、マスク層２１およびサイドウォール２３をマスクとして用いて再度、シリコンのドライエッチングを行い、深さ１２０ｎｍ程度の下部開口２４を形成する（工程（３））。この時、半導体領域５１の下部に、矢印３５の方向に延在する第２の半導体領域５２が形成されると同時に、サイドウォール２３の下部に段差面６８が形成される。なお、下部開口２４の側壁が鉛直方向となす角度は、エッチング条件の変更により、所望のトランジスタ特性に応じて設定することが可能である。
【００８３】
次に、図７−３、７−４に示したように、サイドウォール２３を除去した後、厚さ６ｎｍの酸化シリコン膜２３ａを熱酸化法により形成し、さらに、隣接する第２の半導体領域５２間の下部開口２４が埋まるように厚さ３０ｎｍの窒化シリコン膜２３ｂを、ＣＶＤ法により形成する。この窒化シリコン膜２３ｂの形成には、ジクロロシランとアンモニアを原料ガスとする周知の低圧ＣＶＤ法を用いることができる。
【００８４】
次に、図８−１、８−２に示したように、熱燐酸を用いて窒化シリコン膜２３ｂをウエットエッチングし、下部開口２４の内部にのみ窒化シリコン膜２３ｂを充填する（工程（４））。隣接する拡散層領域（第１の半導体領域５１、第２の半導体領域５２）間の下部開口２４内に形成された窒化シリコン膜２３ｂは、その他の部分に成膜された成膜膜厚の３倍から４倍の厚い膜となっている。このため、上記ウエットエッチングでは、自己整合的に隣接する拡散層領域２間の下部開口２４の内部にのみ窒化シリコン膜６３ａを残存させることができる。なお、この際、拡散層領域が離れて存在する幅の広い下部開口２４の領域では、窒化シリコン膜２３ｂはエッチングにより除去される。
【００８５】
次に、図８−３、８−４に示したように、ＨＤＰ−ＣＶＤ法を用いてマスク層２１の表面よりも厚くなるように酸化シリコン膜８２を形成し、さらに、ＣＭＰ法によりマスク層２１をストッパーとして平坦化する（工程（５））。なお、この際、拡散層領域が離れて存在する幅の広い領域は、上部開口２２及び下部開口２４が同時に酸化シリコン膜８２で埋め込まれる。
【００８６】
次に、図９−１、９−２に示したように、半導体基板表面まで酸化シリコン膜８２をエッチバックし、さらに窒化シリコン膜からなるマスク層２１を熱燐酸によりエッチング除去する。このようにして素子分離領域が形成される。
【００８７】
なお、拡散層領域が離れて存在する幅の広い領域では、上部開口２２および下部開口２４が共に酸化シリコン膜８２で埋め込まれた上部素子分離領域６２および下部素子分離領域６３を有する素子分離領域が形成される。一方、拡散層領域２が隣接する幅の狭い領域では、窒化シリコン膜と酸化シリコン膜の積層構造で下部素子分離領域６３が形成され、上部素子分離領域６２は酸化シリコン膜のみによって形成された素子分離領域となる。この素子分離構造では素子分離領域にボイドが発生することがなく、また、ＳＯＧのように固定電荷を有する材料も用いていない。このため、素子分離領域の、後の工程で形成するトランジスタへの悪影響も防止することができる。
【００８８】
また、図９−３に示したように、第２実施例と同様に、窒化シリコン膜に代えて下部素子分離領域もＨＤＰ−ＣＶＤ法を用いた酸化シリコン膜で形成した場合には、幅の狭い部分にボイド６３ｃが発生することとなる。しかし、このボイドは後のエッチング工程などにおいて表面に露出することがない。このため、本発明の半導体装置の製造方法では、下部素子分離領域の形成にＨＤＰ−ＣＶＤ法を使用することが可能である。
【００８９】
なお、先に形成した酸化シリコン膜２３ａは、ＨＤＰ−ＣＶＤ法により形成した酸化シリコン膜８２と同じ材質で形成されているので、以降の図においては、簡略化のために一部の酸化シリコン膜２３ａとの境界線は記載しない。
【００９０】
以上の説明により、半導体基板１内に設けた開口内部にのみ絶縁材料が残存して素子分離領域３が形成される。この素子分離領域３で区画された半導体基板１の領域が、拡散層領域（活性領域；第１の半導体領域５１と第２の半導体領域５２）２となる。
【００９１】
なお、マスク層２１を除去した後に、フッ酸等の薬液を用いたウエットエッチングを行い、素子分離領域３の表面近傍部分の酸化シリコン膜を除去することで、半導体基板１表面と素子分離領域３の高さを合わせるように加工しても良い。このような加工を行った場合には、先に形成した酸化シリコン膜２０も除去されるので、再度、熱酸化等を行ってシリコンが露出している部分に厚さ９ｎｍ程度の酸化シリコン膜２０を形成すれば良い。
【００９２】
以下、図１０以降の図を用いて、ＲＣトランジスタの製造工程について説明する。なお、以下の図１０〜１９では、酸化シリコン膜２３ａは省略する。また、上部素子分離領域６２と下部素子分離領域６３の境界線も省略する。
まず、図１０の平面図に示したように、厚さ１２０ｎｍ程度で、矢印３５の方向に関して第１の半導体領域の中間の部分の全面上に開口５３を有する窒化シリコン膜（マスク層２）２６を形成し、ゲート電極７（図１）の領域を開口するようにドライエッチングによりパターニングを行う（工程（６））。
【００９３】
この窒化シリコン膜２６のパターニング後の断面形状を図１１−１、図１１−２に示す。窒化シリコン膜２６のドライエッチングに際しては、具体的なエッチングガスとしては例えば、ＣＦ4（四フッ化炭素）、ＣＨＦ2、アルゴン（Ａｒ）の混合ガスを用いることができる。この際、先に形成した酸化シリコン膜２０は膜厚が９ｎｍと非常に薄いため、窒化シリコン膜２６のエッチング時に除去されて、半導体基板１のシリコン表面が露出される。一方、素子分離領域３の酸化シリコン膜は膜厚が十分に厚いので、表面の酸化シリコン膜が多少削られるだけで、素子分離領域用の絶縁膜としての機能には影響しない。
【００９４】
次に、図１２−１、１２−２に示したように、窒化シリコン膜２６及び素子分離領域３を形成している酸化シリコン膜に対して高い選択比を有する条件に設定してシリコンの異方性エッチングを行う。そして、エッチングにより形成された溝部側面（シリコン面）は垂直形状となるようにする。この際の具体的なエッチングガスとしては、例えば、塩素（Ｃｌ2）、臭化水素（ＨＢｒ）、酸素（Ｏ2）の混合ガスを用いることができる。このエッチングによりシリコン表面の露出していた部分のシリコンが除去されて、第１の半導体領域内の所定方向に関して中間の部分には開口Ａ（図１２−１の３４）、第２の半導体領域内の所定方向に関して中間の部分には凹部３６が形成されるように、溝部２７を形成する。
【００９５】
この際、Ｄ−Ｄ’断面においては、図１２−２に示したように、素子分離領域３及び上部素子分離領域の酸化シリコン膜がマスクとなるため、拡散層領域の中間の部分に、第２の半導体領域５２の両端の部分の上面（段差面に相当する）５４と同一の高さの上面（段差面に相当する）４３を有する凹部の側部３９が形成される（工程（７））。また、この際、凹部の側部３９の高さ（図１２−２にＨで示した部分）は３０〜６０ｎｍとなるようにする。
【００９６】
この凹部の側部３９は、ＲＣ型トランジスタのチャネル領域として機能する。凹部の側部３９の上面の幅（図２−２にＷで示した部分に相当する部分）は先に形成したサイドウォール２３（図７−２）の膜厚によって決定されるため、所望のトランジスタ特性に応じて、サイドウォール２３を形成する際の膜厚を調整すればよい。ＲＣ型トランジスタの動作特性を考慮すると、Ｗ＝１０〜５０ｎｍ程度となるように形成することが好ましい。また、凹部の側部３９の高さＨも、所望のトランジスタ特性に応じて決定すれば良い。
【００９７】
エッチング後のＢ−Ｂ’断面を図１２−３に示す。このＢ−Ｂ’断面では、素子分離領域３上に窒化シリコン膜２６のパターンが形成されているため、溝２７が形成されない（酸化シリコン膜２０と素子分離領域３の境界線は記載せず）。
【００９８】
次に、マスクとして使用した窒化シリコン膜（マスク層２）２６及び酸化シリコン膜（絶縁層１）２０を除去して（工程（８））、拡散層領域２におけるシリコン表面を露出させる。この後に、図１３−１、１３−２に示したように、開口Ａ及び凹部の内壁上に厚さ４〜８ｎｍのゲート絶縁膜８を形成する（工程（９））。このゲート絶縁膜としては、酸化シリコン膜や、窒化シリコン膜と酸化シリコン膜の積層膜の他に、高誘電率を有するＨｉｇｈ−Ｋ膜（例えば、ＨｆＳｉＯＮ等）も用いることができる。
【００９９】
この後に、不純物としてリンを導入した厚さ１００ｎｍ程度の多結晶シリコン膜３０を、溝部２７を充填するようにＣＶＤ法を用いて形成する。この際、ゲート電極が形成される（工程（１０））。なお、この導電性の多結晶シリコン膜の代わりにシリサイド膜を形成しても良い。このシリサイド膜は、例えば、ポリシリコン膜、金属膜を順に形成した後に、熱処理を行いシリサイド化反応を行わせることによって形成することができる。この金属の種類としてはシリコンと反応してシリサイド化が可能なものであれば特に限定されないが、例えば、Ｎｉ，Ｃｒ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ、Ｗ等を用いることができる。また、シリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
【０１００】
次に、図１４−１、１４−２に示したように、多結晶シリコン膜３０を貫通して、チャネル領域として機能する凹部の側部３９の形成領域に到達するように、５０〜８０ＫｅＶのエネルギーでボロン（Ｂ）のイオン注入を行い、不純物注入層３１を形成する（工程（１１Ｃ））。不純物注入層３１に注入するボロンの濃度（イオン注入のドーズ量）を調節することにより、トランジスタのしきい値電圧を所望の値に調節することができる。なお、実際には不純物注入層３１の濃度は連続的に変化するため半導体基板１との境界線は明確ではないが、図１４−１、１４−２においては説明のために、境界線が明確であるように記載した。また、素子分離領域３中に注入されたボロンについては、トランジスタの動作に無関係なので記載を省略した。
【０１０１】
この後に、多結晶シリコン膜３０上に低抵抗の導電層を形成する。具体的には、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）等の高融点金属膜や、これらを含んだシリサイド化合物（ＷＳｉ、ＣｏＳｉ、ＴｉＳｉ）等を用いることができる。あるいは、高融点金属の窒化物（ＷＮ、ＴｉＮ等）をバリヤ膜として高融点金属膜と積層して用いてもよい。また、先に述べたように多結晶シリコン膜３０の代わりにシリサイド膜を用いた場合には、高融点金属膜の積層を省略してもかまわない。
【０１０２】
この後に、図１５に平面図を示したように、ゲートトレンチ５の領域のみを残すように、フォトレジスト膜（図示せず）をマスクとしてドライエッチングを行う。ゲートトレンチのパターニング後の断面を図１６−１、１６−２に示す。また、図１５のＢ−Ｂ’部における断面を図１６−３に示す。７は先に形成した多結晶シリコン膜３０をパターニングして形成したゲートトレンチ５の下部（すなわち、ゲート電極）、６は低抵抗の導電層をパターニングして形成したゲートトレンチ５の上部である。
【０１０３】
次に、図１７−１、１７−２に示したように、リン（Ｐ）をエネルギー１０〜２０ＫｅＶ、ドーズ量１×１０12〜１×１０13ｉｏｎｓ／ｃｍ2で、拡散層領域２内の第１の半導体領域５１及び第２の半導体領域５２内にイオン注入し、Ｎ型不純物拡散層を形成する（工程（１１Ｄ））。ここで、第２の半導体領域５２内に設けられたＮ型不純物拡散層はソース・ドレイン領域４２として機能する（このＮ型不純物拡散層は第３の半導体領域に相当する）。また、第１の半導体領域５１内に設けられたＮ型不純物層は、導電性領域として機能する。
【０１０４】
次に、ゲートトレンチ５を覆うように酸化シリコン膜等で層間絶縁膜１０（図２−１）、ソース・ドレイン領域用の不純物拡散層４２上に設けられた導電性領域９と接続するようにコンクトプラグ１１（図２−１）を形成する。ゲートトレンチ５についても同様に、引き出し用のコンタクトプラグ（図示せず）を形成すれば良い。
【０１０５】
この後に、コンタクトプラグ１１と接続する金属配線層をタングステンやアルミニウム（Ａｌ）、銅（Ｃｕ）等を用いて形成すれば、本発明のＲＣ型トランジスタが完成する。
【０１０６】
なお、このＲＣ型トランジスタにおける、拡散層領域の延在する方向と平行な方向の凹部の幅は、所望のトランジスタ特性に応じて決定すれば良い。特に凹部の幅（図２−１における矢印３５方向の幅）が１００ｎｍ以下となる微細なトランジスタの形成に際して、このＲＣ型トランジスタを適用すると、しきい値電圧の低下を抑制した高性能のトランジスタを容易に形成することができる。
【０１０７】
以上の説明のＲＣ型トランジスタでは、第２の半導体領域５２内においてチャネル領域の凹部３６の横方向の両端に位置する部分（第３の半導体領域）がソース・ドレイン領域用の不純物拡散層として機能する。この形態は、次のように変形することも可能である。
【０１０８】
図４１−１、４１−２を参照して、この変形例について説明する。なお、図１におけるＡ−Ａ’断面が図４１−１に対応し、Ｄ−Ｄ’断面が図４１−２に対応する。
図１７−１、１７−２で説明した工程において、リンのイオン注入のエネルギーを調節することにより、図４１−１に示したようにＮ型不純物拡散層９０を第１の半導体領域５１内の上部領域に形成する（工程（１１Ｂ））。また、図１４−１、１４−２で説明したトランジスタのしきい値電圧を調整するためのボロンのイオン注入に際して、エネルギーを調節することにより、図４１−１に示したように不純物注入層３１を第１の半導体領域５１の下部および第２の半導体領域５２の上部に位置するように形成する（工程（１１Ａ））。この例では、不純物注入層３１を第１の半導体領域５１の下部および第２の半導体領域５２の上部に形成した例を示している。工程（１１Ａ）では、後述するように、第１の半導体領域５１に不純物を注入して第１の半導体領域５１内にのみ不純物注入層３１を形成しても、第２の半導体領域５２に不純物を注入して第２の半導体領域５２内にのみ不純物注入層３１を形成しても良い。
【０１０９】
この変形例では、Ｎ型不純物拡散層９０がＲＣ型トランジスタのソース・ドレイン領域用の不純物拡散層として機能する。また、トランジスタのしきい値電圧はチャネル領域の凹部３６の不純物濃度ではなく、矢印Ｆで示した領域の不純物濃度によって調整することができる。すなわち、この変形例では不純物注入層３１が形成されている半導体領域において、ゲート電極と対向している部分の導電型が反転する際のしきい値電圧によって、ＲＣ型トランジスタ全体のしきい値電圧を決定することができる。このため、しきい値電圧を調整するためのイオン注入によってチャネル領域の凹部の電気特性（空乏状態等）に影響を与えること無く、ＲＣ型トランジスタのしきい値電圧の調整を容易に行うことができる。さらに、この変形例で示したトランジスタの構造では、チャネル領域の凹部３６とＮ型不純物拡散層９０が直接接触していないので、微細化によってゲート長の短いトランジスタを製造する場合でも、短チャネル効果を防止して、容易にしきい値電圧の制御を行うことが可能となる。
【０１１０】
また、図４２−１、４２−２に示したように、不純物注入層３１は第１の半導体領域５１内に収まるように設けてもよい。トランジスタのしきい値電圧は、オン状態でソース・ドレイン領域用の不純物拡散層間に形成される電流パス（チャネル）の各領域において、最も高いしきい値電圧を有する領域の値によって制御することができる。従って、この場合のトランジスタのしきい値電圧は、不純物注入層３１の濃度によって制御することができる。
【０１１１】
以上の実施例においては、Ｎチャネル型トランジスタを形成する場合について説明したが、Ｐチャネル型トランジスタの場合にも不純物の導電型を変更することにより、同様にして形成することができる。すなわち、Ｐ型の半導体基板を用いる場合には、あらかじめＮ型ウェルを形成しておき、そのウェル中にＲＣ型トランジスタを形成する。また、ソース・ドレイン領域用の不純物拡散層の形成にはボロンまたはフッ化ボロン（ＢＦ2）を注入して、Ｐ型不純物層を形成すれば良い。Ｐチャネル型トランジスタの場合にもチャネル領域に注入した不純物層の濃度と導電型を制御することで、しきい値電圧を調整することができる。本実施例では、側部３９に隣接する素子分離領域用の材料としてＳＯＧなどの固定電荷を有する材料を用いていないので、トランジスタのしきい値電圧が変動する問題を回避して信頼性の高い半導体装置を提供できる。
【０１１２】
また、トランジスタの特性をより高性能なものとするために、上記で説明したシングルドレイン構造の代りに、ＬＤＤ構造としても良い。具体的には、低抵抗導電層６および多結晶シリコン７の半導体基板表面より上方に位置する部分の側部分に公知の手段で窒化シリコン膜等を用いたサイドウォールを形成し、その後に、Ｎチャネル型トランジスタの場合にはヒ素（Ａｓ）等の不純物をイオン注入法を用いてドーズ量が１×１０13〜１×１０14ｉｏｎｓ／ｃｍ2となるように導入すれば良い。ＬＤＤ構造とすることで、ソース・ドレイン領域用の不純物拡散層またはその上部に設けられた導電性領域の抵抗値が下がるために、より大きなオン電流を得ることができる。
【０１１３】
その他にも、本発明の趣旨を逸脱しない範囲において、従来のプレーナー型ＭＯＳトランジスタまたは、従来の単純なトレンチゲート型トランジスタで用いられているトランジスタ高性能化の手法を組合せても良い。
【０１１４】
（第４実施例）
本発明の別の実施例について、以下に説明する。
第３実施例の説明で参照した図１２−１、１２−２に示した、チャネル領域用の凹部の側部３９を形成するところまでは、第３実施例と同様に形成する。但し、この際、工程（７）におけるゲートトレンチ用の溝２７の深さが第３実施例よりも深くなるように形成する。すなわち、第３実施例においては、凹部の側部３９の高さ（図１２−２のＨで示した部分）は３０〜６０ｎｍとなるようにしたが、この実施例においては９０〜１１０ｎｍの高さになるようにする。
【０１１５】
この後に、図１８−１、１８−２に示したように、マスク層２６は残したまま、ボロンをイオン注入法にてエネルギー１０ＫｅＶ程度で導入し、ゲート電極用の溝２７の底部にのみＰ型不純物層４０を形成する。Ｐ型不純物層４０の不純物濃度の設定については後述する。なお、図１８−２のマスク層２６で覆われていない素子分離領域３の表面にもボロンは注入されるが、トランジスタの動作には影響しないので、記載を省略した。
【０１１６】
引き続き、第３実施例の図１３−１、１３−２以降の工程と同様の製造手順を経て、最終的に図１９−１、１９−２に示した半導体装置が形成される。なお、図１９−１、１９−２において、第３実施例で説明した部分については同じ項目番号を記載した。
【０１１７】
トランジスタ形成の際に加わる熱処理の影響によりＰ型不純物層４０を形成しているボロンが拡散移動するため、最終的に溝２７の底部近傍にＰ型不純物層４０が位置することになる。従って、この実施例においては、図１９−２に示したように、チャネル用の凹部の側部３９には、Ｐ型不純物層３１（第１の不純物層）が形成され、凹部の側部３９の下部とゲート電極用多結晶シリコン膜７が埋め込まれている溝の底部の領域には、Ｐ型不純物層４０（第２の不純物層に相当する）が形成される。
【０１１８】
実際には、Ｐ型不純物層３１と４０の境界線は明確ではなく、ボロンの濃度分布は連続的に変化しているが、説明のために図１９−１、１９−２では境界線を記載した。ここでＮチャネル型トランジスタの場合には、Ｐ型不純物層４０の濃度をＰ型不純物層３１の濃度よりも濃い状態に設定する。具体的な例としては、不純物としてボロンを注入する際に、Ｐ型不純物層３１の形成にはイオン注入のドーズ量１×１０12ｉｏｎｓ／ｃｍ2程度とし、Ｐ型不純物層４０の形成にはイオン注入のドーズ量１×１０13ｉｏｎｓ／ｃｍ2程度とすれば良い。これにより、Ｐ型不純物層３１が形成されている領域でのトランジスタの局所的なしきい値電圧を低くし、Ｐ型不純物層４０が形成されている領域では、トランジスタの局所的なしきい値電圧を高い状態に設定することができる。
【０１１９】
凹部の側部３９は膜厚が３０ｎｍ程度で非常に薄い層なので、トランジスタのオフ状態において完全空乏状態とすることが容易である。このように完全空乏状態とすることで、Ｐ型不純物層３１の不純物濃度を薄くしてもトランジスタをオフ状態に容易にすることができる。一方、Ｐ型不純物層４０が形成されている凹部の底部領域においては、完全空乏状態とはならないが、しきい値電圧が高くなったことにより、容易にトランジスタをオフ状態にすることができる。
【０１２０】
このように、チャネル領域のしきい値電圧を制御するＰ型不純物層を濃度の異なる２つの領域として形成することにより、凹部の側部３９については、Ｐ型不純物の濃度を薄くしても完全空乏状態を利用してトランジスタをオフ状態にできる。すなわち、トランジスタのオフ特性には影響を及ぼすことなく、凹部の底部の領域とは独立して、Ｐ型不純物層３１の濃度を第３実施例の場合よりも薄く設定することが可能となる。
【０１２１】
これにより、Ｎ型拡散層領域９との間のＰＮ接合によって形成される寄生容量を低減できるだけでなく、ＰＮ接合間の電界も緩和できるので、接合リーク電流も低減出来る。従って、より高性能なトランジスタを容易に形成することができる。なお、第４実施例においても、第３実施例と同様に、Ｐチャネル型トランジスタを形成することが可能である。
【０１２２】
（第５実施例）
また、ＲＣ型トランジスタをＤＲＡＭのメモリセル部に適用した半導体装置の実施例を以下に、説明する。
図２０は、ＤＲＡＭのメモリセル部の平面図で、説明のためトランジスタに関係した部分のみを記載している。
【０１２３】
図２０において、半導体基板（図示せず）上には、複数の活性領域（拡散層領域）２０４が規則正しく配置されている。これらの活性領域２０４は素子分離領域２０３により区画されている。これらの素子分離領域２０３は、上記第３実施例で示す方法により形成されている。このため、素子分離領域２０３の段差面の一部は、第２の半導体領域の側部の上面（図示せず）及び第２の半導体領域の延在方向に関して両端の部分の上面（図示せず）を構成している。
【０１２４】
また、この活性領域２０４と交差するように複数のゲートトレンチ２０６が配置されている。このゲートトレンチ２０６は、ＤＲＡＭのワード線として機能する。また、活性領域２０４のゲートトレンチ２０６で覆われていない領域にはリン等の不純物がイオン注入されており、Ｎ型の拡散層領域を形成している。このＮ型の拡散層領域は、トランジスタのソース・ドレイン領域用の不純物拡散層および、第１実施例で説明した導電性領域として機能する。
【０１２５】
また、図２０の破線Ｃで囲んだ部分が１つのＲＣ型トランジスタを形成しており、半導体基板内に設けられた凹部（図示せず）においては、先に示したような本発明に固有の構造を有している。すなわち、破線Ｃ内の太線Ｓで示した部分に、チャネル領域が形成されている。また、他の活性領域２０４についても同様である。
【０１２６】
先に示した第３、４実施例では、ゲートトレンチと活性領域は直交していたが、図２０に示したようにゲートトレンチ２０６と活性領域２０４が斜めに交差するようなレイアウトにおいても、本発明のＲＣ型トランジスタは問題なく適用可能であり、製造工程においても何ら不具合は生じない。
【０１２７】
各活性領域２０４の中央部には、第１コンタクトプラグ２０７が設けられ、活性領域２０４表面のＮ型拡散層領域（導電性領域）と接触している。また、各活性領域２０４の両端には、第２コンタクトプラグ２０８、２０９が設けられ、活性領域２０４表面のＮ型拡散層領域（導電性領域）と接触している。第１及び２コンタクトプラグ２０７、２０８、２０９については、説明のため異なる項目番号としたが、実際の製造に際しては同時に形成することが可能である。
【０１２８】
また、このレイアウトでは、メモリセルを高密度に配置するために、隣接する２つのトランジスタにおいて、１つの第１コンタクトプラグ２０７を共有するように配置されている。
【０１２９】
後の工程において、第１コンタクトプラグ２０７と接触し、ゲートトレンチ２０６と直交する、Ｇ−Ｇ’線で示した方向に配線層（図示せず）が形成される。この配線層はＤＲＡＭのビット線として機能する。また、第２コンタクトプラグ２０８、２０９にはそれぞれ、キャパシター素子（図示せず）が接続される。
【０１３０】
完成したＤＲＡＭのメモリセル断面図を図２１に示す。図２１は、図２０のＥ−Ｅ’部における断面に対応している。図２１で、２００はＰ型シリコンからなる半導体基板、２０１は本発明のＲＣ型トランジスタで、詳細な構造は先に説明したので省略する。２０６はワード線として機能するゲートトレンチである。
【０１３１】
活性領域２０４の表面部分にはＮ型拡散層領域２０５が形成されており、第１及び第２コンタクトプラグ２０７、２０８、２０９と接触している。この第１及び第２コンタクトプラグ２０７、２０８、２０９の材料としては、リンを導入した多結晶シリコンを用いることができる。２１０はトランジスタ上に設けられた第１層間絶縁膜である。第１コンタクトプラグ２０７は、第１コンタクトプラグ２１１を介して、ビット線として機能する配線層２１２に接続している。配線層２１２の材料としてはタングステンを用いることができる。
【０１３２】
また、第２コンタクトプラグ２０８と２０９はそれぞれ、第２コンタクトプラグ２１５、２１４を介してキャパシター素子２１７と接続している。２１３、２１６、２１８は、それぞれ各配線間を絶縁するための第２層間絶縁膜、第３層間絶縁膜、その他の層間絶縁膜である。キャパシター素子２１７は、公知の手段により、２つの電極間に酸化ハフニウム（ＨｆＯ）等の絶縁膜を挟んで形成されている。２１９はアルミ等を用いて形成された、上層に位置する配線層で、２２０は表面保護膜である。
【０１３３】
ＲＣ型トランジスタ２０１をオン状態にすることで、キャパシター素子２１７に蓄積した電荷の有無の判定を、ビット線（配線層２１２）を介して行うことができ、情報の記憶動作を行うことが可能なＤＲＡＭのメモリセルとして動作する。
【０１３４】
先に説明したように、本発明のＲＣ型トランジスタにおいては、チャネル領域として機能する凹部の側部の形状を、ばらつきなく安定して形成することが可能である。従って、製造における各トランジスタの特性ばらつきを抑制することが可能であるので、ＤＲＡＭのメモリセルのように多数のトランジスタを同一の半導体チップ上に形成するような場合においても、所望の特性のＤＲＡＭを容易に製造すること可能となる。
【０１３５】
また、第４実施例で示したＲＣ型トランジスタをＤＲＡＭのメモリセルに適用した場合には、オフ状態でのリーク電流の低減効果によって、ＤＲＡＭのデータ保持特性（リフレッシュ特性）を改善することができる。また、拡散層の寄生容量の低減効果によって、高速化することができる。従って高性能なＤＲＡＭを容易に製造することが可能となる。
【０１３６】
また、本発明のＲＣ型トランジスタはＤＲＡＭのメモリセル以外においても使用可能である。例えばキャパシター素子の代りに抵抗値の変化を利用した記憶素子と組合わせることにより、相変化メモリ（ＰＲＡＭ）や抵抗メモリ（ＲｅＲＡＭ）のメモリセルを形成することができる。具体的には相変化メモリの場合には、相変化により抵抗値が変化するカルコゲナイド材料（ＧｅＳｂＴｅ等）を用い、公知の手段で形成した記憶素子を、本発明のＲＣ型トランジスタのソース・ドレイン領域用の不純物拡散層の何れか一方に接続して、メモリセルを形成すれば良い。トランジスタをオン状態にした際に流れる電流値により、記憶素子の状態（抵抗値）を判定することができる。
また、メモリセルを有しないロジック品等の半導体デバイス一般においても、ＭＯＳ型トランジスタを使用するデバイスであれば、本発明を適用可能である。
【０１３７】
（第６実施例）
ＲＣ型トランジスタをＤＲＡＭのメモリセル部に適用した半導体装置の別の実施例を以下に説明する。
【０１３８】
上記第５実施例で示したＤＲＡＭのメモリセルを、上記第３実施例で示した工程（８）までは同様に形成する。平面図（図２０）のＥ−Ｅ’部に対応した、工程（８）まで終了した時点での断面図を図３３に示す。
【０１３９】
活性領域２０４は素子分離領域２０３によって区画されている。また、活性領域は交差しているゲートトレンチ２０６によって、領域３０１、３０２、３０３の３つに区画されている。中央の活性領域３０２には、後の工程でＤＲＡＭのビット線と接続するための第１コンタクトプラグ２０７（図２０）が設けられる。また両端の活性領域３０１、３０３には、後の工程でＤＲＡＭのキャパシター素子と接続するための第２コンタクトプラグ２０８、２０９（図２０）が設けられる。
【０１４０】
次に中央の活性領域３０２は露出し、両端の活性領域３０１、３０３および活性領域間のゲートトレンチ２０６の内部を覆うようにフォトレジスト膜を形成する。図３４に簡略化のため１つの活性領域２０４だけを記載した平面図を示す。一点差線３０５ａで囲んだ領域をフォトレジスト膜３０５で覆う。メモリセルを形成する予定の他の活性領域２０４にも同様にフォトレジスト膜のパターンを形成する。なお、メモリセルを構成する予定の各活性領域２０４において、中央の活性領域３０２が露出していれば、隣接する活性領域間でフォトレジスト膜３０５のパターンが接触するように配置されていてもよい。
【０１４１】
図３５に、図３４のＥ−Ｅ’部における断面図を示す。フォトレジスト膜３０５は、ゲートトレンチ２０６の活性領域２０４と交差している領域を充填するように形成されている。
【０１４２】
次に図３６に示したように、３０〜７０ＫｅＶのエネルギーでボロン（Ｂ）のイオン注入を行い、不純物注入層３０６を形成する。本実施例では、不純物注入層３０６は第２の半導体領域５２の部分に形成されるが、第１の半導体領域５１にかかっていても問題はない。不純物注入層３０６に注入するボロンの濃度（イオン注入のドーズ量）を調節することにより、メモリセルを形成しているトランジスタのしきい値電圧を所望の値に調節することができる。イオン注入後にフォトレジスト膜３０５は除去する。
【０１４３】
本発明のＲＣ型トランジスタにおいては、しきい値電圧の制御に際して、オン状態でチャネルが形成される領域の不純物濃度をすべて同等になるように設定する必要は無い。すなわち、メモリセル等で使用するトランジスタのように、半導体装置内で使用されるトランジスタの中では比較的しきい値電圧を高め（１Ｖ程度）に設定するような場合には、チャネルが形成されて電流が流れる経路の一部において、しきい値電圧が高くなるように設定すればよい。この第６実施例では、図３６に示したように、活性領域２０４の中央領域３０２の部分にのみ、しきい値電圧調整用の不純物注入層３０６を設けた。これにより、チャネルが形成される他の領域には、しきい値調整用の不純物注入層を設けることなく、しきい値電圧をメモリセルのトランジスタに最適な値に設定することができる。このようにして形成したトランジスタの効果については後述する。
【０１４４】
先の第３実施例で示した製造方法では、ゲート電極用の多結晶シリコン膜を貫通するように、しきい値電圧調整用のイオン注入を行ったが、この第６実施例においては、ゲート絶縁膜の形成前に、フォトレジスト膜（３０５）で形成したマスクを用いて、このイオン注入工程を行っている。
【０１４５】
次に、図３７に示したように、フォトレジスト膜（３０５）を除去しゲート絶縁膜３０７を形成する（工程（９））。後に、多結晶シリコン膜３０８および高融点金属膜３０９を積層してゲートトレンチ２０６を形成する（工程（１０））。このゲートトレンチ２０６はＤＲＡＭのワード線として機能する。
【０１４６】
次に図３８に示したように、活性領域２０４内の第１の半導体領域５１および第２の半導体領域５２内にリン（Ｐ）をイオン注入で導入する。これにより活性領域２０４の両端の領域３０１、３０３においてはＮ型拡散層領域２０５ｂが形成される。Ｎ型拡散層領域２０５ｂの第２の半導体領域に位置する部分は、ソース・ドレイン領域用の不純物拡散層の一方として機能する。活性領域２０４の両端の領域３０１、３０３においては、第１の半導体領域５１と第２の半導体領域５２は同じ導電型となっている。
【０１４７】
活性領域２０４の中央領域３０２においては、先に不純物注入層３０６を形成しているので、注入するドーズ量を調整することにより最終的に第１の半導体領域５１にはＮ型拡散層領域２０５ａが形成され、第２の半導体領域５２には、Ｐ型の不純物注入層が残った状態となる（工程（１１））。なお、不純物注入層３０６の一部は、該不純物注入層３０６とは導電型が異なるＮ型拡散層領域２０５ａと重なることとなるが、Ｎ型拡散層領域２０５ａの方が不純物注入層３０６よりも不純物濃度を高くすることによって、この重なった部分もＮ型拡散層領域２０５ａとなる。従って、第１の半導体領域５１内のＮ型不純物拡散層領域２０５ａと第２の半導体領域５２内の不純物注入層３０６との間でＰＮ接合が形成される。この実施例においては、トランジスタのオン動作時には不純物注入層３０６内にチャネルが形成され、第１の半導体領域内に位置するＮ型拡散層領域２０５ａがソース・ドレイン領域用の不純物拡散層の一方として機能する。
【０１４８】
以下の工程は第５実施例と同様に形成することで、図３９に示したようにＤＲＡＭのメモリセルが完成する。図３９において、第５実施例で説明した項目については同じ参照番号を記載した。この実施例では、ビット線２１２と接続しているＮ型散層領域２０５ａと接触する下方領域（第２の半導体領域内）には、トランジスタ２０１のしきい値電圧調整用の不純物拡散層３０６が設けられている。またキャパシター素子２１７と接続しているＮ型拡散層領域２０５ｂと接触する下方領域（第２の半導体領域内）および、ゲートトレンチの底面、ゲート電極の側面と対向している第２半導体領域の凹部の側部には、しきい値電圧調整用の不純物拡散層は設けられていない。従って、トランジスタのオフ状態において、キャパシター素子２１７が接続しているＮ型拡散層領域２０５ｂのＰＮ接合リーク電流を抑制することが可能となる。この理由は、しきい値電圧調整用のボロンを注入していないため、Ｎ型拡散層領域２０５ｂと対になってＰＮ接合を形成しているＰ型不純物層の不純物濃度が低くなっているためである。このためＰＮ接合部における電界強度が緩和され、その結果としてＰＮ接合リーク電流が小さくなる。
【０１４９】
このように第６実施例においては、ＲＣ型トランジスタのソース・ドレイン領域用の不純物拡散層が設けられた第３の半導体領域において、一方の領域ではその上方に位置する第１の半導体領域と導電型が同じとなるようにし、もう一方の領域では、その上方に位置する第１の半導体領域と導電型が異なるようにした。このＲＣ型トランジスタをＤＲＡＭのメモリセルに用いる場合には、ビット線が接続している活性領域側を第１の半導体領域と第３の半導体領域とで導電型が異なるようにし、キャパシターが接続している活性領域側を第１の半導体領域と第３の半導体領域とで導電型が同じとなるように配置する。トランジスタのしきい値電圧は、不純物注入層３０６の不純物濃度を調整することにより、制御することができる。
【０１５０】
これにより、キャパシターが接続している活性領域でのＰＮ接合リーク電流を抑制することが可能となるので、オフ状態でキャパシター素子に蓄積されている電荷が失われるのを抑制することができる。従って、記憶データの保持特性（リフレッシュ特性）に優れた高性能のＤＲＡＭを容易に製造することができる。また、この実施例のＲＣ型トランジスタにおいても、第３の実施例と同様にソース・ドレイン領域用の不純物拡散層の位置を変形することが可能である。
【０１５１】
この変形例を図４０（Ｅ−Ｅ’断面に対応）に示す。Ｎ型拡散層領域２０５ａ、２０５ｂを形成する際のイオン注入のエネルギーを調節して、第１の半導体領域５１内の上部領域にＮ型拡散層領域２０５ａ、２０５ｂを設ける。また、不純物注入層３０６についても同様にイオン注入のエネルギーを調節して、第１の半導体領域５１の下部および第２の半導体領域５２の上部に位置するように設ける。この変形例でも不純物注入層３０６の濃度によってトランジスタのしきい値を調整することが可能となる。
【０１５２】
この変形例で示したトランジスタの構造では、ゲート電極の下方部分と対向して形成されているチャネル領域の凹部とＮ型不純物拡散層２０５ａ、２０５ｂが直接接触していないので、微細化によってゲート長の短いトランジスタを製造する場合でも、短チャネル効果を防止して、容易にしきい値電圧の制御を行うことが可能となる。
【０１５３】
この変形例のトランジスタをＤＲＡＭのメモリセルに使用する場合にも、Ｎ型拡散層領域２０５ｂとキャパシター素子を電気的に接続することで、記憶データの保持特性（リフレッシュ特性）に優れ、微細化によって集積度を高めたＤＲＡＭを、容易に製造することができる。
【図面の簡単な説明】
【０１５４】
【図１】第３実施例の半導体装置を示す図である。
【図２−１】第３実施例の半導体装置を示す図である。
【図２−２】第３実施例の半導体装置を示す図である。
【図３】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図４−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図４−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図５−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図５−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図６−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図６−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図７−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図７−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図７−３】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図７−４】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図８−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図８−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図８−３】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図８−４】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図９−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図９−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図９−３】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１０】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１１−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１１−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１２−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１２−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１２−３】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１３−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１３−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１４−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１４−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１５】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１６−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１６−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１６−３】第３実施例の半導体装置の製造方法の一工程を示す図である
【図１７−１】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１７−２】第３実施例の半導体装置の製造方法の一工程を示す図である。
【図１８−１】第４実施例の半導体装置の製造方法の一工程を示す図である。
【図１８−２】第４実施例の半導体装置の製造方法の一工程を示す図である。
【図１９−１】第４実施例の半導体装置の製造方法の一工程を示す図である。
【図１９−２】第４実施例の半導体装置の製造方法の一工程を示す図である。
【図２０】第５実施例の半導体装置を示す図である。
【図２１】第５実施例の半導体装置を示す図である。
【図２２】従来の半導体装置の製造方法の一工程を示す図である。
【図２３】従来の半導体装置の製造方法の一工程を示す図である。
【図２４−１】従来の半導体装置の製造方法の一工程を示す図である。
【図２４−２】従来の半導体装置の製造方法の一工程を示す図である。
【図２４−３】従来の半導体装置の製造方法の一工程を示す図である。
【図２５−１】第１実施例の半導体装置を示す図である。
【図２５−２】第１実施例の半導体装置を示す図である。
【図２６】第２実施例の半導体装置の製造方法の一工程を示す図である。
【図２７】第２実施例の半導体装置の製造方法の一工程を示す図である。
【図２８】第２実施例の半導体装置の製造方法の一工程を示す図である。
【図２９】第２実施例の半導体装置の製造方法の一工程を示す図である。
【図３０】第２実施例の半導体装置の製造方法の一工程を示す図である。
【図３１】第２実施例の半導体装置の製造方法の一工程を示す図である。
【図３２】第２実施例の半導体装置の製造方法の一工程を示す図である。
【図３３】第６実施例の半導体装置の製造方法の一工程を示す図である。
【図３４】第６実施例の半導体装置の製造方法の一工程を示す図である。
【図３５】第６実施例の半導体装置の製造方法の一工程を示す図である。
【図３６】第６実施例の半導体装置の製造方法の一工程を示す図である。
【図３７】第６実施例の半導体装置の製造方法の一工程を示す図である。
【図３８】第６実施例の半導体装置の製造方法の一工程を示す図である。
【図３９】第６実施例の半導体装置の製造方法の一工程を示す図である。
【図４０】第６実施例の半導体装置の変形例の製造方法の一工程を示す図である。
【図４１−１】第３実施例の半導体装置の変形例の製造方法の一工程を示す図である。
【図４１−２】第３実施例の半導体装置の変形例の製造方法の一工程を示す図である。
【図４２−１】第３実施例の半導体装置の変形例の製造方法の一工程を示す図である。
【図４２−２】第３実施例の半導体装置の変形例の製造方法の一工程を示す図である。
【符号の説明】
【０１５５】
１  半導体基板
２  拡散層領域（活性領域）
３  素子分離領域
５  ゲートトレンチ
６  低抵抗導電層
７  多結晶シリコン（ゲート電極）
８  ゲート絶縁膜
９  半導電性領域
１０  層間絶縁膜
１１  コンタクトプラグ
２０  酸化シリコン膜
２１  マスク層
２２  上部開口
２３  サイドウォール
２３ａ  酸化シリコン膜
２３ｂ  窒化シリコン膜
２４  下部開口
２５  酸化シリコン膜
２６  窒化シリコン膜
２７  溝部
３０  多結晶シリコン膜
３１  不純物注入層
３５  第２の半導体領域が延在する方向
３４  開口Ａ
３６  凹部
３８  ゲート電極の側面Ａ
３９  凹部の側部
４０  Ｐ型不純物層
４２  ソース・ドレイン領域用の不純物拡散層
４３  凹部の上面（段差面）
４５  半導体層
５１  第１の半導体領域
５２  第２の半導体領域
５３  マスク層の開口部
５４  第２の半導体領域の両端部の上面（段差面）
６０  段差面
６１  深さ方向
６２  上部素子分離領域
６３  下部素子分離領域
６３ａ  窒化シリコン膜
６３ｃ  ボイド
６４  半導体基板
６５  段差構造
６６  上部開口
６７  下部開口
６８  段差面
６９  素子分離領域
８０、８１、８２  酸化シリコン膜
９０  不純物拡散層
１００  半導体基板
１０１  拡散層領域（活性領域）
１０２  ゲートトレンチ
１０３  素子分離領域
１０４  マスク層
１０５  溝
１０６  シリコン層
１０７  ゲート絶縁膜
１０８  導電性膜
２００  半導体基板
２０１  ＲＣ型トランジスタ
２０３  素子分離領域
２０４  活性領域
２０５  ソース・ドレイン領域用の不純物拡散層
２０６  ゲートトレンチ
２０７、２１１  第１コンタクトプラグ
２０８，２０９、２１４、２１５  第２コンタクトプラグ
２１０、２１３、２１６、２１８  層間絶縁膜
２１２  配線層
２１７  キャパシター素子
２１９  配線層
２２０  表面保護膜
【図１】
2009170857.tif 000003
【図２−１】
2009170857.tif 000004
【図２−２】
2009170857.tif 000005
【図３】
2009170857.tif 000006
【図４−１】
2009170857.tif 000007
【図４−２】
2009170857.tif 000008
【図５−１】
2009170857.tif 000009
【図５−２】
2009170857.tif 000010
【図６−１】
2009170857.tif 000011
【図６−２】
2009170857.tif 000012
【図７−１】
2009170857.tif 000013
【図７−２】
2009170857.tif 000014
【図７−３】
2009170857.tif 000015
【図７−４】
2009170857.tif 000016
【図８−１】
2009170857.tif 000017
【図８−２】
2009170857.tif 000018
【図８−３】
2009170857.tif 000019
【図８−４】
2009170857.tif 000020
【図９−１】
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【図９−２】
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【図９−３】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１２−１】
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【図１２−２】
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【図１２−３】
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【図１３−１】
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【図１３−２】
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【図１４−１】
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【図１４−２】
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【図１５】
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【図１６−１】
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【図１６−２】
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【図１６−３】
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【図１７−１】
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【図１７−２】
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【図１８−１】
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【図１８−２】
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【図１９−１】
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【図１９−２】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４−１】
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【図２４−２】
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【図２４−３】
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【図２５−１】
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【図２５−２】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１−１】
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【図４１−２】
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【図４２−１】
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【図４２−２】
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