(57)【要約】      （修正有）【課題】占有面積を収縮し且つトランジスタの特性のバラツキを抑制した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、基板１００と、基板１００上に設けられた制御回路層２００ａと、制御回路層２００ａの上部に設けられた支持層３００と、支持層３００の上部に設けられたメモリセルアレイ層とを備える。メモリセルアレイ層は、第１絶縁層及び第１導電層が交互に積層された第１積層部４１０，４１０Ｂと、第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部４２０Ａ，４２０Ｂとを備える。制御回路層２００ａは、メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及びメモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える。【選択図】図４
2009094236.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
当該基板上に設けられた制御回路層と、
当該制御回路層の上部に設けられた支持層と、
当該支持層の上部に設けられたメモリセルアレイ層と
を備え、
前記メモリセルアレイ層は、
第１絶縁層及び第１導電層が交互に積層された第１積層部と、
前記第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部と
を備え、
前記第１積層部は、
前記第１絶縁層及び第１導電層の側壁に接して設けられた第３絶縁層と、
前記第３絶縁層に接して設けられ且つ電荷を蓄積する電荷蓄積層と、
当該電荷蓄積層に接して設けられた第４絶縁層と、
前記第４絶縁層に接して設けられ且つ積層方向に延びるように形成された第１半導体層と
を備え、
前記第２積層部は、
前記第２絶縁層及び第２導電層の側壁に接して設けられた第５絶縁層と、
前記第５絶縁層及び前記第１半導体層に接して設けられ且つ積層方向に延びるように形成された第２半導体層と
を備え、
前記制御回路層は、
前記メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及び前記メモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路層は、
前記基板上にソース・ドレインを形成されたトランジスタを備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路層は、
前記ソース及びドレインに接続されたコンタクトプラグ層と、
当該コンタクトプラグ層の上面に接続された第１配線層と
を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路層は、
前記基板上に設けられ且つ前記ソース及びドレインの上部に開口を有する第６絶縁層と、
当該第６絶縁層の開口を介して前記ソース及びドレインに接続された第２配線層と
を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記支持層は、前記メモリセルアレイ層と比較してエッチングに対する選択比の高い材料にて構成されている
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、１チップに書き込めるデータ量を増やすべく、ビット数（トランジスタの数）を増加させる傾向にある。このことは、トランジスタのサイズをシュリンク（収縮）することによって可能となる。一方、書き込み等に高電圧を有するＥＥＰＲＯＭにおいては、その高電圧に耐えうるＨＶ系トランジスタが必要不可欠である。例えば、不揮発性半導体装置は、特許文献１のように、メモリセルアレイの配置領域と、その周辺に位置する周辺領域とに大別される。ＨＶ系トランジスタは、この領域に配置される。
【０００３】
しかしながら、書き込み電圧を低下させることは困難であり、そのためＨＶ系トランジスタは、シュリンクすることができない。さらに、このＨＶ系トランジスタは、例えば、ワード線に接続されるローデコーダ回路に設けられ、その数は、ワード線の数と同じだけ必要であり、その数を減らすこともできない。よって、チップ全体としては、このＨＶ系トランジスタがネックとなり、シュリンクが出来ない問題が生じる。
【特許文献１】特開２００２−３６８１４１号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、占有面積を収縮し且つトランジスタの特性のバラツキを抑制した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る不揮発性半導体記憶装置は、基板と、当該基板上に設けられた制御回路層と、当該制御回路層の上部に設けられた支持層と、当該支持層の上部に設けられたメモリセルアレイ層とを備え、前記メモリセルアレイ層は、第１絶縁層及び第１導電層が交互に積層された第１積層部と、前記第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部とを備え、前記第１積層部は、前記第１絶縁層及び第１導電層の側壁に接して設けられた第３絶縁層と、前記第３絶縁層に接して設けられ且つ電荷を蓄積する電荷蓄積層と、当該電荷蓄積層に接して設けられた第４絶縁層と、前記第４絶縁層に接して設けられ且つ積層方向に延びるように形成された第１半導体層とを備え、前記第２積層部は、前記第２絶縁層及び第２導電層の側壁に接して設けられた第５絶縁層と、前記第５絶縁層及び前記第１半導体層に接して設けられ且つ積層方向に延びるように形成された第２半導体層とを備え、前記制御回路層は、前記メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及び前記メモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備えることを特徴とする。
【発明の効果】
【０００６】
本発明は、占有面積を収縮し且つトランジスタの特性のバラツキを抑制した不揮発性半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
【０００８】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の概略構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置は、基板１００と、その基板１００上に設けられた制御回路２００と、その制御回路の上部に設けられた支持層３００と、支持層３００の上部に設けられたメモリセルアレイ４００とを有する。
【０００９】
制御回路２００は、メモリセルアレイ４００の動作を制御する機能を有する。制御回路２００は、ローデコーダ２１、及びセンスアンプ２２等を含む。ローデコーダ２１は、メモリセルアレイ４００に設けられたワード線ＷＬ（後述する図２参照）の電位を”Ｈ（ハイレベル）”又は”Ｌ（ローレベル）”に駆動する。センスアンプ２２は、メモリセルアレイ４００のビット線ＢＬ（後述する図２参照）からの信号を検知増幅する。なお、制御回路２００は、ローデコーダ２１、及びセンスアンプ２２の他、カラムデコーダ等を有することができる。
【００１０】
（第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ４００の回路構成）
次に、図２を参照して、メモリセルアレイ４００の回路構成について説明する。メモリセルアレイ４００は、所謂、ＮＡＮＤ型フラッシュメモリである。
【００１１】
図２に示すように、データの消去単位である１つのユニットは、直列に接続された複数のメモリセルＭＣ、その一端（ソース側）に直列接続されたソース側選択トランジスタＳＳＴ、及び他端（ドレイン側）に直列接続されたドレイン側選択トランジスタＳＤＴにより構成されている。なお、図２に示す例では、８個のメモリセルＭＣが、直列接続されている。なお、図２において、メモリセルＭＣは、８個であるが、その他の数としても良いことは言うまでもない。
【００１２】
メモリセルＭＣとしてのメモリセルトランジスタの制御ゲートＣＧ０〜ＣＧ７には、ワード線ＷＬが接続されている。ソース側選択トランジスＳＳＴのゲート端子には、ソース側選択ゲート線ＳＧＳＬが接続されている。ソース側選択トランジスタＳＳＴのソース端子には、ソース線ＳＬが接続されている。ドレイン側選択トランジスタＳＤＴのゲート端子には、ドレイン側選択ゲート線ＳＧＤＬが接続されている。ドレイン側選択トランジスタＳＤＴのドレイン端子には、ビット線ＢＬが接続されている。
【００１３】
ソース側選択ゲート線ＳＧＳＬ、及びドレイン側選択ゲート線ＳＧＤＬは、選択トランジスタＳＳＴ、ＳＤＴのオン／オフを制御するために用いられる。ソース側選択トランジスタＳＳＴ，及びドレイン側選択トランジスタＳＤＴは、データ書き込み及びデータ読み出し等の際に、ユニット内のメモリセルＭＣに所定の電位を供給するためのゲートとして機能する。
【００１４】
このユニットがロウ方向（ワード線の延びる方向）に複数個配列されてブロックが構成されている。１個のブロックの中で同じワード線に接続された複数のメモリセルは１ページとして取り扱われ、このページごとにデータ書き込み及びデータ読み出し動作が実行される。
【００１５】
複数のブロックは、カラム方向（ビット線の延びる方向）に複数個配列される。また、複数個のブロックは、順番に折り返されるように配列される。すなわち、任意のブロックと、この任意のブロックの一方に隣接するブロックとは、ドレイン側選択トランジスタＳＤＴが向き合うように配置されている。上記任意のブロックとこの任意にブロックの他方に隣接するブロックとは、ソース側選択トランジスタＳＳＴが向き合うように配置されている。
【００１６】
（第１実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図３及び図４を参照して、第１実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図３は、第１実施形態に係る不揮発性半導体記憶装置の上面図であり、図４は、図３のＩ−Ｉ’断面図である。図３は、メモリセルアレイ４００の部分（動作領域Ａ）と、その周辺の端部領域Ｂを含めて示している。なお、図３は、上部に設けられたビット線ＢＬ（後述する配線層４３３）及び後述する絶縁層４３５を省略して示している。図３及び図４において、上述したビット線ＢＬの延びる方向をＸ方向とし、上述したソース線ＳＬ（後述する配線層４３４）の延びる方向をＹ方向とする。
【００１７】
図４に示すように、第１実施形態に係る不揮発性半導体記憶装置は、トランジスタ等として動作する動作領域Ａと、動作領域Ａの端部にあたる端部領域Ｂとを有する。不揮発性半導体記憶装置は、動作領域Ａにおいて、上述したように、下層から順次、基板１００上に、制御回路２００を構成する制御回路層２００ａ、支持層３００、メモリセルアレイ４００を構成するメモリセルアレイ層４００ａが積層された構造を有する。
【００１８】
基板１００は、その表面に少なくとも、１つのベース領域１０１、及び一対のソース／ドレイン領域１０２、１０３を有する。ソース／ドレイン領域１０２、１０３は、制御回路層２００ａに含まれるトランジスタのソース／ドレインとして機能する。例えば、ベース領域１０１がｐ型半導体にて構成され、ソース／ドレイン領域１０２、１０３がｎ型半導体にて構成されている。また、ベース領域１０１がｎ型半導体にて構成され、ソース／ドレイン領域１０２、１０３がｐ型半導体にて構成されていても良い。
【００１９】
制御回路層２００ａは、基板１００の上面であって、ソース／ドレイン領域１０２、１０３を跨いで形成されたゲート絶縁層２０１と、そのゲート絶縁層２０１上に形成されたゲート電極層２０２を有する。また、制御回路層２００ａは、各ソース／ドレイン領域１０２、１０３の上面に接して設けられ且つ積層方向に延びるソース／ドレインコンタクト層２０３，２０４、及びそれらソース／ドレインコンタクト層２０３，２０４のそれぞれに接続された配線層２０５，２０６を有する。なお、配線層２０５、２０６の上方位置まで、層間絶縁層２０７が設けられている。ソース／ドレインコンタクト層２０３，２０４は、例えば、ポリシリコンにて構成されている。また、ソース／ドレインコンタクト層２０３，２０４は、ポリシリコンよりも高融点の材料にて構成されていてもよい。
【００２０】
支持層３００は、メモリセルアレイ層４００ａと比較してエッチングに対する選択比の高い材料にて構成されている。より具体的には、支持層３００は、メモリセルアレイ層４００ａを加工する際、支持層３００が加工されないような材料にて構成されている。支持層３００は、例えば、アルミナ（Ａｌ２Ｏ３）にて構成されている。
【００２１】
メモリセルアレイ層４００ａは、ＳＯＩ（Silicon On Insulator）構造を有するＮＡＮＤ型フラッシュメモリである。また、第１実施形態に係るメモリセルＭＣ及び選択トランジスタＳＳＴ，ＳＤＴとしては、縦型メモリセルトランジスタ及び縦型選択トランジスタを用いている。なお、縦型のトランジスタとは、チャネルが縦方向（積層方向）に形成されるトランジスタである。
【００２２】
メモリセルアレイ層４００ａにおいて、支持層３００上には、一対の第１積層部４１０Ａ、４１０Ｂが形成されている。第１積層部４１０Ａ上には、第２積層部４２０Ａ、及び第３積層部４３０Ａが積層されている。同様に、第１積層部４１０Ｂ上には、第２積層部４２０Ｂ、及び第３積層部４３０Ｂが積層されている。なお、第１積層部４１０Ａ（第２積層部４２０Ａ、第３積層部４３０Ａ）、第１積層部４１０Ｂ（第２積層部４２０Ｂ、第３積層部４３０Ｂ）は、Ｘ方向に所定長さ離間して形成されている。第１積層部４１０Ａ（第２積層部４２０Ａ、第３積層部４３０Ａ）と第１積層部４１０Ｂ（第２積層部４２０Ｂ、第３積層部４３０Ｂ）の外周には、絶縁層４４０、絶縁層４５０、及び絶縁層４５１が堆積されている。
【００２３】
第１積層部４１０Ａは、下層から、第１導電層４１１ａ〜４１１ｄと、第１層間絶縁層（第１絶縁層）４１２を交互に積層させて形成されている。第１積層部４１０Ｂは、下層から、第１導電層４１１ｅ〜４１１ｈと、第１層間絶縁層（第１絶縁層）４１２を交互に積層させて形成されている。各第１導電層４１１ａ〜４１１ｈは、上述した各メモリセルＭＣの制御ゲートＣＧ０〜ＣＧ７として機能する。
【００２４】
また、各第１積層部４１０Ａ，４１０Ｂは、それら第１積層部４１０Ａ，４１０Ｂが、後述する絶縁層４４０を介して対向する側面に、ブロック絶縁層（第３絶縁層）４１３、電荷蓄積層４１４、トンネル絶縁層（第４絶縁層）４１５、Ｎ−型半導体層（第１半導体層）４１６を有する。
【００２５】
第１導電層４１１ａ〜４１１ｈには、例えばポリシリコンが用いられる。また、制御ゲートを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。第１導電層４１１ａ〜４１１ｄ、及び第１導電層４１１ｅ〜４１１ｈは、Ｘ方向の第１積層部４１０Ａ，４１０Ｂの対向する側とは反対側の端部に、シリサイド層４１１Ａを有する。
【００２６】
第１層間絶縁層４１２には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたものをＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００２７】
ブロック絶縁層４１３は、第１導電層４１１ａ〜４１１ｄ及び第１層間絶縁層４１２の側壁に接して形成されている。ブロック絶縁膜４１３は、電荷蓄積層４１４に蓄積された電荷のゲート電極への拡散を防止する。ブロック絶縁層４１３としては、たとえば、シリコン酸化膜（ＳｉＯ２）が用いられる。ブロック絶縁層４１３の膜厚は、４ｎｍ程度である。
【００２８】
電荷蓄積層４１４は、ブロック絶縁層４１３に接して設けられ且つ電荷を蓄積するように形成されている。電荷蓄積層４１４としては、例えばシリコン窒化膜（ＳｉＮ）が用いられる。電荷蓄積層４１４の膜厚は、８ｎｍ程度である。
【００２９】
トンネル絶縁層４１５は、電荷蓄積層４１４に接して設けられている。トンネル絶縁層４１５は、電荷蓄積層４１４にＮ−型半導体層４１６から電荷を蓄積する際または電荷蓄積層４１４に蓄積された電荷がＮ−型半導体層４１６へ拡散する際に電位障壁となる。トンネル絶縁層４１５としては、例えば、シリコン酸化膜（ＳｉＯ２）が用いられる。シリコン酸化膜は、シリコン窒化膜よりも絶縁性に優れ、電荷の拡散を防止する機能が好適である。トンネル絶縁層４１５の膜厚は、４ｎｍ程度である。
【００３０】
つまり、上記ブロック絶縁層４１３、電荷蓄積層４１４、トンネル絶縁層４１５により、ＯＮＯ膜（酸化膜、窒化膜、酸化膜の積層膜）が構成されている。
【００３１】
Ｎ−型半導体層４１６は、Ｉ−Ｉ’方向の断面形状がＵ字型になっている。つまり、Ｎ−型半導体層４１６は、各トンネル絶縁層４１５に接して設けられ且つ積層方向に延びるよう（ピラー状）に形成された側部４１６ａ，４１６ａと、一対の側部４１６ａ、４１６ａの底を連結するように形成された底部４１６ｂを有する。側部４１６ａ，４１６ａは、後述するメモリセルアレイ層４００ａの上部に位置する第３層間絶縁層４２３の上面まで形成されている。なお、Ｎ−型半導体層４１６は、低濃度のＮ−型不純物が導入された半導体層により構成される。
【００３２】
各第２積層部４２０Ａ，４２０Ｂは、順次、第２層間絶縁層４２１、第２導電層４２２、第２層間絶縁層４２１、第３層間絶縁層４２３を積層した構成を有する。換言すると、第２層間絶縁層４２１間に第２導電層４２２が積層されている。第２導電層４２２は、第２積層部４２０Ａにおいてドレイン側選択トランジスタＳＤＴのドレイン側選択ゲート線ＳＧＤＬとして機能する。また、第２導電層４２２は、第２積層部４２０Ｂにおいてソース側選択トランジスタＳＳＴのソース側選択御ゲート線ＳＧＳＬとして機能する。
【００３３】
また、各第２積層部４２０Ａ，４２０Ｂは、各第２導電層４２２が絶縁層４４０を介して対向する側面に、ゲート絶縁層（第５絶縁層）４２４、Ｐ−型半導体層（第２半導体層）４２５、Ｎ＋型半導体層４２６を有する。
【００３４】
第２導電層４２２には、例えばポリシリコンが用いられる。また、制御ゲートを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい。第２導電層４２２は、Ｘ方向のそれら第２積層部４２０Ａ，４２０Ｂの対向する側とは反対側の端部に、シリサイド層４２２Ａを有する。
【００３５】
第２層間絶縁層４２１には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたものをＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００３６】
ゲート絶縁層４２４は、第２導電層４２２及び第２層間絶縁層４２１、及び第３層間絶縁層４２３の側壁に接して設けられている。Ｐ−型半導体層４２５は、積層方向に第２導電層４２２の上面から底面と同じ高さの範囲に、ゲート絶縁層４２４及びＮ−型半導体層４１６に接して設けられ且つ積層方向に延びるように形成されている。Ｐ−型半導体層４２５は、低濃度のＰ−型不純物が導入された半導体層である。Ｎ＋型半導体層４２６は、ゲート絶縁層４２４及びＰ−型半導体層４２５の上面に接して設けられている。
【００３７】
各第３積層部４３０Ａ，４３０Ｂは、第３層間絶縁層４２３上にバリヤ絶縁層４１５を介して形成されたコンタクト層４３１を有する。
【００３８】
コンタクト層４３１の一端は、Ｎ＋型半導体層４２６の上部に接するように形成されている。コンタクト層４３１は、Ｘ方向を長手方向とする矩形板状に形成されている。コンタクト層４３１は、シリサイド層から構成されている。
【００３９】
さらに、第３積層部４３０Ａは、コンタクト層４３１の上面に設けられたコンタクトプラグ層４３２、コンタクトプラグ層４３２の上面に設けられた配線層４３３を有する。コンタクトプラグ層４３２は、コンタクト層４３１の上面に形成され且つ積層方向に延びるように形成されている。配線層４３３は、複数の第２導電層４２０Ａにおけるコンタクトプラグ層４３２の上面を跨ぎ且つ接するように形成されている。配線層４３３は、上述したビット線ＢＬとしての機能を有する。
【００４０】
また、第３積層部４３０Ｂは、コンタクト層４３１の上面に設けられた配線層４３４を有する。配線層４３４は、コンタクト層４３１の上面に形成されている。配線層４３４は、複数の第２導電層４２０Ｂにおけるコンタクト層４３１の上面を跨ぎ且つ接するように形成されている。配線層４３４は、上述したソース線ＳＬとしての機能を有する。なお、動作領域Ａにおいて、配線層４３３の底面と、絶縁層４４０，４５０の間には、絶縁層４３５が形成されている。
【００４１】
端部領域Ｂにおいては、上述した配線層２０６の端部が形成されている。また、端部領域Ｂにおいては、例えば、第１導電層４１１ａ〜４１１ｈに接続された配線層４１４の端部が形成されている。また、また、端部領域Ｂにおいては、例えば、第２導電層４２２に接続された配線層４１５の端部が形成されている。これら配線層２０６の端部、配線層４１４の端部、及び配線層４１５の端部に、積層方向直上に延びるコンタクトプラグ層５０１が形成されている。これら各コンタクトプラグ層５０１の上端には、配線層５０２が形成されている。また、配線層２０６は、コンタクトプラグ層５０１及び配線層４１４を介して、例えば、第１導電層４１１ａ〜４１１ｈのいずれかに接続されている。配線層４１４は、上述したワード線ＷＬ０〜ＷＬ７として機能する。
【００４２】
（第１実施形態に係る不揮発性半導体記憶装置の製造工程）
次に、図５Ａ〜図１１Ａ，図１１Ｃ，図１２Ａ〜図１４Ａ，図５Ｂ〜図１１Ｂ，図１１Ｄ，図１２Ｂ〜図１４Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の製造工程について説明する。図５Ａ〜図１１Ａ，図１１Ｃ，図１２Ａ〜図１４Ａは、製造工程における上面図であり、図５Ｂ〜図１１Ｂ，図１１Ｄ，図１２Ｂ〜図１４Ｂは、製造工程における断面図である。
【００４３】
先ず、図５Ａ及び図５Ｂに示すように、基板１００上に制御回路層２００ａ及び支持層３００を積層させた後、層間絶縁層６１１と、第１導電層６１２を交互に積層する。さらに、その上から、層間絶縁層６１３、第２導電層６１４、層間絶縁層６１３、層間絶縁層６１５を順次堆積させる。
【００４４】
各層間絶縁層６１１、及び各第１導電層６１２は、後の加工により、第１層間絶縁層４１１、及び制御ゲートＣＧ０〜ＣＧ７として機能する第１導電層４１１ａ〜４１１ｈとなる。また、層間絶縁層６１３、及び第２導電層６１４は、後の加工により、第２層間絶縁層４２１、及び選択トランジスタの選択ゲート線ＳＧＤＬ（ＳＧＳＬ）として機能する第２導電層４２２となる。
【００４５】
本第１実施形態では、第１導電層６１２、及び第２導電層６１４として、例えばポリシリコンが用いられる。また、制御ゲートＣＧを低抵抗化するために、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等を用いてもよい、層間絶縁層６１１、層間絶縁層６１３としては、例えばシリコン酸化膜が用いられる。或いは、シリコン酸化膜にホウ素（Ｂ）とリン（Ｐ）とを含ませたものをＢＰＳＧ(Boron Phosphorus Silicate Glass)、ＢＳＧ（Boron Silicate Glass）、もしくはＰＳＧ（Phosphorus Silicate Glass）等を用いてもよい。
【００４６】
次に、図６Ａ及び図６Ｂに示すように、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法を用いて、第１導電層６１２、第２導電層６１４、及び層間絶縁層６１１，６１３，６１５を選択的にエッチングし、支持層３００の上面が露出するように、積層させた第１導電層６１２、第２導電層６１４、及び層間絶縁層６１１，６１３，６１５を貫通させて開口部６１６を形成する。ここで、支持層３００は、メモリセルアレイ層４００ａ（符号６１１〜６１５）と比較してエッチングに対する選択比が高い材料にて構成されている。したがって、支持層３００は、開口部６１６の形成時に、エッチングされることはない。
【００４７】
次に、図７Ａ及び図７Ｂに示すように、開口部６１６に面した第１導電層６１２、第２導電層６１４、及び層間絶縁層６１１，６１３，６１５の側面上に、シリコン酸化膜６１７、及びシリコン窒化膜６１８を順に堆積する。この際、開口部６１６に面した支持層３００上にも、シリコン酸化膜６１７、及びシリコン窒化膜６１８が形成される。なお、シリコン酸化膜６１７、及びシリコン窒化膜６１８は、後の加工により、ブロック絶縁層４１３、及び電荷蓄積層４１４となる。
【００４８】
次に、図８Ａ及び図８Ｂに示すように、絶縁層６１９の上面よりも上に形成されたシリコン窒化膜６１８及びシリコン酸化膜６１７をエッチングする。このとき、開口部６１６の底面のシリコン窒化膜６１８及びシリコン酸化膜６１７も同時にエッチングされ、支持層３００が露わになる。なお、上述したように、支持層３００は、メモリセルアレイ層４００ａ（符号６１１〜６１５）と比較してエッチングに対する選択比が高い材料にて構成されているので、エッチングされることはない。
【００４９】
次に、図９Ａ及び図９Ｂに示すように、シリコン窒化膜６１８上、層間絶縁層６１３，６１５の側面上、及び第２導電層６１４の側面上に、シリコン酸化膜６２０を堆積する。なお、シリコン酸化膜６２０は、後の加工により、ゲート絶縁膜４２４、及びトンネル絶縁層４１５となる。続いて、シリコン酸化膜６２０の上及びその側面上に、Ｎ−型半導体層６２１を堆積する。Ｎ−型半導体層６２１としては、低濃度のＮ−型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）が導入されたシリコンが用いられる。なお、Ｎ−型半導体層６２１は、後に示す工程の後、Ｎ−型半導体層４１６となる。
【００５０】
次に、図１０Ａ及び図１０Ｂに示すように、開口部６１６を埋め込むように、Ｎ−型半導体層６２１上に絶縁層６２２を堆積する。この際、絶縁層６２２の上面は、第２導電層６１４の底面とほぼ同じ位置に設定される。絶縁層６２２としては、例えばシリコン酸化膜が用いられる。続いて、絶縁層６２２の上面より上に形成されたＮ−型半導体層６２１内に、低濃度のＰ−型不純物（ホウ素（Ｂ）等）を導入する。これにより、絶縁層６２２の上面より上のＮ−型半導体層６２１内に、選択トランジスタＳＳＴ，ＳＤＴのチャネル領域としてのＰ−型半導体層６２３，６２３が形成される。なお、Ｐ−型半導体層６２３，６２３は、後に示す工程の後、Ｐ−型半導体層４２５，４２５となる。
【００５１】
次に、図１１Ａ及び図１１Ｂに示すように、絶縁層６２２上にさらに絶縁層６２２ａを堆積する。この際、絶縁層６２２ａの上面は、第２導電層６１４の上面とほぼ同じ位置に設定される。続いて、その絶縁層６２２ａの上面より上に形成されたＰ−型半導体層６２３，６２３内にそれぞれ、高濃度のＮ＋型不純物を導入する。これにより、絶縁層の上面より上のＰ−型半導体層６２３，６２３に、選択トランジスタＳＳＴ（ＳＤＴ）のソース領域（ドレイン領域）としてのＮ＋型拡散層６２４，６２４が形成される。すなわち、Ｎ＋型拡散層６２４，６２４は、後に示す工程の後、Ｎ＋型半導体層４２６，４２６となる。
【００５２】
続いて、図１１Ｃ及び図１１Ｄに示すように、さらに、Ｎ＋型半導体層６２４，６２４の側面上に絶縁層６２５を形成する。そして、複数のユニットに電気的に分離するために、Ｙ方向に所定ピッチでストライプ状にＮ−型半導体層６２１、Ｐ−型半導体層６２３、及びＮ＋型拡散層６２４をエッチングする。この際、第１導電層６１２、第２導電層６１４、及び層間絶縁層６１１，６１３，６１５はエッチングされ、各層は、Ｙ方向に層状に残されたままである。その後、エッチングにより形成された開口部に絶縁層６２６を積層させる。
【００５３】
次に、図１２Ａ及び図１２Ｂに示すように、Ｘ方向に隣接するブロックの第１導電層６１２を電気的に分離させるため、シリコン酸化膜６１７とは反対側の第１導電層６１２、第２導電層６１４、及び層間絶縁層６１１，６１３，６１５のＸ方向の端部が露出するように開口部６２７を形成する。なお、上述したように、支持層３００は、メモリセルアレイ層４００ａ（符号６１１〜６１５）と比較してエッチングに対する選択比が高い材料にて構成されているので、エッチングされることはない。
【００５４】
次に、図１３Ａ及び図１３Ｂに示すように、露出しているＮ＋型拡散層６２４，６２４の上部、及び露出している各第１導電層６１２のＸ方向の端部をシリサイド化する。これにより、Ｎ＋型拡散層６２４、６２４の上部に、シリサイド層４３２，４３４が形成される。すなわち、シリサイド層６２８，６２８は、後に示す工程の後、コンタクト層４３１，４３１となる。また、このシリサイド化により、各第１導電層６１２のＸ方向の端部に、シリサイド層６２９が形成される。
【００５５】
次に、図１４Ａ及び図１４Ｂに示すように、開口部６２７に絶縁層６３０を堆積させる。そして、第３積層部４３０Ａ、４３０Ｂを形成することにより、図３及び図４に示した状態となる。
【００５６】
（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記第１実施形態に係る不揮発性半導体記憶装置は、メモリセルＭＣ及び選択トランジスタを縦型にしてかつ積層しているために、ＮＡＮＤ型フラッシュメモリの面積を削減することができる。さらに、上記の一実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ層４００ａの下層にローデコーダ２２及びセンスアンプ２３等からなる制御回路層２００ａを形成しているので、占有面積を更に抑制したものとなる。
【００５７】
そして、上記の一実施形態に係る不揮発性半導体記憶装置は、選択トランジスタ及びメモリセルトランジスタを積層した導電層及び絶縁層からなる側面に形成している。したがって、選択トランジスタ及びメモリセルトランジスタは、製造工程におけるラフネスのばらつきが抑制されたものとなる。
【００５８】
つまり、上記の一実施形態に係る不揮発性半導体記憶装置は、占有面積を収縮し且つトランジスタの特性のバラツキを抑制したものである。
【００５９】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１５を参照して、本発明の第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１５に示すように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる制御回路層２００ｂを有する。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６０】
図１５に示すように、制御回路層２００ｂは、基板１００の上面に設けられた絶縁層２１１と、絶縁層２１１の上面に設けられたゲート導電層２０２と、絶縁層２１１の上面に設けられた配線層２１３とを有する。
【００６１】
絶縁層２１１は、ソース・ドレイン領域１０２，１０３の上部に開口２１１ａ,２１１ａを有する。配線層２１３，２１３は、開口２１１ａ,２１１ａを介してソース及びドレイン領域１０２、１０３に電気的に接続されている。配線層２１３は、例えば、タングステンシリサイドにて構成されている。
【００６２】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
上記第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を有する。
【００６３】
［第３実施形態］
（第３実施形態に係る不揮発性半導体記憶装置の具体的構成）
次に、図１６を参照して、本発明の第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１６に示すように、第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なるメモリアレイ層４００ｂを有する。なお、第３実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６４】
図１６に示すように、第３実施形態に係る不揮発性半導体記憶装置においては、第１積層部４１０Ａ，４１０Ｂ及び第３積層部４３０Ａ，４３０Ｂの構成が、第１実施形態と異なる。また、第１積層部４１０Ａ，４１０Ｂと支持層３００との間に第４積層部４６０Ａ，４６０Ｂが形成されている。
【００６５】
第１積層部４１０Ａ，４１０Ｂは、第１実施形態のＵ字型のＮ−型半導体層４１６の代わりに、Ｎ−型半導体層４１６の底部４１６ｂを省略した構造のＮ−型半導体層４１６Ａを有する。
【００６６】
第３積層部４３０Ａ，４３０Ｂは、コンタクト層４３１,４３１の代わりに、第３積層部４３０Ａ，４３０Ｂに共通のコンタクト層４３６を有する。コンタクト層４３６は、各第２積層部４２０Ａ，４２０ＢのＮ＋型半導体層４２６，４２６に接続されている。
【００６７】
第４積層部４６０Ａ，４６０Ｂは、最下層の第１層間絶縁層４１２の下方に形成された層間絶縁層４６１、Ｎ−型半導体層４１６Ａの底部に接するように形成された積層方向に延びるＮ−型半導体層４６２、Ｎ−型半導体層４６２と層間絶縁層４６１との間に形成されたゲート絶縁層４６３を有する。
【００６８】
また、第４積層部４６０Ａ，４６０Ｂは、ゲート絶縁層４６３の近傍に形成されたゲート導電層４６４、及びＮ−型半導体層４６２と接続される配線層４６５を有する。配線層４６５は、ソース線ＳＬとして機能する。したがって、第４積層部４６０Ａ，４６０Ｂは、ソース側選択トランジスタＳＧＳとしての機能を有する。
【００６９】
つまり、第３実施形態は、第１及び第２実施形態と異なり、ソース側選択トランジスタＳＧＳをメモリセルアレイ層４００ａの下層に配置した構成である。
【００７０】
（第３実施形態に係る不揮発性半導体記憶装置の効果）
上記第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を有する。
【００７１】
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置の構成概略図である。
【図２】本発明の第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ４００の回路図である。
【図３】本発明の第１実施形態に係る不揮発性半導体記憶装置の具体的構成を示す上面図である。
【図４】本発明の第１実施形態に係る不揮発性半導体記憶装置の具体的構成を示す図３のＩ−Ｉ’断面図である。
【図５Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図５Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図５ＡのＩ−Ｉ’断面図である。
【図６Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図６Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図６ＡのＩ−Ｉ’断面図である。
【図７Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図７Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図７ＡのＩ−Ｉ’断面図である。
【図８Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図８Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図８ＡのＩ−Ｉ’断面図である。
【図９Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図９Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図９ＡのＩ−Ｉ’断面図である。
【図１０Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１０Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１０ＡのＩ−Ｉ’断面図である。
【図１１Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１１Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１１ＡのＩ−Ｉ’断面図である。
【図１１Ｃ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１１Ｄ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１１ＡのＩ−Ｉ’断面図である。
【図１２Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１２Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１２ＡのＩ−Ｉ’断面図である。
【図１３Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１３Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１３ＡのＩ−Ｉ’断面図である。
【図１４Ａ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す上面図である。
【図１４Ｂ】本発明の第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す図１４ＡのＩ−Ｉ’断面図である。
【図１５】本発明の第２実施形態に係る不揮発性半導体記憶装置の断面図である。
【図１６】本発明の第３実施形態に係る不揮発性半導体記憶装置の断面図である。
【符号の説明】
【００７３】
ＳＳＴ…ソース側選択トランジスタ、ＳＤＴ…ドレイン側選択トランジスタ、ＭＣ…メモリセル、ＣＧ０〜ＣＧ７…制御ゲート、ＷＬ…ワード線、ＳＬ…ソース線、ＢＬ…ビット線、１００…基板、２００…制御回路、２００ａ…制御回路層、３００…支持層、４００…メモリセルアレイ、４００ａ…メモリセルアレイ層、４１０Ａ，４１０Ｂ…第１積層部、４２０Ａ，４２０Ｂ…第２積層部、４３０Ａ，４３０Ｂ…第３積層部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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