(57)【要約】【課題】不揮発性メモリ素子のプログラム方法を提供する。【解決手段】メモリセルにプログラム電圧を印加するステップと、プログラム電圧印加後、電荷の安定化を促進するように補充パルスを印加するステップと、補充パルスに続いてメモリセルに回復電圧を印加するステップと、回復電圧印加後に、検証電圧を印加して検証するステップと、を含む不揮発性メモリ素子のプログラム方法である。【選択図】図３
2009070549.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルにプログラム電圧を印加するステップと、
プログラム電圧印加後に電荷の安定化を促進するように補充パルスを印加するステップと、
前記補充パルスに続いて、前記メモリセルに回復電圧を印加するステップと、
前記回復電圧印加後に検証電圧を印加して検証するステップと、を含む不揮発性メモリ素子のプログラム方法。
【請求項２】
前記補充パルスは、前記プログラム電圧による電界と反対極性の電界を印加することを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項３】
前記補充パルスは、前記メモリセルの形成されたバルクまたはチャンネルを通じて印加されることを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項４】
前記検証電圧を利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加、補充パルス印加、回復電圧印加及び検証電圧による検証動作を反復することを特徴とする請求項１に記載の不揮発性メモリ素子のプログラム方法。
【請求項５】
前記メモリセルは、制御ゲートと電荷保存層とを備え、
前記プログラム電圧、回復電圧及び検証電圧は、前記メモリセルの制御ゲートに印加されることを特徴とする請求項１ないし４のうち何れか１項に記載の不揮発性メモリ素子のプログラム方法。
【請求項６】
前記回復電圧は、前記検証電圧及び前記プログラム電圧と同一極性であるポジティブ電圧であり、
前記補充パルスは、前記プログラム電圧、回復電圧及び検証電圧とは反対極性であることを特徴とする請求項５に記載の不揮発性メモリ素子のプログラム方法。
【請求項７】
前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうち少なくとも何れか一つであることを特徴とする請求項５に記載の不揮発性メモリ素子のプログラム方法。
【請求項８】
前記不揮発性メモリ素子は、バルク上に形成された複数のメモリセルのＮＡＮＤ配列構造を有し、
前記メモリセルは、ＮＡＮＤ配列構造に配置された複数のメモリセルのうち選択されたメモリセルであることを特徴とする請求項５に記載の不揮発性メモリ素子のプログラム方法。
【請求項９】
前記バルクは、半導体基板に形成されたｐ−ウェルであり、前記複数のメモリセルは、前記ｐ−ウェルにソース／ドレインを共有するようにアレイで形成されたことを特徴とする請求項８に記載の不揮発性メモリ素子のプログラム方法。
【請求項１０】
前記ＮＡＮＤ配列構造は、複数のメモリセルアレイをそれぞれ含む複数のストリング、各ストリングの両側にある接地選択トランジスタ及びストリング選択トランジスタを含み、
前記プログラム電圧、検証電圧及び回復電圧と反対極性の補充パルス印加は、選択されたメモリセルが位置するストリングに電気的に連結された共通ソース及び接地選択トランジスタには０Ｖより大きい電圧を印加し、前記選択されたメモリセルには、接地電圧を印加するオペレーションを通じてなされることを特徴とする請求項９に記載の不揮発性メモリ素子のプログラム方法。
【請求項１１】
（ａ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、
（ｂ）前記第１検証電圧を利用した検証に合格したメモリセルに対して、電荷の安定化を促進するために補充パルスを印加するステップと、
（ｃ）前記補充パルスに続いて、前記メモリセルに回復電圧を印加するステップと、
（ｄ）回復電圧印加後に前記第１検証電圧より大きい第２検証電圧で検証するステップと、を含む不揮発性メモリ素子のプログラム方法。
【請求項１２】
前記補充パルスは、前記メモリセルが形成されたバルクまたはチャンネルを通じて印加されることを特徴とする請求項１１に記載の不揮発性メモリ素子のプログラム方法。
【請求項１３】
前記回復電圧は、前記第１及び第２検証電圧より大きく、前記第１及び第２検証電圧及び前記プログラム電圧と同一極性であるポジティブ電圧であり、
前記補充パルスは、前記プログラム電圧、回復電圧及び第１及び第２検証電圧とは反対極性であることを特徴とする請求項１１に記載の不揮発性メモリ素子のプログラム方法。
【請求項１４】
前記補充パルスは、前記プログラム電圧による電界と反対の電界を印加することを特徴とする請求項１１に記載の不揮発性メモリ素子のプログラム方法。
【請求項１５】
前記（ｄ）ステップでの前記第２検証電圧を利用した検証に合格できないとき、前記メモリセルにプログラム電圧を印加し、電荷の安定化を促進するための補充パルスを、バルクまたはチャンネルを通じて印加し、回復電圧を印加し、前記第２検証電圧で再び検証する第２プログラミングステップをさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子のプログラム方法。
【請求項１６】
前記第２プログラミングステップでは、前記第２検証電圧を利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加、補充パルス印加、回復電圧印加及び第２検証電圧による検証動作を反復することを特徴とする請求項１５に記載の不揮発性メモリ素子のプログラム方法。
【請求項１７】
前記第１プログラミングステップでは、前記第１検証電圧を利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧印加及び第１検証電圧による検証動作を反復することを特徴とする請求項１６に記載の不揮発性メモリ素子のプログラム方法。
【請求項１８】
前記第１プログラミングステップでは、前記第１検証電圧を利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧印加及び第１検証電圧による検証動作を反復することを特徴とする請求項１１に記載の不揮発性メモリ素子のプログラム方法。
【請求項１９】
前記メモリセルは、制御ゲートと電荷保存層とを備え、
前記プログラム電圧、第１及び第２検証電圧及び回復電圧は、前記メモリセルの制御ゲートに印加されることを特徴とする請求項１１ないし１８のうち何れか１項に記載の不揮発性メモリ素子のプログラム方法。
【請求項２０】
前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうち何れか一つであることを特徴とする請求項１９に記載の不揮発性メモリ素子のプログラム方法。
【請求項２１】
前記不揮発性メモリ素子は、バルク上に形成された複数のメモリセルのＮＡＮＤ配列構造を有し、
前記メモリセルは、ＮＡＮＤ配列構造に配置された複数のメモリセルのうち選択されたメモリセルであることを特徴とする請求項１９に記載の不揮発性メモリ素子のプログラム方法。
【請求項２２】
前記バルクは、半導体基板に形成されたｐ−ウェルであり、前記複数のメモリセルは、前記ｐ−ウェルにソース／ドレインを共有するようにアレイで形成されたことを特徴とする請求項２１に記載の不揮発性メモリ素子のプログラム方法。
【請求項２３】
前記ＮＡＮＤ配列構造は、複数のメモリセルアレイをそれぞれ含む複数のストリング、各ストリングの両側にある接地選択トランジスタ及びストリング選択トランジスタを含み、
前記プログラム電圧、検証電圧及び回復電圧と反対極性の補充パルス印加は、選択されたメモリセルが位置するストリングに電気的に連結された共通ソース及び接地選択トランジスタには、０Ｖより大きい電圧を印加し、前記選択されたメモリセルには、接地電圧を印加するオペレーションを通じてなされることを特徴とする請求項２２に記載の不揮発性メモリ素子のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子のプログラム方法に係り、さらに詳細には、プログラム状態のしきい電圧分散を効率的に減らせる不揮発性メモリ素子のプログラム方法に関する。
【背景技術】
【０００２】
半導体メモリのうち不揮発性メモリは、電源供給が遮断されても保存されたデータが消滅されずに保存される保存装置である。
大容量不揮発性メモリとして、現在ポリシリコンからなるフローティングゲートに電荷を保存して動作するフローティングゲート型フラッシュメモリが商用化されている。
フラッシュメモリのメモリセルは、一つのセルに二つの記録状態（“１”及び“０”）を記録する単一レベルセル（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）と、一つのセルに４個以上の状態（例えば、“１１”、“１０”、“００”、“０１”）を記録するマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）とに区分される。
【０００３】
ＭＬＣ技術は、ＮＡＮＤ型及びＮＯＲ型フラッシュメモリの大容量化に重要な技術である。
ＭＬＣ動作で、各記録状態に該当するセルのしきい電圧Ｖｔｈ値の分散が少なくてこそそれぞれの記録状態を分離認識しうる。
【０００４】
一般的に、フラッシュメモリでは、メモリセル間のしきい電圧分散を減らすために、プログラム電圧Ｖｐｇｍを一定に上昇させつつ反復印加させる増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式が利用されている。
公知のように、ＩＳＰＰ方式は、印加されるプログラム電圧パルスの大きさをΔＶｐｇｍずつ段階的に増大させつつ、プログラム電圧パルスを印加し、次いで、検証電圧パルスを印加してメモリセルのしきい電圧を確認する過程を反復して、メモリセルのしきい電圧を所望の値にする方式である。フラッシュメモリを構成する多数のメモリセルは、初期しきい電圧分散を有するので、このようなメモリセル別のしきい電圧分散を考慮して、全てのメモリセルを所望するしきい電圧にするために、ＩＳＰＰ方式を導入する。
【０００５】
ところが、フローティングゲートを利用するフラッシュメモリでは、セルサイズが小さくなるにつれて、セル間のカップリング、特に、フローティングゲート間カップリング増加によって、このようなしきい電圧の分散を制御することが難しくなる。
最近、このような問題を解決するようにセル間のカップリングを小さくするために、フローティングゲートの代わりに、電荷をトラップできるシリコンナイトライド（Ｓｉ３Ｎ４）のような電荷トラップサイトを含む絶縁層、すなわち、電荷トラップ層を利用した電荷トラップ型フラッシュ（ＣＴＦ：Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリが開発されている。
【０００６】
ところが、電荷トラップ型フラッシュメモリへのプログラム時に注入される電子は、電荷トラップ層にトラップされて局所化されるが、このとき、窒化膜の内部で電子が深いトラップに安定化しつつ、空間的には広がる。このように、電子が安定化しつつ、空間的に広がる間には、素子のしきい電圧値が変化するので、局所化された電子の安定化が進められるにつれて、しきい電圧Ｖｔｈ値が固定されるまで時間がかかる。
【０００７】
このように、電荷トラップ型フラッシュメモリでは、プログラム後に電荷トラップ層内にトラップされた電荷移動によって、しきい電圧値がプログラム後に経時的に変動する特性を有する。
このような経時的なしきい電圧Ｖｔｈの変動は、増加型ステップパルスプログラム（ＩＳＰＰ：Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）方式でプログラム時のしきい電圧値分散制御を難しくする。
【０００８】
前記のように、経時的にしきい電圧が変動すれば、プログラムした後、所定時間の後にプログラム状態を検証する動作にエラーが発生する。
このような検証エラーによって、ＩＳＰＰ方式のプログラムによって得られるプログラム状態のしきい電圧値の分散が増加するという問題が発生する。
【０００９】
すなわち、しきい電圧が経時的に変動すれば、実質的に時間がさらに過ぎれば、しきい電圧が目標値に到達できる場合にも、検証結果、メモリセルが目標とするしきい電圧に到達できないと検証される検証エラーが発生する。検証の結果、目標とするしきい電圧に到達できないと検証されれば、再びΔＶｐｇｍほど上昇したプログラム電圧を印加してプログラムするので、しきい電圧が過度に高まるオーバープログラムが発生する。これにより、プログラム状態のしきい電圧値の分散が増加する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、オーバープログラムの発生を減らしてプログラム状態のしきい電圧分散を減らせる不揮発性メモリ素子のプログラム方法を提供することを目的とする。
【００１１】
本発明は、補充パルスをメモリセルの下部バルクまたはチャンネルに印加するときに、ゲートに補充パルスを印加したときに比べて、しきい電圧の飽和時間が比較的長くなる問題を、補充パルスに続いて回復パルスを印加することによって解決できる不揮発性メモリ素子のプログラム方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による不揮発性メモリ素子のプログラム方法は、メモリセルにプログラム電圧を印加するステップと、プログラム電圧の印加後、電荷の安定化を促進するように補充パルスを印加するステップと、前記補充パルスに続いて前記メモリセルに回復電圧を印加するステップと、前記回復電圧の印加後に検証電圧を印加して検証するステップと、を含むことを特徴とする。
【００１３】
前記補充パルスは、前記プログラム電圧による電界と反対極性の電界とを印加するものでありうる。
【００１４】
前記補充パルスは、前記メモリセルの下部バルクまたはチャンネルを通じて印加されうる。
【００１５】
前記回復電圧は、前記検証電圧及び前記プログラム電圧と同一極性であるポジティブ電圧であり、前記補充パルスは、前記プログラム電圧、回復電圧及び検証電圧とは反対極性の電圧でありうる。
【００１６】
前記メモリセルは、制御ゲートと電荷保存層とを備え、前記プログラム電圧、検証電圧及び回復電圧は、前記メモリセルの制御ゲートに印加される。本発明による不揮発性メモリ素子のプログラム方法は、（ａ）メモリセルにプログラム電圧を印加し、次いで、第１検証電圧で検証する第１プログラミングステップと、（ｂ）前記第１検証電圧を利用した検証に合格したメモリセルに対して、電荷の安定化を促進するために補充パルスを印加するステップと、（ｃ）前記補充パルスに続いて前記メモリセルに回復電圧を印加するステップと、（ｄ）回復電圧の印加後に前記第１検証電圧より大きい第２検証電圧で検証するステップと、を含むことを特徴とする。
【００１７】
前記回復電圧は、前記第１及び第２検証電圧より大きく、前記プログラム電圧及び前記第１及び第２検証電圧と同一極性であるポジティブ電圧であり、前記補充パルスは、前記プログラム電圧、回復電圧及び第１及び第２検証電圧とは反対極性の電圧でありうる。
【００１８】
前記（ｄ）ステップでの前記第２検証電圧を利用した検証に合格できないとき、前記メモリセルにプログラム電圧を印加し、電荷の安定化を促進するための補充パルスを、前記メモリセルの下部バルクまたはチャンネルを通じて印加し、回復電圧を印加し、前記第２検証電圧で再び検証する第２プログラミングステップをさらに含みうる。
【００１９】
前記第２プログラミングステップでは、前記第２検証電圧を利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加、補充パルス印加、回復電圧印加及び第２検証電圧による検証動作を反復しうる。
【００２０】
前記第１プログラミングステップでは、前記第１検証電圧を利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、前記プログラム電圧印加及び第１検証電圧による検証動作を反復しうる。
【００２１】
前記メモリセルは、制御ゲートと電荷保存層とを備え、前記プログラム電圧、第１及び第２検証電圧及び回復電圧は、前記メモリセルの制御ゲートに印加されうる。
【００２２】
以上で、前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうち何れか一つでありうる。
【００２３】
前記不揮発性メモリ素子は、バルク上に形成された複数のメモリセルのＮＡＮＤ配列構造を有し、前記メモリセルは、ＮＡＮＤ配列構造に配置された複数のメモリセルのうち選択されたメモリセルでありうる。
このとき、前記バルクは、半導体基板に形成されたｐ−ウェルであり、前記複数のメモリセルは、前記ｐ−ウェルにソース／ドレインを共有するようにアレイで形成されうる。
【００２４】
また、前記ＮＡＮＤ配列構造は、複数のメモリセルアレイをそれぞれ含む複数のストリング、各ストリングの両側にある接地選択トランジスタ及びストリング選択トランジスタを含み、前記プログラム電圧、検証電圧及び回復電圧と反対極性の補充パルス印加は、選択されたメモリセルが位置するストリングに電気的に連結された共通ソース及び接地選択トランジスタには、０Ｖより大きい電圧を印加し、前記選択されたメモリセルには、接地電圧を印加するオペレーションを通じてなされる。
【発明の効果】
【００２５】
本発明のプログラム方法によれば、プログラムパルスの印加後にメモリセルの下部バルクまたはチャンネルに補充パルスを印加し、次いで、回復パルスを印加する。
【００２６】
このような本発明のプログラム方法によれば、電荷の安定化を促進して早い時間内にしきい電圧を飽和状態に達させることによって、判定エラーに起因したオーバープログラムを防止しうる。
【００２７】
また、本発明のプログラム方法によれば、回復パルスを印加することによって、補充パルスをバルクまたはチャンネルに印加するとき、ゲートに補充パルスの印加時よりしきい電圧の飽和時間が比較的長くなる問題を解決しうる。
【００２８】
本発明のプログラム方法を適用すれば、各記録状態に該当するセルのしきい電圧値の分散が少ないので、ＭＬＣ動作でそれぞれの記録状態を分離認識しうる。
【発明を実施するための最良の形態】
【００２９】
以下、添付された図面を参照しつつ、本発明による不揮発性メモリ素子のプログラム方法の望ましい実施形態を詳細に説明する。
【００３０】
本発明によるプログラム方法は、電荷保存を利用してデータ記録の可能な不揮発性メモリ素子、例えば、フラッシュメモリ素子に適用される。このとき、前記フラッシュメモリ素子は、電荷保存層と制御ゲートとを有する複数のメモリセルを有し、前記電荷保存層は、フローティングゲートまたは電荷トラップ層でありうる。すなわち、前記メモリセルは、フローティングゲート型フラッシュメモリセル及び電荷トラップ型フラッシュメモリセルのうち一つでありうる。
【００３１】
図１は、本発明の実施形態によるプログラム方法が適用されてプログラム動作がなされるフラッシュメモリセルの一例を概略的に示す。このフラッシュメモリセルは、図２を参照して後述するＮＡＮＤ型フラッシュメモリ素子の一メモリセルを構成しうる。
【００３２】
図１を参照すれば、フラッシュメモリセル１０は、バルク１１と、このバルク１１上に形成されたゲート構造体２０とを備える。
【００３３】
前記バルク１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３,１５が形成される。第１及び第２不純物領域１３,１５のうち一つはドレインＤ、残りの一つはソースＳとして使われる。
【００３４】
前記フラッシュメモリセル１０を備えるフラッシュメモリ装置がブロック単位で消去動作がなされる場合、前記バルク１１は、後述する図９Ｂないし図１２Ｂでのｐ−ウェルでありうる。また、前記バルク１１は、フラッシュメモリ装置が形成される半導体基板でもある。
【００３５】
前記ゲート構造体２０は、バルク１１上に形成されたトンネル絶縁膜２１、このトンネル絶縁膜２１上に形成された電荷保存層２３及びこの電荷保存層２３上に形成されたブロックキング絶縁膜２５を備える。ブロックキング絶縁膜２５上には、制御ゲート２７が形成される。図１で、１９は、スペーサを表す。
【００３６】
前記トンネル絶縁膜２１は、電荷のトンネリングのための膜であって、バルク１１上に形成される。第１及び第２不純物領域１３,１５は、前記トンネル絶縁膜２１と電気的に連結されるように前記バルク１１に形成される。前記トンネリング絶縁膜２１は、トンネリング酸化膜であって、例えば、ＳｉＯ２または多様なｈｉｇｈ−ｋ酸化物で形成されるか、またはこれらの組合わせからなる酸化物で形成される。
【００３７】
代案として、前記トンネル絶縁膜２１は、シリコン窒化膜、例えば、Ｓｉ３Ｎ４で形成されることもある。このとき、シリコン窒化膜は、不純物濃度が高くなく（すなわち、不純物の濃度がシリコン酸化膜と比べられるべき）、シリコンとの界面特性が優秀に形成されることが望ましい。
【００３８】
また、代案として、前記トンネル絶縁膜２１は、シリコン窒化膜と酸化膜との二重層構造からなることもある。
【００３９】
前記のように、前記トンネル絶縁膜２１は、酸化物または窒化物の単層構造からなるか、または異なるエネルギーバンドギャップを有する物質で複数層構造に形成されることもある。
【００４０】
前記電荷保存層２３は、電荷保存によって情報が保存される領域である。この電荷保存層２３は、電荷トラップ層で形成されるか、またはフローティングゲートで形成される。
【００４１】
例えば、前記電荷保存層２３は、電荷トラップ層としての役割を行うように窒化物、高い誘電率を有するｈｉｇｈ−ｋ誘電体及びナノドットのうち何れか一つを含むように形成される。例えば、電荷保存層２３は、Ｓｉ３Ｎ４のような窒化物やＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ、ＨｆＯＮまたはＨｆＡｌＯのようなｈｉｇｈ−ｋ酸化物からなりうる。また、前記電荷保存層２３は、電荷トラップサイトとして不連続的に配された複数のナノドットを含みうる。このとき、前記ナノドットは、微小な結晶体形態からなりうる。前記のように、電荷保存層２３が電荷トラップ層としての役割を行うように形成された場合、前記フラッシュメモリセル１０は、電荷トラップ型フラッシュ（ＣＴＦ：Ｃｈｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリセルとなる。
【００４２】
また、前記電荷保存層２３は、例えば、ポリシリコンを含むように形成される。この場合、電荷保存層２３は、フローティングゲートとしての役割を行い、前記フラッシュメモリセル１０は、フローティングゲート型フラッシュメモリセルとなる。
【００４３】
前記ブロックキング絶縁膜２５は、電荷保存層２３が形成された位置を通過して上側に電荷が移動することを遮断するためのものであって、酸化層からなりうる。
【００４４】
前記ブロックキング絶縁膜２５は、ＳｉＯ２で形成されるか、トンネリング絶縁膜２１より高い誘電率を有する物質であるｈｉｇｈ−ｋ物質、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５またはＺｒＯ２で形成される。ブロックキング絶縁膜２５を複数層構造に形成することもできる。例えば、ブロックキング絶縁膜２５は、ＳｉＯ２のような通常的に使われる絶縁物質からなる絶縁層と、トンネリング絶縁膜２１より高い誘電率を有する物質で形成された高誘電体層とを備えて、二層またはそれ以上で構成される。
【００４５】
前記制御ゲート２７は、金属膜で形成される。例えば、前記制御ゲート２７は、ＴａＮ、アルミニウム（Ａｌ）、ＲｕまたはＮｉＳｉなどのシリサイド物質で形成される。
【００４６】
前記のようなフラッシュメモリセルに電子を注入すれば、注入された電子が電荷保存層２３に保存され、プログラム状態のしきい電圧を有する。
【００４７】
ここで、フラッシュメモリ素子のメモリセルは、２つの状態、すなわち、プログラム状態と消去状態とを有する。フラッシュメモリセルのしきい電圧を低めて、読み取り（リード）時に制御ゲートに提供される電圧によってビットラインに連結されたドレインに電流が流れるオン状態を消去状態とし、フラッシュメモリセルのしきい電圧を高めて読み取り時に制御ゲート２７に提供される電圧によってビットラインに連結されたドレインに電流が流れないオフ状態をプログラム状態とする。
【００４８】
図１では、制御ゲートが上側に位置するトップゲート型フラッシュメモリセルを例示として示すが、本発明によるプログラム方法が適用される不揮発性メモリ素子のメモリセルは、これに限定されず、メモリセルが、制御ゲートが電荷保存層下に位置するボトムゲート型で構成されることもある。
【００４９】
本発明によるプログラム方法は、前記のようなフローティングゲート型または電荷トラップ型フラッシュメモリセルを適用したフラッシュメモリ素子のプログラムに適用しうる。
【００５０】
本発明によるプログラム方法は、補充パルスをメモリセルの下部バルクまたはチャンネルを通じて印加する場合に適用される。
【００５１】
図２は、本発明の実施形態によるプログラム方法が適用される不揮発性メモリ素子の一例であって、ＮＡＮＤ型フラッシュメモリ素子の回路図を概略的に示す。
【００５２】
図２を参照すれば、フラッシュメモリ素子は、複数のセルストリングで構成される。図２では、説明を容易にするために、例示として２個のセルストリング３０,３１を示す。しかし、本発明の実施形態は、２個以上のセルストリングを備えうる。
【００５３】
各セルストリングは、隣接メモリセルとソース／ドレインを共有する複数のメモリセルアレイを含む。セルストリングの各メモリセルは、電荷トラップ型フラッシュメモリセル及びフローティングゲート型フラッシュメモリセルのうち何れか一つで構成される。
【００５４】
セルストリングには、接地選択トランジスタ（ＧＳＴ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、複数のメモリセル及びストリング選択トランジスタ（ＳＳＴ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が直列に連結されている。このセルストリングの一端は、ビットラインに連結され、他端は、共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結される。ＧＳＴはＣＳＬに連結され、ＳＳＴはビットラインに連結される。
【００５５】
セルストリングとクロスされる方向に、複数のメモリセルの制御ゲートには、ワードライン（Ｗｏｒｄ Ｌｉｎｅ：ＷＬ）が連結され、ＳＳＴのゲートには、ストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）が連結され、ＧＳＴのゲートには、接地選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）が連結される。図２では、各ストリング３０,３１が３２個のメモリセルを備え、各メモリセルがワードラインＷＬ０〜ＷＬ３１に連結された例を示す。
【００５６】
メモリセルにプログラムされるデータは、ビットラインの電圧によって変わる。ビットラインの電圧が電源電圧Ｖｃｃであれば、プログラム禁止される。一方、ビットラインの電圧が接地電圧ＯＶであれば、プログラムされる。図２では、ビットラインＢＬｎ−１に接地電圧０Ｖが提供され、ビットラインＢＬｎに電源電圧Ｖｃｃが提供される動作状態を例示する。
【００５７】
プログラム動作時に、選択されたワードライン、例えば、ワードラインＷＬ２９には、プログラム電圧Ｖｐｇｍが提供される。選択されないワードライン、例えば、ワードラインＷＬ３１,ＷＬ３０,ＷＬ２８-ＷＬ０には、パス電圧Ｖｐａｓｓが提供される。プログラム電圧Ｖｐｇｍとして、例えば、基本電圧を１６Ｖとして、段階的に０.５Ｖずつ上昇する電圧を提供し、パス電圧Ｖｐａｓｓとして、例えば、８〜１０Ｖの電圧を提供しうる。電源電圧Ｖｃｃは、前記ストリング選択ライン（ＳＳＬ）に印加され、接地電圧０Ｖは、接地選択ライン（ＧＳＬ）に印加されうる。
【００５８】
選択されたワードラインＷＬ２９で接地電圧が提供されたビットラインＢＬｎ−１に該当するメモリセルは、プログラムされる。図２では、メモリセルＡがプログラムされる。
【００５９】
このような不揮発性メモリ素子にプログラムを行うための本発明の一実施形態によるプログラム方法は、図３に開示されている。
【００６０】
プログラムする間に電荷の安定化を促進させる補充パルスをバルクまたはチャンネルに付加、すなわち、バルク（基板）またはチャンネルパルスモジュレーションするとき、制御ゲートに補充パルス印加、すなわち、ゲートパルスモジュレーション時よりしきい電圧の飽和時間が比較的長くなるが、これは、バルクまたはチャンネルにパルス印加後の放電時間が必要であるためである。本発明は、この問題を解決するために、補充パルスに続いて、例えば、メモリセルの制御ゲートを通じて回復パルスを印加する。もちろん、チャンネルにパルス印加後の放電時間は、バルクにパルス印加後の放電時間より短いため、チャンネルにパルス印加後に印加される回復パルスは、バルクにパルス印加後に印加される回復パルスより小さい電圧値を有しうる。
【００６１】
ここで、本発明の実施形態によるプログラム方法が適用される不揮発性メモリ装置がフラッシュメモリ装置である場合、ブロック単位で消去動作がなされるので、前記バルクは、後述する図９Ｂないし図１２Ｂでのｐ−ウェルであるか、またはフラッシュメモリ装置が形成される半導体基板でありうる。
【００６２】
本発明の一実施形態によるプログラム方法は、オーバープログラムを防止してプログラム状態のしきい電圧分散を減らせるように、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）方式でプログラムする間に電荷の安定化を促進させる補充パルスをメモリセルの下部バルクまたはチャンネルに付加し、この補充パルス付加に続いて、回復パルスを印加する。これにより、短時間内に電荷の安定化がなされてしきい電圧が速く安定化するので、しきい電圧が所望する基準値より低いと判定される判定エラーによってもう一度プログラムを進めることによって、オーバープログラムされる問題が防止され、これにより、プログラム状態のしきい電圧分散を一般的なＩＳＰＰ方式でプログラムした場合に比べて大きく減らせる。
【００６３】
図３は、本発明の一実施形態による不揮発性メモリ素子のプログラム方法を示すフローチャートである。図４は、図３のプログラム方法による改善された増加型ステップパルスプログラム（ＩＳＰＰ）技法を示す。
【００６４】
図３及び図４を参照すれば、本発明の一実施形態によるプログラム方法は、メモリセルにプログラム電圧を印加し、次いで、前記メモリセルが形成されたバルクまたはチャンネルを通じて電荷の安定化を促進するための補充パルスを印加した後、回復電圧を印加してから検証電圧Ｖｒｅｆで検証する。このとき、前記回復電圧は、検証電圧Ｖｒｅｆと同様なポジティブ電圧であり、かつ検証電圧Ｖｒｅｆより大きいことが望ましい。すなわち、回復電圧は、前記検証電圧及び前記プログラム電圧と同一極性であるポジティブ電圧でありうる。ＩＳＰＰ方式を適用する場合、前記検証電圧Ｖｒｅｆを利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加、補充パルス印加、回復電圧印加及び検証電圧Ｖｒｅｆによる検証動作を反復する。
【００６５】
図２ないし図４を参照して、ＩＳＰＰ方式を適用した場合の本発明の一実施形態によるプログラム方法をさらに具体的に説明すれば、次の通りである。
【００６６】
プログラムモードが開始すれば、データ入力によって特定ワードラインＷＬ、例えば、ワードラインＷＬ２９が選択される。これにより、選択されたワードラインと、接地電圧、例えば、０Ｖに設定されたビットラインに連結されたメモリセルが選択され、この選択されたメモリセルに本発明によるプログラムが進められる。前述したように、図２では、ワードラインＷＬ２９上に位置したメモリセルＡが選択される例を示す。
【００６７】
選択されたメモリセルにプログラム電圧Ｖｐｇｍを印加し（Ｓ１０）、バルクまたはチャンネルに補充パルスを印加し（Ｓ３０）、回復電圧を印加し（Ｓ４０）、検証電圧Ｖｒｅｆで検証し（Ｓ５０）、検証電圧Ｖｒｅｆを利用した検証に合格したか否かを判定（Ｓ７０）する過程をプログラム電圧Ｖｐｇｍを段階的に△Ｖｐｇｍずつ上昇させつつ、検証電圧Ｖｒｅｆを利用した検証に合格するまで反復する。
【００６８】
すなわち、ワードラインＷＬに第ｎのＩＳＰＰ Ｖｐｇｍを印加する。ｎ＝１である時のＩＳＰＰ Ｖｐｇｍは、ＩＳＰＰ時に印加される基本プログラム電圧である。プログラム電圧が、例えば、１６Ｖから段階的に０.５Ｖずつ上昇すれば、ｎ＝１である時のＩＳＰＰ Ｖｐｇｍは、１６Ｖとなる。
【００６９】
このとき、ワードラインＷＬにＩＳＰＰ Ｖｐｇｍ、回復電圧及び検証電圧Ｖｒｅｆが印加されるので、実質的にプログラム電圧、回復電圧及び検証電圧Ｖｒｅｆは、選択されたメモリセルに制御ゲートを通じて印加される。
【００７０】
選択されたメモリセルが所望するしきい電圧、すなわち、前記検証電圧Ｖｒｅｆに該当するしきい電圧を有するようにプログラムされたか否かを判断し（Ｓ７０）、選択されたメモリセルが、検証電圧Ｖｒｅｆを利用した検証に合格したと判定されれば、プログラムが終了する（Ｓ８０）。選択されたメモリセルが検証電圧Ｖｒｅｆを使用した検証に合格できなければ、プロセスは、Ｓ１０へ戻れる。
【００７１】
前記補充パルス印加ステップ（Ｓ３０）で、補充パルスは、プログラム電圧による電界と反対の電界を印加するものでありうる。例えば、前記補充パルスは、図４に示したように、プログラム電圧と反対極性を有するＤＣ補充パルスでありうる。このとき、プログラム電圧が回復電圧及び検証電圧と同一極性のポジティブ電圧であるので、前記補充パルスは、前記プログラム電圧、回復電圧及び検証電圧とは反対極性の電圧でありうる。もちろん、本発明では、ＤＣ補充パルスがバルクまたはチャンネルに印加されるので、このＤＣ補充パルスは、バルクまたはチャンネルに対しては、ポジティブ電圧として印加される。このとき、前記補充パルスの大きさは、プログラム電圧の大きさより小さいことが望ましい。
【００７２】
図５Ａは、プログラム電圧、回復電圧及び検証電圧が選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加されるとき、補充パルスがバルクを通じて印加される実施形態を示す。
【００７３】
前記補充パルスは、図５Ａのように、複数のメモリセルが形成された不揮発性メモリ素子のバルクを通じて印加される。
【００７４】
前記のように、バルクに補充パルスが印加されれば、電荷保存層に注入された電荷は、電荷保存層に速くて均一に分布される。それにより、補充パルスを印加しない場合に比べて、電荷が電荷保存層に注入されてからメモリセルのしきい電圧が一定になるまでの時間が大きく短縮される。
【００７５】
また、補充パルスに続いてメモリセルの制御ゲートを通じて回復パルスＶｒ１を印加するので、補充パルスをバルクに印加することによって要求される放電時間を短縮させてしきい電圧飽和時間を大きく短縮させうる。
【００７６】
図５Ｂは、プログラム電圧、回復電圧及び検証電圧が選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加されるとき、補充パルスがチャンネルを通じて印加される実施形態を示す。
【００７７】
前記補充パルスは、図５Ｂのように、複数のメモリセルが形成された不揮発性メモリ素子のチャンネルを通じて印加される。
【００７８】
前記のように、チャンネルに補充パルスが印加されれば、電荷保存層に注入された電荷は、電荷保存層に速くて均一に分布される。それにより、補充パルスを印加しない場合に比べて、電荷が電荷保存層に注入されてからメモリセルのしきい電圧が一定になるまでの時間が大きく短縮される。
【００７９】
また、補充パルスに続いて、メモリセルの制御ゲートを通じて回復パルスＶｒ２を印加するので、補充パルスをチャンネルに印加することによって要求される放電時間を短縮させて、しきい電圧飽和時間を大きく短縮させうる。
【００８０】
もちろん、チャンネルにパルス印加後の放電時間は、バルクにパルス印加後の放電時間より短いため、チャンネルにパルス印加後に印加される回復パルスＶｒ２は、バルクにパルス印加後に印加される回復パルスＶｒ１より小さい電圧値を有しうる。
【００８１】
図６は、本発明の他の実施形態による不揮発性メモリ素子のプログラム方法を示すフローチャートである。図７は、図６のプログラム方法による改善された増加型ステップパルスプログラム（ＩＳＰＰ）技法を示す。本発明の他の実施形態によるプログラム方法は、前述した本発明の一実施形態によるプログラム方法と比較するとき、検証電圧を二つのステップに分けて適用することによって、メモリセルが一定しきい電圧以上である状態に達した時にのみ補充パルス及び回復電圧を付加するので、補充パルス及び回復電圧付加に起因したプログラム時間延長を最小化させうる。
【００８２】
図６及び図７を参照すれば、本発明によるプログラム方法は、メモリセルにプログラム電圧を印加し、次いで、第１検証電圧Ｖｒｅｆ’で検証する第１プログラミングステップ（Ｓ１００）、前記第１検証電圧Ｖｒｅｆ’を利用した検証に合格したメモリセルに対して、バルクまたはチャンネルを通じて電荷の安定化を促進するための補充パルスを印加するステップ（Ｓ２００）、補充パルスに続いて回復電圧を印加するステップ（Ｓ２５０）、回復電圧印加後に前記第１検証電圧Ｖｒｅｆ’より大きい第２検証電圧Ｖｒｅｆで検証するステップ（Ｓ３００）を含む。
【００８３】
また、本発明によるプログラム方法は、前記第２検証電圧Ｖｒｅｆを利用した検証に合格したか否かを判定するステップ（Ｓ４００）で、検証に合格できないと判定される時に進められる第２プログラミングステップ（Ｓ５００）をさらに含みうる。前記第２プログラミングステップ（Ｓ５００）では、メモリセルにプログラム電圧を印加し、次いで、バルクまたはチャンネルを通じて電荷の安定化を促進するための補充パルスを印加した後、回復電圧を印加し、次いで、第２検証電圧Ｖｒｅｆで検証する。
【００８４】
ＩＳＰＰ方式を適用する場合、第１プログラミングステップ（Ｓ１００）では、前記第１検証電圧Ｖｒｅｆ’を利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加及び第１検証電圧Ｖｒｅｆ’による検証動作を反復する。同様に、第２プログラミングステップ（Ｓ５００）では、第２検証電圧Ｖｒｅｆを利用した検証に合格するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加、補充パルス印加、回復電圧印加及び第２検証電圧Ｖｒｅｆによる検証動作を反復する。
【００８５】
図２、図６及び図７を参照して、ＩＳＰＰ方式を適用した場合の本発明の他の実施形態によるプログラム方法をさらに具体的に説明すれば、次の通りである。
【００８６】
プログラムモードが開始すれば、データ入力によって特定ワードラインＷＬ、例えば、ワードラインＷＬ２９が選択される。これにより、選択されたワードラインと、接地電圧、例えば、０Ｖに設定されたビットラインとに連結されたメモリセルが選択され、この選択されたメモリセルに本発明の他の実施形態によるプログラムが進められる。前述したように、図２では、ワードラインＷＬ２９上に位置したメモリセルＡが選択される例を示す。
【００８７】
選択されたメモリセルに第１プログラミングステップ（Ｓ１００）によるプログラムを進める。第１プログラミングステップ（Ｓ１００）では、プログラム電圧Ｖｐｇｍを印加し（Ｓ１１０）、第１検証電圧Ｖｒｅｆ’で検証し（Ｓ１３０）、第１検証電圧Ｖｒｅｆ’を利用した検証に合格したか否かを判定（Ｓ１５０）する過程を、プログラム電圧Ｖｐｇｍを段階的に△Ｖｐｇｍずつ上昇させつつ、第１検証電圧Ｖｒｅｆ’を利用した検証に合格するまで反復する。
【００８８】
すなわち、ワードラインＷＬに第ｎのＩＳＰＰ Ｖｐｇｍを印加する。ｎ＝１である時のＩＳＰＰ Ｖｐｇｍは、ＩＳＰＰ時に印加される基本プログラム電圧である。プログラム電圧が、例えば、１６Ｖから段階的に０.５Ｖずつ上昇すれば、ｎ＝１である時のＩＳＰＰ Ｖｐｇｍは、１６Ｖとなる。
【００８９】
このとき、ワードラインＷＬにＩＳＰＰ Ｖｐｇｍ及び第１検証電圧Ｖｒｅｆ’が印加されるので、実質的にプログラム電圧及び第１検証電圧Ｖｒｅｆ’は、選択されたメモリセルに制御ゲートを通じて印加される。
【００９０】
選択されたメモリセルのプログラム状態が第１検証電圧Ｖｒｅｆ’を使用した検証に合格できないと決定されれば、プログラム電圧は、１ステップ上昇し、プロセスはＳ１１０に戻る。第１プログラミングステップ（Ｓ１００）で、第１検証電圧Ｖｒｅｆ’を利用した検証に合格したと判断されれば（Ｓ１５０）、バルクまたはチャンネルに電荷の安定化を促進するための補充パルスを印加する（Ｓ２００）。次いで、ワードラインＷＬを通じて前記選択されたメモリセルに回復電圧を印加する（Ｓ２５０）。次いで、前記第１検証電圧Ｖｒｅｆ’より大きい第２検証電圧Ｖｒｅｆで前記選択されたメモリセルを検証し（Ｓ３００）、この選択されたメモリセルが所望するしきい電圧、すなわち、前記第２検証電圧Ｖｒｅｆに該当するしきい電圧を有するようにプログラムされたか否かを判定する（Ｓ４００）。
【００９１】
前記プログラム判定ステップ（Ｓ４００）で選択されたメモリセルが第２検証電圧Ｖｒｅｆを利用した判定に合格すれば、プログラムは終了する（Ｓ６００）。前記プログラム判定ステップ（Ｓ４００）で選択されたメモリセルが第２検証電圧Ｖｒｅｆを利用した判定に合格できなければ、第２プログラミングステップ（Ｓ５００）が追加的に進められる。
【００９２】
第２プログラミングステップ（Ｓ５００）は、ワードラインＷＬが第ｎのＩＳＰＰＶｐｇｍを印加するステップ（Ｓ５１０）、バルクまたはチャンネルを通じて補充パルスを印加するステップ（Ｓ５３０）、前記ワードラインＷＬを通じて回復電圧を印加するステップ（Ｓ５４０）、前記ワードラインＷＬを通じて第２検証電圧Ｖｒｅｆで検証するステップ（Ｓ５５０）及び第２検証電圧Ｖｒｅｆを利用した検証に合格したか否かを判定するステップ（Ｓ５７０）からなりうる。第２プログラミングステップ（Ｓ５００）は、プログラム電圧Ｖｐｇｍを段階的に△Ｖｐｇｍずつ上昇させつつ、第２検証電圧Ｖｒｅｆを利用した検証に合格するまで反復される。前記第２プログラミングステップ（Ｓ５００）で、選択されたメモリセルが第２検証電圧Ｖｒｅｆを利用した検証に合格したと判定されれば、プログラムが終了する（Ｓ６００）。選択されたメモリセルのプログラム状態が第２検証電圧Ｖｒｅｆを利用した検証に合格できないと決定されれば、プログラム電圧Ｖｐｇｍは、１ステップ上昇し、Ｓ５１０に戻れる。
【００９３】
このとき、第２プログラミングステップ（Ｓ５００）でワードラインＷＬに最初に印加されるＩＳＰＰ Ｖｐｇｍは、第１プログラムステップ（Ｓ１００）で最後に印加されたＩＳＰＰ Ｖｐｇｍより△Ｖｐｇｍほど上昇した電圧となりうる。第２プログラミングステップ（Ｓ５００）でも、ワードラインＷＬにＩＳＰＰ Ｖｐｇｍ、回復電圧及び第２検証電圧Ｖｒｅｆが印加されるので、実質的に、プログラム電圧、回復電圧及び第２検証電圧Ｖｒｅｆは、選択されたメモリセルに制御ゲートを通じて印加される。
【００９４】
前記補充パルス印加ステップ（Ｓ２００）（Ｓ５３０）で、補充パルスは、プログラム電圧による電界と反対の電界を印加するものでありうる。例えば、前記補充パルスは、図７に示したように、プログラム電圧と反対極性を有するＤＣ補充パルスでありうる。もちろん、本発明では、ＤＣ補充パルスがバルクまたはチャンネルに印加されるので、このＤＣ補充パルスは、バルクまたはチャンネルに対しては、ポジティブ電圧として印加される。このとき、前記補充パルスの大きさは、プログラム電圧の大きさより小さいことが望ましい。
【００９５】
図８Ａは、プログラム電圧、回復電圧及び第１及び第２検証電圧Ｖｒｅｆ’, Ｖｒｅｆが選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加され、補充パルスがバルクを通じて印加される実施形態を示す。
【００９６】
前記補充パルスは、図８Ａのように、複数のメモリセルが形成された不揮発性メモリ素子のバルクを通じて印加される。
【００９７】
図８Ｂは、プログラム電圧、回復電圧及び第１及び第２検証電圧Ｖｒｅｆ’, Ｖｒｅｆが選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加され、補充パルスがチャンネルを通じて印加される実施形態を示す。
【００９８】
前記補充パルスは、図８Ｂのように、複数のメモリセルが形成された不揮発性メモリ素子のチャンネルを通じて印加される。図５Ａ及び図５Ｂの場合と同様に、図８Ａ及び図８Ｂの場合にも、チャンネルにパルス印加後の放電時間は、バルクにパルス印加後の放電時間より短いため、チャンネルにパルス印加後に印加される回復パルスＶｒ２は、バルクにパルス印加後に印加される回復パルスＶｒ１より小さい電圧値を有しうる。
【００９９】
図８Ａ及び図８Ｂでは、補充パルスがプログラム電圧に対して反対極性のＤＣパルスである例を示すが、これは、例示に過ぎず、補充パルス形態がこれに限定されるものではない。例えば、補充パルスは、ＡＣパルスでもある。
【０１００】
ＩＳＰＰ Ｖｐｇｍを印加するステップごとに補充パルスを印加させれば、プログラム時間は、補充パルス印加時間に印加回数を乗算しただけ延長される。本発明の他の実施形態によるプログラム方法では、このようなプログラム時間延長を最小化するために、メモリセルが前述した第１検証電圧Ｖｒｅｆ’を利用した検証に合格した場合にのみ補充パルス及び回復パルスを印加する方式を採択する。前記第１検証電圧Ｖｒｅｆ’は、検証時と安定化後とのしきい電圧差を考慮して設定される。
【０１０１】
本発明者が確認したところによれば、同一測定時間に対してメモリセルのしきい電圧分散は、ほぼ〜０.１Ｖ範囲であり、各メモリセルのしきい電圧値は、５μｓから３５０μｓまで経時的に０.５２８±０.０１Ｖほど変動された。検証時及び安定化後のメモリセルのしきい電圧値の変化量は、約０.５２８Ｖであり、メモリセルのしきい電圧値の変化量差は、０.０３Ｖ以内であるということが分かった。
【０１０２】
このように、検証時と安定化後とのしきい電圧値差は、０.０３Ｖ誤差範囲内で一定値、例えば、０.５２８Ｖほどとなるので、これを考慮して、第１検証電圧Ｖｒｅｆ’を定めうる。
【０１０３】
望ましくは、第１検証電圧Ｖｒｅｆ’は、第２検証電圧Ｖｒｅｆより検証時と安定化後とのしきい電圧差だけ小さい値と定めうる。
【０１０４】
すなわち、第１検証電圧Ｖｒｅｆ’は、Ｖｒｅｆ’＝Ｖｒｅｆ−ｘＶ（Ｖは、ｖｏｌｔを意味する）に定めうる。このとき、検証時と安定化後とのしきい電圧値差が１Ｖ以内であるので、ｘは、０＜ｘ＜１と決定される。ここで、ｘは、前記範囲内でプログラム電圧または記録ページによって変わりうる。プログラムがワードライン単位でなされるので、前記ページは、ワードラインに該当する。
【０１０５】
一方、本発明の実施形態によるプログラム方法が適用される不揮発性メモリ素子は、バルク上に形成された複数のメモリセルのＮＡＮＤ配列構造（図２参照）を有し、本発明の実施形態によるプログラム方法によってプログラムされる選択されたメモリセルは、ＮＡＮＤ配列構造に配置された複数のメモリセルのうちから選択されたものでありうる。
【０１０６】
このとき、前記バルクは、半導体基板に形成されたｐ−ウェルであり、前記複数のメモリセルは、前記ｐ−ウェルにソース／ドレインを共有するようにアレイで形成される。
【０１０７】
また、前記ＮＡＮＤ配列構造は、図２に示したように、複数のメモリセルアレイをそれぞれ含む複数のストリング、各ストリングの両側にある接地選択トランジスタ及びストリング選択トランジスタを備え、前記プログラム電圧、検証電圧及び回復電圧と反対極性の補充パルス印加は、選択されたメモリセルが位置するストリングに電気的に連結された共通ソース及び接地選択トランジスタには、０Ｖより大きい電圧を印加し、前記選択されたメモリセルには、接地電圧を印加するオペレーションを通じてなされる。
【０１０８】
図９Ａ及び図９Ｂ、図１０Ａ及び図１０Ｂ、図１０Ｃ及び図１０Ｄ、図１１Ａ及び図１１Ｂ、図１２Ａ及び図９Ｂないし図１２Ｂは、それぞれ本発明の実施形態によるプログラム方法が適用されるＮＡＮＤ型フラッシュ装置の一つのストリング及びそのストリングのビットライン方向への断面図を概略的に示す。図９Ａ及び図９Ｂは、選択されたワードラインにプログラムパルスが印加される動作状態を示し、図１０Ａ及び図１０Ｂは、チャンネルに補充パルスが印加される動作状態を示し、図１０Ｃ及び図１０Ｄは、バルク（ｐ−ウェル）に補充パルスが印加される動作状態を示し、図１１Ａ及び図１１Ｂは、選択されたワードラインに回復パルスが印加される動作状態を示し、図１２Ａ及び図１２Ｂは、選択されたワードラインに検証パルスが印加される動作状態を示す。図９Ｂないし図１２Ｂ及び図１０Ｄでは、便宜上一ストリングに５個のメモリセルのみが備えられた例を示す。図９Ｂないし図１２Ｂ及び図１０Ｄで、図１を参照して説明したフラッシュメモリセルと同一機能を行う要素は、同一参照符号で表記し、その反復的な説明を省略する。
【０１０９】
ＮＡＮＤ型フラッシュメモリ装置で、一ブロックは、図２のようなセルストリングを複数個備えるが、ブロック単位で消去動作を進むように形成された場合、ブロックは、図９Ｂないし図１２Ｂ及び図１０Ｄのようなｐ−ウェル３０を備えうる。図９Ｂないし図１２Ｂ及び図１０Ｄを参照すれば、例えば、半導体基板内に形成されたｐ−ウェル３０に複数のメモリセル１０アレイが形成され、一ストリング内の直列に配列された隣接セル間には、ソース／ドレイン領域１３,１５を共有する。このソース／ドレイン領域１３,１５は、ｐ−ウェル３０に形成される。ブロックをなす複数のメモリセルストリングがｐ−ウェル３０に形成される場合、図５Ａ及び図８Ａを参照して説明した本発明の実施形態によるプログラム方法を適用する時の補充パルスが印加されるバルクは、前記ｐ−ウェル３０に該当しうる。また、補充パルスが印加されるバルクは、フラッシュメモリ装置が形成される基板でもある。
【０１１０】
図９Ｂないし図１２Ｂ及び図１０Ｄで、ＳＧは、プログラム対象メモリセルＡが位置するストリングの接地選択トランジスタ（ＧＳＴ）とストリング選択トランジスタ（ＳＳＴ）との選択されたゲートを表す。また、図９Ｂないし図１２Ｂ及び図１０Ｄで、ＳＣＧ（Ｓｅｌｅｃｔｅｄ Ｃｏｎｔｒｏｌ Ｇａｔｅ）は、プログラム対象として選択されたメモリセルの選択された制御ゲートを表し、ＵＣＧ（Ｕｎ−ｓｅｌｅｃｔｅｄ Ｃｏｎｔｒｏｌ Ｇａｔｅ）プログラム対象として選択されないメモリセルの選択されない制御ゲートを表す。
【０１１１】
図９Ａ及び図９Ｂを参照すれば、選択されたワードラインにプログラムパルスを印加するためのＮＡＮＤ型フラッシュメモリ装置の一ストリングの動作状態は、次の通りである。
【０１１２】
選択されたワードライン、例えば、ワードラインＷＬ２９を通じて選択されたメモリセルＡの選択された制御ゲート２７（ＳＣＧ）には、プログラム電圧Ｖｐｇｍが提供される。
【０１１３】
ここで、選択されたメモリセルＡは、プログラムパルス印加の間にプログラム可能に０Ｖのビットライン電圧が印加されるストリング上にあり、選択ワードラインに連結されたメモリセルをいう。
【０１１４】
選択されないワードラインＷＬ３１,ＷＬ３０,ＷＬ２８-ＷＬ０を通じて、選択されないメモリセルの制御ゲート（ＵＣＧ）には、パス電圧Ｖｐａｓｓが提供され、接地選択ライン（ＧＳＬ）を通じて接地選択トランジスタ（ＧＳＴ）の選択されたゲート（ＳＧ）には、接地電圧０Ｖが提供され、ストリング選択ライン（ＳＳＬ）を通じてストリング選択トランジスタ（ＳＳＴ）の選択されたゲート（ＳＧ）には、電源電圧Ｖｃｃが提供される。プログラム対象メモリセルが位置するストリングに電気的に連結されるビットラインを通じて、ドレインには接地電圧０Ｖが提供される。共通ソースライン（ＣＳＬ）を通じて、共通ソース３７にはドレイン誘導漏れを防止するように電源電圧Ｖｃｃが提供される。前記電源電圧Ｖｃｃは、例えば、約２〜３Ｖとなりうる。
【０１１５】
プログラム電圧Ｖｐｇｍとして、例えば、基本電圧を１６Ｖとして、段階的に０.５Ｖずつ上昇する電圧を提供し、パス電圧Ｖｐａｓｓとして、例えば、８〜１０Ｖの電圧を提供しうる。
【０１１６】
図９Ａ及び図９Ｂのように、選択されたワードラインを通じてプログラム対象メモリセルＡにプログラムパルスを印加した後、チャンネルに補充パルスを印加するためのＮＡＮＤ型フラッシュメモリ状態の動作状態は、図１０Ａ及び図１０Ｂの通りでありうる。
【０１１７】
図１０Ａ及び図１０Ｂを参照すれば、チャンネル電圧を高めるために、共通ソースライン（ＣＳＬ）を通じて共通ソース３７に電源電圧Ｖｃｃを印加し、この共通ソース３７側選択ゲート（ＳＧ）、すなわち、接地選択ライン（ＧＳＬ）を通じて接地選択トランジスタ（ＧＳＴ）のゲートにも電源電圧Ｖｃｃを印加する。
【０１１８】
このように、共通ソース３７及びこの共通ソース３７側選択ゲートに電源電圧Ｖｃｃを印加した状態で、選択ワードラインに印加されるプログラム電圧をＶｐｇｍから０Ｖに下げる。すなわち、選択されたワードライン、例えば、ワードラインＷＬ２９に連結された選択されたメモリセルＡの選択された制御ゲート（ＳＣＧ）に接地電圧０Ｖを提供する。
【０１１９】
選択されないワードラインＷＬ３１,ＷＬ３０,ＷＬ２８-ＷＬ０を通じて選択されないメモリセルの選択されない制御ゲート（ＵＣＧ）には、パス電圧Ｖｐａｓｓが提供される。ストリング選択ライン（ＳＳＬ）を通じてストリング選択トランジスタ（ＳＳＴ）の選択ゲート（ＳＧ）には、接地電圧０Ｖが提供される。
【０１２０】
そして、プログラム対象メモリセルＡが位置するストリングに電気的に連結されるビットラインを通じて、ドレインには、電源電圧Ｖｃｃまたは接地電圧０Ｖが提供されうる。
【０１２１】
一方、図９Ａ及び図９Ｂのように、選択されたワードラインを通じてプログラム対象メモリセルＡにプログラムパルスを印加した後、バルク（ｐ−ウェル）に補充パルスを印加するためのＮＡＮＤ型フラッシュメモリ状態の動作状態は、図１０Ｃ及び図１０Ｄの通りでありうる。
【０１２２】
図１０Ｃ及び図１０Ｄを参照すれば、バルク（ｐ−ウェル）には、補充パルスを印加する。
【０１２３】
このとき、共通ソースライン（ＣＳＬ）を通じて、共通ソース３７には接地電圧０Ｖを印加し、この共通ソース３７側選択ゲート（ＳＧ）、すなわち、接地選択ライン（ＧＳＬ）を通じて接地選択トランジスタ（ＧＳＴ）のゲートには、接地電圧０Ｖが印加またはフローティングされる。そして、選択ワードラインに印加されるプログラム電圧をＶｐｇｍから０Ｖに下げうる。すなわち、選択されたワードライン、例えば、ワードラインＷＬ２９に連結された選択されたメモリセルＡの選択された制御ゲート（ＳＣＧ）に接地電圧０Ｖを提供しうる。選択されないワードラインＷＬ３１,ＷＬ３０,ＷＬ２８-ＷＬ０を通じて、選択されないメモリセルの選択されない制御ゲート（ＵＣＧ）にも接地電圧０Ｖが提供される。ストリング選択ライン（ＳＳＬ）を通じてストリング選択トランジスタ（ＳＳＴ）の選択ゲート（ＳＧ）には、接地電圧０Ｖが提供またはフローティングされる。そして、プログラム対象メモリセルＡが位置するストリングに電気的に連結されるビットラインを通じて、ドレインには、接地電圧０Ｖが提供またはフローティングされる。
【０１２４】
図１０Ａ及び図１０Ｂのように、チャンネルに補充パルスを印加するか、または図１０Ｃ及び図１０Ｄのように、バルク（ｐ−ウェル）に補充パルスを印加した後、選択されたワードラインに回復パルスを印加するためのＮＡＮＤ型フラッシュメモリ装置の動作状態は、図１１Ａ及び図１１Ｂの通りである。
【０１２５】
図１１Ａ及び図１１Ｂを参照すれば、選択されたワードライン、例えば、ワードラインＷＬ２９を通じて選択されたメモリセルＡの選択された制御ゲート（ＳＣＧ）には、回復パルス電圧Ｖｒｅｃが提供される。選択されないワードラインＷＬ３１,ＷＬ３０,ＷＬ２８-ＷＬ０を通じて、選択されないメモリセルの選択されない制御ゲート（ＵＣＧ）には、リード電圧Ｖｒｅａｄが提供される。
【０１２６】
接地選択ライン（ＧＳＬ）を通じて接地選択トランジスタ（ＧＳＴ）の選択ゲートには、リード電圧Ｖｒｅａｄが提供され、ストリング選択ライン（ＳＳＬ）を通じてストリング選択トランジスタ（ＳＳＴ）の選択ゲートにも、リード電圧Ｖｒｅａｄが提供される。
【０１２７】
プログラム対象メモリセルＡが位置するストリングに電気的に連結されるビットラインを通じて、ドレインには、接地電圧０Ｖが提供される。共通ソースライン（ＣＳＬ）を通じて、共通ソース３７には、接地電圧０Ｖが提供される。前記リード電圧Ｖｒｅａｄは、リード時のパス電圧であって、例えば、約５〜６Ｖとなりうる。
【０１２８】
図１１Ａ及び図１１Ｂのように、選択されたワードラインに回復パルスを印加した後、選択されたワードラインに検証パルスを印加するためのＮＡＮＤ型フラッシュメモリ装置の動作状態は、図１２Ａ及び図１２Ｂの通りである。
【０１２９】
図１２Ａ及び図１２Ｂを参照すれば、選択されたワードライン、例えば、ワードラインＷＬ２９を通じて選択されたメモリセルＡの選択された制御ゲート（ＳＣＧ）には、検証パルス電圧Ｖｖｅｒｉｆｙが提供される。選択されないワードラインＷＬ３１,ＷＬ３０,ＷＬ２８-ＷＬ０を通じて、選択されないメモリセルの選択されない制御ゲート（ＵＣＧ）には、リード電圧Ｖｒｅａｄが提供される。接地選択ライン（ＧＳＬ）を通じて接地選択トランジスタ（ＧＳＴ）の選択ゲート（ＳＧ）には、リード電圧Ｖｒｅａｄが提供され、ストリング選択ライン（ＳＳＬ）を通じてストリング選択トランジスタ（ＳＳＴ）の選択ゲート（ＳＧ）にも、リード電圧Ｖｒｅａｄが提供される。プログラム対象メモリセルＡが位置するストリングに電気的に連結されるビットラインを通じて、ドレインには、ビットライン電圧Ｖｂｌが提供される。共通ソースライン（ＣＳＬ）を通じて、共通ソース３７には、接地電圧０Ｖが提供される。前記リード電圧Ｖｒｅａｄは、例えば、約５〜６Ｖとなりうる。前記ビットライン電圧Ｖｂｌは、検証時のビットライン電圧であって、例えば、約１〜２Ｖとなりうる。以下では、本発明によるプログラム方法での補充パルス及び回復電圧印加によるしきい電圧分散の改善効果を一般的なＩＳＰＰ方式を適用した従来のプログラム方法及び補充パルスのみを制御ゲート及びバルク（例えば、ｐ−ウェルまたは基板）に印加した場合と比較して説明する。
【０１３０】
図１３は、一般的なＩＳＰＰ方式でプログラム時の選択されたワードラインに印加される電圧パルス波形図及びこのＩＳＰＰ電圧パルスで電荷トラップ型フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ：ＣＴＦ）メモリセルプログラム時のしきい電圧変化を示す。図１４Ａ及び図１４Ｂは、従来のプログラム方法適用時のプログラム図式及びメモリセルのしきい電圧分散を示す。
【０１３１】
図１３を参照すれば、一般的なＩＳＰＰ方式によれば、プログラム電圧をワードラインに印加して選択されたメモリセルをプログラムした後、検証電圧Ｖｖｅｒを印加して検証する。検証結果、選択されたメモリセルが所望するしきい電圧に到達できないと判定されれば、一定大きさほど上昇したプログラム電圧を再び印加してプログラムを進み、再び検証を進む。このように、一般的なＩＳＰＰ方式では、メモリセルが設定しきい電圧に到達するようにプログラムされるまで、プログラム電圧を段階的に上昇させつつ、１回のプログラム動作当たり１回の検証動作を進む。
【０１３２】
一般的なＩＳＰＰ方式でプログラムする時には、プログラム電圧を、例えば、１６Ｖから０.５Ｖずつ段階的に上昇させつつ、一回のプログラム電圧印加動作及び一回の検証動作を交代に反復する。
【０１３３】
このように、プログラム時、電荷トラップ型フラッシュメモリセルは、プログラムパルス印加後にしきい電圧Ｖｔｈが経時的に上昇する過渡しきい電圧特性を有する。したがって、例えば、１７Ｖのプログラムパルスでプログラムしたとき、しきい電圧が検証電圧Ｖｒｅｆより低いと判定されたとしても、経時的にしきい電圧が次第に上昇して、しきい電圧が検証電圧Ｖｒｅｆを超える場合が発生する。
【０１３４】
このような場合にも、図１４Ａから分かるように、検証動作では、プログラム失敗と判定され、再びプログラムパルスを付加して、結局は、メモリセルがオーバープログラムされる。したがって、図１４Ｂのように、経時的なしきい電圧変化がない場合に比べて、メモリセルのしきい電圧分散が大きい。
【０１３５】
このように、一般的なＩＳＰＰ方式でプログラムするとき、十分にプログラムされたメモリセルも、過渡しきい電圧特性によって、検証時にプログラム失敗と判定され、追加的にプログラムされる可能性があって、しきい電圧分散発生可能性が大きくなる。
【０１３６】
図１５は、補充パルス、すなわち、ＤＣ変調がないとき、プログラム電圧を印加した以後のメモリセルのしきい電圧が変化する様子を示すグラフである。図１５で、左側の縦軸は、しきい電圧変動量△Ｖｔｈを表す。
【０１３７】
図１５を参照すれば、１３Ｖのプログラムパルスを１００μｓ間に印加した後、メモリセルを４.５Ｖの読み取り電圧Ｖｒｅａｄで読む場合を考慮する。このとき、飽和されるまでのしきい電圧変動量は、プログラム電圧の印加後に４０μｓほど経過した時点からは、約０.１Ｖとなり、５００μｓほど経過した時点からは、約０.０１Ｖとなる。
【０１３８】
このように、プログラム電圧の印加後、メモリセルのしきい電圧が飽和されるまでは、長い時間が必要であるので、メモリセルがしきい電圧飽和状態への到達にかかる時間を短縮させる必要がある。
【０１３９】
本発明の実施形態によるプログラム方法では、バルクを通じて補充パルスを印加し、回復電圧を選択されたメモリセルに印加して、メモリセルのしきい電圧が飽和状態に達する時間を短縮させる。
【０１４０】
図１６は、プログラムパルスに続いて反対極性の補充パルス、すなわち、ＤＣ変調を、制御ゲートを通じてメモリセルに印加するゲートパルスモジュレーション時のＤＣ補充パルス印加時間によるメモリセルのしきい電圧が変化する様子を示すグラフである。図１６で、左側の縦軸は、しきい電圧変動量△Ｖｔｈを表し、横軸は、時間を表す。
【０１４１】
図１６を参照すれば、１３Ｖのプログラム電圧を１００μｓ間に印加した後、次いで、−２.９ＶのＤＣ補充パルスを印加した後、メモリセルを４.５Ｖの読み取り電圧Ｖｒｅａｄで読む場合を考慮する。
【０１４２】
図１５及び図１６を比較すれば、ＤＣ補充パルスを１０μｓ、３０μｓ、５０μｓ間に印加するとき、何れもしきい電圧変動量が大きく減少するということが分かる。例えば、−２.９ＶのＤＣ補充パルスを３０μｓ間印加したとき、プログラム電圧印加後４０μｓ経過した時点で、しきい電圧変動量△Ｖｔｈは、約１０ｍＶとなり、ＤＣ補充パルスを印加しない場合のしきい電圧変動量△Ｖｔｈは、約０.１Ｖに比べて大きく減少するということが分かる。
【０１４３】
図１５及び図１６の比較から分かるように、プログラム電圧と反対極性のＤＣ補充パルスを印加すれば、しきい電圧が安定化される時間を大きく短縮させうる。
【０１４４】
このように、ＤＣ補充パルスをワードライン（制御ゲート）を通じて選択されたメモリセルに印加する場合、しきい電圧が安定化される時間を大きく短縮させうる。しかしながら、ＤＣ補充パルスを選択されたワードライン（制御ゲート）を通じてネガティブパルスとして印加するためには、不揮発性メモリの回路内に、ネガティブ電圧を生成させうる電圧発生器をさらに備えることが要求される。
【０１４５】
したがって、プログラム電圧印加後、ＤＣ補充パルスを、バルクを通じてポジティブパルスとして印加する場合を考慮しうる。しかしながら、この場合、制御ゲートに補充パルス印加時よりしきい電圧の飽和時間が比較的長くなるという問題がある。もちろん、ＤＣ補充パルスをバルクを通じて印加する場合にも、補充パルスを全く印加しない従来のプログラム方法に比べて、しきい電圧飽和時間は大きく短縮されうる。
【０１４６】
図１７は、ポジティブパルスをバルクに加えない場合とポジティブパルスをバルクに加えた時との経時的なしきい電圧変化を比較する。図１７のポジティブパルス印加時のしきい電圧変化は、プログラム電圧１５Ｖを１００μｓ間印加した後、バルクにポジティブパルス９Ｖを５μｓ印加して得た結果である。
【０１４７】
図１７を参照すれば、バルクにポジティブパルスを印加した場合、その飽和時間が短縮されるが、それにも拘わらず、しきい電圧Ｖｔｈがポジティブパルス印加後に経時的に徐々に降下する現象が存在し、飽和時間が約５０〜１００μｓと比較的長い。これは、バルクにポジティブ電圧印加後に放電時間が必要であるためである。
【０１４８】
図１８は、本発明によるプログラム方法のように、バルクにポジティブパルスを加えた後に、回復電圧を印加した時の経時的なしきい電圧変化を図１７の結果と比較して示す。
【０１４９】
図１８で、飽和されたＶｔｈは、約１００ｍｓの遅延をおいた後に、飽和された状態で測定されたしきい電圧を表す。比較例に対するしきい電圧は、プログラム電圧を印加してから、バルクにＤＣ補充パルスを印加した後に、読み取り電圧を印加して測定されたものである。従来についてのしきい電圧は、バルクにＤＣ補充パルス印加なしにプログラム電圧を印加した後に、読み取り電圧を印加して測定されたものである。図１８での比較例及び従来に対するしきい電圧変化グラフは、図１７に示した通りである。
【０１５０】
本発明に対するしきい電圧は、プログラム電圧を印加してから、バルクにＤＣ補充パルスを印加し、回復電圧１２Ｖを１０μｓ間に印加した後、読み取り電圧を印加して測定されたものである。
【０１５１】
図１７及び図１８から分かるように、比較例では、しきい電圧が飽和されるまで約１００μｓの時間がかかる。一方、本発明のように、バルクを通じて印加されるＤＣ補充パルスに続いて、選択されたメモリセルに回復電圧を約５〜１０μｓ間に付加的に印加すれば、比較例の場合に比べて、しきい電圧が飽和される時間は大きく短縮させうる。
【０１５２】
本発明によるプログラム方法で、バルクを通じて印加される補充パルスは、例えば、約１０Ｖ以下のポジティブ電圧（バルクの観点で）でありうる。また、補充パルスに続いてワードラインを通じてメモリセルに印加される回復電圧は、パルス形態として、例えば、約３〜１０Ｖのポジティブ電圧（制御ゲートの観点で）でありうる。
【０１５３】
前述したように、本発明のプログラム方法によれば、バルクまたはチャンネルを通じて印加される補充パルスに続いて回復電圧を付加することによって、電荷の安定化を促進して早い時間内にしきい電圧が飽和状態に達させることによって、判定エラーに起因したオーバープログラムが防止されてしきい電圧分散を改善しうる。
【０１５４】
また、各ＩＳＰＰごとに補充パルス印加時には、補充パルス印加時間×印加回数（ｔ補充パルス×ｍ）だけプログラム時間の延長が必要であるが、本発明の他の実施形態では、検証電圧を二つのステップに分けて第１検証電圧Ｖｒｅｆ’を利用した検証に合格した以後にのみ補充パルスを印加するので、しきい電圧分散を減らす効果があり、かつ補充パルスをＩＳＰＰ時に毎回印加することによって、プログラム時間が短縮されて効率的である。
【０１５５】
また、前記のような本発明によるプログラム方法を適用すれば、各記録状態に該当するメモリセルのしきい電圧値分散が少ないので、ＭＬＣ動作でそれぞれの記録状態を分離認識することが可能になる。
【０１５６】
以上では、本発明によるプログラム方法が電荷トラップ型フラッシュメモリセルまたはフローティングゲート型フラッシュメモリセルを備えるフラッシュメモリ素子に適用される場合を説明したが、これは、例示的なものであって、本発明がこれに限定されるものではない。本発明によるプログラム方法は、電荷の安定化問題のある全ての不揮発性メモリ素子に適用可能である。
【産業上の利用可能性】
【０１５７】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【０１５８】
【図１】本発明の実施形態によるプログラム方法が適用されてプログラム動作がなされるフラッシュメモリセルの一例を概略的に示す。
【図２】本発明の実施形態によるプログラム方法が適用される不揮発性メモリ素子の一例としてＮＡＮＤ型フラッシュメモリ素子の回路図を概略的に示す。
【図３】本発明の一実施形態による不揮発性メモリ素子のプログラム方法を示すフローチャートである。
【図４】図３のプログラム方法による改善された増加型ステップパルスプログラム（ＩＳＰＰ）技法を示す図面である。
【図５Ａ】プログラム電圧、回復電圧及び検証電圧が選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加されるとき、補充パルスがバルクを通じて印加される実施形態を示す図面である。
【図５Ｂ】プログラム電圧、回復電圧及び検証電圧が選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加されるとき、補充パルスがチャンネルを通じて印加される実施形態を示す図面である。
【図６】本発明の他の実施形態による不揮発性メモリ素子のプログラム方法を示すフローチャートである。
【図７】図６のプログラム方法による改善された増加型ステップパルスプログラム（ＩＳＰＰ）技法を示す図面である。
【図８Ａ】プログラム電圧、回復電圧及び第１及び第２検証電圧Ｖｒｅｆ’, Ｖｒｅｆが選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加され、補充パルスがバルクを通じて印加される実施形態を示す図面である。
【図８Ｂ】プログラム電圧、回復電圧及び第１及び第２検証電圧Ｖｒｅｆ’, Ｖｒｅｆが選択されたワードラインＷＬ、すなわち、選択されたメモリセルの制御ゲートを通じて印加され、補充パルスがチャンネルを通じて印加される実施形態を示す図面である。
【図９Ａ】選択されたワードラインにプログラムパルスが印加される動作状態を示す図面である。
【図９Ｂ】選択されたワードラインにプログラムパルスが印加される動作状態を示す図面である。
【図１０Ａ】チャンネルに補充パルスが印加される動作状態を示す図面である。
【図１０Ｂ】チャンネルに補充パルスが印加される動作状態を示す図面である。
【図１０Ｃ】バルク（ｐ−ウェル）に補充パルスが印加される動作状態を示す図面である。
【図１０Ｄ】バルク（ｐ−ウェル）に補充パルスが印加される動作状態を示す図面である。
【図１１Ａ】選択されたワードラインに回復パルスが印加される動作状態を示す図面である。
【図１１Ｂ】選択されたワードラインに回復パルスが印加される動作状態を示す図面である。
【図１２Ａ】選択されたワードラインに検証パルスが印加される動作状態を示す図面である。
【図１２Ｂ】選択されたワードラインに検証パルスが印加される動作状態を示す図面である。
【図１３】一般的なＩＳＰＰ方式でプログラム時の選択されたワードラインに印加される電圧パルス波形図及びこのＩＳＰＰ電圧パルスで電荷トラップ型フラッシュ（ＣＴＦ）メモリセルプログラム時のしきい電圧変化を示す図面である。
【図１４Ａ】従来のプログラム方法の適用時のプログラム図式である。
【図１４Ｂ】メモリセルのしきい電圧分散を示す図面である。
【図１５】補充パルス、すなわち、ＤＣ変調がない時、プログラム電圧を印加した以後のメモリセルのしきい電圧が変化する様子を示すグラフである。
【図１６】プログラムパルスに続いて反対極性の補充パルス、すなわち、ＤＣ変調を制御ゲートを通じてメモリセルに印加するゲートパルスモジュレーション時のＤＣ補充パルス印加時間によるメモリセルのしきい電圧が変化する様子を示すグラフである。
【図１７】ポジティブパルスをバルクに加えない場合とポジティブパルスをバルクに加えた時との経時的なしきい電圧変化を比較して示す図面である。
【図１８】本発明の実施形態によるプログラム方法のように、バルクにポジティブパルスを加えた後に回復電圧を印加した時の経時的なしきい電圧の変化を図１７の結果と比較して示す図面である。
【符号の説明】
【０１５９】
Ｓ１０  ＷＬに第ｎのＩＳＰＰ  Ｖｐｇｍ印加
Ｓ３０  バルクまたはチャンネルに補充パルス印加
Ｓ４０  回復電圧印加
Ｓ５０  検証電圧Ｖｒｅｆで検証
Ｓ７０  プログラム判定
Ｓ８０  プログラム終了
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
2009070549.tif 000017
【図１０Ｄ】
2009070549.tif 000018
【図１１Ａ】
2009070549.tif 000019
【図１１Ｂ】
2009070549.tif 000020
【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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