(57)【要約】      （修正有）【課題】選択ラインに隣接したワードラインを共有する非選択セルへの誤書き込みを防止することができる不揮発性メモリの製造方法。【解決手段】選択ラインと隣接したワードライン間の半導体基板にトレンチ１０２ａを形成して選択ラインとワードライン間の距離を増加させることにより、選択ライン及び選択ラインと隣接したワードライン間の電子移動経路を増加させて選択ラインと隣接したワードラインが所望しないプログラム動作時に発生するディスターバンスの問題を解決することができる。【選択図】図１ｌ
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【特許請求の範囲】
【請求項１】
アクティブ領域上にトンネル絶縁膜、第１の導電膜及び誘電体膜が形成された半導体基板が提供される段階;
選択ラインが形成される領域の上記誘電体膜の一部を除去して第１のコンタクトホールを形成し、上記選択ライン及び上記選択ラインと隣接したワードラインが形成される領域間の上記誘電体膜の一部を除去して第２のコンタクトホールを形成する段階;
上記第１のコンタクトホール及び上記第２のコンタクトホールを含む上記誘電体膜上に第２の導電膜を形成する段階;
上記第２の導電膜に対して第１のエッチング工程を行ってパターニングする段階;
上記誘電体膜の露出された部分を第２のエッチング工程で除去する段階;及び
上記第１の導電膜の露出された部分を第３のエッチング工程で除去しながら上記第２のコンタクトホールに対応する領域の上記半導体基板にトレンチを形成する段階を含む非揮発性メモリ素子の製造方法。
【請求項２】
上記第１のエッチング工程は、上記第２の導電膜に比べて上記誘電体膜が少なくエッチングされるように行う請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項３】
上記第１のエッチング工程は、上記第２の導電膜に対する上記誘電体膜のエッチング選択比が5:1〜20:1になるように行う請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項４】
上記第１のエッチング工程中に上記第２のコンタクトホールの下部に露出される上記第１の導電膜が共に除去される請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項５】
上記第１のエッチング工程後に上記第２のコンタクトホールの下部の上記第１の導電膜の残留厚さは、上記第１の導電膜の全体厚さの0〜70％である請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項６】
上記第１のエッチング工程で除去された第１の導電膜の下部に形成された上記トンネル絶縁膜は、上記第２のエッチング工程で露出される請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項７】
上記第２のエッチング工程は、上記第１の導電膜に対する上記誘電体膜のエッチング選択比が1:1〜1.5:1になるように行う請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項８】
上記トレンチの深さは、100〜300Åで形成される請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項９】
上記第３のエッチング工程後に形成される選択ライン及びワードライン間の上記半導体基板にイオン注入工程を行う段階をさらに含む請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項１０】
上記第３のエッチング工程後に形成される選択ライン及びワードライン間の上にスペーサ物質層を形成する段階;及び
上記スペーサ物質層をエッチングして上記選択ライン側壁にスペーサを形成する段階をさらに含む請求項１に記載の非揮発性メモリ素子の製造方法。
【請求項１１】
上記スペーサ物質層をエッチングする工程で上記トレンチの深さが50〜200Åより深くなる請求項１０に記載の非揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ素子の製造方法に関するものであり、特に、ナンドフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、揮発性メモリ素子と非揮発性メモリ素子に区別することができる。揮発性メモリ素子は、DRAM(DRAM: Dynamic Random Access Memory)及びSRAM(SRAM: Static Random Access Memory)のようにデータの入出力は速いが、電源が切れれば、格納されたデータをなくすメモリ素子である。これに反し、非揮発性メモリ素子は、電源が切れても格納されたデータを継続して維持するメモリ素子である。
【０００３】
フラッシュメモリ素子は、非揮発性メモリ素子の一種であり、プログラム(program)及び消去(erase)が可能なイーピーロム(EPROM: Erasable Programmable Read Only Memory)と、プログラム及び消去が電気的に可能なイーイーピーロム(EEPROM: Electrically Erasable Programmable Read Only Memory)の長所を組み合わせて開発された高集積メモリ素子である。ここで、プログラムとは、データをメモリセルに記録(write)する動作を意味し、消去とは、メモリセルに記録されたデータを削除(erase)する動作を意味する。
【０００４】
このようなフラッシュメモリ素子は、セルの構造及び動作条件に応じてノア(NOR)型フラッシュメモリとナンド(NAND)型フラッシュメモリ素子に区別することができる。ノア型フラッシュメモリ素子は、それぞれのメモリセルトランジスタのドレインがビットラインに連結される。従って、任意の住所に対するプログラム及び消去が可能で動作速度が速いため、高速動作を要求する応用分野に主に用いられている。反面、ナンド型フラッシュメモリ素子は、複数のメモリセルトランジスタが直列に連結されて一個のストリング(string)を構成し、一個のストリングがビットラインと共通ソースライン間に連結される。従って、ドレインコンタクトプラグの数が相対的に少なく集積度を高めるのが容易であるため、高容量データの保管を要求する応用分野で主に用いられる。
【０００５】
ナンド型フラッシュメモリ素子は、ソース選択ラインとドレイン選択ライン間に多数のワードラインが形成される。ソース選択ラインまたはドレイン選択ラインは、多数のストリングにそれぞれ含まれた選択トランジスタのゲートが互いに連結されて形成され、ワードラインは、メモリセルトランジスタのゲートが互いに連結されて形成される。選択ラインとワードラインには、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが含まれ、選択ラインにはフローティングゲートとコントロールゲートが電気的に連結される。
【０００６】
このようなNANDフラッシュメモリをプログラムさせるためには、F-Nトンネリング(tunneling)効果を用いてトンネル絶縁膜を介して電子が通過することにより、半導体基板でフローティングゲートに電子が格納されたりフローティングゲートに格納された電子が半導体基板に抜け出たりする。このために、プログラムしようとするメモリセルには高電圧を印加し、半導体基板は接地させてバイアス(bias)差を作る。それにより、半導体基板のチャネル(channel)領域の電子がトンネル絶縁膜を通過して該当メモリセルのフローティングゲートにトンネリングされ、該当メモリセルのフローティングゲートには電子がトラップ(trap)されてプログラムされる。
【０００７】
ところが、プログラムされるメモリセルとワードラインを共有する他のメモリセルにも同一に高電圧が印加されるため、ワードラインを共有する他のメモリセルが所望しないようにプログラムが実施されることがある。このような問題を解決するために、ワードラインを共有する他のメモリセルのチャネル領域をブースティング(boosting)させて一定の電圧以上に維持させる。これにより、ワードラインを共有する他のメモリセルとチャネル領域間の電圧差を減少させてプログラム動作を防止することができる。
【０００８】
しかし、選択ラインと隣接したワードラインのチャネル領域をブースティングすれば、選択ラインに0Vを印加される場合、選択ラインとジャンクション(junction)が重畳した区間でGIDL (Gate Induced Drain Leakage)電流が発生して電子が生成される。この時、生成された電子がチャネル領域に速やかに移動し、選択ラインと隣接したワードラインに印加されたプログラム電圧によりホットキャリア(hot carrier)として作用してフローティングゲートに移動することができる。このため、選択ラインと隣接したワードラインでは所望しないようにプログラムされる現象が依然として発生することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は選択ラインと選択ラインに隣接したワードライン間の半導体基板にトレンチを形成して選択ラインとワードライン間の距離を増加させることにより、選択ライン周辺の半導体基板で生成されたホットキャリアが隣接したワードラインを共有するプログラム禁止セルのフローティングゲートに注入されるのを妨害し、プログラム禁止セルのしきい値電圧が上昇するのを防止することができる。
【課題を解決するための手段】
【００１０】
本発明による非揮発性メモリ素子の製造方法は、アクティブ領域上にトンネル絶縁膜、第１の導電膜及び誘電体膜が形成された半導体基板が提供される段階と、選択ラインが形成される領域の上記誘電体膜の一部を除去して第１のコンタクトホールを形成し、上記選択ライン及び上記選択ラインと隣接したワードラインが形成される領域間の上記誘電体膜の一部を除去して第２のコンタクトホールを形成する段階と、上記第１のコンタクトホール及び上記第２のコンタクトホールを含む上記誘電体膜上に第２の導電膜を形成する段階と、上記第２の導電膜に対して第１のエッチング工程を行ってパターニングする段階と、上記誘電体膜の露出された部分を第２のエッチング工程で除去する段階及び上記第１の導電膜の露出された部分を第３のエッチング工程で除去しながら上記第２のコンタクトホールに対応する領域の上記半導体基板にトレンチを形成する段階を含むことを特徴とする。
【００１１】
上記第１のエッチング工程は、上記第２の導電膜に比べて上記誘電体膜が少なくエッチングされるように行うことができる。上記第１のエッチング工程は、上記第２の導電膜に対する上記誘電体膜のエッチング選択比が5:1〜20:1になるように行うことができる。上記第１のエッチング工程中に上記第２のコンタクトホールの下部に露出される上記第１の導電膜が共に除去できる。上記第１のエッチング工程後に上記第２のコンタクトホールの下部の上記第１の導電膜の残留厚さは、上記第１の導電膜全体厚さの0〜70％であり得る。上記第１のエッチング工程で除去された第１の導電膜の下部に形成された上記トンネル絶縁膜は、上記第２のエッチング工程で露出されることができる。上記第２のエッチング工程は、上記第１の導電膜に対する上記誘電体膜のエッチング選択比が1:1〜1.5:1になるように行うことができる。上記トレンチの深さは100〜300Åで形成されることができる。上記第３のエッチング工程後に形成される選択ライン及びワードライン間の上記半導体基板にイオン注入工程を行う段階をさらに含むことができる。上記第３のエッチング工程後に形成される選択ライン及びワードライン間の上にスペーサ物質層を形成する段階及び上記スペーサ物質層をエッチングして上記選択ライン側壁にスペーサを形成する段階をさらに含むことができる。上記スペーサ物質層をエッチングする工程で上記トレンチの深さが50〜200Åより深くなることができる。
【発明の効果】
【００１２】
本発明の非揮発性メモリ素子の製造方法によれば、選択ライン及び選択ラインと隣接したワードライン間の半導体基板にトレンチを容易に形成することができる。従って、選択ライン及び選択ラインと隣接したワードライン間の電子移動経路を増加させて選択ラインと隣接したワードラインが所望しないプログラム動作時に発生するディスターバンスの問題を解決することができる。これにより、さらに信頼性のある高性能の非揮発性メモリ素子の製造が可能である。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。
【００１４】
しかし、本発明は、以下に説明する実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。また、本発明の技術分野の通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は本願の特許請求の範囲により理解されなければならない。また、任意の膜が他の膜または半導体基板'上'に形成されると記載された場合、上記任意の膜は、上記他の膜または上記半導体基板に直接接して形成されることもでき、その間に第3の膜が介在して形成されることができる。また、図面に示された各層の厚さやサイズは、説明の便宜及び明確性のために誇張されることができる。
【００１５】
図１Ａ〜図１ｌは、本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【００１６】
図１Ａを参照すれば、半導体基板(102)上にスクリーン酸化膜(screen oxide;図示せず)を形成し、半導体基板(102)に対しウェル(well)イオン注入工程またはしきい値電圧イオン注入工程を行う。ここで、ウェルイオン注入工程は、半導体基板(102)にウェル領域を形成するために行われ、しきい値電圧イオン注入工程は、トランジスタのような半導体素子のしきい値電圧を調節するために行われる。この時、スクリーン酸化膜(図示せず)は、ウェルイオン注入工程またはしきい値電圧イオン注入工程時に半導体基板(102)の界面が損傷するのを防止する。これにより、半導体基板(102)にはウェル領域(図示せず)が形成され、ウェル領域はトリプル(triple)構造で形成されることができる。
【００１７】
そして、スクリーン酸化膜(図示せず)を除去した後、非揮発性メモリ素子のうち、ナンドフラッシュ素子を製造するために、半導体基板(102)上にトンネル絶縁膜(104)を形成する。トンネル絶縁膜(104)は、F/Nトンネリング(Fowler/Nordheim tunneling)現象を通じて電子が通過することができる。これにより、トンネル絶縁膜(104)の下段に形成されたチャネル領域からトンネル絶縁膜(104)上部に形成されるフローティングゲートに電子が通過することができる。トンネル絶縁膜(104)は酸化膜で形成することができる。
【００１８】
トンネル絶縁膜(104)上にフローティングゲート用第１の導電膜(106)を形成する。第１の導電膜(106)は、プログラム動作時に半導体基板(102)からトンネル絶縁膜(104)を通じて電子が蓄積されてプログラムされるか、または消去動作時に第1の導電膜(106)に格納された電荷がトンネル絶縁膜(104)を通じて半導体基板(102)に放出されることができる。第１の導電膜(106)は、ポリシリコンで形成することが望ましい。
【００１９】
次いで、図面には示されていないが、半導体基板(102)の素子分離領域上に形成された第１の導電膜(106)、トンネル絶縁膜(104)を除去し、半導体基板(102)の一部を除去してトレンチを形成する。そして、トレンチに絶縁物質、例えば、酸化膜を形成して素子分離膜(図示せず)を形成する。
【００２０】
その後、第１の導電膜(106)上に誘電体膜(108)を形成する。誘電体膜(108)は、酸化膜/窒化膜/酸化膜の積層構造で形成されたONO(Oxide/Nitride/Oxide)膜で形成することができる。誘電体膜(108)上には第２の導電膜(110a)を形成する。第２の導電膜(110a)は、誘電体膜(108)をエッチングする時に誘電体膜(108)を保護することができ、後続の工程で誘電体膜(108)上に形成されるコントロールゲートの一部としても用いられる。第２の導電膜(110a)は、ポリシリコンで形成することが望ましい。
【００２１】
図１Ｂを参照すれば、第２の導電膜(110a)上にマスクパターン(112)を形成する。マスクパターン(112)は、ドレイン選択ラインまたはソース選択ラインのような選択ラインに形成される選択トランジスタの誘電体膜(108)に第１のコンタクトホール(A)を形成し、後続の工程で形成される選択ライン及び選択ラインと隣接したワードライン間の誘電体膜(108)に第２のコンタクトホール(B)を形成するためのパターンを有する。このうち、第２のコンタクトホール(B)の幅は選択ラインとワードライン間の間隔と同一、または間隔より狭く形成することができる。そして、マスクパターン(112)を用いたエッチング工程を行って第２の導電膜(110a)及び誘電体膜(108)をエッチングして第１のコンタクトホール(A)と第２のコンタクトホール(B)を形成する。上記エッチング工程は、異方性エッチングが可能な乾式エッチングで行うことが望ましく、上記エッチング工程中に第１の導電膜(106)の一部も共にエッチングされることができる。
【００２２】
図１Ｃを参照すれば、マスクパターン(112;図１Ｂ)を除去する。
【００２３】
図１Ｄを参照すれば、第２の導電膜(110a)上にコントロールゲート用第３の導電膜(110b)を形成する。この時、選択ラインが形成される領域と選択ライン及びワードラインが形成される領域間において第3の導電膜(110b)は、第１のコンタクトホール(A)と第２のコンタクトホール(B)を通じて第１の導電膜(106)と接して形成される。第３の導電膜(110b)は、第２の導電膜(110a)と合体してコントロールゲート用導電膜(110)を形成することができる。第３の導電膜(110b)は、ポリシリコンで形成することが望ましい。
【００２４】
コントロールゲート用導電膜(110)上にはゲート電極膜(114)が形成される。ゲート電極膜(114)は、ゲートの電気抵抗を減らすために、抵抗が低い金属物質、例えば、タングステンシリサイドで形成することができる。ゲート電極膜(114)上にはハードマスク(116)が形成される。ハードマスク(116)は、絶縁膜、例えば、窒化膜を形成することができる。ハードマスク(116)上には選択ライン及びワードラインをパターニングするゲートエッチング工程で用いるためのゲートマスクパターン(118)が形成される。
【００２５】
図１Ｅを参照すれば、ゲートマストパターン(118)を用いた第１のエッチング工程を行ってハードマスク(116)、ゲート電極膜(114)及びコントロールゲート用導電膜(110)をパターニングする。第１のエッチング工程は、異方性エッチングである乾式エッチングで行うことが望ましい。また、第１のエッチング工程は、パターニングされる膜に比べて誘電体膜(108)が少なくエッチングされる条件、例えば、コントロールゲート用導電膜(110)に対する誘電体膜(108)のエッチング選択比が5:1〜20:1になるように行うことが望ましい。これにより、第１のエッチング工程中に誘電体膜(108)が露出される部分は、下部にこれ以上エッチング工程が進められない。しかし、前述した工程で誘電体膜(108)に第２のコンタクトホール(B)が形成されて誘電体膜(108)が存在しない部分は、第１のエッチング工程中に露出された第１の導電膜(106)の全部または一部がエッチングされることができる。第１のエッチング工程後に第２のコンタクトホール(B)の下部に残留する第１の導電膜(106)の厚さは全体第１の導電膜(106)厚さの0〜70％になり得る。
【００２６】
図１Ｆを参照すれば、第１のエッチング工程でコントロールゲート用導電膜(110)までパターニングした後、コントロールゲート用導電膜(110)間に露出された誘電体膜(108)を第２のエッチング工程で除去してパターニングする。第２のエッチング工程は、異方性エッチングである乾式エッチングで行うことが望ましい。また、第２のエッチング工程は、誘電体膜(108)と第１の導電膜(106)が類似した程度に除去される条件、例えば、第１の導電膜(106)に対する誘電体膜(108)のエッチング選択比が1:1〜1.5:1になるように行うことが望ましい。これにより、第２のエッチング工程で誘電体膜(108)を除去しながら露出される第１の導電膜(106)の一部が共に除去されることができる。特に、前述した工程で誘電体膜(108)に形成された第２のコンタクトホール(B;図１Ｅを参照)が形成された領域の第１の導電膜(106)は、第２のエッチング工程で全て除去され、トンネル絶縁膜(104)が露出されることができる。
【００２７】
図１Ｇを参照すれば、第２のエッチング工程で誘電体膜(108)をパターニングした後、誘電体膜(108)の間に露出された第１の導電膜(106)を第３のエッチング工程で除去する。第３のエッチング工程は、異方性エッチングである乾式エッチングで行うことが望ましい。この時、選択ラインとワードライン間の領域中、第２のコンタクトホール(B;図１Ｅを参照)が形成された領域とそれ以外の領域で第１の導電膜(106)の厚さ差が発生するため、第１の導電膜(106)をエッチングする過程で第２のコンタクトホール(B;図１Ｅを参照)が形成された領域でトンネル酸化膜(104)がまず露出される。従って、まず露出されたトンネル酸化膜(104)が共に除去されることができ、トンネル酸化膜(104)は、一部が残留するか、または図１Ｇのように除去されてトレンチ(102a)が形成されることができる。
【００２８】
一方、トレンチ(102a)の深さを深く形成させるために、第１の導電膜(106)に対するエッチング工程を過度に進行すれば、周辺回路領域の低電圧ゲート(図示せず)のアクティブ領域が損傷することがある。従って、周辺回路領域の低電圧ゲート(図示せず)周辺のトンネル酸化膜が除去されないように第１の導電膜(106)に対するエッチング工程を行うことが望ましい。
【００２９】
これにより、半導体基板(102)上にはドレイン選択ライン(DSL)またはソース選択ライン(SSL)を含む選択ライン(DSL or SSL)と、選択ライン間に形成される多数のワードライン(WL0、WL1,・・・)が形成される。多数のワードライン(WL0、WL1,・・・)は、通常、16個または32個などで形成されるが、図面には便宜上、5個だけ示した。一方、選択ライン(DSL or SSL)及び選択ライン(DSL or SSL)と隣接したワードライン(WL0)間の半導体基板(102)上にはトレンチ(102a)が形成される。
【００３０】
その後、半導体基板(102)に対してイオン注入工程を行って選択ライン(DSL or SSL)及び多数のワードライン(WL0、WL1,・・・)間に多数の接合領域(119)を形成する。
【００３１】
図１Ｈを参照すれば、選択ライン(DSL or SSL)及び多数のワードライン(WL0、WL1,・・・)を含む半導体基板(102)上にスペーサ用物質層(120)を形成する。望ましくは、スペーサ用物質層(120)は、選択ライン(DSL or SSL)の側壁に沿って形成され、多数のワードライン(WL0、WL1,・・・)間は幅が狭いため、スペーサ用物質層(120)によりギャップフィル(gap fill)される。
【００３２】
図１ｌを参照すれば、スペーサ用物質層(120)に対して異方性エッチング工程を行って選択ライン(DSL or SSL)の側壁にスペーサ(120a)を形成する。一方、スペーサ用物質層(120)が除去されながら半導体基板(102)上に形成されたトレンチ(102a)は露出される。この時、スペーサ用物質層(120)に対するエッチング工程は、半導体基板(102)も共にエッチングされ得る条件で行うことにより、露出されたトレンチ(102a)は50〜200Å程度さらに深く形成されることができる。これにより、最終的に形成されるトレンチ(102a)の深さは、100〜300Åであることが望ましい。
【００３３】
一方、スペーサ(120a)を形成するエッチング工程で周辺回路領域の高電圧ゲート(図示せず)周辺のトンネル絶縁膜(104)は残留し、低電圧ゲート(図示せず)周辺のトンネル絶縁膜は除去されるように行うことが望ましい。
【００３４】
これにより、選択ライン(DSL or SSL)及びそれと隣接したワードライン(WL0)間の半導体基板(102)にトレンチ(102a)を形成することにより、GIDL(Gate Induced Drain Leakage)により生成された電子が隣接ワードラインまで移動する距離を増加させ、チャネルブースティング電圧による電場を緩和させることができる。従って、GIDLにより生成された電子が隣接ワードラインにホットキャリアとして作用する確率が大きく減少し、プログラムディスターバンス現象を遮断することができる。
【００３５】
一方、このようなプログラムディスターバンス現象を減少させるための方法として選択ライン(DSL or SSL)と隣接したワードライン間の空間を物理的に増加させたり、選択ライン(DSL or SSL)と隣接したワードライン間の空間にメモリセルとしては用いられないが、プログラム動作時に発生するプログラムディスターバンスの代わりに発生するダミー(dummy)ワードラインを形成することもできる。しかし、このような方法は、ストリングのサイズが増加し、メモリ素子のサイズが不要に大きくなることがある。
【００３６】
また、ゲートパターニング工程の完了後にスペーサを形成する時、選択ライン(DSL or SSL)及び選択ライン(DSL or SSL)と隣接したワードライン(WL0)間に二重スペーサを形成してパターニングすることにより、選択ライン(DSL or SSL)及び選択ライン(DSL or SSL)と隣接したワードライン(WL0)間の半導体基板(102)にトレンチを形成することもできる。しかし、この場合、選択ライン(DSL or SSL)及び選択ライン(DSL or SSL)と隣接したワードライン(WL0)間の幅が狭いため、エッチングし難い問題がある。
【００３７】
しかし、本発明のように誘電体膜(108)エッチング工程時に選択ライン(DSL or SSL)及び選択ライン(DSL or SSL)と隣接したワードライン(WL0)間の誘電体膜(108)に追加でコンタクトホールを形成した後、通常のゲートラインエッチング工程及びスペーサ形成工程を行えば、選択ライン(DSL or SSL)及び選択ライン(DSL or SSL)と隣接したワードライン(WL0)間の半導体基板(102)にトレンチ(102a)が簡単に形成されることができる。
【図面の簡単な説明】
【００３８】
【図１Ａ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１Ｂ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１Ｃ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１Ｄ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１Ｅ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１Ｆ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１Ｇ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１Ｈ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【図１ｌ】本発明による非揮発性メモリ素子の製造方法を説明するために順に示した素子の断面図である。
【符号の説明】
【００３９】
102 :半導体基板
102a :トレンチ
104 :トンネル絶縁膜
106 :第１の導電膜
108 :誘電体膜
110a :第２の導電膜
110b :第３の導電膜
110 :コントロールゲート用導電膜
112 :マスクパターン
114 :ゲート電極膜
116 :ハードマスク
118 :ゲートマスクパターン
119 :接合領域    
120 :スペーサ物質層
120a :スペーサ
【図１Ａ】
2009094468.tif 000003
【図１Ｂ】
2009094468.tif 000004
【図１Ｃ】
2009094468.tif 000005
【図１Ｄ】
2009094468.tif 000006
【図１Ｅ】
2009094468.tif 000007
【図１Ｆ】
2009094468.tif 000008
【図１Ｇ】
2009094468.tif 000009
【図１Ｈ】
2009094468.tif 000010
【図１ｌ】
2009094468.tif 000011