(57)【要約】【課題】静電放電等の電気的過渡現象に対する耐性に優れた半導体装置を提供する。【解決手段】第１導電型の第１の活性層と、第２導電型の第２の活性層と、第１の活性層の上に設けられ第２の活性層に接する第２導電型のベース層と、ベース層の表層部に設けられた第２導電型のベースコンタクト領域と、ベース層の表層部に設けられた第１導電型のソース領域と、ソース領域に対して離間して第２の活性層の表層部に設けられた第１導電型のドレイン領域と、ドレイン領域に接して第２の活性層の表層部に設けられた第１導電型のドリフト領域と、第２の活性層におけるソース領域とドリフト領域との間の表面に対向して設けられたゲート電極と、ソース領域とドリフト領域との間に設けられ電子の移動に対して障壁となる障壁層と、ドレイン領域に接続されたドレイン電極と、ソース領域及びベースコンタクト領域と接続されたソース電極とを備えている。【選択図】図１
2009170579.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の上に選択的に設けられ、前記半導体層よりも不純物濃度が低い第１導電型の第１の活性層と、
前記半導体層の上に選択的に設けられた第２導電型の第２の活性層と、
前記第１の活性層の上に設けられ、前記第２の活性層に接する第２導電型のベース層と、
前記ベース層の表層部に選択的に設けられ、前記ベース層よりも不純物濃度が高い第２導電型のベースコンタクト領域と、
前記ベース層の表層部における前記ベースコンタクト領域と前記第２の活性層との間に選択的に設けられた第１導電型のソース領域と、
前記ソース領域に対して離間して、前記第２の活性層の表層部に選択的に設けられた第１導電型のドレイン領域と、
前記ドレイン領域に接して前記第２の活性層の表層部に選択的に設けられ、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、
前記第２の活性層における前記ソース領域と前記ドリフト領域との間の表面に対向して設けられたゲート電極と、
前記ソース領域と前記ドリフト領域との間に設けられ、電子の移動に対して障壁となる障壁層と、
前記ドレイン領域に接続されたドレイン電極と、
前記ドレイン電極と前記半導体層とを接続するコンタクト層と、
前記ソース領域及び前記ベースコンタクト領域と接続されたソース電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記障壁層は、前記ベース層よりも不純物濃度が高い第２導電型の低抵抗層であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記障壁層は、絶縁層であることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型の半導体層と、
前記半導体層の上に選択的に設けられ、前記半導体層よりも不純物濃度が低い第１導電型の第１の活性層と、
前記半導体層の上に選択的に設けられた第２導電型の第２の活性層と、
前記第１の活性層の上に設けられた第２導電型のベース層と、
前記ベース層の表層部に選択的に設けられ、前記ベース層よりも不純物濃度が高い第２導電型のベースコンタクト領域と、
前記ベース層の表層部における前記ベースコンタクト領域と前記第２の活性層との間に選択的に設けられた第１導電型のソース領域と、
前記ソース領域に対して離間して、前記第２の活性層の表層部に選択的に設けられた第１導電型のドレイン領域と、
前記ドレイン領域に接して前記第２の活性層の表層部に選択的に設けられ、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、
前記第２の活性層における前記ソース領域と前記ドリフト領域との間の表面に対向して設けられたゲート電極と、
前記ドレイン領域に接続されたドレイン電極と、
前記ドレイン電極と前記半導体層とを接続するコンタクト層と、
前記ソース領域及び前記ベースコンタクト領域と接続されたソース電極と、
を備え、
前記ベース層は、表面側の部分でのみ隣り合うものどうしが接して横方向につながった複数の拡散層を有し、前記複数の拡散層のうち最も前記ゲート電極側に位置するものは前記第２の活性層に接していることを特徴とする半導体装置。
【請求項５】
前記ソース領域と前記ドリフト領域との間に設けられ、前記ベース層よりも不純物濃度が高い第２導電型の低抵抗層をさらに備えたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
一般に、パワーエレクトロニクス用ＩＣは低電圧デバイス及び高耐圧デバイスの両方で構成され、例えば自動車等で広く用いられている。車載用の半導体装置の環境は過酷である。このため、静電放電（ＥＳＤ：Electro Static Discharge）や他の種類の電気的過渡現象に対して比較的高レベルの保護を必要とする。ＥＳＤは電荷を帯びた人または物が集積回路に触れる際に生じる高エネルギーパルスとして考えられる。
【０００３】
ＥＳＤ等から半導体素子を保護する方法の一つとして、半導体素子と出力ピンとの間に抵抗素子を挿入することにより、高電圧のレベルを低下させることが考えられる。しかし、高耐圧デバイスである例えばＬＤＭＯＳ（Lateral Double Diffusion Metal-Oxide-Semiconductor）は低オン抵抗と高耐圧の両立が求められている。したがって、抵抗素子を挿入するとパッドから見たＬＤＭＯＳの低オン抵抗特性が損なわれるので得策ではない。
【０００４】
そこで、従来、ＬＤＭＯＳのアバランシェ電流をベース電流として利用して動作される縦型バイポーラトランジスタを形成した保護素子をＬＤＭＯＳに並列に接続させたものが提案されている（例えば、特許文献１）。
【特許文献１】特開２００６−２０２８４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、静電放電等の電気的過渡現象に対する耐性に優れた半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の上に選択的に設けられ、前記半導体層よりも不純物濃度が低い第１導電型の第１の活性層と、前記半導体層の上に選択的に設けられた第２導電型の第２の活性層と、前記第１の活性層の上に設けられ、前記第２の活性層に接する第２導電型のベース層と、前記ベース層の表層部に選択的に設けられ、前記ベース層よりも不純物濃度が高い第２導電型のベースコンタクト領域と、前記ベース層の表層部における前記ベースコンタクト領域と前記第２の活性層との間に選択的に設けられた第１導電型のソース領域と、前記ソース領域に対して離間して、前記第２の活性層の表層部に選択的に設けられた第１導電型のドレイン領域と、前記ドレイン領域に接して前記第２の活性層の表層部に選択的に設けられ、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、前記第２の活性層における前記ソース領域と前記ドリフト領域との間の表面に対向して設けられたゲート電極と、前記ソース領域と前記ドリフト領域との間に設けられ、電子の移動に対して障壁となる障壁層と、前記ドレイン領域に接続されたドレイン電極と、前記ドレイン電極と前記半導体層とを接続するコンタクト層と、前記ソース領域及び前記ベースコンタクト領域と接続されたソース電極と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、第１導電型の半導体層と、前記半導体層の上に選択的に設けられ、前記半導体層よりも不純物濃度が低い第１導電型の第１の活性層と、前記半導体層の上に選択的に設けられた第２導電型の第２の活性層と、前記第１の活性層の上に設けられた第２導電型のベース層と、前記ベース層の表層部に選択的に設けられ、前記ベース層よりも不純物濃度が高い第２導電型のベースコンタクト領域と、前記ベース層の表層部における前記ベースコンタクト領域と前記第２の活性層との間に選択的に設けられた第１導電型のソース領域と、前記ソース領域に対して離間して、前記第２の活性層の表層部に選択的に設けられた第１導電型のドレイン領域と、前記ドレイン領域に接して前記第２の活性層の表層部に選択的に設けられ、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、前記第２の活性層における前記ソース領域と前記ドリフト領域との間の表面に対向して設けられたゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ドレイン電極と前記半導体層とを接続するコンタクト層と、前記ソース領域及び前記ベースコンタクト領域と接続されたソース電極と、を備え、前記ベース層は、表面側の部分でのみ隣り合うものどうしが接して横方向につながった複数の拡散層を有し、前記複数の拡散層のうち最も前記ゲート電極側に位置するものは前記第２の活性層に接していることを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、静電放電等の電気的過渡現象に対する耐性に優れた半導体装置が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をＮ型、第２導電型をＰ型として説明する。また、半導体材料としてはシリコンを例に挙げて説明するが、シリコン以外の他の半導体材料を用いてもよい。
【００１０】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１０の断面構造を示す模式図である。図１の半導体装置１０は、静電放電（ＥＳＤ：Electro Static Discharge）破壊を防止するための保護素子として用いられる。
【００１１】
図２は、図１の半導体装置１０を保護素子として用いた場合の概略的な回路図である。図２に示すように、本実施形態に係る半導体装置（保護素子）１０は高耐圧デバイス２０に並列接続される。高耐圧デバイス２０は、図３にその断面構造が例示される例えばＬＤＭＯＳ（Lateral Double Diffusion Metal-Oxide-Semiconductor）である。
【００１２】
図２の回路で静電放電が起こると、ドレイン−ソース間に高電圧がかかるが、この高電圧による電流を半導体装置（保護素子）１０に流すことにより、ＬＤＭＯＳ２０を静電放電によるサージ電流から保護することができる。
【００１３】
まず、図１を参照して、本実施形態に係る半導体装置（保護素子）１０の構造を説明する。
【００１４】
この半導体装置１０は、ＬＤＭＯＳ構造のデバイスの一部に、縦型ＮＰＮバイポーラトランジスタＱ１と、横型寄生ＮＰＮバイポーラトランジスタＱ２とが形成された構造となっている。
【００１５】
Ｐ型の半導体基板１の上には、Ｎ＋型の半導体層（埋め込み層）２が設けられている。半導体層２の上には、半導体層２よりも不純物濃度が低い、Ｎ−型の第１の活性層３と、Ｐ−型の第２の活性層４とが選択的に設けられている。
【００１６】
第１の活性層３の上には、第２の活性層４よりも不純物濃度が高いＰ型のベース層５が設けられ、このベース層５は第２の活性層４に隣接している。
【００１７】
ベース層５の表層部には、ベース層５よりも不純物濃度が高いＰ＋型のベースコンタクト領域６と、第１の活性層３よりも不純物濃度が高いＮ＋型のソース領域７とが選択的に設けられている。ソース領域７は、ベースコンタクト領域６に隣接し、ベースコンタクト領域６よりも第２の活性層４側に位置する。
【００１８】
第２の活性層４の表層部には、ソース領域７に対して離間して、Ｎ＋型のドレイン領域１１と、ドレイン領域１１よりも不純物濃度が低いＮ型のドリフト領域１２とが選択的に設けられている。ドリフト領域１２は、ドレイン領域１１に隣接し、ドレイン領域１１よりもソース領域７側に位置している。
【００１９】
第２の活性層４における、ソース領域７とドリフト領域１２との間の表面上には、ゲート絶縁膜（例えばシリコン酸化膜）１３を介してゲート電極１４が設けられている。第２の活性層４において、ゲート絶縁膜１３を介してゲート電極１４が対向する表層部は、ゲートオン時に反転層が形成されるチャネルとして機能する。
【００２０】
第２の活性層４において、ソース領域７と、ゲート電極１４のソース領域７側の端部近傍部分との間には、ベース層５よりも不純物濃度が高いＰ＋型の低抵抗層１５が選択的に設けられている。この低抵抗層１５は、ドレイン−ソース間に電圧が印加されたときに、電子がソース領域７からドリフト領域１２に移動する際の障壁となる障壁層として機能する。
【００２１】
ベースコンタクト領域６及びソース領域７の表面は、ソース電極（メタル）１８に対してオーミック接触し、それらベースコンタクト領域６及びソース領域７はソース電極１８と電気的に接続されている。
【００２２】
ドレイン電極（メタル）１６の下方には、表面からＮ＋型の半導体層２に至る深さまでＮ＋型の埋め込みコンタクト層１７が形成されており、この埋め込みコンタクト層１７を介して、半導体層２はドレイン電極１６と電気的に接続されドレイン電位とされる。
また、ドレイン領域１１とドレイン電極（メタル）１６との間には保護抵抗Ｒが存在し、ドレイン電極（メタル）１６は保護抵抗Ｒを介してドレイン領域１１と接続されている。保護抵抗Ｒの形成方法としては、図１に示すように、ドレイン領域１１を長く形成することが一例として挙げられる。その他、例えば、拡散抵抗やポリシリコン（多結晶シリコン）で保護抵抗Ｒを形成する方法も挙げられる。
【００２３】
本実施形態に係る半導体装置（保護素子）１０において、ソース領域７と半導体層２とを結ぶ縦方向（厚さ方向）に縦型バイポーラトランジスタＱ１が形成されている。この縦型バイポーラトランジスタＱ１は、Ｎ＋型のソース領域７をエミッタ、Ｐ型のベース層５をベース、Ｎ＋型の半導体層２をコレクタとするＮＰＮ型バイポーラトランジスタである。
【００２４】
また、ソース領域７とドリフト領域１２とを結ぶ横方向には、横型の寄生バイポーラトランジスタＱ２が存在する。この横型寄生バイポーラトランジスタＱ２は、Ｎ＋型のソース領域７をエミッタ、Ｎ型のドリフト領域１２をコレクタ、Ｐ＋型のベースコンタクト領域６からＮ−型の第１の活性層３を介してＰ−型の第２の活性層４までの領域をベースとする横型ＮＰＮ型バイポーラトランジスタである。
【００２５】
縦型バイポーラトランジスタＱ１の方が横型寄生バイポーラトランジスタＱ２よりも、（エミッタ接地）電流増幅率ｈＦＥが大きい。
【００２６】
次に、図３は、保護素子として機能する前述の半導体装置１０と並列に接続されるＬＤＭＯＳ２０（図２参照）の断面構造を示す模式図である。
【００２７】
このＬＤＭＯＳ２０において、Ｐ型の半導体基板２１の上には、Ｎ＋型の半導体層（埋め込み層）２２が設けられている。半導体層２２の上には、Ｐ−型のベース層２３が設けられている。
【００２８】
ベース層２３の表層部には、ベース層２３よりも不純物濃度が高いＰ＋型のベースコンタクト領域２４と、Ｎ＋型のソース領域２５とが互いに隣接して選択的に設けられている。さらに、ベース層２３の表層部には、ソース領域２５に対して離間して、Ｎ＋型のドレイン領域２６と、ドレイン領域２６よりも不純物濃度が低いＮ型のドリフト領域２７とが互いに隣接して選択的に設けられている。
【００２９】
ベース層２３における、ソース領域２５とドリフト領域２７との間の表面上には、ゲート絶縁膜（例えばシリコン酸化膜）２８を介してゲート電極２９が設けられている。ベース層２３において、ゲート絶縁膜２８を介してゲート電極２９が対向する表層部は、ゲートオン時に反転層が形成されるチャネルとして機能する。
【００３０】
ベースコンタクト領域２４及びソース領域２５の表面は、ソース電極（メタル）３２に対してオーミック接触し、それらベースコンタクト領域２４及びソース領域２５はソース電極３２と電気的に接続されている。ドレイン領域２６の表面は、ドレイン電極（メタル）３１に対してオーミック接触し、ドレイン領域２６はドレイン電極３１と電気的に接続されている。
【００３１】
図３のＬＤＭＯＳ２０において、静電放電が起こり、ドレイン−ソース間に高電圧がかかると、ドレイン領域２６のゲート電極２９側の端部（ドレイン領域２６とドリフト領域２７との境界付近）に強い電界がかかり、そこでアバランシェ降伏が起こって、電子と正孔が発生する。このアバランシェ降伏で生じた正孔電流は、低電位（ソース電位）に引かれて、ベース層２３を介してベースコンタクト領域２４に流れ込んで、横型の寄生バイポーラトランジスタＱ３（ソース領域２５をエミッタ、ドリフト領域２７をコレクタ、ベースコンタクト領域２４及びベース層２３をベースとする横型ＮＰＮ型バイポーラトランジスタ）がオンする。これにより、ドレイン領域２６は低電圧にクランプされるが、ドレイン領域２６のゲート電極３９側の端部に局所的な電流集中が起こる。局所的な電流集中は物理的な破壊に至る。
【００３２】
また、図１の半導体装置（保護素子）１０においても、静電放電が起こり、ドレイン−ソース間に高電圧がかかると、ドレイン領域１１のゲート電極１４側の端部（ドレイン領域１１とドリフト領域１２との境界付近）でアバランシェ降伏が生じる。このアバランシェ降伏で生じた正孔は、低電位（ソース電位）に引かれて、Ｐ−型の第２の活性層４及びＰ型のベース層５を通ってＰ＋型のベースコンタクト領域６に流れ込む。この正孔電流が縦型ＮＰＮバイポーラトランジスタＱ１のベース電流となり、縦型バイポーラトランジスタＱ１がオンする。この縦型バイポーラトランジスタＱ１がオンすることにより、横型の寄生バイポーラトランジスタＱ２がオンするよりも局所的な電流集中を緩和することができる。
【００３３】
したがって、図２の回路において、静電放電時には半導体装置（保護素子）１０が動作するようにして、その半導体装置（保護素子）１０の縦型バイポーラトランジスタＱ１に電流を流すことで電流の局所集中を抑制する必要がある。そのためにＬＤＭＯＳ２０よりも半導体装置（保護素子）１０の耐圧を低く設計している。例えば、ＬＤＭＯＳ２０のドリフト領域２７の横方向長さを半導体装置（保護素子）１０のドリフト領域１２の横方向長さよりも長くすれば、静電放電時にＬＤＭＯＳ２０よりも先に保護素子である半導体装置１０を動作させることができる。
【００３４】
ここで、比較例として特許文献１に開示された保護素子の構造は、図１に示す本実施形態に係る構造においてＰ＋型の低抵抗層１５を設けていない構造に相当する。
【００３５】
この比較例の構造におけるドレイン電圧−ドレイン電流特性を、図４において実線で示す。
【００３６】
まず、ドレイン電圧が降伏電圧ＢＶに達することでアバランシェ電流が流れ、それがトリガ電流となって縦型バイポーラトランジスタＱ１に電流が流れる。しかし、その前に降伏電圧ＢＶより低いＶｔ１の電圧にホールドされる負性抵抗特性（スナップバック特性）を示す。
【００３７】
降伏電圧ＢＶから電圧Ｖｔ１までの負性抵抗を示す領域（スナップバック領域）は、静電放電時に素子内の電流分布に不均一を生じさせる。これは大面積の素子において、スナップバックする電流値が面内でばらつくため、ある箇所でスナップバックが生じると、そこにすべてのサージ電流が流れ、保護素子自体の破壊をまねくおそれがある。これを防ぐためには、負性抵抗特性が生じないようにもしくは抑制することが重要である。
【００３８】
比較例の構造は、負性抵抗特性を示すドレイン電流値の区間が比較的広いため、電流集中が生じてからドレイン電圧が静耐圧ＢＶになるまで破壊せずに電流を流し続けない期間が長く必要であり、条件によっては破壊してしまう。
【００３９】
電圧Ｖｔ１は、横型の寄生バイポーラトランジスタＱ２が動作することで生じる電圧である。したがって、横型の寄生バイポーラトランジスタＱ２が動作するのを抑制することで、電圧Ｖｔ１を高くして負性抵抗特性（スナップバック特性）を抑制することができる。
【００４０】
横型の寄生バイポーラトランジスタＱ２におけるベース不純物濃度を高くすることで電流増幅率ｈＦＥを低下させて、横型寄生バイポーラトランジスタＱ２を動作しにくくできる。そこで、本実施形態における保護素子として用いられる半導体装置１０では、横型寄生バイポーラトランジスタＱ２のベースに相当する部分にＰ＋型の低抵抗層１５を設けている。
【００４１】
低抵抗層１５は正孔密度が高く、ソース領域７から低抵抗層１５に注入された電子は正孔と再結合しやすく電子が通りにくくなり、すなわち低抵抗層１５は電子の移動に対する障壁層として機能し、これにより横型寄生バイポーラトランジスタＱ２の電流増幅率ｈＦＥを低下させることができ、横型寄生バイポーラトランジスタＱ２を動作しにくくできる。また、横型寄生バイポーラトランジスタＱ２が動作しても、ドレイン領域１１とドレイン電極（メタル）１６との間に存在する保護抵抗Ｒにより、保護抵抗Ｒに流れる電流が大きくなればなるほど保護抵抗Ｒに生じる電圧降下が大きくなり、ソース領域７とドレイン領域１１間の電圧が緩和される。したがって、アバランシェ降伏で生じた正孔電流は、縦型バイポーラトランジスタＱ１を動作させるためのベース電流として効果的に使われ、縦型バイポーラトランジスタＱ１が動作しやすくなる。縦型バイポーラトランジスタＱ１がオンすることにより、横型の寄生バイポーラトランジスタＱ２がオンするよりも局所的な電流集中を緩和することができる。
【００４２】
低抵抗層１５を設けた本実施形態に係る半導体装置１０では、図４のドレイン電圧−ドレイン電流特性図において破線で示すように、比較例に比べてスナップバックによる電圧Ｖｔ２を高くすることができ、負性抵抗特性を抑制することができた。これにより、ＬＤＭＯＳ２０の動作範囲を狭くすることなくＥＳＤ耐性を向上させることができる。
【００４３】
［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置の断面構造を示す模式図である。本実施形態に係る半導体装置も、図２に示す回路における保護素子として用いられる。なお、前述した第１の実施形態と同じ要素については同一の符号を付しその詳細な説明は省略する。
【００４４】
第２の活性層４において、ソース領域７と、ゲート電極１４のソース領域７側の端部近傍部分との間には、絶縁層３５が選択的に設けられている。絶縁層３５は、例えば局所酸化技術等により形成される酸化膜である。
【００４５】
絶縁層３５により、横型ＮＰＮ型バイポーラトランジスタにおけるベース領域の長さを長くすることができる。エミッタとして機能するＮ＋型のソース領域７から注入される電子はドリフト領域１２へ流れ込む際に、表面に流れず絶縁層３５の下を迂回する。これにより、ベース層の長さが長くなるように作用する。したがって、本実施形態においても、横型寄生バイポーラトランジスタＱ２の電流増幅率ｈＦＥを低下させることができ、横型寄生バイポーラトランジスタＱ２を動作しにくくできる。これにより、縦型バイポーラトランジスタＱ１が動作しやすくなり、縦型バイポーラトランジスタＱ１がオンすることにより、横型の寄生バイポーラトランジスタＱ２がオンするよりも局所的な電流集中を緩和することができる。
【００４６】
横型の寄生バイポーラトランジスタＱ２が動作しにくくなることで、本実施形態においても、図４のドレイン電圧−ドレイン電流特性図における負性抵抗特性（スナップバック特性）を抑制することができ、ＬＤＭＯＳ２０の動作範囲を狭くすることなくＥＳＤ耐性を向上させることができる。
【００４７】
［第３の実施形態］
図６は、本発明の第３の実施形態に係る半導体装置の断面構造を示す模式図である。本実施形態に係る半導体装置も、図２に示す回路における保護素子として用いられる。
【００４８】
本実施形態に係る半導体装置（保護素子）において、Ｐ型の半導体基板１の上には、Ｎ＋型の半導体層（埋め込み層）２が設けられ、その半導体層２の上には、半導体層２よりも不純物濃度が低い、Ｎ−型の第１の活性層３と、Ｐ−型の第２の活性層４とが選択的に設けられている。
【００４９】
第１の活性層３の上には、第２の活性層４よりも不純物濃度が高いＰ型のベース層４５が設けられている。ベース層４５は、表面側の部分でのみ隣り合うものどうしが接して横方向につながった複数の拡散層４５ａ〜４５ｃからなる。
【００５０】
拡散層４５ａの表層部には、ベース層４５よりも不純物濃度が高いＰ＋型のベースコンタクト領域６が選択的に設けられ、拡散層４５ｂ、４５ｃのそれぞれの表層部には、第１の活性層３よりも不純物濃度が高いＮ＋型のソース領域４７が選択的に設けられている。
【００５１】
第２の活性層４の表層部には、ソース領域４７に対して離間して、Ｎ＋型のドレイン領域１１と、ドレイン領域１１よりも不純物濃度が低いＮ型のドリフト領域１２とが選択的に設けられている。ドリフト領域１２は、ドレイン領域１１に隣接し、ドレイン領域１１よりもソース領域４７側に位置している。
【００５２】
第２の活性層４における、ソース領域４７とドリフト領域１２との間の表面上には、ゲート絶縁膜（例えばシリコン酸化膜）１３を介してゲート電極１４が設けられている。第２の活性層４において、ゲート絶縁膜１３を介してゲート電極１４が対向する表層部は、ゲートオン時に反転層が形成されるチャネルとして機能する。
【００５３】
ベースコンタクト領域６及びソース領域４７は、ソース電極１８と電気的に接続されている。ドレイン領域１１の表面は、ドレイン電極１６に対してオーミック接触し、ドレイン領域１１はドレイン電極１６と電気的に接続されている。さらに、ドレイン電極１６の下方には、ドレイン領域１１表面からＮ＋型の半導体層２に至る深さまでＮ＋型の埋め込みコンタクト層１７が形成されており、この埋め込みコンタクト層１７を介して、半導体層２はドレイン電極１６と電気的に接続されドレイン電位とされる。
【００５４】
本実施形態に係る半導体装置（保護素子）において、ソース領域４７と半導体層２とを結ぶ縦方向（厚さ方向）に縦型バイポーラトランジスタが形成されている。この縦型バイポーラトランジスタは、Ｎ＋型のソース領域４７をエミッタ、Ｐ型のベース層４５をベース、Ｎ＋型の半導体層２をコレクタとするＮＰＮ型バイポーラトランジスタである。
【００５５】
また、ソース領域４７とドリフト領域１２とを結ぶ横方向には、横型の寄生バイポーラトランジスタが存在する。この横型寄生バイポーラトランジスタは、Ｎ＋型のソース領域４７をエミッタ、Ｎ型のドリフト領域１２をコレクタ、Ｐ＋型のベースコンタクト領域６からＮ−型の第１の活性層３を介してＰ−型の第２の活性層４までの領域をベースとする横型ＮＰＮ型バイポーラトランジスタである。本実施形態においても、縦型バイポーラトランジスタの方が、横型寄生バイポーラトランジスタよりも、（エミッタ接地）電流増幅率ｈＦＥが大きい。
【００５６】
本実施形態において、ベース層４５を構成する拡散層４５ａ〜４５ｃは、第１の活性層３の表層部へのＰ型不純物の注入及びその注入後の熱処理による不純物拡散により形成されるが、不純物の横方向への拡散の際に隣り合う拡散層どうしが横方向に高不純物濃度でつながらないようにしている。すなわち、複数の拡散層４５ａ〜４５ｃは、表面側の部分のみで隣り合うものどうしが接して横方向につながるようにしている。これら拡散層４５ａ〜４５ｃのうち、最もゲート電極１４側の位置する拡散層４５ｃは第２の活性層４に接している。
【００５７】
拡散層４５ａ〜４５ｃにおいて不純物の横方向拡散によりつながった部分は不純物濃度が低くなり、よってベース層４５に抵抗が高い部分が存在する。アバランシェ降伏で生じた正孔は、第２の活性層４及びベース層４５を通ってベースコンタクト領域６に抜けるが、その通過経路であるベース層４５の抵抗が高いことから、ソース電位（例えば０Ｖ）に対する、ベース層４５における第２の活性層４側の電位を高くすることができ、これにより、アバランシェ電流が比較的小さくてもソース領域４７とベース層４５とのＰＮ接合（縦方向バイポーラトランジスタのエミッタ−ベース間のＰＮ接合）が順方向にバイアスする。
【００５８】
このように縦型バイポーラトランジスタの動作開始ベース電流を小さくすることができる。一方、横方向の寄生バイポーラトランジスタが動作した場合、ドレイン電極（メタル）１６のソース領域側に存在する保護抵抗により、横型の寄生バイポーラトランジスタに流れる電流は制限される。したがって、縦方向のバイポーラトランジスタを動作させやすくなり、その縦型バイポーラトランジスタがオンすることにより、横型の寄生バイポーラトランジスタがオンするよりも局所的な電流集中を緩和することができる。横型の寄生バイポーラトランジスタより縦型バイポーラトランジスタが動作しやすくなることで、本実施形態においても、図４のドレイン電圧−ドレイン電流特性図における負性抵抗特性（スナップバック特性）を抑制することができ、ＬＤＭＯＳ２０の動作範囲を狭くすることなくＥＳＤ耐性を向上させることができる。
【００５９】
［第４の実施形態］
図７は、本発明の第４の実施形態に係る半導体装置の断面構造を示す模式図である。本実施形態に係る半導体装置も、図２に示す回路における保護素子として用いられる。
【００６０】
本実施形態では、ソース領域５７及びその下のベース層５５の横方向長さを、図１の半導体装置におけるソース領域７及びその下のベース層５の横方向長さよりも長くしている。
【００６１】
本実施形態では、ベース層５５の横方向長さを長くすることで、ベース層５５の抵抗を高くしている。アバランシェ降伏で生じた正孔は、第２の活性層４及びベース層５５を通ってベースコンタクト領域６に抜けるが、その通過経路であるベース層５５の抵抗が高いことから、ソース電位（例えば０Ｖ）に対する、ベース層５５における第２の活性層４側の電位を高くすることができ、これにより、アバランシェ電流が比較的小さくてもソース領域５７とベース層５５とのＰＮ接合（縦方向バイポーラトランジスタのエミッタ−ベース間のＰＮ接合）が順方向にバイアスする。
【００６２】
縦型バイポーラトランジスタの動作開始ベース電流を小さくすることができるということは、横方向の寄生バイポーラトランジスタが動作する前に縦方向のバイポーラトランジスタを動作させやすくなり、その縦型バイポーラトランジスタがオンすることにより、横型の寄生バイポーラトランジスタがオンするよりも局所的な電流集中を緩和することができる。横型の寄生バイポーラトランジスタが動作しにくくなることで、本実施形態においても、図４のドレイン電圧−ドレイン電流特性図における負性抵抗特性（スナップバック特性）を抑制することができ、ＬＤＭＯＳ２０の動作範囲を狭くすることなくＥＳＤ耐性を向上させることができる。
【００６３】
縦方向バイポーラトランジスタを動作させやすくするために、ソース領域５７の下のベース層５５の横方向長さは、少なくとも、ベース層５５の厚みより長く且つ、ベース層５５の厚みよりソース領域５７とドリフト領域１２間の長さを長くする必要がある。
【００６４】
［第５の実施形態］
図８は、本発明の第５の実施形態に係る半導体装置の断面構造を示す模式図である。本実施形態は、図６に示した第３の実施形態の構造に対して、第１の実施形態における低抵抗層１５に相当する要素を加えた構造を有する。
【００６５】
すなわち、第２の活性層４の表層部において、拡散層４５ｃとドリフト層１２との間の部分に、ベース層４５よりも不純物濃度が高いＰ＋型の低抵抗層６５を設けている。この低抵抗層６５は、ドレイン−ソース間に電圧が印加されたときに、電子がソース領域４７からドリフト領域１２に移動する際の障壁となる障壁層として機能する。
【００６６】
したがって、本実施形態においても、横型寄生バイポーラトランジスタの電流増幅率ｈＦＥを低下させることができ、横型寄生バイポーラトランジスタを動作しにくくできる。これにより、縦型バイポーラトランジスタが動作しやすくなる。さらに、本実施形態では、第３の実施形態にて前述したように、ベース層４５における不純物の横方向拡散部分の抵抗を高くすることで、縦型バイポーラトランジスタの動作開始ベース電流を小さくすることができ、このことによっても横方向の寄生バイポーラトランジスタが動作する前に縦方向のバイポーラトランジスタを動作させやすくなる。これら相乗効果により、本実施形態では、横方向寄生バイポーラトランジスタよりも縦方向バイポーラトランジスタの方をより動作させやすくなり、確実にドレイン電圧−ドレイン電流特性における負性抵抗特性（スナップバック特性）を抑制しつつ、ＥＳＤ耐性のさらなる向上が図れる。
【００６７】
なお、前述した実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明したが、これに限らず、第１導電型をｐ型、第２導電型をｎ型としても、前述した効果と同様の効果を得ることができる。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係る半導体装置の断面構造を示す模式図。
【図２】図１の半導体装置をＥＳＤに対する保護素子として用いた場合の概略的な回路図。
【図３】図２の回路において図１に示す保護素子と並列接続された半導体装置の断面構造を例示する模式図。
【図４】比較例と本発明実施形態の構造とで、ドレイン電圧−ドレイン電流特性を比較した図。
【図５】本発明の第２の実施形態に係る半導体装置の断面構造を示す模式図。
【図６】本発明の第３の実施形態に係る半導体装置の断面構造を示す模式図。
【図７】本発明の第４の実施形態に係る半導体装置の断面構造を示す模式図。
【図８】本発明の第５の実施形態に係る半導体装置の断面構造を示す模式図。
【符号の説明】
【００６９】
３…第１の活性層、４…第２の活性層、５…ベース層、６…ベースコンタクト領域、７，４７，５７…ソース領域、１０…半導体装置（保護素子）、１１…ドレイン領域、１２…ドリフト領域、１４…ゲート電極、１５，６５…低抵抗層、１６…ドレイン電極、１７…埋め込みコンタクト層、１８…ソース電極、２０…ＬＤＭＯＳ、３５…絶縁層、４５…ベース層、４５ａ〜４５ｃ…拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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