(57)【要約】【課題】合わせマークのサイズが大きい場合でもその異常酸化を防止できるようにした半導体装置の製造方法及び合わせマークの形成方法、半導体装置を提供する。【解決手段】基板１から第３層間絶縁層９の上面に至るプラグ電極を第１プラグ電極５と第２プラグ電極１３とに分け、第１プラグ電極５と第２プラグ電極１３とを繋ぐと共に、第１層間絶縁層３をエッチングストッパ層として使用し、第１層間絶縁層３上に合わせマーク１５を形成する。開口部Ｈを浅く形成することができるので、開口部Ｈ内をＷ層１１で埋め込むことが容易となり、合わせマーク１５を覆う酸化バリア層１７の段差被覆性を向上させることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の第１面側に配置される全部材の露出部にかぶせて、第１層間絶縁層を形成する工程と、
第１プラグ電極が形成されるべき領域に位置する、前記第１層間絶縁層のエッチングにより、第１ビアホールを形成する工程と、
前記第１ビアホール内に前記第１プラグ電極を形成する工程と、
前記第１層間絶縁層と組成が異なる材料で構成され、前記基板の前記第１面側に配置される全部材の露出部にかぶせて第２層間絶縁層を形成する工程と、
前記第２層間絶縁層と組成が異なる材料で構成され、前記基板の前記第１面側に位置する全部材の露出部にかぶせて第３層間絶縁層を形成する工程と、
前記第１ビアホールと平面視にて少なくとも一部が重なる第２ビアホールと、開口部が形成されるべき領域に配置される前記第３層間絶縁層のエッチングに際して、前記第２層間絶縁層をエッチングストッパとして用い、前記第３層間絶縁層をエッチングする工程と、
前記第２ビアホールと、前記開口部が位置する領域にある前記第２層間絶縁層を、前記第１層間絶縁層及び前記第１プラグ電極とをエッチングストッパとして、エッチングする工程と、
前記基板の前記第１面側に配置される全部材の露出部にかぶせて形成される金属層により、前記第２ビアホールと、前記開口部と、を埋め込む工程と、
前記金属層にＣＭＰ処理を施して前記第３層間絶縁層上に位置する前記金属層を取り除き、前記第１プラグ電極と電気的に導通する第２プラグ電極を前記第２ビアホール内に形成すると共に、前記開口部を含む合わせマークを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記合わせマークの形成後、
前記基板全体に施される酸化雰囲気中での熱処理工程による酸化を抑制するための酸化バリア層を、前記基板の前記第１面側に位置する、全部材の露出部にかぶせて形成する工程を、さらに含むことを特徴とする半導体装置の製造方法。
【請求項３】
基板の第１面側に配置される全部材の露出部にかぶせて、第１層間絶縁層を形成する工程と、
前記基板の前記第１面側に配置される全部材の露出部にかぶせて、前記第１層間絶縁層と組成が異なる第２層間絶縁層を形成する工程と、
前記基板の前記第１面側に配置される全部材の露出部にかぶせて、前記第２層間絶縁層と組成が異なる第３層間絶縁層を形成する工程と、
開口部を形成すべき領域に配置された前記第３層間絶縁層のエッチングに際して、前記第２層間絶縁層をエッチングストッパとしてエッチングする工程と、
前記基板の前記第１面側に配置される全部材の露出部にかぶせて、前記開口部内に埋め込む金属層を形成する工程と、
前記金属層にＣＭＰ処理を施して前記第３層間絶縁層を覆う当該金属層を取り除き、前記開口部を含む領域を用いて合わせマークを形成する工程と、を含むことを特徴とする合わせマークの形成方法。
【請求項４】
請求項３に記載の合わせマークの形成方法であって、前記第３層間絶縁層のエッチング工程と、前記金属層を形成する工程との間に、前記第１層間絶縁層をエッチングストッパとして前記第２層間絶縁層をエッチングする工程を、さらに含むことを特徴とする合わせマークの形成方法。
【請求項５】
基板の第１面側に位置する第１層間絶縁層と、
前記第１層間絶縁層の上層に位置する第２層間絶縁層と、
前記第２層間絶縁層の上層に位置する第３層間絶縁層と、
前記第３層間絶縁層の一部を開口してなる開口部と、
前記開口部内に位置する金属部と、を含み、
前記第２層間絶縁層は前記第３層間絶縁層をエッチングし、前記開口部を含む合わせマークを形成する際に、エッチングストッパとして機能する材質を用いることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記開口部は前記第３層間絶縁層に加え前記第２層間絶縁層が開口されており、
前記第１層間絶縁層は、前記第２層間絶縁層をエッチングする際に、エッチングストッパとして機能する材質を用いることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び合わせマークの形成方法、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、基板とフォトマスクとの位置合わせは必須の工程であり、その際に生じる誤差を最小限に抑えることが要求されている。このため、基板上に設けられたパターンに、次に形成すべきパターンを正しく重ね合わせるため、合わせマークが使用されている（例えば、特許文献１〜３参照。）。合わせマークの形状や大きさには様々なものがある。典型的には平面視での形状が矩形であり、その一辺の長さは下記Ａ〜Ｄマークで例示するように、数μｍから数十μｍ程度である。
【０００３】
Ａマーク：縦３μｍ×横４μｍ。
Ｂマーク：縦４μｍ×横４μｍ。
Ｃマーク：縦６μｍ×横７２μｍ。
Ｄマーク：縦１５〜２５μｍ×横１５〜２５μｍ。
【０００４】
【特許文献１】特開２００２−３７３９７４号公報
【特許文献２】特開２００５−１４２２５２号公報
【特許文献３】特開２００４−３９７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、基板上にプラグ電極を形成する場合には、層間絶縁層にビアホール（「コンタクトホール」とも呼ばれる。）を形成すると共に、ビアホールから離れた位置に合わせマーク用の開口部を形成する。そして、層間絶縁層上にタングステン（Ｗ）層を形成してビアホールを埋め込む。Ｗ層の形成はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で行う。その後、基板の上方全面にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を施して層間絶縁層上からＷ層を取り除き、プラグ電極と合わせマークとを完成させる。
【０００６】
ここで、合わせマークは単位パターンが数μｍ角以上と、実際の回路で使用されるパターン（＜１μｍ）と比べて大きいため、合わせマークを構成するＷ層表面には段差が生じる。ＣＶＤ法では、直径が小さい穴ほど早く埋め込まれる傾向がある。さらに、ＣＭＰ法においても、大きいパターンではディッシングと呼ばれる、パターン中央部が凹む現象が発生する。これらの機構によりＷ層の開口部中央では、パターン端部と比べて層厚は薄くなる。この現象が著しくなると、Ｗ層を覆う層の段差被覆性が悪くなり、不良発生に繋がる段切れや、空隙を発生させるおそれが生じる。
【０００７】
加えて、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）の製造工程では、プラグ電極と合わせマークとを形成した後でその上に酸化バリア層を敷いて高温熱処理を施す。このとき、合わせマークの段差が深く（大きく）なり過ぎていると、図４に示すように、開口部Ｈ’内で酸化バリア層９１の段差被覆性が低下してしまう（即ち、図４の破線で囲んだ部分のように、酸化バリア層９１に局所的に薄い部分ができてしまう。）。その結果、酸化バリア層９１に求められるバリア性が損なわれ、開口部Ｈ’内のＷ層９３が異常に酸化してしまうという問題がある。
【０００８】
Ｗ層９３が異常酸化するとその体積が膨張してしまう（即ち、合わせマークが膨張してしまう。）ので、高温熱処理後の工程では、基板とフォトマスクとの位置合わせ精度が低下してしまうおそれがある。また、膨張した酸化物が基板面に散乱してパーティクルとなるおそれがある。
この現象を防止するために、Ｗ層９３の下にローカルインターコネクト層を形成し、このローカルインターコネクト層をエッチングストッパとして開口部を形成することで開口部の深さを浅くし、Ｗ層９３の凹みを抑える技術があるが、ローカルインターコネクト層は導体層であるため、開口部以外の領域をエッチング除去する工程が不可欠となり、工程数が増加するという問題点がある。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態又は適用例として実現することが可能である。なお、「酸化雰囲気中での熱処理工程」には、強誘電体層のアニール工程としての酸化雰囲気中での熱処理を含む。強誘電体層を有する半導体装置の製造工程では、強誘電体層の材料を結晶化、及びスパッタリングやエッチングによるプロセスダメージを回復すべく酸化雰囲気中で熱処理を行う必要がある。
【００１０】
［適用例１］本適用例にかかる半導体装置の製造方法は、基板の第１面側に配置される全部材の露出部にかぶせて、第１層間絶縁層を形成する工程と、第１プラグ電極が形成されるべき領域に位置する、前記第１層間絶縁層のエッチングにより、第１ビアホールを形成する工程と、前記第１ビアホール内に前記第１プラグ電極を形成する工程と、前記第１層間絶縁層と組成が異なる材料で構成され、前記基板の前記第１面側に配置される全部材の露出部にかぶせて第２層間絶縁層を形成する工程と、前記第２層間絶縁層と組成が異なる材料で構成され、前記基板の前記第１面側に位置する全部材の露出部にかぶせて第３層間絶縁層を形成する工程と、前記第１ビアホールと平面視にて少なくとも一部が重なる第２ビアホールと、開口部が形成されるべき領域に配置される前記第３層間絶縁層のエッチングに際して、前記第２層間絶縁層をエッチングストッパとして用い、前記第３層間絶縁層をエッチングする工程と、前記第２ビアホールと、前記開口部が位置する領域にある前記第２層間絶縁層を、前記第１層間絶縁層及び前記第１プラグ電極とをエッチングストッパとして、エッチングする工程と、前記基板の前記第１面側に配置される全部材の露出部にかぶせて形成される金属層により、前記第２ビアホールと、前記開口部と、を埋め込む工程と、前記金属層にＣＭＰ処理を施して前記第３層間絶縁層上に位置する前記金属層を取り除き、前記第１プラグ電極と電気的に導通する第２プラグ電極を前記第２ビアホール内に形成すると共に、前記開口部を含む合わせマークを形成する工程と、を含むことを特徴とする。
【００１１】
この適用例によれば、エッチングによって第３層間絶縁層及び第２層間絶縁層に第２ビアホールと開口部とを形成する際に、第３層間絶縁層と異なる組成を有する第２層間絶縁層を用いることで当該第２層間絶縁層をエッチングストッパとして使用することができる。そのため、第１層間絶縁層までエッチングが進行し、段差が過大になる現象を防ぐことができる。また、同様に第２層間絶縁層のエッチングに際して、第２層間絶縁層と異なる組成を有する、第１層間絶縁層又は第１プラグ電極を、エッチングストッパに使用することができる。そのため、開口部の段差を高い再現性を持って制御することができる。
従って、開口部内を金属層で埋め込むことが容易となり、ＣＭＰ処理後の開口部内での金属層（即ち、合わせマーク）表面の段差を小さくすることができる。これにより、ＣＭＰ処理後に積層される被覆層の段差被覆性が向上し、層厚が均質化するため、不良発生に繋がる被覆層の段切れや、空隙の発生を抑制することができる。
【００１２】
［適用例２］上記適用例にかかる半導体装置の製造方法は、前記合わせマークの形成後、前記基板全体に施される酸化雰囲気中での熱処理工程による酸化を抑制するための酸化バリア層を、前記基板の前記第１面側に位置する、全部材の露出部にかぶせて形成する工程を、さらに含むことを特徴とする。
【００１３】
この適用例によれば、段差被覆性を向上させるべく加工された構造に重ねて酸化バリア層が形成される。そのため、酸化バリア層の段差被覆性が向上し、層厚が均質化する。従って金属層の異常酸化に伴うパーティクルの発生を防止することができる。
【００１４】
［適用例３］本適用例にかかる合わせマークの形成方法は、基板の第１面側に配置される全部材の露出部にかぶせて、第１層間絶縁層を形成する工程と、前記基板の前記第１面側に配置される全部材の露出部にかぶせて、前記第１層間絶縁層と組成が異なる第２層間絶縁層を形成する工程と、前記基板の前記第１面側に配置される全部材の露出部にかぶせて、前記第２層間絶縁層と組成が異なる第３層間絶縁層を形成する工程と、開口部を形成すべき領域に配置された前記第３層間絶縁層のエッチングに際して、前記第２層間絶縁層をエッチングストッパとしてエッチングする工程と、前記基板の前記第１面側に配置される全部材の露出部にかぶせて、前記開口部内に埋め込む金属層を形成する工程と、前記金属層にＣＭＰ処理を施して前記第３層間絶縁層を覆う当該金属層を取り除き、前記開口部を含む領域を用いて合わせマークを形成する工程と、を含むことを特徴とする。
【００１５】
［適用例４］上記適用例にかかる合わせマークの形成方法は、前記第３層間絶縁層のエッチング工程と、前記金属層を形成する工程との間に、前記第１層間絶縁層をエッチングストッパとして前記第２層間絶縁層をエッチングする工程を、さらに含むことを特徴とする。
【００１６】
この適用例によれば、開口部を形成する際に第２層間絶縁層又は第１層間絶縁層をエッチングストッパに使用することができるので、開口部を浅く形成することができる。従って、開口部内を金属層で埋め込むことが容易であり、ＣＭＰ処理後の開口部内での金属層（即ち、合わせマーク）表面の段差を小さくすることができる。これにより、ＣＭＰ処理後に積層される被覆層の段差被覆性が向上し、層厚が均質化するため、不良発生に繋がる被覆層の段切れや、空隙の発生を抑制することができ、不良発生を抑えた合わせマークの形成方法を提供することが可能となる。
【００１７】
［適用例５］本適用例にかかる半導体装置は、基板の第１面側に位置する第１層間絶縁層と、前記第１層間絶縁層の上層に位置する第２層間絶縁層と、前記第２層間絶縁層の上層に位置する第３層間絶縁層と、前記第３層間絶縁層の一部を開口してなる開口部と、前記開口部内に位置する金属部と、を含み、前記第２層間絶縁層は前記第３層間絶縁層をエッチングし、前記開口部を含む合わせマークを形成する際に、エッチングストッパとして機能する材質を用いることを特徴とする。
【００１８】
この適用例によれば、開口部を形成する際に第２層間絶縁層を侵食してエッチングが進行する現象が抑制される。そのため、開口部を再現性高く、浅く形成することができる。従って、開口部内への金属層の埋め込みが容易となり、開口部内での金属層（即ち、合わせマーク）表面の段差を小さくすることができる。
【００１９】
［適用例６］上記適用例にかかる半導体装置は、前記開口部は前記第３層間絶縁層に加え前記第２層間絶縁層が開口されており、前記第１層間絶縁層は、前記第２層間絶縁層をエッチングする際に、エッチングストッパとして機能する材質を用いることを特徴とする。
【００２０】
この適用例によれば、開口部を形成する際に第１層間絶縁層を侵食してエッチングが進行する現象が抑制される。そのため、開口部を浅く形成することができる。従って、開口部内への金属層の埋め込みが容易であり、開口部内での金属層（即ち、合わせマーク）表面の段差を小さくすることができる。また、第２層間絶縁層が部分的に除かれることで、第２層間絶縁層の下層（基板側）と第２層間絶縁層の上層（基板から離れる側）との間を電気的に導通させることが可能となり、配線の自由度を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本実施形態を図面を参照して説明する。また、以下の説明に用いる各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２２】
図１（Ａ）〜図３（Ｄ）は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態では、基板から層間絶縁層の上面に至るプラグ電極を第１プラグ電極と第２プラグ電極とに分け、第１プラグ電極と第２プラグ電極とを分けて繋ぐと共に、合わせマークを形成する工程について説明する。
【００２３】
まず、図１（Ａ）に示すように、基板１の第１面側に第１層間絶縁層３を形成する。基板１は例えばシリコン（Ｓｉ）基板であり、例えば図示しないＭＯＳトランジスタ等が形成されている。また、第１層間絶縁層３は例えばシリコン酸化層であり、その厚さは例えば１０００ｎｍ程度である。
【００２４】
次に、図１（Ｂ）に示すようにフォトリソグラフィ技術及びエッチング技術を用いて第１層間絶縁層３を選択的にエッチングし、基板１に形成される不純物拡散層２上に第１ビアホールｈ１を形成する。不純物拡散層２は、例えば図示しないＭＯＳトランジスタのソース又はドレインである。
【００２５】
次に、図１（Ｃ）に示すように第１ビアホールｈ１が形成されている基板１の第１面側にＷ（タングステン）層４を形成して、第１ビアホールｈ１を埋め込む。Ｗ層の形成は例えばＣＶＤ法で行う。
【００２６】
次に、図２（Ａ）に示すようにＷ層４（図１（Ｃ）参照）にＣＭＰ処理を施して第１層間絶縁層３上からＷ層４を取り除く。これにより、第１ビアホールｈ１内に第１プラグ電極５を形成する。
【００２７】
次に、図２（Ｂ）に示すように、基板１の第１面側に第２層間絶縁層７を形成する。ここで、第２層間絶縁層７は例えば、シリコン窒化層であり、例えば２０〜１００ｎｍ程度の層厚を有している。第２層間絶縁層７の形成は、例えばＣＶＤ法によって行う。
【００２８】
次に、図２（Ｃ）に示すように、基板１の第１面側に第３層間絶縁層９を形成する。第３層間絶縁層９は例えばシリコン酸化層であり、その厚さは例えば８００ｎｍ程度である。
【００２９】
次に、図２（Ｄ）に示すように、フォトリソグラフィ技術及びエッチング技術を用いて第３層間絶縁層９をエッチングする。この場合、第２層間絶縁層７をエッチングストッパとして用い、フォトレジスト層ＰＲをマスクとして用いてエッチングする。
【００３０】
続けて、図３（Ａ）に示すように、第１層間絶縁層３又は第１プラグ電極５をエッチングストッパとしてエッチングを行い、第１プラグ電極５又は第１層間絶縁層３を底面とする第２ビアホールｈ２を形成する。同時に、第１層間絶縁層３に第２層間絶縁層７を底面とする開口部Ｈを形成する。図示しないが、第１、第２ビアホールｈ１，ｈ２の平面視での形状は例えば円形であり、その直径は例えば０．１〜１μｍ程度である。また、開口部Ｈの平面視での形状は例えば矩形で、その一辺の長さは例えば２〜３０μｍ程度である。
【００３１】
次に、図３（Ｂ）に示すように、基板１の第１面側にＷ層１１を形成し、第２ビアホールｈ２と、開口部Ｈとを埋め込む。Ｗ層１１の形成は例えばＣＶＤ法で行う。開口部Ｈ中央と、端部とのＷ層１１の層厚差は、第１層間絶縁層３をエッチングストッパとして用いているため従来技術と比べ小さく抑えられている。そのため、Ｗ層１１の形成工程終了後、Ｗ層１１が有する段差は小さくなる。
そして、このＷ層１１上にＣＭＰ処理を施して第３層間絶縁層９上からＷ層１１を取り除く。Ｗ層１１形成後の段差が小さく抑えられているため、ＣＭＰ処理後の段差を小さく抑えることができる。
【００３２】
これにより、図３（Ｃ）に示すように、第２ビアホールｈ２内に第２プラグ電極１３を形成すると共に、第１層間絶縁層３上に合わせマーク１５を完成させる。なお、ＣＭＰ処理ではディッシングによって、合わせマーク１５の表面が多少凹んだ形状に形成される。
【００３３】
次に、図３（Ｄ）に示すように、第３層間絶縁層９、合わせマーク１５、第２プラグ電極１３等、基板１の第１面側を覆うよう酸化バリア層１７を形成する。開口部Ｈ内の合わせマーク１５の表面は、従来例と比べて段差が少なく形成されているので、酸化バリア層１７を、段差被覆性高く形成することができる。酸化バリア層１７は、例えば、ＴｉＡｌＮ（下層）／Ｉｒ（中層）／ＩｒＯx（上層）からなる積層構造の層である。ＴｉＡｌＮの厚さは例えば１００ｎｍ、Ｉｒの厚さは例えば５０ｎｍ、ＩｒＯxの厚さは例えば１００ｎｍである。
【００３４】
その後、第３層間絶縁層９上に、ＳＢＴ、ＰＺＴ（登録商標）等の強誘電体層（図示せず）を形成する。そして、強誘電体層が形成された基板１全体を酸素雰囲気中で高温熱処理する。この熱処理温度は５００℃以上９００℃以下、望ましくは６００℃以上８００℃以下である。このとき、合わせマーク１５はその上面が酸化バリア層１７によって段差被覆性高く覆われているので、その異常酸化を防止することができる。
このように、本実施形態によれば、選択的エッチングによって第３層間絶縁層９に第２ビアホールｈ２と開口部Ｈとを形成する際に、第１層間絶縁層３をエッチングストッパに使用することができるので、第１層間絶縁層３までエッチングが進行してしまうことを防ぐことができ、開口部Ｈを浅く形成することができる。
【００３５】
従って、開口部Ｈ内をＷ層１１で埋め込むことが容易であり、合わせマーク１５の表面の段差を小さくすることができる。これにより、合わせマーク１５の表面に酸化バリア層１７を段差被覆性高く形成することができるので、酸化バリア層１７形成後の高温熱処理工程で合わせマーク１５の異常酸化を防止することができる。それゆえ、高温熱処理工程以降の工程への悪影響（例えば、合わせマーク１５の膨張による位置合わせ精度の低下や、合わせマーク１５からのパーティクル発生。）を防止することができる。
【００３６】
（変形例）
以下、上記した実施形態の変形例について説明する。上記した実施形態では、基板１全体を酸素雰囲気中で高温熱処理する工程に対応できるよう、第２プラグ電極１３の形成後に酸化バリア層１７で被覆する工程を実施している。ここで、第２プラグ電極１３の形成後、製造プロセス中に酸素雰囲気中で高温熱処理する工程を含まない場合には、図２（Ｃ）に示す酸化バリア層１７の形成を省略することが可能である。この場合でも、合わせマーク１５が有する段差が抑えられているために、合わせマーク１５上に形成される層の段差被覆性が高くなり、不良発生に繋がる段切れや、空隙の発生を抑制することができる。
【００３７】
また、上記した実施形態では、図３（Ｃ）に示すように、第１プラグ電極５、第２プラグ電極１３を合わせマーク１５の製造工程と合わせて形成しているが、これは合わせマーク１５のみを形成しても良い。この場合には、合わせマークの形成方法として変形することができる。例えば、一旦開口部Ｈまで作成した後、第２ビアホールｈ２と第１ビアホールｈ１とを１度のエッチングで形成する。そしてその後、タングステン（Ｗ）層で埋め込む工程を用いても良い。
【００３８】
また、構造的には、図２（Ｄ）に示すように、第３層間絶縁層９に対して第２層間絶縁層７がエッチングストッパとなり得る半導体装置として扱うことができる。上記した実施形態では、第３層間絶縁層９にシリコン酸化層を用い、第２層間絶縁層７にシリコン窒化層を用いている。そのため、過剰エッチングを抑えて各層別にエッチング処理を行うことが可能となり、形状の制御性が高い半導体装置を提供することが可能となる。
【００３９】
また、同様に、図３（Ａ）に示すように、第２層間絶縁層７に対して第１層間絶縁層３がエッチングストッパとなり得る半導体装置として扱うことができる。上記した実施形態では、第２層間絶縁層７にシリコン窒化層を用い、第１層間絶縁層３にシリコン酸化層を用いている。そのため、過剰エッチングを抑えて各層別にエッチング処理を行うことが可能となり、形状の制御性が高い半導体装置を提供することが可能となる。
【００４０】
この実施形態では、ＴｉＡｌＮ／Ｉｒ／ＩｒＯxからなる積層構造の層を酸化バリア層１７として使用する場合について説明したが、その材質は上記に限られることはない。酸化バリア層１７として例えば、ＴｉＮや、ＴｉＡｌＮ、Ａｌ2Ｏ3、ＴｉとＴｉＮの積層体等を使用することも可能である。
なお、この実施形態で説明した合わせマーク１５は、露光機用アライメントマークのほか、ＢＯＸ  ｍａｒｋ／  Ｖｅｒｎｉｅｒ  ｍａｒｋ（合わせ検査マーク）、Ｌ  ｍａｒｋ（マスクメーカが使用する挿入精度測定マーク）、レイヤーに挿入された文字、記号等として使用することも可能である。
【図面の簡単な説明】
【００４１】
【図１】本実施形態に係る半導体装置の製造方法を示す工程断面図（その１）。
【図２】本実施形態に係る半導体装置の製造方法を示す工程断面図（その２）。
【図３】本実施形態に係る半導体装置の製造方法を示す工程断面図（その３）。
【図４】従来例の問題点を示す断面図。
【符号の説明】
【００４２】
１…基板、２…不純物拡散層、３…第１層間絶縁層、４…Ｗ層、５…第１プラグ電極、７…第２層間絶縁層、９…第３層間絶縁層、１１…Ｗ層、１３…第２プラグ電極、１５…合わせマーク、１７…酸化バリア層、Ｈ…開口部、Ｈ’…開口部、９１…酸化バリア層、９３…Ｗ層、ｈ１…第１ビアホール、ｈ２…第２ビアホール、ＰＲ…フォトレジスト層。
【図１】
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【図２】
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【図３】
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【図４】
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