(57)【要約】【課題】絶縁ゲート型半導体において、ラッチアップを抑制しオン電圧を低減させる。【解決手段】半導体装置の製造方法は、第１導電型の半導体層３上に第２導電型のボディ拡散層４を形成する工程（ａ）と、ボディ拡散層４を貫通して半導体層３に達する溝３０を形成する工程（ｂ）と、溝３０にゲート絶縁膜７を介してゲート電極８を形成する工程（ｃ）と、ボディ拡散層４上部に、溝３０の周辺に半導体層３より不純物濃度が高く第１導電型のエミッタ層１０を形成する工程（ｄ）と、ボディ拡散層４上部に、エミッタ層１０から見て溝３０とは反対側に、ボディ拡散層４より不純物濃度が高く第２導電型のボディコンタクト層１２を形成する工程（ｅ）とを備える。ボディ拡散層４のうちの少なくともボディコンタクト層１２の下方の所定の部分の不純物濃度を、第２導電型に維持しながらボディ拡散層４の他の部分よりも低くする工程（ｆ）を更に備える。【選択図】図４
2009026930.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の上部に、第２導電型のボディ拡散層を形成する工程（ａ）と、
前記ボディ拡散層を貫通して前記半導体層に達する溝を形成する工程（ｂ）と、
前記溝の内側に、ゲート絶縁膜を介してゲート電極を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記ボディ拡散層の上部に、前記溝の周辺に、前記第１半導体層よりも不純物濃度が高く且つ第１導電型であるエミッタ層を形成する工程（ｄ）と、
前記ボディ拡散層の上部に、前記エミッタ層から見て前記溝とは反対側に、前記ボディ拡散層よりも不純物濃度が高く且つ第２導電型であるボディコンタクト層を形成する工程（ｅ）とを備え、
前記ボディ拡散層のうちの少なくとも前記ボディコンタクト層の下方に位置する所定の部分の不純物濃度を、第２導電型に維持しながら前記ボディ拡散層の他の部分よりも低くする工程（ｆ）を更に備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記工程（ａ）の後で且つ前記工程（ｂ）の前に行ない、前記所定の部分に第１導電型の不純物を注入して第２導電型不純物の濃度を低下させることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記工程（ａ）に含まれ、前記半導体層に対し、第２導電型の不純物を用いて少なくとも二度の互いに注入エネルギーが異なるイオン注入を行い、前記所定の部分を含む深さ方向の中間部分において不純物濃度が低い前記ボディ拡散層を形成することによって実施されることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記工程（ｆ）は、前記工程（ａ）に含まれ、前記所定の部分に前記第２半導体層を形成するための第２導電型の不純物をイオン注入しないことにより実施されることを特徴とする半導体装置
【請求項５】
第１導電型の半導体層と、
前記半導体層上に形成された第２導電型のボディ拡散層と、
前記ボディ拡散層を貫通して前記半導体層に達する溝と、
前記溝内にゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ拡散層の上部に、前記溝の周辺に形成され、前記半導体層よりも不純物濃度が高く且つ第１導電型であるエミッタ層と、
前記ボディ拡散層の上部に、前記エミッタ層から見て前記溝とは反対側に形成され、前記ボディ拡散層よりも不純物濃度が高く且つ第２導電型のボディコンタクト層とを備え、
前記ボディ拡散層のうちの少なくとも前記ボディコンタクト層の下方に位置する所定の部分に、前記ボディ拡散層のうちの他の部分よりも第２導電型不純物の濃度が低く且つ第２導電型である半導体領域が設けられていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記半導体領域は、前記所定の部分に第１導電型の不純物を導入することにより前記ボディ拡散層における第２導電型不純物の実効濃度を低下させた領域であることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記半導体領域は、前記ボディ拡散層の深さ方向の中間部分における不純物濃度が低くなっていることにより設けられていることを特徴とする半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記半導体領域は、前記ボディ拡散層の不純物が拡散して設けられていることを特徴とする絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートを備える絶縁ゲート型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、家電製品の省エネルギー化を図る等の目的のため、よりオン電圧の低い素子が要求されている。例えば、ＰＤＰ(プラズマディスプレーパネル)テレビの駆動回路部の素子として、ＭＯＳ（Metal Oxide Semiconductor ）トランジスタに変わってＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor ）が使用されるようになって来ている。
【０００３】
ＩＧＢＴは、エミッタ電極及びコレクタ電極と、エミッタ・コレクタ電極間を流れる電流を制御するためのゲート電極とを備えている。ｎチャネル型のＩＧＢＴであれば、ゲート電極のオン電圧が印加されるとエミッタ電極から電子が注入されると共に、コレクタ電極からは正孔が注入される。これにより伝導度変調が起こり、低いオン電圧が実現される。
【０００４】
以下、従来に係る半導体装置について、図９を参照しながら説明する（例えば、特許文献１を参照）。
【０００５】
まず、図９に示すように、従来の半導体装置１００は、Ｐ+ 型のコレクタ領域１０１、Ｎ+ 型のバッファ領域１０２、Ｎ- 型のドリフト領域１０３及びＰ- 型のボディ領域１０４が下から順に積層された構造を有する。ボディ領域１０４上に、Ｐ+ 型のボディコンタクト領域１０７と、Ｎ+ 型のエミッタ領域１０８が設けられている。ボディコンタクト領域１０７及びエミッタ領域１０８と、ドリフト領域１０３とは、ボディ領域１０４によって隔てられている。
【０００６】
エミッタ領域１０８とボディ領域１０４とを貫通してドリフト領域１０３に達するトレンチが形成されている。該トレンチの側壁を覆うゲート絶縁膜１０５が形成され、その内側に、ポリシリコンが埋め込まれてトレンチゲート電極１０６が形成されている。トレンチゲート電極１０６は、ゲート絶縁膜１０５を介してボディ領域１０４に対向している。
【０００７】
また、ボディコンタクト領域１０７及びエミッタ領域１０８に接続するエミッタ電極Ｅと、コレクタ領域１０１に接続する金属からなるコレクタ電極Ｃとが設けられている。
【０００８】
更に、ボディ領域１０４内に、ボディコンタクト領域１０７に下方から接するように、Ｎ型のフローティング半導体領域１０９が設けられている。
【０００９】
このような半導体装置１００について、オン状態のときの動作を説明する。
【００１０】
エミッタ電極Ｅを接地し、コレクタ電極Ｃに正の電圧を印加し、トレンチゲート電極１０６には装置をオンにするための電圧を印加すると、ボディ領域１０４のうちのトレンチゲート電極１０６と対向する部分がＮ型に反転する。エミッタ領域１０８から供給された電子が該Ｎ型に反転した部分をトレンチゲート電極１０６に沿って流れ、ドリフト領域１０３に注入される。
【００１１】
ドリフト領域１０３に注入された電子は、コレクタ電極Ｃに向かって流れ、バッファ領域１０２に蓄積される。電子がバッファ領域１０２に蓄積されると、バッファ領域１０２とコレクタ領域１０１との接触電位差が低下する。この結果、コレクタ領域１０１からバッファ領域１０２に正孔が注入される。このような正孔の注入により、バッファ領域１０２及びドリフト領域１０３に伝導度変調が起こり、低いオン電圧が実現される。
【００１２】
コレクタ領域１０１からバッファ領域１０２に注入された正孔は、電子と再結合して消滅するか、又は、ボディ領域１０４及びボディコンタクト領域１０７を通ってエミッタ電極Ｅへと排出される。
【００１３】
ここで、フローティング半導体領域１０９が正孔の排出経路であるボディコンタクト領域１０７の下方に介在しているため、フローティング半導体領域１０９とボディ領域１０４との接合界面にはポテンシャル障壁が形成される。該ポテンシャル障壁は、フローティング半導体領域１０９を経由してボディコンタクト領域１０７へと流れようとする正孔の流動を妨げる。この結果、ボディ領域１０４内に正孔が蓄積されることになり、オン電圧が低減される。
【特許文献１】特開２００５−２１００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、以上に説明した従来の半導体装置１００によると、ボディ領域１０４内にフローティング半導体領域１０９を形成しているため、オン状態にすると正孔の蓄積によってボディ領域１０４の電位が上昇する。蓄積された正孔はエミッタ領域１０８に流れ、エミッタ領域１０８とボディ領域１０４とドリフト領域１０３とによって構成される寄生ＮＰＮトランジスタがオンし、ラッチアップが発生する。この結果、半導体装置が破壊される場合もある。これについて、以下に説明する。
【００１５】
図１０（ａ）は、図９の半導体装置１００についてシミュレーションによって求めた不純物分布を示す断面図である。また、図１０（ｂ）は、半導体装置１００においてフローティング半導体領域１０９を設けていない構造の半導体装置について示す不純物分布である。更に、図１１（ａ）及び（ｂ）は、順に図１０（ａ）及び（ｂ）に対応し、エミッタ電極Ｅを接地し、コレクタ電極Ｃには正のバイアスを印加し、ゲート電極１０６にはオンするための電圧を印加した状態における電位分布の断面を示している。つまり、それぞれ図１０（ａ）及び（ｂ）の不純物分布を用いてシミュレーションを実行した結果得られた電位分布を示している。
【００１６】
図１１（ａ）及び（ｂ）の電位分布を互いに比較すると、フローティング半導体領域１０９を形成した素子（図１１（ａ））の場合、ボディ領域１０４は電位が上昇していることが判る。ボディ領域１０４の電位が上昇すると、ボディ領域１０４とエミッタ領域１０８との電位障壁が小さくなり、寄生トランジスタがオンになりやすく、ラッチアップが発生しやすくなる。このことの解決が課題となっている。
【００１７】
前記に鑑み、本発明の目的は、ラッチアップを抑制し、オン電圧を低減する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、第１導電型の半導体層の上部に、第２導電型のボディ拡散層を形成する工程（ａ）と、ボディ拡散層を貫通して半導体層に達する溝を形成する工程（ｂ）と、溝の内側に、ゲート絶縁膜を介してゲート電極を形成する工程（ｃ）と、工程（ｃ）の後に、ボディ拡散層の上部に、溝の周辺に、第１半導体層よりも不純物濃度が高く且つ第１導電型であるエミッタ層を形成する工程（ｄ）と、ボディ拡散層の上部に、エミッタ層から見て溝とは反対側に、ボディ拡散層よりも不純物濃度が高く且つ第２導電型であるボディコンタクト層を形成する工程（ｅ）とを備え、ボディ拡散層のうちの少なくともボディコンタクト層の下方に位置する所定の部分の不純物濃度を、第２導電型に維持しながらボディ拡散層の他の部分よりも低くする工程（ｆ）を更に備える。
【００１９】
本発明の絶縁ゲート型半導体装置の製造方法によると、ボディ拡散層のうちのボディコンタクト層の下方の所定の部分において第２導電型であり且つボディ拡散層の他の部分よりも低い第２導電型不純物の濃度を有するようになっている絶縁ゲート型半導体装置を製造することができる。このような絶縁ゲート型半導体装置は、ボディ拡散層中にキャリアが蓄積されるため、オン電圧が低くなっている。
【００２０】
ここで、第２導電型であるボディ拡散層中に、反対導電型（第１導電型）である領域（フローティング層）は設けられていない。このため、ボディ拡散層中においてエミッタ層よりも電位の高い部分が発生するのを抑制することができる。この結果、第１導電型であるエミッタ層、第２導電型であるボディ拡散層及び第１導電型である半導体層により構成される寄生トランジスタのラッチアップを抑制することができる。
【００２１】
尚、所定の部分の不純物濃度としては、第２導電型不純物の濃度から第１導電型の不純物の濃度を差し引いた実効上の不純物濃度を考える。よって、以下に説明する通り、第２導電型の不純物の濃度が実際に低くなっている構成であっても良いし、第２導電型の不純物濃度は同じであるが第１導電型の不純物によって実効濃度が低くなっている構成であっても良い。
【００２２】
また、工程（ｆ）は、工程（ａ）の後で且つ工程（ｂ）の前に行ない、所定の部分に第１導電型の不純物を注入して第２導電型不純物の濃度を低下させることが好ましい。
【００２３】
第２導電型であるボディ拡散層に対して第１導電型である不純物を注入すると、第２導電型の不純物の実効濃度が低下する。更に第１導電型不純物のドーズ量を増やすと導電型の反転が起こるが、ドーズ量を設定することによりこれを避け、第２導電型を維持することができる。このようにして、ボディコンタクト層の下方の所定の部分において、第２導電型であり且つボディ拡散層の他の部分よりも不純物の実効濃度が低い領域を設けることができる。これにより、前記のように低いオン電圧とラッチアップの抑制を共に実現することができる。
【００２４】
また、工程（ｆ）は、工程（ａ）に含まれ、半導体層に対し、第２導電型の不純物を用いて少なくとも二度の互いに注入エネルギーが異なるイオン注入を行い、所定の部分を含む深さ方向の中間部分において不純物濃度が低いボディ拡散層を形成することによって実施されることが好ましい。
【００２５】
つまり、半導体層に対し、注入エネルギーの違いによって少なくとも二つの異なる深さに第２導電型不純物の注入を行うことにより、その中間の深さの部分において（他の深さの部分よりも）不純物濃度が低くなっているボディ拡散層を形成する。これにより、ボディコンタクト層下方の所定の部分において、第２導電型を維持しながらボディ拡散層の他の部分よりも不純物濃度を低くすることができる。
【００２６】
また、工程（ｆ）は、工程（ａ）に含まれ、所定の部分にボディ拡散層を形成するための第２導電型の不純物をイオン注入しないことにより実施されることが好ましい。
【００２７】
つまり、ボディ拡散層を形成する際に、ボディコンタクト層を形成する領域の下方においてはイオン注入を避け、他の部分よりも浅くなっているボディ拡散層を形成する。これにより、ボディコンタクト層下方の所定の部分において、第２導電型を維持しながらボディ拡散層の他の部分よりも不純物濃度を低くすることができる。
【００２８】
前記の目的を達成するため、本発明に係る半導体装置は、第１導電型の半導体層と、半導体層上に形成された第２導電型のボディ拡散層と、ボディ拡散層を貫通して半導体層に達する溝と、溝内にゲート絶縁膜を介して形成されたゲート電極と、ボディ拡散層の上部に、溝の周辺に形成され、半導体層よりも不純物濃度が高く且つ第１導電型であるエミッタ層と、ボディ拡散層の上部に、エミッタ層から見て溝とは反対側に形成され、ボディ拡散層よりも不純物濃度が高く且つ第２導電型のボディコンタクト層とを備え、ボディ拡散層のうちの少なくともボディコンタクト層の下方に位置する所定の部分に、ボディ拡散層のうちの他の部分よりも第２導電型不純物の濃度が低く且つ第２導電型である半導体領域が設けられている。
【００２９】
本発明の絶縁ゲート型半導体装置によると、ボディ拡散層中のボディコンタクト層の下方の所定の部分に、第２導電型であり且つボディ拡散層の他の部分より不純物濃度が低い半導体領域が設けられている。このことにより、ボディ拡散層中にキャリアが蓄積されるため、低いオン電圧が実現する。
【００３０】
ここで、ボディ拡散層中に反対導電型（第１導電型）である領域（フローティング層）は設けられていないため、ボディ拡散層中においてエミッタ層よりも電位の高い部分が発生するのを抑制することができる。この結果、第１導電型であるエミッタ層、第２導電型であるボディ拡散層及び第１導電型である半導体層により構成される寄生トランジスタのラッチアップを抑制することができる。
【００３１】
尚、前記半導体領域は、ボディ拡散層の深さ方向の中間部分における不純物濃度が低くなっていることにより設けられていることが好ましい。
【００３２】
また、前記半導体領域は、ボディ拡散層の不純物が拡散して設けられていることが好ましい。
【００３３】
また、前記半導体領域は、ボディ拡散層の不純物が拡散して設けられていることが好ましい。
【００３４】
第２導電型を維持しながら不純物濃度が低くなっている領域を設けるために、このようにしても良い。
【発明の効果】
【００３５】
本発明に係る半導体装置及びその製造方法によると、ボディ領域にキャリアを蓄積することができると共に、ボディ領域の電位上昇も発生しない。したがって、ラッチアップが抑制され且つオン電圧の低い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る絶縁ゲート型半導体装置及びその製造方法について、図面を参照しながら説明する。図１（ａ）及び（ｂ）、図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）は、本発明の絶縁ゲート型半導体装置５０の製造工程を説明するための模式的な断面図である。
【００３７】
図４（ｂ）に示される絶縁ゲート型半導体装置５０を製造するために、まず、図１（ａ）に示す通り、例えばシリコンからなり且つコレクタとして機能するＰ+ 型半導体基板１上に、Ｎ+ 型バッファ層２を形成する。ここで、Ｐ+ 型半導体基板１の不純物濃度を１×１０19ｃｍ-3以上とすると共に、Ｎ+ 型バッファ層２の不純物濃度を１×１０17〜１×１０18ｃｍ-3程度とする。
【００３８】
次に、Ｎ+ 型バッファ層２上に、Ｎ- 型エピタキシャル層３を形成する。Ｎ- 型エピタキシャル層３の不純物濃度及び膜厚は絶縁ゲート型半導体装置５０の耐圧に依存する。例えば、数百〜６００Ｖ程度の耐圧であれば、不純物濃度を１×１０13〜１×１０15ｃｍ-3とすると共に、膜厚を１０μｍとする。尚、本実施形態では、Ｐ+ 型半導体基板１、Ｎ+ 型バッファ層２及びＮ- 型エピタキシャル層３をまとめて「基板」と称する。
【００３９】
次に、図１（ｂ）に示す通り、Ｎ- 型エピタキシャル層３に対してＰ型不純物であるボロンのイオン注入と拡散を行い、深さ数μｍのＰ型ボディ拡散層４を形成する。例えば、ボロンのイオン注入条件について、注入エネルギーが数１０ｋｅＶ、注入ドーズ量が１×１０15〜５×１０15ｃｍ-2として行なう。これにより、Ｐ型ボディ拡散層４の不純物濃度は、Ｎ- 型エピタキシャル層３の不純物濃度に比べて一桁から二桁程度高い濃度とする。
【００４０】
次に、図２（ａ）に示す通り、基板上に、ボディコンタクト層形成領域（図４（ａ）に示す工程にて形成するＰ+ 型ボディコンタクト層１２に対応する位置）に開口を有する第１のレジストパターン５を形成する。続いて、第１のレジストパターン５をマスクとして、Ｐ型ボディ拡散層４に対してＮ型不純物であるリンのイオン注入をする。このとき、注入するＮ型不純物のドーズ量として、Ｐ型ボディ拡散層４がＮ型に反転することのないドーズ量を選択する。例えば、リンのイオン注入条件としては、注入エネルギーが１２００ｋｅＶ、注入ドーズ量が２×１０12ｃｍ-2の第１の条件と、注入エネルギーが８００ｋｅＶ、注入ドーズ量が５×１０12ｃｍ-2の第２の条件とする。これにより、Ｐ型ボディ拡散層４中に、Ｎ型不純物によって相殺されてＰ型不純物の実効濃度がＰ型ボディ拡散層４に比べて低下したＰ- 型半導体領域である埋め込みＰ- 型層６を形成する。
【００４１】
次に、図２（ｂ）に示すように、Ｐ型ボディ拡散層４を貫通してＮ- 型エピタキシャル層３に達する溝３０を形成する。続いて、図３（ａ）に示すように、溝３０の内壁を覆うように酸化膜等であり且つゲート絶縁膜となり絶縁膜７を形成する。更に、絶縁膜７を介してポリシリコン等のゲート材料によって溝３０を埋め込むことにより、トレンチゲート電極８を形成する。
【００４２】
次に、図３（ｂ）に示すように、基板上に、トレンチゲート電極８及びボディコンタクト層形成領域の上を覆い、エミッタ層形成領域（溝３０に隣接する領域）に開口を有する第２のレジストパターン９を形成する。第２のレジストパターン９をマスクとしてＮ型不純物であるリンのイオン注入を行い、溝３０に隣接する部分のＰ型ボディ拡散層４に１×１０20ｃｍ-3程度の不純物濃度を有する高濃度のＮ+ 型エミッタ層１０を形成する。
【００４３】
次に、図４（ａ）に示すように、基板上に、ボディコンタクト層形成領域（Ｎ+ 型エミッタ層１０から見て溝３０とは反対側の領域）に開口を有する第３のレジストパターン１１を形成する。その後、第３のレジストパターン１１をマスクとしてＰ型不純物のイオン注入を行い、１×１０20ｃｍ-3程度の不純物濃度を有するＰ+ 型ボディコンタクト層１２を形成する。先に述べた通り、Ｐ+ 型ボディコンタクト層１２の下方には、Ｐ型ボディ拡散層４に比べてＰ型不純物の実効濃度が低い埋め込みＰ- 型層６が位置している。
【００４４】
次に、図４（ｂ）に示すように、保護膜となるＢＰＳＧ膜１３を形成してトレンチゲート電極８（及び絶縁膜７）上を覆う。更に、Ｎ+ 型エミッタ層１０及びＰ+ 型ボディコンタクト層１２に接し且つＢＰＳＧ膜１３上を覆うエミッタ電極１４と、Ｐ+ 型半導体基板１の裏面（Ｎ+ 型バッファ層２等が形成されているのと反対の面）に接続するコレクタ電極１５を形成する。更に、周知の技術を用いて、図示を省略している配線等を形成する。
【００４５】
以上の工程により、図４（ｂ）に示す本実施形態の絶縁ゲート型半導体装置５０が形成される。その構成は、次の通りである。
【００４６】
まず、Ｐ+ 型半導体基板１、Ｎ+ 型バッファ層２、Ｎ- 型エピタキシャル層３、Ｐ型ボディ拡散層４が下からこの順に積層されている。Ｐ型ボディ拡散層４を貫通してＮ- 型エピタキシャル層３に達する溝３０が設けられ、その内側にゲート絶縁膜となる絶縁膜７を介してポリシリコン等からなるトレンチゲート電極８が設けられている。Ｐ型ボディ拡散層４上に、溝３０の周辺にＮ+ 型エミッタ層１０が設けられていると共に、Ｎ+ 型エミッタ層１０から見て溝３０とは反対側にＰ+ 型ボディコンタクト層１２が形成されている。Ｐ型ボディ拡散層４内におけるＰ+ 型ボディコンタクト層１２の下方には、Ｎ型の不純物が導入されることによりＰ型不純物の実効濃度がＰ型ボディ拡散層４の他の部分よりも低くなっているＰ- 型半導体領域であるＰ- 型層６が設けられている。溝３０上を覆うように保護膜となるＢＰＳＧ膜１３が設けられ、更に、Ｎ+ 型エミッタ層１０及びＰ+ 型ボディコンタクト層１２に接続するエミッタ電極１４と、Ｐ+ 型半導体基板１の裏面に接続するコレクタ電極１５とが設けられている。
【００４７】
このような構成を有する絶縁ゲート型半導体装置５０の動作を以下に説明する。
【００４８】
絶縁ゲート型半導体装置５０において、エミッタ電極１４を接地し、コレクタ電極１５に正の電圧を印加し、トレンチゲート電極８にはオン状態にするための電圧を印加する。これにより、Ｐ型ボディ拡散層４のうちのトレンチゲート電極８に対向する部分がＮ型に反転する。この結果、Ｎ+ 型エミッタ層１０から供給された電子がキャリアとして該Ｎ型に反転した部分をトレンチゲート電極８に沿って流れ、ドリフト領域であるＮ- 型エピタキシャル層３に注入される。
【００４９】
Ｎ- 型エピタキシャル層３に注入された電子は、更にコレクタ電極１５に向かって流れ、Ｎ+ 型バッファ層２に蓄積される。電子がＮ+ 型バッファ層２に蓄積されると、Ｎ+ 型バッファ層２とコレクタとして機能するＰ+ 型半導体基板１との接触電位差が低下する。この結果、Ｐ+ 型半導体基板１からＮ+ 型バッファ層２に対して正孔が注入される。このような正孔の注入により、Ｎ+ 型バッファ層２及びＮ- 型エピタキシャル層３において伝導度変調が生じ、低いオン電圧が実現する。
【００５０】
Ｐ+ 型半導体基板１から注入された正孔は、電子と再結合して消滅するか、又は、Ｐ型ボディ拡散層４及びＰ+ 型ボディコンタクト層１２を通ってエミッタ電極１４へと排出される。
【００５１】
ここで、Ｐ+ 型ボディコンタクト層１２の下方において、Ｐ型不純物の実効濃度が低下した埋め込みＰ- 型層６が設けられており、Ｐ型ボディ拡散層４の不純物濃度が低くなっていると考えることができる。このため、Ｐ型ボディ拡散層４中にキャリアが蓄積され、オン電圧が低減される。
【００５２】
また、Ｐ型ボディ拡散層４中に、反対導電型（本実施形態の例では、Ｎ型）のフローティング層は形成されていない。このため、Ｐ型ボディ拡散層４においてＮ+ 型エミッタ層１０よりも電位が高くなることは抑制されている。この結果、Ｎ- 型エピタキシャル層３、Ｐ型ボディ拡散層４及びＮ+ 型エミッタ層１０により構成される寄生ＮＰＮトランジスタのラッチアップを抑制することができる。
【００５３】
このように、本実施形態の絶縁ゲート型半導体装置５０は、オン電圧の低減及びラッチアップ耐性の向上を共に実現した絶縁ゲート型半導体装置となっている。
【００５４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る絶縁ゲート型半導体装置及びその製造方法について、図面を参照しながら説明する。図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）は、本発明の絶縁ゲート型半導体装置５０ａの製造工程を説明するための模式的な断面図である。
【００５５】
図６（ｂ）に示される絶縁ゲート型半導体装置５０ａを製造するためには、まず、第１の実施形態の図１（ａ）に示すのと同様の工程を行う。これにより、Ｐ+ 型半導体基板１上にＮ+ 型バッファ層２とＮ- 型エピタキシャル層３とが下からこの順に積層された構造を得る。
【００５６】
次に、図５（ａ）に示すように、Ｎ- 型エピタキシャル層３に対し、Ｐ型不純物であるボロンを例えば１０００ｋｅＶの高エネルギーでドーズ量２．０×１０13ｃｍ-2〜３．０×１０13ｃｍ-2程度注入し、高エネルギーＰ型層１６を形成する。更に、図５（ｂ）に示すように、Ｐ型不純物であるボロンを例えば５０ｋｅＶの低エネルギーでドーズ量１．０×１０15ｃｍ-2程度を注入し、低エネルギーＰ型層１７を形成する。尚、ここで言う高エネルギー及び低エネルギーとは、互いの相対的な注入エネルギーの高低を言うものである。
【００５７】
次に、図６（ａ）に示すように、高エネルギーＰ型層１６及び低エネルギーＰ型層１７における不純物を拡散させる。これにより、深さ方向について二つのピークがあり、その中間部分において不純物濃度が低くなっているの不純物濃度プロファイルを有するＰ型ボディ拡散層１８を形成する。図には、Ｐ型ボディ拡散層１８のうち、不純物濃度が低い領域をＰ- 型半導体領域１８ａとして図示している。
【００５８】
この後、第１の実施形態において図２（ｂ）及び図３（ａ）を参照して説明したのと同様の工程を行う。つまり、Ｐ型ボディ拡散層１８を貫通してＮ- 型エピタキシャル層３に達する溝３０を形成し、その内壁を覆うゲート絶縁膜となる絶縁膜７と、その内側を埋め込むポリシリコン等からなるトレンチゲート電極８を形成する。更に、同じく図３（ｂ）及び図４（ａ）を参照して説明したのと同様の工程を行う。つまり、Ｐ型ボディ拡散層１８上の溝３０に隣接する部分にＮ型不純物をイオン注入してＮ+ 型エミッタ層１０を形成し、更に、Ｎ+ 型エミッタ層１０から見て溝３０とは反対側の部分にＰ+ 型ボディコンタクト層１２を形成する。
【００５９】
次に、保護膜となるＢＰＳＧ膜１３を形成してトレンチゲート電極８（及び絶縁膜７）上を覆う。更に、Ｎ+ 型エミッタ層１０及びＰ+ 型ボディコンタクト層１２に接し且つＢＰＳＧ膜１３上を覆うエミッタ電極１４と、Ｐ+ 型半導体基板１の裏面に接続するコレクタ電極１５を形成する。更に、周知の技術を用いて、図示を省略している配線等を形成すると、図６（ｂ）に示す本実施形態の絶縁ゲート型半導体装置５０ａが得られる。
【００６０】
絶縁ゲート型半導体装置５０ａは、第１の実施形態の絶縁ゲート型半導体装置５０（図４（ｂ）を参照）と次の点を除いて同様の構造である。つまり、Ｐ型ボディ拡散層４中のＰ+ 型ボディコンタクト層１２の下方にＮ型不純物の導入によりＰ型不純物の実効濃度が低下したＰ- 型層６が形成されるのに変えて、深さ方向の中間部分においてＰ型不純物濃度が低いＰ- 型半導体領域１８ａを含むＰ型ボディ拡散層４が形成されている。
【００６１】
このように、絶縁ゲート型半導体装置５０ａにおいて、Ｐ型ボディ拡散層１８は深さ方向の中間部分において他の部分よりもＰ型不純物の濃度が低くなっている。このため、第１の実施形態の絶縁ゲート型半導体装置５０と同様、装置を動作させた際にはＰ型ボディ拡散層１８中にキャリアが蓄積され、オン電圧が低減される。
【００６２】
また、Ｐ型ボディ拡散層１８中に反対導電型のフローティング層は形成されていないため、やはり第１の実施形態の場合と同様に、寄生トランジスタのラッチアップを抑制することができる。
【００６３】
このように、本実施形態の絶縁ゲート型半導体装置５０ａは、オン電圧の低減及びラッチアップ耐性の向上を共に実現した絶縁ゲート型半導体装置となっている。
【００６４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る絶縁ゲート型半導体装置及びその製造方法について、図面を参照しながら説明する。図７（ａ）及び（ｂ）と図８とは、本発明の絶縁ゲート型半導体装置５０ｂの製造工程を説明するための模式的な断面図である。
【００６５】
図８に示される絶縁ゲート型半導体装置５０ｂを製造するためには、まず、第１の実施形態の図１（ａ）に示すのと同様の工程を行う。これにより、Ｐ+ 型半導体基板１上にＮ+ 型バッファ層２とＮ- 型エピタキシャル層３とが下からこの順に積層された構造を得る。
【００６６】
次に、図７（ａ）に示す工程を行う。まず、Ｎ- 型エピタキシャル層３上に、図８にも示しているＰ+ 型ボディコンタクト層１２を形成する領域に対応する第３のレジストパターン１９を形成する。続いて、第３のレジストパターン１９をマスクとして、Ｎ- 型エピタキシャル層３に対してＰ型不純物のイオン注入を行う。例えば、Ｐ型不純物であるボロンのイオン注入条件としては、注入エネルギーが３０ｋｅＶ、注入ドーズ量が５×１０13ｃｍ-2とする。これにより、第３のレジストパターン１９の下方を避けてＮ- 型エピタキシャル層３上にＰ型ボディ拡散層２０が形成される。
【００６７】
次に、図７（ｂ）に示すように、注入したＰ型不純物の拡散を行う。これにより、Ｐ型ボディ拡散層２０が横方向に広がり、第３のレジストパターン１９を設けていた領域の下方にもＰ型ボディ拡散層２０が位置するようになる。但し、第３のレジストパターン１９を設けていた領域の下方におけるＰ型ボディ拡散層２０は他の部分に比べて浅く、更にその下方には、不純物濃度の低いＰ- 型半導体領域２０ａが位置するようになる。
【００６８】
この後、第１の実施形態において図２（ｂ）及び図３（ａ）を参照して説明したのと同様の工程を行う。つまり、Ｐ型ボディ拡散層２０を貫通してＮ- 型エピタキシャル層３に達する溝３０を形成し、その内壁を覆うゲート絶縁膜となる絶縁膜７と、その内側を埋め込むポリシリコン等からなるトレンチゲート電極８を形成する。更に、同じく図３（ｂ）及び図４（ａ）を参照して説明したのと同様の工程を行う。つまり、Ｐ型ボディ拡散層２０上の溝３０に隣接する部分にＮ型イオンを注入してＮ+ 型エミッタ層１０を形成し、更に、Ｎ+ 型エミッタ層１０から見て溝３０とは反対側の部分にＰ+ 型ボディコンタクト層１２を形成する。
【００６９】
次に、保護膜となるＢＰＳＧ膜１３を形成してトレンチゲート電極８（及び絶縁膜７）上を覆う。更に、Ｎ+ 型エミッタ層１０及びＰ+ 型ボディコンタクト層１２に接し且つＢＰＳＧ膜１３上を覆うエミッタ電極１４と、Ｐ+ 型半導体基板１の裏面に接続するコレクタ電極１５を形成する。更に、周知の技術を用いて、図示を省略している配線等を形成すると、図８に示す本実施形態の絶縁ゲート型半導体装置５０ｂが得られる。
【００７０】
絶縁ゲート型半導体装置５０ｂは、第１の実施形態の絶縁ゲート型半導体装置５０（図４（ｂ）を参照）と次の点を除いて同様の構造である。つまり、Ｐ型ボディ拡散層４中のＰ+ 型ボディコンタクト層１２の下方にＰ- 型層６が形成されるのに変えて、Ｐ+ 型ボディコンタクト層１２の下方においてＰ型ボディ拡散層４の形成が抑制され、他の部分よりも浅く形成されている。
【００７１】
絶縁ゲート型半導体装置５０ｂにおいて、Ｐ型ボディ拡散層２０はＰ+ 型ボディコンタクト層１２の下方において不純物濃度が薄くなっている。このため、第１の実施形態の絶縁ゲート型半導体装置５０と同様、装置を動作させるとＰ型ボディ拡散層２０内にキャリアが蓄積され、オン電圧が低減される。
【００７２】
また、Ｐ型ボディ拡散層２０中に反対導電型のフローティング層は形成されていないため、やはり第１の実施形態の場合と同様に、寄生トランジスタのラッチアップを抑制することができる。
【００７３】
このように、本実施形態の絶縁ゲート型半導体装置５０ｂは、オン電圧の低減及びラッチアップ耐性の向上を共に実現した絶縁ゲート型半導体装置となっている。
【産業上の利用可能性】
【００７４】
本発明は、オン電圧の低減及びラッチアップ耐性の向上を共に実現する絶縁ゲート型半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【００７５】
【図１】図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図２】図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図４】図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図５】図５（ａ）及び（ｂ）は、本発明の第２の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の第２の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図７】図７（ａ）及び（ｂ）は、本発明の第３の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図８】図８は、本発明の第３の実施形態に係るゲート絶縁膜半導体装置の製造方法を示す要部の工程断面図である。
【図９】図９は、従来のゲート絶縁膜半導体装置の要部断面図である。
【図１０】図１０（ａ）及び（ｂ）は、不純物分布の断面図を示すシミュレーション結果である。
【図１１】図１１（ａ）及び（ｂ）は、電位分布の断面図を示すシミュレーション結果である。
【符号の説明】
【００７６】
１      Ｐ+ 型半導体基板
２      Ｎ+ 型バッファ層
３      Ｎ- 型エピ層
４      Ｐ型ボディ拡散層
５      第１のレジストパターン
６      Ｐ型層
７      絶縁膜
８      トレンチゲート電極
９      第２のレジストパターン
１０      型エミッタ層
１１      第３のレジストパターン
１２      Ｐ+ 型ボディコンタクト層
１３      ＢＰＳＧ膜
１４      エミッタ電極
１５      コレクタ電極
１６      高エネルギーＰ型層
１７      低エネルギーＰ型層
１８      Ｐ型ボディ拡散層
１８ａ    Ｐ- 型半導体領域
１９      第３のレジストパターン
２０      Ｐ型ボディ拡散層
２０ａ    Ｐ- 型半導体領域
３０      溝
５０      絶縁ゲート型半導体装置
５０ａ    絶縁ゲート型半導体装置
５０ｂ    絶縁ゲート型半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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