(57)【要約】【課題】  拡散層、または半導体層の不純物濃度の低下による抵抗の上昇によるセル電流の低下を防止することが可能な半導体記憶装置を提供する。【解決手段】  ｎ型シリコン基板１の主面上に複数のセルゲート２が離間形成され、このセルゲート２間のシリコン基板１の主面ｎ型拡散層７が形成されている。各セルゲート２間には、ゲート絶縁膜３及び埋め込み絶縁膜８からなるセル間絶縁膜９が設けられ、このセル間絶縁膜９中に炭素元素を含む炭素蓄積領域１０が設けられている。この炭素蓄積領域１０における炭素元素濃度の最大がｎ型拡散層７とセル間絶縁膜９との界面から２ｎｍの領域に設けられている。この炭素元素は、Ｓｉと結合して正の固定電荷となっており、この正電荷によりｎ型拡散層７のキャリア濃度を高め、トランジスタのしきい値を変動させること無く、セル電流を増大させる。【選択図】  図１
2009170732.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を有する基板と、
前記半導体層の主面下に形成されたｎ型半導体領域と、
前記半導体層の主面上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された電荷ブロック層、及び前記電荷ブロック層上に形成された制御ゲート電極を有し、かつ互いに離間形成された複数のセルゲートと、
前記セルゲート間の前記半導体層の主面上に形成されたセル間絶縁膜と、
前記セル間絶縁膜中に形成され、かつ前記半導体層と前記セル間絶縁膜との界面から２ｎｍ以内の領域で炭素元素濃度が最大の炭素蓄積領域と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ｎ型半導体領域のドーパント濃度が１×１０２０ｃｍ−３以下であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記炭素元素の最大濃度は、１×１０１２〜１×１０１５ｃｍ−２であることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記炭素元素は、チャネル長方向において、前記セル間絶縁膜の中央領域の濃度よりも前記中央領域の両側の周辺領域で濃度が大きいことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記基板は、前記半導体層が半導体基台上に絶縁層を介して設けられたＳＯＩ基板であることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にＮＡＮＤ型不揮発性半導体メモリに関する。
【背景技術】
【０００２】
電気的にデータの書換えが可能なＮＡＮＤ型不揮発性半導体メモリは、セルゲートトランジスタの電荷蓄積層の電荷量を変化させることでそのしきい値電圧を変え、データを記憶する。一般的にはゲート絶縁膜を介した電荷蓄積層と半導体基板間で電子の放出／注入を行い、電荷蓄積層の電荷量の制御が行われている。
【０００３】
第一の従来技術によるＮＡＮＤ型不揮発性半導体メモリでは、ビット線方向に沿って、半導体基板の主面上にゲート絶縁膜を介して設けられた電荷蓄積層とこの電荷蓄積層上に電荷ブロック層を介して設けられた制御ゲート電極からなる複数のセルゲートが互いに離間して並設されている。そして、隣り合うセルゲート間の半導体基板の主面にソースあるいはドレイン拡散層が設けられ、これにより複数のメモリセルトランジスタが直列接続されている。また、隣り合うセルゲート間には、セル間絶縁膜が設けられている（例えば、特許文献１参照。）。
【０００４】
このようなＮＡＮＤ型不揮発性半導体メモリでは、メモリ寸法の微細化に伴い、短チャネル効果（メモリセルトランジスタのしきい値低下）を回避するために、ソースあるいはドレイン拡散層の不純物濃度を下げる必要がある。典型的には、メモリ寸法が５０ｎｍ程度のとき、その拡散層の不純物濃度は、１×１０１８〜１×１０２０ｃｍ−３程度となる。
【０００５】
第二の従来技術によるＮＡＮＤ型不揮発性半導体メモリでは、基台表面上に絶縁層を介して設けられた半導体層を有するＳＯＩ（Silicon On Insulator）基板の半導体層の主面上にゲート絶縁膜を介して設けられた電荷蓄積層とこの電荷蓄積層上に電荷ブロック層を介して設けられた制御ゲート電極とからなる複数のセルゲートが互いに離間して並設され、それぞれのセルゲート間にセル間絶縁膜が設けられている。このＮＡＮＤ型不揮発性半導体メモリにおける複数のメモリセルトランジスタは、半導体層により直列接続され、デプレッションタイプのトランジスタ動作をするものである（例えば、特許文献２参照。）。
【０００６】
このようなＮＡＮＤ型不揮発性半導体メモリにおいても、メモリ寸法の微細化に伴い、メモリセルトランジスタのカットオフ動作を保証するために、半導体層の不純物濃度は低く設定する必要がある。
【０００７】
前述したいずれのＮＡＮＤ型不揮発性半導体メモリも、メモリ寸法の微細化に伴い、拡散層または半導体層の不純物濃度が低く設定されるため、セルトランジスタをオン状態にしたときに、不純物濃度低下に起因する拡散層または半導体層の抵抗の上昇によってセル電流の低下が起こり、メモリ誤動作が発生するという問題があった。
【特許文献１】特開２００６−３１０３９３
【特許文献２】特開２００６−２９４７１１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題に鑑みなされたもので、拡散層または半導体層の抵抗の上昇によるセル電流の低下を防止することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様による半導体記憶装置は、半導体層を有する基板と、前記半導体層の主面下に形成されたｎ型半導体領域と、前記半導体層の主面上に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された電荷ブロック層、及び前記電荷ブロック層上に形成された制御ゲート電極を有し、かつ互いに離間形成された複数のセルゲートと、前記セルゲート間の前記半導体層の主面上に形成されたセル間絶縁膜と、前記セル間絶縁膜中に形成され、かつ前記半導体層と前記セル間絶縁膜との界面から２ｎｍ以内の領域で炭素元素濃度が最大の炭素蓄積領域とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、拡散層または半導体層の抵抗の上昇によるセル電流の低下を防止することが可能な半導体記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの断面図である。図においては、ビット線方向（チャネル長方向）に隣接する複数のうち２つのメモリセルトランジスタのみを示している。
【００１３】
図１に示すように、本実施形態のＮＡＮＤ型不揮発性半導体メモリのメモリセルトランジスタでは、ｐ型シリコン基板（半導体層）１の主面には、複数のセルゲート２がビット線方向に沿って、互いに離間して並設されている。各セルゲート２はｐ型シリコン基板１の主面上にゲート絶縁膜３を介して設けられた電荷蓄積層４と、この電荷蓄積層４上に電荷ブロック層５を介して設けられた制御ゲート電極６とから構成された積層構造を有している。なお、ここでは、制御ゲート電極６上にマスク材１１が設けられている。
【００１４】
ゲート絶縁膜３は、例えば、シリコン酸化膜からなり、電荷蓄積層４は、例えば、ドープトポリシリコン等の電導体またはシリコン窒化膜等の電荷トラップ準位を有する絶縁膜からなる。電荷ブロック層５は、例えば、シリコン酸化膜、シリコン酸窒化膜またはシリコン酸化膜よりも誘電率の高い高誘電体絶縁膜、例えば、ハフニウムアルミネート等からなる。制御ゲート電極６は、例えば、ドープトポリシリコンまたはドープトポリシリコン／シリサイドの２層構造からなる。
【００１５】
この隣接するセルゲート２間のｐ型シリコン基板１の主面には、ソース層／ドレイン層としてのｎ型の拡散層７が設けられ、複数のメモリセルトランジスタは直列接続されている。
【００１６】
さらに、各セルゲート２間及びセルゲート２上には、セル間絶縁膜９が設けられている。ここでは、セル間絶縁膜９は、セルゲート２間のｎ型拡散層７の表面上に延在するゲート絶縁膜３と、セルゲート２間及びセルゲート２上に設けられた埋め込み絶縁膜８とで構成されている。埋め込み絶縁膜８は、例えば、シリコン酸化膜からなりＣＶＤ（Chemical Vapor Deposition）等を用いて形成される。
【００１７】
このセルゲート２間のセル間絶縁膜９部分中のシリコン基板１との界面付近には、炭素元素を高濃度に含有する炭素蓄積領域１０が設けられている。この炭素蓄積領域１０は炭素元素の注入や拡散等により形成される。
【００１８】
炭素蓄積領域１０において、シリコン基板１との界面近傍の炭素元素は正の固定電荷となっている。この正の固定電荷の起源に関しては、ＸＰＳ（X-Ray Photoelectron Spectroscopy）分析を用いた実験結果によれば、基板にシリコン基板を用いた場合において、炭素元素とシリコン元素が結合したＣ−Ｓｉ結合であると考えられる。
【００１９】
図２は、セルゲート２の高さ方向（シリコン基板１主面と垂直方向）における炭素蓄積領域１０の炭素元素濃度の空間分布を示す。本実施形態では、炭素蓄積領域１０の炭素元素の空間分布は、ｎ型拡散層７との界面で濃度が最大で、セルゲート２の高さ方向に向かって漸次小さくなる濃度勾配を有する。すなわち、炭素元素は、セルゲート２の高さ方向において、ｎ型拡散層７との界面に偏在して設けられている。
【００２０】
先述したように、セル間絶縁膜９中の炭素元素はシリコン元素と結合して正の固定電荷となるため、炭素蓄積領域１０の直下に形成されているｎ型拡散層７中のキャリア（電子）濃度が上昇し、直列接続された複数のメモリセルトランジスタのすべてがオン状態のときに流れるセル電流が増大する。従って、高濃度の炭素元素は、セルゲート２の高さ方向において、ｎ型拡散層７との界面に近い位置に存在するほど、上記のキャリア（電子）濃度上昇効果が大きくなるので望ましい。
【００２１】
また、本実施形態では、セルゲート２の高さ方向において、炭素元素濃度の最大部分が、シリコン基板１（ｎ型拡散層７）の主面から２ｎｍ以内の領域（いわゆる構造遷移領域）に存在するように設けられている。これは、約２ｎｍ以上離れたゲート絶縁膜３の上層領域（いわゆるバルク領域）に多量の炭素元素が存在すると、メモリセル書込み／消去動作時にメモリセルトランジスタのしきい値の変動が大きくなるためである。これは、バルク領域に多量の炭素元素が存在するとゲート絶縁膜３のネットワーク構造がひずむことで、メモリセル書込み／消去動作時のキャリア注入により電荷トラップ生成が起こりやすくなるためと考えられる。従って、高信頼化の観点からは、セルゲート２の高さ方向において、炭素元素はｎ型拡散層７との界面から２ｎｍ以内のゲート絶縁膜３領域に偏在していることが望ましい。
【００２２】
また、本実施形態では、炭素蓄積領域１０における炭素元素の面密度は、ピーク濃度領域で１×１０１２〜１×１０１５ｃｍ−２程度に設けられている。
【００２３】
炭素蓄積領域１０の炭素元素による正電荷のため、ｎ型拡散層７中のキャリア（電子）濃度が上昇し、メモリセルトランジスタのすべてがオン状態のときに流れるセル電流は、炭素元素濃度に応じて増大する。そして、このセル電流の増大効果は、セル寸法（すなわち、チャネル長およびセル間隔）が３０〜１００ｎｍ程度の場合には、炭素の面密度が１×１０１２ｃｍ−２以上のときに現われはじめ、１×１０１３ｃｍ−２のときにセル電流は、従来に比べて、概ね１．１倍となり、そして１×１０１５ｃｍ−２のときには、概ね２倍に増大することが実験的に確認された。ただし、１×１０１５ｃｍ−２を超えるとセル間絶縁膜９の絶縁性が劣化しはじめて、隣接するセルゲート２間のリーク電流が増大し、メモリ誤動作を回避し難くなるので好ましくない。そのため、上記したように、炭素蓄積領域１０における炭素元素の面密度を、ピーク濃度領域で１×１０１２〜１×１０１５ｃｍ−２程度の範囲に設定している。
【００２４】
また、本実施形態では、ｎ型拡散層７のドーパント濃度は、１×１０２０ｃｍ−３以下であることが望ましい。これは、ｎ型拡散層７のドーパント濃度が１×１０２０ｃｍ−３以下と低い場合には、炭素元素の存在によるｎ型拡散層７のキャリア濃度上昇効果は大きいが、ドーパント濃度が１×１０２０ｃｍ−３以上の場合には、余り大きくないため、拡散層の直上領域に不必要に多量の炭素元素を存在させると、正電荷によるクーロン散乱によりチャネルを流れるキャリアの移動度が低下し、かえってセル電流を低下させることがあるためである。
【００２５】
チャネル長方向（シリコン基板１主面と水平方向）における炭素蓄積領域１０の炭素元素濃度の空間分布は図３のようになる。本実施形態では、炭素元素の空間分布は、セルゲート２間の中央部分で炭素濃度が最大で、セルゲート２に向かうに従って漸次小さくなるような濃度勾配を有する。メモリセル書込み／消去動作時にゲート絶縁膜３中を上下方向に通過するキャリアは、ゲート絶縁膜３の構成原子と衝突して散乱され、概ねゲート絶縁膜厚と同程度の横方向広がりを持つため、セル間絶縁膜９部分のうちの両側の周辺領域（典型的にはセルゲート２との境界から内側にゲート絶縁膜３の厚さ程度入った位置までの領域）では、多量のキャリアが通過する。従って、この周辺領域の炭素元素濃度が高いと、電荷トラップ生成が起こってセルトランジスタのしきい値が変動する。このしきい値変動量は、書込み／消去動作回数とともに大きくなる。そのため、本実施形態では、セル間絶縁膜９部分のうちの両側の周辺領域における炭素元素濃度を中央部分より低減させて、十分な書込み／消去動作回数を保証できるようにしている。
【００２６】
実用的には、セル間絶縁膜９部分のうちの周辺領域の炭素濃度を中央部分の最大炭素濃度の１／１０以下にすれば、トランジスタしきい値変動を効果的に低減できる。さらに、１／１００以下にしておけば、十分にしきい値変動を回避することができる。
【００２７】
図４乃至図７は、本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの製造方法を示す工程断面図である。図４乃至図７を参照して本発明の第１の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの製造方法を説明する。
【００２８】
まず、図４に示すように、ｐ型不純物をドーピングしたシリコン基板１の主面に、周知の熱酸化法により、ゲート絶縁膜である、例えば第一のシリコン酸化膜３を厚さ６ｎｍに形成した後、ＣＶＤ法等により、第１のシリコン酸化膜３上に電荷蓄積材料層、例えばリンドープの多結晶シリコン膜４を厚さ５０ｎｍに堆積する。次にＡＬＤ（Atomic Layer Deposition）法により、ドープト多結晶シリコン層４上に電荷ブロック材料膜、例えばハフニウムアルミネート膜５を厚さ２５ｎｍに堆積する。さらに、周知のＣＶＤ法により、ハフニウムアルミネート膜５上に制御ゲート電極材料層のドープト多結晶シリコン層／タングステンシリサイド層からなる２層構造の導電層６を堆積し、さらに導電層６上にＲＩＥ（Reactive Ion Etching）のマスク材となるシリコン窒化膜１１を堆積する。
【００２９】
次に、図５に示すように、周知のレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜１１、導電層６、ハフニウムアルミネート膜５、ドープト多結晶シリコン層４を、順次、エッチング加工して、ゲート絶縁膜３上に電荷蓄積層４、電荷ブロック層５、制御ゲート電極６、及びマスク材１１が積層された複数のセルゲート２を形成する。このとき、電荷蓄積層４の幅及び間隔を、いずれも５０ｎｍに形成する。その後、マスク材１１を含むセルゲート２をマスクとして、隣接するセルゲート２間のシリコン基板１の主面に周知のイオン注入法により、ｎ導電型不純物、例えば砒素（Ａｓ）を注入した後、熱アニールしてｎ型拡散層７を形成する。
【００３０】
続いて、図６に示すように、マスク材１１を含むセルゲート２をマスクとして、イオン注入１２により炭素イオンをセルゲート２間のゲート絶縁膜３中に導入する。イオン注入の加速エネルギーは１ｋｅＶ程度に設定して、炭素イオンの飛程がゲート絶縁膜厚よりも小さくなるようにした。この時、加速エネルギーを１ｋｅＶ程度と低く設定しているために、注入イオンの運動量分布は注入方向に対して垂直方向の運動量成分が顕在化する。したがって、アスペクト比の高いセルゲート２間を通ってゲート絶縁膜３に達するイオンドーズ量分布は、図３のように、セルゲート２間の中央部分で最大でセルゲート２に向かうに従って漸次小さくなるような濃度勾配が実現可能となる。また、炭素イオンのドーズ量は２×１０１２〜２×１０１５ｃｍ−２程度に設定する。その後、アニールによって導入炭素元素を熱拡散させる。この時、ゲート絶縁膜中に導入した炭素元素のうち、概ね半数は下方に拡散してシリコン基板（ｎ型拡散層７）との界面領域に偏析して正の固定電荷を生成し、残りの概ね半数は上方に拡散して外界に脱離し、また横方向の拡散成分もあるため、図２及び図３に示すような炭素元素の空間分布を有する炭素蓄積領域１０が形成される。なお、本実施形態のように、注入炭素イオンのほとんどがゲート絶縁膜３中に止まるように加速エネルギーを設定しておくと、ｎ型拡散層７への炭素元素導入量を低減できるため、キャリア移動度低下等を抑制できるので望ましい。
【００３１】
次に、図７に示すように、プラズマＣＶＤ法や塗布法を用いてシリコン酸化膜からなる埋め込み絶縁膜８を形成し、セルゲート２間に延在したゲート絶縁膜３と埋め込み絶縁膜８からなるセル間絶縁膜９を形成する。その後、周知の技術を用いて配線層等（図示せず）を形成して、ＮＡＮＤ型不揮発性半導体メモリを得る。
【００３２】
本実施形態によれば、セルゲート２間のｎ型拡散層７上のセル間絶縁膜９部分に正の固定電荷を有する炭素蓄積領域１０が設けられ、しかも炭素蓄積領域１０の炭素元素濃度がセル間絶縁膜９とｎ型拡散層７との界面で最大となるように設けられている。そのため、ｎ型拡散層７中のキャリア（電子）濃度が上昇し、メモリセルトランジスタのすべてがオン状態のときに流れるセル電流が増大する。
【００３３】
また、炭素蓄積領域１０における炭素元素濃度の最大部分は、セルゲート２の高さ方向において、ｎ型拡散層７、すなわちシリコン基板１の主面から２ｎｍ以内のセル間絶縁膜９領域に存在するように設けられている。そのため、メモリセル書込み／消去動作によるトランジスタのしきい値の変動を小さくすることができる。炭素蓄積領域１０における炭素元素の面密度は、ピーク濃度領域で１×１０１２〜１×１０１５ｃｍ−２程度に設けられている。そのため、セル間絶縁膜の絶縁性劣化によるセルゲート間のリーク電流を抑制でき、効果的にメモリ誤動作を防止できる。
【００３４】
チャネル長方向においては、セル間絶縁膜９部分のうちの周辺領域における炭素元素濃度を中央部分より低くなるように形成しており、また、炭素元素がゲートセル２下の領域には殆ど存在しないようにしている。そのため、書込み／消去動作における電荷トラップに起因するトランジスタのしきい値の変動を低減することできる。
【００３５】
なお、本実施形態においては、イオン注入の代わりに、シリコン基板を炭素プラズマに暴露させてゲート絶縁膜３中に炭素元素を導入しても同様の効果を得ることができる。このとき、さらに、シリコン基板に引き込みバイアスを印加すれば、炭素元素の導入効率が向上するので望ましい。このプラズマ暴露法は、イオン注入法に比べて導入炭素元素の飛程が短くなるため、イオン注入法に比べて容易にｎ型拡散層７への炭素元素導入を抑制することができる点で望ましい。
【００３６】
なお、本実施形態において、炭素元素を含む炭素蓄積領域に代えて、同程度の濃度の窒素元素を含む窒素蓄積領域を設けてもキャリア濃度上昇効果を得ることができる。窒素元素をイオン注入法で導入する場合は、炭素イオンよりも飛程が短くなるため、炭素イオンを導入する場合よりも若干高い加速エネルギーを設定しておくことが望ましい。ただし、窒素元素は、炭素元素に比べて電荷トラップ準位を生成しやすいので、高信頼性メモリに適用する場合には、炭素元素のほうが望ましい。
【００３７】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図８は、本発明の第２の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの断面図である。本実施形態は、第１の実施形態のＮＡＮＤ型不揮発性半導体メモリにおけるゲート絶縁膜３のセルゲート２間に延在している部分を取り除いた構造を有することを特徴とする。それ以外の膜の材料及び構造については、第１の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００３８】
次に、本発明の第２の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの製造方法について、図９及び図１０を参照して説明する。第２の実施形態の製造方法は、前記第１の実施形態の図４における製造工程は同じであるので、図４における製造工程の詳細な説明は省略する。図４の製造工程に続いて、図９に示すように、ＲＩＥ法により、第１のシリコン窒化膜１１、導電層６、ハフニウムアルミネート膜５、ドープト多結晶シリコン層４、ゲート絶縁膜３を、順次、エッチング加工して、シリコン基板１上にゲート絶縁膜３、電荷蓄積層４、電荷ブロック層５、制御ゲート電極６、及びマスク材１１が積層された複数のセルゲート２を形成する。その後、マスク材１１を含むセルゲート２をマスクとしたイオン注入法と熱アニールによりｎ型拡散層７を形成する。
【００３９】
ｎ型拡散層７の形成に続いて、図１０に示すように、周知のプラズマＣＶＤ法や塗布法等を用いて、セルゲート２間、及びセルゲート２上に埋め込み絶縁膜８、例えばシリコン酸化膜を堆積して、セル間絶縁膜９を形成する。次に、シリコン基板１全体を有機溶剤に浸して、セル間絶縁膜９中の炭素元素が０．１〜１０ａｔｏｍ％程度になるまで浸す。ここで、有機溶剤は、例えば、イソプロピルアルコールなどのアルコール類でも良いし、エーテル類等でも良い。なお、セル間絶縁膜となる埋め込み絶縁膜は、水酸基や炭水基などを多量に含有した低密度の絶縁膜が、有機溶剤を含有しやすいので望ましい。
【００４０】
続いて、４００〜８００℃程度で、数分程度、アニールを行い、炭素元素を熱拡散（固相拡散）させる。この時、シリコン基板１とセル間絶縁膜９との界面方向に拡散した炭素元素は、セル間絶縁膜９中とシリコン基板１中の炭素元素の拡散係数が異なるため、アニール温度を調整することによりセル間絶縁膜９とｎ型拡散層７との界面に偏在し、一部がシリコン基板を構成するシリコン元素と結合して正の固定電荷となる。そして、界面方向と反対方向に拡散した炭素元素は、セル間絶縁膜９外に脱離する。その結果、図１１に示すセル高さ方向の空間分布、図１２に示すチャネル長方向の空間分布を有する炭素蓄積領域１０を得ることができる。ここで、アニール時間を調整することにより、炭素蓄積領域１０における炭素元素の面密度を、ピーク濃度領域で１×１０１２〜１×１０１５ｃｍ−２程度にした。その後、周知の技術を用いて配線層等（図示せず）を形成して、ＮＡＮＤ型不揮発性半導体メモリを得る。
【００４１】
第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。なお、本製造方法の場合には、図１２のように、セルゲート領域にもかなりの濃度の炭素元素が存在することになる。したがって、電荷トラップ生成に起因したメモリセルトランジスタのしきい値変動が起こりやすい構造となるため、メモリセルの書込み／消去動作回数を制限して使用するのが望ましい。
【００４２】
また、本製造方法の場合には、シリコン材料からなる電荷蓄積層４および制御ゲート電極６を用いると、セル間絶縁膜９中に含有させた炭素元素を熱拡散させたときに、電荷蓄積層４および制御ゲート電極６の側部にも炭素元素が偏在して正の固定電荷を形成する可能性がある。特に、電荷蓄積層の固定電荷はメモリセルトランジスタのしきい値を変動させる可能性があり、その場合、この変動量を考慮したデバイス動作設計をしておくとよい。
【００４３】
なお、本実施形態において、炭素元素を含む炭素蓄積領域に代えて、同程度のオーダーの窒素元素を含む窒素蓄積領域を設けてもキャリア濃度上昇効果を得ることができる。窒素元素は、例えば、アンモニア溶液等に浸した後、アニールによって熱拡散させることによってシリコン基板界面近傍に偏在させることができる。ただし、窒素元素は、炭素元素に比べて電荷トラップ準位を生成しやすいので、高信頼性メモリに適用する場合には、炭素元素のほうが望ましい。
【００４４】
（第３の実施形態）
次に、本発明の第３の実施形態に係るＮＡＮＤ型不揮発性半導体メモリについて説明する。図１３は、本発明の第３の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの断面図である。図においては、ビット線方向（チャネル長方向）に隣接する複数のうち２つのメモリセルトランジスタのみを示している。本実施形態は、第１の実施形態に記載したＮＡＮＤ型不揮発性半導体メモリに加えてセルゲート及びマスク材側面に、シリコン窒化膜又はシリコン酸化膜からなるゲート側壁絶縁膜１３がさらに設けられていることを特徴とする。それ以外の膜の材料及び構造については、第１の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００４５】
本実施形態のＮＡＮＤ型不揮発性半導体メモリは、先述した第１の実施形態の製造方法において、ＲＩＥ法によるエッチングでセルゲート２を形成した後、周知のＣＶＤ法とＲＩＥ法等を用い、セルゲート２の側壁に、ゲート側壁絶縁膜１３を厚さ数ｎｍ程度に形成する工程を加えることにより製造することができる。
【００４６】
図１３に示すように、シリコン窒化膜又はシリコン酸化膜からなるゲート側壁絶縁膜１３を形成すると、炭素イオンを導入する際のスペーサとして用いることができるため、チャネル長方向（シリコン基板１主面と水平方向）においてセルゲート２との距離が離れ、図１４に示したような炭素元素の空間分布を得ることができる。また、セルゲート２の高さ方向（シリコン基板１主面と垂直方向）における炭素蓄積領域１０の炭素元素濃度の空間分布は図２のようになる。
【００４７】
本実施形態では、ゲートセル２下の領域には、炭素元素が殆ど存在しないように炭素高濃度領域１０が設けられている。これは、セルゲート２下の領域に炭素元素が存在すると、メモリセル書込み／消去動作に電荷トラップ生成が起こり、メモリセルトランジスタのしきい値の変動を増大させるためである。また、セルゲート２下の領域に炭素元素が存在すると、メモリセルトランジスタがオフ状態のときにもチャネルに少数キャリアを誘起して、カットオフ特性を劣化させる。すなわち、短チャネル効果を顕在化させる。そのため、本実施形態では、炭素蓄積領域１０をセルゲート２間のセル間絶縁膜９部分に選択的に設けるようにしている。
【００４８】
上記した本実施形態によれば、図１４に示すように、セルゲート２下の領域に炭素元素が殆ど存在しないように設けることができ、メモリセルトランジスタのしきい値変動、および短チャネル効果（またはカットオフ特性劣化）をより効果的に抑制できる。
【００４９】
なお、本実施形態において、炭素元素を含む炭素蓄積領域に代えて、同程度のオーダーの窒素元素を含む窒素蓄積領域を設けてもキャリア濃度上昇効果を得ることができる。ただし、窒素元素は、炭素元素に比べて電荷トラップ準位を生成しやすいので、高信頼性メモリに適用する場合には、炭素元素のほうが望ましい。
【００５０】
（第４の実施形態）
次に、本発明の第４の実施形態に係るＮＡＮＤ型不揮発性半導体メモリについて説明する。図１５は、本発明の第４の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの断面図である。本実施形態は、第２の実施形態に記載したＮＡＮＤ型不揮発性半導体メモリに加えてセルゲート及びマスク材側面に、シリコン窒化膜からなるゲート側壁絶縁膜１４がさらに設けられていることを特徴とする。それ以外の膜の材料及び構造については、第２の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００５１】
本実施形態のＮＡＮＤ型不揮発性半導体メモリは、先述した第２の実施形態の製造方法において、ＲＩＥ法によるエッチングでセルゲート２を形成した後、周知のＣＶＤ法とＲＩＥ法等を用い、セルゲート２の側壁に、ゲート側壁絶縁膜１４を厚さ数ｎｍ程度に形成する工程を加えることにより製造することができる。
【００５２】
図１５に示すように、シリコン窒化膜からなるゲート側壁絶縁膜１４を形成すると、炭素元素を拡散させる際に、ゲート側壁絶縁膜１４によってチャネル長方向の拡散がブロックされる。さらに、ゲート側壁絶縁膜１４によりセルゲート２との距離が離れ、セルゲート２下の領域に炭素元素が拡散していくことを抑制でき、図１４に示したような炭素元素の空間分布を得ることができる。
【００５３】
本実施形態においても、前記第３の実施形態と同様に、ゲートセル２下の領域には、炭素元素が殆ど存在しないように炭素高濃度領域１０が設けられている。そのため、メモリセルトランジスタのしきい値変動、および短チャネル効果（またはカットオフ特性劣化）をより効果的に抑制できる。
【００５４】
なお、本実施形態において、炭素元素を含む炭素蓄積領域に代えて、同程度のオーダーの窒素元素を含む窒素蓄積領域を設けてもキャリア濃度上昇効果を得ることができる。ただし、窒素元素は、炭素元素に比べて電荷トラップ準位を生成しやすいので、高信頼性メモリに適用する場合には、炭素元素のほうが望ましい。
【００５５】
（第４の実施形態の変形例）
次に、本発明の第４の実施形態の変形例について説明する。図１６は、本発明の第４の実施形態の変形例に係るＮＡＮＤ型不揮発性半導体メモリの断面図である。本実施形態は、第２の実施形態に記載したＮＡＮＤ型不揮発性半導体メモリ（図１０）に加えてセルゲートの側面及びマスク材の側面と上面に、シリコン酸化膜などの低密度の絶縁膜からなるライナー絶縁膜１５がさらに設けられていることを特徴とする。それ以外の膜の材料及び構造については、第２の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００５６】
本実施形態のＮＡＮＤ型不揮発性半導体メモリは、先述した第２の実施形態において、ＲＩＥ法によりゲート絶縁膜３までエッチングを行ってセルゲート２を形成した後、セルゲート２の側壁及びマスク材１１の側面と上面及びｎ型拡散層７上に周知のプラズマＣＶＤ法や塗布法等を用いて、低密度のライナー絶縁膜１５を厚さ数ｎｍ程度に形成する。さらに、有機溶剤に浸してライナー絶縁膜１５に炭素元素を含有させた後、熱拡散させて炭素蓄積領域１０を形成する。その後、埋め込み絶縁膜８を形成して、ライナー絶縁膜１５と埋め込み絶縁膜８とからなるセル間絶縁膜９を形成することにより製造することができる。
【００５７】
上記の第４の実施形態の変形例においても、第２の実施形態と同様の効果が得られる。さらに、炭素元素の熱拡散距離が短いため、炭素濃度分布の制御性が向上し、また、製造工程の低温化が可能となる。
【００５８】
なお、本実施形態において、炭素元素を含む炭素蓄積領域に代えて、同程度のオーダーの窒素元素を含む窒素蓄積領域を設けてもキャリア濃度上昇効果を得ることができる。窒素元素は、例えば、アンモニア溶液等に浸した後、アニールによって熱拡散させることによってシリコン基板界面近傍に偏在させることができる。ただし、窒素元素は、炭素元素に比べて電荷トラップ準位を生成しやすいので、高信頼性メモリに適用する場合には、炭素元素のほうが望ましい。
【００５９】
（第５の実施形態）
図１７は、本発明の第５の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの断面図である。第５の実施形態は第３の実施形態においてシリコン基板の代わりにＳＯＩ基板を用いた構造となっている。
【００６０】
図１７に示すように、ＳＯＩ基板１００は、基台１０１上に絶縁層１０２を介して設けられたｎ型シリコン層（半導体層）１０３を有する。このｎ型シリコン層１０３の主面上には、複数のセルゲート１０４がビット線方向に沿って、互いに離間して並設されている。各セルゲート１０４は、ｎ型シリコン層１０３の主面上にゲート絶縁膜１０５を介して設けられた電荷蓄積層１０６とこの電荷蓄積層１０６上に電荷ブロック層１０７を介して設けられた制御ゲート電極１０８上とから構成された積層構造を有している。なお、このセル制御ゲート１０８上にはマスク材１１２が設けられている。そして、ここでは、セルゲート１０４及びマスク材１１２の側面には、シリコン窒化膜又はシリコン酸化膜からなるゲート側壁絶縁膜１１３が設けられている。
【００６１】
そして、各セルゲート１０４間及びセルゲート１０４上には、セル間絶縁膜１１０が設けられている。ここでは、セル間絶縁膜１１０は、セルゲート１０４間のｎ型シリコン層１０３上に延在するゲート絶縁膜１０５とセルゲート１０４間及びセルゲート１０４上に設けられた埋め込み絶縁膜１０９とで構成されている。
【００６２】
このセルゲート１０４間のセル間絶縁膜１０９部分中には、炭素元素を高濃度に有する炭素蓄積領域１１１が設けられている。この炭素蓄積領域１１１における炭素元素は、シリコン元素と結合して正の固定電荷となっている。この炭素蓄積領域１１１は、第１の実施形態と同様に、図２に示すように、ｎ型シリコン層１０３との界面で濃度が最大で、セルゲート１０４の高さ方向に向かって漸次小さくなる濃度勾配を有している。また、セルゲート１０４の高さ方向において、炭素濃度の最大部分が、ｎ型シリコン層１０３の主面から２ｎｍ以内のセル間絶縁膜１１０領域に設けられ、炭素蓄積領域１１１における炭素元素の面密度は、ピーク濃度領域で１×１０１２〜１×１０１５ｃｍ―２程度に設けられている。
【００６３】
また、炭素蓄積領域１１１は、チャネル長方向においては、セルゲート１０４間のセル間絶縁膜１１０領域に選択的に設けられている。また、炭素高濃度領域１１１における炭素元素の空間分布は、図１４に示したように、セルゲート１０４間の中央部分で炭素元素濃度が最大で、セルゲート１０４に向くに従って漸次小さくなるような濃度勾配を有し、かつセルゲート１０４下の領域には、炭素元素が殆ど存在しないように設けられている。
【００６４】
また、本実施形態では、ｎ型シリコン層１０３のドーパント濃度は、１×１０２０ｃｍ−３以下であることが望ましい。これは、ｎ型シリコン層１０３のドーパント濃度が１×１０２０ｃｍ−３以下と低い場合には、炭素元素の存在によるｎ型シリコン層１０３のキャリア濃度上昇効果は大きいが、ドーパント濃度が１×１０２０ｃｍ−３以上の場合には、余り大きくないため、この周辺領域に不必要に多量の炭素元素を存在させると、正電荷によるクーロン散乱によりチャネルを流れるキャリアの移動度が低下し、かえってセル電流を低下させることになるためである。
【００６５】
上記構造のＮＡＮＤ型不揮発性半導体メモリは、第３の実施形態の製造方法においてｎ型拡散層を形成する工程を除き、それ以外の工程を実施することにより得られる。なお、本実施形態において、セルゲート１０４の側面にゲート側壁絶縁膜１１３を設けて炭素元素をイオン注入又は熱拡散で導入する際の炭素のセルゲート１０４下への侵入をブロックするようにしているが、メモリの高信頼化が必要とされない場合には、このゲート側壁絶縁膜１１３は必ずしも設けなくてもよい。この場合でも、ｎ型半導体層中のキャリア濃度を上昇でき、セル電流を増大させることができる。
【００６６】
上記本実施形態においては、第３の実施形態と同様の効果が得られる他に、ＳＯＩ基板を用いているので、寄生容量が低減でき、動作の高速化が図れる。また、通常のシリコン基板に比べて省電力化を図ることができる。また、ＳＯＩ基板の場合、拡散層を形成する工程を省略することができ、素子製造工程の簡略化を図ることができる。
【００６７】
なお、本実施形態において、炭素元素を含む炭素蓄積領域に代えて、同程度のオーダーの窒素元素を含む窒素蓄積領域を設けてもキャリア濃度上昇効果を得ることができる。ただし、窒素元素は、炭素元素に比べて電荷トラップ準位を生成しやすいので、高信頼性メモリに適用する場合には、炭素元素のほうが望ましい。
【００６８】
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。図１８は、本発明の第６の実施形態に係るＮＡＮＤ型不揮発性半導体メモリの断面図である。本実施形態は、第５の実施形態のＮＡＮＤ型不揮発性半導体メモリにおけるゲート絶縁膜１０５のセルゲート１０４間に延在している部分を取り除いた構造を有することを特徴とする。それ以外の膜の材料及び構造については、第５の実施形態と同様であるので、ここでは重複する部分の説明は省略する。それ以外の膜の材料及び構造については、第５の実施形態と同様であるので、ここでは重複する部分の説明は省略する。
【００６９】
本実施形態のＮＡＮＤ型不揮発性半導体メモリは、第４の実施形態の製造方法においてｎ型拡散層を形成する工程を除き、それ以外の工程を実施することにより得られる。なお、本実施形態において、セルゲート１０４の側面にゲート側壁絶縁膜１１３を設けて炭素元素を熱拡散で導入する際に炭素がセルゲート１０４下へ侵入することをブロックしているが、メモリの高信頼化が必要とされない場合には、このゲート側壁絶縁膜１１３は必ずしも設けなくてもよい。この場合でも、ｎ型半導体層中のキャリア濃度を上昇でき、セル電流を増大させることができる。
【００７０】
上記本実施形態においては、第４の実施形態と同様の効果が得られる他に、ＳＯＩ基板を用いているので、寄生容量が低減でき、動作の高速化が図れる。また、通常のシリコン基板に比べて省電力化を図ることができる。また、ＳＯＩ基板の場合、拡散層を形成する工程を省略することができ、素子製造工程の簡略化を図ることができる。
【００７１】
なお、本実施形態において、炭素元素を含む炭素蓄積領域に代えて、同程度のオーダーの窒素元素を含む窒素蓄積領域を設けてもキャリア濃度上昇効果を得ることができる。ただし、窒素元素は、炭素元素に比べて電荷トラップ準位を生成しやすいので、高信頼性メモリに適用する場合には、炭素元素のほうが望ましい。
【００７２】
（第７の実施形態）
図１９は、本発明の第７の実施形態に係るＮＡＮＤ型不揮発性半導体メモリにおける炭素蓄積領域のチャネル長方向の空間分布を示す。本実施形態は第３の実施形態とチャネル長方向における空間分布が異なる点を除いて、図２１に示すように、炭素元素の分布を除き第２の実施形態と同様の構造を有し、また図２に示すような第３の実施形態と同様のセルゲート高さ方向の炭素濃度の空間分布を有する。なお、上記第３の実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００７３】
本実施形態では、炭素蓄積領域１０は、セルゲート２間のセル間絶縁膜９部分中に設けられている。そして、炭素蓄積領域１０のチャネル長方向の炭素元素濃度の空間分布は、図１９に示すように、セルゲート２間のチャネル長方向において、中央部分の両側の周辺部分で最大濃度を有し、かつ中央部分で低い濃度を有する。
【００７４】
これは、セル間絶縁膜９の周辺領域は、メモリセル書込み／消去動作時に多量のキャリアが通過することによるメモリ誤作動を防止するために、この周辺領域部分に正電荷を多量に存在させ、ｎ型拡散層７のエッジ部分におけるキャリア濃度を上昇させ、その部分の電流コンダクタンスを増加させるためである。
【００７５】
本実施形態では、ｎ型拡散層７のドーパント濃度は、１×１０２０ｃｍ−３以下であることが望ましい。これは、ｎ型拡散層７のドーパント濃度が１×１０２０ｃｍ−３以下と低い場合には、炭素元素の存在によるｎ型拡散層７のキャリア濃度上昇効果は大きいが、ドーパント濃度が１×１０２０ｃｍ−３以上の場合には、余り大きくないため、この周辺領域に不必要に多量の炭素元素を存在させると、正電荷によるクーロン散乱によりチャネルを流れるキャリアの移動度が低下し、かえってセル電流を低下させることになるためである。
【００７６】
次に、上記構造のＮＡＮＤ型不揮発性半導体メモリの製造方法について、図２０及び２１を参照して説明する。まず、上記第３の実施形態の製造方法と同様に、図５におけるセルゲート２をマスクとしたイオン注入法と熱アニールによるｎ型拡散層７を形成し、ゲート側壁絶縁膜１３を形成するところまでの工程は同じである。
【００７７】
次に、図２０に示すように、隣接するセルゲート２をマスクとして斜めイオン注入１６を行う。この斜めイオン注入１６により、チャネル長方向において、セル間絶縁膜９部分には、中央領域に比べて両側の周辺領域に炭素元素を高濃度に導入することができる。そして、イオン注入後、アニールによって熱拡散させることによって、セルゲート２間のゲート絶縁膜３のｎ型拡散層７との界面で濃度が最大となるように炭素元素を偏在させ、炭素蓄積領域１０を形成することができる。
【００７８】
次に、図２１に示すように、プラズマＣＶＤ法や塗布法を用いてシリコン酸化膜からなる埋め込み絶縁膜８を形成し、セルゲート２間に延在したゲート絶縁膜３と埋め込み絶縁膜８からなるセル間絶縁膜９を形成する。その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体メモリセルを得る。
【００７９】
上記実施形態によれば、第３の実施形態と同様の効果を得ることができる。しかも、ｎ型拡散層７のドーパント濃度を１×１０２０ｃｍ−３以下と低くし、かつ炭素蓄積領域１０の炭素元素濃度を、セルゲート２間のチャネル長方向において、中央部分で低く、その両側の周辺部分で最大濃度を有するようにしている。従って、ｎ型拡散層７のエッジ部分におけるキャリア濃度が上昇し、その部分の電流が増加し、メモリセル書込み／消去動作時にセル間絶縁膜９の周辺領域を多量のキャリアが通過することによるメモリ誤作動が防止することができる。
【００８０】
なお、本実施形態において、セルゲート２の側面にゲート側壁絶縁膜１３を設けて炭素イオンを導入する際の炭素のセルゲート２下への侵入をブロックするようにしているが、メモリの高信頼化が必要とされない場合には、このゲート側壁絶縁膜１３は必ずしも設けなくてもよい。この場合でも、ｎ型拡散層中のキャリア濃度を上昇でき、セル電流を増大させることができる。逆に、メモリ高信頼性をより向上させたい場合は、ゲート側壁絶縁膜１３の膜厚を厚く設定して、セル間絶縁膜９の周辺領域の炭素濃度を低減すればよい。また、本実施形態において、シリコン基板に代えてＳＯＩ基板を用いても同様の効果を得ることができる。
【００８１】
また、炭素元素を含む炭素蓄積領域に代えて、同程度のオーダーの窒素元素を含む窒素蓄積領域を設けても同様の効果が得られる。窒素イオンを導入する場合は、炭素イオンよりも飛程が短くなるため、炭素イオンを導入する場合よりも若干高い加速エネルギーを設定しておくことが望ましい。
【００８２】
本発明は上記したような実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形し、組み合わせて実施することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示す断面図。
【図２】本発明の第１の実施形態に係る半導体記憶装置おける炭素元素のセル高さ方向の空間分布図。
【図３】本発明の第１の実施形態に係る半導体記憶装置おける炭素元素のチャネル長方向の空間分布図。
【図４】本発明の第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【図５】本発明の第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【図６】本発明の第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【図７】本発明の第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【図８】本発明の第２の実施形態に係る半導体記憶装置の構成を示す断面図。
【図９】本発明の第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【図１０】本発明の第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【図１１】本発明の第２の実施形態に係る半導体記憶装置おける炭素元素のセル高さ方向の空間分布図。
【図１２】本発明の第２の実施形態に係る半導体記憶装置おける炭素元素のチャネル長方向の空間分布図。
【図１３】本発明の第３の実施形態に係る半導体記憶装置の構成を示す断面図。
【図１４】本発明の第３の実施形態に係る半導体記憶装置における炭素元素のチャネル長方向の空間分布図。
【図１５】本発明の第４の実施形態に係る半導体記憶装置の構成を示す断面図。
【図１６】本発明の第４の実施形態の変形例に係る半導体記憶装置の構成を示す断面図。
【図１７】本発明の第５の実施形態に係る半導体記憶装置の構成を示す断面図。
【図１８】本発明の第６の実施形態に係る半導体記憶装置の構成を示す断面図。
【図１９】本発明の第７の実施形態に係る半導体記憶装置における炭素元素のチャネル長方向の空間分布図。
【図２０】本発明の第７の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【図２１】本発明の第７の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示す工程断面図。
【符号の説明】
【００８４】
１    シリコン基板
２、１０４    セルゲート
３、１０５    ゲート絶縁膜
４、１０６    電荷蓄積層
５、１０７    電荷ブロック層
６、１０８    制御ゲート電極
７    ｎ型拡散層
８、１０９    埋め込み絶縁膜
９、１１０    セル間絶縁膜
１０、１１１    炭素蓄積領域
１１、１１２    マスク材
１２    イオン注入
１３、１４、１１３    ゲート側壁絶縁膜
１５    ライナー絶縁膜
１６    斜めイオン注入
１００    ＳＯＩ基板
１０１    基台
１０２    絶縁層
１０３    ｎ型シリコン層（半導体層）
【図１】
2009170732.tif 000003
【図２】
2009170732.tif 000004
【図３】
2009170732.tif 000005
【図４】
2009170732.tif 000006
【図５】
2009170732.tif 000007
【図６】
2009170732.tif 000008
【図７】
2009170732.tif 000009
【図８】
2009170732.tif 000010
【図９】
2009170732.tif 000011
【図１０】
2009170732.tif 000012
【図１１】
2009170732.tif 000013
【図１２】
2009170732.tif 000014
【図１３】
2009170732.tif 000015
【図１４】
2009170732.tif 000016
【図１５】
2009170732.tif 000017
【図１６】
2009170732.tif 000018
【図１７】
2009170732.tif 000019
【図１８】
2009170732.tif 000020
【図１９】
2009170732.tif 000021
【図２０】
2009170732.tif 000022
【図２１】
2009170732.tif 000023