(57)【要約】【課題】  構成するトランジスタを過剰な印加電圧から保護し、耐圧超過によるトランジスタ破壊を防止できるシフトレジスタ回路と、このシフトレジスタ回路を用いた液晶表示装置を提供する。【解決手段】  シフトレジスタ回路は、前段のシフトレジスタ回路から出力されるゲート信号に対応して、制御信号を出力する駆動制御トランジスタ（Ｔ４）と、制御信号の電圧を所定値以下に制御する電圧制御トランジスタ（Ｔ８）と、第１のクロック信号を受信して所定値以下に制御された制御信号に応じて第１のクロック信号をゲート信号として出力する第１の出力トランジスタ（Ｔ１）と、第２のクロック信号を受信してこの第２のクロック信号に対応してゲートラインを非活性化させる第２の出力トランジスタ（Ｔ３）とを備え、各トランジスタは、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタである。【選択図】図４
2009181612.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートラインのそれぞれに対してゲート信号を順次出力するシフトレジスタの各ステージを構成するシフトレジスタ回路であって、
前段のシフトレジスタ回路から出力されるゲート信号に対応して、制御信号を出力する駆動制御トランジスタ（Ｔ４）と、
前記制御信号の電圧を所定値以下に制御する電圧制御トランジスタ（Ｔ８）と、
第１のクロック信号を受信して所定値以下に制御された前記制御信号に応じて前記第１のクロック信号をゲート信号として出力する第１の出力トランジスタ（Ｔ１）と、
第２のクロック信号を受信してこの第２のクロック信号に対応してゲートラインを非活性化させる第２の出力トランジスタ（Ｔ３）とを備え、
各トランジスタは、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタであることを特徴とするシフトレジスタ回路。
【請求項２】
前記駆動制御トランジスタのゲート端子とドレイン端子は接続され、ドレイン端子には前段シフトレジスタ回路から出力されるゲート信号が入力され、
前記電圧制御トランジスタのソース端子とドレイン端子は、それぞれ前記駆動制御トランジスタのソース端子と前記第１の出力トランジスタのゲート端子とに接続し、ゲート端子は電源電圧レベルに設定され、
前記第１の出力トランジスタのソース端子は前記ゲートラインと接続し、ドレイン端子には第１のクロック信号が入力され、
前記第２の出力トランジスタのドレイン端子は前記ゲートラインと接続し、ゲート端子には前記第２のクロック信号が入力されること
を特徴とする請求項１に記載のシフトレジスタ回路。
【請求項３】
画像信号を伝達する複数のソース線と、前記ソース線と交差する方向に設けられ走査信号を伝達する複数のゲート線と、前記ソース線とゲート線との各交差部に対応して設けられた画素電極と、前記画素電極に画像信号を書き込むための薄膜トランジスタと、前記画素電極毎に設けられた蓄積容量を絶縁基板上に備えたアクティブマトリクス型液晶表示装置であって、
請求項１に記載のシフトレジスタ回路が画素トランジスタと同じプロセスでガラス基板上に形成され、前記シフトレジスタ回路のゲート信号が前記ゲート線に出力されることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路及びこのシフトレジスタ回路を用いた液晶表示装置に関する。
【背景技術】
【０００２】
コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として液晶表示装置が広く利用されている。  
液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、およびこの表示パネルを制御する表示パネル制御回路を有する。液晶表示パネルは２枚の基板（アレイ基板および対向基板）間に液晶層を挟持した構造である。
【０００３】
近年、液晶表示装置の低コスト化および信頼性向上のために、画素トランジスタと同じプロセスでガラス基板上にゲート線走査回路（ゲートドライバ回路）を内蔵した液晶表示装置が盛んに開発されている。とくに、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタのみで回路を構成することによって、半導体製造プロセスを簡素化することができ、製造コストを削減し安価な液晶表示装置を実現することができる。
【０００４】
特許文献１には、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタのみで、ゲート線走査回路に用いられるシフトレジスタ回路を構成した発明が開示されている。
【０００５】
図６は、特許文献１に記載の従来のシフトレジスタ回路の構成を示す図である。このシフトレジスタ回路では、プルダウントランジスタＴｄが第一のクロック信号ＣＬＫ又は第二のクロック信号ＣＫＢに応じてオンオフを繰り返す。従って、プルダウントランジスタＴｄのオンデューティはクロック信号ＣＬＫ、ＣＫＢのパルス幅により、十分に低く抑えられる。その結果、ストレスが抑えられるので、プルダウントランジスタＴｄは劣化しにくく、信頼性が高い。
【特許文献１】特開２００６−２４３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のシフトレジスタ回路では、第一のクロック信号ＣＬＫがハイレベルとなったとき、第二のトランジスタＴ２のゲートに高電圧が印加されるケースが存在する。このような状態が発生したときは、第二のトランジスタＴ２のソースが電源端子ＶＳＳを介してゲートオフ電圧ＶＯＦＦに接続されているため、 ゲート−ソース間に高電圧が印加されることになる。そのため、トランジスタＴ２の耐圧不足による破壊および動作の信頼性に懸念があるという問題がある。
【０００７】
本発明は、係る事情に鑑みてなされたものであって、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタで構成されるシフトレジスタ回路において、それを構成するトランジスタを過剰な印加電圧から保護し、耐圧超過によるトランジスタ破壊を防止することを目的とする。また、上記シフトレジスタ回路を用いた液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明は、複数のゲートラインのそれぞれに対してゲート信号を順次出力するシフトレジスタの各ステージを構成するシフトレジスタ回路であって、前段のシフトレジスタ回路から出力されるゲート信号に対応して、制御信号を出力する駆動制御トランジスタ（Ｔ４）と、前記制御信号の電圧を所定値以下に制御する電圧制御トランジスタ（Ｔ８）と、第１のクロック信号を受信して所定値以下に制御された前記制御信号に応じて前記第１のクロック信号をゲート信号として出力する第１の出力トランジスタ（Ｔ１）と、第２のクロック信号を受信してこの第２のクロック信号に対応してゲートラインを非活性化させる第２の出力トランジスタ（Ｔ３）とを備え、各トランジスタは、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタである。
【０００９】
また本発明は、画像信号を伝達する複数のソース線と、前記ソース線と交差する方向に設けられ走査信号を伝達する複数のゲート線と、前記ソース線とゲート線との各交差部に対応して設けられた画素電極と、前記画素電極に画像信号を書き込むための薄膜トランジスタと、前記画素電極毎に設けられた蓄積容量を絶縁基板上に備えたアクティブマトリクス型液晶表示装置であって、上記記載の発明であるシフトレジスタ回路が画素トランジスタと同じプロセスでガラス基板上に形成され、前記シフトレジスタ回路のゲート信号が前記ゲート線に出力される。
【発明の効果】
【００１０】
本発明によれば、Ｎ型半導体またはＰ型半導体のいずれか一方の同一極性トランジスタで構成されるシフトレジスタ回路において、それを構成するトランジスタを過剰な印加電圧から保護し、耐圧超過によるトランジスタ破壊を防止することができる。また、このシフトレジスタ回路を用いた液晶表示装置を得ることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態に係るシフトレジスタ回路が適用される液晶表示装置について図面を参照して説明する。  
図１は液晶表示装置の回路構成を概略的に示す図である。液晶表示装置は液晶表示パネルＤＰ、および表示パネルＤＰに接続される表示パネル制御回路ＣＮＴを備える。
【００１２】
液晶表示パネルＤＰは一対の電極基板であるアレイ基板１および対向基板２間に液晶層３を挟持した構造である。液晶層３は例えば、ＯＣＢ液晶を液晶材料として用いることができる。表示パネル制御回路ＣＮＴはアレイ基板１および対向基板２から液晶層３に印加される液晶駆動電圧を変化させることにより液晶表示パネルＤＰの透過率を制御する。  
ノーマリホワイトの表示動作のために、電源投入時において表示パネル制御回路ＣＮＴにより比較的大きな電界がＯＣＢ液晶に印加され、ＯＣＢ液晶は、スプレー配向からベンド配向へ転移される。
【００１３】
ＯＣＢ液晶が電源投入前にスプレー配向となる理由は、スプレー配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。このようなＯＣＢ液晶は一旦ベンド配向に転移しても、スプレー配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレー配向に逆転移してしまうという性質を有する。  
従来、ベンド配向からスプレー配向への逆転移を防止するため、例えば１フレームの画像を表示するフレーム毎に大きな電圧をＯＣＢ液晶に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。
【００１４】
アレイ基板１は、複数の画素電極ＰＥ、複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の補助容量線Ｃ（Ｃ１〜Ｃｍ）、複数のソース線Ｘ（Ｘ１〜Ｘｎ）、並びに複数の画素スイッチング素子Ｗを有する。  
画素電極ＰＥは、例えばガラス等の透明絶縁基板上に略マトリクス状に配置される。ゲート線Ｙ（Ｙ１〜Ｙｍ）は、複数の画素電極ＰＥの行に沿って配置される。補助容量線Ｃ（Ｃ１〜Ｃｍ）は、複数の画素電極ＰＥの行に沿って複数のゲート線Ｙ（Ｙ１〜Ｙｍ）に平行に配置される。ソース線Ｘ（Ｘ１〜Ｘｎ）は、複数の画素電極ＰＥの列に沿って配置される。画素スイッチング素子Ｗは、これらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置され、各々対応ゲート線Ｙを介して駆動されたときに対応ソース線Ｘおよび対応画素電極ＰＥ間で導通する。各画素スイッチング素子Ｗは例えば薄膜トランジスタからなり、薄膜トランジスタのゲートがゲート線Ｙに接続され、ソース−ドレインパスがソース線Ｘおよび画素電極ＰＥ間に接続される。
【００１５】
対向基板２は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。  
各画素電極ＰＥおよび共通電極ＣＥは、例えばＩＴＯ等の透明電極材料からなり、互いに平行にラビング処理される配向膜でそれぞれ覆われる。そして、画素電極ＰＥおよび共通電極ＣＥからの電界に対応して液晶層３の液晶分子配列が制御される。画素電極ＰＥ、共通電極ＣＥ及び液晶層３の画素領域が、ＯＣＢ液晶画素ＰＸを構成する。  
また、複数のＯＣＢ液晶画素ＰＸは各々画素電極ＰＥおよび共通電極ＣＥ間に液晶容量ＣＬＣを有している。複数の補助容量線Ｃ１〜Ｃｍは各々対応する行の液晶画素の画素電極ＰＥに容量結合して補助容量Ｃｓを構成する。補助容量Ｃｓは画素スイッチング素子Ｗの寄生容量に対して十分大きな容量値を有する。
【００１６】
表示パネル制御回路ＣＮＴは、ゲートドライバＹＤ、ソースドライバＸＤ、画像データ変換回路４、およびコントローラ５を含んでいる。  
ゲートドライバＹＤは、複数のスイッチング素子Ｗを行単位に導通させるように複数のゲート線Ｙ１〜Ｙｍを駆動する。ソースドライバＸＤは、各行のスイッチング素子Ｗが対応ゲート線Ｙの駆動によって導通する期間において画素電圧Ｖsを複数のソース線Ｘ１〜Ｘｎにそれぞれ出力する。画像データ変換回路４は、外部信号源ＳＳから入力される映像信号VIDEOに含まれる画像データに対して、黒挿入を行う。コントローラ５は、この変換結果に対してゲートドライバＹＤおよびソースドライバＸＤの動作タイミング等を制御する。
【００１７】
画素電圧Ｖsは共通電極ＣＥのコモン電圧Ｖcomを基準として画素電極ＰＥに印加される電圧であり、例えばライン反転駆動およびフレーム反転駆動（１Ｈ１Ｖ反転駆動）を行うようコモン電圧Ｖcomに対して極性反転される。画像データは全液晶画素ＰＸに対する画素データからなり、１フレーム期間（垂直走査期間Ｖ）毎に更新される。  
黒挿入では、１フレーム分の入力画素データＤＩが１Ｖ毎に出力画素データＤＯとなる１フレーム分の黒挿入用画素データＢおよび１フレーム分の階調表示用画素データＳに変換される。  
階調表示用画素データＳは画素データＤＩと同じ階調値であり、黒挿入用画素データＢは黒表示の階調値である。１フレーム分の黒挿入用画素データＢおよび１フレーム分の階調表示用画素データＳの各々はそれぞれ１Ｖ期間において画像データ変換回路４から直列に出力される。
【００１８】
ゲートドライバＹＤおよびソースドライバＸＤは、例えばスイッチング素子Ｗと同一工程で形成される薄膜トランジスタを用いて構成されている。他方、コントローラ５は外部のプリント配線板ＰＣＢ上に配置される。画像データ変換回路４はこのプリント配線板ＰＣＢのさらに外側に配置される。
【００１９】
コントローラ５は、制御信号ＣＴＹおよび制御信号ＣＴＸ等を発生する。  
制御信号ＣＴＹは、コントローラ５からゲートドライバＹＤに供給され、上述のように複数のゲート線Ｙを選択的に駆動する。制御信号ＣＴＸは、画像データ変換回路４の変換結果として得られる黒挿入用画素データＢまたは階調表示用画素データＳである画素データＤＯと共にコントローラ５からソースドライバＸＤに供給される。ソースドライバＸＤは、黒挿入用または階調表示用画素データを複数のソース線Ｘにそれぞれ割り当てると共に信号極性を指定する。
【００２０】
表示パネル制御回路ＣＮＴはさらに補償電圧発生回路６、および階調基準電圧発生回路７を含んでいる。  
補償電圧発生回路６は、スイッチング素子Ｗの寄生容量によって各行の画素ＰＸに生じる画素電圧Ｖsの変動を補償する補償電圧Ｖeを発生する。この補償電圧Ｖeは、１行分のスイッチング素子Ｗが非導通となるときに、これらスイッチング素子Ｗに対応した行の補助容量線ＣにゲートドライバＹＤを介して印加される。階調基準電圧発生回路７は、画素データＤＯを画素電圧Ｖsに変換するために用いられる所定数の階調基準電圧ＶＲＥＦを発生する。
【００２１】
ゲートドライバＹＤは、制御信号ＣＴＹの制御により、各垂直走査期間において黒挿入用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子ＷをＨ期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給する。ゲートドライバＹＤは、さらに階調表示用に複数のゲート線Ｙ１〜Ｙｍを選択して各行の画素スイッチング素子ＷをＨ期間ずつ導通させるように駆動信号を選択ゲート線Ｙに供給する。  
画像データ変換回路４は変換結果の出力画素データＤＯとして得られる１フレーム分の黒挿入用画素データＢおよび１フレーム分の階調表示用画素データＳを交互に出力する。ソースドライバＸＤは上述の階調基準電圧発生回路７から供給される所定数の階調基準電圧ＶＲＥＦを参照してこれら黒挿入用画素データＢおよび階調表示用画素データＳをそれぞれ画素電圧Ｖsに変換し、複数のソース線Ｘ１〜Ｘｎに並列的に出力する。
【００２２】
ゲートドライバＹＤが例えばゲート線Ｙ１を駆動電圧により駆動してゲート線Ｙ１に接続された全ての画素スイッチング素子Ｗを導通させると、ソース線Ｘ１〜Ｘｎ上の画素電圧Ｖsがこれら画素スイッチング素子Ｗをそれぞれ介して対応画素電極ＰＥおよび補助容量Ｃｓの一端に供給される。  
また、ゲートドライバＹＤは補助容量Ｃｓの他端となる補助容量線Ｃ１に補償電圧発生回路６からの補償電圧Ｖeを出力し、ゲート線Ｙ１に接続された全ての画素スイッチング素子ＷをＨ／２期間だけ導通させた直後にこれら画素スイッチング素子Ｗを非導通にする非駆動電圧をゲート線Ｙ１に出力する。  
補償電圧Ｖeはこれら画素スイッチング素子Ｗが非導通になったときに、これらの寄生容量によって画素電極ＰＥから引き抜かれる電荷を低減して画素電圧Ｖsの変動、すなわち突き抜け電圧ΔＶｐを実質的にキャンセルする。
【００２３】
図２はゲートドライバＹＤの構成を詳細に示す図である。  
ゲートドライバＹＤは、シフトレジスタ１０と、出力回路１２とを備える。  
シフトレジスタ１０は、クロック信号ＣＫＡに同期してスタート信号ＳＴＨＡをシフトする。出力回路１２は、シフトレジスタ１０に保持されるスタート信号ＳＴＨＡのシフト位置によって選択されるゲート線Ｙに対して出力イネーブル信号ＯＥＡの制御により駆動信号を出力する。
【００２４】
ここで、クロック信号ＣＫＡ、スタート信号ＳＴＨＡ、出力イネーブル信号ＯＥＡは、いずれもコントローラ５から供給される制御信号ＣＴＹに含まれる信号である。
【００２５】
シフトレジスタ１０は、ゲート線Ｙ１〜Ｙｍにそれぞれ割り当てられ直列に接続されるｍ段のレジスタからなる。スタート信号ＳＴＨＡは、ゲート線Ｙ１に割り当てられた１段目のレジスタに入力される。シフトレジスタ１０は１段目のレジスタからｍ段目のレジスタに向かう方向にスタート信号ＳＴＨＡをシフトする。  
シフトレジスタ１０の全レジスタは、対応するゲート線Ｙを選択する信号を出力する出力端を有する。各々のレジスタは、スタート信号ＳＴＨＡを保持した状態で高レベル（選択状態）となる。
【００２６】
出力回路１２はｍ個のＡＮＤゲート回路１３、ｍ個のＯＲゲート回路１５、およびレベルシフタ１６を含んでいる。  
ｍ個のＡＮＤゲート回路１３は、シフトレジスタ１０から得られるゲート線Ｙ１〜Ｙｍの選択信号を出力イネーブル信号ＯＥＡの制御によりｍ個のＯＲゲート回路１５にそれぞれ出力する。出力イネーブル信号ＯＥＡは、高レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して許可し、低レベルに設定された状態で選択信号の出力を全ＡＮＤゲート回路１３に対して禁止する。
【００２７】
ｍ個のＯＲゲート回路１５は、各々対応するＡＮＤゲート回路１３からの選択信号をレベルシフタ１６に入力する。レベルシフタ１６は、ｍ個のＯＲゲート回路１５からそれぞれ入力される選択信号の電圧をレベルシフトすることにより薄膜トランジスタＷを導通させる駆動信号に変換する。そしてその駆動信号をそれぞれゲート線Ｙ１からＹｍに出力する。
【００２８】
図３は、ゲートドライバに用いられるシフトレジスタの構成を示す図である。  
このシフトレジスタ１０は複数のシフトレジスタ回路ＳＦＴ1、ＳＦＴ2、…、ＳＦＴｎ（ｎ：２以上の整数）を有する。各シフトレジスタ回路は、二つのクロック端子Ａ、Ｂ、出力端子ＯＵＴ（ｎ）、及び二つの入力端子ＯＵＴ（ｎ−１）、ＯＵＴ（ｎ＋１）を含む。
【００２９】
奇数番目のシフトレジスタ回路ＳＦＴ1、ＳＦＴ3、…では、第一のクロック端子Ａには、第一のクロック信号ＣＬＫ１が入力され、第二のクロック端子Ｂには、第二のクロック信号ＣＬＫ２が入力される。偶数番目のシフトレジスタ回路ＳＦＴ2、ＳＦＴ4、…では、第一のクロック端子Ａには、第二のクロック信号ＣＬＫ２が入力され、第二のクロック端子Ｂには、第一のクロック信号ＣＬＫ１が入力される。
【００３０】
なお、第一のクロック信号ＣＬＫ１と第二のクロック信号ＣＬＫ２は、クロック信号ＣＫＡから生成される互いに逆位相の信号である。従って、いずれのシフトレジスタ回路においても二つのクロック端子Ａ、Ｂの電位は逆である。
【００３１】
シフトレジスタ回路ＳＦＴ1、ＳＦＴ2、…、ＳＦＴｎでは、出力端子ＯＵＴ（ｎ）がそれぞれのゲート線Ｙの一つに接続され、ゲート信号ＧＡＴＥ1、ＧＡＴＥ2、…を出力する。シフトレジスタ回路ＳＦＴ1では第一の入力端子ＯＵＴ（ｎ−１）に対してスタート信号ＳＴＨが走査開始信号として入力される。
【００３２】
シフトレジスタ回路ＳＦＴｍ（ｍ＝２、３、…、ｎ）では、第一の入力端子ＯＵＴ（ｎ−１）に、直前のシフトレジスタ回路ＳＦＴｍ-1から出力されるゲート信号ＧＡＴＥ（ｍ−１）が伝達される。  
また、シフトレジスタ回路ＳＦＴｍの第二の入力端子ＯＵＴ（ｎ＋１）に対しては、直後のシフトレジスタ回路ＳＦＴｍ+1から出力されるゲート信号ＧＡＴＥ（ｍ＋１）が入力される。
【００３３】
図４は、本実施の形態のシフトレジスタ回路の構成を示す図である。
【００３４】
第一の入力端子ＯＵＴ（ｎ−１）には、ダイオード接続されたＮチャンネルトランジスタＴ４のドレインとゲートとが接続される。従って、トランジスタＴ４のソースの電位は第一の入力端子ＯＵＴ（ｎ−１）の電位と同程度に維持される。
【００３５】
第二の入力端子ＯＵＴ（ｎ＋１）には、ＮチャンネルトランジスタＴ６のゲートが接続される。そして、トランジスタＴ６のドレインがトランジスタＴ４のソースに接続され、トランジスタＴ６のソースが低電圧電源ＶＳＳに接続される。ＮチャンネルトランジスタＴ５は、ドレインがトランジスタＴ６のドレインに接続され、ソースがトランジスタＴ６のソースに接続される。                                                                                                                                                                                                  
第一のクロック端子Ａには、ＮチャンネルトランジスタＴ１のドレインが接続される。そして、トランジスタＴ１のゲートが耐圧保護トランジスタＴ８を介してトランジスタＴ４のソースに接続され、トランジスタＴ１のソースが出力端子ＯＵＴ（ｎ）に接続される。
【００３６】
出力端子ＯＵＴ（ｎ）には、ＮチャンネルトランジスタＴ３のドレインが接続される。そして、トランジスタＴ３のゲートが第二のクロック端子Ｂに接続され、ＮチャンネルトランジスタＴ２は、ドレインがトランジスタＴ３のドレインに接続され、ソースがトランジスタＴ３のソースに接続される。
【００３７】
ＮチャンネルトランジスタＴ７は、ドレインがトランジスタＴ５のゲートとトランジスタＴ２のゲートとに接続され、ソースが低電圧電源VSSに接続され、ゲートがトランジスタＴ４のソースに接続される。
【００３８】
さらに本シフトレジスタ回路では、ＮチャンネルトランジスタＴ８のドレインとソースがそれぞれトランジスタＴ１のゲートとトランジスタＴ４のソースとに接続されている。そして、この耐圧保護トランジスタＴ８のゲートは、高電源電圧ＶＤＤに接続される。  
また、キャパシタＣがトランジスタＴ７のドレインと第一のクロック端子Ａとの間に接続されている。
【００３９】
なお、トランジスタＴ１のゲートとソースとの間には、不図示のキャパシタＣｇｓが存在する。このキャパシタＣｇｓは、トランジスタＴ１のゲート−ソース間に寄生する容量である。
【００４０】
図５は、図４に示すシフトレジスタ回路の動作波形を示す図である。  
なお、ここでは信号振幅のハイレベルをＶｇｈ，信号振幅のローレベルをＶｇｌとして記述している。ＶｇｈはＮチャネルトランジスタをＯＮする電圧であり、例えば＋１５Ｖ程度である。また、ＶｇｌはＮチャネルトランジスタをＯＦＦする電圧であり、例えば−１０Ｖ程度である。即ち、高電圧電源ＶＤＤがＶｇｈに相当し、低電圧電源ＶＳＳがＶｇｌに該当する。
【００４１】
ゲート出力信号Ｇａｔｅ（ｎ）を生成するｎ段目のシフトレジスタ回路に着目して以下説明する。  
シフトレジスタ回路ＳＦＴｎの動作は、フェーズ１〜フェーズ３に分類することができる。
【００４２】
フェーズ１は、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベルの状態の動作を表している。  
前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベル（＝Ｖｇｌ）であるときは、それぞれのトランジスタには第一のクロック信号ＣＬＫ１又は第二のクロック信号ＣＬＫ２に応じた電位が印加される。
【００４３】
第一のクロック信号ＣＬＫ１がハイレベル（＝Ｖｇｈ）の際には、キャパシタＣを介してトランジスタＴ２とトランジスタＴ５のゲート電位が持ち上げられオンする。この結果、トランジスタＴ１のゲートにはトランジスタＴ５を介してローレベル（Ｖｇｌ）が印加され、トランジスタＴ１はオフする。また、トランジスタＴ２がオンする結果、そのドレインの電位は、ローレベル（Ｖｇｌ）となり、そのレベルがシフトレジスタ出力Ｇａｔｅ（ｎ）としてゲート線Ｙに供給される。
【００４４】
一方、第二のクロック信号ＣＬＫ２がハイレベルであるときは、トランジスタＴ３がＯＮする。この結果、トランジスタＴ３のドレインの電位は、ローレベル（Ｖｇｌ）となり、そのレベルがゲート線Ｙに供給される。  
すなわち、トランジスタＴ２とＴ３が交互にＯＮ状態を繰り返すことで、ゲート線Ｙにはローレベル（Ｖｇｌ）の電圧が安定して供給される。
【００４５】
フェーズ２は、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がハイレベル（＝Ｖｇｈ）の状態の動作を表している。  
前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がハイレベル（＝Ｖｇｈ）になったとき、トランジスタＴ４はダイオード接続されているため、トランジスタＴ４のソース端子の電位はＶｇｈ−Ｖｔｈとなる。ここで、Ｖｔｈは、トランジスタＴ４の閾値電圧である。  
このため、回路内ノードＹにはＶｇｈ−Ｖｔｈの電圧が印加され、この電圧が不図示のキャパシタＣｇｄに充電される。このとき、ゲートを高電圧電源ＶＤＤに接続した耐圧保護トランジスタＴ８はオン状態であり、上述の動作には影響を及ぼさない。
【００４６】
この結果、トランジスタＴ７がオンし、トランジスタＴ７のドレイン端子のレベルはローレベル（Ｖｇｌ）となる。それにより、トランジスタＴ５のゲートとトランジスタＴ２のゲートとに対してローレベル（Ｖｇｌ）電圧が印加されるので、両方のトランジスタＴ５、Ｔ２がいずれもオフする。
【００４７】
このとき、第一のクロック信号ＣＬＫ１はローレベルであるためトランジスタＴ１はＯＦＦ状態である。一方、第二のクロック信号ＣＬＫ２はハイレベル（Ｖｇｈ）であることから、トランジスタＴ３はオンとなり、トランジスタＴ３を介してローレベル（Ｖｇｌ）がゲート線Ｙに供給される。
【００４８】
フェーズ３は、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベル（Ｖｇｌ）の状態となり、第一のクロック信号ＣＬＫ１はローレベルからハイレベルに切り替わったときの動作を表している。  
前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がローレベルとなるが、トランジスタＴ４がオフし、不図示のキャパシタＣｇｓが両端電圧を維持するので、回路内ノードＹはハイレベルに維持される。従って、トランジスタＴ７がオン状態を維持し、その結果トランジスタＴ５とトランジスタＴ２とがいずれもオフ状態を維持する。
【００４９】
次のタイミングで、第一のクロック信号ＣＬＫ１がローレベルからハイレベルに切り替わると、いわゆるブートストラップ効果により、出力トランジスタＴ１のゲートドレイン間容量を介して、容量結合により回路内ノードＹの電位は（Ｖｇｈ−Ｖｔｈ）＋（Ｖｇｈ−Ｖｇｌ）≒２×（Ｖｇｈ−Ｖｇｌ）にまで上昇しようとする。
【００５０】
このとき、耐圧保護トランジスタＴ８の作用により、回路内ノードＹの電位は、（Ｖｇｈ−Ｖｔｈ’）＜ （Ｖｇｈ−Ｖｇｌ）を越えることはない。即ち、回路内ノードＹは高電圧電源ＶＤＤ（＝Ｖｇｈ）よりも高い電圧になることはない。なお、Ｖｔｈ’は耐圧保護トランジスタＴ８の閾値電圧である。
【００５１】
この状態において、トランジスタＴ１はＯＮとなり、その結果、トランジスタＴ１のソース端子の電位はＶｇｈとなり、ハイレベル（Ｖｇｈ）がゲート線Ｙに供給される。
【００５２】
フェーズ４は、後段シフトレジスタ出力Ｇａｔｅ（ｎ＋１）がハイレベルの状態となり、第一のクロック信号ＣＬＫ１がハイレベルからローレベルに切り替わったときの動作を表している。  
後段シフトレジスタ出力Ｇａｔｅ（ｎ＋１）がハイレベルとなるため、トランジスタＴ６がオンし、キャパシタＣｇｓが放電する。従って、トランジスタＴ７はオフ状態となり、第１のクロック端子Ａの電位が立ち下がるので、トランジスタＴ７のドレイン電位、すなわち、トランジスタＴ５のゲート電位とトランジスタＴ２のゲート電位とが十分に低く維持される。その結果、両方のトランジスタＴ５、Ｔ２がいずれもオフ状態を維持する。
【００５３】
以降、前段シフトレジスタ出力Ｇａｔｅ（ｎ−１）がハイレベルの状態となるまで、フェーズ１の状態を継続する。
【００５４】
以上本実施の形態に係るシフトレジスタ回路について説明した。従来例の回路では耐圧保護トランジスタＴ８が設けられておらずトランジスタＴ７のソースゲート間に高電圧（２×Ｖｇｈ−Ｖｇｌ）が印加されるため、信頼性が懸念されていた。
【００５５】
本実施の形態の構成においては、例えば、ＶＤＤ＝Ｖｇｈに設定しておけば、トランジスタＴ７のソースゲート間に印加される電圧は（Ｖｇｈ−Ｖｇｌ）以内、すなわちロジック動作電源振幅内である。従って、トランジスタＴ７を信頼性上問題にならない電圧範囲で使用することができ、高電圧印加によるトランジスタの破壊を防止することができる。
【００５６】
なお、本実施の形態に係るシフトレジスタ回路は、液晶表示装置に限られず広くシフトレジスタを使用する回路、機器、装置を対象として適用することができる。
【００５７】
尚、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。  
また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図。
【図２】ゲートドライバの構成を詳細に示す図。
【図３】ゲートドライバに用いられるシフトレジスタの構成を示す図。
【図４】本実施の形態のシフトレジスタ回路の構成を示す図。
【図５】図４に示すシフトレジスタ回路の動作波形を示す図。
【図６】従来のシフトレジスタ回路の構成を示す図。
【符号の説明】
【００５９】
１…アレイ基板、２…対向基板、３…液晶層、４…画像データ変換回路、５…コントローラ、６…補償電圧発生回路、７…階調基準電圧発生回路、１０…シフトレジスタ、１２…出力回路、ＤＰ…液晶表示パネル、ＰＥ…画素電極、ＣＥ…共通電極、ＣＬＣ…液晶容量、Ｃｓ…補助容量、Ｃ…補助容量線、ＰＸ…液晶画素、Ｗ…スイッチング素子、Ｙ…ゲート線、Ｘ…ソース線、ＣＮＴ…表示パネル制御回路、ＹＤ…ゲートドライバ、ＸＤ…ソースドライバ、Ａ…第一のクロック端子、Ｂ…第二のクロック端子、ＯＵＴ…出力端子、ＳＦＴ…シフトレジスタ回路、Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７…トランジスタ、ＶＳＳ…低電圧電源、Ｔ８…耐圧保護トランジスタ、ＶＤＤ…高電圧電源、Ｃｇｓ…キャパシタ、Ｇａｔｅ…シフトレジスタ出力、Ｃ…キャパシタ、Ｃｇｄ…キャパシタ、Ｙ…回路内ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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