(57)【要約】【課題】プロセスダメージ耐性を向上させ、信頼性の高い半導体装置を提供する。【解決手段】半導体基板１０１と、前記半導体基板の上方に設けられた、誘電体膜１１６を下部電極１１５と上部電極１１７とで挟んでなるキャパシタと、を備え、前記上部電極は、結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）１１７ｂと、前記第１のＭＯｘ型導電性酸化膜上に形成され、結晶構造をなし、前記第１のＭＯｘ型導電性酸化膜より酸素比率が小さい第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）１１７ｃと、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、を備え、
前記上部電極は、
結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）と、
前記第１のＭＯｘ型導電性酸化膜上に形成され、結晶構造をなし、前記第１のＭＯｘ型導電性酸化膜より酸素比率が小さい第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）と、
を有することを特徴とする半導体装置。
【請求項２】
前記上部電極は前記第１のＭＯｘ型導電性酸化膜の下方に結晶構造をなすＡＢＯｘ型導電性酸化膜（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＯｘ型導電性酸化膜は組成比が化学量論組成比よりも大きくなる数の酸素を含有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上方に、キャパシタを構成する下部電極膜を形成し、
前記下部電極膜上に、前記キャパシタを構成する誘電体膜を形成し、
前記誘電体膜上に、金属Ｍのターゲットを用いた反応性スパッタ法により第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を形成し、
前記第１のＭＯｘ型導電性酸化膜上に、前記金属Ｍを含むターゲットを用い、前記第１のＭＯｘ型導電性酸化膜の形成時よりもＡｒ流量に対するＯ２流量の割合が小さいか若しくはスパッタパワーが大きい条件での反応性スパッタ法により第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を形成する半導体装置の製造方法。
【請求項５】
前記金属ＭはＩｒであることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体膜を用い、その残留分極を利用してデータを保持する不揮発性メモリである。強誘電体膜の成膜プロセスには半導体メモリ製造プロセスと整合性をとることができるスパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法、ゾルゲル法などが用いられる。
【０００３】
ＰＺＴ等の強誘電体は酸化物であるため、水素を主としたガスが侵入すると還元されて結晶特性が崩れ、あるいは電極界面部分に水素コンタミによる空間電荷が形成されて、強誘電体特性が劣化する。キャパシタサイズの微小化に伴い、水素による影響はより大きくなる。半導体装置の製造工程では水素を含んだ雰囲気中での処理が多いため、強誘電体膜への水素の侵入を防止する必要がある。
【０００４】
このような問題を解決するために、下部電極と、下部電極上に形成された強誘電体膜と、強誘電体膜上に形成された上部電極を備え、この上部電極は酸化物よりなる第１の層と、第１の層上に形成され酸化物よりなり第１の層より酸化の割合が高い第２の層とを有する強誘電体キャパシタが提案されている（例えば特許文献１参照）。酸化物は例えばＩｒＯｘである。
【０００５】
この強誘電体キャパシタは、酸化の割合の高い上部電極の第２の層（上層）のプロセスダメージ耐性により、水素の侵入による強誘電体膜の特性劣化を抑制する。
【０００６】
一方、上部電極の第１の層（下層）は酸化の割合が小さく、酸素欠損を多量に含む膜になっている。強誘電体膜と上部電極との界面における酸素欠損などの欠陥は、キャパシタ製造プロセスでの還元性プロセスダメージ耐性低下、疲労特性劣化、リテンション特性劣化、インプリント特性（一方向に書き込まれた分極がその方向で安定化する現象）劣化などの問題を引き起こし、信頼性を低下させる。
【特許文献１】特許第３６６１８５０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明はプロセスダメージ耐性を向上させ、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、を備え、前記上部電極は、結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）と、前記第１のＭＯｘ型導電性酸化膜上に形成され、結晶構造をなし、前記第１のＭＯｘ型導電性酸化膜より酸素比率が小さい第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）と、を有するものである。
【０００９】
本発明の一態様による半導体装置の製造方法は、半導体基板の上方に、キャパシタを構成する下部電極膜を形成し、前記下部電極膜上に、前記キャパシタを構成する誘電体膜を形成し、前記誘電体膜上に、金属Ｍのターゲットを用いた反応性スパッタ法により第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を形成し、前記第１のＭＯｘ型導電性酸化膜上に、金属Ｍを含むターゲットを用い、前記第１のＭＯｘ型導電性酸化膜の形成時よりもＡｒ流量に対するＯ２流量の割合が小さいか若しくはスパッタパワーが大きい条件での反応性スパッタ法により第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を形成するものである。
【発明の効果】
【００１０】
本発明によればプロセスダメージ耐性を向上させ、信頼性を高くすることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
（第１の実施形態）図１に本発明の第１の実施形態に係る強誘電体メモリの概略構成を示す。半導体基板１０１上には、溝型の素子分離（図示せず）が形成されており、ゲート絶縁膜１０３、ワード線となるゲート電極（例えばポリシリコン膜１０４及びタングステンシリサイド膜１０５からなるポリサイド構造）、シリコン窒化膜からなるゲートキャップ膜及びゲート側壁膜１０６、及びソース・ドレイン拡散層１０２によってＭＯＳトランジスタが形成されている。
【００１３】
このＭＯＳトランジスタを取り囲むように形成された層間絶縁膜１０７（シリコン酸化膜）は平坦化され、さらにその上に層間絶縁膜１０８（シリコン酸化膜）、１０９（シリコン窒化膜）、及び１１０（シリコン酸化膜）が形成されている。
【００１４】
これら層間絶縁膜１０７、１０８、１０９、及び１１０中に、ＭＯＳトランジスタのソース・ドレイン拡散層１０２とキャパシタのバリア層１１４とを接続するコンタクトプラグ１１１及びタングステンプラグ１１３が形成されている。さらにタングステンプラグ１１３を取り囲むように拡散防止膜（コンタクトバリア膜）１１２が形成されている。
【００１５】
層間絶縁膜１１０上にキャパシタが形成される。キャパシタは、順次積層されたバリア層（キャパシタバリア膜）１１４、下部電極１１５、キャパシタ誘電体膜１１６、上部電極１１７を有する。
【００１６】
さらに、キャパシタ全体を囲むように例えばＡｌＯｘ膜の水素防止膜１１８が形成される。その上に形成された層間絶縁膜（シリコン酸化膜）１２０中に、隣同士のキャパシタの上部電極間を接続するためのコンタクト１１９が形成される。
【００１７】
バリア層１１４はＴｉＡｌ膜１１４ａ及びＴｉＡｌＮ膜１１４ｂを含む。
【００１８】
下部電極１１５は例えばＩｒ膜である。また、キャパシタ誘電体膜１１６は例えばＰＺＴ膜である。
【００１９】
上部電極１１７は順次積層されたＳＲＯ膜（ＡＢＯｘペロブスカイト型導電性酸化物（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０））１１７ａ、ＩｒＯｘ膜（ＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０））１１７ｂ、ＩｒＯｘ膜１１７ｃを含む。
【００２０】
ＩｒＯｘ膜１１７ｂはＩｒＯ２結晶構造をもち、組成比では酸素リッチでＯ／Ｉｒ比が２より大きくなる。また密度は１０．５ｇ／ｃｍ３程度であり、１００Ａ程度かそれ以下の大きさの微細粒子からなる。
【００２１】
ＩｒＯｘ膜１１７ｂ上に形成されるＩｒＯｘ膜１１７ｃは、結晶性の高いＩｒＯ２結晶構造をもち、組成は化学量論組成に近く、Ｏ／Ｉｒ比が２程度となる。また密度はＩｒＯｘ膜１１７ｂよりも高く１１．５ｇ／ｃｍ３程度で、緻密な微細構造をもつ。
【００２２】
ＳＲＯ膜１１７ａ上に形成するＩｒＯｘ膜１１７ｂは酸素含有量が多くＳＲＯ膜１１７ａ部分あるいはＳＲＯ膜１１７ａ／ＰＺＴ膜１１６界面に十分な酸素を供給することができる。そのため、界面に欠陥の少ない上部電極を形成できる。
【００２３】
これにより、分極量劣化、インプリント特性劣化、リテンション特性劣化を防止することができる。また、ＩｒＯｘ膜１１７ｂ上に形成されるＩｒＯｘ膜１１７ｃが、水素雰囲気中の処理における水素侵入をブロックし、還元性ダメージを抑制することができる。
【００２４】
このように本実施形態による半導体装置はプロセスダメージ耐性が向上し、信頼性の高いものとなる。
【００２５】
次にこのような半導体装置の製造方法を図２〜図７を用いて説明する。
【００２６】
図２に示すように、公知のプロセスでシリコン基板２０１にトランジスタＴを作り込み、ＣＭＯＳ構造を形成する。そして、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学的機械研磨）を用いてシリコン酸化膜２０２、シリコン酸化膜２０３、シリコン窒化膜２０４、シリコン酸化膜２０５を堆積し、層間絶縁膜を形成する。
【００２７】
ここでキャパシタとトランジスタのアクティブエリア（ソース、ドレイン）との接続をタングステンやポリシリコンからなるプラグを用いて行うため、あらかじめプラグ２０６を形成する。
【００２８】
プラグ２０６はコンタクトプラグ２０７、タングステンプラグ２０８、及びタングステンプラグ２０８を取り囲むように形成されるコンタクトバリア膜２０９からなる。プラグ２０６の形成にはブランケットＣＶＤ法とＣＭＰとを併用する。
【００２９】
図３に示すように、シリコン酸化膜２０５及びプラグ２０６上にバリア金属層３００を形成する。バリア金属層３００はＴｉＡｌ膜３０１及びＴｉＡｌＮ膜３０２の積層構造となる。ＤＣマグネトロンスパッタ法により膜厚５ｎｍのＴｉＡｌ膜３０１、膜厚３０ｎｍのＴｉＡｌＮ膜３０２を形成する。
【００３０】
バリア金属層３００は強誘電体膜の形成又はその後のキャパシタ特性確保のための酸素中アニールプロセスにおいてプラグ２０６表面が酸化することを防止する。
【００３１】
図４に示すように、バリア金属層３００上に下部電極となる膜厚１００ｎｍのＩｒ膜４０１をスパッタ法により形成する。
【００３２】
図５に示すように、Ｉｒ膜４０１上にスパッタ法を用いてキャパシタ誘電体膜となる膜厚１００ｎｍのＰＺＴ膜５０１を形成する。この場合、ＲＦマグネトロンスパッタ法を用いる。ここでは、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ１．１０Ｌａ０．０５Ｚｒ０．４Ｔｉ０．６Ｏ３である。ＰＺＴセラミックターゲットは、密度の高いものはスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％以上のセラミック焼結体を使用する。
【００３３】
スパッタ時には、プラズマによる基板温度の上昇や飛来粒子によるボンバードメントがあるために、Ｓｉ基板からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じやすい。
【００３４】
ターゲット中の過剰Ｐｂはそれを補償し、かつＲＴＡ（Rapid Thermal Annealing：高速熱アニール）時のＰＺＴ膜５０１の結晶化を促進させるために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望ましい組成の量比のものを用いればよい。
【００３５】
そしてＲＴＡを使用してＰＺＴ膜５０１の結晶化を行う。
【００３６】
図６に示すように、ＰＺＴ膜５０１上に上部電極６００を形成する。上部電極はＳＲＯ膜６０１、ＩｒＯｘ膜６０２、ＩｒＯ２膜６０３の積層構造になっている。
【００３７】
まず、直径３００ｍｍのＳＲＯセラミックターゲットに対して、スパッタパワー１ｋＷ、室温、圧力０．５Ｐａ、アルゴン・酸素混合ガス、酸素流量比５０％の条件でＤＣマグネトロンスパッタを行い、膜厚１０ｎｍのＳＲＯ膜６０１を形成する。
【００３８】
ＳＲＯ膜６０１の形成後、ＲＴＯ（Rapid Thermal Oxidation）等により５５０〜６５０℃にて結晶化処理を行う。
【００３９】
次に、直径３００ｍｍのＩｒターゲットに対して、スパッタパワー０．２ｋＷ、室温、圧力０．５Ｐａ、アルゴン・酸素混合ガス（Ａｒ／Ｏ２＝２０／８０）の条件でＤＣマグネトロンスパッタを行い、膜厚３０ｎｍのＩｒＯｘ膜６０２を形成する。
【００４０】
ＩｒＯｘ膜６０２は高い酸素濃度（高酸素分圧）、低いスパッタリング・パワー密度にてスパッタ成膜し、酸素リッチとなるように形成する。好ましくはスパッタリング・パワー密度が０．１〜１Ｗ／ｃｍ２、スパッタガス総流量中にＯ２流量の占める割合を５０％以上１００％未満とする。
【００４１】
スパッタリング・パワー密度が０．１Ｗ／ｃｍ２よりも小さいと安定して放電がたたなくなり、かつ成膜速度が非常に遅くなるため現実的でない。
【００４２】
また、スパッタリング・パワー密度が１Ｗ／ｃｍ２よりも大きいと粒径が大きくなるとともに、酸素リッチなＩｒＯｘ膜を形成するために多量の酸素導入が必要となり、膜特性（膜厚、抵抗等）のばらつきが拡大する。
【００４３】
続いて、ＩｒＯｘ膜６０２形成時よりも高スパッタパワーかつ酸素量を少なくした状態でＩｒＯ２膜６０３をスパッタ成膜する。例えば、直径３００ｍｍのＩｒターゲットに対して、スパッタパワー２ｋＷ、室温、圧力０．５Ｐａ、アルゴン・酸素混合ガス（Ａｒ／Ｏ２＝５０／５０）の条件でＤＣマグネトロンスパッタを行い、膜厚５０ｎｍのＩｒＯ２膜６０３を形成する。
【００４４】
ＩｒＯｘ膜６０２は熱処理後にＩｒＯ２結晶構造を持ち、組成比では酸素リッチでＯ／Ｉｒ比が２より大きくなる。一方、ＩｒＯ２膜６０３は熱処理後に結晶性の高いＩｒＯ２結晶構造を持ち、組成は化学量論組成に近く、Ｏ／Ｉｒ比は２程度となる。また、ＩｒＯ２膜６０３はＩｒＯｘ膜６０２よりも緻密な微細構造を持ち、密度が大きい。
【００４５】
図７に示すように、上部電極６００、ＰＺＴ膜５０１、Ｉｒ膜４０１、バリア金属層３００をハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。マスク除去後、キャパシタ構造を覆うように水素防止膜となるＡｌＯｘ膜（例えばＡｌ２Ｏ３膜）７０１を形成する。
【００４６】
その後、層間絶縁膜（シリコン酸化膜）７０２を形成し、層間絶縁膜７０２中に隣同士のキャパシタの上部電極間を接続するためのコンタクト７０３が形成される。
【００４７】
ＩｒＯｘ膜６０２は酸素含有量が多く、ＳＲＯ膜６０１部分あるいはＳＲＯ膜６０１／ＰＺＴ膜５０１界面に十分な酸素を供給することが可能である。また、成膜時のスパッタパワーが低いため、ＳＲＯ膜６０１に対する元素打ち込みなどによるスパッタダメージを小さくすることができる。これにより強誘電体膜／上部電極界面における欠陥発生を抑制することができる。
【００４８】
また、緻密な微細構造を持つＩｒＯ２膜６０３が、ハードマスクＣＶＤ成膜プロセス、キャパシタ加工ＲＩＥプロセス、還元性アニールなどによるキャパシタ劣化及び水素拡散を防止する。
【００４９】
このようにプロセスダメージ耐性が向上し、信頼性の高い半導体装置を製造することができる。
【００５０】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。
【００５１】
例えば図８に示すように上部電極１１７にＳＲＯ膜を含まず、ＩｒＯ２結晶構造をもち、組成比では酸素リッチでＯ／Ｉｒ比が２より大きくなるＩｒＯｘ膜１１７ｂと、結晶性の高いＩｒＯ２結晶構造をもち、組成は化学量論組成に近く、Ｏ／Ｉｒ比が２程度となり密度がＩｒＯｘ膜１１７ｂよりも高く緻密な微細構造をもつＩｒＯ２膜１１７ｃとの積層構造にしても良い。
【００５２】
ＰＺＴ膜１１６上に酸素リッチなＩｒＯｘ膜１１７ｂが形成されるため、ＰＺＴ膜１１６と上部電極１１７との界面に十分な酸素が供給される。従って、酸素欠損などの欠陥の発生を防止することができ、信頼性の高い半導体装置が得られる。
【００５３】
上記実施形態では上部電極のＭＯｘ型導電性酸化物にＩｒＯｘを用いたが、ＲｕＯｘ、ＯｓＯｘ、ＲｈＯｘ、ＰｄＯｘを用いるようにしても良い。
【００５４】
また、ＡＢＯｘ型導電性酸化物には、ＳＲＯ（ＳｒＲｕＯ３）以外に、ＬＮＯ（ＬａＮｉＯ３）、ＬＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ３）、ＹＢＣＯ（超伝導体）などを用いることができる。
【００５５】
上記実施形態では図５に示すように、スパッタ法を用いてキャパシタ誘電体膜となるＰＺＴ膜を形成したが、ＭＯＣＶＤ法を用いて成膜してもよい。ＭＯＣＶＤ法は電極構造に対してステップカバレッジが良好であること、組成制御性に優れること、大面積に均一な高品質膜が得られること、成膜速度が速いこと、強誘電体膜の薄膜化が可能なこと（低電圧動作が可能なこと）などの利点をもつ。
【００５６】
ＭＯＣＶＤ法に用いるＰＺＴ用原料は、代表的なもので、ＰｂソースとしてＰｂ（ｄｐｍ）２、ＺｒソースとしてＺｒ（ｄｐｍ）４やＺｒ（Ｏ−ｔＣ４Ｈ９）４、ＴｉソースとしてＴｉ（Ｏ−ｉＣ３Ｈ７）４やＴｉ（Ｏ−ｉＣ３Ｈ７）２（ｄｐｍ）２などがあり、ＴＨＦ（テトラハイドロフラン）や酢酸ブチルと混合することで溶液気化法として使用される。
【００５７】
気化器の種類も多く、超音波で溶液を噴霧化するものや、熱板に溶液を吹き付けるもの、アトマイザーを利用するものなどを用いて、ソース原料の気化を行う。
【００５８】
基板温度は原料にもよるが、６００℃前後が適当である。Ｎ２ＯやＯ２を酸化剤として同時に供給する。結晶化はＩｎ−ｓｉｔｕで起こり、Ｉｒ膜４０１上にＰＺＴ＜１１１＞配向結晶膜を得ることができる。
【００５９】
また、ＩｒＯ２膜６０３の形成後に５００℃にてＲＴＯ処理を行っても良い。これによりＩｒＯ２膜６０３がより緻密になり、還元性ダメージ抑制効果を増大させることができる。
【００６０】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態に係る半導体装置の概略構成図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図３】同実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図４】同実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図５】同実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図６】同実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図７】同実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図８】変形例による半導体装置の概略構成図である。
【符号の説明】
【００６２】
１０１  半導体基板
１０２  ソース・ドレイン拡散層
１０３  ゲート絶縁膜
１０４  ポリシリコン膜１０４
１０５  タングステンシリサイド膜
１０６  ゲートキャップ膜及びゲート側壁膜
１０７、１０８、１０９、１１０、１２０  層間絶縁膜
１１１  コンタクトプラグ
１１２  拡散防止膜
１１３  タングステンプラグ
１１４  キャパシタバリア膜
１１５  下部電極１１５
１１６  キャパシタ誘電体膜
１１７  上部電極
１１７ａ  ＳＲＯ膜
１１７ｂ、１１７ｃ  ＩｒＯｘ膜
１１８  水素防止膜
１１９  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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