(57)【要約】【課題】オン抵抗の増大を生じることなく、ゲート電荷量を低減することができる、半導体装置を提供する。【解決手段】Ｎ型エピタキシャル層３の表層部には、Ｐ＋型のボディ領域４が形成されている。ボディ領域４の表層部には、Ｎ＋型のソース領域７がボディ領域４の周縁との間に間隔を空けて形成されている。Ｎ型エピタキシャル層３上には、ゲート絶縁膜８が、チャネル形成領域５の表面およびチャネル形成領域５の表面に隣接するＮ型エピタキシャル層３の表面に跨って形成されている。ゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート絶縁膜８は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。【選択図】図１
2009070849.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型層と、
前記第１導電型層の表層部に形成された第２導電型のボディ領域と、
前記ボディ領域の表層部に、前記ボディ領域の周縁との間に間隔を空けて形成された前記第１導電型のソース領域と、
前記第１導電型層上に、前記ボディ領域の周縁と前記ソース領域との間のチャネル形成領域の表面および当該チャネル形成領域の表面に隣接する前記第１導電型層の表面とに跨って設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極とを備え、
前記ゲート絶縁膜は、前記第１導電型層の表面と対向する部分の膜厚が、前記チャネル形成領域の表面と対向する部分の膜厚よりも大きく形成されている、半導体装置。
【請求項２】
前記ゲート絶縁膜は、一定の膜厚を有するゲート酸化膜と、前記ゲート酸化膜を挟んで前記第１導電形層の表面に対向配置されたＬｏｗ−ｋ膜とを備えている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置に関する。
【背景技術】
【０００２】
たとえば、ＶＤＭＯＳＦＥＴは、スイッチング電源等に使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）として知られている。
図７は、従来のＶＤＭＯＳＦＥＴを有する半導体装置の構造を示す模式的な断面図である。
半導体装置１０１の基体をなすＮ＋型（高濃度Ｎ型）基板１０２上には、Ｎ型エピタキシャル層１０３が積層されている。
【０００３】
Ｎ型エピタキシャル層１０３の表層部には、複数のＰ型のボディ領域１０４が互いに間隔を空けて形成されている。各ボディ領域１０４の表層部には、ボディ領域１０４の周縁との間に間隔を空けて、Ｎ＋型のソース領域１０７が形成されている。
Ｎ型エピタキシャル層１０３上には、ＳｉＯ２（酸化シリコン）からなる一定膜厚のゲート絶縁膜１０８が形成されている。ゲート絶縁膜１０８は、隣り合うボディ領域１０４間に跨って設けられ、その両端がソース領域１０７上に配置されている。ゲート絶縁膜１０８上には、ポリシリコンからなるゲート電極１０９が形成されている。ゲート電極１０９は、層間絶縁膜１１０により覆われている。また、Ｎ＋型基板１０２の裏面（Ｎ型エピタキシャル層１０３が設けられている側と反対側の面）には、ドレイン電極（図示せず）が形成されている。
【０００４】
このような構造により、ソース領域１０７を接地し、ドレイン電極に正極性の電圧を印加しつつ、ゲート電極１０９に所定のしきい値電圧以上の電圧を印加すると、ソース領域１０７とＮ型エピタキシャル層１０３との間におけるボディ形成領域１０４の表面部分に反転層が形成され、Ｎ＋型基板１０２（ドレイン電極）とソース領域１０７との間に電流が流れる（オンになる）。
【特許文献１】米国特許第４３４４０８１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＶＤＭＯＳＦＥＴのスイッチング性能を表わす指標として、たとえば、ＶＤＭＯＳＦＥＴのオン抵抗Ｒｏｎとゲート電荷量Ｑｇとの積Ｒｏｎ・Ｑｇが用いられる。この積Ｒｏｎ・Ｑｇが小さいほど、ＶＤＭＯＳＦＥＴのより高速なスイッチング動作を達成することができる。
たとえば、ゲート絶縁膜１０８の膜厚を厚く形成すれば、ゲート−ドレイン間に生じる寄生容量を小さくすることができ、ゲート電荷量Ｑｇを低減することができる。しかし、ゲート絶縁膜１０８の膜厚を厚くすると、チャネルを流れる電流が小さくなり、ＶＤＭＯＳＦＥＴのオン抵抗Ｒｏｎが増大してしまう。そのため、ＶＤＭＯＳＦＥＴのスイッチング動作のさらなる高速化を図ることが困難であった。
【０００６】
そこで、本発明の目的は、オン抵抗の増大を生じることなく、ゲート電荷量を低減することができる、半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
前記の目的を達成するための請求項１記載の発明は、第１導電型層と、前記第１導電型層の表層部に形成された第２導電型のボディ領域と、前記ボディ領域の表層部に、前記ボディ領域の周縁との間に間隔を空けて形成された前記第１導電型のソース領域と、前記第１導電型層上に、前記ボディ領域の周縁と前記ソース領域との間のチャネル形成領域の表面および当該チャネル形成領域の表面に隣接する前記第１導電型層の表面とに跨って設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ゲート絶縁膜は、前記第１導電型層の表面と対向する部分の膜厚が、前記チャネル形成領域の表面と対向する部分の膜厚よりも大きく形成されている、半導体装置である。
【０００８】
この構成によれば、第１導電型層の表層部には、第２導電型のボディ領域が形成されている。ボディ領域の表層部には、第１導電型のソース領域がボディ領域の周縁との間に間隔を空けて形成されている。第１導電型層上には、ゲート絶縁膜がボディ領域の周縁とソース領域との間のチャネル形成領域の表面およびチャネル形成領域の表面に隣接する第１導電型層の表面に跨って形成されている。ゲート絶縁膜上には、ゲート電極が設けられている。ゲート絶縁膜は、第１導電型層の表面と対向する部分の膜厚が、チャネル形成領域の表面と対向する部分の膜厚よりも大きく形成されている。
【０００９】
このように、ゲート絶縁膜における第１導電型層と対向する部分を相対的に大きい膜厚に形成し、ゲート絶縁膜におけるチャネル形成領域と対向する部分を相対的に小さい膜厚に形成することにより、チャネルを流れる電流が小さくなるのを防止しつつ、ゲート−ドレイン間に生じる寄生容量の低減を図ることができ、ゲート電荷量Ｑｇを低減することができる。すなわち、オン抵抗Ｒｏｎの増大を生じることなく、ゲート電荷量Ｑｇを低減することができる。その結果、スイッチング動作を高速化することができる。
【００１０】
また、請求項２に記載のように、ゲート絶縁膜は、一定の膜厚を有するゲート酸化膜と、ゲート酸化膜を挟んで第１導電形層の表面に対向配置されたＬｏｗ−ｋ膜とを備えていてもよい。この場合、ゲート絶縁膜の誘電率が低減されるため、ゲート−ドレイン間に生じる寄生容量を一層低減することができる。その結果、ゲート電荷量Ｑｇをさらに低減することができる。
【発明を実施するための最良の形態】
【００１１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ型エピタキシャル層３が積層されている。
【００１２】
Ｎ型エピタキシャル層３の表層部には、複数のＰ型のボディ領域４が選択的に形成されている。各ボディ領域４の表層部には、ボディ領域４の周縁との間に間隔を空けて、Ｎ＋型のソース領域７が形成されている。
Ｎ型エピタキシャル層３上には、ＳｉＯ２からなるゲート絶縁膜８が形成されている。ゲート絶縁膜８は、隣り合うボディ領域４間に跨って設けられ、その両端がソース領域７上に配置されている。また、ゲート絶縁膜８は、Ｎ型エピタキシャル層３と対向する部分の膜厚が、ボディ領域４およびソース領域７と対向する部分の膜厚と比較して厚く形成されている。これにより、ゲート絶縁膜８は、Ｎ型エピタキシャル層３と対向する部分に、残余の部分よりも盛り上がった形状の凸状部１１を備えている。
【００１３】
ゲート絶縁膜８上には、ポリシリコンからなるゲート電極９が形成されている。ゲート電極９は、両端がゲート絶縁膜８におけるチャネル形成領域５（ボディ領域４の周縁とソース領域７との間の領域）と対向する部分上に配置されており、中央部分が凸状部１１に乗り上げた形状に形成されている。また、ゲート電極９は、層間絶縁膜１０により覆われ
ている。
【００１４】
Ｎ＋型基板２の裏面（Ｎ型エピタキシャル層３が設けられている側と反対側の面）には、ドレイン電極（図示せず）が形成されている。
図２Ａ〜２Ｅは、図１に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２の表面に、Ｎ型エピタキシャル層３が形成される。
【００１５】
その後、熱酸化処理が行われることにより、Ｎ型エピタキシャル層３上に、ＳｉＯ２膜（図示せず）が形成される。このＳｉＯ２膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図２Ｂに示すように、凸状部１１が形成される。
次いで、図２Ｃに示すように、熱酸化処理により、Ｎ型エピタキシャル層３の表面に、ＳｉＯ２膜が形成される。ＳｉＯ２膜は、凸状部１１と一体をなし、ゲート絶縁膜８を形成する。
【００１６】
その後、プラズマＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、ゲート絶縁膜８上に、ポリシリコン膜（図示せず）が形成される。その後、このポリシリコン膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図２Ｄに示すように、ゲート電極９が形成される。
次いで、Ｐ型不純物（たとえば、ボロン）のイオンが、ゲート絶縁膜８の表面に対して斜めイオン注入されることにより、Ｎ型エピタキシャル層３の表層部に、ゲート電極９の下方まで入り込むようにＰ型層（図示せず）が形成される。その後、Ｐ型不純物のイオンがゲート絶縁膜８の表面に対して垂直に深く、濃くイオン注入される。これにより、図２Ｅに示すように、Ｎ型エピタキシャル層３の表層部に、Ｐ型のチャネル形成領域５を有するＰ＋型のボディ領域４が形成される。また、Ｎ型不純物（たとえば、ヒ素）のイオンが、ゲート絶縁膜８の表面に対して垂直に浅く、濃くイオン注入されることにより、ボディ領域４の表層部に、Ｎ＋型のソース領域７が形成される。
【００１７】
その後、ゲート絶縁膜８およびゲート電極９上に層間絶縁膜１０が形成され、ゲート絶縁膜８がパターニングされることにより、図１に示す半導体装置１が得られる。
以上のように、Ｎ型エピタキシャル層３の表層部には、Ｐ＋型のボディ領域４が形成されている。ボディ領域４の表層部には、Ｎ＋型のソース領域７がボディ領域４の周縁との間に間隔を空けて形成されている。Ｎ型エピタキシャル層３上には、ゲート絶縁膜８が、チャネル形成領域５の表面およびチャネル形成領域５の表面に隣接するＮ型エピタキシャル層３の表面に跨って形成されている。ゲート絶縁膜８上には、ゲート電極９が設けられている。ゲート絶縁膜８は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。
【００１８】
このように、ゲート絶縁膜８におけるＮ型エピタキシャル層３と対向する部分を相対的に大きい膜厚に形成し、ゲート絶縁膜８におけるチャネル形成領域５と対向する部分を相対的に小さい膜厚に形成することにより、チャネルを流れる電流が小さくなるのを防止しつつ、ゲート（ゲート電極９）−ドレイン（Ｎ＋型基板２）間に生じる寄生容量の低減を図ることができ、ゲート電荷量Ｑｇを低減することができる。すなわち、オン抵抗Ｒｏｎの増大を生じることなく、ゲート電荷量Ｑｇを低減することができる。その結果、スイッチング動作を高速化することができる。
【００１９】
図３は、本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図である。なお、図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
この半導体装置２１では、Ｎ型エピタキシャル層３上に、ゲート絶縁膜２５が形成されている。ゲート絶縁膜２５は、ＳｉＯ２からなる酸化膜２２，２３と、Ｌｏｗ−ｋ膜材料からなる凸状部２４とを有している。酸化膜２２は、互いに隣り合うボディ領域４の間におけるＮ型エピタキシャル層３の表面と対向し、酸化膜２３は、チャネル形成領域５およびソース領域７の一部に対向している。凸状部２４は、酸化膜２２上に形成されている。これにより、ゲート絶縁膜２５は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５およびソース領域７と対向する部分の膜厚よりも大きく形成されている。Ｌｏｗ−ｋ膜材料としては、たとえば、ＳｉＯＣ（炭素が添加された酸化シリコン）やＳｉＯＦ（フッ素が添加された酸化シリコン）などを例示することができる。
【００２０】
ゲート絶縁膜２５上には、ゲート電極９が形成されている。ゲート電極９は、両端が酸化膜２３におけるチャネル形成領域５と対向する部分上に配置され、中央部分が凸状部２４に乗り上げた形状に形成されている。
図４Ａ〜４Ｆは、図３に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００２１】
まず、図４Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２の表面に、Ｎ型エピタキシャル層３が形成される。
その後、図４Ｂに示すように、熱酸化処理により、Ｎ型エピタキシャル層３上に、ＳｉＯ２からなる酸化膜２６が形成される。そして、ＣＶＤ法により、酸化膜２６上に、Ｌｏｗ−ｋ膜材料からなる低誘電率膜２７が形成される。
【００２２】
次いで、酸化膜２６および低誘電率膜２７が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図４Ｃに示すように、Ｎ型エピタキシャル層３上に、酸化膜２２および凸状部２４が形成される。
その後、熱酸化処理により、Ｎ型エピタキシャル層３上に、酸化膜２３が形成される。これにより、図４Ｄに示すように、酸化膜２２，２３および凸状部２４からなるゲート絶縁膜２５が形成される。
【００２３】
次いで、プラズマＣＶＤ法により、ゲート絶縁膜２５上に、ポリシリコン膜（図示せず）が形成される。その後、このポリシリコン膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図４Ｅに示すように、ゲート電極９が形成される。
次いで、Ｐ型不純物（たとえば、ボロン）のイオンが、ゲート絶縁膜２５の表面に対して斜めイオン注入されることにより、Ｎ型エピタキシャル層３の表層部に、ゲート電極９の下方まで入り込むようにＰ型層（図示せず）が形成される。その後、Ｐ型不純物のイオンがゲート絶縁膜２５の表面に対して垂直に深く、濃くイオン注入される。これにより、図４Ｆに示すように、Ｎ型エピタキシャル層３の表層部に、Ｐ型のチャネル形成領域５を有するＰ＋型のボディ領域４が形成される。また、Ｎ型不純物（たとえば、ヒ素）のイオンが、ゲート絶縁膜２５の表面に対して垂直に浅く、濃くイオン注入されることにより、ボディ領域４の表層部に、Ｎ＋型のソース領域７が形成される。
【００２４】
その後、ゲート絶縁膜２５およびゲート電極９上に層間絶縁膜１０が形成され、ゲート絶縁膜２５がパターニングされることにより、図３に示す半導体装置２１が得られる。
以上のように、ゲート絶縁膜２５は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。そのため、この構成によっても、図１に示す構成と同様の効果を得ることができる。
【００２５】
また、凸状部２４は、Ｌｏｗ−ｋ膜材料からなる。これにより、ゲート−ドレイン間の誘電率が低減されるため、ゲート−ドレイン間に生じる寄生容量を一層低減することができる。その結果、ゲート電荷量Ｑｇをさらに低減することができる。
図５は、本発明の第３の実施形態に係る半導体装置の構造を示す模式的な断面図である。なお、図５において、図１および図３に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
【００２６】
この半導体装置４１では、Ｎ型エピタキシャル層３上に、ゲート絶縁膜４４が形成されている。ゲート絶縁膜４４は、ＳｉＯ２からなるＬＯＣＯＳ膜４２と、ＳｉＯ２からなる酸化膜４３とを一体的に有している。ＬＯＣＯＳ膜４２は、隣り合うボディ領域４の間において、Ｎ型エピタキシャル層３の表層部から盛り上がった形状に形成されている。酸化膜４３は、ＬＯＣＯＳ膜４２の膜厚よりも小さい一定膜厚を有し、チャネル形成領域５およびソース領域７の一部に対向している。これにより、ゲート絶縁膜４４は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５およびソース領域７と対向する部分の膜厚よりも大きく形成されている。
【００２７】
ゲート絶縁膜４４上には、ゲート電極９が形成されている。ゲート電極９は、両端が酸化膜４３におけるチャネル形成領域５の表面と対向する部分上に配置され、中央部分がＬＯＣＯＳ膜４２に乗り上げた形状に形成されている。
図６Ａ〜６Ｆは、図５に示す半導体装置の製造方法を工程順に示す模式的な断面図である。
【００２８】
まず、図６Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２の表面にＮ型エピタキシャル層３が形成される。
その後、ＣＶＤ法により、Ｎ型エピタキシャル層３上に、ＳｉＯ２からなる酸化膜４５およびＳｉＮ（窒化シリコン）からなる保護膜４６がＮ型エピタキシャル層３側からこの順に積層される。次いで、保護膜４６上に、ＬＯＣＯＳ膜４２が形成されるべき部分にのみ開口を有するレジスト（図示せず）が形成される。このレジストをマスクとして保護膜４６および酸化膜４５がエッチングされることにより、図６Ｂに示すように、Ｎ型エピタキシャル層３の一部を露出させる開口４７が形成される。開口４７の形成後、レジストは除去される。
【００２９】
次いで、図６Ｃに示すように、熱酸化処理により、開口４７から露出するＮ型エピタキシャル層３の表層部に、ＬＯＣＯＳ膜４２が形成される。
ＬＯＣＯＳ膜４２の形成後、保護膜４６および酸化膜４５が除去される。そして、熱酸化処理により、図６Ｄに示すように、Ｎ型エピタキシャル層３の表面に、酸化膜４３が形成される。これにより、ゲート絶縁膜４４が形成される。
【００３０】
次いで、プラズマＣＶＤ法により、ゲート絶縁膜４４上に、ポリシリコン膜（図示せず）が形成される。その後、このポリシリコン膜が、公知のフォトリソグラフィ技術およびエッチング技術により選択的に除去される。これにより、図６Ｅに示すように、ゲート電極９が形成される。
次いで、Ｐ型不純物（たとえば、ボロン）のイオンが、ゲート絶縁膜４４の表面に対して斜めイオン注入されることにより、Ｎ型エピタキシャル層３の表層部に、ゲート電極９の下方まで入り込むようにＰ型層（図示せず）が形成される。その後、Ｐ型不純物のイオンがゲート絶縁膜４４の表面に対して垂直に深く、濃くイオン注入される。これにより、図６Ｆに示すように、Ｎ型エピタキシャル層３の表層部に、Ｐ型のチャネル形成領域５を有するＰ＋型のボディ領域４が形成される。また、Ｎ型不純物（たとえば、ヒ素）のイオンが、ゲート絶縁膜４４の表面に対して垂直に浅く、濃くイオン注入されることにより、ボディ領域４の表層部に、Ｎ＋型のソース領域７が形成される。
【００３１】
その後、ゲート絶縁膜４４およびゲート電極９上に層間絶縁膜１０が形成され、ゲート絶縁膜４４がパターニングされることにより、図５に示す半導体装置４１が得られる。
以上のように、ゲート絶縁膜４４は、Ｎ型エピタキシャル層３の表面と対向する部分の膜厚が、チャネル形成領域５の表面と対向する部分の膜厚よりも大きく形成されている。そのため、この構成によっても、図１に示す構成と同様の効果を得ることができる。
【００３２】
以上、本発明の３つの実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、第２の実施形態では、凸状部２４がＬｏｗ−ｋ膜材料からなるとしたが、ＳｉＯ２よりも誘電率の低い材料から形成されていればよく、たとえば、有機Ｌｏｗ−ｋ膜から形成されていてもよい。
また、第３の実施形態では、ＬＯＣＯＳ膜４２の形成に続いて酸化膜４３を形成するとしたが、ＬＯＣＯＳ膜４２の形成後、ＬＯＣＯＳ膜４２およびＮ型エピタキシャル層３上に犠牲酸化膜（図示せず）を形成し、この犠牲酸化膜を除去した後に、酸化膜４３を形成してもよい。
【００３３】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図６Ａ】図５に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図６Ｂ】図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｂの次の工程を示す模式的な断面図である。
【図６Ｄ】図６Ｃの次の工程を示す模式的な断面図である。
【図６Ｅ】図６Ｄの次の工程を示す模式的な断面図である。
【図６Ｆ】図６Ｅの次の工程を示す模式的な断面図である。
【図７】従来の半導体装置の構造を示す模式的な断面図である。
【符号の説明】
【００３５】
１      半導体装置
３      Ｎ型エピタキシャル層（第１導電型層）
４      ボディ領域
５      チャネル形成領域
７      ソース領域
８      ゲート絶縁膜
９      ゲート電極
２１    半導体装置
２２    酸化膜（ゲート酸化膜）
２３    酸化膜（ゲート酸化膜）
２４    凸状部（Ｌｏｗ−ｋ膜）
２５    ゲート絶縁膜
４１    半導体装置
４４    ゲート絶縁膜
【図１】
2009070849.tif 000003
【図２Ａ】
2009070849.tif 000004
【図２Ｂ】
2009070849.tif 000005
【図２Ｃ】
2009070849.tif 000006
【図２Ｄ】
2009070849.tif 000007
【図２Ｅ】
2009070849.tif 000008
【図３】
2009070849.tif 000009
【図４Ａ】
2009070849.tif 000010
【図４Ｂ】
2009070849.tif 000011
【図４Ｃ】
2009070849.tif 000012
【図４Ｄ】
2009070849.tif 000013
【図４Ｅ】
2009070849.tif 000014
【図４Ｆ】
2009070849.tif 000015
【図５】
2009070849.tif 000016
【図６Ａ】
2009070849.tif 000017
【図６Ｂ】
2009070849.tif 000018
【図６Ｃ】
2009070849.tif 000019
【図６Ｄ】
2009070849.tif 000020
【図６Ｅ】
2009070849.tif 000021
【図６Ｆ】
2009070849.tif 000022
【図７】
2009070849.tif 000023