(57)【要約】【課題】種々の平坦化プロセスを用いて種々の平坦構造を形成することにより、加工精度を確保すると共に信頼性の高い、優れた特性の薄膜半導体素子を製造する方法、それによって製造された薄膜半導体素子、及びその薄膜半導体素子を備える表示装置を提供することを目的とする。【解決手段】透明基板上に非晶質半導体層を形成する工程、前記非晶質半導体層を結晶化する工程、前記結晶化された半導体層をパターニングして島状結晶質半導体層を形成する工程、前記島状結晶質半導体層の周囲との段差を第１の絶縁膜で埋め、表面段差０．１μｍ以下の第１の平坦構造を形成する工程、前記第１の平坦構造上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に導電性膜を形成する工程、前記導電性膜をパターニングして、ゲート電極を形成する工程、及び前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程を具備することを特徴とする。【選択図】図３
2009170794.tif 000002
【特許請求の範囲】
【請求項１】
透明基板上に非晶質半導体層を形成する工程、
前記非晶質半導体層を結晶化する工程、
前記結晶化された半導体層をパターニングして島状結晶質半導体層を形成する工程、
前記島状結晶質半導体層の周囲との段差を第１の絶縁膜で埋め、表面段差０．１μｍ以下の第１の平坦構造を形成する工程、
前記第１の平坦構造上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に導電性膜を形成する工程、
前記導電性膜をパターニングして、ゲート電極を形成する工程、及び
前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項２】
前記第１の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記島状結晶質半導体層の周囲の凹部を第１の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．０μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項１に記載の薄膜半導体装置の製造方法。
【請求項３】
前記第１の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記島状結晶質半導体層の周囲の凹部を第１の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記第１の絶縁膜の突出する部分を除去する工程を備えることを特徴とする請求項１に記載の薄膜半導体装置の製造方法。
【請求項４】
透明基板上に第２の絶縁膜を形成する工程、
前記第２の絶縁膜に溝を形成する工程、
前記溝内を非晶質半導体層で埋め、表面段差０．１μｍ以下の第１の平坦構造を形成する工程、
前記島状非晶質半導体層を結晶化する工程、
前記第１の平坦構造上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に導電性膜を形成する工程、
前記導電性膜をパターニングして、ゲート電極を形成する工程、及び
前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項５】
前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．０μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記非晶質半導体層のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項４に記載の薄膜半導体装置の製造方法。
【請求項６】
前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記非晶質半導体層の突出する部分を除去する工程を備えることを特徴とする請求項４に記載の薄膜半導体装置の製造方法。
【請求項７】
透明基板上に第２の絶縁膜を形成する工程、
前記第２の絶縁膜に溝を形成する工程、
前記溝内を結晶質半導体層で埋め、表面段差０．１μｍ以下の第１の平坦構造を形成する工程、
前記第１の平坦構造上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上に導電性膜を形成する工程、
前記導電性膜をパターニングして、ゲート電極を形成する工程、及び
前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程
を具備することを特徴とする薄膜半導体装置の製造方法。
【請求項８】
前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、前記非晶質半導体層を結晶化する工程、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．０μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記結晶質半導体層のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項７に記載の薄膜半導体装置の製造方法。
【請求項９】
前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、前記非晶質半導体層を結晶化する工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記結晶質半導体層の突出する部分を除去する工程を備えることを特徴とする請求項７に記載の薄膜半導体装置の製造方法。
【請求項１０】
前記ソース領域及びドレイン領域を形成する工程の後、
前記ゲート電極により生じた表面段差を第３の絶縁膜により埋め、表面段差０．１μｍ以下の第２の平坦構造を形成する工程、
前記第２の平坦化構造の表面に第１の層間絶縁膜を形成する工程、
前記第３の絶縁膜及び第１の層間絶縁膜に、前記ソース領域及びドレイン領域に信号を供給するためのコンタクトホールを形成する工程、
前記コンタクトホール内に金属材料からなるコンタクトプラグを形成し、表面段差が０．１μｍ以下の第３の平坦構造を形成する工程、
前記第３の平坦構造上に、絶縁層に埋込まれた、前記コンタクトプラグを介して前記ソース領域及びドレイン領域と接続するソース電極及びドレイン電極を形成し、表面段差が０．１μｍ以下の第４の平坦構造を形成する工程、
前記第４の平坦構造上に第２の層間絶縁膜を形成する工程、
前記第２の層間絶縁膜にビアホールを形成する工程、
前記ビアホール内に金属材料からなるビアプラグを形成し、表面段差が０．１μｍ以下の第５の平坦構造を形成する工程、及び
前記第５の平坦構造上に、前記ビアプラグと接続する画素電極を形成する工程
を更に具備することを特徴とする、請求項１〜９のいずれかに記載の薄膜半導体装置の製造方法。
【請求項１１】
前記第２の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ゲート電極の周囲の凹部を第３の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．５μｍ〜１．５μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記第３の絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１２】
前記第２の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ゲート電極の周囲の凹部を第３の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記第３の絶縁膜の突出する部分を除去する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１３】
前記第３の平坦構造を形成する工程は、全面に導電性膜を形成して、前記コンタクトホールを埋める工程、及び前記導電性膜をエッチバックして、前記第１の層間絶縁膜を露出させ、前記コンタクトホール内にコンタクトプラグを形成する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１４】
前記第３の平坦構造を形成する工程は、全面に導電性膜を形成して、前記コンタクトホールを埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、導電性膜を第１の層間絶縁膜が露出するまで前記導電性膜を除去することによりコンタクトプラグを形成する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１５】
前記第４の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ソース電極及びドレイン電極の周囲の凹部を第４の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．５μｍ〜１．５μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記第４の絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１６】
前記第４の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ソース電極及びドレイン電極の周囲の凹部を第４の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、前記第４の絶縁膜の突出する部分を除去する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１７】
前記第４の平坦構造を形成する工程は、第４の絶縁膜を形成する工程、前記第４の絶縁膜に溝を形成する工程、全面に導電性膜を形成して前記溝内を導電性膜で埋める工程、有機塗布膜もしくは無機塗布膜を０．５μｍ〜１．５μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記導電性膜のエッチング速度が等しいエッチング条件で第４の絶縁膜が露出するまでエッチバックして、前記塗布膜の平坦な表面形状を下層に転写することにより、前記ソース電極及びドレイン電極を形成する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１８】
前記第４の平坦構造を形成する工程は、第４の絶縁膜を形成する工程、前記第４の絶縁膜に溝を形成する工程、全面に導電性膜を形成して溝内を導電性膜で埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、前記導電性膜の突出する部分を第４の絶縁膜が露出するまで除去することにより、前記ソース電極及びドレイン電極を形成する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１９】
前記第５の平坦構造を形成する工程は、全面に導電性膜を形成して、前記ビアホールを埋める工程、及び前記導電性膜をエッチバックして、前記第２の層間絶縁膜を露出させ、前記ビアホール内にビアプラグを形成する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項２０】
前記第５の平坦構造を形成する工程は、全面に導電性膜を形成して、前記ビアホールを埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、前記導電性膜を第２の層間絶縁膜が露出するまで除去することにより、前記ビアホール内にビアプラグを形成する工程を備えることを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項２１】
前記コンタクトプラグは、コンタクトメタルとしてチタン（Ｔｉ）を、バリアメタルとして窒化チタン（ＴｉＮ）を、埋め込みコアメタルとしてタングステン（Ｗ）若しくは銅（Ｃｕ）を用いた、Ｗ（Ｃｕ）／ＴｉＮ／Ｔｉの３層構造、又はＷ（Ｃｕ）／Ｔｉの２層構造を有することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項２２】
前記コンタクトプラグを構成するタングステン（Ｗ）層は、ＣＶＤ法により形成されることを特徴とする請求項２１に記載の薄膜半導体装置の製造方法。
【請求項２３】
前記ビアプラグは、コンタクトメタルとしてチタン（Ｔｉ）を、バリアメタルとして窒化チタン（ＴｉＮ）を、埋め込みコアメタルとしてアルミニウム（Ａｌ）若しくは銅（Ｃｕ）を用いた、Ａｌ（Ｃｕ）／ＴｉＮ／Ｔｉの３層構造、Ａｌ（Ｃｕ）／Ｔｉの２層構造、又はＡｌ（Ｃｕ）の単層構造を有することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項２４】
前記ビアプラグを構成する銅（Ｃｕ）は、ＣＶＤ法又はめっき法により形成されることを特徴とする請求項２３に記載の薄膜半導体装置の製造方法。
【請求項２５】
前記ビアプラグを構成するアルミニウム（Ａｌ）は、成膜時の基板温度が４５０℃〜５００℃でのスパッタ法、又はＣＶＤ法により形成されることを特徴とする請求項２３に記載の薄膜半導体装置の製造方法。
【請求項２６】
前記非晶質半導体層又は島状非晶質半導体層を結晶化する工程は、非晶質半導体層にレーザー照射して溶融・固化することにより行うことを特徴とする請求項１〜２５のいずれかに記載の薄膜半導体装置の製造方法。
【請求項２７】
前記平坦構造を形成する工程は、５００℃以下の低温プロセスで行なうことを特徴とする請求項１〜２６のいずれかに記載の薄膜半導体装置の製造方法。
【請求項２８】
前記薄膜半導体装置のトータルプロセスは、５００℃以下の低温プロセスで行なうことを特徴とする請求項１〜２７のいずれかに記載の薄膜半導体装置の製造方法。
【請求項２９】
前記薄膜半導体装置のデザインルールは、１μｍ以下の微細化プロセスであることを特徴とする請求項１〜２８のいずれかに記載の薄膜半導体装置の製造方法。
【請求項３０】
請求項１〜２９に記載の方法により製造されたことを特徴とする薄膜半導体装置。
【請求項３１】
請求項３０に記載の薄膜半導体装置を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置の製造方法に係り、特に、アクティブマトリクス型フラットパネルディスプレイ等に適用される薄膜半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体層技術は、薄膜トランジスタ（ＴＦＴ： Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。このような半導体層技術を用いて製造された薄膜トランジスタは、ＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１参照）。
【０００３】
液晶表示装置は、一般に薄型、軽量、低消費電力でカラー表示も容易であるという特徴を有しており、これらの特徴からパーソナルコンピュータあるいは様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが画素スイッチング素子として設けられる。
【０００４】
この薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン半導体層からなる。シリコン半導体層は、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）および結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）に分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であり、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンとして知られている。シリコン以外の半導体層材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。
【０００５】
多結晶質シリコンのキャリア移動度は、非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、スイッチング素子の半導体層材料として非常に優れている。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。
【０００６】
ここで、多結晶質シリコンの半導体層を形成する従来の代表的プロセスについて説明する。このプロセスでは、ガラス等の絶縁性基板が最初に用意され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ２）がこの絶縁性基板上に形成され、さらに半導体層としてアモルファスシリコン層（ａ−Ｓｉ）が約５０ｎｍ〜１００ｎｍ程度の厚さでアンダーコート層上に形成される。その後、アモルファスシリコン層中の水素濃度を低下させるために脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン層の溶融再結晶化が行われる。具体的には、エキシマレーザをアモルファスシリコン層に照射し、これによりアモルファスシリコンを多結晶質シリコンに変化させる。
【０００７】
このようにして、ガラス基板上に形成された薄膜半導体層にＩＣ（ＬＳＩ）分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術並びに熱処理技術等を適用し、これらの工程を繰り返して、所望のデバイス・回路が形成される。
【０００８】
現在では、以上のように多結晶質シリコンの半導体層がｎチャネル型またはｐチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ２／Ｖｓｅｃ程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。
【０００９】
以上のように、従来の薄膜半導体装置の製造技術では、微細化を推進することで、デバイス・回路の性能の向上を図ると共にシステムの信頼度を高めてきた。
【００１０】
しかし、現状の技術レベルでは、サブミクロンＴＦＴの集積化素子の形成は、その複雑な下地形状の問題から、加工性能の低下を犠牲にしないほぼ矩形パターンの形成の繰り返しによっては、２層の金属配線以上の多層構造の形成は不可能である。その理由としては、低温条件下の成膜に起因した絶縁膜の段差被覆性の課題が挙げられる。これまで、１ミクロンレベルまでは、配線パターンやコンタクト形成において、パターンにテーパー形状を形成して上記問題を回避してきた。しかし、サブミクロンＴＦＴの形成においては、パターンの加工精度確保の観点より、そのような回避策の適用はもはや不可能である。また、このような状況下で素子形成を実施したとしても、その信頼性が低下することは容易に想像できる。
【００１１】
要素技術の面から個別に見ると、リソグラフィー技術においては、積層構造に伴う焦点深度の不足から、下地パターンに起因した凹凸基板上でのレジストパターンの加工精度の低下、ドライエッチング工程では段差部でのエッチング残りなどの不良発生が予想される。エッチング対象物が配線などの導電性物質の場合は、これが原因で隣接する配線間でのショートが発生することになる。更に、エレクトロマイグレーション（ＥＭ）やストレスマイグレーション（ＳＭ）等に起因した信頼性の低下なども予想される。
【００１２】
コンタクトやビアホール、スルーホールにおいても抵抗の上昇や配線の断線、接触不良といった問題が予想される。
【００１３】
絶縁膜の成膜技術においては、下地段差に起因したカバレージ不良や薄膜化に伴った信頼性の低下が予想される。
【００１４】
先行するＬＳＩ分野では、絶縁膜のリフロー技術が古くから適用されてきた。同プロセスは、絶縁膜中にリン（Ｐ）やボロン（Ｂ）を添加することで絶縁膜の軟化点が低下することを利用したもので、少なくとも８００℃〜９００℃以上の温度が必要とされる。ＴＦＴプロセスでは、ガラスの耐熱性の問題から上記プロセスの適用は困難であり、エッチング工程において、およそ３０○〜４５○程度のテーパー角が形成されるようにパターン形成を行うことにより、平坦化を適用しなくともＴＦＴ形成が可能な方法を採用してきた。しかしながら、これらの方法のみでパターン形成が可能なのは加工レベルがせいぜい１ミクロン程度と見られていた。
【００１５】
以上の理由からサブミクロンＴＦＴ形成においては、ガラス基板でも適用が可能な５００℃以下の低温プロセスで実施可能な平坦化技術の開発が不可欠と考えられる。
【００１６】
平坦な形状を得る技術としては、すでに半導体（ＩＣ，ＬＳＩ）の分野で応用実績のあるエッチバック法やケミカル・メカニカル・ポリッシング（ＣＭＰ）技術のＴＦＴ応用が考えられる。本発明者らによる実験では、絶縁膜の凹凸の平坦化に加えて、アルミニウム（Ａｌ）やタングステン（Ｗ）を絶縁膜中に開口されたコンタクトホールへ選択的もしくは非選択的な各種埋め込み実験を行い性能確認を実施した。
【００１７】
レジストの平坦形状を利用したエッチバック法については、前記したようにすでに半導体（ＩＣ，ＬＳＩ）の分野で応用実績があるが絶縁膜に加えて、シリコンやタングステンでも同様に良好な埋め込みが確認された。ただし、コンタクトやビアホールの埋め込みに際しては、レジストを塗布してその平坦な塗布形状を転写するところまでは必要なく、成膜後の形状をそのまま転写することで十分な平坦形状が得られることも確認した。
【００１８】
ＣＭＰ法についてもすでに半導体（ＩＣ，ＬＳＩ）の分野で応用実績があるが、ＴＦＴ分野への適用報告例はない。
【非特許文献１】P.G. LeComber, W.E. Spear and A. Ghaith “Amorphous-Silicon Field-Effect Device and Possible Application” Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979
【発明の開示】
【発明が解決しようとする課題】
【００１９】
例えば、フラットパネルディスプレイの高機能化および高付加価値化のためには、薄膜トランジスタにおいて活性層となる半導体層の結晶性を向上させると共に、微細化を推進することが必要である。ところが、現状の成膜技術では、その複雑な下地形状の問題から、ＴＦＴの集積化素子形成は、加工性能の低下を犠牲にしない限り、ほぼ矩形パターンの形成の繰り返しによっては、２層の金属配線以上の構造形成は不可能と言っても過言ではない。現状の層間絶縁膜形成技術では、低温条件下の成膜に起因した絶縁膜の段差被覆性の課題が挙げられ、段差部でのクラックや膜厚不足、膜質低下が原因で、その後のプロセスにおけるカバレッジ不良や膜成長境界面での隙間の発生、後工程におけるエッチング残り不良や隙間を介した下地材料の侵食等、重大な欠陥をもたらすこととなっていた。この為、１ミクロンレベルまでは配線パターンやコンタクト形成においては、緩やかなテーパー形状を持つパターン形成を実施し、上記問題を回避してきた。
【００２０】
一般的にテーパー形状を得るためには、先ずマスクであるフォトレジストの形状をなだらかにし、引き続くドライエッチング時での選択比（選択比：被エッチング膜のエッチング速度/フォトレジストのエッチング速度）を１以下に低くすることによって実現していた。しかし、このように選択比を低くすると、マスクで規定された線幅は、大きくシフトしてしまう。サブミクロンＴＦＴの形成においては、パターンの加工精度確保の観点より、上記回避策の適用はもはや不可能である。
【００２１】
要素技術の観点から課題を個別に見ると、リソグラフィー技術においては、積層構造に伴う焦点深度不足に起因した解像不良、下地パターンに起因した凹凸基板上でのレジストパターンの加工精度の低下、ドライエッチング工程では段差部でのエッチング残り、ウェット工程では、膜の成長境界面を介した下地材料の侵食、段差側壁膜の脆弱性に起因した増速エッチングなどが予想される。エッチング対象物が配線などの導電性物質の場合は、段差部での断線や隣接配線間のショート、コンタクト部では、コンタクト抵抗の上昇、接触不良、バリア性の低下、更に、エレクトロマイグレーション（ＥＭ）やストレスマイグレーション（ＳＭ）の低下なども予想される。
【００２２】
コンタクトやビアホール、スルーホールにおいても抵抗の上昇や配線の断線、接触不良といった問題が予想される。
【００２３】
更に、ガラス基板の耐熱性（現状のガラス基板の熱処理特性、特に熱収縮量が問題となり、微細化の進展に伴って、熱収縮量がフォトリソグラフィー工程に於ける合わせマージンの許容値を超えてしまう点）を考慮すると、高性能薄膜トランジスタの製造プロセスに、６００℃以上の熱処理温度のプロセスを適用することは困難であり、加えて低コストの基板を適用するためには更なるプロセスの低温化が求められている。なお、現状では、一般的には、耐熱性ガラス（高歪点ガラス）：例えば、コーニング１７３７やアサヒＡＮ−１００などを使用するか、使用前にアニールを施し、耐熱性を持たせているなど、高コストプロセスとなっている。
【００２４】
本発明は、以上のような事情を考慮してなされ、種々の平坦化プロセスを用いて種々の平坦構造を形成することにより、加工精度を確保すると共に信頼性の高い、優れた特性の薄膜半導体素子を製造する方法、それによって製造された薄膜半導体素子、及びその薄膜半導体素子を備える表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記課題を解決するため、本発明の第１の態様は、透明基板上に非晶質半導体層を形成する工程、前記非晶質半導体層を結晶化する工程、前記結晶化された半導体層をパターニングして島状結晶質半導体層を形成する工程、前記島状結晶質半導体層の周囲との段差を第１の絶縁膜で埋め、表面段差０．１μｍ以下の第１の平坦構造を形成する工程、前記第１の平坦構造上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に導電性膜を形成する工程、前記導電性膜をパターニングして、ゲート電極を形成する工程、及び前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００２６】
本発明の第１の態様において、前記第１の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記島状結晶質半導体層の周囲の凹部を第１の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．０μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程により行なうことが出来る。
【００２７】
或いは、前記第１の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記島状結晶質半導体層の周囲の凹部を第１の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記第１の絶縁膜の突出する部分を除去する工程により行なうことが出来る。
【００２８】
本発明の第２の態様は、透明基板上に第２の絶縁膜を形成する工程、前記第２の絶縁膜に溝を形成する工程、前記溝内を非晶質半導体層で埋め、表面段差０．１μｍ以下の第１の平坦構造を形成する工程、前記島状非晶質半導体層を結晶化する工程、前記第１の平坦構造上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に導電性膜を形成する工程、前記導電性膜をパターニングして、ゲート電極を形成する工程、及び前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００２９】
本発明の第２の態様において、前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．０μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記非晶質半導体層のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程により行なうことが出来る。
【００３０】
或いは、前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記非晶質半導体層の突出する部分を除去する工程により行なうことが出来る。
【００３１】
本発明の第３の態様は、透明基板上に第２の絶縁膜を形成する工程、前記第２の絶縁膜に溝を形成する工程、前記溝内を結晶質半導体層で埋め、表面段差０．１μｍ以下の第１の平坦構造を形成する工程、前記第１の平坦構造上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上に導電性膜を形成する工程、前記導電性膜をパターニングして、ゲート電極を形成する工程、及び前記ゲート電極をマスクとして前記島状結晶質半導体層に不純物を導入し、ソース領域及びドレイン領域を形成する工程を具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００３２】
本発明の第３の態様において、前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、前記非晶質半導体層を結晶化する工程、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．０μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記結晶質半導体層のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程により行なうことが出来る。
【００３３】
或いは、前記第１の平坦構造を形成する工程は、全面に非晶質半導体層を形成し、前記溝内を非結晶質半導体層で埋める工程、前記非晶質半導体層を結晶化する工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記結晶質半導体層の突出する部分を除去する工程により行なうことが出来る。
【００３４】
本発明の第４の態様は、以上の第１〜第３の態様において、前記ソース領域及びドレイン領域を形成する工程の後、前記ゲート電極により生じた表面段差を第３の絶縁膜により埋め、表面段差０．１μｍ以下の第２の平坦構造を形成する工程、前記第２の平坦化構造の表面に第１の層間絶縁膜を形成する工程、前記第３の絶縁膜及び第１の層間絶縁膜に、前記ソース領域及びドレイン領域に信号を供給するためのコンタクトホールを形成する工程、前記コンタクトホール内に金属材料からなるコンタクトプラグを形成し、表面段差が０．１μｍ以下の第３の平坦構造を形成する工程、前記第３の平坦構造上に、絶縁層に埋込まれた、前記コンタクトプラグを介して前記ソース領域及びドレイン領域と接続するソース電極及びドレイン電極を形成し、表面段差が０．１μｍ以下の第４の平坦構造を形成する工程、前記第４の平坦構造上に第２の層間絶縁膜を形成する工程、前記第２の層間絶縁膜にビアホールを形成する工程、前記ビアホール内に金属材料からなるビアプラグを形成し、表面段差が０．１μｍ以下の第５の平坦構造を形成する工程、及び前記第５の平坦構造上に、前記ビアプラグと接続する画素電極を形成する工程を更に具備することを特徴とする薄膜半導体装置の製造方法を提供する。
【００３５】
本発明の第４の態様において、前記第２の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ゲート電極の周囲の凹部を第３の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．５μｍ〜１．５μｍ以下の厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記第３の絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程により行なうことが出来る。
【００３６】
或いは、前記第２の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ゲート電極の周囲の凹部を第３の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリシッシング（ＣＭＰ）法により、前記第３の絶縁膜の突出する部分を除去する工程により行なうことが出来る。
【００３７】
また、前記第３の平坦構造を形成する工程は、全面に導電性膜を形成して、前記コンタクトホールを埋める工程、及び前記導電性膜をエッチバックして、前記第１の層間絶縁膜を露出させ、前記コンタクトホール内にコンタクトプラグを形成する工程により行なうことが出来る。
【００３８】
或いは、前記第３の平坦構造を形成する工程は、全面に導電性膜を形成して、前記コンタクトホールを埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、導電性膜を第１の層間絶縁膜が露出するまで前記導電性膜を除去することによりコンタクトプラグを形成する工程により行うことが出来る。
【００３９】
また、前記第４の平坦構造を形成する工程は、全面に導電性膜を形成して、前記ビアホールを埋める工程、及び前記導電性膜をエッチバックして、前記第２の層間絶縁膜を露出させ、前記ビアホール内にビアプラグを形成する工程により行なうことが出来る。
【００４０】
或いは、前記第４の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ソース電極及びドレイン電極の周囲の凹部を第４の絶縁膜で埋める工程、全面に有機塗布膜もしくは無機塗布膜を０．５μｍ〜１．５μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記第４の絶縁膜のエッチング速度が等しいエッチング条件でエッチバックして、前記塗布膜の平坦な表面形状を下層に転写する工程により行うことが出来る。
【００４１】
或いは、前記第４の平坦構造を形成する工程は、全面に絶縁膜を形成し、前記ソース電極及びドレイン電極の周囲の凹部を第４の絶縁膜で埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、前記第４の絶縁膜の突出する部分を除去する工程により行うことが出来る。
【００４２】
或いは、前記第４の平坦構造を形成する工程は、第４の絶縁膜を形成する工程、前記第４の絶縁膜に溝を形成する工程、全面に導電性膜を形成して前記溝内を導電性膜で埋める工程、有機塗布膜もしくは無機塗布膜を０．５μｍ〜１．５μｍの厚さで形成し、平坦な表面形状を得る工程、及び前記塗布膜と前記導電性膜のエッチング速度が等しいエッチング条件で第４の絶縁膜が露出するまでエッチバックして、前記塗布膜の平坦な表面形状を下層に転写することにより、前記ソース電極及びドレイン電極を形成する工程により行うことが出来る。
【００４３】
或いは、前記第４の平坦構造を形成する工程は、第４の絶縁膜を形成する工程、前記第４の絶縁膜に溝を形成する工程、全面に導電性膜を形成して溝内を導電性膜で埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、前記導電性膜の突出する部分を第４の絶縁膜が露出するまで除去することにより、前記ソース電極及びドレイン電極を形成する工程により行うことが出来る。
【００４４】
また、前記第５の平坦構造を形成する工程は、全面に導電性膜を形成して、前記ビアホールを埋める工程、及び前記導電性膜をエッチバックして、前記第２の層間絶縁膜を露出させ、前記ビアホール内にビアプラグを形成する工程により行うことが出来る。
【００４５】
或いは、前記第５の平坦構造を形成する工程は、全面に導電性膜を形成して、前記ビアホールを埋める工程、及びケミカル・メカニカル・ポリッシング（ＣＭＰ）法により、前記導電性膜を第２の層間絶縁膜が露出するまで除去することにより、前記ビアホール内にビアプラグを形成する工程により行うことが出来る。
【００４６】
以上において、前記コンタクトプラグは、コンタクトメタルとしてチタン（Ｔｉ）を、バリアメタルとして窒化チタン（ＴｉＮ）を、埋め込みコアメタルとしてタングステン（Ｗ）若しくは銅（Ｃｕ）を用いた、Ｗ（Ｃｕ）／ＴｉＮ／Ｔｉの３層構造、又はＷ（Ｃｕ）／Ｔｉの２層構造を有するものとすることが出来る。
【００４７】
前記コンタクトプラグを構成するタングステン（Ｗ）層は、ＣＶＤ法により形成することが出来る。
【００４８】
また、前記ビアプラグは、コンタクトメタルとしてチタン（Ｔｉ）を、バリアメタルとして窒化チタン（ＴｉＮ）を、埋め込みコアメタルとしてアルミニウム（Ａｌ）若しくは銅（Ｃｕ）を用いた、Ａｌ（Ｃｕ）／ＴｉＮ／Ｔｉの３層構造、Ａｌ（Ｃｕ）／Ｔｉの２層構造、又はＡｌ（Ｃｕ）の単層構造を有するものとすることが出来る。
【００４９】
前記ビアプラグを構成する銅（Ｃｕ）は、ＣＶＤ法又はめっき法により形成することが出来る。また、前記ビアプラグを構成するアルミニウム（Ａｌ）は、成膜時の基板温度が４５０℃〜５００℃でのスパッタ法、又はＣＶＤ法により形成することが出来る。
【００５０】
前記非晶質半導体層又は島状非晶質半導体層を結晶化する工程は、非晶質半導体層にレーザー照射して溶融・固化することにより行うことが出来る。
【００５１】
前記平坦構造を形成する工程は、５００℃以下の低温プロセスで行なうことが出来る。また、前記薄膜半導体装置のトータルプロセスは、５００℃以下の低温プロセスで行なうことが出来る。
【００５２】
前記薄膜半導体装置のデザインルールは、１ミクロン以下の微細化プロセスとすることが出来る。
【００５３】
本発明の第５の態様は、以上の方法により製造されたことを特徴とする薄膜半導体装置を提供する。
【００５４】
本発明の第６の態様は、上記薄膜半導体装置を備えることを特徴とする表示装置を提供する。
【発明の効果】
【００５５】
本発明によると、種々の平坦化プロセスを用いることにより、島状半導体層の周囲の段差が絶縁膜により埋められた、表面段差０．１μｍ以下の第１の平坦構造、ゲート電極によって生じた表面上の段差が絶縁膜によって埋められた、表面段差０．１μｍ以下の第２の平坦構造、第１の層間絶縁膜に形成されたコンタクトホールにコンタクトプラグが埋め込まれた、表面段差０．１μｍ以下の第３の平坦構造、ソースおよびドレイン電極によって生じた表面上の段差が絶縁膜によって埋められた、表面段差０．１μｍ以下の第４の平坦構造、及び第２の層間絶縁膜に形成されたビアホールにビアプラグが埋め込まれた、表面段差０．１μｍ以下の第５の平坦構造を形成可能である、薄膜半導体素子の製造方法が提供される。
【発明を実施するための最良の形態】
【００５６】
以下、発明の実施形態について説明する。
【００５７】
本発明の一実施形態に係る薄膜半導体装置の製造方法は、エッチバック法又はＣＭＰ法により、島状半導体層の周囲の段差が絶縁膜により埋められた、表面段差０．１μｍ以下の第１の平坦構造、ゲート電極によって生じた表面上の段差が絶縁膜によって埋められた、表面段差０．１μｍ以下の第２の平坦構造、第１の層間絶縁膜に形成されたコンタクトホールにコンタクトプラグが埋め込まれた、表面段差０．１μｍ以下の第３の平坦構造、ソースおよびドレイン電極によって生じた表面上の段差が絶縁膜によって埋められた、表面段差０．１μｍ以下の第４の平坦構造、及び第２の層間絶縁膜に形成されたビアホールにビアプラグが埋め込まれた、表面段差０．１μｍ以下の第５の平坦構造を形成するものである。
【００５８】
表面段差が０．１μｍを超えると、その後のリソグラフィー技術において、焦点深度不足に起因した解像不良、レジストパターンの加工精度の低下が生じ、ドライエッチング工程において、段差部でのエッチング残り、ウェット工程において、膜の成長境界面を介した下地材料の侵食、段差側壁膜の脆弱性に起因した増速エッチングなどが生じ易くなる。また、エッチング対象物が配線などの導電性物質の場合は、段差部での断線や隣接配線間のショート、コンタクト部では、コンタクト抵抗の上昇、接触不良、バリア性の低下、更に、エレクトロマイグレーション（ＥＭ）やストレスマイグレーション（ＳＭ）の低下なども生じる可能性がある。更に、コンタクトやビアホール、スルーホールにおいても、抵抗の上昇や配線の断線、接触不良といった問題が生じ易くなる。
【００５９】
この場合、エッチバック法は、段差を絶縁膜、半導体層又は導電性膜で埋めた後、コンタクトホール又はビアホールへの適用に際しては、前記コンタクトホール又はビアホールを導電性膜で埋めた後、塗布膜を形成せずそのままエッチバックを施す場合と、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．５μｍの厚さで形成し、平坦な表面形状を得てから、前記塗布膜と前記導電性膜のエッチング速度が等しいエッチング条件でエッチバックして、塗布膜の平坦な表面形状を下層に転写するものである。
【００６０】
コンタクトホール又はビアホールへの適用以外に於いては、段差を絶縁膜、半導体層又は導電性膜で埋めた後、全面に有機塗布膜もしくは無機塗布膜を０．１μｍ〜１．５μｍの厚さで形成し、平坦な表面形状を得てから、前記塗布膜と前記絶縁膜、半導体層又は導電性膜のエッチング速度が等しいエッチング条件でエッチバックして、塗布膜の平坦な表面形状を下層に転写するものである。
【００６１】
塗布膜の膜厚が１．５μｍを超えると、エッチバック工程におけるエッチングのバラツキが転写され、膜厚分布が０．１μｍを超え、好ましくない。
【００６２】
ＣＭＰ法は、段差を絶縁膜、半導体層又は導電性膜で埋めた後、そのままＣＭＰを施して、表面の凹凸形状を平坦化するものである。
【００６３】
従来のプロセスでは、島状半導体層、ゲート電極、ソース電極、ドレイン電極、コンタクトホール、及びビアホールは、テーパー形状を有するように加工していたため、１ミクロンデザインルール以下での微細パターン形成が困難であった。また、段差部でのクラックや膜厚不足、膜質低下が原因で、その後のプロセスにおけるカバレッジ不良や膜成長境界面での隙間の発生、後工程におけるエッチング残り不良や隙間を介した下地材料の侵食等、重大な欠陥をもたらしていた。
【００６４】
本実施形態では、島状半導体層、ゲート電極、ソース電極、ドレイン電極等により生じた様々な段差が、エッチバック法又はＣＭＰ法により、表面段差０．１μｍ以下に平坦化されているため、常に表面が平坦な状態で、その後のフォトリソグラフィー工程及びエッチング工程を実施することが出来る。そのため、サブミクロンパターン以下の微細パターンを高精度に形成することが可能となった。
【００６５】
また、前記各種欠陥の問題についても解決が図られ、信頼性の向上並びに歩留まりの向上にも寄与することができた。
【００６６】
本発明者は、サブミクロンＴＦＴの各種平坦化工程に関して実験を行った。その結果について以下に説明する。先ず、図１７は、従来法でＴＦＴを形成した場合の断面形状の概略図を示したものである。膜厚および寸法は、以下に示す実施例の値と同等である。従来の構造で絶縁膜の成膜を実施した場合には、段差部での被覆性が悪く、その複雑な下地形状の問題から、先ず加工性能の低下が観察された。
【００６７】
リソグラフィー技術においては、積層構造に伴う焦点深度の不足から、下地パターンに起因した凹凸基板上でのレジストパターンの加工精度の低下、ドライエッチング工程では段差部でのエッチング残りなどの不良の発生が見られた。絶縁膜の成膜技術においては、下地段差に起因するカバレージ不良のため、段差部での“す”の発生や“す”を介した下地膜の“掘れ”が発生した。メタル配線工程では、隣接する配線間でショートが発生した。このような状態では、ここでは評価していないが、エレクトロマイグレーション（ＥＭ）やストレスマイグレーション（ＳＭ）等の信頼性の低下を来たしていることは容易に予想される。
【００６８】
コンタクトホールに形成されたコンタクトプラグやビアホールに形成されたビアプラグにおいても、抵抗の上昇や配線の断線、接触不良といった問題が発生した。従来では、配線パターンやコンタクトの形成において、テーパー形状を持つパターンを形成し、上記問題を回避してきたが、この方法では、サブミクロン以下のパターンの形成は難しいことが明らかとなった。このようにパターンの加工精度を犠牲にしない、ほぼ矩形パターンの形成の繰り返しでは、２層の金属配線以上の多層構造の形成はもはや不可能と言っても過言ではない。
【００６９】
これらの事情を踏まえ、各種平坦化実験を実施した。平坦化実験は、先ず石英基板上に成膜したレジスト膜、ＳｉＯ２膜、Ｓｉ膜、タングステン膜、アルミニウム膜等、各種薄膜を準備し、ドライエッチングにおけるエッチング速度の各種ドライエッチング条件の依存性を評価した。
【００７０】
ドライエッチング装置としては反応性イオンエッチング装置を用い、エッチングガスとして、ＣＦ４、ＣＨＦ３、ＳＦ６，Ｃｌ２、ＢＣＬ３、Ｏ２を、ＲＦパワーは、５０〜２５０Ｗ、圧力は、２０〜２００ｍＴｏｒｒ、ガス流量は、２０〜２００ＳＣＣＭの範囲でオート・プレッシャー・コントローラー（ＡＰＣ）で制御することにより実施した。エッチング量の測定は、必要に応じてフォトマスクを用い、触針式表面粗さ計および光学式膜厚測定装置を用いて総エッチング量を測定し、エッチング速度を算定した。
【００７１】
以上のエッチング基本特性より平坦化条件（等速エッチング条件）を求め、表面段差を有する構造に対する平坦化エッチングの実験を実施した。評価は、表面粗さ計および走査型電子顕微鏡（ＳＥＭ）を用いて平坦化前後の表面および断面形状を観察した。
【００７２】
図１８は、平坦化実験に用いた各種段差構造で、図１８（ａ）は、配線上に形成された絶縁膜（ＳｉＯ２）による段差、図１８（ｂ）は、溝を埋めるように形成された導電膜（Ｓｉ、アルミニウム、タングステン）による段差に、図１８（ｃ）は、コンタクトホール、ビアホールおよびスルーホールなどの深い溝パターンによる段差、図１８（ｄ）は、図１８（ｃ）の構造にタングステンの非選択ＣＶＤにより溝を埋め込んだ後の段差、図１８（ｅ）は、図１８（ｃ）の構造にタングステンの選択ＣＶＤにより溝を埋め込んだ後の段差、図１８（ｆ）は、図１８（ｃ）の構造にアルミニウムの高温スパッタにより溝を埋め込んだ後の段差をそれぞれ示す。
【００７３】
図１９（ａ）〜（ｃ）は、エッチバック法を用いた平坦化実験で確認した断面形状の模式図を工程順に示したものである。配線上に形成された絶縁膜の段差の平坦化については、図１９（ａ）に示すように表面段差を０．１μｍ以下に平坦化かつ埋め込みが確認できた。ここで用いた平坦化エッチング条件は、エッチングガスがＣＦ４とＣＨＦ３の混合ガス系でＣＦ４濃度７５％のものを用い、圧力が５０ｍＴｏｒｒ、ＲＦパワーが２００Ｗであった。この平坦化エッチング条件は、この他にＣＦ４＋Ｏ２系又はＣＨＦ３＋Ｏ２系でも見出すことができた。
【００７４】
図１９（ｂ）は、溝構造を導電膜によって埋め込むと同時に平坦化した構造の断面模式図を示したものであるが、溝幅が狭いので、レジスト塗布による表面形状を転写することなく、そのままエッチングすることだけで表面形状を転写することができた。タングステンのエッチバックには通常の加工条件と同一であり、ＳＦ６＋Ｏ２ガスを用い、アルミニウムのエッチバックも同様にＢＣｌ３＋Ｃｌ２を用いることにより、溝の平坦化埋め込みを確認することができた。
【００７５】
また、溝幅が広い場合には、図１９（ｃ）に示すように、段差を有する導電膜上にレジストを塗布し、レジストと導電膜との等速エッチングにより、同様に平坦化埋め込みを確認できた。
【００７６】
一方、ＣＭＰを用いた平坦化の場合には、図２０（ａ）〜（ｃ）に示すように、レジストの塗布工程を行なうことなく、直接研磨することにより、平坦化ならびに埋め込みを行なうことが出来ることが確認できた。この場合、適用する材料に応じて研磨剤スラリーを選択した。
【００７７】
本実施形態のプロセスにより、０．１μｍ以下に平坦化された表面形状と選択的に埋め込まれた島状シリコン層、ゲート電極によって生じた表面上の段差を絶縁膜によって選択的かつ表面段差０．１μｍ以下に平坦に埋め込まれた構造、コンタクトホールに金属材料を選択的かつ表面段差０．１μｍ以下に埋め込まれた構造、ソースおよびドレイン電極によって生じた表面上の段差を更に絶縁膜によって選択的かつ表面段差０．１μｍ以下に平坦に埋め込まれた構造、ビアホールおよびスルーホールに金属材料を選択的かつ表面段差０．１μｍ以下に埋め込まれた構造、０．１μｍ以下に平坦化された表面形状と選択的に埋め込まれたビアホールおよびスルーホールを持ち、低温プロセスでサブミクロン以下の微細素子が形成できかつ優れた特性の平坦構造のＴＦＴ形成を確認した。
【００７８】
以下、以上説明した平坦化プロセスを利用する、本発明の種々の実施例に係るポリシリコン薄膜トランジスタ（ＴＦＴ）の製造プロセスについて、添付図面を参照して説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いることができる。
【００７９】
実施例１
図１〜図９は、本実施例に係るポリシリコンＴＦＴを製造するプロセスを工程順に示す断面模式図である。
【００８０】
まず、図１（ａ）に示すように、フラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる絶縁基板１０を準備する。基板１０に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などがある。
【００８１】
次いで、図１（ｂ）に示すように、絶縁基板１０上にアンダーコート層１１，１２を形成する。このアンダーコート層１１，１２は、例えばプラズマＣＶＤ法によって絶縁基板１０上に堆積される、厚さ５０ｎｍの窒化膜系絶縁膜（ＳｉＮ）１１および厚さ１００ｎｍのシリコン酸化膜（Ｓｉ０２）１２である。
【００８２】
次に、図１（ｃ）に示すように、アンダーコート層１１，１２上に非晶質の半導体層１３を形成する。この半導体層１３は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によりアンダーコート層のシリコン酸化膜１２上に堆積される、例えば厚さ１００ｎｍのアモルファスシリコン（ａ−Ｓｉ）層である。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流量１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。本実施例ではＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。この後、膜の成膜状態によっては、膜中に含まれる水素を取り除くため脱水素化処理を行うこともある。また、半導体層１３の上に光透過性絶縁膜を結晶化用犠牲膜として形成することもある。
【００８３】
その後、図１（ｄ）に示すように、半導体層１３を構成するアモルファスシリコンを結晶化するために、例えばＸｅＣｌやＫｒＦエキシマレーザをエネルギー光として用いて、レーザアニール処理を行う。即ち、ＫｒＦエキシマレーザを半導体層１３に照射することにより、半導体層１３を加熱する。ＫｒＦエキシマレーザのエネルギー密度は、およそ３５０ｍＪ／ｃｍ２である。こうして加熱された状態にある半導体層１３では、アモルファスシリコンが多結晶シリコンとして再結晶化される。
【００８４】
即ち、レーザーアニール処理が施された結果、図１（ｅ）に示すように、多結晶シリコンとして結晶化された半導体層１４が形成される。
【００８５】
次に、図２（ａ）に示すように、多結晶半導体層１４上にレジスト材を塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより、レジストパターン１５を形成する。レジスト材のパターニングは、現像液処理により、ポジ型では露光部を、ネガ型では未露光部を溶解させることによって行うことができる。
【００８６】
次いで、図２（ｂ）に示すように、レジストパターン１５をマスクとして用いたドライエッチング処理により多結晶半導体層１４をパターニングする。このドライエッチング処理では、例えばＣＦ４とＯ２の混合ガスが半導体層１４のエッチングガスとして用いられる。ドライエッチング後、有機剥離液浸漬処理によりレジストパターン１５を多結晶半導体層１４上から除去し、島状半導体層１６を形成する。
【００８７】
その後、図２（ｃ）に示すように、パターニングされた島状半導体層１６によって生じる凹凸を平坦化するために、埋め込み用の酸化膜１７を島状半導体層１６上に形成する。この酸化膜１７は、例えばプラズマＣＶＤ法により島状半導体層１６上に堆積される厚さ１００ｎｍ以上のシリコン酸化膜である。プラズマＣＶＤは、反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。
【００８８】
次に、前記島状半導体層１６上に形成された絶縁膜１７の凸部を削り取り、平坦化する。そのための方法として、エッチバック法と呼ばれる方法と、ケミカル・メカニカル・ポリッシング（ＣＭＰ）法と呼ばれる方法があり、いずれも半導体分野で広く用いられている方法である。本実施例では、エッチバック法を採用する。エッチバック法は、Ａｄａｍｓ ａｎｄ  Ｃａｐｉｏらによって提案された方法である。
【００８９】
まず、図２（ｄ）に示すように、平坦化効果の高いレジスト材１８を絶縁膜１７に塗布することによって平坦な表面形状を得る。
【００９０】
次いで、図２（ｅ）に示すように、レジスト材１８によって平坦化された表面形状を下地の酸化膜１７に転写することによって酸化膜１７の表面を平坦化する。ここでは、レジスト材１８と酸化膜１７のエッチング速度が等しいドライエッチング条件を採用すればよく、例えば、反応性ドライエッチング方式を用い、反応ガスとして、例えばＣＦ４とＣＨＦ３の混合ガスを用いた場合には、ＣＦ４濃度が７５％、圧力５０ｍＴｏｒｒという条件で、図中ｙで表記する厚さだけ等速エッチングを行う。このようにして、島状半導体層１６の周りを絶縁膜１７で取り囲むように平坦に、絶縁膜１７中に島状半導体層１６を埋め込むことが可能となる。
【００９１】
図３（ａ）は、前記平坦化処理により絶縁膜１７中に半導体層１６が選択的に埋め込まれた状態を示す。
【００９２】
次いで、図３（ｂ）に示すように、半導体層１６上にゲート絶縁膜２７を形成する。このゲート絶縁膜２７は、例えばプラズマＣＶＤ法により半導体層１６上に堆積される厚さ３０ｎｍのシリコン酸化膜である。プラズマＣＶＤは反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。
【００９３】
次に、図３（ｃ）に示す工程において、ｎ型ＭＯＳおよびｐ型ＭＯＳとなる領域に対して、閾値制御のためのｐ型およびｎ型の不純物ドーピングを実施する。これは、例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成されるため、ｎ型ならびにｐ型のＴＦＴの閾値電圧Ｖｔｈをそれぞれ精密に制御することを目的として個別に実施される。ここでは、ｎ型ＴＦＴの形成用として、ｐ型のドーパントを、４９ＢＦ２＋，５０ｋｅＶ，５×１０１２／ｃｍ−２でイオン注入する。この際、ｐ型ＭＯＳトランジスタの領域にもｐ型の不純物がドーピングされるが、プロセスの簡略化（マスク枚数の削減）のために敢えてレジストなどを用いてマスキングすることは実施せず、次工程におけるｐ型ＭＯＳトランジスタ用の閾値制御（このときはマスクを使用）のためのｎ型のドーピング量の調整によって対応を図る場合もある（カウンタードーピング）。このときのドーピング条件は、３１Ｐ＋，５０ｋｅＶ，５×１０１２／ｃｍ−２である。これら閾値制御のためのｐ型およびｎ型の不純物ドーピングは、閾値電圧Ｖｔｈが膜中の固定電荷や界面準位などによって変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために、ｎ型のみもしくはｐ型のみあるいは両方の工程が省略されることがある。
【００９４】
その後、図３（ｄ）に示すように、ゲート絶縁膜２７上に電極層２８を形成する。この電極層２８は、例えばスパッタリング法によりゲート絶縁膜２７のシリコン酸化膜上に堆積される厚さ２００ｎｍの高融点金属層ＭｏＷである。この膜は、例えば基板温度１００℃、Ａｒ圧力４ｍＴｏｒｒ、供給電力２ｋＷ、放電時間６０秒という条件で、ＤＣスパッタリングにより成膜される。
【００９５】
更に、図４（ａ）に示すように、レジスト材を電極層２８に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターンを形成し、そのパターンをマスクとしてドライエッチング処理により電極層２８をパターニングし、ゲート電極２９を形成する。このドライエッチング処理では、例えばＣｌ２およびＯ２をエッチングガスとして、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋＷ、下部電極用高周波パワー２５Ｗの高密度プラズマエッチングにより微細加工が実施される。
【００９６】
その後、図４（ｂ）に示す工程において、ｎ型およびｐ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−注入）を行った後、図４（ｃ）に示すように、サイドウォールスペーサ３１を形成し、その後、図４（ｄ）に示すように、高濃度の不純物注入（ｎ＋およびｐ＋注入）を実施する。その結果、島状半導体層１６にソース領域３２ａ、ドレイン領域３２ｂが形成され、その上にゲート絶縁膜２７を介してゲート電極２９が形成された構造が得られる。なお、ゲート電極２９の下で、ソース領域３２ａ、ドレイン領域３２ｂの側方に示す領域はそれぞれ電界緩和のために設けられた低濃度ソース領域３０ａ（ソースエクステンション）および低濃度ドレイン領域３０ｂ（ドレインエクステンション）である。
【００９７】
更に、図４（ｅ）に示すように、平坦化埋め込み処理用に所望の膜厚で絶縁膜３３をゲート電極２９およびソース領域３２ａ／ドレイン領域３２ｂ上に形成する。このときの必要膜厚は、段差を埋めるために必要な最低膜厚以上で形成する必要がある。絶縁膜３３は、例えばプラズマＣＶＤ法によって堆積される厚さ５００ｎｍのシリコン酸化膜である。このプラズマＣＶＤは、基板温度３５０℃および堆積時間３０分という条件で行われる。
【００９８】
次に、表面の平坦化を行うが、平坦化方法としては、エッチバック平坦化法と、ＣＭＰ平坦化法がある。本実施例では、エッチバック平坦化法を採用する。
【００９９】
図５（ａ）は、エッチバック平坦化法およびＣＭＰ平坦化法いずれの場合でも必要なエッチバック量もしくはＣＭＰでのエッチング量Ｘを示す。
【０１００】
図５（ｂ）は、エッチバック平坦化法により得られた断面形状を示す。図５（ｂ）に示すように、ゲート電極２９は絶縁膜３４によって埋め込まれ表面が平坦化されていることがわかる。このようにして、ゲート電極２９およびソース領域３２ａ／ドレイン領域３２ｂが絶縁膜３４によって平坦に埋め込まれた状態が得られる。
【０１０１】
次に、図５（ｃ）に示すように、第１層間絶縁膜として、本来必要な所定の膜厚で層間絶縁膜３５が形成される。
【０１０２】
次いで、図５（ｄ）に示すように、ソース領域３２ａおよびドレイン領域３２ｂから信号を与えたり、あるいは信号を取り出すためのコンタクトホール３６ａおよび３６ｂを形成する。
【０１０３】
次に、コンタクトホール３６ａおよび３６ｂを埋め込んで信号を送受する配線膜を形成する。コンタクトホール３６ａおよび３６ｂを埋め込むための方法として、例えばタングステン（Ｗ）の非選択ＣＶＤ法（ブランケットＣＶＤとも言う）と選択ＣＶＤ法とがあるが、本実施例では、非選択ＣＶＤ法を採用する。
【０１０４】
即ち、図６（ａ）に示すように、コンタクトホール３６ａおよび３６ｂが開口された層間絶縁膜３５上に、非選択ＣＶＤによりタングステン（Ｗ）層３７を形成する。次いで、タングステン（Ｗ）層３７をエッチバックすることにより、図６（ｂ）に示すように、コンタクトホール３６ａおよび３６ｂをタングステン（Ｗ）からなるコンタクトプラグ３８ａおよび３８ｂで埋め込む。
【０１０５】
なお、タングステンのエッチバック工程では、凹凸の程度によって、レジストを塗布して平坦化した後エッチバックする方法と、そのままダイレクトにエッチバックする方法とがある。
【０１０６】
また、上記エッチバック平坦化以外の方法として、ＣＭＰ法によって平坦化しても良い。本実施例では、いずれの方法を適用することも可能である。
【０１０７】
次に、コンタクト層３８ａおよび３８ｂを介して信号を送受する配線を形成する。この配線を平坦化形成するための方法として２通りの方法がある。一つは、従来通りの金属層を成膜してパターニングする方式で、もう一方は、絶縁膜に配線パターンと同じパターンの溝を形成し、その後、溝を金属層で埋め込む方式である。本実施例では、従来通りの金属層を成膜してパターニングする方式を採用する。
【０１０８】
即ち、図６（ｃ）に示すように、第１層間絶縁膜３５及びコンタクト層３８ａ,３８ｂ上にアルミニウムを主体とした金属層４２を形成する。金属層４２は、厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉから成る積層膜である。これらの膜を成膜するためのスパッタリング条件は、先ずＴｉ：１００ｎｍ成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋＷの条件下で行なわれる。続いて、アルミニウムの成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの条件下で行なわれる。
【０１０９】
その後、レジスト材を金属層４２に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、電極用マスク領域を残してレジスト材を除去することにより、レジストパターンを形成し、そのレジストパターンをマスクとしてドライエッチング処理することにより金属層４２をパターニングし、図７（ａ）に示すように、ソース電極４４ａおよびドレイン電極４４ｂを形成する。このドライエッチング処理では、例えばＢＣｌ３およびＣｌ２をエッチングガスとして用い、ＢＣｌ３の流量３０ＳＣＣＭ、Ｃｌ２の流量２０ＳＣＣＭ、圧力１５ｍＴｏｒｒ、ＲＦパワー３０Ｗの条件下で、アルミニウムおよびＴｉの積層膜を一括してエッチングする。
【０１１０】
次に、図７（ｂ）に示すように、前述した絶縁層による平坦化法により、ソース電極４４ａおよびドレイン電極４４ｂの周囲の段差が絶縁層４６により埋められ、表面が平坦化される。
【０１１１】
次いで、図７（ｃ）に示すように、第２層間絶縁膜およびパッシベーション膜として、所定の膜厚で絶縁層４７を形成する。
【０１１２】
その後、図８（ａ）に示すように、画素スイッチング用の信号送受やその他の信号送受のためのビアホール４８およびスルーホール（図中表示なし）を形成する。
【０１１３】
以上で、ＴＦＴを形成するための素子形成工程は終了するが、引続き、液晶ディスプレイを形成するためのプロセスについて説明する。
【０１１４】
まず、全面にアルミニウムを成膜し、ついでエッチバックして、図８（ｂ）に示すように、ビアホール４８をアルミニウム（Ａｌ）層４９で埋め込む。このときもアルミニウムの成膜は、スパッタ法を用い、基板温度４５０〜５００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの高温条件下で行う。
【０１１５】
次いで、８（ｃ）に示すように、ビアホール４９およびスルーホールがアルミニウム（Ａｌ）を主体とした金属層で埋め込まれた第２層間絶縁膜４７上に、インジウム・スズ・オキサイド（ＩＴＯ）を主体とした透明導電性膜５０を形成する。
【０１１６】
次に、透明導電性膜５０にレジストを塗布し、フォトマスクを用いて選択的にレジスト材を露光し、画素電極用マスク領域を残してレジスト材を除去することによりレジストパターンを形成し、そのパターンをマスクとしてドライエッチングもしくはウェットエッチングにより、透明導電性膜５０がパターニングされ、図９（ａ）に示すように、画素電極５１を形成する。そして、図９（ｂ）に示すように、液晶を配向させるための配向膜５２を形成する。
【０１１７】
その後、所定の処理（ラビング処理など）を行い、対向基板となるカラーフィルタ基板と貼り合わせ、液晶が注入した後、封止する。
【０１１８】
図１０は、ＴＦＴ側基板とカラーフィルタ側基板を対向させて配置し、液晶を注入し、封止して得た液晶パネルを示す。図１１は、赤、緑、青の３つの画素を含む液晶パネルを示す。
【０１１９】
以上で液晶パネルの作製が完了する。
【０１２０】
実施例２
実施例１では、図３（ａ）に示すような、絶縁膜１７中に半導体層１６が選択的に埋め込まれた構造を、図１（ｃ）〜図３（ａ）に示すように、アモルファスシリコン層１３をレーザーアニールにより多結晶シリコン層１４とし、次いでパターニングして島状半導体層１６を形成し、更に絶縁膜１７を形成し、得られた凹凸面を、全面にレジスト材１８を形成して平坦化した後、エッチバックすることにより形成している。
【０１２１】
本実施例では、これらの工程を以下のように変更するものである。
【０１２２】
まず、実施例１における図１（ｂ）に示す構造において、図１２（ａ）に示すように、アンダーコート層１１，１２上に絶縁膜１９を形成する。この絶縁膜１９は、例えばプラズマＣＶＤ法により堆積される厚さ１００ｎｍ以上のシリコン酸化膜である。ここで堆積される酸化膜厚は、その後に埋め込まれる半導体層の膜厚に等しくするか、もしくはそれ以上の膜厚とすることが必要である。プラズマＣＶＤは反応ガスとして、正珪酸四エチル：Ｓｉ（ＯＣ２Ｈ５）４[略してＴＥＯＳ（テトラエトキシシラン）]を用い、基板温度３５０℃という条件で行われる。
【０１２３】
次いで、図１２（ｂ）に示すように、レジスト材を絶縁膜１９上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ポリシリコンＴＦＴ用マスク領域以外の領域を残してレジスト材を除去することにより、レジストパターン２０を形成する。
【０１２４】
次に、図１２（ｃ）に示すように、レジストパターン２０をマスクとして用いたドライエッチング処理により、絶縁膜１９に溝２１を形成する。このドライエッチング処理では、例えばＣＨＦ３系のガスをエッチングガスとして用いる。ドライエッチング後、有機剥離液浸漬処理により、レジストパターン２０を絶縁膜１９上から除去する。
【０１２５】
その後、図１２（ｄ）に示すように、非晶質の半導体層２２を溝２１を含む絶縁膜１９上に形成する。この半導体層２２は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により堆積される、例えば厚さ１００ｎｍのアモルファスシリコン層（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えばＳｉ２Ｈ６の雰囲気、流速１５０ｓｃｃｍ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。膜の成膜状態によっては、更に、膜中に含まれる水素を取り除くため、脱水素化処理が行なわれることもある。
【０１２６】
次に、非晶質の半導体層２２を絶縁膜１９に形成された溝２１のみに埋め込み平坦化処理が成され、その後、レーザー照射工程に移り、非晶質の半導体層を結晶化膜に変換する。
【０１２７】
即ち、図１３（ａ）に示すように、凹凸の生じた半導体層２２上に平坦化効果の高いレジスト材２３を塗布することによって平坦な表面形状を得る。
【０１２８】
次いで、図１３（ｂ）に示すように、レジスト材２３によって平坦化された表面形状を下地の半導体層２２に転写することによって半導体層２２の表面を平坦化すると共に、絶縁膜１９の凹部２１に選択的に埋め込みを行う。ここでは、レジスト材２３と半導体層２２のエッチング速度が等しいドライエッチング条件を採用すればよく、例えば、反応性ドライエッチング方式を用い、反応ガスとして、例えばＳＦ６とＯ２の混合ガスを用いた場合には、Ｏ２濃度が５０％、圧力５０ｍＴｏｒｒという条件で、図中ｙ’で表記する厚さだけ等速エッチングを行う。
【０１２９】
図１３（ｃ）は、レジスト材２３によって平坦化された表面形状を下地の半導体層２２に転写し、平坦化した状態を示す。
【０１３０】
以上の工程によって、半導体層２４の周りを絶縁膜１９で取り囲むように、半導体層２４が絶縁膜１９に埋め込まれた平坦構造を得ることが可能となる。上述したように、以上の平坦化工程は、ＣＭＰ法によっても可能である。
【０１３１】
その後、実施例１の図１（ｄ）に示すようなレーザー照射による再結晶化を行なうことにより、実施例１の図３（ａ）に示すような構造を得ることが出来る。
【０１３２】
以後は、実施例１と同様にして、図１０及び図１１に示すような液晶パネルを得ることができる。
【０１３３】
実施例３
実施例１では、図２（ｃ）に示す構造から、図３（ａ）に示すような、絶縁膜１７中に半導体層１６が選択的に埋め込まれた構造を得るのに、図２（ｂ）及び（ｃ）に示すように、全面にレジスト材１８を形成して平坦化した後、エッチバックすることにより形成している。
【０１３４】
これに対し、本実施例では、エッチバック法の代わりに、ケミカル・メカニカル・ポリッシング（ＣＭＰ）法を採用するものである。
【０１３５】
即ち、ケミカル・メカニカル・ポリッシング（ＣＭＰ）法によれば、図２（ｃ）に示す凹凸形状を、レジスト膜１８を塗布することなく、ダイレクトに平坦化することが出来る。本法では、レジスト膜１８を塗布する必要がなく、ダイレクトに表面を研磨するため、エッチバック法に比べて工程数を削減することが出来る。
【０１３６】
以後は、実施例１と同様にして、図１０及び図１１に示すような液晶パネルを得ることができる。
【０１３７】
実施例４
図１２（ｄ）に示す工程までは実施例２と同様であり、実施例２では、平坦化を行なった後に、レーザー照射による再結晶化を行なっているが、本実施例では、図１４に示すように、レーザー照射による再結晶化を行なった後に、平坦化を行なって、実施例１の図３（ａ）に示すような構造を得ている。
【０１３８】
以後は、実施例１と同様にして、図１０及び図１１に示すような液晶パネルを得ることができる。
【０１３９】
実施例５
実施例１では、図４（ｅ）に示す構造を、エッチバック法により図５（ａ）に示すエッチング量Ｘだけエッチングし、平坦化したが、本実施例では、ＣＭＰ法により平坦化した。ＣＭＰ法を適用した場合では、レジスト膜を塗布する必要がなく、ダイレクトに表面を研磨するため、エッチバック法に比べて工程数を削減できるという利点がある。
【０１４０】
以後は、実施例１と同様にして、図１０及び図１１に示すような液晶パネルを得ることができる。
【０１４１】
実施例６
実施例１では、図５（ｄ）に示す構造のコンタクトホール３６ａおよび３６ｂを非選択ＣＶＤ法を用いて埋め込んで信号を送受する配線膜を形成したが、本実施例では、選択ＣＶＤ法を用いて形成する。
【０１４２】
即ち、コンタクトホール３６ａおよび３６ｂが開口された層間絶縁膜３５に対し、タングステン（Ｗ）の選択ＣＶＤを実施する。その結果、図１５（ａ）に示すように、コンタクトホール３６ａおよび３６ｂ内に選択的にタングステンが埋め込まれ、オーバーフィリングにより開口面より上方及び側方に延出したタングステン層３９ａおよび３９ｂが形成される。
【０１４３】
次いで、タングステン層３９ａおよび３９ｂをエッチバックすることにより、図１５（ｂ）に示すように、平坦な構造が得られ、タングステンがコンタクトホール３６ａおよび３６ｂに埋め込まれたコンタクト層４０ａおよび４０ｂが形成される。
【０１４４】
なお、タングステンのエッチバック工程では、凹凸の程度によって、レジストを塗布して平坦化した後、エッチバックする場合と、そのままダイレクトにエッチバックする場合がある。また、エッチバックによる平坦化以外の方法として、ＣＭＰ法によって平坦化しても良い。本実施例では、いずれの方法を適用してもよい。
【０１４５】
以後は、実施例１と同様にして、図１０及び図１１に示すような液晶パネルを得ることができる。
【０１４６】
実施例７
実施例１では、コンタクト層３８ａおよび３８ｂを介して信号を送受する配線を形成するのに、図６（ｃ）に示すように、金属層４２を形成した後、図７（ａ）に示すように、金属層４２をパターニングして配線４４ａ，４４ｂを形成した。
【０１４７】
本実施例では、図１６（ａ）に示すように、絶縁膜４３を形成し、図１６（ｂ）に示すように、絶縁膜４３に配線パターンと同じパターンの溝４５ａ，４５ｂを形成した後、図１６（ｃ）に示すように、溝４５ａ，４５ｂを金属層４４ａ，４４ｂで埋め込む方法を採用する。
【０１４８】
図１６（ｂ）における溝４５ａ，４５ｂの形成は、次のようにして行われる。まず、レジスト材を絶縁層４３に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、配線用マスクの反転領域を残してレジスト材を除去することにより、レジストパターン（図示せず）を形成し、そのレジストパターンをマスクとしてドライエッチング処理により絶縁層４３をパターニングし、ソース電極埋め込み用溝４５ａおよびドレイン電極埋め込み用溝４５ｂを形成する。
【０１４９】
このドライエッチング処理では、例えば、ＣＨＦ３をエッチングガスとして、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋＷ、下部電極用高周波パワー２５Ｗの高密度プラズマエッチングによる微細加工が実施される。
【０１５０】
続く溝４５ａ，４５ｂへの金属層の埋め込み工程では、実施例１におけるように、通常の金属層のスパッタ成膜による積層膜を用いることはできない。金属層は、実施例１と同様、それぞれ厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉからなる積層膜であるが、これらのスパッタリング条件は、実施例１とは異なる。
【０１５１】
Ｔｉ：１００ｎｍの成膜は、実施例１と同様、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋＷの条件下で行うが、続くアルミニウムの成膜は、基板温度４５０〜５００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋＷの高温条件下で行う。
【０１５２】
以後は、実施例１と同様にして、図１０及び図１１に示すような液晶パネルを得ることができる。
【０１５３】
次に、上述の実施例で得られたポリシリコンＴＦＴを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は、通常表示モードおよび静止画表示モードを有するものである。
【０１５４】
図２１はこの液晶表示装置の概略的な回路構成を示し、図２２はこの液晶表示装置の概略的な断面構造を示し、図２３は、図２１に示す表示画素周辺の等価回路を示す。
【０１５５】
この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１００から独立した駆動回路基板上に配置される。
【０１５６】
アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路１０３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路１０４を備える。各画素スイッチング素子１１１は上述の実施例のようにして形成される、例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは、複数の画素電極ＰＥに対向して配置され、コモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。
【０１５７】
液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。
【０１５８】
走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。
【０１５９】
信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。
【０１６０】
尚、対向電極ＣＥは、図２３に示すように、コモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。
【０１６１】
極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路１０４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。
【０１６２】
この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。
【０１６３】
表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。
【０１６４】
図２３に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。
【０１６５】
画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。
【０１６６】
さらに、各スタティックメモリ部１１３は上述の実施例のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号ＶＳｉｇを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。
【０１６７】
薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。
【０１６８】
薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。
【０１６９】
この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。
【図面の簡単な説明】
【０１７０】
【図１】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図２】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図３】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図４】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図５】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図６】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図７】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図８】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図９】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図１０】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスにより得た薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な断面構造を示す図である。
【図１１】実施例１に係るポリシリコン薄膜トランジスタの製造プロセスにより得た薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な断面構造を示す図である。
【図１２】実施例２に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図１３】実施例２に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図１４】実施例４に係るポリシリコン薄膜トランジスタの製造プロセスの一工程を示す断面図である。
【図１５】実施例６に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図１６】実施例７に係るポリシリコン薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図１７】従来法でＴＦＴを形成した場合の断面形状の概略図を示す断面図である。
【図１８】平坦化実験用の各種凹凸パターンを示す図である。
【図１９】平坦化実験用の各種凹凸パターンとエッチバック法により平坦化するプロセスを示す図である。
【図２０】平坦化実験用の各種凹凸パターンとＣＶＤ法により平坦化するプロセスを示す図である。
【図２１】実施例１により形成された薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。
【図２２】実施例１により形成された薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な断面を示す図である。
【図２３】図２１に示す表示画素周辺の等価回路を示す図である。
【符号の説明】
【０１７１】
１０…透明絶縁性基板、１１…アンダーコート膜（ＳｉＮ膜）、１２…アンダーコート膜（ＳｉＯ２膜）、１３，２２，２４…半導体層（アモルファスシリコン層）、１４…結晶化された半導体層（ポリシリコン層）、１５，２０…レジストパターン、１６…結晶化された半導体パターン（ポリシリコンパターン）１７，３３，３４…平坦化埋め込み絶縁膜、１８，２３…平坦化用レジスト膜、１９，４３，４６…埋め込み絶縁膜、２１…埋め込み用の溝、２７…ゲート絶縁膜、２８…ゲート電極膜、２９…ゲート電極、３０ａ，３０ｂ…低濃度拡散領域、３１…サイドウォールスペーサ、３２ａ，３２ｂ…高濃度拡散領域、３５…第１層間絶縁膜、３６ａ，３６ｂ…コンタクトホール、３７，３８ａ，３８ｂ，４１ａ，４１ｂ…非選択ＣＶＤタングステン膜、３９ａ，３９ｂ，４０ａ，４０ｂ…選択ＣＶＤタングステン膜、４２，４９…金属電極膜、４４ａ，４４ｂ…ソース／ドレイン電極、４５ａ，４５ｂ…ソース／ドレイン電極埋め込み用の溝、４７…第２層間絶縁膜、４８…ビアホール／スルーホール、５０，５１…画素電極膜、５２…液晶配向膜、１００…液晶表示パネル、１０２…液晶コントローラ、１０３…走査線駆動回路、１０４…信号線駆動回路、１１１…画素スイッチング素子、１１２…補助容量、１１３…スタティックメモリ部、１１４…接続制御部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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