(57)【要約】【課題】ＬＳＩ回路やフラッシュメモリ等の分野におけるＤＦＴによるテストに用いるプローブの実装面積を小さくすることが可能な半導体装置における半導体チップ上のテスト用パッド配置を得る。【解決手段】半導体装置において、半導体チップの表面に配置されている複数の電極パッドのうち、複数のテスト用パッドを上記半導体チップの表面の所定領域に集合して配置し、検査領域を小さくする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップの表面に配置されている複数の電極パッドのうち、複数のテスト用パッドを上記半導体チップの表面の所定領域に集合して配置したことを特徴とする半導体装置。
【請求項２】
第１の半導体チップのテスト用パッドの集合領域と、上記第１の半導体チップに隣り合う第２の半導体チップのテスト用パッドの集合領域が隣接して配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体チップの表面に配置されている複数の電極パッドのうち、複数のテスト用パッドが集合して配置されている上記半導体チップの表面の所定領域を検査領域として設定されていることを特徴とする半導体装置の検査装置。
【請求項４】
第１の半導体チップのテスト用パッドの集合領域と、上記第１の半導体チップに隣り合う第２の半導体チップのテスト用パッドの集合領域とを検査領域として設定されていることを特徴とする請求項３に記載の半導体装置の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ回路やフラッシュメモリ等の分野におけるＤＦＴによるテストが行われる半導体装置およびその検査装置に関する。
【背景技術】
【０００２】
大規模かつ複雑なＬＳＩ回路やフラッシュメモリ等においては、テストコストを削減するために、容易に故障検出が可能な少数ピンを用いたＤＦＴによるテストが行われている。
【０００３】
従来は、テストを行うためのテスト回路を形成するために通常のチップ設計の段階でテスト用のテスト用パッドが自由に割り当てられ、該パッドは通常の動作時に必要とする信号パッドと共有されていた。
【０００４】
しかし、上述のような場合、テスト用パッドの配置がチップ上に分散し、テストに用いるプローブの実装面積は、少数ピンによるテストであるにも係らずチップと同等の面積が必要となり、コストが増大する原因となっていた。
【０００５】
これまで、ＤＦＴによるテストの効率を上げるための種々の改善は行われているが（下記特許文献１参照）、テストに用いるプローブの実装面積を小さくするための改善はなかった。
【特許文献１】特開２００２−９３１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＬＳＩ回路やフラッシュメモリ等の分野におけるＤＦＴによるテストに用いるプローブの実装面積を小さくして、プローブ作製のコストを低減できる半導体装置およびその検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体チップの表面に配置されている複数の電極パッドのうち、複数のテスト用パッドを上記半導体チップの表面の所定領域に集合して配置したことを特徴とする。
【０００８】
また、第１の半導体チップのテスト用パッドの集合領域と、上記第１の半導体チップに隣り合う第２の半導体チップのテスト用パッドの集合領域が隣接して配置されていることが好ましい。
【０００９】
本発明の半導体装置の検査装置は、半導体チップの表面に配置されている複数の電極パッドのうち、複数のテスト用パッドが集合して配置されている上記半導体チップの表面の所定領域を検査領域として設定されていることを特徴とする。
【００１０】
また、第１の半導体チップのテスト用パッドの集合領域と、上記第１の半導体チップに隣り合う第２の半導体チップのテスト用パッドの集合領域とを検査領域として設定されていることが好ましい。
【発明の効果】
【００１１】
本発明は、半導体装置において、半導体チップ上に形成された複数のテスト用パッドを、１箇所若しくは複数個所に集中して配置することにより、チップサイズよりも小さな検査領域とすることができ、半導体装置の検査装置のプローブ実装面積を大幅に小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図を用いて説明する。
【００１３】
図１は、本発明の半導体装置における半導体チップ上のテスト用パッドの配置の一例を示す図である。半導体チップＡ１の表面には、多数の電極パッドが配置されており、その中に複数のテスト用パッド１ａが含まれている。本発明では、上記複数のテスト用パッド１ａを上記半導体チップＡ１の所定の領域に集合して配置している。本実施形態では、上記半導体チップＡ１の表面上の１箇所に上記複数のテスト用パッド１ａを集合させて配置している。
【００１４】
上述のようなテスト用パッドの配置の半導体装置の検査装置について説明する。半導体ウエハ上には、複数の半導体チップＡ２、Ａ３、Ａ４が配置されており、全てのチップにおいても同様に複数のテスト用パッドが、１箇所に集合させたテスト用パッド群として配置されている。
【００１５】
本実施形態では、上述のように、上記半導体チップＡ１の表面上の１箇所に上記複数のテスト用パッド１ａを集合させて配置してテスト用パッド群１１ａとしている。そして、本発明の半導体装置は、上記テスト用パッド群１１ａを含む範囲を検査領域１１１ａと設定し、上記検査領域１１１ａに対応するようにプローブを配置する。
【００１６】
その結果、本発明の検査装置におけるプローブの実装面積は、上記テスト用パッド群１１ａと同等の面積となり、チップ面積と同じプローブの実装面積が必要であった従来の検査装置と比較して、大幅に実装面積を縮小することが可能となる。
【００１７】
さらに、本発明の半導体装置においては、複数のテスト用パッドを分散配置させる場合でも、複数のテスト用パッドを、複数個所に集合したテスト用パッド群として配置し、かつ同配置のテスト用パッド群を有する複数の半導体チップを各片が対向するように隣接配置した際に、一つの半導体チップ上のテスト用パッド群と、隣接および／または対向する別の半導体チップ上のテスト用パッド群が一つの検査領域を構成することにより、テストに用いるプローブの実装面積を大幅に縮小できる。
【００１８】
図２は、本発明の半導体装置における他の例であるテスト用パッド配置を示す図である。半導体チップＢ１には、複数のテスト用パッド１ｂが、半導体チップの２箇所の角部に集合させたテスト用パッド群１１ｂ、１１ｂ’として配置されている。上述のように１箇所に集合させるのが無理な場合は、本実施形態のように、テスト用パッドを分散して配置することも可能である。
【００１９】
ただし、複数のテスト用パッドを分散して配置する場合には、複数の半導体チップを配置した時に、第１の半導体チップのテスト用パッドの集合領域と、上記第１の半導体チップに隣り合う第２の半導体チップのテスト用パッドの集合領域が隣接して配置されていることが必要となる。
【００２０】
図２に示すように、半導体チップＢ２、Ｂ３、Ｂ４にも同様に複数のテスト用パッドが、２箇所の半導体チップの角部に集合したテスト用パッド群として配置されている。半導体チップＢ１〜Ｂ４を各片が対向するように隣接配置した際に、半導体チップ上の角部における前記テスト用パッド群と、隣接する別の半導体チップ上の角部における前記テスト用パッド群が一つの検査領域を構成することになる。即ち、半導体チップＢ１におけるテスト用パッド群１１ｂと、隣接する半導体チップＢ２におけるテスト用パッド群１２ｂ’が一つの検査領域１１１ｂを構成する。
【００２１】
このような複数のテスト用パッドを分散配置させる場合の半導体装置の検査装置においては、上記テスト用パッド群１１ｂと、隣接する半導体チップＢ２におけるテスト用パッド群１２ｂ’を含む範囲を検査領域１１１ｂと設定し、上記検査領域１１１ｂに対応するようにプローブを配置する。
【００２２】
このように、他の半導体チップのテスト用パッドと組み合わせて１箇所に集中させて検査領域とすることにより、テストに用いるプローブの実装面積は検査領域１１１ｂと同等の面積とすればよく、チップ面積に比較して大幅にプローブの実装面積を縮小できる。
【００２３】
また、複数のテスト用パッドを、３箇所若しくは４箇所の半導体チップの角部に集合したテスト用パッド群として配置した場合も、同様に、他の半導体チップのテスト用パッドと組み合わせて１箇所に集中させて検査領域とし、テストすることができる。
【００２４】
さらに、図３は、本発明の半導体装置におけるさらに他の例であるテスト用パッド配置を示す図である。半導体チップＣ１には、複数のテスト用パッド１ｃが、半導体チップの２辺に集合したテスト用パッド群１１ｃ、１１ｃ’として配置されている。
【００２５】
ただし、複数のテスト用パッドを分散してこのような配置にする場合にも、上述の例と同様に、複数の半導体チップを配置した時に、第１の半導体チップのテスト用パッドの集合領域と、上記第１の半導体チップに隣り合う第２の半導体チップのテスト用パッドの集合領域が隣接して配置されていることが必要となる。
【００２６】
図３に示すように、半導体チップＣ２、Ｃ３、Ｃ４にも同様に複数のテスト用パッドが、２箇所の半導体チップの辺に集合したテスト用パッド群として配置されている。半導体チップＣ１〜Ｃ４を各片が対向するように隣接配置した際に、互いに隣接する半導体チップ上の対向する辺に配置されたそれぞれの前記テスト用パッド群が一つの検査領域を構成する。即ち、半導体チップＣ１におけるテスト用パッド群１１ｃと、隣接する半導体チップＣ２におけるテスト用パッド群１３ｃ’が一つの検査領域１１１ｃを構成する。
【００２７】
このような配置で、複数のテスト用パッドを分散配置させる場合の半導体装置の検査装置においては、上述のように、上記テスト用パッド群１１ｃと、隣接する半導体チップＣ２におけるテスト用パッド群１３ｃ’を含む範囲を検査領域１１１ｃと設定し、上記検査領域１１１ｃに対応するようにプローブを配置する。
【００２８】
このような配置で複数のテスト用パッドを分散配置させる場合でも、他の半導体チップのテスト用パッドと組み合わせて１箇所に集中させて検査領域とすることにより、テストに用いるプローブの実装面積は検査領域１１１ｃと同等の面積とすればよく、チップ面積に比較して大幅に実装面積を縮小できる。
【００２９】
本発明の半導体装置において、テスト用パッドの半導体チップ上での配置以外の構成は従来と同様の構成とすることができる。また、本発明の半導体装置の検査装置においても、検査領域の設定以外の構成は、従来の検査装置と同様の構成とすることができる。なお、テスト用パッドには特に電源線、信号線の区別はつけない。
【産業上の利用可能性】
【００３０】
本発明によりＤＦＴによるテストを行うためのプローブの実装面積を小さくすることができ、コスト低減が可能なため、大規模かつ複雑なＬＳＩ回路やフラッシュメモリ等の分野における検証に有益である。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態の一例であるテスト用パッド配置を示す図である。
【図２】本発明の実施形態の他の例であるテスト用パッド配置を示す図である。
【図３】本発明の実施形態の他の例であるテスト用パッド配置を示す図である。
【符号の説明】
【００３２】
Ａ１、Ａ２、Ａ３、Ａ４  半導体チップ
Ｂ１、Ｂ２、Ｂ３、Ｂ４  半導体チップ
Ｃ１、Ｃ２、Ｃ３、Ｃ４  半導体チップ
１ａ、１ｂ、１ｃ  テスト用パッド
１１ａ  テスト用パッド群
１１ｂ、１１ｂ’、１２ｂ、１２ｂ’  テスト用パッド群
１１ｃ、１１ｃ’、１３ｃ、１３ｃ’  テスト用パッド群
１１１ａ、１１１ｂ、１１１ｃ  検査領域
【図１】
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【図２】
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【図３】
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