(57)【要約】【課題】高電位がドレインに印加された状態で二重絶縁ゲート電界効果トランジスタをオフ状態とするときのドレイン漏れ電流の増加を軽減し、かつソース、ドレイン寄生抵抗の増加によるオン電流低下が抑制できる二重絶縁ゲート電界効果トランジスタを提供する【解決手段】チャネル領域の厚さがソース領域およびドレイン領域のそれぞれの厚さよりも薄い二重絶縁ゲート電界効果トランジスタにおいて、第一のゲート絶縁膜に接し第一のゲート電極とドレイン領域間に介在する第一のゲート−ドレイン間絶縁層の厚さおよび第二のゲート絶縁膜に接し第二のゲート電極とドレイン領域間に介在する第二のゲート−ドレイン間絶縁層の厚さを、第一のゲート酸化膜の厚さ及び第二のゲート酸化膜の厚さよりも厚くする。【選択図】図９
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【特許請求の範囲】
【請求項１】
第一導電形の高濃度不純物がそれぞれ導入されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域の間に前記両領域に接して介在するチャネル領域と、前記チャネル領域の前記両領域に連なる第一の表面に第一のゲート絶縁膜を介して接する第一のゲート電極および前記チャネル領域の前記両領域に連なる第二の表面に第二のゲート絶縁膜を介して接する第二のゲート電極を有し、
前記第一のゲート電極と前記第二のゲート電極は前記チャネル領域を挟んで対向して設けられ，
前記チャネル領域の厚さが前記ソース領域およびドレイン領域のそれぞれの厚さよりも薄い二重絶縁ゲート電界効果トランジスタにおいて、
前記第一のゲート絶縁膜に接し前記第一のゲート電極と前記ドレイン領域間に介在する第一のゲート−ドレイン間絶縁層の厚さおよび前記第二のゲート絶縁膜に接し前記第二のゲート電極と前記ドレイン領域間に介在する第二のゲート−ドレイン間絶縁層の厚さを、前記第一のゲート酸化膜の厚さ及び前記第二のゲート酸化膜の厚さよりも厚くしたことを特徴とする二重絶縁ゲート電界効果トランジスタ。
【請求項２】
請求項１において、前記第一のゲート−ドレイン間絶縁層の厚さを前記第一のゲート酸化膜の厚さの１．５倍以上にしたことを特徴とする二重絶縁ゲート電界効果トランジスタ。
【請求項３】
請求項１において、前記第二のゲート−ドレイン間絶縁層の厚さを前記第二のゲート酸化膜の厚さの１．５倍以上にしたことを特徴とする二重絶縁ゲート電界効果トランジスタ。
【請求項４】
請求項１乃至３のいずれか１項において、前記ドレイン領域の高濃度不純物導入端を前記第一および第二のゲート電極のドレイン側端部から前記両領域を結ぶ方向に離したことを特徴とする二重絶縁ゲート電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は二重絶縁ゲートＭＯＳトランジスタ構造の改良に関する。
【背景技術】
【０００２】
図１は第一構造の二重絶縁ゲート電界効果トランジスタの模式図である。
図１に示されるような第一導電形の高濃度不純物がそれぞれ導入されたソース領域Ｓおよびドレイン領域Ｄと、その間に接して介在するチャネル領域ＣＨと、チャネル領域ＣＨの第一の表面ＳＦ１に第一のゲート絶縁膜ＯＸ１を介して接する第一のゲート電極Ｇ１およびチャネル領域ＣＨの第二の表面ＳＦ２に第二のゲート絶縁膜ＯＸ２を介して接する第二のゲート電極Ｇ２とを有し、第一および第二のゲート電極Ｇ１，Ｇ２はチャネル領域ＣＨを挟んで対向するように配置された二重絶縁ゲート電界効果トランジスタ構造（第一構造と略称する）は、例えば、特許文献１「二重ゲート電界効果トランジスタ」、特許文献２「二重ゲート・トランジスタおよびその製造方法」等で知られている。
【０００３】
これらの二重絶縁ゲート電界効果トランジスタはいわゆる短チャネル効果を軽減できる構造として有望であると知られている。なお，ソース領域とドレイン領域はその役割を入れ替えても同様な電気特性になるようにチャネル領域に対して対称に配置されるのが通常である。
【０００４】
図１において、基板に対するＸ，Ｙ，Ｚの方向は基本的には任意で良いが、説明の都合上及び用語の定義上、ソース領域からドレイン領域に向かう方向をＸ方向、第一のゲート電極から第二のゲート電極に向かう方向をＹ方向、さらにＸ方向、Ｙ方向で作られる平面に垂直な方向をＺ方向とする。この明細書中では、Ｘ方向を長さ、Ｙ方向を厚さ、Ｚ方向を幅という。なお、基板は表面が絶縁層で覆われたものが用いられ，その絶縁層上に設けられている半導体層に図１の二重絶縁ゲート電界効果トランジスタなどが形成されるのが普通である。
【０００５】
この明細書中では基板面がＸＹ面に平行であると仮定しておく。チャネル領域のＺ方向の長さをチャネル幅（Ｗ）、Ｘ方向の長さをチャネル長（ＬＣ）、チャネル領域ＣＨのＹ方向の長さをチャネル厚さ（ＴＣＨ）、ゲート電極Ｇ１やＧ２はチャネル領域ＣＨの対向する二つの面にそれぞれ形成されたゲート絶縁膜ＯＸ１やＯＸ２を介して接触している。その部分のゲート電極Ｇ１やＧ２のＸ方向の長さをゲート長（ＬＧ、通常Ｇ１およびＧ２で等しい値が用いられる）と称する。
【０００６】
ゲート電極材料は金属や、高濃度に不純物が導入されたポリシリコン等、電気導電率の極めて低いものが望ましく、また必ずしも同じ材料でなくても良く、Ｇ１とＧ２では異なる材料が用いられる場合もある。さらに、それぞれに対するゲート絶縁膜厚さをＴＯＸ１およびＴＯＸ２とするが、この値も必ずしも同じでなくても良い場合がある。さらに、普通にはソース領域Ｓおよびドレイン領域Ｄの高濃度不純物分布はＹ、Ｚ方向にはほぼ一様で，Ｘ方向にはある分布関数，例えばガウス分布とか誤差関数分布などでそれぞれチャネル領域内に向かって急激に減少している。したがって、通常ＬＣはＬＧより小さいが明確に定義することは難しい。
【０００７】
さて、上記のような二重絶縁ゲート電界効果トランジスタは微細構造化に適していると認められているが，チャネル長ＬＣ（ゲート長ＬＧと言っても良い）をより短くする場合、短チャネル効果を一層抑制する必要があり，そのためにはチャネル領域の厚さ、ＴＣＨをより薄くする必要がある。
【０００８】
しかし，図１のようにソース領域Ｓおよびドレイン領域Ｄの厚さ（Ｙ方向の長さ、ＴＳおよびＴＤ）がチャネル領域の厚さＴＳと同じ構造では、ソースおよびドレイン領域の寄生抵抗の増加が顕著となり、その動作特性の短チャネル化による改善効果が阻害される。そこで，その寄生抵抗の増加を軽減するために図２に示される構造（第二構造と略称する）が採用されている（例えば、特許文献１参照）。
【０００９】
図２は第二構造の二重絶縁ゲート電界効果トランジスタの模式図である。
図２において，Ｓ、Ｄ、およびＣＨはそれぞれソース領域，ドレイン領域、およびチャネル領域であり，Ｇ１およびＧ２はそれぞれ第一のゲート電極および第二のゲート電極であり、ＯＸ１およびＯＸ２はチャネル領域の対向する両側面に設けられそれぞれ両ソース領域およびドレイン領域に連なる第一のゲート絶縁膜および第二のゲート絶縁膜であり、ＯＸ３およびＯＸ４は第一のゲート絶縁膜に接しそれぞれゲート電極Ｇ１をソース領域Ｓおよびドレイン領域Ｄから絶縁するための絶縁膜であり、ＯＸ５およびＯＸ６は第二のゲート絶縁膜に接しそれぞれゲート電極Ｇ２をソース領域Ｓおよびドレイン領域Ｄから絶縁するための絶縁膜である。
【００１０】
ＯＸ３は第一のゲート−ソース間絶縁層を構成し、ＯＸ４は第一のゲート−ドレイン間絶縁層を構成し、ＯＸ５は第二のゲート−ソース間絶縁層を構成し、ＯＸ６は第二のゲート−ドレイン間絶縁層を構成する。なお、図２ではこれらＯＸ３ないしＯＸ６とゲート絶縁膜との境界が便宜上明瞭に示されているが、実際は同じ材料で同時に形成される場合もあるので境界が明瞭でない場合もある。座標軸ＸＹＺの方向は図１と同様である。
【００１１】
図３は第二構造の二重絶縁ゲート電界効果トランジスタのＸ−Ｙ平面に平行な断面図である。
図３は図２の二重絶縁ゲート電界効果トランジスタのＸ−Ｙ平面に平行な断面を示すが，Ｚ軸の位置は任意である。通常、Ｚ軸のどの位置をとってもほぼ同様な断面寸法となるように設計、製作される。図３において，ＴＣＨはチャネル領域の厚さ，ＴＳおよびＴＤはそれぞれソース領域およびドレイン領域の厚さである。通常ＴＳとＴＤはほぼ等しく、ＴＣＨは短チャネル効果を抑制するに十分な薄さの値とし、これに対しＴＳおよびＴＤをＴＣＨより大きな値としてソース領域およびドレイン領域の寄生抵抗の増加を抑制するようになっている。
【００１２】
このような構造では、厚くなったソース領域Ｓおよびドレイン領域Ｄとゲート電極Ｇ１とをそれぞれ絶縁する絶縁層ＯＸ３およびＯＸ４が必要である。その絶縁層の厚さを図３のようにＴＯＳ１およびＴＯＤ１とする。第二ゲート電極Ｇ２についても同様に絶縁層ＯＸ５およびＯＸ６が必要で，その厚さを図３のようにＴＯＳ２およびＴＯＤ２とする。ソース領域およびドレイン領域は高濃度に不純物が導入されているが、導入方法によってはその一部が図３の厚さの薄いチャネル領域ＣＨ内にしみ込む場合がある。その場合、チャネル領域とソース領域およびドレイン領域との境界は図示されているほど明確にはならないかもしれないが、ＴＯＳ１、ＴＯＳ２、ＴＯＤ１、ＴＯＤ２がゲート絶縁膜ＯＸ１およびＯＸ２の厚さ、ＴＯＸ１およびＴＯＸ２と同程度であれば各ゲート電極による電位の制御可能範囲内であるので高濃度不純物がしみ込んだＣＨ部分をなおチャネル領域と見なして良い。
【００１３】
さて、上記のような二重絶縁ゲート電界効果トランジスタはチャネルが短くなるとトランジスタ動作がオフ状態のときのドレイン漏れ電流の増大が顕在化してきた。この点は消費電力削減の観点から解決すべき問題として重要視され、その解決のために様々な提案がなされている。上記ドレイン漏れ電流の増大は、低電源電圧化に対応するためのしきい値電圧の低下によって生じるいわゆるサブしきい値領域でのドレイン電流増加の他に、オフ状態のドレインとゲート電極の電位によってドレイン近傍の電界が増大し，いわゆるバンド間トンネル現象（ＢＢＴと略称する）が生じ、キャリヤがチャネル領域内に発生し，過剰なドレイン電流が流れる（ＧＩＤＬ、Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅと呼ばれている）ことに原因がある。
【００１４】
特に二重絶縁ゲートＭＯＳトランジスタのようにチャネル領域が電気的に浮遊状態にある場合には通常の電流を担うキャリヤ１とは反対導電形のキャリヤ２がチャネル領域内に蓄積し，そのためソース領域からのキャリヤ１の注入が増加することによりその増大現象は通常の電界効果トランジスタより深刻である。このＧＩＤＬによる過剰なドレイン電流増加を軽減するためにはオフ状態におけるドレイン近傍の電界の強さを軽減してやれば良い。
図４は従来の一般的絶縁ゲート電界効果トランジスタにおけるアンダーラップ構造の概念図である。横軸はソースからドレインへ向かう距離、縦軸は不純物濃度を表す。
図１の第一構造に適応する方法の一つとして、図４の概念図に示すようにゲート電極端とソースまたはドレインへの不純物導入端とをある距離（Ｌｕ）を置いて離す構造とすることが下記非特許文献１から４等で提案されている。
【００１５】
すなわち、ドレイン領域の高濃度不純物導入端と低電位が印加されているゲート電極端をアンダーラップ長Ｌｕだけ離す（アンダーラップ構造と称する。通常はソース領域においても同様構造にしている）ことによってほぼ電源電圧に等しい電位がドレインに印加されたときに、ドレイン領域近傍のゲート電極下の電界を低下させることができるわけである。
【００１６】
図５は第一構造の二重絶縁ゲート電界効果トランジスタにおけるドレイン電流対ゲート電圧特性のシミュレーション結果を示した図である。横軸はゲート電圧（Ｖ）、縦軸はドレイン電流（Ａ／micrometer）を表す。
図５は、ゲート電圧Ｖｇに対するドレイン電流Ｉｄを、二次元デバイスシミュレーションによりアンダーラップ長Ｌｕをパラメータとして計算した例である。ただし、ゲート長ＬＧは１００ｎｍ、ゲート酸化膜厚は各々２ｎｍ、チャネル厚さＴＣＨは１０ｎｍであり、第一ゲート電極と第二ゲート電極は同じ電位が印加されているものとする。また、ドレイン領域およびソース領域の不純物分布はガウス分布でチャネル領域側に減少しているとし，その特性長（不純物濃度がピーク値の約０．１倍になる拡散距離）を５ｎｍとした。
図５に示されるように、ドレイン電圧Ｖｄが電源電圧（図５の場合は１Ｖ）に等しい時、ゲート電圧を下げていくとしきい値電圧（約０．３Ｖ）以下でドレイン電流Ｉｄは指数関数的に減少していく。
【００１７】
【特許文献１】特許第３５４３１１７号公報
【特許文献２】特開２００３−１６３３５６号公報
【非特許文献１】Y. -K. Choi, D. Ha, T. -J. King and J. Bokor : “Investigation of Gate-Induced Drain Leakage(GIDL) Current in Thin Body Devices”, Jpn. J. Appl. Phys. Vol.42(2003)pp.2073-2076.
【非特許文献２】V. Trivedi, J. G. Fossum, and M. M. Chowdhury:”Nanoscale FinFETs With Gate-Source/Drain Underlap”, IEEE Trans. on Electron Devices, Vol.52, No.1, 2005, pp.56-62.
【非特許文献３】K. Tanaka, K. Takeuchi, and M. Hane:”Practical FinFET Design Considering GIDL for LSTP(Low Standby Power) Devices”, IEDM 2005, pp.1001-1004.
【非特許文献４】K. Tanaka, K. Takeuchi, and M. Hane:”Source/Drain Optimization of Double Gate FinFET Considering GIDL for Low Standby Power Devices”, IEICE, Electron, Vol.E90-C, No. 4 April, 2007, pp.842-847.
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、ゲート電圧が０．２Ｖ程度から減少しなくなり、オフ電位（０Ｖ）付近で返って急激な増加が見られる。この現象がＧＩＤＬ効果である。この現象は、第一ゲート電極と第二ゲート電極が別々の電位が印加される場合においてもドレインが高電位な状態で二重絶縁ゲート電界効果トランジスタをオフにするようなゲート電位とするときにも生じる。さて、図５に示されるように、ＧＩＤＬによるドレイン漏れ電流の増加はＬｕが大きいほど小さくなるが、あまり大きくするとソース，あるいはドレイン寄生抵抗の増加や、ゲート電極によるドレイン電流の制御性が低下することが原因で、いわゆるオン電流が低下するのが欠点となる。
【００１９】
上記手法は図２の第二構造の二重絶縁ゲート電界効果トランジスタにも適応でき、またソース領域およびドレイン領域がチャネル領域よりも厚いのでソースおよびドレインの寄生抵抗の増加も少ないと言う特長もある。しかし、厚いドレイン領域の電位がドレイン領域近傍でゲート電極下のチャネル内電界を増加させるためＧＩＤＬ効果そのものは大きくなる場合がある。ＴＯＤ１やＴＯＤ２を十分に大きくすればほぼ第一構造と同様な結果になる。
【００２０】
このようにするため、ゲート電極とドレイン領域を絶縁する絶縁層の厚さＴＯＤ１およびＴＯＤ２（今後、簡単のためＴＯＤ１＝ＴＯＤ２＝ＴＯＤとする）の値をどの程度まで小さく出来るかが重要で、アンダーラップ構造をより有効なものとし、ソース、ドレイン寄生抵抗の増加によるオン電流の低下を押さえつつＧＩＤＬによるドレイン漏れ電流を低下させるようなＴＯＤ値を有する素子構造が望まれる。
【００２１】
本発明の目的は、高電位がドレインに印加された状態で二重絶縁ゲート電界効果トランジスタをオフ状態とするときのドレイン漏れ電流の増加を軽減し、かつソース、ドレイン寄生抵抗の増加によるオン電流低下が抑制できる二重絶縁ゲート電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００２２】
本発明は、上記目的を達成するために、以下の解決手段を採用する。
第一導電形の高濃度不純物がそれぞれ導入されたソース領域およびドレイン領域と、ソース領域とドレイン領域の間に両領域に接して介在するチャネル領域と、チャネル領域の両領域に連なる第一の表面に第一のゲート絶縁膜を介して接する第一のゲート電極およびチャネル領域の両領域に連なる第二の表面に第二のゲート絶縁膜を介して接する第二のゲート電極を有し、
第一のゲート電極と第二のゲート電極がチャネル領域を挟んで対向して設けられ，
チャネル領域の厚さがソース領域およびドレイン領域のそれぞれの厚さよりも薄い二重絶縁ゲート電界効果トランジスタにおいて、
第一のゲート絶縁膜に接し第一のゲート電極とドレイン領域間に介在する第一のゲート−ドレイン間絶縁層の厚さおよび第二のゲート絶縁膜に接し第二のゲート電極とドレイン領域間に介在する第二のゲート−ドレイン間絶縁層の厚さを、第一のゲート酸化膜の厚さ及び第二のゲート酸化膜の厚さよりも厚くする。
【発明の効果】
【００２３】
本発明は、ゲート電極とドレイン領域を絶縁する絶縁層の厚さＴＯＤ１およびＴＯＤ２の値を小さくすると共に、アンダーラップ構造をより有効なものとし、ソース、ドレイン寄生抵抗の増加によるオン電流の低下を押さえつつ、バンド間トンネル現象により過剰なドレイン電流が流れるＧＩＤＬによるドレイン漏れ電流を低下させることができる。
また、高電位がドレインに印加された状態で二重絶縁ゲート電界効果トランジスタをオフ状態とするときのドレイン漏れ電流の増加を軽減し、かつソース、ドレイン寄生抵抗の増加によるオン電流低下が抑制できる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例】
【００２５】
図６は本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長０ｎｍでのシミュレーション結果を示した図である。横軸はＴＯＤ／ＴＯＸ比、縦軸はNormalized Ioff（オフ電流Ioffはドレイン電圧が１Ｖのとき、ゲート電圧を０Ｖとした場合のドレイン電流）を表す。
図６は図２の構造（第二構造）におけるオフ電流のＴＯＤ依存性を２次元シミュレーション（ａｔｌａｓ，  ＳＩＬＶＡＣＯ社）により計算した結果を示す。シミュレーション条件はゲート長ＬＧを１００ｎｍ、ゲート絶縁膜厚さは、ＴＯＸ１＝ＴＯＸ２＝ＴＯＸ＝２ｎｍ、チャネル厚さＴＳは１０ｎｍとした。また、ソース、ドレイン領域に置ける高濃度不純物分布はガウス分布とし，その特性長（ピーク濃度位置から濃度が約０．１倍になる点までの距離）は５ｎｍとした。アンダーラップ長Ｌｕは０ｎｍ、すなわち、ソースドレイン高濃度不純物導入端位置がゲート電極端と一致している場合を示した。オフ電流Ｉｏｆｆはドレイン電圧が１Ｖのとき、ゲート電圧を０Ｖとした場合のドレイン電流であり，図１の構造（第一構造）において同様シミュレーション条件で得られる同じＬｕの場合のオフ電流（図５に示されている）で規格化して示してある。横軸はＴＯＤをＴＯＸで規格化して示してある。
【００２６】
すなわち、図６の特性曲線の傾向は酸化膜厚の具体的厚さによらない。
図７は本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長５ｎｍでのシミュレーション結果を示した図である。
図８は本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長１０ｎｍでのシミュレーション結果を示した図である。
図９は本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長１５ｎｍでのシミュレーション結果を示した図である。
図７乃至図９の横軸はＴＯＤ／ＴＯＸ比、縦軸はNormalized Ioff（オフ電流Ioffはドレイン電圧が１Ｖのとき、ゲート電圧を０Ｖとした場合のドレイン電流）を表す。
図７乃至図９はそれぞれＬｕを５、１０、１５ｎｍとした場合の同様シミュレーション結果である。Ｌｕを１５ｎｍ以上とすると図９のようにオフ電流の差は第一構造と第二構造との差は無くなることがわかる。また、図７乃至図９の結果から、ＴＯＤをＴＯＸより小さくすると第二構造のオフ電流は第一構造のオフ電流より著しく増加することがわかる。ＴＯＤを大きくしていくと第二構造のオフ電流は第一構造のそれに漸近していく。詳しく見ると、規格化オフ電流はＴＯＤを増加していくと、１以下（０．７程度）になり、それから徐々に増加して１に漸近していることがわかる。
【００２７】
しかし、その変動は図７乃至図９からわかるように小さいし、あまり大きくするのはほぼ第一構造と同じになるので好ましくない。これらの計算結果からの結論はＴＯＤをＴＯＸより大きくしなければならず、特に１．５倍以上とすれば十分な改善効果が得られる。すなわち、１．５倍以上ではどの値を用いてもほぼ同じ改善効果が得られ、ＴＯＤの具体的値は、ソース領域やドレイン領域の寄生抵抗や、ゲートとソース領域あるいはドレイン領域間の寄生容量が動作特性に与える影響を勘案して決めることができる。なお、ＴＯＤの最大値としてはゲート電極端からソース電極端の距離である。また、第一ゲート酸化膜厚と第二ゲート酸化膜厚が異なる場合でも、どちらか厚い方のゲート酸化膜厚よりTODが厚くなっていれば、どちらのゲート電極側でもGIDLを減少出来ることを示している。
【００２８】
図１０は本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オン電流のＴＯＤ／ＴＯＸ依存性について、種々のアンダーラップ長でのシミュレーション結果を示した図である。横軸はＴＯＤ／ＴＯＸ比、縦軸はNormalized Ion（オン電流Ionはドレイン電圧が１Ｖのとき、ゲート電圧を１Ｖとした場合のドレイン電流）を表す。
図１０は第二構造のオン電流のＴＯＤ／ＴＯＸ依存性を示している。オン電流は第一構造の同様Ｌｕ値に対応するオン電流で規格化して示した。
図１０のように、規格化オン電流はすべて１以上であるので、第二構造は第一構造より大きなオン電流が得られることがわかる。すなわち、オフ電流のみを考慮する場合は、ＴＯＤをＴＯＸと等しくした場合でも第二構造のオフ電流は第一構造の場合より約２倍以上増加する場合もあるので、オン電流を大きく保ったままオフ電流を小さくするにはＴＯＤをＴＯＸの１．５倍とするのが最も効果的とも言える。
【図面の簡単な説明】
【００２９】
【図１】第一構造の二重絶縁ゲート電界効果トランジスタの模式図である。
【図２】第二構造の二重絶縁ゲート電界効果トランジスタの模式図である。
【図３】第二構造の二重絶縁ゲート電界効果トランジスタのＸ−Ｙ平面に平行な断面図である。
【図４】従来の一般的絶縁ゲートゲート電界効果トランジスタにおけるアンダーラップ構造の概念図である。
【図５】第一構造の二重絶縁ゲート電界効果トランジスタにおけるドレイン電流対ゲート電圧特性のシミュレーション結果を示した図である。
【図６】本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長０ｎｍでのシミュレーション結果を示した図である。
【図７】本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長５ｎｍでのシミュレーション結果を示した図である。
【図８】本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長１０ｎｍでのシミュレーション結果を示した図である。
【図９】本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オフ電流のＴＯＤ／ＴＯＸ依存性について、アンダーラップ長１５ｎｍでのシミュレーション結果を示した図である。
【図１０】本発明における第二構造の二重絶縁ゲート電界効果トランジスタにおける規格化オン電流のＴＯＤ／ＴＯＸ依存性について、種々のアンダーラップ長でのシミュレーション結果を示した図である。
【符号の説明】
【００３０】
Ｓ        ソース領域
Ｄ        ドレイン領域
ＣＨ      チャネル領域
Ｇ１      第一のゲート電極
Ｇ２      第二のゲート電極
ＳＦ１    チャネル領域ＣＨの第一の表面
ＳＦ２    チャネル領域ＣＨの第二の表面
ＯＸ１    第一のゲート絶縁膜
ＯＸ２    第二のゲート絶縁膜
ＯＸ３    第一のゲート−ソース間絶縁層
ＯＸ４    第一のゲート−ドレイン間絶縁層
ＯＸ５    第二のゲート−ソース間絶縁層
ＯＸ６    第二のゲート−ドレイン間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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