(57)【要約】      （修正有）【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。【選択図】図３
2009289813.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、
前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込み、前記多結晶シリコンの側面を露出させる工程と、
前記加工用絶縁膜を除去して前記多結晶シリコン膜の上面を露出させる工程と、
前記半導体基板の全面に第１のレジストを堆積させると共に前記メモリセル領域を除いた部分を覆うように第２のレジストをパターンニングする工程と、
前記第２のレジストをマスクとして前記第１のレジストをエッチバックして前記多結晶シリコン膜を露出させてその上面を丸める加工を行う工程と、
前記第１及び第２のレジストを除去する工程と、
前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、
前記周辺回路領域をマスクして、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込む工程と、
前記半導体基板の全面にレジストを堆積させる工程と、
前記レジストをエッチバックして、前記周辺回路領域の前記シリコン窒化膜を残しつつ、前記メモリセル領域の前記シリコン窒化膜を除去し、露出した前記メモリセル領域の前記多結晶シリコン膜の上面を丸める加工を行う工程と、
前記レジストを除去する工程と、
前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置の製造方法において、
前記多結晶シリコン膜の上面を丸める加工を行う工程で用いるレジストは、非感光性レジストを用いることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程では、落とし込み深さを前記シリコン窒化膜の膜厚に等しくなるように設定されていることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き込みおよび消去が行われ、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
一般にＭＯＳ型半導体装置の製造工程において、ゲート電極を加工した直後は、ゲート電極の側壁部分には電極材料である多結晶シリコンが露出しており、またゲート酸化膜のゲート電極の加工部付近は、加工時のダメージを受けている。このため、後酸化によるダメージの回復と絶縁膜によるゲート電極の被覆が必要であった。特に積層ゲート構造を有する不揮発性メモリの場合、フローティングゲート電極中で電荷を保持するため、フローティングゲート電極のコーナー部分の近傍におけるゲート酸化膜の膜質がデバイスの特性に大きく影響する。このため、ゲート電極コーナー部の改良に関し、多くの提案が為されている。
【０００３】
例えば、特許文献１においては、フローティングゲート電極の側壁部とコントロールゲート電極の上部および側壁部とに、ＳｉＯＮ膜を選択的に形成した後、酸化性雰囲気中にてアニール処理を施すことによって後酸化工程を実施する。そうすると、トンネル酸化膜もしくは電極間絶縁膜のエッジ部において酸化膜が成長する。このように、フローティングゲート電極の側壁部にＳｉＯＮ膜を形成しておくことにより、その部分での酸化を抑制しつつ、フローティングゲート電極のエッジ部を、コーナー部分が丸くなるように形成させるようにしている。
【０００４】
一方、特許文献２においては、積層ゲートの電極間絶縁膜としてＯＮＯ（oxide-nitride-oxide）膜を使用し、ゲート側壁絶縁膜を設ける半導体装置についての開示がある。ゲート側壁絶縁膜形成時に、酸素ラジカル酸化を用いて、フローティングゲート電極とコントロールゲート電極のＯＮＯ膜に接する側の角を丸め、電極端部における電界集中を緩和させている。さらに、電極間絶縁膜とゲート電極コーナー部の曲率半径の好ましい関係について提案している。
【０００５】
また、トンネル絶縁膜と電極間絶縁膜を有するフローティングゲート型の不揮発性メモリにおいて、電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、フローティングゲート電極の表面積を増加させることが必要となる。通常、フローティングゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。
【０００６】
また通常、フローティングゲート電極には、多結晶シリコン膜を用いるが、グレイン粒界が存在することから凹凸が存在し、均一な表面モフォロジーとはならない。その凹凸部においても、電界集中によるリーク電流の増大が見られ、電気的信頼性の劣化が見られる。これら三次元キャパシタにおける凹凸を如何に制御し、リーク電流を抑制するかが非常に重要になる。
【０００７】
そこで、上記の電極間絶縁膜でのリーク電流の抑制を行なうために、従来技術では、マスク材として上面に形成しているシリコン窒化膜を除去し、フローティングゲート電極上部を露出させた状態にてシリコン酸化膜及び、フローティングゲート電極を同時にエッチングし、フローティングゲート電極上部を丸める加工を行っている。しかしながら、フローティングゲート電極をエッチングすることから、膜厚バラツキが生じる。フローティングゲート電極の膜厚バラツキが発生すると、メモリセルの書込み電圧バラツキを悪化させる。また、所望の書込み特性を得る為のフローティングゲート電極の膜厚制御が、従来形成加工技術では精密な制御が困難である。
【特許文献１】特開平１１−１５４７１１号公報
【特許文献２】特開２００３−３１７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、ゲート電極の丸め加工時においてフローティングゲート電極膜の厚バラツキを抑えることができ不揮発性半導体記憶装置の製造方法をを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置の製造方法の第１の態様は、メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込み、前記多結晶シリコンの側面を露出させる工程と、前記加工用絶縁膜を除去して前記多結晶シリコン膜の上面を露出させる工程と、前記半導体基板の全面に第１のレジストを堆積させると共に前記メモリセル領域を除いた部分を覆うように第２のレジストをパターンニングする工程と、前記第２のレジストをマスクとして前記第１のレジストをエッチバックして前記多結晶シリコン膜を露出させてその上面を丸める加工を行う工程と、前記第１及び第２のレジストを除去する工程と、前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたところに特徴を有する。
【００１０】
また、本発明の不揮発性半導体記憶装置の製造方法の第２の態様は、メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、前記周辺回路領域をマスクして、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込む工程と、前記半導体基板の全面にレジストを堆積させる工程と、前記レジストをエッチバックして、前記周辺回路領域の前記シリコン窒化膜を残しつつ、前記メモリセル領域の前記シリコン窒化膜を除去し、露出した前記メモリセル領域の前記多結晶シリコン膜の上面を丸める加工を行う工程と、前記レジストを除去する工程と、前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１１】
本発明の不揮発性半導体記憶装置の製造方法によれば、メモリセルの書込み特性を左右するフローティングゲート電極の膜厚バラツキを抑える事ができる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１〜図１６を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
【００１３】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１４】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１５】
図２（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図２（ｂ）は周辺回路部のたとえば低電圧トランジスタを示す平面図である。図２（ａ）において、半導体基板としてのシリコン基板１に、素子分離用絶縁膜としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１６】
図２（ｂ）において、周辺回路部に形成されるトランジスタＴｒＰは、シリコン基板１にＳＴＩ２を矩形状に活性領域４を残すように形成した部分に設けられている。活性領域４には、これを横切るようにゲート電極ＰＧが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。
【００１７】
図３（ａ）、（ｂ）は、それぞれ図２（ａ）、（ｂ）中、切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図である。すなわち、活性領域３におけるゲート電極ＭＧ部分を中心として示したメモリセル領域のメモリセルトランジスタＴｒｍおよび）周辺回路部のトランジスタＴｒＰの製造工程の途中の段階の模式的な断面図であり、ゲート電極ＭＧおよびＰＧの形成工程の一段階を示すものである。
【００１８】
この図３（ａ）、（ｂ）において、シリコン基板１の表層に活性領域３、４を区画形成するための素子分離用溝である溝１ａ、１ｂが形成され、その溝内にシリコン酸化膜を埋め込んで形成したＳＴＩ２が形成されている。各活性領域３、４の上面には、ゲート絶縁膜としてのトンネル絶縁膜５を介してゲート電極ＭＧおよびＰＧが形成されている。
【００１９】
各ゲート電極ＭＧおよびＰＧは、ゲート電極ＭＧにおいてはフローティングゲート電極用の導電層であり、ゲート電極ＰＧにおいては下層導電層である多結晶シリコン膜６、ＯＮＯ（oxide nitride oxide）膜やＮＯＮＯＮ（nitride oxide nitride oxide nitride）膜などからなる電極間絶縁膜７、ゲート電極ＭＧにおいてはコントロールゲート電極用の導電層であり、ゲート電極ＰＧにおいては上層導電層である多結晶シリコン膜８が積層された構成となっている。
【００２０】
多結晶シリコン膜６は、活性領域３、４と同じ幅寸法で積層され、メモリセルトランジスタの多結晶シリコン膜６つまりフローティングゲート電極の上面は、両端部６ａの部分で丸みを帯びた形状となるように加工されており、電界集中を緩和する形状に形成されている。電極間絶縁膜７および多結晶シリコン膜８は、隣接する多結晶シリコン膜６の間をＳＴＩ２上を渡るようにして連続的に形成されている。また、ＳＴＩ２は、シリコン基板１の上面以上の高さで、多結晶シリコン膜６の上面よりも下がった位置まで形成されており、電極間絶縁膜７はその凹凸の形状に沿うように積層形成されている。
【００２１】
多結晶シリコン膜８の上面には、加工用エッチングマスクとしてのシリコン窒化膜９が形成されている。エッチングマスクは、シリコン窒化膜９の１層で構成する場合だけでなく、例えばシリコン窒化膜／ＢＳＧ（boron silicate glass）膜／ＴＥＯＳ（tetraethyl orthosilicate）膜を積層したものと用いることもできる。
【００２２】
なお、図３（ｂ）に示しているように、ゲート電極ＰＧの電極間絶縁膜７には、多結晶シリコン膜６と多結晶シリコン膜８を導通させるための開口７ａが形成され、この開口７ａ内に多結晶シリコン膜８が埋め込まれ、多結晶シリコン膜６と接する状態に形成されている。活性領域４の周囲はＳＴＩ２で囲うように形成されているので、ゲート電極ＰＧは、その活性領域４を横切ってＳＴＩ２上に差し掛かるように形成されている。また、周辺回路部のトランジスタＴｒＰでは、メモリセルトランジスタＴｒｍのゲート絶縁膜５に対して、図示のように同じ膜厚のゲート絶縁膜５が形成される場合に加えて、例えば高電圧のトランジスタでは厚い膜厚のゲート絶縁膜が形成される。
【００２３】
上記構成は、製造工程の途中段階の状態を示しているが、この後、コントロールゲート電極となる多結晶シリコン膜８の上部がシリサイド化され、ワード線ＷＬの配線抵抗が低減される加工がなされる。さらに、層間絶縁膜やコンタクトなどが順次形成されてＮＡＮＤ型フラッシュメモリ装置が形成される。
【００２４】
上記構成によれば、フローティングゲート電極となる多結晶シリコン膜６の上部の両端部６ａを丸めた形状にすることにより、電極間絶縁膜７のリーク特性を改善できる。さらに、周辺回路領域のトランジスタのゲート電極膜厚を変える事なく、多結晶シリコン６の膜厚を自在に制御する事が可能な為、周辺回路領域のトランジスタ特性に悪影響を与えることなく、書込み特性の制御を行うことが出来る。
【００２５】
次に上記構成の製造工程について図４〜図１６を参照して説明する。なお、図４〜図１６に示す（ａ）、（ｂ）の各分図は、それぞれ図３（ａ）、（ｂ）に示す部分に対応する断面図である。
【００２６】
まず、図４に示すように、シリコン基板１の上面に熱酸化法により、たとえば膜厚１０ｎｍのゲート酸化膜５を形成する。次に減圧ＣＶＤ（low pressure chemical vapor deposition）法によりたとえば膜厚７５ｎｍ程度のリン（Ｐ）をドープした多結晶シリコン膜６を形成し、続いて、同じく減圧ＣＶＤ法により膜厚がたとえば５０ｎｍ程度のシリコン窒化膜１０をトレンチ加工用のマスク材として積層形成する。
【００２７】
次に、図５に示すように、リソグラフィ処理を行ってレジスト膜１１を所定パターンに形成する。この場合、レジスト膜１１のパターンは、図５（ａ）に示すメモリセル領域においては、所定間隔で帯状の活性領域３を形成するための形状に形成され、図５（ｂ）に示す周辺回路領域のトランジスタでは、矩形状の活性領域４を包囲するように溝を形成するための形状に形成される。
【００２８】
続いて、図６に示すように、上記したレジスト膜１１をマスクとして、ＲＩＥ（reactive ion etching）法により、シリコン窒化膜９、多結晶シリコン膜６、ゲート酸化膜５、シリコン基板１を順次エッチングしてシリコン基板１の所定深さまで達する溝１ａ、１ｂを形成し、その後アッシング技術を用いてレジスト膜１１を除去する。
【００２９】
次に、図７に示すように、減圧ＣＶＤ法または、ＨＤＰ（high density plasma）法、またはＳＯＧ（spin on glass）膜により、シリコン酸化膜２ａをたとえば膜厚５００ｎｍ程度で形成する。この後、図８に示すように、シリコン窒化膜１０をストッパとしてＣＭＰ（chemical mechanical polishing）法により、シリコン酸化膜２ａを研削して平坦化する。
【００３０】
次に、図９に示すように、ＲＩＥ法によりシリコン酸化膜２ａをたとえば５０ｎｍ程度エッチングして、シリコン窒化膜１０の下面と同じ程度の深さまで落とし込む。
この後、図１０に示すように、リソグラフィ処理を行ってレジスト膜１２を所定のパターンに形成する。この場合、レジスト膜１２のパターンは、図５（ａ）に示すメモリセル領域部分には形成せず、図５（ｂ）に示す周辺回路領域のトランジスタの部分を含めたメモリセル領域以外の領域を覆うようにパターンニングしている。
【００３１】
続いて、図１１に示すように、レジスト膜１２をマスクとしてメモリセル領域のシリコン酸化膜２ａを５０ｎｍ程度エッチング（エッチング深さは図中Ｈで示す）し、シリコン酸化膜２ａの上面の高さが多結晶シリコン膜６の中間部位程度の高さとなるように落とし込む。この後、アッシング洗浄技術を用いて、レジスト膜１２を除去する。これにより、ＳＴＩ２が形成される。
このエッチングの際、メモリセル領域のシリコン窒化膜１０も若干エッチングされることにより、メモリセル領域のシリコン窒化膜１０の膜厚が周辺回路領域のシリコン窒化膜１０の膜厚より薄くなる。
【００３２】
次に、図１２に示すように、リン酸処理によってシリコン窒化膜１０を除去する。この結果、多結晶シリコン膜６の上面は露出する状態となる。また、図１２（ｂ）に示しているように、周辺回路領域のトランジスタについてはシリコン酸化膜２ａの落とし込みを実施していないので、レジスト膜１２を除去すると、シリコン酸化膜２ａにより形成されたＳＴＩ２の上面と多結晶シリコン膜６の上面とはほぼ同じ高さになる。
【００３３】
続いて、図１３に示すように、全面を覆うように第１のレジストである下層レジスト膜１３を塗布する。この下層レジスト１３は感光性を有していないレジストで、通常は、この上に感光性を有するレジストを塗布して感光パターンニングし、それをマスクとして下層レジストをパターンニングするものであるが、この実施形態では、下層レジスト１３をパターンニングすることには使用していない。
【００３４】
この後、リソグラフィ処理により第２のレジストである通常のレジスト膜１４を塗布し、所定の形状にパターンニングする。この場合、レジスト膜１４は、図１３（ａ）、（ｂ）に示しているように、メモリセル領域からは除去され、周辺回路領域のトランジスタを含めたメモリセル領域以外の領域を覆うようなパターンに形成される。
【００３５】
次に、図１４に示すように、ＲＩＥ法により、レジスト１４をマスクとして、下層レジスト膜１３を多結晶シリコン膜６の上部が露出するまでエッチングする。このとき、多結晶シリコン膜６の上部が露出すると、その表面もエッチングされ、図１４（ａ）に示しているように、多結晶シリコン膜６の上面の両端部６ａが丸みを持った形状に加工され、これにより丸め加工がなされる。
【００３６】
この後、図１５に示すように、アッシング洗浄技術を用いて、下層レジスト膜１３およびレジスト膜１４を除去する。これにより、図１５（ａ）のメモリセル領域の多結晶シリコン膜６は、上面の両端部６ａが丸め加工された形状のフローティングゲート電極として形成される。
【００３７】
この後、図１６に示すように、多結晶シリコン膜６の上面および側面、ＳＴＩ２の上面の全面に渡って電極間絶縁膜７が成膜される。このとき、メモリセル領域においては、ＳＴＩ２の高さに対して多結晶シリコン膜６は突出した状態に形成されているので、その突出した部分に沿うように電極間絶縁膜７が形成される。
【００３８】
さらに、この後、図４に示すように、多結晶シリコン膜９が成膜されると共に、加工用のシリコン窒化膜９が積層形成される。そして、多結晶シリコン膜９の上部のシリサイド化の加工処理を経て、層間絶縁膜の埋め込み形成あるいはコンタクト、配線などの形成行程を経てＮＡＮＤ型フラッシュメモリ装置が形成される。
【００３９】
このような本実施形態によれば、上記したような製造工程を採用しているので、多結晶シリコン膜６の上面を丸め加工する際に、下層レジスト膜１３で埋め込んだ状態としてエッチングを行い、多結晶シリコン膜６の上面が露出したときに丸め加工を実施することができ、これによって、エッチングのバラツキによる多結晶シリコン膜６すなわちフローティングゲート電極の高さ寸法のばらつきを低減することができる。この結果、フローティングゲート電極の膜厚のバラツキに起因した電気的特性のバラツキを抑制することができるようになる。
【００４０】
（第２の実施形態）
図１７〜図２１は本発明の第２の実施形態を示すもので、以下、第１の実施形態と異なる部分について説明する。すなわち、この第２の実施形態では、最終形状としては第１の実施形態と同じであるが、多結晶シリコン膜６の上面両端部６ａを丸め加工する工程を含む前後の工程が異なる。
【００４１】
図１７は、第１の実施形態と同様にして製造工程を実施し、図１１に示した工程と同じ工程を実施した状態である。
次に、図１８に示すように、全面を覆うように第１のレジストである下層レジスト膜１６を塗布する。
そして、この状態から、図１９に示すように、ＲＩＥ法により、下層レジスト膜１６、シリコン窒化膜１０をエッチングし、周辺回路領域の多結晶シリコン膜６を露出させることなく、メモリセル領域の多結晶シリコン膜６の上部が露出する状態となるように形成する。
【００４２】
続いて、多結晶シリコン膜６の上面の丸め加工を行う。これにより図１９（ａ）に示しているように、多結晶シリコン膜６の上面両端部６ａは丸みを帯びた状態に形成される。このとき、図１９（ｂ）に示しているように、周辺回路領域のトランジスタについては、前の工程での処理の違いにより、シリコン窒化膜１０の膜厚がメモリセル領域のシリコン窒化膜１０よりも厚い状態で残っているので、周辺回路領域のトランジスタの多結晶シリコン膜６の上面が露出することはない。
【００４３】
次に、図２０に示すように、アッシング処理の技術を用いて下層レジスト膜１６を除去する。続いて、図２１に示すように、リン酸処理により周辺回路領域のトランジスタについてシリコン窒化膜１０を除去する。この結果、第１の実施形態における図１２に示した状態と同じ状態に形成されたことになる。この後は、第１の実施形態と同様の加工工程を経てＮＡＮＤ型フラッシュメモリ装置が形成される。
このような第２の実施形態によっても、第１の実施形態と同様の作用効果を得ることができる。
【００４４】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第１の実施形態においては、第１のレジストとして下層レジスト膜１３を用いているが、これに限らず、通常のレジストを用いることもできる。この場合には、第２のレジスト１４をパターンニングするときに同時にパターンニングされないように工程を設定する必要がある。
【００４５】
電極間絶縁膜７は、ＯＮＯ膜やＮＯＮＯＮ膜以外に、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸化物膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の２つ以上を含む積層構造で構成することができる。
【００４６】
多結晶シリコン膜６、８に代えて、非晶質シリコン膜を用いることもできる。
ＮＡＮＤ型フラッシュメモリ装置以外に、ＮＯＲ型フラッシュメモリ装置にも適用できるし、その他の積層ゲート電極の構造を有する不揮発性半導体記憶装置に適用することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態を示すＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部および周辺回路のトランジスタのレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【図１１】製造工程の一段階における模式的な断面図（その８）
【図１２】製造工程の一段階における模式的な断面図（その９）
【図１３】製造工程の一段階における模式的な断面図（その１０）
【図１４】製造工程の一段階における模式的な断面図（その１１）
【図１５】製造工程の一段階における模式的な断面図（その１２）
【図１６】製造工程の一段階における模式的な断面図（その１３）
【図１７】本発明の第２の実施形態における製造工程の一段階における模式的な断面図（その１）
【図１８】製造工程の一段階における模式的な断面図（その２）
【図１９】製造工程の一段階における模式的な断面図（その３）
【図２０】製造工程の一段階における模式的な断面図（その４）
【図２１】製造工程の一段階における模式的な断面図（その５）
【符号の説明】
【００４８】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ、３、４は活性領域、５はゲート絶縁膜、６は多結晶シリコン膜、７は電極間絶縁膜、８は多結晶シリコン膜、９はシリコン窒化膜、１０はシリコン窒化膜、１３は下層レジスト膜（第１のレジスト）、１４はレジスト膜（第２のレジスト）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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