(57)【要約】      （修正有）【課題】アクセス時間の遅延及び／或いはメモリセルアレイ面積を減少させうる半導体メモリデバイスを提供する。【解決手段】フラッシュメモリデバイス１は、メモリセルアレイ３、データレジスタ６、ステートマシン７、入力／出力パッド８、行デコーダ９、及び列デコーダ１０を含んでいる。メモリセルアレイは、複数のメモリセルアレイの間に配置されるプレチャージ部４を含む。プレチャージ部は、読み出し動作においてビット線をプレチャージする。データレジスタは、プレチャージ部から分割され、アレイから離れて配置される。書き込みデータはデータレジスタからアレイへと接続され、読み出しデータはアレイからデータレジスタへと接続される。【選択図】図２
2009170079.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスであって、
複数のメモリセル、及び前記複数のメモリセルが接続される複数のビット線を含むメモリセルアレイと、
前記メモリセルアレイに隣接して配置されるプレチャージ部であって、前記プレチャージ部は、前記複数のメモリセルアレイにおける前記複数のビット線の少なくとも幾つかをプレチャージするよう動作可能である、プレチャージ部と、
前記メモリセルアレイにおいて前記複数のビット線に接続されるデータレジスタであって、前記データレジスタは、前記メモリセルアレイから、前記プレチャージ部と前記メモリセルアレイの間の前記距離よりも十分長い距離をとって配置される、データレジスタと、
を含むことを特徴とするメモリデバイス。
【請求項２】
前記プレチャージ部は、電源と前記複数のビット線との間に接続されるそれぞれの複数のプレチャージトランジスタを含み、プレチャージ信号は前記複数のプレチャージトランジスタの前記それぞれの複数のゲートに適用される、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項３】
前記データレジスタを制御するため前記データレジスタ近傍に配置されるコントローラを更に含む、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項４】
前記メモリデバイスは、それぞれが前記メモリセルアレイに隣接して配置される複数のプレチャージ部を含む、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項５】
前記メモリセルアレイは、複数のアレイに分割される、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項６】
前記メモリセルアレイは、複数のサブアレイに分割され、前記メモリデバイスは、それぞれが前記複数のサブアレイの一組の間に配置される複数のプレチャージ部を更に含む、ことを特徴とする請求項１に係るメモリデバイス。
【請求項７】
前記複数のメモリセルのそれぞれは、浮遊ゲート及び制御ゲートを有するトランジスタを含む、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項８】
前記複数のアレイにおける前記複数のメモリセルは、複数の行及び複数の列に配列され、それぞれのアレイの前記複数の列のそれぞれにおける前記複数のメモリセルは、お互いにＮＡＮＤ構造に接続される、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項９】
前記メモリデバイスは、フラッシュメモリデバイスを含む、
ことを特徴とする請求項１に係るメモリデバイス。
【請求項１０】
メモリデバイスであって、
複数の行及び複数の列に配列される複数のメモリセルを含む第一のメモリセルアレイであって、前記複数の列のそれぞれは、前記列における前記複数のメモリセルが選択的に接続されるそれぞれの複数のビット線を含む、第一のメモリセルアレイと、
複数の行及び複数の列に配列される複数のメモリセルを含む第二のメモリセルアレイであって、前記複数の列のそれぞれは、前記列における前記複数のメモリセルが選択的に接続されるそれぞれの複数のビット線を含む、第二のメモリセルアレイと、
行アドレスを受け取り、それに応じて前記第一及び前記第二のメモリセルアレイのうちの一つにおける前記複数のメモリセルの対応する行を選択するよう動作可能な行デコーダと、
列アドレスを受け取り、それに応じて前記第一及び前記第二のメモリセルアレイのうちの一つにおける前記複数のメモリセルの対応する列を選択するよう動作可能な列デコーダと、
前記第一及び前記第二のメモリセルアレイの間に配置されるプレチャージ部であって、前記プレチャージ部は、前記第一及び前記第二のメモリセルアレイのうちの少なくとも一つにおける前記複数のビット線のうちの少なくとも幾つかをプレチャージするよう動作可能である、プレチャージ部と、
前記第一及び前記第二のメモリセルアレイにおける前記複数のビット線に選択的に接続されるデータレジスタであって、前記データレジスタは、前記第一及び前記第二のメモリセルアレイの間以外の位置に配置され、かつ、前記複数のビット線から複数の外部データ端子へと読み出しデータを伝送し、前記複数の外部データ端子から前記複数のビット線へと書き込みデータを伝送するよう動作可能である、データレジスタと、
を含むことを特徴とするメモリデバイス。
【請求項１１】
前記プレチャージ部は、電源と前記複数のビット線との間に接続されるそれぞれの複数のプレチャージトランジスタを含み、プレチャージ信号は前記複数のプレチャージトランジスタの前記それぞれの複数のゲートに適用される、
ことを特徴とする請求項１０に記載のメモリデバイス。
【請求項１２】
前記データレジスタを制御するため前記データレジスタ近傍に配置されるコントローラを更に含む、
ことを特徴とする請求項１０に記載のメモリデバイス。
【請求項１３】
前記第一及び第二のメモリセルアレイに加え、それぞれが、複数の行、複数の列、及び前記列における前記複数のメモリセルが選択的に接続される、それぞれの前記複数の列のそれぞれの複数のビット線に配列される、複数のメモリセルを含む、複数のメモリセルアレイを更に含み、前記メモリデバイスは、それぞれが前記複数のメモリセルアレイの一組の間に配置される複数のプレチャージ部を更に含む、
ことを特徴とする請求項１０に記載のメモリデバイス。
【請求項１４】
前記複数のメモリセルのそれぞれは、浮遊ゲート及び制御ゲートを有するトランジスタを含む、
ことを特徴とする請求項１０に記載のメモリデバイス。
【請求項１５】
それぞれのアレイの前記複数の列のそれぞれにおける前記複数のメモリセルは、お互いにＮＡＮＤ構造に接続される、
ことを特徴とする請求項１０に記載のメモリデバイス。
【請求項１６】
前記メモリデバイスは、フラッシュメモリデバイスを含む、
ことを特徴とする請求項１０に記載のメモリデバイス。
【請求項１７】
アレイにおいて複数のメモリセルにアクセスする方法であって、
前記アレイに隣接して配置される位置から前記アレイの一部をプレチャージするステップと、
データを前記アレイから、前記アレイの前記一部がプレチャージされる前記位置と比較して前記アレイから十分に長い距離のある第二の位置へ接続するステップであって、前記データは前記アレイと前記第二の位置の間で前記データを格納することなく、前記アレイから前記第二の位置へ接続される、ステップと、
前記第二の位置において前記アレイから接続される前記データを格納するステップと、を含むことを特徴とする方法。
【請求項１８】
前記アレイは少なくとも２つのサブアレイに分割され、前記アレイに隣接して配置される位置から前記アレイの一部をプレチャージする前記動作は、前記複数のサブアレイの間にある位置から前記アレイの一部をプレチャージするステップを含む、
ことを特徴とする請求項１７に記載の方法。
【請求項１９】
前記複数のメモリセルは、複数の行及び複数の列に配列され、前記複数の列のそれぞれに供給されるビット線は同一の列における前記複数のメモリセルに選択的に接続され、前記アレイに隣接して配置される位置から前記アレイの一部をプレチャージする前記動作は、前記アレイに隣接して配置される位置から前記アレイにおける複数の前記ビット線のうちの少なくとも幾つかをプレチャージするステップを含む、
ことを特徴とする請求項１７に記載の方法。
【請求項２０】
前記複数のメモリセルは複数のフラッシュメモリセルを含む、
ことを特徴とする請求項１７に記載の方法。
【請求項２１】
集積回路メモリデバイスにおいてアレイにおける複数のメモリセルにデータを書き込む方法であって、
前記メモリデバイスの複数の外部アクセス可能な端子へと書き込みデータを適用するステップと、
前記書き込みデータを第一の位置へと接続するステップと、
前記書き込みデータを前記第一の位置において格納するステップと、
前記格納されたデータを前記アレイにおける複数のメモリセルへと前記第一の位置から接続するステップと、
前記書き込みデータを前記アレイにおける前記複数のメモリセルに格納するステップと、
前記第一の位置よりも前記アレイに十分近くに位置する第二の位置から前記アレイの一部をプレチャージするステップと、
を含むことを特徴とする方法。
【請求項２２】
前記アレイは少なくとも２つのサブアレイに分割され、第二の位置から前記アレイの一部をプレチャージする前記動作は、前記複数のサブアレイの間の第二の位置から前記アレイの一部をプレチャージするステップを含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２３】
前記複数のメモリセルは複数の行及び複数の列に配列され、前記複数の列のそれぞれに供給されるビット線は同一の列における前記複数のメモリセルに選択的に接続され、第二の位置から前記アレイの一部をプレチャージする前記動作は、前記第二の位置から前記アレイにおける前記複数のビット線の少なくとも幾つかをプレチャージするステップを含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２４】
前記複数のメモリセルは複数のフラッシュメモリセルを含む、
ことを特徴とする請求項２１に記載の方法。
【請求項２５】
前記アレイからの読み出しデータを前記第一の位置に接続するステップ、及び、前記アレイから前記第一の位置において受け取られる前記読み出しデータを格納するステップを更に含む、
ことを特徴とする請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイスに関し、特にメモリデバイスの速度性能及び記憶容量を増加させる技術に関する。
【背景技術】
【０００２】
半導体集積回路技術の急速な進歩、及び半導体素子の高集積化の発達に関連し、半導体メモリデバイスの技術革新は更なる大容量化及び更なる小型化を目指して、進んでいる。
【０００３】
大容量フラッシュメモリ（ギガバイト単位）に付随する近年の問題の一つは、ビット線の長さの延長である。これによって、ビット線の抵抗値Ｒが増加し、ビット線間の寄生容量Ｃが増加するため、ビット線の時定数ＲＣが増大する。時定数ＲＣの増大は、ビット線に接続されるセンス増幅器が、データを読み出すのに応じてビット線の電圧をセンスするため、及びデータを書き込むのに応じてビット線に対して電圧を印加するために、必要とされる時間が増加するという結果を招く。
【０００４】
一般的のフラッシュメモリデバイスにおいて実施される、データの読み出し動作は、ビット線のプレチャージを必要とする。その理由は、メモリセルがイレーズ状態“１”或いはプログラム状態“０”のどちらにあるか確認するため、ビット線にあるレベルの電位が供給されていないと、電位変化の確認が困難なためである。一般的な実施は、ビット線の電圧を前もって所定の値まで増加させるためのプレチャージ電圧を印加し、その後、そのプレチャージ電圧を基準として使用してビット線の電圧を比較することによってビット線がメモリセルに適用されるとき、ビット線の電圧の変化を検出する。プレチャージは、読み出し動作、及びベリファイ動作、すなわち、メモリセルが適切にプログラムされたかを確認するための読みし動作の実施、の両方で例外なく実施される。したがって、プレチャージのために必要な時間は、データのアクセス時間に大きな影響を与えることになる。
【０００５】
大容量化の結果として生じるビット線の時定数ＲＣが増大する問題は、ビット線を低抵抗の材料から作製し、それによってビット線の抵抗値を減少させることによってある程度解決されうる。しかしながら、それによってこのようなメモリデバイスのコストを大幅に増加させうることになり、この解決策は一般的に適切ではない。
【０００６】
この問題を解決するため提案されている他の解決策は、メモリセルアレイを二つの部分に分割し、それによってそれぞれのアレイにおけるビット線の長さを減少させるものである。図１に関して、フラッシュメモリセルアレイ部１０１は、１０２、及び１０４の二つの部分に分割され、データレジスタ部１０３はメモリセルアレイ１０２、及び１０４の間に存在する。この構成は、ビット線１０７の抵抗Ｒ、及び寄生容量Ｃ両方とも、アレイ部１０１が分割されない場合の値の約半分の値にまで減少させる。結果として、その２つの積であるビット線の時定数ＲＣは、アレイ部１０１が分割されない場合の時定数の値の約１／４まで減少する。したがって、アレイ部１０１は、約４倍早くアクセスされうる。
【０００７】
データレジスタ部１０３を、メモリセルアレイ１０２及び１０４の間に配置する構成は、ビット線の抵抗と寄生容量の積である時定数を減少し、アクセス時間を短縮させるために有効な方法を構成する。しかしながら、幾つかの問題点が解決されないまま残されている。第一に、データレジスタ部１０３をアレイ１０２及び１０４の間に配置することは、本質的にステートマシン１０５からより遠くに、ゆえに入力／出力パッド１０６からもより遠くにデータレジスタ部１０３を配置することになる。結果として、データレジスタ部１０３とステートマシン１０５及び入力／出力パッド１０６との間で信号が接続されるのに必要な時間が大幅に増加しうる。これによって、ビット線からデータを獲得するためのアクセス時間が増大する結果となる。近年、読み出しのサイクル時間が５０ナノ秒のレベルまで短縮されているという事実を考慮すると、このアクセス時間の増大は大きな問題を引き起こす。
【０００８】
データレジスタ部１０３を、メモリセルアレイ１０２及び１０４の間に配置することに伴う他の問題点は、そうすることによって、アレイ１０４の片側において、アレイ部１０１を通って伸びる多くの信号線１０８が必要となることである。これらの信号線全てを収めるために必要とされるアレイ部１０１の面積は、アレイ部１０１の幅を大幅に増加させる。結果として、アレイ部１０１のうち、アレイ１０４のために利用可能な表面領域がより少なくなり、それによって、アレイ部１０１の容量は制限され、アレイ部１０１を含むメモリデバイスのコストが増加することになる。したがって、大きなデータ記憶容量、速い動作速度及びメモリデバイスが形成される半導体基板の効率的な利用をもたらす、改良されたメモリアレイ部及び方法が必要とされている。
【発明を実施するための最良の形態】
【０００９】
図２は、本発明の実施形態に係るフラッシュメモリデバイス１のブロック図である。フラッシュメモリデバイス１は、メモリセルアレイ部２、データレジスタ６、ステートマシン７、入力／出力パッド８、行デコーダ９、及び列デコーダ１０を含んでいる。ステートマシン７は、例えばコントローラによって実施される。
【００１０】
メモリセルアレイ部２は、メモリセルアレイ３、メモリセルアレイ５及びプレチャージ部４を含み、メモリセルアレイ３及びメモリセルアレイ５の間にプレチャージ部４が配置される。
【００１１】
プレチャージ部４は、メモリセルアレイ３、５から伸びるビット線に接続される。プレチャージ部は、読み出し及びベリファイ動作の間にビット線の電圧が感知される前にビット線をプレチャージする。
【００１２】
データレジスタ６もまた、ビット線に接続され、アレイ３、５におけるメモリセルのそれぞれの列にセンス増幅器を含んでいる。列のセンス増幅器は、その列のビット線の電圧を感知し、処理のためのデータを一時的に格納し、アレイ３、５におけるフラッシュメモリセルへデータを書き込むために使用される。
【００１３】
ステートマシン７は、データレジスタ６、行デコーダ９及び列デコーダ１０の動作を制御し、メモリセルアレイ部２を管理する。
【００１４】
入力／出力パッド８は、データレジスタ６への書き込みデータ、及びデータレジスタ６からの読み出しデータを接続するための、外部からアクセス可能なデータ端子である。入力／出力パッド８は、ステートマシン７と、入力及び出力の状態を表すような情報をやりとりするためにも使用される。
【００１５】
メモリセルアレイのそれぞれのメモリセルに対するアクセスアドレスは、行アドレス及び列アドレスに分割される。行デコーダ９は、分割された行アドレスをデコードし、選択されたメモリセルアレイ３、或いは５の対応する行におけるメモリセルを選択及び活性化する。列デコーダ１０は、分割された列アドレスをデコードし、書き込みデータを受け取るため或いは読み出しデータを伝送するため、アレイ３、５におけるメモリセルの対応する列を選択する。
【００１６】
図２に示されるように、プレチャージ部４は、図１に示されるようなデータレジスタ部６内に配置される従来の構成とは対照的に、データレジスタ１０３から分割されてメモリセルアレイ３、５の間に配置される。このような構成にすることによって、データレジスタ６及びプレチャージ部４の双方をメモリセルアレイ３、５の間に配置する従来の場合と比較して、メモリセルアレイ部２の面積を減少させることが可能となる。更に、このような構成は、メモリセルアレイ部２において、データレジスタ６をステートマシン７へと接続する信号線の配置を排除するために使用されうる。このような構成は、結果として、メモリセルアレイ部２において存在する信号線の数を減少させ、それによって、メモリセルアレイ部２へ、及びメモリセルアレイ部２から信号を伝送するために必要な半導体基板の面積を減少させる。このことは、フラッシュメモリデバイス１の更なる小型化及び高集積化を可能とする。
【００１７】
このようにプレチャージ部４をデータレジスタ６から分離した本来の理由は、図１に示されるように、メモリセルアレイ部２を通ってステートマシン７からデータレジスタ６へと制御信号を伝送するためにそれが必ずしも必要ではないからである。メモリセルアレイがもとの寸法の半分に減少する、この縮小は、ビット線の時定数ＲＣを減少させ、それによって、ビット線のプレチャージに必要な時間を短縮させることが可能となる。このプレチャージ時間の短縮は、それぞれのメモリセルに対するアクセス時間を短縮するという効果を有する。更に、このような構成にすることによって、データレジスタ６をメモリセルアレイ部２の周辺部分であり、かつステートマシン７に近接して配置できるので、それによって、データレジスタ部６とステートマシン７及び入力／出力パッド８との間で信号が接続されるのに必要な時間を短縮させる。この特性は、それぞれのメモリセルに対するアクセス時間を短縮させるという効果をも提供する。結果として、大容量化、高集積化、小型化及び高速化メモリデバイスが可能となる。
【００１８】
図３は、本発明の実施形態に係るメモリセルアレイ部２及び幾つかの関連構成要素を示す図である。メモリセルアレイ部２は、メモリセルアレイ３、メモリセルアレイ５及びプレチャージ部４を含み、メモリセルアレイ３及びメモリセルアレイ５の間にプレチャージ部４が配置される。
【００１９】
メモリセルアレイ３、及び５のそれぞれは、複数のメモリセル、ビット線１１、（示されていない）ワード線を含む。
【００２０】
プレチャージ部４は、電源電圧Ｖｃｃとビット線１１との間に接続されるそれぞれのビット線にプレチャージトランジスタ１３を含む。“奇数”或いは“偶数”選択信号がプレチャージトランジスタ１３のゲートに入力される。トランジスタ１３は、奇数本目のビット線１１に対して“奇数”線に印加される電圧に対応する電圧を印加する。同様に、トランジスタ１３は、偶数本目のビット線１１に対して“偶数”線に印加される電圧に対応する電圧を印加する。図３には示されていないが、“奇数”及び“偶数”信号はステートマシン７によって供給される。また、それぞれの“奇数”ビット線１１及び隣接する“偶数”ビット線１１は、データレジスタ６内の同一のセンス増幅器を共有するために対にされてもよい。
【００２１】
データレジスタ部６は、ビット線１１にメモリセルアレイ部２の外側で接続される。データレジスタ６は、入力／出力パッド８から書き込みデータビットを受け取るため、及びビット線１１の選択された一つへとビットを適用するために、ステートマシン７によって制御される。データレジスタ６は、ビット線１１から読み出しデータビットを受け取り、それを入力／出力パッド８へと適用もする。
【００２２】
データの読み出しが開始されるときに、ビット線１１がまずプレチャージされる。プレ
チャージされる前に、ビット線は０ボルトである。続いて、適切な電圧が（図３には示されていない）ワード線に対して印加される。より詳細には、電荷の状態に関わらず、全てのメモリセルにおけるトランジスタをオン状態にするのに十分な電圧が、行アドレスに対応する選択されたワード線を除く全てのワード線に対して印加される。選択された行のワード線は、トランジスタが電荷を蓄積していない（すなわち、セルがイレーズされている、或いは“１”を格納している）場合にはメモリセル内のトランジスタをオン状態にするのに十分な電圧を受け取る。しかし、トランジスタが電荷を蓄積している（すなわち、セルが“０”を格納している）場合には、トランジスタをオン状態にするのに不十分な電圧を受け取る。このように、選択されたメモリセルがイレーズ状態“１”である場合には、同一の列における全てのメモリセルトランジスタがオン状態にされ、その列のビット線１１の電圧が接地状態にまで降下する。逆に、選択されたメモリセルがイレーズ状態“０”である場合には、トランジスタはオフ状態を維持し、列のビット線１１の電圧はプレチャージ電圧を維持する。
【００２３】
上記の説明は、従来の二値フラッシュメモリセルのためのものである。多値フラッシュメモリセル（“ＭＬＣ”）もまた知られている。ＭＬＣフラッシュメモリデバイスにおいて、それぞれのメモリセルトランジスタの浮遊ゲートは、４つのような複数の値のいずれかに充電される。例えば、四値ＭＬＣセルにおいて、浮遊ゲートは“００”、“０１”、“１０”及び“１１”に対応する４つの異なる値のいずれかに充電されうる。このように、それぞれの四値ＭＬＣメモリセルは２ビットのデータを格納することが可能である。ＭＬＣメモリセルの閾値電圧は、その浮遊ゲートに格納される電荷のレベルに依存する。例えば、四値ＭＬＣセルは４つの異なる閾値電圧のいずれかを有しうる。ＭＬＣセルは、閾値電圧を超えるか或いは最大ワード線電圧に到達するまで、選択されたメモリセルトランジスタの制御ゲートに接続されるワード線に対して異なる電圧を連続的に印加することによって読みだされうる。メモリセルトランジスタを導電性にするのに必要なワード線電圧は、その充電レベルの指標を提供し、したがって、セルのビット状態を提供する。ビット線の電圧は、アレイ３、５におけるそれぞれのメモリセルが“１”或いは“０”のどちらを格納しているかを決定するため、データレジスタ６内のそれぞれのセンス増幅器によって検出される。
【００２４】
メモリセルアレイ３、５は図４に詳細が示される。アレイ３、５は複数のメモリセル１５を含み、それぞれのメモリセルは、ソース／ドレイン、チャネル形成領域、浮遊ゲート及び制御ゲートを含む。図４に示される実施例においては、アレイ３、５は、複数のビット線１９、２０及び３２本のワード線１７を含む。しかしながら、列或いはビット線の数、及び行或いはワード線の数は、所望の如何なる構成を実施するために変更されうる。それぞれの列における個々のメモリセル１５は、お互いに連続して及び先端に接続される。このように、個々のメモリセル１５はＮＡＮＤ構造を形成する。それぞれの列における先端のメモリセル１５は、選択ゲートドレイン（“ＳＧＤ”）トランジスタ１４によってそれぞれの奇数ビット線１９或いは偶数ビット線２０に接続され、それぞれの列における最終端のメモリセル１５は、選択ゲートソース（“ＳＧＳ”）トランジスタ１６によってソース線１８に接続される。
【００２５】
図３-図４に示される実施形態は、ｐ型ウェルに形成されるｎ型金属酸化膜半導体（ｎＭＯＳ）型トランジスタを使用しているが、トランジスタは、ｎ型ウェル上に形成されるｐ型金属酸化膜半導体（ｐＭＯＳ）トランジスタでもよい。
【００２６】
メモリセルトランジスタ１５に“０”を書き込むためには、正の高電圧がメモリセルトランジスタの制御ゲートに対して印加され、トランジスタのドレインとソースが接地される。ドレイン及びソースを接地することによって、トランジスタの形成されるウェルもほぼ接地状態にされ、それによってウェルから制御ゲートへと向かう強い電界が発生する。
この電界によって、電子が浮遊ゲートに注入され、トランジスタの閾値電圧が上昇する。
一方、消去する、或いはメモリセルトランジスタ１５に“１”を書き込むためには、制御ゲートは０ボルトとされ、ウェルに対して高電圧が印加される。その結果として、制御ゲートからウェルに向かう強い電界が発生し、それによって浮遊ゲート内に蓄積された電子がトンネル効果によって引き抜かれ、トランジスタの閾値電圧が初期状態に戻る。
【００２７】
ＭＬＣメモリセルは、制御ゲート及びソース／ドレインに印加される電圧か、或いは制御ゲート及びソース／ドレインに印加される電圧のパルス数が浮遊ゲートに対する電荷の特定のレベルを分け与えるように制御されることを除いて、同様な方法でプログラムされる。この過程は一般的には、所望の充電状態が達成されるまでプログラミング過程の間にセルの充電状態が通常１回以上読みだされるよう反復して完了する。プログラミングの間のメモリセルの読み出し過程は、“べリファイ”として知られている。
【００２８】
列において選択されたメモリセルからデータを読み出すには、ビット線１５がプレチャージされ、ソース線１８が接地状態に接続された後で、その列のドレイン選択トランジスタ１４及びソース選択トランジスタ１６がオン状態にされる。続いて、メモリセルは上記で説明されたように読み出され、選択されたメモリセルが“０”を格納している場合にはビット線１９或いは２０はプレチャージレベルを維持する。選択されたメモリセルが“１”を格納している場合には、ビット線１９或いは２０はソース線１８を介して接地状態に降下する。
【００２９】
図５には、プレチャージ部４及びデータレジスタ６の実施形態が示されている。図５に示されるように、データレジスタ６は、クランプ電圧ＢＬＣＬＡＭＰを受け取るクランピングトランジスタ、多値セル（ＭＬＣ）論理制御部２１、ビット線制御部２２、ベリファイ検知部２３、及びデータ入力／出力制御部２４を含む。ＭＬＣ論理制御部２１は、ステートマシン７から発生される制御信号ＲＥＧ１、ＲＥＧ２、ＤＴＧ１、及びＤＴＧ２によって制御され、多値セルに関する種々の制御を実施し、調整された供給電圧ＶＲＥＧを受け取る。
【００３０】
ビット線制御部２２は、ステートマシン７から発生される制御信号ＢＬＣ１、及びＥＱ１によって制御され、読み出し動作の間ビット線１１のビット状態を感知し、感知された結果をラッチする。
【００３１】
ベリファイ検知部２３は、ステートマシン７から発生される信号ＣＨＫ１ｊ、及びＣＨＫ２ｎによって制御され、ベリファイ動作及びフェイルディテクト動作に関する種々の制御を実施する。
【００３２】
データ入力／出力制御部２４は、ステートマシン７から発生される制御信号ＥＱ２、ＰＲＳＴ、及びＣＳＬｉによって制御され、データの入力及び出力（ＩＯｎｊ及びＩＯｊ）に関する種々の制御を実施する。
【００３３】
クランプ電圧ＢＬＣＬＡＭＰを受け取るクランピングトランジスタは、ビット線１１がデータレジスタに対してトランジスタの閾値電圧よりも小さいクランプ電圧ＢＬＣＬＡＭＰを印加できるよう、電圧レベルを制限する。第二のクランピングトランジスタは、ビット線制御部２２がべリファイ検知部２３に対して印加する電圧をクランプするためクランプ電圧ＢＬＣ２を受け取る。
【００３４】
図５に関して、プレチャージ部４は、上記で説明されたように、メモリセルアレイ部２のメモリセルアレイ３及びメモリセルアレイ５の間に配置される。プレチャージ部４内のトランジスタ１３はプレチャージトランジスタとして動作し、ソースフォロアとして機能
する。例えば、ＶＰＲＥ電圧がＶｃｃ（電源電圧）のとき、電圧ＢＬＰＲＥは、プレチャージ電圧（例えば０．７ボルト）と閾値電圧Ｖｔｈの和に設定され、プレチャージトランジスタ１３のゲートに対して印加される。このような回路を利用することによって、ビット線をプレチャージ電圧（或いは０．７Ｖ）でプレチャージすることが可能となる。
【００３５】
データレジスタ６をメモリアレイ３、５の間よりもステートマシン７近傍に配置することによって、ステートマシン７がデータレジスタ部６に適用する信号、例えばＲＥＧ１、ＲＥＧ２、ＤＴＧ１、ＤＴＧ２、ＢＬＣ１、ＥＱ１、ＣＨＫ１ｊ、ＣＨＫ２ｎ、ＥＱ２、ＰＲＳＴ、及びＣＳＬｉは、メモリセルアレイ部２まで長距離を伝送される必要がなくなる。したがって、メモリセルアレイ部２に入力される信号の数が減少し、それによって、メモリセルアレイ部２の幅が減少する。上記で説明されたように、この幅の減少によってメモリセルアレイ部２の面積を縮小することが可能である。
【００３６】
本発明の他の実施形態に係るメモリセルアレイ部２が図６に示される。この実施例においては、メモリセルアレイ部２は、メモリセルアレイ２５、２６及び２７、及びプレチャージ部２８及び２９を含む。メモリセルアレイ部２はビット線を介してデータレジスタ部６にも接続される。なお、図６はフラッシュメモリの従来の構成要素であるステートマシン、入力／出力パッド、行デコーダ、及び列デコーダを示していない。プレチャージ部２８は、メモリセルアレイ２５とメモリセルアレイ２６との間に配置される。更に、プレチャージ部２９は、メモリセルアレイ２６とメモリセルアレイ２７との間に配置される。メモリセルアレイ２５、２６及び２７は、上記で説明された、メモリセルアレイ３、５とほぼ同一であり、ほぼ同様な方法で機能する。同様に、プレチャージ部２８及び２９は、プレチャージ部４とほぼ同一であり、ほぼ同様な方法で機能する。
【００３７】
含まれているメモリセルアレイ及びプレチャージ部の数に加えて、図６に示される実施形態は、メモリセルアレイ２６のビット線が二つのプレチャージ部、すなわちプレチャージ部２８及びプレチャージ部２９によってプレチャージされるという点で、図２に示された実施形態とは異なっている。
【００３８】
図６に示される実施形態は、３つのメモリセルアレイ２５−２７及び２つのプレチャージ部２８、２９を含んでいるが、メモリセルアレイ及びプレチャージ部の数は所望のとおりに変更されうる。多数のより小さいアレイを使用することによって、アレイ内のビット線の長さは短縮され、それによって、ビット線の時定数ＲＣを減少させ、それぞれのメモリセルに対するアクセス時間を更に短縮させることが可能となる。また、プレチャージ部２８、２９の面積は、プレチャージ部２８、２９及びデータレジスタがアレイ２５−２７の間に配置された場合に占められる面積と比較して大幅に減少する。結果として、メモリセルアレイ２の面積は寸法において減少しうる。この構成によって、大容量化、高集積化、及びフラッシュメモリ高速化を実現するメモリデバイスが可能となる。
【００３９】
本明細書においては、例示の目的で、本発明に係る特定の実施形態が説明されてきたが、前述されたことから、本発明の概念及び範囲を逸脱することなく、種々の改良がなされてもよいことを理解されたい。したがって、本発明は付随する請求項を除いては、限定されることがない。
【図面の簡単な説明】
【００４０】
【図１】図１は、分割されたメモリセルアレイを有する従来のフラッシュメモリデバイスを示すブロック図である。
【図２】図２は、本発明の実施形態に係るフラッシュメモリデバイスのブロック図である。
【図３】図３は、本発明の実施形態に係るメモリセルアレイ部を示すブロック図である。
【図４】図４は、図３のメモリセルアレイ部において使用されるメモリセルアレイの実施形態を示す概略図である。
【図５】図５は、図２のフラッシュメモリデバイスにおいて使用される本発明の実施形態に係るプレチャージ回路及びデータレジスタの実施形態を示す概略図である。
【図６】図６は、本発明の他の実施形態に係るメモリセルアレイ部を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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