(57)【要約】【課題】電極間絶縁膜に生じるシームなどの埋込み欠陥の露出を抑制できるようにしてゲート電極間ショートを防止できるようにする。【解決手段】多結晶シリコン層６ｂを種として選択成長された選択成長部６ｃがシリコン酸化膜８、９上に突出して張り出して形成される。その後、多結晶シリコン層６ｂ、６ｃをシリサイド化することで、金属反応領域を拡大することができ、制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化することができる。【選択図】図３Ｂ
2009026802.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜、第２のゲート電極の基層膜を順次形成する工程と、
前記第２のゲート電極の基層膜上に形成されたマスクパターンをマスクとして第２のゲート電極の基層膜、第２のゲート絶縁膜、第１のゲート電極膜を複数に分断する工程と、
前記分断された領域内に、上面が前記第２のゲート電極の基層膜の上面よりも下方で且つ前記第２のゲート絶縁膜の上面よりも上方に位置するように電極間絶縁膜を形成する工程と、
前記第２のゲート電極の基層膜を種として選択成長し当該基層膜を隣接する電極間絶縁膜の上面上に張り出させる工程と、
前記選択成長された第２のゲート電極の基層膜上に金属を合金化し、低抵抗化層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記分断された領域内に電極間絶縁膜を形成する工程において前記電極間絶縁膜中にシームが生じる場合には、前記電極間絶縁膜中のシームの上端部が露出しないように前記電極間絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してそれぞれ浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を積層して構成された複数のゲート電極と、
前記複数のゲート電極間に形成された電極間絶縁膜とを備え、
前記制御ゲート電極の上部が、隣接した前記電極間絶縁膜上に張り出すと共に前記電極間絶縁膜上に張り出した幅よりも前記電極間絶縁膜上に張り出した高さが高い張り出し部を備えていることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介してそれぞれ浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を積層して構成されたメモリセルゲート電極と、
前記半導体基板上にゲート絶縁膜を介してそれぞれ下層ゲート電極膜、ゲート間絶縁膜、上層ゲート電極膜を積層して前記ゲート間絶縁膜に貫通孔が形成されることによって前記下層ゲート電極膜および上層ゲート電極膜間が貫通形成された選択ゲート電極と、
前記メモリセルゲート電極および選択ゲート電極間に形成された電極間絶縁膜とを備え、
前記メモリセルゲート電極の制御ゲート電極および選択ゲート電極の上部には、それぞれ、隣接した前記電極間絶縁膜上に張り出して立設した張り出し部を備えていることを特徴とする半導体装置。
【請求項５】
前記制御ゲート電極および選択ゲート電極の張り出し部は低抵抗化層からなり、前記電極間絶縁膜上に張り出した幅よりも前記電極間絶縁膜上に張り出した高さが高いことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層ゲート電極を具備した半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体記憶素子は、フラッシュメモリ装置などの大容量記憶装置の需要拡大に伴い、セル構造の微細化が急速に進められている。その反面、これらデバイス素子や当該素子間配線の電気的特性は、前世代と同等レベルもしくはそれ以上の特性が求められている。このような半導体記憶素子のゲート電極としては、当該ゲート電極上に金属を合金化しゲート電極間を結合する配線の抵抗を低抵抗化する構造が一般的に採用されている（例えば、特許文献１参照）。
【０００３】
この特許文献１に開示された製造方法の要部を説明する。半導体基板に素子分離膜を形成し一方向に並行に形成される線型の活性領域を規定する。半導体基板の活性領域上にゲート絶縁膜を形成し、ゲート絶縁膜上にシリコン浮遊ゲート層を形成する。そして、シリコン浮遊ゲート層をパターンニングして浮遊ゲート中間パターンを形成し、分離誘電膜（ＯＮＯ膜）とドーピングされたポリシリコン制御ゲート層を形成する。ポリシリコン制御ゲート層、分離誘電膜、中間パターンを活性領域の形成方向と垂直方向にエッチングして活性領域の形成方向に垂直な複数のゲートライン（ワード線）を形成する。その後、スペーサを形成すると共に、ＬＤＤ(Lightly Doped Drain)構造のソース／ドレイン領域を形成することでＭＯＳトランジスタを構成し、その上に層間絶縁膜を形成する。その後、層間絶縁膜の一部を除去することで制御ゲートパターンを露出させている。その後、制御ゲートパターンにコバルトやチタン等の金属を処理することで金属シリサイド層を形成している。
【０００４】
しかしながら、素子の微細化、設計ルールの縮小化に伴い、セル配線ピッチが縮小化しゲート電極幅も狭くなる。セル配線ピッチが狭くなると、ゲート電極間の幅が狭いため当該ゲート電極間に埋め込まれる電極間絶縁膜の埋込性が悪化し、電極間絶縁膜にシームが生じる。他方、ゲート電極幅が狭くなると、ゲート電極を結合した配線であるワード線が高抵抗化する。するとワード線を伝達する信号の伝送速度が遅くなる。配線抵抗を低減するため電極間絶縁膜のエッチバック量を深くし、制御ゲートパターンの上側壁面を露出させ当該露出面に金属を合金化しさらに抵抗値を低下させることが考えられるが、エッチング量を多くすると電極間絶縁膜に生じたシームが拡大する懸念を生じる。
【０００５】
電極間絶縁膜のシームが拡大すると、後に制御ゲートパターン上に金属を形成したときに金属がシームに入り込みやすくなる。すると、除去処理するため、例えばエッチング処理を行ったとしても電極間絶縁膜中に入り込んだ金属を除去処理できずゲート電極間のショートの懸念を生じている。
【特許文献１】特開２００２−２３１８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、電極間絶縁膜に生じるシームなどの埋込み欠陥の露出を抑制できるようにしてゲート電極間ショートを防止できるようにした半導体装置の製造方法、および、制御ゲートの低抵抗化を実現した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜、第１のゲート電極膜、第２のゲート絶縁膜、第２のゲート電極の基層膜を順次形成する工程と、前記第２のゲート電極の基層膜上に形成されたマスクパターンをマスクとして第２のゲート電極の基層膜、第２のゲート絶縁膜、第１のゲート電極膜を複数に分断する工程と、前記分断された領域内に、上面が前記第２のゲート電極の基層膜の上面よりも下方で且つ前記第２のゲート絶縁膜の上面よりも上方に位置するように電極間絶縁膜を形成する工程と、前記第２のゲート電極の基層膜を種として選択成長し当該基層膜を隣接する電極間絶縁膜の上面上に張り出させる工程と、前記選択成長された第２のゲート電極の基層膜上に金属を合金化し、低抵抗化層を形成する工程とを備えている。
【０００８】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介してそれぞれ浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を積層して構成された複数のゲート電極と、前記複数のゲート電極間に形成された電極間絶縁膜とを備え、前記制御ゲート電極の上部が、隣接した前記電極間絶縁膜上に張り出すと共に前記電極間絶縁膜上に張り出した幅よりも前記電極間絶縁膜上に張り出した高さが高い張り出し部を備えている。
【０００９】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介してそれぞれ浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を積層して構成されたメモリセルゲート電極と、前記半導体基板上にゲート絶縁膜を介してそれぞれ下層ゲート電極膜、ゲート間絶縁膜、上層ゲート電極膜を積層して前記ゲート間絶縁膜に貫通孔が形成されることによって前記下層ゲート電極膜および上層ゲート電極膜間が貫通形成された選択ゲート電極と、前記メモリセルゲート電極および選択ゲート電極間に形成された電極間絶縁膜とを備え、前記メモリセルゲート電極の制御ゲート電極および選択ゲート電極の上部には、それぞれ、隣接した前記電極間絶縁膜上に張り出して立設した張り出し部を備えている。
【発明の効果】
【００１０】
本発明によれば、電極間絶縁膜に生じるシームなどの埋込み欠陥の露出を抑制でき、ゲート電極間ショートを防止できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の半導体装置を、ＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一または類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率などは現実のものとは異なる。
【００１２】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域のメモリセルアレイの一部の等価回路図を示しており、図２は、メモリセル領域の一部構造を模式的な平面図によって示している。
【００１３】
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画されている。図１に示すように、メモリセル領域ＭにはメモリセルアレイＡｒが構成されており、周辺回路領域には当該メモリセルアレイＡｒを駆動するための周辺回路（図示せず)が構成されている。尚、周辺回路は、メモリセルアレイＡｒのメモリセルに不揮発的に記憶されたデータを読出／書込などを行うために設けられている。
【００１４】
ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域ＭのメモリセルアレイＡｒは、２（複数）個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲート電極Ｔｒｓ１およびＴｒｓ２間に直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正の整数)）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。このＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域（図示せず)を共用して形成されている。
【００１５】
図１中、Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線)ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１により共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２により共通接続されている。
【００１６】
選択ゲートトランジスタＴｒｓ１のドレイン領域には、ビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ビット線方向に相当）に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延伸するソース線ＳＬに接続されている。
【００１７】
図２は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。
半導体基板としてのシリコン基板２には、ＳＴＩ（Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子領域（活性領域）Ｓａが図２中Ｘ方向に分離して構成されている。
【００１８】
複数のビット線コンタクトＣＢが、Ｙ方向に延伸した複数の素子領域Ｓａ上にそれぞれ形成されている。これらの複数のビット線コンタクトＣＢはＸ方向に並設されている。選択ゲート線ＳＧＬ１は、図２中Ｘ方向に沿って形成されており、平面的にはビット線コンタクトＣＢを挟んで一対形成され、一対の選択ゲート線ＳＧＬ１間にビット線コンタクトＣＢがそれぞれ形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており、選択ゲート線ＳＧＬ１によってＸ方向に連結されている。
【００１９】
ワード線ＷＬが、素子領域Ｓａの延伸方向（Ｙ方向）と直交する図２中Ｘ方向に沿って形成されている。ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧが構成されている。これらのゲート電極ＭＧは、Ｘ方向およびＹ方向に並設されている。ワード線ＷＬは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方を図２中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設された各メモリセルのゲート電極ＭＧ（制御ゲート電極ＣＧ：後述の図３Ｂ参照）を連結して形成されている。
【００２０】
図３Ｂは、図２中のＢ−Ｂ線で示す部分の縦断面図を模式的に示しており、選択ゲート線ＳＧＬ１およびワード線ＷＬの断面をも模式的に示している。なお、図示しないが、ｐ型のシリコン基板２の表層にはウェルが形成されており当該ウェル上またはウェル内に下記の電気的構成要素が構成されている。
【００２１】
図３Ｂに示すように、メモリセルトランジスタＴｒｍは、半導体基板としてのシリコン基板２上にシリコン酸化膜３を介して、多結晶シリコン層４、ＯＮＯ膜５、リンなどの不純物がドープされた多結晶シリコン層６（６１、６２）、コバルトシリサイド膜７を順に積層したゲート電極ＭＧと、当該積層ゲート電極ＭＧのＹ方向両脇に対しシリコン基板２の表層に形成されたソース／ドレイン領域２ａからなる。
【００２２】
シリコン酸化膜３は、ゲート絶縁膜、トンネル絶縁膜として構成される。多結晶シリコン層４は、浮遊ゲート電極ＦＧとして機能する。ＯＮＯ膜５は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜であり、多結晶シリコン層４を覆うように形成されている。このＯＮＯ膜５は、制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧ間のゲート間絶縁膜、多結晶シリコン層４および６間のインターポリ絶縁膜として機能する。
【００２３】
選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、メモリセルトランジスタＴｒｍの積層ゲート電極ＭＧとほぼ同様の構造をなしているが、ＯＮＯ膜５に貫通孔５ａが設けられており当該貫通孔５ａを通じて多結晶シリコン層（下層電極）４および多結晶シリコン層（上層電極）６間が構造的および電気的に接続されている。これらのゲート電極ＭＧ、ＳＧはＹ方向に並設されている。
【００２４】
ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間のシリコン基板２の表層（表面）にはソース／ドレイン領域となる不純物拡散層２ａが形成されている。ゲート電極ＳＧ−ＳＧ間における当該ゲート電極ＳＧの直脇のシリコン基板１の表層（表面）には同じく不純物拡散層２ａが形成されている。ゲート電極ＳＧ−ＳＧ間の中央には、ビット線コンタクトＣＢが構成されているが、そのビット線コンタクトＣＢの直下領域におけるシリコン基板２の表層には、低濃度の不純物拡散層２ａと同一導電型の高濃度の不純物拡散層２ｂが形成されている。
【００２５】
ゲート電極ＭＧの側壁、および、ゲート電極ＳＧの側壁には、ゲート側壁保護用のシリコン酸化膜８が形成されている。ゲート電極ＭＧの側壁に形成されたシリコン酸化膜８とゲート電極ＳＧの側壁に形成されたシリコン酸化膜８との間、および、複数のゲート電極ＭＧの側壁にそれぞれ形成された複数のシリコン酸化膜８の側壁対向領域にはシリコン酸化膜９が形成されている。このシリコン酸化膜９は、ＬＰ(Low Pressure)−ＣＶＤ(Chemical Vapor Deposition)法により成膜されている。シーム９ｂがシリコン酸化膜９の中央部付近に位置して形成されている。このシーム９ｂは、シリコン酸化膜９の成膜時に生じるものでその上端部９ｃが当該シリコン酸化膜９によって閉塞している。
【００２６】
制御ゲート電極ＣＧの上部のコバルトシリサイド膜７は、当該制御ゲート電極ＣＧのＹ方向両脇に隣接したシリコン酸化膜９上に張り出す張り出し部ＣＧａを備えている。また、コバルトシリサイド膜７の上端部のシリコン基板２からの高さは、シリコン酸化膜９の上面の高さより高くなるよう形成されている。このコバルトシリサイド膜７の形状により、制御ゲート電極ＣＧの側面が面一になっている構造に比較して低抵抗化を実現している。また、張り出し部ＣＧａのシリコン酸化膜９の上面からの高さ寸法はシリコン酸化膜９へ張り出した横寸法より大きくなるよう形成されている。
【００２７】
尚、この制御ゲート電極ＣＧは、図３Ｂの掲載面の手前奥行方向に向けてほぼ同一形状に構成されている。すなわち、制御ゲート電極ＣＧをＸ方向に対し構造的に連結したワード線ＷＬは、ワード線ＷＬの上部側面が面一構造となっている構造（制御ゲート電極ＣＧがシリコン酸化膜８、９上に張り出していない構造）に比較して低抵抗となる。
【００２８】
ゲート電極ＳＧの上部にも、ゲート電極ＭＧと同様に、張り出し部ＳＧａを有するコバルトシリサイド膜７が形成されている。
他方、一対のゲート電極ＳＧ−ＳＧ間のシリコン酸化膜８の側壁には、シリコン酸化膜９を加工して構成されたスペーサ９ａが形成されている。ゲート電極ＭＧ−ＭＧ間のシリコン酸化膜９とスペーサ９ａはシリコン基板２上にシリコン酸化膜３を介して形成されている。
【００２９】
ビット線コンタクトＣＢが、一対の選択ゲート電極ＳＧ−ＳＧ間のほぼ中央に位置して構成されている。このビット線コンタクトＣＢは、シリコン基板２の表面から上方に向けて形成されており、その上層に形成されるビット線ＢＬ（図３Ａおよび図３Ｂには図示せず）とシリコン基板２の表層の不純物拡散層２ａ、２ｂとの間を電気的に接続するために構成されている。このビット線コンタクトＣＢは、バリアメタル膜１０と、このバリアメタル膜１０の内側に形成された金属層１１とから構成される。
【００３０】
バリア膜１２は、例えばシリコン窒化膜により形成されており、選択ゲート電極ＳＧとビット線コンタクトＣＢとの間に介在して形成されている。このバリア膜１２は、一対の選択ゲート電極ＳＧ−ＳＧ間における各スペーサ９ａの側壁面に沿って形成されると共に、シリコン基板２の上面に沿ってシリコン酸化膜３を介して形成されている。電極間絶縁膜１３は、例えばＢＰＳＧ(Boro Phospho Silicate Glass)により構成され、バリア膜１２の内側に埋込まれている。
【００３１】
メモリセル領域Ｍにおいては、ＴＥＯＳガスによるシリコン酸化膜１４がゲート電極ＭＧの上面、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間のシリコン酸化膜８、９の上面上を覆うように形成されている。このシリコン酸化膜１４は、各ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間の上部対向領域に形成されているため、隣り合うゲート電極ＭＧ−ＭＧ間、ＳＧ−ＭＧ間の結合容量を抑制できる。また、このシリコン酸化膜１４は、ビット線コンタクトＣＢの平面外周囲に沿って形成されている。
【００３２】
シリコン酸化膜１４の上にはシリコン窒化膜１５が形成されていると共に、その上にはプラズマＣＶＤによる絶縁膜としてのシリコン酸化膜１６が形成されている。これらの膜１５、１６も同様にビット線コンタクトＣＢの平面外周囲に沿って形成されている。シリコン窒化膜１５は、シリコン酸化膜１６中のイオンや水分等の拡散を防ぐためのバリア膜として機能する。
【００３３】
図３Ａは、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。この図３Ａに示すように、シリコン基板２の表層には複数の素子分離溝１７が形成されている。この素子分離溝１７は、素子領域ＳａをＸ方向に分断して区画している。素子分離溝１７内には素子分離絶縁膜１８が埋込まれており素子分離領域Ｓｂを構成している。この素子分離絶縁膜１８は、例えばシリコン酸化膜により構成され、シリコン基板２の上面から上方に突出して構成されている。
【００３４】
Ｘ方向に隣り合う素子分離絶縁膜１８間のシリコン基板２の素子領域Ｓａには、不純物拡散層２ｂがコンタクト領域として構成されている。これらの素子領域Ｓａ上にはビット線コンタクトＣＢがシリコン基板２の上面から直上方に向けて構成されている。
【００３５】
素子分離絶縁膜１８の上には、前述説明した絶縁膜１２〜１６が積層されている。この絶縁膜１２〜１６は隣り合うビット線コンタクトＣＢ間に形成されており、当該ビット線コンタクトＣＢ間の絶縁性能を保持している。
【００３６】
次に、製造工程について図４Ａないし図１４を参照しながら説明する。本実施形態の特徴はメモリセル領域Ｍの製造工程にあるためメモリセル領域Ｍ内の構成要素の説明を中心に行う。なお、図示しないその他の領域の構造を形成するために必要な製造工程を付加しても良い。図４Ａ，図５，図６Ａ〜図１１Ａは、図２のＡ−Ａ線に沿う一製造段階における断面構造を模式的に示しており、図４Ｂ〜図１４は、図２のＢ−Ｂ線に沿う一製造段階における断面構造を模式的に示している。
【００３７】
まず、シリコン基板２にウェル領域、チャネル領域（何れも図示せず）形成のためイオン注入を行い、周辺回路領域の高耐圧トランジスタ（図示せず）のゲート絶縁膜をシリコン基板２上に形成し、メモリセル領域Ｍのゲート絶縁膜と周辺回路領域の低耐圧トランジスタのゲート絶縁膜（図示せず）を選択的に除去処理する。次に、周辺回路領域の低耐圧トランジスタのゲート絶縁膜（図示せず）と、図４Ａおよび図４Ｂに示すメモリセル領域Ｍのシリコン酸化膜３（ゲート絶縁膜）とを薄く形成することでシリコン基板２上のゲート絶縁膜の膜厚を領域毎に作り分けて調整する。次に、浮遊ゲート電極ＦＧ用に多結晶シリコン層４をＬＰ−ＣＶＤ法により堆積する。
【００３８】
次に、図５に示すように、シリコン窒化膜やシリコン酸化膜などのマスク材（何れも図示せず）を堆積し、リソグラフィ法およびＲＩＥ法により素子分離溝１７を形成する。
次に、図６Ａおよび図６Ｂに示すように、当該素子分離溝１７内に素子分離絶縁膜１８を埋込み、ＣＭＰ(Chemical Mechanical Polishing)法による平坦化処理ならびにＲＩＥ法によるエッチバック処理を施すことで素子分離絶縁膜１８の上面高さを多結晶シリコン層４の上面よりも下方で且つシリコン酸化膜３の上面よりも上方に位置するように調整する。この処理は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの対向領域を増し高カップリング比を得るために行われる。次に、マスク材を除去処理し、多結晶シリコン層４の上面および上側面、および素子分離絶縁膜１８上に沿ってＬＰ−ＣＶＤ法によりＯＮＯ膜５を形成する。
【００３９】
次に、図７Ａおよび図７Ｂに示すように、多結晶シリコン層６ａおよび６ｂを順次堆積する。このとき、図７Ｂに示すように、選択ゲート電極ＳＧのゲート電極形成領域Ｇにおいては、多結晶シリコン層６ａを堆積した後、当該多結晶シリコン層６ａに孔を開口すると共に孔直下のＯＮＯ膜５に貫通孔５ａを設けるためのエッチング処理を行い、その後多結晶シリコン層６ｂを堆積することで多結晶シリコン層４および６ｂ間を構造的に接触させて導通させる。
【００４０】
次に、図８Ａおよび図８Ｂに示すように、シリコン窒化膜１９をハードマスク（マスクパターン）として堆積すると共にその上にレジスト２０を塗布し、リソグラフィ技術によりパターンニングし、ＲＩＥ法によりシリコン窒化膜１９をエッチングする。次に、レジスト２０をアッシングにより剥離し、多結晶シリコン層６（６ａ、６ｂ）をＲＩＥ法によりエッチングする。
【００４１】
次に、図９Ａおよび図９Ｂに示すように、ＯＮＯ膜５をＲＩＥ法によりエッチング処理し、多結晶シリコン層４をエッチング処理して除去する。なお、ＯＮＯ膜５をエッチングするときにはオーバーエッチング処理し、多結晶シリコン層４の上側面に成膜されたＯＮＯ膜５（図８Ａ参照）を除去処理すると同時に、素子分離絶縁膜１８の上部をシリコン酸化膜３脇付近まで落とし込む。多結晶シリコン層４のエッチング処理は、シリコン酸化膜３に対して高選択性を有する条件下で行う。なお、レジスト２０の剥離処理は、多結晶シリコン層４の除去処理が行われた後に行っても良いし、層４〜６の加工前に行っても良い。また、シリコン酸化膜３を残留させた実施形態を示すが、シリコン酸化膜３を除去した形態に適用しても良い。
【００４２】
次に、本実施形態の特徴に関係しないため図示を省略するが、周辺回路用の高耐圧トランジスタ（図示せず）のシリコン基板２（ソース／ドレイン領域）上に成膜された厚いゲート絶縁膜（図示せず）をエッチング処理して除去する。
【００４３】
次に、図１０Ａおよび図１０Ｂに示すように、各積層膜４〜６、１９の側壁面に沿ってシリコン酸化膜８を形成し、拡散層２ａ形成のためのイオン注入処理を行う。次に、複数の各積層膜４〜６、１９間に対してＴＥＯＳガスを用いたＬＰ−ＣＶＤ法によってシリコン酸化膜９を堆積し、シリコン酸化膜９の上面がシリコン窒化膜１９のほぼ上面に一致するようにＲＩＥ法によってエッチバックする。この場合、ゲート電極ＭＧ−ＳＧ間やゲート電極ＭＧ−ＭＧ間のゲート電極形成領域Ｇ−Ｇ間が狭いため、当該シリコン酸化膜９内に縦方向のシーム９ｂが生じる。
【００４４】
ゲート電極ＳＧ−ＳＧのゲート電極形成領域Ｇ−Ｇ間の領域は、ゲート電極ＭＧ−ＭＧのゲート電極形成領域Ｇ−Ｇ間の間隔に比較して広いため、シリコン酸化膜９はゲート電極ＳＧ−ＳＧ間の対向領域内においては、各ゲート電極形成領域Ｇ−Ｇの積層膜４〜６、１９の側壁面に沿って形成される。この領域のシリコン酸化膜９ａは、この後のエッチバック処理により、その上端面がゲート電極ＳＧ−ＳＧのゲート電極形成領域Ｇ−Ｇ間の広い開口側に湾曲するようになる。尚、図示しないが、この加工後のシリコン酸化膜９ａは、周辺回路領域内に形成される高耐圧のＭＯＳトランジスタおよび低耐圧のＭＯＳトランジスタのゲート電極側壁にも形成され、ＬＤＤ(Lightly Doped Drain)構造形成用のスペーサとして用いられる。次に、シリコン酸化膜８、９、９ａ上、および、ゲート電極ＭＧ、ＳＧの各ゲート電極形成領域Ｇ上、素子分離絶縁膜１８上、並びにシリコン酸化膜３上を渡るように、シリコン窒化膜１２を薄く形成する。
【００４５】
次に、図１１Ａおよび図１１Ｂに示すように、ＢＰＳＧからなる電極間絶縁膜１３を埋込み、シリコン窒化膜１２をストッパーとしてＣＭＰ法により平坦化処理する。シリコン窒化膜１２は、ＢＰＳＧによる電極間絶縁膜１３からの不純物拡散防止のために設けられている。またシリコン窒化膜１２は酸化剤拡散防止のためにも形成されている。
【００４６】
次に、図１２に示すように、ＲＩＥ法によりシリコン窒化膜１２、１９をエッチバックし、次に、ＲＩＥ法によりシリコン酸化膜８、９を多結晶シリコンに対して高選択性を有する条件下でエッチングする。
【００４７】
このとき、シリコン酸化膜８、９の落とし込み量ｈが多ければ、多結晶シリコン層６ｂの上側面６ｂｂの露出面積を増すことができる。このため、後に多結晶シリコン層６ｂの上部に低抵抗化金属を反応させてシリサイド層を形成することによって制御ゲート電極ＣＧ（ワード線ＷＬ）をより低抵抗化できる。しかしこの場合、落とし込み量ｈを多くし多結晶シリコン層６ｂの上側面６ｂｂの露出面積を増しすぎると、シリコン酸化膜９中に生じたシーム９ｂの上端部９ｃの露出確率が高くなる。
【００４８】
逆に、シリコン酸化膜８、９の落とし込み量ｈが少ないと、シーム９ｂの上端部９ｃは露出しないが、制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化できない。したがって、シリコン酸化膜８、９のエッチバック処理を行うときには、処理時間を調整することで落とし込み量ｈを調整し、図１２に示すように、多結晶シリコン層６ｂの上側面６ｂｂを露出させつつシーム９ｂの上端部９ｃが露出しないようにすると良い。
【００４９】
次に、図１３に示すように、多結晶シリコン層６ｂを種としてシリコンを選択成長処理する。この場合、多結晶シリコン層６ｂの上部は、そのさらに上方に向けて成長すると同時に隣接するシリコン酸化膜８、９上に突出して張り出して選択成長部６ｃとして成長する。
【００５０】
次に、図１４に示すように、コバルト／チタンを連続スパッタ法により選択成長部６ｃ上に成膜し、アニール処理（例えばランプアニール処理）とウェットエッチング処理による金属剥離処理とを繰り返し施すことによってコバルトシリサイド（ＣｏＳｉ２）膜７を形成する。この工程開始時には、選択成長部６ｃが隣接するシリコン酸化膜８、９上に張り出してシリコン酸化膜８、９上に上方に向けて立設して形成されているため、金属シリサイド化反応領域が従来に比較して多く、制御ゲート電極ＣＧをより低抵抗化することができる。特に、選択成長部６ｃが、シリコン酸化膜８、９上に張り出す張出幅に比較して上方向に高く形成されているため、シリサイド化反応領域を従来に比較して多くすることができ、制御ゲート電極ＣＧをより低抵抗化することができる。なお、コバルトシリサイド膜７は選択成長部６ｃ全体および多結晶シリコン層６ｂの上部にわたり形成される。この工程終了時、コバルトシリサイド膜７と多結晶シリコン層との界面はシリコン酸化膜８、９の上面の高さより低くなるよう形成され、多結晶シリコン層６ａ（６１）および多結晶シリコン層６ｂの下部（６２）からなる多結晶シリコン層６とコバルトシリサイド膜７とで構成される制御ゲート電極ＣＧが形成される。
【００５１】
仮に、上述の工程において、シリコン酸化膜９の落とし込み量ｈが多くシリコン酸化膜９内のシーム９ｂの上端部９ｃが露出すると共に多結晶シリコン層６ｂの選択成長処理も行わないと、上記のコバルトシリサイド膜７形成時に行われるウェットエッチング処理によってシーム９ｂの上端部９ｃが開口しシーム９ｂの形成領域が大きくなってしまい、コバルト／チタンなどの金属が、拡大したシーム９ｂ内に入り込んでしまう。するとウェットエッチング処理では除去処理できず、各ゲート電極ＭＧ−ＭＧ間がショートしてしまう虞がある。そこで、本実施形態では、シリコン酸化膜９のシーム９ｂの上端部９ｃが露出しないようにエッチバック処理時間を調整し、多結晶シリコン層６ｂを種として選択成長することで当該多結晶シリコン層６ｂの上部を隣接するシリコン酸化膜８、９上に突出して張り出して選択成長部６ｃとして形成し金属反応領域を増している。
【００５２】
このため、コバルトなどの金属を合金化することで制御ゲート電極ＣＧをより低抵抗化することができる。すなわち、ゲート電極ＭＧの体積膨張によって制御ゲート電極ＣＧ（ワード線ＷＬ）の配線抵抗の低減が可能になると共に、前述工程の落とし込み量ｈを浅くすることができる。
【００５３】
次に、図３Ａおよび図３Ｂに示すように、プラズマＣＶＤ法によりＴＥＯＳガスによるシリコン酸化膜１４を堆積し、次に、シリコン窒化膜１５をバリア膜として形成し、高密度プラズマＣＶＤ法によってＴＥＯＳガスによるシリコン酸化膜１６を順次形成する。次に、選択ゲート電極ＳＧ−ＳＧ間のほぼ中央のビット線コンタクトＣＢの形成領域に対しシリコン基板２上に貫通するコンタクトホール（符号なし）を形成すると共に、コンタクトホール内面に沿ってスパッタ法によりＴｉ／ＴｉＮによるバリアメタル膜１０を形成し、バリアメタル膜１０の内側に金属層１１を埋込み、平坦化処理してビット線コンタクトＣＢを形成する。この後のバックエンド工程は本実施形態の特徴に関係しないため省略する。
【００５４】
本実施形態によれば、多結晶シリコン層６ｂを種として選択成長した選択成長部６ｃが隣接したシリコン酸化膜８、９上に張り出して形成されるため、金属反応領域を拡大することができ、制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化することができる。コバルトシリサイド膜７が隣接するシリコン酸化膜８、９上に張り出して形成されるため、制御ゲート電極ＣＧがＹ方向に膨らむ張り出し部ＣＧａを備えることになり制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化することができる。また、張り出し部ＣＧａがそれぞれ隣接するシリコン酸化膜８、９上に張り出す部分の幅よりも高さが高いため、さらに制御ゲート電極ＣＧを低抵抗化することができる。
ゲート電極ＭＧと同様に、選択ゲート電極ＳＧは隣接するシリコン酸化膜８、９上に張り出し部ＳＧａを備えて形成されているため、選択ゲート電極ＣＧを低抵抗化することができる。
【００５５】
また、各積層膜４〜６、１９間にシリコン酸化膜８、９を形成するときには、落とし込み量（エッチバック量）ｈを従来に比較して浅くしてシーム９ｂの上端部９ｃが露出しないようにしているため、後にコバルトやチタンなどの金属を成膜したとしても当該金属がシーム９ｂ内に入り込む虞がなくなり、制御ゲート電極ＣＧ−ＣＧ間（ワード線ＷＬ−ＷＬ間）のショートを防ぐことができる。
【００５６】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
半導体基板としてシリコン基板２を適用したが、種々の半導体基板を適用することができる。ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置や他の半導体装置に適用することができる。
【００５７】
シリコン窒化層を浮遊ゲート電極ＦＧとして適用したＭＯＮＯＳ構造のゲート電極に適用しても良い。
ゲート間絶縁膜としてＯＮＯ膜５を適用したが、アルミナなどの高誘電体膜を含有したゲート間絶縁膜構造に適用しても良い。また、ＯＮＯ膜５の成膜前後でＳＰＡ窒化処理を行うことで、シリコン窒化膜層をＯＮＯ膜５の両面に形成し、所謂ＮＯＮＯＮ（シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜）膜などの高誘電体膜を適用しても良い。
【００５８】
コバルト、チタンを低抵抗化合金用の金属として適用したが、他の金属を適用しても良い。
上述実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を上述の実施形態に例示したものに特定するものでない。この発明の技術的思想は、特許請求の範囲内において、種々の変更を加えることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るフラッシュメモリ装置のメモリセル領域の電気的構成の一部を示す図
【図２】模式的に示す平面図
【図３Ａ】メモリセル領域の一部構造を模式的に示す縦断面図（図２のＡ−Ａ線に沿う縦断面図）
【図３Ｂ】メモリセル領域の一部構造を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う縦断面図）
【図４Ａ】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その１）
【図４Ｂ】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その１）
【図５】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その２）
【図６Ａ】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その３）
【図６Ｂ】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その２）
【図７Ａ】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その４）
【図７Ｂ】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その３）
【図８Ａ】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その５）
【図８Ｂ】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その４）
【図９Ａ】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その６）
【図９Ｂ】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その５）
【図１０Ａ】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その７）
【図１０Ｂ】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その６）
【図１１Ａ】一製造段階を模式的に示す縦断面図（図２のＡ−Ａ線に沿う領域の工程説明図：その８）
【図１１Ｂ】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その７）
【図１２】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その８）
【図１３】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その９）
【図１４】一製造段階を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う領域の工程説明図：その１０）
【符号の説明】
【００６０】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はシリコン酸化膜（第１のゲート絶縁膜）、４は多結晶シリコン層（第１のゲート電極膜)、５はＯＮＯ膜（第２のゲート絶縁膜）、６ｂは多結晶シリコン層（第２のゲート電極の基層膜）、７はコバルトシリサイド膜（低抵抗化層）、８、９はシリコン酸化膜（電極間絶縁膜）、１９はシリコン窒化膜（マスクパターン）、ＦＧは浮遊ゲート電極（第１のゲート電極）、ＣＧは制御ゲート電極（第２のゲート電極）、ＳＧは選択ゲート電極、ＣＧａ、ＳＧａは張り出し部を示す。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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