(57)【要約】【課題】メモリセルの不良率を低減でき、かつ選択トランジスタの損傷を防止できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、電流経路の一端および他端が直列に接続された複数のメモリセルMCと第１ダミーセルDMC1とを有するメモリセル列23と、前記メモリセル列の電流経路の一端に電流経路の一端が接続された第１選択トランジスタS1と、前記メモリセル列の電流経路の他端に電流経路の一端が接続された第２選択トランジスタS2とを複数備えたメモリセルアレイ11と、前記第１選択トランジスタの電流経路の他端に電気的に接続されたソース線SLと、前記第２選択トランジスタの電流経路の他端に電気的に接続されたビット線BLとを具備し、前記第１ダミーセルは、前記電流経路の一端および他端が前記第１選択トランジスタと前記メモリセルとの間に接続するように前記ソース線側に配置され、閾値電圧が中性閾値電圧よりも大きい。【選択図】      図１
2009026369.tif 000002
【特許請求の範囲】
【請求項１】
電流経路の一端および他端が直列に接続された複数のメモリセルと第１ダミーセルとを有するメモリセル列と、前記メモリセル列の電流経路の一端に電流経路の一端が接続された第１選択トランジスタと、前記メモリセル列の電流経路の他端に電流経路の一端が接続された第２選択トランジスタとを複数備えたメモリセルアレイと、
前記第１選択トランジスタの電流経路の他端に電気的に接続されたソース線と、
前記第２選択トランジスタの電流経路の他端に電気的に接続されたビット線とを具備し、
前記第１ダミーセルは、前記電流経路の一端および他端が前記第１選択トランジスタと前記メモリセルとの間に接続するように前記ソース線側に配置され、閾値電圧が中性閾値電圧よりも大きいこと
を特徴とする半導体記憶装置。
【請求項２】
前記第１ダミーセルの制御電極に、前記メモリセルの読み出しパス電圧よりも高い読み出しパス電圧を印加するように制御するダミーワード線電圧発生回路を更に具備すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミーワード線電圧発生回路は、消去動作の際に、前記第１ダミーセルの制御電極に前記メモリセルの制御電極に印加する電圧とウェルに印加する消去電圧との間の電圧を印加すること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ダミーワード線電圧発生回路は、消去動作の際に、前記第１ダミーセルの制御電極に前記電圧を印加するタイミングが、前記消去電圧を印加するタイミングよりも早くなるように制御すること
を特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
メモリセル列は、前記電流経路の一端および他端が前記第２選択トランジスタと前記メモリセルとの間に接続するように前記ビット線側に配置された第２ダミーセルを更に有し、
前記ダミーワード線電圧発生回路は、書き込み動作の際に、前記メモリセルに印加する書き込みパス電圧と書き込み電圧との間の書き込みパス電圧を前記第２ダミーセルの制御電極に印加するように制御すること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、大容量かつ不揮発という利点を生かし、近年では、携帯オーディオ機器をはじめ、様々な電子機器のメインメモリとして使用されはじめている（例えば、特許文献１参照）。
【０００３】
このような状況の下、ＮＡＮＤ型フラッシュメモリは、その機能の向上に加えて、さらなる大容量化が今後の課題となっている。大容量化を実現するためには、メモリセルの微細化を推し進めて行くことが最も単純な方法である。しかし、メモリセルの微細化に伴い、ワード線（ＷＬ）とセレクトゲート（ＳＧＳ，ＳＧＤ）間の距離も低減する。
【０００４】
そのため、ワード線（ＷＬ）とセレクトゲート（ＳＧＳ，ＳＧＤ）間の電界が増大し、選択トランジスタ（Ｓ１，Ｓ２）に隣接するメモリセルの浮遊電極（ＦＧ）に過剰に注入されるホットキャリア（Hot Carrier）により、メモリセルの不良率が増大する。特に、ソース線側の選択トランジスタ（Ｓ１）に隣接するメモリセルの不良率が増大するという問題がある。
【０００５】
一方、上記浮遊電極に注入されたホットキャリアは、消去動作により半導体基板中に放出すればよいとも思われる。しかし、半導体基板中に放出ためには、ウェル電圧をより増大し、ウェルとの容量結合により、選択トランジスタ（Ｓ１，Ｓ２）のゲート電圧を増大する必要がある。しかし、選択トランジスタ（Ｓ１，Ｓ２）のゲート電圧を増大すると、ゲート絶縁破壊により、選択トランジスタ（Ｓ１，Ｓ２）が損傷する。このように、ホットキャリアを半導体基板中に放出することは、選択トランジスタ（Ｓ１，Ｓ２）のゲート耐圧の観点から限界がある。
【０００６】
上記のように、従来の半導体記憶装置は、メモリセルの不良率が増大し、選択トランジスタが損傷する、という問題があった。
【特許文献１】特開２００５−２３５２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、メモリセルの不良率を低減でき、かつ選択トランジスタの損傷を防止できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、電流経路の一端および他端が直列に接続された複数のメモリセルと第１ダミーセルとを有するメモリセル列と、前記メモリセル列の電流経路の一端に電流経路の一端が接続された第１選択トランジスタと、前記メモリセル列の電流経路の他端に電流経路の一端が接続された第２選択トランジスタとを複数備えたメモリセルアレイと、前記第１選択トランジスタの電流経路の他端に電気的に接続されたソース線と、前記第２選択トランジスタの電流経路の他端に電気的に接続されたビット線とを具備し、前記第１ダミーセルは、前記電流経路の一端および他端が前記第１選択トランジスタと前記メモリセルとの間に接続するように前記ソース線側に配置され、閾値電圧が中性閾値電圧よりも大きい半導体記憶装置を提供できる。
【発明の効果】
【０００９】
この発明によれば、メモリセルの不良率を低減でき、かつ選択トランジスタの損傷を防止できる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１０】
[概要]  
まず、この発明の概要について、図１および図２を用いて説明する。図１は、この概要に係る半導体記憶装置を示す回路図である。  
この概要では、メモリセルの不良率を低減でき、かつ選択トランジスタの損傷を防止できる半導体記憶装置を提案する。
【００１１】
この半導体記憶装置の構成は、例えば、図１および図２のように示される。図１は、この概要に係る半導体記憶装置を示す回路図である。図２（ａ）はメモリセルの閾値分布を示す図であり、図２（ｂ）は第１ダミーセルの閾値分布を示す図である。
【００１２】
図１に示すように、この説明に係る半導体記憶装置は、電流経路の一端および他端が直列に接続された複数のメモリセルＭＣと第１ダミーセルＤＭＣ１とを有するメモリセル列２３と、前記メモリセル列２３の電流経路の一端に電流経路の一端が接続された第１選択トランジスタＳ１と、前記メモリセル列２３の電流経路の他端に電流経路の一端が接続された第２選択トランジスタＳ２とを複数備えたメモリセルアレイ１１と、前記第１選択トランジスタＳ１の電流経路の他端に電気的に接続されたソース線ＳＬと、前記第２選択トランジスタＳ２の電流経路の他端に電気的に接続されたビット線ＢＬとを具備し、前記第１ダミーセルＤＭＣ１は、前記電流経路の一端および他端が前記第１選択トランジスタＳ１と前記メモリセルＭＣとの間に接続するように前記ソース線ＳＬ側に配置されている。
【００１３】
さらに、図２（ａ），（ｂ）に示すように、前記第１ダミーセルＤＭＣ１は、閾値電圧が中性閾値電圧よりも大きい。
【００１４】
ここで、中性閾値電圧とは、図２（ａ）に示すように、メモリセルＭＣの“消去状態” （”１１“）と“書き込み状態”（“０１”，“１０”，“００”）とを判別する閾値電圧であり、本例の場合、０Ｖである。尚、本例のメモリセルＭＣは、４つの閾値電圧を識別可能（４値）であるように構成された多値メモリセルである。
【００１５】
このように、この説明に係る半導体記憶装置は、電流経路の一端および他端が第１選択トランジスタＳ１とメモリセルＭＣとの間に接続するようにソース線ＳＬ側に配置され、閾値電圧が中性閾値電圧よりも大きい第１ダミーセルＤＭＣ１を備えている。
【００１６】
そのため、微細化に伴いワード線ＷＬとセレクトゲートＳＧＳ間の電界が増大し、第１選択トランジスタＳ１に隣接する第１ダミーセルＤＭＣ１の浮遊電極に過剰にホットキャリア（Hot Carrier）が注入された場合であっても、第１ダミーセルＤＭＣ１がダミーとして働き、メモリセル列２３の複数のメモリセルＭＣを保護できる。そのため、メモリセルＭＣの不良率を低減することができる。
【００１７】
さらに、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1は中性閾値電圧よりも大きい。換言すると、これは第１ダミーセルＤＭＣ１を完全に消去状態とせず、第１ダミーセルＤＭＣ１の浮遊電極中にキャリア（電子）が残存することを意味する。
【００１８】
そのため、消去動作において、ウェルとの容量結合により、選択トランジスタＳ１のゲート電圧を増大した場合であっても、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1は中性閾値電圧よりも大きい（第１ダミーセルＤＭＣ１の浮遊電極中にキャリア（電子）が残存している）ため、選択トランジスタＳ１のゲート電圧の電界強度を低減できる。これは、消去動作おける選択トランジスタＳ１のゲート電圧の電界強度は、第１ダミーセルＤＭＣ１の浮遊電極中に残存しているキャリア（電子）により、ある程度緩和されるからである。このように、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1が中性閾値電圧よりも大きいことにより、ゲート絶縁破壊により、選択トランジスタＳ１が損傷することを防止できる。
【００１９】
加えて、選択トランジスタＳ１のゲート耐圧の限界を超えて、選択トランジスタＳ１を微細化できる点で、微細化に有利であるというメリットもある。
【００２０】
以上に説明したように、上記構成によれば、メモリセルの不良率を低減でき、かつ選択トランジスタの損傷を防止できる。
【００２１】
以下、最良と思われるいくつかの実施形態について説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。また、以下の実施形態では、半導体記憶装置の一例として、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００２２】
[第１の実施形態]  
＜１．全体構成＞  
次に、この発明の第１の実施形態に係る半導体記憶装置について説明する。まず、図３を用いて、第１の実施形態に係る半導体記憶装置の全体構成を説明する。図３は、本例に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。
【００２３】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御信号及び制御電圧発生回路１７、および制御信号入力端子１８により構成されている。
【００２４】
メモリセルアレイ１１は、複数のブロックにより構成されている。このメモリセルアレイ１１には、ワード線を制御するワード線制御回路１６、ビット線を制御するビット制御回路１２、および制御信号及び制御電圧発生回路１７が接続されている。
【００２５】
ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルのデータを読み出し、ビット線を介してメモリセルアレイ１１中のメモリセルの状態を検出する。また、ビット線制御回路１２は、ビット線を介してメモリセルアレイ１１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。ビット線制御回路１２には、カラムデコーダ１３、データ入出力バッファ１４、制御信号及び制御電圧発生回路１７が接続されている。
【００２６】
ビット線制御回路１２内にはデータ記憶回路（図示せず）が設けられ、このデータ記憶回路は、カラムデコーダ１３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ１４を介してデータ入出力端子１５から外部へ出力される。データ入出力端子１５は、例えば、ＮＡＮＤ型フラッシュメモリ外部のホスト機器等に接続される。
【００２７】
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子１５から出力されたデータを受ける。さらに、ホスト機器は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト機器からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を介して、カラムデコーダ１３によって選択された上記データ記憶回路（図示せず）に供給される。一方、コマンド及びアドレスは制御信号及び制御電圧発生回路１７に供給される。
【００２８】
ワード線制御回路１６は、メモリセルアレイ１１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００２９】
制御信号及び制御電圧発生回路１７は、上記メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、およびワード線制御回路１６に接続される。接続された上記構成回路は、制御信号及び制御電圧発生回路１７によって制御される。制御信号及び制御電圧発生回路１７は、制御信号入力端子１８に接続され、ホスト機器から制御信号入力端子１８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）信号等の制御信号によって制御される。
【００３０】
ここで、上記ワード線制御回路１６、ビット線制御回路１２、カラムデコーダ１３、制御信号及び制御電圧発生回路１７は、書き込み回路、および読み出し回路を構成している。
【００３１】
＜２．ブロックの構成例＞  
次に、メモリセルアレイ１１を構成するブロックの構成例について、図４を用いて説明する。ここでは、１つのブロックＢＬＯＣＫ１を例に挙げて説明する。また、本例の場合、このブロックＢＬＯＣＫ１中のメモリセルは、一括して消去される。即ち、ブロックは消去単位である。
【００３２】
ブロックＢＬＯＣＫ１は、ワード線方向（ＷＬ方向）に配置された複数のメモリセル列２３，第１，第２選択トランジスタＳ１，Ｓ２，ソース線ＳＬ，ビット線ＢＬ１〜ＢＬｍから構成される。
【００３３】
メモリセル列２３は、電流経路が直列接続される７個のメモリセルＭＣ１〜ＭＣ７，および第１ダミーセルＤＭＣ１から構成されている。尚、本例では、メモリセル列２３は、７個のメモリセルＭＣ１〜ＭＣ７から構成されるが、２つ以上のメモリセルから構成されていればよく、特に、７個に限定されるというものではない。
【００３４】
メモリセルＭＣ１〜ＭＣ７は、電流経路の一端および他端が隣接するメモリセルに直列接続されている。メモリセルＭＣ１〜ＭＣ７は、半導体基板上に順次積層されたゲート絶縁膜、浮遊電極、ゲート間絶縁膜、および制御電極を備えている。
【００３５】
第１ダミーセルＤＭＣ１は、電流経路の一端および他端が第１選択トランジスタＳ１とメモリセルＭＣ１との間に接続するようにソース線ＳＬ側に配置されている。第１ダミーセルＤＭＣ１は、上記メモリセルＭＣ１〜ＭＣ７と同様の構造である。
【００３６】
第１選択トランジスタＳ１の電流経路の一端は、メモリセル列２３の電流経路の一端に接続されている。
【００３７】
第２選択トランジスタＳ２の電流経路の一端は、メモリセル列２３の電流経路の他端に接続されている。
【００３８】
ソース線ＳＬは、第１選択トランジスタＳ１の電流経路の他端に接続されている。また、ソース線ＳＬは、ビット線方向に隣接する２つのブロックで共有されている。
【００３９】
ビット線ＢＬ１〜ＢＬｍは、第２選択トランジスタＳ２の電流経路の他端に接続されている。
【００４０】
ワード線ＷＬ１〜ＷＬ７は、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＣ１〜ＭＣ７に共通に接続される。第１ダミーワード線ＤＷＬ１は、ＷＬ方向に延び、ＷＬ方向の複数の第１ダミーセルＤＭＣ１に共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の第１選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の第２選択トランジスタＳ２に共通に接続される。
【００４１】
また、ワード線ＷＬ１〜ＷＬ７ごとにページ２５が存在する。例えば、図中の破線で囲って示すように、ワード線ＷＬ１には、ページ２５が存在する。このページ２５ごとに読み出し動作、書き込み動作が行われるため、ページ２５は読み出し単位であり、書き込み単位である。
【００４２】
＜３．閾値分布＞  
次に、メモリセルＭＣ１〜ＭＣ７および第１ダミーセルＤＭＣ１の閾値分布について、図５を用いて説明する。
【００４３】
図５（ａ）に示すように、本例に係るメモリセルＭＣ１〜ＭＣ７の閾値分布は、閾値電圧の低い順に“１１”、“０１”、“１０”、“００”の４つのデータを保持（４値）するように構成されている。しかし、メモリセルＭＣ１〜ＭＣ７の閾値分布は、４値に限らず、例えば、２値、８値、１６値、３２値等のその他の２値または多値を保持するように構成することが可能である。
【００４４】
ここで、図５（ａ）に示すように、メモリセルＭＣ１〜ＭＣ７の“消去状態” （”１１“）と“書き込み状態”（“０１”，“１０”，“００”）とを判別する閾値電圧を中性閾値電圧と定義する。本例の場合、中性閾値電圧は、０Ｖである。
【００４５】
図５（ｂ）に示すように、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1は、中性閾値電圧よりも大きくなるように構成されている。
【００４６】
＜４．断面構造例＞  
次に、ビット線方向の断面構造例について、図６を用いて説明する。図６は、ビット線方向に沿って切った断面図である。この説明では、上記図４中のビット線ＢＬｍにおけるメモリセル列２３の断面構造を一例に挙げて説明する。
【００４７】
メモリセルＭＣ１〜ＭＣ７は、ビット線ＢＬｍとワード線ＷＬ１〜ＷＬ７との交差位置にそれぞれ設けられている。メモリセルＭＣ１〜ＭＣ７は、半導体基板（Si-sub）２１−１中に形成されたＰウェル（P-well）２１−３上に設けられたゲート絶縁膜１９、ゲート絶縁膜１９上に設けられた浮遊電極ＦＧ１〜ＦＧ７、浮遊電極ＦＧ１〜ＦＧ７上に設けられたゲート間絶縁膜ＩＰＤ、およびゲート間絶縁膜ＩＰＤ上に設けられた制御電極ＣＧ１（ＷＬ１）〜ＣＧ７（ＷＬ７）を備えた積層構造である。メモリセルＭＣ１〜ＭＣ７は、上記積層構造の側壁上に沿って設けられたスペーサ２４を備えている。メモリセルＭＣ１〜ＭＣ７の電流経路であるソースＳ／ドレインＤは、隣接するメモリセルＭＣ１〜ＭＣ７のソースＳ／ドレインＤに直列接続されている。
【００４８】
第１ダミーセルＤＭＣ１は、上記メモリセルＭＣ１〜ＭＣ７と同様の積層構造である。即ち、第１ダミーセルＤＭＣ１は、Ｐウェル（P-well）２１−３上に設けられたゲート絶縁膜１９、ゲート絶縁膜１９上に設けられた浮遊電極ＤＦＧ１、浮遊電極ＤＦＧ１上に設けられたゲート間絶縁膜ＩＰＤ、およびゲート間絶縁膜ＩＰＤ上に設けられた制御電極ＤＣＧ１（第１ダミーワード線ＤＷＬ１）を備えた積層構造である。
【００４９】
第１選択トランジスタＳ１は、ゲート絶縁膜１９、ゲート間絶縁膜ＩＰＤ、ゲート電極（セレクトゲート）ＳＧＳを備えている。選択トランジスタＳ１のゲート間絶縁膜ＩＰＤは、その中央が分離され、その上下層が電気的に接続するように設けられている。ゲート電極ＳＧＳは、例えば、ポリシリコン層および上記ポリシリコン層上に設けられたシリサイド層等により形成されている。第１選択トランジスタＳ１は、同様に、ゲート電極ＳＧＳの側壁上に沿って設けられたスペーサ２４、およびゲート電極ＳＧＤを挟むようにＰウェル２１−３中に隔離して設けられたソースＳまたはドレインＤを備えている。第１選択トランジスタＳ１のドレインは、第１ダミーセルＤＭＣ１のドレインＤと共有されている。
【００５０】
第２選択トランジスタＳ２も同様に、ゲート絶縁膜１９、ゲート間絶縁膜ＩＰＤ、ゲート電極（セレクトゲート）ＳＧＤを備えている。ゲート間絶縁膜ＩＰＤは、その中央が分離され、その上下層が電気的に接続するように設けられている。同様に、ゲート電極ＳＧＤの側壁上に沿って設けられたスペーサ２４、およびゲート電極ＳＧＤを挟むようにＰウェル２１−３中に隔離して設けられたソースＳまたはドレインＤを備えている。第２選択トランジスタＳ２のドレインは、メモリセルＭＣ７のドレインＤと共有されている。
【００５１】
ソース線は、層間絶縁膜２７−１中のソース線コンタクトＳＣ−１、ＳＣ−２を介して、第１選択トランジスタＳ１のソースＳと電気的に接続されている。
【００５２】
ビット線ＢＬｍは、層間絶縁膜２７−１中のビット線コンタクトＢＣ−１〜ＢＣ−３を介して、第２選択トランジスタＳ２のドレインＤと電気的に接続されている。
【００５３】
＜５−１．ワード線制御回路の構成例＞  
次に、ワード線制御回路１６の構成例について、図７および図８を用いて説明する。
【００５４】
図７に示すように、本例に係るワード線制御回路１６は、転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７，ＳＧＤ駆動回路３１，ＷＬ駆動回路３２，ＤＷＬ駆動回路３３，およびＳＧＳ駆動回路３４を備えている。
【００５５】
転送トランジスタＴＧＴＤ，ＴＧＴＳ，ＴＲ０〜ＴＲ７は、ゲートが転送ゲート線ＴＧに共通接続された高耐圧系のトランジスタである。この転送ゲート線ＴＧには、いずれかのブロックを選択するブロック選択信号ＢＳが入力される。
【００５６】
転送トランジスタＴＧＴＤの電流経路の一端はセレクトゲートＳＧＤに接続され、電流経路の他端は配線Ｌ-SGDを介してＳＧＤ駆動回路３１に接続されている。この転送トランジスタＴＧＴＤ，配線Ｌ-SGD，およびＳＧＤ駆動回路３１は、セレクトゲート電圧発生回路３５を構成している。
【００５７】
転送トランジスタＴＲ１〜ＴＲ７の電流経路の一端はワード線ＷＬ１〜ＷＬ７に接続され、電流経路の他端は配線Ｌ-WLを介してＷＬ駆動回路３２に接続されている。この転送トランジスタＴＲ１〜ＴＲ７，配線Ｌ-WL，およびＷＬ駆動回路３２は、ワード線電圧発生回路３６を構成している。
【００５８】
転送トランジスタＴＲ０の電流経路の一端は第１ダミーワード線ＤＷＬ１に接続され、電流経路の他端は配線Ｌ-DWLを介してＤＷＬ駆動回路３３に接続されている。転送トランジスタＴＲ０，配線Ｌ-DWL，およびＤＷＬ駆動回路３３は、ダミーワード線電圧発生回路３７を構成している。
【００５９】
転送トランジスタＴＧＴＳの電流経路の一端はセレクトゲートＳＧＳに接続され、電流経路の他端は配線Ｌ-SGSを介してＳＧＳ駆動回路３４に接続されている。転送トランジスタＴＧＴＳ，配線Ｌ-SGS，およびＳＧＳ駆動回路３４は、セレクトゲート電圧発生回路３８を構成している。
【００６０】
上記のように、ワード線電圧発生回路３６とダミーワード線電圧発生回路３７とを独立に備えることにより、ワード線ＷＬ１〜ＷＬ７と第１ダミーワード線ＤＷＬ１とをそれぞれ独立に制御することができる。
【００６１】
＜５−２．ＷＬ駆動回路とＤＷＬ駆動回路の構成例＞
次に、ＷＬ駆動回路３２とＤＷＬ駆動回路３３のより詳細な構成例について、図８を用いて説明する。
【００６２】
図示するように、ＷＬ駆動回路３２は、バッファ４１−１〜４１−７により構成されている。バッファ４１−１〜４１−７の入力にはセル駆動信号ＣＤ１〜ＣＤ７がそれぞれ入力され、出力には配線Ｌ-WLが接続される。
【００６３】
ＤＷＬ駆動回路３３は、バッファ４３により構成されている。バッファ４３の入力にはダミーセル駆動信号ＤＣＤ１が入力され、出力には配線Ｌ-DWLが接続される。
【００６４】
＜６．書き込み動作＞  
次に、この実施形態に係る半導体記憶装置の書き込み動作について説明する。書き込み動作は、ページ単位で行われる。ここでは、図４中に破線で示したワード線ＷＬ７におけるページ２５を書き込む場合を一例に挙げて説明する。
【００６５】
まず、ワード線制御回路１６は、非選択ワード線ＷＬ１〜ＷＬ６および第１ダミーワード線ＤＷＬ１に書き込みパス電圧Ｖpassを印加し、メモリセル列２３の電流経路を導通させる。
【００６６】
続いて、ワード線制御回路１６は、選択ワード線ＷＬ７に書き込み電圧Ｖpgmを印加する。
【００６７】
続いて、ビット線制御回路１２は、選択ビット線ＢＬ１〜ＢＬｍのいずれかに高電圧を印加し、選択ビット線ＢＬ１〜ＢＬｍのいずれかに接続された書き込みセルＭＣ７の浮遊電極ＦＧ７に電子を注入することにより、書き込みを行う（“０”書き込み）。
【００６８】
＜７．読み出し動作＞  
次に、この実施形態に係る半導体記憶装置の読み出し動作について説明する。読み出し動作は、ページ単位で行われる。ここでは、図４中に破線で示したワード線ＷＬ７におけるページ２５を読み出す場合を一例に挙げて説明する。
【００６９】
まず、ビット線制御回路１２は、ビット線ＢＬ１〜ＢＬｍに所定の電圧を印加し、ビット線ＢＬ１〜ＢＬｍの充電を行なう。
【００７０】
続いて、ワード線制御回路１６は、非選択ワード線ＷＬ１〜ＷＬ６および第１ダミーワード線ＤＷＬ１に読み出しパス電圧Ｖreadを印加し、メモリセル列２３の電流経路を導通させる。
【００７１】
続いて、ワード線制御回路１６は、選択ワード線ＷＬ７に判定閾値電圧を印加する。
【００７２】
続いて、選択ワード線ＷＬ７に接続された複数の選択メモリセルＭＣ７の電流経路のセル電流をビット線ＢＬ１〜ＢＬｍに放電する。そして、上記ビット線ＢＬ１〜ＢＬｍに放電された電圧が、所定の判定電圧Ｖsenseを超えるか否かにより、ページ２５の読み出し判定を行う。尚、放電電圧の読み出し判定は、ビット線ＢＬ１〜ＢＬｍにそれぞれ接続されたビット線制御回路１２中のセンスアンプが行う。
【００７３】
ここで、上記において説明したように、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1は中性閾値電圧よりも大きい。換言すると、これは第１ダミーセルＤＭＣ１の浮遊電極中にキャリア（電子）が残存することを意味する。
【００７４】
ここで、図９（ｂ）に示すように、書き込み／読み出し／消去を繰り返すうちに、第１ダミーセルＤＭＣ１の閾値電圧が大きくなるように変化（閾値電圧：Ｖth-DMC1´→Ｖth-DMC1´´）する場合がある。特に、閾値電圧Ｖth-DMC1´´のように、第１ダミーセルＤＭＣ１の閾値電圧が、メモリセルの読み出しパス電圧Ｖreadよりも大きくなった場合には、第１ダミーセルＤＭＣ１をオンさせることがでないため、メモリセル列２３の電流経路を導通することができず、読み出し動作を行うことができない。
【００７５】
そこで、第１ダミーセルＤＭＣ１の閾値電圧が、メモリセルの読み出しパス電圧Ｖreadよりも大きくなった場合には、ワード線制御回路１６中の上記ダミーワード線電圧発生回路３７が、メモリセルの読み出しパス電圧Ｖreadよりも大きい読み出しパス電圧ＶreadＨ（＞Ｖread）を、読み出し動作の際に、第１ダミーワード線ＤＭＣ１に印加するように制御する。
【００７６】
この制御により、書き込み／読み出し／消去を繰り返すうちに、第１ダミーセルＤＭＣ１の閾値電圧が読み出しパス電圧Ｖreadよりも大きくなった場合（例えば、閾値電圧Ｖth-DMC1´´の場合）であっても、第１ダミーセルＤＭＣ１をオンすることができる。その結果、メモリセル列２３の電流経路を導通でき、所定の読み出し動作を行うことができる。
【００７７】
＜８．消去動作＞  
次に、この実施形態に係る半導体記憶装置の消去動作について、図１０および図１１を用いて説明する。消去動作は、ブロック単位で行われる。ここでは、図４で示したブロックＢＬＯＣＫ１を消去する場合（ＢＬＯＣＫ１：選択ブロック（Select Block））を一例に挙げて説明する。また、この説明においては、図１０のタイミングチャートに則して説明する。
【００７８】
まず、時刻ｔ１の際に、Ｐウェル（P-Well）２１−３に、消去電圧Ｖeraを印加する。Ｐウェル（P-Well）２１−３が、消去電圧Ｖeraに昇電するまで時間は、ΔＴ１程度である。例えば、本例の場合の上記消去電圧Ｖeraは２０Ｖ程度であり、上記昇電時間ΔＴ１は数百μsec程度である。
【００７９】
選択ブロックＢＬＯＣＫ１（Select Block）においては、上記時刻ｔ１の際に、ワード線電圧発生回路３６の制御により、ワード線ＷＬ１〜ＷＬ７に０Ｖを印加する。
【００８０】
時刻ｔ１の際に、ダミーワード線電圧発生回路３７の制御により、第１ダミーワード線ＤＷＬ１に、メモリセルの制御電極に印加する電圧（ワード線ＷＬ１〜ＷＬ７に印加する０Ｖ）とウェル（Ｐウェル２１−４）に印加する消去電圧Ｖeraとの間の電圧値を印加する。即ち、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1を、少なくとも中性閾値電圧よりも大きくなるように制御する。換言すれば、第１ダミーメモリセルＤＭＣ１を完全には消去せず、第１ダミーセルＤＭＣ１の浮遊電極ＤＦＧ１中にキャリアを残存させる。
【００８１】
第１ダミーワード線ＤＷＬ１が、上記電圧値に昇電するまでの昇電時間ΔＴ２は、上記昇電時間ΔＴ１よりも小さい（ΔＴ２＜ΔＴ１）。例えば、本例の場合の上記電圧値は８Ｖ程度であり、上記昇電時間ΔＴ２は数μsec程度である。
【００８２】
時刻ｔ１の際に、セレクトゲートＳＧＳ，ＳＧＤには、Ｐウェル２１−３との容量結合により、消去電圧Ｖeraと第１，第２選択トランジスタＳ１，Ｓ２のゲート絶縁耐圧電圧との差（Ｖera−ゲート絶縁耐圧電圧）に対応する電圧を印加する。例えば、本例の場合、セレクトゲートＳＧＳ，ＳＧＤには、１６Ｖ程度（Ｖera−ゲート絶縁耐圧電圧：２０Ｖ−４Ｖ程度）の電圧が印加される。
【００８３】
一方、非選択ブロック（Unselect Block）においては、上記時刻ｔ１の際に、全てのワード線ＷＬ１〜ＷＬ７，第１ダミーワード線ＤＷＬ１，およびセレクトゲートＳＧＳ，ＳＧＤに、消去電圧Ｖeraを印加する。
【００８４】
ここで、この時刻ｔ１における選択ブロックＢＬＯＣＫ１（Select Block）のビット線方向の電圧関係は、図１１のように示される。
【００８５】
図示するように、セレクトゲートＳＧＳ，ＳＧＤには、ウェル２１−３との容量結合Ｃ０により、消去電圧Ｖeraと第１，第２選択トランジスタＳ１，Ｓ２のゲート絶縁耐圧電圧との差（Ｖera−ゲート絶縁耐圧電圧）に対応する電圧（フローティング電圧）が印加される。
【００８６】
この際、ダミーワード線電圧発生回路３７の制御により、第１ダミーワード線ＤＷＬ１に、メモリセルの制御電極に印加する電圧（ワード線ＷＬ１〜ＷＬ７に印加する０Ｖ）とウェル（Ｐウェル２１−４）に印加する消去電圧Ｖeraとの間の電圧値を印加する。即ち、第１ダミーセルＤＭＣ１の閾値電圧Ｖthを、少なくとも中性閾値電圧よりも大きくなるように制御する。そのため、図１１に示すように、第１ダミーメモリセルＤＭＣ１を完全には消去せず、第１ダミーセルＤＭＣ１の浮遊電極ＤＦＧ１中にキャリアを残存させる。このように制御することで、ゲート絶縁破壊により、選択トランジスタＳ１が損傷することを防止できる。
【００８７】
以下、その理由について、図１２および図１３を用いて説明する。図１２は、ＣＡＳＥ１の場合を示すビット線方向の断面図である。図１３は、ＣＡＳＥ２の場合を示すビット線方向の断面図である。
【００８８】
＜ＣＡＳＥ１（ＤＷＬに８Ｖを印加、ＤＦＧ１に電子を残存させる場合）＞
まず、ＣＡＳＥ１について、図１２を用いて説明する。このＣＡＳＥ１は、第１ダミーワードＤＷＬ１に８Ｖ程度を印加し、第１ダミーセルＤＭＣ１の浮遊電極ＤＦＧ１に電子を残存させる場合であって、上記に説明した制御を行う場合である。
【００８９】
この場合には、消去動作において、Ｐウェル２１−３のウェル電圧（Ｖera）との容量結合Ｃ０により、選択トランジスタＳ１のゲート電圧が増大した場合であっても、第１ダミーセルＤＭＣ１の閾値電圧Ｖthは中性閾値電圧よりも大きい（第１ダミーセルＤＭＣ１の浮遊電極中にキャリア（電子）が残存している）ように、ダミーワード線電圧発生回路３７がダミーワード線ＤＷＬ１に印加する電圧（本例の場合、８Ｖ程度）を制御する。
【００９０】
そのため、第１ダミーワード線ＤＷＬ１とセレクトゲートＳＧＳとの容量結合Ｃ１を低減できることにより、Ｐウェル２１−３のウェル電圧（Ｖera）との容量結合Ｃ０を低減でき、選択トランジスタＳ１のゲート電圧の電界強度を低減できる。換言すれば、消去動作おける選択トランジスタＳ１のゲート電圧の電界強度は、第１ダミーセルＤＭＣ１の浮遊電極ＤＦＧ１中に残存しているキャリア（電子）により、ある程度緩和されるからである。このように、本ＣＡＳＥ１の場合には、ゲート絶縁破壊により、選択トランジスタＳ１が損傷することを防止できる。
【００９１】
＜ＣＡＳＥ２（ＤＷＬに０Ｖを印加、ＤＦＧ１に電子を残存させない場合）＞
次に、ＣＡＳＥ２について、図１３を用いて説明する。このＣＡＳＥ２は、第１ダミーワードＤＷＬ１に０Ｖを印加し、第１ダミーセルＤＭＣ１の浮遊電極ＤＦＧ１に電子を残存させない場合であって、上記に説明した制御でない場合である。
【００９２】
この場合には、消去動作において、第１ダミーセルＤＭＣ１の閾値電圧は中性閾値電圧よりも小さい（第１ダミーセルＤＭＣ１の浮遊電極中にキャリア（電子）が残存しない）ように、ダミーワード線電圧発生回路３７がダミーワード線ＤＷＬ１に印加する電圧（本例の場合、０Ｖ程度）を制御する。
【００９３】
この場合では、上記ＣＡＳＥ１の場合に比べ、第１ダミーワード線ＤＷＬ１とセレクトゲートＳＧＳとの容量結合Ｃ１´が上記増大してしまう（容量結合：Ｃ１´＞Ｃ１）。そのため、Ｐウェル２１−３のウェル電圧（Ｖera）との容量結合Ｃ０´が増大する（容量結合：Ｃ０´＞Ｃ０）。そのため、選択トランジスタＳ１のゲート電圧の電界強度を低減することができない。このように、本ＣＡＳＥ２の場合には、ゲート絶縁破壊により、選択トランジスタＳ１が損傷することを防止できない。
【００９４】
ここで、上記ＣＡＳＥ１，ＣＡＳＥ２を考慮すると、時刻ｔ１の際に、ダミーワード線電圧発生回路３７の制御により、第１ダミーワード線ＤＭＣ１に印加する電圧は、セレクトゲートＳＧＳに印加される電圧と同程度（本例では、１６Ｖ程度）でもよいとも思われる。
【００９５】
しかし、図１０に示すように、第１ダミーセルＤＭＣ１に隣接するメモリセルＭＣ１の浮遊電極ＦＧ１との容量結合Ｃ２をも考慮することがより望ましい。これは、第１ダミーワード線ＤＭＣ１に印加する電圧をセレクトゲートＳＧＳに印加される電圧と同程度（例えば、１６Ｖ程度）とした場合、容量結合Ｃ２も増大してしまう。容量結合Ｃ２が増大するとメモリセルＭＣ１の浮遊電極ＦＧ１の電圧が上昇し、メモリセルＭＣ１の消去速度が低減してしまうからである。
【００９６】
そのため、時刻ｔ１の際に、ダミーワード線電圧発生回路３７の制御により、第１ダミーワード線ＤＭＣ１に印加する電圧値は、メモリセルの制御電極に印加する電圧（ワード線ＷＬ１〜ＷＬ７に印加する０Ｖ）とウェル（Ｐウェル２１−４）に印加する消去電圧Ｖeraとの間の電圧値であることが望ましい。より望ましくは、本例のように、上記電圧値は、メモリセルの制御電極に印加する電圧（ワード線ＷＬ１〜ＷＬ７に印加する０Ｖ）とウェル（Ｐウェル２１−４）に印加する消去電圧Ｖeraとの半分程度の電圧（本例では、（１６Ｖ＋０Ｖ）／２＝８Ｖ程度）であることが望ましい。
【００９７】
上記に説明したように、容量結合Ｃ１，Ｃ２のいずれも考慮すると、時刻ｔ１の際に、ダミーワード線電圧発生回路３７の制御により、第１ダミーワード線ＤＭＣ１に印加する電圧値は、メモリセルの制御電極に印加する電圧（ワード線ＷＬ１〜ＷＬ７に印加する０Ｖ）とウェル（Ｐウェル２１−４）に印加する消去電圧Ｖeraとの間の電圧値であることが望ましい。より望ましくは、本例のように、上記電圧値は、メモリセルの制御電極に印加する電圧（ワード線ＷＬ１〜ＷＬ７に印加する０Ｖ）とウェル（Ｐウェル２１−４）に印加する消去電圧Ｖeraとの半分程度の電圧（本例では、（１６Ｖ＋０Ｖ）／２＝８Ｖ程度）であることが望ましい。
【００９８】
続いて、時刻ｔ２の際に、Ｐウェル（P-Well）２１−３，選択ブロックＢＬＯＣＫ１および非選択ブロックのワード線ＷＬ１〜ＷＬ７，第１ダミーワード線ＤＷＬ１に０Ｖを印加し、消去動作を終了する。
【００９９】
＜９．この実施形態に係る効果＞  
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。
【０１００】
（１）メモリセルＭＣ１〜ＭＣ７の不良率を低減でき、かつ選択トランジスタＳ１の損傷を防止できる。
【０１０１】
上記のように、本例に係る半導体記憶装置は、電流経路の一端および他端が第１選択トランジスタＳ１とメモリセルＭＣ１との間に接続するようにソース線ＳＬ側に配置された第１ダミーセルＤＭＣ１を備えている。
【０１０２】
そのため、微細化に伴いワード線ＷＬとセレクトゲートＳＧＳ間の電界が増大し、第１選択トランジスタＳ１に隣接する第１ダミーセルＤＭＣ１の浮遊電極に過剰にホットキャリア（Hot Carrier）が注入された場合であっても、第１ダミーセルＤＭＣ１をダミーセルとして機能させることができる。その結果、メモリセル列２３の以下に接続される複数のメモリセルＭＣ１〜ＭＣ７を保護でき、メモリセルＭＣ１〜ＭＣ７の不良率を低減することができる。
【０１０３】
例えば、本例の場合のメモリセル列２３のホットキャリアによる不良率は、図１４のように示される。図１４は、メモリセル列２３のメモリセルＭＣ１〜ＭＣ７および第１ダミーセルＤＭＣ１とホットキャリアによる不良率との関係を示す図である。図示するように、上記構成によれば、第１ダミーセルＤＭＣ１をダミーセルとして機能させるため、第１ダミーセルＤＭＣ１の斜線で示す不良率Ｄ１を除去することができる。このように、図中の斜線で示す不良率Ｄ１を除去できるため、メモリセル列２３におけるメモリセルＭＣ１〜ＭＣ７の不良率を低減することができる。
【０１０４】
さらに、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1は、中性閾値電圧（本例では、０Ｖ程度）よりも大きくなるように構成されている。
【０１０５】
そのため、第１ダミーワード線ＤＷＬ１とセレクトゲートＳＧＳとの容量結合Ｃ１を低減できることにより、Ｐウェル２１−３のウェル電圧（Ｖera）との容量結合Ｃ０を低減でき、選択トランジスタＳ１のゲート電圧の電界強度を低減できる。即ち、消去動作（時刻ｔ１）おける選択トランジスタＳ１のゲート電圧の電界強度は、第１ダミーセルＤＭＣ１の浮遊電極ＤＦＧ１中に残存しているキャリア（電子）により、ある程度緩和される。その結果、ゲート絶縁破壊により、選択トランジスタＳ１が損傷することを防止できる。
【０１０６】
（２）微細化に対して有利である。
【０１０７】
上記のように、第１ダミーセルＤＭＣ１の閾値電圧Ｖth-DMC1は、中性閾値電圧（本例では、０Ｖ程度）よりも大きくなるように構成されているため、消去動作（時刻ｔ１）おける選択トランジスタＳ１のゲート電圧の電界強度は、第１ダミーセルＤＭＣ１の浮遊電極ＤＦＧ１中に残存しているキャリア（電子）により、ある程度緩和される。
【０１０８】
そのため、選択トランジスタＳ１のゲート耐圧の限界を超えて、選択トランジスタＳ１を微細化できる点で、微細化に対して有利である。
【０１０９】
［変形例（第１ダミーワード線の昇電のタイミングを早く制御する一例）］  
次に、変形例に係る半導体記憶装置について、図１５乃至図１７を用いて説明する。本例は、消去動作において、第１ダミーワード線ＤＷＬ１の昇電のタイミングを、メモリセルが配置されたＰウェル２１−３に印加するタイミングよりも早く制御する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。この説明においては、図１５のタイミングチャートに則して説明する。
【０１１０】
図示するように、本変形例は、時刻ｔ０の際に、ダミーワード線電圧発生回路３７により、第１ダミーワード線ＤＷＬ１の昇電のタイミングを、ウェル２１−３に消去電圧Ｖeraを印加するタイミング（時刻ｔ１）よりも、時間ΔＴ３程度、早く制御する点で上記第１の実施形態と相違している。例えば、上記時間ΔＴ３は、本例の場合、数十μsec程度である。
【０１１１】
上記制御により、ホットキャリアによる、ワード線制御回路１６中の転送トランジスタＴＲ０の素子劣化を防止できる点で有利である。この理由について、図１６および図１７を用いて説明する。
【０１１２】
＜ＣＡＳＥ１（Ｐウェルが先に昇電する場合）＞  
まず、メモリセルが配置されたＰウェル２１−３が先に昇電する場合について図１６を用いて説明する。図１６は、メモリセルが配置されたＰウェル２１−３が転送トランジスタＴＲ０よりも先に消去電圧Ｖeraに昇電した場合を説明するための図である。本例では、図示する転送トランジスタＴＲ０とメモリセルやダミーメモリセルとは、異なるウェル上に配置されている。
【０１１３】
この場合の電圧関係は、図１６（ａ）のように示される。図示するように、転送トランジスタＴＲ０がオンする前に、メモリセルが配置されたＰウェル２１−３には消去電圧Ｖeraが印加されているため、転送トランジスタＴＲ０のソースは、消去電圧Ｖera程度にまで昇電される。そのため、転送トランジスタＴＲ０が“オン”となる前に発生したホットキャリアの一部が、転送トランジスタＴＲ０のゲート絶縁膜に損傷を与える。
【０１１４】
そのため、図１６（ｂ）に示すように、その後、転送トランジスタが“オン”となった場合には、転送トランジスタＴＲ０の素子劣化が生じている。
【０１１５】
＜ＣＡＳＥ２（転送トランジスタが先に昇電する場合）＞  
次に、転送トランジスタＴＲ０が先に昇電する場合について図１７を用いて説明する。図１７は、転送トランジスタＴＲ０が、メモリセルが配置されたＰウェル２１−３よりも先に昇電（８Ｖ程度）する場合を説明するための図である。
【０１１６】
この場合は、本変形例のような制御を行った場合であって、時刻ｔ０の際の電圧関係は、図１７（ａ）のように示される。
【０１１７】
図示するように、メモリセルが配置されたＰウェル２１−３に消去電圧Ｖeraが印加される前に、ソースには８Ｖ程度が印加され、転送トランジスタＴＲ０は、“オン”とされる。このように、メモリセルが配置されたＰウェル２１−３に消去電圧Ｖeraが印加される前に、制御電圧（８Ｖ）が第１ダミーセルＤＭＣ１に転送されるため、誤書き込みが発生すると思われる。しかし、転送トランジスタＴＲ０には、第１ダミーセルＤＭＣ１が接続されているため、誤書き込みは発生しない。
【０１１８】
続いて、図１７（ｂ）に示すように、時刻ｔ１の際に、Ｐウェル２１−３に消去電圧Ｖeraが印加されても、転送トランジスタＴＲ０のソースには８Ｖ程度が印加されているため、Ｐウェル２１−３との容量結合を低減でき、素子劣化を防止することができる。
【０１１９】
この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、本変形例によれば、さらに少なくとも下記（３）の効果を得ることができる。
【０１２０】
（３）転送トランジスタＴＲ０の素子劣化の防止に対して有利である。  
本変形例に係る半導体記憶装置は、時刻ｔ０の際に、ダミーワード線電圧発生回路３７により、第１ダミーワード線ＤＷＬ１の昇電のタイミングを、メモリセルが配置されたＰウェル２１−３に消去電圧Ｖeraを印加するタイミング（時刻ｔ１）よりも、時間ΔＴ３程度、早く制御する。
【０１２１】
そのため、発生したホットキャリアの一部が、転送トランジスタＴＲ０のゲート絶縁膜に損傷を与えることを防止できる点で、転送トランジスタＴＲ０の素子劣化の防止に対して有利である。
【０１２２】
また、転送トランジスタＴＲ０には、第１ダミーセルＤＭＣ１が接続されているため、誤書き込みは発生しない。
【０１２３】
[第２の実施形態（第２ダミーセルを更に備える一例）]  
次に、第２の実施形態に係る半導体記憶装置について、図１８乃至図２１を用いて説明する。この実施形態は、第２ダミーセルＤＭＣ２を更に備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２４】
図１８および図１９に示すように、この実施形態に係る半導体記憶装置は、メモリセル列２３が電流経路の一端および他端が第２選択トランジスタＳ２とメモリセルＭＣ６との間に接続するようにビット線ＢＬ側に配置された第２ダミーセルＤＭＣ２を更に有している点で、上記第１の実施形態と相違している。
【０１２５】
そのため、ソース線ＳＬ側に発生したホットキャリアだけでなく、第２ダミーセルＤＭＣ２をダミーセルとして機能させることにより、ビット線ＢＬ側に発生したホットキャリアからもメモリセルＭＣ１〜ＭＣ６を保護することができる。その結果、第１，第２ダミーセルＤＭＣ１，ＤＭＣ２の間に配置されたメモリセル列２３の複数のメモリセルＭＣ１〜ＭＣ６を保護でき、メモリセルＭＣ１〜ＭＣ６の不良率をさらに低減することができる点で有利である。
【０１２６】
また、図示は省略するが、第２ダミーセルＤＭＣ２の閾値電圧は、第１ダミーセルＤＭＣ１と同様に、中性閾値電圧（本例では、０Ｖ程度）よりも大きくなるように構成されている。第２ダミーワード線ＤＷＬ２は、上記ダミーワード線制御回路３７に電気的に接続されている。
【０１２７】
＜書き込み動作＞  
次に、本例の半導体記憶装置の書き込み動作について、図２０を用いて説明する。図２０は、本例の書き込み動作を説明するためのビット線方向における断面図である。この説明においては、図２０中に破線で囲むメモリセルＭＣ５の浮遊電極ＦＧ５にキャリアを注入し書き込む場合を一例に挙げて説明する。
【０１２８】
本例の書き込み動作の際の各電圧関係は、図２０のように示される。図示するように、ダミーワード線電圧発生回路３７が、書き込み動作の際に、メモリセルの書き込みパス電圧Ｖpassと書き込み電圧Ｖpgmとの間の書き込みパス電圧ＶpassＨを、第２ダミーセルの制御電極ＤＣＧ２（ＤＷＬ２）に印加するように制御する点で、上記第１の実施形態と相違している。即ち、書き込み動作の際に、第２ダミーセルの第２ダミーワード線ＤＷＬ２（制御電極ＤＣＧ２）に印加される書き込みパス電圧ＶpassＨの電圧値は、ワード線ＷＬ１〜ＷＬ６および第１ダミーワード線ＤＷＬ１に印加される書き込みパス電圧Ｖpassよりも大きく、かつ書き込み電圧Ｖpgmよりも小さい（Ｖpass＜ＶpassＨ＜Ｖpgm）。
【０１２９】
上記のように制御することで、第２ダミーセルＤＭＣ２の閾値電圧が、メモリセルＭＣ１〜ＭＣ６の閾値電圧よりも大きい中性閾値電圧であっても、書き込み動作の際に、第２ダミーセルＤＭＣ２の電流経路を確実に導通でき、所望の書き込み動作を行うことができる。
【０１３０】
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１３１】
さらに、本例によれば、少なくとも以下（４）および（５）の効果を得ることができる。
【０１３２】
（４）メモリセルＭＣ１〜ＭＣ６の不良率をさらに低減することができる。  
この実施形態に係る半導体記憶装置は、メモリセル列２３が電流経路の一端および他端が第２選択トランジスタＳ２とメモリセルＭＣ６との間に接続するようにビット線ＢＬ側に配置された第２ダミーセルＤＭＣ２を更に有している。
【０１３３】
そのため、ソース線ＳＬ側に発生したホットキャリアだけでなく、第２ダミーセルＤＭＣ２をダミーセルとして機能させることにより、ビット線ＢＬ側に発生したホットキャリアからもメモリセルＭＣ１〜ＭＣ６を保護することができる。その結果、第１，第２ダミーセルＤＭＣ１，ＤＭＣ２の間に配置されたメモリセル列２３の複数のメモリセルＭＣ１〜ＭＣ６を保護でき、メモリセルＭＣ１〜ＭＣ６の不良率をさらに低減することができる点で有利である。
【０１３４】
例えば、本例の場合のメモリセル列２３のホットキャリアによる不良率は、図２１のように示される。図２１は、メモリセル列２３のメモリセルＭＣ１〜ＭＣ６および第１，第２ダミーセルＤＭＣ１，ＤＭＣ２とホットキャリアによる不良率との関係を示す図である。図示するように、上記構成によれば、第１，第２ダミーセルＤＭＣ１，ＤＭＣ２をダミーセルとして機能させることができるため、図２１中の斜線で示す不良率Ｄ１のみならず、不良率Ｄ２も除去することができる。このように、図中の斜線で示す不良率Ｄ１および不良率Ｄ２を除去できるため、メモリセル列２３におけるメモリセルＭＣ１〜ＭＣ６の不良率をさらに低減することができる。
【０１３５】
また、図２１から明らかなように、メモリセルＭＣ１〜ＭＣ６の不良率はほぼ０％程度であるから、本例の場合には、メモリセル列２３の不良率をほぼ０％程度とすることができる。
【０１３６】
（５）書き込み動作の際に、第２ダミーセルＤＭＣ２の電流経路を確実に導通できる。
【０１３７】
上記のように、ダミーワード線電圧発生回路３７が、書き込み動作の際に、書き込みパス電圧Ｖpassと書き込み電圧Ｖpgmとの間の書き込みパス電圧ＶpassＨを、第２ダミーセルの制御電極ＤＣＧ２（ＤＷＬ２）に印加するように制御する。即ち、書き込み動作の際に、第２ダミーセルの第２ダミーワード線ＤＷＬ２（制御電極ＤＣＧ２）に印加される書き込みパス電圧ＶpassＨの電圧値は、ワード線ＷＬ１〜ＷＬ６および第１ダミーワード線ＤＷＬ１に印加される書き込みパス電圧Ｖpassよりも大きく、かつ書き込み電圧Ｖpgmよりも小さい（Ｖpass＜ＶpassＨ＜Ｖpgm）。
【０１３８】
上記のように制御することで、第２ダミーセルＤＭＣ２の閾値電圧が、メモリセルＭＣ１〜ＭＣ６の閾値電圧よりも大きい中性閾値電圧であっても、書き込み動作の際に、第２ダミーセルＤＭＣ２の電流経路を確実に導通でき、所望の書き込み動作を行うことができる点で有利である。
【０１３９】
尚、第１，第２の実施形態および変形例においては、１つのメモリセルに多ビットのデータを記憶可能な多値ＮＡＮＤ型フラッシュメモリを一例として説明した。しかし、これに限らず、１つのメモリセルに２ビットのデータを記憶可能な２値ＮＡＮＤ型フラッシュメモリであっても同様に適用でき、同様の効果を得ることが可能である。
【０１４０】
以上、第１，第２の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１４１】
【図１】この発明の一概要に係る半導体記憶装置を説明するための回路図。
【図２】この発明の一概要に係る半導体記憶装置を説明するための閾値分布図であって、（ａ）はメモリセルの閾値分布を示す図、（ｂ）は第１ダミーセルの閾値分布を示す図。
【図３】この発明の第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図。
【図４】第１の実施形態に係る半導体記憶装置の一ブロックを示す回路図。
【図５】第１の実施形態に係る半導体記憶装置を説明するための閾値分布図であって、（ａ）はメモリセルの閾値分布を示す図、（ｂ）は第１ダミーセルの閾値分布を示す図。
【図６】第１の実施形態に係る半導体記憶装置を説明するためのビット線方向に沿った断面図。
【図７】第１の実施形態に係るワード線制御回路の一構成例を示す回路図。
【図８】第１の実施形態に係るＷＬ駆動回路およびＤＷＬ駆動回路の一構成例を示す回路図。
【図９】一読み出し動作の際の第１の実施形態に係る半導体記憶装置を説明するための閾値分布図であって、（ａ）はメモリセルの閾値分布を示す図、（ｂ）は第１ダミーセルの閾値分布を示す図。
【図１０】第１の実施形態に係る半導体記憶装置の消去動作を説明するためのタイミングチャート図。
【図１１】第１の実施形態に係る一消去動作の際のビット線方向の電圧関係を示す断面図。
【図１２】第１の実施形態に係る一消去動作の際の第１ダミーセルと第１選択トランジスタとの電圧関係を説明するための断面図（ＣＡＳＥ１）。
【図１３】第１の実施形態に係る一消去動作の際の第１ダミーセルと第１選択トランジスタとの電圧関係を説明するための断面図（ＣＡＳＥ２）。
【図１４】第１の実施形態に係るメモリセル列の不良率を示す図。
【図１５】変形例に係る半導体記憶装置の消去動作を示すタイミングチャート図。
【図１６】変形例に係るＰウェルが転送トランジスタよりも先に消去電圧に昇電した場合を説明するための図。
【図１７】変形例に係る転送トランジスタがＰウェルよりも先に昇電する場合を説明するための図。
【図１８】第２の実施形態に係る半導体記憶装置の一ブロックを示す回路図。
【図１９】第２の実施形態に係る半導体記憶装置を説明するためのビット線方向に沿った断面図。
【図２０】第２の実施形態に係る半導体記憶装置の消去動作を説明するための断面図。
【図２１】第２の実施形態に係るメモリセル列の不良率を示す図。
【符号の説明】
【０１４２】
１１…メモリセルアレイ、ＢＬＯＣＫ１…ブロック、２３…メモリセル列、ＭＣ…メモリセル、ＤＭＣ１…第１ダミーセル、ＷＬ…ワード線、ＤＷＬ１…第１ダミーワード線、ＢＬ…ビット線、ＳＬ…ソース線、Ｓ１…第１選択トランジスタ、Ｓ２…第２選択トランジスタ、ＳＧＳ，ＳＧＤ…セレクトゲート。
【図１】
2009026369.tif 000003
【図２】
2009026369.tif 000004
【図３】
2009026369.tif 000005
【図４】
2009026369.tif 000006
【図５】
2009026369.tif 000007
【図６】
2009026369.tif 000008
【図７】
2009026369.tif 000009
【図８】
2009026369.tif 000010
【図９】
2009026369.tif 000011
【図１０】
2009026369.tif 000012
【図１１】
2009026369.tif 000013
【図１２】
2009026369.tif 000014
【図１３】
2009026369.tif 000015
【図１４】
2009026369.tif 000016
【図１５】
2009026369.tif 000017
【図１６】
2009026369.tif 000018
【図１７】
2009026369.tif 000019
【図１８】
2009026369.tif 000020
【図１９】
2009026369.tif 000021
【図２０】
2009026369.tif 000022
【図２１】
2009026369.tif 000023