(57)【要約】【課題】方向識別を確実に行うことができ、これによって、電子部品チップが誤作動したり、正しい特性を得られなくなったりすることを防止することができる半導体素子およびこの半導体素子を搭載した電子機器を提供する。【解決手段】基板２上面に形成されたＧＮＤパターン６上の半導体チップ実装領域に実装された受光チップ１１、および受光チップ１１表面と前記基板２上面の半導体チップ実装領域周辺部とを覆う透明樹脂部１を備えており、前記基板２上面に、半導体チップ実装領域を避けて方向識別用マークとしてのレジストパターン８が形成されているものである。【選択図】図１
2009094090.tif 000002
【特許請求の範囲】
【請求項１】
基板上面の半導体チップ実装領域に実装された半導体チップ、および当該半導体チップ表面と前記基板上面の半導体チップ実装領域周辺部とを覆う透明樹脂部からなる半導体素子であって、
前記基板上面に、前記半導体チップ実装領域を避けて方向識別用マークが形成されている半導体素子。
【請求項２】
請求項１に記載の半導体素子であって、前記方向識別用マークがレジストを用いて形成されている半導体素子。
【請求項３】
請求項１または２に記載の半導体素子であって、前記方向識別用マークが、基板上面のうち透明樹脂部で覆われた領域内に形成されている半導体素子。
【請求項４】
請求項１，２または３に記載の半導体素子であって、前記方向識別用マークが形成された部位の各辺の寸法が、少なくとも０．３ｍｍである半導体素子。
【請求項５】
請求項１，２，３または４に記載の半導体素子であって、前記透明樹脂部の表面が鏡面仕上げされている半導体素子。
【請求項６】
請求項５に記載の半導体素子であって、前記透明樹脂部の表面のうちのレジストマーク上方を覆う部位が鏡面仕上げされている半導体素子。
【請求項７】
請求項６に記載の半導体素子であって、前記透明樹脂部の表面のうちのレジストマーク上方を覆う部位を除く部位が梨地仕上げされている半導体素子。
【請求項８】
請求項１〜７のうちのいずれか１つの請求項に記載の半導体素子を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に受光チップ(または発光チップ)を搭載し、このチップを透明樹脂で封止することにより形成された受光素子(または発光素子)である半導体素子およびこの半導体素子を搭載した電子機器に関するものである。
【背景技術】
【０００２】
一般に、半導体素子には使用時の方向を指示するための方向識別手段が設けられている。これは、使用方向を間違えた場合に、素子を構成する電子部品チップが誤作動したり、正しい特性を得られなくなったりすることを防止するためである。
【０００３】
図６に、方向識別手段を備えた半導体素子の従来例１を示しており、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下面図である。
【０００４】
従来より、半導体素子の中でも、特に接続端子１０１ａの数が多く大きいサイズのパッケージ１０１においては、図に示すようにパッケージ１０１を構成する基板１０１ｂの１つのコーナー部に、方向識別手段としての三角形状に切除された方向識別用切り欠き１０１ｂ１が設けられていた。
【０００５】
また、方向識別用の切り欠きを備えた半導体素子の一例としては、特開平１１−１７０６１号公報に開示されているＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）パッケージがある。このＩＣパッケージにおいては、下層のグリーンシートに導体ペーストを印刷することで形成されたインデックスマーク用パターンと、前記グリーンシート上に配置された第１グリーンシートに形成された切り欠きとによって、方向識別手段が構成されていた。即ち、インデックスマーク用パターンは使用時の方向を示すために設けられており、切り欠きは、ＩＣパッケージ使用時にインデックスマーク用パターンが外観から見えるように、インデックスマーク用パターンを露出させるために設けられていた。
【０００６】
また、図７に、方向識別手段を備えた半導体素子の従来例２を示しており、（ａ）は上面図、（ｂ）は正面図である。
【０００７】
この半導体素子は、接続端子１０２ａの数が少なく小さいサイズのパッケージ１０２であり、接続端子１０２ａを下面に備えた基板１０２ｂ上面に、第1電極パターン１０２ｆを介して、半導体チップ１０２ｃがダイボンドされている。さらに、基板１０２ｂ上面には、半導体チップ１０２ｃ上面に形成された電極パッド（非常に薄い部材であるため、図７（ａ）のみに図示している）１０２ｇがワイヤ１０２ｈを用いてワイヤーボンディングされている第２電極パターン１０２ｉが形成されている。また、半導体チップ１０２ｃ表面を覆う封止樹脂部１０２ｄ上面には、方向識別手段としての方向識別用マーク１０２ｅが印刷などによって設けられていた。
【特許文献１】特開平１１−１７０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の従来例１の半導体素子を構成する基板１０１ｂが、例えばサイズ（縦Ｌ１０１ａ×横Ｗ１０１ａ）が１０ｍｍ×１０ｍｍ程度の大きな基板であった場合には、三角形状に切除された切り欠き１０１ｂ１のサイズ（長さＬ１０１ｂ）は２．５ｍｍ程度となるため、方向識別に関して問題はなかった。しかしながら、光電変換素子を構成する基板のように小さいサイズの基板に前記切り欠きを形成した場合には切り欠きのサイズが非常に小さくなってしまう。例えば、光電変換素子を構成する基板の一般的なサイズは１．５ｍｍ×２．０ｍｍ程度であり、この場合、切り欠きのサイズは０．２〜０．３ｍｍ程度となる。そのため、基板の全コーナー部に設けられた欠け防止用の面取りと切り欠きとの区別が困難になり、方向識別ができなくなるといった問題があった。
【０００９】
また、特開平１１−１７０６１号公報に開示されているＩＣパッケージのインデックスマーク用パターンおよび切り欠きを、光電変換素子のように小さいサイズの半導体素子に設けた場合には、インデックスマーク用パターンおよび切り欠きのサイズが小さくなるため、方向識別ができなくなるといった問題があった。
【００１０】
また、前述の従来例２の半導体素子を構成する半導体チップ１０２ｃが、封止樹脂部１０２ｄを透過した光１０３を取り込む受光チップ（または、出力した光を封止樹脂部１０２ｄを介して外部に出射する発光チップ）であった場合、光透過領域である封止樹脂部１０２ｄ表面に方向識別用マーク１０２ｅが設けられているため、この方向識別用マーク１０２ｅによって光１０３の一部が遮られてしまうといった問題があった。例えば、受光チップを半導体チップ１０２ｃとして用いた状態において、封止樹脂部１０２ｄ上面の左端辺に沿って方向識別用マーク１０２ｅを形成した場合には、受光チップの左斜め上方向から入射した光１０３に対する受光感度が低下してしまい、受光素子のまねき指向特性が劣化する。また、発光素子を半導体チップ１０２ｃとして用いた状態において、封止樹脂部１０２ｄ上面の左端辺に沿って方向識別用マーク１０２ｅを形成した場合にも、左斜め上方向へ出射する光（図示せず）の出力光パワーが低下してしまい、発光素子のまねき指向特性が劣化する。
【００１１】
このような、方向識別用マーク１０２ｅによって光が遮られてしまうといった問題を解決するために、方向識別用マーク１０２ｅのサイズを小さくする場合がある。しかしながら、半導体素子が光電変換素子であった場合、パッケージ（光電変換素子）自体のサイズが小さいため方向識別用マーク１０２ｅのサイズが非常に小さくなってしまう。例えば、基板のサイズ（縦Ｌ１０２ａ×横Ｗ１０２ａ）が１．５ｍｍ×２．０ｍｍ程度であった場合、方向識別用マークを形成する部位のサイズ（縦Ｌ１０２ｂ×横Ｗ１０２ｂ）は１．０ｍｍ×０．１ｍｍ程度と非常に小さくなってしまう。そのため、方向識別用マーク１０２ｅによる方向識別が非常に困難になってしまうといった問題があった。
【００１２】
また、まねき指向特性の劣化を抑制するために、封止樹脂部１０２ｄの稜線付近に方向識別用マーク１０２ｅを設ける場合もある。しかしながら、封止樹脂部１０２ｄの全コーナー部には欠け防止用の面取りが設けられているので、曲面に方向識別用マーク１０２ｅを設ける必要があり、印刷作業が困難になるといった問題があった。
【００１３】
さらに、特開平１１−１７０６１号公報に開示されているＩＣパッケージのように、切り欠きを設けてインデックスマーク用パターンを露出した場合や、従来例２の半導体素子のように、封止樹脂部１０２ｄ表面に方向識別用マーク１０２ｅを形成した場合、インデックスマーク用パターンや方向識別用マーク１０２ｅが擦れて消えてしまい、方向識別が困難になるといった問題があった。
【００１４】
本発明はかかる問題点を解決すべく創案されたもので、その目的は、特性を劣化させることなく、方向識別を確実に行うことができる半導体素子およびこの半導体素子を搭載した電子機器を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明の半導体素子は、図１に示すように、基板２上面に形成されたＧＮＤパターン６上の半導体チップ実装領域に実装された半導体チップとしての受光チップ１１、および受光チップ１１表面と前記基板２上面の半導体チップ実装領域周辺部とを覆う透明樹脂部１を備えており、前記基板２上面に、半導体チップ実装領域を避けて方向識別用マーク（例えばレジストを用いて形成されたレジストパターン８）が形成されているものである。
【００１６】
即ち、肉眼でも正確に認識することができるサイズの方向識別用マークを形成することができるので、方向認識を容易に行うことができる。また、方向識別用マークがレジストを用いて形成されている場合、半導体素子の一般的な製造工程を実施する際に方向識別用マークを同時に形成することができるため、方向識別用マークを形成するための新たな工程を追加する必要がない。
【００１７】
また、前記方向識別用マークが、基板上面のうち透明樹脂部で覆われた領域内に形成されていてもよい。この場合には、方向識別用マークが透明樹脂部で覆われるので、擦れて消えることを防止できる。なお、前記方向識別用マークが、基板上面のうち透明樹脂部で覆われた領域内のみならずこの領域外にも形成されていてもよい。この場合には、方向識別用マークのサイズをより大きくすることができ、方向認識をより容易に行うことができる。
【００１８】
また、一般的に、方向識別用マークを形成する部位の各辺の寸法が０．３ｍｍ以上であれば方向識別を肉眼で正確に行うことができるので、前記方向識別用マークが形成された部位の各辺の寸法が、少なくとも０．３ｍｍであることが好ましい。
【００１９】
また、前記透明樹脂部の表面が鏡面仕上げされていてもよい。この場合には、方向識別用マークの認識が容易になる。さらに、前記透明樹脂部の表面のうち、レジストマーク上方を覆う部位が鏡面仕上げされていてもよく、さらにまた、前記透明樹脂部の表面のうち、レジストマーク上方を覆う部位を除く部位が梨地仕上げされていてもよい。この場合には、方向識別用マークのみをより明確に示すことができる。
【００２０】
本発明の電子機器は、前述した半導体素子のうちのいずれか１つまたはそれらを組み合わせたものである。
【００２１】
即ち、使用方向を間違えることによって、素子を構成する電子部品チップが誤作動したり、正しい特性を得られなくなったりすることをより確実に防止することができる。
【発明の効果】
【００２２】
本発明は上記のように構成したので、方向識別手段によって光を遮断することがないため特性を劣化させることがなく、さらに、方向識別手段としての方向識別用マークのサイズを大きくすることが可能であるため半導体素子の方向識別を確実に行うことができるので、電子機器において、半導体素子を構成する電子部品チップが誤作動したり、正しい特性を得られなくなったりすることを防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の半導体素子およびこの半導体素子を搭載した電子機器の実施形態について説明する。
【００２４】
＜実施形態１＞
まず初めに、本発明の半導体素子の実施形態１について、図面を参照して説明する。
【００２５】
なお、本発明は半導体素子のうち特に光電変換素子に対して実施されるものであり、この光電変換素子としては例えば受光素子または発光素子などがある。本実施形態では、受光素子において本発明を実施した場合について説明を行う。
【００２６】
図１は、本発明の半導体素子の実施形態１を示す説明図であり、（ａ）は上面図であり、（ｂ）は正面図であり、（ｃ）は下面図である。
【００２７】
図２は、透明樹脂部の内部をより明確に示すために、図１に示す半導体素子を透明樹脂部を省略した状態で示した説明図であり、（ａ）は上面図であり、（ｂ）は正面図である。
【００２８】
この半導体素子は、基板２のＧＮＤ（グランド）パターン６上に、受光チップ１１が固定されている。この受光チップ１１上面には電極パッド（非常に薄い部材であるため、図１（ａ）および図２（ａ）のみに図示している）１０ａ，１０ｂ，１０ｃが形成されている。これら電極パッド１０ａ，１０ｂ，１０ｃと基板２上に形成された電極パターン３ａ，３ｂ，３ｃとの間は、金ワイヤー１２ａ，１２ｂ，１２ｃを用いたワイヤーボンディングによって配線されている。さらに、ワイヤーボンディング後には、受光チップ１１および金ワイヤー１２ａ，１２ｂ，１２ｃを封止する透明樹脂部１が基板２上に形成されている。
【００２９】
前記電極パッド１０ａは、金ワイヤ１２ａを介して電極パターン３ａに接続されており、受光チップ１１のＩｏ端子（出力信号取り出し用の端子）である。また、電極パッド１０ｂは金ワイヤー１２ｂを介して電極パターン３ｂに接続されており、この電極パターン３ｂは基板２上の接続パターン４を介してＧＮＤパターン６に接続されている。即ち、電極パッド１０ｂは受光チップ１１のＧＮＤ端子である。さらにまた、電極パッド１０ｃは、金ワイヤ１２ｃを介して電極パターン３ｃに接続されており、受光チップ１１のＶｃｃ端子（電源電圧印加用の端子）である。
【００３０】
前記基板２の四隅には、透明樹脂部１外部へ配線を取り出すためのスルーホール７ａ，７ｂ，７ｃ，７ｄが形成されている。これらスルーホール７ａ，７ｂ，７ｃ，７ｄは、基板２上面から下面にかけて貫通しており、内側面に導電性の配線パターンが形成されている。さらに、基板２下面において、スルーホール７ａ，７ｂ，７ｃ，７ｄ形成部位には、外部端子５ａ，５ｂ，５ｃ，５ｄがそれぞれ形成されている。前記電極パターン３ａは、スルーホール７ａを介して外部端子５ａに接続されており、電極パターン３ｃは、スルーホール７ｂを介して外部端子５ｂに接続されている。また、ＧＮＤパターン６は、スルーホール７ｃ，７ｄを介して外部端子５ｃ，５ｄに接続されている。なお、これら外部端子５ａ，５ｂ，５ｃ，５ｄは、半導体素子を図示しない回路基板上にリフロー実装等によりはんだ付けする際に、接続用端子として用いられる。
【００３１】
さらに、本実施形態においては、基板２上面の透明樹脂部１で覆われている領域に、受光チップ１１（即ち、半導体チップ実装領域）を避けて、方向識別用マークとしてのレジストマーク８が設けられている。具体的には、透明樹脂部１内部において、基板２上面の半導体チップ実装領域の左側に、レジストマーク８を設けており、レジストマーク８の一部分は、ＧＮＤパターン６上まで延設されている。
【００３２】
前記レジストマーク８は、半導体素子の製造プロセスで一般的に使用される材料である、例えばソルダーレジスト（基板２上に受光チップ１１を導電性ペーストで固定する際に導電性ペーストのショートが発生することを防止するために一般的に使用されているレジスト）を用いて形成されている。このレジストマーク８の色は、基板２上に形成されたパターン（ＧＮＤパターン６、接続パターン４および電極パターン３ａ，３ｂ，３ｃ）の色（例えば金色）や、基板２の色（例えば白または淡黄）と区別のできる色であればよく、本実施形態においては、前記ソルダーレジストを用いて形成されているため緑色である。
【００３３】
また、前述の従来例２の半導体素子においては、封止樹脂部上面に方向識別用マークが形成されるため、封止樹脂部を形成した後に新たに方向識別用マークを形成する工程を追加し実施する必要があった。しかしながら、本実施形態においては、半導体素子の一般的な製造工程を実施する際にレジストマークを同時に形成することができるため、方向識別手段を形成するために新たな工程を追加する必要がない。
【００３４】
さらにまた、前述の従来例２の半導体素子においては、封止樹脂部上面に方向識別用マークが形成されるため、封止樹脂部外部からの入射光の一部が方向識別用マークによって遮断されていた。しかしながら、本実施形態においては、透明樹脂部外部からの入射光９がレジストマーク８によって遮光されることが全くないので、レジストマーク８のサイズを大きくすることができる。従来例２の半導体素子では、図７に示すように、例えば基板のサイズ（縦Ｌ１０２ａ×横Ｗ１０２ａ）が１．５ｍｍ×２．０ｍｍであった場合、方向識別用マーク１０２ｅを形成する部位のサイズ（縦Ｌ１０２ｂ×横Ｗ１０２ｂ）が１．０ｍｍ×０．１ｍｍ程度と非常に小さくなってしまう。一般的に、方向識別を肉眼で正確に行うために、方向識別用マークを形成する部位の各辺の寸法は０．３ｍｍ以上必要である。従って、横幅が０．３ｍｍよりも小さい場合、肉眼では、方向識別用マーク１０２ｅであるのか汚れなのか、または影であるのかを識別することが困難になってしまう。そのため、従来例２の半導体素子では、方向識別用マークを認識するために顕微鏡などが必要であった。本実施形態の半導体素子では、図１に示すように、例えば基板のサイズ（縦Ｌ０×横Ｗ０）が１．５ｍｍ×２．０ｍｍである場合、図２に示すように、レジストマーク８を形成する部位のサイズ（縦Ｌ１×横Ｗ１）を１．３ｍｍ×０．４ｍｍまで大きくすることができるので、方向識別手段であるレジストマーク８を肉眼でも正確に認識することができ、方向認識を容易に行うことができる。
【００３５】
また、従来例２の半導体素子においては、封止樹脂部稜線付近に方向識別用マークを設けていたため、面取りが形成されている影響で方向識別用マークが付けにくいという問題があったり、一旦設けた方向識別用マークが擦られて消えてしまい易いという問題があったりした。本実施形態の半導体素子では、透明樹脂部１内部にレジストマーク８を設けているため、曲面ではなく平面にレジストマーク８を設けることができ、さらに、透明樹脂部１内部に形成されるため擦れて消えることも防止できる。
【００３６】
なお、本実施形態においては、受光チップ表面に形成される電極パッドが３個である場合について説明したが、本発明においては、電極パッドの数はこれに限定されるものではなく、例えば１〜２個、または４個以上であってもよい。
【００３７】
＜実施形態２＞
次に、本発明の半導体素子の実施形態２について説明する
図３は、本発明の半導体素子の実施形態２を示す説明図であり、（ａ）は上面図であり、（ｂ）は正面図である。
【００３８】
本実施形態の半導体素子は、前述の実施形態１の半導体素子と比較すると、基板２上面の、透明樹脂部１で覆われていない領域にも、レジストマーク３８が形成されている点のみが異なっており、この点以外は実施形態１の半導体素子と同様の構成を有している。なお、図３において、実施形態１の半導体素子と同様の構成については、同じ符号を用いて示した。
【００３９】
本実施形態の半導体素子によれば、レジストマーク３８を形成する部位のサイズをより大きくすることができ、例えば基板２のサイズ（縦Ｌ０×横Ｗ０）が１．５ｍｍ×２．０ｍｍであった場合、レジストマーク３８を形成する部位のサイズ（縦Ｌ３１×横Ｗ３１）を１．５ｍｍ×０．６ｍｍまで大きくすることができる。従って、方向識別手段であるレジストマーク３８を肉眼でも正確に認識することができ、容易に方向認識を行うことができる。
【００４０】
＜実施形態３＞
次に、本発明の半導体素子の実施形態３について説明する。
【００４１】
図４は、本発明の半導体素子の実施形態３を示す説明図であり、（ａ）は上面図であり、（ｂ）は正面図である。
【００４２】
本実施形態の半導体素子は、前述の実施形態１の半導体素子と比較すると、透明樹脂部４１のうちレジストマーク８上方を覆う部位４１ａ表面のみを鏡面仕上げしており、それ以外の部位４１ｂ（図中、ハッチングを用いて示した部位）を梨地仕上げしている点のみが異なっており、この点以外は実施形態１の半導体素子と同様の構成を有している。なお、図４において、実施形態１の半導体素子と同様の構成については、同じ符号を用いて示した。
【００４３】
このように、レジストマーク８上方を覆う部位４１ａ表面を鏡面仕上げすることにより、透明樹脂部４１内部がよりクリアーに（明確に）見えるようになるため、レジストマーク８の認識がより容易になる。一方、レジストマーク８上方以外の部位４１ｂについては、梨地仕上げされているため表面で光が散乱し、鏡面仕上げした部分４１ａに比べると透明樹脂部４１内部がはっきりと見えず霞んだように見える。そのため、受光チップや、電極パターン、接続パターン、ＧＮＤパターンおよび電極パッドなどといったパターンが見えにくくなる。その結果、レジストマーク８のみが見え易く目立った状態となるため、レジストマーク８の認識をより短時間で行うことができるようになり、方向識別を短時間で効率よく行うことが可能となる。
【００４４】
なお、前記鏡面仕上げおよび梨地仕上げは、透明樹脂部４１を成型する際に用いるトランスファーモールド成型用の金型の凹部表面を鏡面仕上げおよび梨地仕上げすることにより容易に実現できる（これは、金型の凹部表面状態が透明樹脂部４１表面にそのまま転写されるためである）。
【００４５】
また、本実施形態ではレジストマーク８上方部位のみを鏡面仕上げしているが、透明樹脂部４１表面全体を鏡面仕上げした場合でも、レジストマーク８が明確に見えるのでレジストマーク８の認識を容易に行うことができるようになる。
【００４６】
＜実施形態４＞
次に、本発明の半導体素子の実施形態４について説明する。
【００４７】
なお、前述の実施形態１〜３は、受光素子において本発明を実施した場合について説明を行ったが、本実施形態では、発光素子において本発明を実施した場合について説明を行う。
【００４８】
図５は、本発明の半導体素子の実施形態４を示す説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ線断面図であり、（ｃ）は下面図である。
【００４９】
この半導体素子は発光チップ５１を備えている。この発光チップ５１は、基板２上面に形成された第１電極パターン５６上に配置されており、発光チップ５１裏面に形成されたカソード電極（図示せず）は、この第１電極パターン５６に接続されている。
【００５０】
また、発光チップ５１上面に形成されたアノード電極５０（非常に薄い部材であるため、図５（ａ）のみに図示している）は、金ワイヤー５２を介して、基板２上面に形成された第２電極パターン５３に接続されている。
【００５１】
さらに、発光チップ５１および金ワイヤー５２は基板２上面に形成された透明樹脂部１によって覆われている。
【００５２】
また、透明樹脂部１外部への配線取り出しのために、基板２の四隅のうちの二隅（図５（ａ）においては左下隅と右上隅）には、スルーホール５７ａ，５７ｂがそれぞれ形成されている。これらスルーホール５７ａ，５７ｂは、基板２上面から下面にかけて貫通しており、内側面に導電性の配線パターンが形成されている。さらに、基板２下面において、左端部と右端部には外部端子５５ａ，５５ｂがそれぞれ形成されている。前記第１電極パターン５６は、スルーホール５７ａを介して外部端子５５ａに接続されており、第２電極パターン５３は、スルーホール５７ｂを介して外部端子５５ｂに接続されている。
【００５３】
さらに、本実施形態においては、基板２上面の透明樹脂部１で覆われている領域に、発光チップ５１（即ち、半導体チップ実装領域）を避けて、方向識別手段としてのレジストマーク８が設けられている。具体的には、透明樹脂部１内部において、基板２上面の半導体チップ実装領域の左側に、方向識別用のレジストマーク８を設けている。
【００５４】
本実施形態によれば、半導体素子を発光チップを用いて構成した場合においても、受光チップを用いた場合と同様に、出射光５９を遮ることなく方向識別用のレジストマーク８を肉眼で認識可能なサイズで形成することができるので、方向識別を容易に行うことができる。
【００５５】
なお、ここではレジストマークとして、実施形態１に示す半導体素子を構成するレジストマークを用いているが、実施形態２に示す半導体素子を構成するレジストマークを用いてもよい。
【００５６】
本発明の電子機器は、前述した実施形態１〜４の半導体素子のうちのいずれか１つまたはそれらを組み合わせた半導体素子を搭載したものである。
【産業上の利用可能性】
【００５７】
本発明の半導体素子およびこの半導体素子を搭載した電子機器は、受光素子または発光素子といった光電変換素子などのようにパッケージが小さい半導体素子を必要とする場合に活用できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の半導体素子の実施形態１を示す説明図であり、（ａ）は上面図であり、（ｂ）は正面図であり、（ｃ）は下面図である。
【図２】図１に示す半導体素子を透明樹脂部を省略した状態で示した説明図であり、（ａ）は上面図であり、（ｂ）は正面図である。
【図３】本発明の半導体素子の実施形態２を示す説明図であり、（ａ）は上面図であり、（ｂ）は正面図である。
【図４】本発明の半導体素子の実施形態３を示す説明図であり、（ａ）は上面図であり、（ｂ）は正面図である。
【図５】本発明の半導体素子の実施形態４を示す説明図であり、（ａ）は上面図、（ｂ）は断面図、（ｃ）は下面図である。
【図６】方向識別手段を備えた半導体素子の従来例１を示す説明図であり、（ａ）は上面図、（ｂ）は正面図、（ｃ）は下面図である。
【図７】方向識別手段を備えた半導体素子の従来例２を示す説明図であり、（ａ）は上面図、（ｂ）は正面図である。
【符号の説明】
【００５９】
１，４１                  透明樹脂部
２                        基板
３ａ，３ｂ，３ｃ          電極パターン
５ａ，５ｂ，５ｃ，５ｄ    外部端子
６                        ＧＮＤパターン
７ａ，７ｂ，７ｃ，７ｄ    スルーホール
９                        入射光
８，３８                  レジストマーク
１０ａ，１０ｂ，１０ｃ    電極パッド
１１                      受光チップ
１２ａ，１２ｂ，１２ｃ    金ワイヤー
５１                      発光チップ
【図１】
2009094090.tif 000003
【図２】
2009094090.tif 000004
【図３】
2009094090.tif 000005
【図４】
2009094090.tif 000006
【図５】
2009094090.tif 000007
【図６】
2009094090.tif 000008
【図７】
2009094090.tif 000009