(57)【要約】      （修正有）【課題】Ｓｉ活性層の厚さを局所的に変化させ、高精度とすることができるＳＯＩ基板（半導体基板）の製造方法を提供する。【解決手段】半導体基板の製造方法は、半導体材料からなる第１基板１０の第１面１０ａ側に、複数種の異なる深さの凹部２０ａ、３０ａを形成するとともに、少なくとも内壁を覆う部分が絶縁性となるように、凹部２０ａ、３０ａの内部に絶縁部２０、３０を形成する絶縁部形成工程と、絶縁部２０、３０が形成された第１基板１０の第１面１０ａ側に第２基板を貼り合わせる工程と、第１基板１０における第１面１０ａの反対面となる第２面１０ｂの側を薄厚化し、凹部２０ａ、３０ａのうち最も深い凹部２０ａの内部に形成された絶縁部２０を第２面１０ｂ側に露出させる工程と、を有している。絶縁部形成工程は、凹部２０ａ、３０ａの深さごとに凹部を形成し絶縁部を形成する単位処理を独立させて複数回行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体材料からなる第１基板の第１面側に、複数種の異なる深さの凹部を形成するとともに、少なくとも内壁を覆う部分が絶縁性となるように該凹部の内部に絶縁部を形成する絶縁部形成工程と、
前記絶縁部が形成された第１基板の第１面側に第２基板を貼り合わせる工程と、
前記第１基板における前記第１面の反対面となる第２面の側を薄厚化し、前記凹部のうち最も深い凹部の内部に形成された絶縁部を前記第２面側に露出させる工程と、を有し、
前記絶縁部形成工程は、前記凹部の深さごとに凹部を形成し該凹部の内部に絶縁部を形成する単位処理を独立させて複数回行うことを特徴とする半導体基板の製造方法。
【請求項２】
前記第１基板の半導体材料は、Ｓｉであることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記絶縁部形成工程では、前記単位処理を前記凹部のうち深いものから浅いものへ順次行うことを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記単位処理では、該単位処理において形成した凹部の内部全体に一種の絶縁材料を埋め込むことにより絶縁部を形成することを特徴とする請求項１〜３のいずれか一項に記載の半導体基板の製造方法。
【請求項５】
前記単位処理では、前記絶縁材料を埋め込んだ後に前記第１基板の第１面側を平坦化することを特徴とする請求項４に記載の半導体基板の製造方法。
【請求項６】
前記単位処理では、該単位処理において形成した凹部の内壁を覆いかつ内壁の内側に空洞を残して第１の絶縁材料からなる絶縁膜を形成した後、前記空洞に前記第１の絶縁材料と異なる第２の絶縁材料を埋め込むことにより絶縁部を形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体基板の製造方法。
【請求項７】
前記単位処理では、前記第２の絶縁材料を埋め込んだ後に前記第１基板の第１面側を平坦化することを特徴とする請求項６に記載の半導体基板の製造方法。
【請求項８】
前記絶縁部形成工程と前記第２基板を貼り合わせる工程との間に、前記第１基板の第１面側に絶縁材料からなる下地絶縁膜を形成する工程を有することを特徴とする請求項１〜７のいずれか一項に記載の半導体基板の製造方法。
【請求項９】
前記下地絶縁膜を形成した後に、該下地絶縁膜の表面を平坦化することを特徴とする請求項８に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関する。
【背景技術】
【０００２】
近年、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板がデバイスの製造に用いられる機会が増えてきている。ＳＯＩ基板は、絶縁層上にＳｉ活性層を有するものであり、これを用いて複数の素子を有するチップを形成すると、完全素子分離することができる。完全素子分離することで寄生容量を小さくすることができ、素子を高速かつ低消費電力で機能させることができる。
【０００３】
このようなＳＯＩ基板を製造する際には、素子の耐圧等の特性がＳｉ活性層の厚さによって大きく影響されるので、Ｓｉ活性層の厚さを高精度に制御することが重要である。Ｓｉ活性層の厚さを制御することができるＳＯＩ基板の製造方法としては、特許文献１、２に開示されている方法等が挙げられる。
【０００４】
特許文献１、２の方法はいずれも、貼り合わせ法を応用したものである。貼り合わせ法は、Ｓｉからなる第１基板の表面に絶縁層を形成し、第１基板とＳｉからなる第２基板とを絶縁層が内側となるように貼り合わせた後に、第１基板側のＳｉを適宜薄厚化する方法である。特許文献１，２の方法では、第１基板に絶縁層を形成する際に、第１基板に凹部を形成し、凹部内に絶縁部を形成する。そして、第１基板と第２基板を貼り合わせた後に、絶縁部が露出するまで第１基板側のＳｉを薄厚化して、絶縁部の間のＳｉ部をＳｉ活性層とする。Ｓｉ活性層の厚さは、凹部の底面から凹部の間の隔壁上面までの高さとなるので、凹部の深さと隔壁の高さを制御することで、制御可能となっている。
【０００５】
特許文献１の方法は、凹部を形成する際のエッチング条件を工夫したものであり、凹部の深さを高精度に制御することができる。よって、均一な厚さかつ所望の厚さのＳｉ活性層とすることができるようになっている。また、特許文献２の方法は、複数の凹部を形成した後、凹部の間の隔壁を隔壁ごとにエッチングして低くし、複数種の高さの隔壁を形成するものである。Ｓｉ活性層の厚さを絶縁部の間ごとに制御することができるので、複数種の素子を同じＳＯＩ基板上に形成することができ、多機能のチップを形成することができるようになっている。
【特許文献１】特開平８−３３０４１４号公報
【特許文献２】特開２００３−７８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
先述のように、特許文献１の方法によればＳｉ活性層の厚さを高精度とすることができ、特許文献２の方法によればＳｉ活性層の厚さを局所的に変化させることができるが、Ｓｉ活性層の厚さを局所的に変化させ、かつ高精度とすることは、特許文献１，２の方法を組み合わせても困難であった。
【０００７】
詳しくは、特許文献２の方法では、凹部にレジスト材料を埋め込んでレジストパターンを形成し、これをマスクとして隔壁をエッチングする。ところが、凹部の周辺では、凹部の段差があるためにレジストパターンを所望の形状に形成することが困難であり、隔壁のエッチング精度が損なわれることがあった。また、異なる高さの隔壁を加工するたびに、レジストパターンを形成しエッチング後にこれを剥離する必要があるので、幅に対する深さ、すなわちアスペクト比が大きい凹部の場合、凹部内のレジストに剥離不良を生じることがあった。剥離不良によって凹部内に残留したレジストの一部は、絶縁部を形成する際に絶縁材料の埋め込み不良の原因となり、絶縁部の厚さ（深さ）の精度を損なわせてしまう。そして、絶縁部が露出するまで第１基板側のＳｉを薄厚化すると、絶縁部はその厚さの精度が損なわれているので、Ｓｉ活性層の厚さを高精度とすることができなかった。
【０００８】
このような不都合は、凹部のアスペクト比が大きくなるほど深刻化する。例えば、ＭＥＭＳデバイスや高耐圧デバイス等では、厚いＳｉ活性層（例えば数十〜数百ｎｍ）が必要とされる場合があり、同程度の厚さの絶縁部を形成する必要がある。このような絶縁部を形成するための深い凹部の内部、特に底面から完全にレジストを剥離することは難しく、絶縁部を露出させる際に絶縁部より先に残留物が露出してしまい、第１基板側を薄厚化する量の精度が損なわれることもあった。
【０００９】
以上のようなレジストパターンの形成不良あるいはレジストの剥離不良は、エッチング条件を変えることでは抑制することができないので、特許文献１の方法を適用してもＳｉ活性層の厚さを高精度とする効果を期待することはできない。
【００１０】
本発明は、前記事情に鑑み成されたものであって、Ｓｉ活性層の厚さを局所的に変化させることができ、しかも各Ｓｉ活性層の厚さを高精度とすることができるＳＯＩ基板（半導体基板）の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体基板の製造方法は、
半導体材料からなる第１基板の第１面側に、複数種の異なる深さの凹部を形成するとともに、少なくとも内壁を覆う部分が絶縁性となるように該凹部の内部に絶縁部を形成する絶縁部形成工程と、
前記絶縁部が形成された第１基板の第１面側に第２基板を貼り合わせる工程と、
前記第１基板における前記第１面の反対面となる第２面の側を薄厚化し、前記凹部のうち最も深い凹部の内部に形成された絶縁部を前記第２面側に露出させる工程と、を有し、
前記絶縁部形成工程は、前記凹部の深さごとに凹部を形成し該凹部の内部に絶縁部を形成する単位処理を独立させて複数回行うことを特徴とする。
【００１２】
このようにすれば、単位処理の前後には凹部が形成されていない、もしくは形成された全ての凹部の内部に絶縁部が形成されているので、第１基板の第１面上は平坦になっている。したがって、単位処理において、凹部を形成するエッチング用のエッチングマスク（例えばレジストパターン）を形成する際には、第１面上が平坦であるので、レジストパターンに形状崩れを生じさせることなく、これを良好に形成することができる。よって、良好に形成されたレジストパターンをマスクとして、前記第１基板を良好にエッチングすることができ、凹部を高精度な寸法及び形状に形成することができる。
【００１３】
また、単位処理において、凹部を形成してから該凹部の内部に絶縁部を形成するまでの間、すなわち凹部が開口部を有する間にレジストパターンを形成すること及びレジストを剥離することがないので、レジストパターン形成時にその材料が、あるいはレジスト剥離時にその一部が凹部の内部に残ることがない。したがって、残留物による絶縁部の形成不良が生じることがないので、絶縁部を高精度な寸法及び形状とすることができる。
【００１４】
そして、第１基板の第２面側を薄厚化する際には、前記凹部のうち最も深い凹部の内部に形成された絶縁部が高精度な寸法及び形状とされているので、これをストッパとして機能させることができ、第１基板の厚さを高精度に制御して第２面側を薄厚化することができる。このようにして、各絶縁部の第２面側には、各絶縁部の厚さと前記最も深い凹部の内部に形成された絶縁部の厚さとに規定される高精度な厚さで、前記第１基板の半導体材料を残すことができる。よって、各絶縁部の第２面側の半導体材料、すなわち半導体層の厚さを高精度とすることができる。このようにして、半導体層の厚さを各絶縁部に対応する部分ごとに変化させることができ、かつ半導体層の厚さが高精度とされた半導体基板を製造することができる。
【００１５】
また、前記第１基板の半導体材料は、Ｓｉであることが好ましい。
このようにすれば、Ｓｉは半導体分野で一般的な材料であるので、様々なデバイスに適用可能な半導体基板を製造することができる。
【００１６】
また、前記絶縁部形成工程では、前記単位処理を前記凹部のうち深いものから浅いものへ順次行うことが好ましい。
一般に、エッチング量が多いほどその誤差が大きくなるので、最も深い凹部の深さの誤差が最も大きくなる。また、一般に大きな量（誤差）から小さな量を推定すると推定精度が高いが、小さな量から大きな量を推定すると推定精度が低い。したがって、最も深い凹部を先に形成すれば、その深さの計測値に基づいて、後に形成する浅い凹部の誤差を高精度に推定することができ、エッチング条件を調整することができる。よって、最も深い凹部とその他の深さの凹部との深さの差、すなわち半導体層の厚さをより高精度にすることができる。
【００１７】
また、一般に凹部の深さが深いほど、該凹部の内部に材料を良好に埋め込むことが難しくなり、埋め込み不良が生じやすくなる。そこで、深い凹部から浅い凹部へ順次対応させて前記単位処理を行うようにすれば、深い凹部で埋め込み不良が生じた場合でも、浅い凹部を埋め込む際に深い凹部の埋め込み不良を補修することができる。
【００１８】
また、一般に深い凹部の内部に絶縁材料を埋め込んだ後には、第１基板上に絶縁部材料が厚く残っている。したがって、例えばＣＭＰ法の研磨速度を高くして研磨し平坦化することが考えられるが、深い凹部からから浅い凹部に順次対応させて単位処理を行えば、研磨速度を順次低くすることができる。よって、浅い凹部上すなわち薄い絶縁部上を高い研磨速度で研磨することがないので、絶縁部の厚さの精度を向上させることができる。
【００１９】
また、前記単位処理では、該単位処理において形成した凹部の内部全体に一種の絶縁材料を埋め込むことにより絶縁部を形成することもでき、この場合には前記絶縁材料を埋め込んだ後に前記第１基板の第１面側を平坦化することが好ましい。
このようにすれば、既存の加工方法で各凹部内の内部全体に絶縁材料を埋め込むことができ、信頼性が高い加工方法を用いて前記絶縁部を形成することができる。また、次の単位処理において、凹部を形成するためのエッチングに用いるエッチングパターンを平坦な第１面上に形成することができるので、エッチングパターンの形状崩れ等をより確実に防止することができる。
【００２０】
また、前記単位処理では、該単位処理において形成した凹部の内壁を覆いかつ内壁の内側に空洞を残して第１の絶縁材料からなる絶縁膜を形成した後、前記空洞に前記第１の絶縁材料と異なる第２の絶縁材料を埋め込むことにより絶縁部を形成することもでき、この場合には前記絶第２の絶縁材料を埋め込んだ後に前記第１基板の第１面側を平坦化することが好ましい。
このようにすれば、凹部の深さに応じて絶縁部の材料や形成方法を選択することができ、様々な深さの凹部に対応可能となる。また、次の単位処理において、凹部を形成するためのエッチングに用いるエッチングパターンを平坦な第１面上に形成することができるので、エッチングパターンの形状崩れ等をより確実に防止することができる。
【００２１】
また、前記絶縁部形成工程と前記第２基板を貼り合わせる工程との間に、前記第１基板の第１面側に絶縁材料からなる下地絶縁膜を形成する工程を有することがより好ましい。
このように下地絶縁膜を形成すれば、第１基板の第１面側に前記絶縁部による微小な凹凸が生じた場合でも、これを前記下地絶縁膜で覆うことができ、第１基板の第１面側を平坦化することができる。また、下地絶縁膜を形成しないで例えばＣＭＰ法等で第１面側と平坦化することもできるが、絶縁部と第１基板との材料の違いや、各絶縁部あるいは第１基板の露出面積の違いによって、局所的な研磨量の違いによる凹凸（ディッシング）が生じてしまう場合がある。下地絶縁膜を形成すれば、ディッシングを生じることなく研磨することもできるので、より良好に平坦化することができる。以上のようにして、下地絶縁膜を含む第１基板の第１面側を十分に平坦にすることができるので、第２基板を貼り合わせた際に、第１基板と第２基板とをより良好に密着させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。なお、以下の実施形態は、複数種の深さの凹部として、第１凹部とこれよりも浅い第２凹部との２種を形成する例を用いて説明する。
【００２３】
図１（ａ）〜（ｇ）、図２（ａ）〜（ｃ）は、本発明に係る半導体基板（ＳＯＩ基板）の製造方法の一実施形態を示す断面工程図である。なお、図１（ｂ）〜（ｄ）は、最初の単位処理と対応しており、図１（ｅ）〜（ｇ）は、次の単位処理と対応している。このように絶縁部形成工程は、凹部の深さごとに単位処理を独立させて複数回数行う。
【００２４】
まず、図１（ａ）に示すように、Ｓｉ（例えば単結晶シリコン）からなる第１基板１０を用意し、これを適宜洗浄する。次に、図１（ｂ）に示すように、第１基板１０の第１面１０ａ側に、例えばレジスト材料を成膜しこの材料膜をフォトリソグラフィ法でパターニングすることにより、レジストパターン（エッチングマスク）Ｍ１を形成する。第１基板１０は、凹部が形成されていないので段差等がなく、したがってレジストパターンＭ１に形状崩れ等を生じさせることなく、これを形成することができる。
【００２５】
次に、図１（ｃ）に示すように、レジストパターンＭ１をマスクにして前記第１基板１０をエッチングし、第１凹部２０ａを形成する。本実施形態では、高密度プラズマエッチング装置等を用いたドライエッチング法によりエッチングする。具体的なエッチング条件としては、例えばＨＢｒ／Ｃｌ２／０２からなる混合ガスをそれぞれの流量が３０ｓｃｃｍ／９０ｓｃｃｍ／３ｓｃｃｍとなるように流通させ、ＲＦパワー７０Ｗ、圧力０．５Ｐａでエッチングする。先述のように、形状崩れ等が生じることなくレジストパターンＭ１が形成されているので、第１基板１０を精度よくエッチングすることができ、第１凹部２０ａを高精度な深さ（寸法）及び形状に形成することができる。
【００２６】
次に、図１（ｄ）に示すように、第１凹部２０ａの内部に、少なくともその内壁を覆う部分が絶縁性とされた第１絶縁部（絶縁部）２０を形成する。第１絶縁部２０の形成方法としては、第１凹部２０ａの内部全体に気相法で絶縁材料を堆積させて埋め込む方法や、第１凹部２０ａの内部全体に絶縁材料を溶解あるいは分散させた液体（液体材料）を液相法で流し込み、アニール処理等で溶媒あるいは分散媒を蒸発させる方法、第１凹部２０ａの内壁すなわち側面と底面に絶縁材料を気相法で付着させ、あるいは第１凹部２０ａの内壁を熱酸化して内壁を覆う絶縁膜（図示せず）を形成した後に、この絶縁膜に囲まれる空洞（図示せず）に液相法で絶縁材料を溶解あるいは分散させた液体を流し込み、溶媒あるいは分散媒を蒸発させる方法等が挙げられる。前記気相法としては、ＣＶＤ法、蒸着法、スパッタ法等を用いることができ、前記液相法としては、スピンコート法、スプレーコート法、インクジェット法等を用いることができる。
【００２７】
本実施形態では、ＴＥＯＳガスを原料とした減圧ＣＶＤ法で前記第１絶縁部２０を形成する。具体的には、圧力を０．０５〜０．１４ＫＰａ程度、温度を６００〜７００℃程度、ＴＥＯＳガスの流量を１００〜２００ｓｃｃｍ程度とし、減圧ＣＶＤ装置を用いて、前記第１凹部２０ａを含む第１基板１０の第１面１０ａの全面にＳｉＯ２を堆積させる。そして、第１基板１０の第１面１０ａ側をＣＭＰ法で研磨し、第１面１０ａ上に残留した第１絶縁部２０の材料を除去して第１面１０ａ上を平坦化して、前記第１絶縁部２０を形成する。先述したように、第１凹部２０ａを高精度な深さ及び形状に形成しているので、第１凹部２０ａの内部に高精度な厚さ（寸法）及び形状で第１絶縁部２０を形成することができる。
【００２８】
次に、図１（ｅ）に示すように、第１基板１０の第１面１０ａ側に、例えばレジスト材料を成膜しこの材料膜をフォトリソグラフィ法でパターニングすることにより、レジストパターンＭ２を形成する。ここで、前記第１凹部２０ａに第１絶縁部２０を形成しているので、第１面１０ａと第１凹部２０ａとの段差はほとんどなくなっている。また、本実施形態では、先述したように第１絶縁部２０を形成する際に第１基板１０の第１面１０ａ側をＣＭＰ法で平坦化しているので、第１面１０ａと第１凹部２０ａとの段差はさらに小さくなっている。したがって、レジストパターンＭ２に形状崩れを生じることが確実に防止されている。
【００２９】
次に、図１（ｆ）に示すように、レジストパターンＭ２をマスクにして前記第１基板１０を、前記第１凹部２０ａと同様にドライエッチング法によりエッチングし、第２凹部３０ａを形成する。先述のように、形状崩れ等が生じることなくレジストパターンＭ２を形成しているので、第１基板１０を精度よくエッチングすることができ、第２凹部３０ａを高精度な深さ（寸法）及び形状に形成することができる。
【００３０】
次に、先述の第１絶縁部２０と同様にＴＥＯＳガスを原料とした減圧ＣＶＤ法で、第２凹部３０ａを含む第１基板１０の第１面１０ａの全面にＳｉＯ２を堆積させる。そして、第１基板１０の第１面１０ａ側をＣＭＰ法で研磨し、第１面１０ａ上に残留した第２絶縁部３０の材料を除去して第１面１０ａ上を平坦化して、図１（ｇ）に示すように前記第２絶縁部３０を形成する。
【００３１】
次に、図２（ａ）に示すように、本実施形態では第１基板１０の第１面１０ａ側に絶縁材料からなる下地絶縁膜４０を形成し、この下地絶縁膜４０における前記第１基板１０と反対側の面４０ａをＣＭＰ法で平坦化する。このようにすることで、第１基板１０の第１面１０ａ側を良好に平坦化することができる。詳しくは、第１基板１０の第１面１０ａ側には、前記第１絶縁部２０や第２絶縁部３０によって微小な凹凸が生じている場合がある。下地絶縁膜４０を形成せずに、第１面１０ａ側をＣＭＰ法等で平坦化することもできるが、第１絶縁部２０の材料と第２絶縁部３０の材料とが異なる場合には、これらの研磨量が異なることにより凹凸（ディッシング）が生じてしまう場合がある。また、第１絶縁部２０の材料と第２絶縁部３０の材料とが同じ場合であっても、第１絶縁部２０の露出面積と第２絶縁部３０の露出面積とが異なる場合には、これら露出面の研磨量が互いに異なる量となってしまい凹凸（ディッシング）を生じてしまう場合がある。
【００３２】
本実施形態のように下地絶縁膜４０を形成すれば、前記第１絶縁部２０や第２絶縁部３０による微小な凹凸を下地絶縁膜４０で覆うことができ、下地絶縁膜４０を含む第１基板１０の第１面１０ａ側を平坦化することができる。また、下地絶縁膜４０の面４０ａは、ＣＭＰ法等によりディッシングを生じることなく研磨できるので、下地絶縁膜４０を含む第１基板１０の第１面１０ａ側を研磨することで、さらに平坦化することができる。
【００３３】
次に、図２（ｂ）に示すように、前記第１絶縁部２０と前記第２絶縁部３０とが形成された第１基板１０の第１面１０ａ側に、例えばＳｉからなる第２基板５０を貼り合わせる。先述のように、下地絶縁膜４０を含む第１基板１０の第１面１０ａ側を十分に平坦化しているので、下地絶縁膜４０を含む第１基板１０と前記第２基板５０とを十分密着させて貼り合わせることができる。
【００３４】
次に、図２（ｃ）に示すように、前記第１基板１０の第２面１０ｂ側を薄厚化して、最も深い凹部の内部に形成された絶縁部、すなわち第１絶縁部２０を第２面１０ｂ側に露出させる。本実施形態では、前記第１絶縁部２０をストッパとし、前記第１基板１０の第２面１０ｂ側をＣＭＰ法で薄厚化する。このようにして、前記第２絶縁部３０の第２面１０ｂ側に第１基板１０の半導体材料（Ｓｉ）を、前記第１絶縁部２０の厚さと前記第２絶縁部３０の厚さとの差だけ残し、半導体材料を残した部分を半導体層６０とする。以上のようにして、半導体基板１を製造することができる。
【００３５】
以上のような半導体基板の製造方法によれば、第１基板１０の第１面１０ａ側が十分に平坦な状態でレジストパターンＭ１、Ｍ２を形成しているので、これらレジストパターンＭ１、Ｍ２に形状崩れが生じることが無く、したがって第１凹部２０ａや第２凹部３０ａを高精度な深さ（寸法）及び形状に形成することができる。よって、高精度な深さ及び形状に形成された第１凹部２０ａや第２凹部３０ａの内部に、第１絶縁部２０や第２絶縁部３０を高精度な厚さ（寸法）及び形状に形成することができる。
【００３６】
また、第１凹部２０ａを形成してから第１絶縁部２０を形成するまでの間、及び第２凹部３０ａを形成してから第２絶縁部３０を形成するまでの間に、レジストパターンを形成しないので、第１凹部２０ａや第２凹部３０ａの内部にレジストパターンの材料（レジスト材料）が埋め込まれることが無い。したがって、レジストパターン形成時にその材料が、あるいはレジスト剥離時にその一部が第１凹部２０ａや第２凹部３０ａの内部に残留することがない。よって、第１絶縁部２０や第２絶縁部３０を形成する際に、残留物によって材料の埋め込み不良が生じることがないので、第１絶縁部２０や第２絶縁部３０を高精度な厚さ及び形状に形成することができる。
【００３７】
また、第１凹部２０ａの底面に残留物があると、この残留物上に第１絶縁部２０が形成されてしまい、第１絶縁部２０を露出させる際にはこの残留物が先に露出するので、第１絶縁部２０をストッパとして機能させることができず、第１基板１０の第２面１０ｂ側を薄厚化する量（削り厚さ）の精度が損なわれる。
ところが、本発明の方法では、先述のように第１凹部２０ａの内部に残留物がない状態で第１絶縁部２０を形成するので、第１絶縁部２０をストッパとして良好に機能させることができ、第１絶縁部２０の厚さを高精度とすることができる。
【００３８】
また、第１絶縁部２０や第２絶縁部３０を高精度な厚さ及び形状に形成しているので、前記第１絶縁部２０の厚さと前記第２絶縁部３０の厚さとの差、すなわち半導体層６０の厚さを高精度とすることができる。また、後述する変形例のように３種以上の絶縁部を形成すれば、半導体層の厚さを局所的に変化させることができる。
【００３９】
以上のように本発明の方法によれば、半導体層の厚さを局所的に変化させ、かつ高精度とされた半導体基板を製造することができる。このような半導体基板を用いれば、複数種の素子を同じ半導体基板上に形成することができ、良質で多機能のデバイス製造することができる。また、本発明の方法によれば、厚い半導体層が必要となる場合、すなわち深い凹部を形成し該凹部の内部に厚い絶縁部を形成する場合にも、半導体層の厚さを高精度とすることができる。したがって、本発明の方法で製造された半導体基板を用いれば、厚い半導体層が必要とされる高耐圧のデバイスやＭＥＭＳデバイス等を良好に製造することができる。
【００４０】
また、本実施形態のように、Ｓｉ（半導体材料）からなる第１基板１０を用いれば、Ｓｉは半導体分野で一般に用いられている材料であるので、既存の製造設備を用いて半導体基板１を製造することができ、得られた半導体基板１は様々なデバイスの製造に適用可能となる。また、Ｓｉ基板は高品質のものが安価に販売されているので、このようなＳｉ基板を用いれば、半導体基板１を低コストで製造することができる。
【００４１】
また、本実施形態のように、第１凹部２０ａに絶縁材料を埋め込んだ後に、第１基板１０の第１面１０ａ側を平坦化処理すれば、レジストパターンＭ２の形状崩れ等をより確実に防止することができる。
【００４２】
また、本実施形態のように、深い凹部（第１凹部２０ａ）を形成し第１絶縁部２０を形成する単位処理を、浅い凹部（第２凹部３０ａ）を形成し第２絶縁部３０を形成する単位処理よりも先に行えば、半導体層６０の厚さの精度をより向上させることができる。
詳しくは、一般に、エッチング量が多いほどその誤差が大きくなるので、最も深い凹部（第１凹部２０ａ）の深さの誤差が最も大きくなる。また、大きな量（誤差）から小さな量を推定すると推定精度が高いが、小さな量から大きな量を推定すると推定精度が低い。したがって、第１凹部２０ａを先に形成すれば、その深さの計測値に基づいて第２凹部３０ａの誤差を高精度で推定することができ、第２凹部３０ａを形成するエッチングの条件を調整することができるので、第１凹部２０ａの深さと第２凹部３０ａの深さとの差を高精度に制御することができる。よって、第１絶縁部２０の厚さと第２絶縁部３０の深さとの差、すなわち半導体層６０の厚さを高精度に制御することができる。
【００４３】
また、第１凹部２０ａの深さが数十〜数百ｎｍ、特に百〜数百ｎｍ程度に深い場合には、第１絶縁部２０を形成する際に材料の埋め込み不良が生じるおそれがあるが、第２絶縁部３０を形成する際に、埋め込み不良を補修することができる。このようにして、半導体層６０の厚さを高精度に制御することができる。
【００４４】
また、第１絶縁部２０は第２絶縁部３０よりも厚いので、第１絶縁部２０を形成する際に第１面１０ａ上に堆積する第１絶縁部２０の材料の厚さは、第２絶縁部３０を形成する際の材料の厚さよりも厚くなる。したがって、これら材料を除去するＣＭＰ法は、第１絶縁部２０を形成後に研磨速度を高くし、第２絶縁部３０形成後に研磨速度を低くすることが考えられる。前記単位処理を深い凹部から浅い凹部へ順次行えば、各単位処理における研磨速度が順次低くなるので、薄い絶縁部（例えば第２絶縁部３０）上を高い研磨速度で研磨することがなくなるので、絶縁部の厚さを高精度とすることができる。
【００４５】
また、本実施形態のように下地絶縁膜４０を形成すれば、先述のように、下地絶縁膜４０を含む第１基板１０と前記第２基板５０とを十分密着させて張り合わせることができる。また、下地絶縁膜４０を通常のＳＯＩ基板の埋め込み絶縁層として機能させることもでき、下地絶縁膜４０の第２面１０ｂ側の半導体材料が残った部分を、前記半導体層６０と厚さが異なる第２の半導体層６５とすることもできる。
【００４６】
なお、本実施形態では、第１凹部２０ａや第２凹部３０ａを形成する際に高密度プラズマエッチング装置等を用いたドライエッチング法でエッチングしたが、第１凹部２０ａの深さが深い場合（例えば数十〜数百ｎｍ）等には、ＭＥＭＳデバイスの製造に用いられている加工技術、例えば反応性イオンエッチング等を用いてエッチングするようにしてもよい。
【００４７】
また、第１絶縁部２０や第２絶縁部３０を形成する際には、減圧ＣＶＤ法以外にも常圧ＣＶＤやプラズマＣＶＤ法を用いてもよく、その他の気相法や液相法、熱酸化法、あるいはこれらの組み合わせを用いてもよい。また、第１絶縁部２０や第２絶縁部３０を形成した後等にはＣＭＰで平坦化するのではなく、エッチバック法で平坦化してもよい。
【００４８】
また、第１絶縁部２０、第２絶縁部３０の少なくとも内壁を覆う部分の絶縁材料としては、一般的な絶縁材料を用いることができ、ＳｉＯ２の他にもＳｉＯＮ等のＳｉＯｘ、ＰＳＧ、ＢＰＳＧ等を用いてもよいし、原料ガスとしてＴＥＯＳの他にＯ３−ＴＥＯＳ等を用いてもよい。また、無機ＳＯＧや有機ＳＯＧ等の液体材料を用いてＳＯＧ膜としてもよいし、ＨＤＰ膜としてもよい。
【００４９】
また、第１凹部２０ａや第２凹部３０ａの内壁を覆いかつ内壁の内側に空洞を残して第１の絶縁材料からなる絶縁膜を形成した後、前記空洞に前記第１の絶縁材料と異なる第２の絶縁材料を埋め込んで第１絶縁部２０や第２絶縁部３０を形成することもできる。この場合、前記第２の絶縁材料としては、埋め込みやすい材料を適宜選択して用いることができるので、幅に対する深さ（アスペクト比）が５以上となる凹部にも良好に埋め込み可能となる。
【００５０】
また、第１絶縁部２０や第２絶縁部３０は、第１凹部２０ａや第２凹部３０ａの内壁を覆う部分が絶縁性となっていればよく。例えば内壁を覆う部分に絶縁膜を形成し、第１凹部２０ａ内や第２凹部３０ａ内における前記絶縁膜の内側に、導電材料や半導体材料、例えばポリシリコン等を埋め込むことで形成することもできる。このように第１絶縁部２０や第２絶縁部３０の一部を電極や配線等の導電部材として機能させてもよく、さらにポリシリコンを酸化させて絶縁性としてもよい。
【００５１】
（変形例）
前記実施形態は、複数の深さが２種であり、一種の深さに対応する絶縁部がそれぞれ一つである例を用いて説明したが、３種以上であっても同様の効果を得ることができ、また各深さに対応する絶縁部が複数であってもよい。以下、前記実施形態の変形例を説明する。
【００５２】
（第１変形例）
図３（ａ）は、第１変形例を示す側断面図である。本変形例では、第１絶縁部２０と第２絶縁部３０とを近接させて、それぞれ複数形成した例である。本例においても、前記実施形態と同様に、半導体層６０の厚さを高精度とすることができる。また、第１絶縁部２０の間を素子が形成される素子形成部とすれば、第１絶縁部２０を素子分離部として機能させることができ、一対の第１絶縁部２０と第２絶縁部３０とに囲まれる領域を完全分離することができる。
【００５３】
（第２変形例）
図３（ｂ）は、第２変形例を示す側断面図である。本変形例が前記第１変形例と異なる点は、第２絶縁部３０よりも厚く、かつ第１絶縁部２０よりも薄い第３絶縁部７０を形成している点である。本例においても、前記実施形態と同様に、半導体層６０の厚さを高精度とすることができる。また、本例の場合にも、深い凹部から浅い凹部に順次対応させて単位処理を行うこと、すなわち第１絶縁部２０、第３絶縁部７０、第２絶縁部３０の順に形成することが好ましい。このようにすれば、第３絶縁部７０の第２面１０ｂ側を前記半導体層６０よりも薄い半導体層８０として機能させることができる。例えば、厚い半導体層６０に高耐圧の素子を形成し、薄い半導体層８０に高速の素子を形成することができ、多機能のデバイスを形成可能な半導体基板となっている。
【００５４】
本発明は、前記実施形態や前記変形例に限定されるものではなく、各種材料や寸法等を変更してもよいし、４種類以上の深さの凹部を形成しても良い。いずれの場合であっても一種の深さの凹部を形成するたびに該凹部の内部に絶縁部を形成することで本発明の効果を得ることができる。
【図面の簡単な説明】
【００５５】
【図１】（ａ）〜（ｇ）は本発明の半導体基板の製造方法を示す断面工程図である。
【図２】（ａ）〜（ｃ）は本発明の半導体基板の製造方法を示す断面工程図である。
【図３】（ａ）、（ｂ）は、いくつかの変形例を示す側断面図である。
【符号の説明】
【００５６】
１０・・・第１基板、１０ａ・・・第１面、１０ｂ・・・第２面、２０ａ・・・第１凹部（凹部）、２０・・・第１絶縁部（絶縁部）、３０ａ・・・第２凹部（凹部）、３０・・・第２絶縁部（絶縁部）、４０・・・下地絶縁膜、５０・・・第２基板、６０・・・半導体層
【図１】
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【図２】
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【図３】
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