(57)【要約】【課題】電荷転送効率の低下を抑制し、トリプルウエル構造を持つスイッチング素子のＰウエル電位を制御することで、低消費電力化とレイアウト面積削減とを可能とする。【解決手段】第１の昇圧セル列１０１，１０２，１０３と、第２の昇圧セル列１０４，１０５，１０６とを備え、各々の昇圧セルの同じ段の電位を比較し、低い側の電位を選択して出力するアナログ比較回路１１６，１１７，１１８を更に備え、これらアナログ比較回路の出力電位により、スイッチング素子のＰウエル電位を制御する。これにより、Ｐウエル電位の振幅を抑制し、かつＰウエル領域のレイアウトの共通化を可能とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セルを備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルから構成された第２の昇圧セル列と、
前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、絶対値の大きい電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列を含む１つ以上の昇圧セル列のｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第２のウエル領域に印加することを特徴とする昇圧回路。
【請求項２】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、
前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、絶対値の大きい電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列を含む１つ以上の昇圧セル列の前記逆流防止回路又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第２のウエル領域に印加することを特徴とする昇圧回路。
【請求項３】
基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路であって、
Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、
Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、
前記第１の昇圧セル列の逆流防止回路の中間電位と、前記第２の昇圧セル列の逆流防止回路の中間電位とのうち、絶対値の大きい電位を出力するアナログ比較回路とを有し、
前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列を含む１つ以上の昇圧セル列の前記逆流防止回路又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第２のウエル領域に印加することを特徴とする昇圧回路。
【請求項４】
請求項１〜３のいずれか１項に記載の昇圧回路において、
前記アナログ比較回路は、前記基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第２のウエル領域内に１つ以上のスイッチング素子を有するものであり、かつ前記昇圧セルの各段毎に備えられていることを特徴とする昇圧回路。
【請求項５】
請求項１〜３のいずれか１項に記載の昇圧回路において、
前記アナログ比較回路は、前記基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第２のウエル領域内に１つ以上のスイッチング素子を有するものであり、前記第１及び第２の昇圧セル列に１つ以上備えられ、かつ前記昇圧セルの任意の段数毎に備えられていることを特徴とする昇圧回路。
【請求項６】
請求項１〜３のいずれか１項に記載の昇圧回路において、
前記第２のウエル領域の電位が同電位である前記１つ以上のスイッチング素子の前記第２のウエル領域のレイアウトを共通化したことを特徴とする昇圧回路。
【請求項７】
請求項１〜３のいずれか１項に記載の昇圧回路において、
前記第２のウエル領域の電位が同電位である前記１つ以上のスイッチング素子の前記第２のウエル領域のレイアウトと、前記アナログ比較回路の前記第２のウエル領域のレイアウトとを共通化したことを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリプルウエル構造のスイッチング素子を利用した負昇圧回路に関するものである。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置の１つであるフラッシュメモリにおいては、単一電源電圧又は低い電源電圧でのデータの読み出し、データの書き換えが要求されており、各動作を実施する際にオンチップで正又は負の昇圧電圧を供給する昇圧回路が必要とされている。また、ＣＭＯＳプロセスにおいても昇圧回路で発生された電源電圧がアナログ回路の特性改善に用いられている。
【０００３】
従来、トリプルウエル構造のスイッチング素子を利用した負昇圧回路が知られている（特許文献１参照）。
【０００４】
図１０は、従来の負昇圧回路の例を示している。図１０において、９０１は２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで出力端子電圧（負昇圧電圧）Ｖｂｂを発生する負昇圧回路である。１列目の昇圧セル列１１，１２，１３，１４と２列目の昇圧セル列２１，２２，２３，２４とが各々４段の構成例であり、１列目の昇圧セル列の奇数段目と２列目の昇圧セル列の偶数段目とにＣＬＫ１が入力され、１列目の昇圧セル列の偶数段目と２列目の昇圧セル列の奇数段目とにＣＬＫ２が入力される昇圧セル、１５と２５は昇圧電圧Ｖｂｂの逆流を防止する逆流防止回路、Ｍ１１からＭ１４及びＭ２１からＭ２４はＰウエルを次段の昇圧セルの出力端子に接続して基板制御されてスイッチング素子として機能する電荷転送トランジスタ（Ｎチャネルトランジスタ）である。更に、Ｍ１５からＭ１６及びＭ２５からＭ２６は逆流防止回路１５，２５中のＮチャネルトランジスタ、Ｃ１１からＣ１５及びＣ２１からＣ２５は昇圧容量である。
【０００５】
図１０の負昇圧回路９０１の動作を、図１１を用いて簡単に説明する。例えば、２段目の昇圧セル１２と２２に着目して説明を行う。
【０００６】
負昇圧回路９０１における２相クロック信号ＣＬＫ１，ＣＬＫ２は１８０度位相がずれたクロックである。
【０００７】
まず、時刻Ｔ１において、ＣＬＫ１が“Ｈ”（電源電圧Ｖｄｄ）、ＣＬＫ２が“Ｌ”（接地電圧Ｖｓｓ）となることで、昇圧セル１２の電荷転送トランジスタＭ１２が非導通状態となり、かつ出力端子電圧が下がって負昇圧される。このとき、電荷転送トランジスタＭ１２のＰウエルの電圧も同時に下がるため、電荷転送トランジスタＭ１２の入出力端子電圧とＰウエルの電圧とを逆バイアス状態に保つことができる。一方、昇圧セル２２の出力電圧が上昇するとともに電荷転送トランジスタＭ２２が導通状態となって、昇圧セル２２の出力端子より入力端子へ電荷が転送される。このとき、電荷転送トランジスタＭ２２の入出力端子電圧とＰウエルの電圧とを逆バイアス状態に保って同時に上がるため、電荷転送トランジスタＭ２２の基板バイアス効果を抑制した電荷転送が可能となる。
【０００８】
次に、時刻Ｔ２において、ＣＬＫ１が“Ｌ”（電源電圧Ｖｄｄ）、ＣＬＫ２が“Ｈ”（接地電圧Ｖｓｓ）となることで、昇圧セル１２と２２の動作を入れ替えることができ、時刻Ｔ３で時刻Ｔ１の状態にもどり、負昇圧動作が繰り返し実施される。
【０００９】
以上のとおり、図１０の負昇圧回路９０１によれば、常に昇圧セルの入出力端子とＰウエルの電圧とを逆バイアス状態に保って制御することができるため、昇圧セルの入出力端子（Ｎ拡散）とＰウエルとＮウエルのトリプルウエルから構成される電荷転送トランジスタを用いた場合においても寄生バイポーラトランジスタによる昇圧効率の低下を抑制でき、更に電荷転送トランジスタの基板バイアス効果を抑制して昇圧動作時の電荷転送効率を向上することができる。
【特許文献１】特開２００２−２３７１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来の負昇圧回路９０１は、例えば、昇圧セル１２の電荷転送トランジスタＭ１２のＰウエルを昇圧セル２３の出力端子に接続するため、クロック信号ＣＬＫ１，ＣＬＫ２の電圧遷移に応じて、電荷転送トランジスタＭ１２のＰウエルが形成する寄生容量をクロック信号ＣＬＫ１，ＣＬＫ２の電圧遷移幅で充放電する結果、消費電流が増加する課題があった。
【００１１】
また、クロック信号ＣＬＫ１，ＣＬＫ２で供給する電荷を電荷転送トランジスタＭ１２のＰウエルの充放電電荷として使用するため、昇圧効率が低下する課題があった。
【００１２】
また、電荷転送トランジスタＭ１２のＰウエルを昇圧セル２３の出力端子に接続するため、電荷転送トランジスタＭ１２のＰウエルを他の電荷転送トランジスタと分離する必要があり、レイアウト面積が増大する課題があった。
【００１３】
本発明の目的は、各昇圧セルに使用されているスイッチング素子の基板バイアス効果を抑制するとともに、消費電流の抑制とレイアウト面積抑制とを可能とする負昇圧回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明による負昇圧回路は、各昇圧セルのＰウエルの電位を昇圧セル各段の出力電位に固定することにより、Ｐウエル−Ｎウエル間の充放電電荷量を削減し、以て昇圧効率を向上させることとしたものである。
【００１５】
具体的に説明すると、請求項１の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セルを備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルから構成された第２の昇圧セル列と、前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、絶対値の大きい電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列を含む１つ以上の昇圧セル列のｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第２のウエル領域に印加することとした。
【００１６】
請求項２の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、前記第１の昇圧セル列のｉ段目（１≦ｉ≦Ｎ）の前記昇圧セルの出力電位と、前記第２の昇圧セル列のｉ段目（１≦ｉ≦Ｍ）の前記昇圧セルの出力電位とのうち、絶対値の大きい電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列を含む１つ以上の昇圧セル列の前記逆流防止回路又はｉ段目の前記昇圧セル又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第２のウエル領域に印加することとした。
【００１７】
請求項３の発明では、基板上に第１導電型の第１のウエル領域を有し、前記第１のウエル領域内に第２導電型の第２のウエル領域を有し、前記第１のウエル領域内と前記第２のウエル領域内とのうちいずれか一方又は両方に１つ以上のスイッチング素子を備えて、前記１つ以上のスイッチング素子により第１の端子と第２の端子との間をオン・オフして前記第１の端子から前記第２の端子へ電荷を転送する昇圧セル及び逆流防止回路を備えた昇圧回路において、Ｎ段（Ｎ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第１の昇圧セル列と、Ｍ段（Ｍ≧１）の前記昇圧セルと前記逆流防止回路とから構成された第２の昇圧セル列と、前記第１の昇圧セル列の逆流防止回路の中間電位と、前記第２の昇圧セル列の逆流防止回路の中間電位とのうち、絶対値の大きい電位を出力するアナログ比較回路とを有し、前記アナログ比較回路の出力電位を前記第１及び第２の昇圧セル列を含む１つ以上の昇圧セル列の前記逆流防止回路又はｉ段目より前段の前記昇圧セルのうちの１つ以上に備えられた前記１つ以上のスイッチング素子の前記第２のウエル領域に印加することとした。
【発明の効果】
【００１８】
請求項１の発明によれば、各昇圧セルのＰウエルの電位を昇圧セル各段の出力電位に固定することが可能となり、寄生バイポーラトランジスタによる昇圧効率の低下を抑制し、かつ電荷転送トランジスタの基板バイアス効果を抑制したうえで、Ｐウエル−Ｎウエル間の充放電電荷量を削減し、消費電流の削減が可能となる。また、Ｐウエル−Ｎウエル間の充放電電荷量を削減することで次段から前段へ転送される電荷量を増やすことが可能となり、昇圧効率を向上することができる。また、１つのアナログ比較回路で１つ以上の昇圧セル列に含まれる昇圧セルの第２のウエル領域の電位を制御することで、アナログ比較回路によるレイアウト面積増大を抑制できる。
【００１９】
請求項２の発明によれば、逆流防止回路の第２のウエル領域の電位制御を最終段のアナログ比較回路を用いて制御可能であり、レイアウト面積増大を抑制したうえで、逆流防止回路における電荷転送効率の低下を抑制することができる。
【００２０】
請求項３の発明によれば、逆流防止回路の第２のウエル領域の電位制御を逆流防止回路の中間電位を用いて制御可能であり、逆流防止回路の第２のウエル領域をより負電位に設定することで、寄生バイポーラトランジスタによる昇圧効率の低下を更に抑制することができる。また、同時に電荷転送効率の低下を抑制することができる。
【００２１】
請求項４の発明によれば、全ての段にアナログ比較回路を備えることで、昇圧セルの寄生容量を同一にし、設計容易性を向上することができる。
【００２２】
請求項５の発明によれば、任意の段数にアナログ比較回路を備えることで、第２のウエル領域と第１のウエル領域との耐圧マージンを確保したうえで、回路面積増大を抑制することができる。
【００２３】
請求項６及び７の発明によれば、第２のウエル領域のレイアウトを共通化することでレイアウト面積を削減することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態による負昇圧回路について、図面を参照しながら説明する。
【００２５】
図１は、本発明に係る負昇圧回路の構成例を示している。図１において、１００は２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して負昇圧動作を行うことで出力端子電圧（負昇圧電圧）Ｖｂｂを発生する２並列の負昇圧回路である。１０１、１０２、１０３、１０４、１０５、１０６は第１列と第２列との構成を持ち、第１列の奇数段目にはＣＬＫ１が入力され、第１列の偶数段目にはＣＬＫ２が入力され、第２列の奇数段目にはＣＬＫ２が入力され、第２列の偶数段目にはＣＬＫ１が入力される昇圧セル、１０７、１０８は負昇圧電圧Ｖｂｂの逆流を防止する逆流防止回路、１０９、１１０、１１１、１１２、１１３、１１４、１１５は昇圧セル１０１〜１０６の入出力端子、１１６、１１７、１１８は第１列と第２列との同じ段の昇圧セルの各々の入出力端子の電圧のうち低い側（絶対値の大きい値）の電圧を出力するアナログ比較回路の一例であり、１１９、１２０、１２１は各昇圧セル及び逆流防止回路のＰウエル（ＰＷ）に接続されたアナログ比較回路１１６，１１７，１１８の出力端子である。
【００２６】
図２（ａ）は昇圧セル１０１，１０２，１０３，１０４，１０５，１０６と、アナログ比較回路１１６，１１７，１１８の具体的構成の一例である。２０１は昇圧セルの出力端子である入出力端子１１０，１１１，１１２（１１３，１１４，１１５）から入力端子である入出力端子１０９，１１０，１１１（１０９，１１３，１１４）に電荷を転送するトリプルウエル構成からなるＮｃｈ（Ｎチャネル）トランジスタである電荷転送トランジスタ、Ｃ１は入出力端子１１０，１１１，１１２（１１３，１１４，１１５）をポンピングする昇圧容量、２０２、２０３はアナログ比較回路１１６，１１７，１１８に用いられるＮｃｈトランジスタである。
【００２７】
図２（ｂ）は逆流防止回路１０７，１０８の具体的構成の一例であり、負昇圧回路１００の出力端子から入力端子である入出力端子１１２（１１５）に電荷を転送するトリプルウエル構成からなるＮｃｈトランジスタである電荷転送トランジスタ２０１と、昇圧容量Ｃ２とを備える。
【００２８】
図１の負昇圧回路１００における２相クロック信号ＣＬＫ１，ＣＬＫ２の波形は、図１１と同様である。図１１を用いて、図１の負昇圧回路１００の動作を説明する。
【００２９】
時刻Ｔ１の状態でＣＬＫ１が“Ｌ”から“Ｈ”へ遷移し、ＣＬＫ２が“Ｈ”から“Ｌ”へと遷移すると、昇圧セル１０２，１０４，１０６の入出力端子１１１，１１３，１１５の電位が負昇圧（降圧）され、昇圧セル１０３，１０５、逆流防止回路１０８の各々の電荷転送トランジスタ２０１を介して入出力端子１１２から入出力端子１１１、入出力端子１１４から入出力端子１１３、負昇圧回路１００の出力端子から入出力端子１１５にそれぞれ電荷が転送される。このとき、アナログ比較回路１１６は、負昇圧された入出力端子１１３と負昇圧されていない入出力端子１１０との電位の関係により、Ｎｃｈトランジスタ２０２はオフ状態、Ｎｃｈトランジスタ２０３はオン状態となり、アナログ比較回路１１６の出力端子１１９には入出力端子１１３の電位が出力されて、昇圧セル１０１と昇圧セル１０４とのＰウエルに供給される。同様に、アナログ比較回路１１７の出力端子１２０には入出力端子１１１の電位が出力されて、昇圧セル１０２と昇圧セル１０５とのＰウエルに供給され、アナログ比較回路１１８の出力端子１２１には入出力端子１１５の電位が出力されて、昇圧セル１０３と昇圧セル１０６とのＰウエル及び逆流防止回路１０７と逆流防止回路１０８とのＰウエルに供給される。
【００３０】
時刻Ｔ２の状態でＣＬＫ１が“Ｈ”から“Ｌ”へ遷移し、ＣＬＫ２が“Ｌ”から“Ｈ”へと遷移すると、昇圧セル１０１，１０３，１０５の入出力端子１１０，１１２，１１４の電位が負昇圧され、昇圧セル１０２，逆流防止回路１０７，１０６の各々の電荷転送トランジスタ２０１を介して入出力端子１１１から入出力端子１１０、負昇圧回路１００の出力端子から入出力端子１１２、入出力端子１１５から入出力端子１１４にそれぞれ電荷が転送される。このとき、アナログ比較回路１１６は、負昇圧された入出力端子１１０と負昇圧されていない入出力端子１１３との電位の関係により、Ｎｃｈトランジスタ２０２はオン状態、Ｎｃｈトランジスタ２０３はオフ状態となり、アナログ比較回路１１６の出力端子１１９には入出力端子１１０の電位が出力されて、昇圧セル１０１と昇圧セル１０４とのＰウエルに供給される。同様に、アナログ比較回路１１７の出力端子１２０には入出力端子１１４の電位が出力されて、昇圧セル１０２と昇圧セル１０５とのＰウエルに供給され、アナログ比較回路１１８の出力端子１２１には入出力端子１１２の電位が出力されて、昇圧セル１０３と昇圧セル１０６とのＰウエル及び逆流防止回路１０７と逆流防止回路１０８とのＰウエルに供給される。
【００３１】
このように、図１の負昇圧回路１００によれば、各昇圧セル１０１〜１０６及び各逆流防止回路１０７，１０８のＰウエルの電位を昇圧セル各段の出力電位に固定することが可能となり、寄生バイポーラトランジスタによる昇圧効率の低下を抑制したうえで、Ｐウエル−Ｎウエル間の充放電電荷量を削減し、消費電流の削減が可能となる。また、Ｐウエル−Ｎウエル間の充放電電荷量を削減することで次段へ転送される電荷量を増やすことが可能となり、昇圧効率の向上及び昇圧クロックの高速化にも対応でき、レイアウト面積の削減が期待できる。
【００３２】
なお、アナログ比較回路１１６〜１１８は、Ｐウエル−Ｎウエルの耐圧マージン及び回路面積を考慮して、任意の段数の昇圧セルに対して設けることが可能であり、素子数を削減したうえでも上記に示す構成と同様の効果を有することができる。また、アナログ比較回路を備えない昇圧段の昇圧セルにおいて、昇圧セルの入力端子又は出力端子とＰウエルとの間にダイオード手段を備えることで、負昇圧回路起動時にＰウエルと昇圧セルの入出力端子との間の順方向バイアスを回避し、負昇圧回路動作を安定させることが期待できる。また、アナログ比較回路を備えない他の負昇圧回路の昇圧セルのＰウエルに対して、該当する昇圧段のアナログ比較回路の出力電圧を供給することで、負昇圧回路面積の増大を抑制することができる。
【００３３】
図３は、本発明に係る負昇圧回路の更に他の構成例を示している。図３において、３００は２相クロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで負昇圧電圧Ｖｂｂを発生する２並列の負昇圧回路である。３０１は、図１の逆流防止回路１０７，１０８の各々の中間端子３０２，３０３の電圧を比較して低い側（絶対値の大きい値）を出力するアナログ比較回路、３０４はアナログ比較回路３０１の出力端子であり、逆流防止回路１０７，１０８のＰウエルに接続される。
【００３４】
図４は、逆流防止回路１０７，１０８及びアナログ比較回路３０１の具体的構成の一例である。４０１は、逆流防止回路の入出力端子１１２（１１５）と中間端子３０２（３０３）との間に備えられたダイオード接続されたＮｃｈトランジスタ、Ｃ２は中間端子３０２（３０３）を負昇圧する昇圧容量である。なお、図１、図２（ａ）、図２（ｂ）と同一符号は、それらと同様であることを示す。
【００３５】
図１との差分として、図３の構成では、逆流防止回路１０７，１０８に対してアナログ比較回路３０１を設け、逆流防止回路１０７，１０８のＰウエルをより低い電圧で固定している。これにより寄生バイポーラトランジスタの動作を抑制し、昇圧効率の低下を抑制することができる。
【００３６】
なお、アナログ比較回路１１６〜１１８は、Ｐウエル−Ｎウエルの耐圧マージン及び回路面積を考慮して、図５の負昇圧回路５００に示すように、任意の段数の昇圧セルに対して設けることが可能であり、素子数を削減したうえでも上記に示す構成と同様の効果を有することができる。また、アナログ比較回路を備えない昇圧段の昇圧セルにおいて、昇圧セルの入力端子又は出力端子とＰウエルとの間にダイオード手段を備えることで、負昇圧回路起動時にＰウエルと昇圧セルの入出力端子との間の順方向バイアスを回避し、負昇圧回路動作を安定させることが期待できる。また、アナログ比較回路を備えない他の負昇圧回路の昇圧セル及び逆流防止回路のＰウエルに対して、該当する昇圧段のアナログ比較回路の出力電圧を供給することで、負昇圧回路面積の増大を抑制することができる。
【００３７】
以上、負昇圧回路構成として、２相クロック信号ＣＬＫ１，ＣＬＫ２を用いる負昇圧回路を例としたが、図１、図３、図５の昇圧セル及び逆流防止回路として、図６（ａ）、図６（ｂ）に示す４相クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を用いた負昇圧回路や、図７（ａ）、図７（ｂ）に示すような２相クロック信号ＣＬＫ１，ＣＬＫ２を用いた負昇圧回路等、昇圧セルにトリプルウエルのＮｃｈトランジスタを使用している場合には、アナログ比較回路１１６〜１１８を用いることで、昇圧セル及び逆流防止回路の構成にかかわらず同様の効果を有することが可能である。
【００３８】
なお、図６（ａ）において、６０１は電荷転送トランジスタ（Ｎｃｈトランジスタ）、６０２はサブ電荷転送トランジスタ（Ｎｃｈトランジスタ）、Ｃ３はサブ昇圧容量である。また、図６（ｂ）において、６０３はダイオード接続されたＮｃｈトランジスタである。図７（ａ）において、７０１は電荷転送トランジスタ（Ｎｃｈトランジスタ）、７０２はＰｃｈトランジスタ、７０３はＮｃｈトランジスタである。また、図７（ｂ）において、７０４はダイオード接続されたＮｃｈトランジスタである。
【００３９】
また、図示のアナログ比較回路１１６〜１１８の構成は一例であり、同様の機能を有するものであればよい。
【００４０】
図８（ａ）、図８（ｂ）は、本発明に係る負昇圧回路におけるレイアウト構成例を示す平面図であり、図１で示した昇圧セル１０１〜１０６の電荷転送トランジスタ２０１とアナログ比較回路１１６〜１１８とを図示している。なお、ＮＴは基板上の深いＮウエル、ＰＷは当該Ｎウエル領域内に形成されたＰウエルである。
【００４１】
図８（ａ）より、アナログ比較回路１１６（又は１１７，１１８）の出力端子１１９（又は１２０，１２１）は、昇圧セル１０１と１０４（又は１０２と１０５、又は１０３と１０６）の電荷転送トランジスタ２０１のＰウエルに接続され、かつ、当該Ｐウエルは２つの昇圧セル１０１，１０４の電荷転送トランジスタ２０１に対して共通にレイアウトされている。
【００４２】
図８（ａ）によれば、アナログ比較回路１１６の出力電圧により制御される２つ以上の昇圧セル１０１，１０４内に存在するトリプルウエル構造のスイッチング素子２０１において、Ｐウエルを共通にレイアウトすることが可能となり、レイアウト面積を削減することができる。
【００４３】
なお、図８（ａ）のレイアウト構成は一例であり、図８（ｂ）、更には図９（ａ）、図９（ｂ）のように、アナログ比較回路１１６の出力電圧により制御されるスイッチング素子２０１のＰウエルのレイアウトを昇圧セルの段数に関係なく任意に分離、共通化することができる。
【００４４】
また、当然ながら、逆流防止回路のＰウエルのレイアウトも昇圧セル同様、任意に分離、共通化することができる。
【産業上の利用可能性】
【００４５】
以上説明してきたとおり、本発明に係る負昇圧回路は、昇圧セルを構成するトリプルウエル構造の素子において、基板バイアス効果を抑制したうえで、消費電流の削減、回路面積、レイアウト面積を削減できる特徴を有し、不揮発性半導体記憶装置、ＣＭＯＳプロセスでのアナログ回路特性改善のための電源発生回路等として有用である。
【００４６】
また、ＤＲＡＭ等の揮発性半導体記憶装置、液晶装置、携帯機器の電源回路等の用途にも応用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る負昇圧回路の構成例を示すブロック図である。
【図２】（ａ）及び（ｂ）は本発明に係る負昇圧回路の詳細構成例を示す回路図である。
【図３】本発明に係る負昇圧回路の他の構成例を示すブロック図である。
【図４】本発明に係る負昇圧回路の他の詳細構成例を示す回路図である。
【図５】本発明に係る負昇圧回路の更に他の構成例を示すブロック図である。
【図６】（ａ）及び（ｂ）は本発明に係る負昇圧回路の更に他の詳細構成例を示す回路図である。
【図７】（ａ）及び（ｂ）は本発明に係る負昇圧回路の更に他の詳細構成例を示す回路図である。
【図８】（ａ）及び（ｂ）は本発明に係る負昇圧回路におけるレイアウト構成例を示す平面図である。
【図９】（ａ）及び（ｂ）は本発明に係る負昇圧回路における他のレイアウト構成例を示す平面図である。
【図１０】従来の負昇圧回路の例を示す回路図である。
【図１１】図１０の負昇圧回路における２相クロック信号の波形図である。
【符号の説明】
【００４８】
１００，３００，５００  負昇圧回路
１０１〜１０６  昇圧セル
１０７，１０８  逆流防止回路
１０９〜１１５  昇圧セルの入出力端子
１１６〜１１８  アナログ比較回路
１１９〜１２１  アナログ比較回路の出力端子
２０１  電荷転送トランジスタ（Ｎｃｈトランジスタ）
２０２，２０３  Ｎｃｈトランジスタ
３０１  アナログ比較回路
３０２，３０３  逆流防止回路の中間端子
３０４  アナログ比較回路の出力端子
４０１  ダイオード接続されたＮｃｈトランジスタ
６０１  電荷転送トランジスタ（Ｎｃｈトランジスタ）
６０２  サブ電荷転送トランジスタ（Ｎｃｈトランジスタ）
６０３  ダイオード接続されたＮｃｈトランジスタ
７０１  電荷転送トランジスタ（Ｎｃｈトランジスタ）
７０２  Ｐｃｈトランジスタ
７０３  Ｎｃｈトランジスタ
７０４  ダイオード接続されたＮｃｈトランジスタ
９０１  負昇圧回路
Ｃ１，Ｃ２  昇圧容量
Ｃ３  サブ昇圧容量
ＣＬＫ１〜ＣＬＫ４  クロック信号
ＮＴ  深いＮウエル
ＰＷ  Ｐウエル
Ｖｂｂ  負昇圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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