(57)【要約】【課題】３次元アレイ構造を備えた不揮発性メモリ装置及びそのリペア装置と方法を提供する。【解決手段】本発明に従う不揮発性メモリ装置は、積層された複数の基板層にセルアレイが各々に形成され、各々のセルアレイは、ビットラインを共有する３次元セルアレイと、３次元セルアレイに含まれるメモリユニットを選択するための列選択回路と、３次元セルアレイに位置する一つのリダンダントビットラインが複数の欠陥列をリペアするように選択回路を制御するヒューズボックスと、を含む。【選択図】図４
2009170082.tif 000002
【特許請求の範囲】
【請求項１】
積層された複数の基板層にセルアレイが各々形成され、前記各々のセルアレイは、ビットラインを共有する３次元セルアレイと、
前記３次元セルアレイに含まれるメモリユニットを選択するための列選択回路と、
前記３次元セルアレイに位置する何れか一つのリダンダントビットラインが複数の欠陥列をリペアするように、前記列選択回路を制御するヒューズボックスと、を含むことを特徴とする不揮発性メモリ装置。
【請求項２】
前記複数の欠陥列の数は、前記積層された複数の基板層の数と同一であるか、或いは少ないことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記ヒューズボックスは、前記一つのリダンダントビットラインを選択するために一つの欠陥列アドレスを格納する一つのヒューズ回路を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記一つの欠陥列アドレスに対応する欠陥ビットラインは、複数の欠陥メモリユニットと連結されることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記ヒューズボックスは、前記一つのリダンダントビットラインを選択するために複数の欠陥列アドレスを各々格納するための複数のヒューズ回路を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記複数のヒューズ回路の数は、前記基板層の数に対応することを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記複数のヒューズ回路の各々は、基板層の各々に対応するレイヤアドレスによって選択されることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記メモリユニットは、不揮発性メモリで形成されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
積層された複数の基板層にセルアレイが各々形成され、前記各々のセルアレイは、ビットラインを共有する３次元セルアレイと、
前記３次元セルアレイに連結されるビットラインを選択するための列選択回路と、
基板層に対応するレイヤアドレス及び列アドレスに応答して前記３次元セルアレイに位置する何れか一つのリダンダントビットラインが複数の欠陥列をリペアするように前記列選択回路を制御するヒューズボックスとを含み、
前記３次元セルアレイは、
基板層の各々に対応し、第１ビットラインに連結される第１メモリユニットと、
前記基板層の各々に対応し、第２ビットラインに連結される第２メモリユニットと、
前記基板の各々に対応し、リダンダントビットラインに連結されるリダンダントメモリユニットと、を含むことを特徴とする不揮発性メモリ装置。
【請求項１０】
前記第１メモリユニットのうちに、少なくとも一つに欠陥が存在する場合、前記ヒューズボックスは、前記第１ビットラインに対応する列アドレスを格納し、前記第１ビットラインに対応する列アドレスが入力されると、前記リダンダントビットラインが選択されるように前記列選択回路を制御することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記第１メモリユニットのうちに発生する欠陥メモリユニットと前記第２メモリユニットのうちに発生する欠陥メモリユニットとが互いに異なる基板層に位置する場合、前記ヒューズボックスは、前記第１ビットラインに対応する列アドレスに応答して、前記第２ビットラインに対応する列アドレスに応答して前記リダンダントビットラインが選択されるように前記列選択回路を制御することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１２】
前記ヒューズボックスは、第１ビットラインに対応する列アドレスと前記第２ビットラインに対応する列アドレスとを格納するための少なくとも二つのヒューズボックスユニットを含むことを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記ヒューズボックスユニットは、前記基板層に対応する基板層アドレスに応答して何れか一つが活性化されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
積層された複数の基板層にセルアレイが各々形成され、前記各々のセルアレイは、ビットラインを共有する３次元セルアレイと、
前記３次元セルアレイに連結されるビットラインを選択するための列選択回路と、
列アドレスに応答して前記３次元セルアレイに位置する何れか一つのリダンダントビットラインが、何れか一つの欠陥列をリペアするように前記列選択回路を制御するヒューズボックスとを含み、
前記３次元セルアレイは、
基板層の各々に対応し、第１ビットラインに連結される第１メモリユニットと、
前記基板層の各々に対応し、第２ビットラインに連結される第２メモリユニットと、
前記基板層の各々に対応し、第１リダンダントビットラインに連結される第１リダンダントメモリユニットと、
前記基板層の各々に対応し、第２リダンダントビットラインに連結される第２リダンダントメモリユニットと、を含むことを特徴とする不揮発性メモリ装置。
【請求項１５】
前記第１メモリユニットのうち、少なくとも何れか一つに欠陥が存在する場合、前記ヒューズボックスは、前記第１ビットラインに対応する列アドレスを格納して、前記第１ビットラインに対応する列アドレスが入力されると、前記第１リダンダントビットラインが選択されるように前記列選択回路を制御することを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
前記第２メモリユニットのうち、何れか一つの欠陥メモリユニットが存在する場合、前記ヒューズボックスは、前記第２ビットラインに対応する列アドレスを格納し、前記第２ビットラインに対応する列アドレスが入力されると、前記第２リダンダントビットラインが選択されるように前記列選択回路を制御することを特徴とする請求項１５に記載の不揮発性メモリ装置。
【請求項１７】
前記ヒューズボックスは、一つのリダンダントビットラインを選択するために一つの欠陥列アドレスを格納するヒューズボックスユニットを含むことを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１８】
積層された複数の基板層にセルアレイが各々形成される３次元セルアレイと、
前記セルアレイの各々に対応して、各々のセルアレイに含まれるメモリブロックを選択するための複数の行デコーダと、
前記セルアレイのうち、何れか一つに存在する欠陥メモリブロックを前記セルアレイのうち、何れか一つに位置するリダンダントメモリブロックにリペアすうように、前記複数の行デコーダを制御するヒューズブロックと、を含むことを特徴とする不揮発性メモリ装置。
【請求項１９】
前記ヒューズブロックは、前記複数のセルアレイの各々に対応する前記リダンダントメモリブロックを選択するための複数のヒューズボックスを含むことを特徴とする請求項１８に記載の不揮発性メモリ装置。
【請求項２０】
前記ヒューズボックスは、前記欠陥メモリブロックが位置する基板層に対応するレイヤアドレスをプログラムするための格納ユニットを含むことを特徴とする請求項１９に記載の不揮発性メモリ装置。
【請求項２１】
前記ヒューズボックスの各々は、ヒューズボックスの各々にプログラムされたアドレスと入力されるブロックアドレス及びレイヤアドレスが同一である場合、対応するリダンダントメモリブロックが選択されるように前記複数の行デコーダを制御することを特徴とする請求項２０に記載の不揮発性メモリ装置。
【請求項２２】
積層された複数の基板層にセルアレイが各々形成される３次元セルアレイと、
前記セルアレイの各々に対応して、各々のセルアレイに含まれるメモリブロックを選択するための複数行デコーダと、
前記セルアレイのうち、何れか一つに存在する欠陥メモリブロックを前記何れか一つのセルアレイが位置する基板層のリダンダントメモリブロックにリペアするように前記複数の行デコーダを制御するヒューズブロックと、を含むことを特徴とする不揮発性メモリ装置。
【請求項２３】
前記ヒューズブロックは、前記複数の基板層の各々に対応する複数ヒューズボックスを含み、各々のヒューズボックスは、欠陥ブロックのブロックアドレスを格納することを特徴とする請求項２２に記載の不揮発性メモリ装置。
【請求項２４】
前記複数のヒューズボックスの各々は、対応する基板層の各々に対応するレイヤアドレスによって選択されることを特徴とする請求項２３に記載の不揮発性メモリ装置。
【請求項２５】
不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するメモリ制御機とを含み、前記不揮発性メモリ装置は、請求項１に記載された不揮発性メモリ装置であることを特徴とするメモリシステム。
【請求項２６】
前記不揮発性メモリ装置は、ナンドフラッシュメモリ装置であることを特徴とする請求項２５に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、より詳細には、３次元アレイ構造を備えた不揮発性メモリ装置及びそのリペア装置と方法に関する。
【背景技術】
【０００２】
半導体製造技術の発展に従って、高密度メモリに対する要求が続いている。このような要求を充足させるために多様な方法が提案されている。その方法のうち、一つは、３次元アレイ構造(Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ  Ａｒｒａｙ  Ｓｔｒｕｃｔｕｒｅ)を備えるメモリ装置(以下、“３Ｄメモリ装置”と称する)を提供することである。３Ｄメモリ装置を具現するための技術が特許文献１に“ＴＨＲＥＥ−ＤＩＭＥＮＳＩＯＮＡＬ  ＲＥＡＤ−ＯＮＬＹ  ＭＥＭＯＲＹ”という題目で、そして 特許文献２に“ＶＥＲＴＩＣＡＬＬＹ  ＳＴＡＣＫＥＤ  ＦＩＥＬＤ  ＰＲＯＧＲＡＭＭＡＢＬＥ  ＮＯＮＶＯＬＡＴＩＬＥ  ＭＥＭＯＲＹ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＦＡＢＲＩＣＡＴＩＯＮ”という題目で、そして特許文献３に“ＷＯＲＤ  ＬＩＮＥ  ＡＲＲＡＮＧＥＭＥＮＴ  ＨＡＶＩＮＧ  ＳＥＧＭＥＮＴＥＤ  ＷＯＲＤ  ＬＩＮＥＳ”という題目で各々掲載され、この出願のレファレンスに含まれる。
【０００３】
３Ｄメモリ装置は、複数の半導体物質層の各々に形成されるメモリセルアレイを含む。半導体物質層は、シリコン基板とシリコン基板上に順次的に積層された基板とを含む。現在、基板の積層のため、多様な工程技術が適用される。即ち、積層にしたがって発生する基板の間の電気的な特性の偏差を遮断するための技術が多様に試みられる。したがって、積層された基板上に形成されるメモリセルの電気的な特性が積層されない基板上に形成されるメモリセルと大きな差が生じないように技術的な試みが行われる。
【０００４】
上述した３Ｄメモリ装置の登場は、制限された面積内で、メモリ装置の格納容量を拡充するための画期的な突破口を提供する。したがって、３Ｄメモリ装置の効率的な運用と駆動のためには、メモリセルが多重の基板上に形成される３Ｄメモリ装置の特性に最適化された技術が必要である。特に、不揮発性メモリ装置で大きい問題になる欠陥メモリセルに対するリペア動作を支援することができるリペア技術が切実に要求される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５、８３５、３９６号公報
【特許文献２】米国特許第６、０３４、８８２号公報
【特許文献３】米国特許第７、００２、８２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、３Ｄメモリ装置のリペア回路及びリペア方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した目的を達成すべく、本発明による不揮発性メモリ装置は、積層された複数の基板層にセルアレイが各々形成され、前記セルアレイの各々は、ビットラインを共有する３次元セルアレイと、前記３次元セルアレイに含まれるメモリユニットを選択するための列選択回路と、前記３次元セルアレイに位置する何れか一つのリダンダントビットラインが複数の欠陥列をリペアするように前記選択回路を制御するヒューズボックスと、を含む。
【０００８】
前記目的を達成するための本発明の不揮発性メモリ装置は、積層された複数の基板層にセルアレイが各々形成され、前記各々のセルアレイは、ビットラインを共有する３次元セルアレイと、前記３次元セルアレイに連結するビットラインを選択するための列選択回路と、基板層に対応するレイヤアドレス及び列アドレスに応答して前記３次元セルアレイに位置する何れか一つのリダンダントビットラインが複数の欠陥列をリペアするように前記列選択回路を制御するヒューズボックスとを含み、前記３次元セルアレイは、基板層の各々に対応し、第１ビットラインに連結される第１メモリユニットと、前記基板層の各々に対応し、第２ビットラインに連結される第２メモリユニットと、前記基板層の各々に対応し、リダンダントビットラインに連結されるリダンダントメモリユニットとを含む。
【０００９】
前記目的を達成するための本発明の不揮発性メモリ装置は、積層された複数の基板層にセルアレイが各々形成され、前記各々のセルアレイは、ビットラインを共有する３次元セルアレイと、前記３次元セルアレイに連結するビットラインを選択するための列選択回路と、アドレスに応答して前記３次元セルアレイに位置する何れか一つのリダンダントビットラインが何れか一つの欠陥列をリペアするように前記列選択回路を制御するヒューズボックスとを含み、前記３次元セルアレイは、基板層の各々に対応して第１ビットラインに 連結される第１メモリユニットと、前記基板層の各々に対応して第２ビットラインに連結される第２メモリユニットと、前記基板層の各々に対応して第１リダンダントビットラインに連結される第１リダンダントメモリユニットと、前記基板層の各々に対応して第２リダンダントビットラインに連結される第２リダンダントメモリユニットとを含む。
【００１０】
前記目的を達成するための本発明の不揮発性メモリ装置は、積層された複数の基板層にセルアレイが各々形成される３次元セルアレイと、前記セルアレイの各々に対応して各々のセルアレイに含まれるメモリブロックを選択するための複数の行デコーダと、そして前記セルアレイのうち、何れか一つに存在する欠陥メモリブロックを前記セルアレイのうち、何れか一つに位置するリダンダントメモリブロックにリペアするように前記複数の行デコーダを制御するヒューズブロックとを含む。
【００１１】
前記目的を達成するための本発明の不揮発性メモリ装置は、積層された複数の基板層にセルアレイが各々形成される３次元セルアレイと、前記セルアレイの各々に対応して各々のセルアレイに含まれるメモリブロックを選択するための複数の行デコーダと、そして前記セルアレイのうち、何れか一つに存在する欠陥メモリブロックを前記セルアレイのうち、何れか一つに位置する基板層のリダンダントメモリブロックにリペアするように前記複数行デコーダを制御するヒューズブロックとを含む。
【００１２】
上述した構成によって、本発明の不揮発性メモリ装置は、３次元セルアレイ構造を備えてもリペア効率を最大化することができる。
【発明の効果】
【００１３】
本発明に従う３Ｄメモリ装置は、３Ｄ構造を備えるセルアレイ構造にもかかわらず、容易に不良メモリ領域に対するリペア動作を效果的に実行することができる。また、各階層の間にリダンダントメモリユニットを共有することができ、リペア効率を画期的に高めることができる。
【図面の簡単な説明】
【００１４】
【図１】３次元セルアレイを備える本発明に従う３Ｄメモリ装置を示すブロック図である。
【図２】本発明の第１実施形態に従うリペア方法を示す図である。
【図３】本発明の第１実施形態に従うヒューズブロックの構成及び動作を示すブロック図である。
【図４】本発明の第２実施形態に従うリペア方法を示す図である。
【図５】本発明の第２実施形態に従うヒューズブロックの構成及び動作を示すブロック図である。
【図６】本発明の第３実施形態に従うヒューズブロックの構成を示すブロック図である。
【図７】本発明の第３実施形態に従うブロックリペア方法を示す図である。
【図８】本発明の第４実施形態に従うヒューズブロックの構成を示すブロック図である。
【図９】本発明の第４実施形態に従うヒューズボックスのヒューズユニットを示す回路図である。
【図１０】本発明の第４実施形態に従うブロックリペア方法を示す図である。
【図１１】本発明に従う３Ｄメモリ装置を含むメモリシステムを簡略に示すブロック図である。
【図１２】本発明のメモリシステムを装着するデジタルスチルカメラを簡略に示すブロック図である。
【図１３】本発明のメモリシステムを装着するコンピュータシステムを簡略に示すブロック図である。
【図１４】本発明の３Ｄメモリ装置を製造する方法を簡略に示す図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して本発明の望ましい実施の形態をより詳細に説明する。
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的な思想を容易に実施することができるように本発明の実施形態を添付された図面を参照して説明する。
【００１６】
図１は、本発明に従う３Ｄメモリ装置の簡略な構造を示すブロック図である。図１を参照すると、本発明の３Ｄメモリ装置は、例示的な二つの基板層に形成されるセルアレイ１０、４０と、各々のセルアレイに含まれるメモリユニットＭＵ＜１＞、ＭＵ＜２＞を選択するための選択回路２０、３０、５０を含む。そして、行方向、又は列方向のリペア動作を実行するためのヒューズブロック６０を 含む。以下では、複数の基板層に形成されるセルアレイを３次元セルアレイと称する。３次元セルアレイを備える３Ｄメモリ装置での欠陥をリペアするための技術を以下で簡略に説明する。
【００１７】
第１セルアレイ１０及び第２セルアレイ４０は、互いに異なる基板層(又は、レイヤ)に形成されるメモリユニットのアレイを示す。第１セルアレイ１０は、第１基板層(１ｓｔ  Ｌａｙｅｒ)に形成される複数のメモリユニットに構成される。ここで、立体的な視覚効果のために第１セルアレイ１０に含まれるメモリユニットには、第１基板層のワードラインＷＬ＜１＞とビットラインＢＬ＜１１＞とによって選択されるメモリユニットＭＵ＜１＞のみを示す。そして、第２基板層に形成される第２セルアレイ４０に含まれるメモリユニットには、ワードラインＷＬ＜２＞とビットラインＢＬ＜１２＞とによって選択されるメモリユニットＭＵ＜２＞のみを示す。しかし、各々の基板層には、複数のワードライン及びビットラインが含まれてその交差点の各々には、メモリユニットが位置するようになる。
【００１８】
第１行デコーダＸ-ＤＥＣ_１、２０及び第２行デコーダＸ-ＤＥＣ_２、５０は、互いに異なる基板層に形成することができるが、望ましくは、製造工程上の効率のために一つの基板層に形成するのが良い。第１行デコーダ２０は、第１セルアレイ１０に含まれるメモリユニットを選択するための行方向(例えば、ワードライン)選択動作を実行する。第１行デコーダＸ-ＤＥＣ_１、２０は、一般的に行アドレス(Ｒｏｗａｄｄｒｅｓｓ)によって、第１セルアレイ１０の何れか一つの行、又はメモリブロックを選択する。第２行デコーダ５０は、第１行デコーダと同じ動作を実行するか、各々独立的に動作する。本発明に従う、第１行デコーダＸ-ＤＥＣ_１、２０及び第２行デコーダＸ-ＤＥＣ_２、５０は、行方向のリペアのためのヒューズ データＦＤ_Ｒに応答し、各々独立的なリペア動作を実行することができる。
【００１９】
列デコーダ３０は、列アドレス(Ｃｌｏｕｍｎ  ａｄｄｒｅｓｓ)に対応する何れかの列(又は、ビットライン)を選択する。３次元セルアレイ構造で、本発明の列デコーダ３０で選択される一つのビットラインは、基板層の各々の列に対応するビットラインに連結される。即ち、列デコーダ３０によってビットラインＢＬ＜１＞が選択されると、第１セルアレイ１０に対応するビットラインＢＬ＜１１＞と第２セルアレイ４０に対応するビットラインＢＬ＜１２＞が同時に選択される。したがって、メモリユニットＭＵ＜１＞とメモリユニットＭＵ＜２＞とは、ビットラインＢＬ＜１＞を共有するようになる。例えば、基板の位置によってビットラインＢＬ＜１１＞とビットラインＢＬ＜１２＞とに表記したが、二つのビットラインは、ビットラインＢＬ＜１＞に含まれる。したがって、各々の基板層は、一つのビットラインを共有する列構造を備える。本図面では、一つのビットラインＢＬ＜１＞に対することのみを示したが、このような構造のビットラインは、列デコーダ３０に連結される全てビットラインに同一に適用される。
【００２０】
ヒューズブロック６０は、入力されるアドレスを検出して、列方向のリペア動作のためのヒューズデータＦＤ_Ｃ、又は行方向のリペア動作のためのヒューズデータＦＤ_Ｒを生成する。本発明のヒューズブロック６０の配置及び構成方式によって、一つのリダンダント列が複数の欠陥列をリペアすることができる。そして、基板層の位置に関係なく、欠陥メモリブロックを欠陥メモリブロックが位置しない基板層でリペアすることができる。
【００２１】
上述した構成を含む本発明の３Ｄメモリ装置は、不揮発性メモリ装置に構成することができる。例えば、フラッシュメモリ装置、ＰＲＡＭ、ＦＲＡＭなどに適用することが出来るということは、この分野で通常の知識を習得した者には自明である。しかし、本発明の技術的な特徴が不揮発性メモリ装置に限定されるものではない。そして、メモリユニットＭＵ＜１＞、ＭＵ＜２＞は、メモリセル、ページ、メモリブロック、メモリストリング、何れか一つの列に対応するメモリ単位を包括することができる。
【００２２】
上述の構成を簡略に要約すると、本発明の３Ｄメモリ装置は、第１基板層と第２基板層とに各々に形成されるセルアレイ１０、４０を含む。３次元に積層される方式に形成されるセルアレイ１０、４０で発生する欠陥メモリユニットを復旧するためには、セルアレイ１０、４０の各々にリダンダントメモリ領域を含む。そして、セルアレイ１０、４０の各々を選択するためのレイヤアドレスが提供されて欠陥が存在するメモリをリダンダントメモリに代替する。ここで、リペアのために必ず考慮されるべきの事項は、第１基板層と第２基板層とに各々形成されるメモリユニットＭＵ＜１＞、ＭＵ＜２＞は、同一ビットラインＢＬ＜１＞に連結されることである。そして、このような一つのビットラインを各基板層のメモリユニットが共有(Ｓｈａｒｅ)する構成は、第１セルアレイ１０と第２セルアレイ４０の諸般メモリユニットに適用される。したがって、本発明は、セルアレイ１０、４０の各々に含まれるメモリユニットによって共有されるビットラインを考慮し、欠陥メモリユニットの復旧を実行する構成に対して記述するものである。ここで、第１基板層及び第２基板層の各々に形成される第１セルアレイ１０及び第２セルアレイ４０に対して図示及び説明したが、積層される基板層の数は、示した層数以上とすることが出来るのは、この分野で通常の知識を習得した者には自明である。以下では、このような本発明の復旧方法を実行する構成の機能がより詳細に説明される。
【００２３】
図２は、本発明の第１実施形態に従う欠陥セルの列方向のリペア方式を示す図である。図２を参照すると、ヒューズブロック１１０からヒューズデータＦＤ_Ｃに応答して列選択回路及びページバッファ１２０が実行するリペア動作が矢印を通して説明される。
【００２４】
第１基板層(１ｓｔ  Ｌａｙｅｒ)１３０には、メモリセルＭＣ＜１０＞、ＭＣ＜１１＞、ＭＣ＜１２＞、ＭＣ＜１３＞及び欠陥が存在するメモリセルを代替するためのリダンダントメモリセルＲＭＣ＜１０＞、ＲＭＣ＜１１＞、ＲＭＣ＜１２＞が含まれる。第２基板層(２ｎｄ  Ｌａｙｅｒ)１４０には、メモリセルＭＣ＜２０＞、ＭＣ＜２１＞、ＭＣ＜２２＞、ＭＣ＜２３＞及び欠陥が存在するメモリセルを代替するためのリダンダントメモリセルＲＭＣ＜２０＞、ＲＭＣ＜２１＞、ＲＭＣ＜２２＞が含まれる。各基板層(又は、レイヤ)に含まれるメモリセルＭＣ＜１０＞とメモリセルＭＣ＜２０＞とは、ビットラインＢＬ＜０＞を共有(Ｓｈａｒｅ)する。したがって、メモリセルＭＣ＜２０＞をプログラムするためには、メモリセルＭＣ＜１０＞と共有されるビットラインＢＬ＜０＞に接地電圧を印加して、ワードラインＷＬ＜２＞には、プログラム電圧が印加される。このような操作を通して、ビットラインＢＬ＜０＞の共有構造にもかかわらず、メモリセルＭＣ＜１０＞とメモリセルＭＣ＜２０＞のうち、何れか一つのメモリセルを選択的に読み出す或いはプログラムすることができる。
【００２５】
しかし、欠陥セルの発生時には問題が変わる。即ち、欠陥セルをリダンダントメモリセルに代替するにあたって、基板層の各々に含まれるリダンダントメモリセルがビットラインを共有することは、リペアの技術的な難しさを提供する。しかし、本発明の第１実施形態で定義されるリペア方法によると、一つのリダンダントビットラインは、欠陥セルが存在する一つのビットラインと代替される。即ち、第１基板層、又は第２基板層のうち、何れか一つに欠陥セルが存在するビットラインは、リダンダントビットラインのうち、何れか一つと代替される。そして一つのビットラインに共有される第１基板層１３０及び第２基板層１４０に属するメモリセルの全てが欠陥セルである場合、一つのリダンダントビットラインがリペアのために代替することができる。しかし、互いに異なる列アドレスを備える欠陥ビットラインは、一つのリダンダントビットラインに代替させることはできない。より詳細に説明すると、次の通りである。
【００２６】
ビットラインＢＬ＜０＞を共有するメモリセルのうち、第２基板層(２ｎｄ  Ｌａｙｅｒ)１４０に位置するメモリセルＭＣ＜２０＞のみに、欠陥が存在する場合を仮定する。この時、ヒューズブロック１１０は、ビットラインＢＬ＜０＞をリダンダントビットラインＲＢＬ＜１＞に代替するようにプログラムされる。
【００２７】
ビットラインＢＬ＜１＞を共有するメモリセルのうち、第１基板層(１ｓｔ  Ｌａｙｅｒ)１３０に形成されるメモリセルＭＣ＜１１＞のみに、欠陥が存在する場合を考える。この時、ヒューズブロック１１０は、ビットラインＢＬ＜１＞をリダンダントビットラインＲＢＬ＜０＞に代替するようにプログラムすることができる。ビットラインＢＬ＜２＞を共有するメモリセルのうちには、欠陥メモリセルがない。したがって、ビットラインＢＬ＜２＞は、リダンダントビットラインにリペアされない。
【００２８】
ビットラインＢＬ＜３＞を共有するメモリセルのうち、第１基板層(１ｓｔ  Ｌａｙｅｒ)１３０及び第２基板層(２ｎｄ  Ｌａｙｅｒ)１４０に含まれるメモリセルの全てに欠陥が存在する場合は、より容易にリペアすることができる。即ち、ビットラインＢＬ＜３＞をリダンダントビットラインＲＢＬ＜２＞に代替して、ビットラインＢＬ＜３＞を共有する欠陥メモリセルＭＣ＜１３＞、ＭＣ＜２３＞をリペアすることができる。
【００２９】
上述したリペア動作のためには、入力されるアドレスＡｄｄを感知し、欠陥セルが存在するビットラインに対応する列アドレスなのかを感知し、リペアのためのヒューズデータＦＤ_Ｃを生成するためのヒューズブロック１１０の設定が必須である。ヒューズブロック１１０は、強い電流やレーザを調整してプログラムするヒューズボックスや電気的な方法でプログラムするイ-ヒューズ(ｅ-Ｆｕｓｅ)、又は多様な不揮発性メモリで代替することができることは、この分野で通常の知識を習得した者には、自明である。ヒューズブロック１１０は、入力されるアドレスＡｄｄのうち、列アドレス(Ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ)のみを感知して、予めプログラムされた欠陥セルが存在する列アドレスなのか否かを判断し、判断に基づいてヒューズデータＦＤ_Ｃを生成する。
【００３０】
列選択回路及びページバッファ１２０は、ヒューズブロック１１０からのヒューズデータＦＤ_Ｃに応答して基板層の全てに欠陥セルが存在するビットラインは、一つのリダンダントビットラインに代替される。そして、何れか一つの基板層のみに、欠陥セルが存在するビットラインは、各々の互いに異なるリダンダントビットラインに代替されるように選択動作を実施する。選択されたビットラインを通じてメモリセルに格納されたデータが出力或いは入力されることができる。
【００３１】
前記の構成及び各構成の動作を通して、積層構造を備えた３Ｄメモリ装置の欠陥セルに対する列方向リペア動作が隨行されることができる。
【００３２】
図３は、上述した図２のヒューズブロック１１０及び列選択回路及びページバッファ１２０の構成を簡略に示すためのブロック図である。図３を参照すると、本発明の３Ｄメモリ装置は、欠陥セルの列アドレスを検出する機能を備えるヒューズブロック１１０を含む。ヒューズブロック１１０は、入力される列アドレスとプログラムされた欠陥セルの列アドレスとを比較してリペアの可否を決定する。ヒューズブロック１１０は、入力される列アドレスがプログラムされた欠陥列のアドレスと同一である場合、入力される欠陥列に対応するビットライン(又は、ページバッファ)を指定されたリダンダントビットラインに代替するように列選択回路１２１を制御する。より詳細に説明すれば、次の通りである。
【００３３】
ヒューズブロック１１０は、リダンダントビットラインの各々がリペアする欠陥列アドレスを格納するためのヒューズボックスＦＢ_０〜ＦＢ_２を含む。ヒューズボックスＦＢ_０〜ＦＢ_２には、リダンダントビットラインの各々がリペアするための欠陥列のアドレスがプログラムされる。万一、何れか一つの欠陥列のアドレスがヒューズボックスＦＢ_０、１１１にプログラムされた場合を仮定する。ヒューズボックスＦＢ_０、１１１にプログラムされたアドレスと入力される列アドレス(Ｃｏｌｕｍｎ  Ａｄｄ)とが同一である場合、ヒューズボックスＦＢ_０、１１１は、欠陥列をリペアするためのリペア信号Ｒｅｐ＜０＞を列選択回路１２１に提供する。それに応答して、入力される欠陥列に対応するビットラインの代りにリダンダントビットラインＲＢＬ＜０＞及びリダンダントページバッファＲＰＢ０、１２７が選択される。これと同様に、もう一つの欠陥列のアドレスがヒューズボックスＦＢ_１、１１２にプログラムされ、ヒューズボックスＦＢ_１、１１２にプログラムされた列アドレスと入力される列アドレス(Ｃｏｌｕｍｎ  Ａｄｄ)とが同一である場合を考える。この場合には、欠陥列に対応するビットラインの代りにリダンダントビットラインＲＢＬ＜１＞及びリダンダントページバッファＰＰＢ１、１２８が選択される。リダンダントビットラインＲＢＬ＜２＞に対応するヒューズボックスＦＢ_２、１１３に欠陥列のアドレスがプログラムされる場合は、次の通りである。即ち、入力される列アドレス(Ｃｏｌｕｍｎ  Ａｄｄ)とヒューズボックスＦＢ_２、１１３にプログラムされる列アドレスが同一である場合、ヒューズボックスＦＢ_３、１１３は、リペア信号Ｒｅｐ＜２＞を生成し、列選択回路１２１がリダンダントビットラインＲＢＬ＜２＞及びリダンダントページバッファＲＰＢ、１２９を選択するようにする。
【００３４】
しかし、入力される列アドレス(Ｃｏｌｕｍｎ  Ａｄｄ)がヒューズボックスＦＢ_０〜ＦＢ_２にプログラムされたアドレスと同一でない場合、ヒューズブロック１１０は、リペア信号を非活性化する。それでは、列選択回路１２１は、メイン領域に位置する頂上ビットラインＢＬ＜０＞〜ＢＬ＜ｎ-１＞及びページバッファＰＢ０〜ＰＢｎ-１が選択されるように列選択部１２３を制御する。
【００３５】
列選択回路１２１は、入出力マルチプレクサ１２２とメイン列選択部１２３及びリダンダント列選択部１２４を含む。リダンダント列選択部１２４及び入出力マルチプレクサ１２２は、ヒューズボックスから提供されるリペア情報Ｒｅｐ＜２:０＞により活性化され、リダンダントビットラインＲＢＬ＜０＞〜ＲＢＬ＜２＞及びリダンダントページバッファＲＰＢ０〜ＲＰＢ２が入出力ラインＩ/Oｉと連結されるように選択する。
【００３６】
上述の図３を考慮する時、ヒューズブロック１１０のヒューズボックスの各々は、何れか一つのリダンダントビットラインに対応する。そして、ヒューズブロック１１０は、基板層に対するアドレス情報無しに列アドレスのみが提供されて欠陥列をリダンダント列に転換する。即ち、何れか一つのビットラインを共有する各基板層のメモリセルのうち、何れか一つでも欠陥が存在すると、このビットラインは、リダンダントビットラインに代替される。この場合、一つのビットラインを共有する全てメモリセルのうち、一つの欠陥セルでも存在する場合、基板層に関係なくリダンダントビットライン及びそれに対応するリダンダントメモリセルに代替されなければならない。したがって、メモリセルのリペアのために欠陥が存在しない基板層のメモリセル(又は、列)も欠陥メモリセル(又は、欠陥列)に見なされる。これによって、リペアに必要されるリダンダントメモリセルの充分な確保が前提にならなければならず、費用が上昇する。以下では、このような問題を改善した本発明の第２実施形態に従う３Ｄメモリ装置を説明する。
【００３７】
図４は、本発明の第２実施形態を簡略に示すための図である。図４を参照すると、本発明に従うヒューズブロック２１０を通してリダンダントビットラインは、最大基板層の数(Ｎｕｍｂｅｒ  ｏｆ  ｌａｙｅｒｓ)に対応する欠陥列をリペアするように設定することができる。即ち、本発明のヒューズブロック２１０によると、複数の欠陥ビットライン(又は、欠陥列)を一つのリダンダントビットラインにリペアすることができる。３Ｄメモリ装置で、本発明に従う高効率の列リダンダンシの構造を以下で詳細に説明する。
【００３８】
ヒューズブロック２１０は、入力されるアドレスＡｄｄを感知して欠陥列の可否を判断し、欠陥列に対応するアドレスが入力されると、リペア信号を出力して列リダンダンシを活性化する。第２実施形態に従うヒューズブロック２１０は、一つのリダンダントビットラインを選択するために、最大の基板層数に対応するコラムアドレスがプログラムされるヒューズボックスが含まれる。即ち、二つの基板層にセルアレイが形成される３Ｄメモリ装置で、一つのリダンダントビットラインを選択するためのヒューズボックスは、二つが具備される。したがって、一つのリダンダントビットラインに対応するヒューズボックスは、二つのコラムアドレスを感知するように設定することができる。このような、ヒューズボックス構造を通して一つのリダンダントビットラインは、基板層の各々に対して独立的な列リダンダンシを提供することができる。
【００３９】
したがって、ヒューズブロック２１０は、一つのリダンダントビットラインに対応する基板層の個数に対応する数のコラムアドレスを格納するためのヒューズボックスを具備しなければならない。例えば、二つの基板層で構成される３Ｄメモリ装置の場合、第１基板層及び第２基板層各々の欠陥列をリペアするための二つのヒューズボックスが必要である。一つのリダンダントビットラインに対応するヒューズボックスは、第１基板層の欠陥列のうち、何れか一つと、第２基板層の欠陥列のうち、何れか一つの列アドレスを格納することができる。このような動作のためのヒューズブロック２１０の構成及び機能は、図５で説明する。
【００４０】
列選択回路及びページバッファ２２０は、入力されるアドレスを参照してメモリセルをアクセスする。プログラム或いは読み出しの動作時、列選択回路及びページバッファ２２０は、ヒューズブロック２１０からのヒューズデータＦＤ_Ｃが伝達されて、欠陥セルの存在するビットラインの選択をリダンダントビットラインに転換する。
【００４１】
又、図４を参照すると、第１基板層２３０及び第２基板層２４０に各々形成されるメモリセル及びそのビットラインの共有構造を示す。そして、上述したヒューズブロック２１０及び列選択回路及びページバッファ２２０によって行われる欠陥列のリペア動作を矢印で示す。ビットラインの共有構造は、上述した図２と同一である。第１基板層(１ｓｔ  Ｌａｙｅｒｓ)には、メモリセルＭＣ＜１０＞、ＭＣ＜１１＞、ＭＣ＜１２＞及びリダンダントメモリセルＲＭＣ＜１０＞、ＲＭＣ＜１１＞が含まれる。第２基板層(２ｎｄ  Ｌａｙｅｒ)には、メモリセルＭＣ＜２０＞、ＭＣ＜２１＞、ＭＣ＜２２＞及びリダンダントメモリセルＲＭＣ＜２０＞、ＲＭＣ＜２１＞が含まれる。各基板層に含まれるメモリセルＭＣ＜１０＞とメモリセルＭＣ＜２０＞とは、ビットラインＢＬ＜０＞を共有する。上述した構造を通して、第２基板層(２ｎｄ  Ｌａｙｅｒ、２４０)に位置するメモリセルＭＣ＜２０＞に欠陥が存在するビットラインＢＬ＜０＞と第１基板層(１ｓｔ  Ｌａｙｅｒ)２３０に位置するメモリセルＭＣ＜１１＞に欠陥が存在するビットラインＢＬ＜１＞とは、リダンダントビットラインＲＢＬ＜０＞によってリペアすることができる。そして、二つの基板層の全てに欠陥セルが存在するビットラインＢＬ＜２＞は、第１実施形態と同じようにリダンダントビットラインＲＢＬ＜１＞にリペアが可能である。このような、リペア方式によると、複数の基板層にセルアレイが構成される３Ｄメモリ装置のリペア効率を画期的に高めることができる。
【００４２】
したがって、本発明に従うリペア装置及び方法によると、３Ｄメモリ装置の収率増加を可能にする画期的な手段を提供できる。ここで、二つの基板層に３次元セルアレイを形成する３Ｄメモリ装置を例示的に説明したが、本発明は、これに限定されない。即ち、二つ以上の基板層に形成される３次元セルアレイを備える３Ｄメモリ装置でも、同一に適用することができる。即ち、ビットラインを共有するＮ(Ｎは正の整数)個の基板層に形成される３次元セルアレイを備えるメモリ装置の場合、一つのリダンダントビットラインは、最大 Ｎ個の欠陥列をリペアすることができる。
【００４３】
図５は、上述した図４のヒューズブロック２１０及び列選択回路及びページバッファ２２０の構成を簡略に示すためのブロック図である。図５を参照すると、本発明の３Ｄメモリ装置は、欠陥セルのレイヤアドレスがプログラムされるヒューズブロック２１０を含む。即ち、一つのリダンダントビットラインを選択するためのヒューズボックスは、二つのヒューズボックスを含む。即ち、一つの列リダンダンシは、二つの欠陥列をリペアすることができる。 上述した図４を参照して、より詳細に説明すると、次の通りである。
【００４４】
ヒューズブロック２１０は、一つのリダンダントビットラインを選択するための複数のヒューズボックスユニット２１１、２１２を含む。しかし、ここで一つのリダンダントビットラインを選択するためのヒューズボックスユニットは、基板層の数に対応するヒューズボックスを含む。例えば、リダンダントビットラインＲＢＬ＜０＞を選択するためのヒューズボックスユニット２１１は、第１基板層に対応する欠陥列のアドレスを格納するためのヒューズボックスＦＢ_００と、第２基板層に対応する欠陥列のアドレスを格納するためのヒューズボックスＦＢ_０１を含む。リダンダントビットラインＲＢＬ＜１＞を選択するためのヒューズボックスユニット２１２は、第１基板層に対応する欠陥列のアドレスを格納するためのヒューズボックスＦＢ_１０と、第２基板層に対応する欠陥列のアドレスを格納するためのヒューズボックスＦＢ_１１を含む。万一、レイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)が第１基板層を指示する場合、第１基板層に対応するヒューズボックスＦＢ_００、ＦＢ_１０が選択される。レイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)が第２基板層を指示する場合、第２基板層に対応するヒューズボックスＦＢ_０１、ＦＢ_１１が選択される。万一、何れか一つのヒューズボックスのうち、入力される列アドレスと同一なアドレスが存在すると、列アドレスに対応するヒューズボックスは、リペア信号Ｒｅｐ＜３:０＞を生成して、列選択回路２２１に伝達する。
【００４５】
列選択回路２２１は、一般的に列アドレス(Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ)に応答してビットラインを選択して、入出力データを選択する。読み出しの動作時、入力される列アドレス(Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ)が欠陥列のアドレスでない場合には、メイン列選択部２２３によって、メイン領域のビットラインが選択される。そして、選択されたメイン領域のビットライン及びページバッファからのデータは、入出力単位に入出力マルチプレクサ２２２によって選択される。書き取りの動作時には、上述した読み出し動作とは反対のデータの流れに従う。一方、ヒューズブロック２１０のヒューズボックスＦＢ_００、ＦＢ_０１、ＦＢ_１０、ＦＢ_１１から、リペア信号Ｒｅｐ＜３:０＞のうち、何れか一つが提供されると、列選択回路２２１は、メイン領域の欠陥列を選択する代わりにリダンダントビットラインを選択する。リダンダントビットラインＲＢＬ＜０＞がリペアするための第１基板層の欠陥列は、ヒューズボックスＦＢ_００に、第２基板層の欠陥列は、ヒューズボックスＦＢ_０１にプログラムされる。
【００４６】
メイン領域のページバッファ２２５、２２６は、列選択部２２３によって選択されて、ヒューズブロックによってリペア信号が発生しない一般的な場合に活性化される。リダンダント領域のページバッファ２２７、２２８は、リペア信号Ｒｅｐ＜３:０＞が入力される場合に活性化される。リダンダントページバッファＲＰＢ０、２２７及びリダンダントビットラインＲＢＬ＜０＞は、ヒューズボックス２１１によって選択される。万一、ビットラインが３個の基板層に共有されると、ページバッファＲＰＢ０及びリダンダントビットラインＲＢＬ＜０＞を選択するためのヒューズボックスユニット２１１は、３個の基板層の各々に対応する列アドレスがプログラムされる。この時、３個の列アドレスは、同一或いは、異なる。このような、リダンダントページバッファＲＰＢ０及びリダンダントビットラインＲＢＬ＜０＞に対応するヒューズボックスの構成は、リダンダントページバッファＲＰＢ１及びリダンダントビットラインＲＢＬ＜１＞にも同一に適用される。即ち、各々のリダンダントビットラインは、３次元セルアレイの基板層の数に対応するヒューズボックスによって選択される。
【００４７】
図５のヒューズブロック２１０及び列選択回路２２１の構成によって、本発明の欠陥セルのリペア動作を図４に基づいて説明すると次の通りである。リダンダントビットラインＲＢＬ＜０＞を選択するためのヒューズボックスＦＢ_００には、第１基板層に欠陥セルＭＣ＜１１＞を備えるビットラインＢＬ＜１＞の列アドレスがプログラムされる。そして、リダンダントビットラインＲＢＬ＜０＞を選択するためのヒューズボックスＦＢ_０１には、第２基板層に欠陥セルＭＣ＜２０＞を備えるビットラインＢＬ＜０＞の列アドレスがプログラムされる。このような、ヒューズプログラムを通して、リダンダントビットラインＲＢＬ＜０＞は、互いに異なる列アドレスを備える欠陥ビットラインＢＬ＜０＞、ＢＬ＜１＞に対応する欠陥列をリペアすることができる。第１基板層及び第２基板層の全てに欠陥セルを備えるビットラインＢＬ＜２＞の列アドレスは、ヒューズボックスＦＢ_１０、ＦＢ_１１に同時にプログラムされる。この 場合、レイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)がどんな値を備えても、列アドレスがビットラインＢＬ＜１＞に対応する場合、リダンダントビットラインＲＢＬ＜１＞が選択される。
【００４８】
上述の図５で説明された本発明の第２実施形態によると、リダンダントビットラインは、３次元セルアレイの基板層数に対応する数の列に対してリダンダンシを提供することができる。万一、３次元セルアレイが５個の基板層に形成される積層構造を備えると、一つのリダンダントビットラインは、最大５個の欠陥列をリペアすることができるということを意味する。したがって、リダンダンシ効率を最大化させる３Ｄメモリ装置を具現することができる。
【００４９】
図６は、本発明の第３実施形態に従う行方向の欠陥をリペアすることができる３Ｄメモリ装置を示すブロック図である。図６に基づいて、基板層の各々に対応する行デコーダを備える３Ｄメモリ装置の行方向のリペア方法をフラッシュメモリ装置のブロックデコーダを例に説明する。
【００５０】
各々の互いに異なるレイヤアドレスと同一なブロックアドレスを備えるリダンダントブロックを選択するためのヒューズブロック３１０は、３次元セルアレイを形成する基板層の数に対応するヒューズブロック３１１、３１２を備える。ここで、二つの基板層を備える実施形態に説明するためにヒューズブロック３１０は、二つのヒューズブロック３１１、３１２を含むことにする。即ち、ヒューズブロック３１０は、第１基板層に位置するリダンダントブロックを活性化するための第１ヒューズブロック３１１と第２基板層に位置するリダンダントブロックを活性化するための第２ヒューズブロック３１２とを含む。第１ヒューズブロック３１１は、第１基板層の欠陥ブロックアドレスを格納する複数のヒューズボックスを含むようになる。第２ヒューズブロック３１１は、第２基板層の欠陥ブロックアドレスを格納する複数のヒューズブロックを具備する。入力されるレイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)が第１基板層に対応する場合、第１ヒューズブロック３１１が選択される。そして、ブロックアドレス(Ｂｌｏｃｋ  Ａｄｄ)が第１ヒューズブロック３１１にプログラムされた欠陥ブロックアドレスのうち、何れか一つと一致すると、第１ヒューズブロック３１１は、Ｎ個のリダンダントブロックのうち、何れか一つを選択するためのリペアイネーブ信号ＦＤ_Ｒ１＜Ｎ-１:０＞を出力する。すると、第１基板層の行デコーダ３３０に含まれた欠陥ブロックに対応するブロックデコーダは、非活性化され、欠陥ブロックをリペアするためのリダンダント行デコーダ３２０のブロックデコーダが活性化される。
【００５１】
第２ヒューズブロック３１２には、第２基板層に存在する欠陥ブロックのブロックアドレスがプログラムされる。アクセスのために入力されるアドレスビットのうち、レイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)が第２基板層を示すと、第２ヒューズブロック３１２が選択される。そして、ブロックアドレス(Ｂｌｏｃｋ  Ａｄｄ)が第２ヒューズブロック３１２にプログラムされた欠陥ブロックアドレスのうち、何れか一つと一致する場合、第２ヒューズブロック３１１は、リペアイネーブル信号ＦＤ_Ｒ２＜Ｎ-１:０＞のうち、何れか一つを活性化する。そして、第２基板層の行デコーダ３５０に含まれた欠陥ブロックに対応するブロックデコーダは、非活性化され、欠陥ブロックをリペアするためのリダンダント行デコーダ３４０のブロックデコーダのうち、何れか一つが活性化される。
【００５２】
上述の行リダンダンシ構造を備える本発明の３Ｄメモリ装置によると、各レイヤに含まれる欠陥が存在するメモリブロックは、対応する基板層内でリダンダントメモリブロックと代替されることによってリペアされる。このような、リペア動作のために本発明のヒューズブロック３１０は、各々のレイヤに対応するリダンダントメモリブロックを活性化するための別途のヒューズブロック３１１、３１２を含む。
【００５３】
図７は、上述した図６の構成に従って行われる第１基板層、及び第２基板層の各々で行われる行方向のリペア動作を簡略に示す図である。図７を参照すると、各々の基板層に含まれる欠陥メモリブロックは、同一な基板層のリダンダントメモリブロックによってリペアされる。
【００５４】
第１基板層において、メイン領域３６０のメモリブロックＢＬＫ_１１に欠陥が存在する場合、メモリブロックＢＬＫ_１１のブロックアドレスは、ヒューズブロック３１１（図 ６参照)にプログラムされる。そして、第１基板層に対応するレイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)とメモリブロックＢＬＫ_１１に対応するブロックアドレス(Ｂｌｏｃｋ  Ａｄｄ)が入力されると、ヒューズブロック３１１は、メモリブロックＢＬＫ_１１の代りにリダンダントメモリブロックＲ_ＢＬＫ_１１を選択するようにリペアイネーブル信号ＦＤ_Ｒ１＜Ｎ-１:０＞のうち、何れか一つを生成する。リペアイネーブル信号ＦＤ_Ｒ１＜Ｎ-１:０＞に応答し、リダンダントメモリブロックＲ_ＢＬＫ_１１が選択される。
【００５５】
第２基板層において、メイン領域３８０のメモリブロックＢＬＫ_２０、ＢＬＫ_２２、ＢＬＫ_２３に欠陥が存在する場合について説明する。各々の欠陥メモリブロックのブロックアドレスは、ヒューズブロック３１２（図６参照)にプログラムされる。ヒューズブロック３１２は、入力されるレイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)が第２基板層に対応する場合に活性化される。そして、ヒューズブロック３１２にプログラムされたブロックアドレスのうち、何れか一つが入力されるブロックアドレス(Ｂｌｏｃｋ  Ａｄｄ)と一致する場合に、ヒューズブロック３１２は、欠陥ブロックを代替するためにリダンダントメモリブロックを選択する。万一、入力されたブロックアドレスがメモリブロックＢＬＫ_２０のアドレスと一致する場合、ヒューズブロック３１２は、リダンダントメモリブロックＲ_ＢＬＫ_２１が選択されるようにリペアイネーブル信号ＦＤ_Ｒ２＜Ｎ-１:０＞のうち、何れか一つを活性化する。入力されるブロックアドレスが欠陥ブロックＢＬＫ_２２と一致する場合、ヒューズブロック３１２は、リダンダントメモリブロックＲ_ＢＬＫ_２０が代わりに選択されるようにリペアイネーブル信号ＦＤ_Ｒ２＜Ｎ-１:０＞のうち、何れか一つを活性化する。
【００５６】
上述の実施形態によると、基板層の各々に位置するセルアレイが互いに異なる行デコーダ(又は、ブロックデコーダ)を具備する３Ｄメモリ装置で、リダンダントメモリブロックは、基板層各々に与えられるヒューズブロックを含む。このような、リペア構造を通して３次元セルアレイを備える３Ｄメモリ装置の行方向リダンダンシ構造を具現することができる。
【００５７】
しかし、一つの基板層の内で、欠陥ブロックの数が代替可能なリダンダントメモリブロックの数を超過する場合には、欠陥ブロックをリペアすることができない。このような場合に、３Ｄメモリ装置は、良品として提供されることができない。このような問題を改善するために、欠陥ブロックが位置する基板層でない、異なる基板層に位置するリダンダントメモリブロックを、欠陥ブロックをリペアするために、用いるための技術が本発明の第４実施形態を通して提供される。
【００５８】
図８は、図６で説明された第３実施形態に比べて改善されたブロックリダンダンシ構造を備える本発明の第４実施形態を示すブロック図である。図８を参照すると、ヒューズブロック４１０は、レイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)とブロックアドレス(Ｂｌｏｃｋ  Ａｄｄ)とが提供されて、プログラムされたヒューズデータと一致するかを検出する。そして、入力されたアドレスが、欠陥ブロックのアドレスの場合、ヒューズボックス４１０は、検出された欠陥ブロックを代替するリダンダントメモリブロックを基板層の位置に関係なく選択することができる。即ち、検出された欠陥ブロックが第１基板層に位置する場合、これを代替するためのリダンダントメモリブロックは、第１基板層、又は第２基板層に位置するリダンダントメモリブロックのうちから、任意に選択することができる。より詳細に説明すると、次の通りである。
【００５９】
ヒューズブロック４１０は、３次元セルアレイに含まれる全てのリダンダントメモリブロックを選択するための複数のヒューズボックスＦＢ_０〜ＦＢ_２Ｎ-１を含む。第１基板層及び第２基板層の各々に含まれるリダンダントメモリブロックが全て２Ｎ個だと仮定すると、２Ｎ個の欠陥ブロックのアドレス(レイヤアドレスを含む)を格納するためのヒューズボックスが含まれなければならない。即ち、ヒューズボックスＦＢ_０〜ＦＢ_２Ｎ-１の各々は、欠陥メモリブロックのレイヤアドレスを格納するためのヒューズユニットを含む。したがって、何れか一つの欠陥メモリブロックをリペアするためには、複数のヒューズボックスのうち、何れか一つのヒューズボックスに欠陥メモリブロックのレイヤアドレス及びブロックアドレスをプログラムをするのみでよい。
【００６０】
万一、欠陥ブロックが位置する基板層でない、異なる基板層のリダンダントメモリブロックにリペアしょうとすると、欠陥ブロックアドレスをリダンダントメモリブロックに対応するヒューズボックスにプログラムをするのみでよい。この時、ヒューズボックスには、欠陥ブロックのブロックアドレスビットと基板層の位置を指示するレイヤアドレスとがプログラムされる。
【００６１】
したがって、欠陥メモリブロックのリペア動作のために、ヒューズブロック４１０のプログラムには、基板層に従う制限は存在しない。一つのレイヤに含まれるリダンダントメモリブロックが消尽されても、又一つのレイヤに残りのリダンダントメモリブロックが存在すると、ブロックリペア動作が可能である。
【００６２】
図９は、図８のヒューズボックスＦＢ_０の簡略な構造を示す回路図である。図９を参照すると、ヒューズボックスＦＢ_０は、各々のヒューズＦ１０〜Ｆ１９のプログラム状態(又は、カッティング状態)と入力されるアドレスＡ２０〜Ａ２９がマッチされる時点でヒューズデータＦＤ_Ｒ<Ｘ>が活性化され、ヒューズボックスＦＢ_０に対応するリダンダントメモリブロックが選択される。
【００６３】
ヒューズボックスＦＢ_０は、欠陥メモリブロックのブロックアドレスが格納されるヒューズユニット４１１と欠陥メモリブロックの基板層位置を指示するレイヤアドレス(Ｌａｙｅｒ  Ａｄｄ)が格納されるヒューズユニット４１２とで構成される。したがって、ヒューズボックスＦＢ_０が選択するリダンダントメモリブロックが、第１基板層に位置する場合でも、ヒューズ ユニット４１２に第２基板層に対応するアドレスがプログラムされると、リダンダントメモリブロックは、第２基板層の欠陥メモリブロックをリペアする。このようなプログラムは、レイヤアドレスに対応するヒューズＦ１６、Ｆ１７、Ｆ１８、Ｆ１９に、第２基板層のレイヤアドレスがプログラムされることで可能である。ここで、レイヤアドレスの割当が、アドレスビットＡ２８、Ａ２９に対応することを例に説明したが、このような例は、本発明のヒューズボックスＦＢ_０の動作説明のためで、本発明の特徴を限定しない。
【００６４】
図１０は、上述した図９のヒューズボックス構造を通して具現されるリペア動作を簡略に示す図である。図１０を参照すると、各々の基板層に含まれる欠陥メモリブロックは、同一の基板層に位置するリダンダントメモリブロックによってリペアされることができる。また、第２基板層のメイン領域４８０で発生する欠陥ブロックの数が、第１基板層のリダンダント領域４９０で提供されるリダンダントブロックの数を超過する場合にも、本発明の３Ｄメモリ装置は、リペアすることができる。即ち、第２基板層に位置する欠陥メモリブロックＢＬＫ_２３は、ヒューズブロックの内部の基板層アドレスに対応するヒューズの追加によって、第１基板層のリダンダントメモリブロックＲ_ＢＬＫ_１０によってリペアすることができる。同一の基板層にこれ以上のリダンダントメモリブロックが存在しない場合、メモリブロックＢＬＫ_２３は、第１基板層に存在する残りのリダンダントメモリブロックＲ_ＢＬＫ_１０にリペアされることができる。
【００６５】
前記の欠陥メモリブロックのリペア方式によると、欠陥メモリブロックが特定基板層に集中的に発生しても、本発明に従う、リペア方式で処理し、良品として製品を発売することができる。したがって、３Ｄメモリ装置の収率を高めることができる。
【００６６】
図１１は、本発明の３次元セルアレイ構造を備える不揮発性メモリ装置５２０を具備するメモリカード、又は半導体ディスク装置(Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：ＳＳＤ)のようなメモリシステム５００の一例を簡略に示すブロック図である。図１１を参照すると、高容量のデータ格納能力を支援するためのメモリシステム５００は、本発明の積層構造を備える不揮発性メモリ装置５２０を装着する。本発明に従う、メモリシステム５００は、ホスト(Ｈｏｓｔ)と不揮発性メモリ装置５２０との間の諸般データ交換を制御するメモリコントローラ５１０を含む。本発明のメモリシステム５００は、積層構造を備える３Ｄメモリ装置に製作される不揮発性メモリ装置５２０を含む。
【００６７】
ＳＲＡＭ５１１は、プロセシングユニット５１２の動作メモリとして使われる。ホストインタフェース５１３は、メモリカード５００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック５１４は、不揮発性メモリ装置５２０からリードされたデータに含まれるエラーを検出及び訂正する。メモリインタフェース５１５は、本発明の不揮発性メモリ装置５２０とインタフェーシングする。プロセシングユニット５１２は、メモリコントローラ５１０のデータ交換のための諸般制御動作を実行する。また、図には示さないが、本発明に従うメモリカード５００には、ホスト(Ｈｏｓｔ)とのインタフェーシングのためのコードデータを格納するＲＯＭ(図示せず)などを、さらに提供することができることは、この分野の通常的な知識を習得した者には自明である。
【００６８】
また、詳述した不揮発性メモリ装置５２０は，フラッシュメモリ装置(Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ)で構成することができ、ＰＲＡＭ(Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)、又はＲＲＡＭ(Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)のような抵抗メモリ(Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ)に構成することができる。さらに、不揮発性メモリ装置５２０は、ＮＦＧＭ（Ｎａｎｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｍｅｍｏｒｙ)、ＰｏＲＡＭ(Ｐｏｌｙｍｅｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)、ＭＲＡＭ(Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)、ＦＲＡＭ(Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)などを記憶素子のうち、何れか一つを使用するメモリ装置として構成することができる。図において、不揮発性メモリ装置５２０は、一つの構成が含まれることに示すが、複数の不揮発性メモリ装置を一つのパッケージに装着するマルチチップパッケージＭＣＰの形態で構成することが出来ることは、この分野で通常の知識を習得した者には自明である。
【００６９】
上述したメモリシステム５００は、半導体ディスク装置ＳＳＤとして構成することができ、この場合、半導体ディスク装置ＳＳＤの高容量化を容易に具現することができる。たとえば、図面には示さないが、本発明に従うメモリシステム５００は、応用チップセット(Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ)、カメライメージプロセッサ(Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ)、モバイルディーラムなどと結合して、高容量のデータを交換することができる情報処理機器の格納装置として提供されることが出来ることは、この 分野の通常的な知識を習得した者には自明である。本発明のメモリシステム５００は、ＭＭＣカード(Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ)、ＳＤカード(Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ  Ｃａｒｄ)、マイクロＳＤカード、メモリスティック(Ｍｅｍｏｒｙ  Ｓｔｉｃｋ)、ＩＤカード、ＰＣＭＣＩＡカード、チップカード(Ｃｈｉｐ  Ｃａｒｄ)、ＵＳＢカード、スマートカード(Ｓｍａｒｔ  Ｃａｒｄ)、ＣＦカード(Ｃｏｍｐａｃｔ  Ｆｌａｓｈ  Ｃａｒｄ)などにさらに構成することができる。
【００７０】
図１２は、本発明に従うメモリシステムを装着する電子装置(Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ)を簡略に示すブロック図である。本発明の電子装置は、例示的にデジタルスチルカメラ６００として構成した。図１２を参照すると、デジタルスチルカメラ６００には、本発明のメモリシステム６１０が装着される。本発明に従うデジタルスチルカメラ６００には、データの保存手段で不揮発性メモリ装置６１１を含むメモリシステム６１０が装着される。デジタルスチルカメラ６００は、メモリシステム６１０とのインタフェーシングを提供するためのカードインタフェース６２０を含む。そして、バスの各々に電気的に連結されたＭＣＵ６３０、レンズ(Ｌｅｎｓｅ)から光学イメージをセンシングするイメージセンサ６５０から提供されるイメージ信号を処理するカメライメージプロセッサ６４０を含む。そして、イメージ信号を処理して、視覚的イメージに提供するためのディスプレー６６０を含む。上述したデジタルスチルカメラ６００の駆動電源を提供するためのバッテリ６７０の構成も追加することができる。たとえば、図には示さないが、本発明に従うシステムには、応用チップセット(Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ)、モバイルディーラム(Ｍｏｂｉｌｅ  ＤＲＡＭ)などをさらに提供することができることは、この分野の通常的な知識を習得した者には自明である。
【００７１】
不揮発性メモリ装置６１１は、電力が遮断されても、格納されたデータを維持することができる。セルラーホン、ＰＤＡデジタルカメラ、 ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用増加によって、不揮発性メモリ装置は、データストレージだけでなく、コードストレージで広く使われる。不揮発性メモリ装置は、又、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションに使用することができる。
【００７２】
本発明の不揮発性メモリ装置は、エンベッドシステムに適用可能である。エンベッド(Ｅｍｂｅｄｄｅｄ)システムは、異なる機器の一部に内蔵されたコンピュータシステムで、一般的なコンピュータとは違い自分を含む機器に付加された特定目的のコンピュータ作業のみを実行する。このために、エンベッドシステムは、中央処理処置を備えた運営体制を必要とし、運営体制でアプリケーションを実行して特定作業を実行する。一般的に、エンベッドシステムは、軍事用機器、産業用機器、通信機器、セットトップボックス、ＤＴＶ、デジタルカメラのような家電機器などを制御するために内蔵される。
【００７３】
図１３は、本発明に従うメモリシステムを装着するコンピュータシステム７００を簡略に示すブロック図である。図１３を参照すると、モバイル機器、或いはデスクトップコンピュータのような情報処理システムに本発明のメモリシステム７１０が装着される。本発明に従うコンピューティングシステム７００は、メモリコントローラ７１１及び不揮発性メモリ装置７１２として構成されるメモリシステム４１０と各々のバス７６０に電気的に連結される中央処理処置７５０、ラム７４０、ユーザインタフェース７３０、モデム７２０を含む。メモリシステム７１０は、先に言及したメモリカード、又はメモリシステムと実質的に同一に構成することができる。不揮発性メモリ装置７１２には、ユーザインタフェース７３０を通して提供される、又は中央処理処置７５０によって処理されたデータがメモリコントローラ７１１を通して保存される。ここで、メモリシステム７１０を装着するホストに対応する中央処理処置７５０及びその他の構成は、高信頼性を備えるデータをメモリシステム７１０から提供されることができる。上述したコンピュータシステムは、デスクトップコンピュータ、ノート型コンピュータ、携帯電話のようなモバイル機器に装着されて、データ格納手段に使うことができる。
【００７４】
図１４は、本発明に従う３Ｄメモリ装置のウエハ上での製造方法を簡略に示す図である。図１４を参照すると、本発明の３Ｄメモリ装置は、集積回路の内部に提供される３Ｄメモリ領域に形成される、或いはウエハ上で３Ｄメモリ装置の専用のチップダイ(Ｃｈｉｐ  Ｄｉｅ）に形成することもできる。
【００７５】
(ａ)の場合、本発明の３Ｄメモリ装置８１２は、特定機能を実行する集積回路ダイ８１１の内部に含まれる。集積回路ダイ８１１は、応用チップセット(例えば、ＤＤＩ、ＭＳＭ)、或いはＣＰＵのような構成であり、多数の機能ＩＰ(Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ)を含むシステムオンチップＳＯＣであることもできる。上述した集積回路の内部に含まれる３Ｄメモリ装置８１２を通じて高速アクセスを必要とするキャッシュメモリ、或いは不揮発性メモリを適用したＲＯＭ、ブートメモリなどに使うことができる。
【００７６】
(ｂ)の場合、単品として製造される３Ｄメモリ装置を簡略に示す。単品として生産される３Ｄメモリ装置８２１は、揮発性メモリ、又は不揮発性メモリでありうる。即ち、３Ｄメモリ装置８２１は、ＤＲＡＭ、又はＳＲＡＭのような揮発性メモリとして製造することができる。３Ｄメモリ装置８２１は、フラッシュメモリ、ＰＲＡＭ(Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)、或いはＲＲＡＭ(Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)のような抵抗メモリ(Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ)、又はＮＦＧＭ(Ｎａｎｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｍｅｍｏｒｙ)、ＰｏＲＡＭ(Ｐｏｌｙｍｅｒ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)、ＭＲＡＭ(Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)、ＦＲＡＭ(Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)などの不揮発性メモリ装置として製造することができる。また、本本発明に従う３Ｄメモリ装置、又は３Ｄメモリ装置を含む集積回路、メモリシステムは、多様な形態のパッケージに実装することができる。例えば、本発明に従うメモリシステムは、ＰｏＰ(Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ)、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ(ＢＧＡｓ)、 Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ-Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ-Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ(ＭＱＦＤ)、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＤ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ)、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ-ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ(ＷＦＰ)、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化され、実装することができる。
【００７７】
前記の本発明の３Ｄメモリ装置によると、高集積化を具現するために、積層されるセルアレイ構造でも、高いリペア効率を備えるリダンダンシ構造を備える３Ｄメモリ装置を提供することができる。したがって、３Ｄメモリ装置の収率を画期的に高めることができる。
【００７８】
なお、発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲から抜け出さない限度内で色々と変形することができる。したがって、本発明の範囲は、上述した実施形態に限定されて決まってはならず、後述する特許請求範囲だけでなく、この発明の特許請求範囲と均一の範囲によって定められなければならない。
【符号の説明】
【００７９】
１０  第１セルアレイ
２０  第１行デコーダ
３０  列デコーダ
４０  第２セルアレイ
５０  第２行デコーダ
６０、１１０、２１０、３１０、４１０  ヒューズブロック
１２０、２２０  列選択回路及びページバッファ
１２１  列選択回路
１２２  入出力マルチプレクサ
１２３、２２３  メイン列選択部
１２４、２２４  リダンダント列選択部
１２５、１２６、１２７、１２８、１２９、２２５、２２６、２２７、２２８  ページバッファ
３２０、３４０、４２０、４４０  リダンダント行デコーダ
３３０、３５０、４３０、４５０  メイン行デコーダ
５１１  ＳＲＡＭ
５１２  中央処理装置
５１３  ホストインタフェース
５１４  エラー訂正ブロック
５１５  メモリインタフェース
５２０  不揮発性メモリ装置
６１０  メモリカード
６１１  不揮発性メモリ装置
６２０  メモリコントローラ
６３０  マイクロコントローラユニット
６４０  カメライメージプロセッサ
６５０  イメージセンサ
６６０  ディスプレー
６７０  バッテリ
７１０  メモリシステム
７２０  モデム
７３０  ユーザインタフェース
７４０  ＲＡＭ
７５０  中央処理装置
７６０  システムバス
８１０、８２０  ウエハ
８１１  集積回路ダイ
８１２、８２１  ３Ｄメモリ装置
【図１】
2009170082.tif 000003
【図２】
2009170082.tif 000004
【図３】
2009170082.tif 000005
【図４】
2009170082.tif 000006
【図５】
2009170082.tif 000007
【図６】
2009170082.tif 000008
【図７】
2009170082.tif 000009
【図８】
2009170082.tif 000010
【図９】
2009170082.tif 000011
【図１０】
2009170082.tif 000012
【図１１】
2009170082.tif 000013
【図１２】
2009170082.tif 000014
【図１３】
2009170082.tif 000015
【図１４】
2009170082.tif 000016