(57)【要約】【課題】チャージトラップ型フラッシュのセル間干渉効果を抑制する。【解決手段】半導体記憶装置７０では、ワード線方向において、P型シリコンである半導体基板１の第１主面（表面）にＳＴＩ（シャロートレンチアイソレーション）２が埋設される。ＳＴＩ（シャロートレンチアイソレーション）２の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、及び電流遮断層５が積層形成される。電荷蓄積層４の端部は、チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。電流遮断層５及び絶縁膜６上には、ワード線ＷＬ３としての制御電極７が設けられる。【選択図】図２
2009289950.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
ビット線とソース線の間に前記メモリセルトランジスタが縦続接続されるメモリセルと、
を具備し、ワード線方向において、前記電荷蓄積層の幅が前記メモリセルトランジスタのチャネル幅よりも狭いことを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
ビット線とソース線の間に前記メモリセルトランジスタが縦続接続されるメモリセルと、
を具備し、ワード線方向において、前記電荷蓄積層の幅が前記メモリセルトランジスタのチャネル幅よりも狭く、ビット線方向において、前記電荷蓄積層の長さが前記制御電極の長さよりも短いことを特徴とする半導体記憶装置。
【請求項３】
ワード線方向の一方方向における前記メモリセルトランジスタのチャネル層の端部と前記電荷蓄積層の端部の間隔が、ビット線方向の一方方向における前記制御電極の端部と前記電荷蓄積層の端部の間隔よりも広いことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記電荷蓄積層は、ワード線方向或いはビット線方向において、上部の幅が下部の幅よりも狭い順テーパー形状を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記電荷蓄積層は、ワード線方向或いはビット線方向において、下部の幅が上部の幅よりも狭い逆テーパー形状を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリなどの電気的に書き込み、消去可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ（ＰＣ）等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、代表的なものにフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）から構成される積層ゲート構造のものと、例えばシリコン窒化膜を電荷蓄積膜として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flashとも呼称される）構造のものがある。近年、半導体素子の微細化、高集積度化の進展に伴い、積層ゲート構造のフラッシュメモリにおいては、メモリセルトランジスタのゲート間距離が狭まり、隣接セルのフローティングゲート（ＦＧ）間での容量カップリングにより誤動作が発生しやすくなる。このため、容量カップリングが発生しにくいチャージトラップ型フラッシュ構造のメモリセルトランジスタが開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるチャージトラップ型フラッシュ構造のメモリセルトランジスタでは、電荷蓄積層の膜厚が数ナノメートル程度と薄いので、フローティングゲート電極膜を使用する積層ゲート構造のものに比較し、セル間干渉効果を低減することができる。しかしながら、チャージトラップ型フラッシュ構造のメモリセルトランジスタであっても、更にセル間間隔が狭くなると、セル間間隔に反比例して急激に増大する容量カップリングのために、セル間干渉効果を抑制することが困難となる。
【特許文献１】特開２００３−７８０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、セル間干渉効果を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、ビット線とソース線の間に前記メモリセルトランジスタが縦続接続されるメモリセルとを具備し、ワード線方向において、前記電荷蓄積層の幅が前記メモリセルトランジスタのチャネル幅よりも狭いことを特徴とする。
【０００６】
更に、本発明の他態様の半導体記憶装置は、半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、ビット線とソース線の間に前記メモリセルトランジスタが縦続接続されるメモリセルとを具備し、ワード線方向において、前記電荷蓄積層の幅が前記メモリセルトランジスタのチャネル幅よりも狭く、ビット線方向において、前記電荷蓄積層の長さが前記制御電極の長さよりも短いことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、セル間干渉効果を抑制することができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図、図２は図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図、図３は図１（ｂ）のＢ−Ｂ線に沿う断面図である。本実施例では、セル間干渉効果を緩和するためにメモリセルトランジスタの電荷蓄積層の幅及び長さを変更している。
【００１０】
半導体記憶装置７０には、メモリセルＭＣ１乃至３など複数のメモリセルが設けられる。複数のメモリセルはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイを構成する。半導体記憶装置７０には、複数のメモリセルアレイが設けられる。半導体記憶装置７０は、シリコン窒化膜を電荷蓄積膜として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge  Trap  Flashとも呼称される）構造を有するＮＡＮＤ型フラッシュメモリである。チャージトラップ型フラッシュ（ＣＴＦ）は、ＭＯＮＯＳ（Metal  Oxide  Nitride  Oxide  Semiconductor）、ＳＯＮＯＳ（polysilicon  oxide  nitride  oxide  silicon）、或いはＴＡＮＯＳ（silicon  oxide  SiN  Al2O3  TaN）とも呼称される場合がある。
【００１１】
メモリセルＭＣ１乃至３には、それぞれ、センスアンプに接続されるビット線ＢＬ側に制御トランジスタＳＴＲが設けられ、ソース線ＳＬ側に制御トランジスタＳＴＲが設けられ、その間に縦続接続される複数のメモリトランジスタＭＴＲが設けられる。ビット線ＢＬ１、ＢＬ２、及びＢＬ３と、制御線ＳＧＤ、ワードＷＬｎ、・・・、ワードＷＬ４、ワードＷＬ３、ワード線ＷＬ１、制御線ＳＧＳ、及びソース線ＳＬとは互いに交差する。
【００１２】
制御線ＳＧＤは、センスアンプに接続されるビット線ＢＬ１乃至３側の制御トランジスタＳＴＲのゲートに接続される。ワード線ＷＬｎは、ビット線ＢＬ１乃至３に接続されるｎ番目のメモリトランジスタＭＴＲの制御ゲート（コントロールゲート）に接続される。ワード線ＷＬ４は、ビット線ＢＬ１乃至３に接続される４番目のメモリトランジスタＭＴＲの制御ゲートに接続される。ワード線ＷＬ３は、ビット線ＢＬ１乃至３に接続される３番目のメモリトランジスタＭＴＲの制御ゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ１乃至３に接続される２番目のメモリトランジスタＭＴＲの制御ゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ１乃至３に接続される１番目のメモリトランジスタＭＴＲの制御ゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続されるビット線ＢＬ１乃至３側の制御トランジスタＳＴＲのゲートに接続される。
【００１３】
図１（ｂ）に示すように、半導体記憶装置７０では、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ１、ワード線ＷＬ２、ワード線ＷＬ３、ワード線ＷＬ４、・・・、ワード線ＷＬｎ、制御線ＳＧＤが上下方向（図中）に互いに離間され並列配置される。ビット線ＢＬ１乃至３が横方向（図中）に互いに離間され並列配置される。ビット線ＢＬ間には素子分離領域が設けられ、ビット線ＢＬの間を分離している。ソース線ＳＬとビット線ＢＬ１乃至３の交差部分にはソース線コンタクトＳＬＣが設けられる。制御線ＳＧＤと図示しないセンスアンプの間のビット線ＢＬにはビット線コンタクトＢＬＣが設けられる。
【００１４】
図２に示すように、ワード線方向において、半導体記憶装置７０には、P型シリコンである半導体基板１の第１主面（表面）にＳＴＩ（シャロートレンチアイソレーション）２が埋設される。ＳＴＩ（シャロートレンチアイソレーション）２の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、及び電流遮断層５が積層形成される。トンネル酸化膜３直下の半導体基板の第１主面（表面）にはチャネル層が形成される。
【００１５】
ここで、ワード線方向でのＳＴＩ（シャロートレンチアイソレーション）２上には、トンネル酸化膜３、電荷蓄積層４、及び電流遮断層５が設けられていない。つまり、電荷蓄積層４は隣接セル間で分離されている。この目的は、電荷蓄積層４を隣接セル間で分離することにより、電荷が電荷蓄積層４内で分散されることを抑制するためである。
【００１６】
電荷蓄積層４の端部は、チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。電荷蓄積層幅ＷＤＣＬ１、チャネル幅ＷＣＨ、チャネル幅端と電荷蓄積層端の間隔ΔＷ１の関係は、
WDCL1＝WCH−２ΔW1  ・・・・・・・・・・式（１）
と表される。チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けることにより、チャネル幅を狭めることなく、ワード線方向隣接セル間の電荷蓄積層の間隔だけを広げることができ、以ってセル間干渉効果を低減することができる。
【００１７】
積層されるトンネル酸化膜３、電荷蓄積層４、及び電流遮断層５の間のＳＴＩ（シャロートレンチアイソレーション）２上には、層間絶縁膜としての絶縁膜６が設けられる。電流遮断層５及び絶縁膜６上には、ワード線ＷＬ３としての制御電極７が設けられる。制御電極７上には、層間絶縁膜としての絶縁膜８が設けられる。ビット線ＢＬ１乃至３としての配線層９は、それぞれ表面を露出するように絶縁膜８の表面に埋設される。絶縁膜８及び配線層９上には、表面保護膜としての絶縁膜１０が設けられる。
【００１８】
図３に示すように、ビット線方向において、半導体記憶装置７０には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタＭＴＲのソース或いはドレインとなるＮ＋層１１が設けられる。
【００１９】
Ｎ＋層１１の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、電流遮断層５、及び制御電極７が積層形成される。トンネル酸化膜３は、Ｎ＋層１１とオーバーラップするように設けられる。トンネル酸化膜３直下の半導体基板の第１主面（表面）にはチャネル層が形成される。
【００２０】
電荷蓄積層４の端部は、制御電極７の端部よりも制御電極端と電荷蓄積層端の間隔ΔＬ１だけ内部に設けられる。電荷蓄積層長ＬＤＣＬ１、制御電極長ＬＳＧ、制御電極端と電荷蓄積層端の間隔ΔＬ１の関係は、
LDCL1＝LSG−２ΔL1  ・・・・・・・・・・式（２）
と表される。なお、制御電極長ＬＳＧは、ハーフピッチに設定される。制御電極７の端部よりも制御電極端と電荷蓄積層端の間隔ΔＬ１だけ内部に設けることにより、ワード線方向隣接セル間の電荷蓄積層の対向面積を減らし、かつビット線方向隣接セル間の電荷蓄積層の間隔を広げることができるため、セル間干渉効果をさらに低減する効果を持つ。
【００２１】
積層されるトンネル酸化膜３、電荷蓄積層４、電流遮断層５、及び制御電極７の間のＮ＋層１１上には、層間絶縁膜としての絶縁膜６が設けられる。絶縁膜６及び制御電極７上には、層間絶縁膜としての絶縁膜８が設けられる。絶縁膜８上には、ビット線ＢＬ２としての配線層９が設けられる。配線層９上には、表面保護膜としての絶縁膜１０が設けられる。
【００２２】
ここで、セル間干渉効果の低減を図るために、チャネル幅端と電荷蓄積層端の間隔ΔＷ１と制御電極端と電荷蓄積層端の間隔ΔＬ１の関係を、例えば、
ΔW1≧ΔL1＞０  ・・・・・・・・・・式（３）
に設定するのが好ましい。一般にワード線方向隣接セル間の干渉効果の方が回路動作上問題になる場合が多いこと、電荷蓄積層の体積を小さくしすぎると書き込み・消去の効率が低下することがその理由である。
【００２３】
次に、半導体記憶装置の動作について図４及び図５を参照して説明する。図４は半導体記憶装置の書き込み動作を説明する図、図４（ａ）はメモリセルブロックを示す図、図４（ｂ）は書き込み動作条件を示す図、図５はセル間隔とセル間干渉効果の関係を示す図、図中実線（ａ）は本実施例の特性を示す図、図中破線（ｂ）は比較例の特性を示す図である。ここで、読み出し動作については図示及び説明を省略する。比較例では、ＳＴＩ（シャロートレンチアイソレーション）２上に電荷蓄積層が設けられず、電荷蓄積層の幅及び長さをトンネル酸化膜及び電流遮断層と同一に形成されている。なお、消去動作及び読み出し動作については説明を省略する。
【００２４】
図４（ａ）に示すように、例えばメモリセル２のワード線ＷＬ３に接続されるメモリセルトランジスタＭＴＲが選択トランジスタとして選択され、書き込み動作が行われる場合、図４（ｂ）に示すように、選択トランジスタに“０（ゼロ）”を書き込むとき、対応するビット線ＢＬを“０Ｖ”にし、選択トランジスタに“１”を書き込むとき、対応するビット線ＢＬを昇圧された高電位側電源電圧Ｖｄｄにする。ソース線ＳＬを０Ｖにし、制御線ＳＧＤを（＋）電圧である制御電圧Ｖｓｇ１にし、制御線ＳＧＳに（＋）電圧である制御電圧Ｖｓｇ２を印加して制御トランジスタＳＴＲを“ＯＮ”させる。選択されたワード線ＷＬ３を書き込み電圧Ｖｐｇｍにし、非選択のワード線ＷＬを中間電圧Ｖｍにする。
【００２５】
つまり、書き込み動作は基板からメモリセルトランジスタＭＴＲへの電子の注入（ＦＮ(Fowler  Nordheim)トンネリング）により行われる。メモリセルＭＣ１を書き込んだ後、メモリセルＭＣ２への書き込みを行うと、セル間干渉効果によりＭＣ１の閾値電圧が変化してしまい、ＭＣ１の正常な読み出しが困難となる。これを避けるためにはＭＣ１とＭＣ２を交互に徐々に書き込んでいく等の回路動作上の工夫が必要となるが、これに伴って書き込み速度が著しく低下する。
【００２６】
積層ゲート構造のフラッシュメモリのフローティング電極の厚さが、例えば５０ナノメートル（５０ｎｍ）以上であるのに対し、チャージトラップ型フラッシュ（ＣＴＦ構造）に用いられる電荷蓄積層の厚さは数ナノメートル（数ｎｍ）程度である。このため、チャージトラップ型フラッシュ（ＣＴＦ構造）ではセル間隔が狭くなり微細化が進行してもセル間干渉が発生しないと予想されてきた。ところが、セル間が微細化された実際のチャージトラップ型フラッシュ（ＣＴＦ構造）でもセル間干渉効果が確認されている。これは、セル間の容量が間隔に反比例して急激に増大するためである。
【００２７】
図５に示すように、破線（ｂ）に示す比較例では、セル間隔が比較的広い場合でも寄生ゲート効果などのセル間干渉効果が大きく、セル間間隔が狭くなると急激にセル間干渉効果が増大する。
【００２８】
一方、実線（ａ）に示す本実施例では、セル間隔が比較的広い場合セル間干渉効果が小さく、セル間間隔が狭くなってもセル間干渉効果の増加が抑制される。比較例と本実施例の違いは単純に電荷蓄積層の間隔だけではない。本実施例では電荷蓄積層が制御ゲートの内側にあるため、制御ゲートが隣接セルから伸びる電界をシールドする役割を果たし、セル間干渉効果を抑制する作用をもたらす。例えば、比較例ではテクノロジーノード２０ｎｍ（ハーフピッチ２０ｎｍ）よりも微細化された場合、セル間干渉効果が増大し、メモリセルの誤動作が発生する可能性が生じるが、本実施例では、テクノロジーノード２０ｎｍ（ハーフピッチ２０ｎｍ）よりも微細化された場合でもセル間干渉効果を抑制することができ、メモリセルを正常動作させることができる。
【００２９】
次に、半導体記憶装置の製造方法について、図６乃至図１０を参照して説明する。図６乃至図１０は半導体記憶装置の製造工程を示す断面図である。
【００３０】
図６に示すように、まず、Ｐ型シリコンである半導体基板１上に、例えばイオン注入法を用いてチャネル層形成後、トンネル酸化膜３、電荷蓄積層４、電流遮断層５、及びハードマスク材２１を積層形成する。
【００３１】
ここで、トンネル酸化膜３には、例えば厚さ０．５〜１０ｎｍの範囲のＳｉＯ２膜（シリコン酸化膜）を用いているが、代わりにＥＯＴ（Equivalent  Oxide  Thickness）換算で同じ厚さのＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２の積層膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜の積層膜、或いは高誘電率絶縁膜／ＳｉＯ２膜の積層膜などを用いてもよい。電荷蓄積層４には、例えば厚さ３〜５０ｎｍの範囲のＳｉＮ膜（シリコン窒化膜）を用いている。
【００３２】
ブロック膜としての電流遮断層５には、例えば厚さ５〜３０ｎｍの範囲のＡｌ２Ｏ３膜（アルミナ膜）を用いているが、代わりにシリコン酸化膜よりも誘電率の高いＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率絶縁膜又はその積層膜（Ａｌ２Ｏ３膜（アルミナ膜）の積層膜も含む）を用いてもよい。
【００３３】
トンネル酸化膜３、電荷蓄積層４、電流遮断層５、及びハードマスク材２１を積層形成後、周知のリソグラフィー法を用いてレジスト膜２２を形成する。
【００３４】
次に、図７に示すように、レジスト膜２２をマスクとして、例えばＲＩＥ（Reactive  Ion  Etching）法によりハードマスク材２１をエッチングする。レジスト膜２２を除去後、ハードマスク材２１をマスクとして、例えばＲＩＥ法により電流遮断層５、電荷蓄積層４、トンネル酸化膜３、及び半導体基板１をエッチングし、半導体基板１の第１主面（表面）に溝２３を形成する。電流遮断層５、電荷蓄積層４、トンネル酸化膜３は、例えば垂直にエッチングされる。
【００３５】
ここでは、ハードマスク材２１をマスクとして、電流遮断層５、電荷蓄積層４、トンネル酸化膜３、及び半導体基板１をエッチングしているが、レジスト膜をマスクとしてエッチングしてもよい。
【００３６】
続いて、図８に示すように半導体基板１の第１主面（表面）に絶縁膜を堆積し、例えば全面エッチバック処理を行い、溝２３にＳＴＩ（シャロートレンチアイソレーション）を形成する。ＳＴＩ（シャロートレンチアイソレーション）２形成後、例えばＣＤＥ（Chemical  Dry  Etching）法により、電荷蓄積層４の両端部をエッチングして電荷蓄積層４をトンネル酸化膜３及び電流遮断層５よりも内部に後退させる。
【００３７】
ＣＤＥ法では、電荷蓄積層４のシリコン窒化膜のエッチング速度がマスク材２１、トンネル酸化膜３、及び電流遮断層５を構成する酸化膜のエッチング速度よりも大きく（略２桁以上）できるように、例えば、エッチングガスに窒素（Ｎ２）ガスを添加するのが好ましい。
【００３８】
そして、図９に示すように、ＳＴＩ（シャロートレンチアイソレーション）２及びマスク材２１上に絶縁膜６を形成後、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いて、電流遮断層５の表面が露出するまで平坦研磨（絶縁膜６及びマスク材２１を研磨）する。
【００３９】
次に、図１０に示すように、電流遮断層５及び絶縁膜６上に、ゲート電極７を形成する。ここで、ゲート電極７には、Ｎ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜と金属シリサイドの積層膜を用いているが、Ｐ型不純物が高濃度にドープされたＰ＋多結晶シリコン膜と金属シリサイドの積層膜、Ｐ＋多結晶シリコン膜、或いはＮ型不純物が高濃度にドープされたＮ＋多結晶シリコン膜を用いてもよい。また、金属膜／多結晶シリコンの積層膜、或いは金属膜／窒化金属膜の積層膜などを用いてもよい。この場合、金属シリサイドとしては、ＣｏＳｉ、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉなどであり、金属としてはＷなどであり、窒化金属としてはＷＮ、ＴａＮ、ＴｉＮなどである。
【００４０】
続いて、図示していないが、ハードマスク材やレジスト膜などをマスクにして、例えばＲＩＥ法により、ゲート電極７、電流遮断層５、電荷蓄積層４を垂直にエッチングする。垂直にエッチング後、ワード線方向と同様に、例えばＣＤＥ法を用いて電荷蓄積層４のビット線方向での側面部を電流遮断層５よりも内部に後退させる。その後、トンネル酸化膜３をエッチングしてメモリセルトランジスタＭＴＲのゲートを形成する。周知の技術を用いてＮ＋層１１、絶縁膜８、配線層９、絶縁膜１０などを形成し、チャージトラップ型フラッシュ（ＣＴＦ）構造を有するＮＡＮＤ型フラッシュメモリである半導体記憶装置７０が完成する。
【００４１】
上述したように、本実施例の半導体記憶装置では、ワード線方向において、P型シリコンである半導体基板１の第１主面（表面）にＳＴＩ（シャロートレンチアイソレーション）２が埋設される。ＳＴＩ（シャロートレンチアイソレーション）２の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、及び電流遮断層５が積層形成される。電荷蓄積層４の端部は、チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。電流遮断層５及び絶縁膜６上には、ワード線ＷＬ３としての制御電極７が設けられる。ビット線方向において、半導体基板１の第１主面（表面）にメモリセルトランジスタＭＴＲのソース或いはドレインとなるＮ＋層１１が設けられる。Ｎ＋層１１の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、電流遮断層５、及び制御電極７が積層形成される。トンネル酸化膜３は、Ｎ＋層１１とオーバーラップするように設けられる。トンネル酸化膜３直下の半導体基板の第１主面（表面）にはチャネル層が形成される。電荷蓄積層４の端部は、制御電極７の端部よりも制御電極端と電荷蓄積層端の間隔ΔＬ１だけ内部に設けられる。
【００４２】
このため、チャージトラップ型フラッシュ構造の半導体記憶装置７０を構成するメモリセルトランジスタの電荷蓄積層の電位によって、自セルのメモリセルトランジスタの電荷蓄積層やチャネルの電位が変調される寄生ゲート効果などを大幅に抑制することができる。したがって、セル間隔が狭くなり、ハーフピッチが縮小化された場合でも半導体記憶装置７０のセル間干渉効果を抑制することができる。
【００４３】
なお、本実施例では、Ｐ型シリコンである半導体基板１上にメモリセルトランジスタを形成しているが、Pウエル層上やＳＯＩ（silicon  on  insulator）基板上にメモリセルトランジスタを形成してもよい。また、メモリセルトランジスタのゲート部分を半導体基板１の平面上に積層形成しているが、半円柱形状や柱状形状を有する半導体基板１上にゲート部分を形成（３次元に形成）してもよい。
【実施例２】
【００４４】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図１１は半導体記憶装置のワード線方向の断面図、図１２は半導体記憶装置のビット線方向の断面図である。本実施例では、電荷蓄積層を順テーパー形状にしている。
【００４５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４６】
図１１に示すように、ワード線方向において、半導体記憶装置７０ａには、上部が下部よりも狭い、順テーパー状の電荷蓄積層４がトンネル酸化膜３と電流遮断層５の間の間に設けられる。電荷蓄積層４の下端部は、チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。
【００４７】
図１２に示すように、ビット線方向において、半導体記憶装置７０ａには、上部が下部よりも狭い、順テーパー状の電荷蓄積層４がトンネル酸化膜３と電流遮断層５の間の間に設けられる。電荷蓄積層４の下端部は、制御電極７の端部よりも制御電極端と電荷蓄積層端の間隔ΔＬ１だけ内部に設けられる。
【００４８】
次に、半導体記憶装置の製造方法について、図１３を参照して説明する。図１３は半導体記憶装置の製造工程を示す断面図である。
【００４９】
図１３に示すように、実施例１と同様にＳＴＩ（シャロートレンチアイソレーション）２形成後、例えば熱燐酸を用いて、電荷蓄積層４の両端部を順テーパー形状にエッチングして電荷蓄積層４をトンネル酸化膜３及び電流遮断層５よりも内部に後退させる。
【００５０】
熱燐酸の条件は、例えば１６０〜１８０℃の範囲で、電荷蓄積層４のシリコン窒化膜のエッチング速度がマスク材２１、トンネル酸化膜３、及び電流遮断層５を構成する酸化膜のエッチング速度よりも大きく（略５倍以上）、半導体基板１のエッチング速度よりも大きい条件（略４０倍以上）を用いるのが好ましい。なお、これ以降の工程は実施例１と同様なので説明を省略する。
【００５１】
上述したように、本実施例の半導体記憶装置では、ワード線方向において、ＳＴＩ（シャロートレンチアイソレーション）２の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、及び電流遮断層５が積層形成される。電荷蓄積層４は順テーパー形状を有する。電荷蓄積層４の下端部は、チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。電流遮断層５及び絶縁膜６上には、ワード線ＷＬ３としての制御電極７が設けられる。ビット線方向において、Ｎ＋層１１の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、電流遮断層５、及び制御電極７が積層形成される。電荷蓄積層４は順テーパー形状を有する。電荷蓄積層４の下端部は、制御電極７の端部よりも制御電極端と電荷蓄積層端の間隔ΔＬ１だけ内部に設けられる。
【００５２】
このため、チャージトラップ型フラッシュ構造の半導体記憶装置７０ａを構成するメモリセルトランジスタの電荷蓄積層の電位によって、自セルのメモリセルトランジスタの電荷蓄積層やチャネルの電位が変調される寄生ゲート効果などを大幅に抑制することができる。したがって、セル間隔が狭くなり、ハーフピッチが縮小化された場合でも半導体記憶装置７０ａのセル間干渉効果を抑制することができる。
【実施例３】
【００５３】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１４は半導体記憶装置のワード線方向の断面図、図１５はビット線方向の断面図である。本実施例では、電荷蓄積層を逆テーパー形状にしている。
【００５４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５５】
図１４に示すように、ワード線方向において、半導体記憶装置７０ｂには、下部が上部よりも狭い、逆テーパー状の電荷蓄積層４がトンネル酸化膜３と電流遮断層５の間の間に設けられる。電荷蓄積層４の上端部は、チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。
【００５６】
図１５に示すように、ビット線方向において、半導体記憶装置７０ｂには、下部が上部よりも狭い、逆テーパー状の電荷蓄積層４がトンネル酸化膜３と電流遮断層５の間の間に設けられる。電荷蓄積層４の上端部は、制御電極７の端部よりも制御電極端と電荷蓄積層端の間隔ΔＬ１だけ内部に設けられる。
【００５７】
次に、半導体記憶装置の製造方法について、図１６を参照して説明する。図１６は半導体記憶装置の製造工程を示す断面図である。
【００５８】
図１６に示すように、実施例１と同様にＳＴＩ（シャロートレンチアイソレーション）２形成後、例えばマグネトロン高周波放電により生成される酸素プラズマ法を用いて、電荷蓄積層４の両端部を逆テーパー形状に酸化して電荷蓄積層４をトンネル酸化膜３及び電流遮断層５よりも内部に後退させる。
【００５９】
電荷蓄積層４であるシリコン窒化膜（ＳｉＮ膜）の酸素プラズマによる酸化は、例えば圧力５〜７Ｔｏｒｒ、４００℃以下で行われる。
【００６０】
上述したように、本実施例の半導体記憶装置では、ワード線方向において、ＳＴＩ（シャロートレンチアイソレーション）２の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、及び電流遮断層５が積層形成される。電荷蓄積層４は逆テーパー形状を有する。電荷蓄積層４の上端部は、チャネル幅ＷＣＨの端部よりもチャネル幅端と電荷蓄積層端の間隔ΔＷ１だけ内部に設けられる。電流遮断層５及び絶縁膜６上には、ワード線ＷＬ３としての制御電極７が設けられる。ビット線方向において、Ｎ＋層１１の間の半導体基板の第１主面（表面）上にトンネル酸化膜３、電荷蓄積層４、電流遮断層５、及び制御電極７が積層形成される。電荷蓄積層４は逆テーパー形状を有する。電荷蓄積層４の上端部は、制御電極７の端部よりも制御電極端と電荷蓄積層端の間隔ΔＬ１だけ内部に設けられる。
【００６１】
このため、チャージトラップ型フラッシュ構造の半導体記憶装置７０ｂを構成するメモリセルトランジスタの電荷蓄積層の電位によって、自セルのメモリセルトランジスタの電荷蓄積層やチャネルの電位が変調される寄生ゲート効果などを大幅に抑制することができる。したがって、セル間隔が狭くなり、ハーフピッチが縮小化された場合でも半導体記憶装置７０ｂのセル間干渉効果を抑制することができる。
【００６２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６３】
例えば、実施例では、チャージトラップ型フラッシュ（ＣＴＦ）構造を有するＮＡＮＤ型フラッシュメモリに適用したが、チャージトラップ型フラッシュ（ＣＴＦ）構造を有するＯＲＮＡＮＤ型フラッシュメモリなどにも適用することができる。
【００６４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、ビット線とソース線の間に前記メモリセルトランジスタが縦続接続されるメモリセルと、を具備し、ワード線方向において、前記電荷蓄積層の幅が前記メモリセルトランジスタのチャネル幅よりも狭く、ビット線方向において、前記電荷蓄積層の長さが前記制御電極の長さよりも短く、チャージトラップ型構造の半導体記憶装置。
【００６５】
（付記２）  前記電流遮断層は、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜である高誘電率絶縁膜を含む積層膜であり、前記積層膜は前記第１の絶縁膜側から、ＳｉＯ２膜／前記高誘電率絶縁膜／ＳｉＯ２膜、ＳｉＯ２膜／前記高誘電率絶縁膜、前記高誘電率絶縁膜／ＳｉＯ２膜、或いは前記高誘電率絶縁膜／ＳｉＯ２膜／前記高誘電率絶縁膜である付記１に記載の半導体記憶装置。
【００６６】
（付記３）  前記電荷蓄積膜は、シリコン窒化膜である付記１又は２に記載の半導体記憶装置。
【００６７】
（付記４）  前記トンネル酸化膜は、ＳｉＯ２膜或いはＳｉＯ２膜を含む積層膜であり、前記積層膜の場合前記半導体基板側から、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜、ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜、或いは高誘電率絶縁膜／ＳｉＯ２膜である付記１又は３に記載の半導体記憶装置。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施例１に係る半導体記憶装置を示す図、図１（ａ）は半導体記憶装置を示す回路図、図１（ｂ）は半導体記憶装置を示す平面図。
【図２】図１（ｂ）のＡ−Ａ線に沿う半導体記憶装置の断面図。
【図３】図１（ｂ）のＢ−Ｂ線に沿う半導体記憶装置の断面図。
【図４】本発明の実施例１に係る半導体記憶装置の書き込み動作を説明する図、図４（ａ）はメモリセルブロックを示す図、図４（ｂ）は書き込み動作条件を示す図。
【図５】本発明の実施例１に係るセル間隔とセル間干渉効果の関係を示す図、図中実線（ａ）は本実施例の特性を示す図、図中破線（ｂ）は比較例の特性を示す図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。
【図１１】本発明の実施例２に係る半導体記憶装置のワード線方向の断面図。
【図１２】本発明の実施例２に係る半導体記憶装置のビット線方向の断面図。
【図１３】本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。
【図１４】本発明の実施例３に係る半導体記憶装置のワード線方向の断面図。
【図１５】本発明の実施例３に係る半導体記憶装置のビット線方向の断面図。
【図１６】本発明の実施例３に係る半導体記憶装置の製造工程を示す断面図。
【符号の説明】
【００６９】
１  半導体基板
２  ＳＴＩ（シャロートレンチアイソレーション）
３  トンネル酸化膜
４  電荷蓄積層
５  電流遮断層
６、８、１０  絶縁膜
７  制御電極
９  配線層
１１  Ｎ＋層
２１  ハードマスク材
２２  レジスト膜
２３  溝
７０、７０ａ、７０ｂ  半導体記憶装置
ＢＬ１〜３  ビット線
ＢＬＣ  ビット線コンタクト
ＬＤＣＬ１  電荷蓄積層長
ＬＳＧ  制御電極長
ＭＣ１〜３  メモリセル
ＭＴＲ  メモリセルトランジスタ
ＳＤＧ、ＳＧＳ  制御線
ＳＬ  ソース線
ＳＬＣ  ソース線コンタクト
ＳＴＲ  制御トランジスタ
Ｖｄｄ  高電位側電源電圧
Ｖｍ  中間電圧
Ｖｐｇｍ  書き込み電圧
Ｖｓｇ１、Ｖｓｇ２  制御電圧
ＷＣＨ  チャネル幅
ＷＤＣＬ１  電荷蓄積層幅
ＷＬ１〜４、ＷＬｎ  ワード線
ΔＬ１  制御電極端と電荷蓄積層端の間隔
ΔＷ１  チャネル幅端と電荷蓄積層端の間隔
【図１】
2009289950.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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