(57)【要約】【課題】ＹＵＰＩＮ効果を抑えるようなセルの配置デザインを実現することができ、メモリセルの微細化及び高集積化をはかる。【解決手段】ストライプ状の素子形成領域１１が並列配置され、各々の素子形成領域１１に電荷蓄積層１２と制御ゲート１３を有する不揮発性メモリセルが複数個設けられた不揮発性半導体記憶装置であって、電荷蓄積層１２は、互いに異なる素子形成領域１１間で隣接するもの同士が、ストライプ方向にずらして配置されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ストライプ状の素子形成領域が並列配置され、各々の素子形成領域に電荷蓄積層と制御ゲートを有する不揮発性メモリセルが複数個設けられた不揮発性半導体記憶装置であって、
前記電荷蓄積層は、互いに異なる前記素子形成領域間で隣接するもの同士が、前記素子形成領域のストライプ方向にずらして配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御ゲートの配線は、前記電荷蓄積層の配置に合わせて前記ストライプ方向と直交する方向に対して斜めに配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御ゲートの配線は、前記電荷蓄積層の配置に合わせて前記ストライプ方向と直交する方向に対してジグザグに配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層の平面形状は平行四辺形であり、該電荷蓄積層の角部が丸いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルは、前記電荷蓄積層としての浮遊ゲートと前記制御ゲートを有する２層ゲート構成、又は電荷蓄積層として絶縁膜を用いた構成であり、前記素子形成領域のストライプ方向に直列に接続されてＮＡＮＤセルを構成していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層を有する不揮発性メモリセルを二次元配置した不揮発性半導体記憶装置に係わり、特にＮＡＮＤ型フラッシュメモリ等における電荷蓄積層の配置を改良した不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの大容量化に伴い、メモリセルは益々微細化されており、隣り合うセルの浮遊ゲート（ＦＧ）やＳｉＮ膜などの電荷蓄積層が近接してきている。このため、隣接するメモリセルの電荷蓄積層に蓄積された電荷による漏れ電界によって、該当セルのしきい値を変化させて読み取りエラーを起こさせる、いわゆるＹＵＰＩＮ効果の発生が問題となっている。
【０００３】
メモリセルを直列接続したＮＡＮＤ型フラッシュメモリのコストダウンの有効な方法の一つは、微細化による単位面積当たりのセル数を増やしてメモリビット数を増やすことである。しかし、浮遊ゲートに電荷を蓄積するメモリセルを単純に縮小すると、素子形成領域間，浮遊ゲート間の間隔が短縮されて、ＹＵＰＩＮ効果をそのまま増大させることになる。
【０００４】
一方、ＭＯＮＯＳやＭＮＯＳなどでは、電荷蓄積層内に電荷が均一に分布されるため、電荷中心は電荷蓄積層の中心にあると見なすことができる。この場合、素子形成領域や浮遊ゲートの幅の半分の長さの分だけ、隣接セルにおける電荷中心間の距離を遠ざけることはできる。しかし、メモリセルの更なる微細化が進むと、ＭＯＮＯＳやＭＮＯＳなどにおいても、上記と同じ問題に直面することになる。
【特許文献１】特開２００５−５３０３６２号公報
【特許文献２】特開２００７−５０１５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メモリセルの微細化に伴うＹＵＰＩＮ効果の増大を抑制することができ、メモリセルの微細化及び高集積化をはかり得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様は、ストライプ状の素子形成領域が並列配置され、各々の素子形成領域に電荷蓄積層と制御ゲートを有する不揮発性メモリセルが複数個設けられた不揮発性半導体記憶装置であって、前記電荷蓄積層は、互いに異なる前記素子形成領域間で隣接するもの同士が、前記素子形成領域のストライプ方向にずらして配置されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、隣接する電荷蓄積層をずらして配置することにより、ＹＵＰＩＮ効果を減少させることができる。これにより、メモリセルの微細化に伴うＹＵＰＩＮ効果の増大を抑制することができ、メモリセルの微細化及び高集積化をはかることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＮＡＮＤフラッシュメモリにおける素子形成領域及び浮遊ゲートのパターンレイアウトを示す平面図である。
【００１１】
図中の１１はストライプ状の素子形成領域（ＡＡ）であり、複数本の素子形成領域１１が並列配置されている。各々の素子形成領域１１には、メモリセルを直列接続したＮＡＮＤセルを形成するために、それぞれ複数個の浮遊ゲート１２（ＦＧ）が配置されている。ここで、本実施形態は浮遊ゲート１２の配置が従来とは異なっている。
【００１２】
具体的には、各々の素子形成領域１１において、素子形成領域１１のストライプ方向（Ｙ方向）に対し、浮遊ゲート１２は一定ピッチで配置されている。そして、Ｙ方向と直交する方向（Ｘ方向）に隣接する浮遊ゲート１２、即ち異なる素子形成領域１１間で隣接する浮遊ゲート１２は、Ｙ方向にずらして配置されている。つまり、浮遊ゲート１２が千鳥配置されている。
【００１３】
なお、図１では説明を簡単にするために浮遊ゲート１２の平面形状を矩形としているが、後述するように、浮遊ゲートの加工の仕方によっては平行四辺形となる。即ち、浮遊ゲート１２のＸ方向の端部は素子形成領域１１と同時に加工されるが、浮遊ゲート１２のＹ方向の端部は制御ゲートと同時に加工される。このため、制御ゲートがＸ方向と平行であれば、浮遊ゲート１２は矩形となるが、制御ゲートがＸ方向に対して傾いていると、浮遊ゲートは平行四辺形となる。
【００１４】
このように、素子形成領域１１間や浮遊ゲート１２間を微細化によって近接させるときに、浮遊ゲート１２を単純に隣り合わせにせずに、千鳥状に互い違いに配置することで、特に素子形成領域１１をまたがる浮遊ゲート１２間の距離を増やすことができ、且つ同じ面積に多数の浮遊ゲート１２を設けることができる。即ち、ビット密度に対して、ＹＵＰＩＮ効果を弱めることが可能になる。
【００１５】
図２は、図１のように千鳥配置された浮遊ゲートに対して制御ゲートを配置した構成を示す平面図である。
【００１６】
制御ゲート１３（ＣＧ）は、素子形成領域１１のストライプ方向と直交させずに、斜めに配置して、千鳥配置の浮遊ゲート１２をつなぐようにしている。このとき、浮遊ゲート１２は制御ゲート１３と同時に加工するため、浮遊ゲート１２の平面形状は矩形ではなく平行四辺形となっている。即ち、浮遊ゲート１２と素子形成領域１１の千鳥配置構造を、制御ゲート１３と素子形成領域１１のデザインからＣＧ−ＦＧの一括加工によって、セルフアラインで実現することができる。
【００１７】
また、浮遊ゲート１２の千鳥配置の関係から、ＮＡＮＤセル部の全体の平面形状は一般的な長方形ではなく、平行四辺形となっている。このため、素子形成領域１１の端部側に配置される、センスアンプやデコーダ等の周辺回路部１４もこれに併せてＮＡＮＤセル部側が斜めになっている。
【００１８】
ここで、浮遊ゲート１２を千鳥配置することによる効果について説明する。
【００１９】
図３（ａ）に示すように、通常のＮＡＮＤセルでは、Ｘ方向に隣接する浮遊ゲート１２はずらすことなく、揃えて配置されている。この場合、一方の浮遊ゲート１２と他方の浮遊ゲート１２で最近接して対向する辺の長さは、浮遊ゲート１２のＹ方向の長さと同じＬ１である。一方、図３（ｂ）に示すように、本実施形態のＮＡＮＤセルでは、Ｘ方向に隣接する浮遊ゲート１２がＹ方向にずれて配置されている。この場合、一方の浮遊ゲート１２と他方の浮遊ゲート１２で最近接して対向する辺の長さはＬ２となり、Ｌ１よりも短いものとなる。従って、隣接する浮遊ゲート１２に蓄積された電荷によって影響を受ける度合が少なくなり、ＹＵＰＩＮ効果を低減することができる。
【００２０】
また、浮遊ゲート１２の角部を酸化処理等により丸め加工することにより、隣接する浮遊ゲート１２に蓄積された電荷による影響を更に小さくすることも可能である。
【００２１】
図４は、本実施形態の浮遊ゲート１２の角部を丸め加工した場合の平面図であり、４つの浮遊ゲート１２（ＦＧ11，ＦＧ12，ＦＧ21，ＦＧ22）を示している。浮遊ゲート１２の角部が丸められると、Ｘ方向に隣接する浮遊ゲートＦＧ11，ＦＧ21間の最近接して対向する辺の長さはＬ２からＬ５へと短くなる。
【００２２】
ここで、浮遊ゲート１２の平面形状は矩形ではなく平行四辺形であり、平行四辺形の場合、鋭角部と鈍角部で丸め状態が異なる。一般的には、鈍角部よりも鋭角部の方が酸化処理が進みやすいため、鈍角部よりも鋭角部の方が丸め量が多くなる。図４からも明らかなように、ＦＧ11，ＦＧ21の最近接して対向する辺の長さの減少は、鋭角部の丸め処理によるものであるから、平行四辺形の浮遊ゲートの角部を丸め処理することによる効果は、通常の矩形の浮遊ゲートの角部を丸め処理するよりも大きいものとなる。
【００２３】
また、隣接する浮遊ゲート１２の角部間の距離について着目する。丸め処理する前の浮遊ゲート１２に関し、ＦＧ11の右下とＦＧ21の左下との距離Ｌ６，ＦＧ21の左下とＦＧ12の右上との距離Ｌ７に着目する。角部の丸め処理によりＬ６，Ｌ７の何れも短くなるが、鈍角部の丸め量が少ないことから、Ｌ７の長さの減少は浮遊ゲート１２が矩形の場合に比べて少ないものとなる。しかし、制御ゲート１３の傾き角度を極端に大きくしない限りＬ７はＬ６よりも長いため、Ｌ７の減少が少なくなっても殆ど問題とならない。Ｌ６は鈍角と鋭角の両方の影響を受けるため、浮遊ゲート１２が矩形の場合の減少とほぼ同じである。つまり、浮遊ゲート１２を平行四辺形にしても、角部間の距離の増大による効果は矩形の場合と殆ど変わらない。
【００２４】
次に、図５〜図９を用いて、本実施形態のＮＡＮＤフラッシュメモリの製造方法について説明する。なお、各図において（ａ）はビット線に沿って切断した場合の縦断面図（ゲート長方向の断面図、（ｂ）はワード線に沿って切断した場合の縦断面図（ゲート幅方向の断面図）を示している。
【００２５】
まず、図５（ａ）（ｂ）に示すように、所定の不純物がドーピングされた半導体基板２１上に、熱酸化法及び熱窒化法によって、トンネル絶縁膜となるシリコン酸窒化（ＳｉＯＮ）膜２２を１０ｎｍ程度形成した後、ＣＶＤ（Chemical Vapor Deposition ）法によって、浮遊ゲートとなる、リン（Ｐ）をドーピングしたポリシリコン層２３及びマスク材２４を順次堆積する。なお、この場合、リンではなく、例えばヒ素（Ａｓ）など、他の種々の不純物をポリシリコン層２３にドーピングしても良い。
【００２６】
続いて、リソグラフィ及びＲＩＥ（Reactive Ion Etching）によって、マスク材２４、ポリシリコン層２３及びシリコン酸窒化膜２２に順次パターニングを行う。さらに、マスク材２４をマスクとして、半導体基板２１にエッチングを行うことにより、半導体基板２１の表面からの深さが１００ｎｍ程度の素子分離溝２５を形成する。この素子分離溝２５で分離された領域が前記図１に示す素子形成領域１１であり、これによりストライプ状の素子形成領域１１を並列配置した構成が得られる。
【００２７】
次いで、図６（ａ）（ｂ）に示すように、素子分離溝２５を埋め込むように、半導体基板２１及びマスク材２４の全面に、シリコン酸化膜２６を堆積する。続いて、シリコン酸化膜２６をＣＭＰ（Chemical Mechanical Polishing ）法によって研磨して表面を平坦化することにより、素子分離絶縁膜となるシリコン酸化膜２６を形成する。
【００２８】
次いで、図７（ａ）（ｂ）に示すように、希フッ酸溶液を用いてシリコン酸化膜２６の表面部分にエッチングを行って所定量除去することより、ポリシリコン層２３の側面を５０ｎｍ程度露出させた後、露出したマスク材２４に対して選択的にエッチングを行うことにより、当該マスク材２４を除去する。さらに、希フッ酸を用いて、ポリシリコン層２３の表面に形成された自然酸化膜を除去する。このとき、ポリシリコン層２３の最上面はシリコン酸化膜２６の最上面よりも上方となっている。
【００２９】
続いて、半導体基板２１を、バッチ式の堆積装置に搬入し、この装置において、シリコン酸化膜２６及びポリシリコン層２３の全面に、４００℃の温度で電極間絶縁膜となるアルミナ（Ａｌ2Ｏ3 ）膜２７を堆積する。なお、ここで堆積装置には、排気機構及びガス供給源が設けられ、これにより所望の雰囲気を形成することができるものとなっている。
【００３０】
因みに、この場合、電極間絶縁膜として、アルミナ（Ａｌ2Ｏ3 ）膜２７を堆積したが、例えばハフニア（ＨｆＯ2 ）、ジルコニア（ＺｒＯ2 ）、ハフニウムシリケート（ＺｒＳｉＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）などの酸化膜や、当該酸化膜に不純物をドーピングした酸化膜など、比誘電率が４以上の他の種々の高誘電率膜を堆積させれば良い。
【００３１】
次いで、図８（ａ）（ｂ）に示すように、ＣＶＤ法によって、後に制御ゲートとなる、例えばポリシリコン層及びタングステン（Ｗ）シリサイド層を含む２層構造の導電層２８を１００ｎｍ程度堆積した後、さらにマスク材２９を堆積する。
【００３２】
続いて、リソグラフィ及びＲＩＥによって、マスク材２９、導電層２８、アルミナ膜２７、ポリシリコン層２３及びシリコン酸窒化膜２２に順次パターニングを行って、スリット部３０を形成することにより、ポリシリコン層２３からなる浮遊ゲート１２と、導電層２８からなる制御ゲート１３を形成する。このときのパターニングを素子形成領域１１のストライプと直交する方向から傾けることにより、前記図２に示すように制御ゲート１２を斜めストライプの配置にする。
【００３３】
次いで、図９（ａ）（ｂ）に示すように、半導体基板２１、シリコン酸窒化膜２２、ポリシリコン層２３、アルミナ膜２７、導電層２８及びマスク材２９のうち、露出している面に、電極側壁絶縁膜となるシリコン酸化膜３１を熱酸化法によって形成する。この熱酸化によって、前記図４に示すように、浮遊ゲート１２となるポリシリコン層２３の角部が丸め処理される。
【００３４】
続いて、イオン注入法によって、ソース領域３３ａ及びドレイン領域３３ｂを形成し、さらにＣＶＤ法によって、シリコン酸化膜３１の全面に層間絶縁膜３２を形成する。そして、図示しない配線層などを形成することにより、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタを製造する。
【００３５】
図１０（ａ）に、以上の方法により製造されたメモリセルトランジスタＭＣが二次元配置されたＮＡＮＤ型フラッシュメモリを、ビット線ＢＬに沿って切断した場合の縦断面図を示し、図１０（ｂ）に、図１０（ａ）に示す縦断面図に対応するＮＡＮＤ型フラッシュメモリの回路図を示す。
【００３６】
図１０（ａ）（ｂ）に示すように、ＮＡＮＤ型フラッシュメモリは、図示しない２つの選択トランジスタの間に、複数のメモリセルトランジスタＭＣのソース領域及びドレイン領域を直列に接続し、一方の選択トランジスタをビット線ＢＬに接続すると共に、他方の選択トランジスタを図示しないソース線に接続する。また、各メモリセルトランジスタＭＣの導電層からなる制御ゲートには、配線層としてワード線ＷＬがそれぞれ接続されている。
【００３７】
なお、この場合、フラッシュメモリとして、ＮＡＮＤ型フラッシュメモリを製造したが、例えばＮＯＲ型やＡＮＤ型など、浮遊ゲートと制御ゲートが積層された構造を有する他の種々のフラッシュメモリを製造しても良い。さらに、絶縁膜とゲート電極の積層であって、絶縁膜とゲート電極からなる層が３層以上形成された構造でも良い。
【００３８】
このように本実施形態によれば、浮遊ゲート１２（ポリシリコン層２３）を千鳥配置することにより、ビット線方向に隣接する浮遊ゲート１２の蓄積電荷による影響を抑制することができ、微細化に伴うＹＵＰＩＮ効果を和らげることができる。このため、ＮＡＮＤセル部の微細化及び高集積化をはかることができる。
【００３９】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係わるＮＡＮＤフラッシュメモリのパターンレイアウトを示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４０】
素子形成領域１１及び浮遊ゲート１２の配置は第１の実施形態と同様であるが、制御ゲート４３が直線状ではなく、素子形成領域１１のストライプ方向と直交する方向に対してジグザグに配置されている。即ち、制御ゲート４３は、素子形成領域１１毎に該領域１１の左側側面で逆方向に屈曲されている。
【００４１】
なお、制御ゲート４３を屈曲させるのは、１つの素子形成領域毎である必要はなく、図１２に示すように２個の素子形成領域毎であっても良いし、さらに多くの素子形成領域毎であっても良い。さらに、制御ゲート４３を屈曲させる位置は、図１３に示すように、浮遊ゲート１２上であっても良い。
【００４２】
このような構成であっても、先に説明した第１の実施形態と同様に、ビット線方向に隣接する浮遊ゲート１２の最近接して対向する辺の長さを短くすることができる。このため、ビット線方向に隣接する浮遊ゲート１２の蓄積電荷による影響を抑制することができ、先の第１の実施形態と同様の効果が得られる。また、ＮＡＮＤセルを最終的にチップやデバイスの標準的な形状である長方形に収めることができるため、周辺回路部のＮＡＮＤセル部側を斜めにする必要はなく、一般的な形状にすることができる利点もある。
【００４３】
（第３の実施形態）
図１４は、本発明の第３の実施形態に係わるＮＡＮＤフラッシュメモリのパターンレイアウトを示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。また、図１５（ａ）は図１４の矢視Ａ−Ａ’断面図、図１５（ｂ）は図１４の矢視Ｂ−Ｂ’断面図である。なお、図９と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４４】
Ｘ方向に隣接する浮遊ゲート１２は、Ｙ方向に１個分ずらして配置されている。Ｙ方向に隣接する浮遊ゲート１２は、一定間隔ではなく、浮遊ゲート１２の幅の１つ分又は３つ分だけ離れるように交互に配置されている。制御ゲート５３は、浮遊ゲート１２のＹ方向幅の２倍程度の幅を有し、各素子形成領域の浮遊ゲート１２の一つずつを覆うように、素子形成領域１１のストライプ方向（Ｙ方向）と直交するＸ方向に沿って配置されている。
【００４５】
ここで、浮遊ゲート１２（ポリシリコン層２３）のＹ方向の幅が制御ゲート５３（導電層２８）の幅と異なることから分かるように、浮遊ゲート１２は制御ゲート５３と一括加工するのではなく、制御ゲート５３の加工前に加工されている。
【００４６】
このような構成であっても、ビット線方向に隣接する浮遊ゲートの蓄積電荷による影響を抑制することができ、先の第１の実施形態と同様の効果が得られる。また、制御ゲート５３の加工は、比較的に簡便になり、現状デザインとの整合は高い。さらに、浮遊ゲート１２と制御ゲート４３の一括加工はできないため、浮遊ゲートと制御ゲートの別々の加工とその合わせ精度が要求されるが、浮遊ゲート１２の形状を上から見て、円形や六角形など自由にデザインできることから、隣接する浮遊ゲート１２間の距離を更に伸ばすことも可能になる。
【００４７】
（第４の実施形態）
図１６は、本発明の第４の実施形態に係わるＮＡＮＤフラッシュメモリのパターンレイアウトを示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４８】
本実施形態では、浮遊ゲート６２を、最も相互距離をおいた上で、セルの密度を上げるために有効な配置方法を実現している。即ち、浮遊ゲート６２が平行四辺形ではなく円形に加工されている。
【００４９】
浮遊ゲート６２を円形に加工するには、浮遊ゲート６２となるポリシリコン膜を形成した後に、マスクを用いたリソグラフィにより加工すればよい。浮遊ゲート６２を制御ゲート１３とは別に加工するためにプロセス的に面倒ではあるが、浮遊ゲート６２を最密充填の配置が得られるような配置にすることができる。
【００５０】
浮遊ゲート６２を最も細密にかつ、浮遊ゲート６２間の距離を遠くに置くには、素子形成領域１１のライン／スペースのピッチを１：１、更に制御ゲート１３のライン／スペースのピッチも１：１と仮定した場合、浮遊ゲート６２を６０度の角度を設けて千鳥にすることが最適である。その際に浮遊ゲート６２は、円形又は正六角形に近い形に加工しておくのが望ましい。これにより、浮遊ゲート６２間を最大限に引き離し、ＹＵＰＩＮ効果を最大限に抑えることができる。
【００５１】
（第５の実施形態）
図１７及び図１８は、本発明の第５の実施形態に係わるフラッシュメモリの製造工程を示す断面図である。この実施形態では、電荷蓄積層として浮遊ゲートを利用した２層ゲート構成のメモリセルに代えて、電気蓄積層として絶縁膜を利用したＭＯＮＯＳ型のメモリセルを用いている。
【００５２】
ゲートの平面的パターンは第１〜第４の実施形態の何れでも良いが、ここでは第１の実施形態の図２と同様に素子形成領域のストライプ方向と直交させずに斜め方向にゲートパターンを配置したものとする。
【００５３】
まず、図１７（ａ）に示すように、所定の不純物がドーピングされた半導体基板７１上に、熱酸化法によって、トンネル絶縁膜となるシリコン酸化膜（ＳｉＯ2 ）７２を１０ｎｍ程度形成した後、電荷蓄積層としてシリコン窒化膜（ＳｉＮ）７３を１０ｎｍ程度形成し、ブロック層としてＡｌ2 Ｏ3 膜（Ａｌ2 Ｏ3 ）７４を２０ｎｍ程度形成する。
【００５４】
次いで、図１７（ｂ）に示すように、アルミナ膜７４上に第１の電極層としてタンタル窒化膜（ＴａＮ）７５を形成し、その上にリソグラフィによりマスク材７６を形成する。このマスク材７６は、素子形成領域パターンに対応している。
【００５５】
次いで、図１７（ｃ）に示すように、マスク材７６を用いてＲＩＥにより、タンタル窒化膜７５，アルミナ膜７４，シリコン窒化膜７３，及びシリコン酸化膜７２を選択エッチングし、さらに半導体基板７１にエッチングを行うことにより、半導体基板７１の表面からの深さが１００ｎｍ程度の素子分離溝７７を形成した。この素子分離溝７７で分離された領域が前記図１に示す素子形成領域１１であり、これによりストライプ状の素子形成領域１１を並列配置した構成が得られる。
【００５６】
次いで、図１８（ｄ）に示すように、素子分離溝７７を埋め込むように、半導体基板７１及びマスク材７６の全面に、シリコン酸化膜（ＳｉＯ2 ）７８を堆積する。続いて、シリコン酸化膜７８をＣＭＰ法によって研磨して表面を平坦化することにより、シリコン酸化膜７８からなる素子分離絶縁膜を形成すると共に、マスク材７６の表面を露出させる。
【００５７】
次いで、図１８（ｅ）に示すように、露出したマスク材７６に対して選択的にエッチングを行うことにより、マスク材７６を除去する。さらに、希フッ酸を用いて、タンタル窒化膜７５の表面に形成された自然酸化膜を除去する。
【００５８】
次いで、図１８（ｆ）に示すように、ＣＶＤ法によって、第２の電極層としての導電層７９を形成した。この導電層７９は、タングステン（Ｗ）とＷシリサイド層を含む２層構造とし、例えば１００ｎｍ程度の厚さに堆積した。
【００５９】
これ以降は図示しないが、リソグラフィ及びＲＩＥによって、導電層７９、シリコン酸化膜７８、タンタル窒化膜７５、アルミナ膜７４、シリコン窒化膜７３、シリコン酸化膜７２に順次パターニングを行って、スリット部を形成することにより、ゲート部を形成する。このときのパターニングを素子形成領域１１のストライプと直交する方向から傾けることにより、前記図２に示すのと同様にゲート１２を斜めストライプの配置にする。
【００６０】
これ以降は、先の第１の実施形態と同様に、半導体基板７１、シリコン酸化膜７２、シリコン窒化膜７３、アルミナ膜７４、導電層７５，導電層７９のうち、露出している面に、電極側壁絶縁膜となるシリコン酸化膜を熱酸化法によって形成する。この熱酸化によって、前記図４に示すように、ゲート部となるタンタル窒化膜７５の角部が丸め処理されることになる。
【００６１】
続いて、イオン注入法によって、ソース領域及びドレイン領域を形成し、さらにＣＶＤ法によって、シリコン酸化膜の全面に層間絶縁膜を形成する。そして、配線層などを形成することにより、ＭＯＮＯＳ型のメモリセルトランジスタを製造する。
【００６２】
このような方法であっても、先の第１の実施形態と同様の効果が得られ、メモリセル部の微細化及び高集積化をはかることができる。また、ゲート部のパターンは、必ずしも第１の実施形態と同様のパターンに限るものではなく、第２〜第４の実施形態と同様の馬田としても良い。さらに、メモリセル部の構成として、ＭＯＮＯＳの代わりにＭＮＯＳを用いることも可能である。
【００６３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、電荷蓄積層として浮遊ゲートを用いた例、更には絶縁膜を用いた例を説明したが、電荷蓄積層の材料や厚み等の条件は、仕様に応じて適宜変更可能である。さらに、素子形成領域のＬ／Ｓピッチや制御ゲートのＬ／Ｓピッチも、仕様に応じて適宜変更可能である。
【００６４】
また、本発明の不揮発性半導体記憶装置の製造方法は、第１の実施形態で説明した方法に限るものではなく、適宜変更可能であるのは勿論のことである。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６５】
【図１】第１の実施形態に係わるＮＡＮＤフラッシュメモリにおける素子形成領域及び浮遊ゲートのパターンレイアウトを示す平面図。
【図２】第１の実施形態に係わるＮＡＮＤフラッシュメモリのパターンレイアウトを示す平面図。
【図３】浮遊ゲートの配置をずらすことによる効果を説明するための模式図。
【図４】浮遊ゲートに丸め処理を施すことによる効果を説明するための模式図。
【図５】第１の実施形態のＮＡＮＤフラッシュメモリの製造工程を示す断面図。
【図６】第１の実施形態のＮＡＮＤフラッシュメモリの製造工程を示す断面図。
【図７】第１の実施形態のＮＡＮＤフラッシュメモリの製造工程を示す断面図。
【図８】第１の実施形態のＮＡＮＤフラッシュメモリの製造工程を示す断面図。
【図９】第１の実施形態のＮＡＮＤフラッシュメモリの製造工程を示す断面図。
【図１０】第１の実施形態のＮＡＮＤ型フラッシュメモリのビット線方向に沿って切断した場合の断面と回路構成を示す図。
【図１１】第２の実施形態に係わるＮＡＮＤフラッシュメモリのパターンレイアウトを示す平面図。
【図１２】第２の実施形態の変形例を示す平面図。
【図１３】第２の実施形態の変形例を示す平面図。
【図１４】第３の実施形態に係わるＮＡＮＤフラッシュメモリのパターンレイアウトを示す平面図。
【図１５】図１４の矢視Ａ−Ａ’断面図及び矢視Ｂ−Ｂ’断面図。
【図１６】第４の実施形態に係わるＮＡＮＤフラッシュメモリのパターンレイアウトを示す平面図。
【図１７】第５の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【図１８】第５の実施形態に係わるフラッシュメモリの製造工程を示す断面図。
【符号の説明】
【００６６】
１１，２１…半導体基板
１２，６２…浮遊ゲート（電荷蓄積層）
１３，４３，５３…制御ゲート
１４…周辺回路部
２２…シリコン酸窒化（ＳｉＯＮ）膜
２３…ポリシリコン層
２４…マスク材
２５…素子分離溝
２６…シリコン酸化膜
２７…アルミナ（Ａｌ2Ｏ3 ）膜
２８…導電層
２９…マスク材
３０…スリット
３１…シリコン酸化膜
３２…相関絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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