(57)【要約】【課題】高周波用送信パワーアンプに適用されるヘテロ接合バイポーラトランジスタには、高耐圧性が要求される。【解決手段】ＧａＡｓ基板１０１上から順に、ｎ+型ＧａＡｓサブコレクタ層１０２と、ｎ型ＧａＡｓコレクタ層１０３と、ｐ型ＧａＡｓベース層１０４と、ｎ型ＩｎＧａＰエミッタ層１０５と、ｎ型ＧａＡｓエミッタキャップ層１０７よりドーピング濃度が低いｎ型ＧａＡｓ耐圧調整層１０６と、ｎ型ＧａＡｓエミッタキャップ層１０７と、ｎ+型ＩｎＧａＡｓコンタクト層１０８とを備える。【選択図】図１
2009094148.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、III−V族化合物半導体からなるコレクタ層と、ベース層と、エミッタ層とを積層したヘテロ接合バイポーラトランジスタであって、
前記エミッタ層は、
前記ベース層から順に、積層された第１から第３のエミッタ層を備え、
前記第２のエミッタ層は、前記第３のエミッタ層よりドーピング濃度が低い
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
前記第１のエミッタ層は、ｎ型ＩｎＧａＰエミッタ層であり、
前記第２のエミッタ層は、ｎ型低濃度ＧａＡｓ層であり、
前記第３のエミッタ層は、ｎ型ＧａＡｓエミッタキャップ層である
ことを特徴とする請求項１記載のヘテロ接合バイポーラトランジスタ。
【請求項３】
前記第２のエミッタ層は、ドーピング濃度が０以上のＧａＡｓ層である
ことを特徴とする請求項２記載のヘテロ接合バイポーラトランジスタ。
【請求項４】
半導体基板上に、III−V族化合物半導体からなるコレクタ層と、ベース層と、エミッタ層とを積層したヘテロ接合バイポーラトランジスタであって、
前記エミッタ層は、
前記ベース層から順に、積層された第１及び第３のエミッタ層を備え、
前記第１のエミッタ層は、前記第３のエミッタ層との界面に再結合中心となる準位が形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項５】
前記第１のエミッタ層は、ｎ型ＩｎＧａＰエミッタ層であり、
前記第３のエミッタ層は、ｎ型ＧａＡｓエミッタキャップ層である
ことを特徴とする請求項４記載のヘテロ接合バイポーラトランジスタ。
【請求項６】
前記再結合中心となる準位は、前記ｎ型ＩｎＧａＰエミッタ層の形成後、前記ｎ型ＩｎＧａＰエミッタ層の表面にＨ2ガスフローを施すことにより形成される
ことを特徴とする請求項５記載のヘテロ接合バイポーラトランジスタ。
【請求項７】
前記半導体基板は、ＧａＡｓ基板であり、
前記コレクタ層は、前記ＧａＡｓ基板から順に、ｎ+型ＧａＡｓサブコレクタ層、及びｎ型ＧａＡｓコレクタ層とを備え、
前記ベース層は、前記ｎ型ＧａＡｓコレクタ層に接合されたｐ型ＧａＡｓベース層である
ことを特徴とする請求項２、３、５、及び６のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項８】
前記ｎ型ＩｎＧａＰエミッタ層は、部分的に、または、完全にＣｕＰｔ型自然超格子が形成されている
ことを特徴とする請求項２、３、５、６、及び７のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
【請求項９】
ＧａＡｓ基板上に、III−V族化合物半導体からなるコレクタ層と、ベース層と、エミッタ層とを積層したヘテロ接合バイポーラトランジスタの製造方法であって、
前記ＧａＡｓ基板上に、前記コレクタ層として、順に、ｎ+型ＧａＡｓサブコレクタ層と、ｎ型ＧａＡｓコレクタ層とを積層するコレクタ積層ステップと、
前記コレクタ積層ステップの後、前記ベース層として、ｐ型ＧａＡｓベース層を積層するベース積層ステップと、
前記ベース積層ステップの後、前記エミッタ層として、順に、ｎ型ＩｎＧａＰエミッタ層と、ｎ型低濃度ＧａＡｓ層と、該ｎ型低濃度ＧａＡｓ層よりもドーピング濃度が高いｎ型ＧａＡｓエミッタキャップ層とを積層するエミッタ積層ステップとを含む
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１０】
ＧａＡｓ基板上に、III−V族化合物半導体からなるコレクタ層と、ベース層と、エミッタ層とを積層したヘテロ接合バイポーラトランジスタの製造方法であって、
前記ＧａＡｓ基板上に、前記コレクタ層として、順に、ｎ+型ＧａＡｓサブコレクタ層と、ｎ型ＧａＡｓコレクタ層とを積層するコレクタ積層ステップと、
前記コレクタ積層ステップの後、前記ベース層として、ｐ型ＧａＡｓベース層を積層するベース積層ステップと、
前記ベース積層ステップの後、前記エミッタ層として、ｎ型ＩｎＧａＰエミッタ層を積層し、該ｎ型ＩｎＧａＰエミッタ層の表面にＨ2ガスフローを施し、前記Ｈ2ガスフローが施された前記ｎ型ＩｎＧａＰエミッタ層の表面にｎ型ＧａＡｓエミッタキャップ層を積層するエミッタ積層ステップとを含む
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１１】
前記ｎ型ＩｎＧａＰエミッタ層は、部分的に、または、完全にＣｕＰｔ型自然超格子が形成されている
ことを特徴とする請求項９または１０に記載のヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合バイポーラトランジスタに関し、特に高耐圧を要するヘテロ接合バイポーラトランジスタに関する。
【背景技術】
【０００２】
電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＦＥＴと記す）又はヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＢＴと記す）等の化合物半導体デバイスは、例えば、携帯電話機の部品の一つである送信用ハイパワーアンプ等に用いられている。
【０００３】
そこで、近年、ＨＢＴに対して、高出力特性、高利得特性、及び低歪み特性が求められており、これらを実現するために、高い耐圧であって、かつ低いオン抵抗を有するＨＢＴの実現が要求されている。とりわけ、ＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）が用途となる場合は特に高耐圧が求められる。
【０００４】
ＨＢＴのエミッタ層に使われる材料としては、ＡｌＧａＡｓに代わり、近年ＩｎＧａＰが主流になりつつある。ＩｎＧａＰの利点として、Ｉｎ組成が０．５付近でＧａＡｓに格子整合すること、ＧａＡｓに対するウェットエッチングの選択性があること、ＧａＡｓベース層に接合した時の価電子帯不連続量がＡｌＧａＡｓの場合に比べ大きいこと、ＡｌＧａＡｓに見られたＤＸセンターのような深い不純物が無いこと、及び表面再結合速度が小さいこと等が挙げられる。
【０００５】
さらに、ＩｎＧａＰは成長条件に応じて、結晶での原子の配列状態およびバンドギャップが変化するという性質を持つ。ＩｎＧａＰの成長温度を変化させると、III族元素のＩｎとＧａがIII族原子層面内で規則的に配列してＣｕＰｔ型自然超格子構造である秩序配列構造を形成する場合と、不規則に配列して無秩序配列構造を形成する場合が観測できる。それに応じてＩｎＧａＰのバンドギャップがおよそ１．８４〜１．９０ｅＶの範囲で変化する。
【０００６】
図４（ａ）はIII−V族混晶半導体の単位結晶格子の模式図である。III−V族混晶半導体はIIIａ−IIIｂ−V型混晶で形成され、IIIａ、IIIｂの２種のIII族原子が、同族原子のみからなる結晶格子（副格子）上にほぼ無秩序に配列していることが知られている。同図を用いて構造を説明すると、III族原子３ａ〜３ｎまでのサイトにIIIａまたはIIIｂの異なる２種類の原子が無秩序に配列されており、またV族原子５ａ〜５ｄがIII族原子３ａ〜３ｎと結合するように配列されている。ところが特定の成長温度の場合に、III族副格子上でIIIａとIIIｂが秩序配列構造を形成することが知られている。
【０００７】
図４（ｂ）は、秩序配列構造をもつIII−V族混晶半導体の例として、ＩｎＧａＰを成長方向に対し垂直に見た結晶構造図である。具体的には、同図は、図４（ａ）のIII族原子３ａ、３ｂ、３ｃ、及び３ｎが作る面の法線方向から見た結晶構造図を表す。図４（ａ）のIII族原子３ａ、３ｅ、３ｆ、３ｇ、３ｈ、及び３ｉが、図４（ｂ）のＧａ原子であれば、図４（ａ）のIII族原子３ｃ、３ｄ、３ｊ、３ｋ、３ｌ、及び３ｍは、図４（ｂ）のＩｎ原子であるということになる。図４（ｂ）に見られるように、秩序配列構造では、IIIａ−V（Ｉｎ−Ｐ）とIIIｂ−V（Ｇａ−Ｐ）の配列が隣接して存在する。
【０００８】
図５は、ＩｎＧａＰのバンドギャップの成長温度依存性を示すグラフである。前述したように、ＩｎＧａＰは成長温度によりバンドギャップが変化する。つまり、秩序配列構造になるほどバンドギャップは小さい値となり、無秩序配列構造になるほど、バンドギャップは大きな値となる。
【０００９】
また、秩序配列構造のＩｎＧａＰを挟んでＧａＡｓを成長させると、その界面にキャリア濃度分布状態の異常が発生することが知られており、界面での原子配列状態の歪が原因と考えられている。
【００１０】
その現象を再現した実験結果を図６（ａ）及び図６（ｂ）を用いて説明する。図６（ａ）は、界面のキャリア濃度分布を調べる実験に使用したデバイスの断面図である。また、図６（ｂ）は、界面のキャリア濃度分布を調べた実験結果を示すグラフである。図６（ａ）に記載されたように、実験に使用されたデバイスは、ＧａＡｓ基板上に、順番に、ドーピング濃度３×１０17ｃｍ-3、膜厚１００ｎｍのｎ型ＧａＡｓ層、ドーピング濃度３×１０17ｃｍ-3、膜厚１００ｎｍの秩序配列構造ｎ型ＩｎＧａＰ層、ドーピング濃度３×１０17ｃｍ-3、膜厚１００ｎｍのｎ型ＧａＡｓ層が形成されている。その後、測定用の電極が形成され、ＣＶ法によりキャリア濃度分布が測定される。
【００１１】
図６（ｂ）の実験結果に表れているように、秩序配列構造ｎ型ＩｎＧａＰ層と上層のｎ型ＧａＡｓ層界面でキャリアの空乏化が起こり、一方、下層のｎ型ＧａＡｓ層との界面でキャリアの蓄積が起きている。
【００１２】
秩序配列構造のＩｎＧａＰをエミッタ層に用いた場合、エミッタとベース間の伝導帯不連続が、無秩序配列構造の場合に比べ小さくなるため、エミッタからベースに注入される電子に対するエネルギー障壁が問題にならなくなる利点がある。一方、キャリアの空乏化により、ベース層中のホールに対するＩｎＧａＰの価電子帯でのエネルギー障壁が低下してしまうため、ベース電流が増加してしまう。その結果、電流増幅率ｈｆｅの低下の問題が発生する。
【００１３】
図７は、従来のＨＢＴの構造断面図である。ＧａＡｓ基板７０１上に、順番に、電子濃度５×１０18ｃｍ-3、膜厚６００ｎｍのｎ+型ＧａＡｓサブコレクタ層７０２、電子濃度１×１０16ｃｍ-3、膜厚６００ｎｍのｎ型ＧａＡｓコレクタ層７０３、ホール濃度４×１０19ｃｍ-3、膜厚８０ｎｍのｐ型ＧａＡｓベース層７０４、電子濃度３×１０17ｃｍ-3、膜厚３０ｎｍのｎ型ＩｎＧａＰエミッタ層７０５、電子濃度３×１０18ｃｍ-3、膜厚２００ｎｍのｎ型ＧａＡｓエミッタキャップ層７０７、及び電子濃度１×１０19ｃｍ-3、膜厚１００ｎｍのｎ+型ＩｎＧａＡｓコンタクト層７０８がＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属化学気相成長法）又はＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシャル成長法）により形成されている。ｎ型ＩｎＧａＰエミッタ層が秩序配列構造で成長した場合には、前述したようにＧａＡｓ層との界面でキャリアの空乏化が発生してしまう。これにより、ベース電流が増加し電流増幅率ｈｆｅが低下してしまう。
【００１４】
この問題を解決するための手法として、例えば、特許文献１に記載されている方法がある。
【００１５】
図８は、特許文献１に記載されているＨＢＴの構造断面図である。図８に記載されたＨＢＴは、ＭＯＣＶＤ法又はＭＢＥ法による結晶成長により、ＧａＡｓ基板８０１上に、順番に、バッファ層８０２、ｎ+型ＧａＡｓコレクタコンタクトＡ層８０３、ｎ型またはｉ型ＧａＡｓコレクタ層８０４、ｐ型ＧａＡｓベース層８０５、電子濃度３×１０17ｃｍ-3、膜厚３０ｎｍのｎ型ＩｎxＧａ1-xＰエミッタＡ層８０６、電子濃度３×１０18ｃｍ-3、膜厚３ｎｍの電荷補償層８０７、電子濃度３×１０17ｃｍ-3、膜厚１００ｎｍのｎ型ＧａＡｓエミッタＢ層８０８、ｎ+型ＧａＡｓエミッタコンタクトＡ層８０９、及びｎ+型ＩｎＧａＡｓエミッタコンタクトＢ層８１０が積層されている。
【００１６】
仮に、ｎ型ＩｎxＧａ1-xＰエミッタＡ層８０６の上に、直接ｎ型ＧａＡｓエミッタＢ層８０８が積層されると、両層の界面でキャリアの空乏化が発生してしまう。その結果、ベース電流が増加してしまい、コレクタ電流Ｉｃの小さい領域、つまり低Ｉｃ領域での電流増幅率ｈｆｅ（以下、ｈｆｅと呼ぶ）が低下してしまう。よって、キャリアの空乏化が起こらないように、電子濃度を上げた電荷補償層８０７が導入され、ｈｆｅの低下が防止されている。
【００１７】
キャリアの空乏化を防ぐ他の手法としては、特許文献２に記載されているようにＩｎＧａＰ層とＧａＡｓとの界面に、プレーナドーピングを行う方法、また特許文献３に記載されているようにＩｎＧａＰ層にＳｂをドーピングする方法、また特許文献４に記載されているように、ＩｎＧａＰ層の下部は秩序配列構造にし、ＧａＡｓ層と接する上部のＩｎＧａＰ層は無秩序配列構造にするという方法がある。
【特許文献１】特開２００３−８６６０３号公報
【特許文献２】特開平８−２９３５０５号公報
【特許文献３】特開２００１−２０３２１５号公報
【特許文献４】特開２００１−３４５３２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記従来技術によれば、エミッタ層内でのキャリアの空乏化を防ぐことにより低Ｉｃ領域でのベース電流の増加が防止され、その結果ｈｆｅの低下が抑制される反面、ベースオープンコレクタエミッタ間耐圧ＢＶCEOが低下するという問題が発生する。
【００１９】
ＢＶCEOは、トランジスタの耐圧性を評価するパラメータであり、ＢＶCEOが大きいほどトランジスタは高耐圧である。
【００２０】
電流増幅率ｈｆｅとベースオープンコレクタエミッタ間耐圧ＢＶCEOとの関係式として、以下の式が知られている。
【００２１】
ＢＶCEO＝ＢＶCBO／（ｈｆｅ1/n）      （式１）
【００２２】
ここで、ＢＶCBOはエミッタオープンコレクタベース間耐圧を表す。ｎは４以下の正数である。この式から、低Ｉｃ領域でのｈｆｅの増加はＢＶCEOの低下につながることがわかる。
【００２３】
送信用パワーアンプとしてＨＢＴを使用する場合、ＧＳＭ用のように特に高耐圧が要求される用途ではＢＶCEOが低下してはならない。
【００２４】
実際のデバイス動作では、ｈｆｅがほぼピーク付近の領域でのベース電流が使用されるため、低Ｉｃ領域でｈｆｅが低いことはあまり重要ではなく、むしろ耐圧性のパラメータであるＢＶCEOの低下を防止することが重要となる。
【００２５】
本発明は、上記の課題に鑑みてなされたものであり、高耐圧を有するＨＢＴを提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的を達成するために、本発明に係るヘテロ接合バイポーラトランジスタは、半導体基板上に、III−V族化合物半導体からなるコレクタ層と、ベース層と、エミッタ層とを積層したヘテロ接合バイポーラトランジスタであって、前記エミッタ層は、前記ベース層から順に、積層された第１から第３のエミッタ層を備え、前記第２のエミッタ層は、前記第３のエミッタ層よりドーピング濃度が低いことを特徴とする。
【００２７】
この構成により、デバイスの実動作点ではない低Ｉｃ領域でのｈｆｅを積極的に小さくすることができ、ベースオープンコレクタエミッタ間耐圧ＢＶCEOが増大する。結果的に、高耐圧を有するヘテロ接合バイポーラトランジスタが実現される。
【００２８】
また、前記第１のエミッタ層は、ｎ型ＩｎＧａＰエミッタ層であり、前記第２のエミッタ層は、ｎ型低濃度ＧａＡｓ層であり、前記第３のエミッタ層は、ｎ型ＧａＡｓエミッタキャップ層であることが好ましい。
【００２９】
ｎ型ＩｎＧａＰとｎ型ＧａＡｓとの組み合わせがエミッタ層として使用されることにより、Ｉｎ組成が０．５付近でＧａＡｓに格子整合すること、ＧａＡｓ系材料に対するウェットエッチングの選択性があること、ＡｌＧａＡｓに見られたＤＸセンターのような深い不純物が無いこと、及び表面再結合速度が小さいことなどの利点が得られ、製造プロセスの簡略化、高結晶性、高速動作性、及び高耐圧性を有するヘテロ接合バイポーラトランジスタが実現される。
【００３０】
また、前記第２のエミッタ層は、ドーピング濃度が０以上のＧａＡｓ層であることが好ましい。
【００３１】
これにより、エミッタ層−エミッタキャップ層の界面における電荷空乏層を、より増大させることができ、ベースオープンコレクタエミッタ間耐圧ＢＶCEOが増大する。結果的には、より高耐圧なヘテロ接合バイポーラトランジスタが実現される。
【００３２】
また、本発明に係るヘテロ接合バイポーラトランジスタは、半導体基板上に、III−V族化合物半導体からなるコレクタ層と、ベース層と、エミッタ層とを積層したヘテロ接合バイポーラトランジスタであって、前記エミッタ層は、前記ベース層から順に、積層された第１及び第３のエミッタ層を備え、前記第１のエミッタ層は、前記第３のエミッタ層との界面に再結合中心となる準位が形成されていることを特徴とする。
【００３３】
この構成により、エミッタ層−エミッタキャップ層の界面における電荷空乏層を積極的に増大させることができ、デバイスの実動作点ではない低Ｉｃ領域でのｈｆｅを積極的に小さくすることができる。その結果、ベースオープンコレクタエミッタ間耐圧ＢＶCEOが増大し、高耐圧のヘテロ接合バイポーラトランジスタが実現される。
【００３４】
また、前記第１のエミッタ層は、ｎ型ＩｎＧａＰエミッタ層であり、前記第３のエミッタ層は、ｎ型ＧａＡｓエミッタキャップ層であることが好ましい。
【００３５】
ｎ型ＩｎＧａＰとｎ型ＧａＡｓとの組み合わせがエミッタ層として使用されることにより、上述したように、製造プロセスの簡略化、高結晶性、高速動作性、及び高耐圧性を有するヘテロ接合バイポーラトランジスタが実現される。
【００３６】
また、前記再結合中心となる準位は、前記ｎ型ＩｎＧａＰエミッタ層の形成後、前記ｎ型ＩｎＧａＰエミッタ層の表面にＨ2ガスフローを施すことにより形成されてもよい。
【００３７】
これにより、積層デバイスの製造プロセスの途中段階に、単純なプロセスを追加することで、エミッタ層−エミッタキャップ層の界面の準位を容易に制御することができる。
【００３８】
また、前記半導体基板は、ＧａＡｓ基板であり、前記コレクタ層は、前記ＧａＡｓ基板から順に、ｎ+型ＧａＡｓサブコレクタ層、及びｎ型ＧａＡｓコレクタ層とを備え、前記ベース層は、前記ｎ型ＧａＡｓコレクタ層に接合されたｐ型ＧａＡｓベース層であることが好ましい。
【００３９】
ＧａＡｓ系材料で構成されたコレクタ部、ベース部、およびエミッタキャップ層と、ＩｎＧａＰ系材料で構成されたエミッタ層との積層構造をとることにより、ＭＯＣＶＤやＭＢＥなどの一貫した製造プロセスを使用することができ、また、上述したように、製造プロセスの簡略化、高結晶性、高速動作性、及び高耐圧性を有するヘテロ接合バイポーラトランジスタが実現される。
【００４０】
また、前記ｎ型ＩｎＧａＰエミッタ層は、部分的に、または、完全にＣｕＰｔ型自然超格子が形成されていることが好ましい。
【００４１】
これにより、エミッタ層であるｎ型ＩｎＧａＰは秩序配列構造となり、エミッタとベース間の伝導帯不連続が、無秩序配列構造の場合に比べ小さくなるため、エミッタからベースに注入される電子に対するエネルギー障壁が問題にならなくなるという利点がある。一方、キャリアの空乏化増大により、ベース層中のホールに対するＩｎＧａＰの価電子帯でのエネルギー障壁が低下してしまうため、ベース電流が増加する。その結果、電流増幅率ｈｆｅが小さくなるが、高耐圧性という観点からはＢＶCEOが大きくなるので好都合となる。
【００４２】
なお、本発明は、このような特徴的な手段を備えるヘテロ接合バイポーラトランジスタとして実現することができるだけでなく、ヘテロ接合バイポーラトランジスタに含まれる特徴的な手段をステップとするヘテロ接合バイポーラトランジスタの製造方法として実現することができる。
【発明の効果】
【００４３】
上述したように、本発明のヘテロ接合バイポーラトランジスタによれば、低Ｉｃ領域での電流増幅率ｈｆｅを低下させることにより、ベースオープンコレクタエミッタ間耐圧ＢＶCEOを向上させ、その結果として高耐圧なヘテロ接合バイポーラトランジスタを実現することができる。
【発明を実施するための最良の形態】
【００４４】
（実施の形態１）
本実施の形態１におけるヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＨＢＴと記す）は、ＧａＡｓ基板上に、コレクタ層、ベース層、及びエミッタ層とを備え、エミッタ層は、ベース層表面から順に、ｎ型ＩｎＧａＰエミッタ層と、ｎ型低濃度ＧａＡｓ層と、ｎ型ＧａＡｓエミッタキャップ層とを備え、ｎ型低濃度ＧａＡｓ層はｎ型ＧａＡｓエミッタキャップ層よりドーピング濃度が低いことを特徴とする。これにより、コレクタ電流Ｉｃの小さい領域、つまり低Ｉｃ領域での電流増幅率ｈｆｅが低下し、ベースオープンコレクタエミッタ間耐圧ＢＶCEOが大きくなる。よって、高耐圧を有するＨＢＴが実現される。
【００４５】
以下、本発明の実施の形態に係るＨＢＴについて図面を参照しながら詳細に説明する。
【００４６】
図１は、本発明の実施の形態１に係るＨＢＴの構造断面図である。同図におけるＨＢＴは、ＧａＡｓ基板１０１と、ｎ+型ＧａＡｓサブコレクタ層１０２と、ｎ型ＧａＡｓコレクタ層１０３と、ｐ型ＧａＡｓベース層１０４と、ｎ型ＩｎＧａＰエミッタ層１０５と、ｎ型ＧａＡｓ耐圧調整層１０６と、ｎ型ＧａＡｓエミッタキャップ層１０７と、ｎ+型ＩｎＧａＡｓコンタクト層１０８と、コレクタ電極１１０と、ベース電極１２０と、エミッタ電極１３０とを備える。
【００４７】
コレクタ電極１１０、ベース電極１２０、及びエミッタ電極１３０以外の各層は、ＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属化学気相成長法）又はＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシャル成長法）により、ＧａＡｓ基板１０１上に、ｎ+型ＧａＡｓサブコレクタ層１０２、ｎ型ＧａＡｓコレクタ層１０３、ｐ型ＧａＡｓベース層１０４、ｎ型ＩｎＧａＰエミッタ層１０５、ｎ型ＧａＡｓ耐圧調整層１０６、ｎ型ＧａＡｓエミッタキャップ層１０７、及びｎ+型ＩｎＧａＡｓコンタクト層１０８の順に積層される。
【００４８】
ｎ+型ＧａＡｓサブコレクタ層１０２は、例えば、電子濃度が５×１０18ｃｍ-3であり、また、膜厚は６００ｎｍである。
【００４９】
ｎ型ＧａＡｓコレクタ層１０３は、例えば、電子濃度が１×１０16ｃｍ-3であり、また、膜厚は６００ｎｍである。
【００５０】
ｎ+型ＧａＡｓサブコレクタ層１０２及びｎ型ＧａＡｓコレクタ層１０３は、ｎ型のコレクタ層として機能する。
【００５１】
ｐ型ＧａＡｓベース層１０４は、ｐ型のベース層として機能し、例えば、ホール濃度が４×１０19ｃｍ-3であり、また、膜厚は８０ｎｍである。
【００５２】
ｎ型ＩｎＧａＰエミッタ層１０５は、第１のエミッタ層を構成し、ＣｕＰｔ型自然超格子を形成し秩序配列構造となっており、例えば、電子濃度が３×１０17ｃｍ-3であり、また、膜厚は３０ｎｍである。
【００５３】
ｎ型ＧａＡｓ耐圧調整層１０６は、第２のエミッタ層を構成し、ｎ型ＧａＡｓエミッタキャップ層１０７よりもドーピング濃度が低いｎ型低濃度ＧａＡｓ層であり、例えば、電子濃度が３×１０16ｃｍ-3であり、また、膜厚は３０ｎｍである。
【００５４】
ｎ型ＧａＡｓエミッタキャップ層１０７は、第３のエミッタ層を構成し、例えば、電子濃度が３×１０18ｃｍ-3であり、また、膜厚は２００ｎｍである。
【００５５】
ｎ型ＩｎＧａＰエミッタ層１０５、ｎ型ＧａＡｓ耐圧調整層１０６、及びｎ型ＧａＡｓエミッタキャップ層１０７は、ｎ型のエミッタ層として機能する。
【００５６】
ｎ+型ＩｎＧａＡｓコンタクト層１０８は、例えば、電子濃度１×１０19ｃｍ-3であり、また、膜厚は１００ｎｍである。
【００５７】
なお、各層のドーピング濃度は、ドーパントとして使用されるＳｉやＣなどのドーパント量、及び各層の膜厚や面積により決定される。
【００５８】
上記ｎ+型ＧａＡｓサブコレクタ層１０２からｎ+型ＩｎＧａＡｓコンタクト層１０８までの各層が形成された後、ｎ+型ＧａＡｓサブコレクタ層１０２表面上にコレクタ電極１１０が、ｐ型ＧａＡｓベース層１０４表面上にベース電極１２０が、ｎ+型ＩｎＧａＡｓコンタクト層１０８上にエミッタ電極１３０が、それぞれ形成される。
【００５９】
秩序配列構造のｎ型ＩｎＧａＰエミッタ層１０５に直接ｎ型ＧａＡｓエミッタキャップ層１０７を成長しても、両層の界面にはキャリアの電荷空乏領域が発生するが、ｎ型ＧａＡｓエミッタキャップ層１０７より低濃度のｎ型ＧａＡｓ耐圧調整層１０６がｎ型ＩｎＧａＰエミッタ層１０５とｎ型ＧａＡｓエミッタキャップ層１０７との間に積極的に導入されることにより、さらに、電荷空乏領域が拡大する。
【００６０】
その結果、ベース電流が増大し、低Ｉｃ領域でのｈｆｅが低下することで、ＢＶCEOが高くなる。
【００６１】
なお、ｎ型ＧａＡｓ耐圧調整層１０６がアンドープである場合、つまりドーピング濃度がほぼ０であれば、さらにその耐圧効果は大きくなる。
【００６２】
ここで、本発明の実施の形態１に係るＨＢＴについての、製造プロセスについて説明する。
【００６３】
前述したように、各層は、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、一貫成膜される。
【００６４】
まず、ＧａＡｓ基板１０１上に膜厚６００ｎｍのｎ+型ＧａＡｓサブコレクタ層１０２が、ｎ+型ＧａＡｓサブコレクタ層１０２上に膜厚６００ｎｍのｎ型ＧａＡｓコレクタ層１０３が、ｎ型ＧａＡｓコレクタ層１０３上に膜厚８０ｎｍのｐ型ＧａＡｓベース層１０４が、ｐ型ＧａＡｓベース層１０４に膜厚３０ｎｍのｎ型ＩｎＧａＰエミッタ層１０５が、ｎ型ＩｎＧａＰエミッタ層１０５に膜厚３０ｎｍのｎ型ＧａＡｓ耐圧調整層１０６が、ｎ型ＧａＡｓ耐圧調整層１０６に膜厚２００ｎｍのｎ型ＧａＡｓエミッタキャップ層１０７が、ｎ型ＧａＡｓエミッタキャップ層１０７に膜厚１００ｎｍのｎ+型ＩｎＧａＡｓコンタクト層１０８が順次積層される。
【００６５】
次に、上記積層物に対し、適当なエッチングおよび電極の蒸着処理により、コレクタ電極１１０、ベース電極１２０、及びエミッタ電極１３０がオーミック電極として形成される。
【００６６】
以下、図１に記載された本発明の実施の形態１に係るＨＢＴについて、電気特性の測定を行った結果を説明する。
【００６７】
図３（ａ）は、本発明の実施の形態１および実施の形態２に係るＨＢＴおよび従来構造のＨＢＴについてのガンメルプロットの比較図である。
【００６８】
ここで、ガンメルプロットとは、ベースコレクタ間をショートした状態で、ベースエミッタ間電圧を上げていき、コレクタ電流とベース電流を測定し、それらの関係を表したものである。
【００６９】
図３（ａ）において、（ｉ）は図７に記載された従来構造でｎ型ＩｎＧａＰエミッタ層７０５が無秩序配列構造の場合、（ｉｉ）は図７に記載された従来構造でｎ型ＩｎＧａＰエミッタ層７０５が秩序配列構造の場合、及び（ｉｉｉ）はｎ型ＩｎＧａＰエミッタ層が秩序配列構造であり、ｎ型ＧａＡｓ耐圧調整層１０６が導入された場合、または実施の形態２で説明するｎ型ＩｎＧａＰエミッタ層２０５の表面にＨ2ガスフローが導入された場合のそれぞれのガンメルプロットである。
【００７０】
同図におけるガンメルプロットの比較結果より、ベースエミッタ間電圧が低い領域、つまり、低Ｉｃ領域では、（ｉｉｉ）の方が（ｉ）及び（ｉｉ）よりもベース電流が大きくなる。
【００７１】
また、図３（ｂ）は、図３（ａ）から得られる電流増幅率ｈｆｅ（＝コレクタ電流Ｉｃ／ベース電流Ｉｂ）とコレクタ電流Ｉｃとの関係を表したグラフである。同図における（ｉ）〜（ｉｉｉ）は、図３（ａ）における（ｉ）〜（ｉｉｉ）に対応している。
【００７２】
同図における電流増幅率ｈｆｅのコレクタ電流Ｉｃ依存性より、低Ｉｃ領域では、（ｉｉｉ）の方が（ｉ）及び（ｉｉ）よりも電流増幅率ｈｆｅが低くなる。
【００７３】
さらに、図３（ｃ）は、コレクタ電流Ｉｃとコレクタ電圧ＶCEとの関係を、異なるベース電流Ｉｂ毎に測定したグラフである。同図における、（ｉ）〜（ｉｉｉ）は、図３（ａ）及び図３（ｂ）における（ｉ）〜（ｉｉｉ）に対応している。
【００７４】
図３（ｃ）において、ＢＶCEOに相当するのは、ベース電流Ｉｂが０(オープン)の場合でコレクタ電圧ＶCEを増加させたときにコレクタ電流Ｉｃが急激に上昇するときのコレクタ電圧ＶCEのことである。
【００７５】
同図におけるコレクタ電圧−電流特性より、ベース電流Ｉｂが０の場合、（ｉｉｉ）の方が（ｉ）及び（ｉｉ）よりもＢＶCEOが大きくなる。
【００７６】
これらの結果より、ｎ型ＩｎＧａＰエミッタ層とｎ型ＧａＡｓエミッタキャップ層との間に、低濃度のｎ型ＧａＡｓ耐圧調整層を積極的に導入し、さらにｎ型ＩｎＧａＰエミッタ層を秩序配列構造とすることにより、低いＩｃ領域においてベース電流Ｉｂが増大し電流増幅率ｈｆｅが低下する結果、ＢＶCEOが向上する。これにより、送信パワーアンプとしての実動作点である高いＩｃ領域での電流増幅率ｈｆｅは低下せず、高耐圧のＨＢＴが実現される。
【００７７】
（実施の形態２）
本実施の形態２におけるＨＢＴは、ＧａＡｓ基板上に、コレクタ層、ベース層、及びエミッタ層とを備え、エミッタ層は、ベース層表面から順に、ｎ型ＩｎＧａＰエミッタ層と、ｎ型ＧａＡｓエミッタキャップ層とを備え、それら両層の界面には、再結合中心となる準位が形成されている。これにより、その界面での電荷空乏層が増大し、低Ｉｃ領域での電流増幅率ｈｆｅが低下し、ベースオープンコレクタエミッタ間耐圧ＢＶCEOが大きくなる。よって高耐圧を有するＨＢＴが実現される。
【００７８】
以下、本発明の実施の形態に係るＨＢＴについて図面を参照しながら詳細に説明する。
【００７９】
図２は、本発明の実施の形態２に係るＨＢＴの構造断面図である。同図におけるＨＢＴは、ＧａＡｓ基板２０１と、ｎ+型ＧａＡｓサブコレクタ層２０２と、ｎ型ＧａＡｓコレクタ層２０３と、ｐ型ＧａＡｓベース層２０４と、ｎ型ＩｎＧａＰエミッタ層２０５と、ｎ型ＧａＡｓエミッタキャップ層２０７と、ｎ+型ＩｎＧａＡｓコンタクト層２０８と、コレクタ電極２１０と、ベース電極２２０と、エミッタ電極２３０とを備える。
【００８０】
コレクタ電極２１０、ベース電極２２０、及びエミッタ電極２３０以外の各層は、ＭＯＣＶＤまたはＭＢＥにより、ＧａＡｓ基板２０１上に、ｎ+型ＧａＡｓサブコレクタ層２０２、ｎ型ＧａＡｓコレクタ層２０３、ｐ型ＧａＡｓベース層２０４、ｎ型ＩｎＧａＰエミッタ層２０５、ｎ型ＧａＡｓエミッタキャップ層２０７、及びｎ+型ＩｎＧａＡｓコンタクト層２０８の順に積層される。
【００８１】
上記ｎ+型ＧａＡｓサブコレクタ層２０２からｎ+型ＩｎＧａＡｓコンタクト層２０８までの各層のドーピング濃度および膜厚は、例えば、図１に記載された実施の形態１のＨＢＴの各層のドーピング濃度および膜厚と同様である。
【００８２】
また、上記各層が形成された後、エッチングおよび電極の蒸着処理により、オーミック電極が形成される。具体的には、ｎ+型ＧａＡｓサブコレクタ層２０２表面上にコレクタ電極２１０が、ｐ型ＧａＡｓベース層２０４表面上にベース電極２２０が、ｎ+型ＩｎＧａＡｓコンタクト層２０８上にエミッタ電極２３０が、それぞれ形成される。
【００８３】
ｎ+型ＧａＡｓサブコレクタ層２０２及びｎ型ＧａＡｓコレクタ層２０３は、ｎ型のコレクタ層として機能する。
【００８４】
ｐ型ＧａＡｓベース層２０４は、ｐ型のベース層として機能する。
【００８５】
ｎ型ＩｎＧａＰエミッタ層２０５は、第１のエミッタ層として機能し、ＣｕＰｔ型自然超格子を形成し秩序配列構造を構成している。
【００８６】
ｎ型ＧａＡｓエミッタキャップ層２０７は、第３のエミッタ層として機能する。
【００８７】
ｎ型ＩｎＧａＰエミッタ層２０５及びｎ型ＧａＡｓエミッタキャップ層２０７は、ｎ型のエミッタ層として機能する。
【００８８】
ｎ型ＩｎＧａＰエミッタ層２０５の表面には、その成膜後で、かつｎ型ＧａＡｓエミッタキャップ層２０７の成膜前に、Ｈ2ガスフローが、例えば２００ｃｍ3／分の割合で３分間実施される。
【００８９】
本発明の実施の形態２では、Ｈ2ガスフローによるエッチング作用を利用して、ｎ型ＩｎＧａＰエミッタ層２０５の表面に多数の再結合中心となる界面準位が生成されることにより、ｎ型ＩｎＧａＰエミッタ層２０５とｎ型ＧａＡｓエミッタキャップ層２０７との界面における電荷空乏層が増大し、その結果ベース電流が増大する。
【００９０】
ここで、エミッタ層の成膜プロセスを説明する。
【００９１】
まず、ｐ型ＧａＡｓベース層２０４に膜厚３０ｎｍのｎ型ＩｎＧａＰエミッタ層２０５を積層する。
【００９２】
次に、ｎ型ＩｎＧａＰエミッタ層２０５の表面に、２００ｃｍ3／分の割合で３分間、Ｈ2ガスフローを施す。
【００９３】
次に、Ｈ2ガスフローが施されたｎ型ＩｎＧａＰエミッタ層２０５の表面に膜厚２００ｎｍのｎ型ＧａＡｓエミッタキャップ層２０７を積層する。
【００９４】
なお、エミッタ層の成膜前におけるコレクタ層およびベース層、エミッタ層の成膜後におけるコンタクト層や各電極の成膜プロセスについては、実施の形態１と同様であるので、ここでは説明を省略する。
【００９５】
図３（ａ）〜図３（ｃ）において、（ｉ）は図７に記載された従来構造でｎ型ＩｎＧａＰエミッタ層７０５が無秩序配列構造の場合、（ｉｉ）は図７に記載された従来構造でｎ型ＩｎＧａＰエミッタ層７０５が秩序配列構造の場合、及び（ｉｉｉ）は図１及び図２に記載された本発明の実施の形態１および実施の形態２に係るＨＢＴであって、ｎ型ＩｎＧａＰエミッタ層が秩序配列構造であり、ｎ型ＧａＡｓ耐圧調整層１０６が導入された場合、またはｎ型ＩｎＧａＰエミッタ層２０５の表面にＨ2ガスフローが導入された場合のガンメルプロットである。
【００９６】
実施の形態２における構造においても、実施の形態１における構造で得られた電気的特性と同様の電気的特性が得られる。
【００９７】
つまり、低Ｉｃ領域では、（ｉｉｉ）の方が（ｉ）及び（ｉｉ）よりもベース電流が大きくなる。
【００９８】
それに伴い、低Ｉｃ領域では、（ｉｉｉ）の方が（ｉ）及び（ｉｉ）よりも電流増幅率ｈｆｅが低くなる。
【００９９】
よって、ベース電流Ｉｂが０の場合、（ｉｉｉ）の方が（ｉ）及び（ｉｉ）よりもＢＶCEOが大きくなる。
【０１００】
これらの結果より、ｎ型ＩｎＧａＰエミッタ層とｎ型ＧａＡｓエミッタキャップ層との界面に、Ｈ2ガスフローによる再結合中心となる界面準位を積極的に形成し、さらにｎ型ＩｎＧａＰエミッタ層を秩序配列構造とすることにより、低Ｉｃ領域においてベース電流Ｉｂが増大し電流増幅率ｈｆｅが低下する結果、ＢＶCEOが向上する。これにより、送信パワーアンプとしての実動作点である高Ｉｃ領域でのｈｆｅは低下せず、高耐圧のＨＢＴが実現される。
【０１０１】
以上説明したように、本発明によれば、送信パワーアンプなどに使用されるＨＢＴでは、実動作点とはならない低Ｉｃ領域でのｈｆｅは重要でないという観点から、実動作点となる高Ｉｃ領域でのｈｆｅは低下させずに、低Ｉｃ領域でのｈｆｅのみを積極的に低下させることにより高耐圧のＨＢＴが実現される。
【０１０２】
なお、本発明に係るＨＢＴは、上記実施の形態に限定されるものではない。実施の形態１及び２における任意の構成要素を組み合わせて実現される別の実施形態や、実施の形態１及び２に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るＨＢＴを内蔵した各種機器も本発明に含まれる。
【０１０３】
例えば、実施の形態１及び２を通じて、本発明に係るＨＢＴの構成要素である各積層膜のドーピング濃度、膜厚、及び組成は、本構造の目的に適応するものならば任意である。
【０１０４】
また、基板としては、ＧａＡｓだけでなく、Ｓｉが用いられてもよい。
【０１０５】
また、各積層膜のドーピング濃度の制御は、ＳｉおよびＣだけでなく、その他の元素でも、本発明の主旨に適合するものは、使用可能である。
【０１０６】
また、本発明に係るＨＢＴの積層方法はＭＯＣＶＤ法やＭＢＥ法だけでなく、その他の成膜方法であってもよい。
【産業上の利用可能性】
【０１０７】
本発明は、特にヘテロ接合バイポーラトランジスタを内蔵する携帯電話用送信パワーアンプ等に有用であり、特に高耐圧を要するヘテロ接合バイポーラトランジスタに用いるのに最適である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の実施の形態１に係るＨＢＴの構造断面図である。
【図２】本発明の実施の形態２に係るＨＢＴの構造断面図である。
【図３】（ａ）は、本発明の実施の形態１および実施の形態２に係るＨＢＴおよび従来構造のＨＢＴについてのガンメルプロットの比較図である。（ｂ）は、図３（ａ）から得られる電流増幅率ｈｆｅとコレクタ電流Ｉｃとの関係を表したグラフである。（ｃ）は、コレクタ電流Ｉｃとコレクタ電圧ＶCEとの関係を、異なるベース電流Ｉｂ毎に測定したグラフである。
【図４】（ａ）は、III−V族混晶半導体の単位結晶格子の模式図である。（ｂ）は、秩序配列構造をもつIII−V族混晶半導体の例として、ＩｎＧａＰを成長方向に対し垂直に見た結晶構造図である。
【図５】ＩｎＧａＰのバンドギャップの成長温度依存性を示すグラフである。
【図６】（ａ）は、界面のキャリア濃度分布を調べる実験に使用したデバイスの断面図である。（ｂ）は、界面のキャリア濃度分布を調べた実験結果を示すグラフである。
【図７】従来のＨＢＴの構造断面図である。
【図８】特許文献１に記載されているＨＢＴの構造断面図である。
【符号の説明】
【０１０９】
３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ、３ｈ、３ｉ、３ｊ、３ｋ、３ｌ、３ｍ、３ｎ    III族原子
５ａ、５ｂ、５ｃ、５ｄ    V族原子
１０１、２０１、７０１、８０１    ＧａＡｓ基板
１０２、２０２、７０２    ｎ+型ＧａＡｓサブコレクタ層
１０３、２０３、７０３    ｎ型ＧａＡｓコレクタ層
１０４、２０４、７０４、８０５    ｐ型ＧａＡｓベース層
１０５、２０５、７０５    ｎ型ＩｎＧａＰエミッタ層
１０６    ｎ型ＧａＡｓ耐圧調整層
１０７、２０７、７０７    ｎ型ＧａＡｓエミッタキャップ層
１０８、２０８、７０８    ｎ+型ＩｎＧａＡｓコンタクト層
１１０、２１０、７１０    コレクタ電極
１２０、２２０、７２０    ベース電極
１３０、２３０、７３０    エミッタ電極
８０２    バッファ層
８０３    ｎ+型ＧａＡｓコレクタコンタクトＡ層
８０４    ｎ型またはｉ型ＧａＡｓコレクタ層
８０６    ｎ型ＩｎxＧａ1-xＰエミッタＡ層
８０７    電荷補償層
８０８    ｎ型ＧａＡｓエミッタＢ層
８０９    ｎ+型ＧａＡｓエミッタコンタクトＡ層
８１０    ｎ+型ＩｎＧａＡｓエミッタコンタクトＢ層
【図１】
2009094148.tif 000003
【図２】
2009094148.tif 000004
【図３】
2009094148.tif 000005
【図４】
2009094148.tif 000006
【図５】
2009094148.tif 000007
【図６】
2009094148.tif 000008
【図７】
2009094148.tif 000009
【図８】
2009094148.tif 000010