(57)【要約】【課題】  ＤＩＭＭに実装されているＳＤＲＡＭのＯＣＤインピーダンス測定・調整が短時間で実行でき、設計が容易なインピーダンス調整回路を提供する。【解決手段】  調整コードに対応してインピーダンスが可変の出力ドライバを有する、複数のメモリチップＤ０〜Ｄ７をランク選択信号とデータマスク信号の組合せにより選択して、インピーダンスの測定及び調整を行うインピーダンス調整回路において、異なるランクのメモリチップＤ０〜Ｄ７にランク選択信号をそれぞれ出力する複数のランク選択回路３１，３２と、ランクごとにメモリチップを選択するデータマスク信号をそれぞれ出力する複数のデータマスク選択回路４１〜４８とを備えたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
調整コードに対応してインピーダンスが可変の出力ドライバを有する複数のメモリチップを、ランク選択信号とデータマスク信号の組合せにより選択して前記インピーダンスの測定を行い、その測定結果に対応した前記調整コードを指定して前記インピーダンスを調整するインピーダンス調整回路において、
異なるランクの前記メモリチップに前記ランク選択信号をそれぞれ出力する複数のランク選択回路と、
該ランク選択回路により選択されたランクごとに前記メモリチップを選択する前記データマスク信号をそれぞれ出力する複数のデータマスク選択回路と
を備えたことを特徴とするインピーダンス調整回路。
【請求項２】
選択された複数の前記メモリチップに対して同一の調整コードを出力することを特徴とする請求項１記載のインピーダンス調整回路。
【請求項３】
選択された複数の前記メモリチップに対して調整コードを個別に指定する複数の調整コード設定手段を備えたことを特徴とする請求項１記載のインピーダンス調整回路。
【請求項４】
選択された複数のメモリチップについて前記インピーダンスの測定を同時に行うことを特徴とする請求項１乃至請求項３のいずれかに記載のインピーダンス調整回路。
【請求項５】
前記ランク選択回路及び前記データマスク選択回路は、出力選択信号により出力が制御されることを特徴とする請求項１乃至請求項４のいずれかに記載のインピーダンス調整回路。
【請求項６】
前記メモリチップはＯＣＤ（Off-Chip Driver）インピーダンス調整機能を具備し、ＯＣＤインピーダンス調整モードを用いて前記インピーダンスの調整が行われることを特徴とする請求項１乃至請求項５のいずれかに記載のインピーダンス調整回路。
【請求項７】
複数の前記メモリチップがＤＩＭＭ（Dual Inline Memory Module）に搭載されたことを特徴とする請求項１乃至請求項６のいずれかに記載のインピーダンス調整回路。
【請求項８】
前記インピーダンス調整回路はメモリコントローラ内に設けられたことを特徴とする請求項１乃至請求項７のいずれかに記載のインピーダンス調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＣＤ（Off-Chip Driver）インピーダンス調整機能を備えたＤＤＲ（Double Data Rate）２メモリ側の出力ドライバのインピーダンス調整を行うインピーダンス調整回路に関する。
【背景技術】
【０００２】
ＤＤＲ２メモリにおいては、外部からのコマンド入力により、ＯＣＤインピーダンス調整モードにエントリーすることで、ＤＤＲ２メモリの出力ドライバ（出力バッファ）のインピーダンスを調整する機能（「ＯＣＤインピーダンス調整機能」という）を有している。例えばＤＤＲ２  ＳＤＲＡＭ（Synchronous DRAM）において、ＯＣＤの各モードは、拡張モードレジスタ（１）（ＥＭＲＳ（１））にアドレス信号の所定ビット（例えばＡ７、Ａ８、Ａ９）を用いて設定される。
【０００３】
ドライブ（１）モードでは、出力信号（ＤＱ、ＤＱＳ，／ＤＱＳ）の出力レベルは既定の状態となり、メモリコントローラ等の外部デバイスは出力信号（ＤＱ、ＤＱＳ，／ＤＱＳ）の電圧レベル（ＤＱ、ＤＱＳはＨｉｇｈ、／ＤＱＳはＬｏｗ）を測定しプルアップ抵抗の値が目標値となっているか調べる。
【０００４】
ドライブ（０）モードでは、出力信号（ＤＱ、ＤＱＳ、／ＤＱＳ）の出力レベルは既定の状態となり、メモリコントローラ等の外部デバイスは出力信号（ＤＱ、ＤＱＳ，／ＤＱＳ）の電圧レベル（ＤＱ、ＤＱＳはＬｏｗ、／ＤＱＳはＨｉｇｈ）を測定しプルダウン抵抗の値が目標値となっているか調べる。
【０００５】
調整モードでは、出力ドライバのインピーダンスが調整される。例えば出力ドライバのインピーダンスは、１６段階に分けて調整可能とされ、出力信号（ＤＱ、ＤＱＳ、／ＤＱＳ）のプルアップ抵抗とプルダウン抵抗が等しくなるように調整が行われる。ＯＣＤキャリブレーションモード解除では、モードの切り替え時にいったん現在のモードが解除される。ＯＣＤキャリブレーションデフォルトでは、出力ドライバのインピーダンスがデフォルト値に設定される。
【０００６】
なお、インピーダンスの測定、比較は、ＤＤＲ２  ＳＤＲＡＭにはなくメモリコントローラ等の外部デバイスで行われる。ドライブ（１）モードに設定してプルアップ抵抗の測定を行い、調整が必要な場合、ＯＣＤキャリブレーションモード解除を行い、調整モードを設定し、プルアップ抵抗値（ドライバのインピーダンス）の調整を行い、ＯＣＤキャリブレーションモード解除を行う。プルダウン抵抗についても同様に測定・調整が行われる（非特許文献１参照）。
【０００７】
ＤＤＲ２メモリ（ＤＩＭＭ）側のプルアップ出力ドライバとプルダウン出力ドライバのインピーダンスが異なる場合、出力信号の立ち上がり／立ち下がりのスルーレート（Ｓｌｅｗ  ｒａｔｅ）が違ってくる。
【０００８】
この影響として、ＤＤＲ２メモリの特徴である、データ制御用の差動ストローブ信号（ＤＱＳ、／ＤＱＳ）のクロスポイントの電圧が、リファレンス電圧ＶＲＥＦから、ずれてしまうという問題がある。
【０００９】
メモリコントローラ内では、電源ノイズの影響を低減するため、一般に、ＤＤＲ２メモリからの出力信号を、リファレンス電圧ＶＲＥＦを用いた差動アンプで信号増幅（差動増幅）が行われるしかし、前述のように、信号ＤＱＳ、／ＤＱＳのクロスポイントの電圧が、リファレンス電圧ＶＲＥＦからずれると、このずれ（ＤＱ−ＤＱＳスキュー）により、データ入出力時のデータをラッチできる時間（有効データ時間）が減少する。高速動作を必要とするＤＤＲ２メモリでは、有効データ時間の減少は深刻な問題となる。
【００１０】
以上の理由から、ＤＤＲ２メモリ（ＤＩＭＭ）側のプルアップ出力ドライバとプルダウン出力ドライバのインピーダンスが等しくなるように調整する必要がある。
【００１１】
ＯＣＤインピーダンス調整機能を用いたＤＤＲ２メモリ（ＤＩＭＭ）側の出力ドライバのインピーダンス調整を行う場合、インピーダンス調整回路を、メモリコントローラ内に挿入する必要がある。
【００１２】
図３は従来のインピーダンス調整回路で、メモリコントローラ内に設けられたものの一例を示す構成ブロック図である。ＤＩＭＭ（Dual Inline Memory Module）２は、２ランク、１６ｂｉｔ幅のＳＤＲＡＭ  Ｄ０〜Ｄ７からなるメモリチップ８個が基板上に実装されてＤＤＲ２メモリを構成する。データマスク信号ＤＭ０，ＤＭ１はＳＤＲＡＭ  Ｄ０，Ｄ１の両方に（１対２で分岐）接続し、同様にＤＭ２，ＤＭ３はＳＤＲＡＭ  Ｄ２，Ｄ３の両方に、ＤＭ４，ＤＭ５はＳＤＲＡＭ  Ｄ４，Ｄ５の両方に、ＤＭ６，ＤＭ７はＳＤＲＡＭ  Ｄ６，Ｄ７の両方に分岐接続する。
【００１３】
メモリコントローラ１は、４つのインピーダンス測定・判定回路１１〜１４及び調整コード設定回路２０を有する。
【００１４】
インピーダンス測定・判定回路１１〜１４は、同じ制御信号を使用しているＳＤＲＡＭ２個に対して１個対応している。例えば、図３の（同じ制御信号ＤＭ０，ＤＭ１を使用する）Ｄ０，Ｄ１に対し１個のインピーダンス測定・判定回路１１が対応する。すなわち、インピーダンス測定・判定回路１１〜１４は、ＳＤＲＡＭがランク毎に４個ずつ接続されており（上位ランク：Ｄ０〜Ｄ６、下位ランク：Ｄ１〜Ｄ７）、それぞれの出力ドライバのインピーダンスを比較対象データに基づいて測定し、測定結果を基準値と比較して判定する。
【００１５】
調整コード設定回路２０は、インピーダンス測定・判定回路１１〜１４の判定結果に対応してＯＣＤインピーダンスを基準値に調整するための（メモリコントローラ１内で求められた）４桁の調整コードをＳＤＲＡＭ  Ｄ０〜Ｄ７に出力する。例えば、出力ドライバのインピーダンスにおける１６段階の調整は、プルアップ抵抗の増／減／変化なしとプルダウン抵抗の増／減／変化なしの組合せにより行われる。
【００１６】
図３のインピーダンス調整回路の動作を以下に説明する。ランク選択信号及びデータマスク信号の組合せにより、ＤＩＭＭ２に実装されているＳＤＲＡＭを１個だけ選択し、選択されたＳＤＲＡＭに対してのみ、ＯＣＤインピーダンス調整を行う。
【００１７】
ＳＤＲＡＭ個体の選択方法を次に示す。メモリコントローラ１からＤＩＭＭ２の上位か下位のランクを選択するため、ランク選択信号／Ｓ０、／Ｓ１（／は図３ではバーで表す。以下同様）のどちらか一方を有効（ＬＯＷ）にする。次に、ＯＣＤインピーダンス測定・調整を行うＳＤＲＡＭのデータマスク信号（ＤＭ０〜ＤＭ７）のみを有効（ＬＯＷ）とし、それ以外を無効（ＨＩ）にする。
【００１８】
なお、図３の各ＳＤＲＡＭは上位８ビットと下位８ビットのそれぞれに対応した２つのデータマスク信号を持つ。例えば、上位ランクＳＤＲＡＭのＤ０は上位８ビットに対してデータマスク信号ＤＭ１を持ち、下位８ビットに対してデータマスク信号ＤＭ０を持つので、ＤＯを選択するにはデータマスク信号ＤＭ１とデータマスク信号ＤＭ０を有効（ＬＯＷ）にする。同様にデータマスク信号ＤＭ３及びＤＭ２でＳＤＲＡＭのＤ２を選択し、データマスク信号ＤＭ５及びＤＭ４でＳＤＲＡＭのＤ４を選択し、データマスク信号ＤＭ７及びＤＭ６でＳＤＲＡＭのＤ６を選択する。下位ランクＳＤＲＡＭについてもＤ１，Ｄ３〜Ｄ７を同様にして選択する。
【００１９】
上記でＯＣＤインピーダンスを測定・調整するＳＤＲＡＭ個体が決定すると、そのＳＤＲＡＭからの比較対象データに基づいてインピーダンス測定が行われ、対応するインピーダンス測定・判定回路にて判定結果が得られる。判定結果からインピーダンスの調整が必要な場合は、調整コード設定回路２０の調整コード出力が変更され、インピーダンス調整が行われた後、再度インピーダンス測定が行われる。判定結果がＮＧであれば、さらにインピーダンス測定・調整を繰り返す。ここで、インピーダンス調整回数は、ＳＤＲＡＭの仕様で規定されている回数まで行うことが可能である。上記動作をＤＩＭＭに実装されている全てのＳＤＲＡＭにたいして個別に調整を行う。
【００２０】
なお、従来のインピーダンス調整回路と方法についての詳細は、例えば下記特許文献１を参照されたい。
【００２１】
【特許文献１】特開平２００７−３６５４６号公報
【非特許文献１】テクニカルノート  DDR2 SDRAMの新機能  Off-Chip  Driver(OCD) April  2007  Document No. J0594E20(Ver.2.0) ＜インターネット：URL  ”http://www.elpida.com">
【発明の開示】
【発明が解決しようとする課題】
【００２２】
ところで、上述したインピーダンス調整回路において、以下のような問題があった。
すなわち、ＤＩＭＭに実装されているＳＤＲＡＭを個別にＯＣＤインピーダンス測定・調整を行う必要があるため、インピーダンスの測定及び調整に長時間を要する。
【００２３】
また、ＯＣＤインピーダンスをデフォルト設定する際に個別に設定を行う必要があり、煩雑である。
【００２４】
また、各ＳＤＲＡＭに対して制御信号を供給しなければならないため、メモリコントローラの設計が複雑になる。
【００２５】
本発明はこのような課題を解決しようとするもので、ＤＩＭＭに実装されているＳＤＲＡＭのＯＣＤインピーダンス測定・調整が短時間で実行でき、ＯＣＤインピーダンスのデフォルト設定が煩雑でなく、ＳＤＲＡＭコントローラ設計が容易なインピーダンス調整回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
調整コードに対応してインピーダンスが可変の出力ドライバを有する複数のメモリチップを、ランク選択信号とデータマスク信号の組合せにより選択して前記インピーダンスの測定を行い、その測定結果に対応した前記調整コードを指定して前記インピーダンスを調整するインピーダンス調整回路において、
異なるランクの前記メモリチップに前記ランク選択信号をそれぞれ出力する複数のランク選択回路と、
該ランク選択回路により選択されたランクごとに前記メモリチップを選択する前記データマスク信号をそれぞれ出力する複数のデータマスク選択回路と
を備えたことを特徴とする。
【００２７】
請求項２記載の発明は、
請求項１記載のインピーダンス調整回路において、
選択された複数の前記メモリチップに対して同一の調整コードを出力することを特徴とする。
【００２８】
請求項３記載の発明は、
請求項１記載のインピーダンス調整回路において、
選択された複数の前記メモリチップに対して調整コードを個別に指定する複数の調整コード設定手段を備えたことを特徴とする。
【００２９】
請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載のインピーダンス調整回路において、
選択された複数のメモリチップについて前記インピーダンスの測定を同時に行うことを特徴とする。
【００３０】
請求項５記載の発明は、
請求項１乃至請求項４のいずれかに記載のインピーダンス調整回路において、
前記ランク選択回路及び前記データマスク選択回路は、出力選択信号により出力が制御されることを特徴とする。
【００３１】
請求項６記載の発明は、
請求項１乃至請求項５のいずれかに記載のインピーダンス調整回路において、
前記メモリチップはＯＣＤ（Off-Chip Driver）インピーダンス調整機能を具備し、ＯＣＤインピーダンス調整モードを用いて前記インピーダンスの調整が行われることを特徴とする。
【００３２】
請求項７記載の発明は、
請求項１乃至請求項６のいずれかに記載のインピーダンス調整回路において、
複数の前記メモリチップがＤＩＭＭ（Dual Inline Memory Module）に搭載されたことを特徴とする。
【００３３】
請求項８記載の発明は、
請求項１乃至請求項７のいずれかに記載のインピーダンス調整回路において、
前記インピーダンス調整回路はメモリコントローラ内に設けられたことを特徴とする。
【発明の効果】
【００３４】
以上説明したことから明らかなように、本発明によれば、調整コードに対応してインピーダンスが可変の出力ドライバを有する複数のメモリチップを、ランク選択信号とデータマスク信号の組合せにより選択して前記インピーダンスの測定を行い、その測定結果に対応した前記調整コードを指定して前記インピーダンスを調整するインピーダンス調整回路において、異なるランクの前記メモリチップに前記ランク選択信号をそれぞれ出力する複数のランク選択回路と、該ランク選択回路により選択されたランクごとに前記メモリチップを選択する前記データマスク信号をそれぞれ出力する複数のデータマスク選択回路とを備えたことにより、ＤＩＭＭに実装されているＳＤＲＡＭのＯＣＤインピーダンス測定・調整が短時間で実行でき、ＯＣＤインピーダンスのデフォルト設定が煩雑でなく、ＳＤＲＡＭコントローラ設計が容易なインピーダンス調整回路を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００３６】
図１は本発明の実施の形態に係るインピーダンス調整回路の一実施例を示す構成ブロック図である。図３と同じ部分は同一の記号を付して重複する説明を省略する。
【００３７】
メモリコントローラ１０１は、インピーダンス測定・判定回路１１〜１４、調整コード設定回路２０、上位ランク選択回路３１、下位ランク選択回路３２及びデータマスク選択回路４１〜４８を有する。
【００３８】
上位ランク選択回路３１は／Ｓ０信号により上位ランクＳＤＲＡＭ  Ｄ０，Ｄ２〜Ｄ６からなるメモリチップの選択を制御し、下位ランク選択回路３２は／Ｓ１信号により下位ランクＳＤＲＡＭ  Ｄ１，Ｄ３〜Ｄ７からなるメモリチップの選択を制御する。
【００３９】
データマスク選択回路４１〜４８は、フリップフロップ回路などで構成され、データマスク信号ＤＭ０〜ＤＭ７の選択を制御することによりＳＤＲＡＭ  Ｄ１〜Ｄ７の選択を制御する。上位ランク選択回路３１、下位ランク選択回路３２及びデータマスク選択回路４１〜４８はそれぞれの出力選択信号を”０”にすることによって、メモリコントローラ１０１内で与えられる入力信号／Ｓ０、／Ｓ１、ＤＭ０〜ＤＭ７（すべて”０”）を選択・出力し、出力選択信号を”１”にすることによって、固定値”１”を選択・出力する。上位ランク選択回路３１、下位ランク選択回路３２の出力が”０”のとき、そのランクのＳＤＲＡＭが選択され、データマスク選択回路４１〜４８の出力が”１”のとき、該当するＳＤＲＡＭがマスクされる。
【００４０】
各ＳＤＲＡＭのマスクは、上位８ビットと下位８ビットのそれぞれに対応した２つのデータマスク信号を出力する２つのデータマスク選択回路の出力を”１”にすることにより行う。例えばＳＤＲＡＭのＤ０をマスクする場合には、データマスク選択回路４１，４２の出力選択信号を”１”にする。
【００４１】
図１のインピーダンス調整回路の動作を以下に説明する。
【００４２】
ＯＣＤインピーダンス測定・調整を行う前に、メモリコントローラ１０１の制御信号／Ｓ０、／Ｓ１、ＤＭ０〜ＤＭ７をすべて有効（すなわち”０”）にする。
【００４３】
上位ランクのＳＤＲＡＭのＯＣＤインピーダンス測定・調整を行うときは、上位ランク選択回路３１の／Ｓ０出力選択信号を”０”、下位ランク選択回路３２の／Ｓ１出力選択信号を”１”にし、データマスク選択回路４１〜４８の出力選択信号を”０”にする。その結果、上位ランク選択回路３１の出力信号が”０”、下位ランク選択回路３２の出力信号が”１”となり、データマスク選択回路４１〜４８の出力信号が”０”になるので上位ランクのＳＤＲＡＭ  Ｄ０，Ｄ２，Ｄ４，Ｄ６が選択される。
【００４４】
上位ランクの４個のＳＤＲＡＭ  Ｄ０〜Ｄ６について、それぞれから出力される比較対象データに基づき、対応するインピーダンス測定・判定回路１１〜１４にてインピーダンス測定が行われ、判定結果が得られる。それぞれのＳＤＲＡＭの判定結果に基づいて、出力選択信号を次の（１）（２）のように設定する。
【００４５】
（１）データマスク信号ＤＭ０〜ＤＭ７のうち、インピーダンスを同じ方向に調整するＳＤＲＡＭに対するものの出力選択信号は”０”のままとする。
（２）データマスク信号ＤＭ０〜ＤＭ７のうち、異なる方向にインピーダンスを調整するＳＤＲＡＭに対するものについては、出力選択信号を”１”にする。
【００４６】
（１）に該当するＳＤＲＡＭのインピーダンス測定・調整が終了してから、（２）に該当するＳＤＲＡＭについて、インピーダンス測定調整を同様に（（１）（２）のようにグループ分けして）行う。
【００４７】
なお、（１）に該当するＳＤＲＡＭのインピーダンス測定・調整が終了してから、インピーダンスを同じ方向に調整するＳＤＲＡＭを、（２）に該当するＳＤＲＡＭも含めて再度グルーピングし、そのグループについてＳＤＲＡＭのインピーダンス測定・調整を行うようにしてもよい。
【００４８】
図１では、１つのランクに４個のＳＤＲＡＭが接続されているため、４個全てのインピーダンス調整が終わるまで上記のインピーダンス調整を繰り返す。上記で「インピーダンスを同じ方向に調整」とは、プルアップ抵抗の増／減／変化なしとプルダウン抵抗の増／減／変化なしの組合せが同じであることをいい、例えばプルアップ抵抗の増とプルダウン抵抗の減をＤ２，Ｄ４のＳＤＲＡＭについて同時に行うなどである。
【００４９】
下位ランクのＳＤＲＡＭのＯＣＤインピーダンス測定・調整を行うときは、上位ランク選択回路３１の／Ｓ０出力選択信号を”１”、下位ランク選択回路３２の／Ｓ１出力選択信号を”０”にし、データマスク選択回路４１〜４８の出力選択信号を”０”にする。その後のインピーダンス測定・調整手順は、上位のランクのときと同様である。
【００５０】
上記のような構成のインピーダンス調整回路によれば、同じ方向にインピーダンスを調整するＳＤＲＡＭ複数個を同時に測定・調整することができる。
【００５１】
また、上位ランク選択回路３１、下位ランク選択回路３２、データマスク選択回路４１〜４８を設けることにより、メモリコントローラ１０１は、ＯＣＤインピーダンスを調整する際に制御信号／Ｓ０、／Ｓ１、ＤＭ０〜ＤＭ７を全て有効にした状態で（すなわち固定値で）出力すれば良いため、複雑な制御が不要となる。これは、／Ｓ０、／Ｓ１、ＤＭ０〜ＤＭ７の各選択回路の出力選択信号によって制御信号が容易にマスク可能なためである。
【００５２】
また、ＯＣＤインピーダンスのデフォルト設定は、データマスク選択回路４１〜４８の出力選択信号を全て”０”にすることにより、（コマンド入力などにより）１度ですべてのＳＤＲＡＭについて設定が可能である。
【００５３】
すなわち、本発明によれば、ＤＩＭＭに実装されているＳＤＲＡＭのＯＣＤインピーダンス測定・調整が短時間で実行でき、ＯＣＤインピーダンスのデフォルト設定が煩雑でなく、メモリコントローラの設計が容易なインピーダンス調整回路を提供することができる。
【００５４】
なお、ＤＩＭＭに実装されているＳＤＲＡＭの構成に対して、各種選択回路、インピーダンス測定・調整回路の構成を変更することで、どのようなＤＩＭＭに対しても本発明を適用可能である。すなわち、ＤＩＭＭでカードに搭載されるＳＤＲＡＭの数が増えても基本的な考え方は変える必要がない。また、例えば設定値により構成を変更してもよい。
【００５５】
また、ランク数は２に限らず、１を含め、任意の整数をとることができるが、一般には１，２，４，８，・・・となる。ランク数が１の場合はランク選択回路を省略できる。
【００５６】
図２は本発明の実施の形態に係るインピーダンス調整回路の第２の実施例を示す構成ブロック図である。図１と同じ部分は同一の記号を付して重複する説明を省略する。図１との相違点は、同一ランクの４つのＳＤＲＡＭにそれぞれ対応する４つの調整コード設定回路２１〜２４を設けることにより、インピーダンス調整の方向がそれぞれ異なる場合でも、個々のＳＤＲＡＭに対して異なる調整コードを同時に設定可能とした点である。例えば、図１の場合と同様にして上位ランクを選択した場合、インピーダンス測定・判定回路１１〜１４の判定結果に対応してＯＣＤインピーダンスを基準値に調整するための４桁の調整コードを対応する４個のＳＤＲＡＭ  Ｄ０〜Ｄ６に同時に出力する。先に調整が終了したＳＤＲＡＭについては、該当するデータマスク信号（ＤＭ０〜ＤＭ７）のデータマスク選択回路４１〜４８の出力選択信号を”１”にして、調整動作からマスクする。上位ランクのＳＤＲＡＭについてインピーダンス調整が完了したら、下位ランクのＳＤＲＡＭについても同様に行う。
【００５７】
上記のような構成の、インピーダンス調整回路によれば、図１の実施例と同様な効果を生じる外、同じランクのＳＤＲＡＭはすべて同時にインピーダンス測定・調整が可能となるので、ＳＤＲＡＭのＯＣＤインピーダンス測定・調整がさらに短時間で実行できる。
【００５８】
なお、上記の各実施例では、各ＳＤＲＡＭは上位８ビットと下位８ビットのそれぞれに対応した２つのデータマスク信号を持つ場合を示したが、データマスク信号の数はこれに限られず、例えば１つのデータマスク信号を持つ８ビットのＳＤＲＡＭを用いてもよい。対応した数のデータマスク選択回路を用いることにより、任意の数のデータマスク信号を持つＳＤＲＡＭに対しても適用することができる。
【００５９】
また、メモリチップはＳＤＲＡＭに限定されず、同様な制御信号を用いる任意の同期型のメモリに適用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態に係るインピーダンス調整回路の一実施例を示す構成ブロック図である。
【図２】本発明の実施の形態に係るインピーダンス調整回路の第２の実施例を示す構成ブロック図である。
【図３】従来のインピーダンス調整回路の一例を示す構成ブロック図である。
【符号の説明】
【００６１】
２  ＤＩＭＭ
２０〜２４  調整コード設定手段
３１，３２  ランク選択回路
４１〜４８  データマスク選択回路
１０１,２０１  メモリコントローラ
Ｄ０〜Ｄ７  メモリチップ
ＤＭ０〜ＤＭ７  データマスク信号
【図１】
2009026359.tif 000003
【図２】
2009026359.tif 000004
【図３】
2009026359.tif 000005