(57)【要約】      （修正有）【課題】応力源となるＳｉＧｅ混晶層のエピタキシャル成長の際に生じる、ポリシリコンゲート電極パターン上のＳｉＧｅ混晶異常成長を抑制する半導体装置製造方法の提供。【解決手段】ｐチャネルＭＯＳトランジスタの製造方法は、（Ａ）シリコン単結晶基板表面に、ゲート絶縁膜２２Ａ，２２Ｂを介してポリシリコンゲート電極２３Ａ，２３Ｂを、上面に絶縁膜が形成された状態で形成する工程と、（Ｂ）ゲート電極の合対向する側壁面に、側壁絶縁膜を形成する工程と、（Ｃ）基板表面を、各側壁面外側においてエッチングし、溝部を形成する工程と、（Ｄ）溝部にそれぞれＳｉＧｅ領域を、基板に対してエピタキシャルに成長させる工程と、を含み、さらに工程（Ｂ）の後で工程（Ｄ）の前に、ポリシリコンゲート電極に不純物元素をイオン注入法により導入し、ポリシリコンゲート電極の少なくとも上部をアモルファス状態に変化させる工程（Ｅ）を含む。【選択図】図５Ｃ
2009094225.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）シリコン基板表面に、ゲート絶縁膜を介して結晶シリコンからなるゲート電極を形成する工程と、
（Ｂ）前記ゲート電極の側壁面に、第１側壁絶縁膜を、また前記ゲート電極の上面に上部絶縁膜を、形成する工程と、
（Ｃ）前記シリコン基板を、前記ゲート電極、前記側壁絶縁膜をマスクとしてエッチングし、溝部を形成する工程と、
（Ｄ）前記溝部にＳｉＧｅ、ＳｉＧｅＣ、又はＳｉＣの少なくとも一つを有する混晶層を、前記シリコン基板に対してエピタキシャルに成長させる工程と、
を含み、
前記工程（Ａ）の後、前記工程（Ｄ）の前に、前記ゲート電極の上部をアモルファス状態に変化させる工程（Ｅ）を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（Ｅ）は、前記上部絶縁膜を介して、前記ゲート電極に第１不純物元素をイオン注入することにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（Ｅ）は、前記工程（Ｂ）よりも後で前記工程（Ｃ）よりも前に実行されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記不純物元素はＧｅであり、５ｋｅＶ以上の加速電圧下、１×１０14ｃｍ-2以上、２×１０15ｃｍ-2以下のドーズ量でイオン注入されることを特徴とする請求項１乃至３いずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記不純物元素はＳｉであり、２．５ｋｅＶ以上の加速電圧下、１×１０14ｃｍ-2以上、２×１０15ｃｍ-2以下のドーズ量でイオン注入されることを特徴とする請求項１乃至３いずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【０００４】
一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このためホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
【０００５】
このようなｐチャネルＭＯＳトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図１に示す概略的構成が提案されている。
【０００６】
図１を参照するに、シリコン基板１上にはチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にチャネル領域を画成するように、ｐ型拡散領域１ａおよび１ｂが形成されている。さらに前記ゲート電極３の側壁には、前記シリコン基板１の表面の一部をも覆うように側壁絶縁膜３Ａ，３Ｂが形成されている。
【０００７】
前記拡散領域１ａ，１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１ａから１ｂへと前記ゲート電極３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極３に印加されたゲート電圧により制御される。
【０００８】
図１の構成では、さらに前記シリコン基板１中、前記側壁絶縁膜３Ａおよび３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には、それぞれ前記拡散領域１ａおよび１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
【０００９】
図１の構成のＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１Ａ，１Ｂがシリコン基板１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１Ａ，１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１Ａ，１Ｂは、矢印ｂで示す前記シリコン基板１の表面に略垂直な方向に歪む。
【００１０】
前記ＳｉＧｅ混晶層１Ａ，１Ｂはシリコン基板１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１Ａ，１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い、前記チャネル領域には、矢印ｄで示すように一軸性の圧縮応力が誘起される。
【００１１】
図１のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加される結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、ホールが占有するバンドの有効質量が低下し、及び、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けて分離することによりバンド間散乱が低下して、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
【特許文献１】米国特許登録第6,621,131号
【特許文献２】米国特許登録第6,885,084号
【特許文献３】米国特許登録第6,861,318号
【特許文献４】米国特許登録第6,921,913号
【特許文献５】米国特許登録第6,872,610号
【非特許文献１】F. Schaffler : Semicond.Sci. & Technol. 12, 1515 (1997).
【非特許文献２】C. K. Maiti, et al, : Semicond.Sci. & Technol. 13, 1225 (1998).
【非特許文献３】M. L. Lee, et al, : J. Appl. Phys. 97, 011101 (2005).
【非特許文献４】J. J. Welser, et al, : IEEE Electron Device Lett. 15, 100 (1994).
【非特許文献５】F. Ootsuka, et al, : Tech. Dig. Int. Electron Devices Meet., 2000, p. 575.
【非特許文献６】S. Ito, et al, : Tech. Dig. Int. Electron Devices Meet., 2000, p. 247.
【非特許文献７】A. Shimizu, et al,: Tech. Dig. Int. Electron Devices Meet., 2001, p. 433.
【非特許文献８】H. S. Yang, et al, : Tech. Dig. Int. Electron Devices Meet., 2004, p. 1075.
【非特許文献９】S. Tiwari, et al, : Tech. Dig. Int. Electron Devices Meet., 1997, p. 939.
【非特許文献１０】K. Ohta, et al, : Tech. Dig. Int. Electron Devices Meet., 2002, p. 27.
【非特許文献１１】Z. Krivokapic, et al, : Tech. Dig. Int. Electron Devices Meet., 2003, p. 445.
【非特許文献１２】S. E. Thompson, et al, : Tech. Dig. Int. Electron Devices Meet., 2002, p. 61.
【非特許文献１３】T. Ghani, et al, : Tech. Dig. Int. Electron Devices Meet., 2003, p. 978.
【非特許文献１４】S. E. Thompson, et al, : IEEE Electron Device Lett. 25, 191 (2004).
【非特許文献１５】S. E. Thompson, et al, : Tech. Dig. Int. Electron Devices Meet., 2004, p. 221.
【非特許文献１６】L. Shifren, et al, : Appl. Phys. Lett. 85, 6188 (2004).
【非特許文献１７】S. E. Thompson, et al, : IEEE Trans. Electron Devices, vol. 53, no. 5, p. 1010, May. 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図２Ａ〜２Ｄは、図１のｐチャネルＭＯＳトランジスタを製造するための、本発明の関連技術による製造方法の概要を示す。
【００１３】
図２Ａを参照するに、シリコン基板１１上には素子分離領域１１Ｉにより素子領域１１Ａが画成されており、前記素子領域１１Ａ中には、前記シリコン基板１１上にゲート絶縁膜１２を介してポリシリコンゲート電極１３が形成されている。
【００１４】
前記ポリシリコンゲート電極１３はその上面にＳｉＮエッチングストッパ膜１３Ａを担持し、さらに前記ポリシリコンゲート電極１３とその上のエッチングストッパ膜１３Ａよりなるゲート構造は、前記素子領域１１Ａにおいて前記シリコン基板１１の表面を覆うＣＶＤ酸化膜１４により、連続的に覆われている。前記素子領域１１Ａでは、前記シリコン基板２１中、前記ゲート電極１３の第１および第２の側に、それぞれｐ型のソースおよびドレインエクステンション領域１１ａ，１１ｂが形成されている。
【００１５】
さらに前記シリコン基板２１上には、前記シリコン基板２１の表面および前記ゲート電極構造を、前記ＣＶＤ酸化膜１４を介して連続的に覆って、ＳｉＮ膜などの絶縁膜１５が形成されている。
【００１６】
次に図２Ｂの工程において前記ＳｉＮ絶縁膜１５およびＣＶＤ酸化膜１４を、前記シリコン基板２１の主面に略垂直方向に作用する異方性エッチングによりエッチバックし、前記ポリシリコンゲート電極１３の第１の側に第１の側壁酸化膜１４Ａおよび第１の側壁窒化膜１５Ａを、また前記ポリシリコンゲート電極１３の第２の側に第２の側壁酸化膜１４Ｂおよび第１の側壁窒化膜１５Ｂを形成する。
【００１７】
さらに図２Ｂの工程では、前記素子領域１１Ａにおいて前記シリコン基板１１中に、前記ゲート電極１３および側壁絶縁膜１４Ａ，１５Ａ、さらに側壁絶縁膜１４Ｂ，１５Ｂをマスクに、不純物元素のイオン注入を行い、前記シリコン基板１１中、前記側壁絶縁膜１５Ａの外側にｐ型ソース領域１１ｃを、また前記側壁絶縁膜１５Ｂの外側にｐ型ドレイン領域１１ｄを、形成する。
【００１８】
さらに図２Ｃの工程において、前記ゲート電極１３および側壁絶縁膜１４Ａ，１５Ａ、さらに側壁絶縁膜１４Ｂ，１５Ｂをマスクに、前記シリコン基板１１を前記素子領域１１Ａにおいてエッチングし、前記シリコン基板１１中、前記側壁絶縁膜１５Ａの外側に、前記ｐ型ソース領域１１ｃに内包されるように、溝部１１ＴＡを、また前記側壁絶縁膜１５Ｂの外側に、前記ｐ型ドレイン領域１１ｄに内包されるように、溝部１１ＴＢを形成する。
【００１９】
さらに図２Ｄの工程において、前記溝部１１ＴＡ，１１ＴＢに、ＨＣｌおよびｐ型ドーパントガスを添加したＳｉＨ4とＧｅＨ4の混合ガスを原料に、ＳｉＧｅ混晶層１６Ａ，１６Ｂを、それぞれエピタキシャル成長させる。
【００２０】
このようにして形成されたＳｉＧｅ層１６Ａ，１６Ｂは、前記図１の構成におけるＳｉＧｅ混晶層１Ａ，１Ｂに対応し、前記シリコン基板１１中、前記ゲート電極１３Ａ直下のチャネル領域に、チャネル方向に作用する一軸性の圧縮応力を誘起し、このため図２ＤのｐチャネルＭＯＳトランジスタではホール移動度が向上し、動作速度が向上する。
【００２１】
図２Ａ〜２Ｄは、前記図２Ｂのエッチバック工程においてポリシリコンゲート電極１３が露出されない、理想的な場合を説明しており、このような理想的な場合には、前記図２ＤのＳｉＧｅ混晶層１６Ａ，１６Ｂのエピタキシャル成長工程において、前記溝部１１ＴＡ，１１ＴＢ以外にはＳｉ層の成長は生じることがないが、実際には図３Ａに示すように、図２Ｂのエッチバック工程が過剰になり、ポリシリコンゲート電極１３の側壁面が部分的に露出してしまう場合がある。また前記側壁絶縁膜１５Ａ，１５Ｂあるいは側壁酸化膜１４Ａ，１４Ｂは、図２Ｂの溝部１１ＴＡ，１１ＴＢの形成工程でも多少エッチングされ、前記ポリシリコンゲート電極１３の露出面積が増大する可能性がある。
【００２２】
そこで、このようにポリシリコンゲート電極１３の側壁面が部分的に露出した構造において、前記図２ＤのＳｉＧｅ層１６Ａ，１６Ｂのエピタキシャル成長工程を実行すると、このようなポリシリコンゲート電極１３の露出側壁面から、図３Ｂに示すように多結晶ＳｉＧｅ領域１３Ｘが成長してしまう。
【００２３】
このような多結晶ＳｉＧｅ領域１３Ｘが大規模に成長すると、その近傍のＳｉＧｅ混晶層１６Ａあるいは１６Ｂと短絡を生じたり、あるいは前記多結晶ＳｉＧｅ領域１３Ｘのモフォロジ異常から、かかるｐチャネルＭＯＳトランジスタ上部に形成される多層配線構造に、断線や短絡などの異常が生じたりする恐れがある。
【００２４】
このような多結晶ＳｉＧｅ領域１３Ｘの成長を可能な限り抑制するためには、ＳｉＧｅ混晶層１６Ａ，１６Ｂを構成するＳｉＧｅ層の堆積量を減少させることが考えられるが、このように混晶層１６Ａ，１６Ｂの堆積量を減少させると、溝部１１ＴＡ，１１ＴＢの深さも対応して減少させる必要があり、前記ｐチャネルＭＯＳトランジスタのチャネル領域に誘起される一軸性圧縮応力の大きさが減少してしまい、所望の動作速度の向上を実現することができなくなる。
【課題を解決するための手段】
【００２５】
本発明は、（Ａ）シリコン基板表面に、ゲート絶縁膜を介して結晶シリコンからなるゲート電極を形成する工程と、（Ｂ）前記ゲート電極の側壁面に、第１側壁絶縁膜を、また前記ゲート電極の上面に上部絶縁膜を、形成する工程と、（Ｃ）前記シリコン基板を、前記ゲート電極、前記側壁絶縁膜をマスクとしてエッチングし、溝部を形成する工程と、（Ｄ）前記溝部にＳｉＧｅ、ＳｉＧｅＣ、又はＳｉＣの少なくとも一つを有する混晶層を、前記シリコン基板に対してエピタキシャルに成長させる工程と、を含み、前記工程（Ａ）の後、前記工程（Ｄ）の前に、前記ゲート電極の上部をアモルファス状態に変化させる工程（Ｅ）を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００２６】
本発明によれば、ＳｉＧｅ混晶層により前記溝部を充填する工程に先だって、前記ポリシリコンゲート電極の少なくとも上部をアモルファス状態に変化させておくことにより、前記ＳｉＧｅ混晶層の成長の際に、前記ポリシリコンゲート電極の一部が露出するような状況が生じても、かかる露出部へのＳｉＧｅ混晶の成長は効果的に抑制され、モフォロジの異常に起因する、ゲート電極とソース／ドレイン領域との短絡や、その後の多層配線構造形成工程における配線層の断線などの問題が回避され、半導体装置の製造歩留まりが向上する。
【発明を実施するための最良の形態】
【００２７】
［原理］
図４および表１は、本発明の原理を示す図である。
【００２８】
本発明の発明者は、本発明の基礎となる研究において、非ドープシリコン単結晶基板、非ドープポリシリコン基板、および非ドープアモルファスシリコン基板上に、ＳｉＧｅ混晶層をそれぞれ成長させる実験を行った。
【００２９】
ここで前記ＳｉＧｅ混晶層は、減圧ＣＶＤ法により、ＳｉＨ4／ＧｅＨ4／ＨＣｌ／Ｂ2Ｈ6／H2ガスを用いて５５０℃の基板温度で、１５分間および３０分間成長させている。
【００３０】
図４を参照するに、下地が非ドープシリコン単結晶基板であった場合（図中の▲）、１５分間の堆積で前記ＳｉＧｅ混晶層は１０ｎｍを超える、１０．２７ｎｍの厚さまで成長しており、３０分間の堆積では、２０ｎｍを超える、２１．２５ｎｍの厚さに成長していることがわかる。下地層がシリコン単結晶基板であった場合、形成されるＳｉＧｅ混晶層は、前記シリコン単結晶基板にエピタキシャルな単結晶層となる。
【００３１】
一方、下地層が非ドープポリシリコン層であった場合（図中の■）、前記ＳｉＧｅ混晶層は１５分間の堆積では１．２９ｎｍしか成長しておらず、３０分間の堆積を行っても、５．５０ｎｍしか成長しない。下地がこのようにポリシリコン層である場合、形成されるＳｉＧｅ混晶層は、多結晶ＳｉＧｅ混晶層となる。
【００３２】
さらに前記下地層が非ドープアモルファスシリコン層であった場合（図中の●）、前記ＳｉＧｅ混晶層は１５分間の堆積では１．３４ｎｍしか成長しておらず、３０分間の堆積を行っても、２．５１ｎｍしか成長しない。下地がこのようにアモルファスシリコン層である場合、形成されるＳｉＧｅ混晶層は、成膜温度しだいで、アモルファスＳｉＧｅ層あるいは多結晶ＳｉＧｅ混晶層となる。
【００３３】
以下の表１は、図４の結果をまとめて示す。
【００３４】
【表１】
2009094225.tif 000003
このように、ＳｉＧｅ混晶層を減圧ＣＶＤ法によりシリコン下地層上に成長させる場合、シリコン下地層がアモルファス状態である場合、ＳｉＧｅ層の堆積を抑制することができ、ＳｉＧｅ層をシリコン単結晶基板上に選択的に成長させることができることが発見された。
【００３５】
そこで、本発明は、図４の結果を利用して、先に図３Ａ，３Ｂで説明した、図２ＤのＳｉＧｅ混晶層の成長工程における、前記ポリシリコンゲート電極１３上への不規則な多結晶ＳｉＧｅ領域１３Ｘの成長を抑制できる半導体装置の製造方法を提供する。
［第1の実施形態］
以下、本発明の第１の実施形態による半導体装置の製造工程を、図５Ａ〜５Ｉを参照しながら説明する。
【００３６】
図５Ａを参照するに、シリコン単結晶基板２１上には素子分離領域２１Ｉにより、ｎチャネルＭＯＳトランジスタのための素子領域２１ＡとｐチャネルＭＯＳトランジスタのための素子領域２１Ｂとが画成されており、前記素子領域２１Ａでは前記シリコン基板２１上に、ゲート絶縁膜２２Ａを介して非ドープポリシリコンゲート電極パターン２３Ａが、また前記素子領域２１Ｂでは前記シリコン基板２１上に、ゲート絶縁膜２２Ｂを介して非ドープポリシリコンゲート電極パターン２３Ｂが、非ドープポリシリコン膜のパターニングにより形成されている。また前記素子領域２１Ａにおいては前記ポリシリコンゲート電極パターニング２３Ａの上部に、例えば厚さが３０ｎｍのＳｉＮ膜よりなる絶縁膜パターン２３ａ、また前記素子領域２１Ｂにおいては前記ポリシリコンゲート電極パターン２３Ｂの上部に、同様な絶縁膜パターン２３ｂが形成されている。
【００３７】
さらに前記シリコン基板２１上には、前記素子領域２１Ａおよび素子領域２１Ｂを覆って、ＣＶＤ酸化膜２４が、前記素子領域２１Ａにおいては前記ゲート電極パターン２３Ａおよびその上の絶縁膜パターン２３ａを、略一定の膜厚で覆うように、また素子領域２１Ｂにおいては前記ゲート電極パターン２３Ｂおよびその上の絶縁膜パターン２３ｂを、略一定の膜厚で覆うように、前記ゲート電極パターン２３Ａ，２３Ｂの形状に整合した形状で形成されており、さらに前記ＣＶＤ酸化膜２４上には、典型的にはＳｉＮよりなる絶縁膜２５が、例えば３０ｎｍの膜厚で、前記ゲート電極パターン２３Ａ，２３Ｂを、その形状に整合した形状で覆うように、例えばシランガスとアンモニアガスを原料としたプラズマＣＶＤ法により、３００〜４００℃の基板温度で形成されている。
【００３８】
次に図５Ｂの工程において、前記ＳｉＮ膜２５およびその下のＣＶＤ酸化膜２４は、前記素子領域２１Ｂにおいて前記シリコン基板２１の表面が露出するまで、典型的にはＯ2／Ａｒ／ＣＨＦ3をエッチングガスとしたＲＩＥ法によりエッチバックされ、これにより、前記素子領域２１Ｂにおいてはポリシリコンゲート電極パターン２３Ｂの各々の側壁面に、側壁酸化膜２４Ｂを介して側壁絶縁膜２５Ｂが形成される。これらの側壁酸化膜２４Ｂおよび側壁絶縁膜２５Ｂは、後で図５Ｅの工程で説明するように、所望のｐチャネルおよびｎチャネルトランジスタのソース／ドレイン領域などの活性領域を形成する前に除去されるものであり、実際にはダミー側壁酸化膜およびダミー側壁絶縁膜となっている。
【００３９】
図５Ｂのエッチバック工程では、前記ポリシリコン電極パターン２５Ｂ上の絶縁膜パターン２３ｂがエッチングストッパとして作用し、ポリシリコン電極パターン２５Ｂのエッチングを回避するが、図５Ｂの工程では、前記絶縁膜パターン２３ｂの膜厚は１０ｎｍ以下に減少しており、また前記側壁絶縁膜２５Ｂおよび側壁酸化膜２４Ｂも、先に図３Ａで説明したように、前記エッチバック工程において後退している。その結果、前記図５Ｂの工程では、前記ポリシリコンゲート電極パターン２３Ｂの上部側壁面が露出することがある。
【００４０】
このような状況下において、先に図３Ｂで説明したような、ポリシリコンゲート電極パターン２３Ｂの側壁面への不規則なＳｉＧｅ混晶層の成長を抑制するため、本発明は前記図４で説明した原理を利用する。
【００４１】
すなわち、図５Ｃの工程において、図５Ｂの構造中にＧｅあるいはＳｉなどの不純物元素をイオン注入法により導入し、前記ポリシリコンゲート電極パターン２３Ｂの少なくとも上部をアモルファス状態に変化させる。例えばＧｅを使う場合、前記イオン注入工程は、５ｋｅＶ以上の加速電圧下、１×１０14ｃｍ-2以上のドーズ量で実行するのが好ましい。
【００４２】
先にも述べたように、図５Ｂのエッチバック工程により、前記ポリシリコンゲート電極パターン２３Ｂ上部の絶縁膜パターン２３ｂは、厚さが１０ｎｍ以下に減少しており、上記のイオン注入条件で、前記ポリシリコンゲート電極パターン２３Ｂの上部にアモルファス領域２３αを形成することができる。
【００４３】
図５Ｃのイオン注入工程では、などの不純物元素は、前記素子領域２１Ｂのシリコン基板２１中、前記側壁絶縁膜２５Ｂの外側の領域にも導入されるが、後で説明するように、このようにして導入された不純物元素は、ＳｉＧｅ領域形成のための溝部が形成される際に除去されるため、前記素子領域２１Ｂに形成されるｐチャネルＭＯＳトランジスタの電気特性が影響されることはない。また、前記不純物元素のイオン注入は、前記図５（Ｂ）の工程の後で、すなわち前記側壁絶縁膜２４Ｂ，２５Ｂが形成された状態で実行されるため、シリコン基板２１中、チャネル領域近傍にＧｅがイオン注入されることがなく、ｐチャネルＭＯＳトランジスタの電気特性が設計値から変調されることはない。
【００４４】
なお図５Ｃの工程では、ｎチャネルＭＯＳトランジスタが形成される素子領域２１ＡはＳｉＮ膜２５により覆われており、不純物元素のイオン注入は生じない。ただし前記素子領域２１Ａにおいて前記ＳｉＮ膜２５を通過してイオン注入が生じないように、イオン注入の加速電圧は、３０ｋｅＶを超えないように、またドーズ量は２×１０15ｃｍ-2を超えないように設定するのが好ましい。
【００４５】
このようにして前記ポリシリコンゲート電極パターン２５Ｂに形成されたアモルファス領域２３αは、ＳｉＧｅ組成を有しているが、ゲート絶縁膜２２Ｂを介してシリコン基板２１中のチャネル領域と相対するゲート電極パターン２３Ｂの下部はＳｉよりなり、閾値の変動などの問題は生じない。
【００４６】
なお、図５Ｃの工程を、Ｇｅの代わりにＳｉをイオン注入することで実行することも可能である。この場合には、加速電圧を２．５ｋｅＶ以上かつ１５ｋｅＶを超えないように、またドーズ量を１×１０14ｃｍ-2以上で２×１０15ｃｍ-2を超えないように設定するのが好ましい。
【００４７】
なお、図５Ｃの工程では、前記不純物として、Ｇｅ，Ｓｉ以外にも、Ｈ，Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ，Ｘｅなどを使うことも可能である。
【００４８】
次に図５Ｄの工程において、前記図５Ｃの構造に対してドライエッチングとウェットエッチングを組み合わせたエッチングを行い、前記素子領域２１Ｂにおいて前記シリコン基板２１中、前記側壁絶縁膜２５Ｂの外側に溝部２１ＴＡ，２１ＴＢを、例えば６０〜８０ｎｍの深さに形成する。
【００４９】
このようにして形成された溝部２１ＴＡ，２１ＴＢは結晶面、例えば（１１１）面により画成されており、図５Ｅの工程において、前記溝部２１ＴＡ，２１ＴＢにそれぞれｐ型にドープされたＳｉＧｅ混晶層領域２１ＳＧＳ，２１ＳＧＤが、ＳｉＨ4とＧｅＨ4を原料とした減圧ＣＶＤ法により、エピタキシャルに形成される。
【００５０】
より詳細に説明すると、前記ＳｉＧｅ混晶領域２１ＳＧＳおよび２１ＳＧＤは、いずれもｐ型にドープされており、５Ｐａ〜１３３０Ｐａの全圧力下、３００〜８００℃、好ましくは５５０℃以下の基板温度において、ＳｉＨ4ガスを１Ｐａ〜１００Ｐａの分圧となるように、ＧｅＨ4ガスを０．１Ｐａ〜１００Ｐａの分圧となるように供給し、その際、ＨＣｌガスおよびＢ2Ｈ6ガスを、分圧がそれぞれ１Ｐａ〜１０Ｐａおよび１×１０-5〜１×１０-2Ｐａとなるように添加することにより、前記溝部２１ＴＡおよび２１ＴＢに、それぞれエピタキシャルに形成される。ＳｉＧｅにＣが含まれるＳｉＧｅＣを成長させてもよい。
【００５１】
本発明によれば、前記ポリシリコンゲート電極２３Ｂの上部にアモルファス領域２３αが形成されているため、図５ＧのＳｉＧｅ混晶領域２１ＳＧＳおよび２１ＳＧＤの成長工程の際、仮に側壁絶縁膜２５Ｂあるいは側壁酸化膜２４Ｂが、図５Ｂのエッチバック工程、あるいは図５Ｄの溝部２１ＴＡ，２１ＴＢを形成するエッチング工程により多少後退し、前記図３Ａで説明したように前記ゲート電極２３Ｂの上部が露出される状態になっても、露出部分はアモルファス領域２３αとなっており、先に図４で説明した関係から、このようなアモルファス領域２３αへのＳｉＧｅ混晶層の成長はほとんど生じることがなく、図３Ｂで説明したようなモフォロジの悪化を生じることなく、前記ＳｉＧｅ混晶領域２１ＳＧＳ，２１ＳＧＤを、前記溝部２１ＴＡ，２１ＴＢに、選択的に成長させることが可能となる。その際、前記ＳｉＧｅ混晶領域２１ＳＧＳおよび２１ＳＧＤの成長温度を５５０℃以下とすることにより、前記アモルファスシリコン領域２３αの結晶化を効果的に回避でき、所望の選択成長を確実に実現することができる。
【００５２】
このようなＳｉＧｅ混晶層のエピタキシャル成長は、前記図４の関係を参照すると、１５分間を超えて、例えば１０分間行った場合、アモルファス状態の下地層と単結晶状態の下地層との間で、特に顕著な選択性を確保することができる。
【００５３】
その際、前記ＳｉＧｅ混晶領域２１ＳＧＳおよび２１ＳＧＤは、前記シリコン基板２１の表面から約２０ｎｍ程度上方に突出するように形成するのが、前記ｐチャネルＭＯＳトランジスタのチャネル領域に形成され一軸性圧縮応力（図１を参照）を増大させる観点から、好ましい。
【００５４】
また、このように溝部２１ＴＡ，２１ＴＢの側壁面をＳｉ（１１１）面などの結晶面により形成することにより、前記溝部２１ＴＡおよび２１ＴＢを充填するＳｉＧｅ混晶領域２１ＳＧＳおよび２１ＳＧＤのそれぞれの先端部が、前記ポリシリコンゲート電極２３Ｂ直下のチャネル領域に近接し、前記チャネル領域に形成される一軸性圧縮応力を増大させることができる。
【００５５】
尚、本実施例ではｐ-ＭＯＳトランジスタの形成工程を例に上げて説明するが、本発明はｎ−ＭＯＳトランジスタの形成工程にも適用可能である。その場合はＳｉＣ層を溝部に成長させる。
【００５６】
図５Ｅの工程では、このようなＳｉＧｅ混晶層領域２１ＳＧＳおよび２１ＳＧＤの形成後、前記素子領域２１Ａに残されていた前記ＳｉＮ膜２５およびＣＶＤ酸化膜２４、および前記素子領域２１Ｂに残されていた側壁絶縁膜２５Ｂおよび側壁酸化膜２４Ｂ、さらに絶縁膜２３ｂが除去される。すなわち、前記側壁絶縁膜２５Ｂおよび側壁酸化膜２４Ｂは、最終的な半導体装置には残らない、ダミー側壁絶縁膜である。
【００５７】
なお前記図５Ｅの工程において、Ｓｉの原料ガスとしては、前記ＳｉＨ4の他に、ＳｉＣｌ2Ｈ2やＳｉ2Ｈ6を使うことも可能である。
【００５８】
次に図５Ｆの工程において前記素子領域２１Ｂをレジストマスク（図示せず）で覆い、前記素子領域２１Ａに、前記ポリシリコンゲート電極２３Ａを自己整合マスクに、Ｂ＋をイオン注入することにより、前記素子領域２１Ａにおいて前記シリコン基板２１中、前記ゲート電極２３Ａの第１および第２の側に、それぞれｐ−型のハロ領域２１ａ，２１ｂを形成する。
【００５９】
同様に図５Ｆの工程では前記素子領域２１Ａをレジストマスク（図示せず）で覆い、前記素子領域２１Ｂに、前記ポリシリコンゲート電極２３Ｂを自己整合マスクに、Ａｓ＋あるいはＰ＋をイオン注入することにより、前記素子領域２１Ｂにおいて前記シリコン基板２１中、前記ゲート電極２３Ｂの第１および第２の側に、それぞれｎ−型のハロ領域２１ｃ，２１ｄを形成する。
【００６０】
なお、前記図５Ｆの工程においては、前記ハロ領域２１ｃ，２１ｄの形成を先に行い、ハロ領域２１ａ，２１ｂの形成を後に行うようにしてもよい。
【００６１】
次に図５Ｇの工程において、前記素子領域２１Ａにおいて前記ポリシリコンゲート電極２３Ａに側壁絶縁膜２３Ｏを形成し、同時に前記素子領域２１Ｂにおいて前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αの側壁面に、側壁絶縁膜２３Ｎを形成する。例えば前記側壁絶縁膜２３Ｏおよび２３Ｎは窒化膜あるいは酸化膜により形成することができる。
【００６２】
さらに図５Ｇの工程では、前記素子領域２１Ａにおいて、前記シリコン基板２１中に、このようにして形成された側壁絶縁膜２３Ｏおよび前記ポリシリコンゲート電極２３Ａをマスクに、Ｐ＋あるいはＡｓ＋のイオン注入を行い、前記シリコン基板２１中、前記側壁絶縁膜２３Ｏのそれぞれ外側に、ｎ型ソースおよびドレインエクステンション領域２１ｅおよび２１ｆを形成する。同時に、前記ポリシリコンゲート電極２３Ａがｎ型にドープされる。
【００６３】
また前記図５Ｇの工程では、前記素子領域２１Ｂにおいて、前記シリコン基板２１中に、このようにして形成された側壁絶縁膜２３Ｎおよび前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αをマスクに、Ｂ＋のイオン注入を行い、前記シリコン基板２１中、前記側壁絶縁膜２３Ｎのそれぞれ外側に、前記ＳｉＧｅ混晶領域２１ｓＧＳおよび２１ＳＧＤを含めて、ｐ型ソースおよびドレインエクステンション領域２１ｇおよび２１ｈを形成する。同時に、前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αがｐ型にドープされる。
【００６４】
なお、前記図５Ｇの工程においては、前記ソース／ドレインエクステンション領域２１ｇ，２１ｈの形成を先に行い、ソース／ドレインエクステンション領域２１ｃ，２１ｄの形成を後に行うようにしてもよい。
【００６５】
さらに図５Ｈの工程では、前記素子領域２１Ａにおいて前記側壁絶縁膜２３Ｏのそれぞれ外側に、別の側壁絶縁膜２３Ｐを形成し、同時に前記素子領域２１Ｂにおいて、前記側壁絶縁膜２３Ｎのそれぞれ外側に、別の側壁絶縁膜２３Ｓを形成する。例えば前記側壁絶縁膜２３Ｐおよび２３Ｓは窒化膜あるいは酸化膜により形成することができる。
【００６６】
さらに前記図５Ｈの工程では、前記素子領域２１Ａにおいて、前記シリコン基板２１中に、このようにして形成された側壁絶縁膜２３Ｏ，２３Ｐおよび前記ポリシリコンゲート電極２３Ａをマスクに、Ｐ＋あるいはＡｓ＋のイオン注入を行い、前記シリコン基板２１中、前記側壁絶縁膜２３Ｐのそれぞれ外側に、ｎ＋型ソースおよびドレイン領域２１ｉおよび２１ｊを形成する。同時に、前記ポリシリコンゲート電極２３Ａがｎ＋型にドープされる。
【００６７】
また前記図５Ｈの工程では、前記素子領域２１Ｂにおいて、前記シリコン基板２１中に、このようにして形成された側壁絶縁膜２３Ｎ，２３Ｓおよび前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αをマスクに、Ｂ＋のイオン注入を行い、前記シリコン基板２１中、前記側壁絶縁膜２３Ｓのそれぞれ外側に、前記ＳｉＧｅ混晶領域２１ｓＧＳおよび２１ＳＧＤを含めて、ｐ型ソースおよびドレインエクステンション領域２１ｋおよび２１ｌを形成する。同時に、前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αがｐ＋型にドープされる。
【００６８】
なお、前記図５Ｈの工程においては、前記ソース／ドレイン領域２１ｋ，２１ｌの形成を先に行い、ソース／ドレイン領域２１ｉ，２１ｊの形成を後に行うようにしてもよい。
【００６９】
さらに図５Ｉの工程において、図５Ｈの構造上にＮｉあるいはＣｏなどの金属膜を堆積し、熱処理した後、未反応の金属膜を除去することにより、前記ｎ＋型ソースおよびドレイン領域２１ｉ，２１ｊ，ｎ＋型ポリシリコンゲート電極２３Ａ、ｐ＋型ソースおよびドレイン領域２１ｋ，２１ｌ、およびｐ＋型ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３α上に、シリサイド領域２７が形成される。
【００７０】
先にも説明したように、本発明によれば、図５ＧのＳｉＧｅ混晶領域２１ＳＧＳ，２１ＳＧＤの成長工程において、仮に前記ポリシリコンゲート電極２３Ｂの一部が露出されるようなことがあっても、このような露出部分はアモルファス状態であるため、ＳｉＧｅ層の成長は抑制され、モフォロジの異常は生じない。
【００７１】
また本実施形態では、前記ｐチャネルＭＯＳトランジスタのゲート電極が、ポリシリコン層２３Ｂとアモルファスシリコン層２３αの積層構造を有しているが、ゲート絶縁膜２２Ｂに接するポリシリコン層２３ＢにはＧｅは実質的に導入されていないため、前記素子領域２１Ｂに形成されるｐチャネルＭＯＳトランジスタの閾値特性が設計値からずれることはない。
【００７２】
本実施例では、図５Ｃにおいてイオン注入を行ってゲート電極上部をアモルファス化しているが、アモルファス化する工程は、ＳｉＧｅ層のエピタキシャル成長工程の前であればよい。例えば、図５Ａにおいてポリシリコン層を堆積させた後、ゲート電極形状に加工する前にアモルファス化を行ってもよい。
［第２の実施形態］
図６は、本発明の第２の実施形態による半導体装置の製造工程の一部を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００７３】
図６は、前記図５Ｄの工程に対応して、前記素子領域２１Ｂにおいてシリコン基板２１中に溝部２１ＴＡ，２１ＴＢが形成されているが、本実施形態では前記図５Ｃの工程の不純物元素のイオン注入工程を、このような溝部２１ＴＡ，２１ＴＢが形成された後で実行している。
【００７４】
この場合、前記溝部２１ＴＡ，２１ＴＢの表面がアモルファス状態に変化すると、ＳｉＧｅ混晶層領域２１ＳＧＳ，２１ＳＧＤの成長が妨げられるため、本実施例では、イオン注入工程を、前記溝部をレジストパターンＲ１により保護した状態で行っている。
【００７５】
そこで、図６の工程の後で、前記レジストパターンＲ１を除去してＳｉＧｅ混晶領域２１ＳＧＳ，２１ＳＧＤのエピタキシャル成長を行うことにより、先の実施形態と同様に、前記ＳｉＧｅ混晶領域２１ＳＧＳ，２１ＳＧＤを、図３（Ａ），（Ｂ）で説明したモフォロジ異常を生じることなく、形成することが可能となる。
【００７６】
その後は、前記図５Ｅ〜５Ｉの工程を行うことで、所望のｐチャネルＭＯＳトランジスタが得られる。
［第３の実施形態］
図７Ａ，７Ｂは、本発明の第３の実施形態による半導体装置の製造工程を示す。
【００７７】
図７Ａを参照するに、図７Ａは前記図５Ｆの工程に対応するが、前記素子領域２１Ｂをレジストマスク（図示せず）で覆い、前記素子領域２１Ａに、前記ポリシリコンゲート電極２３Ａを自己整合マスクに、Ｂ＋を斜めイオン注入することにより、前記素子領域２１Ａにおいて前記シリコン基板２１中、前記ゲート電極２３Ａの第１および第２の側に、それぞれｐ−型のハロ領域２１ａ，２１ｂを形成する。
【００７８】
同様に図７Ａの工程では前記素子領域２１Ａをレジストマスク（図示せず）で覆い、前記素子領域２１Ｂに、前記ポリシリコンゲート電極２３Ｂを自己整合マスクに、Ａｓ＋あるいはＰ＋を斜めイオン注入することにより、前記素子領域２１Ｂにおいて前記シリコン基板２１中、前記ゲート電極２３Ｂの第１および第２の側に、それぞれｎ−型のハロ領域２１ｃ，２１ｄを形成する。
【００７９】
なお、前記図７Ａの工程においては、前記ハロ領域２１ｃ，２１ｄの形成を先に行い、ハロ領域２１ａ，２１ｂの形成を後に行うようにしてもよい。
【００８０】
次に前記図７Ａの工程では、前記素子領域２１Ａにおいて、前記シリコン基板２１中に、前記ポリシリコンゲート電極２３Ａをマスクに、Ｐ＋あるいはＡｓ＋のイオン注入を行い、前記シリコン基板２１中、前記ポリシリコンゲート電極２３Ａのそれぞれ外側に、ｎ型ソースおよびドレインエクステンション領域２１ｅおよび２１ｆを形成する。同時に、前記ポリシリコンゲート電極２３Ａがｎ型にドープされる。
【００８１】
また前記図５Ｇの工程では、前記素子領域２１Ｂにおいて、前記シリコン基板２１中に、前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αをマスクに、Ｂ＋のイオン注入を行い、前記シリコン基板２１中、前記ポリシリコンゲート電極２３Ｂのそれぞれ外側に、前記ＳｉＧｅ混晶領域２１ｓＧＳおよび２１ＳＧＤを含めて、ｐ型ソースおよびドレインエクステンション領域２１ｇおよび２１ｈを形成する。同時に、前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αがｐ型にドープされる。
【００８２】
なお、前記図５Ｇの工程においては、前記ソース／ドレインエクステンション領域２１ｇ，２１ｈの形成を先に行い、ソース／ドレインエクステンション領域２１ｃ，２１ｄの形成を後に行うようにしてもよい。
【００８３】
さらに図７Ｂの工程において、前記素子領域２１Ａにおいて前記ポリシリコンゲート電極２３Ａに一対の側壁絶縁膜２３Ｏを形成し、同時に前記素子領域２１Ｂにおいて、前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αの外側に、一つの側壁絶縁膜２３Ｎを形成する。例えば前記側壁絶縁膜２３Ｏおよび２３Ｎは窒化膜あるいは酸化膜により形成することができる。
【００８４】
さらに前記図７Ｂの工程では、前記素子領域２１Ａにおいて、前記シリコン基板２１中に、このようにして形成された側壁絶縁膜２３Ｏおよび前記ポリシリコンゲート電極２３Ａをマスクに、Ｐ＋あるいはＡｓ＋のイオン注入を行い、前記シリコン基板２１中、前記側壁絶縁膜２３Ｏのそれぞれ外側に、ｎ＋型ソースおよびドレイン領域２１ｉおよび２１ｊを形成する。同時に、前記ポリシリコンゲート電極２３Ａがｎ＋型にドープされる。
【００８５】
また前記図７Ａの工程では、前記素子領域２１Ｂにおいて、前記シリコン基板２１中に、このようにして形成された側壁絶縁膜２３Ｎおよび前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αをマスクに、Ｂ＋のイオン注入を行い、前記シリコン基板２１中、前記側壁絶縁膜２３Ｎのそれぞれ外側に、前記ＳｉＧｅ混晶領域２１ＳＧＳおよび２１ＳＧＤを含めて、ｐ＋型ソースおよびドレイン領域２１ｋおよび２１ｌを形成する。同時に、前記ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３αがｐ＋型にドープされる。
【００８６】
なお、前記図７Ｂの工程においても、前記ソース／ドレイン領域２１ｋ，２１ｌの形成を先に行い、ソース／ドレイン領域２１ｉ，２１ｊの形成を後に行うようにしてもよい。
【００８７】
さらに先に図５Ｉで説明したように、前記ｎ＋型ソースおよびドレイン領域２１ｉ，２１ｊ，ｎ＋型ポリシリコンゲート電極２３Ａ、ｐ＋型ソースおよびドレイン領域２１ｋ，２１ｌ、およびｐ＋型ポリシリコン／アモルファスシリコンゲート電極２３Ｂ／２３α上に、シリサイド領域２７が形成される。
【００８８】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
（Ａ）シリコン基板表面に、ゲート絶縁膜を介して結晶シリコンからなるゲート電極を形成する工程と、
（Ｂ）前記ゲート電極の側壁面に、第１側壁絶縁膜を、また前記ゲート電極の上面に上部絶縁膜を、形成する工程と、
（Ｃ）前記シリコン基板を、前記ゲート電極、前記側壁絶縁膜をマスクとしてエッチングし、溝部を形成する工程と、
（Ｄ）前記溝部にＳｉＧｅ、ＳｉＧｅＣ、又はＳｉＣの少なくとも一つを有する混晶層を、前記シリコン基板に対してエピタキシャルに成長させる工程と、
を含み、
前記工程（Ａ）の後、前記工程（Ｄ）の前に、前記ゲート電極の上部をアモルファス状態に変化させる工程（Ｅ）を含むことを特徴とする半導体装置の製造方法。
（付記２）
前記工程（Ｅ）は、前記上部絶縁膜を介して、前記ゲート電極に第１不純物元素をイオン注入することにより行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記工程（Ｅ）は、前記工程（Ｂ）よりも後で前記工程（Ｃ）よりも前に実行されることを特徴とする請求項２記載の半導体装置の製造方法。
（付記４）
前記不純物元素はＧｅであり、５ｋｅＶ以上の加速電圧下、１×１０14ｃｍ-2以上、２×１０15ｃｍ-2以下のドーズ量でイオン注入されることを特徴とする付記１乃至３いずれか１項に記載の半導体装置の製造方法。
（付記５）
前記不純物元素はＳｉであり、２．５ｋｅＶ以上の加速電圧下、１×１０14ｃｍ-2以上、２×１０15ｃｍ-2以下のドーズ量でイオン注入されることを特徴とする付記１乃至３いずれか１項に記載の半導体装置の製造方法。
（付記６）
前記混晶層のエピタキシャル成長は、減圧ＣＶＤ法により、平坦な単結晶シリコン面上における前記混晶層の膜厚が１０ｎｍを越えるような時間、実行されることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
（付記７）
前記混晶領域のエピタキシャル成長は、前記アモルファス状態に変化した前記ゲート電極上部が結晶化しないような温度で実行されることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記８）
さらに、前記混晶領域のエピタキシャル成長工程の後、前記第１側壁絶縁膜および前記上部絶縁膜を除去する工程と、
前記上部がアモルファス状態の前記ゲート電極をマスクに、第２不純物元素の斜めイオン注入を行い、前記シリコン基板中に、ハロ領域を形成する工程と、
前記上部がアモルファス状態の前記ゲート電極をマスクに、第３不純物元素のイオン注入を行い、前記基板中に、ソースおよびドレインエクステンション領域を形成する工程と、
前記上部がアモルファス状態の前記ゲート電極の前記側壁面に、第２側壁絶縁膜を形成する工程と、
前記上部がアモルファス状態の前記ゲート電極と、前記第２側壁絶縁膜をマスクに、不純物元素のイオン注入を行い、前記シリコン基板中に、ソースおよびドレイン領域を形成する工程と、を含むことを特徴とする付記１〜7のうち、いずれか一項記載の半導体装置の製造方法。
（付記９）
さらに、前記混晶領域のエピタキシャル成長工程の後、前記第１側壁絶縁膜および前記上部絶縁膜を除去する工程と、
前記上部がアモルファス状態の前記ゲート電極をマスクに、第２不純物元素のイオン注入を行い、前記シリコン基板中に、ハロ領域を形成する工程と、
前記上部がアモルファス状態の前記ゲート電極に第２側壁絶縁膜を形成する工程と、
前記上部がアモルファス状態の前記ゲート電極および前記第２側壁絶縁膜をマスクに、第３不純物元素のイオン注入を行い、前記シリコン基板中に、ソースおよびドレインエクステンション領域を形成する工程と、
前記上部がアモルファス状態の前記ゲート電極の、前記第２側壁絶縁膜上に第３側壁絶縁膜を形成する工程と、
前記上部がアモルファス状態の前記ゲート電極と、前記第２側壁絶縁膜と、前記第３側壁絶縁膜をマスクに、第４不純物元素のイオン注入を行い、前記シリコン基板中に、ソースおよびドレイン領域を形成する工程と、を含むことを特徴とする付記１〜7のうち、いずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００８９】
【図１】応力印加ｐチャネルＭＯＳトランジスタの原理を示す図である。
【図２Ａ】本発明の関連技術による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図２Ｂ】本発明の関連技術による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その２）である。
【図２Ｃ】本発明の関連技術による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その３）である。
【図２Ｄ】本発明の関連技術による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その４）である。
【図３Ａ】図２Ａ〜２Ｄの工程の問題点を説明する図（その１）である。
【図３Ｂ】図２Ａ〜２Ｄの工程の問題点を説明する図（その２）である。
【図４】本発明の原理を説明する図である。
【図５Ａ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図５Ｂ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その２）である。
【図５Ｃ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その３）である。
【図５Ｄ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その４）である。
【図５Ｅ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その５）である。
【図５Ｆ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その６）である。
【図５Ｇ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その７）である。
【図５Ｈ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その８）である。
【図５Ｉ】本発明の第１の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その９）である。
【図６】本発明の第２の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図である。
【図７Ａ】本発明の第３の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その１）である。
【図７Ｂ】本発明の第３の実施形態による応力印加ｐチャネルＭＯＳトランジスタの製造工程を説明する図（その２）である。
【符号の説明】
【００９０】
２１  シリコン基板
２１Ａ  ｎチャネルＭＯＳトランジスタ領域
２１Ｂ  ｐチャネルＭＯＳトランジスタ領域
２１Ｉ  素子分離領域
２１ＳＧＳ，２１ＳＧＤ  ＳｉＧｅ混晶領域
２１ＴＡ，２１ＴＢ  溝部
２１ａ〜２１ｄ  ハロ注入領域
２１ｄ  ｎ型ソースエクステンション領域
２１ｅ  ｎ型ドレインエクステンション領域
２１ｆ  ｐ型ソースエクステンション領域
２１ｇ  ｐ型ドレインエクステンション領域
２１ｈ  ｎ型ソース領域
２１ｉ  ｎ型ドレイン領域
２１ｋ  ｐ型ソース領域
２１ｌ  ｐ型ドレイン領域
２２Ａ，２２Ｂ  ゲート絶縁膜
２３Ａ，２３Ｂ  ポリシリコンゲート電極パターン
２３Ｏ，２３Ｐ，２３Ｎ，２３Ｓ  側壁絶縁膜
２３α  アモルファス領域
２３ａ，２３ｂ  ＳｉＮ膜
２４  ＣＶＤ酸化膜
２４Ｂ  ダミー側壁酸化膜
２５  ＳｉＮ膜
２５Ｂ  ダミー側壁絶縁膜
２７  シリサイド領域
【図１】
2009094225.tif 000004
【図２Ａ】
2009094225.tif 000005
【図２Ｂ】
2009094225.tif 000006
【図２Ｃ】
2009094225.tif 000007
【図２Ｄ】
2009094225.tif 000008
【図３Ａ】
2009094225.tif 000009
【図３Ｂ】
2009094225.tif 000010
【図４】
2009094225.tif 000011
【図５Ａ】
2009094225.tif 000012
【図５Ｂ】
2009094225.tif 000013
【図５Ｃ】
2009094225.tif 000014
【図５Ｄ】
2009094225.tif 000015
【図５Ｅ】
2009094225.tif 000016
【図５Ｆ】
2009094225.tif 000017
【図５Ｇ】
2009094225.tif 000018
【図５Ｈ】
2009094225.tif 000019
【図５Ｉ】
2009094225.tif 000020
【図６】
2009094225.tif 000021
【図７Ａ】
2009094225.tif 000022
【図７Ｂ】
2009094225.tif 000023