(57)【要約】【課題】許容不良ビット数を切り換え設定するテストモードにより歩留まり向上を図った不揮発性半導体記憶装置を提供する。【解決手段】テスト回路を備えた不揮発性半導体記憶装置において、前記テスト回路は、期待値を保持する期待値レジスタと、テスト読み出しデータの各転送単位毎のデータと期待値レジスタの期待値とをビット毎に一致／不一致検出する比較回路と、その比較結果に基づいて転送単位中の１ビット以上の不良をフェイルと判定する第１の判定ゲート部及び、２ビット以上の不良をフェイルと判定する第２の判定ゲート部を持つ第１の判定回路と、第１及び第２の判定ゲート部の出力に基づいて、転送単位中の１ビットまでの不良をパスと判定する第２の判定回路と、前記第１の判定回路の第１の判定ゲート部の出力と前記第２の判定回路の出力のいずれか一方を選択するセレクタとを有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
テスト読み出しデータをその期待値と比較して良否判定を行うテスト回路を備えた不揮発性半導体記憶装置において、前記テスト回路は、
前記期待値を保持する期待値レジスタと、
前記テスト読み出しデータの各転送単位毎のデータと前記期待値レジスタの期待値とをビット毎に一致／不一致検出する比較回路と、
前記比較回路の比較結果に基づいて転送単位中の１ビット以上の不良をフェイルと判定する第１の判定ゲート部及び、２ビット以上の不良をフェイルと判定する第２の判定ゲート部を持つ第１の判定回路と、
前記第１の判定回路の第１及び第２の判定ゲート部の出力に基づいて、転送単位中の１ビットまでの不良をパスと判定する第２の判定回路と、
前記第１の判定回路の第１の判定ゲート部の出力と前記第２の判定回路の出力のいずれか一方を選択するセレクタとを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の判定回路の出力に基づいて、２ビット以上の不良を含むカラムにつき優先的に冗長カラムによる置換処理が行われる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の判定回路の出力に基づいて、２ビット以上の不良を含むカラムにつき優先的に冗長カラムによる置換処理が行われ、
ついで前記第１の判定回路の第１の判定ゲート部の出力に基づいて、１ビットの不良を含むカラムにつき残りの冗長カラムによる置換処理が行われる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記テスト読み出しデータは、ビット線オープン、ビット線ショート及びセンスアンプ不良のいずれかを検出するカラム不良テストの読み出しデータである
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイを備えた不揮発性半導体記憶装置のテスト方法であって、
テスト読み出しデータの各転送単位中の１ビットの不良を許容する第１のカラムテストを行って、２ビット以上の不良を含むカラムについて優先的に冗長カラムによる置換処理を行い、
前記テスト読み出しデータの各転送単位中の１ビットの不良をフェイルとする第２のカラムテストを行って、１ビット不良を含むカラムについて残りの冗長カラムによる置換処理を行い、
前記第２のカラムテストで１ビット不良を含む不良カラム数が前記残りの冗長カラム数を超えた場合にその不良カラム数をカウントし、
カウントされた不良カラム数がＥＣＣ回路のエラー訂正能力の範囲にある場合に、条件緩和されたパスと判定する
ことを特徴とする不揮発性半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に歩留まり向上を可能とするテスト手法に関する。
【背景技術】
【０００２】
ＥＥＰＲＰＭの一つとして、       ＮＡＮＤ型フラッシュメモリが知られている。カラムリダンダンシー方式のＮＡＮＤ型フラッシュメモリにおいて、カラムテストの一つにビット線オープンテストがある。ビット線オープンテストは、ビット線が切断されていないかどうかを確認するためのテストである。
【０００３】
具体的にビット線オープンテストは、次のように行われる。センスアンプ回路から最も遠いブロックを消去状態に設定された状態で選択し、ビット線を充電して、そのビット線が選択ブロックの選択セルで放電されるか否かをセンスアンプ回路で検出する。ビット線が放電されれば（センスアンプデータ“Ｈ”）、ビット線オープンはなく、ビット線が放電されなければ（センスアンプデータ“Ｌ”）、ビット線が切断されていることを示すことになる。
【０００４】
同時読み出しされる１ページのテストデータを、データ転送単位を１カラム（＝１バイト）として、１カラムずつ順次、期待値レジスタに保持した期待値データ（オール“Ｈ”）と比較して、パス／フェイル判定を行う。即ちテストデータと期待値データが完全に一致した場合にはパス、１ビットでも不良があった場合にフェイルとする判定を行う。
【０００５】
不良カラムについては、カラム救済シーケンスにおいて冗長カラムによる置き換えを行う。不良カラム数が冗長カラム数を越えると、不良チップとして扱われ、出荷できないことになる。
【０００６】
上述のようなカラム不良テストの手法は、例えば特許文献１に記載されているが、近年ＮＡＮＤ型フラッシュメモリの微細化、多値化が進むにつれて、カラム不良の増大が歩留まり低下をもたらす大きな原因となっている。
【特許文献１】特開２００７−１１５４０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、許容不良ビット数を切り換え設定するテストモードにより歩留まり向上を図った不揮発性半導体記憶装置及びそのテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一態様による不揮発性半導体記憶装置は、テスト読み出しデータをその期待値と比較して良否判定を行うテスト回路を備えた不揮発性半導体記憶装置において、前記テスト回路は、
前記期待値を保持する期待値レジスタと、
前記テスト読み出しデータの各転送単位毎のデータと前記期待値レジスタの期待値とをビット毎に一致／不一致検出する比較回路と、
前記比較回路の比較結果に基づいて転送単位中の１ビット以上の不良をフェイルと判定する第１の判定ゲート部及び、２ビット以上の不良をフェイルと判定する第２の判定ゲート部を持つ第１の判定回路と、
前記第１の判定回路の第１及び第２の判定ゲート部の出力に基づいて、転送単位中の１ビットまでの不良をパスと判定する第２の判定回路と、
前記第１の判定回路の第１の判定ゲート部の出力と前記第２の判定回路の出力のいずれか一方を選択するセレクタとを有する
ことを特徴とする。
【０００９】
この発明の他の態様による不揮発性半導体記憶装置のテスト方法は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイを備えた不揮発性半導体記憶装置のテスト方法であって、
テスト読み出しデータの各転送単位中の１ビットの不良を許容する第１のカラムテストを行って、２ビット以上の不良を含むカラムについて優先的に冗長カラムによる置換処理を行い、
前記テスト読み出しデータの各転送単位中の１ビットの不良をフェイルとする第２のカラムテストを行って、１ビット不良を含むカラムについて残りの冗長カラムによる置換処理を行い、
前記第２のカラムテストで１ビット不良を含む不良カラム数が前記残りの冗長カラム数を超えた場合にその不良カラム数をカウントし、
カウントされた不良カラム数がＥＣＣ回路のエラー訂正能力の範囲にある場合に、条件緩和されたパスと判定する
ことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、許容不良ビット数を切り換え設定するテストモードにより歩留まり向上を図った不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１２】
図１は、この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイ１の構成を示している。
【００１３】
メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ３１と、その両端をそれぞれビット線ＢＬ及びソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。
【００１４】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００１５】
ワード線ＷＬ０−ＷＬ３１を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。
【００１６】
ロウデコーダ３は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路２は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータレジスタを兼ねる。
【００１７】
図２の例では、隣接する二つのビット線ＢＬｅ，ＢＬｏが一つのセンスアンプＳＡを共有する方式を用いている。隣接する二つのビット線ＢＬｅ，ＢＬｏは、カラムデコーダ４により選択的にセンスアンプＳＡに接続される。１ワード線に沿って配列されて同時に読み出し／書き込みがなされるメモリセルの集合は、１ページを構成する。図２に示す隣接する２ビット線がセンスアンプを共有する方式では、１ワード線に沿ったメモリセルの集合は、２ページを構成する。
【００１８】
センスアンプ回路２と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ６及びデータバス１４を介して行われる。センスアンプ回路２には、カラムゲート回路が付属し、カラムデコーダ４はこのカラムゲート制御を行う。例えば入出力端子Ｉ／Ｏが８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、カラム制御によってセンスアンプ回路２と外部入出力端子Ｉ／Ｏとの間は、１バイト単位（カラム単位）でシリアルデータ転送が行われる。
【００１９】
入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ５を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“ＣＭＤ”は、チップ内部の状態制御回路（以下、内部コントローラという）１０でデコードされる。
【００２０】
内部コントローラ１０は、各種外部制御信号（書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣＭＤに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。外部コントローラ２０は、読み出しデータのエラー検出及び訂正を行うＥＣＣ回路２１を搭載している。
【００２１】
内部電圧発生回路９は、内部コントローラ１０により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ１２は、チップが書き込み、消去及び読み出し動作のレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力する。
【００２２】
データレジスタ８ａは、初期設定データのうち不良アドレスデータを保持する不良アドレスレジスタである。データレジスタ８ｂは、内部電圧発生回路９が出力する各種内部電圧を調整するための電圧調整データをはじめとする各種パラメータデータを保持する。
【００２３】
これらのデータレジスタ８ａ，８ｂが記憶すべきデータは、メモリセルアレイ１の初期設定データ格納ブロック（ＲＯＭフューズブロック）１ａに予め書かれている。電源を投入すると、パワーオン検出回路１１がこれを検出し、内部コントローラ１０はその出力信号を受けて、初期設定データ格納ブロック１ａの初期設定データを読み出し、これをレジスタ８ａ，８ｂに転送してセットする初期化動作を自動的に行うようになっている。
【００２４】
アドレス一致検出回路７は、外部アドレスと不良アドレスレジスタ８ａが保持する不良アドレスとの一致検出を行って、アドレス置換制御信号を出力する。これにより、不良カラムに代わって冗長カラムを選択するという制御が行われる。
【００２５】
テスト回路３０は、テストモードにおいて、センスアンプ回路２に読み出されるテスト読み出しデータをその期待値と比較して良否判定を行うための回路である。この実施の形態では、このテスト回路３０による不良カラムテストにおいて、データ転送単位である１バイト（或いは２バイト）中、１ビットの不良をパスとして判定する“１ビット不良許容モード”を設定可能としたことを特徴としている。このテストモードを導入することにより、第１に、１バイト（ないし２バイト）中に不良カラムがないもの、１ビットの不良を含むもの、２ビット以上の不良を含むもの、を区別することが可能になる。
【００２６】
また、第２に、カラムリダンダンシーについて、不良の度合いの大きいカラム不良（例えば１カラム全ビット不良のようなＥＣＣ救済不可能な不良）から優先的にリダンダンシー救済し、１ビット不良が冗長カラムの不足により救済できなくなった場合でも、ＥＣＣ回路で救済できれば良品として出荷する、という選択ができる。これにより、歩留まり向上が可能となる。
【００２７】
以下、この実施の形態での不良カラムテストを説明する。
【００２８】
図３は、不良カラムテストの一つであるビット線オープンテストのテストシステム概略構成を示している。このテストでは、セルアレイ１の中のセンスアンプ回路２から最も遠いブロックを消去状態にして選択する。ビット線を充電して選択ブロックの選択ページの読み出しを行うと、正常なビット線は選択セルを介して放電され、オープン不良のビット線は放電されない。
【００２９】
例えば、正常なセンスデータを“Ｈ”、ビット線オープン不良の箇所のセンスデータを“Ｌ”として、期待値レジスタ３１に予め設定した期待値データ“Ｈ”とセンスデータを比較すれば、カラム不良が検出できる。実際にはテスト回路３０にデータ転送単位である１バイト（或いは２バイト）の期待値を保持する期待値レジスタ３１を用意する。そして、センスアンプ回路２の１ページのテストデータを１バイト（或いは２バイト）ずつ転送バス１４に転送して、比較判定回路３２により順次期待値と比較して良否判定を行う。比較判定回路３２は、データ転送単位ごとに許容不良ビット数に応じて区別されたパス／フェイル判定を行うもので、その詳細は後述する。
【００３０】
図４は、実施の形態の不良カラムテストシーケンスを示している。ここでは、カラムテストの中でリダンダンシー救済処理（即ち不良カラムの冗長カラムによる置換処理）を行うものとして、１カラム中に１ビットの不良の存在を許容してパスと判定するテストモード、即ち“１ビット不良許容モード”による第１のカラムテストと、１ビット不良許容モードなし（即ち１ビットでも不良があればフェイルと判定する）の第２のカラムテストとが行われる。１ビット不良許容モードとするか否かは、コマンド或いはパラメータにより設定される。
【００３１】
具体的に説明する。最初のカラムテスト（１）のステップＳ１は、１ビット不良許容モードのテストである。ここでは、１カラムに１ビットの不良があっても不良とはせず、２ビット以上の不良を含むカラムについて優先的にリダンダンシー救済を行うという不良カラム処理までを行う。
【００３２】
判定ステップＳ２では従って、１バイト中２ビット以上の不良を含むカラム数が不良カラムの置換のために用意されている冗長カラム数（リダンダンシー数）以下の場合、即ちすべてリダンダンシー救済された場合にパスとし、そうでなければ不良チップとする。リダンダンシー救済処理とは、具体的には救済すべき不良カラムアドレスをセルアレイのＲＯＭフューズ領域１ａに書き込む処理を言う。
【００３３】
ついで、カラムテスト（２）のステップＳ３では、１ビット不良許容モードを解除したテストを行う。即ち、１バイト中１ビットでも不良であればそのカラムは不良と判定して、それらについて順次カラムリダンダンシー救済を行い、判定ステップＳ４では、すべてがリダンダンシー救済されたときにパス、そうでない場合にフェイルとする。
【００３４】
ステップＳ５では、１ビット不良許容モードなしでのテストステップＳ３でリダンダンシー救済されずに残った１ページ内の不良カラム数をカウントする。即ちここでの不良カラム数カウントは、既にリダンダンシー救済されているカラムは対象から除かれる。
【００３５】
この不良カラム数カウントにより、ＥＣＣ回路で訂正できるカラム不良と、１ビット不良カラム数が多すぎてＥＣＣ救済できないものとがランクわけされることになる。即ち判定ステップＳ６では、カウントされた不良カラム数がＥＣＣ回路の能力で決まる許容不良カラム数のクライテリア未満の場合に、条件緩和パス（Ｒｅｌａｘａｔｉｏｎ  Ｐａｓｓ）とし、それ以外はフェイルと判定する。
【００３６】
これにより、不良カラム数がある程度以下の場合は、ＥＣＣ回路の演算によるパフォーマンス低下を承知の上で、例えば特定用途に適用する製品として出荷することが可能になる。１ビット不良を含むカラムがＥＣＣ救済不可となるほど多数ある場合は、不良チップとする。
【００３７】
図５は、上述の二つのモードのカラムテスト（１），（２）のパス／フェイル判定を、コマンド等に基づく切り換え信号により切り換えて行う比較判定回路３２の具体構成例である。
【００３８】
期待値比較回路５１は、期待値レジスタ３１に予めセットされたデータ転送単位である１バイト（或いは２バイト）の期待値Ｅｘｐと、カラムアドレスをインクリメントしてセンスアンプ回路から順次１バイト（或いは２バイト）ずつ送られてくるテストデータＤａｔａとの一致／不一致を検出する回路である。１バイト単位の場合であれば、図６に示すように、１バイトの期待値Ｅｘｐ［７：０］と１バイトのテストデータＤａｔａ［７：０］とを比較する排他的論理和（ＥＸＯＲ）ゲート回路群により構成される。
【００３９】
第１の判定回路５２は、比較回路５１の出力ＣＭＰＦＬＧ［７：０］に基づいて、０ビット不良であるか否かの判定と、１ビット不良であるかそれ以上の不良があるかの判定とを行う。転送単位が１バイトの場合であれば、図７に示すように、１ビット以上の不良をフェイルとする第１の判定ゲート部５２−１と、２ビット以上の不良をフェイルと判定する第２の判定ゲート部５２−２とを有する。
【００４０】
判定ゲート部５２−１は、比較回路５１の比較結果ＣＭＰＦＬＧ［７：０］を２ビットずつ入力して完全一致か否かを検出するＡＮＤゲートＧ１である。その出力ＦＡＩＬ０＜１：０＞は、完全一致の場合（即ち１ビットの不良もない場合）にＦＡＩＬ０＝“Ｈ”（＝“１”）、それ以外はＦＡＩＬ０＝“Ｌ”（＝“０”）となる。
【００４１】
判定ゲート部５２−２は、比較結果ＣＭＰＦＬＧ［７：０］を２ビットずつまとめた４ビットのうち１ビットずつを除いたものの積をとるＡＮＤゲートＧ２−Ｇ５を備えて、１ビットの不良を許容したパス／フェイル判定を行う。その出力ＦＡＩＬ１＜１：０＞は、１ビットまでの不良の場合、ゲートＧ２−Ｇ５の出力がすべて“Ｈ”であり、ＦＡＩＬ１＝“Ｈ”（＝“１”）となる。２ビット以上の不良がある場合は、ゲートＧ２−Ｇ５の出力のいずれかが“Ｌ”となり、ＦＡＩＬ１＝“Ｌ”（＝“０”）となる。
【００４２】
更に、第２の判定回路５３は、第１の判定回路５２の出力に基づいて、１ビット不良許容モードでのパス判定を行う。具体的には図８に示すように、第１の判定ゲート部５２−１の出力ＦＡＩＬ０＜１：０＞と、第２の判定ゲート部５２−２の出力ＦＡＩＬ１＜１：０＞のすべての組み合わせについて積をとるＡＮＤゲートＧ１１−Ｇ１４により、１ビット不良許容モードのパス信号ＰＡＳＳ１＝“Ｈ”（＝“１”）を出力する。
【００４３】
セレクタ５４は、コマンド等に基づいて生成されるモード選択信号により、判定回路５２の第１の判定ゲート部５２−１から得られるパス信号ＰＡＳＳ０（ＦＡＩＬ１＜１：０＞）と、判定回路５３のパス信号（ＦＡＩＬ１＜１：０＞）のいずれかを選択する。各モードでのテスト結果出力は、図示しないリダンダンシー用レジスタにカラム毎に保持される。
【００４４】
そして、まず判定回路５３の出力に基づいて、図４で説明したように２ビット以上の不良を含むカラムについての優先的にリダンダンシー処理が行われる。冗長カラムが残っている場合にはさらに判定回路５２の出力に基づいて、１ビット不良を含むカラムについてリダンダンシー処理が行われる。また、リダンダンシー数が足りない場合にも、直ちに不良チップとせず、ＥＣＣ回路の能力との関係で一定範囲を条件緩和されたパスとする処理も行われる。
【００４５】
図９，図１０及び図１１はそれぞれ、２バイト単位で転送比較を行う場合について、図５の比較回路５１，判定回路５２及び５３の具体構成を示している。即ち比較回路５１は、図９に示すように、１６ビットずつの期待値Ｅｘｐ［１５：０］とテストデータＤａｔａ［１５：０］とを１ビットずつ比較するＥＸＯＲゲート群である。
【００４６】
図１０の判定回路５２は、比較結果ＣＭＰＦＧＬＧ［１５：０］に基づいて、４ビットずつまとめて４端子に入力する点を除き、図７と同様であり、１ビット以上の不良をフェイルとする判定ゲート部５２−１と、２ビット以上の不良をフェイルと判定する判定ゲート部５２−２とから構成される。
【００４７】
図１１の判定回路５３は、ＦＡＩＬ０＜３：０＞とＦＡＩＬ１＜３：０＞の組み合わせについて積をとるＡＮＤゲートＧ１１−Ｇ１４により、１ビット不良許容モードのパス信号ＰＡＳＳ１＝“Ｈ”（＝“１”）を出力する。
【００４８】
なおここまで、データ転送単位中の１ビット不良を許容する１ビット不良許容モードを持たせる実施の形態を説明したが、更にデータ転送単位中の２ビット不良を許容する２ビット不良許容モードを持たせることも有効である。この場合、図４のテストシーケンスは、最初のカラムテスト（１）のステップＳ１のまえに、２ビット不良許容モードのカラムテストを付加し、そのカラムテスト内で３ビット以上の不良を含むカラムを優先的にリダンダンシー救済処理する、というように変更される。
【図面の簡単な説明】
【００４９】
【図１】一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイを示す図である。
【図３】同フラッシュメモリの不良カラムテストの一つであるビット線オープンテストの概要を示す図である。
【図４】同フラッシュメモリの不良カラムテストのシーケンスを示す図である。
【図５】同フラッシュメモリの不良カラムテスト回路構成例を示す図である。
【図６】図５の期待値比較回路５１の構成例を示す図である。
【図７】１バイト転送の場合の図５の判定回路５２の構成例を示す図である。
【図８】１バイト転送の場合の図５の判定回路５３の構成例を示す図である。
【図９】２バイト転送の場合の図５の期待値比較回路５１の構成例を示す図である。
【図１０】２バイト転送の場合の図５の判定回路５２の構成例を示す図である。
【図１１】２バイト転送の場合の図５の判定回路５３の構成例を示す図である。
【符号の説明】
【００５０】
１…メモリセルアレイ、２…センスアンプ回路、３…ロウデコーダ、４…カラムデコーダ、５…アドレスレジスタ、６…Ｉ／Ｏバッファ、７…アドレス一致検出回路、８ａ，８ｂ…レジスタ、９…内部電圧発生回路、１０…状態制御回路（内部コントローラ）、１１…パワーオン検出回路、１２…ステータスレジスタ、１４…データバス、２０…メモリコントローラ、２１…ＥＣＣ回路、３０…テスト回路、３１…期待値レジスタ、３２…比較判定回路、５１…期待値比較回路、５２…第１の判定回路、５２−１…第１の判定ゲート部、５２−２…第２の判定ゲート部、５３…第２の判定回路（１ビット不良許容モード）、５４…セレクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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