(57)【要約】【課題】（１１１）、（００１）もしくは（１１０）のいずれかに配向したペロブスカイト型酸化物薄膜を容易に得る方法を提供する。さらに、このペロブスカイト型酸化物薄膜を下部電極として、その上に強誘電体薄膜等を積層することにより、優れた特性の強誘電体層等を得、これを有する半導体装置を提供しうる。【解決手段】基板の（００１）面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して（１１１）、（００１）もしくは（１１０）のいずれかに配向したペロブスカイト型酸化物薄膜を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の（００１）面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して（１１１）、（００１）もしくは（１１０）のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
【請求項２】
前記基板がSi、GaAs、AlNおよびSiCから選ばれる請求項１に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項３】
前記蛍石型構造のバッファー層が  前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも１層以上を含む請求項１もしくは２に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項４】
前記結晶方位制御バッファー層がTiO2  、SrOもしくはRuO2  である請求項１〜３のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項５】
前記結晶方位制御バッファー層の厚さが０．１〜５００nｍである請求項１〜４のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項６】
前記ペロブスカイト型酸化物がSrRuO3、LaNiO3もしくはLaSrCoO3 である請求項１〜５のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項７】
基板の（００１）面に蛍石型構造のバッファー層、結晶方位制御バッファー層、
およびペロブスカイト型酸化物薄膜を積層してなり、前記ペロブスカイト型酸化物薄膜は（１１１）もしくは（００１）のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体。
【請求項８】
前記基板（００１）がSi、GaAs、AlNおよびSiCから選ばれる請求項７に記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項９】
前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも１層以上を含む請求項７もしくは８に記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項１０】
前記結晶方位制御バッファー層がTiO2  、SrOもしくはRuO2  である請求項７〜９のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項１１】
前記結晶方位制御バッファー層の厚さが０．１〜５００nｍである請求項７〜１０のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項１２】
前記ペロブスカイト型酸化物が SrRuO3、LaNiO3もしくはLaSrCoO3 である請求項７〜１１のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体。
【請求項１３】
基板の（００１）面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を（１１１）もしくは（００１）のいずれかに配向するように制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項１４】
さらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を（１１０）に配向するように制御することを特徴とする請求項１３記載のペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項１５】
基板の（００１）面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を（１１１）もしくは（００１）のいずれかに配向するように、または該結晶方位制御バッファー層を用いないでさらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を（１１０）に配向するように、制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法。
【請求項１６】
請求項１〜６のいずれかに記載の（１１１）、（００１）もしくは（１１０）のいずれかに配向した前記ペロブスカイト型酸化物薄膜上に、さらに第２のペロブスカイト型酸化物薄膜を積層することを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
【請求項１７】
前記第２のペロブスカイト型酸化物薄膜が強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜である請求項１６に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項１８】
前記強誘電体薄膜がBiFeO3である請求項１７に記載のペロブスカイト型酸化物薄膜の成膜方法。
【請求項１９】
基板の（００１）面に、蛍石型構造のバッファー層；結晶方位制御バッファー層；下部電極として（１１１）、（００１）もしくは（１１０）のいずれかに配向しているペロブスカイト型酸化物薄膜；ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜用のペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体。
【請求項２０】
基板の（００１）面上に形成され、（００１）に優先配向した蛍石型構造のバッファー層と、
前記バッファー層上に形成され、（００１）に優先配向した結晶方位制御バッファー層と、
前記結晶方位制御バッファー層上に形成され、（１１１）に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、
前記下部電極上に形成され、（１１１）に優先配向した強誘電体層と、
前記強誘電体層上に形成された上部電極と、
を含むことを特徴とする半導体装置。
【請求項２１】
前記蛍石型構造のバッファー層がYSZ、CeO２のいずれか、またはその積層構造を含む請求項２０に記載の半導体装置。
【請求項２２】
前記結晶方位制御バッファーがTiO２を含む請求項２０もしくは２１に記載の半導体装置。
【請求項２３】
前記下部電極がSrRuO3を含む請求項２０〜２２のいずれかに記載の半導体装置。
【請求項２４】
前記強誘電体層がPb(Zr,Ti)O3またはBiFeO3を含む請求項２１〜２３のいずれかに記載の半導体装置。
【請求項２５】
前記強誘電体層がLa、Ni、Co、Mn、Crの少なくとも１つを含む請求項２０〜２４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はペロブスカイト型酸化物薄膜の成膜方法、および得られるペロブスカイト型酸化物薄膜を含む積層体ならびにその積層体を有する半導体装置に関する。
【背景技術】
【０００２】
不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）には、たとえば、電源を切っても直前の記憶を保持することができ、さらにはランダムアクセスが可能であるという特徴がある。このため、ユビキタス社会の基盤を形成するデバイスとして有望である。ＮＶＲＡＭの一つとして強誘電体メモリ（ＦＲＡＭ（登録商標））が挙げられる。強誘電体メモリは、自発分極性を有する強誘電体膜を容量絶縁膜とした強誘電体キャパシタを備えており、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。
【０００３】
現在実用化されている強誘電体メモリでは、１つのメモリセルに１個のトランジスタおよび１個の強誘電体キャパシタが設けられており、このような構造は１Ｔ１Ｃ型と呼ばれる。このような構造では、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。一方、強誘電体キャパシタに蓄積される電荷の量は、その面積に比例する。したがって、微細化に伴って蓄積可能な電荷量が少なくなり、記憶保持に必要な電荷を蓄積することができなくなる。すなわち、記憶容量の増加には限界がある。
【０００４】
たとえば、１５０ｎｍルールのプロセスで強誘電体メモリを作製する場合、メモリセル面積を０．２７μｍ２としたときに、強誘電体キャパシタの面積が０．１１μｍ２となることが報告されている（'2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027：非特許文献１）。
【０００５】
また、現在のＣＭＯＳプロセスで作製されるセンスアンプの読み取り能力を考慮すると、強誘電体キャパシタの面積が０．１３μｍ２程度の場合、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量（Ｑｓｗ）は２８μＣ／ｃｍ２と見積もられる。
【０００６】
一方、現在実用化されている強誘電体材料は、主に、ＰｂＺｒ１−ｘＴｉｘＯ３およびＳｒＢｉ２Ｔａ２Ｏ９である。ＰｂＺｒ１−ｘＴｉｘＯ３のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大４０μＣ／ｃｍ２程度であり、ＳｒＢｉ２Ｔａ２Ｏ９のスイッチング残留分極量は、強誘電体キャパシタに使用される程度の厚さにおいて最大１５μＣ／ｃｍ２程度である。したがって、強誘電体材料としてＰｂＺｒ１−ｘＴｉｘＯ３を用いれば、記憶保持動作に必要な理論上の最小限のスイッチング残留分極量を確保できる。しかし、実際のデバイス製造においてはメモリセルにばらつきがあり、すべてのメモリセルを安定して動作させるためには、理論上の最小限のスイッチング残留分極量の約３倍のスイッチング残留分極量が必要である。
【０００７】
したがって、すべてのメモリセルを安定して動作させるためには、強誘電体キャパシタ面積が０．１３μｍ２程度のデバイスにおいては、ＰｂＺｒ１−ｘＴｉｘＯ３を用いても十分ではない。さらに、チップ面積から商業性を判断すると、この世代（１５０ｎｍルールから９０ｎｍルール）の１チップ当たりの最大メモリ容量は６４Ｍｂｉｔと考えられる。このため、従来の技術では、より一層の微細化および大容量化が困難である。
【０００８】
特開２００５−１１９３１号公報（特許文献１）には、ＢｉＦｅＯ３からなる強誘電体層を形成する方法が記載されている。たとえば、正方晶系で（００１）配向の強誘電体層（ＢｉＦｅＯ３）を形成するための、その下地（電極）の構造および形成方法が記載されている。また、強誘電体層自体の形成方法も記載されている。しかしながら、このままでは強誘電体メモリに使用することはできない。たとえば、スイッチング残留分極量が十分ではなく、またリーク電流を十分に抑えることができない。具体的には、ＢｉＦｅＯ３の常温におけるリーク電流は１０−２Ａ／ｃｍ２以上であるからである。
【０００９】
特開２０００−４９２８５号公報（特許文献２）には、強誘電体層（ペロブスカイト型酸化物薄膜）を窒素雰囲気中で熱処理すると、強誘電体層のリーク電流が低減されることが記載されている。しかしながら、特許文献２には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載はなく、またその具体的な方法および効果について詳細な説明がない。
【００１０】
また、特開２０００−３２７３１号公報（特許文献３）には、ゾルゲル法により種々の金属酸化物薄膜を形成する方法が記載されている。しかしながら、特許文献３には、金属酸化物薄膜の電気特性を良好にするための具体的な方法が開示されていない。
【００１１】
このように、従来、強誘電体キャパシタのスイッチング残留分極量をさらに増大させるために有効な技術が要請されているが、十分なものは提供されていない。
【００１２】
【特許文献１】特開２００５−１１９３１号公報
【特許文献２】特開２０００−４９２８５号公報
【特許文献３】特開２０００−３２７３１１号公報
【非特許文献１】'2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明の課題は、上記の問題を解決した強誘電体キャパシタ等の下部電極として好適なペロブスカイト型酸化物薄膜を得るための成膜方法、そのペロブスカイト型酸化物薄膜を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために本発明は下記の発明を提供する。
（１）基板の（００１）面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して（１１１）、（００１）もしくは（１１０）のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とするペロブスカイト型酸化物薄膜の成膜方法；
（２）前記基板がSi、GaAs、AlNおよびSiCから選ばれる上記（１）に記載のペロブスカイト型酸化物薄膜の成膜方法；
（３）前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも１層以上を含む上記（１）もしくは（２）に記載のペロブスカイト型酸化物薄膜の成膜方法；
（４）前記結晶方位制御バッファー層がTiO2  、SrOもしくはRuO2  である上記（１）〜（３）のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法；
（５）前記結晶方位制御バッファー層の厚さが０．１〜５００nｍである上記（１）〜（４）のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法；
（６）前記ペロブスカイト型酸化物がSrRuO3、LaNiO3もしくはLaSrCoO3 である上記（１）〜（５）のいずれかに記載のペロブスカイト型酸化物薄膜の成膜方法；
（７）基板の（００１）面に蛍石型構造のバッファー層、結晶方位制御バッファー層、およびペロブスカイト型酸化物薄膜を積層してなり、前記ペロブスカイト型酸化物薄膜は（１１１）もしくは（００１）のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体；
（８）前記基板（００１）がSi、GaAs、AlNおよびSiCから選ばれる上記（７）に記載のペロブスカイト型酸化物薄膜を含む積層体；
（９）前記蛍石型構造のバッファー層が前記基板の酸化防止層、格子整合層および拡散防止層の少なくとも１層以上を含む上記（７）もしくは（８）に記載のペロブスカイト型酸化物薄膜を含む積層体；
（１０）前記結晶方位制御バッファー層がTiO2  、SrOもしくはRuO2  である上記（７）〜（９）のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体；
（１１）前記結晶方位制御バッファー層の厚さが０．１〜５００nｍである上記（７）〜（１０）のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体；
（１２）前記ペロブスカイト型酸化物が SrRuO3、LaNiO3もしくはLaSrCoO3 である上記（７）〜（１１）のいずれかに記載のペロブスカイト型酸化物薄膜を含む積層体；
（１３）基板の（００１）面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を（１１１）もしくは（００１）のいずれかに配向するように制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法；
（１４）さらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を（１１０）に配向するように、制御することを特徴とする上記（１３）記載のペロブスカイト型酸化物薄膜の配向性制御方法；
（１５）基板の（００１）面に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を（１１１）もしくは（００１）のいずれかに配向するように、または該結晶方位制御バッファー層を用いないでさらに該蛍石型構造のバッファー層を最適化することにより、ペロブスカイト型酸化物薄膜の結晶方位を（１１０）に配向するように、制御することを特徴とするペロブスカイト型酸化物薄膜の配向性制御方法；
（１６）上記（１）〜（６）のいずれかに記載の（１１１）、（００１）もしくは（１１０）のいずれかに配向した前記ペロブスカイト型酸化物薄膜上に、さらに第２のペロブスカイト型酸化物薄膜を積層することを特徴とするペロブスカイト型酸化物薄膜の成膜方法。
（１７）前記第２のペロブスカイト型酸化物薄膜が強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜である上記（１６）に記載のペロブスカイト型酸化物薄膜の成膜方法；
（１８）前記強誘電体薄膜がBiFeO3である上記（１７）に記載のペロブスカイト型酸化物薄膜の成膜方法；
（１９）基板の（００１）面に、蛍石型構造のバッファー層；結晶方位制御バッファー層；下部電極として（１１１）、（００１）もしくは（１１０）のいずれかに配向しているペロブスカイト型酸化物薄膜；ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜用のペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体；
（２０）基板の（００１）面上に形成され、（００１）に優先配向した蛍石型構造のバッファー層と、前記バッファー層上に形成され、（００１）に優先配向した結晶方位制御バッファー層と、前記結晶方位制御バッファー層上に形成され、（１１１）に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、前記下部電極上に形成され、（１１１）に優先配向した強誘電体層と、前記強誘電体層上に形成された上部電極と、を含むことを特徴とする半導体装置；
（２１）前記蛍石型構造のバッファー層がYSZ、CeO２のいずれか、またはその積層構造を含む上記（２０）に記載の半導体装置；
（２２）前記結晶方位制御バッファーがTiO２を含む上記（２０）もしくは（２１）に記載の半導体装置；
（２３）前記下部電極がSrRuO3を含む上記（２０）〜（２２）のいずれかに記載の半導体装置；
（２４）前記強誘電体層がPb(Zr,Ti)O3またはBiFeO3を含む上記（２１）〜（２３）のいずれかに記載の半導体装置；ならびに
（２５）前記強誘電体層がLa、Ni、Co、Mn、Crの少なくとも１つを含む上記（２０）〜（２４）のいずれかに記載の半導体装置、
である。
【発明の効果】
【００１５】
本発明によれば、 （１１１）もしくは（００１）のいずれかに配向したペロブスカイト型酸化物薄膜、さらには（１１１）、（００１）もしくは（１１０）のいずれかに配向したペロブスカイト型酸化物薄膜を容易に得ることができる。さらに、これらの所望の面方位に配向したペロブスカイト型酸化物薄膜を下部電極として、その上に強誘電体薄膜等を積層することにより、優れた特性の強誘電体層等を得ることができ、これを有する半導体装置を提供しうる。たとえば、本発明によれば、強誘電体層のリーク電流の低減、分極電荷量の増大が実現でき、ＦＲＡＭ（登録商標）の微細化、低電圧動作ＦＲＡＭ（登録商標）、リテンション、ファティーグ、インプリント等の劣化が小さい高信頼性ＦＲＡＭ（登録商標）を可能にしうる。
【発明を実施するための最良の形態】
【００１６】
本発明のペロブスカイト型酸化物薄膜の成膜方法においては、基板の（００１）面に蛍石型構造のバッファー層、ついで結晶方位制御バッファー層を形成した後に、ペロブスカイト型酸化物薄膜を該結晶方位制御バッファー層上に積層して（１１１）、（００１）もしくは（１１０）のいずれかに配向したペロブスカイト型酸化物薄膜を得ることを特徴とする。
【００１７】
上記の基板はいわゆるダイヤモンド型結晶構造もしくはそれに類似する結晶構造、たとえばウルツ鉱型構造、を有するものが好適であり、通常Si、GaAs、AlNおよびSiCから選ばれ、特にSiが好適である。
【００１８】
上記のバッファー層は、基板の酸化防止層、格子整合層および拡散防止層の少なくとも１層以上を含むように構成され、蛍石型構造を有するものから選ばれる。基板（００１）がSiの場合には酸化防止層として部分安定化ジルコニア（PSZ）、たとえばイットリアで部分安定化したYSZ、またはハフニア（HfO2）が好適に用いられる。格子整合層は基板と積層する層の格子ミスマッチを減少、解消させ、拡散防止層は上方の層中の成分の拡散を防止する目的を有し、CeO2（セリア）、HfO2、ThO2（トリア）、UO2（ウラニア）等が挙げられるが、CeO2  が好適である。酸化防止層、格子整合層および拡散防止層は一層で２つ以上の機能を有する場合が多いので、たとえば上記のCeO2  またはYSZ一層とすることもできる。上記のバッファー層は、好適にはCeO2/YSZもしくはYSZが使用される。また、これらのバッファー層は絶縁膜としての機能も有する。バッファー層の膜厚は、その種類、構成によっても異なるが、通常  １〜５００ｎｍの範囲から選ばれる。
【００１９】
結晶方位制御バッファー層はその上に形成するペロブスカイト型酸化物薄膜の面方位配向性を制御する機能を果たし、さらには結晶性も向上させ得るが、TiO2  、SrOもしくはRuO2  が好適である。
【００２０】
結晶方位制御バッファー層の膜厚は、その種類により異なるが、その上に形成するペロブスカイト型酸化物薄膜が所望の配向を得るように、０．１〜５００ｎｍ、好ましくは０．３〜２００ｎｍ程度から選ばれる。
【００２１】
結晶方位制御バッファー層上に積層されるペロブスカイト型酸化物は、絶縁性の酸化物から導電性の酸化物まで様々なものを適用できるが、たとえば強誘電性薄膜/下部電極の組合せで用いるときには、強誘電体の分極を有効に利用するために特定の配向性を有する必要があるため、下部電極としてペロブスカイト型導電性酸化物薄膜を用いることが望ましい。この場合、配向性制御の容易さから、好適にはSrRuO3（SRO）、LaNiO3（LNO）もしくはLaSrCoO3 （LSCO）が選ばれる。これらのペロブスカイト型酸化物はこれらを主成分とするものであればよく、他の元素を従たる成分として添加されていてもよい。膜厚は、１０〜５００ｎｍ程度から選ばれる。
【００２２】
本発明方法において、上記の蛍石型構造のバッファー層、結晶方位制御バッファー層およびペロブスカイト型酸化物薄膜の積層は、気相法であれば特に制限されず、たとえばPLD,スパッタ等のPVD法、またはMOCVD法等のCVD法、の常法によることができる。
【００２３】
積層されるペロブスカイト型酸化物は（１１１）もしくは（００１）、または（１１１）、（００１）もしくは（１１０）、のいずれかに配向してなる。
【００２４】
すなわち、本発明のペロブスカイト型酸化物薄膜の配向性制御方法によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板（００１）上に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、該蛍石型構造のバッファー層とペロブスカイト型酸化物薄膜の間に結晶方位制御バッファー層を形成させてペロブスカイト型酸化物薄膜の結晶方位を（１１１）もしくは（００１）のいずれかに配向するように制御しうる。
【００２５】
たとえば、後述するようにペロブスカイト型酸化物薄膜（SRO）/結晶方位制御バッファー層（TiO2）/蛍石型構造のバッファー層（CeO2/YSZ）/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を２ｎｍ以上とすることによりペロブスカイト型酸化物薄膜（SRO）の配向を（１１１）としうる。また、ペロブスカイト型酸化物薄膜（SRO）/結晶方位制御バッファー層（SrO）/蛍石型構造のバッファー層（セリア/YSZ）/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を２ｎｍ以上もしくは０．５ｎｍとすることによりペロブスカイト型酸化物薄膜（SRO）の配向を（００１）としうる。さらに、ペロブスカイト型酸化物薄膜（SRO）/結晶方位制御バッファー層（TiO2）/蛍石型構造のバッファー層（YSZ）/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を３ｎｍ以上とすることによりペロブスカイト型酸化物薄膜（SRO）の配向を（１１１）としうる。また、ペロブスカイト型酸化物薄膜（SRO）/結晶方位制御バッファー層（SrO）/蛍石型構造のバッファー層（YSZ）/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を０．５ｎｍ以上とすることによりペロブスカイト型酸化物薄膜（SRO）の配向を（００１）としうる。
【００２６】
一方、本発明のペロブスカイト型酸化物薄膜の配向性制御方法によれば、さらに該蛍石型構造のバッファー層の最適な選択（最適化）をすることにより、ペロブスカイト型酸化物薄膜の結晶方位を（１１０）に配向するように制御しうる。
【００２７】
たとえば、ペロブスカイト型酸化物薄膜（SRO）/結晶方位制御バッファー層（TiO2）/蛍石型構造のバッファー層（YSZ）/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を約１ｎｍ以上とすることによりペロブスカイト型酸化物薄膜（SRO）の配向を（１１０）としうる。
【００２８】
さらには、本発明のペロブスカイト型酸化物薄膜によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板（００１）上に蛍石型構造のバッファー層、ついでペロブスカイト型酸化物薄膜を積層する際に、結晶方位制御バッファー層を用いないで、該蛍石型構造のバッファー層の最適な選択をすることにより、ペロブスカイト型酸化物薄膜の結晶方位を（１１０）に配向するように制御しうる。
【００２９】
たとえば、ペロブスカイト型酸化物薄膜（SRO）/蛍石型構造のバッファー層（YSZ）/Si(001)の層構成の場合には、蛍石型構造バッファー層としてCeO2/ YSZをYSZに変更することによりペロブスカイト型酸化物薄膜（SRO）の配向を（００１）と（１１０）の混合配向から、完全な（１１０）としうる。
【００３０】
蛍石型構造バッファー層としてYSZを用いて（１１０）配向を得る場合でも、ペロブスカイト型酸化物薄膜と蛍石型構造バッファー層の間に結晶方位制御バッファー層を導入させる方法のほうが得られるペロブスカイト型酸化物薄膜の結晶性が大幅に向上するので好適である。
【００３１】
本発明方法によれば、上記のように、基板の（００１）面に蛍石型構造のバッファー層、結晶方位制御バッファー層、およびペロブスカイト型酸化物薄膜を積層してなり、該ペロブスカイト型酸化物薄膜は（１１１）、（００１）もしくは（１１０）のいずれかに配向している、ペロブスカイト型酸化物薄膜を含む積層体を得ることができる。
【００３２】
本発明の成膜方法もしくは配向性制御方法により得られた、（１１１）、（００１）もしくは（１１０）のいずれかに配向したペロブスカイト型酸化物薄膜上に、さらに第２のペロブスカイト型酸化物薄膜を積層することができる。積層する第２のペロブスカイト型酸化物薄膜としては、強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜等が挙げられる。強誘電体薄膜としてはBiFeO3、PbTiO3、Pb(Zr,Ti)O3、BiFeO3、SrBi２Ta２O９（SBT）、（Bi,La）4Ti3O3 (BLT),  Bi4Ti3O12(BIT)等、圧電体薄膜としては、PbTiO3、Pb(Zr,Ti)O3等、そして電気光学薄膜としては、（Pb,La）(Zr,Ti) O3（PLZT）、Pb(Zr,Ti)O3、LiTiO3、LiNbO3等、が挙げられる。また、（Ba,Sr）TiO3等のチューナブルキャパシタもペロブスカイト型酸化物薄膜として積層しうる。上記の例示されたペロブスカイト型酸化物はこれらを主成分とするものであればよく、他の元素を従たる成分として添加されていてもよい。たとえば、強誘電体BiFeO3は、特性を向上させるために少量のMn、La、Ni、Co、Cr等を添加されていてもよい。
【００３３】
これらのペロブスカイト型酸化物薄膜の形成は、気相法であってもゾルゲル法のような液相法であってもよい。その膜厚はその種類、目的等により異なるが、通常５〜５００ｎｍ程度である。
【００３４】
たとえば、ゾルゲル法による場合、強誘電体薄膜として最も好適なBiFeO3（BFO）薄膜はゾルゲル法により形成した塗布膜を、不活性ガス雰囲気中で焼成することにより得られる。
【００３５】
たとえば、下部電極であるペロブスカイト型酸化物薄膜上にゾルゲル液を塗布して誘電体層を形成する。この場合、スピンコートにより形成し、昇温する工程を繰り返すことで、必要とする厚さの層を積層により形成することが好ましい。ついで、得られた誘電体層を、不活性ガス中で４５０〜６５０℃程度の温度で５〜３０分間程度焼成し、強誘電体層を形成することができる。さらに、常法により上部電極を形成して強誘電体キャパシタを形成することができる。
【００３６】
本発明の半導体装置は、たとえば基板の（００１）面上に形成され、（００１）に優先配向した蛍石型構造のバッファー層と、前記バッファー層上に形成され、（００１）に優先配向した結晶方位制御バッファー層と、前記結晶方位制御バッファー層上に形成され、（１１１）に優先配向したペロブスカイト型酸化物薄膜を含む下部電極と、前記下部電極上に形成され、（１１１）に優先配向した強誘電体層と、前記強誘電体層上に形成された上部電極と、を含む。ここで、前記蛍石型構造のバッファー層としてはYSZ、CeO２のいずれか、またはその積層構造を含むのが好適である。
【００３７】
前記強誘電体層としては、La、Ni、Co、Mn、Crの少なくとも１つを含むBFOが好適である。
【００３８】
以下、本発明のペロブスカイト型酸化物薄膜を下部電極として用いる実施形態について、添付の図面を参照して具体的に説明する。
（第１の実施形態）
図１は第１の実施形態に係る強誘電体キャパシタを示す断面図である。
【００３９】
シリコン基板等の上又は上方に形成された絶縁膜（YSZ）１上に、強誘電体キャパシタ５が形成されている。強誘電体キャパシタ５には、絶縁膜１上に形成された下部電極２、その上に形成された容量絶縁膜３、及びその上に形成された上部電極４が設けられている。
【００４０】
下部電極２としては、本発明の成膜方法によりペロブスカイト型酸化物薄膜（SRO）が形成されている。上部電極４としては、例えば、Ｐｔ膜、Ｉｒ膜若しくはＲｕ膜等の貴金属膜、又はＩｒＯ2膜、ＳｒＲｕＯ3膜、ＹＢＣＯ膜又はＬＳＣＯ膜等の導電性酸化物膜が形成されている。
【００４１】
また、容量絶縁膜３としては、BFO膜が形成されている。
【００４２】
次に、強誘電体キャパシタ５を製造する方法について説明する。図２は、強誘電体キャパシタ５を製造する方法を示すフローチャートであり、図３は、図２中のステップＳ２の詳細を示すフローチャートである。
【００４３】
先ず、ステップＳ１において、シリコン基板等の上又は上方に形成された絶縁膜１上に、下部電極２の元となる膜である下部電極膜を本発明方法により形成する。
【００４４】
次に、ステップＳ２において、下部電極膜上に、容量絶縁膜３の元となる強誘電体膜を形成する。ここでは、強誘電体膜として、BFO膜をゾル・ゲル法により形成する。
【００４５】
また、BFO膜の形成に当たっては、図３に示すように、先ず、ステップＳ２１において、ゾル・ゲル液を、例えばスピンコート法により、下部電極膜上に塗布することにより、適当な厚さの塗布膜を形成する。ここでは、例えば、スピナーの回転速度を２０００ｒｐｍ〜３５００ｒｐｍとし、塗布時間を１０秒間〜６０秒間とする。また、塗布膜の厚さは例えば２０ｎｍ〜５０ｎｍ程度から選ばれる。
【００４６】
次に、ステップＳ２２において、塗布膜を仮焼成することにより、その上に他の膜を積層できる状態とする。この仮焼成では、先ず、１５０℃〜２５０℃で１分間〜１０分間の加熱を行うことにより乾燥させ、続いて、３００℃〜４００℃で５分間〜２０分間の加熱を行う。なお、これらの一連の仮焼成は、例えば大気中で行う。
【００４７】
そして、仮焼成後の強誘電体膜の厚さが所望の厚さに達していなければ、ステップＳ２１に戻り、仮焼成後の強誘電体膜上に、再度塗布膜を形成し、ステップＳ２２の仮焼成を行う。このような処理を、所望の厚さ（例えば２００ｎｍ〜３００ｎｍ）の強誘電体膜が得られるまで繰り返す。繰り返し回数の目安は、２回〜３０回程度である。
【００４８】
所望の厚さの強誘電体膜が得られた後には、ステップＳ３において、強誘電体膜に対し、不活性ガス中で４５０℃〜６００℃の本焼成を行う。本焼成の時間は、例えば５分間〜３０分間とする。
【００４９】
次いで、ステップＳ４において、強誘電体膜上に、上部電極４の元となる膜である上部電極膜を形成する。
【００５０】
続いて、ステップＳ５において、上部電極膜、強誘電体膜及び下部電極膜をパターニングする。この結果、上部電極４、容量絶縁膜３及び下部電極２が形成され、これに伴って、強誘電体キャパシタ５が完成する。なお、これらの膜は、一括してパターニングしてもよく、また、個々にパターニングしてもよい。
【００５１】
ステップＳ３の焼成は、不活性ガス雰囲気中で行うことが好ましい。なお、強誘電体膜と反応しないガス（例えば希ガス、窒素ガス）を用いてもよい。
【００５２】
また、ステップＳ３の焼成を６００℃以下で行っているのは、強誘電体キャパシタに接続されるセル選択用トランジスタ及びロジック回路に使われるトランジスタのゲートコンタクトを構成するシリサイドの劣化を防止するためである。即ち、シリサイドとして、Ｗシリサイド、Ｔｉシリサイド、Ｃｏシリサイド又はＮｉシリサイド等が用いられ、これらの耐熱温度（６００℃程度）以下で処理するためである。また、トランジスタのゲートが多結晶シリコン以外の材料からなる場合、例えばメタルゲートの場合に、その耐熱温度以下で処理する必要があるためでもある。
（第２の実施形態）
次に、本発明の第２の実施形態に係るスタック型の強誘電体メモリ（半導体装置）の製造方法について説明する。図４乃至図１０は、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【００５３】
先ず、図４に示すように、シリコン基板等の半導体基板１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域１２を形成する。次いで、素子分離領域１２により区画された素子活性領域において、半導体基板１１の表面にウェル１３を形成する。続いて、ゲート絶縁膜１７、ゲート電極１８、低濃度不純物拡散層１６、サイドウォール２０、高濃度不純物拡散層１５及びシリサイド層１９をウェル１３の表面に形成することにより、ＭＯＳトランジスタ１４を形成する。１組の低濃度不純物拡散層１６及び高濃度不純物拡散層１５から１個のソース・ドレイン領域が構成される。なお、各ＭＯＳトランジスタ１４には、２個のソース・ドレイン領域を形成するが、その一方は、２個のＭＯＳトランジスタ１４間で共有させる。
【００５４】
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ１４を覆うようにして形成し、更に全面にシリコン酸化膜２２を、例えば有機ＣＶＤ法により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１７等の水素劣化を防止するために形成されている。
【００５５】
その後、図５に示すように、各ソース・ドレイン領域まで到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜２３として、５０ｎｍのＴｉＮ膜及び３０ｎｍのＴｉ膜からなる積層膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ２４を形成する。平坦化終了後、ＮＨ3ガスを用いたプラズマにて、シリコン酸化膜２２（層間絶縁膜）の表面を若干窒化する。
【００５６】
次いで、図６に示すように、全面に本発明方法により成膜されたSRO薄膜を含む下部電極膜２５、強誘電体膜２６及び上部電極膜２７を順次形成する（ステップＳ１〜Ｓ４）。強誘電体膜２６としては、第１の実施形態と同様に、BFO膜を形成する。
【００５７】
続いて、パターニング及びエッチング技術を用いて、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を加工することにより、上部電極膜２７を上部電極とし、下部電極膜２５を下部電極とし、強誘電体膜２６を容量絶縁膜とするスタック型の強誘電体キャパシタを形成する（ステップＳ５）。なお、この加工では、例えばプラズマＴＥＯＳ（tetraethyl orthosilicate）膜及びＴｉＮ膜の積層膜（図示せず）をハードマスクとして使用し、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を一括してエッチングする。
【００５８】
次に、強誘電体キャパシタを覆うアルミナ保護膜２８を全面に形成する。アルミナ保護膜２８は、例えばＣＶＤ法により形成し、その厚さは、例えば５乃至２０ｎｍ、本実施形態では１０ｎｍとする。アルミナ保護膜２８のステップカバレッジは良好である。続いて、５５０℃でＯ2雰囲気の炉内アニールを６０分間行うことにより、強誘電体膜２６に生じたエッチングダメージを回復させる。
【００５９】
次いで、図７に示すように、全面に層間絶縁膜２９を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜２９としては、例えばシリコン酸化膜を成膜する。ＣＭＰ後の残し膜厚は、例えば上部電極２７上で４００ｎｍとする。
【００６０】
続いて、図８に示すように、パターニング及びエッチング技術を用いて、層間絶縁膜２９及びアルミナ保護膜２８に、２個のＭＯＳトランジスタ１４により共有されたソース・ドレイン領域に接続されたＷプラグ２４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３０として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３１を形成する。その後、例えば３５０℃でＮ2プラズマに層間絶縁膜２９及びＷプラグ３１の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。
【００６１】
次いで、全面にＷ酸化防止膜（図示せず）を形成する。Ｗ酸化防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば１００ｎｍ程度とする。そして、パターニング及びエッチング技術を用いて、図９に示すように、Ｗ酸化防止膜及び層間絶縁膜２９に、上部電極膜２７まで到達するコンタクトホールと、下部電極膜２５まで到達するコンタクトホール（図示せず）とを形成する。続いて、層間絶縁膜２９の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５５０℃でＯ2雰囲気の炉内アニールとしてもよく、その時間は例えば６０分間である。このアニールの後、Ｗ酸化防止膜をエッチバックにより除去する。
【００６２】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが７０ｎｍのＴｉＮ膜と５ｎｍのＴｉ膜との積層膜を形成し、配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を形成し、上層のグルー膜としては、例えば厚さが３０ｎｍのＴｉＮ膜と６０ｎｍのＴｉ膜との積層膜を形成する。
【００６３】
次いで、上層のグルー膜上に反射防止膜（図示せず）を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を形成し、その厚さは例えば３０ｎｍ程度とする。このようなエッチングにより、図９に示すように、Ｗプラグ３１及び／又は上部電極膜２７に電気的に接続されるグルー膜３２、配線３３及びグルー膜３４が形成される。
【００６４】
その後、図１０に示すように、全面に層間絶縁膜３５を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜３５としては、例えばシリコン酸化膜を成膜する。続いて、パターニング及びエッチング技術を用いて、層間絶縁膜３５に、グルー膜３４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３６として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３７を形成する。
【００６５】
その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜２７に接続された配線３３がプレート線に接続されるようにし、２個のＭＯＳトランジスタ１４により共有されたソース・ドレイン領域に接続された配線３３がビット線に接続されるようにする。ゲート電極１８については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１８がワード線に接続されるようにしてもよい。
【００６６】
このようにして製造された強誘電体メモリでは、第１の実施形態に係る強誘電体キャパシタと同様の強誘電体キャパシタを備えている。従って、第１の実施形態と同様の効果が得られる。例えば、更なる微細化に対応することが可能となり、６５ｎｍルールのプロセスに適用した場合には、最大メモリ容量を２５６Ｍｂｉｔ程度とすることも可能である。
【００６７】
なお、本発明はスタック型の強誘電体キャパシタ以外にも適用可能であり、種々の３次元構造を有するメモリに適用することもできる。この場合には、より一層メモリ容量を大きくすることができる。また、本発明を不揮発性メモリ以外の半導体装置に適用してもよい。
【００６８】
以上のように、本発明で得られるペロブスカイト型酸化物薄膜を下部電極として用いて、微細化された強誘電体キャパシタを搭載した半導体装置を提供しうる。
【００６９】
このように、本発明によれば、ダイヤモンド型もしくはそれに類似する結晶構造を有する基板（００１）上に、蛍石型構造のバッファー層；結晶方位制御バッファー層；下部電極として（１１１）、（００１）もしくは（１１０）のいずれかに配向しているペロブスカイト型酸化物薄膜；ついで強誘電体薄膜、圧電体薄膜、チューナブル特性を持つ誘電体薄膜もしくは電気光学薄膜としてペロブスカイト型酸化物薄膜を積層してなるペロブスカイト型酸化物薄膜を含む積層体が得られる。このペロブスカイト型酸化物薄膜を含む積層体は優れた特性を有する半導体装置を提供しうる。
【実施例】
【００７０】
以下、実施例により本発明を詳細に説明する。
実施例１
（１）Si（００１）基板上に蛍石構造のCeO2/YSZバッファー層上にペロブスカイト型酸化物薄膜SROをPLD法を用いて積層した。用いた成膜条件を次に示す。
（ａ）レーザー  KrF エキシマ（２４８ｎｍ）
（ｂ）ターゲット  YSZ（８モル％イットリア）、CeO2、SrCO３、TiO2、LSCO、SrTiO３（STO）、SRO
（ｃ）基板          Si（００１）
（ｄ）周波数（Hz）  SrCO３、TiO2：１Hｚ
YSZ、CeO2、LSCO、STO、SRO：５Hz
（ｅ）膜厚（ｎｍ）  YSZ：15、CeO2:50、SrCO３: １-6、TiO2：1-6、LSCO：50、
STO：90、SRO：80-240
（ｆ）基板温度（℃）YSZ、CeO2:750、STO、SrCO３、TiO2:700、LSCO：400-600、
SRO：400-800
（ｇ）酸素分圧（ｍtorr）YSZ、CeO2、LSCO、STO、SrCO３、TiO2:0.55、SRO：0.55-300
SROの(001)配向性（XRD測定からI(002)/(I(002)+I(110))×100%式を用いて計算）に及ぼす成膜温度、成膜酸素圧、およびSRO薄膜の膜厚の関係を検討した。
【００７１】
いずれの条件を変化させても、SRO薄膜は(001)と(110)の混合配向を示し、(001)配向の最大値は80％程度であった。CeO2/YSZバッファー層の上に直接SRO薄膜を形成しても(001)単独配向は得られないことがわかった。
【００７２】
（２）次に、SROの配向性を制御する目的で、Si基板上に形成したCeO2/YSZバッファー層とSRO薄膜の間に、結晶方位制御バッファー層として種々の厚さのTiO2を導入した。このときは、SROの配向性は(001)と(111)の2つの配向性を示し、I(002)/(I(002)+I(111))×100%式を用いたSRO(001)の割合（図１１）は、TiO2層の導入によって単調に減少を続け、１ｎｍより厚いときは、(111) 配向がほぼ１００％の割合を示す。図１２にはTiO2層の厚さが２ｎｍ程度以上のときのＳＲＯ薄膜の配向モデルを示す。
【００７３】
（３）さらに、CeO2/YSZバッファー層とSRO薄膜の間に、結晶方位制御バッファー層として種々の厚さのSrOバッファー層を導入した。このときは、X線回折図形からSROの配向性は(001)と(110)の2つの配向性を示し、SrOバッファー層の厚さで、0.5nm付近および、3nm以上で、ほぼ完全な(001)配向を示すことが分った。I(002)/(I(002)+I(110))×100%式を用いて、SrO層の厚さに対するSRO(001)の割合を図１３に示す。図中にはSrTiO3を成膜したときの(001)の割合を示している。SrOバッファー層の上に、STOを成膜したときには、SrOの膜厚が増すにつれて、(001)配向の割合が単調に増加し、最終的に100%に到達するのに対し、SROを成膜すると、SrOバッファー層の厚さが0.5nmの時に(001)配向の割合がほぼ100%になった後、一旦、低下し、SrOの膜厚が3nm程度以上になると再び、100%を示す。図１４に、この例における配向モデルを示す。SrOの厚さに応じてSROの配向性が変化する理由は、STOの場合には観察されないことから、SROおよびSTOとSrOの格子ミスマッチの差に起因するものと考えられる。
実施例２
CeO2/YSZバッファー層に代えてYSZバッファー層とする以外は実施例１と同様にして、ペロブスカイト型酸化物薄膜SRO薄膜を形成させた。その結果、結晶方位制御バッファー層としてTiO2を導入すると、膜厚を３ｎｍ以上とすることによりペロブスカイト型酸化物薄膜（SRO）の配向（１１１）が得られた。また、結晶方位制御バッファー層としてSrOを導入すると、膜厚を０．５ｎｍ以上とすることによりペロブスカイト型酸化物薄膜（SRO）の配向（００１）が得られた。図１５に、得られた積層体のＸ線回折図形を、図１６にＳＲＯの（００１）割合とＳｒＯ膜厚の関係を示す。
実施例３
実施例２において、ペロブスカイト型酸化物薄膜（SRO）/結晶方位制御バッファー層（TiO2）/蛍石型構造のバッファー層（YSZ）/Si(001)の層構成の場合には、結晶方位制御バッファー層の膜厚を約１ｎｍとすることにより、結晶性が高くX線回折強度が強いペロブスカイト型酸化物薄膜（SRO）の配向（１１０）が得られた。
実施例４
実施例３において、結晶方位制御バッファー層（TiO2）を用いない場合でも、ペロブスカイト型酸化物薄膜（SRO）の配向（１１０）が得られた。
【００７４】
実施例３および４で得られた（１１０）ペロブスカイト型酸化物薄膜を比較したところ、結晶性とX線回折強度は、結晶方位制御バッファー層を用いた実施例３のペロブスカイト型酸化物薄膜のほうが結晶性良好であった。
実施例５
実施例１で得られた、（111）配向SRO/結晶方位制御バッファー層（TiO2）/蛍石型構造のバッファー層（CeO2/YSZ）/Si(001)の積層体の（111）配向SRO（下部電極）上に、（111）に分極軸を有する強誘電体であるBFO（111）を積層した。
【００７５】
すなわち、下部電極であるペロブスカイト型酸化物薄膜上にゾルゲル液をスピンコートにより塗布し（3000rpm、30秒）、厚さ３０ｎｍ（？）の層を積層により形成した。ついで、得られた誘電体層を２４０℃で３分間、乾燥し、３５０℃で１０分間、プレアニールした後、不活性ガス中で約５５０℃の温度で１５分間焼成し、強誘電体層を形成した。さらに、上部電極SRO（厚さ２００ｎｍ）をPLD 法で形成して強誘電体キャパシタを形成した。得られた強誘電体キャパシタのスイッチング残留分極量は約１２０μＣ／ｃｍ２であった。
【産業上の利用可能性】
【００７６】
本発明によれば、強誘電体層のリーク電流の低減、分極電荷量の増大が実現でき、ＦＲＡＭ（登録商標）の微細化、低電圧動作ＦＲＡＭ（登録商標）、リテンション、ファティーク、インプリント等の劣化が小さい高信頼性ＦＲＡＭ（登録商標）を可能にしうる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施形態に係る強誘電体キャパシタを示す断面図である。
【図２】強誘電体キャパシタ５を製造する方法を示すフローチャートである。
【図３】図２中のステップＳ２の詳細を示すフローチャートである。
【図４】本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図５】図４に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図６】図５に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図７】図６に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図８】図７に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図９】図８に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１０】図９に引き続き、強誘電体メモリの製造方法を示す断面図である。
【図１１】実施例１（２）で得られた積層体における、成膜温度、成膜酸素圧、およびSRO薄膜の膜厚の関係を示す。
【図１２】実施例１（２）で得られた積層体の配向モデルを示す。
【図１３】実施例１（３）で得られた積層体におけるSrO層の厚さとSRO(001)の割合の関係を示す。
【図１４】実施例１（３）で得られた積層体の配向モデルを示す。
【図１５】実施例２後段で得られた積層体におけるSRO薄膜の配向性を示すX線回折図形。
【図１６】実施例２後段で得られた積層体におけるSrO層の厚さとSRO(001)の割合の関係を示す。
【符号の説明】
【００７８】
１    絶縁膜
２    下部電極
３    容量絶縁膜
４    上部電極
５    強誘電体キャパシタ
２５    下部電極膜
２６    強誘電体膜
２７    上部電極膜
【図１】
2009070926.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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