(57)【要約】【課題】配線基板上に半導体チップとチップ部品とを搭載している半導体装置において、より多くのチップ部品を高密度に実装し、装置のさらなる小型化を実現する。【解決手段】本発明の半導体装置１０は、配線基板３上に、トランジスタやＩＣ（集積回路）などを含んで構成される能動素子としての半導体チップ１、および、抵抗、コンデンサ、インダクタ等の受動素子２２を含んで構成されているチップ部品２を備え、各半導体チップおよび各チップ部品が、配線基板３上の配線１２ａと電気的に接続された構造を有している。この半導体装置１０においては、配線基板３と半導体チップ１との間に、チップ部品２が配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線基板上に、半導体チップおよびチップ部品を備え、各半導体チップおよび各チップ部品が、上記配線基板上の配線と電気的に接続されている半導体装置であって、
上記配線基板と上記半導体チップとの間に、上記チップ部品が配置されていることを特徴とする半導体装置。
【請求項２】
上記半導体チップと上記配線基板との間の上記チップ部品が配置されている領域は、絶縁樹脂によって封止されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記チップ部品は、上記配線と半田を介して接続されているとともに、
上記配線基板上には、各チップ部品間におけるリークを防止するためのソルダーレジスト層が形成されており、
上記ソルダーレジスト層と上記チップ部品とは、互いに積層されないように配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記半導体チップと上記チップ部品との間には、ポリイミド層がさらに形成されていることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
上記半導体チップは、上記基板との対向面に設けられた突起部を介して接続されており、上記突起部は、上記半導体チップの上記基板との対向面の外周部に配置されていることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、混成集積回路装置（ハイブリッドＩＣ）等の半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話等の携帯情報機器の小型化、軽量化の進展にはめざましいものがある。それに伴い、これらの機器に搭載される半導体装置をはじめ、あらゆる部品の小型化、軽量化が求められている。そのような中、半導体装置においては、半導体チップの実装構造の小型化、回路基板への高密度実装が求められている。
【０００３】
そこで、このような要求に応えるべく、近年、半導体装置に搭載される抵抗、コンデンサ、インダクタ等の受動素子（受動部品）を配線基板の内部の電気絶縁層内に埋め込み、各部品をインナービア接続した多層配線基板が提案されている（例えば、特許文献１参照）。このような構成により、ＬＳＩ間や、実装部品間の電気配線を、最短距離で接続できるため、回路基板の高密度実装化が可能となる。
【０００４】
また、回路基板の高密度実装化を実現するための他の手法として、チップ部品（ディスクリート部品）とＬＳＩ（半導体チップ）とを基板表面に搭載した混成集積回路装置（ハイブリッドＩＣ）が提案されている。混成集積回路装置の構成の一例を、図８に示す。図８に示す半導体装置（集積回路装置）１００には、トランジスタやＩＣ（集積回路）を形成した半導体チップ１０１が１個または複数個搭載されているとともに、抵抗、コンデンサ、インダクタ等の受動素子（受動部品）を形成する複数個のチップ部品１０２が搭載されている。そして、図８に示されるように、配線基板１０３上に、半導体チップ１０１と、チップ部品１０２とが並んで配置されている。
【特許文献１】特開２００３−１９７８４９号公報（２００３年７月１１日公開）
【特許文献２】特開２００５−３０２９２８号公報（２００５年１０月２７日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記のような混成集積回路装置において、基板のさらなる縮小化や部品点数の増加が要求されている昨今では、基板表面にだけ受動部品を搭載するだけでは必要な部品を全て搭載することが困難な場合がある。
【０００６】
そこで、特許文献２には、混成集積回路装置においては、チップ部品と他のチップ部品とを積層することによってチップ部品の搭載面積を縮小化する技術が開示されている。
【０００７】
確かに、特許文献２の構成では、チップ部品同士を積層させる構造を提案することで、チップ部品の搭載面積をある程度縮小化することは可能であるが、さらなる装置の縮小化には不充分である。つまり、特許文献２の構成では、基板上に半導体チップのみを配置するための領域を依然として確保する必要がある。
【０００８】
本発明は、上記の問題点に鑑みてなされたものであり、配線基板上に半導体チップとチップ部品とを搭載している半導体装置において、より多くのチップ部品を高密度に実装し、装置のさらなる小型化を実現することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置は、上記の課題を解決するために、配線基板上に、半導体チップおよびチップ部品を備え、各半導体チップおよび各チップ部品が、上記配線基板上の配線と電気的に接続されている半導体装置であって、上記配線基板と上記半導体チップとの間に、上記チップ部品が配置されていることを特徴としている。
【００１０】
本発明の半導体装置は、配線基板上に、トランジスタやＩＣ（集積回路）などを含んで構成される能動素子としての半導体チップ、および、抵抗、コンデンサ、インダクタ等の受動素子を含んで構成されているチップ部品を備えている。そして、配線基板と半導体チップとの間に、上記チップ部品が配置されている。
【００１１】
上記の構成によれば、配線基板と半導体チップとの間にチップ部品を配置させることによって、半導体装置の中でより大きな面積を占めている半導体チップの下部にチップ部品を積層させることができる。このように、半導体チップの下部をチップ部品の配置場所として利用することで、配線基板からチップ部品のみを配置するための領域をなくしたり、小さくしたりすることができる。したがって、本発明によれば、半導体装置のさらなる小型化および高密度実装化を実現することができる。
【００１２】
本発明の半導体装置において、上記半導体チップと上記配線基板との間の上記チップ部品が配置されている領域は、絶縁樹脂によって封止されていることが好ましい。
【００１３】
上記の構成によれば、絶縁樹脂によって隙間が充填されているため、実使用環境において、各配線同士、各電極同士、あるいは配線と電極との間で発生するマイグレーションによる絶縁劣化を防止することができる。
【００１４】
本発明の半導体装置において、上記チップ部品は、上記配線と半田を介して接続されているとともに、上記配線基板上には、各チップ部品間におけるリークを防止するためのソルダーレジスト層が形成されており、上記ソルダーレジスト層と上記チップ部品とは、互いに積層されないように配置されていることが好ましい。
【００１５】
上記の構成によれば、チップ部品が配置された領域の高さを抑えることができるため、半導体チップとチップ部品とを積層した構造を有する半導体装置の厚さが大きくなることを抑えることができる。
【００１６】
本発明の半導体装置において、上記半導体チップと上記チップ部品との間には、ポリイミド層がさらに形成されていることが好ましい。
【００１７】
上記の構成によれば、半導体チップとチップ部品との間でのリークをより確実に防止することができる。
【００１８】
本発明の半導体装置において、上記半導体チップは、上記基板との対向面に設けられた突起部を介して接続されており、上記突起部は、上記半導体チップの上記基板との対向面の外周部に配置されていることが好ましい。
【００１９】
上記の構成によれば、突起部が、半導体チップにおける基板との対向面の外周部に配置されていることで、対向面の中央部分には、基板と半導体チップとの間に十分な空間が形成される。これにより、チップ部品と接続する各配線を配置するための領域を確保することができる。
【発明の効果】
【００２０】
本発明にかかる半導体装置は、以上のように、配線基板上に、半導体チップおよびチップ部品を備え、各半導体チップおよび各チップ部品が、上記配線基板上の配線と電気的に接続されている半導体装置であって、上記配線基板と上記半導体チップとの間に、上記チップ部品が配置されている構成である。
【００２１】
したがって、本発明によれば、半導体装置のさらなる小型化および高密度実装化を実現することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の一実施形態について図１〜図６に基づいて説明すると以下の通りである。なお、本発明はこれに限定されるものではない。本実施の形態では、ＬＳＩ（半導体チップ）とチップ部品とを基板表面に搭載する混成集積回路装置（ハイブリッドＩＣ）について説明する。
【００２３】
図１には、本実施の形態にかかる半導体装置の一部分の断面構成を示す。半導体装置１０は、図１に示すように、主な構成部品として半導体チップ１、複数個のチップ部品２、および配線基板３を備えている。図１では、半導体チップ１はただ１つ図示されているのみであるが、本発明はこのような構成には限定されず、複数個の半導体チップを有している構成であってもよい。
【００２４】
半導体チップ１は、トランジスタやＩＣ（集積回路）などを含んで構成される能動素子である。チップ部品２は、抵抗、コンデンサ、インダクタ等の受動素子２２を含んで構成されている。配線基板３は、半導体チップ１およびチップ部品２などの素子を配置するための土台となる基板であり、各素子を電気的に接続するために金属薄膜で構成された配線１２（１２ａ・１２ｂ）を基板表面に備えている。
【００２５】
半導体チップ１には、その裏面（配線基板３に面している側の面、つまり基板との対向面）にボンディング用のバンプ１１（突起部）が設けられており、このバンプ１１を介して配線基板３上の配線１２ａと電気的に接続されている。なお、本実施の形態では、バンプ１１は、半導体チップ１の裏面の外周部に配置されている。このようなバンプの配置の仕方は、一般にペリフェラル配置と呼ばれる。このように、半導体チップ１の裏面の外周部にバンプを配置することで、裏面の中央部分には、配線基板３と半導体チップ１との間に十分な空間が形成される。そして、この空間部分にチップ部品や配線を配置させることができる。
【００２６】
但し、本発明は、必ずしもこのような構成に限定はされず、半導体チップ１の裏面の全体に格子状にバンプ１１が点在して配置されている、いわゆるエリアアレイ配置であってもよい。
【００２７】
また、半導体チップ１の裏面の一部であって、チップ部品２と対向している領域には、ポリイミド被膜（ポリイミド層）１５が設けられている。このように、半導体チップ１とチップ部品２との間に、ポリイミド被膜１５が設けられていることによって、半導体チップとチップ部品との間でリーク（漏電）が発生することをより確実に防止することができる。
【００２８】
また、各チップ部品２は、図１に示すように、両端に電極２１・２１が設けられており、その間に受動素子２２が配置されている。受動素子２２は、半導体装置の受動素子として一般的に用いられるものであれば特に限定はされない。具体的な受動素子２２の例としては、抵抗、コンデンサ、インダクタ等が挙げられる。このような構造を有するチップ部品２は、半田２３を介して各配線１２ａに電気的に接続されている。
【００２９】
配線基板３は、絶縁材料で形成されたベースフィルム３１を基材として有している。このベースフィルム３１の表側の表面（以下、表面と呼ぶ）に、表側の配線１２ａが特定のパターンで形成されているとともに、裏側の表面（以下、裏面と呼ぶ）に、裏側の配線１２ｂが特定のパターンで形成されている。表側の配線１２ａと裏側の配線１２ｂとは、ベースフィルム３１を貫通して配置された接続ビア３２によって、互いに電気的に接続されている。配線基板３の表面および裏面には、各配線１２ａ・１２ｂの上層にソルダーレジスト（ソルダーレジスト層）１３ａ・１３ｂがそれぞれ積層されている。
【００３０】
ソルダーレジスト１３ａ・１３ｂは、半田付けの際に、半田が流れないように配線の表面を覆う合成樹脂膜（例えば、感光性と絶縁性のあるエポキシ系の樹脂膜）である。また、ソルダーレジスト１３ａ・１３ｂは、クリーム半田などによる自動実装のときの半田への隔壁としての役割も果たす。本実施の形態の半導体装置１０では、配線１２ａ上に特定のパターンで形成されたソルダーレジスト１３ａとソルダーレジスト１３ａとの間に、各チップ部品２が配置されている。
【００３１】
なお、ソルダーレジストは液状レジスト、フィルム状レジストのどちらを使用してもよいが、フィルム状レジストのほうが好ましい。これは、液状レジストを使用して、例えば、後述する図７（ａ）に示すような構造の半導体装置を製造した場合、チップ部品の下に位置するソルダーレジストの高さのバラツキが大きくなる可能性があるからである。一方、フィルム状レジストの場合は、ソルダーレジストの高さを安定させることができる。
【００３２】
上記のような構造を有する半導体チップ１、チップ部品２、および配線基板３は、図１に示すように、配線基板３と半導体チップ１との間にチップ部品２が配置されるという構成を有している。そして、配線基板３と半導体チップ１との間のチップ部品２が配置されている領域は、アンダーフィル、ＮＣＰなどの封止樹脂１４（絶縁樹脂）によって充填されている。
【００３３】
上記の構成によれば、封止樹脂によって隙間が充填されているため、実使用環境において、各配線同士、各電極同士、あるいは配線と電極との間で発生するマイグレーションによる絶縁劣化を防止することができる。
【００３４】
ここで、本発明の半導体装置と従来の半導体装置との構造の相違点について説明する。相違点を説明するにあたって、まず、従来の半導体装置の構造について説明する。
【００３５】
図８には、従来の半導体装置１００の部分断面の構成を示す。この半導体装置１００は、混成集積回路装置である。図８に示すように、半導体装置１００は、主な構成部品として半導体チップ１０１、複数個のチップ部品１０２、および配線基板１０３を備えている。
【００３６】
図８に示すように、従来の半導体装置１００においては、配線基板１０３上に、半導体チップ１０１およびチップ部品１０２が並んで配置されている。具体的には、半導体チップ１０１は、配線基板１０３に形成された配線１１２にボンディング用のバンプ１１１を介して電気的に接続されている。また、チップ部品１０２は、両端に電極１２１・１２１を有し、その間に受動素子１２２が配置された構成となっており、各電極１２１・１２１が半田１２３を介して配線基板１０３に形成された配線１１２と電気的に接続されている。
【００３７】
なお、半導体チップ１０１またはチップ部品１０２との接続部分以外の配線１１２の表面には、ソルダーレジスト１１３が積層されており、各電極間および各配線間などのリークを防止している。
【００３８】
図１および図８に示すように、本実施の形態の半導体装置１０では、半導体チップ１と配線基板３との間にチップ部品２が配置されているのに対して、従来の半導体装置１００では、半導体チップ１０１およびチップ部品１０２は、配線基板１０３上に並んで配置されている。
【００３９】
図１と図８とを比較すればわかるように、従来の半導体装置１００では、半導体チップ１０１とチップ部品１０２とが並んで配置されているため、配線基板３の表面に、半導体チップ１０１用の搭載領域と各チップ部品１０２用の搭載領域が必要となる。一方、本実施の形態の半導体装置１０においては、半導体チップ１とチップ部品２とが、配線基板３上の同じ領域に、重なって配置されている。つまり、バンプ１１を介して配線基板３に接続された半導体チップ１において、バンプ１１が配置されている部分の半導体チップ１と配線基板３との隙間に、チップ部品２が配置されている。
【００４０】
このように、本実施の形態では、従来は半導体チップのみが搭載されていた基板の領域を利用して、チップ部品も配線基板上に搭載している。そのため、配線基板上に必要とされる各構成部品の搭載面積をより小さくすることができ、半導体装置のさらなる縮小化を実現することができる。
【００４１】
また、本実施の形態の半導体装置１０と従来の半導体装置１００との間の構造上のその他の相違点として、チップ部品の周辺におけるソルダーレジストの配置の仕方が挙げられる。図８に示す従来の半導体装置１００では、ソルダーレジスト１１３は、配線基板１０３の露出した表面だけではなく、チップ部品１０２の下部にも形成されている。
【００４２】
一方、本実施の形態の半導体装置１０では、図１に示すように、チップ部品２の下にソルダーレジスト１３ａが配置されていない。
【００４３】
このように、半導体装置１０では、ソルダーレジスト１３ａとチップ部品２とが、互いに積層されないように配置されている。言い換えれば、ソルダーレジスト１３ａの層とチップ部品２の層とが、半導体装置内におけるほぼ同一の層（具体的には、配線１２ａが形成されている層のすぐ上の層）内に配置されている。
【００４４】
上記の構成によれば、チップ部品が配置された領域の高さを抑えることができるため、半導体チップとチップ部品とを積層した構造を有する半導体装置の厚さが増すことを抑えることができる。
【００４５】
但し、本発明では、必ずしも上記のような構成に限定されない。図７（ａ）には、本発明の他の実施の形態にかかる半導体装置１０ａのチップ部品周辺の断面構成を示す。また、図７（ｂ）には、比較のために従来の半導体装置のチップ部品周辺の断面構成を示す。
【００４６】
図７（ａ）に示す半導体装置１０ａでは、ソルダーレジスト１３ａ上にチップ部品２が積層されているが、チップ部品２下のソルダーレジスト１３ａを表面配線１２ａに被せないような構成となっている。一方、図７（ｂ）に示す従来の半導体装置１００では、配線１１２上にソルダーレジスト１１３が形成され、さらにその上層に半導体チップ１０２が配置された構成となっている。そのため、チップ部品２が配置されている部分の配線基板１０３の厚さは、ベースフィルム＋レジスト厚＋配線厚となり、半導体装置全体としての厚さも増してしまう。
【００４７】
これに対して、図７（ａ）のように、ソルダーレジスト１３ａを表面配線１２ａに被せない構成では、チップ部品２が配置されている部分の配線基板１０３の厚さは、ベースフィルム＋レジスト厚となるため、半導体装置の厚さを抑えることができる。このように、図７（ａ）に示すような構成とすることで、左右の電極２１・２１間の半田の流れ出しをソルダーレジストで防ぎつつ、実装高さを抑えることができる。
【００４８】
また、本実施の形態の半導体装置１０では、半導体チップ１の下部にチップ部品２を配置しているため、従来の半導体装置１００とは、配線１２ａの配置の仕方についても異なっている。本実施の形態の半導体装置１０では、半導体チップ１のバンプ１１がペリフェラル配置で形成されているため、チップ部品と接続する各配線を配置するための領域を確保することができる。
【００４９】
なお、図１に示す本実施の形態の半導体装置１０では、全てのチップ部品２が半導体チップ１の下に配置されているが、本発明では必ずしもこのような構成に限定はされない。つまり、複数のチップ部品２のうちの一部については、半導体チップ１の下部ではなく、従来の構成と同様に、半導体チップ１と並んで配線基板３上に配置されていてもよい。
【００５０】
次に、本実施の形態の半導体装置１０の各部分の具体的な寸法および材料の一例を以下に説明するが、本発明はこれに限定されるものではない。
【００５１】
配線基板３を構成しているベースフィルム３１、表面および裏面の配線１２ａ・１２ｂ、ソルダーレジスト１３の厚さは、それぞれ１５〜３０μｍ（例えば、２０μｍ）、１０〜２０μｍ（例えば、１５μｍ）、１０〜３０μｍ（例えば、２０μｍ）である。なお、ソルダーレジスト１３の厚さとは、図１中のＢで示す部分の厚さのことを意味する。
【００５２】
また、ボンディング用のバンプ１１の高さ（半導体チップ１との接触面から配線１２ａとの接触面までの距離Ａ（図１参照））は、１００〜５００μｍである。バンプ１１は、半田バンプ、Ｃｕポスト＋半田バンプ、Ａｕバンプなどから適宜選択することができる。
【００５３】
ポリイミド被膜１５の厚さは、２〜８μｍである。また、各チップ部品２の大きさは、例えば、縦０．２〜０．６（ｍｍ）×横０．１〜０．３（ｍｍ）×高さ０．１〜０．３（ｍｍ）である。
【００５４】
封止樹脂１４の材料としては、例えば、アンダーフィル、ＮＣＰなどを使用することができる。アンダーフィルは、半導体チップ（ＬＳＩ）を基板上にボンディングした後に硬化する樹脂であり、ＮＣＰは、半導体チップ（ＬＳＩ）のボンディングと同時に硬化させる、速硬化タイプの樹脂である。
【００５５】
続いて、本実施の形態の半導体装置１０の製造方法について説明する。
図２〜図６には、半導体装置１０の製造方法の具体例を示す。これらの図では、配線基板３上にチップ部品２を搭載する工程から、装置が完成するまでの半導体装置１０の実装方法を工程ごとに示している。なお、図２〜図４に示す製造途中の各半導体装置１０の断面図では、ポリイミド被膜１５および半田２３の図示を省略している。
【００５６】
配線基板３上にチップ部品２を搭載する工程については、図２〜図６に示す何れの実装方法においても、クリーム半田のスクリーン印刷法を用いて行われる。但し、本発明では、この方法に限定されることはなく、その他の一般的なチップ部品の実装方法を利用することもできる。
【００５７】
図２に示す実装方法では、クリーム半田印刷法によってチップ部品２を配線基板３上に搭載した後、アンダーフィル（封止樹脂１４に相当）を塗布する。そして、アンダーフィルが未硬化の状態で半導体チップ（ＬＳＩ）１を搭載する。最後に、チップ部品２および半導体チップ１をリフローにより配線１２ａと電気的に接続し、アンダーフィルを硬化する。
【００５８】
図２に示す実装方法は、バンプ１１または配線基板３上の端子（バンプ１１との接続部）が、半田やスズ（Ｓｎ）などの低融点金属で形成されている場合に、好適に利用することができる。
【００５９】
また、図２に示す実装方法によれば、リフローの前に配線基板上にアンダーフィルを塗布していることで、リフロー時にクリーム半田が溶融したとしても、周囲にアンダーフィルがあるためにショートを効率的に防止することができる。
【００６０】
図３に示す実装方法では、クリーム半田印刷法によってチップ部品２を配線基板３上に搭載した後、半導体チップ（ＬＳＩ）１を配線基板３上に搭載する。その後、リフローによってチップ部品２および半導体チップ１を配線１２ａと電気的に接続する。そして、最後にアンダーフィル（封止樹脂１４に相当）を流し込み、硬化させる。
【００６１】
図３に示す実装方法は、バンプ１１または配線基板３上の端子（バンプ１１との接続部）が、半田やスズ（Ｓｎ）などの低融点金属で形成されている場合に、好適に利用することができる。
【００６２】
また、図３に示す実装方法によれば、半導体チップ１と配線基板３との間の隙間がアンダーフィルで充填されているため、実使用環境での絶縁劣化（マイグレーション）を防止することができる。
【００６３】
図４に示す実装方法では、クリーム半田印刷法によってチップ部品２を配線基板３上に搭載した後、リフローによってチップ部品２および半導体チップ１を配線１２ａと電気的に接続する。その後、ＮＣＰ（封止樹脂１４に相当）を塗布する。そして、最後に半導体チップ（ＬＳＩ）１を熱圧着によって配線基板３上に実装するとともに、ＮＣＰを熱硬化させる。
【００６４】
図４に示す実装方法では、バンプ１１または配線基板３上の端子（バンプ１１との接続部）の材質が特に制限されることなく、各種材料を選択することができる。つまり、図１に示す実装方法で好適に使用される低融点金属以外に、Ａｕバンプ、Ｎｉ／Ａｕメッキ端子なども使用することができる。
【００６５】
また、図４に示す実装方法によれば、半導体チップ１と配線基板３との間の隙間がＮＣＰで充填されているため、実使用環境での絶縁劣化（マイグレーション）を防止することができる。
【００６６】
また、図５および図６に示す実装方法のように、半導体チップ１とチップ部品２とを別々の工程でリフローによって配線１２ａに接続してもよい。
【００６７】
具体的には、図５に示す実装方法では、クリーム半田印刷法によってチップ部品２を配線基板３上に搭載した後、まず、リフローによってチップ部品２のみを配線１２ａと電気的に接続する。その後、半導体チップ（ＬＳＩ）１を搭載した後、リフローによってバンプ１１を介して半導体チップ１と配線１２ａとを電気的に接続する。
【００６８】
また、図６に示す実装方法では、クリーム半田印刷法によってチップ部品２を配線基板３上に搭載した後、まず、リフローによってチップ部品２のみを配線１２ａと電気的に接続する。その後、アンダーフィル（封止樹脂１４に相当）を塗布する。そして、アンダーフィルが未硬化の状態で半導体チップ（ＬＳＩ）１を搭載する。最後に、リフローにより半導体チップ１を配線１２ａと電気的に接続し、アンダーフィルを硬化する。
【００６９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、ここで開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７０】
本発明の半導体装置を用いれば、装置のサイズのさらなる縮小化および高密度実装が可能となる。従って、本発明の半導体装置は、各電子機器（例えば携帯電話、ＰＤＡ、ＯＡ機器、表示装置等）の内部に設けられた半導体装置として利用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態にかかる半導体装置の部分構成を示す断面図である。
【図２】図１に示す半導体装置の製造工程の一例を示す図である。
【図３】図１に示す半導体装置の製造工程の他の一例を示す図である。
【図４】図１に示す半導体装置の製造工程の他の一例を示す図である。
【図５】図１に示す半導体装置の製造工程の他の一例を示す図である。
【図６】図１に示す半導体装置の製造工程の他の一例を示す図である。
【図７】（ａ）は、本発明の半導体装置の他の実施形態を示すものであって、チップ部品周辺の構成を示す断面図である。（ｂ）は、従来の半導体装置のチップ部品周辺の構成を示す断面図である。
【図８】従来の半導体装置の部分構成を示す断面図である。
【符号の説明】
【００７２】
１    半導体チップ（ＬＳＩ）
２    チップ部品
３    配線基板
１０    半導体装置
１０ａ  半導体装置
１１    バンプ（突起部）
１２    配線
１２ａ  表面配線
１２ｂ  裏面配線
１３    レジスト（１３ａ・１３ｂ）
１４    封止樹脂（絶縁樹脂）
１５    ポリイミド被膜（ポリイミド層）
２１    電極
２２    受動素子（抵抗、コンデンサ、インダクタなど）
２３    半田
３１    ベースフィルム
３２    接続ビア
【図１】
2009170553.tif 000003
【図２】
2009170553.tif 000004
【図３】
2009170553.tif 000005
【図４】
2009170553.tif 000006
【図５】
2009170553.tif 000007
【図６】
2009170553.tif 000008
【図７】
2009170553.tif 000009
【図８】
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