(57)【要約】【課題】キャッシュメモリ装置において消費される電力量の低減を図る。【解決手段】キャッシュメモリ装置１０は、有効ビットレジスタ４０とｎ（ｎは２以上の自然数）個のバンクＢとが単一の集積回路に形成される。また、キャッシュメモリ装置１０における読出制御手段６０は、有効ビットレジスタ４０から供給される有効ビットＶによって、ＣＰＵ２０から供給されるインデックスデータＩｄにて指定されたキャッシュラインＣにおける単位データｄの有効または無効がバンクＢ毎に指定されると、有効とされたバンクＢにおける複数の制御配線に対してのみインデックスデータＩｄを供給する。【選択図】      図３
2009289023.tif 000002
【特許請求の範囲】
【請求項１】
複数のキャッシュラインを有するバンクをｎ（ｎは２以上の自然数）個備え、前記複数のキャッシュラインの各々には、外部メモリに格納された複数の単位データのうちの何れかの前記単位データと、当該単位データが格納された前記外部メモリ内のアドレスを示すタグデータとを記憶可能なｎウェイセットアソシアティブ方式のキャッシュメモリ装置であって、
前記複数のキャッシュラインの各々について前記単位データが格納されているか否かを示す有効ビットを前記バンクごとに格納した有効ビットレジスタと、
読み出しが要求される前記単位データの前記タグデータと、当該単位データに対応する前記キャッシュラインを指定するインデックスデータとを含むアドレスデータを発行するアドレスデータ発行手段と、
前記ｎ個のバンクの各々からデータを読み出す読出制御部と、
前記ｎ個のバンクごとに設けられて前記インデックスデータが供給され得る複数の制御配線と、を備え、
前記有効ビットレジスタは、前記インデックスデータが供給されると、当該インデックスデータにて指定された前記キャッシュラインに対応する前記有効ビットを前記バンクごとに読み出して前記読出制御部へ出力し、
前記読出制御部は、
前記有効ビットによって前記バンクごとに前記単位データの有効または無効が指定されると、有効とされた前記バンクにおける前記複数の制御配線に対してのみ前記インデックスデータを供給して、当該インデックスデータにて指定された前記キャッシュラインに格納された前記タグデータおよび前記単位データを読み出す、
ことを特徴とするキャッシュメモリ装置。
【請求項２】
前記ｎ個のバンクと前記有効ビットレジスタとを単一の集積回路に形成した、
ことを特徴とする請求項１に記載のキャッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャッシュメモリ装置に関する。
【背景技術】
【０００２】
従来、ＣＰＵ（Central Processing Unit）などの処理装置と、外部メモリ（主記憶装置）に格納されたデータの一部が格納されたキャッシュメモリとを有するキャッシュメモリ装置が知られている。キャッシュメモリの方式としては、例えばｎ（ｎは２以上の自然数）ウェイセットアソシアティブ方式が知られている。
【０００３】
図１は、従来の２ウェイセットアソシアティブ方式のキャッシュメモリの構造を説明するための概念図である。図１に示すように、外部メモリは、各々が複数の単位データｄからなる複数のブロックＢＬから構成され、外部メモリに格納された複数の単位データｄの一部が格納されるキャッシュメモリは、各々が複数のキャッシュラインＣからなる２つのバンクＢから構成される。複数のブロックＢＬの各々は、各バンクＢにおける複数のキャッシュラインＣの各々に対応する。例えば図１に示すように、第１番目のブロックＢＬは各バンクＢにおける第１番目のキャッシュラインＣ１に対応し、第２番目のブロックＢＬは各バンクＢにおける第２番目のキャッシュラインＣ２に対応するという具合である。
【０００４】
各バンクＢにおける複数のキャッシュラインＣの各々には、当該キャッシュラインＣに対応するブロックＢＬに属する複数の単位データｄのうちの何れかの単位データｄが格納される。例えば図１に示すように、各バンクＢにおける第１番目のキャッシュラインＣ１には、第１番目のブロックＢＬに属する複数の単位データｄ（ｄ１１、ｄ１２、・・・、ｄ１ｍ）のうちの何れかの単位データｄが格納され、各バンクＢにおける第２番目のキャッシュラインＣ２には、第２番目のブロックＢＬに属する複数の単位データｄ（ｄ２１、ｄ２２、・・・、ｄ２ｍ）のうちの何れかの単位データｄが格納されるという具合である。また、各バンクＢにおける複数のキャッシュラインＣの各々には、当該キャッシュラインＣに格納される単位データｄの外部メモリ内のアドレスを示すタグデータが格納される。
【０００５】
特許文献１においては、図２に示すように、ＣＰＵと、各バンクＢにおける複数のキャッシュラインＣの各々のタグデータが格納されたタグメモリと、各バンクＢにおける複数のキャッシュラインＣの各々の単位データｄが格納されたデータメモリとを有するｎウェイセットアソシアティブ方式のキャッシュメモリ装置が開示されている。図２に示すように、タグメモリ内には、複数のキャッシュラインＣの各々について単位データｄが格納されているか否かを示す有効ビットがバンクＢ毎に格納された有効ビットメモリが設けられている。
【０００６】
特許文献１においては、読み出しが要求される単位データｄに対応するキャッシュラインＣを指定するインデックスデータがＣＰＵから発行されてタグメモリ内の有効ビットメモリに入力されると、当該インデックスデータにて指定されたキャッシュラインに対応する有効ビットがバンクＢごとに有効ビットメモリから読み出される。有効ビットが有効であると判断されたバンクＢについては、当該インデックスデータにて指定されたキャッシュラインＣにおけるタグデータおよび単位データｄが読み出される。一方、有効ビットが無効であると判断されたバンクＢについては、データの読み出しが禁止される。
【特許文献１】特開平１０―１１１８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に開示されたキャッシュメモリ装置では、有効ビットメモリが格納されたタグメモリと、データメモリとが別々のチップで構成され、ＣＰＵから発行されるインデックスデータは、有効ビットメモリから読み出される有効ビットが有効であるか無効であるかに関わらず各バンクＢへ供給される。キャッシュメモリ装置において消費される電力量は小さいほど望ましいが、特許文献１に開示されたキャッシュメモリ装置では、消費電力の低減化を十分に達成することが困難であるという問題があった。
以上の事情に鑑みて、本発明は、キャッシュメモリ装置において消費される電力量を低減するという課題の解決を目的としている。
【課題を解決するための手段】
【０００８】
以上の課題を解決するために、本発明に係るキャッシュメモリ装置は、複数のキャッシュラインを有するバンクをｎ（ｎは２以上の自然数）個備え、複数のキャッシュラインの各々には、外部メモリに格納された複数の単位データのうちの何れかの単位データと、当該単位データが格納された外部メモリ内のアドレスを示すタグデータとを記憶可能なｎウェイセットアソシアティブ方式のキャッシュメモリ装置であって、複数のキャッシュラインの各々について単位データが格納されているか否かを示す有効ビットをバンクごとに格納した有効ビットレジスタと、読み出しが要求される単位データのタグデータと、当該単位データに対応するキャッシュラインを指定するインデックスデータとを含むアドレスデータを発行するアドレスデータ発行手段（例えば図３に示すＣＰＵ２０）と、ｎ個のバンクの各々からデータを読み出す読出制御部と、ｎ個のバンクごとに設けられてインデックスデータが供給され得る複数の制御配線と、を備え、有効ビットレジスタは、インデックスデータが供給されると、当該インデックスデータにて指定されたキャッシュラインに対応する有効ビットをバンクごとに読み出して読出制御部へ出力し、読出制御部は、有効ビットによってバンクごとに単位データの有効または無効が指定されると、有効とされたバンクにおける複数の制御配線に対してのみインデックスデータを供給して、当該インデックスデータにて指定されたキャッシュラインに格納されたタグデータおよび単位データを読み出すことを特徴とする。
【０００９】
この態様によれば、有効ビットによって有効とされたバンクに対してのみインデックスデータが供給されるから、有効ビットの値が有効であるか無効であるかに関わらず各バンクに対してインデックスデータが供給される態様と比べて、消費電力量を低減できるという利点がある。
【００１０】
本発明に係るキャッシュメモリ装置の好適な態様として、ｎ個のバンクと有効ビットレジスタとを単一の集積回路に形成することが好ましい。一般に、ある機能を複数のチップで実現する場合には、チップ間の信号の伝送で電力を消費してしまうところ、上述の態様によれば、ｎ個のバンクと有効ビットレジスタとが単一の集積回路に形成されるから、図２に示す構成と比べて、キャッシュメモリ装置において消費される電力量を十分に低減できるという利点がある。
【発明を実施するための最良の形態】
【００１１】
＜Ａ：キャッシュメモリ装置の構成＞
図３は、本実施形態に係るキャッシュメモリ装置１０の概略構成を示すブロック図である。本実施形態に係るキャッシュメモリ装置１０においては、２ウェイセットアソシアティブ方式が採用されている。本実施形態に係るキャッシュメモリ装置１０は、ＣＰＵ２０と、キャッシュ回路３０とを備える。本実施形態においては、ＣＰＵ２０とキャッシュ回路３０とが単一の集積回路に形成されて１チップ化される。
【００１２】
図３に示すように、キャッシュ回路３０は、第１バンクＢ１および第２バンクＢ２と、有効ビットレジスタ４０と、信号生成部５０と、読出制御部６０と、ヒット判定部７０と、マルチプレクサＭＵＸとを含む。図３に示すように、第１バンクＢ１および第２バンクＢ２の各々は、複数（本実施形態においては２５６個）のキャッシュラインＣ１〜Ｃ２５６（以下においては、適宜、単に「キャッシュラインＣ」と記載する）からなる。複数のキャッシュラインＣの各々は、外部メモリ（図示省略）に格納された複数の単位データｄのうちの何れかの単位データｄと、当該単位データｄが格納された外部メモリ内のアドレスを示すタグデータＴｇとを記憶可能である。
【００１３】
有効ビットレジスタ４０には、複数のキャッシュラインＣの各々について単位データｄが格納されているか否かを示す有効ビットＶがバンクＢ毎に格納されている。図４は、有効ビットレジスタ４０の構造を概念的に示す図である。図４に示すＲ１は、第１バンクＢ１における複数のキャッシュラインＣの各々に対応する有効ビットＶが格納される領域である。図４において、Ｒ１における第ｉ番目（１≦ｉ≦２５６）の有効ビットＶｉは、第１バンクＢ１における第ｉ番目のキャッシュラインＣｉに対応する。例えばＲ１における第１番目の有効ビットＶ１は第１バンクＢ１における第１番目のキャッシュラインＣ１に対応し、Ｒ１における第２番目の有効ビットＶ２は第１バンクＢ１における第２番目のキャッシュラインＣ２に対応するという具合である。本実施形態においては、有効ビットＶの値が「１」の場合は、対応するキャッシュラインＣに単位データｄが格納されていることを示し、有効ビットＶの値が「０」の場合は、単位データｄが格納されていないことを示す。例えば図４において、Ｒ１における第１番目の有効ビットＶ１は「１」であるから、第１バンクＢ１における第１番目のキャッシュラインＣ１には単位データｄが格納されていることを示し、Ｒ１における第２番目の有効ビットＶ２は「０」であるから、第１バンクＢ１における第２番目のキャッシュラインＣ２には単位データｄが格納されていないことを示す。
【００１４】
図４に示すＲ２は、第２バンクＢ２における複数のキャッシュラインＣの各々に対応する有効ビットＶが格納される領域である。図４において、Ｒ２における第ｉ番目の有効ビットＶｉは、第２バンクＢ２における第ｉ番目のキャッシュラインＣｉに対応する。例えばＲ２における第１番目の有効ビットＶ１は第２バンクＢ２における第１番目のキャッシュラインＣ１に対応し、Ｒ２における第２番目の有効ビットＶ２は第２バンクＢ２における第２番目のキャッシュラインＣ２に対応するという具合である。
【００１５】
再び図３に戻って説明を続ける。信号生成部５０は、各種の信号を生成して読出制御部６０へ供給する手段である。読出制御部６０は、第１バンクＢ１および第２バンクＢ２の各々からデータ（タグデータＴｇおよび単位データｄ）を読み出す手段である。読出制御部６０は、第１バンクＢ１に対応する第１読出制御部６０ａと第２バンクＢ２に対応する第２読出制御部６０ｂとを含む。図３に示すように、第１読出制御部６０ａはＡＮＤゲート６１および６２を有し、第２読出制御部６０ｂはＡＮＤゲート６３および６４を有する。図３に示すヒット判定部７０は、ヒット判定信号Ｈｊを生成してマルチプレクサＭＵＸへ出力する手段である。ヒット判定部７０は、第１バンクＢ１に対応する第１ヒット判定部７０ａと第２バンクＢ２に対応する第２ヒット判定部７０ｂとを含む。信号生成部５０、読出制御部６０、ヒット判定部７０、マルチプレクサＭＵＸの詳細な態様については後述する。
【００１６】
＜Ｂ：データの読み出し動作＞
次に、図３を参照しながら、本実施形態に係るキャッシュメモリ装置１０におけるデータの読み出し動作について説明する。キャッシュメモリ装置１０が外部メモリに格納された単位データｄのうちの何れかの単位データｄを読み出す場合は、ＣＰＵ２０はキャッシュ回路３０に対してアドレスデータ３１を発行する。図３に示すように、アドレスデータ３１は、タグデータＴＡＧと、インデックスデータＩｄと、オフセットデータＦとからなる。タグデータＴＡＧは、読み出しが要求される単位データｄの外部メモリ内のアドレスを示す２２ビットのデータである。インデックスデータＩｄは、各バンクＢにおける複数のキャッシュラインＣのうち読み出しが要求される単位データｄに対応するキャッシュラインＣを指定する８ビットのデータである。本実施形態においては、８ビットのインデックスデータＩｄによって、各バンクＢにおける２５６個のキャッシュラインＣのうちの何れかのキャッシュラインＣが指定される。オフセットデータＦは２ビットのデータであり、その役割については後述する。
【００１７】
図３に示すように、ＣＰＵ２０から発行されるインデックスデータＩｄは、有効ビットレジスタ４０および信号生成部５０へ供給される。インデックスデータＩｄが有効ビットレジスタ４０に入力されると、当該インデックスデータＩｄにて指定されたキャッシュラインＣに対応する有効ビットＶがバンクＢ毎に有効ビットレジスタ４０から読み出されて読出制御部６０へ供給される。より具体的には、インデックスデータＩｄによって第ｉ番目のキャッシュラインＣｉが指定された場合は、図４に示すＲ１における第ｉ番目の有効ビットＶｉと図４に示すＲ２における第ｉ番目の有効ビットＶｉとが有効ビットレジスタ４０から読み出される。そして、Ｒ１における第ｉ番目の有効ビットＶｉは第１バンクＢ１に対応する第１読出制御部６０ａにおけるＡＮＤゲート６１および６２へ供給される一方、Ｒ２における第ｉ番目の有効ビットＶｉは第２バンクＢ２に対応する第２読出制御部６０ｂにおけるＡＮＤゲート６３および６４へ供給されるという具合である。
【００１８】
また、インデックスデータＩｄが信号生成部５０に入力されると、信号生成部５０は、当該インデックスデータＩｄを第１読出制御部６０ａにおけるＡＮＤゲート６１と第２読出制御部６０ｂにおけるＡＮＤゲート６３とに供給するとともに、各バンクＢに対してデータの読み出しを行わせるためのバンク活性化信号Ｃｓを生成して第１読出制御部６０ａにおけるＡＮＤゲート６２と第２読出制御部６０ｂにおけるＡＮＤゲート６４とに供給する。ここで、信号生成部５０は、インデックスデータＩｄが入力されてから所定期間Ｔだけバンク活性化信号Ｃｓを有効（アクティブレベル）にする。所定期間Ｔは、読出制御部６０がデータを読み出すのに十分な期間に設定される。なお、所定期間Ｔ以外の期間においては、バンク活性化信号Ｃｓは無効（非アクティブレベル）とされる。
【００１９】
第１読出制御部６０ａは、有効ビットレジスタ４０から供給される有効ビットＶが有効であり、格納を示す場合は、インデックスデータＩｄにて指定されたキャッシュラインＣにおけるタグデータＴｇおよび単位データｄを読み出す。さらに詳述すると、以下のとおりである。有効ビットレジスタ４０から第１読出制御部６０ａへ供給される有効ビットＶの値が「１」の場合、第１読出制御部６０ａにおけるＡＮＤゲート６１は、信号生成部５０から供給されるインデックスデータＩｄを第１バンクＢ１へ出力する。第１バンクＢ１は、インデックスデータＩｄが供給され得る複数の制御配線（図示省略）を備える。複数の制御配線は、各バンクＢにおいて、２５６個のキャッシュラインＣにインデックスデータＩｄを供給するものである。インデックスデータＩｄは８ビットのデータであるから、実際のレイアウトでは、８本の制御配線を組として、当該制御配線の組を２５６個のキャッシュラインＣまで引き回す必要がある（言い換えれば、８本の制御配線の各々に対して２５６個のキャッシュラインＣが並列に接続される）。よって、複数の制御配線には大きな寄生容量が付随する。このため、インデックスデータＩｄを複数の制御配線に供給するには大きな電力が必要となる。後述するように、本実施形態では、有効とされたバンクＢにおける複数の制御配線に対してのみインデックスデータＩｄが供給されるから、各バンクＢに対して常時インデックスデータＩｄを供給する場合と比較して消費電力を削減できる。
【００２０】
また、有効ビットレジスタ４０から第１読出制御部６０ａへ供給される有効ビットＶの値が「１」の場合、第１読出制御部６０ａにおけるＡＮＤゲート６２は、信号生成部５０から供給されるバンク活性化信号Ｃｓを第１バンクＢ１へ出力する。インデックスデータＩｄおよびアクティブレベルのバンク活性化信号Ｃｓが第１バンクＢ１へ供給されることによって、インデックスデータＩｄにて指定されたキャッシュラインＣに格納されたタグデータＴｇおよび単位データｄが第１バンクＢ１から読み出される。
【００２１】
そのようにして第１バンクＢ１から読み出されたタグデータＴｇは第１ヒット判定部７０ａへ供給されるとともに、単位データｄはマルチプレクサＭＵＸへ供給される。第１ヒット判定部７０ａは、第１バンクＢ１から読み出されたタグデータＴｇと、ＣＰＵから供給されるタグデータＴＡＧとを比較し、その比較結果に基づくヒット判定信号Ｈｊを生成してマルチプレクサＭＵＸへ出力する。本実施形態においては、第１バンクＢ１から読み出されたタグデータＴｇと、ＣＰＵから供給されるタグデータＴＡＧとが一致すればヒットと判定され、ヒット判定信号Ｈｊはハイレベルに設定される。一方、両者が不一致の場合はミスヒットと判定され、ヒット判定信号Ｈｊはローレベルに設定される。
【００２２】
一方、第１読出制御部６０ａは、有効ビットレジスタ４０から供給される有効ビットＶが無効であり、格納を示さない場合は、データの読み出しを実行しない。さらに詳述すると、有効ビットレジスタ４０から第１制御部６０ａへ供給される有効ビットＶの値が「０」の場合、第１読出制御部６０ａにおけるＡＮＤゲート６１は第１バンクＢ１に対してインデックスデータＩｄを供給せず、第１読出制御部６０ａにおけるＡＮＤゲート６２は第１バンクＢ１に対して活性化信号Ｃｓを供給しない。これにより、第１バンクＢ１においてデータの読み出しは実行されない。
【００２３】
同様にして、第２読出制御部６０ｂは、有効ビットレジスタ４０から供給される有効ビットＶが有効である場合は、インデックスデータＩｄにて指定されたキャッシュラインＣにおけるタグデータＴｇと単位データｄとを読み出す。さらに詳述すると、以下のとおりである。有効ビットレジスタ４０から第２読出制御部６０ｂへ供給される有効ビットＶの値が「１」の場合、第２読出制御部６０ｂにおけるＡＮＤゲート６３は、インデックスデータＩｄを第２バンクＢ２へ供給する。第２バンクＢ２は、インデックスデータＩｄが供給され得る複数の制御配線（図示省略）を備える。また、第２読出制御部６０ｂにおけるＡＮＤゲート６４は、バンク活性化信号Ｃｓを第２バンクＢ２へ供給する。インデックスデータＩｄおよびアクティブレベルのバンク活性化信号Ｃｓが第２バンクＢ２へ供給されることによって、インデックスデータＩｄにて指定されたキャッシュラインＣにおけるタグデータＴｇおよび単位データｄが第２バンクＢ２から読み出される。第２バンクＢ２から読み出されたタグデータＴｇは第２ヒット判定部７０ｂへ供給されるとともに、単位データｄはマルチプレクサＭＵＸへ供給される。第２ヒット判定部７０ｂは、第１ヒット判定部７０ａと同様、第２バンクＢ２から読み出されたタグデータＴｇと、ＣＰＵから供給されるタグデータＴＡＧとを比較し、その比較結果に基づくヒット判定信号Ｈｊを生成してマルチプレクサＭＵＸへ出力する。
【００２４】
一方、第２読出制御部６０ｂは、有効ビットレジスタ４０から供給される有効ビットＶが無効である場合は、データの読み出しを実行しない。さらに詳述すると、有効ビットレジスタ４０から第２読出制御部６０ｂへ供給される有効ビットＶの値が「０」の場合、第２読出制御部６０ｂにおけるＡＮＤゲート６３は第２バンクＢ２に対してインデックスデータＩｄを供給せず、第２読出制御部６０ｂにおけるＡＮＤゲート６４は第２バンクＢ２に対してバンク活性化信号Ｃｓを供給しない。これにより、第２バンクＢ２においてデータの読み出しは実行されない。
【００２５】
マルチプレクサＭＵＸは、第１ヒット判定部７０ａおよび第２ヒット判定部７０ｂの各々から出力されるヒット判定信号Ｈｊと、第１バンクＢ１および第２バンクＢ２の各々から読み出された単位データｄとに基づいて、読み出しが要求される単位データｄを出力する。例えば、第１ヒット判定部７０ａから出力されるヒット判定信号Ｈｊがハイレベルであって、第２ヒット判定部７０ｂから出力されるヒット判定信号Ｈｊがローレベルである場合は、第１バンクＢ１から読み出される単位データｄが読み出しが要求される単位データｄとしてマルチプレクサＭＵＸから出力される。また、第１ヒット判定部７０ａから出力されるヒット判定信号Ｈｊがローレベルであって、第２ヒット判定部７０ｂから出力されるヒット判定信号Ｈｊがハイレベルである場合は、第２バンクＢ２から読み出される単位データｄが読み出しが要求される単位データｄとしてマルチプレクサＭＵＸから出力されるという具合である。本実施形態においては、ひとつの単位データｄは１ワードが８ビットのデータからなる４ワード分のデータ（すなわち３２ビットのデータ）から構成される。ＣＰＵから供給されるアドレスデータ３１に含まれる２ビットのオフセットデータＦは、この単位データｄを構成する４ワードのうちの何れかのワードを指定するデータであり、オフセットデータＦにて指定されたワードが選択的に出力される。
【００２６】
＜Ｃ：作用・効果＞
上述のとおり、本実施形態においては、ＣＰＵ２０とキャッシュ回路３０とが単一の集積回路に形成されて１チップ化される。すなわち、有効ビットレジスタ４０と２個のバンクＢとは単一の集積回路に形成されて１チップ化される。一般に、ある機能を複数のチップで実現する場合には、チップ毎に入出力回路を設ける必要がある。これは、チップの内部では、配線の容量が小さいため、駆動能力の小さいトランジスタを用いて低消費電力で動作させることができるが、チップの外部に出力する信号については大きな配線容量を想定して、大きな駆動能力のトランジスタを用いる必要がある。すなわち、複数のチップを用いる場合は、チップ間の信号の伝送で電力を消費してしまう。ここで、図２に示す構成においては、有効ビットメモリが格納されたタグメモリと、データメモリとが別々にチップ化されるのに対して、本実施形態においては、有効ビットレジスタ４０と２個のバンクＢとが単一の集積回路に形成されて１チップ化されるから、図２に示す構成に比べてキャッシュメモリ装置１０において消費される電力量を低減できるという利点がある。
【００２７】
図５は、上述の実施形態とは異なり、第１読出制御部６０ａにおけるＡＮＤゲート６１と第２読出制御部６０ｂにおけるＡＮＤゲート６３とが設けられない態様（以下、「対比例」という）を示すブロック図である。対比例においては、信号生成部５０から供給されるインデックスデータＩｄは、有効ビットレジスタ４０から読み出される有効ビットＶが有効であるか無効であるかに関わらず第１バンクＢ１および第２バンクＢ２の各々へ供給される点で本実施形態と異なる。ところで、対比例においても、第１バンクＢ１および第２バンクＢ２の各々は、インデックスデータＩｄが供給され得る複数の制御配線を備えている。複数の制御配線の各々には寄生容量が付随するため、読み出しが要求されるデータの変更に伴ってＣＰＵ２０から供給されるインデックスデータＩｄが変化すると、各バンクＢの複数の制御配線の充放電に伴う消費電力量が大きいという問題がある。
【００２８】
これに対して、本実施形態においては、読出制御部６０は、有効ビットレジスタ４０から供給される有効ビットＶによってバンクＢごとに単位データｄの有効または無効が指定されると、有効とされたバンクＢにおける複数の制御配線に対してのみインデックスデータＩｄを供給し、無効とされたバンクＢにおける複数の制御配線に対してはインデックスデータＩｄを供給しないから、各バンクＢにおける複数の制御配線の充放電に伴う消費電力量を対比例に比べて低減できるという利点がある。
【００２９】
＜Ｄ：変形例＞
本発明は上述した各実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。
【００３０】
（１）変形例１
上述の実施形態においては、２ウェイセットアソシアティブ方式のキャッシュメモリ装置１０について例示されているが、これに限らず、例えば４ウェイセットアソシアティブ方式のキャッシュメモリ装置１０とすることもできるし、８ウェイセットアソシアティブ方式のキャッシュメモリ装置１０とすることもできる。要するに、本発明はｎ（ｎは２以上の自然数）ウェイセットアソシアティブ方式のキャッシュメモリ装置について適用可能である。
【００３１】
（２）変形例２
例えば図６に示すように、上述の実施形態とは異なり、信号生成部５０と、第１読出制御部６０ａにおけるＡＮＤゲート６２と、第２読出制御部６０ｂにおけるＡＮＤゲート６４とを設けない態様とすることもできる。この態様においては、第１制御部６０ａにおけるＡＮＤゲート６１へ供給される有効ビットＶの値が「１」の場合、ＡＮＤゲート６１は、ＣＰＵ２０から供給されるインデックスデータＩｄを第１バンクＢ１へ供給する。これにより、インデックスデータＩｄにて指定されたキャッシュラインＣにおけるタグデータＴｇおよび単位データｄが第１バンクＢ１から読み出される。一方、ＡＮＤゲート６１へ供給される有効ビットＶの値が「０」の場合、ＡＮＤゲート６１は第１バンクＢ１に対してインデックスデータＩｄを供給しない。これにより、第１バンクＢ１においてのデータの読み出しは実行されない。
【００３２】
図６に示す態様においても、読出制御部６０は、有効ビットＶによってバンクＢごとに単位データｄの有効または無効が指定されると、有効とされたバンクＢにおける複数の制御配線に対してのみインデックスデータＩｄを供給するから、各バンクＢにおける複数の制御配線の充放電に伴う消費電力量を対比例に比べて低減できるという利点がある。
【００３３】
（３）変形例３
本実施形態においては、ＣＰＵ２０がキャッシュ回路３０に対してアドレスデータ３１を発行する態様について例示されているが、例えばアドレスデータ３１を発行するアドレスデータ発行手段をＣＰＵ２０とは別に設ける態様であってもよい。この態様においても、ＣＰＵ２０と、アドレスデータ発行手段と、キャッシュ回路３０とを単一の集積回路に形成することによって、消費電力の低減を図ることができる。
【図面の簡単な説明】
【００３４】
【図１】２ウェイセットアソシアティブ方式のキャッシュメモリを示す概念図である。
【図２】従来のキャッシュメモリの構成を示すブロック図である。
【図３】本実施形態に係るキャッシュメモリ装置の構成を示すブロック図である。
【図４】本実施形態に係る有効ビットレジスタの構造を概念的に示す図である。
【図５】対比例に係るキャッシュメモリ装置の構成を示すブロック図である。
【図６】本発明の変形例に係るキャッシュメモリ装置の構成を示すブロック図である。
【符号の説明】
【００３５】
１０……キャッシュメモリ装置、２０……ＣＰＵ、３０……キャッシュ回路、３１……アドレスデータ、４０……有効ビットレジスタ、５０……信号生成部、６０……読出制御部、６１，６２，６３，６４……ＡＮＤゲート、７０……ヒット判定部、ＴＡＧ……タグデータ、Ｉｄ……インデックスデータ、Ｃｓ……バンク活性化信号、Ｆ……オフセットデータ、ＭＵＸ……マルチプレクサ、ｄ……単位データ、Ｈｊ……ヒット判定信号。
【図１】
2009289023.tif 000003
【図２】
2009289023.tif 000004
【図３】
2009289023.tif 000005
【図４】
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【図５】
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【図６】
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