(57)【要約】【課題】縦型絶縁ゲート型電界効果トランジスタのソースコンタクト抵抗を低減する。【解決手段】半導体装置４０では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａより深く、凹部３を有する第２のソース層２ｂが設けられる。凹部３上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｃ、チャネル部７、及びドレイン層８が積層埋設される。第３のソース層２ｃは、下部が第２のソース層２ｂと接するように、凹部３上及びゲート開口部に埋設される。第１の層間絶縁膜４ａと凹部３の間に突起状のゲート絶縁膜凸部６ａが設けられる。【選択図】図１
2009094364.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に設けられ、ソース及びドレインの一方となる第１の導電層と、
前記第１の導電層上に設けられた第１の層間絶縁膜と、
前記第１の層間絶縁膜上に設けられたゲート電極膜と、
前記ゲート電極膜上に設けられた第２の層間絶縁膜と、
前記第２の層間絶縁膜、前記ゲート電極膜、及び前記第１の層間絶縁膜を貫通し、前記第１の導電層の一部を露出するように設けられたゲート開口部と、
前記ゲート開口部直下の前記第１の導電層表面に設けられた凹部と、
前記ゲート開口部の側面に設けられ、前記第１の層間絶縁膜と前記凹部の間が突起状の形状を有するゲート絶縁膜と、
前記凹部及び前記ゲート開口部の底部に、前記ゲート絶縁膜と接するように埋設され、前記第１の導電層と接し、ソース及びドレインの一方となる第２の導電層と、
前記第２の導電層上の前記ゲート開口部に、前記ゲート絶縁膜を介して前記ゲート電極膜と接するように埋設され、ゲートに印加される電圧によりソース及びドレインの一方と他方の間に多数キャリアが流れるチャネル層が発生するチャネル部と、
前記チャネル部上の前記ゲート開口部に、前記ゲート絶縁膜と接するように埋設され、ソース及びドレインの他方となる第３の導電層と、
を具備することを特徴とする半導体装置。
【請求項２】
前記凹部の側面及び底部周辺に設けられ、前記第１及び第２の導電層と接し、ソース及びドレインの一方となる第４の導電層を具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部の形状は、前記半導体基板表面から内部に向かって徐々に幅が狭くなる逆多角錐であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上に積層された第１の層間絶縁膜、ゲート電極膜、及び第２の層間絶縁膜を貫通したゲート開口部にソース、チャネル部、及びドレインが埋設された縦型半導体装置の製造方法であって、
前記半導体基板表面に第１のソース層を形成する工程と、
前記第１のソース層及び前記半導体基板上に、前記第１の層間絶縁膜、前記ゲート電極膜、及び前記第２の層間絶縁膜を積層形成し、前記第１のソース層上の前記第１の層間絶縁膜、前記ゲート電極膜、及び前記第２の層間絶縁膜を貫通するようにゲート開口部を形成し、前記第１のソース層表面の一部を露出する工程と、
前記ゲート開口部の底面及び側面にゲート絶縁膜及び保護膜を積層形成し、前記ゲート開口部の底面の保護膜を選択的に除去する工程と、
前記保護膜及び前記ゲート開口部直下の前記第１のソース層表面をエッチングして、前記ゲート絶縁膜を露出し、前記第１のソース層表面に凹部を形成する工程と、
前記凹部及び前記ゲート開口部にシリコン膜を埋設する工程と、
前記シリコン膜上部にドレイン層を形成し、前記シリコン膜下部に前記第１のソース層と接する第２のソース層を形成し、前記ドレイン層と前記第２のソース層の間の前記シリコン膜にチャネル部と形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記凹部の側面及び底部周辺に、前記第１及び第２のソース層と接する第３のソース層を形成する工程を具備することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型絶縁ゲート型電界効果トランジスタに関する。
【背景技術】
【０００２】
半導体基板上に形成された平面型トランジスタを用いたメモリやＳｏＣ（System  on  a  chip）などの半導体集積回路（ＬＳＩ）を、高集積度化するには平面方向の微細化が必要となる。平面方向の微細化には、リソグラフィーの限界があり、物理的限界が生じるので、ＬＳＩを高集積度化する方法として半導体基板に対して縦方向に活性領域を形成する縦型トランジスタが多数提案されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている縦型トランジスタを高集積化させる場合、縦型トランジスタの断面径を縮小するので、半導体基板とのコンタクト、例えばソースコンタクト面積も縮小され、コンタクト抵抗が増大するという問題点がある。
【特許文献１】米国特許第５３０８７７８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ソースコンタクト面積を増大させて、ソースコンタクト抵抗を低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板表面に設けられ、ソース及びドレインの一方となる第１の導電層と、前記第１の導電層上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられたゲート電極膜と、前記ゲート電極膜上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜、前記ゲート電極膜、及び前記第１の層間絶縁膜を貫通し、前記第１の導電層の一部を露出するように設けられたゲート開口部と、前記ゲート開口部直下の前記第１の導電層表面に設けられた凹部と、前記ゲート開口部の側面に設けられ、前記第１の層間絶縁膜と前記凹部の間が突起状の形状を有するゲート絶縁膜と、前記凹部及び前記ゲート開口部の底部に、前記ゲート絶縁膜と接するように埋設され、前記第１の導電層と接し、ソース及びドレインの一方となる第２の導電層と、前記第２の導電層上の前記ゲート開口部に、前記ゲート絶縁膜を介して前記ゲート電極膜と接するように埋設され、ゲートに印加される電圧によりソース及びドレインの一方と他方の間に多数キャリアが流れるチャネル層が発生するチャネル部と、前記チャネル部上の前記ゲート開口部に、前記ゲート絶縁膜と接するように埋設され、ソース及びドレインの他方となる第３の導電層とを具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体装置の製造方法は、半導体基板上に積層された第１の層間絶縁膜、ゲート電極膜、及び第２の層間絶縁膜を貫通したゲート開口部にソース、チャネル部、及びドレインが埋設された縦型半導体装置の製造方法であって、前記半導体基板表面に第１のソース層を形成する工程と、前記第１のソース層及び前記半導体基板上に、前記第１の層間絶縁膜、前記ゲート電極膜、及び前記第２の層間絶縁膜を積層形成し、前記第１のソース層上の前記第１の層間絶縁膜、前記ゲート電極膜、及び前記第２の層間絶縁膜を貫通するようにゲート開口部を形成し、前記第１のソース層表面の一部を露出する工程と、前記ゲート開口部の底面及び側面にゲート絶縁膜及び保護膜を積層形成し、前記ゲート開口部の底面の保護膜を選択的に除去する工程と、前記保護膜及び前記ゲート開口部直下の前記第１のソース層表面をエッチングして、前記ゲート絶縁膜を露出し、前記第１のソース層表面に凹部を形成する工程と、前記凹部及び前記ゲート開口部にシリコン膜を埋設する工程と、前記シリコン膜上部にドレイン層を形成し、前記シリコン膜下部に前記第１のソース層と接する第２のソース層を形成し、前記ドレイン層と前記第２のソース層の間の前記シリコン膜にチャネル部と形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ソースコンタクト面積を増大させて、ソースコンタクト抵抗を低減できる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す平面図、図２は図１のＡ−Ａ線に沿う断面図である。本実施例では、縦型絶縁ゲート型電界効果トランジスタのソースコンタクト面積を増大させている。
【００１０】
図１に示すように、半導体記４０では、ゲート電極膜５上にゲートコンタクト９が設けられ、ゲート配線１２がゲートコンタクト９を介してゲート電極膜５に接続される。ゲート電極膜５が方形状に開口された部分にゲート絶縁膜６が設けられる。ゲート電極膜５が方形状に開口された部分の上部にドレインコンタクトが設けられ、ゲート絶縁膜６及びドレインコンタクト１１を覆うように、ドレインコンタクト１１に接続されるドレイン配線１４が設けられる。ソースコンタクト１０は、ゲート電極膜５とは離間して設けられ、ソースコンタクト１０を覆うように、ソースコンタクト１０に接続されるソース配線１３が設けられる。半導体記４０は、ゲートが方形状を有する縦型絶縁ゲート型電界効果トランジスタである。ここで、絶縁ゲート型電界効果トランジスタとは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）やＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）をいう。なお、これ以降、縦型絶縁ゲート型電界効果トランジスタを縦型トランジスタと略称する。
【００１１】
図２に示すように、半導体基板１の上部には、導電層としての第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａよりも深い導電層としての第２のソース層２ｂが設けられる。第２のソース層２ｂの上部には、半導体基板１の内部側になるほど狭くなる逆正四角錐形状の凹部３が設けられる。
【００１２】
半導体基板１上（第１主面）には、第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂが選択的に積層形成される。第１の層間絶縁膜４ａは、半導体基板１とゲート電極膜５の間を絶縁分離する。第２の層間絶縁膜４ｂは、ゲート電極膜５とソース配線１３及びドレイン配線１２などの配線の間を絶縁分離する。第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂが設けられない半導体基板１上（第１主面）、及び第２の層間絶縁膜４ｂ上には、第３の層間絶縁膜４ｃが設けられる。
【００１３】
凹部３上には、第１の層間絶縁膜４ａ、ゲート電極膜５、第２の層間絶縁膜４ｂ、及び第３の層間絶縁膜４ｃがエッチング開口された正四角柱の形状を有するゲート開口部が設けられる。エッチング開口されたゲート開口部の側面にはゲート絶縁膜６が設けられる。第１の層間絶縁膜４ａと凹部３が接する部分には、図中水平方向に突起した形状を有するゲート絶縁膜凸部６ａが設けられる。
【００１４】
エッチング開口され、側面にゲート絶縁膜６が設けられたゲート開口部には、導電層としての第３のソース層２ｃ、チャネル部７、及び導電層としてのドレイン層８が積層埋設される。第３のソース層２ｃは、下部が第２のソース層２ｂと接するように、上部が第１の層間絶縁膜４ａとゲート電極膜５の境界よりもゲート電極膜５側に延在し、凹部３上及びゲート開口部に埋設される。ゲート開口部に埋設される部分（第３のソース層２ｃ）は、ゲート絶縁膜６及びゲート絶縁膜凸部６ａと接する。
【００１５】
チャネル部７は、第３のソース層２ｃ上に、側面がゲート絶縁膜６を介してゲート電極膜に接するようにゲート開口部に埋設され、ゲートに印加される電圧によりソースとドレインの間に多数キャリアが流れるチャネル層が発生する。
【００１６】
ドレイン層８は、下部がゲート電極膜５と第２の層間絶縁膜４ｂの境界よりもゲート電極膜５側に延在し、チャネル部７上に、側面がゲート絶縁膜６と接するようにゲート開口部に埋設される。半導体記４０（縦型トランジスタ）のゲート部は、正四角柱の形状を有する。
【００１７】
ゲート電極膜５上には、第２の層間絶縁膜４ｂ及び第３の層間絶縁膜４ｃをエッチング開口したゲートコンタクト９が設けられ、ゲート電極膜５と接するゲート配線１２が設けられる。ゲート絶縁膜６及びドレイン層８上には、ドレインコンタクト１１が設けられ、ドレイン層８と接するドレイン配線１４が設けられる。第１のソース層２ａ上には、第３の層間絶縁膜４ｃをエッチング開口したソースコンタクト１０が設けられ、第１のソース層２ａと接するソース配線１３が設けられる。
【００１８】
次に、半導体装置の製造方法について、図３乃至図１２を参照して説明する。図３乃至図１２は半導体装置の製造工程を示す断面図である。
【００１９】
図３に示すように、まず、例えば面方位（１００）を有するシリコン半導体基板１上に熱酸化膜（例えば、１０ｎｍの膜厚）を形成する。この熱酸化膜を介して、選択的に、半導体基板１に砒素（Ａｓ）イオン注入（例えば、加速電圧３０ｋｅＶ、ドーズ量３ｅ１５／ｃｍ２）を行う。熱処理（例えば、１０３０℃、２０秒のＲＴＡ（Rapid  Thermal  Annealing））を実施して第１のソース層２ａを形成する。この熱酸化膜を剥離後、半導体基板１上に第１の層間絶縁膜４ａを形成する。第１の層間絶縁膜４ａには、例えば、熱酸化膜、シリコン窒化膜（ＳｉＮ膜）、及び気相成長法（ＣＶＤ法）を用いたＣＶＤシリコン酸化膜が順次積層された積層膜を用いる。
【００２０】
次に、図４に示すように、第１の層間絶縁膜４ａ上に、ゲート電極膜５、第２の層間絶縁膜４ｂを順次積層形成する。ゲート電極膜５には、例えば、気相成長法（ＣＶＤ法）を用いたボロンをドーピングしたアモルファスシリコン膜（例えば、膜厚２００ｎｍ）を用いる。第２の層間絶縁膜４ｂには、例えば気相成長法（ＣＶＤ法）を用いたＣＶＤシリコン酸化膜及びシリコン窒化膜（ＳｉＮ膜）が積層形成された積層膜を用いる。
【００２１】
続いて、図５に示すように、周知のリソグラフィー法を用いてレジスト膜をパターニングし、レジスト膜をマスクとして第２の層間絶縁膜４ｂ、ゲート電極膜５、及び第１の層間絶縁膜４ａを、例えばＲＩＥ（Reactive  Ion  Etching）法によりエッチングしてゲート電極領域を形成する。レジスト膜を除去後、層間絶縁膜を堆積し、ＣＭＰ（Chemical  Mechanical  Polishing）法により層間絶縁膜を平坦化し、再度層間絶縁膜を堆積して第３の層間絶縁膜４ｃを形成する。
【００２２】
そして、図６に示すように、周知のリソグラフィー法を用いてレジスト膜をパターニングし、レジスト膜をマスクとして第３の層間絶縁膜４ｃ、第２の層間絶縁膜４ｂ、ゲート電極膜５、及び第１の層間絶縁膜４ａを、例えばＲＩＥ法によりエッチングしてゲート領域となるゲート開口部を第１のソース層２ａ上に形成する。レジスト膜除去後に、開口され、露出された半導体基板１のＲＩＥによって発生したダメージ層を、例えばドライガスプロセスを用いてエッチング除去する。
【００２３】
次に、図７に示すように、ゲート領域となるゲート開口部に砒素（Ａｓ）イオン注入を行う。熱処理（例えば、ＲＴＡ処理）を実施して第１のソース層２ａよりも拡散深さの深い第２のソース層２ｂを形成する。この結果、第２のソース層２ｂが形成されるゲート領域となる開口部の半導体基板１表面は、他の領域よりも高濃度になる。
【００２４】
続いて、図８に示すように、気相成長法（ＣＶＤ法）を用いて、ゲート絶縁膜６、保護膜２１をゲート領域となるゲート開口部の底面及び側面、第３の層間絶縁膜４ｃ上に形成する。保護膜２１は、これ以降の工程でゲート絶縁膜６を保護する役目をし、例えば気相成長法（ＣＶＤ法）のアモルファスシリコン膜などを用いる。
【００２５】
そして、図９に示すように、例えばＲＩＥ法を用いて、ゲート領域となるゲート開口部の底面及び第３の層間絶縁膜４ｃ上の保護膜２１を選択的にエッチングし、ゲート領域となる開口部の側面の保護膜２１をスペーサ形状に残置する。ここで、ゲート絶縁膜６に対して保護膜２１のエッチングレートが大きな条件（選択比大）を採用しているので、ゲート領域となるゲート開口部の底面及び第３の層間絶縁膜４ｃ上のゲート絶縁膜６は、ほとんどエッチングされない。
【００２６】
次に、図１０に示すように、ウエットエッチング処理（例えば、希フッ酸（ＨＦ））により、ゲート領域となる開口部の底面及び第３の層間絶縁膜４ｃ上のゲート絶縁膜６をエッチング除去する。ここでは、ウエットエッチング処理を用いているが、ドライエッチング処理を用いてもよい。その場合、保護膜２１に対してゲート絶縁膜６のエッチングレートが大きな条件（選択比大）を採用するのが好ましい。
【００２７】
続いて、図１１に示すように、ＴＭＡＨ（tetramethylammonium  hydroxide）処理により、スペーサ形状の保護膜２１、ゲート領域となるゲート開口部の底面をエッチングする。ＴＭＡＨ処理では、シリコンに対してシリコン酸化膜などのエッチングレートが非常に小さく、且つエッチングレートにシリコンの面方位依存性がある。例えば、ＴＭＡＨが２０ｗｔ％、７９．８℃の条件では、面方位（１００）に対して、面方位（１１１）が０．０２７倍とエッチングレート非常に小さい。このため、ゲート領域となるゲート開口部の底面のエッチングされた部分（凹部３）は、エッチング面が（１１１）形状を有する正四角錐となる。ここでは、ＴＭＡＨ処理を用いているが、ＫＯＨなどのアルカリ処理を用いてもよい。凹部３が形成されたことにより、ゲート絶縁膜６の半導体基板１側端部に突起状のゲート絶縁膜凸部６ａが形成される。
【００２８】
そして、図１２に示すように、凹部３及びゲート開口部を覆うように、縦型トランジスタのボディとなるアモルファスシリコン膜を、例えば気相成長法（ＣＶＤ法）を用いて堆積する。堆積後、例えばＲＩＥ法を用いてアモルファスシリコン膜をエッチバックして、凹部３及びゲート開口部にアモルファスシリコン膜を残置する。このアモルファスシリコン膜に、例えば、砒素（Ａｓ）イオン注入（加速電圧４０ｋｅＶ、ドーズ量３ｅ１５／ｃｍ２と加速電圧１４０ｋｅＶ、ドーズ量１ｅ１４／ｃｍ２）を行う。熱処理（例えば、９５０℃、１０秒のＲＴＡ）を実施してドレイン層８を形成する。このとき、第２のソース層２ｂから砒素（Ａｓ）が上方拡散されて第３のソース層２ｃが形成される。
【００２９】
次に、図示していないが、ソースコンタクト及びゲートコンタクトを形成し、バリアメタル及び配線金属を堆積し、周知のリソグラフィー法を用いてレジスト膜をパターニングし、レジスト膜をマスクとして、バリアメタル及び配線金属をエッチングしてゲート配線１２、ソース配線１３、及びドレイン配線１４を形成する。
【００３０】
続いて、図示していないが、周知の技術を用いて第３の層間絶縁膜４ｃ以降の層間絶縁膜や多層配線層形成などを行い、多層配線化された半導体装置４０が完成する。
【００３１】
上述したように、本実施例の半導体装置及びその製造方法では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａよりが深く、上面側に半導体基板１表面から内部に向かって徐々に幅が狭くなる逆正四角錐形状の凹部３を有する第２のソース層２ｂが設けられる。凹部３上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。ゲート開口部の側面にはゲート絶縁膜６が設けられる。第１の層間絶縁膜４ａと凹部３が接する部分には、突起した形状を有するゲート絶縁膜凸部６ａが設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｃ、チャネル部７、及びドレイン層８が積層埋設される。ゲート開口部側面に形成されたゲート絶縁膜６は、アモルファスシリコン膜がゲート開口部に埋設する前まで保護膜２１で覆われる。
【００３２】
このため、従来よりもソースコンタクト面積を拡大することができ、縦型トランジスタのソースコンタクト抵抗を低減することができる。また、プロセス工程中、ゲート絶縁膜６が保護膜２１で保護され、ゲート絶縁膜に与えられるダメージを低減することができる。
【００３３】
なお、本実施例では、縦型トランジスタのゲートの形状を正四角柱にしているが、円柱或いは正四角柱以外の多角柱にしてもよい。また、ゲート電極膜に気相成長法で形成した絶縁膜を用いているが、ゲート電極膜５を高温酸化して側面にシリコン熱酸化膜（ゲート酸化膜）を形成してから、気相成長法で形成した絶縁膜を設け、ゲート電極膜５の側面部分のゲート絶縁膜を積層構造にしてもよい。更に、縦型トランジスタのソースを半導体基板１表面に設け、ドレインをゲート開口部の上部に設けているが、ソースをゲート開口部の上部に設け、ドレインを半導体基板１表面に設けてもよい。
【実施例２】
【００３４】
次に、本発明の実施例２に係る半導体装置及びその製造方法について、図面を参照して説明する。図１３は半導体装置を示す断面図である。本実施例では、縦型絶縁ゲート型電界効果トランジスタのソースコンタクトの形状を変更している。
【００３５】
図１３に示すように、半導体装置４０ａでは、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａよりも深い第２のソース層２ｂが設けられる。第２のソース層２ｂの上部には、正四角柱形状の凹部３ａが設けられる。
【００３６】
半導体基板１上（第１主面）には、第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂが選択的に積層形成される。第１の層間絶縁膜４ａは、半導体基板１とゲート電極膜５の間を絶縁分離する。第２の層間絶縁膜４ｂは、ゲート電極膜５とソース配線１３及びドレイン配線１２などの配線の間を絶縁分離する。第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂが設けられない半導体基板１上（第１主面）、及び第２の層間絶縁膜４ｂ上には、第３の層間絶縁膜４ｃが設けられる。
【００３７】
凹部３ａ上には、第１の層間絶縁膜４ａ、ゲート電極膜５、第２の層間絶縁膜４ｂ、及び第３の層間絶縁膜４ｃがエッチング開口された正四角柱の形状を有するゲート開口部が設けられる。エッチング開口されたゲート開口部の側面にはゲート絶縁膜６が設けられる。ゲート開口部直下には、正四角柱形状を有する凹部３ａが設けられる。第１の層間絶縁膜４ａと凹部３ａが接する部分には、図中水平方向に突起した形状を有するゲート絶縁膜凸部６ａが設けられる。
【００３８】
エッチング開口され、側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｄ、チャネル部７、及びドレイン層８が積層埋設される。第３のソース層２ｄは、下部が第２のソース層２ｂと接するように、上部が第１の層間絶縁膜４ａとゲート電極膜５の境界よりもゲート電極膜５側に延在し、凹部３ａ上及びゲート開口部に埋設される。ゲート開口部に埋設される部分（第３のソース層２ｄ）は、ゲート絶縁膜６及びゲート絶縁膜凸部６ａと接する。
【００３９】
チャネル部７は、第３のソース層２ｄ上に、側面がゲート絶縁膜６を介してゲート電極膜に接するようにゲート開口部に埋設され、ゲートに印加される電圧によりソースとドレインの間に多数キャリアが流れるチャネル層が発生する。
【００４０】
ドレイン層８は、下部がゲート電極膜５と第２の層間絶縁膜４ｂの境界よりもゲート電極膜５側に延在し、チャネル部７上に、側面がゲート絶縁膜６と接するようにゲート開口部に埋設される。半導体記４０ａ（縦型トランジスタ）のゲート部は、正四角柱の形状を有する。
【００４１】
ゲート電極膜５上には、第２の層間絶縁膜４ｂ及び第３の層間絶縁膜４ｃをエッチング開口したゲートコンタクト９が設けられ、ゲート電極膜５と接するゲート配線１２が設けられる。ゲート絶縁膜６及びドレイン層８上には、ドレインコンタクト１１が設けられ、ドレイン層８と接するドレイン配線が設けられる。第１のソース層２ａ上には、第３の層間絶縁膜４ｃをエッチング開口したソースコンタクト１０が設けられ、第１のソース層２ａと接するソース配線１３が設けられる。
【００４２】
ここで、凹部３ａ及びゲート開口部の形状を正四角柱にしているが、正四角柱以外の多角柱や円柱にしてもよい。
【００４３】
次に、半導体装置の製造方法について、図１４及び１５を参照して説明する。図１４及び１５は半導体装置の製造工程を示す断面図である。ここでは、ゲート絶縁膜を保護する側壁保護膜の形成までは、実施例１と同様（図１０）なので、図示及び説明を省略する。
【００４４】
図１４に示すように、ゲート開口部の底部のゲート絶縁膜をエッチング後、例えばＲＩＥ法を用いて、第２のソース層２ｂをエッチングして、正四角柱形状の凹部３ａを形成する。
【００４５】
次に、図１５に示すように、保護膜２１及び凹部３ａ表面のＲＩＥダメージ層をエッチング除去する。エッチング方法としては、例えば酸系或いはアルカリ系のエッチング液を用いる。凹部３ａが形成されたことにより、ゲート絶縁膜６の半導体基板１側端部に突起状のゲート絶縁膜凸部６ａが形成される。これ以降の工程は、実施例１と同様なので説明を省略する。
【００４６】
上述したように、本実施例の半導体装置及びその製造方法では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａよりが深く、上面側に正四角錐形状の凹部３ａを有する第２のソース層２ｂが設けられる。凹部３ａ上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。ゲート開口部の側面にはゲート絶縁膜６が設けられる。第１の層間絶縁膜４ａと凹部３ａが接する部分には、突起した形状を有するゲート絶縁膜凸部６ａが設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｄ、チャネル部７、及びドレイン層８が積層埋設される。ゲート開口部側面に形成されたゲート絶縁膜６は、アモルファスシリコン膜がゲート開口部に埋設する前まで保護膜２１で覆われる。
【００４７】
このため、従来よりもソースコンタクト面積を拡大することができ、縦型トランジスタのソースコンタクト抵抗を低減することができる。また、プロセス工程中、ゲート絶縁膜６が保護膜２１で保護され、ゲート絶縁膜に与えられるダメージを低減することができる。
【００４８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４９】
例えば、本実施例では、単層ゲートの縦型トランジスタについて詳述しているが、積層ゲートの縦型トランジスタにも適用することができる。また、実施例１及び２では、ゲート開口部の断面を垂直に加工成形しているが、ゲート開口部の断面をテーパー状或いは逆テーパー状に加工成形してもよい。また、実施例２では、ＲＩＥ法を用いてゲート開口部を形成後に第２のソース層２ｂを形成しているが、ゲート開口部の底部のゲート絶縁膜をエッチング後に第２のソース層２ｂを形成してもよい。
【００５０】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板表面に設けられ、ソース及びドレインの一方となる第１の導電層と、前記第１の導電層上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に設けられたゲート電極膜と、前記ゲート電極膜上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜、前記ゲート電極膜、及び前記第１の層間絶縁膜を貫通し、前記第１の導電層の一部を露出するように設けられた多角柱形状を有するゲート開口部と、前記ゲート開口部直下の前記第１の導電層表面に設けられ、前記半導体基板表面から内部に向かって徐々に幅の狭くなる逆多角錐形状を有する凹部と、前記ゲート開口部の側面に設けられ、前記第１の層間絶縁膜と前記凹部の間が突起状の形状を有するゲート絶縁膜と、前記凹部及び前記ゲート開口部の底部に、前記ゲート絶縁膜と接するように埋設され、ソース及びドレインの一方となる第２の導電層と、前記第２の導電層上の前記ゲート開口部に、前記ゲート絶縁膜を介して前記ゲート電極膜と接するように埋設され、ゲートに印加される電圧によりソース及びドレインの一方と他方の間に多数キャリアが流れるチャネル層が発生するチャネル部と、前記チャネル部上の前記ゲート開口部に、前記ゲート絶縁膜と接するように埋設され、ソース及びドレインの他方となる第３の導電層と、前記凹部の側面側及び底面側に設けられ、前記第１及び第２の導電層と接し、前記第１の導電層よりも深いソース及びドレインの一方となる第４の導電層とを具備することを特徴とする半導体装置。
【００５１】
（付記２）  前記ゲート電極膜と接する部分の前記ゲート絶縁膜は、前記ゲート電極膜を熱酸化した酸化膜とＣＶＤ絶縁膜の積層膜である付記１に記載の半導体装置。
【００５２】
（付記３）  半導体基板上に積層された第１の層間絶縁膜、ゲート電極膜、及び第２の層間絶縁膜を貫通したゲート開口部にソース、チャネル部、及びドレインが埋設された縦型半導体装置の製造方法であって、前記半導体基板表面に第１のソース層を形成する工程と、前記第１のソース層及び前記半導体基板上に、前記第１の層間絶縁膜、前記ゲート電極膜、及び前記第２の層間絶縁膜を積層形成し、前記第１のソース層上の前記第１の層間絶縁膜、前記ゲート電極膜、及び前記第２の層間絶縁膜を貫通するようにゲート開口部を形成し、前記第１のソース層表面の一部を露出する工程と、前記ゲート開口部の前記ゲート電極膜側面を熱酸化してゲート酸化膜を形成し、前記ゲート開口部の底面及び側面にゲート絶縁膜及び保護膜を積層形成し、前記ゲート開口部の底面の保護膜を選択的に除去する工程と、前記保護膜及び前記ゲート開口部直下の前記第１のソース層表面をエッチングして、前記ゲート絶縁膜を露出し、前記第１のソース層表面に凹部を形成する工程と、前記凹部及び前記ゲート開口部にシリコン膜を埋設する工程と、前記シリコン膜上部にドレイン層を形成し、前記シリコン膜下部に前記第１のソース層と接する第２のソース層を形成し、前記ドレイン層と前記第２のソース層の間の前記シリコン膜にチャネル部と形成する工程とを具備する半導体装置の製造方法。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施例１に係る半導体装置を示す平面図。
【図２】図１のＡ−Ａ線に沿う断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例２に係る半導体装置を示す断面図。
【図１４】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００５４】
１  半導体基板
２ａ  第１のソース層
２ｂ  第２のソース層
２ｃ、２ｄ  第３のソース層
３、３ａ  凹部
４ａ  第１の層間絶縁膜
４ｂ  第２の層間絶縁膜
４ｃ  第３の層間絶縁膜
５  ゲート電極膜
６  ゲート絶縁膜
６ａ  ゲート絶縁膜凸部
７  チャネル部
８  ドレイン層
９  ゲートコンタクト
１０  ソースコンタクト
１１  ドレインコンタクト
１２  ゲート配線
１３  ソース配線
１４  ドレイン配線
２１  保護膜
４０、４０ａ  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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