(57)【要約】【課題】記憶装置間のクロストークがなく、高集積化ができて量産性に富み高信頼性の記憶装置およびその製造方法を提供する。【解決手段】記憶装置１０は、抵抗変化膜１１を含む抵抗変化素子１２と電流抑制層１３を含む電流抑制素子１４とが直列に接続されている。そして、抵抗変化膜１１は、第１の層間絶縁膜１６を貫通して形成された第１のコンタクトホール１７の下部に配置され、電流抑制層１３は第１のコンタクトホール１７の上部で、かつ抵抗変化膜１１に対向する位置に配置されている。そして、抵抗変化膜１１と電流抑制層１３とは第１のコンタクトホール１７の中に形成されたプラグ１８により電気的に接続されており、プラグ１８中の導電層１９は抵抗変化素子１２および電流抑制素子１４の一部を構成している。【選択図】図１
2009094344.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して形成された第１のコンタクトホール中に各々の少なくとも一部が形成された抵抗変化素子と電流抑制素子と、を有する記憶装置であって、
前記抵抗変化素子は抵抗変化膜を有し、前記第１のコンタクトホールの上部または下部に配置され、
前記電流抑制素子は電流抑制層を有し、前記電流抑制層は前記第１のコンタクトホールの下部または上部で、かつ前記抵抗変化膜に対向する位置に配置され、
前記抵抗変化膜と前記電流抑制層とは前記第１のコンタクトホールの中に形成されたプラグにより電気的に接続されており、前記プラグ中の導電層は前記抵抗変化素子および前記電流抑制素子の一部を構成することを特徴とする記憶装置。
【請求項２】
前記プラグ中の導電層は、前記抵抗変化膜に隣接し前記抵抗変化素子を構成する第１の電極層、前記電流抑制層に隣接し前記電流抑制素子を構成する第２の電極層、前記第１の電極層と前記第２の電極層とを接続する第３の電極層の少なくとも３層からなることを特徴とする、請求項１に記載の記憶装置。
【請求項３】
前記プラグは、前記第１の層間絶縁膜にマトリクス状に複数個形成され、
前記プラグの上部または下部に形成された前記抵抗変化層に接続されるストライプ状の第１の配線と、
前記プラグの下部または上部に形成された前記電流抑制層に接続されるストライプ状の第２の配線と、
をさらに備え、
前記第１の配線と前記第２の配線とは交差するように配置され、マトリクス状に形成された前記プラグを介して前記第１の配線と前記第２の配線とが接続されていることを特徴とする、請求項１または請求項２に記載の記憶装置。
【請求項４】
前記第１の電極層または前記第２の電極層は、前記第１のコンタクトホールの底面を少なくとも覆い、前記第１のコンタクトホールの側面の上部を覆わないことを特徴とする、請求項２または請求項３に記載の記憶装置。
【請求項５】
前記第２の電極層または前記第１の電極層は、前記第１のコンタクトホールの上面および前記側面の上部を覆って前記第１のコンタクトホール内に形成されていることを特徴とする、請求項４に記載の記憶装置。
【請求項６】
前記第３の電極層は、前記第１のコンタクトホール中において、前記第１の電極層および前記第２の電極層に周囲を取り囲まれていることを特徴とする、請求項４または請求項５に記載の記憶装置。
【請求項７】
前記第３の電極層は凸部を有する形状に形成され、前記凸部は前記第１の電極層または前記第２の電極層の凹部に嵌め込まれていることを特徴とする、請求項４または請求項５に記載の記憶装置。
【請求項８】
前記電流抑制素子は、ＭＩＭダイオード、ＭＳＭダイオード、あるいはバリスタであることを特徴とする、請求項１から７のいずれか１項に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化に適した量産性の高い記憶装置に関する。
【背景技術】
【０００２】
近年、いわゆる抵抗変化素子をメモリとして利用することが提案されている。このような抵抗変化素子は、主として金属酸化物材料により構成される薄膜を有し、この薄膜に電気パルスを印加すると、その抵抗値が変化し、かつ、その変化した抵抗値が保持される。この薄膜の高抵抗状態と低抵抗状態を、それぞれ、例えば２値データの“１”と“０”に対応させると、２値データを記憶することができる。印加される電気パルスによる電界の大きさや電流密度は、薄膜の物理的な状態を変化させるには十分で、かつ、薄膜を破壊しない程度であればよく、また、電気パルスを複数回印加してもよい。
【０００３】
このような抵抗変化素子を用いた記憶装置として、クロスポイント型のメモリ構造の上下の配線の交点部にメモリプラグが形成されて、このメモリプラグ内にバイポーラ特性を有する抵抗変化膜とダイオードを組み合わせて積層方向に形成し、高集積化とクロストークを抑制した記憶装置の構造が示されている（例えば、特許文献１参照）。
【特許文献１】米国特許第６７５３５６１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１で示されたメモリ構造は、１つのコンタクトホールの中に電流抑制素子と抵抗変化膜からなる記憶装置とを積層するもので、少なくとも６層の異なる材料の層を積層して形成する必要があるが、このような複雑な積層構造の製造は簡単ではなく、所謂プロセスルールが１００ｎｍ未満となるような微細なプロセスでは、かなり困難な構造形成となる。また、電流抑制素子はコンタクトホール内で形成されるので、電流抑制素子の電流容量がコンタクトホールの直径で決まってしまい、電流抑制素子の単位面積あたりの許容電流量が十分大きくなければ、抵抗変化素子を安定的に動作させるために必要な電流を確保することが難しいという課題も生じる。
【０００５】
本発明は、上記課題を解決するものであり、抵抗変化膜を含む抵抗変化素子と電流抑制層を含む電流抑制素子とを直列に接続する記憶装置を構成するときに、抵抗変化膜と電流抑制層とを接続するコンタクトホールの中に抵抗変化素子の電極層と電流抑制素子の電極層を自己整合的に接続する構造を形成することにより、高集積化ができて量産性に富み高信頼性の記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の記憶装置は、基板と、前記基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通して形成された第１のコンタクトホール中に各々の少なくとも一部が形成された抵抗変化素子と電流抑制素子と、を有する記憶装置であって、前記抵抗変化素子は抵抗変化膜を有し、前記第１のコンタクトホールの上部または下部に配置され、前記電流抑制素子は電流抑制層を有し、前記電流抑制層は前記第１のコンタクトホールの下部または上部で、かつ前記抵抗変化膜に対向する位置に配置され、前記抵抗変化膜と前記電流抑制層とは前記第１のコンタクトホールの中に形成されたプラグにより電気的に接続されており、前記プラグ中の導電層は前記抵抗変化素子および前記電流抑制素子の一部を構成する。このような構成とすることにより、高集積化された電気特性のばらつきが少ない高信頼性の記憶装置を有する記憶装置が実現できる。そして、クロストークを防止し、大きい電流容量の電流抑制素子を有する記憶装置が実現できる。
【０００７】
また、プラグ中の導電層は、抵抗変化膜に隣接し抵抗変化素子を構成する第１の電極層、電流抑制層に隣接し電流抑制素子を構成する第２の電極層、第１の電極層と第２の電極層とを接続する第３の電極層の少なくとも３層からなる構成としてもよい。このような構成とすることにより、抵抗変化素子と電流抑制素子とが直列に接続された記憶装置において、さらに高集積化に適した接続の構造を実現することができる。そして、このような構造とすることにより、第１のコンタクトホール中の抵抗変化素子の電極および電流抑制素子の電極の電極材料をそれぞれ独立に選択することができる。
【０００８】
また、プラグは、第１の層間絶縁膜にマトリクス状に複数個形成され、プラグの上部または下部に形成された抵抗変化層に接続されるストライプ状の第１の配線と、プラグの下部または上部に形成された電流抑制層に接続されるストライプ状の第２の配線と、をさらに備え、第１の配線と第２の配線とは交差するように配置され、マトリクス状に形成されたプラグを介して前記第１の配線と前記第２の配線とが接続されている構成としてもよい。このような構成とすることにより、クロスポイント型の記憶装置は、所謂プロセスルールが１００ｎｍ未満となるような微細プロセスと親和性がある量産プロセスにより高集積化して製作することができる。
【０００９】
また、第１の電極層または前記第２の電極層は、前記第１のコンタクトホールの底面を少なくとも覆い、前記第１のコンタクトホールの側面の上部を覆わない構成としてもよい。このような構成とすることにより、プラグ中の導電層の構造はさらに量産しやすく製造することができ、導電層を構成する電極層間の電気的な接続や導電層と抵抗変化膜または電流抑制層との電気的な接続もさらに良くすることができる。
【００１０】
また、第２の電極層または第１の電極層は、第１のコンタクトホールの上面および側面の上部を覆って第１のコンタクトホール内に形成されている構成としてもよい。このような構成とすることにより、プラグ中の導電層の構造はさらに量産しやすく製造することができ、導電層を構成する電極層間の電気的な接続や導電層と抵抗変化膜または電流抑制層との電気的な接続もさらに良くすることができる。
【００１１】
また、第３の電極層は、第１のコンタクトホール中において、第１の電極層および第２の電極層に周囲を取り囲まれている構成としてもよい。このような構成とすることにより、第３の電極層として、さらに導電性に富む材料を選択して使用することもできる。
【００１２】
また、第３の電極層は凸部を有する形状に形成され、凸部は第１の電極層または第２の電極層の凹部に嵌め込まれている構成としてもよい。このような構成とすることにより、電極層間の電気的な接続をさらに良くすることができる。
【００１３】
また、電流抑制素子は、ＭＩＭダイオード、ＭＳＭダイオード、あるいはバリスタである構成としてもよい。このような構成とすることにより、異なる極性の電気パルスを印加することによってデータを書き込む抵抗変化素子においてもクロストークが容易に防止できることに加えて、抵抗変化素子には十分な電流が印加できる構成とすることができる。
【発明の効果】
【００１４】
本発明の記憶装置は、抵抗変化膜を含む抵抗変化素子と電流抑制層を含む電流抑制素子とを直列に接続する記憶装置を構成するときに、抵抗変化膜と電流抑制層とを接続するコンタクトホールの中に抵抗変化素子の電極層と電流抑制素子の電極層を自己整合的に接続する構造を形成する。このような構成とすることにより、コンパクトに抵抗変化素子と電流抑制素子とが直列に接続することができるので、高集積化ができて量産性に富んだ高信頼性の記憶装置が実現できる。また、平坦な抵抗変化膜と平坦な電流抑制層とを接続するので、電気的な特性が揃ったばらつきの少ない記憶装置が実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態に係る記憶装置とその製造方法について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
【００１６】
（第１の実施の形態）
図１から図９は、本発明の第１の実施の形態を示す図である。図１は、本発明の第１の実施の形態に係る記憶装置１０、１５、２０の概略構成図を示す。図１（ａ）および（ｂ）は記憶装置１０、１５の構成を示す概略断面図である。図１（ｃ）は図１（ａ）の導電層が３層からなる記憶装置２０の構成を示す概略断面図である。
【００１７】
図１（ａ）において、記憶装置１０は、抵抗変化膜１１を含む抵抗変化素子１２と電流抑制層１３を含む電流抑制素子１４とが直列に接続されている。そして、抵抗変化膜１１は、第１の層間絶縁膜１６を貫通して形成された第１のコンタクトホール１７の下部に配置され、電流抑制層１３は第１のコンタクトホール１７の上部で、かつ抵抗変化膜１１に対向する位置に配置されている。そして、抵抗変化膜１１と電流抑制層１３とは第１のコンタクトホール１７の中に形成されたプラグ１８により電気的に接続されており、プラグ１８中の導電層１９は抵抗変化素子１２および電流抑制素子１４の一部を構成している。なお、図１（ａ）に示すように抵抗変化素子１２は、基板２１上に形成された第１の配線２２および導電層１９が抵抗変化膜１１の下部と上部に配置された構成からなり、電流抑制素子１４は、第１の層間絶縁膜１６および電流抑制層１３の上部に形成された第２の配線２３と導電層１９とが電流抑制層１３の上部と下部に配置された構成からなる。
【００１８】
また、図１（ｂ）の記憶装置１５は、抵抗変化膜１１を含む抵抗変化素子２４と電流抑制層１３を含む電流抑制素子２５とが直列に接続されている。そして、抵抗変化膜１１は、第１の層間絶縁膜１６を貫通して形成された第１のコンタクトホール１７の上部に配置され、電流抑制層１３は第１のコンタクトホール１７の下部で、かつ抵抗変化膜１１に対向する位置に配置されている。そして、抵抗変化膜２４と電流抑制層２５とは第１のコンタクトホール１７の中に形成されたプラグ１８により電気的に接続されており、プラグ１８中の導電層１９は抵抗変化素子２４および電流抑制素子２５の一部を構成している。なお、図１（ｂ）に示すように電流抑制素子２５は、基板２１上に形成された第１の配線２２および導電層１９が電流抑制層１３の下部と上部に配置された構成からなり、抵抗変化素子２４は、第１の層間絶縁膜１６および抵抗変化膜１１の上部に形成された第２の配線２３と導電層１９とが抵抗変化膜１１の上部と下部に配置された構成からなる。図１（ａ）と図１（ｂ）とは、抵抗変化膜１１と電流抑制層１３の位置がプラグ１８を挟んで上下配置が入れ替わった構造となっており、同じ特性および機能の記憶装置を実現している。
【００１９】
このような構成とすることにより、高集積化された電気特性のばらつきが少ない高信頼性の記憶装置を有する記憶装置が実現できる。そして、記憶装置間のクロストークを防止し、大きい電流容量の電流抑制素子を有する記憶装置が実現できる。この作用効果については、以下に述べる実施形態の説明において、詳述する。さらに、図１（ｃ）に示すようにプラグを複数の積層構造にて実現することもできる。プラグ１８中の導電層１９は、抵抗変化膜１１に隣接し抵抗変化素子１２を構成する第１の電極層２６、電流抑制層１３に隣接し電流抑制素子１４を構成する第２の電極層２７および第１の電極層２６と第２の電極層２７とを接続する第３の電極層２８の少なくとも３層からなる構成となっている。この記憶装置２０は、記憶装置としてマトリクス状に高集積化しやすい構成としている。すなわち、第１の配線２２は、第２の層間絶縁膜２９に同じ高さまで周囲を取り囲まれ、第２の配線２３は電流抑制層１３の上部に形成されて、電流抑制層１３とともに第３の層間絶縁膜３１に覆われている。
【００２０】
このような構成とすることにより、抵抗変化素子と電流抑制素子とが直列に接続された記憶装置において、さらに高集積化に適した接続の構造を実現することができる。そして、このような構造とすることにより、第１のコンタクトホール中の抵抗変化素子の電極および電流抑制素子の電極の電極材料をそれぞれ独立に選択することができる。
【００２１】
図２は図１（ｃ）で示した本実施の形態に係る記憶装置２０の構成を示す模式図で、図２（ａ）は半導体チップ表面３２から見た平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線の断面を矢印方向に見た概略断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図を示す。なお、図２（ｃ）は図１（ｃ）と同じ構成が示されている。
【００２２】
図２（ａ）において、記憶装置２０は第１の配線２２と第２の配線２３とに挟まれた抵抗変化素子１２、プラグ１８および電流抑制素子１４とが積層方向に直列に配置され電気的に接続されている。
【００２３】
また、図２（ｂ）および（ｃ）に示すように、記憶装置２０は、半導体基板２１上に第１の配線２２および第１の電極２６に挟まれた抵抗変化膜１１を含む抵抗変化素子１２と、第２の電極２７および第２の配線２３に挟まれた電流抑制素子１３を含む電流抑制素子１４が第１のコンタクトホール１７のプラグ１９により直列に接続された構成となっている。
【００２４】
ここで、電流抑制素子１４は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードまたはバリスタである構成とする。そうすると、抵抗変化素子１２に異なる極性の電気パルスを印加することによってデータを書き込むような特性を有している場合においてもクロストークを容易に防止できることに加えて、抵抗変化素子１２には十分な電流を印加できる構成とすることができる。そして、本実施の形態の記憶装置２０は電流抑制素子１４の下部電極に相当する第２の電極２７よりも上部電極に相当する第２の配線２３の面積を大きくする構成であるので、電流抑制素子１４はさらに大きい駆動電流で抵抗変化素子１２を駆動することができる。
【００２５】
図３は、図２（ｂ）および（ｃ）に示す概略断面図の構造で作製した記憶装置２０の抵抗変化素子１２に電気的パルスを印加したときの抵抗値の変化を示したものである。記憶装置２０の抵抗変化素子１２の第１の配線２２と、電流抑制素子１４の第２の配線２３との間に、極性が異なる２種類の電気的パルスを交互に印加すると、両配線間に印加された電圧により、抵抗変化素子１２の抵抗値が図３に示すように変化する。すなわち、図３に示すように、負電圧パルス（以下、その電圧をＥ１とする）を印加すると抵抗値が減少して低抵抗値Ｒａを示し、正電圧パルス（以下、その電圧をＥ２とする）を印加すると抵抗値が増加して高抵抗値Ｒｂを示す。ここでは、抵抗値を変化させるために必要な電圧として、負電圧はＥ１、正電圧はＥ２として電気的パルスを印加して安定な抵抗値の書き換えを行っている。
【００２６】
また、図３に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、抵抗変化素子１２の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図３では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図３に示すように、抵抗変化素子１２の抵抗値がＲｂのときに負電圧パルスを印加すると、抵抗値Ｒａが記録されて、抵抗変化素子１２の情報は「０」から「１」に書き換えられる。また、同様に抵抗変化素子１２の抵抗値がＲａのときに正電圧パルスを印加すると、抵抗値Ｒｂが記録されて、抵抗変化素子１２の情報は「１」から「０」に書き換えられる。
【００２７】
この情報を読み取るときには、抵抗変化素子１２の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ３を印加して、図４に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図４に示すように情報「０」または情報「１」が読み取られる。このようにして、記憶装置２０が動作する。
【００２８】
なお、図３および図４は、負電圧パルスを印加すると抵抗値が減少し、かつ、正電圧パルスを印加すると抵抗値が増加する特性を有する抵抗変化素子を用いた場合を例として示したものである。以降も、負電圧パルスを印加すると抵抗値が減少し、かつ、正電圧パルスを印加すると抵抗値が増加する特性を有する抵抗変化素子を用いた場合を例として実施の形態を説明するが、抵抗変化素子として正電圧パルスを印加すると抵抗値が減少し、かつ、負電圧パルスを印加すると抵抗値が増加する特性を有するものを用いた場合でも、記載の操作は（抵抗変化素子に関する記載における、大小関係および／あるいは正負関係を適宜修正することにより）同様に成立することを付記しておく。
【００２９】
図５は電流抑制素子１４の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示したもので、電流抑制素子１４をＭＩＭダイオード、ＭＳＭダイオードまたはバリスタで構成した場合、その電流−電圧特性は図５のようなものとなる。すなわち、正負ともに大きい電圧が印加されたときには電流抑制素子１４は比較的低抵抗となり、ＶＨやＶＬを超えない小さい電圧が印加されたときには電流抑制素子１４は比較的高抵抗となる。特に、ＭＳＭダイオードは半導体を金属間に挟んだ構造の為、大電流を流すことは可能であり（従って、流すことが可能な電流のレンジを大きくとることができ）、また、その特性は金属と金属に隣接する半導体との間に形成される電位障壁に起因するが、特にアモルファス半導体を使用する場合は半導体の構造に起因する特性バラツキは原理的に発生しないと考えられるため、微細化時の動作特性バラつきもなく、電流抑制素子としてより好ましいと考えられる。
【００３０】
本実施の形態の記憶装置２０は、抵抗変化素子１２と電流抑制素子１４が直列に接続された構成で電圧が印加される。このような構成にすると、再生電圧Ｅ３が印加される場合には、電流抑制素子１４は高抵抗であるので、再生電圧Ｅ３は電流抑制素子１４に比較的多く分圧して印加される。一方、抵抗値を書き換える大きい正電圧Ｅ２や負電圧Ｅ１が印加される場合には、電流抑制素子１４は低抵抗であるので、正電圧Ｅ２や負電圧Ｅ１は抵抗変化素子１２に比較的多く分圧して印加される。したがって、抵抗値を書き換えるときは、適切な大きさの電圧を記憶装置に印加することにより書き換えることができる。また、抵抗値を読み取るときの再生電圧Ｅ３を記憶装置２０に印加するときには、抵抗変化素子１２には比較的小さい分圧が印加されるので、ノイズ等が再生電圧Ｅ３に重畳されても誤って抵抗値を書き換えることなく、安全に抵抗値を読み取ることができる。
【００３１】
図６および図７は本実施の形態に係るクロスポイント型の記憶装置３０の概略構成図を示す。図６は記憶装置３０の構成を半導体チップ表面３３から見た概略構成図である。ここでは、例えば、８本の第１の配線３４（３４ａ、３４ｂ、３４ｃ、３４ｄ、３４ｅ、３４ｆ、３４ｇ、３４ｈ）と８本の第２の配線３５（３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ、３５ｆ、３５ｇ、３５ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子（図示せず）と電流抑制素子（図示せず）とがプラグ１８により直列に接続されて、第１の配線３４と第２の配線３５とに挟まれて配置されて記憶装置Ｅを構成する。そして、全体としてマトリックス状の記憶装置Ｅが複数構成されることとなる。なお、第１の配線３４と第２の配線３５とに挟まれて抵抗変化膜１１および電流抑制層１３が図６に示すようにシート状の形態で挟まれている。
【００３２】
図７（ａ）は、図６の記憶装置３０をＣ−Ｃ線の断面で矢印方向に見た概略断面図、図７（ｂ）は、同じく図６の記憶装置３０をＤ−Ｄ線の断面で矢印方向に見た概略断面図を示す。なお、図７（ａ）および（ｂ）で示した破線で囲まれた領域の中に、図２（ｂ）および（ｃ）で示した記憶装置２０と同様の構成からなる記憶装置３０の記憶装置Ｅを示す。
【００３３】
図７（ａ）および（ｂ）に示すように、プラグ１８は、第１の層間絶縁膜１６にマトリクス状に複数個形成され、プラグ１８の下部に形成された抵抗変化膜１１に接続するストライプ状の第１の配線３４と、プラグ１８の上部に形成された電流抑制層１３に接続するストライプ状の第２の配線３５と、をさらに備えて記憶装置３０が構成されている。そして、第１の配線３４と第２の配線３５とが、マトリクス状に形成されたプラグ１８を介して交差する形状に配置されている。なお、このときに抵抗変化膜１１と電流抑制層１３とがプラグ１８を挟んで上部と下部とに配置されているが、この位置関係が入れ替わった構成で本実施の形態の記憶装置を構成してもよい。また、同様に第１の配線３４と第２の配線３５との位置関係も入れ替わった構成で本実施の形態の記憶装置を構成してもよい。
【００３４】
このような構成とすることにより、クロスポイント型の記憶装置は、所謂プロセスルールが１００ｎｍ未満の微細なプロセスと親和性がある量産プロセスにより高集積化して製作することができる。
【００３５】
また、記憶装置３０は、情報の書き込み、読み出しを行う電圧を印加する第１の配線３４と第２の配線３５の間に抵抗変化素子１２と電流抑制素子１４とが直列に接続されていることにより、隣接する記憶装置によるクロストークによる誤動作を防止し、安定した動作の記憶装置を実現する。
【００３６】
また、電流抑制素子１４はＭＩＭダイオード、ＭＳＭダイオードまたはバリスタである構成とする。そうすると、抵抗変化素子１２が異なる極性の電気パルスを印加することによってデータを書き込むような特性を有している場合においてもクロストークが容易に防止できることに加えて、抵抗変化素子１２には十分な電流が印加できる構成とすることができる。
【００３７】
また、このときに、ノイズ電圧が電源ラインを介して印加電圧に付加されても、ほとんど電流抑制素子１４で吸収されるので、抵抗変化素子１２の抵抗値を誤って書き換えるなどの誤動作がほとんど生じないようにすることができる。
【００３８】
また、記憶装置３０は、第１の電極層２６と第２の電極層２７が第１のコンタクトホール１７の中に自己整合的に形成され、その結果として直列に接続された抵抗変化素子１２と電流抑制素子１４とが積層方向に形成される。このことから、メモリ素子の高集積化のプロセスに適した素子構造をもつ記憶装置３０を実現することができる。
【００３９】
また、第１の電極層２６と第２の電極層２７が第１のコンタクトホール１７の中に形成されることにより、抵抗変化素子の第１の電極層および電流抑制素子の第２の電極層とが第１のコンタクトホールのプラグと共有されている。したがって、電極層を形成するフォトマスク工程およびエッチング工程の工程数を削減することができ、工程を簡略化できる。
【００４０】
次に、本実施の形態による記憶装置の製造方法の例として、記憶装置２０の製造方法について、図８および図９を用いて順にプロセスフローを説明する。
【００４１】
本実施の形態に係る記憶装置２０の製造方法は、基板２１上に第１の配線２２を形成する工程と、第１の配線２２を覆い、基板２１上に第２の層間絶縁膜２９を形成したのち、第２の層間絶縁膜２９を第１の配線２２が露出するまで除去して第１の配線２２の上面の高さに平坦化する工程と、平坦化工程ののちに第１の配線２２および第２の層間絶縁膜２９上に抵抗変化膜１１を形成する工程とを含む。そして、抵抗変化膜１１を覆い、第２の層間絶縁膜２９および第１の配線２２上に第１の層間絶縁膜１６を形成する工程と、第１の層間絶縁膜１６を貫通して第１の配線２２上の抵抗変化膜１１の上の第１のコンタクトホール１７の中に導電層１９からなるプラグ１８を形成するプラグ形成工程と、プラグ１８を覆う電流抑制層１３および電流抑制層１３上に第２の配線層を形成する工程と、を含んでいる。そして、第２の配線層の一部をストライプ状に除去してプラグ１８上の電流抑制層１３上に第１の配線２２と直交するストライプ状の第２の配線２３を形成する工程と、を含み、導電層１９が抵抗変化素子１２および電流抑制素子１４の一部を構成することにより、抵抗変化素子１２および電流抑制素子１４が直列に接続されて形成されている。このように構成される製造方法について順にプロセスフローを説明する。
【００４２】
図８（ａ）に示すように、基板２１上に第１の配線２２となるＡｌ材料等の導電性材料を蒸着法とエッチング法によりストライプ状に形成する。なお、配線の材料としてＡｌ以外の金属材料、例えばＣｕ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｃｒ、Ｎｉ、Ｎｂ等の金属やこれらの混合物（合金）、あるいはＴｉＮ、ＴｉＷ、ＴａＮ、ＴａＳｉ２、ＴａＳｉＮ、ＴｉＡｌＮ、ＮｂＮ、ＷＮ、ＲｕＯ２、Ｉｎ２Ｏ３、ＳｎＯ２、ＩｒＯ２等の導電性を有する化合物や、又はこれらの積層構造物を使用することができるが、もちろん、これらに限定されるものではない。なお、配線材料の堆積方法としてスパッタ法やその他の方法を使用してもよい。そして、図８（ｂ）に示すように、第２の層間絶縁膜２９をＣＶＤ法等により基板２１と第１の配線２２とを覆うように形成する。
【００４３】
そして、図８（ｃ）に示すように、第１の配線２２の上面の高さまで第１の配線２２が露出するように、例えばＣＭＰ（化学的機械的研磨）技術により第２の層間絶縁膜２９を除去して平坦化し、第１の配線２２の間を埋め込むように第２の層間絶縁膜２９を形成する。そののちに図８（ｄ）に示すように、第１の配線２２と第２の層間絶縁膜２９上に抵抗変化膜１１となる材料をスパッタ法等により堆積し、エッチング法により必要な領域だけ残して抵抗変化膜１１を形成する。このように平坦化された面上に抵抗変化膜１１を形成することにより、ばらつきのない安定した特性の抵抗変化膜１１を形成することができる。ここで、抵抗変化膜１１を構成する抵抗変化材料としては、ペロブスカイト型遷移金属酸化物や典型金属又は遷移金属の酸化物等を用いることができる。具体的には、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３（０＜ｘ＜１）、ＴｉＯ２、ＮｉＯｘ（ｘ＞０）、ＣｕｘＯ（ｘ＞０）等やこれらの置換体、又はこれらの混合物や積層構造物が挙げられるが、もちろん、これらに限定されるものではない。
【００４４】
次に、図９（ａ）に示すように、抵抗変化膜１１を覆い、第２の層間絶縁膜２９および第１の配線２２上に第１の層間絶縁膜１６となる、例えばＳｉＯ２などの絶縁性材料をＣＶＤ法等により堆積する。そして、図９（ｂ）に示すように、例えば、ドライエッチング法により、抵抗変化膜１１上に第１の層間絶縁膜１６を貫通して第１のコンタクトホール１７を形成する。
【００４５】
次に、図９（ｃ）に示すように導電層１９からなるプラグ１８を第１のコンタクトホール１７中に形成する。このときに、プラグ１８中に形成された導電層１９は、抵抗変化膜１１に隣接し抵抗変化素子１２を構成する第１の電極層２６、電流抑制層１３に隣接し電流抑制素子１４を構成する第２の電極層２７および第１の電極層２６と第２の電極層２７とを接続する第３の電極層２８の少なくとも３層からなるように形成する。すなわち、第１の電極層２６となる導電性材料と、第１の電極層２６と第２の電極層２７とを電気的に接続する第３の電極層２８となる導電性材料と、第２の電極層２７となる導電性材料とを、スパッタ法により第１のコンタクトホール１７の中に順次積層方向に堆積させて形成する。これら３層の電極層を形成後、ＣＭＰ技術により第１の層間絶縁膜１６の上面３８まで、第１の層間絶縁膜１６が露出するように第２電極層２７を除去して、第１のコンタクトホール１７の中に３層からなるプラグ１８を形成する。
【００４６】
そして、図９（ｄ）に示すように、平坦化された上面３８の上に電流抑制層１３を構成する材料を堆積したのち、第２の配線２３となるＡｌ材料等の導電性材料を堆積する。そして、エッチング法によりプラグ１８を覆う電流抑制層１３および第２の配線２３をパターニングして図９（ｄ）のように形成する。さらに、電流抑制層１３および第２の配線２３を覆い、第１の層間絶縁膜１６の上に保護膜として第３の層間絶縁膜３１が、ＣＶＤ法などにより形成される。このようにして、記憶装置２０が形成される。ここで、電流抑制層１３を構成する材料としては、ＧａＮ等の化合物半導体や、Ａｌ２Ｏ３、ＳｉＯ２、Ｔａ２Ｏ５等の酸化物や、ＺｎＯ系バリスタ（ＺｎＯにＢｉ２Ｏ３、Ｓｂ２Ｏ3、ＣｏＯ、ＭｎＯ、Ｃｒ２Ｏ３、ＳｒＯ、ＢａＯ、Ｐｒ２Ｏ３等を添加したもの）や、ＳｉＮｘ（ｘ＞０）等の窒化物や、接合を形成したａ−Ｓｉや、又は有機物等が挙げられる。もちろん、これに限定されるものではなく、隣接する電極との接合において、印加される電圧の絶対値が増加するに連れてその抵抗値が減少するような非線形の電圧−電流特性を示すものであればよい。
【００４７】
このようにプラグを３層からなる構成とすることにより、抵抗変化素子と電流抑制素子とが直列に接続された記憶装置において、さらに高集積化に適した接続の構造を実現することができる。そして、このような構造とすることにより、第１のコンタクトホール中の抵抗変化素子の電極および電流抑制素子の電極の電極材料をそれぞれ独立に選択することができる。
【００４８】
また、このような製造方法の構成とすることにより、高集積化された電気特性のばらつきが少ない高信頼性の記憶装置を有する記憶装置が実現できる。そして、クロストークを防止し、大きい電流容量の電流抑制素子を有する記憶装置が実現できる。また、所謂プロセスルールが１００ｎｍ未満であるような微細なプロセスでも製造が容易で工程を簡略化して製造できる製造方法であり、半導体のプロセスルールと親和性に富む製造方法を実現することができる。
【００４９】
また、第１の電極層２６と第２の電極層２７とが第１のコンタクトホール１７の中に自己整合的に形成され記憶装置をコンパクトに製造することができるので、本実施の形態の記憶装置の製造方法は高集積化に適している。
【００５０】
なお、本実施の形態の記憶装置の製造方法において、上記の説明ではプラグの下部に抵抗変化膜を形成する工程およびプラグの上部に電流抑制層を形成する工程について説明したが、プラグの下部に電流抑制層を形成する工程およびプラグの上部に抵抗変化膜を形成する工程を実施しても、本実施の形態で説明した製造方法と同様の方法で記憶装置を製造することができる。
【００５１】
（第２の実施の形態）
図１０は第２の実施の形態に係る記憶装置４０の構成を示す模式図で、図１０（ａ）は半導体チップ表面４１から見た平面図、図１０（ｂ）は図１０（ａ）のＦ−Ｆ線の断面を矢印方向に見た概略断面図、図１０（ｃ）は図１０（ａ）のＧ−Ｇ線の断面を矢印方向に見た概略断面図を示す。
【００５２】
図１０（ａ）において、記憶装置４０は、第１の実施の形態で示した図２の記憶装置２０と同様に、第１の配線２２と第２の配線２３とに挟まれた抵抗変化素子１２、プラグ４２および電流抑制素子１４とが積層方向に直列に配置され電気的に接続されている。また、図１０（ｂ）および（ｃ）に示すように、記憶装置４０は、半導体基板２１上に、第１の配線２２および第１の電極層４４に挟まれた抵抗変化膜１１を含む抵抗変化素子１２と、第２の電極層４８および第２の配線２３に挟まれた電流抑制素子１４を含む電流抑制素子１４が第１のコンタクトホール１７のプラグ４２により直列に接続された構成となっている。したがって、記憶装置４０はプラグ４２の導電層４３の構造が記憶装置２０とは異なる。
【００５３】
図１０（ｂ）および（ｃ）において、プラグ４２の導電層４３を構成する第１の電極層４４は、第１のコンタクトホール１７の底面４５を少なくとも覆い、第１のコンタクトホール１７の側面４６の上部４７を覆わない形状に形成されている。また、第２の電極層４８は、第１のコンタクトホール１７の上面４９および側面４６の上部４７を覆って第１のコンタクトホール１７内に形成されている。さらに、第３の電極層５０は、第１のコンタクトホール１７中において、第１の電極層４４および第２の電極層４８に周囲を取り囲まれているように形成されている。
【００５４】
このような構成とすることにより、プラグ中の導電層の構造はさらに量産しやすく製造することができ、導電層を構成する電極層間の電気的な接続や導電層と抵抗変化膜または電流抑制層との電気的な接続もさらに良くすることができる。さらに、第３の電極層として、さらに導電性に富む材料を選択して使用することもできる。
【００５５】
次に、本実施の形態に係る記憶装置４０の製造方法について説明する。なお、プラグを形成するプラグ工程以外の工程は第１の実施の形態の記憶装置２０の製造方法を示す図８および図９で説明しており、これらの工程と同様であるので、これらについては説明を省略する。
【００５６】
図１１および図１２は、記憶装置４０のプラグを形成するプラグ形成工程についての製造方法を示す概略断面図であり、図１１および図１２にしたがってプラグ形成工程のプロセスフローについて説明する。
【００５７】
プラグを形成するプラグ形成工程までは、図８（ａ）〜（ｄ）、図９（ａ）（ｂ）と同様である。
【００５８】
その後、図１１（ａ）に示すように、第１の層間絶縁膜１６に形成された第１のコンタクトホール１７の底面４５と側面４６、および第１の層間絶縁膜１６の上面を覆うように、スパッタ法により第１の電極層４４となる導電膜５１を堆積する。そして、図１１（ｂ）に示すように第１のコンタクトホール１７の中を埋めて導電膜５１の上部に第３の電極層５０となる導電膜５２をスパッタ法により堆積して、導電膜５１と導電膜５２の積層構造が形成される。
【００５９】
次に、図１１（ｃ）に示すように、第１のコンタクトホール１７の中の導電膜５１と導電膜５２はそのまま埋め込まれた状態で、第１の層間絶縁膜１６上に積層された導電膜５１および導電膜５２がＣＭＰ技術により除去される。そして、図１１（ｄ）に示すように、第１のコンタクトホール１７の中に埋め込まれた導電膜５１および導電膜５２の上部の一部をさらにＣＭＰ技術により除去することにより、第１のコンタクトホール１７の上部に凹部５３を形成する。このようにして、第１の電極層４４および第３の電極層５０が形成される。このときに第１の電極層４４の上面５４の高さは、第３の電極層５０の上面５５の高さと同じか、または低くなるように形成される。このように形成することにより、凹部５３に形成する第２の電極層４８の形状と厚さを予め決めることができる。
【００６０】
そして、第２の電極層４８となる導電膜５６が、図１２（ａ）に示すように、第１のコンタクトホール１７の凹部５３を埋めて、かつ第１の層間絶縁膜１６の上に堆積される。この堆積された導電膜５６は、図１２（ｂ）に示すように、第１のコンタクトホール１７中の第２の電極層４８となる部分を残して、第１の層間絶縁膜１６の上の導電膜５６はＣＭＰ技術により除去される。そして、第１の層間絶縁膜１７の表面および第１のコンタクトホール中に形成された第２の電極層４８の上面４９は平坦化され、このようにして、プラグ４２は形成される。さらに、図１２（ｂ）に示すように、第１のコンタクトホール１７の中の上部に形成された第２の電極層４８の上に、電流抑制層１３および第２の配線層５７が形成される。そして、フォトリソグラフィ技術を用いてエッチングすることにより、第２の配線２３が形成される。このようにして、抵抗変化素子１２と電流抑制素子１４とが直列に接続されて構成された記憶装置４０が製造される。
【００６１】
図１１および図１２を用いて上記に説明したように、記憶装置４０のプラグ形成工程は、第１のコンタクトホール１７の底面４５と側面４６を覆う第１の電極層４４を形成する工程と、第１の層間絶縁膜１６の上部を覆って第１のコンタクトホール１７を埋め込んで第１の層間絶縁膜１６上に第３の電極層５０を形成する工程を含む。そして、第１の層間絶縁膜１６上の第３の電極層５０をＣＭＰ技術により第１の層間絶縁膜１６の表面が露出するまで除去したのちに、第１のコンタクトホール１７中の上部に埋め込まれた第１の電極層４４および第３の電極層５０の一部をＣＭＰ技術により除去して、第１のコンタクトホール１７の上部に凹部５３を形成する工程が含まれ実施される。そして、記憶装置４０のプラグ形成工程は、凹部５３を埋め込み第１の層間絶縁膜１６上に第２の電極層４８をＣＭＰ技術により第１の層間絶縁膜１６の表面が露出するまで除去して平坦化する工程と、からなる。
【００６２】
このような構成とすることにより、プラグ中の導電層の構造はさらに量産しやすく製造することができ、導電層を構成する電極層間の電気的な接続や導電層と抵抗変化膜または電流抑制層との電気的な接続もさらに良くすることができる。また、第３の電極層として、さらに導電性に富む材料を選択して使用することもできる。
【００６３】
なお、図１２（ｃ）に示す記憶装置４０と比べて、抵抗変化素子１２および電流抑制素子１４が形成されている位置が上と下で入れ替わっていても本実施の形態で示した記憶装置の製造方法は同様に適用することができる。また、このとき、プラグの導電層を構成する第１の電極層と第２の電極層との位置関係や形状が入れ替わることになるが、上述した実施形態の製造方法と同様に適用することができる。
【００６４】
（第３の実施の形態）
図１３は第３の実施の形態に係る記憶装置６０の構成を示す概略断面図である。本実施形態は、上述した第２の実施形態のバリエーションであり、図１１（ｄ）で凹部５３を形成したのちに、記憶装置４０の第３の電極層５０と同じ材料の導電層を積層することにより、図１３に示す凸部６２を有する形状の第３の電極層６１を形成することができる。したがって、記憶装置６０の第３の電極層５０は凸部６２を有する形状に形成され、凸部６２は第１の電極層４４または第２の電極層４８の凹部に嵌め込まれている構成となる。図１３では第１の電極層４４の凹部に嵌め込まれている。
【００６５】
このような構成とすることにより、電極層間の電気的な接続をさらに良くすることができる。
【００６６】
次に、図１４および図１５に、本実施の形態に係るクロスポイント型の記憶装置７０の概略構成図を示す。図１４は記憶装置７０の構成を半導体チップ表面７１から見た概略構成図である。ここでは、例えば、８本の第１の配線７２（７２ａ、７２ｂ、７２ｃ、７２ｄ、７２ｅ、７２ｆ、７２ｇ、７２ｈ）と８本の第２の配線７３（７３ａ、７３ｂ、７３ｃ、７３ｄ、７３ｅ、７３ｆ、７３ｇ、７３ｈ）とが示されている。そして、これらが交差したところに抵抗変化素子（図示せず）と電流抑制素子（図示せず）とがプラグ４２により直列に接続されて、第１の配線７２と第２の配線７３とに挟まれて配置されて記憶装置Ｌを構成する。そして、全体としてマトリックス状の記憶装置Ｌが複数構成されることとなる。なお、第１の配線７２と第２の配線７３とに挟まれて抵抗変化膜１１および電流抑制層１３が図１４に示すようにシート状の形態で挟まれている。
【００６７】
図１５（ａ）は、図１４の記憶装置７０をＪ−Ｊ線の断面で矢印方向に見た概略断面図を示す。図１５（ｂ）は、同じく図１４の記憶装置７０をＫ−Ｋ線の断面で矢印方向に見た概略断面図を示す。なお、図１５（ａ）および（ｂ）で示した破線で囲まれた領域の中に図１０（ｂ）および（ｃ）で示した記憶装置４０と同様の構成からなる記憶装置７０の記憶装置Ｌを示す。
【００６８】
図１５（ａ）および（ｂ）に示すように、プラグ４２は、第１の層間絶縁膜１６にマトリクス状に複数個形成され、プラグ４２の下部に形成された抵抗変化膜１１に接続するストライプ状の第１の配線７２と、プラグ４２の上部形成された電流抑制層１３に接続するストライプ状の第２の配線７３と、をさらに備えて記憶装置７０が構成されている。そして、第１の配線７２と第２の配線７３とが、マトリクス状に形成されたプラグ４２を介して交差する形状に配置されている。なお、このときに抵抗変化膜１１と電流抑制層１３とがプラグ４２を挟んで上部と下部とに配置されているが、この位置関係が入れ替わった構成で本実施の形態の記憶装置を構成してもよい。また、同様に第１の配線７２と第２の配線７３との位置関係も入れ替わった構成で本実施の形態の記憶装置を構成してもよい。
【００６９】
このような構成とすることにより、クロスポイント型の記憶装置は、所謂プロセスルールが１００ｎｍ未満であるような微細なプロセスと親和性がある量産プロセスにより高集積化して製作することができる。
【００７０】
また、記憶装置７０は、情報の書き込み、読み出しを行う電圧を印加する第１の配線７２と第２の配線７３の間に抵抗変化素子１２と電流抑制素子１４とが直列に接続されていることにより、隣接する記憶装置によるクロストークによる誤動作を防止し、安定した動作の記憶装置を実現する。
【産業上の利用可能性】
【００７１】
本発明は、微細化に適した量産性の高い記憶装置およびその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化、薄型化に有用である。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係る記憶装置の概略構成図で、（ａ）および（ｂ）は記憶装置の概略断面図、（ｃ）は（ａ）の導電層が３層からなる記憶装置の概略断面図
【図２】本発明の第１の実施の形態に係る記憶装置の構成を示す模式図で、（ａ）は半導体チップ表面から見た平面図、（ｂ）は（ａ）のＡ−Ａ線の断面を矢印方向に見た概略断面図、（ｃ）は（ａ）のＢ−Ｂ線の断面を矢印方向に見た概略断面図
【図３】本発明の第１の実施の形態に係る記憶装置の抵抗値の変化を示す模式図
【図４】２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図
【図５】ＭＩＭダイオードの電流−電圧特性（Ｉ−Ｖ特性）の模式図
【図６】本発明の第１の実施の形態に係るクロスポイント型の記憶装置の概略構成図で、半導体チップ表面から見た模式図
【図７】本発明の第１の実施の形態に係るクロスポイント型の記憶装置の概略構成図で、（ａ）は図６のＣ−Ｃ線の断面を矢印方向に見た概略断面図、（ｂ）は図６のＤ−Ｄ線の断面を矢印方向に見た概略断面図
【図８】（ａ）から（ｄ）は本発明の第１の実施の形態に係る記憶装置の製造方法を示すプロセスフロー図
【図９】（ａ）から（ｄ）は本発明の第１の実施の形態に係る記憶装置の製造方法を示すプロセスフロー図
【図１０】本発明の第２の実施の形態に係る記憶装置の構成を示す模式図で、（ａ）は半導体チップ表面から見た平面図、（ｂ）は（ａ）のＦ−Ｆ線の断面を矢印方向に見た概略断面図、（ｃ）は（ａ）のＧ−Ｇ線の断面を矢印方向に見た概略断面図
【図１１】（ａ）から（ｄ）は本発明の第２の実施の形態に係る記憶装置の製造方法を示すプロセスフロー図
【図１２】（ａ）から（ｃ）は本発明の第２の実施の形態に係る記憶装置の製造方法を示すプロセスフロー図
【図１３】本発明の第３の実施の形態における記憶装置の概略断面図
【図１４】本発明の第３の実施の形態に係るクロスポイント型の記憶装置の概略構成図で、半導体チップ表面から見た模式図
【図１５】本発明の第３の実施の形態に係るクロスポイント型の記憶装置の概略構成図で、（ａ）は図１４のＪ−Ｊ線の断面を矢印方向に見た概略断面図、（ｂ）は図１４のＫ−Ｋ線の断面を矢印方向に見た概略断面図
【符号の説明】
【００７３】
１０，１５，２０，３０，４０，６０，７０    記憶装置
１１    抵抗変化膜
１２，２４    抵抗変化素子
１３    電流抑制層
１４，２５    電流抑制素子
１６    第１の層間絶縁膜
１７    第１のコンタクトホール
１８，４２    プラグ
１９，４３    導電層
２１    基板
２２，３４，３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆ，３４ｇ，３４ｈ，７２，７２ａ，７２ｂ，７２ｃ，７２ｄ，７２ｅ，７２ｆ，７２ｇ，７２ｈ    第１の配線
２３，３５，３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅ，３５ｆ，３５ｇ，３５ｈ，７３，７３ａ，７３ｂ，７３ｃ，７３ｄ，７３ｅ，７３ｆ，７３ｇ，７３ｈ    第２の配線
２６，４４    第１の電極層（導電層）
２７，４８    第２の電極層（導電層）
２８，５０，６１    第３の電極層（導電層）
２９    第２の層間絶縁膜
３１    第３の層間絶縁膜
３２，３３，４１，７１    半導体チップ表面
３６，３８，４９，５４，５５    上面
４５    底面
４６    側面
５１，５２，５６    導電膜
５３    凹部
５７    第２の配線層
６２    凸部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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