(57)【要約】      （修正有）【課題】イントラパネル液晶ディスプレイ（ＬＣＤ）に適応され、クロック及びデータの両方を伝送する高伝送速度インターフェースを提供する。【解決手段】高伝送速度インターフェースは、データストリームを受信し、データストリームからクロック情報を抽出するためにデータストリームにおける特定データ形式を検出するよう適応されるクロック検出回路と、クロック検出回路に結合され、クロック情報に応じてデータストリームをサンプリングし、サンプリング結果に応じて画像データを抽出するよう適応されるデータ抽出回路を含む。【選択図】図７
2009048154.tif 000002
【特許請求の範囲】
【請求項１】
一のイントラパネル液晶ディスプレイ（ＬＣＤ）に適応され、一のクロック及びデータの両方を伝送する高伝送速度インターフェースであって、
一のデータストリームを受信し、前記データストリームからクロック情報を抽出するために前記データストリームにおける一の特定データ形式を検出するよう適応される一のクロック検出回路と、
前記クロック検出回路に結合され、前記クロック情報に応じて前記データストリームをサンプリングし、一のサンプリング結果に応じて一の画像データを抽出するよう適応される一のデータ抽出回路と、
を含む高伝送速度インターフェース。
【請求項２】
前記データストリームは、一のマルチレベル電圧信号により運ばれ、
前記マルチレベル電圧信号は、複数の電圧レベルを含み、
前記複数の電圧レベルのそれぞれは、一のｍビットバイナリコードを表す、請求項１に記載の高伝送速度インターフェース。
【請求項３】
前記特定のデータ形式は、連続する２つのｍビットバイナリコードにより表現される、請求項２に記載の高伝送速度インターフェース。
【請求項４】
前記マルチレベル電圧信号を受信し、前記データストリームを生成するために前記マルチレベル電圧信号を一の基準信号と比較するよう適応される一の比較回路をさらに含む請求項２に記載の高伝送速度インターフェース。
【請求項５】
前記データ抽出回路は、
前記クロック検出回路に結合され、前記クロック情報に応じて異なる位相を有する複数のクロック信号を生成する一の遅延ロックループと、
前記比較ユニット及び前記遅延ロックループに結合され、前記サンプリング結果を得るよう前記異なる位相を有する複数のクロック信号に応じて前記データストリームをサンプリングする一のサンプリングユニットと、
前記サンプリングユニットに結合され、前記サンプリング結果を受信し、前記画像データを獲得するよう前記サンプリング結果を復号化する一の復号化ユニットと、
を含む請求項４に記載の高伝送速度インターフェース。
【請求項６】
前記復号化ユニットは、一のルックアップテーブルまたは一の計算機である、請求項５に記載の高伝送速度インターフェース。
【請求項７】
前記ルックアップテーブルは、一のメモリ内に格納される、請求項６に記載の高伝送速度インターフェース。
【請求項８】
前記メモリは、一の不揮発性メモリである、請求項７に記載の高伝送速度インターフェース。
【請求項９】
ｍ＝２であり、
前記特定データ形式は、連続する００及び１１により表現される、請求項２に記載の高伝送速度インターフェース。
【請求項１０】
前記特定データ形式は、前記クロック情報だけに対応し、任意の画像データには対応しない、請求項１に記載の高伝送速度インターフェース。
【請求項１１】
一の液晶ディスプレイ（ＬＣＤ）に適応され、一のクロック及びデータの両方を伝送する高伝送速度インターフェースであって、
一のデータストリームに一の特定データ形式でクロック情報を組み込む一のエンコーダと、
前記データストリームを受信し、前記データストリームから前記クロック情報を抽出するために前記特定データ形式を検出するよう適応される一のクロック検出回路と、
を含む高伝送速度インターフェース。
【請求項１２】
前記エンコーダはさらに、前記データストリームを形成するよう画像データを符号化する請求項１１に記載の高伝送速度インターフェース。
【請求項１３】
前記クロック検出回路に結合され、前記クロック情報に応じて前記データストリームをサンプリングし、一のサンプリング結果に応じて前記画像データを抽出するよう適応される一のデータ抽出回路をさらに含む請求項１２に記載の高伝送速度インターフェース。
【請求項１４】
前記エンコーダは、前記データストリームを形成する複数のｍビットバイナリコードを生成するようｎビット画像データを符号化する、請求項１２に記載の高伝送速度インターフェース。
【請求項１５】
前記データストリームは、一のマルチレベル電圧信号により運ばれ、
前記マルチレベル電圧信号は、複数の電圧レベルを含み、
前記複数の電圧レベルのそれぞれは、一のｍビットバイナリコードを表す、請求項１４に記載の高伝送速度インターフェース。
【請求項１６】
前記マルチレベル電圧信号を受信し、前記データストリームを生成するために前記マルチレベル電圧信号を一の基準信号と比較するよう適応される一の比較回路をさらに含む請求項１５に記載の高伝送速度インターフェース。
【請求項１７】
前記データ抽出回路は、
前記クロック検出回路に結合され、前記クロック情報に応じて異なる位相を有する複数のクロック信号を生成する一の遅延ロックループと、
前記比較ユニット及び前記遅延ロックループに結合され、前記サンプリング結果を得るよう前記異なる位相を有する複数のクロック信号に応じて前記データ流れをサンプリングする一のサンプリングユニットと、
前記サンプリングユニットに結合され、前記サンプリング結果を受信し、前記画像データを獲得するよう前記サンプリング結果を復号化する一の復号化ユニットと、
を含む請求項１３に記載の高伝送速度インターフェース。
【請求項１８】
前記復号化ユニットは、一のルックアップテーブルまたは一の計算機である、請求項１７に記載の高伝送速度インターフェース。
【請求項１９】
前記ルックアップテーブルは、一のメモリ内に格納される、請求項１８に記載の高伝送速度インターフェース。
【請求項２０】
前記メモリは、一の不揮発性メモリである、請求項１９に記載の高伝送速度インターフェース。
【請求項２１】
前記復号化ユニットは、前記サンプリング結果を、復号化演算のためにｎビット画像データに回復する、請求項１７に記載の高伝送速度インターフェース。
【請求項２２】
前記特定データ形式は、連続する２つのｍビットバイナリコードにより構成される、請求項１１に記載の高伝送速度インターフェース。
【請求項２３】
ｍ＝２であり、
前記特定データ形式は、連続する００及び１１により表現される、請求項２２に記載の高伝送速度インターフェース。
【請求項２４】
前記特定データ形式は、前記クロックデータだけに対応し、任意の画像データには対応しない請求項１１に記載の高伝送速度インターフェース。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に、高伝送速度インターフェースに関わり、より具体的には、クロック及びデータの両方を伝送するイントラパネル高伝送速度インターフェースに関する。
【背景技術】
【０００２】
最近では、ディスプレイパネル技術は、消費者の要望に応じてディスプレイパネルのサイズを一層大型化し、その解像度を一層高度化しなくてはならない点で、より成熟してきている。しかし、大型および高解像度のディスプレイパネルは必然的に高イントラパネル動作周波数を必要とする。
【０００３】
従来のイントラパネルインターフェースは、複数の伝送線路対を必要とする。伝送線路が高周波数で動作する場合、伝送線路が同様の電気的特性を得ることは困難である。それ故に、受信端末が較正システムを提供することも困難であり、したがって、ビット誤り率を十分に下げることができない。さらに、この問題を解決するためには追加のコストが必要である。この欠点は、製品の競争力に影響を及ぼす。
【０００４】
周知のように、赤色、青色、及び緑色は、可視光の３つの原色である。したがって、画像データは、赤画像データ、緑画像データ、及び青画像データから構成可能である。図１を参照する。図１は、従来のＬＣＤパネルにおける伝送インターフェースを示す図である。図１に示すように、画像データＲ／Ｇ／Ｂデータは、クロック信号伝送線路１０及び複数の画像データ伝送線路対１１及び１２を介してイントラパネル駆動チップに伝送される。図１では、第１の画像データ伝送線路対は、１１と符号が付けられ、その他はすべて１２と符号が付けられる。伝送線路対のそれぞれは、すべての駆動チップの入力端子に結合される。図１に示すように、Ｎビットの画像データであるＲ／Ｇ／Ｂデータは、Ｎビットの赤画像データＲ１、Ｒ２、…、ＲＮ、緑画像データＧ１、Ｇ２、…、ＧＮ、及び青画像データＢ１、Ｂ２、…、ＢＮから構成可能である。このＬＣＤパネルの動作原理は、画像伝送線路対１１及び１２のそれぞれは、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジを使用して画像データＲ／Ｇ／Ｂデータを抽出し、そのデータをすべてのイントラパネル駆動チップの入力端子に伝送することである。第１の画像データ伝送線路対１１を例としてあげるに、クロック信号ＣＬＫがローレベルからハイレベルに変わるとき、第１の画像データ伝送線路対１１は、赤画像データの第１のビットＲ１を抽出する。クロック信号ＣＬＫがハイレベルからローレベルに変わるとき、第１の伝送線路対は、赤画像データの第２のビットＲ２をインターセプトする。残りの画像データ伝送線路対１２の動作原理は、画像データ伝送線路対１１の動作原理と同様であるので、ここでは簡潔にするために省略する。このようにして、１画素が１０ビットの画像データを有すると仮定し、図１に示すインターフェースと同じ構造を使用する場合、１５の画像データ伝送線路対と１つのクロック信号伝送線路が必要であることが理解できる。
【０００５】
上述した例は、小振幅差動信号（ＲＳＤＳ）伝送インターフェースと呼ぶ。上述のＲＳＤＳ伝送インターフェースは、伝送線路対を介して信号を伝送し、信号振幅は小さいことが可能にされる。したがって、ＲＳＤＳ伝送インターフェースでは、電磁波妨害（ＥＭＩ）はほとんど発生せず、高周波適用をサポートすることができる。しかしながら、各伝送線路対は、すべての駆動チップの入力端子に接続されなければならず、ロードは過度に高い。さらに、各伝送線路対は異なる環境で動作する。伝送線路対間の動作上の違いは、ＲＳＤＳインターフェースが高周波環境において使用される場合に幾つか問題を発生してしまう場合がある。
【０００６】
図２を参照する。図２は、従来のディスプレイパネルにおける別の伝送インターフェースを示す図である。図２に示すように、画像データＲ／Ｇ／Ｂデータは、クロック信号伝送線路２０及び画像データ伝送線路対２１を介してイントラパネル駆動チップに伝送される。単一の駆動チップについて、１つの伝送線路２０と１つの伝送線路対２１だけがその単一の駆動チップの入力端子に結合される。このディスプレイパネルの動作原理は、画像伝送線路対２１は、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジを使用して画像データＲ／Ｇ／Ｂデータを抽出し、その画像データＲ／Ｇ／Ｂデータを伝送線路対に接続される駆動チップに伝送することである。図２を参照するに、Ｎビットの画像データがあると仮定し、クロック信号ＣＬＫがローレベルからハイレベルに変わるとき、画像データ伝送線路対２１は、赤画像データの第１のビットＲ１を抽出する。次に、クロック信号ＣＬＫがハイレベルからローレベルに変わるとき、画像データ伝送線路対２１は、赤画像データの第２のビットＲ２を抽出する。このようにして、画像データ伝送線路対２１は、赤画像データＲ１乃至ＲＮ、緑画像データＧ１乃至ＧＮ、及び青画像データＢ１乃至ＢＮを連続的に抽出する。
【０００７】
上述した例は、ポイントツーポイント差動信号（ＰＰＤＳ）伝送インターフェースと呼ぶ。このインターフェースは、そのポイントツーポイント伝送を特徴とする。したがって、そのようなインターフェースの伝送端末のロードは比較的低く容易に評価される。さらに、このような種類のインターフェースは、単一の駆動チップによって必要とする伝送線路対は少ない。しかし、このような構造は、間違ったデータを抽出することを回避するために、線路対間に相対性があることを確実にするよう多少の制御を実行するための追加の制御信号を依然として必要とする。さらに、ＰＰＤＳインターフェースは、高周波環境において動作する場合、独立クロック信号を使用する。これは、ＥＭＩ及びクロックスキューの問題を発生する場合がある。
【０００８】
図３を参照する。図３は、従来のディスプレイパネルの別の伝送インターフェースを示す図である。図３では、画像データＲ／Ｇ／Ｂデータ及びクロック信号ＣＬＫは、単一の伝送線路対３０だけを介してパネルの駆動チップに伝送される。すなわち、各駆動チップは、データを入力するために、単一の伝送線路対３０だけに対応する。このディスプレイパネルの動作原理は、様々な振幅を使用して画像データＲ／Ｇ／Ｂデータ及びクロック信号ＣＬＫを画成し、それによりクロック信号ＣＬＫが入力信号の振幅を検出することにより抽出可能にすることである。クロック信号ＣＬＫがインターセプトされた後、クロック信号ＣＬＫは遅延ロックループ（ＤＬＬ）に伝送され、それにより、異なる位相を有するクロック信号が生成される。異なる位相を有するこれらのクロック信号を使用して画像データＲ／Ｇ／Ｂデータを抽出する。図３に示すように、伝送線路対３０は、クロック信号ＣＬＫ、制御信号Ｃ、ダミー信号Ｄ、及びＮビットの画像データＲ／Ｇ／Ｂデータを含む。Ｎビットの画像データＲ／Ｇ／Ｂデータは、Ｎビットの赤画像データＲ１乃至ＲＮ、緑画像データＧ１乃至ＧＮ、及び青画像データＢ１乃至ＢＮから構成可能である。クロック信号ＣＬＫの振幅は、画像データＲ／Ｇ／Ｂデータ、ダミー信号Ｄ、および制御信号Ｃの振幅の絶対値より大きい絶対値を有する。さらに、単一の画素に何ビットの画像データＲ／Ｇ／Ｂデータが含まれるか決定することにより、伝送を完了するのに必要な異なる位相を有するクロック信号ＣＬＫの数を把握することができる。１０ビットの画像データＲ／Ｇ／Ｂデータを例としてあげるに、１画素の伝送を完了するには、画像データＲ／Ｇ／Ｂデータに対応する３０のクロック信号、制御信号Ｃに対応する１つのクロック信号ＣＬＫ、クロック信号自体に対応する１つのクロック信号ＣＬＫ、及びダミー信号Ｄに対応する１つのクロック信号ＣＬＫを含む、異なる位相を有する３３のクロック信号ＣＬＫが必要となる。
【０００９】
前述した例は、非特許文献１に提案される。このような伝送インターフェースはさらに、ポイントツーポイント伝送モードを採用し、それにより、伝送端末におけるロードは小さくなり、また、評価及び制御が容易となる。さらに、このインターフェースは、様々な伝送線路対間で環境一貫性を考慮する必要がないが、振幅を検出する２つの追加比較器を必要とする。さらに、このインターフェースは、単一のポイントの電圧を比較し、それにより、信号のオーバーシュート／アンダーシュート現象が発生すると、このインターフェースの雑音排除性の質はよくない。したがって、クロック信号が誤って決定される場合がある。つまり、決定されたクロックの位相は正しくない場合がある。したがって、画像データを抽出するために間違ったクロックが使用される場合、それに応じて間違った画像データが抽出されてしまう。さらに、画像データは、２つの電圧レベルしか有さない。解像度が高すぎる場合、このインターフェースが高周波環境において使用される場合に誤りを生じうる。
【非特許文献１】「An Advanced Intra-Panel Interface with Clock Embedded Multi-Level Point-to-Point Differential Signaling for Large-Sized TFT LCD Applications」、ＳＩＤ、サムスン社、２００６年
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明は、上述した課題を解決する、クロック信号及びデータ信号の両方を転送する高伝送速度インターフェースを提供することを目的とする。
【課題を解決するための手段】
【００１１】
したがって、本発明は、高伝送速度インターフェース、より具体的には、低ロード、低電力消費、低雑音障害であり、また、クロックスキューがないという利点を有する高伝送速度インターフェースに関する。このインターフェースは、イントラパネル伝送に適応されることが好適である。
【００１２】
本発明は、イントラパネル液晶ディスプレイ（ＬＣＤ）に適応され、クロック及びデータの両方を伝送する高伝送速度インターフェースを提供する。この高伝送速度インターフェースは、クロック検出回路とデータ抽出回路を含む。クロック検出回路は、データストリームを受信し、データストリームからクロック情報を抽出するためにデータストリームにおける特定データ形式を検出するよう適応される。データ抽出回路は、クロック検出回路に結合され、クロック情報に応じてデータストリームをサンプリングし、サンプリング結果に応じて画像データを抽出するよう適応される。
【００１３】
本発明の高伝送速度インターフェースの一実施形態では、データストリームは、マルチレベル電圧信号により運ばれ、そのマルチレベル電圧信号は、複数の電圧レベルを含み、複数の電圧レベルのそれぞれは、ｍビットバイナリコードを表す。
【００１４】
本発明は、液晶ディスプレイ（ＬＣＤ）に適応され、クロック及びデータの両方を伝送する高伝送速度インターフェースを提供する。この高伝送速度インターフェースは、エンコーダとクロック検出回路を含む。エンコーダは、データストリームに特定データ形式でクロック情報を組み込むために使用する。クロック検出回路は、データストリームを受信し、データストリームからクロック情報を抽出するために特定データ形式を検出するよう適応される。
【００１５】
本発明の高伝送速度インターフェースの一実施形態では、エンコーダはさらに、データストリームを形成するよう画像データを符号化する。
【００１６】
一実施形態では、上述の高伝送速度インターフェースはさらにデータ抽出回路を含む。データ抽出回路は、クロック検出回路に結合され、クロック情報に応じてデータストリームをサンプリングし、サンプリング結果に応じて画像データを抽出するよう適応される。
【００１７】
一実施形態では、上述の高伝送速度インターフェースはさらにマルチレベル電圧信号を受信するよう適応され、データストリームを生成するためにマルチレベル電圧信号を基準信号と比較するために使用する比較回路を含む。
【００１８】
一実施形態では、上述のデータ抽出回路は、遅延ロックループ、サンプリングユニット、及び復号化ユニットを含む。遅延ロックループは、クロック検出回路に結合され、クロック情報に応じて異なる位相を有する複数のクロック信号を生成する。サンプリングユニットは、比較ユニット及び遅延ロックループに結合され、サンプリング結果を得るよう異なる位相を有する複数のクロック信号に応じてデータ流れをサンプリングするために使用する。復号化ユニットは、サンプリングユニットに結合され、サンプリング結果を受信し、画像データを獲得するようサンプリング結果を復号化するために使用する。
【発明を実施するための最良の形態】
【００１９】
添付図面は、本発明の更なる理解を与えるよう含まれ、また、本願の一部を構成するよう組み込まれる。説明と共に本発明の実施例を示す図面は、本発明の原理を説明する役割を有する。
【００２０】
次に、添付図面にその例を示す本発明の好適な実施形態を詳細に参照する。可能な場合には、同じまたは同様の部分を示すよう図面及び明細書中同じ参照番号を使用する。
【００２１】
上述したように、単一のまたは複数の線路対が伝送に使用され、従来の伝送インターフェースはしばしば２つの電圧レベルを使用して論理レベル１及び０を表す。しかし、動作周波数が高くなるにしたがって、システム全体が設計するのが難しくなってきている。低動作周波数を必要とするマルチレベル設計が有効な解決策であると考えられている。しかしながら、クロック信号を含む従来のマルチレベル設計は、非常に長い同期時間を必要とする。さらに、多くの場合、ディスプレイパネルには多くの駆動チップが存在するので、すべての駆動チップは、画像全体の画像データを同期出力できるよう同様の特性を有するよう調整されなくてはならない。このことはより一層マルチレベル構造を設計することを困難にする。したがって、従来のマルチレベル設計は大型ディスプレイパネルには適していない。
【００２２】
本発明は、クロック信号及びデータ信号を転送するためにマルチレベル信号を有する高伝送速度インターフェースと、その方法を提供する。原理は、従来のマルチビットバイナリコードを、低いビット数を有する２つの第１コードに分割する特定の符号化ストラテジを使用することである。この特定の符号化ストラテジでは、クロック信号のクロック情報として使用可能な追加コードがある。その場合、単純回路を使用してクロック信号をインターセプト及び抽出することができる。本発明の構造は非常に単純なので、同じディスプレイパネルの駆動チップは、特別な構成なしで同様の特性を示す。
【００２３】
図４を参照する。図４は、本発明の第１の実施形態による３ビットバイナリコード符号化表を示す図である。図４に示すように、３ビットバイナリコードＣｏｄｅ＿Ｄａｔａは、２つの２ビットの第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに分割可能である。なお、この実施形態では、３ビットバイナリコードＣｏｄｅ＿Ｄａｔａは、２つの２ビット第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂの和であることに留意されたい。第１コードもバイナリコードであり、２つ目の第１コードＣｏｄｅ＿Ｂの最上位ビット（ＭＳＢ）を、１つ目の第１コードＣｏｄｅ＿Ａの最下位ビット（ＬＳＢ）の位置にシフトし、次に、２つの第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂを共に加算することにより合計される。なお、任意の３ビットバイナリコードＣｏｄｅ＿Ｄａｔａを符号化する方法は１つ以上あることに留意されたい。図４には、３ビットバイナリコードＣｏｄｅ＿Ｄａｔａを符号化するための４つの異なる符号化ストラテジＳｅｔ＿１、Ｓｅｔ＿２、Ｓｅｔ＿３、及びＳｅｔ＿４を示す。
【００２４】
図４に示すように、符号化ストラテジＳｅｔ＿１、Ｓｅｔ＿２、及びＳｅｔ＿３では、２つ目の第１コードＣｏｄｅ＿ＢのＭＳＢは、１つ目の第１コードＣｏｄｅ＿ＡのＬＳＢの位置にシフトされ、次に、コードＣｏｄｅ＿Ａ及びシフトされたコードＣｏｄｅ＿Ｂを共に加算し、それにより、３ビットバイナリコードＣｏｄｅ＿Ｄａｔａを獲得する。
【００２５】
しかし、前述の符号化ストラテジは本発明を制限するものではない。図４から分かるように、符号化ストラテジＳｅｔ＿４は、符号化ストラテジＳｅｔ＿１〜Ｓｅｔ＿３とは異なる。コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿ＢとコードＣｏｄｅ＿Ｄａｔａ間では直接的な算術関係はない。これらはルックアップテーブルを直接調べることにより符号化される。
【００２６】
３ビットバイナリコード１０１を例としてあげるに、図４に示すように、各符号化ストラテジＳｅｔ＿１〜Ｓｅｔ＿４は、別個の結果に対応する。たとえば、符号化ストラテジＳｅｔ＿１では、Ｃｏｄｅ＿Ｄａｔａ（１０１）は、それぞれ、１０及び０１であるＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに符号化される。
１０１  →    １０
＋  ０１
１０１
【００２７】
さらに、符号化ストラテジＳｅｔ＿２及びＳｅｔ＿３では、Ｃｏｄｅ＿Ｄａｔａ（１０１）は、それぞれ、０１及び１１であるＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに符号化される。
１０１  →    ０１
＋  １１
１０１
【００２８】
さらに、符号化ストラテジＳｅｔ＿４では、Ｃｏｄｅ＿Ｄａｔａ（１０１）は、それぞれ、０１及び１１であるＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに符号化される。なお、上述したように、符号化ストラテジはルックアップテーブルを参照しており、Ｃｏｄｅ＿Ａ、Ｃｏｄｅ＿Ｂ、及びＣｏｄｅ＿Ｄａｔａ間には算術関係はないことに留意されたい。
【００２９】
また、前述した符号化ストラテジＳｅｔ＿１〜Ｓｅｔ＿４のそれぞれにおいて、本発明は、元のデータを表す上述したコードの符号化値に影響を与えることなくクロック信号のクロック情報を埋め込む幾つかのコードを見つけることができる。たとえば、図４に示すように、第１の符号化ストラテジＳｅｔ＿１に対応する３ビットバイナリコードＣｏｄｅ＿Ｄａｔａはいずれも第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに分割可能である。コードＣｏｄｅ＿Ａは、３つの値、すなわち、００、０１、及び１０から選択される。コードＣｏｄｅ＿Ｂは、４つの値、すなわち、００、０１、１０、及び１１から選択される。したがって、上述の符号化ストラテジＳｅｔ＿１〜Ｓｅｔ＿４において００乃至１１のシーケンスを見つけることは不可能である。したがって、本発明は、この特定のシーケンス（００乃至１１）を使用してクロック情報を表すことができる。つまり、本発明は、コード（００乃至１１）を伝送線路対に組み込み、その他の符号化されたデータと共に組み込まれたコードを伝送することができる。このようにすると、受信端末がこの特定のコードを受信すると、受信端末は、この特定のコードはクロック情報を表すことを認識し、次に、データストリーム全体からそのクロック情報を抽出することができる。
【００３０】
なお、上述の符号化ストラテジを実施する上述のエンコーダは、ルックアップテーブルまたは単純論理回路（たとえば、算術回路）を使用して実施可能であることに留意されたい。ルックアップテーブルは、読出し専用メモリ（ＲＯＭ）、フラッシュメモリ、及び電気消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）といった不揮発性メモリに格納可能である。さらに、本発明は、例示的に、３ビット画像データを、伝送のために２つの２ビットバイナリコードに符号化することを提案するが、符号化されるべきデータのビット数と、コードのビット数は、本発明にいかなる限定を与えるものではないことに留意されたい。つまり、本発明は、より大きいビット数を有する画像データを符号化する、または、画像データをより小さいビット数を有するより多くのコードに符号化するよう使用することができる。これらの変形はすべて本発明の精神に適合する。
【００３１】
図５を参照する。図５は、本発明の第１の実施形態による伝送信号の波形を示す図である。この実施形態では、４つの電圧レベルのそれぞれは、特定の２ビットバイナリコードをそれぞれ表すよう使用される。これらの２ビットバイナリコードでは、００は最も低いレベルを表し、０１は低いレベルを表し、１０は高いレベルを表し、１１は最も高いレベルを表す。画像データＲ／Ｇ／Ｂデータ及びクロック信号ＣＬＫは、唯一の伝送線路対５０を介してイントラパネル駆動チップに伝送される。したがって、各駆動チップは、唯一の伝送線路対５０を介して対応して入力される。したがって、そのロードは制御するのに好都合である。
【００３２】
図４及び５に示すように、３ビットバイナリコードＣｏｄｅ＿Ｄａｔａは、２つの第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに符号化可能であり、この２つの第１コードは、２つのクロック信号ＣＬＫの間に伝送される。図４に示すように、Ｓｅｔ＿１では、００から１１へのシーケンスはない。したがって、このデータ形式（００乃至１１）を、クロック信号ＣＬＫのクロック情報として使用可能である。上述の符号化ストラテジに応じて画像データを表すよう使用可能な他のデータ形式が構成され、システムの実際の画像データに応じて伝送される。図５を例としてあげるに、画像データを表す３ビットバイナリコードＣｏｄｅ＿Ｄａｔａ００１、１０１、０１１、１００、１０１、及び１１１は、それぞれ、データ形式（００＋０１）、（１０＋１１）、（０１＋０１）、（１０＋００）、（１０＋０１）、及び（１０＋１１）を介して伝送される。
【００３３】
Ｎビットの画像データＲ／Ｇ／Ｂデータは、Ｎビットの赤画像データＲ１、Ｒ２、…、ＲＮ、緑画像データＧ１、Ｇ２、…、ＧＮ、及び青画像データＢ１、Ｂ２、…、ＢＮから構成可能である。したがって、赤画像データ、緑画像データ、及び青画像データの各ビットは、上述の３ビットバイナリデータＣｏｄｅ＿Ｄａｔａとして組み合わせられ、次に、２つの２ビットバイナリコードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに符号化可能である。図５に示すように、赤画像データの第１のビットＲ１、緑画像データの第１のビットＧ１、及び青画像データの第１のビットＢ１は、１つの３ビットバイナリコードＣｏｄｅ＿Ｄａｔａを形成する。この３ビットバイナリコードＣｏｄｅ＿Ｄａｔａは、次に、エンコーダにより符号化される。残りの画像データＲ２乃至ＲＮ、Ｇ２乃至ＧＮ、及びＢ２乃至ＢＮも同様に符号化される。つまり、上述の３ビットデータ００１、１０１、０１１、１００、１０１、及び１１１は、画像データＲ／Ｇ／Ｂデータを表し、そのうち赤画像データＲ＿Ｄａｔａは０１０１１１であり、緑画像データＧ＿Ｄａｔａは００１００１であり、青画像データＢ＿Ｄａｔａは１１１０１１である。
【００３４】
図４及び５をさらに参照し、Ｒ１／Ｇ１／Ｂ１を例としてあげるに、１０１は、３ビットバイナリコードＣｏｄｅ＿Ｄａｔａの値である。第１の符号化ストラテジＳｅｔ＿１では、３ビットバイナリコードＣｏｄｅ＿Ｄａｔａは、２つの第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに分割され、第１コードＣｏｄｅ＿Ａは、１０であり、第１コードＣｏｄｅ＿Ｂは１１である。残りの３ビットバイナリコードも同じ符号化ストラテジにしたがって２つの第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂに同様に符号化される。このようにすると、受信端末は、第１コードＣｏｄｅ＿Ａ及びＣｏｄｅ＿Ｂを復号化することにより元の画像データ（元の３ビットバイナリデータ）を回復し、次に、その画像データに応じてディスプレイ装置を駆動可能である。この実施形態では、画像データは、第１の符号化ストラテジＳｅｔ＿１に応じて符号化されるが、本発明は別の符号化ストラテジを選択しうる。また、そのような選択は、本発明の範囲を超えるものではない。
【００３５】
上述の教示内容から、画像データＲ／Ｇ／Ｂデータのビット数が既知である限り、１画素を符号化するために必要な、異なる位相を有するクロック信号の数は、それに応じて決定可能であることが分かる。たとえば、１０ビット画像データＲ／Ｇ／Ｂデータは、（３×１０／３）×２＋２＋２＝２４の、異なる位相を有するクロック信号を伝送のために必要とする。なお、上述の式において、画素データ（（３×１０／３）×２＝２０のクロック信号を必要とする）自体以外に、２つの追加クロック信号を必要とする３ビット制御信号ＳＴＨ／ＰＯＬ／ＬＤもデータ伝送手順に必要であることに留意されたい。さらに、クロック信号ＣＬＫのクロック情報は、００及び１１の組み合わせ（前述したように、クロック情報は００乃至１１である）により表され、これは伝送に２つのクロック信号を必要とする。したがって、１０ビット画像データＲ／Ｇ／Ｂデータは、同じクロック信号周波数で、従来の伝送インターフェースのビットレートの１．３７５（３３／２４）倍のビットレートを有することを推測できる。
【００３６】
図６は、ディスプレイパネル環境に適用された第１の実施形態を示す。ディスプレイパネル環境は、タイマ６０、複数のチャネルＣｈ６０１、Ｃｈ６０２、…、Ｃｈ６１０、複数の伝送線路対Ｌ６０１、Ｌ６０２、…、Ｌ６１０、及び複数の列ドライバＣＤ６０１、ＣＤ６０２、…、ＣＤ６１０を含む。タイマ６０は、各チャネルＣｈ６０１−Ｃｈ６１０の出力を制御し、画像データを伝送線路対Ｌ６０１−Ｌ６１０を介して列ドライバＣＤ６０１−ＣＤ６１０に伝送する。図６から明らかに分かるように、ディスプレイパネルは、１０の列ドライバＣＤ６０１−ＣＤ６１０を含み、各列ドライバＣＤ６０１−ＣＤ６１０は、伝送線路対Ｌ６０１−Ｌ６１０を１つだけそれぞれ必要とする。したがって、ディスプレイパネル全体は、制御信号ＳＴＨ／ＰＯＬ／ＬＤを送信するための追加の制御線路を必要とすることなく１０の伝送線路対Ｌ６０１−Ｌ６１０だけを必要とする。さらに、伝送線路対Ｌ６０１−Ｌ６１０のロードは容易に推定され、また、伝送線路対Ｌ６０１−Ｌ６１０を通り伝送される信号は互いによる影響を受けない。このようにしてディスプレイパネルは、高周波適用を良好にサポートすることができる。
【００３７】
図７は、本発明の第１の実施形態によるデータ受信装置を示す機能ブロック図である。データ受信装置は、比較ユニット７０１、クロック信号検出器７０２、遅延ロックループ７０３、サンプリングユニット７０４、及び復号化ユニット７０５を含む。比較ユニット７０１は、サンプリングユニット７０４及びクロック信号検出器７０２に結合される。クロック信号検出器７０２は、遅延ロックループ７０３に結合される。遅延ロックループ７０３は、サンプリングユニット７０４に結合される。サンプリングユニット７０４は、復号化ユニット７０５に結合される。比較ユニット７０１は、符号化された信号対ＩＮ及びＩＮＢを受信する。ここで、ＩＮＢは、ＩＮのバー値である。比較ユニット７０１はさらに、ハイレベル基準電圧ＲＥＦ＿Ｈとローレベル基準電圧ＲＥＦ＿Ｌを受信する。比較ユニット７０１は、信号入力対ＩＮ及びＩＮＢを、２つの基準電圧ＲＥＦ＿Ｈ及びＲＥＦ＿Ｌに対して比較し、３つのレベルの指示信号Ｈｉ、Ｍｉｄ、及びＬｏを獲得する。３つのレベル指示信号Ｈｉ、Ｍｉｄ、及びＬｏは、クロック信号検出器７０２及びサンプリングユニット７０４の両方に入力される。クロック信号検出器７０２は、入力されたレベル指示信号Ｈｉ、Ｍｉｄ、及びＬｏからクロック信号ＣＬＫのクロック情報を抽出する。次に、クロック信号検出器７０２は、抽出された、クロック信号ＣＬＫのクロック情報を遅延ロックループ７０３に伝送する。遅延ロックループ７０３は、サンプリングユニット７０４に必要な位相を有するクロック信号を供給するようクロック情報に応じて様々な位相を有する複数のクロック信号ＣＬＫを生成する。さらに、遅延ロックループ７０３は、クロックスキューを阻止するよう異なる位相を有するクロック信号のそれぞれの遅延を適切に制御する。このようにすると、サンプリングユニット７０４は、誤った画像データＲ／Ｇ／Ｂデータを抽出しない。異なる位相を有するこれらのクロック信号を使用して、サンプリングユニット７０４は、所望のレベルの指示信号Ｈｉ、Ｍｉｄ、及びＬｏを正しくサンプリングすることができる。次に、復号化ユニット７０５は、正しいレベルの指示信号Ｈｉ、Ｍｉｄ、およびＬｏに応じて、対応画像データＲ／Ｇ／Ｂデータ及び制御信号ＳＴＨ／ＰＯＬ／ＬＤを復号化する。
【００３８】
しかし、遅延ロックループ７０３は例としてみなすべきであり、また、本発明の限定であることを意図しないことに留意されたい。実際の実施において、本発明は、代案として、遅延ロックループではなく位相ロックループ（ＰＬＬ）を採用してもよい。たとえば、ＰＬＬは、クロック信号のデータに応じてクロック信号を生成するよう適応され、また、サンプリングユニットは、そのクロック信号を使用してレベル指示信号をサンプリングし、それにより、対応する画像データが得られる。この変形は、依然として本発明の範囲内である。
【００３９】
図８は、図７のデータ受信装置の比較ユニット７０１及びクロック信号検出器７０２の回路を示す。クロック信号ＣＬＫの抽出されたデータは、画像データＲ／Ｇ／Ｂデータを抽出するために、異なる位相を有する複数のクロック信号を生成するよう遅延ロックループ７０３に伝送されるべきである。したがって、信号の品質が非常に重要である。したがって、実施形態の１つの面では、回路構造の雑音排除性を向上するよう差動入力回路が回路構造において使用される。図８に示すように、回路図は、３つの比較器８０１、８０２、及び８０３と、３つのＤフリップフロップ８１１、８１２、及び８１３と、２つの遅延ユニット８２１及び８２２と、２つのＯＲゲート８３１及び８３２と、１つのＡＮＤゲート８４１を含む回路を示す。第１の比較器８０１は、符号化された信号対ＩＮ及びＩＮＢと、２つの基準電圧ＲＥＦ＿Ｈ及びＲＥＦ＿Ｌを受信する。第１の比較器８０１の出力端子は、第１のＤフリップフロップ８１１に結合される。第３の比較器８０３は、符号化された信号対ＩＮ及びＩＮＢと２つの基準電圧ＲＥＦ＿Ｈ及びＲＥＦ＿Ｌを受信する入力端子と、第２のＤフリップフロップ８１２に結合される出力端子とを含む反転型比較器である。第２の比較器８０２は、符号化された信号対ＩＮ及びＩＮＢを受信する。第１のＤフリップフロップ８１１は、供給電圧ＶＣＣを受信し、また、第１の遅延ユニット８２１の出力端子に結合されるリセット端子Ｒと、第１のＯＲゲート８３１及びＡＮＤゲート８４１に結合される出力端子を含む。第２のＤフリップフロップ８１２は、供給電圧ＶＣＣを受信し、また、第１の遅延ユニット８２１の出力端子に結合されるリセット端子Ｒと、第１のＯＲゲート８３１及びＡＮＤゲート８４１に結合される出力端子を含む。第１のＯＲゲート８３１は、リセット信号ＲＥＳＥＴを受信し、また、第１の遅延ユニット８２１の入力端子に結合される出力端子を含む。ＡＮＤゲート８４１は、第３のＤフリップフロップ８１３に結合される出力端子を含む。第３のＤフリップフロップ８１３は、供給電圧ＶＣＣを受信し、また、第２のＯＲゲート８３２の出力端子に結合されるリセット端子Ｒと、第２の遅延ユニット８２２に結合される出力端子を含み、クロック指示信号ＣＫｏｕｔを出力する。第２の遅延ユニット８２２は、第２のＯＲゲート８３２に結合される出力端子を含む。第２のＯＲゲート８３２は、リセット信号ＲＥＳＥＴを受信する。
【００４０】
図９は、図７に示す別のデータ受信装置の比較ユニット７０１及びクロック信号検出器７０２の回路を示す図である。この回路構造は、図８に示す前述の回路構造とは、図８に示す回路構造は差動入力を採用するのに対し、図９に示す回路構造は差動入力を採用せず、したがって、符号化された信号入力対ＩＮ及びＩＮＢを受信する必要がなく、また、符号化された信号ＩＮだけを受信すればよい点で異なる。しかし、この回路構造の比較ユニット７０１は、３つの基準電圧ＲＥＦ＿Ｈ、ＲＥＦ＿Ｌ、及びＲＥＦ＿ＭＩＤを必要とする。基準電圧ＲＥＦ＿ＭＩＤは、中間レベル基準電圧である。図９に示すように、回路は、３つの比較器９０１、９０２、及び９０３と、３つのＤフリップフロップ９１１、９１２、及び９１３と、２つの遅延ユニット９２１及び９２２と、２つのＯＲゲート９３１及び９３２と、１つのＡＮＤゲート９４１を含む。第１の比較器９０１は、符号化された信号ＩＮと、基準電圧ＲＥＦ＿Ｈを受信し、また、第１のＤフリップフロップ９１１に結合される出力端子を有する。第３の比較器９０３は、符号化された信号ＩＮ及び基準電圧ＲＥＦ＿Ｌを受信する入力端子と、第２のＤフリップフロップ９１２に結合される出力端子を含む。第２の比較器９０２は、符号化された信号ＩＮ及び基準電圧ＲＥＦ＿ＭＩＤを受信する。第１のＤフリップフロップ９１１は、供給電圧ＶＣＣを受信し、また、第１の遅延ユニット９２１の出力端子に結合されるリセット端子Ｒと、第１のＯＲゲート９３１及びＡＮＤゲート９４１に結合される出力端子を含む。第２のＤフリップフロップ９１２は、供給電圧ＶＣＣを受信し、また、第１の遅延ユニット９２１の出力端子に結合されるリセット端子Ｒと、第１のＯＲゲート９３１及びＡＮＤゲート９４１に結合される出力端子を含む。第１のＯＲゲート９３１はさらに、リセット信号ＲＥＳＥＴを受信し、また、第１の遅延ユニット９２１の入力端子に結合される出力端子を含む。ＡＮＤゲート９４１は、第３のＤフリップフロップ９１３に結合される出力端子を含む。第３のＤフリップフロップ９１３は、供給電圧ＶＣＣを受信し、また、第２のＯＲゲート９３２の出力端子に結合されるリセット端子Ｒと、第２の遅延ユニット９２２に結合される出力端子を含み、クロック指示信号ＣＫｏｕｔを出力する。第２の遅延ユニット９２２は、第２のＯＲゲート９３２に結合される出力端子を含む。第２のＯＲゲート９３２はさらに、リセット信号ＲＥＳＥＴを受信する。さらに、比較ユニット７０１及びクロック信号検出器７０２は上述の実施形態に従って説明したが、比較ユニット７０１及びクロック信号検出器７０２は上述した結合関係と同じ結合関係に制限されるわけではない。
【００４１】
図１０は、本発明の第１の実施形態による伝送信号の別の波形を示す図である。シーケンスにおける３ビットバイナリコードＣｏｄｅ＿Ｄａｔａは、１１１、１０１、１００、１１１、００１、及び１０１である。
【００４２】
図１０と共に図７、８（または９）も、抽出回路（データ受信回路）の動作原理についての説明のために参照する。最初に、比較器８０１−８０３（または９０１−９０３）は、入力された信号を基準電圧と比較し、３つのレベル指示信号Ｈｉ、Ｍｉｄ、Ｌｏを出力する。レベル指示信号は、次のように出力される。すなわち、入力された符号化信号ＩＮが００である場合、３つのレベル指示信号Ｈｉ、Ｍｉｄ、Ｌｏは、連続的に０、０、０である。入力された符号化信号ＩＮが０１である場合、３つのレベル指示信号Ｈｉ、Ｍｉｄ、Ｌｏは、連続的に０、０、１である。入力された符号化信号ＩＮが１０である場合、３つのレベル指示信号Ｈｉ、Ｍｉｄ、Ｌｏは、連続的に０、１、１である。そして、入力された符号化信号ＩＮが１１である場合、３つのレベル指示信号Ｈｉ、Ｍｉｄ、Ｌｏは、連続的に１、１、１である。ハイレベル指示信号Ｈｉが０から１に変わると、ハイレベル検出信号Ｈ＿ｄｅｔが０から１に変わる。同様に、ローレベル指示信号Ｌｏが０から１に変わると、ローレベル検出信号Ｌ＿ｄｅｔが０から１に変わる。ハイレベル検出信号Ｈ＿ｄｅｔ及びローレベル検出信号Ｌ＿ｄｅｔが、次のサンプリング信号の期間に蓄積されることを回避する目的で、ハイレベル検出信号Ｈ＿ｄｅｔが０から１に変わるか、または、ローレベル検出信号Ｌ＿ｄｅｔが０から１に変わる後、第１の遅延ユニット８２１（または９２１）は、１ビット期間より短い時間分遅延させ、それにより、Ｄフリップフロップ８１１（９１１）及び８１２（９１２）内に格納されるデータをリセットする。入力された符号化信号ＩＮが、００から１１に変わると、３つのレベル指示信号Ｈｉ、Ｍｉｄ、Ｌｏは、０、０、０から１、１、１に変わる。その間、ハイレベル検出信号Ｈ＿ｄｅｔ及びローレベル検出信号Ｌ＿ｄｅｔの両方は、０から１に換わる。次に、論理レベル１を有する信号が、ＡＮＤゲート８４１（または９４１）から生成され、Ｄフリップフロップ８１３（または９１３）に入力される。その後、第３のＤフリップフロップ８１３（または９１３）は、ＡＮＤゲート８４１（または９４１）から出力される信号に応じて、クロック指示信号ＣＫｏｕｔを出力する。したがって、クロック指示信号ＣＫｏｕｔは、そのとき１であり、遅延ロックループ７０３は、その後に結合し、異なる位相を有するクロック信号を生成し、それらを次の演算のためにサンプリングユニット７０４に供給する。クロック指示信号ＣＫｏｕｔが、次のサンプリング信号の期間に蓄積されることを回避する目的で、クロック指示信号が０から１に変更する後、第２の遅延ユニット８２２（または９２２）は１ビット期間より短い時間分遅延させ、それにより、Ｄフリップフロップ８１３（または９１３）内に格納されたデータをリセットする。
【００４３】
本発明の第１の実施形態では、クロック信号及びデータ信号を含むマルチレベル電圧信号を伝送する方法を提案する。図１１に示すように、伝送方法は、符号化段階１１Ａ及び抽出段階１１Ｂを含む。符号化段階１１Ａでは、３ビットバイナリコードが２つの２ビット第１コードに分割される。抽出段階１１Ｂでは、クロック信号の情報がその２つの２ビット第１コードにおける特定の形式から検出される。
【００４４】
要約するに、本発明のクロック信号及びデータ信号の両方を伝送する高伝送速度インターフェースは、１つのバイナリコードを２つの第１コードに分割するために特定の符号化ストラテジを使用し、それにより、単一の伝送線路対が、データと共にクロック信号を同時に転送することを可能にする。これは、ロードを少なくし、電力消費を節約し、また、様々な信号間の干渉及びクロックスキューを回避することが可能である。本発明のインターフェース及び方法は、そのビットレートを増加するようマルチレベル技術に依存し、それにより、従来の複数の伝送線路対の不利点が回避されるだけでなく、伝送効率がさらに従来のポイントツーポイント伝送技術より高くなる。
【００４５】
当業者には、本発明の範囲または精神から逸脱することなく様々な修正及び変更を本発明の構造に追加可能であることは明らかであろう。上述に鑑みて、本発明は、本発明の修正及び変形も、それらが請求項及びその等価物の範囲内である限り本発明の対象であることを意図する。
【図面の簡単な説明】
【００４６】
【図１】従来のＬＣＤパネルにおける伝送インターフェースを示す図である。
【００４７】
【図２】従来のディスプレイパネルにおける別の伝送インターフェースを示す図である。
【００４８】
【図３】従来のディスプレイパネルの別の伝送インターフェースを示す図である。
【００４９】
【図４】本発明の第１の実施形態による３ビットバイナリコード符号化表を示す図である。
【００５０】
【図５】本発明の第１の実施形態による伝送信号の波形を示す図である。
【００５１】
【図６】ディスプレイパネル環境に適用された第１の実施形態を示す図である。
【００５２】
【図７】本発明の第１の実施形態によるデータ受信装置を示す機能ブロック図である。
【００５３】
【図８】図７に示すデータ受信装置の比較ユニット７０１及びクロック信号検出器７０２の回路を示す図である。
【００５４】
【図９】図７に示す別のデータ受信装置の比較ユニット７０１及びクロック信号検出器７０２の回路を示す図である。
【００５５】
【図１０】本発明の第１の実施形態による伝送信号を示す別の波形図である。
【００５６】
【図１１】本発明の第１の実施形態による符号化段階及び抽出段階を含む方法を示すフローチャートである。
【符号の説明】
【００５７】
１０  クロック信号伝送線路
１１  第１の伝送線路対
１２  伝送線路対
２０  クロック信号伝送線路
２１  画像データ伝送線路対
３０  伝送線路対
５０  伝送線路対
６０  タイマ
ｃｈ６０１−ｃｈ６１０  チャネル
Ｌ６０１−Ｌ６１０  伝送線路対
ＣＤ６０１−ＣＤ６１０  列ドライバ
７０１  比較ユニット
７０２  クロック信号検出器
７０３  遅延ロックループ
７０４  サンプリングユニット
７０５  復号化ユニット
８０１、８０２、８０３  比較器
８１１、８１２、８１３  Ｄフリップフロップ
８２１、８２２  遅延ユニット
８３１、８３２  ＯＲゲート
８４１  ＡＮＤゲート
９０１、９０２、９０３  比較器
９１１、９１２、９１３  Ｄフリップフロップ
９２１、９２２  遅延ユニット
９３１、９３２  ＯＲゲート
９４１  ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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