(57)【要約】【課題】消費電力を低減し、信頼性を向上させた電気泳動表示装置を提供する。【解決手段】本発明の電気泳動表示装置は、複数の画素１０２を配列してなる表示領域を備え、前記画素１０２に、駆動用ＴＦＴ１２４と、画素電極１２１と対向電極１２２との間に電気泳動層１２３を挟持してなる電気泳動素子１２０と、ＳＲＡＭ１２５と、チャージポンプ回路１３１と、降圧用ＴＦＴ１３４と、が設けられている構成である。【選択図】図２
2009053639.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動層を挟持し、複数の画素からなる表示領域を備えた電気泳動表示装置であって、
前記一対の基板における一方の基板には、前記画素ごとに複数の画素電極が設けられ、
他方の基板には、前記電気泳動層を介して前記複数の画素電極と対向する対向電極が設けられ、
前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と接続されたメモリ回路と、前記メモリ回路と前記画素電極との間に接続された昇圧回路と、前記画素電極と接続された降圧回路と、が設けられていることを特徴とする電気泳動表示装置。
【請求項２】
前記表示領域に定電位配線が設けられており、
前記降圧回路が、前記定電位配線と前記画素電極との間に接続された電極スイッチング素子であることを特徴とする請求項１に記載の電気泳動装置。
【請求項３】
前記電極スイッチング素子の駆動信号入力端子が、前記メモリ回路の出力端子のうち前記昇圧回路と接続された第１の出力端子とは異なる第２の出力端子と接続されていることを特徴とする請求項２に記載の電気泳動表示装置。
【請求項４】
前記画素電極と前記定電位配線との間に、前記電極スイッチング素子と並列にキャパシタが接続されていることを特徴とする請求項２又は３に記載の電気泳動表示装置。
【請求項５】
前記昇圧回路がチャージポンプ回路であることを特徴とする請求項１から４のいずれか１項に記載の電気泳動表示装置。
【請求項６】
前記チャージポンプ回路が、直列接続された少なくとも３つのダイオードと、隣接する前記ダイオード間に一方の端子を接続された２つのキャパシタとを備えていることを特徴とする請求項５に記載の電気泳動表示装置。
【請求項７】
２つの前記キャパシタのうち第１のキャパシタに第１の制御線が接続される一方、第２のキャパシタには第２の制御線が接続されていることを特徴とする請求項６に記載の電気泳動表示装置。
【請求項８】
前記表示領域の画像更新期間に、
前記画素スイッチング素子を介して前記メモリ回路に画像データを入力する期間と、
前記画像データを入力された前記メモリ回路の出力信号を前記昇圧回路により昇圧して前記画素電極に入力する期間と、
前記電気泳動層を駆動して前記画素の表示を更新する期間と、
を有することを特徴とする請求項１から７のいずれか１項に記載の電気泳動表示装置。
【請求項９】
前記画素スイッチング素子及び前記メモリ回路が低電圧用トランジスタにより構成される一方、前記電極スイッチング素子が高電圧用トランジスタにより構成されていることを特徴とする請求項２から８のいずれか１項に記載の電気泳動表示装置。
【請求項１０】
一対の基板間に電気泳動層を挟持し、複数の画素からなる表示領域を備え、前記一対の基板における一方の基板には前記画素ごとに複数の画素電極が設けられ、他方の基板には、前記電気泳動層を介して前記複数の画素電極と対向する対向電極が設けられ、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と接続されたメモリ回路と、前記メモリ回路と前記画素電極との間に接続された昇圧回路と、前記画素電極と接続された降圧回路と、が設けられた電気泳動表示装置の駆動方法であって、
前記表示領域の画像を更新するステップが、
前記画素スイッチング素子を介して前記メモリ回路に画像データを入力する第１のステップと、
第１の階調を表示する前記画素では前記メモリ回路の出力信号を前記昇圧回路により昇圧して前記画素電極に入力する一方、前記第１の階調と異なる第２の階調を表示する前記画素では前記降圧回路により前記画素電極の電圧を低下させる第２のステップと、
前記電気泳動層を駆動して前記画素の表示を更新する第３のステップと、
を有することを特徴とする電気泳動表示装置の駆動方法。
【請求項１１】
前記画素の表示を更新するステップが前記対向電極にパルス波を入力して前記電気泳動層を駆動するステップであり、
前記対向電極へのパルス波の入力を、前記画素電極が所定電圧以上となった後に開始することを特徴とする請求項１０に記載の電気泳動表示装置の駆動方法。
【請求項１２】
前記昇圧回路が、少なくとも３つのダイオードと、隣接する前記ダイオードの間に接続された第１及び第２のキャパシタとを備えたチャージポンプ回路であり、
前記出力信号を昇圧するステップでは、前記第１及び第２のキャパシタに、互いに逆位相のパルス波をそれぞれ入力することを特徴とする請求項１０又は１１に記載の電気泳動表示装置の駆動方法。
【請求項１３】
前記メモリ回路に前記画像データを入力した後、前記チャージポンプ回路への前記パルス波の入力を開始することを特徴とする請求項１２に記載の電気泳動表示装置の駆動方法。
【請求項１４】
前記昇圧回路と前記降圧回路とを、前記メモリ回路から出力される２種類の異なる出力信号に基づいてそれぞれ駆動することを特徴とする請求項１０から１３のいずれか１項に記載の電気泳動表示装置の駆動方法。
【請求項１５】
請求項１から９のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置とその駆動方法、及び電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（特許文献１参照）。また、特許文献１記載の表示装置では、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルを接着している。そして、マイクロカプセルを挟持する画素電極と対向電極との間に発生させた電界により帯電粒子を制御することで画像を表示している。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図１２は、アクティブマトリクス方式の電気泳動表示装置における１画素の回路図である。図１２に示す画素３４０には、画素電極３３５と対向電極３３７との間に電気泳動層３３２を挟持した電気泳動素子３２８と、画素スイッチング用のＮ−ＭＯＳトランジスタ３４１と、メモリ回路３４６とが設けられている。メモリ回路３４６は、２つのＰ−ＭＯＳトランジスタ３４３，３４５と、２つのＮ−ＭＯＳトランジスタ３４２，３４４とを備えたＳＲＡＭ（Static Random Access Memory）である。この種の電気泳動装置では、Ｎ−ＭＯＳトランジスタ３４１を介して書き込まれた信号をメモリ回路３４６に保持できるため周期的なリフレッシュ動作が不要になるという利点がある。
その一方で、電気泳動層３３２に内蔵された電気泳動粒子を対向電極３３７側に移動させて十分なコントラストを得るために、メモリ回路３４６の電源に１０Ｖ以上の電圧を印加する必要がある。これは、低電位電源線３４９および高電位電源線３５０から供給されるメモリ回路３４６の電源電圧が、そのまま画素電極３３５への印加電圧となる回路構成であるからである。
そのため、メモリ回路３４６を構成する各トランジスタ３４２〜３４５を高電圧用トランジスタとする必要がある。またメモリ回路３４６に高電圧を供給していることで静止消費電力が高くなるという問題がある。
【０００４】
さらに、図１２に示す画素３４０を備えた電気泳動表示装置において、隣接画素に異なる階調の表示を行うと、隣接する画素電極３３５の間に大きな電位差が生じるために画素３４０間にリーク電流が生じる。
ここで図１３は、この画素間リークについての説明図である。図１３には、電気泳動表示装置の表示領域に配置された画素３４０のうち隣接する２つの画素３４０Ａ、３４０Ｂが示されている。図１３において、画素３４０Ａの画素電極３３５ａには、メモリ回路３４６ａのＰ−ＭＯＳトランジスタ３４１ａを介して高電位電源線３５０からハイレベル（高電位；例えば１５Ｖ）の電圧が供給されている。一方、画素３４０Ｂの画素電極３３５ｂはメモリ回路３４６ｂのＮ−ＭＯＳトランジスタ３４２ｂを介して低電圧電源線３４９と接続されてローレベル（低電位；例えば０Ｖ）となっている。そして、隣接する画素電極３３５ａ、３３５ｂ間の電位差によって生じた横方向の電界により、画素電極３３５ａ、３３５ｂと電気泳動層３３２とを接着している接着層３３０を介したリーク電流が生じる。
【０００５】
リーク電流は１画素あたりでは微小であるが、表示階調の異なるすべての隣接画素間で生じるため、表示領域全体としては大きくなり消費電力が増大する。また、リーク電流の発生により接着層３３０と画素電極３３５ａ、３３５ｂとの間で電気化学反応が生じる可能性がある。すなわち、イオン性マイグレーションや腐食により信頼性が低下する可能性がある。画素電極３３５ａ、３３５ｂに金や白金などの貴金属を使用すれば信頼性は向上するが、製造コストの増大や工程の複雑化を招くことになる。
【０００６】
本発明は、上記従来技術の問題点に鑑み成されたものであって、画素回路を低電圧で動作させることができる低消費電力の電気泳動表示装置とその駆動方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００７】
本発明の電気泳動表示装置は、上記課題を解決するために、一対の基板間に電気泳動層を挟持し、複数の画素からなる表示領域を備えた電気泳動表示装置であって、前記一対の基板における一方の基板には、前記画素ごとに複数の画素電極が設けられ、他方の基板には、前記電気泳動層を介して前記複数の画素電極と対向する対向電極が設けられ、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と接続されたメモリ回路と、前記メモリ回路と前記画素電極との間に接続された昇圧回路と、前記画素電極と接続された降圧回路と、が設けられていることを特徴とする。
この構成によれば、記憶された画像データに基づくメモリ回路からの出力信号を昇圧回路により昇圧して画素電極に供給することができるので、メモリ回路に対して画素電極に供給する電圧を印加する必要が無くなる。したがって、メモリ回路の電源電圧を従来より低くすることができ、メモリ回路の消費電力を低減することができる。またメモリ回路を構成する半導体素子に低電圧用の素子を用いることができるため、メモリ回路を小型化することができる。さらに、メモリ回路と画素電極との間に昇圧回路が介挿されているので、画素電極からのメモリ回路へのリーク経路を遮断することができる。
【０００８】
前記表示領域に定電位配線が設けられており、前記降圧回路が、前記定電位配線と前記画素電極との間に接続された電極スイッチング素子であることが好ましい。この構成によれば、１つのスイッチング素子により画素電極電位を降下させることができるので、画素の回路構成が複雑化するのを回避することができる。
【０００９】
前記電極スイッチング素子の駆動信号入力端子が、前記メモリ回路の出力端子のうち前記昇圧回路と接続された第１の出力端子とは異なる第２の出力端子と接続されていることが好ましい。この構成によれば、記憶された画像データに基づくメモリ回路の出力信号によって電極スイッチング素子を制御することができるので、昇圧回路と降圧回路の双方を効率よく駆動制御することができる。
【００１０】
前記画素電極と前記定電位配線との間に、前記電極スイッチング素子と並列にキャパシタが接続されていることが好ましい。この構成によれば、昇圧回路から画素電極に供給される電圧の変動を抑えることができ、また画像表示後の画素電極電位を効果的に保持することができる。
【００１１】
前記昇圧回路がチャージポンプ回路であることが好ましい。この構成によれば、比較的簡素な構成で昇圧回路を組み込むことができる。
またチャージポンプ回路の具体的構成としては、前記チャージポンプ回路が、直列接続された少なくとも３つのダイオードと、隣接する前記ダイオード間に一方の端子を接続された２つのキャパシタとを備えている構成である。この構成によれば、２つのキャパシタの充放電動作によって入力された信号を昇圧するチャージポンプ回路となる。
さらに詳細には、２つの前記キャパシタのうち第１のキャパシタに第１の制御線が接続される一方、第２のキャパシタには第２の制御線が接続されている構成である。これらの制御線を備えていれば、パルス波の供給によって容易にチャージポンプ回路を駆動することができる。
【００１２】
本発明に係る電気泳動表示装置では、その画像表示動作として、前記表示領域の画像更新期間に、前記画素スイッチング素子を介して前記メモリ回路に画像データを入力する期間と、前記画像データを入力された前記メモリ回路の出力信号を前記昇圧回路により昇圧して前記画素電極に入力する期間と、前記電気泳動層を駆動して前記画素の表示を更新する期間と、を有することが好ましい。
このようにメモリ回路の出力信号を昇圧して画素電極に入力する期間と、電気泳動層を駆動して画素の表示を更新する期間とを備えることで、画素電極の電位変動による表示の乱れを生じさせることなく画像の更新動作を実行することができる。また、画素を構成する各回路を駆動する時間が短くなるので、消費電力を節約することができる。
【００１３】
前記画素スイッチング素子及び前記メモリ回路が低電圧用トランジスタにより構成される一方、前記電極スイッチング素子が高電圧用トランジスタにより構成されていることが好ましい。この構成によれば、メモリ回路を低消費電力化、小型化できるのに加えて、リーク電流を低減できるという利点が得られる。
【００１４】
本発明の電気泳動表示装置の駆動方法は、一対の基板間に電気泳動層を挟持し、複数の画素からなる表示領域を備え、前記一対の基板における一方の基板には前記画素ごとに複数の画素電極が設けられ、他方の基板には、前記電気泳動層を介して前記複数の画素電極と対向する対向電極が設けられ、前記画素ごとに、画素スイッチング素子と、前記画素スイッチング素子と接続されたメモリ回路と、前記メモリ回路と前記画素電極との間に接続された昇圧回路と、前記画素電極と接続された降圧回路と、が設けられた電気泳動表示装置の駆動方法であって、前記表示領域の画像を更新するステップが、前記画素スイッチング素子を介して前記メモリ回路に画像データを入力する第１のステップと、第１の階調を表示する前記画素では前記メモリ回路の出力信号を前記昇圧回路により昇圧して前記画素電極に入力する一方、前記第１の階調と異なる第２の階調を表示する前記画素では前記降圧回路により前記画素電極の電圧を低下させる第２のステップと、前記電気泳動層を駆動して前記画素の表示を更新する第３のステップと、を有することを特徴とする。
この駆動方法によれば、画素内にメモリ回路と昇圧回路と降圧回路とを有する本発明の電気泳動表示装置において、表示領域の所望の画素で所望の表示状態を容易に得ることができる。
【００１５】
前記画素の表示を更新するステップが前記対向電極にパルス波を入力して前記電気泳動層を駆動するステップであり、前記対向電極へのパルス波の入力を、前記画素電極が所定電圧以上となった後に開始することが好ましい。この駆動方法によれば、表示の乱れを生じさせることなく表示画像の更新を行うことができる。すなわち、昇圧動作によって画素電極の電位が変動している期間中に対向電極を駆動すると、画素電極電位と対向電極電位の間で所期の電位状態を得られないため、画素電極電位が安定した後に対向電極を駆動することが好ましい。
【００１６】
前記昇圧回路が、少なくとも３つのダイオードと、隣接する前記ダイオードの間に接続された第１及び第２のキャパシタとを備えたチャージポンプ回路であり、前記出力信号を昇圧するステップでは、前記第１及び第２のキャパシタに、互いに逆位相のパルス波をそれぞれ入力することが好ましい。
この駆動方法によれば、第１及び第２のキャパシタに入力するパルス波のハイレベル電位をチャージポンプ回路に入力された信号に重畳することができる。
【００１７】
前記メモリ回路に前記画像データを入力した後、前記チャージポンプ回路への前記パルス波の入力を開始することが好ましい。この駆動方法によれば、表示すべき画像データがメモリ回路に記憶された後にチャージポンプ回路が動作するので、消費電力を節約するとともに、所期の電圧を確実に画素電極に供給することができる。
【００１８】
前記昇圧回路と前記降圧回路とを、前記メモリ回路から出力される２種類の異なる出力信号に基づいてそれぞれ駆動することが好ましい。この駆動方法によれば、画素電極電位の上昇及び下降をメモリ回路の出力に基づいて制御することができるので、画像表示を効率よく行うことができる。
【００１９】
本発明の電子機器は、先に記載の本発明の電気泳動表示装置を備えたことを特徴とする。この構成によれば、低消費電力で信頼性に優れた表示部を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る電気泳動表示装置とその駆動方法の一実施形態について図面を参照しつつ説明する。
【００２１】
（電気泳動表示装置）
図１は、本発明の一実施形態に係る電気泳動表示装置１００の構成概略図である。
電気泳動表示装置１００は、複数の画素１０２をマトリクス状に配列してなる表示領域１０３と、表示領域１０３の周辺に配置された走査線駆動回路１０６と、データ線駆動回路１０７と、共通電源変調回路１０８と、電気泳動表示装置を総合的に制御するコントローラ（制御部）１１０とを備えている。
表示領域１０３には、ｍ本の走査線１０４とｎ本のデータ線１０５とが縦横に延びて形成されている。Ｙ軸方向（データ線１０５の延在方向）に沿ってｍ個、Ｘ軸方向（走査線１０４の延在方向）に沿ってｎ個のマトリクス状に複数の画素１０２が配列されている。また、すべての画素１０２に共通の配線として、第１の制御線１１１と、第２の制御線１１２と、第１の電源線（高電位側電源線）１１３と、第２の電源線（低電位側電源線／定電位配線）１１４と、共通電極電源配線１１５とが形成されている。
【００２２】
図２は、画素１０２の回路構成図である。図２に示すように、画素１０２は、駆動用ＴＦＴ（画素スイッチング素子）１２４と、ＳＲＡＭ（Static Random Access Memory；メモリ回路）１２５と、電気泳動素子１２０と、チャージポンプ回路（昇圧回路）１３１と、降圧用ＴＦＴ（電極スイッチング素子／降圧回路）１３４と、を備えて構成されている。
【００２３】
電気泳動素子１２０は、画素電極１２１と、共通電極（対向電極）１２２と、電気泳動層１２３とを有している。
画素電極１２１は、Ａｌや、ＩＴＯ（インジウム・スズ酸化物）などの導電性材料から形成され、電気泳動層１２３への電圧印加用の電極である。画素電極１２１は、チャージポンプ回路１３１の出力端子（第３のダイオード１３２ｃのカソード）、及び降圧用ＴＦＴ１３４のソース電極と接続されている。
共通電極１２２は、画素電極１２１の対向電極としての機能を有し、ＭｇＡｇ（マグネシウム銀）や、ＩＴＯ、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。共通電極１２２は共通電極電源配線１１５と電気的に接続されている。
電気泳動層１２３は、画素電極１２１と共通電極１２２との間に狭持されており、画素電極１２１と共通電極１２２との電位差によって生じる電界によって画像を表示する。
【００２４】
画素１０２には、図１に示した複数の配線（走査線１０４、データ線１０５、第１の制御線１１１、第２の制御線１１２、第１の電源線１１３、第２の電源線１１４）が接続されている。
走査線１０４は、後述する画素１０２に形成された駆動用ＴＦＴ（Thin Film Transistor）１２４のオンタイミングを規定する選択信号を各画素１０２に供給する。
データ線１０５は、各画素１０２の各々に対応する１ビットの画像データ（１ビットデータ）を規定する画像信号を各画素１０２（詳細には駆動用ＴＦＴ１２４のソース電極）に供給する。
なお、本実施形態では、画像データ「０」を規定する場合はローレベル（低電位電圧）の画像信号を供給し、画像データ「１」を規定する場合はハイレベル（高電位電圧）の画像信号を供給するものとする。
【００２５】
第１の制御線１１１及び第２の制御線１１２は、チャージポンプ回路１３１に所定のパルス波を入力する。第１の電源線１１３は、画素１０２に形成されたＳＲＡＭ１２５に高電位側電源電圧信号を供給する。第２の電源線１１４は、ＳＲＡＭ１２５に低電位側電源電圧信号を供給する。本実施形態では、第２の電源線１１４はグランドラインと接続する。共通電極電源配線１１５は画素１０２に設けられた共通電極１２２にコモン電圧信号を供給する。
【００２６】
駆動用ＴＦＴ１２４は、例えばＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタであり、ゲート電極が走査線１０４に接続され、ソース電極がデータ線１０５に接続され、またドレイン電極がＳＲＡＭ１２５のデータ入力端子Ｐ１に接続されている。
【００２７】
ＳＲＡＭ１２５は、Ｃ−ＭＯＳ(Complementary Metal Oxide Semiconductor)型ＳＲＡＭであり、２つのＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ１２５ａ及び１２５ｂと、２つのＮ−ＭＯＳトランジスタ１２５ｃ及び１２５ｄから構成されている。Ｐ−ＭＯＳトランジスタ１２５ａのソース電極は高電位側電源端子ＰＨに接続され、ドレイン電極はデータ入力端子Ｐ１、ゲート電極はＮ−ＭＯＳトランジスタ１２５ｃのゲート電極に接続されている。また、高電位側電源端子ＰＨは、第１の電源線１１３に接続されている。
【００２８】
Ｐ−ＭＯＳトランジスタ１２５ｂのソース電極は高電位側電源端子ＰＨに接続され、ドレイン電極は第１の出力端子Ｐ２、ゲート電極はＮ−ＭＯＳトランジスタ１２５ｄのゲート電極及び第２の出力端子Ｐ３に接続されている。
Ｎ−ＭＯＳトランジスタ１２５ｃのドレイン電極はデータ入力端子Ｐ１に接続され、ソース電極は低電位側電源端子ＰＬに接続され、ゲート電極はＰ−ＭＯＳトランジスタ１２５ａのゲート電極及び第１の出力端子Ｐ２に接続されている。また、低電位側電源端子ＰＬは第２の電源線１１４に接続されている。
Ｎ−ＭＯＳトランジスタ１２５ｄのドレイン電極は第１の出力端子Ｐ２に接続され、ソース電極は低電位側電源端子ＰＬに接続され、ゲート電極は第２の出力端子Ｐ３に接続されている。また、データ入力端子Ｐ１と第２の出力端子Ｐ３とが接続されている。
【００２９】
このようにＳＲＡＭ１２５は、１ビットの画像データを記憶可能な１入力２出力のメモリ回路であり、データ入力端子Ｐ１に画像データ「１」を規定する画像信号、つまりハイレベルの画像信号が入力された場合、第１の出力端子Ｐ２からはローレベルの信号が出力され、第２の出力端子Ｐ３からはハイレベルの信号が出力される。
【００３０】
チャージポンプ回路１３１は、第１のダイオード１３２ａと、第２のダイオード１３２ｂと、第３のダイオード１３２ｃと、第１のキャパシタ１３３ａと、第２のキャパシタ１３３ｂとを備えたディクソン型チャージポンプ回路である。３つのダイオード１３２ａ〜１３２ｃは、ＳＲＡＭ１２５から画素電極１２１に向かって順方向に直列に接続されている。したがって、第１のダイオード１３２ａのアノードが第１の出力端子Ｐ２に接続され、第３のダイオード１３２ｃのカソードが画素電極１２１に接続されている。
【００３１】
第１のキャパシタ１３３ａの一方の電極は第１のダイオード１３２ａと第２のダイオード１３２ｂとの間に接続され、第１のキャパシタ１３３ａの他方の電極は第１の制御線１１１に接続されている。第２のキャパシタ１３３ｂの一方の電極は第２のダイオード１３２ｂと第３のダイオード１３２ｃとの間に接続され、第２のキャパシタ１３３ｂの他方の電極は第２の制御線１１２に接続されている。
【００３２】
チャージポンプ回路１３１を動作させる際には、第１の制御線１１１から第１のキャパシタ１３３ａに第１のパルス波ＰＬＳ１が入力され、第２の制御線１１２から第２のキャパシタ１３３ｂに第２のパルス波ＰＬＳ２が入力される。図２に示すように、第１のパルス波ＰＬＳ１と第２のパルス波ＰＬＳ２は互いに逆位相のパルス波であり、例えば、ローレベル電位０Ｖ、ハイレベル電位５Ｖ、パルス幅４０μｓの矩形波である。
【００３３】
チャージポンプ回路１３１は、第１のダイオード１３２ａに入力されたＳＲＡＭ１２５の出力信号に対して、第１のパルス波ＰＬＳ１の電位と第２のパルス波ＰＬＳ２の電位とを重畳して昇圧し、第３のダイオード１３２ｃ側から画素電極１２１に供給する。例えば、ＳＲＡＭ１２５のハイレベル出力が５Ｖであるとき、チャージポンプ回路１３１から出力される電圧は安定時で１３Ｖ程度となる。
【００３４】
降圧用ＴＦＴ１３４は、本実施形態ではＮ−ＭＯＳトランジスタであり、降圧用ＴＦＴ１３４のドレイン電極は画素電極１２１に接続され、ソース電極は第２の電源線１１４に接続され、ゲート電極はＳＲＡＭ１２５の第２の出力端子Ｐ３に接続されている。
降圧用ＴＦＴ１３４は、高電圧用（例えば１５Ｖ用）トランジスタであることが好ましい。端子間の電位差が１３Ｖ程度となることと、後述するリーク電流の低減のためである。
【００３５】
また図２に示すように、降圧用ＴＦＴ１３４と並列に、キャパシタ１３５を接続してもよい。キャパシタ１３５を設けることで、チャージポンプ回路１３１からの出力波形を平滑化することができ、ノイズを低減することができる。このキャパシタ１３５は画素電極１２１の電位を保持する蓄積容量としても機能する。
【００３６】
以上の構成の画素１０２において、ＳＲＡＭ１２５に画像データ「１」が記憶され、第１の出力端子Ｐ２からハイレベルの信号が出力され、第２の出力端子Ｐ３からローレベルの信号が出力された場合、第１の出力端子Ｐ２から出力されたハイレベルの信号がチャージポンプ回路１３１で所定の電圧まで昇圧されつつ画素電極１２１に供給される。このとき、降圧用ＴＦＴ１３４のゲート電極にはローレベルの信号が入力されるので降圧用ＴＦＴ１３４はオフ状態であり、画素電極１２１はチャージポンプ回路１３１を介して印加された所定の電圧に保持される。
【００３７】
一方、ＳＲＡＭ１２５に画像データ「０」が記憶され、第１の出力端子Ｐ２からローレベルの信号が出力され、第２の出力端子Ｐ３からハイレベルの信号が出力された場合、降圧用ＴＦＴ１３４のゲート電極にハイレベルの信号が入力されて降圧用ＴＦＴ１３４がオン状態となり、画素電極１２１と第２の電源線１１４とが導通状態となって画素電極１２１は第２の電源線１１４と同電位となる。この場合には、チャージポンプ回路１３１は実質的に動作していない状態となる。
【００３８】
図３は電気泳動表示装置１００の表示領域１０３の部分断面図である。
表示領域１０３において、複数の画素電極１２１が配列形成された素子基板１２８と、共通電極１２２が形成された対向基板１２９とが電気泳動層１２３を挟持している。電気泳動層１２３は、複数のマイクロカプセル１４０を平面的に配列した構成を備えており、接着層１３０を介して素子基板１２８及び対向基板１２９と固着されている。
【００３９】
素子基板１２８は、例えばガラスやプラスティック等からなり、素子基板１２８上には、図示略の回路層が形成されるとともに、回路層上に画素電極１２１が配列形成されている。回路層には、画素１０２を構成する駆動用ＴＦＴ１２４（図２参照）、ＳＲＡＭ１２５、チャージポンプ回路１３１、降圧用ＴＦＴ１３４等、及び画素１０２に接続される走査線１０４、データ線１０５、第１の制御線１１１、第２の制御線１１２、第１の電源線１１３、第２の電源線１１４、共通電極電源配線１１５等が形成されている。場合によっては、この回路層に図１における走査線駆動回路１０６、データ線駆動回路１０７、共通電源変調回路１０８等が形成されていてもよい。素子基板１２８上の画素電極１２１は画素１０２ごとに略矩形状に形成されている。
一方、対向基板１２９はガラスやプラスチックなどからなる透明基板であり、電気泳動表示装置１００の表示側に配置される。対向基板１２９上にはＩＴＯ等の透明導電材料からなる共通電極１２２が基板の略全面にわたって形成されている。
【００４０】
図４は、マイクロカプセル１４０の概略断面図である。マイクロカプセル１４０は、例えば５０μｍ程度の粒径を有する中空の球状体であり、その壁膜はポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透明樹脂からなる。マイクロカプセル１４０は、共通電極１２２と画素電極１２１との間に挟持された状態で１画素内に複数のマイクロカプセル１４０が縦横に配列される。マイクロカプセル１４０を画素電極１２１及び共通電極１２２に固着する接着層１３０は、素子基板１２８と対向基板１２９との間で、複数のマイクロカプセル１４０の周囲を埋めるように充填されている。マイクロカプセル１４０の内部には、分散媒１４１と、電気泳動粒子である帯電粒子（複数の白色粒子１４２、複数の黒色粒子１４３）が封入されている。
【００４１】
分散媒１４１は、白色粒子１４２及び黒色粒子１４３をマイクロカプセル１４０内で均一に分散させる液体である。分散媒１４１としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものを用いることができる。
【００４２】
白色粒子１４２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）である。黒色粒子１４３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）である。白色粒子１４２と黒色粒子１４３とは互いに逆極性に帯電しており、例えば、白色粒子１４２は負に帯電され、黒色粒子１４３は正に帯電されて用いられる。白色粒子１４２及び黒色粒子１４３は、分散媒１４１中に形成される画素電極１２１と共通電極１２２との間の電位差により発生する電界中を移動する。
【００４３】
白色粒子１４２及び黒色粒子１４３を構成する顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
なお、マイクロカプセル１４０としては、白色、黒色の２粒子系のものに限定されることなく、１粒子系のものも使用可能である。１粒子系のマイクロカプセル１４０では、分散媒１４１に着色したものを使用してもよい。２粒子系、１粒子系のいずれにおいても、粒子の色については、白と黒以外の種々の色を採用することができる。例えば白色及び黒色の顔料に代えて赤色、緑色、青色等の顔料を用いることで、赤色、緑色、青色等を表示する電気泳動表示装置１００を構成できる。
【００４４】
図５は、電気泳動層１２３の動作説明図である。
図５（ａ）に示すように、共通電極１２２の電位が、画素電極１２１の電位より相対的に高い場合には、負に帯電した白色粒子１４２が共通電極１２２側に移動（泳動）し、正に帯電した黒色粒子１４３は画素電極１２１側に移動（泳動）する。その結果、表示面側となる共通電極１２２側から見ると、この画素では白色が認識される。
一方、図５（ｂ）に示すように、画素電極１２１の電位が共通電極１２２の電位より相対的に高い場合には、正に帯電した黒色粒子１４３が共通電極１２２側に移動（泳動）し、負に帯電した白色粒子１４２は画素電極１２１側に移動（泳動）する。その結果、共通電極１２２側から見ると、この画素では黒色が認識される。
【００４５】
（電気泳動表示装置の駆動方法）
次に、図６から図８を参照して本実施形態の電気泳動表示装置１００の駆動方法について説明する。  図６は、電気泳動表示装置１００の駆動シーケンスを示すチャート図である。図７は、図６に対応するタイミングチャートである。図８は、図７の一部を拡大して示す説明図である。
【００４６】
図６に示すように、本実施形態の駆動方法では、各回路を電源オン状態に移行するステップＳ１と、各画素のＳＲＡＭ１２５に画像データを入力するステップＳ２と、チャージポンプ回路１３１を駆動してＳＲＡＭ１２５の出力信号を昇圧するステップＳ３と、共通電極１２２にパルス波を入力して電気泳動層１２３を駆動するステップＳ４と、各回路を電源オフ状態に移行するステップＳ５とを実行する。
【００４７】
図７に符号Ｓ０を付して示す期間（動作開始前の期間）において、図１に示した走査線駆動回路１０７、データ線駆動回路１０８、及び共通電源変調回路１０８は電源オフ状態であり、画像表示動作を開始する以前の走査線１０４、第１の電源線１１３、第１の制御線１１１、第２の制御線１１２、共通電極電源配線１１５は高インピーダンス状態（開放状態）となっている。
【００４８】
次にステップＳ１では、コントローラ１１０と接続された走査線駆動回路１０６、データ線駆動回路１０７、及び共通電源変調回路１０８の電源をオン状態とし、各配線を接続状態とする。そして、第１の電源線１１３に直流５Ｖの電源電圧信号を供給するとともに第２の電源線１１４をグランドラインと接続することでＳＲＡＭ１２５を電源オン状態とする。このとき、走査線１０４、データ線１０５、第１の制御線１１１、及び第２の制御線１１２は信号入力可能な状態とされるが、共通電極電源配線１１５は高インピーダンス状態としておく。
【００４９】
続くステップＳ２において、各画素１０２のＳＲＡＭ１２５に画像データを書き込む。すなわち、走査線駆動回路１０６を駆動して１行目からｍ行目までの走査線１０４を順次選択して、駆動用ＴＦＴ１２４のオンタイミングを規定する選択信号を各画素１０２に供給する。そして選択された各画素１０２に対して、白表示用の画像データ「１」を規定するハイレベル信号又は黒色表示用の画像データ「０」を規定するローレベル信号からなるパルス状の画像信号を供給する。これにより、表示領域１０３全体の画素１０２のＳＲＡＭ１２５に画像データが記憶される。ＳＲＡＭ１２５への画像データの書き込みが終了したならば、ステップＳ３に移行する。
【００５０】
画像データを保持しているＳＲＡＭ１２５の第１の出力端子Ｐ２、第２の出力端子Ｐ３からは、画像データの値に応じた信号が出力される。具体的には、画像データ「０」を規定するローレベル信号が入力されたＳＲＡＭ１２５では、第１の出力端子Ｐ２からチャージポンプ回路１３１にハイレベル信号が出力され、第２の出力端子Ｐ３から降圧用ＴＦＴ１３４のゲート電極にローレベル信号が出力される。降圧用ＴＦＴ１３４はＮ−ＭＯＳトランジスタであるから、この画像データ「０」を規定するローレベル信号が入力された画素１０２では、降圧用ＴＦＴ１３４はオフ状態となる。
【００５１】
一方、画像データ「１」を規定するハイレベル信号が入力されたＳＲＡＭ１２５では、第１の出力端子Ｐ２からチャージポンプ回路１３１にローレベル信号が出力され、第２の出力端子Ｐ３から降圧用ＴＦＴ１３４にハイレベル信号が出力される。これにより降圧用ＴＦＴ１３４がオン状態となり、画素電極１２１と第２の電源線１１４とが導通状態となる。したがって、画像データ「１」を規定するハイレベルの信号が入力された画素１０２では、画素電極１２１が低電位側電源配線である第２の電源線１１４と同電位のローレベル電位となる。
【００５２】
次に、ステップＳ３では、チャージポンプ回路１３１を動作させる。すなわち、チャージポンプ回路１３１と接続された第１の制御線１１１及び第２の制御線１１２から所定のパルス波を入力する。第１の制御線１１１から第１のキャパシタ１３３ａに対して０−５Ｖの矩形波である第１のパルス波ＰＬＳ１を入力する。第２の制御線１１２からは第２のキャパシタ１３３ｂに対して０−５Ｖの矩形波である第２のパルス波ＰＬＳ２を入力する。図７に示すように、第２のパルス波ＰＬＳ２は、第１のパルス波ＰＬＳ１に対して１８０度位相をずらしたパルス波である。
【００５３】
ここで図８は、チャージポンプ回路１３１の動作説明図である。図８には、図７のタイミングチャートに符号Ｄ１、Ｄ２を付して示す領域を拡大した図が示されている。なお、図８は黒色表示を行う画素（画素電極１２１がハイレベル電位とされる画素）に対応する。
【００５４】
図８に符号（１）を付して示すチャージポンプ回路１３１の動作開始直後の期間において、第１のキャパシタ１３３ａには第１のパルス波ＰＬＳ１のハイレベル電位（５Ｖ）が入力される。このとき、図２に示した第１のダイオード１３２ａと第２のダイオード１３２ｂとの間のＡ点には、ＳＲＡＭ１２５の第１の出力端子Ｐ２からハイレベル信号（５Ｖ）が入力されている。したがって、Ａ点と第１の制御線１１１との間に電位差は生じず、第１のキャパシタ１３３ａは充電されない。
【００５５】
一方、期間（１）において、第２のキャパシタ１３３ｂには第１のパルス波ＰＬＳ１と逆位相の第２のパルス波ＰＬＳ２のローレベル電位が入力される。このとき、第２のダイオード１３２ｂと第３のダイオード１３２ｃとの間のＢ点には、順方向に接続された第１及び第２のダイオードを介してＳＲＡＭ１２５のハイレベル信号が入力されている。したがって、第２のキャパシタ１３３ｂは、Ｂ点と第２の制御線１１２との電位差により充電される。
【００５６】
続く期間（２）において、第１のキャパシタ１３３ａに第１のパルス波ＰＬＳ１のローレベル電位が入力されると、第１のキャパシタ１３３ａがＡ点と第１の制御線１１１との電位差により充電される。このとき、第２のキャパシタ１３３ｂには第２のパルス波ＰＬＳ２のハイレベル電位が入力されるが、第２のキャパシタ１３３ｂはすでに充電されており、また第２のダイオード１３２ｂと第３のダイオード１３２ｃは順方向に直列接続されているため、Ｂ点の電位がほぼ２倍の電位にまで引き上げられる。そして、この引き上げられた電位がチャージポンプ回路１３１から画素電極１２１に供給されるので、画素電極１２１の電位も引き上げられる。なお、期間（２）において画素電極１２１の電位がＢ点の電位よりも低くなっているのは、チャージポンプ回路１３１のダイオードにおいて電圧降下が生じるためである。
【００５７】
続いて期間（３）に移行し、第１の制御線１１１がハイレベル電位、第２の制御線１１２がローレベル電位となると、充電されていた第１のキャパシタ１３３ａが放電される一方、第２のキャパシタ１３３ｂが充電される。このとき、第２のキャパシタ１３３ｂの電圧降下に伴ってＢ点の電位が低下し、画素電極１２１の電位も低下するが、第１のキャパシタ１３３ａの放電により第２のキャパシタ１３３ｂに印加される電圧が上昇するため、第２のキャパシタ１３３ｂに印加される電圧は期間（１）の時よりも大きくなる。したがって、画素電極１２１の電位は大きく低下することはない。
【００５８】
その後、期間（４）以降では、各期間ごとに上述した第１のキャパシタ１３３ａ、第２のキャパシタ１３３ｂの充放電が交互に繰り返され、各キャパシタの放電時に電圧が重畳される。その結果、時間の経過に伴って画素電極１２１の電位が上昇する。そして、所定期間の経過後には、画素電極１２１の電位はほぼ一定の電位となる。本実施形態の場合、画素電極１２１の電位は、チャージポンプ回路１３１によって１３Ｖ程度まで引き上げられる。
なお、ＳＲＡＭ１２５から出力されるハイレベル信号は５Ｖであり、第１のパルス波ＰＬＳ１及び第２のパルス波ＰＬＳ２のハイレベル電位も５Ｖであるから、ＳＲＡＭ１２５の出力信号に第１のパルス波及び第２のパルス波の電位が重畳されると１５Ｖになる。しかし、チャージポンプ回路１３１の３つのダイオード１３２ａ〜１３２ｃにおいて電圧降下が生じるため、チャージポンプ回路１３１から出力される電位は１３Ｖ程度となる。
【００５９】
ステップＳ３において画素電極１２１の電位が所定の高さにまで上昇したならば、ステップＳ４に移行する。
ステップＳ４では、図７に示すように、共通電極１２２に対して所定回数のパルス入力がなされる。すなわち、共通電源変調回路１０８に共通電極電源配線１１５が接続され、共通電極１２２に対して、２０〜２００ｍｓ程度の所定のパルス幅の矩形波が供給される。本実施形態では、共通電極１２２に供給される矩形波のローレベル電位（低電位）は０Ｖであり、ハイレベル電位（高電位）は１３Ｖである。共通電極１２２のハイレベル電位は、画素電極１２１の安定時のハイレベル電位とほぼ同等である。
共通電極１２２へのパルス入力をステップＳ３の終了後に開始するのは、画素電極１２１の電位の変動中に電気泳動層１２３を駆動すると、画素電極１２１の電位と共通電極１２２の電位とが所期の電位状態と異なってしまい、表示が乱れるおそれがあるからである。
【００６０】
共通電極１２２にパルス波が供給されると、ＳＲＡＭ１２５の出力に基づきハイレベル電位（１３Ｖ）又はローレベル電位（０Ｖ）に保持されている画素電極１２１との間に電位差が生じ、かかる電位差によって生じる電界により電気泳動層１２３が駆動され、画素１０２が黒表示又は白表示される。
より詳細には、共通電極１２２にローレベル電位が現れる期間では、ハイレベル電位に保持されている画素電極１２１との間でのみ電位差が生じ、ローレベル電位に保持されている画素電極１２１との間には電位差が生じない。したがってこの期間では、画素電極１２１がハイレベルの画素１０２においてのみ、正に帯電した黒色粒子１４３が共通電極１２２側へ移動し、負に帯電した白色粒子１４２が画素電極１２１側へ移動する。
逆に、共通電極１２２にハイレベル電位が現れる期間では、ローレベル電位に保持されている画素電極１２１との間でのみ電位差が生じ、ハイレベル電位に保持されている画素電極１２１との間には電位差が生じない。したがってこの期間では、画素電極１２１がローレベルの画素１０２においてのみ、負に帯電した白色粒子１４２が共通電極１２２側へ移動し、正に帯電した黒色粒子１４３が画素電極１２１側へ移動する。
このようにして、表示領域１０３のすべての画素１０２において、ＳＲＡＭ１２５に入力された画像データに基づく黒表示又は白表示がなされ、表示領域１０３に入力画像が表示される。
【００６１】
なお、ステップＳ４の画像表示期間において、画素電極１２１のハイレベル電位はチャージポンプ回路１３１にから供給されるため、図８に示したように、第１の制御線１１１、第２の制御線１１２のパルスに同期して若干の電位変動が生じる。ここで、画素１０２に、図２に示したキャパシタ１３５を備えていれば、キャパシタ１３５の平滑化作用により画素電極１２１の電位変動を抑えることができる。
【００６２】
ステップＳ４における画像表示が終了したならば、ステップＳ５に移行する。すなわち、図７に示すように、各配線を切断して高インピーダンス状態とする。画像を保持している期間に、画素電極１２１と共通電極１２２とに保持されている電荷が配線を介してリークし、表示が劣化するのを防止するためである。また画素１０２にキャパシタ１３５が設けられていれば、高インピーダンス状態に移行した後に、キャパシタ１３５によって画素電極１２１の電位を保持することができるので、画像の保持特性を向上させることができる。
以上のステップＳ１〜Ｓ５により、表示領域１０３の表示画像を更新することができる。
【００６３】
以上詳細に説明したように、本実施形態の電気泳動表示装置１００では、画素１０２に設けられたチャージポンプ回路１３１によって、ＳＲＡＭ１２５の出力信号を昇圧して画素電極１２１に供給する。したがって、図１２に示した従来構成のようにＳＲＡＭから画素電極１２１のハイレベル電位に相当する高電位を出力する必要が無くなる。よって、ＳＲＡＭ１２５への供給電圧（第１の電源線１１３の電位）を大幅に低くすることができ、ＳＲＡＭ１２５の消費電力を低減することができる。
【００６４】
また、ＳＲＡＭ１２５の作動電圧の低下に伴い、ＳＲＡＭ１２５を構成するトランジスタの耐圧を低くすることができる。具体的には、従来は例えば１５Ｖ動作用のトランジスタが必要であったところを、例えば５Ｖ動作用の低電圧用トランジスタとすることができる。したがって、ＳＲＡＭ１２５のサイズを小さくすることができる。
【００６５】
また本発明の電気泳動表示装置１００では、図２に示した画素構成を備えたことで、従来に比してリーク電流を抑えることができる。図９は、かかる電流リークの説明図である。
図９には、表示領域１０３において隣接する２つの画素１０２Ａ、１０２Ｂが示されている。
画素１０２Ａは、画素電極１２１Ａと共通電極１２２とこれらに挟持された電気泳動層１２３とを有する電気泳動素子１２０Ａと、駆動用ＴＦＴ１２４と、ＳＲＡＭ１２５Ａと、チャージポンプ回路１３１Ａと、降圧用ＴＦＴ１３４Ａとを備えている。
画素１０２Ｂは、画素電極１２１Ｂと共通電極１２２とこれらに挟持された電気泳動層１２３とを有する電気泳動素子１２０Ｂと、駆動用ＴＦＴ１２４と、ＳＲＡＭ１２５Ｂと、チャージポンプ回路１３１Ｂと、降圧用ＴＦＴ１３４Ｂとを備えている。
なお、図９において符号に付した「Ａ」、「Ｂ」の添字は、対象とする構成要素がそれぞれ画素１０２Ａ、１０２Ｂに属することを明確にするために付されており、図２に示した構成要素と構成上の差異はない。
【００６６】
図９において、画素１０２Ａの画素電極１２１Ａはハイレベル電位とされ、画素１０２Ｂの画素電極１２１Ｂはローレベル電位とされている。したがって、画素１０２Ａは黒表示され、画素１０２Ｂは白表示されている。
このような状態の画素１０２Ａ、１０２Ｂの間においても、ハイレベル電位の画素電極１２１Ａとローレベル電位の画素電極１２１Ｂとが隣接しており、横方向に大きな電界が形成されるため、接着層１３０の水分等に起因して図示のようなリーク電流が生じる可能性がある。
【００６７】
しかし、本実施形態の電気泳動表示装置１００では、画素１０２の回路構成が図１２に示した画素３４０とは異なっているため、図１３に示したリーク経路にはリーク電流は流れない。すなわち、図１３に示した構成では、ローレベル電位の画素電極３３５ｂからＳＲＡＭ３４６ｂのＮ−ＭＯＳトランジスタ３４２ｂを経由して低電位側電源線３４９に至るリーク経路が形成されるが、本実施形態では、画素１０２Ｂの画素電極１２１ＢとＳＲＡＭ１２５Ｂとの間にチャージポンプ回路１３１Ｂが設けられているため、チャージポンプ回路１３１Ｂを構成するダイオード（第３のダイオード１３２ｃ）によって、画素電極１２１ＢからＳＲＡＭ１２５Ｂへのリーク経路は遮断される。
【００６８】
その一方で、本実施形態に係る画素１０２Ｂでは、画素電極１２１Ｂに接続された降圧用ＴＦＴ１３４Ｂがオン状態であるため、降圧用ＴＦＴ１３４Ｂを経由して第２の電源線１１４（低電位側電源線）に至るリーク路が形成される。そうすると、図１３に示した場合にはリーク電流量は経路上のＮ−ＭＯＳトランジスタ３４２ｂのオン抵抗に依存し、図９に示す本実施形態の場合には降圧用ＴＦＴ１３４Ｂのオン抵抗に依存することになる。
【００６９】
ここで、Ｎ−ＭＯＳトランジスタ３４２ｂと降圧用ＴＦＴ１３４Ｂは、いずれもソース／ドレイン間に１５Ｖ程度の電圧が印加される高電圧用トランジスタである。しかし、Ｎ−ＭＯＳトランジスタ３４２ｂは、高電圧側電源線３５０から供給される高い電圧（１５Ｖ）をゲート電極に印加されてオン状態とされているのに対して、降圧用ＴＦＴ１３４Ｂでは、そのゲート電極に印加される電圧は、ＳＲＡＭ１２５Ｂの第２の出力端子Ｐ３から出力された低い電圧（５Ｖ）である。そのため、ゲート電極に印加される電圧が低い降圧用ＴＦＴ１３４Ｂの方がオン抵抗が高くなり、リーク電流量は少なくなる。したがって、本実施形態の電気泳動表示装置１００では、図１２及び図１３に示した構成に比してリーク電流の発生を抑えることができ、消費電力の低減及び信頼性の向上を達成することができる。
【００７０】
（電子機器）
次に、本発明に係る電子機器について説明する。
【００７１】
図１０（ａ）は、本発明に係る電気泳動表示装置を備えた腕時計４０１の正面図である。
腕時計４０１は、時計ケース４０２と、時計ケース４０２に連結された一対のバンド４０３とを備えている。時計ケース４０２の正面には、本発明に係る電気泳動表示装置４０５と、秒針４２１と、分針４２２と、時針４２３とが設けられている。時計ケース４０２の側面には、操作子としての竜頭４１０と操作ボタン４１１とが設けられている。
【００７２】
図１０（ｂ）は、腕時計４０１の側断面図である。時計ケース４０２の内部には収容部４０２Ａが設けられている。収容部４０２Ａには、ムーブメント４０４と電気泳動表示装置４０５とが収容されている。収容部４０２Ａの一端側（時計正面側）には、ガラス製又は樹脂製の透明カバー４０７が設けられている。収容部４０２Ａの他端側（時計裏側）には、パッキン４０８を介して裏蓋４０９が螺合され、裏蓋４０９及び透明カバー４０７により時計ケース４０２が密封されている。
【００７３】
ムーブメント４０４は、秒針４２１、分針４２２及び時針４２３からなるアナログ指針が連結された運針機構（図示せず）を有している。この運針機構がアナログ指針４２１〜４２３を回転駆動し、設定された時刻を表示する時刻表示部として機能する。
電気泳動表示装置４０５はムーブメント４０４の時計正面側に配置され、腕時計４０１の表示部を構成する。電気泳動表示装置４０５の表示面は、ここでは円形状であるが、例えば正八角形状、十六角形状など、他の形状としてもよい。電気泳動表示装置４０５の中央部には、電気泳動表示装置４０５の表裏を貫通する貫通孔４０５Ａが形成されている。貫通孔４０５Ａには、ムーブメント４０４の運針機構（図示せず）の秒車４２４、二番車４２５及び筒車４２６の各軸が挿入されている。各軸の先端には秒針４２１、分針４２２及び時針４２３がそれぞれ取り付けられている。
【００７４】
本発明の電気泳動表示装置は時計以外の電子機器に適用することもできる。
図１１（ａ）は電子ペーパー５００の構成を示す斜視図である。電子ペーパー５００は、本発明の電気泳動表示装置を表示部５０１として備えている。電子ペーパー５００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書換え可能なシートからなる本体５０２を備えて構成されている。
【００７５】
図１１（ｂ）は、電子ノート６００の構成を示す斜視図である。電子ノート６００は、（ａ）に示した電子ペーパー５００が複数枚束ねられ、カバー６０１に挟まれているものである。カバー６０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【００７６】
以上に説明した腕時計４０１、電子ペーパー５００、及び電子ノート６００は、本発明の電気泳動表示装置を備えていることで、消費電力が小さく、信頼性に優れた表示部を備えたものとなっている。
【図面の簡単な説明】
【００７７】
【図１】実施形態に係る電気泳動表示装置の全体構成図。
【図２】実施形態に係る電気泳動表示装置の画素構成図。
【図３】実施形態に係る電気泳動表示装置の部分断面構成図。
【図４】電気泳動層に含まれるマイクロカプセルの断面図。
【図５】電気泳動素子の動作説明図。
【図６】実施形態に係る駆動方法のフローチャート。
【図７】実施形態に係る駆動方法のタイミングチャート。
【図８】図７の一部を拡大して示す説明図。
【図９】実施形態に係る電気泳動表示装置の作用説明図。
【図１０】腕時計を示す図。
【図１１】電子ペーパー及び電子ノートを示す図。
【図１２】画素内にＳＲＡＭを備えた電気泳動装置の画素構成図。
【図１３】同、リーク電流に関する説明図。
【符号の説明】
【００７８】
１００…電気泳動表示装置、１０２，１０２Ａ，１０２Ｂ…画素、１０３…表示領域、１０４…走査線、１０５…データ線、１０６…走査線駆動回路、１０７…データ線駆動回路、１０８…共通電源変調回路、１１０…コントローラ、１１１…第１の制御線、１１２…第２の制御線、１１３…第１の電源線、１１４…第２の電源線、１１５…共通電極電源配線、１２０，１２０Ａ，１２０Ｂ…電気泳動素子、１２１，１２１Ａ，１２１Ｂ…画素電極、１２２…共通電極（対向電極）、１２３…電気泳動層、１２４…駆動用ＴＦＴ（画素スイッチング素子）、１２５…ＳＲＡＭ（メモリ回路）、１２８…素子基板、１２９…対向基板、１３０…接着層、１３１，１３１Ａ，１３１Ｂ…チャージポンプ回路（昇圧回路）、１３２ａ…第１のダイオード、１３２ｂ…第２のダイオード、１３２ｃ…第３のダイオード、１３３ａ…第１のキャパシタ、１３３ｂ…第２のキャパシタ、１３４…降圧用ＴＦＴ（降圧回路、電極スイッチング素子）、１３５…キャパシタ、１４０…マイクロカプセル、４０１…腕時計、５００…電子ペーパー、６００…電子ノート、ＰＬＳ１…第１のパルス波、ＰＬＳ２…第２のパルス波
【図１】
2009053639.tif 000003
【図２】
2009053639.tif 000004
【図３】
2009053639.tif 000005
【図４】
2009053639.tif 000006
【図５】
2009053639.tif 000007
【図６】
2009053639.tif 000008
【図７】
2009053639.tif 000009
【図８】
2009053639.tif 000010
【図９】
2009053639.tif 000011
【図１０】
2009053639.tif 000012
【図１１】
2009053639.tif 000013
【図１２】
2009053639.tif 000014
【図１３】
2009053639.tif 000015