(57)【要約】【課題】エラー検出訂正システムを搭載したメモリデバイスを、テストフリー化することを可能としたメモリシステムを提供する。【解決手段】メモリシステムは、メモリ装置と、前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、前記エラー検出訂正システムが発生するエラー訂正不可能信号に基づいて、エラー訂正不可能な不良領域アドレスに代わって、前記メモリ装置のアドレス進行とアドレス発生初期にぶつからないように進行する内部アドレスを発生するアドレス発生回路と、前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、前記不良領域アドレスに代わって発生すべき代替領域アドレスとして前記アドレス発生回路が発生する内部アドレスを記憶する内容参照メモリと、を有する。【選択図】図１
2009181439.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置と、
前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、
前記エラー検出訂正システムが発生するエラー訂正不可能信号に基づいて、エラー訂正不可能な不良領域アドレスに代わって、前記メモリ装置のアドレス進行とアドレス発生初期にぶつからないように進行する内部アドレスを発生するアドレス発生回路と、
前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、前記不良領域アドレスに代わって発生すべき代替領域アドレスとして前記アドレス発生回路が発生する内部アドレスを記憶する内容参照メモリと、
を有することを特徴とするメモリシステム。
【請求項２】
前記内容参照メモリは、
前記アドレス発生回路から発生される内部アドレスを代替領域アドレスとして不揮発に記憶するための内容データ部と、
前記内容データ部の代替領域アドレスを読み出すためのキーアドレスを不揮発に記憶して列及び行デコーダを構成する第１及び第２のキーアドレス部と、
外部から与えられたアドレスが前記第１及び第２のキーアドレス部が保持するキーアドレスと一致した場合に前記内容データ部の対応する代替領域アドレスを選択し、不一致の場合に前記外部から与えられたアドレスをそのまま出力するセレクタと、
を有することを特徴とする請求項１記載のメモリシステム。
【請求項３】
前記メモリ装置は、
半導体基板と、
前記半導体基板上に積層された、それぞれ可変抵抗素子を含むメモリセルを配列して構成された複数のセルアレイと、
前記半導体基板に形成された読み出し／書き込み回路と、
前記セルアレイのワード線両端側の２辺に形成されてワード線を交互に前記読み出し／書き込み回路に接続するための第１の垂直ビア配線と、
前記セルアレイのビット線両端側の２辺に形成されてビット線を交互に前記読み出し／書き込み回路に接続するための第２の垂直ビア配線と、
を有することを特徴とする請求項１記載のメモリシステム。
【請求項４】
メモリ装置と、
前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、
前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、エラー訂正が不可能な不良領域アドレスに代わって発生すべき代替領域アドレスを記憶する内容参照メモリとを有し、
前記内容参照メモリは、可変抵抗素子を含んで不揮発にデータを記憶するメモリセルを用いて構成され、前記メモリセルの書き込み時にそのメモリセルに選択的に接続されて、流れるセル電流をモニターし書き込み完了を検出してセル電流を遮断する電流遮断回路を備えた
ことを特徴とするメモリシステム。
【請求項５】
可変抵抗素子を用いたメモリセルにより構成される不揮発性メモリ回路と、
前記不揮発性メモリ回路の書き込み時に前記メモリセルに選択的に接続されて、流れるセル電流をモニターし書き込み完了を検出してセル電流を遮断する電流遮断回路と、
を有することを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、エラー検出訂正システムを搭載したメモリデバイスを用いたメモリシステムに関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性メモリ装置は、書き換え回数の増加につれてエラー率が大きくなる。特に、大容量化と微細化が進むと、エラー率は上昇する。このため、メモリチップ或いはこれを制御するメモリコントローラ内にＥＣＣ回路（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ）回路を搭載することが行われる（例えば特許文献１）。
【０００３】
一方、大容量ファイルメモリは完全良品である必要はなく、信頼性良く利用できる部分をメモリ領域として利用できれば実用上は問題ない。この際に不良セルを確実に回避できることが重要となる。また、メモリデバイス内にエラーがあってもこれを修復訂正して読み出すことが出来るＥＣＣ回路を用いることは必須であるが、大量データを利用するために処理速度はメモリのデータ転送を妨げないリアルタイムの処理速度が望ましい。
【０００４】
メモリのオンチップＥＣＣ回路であって、エラー訂正不可能信号を発生するようにしたものは、すでに提案されている（例えば特許文献２）。
【特許文献１】特開２０００−１７３２８９号公報
【特許文献２】特開２００７−３０５２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、エラー検出訂正システムを搭載したメモリデバイスを、テストフリー化することを可能としたメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一態様によるメモリシステムは、
メモリ装置と、
前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、
前記エラー検出訂正システムが発生するエラー訂正不可能信号に基づいて、エラー訂正不可能な不良領域アドレスに代わって、前記メモリ装置のアドレス進行とアドレス発生初期にぶつからないように進行する内部アドレスを発生するアドレス発生回路と、
前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、前記不良領域アドレスに代わって発生すべき代替領域アドレスとして前記アドレス発生回路が発生する内部アドレスを記憶する内容参照メモリと、
を有する。
【０００７】
この発明の他の態様によるメモリシステムは、
メモリ装置と、
前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、
前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、エラー訂正が不可能な不良領域アドレスに代わって発生すべき代替領域アドレスを記憶する内容参照メモリとを有し、
前記内容参照メモリは、可変抵抗素子を含んで不揮発にデータを記憶するメモリセルを用いて構成され、前記メモリセルの書き込み時にそのメモリセルに選択的に接続されて、流れるセル電流をモニターし書き込み完了を検出してセル電流を遮断する電流遮断回路を備える。
【０００８】
この発明の更に他の態様によるメモリ装置は、
可変抵抗素子を用いたメモリセルにより構成される不揮発性メモリ回路と、
前記不揮発性メモリ回路の書き込み時に前記メモリセルに選択的に接続されて、流れるセル電流をモニターし書き込み完了を検出してセル電流を遮断する電流遮断回路と、
を有する。
【発明の効果】
【０００９】
この発明によれば、エラー検出訂正システムを搭載したメモリデバイスを、テストフリー化することを可能としたメモリシステムを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下の実施の形態では、オンチップのＥＣＣ回路を搭載した三次元（３Ｄ）セルアレイ構成のファイルメモリであって、不良セルを検出するためのテストを行う必要のないテストフリー化したメモリシステムを説明する。ＥＣＣシステムがリアルタイムで訂正処理が可能で、訂正不可能な不良がある場合にはそのことを知らせる信号（エラー訂正不可能信号）を出すことが出来ればテストフリーのメモリシステムを構築できることを示す。
【００１１】
この実施の形態の技術的要素を概説すると、次の通りである。
【００１２】
・メモリ装置は、エラー訂正が不可能なエラーが発生した場合に、エラー訂正不可能信号を発生するエラー検出訂正システム（以下、ＥＣＣシステム）を搭載する。このメモリにおいて、あるアドレスのメモリアクセスの際にエラー訂正不可能信号をＥＣＣシステムが発生した場合は、この訂正不可能なメモリ領域アドレス（以下、不良領域アドレス或いは単に不良アドレスという）に代わり、エラー訂正不可能信号が発生しないメモリアドレスを置換して使用する。
【００１３】
・メモリシステムは、メモリアクセスの際に参照される内容参照メモリ（ＣＡＭ：Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）を備え、アクセスされたメモリアドレスのデータを訂正するＥＣＣシステムからエラー訂正不可能信号を受け取った場合、メモリアクセスに使用したこのアドレスをキーアドレスデータとして保持し、ＥＣＣシステムによって訂正可能なメモリ領域のアドレスを代替領域アドレスとして、キーアドレスデータに対応するデータとして合わせて保持する。
【００１４】
・ＣＡＭを用いて不良領域アドレスの代替領域アドレス（或いは単に代替アドレスという）への置換を行うには、メモリアクセスの際のアドレスを常にＣＡＭに供給し、このアドレスに対応するＣＡＭに保持されたキーアドレスに一致するものがないときにはこのアドレスをＣＡＭ出力とし、キーアドレスに一致するものがあるときは、そのキーアドレスに対応して保持された代替アドレスデータをメモリアクセスのアドレスとして出力する。
【００１５】
・メモリアクセスの際に参照される内容参照メモリＣＡＭは、メモリアクセスに使用したアドレスをキーアドレスデータとして保持するデコーダ回路と、ＥＣＣシステムによって訂正可能なメモリ領域のアドレスを代替アドレスとして、キーアドレスデータに対応するデータとして合わせて保持する内容保持ブロックと、エラー訂正不可能信号を受け取った場合にそのエラー訂正不可能信号のトグル回数によってキーアドレスを設定するデコーダを順次選択するシフトカウンタ回路とを有する。
【００１６】
・上述のようなＣＡＭを構成するシフトカウンタ回路は、シフト状態を電源オフ時にも不揮発に保持し、電源投入時にシフト状態を電源オフ直前の状態に設定して、シフトカウンタ回路によって選択されたデコーダに対応する内容保持ブロックのデータを読み出し、代替アドレス発生回路の電源投入後の初期状態を設定するように、状態記憶メモリ素子を有する。
【００１７】
・ＥＣＣシステムによって訂正不可能なメモリ領域のアドレスを代替アドレスによって置換する場合、代替アドレスの発生が一定の順序で一方向にのみ不可逆に進行する内部アドレス発生回路を用いる。
【００１８】
・ＥＣＣシステムによって訂正不可能なメモリ領域のアドレスを代替アドレスによって置換する場合、メモリに割り付けられるアドレスの進行方向と代替アドレスを発生する進行方向が逆である内部アドレス発生回路を用いる。
【００１９】
・ＥＣＣシステムによって訂正不可能なメモリ領域のアドレスを代替アドレスによって置換するとき、メモリを検査するアドレスの進行方向とは進行方向が逆の代替アドレスを発生する代替アドレス発生回路を用い、代替アドレス発生回路の現在のアドレス状態から、メモリシステムの自由に使用できる有効容量が決まる。
【００２０】
・メモリとして、可変抵抗素子の抵抗状態を不揮発に記憶するメモリセルを用いた場合、その抵抗状態の設定のために、可変抵抗素子と電源との接続のインピーダンス状態を変えるスイッチ素子と、これを制御する状態遷移回路と、状態遷移回路の状態を遷移させる電流モニター素子とを備えた電流遮断回路を構成する。
【００２１】
即ち電流遮断回路は、可変抵抗素子に低抵抗状態を設定するときには電流モニター素子にある設定値以上の電流が流れているときには状態遷移回路のある初期状態を遷移させてスチッチ素子を遮断もしくは高インピーダンス状態にし、可変抵抗素子に高抵抗状態を設定するときには電流モニター素子に他の設定値以下の電流が流れているときには状態遷移回路の他の初期状態を遷移させてスイッチ素子を遮断もしくは高インピーダンス状態にする。
【００２２】
・可変抵抗素子を用いたメモリセルを、マトリクスの行をなすワード線と列をなすビット線の交点に配置したセルアレイを複数層積層したセルアレイブロックを構成するメモリデバイスにおいては、ワード線はその両端側の２辺から交互に信号を伝え、ビット線はその両端側の２辺から交互に信号を伝えるものとし、セルアレイブロックの４辺に、これらのワード線とビット線を下地基板の回路に接続する垂直ビア配線を配置する。
【００２３】
そして、セルアレイブロックの下の回路領域に、ビット線両端部の２辺の中央部に第1のデータバスを設け、他の２辺側に設けた垂直ビア配線はセスアレイブロックとの間に余裕を設けて、セルアレイブロック下の第１のデータバスと直交する方向のセルアレイブロック端に沿って第２のデータバスを設けて、第1のデータバスをセルアレイブロック下から引き出すレイアウトを採用する。
【００２４】
以下、実施の形態のファイルメモリシステムを説明する。
【００２５】
［ファイルメモリシステム概要］
図１は、実施の形態のファイルメモリシステムの概略構成を示しており、ファイルメモリ１は、オンチップのＥＣＣ回路２を搭載している。ＥＣＣ回路２は、エラー訂正不可能信号ＮＣをメモリ外にリアルタイムで知らせることが出来るものとする。
【００２６】
このエラー訂正不可能信号ＮＣを利用することにより、ファイルメモリ１のメモリ領域のセルの良否をテストして選別しなくてもメモリチップ外から見てあたかも不良セルが無いかのようにメモリチップを利用できるシステムを構築できる。もちろんＥＣＣ回路２自体は十分にテストして不良による誤動作の無いことを確認しておくことが必要である。
【００２７】
ファイルメモリ１は、そのメモリセル領域を一定の数以下の不良がランダムに発生した場合に、ＥＣＣ回路２を用いてデータ修復が可能なまとまりとしての複数の“ブロック”（ＢＬＫ０−ｎ）に分割されていて、このブロック単位でアクセスを行うものとする。ＥＣＣ回路２は、ブロックに発生するエラーを一定数までは訂正できるが、訂正できない場合は訂正不可能（non correctable）信号ＮＣを発生する。
【００２８】
ホストデバイスのＣＰＵ３は、ファイルメモリ１から送られる信号ＮＣを用いて訂正不可能な領域（以下、これを不良領域という）を訂正可能な不良数以下の領域のアドレスと置換して、以後このアドレス置換のもとにブロックのアクセスを行う。このようなアドレス置換制御を行うために、メモリコントローラ４が用いられる。
【００２９】
メモリコントローラ４は、エラー訂正不可能信号ＮＣをモニターして、エラー訂正が不可能な領域のアドレス（即ち不良領域アドレス）に代わって代替領域アドレスを発生させるべく、内容参照メモリ（ＣＡＭ）５と、アドレス発生回路６を備える。この実施の形態の場合、セルブロックをアクセス単位及びアドレス置換単位とするので、不良領域アドレス及び代替領域アドレスはそれぞれ、“不良ブロックアドレス”及び“代替ブロックアドレス”となる。
【００３０】
次に不良ブロックアドレスの代替ブロックアドレスによる置換の方法について、具体的に説明する。ブロックアドレスの置換は、ファイルメモリ１内をアクセスする場合のブロックアドレスの発生順と、置換する代替ブロックアドレスの発生順番との進行方向を逆にして行う。すなわちブロックアドレスをＢＬＫ０からＢＬＫｎへとシリアルに並べ、この順序を変えないで不良ブロックの探索テストとその置換を行うことになる。無論、進行方向を逆にせずとも、お互いのアドレス進行がアドレス発生初期にぶつからないようにアドレスを発生して代替ブロック領域が頻繁に使用されるブロック領域と重ならないようにすれば良いが、最も簡単なアドレス発生の方法としては、以下の説明ではこの逆方向のアドレス発生を用いる。
【００３１】
図１では、その不良ブロック探索テストの方向（ＢＬＫ０からＢＬＫｎへ）と、不良ブロックを置換する代替ブロックアドレスの発生順序（ＢＬＫｎからＢＬＫ０へ）を矢印で示している。具体的には予めファイルメモリ１のメモリブロックには外部から一定のデータをＥＣＣ回路２を介して書き込んでおき、これらのデータを読み出し、その際にＥＣＣ回路２からエラー訂正不可能信号ＮＣが発生するか否かをモニターする。
【００３２】
このメモリアクセスの際のブロックアドレスは、ＣＰＵ３によって、ブロックＢＬＫ０からＢＬＫｎへとシリアルに発生され、メモリコントローラ４のＣＡＭ５へと送られ、ＣＡＭ５にキーアドレスとして作用する。ＣＡＭ５は、このキーアドレスに対応する内容データがＣＡＭ５内に存在しない場合にはこのキーアドレスをそのままブロックアドレスＢＡ_cとして出力する。キーアドレスに対応する内容データがＣＡＭ５内に存在する場合にはその内容データをブロックアドレスＢＡ_cとして出力する。最初のブロックテストのアクセス時には、ブロック不良は検出されていないので、ＣＡＭ５に内容データはない。
【００３３】
ブロックアドレスＢＡ_cによって選択されたブロックのデータがＥＣＣ回路２を通したとき訂正可能な不良ビットしか含まなければ、ＥＣＣシステムが有効に働くので、ＣＰＵ３は次のシリアル順のアドレスを発生する。訂正不可能であればエラー訂正不可能信号ＮＣが発生される。この信号ＮＣを受けて、最終アドレスのブロックＢＬＫｎからＢＬＫ０に向かって内部アドレスを発生するアドレス発生器６の現在の内部アドレスがｐであればｐ−１のアドレスを発生して、このアドレスをＢＡ_gとする。
【００３４】
このブロックアドレスＢＡ_gはＣＡＭ５とメモリ１に送られる。ＣＡＭ５においては、ＣＰＵ３において訂正不可能信号ＮＣで保持されているアドレスをキーアドレスとしてＣＡＭ５のデータ内容をブロックアドレスＢＡ_gで上書きし、メモリ１においてはこのＢＡ_gを代替ブロックアドレスとしてブロックアクセスを行う。
【００３５】
アクセスされたブロックが訂正可能な不良ビットしか含まなければ、ＥＣＣシステムがうまく働くので訂正不可能信号ＮＣの発生はなく、ＣＰＵ３は次のシリアル順のアドレスを発生する。もし訂正不可能な不良を含むブロックであれば、訂正不可能信号ＮＣが出るので再び新たな内部の代替アドレスがアドレス発生器６から発生されて同様のサイクルを繰り返す。
【００３６】
この様にして、訂正不可能な不良ブロックアドレアスが全て置き換わった状態ではアドレス発生回路６の内部アドレスよりシリアル順でひとつ手前の内部アドレス、すなわち現在のアドレスをｐとしてｐがメモリ１の実効的な記憶容量となる。図１では、ブロックＢＬＫ０からシリアルにアクセスして検出される１１個の不良ブロックに対して、最終ブロックアＢＬＫｎから逆の順に選択された１１個のブロックが代替ブロックとして置換される例を示している。この場合、ファイルメモリ１は、メモリ領域のすべてが正常である場合と比較して、ブロック１１個分の容量減となる。
【００３７】
以上の不良ブロック探索テストによる、不良ブロックアドレスに対する代替ブロックアドレスの置換は、後に具体的に説明するように不揮発に記憶する。従って上述した不良ブロック探索テストは、全ブロックについて同時に行うことは必要ではなく、あるメモリ領域を最初にアクセスしようとするときに、テスト読み出しを行えばよい。
【００３８】
ＥＣＣ回路２での訂正不可能なブロックアドレスがＣＡＭ５によって置換されたあとは、ＣＰＵ３から見てファイルメモリ１は、不良セルを含まないメモリとして扱うことが出来る。また、使用中のブロックに新たに訂正不可能な不良が発生した場合は、ここでアドレス発生回路６を働かせれば新たな訂正可能なブロックアドレスを割り当てて不良の発生を隠すことが出来る。勿論メモリの実効な的な容量はその分減る。アドレス発生回路６の現在アドレスｐに対してｐがこの場合も常にファイルメモリの実効的な容量値を示す。
【００３９】
ＣＡＭ５及びアドレス発生回路６は、その状態を電源の立ち下げの際に不揮発に保持しておく必要がある。ＣＡＭ５の内容はファイルメモリ１を不良がないように見せる重要なデータであり、アドレス発生回路６の内容はメモリの実効的な容量を示すとともに新たな不良が発生した場合の新たな置き換えアドレスの発生を担うからである。
【００４０】
この様な動作を行うために、メモリコントローラ４では、ＣＡＭ５自体を不揮発性メモリで構成し、電源立ち上げの際にＣＡＭ５の置換の最終書込みデータをアドレス発生回路６にイニシャルロードとして書込み、このアドレスをアドレス発生回路６の現在アドレスとして利用する。
【００４１】
図２は、ファイルメモリ１としての有効アドレス範囲とアドレス発生回路６によって発生されたアドレスの関係を示している。ブロックアドレスの順番は物理アドレスでも論理アドレスでも良いが、実際のアドレス内容とは無関係でも整列されていればよい。この関係を示すために、ファイルメモリ１の整列されたアドレスをａ（ｍ）として整列順を整数変数ｍで示す。また対応するアドレス発生回路６の内部アドレスｍによって指定された整列アドレスをａｇ（ｍ）で示す。内容的にはａ（ｍ）とａｇ（ｍ）とは同じであるが、ａｇ（ｍ）で示されたアドレスはｍの変化が減る方向へのものである点が異なる。
【００４２】
現在のアドレス発生回路６のアドレス変数ｍがｍ＝ｐであれば、アドレス変数がｐ−1までがファイルメモリ１の有効アドレスとなる。図２では、ａｇ（ｐ）＝ａ（ｊ）であれば、ａ（０）からａ（ｊ−１）までがファイルメモリ１の有効アドレスになる。従って有効なメモリの容量は、アドレス発生回路の内部アドレスの現在値ｐである。すなわちｍが０からｐ−１までのａ（ｍ）のアドレスがファイルメモリとして有効である。
【００４３】
図３は、以上のようにＥＣＣシステムを搭載して外部からは不良セルが存在しないと見なせるファイルメモリシステムの状態遷移図を示す。この状態遷移図では特に指示がなければ入力の矢印のＡＮＤ成立で出力矢印が確定する。ＣＡＭ部分については“動作”と“状態”を示すノードは線で結ばれて示していてこの部分は状態遷移ではなく、ＣＡＭの様態の異なった視点からの表現である。
【００４４】
システムの開始は“new Add. cycle”として示されたノードからであり、以後は条件に従って遷移して動作を行えば、図１に示したファイルメモリシステムを働かせることが出来る。
【００４５】
次に、具体的に抵抗値を不揮発に記憶する可変抵抗素子を用いたメモリセルにより三次元（３Ｄ）セルアレイを構成して、これを用いて上述のファイルメモリシステムを構成する場合を説明する。
【００４６】
［ファイルメモリの構成例（１）］
図４は、３Ｄセルアレイの単位セルアレイブロック３１の構成と、これが形成される下地半導体基板に形成される読み出し／書き込み回路３０の構成を示している。
【００４７】
３Ｄセルアレイは、例えば４層のセルアレイＭＡ０−ＭＡ３を積層して構成される。各セルアレイＭＡは、図５に示すように、ワード線ＷＬとビット線ＢＬの各クロスポイントに可変抵抗素子ＶＲとダイオードＤｉからなるメモリセルＭＣを配置して構成される。
【００４８】
この例では、各層のワード線ＷＬ（ＷＬ０１，ＷＬ２３）は、ＷＬ０１がセルアレイＭＡ０，ＭＡ１で共有され、ＷＬ２３がセルアレイＭＡ２，ＭＡ３で共有されている。ビット線ＢＬ（ＢＬ０，ＢＬ１２，ＢＬ３）については、ビット線ＢＬ１２がセルアレイＭＡ１，ＭＡ２で共有されている。
【００４９】
ｘ方向に走るワード線ＷＬは、その一端側の辺で垂直ビア配線３９により下地回路に接続され、同様にｙ方向に走るビット線ＢＬはその両端の辺で交互に垂直ビア配線４０により下地回路に接続される。３Ｄセルアレイブロック３１をワード線とビット線のクロスポイントでセルを選択できるように組むと、その３辺にはワード線やビット線をほぼ最小ピッチで下地回路に接続する垂直ビア配線を配置することになり、基板上の読み出し／書き込み回路３０と外部との信号やり取りは困難となる。
【００５０】
この点を考慮して、読み出し／書き込み回路３０のレイアウトは、ほぼ図４のようなものとなる。セルアレイブロック３１の射影の真中は、ワード線と並行するデータバス３４としてセンスデータをアレイブロック外とやり取りする領域とする。このデータバス３４を挟んでその両側にセンスアンプアレイ３５ａ，３５ｂが作られる。
【００５１】
それぞれのセンスアンプアレイ３５ａ，３５ｂのデータバス３４とは反対側にアレイバス３６ａ，３６ｂが配置され、これらを介してセルアレイブロック３１のビット線データがセンスアンプアレイ３５ａ，３５ｂに転送される。具体的にアレイバス３６ａ，３６ｂにはマルチプレクサ（ＭＵＸ）３７ａ，３７ｂによってアレイブロック３１から引き出されるビット線が選択されて接続される。ＭＵＸ３７ａ，３７ｂは、セルアレイ端でほぼ最小ピッチでセルアレイブロック３１から供給されるビット線をアレイバス３６ａ，３６ｂに選択接続する回路である。
【００５２】
データバス３４の方向の一端部の辺には、ワード線デコーダ３８が配置され、ここにはワード線ＷＬのビアが最小ピッチで立っていて他の信号が外に出ることは出来ない。この辺と対向する辺からデータバスが外部に配線されデータが出入りする。
【００５３】
図６は、図４のセルアレイブロック３１とその読み出し／書き込み回路３０を最小単位として構成した、ＥＣＣ搭載ファイルメモリの模式的レイアウトを示しており、図７はそのモジュールユニット構成を示している。例えばここでのセルアレイブロック３１が、図１で説明したファイルメモリ１のアクセス単位であるブロックに対応させることができる。
【００５４】
ＥＣＣシステム４５としては、ガロア体ＧＦ（２５６）またはＧＦ（５１２）を用いた４ビットエラー訂正可能なＢＣＨコードを用いたものを具体的に想定しているが、このシステムに限定されるものではない。また寸法比も実際のものを反映しているわけではなくレイアウトの概念を図にしたものである。
【００５５】
セルアレイブロック３１から基板上の回路には３辺でワード線とビット線の垂直ビア配線があり、1辺のみがセルアレイのデータをセルアレイ下のセンスアンプを介して外部とやり取りするための窓となる。この窓を介して、グローバルバス４１から分岐するローカルバス４２が、図４で説明したセルアレイブロック内のデータバス３４となる。グローバルバスの構成は搭載するＥＣＣシステム４５の構成などに依存する。
【００５６】
図６ではＧＦ（２５６）を用いて１２８ビット中の４ビットランダムエラー訂正を行う場合の８×４のチェックビットを付加した１６０ビット同時転送と、ＧＦ（５１２）を用いて２５６ビット中の４ビットランダムエラー訂正を行う場合の９×４のチェックビットを付加した２９２ビット同時転送の場合を示した。この例では、４つのグローバルバス４１でメモリシステムが構成されているので、各グローバルバス４１当たりそれぞれ４０ビット及び７３ビットのデータを受け持つ。
【００５７】
一点鎖線で拡張モジュールとして示した横並びのセルアレイブロック列は、各グローバルバス４１当たり少なくともひとつのセルアレイブロック３１が同時アクセスされて、各グローバルバス４１にデータが出るようになっている。グローバルバス４１と反対側のセルアレイブロック辺に沿って、アドレスバス４３が、アドレス・データインタフェース回路４６から配線される。これらのアドレスバス４３のアドレス信号によって各モジュールユニット（セルアレイブッロク３１）のデコーダが活性化される。
【００５８】
アドレスバスの信号は、各モジュールユニットを選択するビット、セルを選択するビット、センスアンプの奇偶（ｅｖｅｎまたはｏｄｄ）を選択するビットを含む。セルアレイブロックの全配列のｙ方向両端には参照セルアレイ・センスアンプ回路４４が配置される。各セルアレイブロック３１のコーナーに配置されたアドレススイッチ回路４７ａ，４７ｂは、アドレスバス４３のアドレス信号を各セルアレイブロックに取り込む働きをする。
【００５９】
必要とされるファイルメモリの容量にしたがって拡張モジュールを必要な数だけ増設すればメモリシステムの拡張は容易である。
【００６０】
［ファイルメモリの構成例（２）］
図８は、図４の例とは垂直ビア配線構造が異なり、下地回路のデータバスレイアウトが異なるセルアレイブロック３１の構成例を示している。この例ではセルアレイブロック３１の４辺を全てワード線とビット線の垂直ビア配線領域として利用する。即ち、ワード線ＷＬの両端側２辺にワード線を交互に下地回路に接続する垂直ビア配線３９が設けられる。同様にビット線ＢＬの両端側２辺にビット線を交互に下地回路に接続する垂直ビア配線４０が設けられる。
【００６１】
この場合、ワード線の両端側にワード線デコーダ／マルチプレクサ回路３８ａ，３８ｂが配置されるが、具体的にこれらのデコーダ／マルチプレクサ回路３８ａ，３８ｂは、セルアレイブロック３１の直下領域との間に一定の隙間をおいて配置して、その隙間をもデータバス３４ａ，３４ｂとして利用する。従ってワード線ＷＬはＷＬデコーダ／マルチプレクサ回路３８ａ，３８ｂの領域からセルアレイブロックに到達するまでの間にデータバス３４ａ，３４ｂの上空を通過していくことになる。
【００６２】
またセルアレイブロック直下にワード線と並行して配置されたデータバス（即ちローカルバス）３４は、これと直行するセルアレイブロック両辺に沿った二つのデータバス（即ちグローバルバス）３４ａ，３４ｂに２分されて、セルアレイブロック領域から外部に出ていく。
【００６３】
この構成は、ワード線の長さが余分に必要になるデメリットもあるが、ビット線とともにワード線も一本おきにセルアレイブロック３１の両側から交互に入力されるので、基板への垂直ビア配線３９のピッチは最小ピッチの２倍にすることができる。また配線の対称性も良いので回路特性を各部で揃え易くかつレイアウト上もコンパクトな構成が可能であり、リソグラフィー的にも最小寸法での露光条件の設定に有利となるなどメリットも大きい。
【００６４】
図９は、図８で示したセルアレイブロックとその読み出し／書き込み回路を最小単位として構成したＥＣＣ搭載ファイルメモリの模式的レイアウトを示しており、図１０はそのモジュールユニット構成を示している。
【００６５】
ここでもＥＣＣシステムとしてはＧＦ（２５６）又はＧＦ（５１２）を用いた４ビットエラー訂正可能なＢＣＨコードを用いたもの想定しているが、このシステムに限定されるものではない。また寸法比も実際のものを反映しているわけではなくレイアウトの概念を絵にしたものである。
【００６６】
セルアレイブロック３１から基板上の回路には４辺にワード線とビット線の垂直ビア配線があり、このうち２辺がセルアレイのビット線データをセンスアンプアレイに転送する際の窓となる。この窓を介してローカルバス４２が各セルアレイブロック直下のデータバス３４となる。
【００６７】
図ではＧＦ（２５６）を用いて１２８ビット中の4ビットランダムエラー訂正を行う場合の８×４のチェックビットを付加した１６０ビット同時転送と、ＧＦ（５１２）を用いて２５６ビット中の４ビットランダムエラー訂正を行う場合の９×４のチェックビットを付加した２９２ビット同時転送の場合を示した。ここでは、８つのグローバルバス４１をもってファイルメモリが構成されているので、各グローバルバス４１当たりそれぞれ２０ビット及び３６（又は３７）ビットのデータを受け持つ。
【００６８】
拡張モジュールとして示した横並びのセルアレイブロック列から、各グローバルバス当たり少なくともひとつのセルアレイブロックが同時アクセスされて、各グローバルバスにデータが出るように制御される。グローバルバス４１と並んでセルアレイブロックの辺に沿ってアドレスバス４３がアドレス・データインタフェース回路４６から配線される。これらのアドレスバス４３のアドレス信号によって各セルアレイブッロクのデコーダが活性化される。
【００６９】
アドレスバス４３は、拡張モジュールから構成された各々のモジュールユニットを選択するビット、セルを選択するビット、センスアンプの奇偶（evenまたはodd）を選択するビットを含む。セルアレイブロックの全配列のｙ方向両端には、参照セルアレイ・センスアンプ回路が配置される。
【００７０】
以下の説明は、ワード線をその一端側からのみ下地回路に接続するファイルメモリ構成例（１）の場合について行うが、ファイルメモリ構成例（２）の場合もわずかの回路の配置と数が異なるのみで考え方は変わらない。
【００７１】
［参照セルとセンスアンプ構成］
図１１を用いて、ファイルメモリの各セルアレイブロックにおける参照セルとセンスアンプの構成法を説明する。
【００７２】
クロスポイント型の３Ｄセルアレイブロックではワード線を１本選択すると同一セルアレイ層のすべてのビット線にデータが出力される。従って、同一セルアレイ内に選択セルに対応する参照セルを設けて、同時に参照セルのワード線（参照ワード線）を選択すると、多重選択になる。
【００７３】
この多重選択の事態を回避するために、選択セルのあるセルアレイブロックの両隣のセルアレイブロックの参照セルを利用する。
【００７４】
セルアレイ層を、最下層を０番として上の層に向かって１，２，３，…と数えるものとして、セルアレイ層を偶数(e)と奇数(o)の層のグループに分け、これらにグループに共通のセンスアンプをそれぞれｅＳ／Ａ，ｏＳ／Ａとするとセンスアンプの配置は図１１のようになる。
【００７５】
図１１では、相隣接する３つのセルアレイブロックＡ，Ｂ，Ｃを示している。これらのうち真ん中のセルアレイブロックＡにおいてあるワード線ＷＬが選択されたものとする。このときこれに隣接する両隣のセルアレイブロックＢ，ＣのセルアレイブロックＡ側の端部の参照ワード線ＲｅｆＷＬが同時に選択されるようにする。
【００７６】
ワード線ＷＬにより選択される隣接する二ビット線のメモリセルＭＣ１，ＭＣ２に着目して、具体的に説明する。一方のメモリセルＭＣ１のビット線ＢＬａ１は、そのセルアレイブロックＣ側端部を開放端とし、セルアレイブロックＢ側の端部で垂直ビア配線により、下地のセンスアンプアレイに接続される。もう一つのメモリセルＭＣ２がつながるビット線ＢＬａ２は、ＢＬａ１とは逆に、セルアレイロックＢ側端部が開放端となり、セルアレイブロックＣ側の端部で垂直ビア配線により、下地のセンスアンプアレイに接続されるようにする。
【００７７】
そして、セルアレイブロックＢのセルアレイブロックＡに近い参照ワード線ＲｅｆＷＬにより選択される参照セルＲＣｂ２につながるビット線ＢＬｂ２は、セルアレイブロックＡのビット線ＢＬａ１とペアを構成して一つのセンスアンプにつながる。同様に、セルアレイブロックＣのセルアレイブロックＡに近い参照ワード線ＲｅｆＷＬにより選択される参照セルＲＣｃ１につながるビット線ＢＬｃ１が、セルアレイブロックＡのビット線ＢＬａ２とペアを構成して一つのセンスアンプにつながる。
【００７８】
こうして、隣接する２セルアレイＡ，Ｂの間、また隣接する２セルアレイＡ，Ｃの間で、それぞれ対応するビット線の対によりオープンビット線が構成される。
【００７９】
この場合、ひとつのセンスアンプアサイメントでは、上述の例の二つビット線対に対して、セルアレイブロックＡ領域下の１系統のセンスアンプｅＳ／Ａａと、このセンスアンプ系統と遠い側のセルアレイブロックＣ領域下のセルアレイブロックＡに近い側のセンスアンプｅＳ／Ａｃを同時使用する。或いはセルアレイブロックＡ領域下のもう一つの系統のセンスアンプｏＳ／Ａａと、このセンスアンプ系統と遠い側のセルアレイブロックＢ領域下のセルアレイブロックＡに近い側のセンスアンプｏＳ／Ａｂを同時使用する。
【００８０】
２系統あるセンスアンプいずれを使用するかは、選択されるセルが偶数セルアレイ層（ｅ）は奇数セルアレイ層（ｏ）かによる。また参照セルは、ビット線２本を共通のビット線と見なし、1ビット線おきにセルアレイの端の複数セルをまとめて作っている。更にセンスアンプとの対応によって複数のビット線分の参照セルをＭＵＸ部でまとめて構成して参照セルの電流値（参照電流値）を調整する。
【００８１】
ワード線とセンスアンプの以上の選択を行うために、各セルアレイブロックのコーナーに設けられたアドレススイッチ４７ａ，４７ｂによって、モジュール選択アドレス、ワード線／参照ワード線選択アドレス及びビット線選択アドレスを含むアドレス情報の取り込みが行われる。アドレススイッチに隣接するモジュールが選択されたときにそのアドレススイッチがオンになる。
【００８２】
図１２は、一つのセルアレイブロックに着目して、アドレスバスの信号とデータ転送に関わる回路部分の関係を示している。一つのセルアレイブロックについてみると、図示のように、ワード線セレクタ４９（即ちワード線デコーダ３８の本体）、セルアレイブロックの１辺から降りてくるｎ本のビット線をｍ個のセンスアンプに選択接続するマルチプレクサ（ｎ ｔｏ ｍ Ｍｕｘ）３７ａ，３７ｂ、各々のセンスアンプにビット線データを転送するアレイバス３６ａ，３６ｂ、１辺当たりｍ個のセンスアンプＳ／Ａからなるセンスアンプアレイ３５ａ，３５ｂがある。
【００８３】
ローカルバス４２（即ちデータバス３４）は、対峙する辺にそれぞれあるｍ個のセンスアンプからのデータを選択的に接続するゲートを介してｍビットデータを転送する。更にセルアレイブロックが選択されていれば、ローカルバス４２は、ゲート４８を介してグローバルバスに接続される。ゲート４８は、非選択時にグローバルバスとローカルバスを分離して、配線容量を低減する機能を果たす。配線容量が問題にならなければこのゲート４８は不要である。
【００８４】
図１３は、一つのセルアレイブロックに着目して、アドレススイッチ回路４７ａ，４７ｂの具体構成例を示している。
【００８５】
アドレスバス４３のセルアレイブロックを選択するアドレスが選択したセルアレイブロックのアドレススイッチ回路４７ａ，４７ｂは、アドレスバス４３上のワード線アドレスをワード線セレクタ４９の両側から供給するためのスイッチＳＷ１と、ビット線マルチプレクサ３７ａ，３７ｂとセンスアンプを選択接続する選択アドレス信号を供給するスイッチＳＷ３及びゲートＧ１−Ｇ３と、センスアンプのeven側が選択されたのかodd側が選択されたのかの情報ビットを転送しどちらの辺に沿うセンスアンプをローカルモジュールパスに接続するかを選択するスイッチＳＷ２とを有する。
【００８６】
ここでスイッチＳＷ１−３は、アドレスビット毎のスイッチトランジスタのまとまり（トランジスタアレイ）である。
【００８７】
アドレスバス４３は、セルアレイブロックを選択するモジュールアドレス（module add.）、ｅｖｅｎセンスアンプ（eＳ／Ａ）かｏｄｄセンスアンプ（ｏＳ／Ａ）かを選択するアドレス（even/odd）、参照セルの電流値を調整するために何本の参照ワード線をまとめて立ち上げるかを決める参照ワード線アドレス（Ref.WL add.）、ワード線セレクタ４９によって選択されるワード線のアドレスであって、セレクタの両端からそれぞれ入るアドレス（WL add.1/2）、ビット線マルチプレクサ回路でビット線とセンスアンプの接続を選択するアドレス（bitselect）よりなる。
【００８８】
図１３の右側に示すように、セルアレイブロックＡにおいてevenセンスアンプが選択されれば、セルアレイブロックＣのevenセンスアンプの選択も同時に行い、oddセンスアンプが選択されればセルアレイブロックＢのoddセンスアンプの選択も同時に行う。そこでスイッチ回路４７ａ，４７ｂは、隣接するセルアレイブロックのスイッチにも信号を送りこれも制御する。
【００８９】
具体的にアドレスバス４３の信号別に説明する。モジュールアドレス（module add.）は拡張モジュールを選択するための数ビットの信号でこのビットパタンが一致したモジュールのセルアレイブロックのスイッチが作動する。ビットパタンの一致はＡＮＤゲートＧ１により検出されて、セルアレイブロック端の両側のスイッチ回路４７ａ，４７ｂが選択されて一致検出信号（match）を発生する。このmatch信号によってスイッチＳＷ１が選択されて、evenやoddが関係ないアドレス信号が取り込まれる。
【００９０】
ｅｖｅｎ／ｏｄｄアドレス（even/odd）は、センスアンプのeven層用かodd層用かを選択する信号である。ゲートＧ２によって、これとmatch信号とのＡＮＤをとりｏｄｄ選択信号（odd select）またはｅｖｅｎ選択信号（even select）を発生する。odd select信号は図の上側に隣接するセルアレイブロックのスイッチ回路にも入る。even select信号は下側に隣接するセルアレイブロックのスイッチ回路にも入る。
【００９１】
even select信号が立ち上がると、スイッチ回路４７ｂで、選択されたセルアレイブロックＡのevenセンスアンプ（ｅＳ／Ａ）周りの選択信号（e）が立ち上がる。この信号（e）はeＳ／Ａとデータバスをつなぐ信号（S/A to bus even）とビット線とセンスアンプを選択接続するアドレス信号を通過させるスイッチゲートＳＷ３をオンさせる信号として働く。信号（e）は上側の隣のセルアレイブロックＢが選択された場合にもそのeven select信号でセルアレイブロックＡが立ち上がるように、ＯＲゲートＧ３を介在させている。
【００９２】
odd select信号が立ち上がると、スイッチ回路４７ａで、選択されたセルアレイブロックＡのoＳ／Ａ周りの選択信号（o）が立ち上がる。この信号（o）はoＳ／Ａとデータバスをつなぐ信号（S/A to bus odd）とビット線とセンスアンプを選択接続するアドレス信号を通過させるスイッチゲートＳＷ３をオンさせる信号として働く。信号oは下側の隣のセルアレイブロックＣが選択された場合にも、セルアレイブロックＡのodd select信号でセルアレイブロックＣが立ち上がるように、ＯＲゲートＧ３を介在させている。
【００９３】
参照ワード線アドレス（Ref.WL add.）は選択されたセルアレイブロックの隣のセルアレイブロックの参照ワード線を何本分のワード線として立ち上げるかを指定する信号であり、センスアンプのevenまたはoddとは関係なく常に隣のセルアレイブロックの選択セルアレイブロックＡに近い側の参照ワード線を立ち上げる。このため、一致検出信号（match）によってオンするゲートスイッチＳＷ２によって、両隣のセルアレイブロックのワード線セレクタの両端の参照ワード線選択部分に信も送られる。
【００９４】
ワード線アドレス（WL add.1/2）は二つでワード線１本選択するアドレスビットをなす。これもセンスアンプのevenまたはoddには関係のない信号なので、一致検出信号（match）信号によってオンするゲートスイッチＳＷ１にてワード線セレクタの両端から入力され、デコードされてワード線が１本選択される。
【００９５】
ビット線選択アドレス（bitselect）はｎ本のビット線とｍ個のセンスアンプを選択的に接続するための情報ビットである。これは信号（e）または（o）によってオンするゲートスイッチＳＷ３を介してマルチプレクサの選択信号（n to m MUX evenまたはodd信号）としてeＳ／Ａ側またはoＳ／Ａ側のセンスアンプのマルチプレクサ３７（n to m MUX）に送られて、デコードされる。
【００９６】
図１４を参照して、ビット線、センスアンプとローカルバスとの接続関係を説明する。セルアレイブロックの１辺から降りてくるn本のビット線と隣のセルアレイブロックの参照セルのビット線（参照ビット線）がそれぞれペアをなし、ｎビット線ペアとしてマルチプレクサ３７に入ってくる。ひとつのセンスアンプＳ／Ａにはｎ／ｍビット線ペアが対応していて、マルチプレクサ３７はこのうちの１ペアをひとつのセンスアンプＳ／Ａに選択的に接続することになる。
【００９７】
この接続の選択を行う信号（n to m MUX evenまたはodd信号）は最終的にはｎ／ｍ本の信号にデコードされてビット線ペア接続選択ゲートのオンを選択し、アレイバス３６としてセンスアンプＳ／Ａにつながるペアデータ線にビット線データを転送する。選択されたビット線ペアとセンスアンプＳ／Ａがつながりセンスアンプがセンスしたデータを転送するのがS/A to bus信号によって制御されるゲートを介してつながるローカルバス４２である。
【００９８】
ローカルバス４２のペア信号線の数は、センスアンプＳ／Ａの数ｍと同じであるが、図１４ではひとつのセンスアンプＳ／Ａに対応する１ペアの信号線部分を示している。
【００９９】
図１５は、eＳ／ＡまたはoＳ／Ａを構成する電流センスアンプの具体構成を示し、図１６はその動作波形を示している。これはセル電流と参照セル電流との比較でセルに抵抗状態として記憶された情報を判定するためのセンスアンプで、1μA以下の電流比較を高速に確実に行うことができる。
【０１００】
センスアンプの基本要素は、ゲートが共通接続されたＰＭＯＳトランジスタＭ０，Ｍ２とＮＭＯＳトランジスタＭ４により構成されるＣＭＯＳインバータと、同様にゲートが共通接続されたＰＭＯＳトランジスタＭ１，Ｍ３とＮＭＯＳトランジスタＭ５により構成されるＣＭＯＳインバータとを、その入出力を出力ノードＯＵＴ，／ＯＵＴにクロスカップルさせたラッチ回路部である。
【０１０１】
ＰＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭ２の間には、活性化用のＰＭＯＳトランジスタＭ８と電流制限用のＮＭＯＳトランジスタＭ１０を介在させている。同様に、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ３の間には、活性化用のＰＭＯＳトランジスタＭ９と電流制限用のＮＭＯＳトランジスタＭ１１を介在させている。
【０１０２】
出力ノードＯＵＴ，／ＯＵＴは、信号／ＳＥによりゲートが駆動されるＮＭＯＳトランジスタＭ７，Ｍ６を介してＶｓｓに接続されている。また、ＰＭＯＳトランジスタＭ２，Ｍ３のドレインがそれぞれ、信号ＡＣＣにより駆動されるＮＭＯＳトランジスタＭ１２，Ｍ１３を介して入力ノードＩＮ，／ＩＮに接続される。
【０１０３】
このセンスアンプの基本動作は、次の通りである。図１６に示すように、信号／ＳＥが“Ｈ”の状態で活性化信号／ＡＣＴを下げて、ＰＭＯＳトランジスタペアＭ８，Ｍ９をオンさせてセンスアンプに電流を流す。引き続き信号ＡＣＣを立ち上げて、セルが接続されているビット線対の電流を入力ノードＩＮ，／ＩＮを通してセンスアンプに注入する。
【０１０４】
このときの選択セルを流れる注入電流と参照セルからの注入電流との差により、線形領域から飽和領域を経て遮断されるＮＭＯＳトランジスタペアＭ６，Ｍ７のドレイン電圧差が生じる。これが、ＮＭＯＳトランジスタペアＭ４，Ｍ５により増幅されて、ラッチされる。
【０１０５】
即ち電流差の増幅は、／ＳＥを立ち下げることによりトランジスタペアＭ６，Ｍ７が、線形領域から飽和領域を経てオフする際のわずかな電流差によって生じた飽和領域への移行のタイミング差をドレイン電圧に変換して、電流の多い側のドレイン電圧であるトランジスタＭ２−Ｍ４ペアとＭ３−Ｍ５ペアの一方のゲート電位を高くして、ＰＭＯＳトランジスタＭ０，Ｍ１の一方をオフにすることによって行なわれる。
【０１０６】
トランジスタペアＭ１０，Ｍ１１は、共通ゲートの制御信号ｖＬＴＣにより、センス初期にゲートレベルを低くしてコンダクタンスを抑えて電源Ｖｄｄからのセンスアンプ電流を絞る働きをする。これにより、ペアトランジスタＭ１２，Ｍ１３を介して供給されるセル電流をセンスアンプの状態により強く反映させることができる。
【０１０７】
センスアンプの初期センスによってセンスアンプのバランスが電流差データによって崩れて確定したら、図１６に示すように、ゲート信号ｖＬＴＣをＶＲＲからＶｄｄより高い電圧ＶＰＰにして、センスアンプに電源電圧Ｖｄｄを供給する。これにより、出力はＶｄｄまでフルスイングする。このとき信号ＡＣＣは立ち下げてセル電流のセンスアンプへの供給を遮断する。
【０１０８】
微細化されたペアトランジスタのバラツキは製造工程の揺らぎによって生じるので電流パスは許される限り多くの素子の直列接続とした方がバラツキが相殺される。そこでＭ０−Ｍ１ペア、Ｍ８−Ｍ９ペア及びＭ１０−Ｍ１１ペアを入力ノードと電源Ｖｄｄの間に介在させている。
【０１０９】
特に、ＮＭＯＳトランジスタペアＭ１０−Ｍ１１はセンスアンプの動作のフィードバックループをなすＰＭＯＳトランジスタペアＭ０−Ｍ１とペアＭ８−Ｍ９のバラツキの影響を抑える。すなわちＮＭＯＳトランジスタのコンダクタンスを抑えて、より電源Ｖｄｄ側に近いＰＭＯＳトランジスタのドレインやソースの電位を上げて、そのコンダクタンスを上げている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタのコンダクタンスがそれぞれのバラツキの影響を抑える方向に作用する。
【０１１０】
ＮＭＯＳトランジスタペアＭ１０，Ｍ１１は、信号増幅時に増幅作用を大きくし、データが確定した後は確定データのラッチを高速に行なうようにコンダクタンスを上げるべく、ゲート信号ｖＬＴＣを初期には低く、後半では高くなるように制御する。
【０１１１】
信号ＡＣＣの立ち上げとセンス動作開始信号／ＳＥの立ち下げの時間差Ｔは、ＡＣＣ立ち上げ後のセル電流の注入が終わり、セル電流を十分反映するような入力電流になるまで待ってセンスが開始されるように、最適調整する。
【０１１２】
［ＣＡＭの構成］
図１７は、メモリコントローラ４内のＣＡＭ５の構成例を示している。ＣＡＭ自体不揮発性メモリで構成し、置換したセルブロックアドレス（代替ブロックアドレス）情報を電源オフ後も常に保持する。具体的にＣＡＭは置換先の代替ブロックアドレスを記憶する内容データ部（content data part）５１とＣＰＵからのアドレスが置換すべきものか否かを判定するキーアドレス部（key address part）５２，５３とからなる。キーアドレス部５２，５３は、内容データ部の列と行のデコーダを構成する。
【０１１３】
内容データ部５１は、ファイルメモリのブロックアドレスのビットを一括して保持するセルブロックのマトリクスとして構成される不揮発性メモリ回路である。これはファイルメモリ１と同様に、可変抵抗素子を用いた不揮発性メモリセルにより構成される。
【０１１４】
セルブロック列を選択するのが、キーアドレス部５２であり、行を選択するのがキーアドレス部５３である。キーアドレス部５２，５３には、データ書込みの際と電源投入時の初期設定に利用するデコーダの逐次選択回路であるデコーダポインタ（dec pointer）５４，５５がそれぞれ備えられている。
【０１１５】
デコーダポインタ５４，５５は、ファイルメモリからのＥＣＣによる訂正不可能信号ＮＣが立ち下がるときにポインタをひとつ前に進める、という動作を行う。ポインタの進め方は、キーアドレス部５４のポインタが一巡したら、キーアドレス部５５のポインタを一つ進める、というようになる。
【０１１６】
内容データ部５１の選択されたセルブロックは、書き込み時にはアドレス発生器６が発生した内部アドレスが、リード／ライト制御回路５６を介して内容データとして書き込まれる。読み出し時は選択セルブロックのデータが代替ブロックアドレスとしてリード／ライト制御回路５６を介して読み出されてセレクタ５７へと送られる。
【０１１７】
ＣＡＭは常にＣＰＵからのファイルメモリアクセスのアドレスを受け取り、不良チェック時には信号ＮＣに従ってＣＰＵアドレスをキーアドレスとして設定して、アドレス発生回路６からの代替アドレスデータをキーアドレスに対応する内容データとして、内容データ部５１に保持する。通常のファイルメモリのアクセス時にはＣＰＵアドレスをキーアドレス部５４，５５に送りキーアドレスの一致／不一致の判断を行う。
【０１１８】
一致するものがあるときは、そのキーアドレスに対応したセルブロックのデータをブロックアドレスＢＡとして読み出し、セレクタ５７を介して出力する。一致するものがない場合は不一致（no match）信号を発生して、セレクタ５７はＣＰＵからのアドレスをそのままブロックアドレスＢＡとして出力する。
【０１１９】
図１８は、キーアドレス部５２のデコーダ構成例である。このデコーダ部分に入力されるアドレス情報はＣＰＵからのアドレスの一部アドレスビットであり、例えば下位数ビットから構成されるものとする。出力ＢＳｉは列の位置情報であり、この信号によってセルブロックを構成する可変抵抗メモリ素子のビット線ＢＬｉｊ（ｊ＝１〜ｍ）の電源スイッチ回路５２４が制御される。
【０１２０】
即ち、ＢＳｉ＝“Ｈ”のとき、電源スイッチ回路５２４がオフになり、ビット線は電源に接続された状態からフローティング状態に設定される。出力ＢＳｉの電源レベルは書込み時にはＶpro、読み出し時にはＶreadである。両者は条件が許せば同一レベルでも良い。
【０１２１】
キーアドレスを構成するビットごとの一致／不一致を検出するのがビットマッチ回路５２１である。これらの回路には信号Ｒｅａｄが入力される。信号Ｒｅａｄは、  キーアドレスを設定する書き込み（プログラム）時は“Ｌ”、アドレスビットとキーアドレスの一致検索をする時には“Ｈ”となる。また書き込み時には、ポインタからの信号／Ｓｉによって選択された各ビットマッチ回路５２１には電源回路５２３から電源Ｖproが供給される。
【０１２２】
ビットマッチ回路５２１を設定する際に可変抵抗素子の抵抗状態を適正に設定するために、電流遮断回路（current cutter）５２２が各々のビットマッチ回路５２１に接続されていて、これらにもＣＰＵからのアドレスの各ビットのそれぞれが入力されている。
【０１２３】
信号／Ｓｉが“Ｌ”でありかつ、信号Ｒｅａｄが“Ｌ”であるときは、ＡＮＤゲートＧ１２により、ビットマッチの検索にかかわらず出力ＢＳｉは“Ｈ”となる。すなわちポインタによってのみ出力信号ＢＳｉが選択されてセルブロックにデータ書込みが出来るようになっている。また出力ＢＳｉは、キーアドレスとの一致検索の際、信号Ｒｅａｄが“Ｈ”ですべてのビットマッチ回路５２１で一致検出されたとき（出力ｍがすべて“Ｈ”のとき）に、ＡＮＤゲートＧ１１により一致検出信号match1_iが“Ｈ”となり、出力が“Ｈ”となる。
【０１２４】
図１９は、キーアドレス部５３のデコーダ構成例を示している。この部分に入力されるアドレス情報はＣＰＵからのアドレスのキーアドレス部５２に送られる部分の残りのアドレスビットであり、例えば上位数ビットから構成される。出力ＷＬｉは行の位置情報である。この信号によってセルブロックを構成する可変抵抗メモリ素子のワード線ＷＬｉが電源レベルＶproまたはＶreadに設定される。出力の電源レベルは書込み時にはＶproであり、読み出し時にはＶreadで、両者は条件が許せば同一レベルでも良い。
【０１２５】
キーアドレスを構成するビットごとの一致／不一致を検出するのがビットマッチ回路５３１である。この回路には信号Ｒｅａｄが入力される。信号Ｒｅａｄは、キーアドレスを設定するプログラム時は“Ｌ”に、入力アドレスとキーアドレスの一致検索をする時には“Ｈ”となる。
【０１２６】
プログラム時にはポインタからの信号／Ｔｉによって選択された各ビットマッチ回路５３１には電源回路５３３により電源Ｖproが供給される。ビットマッチ回路５３１を設定する際に可変抵抗素子の抵抗状態を適正に設定するために、電流遮断回路５３２が各々のビットマッチ回路５３１に接続されている。これらの電流遮断回路５３２にも、ＣＰＵからのアドレスの各ビットのそれぞれが入力されている。
【０１２７】
出力ＷＬｉは信号／Ｔが“Ｌ”でありかつ信号Ｒｅａｄが“Ｌ”であるとき、ＡＮＤゲートＧ２２により、ビットマッチ回路の結果によらず“Ｈ”となることが出来る。すなわちポインタによってのみ出力信号ＷＬｉが選択されて“Ｈ”となりセルブロックへのデータ書込みが出来るようになっている。
【０１２８】
キーアドレスとの一致検索の際にはＲｅａｄ＝“Ｈ”で、各ビットマッチ回路５３１の出力ｍが“Ｈ”のときに、ＡＮＤゲートＧ２１により一致検出信号match2_iが“Ｈ”となり、出力信号ＷＬｉが“Ｈ”となる。
【０１２９】
図１９には、キーアドレス部５２，５３を通してキーアドレスＣＰＵからのアドレスの一致が検出されない場合に不一致（no match）信号を発生する回路５３４を示している。この回路は、ノードＮ０と、これに接続されたプリチャージ用ＰＭＯＳトランジスタＭＰ及び、放電用ＮＭＯＳトランジスタ群ＭＮにより構成される。
【０１３０】
アクセスサイクルの開始時まではプリチャージされたノードＮ０は、すべてのデコーダからの一致信号match1_iとmatch2_iのいずれかが“Ｈ”となったら放電されて、“Ｌ”となる。一致信号がまったく得られない場合に、不一致（no match）信号＝“Ｈ”となる。このno match信号を用いて、ＣＡＭのセレクタ５７によって、一致がない場合にＣＰＵのアドレスが直接ブロックアドレスとしてＣＡＭから出るように制御される。
【０１３１】
図２０は、ビットマッチ回路５２１，５３１の詳細構成を示す。即ちビットマッチ回路は、可変抵抗素子ＶＲとダイオードＤｉからなる不揮発性メモリセルＭＣ１，ＭＣ２のペアを用いて、これに所定データの書き込み（プログラム）を行うことにより、入力されたビット情報とプログラム状態が一致したら信号ｍを出力する回路として構成される。
【０１３２】
具体的に一方のメモリセルＭＣ１の一方のノードＶ１は、信号Ｒｅａｄによりゲートが制御されるＮＭＯＳトランジスタＮ１を介し、負荷抵抗Ｒ１を介して、書き込み情報との一致／不一致判定すべき信号Ｓｉｇの入力端子に接続され、他方のノードは信号Ｒｅａｄによりゲートが制御されるＮＭＯＳトランジスタＮ３を介してＶｓｓに接続される。これにより、一つの不揮発性メモリ回路５２１−１が構成される。
【０１３３】
もう一方のメモリセルＭＣ２の一方のノードＶ２は、信号ＲｅａｄによりゲートがＮＭＯＳトランジスタＮ１と共通に制御されるＮＭＯＳトランジスタＮ２を介し、負荷抵抗Ｒ２を介して、電源Ｖｄｄに接続され、他方のノードは信号ＲｅａｄによりゲートがＮＭＯＳトランジスタＮ３と共通に制御されるＮＭＯＳトランジスタＮ４を介して、信号Ｓｉｇの入力端子に接続されている。これにより、もう一つの不揮発性メモリ回路５２１−２が構成される。
【０１３４】
これらペアのメモリ回路５２１−１，５２１−２のノードＶ１，Ｖ２はまた、Ｒｅａｄにより共通ゲートが制御されるＰＭＯＳトランジスタＰ１，Ｐ２を介して電源Ｖｐｒｏに接続されている。
【０１３５】
メモリセルペアＭＣ１，ＭＣ２の下流側のノードは更に、Ｒｅａｄにより共通ゲートが制御されるＰＭＯＳトランジスタＰ３，Ｐ４を介してそれぞれ、書き込み制御に用いられる電流遮断回路５２２−１，５２２−２（又は５３２−１，５３２−２）のノードＢ１，Ｂ２に接続されている。
【０１３６】
ビット情報を書き込む前の初期状態は、メモリセルＭＣ１，ＭＣ２のペアが一方は高抵抗で他方が低抵抗の状態に設定される。このとき信号Ｒｅａｄは“Ｌ”であり、ノードＶ１，Ｖ２は負荷抵抗Ｒ１，Ｒ２から切り離されていて電源Ｖｐｒｏが供給される。また他方のノードＢ１，Ｂ２はそれぞれ電流遮断回路５２１−１，５２１−２につながる。これらの電流遮断回路はメモリセルの抵抗値を電流値の制御により設定する回路である。
【０１３７】
初期状態設定の際には初期設定（initial set）信号が“Ｈ”となる。従って、ＥＸＯＲ回路Ｇ３１によって信号Ｓｉｇの正と反の信号にかかわらず“Ｈ”と“Ｌ”が電流遮断回路５２１−１，５２１−２に加わり、メモリセルペアの抵抗値を高低に設定する動作が行われる。
【０１３８】
ビット情報を書き込むには、メモリセルペアＭＣ１，ＭＣ２を両方とも高抵抗かまたは低抵抗に設定する。このとき信号Ｒｅａｄは“Ｌ”であり、ノードＶ１とＶ２は負荷抵抗Ｒ１とＲ２から切り離されていて電源Ｖｐｒｏが供給され、他方のノードはそれぞれ電流遮断回路５２１−１と５２１−２のノードＢ１とＢ２に接続されている。書き込みの際には初期設定（initial set）信号が“Ｌ”となり、ＥＸＯＲ回路Ｇ３１によって信号Ｓｉｇの正又は反がそれぞれの電流遮断回路５２１−１，５２１−２に同時に加わり、メモリセルＭＣ１，ＭＣ２の抵抗値を情報Ｓｉｇに従って高抵抗または低抵抗の抵抗値ペアに設定する動作が行われる。
【０１３９】
一致検索をする場合には信号Ｒｅａｄが“Ｈ”である。このときメモリ回路５２１−１のノードＶ１は信号Ｓｉｇから負荷抵抗Ｒ１を経てメモリセルＭＣ１を通り、Ｖｓｓ に向かうパスの抵抗分割の中間点となる。メモリ回路５２１−２のノードＶ２は電源Ｖｄｄから負荷抵抗Ｒ２を経てメモリセルＭＣ２を通り、信号端子Ｓｉｇに向かうパスの抵抗分割の中間点となる。そして信号Ｓｉｇにはアドレスビット情報に従って“Ｈ”又は“Ｌ”レベルが印加されて、これによりノードＶ１とＶ２のレベル状態が決まる。
【０１４０】
図２１は、プログラムされた情報と入力信号Ｓｉｇの一致／不一致判定を行う場合のノードＶ１，Ｖ２のデータ状態を示した。ペア０は、メモリセルペアの抵抗値が共に高抵抗、ペア１は、メモリセルペアの抵抗値が共に低抵抗を意味し、Ｓｉｇ＝０は、信号レベルが“Ｌ”（＝Ｖｓｓ）、Ｓｉｇ＝１は、信号レベルが“Ｈ”（＝Ｖｄｄ）を意味する。
【０１４１】
ペアが０の場合は、メモリセルＭＣ１，ＭＣ２が高抵抗であるから、ノードＶ１，は、信号Ｓｉｇの０，１に応じて“Ｌ”，“Ｈ”となり、ノードＶ２はＳｉｇによらず、“Ｈ”となる。ペア１の場合は、メモリセルＭＣ１，ＭＣ２が共に低抵抗であるから、ノードＶ２が信号Ｓｉｇの０，１に応じて“Ｌ”，“Ｈ”となり、ノードＶ１はＳｉｇによらず“Ｌ”となる。
【０１４２】
そこで、図２０に示すように、ＥＸＯＲ回路Ｇ３２でノードＶ１とＶ２の排他的論理和をとれば、メモリセルペアの情報と入力信号Ｓｉｇが一致した場合のみ一致信号ｍ＝“Ｈ”が得られる。
【０１４３】
図２２は、情報が書かれていない場合のデータ状態を示している。情報がプログラムされていないメモリセルペアに関してはペアで抵抗値が異なる。ここでは、メモリセルペアの抵抗状態を左右のメモリセルＭＣ１，ＭＣ２の抵抗状態（ＬＲ）として示した。
【０１４４】
ペア（０１）は、左（Ｌ）が高抵抗、右（Ｒ）が低抵抗の場合である。この状態のメモリセルペアに信号Ｓｉｇを与えると、Ｓｉｇ＝０のとき、ノードＶ１とＶ２は共に“Ｌ”、Ｓｉｇ＝１のときは共に“Ｈ”となる。従ってＶ１とＶ２の排他的論理和をとると、常に０（不一致）である。ペア（１０）は、左（Ｌ）が低抵抗、右（Ｒ）が高抵抗の場合であり、この場合も同様の結果が得られる。
【０１４５】
図２３は、電流遮断回路５２２，５３２すなわち、メモリセルＭＣ１，ＭＣ２の抵抗状態を、素子にかかる電圧と電流を制御してプログラム設定する回路の構成例である。ここでメモリセルの可変抵抗素子ＶＲは、高抵抗状態が安定状態であり、これに電圧を印加すると抵抗値が変化して低抵抗状態（例えばデータ“１”）になり、低抵抗状態の素子に電流を流しジュール加熱によって高抵抗状態（例えばデータ“０”）に戻るような物質系を想定している。
【０１４６】
この電流遮断回路は、メモリセルのプログラム情報に従って初期状態がセットされる状態遷移回路２３０と、メモリセルの抵抗値の変化に伴うセル電流を検出するための、ＮＭＯＳトランジスタＮ１３をダイオード接続した電流モニター素子２３２と、このモニター素子２３２による状態遷移回路２３０の状態遷移に応じてメモリセルに流れる電流を遮断するように働く、ＮＭＯＳトランジスタＮ１２からなるスイッチ素子２３１とを有する。
【０１４７】
状態遷移回路２３０はフリップフロップである。その二つのノードとＮＭＯＳトランジスタＮ１２のゲートとの間には、“１”書き込み時と“０”書き込み時とで共にＮＭＯＳトランジスタＮ１２を初期状態でオン、書き込み完了の状態遷移を受けてオフにするために、ＰＭＯＳトランジスタＰ１３，Ｐ１４によるスイッチ回路２３３が設けられている。
【０１４８】
書き込むべきメモリセルに直列に入るスイッチ素子２３１とモニター素子２３２の電流経路は、書き込み開始前は、開始信号Ｐｏｎにより制御されるＮＭＯＳトランジスタＮ１１，Ｎ１４によりメモリセルから切り離されている。なおフリップフロップ２３０に流れ込む電流は小さくなるように寸法を設定して、メモリセルの可変抵抗素子に流れる電流になるべく影響を与えないようにする。
【０１４９】
フリップフロップ２３０の初期設定を行うのは、リセット用ＮＭＯＳトランジスタＮ１５，Ｎ１６に入る信号Ｒｓ０とＲｓ１である。これらの信号は信号Ｒｓに同期して発生され、信号Ｓｉｇとその反転信号Ｓｉｇ０からそれぞれ作られる。信号Ｒｓ０によってフリップフロップ２３０のＮＭＯＳトランジスタＮ１５がオフし、電流モニター用ノードimoniが“Ｈ”に設定される。信号Ｒｓ１により、逆の設定ができる。
【０１５０】
スイッチ回路２３３のＰＭＯＳトランジスタＰ１３，Ｐ１４のゲートはそれぞれ、Ｓｉｇ０，Ｓｉｇにより制御される。これにより、フリップフロップ２３０の初期設定に関係なくスイッチ素子２３１のトランジスタＮ１２がオン状態となるように、フリップフロップ２３０の“Ｈ”側のノードにそのゲートが接続される。
【０１５１】
フリップフロップ２３０が書き込むデータに従って初期設定されたあとに、メモリセルの可変抵抗素子の書き込み開始信号Ｐｏｎが“Ｈ”となり、メモリセルアレイのビット線ＢＬと電流遮断回路がつながる。ビット線ＢＬは、具体的にはビットマッチ回路の場合はノードＢ１またはＢ２である。
【０１５２】
メモリセルを流れる電流は、スイッチ素子２３１を通り、ノードimoniに入り、ダイオード接続されたＮＭＯＳトランジスタＮ１３（又は、ゲートが電流を制限するレベルＶｒｅｆに接続されたＮＭＯＳトランジスタでもよい）からなる電流モニター素子２３２を介して、Ｖｓｓへと放電される。従って、セル電流値に応じてノードimoniのレベルは変化して、あるレベルになるとフリップフロップ２３０が状態遷移し、スイッチ素子２３１をオフにしてセル電流を遮断することになる。
【０１５３】
図２４は、書き込むべきセル状態“０”（高抵抗状態）と“１”（低抵抗状態）との関係で、モニターノードimoniのレベルとスイッチ素子２３１の状態を書き込み動作の初期状態（initial）と書き込み完了時（prog.完）について示した。
【０１５４】
“０”書き込み時は、初期状態がimoni＝Ｈであり、ＰＭＯＳトランジスタＰ１３によりスイッチ素子２３１はオンである。書き込む前のセル状態が“１”であれば、大きなセル電流がモニターノードimoni に流入してその“Ｈ”レベルを維持するが、やがてセルのジュール加熱でセルが高抵抗状態になると電流は減少して、ノードimoniのレベルは“Ｌ”になる。これによりフリップフロップ２３０は初期設定状態から反転して、スイッチ素子２３１をオフとする。
【０１５５】
書き込み前のセルがすでに“０”状態であれば、モニターノードimoniのレベルは書き込み開始と同時に“Ｌ”になり、すぐにスイッチ素子２３１をオフとする。
【０１５６】
“１”書き込み時は、初期状態がimoni＝Ｌであり、ＰＭＯＳトランジスタＰ１４によりスイッチ素子２３１はオンである。書き込み前のセル状態が“０”であれば、セル電流は小さく、当初ノードimoni は“Ｌ”レベルを維持するが、やがてセルが電圧印加で低抵抗状態になると電流は増大して、ノードimoniのレベルは“Ｈ”になる。これにより、フリップフロップ２３０は初期設定状態から反転してスイッチ素子２３１をオフとする。
【０１５７】
書き込み前のセルがすでに“１”状態であれば、モニターノードimoniのレベルは書き込み開始と同時に“Ｈ”になり、すぐにスイッチ素子２３１をオフとする。
【０１５８】
上述の電流遮断回路によるメモリセルの書き込み手法は、内容参照メモリＣＡＭの内容データ部５１の書き込みにも同様に利用される。
【０１５９】
図２５は、ＣＡＭのリード／ライト制御回路５６の具体構成例を示している。リード／ライト制御回路５６は、内容データ部５１のデータ読み出しを行うセンスアンプ５６１と、書き込みを行う際に用いられる電流遮断回路５６２とを有する。電流遮断回路５６２は、図２３と同様に構成される。
【０１６０】
センスアンプ５６１は、図１５に示したファイルメモリ１内のものと同じ電流センスアンプである。セルブロックアレイの各ビット線ＢＬｋとセル電流の比較の対照電流ＲＥＦを受け取り、電流センスを行う。このとき信号ＲＥＡＤＡＣＣｉ の“Ｈ”によってセンスアンプとビット線ＢＬｋが接続される。
【０１６１】
内容データ部へのデータ書込み際は信号ＲＥＡＤＡＣＣｉ は“Ｌ”であり、センスアンプとビット線ＢＬｋが切り離される。代わりに信号Ｐｏｎi が“Ｈ”となり電流遮断回路５６２がビット線ＢＬｋに接続される。電流遮断回路５６２には、書き込むデータであるＳｉｇと初期設定を行う信号Ｒｓが入力される。その後の電流遮断回路３６２の動作は、すでに説明したとおりである。
【０１６２】
図２６は、ＣＡＭの内容データ部５１の具体構成例を示す。ＣＡＭは不良ブロックアドレスの代替アドレスビットを保持するので、ブロックアドレスのビット数をｍとして、ＣＡＭの単位となるセルブロックは、ｍビットで構成される。
【０１６３】
不揮発にアドレスデータを保持するので、１ビット分のメモリセルは、キーアドレス部５２，５３のそれと同様に、可変抵抗素子とダイオードにより構成される。セルブロックの列を選択するのが列選択線（信号）ＢＳｉであり、これはキーアドレス部５２によってデコードされる。行を選択するのがキーアドレス部５３によってデコードされる行選択線としてのワード線（信号）ＷＬｊである。セルブロックを構成するｍビットのビット線は列選択線ＢＳｉによって各列に共通であるｍ本のグローバルビット線バスＢＬ１〜ＢＬｍに選択的に接続される。
【０１６４】
メモリセルに直接つながるビット線ＢＬｉｊ（j=1〜m)は非選択時にはセル周りで使用される最も高い電位である電源Ｖｐｒｏに設定されている。読み出し又は書き込み時、列選択線ＢＳｉによって選択されると、これらのビット線は電源Ｖｐｒｏから切り離されてフローティングとなり、更にグローバルビット線からセンスアンプを介して接地端子Ｖｓｓへと接続される。
【０１６５】
読み出し又は書き込み時、キーアドレス部５３のデコードにより選択されたワード線ＷＬｊがＶｓｓからＶｒｅａｄ（読み出し時）またはＶｐｒｏ（書き込み時）になる。これにより、メモリセルを構成するダイオードがオンして、選択セルブロックのメモリセルのみに電流が流れることになる。
【０１６６】
次に、デコーダポインタ５４，５５を構成するアドレス発生ビットシフトカウンタの具体例を説明する。一例として4ビットシフト、8ビットシフト、10ビットシフトのカウンタを説明する。ここでは、キーアドレス部４５２には４×８＝３２ビットのシフトを行い、キーアドレス部５３に対しては１０ビットのシフトを行うので、列数が３２、行数が１０の３２０セルブロックからなるＣＡＭを想定していることになる。
【０１６７】
各シフトカウンタのユニットは全て同じラッチ回路で，これを直列に繋いでいる。０と１の境目をクロック同期でラッチ列上を左右に１ビットずつ往復させてその位置情報と移動方向の情報でカウントアドレスを作るようにして回路規模を小さくしている。
【０１６８】
図２７は４ビットのシフトカウンタである。ｔ０〜ｔ３が４ビットのシフト出力で、このクロックサイクルはファイルメモリのＥＣＣシステムからの訂正不可能信号ＮＣであり、図２８に示すように、この信号ＮＣの立ち下がりで内部動作のクロックＣＬＫをトグルさせている。
【０１６９】
図２９は、８ビットのシフトカウンタであり、ｓ０〜ｓ７が8ビットのシフト出力である。そのクロックサイクルは４ビット出力ｔ０〜ｔ３を一巡としてクロックサイクルにする。これは、図３０に示すように、Ｃの1サイクルでトグルするクロックＣＫを作ることにより実現している。
【０１７０】
８ビットシフトカウンタを構成する３つのユニットのノードＢ０，Ｂ１及びＢ２がシフトカウンタとして機能するように必要のない状態は排除する。そのために、図２９に示すように、ノードＢ０−Ｂ２の所定の論理により信号ｒｓを作っている。これにより、１と０のノードの境目の左側のノードは常に１のみ、右側は０のみとなるように設定している。
【０１７１】
図３１は、４ビットシフトカウンタと８ビットシフトカウンタの主なノードの電位変化を示している。エラー訂正不可能信号ＮＣは、ここでは規則正しいサイクルで表現しているが、実際は不規則に発生する。即ち信号ＮＣが“Ｈ”である期間はほぼ１メモリサイクルであり、次に立ち上がるまでの時間は不規則に変動する。
【０１７２】
図３２は、キーアドレス部５３側のデコーダポインタ５５を構成する１０ビットのシフトカウンタを示す。シフトカウンタを構成するユニット数は４であり、これらのノードの０と１の境目の移動を利用してシフト信号を作る。ユニットの数は８ビットの場合に比べてひとつ増えたものの基本的な動作は８ビットシフトカウンタの場合と同じである。ｒ０〜ｒ９が１０ビットのシフト出力である。そのクロックサイクルは、図３３に示すように、Ｅの1サイクルでトグルするクロックＣＫＫを作ることにより実現している。
【０１７３】
０と１の境目を左に動かすきっかけをつくるのは、ノードＥＥとＥＥの１を設定したクロックトグルの次のトグルであるので、ＥＥとＣＫＫが“Ｈ”となった時点となる。ユニットの数が奇数である８ビットシフトカウンタの場合と偶数の場合では端末のノードで１の進行方向を反転させるクロックトグルの位相が異なることに注意が必要である。
【０１７４】
１０ビットシフトカウンタを構成する４つのユニットのノードＣ０〜Ｃ３がシフトカウンタとして機能するように必要のない状態は排除する。そのために、図３２に示すように、ノードＣ０−Ｃ３の所定の論理により信号ｒｓを作っている。これにより、１と０のノードの境目の左側のノードは常に１のみ、右側は０のみとなるように設定している。
【０１７５】
以上のシフトカウンタの出力tα(α＝０〜３)、sβ(β＝０〜７)、ｒi ( ｉ＝０〜３１)を列及び行のデコーダと対応付けるロジックを、次に説明する。
【０１７６】
図３４は、列デコードのキーアドレス部５２のデコーダポインタ信号／Ｓｉ（ｉ＝０〜３１）を発生する、ｔαとｔβが入力されるＮＡＮＤゲートを示している。ＮＡＮＤゲートの出力を電源レベルＶｐｒｏに上げるために、レベルシフタＬＳを用いている。ＮＡＮＤゲートの入力接続は、図３５の表に従う。
【０１７７】
図３６は、行デコードのキーアドレス部５３のデコーダポインタ信号／Ｔｉ（ｉ＝０〜９）を発生する回路である。これは、ｒｉ（ｉ＝０〜９）を入力とするインバータとその出力を電源レベルＶｐｒｏに上げるためのレベルシフタＬＳとから構成される。
【０１７８】
上述のように、列及び行のデコーダを指定するシフトカウンタは、ＣＡＭへのデータ書込み、すなわち代替ブロックアドレスをキーアドレスとともに設定するときに使われる。この場合、シフトカウンタの最新の位置は、最新の代替ブロックアドレスＣＡＭ内でのセルブロックの位置をも示している。そこでこの情報を使えば、電源がオフされたあとにメモリシステムを立ち上げた場合の代替アドレスのアドレス発生回路でのアドレス発生の先頭番地を設定できる。
【０１７９】
そのためには、シフトカウンタの状態を電源オフ後も保持しておくことが必要である。シフトカウンタの状態はノード信号ＣＬＫ，Ｃ，ＣＫ，Ｂ０，Ｂ１，Ｂ２，ＣＫＫ，Ｃ０，Ｃ１，Ｃ２，Ｃ２の状態を保持すればよい。これらのノードの状態を可変抵抗素子を用いたメモリセルに不揮発に保持する。
【０１８０】
図３７は、上述の保持すべきノード信号をＮｓｉｇとして示したデータ保持回路である。このデータ保持回路は、ファイルメモリ１におけるそれと同じメモリセルＭＣの一端がＮＭＯＳトランジスタＮ２１を介し、負荷抵抗Ｒを介して電源Ｖｄｄに接続され、他端がＮＭＯＳトランジスタＮ２３を介して接地Ｖｓｓに接続された不揮発性メモリ回路３７１を有する。
【０１８１】
そのメモリセルＭＣの下流側端子には電流遮断回路３７２が接続されている。電流遮断回路３７２は、図２３で説明したものと同じであり、図２３における信号Ｐｏｎ，Ｓｉｇ，Ｒｓに相当する信号がそれぞれ、Ｓａｍｐｌｅ，Ｎｓｉｇ，ＨｏｌｄＲｓである。
【０１８２】
メモリセルＭＣの書き込み時は、信号Ｓａｍｐｌｅを“Ｈ”、信号ＩＮＩＴｓｅｔを“Ｌ”にして、ＰＭＯＳトランジスタＰ２１を介してメモリセルＭＣに書き込み用電源Ｖｐｒｏを供給する。メモリセルＭＣには電流遮断回路３７２が接続されているので、信号Ｓａｍｐｌｅが“Ｈ”となる直前に信号ＨｏｌｄＲｓとして“Ｈ”パルスを与えて、ノード情報信号Ｎｓｉｇを取り込んでおく。信号Ｓａｍｐｌｅが“Ｈ”で電流遮断回路３７２が働き、メモリセルＭＣを信号Ｎｓｉｇに相当する抵抗値にプログラムする。すなわち、Ｎｓｉｇが“Ｈ”なら低抵抗、“Ｌ”なら高抵抗状態に設定する。
【０１８３】
この書き込み動作はシフトカウンタのサイクルごとにその状態を不揮発に記憶する動作として行っても良いし、或いは電源立ち下げの際に最終的な状態を記憶するためにそのときのみ行っても良い。ただし後者の場合は突然の電源の遮断には対応できない。
【０１８４】
電源がオンされたときに、不良ブロックアドレスの代替アドレスを発生するアドレス発生回路にアドレス発生の開始アドレスを設定するには、信号ＩＮＩＴｓｅｔを電源立ち上げ後“Ｈ”にする。このとき信号Ｓａｍｐｌｅは“Ｌ”であるのでレベルシフタＬＳを介してＰＭＯＳトランジスタＰ２１のゲートレベルはＶｐｒｏに設定されてオフして、書き込み電圧電源ＶｐｒｏとメモリセルＭＣは切り離されている。
【０１８５】
代わってメモリセルＭＣの一端はＮＭＯＳトランジスタＮ２１及び負荷抵抗Ｒを介して電源Ｖｄｄに接続される。他端は、ＮＭＯＳトランジスタＮ２３を介してＶｓｓに接続される。従って、負荷抵抗ＲとメモリセルＭＣの接続ノードのレベルを、ＮＭＯＳトランジスタＮ２２を介し、インバータにて反転して信号Ｎｓｉｇのノードに伝えて設定することによって、ＣＡＭのデコーダの選択状態を電源オフ時の直前の状態に設定することができる。
【０１８６】
この設定での選択状態のＣＡＭからセルブロックのデータを読み出してアドレス発生回路に初期値設定をすれば、システムを電源オフ前の状態に設定することができる。
【０１８７】
次に図３８を参照して、訂正不可能ブロックのアドレスの代替ブロックアドレスを発生するアドレス発生回路６の状態を設定する方法を説明する。
【０１８８】
電源立ち上げ後、ＣＡＭ５に信号ＩＮＩＴｓｅｔを与えてその保持データであるブロックアドレスａ（ｐ）を読み出し、アドレス発生回路６の内部アドレスｐをデコードしてセットする。アドレス発生回路６は、ファイルメモリ１のＥＣＣシステムから訂正不可能信号ＮＣを受け取ると、現在の内部アドレスｐから1を引いた内部アドレスｐ−１を発生する。
【０１８９】
この内部アドレスのファイルメモリでのアドレス指定はブロックアドレスの一定のシリアル順でひとつ手前のａｇ（ｐ−１）に対応するので、アドレス発生回路６は、ブロックアドレスＢＡ-gとして、ａｇ（ｐ−１）を出力する。
【０１９０】
アドレス発生回路６の内部アドレスの現在値ｐが有効なファイルメモリの容量を表している。すなわち０〜ｐ−１のシリアル順に表されるブロックアドレス範囲がファイルメモリのエラーの発生しないブロック領域として利用できる。
【０１９１】
以上説明したようにこの実施の形態によれば、大容量ファイルメモリを、不良セルを検査することなく利用することができ、外部から見て不良のないメモリデバイスを提供できる。なお実施の形態では、不揮発性メモリとして可変抵抗素子を用いた抵抗変化メモリを説明したが、他の各種不揮発性メモリ、例えばＮＡＮＤ型フラッシュメモリについても同様にこの発明を適用することが可能である。 
【０１９２】
この発明の特徴を、以下に列記する。
【０１９３】
（１）この発明の一態様によるメモリシステムは、
メモリ装置と、
前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、
前記エラー検出訂正システムが発生するエラー訂正不可能信号に基づいて、エラー訂正不可能な不良領域アドレスに代わって、前記メモリ装置のアドレス進行とアドレス発生初期にぶつからないように進行する内部アドレスを発生するアドレス発生回路と、
前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、前記不良領域アドレスに代わって発生すべき代替領域アドレスとして前記アドレス発生回路が発生する内部アドレスを記憶する内容参照メモリと、を有する。
【０１９４】
（２）前記（１）記載のメモリシステムにおいて、
前記内容参照メモリは、
前記アドレス発生回路から発生される内部アドレスを代替領域アドレスとして不揮発に記憶するための内容データ部と、
前記内容データ部の代替領域アドレスを読み出すためのキーアドレスを不揮発に記憶して列及び行デコーダを構成する第１及び第２のキーアドレス部と、
外部から与えられたアドレスが前記第１及び第２のキーアドレス部が保持するキーアドレスと一致した場合に前記内容データ部の対応する代替領域アドレスを選択し、不一致の場合に前記外部から与えられたアドレスをそのまま出力するセレクタと、を有する。
【０１９５】
（３）前記（２）記載のメモリシステムにおいて、
前記第１及び第２のキーアドレス部は、キーアドレスをそれぞれ複数の下位ビット及び複数の上位ビットに分けて保持して、外部から与えられたアドレスとそのキーアドレスとの一致／不一致検出を行うための第１及び第２のビットマッチ回路群を有する。
【０１９６】
（４）前記（３）記載のメモリシステムにおいて、
前記第１及び第２のビットマッチ回路群の各ビットマッチ回路は、それぞれ可変抵抗素子を含むメモリセルのペアを用いて構成されて、入力信号が書き込み情報と一致したときに一致出力を出すように前記メモリセルのペアが書き込まれる第１及び第２の不揮発性メモリ回路を有する。
【０１９７】
（５）前記（４）記載のメモリシステムにおいて、
前記各ビットマッチ回路に接続されて、前記メモリセルのペアに対する書き込み時にそれらに流れる電流をモニターし書き込み完了を検出してその電流を遮断する電流遮断回路を有する。
【０１９８】
（６）前記（３）記載のメモリシステムにおいて、
前記第１及び第２のビットマッチ回路群の各ビットマッチ回路は、 
それぞれ可変抵抗素子を含んでペアを構成する第１及び第２のメモリセルと、
読み出し時、前記第１のメモリセルの一端を第１の負荷抵抗を介して書き込み情報との一致／不一致を検出すべきビット信号の入力端子に接続すると共に、前記第２のメモリセルの一端を第２の負荷抵抗を介して電源端子に接続する第１のスイッチ素子ペアと、
読み出し時、前記第１のメモリセルの他端を接地端子に接続すると共に、前記第２のメモリセルの他端を前記入力端子に接続する第２のスイッチ素子ペアと、
書き込み時、前記第１及び第２のメモリセルの各一端を書き込み電圧端子に接続する第３のスイッチ素子ペアとを有し、
前記第１及び第２のメモリセルのペアは、初期状態で一方が高抵抗状態、他方が低抵抗状態に設定され、書き込みにより両方とも高抵抗状態又は低抵抗状態に設定される。
【０１９９】
（７）前記（６）記載のメモリシステムにおいて、
書き込み時、前記第１及び第２のメモリセルの各他端に選択的に接続されてそれらに流れる電流をモニターし書き込み完了を検出してその電流を遮断する電流遮断回路を有する。
【０２００】
（８）前記（５）又は（７）記載のメモリシステムにおいて、
前記電流遮断回路は、
トランジスタを介して前記ビットマッチ回路のメモリセルに接続される電流モニター素子と、
前記電流モニター素子の出力に応じて前記トランジスタのオンオフ制御を行う状態遷移回路とを有する。
【０２０１】
（９）前記（８）記載のメモリシステムにおいて、
前記ビットマッチ回路のメモリセルは、電圧印加により高抵抗状態から低抵抗状態に設定される“１”書き込みモードと、ジュール熱により低抵抗状態から高抵抗状態に設定される“０”書き込みモードとを有するものであって、
前記状態遷移回路と前記トランジスタのゲートとの間に、“１”及び“０”の書き込みモードによらず前記状態遷移回路の初期状態では前記トランジスタをオンにし、“１”及び“０”の書き込みモードでのセル電流の一定の増大及び減少による前記状態遷移回路の状態反転により前記トランジスタをオフにするスイッチ回路を有する。
【０２０２】
（１０）前記（２）記載のメモリシステムにおいて、
前記内容参照メモリは、前記内容データ部と前記セレクタとの間にリード／ライト制御回路を更に有する。
【０２０３】
（１１）前記（１０）記載のメモリシステムにおいて、
前記リード／ライト制御回路は、前記内容データ部の情報を読み出す電流検出型センスアンプと、前記内容データ部の書き込み時にセル電流をモニターし書き込み完了を検出してその電流を遮断する電流遮断回路とを有する。
【０２０４】
（１２）前記（２）記載のメモリシステムにおいて、
前記第１及び第２のキーアドレス部はそれぞれ、前記エラー検出訂正システムから発生されるエラー訂正不可能信号のトグル回数に応じてキーアドレスを設定するデコーダポインタを構成するシフトカウンタ回路を有する。
【０２０５】
（１３）前記（１２）記載のメモリシステムにおいて、
前記第１及び第２のキーアドレス部はそれぞれ、前記シフトカウンタ回路の状態を電源オフ時に不揮発に記憶し、電源投入時に前記シフトカウンタ回路の状態を電源オフ直前の状態に設定する不揮発性メモリ回路を有する。
【０２０６】
（１４）前記（１）記載のメモリシステムにおいて、
前記メモリ装置は、
半導体基板と、
前記半導体基板上に積層された、それぞれ可変抵抗素子を含むメモリセルを配列して構成された複数のセルアレイと、
前記半導体基板に形成された読み出し／書き込み回路と、
前記セルアレイのワード線両端側の２辺に形成されてワード線を交互に前記読み出し／書き込み回路に接続するための第１の垂直ビア配線と、
前記セルアレイのビット線両端側の２辺に形成されてビット線を交互に前記読み出し／書き込み回路に接続するための第２の垂直ビア配線と、を有する。
【０２０７】
（１５）前記（１４）記載のメモリシステムにおいて、
前記読み出し／書き込み回路は、
前記セルアレイのワード線と並行する第１のデータバスと、
前記第１のデータバスを挟んで配置されて、前記第２の垂直ビア配線により引き出されるビット線がそれぞれ接続される二つのセンスアンプアレイと、
前記第１のデータバスの両端に前期第１のデータバスと直交するように配置された第２のデータバスと、
前記第２のデータバスの外側に配置されて前記第１の垂直ビア配線により引き出されるワード線が接続されるワード線デコード回路と、を有する。
【０２０８】
（１６）この発明の他の態様によるメモリシステムは、
メモリ装置と、
前記メモリ装置に搭載されて、エラー訂正が不可能な場合にエラー訂正不可能信号を発生するエラー検出訂正システムと、
前記メモリ装置のアクセス時に参照され、前記エラー検出訂正システムが発生するエラー不可能信号に基づいて、エラー訂正が不可能な不良領域アドレスに代わって発生すべき代替領域アドレスを記憶する内容参照メモリとを有し、
前記内容参照メモリは、可変抵抗素子を含んで不揮発にデータを記憶するメモリセルを用いて構成され、前記メモリセルの書き込み時にそのメモリセルに選択的に接続されて、流れるセル電流をモニターし書き込み完了を検出してセル電流を遮断する電流遮断回路を備える。
【０２０９】
（１７）この発明の更に他の態様によるメモリ装置は、
可変抵抗素子を用いたメモリセルにより構成される不揮発性メモリ回路と、
前記不揮発性メモリ回路の書き込み時に前記メモリセルに選択的に接続されて、流れるセル電流をモニターし書き込み完了を検出してセル電流を遮断する電流遮断回路と、を有する。
【図面の簡単な説明】
【０２１０】
【図１】この発明の実施の形態によるメモリシステムの構成を示す図である。
【図２】同メモリシステムの有効アドレス範囲を説明するための図である。
【図３】同メモリシステムの状態遷移図である。
【図４】同メモリシステムのファイメモリの構成を示す図である。
【図５】同ファイルメモリのセルアレイブロック構成を示す図である。
【図６】同ファイルメモリのセルアレイブロックのレイアウト例を示す図である。
【図７】同レイアウトのモジュールユニットを示す図である。
【図８】他のセルアレイブロック構成を示す図である。
【図９】同セルアレイブロックを用いた場合のレイアウト例を示す図である。
【図１０】同レイアウトのモジュールユニットを示す図である。
【図１１】参照セルを用いたセンスアンプ方式を説明するための図である。
【図１２】一つのセルアレイブロックに着目したアドレスバスの信号とデータ転送に関わる回路部分を示す図である。
【図１３】同じくそのアドレスバス部とスイッチ回路部の具体構成を示す図である。
【図１４】同じくセンスアンプ周りの具体構成を示す図である。
【図１５】センスアンプの具体構成例を示す図である。
【図１６】同センスアンプの動作波形を示す図である。
【図１７】メモリコントローラのＣＡＭの構成例を示す図である。
【図１８】同ＣＡＭの一方のキーアドレス部の構成を示す図である。
【図１９】同ＣＡＭの他方のキーアドレス部の構成を示す図である。
【図２０】キーアドレス部に用いられるビットマッチ回路の構成例を示す図である。
【図２１】同ビットマッチ回路の書き込み後の動作説明図である。
【図２２】同ビットマッチ回路の書き込み前の動作説明図である。
【図２３】キーアドレス部に用いられる電流遮断回路の構成例を示す図である。
【図２４】同電流遮断回路の動作説明図である。
【図２５】ＣＡＭのリード／ライト制御回路の構成例を示す図である。
【図２６】ＣＡＭの内容データ部の構成例を示す図である。
【図２７】ＣＡＭのキーアドレス部のポインタを構成する４ビットシフトカウンタを示す図である。
【図２８】同シフトカウンタの信号入力態様を示す図である。
【図２９】ＣＡＭのキーアドレス部のポインタを構成する８ビットシフトカウンタを示す図である。
【図３０】同シフトカウンタの信号入力態様を示す図である。
【図３１】４ビットシフトカウンタ及び８ビットシフトカウンタの動作波形である。
【図３２】ＣＡＭのキーアドレス部のポインタを構成する１０ビットシフトカウンタを示す図である。
【図３３】同シフトカウンタの信号入力態様を示す図である。
【図３４】一方のキーアドレス部のポインタ信号入力部の構成である。
【図３５】同ポインタ信号入力の態様を示す図である。
【図３６】他方のキーアドレス部のポインタ信号入力部の構成である。
【図３７】シフトカウンタの状態保持回路の構成例を示す図である。
【図３８】メモリコントローラ内のアドレス発生回路のＣＡＭによる初期設定動作を説明するための図である。
【符号の説明】
【０２１１】
１…ファイルメモリ、２…ＥＣＣシステム、３…ＣＰＵ、４…メモリコントローラ、５…内容参照メモリ（ＣＡＭ）、６…アドレス発生回路、３０…読み出し／書き込み回路、３１…セルアレイブロック、３４…データバス、３５ａ，３５ｂ…センスアンプアレイ、３６ａ，３６ｂ…アレイバス、３７ａ，３７ｂ…ビット線マルチプレクサ、３８…ワード線デコーダ／マルチプレクサ、３９，４０…垂直ビア配線、４１…グローバルバス、４２…ローカルバス、４３…アドレスバス、４４…端末参照セルアレイ、４５…ＥＣＣシステム、４６…アドレス／データインタフェース回路、４７ａ，４７ｂ…スイッチ回路、５１…内容データ部、５２，５３…キーアドレス部、５４，５５…デコーダポインタ、５６…リード／ライト制御回路、５７…セレクタ、５２１，５３１…ビットマッチ回路、３７２，５２２，５３２，５６２…電流遮断回路、２３０…状態遷移回路、２３１…ＮＭＯＳトランジスタスイッチ、２３２…電流モニター素子、２３３…スイッチ回路、５６１…センスアンプ、３７１…データ保持回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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