(57)【要約】【課題】活性領域を長手方向に伸ばすことで活性領域の端部の数を少なくし、その一方で活性領域の絶縁分離を別の手段で行うことで、活性領域の幅が縮小されてもＳＤ拡散層の面積を確保してコンタクトの接触抵抗増大を回避できる半導体装置を提供する。【解決手段】半導体基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４に設けられた複数の素子形成部５と、各素子形成部５にそれぞれ形成された半導体素子６と、素子形成部５同士を絶縁するために活性領域４に設けられたチャネルストッパ部７とを具備してなり、チャネルストッパ部７は、活性領域４の両側の素子分離絶縁膜３に凹部３ａが設けられることによって凹部３ａの間で立ち上がり形成されたフィン部２２と、フィン部２２を覆うダミーゲート絶縁膜２５と、ダミーゲート絶縁膜２５を介してフィン部２２を跨ぐダミーゲート電極２１とからなる半導体装置１を採用する。【選択図】図３
2009094275.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、
前記活性領域に設けられた複数の素子形成部と、
前記の各素子形成部にそれぞれ形成された半導体素子と、
前記素子形成部同士を絶縁するために前記活性領域に設けられたチャネルストッパ部と、を具備してなり、
前記チャネルストッパ部は、前記活性領域の両側の前記素子分離絶縁膜に凹部が設けられることによって前記凹部の間で立ち上がり形成されたフィン部と、前記フィン部を覆うダミーゲート絶縁膜と、前記ダミーゲート絶縁膜を介して前記フィン部を跨ぐダミーゲート電極とからなることを特徴とする半導体装置。
【請求項２】
前記半導体素子が、ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子がｎ型ＭＯＳトランジスタであり、前記ダミーゲート電極が、ｐ型ドーパントを含有するドープドポリシリコン層を具備して構成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体素子が、前記フィン部と、前記フィン部を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記フィン部を跨ぐゲート電極と、前記ゲート電極を挟んだ両側の前記フィン部に形成されたソースドレイン領域とからなるフィン型ＭＯＳトランジスタであることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
半導体基板の活性領域に設けられた複数の素子形成部と、前記の各素子形成部に形成された半導体素子と、前記素子形成部同士を絶縁するために前記活性領域に設けられたチャネルストッパ部とを有する半導体装置の製造方法であって、
前記半導体基板上に素子分離絶縁膜を埋め込んで前記活性領域を形成する活性領域形成工程と、
前記活性領域のうち、少なくとも前記チャネルストッパ部となる部分の両側の前記素子分離絶縁膜に凹部を設けることによって、前記凹部の間で立ち上がるフィン部を形成するフィン部形成工程と、
前記フィン部を覆うダミーゲート絶縁膜を形成する絶縁膜形成工程と、
前記ダミーゲート絶縁膜を介して前記フィン部を跨ぐようにダミーゲート電極を形成するダミーゲート電極形成工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項６】
前記フィン部形成工程の後に、前記ダミーゲート絶縁膜の形成と同時に前記素子形成部にゲート絶縁膜を形成し、次いで、前記ダミーゲート電極の形成と同時に前記ゲート絶縁膜上にゲート電極を形成し、次いで、前記ゲート電極を挟んだ両側の前記活性領域にソースドレイン領域を形成することによって、前記素子形成部に前記半導体素子としてＭＯＳトランジスタを形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の形成後の前記半導体基板上にシリコン膜を積層する工程と、
前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の形成後の前記半導体基板上にシリコン膜を積層する工程と、
前記シリコン膜のうち前記ダミーゲート電極となる部分と、前記ゲート電極となる部分とにそれぞれ、異なる種のドーパントを順次注入する工程と、
異種のドーパントを注入後の前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、
順次注入した前記の各ドーパントを前記ダミーゲート電極及び前記ゲート電極にそれぞれ拡散させるために熱処理する拡散工程と、を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の前記半導体基板上にシリコン膜を積層する工程と、
前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、
前記ダミーゲート電極、前記ゲート電極及び前記活性領域にそれぞれ、ドーパントを同時に注入することによって、前記ソースドレイン領域を同時に形成する工程と、を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の形成後の前記半導体基板上に、ドーパントを含むシリコン膜を積層する工程と、
前記ドーパントを含むシリコン膜のうち前記ゲート電極となる部分に、前記シリコン膜に含まれる前記ドーパントとは異なる種のドーパントを注入する工程と、
前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子がｎ型ＭＯＳトランジスタであり、前記ダミーゲート電極が、ｐ型ドーパントを含むドープドポリシリコン層であることを特徴とする請求項５乃至請求項１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置において、半導体基板上に形成される素子を相互に電気的に分離する素子分離方法として、ＳＴＩ法（shallow trench isolation）による素子分離技術が知られている。以下、ＳＴＩ素子分離構造を備えた従来の半導体装置について、図面を参照して説明する。
【０００３】
図２２には、従来の半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルの一例を平面図で示している。図２２に示すように、従来のＤＲＡＭメモリセルには、半導体基板上に埋め込まれた素子分離絶縁膜からなるＳＴＩ素子分離領域１５１と、素子分離領域１５１によって囲まれた活性領域１５２とが形成されている。活性領域１５２は、半導体基板上に規則的に配置されている。
【０００４】
また、半導体基板上には、複数の活性領域１５２を横断するようにゲート電極１５３、１５４、１５５が形成されている。ゲート電極１５３〜１５５はＤＲＡＭのワード線を兼ねている。一つの活性領域１５２に注目すると、２本のゲート電極１５３、１５４が活性領域１５２と交差するように形成されている。各々のゲート電極１５３、１５４の両側には、ソース/ドレイン拡散層１５６〜１５８（以下ＳＤ拡散層とする）が形成されている。
【０００５】
例えば、ゲート電極１５３では、その両側にＳＤ拡散層１５６とＳＤ拡散層１５７が形成されており、これらゲート電極１５３及びＳＤ拡散層１５６、１５７によって一つのＭＯＳトランジスタが構成されている。同様に、ゲート電極１５４では、その両側にＳＤ拡散層１５７とＳＤ拡散層１５８が形成されており、これらゲート電極１５４及びＳＤ拡散層１５７、１５８によって他の一つのトランジスタが構成されている。ゲート電極１５３、１５４の間にあるＳＤ拡散層１５７は、２つのトランジスタで共用されている。
【０００６】
各々のＳＤ拡散層１５６〜１５８の上には、ＳＤコンタクトプラグ１５６ａ、１５７ａ及び１５８ａが形成され、各コンタクトプラグ１５６ａ〜１５８ａを介して各ＳＤ拡散層１５６〜１５８が上層の導体に接続されている。通常、ＳＤコンタクトプラグ１５６ａ及び１５８ａ上にはキャパシタが形成され、ＳＤコンタクトプラグ１５７ａ上にはビット線が接続される。
【０００７】
また、活性領域１５２は、短辺方向の幅Ｗと長辺方向の幅Ｌを有している。短辺方向に隣接する活性領域１５２同士は、幅Ｓ1で分離され配置ピッチＰを有している。また、長辺方向に隣接する活性領域１５２同士は幅Ｓ2で分離されている。
【特許文献１】特開２００３−６８８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、従来のＤＲＡＭメモリセルにおいて、更に微細化が進んで活性領域１５２同士の間隔幅Ｓ1が狭くなると、素子分離絶縁膜の埋設が困難になってくる。素子分離絶縁膜の埋設不良は、隣接ゲート電極の短絡など種々の不具合をもたらす。この不具合の発生を回避するために、間隔幅Ｓ1を広げようとすると必然的に活性領域１５２自体の幅Ｗが縮小する。活性領域１５２の形成は、活性領域となる部分をホトレジストからなるマスクで覆い、半導体基板をドライエッチングして活性領域をパターニングし、素子分離絶縁膜の埋設することにより行なわれるが、上記のように活性領域１５２の幅Ｗが縮小してくると、リソグラフィでマスクパターンを形成した場合に、リソグラフィの特性に起因して活性領域１５２の端部における長辺方向の幅Ｌの減少が大きくなる。また、その後のドライエッチングによっても活性領域の端部の縮小が進行する。この結果、図２３に示すように、ゲート電極１５３，１５４の幅方向にはみ出される活性領域１５２の両端部の面積が小さくなり、これに伴ってＳＤ拡散層１５６及び１５８の面積が非常に狭くなり、ＳＤコンタクトプラグ１５６ａ及び１５８ａとＳＤ拡散層１５６及び１５８との接触面積が縮小し、接触抵抗が増大し、回路動作の遅延をもたらす問題が発生する。
【０００９】
本発明は上記事情に鑑みてなされたものであって、活性領域を長手方向に伸ばすことによって活性領域の端部の数を極力少なくし、その一方で活性領域の絶縁分離を別の手段で行うことにより、活性領域の幅が縮小されてもＳＤ拡散層の面積を確保してコンタクトの接触抵抗増大を回避できる半導体装置を提供することを目的とする。
また、本発明の他の目的は、活性領域の幅が縮小されても、拡散層の露出面積を確保してコンタクトの接触抵抗増大を回避できる半導体装置の製造方法を提供することを目的とする。
すなわち本発明は、ＳＤ拡散層の形成領域を狭めることなく活性領域上の半導体素子同士を確実に絶縁分離し、かつ、集積度を高めることが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に埋め込まれた素子分離絶縁膜により絶縁分離された活性領域と、前記活性領域に設けられた複数の素子形成部と、前記の各素子形成部にそれぞれ形成された半導体素子と、前記素子形成部同士を絶縁するために前記活性領域に設けられたチャネルストッパ部と、を具備してなり、前記チャネルストッパ部は、前記活性領域の両側の前記素子分離絶縁膜に凹部が設けられることによって前記凹部の間で立ち上がり形成されたフィン部と、前記フィン部を覆うダミーゲート絶縁膜と、前記ダミーゲート絶縁膜を介して前記フィン部を跨ぐダミーゲート電極とからなることを特徴とする。
また、本発明の半導体装置においては、前記半導体素子が、ＭＯＳトランジスタであることが好ましい。
更に、本発明の半導体装置においては、前記半導体素子がｎ型ＭＯＳトランジスタであり、前記ダミーゲート電極が、ｐ型ドーパントを含有するドープドポリシリコン層を具備して構成されていることが好ましい。
更にまた、本発明の半導体装置においては、前記半導体素子が、前記フィン部と、前記フィン部を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記フィン部を跨ぐゲート電極と、前記ゲート電極を挟んだ両側の前記フィン部に形成されたソースドレイン領域とからなるフィン型ＭＯＳトランジスタであることが好ましい。
また、本発明の半導体装置においては、前記半導体素子が、前記活性領域の前記素子分離部上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟んだ両側の前記活性領域に形成されたソースドレイン領域とからなるプレーナ型ＭＯＳトランジスタであってもよい。
更に、本発明の半導体装置においては、前記半導体素子が、前記活性領域の前記素子形成部に設けられたトレンチと、前記トレンチの内面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内に埋め込まれたゲート電極と、前記ゲート電極を挟んだ両側の前記活性領域に形成されたソースドレイン領域とからなるトレンチ型ＭＯＳトランジスタであってもよい。
【００１１】
上記の半導体装置によれば、活性領域に素子形成部とチャネルストッパ部とが設けられるので、素子分離絶縁膜によって活性領域を細かく絶縁分離させる必要がなく、これにより活性領域の幅が縮小されてもソースドレイン拡散領域の面積が縮小されず、コンタクトの接触抵抗増大を回避することが可能になる。
また、チャネルストッパ部が、フィン部と、ダミーゲート絶縁膜と、フィン部を跨ぐダミーゲート電極とから構成されており、フィン部の上面と２つの側面にダミーゲート電極が対向する形になるので、これらフィン部の上面と２つの側面にオン状態抑制効果が反映され、より確実にオフ状態として素子分離を実現できる。
また、本発明の半導体装置によれば、半導体素子がＭＯＳトランジスタであることが好ましく、これにより、ＭＯＳトランジスタ同士を確実に絶縁分離することができ、半導体装置の高集積化を図ることができる。
更に、本発明の半導体装置によれば、半導体素子がｎ型ＭＯＳトランジスタであり、また、ダミーゲート電極がｐ型ドーパントを含むドープドポリシリコン層であり、仕事関数の大きいＰ型のポリシリコンゲートを用いることで、チャネルストッパ部がオン状態になることを抑制でき、これによりｎ型ＭＯＳトランジスタ同士を確実に絶縁分離できる。
【００１２】
次に、本発明の半導体装置の製造方法は、半導体基板の活性領域に設けられた複数の素子形成部と、前記の各素子形成部に形成された半導体素子と、前記素子形成部同士を絶縁するために前記活性領域に設けられたチャネルストッパ部とを有する半導体装置の製造方法であって、前記半導体基板上に素子分離絶縁膜を埋め込んで前記活性領域を形成する活性領域形成工程と、前記活性領域のうち、少なくとも前記チャネルストッパ部となる部分の両側の前記素子分離絶縁膜に凹部を設けることによって、前記凹部の間で立ち上がるフィン部を形成するフィン部形成工程と、前記フィン部を覆うダミーゲート絶縁膜を形成する絶縁膜形成工程と、前記ダミーゲート絶縁膜を介して前記フィン部を跨ぐようにダミーゲート電極を形成するダミーゲート電極形成工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記フィン部形成工程の後に、前記ダミーゲート絶縁膜の形成と同時に前記素子形成部にゲート絶縁膜を形成し、次いで、前記ダミーゲート電極の形成と同時に前記ゲート絶縁膜上にゲート電極を形成し、次いで、前記ゲート電極を挟んだ両側の前記活性領域にソースドレイン領域を形成することによって、前記素子形成部に前記半導体素子としてＭＯＳトランジスタを形成することが好ましい。
更に、本発明の半導体装置の製造方法においては、前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の形成後の前記半導体基板上にシリコン膜を積層する工程と、前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、を有することが好ましい。
更にまた、本発明の半導体装置の製造方法においては、前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の形成後の前記半導体基板上にシリコン膜を積層する工程と、前記シリコン膜のうち前記ダミーゲート電極となる部分と、前記ゲート電極となる部分とにそれぞれ、異なる種のドーパントを順次注入する工程と、異種のドーパントを注入後の前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、順次注入した前記の各ドーパントを前記ダミーゲート電極及び前記ゲート電極にそれぞれ拡散させるために熱処理する拡散工程と、を有することが好ましい。
また、本発明の半導体装置の製造方法においては、前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の前記半導体基板上にシリコン膜を積層する工程と、前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、前記ダミーゲート電極、前記ゲート電極及び前記活性領域にそれぞれ、ドーパントを同時に注入することによって、前記ソースドレイン領域を同時に形成する工程と、を有することが好ましい。
更に、本発明の半導体装置の製造方法においては、前記ダミーゲート電極形成工程が、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜の形成後の前記半導体基板上に、ドーパントを含むシリコン膜を積層する工程と、前記ドーパントを含むシリコン膜のうち前記ゲート電極となる部分に、前記シリコン膜に含まれる前記ドーパントとは異なる種のドーパントを注入する工程と、前記シリコン膜をパターニングして前記ダミーゲート電極及び前記ゲート電極を形成する工程と、を有することが好ましい。
更にまた、本発明の半導体装置の製造方法においては、前記半導体素子がｎ型ＭＯＳトランジスタであり、前記ダミーゲート電極が、ｐ型ドーパントを含むドープドポリシリコン層であることが好ましい。
【００１３】
上記の半導体装置の製造方法によれば、活性領域に素子形成部とチャネルストッパ部とを設けるので、素子分離絶縁膜によって活性領域を細かく絶縁分離する必要がなく、これにより活性領域の幅が縮小されてもソースドレイン拡散領域の面積が縮小されず、コンタクトの接触抵抗増大を回避することが可能になる。
また、チャネルストッパ部を、フィン部と、ダミーゲート絶縁膜と、フィン部を跨ぐダミーゲート電極とから構成し、フィン部の上面と２つの側面にダミーゲート電極が対向する形にするので、これらフィン部の上面と２つの側面にオン状態抑制効果が反映され、より確実にオフ状態として素子分離を実現できる。
また、上記の半導体装置の製造方法によれば、ダミーゲート絶縁膜の形成と同時にゲート絶縁膜を形成し、ダミーゲート電極の形成と同時にゲート電極を形成し、その後、ソースドレイン領域を形成するので、チャネルストッパ部の形成と同時に前記素子形成部にＭＯＳトランジスタを形成することができ、半導体装置の製造工程の短縮化を図れる。
更に、上記の半導体装置の製造方法によれば、半導体基板上にシリコン膜を積層してから、シリコン膜をパターニングしてダミーゲート電極及びゲート電極を形成するので、半導体装置の製造工程の短縮化を図れる。
更にまた、上記の半導体装置の製造方法によれば、シリコン膜のうちダミーゲート電極となる部分とゲート電極となる部分とにそれぞれ、異なる種のドーパントを順次注入し、シリコン膜をパターニングしてから熱処理して各ドーパントを拡散させるので、ダミーゲート電極とゲート電極との間で異なる種のドーパント同士が相互拡散するおそれがなく、ダミーゲート電極及びゲート電極の抵抗を低下させることができる。また、ダミーゲート電極及びゲート電極のうち何れか一方をｎ型半導体とし、他方をｐ型半導体とすることができる。
また、上記の半導体装置の製造方法によれば、積層したシリコン膜をパターニングしてダミーゲート電極及びゲート電極を形成し、ダミーゲート電極、ゲート電極及び活性領域にそれぞれドーパントを同時に注入することによって、ダミーゲート電極及びゲート電極の低抵抗化とともに、前記ソースドレイン領域を同時に形成するので、半導体装置の製造工程の短縮化を図れる。
更に、本発明の半導体装置の製造方法によれば、ドーパントを含むシリコン膜を積層し、このシリコン膜のうちゲート電極となる部分に異なる種のドーパントを注入し、その後、シリコン膜をパターニングすることで、ダミーゲート電極及びゲート電極のうち何れか一方をｎ型半導体とし、他方をｐ型半導体とすることができる。
更にまた、本発明の半導体装置の製造方法によれば、半導体素子がｎ型ＭＯＳトランジスタであり、また、ダミーゲート電極がｐ型ドーパントを含むドープドポリシリコン層であり、仕事関数の大きいＰ型のポリシリコンゲートを用いることで、チャネルストッパ部がオン状態になることを抑制でき、これによりｎ型ＭＯＳトランジスタ同士を確実に絶縁分離することが可能なチャネルストッパ部を形成できる。
【発明の効果】
【００１４】
本発明によれば、ソースドレイン領域の形成領域を狭めることなく隣接する半導体素子同士を確実に絶縁分離し、かつ、集積度を高めることが可能な半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の半導体装置及び半導体装置の製造方法について図面を参照して説明する。なお、本実施形態では、半導体装置をＤＲＡＭ（Dynamic Random Access Memory）のメモリセルに適用した例について説明する。
また、以下の説明において参照する図は、本実施形態の半導体装置等を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等における各部の寸法関係とは異なる場合がある。
【００１６】
［第１の実施形態：半導体装置及びその製造方法］
「半導体装置」
本実施形態の半導体装置について図１を参照して説明する。図１は、本実施形態の半導体装置を示す平面模式図であり、図２は、本実施形態の半導体装置の要部を示す斜視模式図であり、図３は、本実施形態の半導体装置を示す断面模式図であって、（ａ）は図１のＡ−Ａ’線に対応する断面図であり、（ｂ）は図１のＣ−Ｃ’線に対応する断面図であり、（ｃ）は図１のＤ−Ｄ’線に対応する断面図であり、（ｄ）は図１のＥ−Ｅ’線に対応する断面図である。
【００１７】
図１〜図３に示す半導体装置１は、半導体基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４に設けられた複数の素子形成部５と、各素子形成部５にそれぞれ形成された半導体素子６と、素子形成部５同士を絶縁するために活性領域４に設けられたチャネルストッパ部７と、を具備して概略構成されている。本実施形態の半導体装置１は、半導体素子６としてフィン型ＭＯＳトランジスタを採用した例である。半導体素子６は、フィン型ＭＯＳトランジスタに限らず、プレーナ型、トレンチ型のＭＯＳトランジスタを採用してもよいが、これらについては後述する。
【００１８】
半導体基板２は、所定濃度の不純物を含有する基板、例えばシリコン基板により形成されている。また、半導体基板２は、少なくとも表層がシリコンからなる基板であればよい。
また、半導体基板２には、図１及び図３に示すように、半導体基板２に設けられたトレンチ２ａに、シリコン酸化膜からなる素子分離絶縁膜３が埋込形成されており、この素子分離絶縁膜３の形成領域がＳＴＩ素子分離領域８とされている。また、半導体基板２には、ＳＴＩ素子分離領域８によって絶縁分離された半導体基板２の一部からなる複数の活性領域４が形成されている。
活性領域４は、図１に示すように、平面視帯状に区画形成されている。この活性領域４には、半導体基板２を構成するシリコンが露出されている。そして、各活性領域４の幅方向両側に、素子分離絶縁膜３が位置する関係になっている。
【００１９】
また、図１に示すように、半導体装置１には、ダミーゲート電極２１と、ゲート電極４１とが備えられている。ダミーゲート電極２１及びゲート電極４１は、複数の活性領域４と交差するように形成されている。一つの活性領域４に注目すると、２本のゲート電極４１、４１と、１本のダミーゲート電極２１とが交互に平行に並べられた状態で、活性領域４と交差している。ダミーゲート電極２１は、活性領域４のチャネルストッパ部７を通るように配置されている。一方、ゲート電極４１は、活性領域４の素子形成部５を通るように配置されている。ゲート電極４１はＤＲＡＭのワード線を兼ねており、図示しないゲート電圧駆動回路に接続されている。一方、ダミーゲート電極２１は、例えばグラウンド電源に接続されており、ゲート電極４１とは異なる制御電位が与えられる。
【００２０】
更に、図１に示すように、各ゲート電極４１の両側の活性領域４には、ソースドレイン領域４２が形成されている。一つのゲート電極４１と、その両側にある２つのソースドレイン領域４２、４２によって一つのＭＯＳトランジスタが構成されている。ゲート電極４１、４１の間にあるソースドレイン領域４２は、２つのＭＯＳトランジスタで共用されている。
また、各々のソースドレイン領域４２の上には、コンタクトプラグ４３、４４が形成され、各コンタクトプラグ４３、４４を介して各ソースドレイン領域４２が上層の導体に接続されている。通常、コンタクトプラグ４３上にはキャパシタ５０が形成され、コンタクトプラグ４４上にはビット線６０が接続される。
【００２１】
次に、チャネルストッパ部７の構成について説明する。チャネルストッパ部７は、図２（ｂ）及び図３に示すように、活性領域４に設けられたフィン部２２と、フィン部２２を覆うダミーゲート絶縁膜２５と、ダミーゲート絶縁膜２５を介してフィン部２２を跨ぐダミーゲート電極２１とから構成されている。
【００２２】
フィン部２２は、活性領域４の両側の素子分離絶縁膜３、３に溝部（凹部）３ａ、３ａが設けられることによって溝部３ａ、３ａの間で立ち上がり形成されている。このフィン部２２は、活性領域のチャネルストッパ部７のみに留まらず、活性領域４の長手方向に沿って素子形成部５にも形成される。また、フィン部２２には、チャネル領域を構成するウエル領域２２ａが設けられている。このウエル領域２２ａには、例えばボロン等のｐ型ドーパントがフィン部２２に注入されて形成されており、素子分離絶縁膜３の溝部３ａから突き出た部分の全体にｐ型ドーパントが拡散されている。このウエル領域２２ａに対するドーパントの注入量は、接合リークの顕著な増大を伴わない程度に抑えられている。
【００２３】
また、フィン部２２には、ダミーゲート絶縁膜２５が形成されている。ダミーゲート絶縁膜２５は、フィン部２２の上面２２ｂと、溝部３ａの形成によって露出された側壁面２２ｃとに形成されている。ダミーゲート絶縁膜２５は、フィン部２２の表面を熱酸化処理させて形成されたシリコン酸化膜、熱酸窒化処理させて形成したシリコン酸窒化膜、ＣＶＤ法等により形成されたＨｆ系の誘電体膜のいずれでもよい。
【００２４】
次に、ダミーゲート電極２１は、その一部が素子分離絶縁膜３に設けられた溝部３ａに埋め込まれることによって、フィン部２２を跨ぐように形成されている。
このダミーゲート電極２１は、溝部３ａに埋め込まれるとともにフィン部２２の上面２２ｂを覆うポリシリコン層２１ａと、ポリシリコン層２１ａに積層された金属層２１ｂとから構成されている。ポリシリコン層２１ａには、ボロン等のｐ型ドーパントが高濃度にドープされている。これによりダミーゲート電極２１のポリシリコン層２１ａは、Ｐ＋型の半導体とされている。また、金属層２１ｂにはシリコン窒化膜等からなる絶縁層２１ｃが積層されており、更にポリシリコン層２１ａ及び金属層２１ｂの側面側にはシリコン窒化膜等からなるサイドウォール膜２１ｄが形成されている。
【００２５】
ポリシリコン層２１ａが溝部３ａに埋め込まれることによって、ポリシリコン層２１ａがダミーゲート絶縁膜２５を介してフィン部２２の上面２２ｂ及び側壁面２２ｃに対向するように配置される。これにより、チャネルストッパ部７には、フィン部２２をダミーゲート電極２１が跨ぐように形成されたフィン型のチャネル構造が備えられる。ポリシリコン層２１ａがフィン部２２の上面２２ｂ及び側壁面２２ｃに対向するように配置されることで、側壁面２２ｃから電流がリークするおそれがない。これにより、上面２２ｂと２つの側壁面２２ｃにオン状態抑制効果が反映され、より確実にオフ状態として素子分離を実現できる。
【００２６】
次に、素子形成部５に形成されたフィン型のｎ型ＭＯＳトランジスタＴｒ１の構成について説明する。フィン型のｎ型ＭＯＳトランジスタＴｒ１（以下、トランジスタＴｒ１と表記する）は、図２（ａ）及び図３に示すように、活性領域４に設けられたフィン部２２と、フィン部２２を覆うゲート絶縁膜４５と、ゲート絶縁膜４５を介してフィン部２２を跨ぐゲート電極４１とから構成されている。
【００２７】
この素子形成部５におけるフィン部２２は、チャネルストッパ部７に形成されたフィン部２２が、活性領域４の長手方向に沿って素子形成部５まで延在されたものである。この素子形成部５におけるフィン部２２にも、チャネル領域を構成するウエル領域２２ａが設けられている。このウエル領域２２ａに対するドーパントの注入量は、接合リークの顕著な増大を伴わない程度に抑えられている。
【００２８】
また、フィン部２２には、ゲート絶縁膜４５が形成されている。ゲート絶縁膜４５は、フィン部２２の上面２２ｂと、溝部３ａの形成によって露出された側壁面２２ｃとに形成されている。ゲート絶縁膜４５は、フィン部２２の表面を熱酸化処理させて形成されたシリコン酸化膜、熱酸窒化処理させて形成したシリコン酸窒化膜、ＣＶＤ法等により形成されたＨｆ系の誘電体膜のいずれでもよいが、特に、ダミーゲート絶縁膜２５と同じ材質であることが望ましい。
【００２９】
次に、ゲート電極４１は、その一部が素子分離絶縁膜３に設けられた溝部３ａに埋め込まれることによって、フィン部２２を跨ぐように形成されている。
このゲート電極４１は、溝部３ａに埋め込まれるとともにフィン部２２の上面２２ｂを覆うポリシリコン層４１ａと、ポリシリコン層４１ａに積層された金属層４１ｂとから構成されている。ポリシリコン層４１ａには、リン等のｎ型ドーパントがドープされている。また、金属層４１ｂにはシリコン窒化膜等からなる絶縁層４１ｃが積層されおり、更にポリシリコン層４１ａ及び金属層４１ｂの側面側にはシリコン窒化膜等からなるサイドウォール膜４１ｄが形成されている。
【００３０】
ポリシリコン層４１ａが溝部３ａに埋め込まれることによって、ポリシリコン層４１ａがゲート絶縁膜４５を介してフィン部２２の上面２２ｂ及び側壁面２２ｃに対向するように配置される。これにより、フィン部２２をゲート電極４１が跨ぐように形成されたフィン型のチャネル構造が備えられる。この構成によってチャネル長が延長されるので、ＭＯＳトランジスタの高集積化が進んだ場合でも短チャネル効果を抑制できる。
【００３１】
更に、ゲート電極４１の両側に位置するフィン部２２には、ソースドレイン領域４２が形成されている。このソースドレイン領域４２は、サイドウォール膜４１ｄの下部に形成されたエクステンション領域４２ａと、サイドウォール膜４１ｄと重ならない位置に形成されたコンタクト領域４２ｂとから構成される。このようにして、本実施形態のトランジスタＴｒ１では、ＬＤＤ構造が形成されている。
【００３２】
また、半導体装置１には、ダミーゲート電極２１、ゲート電極４１及び半導体基板２を覆うように、第１層間絶縁膜７１と第２層間絶縁膜７２が順次積層され、第２層間絶縁膜７２の上にビット線６０が形成されている。また、第１層間絶縁膜７１にはコンタクトプラグ４３、４４が形成されている。また、第２層間絶縁膜７２には、コンタクトプラグ４４とビット線６０とを接続するビット線コンタクトプラグ６１が埋め込まれている。
【００３３】
また、第２層間絶縁膜７２と、ビット線６０とを覆うように、第３層間絶縁膜７３及び第４層間絶縁膜７４が積層されている。第４層間絶縁膜７４にはシリンダ孔７４ａが設けられ、このシリンダ孔７４ａには下部電極層５１と誘電体層５２と上部電極層５３とならなるキャパシタ５０が形成されている。また、第３層間絶縁膜７３には、コンタクトプラグ４３とキャパシタ５０の下部電極層５１とを接続する容量コンタクトプラグ５４が形成されている。
更に、上部電極層５３の上には第５層間絶縁膜７５が積層され、第５層間絶縁膜７５の上には配線層７６が形成されている。
【００３４】
以上のように、トランジスタＴｒ１のソースドレイン領域４２が、キャパシタ及びビット線に接続されると共に、ゲート電極４１がワード線に接続されることによって、ＤＲＡＭのメモリセルが構成されている。
【００３５】
上記の半導体装置１においては、各ゲート電極４１は、図示略のゲート電圧駆動回路に接続される。一方、ダミーゲート電極２１は、ゲート電圧とは異なる制御電位を印加可能な別の電源回路に接続される。
ここで、トランジスタＴｒ１をＯｆｆさせる場合には、フィン部２２のウエル領域２２ａに対するドーパントの注入量が接合リークの顕著な増大を伴わない程度に抑えられている為、ｏｆｆ電流を十分無視できる程度に抑えるためにはゲート駆動回路を通じてゲート電極４１に負の電位を供給する必要がある。この状態は、回路動作状十分長い時間であり、無視できない程度の消費電力を伴う。一方、ダミーゲート電極２１は、ｎ型ＭＯＳトランジスタに対するＰ＋のポリシリコンゲート構造となっているため、仕事関数差から非常に閾値電圧が高く、例えば、ゲート電極４１を有するトランジスタＴｒ１に対して＋１．０Ｖとされているので、グランド電位だけでも電流はほとんど流れなくなる。これにより、回路消費電力をほとんど伴わなくなる。
【００３６】
「半導体装置の製造方法」
次に、上記の半導体装置１の製造方法について説明する。
本実施形態の半導体装置の製造方法は、活性領域４を形成する活性領域形成工程と、フィン部２２を形成するフィン部形成工程と、ダミーゲート絶縁膜２５を形成する絶縁膜形成工程と、ダミーゲート電極２１を形成するダミーゲート電極形成工程と、から概略構成されている。
以下、各工程について図４〜図２１を参照して説明する。なお、図４〜図２１における（ａ）は半導体基板を平面視視した平面図であり、（ｂ）は（ａ）のＡ−Ａ’線に対応する断面図であり、（ｃ）は（ａ）のＢ−Ｂ’線に対応する断面図であり、（ｄ）は（ａ）のＤ−Ｄ’線に対応する断面図であり、（ｅ）は（ａ）のＣ−Ｃ’線に対応する断面図である。
【００３７】
（活性領域形成工程）
活性領域形成工程では、半導体基板２上に素子分離絶縁膜３を埋め込んで活性領域４を形成すると同時に、ＳＴＩ素子分離領域８を形成する。
すなわち、まず図４に示すように、半導体基板２の一面２ｂ上に、シリコン窒化膜からなるマスク層Ｍ１を形成する。このマスク層Ｍ１の形状によって活性領域４の形状が決定される。次に、マスク層Ｍ１をマスクにして、半導体基板２をドライエッチングして深さが例えば２５０ｎｍのトレンチ２ａを形成し、次に、トレンチ２ａに酸化シリコン等からなる素子分離絶縁膜３を埋設し、ＣＭＰによってマスク層Ｍ１が露出するまで素子分離絶縁膜３を平坦化する。
【００３８】
次に、図５に示すように、シリコン窒化膜（マスク層Ｍ１）よりも選択性の高いエッチングを素子分離絶縁膜３に対して行い、素子分離絶縁膜３と半導体基板２の一面２ｂとが同一面となるように素子分離絶縁膜３をエッチバックする。その後、マスク層Ｍ１を除去する。このようにして、活性領域４を形成すると同時にＳＴＩ素子分離領域８を形成する。
【００３９】
（フィン部形成工程）
次に、フィン部形成工程では、活性領域４のうち、少なくともチャネルストッパ部７となる部分の両側の素子分離絶縁膜３に溝部３ａ（凹部）を設けることによって、溝部３ａの間で立ち上がるフィン部２２を形成する。
すなわち、図６に示すように、半導体基板２の全面にシリコン窒化膜Ｍ２を形成し、シリコン窒化膜Ｍ２の上にフォトレジスト層Ｍ３を形成し、フォトレジスト層Ｍ３をパターニングする。フォトレジスト層Ｍ３は、活性領域４の長手方向に対して交差する方向に帯状にパターニングする。
【００４０】
次に図７に示すように、フォトレジスト層Ｍ３をマスクにして、シリコン窒化膜Ｍ２をドライエッチングしてパターニングする。これにより、シリコン窒化膜Ｍ２に溝パターンＰ１を形成する。溝パターンＰ１の幅は例えば５０ｎｍ程度がよい。
次に、図８に示すように、溝パターンＰ１を有するシリコン窒化膜Ｍ２をマスクにして、素子分離絶縁膜３をドライエッチングする。このときのドライエッチングは、シリコンに対する酸化シリコンのエッチング選択比が高い条件で行う。これにより、活性領域４の幅方向両側に位置する素子分離絶縁膜３に、溝部３ａ（凹部）が形成される。溝部３ａは、活性領域４の長手方向に対して交差する方向に沿って形成される。溝部３ａの深さは、例えば１００ｎｍ程度がよく、溝部３ａの幅は、例えば５０ｎｍ程度がよい。また、このときのドライエッチングによって、フォトレジスト層Ｍ３が同時にエッチングされる。
活性領域４の両側の素子分離絶縁膜３、３に溝部３ａ、３ａが設けられることによって、溝部３ａ、３ａの間の活性領域４にフィン部２２が立ち上がり形成される。このフィン部２２には、上面２２ｂと、溝部３ａの形成によって露出された側壁面２２ｃとを有している。また、フィン部２２は、活性領域４のチャネルストッパ部７のみならず、素子形成部５にも形成される。
【００４１】
次に、図９に示すように、シリコン窒化膜Ｍ２を除去してから、活性領域４に対して例えばボロン等のＰ型ドーパントをイオン注入する。このときの注入量は、接合部のリークの顕著な増大を伴わない程度に抑える必要がある。イオン注入の条件は、例えば、加速エネルギー１０ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件で行うとよい。これにより、図９に示すように、活性領域４にウエル領域２２ａが形成される。ウエル領域２２ａは、フィン部２２においてはより深い領域まで形成される。
【００４２】
（絶縁膜形成工程）
次に、絶縁膜形成工程では、フィン部２２を覆う絶縁膜８０を形成する。
より具体的には、図１０に示すように、熱酸化によって、フィン部２２の表面に絶縁膜８０を形成する。これにより、フィン部２２の上面２２ｂと側壁面２２ｃとが絶縁膜８０によって覆われた状態になる。この絶縁膜８０は、後工程においてダミーゲート電極２１及びゲート電極４１とともにパターニングされて、ダミーゲート絶縁膜２５及びゲート絶縁膜４５となる。
【００４３】
（ダミーゲート電極形成工程）
次に、ダミーゲート電極形成工程では、ダミーゲート電極を形成する。
まず、図１１に示すように、ＣＶＤ法によって、溝部３ａ及び絶縁膜８０を覆うようにポリシリコン膜８１（シリコン膜）を例えば最大で１００ｎｍの厚みで形成する。また、ポリシリコン膜８１に代えて、アモリファスシリコン膜を形成してもよい。アモリファスシリコン膜は、後工程の熱処理によって最終的にポリシリコン膜になる。
【００４４】
次に、図１２に示すように、ポリシリコン膜８１の上に、フォトレジストからなるマスク層Ｍ４を形成する。マスク層Ｍ４は、活性領域４のチャネルストッパ部７となる部分の上を交差するように帯状に形成する。
更に、図１２に示すように、ポリシリコン膜８１のうちマスク層Ｍ４に覆われない部分に対して、例えばリン等のＮ型ドーパントをイオン注入する。イオン注入の条件は、例えば、加速エネルギー８ｋｅＶ、ドーズ量１×１０１６／ｃｍ２の条件で行うとよい。これにより、図１２に示すように、ポリシリコン膜８１にＮドープ部８１ａが形成される。このＮドープ部８１ａは、少なくとも活性領域４の素子形成部５上に形成される。また、Ｎドープ部８１ａにおいては、注入されたＮ型ドーパントがポリシリコン膜８１の表面近傍に偏在した状態になっている。
【００４５】
次に、図１３に示すように、マスク層Ｍ４を除去したポリシリコン膜８１の上に、フォトレジストからなるマスク層Ｍ５を形成する。マスク層Ｍ５は、活性領域４の素子形成部５となる部分の上を交差するように帯状に形成する。
更に、図１３に示すように、ポリシリコン膜８１のうちマスク層Ｍ５に覆われない部分に対して、例えばボロン等のＰ型ドーパントをイオン注入する。イオン注入の条件は、例えば、加速エネルギー４ｋｅＶ、ドーズ量１×１０１６／ｃｍ２の条件で行うとよい。これにより、図１３に示すように、ポリシリコン膜８１にＰドープ部８１ｂが形成される。このＰドープ部８１ｂは、少なくとも活性領域４のチャネルストッパ部７上に形成される。また、Ｐドープ部８１ｂにおいては、注入されたＰ型ドーパントがポリシリコン膜８１の表面近傍に偏在した状態になっている。
【００４６】
尚、Ｎドープ部８１ａとＰドープ部８１ｂの形成順序は上記の順序に限らず、先にＰドープ部８１ｂを形成してからＮドープ部８１ａを形成してもよい。
【００４７】
次に、図１４に示すように、マスク層Ｍ５を除去したポリシリコン膜８１の全面に、金属層８２とシリコン窒化膜等からなる絶縁層８３とを順次積層する。更に、絶縁層８３の上に、フォトレジストからなるマスク層Ｍ６を形成する。マスク層Ｍ６は、活性領域４に形成された複数のフィン部２２とそれぞれ交差するように帯状に形成する。金属層８２の形成後に、８００℃、３０秒の条件で金属層８２の改質を目的とする熱処理をしてもよい。
【００４８】
次に、図１５に示すように、マスク層Ｍ６をマスクにして、絶縁層８３をドライエッチングすることにより絶縁層８３をパターニングする。次に、パターニング後の絶縁層をマスクにして、金属層８２及びポリシリコン膜８１を順次ドライエッチングしてパターニングする。このときのポリシリコン膜８１に対するパターニングによって、Ｎ型ドーパントが導入されたＮドープ部８１ａと、Ｐ型ドーパントが導入されたＰドープ部８１ｂとがそれぞれ分断される。また、金属層８２が分断されることによって、ダミーゲート電極２１の一部となる金属層２１ｂと、ゲート電極４１の一部となる金属層４１ｂとになる。また、絶縁層８３が分断されることによって、ダミーゲート電極２１を覆う絶縁層２１ｃと、ゲート電極４１を覆う絶縁層４１ｃとが形成される。
【００４９】
次に、図１６に示すように、絶縁層８３をマスクにして、絶縁膜８０下の半導体基板２の活性領域４にリン等のＮ型不純物をイオン注入することにより、活性領域４に低濃度領域であるエクステンション領域４２ａを形成する。エクステンション領域４２ａの形成後に、ポリシリコン膜８１内部のドーパントの拡散を目的とする熱処理（拡散工程）を行う。熱処理条件は例えば、９５０℃、１０秒の条件がよい。熱処理をポリシリコン膜８１の分断後に行うことで、Ｐ型ドーパントとＮ型ドーパントが相互拡散するおそれがない。
次に、半導体基板２の上に例えば窒化シリコンからなるサイドウォール用の絶縁膜を形成し、この絶縁膜をエッチバックすることにより、ポリシリコン膜８１、金属層８２及び絶縁層８３からなる積層体の側面に、サイドウォール２１ｄ、４１ｄを形成する。
次に、絶縁層８３及びサイドウォール２１ｄをマスクにして、絶縁膜８０をドライエッチングする。これにより絶縁膜８０が分断されて、チャネルストッパ部７及び素子形成部５にダミーゲート絶縁膜２５及びゲート絶縁膜４５がそれぞれ形成される。
【００５０】
次に、図１７に示すように、絶縁層８３及びサイドウォール２１ｄをマスクにして、半導体基板２の活性領域４にリン等のＮ型不純物をイオン注入することにより、活性領域４に高濃度領域であるコンタクト領域４２ｂを形成する。これにより、ＬＤＤ構造のソースドレイン領域４２が形成される。コンタクト領域４２ｂの形成後に、ポリシリコン膜８１内部のドーパントの更なる拡散を目的とする熱処理（拡散工程）を行う。熱処理条件は例えば、９００℃、１０秒の条件がよい。
このようにして、Ｐ型ドーパントを含むポリシリコン層２１ａと、金属層２１ｂとが順次積層されてなるダミーゲート電極２１が形成される。また、同時に、Ｎ型ドーパントを含むポリシリコン層４１ａと、金属層４１ｂとが順次積層されてなるゲート電極４１が形成される。
【００５１】
次に、図１８に示すように、ダミーゲート電極２１及びゲート電極４１を覆う第１層間絶縁膜７１を積層した後、セルフアライン手法を利用して第１層間絶縁膜７１にコンタクトホール４３ａ，４４ａを形成する。次に、コンタクトホール４３ａ，４４ａの内部に、ドープドポリシリコン層からなるコンタクトプラグ４３，４４を形成する。コンタクトプラグ４３，４４の形成後に、コンタクトプラグ４３，４４の抵抗率の安定化を目的として、例えば１０００℃、１０秒間の条件で熱処理を行う（拡散工程）。この熱処理によって、ダミーゲート電極２１及びゲート電極４１における各ポリシリコン層２１ａ、４１ａの活性化が完了する。
【００５２】
次に、図１９に示すように、第１層間絶縁膜７１の上に第２層間絶縁膜７２を積層し、第２層間絶縁膜７２にビット線コンタクトプラグ６１を形成する。更に、第２層間絶縁膜７２上にビット線６０を形成する。これにより、ビット線コンタクトプラグ６１及びコンタクトプラグ４４を介して、ビット線６０とソースドレイン領域４２とが接続される。
次に、第２層間絶縁膜７２及びビット線６０を覆うように第３層間絶縁膜７３を積層し、第３層間絶縁膜７５に容量コンタクトプラグ５４を形成する。
次に、第３層間絶縁膜７３を覆うように第４層間絶縁膜７４を積層し、第４層間絶縁膜７４にシリンダ孔７４ａを設ける。シリンダ孔７４ａは、その底面に容量コンタクトプラグ５４が露出するように位置決めする。更に、シリンダ孔７４ａ内に、下部電極層５１、誘電体層５２及び上部電極層５３を形成する。このようにして、キャパシタ５０が形成される。なお、下部電極層５１を形成することによって、下部電極層５１と容量コンタクトプラグ５４とが接続される。これにより、キャパシタ５０の下部電極層５１とソースドレイン領域４２とが、容量コンタクトプラグ５４及びコンタクトプラグ４３を介して接続される。
次に、上部電極層５３上に第５層間絶縁膜７５を積層し、第５層間絶縁膜７５の上に配線層７６を形成する。
このようにして、図１〜図４に示す半導体装置１が製造される。
【００５３】
以上説明したように、本実施形態の半導体装置１によれば、活性領域４に素子形成部５とチャネルストッパ部７とが設けられるので、素子分離絶縁膜３によって活性領域４を細かく絶縁分離させる必要がなく、これにより活性領域４の幅が縮小されてもソースドレイン領域４２の面積が縮小されず、コンタクトプラグ４３、４４の接触抵抗増大を回避することができる。
また、チャネルストッパ部７が、フィン部２２と、ダミーゲート絶縁膜２５と、フィン部２２を跨ぐダミーゲート電極２１とから構成されており、フィン部２２の上面２２ｂと２つの側壁面２２ｃにダミーゲート電極２１が対向する形になるので、フィン部２２の上面２２ｂと２つの側壁面２２ｃにオン状態抑制効果が反映され、より確実にオフ状態として素子分離を実現できる。
また、上記の半導体装置１によれば、半導体素子がＭＯＳトランジスタであることが好ましく、これにより、ＭＯＳトランジスタ同士を確実に絶縁分離することができ、半導体装置１の高集積化を図ることができる。
更に、上記の半導体装置によれば、半導体素子がｎ型ＭＯＳトランジスタであり、また、ダミーゲート電極がｐ型ドーパントを含むポリシリコン層２１ａであり、仕事関数の大きいＰ型のポリシリコンゲートを用いることで、チャネルストッパ部７がオン状態になることを抑制でき、これによりｎ型ＭＯＳトランジスタ同士を確実に絶縁分離できる。
【００５４】
また、上記の半導体装置１の製造方法によれば、活性領域４に素子形成部５とチャネルストッパ部７とを設けるので、素子分離絶縁膜３によって活性領域４を細かく絶縁分離する必要がなく、これにより活性領域４の幅が縮小されてもソースドレイン領域４２の面積が縮小されず、コンタクトプラグ４３，４４の接触抵抗増大を回避することが可能になる。
また、上記の半導体装置１の製造方法によれば、ダミーゲート絶縁膜２５の形成と同時にゲート絶縁膜４５を形成し、ダミーゲート電極２１の形成と同時にゲート電極４１を形成し、その後、ソースドレイン領域４２を形成するので、チャネルストッパ部７の形成と同時に素子形成部５にＭＯＳトランジスタを形成することができ、半導体装置１の製造工程の短縮化を図れる。
更に、上記の半導体装置１の製造方法によれば、半導体基板２上にポリシリコン膜８１を積層してから、ポリシリコン膜８１をパターニングしてダミーゲート電極２１及びゲート電極４１を形成するので、半導体装置１の製造工程の短縮化を図れる。
更にまた、上記の半導体装置１の製造方法によれば、ポリシリコン膜８１のうちダミーゲート電極２１となる部分とゲート電極４１となる部分とにそれぞれ、Ｐ型ドーパントとＮ型ドーパントを順次注入し、ポリシリコン膜８１をパターニングしてから熱処理して各ドーパントを拡散させるので、ダミーゲート電極２１とゲート電極４１との間で異なる種のドーパント同士が相互拡散するおそれがなく、ダミーゲート電極２１及びゲート電極４１の抵抗を低下させることができる。また、ダミーゲート電極２１をｐ型半導体とし、ゲート電極４１をｎ型半導体とすることができる。
【００５５】
［第２の実施形態：半導体装置の別の例］
次に、本発明の第２の実施形態である半導体装置について図２０を参照して説明する。図２０（ａ）は図１のＡ−Ａ’線に対応する断面図であり、図２０（ｂ）は図１のＣ−Ｃ’線に対応する断面図であり、図２０（ｃ）は図１のＤ−Ｄ’線に対応する断面図であり、図２０（ｄ）は図１のＥ−Ｅ’線に対応する断面図である。なお、図２０に示す構成要素のうち、図１〜図３に示す構成要素と同一の構成要素には、図１〜図３と同一の符号を付してその説明を省略、若しくは簡単に説明する。
【００５６】
図２０に示す半導体装置２０１は、半導体基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４に設けられた複数の素子形成部５と、各素子形成部５にそれぞれ形成された半導体素子２０６と、素子形成部５同士を絶縁するために活性領域４に設けられたチャネルストッパ部７と、を具備して概略構成されている。本実施形態の半導体装置２０１は、半導体素子２０６としてプレーナ型のＭＯＳトランジスタを適用した例である。
【００５７】
半導体基板２には、図２０に示すように、半導体基板２に設けられたトレンチ２ａに素子分離絶縁膜３が埋込形成されており、この素子分離絶縁膜３の形成領域がＳＴＩ素子分離領域８とされている。また、半導体基板２には、ＳＴＩ素子分離領域８によって絶縁分離された半導体基板２の一部からなる複数の活性領域４が形成されている。
【００５８】
また、図２０に示すように、半導体装置２０１には、ダミーゲート電極２１と、ゲート電極２４１とが備えられている。ダミーゲート電極２１及びゲート電極２４１は、複数の活性領域４と交差するように形成されている。ダミーゲート電極２１は、活性領域４のチャネルストッパ部７を通るように配置されている。一方、ゲート電極２４１は、活性領域４の素子形成部５を通るように配置されている。
【００５９】
更に、図２０に示すように、各ゲート電極２４１の両側の活性領域４には、ソースドレイン領域４２が形成されている。一つのゲート電極２４１と、その両側にある２つのソースドレイン領域４２、４２によって一つのＭＯＳトランジスタが構成されている。
【００６０】
次に、チャネルストッパ部７の構成について説明する。チャネルストッパ部７は、図２０に示すように、活性領域４に設けられたフィン部２２２と、フィン部２２２を覆うダミーゲート絶縁膜２５と、ダミーゲート絶縁膜２５を介してフィン部２２２を跨ぐダミーゲート電極２１とから構成されている。
【００６１】
フィン部２２２は、活性領域４の両側の素子分離絶縁膜３、３に溝部３ａ、３ａが設けられることによって溝部３ａ、３ａの間で立ち上がり形成されている。このフィン部２２２は、活性領域のチャネルストッパ部７のみに形成されている。また、フィン部２２２を含む活性領域４には、チャネル領域を構成するウエル領域２２２ａが設けられている。このウエル領域２２２ａには、例えばボロン等のｐ型ドーパントが活性領域４に注入されて形成されている。このウエル領域２２２ａに対するドーパントの注入量は、接合リークの顕著な増大を伴わない程度に抑えられている。
【００６２】
また、フィン部２２２には、ダミーゲート絶縁膜２５が形成されている。ダミーゲート絶縁膜２５は、フィン部２２２の上面２２２ｂと、溝部３ａの形成によって露出された側壁面２２２ｃとに形成されている。
【００６３】
次に、ダミーゲート電極２１は、その一部が素子分離絶縁膜３に設けられた溝部３ａに埋め込まれることによって、フィン部２２２を跨ぐように形成されている。
このダミーゲート電極２１は、溝部３ａに埋め込まれるとともにフィン部２２２の上面２２２ｂを覆うポリシリコン層２１ａと、ポリシリコン層２１ａに積層された金属層２１ｂとから構成されている。ポリシリコン層２１ａには、ボロン等のｐ型ドーパントが高濃度にドープされている。これによりダミーゲート電極２１のポリシリコン層２１ａは、Ｐ＋型の半導体とされている。
【００６４】
ポリシリコン層２１ａが溝部３ａに埋め込まれることによって、ポリシリコン層２１ａがダミーゲート絶縁膜２５を介してフィン部２２２の上面２２２ｂ及び側壁面２２２ｃに対向するように配置される。これにより、チャネルストッパ部７には、フィン部２２２をダミーゲート電極２１が跨ぐように形成されたフィン型のチャネル構造が備えられる。ポリシリコン層２１ａがフィン部２２２の上面２２２ｂ及び側壁面２２２ｃに対向するように配置されることで、側壁面２２２ｃから電流がリークするおそれがない。これにより、上面２２２ｂと２つの側壁面２２２ｃにオン状態抑制効果が反映され、より確実にオフ状態として素子分離を実現できる。
【００６５】
次に、素子形成部５に形成されたプレーナ型のｎ型ＭＯＳトランジスタＴｒ２の構成について説明する。プレーナ型のｎ型ＭＯＳトランジスタＴｒ２（以下、トランジスタＴｒ２と表記する）は、図２０に示すように、活性領域４上に形成されたゲート絶縁膜２４５と、ゲート絶縁膜２４５を介して積層されたゲート電極２４１とから構成されている。ゲート絶縁膜２４５下の活性領域４には、ウエル領域２２２ａが形成されている。
【００６６】
ゲート絶縁膜２４５は、活性領域４の表面を熱酸化処理させて形成されたシリコン酸化膜、熱酸窒化処理させて形成したシリコン酸窒化膜、ＣＶＤ法等により形成されたＨｆ系の誘電体膜のいずれでもよいが、特に、ダミーゲート絶縁膜２５と同じ材質であることが望ましい。
【００６７】
次に、ゲート電極２４１は、ゲート絶縁膜２４５上に積層されたポリシリコン層２４１ａと、ポリシリコン層２４１ａに積層された金属層２４１ｂとから構成されている。ポリシリコン層２４１ａには、リン等のｎ型ドーパントがドープされている。また、金属層２４１ｂにはシリコン窒化膜等からなる絶縁層４１ｃが積層されおり、更にポリシリコン層２４１ａ及び金属層２４１ｂの側面側にはシリコン窒化膜等からなるサイドウォール膜４１ｄが形成されている。
【００６８】
ポリシリコン層２４１ａがゲート絶縁膜２４５上に形成されることによって、ポリシリコン層２４１ａがゲート絶縁膜２４５を介して活性領域４に対向するように配置される。これにより、プレーナ型のチャネル構造が備えられる。
【００６９】
ゲート電極２４１の両側には、ソースドレイン領域４２が形成されている。このソースドレイン領域４２は、サイドウォール膜４１ｄの下部に形成されたエクステンション領域４２ａと、サイドウォール膜４１ｄと重ならない位置に形成されたコンタクト領域４２ｂとから構成される。このようにして、本実施形態のトランジスタＴｒ２では、ＬＤＤ構造が形成されている。
【００７０】
以上のように、本発明においては、半導体素子２０６として、プレーナ型のＭＯＳトランジスタＴｒ２を適用してもよい。
また、プレーナ型のＭＯＳトランジスタＴｒ２を備えた半導体装置２０１を製造するには、チャネルストッパ部７となる部分のみにフィン部２２２を形成すること以外は、第１の実施形態の場合と同様の工程を行えばよい。
【００７１】
［第３の実施形態：半導体装置の他の例］
次に、本発明の第３の実施形態である半導体装置について図２１を参照して説明する。図２１（ａ）は図１のＡ−Ａ’線に対応する断面図であり、図２１（ｂ）は図１のＣ−Ｃ’線に対応する断面図であり、図２１（ｃ）は図１のＤ−Ｄ’線に対応する断面図であり、図２１（ｄ）は図１のＥ−Ｅ’線に対応する断面図である。なお、図２１に示す構成要素のうち、図１〜図３に示す構成要素と同一の構成要素には、図１〜図３と同一の符号を付してその説明を省略、若しくは簡単に説明する。
【００７２】
図２１に示す半導体装置３０１は、半導体基板２に埋め込まれた素子分離絶縁膜３により絶縁分離された活性領域４と、活性領域４に設けられた複数の素子形成部５と、各素子形成部５にそれぞれ形成された半導体素子３０６と、素子形成部５同士を絶縁するために活性領域４に設けられたチャネルストッパ部７と、を具備して概略構成されている。本実施形態の半導体装置３０１は、半導体素子３０６としてトレンチ型ＭＯＳトランジスタを適用した例である。
【００７３】
また、半導体基板２には、図２１に示すように、半導体基板２に設けられたトレンチ２ａに素子分離絶縁膜３が埋込形成されており、この素子分離絶縁膜３の形成領域がＳＴＩ素子分離領域８とされている。また、半導体基板２には、ＳＴＩ素子分離領域８によって絶縁分離された半導体基板２の一部からなる複数の活性領域４が形成されている。
【００７４】
また、図２１に示すように、半導体装置３０１には、ダミーゲート電極２１と、ゲート電極３４１とが備えられている。ダミーゲート電極２１及びゲート電極３４１は、複数の活性領域４と交差するように形成されている。ダミーゲート電極２１は、活性領域４のチャネルストッパ部７を通るように配置されている。一方、ゲート電極３４１は、活性領域４の素子形成部５を通るように配置されている。
【００７５】
更に、図２１に示すように、各ゲート電極３４１の両側の活性領域４には、ソースドレイン領域４２が形成されている。一つのゲート電極３４１と、その両側にある２つのソースドレイン領域４２、４２によって一つのＭＯＳトランジスタが構成されている。
【００７６】
次に、チャネルストッパ部７の構成について説明する。チャネルストッパ部７は、図２１に示すように、活性領域４に設けられたフィン部３２２と、フィン部３２２を覆うダミーゲート絶縁膜２５と、ダミーゲート絶縁膜２５を介してフィン部３２２を跨ぐダミーゲート電極２１とから構成されている。
【００７７】
フィン部３２２は、活性領域４の両側の素子分離絶縁膜３、３に溝部３ａ、３ａが設けられることによって溝部３ａ、３ａの間で立ち上がり形成されている。このフィン部３２２は、活性領域のチャネルストッパ部７のみに形成されている。また、フィン部３２２を含む活性領域４には、チャネル領域を構成するウエル領域３２２ａが設けられている。このウエル領域３２２ａには、例えばボロン等のｐ型ドーパントが活性領域４に注入されて形成されている。このウエル領域３２２ａに対するドーパントの注入量は、接合リークの顕著な増大を伴わない程度に抑えられている。
【００７８】
また、フィン部３２２には、ダミーゲート絶縁膜２５が形成されている。ダミーゲート絶縁膜２５は、フィン部３２２の上面３２２ｂと、溝部３ａの形成によって露出された側壁面３２２ｃとに形成されている。
【００７９】
次に、ダミーゲート電極２１は、その一部が素子分離絶縁膜３に設けられた溝部３ａに埋め込まれることによって、フィン部３２２を跨ぐように形成されている。
このダミーゲート電極２１は、溝部３ａに埋め込まれるとともにフィン部３２２の上面３２２ｂを覆うポリシリコン層２１ａと、ポリシリコン層２１ａに積層された金属層２１ｂとから構成されている。ポリシリコン層２１ａには、ボロン等のｐ型ドーパントが高濃度にドープされている。これによりダミーゲート電極２１のポリシリコン層２１ａは、Ｐ＋型の半導体とされている。
【００８０】
ポリシリコン層２１ａが溝部３ａに埋め込まれることによって、ポリシリコン層２１ａがダミーゲート絶縁膜２５を介してフィン部３２２の上面３２２ｂ及び側壁面３２２ｃに対向するように配置される。これにより、チャネルストッパ部７には、フィン部３２２をダミーゲート電極２１が跨ぐように形成されたフィン型のチャネル構造が備えられる。ポリシリコン層２１ａがフィン部３２２の上面３２２ｂ及び側壁面３２２ｃに対向するように配置されることで、側壁面３２２ｃから電流がリークするおそれがない。これにより、上面３２２ｂと２つの側壁面３２２ｃにオン状態抑制効果が反映され、より確実にオフ状態として素子分離を実現できる。
【００８１】
次に、素子形成部５に形成されたトレンチ型のｎ型ＭＯＳトランジスタＴｒ３の構成について説明する。トレンチ型のｎ型ＭＯＳトランジスタＴｒ３（以下、トランジスタＴｒ３と表記する）は、図２１に示すように、活性領域４に設けられたトレンチ３２３と、トレンチ３２３の内面を覆うゲート絶縁膜３４５と、ゲート絶縁膜３４５を介してトレンチ３２３の内部に一部が埋め込まれたゲート電極３４１とから構成されている。
【００８２】
トレンチ３２３は、素子分離絶縁膜３に形成された溝部３ａが活性領域４を貫通することによって形成されたものである。従って溝部３ａとトレンチ３２３とは相互に連通している。この素子形成部５におけるトレンチ３２３にも、チャネル領域を構成するウエル領域が設けられている。
【００８３】
また、トレンチ３２３の内面には、ゲート絶縁膜３４５が形成されている。ゲート絶縁膜３４５は、トレンチ３２３の内面を熱酸化処理させて形成されたシリコン酸化膜、熱酸窒化処理させて形成したシリコン酸窒化膜、ＣＶＤ法等により形成されたＨｆ系の誘電体膜のいずれでもよいが、特に、ダミーゲート絶縁膜２５と同じ材質であることが望ましい。
【００８４】
次に、ゲート電極３４１は、トレンチに一部が埋め込まれたポリシリコン層３４１ａと、ポリシリコン層３４１ａに積層された金属層３４１ｂとから構成されている。ポリシリコン層３４１ａには、リン等のｎ型ドーパントがドープされている。また、金属層３４１ｂにはシリコン窒化膜等からなる絶縁層３４１ｃが積層されおり、更にポリシリコン層３４１ａ及び金属層３４１ｂの側面側にはシリコン窒化膜等からなるサイドウォール膜４１ｄが形成されている。
【００８５】
ポリシリコン層３４１ａがトレンチ３２３に埋め込まれることによって、ポリシリコン層３４１ａがゲート絶縁膜３４５を介してトレンチ３２３の内面に対向するように配置される。これにより、トレンチ３２３にゲート電極３４１が埋め込まれたトレンチ型のチャネル構造が備えられる。この構成によってチャネル長が延長されるので、ＭＯＳトランジスタの高集積化が進んだ場合でも短チャネル効果を抑制できる。
【００８６】
更に、ゲート電極３４１の両側の活性領域４には、ソースドレイン領域４２が形成されている。このソースドレイン領域４２は、サイドウォール膜４１ｄの下部に形成されたエクステンション領域４２ａと、サイドウォール膜４１ｄと重ならない位置に形成されたコンタクト領域４２ｂとから構成される。このようにして、本実施形態のトランジスタＴｒ３では、ＬＤＤ構造が形成されている。
【００８７】
以上のように、本発明においては、半導体素子３０６として、トレンチ型のＭＯＳトランジスタＴｒ３を適用してもよい。
また、トレンチ型のＭＯＳトランジスタＴｒ３を備えた半導体装置３０１を製造するには、活性領域４の幅方向両側の素子分離絶縁膜３に、活性領域４と交差する溝部３ａを形成する。これにより、チャネルストッパ部７となる部分にフィン部３２２を形成する。次いで、素子形成部５となる部分の活性領域４をドライエッチングすることで、活性領域４の幅方向両側の溝部３ａと連通するトレンチ３２３を設ける。これ以降は、第１の実施形態の場合と同様の工程を行えばよい。
【００８８】
なお、上記の第１の実施形態乃至第３の実施形態においては、ポリシリコン膜８１を積層してから、ポリシリコン膜８１にＰ型ドーパント及びＮ型ドーパントを順次注入し、その後、ポリシリコン膜８１をパターニングすることによって、Ｐ型ドーパントを含むポリシリコン層２１ａを有するダミーゲート電極２１と、Ｎ型ドーパントを含むポリシリコン層４１ａを有するゲート電極４１を形成したが、本発明では以下のプロセスを採用してもよい。
【００８９】
第１の例として例えば、ゲート絶縁膜及びダミーゲート絶縁膜の形成後に、半導体基板にポリシリコン膜を積層した後、Ｐ型ドーパント及びＮ型ドーパントの注入を行うことなく、ポリシリコン膜の上に金属層及び絶縁層を積層し、次に、ポリシリコン膜、金属層及び絶縁層をパターニングしてダミーゲート電極及びゲート電極をそれぞれ形成し、その後、ゲート電極の両側の活性領域に、ソースドレイン領域を形成する。このようにして、半導体装置を製造してもよい。
【００９０】
また、第２の例として例えば、ゲート絶縁膜及びダミーゲート絶縁膜の形成後に、半導体基板にポリシリコン膜を積層した後、ポリシリコン膜をパターニングする。次に、パターニング後のポリシリコン膜と、ポリシリコン膜同士の間から露出する活性領域とにそれぞれ、ドーパントを同時に注入することによって、ポリシリコン膜を低抵抗化してダミーゲート電極及びゲート電極を形成すると共に、ゲート電極の両側の活性領域にソースドレイン領域を形成する。この場合、ダミーゲート電極とゲート電極とソースドレイン領域とは、同じ種類のドーパントが注入された状態になる。このようにして、半導体装置を製造してもよい。
【００９１】
また、第３の例として例えば、ゲート絶縁膜及びダミーゲート絶縁膜の形成後に、半導体基板に例えば、Ｐ型ドーパントを含むドープドポリシリコン膜を積層する。次に、ドープドポリシリコン膜のうちゲート電極となる部分に、Ｎ型ドーパントを注入する。次ぎに、ドープドポリシリコン膜をパターニングし、熱処理してドーパントを拡散させることにより、Ｐ型ドーパントを含むポリシリコン層からなるダミーゲート電極と、Ｎ型ドーパントを含むポリシリコン層からなるゲート電極を形成する。その後、ゲート電極の両側の活性領域に、ソースドレイン領域を形成する。このようにして、半導体装置を製造してもよい。
【図面の簡単な説明】
【００９２】
【図１】図１は、本発明の第１の実施形態である半導体装置を示す平面模式図。
【図２】図２は、本発明の第１の実施形態である半導体装置の要部を示す斜視模式図。
【図３】図３は、本発明の第１の実施形態である半導体装置を示す断面模式図であって、（ａ）は図１のＡ−Ａ’線に対応する断面図であり、（ｂ）は図１のＣ−Ｃ’線に対応する断面図であり、（ｃ）は図１のＤ−Ｄ’線に対応する断面図であり、（ｄ）は図１のＥ−Ｅ’線に対応する断面図である。
【図４】図４は、図１〜図３に示す半導体装置の製造方法を説明する図であって、活性領域の形成工程を示す工程図である。
【図５】図５は、図１〜図３に示す半導体装置の製造方法を説明する図であって、活性領域の形成工程を示す工程図である。
【図６】図６は、図１〜図３に示す半導体装置の製造方法を説明する図であって、フィン部の形成工程を示す工程図である。
【図７】図７は、図１〜図３に示す半導体装置の製造方法を説明する図であって、フィン部の形成工程を示す工程図である。
【図８】図８は、図１〜図３に示す半導体装置の製造方法を説明する図であって、フィン部の形成工程を示す工程図である。
【図９】図９は、図１〜図３に示す半導体装置の製造方法を説明する図であって、フィン部の形成工程を示す工程図である。
【図１０】図１０は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ゲート絶縁膜の形成工程を示す工程図である。
【図１１】図１１は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ゲート電極及びダミーゲート電極の形成工程を示す工程図である。
【図１２】図１２は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ゲート電極及びダミーゲート電極の形成工程を示す工程図である。
【図１３】図１３は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ゲート電極及びダミーゲート電極の形成工程を示す工程図である。
【図１４】図１４は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ゲート電極及びダミーゲート電極の形成工程を示す工程図である。
【図１５】図１５は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ゲート電極及びダミーゲート電極の形成工程を示す工程図である。
【図１６】図１６は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ソースドレイン領域の形成工程を示す工程図である。
【図１７】図１７は、図１〜図３に示す半導体装置の製造方法を説明する図であって、ソースドレイン領域の形成工程及び活性化工程を示す工程図である。
【図１８】図１８は、図１〜図３に示す半導体装置の製造方法を説明する図であって、コンタクトプラグの形成工程を示す工程図である。
【図１９】図１９は、図１〜図３に示す半導体装置の製造方法を説明する図であって、キャパシタ及び配線の形成工程を示す工程図である。
【図２０】図２０は、本発明の第２の実施形態である半導体装置を示す断面模式図であって、（ａ）は図１のＡ−Ａ’線に対応する断面図であり、（ｂ）は図１のＣ−Ｃ’線に対応する断面図であり、（ｃ）は図１のＤ−Ｄ’線に対応する断面図であり、（ｄ）は図１のＥ−Ｅ’線に対応する断面図である。
【図２１】図２１は、本発明の第３の実施形態である半導体装置を示す断面模式図であって、（ａ）は図１のＡ−Ａ’線に対応する断面図であり、（ｂ）は図１のＣ−Ｃ’線に対応する断面図であり、（ｃ）は図１のＤ−Ｄ’線に対応する断面図であり、（ｄ）は図１のＥ−Ｅ’線に対応する断面図である。
【図２２】図２２は、従来の半導体装置を示す平面模式図。
【図２３】図２３は、従来の半導体装置の要部を示す平面模式図。
【符号の説明】
【００９３】
１、２０１、３０１…半導体装置、２…半導体基板、３…素子分離絶縁膜、３ａ…溝部（凹部）、４…活性領域、５…素子形成部、６、２０６、３０６…半導体素子、７…チャネルストッパ部、２１…ダミーゲート電極、２１ａ…ポリシリコン層（ドープドポリシリコン層）、２２、２２２、３２２…フィン部、２５…ダミーゲート絶縁膜、４１…ゲート電極、４２…ソースドレイン領域、４５…ゲート絶縁膜、８１…ポリシリコン膜（シリコン膜）、Ｔｒ１…フィン型ＭＯＳトランジスタ（ＭＯＳトランジスタ）、Ｔｒ２…プレーナ型ＭＯＳトランジスタ（ＭＯＳトランジスタ）、Ｔｒ３…トレンチ型ＭＯＳトランジスタ（ＭＯＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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