(57)【要約】【課題】本発明は、回路規模の拡大や解像度の低下を招くことなく、画素に流す瞬時電流を抑えることが可能なマトリクスアレイ駆動装置を提供することを目的とする。【解決手段】本発明に係るマトリクスアレイ駆動装置は、水平走査回路１０と垂直走査回路２０を用いて、マトリクスアレイ３０を駆動するものであって、水平走査回路１０は、所定の水平走査期間毎にマトリクスアレイ３０のＮ行分に相当するデータ信号ＤＡＴＡを各行毎に順次ラッチし、かつ、各行毎のラッチ出力をＮ行分の水平走査期間ずつ継続するように、マトリクスアレイ３０の信号電極（Ｙａ１〜Ｙａｎ、Ｙｂ１〜Ｙｂｎ）を制御するものであり、垂直走査回路２０は、マトリクスアレイ３０をＮ行ずつ同時駆動するように、かつ、水平走査期間毎に駆動対象行を１行ずつシフトしていくように、マトリクスアレイ３０の走査電極（ＤＵ１、ＤＵ２、Ｘ１〜Ｘｍ、ＤＬ）を制御するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
水平走査回路と垂直走査回路を用いて、マトリクスアレイを駆動するマトリクスアレイ駆動装置であって、
前記水平走査回路は、所定の水平走査期間毎に、前記マトリクスアレイのＮ行分（ただし、Ｎは２以上の整数）に相当するデータ信号を各行毎に順次ラッチし、かつ、各行毎のラッチ出力をＮ行分の水平走査期間ずつ継続するように、前記マトリクスアレイの信号電極を制御するものであり、
前記垂直走査回路は、前記マトリクスアレイをＮ行ずつ同時駆動するように、かつ、前記水平走査期間毎に、その駆動対象行を１行ずつシフトしていくように、前記マトリクスアレイの走査電極を制御するものであることを特徴とするマトリクスアレイ駆動装置。
【請求項２】
前記水平走査回路は、各自に入力される前記データ信号を順次格納し、所定のトリガ信号に応じて、各々のラッチ出力対象行を構成する画素に前記データ信号をラッチ出力する第１〜第Ｎデータラッチ部と；前記水平走査期間毎に、第１〜第Ｎデータラッチ部のいずれか一に対して、前記トリガ信号を巡回出力するラッチ制御部と；を有して成ることを特徴とする請求項１に記載のマトリクスアレイ駆動装置。
【請求項３】
前記垂直走査回路は、所定の垂直走査期間毎に、１行目の走査電極よりも上側に設けられたＮ行分のダミー走査電極を同時駆動する状態に初期化されることを特徴とする請求項１または請求項２に記載のマトリクスアレイ駆動装置。
【請求項４】
前記垂直走査回路は、所定の垂直走査期間毎に、Ｎ行分の水平走査期間だけアクティブ状態となる基準パルス信号を生成する基準パルス生成部と、前記水平走査期間毎に、前記基準パルス信号を１桁ずつシフトさせて前記マトリクスアレイの走査電極に出力するシフトレジスタと、有して成ることを特徴とする請求項１または請求項２に記載のマトリクス駆動装置。
【請求項５】
請求項１〜請求項４のいずれかに記載のマトリクスアレイ駆動装置を有して成ることを特徴とするディスプレイ。
【請求項６】
請求項１〜請求項４のいずれかに記載のマトリクスアレイ駆動装置を有して成ることを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッシブマトリクスアレイを駆動するマトリクスアレイ駆動装置、並びに、これを用いたディスプレイ及びイメージセンサに関するものである。
【背景技術】
【０００２】
近年、軽薄性や低消費電力などの利点から、テレビジョン放送受像機やパーソナルコンピュータ、或いは、携帯電話端末などのモニタ手段として、液晶ディスプレイや有機ＥＬ［ElectroLuminescence］ディスプレイが広く一般に普及している。
【０００３】
このようなドットマトリクスディスプレイの駆動方式としては、走査電極（ロウ電極）と信号電極（カラム電極）との交差点毎にアクティブ素子を備え、発光させるべき画素をアクティブ素子のオン／オフによって選択するアクティブマトリクス方式と、走査電極と信号電極との交差点に画素のみを備え、発光させるべき画素を直接選択するパッシブマトリクス方式（単純マトリクス方式）とがあり、特に、有機ＥＬディスプレイでは、その駆動方式として、後者のパッシブマトリクス方式を採用しているものが多い。
【０００４】
なお、上記に関連する従来技術の一例として、特許文献１、２を挙げることができる。
【特許文献１】特開２００３−２８０５８６号公報
【特許文献２】特開２００１−２６５２８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
確かに、パッシブマトリクス方式を採用したディスプレイであれば、素子構造が単純であり、加工精度もさほど厳しくないため、製造コストを低減することが可能である。
【０００６】
しかしながら、従来のパッシブマトリクス方式は、Ｎ行の走査電極を順次走査して１行ずつ発光させる構成（言い換えれば、垂直方向の走査を１ラインずつ行う構成）であるため、１ラインの選択期間Ｔ’は、１フレームの単位期間Ｔに対して１／Ｎとなっていた。従って、走査電極の本数Ｎが多くなるほど、１ラインの選択期間Ｔ’が短くなるため、ディスプレイとして必要な平均輝度を維持するためには、例えば、有機ＥＬディスプレイであれば、各画素をＮ倍の輝度で発光させる必要があり、画素媒体への負担が大きく、寿命の劣化や効率の低下など（例えば、有機ＥＬ素子の量子効率の低下）を生じる原因となっていた。
【０００７】
なお、上記の課題を解決する従来技術の一例として、特許文献１では、画面を上下２段のブロックに分け、各々のブロックを同時に駆動することにより、画素に流す瞬時電流を低減する方式（いわゆるダブルスキャン方式）が開示・提案されている。
【０００８】
しかしながら、このような方式を採用するためには、少なくとも１フレーム分の画像データをラッチしておくフレームメモリなどが必要となるため、回路規模のオーバーヘッドが大きく、また、少なくとも１フレーム分だけ画像データの出力が遅れるため、入力された画像データのリアルタイム表示ができなくなる、という問題があった。
【０００９】
また、上記の課題を解決する従来技術の別の一例として、特許文献２では、ロウ駆動回路は、隣り合った走査電極を２本以上同時に駆動し、発光素子を同時に駆動する走査電極数分の水平区間続けて発光し順次点灯させる機能を有し、カラム駆動回路は、発光素子の電流密度が変化しないようにデータ電極の電流を制御する機能を有することを特徴とする画像表示装置が開示・提案されている。
【００１０】
しかしながら、上記の従来技術では、（Ｎ＋１）行目のデータを出力する際に、（Ｎ＋１）行目だけでなく、Ｎ行目も選択することで、画素に流す瞬時電流の低減を実現しているため、画像が上方向に伸び、縦方向の解像度が少なからず低下してしまう、という問題があった。
【００１１】
本発明は、上記の問題点に鑑み、回路規模の拡大や解像度の低下を招くことなく、画素に流す瞬時電流を抑えることが可能なマトリクスアレイ駆動装置、並びに、これを用いたディスプレイ及びイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係るマトリクスアレイ駆動装置は、水平走査回路と垂直走査回路を用いて、マトリクスアレイを駆動するマトリクスアレイ駆動装置であって、前記水平走査回路は、所定の水平走査期間毎に、前記マトリクスアレイのＮ行分（ただし、Ｎは２以上の整数）に相当するデータ信号を各行毎に順次ラッチし、かつ、各行毎のラッチ出力をＮ行分の水平走査期間ずつ継続するように、前記マトリクスアレイの信号電極を制御するものであり、前記垂直走査回路は、前記マトリクスアレイをＮ行ずつ同時駆動するように、かつ、前記水平走査期間毎に、その駆動対象行を１行ずつシフトしていくように、前記マトリクスアレイの走査電極を制御するものである構成（第１の構成）とされている。
【００１３】
なお、上記第１の構成から成るマトリクスアレイ駆動装置にて、前記水平走査回路は、各自に入力される前記データ信号を順次格納し、所定のトリガ信号に応じて、各々のラッチ出力対象行を構成する画素に前記データ信号をラッチ出力する第１〜第Ｎデータラッチ部と；前記水平走査期間毎に、第１〜第Ｎデータラッチ部のいずれか一に対して前記トリガ信号を巡回出力するラッチ制御部と；を有して成る構成（第２の構成）にするとよい。
【００１４】
また、上記第１または第２の構成から成るマトリクスアレイ駆動装置にて、前記垂直走査回路は、所定の垂直走査期間毎に、１行目の走査電極よりも上側に設けられたＮ行分のダミー走査電極を同時駆動する状態に初期化される構成（第３の構成）にするとよい。
【００１５】
或いは、上記第１または第２の構成から成るマトリクスアレイ駆動装置において、前記垂直走査回路は、所定の垂直走査期間毎に、Ｎ行分の水平走査期間だけアクティブ状態となる基準パルス信号を生成する基準パルス生成部と、前記水平走査期間毎に、前記基準パルス信号を１桁ずつシフトさせて前記マトリクスアレイの走査電極に出力するシフトレジスタと、有して成る構成（第４の構成）としてもよい。
【００１６】
また、本発明に係るディスプレイは、上記第１〜第４いずれかの構成から成るマトリクスアレイ駆動装置を有して成る構成（第５の構成）とされている。
【００１７】
また、本発明に係るイメージセンサは、上記第１〜第４いずれかの構成から成るマトリクスアレイ駆動装置を有して成る構成（第６の構成）とされている。
【発明の効果】
【００１８】
本発明によれば、回路規模の拡大や解像度の低下を招くことなく、画素に流す瞬時電流を抑えることができるので、画素媒体への負担を軽減して、寿命の劣化や効率の低下などを回避することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下では、有機ＥＬディスプレイに本発明を適用した場合を例に挙げて説明を行う。
【００２０】
図１は、本発明に係る有機ＥＬディスプレイの一実施形態を示すブロック図である。
【００２１】
本図に示すように、本実施形態の有機ＥＬディスプレイは、水平走査回路１０と、垂直走査回路２０と、有機ＥＬディスプレイパネル３０と、を有して成る。
【００２２】
水平走査回路１０は、所定の水平走査期間毎に、有機ＥＬディスプレイパネル３０の２行分に相当するデータ信号ＤＡＴＡを各行毎に順次ラッチし、かつ、各行毎のラッチ出力を２行分の水平走査期間ずつ継続するように、有機ＥＬディスプレイパネル３０の信号電極（奇数行用の信号電極Ｙａ１〜Ｙａｎ、及び、偶数行用の信号電極Ｙｂ１〜Ｙｂｎ）を制御するものであり、第１データラッチ部１１ａと、第２データラッチ部１１ｂと、ラッチ制御部１２と、を有して成る。
【００２３】
第１データラッチ部１１ａは、入力されるデータ信号ＤＡＴＡを順次格納し、第１トリガ信号ＬＡＴａに応じて、ラッチ出力対象行（奇数行）を構成する画素にデータ信号ＤＡＴＡをラッチ出力する手段である。第２データラッチ部１１ｂは、入力されるデータ信号ＤＡＴＡを順次格納し、第２トリガ信号ＬＡＴｂに応じて、ラッチ出力対象行（偶数行）を構成する画素にデータ信号ＤＡＴＡをラッチ出力する手段である。なお、第１データラッチ部１１ａ、及び、第２データラッチ部１１ｂの内部構成については後述する。
【００２４】
ラッチ制御部１２は、所定の水平走査期間毎に、第１データラッチ部１１ａと第２データラッチ部１１ｂのいずれか一に対して、第１トリガ信号ＬＡＴａ、及び、第２トリガ信号ＬＡＴｂを巡回出力する手段であり、論理積演算器ＡＮＤａ、ＡＮＤｂを有して成る。
【００２５】
論理積演算器ＡＮＤａの第１入力端は、選択信号ＳＬＴの印加端に接続されている。論理積演算器ＡＮＤａの第２入力端は、基準トリガ信号ＬＡＴの印加端に接続されている。論理積演算器ＡＮＤａの出力端は、第１トリガ信号ＬＡＴａの出力端として、第１データラッチ部１１ａに接続されている。
【００２６】
論理積演算器ＡＮＤｂの第１入力端は、基準トリガ信号ＬＡＴの印加端に接続されている。論理積演算器ＡＮＤｂの第２入力端は、反転入力形式とされており、選択信号ＳＬＴの印加端に接続されている。論理積演算器ＡＮＤｂの出力端は、第２トリガ信号ＬＡＴｂの出力端として、第２データラッチ部１１ｂに接続されている。
【００２７】
すなわち、基準トリガ信号ＬＡＴがハイレベルであるときに、選択信号ＳＬＴがハイレベルであれば、第１トリガ信号ＬＡＴａがハイレベルとなり、第２トリガ信号ＬＡＴｂがローレベルとなる。一方、基準トリガ信号ＬＡＴがハイレベルであるときに、選択信号ＳＬＴがローレベルであれば、第１トリガ信号ＬＡＴａがローレベルとなり、第２トリガ信号ＬＡＴｂがハイレベルとなる。なお、基準トリガ信号ＬＡＴがローレベルであるときには、選択信号ＳＬＴの論理に依ることなく、第１トリガ信号ＬＡＴａ及び第２トリガ信号ＬＡＴｂがいずれもローレベルとなる。
【００２８】
垂直走査回路２０は、有機ＥＬディスプレイパネル３０を２行ずつ同時に駆動するように、かつ、所定の水平走査期間毎に、その駆動対象行を１行ずつシフトしていくように、有機ＥＬディスプレイパネル３０の走査電極（画素部３１を構成する走査電極Ｘ１〜Ｘｍのほか、ダミー画素部３２を構成するダミー走査電極ＤＵ１、ＤＵ２、ＤＬを含む）を制御するものである。なお、垂直走査回路２０の内部構成については後述する。
【００２９】
有機ＥＬディスプレイパネル３０は、水平方向に配設された走査電極Ｘ１〜Ｘｍと、垂直方向に配設された第１信号電極Ｙａ１〜Ｙａｎ（奇数行用）及び第２信号電極Ｙｂ１〜Ｙｂｎ（偶数行用）との交差点に画素（有機ＥＬ素子）を備え、発光させるべき画素を直接選択するパッシブマトリクス方式（単純マトリクス方式）のマトリクスアレイである。
【００３０】
なお、有機ＥＬディスプレイパネル３０は、走査電極Ｘ１〜Ｘｍと第１信号電極Ｙａ１〜Ｙａｎ及び第２信号電極Ｙｂ１〜Ｙｂｎとの交差領域に形成される画素部３１のほか、その周囲領域に使用されないダミー画素を並べたダミー画素部３２が形成されている。このようなダミー画素部３２を設けることにより、画素部３１のレイアウト依存性（周辺画素の欠損や特性不良など）を排除することが可能となる。
【００３１】
そのため、有機ＥＬディスプレイパネル３０は、ダミー画素に接続されるダミーの走査電極及び信号電極として、パネルの上下両側にダミー走査電極ＤＵ１、ＤＵ２、ＤＬを有して成り、また、パネルの左右両側にもダミー信号電極（不図示）を有して成る。
【００３２】
次に、第１データラッチ部１１ａ（第２データラッチ部１１ｂ）の内部構成について、図２を参照しながら詳細に説明する。
【００３３】
図２は、第１データラッチ回路１１ａ（第２データラッチ回路１１ｂ）の一構成例を示すブロック図である。
【００３４】
本図に示すように、本構成例の第１データラッチ回路１１ａ（第２データラッチ回路１１ｂ）は、シフトレジスタＳＲ１と、出力ラッチ部ＯＬ１と、を有して成る。
【００３５】
シフトレジスタＳＲ１は、不図示のクロックをトリガとして、シリアルに入力されるデータ信号ＤＡＴＡを一桁ずつ順次シフトさせながら格納していく手段である。
【００３６】
出力ラッチ部ＯＬ１は、ラッチ制御部１２から入力される第１トリガ信号ＬＡＴａ（第２トリガ信号ＬＡＴｂ）をトリガとして、シフトレジスタＳＲ１に格納されたデータ信号ＤＡＴＡを第１信号電極Ｙａ１〜Ｙａｎ（第２信号電極Ｙｂ１〜Ｙｂｎ）にラッチ出力する手段である。
【００３７】
次に、垂直走査回路２０の内部構成について、図３を参照しながら詳細に説明する。
【００３８】
図３は、垂直走査回路２０の一構成例を示すブロック図である。
【００３９】
本図に示すように、本構成例の垂直走査回路２０は、Ｄ型のフリップフロップＦＦＤＵ１、ＦＦＤＵ２、ＦＦ１〜ＦＦｍ、ＦＦＤＬを直列多段に重ねて構成されるループ型のシフトレジスタＳＲ２を有して成り、各フリップフロップの出力端がそれぞれダミー走査電極ＤＵ１、ＤＵ２、走査電極Ｘ１〜Ｘｍ、及び、ダミー走査電極ＤＬに接続されている。
【００４０】
なお、フリップフロップＦＦＤＵ１、ＦＦＤＵ２、ＦＦ１〜ＦＦｍ、ＦＦＤＬは、いずれもクロック端に入力される水平同期信号ＨＳをトリガとして動作する。また、前から２段分のフリップフロップＦＦＤＵ１、ＦＦＤＵ２は、セット端に入力される垂直同期信号ＶＳをトリガとして、その出力論理がアクティブ状態（ここではローレベル）に初期化される構成とされており、その余のフリップフロップＦＦ１〜ＦＦｍ、ＦＦＤＬは、いずれもリセット端に入力される垂直同期信号ＶＳをトリガとして、その出力論理が非アクティブ状態（ここではハイレベル）に初期化される構成とされている。
【００４１】
すなわち、本構成例の垂直走査回路２０は、所定の垂直走査期間毎に、１行目の走査電極Ｘ１よりも上側に設けられた２行分のダミー走査電極ＤＵ１、ＤＵ２を同時駆動する状態に初期化される構成とされている。このような構成とすることにより、別途のパルス生成部を設けることなく、シフトレジスタＳＲ２のみを用いて、極めて簡易に、かつ、スムーズに、有機ＥＬディスプレイパネル３０を２行ずつ同時に駆動することが可能となる。
【００４２】
なお、本構成を採用する場合、走査電極Ｘ１の上側には、２行分のダミー走査電極ＤＵ１、ＤＵ２が必要となる。
【００４３】
次に、上記構成から成る水平走査回路１０及び垂直走査回路２０の動作シーケンスについて、図４を参照しながら詳細に説明する。
【００４４】
図４は、水平走査回路１０及び垂直走査回路２０の動作シーケンスを説明するためのタイミングチャートである。なお、図４では、上から順に、垂直同期信号ＶＳ、水平同期信号ＨＳ、ダミー走査電極ＤＵ１、ＤＵ２、走査電極Ｘ１〜Ｘｍ、ダミー走査電極ＤＬ、データ信号ＤＡＴＡ、選択信号ＳＬＴ、基準トリガ信号ＬＡＴ、第１トリガ信号ＬＡＴａ、第２トリガ信号ＬＡＴｂ、第１信号電極Ｙａ１〜Ｙａｎ、及び、第２信号電極Ｙｂ１〜Ｙｂｎが示されている。
【００４５】
時刻ｔ１〜ｔ２において、垂直走査回路２０は、垂直同期信号ＶＳ（立上がりエッジ）をトリガとして、ダミー走査電極ＤＵ１、ＤＵ２を同時駆動する状態に初期化される。また、時刻ｔ１〜ｔ２では、第１データラッチ部１１ａ及び第２データラッチ部１１ｂの双方に対して、１行目のデータ信号ＤＡＴＡ（１行目データｄ１）が入力される。なお、時刻ｔ１〜ｔ２では、第１信号電極Ｙａ１〜Ｙａｎ及び第２信号電極Ｙｂ１〜Ｙｂｎのいずれにも、データ信号ＤＡＴＡは出力されない。すなわち、時刻ｔ１〜ｔ２は、１行目データｄ１の入力待機状態として、ダミー走査電極ＤＵ１、ＤＵ２が選択された形となる。
【００４６】
続く時刻ｔ２〜ｔ３において、ラッチ制御部１２は、第１トリガ信号ＬＡＴａを出力する。第１データラッチ部１１ａは、この第１トリガ信号ＬＡＴａ（立上がりエッジ）をトリガとして、自身に格納されている１行目データｄ１を第１信号電極Ｙａ１〜Ｙａｎにラッチ出力する。一方、第２データラッチ部１１ｂには、第２トリガ信号ＬＡＴｂが入力されないため、第２信号電極Ｙｂ１〜Ｙｂｎには、データ信号ＤＡＴＡが出力されない。
【００４７】
また、時刻ｔ２〜ｔ３において、垂直走査回路２０は、水平同期信号ＨＳ（立上がりエッジ）をトリガとして、その駆動対象行を１行ずつシフトし、ダミー走査電極ＤＵ２と１行目の走査電極Ｘ１を同時駆動する状態とする。従って、走査電極Ｘ１と第１信号電極Ｙａ１〜Ｙａｎとの交差点に接続された画素が１行目データｄ１に応じて発光されることになる。なお、時刻ｔ２〜ｔ３では、上記と平行して、第１データラッチ部１１ａ及び第２データラッチ部１１ｂの双方に２行目のデータ信号ＤＡＴＡ（２行目データｄ２）が入力される。
【００４８】
続く時刻ｔ３〜ｔ４において、ラッチ制御部１２は、第２トリガ信号ＬＡＴｂを出力する。第２データラッチ部１１ｂは、この第２トリガ信号ＬＡＴｂ（立上がりエッジ）をトリガとして、自身に格納されている２行目データｄ２を第２信号電極Ｙｂ１〜Ｙｂｎにラッチ出力する。一方、第１データラッチ部１１ａには、第１トリガ信号ＬＡＴａが入力されないため、第１信号電極Ｙａ１〜Ｙａｎには、時刻ｔ２〜ｔ３に引き続いて、１行目データｄ１がラッチ出力される。
【００４９】
また、時刻ｔ３〜ｔ４において、垂直走査回路２０は、水平同期信号ＨＳ（立上がりエッジ）をトリガとして、その駆動対象行を１行ずつシフトし、１行目の走査電極Ｘ１と２行目の走査電極Ｘ２を同時駆動する状態とする。従って、走査電極Ｘ１と第１信号電極Ｙａ１〜Ｙａｎとの交差点に接続された画素は、時刻ｔ２〜ｔ３に引き続いて、１行目データｄ１に応じて発光されることになり、走査電極Ｘ２と第２信号電極Ｙｂ１〜Ｙｂｎとの交差点に接続された画素は、２行目データｄ２に応じて発光されることになる。なお、時刻ｔ３〜ｔ４では、上記と平行して、第１データラッチ部１１ａ及び第２データラッチ部１１ｂの双方に３行目のデータ信号ＤＡＴＡ（３行目データｄ３）が入力される。
【００５０】
以後も、上記と同様のシーケンスにより、水平走査回路１０は、所定の水平走査期間毎に、有機ＥＬディスプレイ３０の２行分に相当するデータ信号ＤＡＴＡを各行毎に順次ラッチし、かつ、各行毎のラッチ出力を２行分の水平走査期間ずつ継続するように、有機ＥＬディスプレイ３０の信号電極（Ｙａ１〜Ｙａｎ、Ｙｂ１〜Ｙｂｎ）を制御し、垂直走査回路２０は、マトリクスアレイ３０を２行ずつ同時駆動するように、かつ、水平走査期間毎に駆動対象行を１行ずつシフトしていくように、マトリクスアレイ３０の走査電極（ＤＵ１、ＤＵ２、Ｘ１〜Ｘｍ、ＤＬ）を制御する。
【００５１】
このように、本実施形態の有機ＥＬディスプレイであれば、第１データラッチ部１１ａ及び第２データラッチ部１１ｂの各ラッチ出力が更新されるまでの期間（２行分の水平走査期間）を各行の駆動時間に費やすことが可能となる。
【００５２】
すなわち、本実施形態の有機ＥＬディスプレイであれば、回路規模の拡大や解像度の低下を招くことなく、各行の駆動時間を２倍に延ばすことができるので、平均輝度を一定に保ちながら、画素に流す瞬時電流を通常のパッシブマトリクス方式に比べて１／２に抑えることが可能となり、延いては、瞬時電流の大きさが問題となる画素媒体（有機ＥＬ素子等）への負担を軽減して、寿命の劣化や効率の低下などを回避することが可能となる。
【００５３】
また、本実施形態の有機ＥＬディスプレイであれば、従来のダブルスキャン方式と異なり、シーケンシャルに入力される画像データＤＡＴＡを１画面分ラッチする必要がなく、回路的に追加される部分としては、基本的に水平走査回路１０におけるデータラッチ部の増加のみであるため、回路規模の拡大を招くことなく、画像データＤＡＴＡのリアルタイム表示を行うことが可能となる。
【００５４】
なお、上記実施形態では、第１データラッチ部１１ａと第２データラッチ部１１ｂを用いて、各行の駆動時間を２倍に延ばし、画素に流す瞬時電流を１／２とした構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、図５で示すように、第１データラッチ部１１−１〜第Ｎデータラッチ部１１−Ｎを用いることで、各行の駆動時間をＮ倍に延ばし、画素に流す瞬時電流を１／Ｎとする構成としても構わない。このとき、データラッチ部の段数Ｎについては、どの程度まで瞬時電流を小さくしたいかというニーズに応じて適宜設定すればよい。
【００５５】
また、上記実施形態では、垂直走査回路２０として、Ｄ型のフリップフロップを直列多段に重ねて構成されるループ型のシフトレジスタＳＲ２を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図６に示すように、垂直走査回路２０は、垂直同期信号ＶＳをトリガとして、垂直走査期間毎に、Ｎ行分の水平走査期間だけアクティブ状態となる基準パルス信号を生成する基準パルス生成部ＰＧ１と、水平同期信号ＨＳをトリガとして、水平走査期間毎に、上記の基準パルス信号を１桁ずつシフトさせながら格納していくシフトレジスタＳＲ３とを用いて、有機ＥＬディスプレイパネル３０の走査電極（ＤＵ、Ｘ１〜Ｘｍ、ＤＬ）を制御する構成としても構わない。
【００５６】
上記構成から成る垂直走査回路２０を用いれば、基準パルス生成部ＰＧ１を別途設ける必要があるものの、同時駆動行数Ｎを増やす場合でも、走査電極Ｘ１の上側にＮ行分のダミー走査電極を設ける必要がなくなるため、画素部３１の占有面積を圧迫せずに済む。
【００５７】
また、上記実施形態では、有機ＥＬディスプレイに本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、ピクセルアレイを有するディスプレイ（例えば液晶ディスプレイ）や、センサアレイを有するイメージセンサなど、マトリクスアレイ（特に瞬時電流に制限のあるもの）を駆動するマトリクス駆動装置全般に広く適用することが可能である。
【００５８】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【００５９】
本発明は、パッシブマトリクス方式のディスプレイやイメージセンサを構成する画素媒体の寿命劣化や効率低下を回避する上で有用な技術である。
【図面の簡単な説明】
【００６０】
【図１】は、本発明に係るディスプレイの一実施形態を示すブロック図である。
【図２】は、第１データラッチ回路１１ａ（第２データラッチ回路１１ｂ）の一構成例を示すブロック図である。
【図３】は、垂直走査回路２０の一構成例を示すブロック図である。
【図４】は、水平走査回路１０及び垂直走査回路２０の動作シーケンスを説明するためのタイミングチャートである。
【図５】は、水平走査回路１０の一変形例を示すブロック図である。
【図６】は、垂直走査回路２０の一変形例を示すブロック図である。
【符号の説明】
【００６１】
１０    水平走査回路
１１ａ    第１データラッチ部（奇数行用）
１１ｂ    第２データラッチ部（偶数行用）
１１−１、１１−２、…、１１−Ｎ    第１〜第Ｎデータラッチ部
１２    ラッチ制御部
２０    垂直走査回路
３０    有機ＥＬディスプレイパネル（マトリクスアレイ）
３１    画素部
３２    ダミー画素部
ＡＮＤａ、ＡＮＤｂ    論理積演算器
ＳＲ１、ＳＲ２、ＳＲ３    シフトレジスタ
ＯＬ１    出力ラッチ部
ＦＦＤＵ１、ＦＦＤＵ２、ＦＦ１〜ＦＦｍ、ＦＦＤＬ    フリップフロップ
ＰＧ１    基準パルス生成部
Ｘ１〜Ｘｍ    走査電極
Ｙａ１〜Ｙａｎ    第１信号電極（奇数行用）
Ｙｂ１〜Ｙｂｎ    第２信号電極（偶数行用）
ＤＵ１、ＤＵ２、ＤＬ    ダミー走査電極
【図１】
2009048061.tif 000003
【図２】
2009048061.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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