(57)【要約】【課題】耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１は、ｎ−ドリフト層１１、ｎ−ドリフト層１１内に配列形成されたｐベース層１７、及びｐベース層１７内に形成されたｎ＋層１９に加えて、拡張ｐベース層２０等を有する基板を備えており、この基板の表面側にはゲート電極１２及びソース電極１３が設けられ、基板の裏面側にドレイン電極１４が設けられている。拡張ｐベース層２０は、ｐベース層１７を個別に含むようｎ−ドリフト層１１内に配列形成され、ｐベース層１７よりも低濃度に設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１領域と、当該第１領域内に配列形成された第１導電型とは異なる第２導電型の第２領域と、当該第２領域内に形成された第１導電型の第３領域と、前記第１領域と前記第３領域との間にチャネルを形成する電極とを備える半導体装置において、
前記第２領域を個別に含むよう前記第１領域内に配列形成され、前記第２領域の濃度よりも低濃度な第２導電型の拡張第２領域を備えることを特徴とする半導体装置。
【請求項２】
前記第１領域内に配列形成された前記第２領域の間には、隣接する前記第２領域を分離する酸化膜がそれぞれ形成されており、
前記電極は、隣接する前記第２領域のうちの一方に形成された前記第３領域から前記酸化膜を介して他方に形成された前記第３領域まで設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電極は、前記第３領域の各々に対応させて各々の近傍にのみ形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型の第１領域と、当該第１領域内に配列形成された第１導電型とは異なる第２導電型の第２領域と、当該第２領域内に形成された第１導電型の第３領域と、前記第１領域と前記第３領域との間にチャネルを形成する電極とを備える半導体装置の製造方法であって、
第１不純物を前記第１領域に拡散させて、前記第１領域内に第２導電型の拡張第２領域を形成する第１拡散工程と、
前記第１不純物を前記拡張第２領域内に拡散させて、前記拡張第２領域内に前記第２領域を前記拡張第２領域よりも高濃度に形成する第２拡散工程と、
前記第１不純物とは異なる第２不純物を前記第２領域内に拡散させて、前記第３領域を形成する第３拡散工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１拡散工程の前に、前記第２領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、
前記第１，第２，第３拡散工程は、前記電極の開口から前記第１不純物又は前記第２不純物を拡散させて前記拡張第２領域、前記第２領域、及び前記第３領域をそれぞれ形成する工程であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１拡散工程と前記第２拡散工程との間に、前記第２領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、
前記第２，第３拡散工程は、前記電極の開口から前記第１不純物又は前記第２不純物を拡散させて前記第２領域及び前記第３領域をそれぞれ形成する工程であることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦構造の電解効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）、ゲート隔離型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）、ダイオード等に適用可能な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般的なパワーＭＯＳＦＥＴや半導体リレー（ＳＳＲ：Solid State Relay）は、縦型二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ：Double-Diffused MOSFET）と呼ばれる半導体装置で構成される。図７は、従来の縦型ＤＭＯＳＦＥＴの構成を示す断面図である。図７に示す通り、従来の縦型ＤＭＯＳＦＥＴ１００は、ｎ型のシリコンで形成されたｎ−ドリフト層１０１の表面側にゲート電極１０２及びソース電極１０３が設けられており、ｎ−ドリフト層１０１の裏面側にドレイン電極１０４が設けられている。
【０００３】
尚、図７において、記号「ｎ」が付された層は電子を多数キャリアとする層を意味し、記号「ｐ」が付された層は正孔を多数キャリアとする層を意味する。また、記号「ｎ」又は記号「ｐ」に付随する記号「＋」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
【０００４】
ゲート電極１０２は、例えばポリシリコンで形成されており、ｎ−ドリフト層１０１に沿って所定の間隔をもって複数配列されている。尚、ゲート電極１０２の周囲には、ゲート電極１０２を取り囲むように酸化膜１０５が形成されている。ソース電極１０３は、酸化膜１０５を介してゲート電極１０２を覆い、且つゲート電極１０２間の隙間を埋めるように形成されている。ドレイン電極１０４は、ｎ＋層１０６を介してｎ−ドリフト層１０１の裏面側に設けられている。
【０００５】
また、ｎ−ドリフト層１０１の表面側には、ゲート電極１０２の隙間を利用した不純物の拡散によってｐベース層１０７が形成されており、このｐベース層１０７内にはゲート電極１０２の隙間を再度利用した不純物の拡散によってｐ＋層１０８及びｎ＋層１０９が形成されている。尚、ｐベース層１０７とｎ−ドリフト層１０１との間には空乏層１１０が形成されている。また、ゲート電極１０２の下方であって、ｐベース層１０７の間には、寄生ＪＦＥＴ（Junction Field-Effect Transistor：接合型電界効果トランジスタ）によるオン時の抵抗の増大を防止するｎ層１１１が形成されている。
【０００６】
上記構成において、ゲート電極１０２に電圧を印加しない場合には、ソース電極１０３に正の電圧を印加しなければソース電極１０３とドレイン電極１０４との間には電流が流れない。これに対し、ゲート電極１０２に電圧を印加すると、ｐベース層１０７にｎチャンネルが形成される。このため、ソース電極１０３とドレイン電極１０４の間に電圧を印加すると、例えばソース電極１０３からｎ＋層１０９、ｐベース層１０７に形成されたｎチャンネル、ｎ層１１１、ｎ−ドリフト層１０１、ｎ＋層１０６、及びドレイン電極１０４に至る経路を介して電流が流れる。
【０００７】
尚、図７に示す半導体装置以外の従来の半導体装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開平７−２２１２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、スイッチングを行う半導体装置の重要な特性の一つとして、ドレイン・ソース間容量Ｃｄｓ及びドレイン・ゲート間容量Ｃｄｇが挙げられるが、高速スイッチングを実現するためには両者とも小さい方が望ましい。図７に示す半導体装置１００において、ドレイン・ソース間容量Ｃｄｓは、ｐベース層１０７とｎ−ドリフト層１０１との間の接合容量Ｃ１０１と、ｐベース層１０７とｎ層１１１との間の接合容量Ｃ１０２との和によってほぼ決まる。また、ドレイン・ゲート間容量Ｃｄｇは、ゲート電極１０２とｎ層１１１との酸化膜１０５を介した容量Ｃ１１０でほぼ決まる。
【０００９】
ここで、ｎ−ドリフト層１０１の濃度を調整すれば、寄生容量（ドレイン・ソース間容量Ｃｄｓ）を低減することはできる。しかしながら、図７に示す半導体装置１００の耐圧及びオン時の抵抗は、ｎ−ドリフト層１０１の濃度及び厚みで決まるため、寄生容量を低減するためにｎ−ドリフト層１０１の濃度を調整してしまうと、半導体装置１００の耐圧及びオン時の抵抗等が変化して半導体装置１００の性能低下を招く虞がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の半導体装置は、第１導電型の第１領域（１１）と、当該第１領域内に配列形成された第１導電型とは異なる第２導電型の第２領域（１７）と、当該第２領域内に形成された第１導電型の第３領域（１９）と、前記第１領域と前記第３領域との間にチャネルを形成する電極（１２、３２、４２、５２）とを備える半導体装置（１〜４）において、前記第２領域を個別に含むよう前記第１領域内に配列形成され、前記第２領域の濃度よりも低濃度な第２導電型の拡張第２領域（２０）を備えることを特徴としている。
この発明によると、第２領域を個別に含む拡張第２領域を備えることにより、当該拡張第２領域を備えない場合に比べて空乏層の幅が広がる。
また、本発明の半導体装置は、前記第１領域内に配列形成された前記第２領域の間には、隣接する前記第２領域を分離する酸化膜（４５）がそれぞれ形成されており、前記電極は、隣接する前記第２領域のうちの一方に形成された前記第３領域から前記酸化膜を介して他方に形成された前記第３領域まで設けられていることを特徴としている。
また、本発明の半導体装置は、前記電極が、前記第３領域の各々に対応させて各々の近傍にのみ形成されていることを特徴としている。
上記課題を解決するために、本発明の半導体装置の製造法方法は、第１導電型の第１領域（１１）と、当該第１領域内に配列形成された第１導電型とは異なる第２導電型の第２領域（１７）と、当該第２領域内に形成された第１導電型の第３領域（１９）と、前記第１領域と前記第３領域との間にチャネルを形成する電極（１２、３２、４２、５２）とを備える半導体装置（１〜４）の製造方法であって、第１不純物を前記第１領域に拡散させて、前記第１領域内に第２導電型の拡張第２領域（２０）を形成する第１拡散工程と、前記第１不純物を前記拡張第２領域内に拡散させて、前記拡張第２領域内に前記第２領域を前記拡張第２領域よりも高濃度に形成する第２拡散工程と、前記第１不純物とは異なる第２不純物を前記第２領域内に拡散させて、前記第３領域を形成する第３拡散工程とを含むことを特徴としている。
この発明によると、第１不純物を第１領域に拡散させることで第１領域内に第２導電型の拡張第２領域が形成され、第１不純物を拡張第２領域内に拡散させることで拡張第２領域内に拡張第２領域よりも高濃度な第２領域が形成され、第１不純物とは異なる第２不純物を第２領域内に拡散させることで第３領域が形成される。
ここで、本発明の半導体装置の製造方法は、前記第１拡散工程の前に、前記第２領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、前記第１，第２，第３拡散工程は、前記電極の開口から前記第１不純物又は前記第２不純物を拡散させて前記拡張第２領域、前記第２領域、及び前記第３領域をそれぞれ形成する工程であることを特徴としている。
或いは、前記第１拡散工程と前記第２拡散工程との間に、前記第２領域が形成されるべき部分が開口された形状に前記電極を形成する電極形成工程を含み、前記第２，第３拡散工程は、前記電極の開口から前記第１不純物又は前記第２不純物を拡散させて前記第２領域及び前記第３領域をそれぞれ形成する工程であることを特徴としている。
【発明の効果】
【００１２】
本発明によれば、第２領域を個別に含む拡張第２領域を備えることで、拡張第２領域を備えない場合に比べて空乏層の幅を広げることができるため、耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することができるという効果がある。
また、本発明によると、第１領域内に配列形成された第２領域の間には、隣接する第２領域を分離する酸化膜がそれぞれ形成されており、この酸化膜上に電極が形成されているため、電極と第１領域との距離を離すことができ、これによっても寄生容量を低減することができる。
更に、本発明によると、第３領域の各々に対応させて電極が第３領域の近傍にのみ形成されているため、平面視で見た場合の電極と第１領域との重なりを小さくすることができ、これによっても寄生容量を低減することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態による半導体装置及びその製造方法について詳細に説明する。尚、以下の説明では、半導体装置が、縦型二重拡散ＭＯＳＦＥＴの構造を有する装置である場合を例に挙げて説明する。
【００１４】
〔第１実施形態〕
図１は、本発明の第１実施形態による半導体装置の概略構成を示す断面図である。図１に示す通り、本実施形態の半導体装置１は、ｎ−ドリフト層１１（第１領域）等が形成された基板（例えば、ｎ型のシリコン）の表面側にゲート電極１２（電極）及びソース電極１３が設けられており、ｎ−ドリフト層１１の裏面側にドレイン電極１４が設けられている。
【００１５】
尚、図１において、記号「ｎ」が付された層は電子を多数キャリアとする層（第１導電型の層）を意味し、記号「ｐ」が付された層は正孔を多数キャリアとする層（第２導電型の層）を意味する。また、記号「ｎ」又は記号「ｐ」に付随する記号「＋」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
【００１６】
ゲート電極１２は、例えばポリシリコンで形成されており、ｎ−ドリフト層１１等が形成された基板表面に沿って所定の間隔をもって複数配列されている。尚、ゲート電極１２の周囲には、ゲート電極１２を取り囲むようにＳｉＯ２等の酸化膜１５が形成されている。ソース電極１３は、酸化膜１５を介してゲート電極１２を覆い、且つゲート電極１２間の隙間を埋めるように形成されている。ドレイン電極１４は、ｎ＋層１６を介してｎ−ドリフト層１１等が形成された基板の裏面側に設けられている。
【００１７】
また、ｎ−ドリフト層１１等が形成された基板の表面側には、ゲート電極１２の隙間を利用した不純物の拡散によってｐベース層１７（第２領域）が配列形成されており、このｐベース層１７内にはゲート電極１２の隙間を再度利用した不純物の拡散によってｐ＋層１８及びｎ＋層１９（第３領域）がそれぞれ形成されている。ここで、ｐベース層１７は、以下に説明する拡張ｐベース層２０内に形成される空乏層２１の幅を制限することがないよう、浅く形成されるのが望ましい。尚、上述したゲート電極１２は、その長さＬｇが隣接するｐベース層１７のうちの一方に形成されたｎ＋層１９から他方に形成されたｎ＋層１９までに至る長さである。このゲート電極１２の長さＬｇは、十分な幅を有する空乏層２１を形成することができ、且つ半導体装置１のオン時の抵抗が低下しない長さに設定する必要がある。
【００１８】
更に、ｐベース層１７を個別に含むように、拡張ｐベース層２０（拡張第２領域）が形成されている。この拡張ｐベース層２０は、ｐベース層１７よりも不純物濃度が低く設定されており、半導体装置１のドレイン・ソース間容量Ｃｄｓを低減するために設けられている。詳細は後述するが、この拡張ｐベース層２０は、不純物濃度が低いｎ−ドリフト層１１に対して低濃度の不純物を拡散させることで形成されるため、拡張ｐベース層２０内がイントリンシック（真性）に近い状態になる。これにより、空乏層２１が拡張ｐベース層２０とｎ−ドリフト層１１との間に形成されるばかりでなく、拡張ｐベース層２０の内部にも形成される。この結果として、拡張ｐベース層２０とｎ−ドリフト層１１との距離が空乏層２１を介することにより広がり、拡張ｐベース層２０とｎ−ドリフト層１１との間の接合容量Ｃ１１が大幅に低減される。
【００１９】
また、本実形態では、図７に示す従来の縦型ＤＭＯＳＦＥＴ１００に設けられていた寄生ＪＦＥＴによるオン時の抵抗の増大を防止するｎ層１１１を省略している。このため、空乏層２１の広がりが大きくなり、拡張ｐベース層２０とｎ−ドリフト層１１との間の接合容量Ｃ１２（図７に示す接合容量Ｃ１０２に相当する）も低減される。以上から、本実施形態の半導体装置１では、半導体素子１の耐圧及びオン時の抵抗に大きな影響を与えることなくドレイン・ソース間容量Ｃｄｓが大幅に低減される。尚、本実施形態の半導体装置１は、図１を参照すると、ゲート電極１２の長さＬｇがソース電極の長さＬｓよりも長くなるため、ゲート電極１２の長さＬｇの増大がオン時の抵抗に大きく影響しない高耐圧デバイスとして用いるのが好適である。
【００２０】
次に、以上説明した半導体装置１の製造方法について説明する。半導体装置１の製造方法は、拡張ｐベース層２０を形成するためにゲート電極１２を用いる第１製造方法と、ゲート電極１２を用いない第２方法とに大別される。以下、これらの製造方法について順に説明する。
【００２１】
〈第１製造方法〉
図２は、本発明の第１実施形態による半導体装置の第１製造方法を示す工程図である。まず、ｎ−ドリフト層１１上の全面に亘って酸化膜を形成し、次いで酸化膜上の全面に亘ってポリシリコン等の電極層を形成する。次に、ｎ−ドリフト層１１上の全面に亘って形成された酸化膜及び電極層のうち、ｐベース層１７を形成すべき部分を除去して開口Ｈを形成する。これにより、図２（ａ）に示す通り、ｎ−ドリフト層１１上には、酸化膜１５の一部及びゲート電極１２が形成される（電極形成工程）。尚、ここでは、上記の酸化膜及び電極層の双方を除去して開口Ｈを形成する例について説明するが、電極層のみを除去して酸化膜をイオン注入の際のバッファとして用いても良い。
【００２２】
次に、ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口Ｈから不純物をｎ−ドリフト層１１内に拡散させる。これにより、図２（ｂ）に示す通り、ｎ−ドリフト層１１の表面側に拡張ｐベース層２０が形成される（第１拡散工程）。このとき、不純物濃度が低いｎ−ドリフト層１１に対して低濃度の不純物を拡散させて拡張ｐベース層２０を形成しているため、拡張ｐベース層２０内がイントリンシック（真性）に近い状態になり、空乏層２１が拡張ｐベース層２０とｎ−ドリフト層１１との間に形成されるばかりでなく、拡張ｐベース層２０の内部にも形成される。
【００２３】
次いで、再度ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口Ｈから不純物を拡張ｐベース層２０に拡散させ、図２（ｃ）に示す通り、ｐベース層１７を形成する（第２拡散工程）。このとき、ｐベース層１７の濃度がチャネルを形成するために適切となるようにｐベース層１７を形成する。ここで、拡張ｐベース層２０内に形成される空乏層２１の幅を制限することがないよう、ｐベース層１７を浅く形成するのが望ましい。
【００２４】
ｐベース層１７を形成すると、三度ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口Ｈから不純物をｐベース層１７に拡散させ、図２（ｄ）に示す通り、ｐ＋層１８及びｎ＋層１９をそれぞれ形成する（第３拡散工程）。以上の工程が終了すると、ベース電極１２の周囲に酸化膜１５を形成する工程、ソース電極１３を形成する工程、及びドレイン電極を低いｎ−ドリフト層１１の裏面側に形成する工程等が順に行われる。以上の工程を経て図１に示す半導体装置１が製造される。
【００２５】
以上説明した第１製造方法では、ゲート電極１２をマスクとして用い、不純物を３度に渡って拡散させて拡張ｐベース層２０、ｐベース層１７、及びｎ＋層１９をそれぞれ形成している。このため、半導体装置１を製造するのに必要なマスクの数を減らすことができ、製造工程の簡素化及び製造コストの低減を図ることができる。
【００２６】
〈第２製造方法〉
図３は、本発明の第１実施形態による半導体装置の第２製造方法を示す工程図である。まず、ｎ−ドリフト層１１のｐベース層１７を形成すべき部分に不純物を注入してｎ−ドリフト層１１内に拡散させる。このとき、不純物の注入は、ｐベース層１７を形成すべき部分が開口されたレジストをｎ−ドリフト層１１上に形成して行うのが好ましい。不純物を拡散させる事により、図３（ａ）に示す通り、ｎ−ドリフト層１１の表面側に拡張ｐベース層２０が形成される（第１拡散工程）。
【００２７】
このとき、上述した第１製造方法を用いて拡張ｐベース層２０を形成する場合と同様に、空乏層２１が拡張ｐベース層２０とｎ−ドリフト層１１との間に加えて拡張ｐベース層２０の内部にも形成される。しかしながら、本製造方法ではベース電極１２をマスクとして用いていないため、例えばレジストの開口の大きさを広げればｎ−ドリフト層１１に沿う方向の空乏層２１の幅を第１製造方法を用いて形成する場合よりも広げることができる。これにより、図３（ａ）に示す通り、隣接する空乏層２１の間隔を狭くすることができる。
【００２８】
次に、拡張ｐベース層２０及びｎ−ドリフト層１１上の全面に亘って酸化膜を形成し、次いで酸化膜上の全面に亘ってポリシリコン等の電極層を形成する。次いで、これら酸化膜及び電極層のうち、ｐベース層１７を形成すべき部分を除去して開口Ｈを形成する。これにより、図３（ｂ）に示す通り、拡張ｐベース層２０及びｎ−ドリフト層１１上には、酸化膜１５の一部及びゲート電極１２が形成される（電極形成工程）。尚、第１製造方法と同様に、酸化膜をイオン注入の際のバッファとして用いるために残しても良い。
【００２９】
次に、ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口Ｈから不純物を拡張ｐベース層２０に拡散させ、図３（ｃ）に示す通り、ｐベース層１７を形成する（第２拡散工程）。このとき、チャネルを形成するために適切となるように、ｐベース層１７を形成する。ここで、拡張ｐベース層２０内に形成される空乏層２１の幅を制限することがないよう、ｐベース層１７を浅く形成するのが望ましい。
【００３０】
ｐベース層１７を形成すると、再度ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口Ｈから不純物をｐベース層１７に拡散させ、図３（ｄ）に示す通り、ｐ＋層１８及びｎ＋層１９をそれぞれ形成する（第３拡散工程）。以上の工程が終了すると、ベース電極１２の周囲に酸化膜１５を形成する工程、ソース電極１３を形成する工程、及びドレイン電極を低いｎ−ドリフト層１１の裏面側に形成する工程等が順に行われる。以上の工程を経て図１に示す半導体装置１が製造される。
【００３１】
以上説明した第２製造方法では、ゲート電極１２をマスクとして用いずに不純物を拡散させて拡張ｐベース層２０を形成し、その後にゲート電極１２をマスクとして用いてｐベース層１７並びにｐ＋層１８及びｎ＋層１９をそれぞれ形成している。このため、空乏層２１の幅の設定の自由度が第１製造方法に比べて高く、半導体素子１の耐圧及びオン時の抵抗に大きな影響を与えることなくドレイン・ソース間容量Ｃｄｓを大幅に低減させる上で好都合である。
【００３２】
〔第２実施形態〕
図４は、本発明の第２実施形態による半導体装置の概略構成を示す断面図である。図４に示す通り、本実施形態の半導体装置２は、図１に示す半導体装置１とほぼ同様の構造であるが、ゲート電極１２とは構造が異なるゲート電極３２を備える点が相違する。つまり、図１に示す半導体装置１は、隣接するｐベース層１７のうちの一方に形成されたｎ＋層１９から他方に形成されたｎ＋層１９までの長さのゲート電極１２を備えるのに対し、本実施形態では、ｎ−ドリフト層１１が表面に露出する部分（隣接するｐベース層１７の中間部分）の上方が開口部とされたゲート電極３２を備える。
【００３３】
図４に示す構造のゲート電極３２を備えることで、平面視におけるｎ−ドリフト層１１とゲート電極３２との重なりが少なくなり、ｎ−ドリフト層１１とゲート電極３２との酸化膜１５を介した容量Ｃ２１でほぼ決まるドレイン・ゲート間容量Ｃｄｇを大幅に低減することができる。ここで、ｎ−ドリフト層１１が表面に露出する部分の上方に加えて拡張ｐベース層２０の上方も開口部とし、ゲート電極３２がｎ＋層１９の各々に対応させて各々の近傍にのみ形成されている形態にした方が好適である。なぜならば、拡張ｐベース層２０は不純物濃度が低く、既に反転層が形成されているためバイアスが不必要であるからである。
【００３４】
以上の通り、本実施形態では、ｎ−ドリフト層１１が表面に露出する部分の上方、或いはこの部分に加えて拡張ｐベース層２０の上方も開口部とされたゲート電極３２を備えているため、ドレイン・ゲート間容量Ｃｄｇを大幅に低減することができる。また、本実施形態では第１実施形態と同様に、ｐベース層１７の周囲に拡張ｐベース層２０を形成しているため、ドレイン・ソース間容量Ｃｄｓも大幅に低減される。このように、本実施形態では、ドレイン・ゲート間容量Ｃｄｇ及びドレイン・ソース間容量Ｃｄｓを大幅に低減することができ、寄生容量を極めて小くすることができる。
【００３５】
尚、本実施形態の半導体装置２においても、第１実施形態で説明した第１製造方法（ゲート電極１２をマスクとして用い、不純物を３度に渡って拡散させて拡張ｐベース層２０、ｐベース層１７、並びにｐ＋層１８及びｎ＋層１９をそれぞれ形成する製造方法）、又は、第２製造方法（ゲート電極１２をマスクとして用いずに不純物を拡散させて拡張ｐベース層２０を形成し、その後にゲート電極１２をマスクとして用いてｐベース層１７並びにｐ＋層１８及びｎ＋層１９をそれぞれ形成する製造方法）と同様の製造方法を用いることができる。そして、これらを形成した後で、ゲート電極１２をエッチングしてｎ−ドリフト層１１が表面に露出する部分（隣接するｐベース層１７の中間部分）の上方を開口部としてゲート電極３２を形成すればよい。
【００３６】
〔第３実施形態〕
図５は、本発明の第３実施形態による半導体装置の概略構成を示す断面図である。図５に示す通り、本実施形態の半導体装置３は、図１に示すゲート電極１２及び酸化膜１５に代えて、これらとは構造が異なるゲート電極４２及び酸化膜４５をそれぞれ備える点が相違する。つまり、本実施形態の半導体装置３は、埋め込み酸化膜（ＬＯＣＯＳ：Local oxidation of silicon）とされた酸化膜４５と、この酸化膜４５上に形成されたゲート電極４２とを備える。
【００３７】
図５に示す通り、酸化膜４５は、ｐベース層１７の間においてｎ−ドリフト層１１等が形成された基板内に埋め込み形成されており、ｐベース層１７の間を電気的に分離している。尚、酸化膜４５としては、例えばＳｉＯ２を用いることができる。また、酸化膜４５は、埋め込み形成されているため、図示の通り、その厚みが厚く形成されている。ゲート電極４２は、例えばポリシリコンで形成されており、隣接するｐベース層１７のうちの一方に形成されたｎ＋層１９から、埋め込み形成された酸化膜４５上を介して、他方に形成されたｎ＋層１９至る長さに形成されている。尚、酸化膜４５は、ゲート電極４２下方のみならず、酸化膜４５を取り囲むように形成されている。
【００３８】
本実施形態では、ゲート電極４２が厚みのある酸化膜４５上に形成されているため、ゲート電極４２と−ドリフト層１１との距離を広げることができる。これより、ｎ−ドリフト層１１とゲート電極４２との酸化膜４５を介した容量Ｃ２１を低減することができ、その結果としてドレイン・ゲート間容量Ｃｄｇを大幅に低減することができる。また、本実施形態においても、第１実施形態と同様に、ｐベース層１７の周囲に拡張ｐベース層２０を形成しているため、ドレイン・ソース間容量Ｃｄｓも大幅に低減される。このように、本実施形態では、ドレイン・ゲート間容量Ｃｄｇ及びドレイン・ソース間容量Ｃｄｓの双方を大幅に低減することができ、寄生容量を極めて小くすることができる。
【００３９】
本実施形態の半導体装置３においても、第１実施形態で説明した第１製造方法、又は、第２製造方法と同様の製造方法を用いることができる。但し、ｎ−ドリフト層１１等が形成された基板上に酸化膜を形成する際に、ｐベース層１７が形成されるべき部分の間に酸化膜４５を埋め込み形成する必要がある。また、第２製造方法を用いる場合には、酸化膜４５の形成と同時に拡張ｐベース層２０を形成するのが望ましい。尚、第１実施形態の半導体装置１と同様に、本実施形態の半導体装置３も、ゲート電極１２の長さがソース電極の長さよりも長くなるため、ゲート電極１２の長さの増大がオン時の抵抗に大きく影響しない高耐圧デバイスとして用いるのが好適である。
【００４０】
〔第４実施形態〕
図６は、本発明の第４実施形態による半導体装置の概略構成を示す断面図である。図６に半導体装置４は、図５に示す半導体装置３のゲート電極４２を、図４に示す半導体装置２が備えるゲート電極３２と同様の構造のゲート電極５２にしたものである。つまり、図５に示す半導体装置３は、隣接するｐベース層１７のうちの一方に形成されたｎ＋層１９から酸化膜４５上を介して他方に形成されたｎ＋層１９までの長さのゲート電極４２を備えるのに対し、本実施形態では、ｎ−ドリフト層１１が表面に露出する部分（隣接するｐベース層１７の中間部分）の上方が開口部とされたゲート電極５２を備える。
【００４１】
図６に示す構造のゲート電極５２を備えることで、図４に示す半導体装置２と同様に、平面視におけるｎ−ドリフト層１１とゲート電極５２との重なりが少なくなり、ｎ−ドリフト層１１とゲート電極５２との酸化膜４５を介した容量Ｃ２１でほぼ決まるドレイン・ゲート間容量Ｃｄｇを大幅に低減することができる。但し、本実施形態では、ｎ−ドリフト層１１が表面に露出する部分とソース電極１３との間で酸化膜４５を介した容量Ｃ３１が生じてしまう。このため、ソース電極１３とｎ−ドリフト層１１との間の酸化膜４５の厚みは、他の特性とのバランスを考慮して厚くするのが望ましい。
【００４２】
ここで、ｎ−ドリフト層１１が表面に露出する部分の上方に加えて拡張ｐベース層２０の上方も開口部とし、ゲート電極５２がｎ＋層１９の各々に対応させて各々の近傍にのみ形成されている形態にした方が好適である。なぜならば、拡張ｐベース層２０は不純物濃度が低く、既に反転層が形成されているためバイアスが不必要であるからである。
【００４３】
以上の通り、本実施形態では、ｎ−ドリフト層１１が表面に露出する部分の上方、或いはこの部分に加えて拡張ｐベース層２０の上方も開口部とされたゲート電極５２を備えているため、ドレイン・ゲート間容量Ｃｄｇを大幅に低減することができる。また、本実施形態では第１実施形態と同様に、ｐベース層１７の周囲に拡張ｐベース層２０を形成しているため、ドレイン・ソース間容量Ｃｄｓも大幅に低減される。このように、本実施形態では、ドレイン・ゲート間容量Ｃｄｇ及びドレイン・ソース間容量Ｃｄｓを大幅に低減することができ、寄生容量を極めて小くすることができる。
【００４４】
本実施形態の半導体装置４においても、第１実施形態で説明した第１製造方法、又は、第２製造方法と同様の製造方法を用いることができる。但し、ｎ−ドリフト層１１等が形成された基板上に酸化膜を形成する際に、ｐベース層１７が形成されるべき部分の間に酸化膜４５を埋め込み形成する必要があるのは第３実施形態と同様である。また、第２製造方法を用いる場合には、酸化膜４５の形成と同時に拡張ｐベース層２０を形成するのが望ましい。
【００４５】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上述した実施形態では、ｎ型のシリコン基板を用いてｐベース層１７及び拡張ｐベース層２０を形成する場合を例に挙げて説明したが、ｐ型のシリコン基板を用いてｎベース層及び拡張ｎベース層を形成する場合にも本発明を適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１実施形態による半導体装置の概略構成を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の第１製造方法を示す工程図である。
【図３】本発明の第１実施形態による半導体装置の第２製造方法を示す工程図である。
【図４】本発明の第２実施形態による半導体装置の概略構成を示す断面図である。
【図５】本発明の第３実施形態による半導体装置の概略構成を示す断面図である。
【図６】本発明の第４実施形態による半導体装置の概略構成を示す断面図である。
【図７】従来の縦型ＤＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
【００４７】
１〜４    半導体装置
１１      ｎ−ドリフト層
１２      電極
１３      ソース電極
１７      ｐベース層
１９      ｎ＋層
２０      拡張ｐベース層
３２      電極
４２      電極
４５      酸化膜
５２      電極
【図１】
2009170598.tif 000003
【図２】
2009170598.tif 000004
【図３】
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【図４】
2009170598.tif 000006
【図５】
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【図６】
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【図７】
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