(57)【要約】【課題】シリサイド層上に成膜された層間絶縁膜の剥離による、半導体装置の製造歩留まりの低下等の不具合発生を防止できる半導体装置の製造方法を提供する。【解決手段】サリサイド工程を行うに際し、素子形成領域以外の半導体基板表面の露出領域の少なくとも一部に、素子形成領域以外の半導体基板表面の露出領域の半導体基板表面にシリサイド層が形成されることを防止するマスクとなるサリサイドブロックを半導体基板表面上に形成する。素子形成領域以外の半導体基板表面の露出領域は、半導体ウェハの周辺露光領域境界から高融点金属の成膜領域境界までのリング状の領域、スクライブラインの領域を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
サリサイド工程を行うに際し、素子形成領域以外の半導体基板表面の露出領域の少なくとも一部に、前記素子形成領域以外の半導体基板表面の露出領域の前記半導体基板表面にシリサイド層が形成されることを防止するマスクとなるサリサイドブロックを前記半導体基板表面上に形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記素子形成領域以外の半導体基板表面の露出領域は、半導体ウェハの周辺露光領域境界から高融点金属の成膜領域境界までのリング状の領域を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子形成領域以外の半導体基板表面の露出領域は、スクライブラインの領域を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記サリサイド工程は、
前記半導体基板上にサリサイドブロック層を形成する工程と、
前記サリサイドブロック層上にレジスト膜を形成する工程と、
前記レジスト膜をパターニングしてレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記サリサイドブロック層をパターニングし、前記サリサイドブロックを形成する工程と、を含むことを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記高融点金属はチタンであることを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サリサイド（Self Aligned Silicede）工程を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
サリサイド工程は、例えば、特許文献１〜３等に記載されているように、半導体装置の製造工程の１つであり、ＭＯＳトランジスタのゲート電極材料であるポリシリコンや、ソース領域及びドレイン領域となる拡散層等のシリコン（Ｓｉ）材料の表面にＴｉ（チタン）やＣｏ（コバルト）等の高融点金属膜を被覆し、自己整合的にシリサイド（シリコンと高融点金属との合金）層を形成することにより、ポリシリコンや拡散層の抵抗値を低減する技術である。
【０００３】
一方、ＥＳＤ（静電気放電）対策や、アナログ抵抗素子等の高抵抗を必要とする回路では、高抵抗が要求される部分にシリサイド層が形成されないように、高融点金属膜を成膜する前に、絶縁膜からなるシリサイドブロックを形成する場合がある。その場合、半導体基板全面に絶縁膜（サリサイドブロック層）を形成した後、その絶縁膜上にレジストパターンを形成し、そのレジストパターンをマスクとして絶縁膜をエッチング除去し、高抵抗が要求される部分にサリサイドブロックを形成する。
【０００４】
以下、従来技術のサリサイド工程を適用して製造される半導体装置について説明する。
【０００５】
図３は、従来技術を適用して製造された半導体ウェハの一部を表す一例の平面図である。同図は、半導体ウェハ３０の外周部において、周辺露光領域と高融点金属の成膜領域との関係を表したものである。ここでは、高融点金属としてＴｉを用いた例を挙げて説明を続ける。同図において、Ａは、半導体ウェハ３０のエッジ部分（ウェハエッジ）、Ｂは、Ｔｉのスパッタ領域境界（成膜領域境界）、Ｃは、フォトリソグラフィ技術による周辺露光領域境界である。
【０００６】
例えば、Ｔｉのスパッタ領域境界ＢがウェハエッジＡから３ｍｍの位置であり、周辺露光領域境界ＣがウェハエッジＡから４ｍｍの位置であるとする。周辺露光領域境界ＣからウェハエッジＡまでの４ｍｍのリング状の領域では、例えば、素子分離をトレンチ構造を用いて形成する場合、シリコン材料が半導体基板表面に露出されうる。従って、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域においては、広範囲にＴｉシリサイド層が形成されうる。
【０００７】
また、スクライブラインＤ上にも、素子形成領域に形成されるＴｉシリサイド層の面積と比べて非常に広い領域のＴｉシリサイド層が形成されうる。また、サリサイドブロック層を形成する場合でも、例えば、ＴＥＧ（Test Element Group）などが形成された高抵抗が要求される領域にのみサリサイドブロックが形成されるので、スクライブラインＤ上には広い領域のＴｉシリサイド層が形成されうる。
【０００８】
これらの領域は、素子形成領域内のＴｉシリサイド層の面積に対して非常に広い領域であり、その後にＴｉシリサイド層の上に層間絶縁膜を成膜した際に、素子形成領域と比べて層間絶縁膜の剥がれが発生しやすく、不具合発生の原因となる。
【０００９】
図４を参照して、従来技術によるサリサイド工程について説明する。
【００１０】
図４（ａ）に示すように、半導体基板（シリコン基板）１０上の全面にサリサイドブロック層（絶縁膜）１４を形成する。半導体基板の表面近傍１２の素子形成領域内には、例えば、トランジスタ等の素子が形成されている。
【００１１】
以下順に、同図（ｂ）に示すように、サリサイドブロック層１４上にレジスト膜を形成し、フォトリソグラフィ技術により、これをパターニングしてサリサイドブロックのレジストパターン１６を形成する。従来技術では、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域においては、サリサイドブロックのレジストパターン１６は形成されない。
【００１２】
続いて、同図（ｃ）に示すように、このサリサイドブロックのレジストパターン１６をマスクとして、ドライエッチングにより、サリサイドブロック層１４をパターニングし、サリサイドブロック１８を形成する。同様に、従来技術では、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域においては、サリサイドブロック１８は形成されない。
【００１３】
続いて、同図（ｄ）に示すように、Ｔｉのスパッタにより、サリサイドブロック１８を形成した半導体基板１０上にＴｉ膜２０を堆積する。Ｔｉのスパッタ時には、半導体基板１０の外周部がＴｉスパッタのクランプリング２２により押さえられ、これによりＴｉのスパッタ領域境界Ｂが決定される。
【００１４】
同図（ａ）〜（ｄ）に示す各工程により、半導体基板１０表面のシリコン材料とＴｉとが反応し、同図（ｅ）に示すように、サリサイドブロック１８が形成されていない半導体基板１０上の領域にシリサイド層２４が形成される。従来技術では、サリサイドブロック１８が形成されていない、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域の全てにわたってシリサイド層（広いシリサイド領域）２４が形成される。
【００１５】
サリサイド工程によりシリサイド層を形成した後に、そのシリサイド層上に層間絶縁膜を成膜する。ところが、層間絶縁膜形成後、例えば、半導体ウェハの外周部やスクライブライン等のように、素子形成領域以外の半導体基板表面の露出領域において、層間絶縁膜の剥がれが発生する場合があった。この剥がれた層間絶縁膜はパーティクルとして半導体ウェハの表面（素子形成面）に再付着して、半導体装置の製造歩留まりの低下等の不具合が生じることがあるという問題があった。
【００１６】
【特許文献１】特開平７−２３５５１２号公報
【特許文献２】特開平７−２６３６９０号公報
【特許文献３】特開２００１−１４４２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、前記従来技術の問題点を解消し、シリサイド層上に成膜された層間絶縁膜の剥離によって、半導体装置の製造歩留まりの低下等の不具合発生を防止できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明は、サリサイド工程を行うに際し、素子形成領域以外の半導体基板表面の露出領域の少なくとも一部に、前記素子形成領域以外の半導体基板表面の露出領域の前記半導体基板表面にシリサイド層が形成されることを防止するマスクとなるサリサイドブロックを前記半導体基板表面上に形成することを特徴とする半導体装置の製造方法を提供するものである。
【００１９】
ここで、前記素子形成領域以外の半導体基板表面の露出領域は、半導体ウェハの周辺露光領域境界から高融点金属の成膜領域境界までのリング状の領域、および、スクライブラインの領域のうちの少なくとも一方を含むことが好ましい。
【００２０】
また、前記サリサイド工程は、
前記半導体基板上にサリサイドブロック層を形成する工程と、
前記サリサイドブロック層上にレジスト膜を形成する工程と、
前記レジスト膜をパターニングしてレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記サリサイドブロック層をパターニングし、前記サリサイドブロックを形成する工程と、を含むことが好ましい。
【００２１】
また、前記高融点金属はチタンであることが好ましい。
【発明の効果】
【００２２】
本発明によれば、素子形成領域以外の半導体基板表面の露出領域の少なくとも一部にサリサイドブロックが形成される。サリサイドブロックが形成された領域にはシリサイド層が形成されないので、その上に成膜された層間絶縁膜の剥がれは発生しない。そのため、剥がれた層間絶縁膜がパーティクルとなって半導体ウェハの素子形成面に再付着し、半導体装置の製造歩留まりの低下等の不具合が生じることがない。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置の製造方法を詳細に説明する。
【００２４】
サリサイド工程では、半導体基板（シリコン基板）表面のシリコンの露出領域に高融点金属が成膜されると、露出している領域のシリコン材料と高融点金属とが反応してシリサイド層が形成される。本発明者らは、層間絶縁膜の剥がれが、特に、半導体ウェハの周辺露光領域やスクライブラインのように、素子形成領域と比べて広いシリサイド層が形成される領域で顕著に発生しており、この領域で広い面積のサリサイド層が形成されうることが層間絶縁膜の剥がれの原因であることを究明し、本発明を完成したものである。
【００２５】
図１は、本発明を適用して製造された半導体ウェハの一部を表す一実施形態の平面図である。同図において、ウェハエッジＡ、Ｔｉのスパッタ領域境界Ｂ、周辺露光領域境界Ｃは、図３と同じである。Ｃ’は、フォトリソグラフィ技術による、サリサイドブロックの周辺露光領域境界であり、Ｔｉのスパッタ領域境界Ｂと同じ位置である。すなわち、本実施形態では、サリサイドブロックの周辺露光領域Ｃ’を、Ｔｉのスパッタ領域境界Ｂの位置に合わせるようにウェハエッジＡ方向へ移動させている。
【００２６】
従来技術の例との対比が容易となるように、Ｔｉのスパッタ領域境界ＢがウェハエッジＡから３ｍｍの位置であり、周辺露光領域境界ＣがウェハエッジＡから４ｍｍの位置であるとする。
【００２７】
従来技術では、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域の全てにわたってＴｉシリサイド層が形成されていたが、本実施形態では、この領域にサリサイドブロックが形成されるので、サリサイドブロックが形成された領域にはＴｉシリサイド層が形成されず、その上に成膜された層間絶縁膜の剥がれは発生しない。そのため、剥がれた層間絶縁膜がパーティクルとなって半導体ウェハ２８の表面（素子形成面）に再付着し、半導体装置の製造歩留まりの低下等の不具合が生じることもない。
【００２８】
なお、サリサイドブロック層の形成工程以外のフォトリソグラフィ技術による周辺露光境界Ｃの位置は、Ｔｉのスパッタ領域境界Ｂの位置に合わせてもよいし、合わせなくてもよいし（従来技術と同じ位置としてもよいし）、特に制限されない。
【００２９】
図２を参照して、本実施形態におけるサリサイド工程について説明する。
【００３０】
図２（ａ）に示すように、従来技術と同様に、半導体基板（Ｓｉウェハ）１０上の全面にサリサイドブロック層１４を形成する。半導体基板の表面近傍１２の素子形成領域内には、例えば、トランジスタ等の素子が形成されている。
【００３１】
以下順に、同図（ｂ）に示すように、サリサイドブロック層１４上にレジスト膜を形成し、フォトリソグラフィ技術により、これをパターニングしてサリサイドブロックのレジストパターン１６を形成する。本実施形態では、サリサイドブロックの周辺露光領域境界Ｃ’の位置がＴｉのスパッタ領域境界Ｂの位置と一致しているので、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域においても、サリサイドブロックのレジストパターン１６が形成される。
【００３２】
続いて、同図（ｃ）に示すように、このサリサイドブロックのレジストパターン１６をマスクとして、ドライエッチングにより、サリサイドブロック層１４をパターニングし、サリサイドブロック１８を形成する。同様に、本実施形態では、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域においても、サリサイドブロック１８が形成される。
【００３３】
続いて、同図（ｄ）に示すように、Ｔｉのスパッタにより、サリサイドブロック１８を形成した半導体基板１０上にＴｉ膜２０を堆積する。Ｔｉのスパッタ時には、半導体ウェハ２８の外周部がＴｉスパッタのクランプリング２２により押さえられ、これによりＴｉのスパッタ領域境界Ｂが決定される。
【００３４】
同図（ａ）〜（ｄ）に示す各工程により、半導体基板１０表面のシリコン材料とＴｉとが反応し、同図（ｅ）に示すように、サリサイドブロック１８が形成されていない半導体基板１０上の領域にシリサイド層２４が形成される。本実施形態では、Ｔｉのスパッタ領域境界Ｂから周辺露光領域Ｃまでの１ｍｍのリング状の領域において、サリサイドブロック１８が形成されていない半導体基板１０上の領域にはシリサイド層２４が形成されるが、サリサイドブロック１８が形成されている半導体基板１０上の領域にはシリサイド層２４が形成されない。
【００３５】
本発明を、スクライブラインＤの領域に適用する場合は、半導体ウェハの周辺露光領域境界Ｃから高融点金属の成膜領域境界Ｂまでのリング状の領域に本発明を適用する場合と同様であるから、繰り返しの詳細説明は省略する。本発明を、スクライブラインＤの領域に適用する場合、スクライブラインＤの素子形成領域以外の領域にはサリサイドブロック層を残す（サリサイドブロックを形成する）ようにレジストパターンを作成する。これにより、スクライブラインＤ上に広範囲のＴｉシリサイド層は形成されない。
【００３６】
なお、本発明において、素子形成領域とは、半導体チップ上において、例えば、トランジスタ、抵抗素子、容量素子などの素子が形成される領域であり、アクティブ領域、活性領域、能動領域と呼ばれることもある。
【００３７】
素子形成領域以外の半導体基板表面の露出領域として、半導体ウェハの周辺露光領域境界から高融点金属の成膜領域境界までのリング状の領域と、スクライブラインの領域を例示したが、両者を組み合わせてもよい（両方の領域にシリサイドブロックを形成してもよい）。また、これらの領域に限らず、例えば、半導体チップ上の領域においても、必要に応じてシリサイドブロックを形成してもよい。
【００３８】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体装置の製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用して製造された半導体ウェハの一部を表す一実施形態の平面図である。
【図２】（ａ）〜（ｅ）は、図１に示す半導体ウェハの製造工程を表す概念図である。
【図３】従来技術を適用して製造された半導体ウェハの一部を表す一例の平面図である。
【図４】（ａ）〜（ｅ）は、図３に示す半導体ウェハの製造工程を表す概念図である。
【符号の説明】
【００４０】
１０  半導体基板（シリコンウェハ）
１２  半導体基板の表面近傍
１４  サリサイドブロック層
１６  レジストパターン
１８  サリサイドブロック
２０  Ｔｉ膜
２４  シリサイド層
２８、３０  半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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