(57)【要約】【課題】膜厚の異なるＳＯＩ層に複数種のトランジスタを形成した半導体装置において、複数種のトランジスタ間の素子分離が精度良く行える半導体装置及びその製造方法を得る。【解決手段】ＳＯＩ層３は厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２を有し、厚膜ＳＯＩ領域１０１の上層部はエピタキシャルＳＯＩ層で形成され、このエピタキシャルＳＯＩ層の膜厚分、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ１は、薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚い。厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間は完全分離酸化膜１０ｆにより素子分離される。厚膜ＳＯＩ領域１０１内及び薄膜ＳＯＩ領域１０２内はそれぞれ部分分離酸化膜１０ｐにより隣接するトランジスタ間が素子分離される。完全分離酸化膜１０ｆ及び部分分離酸化膜１０ｐの上面は厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２におけるＳＯＩ層３の上面よりも高く形成される。【選択図】図１
2009170590.tif 000002
【特許請求の範囲】
【請求項１】
半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板を備え、前記半導体層は第１及び第２の膜厚の第１及び第２のＳＯＩ領域を有し、
前記半導体層内に選択的に形成される分離絶縁膜をさらに備え、前記分離絶縁膜は前記第１及び第２のＳＯＩ領域間を素子分離する第１の分離絶縁膜を含み、
前記第１及び第２のＳＯＩ領域に形成される絶縁ゲート型の第１及び第２のトランジスタをさらに備え、
前記第１のＳＯＩ領域は上層部にエピタキシャル層を含み、前記エピタキシャル層の膜厚分、前記第１の膜厚は前記第２の膜厚より厚いことを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記分離絶縁膜の上面は前記第１及び第２のＳＯＩ領域の上面より高く形成されることを特徴とする、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記分離絶縁膜の上面は前記第１のＳＯＩ領域の上面より低く形成され、
前記第１のＳＯＩ領域と前記分離絶縁膜との上面の高低差により生じる段差部における前記第１のＳＯＩ領域の側面に設けられた第１のＳＯＩ領域用側壁絶縁膜をさらに備える、
半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記分離絶縁膜の上面は前記第２のＳＯＩ領域の上面より高く形成される、
半導体装置。
【請求項５】
請求項３記載の半導体装置であって、
前記分離絶縁膜の上面は前記第２のＳＯＩ領域の上面より低く形成され、
前記第２のＳＯＩ領域と前記分離絶縁膜との上面の高低差により生じる段差部における前記第２のＳＯＩ領域の側面に設けられた第２のＳＯＩ領域用側壁絶縁膜をさらに備える、
半導体装置。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記第１のトランジスタは複数の第１のトランジスタを含み、前記第２のトランジスタは複数の第２のトランジスタを含み、
前記分離絶縁膜は前記第１及び第２のＳＯＩ領域における前記複数の第１及び第２のトランジスタ間をそれぞれ素子分離する第２の分離絶縁膜を含む、
半導体装置の製造方法。
【請求項７】
絶縁ゲート型の第１及び第２のトランジスタを含む半導体装置の製造方法であって、
(a) 半導体支持基板、埋込絶縁膜及び半導体層からなるＳＯＩ基板を準備するステップを備え、前記半導体層は均一な所定の膜厚で形成され、
(b) 前記ＳＯＩ層上に領域分離用の活性層マスクを選択的に形成するステップと、
(c) 前記活性層マスクを用いて前記半導体層内に選択的に分離絶縁膜を形成するステップとをさらに備え、前記分離絶縁膜は前記半導体層を第１及び第２のＳＯＩ領域に分離する第１の分離絶縁膜を含み、
(d) 前記第１のＳＯＩ領域の表面を選択的に露出させるステップと、
(e) 前記ステップ(d) 後に実行され、前記第１のＳＯＩ領域の表面から選択的にエピタキシャル成長させエピタキシャル層を形成するステップとをさらに備え、前記ステップ(e) 後、前記第１のＳＯＩ領域は前記所定の膜厚に前記エピタキシャル層の膜厚を加えた第１の膜厚を有し、前記第２のＳＯＩ領域の前記所定の膜厚である第２の膜厚を有し、
(f) 前記第１及び第２のＳＯＩ領域に前記第１及び第２のトランジスタを形成するステップをさらに備える、
半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記ステップ(c) は前記分離絶縁膜の上面が前記半導体層の上面より高くなるように実行され、
前記ステップ(e) は、前記エピタキシャル層の上面が前記分離絶縁膜の上面より低くなるように実行され、
前記ステップ(f) 後において、前記分離絶縁膜の上面は前記第１及び第２のＳＯＩ領域の上面より高く形成される、
半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法であって、
前記ステップ(f) 後において、前記分離絶縁膜の上面は前記第１のＳＯＩ領域の上面より低く形成され、
(g) 前記第１のＳＯＩ領域と前記分離絶縁膜との上面の高低差により生じる段差部における前記第１のＳＯＩ領域の側面に第１のＳＯＩ領域用側壁絶縁膜を形成するステップをさらに備える、
半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記ステップ(c) は前記分離絶縁膜の上面が前記半導体層の上面より高くなるように実行され、
前記ステップ(e) は、前記エピタキシャル層の上面が前記分離絶縁膜の上面より高くなるように実行され、
前記ステップ(f) 後において、前記分離絶縁膜の上面は前記第２のＳＯＩ領域の上面より高く形成される、
半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記ステップ(f) は、
(f-1) 前記第１及び第２のＳＯＩ領域に前記第１及び第２のトランジスタ用の第１及び第２のゲート電極を選択的に形成するステップと、
(f-2) 前記第１及び第２のゲート電極の側面に第１及び第２のサイドウォールを形成するステップと、
(f-3) 前記第１及び第２のゲート電極をマスクとして、前記第１及び第２のＳＯＩ領域に第１及び第２の電極領域対を形成するステップと、
(f-4) シリサイド不要領域上において選択的にシリサイド用のシリサイドプロテクション膜を形成するステップと、
(f-5) 前記シリサイドプロテクション膜形成後に、前記第１及び第２のゲート電極の上面並びに前記第１及び第２の電極領域対の表面にシリサイド領域を形成するステップとをさらに含み、
前記ステップ(g) は、前記ステップ(f-2)及び前記ステップ(f-4)の実行時に前記第１及び第２のサイドウォール用材料及び前記シリサイドプロテクション膜材料を用いて前記第１のＳＯＩ領域用側壁絶縁膜を形成するステップを含む、
半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法であって、
前記ステップ(c) は前記分離絶縁膜の上面が前記半導体層の上面より低くなるように実行されることにより、前記ステップ(f) 後において、前記分離絶縁膜の上面は前記第２のＳＯＩ領域の上面より低く形成され、
(h) 前記第２のＳＯＩ領域と前記分離絶縁膜との上面の高低差により生じる段差部における前記第２のＳＯＩ領域の側面に第２のＳＯＩ領域用側壁絶縁膜を形成するステップをさらに備え、
前記ステップ(g) 及び前記ステップ(h) は同時に実行される、
半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記ステップ(f) は、
(f-1) 前記第１及び第２のＳＯＩ領域に前記第１及び第２のトランジスタ用の第１及び第２のゲート電極を選択的に形成するステップと、
(f-2) 前記第１及び第２のゲート電極の側面に第１及び第２のサイドウォールを形成するステップと、
(f-3) 前記第１及び第２のゲート電極をマスクとして、前記第１及び第２のＳＯＩ領域に第１及び第２の電極領域対を形成するステップと、
(f-4) シリサイド不要領域上において選択的にシリサイド用のシリサイドプロテクション膜を形成するステップと、
(f-5) 前記シリサイドプロテクション膜形成後に、前記第１及び第２のゲート電極の上面並びに前記第１及び第２の電極領域対の表面にシリサイド領域を形成するステップとをさらに含み、
前記ステップ(g) は、前記ステップ(f-2)及び前記ステップ(f-4)の実行時に前記第１及び第２のサイドウォール用材料及び前記シリサイドプロテクション膜材料を用いて前記第１のＳＯＩ領域用側壁絶縁膜を形成するステップを含み、
前記ステップ(h) は、前記ステップ(f-2)及び前記ステップ(f-4)の実行時に前記第１及び第２のサイドウォール用材料及び前記シリサイドプロテクション膜材料を用いて前記第２のＳＯＩ領域用側壁絶縁膜を形成するステップを含む、
半導体装置の製造方法。
【請求項１４】
請求項７ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(b) は、前記半導体層上に下敷き絶縁膜を介して前記活性層マスクを形成するステップを含み、
前記ステップ(d) は、前記活性層マスクを除去し、さらに前記第１のＳＯＩ領域上における前記下敷き絶縁膜を選択的に除去するステップを含み、
前記ステップ(e) は、前記エピタキシャル層の形成後に、前記第２のＳＯＩ領域上における前記下敷き絶縁膜を選択的に除去するステップを含み、
前記ステップ(f) は、
(f-6) 前記第１及び第２のＳＯＩ領域上に前記第１のトランジスタ用の第１のゲート絶縁膜を形成するステップと、
(f-7) 前記第２のＳＯＩ領域上における前記第１のゲート絶縁膜を選択的に除去するステップと、
(f-8) 前記第２のＳＯＩ領域上に前記第２のトランジスタ用の第２のゲート絶縁膜を形成するステップとを含み、前記第１のゲート絶縁膜は前記第２のゲート絶縁膜よりも厚い膜厚で形成され、
前記ステップ(d) における前記下敷き絶縁膜の除去工程、前記ステップ(e) における前記下敷き絶縁膜の除去工程、及び前記ステップ(f-7)における前記第１のゲート絶縁膜の除去工程は、それぞれ前記分離絶縁膜の一部を併せて除去することにより前記分離絶縁膜の上面の高さを調整する分離絶縁膜調整処理を含む、
半導体装置の製造方法。
【請求項１５】
請求項７ないし請求項１４のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記第１のトランジスタは複数の第１のトランジスタを含み、前記第２のトランジスタは複数の第２のトランジスタを含み、
前記分離絶縁膜は前記第１及び第２のＳＯＩ領域における前記複数の第１及び第２のトランジスタ間をそれぞれ素子分離する第２の分離絶縁膜を含む、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数種のデバイスに適応した構造の半導体装置、主としてＳＯＩ（Silicon On Insulator）構造の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ゲート酸化膜の膜厚が比較的厚く、主に高電圧用のＩ／Ｏトランジスタして用いられる第１種のＭＯＳトランジスタと、ゲート酸化膜の膜厚が第１種のＭＯＳトランジスタより薄く、主にCoreトランジスタとして用いられる第２種のＭＯＳトランジスタとを混在して形成する半導体装置がある。
【０００３】
このような複数デバイスが混在する半導体装置を形成する場合、以下の半導体装置が考えられる。すなわち、第１及び第２種のＭＯＳトランジスタは同一のバルク基板上に形成する半導体装置、第１種のＭＯＳトランジスタはバルク基板上に形成し第２種のＭＯＳトランジスタをＳＯＩ基板上に形成する半導体装置、第１及び第２種のＭＯＳトランジスタを同一のＳＯＩ基板上に形成する半導体装置が考えられる。しかし、寄生容量の削減等による高集積化、低消費電力化の観点から、第１及び第２種のＭＯＳトランジスタを同一のＳＯＩ基板上に形成することが望ましい。
【０００４】
図２２は複数種のＭＯＳトランジスタを同一ＳＯＩ基板上に形成した、従来の半導体装置の構造を示した断面図である。同図に示すように、厚膜ＳＯＩ領域２０１にＩ／ＯトランジスタＱ４１（第１種のＭＯＳトランジスタ）が形成され、薄膜ＳＯＩ領域２０２にCoreトランジスタＱ４２（第２種のＭＯＳトランジスタ）が形成される。
【０００５】
シリコン支持基板４１上に埋込酸化膜４２が設けられ、埋込酸化膜４２上にＳＯＩ層４３が設けられ、ＳＯＩ層４３の膜厚は均一に形成され、厚膜ＳＯＩ領域２０１及び薄膜ＳＯＩ領域２０２間で同一である。
【０００６】
厚膜ＳＯＩ領域２０１，薄膜ＳＯＩ領域２０２間はＳＯＩ層４３を貫通して設けられる完全分離酸化膜５０ｆにより素子分離され、厚膜ＳＯＩ領域２０１内及び薄膜ＳＯＩ領域２０２内においてはそれぞれＳＯＩ層４３の一部である残存ＳＯＩ領域４３ａ上に形成された部分分離酸化膜５０ｐにより隣接するトランジスタ間が素子分離される。
【０００７】
厚膜ＳＯＩ領域２０１において、完全分離酸化膜５０ｆ及び部分分離酸化膜５０ｐにより素子分離されてＳＯＩ層４３にＩ／ＯトランジスタＱ４１が設けられる。ＳＯＩ層４３内においてＰ型ボディ領域５３Ｐを挟んでＮ型エクステンション領域５１Ｎ，５１Ｎ及びＮ型ソース・ドレイン領域５２Ｎ，５２Ｎが形成される。各Ｎ型ソース・ドレイン領域５２Ｎの表面内にシリサイド領域５７ｓが設けられる。Ｐ型ボディ領域５３Ｐの表面がチャネル領域となる。
【０００８】
そして、Ｐ型ボディ領域５３Ｐ上にゲート酸化膜５４、ゲート電極５５及びシリサイド領域５７ｇが積層され、この積層構造の側面にゲート用サイドウォール５６が設けられる。
【０００９】
このように、Ｎ型エクステンション領域５１Ｎ，Ｎ型ソース・ドレイン領域５２Ｎ、Ｐ型ボディ領域５３Ｐ、ゲート酸化膜５４、ゲート電極５５、ゲート用サイドウォール５６、シリサイド領域５７ｇ，５７ｓによりＮＭＯＳ構造のＩ／ＯトランジスタＱ４１が形成される。
【００１０】
同様にして、厚膜ＳＯＩ領域２０１にはＰＭＯＳ構造のＩ／Ｏトランジスタ（図示せず）も形成される。図２２ではＰＭＯＳ構造のＩ／ＯトランジスタのＰ型ソース・ドレイン領域５２Ｐ及びシリサイド領域５７ｓのみを示している。
【００１１】
薄膜ＳＯＩ領域２０２において、完全分離酸化膜５０ｆ及び部分分離酸化膜５０ｐにより素子分離されたＳＯＩ層４３にCoreトランジスタＱ４２（第２種ＭＯＳトランジスタ）が形成される。ＳＯＩ層４３内においてＰ型ボディ領域６３Ｐを挟んでＮ型エクステンション領域６１Ｎ，６１Ｎ及びＮ型ソース・ドレイン領域６２Ｎ，６２Ｎが形成される。各Ｎ型ソース・ドレイン領域６２Ｎの表面内にシリサイド領域６７ｓが設けられる。Ｐ型ボディ領域６３Ｐの表面がチャネル領域となる。Ｐ型ボディ領域６３Ｐの不純物濃度はＰ型ボディ領域５３Ｐよりも高い。
【００１２】
そして、Ｐ型ボディ領域６３Ｐ上にゲート酸化膜６４、ゲート電極６５及びシリサイド領域６７ｇが積層され、この積層構造の側面にゲート用サイドウォール６６が設けられる。
【００１３】
このように、Ｎ型エクステンション領域６１Ｎ，Ｎ型ソース・ドレイン領域６２Ｎ、Ｐ型ボディ領域６３Ｐ、ゲート酸化膜６４、ゲート電極６５、ゲート用サイドウォール６６、シリサイド領域６７ｇ，６７ｓによりＮＭＯＳ構造のCoreトランジスタＱ４２が形成される。
【００１４】
同様にして、薄膜ＳＯＩ領域２０２にはＰＭＯＳ構造のＩ／Ｏトランジスタ（図示せず）も形成される。図２２ではＰＭＯＳ構造のＩ／ＯトランジスタのＰ型ソース・ドレイン領域６２Ｐ及びシリサイド領域６７ｓのみを示している。
【００１５】
図２２で示した構造では、Ｉ／ＯトランジスタＱ４１及びCoreトランジスタＱ４２は均一な膜厚のＳＯＩ層４３に形成されている。Ｉ／ＯトランジスタＱ４１及びCoreトランジスタＱ４２は安定した動作を実現すべく、共に部分空乏型で動作することが望まれる。
【００１６】
一方、微細化が進みＳＯＩ層４３の膜厚が薄くなる傾向にある。ＳＯＩ層４３の膜厚が薄くなっても、CoreトランジスタＱ４２のＰ型ボディ領域６３Ｐの不純物濃度は比較的高いため、部分空乏型で動作させることが十分可能である。一方、Ｉ／ＯトランジスタＱ４１のＰ型ボディ領域５３Ｐの不純物濃度はＰ型ボディ領域６３Ｐより低い。このため、ゲート電圧やドレイン電圧の印加状況によって、空乏層の延び方が異なる結果、Ｉ／ＯトランジスタＱ４１は部分空乏型で動作したり完全空乏型で動作したりするような遷移状態が現れることがあり、安定なデバイス動作が難しくなるという問題点があった。
【００１７】
上記問題点を解決するための半導体装置の構造として例えば特許文献１に開示された構造がある。この構造は、第１種のＭＯＳトランジスタが形成されるＳＯＩ層の膜厚（ボディ膜厚）を第２種のＭＯＳトランジスタが形成されるＳＯＩ層の膜厚よりも厚くした構造である。
【００１８】
すなわち、同一のＳＯＩ基板上に、ボディ厚膜トランジスタ（第１種のＭＯＳトランジスタ）とボディ薄膜トランジスタ（第２種のＭＯＳトランジスタ）とを形成し、ボディ厚膜トランジスタのボディ膜厚を比較的厚く形成し、ボディ薄膜トランジスタのボディ膜厚を比較的薄い膜厚で形成しているＳＯＩ膜厚構造が上記特許文献１に開示されている。
【００１９】
【特許文献１】特開２００７−２０１２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上記ＳＯＩ膜厚構造は、ボディ厚膜トランジスタのＳＯＩ層の膜厚をボディ薄膜トランジスタのＳＯＩ層の膜厚より厚くした状態で、素子分離をＣＭＰ処理を用いたＳＴＩ(hallow trench isolation)で形成している。この場合、ＳＯＩ層の膜厚差により生じた段差がＣＭＰ処理時のマスク（ストッパー）間における段差として発生するため、素子分離用絶縁膜を均一に研磨することができず、精度良く素子分離できないという問題点があった。
【００２１】
この発明は上記問題点を解決するためになされたもので、膜厚の異なるＳＯＩ層に複数種のトランジスタを形成した半導体装置において、複数種のトランジスタ間の素子分離が精度良く行える半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２２】
この発明の一実施の形態によれば、ＳＯＩ層は厚膜ＳＯＩ領域及び薄膜ＳＯＩ領域を有し、厚膜ＳＯＩ領域の上層部はエピタキシャルＳＯＩ層で形成され、このエピタキシャルＳＯＩ層の膜厚分、厚膜ＳＯＩ領域のＳＯＩ膜厚は、薄膜ＳＯＩ領域のＳＯＩ膜厚より厚い。厚膜ＳＯＩ領域，薄膜ＳＯＩ領域間は完全分離酸化膜により素子分離される。厚膜ＳＯＩ領域内及び薄膜ＳＯＩ領域内はそれぞれ部分分離酸化膜により隣接するトランジスタ間が素子分離される。
【発明の効果】
【００２３】
この実施の形態によれば、厚膜ＳＯＩ領域のＳＯＩ膜厚を薄膜ＳＯＩ領域のＳＯＩ膜厚より厚くすることにより、共に部分空乏型で動作するＩ／Ｏトランジスタ（厚膜ＳＯＩ領域に形成）及びCoreトランジスタ（薄膜ＳＯＩ領域に形成）を同一のＳＯＩ基板上に動作特性良く形成することができる。
【００２４】
加えて、厚膜ＳＯＩ領域，薄膜ＳＯＩ領域間のＳＯＩ膜厚差は、厚膜ＳＯＩ領域のみにエピタキシャルＳＯＩ層を形成することにより実現しているため、このエピタキシャルＳＯＩ層は分離酸化膜による素子分離後に形成することができる。したがって、厚膜ＳＯＩ領域，薄膜ＳＯＩ領域間を分離絶縁膜により精度良く素子分離することができる。
【発明を実施するための最良の形態】
【００２５】
＜実施の形態１＞
（構造）
図１はこの発明の実施の形態１である半導体装置の構造を示す断面図である。同図に示すように、厚膜ＳＯＩ領域１０１にＩ／ＯトランジスタＱ１１（第１のトランジスタ（第１種のＭＯＳトランジスタ））が形成され、薄膜ＳＯＩ領域１０２にCoreトランジスタＱ１２（第２のトランジスタ（第２種のＭＯＳトランジスタ））が形成される。
【００２６】
シリコン支持基板１上に埋込酸化膜２が形成され、埋込酸化膜２上にＳＯＩ層３（半導体層）が形成される。これらシリコン支持基板１、埋込酸化膜２及びＳＯＩ層３によりＳＯＩ基板を構成する。
【００２７】
ＳＯＩ層３はＳＯＩ膜厚ｔ１（第１の膜厚）の厚膜ＳＯＩ領域１０１（第１のＳＯＩ領域）及びＳＯＩ膜厚ｔ２（第２の膜厚）の薄膜ＳＯＩ領域１０２（第２のＳＯＩ領域）を有している。後に詳述するが、厚膜ＳＯＩ領域１０１のＳＯＩ層３の上層部はエピタキシャルＳＯＩ層で形成されている。このエピタキシャルＳＯＩ層の膜厚Δｅ１分、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ１は、薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚い。すなわち、ｔ１＝ｔ２＋Δｅ１の関係を呈している。このように、厚膜ＳＯＩ領域１０１の方が薄膜ＳＯＩ領域１０２よりＳＯＩ層３の膜厚が厚く形成されている。
【００２８】
厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間はＳＯＩ層３を貫通して設けられる完全分離酸化膜１０ｆ（第１の分離絶縁膜）により素子分離される。厚膜ＳＯＩ領域１０１内及び薄膜ＳＯＩ領域１０２内においてはそれぞれＳＯＩ層３の一部である残存ＳＯＩ領域３ａ上に形成された部分分離酸化膜１０ｐ（第２の分離絶縁膜）により隣接するトランジスタ間が素子分離される。
【００２９】
完全分離酸化膜１０ｆの完全分離膜厚ｔ１１はＳＯＩ膜厚ｔ１よりも厚い。以下、Δα＝ｔ１１−ｔ１とする。したがって、完全分離酸化膜１０ｆの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔα分高く形成されている。また、部分分離酸化膜１０ｐは完全分離酸化膜１０ｆと同程度の上面高さが有するように形成される結果、部分分離酸化膜１０ｐの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔα分高く形成されている。
【００３０】
厚膜ＳＯＩ領域１０１において、完全分離酸化膜１０ｆ及び部分分離酸化膜１０ｐにより素子分離された領域毎に一単位のＩ／ＯトランジスタＱ１１が設けられる。すなわち、厚膜ＳＯＩ領域１０１に形成される部分分離酸化膜１０ｐ及び完全分離酸化膜１０ｆは、複数のＩ／ＯトランジスタＱ１１相当のトランジスタ間を素子分離している。以下、一単位のＩ／ＯトランジスタＱ１１の構造について述べる。
【００３１】
ＳＯＩ層３内においてＰ型ボディ領域１３Ｐを挟んでＮ型エクステンション領域１１Ｎ，１１Ｎ及びＮ型ソース・ドレイン領域１２Ｎ，１２Ｎ（第１の電極領域対）が形成される。各Ｎ型ソース・ドレイン領域１２Ｎの表面内にシリサイド領域１７ｓが設けられる。Ｐ型ボディ領域１３Ｐの表面がチャネル領域となる。
【００３２】
そして、Ｐ型ボディ領域１３Ｐ上にゲート酸化膜１４及びゲート電極１５が積層され、この積層構造の側面にゲート用サイドウォール１６が形成される。また、ゲート電極１５の上層部にはシリサイド領域１７ｇが設けられる。
【００３３】
このように、Ｎ型エクステンション領域１１Ｎ，Ｎ型ソース・ドレイン領域１２Ｎ、Ｐ型ボディ領域１３Ｐ、ゲート酸化膜１４、ゲート電極１５、ゲート用サイドウォール１６、シリサイド領域１７ｇ，１７ｓによりＮＭＯＳ構造のＩ／ＯトランジスタＱ１１が形成される。
【００３４】
同様にして、厚膜ＳＯＩ領域１０１にはＰＭＯＳ構造のＩ／Ｏトランジスタ（図示せず）も形成される。図１ではＰＭＯＳ構造のＩ／ＯトランジスタのＰ型ソース・ドレイン領域１２Ｐ及びシリサイド領域１７ｓのみを示している。
【００３５】
薄膜ＳＯＩ領域１０２において、完全分離酸化膜１０ｆの完全分離膜厚ｔ１１はＳＯＩ膜厚ｔ２よりも厚い。以下、Δβ１＝ｔ１１−ｔ２とする。したがって、完全分離酸化膜１０ｆの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔβ１（＞Δα）分高く形成されている。同様に、完全分離酸化膜１０ｆと同程度の上面高さで形成される部分分離酸化膜１０ｐの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔβ１分高く形成されている。
【００３６】
薄膜ＳＯＩ領域１０２において、完全分離酸化膜１０ｆ及び部分分離酸化膜１０ｐにより素子分離された領域毎に一単位のCoreトランジスタＱ１２が形成される。すなわち、薄膜ＳＯＩ領域１０２に形成される部分分離酸化膜１０ｐ及び完全分離酸化膜１０ｆは、複数のCoreトランジスタＱ１２相当のトランジスタ間を素子分離している。以下、一単位のCoreトランジスタＱ１２の構造について述べる。
【００３７】
ＳＯＩ層３内においてＰ型ボディ領域２３Ｐを挟んでＮ型エクステンション領域２１Ｎ，２１Ｎ及びＮ型ソース・ドレイン領域２２Ｎ，２２Ｎ（第２の電極領域対）が形成される。各Ｎ型ソース・ドレイン領域２２Ｎの表面内にシリサイド領域２７ｓが設けられる。Ｐ型ボディ領域２３Ｐの表面がチャネル領域となる。なお、Ｐ型ボディ領域２３Ｐの方がＰ型ボディ領域１３Ｐより不純物濃度が高く設定される。
【００３８】
そして、Ｐ型ボディ領域２３Ｐ上にゲート酸化膜２４及びゲート電極２５が積層され、この積層構造の側面にゲート用サイドウォール２６が形成される。また、ゲート電極２５の上層部にはシリサイド領域２７ｇが設けられる。
【００３９】
このように、Ｎ型エクステンション領域２１Ｎ，Ｎ型ソース・ドレイン領域２２Ｎ、Ｐ型ボディ領域２３Ｐ、ゲート酸化膜２４、ゲート電極２５、ゲート用サイドウォール２６、シリサイド領域２７ｇ，２７ｓによりＮＭＯＳ構造のCoreトランジスタＱ１２が形成される。
【００４０】
同様にして、薄膜ＳＯＩ領域１０２にはＰＭＯＳ構造のＩ／Ｏトランジスタ（図示せず）も形成される。図１ではＰＭＯＳ構造のＩ／ＯトランジスタのＰ型ソース・ドレイン領域２２Ｐ及びシリサイド領域２７ｓのみを示している。
【００４１】
（製造方法）
図２〜図１０は実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。以下、これらの図を参照して、実施の形態１の半導体装置の製造方法を説明する。
【００４２】
まず、図２に示すように、半導体基板であるシリコン支持基板１上に埋込酸化膜２、ＳＯＩ層３を順次成膜することにより、シリコン支持基板１、埋込酸化膜２及びＳＯＩ層３よりなるＳＯＩ基板（構造）を得る。さらに、ＳＯＩ層３上に下敷き酸化膜４を成膜する。このＳＯＩ層３の膜厚が均一なＳＯＩ膜厚ｔ２（所定の膜厚，第２の膜厚）に設定される。
【００４３】
さらに、図２に示すように、下敷き酸化膜４を介して活性層マスク５を形成後、分離酸化膜形成領域に開口部を有するように活性層マスク５をパターニングする。
【００４４】
その後、図２に示すように、活性層マスク５の開口部から下敷き酸化膜４及びＳＯＩ層３を貫通した完全貫通トレンチ３３と、下敷き酸化膜４を貫通し、ＳＯＩ層３一部である残存ＳＯＩ領域３ａを残存させた部分貫通トレンチ３４とを形成する。続いて、完全貫通トレンチ３３及び部分貫通トレンチ３４内を含む全面にシリコン酸化膜等の分離酸化膜１０を形成する。その後、活性層マスク５をストッパとしてＣＭＰ処理を行いシリコン酸化膜１０を平坦化する。
【００４５】
さらに、図３に示すように、分離酸化膜１０に対しエッチングを行い、分離酸化膜１０の膜厚を所定の膜厚に設定する分離酸化膜厚初期設定処理を実行した後、活性層マスク５を除去する。このように、活性層マスク５を用いて分離酸化膜１０を形成することができる。
【００４６】
続いて、図４に示すように、薄膜ＳＯＩ領域１０２における下敷き酸化膜４上にパターニングしたレジスト６を選択的に形成した後、レジスト６をマスクとして厚膜ＳＯＩ領域１０１における下敷き酸化膜４を除去する。その結果、厚膜ＳＯＩ領域１０１におけるＳＯＩ層３の表面が露出する。この際、厚膜ＳＯＩ領域１０１における分離酸化膜１０（部分分離酸化膜１０ｐ，完全分離酸化膜１０ｆ）の一部を上面から除去する第１の分離酸化膜厚調整処理を併せて実行することができる。その後、レジスト６を除去する。
【００４７】
次に、図５に示すように、厚膜ＳＯＩ領域１０１においてＳＯＩ層３の表面からエピタキシャル成長処理を行い、ＳＯＩ層３の上層部としてエピタキシャルＳＯＩ層３ｅを形成する。その結果、厚膜ＳＯＩ領域１０１におけるＳＯＩ層３の膜厚がＳＯＩ膜厚ｔ２からエピタキシャルＳＯＩ層３ｅの膜厚Δｅ１分厚くなり、ＳＯＩ膜厚ｔ１となる。
【００４８】
その後、図６に示すように、薄膜ＳＯＩ領域１０２における下敷き酸化膜４を除去する。この際、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２における分離酸化膜１０（部分分離酸化膜１０ｐ，完全分離酸化膜１０ｆ）の一部を上面から除去する第２の分離酸化膜厚調整処理を併せて実行することができる。
【００４９】
そして、図７に示すように、全面にチャネルドープ注入用の下敷き酸化膜７を成膜した後、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２それぞれのＳＯＩ層３に、Ｉ／ＯトランジスタＱ１１，CoreトランジスタＱ１２のチャネル領域用の不純物を注入する。
【００５０】
次に、図８に示すように、下敷き酸化膜７を除去し、全面にゲート酸化膜１４を形した後、厚膜ＳＯＩ領域１０１におけるゲート酸化膜１４上にパターニングされたレジスト８を選択的に形成する。なお、下敷き酸化膜７の除去の際、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２における分離酸化膜１０の一部を上面から除去する第３の分離酸化膜厚調整処理を併せて実行することができる。
【００５１】
その後、図９に示すように、レジスト８をマスクとして薄膜ＳＯＩ領域１０２に形成されたゲート酸化膜１４を除去する。この際、薄膜ＳＯＩ領域１０２における分離酸化膜１０の一部を上面から除去する第４の分離酸化膜厚調整処理を併せて実行することができる。
【００５２】
そして、図１０に示すように、レジスト８を除去した後、薄膜ＳＯＩ領域１０２のＳＯＩ層３上にゲート酸化膜２４を成膜する。その後、通常のＣＭＯＳデバイスの製造プロセスを経て図１で示した構造を得る。
【００５３】
なお、図１で示した構造の完全分離酸化膜１０ｆ，部分分離酸化膜１０ｐの上面の高さは、図２の構造を得るためのＣＭＰ処理内容、上述した分離酸化膜厚初期設定処理及び上述した第１〜第４の分離酸化膜厚調整処理によって最終的に決定することができる。
【００５４】
（効果）
このように、実施の形態１の半導体装置は、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ１を薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚くすることにより、共に部分空乏型で動作するＩ／ＯトランジスタＱ１１及びCoreトランジスタＱ１２を同一のＳＯＩ基板上に動作特性良く形成することができる。
【００５５】
すなわち、ＳＯＩ膜厚ｔ２をCoreトランジスタＱ１２が部分空乏型で動作可能な極限の厚さまで薄くし、かつ、ＳＯＩ膜厚ｔ１をＩ／ＯトランジスタＱ１１が部分空乏型で確実に動作する膜厚に設定することができる。その結果、ＳＯＩ膜厚ｔ１及びｔ２の薄膜化による寄生容量の削減、寄生容量の低減に伴う高速化、低消費電力化を図った半導体装置を得ることができる。
【００５６】
加えて、上述した厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間のＳＯＩ膜厚差は、厚膜ＳＯＩ領域１０１のみにエピタキシャルＳＯＩ層３ｅを形成することにより実現している。このエピタキシャルＳＯＩ層３ｅは分離酸化膜１０による素子分離後に形成することができる。
【００５７】
したがって、分離酸化膜１０による素子分離時において厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間にＳＯＩ層３の膜厚差は生じていない。このため、図２で示すＣＭＰ処理において、活性層マスク５を厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間で同一形成高さで形成することができ、ＣＭＰ処理によるＳＴＩ形成は何の支障もなく達成されるため、精度良く素子分離を行うことができる。
【００５８】
すなわち、実施の形態１の半導体装置は、互いに膜厚の異なる厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２に形成される複数種のトランジスタであるＩ／ＯトランジスタＱ１１及びCoreトランジスタＱ１２間の素子分離を精度良く行える効果を奏する。
【００５９】
また、実施の形態１の半導体装置は、エピタキシャルＳＯＩ層３ｅの形成時にエピタキシャルＳＯＩ層３ｅの上面が分離酸化膜１０の上面より低くなるように形成することにより、最終的に分離絶縁膜１０の上面が厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２の上面より高くなるように形成している。
【００６０】
このため、完全分離酸化膜１０ｆによって厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２間の良好な素子分離が行える。
【００６１】
さらに、部分分離酸化膜１０ｐによって厚膜ＳＯＩ領域１０１内における複数の第１のＭＯＳトランジスタ（Ｉ／ＯトランジスタＱ１１相当）間、薄膜ＳＯＩ領域１０２内における複数の第２のＭＯＳトランジスタ（CoreトランジスタＱ１２相当）間の良好な素子分離が行える。
【００６２】
＜実施の形態２＞
（構造）
図１１はこの発明の実施の形態２である半導体装置の構造を示す断面図である。同図に示すように、厚膜ＳＯＩ領域１０１にＩ／ＯトランジスタＱ２１（第１のトランジスタ）が形成され、薄膜ＳＯＩ領域１０２にCoreトランジスタＱ２２（第２のトランジスタ）が形成される。なお、実施の形態１の構造である図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００６３】
実施の形態２においても、実施の形態１と同様、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ３が薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚く形成されている。
【００６４】
厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間はＳＯＩ層３を貫通して設けられる完全分離酸化膜２０ｆにより素子分離され、厚膜ＳＯＩ領域１０１内及び薄膜ＳＯＩ領域１０２内においてはそれぞれＳＯＩ層３の一部である残存ＳＯＩ領域３ａ上に形成された部分分離酸化膜２０ｐにより隣接するトランジスタ間が素子分離される。
【００６５】
完全分離酸化膜２０ｆの完全分離膜厚ｔ１２が、ＳＯＩ膜厚ｔ３よりも薄く（ｔ３−ｔ１２＝Δｘ１）、ＳＯＩ膜厚ｔ２（ｔ１２−ｔ２＝Δβ２）よりも厚くなるように、完全分離酸化膜２０ｆは形成される。したがって、完全分離酸化膜２０ｆの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔｘ１分低く形成されている。完全分離酸化膜１０ｆと同程度の上面高さで形成される部分分離酸化膜１０ｐは、厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔｘ１分低く形成されている。
【００６６】
厚膜ＳＯＩ領域１０１において、完全分離酸化膜２０ｆ及び部分分離酸化膜２０ｐにより素子分離された領域毎に一単位のＩ／ＯトランジスタＱ２１が形成される。Ｉ／ＯトランジスタＱ２１の構造はＩ／ＯトランジスタＱ１１と同様である。
【００６７】
同様にして、厚膜ＳＯＩ領域１０１にはＰＭＯＳ構造のＩ／Ｏトランジスタ（図示せず）も形成される。図１１ではＰＭＯＳ構造のＩ／ＯトランジスタのＰ型ソース・ドレイン領域１２Ｐ及びシリサイド領域１７ｓのみを示している。
【００６８】
さらに、厚膜ＳＯＩ領域１０１においては、ＳＯＩ層３の上面の方が分離酸化膜２０（完全分離酸化膜２０ｆ，部分分離酸化膜２０ｐ）の上面より高く形成されている。このため、両者の上面の高低差によって、厚膜ＳＯＩ領域１０１（におけるＳＯＩ層３）と分離酸化膜２０との境界近傍に段差部３６が存在する。各段差部３６における厚膜ＳＯＩ領域１０１の側面にＳＯＩ用サイドウォール１８（第１のＳＯＩ領域用側壁絶縁膜）を形成している。
【００６９】
一方、薄膜ＳＯＩ領域１０２において、完全分離酸化膜２０ｆの完全分離膜厚ｔ１２はＳＯＩ膜厚ｔ２よりも厚い。したがって、完全分離酸化膜２０ｆの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔβ２分高く形成されている。ただし、完全分離膜厚ｔ１２は薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ３より薄く設定しているため、ｔ３＝ｔ２の場合、ｔ１２＜ｔ１１となる結果、Δβ２＜Δβ１とすることができる。同様に、部分分離酸化膜２０ｐの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔβ２分高く形成されている。
【００７０】
薄膜ＳＯＩ領域１０２において、完全分離酸化膜２０ｆ及び部分分離酸化膜２０ｐにより素子分離された領域毎に一単位のCoreトランジスタＱ２２が設けられる。なお、CoreトランジスタＱ２２の構造はCoreトランジスタＱ１２と同様である。
【００７１】
（製造方法）
図１２は実施の形態２の半導体装置の製造方法の一部である第１の態様を示す断面図である。以下、主に図１２を参照して、実施の形態２の半導体装置の製造方法の第１の態様を説明する。
【００７２】
まず、実施の形態１と同様、図２〜図４で示した工程を経た後、図１２に示すように、厚膜ＳＯＩ領域１０１においてＳＯＩ層３の表面からエピタキシャル成長処理を行い、ＳＯＩ層３の上層部としてエピタキシャルＳＯＩ層３ｅを形成する。その結果、厚膜ＳＯＩ領域１０１におけるＳＯＩ層３の膜厚がＳＯＩ膜厚ｔ２からエピタキシャルＳＯＩ層３ｅの膜厚Δｅ２分厚くなり、ＳＯＩ膜厚ｔ３となる。
【００７３】
この際、エピタキシャルＳＯＩ層３ｅの上面が厚膜ＳＯＩ領域１０１における分離酸化膜２０（部分分離酸化膜２０ｐ，完全分離酸化膜２０ｆ）より高くなるようにすることが望ましい。なお、実施の形態１で述べた第１〜第４の分離酸化膜厚調整処理によって、最終的に厚膜ＳＯＩ領域１０１における分離酸化膜２０の上面よりもエピタキシャルＳＯＩ層３ｅの上面の方が高くなるのであれば、図１２の工程時に、エピタキシャルＳＯＩ層３ｅの上面を厚膜ＳＯＩ領域１０１における分離酸化膜２０より高くする必要はない。
【００７４】
その後、実施の形態１と同様、図７〜図１０の工程を経る。さらに通常のＣＭＯＳデバイスの製造プロセスを経て図１１で示した構造を得る。なお、ＳＯＩ用サイドウォール１８の形成工程については実施の形態３の製造工程の説明の際、併せて行う。
【００７５】
なお、図１１で示した構造の完全分離酸化膜２０ｆ，部分分離酸化膜２０ｐの上面の高さは、図２の構造を得るためのＣＭＰ処理内容、上述した分離酸化膜厚初期設定処理、及び上述した第１〜第４の分離酸化膜厚調整処理によって最終的に決定する。
【００７６】
図１３は実施の形態２の半導体装置の製造方法の一部である第２の態様を示す断面図である。以下、主に図１３を参照して、実施の形態２の半導体装置の製造方法の第２の態様を説明する。
【００７７】
第１の態様と同様、図２〜図４で示した工程を経た後、図１３に示すように、厚膜ＳＯＩ領域１０１においてＳＯＩ層３の表面からエピタキシャル成長処理を行い、ＳＯＩ層３の上層部としてエピタキシャルＳＯＩ層３ｅを形成する。その結果、厚膜ＳＯＩ領域１０１におけるＳＯＩ層３の膜厚がＳＯＩ膜厚ｔ２からエピタキシャルＳＯＩ層３ｅの膜厚Δｅ２分厚くなり、ＳＯＩ膜厚ｔ３となる。
【００７８】
ただし、第１の態様と異なり、分離酸化膜２０との上部近接部分にファセット部３ｆを形成している。
【００７９】
図１４は図１３における分離酸化膜周辺領域３１を拡大して示す説明図である。同図に示すように、第２の態様によって得られるエピタキシャルＳＯＩ層３ｅは完全分離酸化膜２０ｆとの上部近接部分にファセット部３ｆを有しており、その下端部であるファセット端部３ｔの形成位置を完全分離酸化膜２０ｆの上面より低くしている。
【００８０】
このように、エピタキシャルＳＯＩ層３ｅ形成時にファセット部３ｆを生じさせることも考えられる。このファセット部３ｆの存在により、ゲート電極１５の端部（分離酸化膜２０近傍）への電界集中を緩和することができ、これに伴うＩ／ＯトランジスタＱ２１のトランジスタ特性の劣化を抑制することができる。
【００８１】
なお、実施の形態１のエピタキシャルＳＯＩ層３ｅの形成時においても、ファセット部を生じさせる態様も考えられる。
【００８２】
（効果）
このように、実施の形態２の半導体装置は、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ３を薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚くすることにより、実施の形態１と同様、ＳＯＩ膜厚ｔ３及びｔ２の薄膜化に基づく高速化、低消費電力化を図った半導体装置を得ることができる。
【００８３】
加えて、上述した厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間のＳＯＩ膜厚差は、厚膜ＳＯＩ領域１０１のみにエピタキシャルＳＯＩ層３ｅを形成することにより実現しているため、実施の形態１と同様、精度良く素子分離を行うことができる。
【００８４】
また、分離酸化膜２０の上面の高さは薄膜ＳＯＩ領域１０２より上面より高く、厚膜ＳＯＩ領域１０１の上面より低くなるように形成される。したがって、薄膜ＳＯＩ領域１０２における分離酸化膜２０の上面とＳＯＩ層３の上面との高低差Δβ２は実施の形態１の高低差Δβ１よりも低く設定できる分、ゲート電極２５形成時の加工をより精度良く行うことができる。
【００８５】
以下、この点を詳述する。分離酸化膜２０とＳＯＩ層３の上面の高低差によって生じる段差部３５（図１１参照）においてゲート電極２５の加工時に残渣が形成されやすい。例えば、ゲート電極２５をポリシリコンで形成する場合、ゲート電極２５のパターニング時に段差部３５にポリシリコン残渣が形成され易い。しかし、実施の形態２の方が実施の形態１に比べ段差部３５の高低差Δβ２が低い分、残渣が形成されにくくなる結果、ゲート電極２５の加工を精度良く行うことができることになる。
【００８６】
一方、実施の形態２では、厚膜ＳＯＩ領域１０１において、分離酸化膜２０とＳＯＩ層３との上面の高低差によって生じる段差部３６（図１１参照）においては、段差部３６における厚膜ＳＯＩ領域１０１の側面にＳＯＩ用サイドウォール１８を形成している。
【００８７】
このため、シリサイド領域１７ｓの形成時に上記厚膜ＳＯＩ領域１０１の側面からＮ型ソース・ドレイン領域１２Ｎへの異常なシリサイドの食い込みを防止することができる。すなわち、Ｎ型ソース・ドレイン領域１２Ｎが側面からもシリサイド化されることにより、リーク電流が生じやすくなることを防止することができる。
【００８８】
＜実施の形態３＞
（構造）
図１５はこの発明の実施の形態３である半導体装置の構造を示す断面図である。同図に示すように、厚膜ＳＯＩ領域１０１にＩ／ＯトランジスタＱ３１（第１のトランジスタ）が形成され、薄膜ＳＯＩ領域１０２にCoreトランジスタＱ３２（第２のトランジスタ）が形成される。なお、実施の形態１の構造である図１あるいは実施の形態２の構造である図１１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００８９】
実施の形態３においても、実施の形態１，実施の形態２と同様、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ４が薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚く形成されている。
【００９０】
厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間はＳＯＩ層３を貫通して設けられる完全分離酸化膜３０ｆにより素子分離され、厚膜ＳＯＩ領域１０１内及び薄膜ＳＯＩ領域１０２内においてはそれぞれＳＯＩ層３の一部である残存ＳＯＩ領域３ａ上に形成された部分分離酸化膜３０ｐにより隣接するトランジスタ間が素子分離される。
【００９１】
完全分離酸化膜３０ｆの完全分離膜厚ｔ１３は実施の形態２の完全分離酸化膜３０ｆの完全分離膜厚ｔ１２より薄く形成することにより、ＳＯＩ膜厚ｔ４よりも薄く（ｔ４−ｔ１３＝Δｘ２）、かつ、ＳＯＩ膜厚ｔ２（ｔ２−ｔ１３＝Δｙ）よりも薄くしている。したがって、完全分離酸化膜３０ｆの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔｘ２分低く形成されている。同様に、完全分離酸化膜３０ｆと同程度の上面高さい形成される部分分離酸化膜３０ｐの上面の方が厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面よりもΔｘ２分低く形成されている。
【００９２】
厚膜ＳＯＩ領域１０１において、完全分離酸化膜３０ｆ及び部分分離酸化膜３０ｐにより素子分離された領域毎に一単位のＩ／ＯトランジスタＱ３１が設けられる。Ｉ／ＯトランジスタＱ３１の構造はＩ／ＯトランジスタＱ１１と同様である。
【００９３】
同様にして、厚膜ＳＯＩ領域１０１にはＰＭＯＳ構造のＩ／Ｏトランジスタ（図示せず）も形成される。図１５ではＰＭＯＳ構造のＩ／ＯトランジスタのＰ型ソース・ドレイン領域１２Ｐ及びシリサイド領域１７ｓのみを示している。
【００９４】
さらに、厚膜ＳＯＩ領域１０１においては、ＳＯＩ層３の上面の方が分離酸化膜３０（完全分離酸化膜３０ｆ，部分分離酸化膜３０ｐ）の上面より高く形成されているため、厚膜ＳＯＩ領域１０１（におけるＳＯＩ層３）と分離酸化膜３０との上面の高低差にによって両者の境界に段差部３７が存在する。各段差部３７における厚膜ＳＯＩ領域１０１の側面にＳＯＩ用サイドウォール１９（第１のＳＯＩ領域用側壁絶縁膜）を形成している。
【００９５】
一方、薄膜ＳＯＩ領域１０２において、ＳＯＩ層３の上面の方が完全分離酸化膜３０ｆの上面よりもΔｙ分高く形成されている。ただし、ｔ４＞ｔ２であるため、Δｙ＜Δｘ２となる。同様に、厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面の方が部分分離酸化膜３０ｐの上面よりもΔｙ分高く形成されている。
【００９６】
したがって、薄膜ＳＯＩ領域１０２のＳＯＩ層３において、薄膜ＳＯＩ領域１０２と分離酸化膜３０の高低差により両者の境界に段差部３８が存在する。各段差部３８における薄膜ＳＯＩ領域１０２の側面にＳＯＩ用サイドウォール２９（第２のＳＯＩ領域用側壁絶縁膜）を形成している。
【００９７】
薄膜ＳＯＩ領域１０２において、完全分離酸化膜３０ｆ及び部分分離酸化膜３０ｐにより素子分離された領域毎に一単位のCoreトランジスタＱ３２が設けられる。なお、CoreトランジスタＱ３２の構造はCoreトランジスタＱ１２と同様である。
【００９８】
（製造方法）
図１６〜図２０は実施の形態３の半導体装置の製造方法の一部を示す断面図である。以下、主にこれらのを参照して、実施の形態３の半導体装置の製造方法を説明する。
【００９９】
まず、実施の形態１と同様、図２〜図１０で示した工程を経た後、図１６に示すように、分離酸化膜３０（完全分離酸化膜３０ｆ，部分分離酸化膜３０ｐ）の上面より、厚膜ＳＯＩ領域１０１のＳＯＩ層３の上面及び薄膜ＳＯＩ領域１０２のＳＯＩ層３の上面の方が高い構造を得る。
【０１００】
なお、図１６で示した構造の分離酸化膜３０の上面の高さは、図２の構造を得るためのＣＭＰ処理内容、上述した分離酸化膜厚初期設定処理、及び上述した第１〜第４の分離酸化膜厚調整処理によって決定することができる。
【０１０１】
そして、図１６に示すように、通常のＣＭＯＳプロセスを実行することにより、厚膜ＳＯＩ領域１０１において、ゲート酸化膜１４及びゲート電極１５並びにＮ型エクステンション領域１１Ｎを得る。同様に、薄膜ＳＯＩ領域１０２において、ゲート酸化膜２４及びゲート電極２５並びにＮ型エクステンション領域２１Ｎを得る。
【０１０２】
次に、図１７に示すように、全面に酸化膜を形成した後、エッチバックすることにより、ゲート電極１５及び２５の側面にゲート用サイドウォール１６及び２６を形成する。この際、段差部３７における厚膜ＳＯＩ領域１０１の側面に部分サイドウォール部１９ａが、段差部３８における薄膜ＳＯＩ領域１０２の側面に部分サイドウォール部２９ａが併せて形成される。
【０１０３】
その後、図１８に示すように、厚膜ＳＯＩ領域１０１においてゲート電極１５及びゲート用サイドウォール１６をマスクとしてＮ型ソース・ドレイン領域１２Ｎを形成し、薄膜ＳＯＩ領域１０２においてゲート電極２５及びゲート用サイドウォール２６をマスクとしてＮ型ソース・ドレイン領域２２Ｎを形成する。同様に、ＰＭＯＳトランジスタ用のＰ型ソース・ドレイン領域１２Ｐ及び２２Ｐを形成する。
【０１０４】
さらに、図１８に示すように、全面にシリサイドプロテクション膜９を形成する。このシリサイドプロテクション膜９はシリサイド領域を形成しない箇所（シリサイド不要領域）を覆うべく絶縁膜を用いて形成される。例えば、Ｉ／ＯトランジスタＱ３１，CoreトランジスタＱ３２以外でシリサイド化を望まないトランジスタ（図示せず）においては、ソース・ドレイン領域上及びゲート電極上はシリサイド不要領域となる。
【０１０５】
続いて、シリサイドプロテクション膜９のシリサイド不要領域上のみにレジスト（図示せず）を形成した後、このレジストを用いてシリサイドプロテクション膜９をパターニングすることより、上記シリサイド不要領域にのみ残存するようにパターニングされたシリサイドプロテクション膜９を得ることができる。
【０１０６】
この際、図１９に示すように、部分サイドウォール部１９ａの側面にシリサイドプロテクション膜９の一部が部分サイドウォール部１９ｂとして残存し、部分サイドウォール部２９ａの側面にシリサイドプロテクション膜９の一部が部分サイドウォール部２９ｂとして残存する。
【０１０７】
その結果、部分サイドウォール部１９ａ及び１９ｂからなるＳＯＩ用サイドウォール１９が形成され、部分サイドウォール部２９ａ及び２９ｂからなるＳＯＩ用サイドウォール２９が形成される。
【０１０８】
その後、通常のシリサイド形成工程を行うことにより、ゲート電極１５及び２５の上層部にシリサイド領域１７ｇ及び２７ｇを形成し、Ｎ型ソース・ドレイン領域１２Ｎ及び２２Ｎ並びにＰ型ソース・ドレイン領域１２Ｐ及び２２Ｐの上層部にシリサイド領域１７ｓ及び２７ｓを形成し、図２０で示す構造を得る。
【０１０９】
なお、実施の形態２においても、図１６〜図２０で示した工程と同様な工程を経ることにより、段差部３５における厚膜ＳＯＩ領域１０１の側面にＳＯＩ用サイドウォール１８（図１１参照）を形成することができる。
【０１１０】
（効果）
このように、実施の形態３の半導体装置は、厚膜ＳＯＩ領域１０１のＳＯＩ膜厚ｔ４を薄膜ＳＯＩ領域１０２のＳＯＩ膜厚ｔ２より厚くすることにより、実施の形態１及び実施の形態２と同様、ＳＯＩ膜厚ｔ４及びｔ２の薄膜化に基づく高速化、低消費電力化を図った半導体装置を得ることができる。
【０１１１】
加えて、上述した厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間のＳＯＩ膜厚差は、厚膜ＳＯＩ領域１０１のみにエピタキシャルＳＯＩ層３ｅを形成することにより実現しているため、実施の形態１及び実施の形態２と同様、精度良く素子分離を行うことができる。
【０１１２】
さらに実施の形態３では、厚膜ＳＯＩ領域１０１において、分離酸化膜３０とＳＯＩ層３との上面の高低差によって生じる段差部３７（図１５参照）においては、段差部３７における厚膜ＳＯＩ領域１０１の側面にＳＯＩ用サイドウォール１９が形成されている。同様に、薄膜ＳＯＩ領域１０２において、段差部３８における薄膜ＳＯＩ領域１０２の側面にＳＯＩ用サイドウォール２９が形成されている。
【０１１３】
このため、実施の形態３の製造方法では、実施の形態２と同様、シリサイド領域１７ｓ及び２７ｓの形成時に上端面からＮ型ソース・ドレイン領域１２Ｎ（１２Ｐ）及び２２Ｎ（２２Ｐ）への異常なシリサイドの食い込みを防止することができる。
【０１１４】
加えて、実施の形態３の半導体装置は、厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２のいずれにおいても、分離酸化膜３０の上面がＳＯＩ層３の上面より低い位置に形成されているため、ゲート電極１５，２５形成時の加工をより精度良く行うことができる。
【０１１５】
また、実施の形態３の半導体装置の製造方法では、ゲート用サイドウォール１６，２６形成の際において同時に部分サイドウォール部１９ａ，２９ａを形成し、シリサイドプロテクション膜９のパターニングの際に同時に部分サイドウォール部１９ｂ，２９ｂを形成している。
【０１１６】
その結果、実施の形態３の半導体装置の製造方法では、Ｉ／ＯトランジスタＱ３１，CoreトランジスタＱ３２の製造工程を増やすことなく、確実にＳＯＩ用サイドウォール１９（１９ａ，１９ｂ），２９（２９ａ，２９ｂ）を形成することができる。
【０１１７】
加えて、ＳＯＩ用サイドウォール１９（２９）を２回の工程において形成される部分サイドウォール部１９ａ（２９ａ），１９ｂ（２９ｂ）によって得ている。このため、段差部３７及び段差部３８における厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２の側面にＳＯＩ用サイドウォール１９及びＳＯＩ用サイドウォール２９を確実に形成することができる。この効果は、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２それぞれにおけるＳＯＩ層３と分離酸化膜３０との高低差があまり無い場合に特に有効である。
【０１１８】
なお、上述したＳＯＩ用サイドウォール１９，２９の形成に関する効果は、実施の形態２のＳＯＩ用サイドウォール１９の形成についても同様に当てはまる。
【０１１９】
（応用例）
図２１は実施の形態１〜実施の形態３を用いて構成される半導体集積回路の構成例を示す説明図である。
【０１２０】
同図に示すように、半導体チップ８０にコア電圧Ｉ／Ｏ回路８１（ＥＳＤ素子含む）、コア電圧アナログ回路８２、コア論理回路８３、ＳＲＡＭブロック８４、不揮発性メモリブロック８５、高電圧アナログ回路８６及び高電圧Ｉ／Ｏ回路８７が混在して形成される。
【０１２１】
コア電圧Ｉ／Ｏ回路８１、コア電圧アナログ回路８２、コア論理回路８３、及びＳＲＡＭブロック８４は、高電圧を必要とせずコア論理回路８３が用いるコア電圧レベルで十分動作可能である。したがって、これらの回路（ブロック）８１〜８４で用いるトランジスタとしてCoreトランジスタＱ１２（Ｑ２２，Ｑ３２）を用いる。
【０１２２】
一方、高電圧アナログ回路８６及び高電圧Ｉ／Ｏ回路８７はコア電圧より高い高電圧を必要とする。したがって、これらの回路８６，８７で用いるトランジスタとしてＩ／ＯトランジスタＱ１１（Ｑ２１，Ｑ３１）を用いる。
【０１２３】
また、不揮発性メモリブロック８５は、フラッシュメモリのように高電圧を必要とする場合もあれば、ＭＲＡＭ，ＦｅＲＡＭ，ＲｅＲＡＭ及びＰＲＡＭのように高電圧を必要としない場合もある。したがって、前者の場合はＩ／ＯトランジスタＱ１１を用い、後者の場合はCoreトランジスタＱ１２を用いる。
【０１２４】
（その他）
実施の形態１〜実施の形態３では、厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間の分離を部分分離酸化膜１０ｆ（２０ｆ，３０ｆ）で行い、厚膜ＳＯＩ領域１０１内及び薄膜ＳＯＩ領域１０２内における素子分離を部分分離酸化膜１０ｐ（２０ｐ，３０ｐ）で行うハイブリッド分離構造の素子分離例に示している。
【０１２５】
しかし、良好な素子分離構造を得ると共に、厚膜ＳＯＩ領域１０１，薄膜ＳＯＩ領域１０２間でＳＯＩ層３の膜厚を異ならせることが本願発明の主要な目的であるので、素子分離構造が、全て完全分離構造であっても部分分離構造で行っても、本願発明を適用することができるのは勿論である。
【０１２６】
また、実施の形態１〜実施の形態３では、完全分離酸化膜１０ｆ（２０ｆ，３０ｆ）と部分分離酸化膜１０ｐ（２０ｐ，３０ｐ）とは上面の高さを同程度にしているが、これに限定されない。但し、厚膜ＳＯＩ領域１０１及び薄膜ＳＯＩ領域１０２の上面との高さ関係については、部分分離酸化膜１０ｐと完全分離酸化膜１０ｆとで一致させることが望ましい。
【図面の簡単な説明】
【０１２７】
【図１】この発明の実施の形態１である半導体装置の構造を示す断面図である。
【図２】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図３】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造方法の主要工程を示す断面図である。
【図１１】この発明の実施の形態２である半導体装置の構造を示す断面図である。
【図１２】実施の形態２の半導体装置の製造方法の一部である第１の態様を示す断面図である。
【図１３】実施の形態２の半導体装置の製造方法の一部である第２の態様を示す断面図である。
【図１４】図１３における分離酸化膜周辺領域を拡大して示す説明図である。
【図１５】この発明の実施の形態３である半導体装置の構造を示す断面図である。
【図１６】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図１７】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図１８】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図１９】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図２０】実施の形態３の半導体装置の製造方法の一部を示す断面図である。
【図２１】実施の形態１〜実施の形態３を用いて構成される半導体集積回路の構成例を示す説明図である。
【図２２】複数種のＭＯＳトランジスタを同一ＳＯＩ基板上に形成した、従来の半導体装置の構造を示した断面図である。
【符号の説明】
【０１２８】
１  シリコン支持基板、２  埋込酸化膜、３  ＳＯＩ層、３ａ  残存ＳＯＩ領域、３ｅ  エピタキシャルＳＯＩ層、３ｆ  ファセット部、４，７  下敷き酸化膜、５  活性層マスク、６，８  レジスト、９  シリサイドプロテクション膜、１０ｆ  完全分離酸化膜、１０ｐ  部分分離酸化膜、１１Ｎ，２１Ｎ  Ｎ型エクステンション領域、１１Ｐ，２１Ｐ  Ｐ型エクステンション領域、１２Ｐ，２２Ｐ  Ｐ型ソース・ドレイン領域、１２Ｎ，２２Ｎ  Ｎ型ソース・ドレイン領域、１３Ｎ，２３Ｎ  Ｎ型ボディ領域、１３Ｐ，２３Ｐ  Ｐ型ボディ領域、１４，２４  ゲート酸化膜、１５，２５  ゲート電極、１６，２６  ゲート用サイドウォール、１７ｇ，１７ｓ，２７ｇ，２７ｓ  シリサイド領域、１８，１９，２８，２９  ＳＯＩ用サイドウォール、１９ａ，１９ｂ，２９ａ，２９ｂ  部分サイドウォール部、１０１  厚膜ＳＯＩ領域、１０２  薄膜ＳＯＩ領域、Ｑ１１，Ｑ２１，Ｑ３１  Ｉ／Ｏトランジスタ、Ｑ１２，Ｑ２２，Ｑ３２  Coreトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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