(57)【要約】【課題】  差動入力信号の電圧範囲に依存しない電圧範囲で出力信号を出力することができる簡易な回路構成の差動増幅回路を提供すること。【解決手段】  差動増幅回路１は、差動入力電圧が入力される第１差動対をなすＮＭＯＳトランジスタＮ１、Ｎ２と、ＮＭＯＳトランジスタＮ１、Ｎ２のドレイン端子間Ｘ１、Ｘ２と接続する抵抗素子Ｒａと、ドレイン端子Ｘ１、Ｘ２が、入力端子に接続されるオペアンプＯＰと、オペアンプＯＰの出力電圧および基準電圧が入力される第２差動対をなすＮＭＯＳトランジスタＮ３、Ｎ４とを備えている。第１差動対のドレイン端子および第２差動対のドレイン端子はそれぞれ接続されている。【選択図】  図１
2009094595.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧で動作し、差動入力電圧の差電圧を、前記差電圧に応じた電流に変換する電圧電流変換部と、
前記第１の電源電圧とは独立した第２の電源電圧で動作し、前記電圧電流変換部から出力される電流を、前記電流に応じた電圧に変換して、変換した前記電圧と基準電圧とに基づく出力電圧を出力する電流電圧変換部と、
を備えることを特徴とする差動増幅回路。
【請求項２】
請求項１に記載の差動増幅回路であって、
前記電圧電流変換部は、
前記差動入力電圧が入力される第１差動対と、
前記第１差動対のドレイン端子間に接続される第１抵抗素子と、
を備え、
前記電流電圧変換部は、
入力端子が、前記第１差動対のドレイン端子の各々に接続されるオペアンプと、
前記オペアンプの出力電圧に応じた電圧および基準電圧が入力される第２差動対と、
を備え、
前記第１差動対のドレイン端子および前記第２差動対のドレイン端子はそれぞれ接続される
ことを特徴とする差動増幅回路。
【請求項３】
請求項２に記載の差動増幅回路であって、
前記第１差動対の第１入力端子が接続されるトランジスタのソース端子に、一端が接続される第１定電流源と、
前記第１定電流源と同じ電流値の電流が流れ、前記第１差動対の第２入力端子が接続されるトランジスタのソース端子に、一端が接続される第２定電流源とを備える
ことを特徴とする差動増幅回路。
【請求項４】
請求項３に記載の差動増幅回路であって、
前記第２差動対の第１入力端子が接続されるトランジスタのソース端子に、一端が接続される第３定電流源と、
前記第３定電流源と同じ電流値の電流が流れ、前記第２差動対の第２入力端子が接続されるトランジスタのソース端子に、一端が接続される第４定電流源とを備える
ことを特徴とする差動増幅回路。
【請求項５】
請求項４に記載の差動増幅回路であって、
前記第１差動対の第１入力端子が接続されるトランジスタのドレイン端子に、一端が接続される第５定電流源と、
前記第５定電流源と同じ電流値の電流が流れ、前記第１差動対の前記第２入力端子が接続されるトランジスタのドレイン端子に、一端が接続される第６定電流源と、
を備える
ことを特徴とする差動増幅回路。
【請求項６】
請求項５に記載の差動増幅回路であって、
前記第５定電流源は、前記第１定電流源および第３定電流源の和電流が流れ、
前記第６定電流源は、前記第２定電流源および第４定電流源の和電流が流れる
ことを特徴とする差動増幅回路。
【請求項７】
請求項２に記載の差動増幅回路であって、
前記第１差動対は、各々のソース端子の間に第２抵抗素子が接続され、
前記第２差動対は、各々のソース端子の間に第３抵抗素子が接続される
ことを特徴とする差動増幅回路。
【請求項８】
請求項７に記載の差動増幅回路であって、
ゲインは下式で表わされることを特徴とするもの：
ゲインＧ＝ΔＶｏｕｔ／ΔＶｉｎ＝Ｒｃ／Ｒｂ
なお、ここで、ΔＶｉｎは、前記第１差動対の差動入力端子に入力される電圧の差電圧、ΔＶｏｕｔは、前記ΔＶｉｎが０でない場合の前記オペアンプの出力電圧から前記ΔＶｉｎが０である場合の前記オペアンプの出力電圧を減じた差電圧、Ｒｂは、前記第２抵抗素子の抵抗値、Ｒｃは、前記第３抵抗素子の抵抗値である。
【請求項９】
請求項２に記載の差動増幅回路であって、
前記第１差動対は、前記差動入力電圧が入力されるＮＭＯＳトランジスタを備え、
前記第２差動対は、前記基準電圧および前記オペアンプの出力電圧に応じた電圧が入力されるＮＭＯＳトランジスタを備える
ことを特徴とする差動増幅回路。
【請求項１０】
請求項２に記載の差動増幅回路であって、
前記第１差動対は、前記差動入力電圧が入力されるＰＭＯＳトランジスタを備え、
前記第２差動対は、前記基準電圧および前記オペアンプの出力電圧に応じた電圧が入力されるＰＭＯＳトランジスタで備える
ことを特徴とする差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動入力電圧の電圧範囲に依存しないで出力電圧を出力する差動増幅回路に関するものである。
【背景技術】
【０００２】
非特許文献１には、ノートンアンプによる差動増幅器回路例が開示されている。実際には、各入力端子のインピーダンスを高インピーダンスにするため、各入力端子にボルテージホロア接続されたオペアンプを接続する必要がある。図１１は従来技術の差動増幅回路１００の構成を示す回路図である。従来技術の差動増幅回路１００は、オペアンプＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４と抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４とを備えている。オペアンプＯＰ１は、上述のノートンアンプとして機能し、オペアンプＯＰ２、ＯＰ３、ＯＰ４は、入力端子ＩＰ、ＩＭ、ＳＧの入力から見たインピーダンスを高インピーダンスにするためにボルテージホロア接続されている。入力端子ＩＰ、ＩＭには差動入力信号が入力される。また、入力端子ＳＧには基準電圧ｅｓｇが入力される。オペアンプＯＰ１は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と共に差動増幅器を構成する。出力端子ＯＵＴからは、基準電圧ｅｓｇを基準とした差動入力信号の差動増幅出力が得られる。
【０００３】
【非特許文献１】臼井義男著、「図解アナログＩＣの全て」、第１版、東京電機大学出版局、昭和６２年１１月１０日、ｐ．４５  図２・１８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、差動入力信号の電圧範囲に依存しない電圧範囲で出力信号を出力するのに当り、複数のオペアンプを組み合わせていたため、回路規模が大きくなり問題である。
【０００５】
更に、差動入力信号の電圧範囲に依存しない電圧範囲で出力信号を出力するとは言うものの、その電圧範囲は、オペアンプＯＰ１の入力電圧範囲に応じて限定された電圧範囲にならざるを得ない。差動入力信号、および基準電圧ｅｓｇは、共にボルテージホロア構成を介してオペアンプＯＰ１を含んで構成される差動増幅器に入力されるからである。差動入力信号、または基準電圧ｅｓｇの少なくとも何れか一つの信号が、オペアンプＯＰ１の入力電圧範囲に応じた電圧範囲から外れる場合には、正常な差動増幅出力を得ることはできない。
【０００６】
本発明は前記背景技術に鑑みなされたものであり、簡易な回路構成により、差動入力信号の電圧範囲に依存しない電圧範囲で出力信号を出力することが可能な差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
その解決手段は、第１の電源電圧で動作し、差動入力電圧の差電圧を、前記差電圧に応じた電流に変換する電圧電流変換部と、前記第１の電源電圧とは独立した第２の電源電圧で動作し、前記電圧電流変換部から出力される電流を、前記電流に応じた電圧に変換して、変換した前記電圧と基準電圧とに基づく出力電圧を出力する電流電圧変換部と、を備えることを特徴とする差動増幅回路である。
【発明の効果】
【０００８】
本発明によれば、差動入力信号の電圧範囲に依存しない電圧範囲で出力信号を出力するのに当り、簡易な回路構成の差動増幅回路を提供することが可能となる。
【０００９】
更に、電圧電流変換部と電流電圧変換部とは、互いに独立した電源電圧である第１および第２電源電圧により給電されるため、電圧電流変換部の入力電圧範囲と、電流電圧変換部の入力電圧範囲とは、別個独立に設定することができる。これにより、電圧電流変換部に入力される差動入力信号の電圧範囲と、電流電圧変換部に入力される基準電圧の電圧範囲とは、別個独立に設定することができる。差動入力信号の電圧範囲に依存しないで基準電圧の電圧範囲を設定して、出力信号を出力することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の差動増幅回路について具体化した第１実施形態を図１〜図６に基づき図面を参照しつつ詳細に説明する。
【００１１】
（第１実施形態）
まず、差動増幅回路１について説明する。図１は、第１実施形態にかかる差動増幅回路１の構成を示す回路図である。
差動増幅回路１は、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４と、定電流源ｉａ、ｉｂ、ｉｃ、ｉｄ、ｉｅ、ｉｆと、抵抗素子Ｒａ、Ｒｂ、Ｒｃと、オペアンプＯＰとを備えている。ＮＭＯＳトランジスタＮ１、Ｎ２および抵抗素子Ｒｂは第１差動対を構成し、ＮＭＯＳトランジスタＮ３、Ｎ４および抵抗素子Ｒｃは第２差動対を構成している。ここで、ＮＭＯＳトランジスタＮ１、Ｎ２は同一のトランジスタサイズを有し、ＮＭＯＳトランジスタＮ３、Ｎ４は同一のトランジスタサイズを有している。
【００１２】
ＮＭＯＳトランジスタＮ１では、ソース端子に定電流源ｉｃの一端が、ゲート端子に入力端子ＩＭが、ドレイン端子にノードＸ１が接続されている。ＮＭＯＳトランジスタＮ２では、ソース端子に定電流源ｉｄの一端が、ゲート端子に入力端子ＩＰが、ドレイン端子にノードＸ２が接続されている。また、ＮＭＯＳトランジスタＮ１のソース端子およびＮＭＯＳトランジスタＮ２のソース端子の間には抵抗素子Ｒｂが接続されている。また、定電流源ｉｃおよびｉｄの他端は、第１の接地電圧ＡＶＳに接続されている。
【００１３】
ＮＭＯＳトランジスタＮ３では、ソース端子に定電流源ｉｅの一端が、ゲート端子にフィードバック端子ＦＢが、ドレイン端子にノードＸ１が接続されている。なお、図１には図示されていないが、通常、フィードバック端子ＦＢは、オペアンプＯＰの出力端子ＯＵＴに接続されて使用される。ＮＭＯＳトランジスタＮ４では、ソース端子に定電流源ｉｆの一端が、ゲート端子にシグナルグランド端子ＳＧが、ドレイン端子にノードＸ２が接続されている。また、ＮＭＯＳトランジスタＮ３のソース端子およびＮＭＯＳトランジスタＮ４のソース端子の間には、抵抗素子Ｒｃが接続されている。また、定電流源ｉeおよびｉｆの他端は、第１の接地電圧ＡＶＳに接続されている。
【００１４】
ノードＸ１には、定電流源ｉａの一端が接続され、ノードＸ２には、定電流源ｉｂの一端が接続されている。さらに、ノードＸ１とノードＸ２との間には、抵抗素子Ｒａが接続されている。また、オペアンプＯＰでは、非反転端子がノードＸ１に接続され、反転端子がノードＸ２に接続されている。また、定電流源ｉaおよびｉbの他端は、第１の電源電圧ＡＶＤに接続されている。さらに、オペアンプＯＰは、第１の電源電圧ＡＶＤおよび第１の接地電圧ＡＶＳとは独立に設定される、第２の電源電圧ＶＨおよび第２の接地電圧ＧＮＤに接続されている。
【００１５】
ここで、定電流源ｉａは定電流源ｉｂに等しい電流が流れ、定電流源ｉｃは定電流源ｉｄに等しい電流が流れ、定電流源ｉｅは、定電流源ｉｆに等しい電流が流れるように設定されている。また、定電流源ｉａの電流は、定電流源ｉｃの電流および定電流源ｉｅの電流の和電流であり、定電流源ｉｂの電流は、定電流源ｉｄの電流および定電流源ｉｆの電流の和電流であるように設定されている。
【００１６】
次に、定電流源ｉａ、ｉｂについて説明する。図２は、定電流源ｉａ、ｉｂの具体例を示す回路図である。定電流源ｉａ、ｉｂは、共に同じ回路構成を有しており、ＰＭＯＳトランジスタＰｒ１、Ｐｉａ、Ｐｉｂと、一端が第１の接地電圧ＡＶＳに接続された定電流源ｉｒ１とを備えている。
【００１７】
ＰＭＯＳトランジスタＰｒ１では、ドレイン端子が定電流源ｉｒ１の他端および自身のゲート端子に接続されている。また、ＰＭＯＳトランジスタＰｒ１のドレイン端子は、ＰＭＯＳトランジスタＰｉａのゲート端子およびＰＭＯＳトランジスタＰｉｂのゲート端子に接続されている。
【００１８】
これにより、ＰＭＯＳトランジスタＰｒ１と、ＰＭＯＳトランジスタＰｉａ、Ｐｉｂとはカレントミラー回路を構成する。従って、ＰＭＯＳトランジスタＰｒ１に流れる電流と等しい電流が、ＰＭＯＳトランジスタＰｉａ、Ｐｉｂに流れることとなる。すなわち、定電流源ｉｒ１の電流が、ＰＭＯＳトランジスタＰｉａ、Ｐｉｂに流れ、定電流源ｉａ、ｉｂを構成することとなる。
【００１９】
次に、定電流源ｉｃ、ｉｄについて説明する。図３は、定電流源ｉｃ、ｉｄの具体例を示す回路図である。定電流源ｉｃ、ｉｄは、共に同じ回路構成を有しており、ＮＭＯＳトランジスタＮｒ２、Ｎｉｃ、Ｎｉｄと、一端が第１の電源電圧ＡＶＤに接続された定電流源ｉｒ２とを備えている。
【００２０】
ＮＭＯＳトランジスタＮｒ２では、ドレイン端子が定電流源ｉｒ２の他端および自身のゲート端子に接続されている。また、ＮＭＯＳトランジスタＮｒ２のドレイン端子は、ＮＭＯＳトランジスタＮｉｃのゲート端子、およびＮＭＯＳトランジスタＮｉｄのゲート端子に接続されている。
【００２１】
これにより、ＮＭＯＳトランジスタＮｒ２と、ＮＭＯＳトランジスタＮｉｃ、Ｎｉｄとはカレントミラー回路を構成する。従って、ＮＭＯＳトランジスタＮｒ２に流れる電流と等しい電流が、ＮＭＯＳトランジスタＮｉｃ、Ｎｉｄに流れることとなる。すなわち、定電流源ｉｒ２の電流が、ＮＭＯＳトランジスタＮｉｃ、Ｎｉｄに流れ、定電流源ｉｃ、ｉｄを構成することとなる。
【００２２】
また、定電流源ｉe、ｉfについては、図３の回路構成において、第１の電源電圧および接地電圧ＡＶＤ、ＡＶＳに代えて第２の電源電圧および接地電圧ＶＨ、ＧＮＤに接続すればよい。その他の回路構成は、図３の回路構成と同様な回路構成とすることができる。
【００２３】
次に、差動増幅回路１において入力端子ＩＰの電圧が入力端子ＩＭの電圧に等しい場合の動作について説明する。図４は、差動増幅回路１の各部の状態を示す回路図である。
【００２４】
ここで、定電流源ｉａ、ｉｂの電流は２００μＡ、定電流源ｉｃ、ｉｄ、ｉｅ、ｉｆの電流は１００μＡに設定されている。また、抵抗素子Ｒａ、Ｒｂ、Ｒｃの抵抗値はそれぞれ１００ｋΩに設定されている。さらに、フィードバック端子ＦＢは、出力端子ＯＵＴに接続され、シグナルグランド端子ＳＧは、基準電圧ｅｓｇ＝２．０Ｖに接続されている。
【００２５】
このとき、入力端子ＩＭに１．０Ｖおよび入力端子ＩＰに１．０Ｖが印加されると、ＮＭＯＳトランジスタＮ１のゲート−ソース間電圧およびＮＭＯＳトランジスタＮ２のゲート−ソース間電圧が等しいため、ＮＭＯＳトランジスタＮ１のソース端子およびＮＭＯＳトランジスタＮ２のソース端子は同電圧となる。従って、抵抗素子Ｒｂの両端には電圧差が発生しないため、抵抗素子Ｒｂには電流が流れない。
【００２６】
抵抗素子Ｒｂに電流が流れないため、定電流源ｉｃに流れる電流は全てＮＭＯＳトランジスタＮ１を流れる電流であり、定電流源ｉｄに流れる電流は全てＮＭＯＳトランジスタＮ２を流れる電流である。ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２を流れる電流は共に１００μＡである。定電流源ｉａに流れる２００μＡと、ＮＭＯＳトランジスタＮ１に流れる１００μＡとの差電流は１００μＡである。そして、ＮＭＯＳトランジスタＮ３を介して、１００μＡの定電流源ｉｅに、この差電流１００μＡ全てが流れ込む。また、定電流源ｉｂに流れる２００μＡと、ＮＭＯＳトランジスタＮ２に流れる１００μＡとの差電流は１００μＡである。そして、ＮＭＯＳトランジスタＮ４を介して、１００μＡの定電流源ｉｆに、この差電流１００μＡ全てが流れ込む。すなわち、定電流源ｉａからの電流は、ＮＭＯＳトランジスタＮ１、Ｎ３に流れ、定電流源ｉｂからの電流は、ＮＭＯＳトランジスタＮ２、Ｎ４に流れるため、抵抗素子Ｒａには電流が流れず、抵抗素子Ｒａの両端には電圧差が発生しないこととなる。
【００２７】
さらに、定電流源ｉｅが流そうとする電流１００μＡは、全てＮＭＯＳトランジスタＮ３を介して供給され、定電流源ｉｆが流そうとする電流１００μＡは、全てＮＭＯＳトランジスタＮ４を介して供給される。このため、定電流源ｉｅおよび定電流源ｉｆに流れ込む電流は、抵抗素子Ｒｃを介して流れることはない。これにより、抵抗素子Ｒｃの両端の電圧差は０Ｖとなる。従って、ＮＭＯＳトランジスタＮ３、Ｎ４のソース端子は同電圧となる。
また、ＮＭＯＳトランジスタＮ３、Ｎ４は同じトランジスタサイズであるため、ＮＭＯＳトランジスタＮ３のゲート−ソース間電圧およびＮＭＯＳトランジスタＮ４のゲート−ソース間電圧も共に同じ電圧で動作する。従って、ＮＭＯＳトランジスタＮ３のゲート電圧とＮＭＯＳトランジスタＮ４のゲート電圧が同じ電圧値でなければならない。
【００２８】
オペアンプＯＰは、ＮＭＯＳトランジスタＮ３およびＮＭＯＳトランジスタＮ４のゲート電圧が等しくなるように動作する。従って、ＮＭＯＳトランジスタＮ４のゲート電圧であるシグナルグランド端子ＳＧが２．０Ｖであるから、ＮＭＯＳトランジスタＮ３のゲート電圧であるフィードバック端子ＦＢが２．０ＶとなるようにオペアンプＯＰが動作し、出力端子ＯＵＴの電圧値が２．０Ｖとなる。
【００２９】
ここで、オペアンプＯＰに供給される第２の電源電圧および接地電圧ＶＨ、ＧＮＤは、入力端子ＩＭ、ＩＰが接続されているＮＭＯＳトランジスタＮ１、Ｎ２を備える第１差動対に供給される、第１の電源電圧および接地電圧ＡＶＤ、ＡＤＳとは別個独立に設定される。このため、シグナルグランド端子ＳＧに印加される基準電圧ｅｓｇは、２．０Ｖに限らず自由に設定することができ、設定された基準電圧に応じた電圧範囲の出力信号がフィードバック端子ＦＢ（出力端子ＯＵＴ）から出力される。
【００３０】
次に、差動増幅回路１において入力端子ＩＰの電圧が入力端子ＩＭの電圧よりも高い場合の動作について説明する。図５および図６は、差動増幅回路１の各部の状態を示す回路図である。図５は入力端子ＩＰの電圧が変化した直後の過渡時の状態を示し、図６は各部の状態が収束した状態を示している。
【００３１】
ここで、図４と同様に、定電流源ｉａ、ｉｂの電流は２００μＡ、定電流源ｉｃ、ｉｄ、ｉｅ、ｉｆの電流は１００μＡに設定されている。また、抵抗素子Ｒａ、Ｒｂ、Ｒｃの抵抗値はそれぞれ１００ｋΩに設定されている。さらに、フィードバック端子ＦＢは、出力端子ＯＵＴに接続され、シグナルグランド端子ＳＧは、基準電圧ｅｓｇ＝２．０Ｖに接続されている。
【００３２】
図５において、入力端子ＩＭに１．０Ｖおよび入力端子ＩＰに１．５Ｖが印加されると、ＮＭＯＳトランジスタＮ１のゲート−ソース間電圧およびＮＭＯＳトランジスタＮ２のゲート−ソース間電圧が等しいため、抵抗素子Ｒｂの両端に０．５Ｖの電圧が印加される。抵抗素子Ｒｂの抵抗値は１００ｋΩであるため、抵抗素子Ｒｂには、ＮＭＯＳトランジスタＮ２のソース端子側からＮＭＯＳトランジスタＮ１のソース端子側に向かって５μＡの電流が流れることとなる。
【００３３】
定電流源ｉｃ、ｉｄに流れる電流は１００μＡで一定のため、ＮＭＯＳトランジスタＮ１を流れる電流は、定電流源ｉｃを流れる１００μＡから抵抗素子Ｒｂに流れる電流である５μＡが差し引かれて９５μＡとなる。また、ＮＭＯＳトランジスタＮ２を流れる電流は、定電流源ｉｄを流れる１００μＡに、抵抗素子Ｒｂに流れる電流である５μＡが加えられて１０５μＡとなる。
【００３４】
定電流源ｉａからＮＭＯＳトランジスタＮ１に流れる電流を除いた電流は１０５μＡ、定電流源ｉｂからＮＭＯＳトランジスタＮ２に流れる電流を除いた電流は９５μＡとなる。定電流源ｉｅ、ｉｆは１００μＡの定電流源である。このため、定電流源ｉａからＮＭＯＳトランジスタＮ１に流れる電流を除いた余りの電流１０５μＡは、ＮＭＯＳトランジスタＮ３を流れて定電流源ｉｅに向うノード電流ｉＸ１の１００μＡと、抵抗素子Ｒａを介して、ノード電流ｉＸ２の一部として定電流源ｉｆに向う５μＡとに分かれる。ノード電流ｉＸ２は、定電流源ｉｂからＮＭＯＳトランジスタＮ２に流れる電流を除いた余りの電流９５μＡが加えられて、ＮＭＯＳトランジスタＮ４を流れて定電流源ｉｆに向って流れることとなる。
【００３５】
ここで、抵抗素子Ｒａを流れる電流は５μＡである。抵抗素子Ｒａの抵抗値は１００ｋΩであるため、抵抗素子Ｒａの両端には、ＮＭＯＳトランジスタＮ１のドレイン端子側を高電位として０．５Ｖの電圧差が生ずることとなる。この時点ではまだ、ＮＭＯＳトランジスタＮ３およびＮＭＯＳトランジスタＮ４のゲート電圧は変化していないため、抵抗素子Ｒｃの両端には電圧差が生じていない。このため、抵抗素子Ｒｃには電流が流れていない。
【００３６】
抵抗素子Ｒｃに流れる電流はＮＭＯＳトランジスタＮ３およびＮＭＯＳトランジスタＮ４のソース電圧差で決まる。また、ＮＭＯＳトランジスタＮ３およびＮＭＯＳトランジスタＮ４のゲート−ソース間電圧は同じ電圧であるため、ゲート電圧差が制御されなければならない。ＮＭＯＳトランジスタＮ４のゲート電圧はシグナルグランド端子ＳＧに印加されている基準電圧ｅｓｇ＝２．０Ｖであり、ＮＭＯＳトランジスタＮ３のゲート電圧はフィードバック端子ＦＢに接続されたオペアンプＯＰの出力端子ＯＵＴの電圧である。
【００３７】
オペアンプＯＰの非反転入力端子および反転入力端子には、抵抗素子Ｒａの両端に生じた電圧差が入力されている。オペアンプＯＰは、ＮＭＯＳトランジスタＮ３のゲート端子であるフィードバック端子ＦＢに出力端子ＯＵＴが接続されているため、非反転入力端子および反転入力端子の電圧差がなくなるように動作する。具体的には、抵抗素子Ｒａの両端に生じた電圧差がなくなるように、定電流源ｉａから抵抗素子Ｒａに流れこんでいる５μＡがなくなる方向、すなわち、ＮＭＯＳトランジスタＮ３を流れるノード電流ｉＸ１が５μＡ増やされ、ＮＭＯＳトランジスタＮ４を流れるノード電流ｉＸ２が５μＡ減らされる方向に動作することとなる。
【００３８】
図６では、ＮＭＯＳトランジスタＮ３を流れるノード電流ｉＸ１が５μＡ増えて１０５μＡとなり、ＮＭＯＳトランジスタＮ４を流れるノード電流ｉＸ２が５μＡ減らされて９５μＡとなった状態を示す。この状態において、定電流源ｉｅおよび定電流源ｉｆが流そうとする電流はそれぞれ１００μＡ一定であるため、それらの定電流を満たすように抵抗素子Ｒｃに電流を流す必要がある。定電流源ｉｅには、１０５μＡのノード電流ｉＸ１のうち１００μＡが流れ込み、余り電流の５μＡは抵抗素子Ｒｃを介して定電流源ｉｆに流れる。定電流源ｉｆには、ノード電流ｉＸ２の９５μＡに、抵抗素子Ｒｃを介して流れるノード電流ｉＸ１の余り電流の５μＡが加えられた１００μＡが流れ込む。
【００３９】
すなわち、差動増幅回路１は、ＮＭＯＳトランジスタＮ３から抵抗素子Ｒｃを介して、定電流源ｉｆに流れ込む電流が５μＡとなるように動作することとなる。ＮＭＯＳトランジスタＮ４のゲート電圧は、基準電圧ｅｓｇ＝２．０Ｖ固定である。このため、ＮＭＯＳトランジスタＮ３のゲート電圧を上昇させることにより、抵抗素子Ｒｃに流される電流が設定される。抵抗素子Ｒｃの抵抗値は１００ｋΩであるため、５μＡの電流が流されるためには０．５Ｖの電圧差が必要となる。ＮＭＯＳトランジスタＮ３およびＮＭＯＳトランジスタＮ４のゲート−ソース間電圧差が等しいので、オペアンプＯＰは、ＮＭＯＳトランジスタＮ３のゲート電圧がＮＭＯＳトランジスタＮ４のゲート電圧よりも０．５Ｖ高くなるように動作することとなる。
【００４０】
この場合、ＮＭＯＳトランジスタＮ３のゲート端子であるフィードバック端子ＦＢをバイアスするのは、オペアンプＯＰである。オペアンプＯＰは第２の電源電圧および接地電圧ＶＨ、ＧＮＤが供給されて動作する。これに対して、ＮＭＯＳトランジスタＮ１、Ｎ２を含んで構成され、入力端子ＩＭ、ＩＰが接続されている第１差動対は、第２の電源電圧および接地電圧ＶＨ、ＧＮＤとは独立の第１の電源電圧および接地電圧ＡＶＤ、ＡＶＳが供給されて動作する。従って、オペアンプＯＰ、およびＮＭＯＳトランジスタＮ３、Ｎ４で構成される第２差動対は、入力端子ＩＭ、ＩＰに入力される差動入力信号の電圧範囲とは無関係に動作する。基準電圧ｅｓｇの電圧値を、差動入力信号の電圧範囲とは無関係に設定することができる。
【００４１】
定電流源ｉａからＮＭＯＳトランジスタＮ１に流れる電流を除いた電流１０５μＡは全てノード電流ｉＸ１となって、ＮＭＯＳトランジスタＮ３に流れる。また、定電流源ｉｂからＮＭＯＳトランジスタＮ２に流れる電流を除いた電流９５μＡは全てノード電流ｉＸ２となって、ＮＭＯＳトランジスタＮ４に流れる。これにより、抵抗素子Ｒａを流れる電流は０μＡとなり、抵抗素子Ｒａの両端には電圧差が生じないこととなる。
【００４２】
以上により、入力端子ＩＭおよび入力端子ＩＰに印加された差電圧は、一旦電流に変換されたのち、抵抗素子Ｒｃの両端の差電圧となる。この差電圧が、ＮＭＯＳトランジスタＮ３、Ｎ４のゲート端子であるフィードバック端子ＦＢ、シグナルグランド端子ＳＧにつながる。その結果、シグナルグランド端子ＳＧに印加される基準電圧ｅｓｇを基準として、フィードバック端子ＦＢには、差動入力信号の差電圧が加算された電圧が出力される。この場合、オペアンプＯＰに供給される第２の電源電圧および接地電圧ＶＨ、ＧＮＤは、入力端子ＩＭ、ＩＰが接続されるＮＭＯＳトランジスタＮ１、Ｎ２に供給される第１の電源電圧および接地電圧ＡＶＤ、ＡＶＳとは独立に設定される。このため、入力端子ＩＭ、ＩＰに印加される差動入力信号の電圧範囲とは無関係に、フィードバック端子ＦＢすなわち出力端子ＯＵＴに出力される出力信号の電圧範囲を設定することができる。
【００４３】
第１実施形態では、抵抗素子Ｒｂの抵抗値および抵抗素子Ｒｃの抵抗値がいずれも同じ１００ｋΩの場合について説明したが、それぞれの抵抗素子の抵抗値が異なる場合について、オペアンプＯＰから出力される出力信号の電圧の変移について考察する。差動増幅回路１のゲインＧをゲインＧ＝ΔＶｏｕｔ／ΔＶｉｎとするとき（ここで、ΔＶｉｎは差電圧、すなわち、入力端子ＩＰの電圧−入力端子ＩＭの電圧であり、ΔＶｏｕｔはΔＶｉｎが０でない場合のオペアンプＯＰの出力電圧−ΔＶｉｎが０である場合のオペアンプＯＰの出力電圧とする）、オペアンプＯＰは、抵抗素子Ｒａの両端の電圧差が０Ｖとなるように動作する。すなわち、以上で説明したように、抵抗素子Ｒｂに流れる電流と抵抗素子Ｒｃに流れる電流とが同じ電流となるように動作することとなる。ここで、抵抗素子Ｒｂに流れる電流をiＲｂ、抵抗素子Ｒｃに流れる電流をｉＲｃとするとき、ｉＲｂ＝ΔＶｉｎ／Ｒｂ、ｉＲｃ＝ΔＶｏｕｔ／Ｒｃであるため、ΔＶｉｎ／Ｒｂ＝ΔＶｏｕｔ／Ｒｃの関係が成立する。この式から、ΔＶｏｕｔ／ΔＶｉｎ＝Ｒｃ／Ｒｂとなり、ゲインＧ＝Ｒｃ／Ｒｂとなる。
【００４４】
以上、説明したとおり第１実施形態にかかる差動増幅回路１では、４つのＮＭＯＳトランジスタＮ１〜Ｎ４と、３つの抵抗素子Ｒａ〜Ｒｃと、６つの定電流源ｉａ〜ｉｆと、１つのオペアンプＯＰで、各々の入力端子ＩＭ、ＩＰが高インピーダンスであり、差動入力信号の電圧範囲に依存しないで出力信号を出力する差動増幅回路１を構成することができる。従来技術では、図１１に示すように、同機能の差動増幅回路を構成するのに当り、４つのオペアンプＯＰ１〜ＯＰ４と４つの抵抗素子Ｒ１〜Ｒ４が必要であった。これに対して、第１実施形態の差動増幅回路１では、より簡易な回路で差動増幅回路を構成することができる。
【００４５】
また、差動増幅回路１では、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２を備える第１差動対と、定電流源ｉａ、ｉｂ、ｉｃ、ｉｄと、抵抗素子Ｒｂとで電圧電流変換部を構成している。また、抵抗素子Ｒａと、オペアンプＯＰと、ＮＭＯＳトランジスタＮ３およびＮＭＯＳトランジスタＮ４を備える第２差動対と、抵抗素子Ｒｃと、定電流源ｉｅ、ｉｆとで電流電圧変換部を構成している。
【００４６】
ここで、電圧電流変換部は、第１の電源電圧および接地電圧ＡＶＤ、ＡＶＳが供給されており、電流電圧変換部は、第１の電源電圧および接地電圧ＡＶＤ、ＡＶＳとは独立な、第２の電源電圧および接地電圧ＶＨ、ＧＮＤが供給されている。
【００４７】
これにより、簡易な回路構成で、入力端子ＩＰおよび入力端子ＩＭに入力される差動入力信号の電圧範囲には関係なく、シグナルグランド端子ＳＧに印加される基準電圧ｅｓｇの電圧範囲を設定して、フィードバック端子ＦＢから差電圧を得ることができる。
【００４８】
（第２実施形態）
まず、差動増幅回路１ａについて説明する。図７は、第２実施形態にかかる差動増幅回路１ａの構成を示す回路図である。ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４と、定電流源ｉａａ、ｉｂａ、ｉｃａ、ｉｄａ、ｉｅａ、ｉｆａと、抵抗素子Ｒａａ、Ｒｂａ、Ｒｃａと、オペアンプＯＰとを備えている。ＰＭＯＳトランジスタＰ１、Ｐ２および抵抗素子Ｒｂａは第１差動対を構成し、ＰＭＯＳトランジスタＰ３、Ｐ４および抵抗素子Ｒｃａは第２差動対を構成している。ここで、ＰＭＯＳトランジスタＰ１、Ｐ２は同一のトランジスタサイズを有し、ＰＭＯＳトランジスタＰ３、Ｐ４は同一のトランジスタサイズを有している。
【００４９】
ＰＭＯＳトランジスタＰ１では、ソース端子に定電流源ｉｃａの一端が、ゲート端子に入力端子ＩＭが、ドレイン端子にノードＸ１ａが接続されている。ＰＭＯＳトランジスタＰ２では、ソース端子に定電流源ｉｄａの一端が、ゲート端子に入力端子ＩＰが、ドレイン端子にノードＸ２ａが接続されている。また、ＰＭＯＳトランジスタＰ１のソース端子およびＰＭＯＳトランジスタＰ２のソース端子の間には抵抗素子Ｒｂａが接続されている。また、定電流源ｉｃａおよびｉｄａの他端は、第１の電源電圧ＡＶＤに接続されている。
【００５０】
ＰＭＯＳトランジスタＰ３では、ソース端子に定電流源ｉｅａの一端が、ゲート端子にフィードバック端子ＦＢが、ドレイン端子にノードＸ１ａが接続されている。なお、図７には図示されていないが、通常、フィードバック端子ＦＢは、オペアンプＯＰの出力端子ＯＵＴに接続されて使用される。ＰＭＯＳトランジスタＰ４では、ソース端子に定電流源ｉｆａの一端が、ゲート端子にシグナルグランド端子ＳＧが、ドレイン端子にノードＸ２ａが接続されている。また、ＰＭＯＳトランジスタＰ３のソース端子およびＰＭＯＳトランジスタＰ４のソース端子の間には、抵抗素子Ｒｃａが接続されている。また、定電流源ｉeａおよびｉｆａの他端は、第２の電源電圧ＶＨに接続されている。
【００５１】
ノードＸ１ａには、定電流源ｉａａの一端が接続され、ノードＸ２ａには、定電流源ｉｂａの一端が接続されている。さらに、ノードＸ１ａとノードＸ２ａとの間には、抵抗素子Ｒａａが接続されている。また、オペアンプＯＰでは、反転端子がノードＸ１ａに接続され、非反転端子がノードＸ２ａに接続されている。また、定電流源ｉaａおよびｉbａの他端は、第１の接地電圧ＡＶＳに接続されている。さらに、オペアンプＯＰは、第１の電源電圧ＡＶＤおよび第１の接地電圧ＡＶＳとは独立に設定される、第２の電源電圧ＶＨおよび第２の接地電圧ＧＮＤに接続されている。
【００５２】
ここで、定電流源ｉａａは定電流源ｉｂａに等しい電流が流れ、定電流源ｉｃａは定電流源ｉｄａに等しい電流が流れ、定電流源ｉｅａは、定電流源ｉｆａに等しい電流が流れるように設定されている。また、定電流源ｉａａの電流は、定電流源ｉｃａの電流および定電流源ｉｅａの電流の和電流であり、定電流源ｉｂａの電流は、定電流源ｉｄａの電流および定電流源ｉｆａの電流の和電流であるように設定されている。
【００５３】
定電流源ｉａａ、ｉｂａ、ｉｃａ、ｉｄａ、ｉｅａ、ｉｆａは第１実施形態における定電流源ｉａ、ｉｂ、ｉｃ、ｉｄ、ｉｅ、ｉｆと同様のカレントミラー回路を用い、使用するトランジスタの極性および定電流源への接続の極性が反転されて構成されている。
【００５４】
次に、差動増幅回路１ａにおいて入力端子ＩＰの電圧が入力端子ＩＭの電圧に等しい場合の動作について説明する。図８は、差動増幅回路１ａの各部の状態を示す回路図である。
【００５５】
ここで、定電流源ｉａａ、ｉｂａの電流は２００μＡ、定電流源ｉｃａ、ｉｄａ、ｉｅａ、ｉｆａの電流は１００μＡに設定されている。また、抵抗素子Ｒａａ、Ｒｂａ、Ｒｃａの抵抗値はそれぞれ１００ｋΩに設定されている。さらに、フィードバック端子ＦＢは、出力端子ＯＵＴに接続され、シグナルグランド端子ＳＧは、基準電圧ｅｓｇ＝２．０Ｖに接続されている。
【００５６】
このとき、入力端子ＩＭに１．０Ｖおよび入力端子ＩＰに１．０Ｖが印加されると、ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧およびＰＭＯＳトランジスタＰ２のゲート−ソース間電圧が等しいため、ＰＭＯＳトランジスタＰ１のソース端子およびＰＭＯＳトランジスタＰ２のソース端子は同電圧となる。従って、抵抗素子Ｒｂａの両端には電圧差が発生しないため、抵抗素子Ｒｂａには電流が流れない。
【００５７】
抵抗素子Ｒｂａに電流が流れないため、定電流源ｉｃａから流れ出す電流は全てＰＭＯＳトランジスタＰ１を流れる電流であり、定電流源ｉｄａから流れ出す電流は全てＰＭＯＳトランジスタＰ２を流れる電流である。ＰＭＯＳトランジスタＰ１およびＰＭＯＳトランジスタＰ２を流れる電流は共に１００μＡである。定電流源ｉａａに流れる２００μＡと、ＰＭＯＳトランジスタＰ１に流れる１００μＡの差電流は１００μＡである。よって、ＰＭＯＳトランジスタＰ３からの電流は１００μＡとなる。また、定電流源ｉｂａに流れる２００μＡと、ＰＭＯＳトランジスタＰ２に流れる１００μＡとの差電流は１００μＡである。よって、ＰＭＯＳトランジスタＰ４からの電流は１００μＡとなる。すなわち、定電流源ｉａａに向う電流は、ＰＭＯＳトランジスタＰ１、Ｐ３に流れ、定電流源ｉｂａに向う電流は、ＰＭＯＳトランジスタＰ２、Ｐ４に流れるため、抵抗素子Ｒａａには電流が流れず、抵抗素子Ｒａａの両端には電圧差が発生しないこととなる。
【００５８】
さらに、定電流源ｉｅａが流そうとする電流１００μＡは、全てＰＭＯＳトランジスタＰ３を介して供給され、定電流源ｉｆａが流そうとする電流１００μＡは、全てＰＭＯＳトランジスタＰ４を介して供給される。このため、定電流源ｉｅａおよび定電流源ｉｆａが流す電流は、抵抗素子Ｒｃａを介して流れることはない。これにより、抵抗素子Ｒｃａの両端の電圧差は０Ｖとなる。従って、ＰＭＯＳトランジスタＰ３、Ｐ４のソース端子は同電圧となる。
【００５９】
また、ＰＭＯＳトランジスタＰ３、Ｐ４は同じトランジスタサイズであるため、ＰＭＯＳトランジスタＰ３のゲート−ソース間電圧およびＰＭＯＳトランジスタＰ４のゲート−ソース間電圧も共に同じ電圧で動作する。従って、ＰＭＯＳトランジスタＰ３のゲート電圧とＰＭＯＳトランジスタＮ４のゲート電圧が同じ電圧値でなければならない。
【００６０】
オペアンプＯＰは、ＰＭＯＳトランジスタＰ３およびＰＭＯＳトランジスタＰ４のゲート電圧が等しくなるように動作する。従って、ＰＭＯＳトランジスタＰ４のゲート電圧であるシグナルグランド端子ＳＧが２．０Ｖであるから、ＰＭＯＳトランジスタＰ３のゲート電圧であるフィードバック端子ＦＢが２．０ＶとなるようにオペアンプＯＰが動作し、出力端子ＯＵＴの電圧値が２．０Ｖとなる。
【００６１】
ここで、オペアンプＯＰに供給される第２の電源電圧および接地電圧ＶＨ、ＧＮＤは、入力端子ＩＭ、ＩＰが接続されているＰＭＯＳトランジスタＰ１、Ｐ２を備える第１差動対に供給される、第１の電源電圧および接地電圧ＡＶＤ、ＡＤＳとは別個独立に設定される。このため、シグナルグランド端子ＳＧに印加される基準電圧ｅｓｇは、２．０Ｖに限らず自由に設定することができ、設定された基準電圧に応じた電圧範囲の出力信号がフィードバック端子ＦＢ（出力端子ＯＵＴ）から出力される。
【００６２】
次に、差動増幅回路１ａにおいて入力端子ＩＰの電圧が入力端子ＩＭの電圧よりも高い場合の動作について説明する。図９および図１０は、差動増幅回路１ａの各部の状態を示す回路図である。図９は入力端子ＩＰの電圧が変化した直後の過渡時の状態を示し、図１０は各部の状態が収束した状態を示している。
【００６３】
ここで、図８と同様に、定電流源ｉａａ、ｉｂａの電流は２００μＡ、定電流源ｉｃａ、ｉｄａ、ｉｅａ、ｉｆａの電流は１００μＡに設定されている。また、抵抗素子Ｒａａ、Ｒｂａ、Ｒｃａの抵抗値はそれぞれ１００ｋΩに設定されている。さらに、フィードバック端子ＦＢは、出力端子ＯＵＴに接続され、シグナルグランド端子ＳＧは、基準電圧ｅｓｇ＝２．０Ｖに接続されている。
【００６４】
図９において、入力端子ＩＭに１．０Ｖおよび入力端子ＩＰに１．５Ｖが印加されると、ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧およびＰＭＯＳトランジスタＰ２のゲート−ソース間電圧が等しいため、抵抗素子Ｒｂａの両端に０．５Ｖの電圧が印加される。抵抗素子Ｒｂａの抵抗値は１００ｋΩであるため、抵抗素子Ｒｂａには、ＰＭＯＳトランジスタＰ２のソース端子側からＰＭＯＳトランジスタＰ１のソース端子側に向かって５μＡの電流が流れることとなる。
【００６５】
定電流源ｉｃａ、ｉｄａに流れる電流は１００μＡで一定のため、ＰＭＯＳトランジスタＰ１を流れる電流は、定電流源ｉｃａから流れ出す１００μＡに、抵抗素子Ｒｂａに流れる電流である５μＡが加えられて１０５μＡとなる。また、ＰＭＯＳトランジスタＰ２を流れる電流は、定電流源ｉｄａから流れ出す１００μＡから抵抗素子Ｒｂａに流れる電流である５μＡが差し引かれて９５μＡとなる。
【００６６】
定電流源ｉａａからＰＭＯＳトランジスタＰ１に流れる電流を除いた電流は９５μＡ、定電流源ｉｂａからＰＭＯＳトランジスタＰ２に流れる電流を除いた電流は１０５μＡとなる。ここで、定電流源ｉｅａ、ｉｆａは１００μＡの定電流源である。このため、定電流源ｉｂａからＰＭＯＳトランジスタＰ２に流れる電流を除いた余りの電流１０５μＡは、ＰＭＯＳトランジスタＰ４を流れて定電流源ｉｆａから供給されるノード電流ｉＸ２ａの１００μＡと、抵抗素子Ｒａａを流れて、定電流源ｉｂａに向う５μＡとに分かれる。また、定電流源ｉａａからＰＭＯＳトランジスタＰ１に流れる電流を除いた余りの電流９５μＡは、定電流源ｉｅａからＰＭＯＳトランジスタＰ３を介して流れるノード電流ｉＸ１ａの１００μＡから供給される。ノード電流ｉＸ１ａの残りの５μＡは、抵抗素子Ｒａａを流れる。
【００６７】
ここで、抵抗素子Ｒａａを流れる電流は５μＡである。抵抗素子Ｒａａの抵抗値は１００ｋΩであるため、抵抗素子Ｒａａの両端には、ＰＭＯＳトランジスタＰ１のドレイン端子側を高電位として０．５Ｖの電圧差が生ずることとなる。この時点ではまだ、ＰＭＯＳトランジスタＰ３およびＰＭＯＳトランジスタＰ４のゲート電圧は変化していないため、抵抗素子Ｒｃａの両端には電圧差が生じていない。このため、抵抗素子Ｒｃａには電流が流れていない。
【００６８】
抵抗素子Ｒｃａに流れる電流はＰＭＯＳトランジスタＰ３およびＰＭＯＳトランジスタＰ４のソース電圧差で決まる。また、ＰＭＯＳトランジスタＰ３およびＰＭＯＳトランジスタＰ４のゲート−ソース間電圧は同じ電圧であるため、ゲート電圧差が制御されなければならない。ＰＭＯＳトランジスタＰ４のゲート電圧はシグナルグランド端子ＳＧに印加されている基準電圧ｅｓｇ＝２．０Ｖであり、ＰＭＯＳトランジスタＰ３のゲート電圧はフィードバック端子ＦＢに接続されたオペアンプＯＰの出力端子ＯＵＴの電圧である。
【００６９】
オペアンプＯＰの非反転入力端子および反転入力端子には、抵抗素子Ｒａａの両端に生じた電圧差が入力されている。オペアンプＯＰは、ＰＭＯＳトランジスタＰ３のゲート端子であるフィードバック端子ＦＢに出力端子ＯＵＴが接続されているため、非反転入力端子および反転入力端子の電圧差がなくなるように動作する。具体的には、抵抗素子Ｒａａの両端に生じた電圧差がなくなるように、抵抗素子Ｒａａから定電流源ｉｂａに流れこんでいる５μＡがなくなる方向、すなわち、ＰＭＯＳトランジスタＰ３を流れるノード電流ｉＸ１ａが５μＡ減らされ、ＰＭＯＳトランジスタＰ４を流れるノード電流ｉＸ２ａが５μＡ増やされる方向に動作することとなる。
【００７０】
図１０では、ＰＭＯＳトランジスタＰ３を流れるノード電流ｉＸ１ａが５μＡ減らされて９５μＡとなる。また、ＰＭＯＳトランジスタＰ４を流れるノード電流ｉＸ２ａが５μＡ増えて１０５μＡとなった状態を示す。この状態において、定電流源ｉｅａおよび定電流源ｉｆａが流そうとする電流はそれぞれ１００μＡ一定であるため、それらの定電流を満たすように抵抗素子Ｒｃａに電流を流す必要がある。定電流源ｉｆａからは、１０５μＡのノード電流ｉＸ２ａのうち１００μＡが流れ出し、不足電流の５μＡは抵抗素子Ｒｃａを介して定電流源ｉｅａから流れる。定電流源ｉｅａからは、ノード電流ｉＸ２ａの９５μＡに、抵抗素子Ｒｃａを介して流れるノード電流ｉＸ１ａの不足電流の５μＡが加えられた１００μＡが流れ出す。
【００７１】
すなわち、差動増幅回路１ａは、定電流源ｉｅａから抵抗素子Ｒｃａを介して、ＰＭＯＳトランジスタＰ４に流れ出す電流が５μＡとなるように動作することとなる。ＰＭＯＳトランジスタＰ４のゲート電圧は、基準電圧ｅｓｇ＝２．０Ｖ固定である。このため、ＰＭＯＳトランジスタＰ３のゲート電圧を上昇させることにより、抵抗素子Ｒｃａに流される電流が設定される。抵抗素子Ｒｃａの抵抗値は１００ｋΩであるため、５μＡの電流が流されるためには０．５Ｖの電圧差が必要となる。ＰＭＯＳトランジスタＰ３およびＰＭＯＳトランジスタＰ４のゲート−ソース間電圧差が等しいので、オペアンプＯＰは、ＰＭＯＳトランジスタＰ３のゲート電圧がＰＭＯＳトランジスタＰ４のゲート電圧よりも０．５Ｖ高くなるように動作することとなる。
【００７２】
この場合、ＰＭＯＳトランジスタＰ３のゲート端子であるフィードバック端子ＦＢをバイアスするのは、オペアンプＯＰである。オペアンプＯＰは第２の電源電圧および接地電圧ＶＨ、ＧＮＤが供給されて動作する。これに対して、ＰＭＯＳトランジスタＰ１、Ｐ２を含んで構成され、入力端子ＩＭ、ＩＰが接続されている第１差動対は、第２の電源電圧および接地電圧ＶＨ、ＧＮＤとは独立の第１の電源電圧および接地電圧ＡＶＤ、ＡＶＳが供給されて動作する。従って、オペアンプＯＰ、およびＰＭＯＳトランジスタＰ３、Ｐ４で構成される第２差動対は、入力端子ＩＭ、ＩＰに入力される差動入力信号の電圧範囲とは無関係に動作する。基準電圧ｅｓｇの電圧値を、差動入力信号の電圧範囲とは無関係に設定することができる。
【００７３】
定電流源ｉａａからＰＭＯＳトランジスタＰ１に流れる電流を除いた電流９５μＡは、全てノード電流ｉＸ１ａとなって、ＰＭＯＳトランジスタＰ３に流れる。また、定電流源ｉｂａからＰＭＯＳトランジスタＰ２に流れる電流を除いた電流１０５μＡは、全てノード電流ｉＸ２ａとなって、ＰＭＯＳトランジスタＰ４に流れる。これにより、抵抗素子Ｒａａを流れる電流は０μＡとなるため、抵抗素子Ｒａａの両端には電圧差が生じない。
【００７４】
以上により、入力端子ＩＭおよび入力端子ＩＰに印加された差電圧は、一旦電流に変換されたのち、抵抗素子Ｒｃａの両端の差電圧となる。この差電圧が、ＰＭＯＳトランジスタＰ３、Ｐ４のゲート端子であるフィードバック端子ＦＢ、シグナルグランド端子ＳＧにつながる。その結果、シグナルグランド端子ＳＧに印加される基準電圧ｅｓｇを基準として、フィードバック端子ＦＢには、入力端子ＩＭ、ＩＰ間の差電圧が加算された電圧が出力される。この場合、オペアンプＯＰに供給される第２の電源電圧および接地電圧ＶＨ、ＧＮＤは、入力端子ＩＭ、ＩＰが接続されるＰＭＯＳトランジスタＰ１、Ｐ２に供給される第１の電源電圧および接地電圧ＡＶＤ、ＡＶＳとは独立に設定される。このため、入力端子ＩＭ、ＩＰに印加される差動入力信号の電圧範囲とは無関係に、フィードバック端子ＦＢすなわち出力端子ＯＵＴに出力される出力信号の電圧範囲を設定することができる。
【００７５】
また、抵抗素子Ｒｂａの抵抗値および抵抗素子Ｒｃａの抵抗値が、互いに異なる場合については、第１実施形態の場合と同様である。すなわち、第１実施形態の場合と同様に差動増幅回路１ａのゲインＧをゲインＧ＝ΔＶｏｕｔ／ΔＶｉｎとすると、ΔＶｏｕｔ／ΔＶｉｎ＝Ｒｃａ／Ｒｂａとなり、ゲインＧ＝Ｒｃａ／Ｒｂａとなる。
【００７６】
尚、本発明は前記第１および第２実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、ＮＭＯＳトランジスタやＰＭＯＳトランジスタに代わり、バイポーラトランジスタを用いて差動増幅回路を構成する場合にも本発明を適用することができる。
また、第１および第２の電源電圧ＶＨ、ＡＶＤ、または第１および第２の接地電圧ＧＮＤ、ＡＶＳのうち、何れか一方は、同電位とすることもできる。たとえば、第１および第２接地電圧ＧＮＤ、ＡＶＳを同電位とすることができる。
【００７７】
なお、ＮＭＯＳトランジスタＮ１、Ｎ２および抵抗素子Ｒｂは第１差動対の一例、ＮＭＯＳトランジスタＮ３、Ｎ４および抵抗素子Ｒｃは第２差動対の一例、ノードＸ１、Ｘ２は第１差動対および第２差動対のドレイン端子の一例である。また、定電流源ｉｃは第１定電流源の一例、定電流源ｉｄは第２定電流源の一例、定電流源ｉｅは第３定電流源の一例、定電流源ｉｆは第４定電流源の一例、定電流源ｉａは第５定電流源の一例、定電流源ｉｂは第６定電流源の一例である。また、抵抗素子Ｒａは、第１抵抗素子の一例、抵抗素子Ｒｂは第２抵抗素子の一例、抵抗素子Ｒｃは第３抵抗素子の一例である。
【００７８】
また、ＰＭＯＳトランジスタＰ１、Ｐ２および抵抗素子Ｒｂａは第１差動対の一例、ＰＭＯＳトランジスタＰ３、Ｐ４および抵抗素子Ｒｃａは第２差動対の一例、ノードＸ１ａ、Ｘ２ａは第１差動対および第２差動対のドレイン端子の一例である。また、定電流源ｉｃａは第１定電流源の一例、定電流源ｉｄａは第２定電流源の一例、定電流源ｉｅａは第３定電流源の一例、定電流源ｉｆａは第４定電流源の一例、定電流源ｉａａは第５定電流源の一例、定電流源ｉｂａは第６定電流源の一例である。また、抵抗素子Ｒａａは、第１抵抗素子の一例、抵抗素子Ｒｂａは第２抵抗素子の一例、抵抗素子Ｒｃａは第３抵抗素子の一例である。
【００７９】
さらに、ＮＭＯＳトランジスタＮ１、Ｎ２、定電流源ｉａ、ｉｂ、ｉｃ、ｉｄおよび抵抗素子Ｒｂは、電圧電流変換部の一例、ＰＭＯＳトランジスタＰ１、Ｐ２、定電流源ｉａａ、ｉｂａ、ｉｃａ、ｉｄａおよび抵抗素子Ｒｂａは電圧電流変換部の一例、抵抗素子Ｒａ、オペアンプＯＰ、ＮＭＯＳトランジスタＮ３、Ｎ４、抵抗素子Ｒｃおよび定電流源ｉｅ、ｉｆは電流電圧変換部の一例、抵抗素子Ｒａａ、オペアンプＯＰ、ＰＭＯＳトランジスタＰ３、Ｐ４、抵抗素子Ｒｃａおよび定電流源ｉｅａ、ｉｆａは電流電圧変換部の一例である。
【００８０】
以下に、本発明の諸態様を付記としてまとめる。
（付記１）
第１の電源電圧で動作し、差動入力電圧の差電圧を、前記差電圧に応じた電流に変換する電圧電流変換部と、
前記第１の電源電圧とは独立した第２の電源電圧で動作し、前記電圧電流変換部から出力される電流を、前記電流に応じた電圧に変換して、変換した前記電圧と基準電圧とに基づく出力電圧を出力する電流電圧変換部と、
を備えることを特徴とする差動増幅回路。
（付記２）
付記１に記載の差動増幅回路であって、
前記電圧電流変換部は、
前記差動入力電圧が入力される第１差動対と、
前記第１差動対のドレイン端子間に接続される第１抵抗素子と、
を備え、
前記電流電圧変換部は、
入力端子が、前記第１差動対のドレイン端子の各々に接続されるオペアンプと、
前記オペアンプの出力電圧に応じた電圧および基準電圧が入力される第２差動対と、
を備え、
前記第１差動対のドレイン端子および前記第２差動対のドレイン端子はそれぞれ接続される
ことを特徴とする差動増幅回路。
（付記３）
付記２に記載の差動増幅回路であって、
前記第１差動対の第１入力端子が接続されるトランジスタのソース端子に、一端が接続される第１定電流源と、
前記第１定電流源と同じ電流値の電流が流れ、前記第１差動対の第２入力端子が接続されるトランジスタのソース端子に、一端が接続される第２定電流源とを備える
ことを特徴とする差動増幅回路。
（付記４）
付記３に記載の差動増幅回路であって、
前記第２差動対の第１入力端子が接続されるトランジスタのソース端子に、一端が接続される第３定電流源と、
前記第３定電流源と同じ電流値の電流が流れ、前記第２差動対の第２入力端子が接続されるトランジスタのソース端子に、一端が接続される第４定電流源とを備える
ことを特徴とする差動増幅回路。
（付記５）
付記４に記載の差動増幅回路であって、
前記第１差動対の第１入力端子が接続されるトランジスタのドレイン端子に、一端が接続される第５定電流源と、
前記第５定電流源と同じ電流値の電流が流れ、前記第１差動対の前記第２入力端子が接続されるトランジスタのドレイン端子に、一端が接続される第６定電流源と、
を備える
ことを特徴とする差動増幅回路。
（付記６）
付記５に記載の差動増幅回路であって、
前記第５定電流源は、前記第１定電流源および第３定電流源の和電流が流れ、
前記第６定電流源は、前記第２定電流源および第４定電流源の和電流が流れる
ことを特徴とする差動増幅回路。
（付記７）
付記２に記載の差動増幅回路であって、
前記第１差動対は、各々のソース端子の間に第２抵抗素子が接続され、
前記第２差動対は、各々のソース端子の間に第３抵抗素子が接続される
ことを特徴とする差動増幅回路。
（付記８）
付記７に記載の差動増幅回路であって、
ゲインは下式で表わされることを特徴とするもの：
ゲインＧ＝ΔＶｏｕｔ／ΔＶｉｎ＝Ｒｃ／Ｒｂ
なお、ここで、ΔＶｉｎは、前記第１差動対の差動入力端子に入力される電圧の差電圧、ΔＶｏｕｔは、前記ΔＶｉｎが０でない場合の前記オペアンプの出力電圧から前記ΔＶｉｎが０である場合の前記オペアンプの出力電圧を減じた差電圧、Ｒｂは、前記第２抵抗素子の抵抗値、Ｒｃは、前記第３抵抗素子の抵抗値である。
（付記９）
付記２に記載の差動増幅回路であって、
前記第１差動対は、前記差動入力電圧が入力されるＮＭＯＳトランジスタを備え、
前記第２差動対は、前記基準電圧および前記オペアンプの出力電圧に応じた電圧が入力されるＮＭＯＳトランジスタを備える
ことを特徴とする差動増幅回路。
（付記１０）
付記２に記載の差動増幅回路であって、
前記第１差動対は、前記差動入力電圧が入力されるＰＭＯＳトランジスタを備え、
前記第２差動対は、前記基準電圧および前記オペアンプの出力電圧に応じた電圧が入力されるＰＭＯＳトランジスタで備える
ことを特徴とする差動増幅回路。
（付記１１）
付記１に記載の差動増幅回路であって、
前記電圧電流変換部は、前記差電圧を、前記差電圧に比例した電流に変換し、
前記電流電圧返還部は、前記電圧電流変換部から出力される前記電流を、前記電流に応じた電圧に変換して、変換した前記電圧を前記基準電圧に加減算して前記出力電圧とする
ことを特徴とする差動増幅回路。
【図面の簡単な説明】
【００８１】
【図１】第１実施形態にかかる差動増幅回路の構成を示す回路図である。
【図２】定電流源の具体例を示す回路図である。
【図３】定電流源の具体例を示す回路図である。
【図４】差動増幅回路においてＩＰの電圧がＩＭの電圧に等しい場合の各部の状態を示す回路図である。
【図５】差動増幅回路においてＩＰの電圧がＩＭの電圧よりも高い場合の各部の状態を示す回路図（１）である。
【図６】差動増幅回路においてＩＰの電圧がＩＭの電圧よりも高い場合の各部の状態を示す回路図（２）である。
【図７】第１実施形態にかかる差動増幅回路の構成を示す回路図である。
【図８】差動増幅回路においてＩＰの電圧がＩＭの電圧に等しい場合の各部の状態を示す回路図である。
【図９】差動増幅回路においてＩＰの電圧がＩＭの電圧よりも高い場合の各部の状態を示す回路図（１）である。
【図１０】差動増幅回路においてＩＰの電圧がＩＭの電圧よりも高い場合の各部の状態を示す回路図（２）である。
【図１１】従来技術の差動増幅回路の構成を示す回路図である。
【符号の説明】
【００８２】
１  差動増幅回路
Ｎ１、Ｎ２  ＮＭＯＳトランジスタ（第１差動対）
Ｎ３、Ｎ４  ＮＭＯＳトランジスタ（第２差動対）
ＯＰ  オペアンプ
Ｒａ、Ｒｂ、Ｒｃ  抵抗素子（中間抵抗素子、第１抵抗素子、第２抵抗素子）
ｉａ、ｉｂ、ｉｃ、ｉｄ、ｉｅ、ｉｆ  定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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