(57)【要約】【課題】  ブローしたヒューズの再結合を防止し、また、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る半導体集積回路を提供する。【解決手段】  半導体集積回路は、ヒューズ素子１と、ヒューズ素子１の状態を判断するヒュ−ズデータ読み出し回路２と、ヒューズデータ読み出し回路２のデータを保持するヒュ−ズデータ保持回路３と、保持回路３の出力によりヒューズデータ読み出し回路２の読み出しコマンドを制御する読み出し制御回路４とをえる。ブローしたヒューズの再結合を防止し、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る。【選択図】  図３
2009170549.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ素子と、
前記ヒューズ素子の状態を判断するヒュ−ズデータ読み出し回路と、
前記ヒューズデータ読み出し回路のデータを保持するヒュ−ズデータ保持回路と、
前記保持回路の出力によりヒューズデータ読み出し回路の読み出しコマンドを制御する読み出し制御回路とを具備することを特徴とする半導体集積回路。
【請求項２】
夫々複数のヒュ−ズ素子を有する複数のヒューズブロックと、複数のＳＲＡＭと、各ＳＲＡＭに接続されたリダンダンシ回路とを具備し、前記ＳＲＡＭのクロック信号、前記リダンダンシ回路のクロック信号及び前記ヒューズブロックのクロック信号には同一のクロック信号を使用することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
複数のビット(bit) から構成され、各ビットの読み出し信号に１ビットずつ増加して読み出す読み出し制御回路を具備したことを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項４】
ヒューズ素子と前記ヒューズデータ読み出し回路と前記ヒューズデータ読み出し回路のデータを保持するヒュ−ズデータ保持回路とを有する回路を複数接続して構成されたヒュ−ズブロックと、
前記ヒュ−ズブロックの読み出しコマンドにより読み出された出力データによりこの読み出しコマンドを制御する読み出し制御回路とを具備したことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
従来、素子溶断型efuseは、１つのヒュ−ズ素子とプログラムコントロール用トランジスタから構成されている。プログラムコントロール用トランジスタをオンとし、プログラム電圧を加えてヒュ−ズ素子に強い電流を流すことによりこれを破壊し、ヒュ−ズ素子の抵抗を上昇させデータを書き込んでいる。このヒュ−ズ素子は、ポリシリコン膜とその表面に形成されたシリサイド層からなり、シリサイド層を溶断することによって抵抗を上昇させている。
特許文献１には、不使用時の冗長回路はヒューズブロックのイニシャライズを行わず、ヒューズ情報イニシャライズ時の消費電流の低減を可能にした半導体記憶装置が開示されている。この半導体記憶装置の冗長回路は、選択的にヒューズを切断してアドレス指定するヒューズブロックと、イニシャライズ時にヒューズの通電の有無に応じたヒューズ情報を個別に生成して保持するラッチ部と、メモリイニシャライズ時にヒューズへの通電の有無に応じたヒューズ情報を生成して保持すると共にヒューズの端子電圧を生成する冗長回路選択用ラッチ部と、このラッチ部の端子電圧を用いてヒューズブロックの各ヒューズへの導通を可能にするＮ型ＭＯＳトランジスタを備えている。
【０００３】
従来、レーザーブローによるヒューズ素子を使用したヒューズ回路は、読み出し時にヒューズ素子に電流を流して、“１”（切ったヒューズ），“０”（切っていないヒューズ）の判定をする（図１参照）。しかし、切ったヒューズに電流を流し続けていると、元に戻ってレーザーブロー前の状態（再結合）となってしまう懸念がある。また、ポリシリコンを溶断するタイプのヒューズ回路は、プログラム電源とヒューズ素子を直接繋ぐケースがあり（図２参照）、複数ビット(bit) のデータを１度に読み出そうとすると、切っていないヒューズのビット数が多い場合、少ない場合と比較して大電流が流れ、電圧降下（ＩＲdrop）を起こす恐れがある。電圧降下が起こると読み出しマージン（ＶDDmin マージン）を悪化させる。従来は、この影響を防ぐために配線幅を大きくして配線抵抗を下げようにしていた。
【特許文献１】特開２００１−２１００９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ブローしたヒューズの再結合を防止し、また、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の半導体集積回路の一態様は、ヒューズ素子と、前記ヒューズ素子の状態を判断するヒュ−ズデータ読み出し回路と、前記ヒューズデータ読み出し回路のデータを保持するヒュ−ズデータ保持回路と、前記保持回路の出力によりヒューズデータ読み出し回路の読み出しコマンドを制御する読み出し制御回路とを具備したことを特徴としている。
また、本発明の半導体集積回路は、ヒューズ素子と前記ヒューズ素子の状態を判断するヒュ−ズデータ読み出し回路と当該ヒューズデータ読み出し回路のデータを保持するヒュ−ズデータ保持回路とを有する回路を複数接続して構成されたヒュ−ズブロックと、前記ヒュ−ズブロックの読み出しコマンドにより読み出された出力データによりこの読み出しコマンドを制御する読み出し制御回路とを具備したことを特徴としている。
【発明の効果】
【０００６】
ブローしたヒューズの再結合を防止し、また、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る。
【発明を実施するための最良の形態】
【０００７】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００８】
図１、図３乃至図４を参照して実施例１を説明する。
図１は、ヒュ−ズ素子を含むヒュ−ズデータ読み出し回路を示す回路図、図３は、この実施例の半導体集積回路を示す回路図、図４は、この実施例の半導体集積回路の動作を説明する回路図である。
この実施例の半導体集積回路は、ヒューズ素子１と、前記ヒューズ素子の状態を判断するヒュ−ズデータ読み出し回路２と、当該ヒューズデータ読み出し回路２のデータを保持するヒュ−ズデータ保持回路３と、前記ヒュ−ズデータ保持回路３の出力によりヒューズデータ読み出し回路２の読み出しコマンドを制御する読み出し制御回路４とを備えている（図３）。
【０００９】
ヒュ−ズデータ読み出し回路２は、クロック信号（ＣＬＫ）入力端子２１、読み出し信号（ＲＥＡＤ）入力端子２２及び出力端子２３を有し、ヒュ−ズ素子１を含むラッチ回路（Ｌａｔｃｈ）から構成されている。ヒュ−ズデータ読み出し回路２は、図１に示すように、一端が電源に接続され、ゲートがクロック信号（ＣＬＫ）入力端子２１に接続され、他端がヒュ−ズ素子１の一端に接続されたＰＭＯＳトランジスタＰ１と、ヒュ−ズ素子１と、一端がヒュ−ズ素子１の他端に接続され、ゲートが読み出し信号（ＲＥＡＤ）入力端子２２に接続されたＮＭＯＳトランジスタＮ１と、一端がＮＭＯＳトランジスタＮ１の他端に接続され、他端が接地されたＮＭＯＳトランジスタＮ２と、出力端子２３とを備えている。
ヒュ−ズデータ保持回路３は、クロック信号（ＣＬＫＤ）入力端子３１、ヒュ−ズデータ読み出し回路２の出力端子２３から出力された出力信号を入力する入力端子３２、出力端子３３及びリセット信号（Ｒｅｓｅｔ）入力端子３４を有し、フリップフロップ回路（Ｆ／Ｆ）から構成されている。
【００１０】
読み出し制御回路４は、ヒューズデータ読み出し回路２の読み出しコマンドを制御するものであり、ＮＯＲ回路から構成され、ヒュ−ズデータ読み出し回路２の読み出し信号（ＲＥＡＤ）入力端子２２に接続されている。ＮＯＲ回路は、読み出し信号（ＲＥＡＤ）が第１の入力端に入力され、ヒュ−ズデータ保持回路３の出力信号が第２の入力端に入力され、ＮＯＲ回路の出力端からの出力信号がヒュ−ズデータ読み出し回路２の入力端子２２に入力される。
このヒュ−ズ素子１に対して、例えば、レーザ−ブローにより書き込みを行う。ブローしたヒューズ素子（切ったヒュ−ズ）は、“１”とし、ブローしないヒュ−ズ素子（切っていないヒューズ）は、“０”とする。
レーザーブローによるヒューズ素子を使用したヒューズ回路は、読み出し時にヒューズ素子に電流を流して“１”（切ったヒューズ）もしくは“０”（切っていないヒューズ）の判定をする。
【００１１】
ヒューズ素子１を含むラッチ回路（ヒュ−ズデータ読み出し回路２）から、ヒューズ素子１に電流を流して読み出した信号をフリップフロップ（ヒュ−ズデータ保持回路３）でデータを保持し、その出力の値によって、ヒューズ素子１を含むラッチ回路の読み出し信号を読み出し制御回路４によりコントロールする。
この実施例では、読み出し制御回路４としてＮＯＲ回路を用いる。例えば、図４に示すように、ヒューズデータが“１”の場合、ヒュ−ズデータ保持回路３は、“１”データを保持する。一度目のリードコマンドを受け付けた後、２度目からのリードコマンドは、ヒューズ素子側では受け付けなくなる（即ち、読み出し信号（ＲＥＡＤ）が“０”（あるいは“Ｌ”）であっても“１”（あるいは“Ｈ”）であってもＮＯＲ回路の出力は“０”となる）（図４）。
従来は、切ったヒューズに電流を流し続けていると、ヒュ−ズが元に戻ってレーザーブロー前の状態（再結合）となってしまう懸念があった。この実施例では、ブローしたヒューズ素子には電流が流れないようにしたので、再結合する機会が減少する。即ち、この実施例は、切っていないヒューズ素子に電流を流したくない例である。
【実施例２】
【００１２】
次に、図２及び図５を参照して実施例２を説明する。
図２は、ヒュ−ズ素子を含むヒュ−ズデータ読み出し回路（efuse）を示す回路図及びefuseが搭載された半導体チップの平面図及び図５は、この実施例の半導体集積回路の動作を説明する回路図である。
この実施例の半導体集積回路は、ヒューズ素子５と、前記ヒューズ素子５の状態を判断するヒュ−ズデータ読み出し回路６と、当該ヒューズデータ読み出し回路６のデータを保持するヒュ−ズデータ保持回路７と、前記ヒュ−ズデータ保持回路７の出力によりヒューズデータ読み出し回路６の読み出しコマンドを制御する読み出し制御回路８とを備えている（図５）。
【００１３】
ヒュ−ズデータ読み出し回路６は、クロック信号（ＣＬＫ）入力端子６１、読み出し信号（ＲＥＡＤ）入力端子６２及び出力端子６３を有し、ヒュ−ズ素子５を含むラッチ回路（Ｌａｔｃｈ）から構成されている。ヒュ−ズデータ読み出し回路６は、図２に示すように、一端が電源に接続され、ゲートがクロック信号（ＣＬＫ）入力端子６１に接続されたＰＭＯＳトランジスタＰ２と、ヒュ−ズ素子５と、一端がヒュ−ズ素子５の一端に接続され、ゲートが読み出し信号（ＲＥＡＤ）入力端子６２に接続され、他端がＰＭＯＳトランジスタＰ２の他端に接続されたＮＭＯＳトランジスタＮ３と、一端がＮＭＯＳトランジスタＮ３の一端に接続され、他端が接地されたプログラムコントロール用ＮＭＯＳトランジスタＮ４と、出力端子６３とを備えている。
ヒュ−ズデータ保持回路７は、クロック信号（ＣＬＫＤ）入力端子７１、ヒュ−ズデータ読み出し回路６の出力端子６３から出力された出力信号を入力する入力端子７２及び出力端子７３を有するフリップフロップ回路（Ｆ／Ｆ）から構成されている。
【００１４】
読み出し制御回路８は、ヒューズデータ読み出し回路６の読み出しコマンドを制御するものであり、ＡＮＤ回路から構成され、その出力は、ヒュ−ズデータ読み出し回路６の読み出し信号（ＲＥＡＤ）入力端子６２に接続されている。ＡＮＤ回路は、読み出し信号（ＲＥＡＤ）が第１の入力端に入力され、ヒュ−ズデータ保持回路７の出力信号が第２の入力端に入力され、ＡＮＤ回路の出力端からの出力信号がヒュ−ズデータ読み出し回路６の入力端子６２に入力される。
このヒュ−ズ素子５（efuse）は、ポリシリコンから構成されている（ＰｏｌｙＦｕｓｅ）。efuseは、ヒュ−ズ素子５にプログラムコントロール用トランジスタＮ４が接続されている。プログラムコントロール用トランジスタＮ４をオンとし、プログラム電圧を加えてヒュ−ズ素子５に強い電流を流すことによりこれを破壊し、ヒュ−ズ素子５の抵抗を上昇させデータを書き込んでいる。このヒュ−ズ素子５は、例えば、ポリシリコン膜とその表面に形成されたシリサイド層からなり、シリサイド層を溶断することによって抵抗を上昇させている。
【００１５】
ヒューズ素子５を含むラッチ回路（ヒュ−ズデータ読み出し回路６）から、ヒューズ素子５に電流を流して読み出した信号をフリップフロップ（ヒュ−ズデータ保持回路７）でデータを保持し、その出力の値によって、ヒューズ素子５を含むラッチ回路の読み出し信号を読み出し制御回路８によりコントロールする。
この実施例では、読み出し制御回路８としてＡＮＤ回路を用いる。例えば、図５に示すように、ヒューズ素子５を切ってなく、ヒューズデータが“０”の場合、ヒュ−ズデータ保持回路７は、“０”データを保持する。一度目のリードコマンドを受け付けた後、２度目からのリードコマンドは、ヒューズ素子側では受け付けなくなる（即ち、読み出し信号（ＲＥＡＤ）が“０”（あるいは“Ｌ”）であっても“１”（あるいは“Ｈ”）であってもＡＮＤ回路の出力は“０”となる）。
【００１６】
従来は、図２（ｂ）に示す様に、半導体集積回路が形成されたチップ（ＣＨＩＰ）には多数のヒューズ素子が形成され、これらはプログラム電源につながる１つの配線に接続されている。このような場合、従来は、複数ビットのデータを１度に読み出そうとすると、切っていないヒューズのビット数が多い場合は、少ない場合と比較して大電流が流れ、電圧降下を起こす恐れがあり、電圧降下が起こると読み出しマージンを悪化させていた。従来は、この影響を防ぐために配線幅を大きくして配線抵抗を下げようにしていた。ところがこの実施例では、１回目のヒューズ素子から読み出したデータにより、２回目以降はヒューズ素子からか、又はヒューズ素子から読み出したデータをラッチした回路からかどちらかを読み出しデータによって切り替えて読み出すので、切っていないヒューズ素子には電流が流れず、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来、したがって、配線幅を大きくする必要はなく、レイアウトが自由になる。即ち、この実施例は、切っていないヒューズ素子に電流を流したくない例である。
【実施例３】
【００１７】
図６を参照して実施例３を説明する。
図６は、実施例の半導体集積回路を示す回路図及び読み出し信号の値を示す特性図である。この実施例では実施例２の半導体集積回路が複数接続された例である。この実施例では、３個のヒュ−ズ素子が接続されている。即ち、実施例２に示した半導体集積回路が繰り返し３個配置されて１つの半導体集積回路を構成している。ヒューズデータ保持回路７″の出力端子は、ヒューズデータ保持回路７′のヒユーズデータ読み出し回路６′の出力信号を入力する入力端子に接続され、ヒューズデータ保持回路７′の出力端子は、ヒューズデータ保持回路７のヒユーズデータ読み出し回路６の出力信号を入力する入力端子に接続される。
実施例２で示した半導体集積回路が３個接続された回路にクロックが入るごとに１ビット（ｂｉｔ）ずつビット数を増やしてリードする制御回路９を接続する。制御回路９は、３個のフリップフロップ（ＦＦ）９１、９２、９３から構成されている。
【００１８】
フリップフロップ９１は、クロック信号入力端子にクロック信号ＣＬＫが入力され、読み出し信号入力端子に読み出し信号ＲＥＡＤ（＝“Ｈ”）が入力され、出力信号が読み出し信号ＲＥＡＤ０として読み出し制御回路（ＡＮＤ回路）８の第１の入力端に入力される。フリップフロップ９２は、クロック信号入力端子にクロック信号ＣＬＫが入力され、読み出し信号入力端子にフリップフロップ９１の出力信号が入力され、出力信号が読み出し信号ＲＥＡＤ１として読み出し制御回路（ＡＮＤ回路）８′の第１の入力端に入力される。フリップフロップ９３は、クロック信号入力端子にクロック信号ＣＬＫが入力され、読み出し信号入力端子にフリップフロップ９２の出力信号が入力され、出力信号が読み出し信号ＲＥＡＤ２として読み出し制御回路（ＡＮＤ回路）８″の第１の入力端に入力される。
【００１９】
この実施例では、制御回路９は、実施例２に示した半導体集積回路が３個から構成された半導体集積回路を用いており、各半導体集積回路にクロックが入るごとに１ビットずつビット数を増やして読み出す（図６（ｂ）参照）。この場合、１度読み出し（リード）されたビットのデータが“０”の場合、２度目からはフリップフロップからのデータを読み出す。
この実施例では、１回目のヒューズ素子から読み出したデータにより、２回目以降はヒューズ素子からか又はヒューズ素子から読み出したデータをラッチした回路からかどちらかを読み出しデータによって切り替えて読み出すので、切っていないヒューズ素子には電流が流れず、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る。
【実施例４】
【００２０】
次に、図７を参照して実施例４を説明する。
図７は、実施例の半導体集積回路を示す回路図である。
この実施例では複数の集積回路から構成されたヒューズブロック(FUSE BLOCK)を用いる。各集積回路は、ヒュ−ズ素子とそのヒュ−ズの状態“０”、“１”を判断する回路とそのデータを保持する保持回路を有し、この集積回路を複数接続してヒュ−ズブロック１１ａ、１１ｂ、１１ｃを構成する。
この実施例の半導体集積回路は、複数のヒュ−ズブロック１１ａ、１１ｂ、１１ｃと、このヒュ−ズブロックの読み出しコマンドにより読み出された出力データ“０”、“１”よりこの読み出しコマンドを制御する１つの制御回路１０とから構成される。データの読み出しは、制御回路１０でコントロールされながら行われる。読み出しは、各ブロック毎に順番に行い、各ヒュ−ズブロックは、一度しか読みださない。
この実施例は、プログラム用電源に流れる電流をプログラムビット数に拘らず小さくすることが出来る。
【実施例５】
【００２１】
図８を参照して実施例５を説明する。
図８は、実施例の半導体集積回路を示す回路図である。
この実施例では、実施例１において説明した半導体集積回路が複数集合して構成されたヒューズブロック１３ａ、１３ｂ、１３ｃにおいて、ＳＲＡＭのクロックとリダンダンシ回路のクロックとヒューズブロックのクロックと同一のクロックを用いる。クロックは、全てのＳＲＡＭ１２ａ、１２ｂ、１２ｃに同時に入力される、一度読み出されたデータは、２度読みされない。この実施例ではＳＲＡＭとヒュ−ズブロックに常にクロックが入力されているものとする。この実施例でも実施例１と同様の効果が得られる。
【図面の簡単な説明】
【００２２】
【図１】実施例１に係るヒュ−ズ素子を含むヒュ−ズデータ読み出し回路を示す回路図。
【図２】実施例２に係るヒュ−ズ素子を含むヒュ−ズデータ読み出し回路（efuse）を示す回路図及びefuseが搭載された半導体チップの平面図。
【図３】実施例１に係る半導体集積回路を示す回路図。
【図４】実施例１に係る半導体集積回路の動作を説明する回路図。
【図５】実施例２に係る半導体集積回路の動作を説明する回路図。
【図６】実施例３に係る半導体集積回路を示す回路図及び読み出し信号の値を示す特性図。
【図７】実施例４に係る半導体集積回路を示す回路図。
【図８】実施例５に係る半導体集積回路を示す回路図。
【符号の説明】
【００２３】
１、５・・・ヒュ−ズ素子
２、６・・・ヒュ−ズデータ読み出し回路
３、７・・・ヒュ−ズデータ保持回路
４、８、９・・・読み出し制御回路
１０・・・読み出しコマンド制御回路
１１ａ、１１ｂ、１１ｃ・・・ヒューズブロック
１２ａ、１２ｂ、１２ｃ・・・ＳＲＡＭ
【図１】
2009170549.tif 000003
【図２】
2009170549.tif 000004
【図３】
2009170549.tif 000005
【図４】
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【図５】
2009170549.tif 000007
【図６】
2009170549.tif 000008
【図７】
2009170549.tif 000009
【図８】
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