(57)【要約】【課題】テストコストの低減化を図ることが可能な半導体記憶装置を提供する。【解決手段】このＳＤＲＡＭでは、第１のテストモード時は、メモリマットＭ０の４つのメモリセルＭＣから読み出したデータ信号Ｑ０〜Ｑ３が一致しているか否かを示すテスト信号ＱＴ０をデータ入出力端子ＤＱ０〜ＤＱ３のうちのデータ入出力端子ＤＱ０に出力し、第２のテストモード時はデータ信号Ｑ０〜Ｑ３をデータ入出力端子ＤＱ０に順次出力する。したがって、データ入出力端子ＤＱ０のみをテスタに接続した状態で、４つのメモリセルが正常か否かを判定するとともに、データ入出力端子ＤＱ０〜ＤＱ３に対応する４つの出力バッファ４が正常か否かを判定することができ、テストコストの低減化を図ることができる。【選択図】図１
2009070456.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが第１〜第Ｎ（ただし、Ｎは２以上の整数である）のメモリセルを有する複数のメモリセルグループを含むメモリアレイと、
前記複数のメモリセルグループのうちの選択されたメモリセルグループに属する第１〜第Ｎのメモリセルからそれぞれ第１〜第Ｎのデータ信号を読み出す読出回路と、
前記第１〜第Ｎのデータ信号の論理レベルが一致しているか否かを判定し、判定結果を示すテスト信号を出力する一致／不一致判定回路と、
第１〜第Ｎの出力端子と、
前記第１〜第Ｎのデータ信号と前記テスト信号とを受け、通常動作時は前記第１〜第Ｎのデータ信号をそれぞれ前記第１〜第Ｎの出力端子に出力し、第１のテストモード時は前記第１〜第Ｎの出力端子のうちの予め定められた第ｎ（ただし、ｎは１以上Ｎ以下の整数である）の出力端子に前記テスト信号を出力し、第２のテストモード時は前記第１〜第Ｎのデータ信号を前記第ｎの出力端子に順次出力する出力回路とを備える、半導体記憶装置。
【請求項２】
前記出力回路は、
前記通常動作時および前記第２のテストモード時に前記第１〜第Ｎのデータ信号をそれぞれ前記第１〜第Ｎの出力端子に伝達する第１〜第Ｎの出力バッファと、
前記第１〜第Ｎの出力バッファから出力された前記第１〜第Ｎのデータ信号を受け、前記第２のテストモード時に前記第１〜第Ｎのデータ信号を前記第ｎの出力端子に順次出力するシフトレジスタ回路と、
前記第ｎのデータ信号と前記テスト信号とを受け、前記通常動作時および前記第２のテストモード時は前記第ｎのデータ信号を選択し、前記第１のテストモード時は前記テスト信号を選択する切換回路とを含み、
前記第ｎの出力バッファは、前記切換回路によって選択された前記第ｎのデータ信号または前記テスト信号を前記第ｎの出力端子に伝達する、請求項１に記載の半導体記憶装置。
【請求項３】
前記通常動作時に前記第１〜第Ｎのデータ信号をマスクする制御信号を入力するための入力端子を備え、
前記シフトレジスタ回路は、前記第２のテストモード時において前記入力端子から制御可能になっている、請求項２に記載の半導体記憶装置。
【請求項４】
それぞれが第１〜第Ｎ（ただし、Ｎは２以上の整数である）のメモリセルを有する複数のメモリセルグループを含むメモリアレイと、
第１〜第Ｎの入力端子と、
通常動作時は、前記第１〜第Ｎの入力端子を介して入力された第１〜第Ｎのデータ信号をそれぞれ第１〜第Ｎのノードに与え、第１のテストモード時は、前記第１〜第Ｎの入力端子のうちの予め定められた第ｎ（ただし、ｎは１以上Ｎ以下の整数である）の入力端子を介して与えられたデータ信号を前記第１〜第Ｎのノードの各々に与え、第２のテストモード時は、前記第ｎの入力端子を介して順次入力される第１〜第Ｎのデータ信号をそれぞれ前記第１〜第Ｎのノードに与える入力回路と、
前記第１〜第Ｎのノードに与えられたＮ個のデータ信号を、前記複数のメモリセルグループのうちの選択されたメモリセルグループに属する第１〜第Ｎのメモリセルにそれぞれ書き込む書込回路とを備える、半導体記憶装置。
【請求項５】
前記入力回路は、
第１〜第Ｎの入力バッファと、
前記第２のテストモード時に前記第ｎの入力端子を介して順次入力される第１〜第Ｎ個
のデータ信号をそれぞれ前記第１〜第Ｎの入力バッファに与えるシフトレジスタ回路と、
前記通常動作時および前記第１のテストモード時は、前記第１〜第Ｎの入力端子をそれぞれ前記第１〜第Ｎの入力バッファに接続し、前記第２のテストモード時は、前記第１の入力端子と前記第１〜第Ｎの入力バッファとの間に前記シフトレジスタ回路を接続する第１の切換回路と、
前記通常動作時および前記第２のテストモード時は、前記第１〜第Ｎの入力バッファを介して与えられた第１〜第Ｎのデータ信号をそれぞれ前記第１〜第Ｎのノードに与え、前記第１のテストモード時は、前記第ｎの入力バッファを介して与えられたデータ信号を前記第１〜第Ｎのノードの各々に与える第２の切換回路とを含む、請求項４に記載の半導体記憶装置。
【請求項６】
前記通常動作時に前記第１〜第Ｎのデータ信号をマスクする制御信号を入力するための入力端子を備え、
前記シフトレジスタ回路は、前記第２のテストモード時において前記入力端子から制御可能になっている、請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、特に、テストモードを有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＩＰ（System In Package）用の半導体メモリはウェハ状態で客先に出荷する場合が多いので、半導体メモリのウェハ状態でのテスト（以下、ウェハテストと称す）は品質を確保するための重要はファクターとなっている。ウェハテストは、プリテストとポストテストに分けられる。プリテストでは、多数のテストを実施して半導体メモリの不良ビットを検出する。プリテストで検出した不良ビットは、ヒューズ・ブローによって救済される。ポストテストは、救済したチップをテストするものであり、ウェハ状態での最終テストに位置付けられる。
【０００３】
このようなウェハテストでは、１台のテスタに同時に接続可能な半導体メモリの数（以下、同測数と称す）を増やしてテストコストの低減化を図る必要がある。同測数を増やすためによく用いられる手法としては、マルチビットテストがある。複数のデータ入出力端子を有し、複数ビットのデータ信号を複数のメモリセルに同時に書き込み、複数のメモリセルから複数のデータ信号を同時に読み出すことが可能な半導体メモリをマルチビットテストする場合、複数のデータ入出力端子のうちの所定のデータ入出力端子のみがテスタに接続される。
【０００４】
書込動作時は、所定のデータ入出力端子に入力されたデータ信号が入力バッファを介して複数のメモリセルに同時に書き込まれる。また、読出動作時は、複数のメモリセルから同時に読み出された複数のデータ信号の論理が一致しているか否かが判定され、その判定結果を示す信号が出力バッファを介して所定のデータ入出力端子から出力される。同じ論理のデータ信号を書き込んだ複数のメモリセルから読み出した複数のデータ信号の論理が一致した場合、それらのメモリセルは正常であると判定され、一致していない場合は、それらのメモリセルうちの少なくとも１つは不良であると判定される。このようなマルチビットテストによれば、同測数を増やしてテストコストの低減化を図ることができる（たとえば、特許文献１参照）。
【特許文献１】特開平１０−２２８８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のマルチビットテストでは、上記所定のデータ入出力端子に対応する回路はテストされるが、それ以外のデータ入出力端子に対応する回路はテストされていないことになる。このため、ウェハテストの最終テストは全データ入出力端子をテスタに接続して実施しなければならず、テストがコスト高になっていた。
【０００６】
それゆえに、この発明の主たる目的は、テストコストの低減化を図ることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係る半導体記憶装置は、メモリアレイ、読出回路、一致／不一致判定回路、第１〜第Ｎの出力端子、および出力回路を備える。メモリアレイは、それぞれが第１〜第Ｎ（ただし、Ｎは２以上の整数である）のメモリセルを有する複数のメモリセルグループを含む。読出回路は、複数のメモリセルグループのうちの選択されたメモリセルグループ
に属する第１〜第Ｎのメモリセルからそれぞれ第１〜第Ｎのデータ信号を読み出す。一致／不一致判定回路は、第１〜第Ｎのデータ信号の論理レベルが一致しているか否かを判定し、判定結果を示すテスト信号を出力する。出力回路は、第１〜第Ｎのデータ信号とテスト信号とを受け、通常動作時は第１〜第Ｎのデータ信号をそれぞれ第１〜第Ｎの出力端子に出力し、第１のテストモード時は第１〜第Ｎの出力端子のうちの予め定められた第ｎ（ただし、ｎは１以上Ｎ以下の整数である）の出力端子にテスト信号を出力し、第２のテストモード時は第１〜第Ｎのデータ信号を第ｎの出力端子に順次出力する。
【０００８】
また、この発明に係る他の半導体記憶装置は、メモリアレイ、第１〜第Ｎの入力端子、入力回路、および書込回路を備える。メモリアレイは、それぞれが第１〜第Ｎ（ただし、Ｎは２以上の整数である）のメモリセルを有する複数のメモリセルグループを含む。入力回路は、通常動作時は、第１〜第Ｎの入力端子を介して入力された第１〜第Ｎのデータ信号をそれぞれ第１〜第Ｎのノードに与え、第１のテストモード時は、第１〜第Ｎの入力端子のうちの予め定められた第ｎ（ただし、ｎは１以上Ｎ以下の整数である）の入力端子を介して与えられたデータ信号を第１〜第Ｎのノードの各々に与え、第２のテストモード時は、第ｎの入力端子を介して順次入力される第１〜第Ｎのデータ信号をそれぞれ第１〜第Ｎのノードに与える。書込回路は、第１〜第Ｎのノードに与えられたＮ個のデータ信号を、複数のメモリセルグループのうちの選択されたメモリセルグループに属する第１〜第Ｎのメモリセルにそれぞれ書き込む。
【発明の効果】
【０００９】
この発明に係る半導体記憶装置では、第１のテストモード時は、第１〜第Ｎのメモリセルから読み出した第１〜第Ｎのデータ信号が一致しているか否かを示すテスト信号を第１〜第Ｎの出力端子のうちの第ｎの出力端子に出力し、第２のテストモード時は第１〜第Ｎのデータ信号を第ｎの出力端子に順次出力する。したがって、第ｎの出力端子のみをテスタに接続した状態で、第１〜第Ｎのメモリセルが正常か否かを判定するとともに、第１〜第Ｎの出力端子に対応する回路が正常か否かを判定することができ、テストコストの低減化を図ることができる。
【００１０】
また、この発明に係る他の半導体記憶装置では、第１のテストモード時は、第１〜第Ｎの入力端子のうちの第ｎの入力端子を介して与えられたデータ信号を第１〜第Ｎのメモリセルに書き込み、第２のテストモード時は、第ｎの入力端子を介して順次入力される第１〜第Ｎのデータ信号をそれぞれ第１〜第Ｎのメモリセルに書き込む。したがって、第ｎの入力端子のみをテスタに接続した状態で、１つのデータ信号を第１〜第Ｎのメモリセルに書き込むとともに、第１〜第Ｎのデータ信号をそれぞれ第１〜第Ｎのメモリセルに書き込むことができ、テストコストの低減化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
[実施の形態１]
図１は、この発明の実施の形態１によるＳＤＲＡＭ（Synchronous Dynamic Randam Access Memory）のデータ読出に関連する部分を示す回路ブロック図である。図１において、このＳＤＲＡＭは、４つのメモリマットＭ０〜Ｍ３と、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５とを備える。データ入出力端子ＤＱ０〜ＤＱ３，ＤＱ４〜ＤＱ７，ＤＱ８〜ＤＱ１１，ＤＱ１２〜ＤＱ１５は、それぞれメモリマットＭ０〜Ｍ３に対応して設けられている。
【００１２】
メモリマットＭ０は、図２に示すように、メモリアレイＭＡ、行デコーダ６、列デコーダ７、およびセンスアンプ＋入出力制御回路８を備える。メモリアレイＭＡは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数列に対応して設けられた複数のビット線対ＢＬＰとを含む
。メモリセルＭＣは、１つのトランジスタと１つのキャパシタからなる周知のものであり、１ビットのデータ信号を記憶する。各行において複数のメモリセルＭＣは、予め４つずつグループ化されている。各メモリセルグループには、固有のアドレスが予め割り当てられている。各ワード線ＷＬには、固有の行アドレスが予め割当てられている。複数のビット線対ＢＬＰは、それぞれ複数のメモリセルグループに対応する複数のビット線グループに分割されており、各ビット線グループには固有の列アドレスが予め割り当てられている。各メモリセルグループのアドレスは、行アドレスと列アドレスで特定される。
【００１３】
行デコーダ６は、行アドレス信号ＲＡに従って複数のワード線ＷＬのうちのいずれかのワード線ＷＬを選択し、選択したワード線ＷＬを選択レベルにしてそのワード線ＷＬに対応する行の各メモリセルＭＣを活性化させる。列デコーダ７は、列アドレス信号ＣＡに従って複数のビット線グループのうちのいずれかのビット線グループを選択する。
【００１４】
センスアンプ＋入出力制御回路８は、書込動作時には、４ビットの書込データ信号Ｄ０〜Ｄ３を、列デコーダ７によって選択されたビット線グループに属する４つのビット線対ＢＬＰを介して、行デコーダ６によって活性化されたメモリセルグループに属する４つのメモリセルＭＣにそれぞれ書き込む。
【００１５】
また、センスアンプ＋入出力制御回路８は、読出動作時には、列デコーダ７によって選択されたビット線グループに属する４つのビット線対ＢＬＰを介して、行デコーダ６によって活性化されたメモリセルグループに属する４つのメモリセルＭＣから、４ビットの読出データ信号Ｑ０〜Ｑ３をそれぞれ読み出す。
【００１６】
図１に戻って、メモリマットＭ１〜Ｍ３もメモリマットＭ０と同じ構成である。メモリマットＭ１〜Ｍ３から、それぞれデータ信号Ｑ４〜Ｑ７，Ｑ８〜Ｑ１１，Ｑ１２〜Ｑ１５が読み出される。メモリマットＭ０〜Ｍ３の各々に対応して、アンプ１、一致／不一致判定回路２、スイッチ３、４つの出力バッファ４、およびシフトレジスタ回路５が設けられている。
【００１７】
メモリマットＭ０から読み出されたデータ信号Ｑ０〜Ｑ３は、対応のアンプ１によって増幅される。一致／不一致判定回路２は、アンプ１によって増幅された４ビットのデータ信号Ｑ０〜Ｑ３の論理が一致しているか否かを判定し、判定結果を示すテスト信号ＱＴ０を出力する。一致／不一致判定回路２は、図３に示すように、ＥＲ−ＯＲゲート２ａを含む。ＥＲ−ＯＲゲート２ａは、対応のメモリマットＭ０から読み出されてアンプ１で増幅された４ビットのデータ信号Ｑ０〜Ｑ３を受ける。ＥＲ−ＯＲゲート２ａの出力信号ＱＴ０は、４ビットのデータ信号Ｑ０〜Ｑ３の論理が一致した場合は「Ｌ」レベルとなり、一致しない場合は「Ｈ」レベルとなる。
【００１８】
同じ論理のデータ信号Ｄ０〜Ｄ３を書き込んだ４つのメモリセルＭＣから読み出したデータ信号Ｑ０〜Ｑ３の論理が一致して、ＥＲ−ＯＲゲート２ａの出力信号ＱＴ０が「Ｌ」レベルになった場合、それらの４つのメモリセルＭＣは正常であると判定される。しかし、４つのメモリセルＭＣから読み出したデータ信号Ｑ０〜Ｑ３の論理が一致せず、ＥＲ−ＯＲゲート２ａの出力信号ＱＴ０が「Ｈ」レベルになった場合は、それらの４つのメモリセルＭＣのうちの少なくとも１つのメモリセルＭＣは不良であると判定される。なお、不良なメモリセルＭＣを含むメモリセルグループは、後の工程でスペアのメモリセルグループで置換される。
【００１９】
同様に、メモリマットＭ１に対応する一致／不一致判定回路２は、アンプ１によって増幅された４ビットのデータ信号Ｑ４〜Ｑ７の論理が一致しているか否かを判定し、判定結果を示すテスト信号ＱＴ４を出力する。メモリマットＭ２に対応する一致／不一致判定回
路２は、アンプ１によって増幅された４ビットのデータ信号Ｑ８〜Ｑ１１の論理が一致しているか否かを判定し、判定結果を示すテスト信号ＱＴ８を出力する。メモリマットＭ３に対応する一致／不一致判定回路２は、アンプ１によって増幅された４ビットのデータ信号Ｑ１２〜Ｑ１５の論理が一致しているか否かを判定し、判定結果を示すテスト信号ＱＴ１２を出力する。
【００２０】
メモリマットＭ０に対応するスイッチ３は、一致／不一致判定回路２の出力信号ＱＴ０とアンプ１で増幅された読出データ信号Ｑ０とを受け、第１のテストモード時はテスト信号ＱＴ０を後段の出力バッファ４に与え、通常動作時および第２のテストモード時には読出データ信号Ｑ０を後段の出力バッファ４に与える。出力バッファ４は、スイッチ３から与えられた信号ＱＴ０またはＱ０を後段のシフトレジスタ回路５に伝達させる。また、対応のアンプ１で増幅された他の読出データ信号Ｑ１〜Ｑ３の各々は、対応の出力バッファ４を介して対応のシフトレジスタ回路５に与えられる。
【００２１】
同様に、メモリマットＭ１に対応するスイッチ３は、一致／不一致判定回路２の出力信号ＱＴ４とアンプ１で増幅された読出データ信号Ｑ４とを受け、第１のテストモード時はテスト信号ＱＴ４を後段の出力バッファ４に与え、通常動作時および第２のテストモード時には読出データ信号Ｑ４を後段の出力バッファ４に与える。出力バッファ４は、スイッチ３から与えられた信号ＱＴ４またはＱ４を後段のシフトレジスタ回路５に伝達させる。また、対応のアンプ１で増幅された他の読出データ信号Ｑ４〜Ｑ７の各々は、対応の出力バッファ４を介して対応のシフトレジスタ回路５に与えられる。
【００２２】
また、メモリマットＭ２に対応するスイッチ３は、一致／不一致判定回路２の出力信号ＱＴ８とアンプ１で増幅された読出データ信号Ｑ８とを受け、第１のテストモード時はテスト信号ＱＴ８を後段の出力バッファ４に与え、通常動作時および第２のテストモード時には読出データ信号Ｑ８を後段の出力バッファ４に与える。出力バッファ４は、スイッチ３から与えられた信号ＱＴ８またはＱ８を後段のシフトレジスタ回路５に伝達させる。また、対応のアンプ１で増幅された他の読出データ信号Ｑ９〜Ｑ１１の各々は、対応の出力バッファ４を介して対応のシフトレジスタ回路５に与えられる。
【００２３】
また、メモリマットＭ３に対応するスイッチ３は、一致／不一致判定回路２の出力信号ＱＴ１２とアンプ１で増幅された読出データ信号Ｑ１２とを受け、第１のテストモード時はテスト信号ＱＴ１２を後段の出力バッファ４に与え、通常動作時および第２のテストモード時には読出データ信号Ｑ１２を後段の出力バッファ４に与える。出力バッファ４は、スイッチ３から与えられた信号ＱＴ１２またはＱ１２を後段のシフトレジスタ回路５に伝達させる。また、対応のアンプ１で増幅された他の読出データ信号Ｑ１３〜Ｑ１５の各々は、対応の出力バッファ４を介して対応のシフトレジスタ回路５に与えられる。
【００２４】
図４は、出力バッファ４の構成を示す回路図である。図４において、出力バッファ４は、活性化信号φＡを反転させるインバータ１０と、読出データ信号（たとえば、Ｑ０）および活性化信号φＡを受けるＮＡＮＤゲート１１と、インバータ１０の出力信号と読出データ信号Ｑ０を受けるＮＯＲゲート１２とを含む。また、この出力バッファ４は、電源電位ＶＤＤのラインと出力ノードＮ１３との間に接続され、そのゲートがＮＡＮＤゲート１１の出力信号を受けるＰチャネルＭＯＳトランジスタ１３と、出力ノードＮ１３と接地電位ＶＳＳのラインとの間に接続され、そのゲートがＮＯＲゲート１２の出力信号を受けるＮチャネルＭＯＳトランジスタ１４とを含む。
【００２５】
活性化信号φＡが活性化レベルの「Ｈ」レベルの場合は、ＮＡＮＤゲート１１およびＮＯＲゲート１２の各々はインバータとして動作する。データ信号Ｑ０が「Ｈ」レベルの場合は、ＰチャネルＭＯＳトランジスタ１３が導通するとともにＮチャネルＭＯＳトランジスタ
１４が非導通となり、出力ノードＮ１３が「Ｈ」レベルになる。データ信号Ｑ０が「Ｌ」レベルの場合は、ＰチャネルＭＯＳトランジスタ１３が非導通になるとともにＮチャネルＭＯＳトランジスタ１４が導通し、出力ノードＮ１３が「Ｌ」レベルになる。したがって、出力ノードＮ１３には、読出データ信号Ｑ０の論理レベルがそのまま伝達される。
【００２６】
活性化信号φＡが「Ｌ」レベルの場合は、ＮＡＮＤゲート１１の出力信号が「Ｈ」レベルに固定されてＰチャネルＭＯＳトランジスタ１３が非導通になり、ＮＯＲゲート１２の出力信号が「Ｌ」レベルに固定されてＮチャネルＭＯＳトランジスタ１４が非導通になる。したがって、読出データ信号Ｑ０の論理レベルに関係なく、出力ノードＮ１３はハイ・インピーダンス状態にされる。
【００２７】
図１に戻って、メモリマットＭ０に対応するシフトレジスタ回路５は、通常動作時は読出データ信号Ｑ０〜Ｑ３をそれぞれデータ入出力端子ＤＱ０〜ＤＱ３に与え、第１のテストモード時には一致／不一致判定回路２の出力信号ＱＴ０をデータ入出力端子ＤＱ０に与え、第２のテストモード時には読出データ信号Ｑ０〜Ｑ３をデータ入出力端子ＤＱ０に順次出力する。
【００２８】
また、メモリマットＭ１に対応するシフトレジスタ回路５は、通常動作時は読出データ信号Ｑ４〜Ｑ７をそれぞれデータ入出力端子ＤＱ４〜ＤＱ７に与え、第１のテストモード時には一致／不一致判定回路２の出力信号ＱＴ４をデータ入出力端子ＤＱ４に与え、第２のテストモード時には読出データ信号Ｑ４〜Ｑ７をデータ入出力端子ＤＱ４に順次出力する。
【００２９】
また、メモリマットＭ２に対応するシフトレジスタ回路５は、通常動作時は読出データ信号Ｑ８〜Ｑ１１をそれぞれデータ入出力端子ＤＱ８〜ＤＱ１１に与え、第１のテストモード時には一致／不一致判定回路２の出力信号ＱＴ８をデータ入出力端子ＤＱ８に与え、第２のテストモード時には読出データ信号Ｑ８〜Ｑ１１をデータ入出力端子ＤＱ８に順次出力する。
【００３０】
また、メモリマットＭ３に対応するシフトレジスタ回路５は、通常動作時は読出データ信号Ｑ１２〜Ｑ１５をそれぞれデータ入出力端子ＤＱ１２〜ＤＱ１５に与え、第１のテストモード時には一致／不一致判定回路２の出力信号ＱＴ１２をデータ入出力端子ＤＱ１２に与え、第２のテストモード時には読出データ信号Ｑ１２〜Ｑ１５をデータ入出力端子ＤＱ１２に順次出力する。
【００３１】
図５は、メモリマットＭ０に対応するシフトレジスタ回路５の構成を示す回路図である。図５において、シフトレジスタ回路５は、スイッチ２０〜２４およびレジスタ２５〜２８を含む。スイッチ２０の共通端子２０ｃは信号Ｑ０またはＱＴ０を受け、その一方切換端子２０ａはスイッチ２１の一方切換端子２１ａに接続され、その他方切換端子２０ｂはレジスタ２５の並列入力端子に接続される。スイッチ２１の共通端子２１ｃはデータ入出力端子ＤＱ０に接続され、その他方切換端子２１ｂはレジスタ２５の出力端子に接続される。
【００３２】
読出データ信号Ｑ１は、データ入出力端子ＤＱ１に直接入力されるとともに、スイッチ２２を介してレジスタ２６の並列入力端子に入力される。読出データ信号Ｑ２は、データ入出力端子ＤＱ２に直接入力されるとともに、スイッチ２３を介してレジスタ２７の並列入力端子に入力される。読出データ信号Ｑ３は、データ入出力端子ＤＱ３に直接入力されるとともに、スイッチ２４を介してレジスタ２８の並列入力端子に入力される。レジスタ２５〜２７の直列入力端子は、それぞれレジスタ２６〜２８の出力信号を受ける。メモリマットＭ１〜Ｍ３に対応するシフトレジスタ回路５は、入力される信号と接続先のデータ
入出力端子が異なるだけで、メモリマットＭ０に対応するシフトレジスタ回路５と同じ構成である。
【００３３】
次に、このＳＤＲＡＭの動作について説明する。通常動作時は、図６に示すように、レベルシフト回路５のスイッチ２０の端子２０ａ，２０ｃ間が導通し、スイッチ２１の端子２１ａ，２１ｃ間が導通し、スイッチ２２〜２４の各々は非導通状態にされる。また、図１の各スイッチ３の図中右側の切換端子と共通端子とが導通する。この場合は、図７（ａ）〜（ｄ）に示すように、４つのメモリマットＭ０〜Ｍ３から読み出された１６ビットのデータ信号Ｑ０〜Ｑ１５が、クロック信号ＣＬＫの立上りエッジに同期して、それぞれデータ入出力端子ＤＱ０〜ＤＱ１５から出力される。
【００３４】
また、第１のテストモード時（縮退モード時）には、１６のデータ入出力端子ＤＱ０〜ＤＱ１５のうちの４つのデータ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２のみがテスタに接続される。レベルシフト回路５のスイッチ２０〜２４は、図６で示した通常動作時と同じ状態にされる。また、図１の各スイッチ３の図中左側の切換端子と共通端子とが導通する。この場合は、図８（ａ）〜（ｄ）に示すように、４つのメモリマットＭ０〜Ｍ３に対応する４つの一致／不一致判定回路２の出力信号ＱＴ０，ＱＴ４，ＱＴ８，ＱＴ１２が、クロック信号ＣＬＫの立上りエッジに同期して、それぞれデータ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２からテスタに出力される。
【００３５】
テスト信号ＱＴ０，ＱＴ４，ＱＴ８，ＱＴ１２がともに「Ｌ」レベルの場合は、選択された１６個のメモリセルＭＣは正常であると判定される。テスト信号ＱＴ０，ＱＴ４，ＱＴ８，またはＱＴ１２が「Ｈ」レベルの場合は、「Ｈ」レベルになったテスト信号に対応する４つのメモリセルＭＣのうちの少なくとも１つは不良であると判定される。
【００３６】
また、第２のテストモード時には、１６のデータ入出力端子ＤＱ０〜ＤＱ１５のうちの４つのデータ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２のみがテスタに接続される。また図９に示すように、レベルシフト回路５のスイッチ２０の端子２０ｂ，２０ｃ間が導通し、スイッチ２１の端子２１ｂ，２１ｃ間が導通し、スイッチ２２〜２４の各々は導通状態にされる。また、図１の各スイッチ３の図中右側の切換端子と共通端子とが導通する。この場合は、図１０（ａ）〜（ｅ）に示すように、クロック信号ＣＬＫの１サイクル目の立上りエッジに応答して、データ信号Ｑ０〜Ｑ３がそれぞれデータ入出力端子ＤＱ０〜ＤＱ３に出力されるとともに、それぞれレジスタ２５〜２８に取り込まれる。
【００３７】
次に、クロック信号ＣＬＫの２サイクル目の立上りエッジに応答して、レジスタ２６〜２８に保持されているデータ信号Ｑ１〜Ｑ３がそれぞれレジスタ２５〜２７にシフトされ、データ信号Ｑ１がレジスタ２５からデータ入出力端子ＤＱ０に出力される。次いで、クロック信号ＣＬＫの３サイクル目の立上りエッジに応答して、レジスタ２６，２７に保持されているデータ信号Ｑ２，Ｑ３がそれぞれレジスタ２５，２６にシフトされ、データ信号Ｑ２がレジスタ２５からデータ入出力端子ＤＱ０に出力される。さらに、クロック信号ＣＬＫの４サイクル目の立上りエッジに応答して、レジスタ２６に保持されているデータ信号Ｑ３がレジスタ２５にシフトされ、データ信号Ｑ３がレジスタ２５からデータ入出力端子ＤＱ０に出力される。このようにして、メモリマットＭ０から読み出されたデータ信号Ｑ０〜Ｑ３が、データ入出力端子ＤＱ０から順次出力される。
【００３８】
同様に、メモリマットＭ１から読み出されたデータ信号Ｑ４〜Ｑ７が、データ入出力端子ＤＱ４から順次出力される。また、メモリマットＭ２から読み出されたデータ信号Ｑ８〜Ｑ１１が、データ入出力端子ＤＱ８から順次出力される。また、メモリマットＭ３から読み出されたデータ信号Ｑ１２〜Ｑ１５が、データ入出力端子ＤＱ１２から順次出力される。
【００３９】
選択した正常なメモリセルＭＣから、そのメモリセルＭＣに書き込んだデータ信号と同じ論理のデータ信号が出力された場合は、そのメモリセルＭＣに対応する出力バッファ４は正常であると判定される。選択した正常なメモリセルＭＣから、そのメモリセルＭＣに書き込んだデータ信号と異なる論理のデータ信号が出力された場合は、そのメモリセルＭＣに対応する出力バッファ４は不良であると判定される。
【００４０】
なお、第２のテストモードは、単純なデータパターンを用いたテストのみで十分である。なぜなら、複雑な構成のメモリアレイＭＡのテストは第１のテストモードで実施済みであり、第２のテストでは単純な構成の出力バッファ４のテストのみを行えばよいからである。また、１つのメモリマットから４つのメモリセルＭＣのデータ信号を読み出すのに４サイクル必要であり、時間が掛かるからである。
【００４１】
この実施の形態１では、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５のうちの４つのデータ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２のみをテスタに接続した状態で、選択された１６個のメモリセルＭＣが正常か否かを判定するとともに、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５に対応する１６個の出力バッファ４が正常か否かを判定することができ、テストコストの低減化を図ることができる。
【００４２】
図１１は、この実施の形態１の比較例となるＳＤＲＡＭのデータ書込に関連する部分を示すブロック図であって、図１と対比される図である。図１１を参照して、このＳＤＲＡＭが図１のＳＤＲＡＭと異なる点は、シフトレジスタ回路５がない点である。したがって、比較例では、第２のテストモードを実施できないので、１６の出力バッファ４が正常か否かをテストするためには、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５をテスタに接続して１６個のメモリセルＭＣからデータ信号Ｑ０〜Ｑ１５を読み出す必要がある。このため、１台のテスタに接続して同時にテストすることが可能なＳＤＲＡＭの数が減り、テストコストが高くなる。
【００４３】
[実施の形態２]
図１２は、この発明の実施の形態２によるＳＤＲＡＭのデータ書込に関連する部分を示す回路ブロック図である。図１２において、このＳＤＲＡＭは、４つのメモリマットＭ０〜Ｍ３と、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５とを備える。メモリマットＭ０〜Ｍ３の各々の構成は、図２で説明した通りである。データ入出力端子ＤＱ０〜ＤＱ３，ＤＱ４〜ＤＱ７，ＤＱ８〜ＤＱ１１，ＤＱ１２〜ＤＱ１５は、それぞれメモリマットＭ０〜Ｍ３に対応して設けられている。また、メモリマットＭ０〜Ｍ３の各々に対応して、シフトレジスタ回路３０、４つの入力バッファ３１〜３４、切換回路３５、およびライトドライバ（ＷＤ）３６が設けられている。
【００４４】
図１３は、メモリマットＭ０に対応するシフトレジスタ回路３０の構成を示す回路図である。図１３において、シフトレジスタ回路３０は、スイッチ４０〜４４およびレジスタ４５〜４８を含む。スイッチ４０の共通端子４０ｃはデータ入出力端子ＤＱ０に接続され、その一方切換端子４０ａはスイッチ４１の一方切換端子４１ａに接続され、その他方切換端子４０ｂはレジスタ４５の入力端子に接続される。スイッチ４１の共通端子４１ｃは入力バッファ３１に接続され、その他方切換端子４１ｂはレジスタ４５の並列出力端子に接続される。
【００４５】
入力バッファ３２の入力ノードは、データ入出力端子ＤＱ１に直接接続されるとともに、スイッチ４２を介してレジスタ４６の並列出力端子に接続される。入力バッファ３３の入力ノードは、データ入出力端子ＤＱ２に直接接続されるとともに、スイッチ４３を介してレジスタ４７の並列出力端子に接続される。入力バッファ３４の入力ノードは、データ
入出力端子ＤＱ３に直接接続されるとともに、スイッチ４４を介してレジスタ４８の並列出力端子に接続される。レジスタ４５〜４７の直列出力端子は、それぞれレジスタ４６〜４８の入力端子に接続される。
【００４６】
通常動作時は、図１４に示すように、レベルシフト回路３０のスイッチ４０の端子４０ａ，４０ｃ間が導通し、スイッチ４１の端子４１ａ，４１ｃ間が導通し、スイッチ４２〜４４の各々は非導通状態にされる。この場合は、データ入出力端子ＤＱ０〜ＤＱ３に与えられた書込データ信号Ｄ０〜Ｄ３がそれぞれ入力バッファ３１〜３４に与えられる。
【００４７】
また、第１のテストモード時（縮退モード時）には、４つのデータ入出力端子ＤＱ０〜ＤＱ３のうちの１つのデータ入出力端子ＤＱ０のみがテスタに接続される。レベルシフト回路５のスイッチ４０〜４４は、図６で示した通常動作時と同じ状態にされる。この場合は、データ入出力端子ＤＱ０に与えられたテスト信号ＤＴ０が入力バッファ３１に与えられる。
【００４８】
また、第２のテストモード時には、４つのデータ入出力端子ＤＱ０〜ＤＱ３のうちの１つのデータ入出力端子ＤＱ０のみがテスタに接続される。また図１５に示すように、レベルシフト回路３０のスイッチ４０の端子４０ｂ，４０ｃ間が導通し、スイッチ４１の端子４１ｂ，４１ｃ間が導通し、スイッチ４２〜４４の各々は導通状態にされる。この場合は、クロック信号に同期して書込データ信号Ｄ３〜Ｄ０がデータ入出力端子ＤＱ０に順次入力される。書込データ信号Ｄ３は、クロック信号に同期してレジスタ４５〜４８に順次シフトされる。書込データ信号Ｄ２は、クロック信号に同期してレジスタ４５〜４７に順次シフトされる。書込データ信号Ｄ１は、クロック信号に同期してレジスタ４５，４６に順次シフトされる。書込データ信号Ｄ０は、クロック信号に同期してレジスタ４５に保持される。このようにして、書込データ信号Ｄ０〜Ｄ３は、それぞれレジスタ４５〜４８に保持され、レジスタ４５〜４８から入力バッファ３１〜３４に与えられる。
【００４９】
メモリマットＭ１〜Ｍ３に対応するシフトレジスタ回路３０は、接続されるデータ入出力端子が異なるだけで、メモリマットＭ０に対応するシフトレジスタ回路５と同じ構成である。
【００５０】
すなわち、メモリマットＭ１に対応するシフトレジスタ回路３０は、通常動作時は、外部からデータ入出力端子ＤＱ４〜ＤＱ７を介して入力された書込データ信号Ｄ４〜Ｄ７をそれぞれ入力バッファ３１〜３４に通過させる。また、シフトレジスタ回路３０は、第１のテストモード時には、テスタからデータ入出力端子ＤＱ４を介して入力されたテスト信号ＤＴ４を入力バッファ３１に通過させ、第２のテストモード時には、テスタからデータ入出力端子ＤＱ４を介して順次入力される書込データ信号Ｄ４〜Ｄ７を保持し、それぞれ入力バッファ３１〜３４に与える。
【００５１】
また、メモリマットＭ２に対応するシフトレジスタ回路３０は、通常動作時は、外部からデータ入出力端子ＤＱ８〜ＤＱ１１を介して入力された書込データ信号Ｄ８〜Ｄ１１をそれぞれ入力バッファ３１〜３４に通過させる。また、シフトレジスタ回路３０は、第１のテストモード時には、テスタからデータ入出力端子ＤＱ８を介して入力されたテスト信号ＤＴ８を入力バッファ３１〜３４に通過させ、第２のテストモード時には、テスタからデータ入出力端子ＤＱ８を介して順次入力される書込データ信号Ｄ８〜Ｄ１１を保持し、それぞれ入力バッファ３１〜３４に与える。
【００５２】
また、メモリマットＭ３に対応するシフトレジスタ回路３０は、通常動作時は、外部からデータ入出力端子ＤＱ１２〜ＤＱ１５を介して入力された書込データ信号Ｄ１２〜Ｄ１５をそれぞれ入力バッファ３１〜３４に通過させる。また、シフトレジスタ回路３０は、
第１のテストモード時には、テスタからデータ入出力端子ＤＱ１２を介して入力されたテスト信号ＤＴ１２を入力バッファ３１に通過させ、第２のテストモード時には、テスタからデータ入出力端子ＤＱ１２を介して順次入力される書込データ信号Ｄ１２〜Ｄ１５を保持し、それぞれ入力バッファ３１〜３４に与える。
【００５３】
入力バッファ３１〜３４は、対応のデータ入出力端子およびシフトレジスタ回路３０を介して与えられた信号を対応の切換回路３５に伝達させる。
【００５４】
メモリマットＭ０に対応する切換回路３５は、通常動作時および第２のモード時は、対応の入力バッファ３１〜３４を介して入力された書込データ信号Ｄ０〜Ｄ３をそれぞれ出力ノードＮ１〜Ｎ４に与える。また、切換回路３５は、第１のテストモード時には、入力バッファ３１を介して入力されたテスト信号ＤＴ０を出力ノードＮ１〜Ｎ４の各々に与える。
【００５５】
また、メモリマットＭ１に対応する切換回路３５は、通常動作時および第２のモード時は、対応の入力バッファ３１〜３４を介して入力された書込データ信号Ｄ４〜Ｄ７をそれぞれ出力ノードＮ１〜Ｎ４に与える。また、切換回路３５は、第１のテストモード時には、入力バッファ３１を介して入力されたテスト信号ＤＴ４を出力ノードＮ１〜Ｎ４の各々に与える。
【００５６】
また、メモリマットＭ２に対応する切換回路３５は、通常動作時および第２のモード時は、対応の入力バッファ３１〜３４を介して入力された書込データ信号Ｄ８〜Ｄ１１をそれぞれ出力ノードＮ１〜Ｎ４に与える。また、切換回路３５は、第１のテストモード時には、入力バッファ３１を介して入力されたテスト信号ＤＴ８を出力ノードＮ１〜Ｎ４の各々に与える。
【００５７】
また、メモリマットＭ３に対応する切換回路３５は、通常動作時および第２のモード時は、対応の入力バッファ３１〜３４を介して入力された書込データ信号Ｄ１２〜Ｄ１５をそれぞれ出力ノードＮ１〜Ｎ４に与える。また、切換回路３５は、第１のテストモード時には、入力バッファ３１を介して入力されたテスト信号ＤＴ１２を出力ノードＮ１〜Ｎ４の各々に与える。
【００５８】
メモリマットＭ０に対応するライドドライバ３６は、通常動作時および第２のモード時は、対応の切換回路３６から与えられた書込データ信号Ｄ０〜Ｄ３を、メモリマットＭ０の選択された４つのメモリセルＭＣにそれぞれ書き込む。また、ライトドライバ３６は、第１のテストモード時には、切換回路３６から与えられた４つのテスト信号ＤＴ０を、メモリマットＭ０の選択された４つのメモリセルＭＣにそれぞれ書き込む。
【００５９】
また、メモリマットＭ１に対応するライドドライバ３６は、通常動作時および第２のモード時は、対応の切換回路３６から与えられた書込データ信号Ｄ４〜Ｄ７を、メモリマットＭ１の選択された４つのメモリセルＭＣにそれぞれ書き込む。また、ライトドライバ３６は、第１のテストモード時には、切換回路３６から与えられた４つのテスト信号ＤＴ４を、メモリマットＭ１の選択された４つのメモリセルＭＣにそれぞれ書き込む。
【００６０】
また、メモリマットＭ２に対応するライドドライバ３６は、通常動作時および第２のモード時は、対応の切換回路３６から与えられた書込データ信号Ｄ８〜Ｄ１１を、メモリマットＭ２の選択された４つのメモリセルＭＣにそれぞれ書き込む。また、ライトドライバ３６は、第１のテストモード時には、切換回路３６から与えられた４つのテスト信号ＤＴ４を、メモリマットＭ２の選択された４つのメモリセルＭＣにそれぞれ書き込む。
【００６１】
また、メモリマットＭ３に対応するライドドライバ３６は、通常動作時および第２のモード時は、対応の切換回路３６から与えられた書込データ信号Ｄ１２〜Ｄ１５を、メモリマットＭ３の選択された４つのメモリセルＭＣにそれぞれ書き込む。また、ライトドライバ３６は、第１のテストモード時には、切換回路３６から与えられた４つのテスト信号ＤＴ１２を、メモリマットＭ３の選択された４つのメモリセルＭＣにそれぞれ書き込む。
【００６２】
次に、このＳＤＲＡＭの動作について説明する。通常動作時は、データ入出力端子ＤＱ０〜ＤＱ３，ＤＱ４〜ＤＱ７，ＤＱ８〜ＤＱ１１，ＤＱ１２〜ＤＱ１５にそれぞれ書込データ信号Ｄ０〜Ｄ３，Ｄ４〜Ｄ７，Ｄ８〜Ｄ１１，Ｄ１２〜Ｄ１５が与えられる。データ信号Ｄ０〜Ｄ３，Ｄ４〜Ｄ７，Ｄ８〜Ｄ１１，Ｄ１２〜Ｄ１５は、それぞれメモリマットＭ０〜Ｍ３の選択された４つのメモリセルＭＣに書き込まれる。
【００６３】
第１のテストモード時（縮退モード時）には、データ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２にそれぞれテスト信号ＤＴ０，ＤＴ４，ＤＴ８，ＤＴ１２が与えられる。テスト信号ＤＴ０，ＤＴ４，ＤＴ８，ＤＴ１２は、それぞれメモリマットＭ０〜Ｍ３の選択された４つのメモリセルＭＣに書き込まれる。
【００６４】
また、第２のテストモード時には、図１６（ａ）〜（ｋ）に示すように、クロック信号ＣＬＫの１サイクル期間に、データ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２にそれぞれ書込データ信号Ｄ３，Ｄ７，Ｄ１１，Ｄ１５が与えられ、それぞれが対応のシフトレジスタ回路３０に取り込まれる。次いで、クロック信号ＣＬＫの２サイクル期間に、データ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２にそれぞれ書込データ信号Ｄ２，Ｄ６，Ｄ１０，Ｄ１４が与えられ、それぞれが対応のシフトレジスタ回路３０に取り込まれるとともに、書込データ信号Ｄ３，Ｄ７，Ｄ１１，Ｄ１５がシフトレジスタ回路３０内でシフトされる。
【００６５】
次に、クロック信号ＣＬＫの３サイクル期間に、データ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２にそれぞれ書込データ信号Ｄ１，Ｄ５，Ｄ９，Ｄ１３が与えられ、それぞれが対応のシフトレジスタ回路３０に取り込まれるとともに、書込データ信号Ｄ３，Ｄ７，Ｄ１１，Ｄ１５；Ｄ２，Ｄ６，Ｄ１０，Ｄ１４がシフトレジスタ回路３０内でシフトされる。
【００６６】
次いで、クロック信号ＣＬＫの４サイクル期間に、データ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２にそれぞれ書込データ信号Ｄ０，Ｄ４，Ｄ８，Ｄ１０が与えられ、それぞれが対応のシフトレジスタ回路３０に取り込まれるとともに、書込データ信号Ｄ１，Ｄ５，Ｄ９，Ｄ１３；Ｄ３，Ｄ７，Ｄ１１，Ｄ１５；Ｄ２，Ｄ６，Ｄ１０，Ｄ１４がシフトレジスタ回路３０内でシフトされる。これにより、データ入出力端子ＤＱ０〜ＤＱ３，ＤＱ４〜ＤＱ７，ＤＱ８〜ＤＱ１１，ＤＱ１２〜ＤＱ１５に対応するノードＮ１〜Ｎ４に、それぞれ書込データ信号Ｄ０〜Ｄ３，Ｄ４〜Ｄ７，Ｄ８〜Ｄ１１，Ｄ１２〜Ｄ１５が与えられる。これらのデータ信号Ｄ０〜Ｄ３，Ｄ４〜Ｄ７，Ｄ８〜Ｄ１１，Ｄ１２〜Ｄ１５は、それぞれメモリマットＭ０〜Ｍ３の選択された４つのメモリセルＭＣに書き込まれる。
【００６７】
この実施の形態２では、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５のうちの４つのデータ入出力端子ＤＱ０，ＤＱ４，ＤＱ８，ＤＱ１２のみをテスタに接続した状態で、テスト信号ＤＴ０，ＤＴ４，ＤＴ８，ＤＴ１２をそれぞれメモリマットＭ０〜Ｍ３の選択された４つのメモリセルＭＣに書き込むとともに、１６ビットのデータ信号Ｄ０〜Ｄ１５を選択された１６個のメモリセルＭＣに書き込むことができ、テストコストの低減化を図ることができる。
【００６８】
[実施の形態３]
図１７は、この発明の実施の形態３によるＳＤＲＡＭの全体構成を示すブロック図である。図１７において、このＳＤＲＡＭは、３２個のデータ入出力端子ＤＱ０〜ＤＱ３１と、４つのメモリ部５０〜５３と、４つのシフトレジスタ回路６０〜６３と、制御部６４とを備える。データ入出力端子ＤＱ０〜ＤＱ７，ＤＱ８〜ＤＱ１５，ＤＱ１６〜ＤＱ２３，ＤＱ２４〜ＤＱ３１は、それぞれメモリ部５０〜５３に対応して設けられている。通常動作時は全てのデータ入出力端子ＤＱ０〜ＤＱ３１が用いられ、テストモード時は４つのデータ入出力端子ＤＱ７，ＤＱ１５，ＤＱ２３，ＤＱ３１のみが用いられる。
【００６９】
メモリ部５０は、図１８に示すように、入出力バッファ５４、書込／読出回路５５、およびメモリマット５６を含む。入出力バッファ５４は、データ入出力端子ＤＱ０〜ＤＱ７に与えられた８ビットの書込データ信号Ｄ０〜Ｄ７を書込／読出回路５５に伝達する８つの入力バッファと、書込／読出回路５５によって読み出された８ビットのデータ信号Ｑ０〜Ｑ７をデータ入出力端子ＤＱ０〜ＤＱ７に伝達する８つの出力バッファとを含む。メモリマット５６は、図２で示したメモリマットＭ０と同様の構成である。ただし、メモリマット５６では、各メモリセルグループは８個のメモリセルＭＣを含む。
【００７０】
書込／読出回路５５は、通常の書込動作時は、データ入出力端子ＤＱ０〜ＤＱ７および入出力バッファ５４を介して与えられた８ビットのデータ信号Ｄ０〜Ｄ７を、メモリマット５６の選択された８個のメモリセルＭＣに書き込む。また、書込／読出回路５５は、通常の読出動作時は、メモリマット５６の選択された８個のメモリセルＭＣから８ビットのデータ信号Ｑ０〜Ｑ７を読み出す。
【００７１】
また、書込／読出回路５５は、第１のテストモード（縮退モード）における書込動作時は、データ入出力端子ＤＱ７および入出力バッファ５４を介して与えられたテスト信号ＤＴ７を、メモリマット５６の選択された８個のメモリセルＭＣに書き込む。また、書込／読出回路５５は、一致／不一致判定回路を含んでおり、第１のテストモードにおける読出動作時は、メモリマット５６の選択された８個のメモリセルＭＣから８ビットのデータ信号Ｑ０〜Ｑ７を読み出し、それらのデータ信号Ｑ０〜Ｑ７の論理が一致しているか否かを判定し、判定結果を示す信号ＱＴ７を入出力バッファ５４を介してデータ入出力端子ＤＱ７に出力する。第２のテストモードにおける書込／読出回路５５の動作は、通常の動作と同じである。他のメモリ部５１〜５３の各々は、接続されるデータ入出力端子が異なるだけで、メモリ部５０と同じである。
【００７２】
シフトレジスタ回路６０は、第２のテストモードにおける書込動作時は、テスタからデータ入出力端子ＤＱ７を介して順次入力されるデータ信号Ｄ０〜Ｄ７を保持し、それらのデータ信号Ｄ０〜Ｄ７をデータ入出力端子ＤＱ０〜ＤＱ７に与える。また、シフトレジスタ回路６０は、第２のテストモードにおける読出動作時は、メモリ部５０から読み出されてデータ入出力端子ＤＱ０〜ＤＱ７に与えられたデータ信号Ｑ０〜Ｑ７をラッチし、それらのデータ信号Ｑ０〜Ｑ７をデータ入出力端子ＤＱ７を介してテスタに順次出力する。他のシフトレジスタ回路６１〜６３の各々は、接続されるデータ入出力端子が異なるだけで、シフトレジスタ回路６４と同じである。
【００７３】
制御部６４は、クロック信号ＣＬＫ、コマンド信号ＣＭＤ、外部アドレス信号ＥＸＴＡＤＤ、データマスク信号ＤＱＭ０〜ＤＱＭ３などに従って、ＳＤＲＡＭ全体を制御する。なお、データマスク信号ＤＱＭ０〜ＤＱＭ３は、それぞれメモリ部５０〜５３に対応して設けられている。通常の書込動作時に、たとえばデータマスク信号ＤＱＭ０を活性化レベルの「Ｈ」レベルにすると、メモリ部５０への書込データ信号Ｄ０〜Ｄ７がマスクされる。また、通常の読出動作時に、たとえばデータマスク信号ＤＱＭ０を活性化レベルの「Ｈ」レベルにすると、メモリ部５０からの読出データ信号Ｑ０〜Ｑ７がマスクされる。このＳＤＲＡＭでは、第２のテストモード時には、データマスク信号ＤＱＭ０〜ＤＱＭ３の入力端
子を使用してシフトレジスタ回路６０〜６３が制御される。
【００７４】
図１９は、シフトレジスタ回路６０の構成を示すブロック図である。図１９において、シフトレジスタ回路６０は、データ入出力端子ＤＱ０〜ＤＱ７の各々に対応して設けられたレジスタ７０、転送回路７１、およびラッチ回路７２を含む。
【００７５】
８個のレジスタ７０は、リング状に接続されている。各レジスタ７０は、データマスク信号ＤＱＭ０の入力端子から入力される制御信号φ０が「Ｈ」レベルに立ち上げられたことに応じて、保持しているデータ信号を次段のレジスタ７０にシフトさせるとともに、前段のレジスタ７０から出力されたデータ信号を保持する。また、各レジスタ７０は、保持しているデータ信号を対応の転送回路７１に与えるとともに、ラッチ回路７２から与えられたデータ信号を保持する。
【００７６】
転送回路７１は、データマスク信号ＤＱＭ３の入力端子から入力される制御信号φ３が「Ｈ」レベルに立ち上げられたことに応じて、対応のレジスタ７０によって保持されているデータ信号を対応のデータ入出力端子に転送する。
【００７７】
データ入出力端子ＤＱ０〜ＤＱ７のうちのデータ入出力端子ＤＱ７に対応するラッチ回路７２は常時活性化され、他のデータ入出力端子ＤＱ０〜ＤＱ６の各々に対応するラッチ回路は、データマスク信号ＤＱＭ１の入力端子から入力される制御信号φ１が「Ｈ」レベルの場合に活性化され、制御信号φ１が「Ｌ」レベルの場合は非活性化される。また、活性化されたラッチ回路７２は、データマスク信号ＤＱＭ２の入力端子から入力される制御信号φ２が「Ｈ」レベルに立ち上げられたことに応じて、対応のデータ入出力端子に与えられているデータ信号をラッチし、そのデータ信号を対応のレジスタに与える。
【００７８】
図２０（ａ）〜（ｉ）および図２１（ａ）〜（ｉ）は、このＳＤＲＡＭの第２のテストモードにおける書込動作を示すタイムチャートである。なお、ここでは、３２個のデータ入出力端子ＤＱ０〜ＤＱ３１のうちの８個のデータ入出力端子ＤＱ０〜ＤＱ７に関連する部分の動作のみについて説明する。他のデータ入出力端子ＤＱ８〜ＤＱ１５，ＤＱ１６〜ＤＱ２３，ＤＱ２４〜ＤＱ３１に関連する部分の動作は、データ入出力端子の番号が異なるだけで、データ入出力端子ＤＱ０〜ＤＱ７に関連する部分の動作と同じである。
【００７９】
図２０（ａ）〜（ｉ）において、まず時刻ｔ０におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＴＥＮＴコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に信号ＴＡＤＤを与え、２クロックサイクル後の時刻ｔ２におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＴＭＲＳコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に信号ＴＭ＿ＫＥＹを与え、ＳＣＡＮテストモードを設定する。
【００８０】
さらに、２クロックサイクル後の時刻ｔ４におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＡＣＴコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に行アドレス信号Ｘ０を与え、ロウ系の回路をアクティブ状態にする。
【００８１】
次に、時刻ｔ５において、データ入出力端子ＤＱ７に書込データ信号Ｄ０を与えるとともに、信号φ２を半クロックサイクルだけ「Ｈ」レベルにして書込データ信号Ｄ０を、データ入出力端子ＤＱ７に対応するラッチ回路７２に取り込み、対応のレジスタ７０に転送する。次いで時刻ｔ６において、信号φ０を半クロックサイクルだけ「Ｈ」レベルにして書込データ信号Ｄ０を、データ入出力端子ＤＱ７に対応するレジスタ７０からデータ入出力端子ＤＱ６に対応する次段のレジスタ７０に転送する。以下同様にして、時刻ｔ７〜ｔ１７
において書込データ信号Ｄ１〜Ｄ６を入力し、データ入出力端子ＤＱ０〜ＤＱ６に対応するレジスタ７０にそれぞれ書込データ信号Ｄ０〜Ｄ６を保持させる。
【００８２】
次に、時刻ｔ１９において、データ入出力端子ＤＱ７に書込データ信号Ｄ７を与えるとともに、信号φ２を半クロックサイクルだけ「Ｈ」レベルにして書込データ信号Ｄ７を、データ入出力端子ＤＱ７に対応するラッチ回路７１に取り込み、対応のレジスタ７０に転送する。これにより、データ入出力端子ＤＱ０〜ＤＱ７に対応するレジスタ７０に、それぞれ書込データ信号Ｄ０〜Ｄ７が保持される。
【００８３】
なお、このモードでは、制御信号φ１は「Ｌ」レベルに固定され、データ入出力端子ＤＱ〜ＤＱ６に対応するラッチ回路７２は非活性化状態にされている。また、データ入力期間（時刻ｔ５〜ｔ２１）では、クロック信号ＣＬＫは「Ｌ」レベルに固定される。
【００８４】
次に、時刻ｔ２１〜ｔ２３においてクロック信号ＣＬＫを活性化させ、時刻ｔ２１から１．５クロックサイクルだけ制御信号φ３を「Ｈ」レベルにして各転送回路７１を活性化させ、８個のレジスタ７０に保持されている書込データ信号Ｄ０〜Ｄ７をそれぞれデータ入出力端子ＤＱ０〜ＤＱ７に転送させる。また、時刻ｔ２２におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＷＲＩＴコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に列アドレス信号Ｙ０を与え、行アドレス信号Ｘ０および列アドレス信号Ｙ０で特定されるメモリセルグループに属する８個のメモリセルＭＣにそれぞれデータ信号Ｄ０〜Ｄ７を書き込む。
【００８５】
バースト長ＢＬが１の場合は、これで終わりであるが、ＢＬが２以上の場合は、図２１（ａ）〜（ｉ）に示すように、データシフトおよびデータ転送が再度行なわれる。なお、２回目以降の書込動作では、列アドレス信号ＹはＳＤＲＡＭ内部で生成されるので、外部から列アドレス信号Ｙを与える必要はない。
【００８６】
また、図２２（ａ）〜（ｊ）および図２３（ａ）〜（ｊ）は、このＳＤＲＡＭの第２のテストモードにおける読出動作を示すタイムチャートである。なお、ここでも、３２個のデータ入出力端子ＤＱ０〜ＤＱ３１のうちの８個のデータ入出力端子ＤＱ０〜ＤＱ７に関連する部分の動作のみについて説明する。
【００８７】
図２２（ａ）〜（ｊ）において、まず時刻ｔ０におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＴＥＮＴコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に信号ＴＡＤＤを与え、２クロックサイクル後の時刻ｔ２におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＴＭＲＳコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に信号ＴＭ＿ＫＥＹを与え、ＳＣＡＮテストモードを設定する。
【００８８】
さらに、２クロックサイクル後の時刻ｔ４におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＡＣＴコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に行アドレス信号Ｘ０を与え、ロウ系の回路をアクティブ状態にする。
【００８９】
次に、２クロックサイクル後の時刻ｔ６におけるクロック信号ＣＬＫの立上りエッジに同期して、コマンド信号ＣＭＤの入力端子にＲＥＡＤコマンドを与えるとともに外部アドレス信号ＥＸＴＡＤＤの入力端子に列アドレス信号Ｙ０を与える。これにより、行アドレス信号Ｘ０および列アドレス信号Ｙ０によって特定されるメモリセルグループに属する８個のメモリセルＭＣからデータ信号Ｑ０〜Ｑ７が読み出され、時刻ｔ９において読出データ信号Ｑ０〜Ｑ７がデータ入出力端子ＤＱ０〜ＤＱ７に出力される。なお、このＳＤＲＡ
Ｍでは、／ＣＡＳレイテンシＣＬが３であるので、ＲＥＡＤコマンドおよび列アドレス信号Ｙ０を入力してから３クロックサイクル後に読出データ信号Ｑ０〜Ｑ７が出力される。また、バースト長ＢＬが１であるので、１つのメモリセルグループからのみデータ信号Ｑ０〜Ｑ７が読み出される。
【００９０】
また、時刻ｔ９を中心とする１クロックサイクル期間において、制御信号φ１を「Ｈ」レベルにしてシフトレジスタ回路６０の８個のラッチ回路７１を活性化させ、時刻ｔ９を中心とする半クロックサイクル期間において、制御信号φ２を「Ｈ」レベルにして、読出データ信号Ｑ０〜Ｑ７をデータ入出力端子ＤＱ０〜ＤＱ７からシフトレジスタ回路６０の８個のレジスタ７０に転送させる。これにより、データ入出力端子ＤＱ０〜ＤＱ７に対応する８個のレジスタ７０にそれぞれ読出データ信号Ｑ０〜Ｑ７が保持される。
【００９１】
次に図２３（ａ）〜（ｊ）に示すように、時刻ｔ１０において制御信号φ０を半クロックサイクルだけ「Ｈ」レベルにすると、各レジスタ７０は保持している読出データ信号を次段のレジスタ７０に転送するとともに、前段のレジスタ７０から出力された読出データ信号を取り込む。これにより、データ入出力端子ＤＱ０〜ＤＱ７に対応する８個のレジスタ７０にそれぞれ読出データ信号Ｑ１〜Ｑ７，Ｑ０が保持される。
【００９２】
次いで時刻ｔ１１において、制御信号φ３を１クロックサイクルだけ「Ｈ」レベルにすると、データ入出力端子ＤＱ７に対応する転送回路７１により、レジスタ７０からデータ入出力端子ＤＱ７に読出データ信号Ｑ０が転送される。また、時刻ｔ１１から所定時間後に、データ入出力端子に読出データ信号が出力されているタイミングを示す信号ＳＴＲＢがパルス的に「Ｈ」レベルにされる。以下同様にして、読出データ信号Ｑ１〜Ｑ７をデータ入出力端子ＤＱ７に順次出力する。
【００９３】
この実施の形態３では、３２個のデータ入出力端子ＤＱ０〜ＤＱ３１のうちの４つのデータ入出力端子ＤＱ７，ＤＱ１５，ＤＱ２３，ＤＱ３１のみをテスタに接続した状態で、テスト信号ＤＴ７，ＤＴ１５，ＤＴ２３，ＤＴ３１をそれぞれメモリ部５０〜５３の選択された８つのメモリセルＭＣに書き込むとともに、３２ビットのデータ信号Ｄ０〜Ｄ３１を選択された３２個のメモリセルＭＣに書き込むことができ、テストコストの低減化を図ることができる。
【００９４】
また、その状態で、選択された３２個のメモリセルＭＣが正常か否かを判定するとともに、３２個のデータ入出力端子ＤＱ０〜ＤＱ３１に対応する回路が正常か否かを判定することができ、テストコストの低減化を図ることができる。
【００９５】
また、シフトレジスタ回路６０〜６３の制御信号を他の回路部の制御信号と同様に制御部６４で発生させると、制御部６４内に切換ゲートなどが付加されてアクセス遅延が発生する。これに対して本実施の形態３では、アクセス速度にあまり影響しないデータマスク信号ＤＱＭ０〜ＤＱＭ３の入力端子を使用してシフトレジスタ回路６０〜６３を制御するので、アクセス遅延は回避される。なお、アクセス速度にあまり影響しない信号の入力端子であれば、データマスク信号ＤＱＭ０〜ＤＱＭ３の入力端子以外の入力端子を使用してもよい。
【００９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００９７】
【図１】この発明の実施の形態１によるＳＤＲＡＭのデータ読出に関連する部分の構成を示す回路ブロック図である。
【図２】図１に示したメモリマットの構成を示すブロック図である。
【図３】図１に示した一致／不一致判定回路の構成を示す図である。
【図４】図１に示した出力バッファの構成を示す回路図である。
【図５】図１に示したシフトレジスタ回路の構成を示す回路ブロック図である。
【図６】図５に示したシフトレジスタ回路の通常動作時および第１のテストモード時における動作を示す回路ブロック図である。
【図７】図１に示したＳＤＲＡＭの通常の読出動作を示すタイムチャートである。
【図８】図１に示したＳＤＲＡＭの第１のテストモードにおける読出動作を示すタイムチャートである。
【図９】図５に示したシフトレジスタ回路の第２のテストモード時における動作を示す回路ブロック図である。
【図１０】図１に示したＳＤＲＡＭの第２のテストモードにおける読出動作を示すタイムチャートである。
【図１１】実施の形態１の比較例を示す回路ブロック図である。
【図１２】この発明の実施の形態２によるＳＤＲＡＭのデータ書込に関連する部分の構成を示す回路ブロック図である。
【図１３】図１２に示したシフトレジスタ回路の構成を示す回路ブロック図である。
【図１４】図１３に示したシフトレジスタ回路の通常動作時および第１のテストモード時における動作を示す回路ブロック図である。
【図１５】図１３に示したシフトレジスタ回路の第２のテストモード時における動作を示す回路ブロック図である。
【図１６】図１２に示したＳＤＲＡＭの第２のテストモードにおける書込動作を示すタイムチャートである。
【図１７】この発明の実施の形態３によるＳＤＲＡＭの構成を示すブロック図である。
【図１８】図１７に示したメモリ部の構成を示すブロック図である。
【図１９】図１７に示したシフトレジスタ回路の構成を示すブロック図である。
【図２０】図１７に示したＳＤＲＡＭの第２のテストモードにおける書込動作を示すタイムチャートの一部分である。
【図２１】図２０に示したタイムチャートの残りの部分である。
【図２２】図１７に示したＳＤＲＡＭの第２のテストモードにおける読出動作を示すタイムチャートの一部分である。
【図２３】図２２に示したタイムチャートの残りの部分である。
【符号の説明】
【００９８】
ＤＱ０〜ＤＱ３１  データ入出力端子、Ｍ０〜Ｍ３，５６  メモリマット、１  アンプ、２  一致／不一致判定回路、２ａ  ＥＸ−ＯＲゲート、３，２０〜２４，４０〜４４  スイッチ、４  出力バッファ、５，３０，６０〜６３  シフトレジスタ回路、ＭＡ  メモリアレイ、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＬＰ  ビット線対、６  行デコーダ、７  列デコーダ、８  センスアンプ＋入出力制御回路、１０  インバータ、１１  ＮＡＮＤゲート、１２  ＮＯＲゲート、１３  ＰチャネルＭＯＳトランジスタ、１４  ＮチャネルＭＯＳトランジスタ、２５〜２８，４５〜４８，７０  レジスタ、３１〜３４  入力バッファ、３５  切換回路、３６  ライトドライバ、５０〜５３  メモリ部、５４  入出力バッファ、５５  書込／読出回路、７１  転送回路、７２  ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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