(57)【要約】【課題】電源ノイズを近隣回路に影響を与えないレベルに抑圧し、かつ、回路セルの配置の規則性を乱すことがない効率的なセル配置を実現する。【解決手段】一方向に配線され幹配線（例えば２Ｓ）と、等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線（例えば２０Ｓ）と、分岐線ごとに設けられたローカル電圧線（仮想ＶＳＳ線３０Ｓ等）と、当該ローカル電圧線と分岐線間のスイッチと、ローカル電圧線に接続された少なくとも１つの回路セルとを、各々が含む複数のセルラインと、複数のセルライン内で、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数のスイッチ（ＳＷ１,ＳＷ２等の対）を同時制御可能に接続する複数の制御線ＣＬ１〜ＣＬ４と、を有する。【選択図】図８
2009170650.tif 000002
【特許請求の範囲】
【請求項１】
一方向に配線され、電源電圧または基準電圧が印加される幹配線と、
前記一方向で等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線と、
前記分岐線ごとに設けられたローカル電圧線、および、前記ローカル電圧線に接続された少なくとも１つの回路セルを各々が含み、前記ローカル電圧線と前記分岐線間に接続される少なくとも１つのスイッチの配置（数と位置）と非配置が予め決められている複数のセルラインと、
前記複数のセルライン内で、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数の前記スイッチを同時制御可能に接続する複数の制御線と、
を有する半導体集積回路。
【請求項２】
一の前記制御線により同時制御される２つのセルラインの第１および第２のスイッチが、セルライン数ｎ（ｎ：２以上の整数）のピッチで、各々前記幹配線から等距離で配置され、
回路セル起動のために前記第１スイッチがオンしたときに、前記第１スイッチを含む第１セルラインから、前記第２スイッチを含むセルラインに前記第１セルライン側で隣接した第ｎセルラインセルラインまでに含まれる複数の回路セルにおいて、前記第１スイッチから、前記第２スイッチに接続する分岐線が設けられた幹配線箇所までの電流経路内で生じる電位落差（ＩＲドロップ）が、前記複数の回路セルが動作したときにセルラインごとに存在し、各回路セルを起点とする前記電流経路で生じるｎ個の動作時ＩＲドロップの合計値以下となるように、前記セルライン数ｎが決められている
請求項１に記載の半導体集積回路。
【請求項３】
前記セルライン数ｎのピッチで配置された前記第１および第２スイッチを含む２つのセルライン間で、他のセルラインのスイッチが、対（ただし、端数がでる場合は対でなく単独）で他の制御線に接続され、
回路セル起動時に、前記第１および第２スイッチを最初にオンさせ、対を成すスイッチを含む２つのセルライン間隔が大きい方から小さくなる順番で、前記他の制御線をスイッチオンのために制御するスイッチ制御部を、有する
請求項２に記載の半導体集積回路。
【請求項４】
一方向に配線された幹配線に印加される電源電圧または基準電圧が、前記一方向で等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線を介して分配される複数のセルラインに対し、所定のセルライン内で回路セルに接続されたローカル電圧線と分岐線との接続を制御するスイッチの制御線への接続に関する半導体集積回路の配置配線方法であって、
前記制御線により同時制御される２つの第１および第２スイッチを含む２つのセルラインの配置ピッチｎ（ｎ：２以上の整数）を決定するステップと、
前記複数のセルラインおよび前記複数の分岐線を配置配線するステップと、
前記幹配線をセルラインと直交する方向に配置し、前記複数の分岐線と接続するステップと、
隣のセルライン同士が前記配置ピッチｎ以上離れた複数のセルラインにおいて複数の前記スイッチを同時制御のために１本の前記制御線に接続する、少なくとも１本の前記制御線の配置配線ステップと、
を含み、
前記配線ピッチｎの決定ステップでは、回路セル起動のために前記第１スイッチがオンしたときに、前記第１スイッチを含む第１セルラインから、前記第２スイッチを含むセルラインに前記第１セルライン側で隣接した第ｎセルラインまでに含まれる複数の回路セルにおいて、前記第１スイッチから、前記第２スイッチに接続する分岐線が設けられた幹配線箇所までの電流経路内で生じる電位落差（ＩＲドロップ）が、前記複数の回路セルが動作したときにセルラインごとに存在し、各回路セルを起点とする前記電流経路で生じるｎ個の動作時ＩＲドロップの合計値以下となるように、前記配線ピッチｎを決定する
半導体集積回路の配置配線方法。
【請求項５】
前記複数のセルラインおよび前記複数の分岐線を配置配線するステップでは、前記分岐線および前記ローカル電圧線の各要素と回路と前記スイッチを含む所定数のスイッチを有する回路セルと、前記分岐線および前記ローカル電圧線の各要素と回路を各々含む複数の通常回路セルと、を組み合わせてライン状配置する
請求項４に記載の半導体集積回路の配置配線方法。
【請求項６】
前記複数のセルラインおよび前記複数の分岐線を配置配線するステップでは、前記スイッチを有する回路セルを含むセルラインと、前記通常回路セルをライン状に配置したスイッチ無しのセルラインとを、所定の規則で前記一方向に配置する
請求項５に記載の半導体集積回路の配置配線方法。
【請求項７】
前記制御線の配置配線ステップでは、前記配置ピッチｎ内で前記第１セルライン以外にスイッチを含む他のセルラインが存在する場合、当該他のセルライン内のスイッチを単独または複数同時で制御可能に他の制御線を配置配線する、
請求項４に記載の半導体集積回路の配置配線方法。
【請求項８】
前記他の制御線を配置配線する場合、前記配置ピッチｎ内の制御線が未接続のスイッチに対し、互いの距離が最も遠いスイッチ対に制御線を接続するルールを守りながら、順次制御線の配置配線を繰り返し、最後に端数となる単一のスイッチが残る場合、単独のスイッチを制御する制御線を配置配線する
請求項７に記載の半導体集積回路の配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、幹配線と、当該幹配線から分岐された複数の分岐線とによって、電源電圧または基準電圧が回路セルに印加される半導体集積回路とその配置配線方法に関する。特に本発明は、電源遮断のためにオン、オフが制御されるスイッチに対する制御線の接続構造を有する半導体集積回路と、制御線の接続対象のスイッチ決定手法を含む、半導体集積回路の配置配線方法とに関する。
【背景技術】
【０００２】
回路に対しスイッチにより電源供給の遮断とその解除を制御するものとして、ＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)技術が知られている。
ＭＴＣＭＯＳ技術は、信号遅延防止を意図して、電源電圧低下や素子微細化に適合する値にトランジスタの閾値電圧を下げる一方で、停止状態の回路に対しては、より大きな閾値電圧のトランジスタによってリーク電流経路を遮断して消費電力の浪費を防ぐものである。
【０００３】
ＭＴＣＭＯＳ技術の回路ブロックへの適用では、いわゆる仮想ＶＤＤ線、仮想ＧＮＤ線と称される、回路ブロック内で局所的に設けられた配線（ローカル電圧線）を設ける。ローカル電圧線は、回路ブロックの外部で共通なグローバル電圧線として配置された実電源線（実ＶＤＤ線）や実基準電圧線（実ＶＳＳ線）に対して、電源遮断とその解除のためのスイッチを介して接続される。
スイッチを設ける箇所は、起動と停止が繰り返される機能回路と実ＶＤＤ線との間、機能回路と実ＶＳＳ線との間、その両方の３通りがあり、スイッチとしては通常、実ＶＤＤ側ではＰＭＯＳトランジスタ、実ＶＳＳ線側ではＮＭＯＳトランジスタを用いる。
【０００４】
ＭＴＣＭＯＳ適用ブロックの機能回路の起動と停止は、半導体集積回路が起動された後は常時、実ＶＤＤ線と実ＶＳＳ線からの電源供給を受けて動作状態におかれるＭＴＣＭＯＳ非適用ブロック内の回路によって制御される。ＭＴＣＭＯＳ非適用ブロックには、クロック発生回路、その他リピーターバッファなどの、主にＩＣ全体の制御、信号の入出力やデータ保持のための回路に加え、上記電源遮断制御のためのスイッチのオンとオフを制御するスイッチ制御回路が含まれる。
【０００５】
ＭＴＣＭＯＳ適用ブロックでは停止時間が長いとローカル電圧線、例えば仮想ＶＳＳ線が、内部回路のリーク電流により充電され、実ＶＤＤ線に近い高い電位まで上昇する可能性がある。そのため、ＭＴＣＭＯＳ適用回路ブロックの再起動時に電源遮断スイッチがオンすると、仮想ＶＳＳ線の放電により、実ＶＳＳ線に突発的な電流が流れ込む。この電流は、突入電流（Rush Current)等と称される。突入電流が実ＶＳＳ線に流れ込むと、正のノイズ電圧となって、当該ＭＴＣＭＯＳ適用ブロック内の回路のＶＳＳ電位を変化させ、さらには近隣のＭＴＣＭＯＳ非適用ブロックに伝達される。
これと同様な現象は実ＶＤＤ線でも生じる可能性がある。ただし、突発的な電流が実ＶＤＤ線から流れ出すため、実ＶＤＤ線の電位が急激に下がる負のノイズ電圧が生じる点で上記の場合と異なる。
【０００６】
何れにしても、これらのノイズ電圧（電源ノイズ）は、近傍の回路で動作中のクロック発生回路やリピーターバッファなどに伝えられ、電源電圧振幅が急激に低下する結果、動作遅延を起こすなど遅延性の影響を与えてしまう。
【０００７】
電源ノイズ対策として、例えば非特許文献１には、グローバルな実ＶＤＤ線とローカルな仮想ＶＤＤ線との間に複数のＰＭＯＳスイッチを並列接続して、それらのゲートに制御信号を遅延させながら順送りすることで、徐々に接続インピーダンスを下げる技術が開示されている。この技術では、制御信号を遅延させるバッファ回路（インバータの直列回路）を複数設けており、１つの制御信号を、この複数のバッファ回路で順次遅延させている。
【非特許文献１】Philippe Royannez etc,“90nm Low Leakage SoC Design Techniques for Wireless Application”, 2005 IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, P138.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記非特許文献１に記載の技術では、電源ノイズのピークは抑えられるが制御に時間がかかるという欠点がある。
また、複数のスイッチと、制御信号を遅延させるインバータが多数必要となり、その配置領域が比較的大きい。この配置領域は、上記非特許文献１内のチップ写真を見るとロー（行）方向とカラム（列）方向のそれぞれで離散的に配置されているが、個々の配置領域の面積が大きいため、このようなスイッチ等の配置では回路セルの配置の規則性を乱し、効率的なセル配置ができない。
【０００９】
さらに、トランジスタ等に製造ばらつきが生じると、上記スイッチのトランジスタが設計時に見積もる値より大きい電流を流すことと、上記インバータによる遅延時間が短くなることが同時に起こり得る。また、これとは逆にスイッチ電流値が小さくなり、かつ、遅延時間が長くなることも生じ得る。このため、上記非特許文献１に記載された技術では、電源ノイズをあるレベル以下に抑える設計が非常に難しいという難点がある。
【課題を解決するための手段】
【００１０】
本発明の一形態に関わる半導体集積回路は、一方向に配線され、電源電圧または基準電圧が印加される幹配線と、前記一方向で等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線と、前記分岐線ごとに設けられたローカル電圧線、および、前記ローカル電圧線に接続された少なくとも１つの回路セルを各々が含み、前記ローカル電圧線と前記分岐線間に接続される少なくとも１つのスイッチの配置（数と位置）と非配置が予め決められている複数のセルラインと、前記複数のセルライン内で、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数の前記スイッチを同時制御可能に接続する複数の制御線と、を有する。
【００１１】
本発明の一形態では好適に、一の前記制御線により同時制御される２つのセルラインの第１および第２のスイッチが、セルライン数ｎ（ｎ：２以上の整数）のピッチで、各々前記幹配線から等距離で配置され、回路セル起動のために前記第１スイッチがオンしたときに、前記第１スイッチを含む第１セルラインから、前記第２スイッチを含むセルラインに前記第１セルライン側で隣接した第ｎセルラインセルラインまでに含まれる複数の回路セルにおいて、前記第１スイッチから、前記第２スイッチに接続する分岐線が設けられた幹配線箇所までの電流経路内で生じる電位落差（ＩＲドロップ）が、前記複数の回路セルが動作したときにセルラインごとに存在し、各回路セルを起点とする前記電流経路で生じるｎ個の動作時ＩＲドロップの合計値以下となるように、前記セルライン数ｎが決められている。
さらに好適に、前記セルライン数ｎのピッチで配置された前記第１および第２スイッチを含む２つのセルライン間で、他のセルラインのスイッチが、対（ただし、端数がでる場合は対でなく単独）で他の制御線に接続され、回路セル起動時に、前記第１および第２スイッチを最初にオンさせ、対を成すスイッチを含む２つのセルライン間隔が大きい方から小さくなる順番で、前記他の制御線をスイッチオンのために制御するスイッチ制御部を、有する。
【００１２】
以上のような構成によれば、電源電圧または基準電圧を供給する配線が、一方向の幹配線と、その途中の等間隔の箇所から分岐する複数の分岐線とを含んで構成されている。そして、セルラインが分岐線ごとに設けられている。複数のセルラインの全て、または、その幾つかは、１つ以上のスイッチを含んでいる。スイッチは、セルラインごとのローカル電圧線と分岐線との接続と非接続を制御する、いわゆる電源遮断スイッチである。よって、本発明ではスイッチがセル配置領域内にセルとして配置される。望ましくは、スイッチの各々が幹配線から等距離で配置される。つまり、セルラインと同じ数の複数のスイッチが幹配線と平行に配置される。
このように配置された複数のスイッチに対し、制御線が、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数のスイッチを同時制御可能に接続されている。
【００１３】
このようにスイッチをセル配置領域に埋め込んで配置する場合、セルの配置ルール（セルの幅、高さ（幅と直行する長さ）等）に従うことになるが、本発明では、スイッチがオンしたときの電荷排出能力を、同時制御されるスイッチの数で制御している。このため、１つ１つのスイッチの電荷排出能力は比較的小さい場合でも、例えば大きなゲート幅のスイッチと同等の電荷排出能力が必要なときは、同時制御されるスイッチ数を任意に増やすことで、セル配置規則を乱すことなく自由にスイッチ能力設計が可能である。
【００１４】
また、同時制御される２つのスイッチを１以上のセルライン離すことは、次に述べる、電源ノイズのピーク低減作用がある。
例えば幹配線や分岐線に基準電圧が印加される場合を例にとると、ローカル電圧線は、前述したリーク電流により電源電圧に近いレベルまで充電される可能性がある。このときスイッチをオンすると、突入電流（電圧で言えば電源ノイズ）が分岐線を通って幹配線の片側端（電圧供給側端）に達する。この電流経路は長ければ長いほど、電流量（Ｉ）と経路等価配線抵抗（Ｒ）の積で表されるＩＲドロップが大きいため電源ノイズを減衰させ、望ましい。
【００１５】
隣接する２つのセルラインで、同時制御するスイッチ対を選んだ場合、この対を幹配線の電圧供給側端から遠くに配置すると、そのスイッチ対の導通時に生じる電源ノイズの減衰量は大きいため望ましいが、その後に他のスイッチ対を、減衰量を低くして選ぶ余地を狭める。
言い換えると、オンさせるスイッチ対を順次選ぶことを繰り返す場合、電圧供給側端から遠くと近くでスイッチ対を選ぶことが望ましい。「２つのスイッチを１以上のセルライン分離する」ことは、ＩＲドロップ量を平均化して、ブロック全体として突出したピークの電源ノイズ発生を防止するために、スイッチ選択の基本となるものである。
【００１６】
特に、最初に選ばれるスイッチ対は、制御中最大の初期電圧差（例えば電源電圧に近い電圧差）で保持されている配線間をスイッチするのであるから、そのとき生じる電源ノイズが最も大きく、周辺回路ブロックに遅延性の影響を及ぼす。
【００１７】
このため本発明の好ましい一形態では、対で同時選択されるスイッチ配置の条件を規定している。
スイッチ対選択の場合、２つのスイッチの配置ピッチをセルライン数ｎで規定すると、そのｎの大きさについて、「スイッチ対の１つ（第１スイッチ）をオンしたときの、他のスイッチ（第２スイッチ）に接続する分岐線が設けたれた幹配線箇所までの電流経路のＩＲドロップが、通常動作時にセルラインごとに存在する電流経路で生じるｎ個の動作時ＩＲドロップの合計値以下となる値にｎが決められている」と規定している。
なお、同時選択されるスイッチが３つ以上ある場合、隣同士となる任意の２つのスイッチで、上記条件が満たされていればよい。
【００１８】
その意味するところは、「通常動作時のＩＲドロップの総計値は、これによる基準電圧線の電位変動があっても、これを見越して近隣の回路セルが遅延することなく正常動作するように設計されているはずであるから、その総計値を、スイッチ対がオンすることにより生じる電源ノイズのピークが超えなければ、近隣の回路セルに遅延性の影響を与えることはない」ということである。上記ｎの大きさに関する規定は、このことをＩＲドロップの大きさの関係で示すものである。
【００１９】
本発明の一形態に関する半導体集積回路の配置配線方法は、一方向に配線された幹配線に印加される電源電圧または基準電圧が、前記一方向で等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線を介して分配される複数のセルラインに対し、所定のセルライン内で回路セルに接続されたローカル電圧線と分岐線との接続を制御するスイッチの制御線への接続に関する半導体集積回路の配置配線方法であって、前記制御線により同時制御される２つの第１および第２スイッチを含む２つのセルラインの配置ピッチｎ（ｎ：２以上の整数）を決定するステップと、前記複数のセルラインおよび前記複数の分岐線を配置配線するステップと、前記幹配線をセルラインと直交する方向に配置し、前記複数の分岐線と接続するステップと、隣のセルライン同士が前記配置ピッチｎ以上離れた複数のセルラインにおいて複数の前記スイッチを同時制御のために１本の前記制御線に接続する、少なくとも１本の前記制御線の配置配線ステップと、を含み、前記配線ピッチｎの決定ステップでは、回路セル起動のために前記第１スイッチがオンしたときに、前記第１スイッチを含む第１セルラインから、前記第２スイッチを含むセルラインに前記第１セルライン側で隣接した第ｎセルラインまでに含まれる複数の回路セルにおいて、前記第１スイッチから、前記第２スイッチに接続する分岐線が設けられた幹配線箇所までの電流経路内で生じる電位落差（ＩＲドロップ）が、前記複数の回路セルが動作したときにセルラインごとに存在し、各回路セルを起点とする前記電流経路で生じるｎ個の動作時ＩＲドロップの合計値以下となるように、前記配線ピッチｎを決定する。
【発明の効果】
【００２０】
本発明によれば、電源遮断とその解除を制御するスイッチがセル配置領域に埋め込まれて配置されているため、スイッチ配置が回路セルの配置規則性を乱すことなく、配置効率が高く、無駄なスペースが生じにくい。
また、制御線により、互いに離れた所定数のスイッチを同時制御可能に選択でき、このとき近隣の回路セルの動作に影響しない程度にまで電源ノイズのピークを抑えることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を、図面を参照して説明する。
【００２２】
＜基本構造＞
図１は、本実施形態に関わる半導体集積回路のレイアウトの一例を示す図である。
図１において、半導体集積回路が形成される矩形半導体チップの４つの辺に沿って、それぞれ複数の入出力用セル４０が列をなして配列されている。これらの入出力用セル４０に囲まれたチップエリアに、実ＶＤＤ線２Ｄと実ＶＳＳ線２Ｓが対をなして配置されている。より詳細には、当該回路ブロック配置領域のロー（行）方向とカラム（方向）にそれぞれ実電源線対（２Ｄ,２Ｓ）が平行配置され、これにより格子状電源線配置となっている。また、実電源線対（２Ｄ,２Ｓ）は、その格子状部分の周囲を外枠状部分により囲み、外枠状部分から多くの給電点を格子状部分に与えている。
これら実電源線対（２Ｄ,２Ｓ）は、そのロウ方向の各ラインとカラム方向の各ラインが、多層配線構造における異なる階層のメタル層から形成され、そのため実ＶＤＤ線２Ｄと実ＶＳＳ線２Ｓは、電気的に絶縁分離して交差可能である。
【００２３】
実電源線対の格子状部分と外枠状部分によりチップエリアが区分けされている。その比較的大きな区分けされたエリアに、ＭＴＣＭＯＳ技術が非適用の回路ブロック（以下、非適用回路ブロックという）３０が配置されている。また、大小様々の区分けエリアに、多数のＭＴＣＭＯＳ技術が適用された回路ブロック（以下、ＭＴＣＭＯＳ回路ブロックという）が配置されている。ここで非適用回路ブロック３０以外のブロックはＭＴＣＭＯＳ回路ブロックであり、図では、そのうちの１つを符号“１”で示している。
なお、図ではＭＴＣＭＯＳ回路ブロック１等は全て実電源線対（２Ｄ,２Ｓ）に接続されている。一方、非適用回路ブロック３０に対しては実電源線対（２Ｄ,２Ｓ）が非接続のように見えるが、実際には非適用回路ブロック３０に対し実電源線対（２Ｄ,２Ｓ）が接続されている。
【００２４】
図２に、ＭＴＣＭＯＳ回路ブロック１の１本の実ＶＳＳ線２Ｓまたは実ＶＤＤ線２Ｄと、その周囲の一部構成を概略的に示す。以下、実ＶＳＳ線２Ｓの場合で説明する。
実ＶＳＳ線２Ｓは、図２に示すように他の回路ブロックと共通に用いられ半導体チップ内に広く配置されたグローバル電圧線の一種であり、比較的上層のメタル層により形成される。実ＶＳＳ線２Ｓは、一方向（ここではカラム方向）に伸びて当該ＭＴＣＭＯＳ回路ブロック１横切っている。
実ＶＳＳ線２Ｓの複数の等間隔個所（黒丸により示す箇所）から、それぞれ、他の方向（ここではカラム方向と直交するロウ方向）に分岐線２０Ｓが延びている。分岐線２０Ｓは、実ＶＳＳ線２Ｓの黒丸で示す接続箇所から分岐されているため、実ＶＳＳ線２Ｓが「幹配線」に該当する。複数の分岐線２０Ｓは互いに平行に配置されている。なお、幹配線が実ＶＤＤ線２Ｄの場合、分岐線を符号“２０Ｓ”で示す代わりに、符号“２０Ｄ”で示す。
本例では、実ＶＳＳ線２Ｓに対し、回路ブロック外部で印加された基準電圧ＶＤＤ（例えばＧＮＤ電圧）が供給され、この電圧が分岐線２０Ｓに伝えられる。
【００２５】
一方、分岐線２０Ｓの各離間スペースに、近隣の分岐線２０Ｓと平行に、ローカル電圧線としての仮想ＶＳＳ線３０Ｓが配置されている。なお、仮想ＶＳＳ線３０Ｓは、幹配線が実ＶＤＤ線２Ｄの場合、仮想ＶＤＤ線３０Ｄという名称で呼ばれる。
仮想ＶＳＳ線３０Ｓは、分岐線２０Ｓとともに、幹配線である実ＶＳＳ線２Ｓより下層のメタル層またはポリシリコン層等から形成される。
ここで複数の仮想ＶＳＳ線３０Ｓが、より上層のメタル層等からなるカラム方向の仮想ＶＳＳ連結線３Ｓにより、互いに連結されている。なお、仮想ＶＳＳ連結線３Ｓは、幹配線が実ＶＤＤ線２Ｄの場合、仮想ＶＤＤ連結線３Ｄという名称で呼ばれる。
仮想ＶＳＳ線３０Ｓおよび仮想ＶＳＳ連結線３Ｓは、実ＶＳＳ線２Ｓ等と異なり、所定の電圧が常時供給されるものではない。回路の動作状態に応じて、仮想ＶＳＳ線３０Ｓの電圧は基準電圧ＶＳＳに下げられて固定される、電気的にフローティング状態となる、あるいはリーク電流により徐々に充電されるなど、動的に変化する。
【００２６】
図２では２箇所に、分岐線２０Ｓと仮想ＶＳＳ線３０Ｓ間にスイッチＳＷ１,ＳＷ２が設けられている。スイッチＳＷ１,ＳＷ２は、ＭＴＣＭＯＳの電源遮断と解除を制御するＭＴＣＭＯＳスイッチである。
おおよそ、１本の分岐線２０Ｓと、隣の仮想ＶＳＳ線３０Ｓとで規定されるロウ方向に長いチップ領域に、その長手方向に一列に回路セルが並ぶように、セル配置配線がされる。このロウ方向に長いチップ領域は「セルライン」に該当する。
図２では２つのみ示すが、スイッチＳＷ１,ＳＷ２は、セルラインごとに最低１つは設けられる。あるいは、所定の規則で、スイッチを含むセルラインと、スイッチを含まないセルラインを配置する。
いずれにしても、図２では同時制御される２つのスイッチＳＷ１,ＳＷ２のみ示しており、これらのスイッチＳＷ１,ＳＷ２は、１つのセルとして配置され、あるいは、回路セルの一部として設けられる。
【００２７】
図３（Ａ）と図３（Ｂ）に、スイッチのセル内配置例を示す。
図３（Ａ）の例では、能動素子としてはスイッチＳＷのみで回路セル４Ａが構成され、図３（Ｂ）の例では、スイッチＳＷが論理回路部５とともに同じ回路セル４Ｂに含まれる。
なお、図３では、基準電圧ＶＳＳを遮断制御するスイッチＳＷとしてＮＭＯＳトランジスタを示す。この場合、基準電圧ＶＳＳが印加される分岐線２０Ｓ、電源電圧ＶＤＤが印加される分岐線２０Ｄ、および、仮想ＶＳＳ線３０Ｓのセル内要素が図示のように回路セルに含まれる。
図３（Ａ）と図３（Ｂ）に示すように、スイッチＳＷが分岐線２０Ｓと仮想ＶＳＳ線３０Ｓ間に接続され、論理回路部５が分岐線２０Ｄと仮想ＶＳＳ線３０Ｓ間に接続される。
なお、セル内要素をセル配置によりつなぐだけでこれらの配線を形成する必要は必ずしもなく、上層配線でセル間接続をしてよい。要するに、本実施形態では、１つのセルラインに、１本のローカル電圧線と、１つのスイッチＳＷと、１以上の回路セルとを含んでいればよい。
【００２８】
スイッチＳＷは、上層の制御線ＣＬにより、必要な組み合わせで共通接続される。例えば図２のスイッチＳＷ１,ＳＷ２が１本の制御線により共通接続される。そのためには、スイッチＳＷ１,ＳＷ２が実ＶＳＳ線２Ｓからの距離が同じに配置されることが望ましい。
この距離がばらばらでも構わないが、その場合、制御線にも分岐構造をとる必要があり、あまり望ましくない。
【００２９】
＜配置配線の基本的考え方＞
通常動作時、すなわち図３（Ａ）または図３（Ｂ）に示すスイッチＳＷがオンし、論理回路部５が分岐線２０Ｄからの電源電圧ＶＤＤの供給を受けて、仮想ＶＳＳ線３０Ｓの電圧（ＶＳＳＶ）を電源や信号の基準レベルとして動作する。この動作は図２に示すＭＴＣＭＯＳ回路ブロック１全体で行われる。このときＭＴＣＭＯＳ回路ブロック１内の全てのスイッチＳＷがオンしているので、個々のスイッチＳＷのオン抵抗が数[Ω]あっても、ＭＴＣＭＯＳ回路ブロック１全体としてはオン抵抗の影響を無視でき、理想的にはＶＳＳＶ＝ＶＳＳとなる。
一方、実電源線対（２Ｄ,２Ｓ）をグローバル電圧線として共有している他の回路ブロックにおいては、実ＶＤＤ線２Ｄの基準電圧ＶＳＳを電源や信号の基準レベルとして動作する。
よって、通常動作時の電源供給の状態は、ＭＴＣＭＯＳが適用されている場合とされていない場合で同様である。
【００３０】
本実施形態では、ＭＴＣＭＯＳ回路ブロック１内で動作する回路セルの動作時の電源ＩＲドロップ（以下、通常動作ＩＲドロップという）Ｖｄｒｏｐ＿ｓと、ＭＴＣＭＯＳ回路ブロック１内のスイッチを有する回路セル（またはスイッチセル）を含むセルラインが停止から起動に復帰するときのＩＲドロップ（以下、復帰ＩＲドロップという）Ｖｄｒｏｐ＿ｒとを見積もる。
そして、「復帰ＩＲドロップＶｄｒｏｐ＿ｒが通常動作ＩＲドロップＶｄｒｏｐ＿ｓが以下」という条件を満たす、スイッチＳＷ１,ＳＷ２の配置ピッチ（スイッチ配置ピッチという）ｎを求める。ここで「スイッチ配置ピッチｎの値」は、スイッチＳＷ１,ＳＷ２を含む２つのセルラインの配置間隔をセルライン数で表すものである。
【００３１】
上記条件は、「ＭＴＣＭＯＳ回路ブロック内における通常動作時のＩＲドロップの総計値は、これによる基準電圧線の電位変動があっても、これを見越して近隣の回路セルが遅延することなく正常動作するように設計されているはずであるから、その総計値を、スイッチ対がオンすることにより生じる電源ノイズのピークが超えなければ、近隣の回路セルに遅延性の影響を与えることはない」という考えに基づく。
あるいは、「ＭＴＣＭＯＳ回路ブロック内における通常動作時のＩＲドロップの総計値は、前述したように通常動作時にはＶＳＳＶ＝ＶＳＳとみなせるから、ＭＴＣＭＯＳ回路ブロック内でＭＴＣＭＯＳ非適用のため通常動作する回路セルの動作時のＩＲドロップと等価である」という前提では、上記通常動作ＩＲドロップＶｄｒｏｐ＿ｓと復帰ＩＲドロップＶｄｒｏｐ＿ｒの比較は、ＭＴＣＭＯＳ非適用回路セルの電源変動に対する、ＭＴＣＭＯＳスイッチのオンによる電源変動の大きさを比較している」という考えをとることもできる。
【００３２】
このような考えの下、スイッチＳＷをペアで同時制御することを考える。そして、当該２つのスイッチ間には同時制御される他のスイッチが存在しないことを条件として、次に述べる手法によって、容易に、スイッチ配置ピッチｎの適正範囲を求めることができる。理由は後述するが、同時制御される３つ以上のスイッチが等間隔で配置されている場合、これらのスイッチのうち隣り合う任意の２つのスイッチで上記スイッチ配置ピッチｎに関する適正範囲が満たされていれば、電源スイッチオン時に通常動作している近隣の回路セルの動作に影響しない程度にまで、電源電圧変動をＭＴＣＭＯＳ回路ブロック全体で抑圧できる。
【００３３】
図４に、２つのＩＲドロップの関係を図解して示す。
本実施形態では、停止時間が同じ場合は仮想電圧線の初期電圧が同じなので、図４に示す電源ノイズのピーク値は、復帰ＩＲドロップＶｄｒｏｐ＿ｒでほぼ決まると仮定している。そして、復帰ＩＲドロップＶｄｒｏｐ＿ｒを、予め見積っておいた通常動作ＩＲドロップＶｄｒｏｐ＿ｓと比較する。
２つのＩＲドロップの大小関係が図４（Ａ）のようであれば、スイッチ接続の仕方を変える必要があり、図４（Ｂ）のようであれば適正範囲の条件が満たされていることになる。
【００３４】
＜配置配線方法＞
以上の考え方の下、スイッチ接続手法を含む配置配線方法について説明する。なお、ここではＭＴＣＭＯＳ適用ブロック内で、スイッチセル、スイッチを有する回路セルの何れか一方が、または、その両方が混在して、列方向に一列に並ぶ配置が採られることを前提とする。ただし、当該配置配線方法は、スイッチを含むセルライン間に、スイッチを含まないセルラインが存在する場合も同様に適用される。
【００３５】
図５に、セル配置から配線までの概略的な手順を示す。
ステップＳＴ１では、通常の手法によってセル配置を行う。このときスイッチＳＷを含む回路セルを、カラム方向に一列に並べて配置するとよい。その配置領域は、図２に示すように、実電源線対（２Ｄ,２Ｓ）の配置領域の近くが望ましく、さらに配置スペースが許せば、多層配線構造における実電源線対（２Ｄ,２Ｓ）のメタル層の下層領域に、スイッチＳＷを含む回路セルのカラム列を形成するとよい。
ステップＳＴ２は、スイッチ配置ピッチｎの算出ステップであり、より細かなステップＳＴ２１〜ＳＴ２４を含む。
ステップＳＴ２１はエリア分割、ステップＳＴ２２は電流算出に関する。
【００３６】
図６に、エリア分割と電流算出の考え方を図解する。
図６に示すように、ＭＴＣＭＯＳ回路ブロック１において、セルライン間をつなぐ実電源の電源線（実電源線対（２Ｄ,２Ｓ））は、図６のように平行ストラップ状の平面パターンを有する。この場合のストラップ間隔、すなわち実ＶＤＤ線２Ｄ同士の間隔、実ＶＳＳ線２Ｓ同士の間隔は同じとする。
【００３７】
ＭＴＣＭＯＳ回路ブロック１は、配線単位２ｕとセルライン単位１ｕからなる一定の矩形状の単位エリアに分割できる。
この単位エリアのＭＴＣＭＯＳ回路ブロック１内における数を、基準単位“Square”と定義する。セルライン数Ｎと、実ＶＤＤ線２Ｄと実ＶＳＳ線２Ｓ各々の本数を表すストラップ数Ｍを用いて、基準単位“Square”は次式(1)で表される。
［数１］
“Square”＝Ｎ×（Ｍ＋１）…(1)
【００３８】
上記基準単位“Square”はステップＳＴ２１で求め、次のステップＳＴ２２では２つの電流を求める。
次式(2)のように、ＭＴＣＭＯＳ回路ブロック１全体の動作電流Ｉｏｐｅの総計（消費電流）を式(1)の基準単位“Square”で割ることにより、単位エリアの大きさで規格化された動作電流（以下、単位動作電流）ＩＳが求まる。
［数２］
ＩＳ＝Ｉｏｐｅ／Square  …(2)
【００３９】
つぎに、電源復帰時にＭＴＣＭＯＳのスイッチＳＷ１,ＳＷ２の一方、例えば第１スイッチとしてのスイッチＳＷ１が流すドレイン電流（以下、スイッチ電流）Ｉｄｓを求める。
スイッチ電流Ｉｄｓは、リーク防止のための必要な閾値電圧、トランジスタサイズ、プロセス仕様、配置可能な面積等を考慮して予め決められる。ここでは、仮想ＶＳＳ線３０Ｓと分岐線２０Ｓ間に挿入されるＮＭＯＳトランジスタを想定し、そのソース・ドレイン間電圧を電源電圧ＶＤＤと一律にしている。ソース・ドレイン間電圧は、復帰時に平均的な仮想ＶＳＳ線３０Ｓの電圧を用いるなど、電源電圧ＶＤＤより小さくてもよいが、ここでは最も厳しい条件設定のために、ソース・ドレイン間電圧が電源電圧ＶＤＤに等しいとおく。
【００４０】
図５のステップＳＴ２３ｓでは、ステップＳＴ２２で求めた単位動作電流ＩＳを用いて通常動作ＩＲドロップＶｄｒｏｐ＿ｓを算出する。
【００４１】
図７（Ａ）に、通常動作時の注目エリアの等価回路を示す。
図７（Ａ）において、電流源は、１つの単位エリア内で単位動作電流ＩＳを流す任意数の論理回路部５（図３（Ｂ））の総体を表す。また符号“Ｒ”は、当該電流源のローカル電圧線接続端から、隣の単位エリアに属する配線単位２ｕの分岐線接続箇所までの電流経路の抵抗、即ち当該電流経路における複数の配線抵抗、コンタクト部の抵抗などの総計とその値を表す。
図７（Ａ）に示す単位エリア数ｎは、求めるスイッチ配置ピッチｎそのものである。つまり、第１スイッチとしてのスイッチＳＷ１が一方端の単位エリアに属している場合、他方端のエリアのさらに１つ先の単位エリアに、第２スイッチとしての第２スイッチＳＷ２が存在する。現時点で図解する単位エリア数ｎは未知である。
【００４２】
この等価回路から、スイッチＳＷ１が属する一方端の単位エリアから、スイッチＳＷ２の単位エリア側に流れる単位電流は「ＩＳ」であることは明らかである。したがって、スイッチＳＷ１が属する一方端の単位エリアにおけるＩＲドロップは「ＲＩＳ」である。一方、他の（ｎ−１）個の単位エリアから流れる単位電流も、それぞれ「ＩＳ」である。したがって、上記一方端の隣の単位エリア（図７（Ａ）の下から２番目の単位エリア）から流れ出す電流は、それ自身から流れる電流「ＩＳ」と、スイッチＳＷ１が属する隣の単位エリアから流れ出す電流「ＩＳ」との合計、即ち「２ＩＳ」であるため、当該２番目の単位エリアのＩＲドロップは「２ＲＩＳ」となる。
同様に、３番目以降の単位エリアのＩＲドロップは、当該単位エリアから流れ出す電流と、当該単位エリアより図では下方の全ての単位エリアから流れ出す電流との総計値に抵抗Ｒを掛けたものとなり、それぞれ、「３ＲＩＳ」、「４ＲＩＳ」、…、「（ｎ−１）ＲＩＳ」、「ｎＲＩＳ」となる。
よって、次式(3-1)に示すように、通常動作ＩＲドロップＶｄｒｏｐ＿ｓは、上記のようにして求められたｎ個の単位ＩＲドロップの合計値として求まる。また、式(3-1)から式(3-2)が求まる。
【００４３】
［数３］
Ｖｄｒｏｐ＿ｓ＝ＲＩＳ＋２ＲＩＳ＋…
＋(ｎ−１)ＲＩＳ＋ｎＲＩＳ  …(3-1)
Ｖｄｒｏｐ＿ｓ＝ｎ(ｎ＋１)ＲＩＳ／２       …(3-2)
【００４４】
図５のステップＳＴ２３ｒでは、ステップＳＴ２２で求めたスイッチ電流Ｉｄｓを用いて復帰ＩＲドロップＶｄｒｏｐ＿ｒを算出する。
【００４５】
図７（Ｂ）に、復帰時の注目エリアの等価回路を示す。
図７（Ｂ）においては、回路セルが停止状態にあるため電流源が存在しない。第１スイッチとしてのスイッチＳＷ１が、復帰指令を通常動作している非適用回路ブロック３０内の制御部（不図示）から受けると、スイッチＳＷ１がオンする。
すると、図７（Ｂ）に太い線で示すように大きなスイッチ電流Ｉｄｓがｎ個の（単位）抵抗Ｒを通って第２スイッチとしての第２スイッチＳＷ２が属する単位エリアに流れ、その後、回路ブロックの外部に送られる。
したがって、スイッチ電流Ｉｄｓが流れたときの復帰ＩＲドロップＶｄｒｏｐ＿ｒは、次式(4)のように表すことができる。
［数４］
Ｖｄｒｏｐ＿ｒ＝ｎＲＩｄｓ  …(4)
【００４６】
図５のステップＳＴ２４では、式(3)と(4)で求めた２つの電流を、ＩＲドロップの関係式（式(5-1)）に代入し(式(5-2))、これ整理して、式(5-3)のスイッチ配置ピッチｎに関する関係式を求める。
［数５］
Ｖｄｒｏｐ＿ｓ≧Ｖｄｒｏｐ＿ｒ          …(5-1)
ｎ(ｎ＋１)ＲＩＳ／２≧ｎＲＩｄｓ  …(5-2)
ＩＳ／Ｉｄｓ≧２／(ｎ＋１)        …(5-3)
【００４７】
ここで用いた式(5-1)が、＜配置配線の基本的考え方＞で説明した条件を表す式であり、これを満たすスイッチ配置ピッチｎの最適範囲が式(5-3)により求めることができた。
式(5-3)は、既知の電流値の比であるため、これらの電流値が異なればそれに応じてスイッチ配置ピッチｎの最適範囲も変化する。
このようにして求めた最適範囲に入るように、図５のステップＳＴ３における制御線の接続対象（スイッチ対）を選べば＜配置配線の基本的考え方＞で説明した条件を満たすため、電源復帰時に発生する電源ノイズは、通常動作している近隣の回路ブロック内の論理セル動作に遅延性の影響を与えることがない。
【００４８】
以上は、対でスイッチを選ぶ場合であるが、この手法は同時制御される３個以上のスイッチが等間隔で配置されている場合に、そのまま適用できる。
以下に、その理由を述べる。
【００４９】
ここで、図７（Ａ）に示すスイッチ配置ピッチｎのｎ個のセルラインを１組として、この組が列方向にｍ組設けられているとする。
通常動作時の電流は、今までの議論（１組）ではｎ個のセルラインに流れていたが、上記ｍ組の場合、ｍｎ個に流れるため、上記式(3-1)と式(3-2)における「ｎ」を単純に「ｍｎ」に置き換えればよく、通常動作ＩＲドロップＶｄｒｏｐ＿ｓは、次式(6-1),(6-2)で表される。
【００５０】
［数６］
Ｖｄｒｏｐ＿ｓ＝ＲＩＳ＋２ＲＩＳ＋…
＋(ｍｎ−１)ＲＩＳ＋ｍｎＲＩＳ  …(6-1)
Ｖｄｒｏｐ＿ｓ＝ｍｎ(ｍｎ＋１)ＲＩＳ／２        …(6-2)
【００５１】
一方、１組の場合にオンするスイッチＳＷ１は１つであったが、ｍ組の場合に当該スイッチＳＷ１はｍ個である。このため、電流の排出側から最も遠い一方端の組（１番目の組）では、内部のスイッチＳＷ１のオンによって「ＲＩｄｓ」が流れ、復帰ＩＲドロップＶｄｒｏｐ＿ｒは、前述した式(4)と同じ「ｎＲＩｄｓ」である。
２番目の組では、自身の内部スイッチ（ＳＷ１）により流れる電流「ＲＩｄｓ」と、１番目の組から流れ込む電流「ＲＩｄｓ」との合計、即ち「２ＲＩｄｓ」が流れ、これによる復帰ＩＲドロップＶｄｒｏｐ＿ｒは「２ｎＲＩｄｓ」となる。
同様に、３番目以降の組の復帰ＩＲドロップは、当該組で発生し流れ出る電流と、当該組より一方端側の全ての組から流れ込む電流との総計値に抵抗Ｒを掛けたものとなり、それぞれ、「３ｎＲＩＳ」、「４ｎＲＩＳ」、…、「（ｍ−１）ｎＲＩＳ」、「ｍｎＲＩＳ」となる。
よって、次式(7-1)に示すように、復帰ＩＲドロップＶｄｒｏｐ＿ｒは、上記のようにして求められたｍ組の復帰ＩＲドロップの合計値として求まる。また、式(7-1)から式(7-2)が求まる。
【００５２】
［数７］
Ｖｄｒｏｐ＿ｒ＝ｎＲＩｄｓ＋２ｎＲＩｄｓ＋…
＋(ｍ−１)ｎＲＩｄｓ＋ｍｎＲＩｄｓ  …(7-1)
Ｖｄｒｏｐ＿ｓ＝ｍ(ｍ＋１)ｎＲＩｄｓ／２          …(7-2)
【００５３】
式(6-2)と式(7-2)で求めた２つの電流を、ＩＲドロップの関係式（式(8-1)）に代入し(式(8-2))、これ整理して、式(8-3)のスイッチ配置ピッチｎに関する関係式を求める。
［数８］
Ｖｄｒｏｐ＿ｓ≧Ｖｄｒｏｐ＿ｒ                            …(8-1)
ｍｎ(ｍｎ＋１)ＲＩＳ／２≧ｍ(ｍ＋１)ｎＲＩｄｓ／２  …(8-2)
ＩＳ／Ｉｄｓ≧（ｍ＋１）／(ｍｎ＋１)                …(8-3)
【００５４】
この式(8-3)の右辺と前述した式(5-3)の右辺とを比較して、「ｍ」「ｎ」が未知の自然数としたときに次式(9-1)が成り立てば、前記式(5-3)だけでスイッチ配置ピッチｎを決めてもよい。
【００５５】
［数９］
２／(ｎ＋１)≧（ｍ＋１）／(ｍｎ＋１)  …(9-1)
(ｍ−１)(ｎ−１)≧０                  …(9-2)
【００５６】
上記式(9-1)を整理すると上記式(9-2)が成り立つ。
式(9-2)が成り立つのは「ｍ≧１かつｎ≧１」と「ｍ≦１かつｎ≦１」の２つの場合があるが、「ｍ」「ｎ」は自然数（≧１）なので前者の場合にあてはまり、式(9-2)は常に成り立つ。
以上より、同時制御する３つ以上のスイッチＳＷ１が等間隔で配置されている場合、その１つについて前述した式(5-3)が成り立てば、スイッチＳＷ１の数（組数ｍ）と無関係に、電源復帰時に発生する電源ノイズは、通常動作している近隣の回路ブロック内の論理セル動作に遅延性の影響を与えることがない。
【００５７】
図８（Ａ）に、以上のスイッチ配置ピッチの最適範囲を満たすことができる制御線接続例を、スイッチを対で１つの制御線に接続する場合と例として示す。
なお、図８ではロウ方向の線は、それぞれ分岐線２０Ｓと仮想ＶＳＳ線３０Ｓをまとめて示すものである。また、図８に示すスイッチ制御部（ＳＷ.ＣＯＮＴ.）３１は、実際には図１の非適用回路ブロック３０内に設けられているため常時動作する回路である。
【００５８】
最初に、仮想ＶＳＳ線３０Ｓの電圧（ＶＳＳＶ）が電源電圧ＶＤＤに近い場合、上述した手法のようにソース・ドレイン間電圧Ｖｄｓ＝ＶＤＤとすることによって、スイッチ電流Ｉｄｓを求め、求めたスイッチ電流Ｉｄｓを、前述した式(5-3)に代入する。
つぎに、単位動作電流ＩＳとスイッチ配置ピッチｎの組み合わせを変えて、式(5-3)を満たすように、同時制御すべきスイッチ対の位置を決定する。
この決定によって、図８（Ａ）で「丸１」で表示するスイッチ対の位置が決まる。
【００５９】
図８（Ｂ）は、スイッチ制御部３１によるスイッチ制御時の仮想ＶＳＳ線３０Ｓの電圧（ＶＳＳＶ）の予想図であるが、最初のスイッチオン時間と、スイッチのサイズや電流経路の抵抗等で、次にスイッチオンすべき時点での電圧（ＶＳＳＶ）の値Ｖ２が決まる。この電圧値Ｖ２は、スイッチのソース・ドレイン電圧Ｖｄｓとなるため、２回目のスイッチオンでは、スイッチ電流Ｉｄｓが大幅に下がる。
したがって、スイッチ配置ピッチｎが小さくても、前述した条件を満たすことになる。一般には、スイッチ対を離すほどよいので、ここでは、「丸２」で表示するように、「丸１」のスイッチ対の間で最大のスイッチ間隔が得られるように２つ目のスイッチ対を配置する。
３つ目のスイッチ対、４つ目のスイッチ対（ただし、この例では端数となるので単独スイッチ）と、仮想ＶＳＳ線３０Ｓの電圧値がＶ３→Ｖ４と次第に小さくなるため最適配置条件が次第に緩和されることから、以後同様にして、スイッチの並びの中央に向かって順次、両側からスイッチを配置すると、全てのスイッチ制御で電源ノイズが、近隣の回路ブロックに遅延性の影響を与えない配置が可能となる。
【００６０】
このようにして相互接続すべきスイッチ対の組み合わせが決まると、後は、その組み合わせが実現されるように、制御線ＣＬ１〜ＣＬ４を図示のように、スイッチ制御部３１に配線してスイッチ制御部３１に接続させれば、当該配線ステップ（図５のＳＴ３）が終了する。
【００６１】
本実施形態によれば、以下の利益が得られる。
通常、ＭＴＣＭＯＳ適用ブロックの設計において、ＭＴＣＭＯＳスイッチにより電源遮断される回路と電源遮断されること無く常時通電している回路を混載して設計を行ったほうが、面積的にもＴＡＴ的にも効率的である。
しかし、電源復帰時にＭＴＣＭＯＳスイッチの近傍で電源ノイズが大きくなってしまうという問題が発生する。
本実施形態では、ＭＴＣＭＯＳスイッチと論理セルを同じセルライン（例えばロウ方向）に配置を行う場合でも、電源復帰時に通常動作を行っている回路に影響を与えることなく、ＭＴＣＭＯＳスイッチの制御を行える。
【図面の簡単な説明】
【００６２】
【図１】本実施形態に関わる半導体集積回路のレイアウトの一例を示す図である。
【図２】本実施形態に関わるＭＴＣＭＯＳ回路ブロックの一部構成を概略的に示す図である。
【図３】（Ａ）と（Ｂ）は、スイッチのセル内配置例を示す図である。
【図４】２つのＩＲドロップの関係を図解して示す図である。
【図５】本実施形態に関わり、セル配置から配線までの概略的な手順を示すフロー図である。
【図６】本実施形態に関わり、エリア分割と電流算出の考え方を示す図である。
【図７】（Ａ）は通常動作時における、（Ｂ）は復帰時における、注目エリアの等価回路図である。
【図８】（Ａ）は、本実施形態の手法を用いてスイッチ配置ピッチの最適範囲を満たすことができる制御線接続例を示す図である。（Ｂ）は、仮想ＶＳＳ線の電圧推移を示す図である。
【符号の説明】
【００６３】
１…ＭＴＣＭＯＳ回路ブロック、２Ｄ…実ＶＤＤ線（幹配線）、２Ｓ…実ＶＳＳ線（幹配線）、３Ｄ…仮想ＶＤＤ連結線、３Ｓ…仮想ＶＳＳ連結線、２０Ｄ,２０Ｓ…分岐線、３０…非適用回路ブロック、３０Ｄ…仮想ＶＤＤ線、３０Ｓ…仮想ＶＳＳ線、３１…スイッチ制御部、５…論理回路部、ＳＷ,ＳＷ１,ＳＷ２,ＳＷ３…スイッチ、ＣＬ,ＣＬ１〜ＣＬ４…制御線
【図１】
2009170650.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009170650.tif 000008
【図７】
2009170650.tif 000009
【図８】
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