(57)【要約】【課題】半導体デバイスの電気特性および加工寸法のばらつきを低減し、半導体デバイスを高歩留まりで製造できる半導体製造支援システムを提供する。【解決手段】半導体製造支援システムにおいて、加工装置で加工された材料基板上の層の測定データを取得し、加工装置の変動量を算出し、算出した変動量に基づいて、加工装置と加工装置の１工程前の加工装置との工程間の測定データの関係式および加工装置の１工程前の加工装置の制御パラメータを更新するフィードバック部１１１を備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の加工装置による加工工程とその加工結果を検査する複数の検査装置を用いて材料基板上に微細素子を集積加工する半導体製造支援システムであって、
前記加工装置で加工された前記材料基板上の層の測定データを取得し、前記加工装置の変動量を算出し、前記算出した変動量に基づいて、前記加工装置と前記加工装置の１工程前の加工装置との工程間の測定データの関係式および前記加工装置の１工程前の加工装置の制御パラメータを更新するフィードバック部を備えたことを特徴とする半導体製造支援システム。
【請求項２】
請求項１記載の半導体製造支援システムにおいて、
前記測定データとして前記材料基板上の層の微細素子の膜厚データを収集する膜厚収集部と、
前記測定データとして前記材料基板上の層の微細素子の寸法データを収集する寸法収集部と、
前記加工装置への処理条件を管理する条件指示部とを備えたことを特徴とする半導体製造支援システム。
【請求項３】
請求項２記載の半導体製造支援システムにおいて、
前記フィードバック部は、複数層で構成される加工結果の最後の層の微細素子の完成結果に基づいて、各層の前記加工装置間の測定データの関係式を更新することを特徴とする半導体製造支援システム。
【請求項４】
請求項１記載の半導体製造支援システムにおいて、
前記フィードバック部により更新された前記加工装置の制御パラメータおよび前記加工装置の出来上がり予測値に基づいて、前記加工装置の処理条件を算出するフィードフォワード部を備えたことを特徴とする半導体製造支援システム。
【請求項５】
請求項４記載の半導体製造支援システムにおいて、
前記フィードフォワード部は、処理条件をロット単位に決定することを特徴とする半導体製造支援システム。
【請求項６】
請求項４記載の半導体製造支援システムにおいて、
前記フィードフォワード部は、処理条件をウェハ単位に決定することを特徴とする半導体製造支援システム。
【請求項７】
請求項４記載の半導体製造支援システムにおいて、
対象とする前記複数の加工装置による加工工程がゲートプロセスであり、前記微細素子の測定データがゲート寸法の完成結果の測定データであることを特徴とする半導体製造支援システム。
【請求項８】
請求項４記載の半導体製造支援システムにおいて、
前記フィードバック部および前記フィードフォワード部は、プロセスコントローラとして実装されることを特徴とする半導体製造支援システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスの半導体製造支援システムに関し、特にトランジスタなどを形成する工程群を構成する複数工程の測定データを用いた半導体製造支援システムに関するものである。
【背景技術】
【０００２】
近年、半導体デバイスの寸法は高集積化により、微細化の要求が厳しくなっている。例えば、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）２００５  Ｅｄｉｔｉｏｎ  Ｌｉｔｈｏｇｒａｐｈｙ（非特許文献１）によると、６５ｎｍ世代のＬＳＩ量産技術が２００７年には必要になると示されている。
【０００３】
また、ＥＥ  ＴＩＭＥＳ  ２００４  Ｗｈａｔ’ｓ  ｙｉｅｌｄ  ｇｏｔ  ｔｏ  ｄｏ  ｗｉｔｈ  ＩＣ  ｄｅｓｉｇｎ？（非特許文献２）によると、この６５ｎｍ世代からは、従来の歩留まり低下の主要因であった異物不良に代わり、加工寸法のばらつきによる不良が支配的になるとされている。
【０００４】
特に、電気特性上重要であり、ＬＳＩの基本構成要素となるゲートの寸法は、ＩＴＲＳ２００５によると２００７年において２５ｎｍ、３σで３ｎｍという値が示されており、ばらつき不良の低減が重要な課題と位置づけられている。
【０００５】
このような状況の中、製造ラインでは、製造プロセスのばらつき抑制を目的に、各工程におけるプロセス条件を自動調整する技術の開発・実用化が進められてきた。プロセス条件を自動調整方法は、前工程の加工結果に基づき、当該工程のプロセス条件を調整するものである。ところが、微細化が進展しているゲート寸法のばらつき不良低減には、ゲートエッチング前のレジストの寸法ばらつきのみを用いた自動調整では、規格値を満たすことが困難となってきた。
【０００６】
このような課題に対して、ゲートエッチング工程の調整だけでなく、その上流の素子分離工程での調整をするような工夫がなされている。例えば、特開２００４−７１８６２号公報（特許文献１）によれば、素子分離工程での段差ばらつきを低減する方法を開示している。
【０００７】
これは、素子分離工程でのＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）後の膜厚測定結果に基づき、また事前に作成しておいた窒化膜厚の平均値と絶縁膜エッチング時間の対応表に基づき、ウェハ毎、ロット毎のウェットエッチングプロセスを調整し、ウェハ間またはロット間における段差のバラツキだけでなく、段差の発生も最小限に抑えることができる方法である。
【０００８】
また、特開２００２−１５１４６５号公報（特許文献２）によれば、素子分離工程でのＣＭＰ後の膜厚測定結果に基づき、システムによりエッチング工程の最適条件を算出し、上記段差を一定に制御する方法が開示されている。
【０００９】
また、特表２００５−５１００８３号公報（特許文献３）によれば、制御工程の処理条件を修正する方法として、第１のプロセスを実行した半導体ウェハに対し、このプロセスに関連する計測データを取得し、この計測データを調整するために第２のプロセスに対して調整プロセスを実行する方法が開示されている。
【００１０】
また、特表２００５−５３５１１４号公報（特許文献４）によれば、電気的試験を基点とし、電気的試験のデータと制御パラメータの関係から、動的に目標を設定する方法が開示されている。ところが、この方法においては、電気的特性データが得られるまで１ヶ月程度を要することになるため、そのデータを基点とする動的目標設定では、短期間で量産ラインでの歩留まり向上を図ることは非常に困難である。
【００１１】
また、この方法では、特定のプロセスを実行するために可能な最良の仕様を生成することとしているが、量産ラインで発生するばらつきの低減についての記述はない。量産ラインにおいてばらつきを低減させるには、測定データの異常値除去処理だけでなく同一工程にもかかわらずロット毎に着工される装置が異なるといった状況で生じる“装置間の性能の差”や昨今の半導体ラインの特徴である“多品種少量生産”を考慮する必要がある。
【００１２】
そのためには、前工程のデータを用いたフィードフォワード手法だけでは機能が不足しており、プロセスコントロールの精度向上に効果のあるフィードバック方法を効果的に組み合わせる必要がある。特開２００７−２８１２４８号公報（特許文献５）、特開２００３−２０３８３５号公報（特許文献６）、特開２００１−３３８８５６号公報（特許文献７）においては、前工程のデータを用いて当該工程のプロセス条件を制御するフィードフォワードについて開示されているだけであり、フィードバック時のデータ管理方法についての記述はない。
【００１３】
以上述べてきたように、半導体デバイスの製造工程においては、その加工寸法を制御するための方法が提案されている。
【特許文献１】特開２００４−７１８６２号公報
【特許文献２】特開２００２−１５１４６５号公報
【特許文献３】特表２００５−５１００８３号公報
【特許文献４】特表２００５−５３５１１４号公報
【特許文献５】特開２００７−２８１２４８号公報
【特許文献６】特開２００３−２０３８３５号公報
【特許文献７】特開２００１−３３８８５６号公報
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  ２００５  Ｅｄｉｔｉｏｎ  Ｌｉｔｈｏｇｒａｐｈｙ、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ｉｔｒｓ．ｎｅｔ／Ｌｉｎｋｓ／２００５ＩＴＲＳ／Ｌｉｔｈｏ２００５．ｐｄｆ＞
【非特許文献２】ＥＥ  ＴＩＭＥＳ  ２００４  Ｗｈａｔ’ｓ  ｙｉｅｌｄ  ｇｏｔ  ｔｏ  ｄｏ  ｗｉｔｈ  ＩＣ  ｄｅｓｉｇｎ？ 、インターネット＜ｈｔｔｐ：／／ｉ．ｃｍｐｎｅｔ．ｃｏｍ／ｅｅｄｅｓｉｇｎ／２００３／ｉｎｓｉｄｅ＿ｅｅｄｅｓｉｇｎ７．ｐｄｆ＞
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年の半導体デバイスの寸法微細化に伴い、個々の加工工程の高精度化のみでは、要求される加工精度を実現することが困難になっている。
【００１５】
例えば、ゲート寸法は、エッチング時のマスクとなるリソグラフィの寸法だけでなく、ゲートとなる材料の膜厚や、さらに上流側にある素子分離層の加工結果の影響を受けることが知られている。つまり、被加工膜よりさらに下層のレイヤの情報が必要になっている。
【００１６】
そのため、素子分離層内の膜厚ばらつきを低減させる方法が取られる。これは、ゲートが形成される表面上に溜まる反射防止用塗布材とＰｏｌｙ−Ｓｉ面のエッチングレートが異なることが原因として挙げられる。素子分離層内で膜厚ばらつきが発生すると、凹部に塗布材が溜まってしまい、その後のエッチングを実行すると、溜まっている塗布材の部分とＰｏｌｙ−Ｓｉ面エッチングレートの違いから凹部のＰｏｌｙ−Ｓｉが多く残ることになる。
【００１７】
その結果として、ゲート寸法にばらつきが生じることとなる。一方、これらのばらつきを考慮し複数の層の寸法や膜厚などの測定データを用いたモデル式を構築し、制御対象の加工装置に対してそのモデル式の結果をフィードフォワードし、そこから算出された処理条件で加工することも実施されている。
【００１８】
このように、ゲート寸法の微細化に対応するために諸施策が実施されているが、今後の更なるゲート寸法の微細化に対応するためには、それぞれをより連携させていく必要がある。
【００１９】
すなわち、モデル式によるフィードフォワード制御だけでなく、エッチング装置状態のドリフトを加味するフィードバック制御やエッチング装置の状態を見ながら下地膜を平坦化させるようエッチング装置を制御していく必要が出てくる。
【００２０】
現状、下地膜面平坦化については、そのプロセスで定義された規格値に入れることで制御をしている。しかし、ゲート寸法形成まで複数の処理や複数の装置を経ること、またゲートエッチング装置自身がドリフト変動を生じており、あらかじめ定義した規格値通りに作成しても、ゲート寸法が規格値に入りにくくなることが想定される。
【００２１】
従って、ゲートエッチング装置の状態を見ながら下地膜の目標膜厚値を変化させて、それに応じた平坦化処理をしていくことが重要となってくる。当然、ゲート寸法だけでなく、配線寸法など他工程においても同様の問題が発生してくると想定される。
【００２２】
しかしながら、特許文献５、特許文献６、特許文献７に記載の技術では、フィードフォワード制御しか行われていないため、このような場合において、半導体デバイスの電気特性および加工寸法のばらつきを低減することができなくなる。
【００２３】
そこで、本発明の目的は、半導体デバイスの電気特性および加工寸法のばらつきを低減し、半導体デバイスを高歩留まりで製造できる半導体製造支援システムを提供することにある。
【００２４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２６】
すなわち、代表的なものの概要は、加工装置で加工された材料基板上の層の測定データを取得し、加工装置の変動量を算出し、算出した変動量に基づいて、加工装置と加工装置の１工程前の加工装置との工程間の測定データの関係式および加工装置の１工程前の加工装置の制御パラメータを更新するフィードバック部を備えたものである。
【発明の効果】
【００２７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２８】
すなわち、代表的なものによって得られる効果は、半導体デバイスの寸法の微細化に適切に対応した制御することが可能となり、高い加工精度を実現することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
図１により、本発明の一実施の形態に係る半導体製造支援システムの構成について説明する。図１は本発明の一実施の形態に係る半導体製造支援システムの構成を示す構成図である。
【００３１】
図１において、半導体製造支援システムは、膜厚収集部１０３、寸法収集部１０４、条件指示部１０５、プロセスコントロールシステム１０６から構成されている。
【００３２】
また、半導体デバイスは、いくつかのモジュールを経て完成される。各モジュールは、いくつかの工程で構成されている。例えば、モジュール１  １０１は、３つの工程１０２［デポジション（以下、デポとも略す）工程、ホトリソグラフィ（以下、ホトとも略す）工程、エッチング（以下、エッチとも略す）工程］からなっている。
【００３３】
膜厚収集部１０３においては、各モジュールの中で膜厚形成に必要な工程１０７の膜厚値（モジュール１のデポ工程、モジュール２のデポ１工程、エッチ１工程など）を収集する。
【００３４】
寸法収集部１０４においては、各モジュールの中で寸法を形成する工程１０８の寸法値（モジュール１のホト工程、エッチ工程、モジュール２のホト工程、エッチ２工程など）を収集する。
【００３５】
条件指示部１０５においては、プロセスコントロールに必要な工程１０９（モジュール１のホト工程、モジュール２のエッチ１工程、エッチ２工程など）の処理条件を指示する。
【００３６】
プロセスコントロールシステム１０６は、データ格納部１１０、フィードバック部１１１、フィードフォワード部１１２から構成されている。
【００３７】
データ格納部１１０は、膜厚値格納部１１３、寸法値格納部１１４から構成され、膜厚収集部１０３、寸法収集部１０４で収集された測定データを、膜厚値は膜厚値格納部１１３へ、寸法値は寸法値格納部１１４へ格納する機能を有している。
【００３８】
フィードバック部１１１は、条件指示部１０５で管理されている装置の時系列の変動量を算出する装置変動量算出部１１５、変動量を基に装置の最新の状態にあった制御パラメータを算出し、更新する装置制御パラメータ更新機能１１６、複数の工程や複数のモジュールの測定データを活用して制御パラメータを算出する際の各測定データ間の関係を最新の状態に更新する工程間／モジュール間測定データ関係式更新機能１１７を有している。
【００３９】
また、フィードフォワード部１１２は、データ格納部１１０にある膜厚値や寸法値を基に条件指示部１０５で管理されている装置における出来上がりを予測する予測値算出部１１８、予測値算出部１１８での予測値に基づいて半導体デバイスを着工する際の条件を算出する処理条件算出部１１９を有している。
【００４０】
このようなシステム構成により、工程単体、モジュール内、モジュール間どの場合でも、プロセスコントロールが可能となる。
【００４１】
次に、図２により、本発明の一実施の形態に係る半導体製造支援システムが適用されるゲート寸法形成モジュールの一例について説明する。図２は本発明の一実施の形態に係る半導体製造支援システムが適用されるゲート寸法形成モジュールの一例を説明するためのプロセスフローである。
【００４２】
まず、工程２１に示すようにシリコン基板２０１に下地酸化膜２０２およびシリコン窒化膜２０３を成膜する。
【００４３】
工程２２において素子分離用の溝２０４を形成し、工程２３において酸化膜２０５を成膜する。
【００４４】
工程２４においてＣＭＰにより平坦化処理を行い、溝２０４にのみ酸化膜２０５を残す。次に工程２５において酸化膜２０５を所定量エッチングする。
【００４５】
次に、工程２６において下地酸化膜２０２およびシリコン窒化膜２０３を除去する。工程２７では、Ｐｏｌｙ−Ｓｉ膜２０６を堆積する。
【００４６】
工程２８では、反射防止用塗布材を塗布し、レジストを形成する。工程２９では、反射防止用塗布材とＰｏｌｙ−Ｓｉ膜２０６をエッチングにて除去する。これらを経てゲートパターンが形成される。
【００４７】
次に、図３により、本発明の一実施の形態に係る半導体製造支援システムをゲート寸法形成モジュールに適用するための構成について説明する。図３は本発明の一実施の形態に係る半導体製造支援システムをゲート寸法形成モジュールに適用するための構成を示す構成図である。
【００４８】
図３において、ゲートモジュール３０１は、図２で示した工程３０２で構成されている。膜厚収集部３０３においては、デポ１工程やＣＭＰ工程などで計測された下地酸化膜、シリコン窒化膜、酸化膜などが、収集される。
【００４９】
寸法収集部３０４では、ホト工程、エッチ２工程で計測された寸法が収集される。条件指示部３０５は、エッチ１工程、エッチ２工程の処理条件を管理している。
【００５０】
フィードバック部３０６は、エッチ１工程とエッチ２工程の装置変動量を算出するエッチ１／２装置変動量算出部３０８、エッチ１工程とエッチ２工程の装置制御パラメータを更新するエッチ１／２装置制御パラメータ更新機能３０９、エッチ２工程とエッチ１工程の測定データの関係式を更新するエッチ２／１測定データ関係式更新機能３１０を有している。
【００５１】
フィードフォワード部３０７は、エッチ２工程でのゲート寸法の完成を予測するエッチ２予測値算出部３１１、エッチ２予測値算出部３１１での予測値に基づいて、エッチ２工程における処理条件を算出するエッチ２処理条件算出部３１２、エッチ１工程における処理条件を算出するエッチ１処理条件算出部３１３を有している。
【００５２】
次に、図４により、本発明の一実施の形態に係る半導体製造支援システムのフィードバック部の処理について説明する。図４は本発明の一実施の形態に係る半導体製造支援システムのフィードバック部の処理を示すフローチャートであり、図３に示すフィードバック部３０６の処理を示している。
【００５３】
図４において、ステップ４０１〜４０３は、フィードバック部３０６のエッチ１／２装置変動量算出部３０８における処理を、ステップ４０４は、フィードバック部３０６のエッチ１／２装置制御パラメータ更新機能３０９における処理を、ステップ４０５〜４０６は、フィードバック部３０６のエッチ２／１測定データ関係式更新機能３１０における処理を、ステップ４０７は、フィードフォワード部３０７のエッチ１処理条件算出部３１３における処理を示している。
【００５４】
まず、エッチ１／２装置変動量算出部ステップ４０１でホト工程とエッチ２工程で加工されていた寸法を計測する。計測頻度は、数ウェハ分でも全ウェハでもよく、また計測箇所は、ウェハ内何点でも構わないこととする。
【００５５】
次に、ステップ４０２において計測された寸法データをフィルタリングして異常計測データを除去する。フィルタリングの方法は、信頼性指標による判定（値が低いもの）や上側管理限界や下側管理限界からはずれているデータを異常値と判断し、フィルタリングすることとする。
【００５６】
次に、ステップ４０３でホトで計測された寸法とエッチ２で計測された寸法の差分（ＣＤバイアスと呼ぶ）を算出し、エッチ２装置の変動量を算出する。ここで、エッチ２装置で計測された寸法のみでエッチ２装置の変動量を算出しないのは、エッチ２装置で計測された寸法では、エッチ２装置の変動量とホト装置の変動量が混在しているため、エッチ２装置自身の変動量を正確に計測できないからである。
【００５７】
そのため、ホトで計測された寸法とエッチ２で計測された寸法の差分を算出することとしている。これにより、エッチ２装置のばらつきが明らかになる。
【００５８】
次に、ステップ４０４にて、ステップ４０３で算出したエッチ２装置のばらつきを表すＣＤバイアスとエッチ１装置の測定データ（酸化膜）の関係式を更新する。これにより、エッチ２装置のばらつきを前の工程を着工しているエッチ１装置の状況にフィードバックすることができる。
【００５９】
次に、ステップ４０５にてエッチ１工程の膜厚データからエッチ１装置変動量を算出する。当然、計測された膜厚データは、信頼性指標による判定（値が低いもの）や上側管理限界や下側管理限界からはずれているデータを異常値として除いてあるものとする。
【００６０】
次に、ステップ４０６にてエッチ２装置のばらつきを反映させたエッチ１装置の制御パラメータを更新する。
【００６１】
以上の処理の後、ステップ４０７でフィードフォワード部３０７のエッチ１処理条件算出部３１３にあるエッチ１の処理条件を算出することが可能となる。
【００６２】
これにより、複数工程先にあるエッチ２装置のばらつきを反映させたエッチ１装置の制御が可能となる。
【００６３】
次に、図５により、本発明の一実施の形態に係る半導体製造支援システムのフィードバック部の測定データ関係式更新処理について説明する。図５は本発明の一実施の形態に係る半導体製造支援システムのフィードバック部の測定データ関係式更新処理を説明するための説明図であり、図４のステップ４０４での処理を示している。
【００６４】
まず、ＣＤバイアスと酸化膜との関係式を求める。図５に示す例では、横軸５０１に酸化膜、縦軸５０２にＣＤバイアスを取っている。この２つの値の関係は、直線５０３のような関係とする。
【００６５】
ここで、エッチ２工程で計測された値５０４を本グラフにプロットし、直線５０３を決定した測定データと値５０４を合成することで、新たな直線を引くことが可能となり、その結果を基に関係式を更新することができる。
【００６６】
更新方法は、一次式近似や相関係数の算出など統計的手法であれば特段の制約はない。これにより、値５０４を含む新規の直線５０５が作成される。
【００６７】
図５に示す例では、直線５０３と比較して、ＣＤバイアスが小さくなったことを意味する。
【００６８】
次に、新規の関係式に基づく酸化膜の目標値を算出する。更新されたグラフに再度値５０４をプロットし、ＣＤバイアスのばらつきを算出する。このとき、ＣＤバイアスばらつき５０６が大きい場合、酸化膜のばらつきがＣＤバイアスに大きな影響を及ぼすことになる。そこで、酸化膜の目標値を狭くし、ＣＤバイアスのばらつきを抑止するよう、エッチ１工程へフィードバックする。
【００６９】
反対に、ＣＤばらつき５０７が小さい場合、酸化膜のばらつきはＣＤバイアスへの影響が少ないことになるので、酸化膜の目標値を設定値のまま変更をしない。この結果に基づき、酸化膜エッチング時間を算出する。
【００７０】
この際、エッチ１工程もエッチ２工程と同様にエッチ１工程で計測された値５０８を基に、制御パラメータを更新する。その後、横軸５０９のエッチング時間と縦軸５１０のエッチング量の関係から所望のエッチング時間を算出する。
【００７１】
これにより、複数工程先のエッチ２装置のばらつきを評価するＣＤバイアスばらつきに応じて決定された酸化膜の膜厚を決定することが可能となり、何工程にも遡ったフィードフォワード処理を実現することができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７３】
本発明は、多くの製造工程と製造装置が必要な、微細素子を基板上に集積加工する半導体デバイスの製造ラインに適用可能である。この対象製品としては、半導体素子を集積したウェハの他、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）を集積したウェハ、放電セルを集積したプラズマパネル、液晶分子方向制御用トランジスタを集積した液晶パネルにも適用可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施の形態に係る半導体製造支援システムの構成を示す構成図である。
【図２】本発明の一実施の形態に係る半導体製造支援システムが適用されるゲート寸法形成モジュールの一例を説明するためのプロセスフローである。
【図３】本発明の一実施の形態に係る半導体製造支援システムをゲート寸法形成モジュールに適用するための構成を示す構成図である。
【図４】本発明の一実施の形態に係る半導体製造支援システムのフィードバック部の処理を示すフローチャートである。
【図５】本発明の一実施の形態に係る半導体製造支援システムのフィードバック部の測定データ関係式更新処理を説明するための説明図である。
【符号の説明】
【００７５】
１０１…半導体の１モジュール、１０２…半導体の１工程、１０３…膜厚収集部、１０４…寸法収集部、１０５…条件指示部、１０６…プロセスコントロールシステム、１０７…膜厚収集部で収集される工程、１０８…寸法収集部で収集される工程、１０９…条件指示部で収集される工程、１１０…データ格納部、１１１…フィードバック部、１１２…フィードフォワード部、１１３…膜厚値格納部、１１４…寸法値格納部、１１５…装置変動量算出部、１１６…装置制御パラメータ更新機能、１１７…工程間／モジュール間測定データ関係式更新機能、１１８…予測値算出部、１１９…処理条件算出部、２０１…シリコン基板、２０２…下地酸化膜、２０３…シリコン窒化膜、２０４…素子分離用の溝、２０５…酸化膜、２０６…Ｐｏｌｙ−Ｓｉ膜、３０１…ゲート寸法形成モジュールのプロセスのモジュール、３０２…ゲート寸法形成モジュールのプロセスの工程、３０３…膜厚収集部、３０４…寸法収集部、３０５…条件指示部、３０６…フィードバック部、３０７…フィードフォワード部、３０８…エッチ１／２装置変動量算出部、３０９…エッチ１／２装置制御パラメータ更新機能、３１０…エッチ２／１測定データ関係式更新機能、３１１…エッチ２予測値算出部、３１２…エッチ２処理条件算出部、３１３…エッチ１処理条件算出部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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