(57)【要約】【課題】デバイス特性が低下することなくリソグラフィー工程におけるフォーカスマージンが確保されており、パターンの形成精度の向上が図られた半導体装置を提供する。【解決手段】半導体装置１を半導体基板２上の第１の領域３に設けられる第１のデバイスパターン４、第１パターン４に電気的に接続されて第１領域３に隣接する第２の領域１２に設けられる第２のデバイスパターン１３、第２パターン１３と基板２との間に設けられて第１パターン４の高さに対する第２パターン１３の高さの差を補填して第１および第２の各パターン４，１３の上面の高さを揃えるダミーパターン１５、第１領域３と第２領域１２との境界部に設けられる区分けパターン２０、第１パターン４を基礎とする第１の半導体素子５、および第２パターン１３を基礎として第１半導体素子５との構造上の相違に基づく特性の差を補正された第２の半導体素子１４等から構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に設けられた第１のデバイスパターンと、
この第１のデバイスパターンに電気的に接続されて前記第１の領域に隣接する第２の領域に設けられているとともに、上面の高さが前記第１のデバイスパターンの上面の高さに揃えられた第２のデバイスパターンと、
この第２のデバイスパターンと前記半導体基板との間に設けられて前記第１のデバイスパターンの高さに対する前記第２のデバイスパターンの高さの差を補填するダミーパターンと、
前記半導体基板上の前記第１の領域と前記第２の領域との境界部に設けられて前記第１の領域と前記第２の領域とを区分けする区分けパターンと、
を具備してなり、前記第１の領域には前記第１のデバイスパターンを基礎とする第１の半導体素子が設けられているとともに、前記第２の領域には前記第２のデバイスパターンを基礎とし、かつ、第１の半導体素子との構造上の相違に基づく特性の差を補正された第２の半導体素子が設けられていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体素子および前記第２の半導体素子は、膜厚が互いに異なる絶縁膜を有するトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体素子および前記第２の半導体素子は、カップリング比が互いに異なるトランジスタであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１のデバイスパターンが設けられる半導体基板上の第１の領域と、この第１の領域に隣接するとともに前記第１のデバイスパターンに電気的に接続される第２のデバイスパターンが設けられる前記半導体基板上の第２の領域と、を区分けする区分けパターンを前記第１の領域と前記第２の領域との境界部に設け、
前記第１のデバイスパターンの高さに対する前記第２のデバイスパターンの高さの差を補填するダミーパターンを前記第２の領域において前記半導体基板上に設け、
前記第１のデバイスパターンを前記第１の領域に設けるとともに、前記第２のデバイスパターンを前記ダミーパターン上に設けて前記第２のデバイスパターンの上面の高さを前記第１のデバイスパターンの上面の高さに揃えつつ前記第１のデバイスパターンに電気的に接続させて前記第２の領域に設け、
前記第１のデバイスパターンを基礎とする第１の半導体素子を前記第１の領域に設けるとともに、前記第２のデバイスパターンを基礎とする第２の半導体素子を第１の半導体素子との構造上の相違に基づく特性の差を補正して前記第２の領域に設ける、
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１および第２の半導体素子としてそれぞれ第１および第２のトランジスタを形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、半導体装置およびその製造方法に係り、特に微細なパターンの形成精度の向上が図られた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、デバイスパターンの微細化が進むにつれて、ウェーハ上に形成されるデバイスパターンの最終仕上り寸法が設計パターンの寸法通りにならないという問題が生じている。この問題を解決する技術としては、例えば特許文献１に開示されているように、いわゆる光近接効果（ Optical Proximity Effect：ＯＰＥ）を補正するための光近接効果補正（ Optical Proximity Correction：ＯＰＣ）と呼ばれる処理がある。しかし、ウェーハ上に形成されるデバイスパターンの最終仕上り寸法に対しては、前述した光学系に起因する問題のみならず、レジスト膜の表面の高さの均一性も大きく影響することが分かっている。例えば、レジスト膜には、その下方に設けられるデバイスや配線の配置あるいは構造によって表面の高さにばらつきが生じ易い。レジスト膜の表面の高さにばらつきが生じると、露光プロセスにおけるフォーカスマージンの確保が困難になる。特に、いわゆる孤立パターンやパターンの周期性が崩れる箇所でのフォーカスマージンの確保が困難になる。
【０００３】
例えば、主に周期パターンからなるデバイスパターンが形成されるメモリセルの中央部と、この中央部からの引き出し部として主に非周期パターンからなるデバイスパターンが形成されるメモリセルの周辺部とでは、パターンの配置や構造が大きく異なっている。このため、メモリセルの中央部と周辺部とでは、レジスト膜の表面の高さ、ひいてはフォーカスマージンを揃えることが困難である。このような問題を解決するために、例えばメモリセルの周辺部にダミーパターンを配置することによりメモリセルの中央部と周辺部とでレジスト膜の表面の高さを揃えようとする技術も提案されている。
【０００４】
しかし、只単にメモリセルの周辺部にダミーパターンを配置すると、予め適正な状態に設定されているメモリセルの周辺部のデバイス特性が変わってしまい、様々な不具合を引き起こす原因となる。具体的には、フローティングゲート型トランジスタを備えるＮＡＮＤ型フラッシュメモリを製造する際に、メモリセルの周辺部のトランジスタのコントロールゲート引き出し線の下方にダミーパターンを配置する。そして、ダミーパターンが配置されていないメモリセルの中央部およびダミーパターンが配置されたメモリセルの周辺部に一括してレジスト膜を設ける。この際、レジスト膜の表面の高さは、メモリセルの周辺部にダミーパターンが配置されたことにより、メモリセルの中央部と周辺部とで略同じ高さに揃えられている。この後、通常のリソグラフィー工程等を実行して、ＮＡＮＤ型フラッシュメモリを製造する。
【０００５】
このような工程を経て製造されたＮＡＮＤ型フラッシュメモリのメモリセルの中央部のトランジスタおよびメモリセルの周辺部のトランジスタのそれぞれのコントロールゲートに、ともにデバイスを正常に作動させる２０Ｖの電圧を印加する。すると、ダミーパターンが配置されていないメモリセルの中央部のトランジスタのフローティングゲートには、設計通りコントロールゲートから適正な８Ｖの電圧が印加される。これに対して、メモリセルの周辺部のトランジスタは、ダミーパターンが配置されたことにより、そのフローティングゲートのサイズがメモリセルの中央部のトランジスタのフローティングゲートのサイズと異なる大きさになっている。ひいては、メモリセルの周辺部のトランジスタのフローティングゲートは、そのカップリング比がメモリセルの中央部のトランジスタのフローティングゲートのカップリング比と異なる大きさになっている。このため、ダミーパターンが配置されたメモリセルの周辺部のトランジスタのフローティングゲートには、設計時における規格値を大きく超える１４Ｖの電圧が印加されてしまう。この結果、メモリセルの周辺部のトランジスタのフローティングゲートにおいては、そのゲート層とソース・ドレイン拡散層との間に静電破壊が生じてしまう。ひいては、ＮＡＮＤ型フラッシュメモリ全体が不良品となってしまう。
【０００６】
このように、レジスト膜の表面の高さのばらつきを抑制するために、只単にレジスト膜の下地層となるレジスト膜の下側に位置する配線やデバイス等の構造物の表面の高さを揃えるだけでは、それらデバイスの特性が変わってしまい半導体装置全体の性能や品質および信頼性、あるいはその製造歩留まりを低下させる原因となる。その一方で、レジスト膜の表面の高さのばらつきを放置しておくと、リソグラフィープロセス全般におけるリソグラフィーマージンに大きな影響を及ぼす。ひいては、半導体装置全体の性能や品質および信頼性、あるいはその製造歩留まりを低下させる原因となる。
【特許文献１】特開２００２−３２８４６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本願発明では、デバイス特性が低下することなくリソグラフィー工程におけるフォーカスマージンが確保されており、パターンの形成精度の向上が図られた半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
前記課題を解決するために、本願発明の一態様に係る半導体装置は、半導体基板上の第１の領域に設けられた第１のデバイスパターンと、この第１のデバイスパターンに電気的に接続されて前記第１の領域に隣接する第２の領域に設けられているとともに、上面の高さが前記第１のデバイスパターンの上面の高さに揃えられた第２のデバイスパターンと、この第２のデバイスパターンと前記半導体基板との間に設けられて前記第１のデバイスパターンの高さに対する前記第２のデバイスパターンの高さの差を補填するダミーパターンと、前記半導体基板上の前記第１の領域と前記第２の領域との境界部に設けられて前記第１の領域と前記第２の領域とを区分けする区分けパターンと、を具備してなり、前記第１の領域には前記第１のデバイスパターンを基礎とする第１の半導体素子が設けられているとともに、前記第２の領域には前記第２のデバイスパターンを基礎とし、かつ、第１の半導体素子との構造上の相違に基づく特性の差を補正された第２の半導体素子が設けられていることを特徴とするものである。
【０００９】
また、前記課題を解決するために、本願発明の他の態様に係る半導体装置の製造方法は、第１のデバイスパターンが設けられる半導体基板上の第１の領域と、この第１の領域に隣接するとともに前記第１のデバイスパターンに電気的に接続される第２のデバイスパターンが設けられる前記半導体基板上の第２の領域と、を区分けする区分けパターンを前記第１の領域と前記第２の領域との境界部に設け、前記第１のデバイスパターンの高さに対する前記第２のデバイスパターンの高さの差を補填するダミーパターンを前記第２の領域において前記半導体基板上に設け、前記第１のデバイスパターンを前記第１の領域に設けるとともに、前記第２のデバイスパターンを前記ダミーパターン上に設けて前記第２のデバイスパターンの上面の高さを前記第１のデバイスパターンの上面の高さに揃えつつ前記第１のデバイスパターンに電気的に接続させて前記第２の領域に設け、前記第１のデバイスパターンを基礎とする第１の半導体素子を前記第１の領域に設けるとともに、前記第２のデバイスパターンを基礎とする第２の半導体素子を第１の半導体素子との構造上の相違に基づく特性の差を補正して前記第２の領域に設ける、ことを特徴とするものである。
【発明の効果】
【００１０】
本願発明によれば、デバイス特性が低下することなくリソグラフィー工程におけるフォーカスマージンが確保されており、パターンの形成精度の向上が図られた半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本願発明に係る一実施形態を図１〜図６に基づいて説明する。
【００１２】
（構成）
先ず、図１および図２を参照しつつ本実施形態に係る半導体装置について説明する。本実施形態の半導体装置は、具体的にはフローティングゲート型のトランジスタを備えるＮＡＮＤ型フラッシュメモリである。特に、本実施形態のＮＡＮＤ型フラッシュメモリは、デザインルールが約５５ｎｍに設定された、いわゆる５Ｘ世代のＮＡＮＤ型フラッシュメモリに関する。
【００１３】
図１に示すように、フラッシュメモリ１が備えるシリコン製の半導体基板２上には、第１の領域３および第２の領域４が互いに隣接して設定されている。具体的には、図１中一点鎖線Ａ−Ａ’よりも左側の領域が第１の領域３としてのメモリセル中央部（Ｖｃｃ）である。このメモリセル中央部３には、周期パターンである第１のデバイスパターン４が配置されている。このため、メモリセル中央部３は周期パターン部とも称される。そして、メモリセル中央部３には、第１のデバイスパターン４を基礎として形成された、第１の半導体素子としての第１のフローティングゲート型トランジスタ５が、複数個周期的に配置されている。このため、メモリセル中央部３はメモリセルアレイ部とも称される。
【００１４】
各トランジスタ５は、ソース・ドレイン拡散層となる不純物拡散層（ＡＡ）６、トンネル絶縁膜７、フローティングゲート（ＦＧ）８、電極間絶縁膜（Inter-Poly Dielectric：ＩＰＤ）９、およびコントロールゲート（ＧＣ）１０の積層構造からなる。例えば、トンネル絶縁膜７は、１層のシリコン酸化膜（ＳｉＯ2 膜）からなる。また、フローティングゲート８はポリシリコンからなる。また、電極間絶縁膜９は、図示は省略するが、上下２層のシリコン酸化膜（ＳｉＯ2 膜）の間に１層のシリコン窒化膜（ＳｉＮ膜）を挟んだ、いわゆるＯＮＯ構造からなる。また、コントロールゲート１０は、タングステンシリサイドからなる。そして、各トランジスタ５の間には、ＳＴＩ（Shallow Trench Isolation）構造からなる素子分離絶縁膜１１が設けられている。この素子分離絶縁膜１１は、シリコン基板２の表層部に埋め込まれたシリコン酸化膜（ＳｉＯ2 膜）からなる。
【００１５】
これに対して、図１中一点鎖線Ａ−Ａ’よりも右側の領域が第２の領域１２としてのメモリセル周辺部（Ｖｐｐ）である。このメモリセル周辺部１２には、リソグラフィーマージンおよびＣＭＰ工程における平坦性を向上させるために非周期にパターンを配置する必要がある。このため、メモリセル周辺部１２は非周期パターン部あるいはセル周期端部とも称される。メモリセル周辺部１２には非周期パターンである第２のデバイスパターン１３が配置されている。第２のデバイスパターン１３は、コントロールゲート１０を第１のデバイスパターン４と共有しており、第１のデバイスパターン４に電気的に接続されている。そして、メモリセル周辺部１２には、第２のデバイスパターン１３を基礎として形成された、第２の半導体素子としての第２のフローティングゲート型トランジスタ１４が配置されている。メモリセル周辺部１２には、実際には複数個のトランジスタ１４が非周期的に配置されているが、図１においては１個のみを示す。
【００１６】
トランジスタ１４は、ダミーパターン１５、トンネル絶縁膜１６、フローティングゲート１７、電極間絶縁膜１８、およびコントロールゲート１０の積層構造からなる。ダミーパターン１５は、トランジスタ１４の本来の機能としては不要であるが、第１のデバイスパターン４の高さに対する第２のデバイスパターン１３の高さの差を補填するために、第２のデバイスパターン１３の最下層であるトンネル絶縁膜１６とシリコン基板２との間に配置されている。第２のデバイスパターン１３は、ダミーパターン１５上に配置されることにより、その上面の高さを第１のデバイスパターン４の上面の高さに揃えられている。具体的には、ダミーパターン１５は、メモリセル中央部３に設けられているトランジスタ５の不純物拡散層（ＡＡ）６に相当する構成として、例えばポリシリコンにより形成されている。このため、ダミーパターン１５はＡＡダミーパターンとも称される。
【００１７】
また、トンネル絶縁膜１６およびフローティングゲート１７は、メモリセル中央部３に設けられている各トランジスタ５のトンネル絶縁膜７およびフローティングゲート８と同じ材料により形成されている。ただし、非周期パターンの構造上の要請により、フローティングゲート１７は、メモリセル中央部３のフローティングゲート８とは異なるサイズに形成されている。また、電極間絶縁膜１８は、メモリセル中央部３の電極間絶縁膜９と同じ材料により略同じ膜厚に形成されている。さらに、コントロールゲート１０は、メモリセル中央部３のコントロールゲート１０と同じ材料により形成されてメモリセル周辺部１２まで連続して引き出されている。このため、メモリセル周辺部１２はコントロールゲート引き出し部（ＧＣ引き出し部）とも称される。そして、ＧＣ引き出し部１２のトランジスタ１４は、その周囲を例えばシリコン酸化膜（ＳｉＯ2 膜）やＴＥＯＳ膜等からなる層間絶縁膜１９により覆われている。
【００１８】
このように、ＧＣ引き出し部１２のトランジスタ１４とメモリセル中央部３のトランジスタ５とでは、それらの構造が大きく相違している。これにより、トランジスタ１４とトランジスタ５とでは、それらの特性が大きく相違している。そして、トランジスタ１４には、そのようなトランジスタ１４とトランジスタ５との構造上の相違に基づく特性の差を補正する処理が施されている。
【００１９】
前述したように、ＧＣ引き出し部１２のトランジスタ１４のフローティングゲート１７のサイズは、メモリセル中央部３のトランジスタ５のフローティングゲート８のサイズとは異なる大きさに形成されている。これにより、トランジスタ１４の特性はトランジスタ５の特性とは異なっている。具体的には、フローティングゲート１７のカップリング比は、適正な値に設定されたフローティングゲート８のカップリング比とは異なる大きさになっている。このようなフローティングゲート１７とフローティングゲート８との間のカップリング比の差を補正するために、フローティングゲート１７にインプラントされる不純物の量は、フローティングゲート８にインプラントされる不純物の量とは異なる大きさに制御されている。すなわち、フローティングゲート１７にインプラントされる不純物の量は、フローティングゲート１７のカップリング比がフローティングゲート８のカップリング比に準じた適正な値になるように、フローティングゲート８にインプラントされる不純物の量とは異なる大きさに制御されている。それとともに、トランジスタ１４のトンネル絶縁膜１６の膜厚も、フローティングゲート１７のカップリング比がフローティングゲート８のカップリング比に準じた適正な値になるように、トランジスタ５のトンネル絶縁膜７の膜厚とは異なる大きさに形成されている。
【００２０】
また、ＧＣ引き出し部１２のトランジスタ１４の特性は、ＡＡダミーパターン１５が設けられたことによっても、トランジスタ１４の本来の適正な特性とは異なる状態に設定されている。このため、ＡＡダミーパターン１５にも、これを設けたことによるトランジスタ１４の特性の変化を補正する処理が施されている。具体的には、トランジスタ１４の特性が、これにＡＡダミーパターン１５が設けられていないトランジスタ１４本来の適正な特性となるように、ＡＡダミーパターン１５にインプラントされる不純物の量は、メモリセル中央部３の不純物拡散層６にインプラントされる不純物の量とは異なる大きさに制御されている。
【００２１】
そして、図１および図２に示すように、メモリセル中央部３とＧＣ引き出し部１２との境界部には、メモリセル中央部３とＧＣ引き出し部１２とを区分けする区分けパターン２０が設けられている。この区分けパターン２０をメモリセル中央部３とＧＣ引き出し部１２との境界部に設けることにより、前述したように互いに異なる構造および特性からなるメモリセル中央部３のトランジスタ５とＧＣ引き出し部１２のトランジスタ１４とを作り分けることができる。すなわち、それぞれのフローティングゲート８，１７への不純物のインプラント量、不純物拡散層６およびＡＡダミーパターン１５への不純物のインプラント量、およびトンネル絶縁膜７，１６の膜厚の設定を、区分けパターン２０を境としてメモリセル中央部とＧＣ引き出し部１２とで切り分ける（分離する）ことができる。このため、区分けパターン２０は分離パターンとも称される。なお、図１は、図２中破断線Ｘ−Ｘ’に沿って簡略して示す断面図である。
【００２２】
（製造方法）
次に、図１〜図３を参照しつつ本実施形態に係るフラッシュメモリ１の製造方法について簡潔に説明する。図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の製造工程のうち、主にゲート層および拡散層のパターンの作成方法をフローチャートにして示す図である。
【００２３】
先ず、図１および図２に示すように、シリコン基板２上に設定されたメモリセル中央部（アレイ部）３と、このアレイ部３の近傍に配置され、かつ、アレイ部３と少なくとも１箇所以上で電気的に接続されるＧＣ引き出し部１２との境界部に、アレイ部３とＧＣ引き出し部１２とを区分けする分離パターン２０を設ける。これにより、アレイ部３とＧＣ引き出し部１２とからなるゲートパターン形成部（ゲート層）の設計パターンを、周期パターン部であるアレイ部３と非周期パターン部であるＧＣ引き出し部１２とに分離してレイアウトする。この工程を、図３のフローチャートにおいてステップ１（Ｓｔ．１）として示す。
【００２４】
次に、図１に示すように、第１のデバイスパターン４の一部である不純物拡散層６の設計パターンを、予め決められた配置ルールに基づいて周期パターン部３の下層に配置する。それとともに、第１のデバイスパターン４の高さに対する第２のデバイスパターン１３の高さの差を補填するＡＡダミーパターン１５の設計パターンを、非周期パターン部１２の下層に配置する。この工程を、図３のフローチャートにおいてステップ２（Ｓｔ．２）として示す。
【００２５】
次に、非周期パターン部１２の下層に配置されたＡＡダミーパターン１５の設計パターンに基づいて、ＡＡダミーパターン１５を形成する。この際、ＡＡダミーパターン１５に対する不純物のインプラント量を、周期パターン部３の下層に配置する不純物拡散層６に対する不純物のインプラント量とは異なる値に制御して、非周期パターン部１２に形成するトランジスタ１４のカップリグ比を適正な値に変更する。この工程を、図３のフローチャートにおいてステップ３（Ｓｔ．３）として示す。
【００２６】
次に、図１に示すように、通常の不純物拡散層形成方法により、不純物拡散層６の設計パターンに基づいてシリコン基板２上の周期パターン部３に不純物拡散層６を形成する。この際、前記ステップ３において述べたように、分離パターン２０により分離された周期パターン部（アレイ部）３と非周期パターン部（ＧＣ引き出し部）１２との境界部近傍において、不純物拡散層６に対する不純物のインプラント量を、ＡＡダミーパターン１５に対する不純物のインプラント量とは異なる値に変化させる。この工程を、図３のフローチャートにおいてステップ４（Ｓｔ．４）として示す。
【００２７】
次に、図１に示すように、通常のゲートパターン形成方法により、不純物拡散層６の上層に残りの第１のデバイスパターン４であるゲートパターンを配置する。すなわち、不純物拡散層６の上層に、トンネル絶縁膜７、フローティングゲート８、電極間絶縁膜９、およびコントロールゲート１０のそれぞれの基礎となるパターンを配置する。この工程を、図３のフローチャートにおいてステップ５（Ｓｔ．５）として示す。
【００２８】
また、このステップ５においては、周期パターン部３の不純物拡散層６の上層にゲートパターンを配置するのと並行して、非周期パターン部１２のＡＡダミーパターン１５の上層に予め決められた配置ルールに基づいて第２のデバイスパターン１３を配置する。すなわち、ＡＡダミーパターン１５の上層に、トンネル絶縁膜１６、フローティングゲート１７、電極間絶縁膜１８、およびコントロールゲート１０のそれぞれの基礎となるパターンを配置する。これにより、第２のデバイスパターン１３を、その上面の高さを第１のデバイスパターン４の上面の高さに揃えつつ、第１のデバイスパターン４に電気的に接続させて、ＧＣ引き出し部１２に設ける。
【００２９】
続けて、図１に示すように、通常のトランジスタの製造方法により、第１のデバイスパターン４を基礎とするトランジスタ５をメモリセル中央部３に設ける。それとともに、第２のデバイスパターン１３を基礎とするトランジスタ１４をＧＣ引き出し部１２に設ける。この際、ＧＣ引き出し部１２のトンネル絶縁膜（シリコン酸化膜）１６の膜厚を、フローティングゲート１７のカップリング比がフローティングゲート８のカップリング比に準じた適正な値になるように、メモリセル中央部３のトンネル絶縁膜（シリコン酸化膜）７の膜厚とは異なる大きさに形成する。
【００３０】
この後、図示を伴う具体的かつ詳細な説明は省略するが、パッケージング等の所定の工程を経ることにより、図１および図２に示す構造からなる所望のＮＡＮＤ型フラッシュメモリ１を得ることができる。すなわち、約５５ｎｍのデザインルールで設計された第１および第２の各フローティングゲート型トランジスタ５，１４を備えた、いわゆる５Ｘ世代のＮＡＮＤ型フラッシュメモリ１を得ることができる。
【００３１】
（実施例）
次に、図４〜図６を参照しつつ本実施形態に係るＡＡダミーパターン１５の配置方法について簡潔に説明する。
【００３２】
先ず、図４（ａ）に示す配置例では、ＡＡダミーパターン１５ａを４本のコントロールゲート１０の下層に全面的に配置する。また、図４（ｂ）に示す配置例では、４本のコントロールゲート１０の右側においては、１個の正方形状のＡＡダミーパターン１５ｂを各コントロールゲート１０の下層に全面的に配置する。これに対して、各コントロールゲート１０の左側においては、ＡＡダミーパターン１５ｂよりも小さい４個の正方形状のＡＡダミーパターン１５ｃを２本のコントロールゲート１０ごとにそれらの下層にドット形状に配置する。
【００３３】
次に、図５（ａ）に示す配置例では、４本のコントロールゲート１０の右側においては、１個の正方形状のＡＡダミーパターン１５ｂを各コントロールゲート１０の下層に全面的に配置する。これに対して、各コントロールゲート１０の左側においては、ＡＡダミーパターン１５ｂよりも小さい２個の長方形状のＡＡダミーパターン１５ｄを各コントロールゲート１０の長手方向に直交する方向に沿って並べて、各コントロールゲート１０の下層に配置する。また、図５（ｂ）に示す配置例では、４本のコントロールゲート１０の右側においては、１個の正方形状のＡＡダミーパターン１５ｂを各コントロールゲート１０の下層に全面的に配置する。これに対して、各コントロールゲート１０の左側においては、ＡＡダミーパターン１５ｂよりも小さい２個の長方形状のＡＡダミーパターン１５ｅを各コントロールゲート１０の長手方向に並行に並べて、２本のコントロールゲート１０ごとにそれらの下層に配置する。これら図５（ａ）および（ｂ）に示す配置例では、各ＡＡダミーパターン１５ｄ，１５ｅは、ライン・アンド・スペースパターン（Ｌ／Ｓパターン）を形成するように並べられている。
【００３４】
次に、図６に示す配置例では、４本のコントロールゲート１０の右側においては、１個の正方形状のＡＡダミーパターン１５ｂを各コントロールゲート１０の下層に全面的に配置する。これに対して、各コントロールゲート１０の左側においては、各コントロールゲート１０のうち実際に通電される２本のアクティブ状態のコントロールゲート１０の下層にはＡＡダミーパターン１５を１個も配置しない。そして、各コントロールゲート１０のうち実際に通電されない２本のダミーコントロールゲート２１の下層にだけ、ＡＡダミーパターン１５ｂよりも小さい２個の長方形状のＡＡダミーパターン１５ｅを各ダミーコントロールゲート１０の長手方向に並行に並べて配置する。
【００３５】
以上説明したように、この一実施形態によれば、非周期パターン１３の下層にＡＡダミーパターン１５を配置することにより、非周期パターン１３の上面の高さを周期パターン４の上面の高さに揃えることができる。従来においては、デバイスの特性に影響が及ぶため、非周期パターン部であるＧＣ引き出し部１２にダミーパターンを配置することは困難であった。しかし、本実施形態においては、前述したように非周期パターン１３を基礎とする第２のフローティングゲート型トランジスタ１４のデバイス特性を制御することにより、トランジスタ１４のデバイス特性を適正に設定しつつ非周期パターン１３の下層にＡＡダミーパターン１５を配置することができる。
【００３６】
これにより、リソグラフィー工程において用いられる図示しないレジスト膜の下地層となる周期パターン４および非周期パターン１３のそれぞれの上面の高さを均一化して十分な平坦性を確保することができる。ひいては、メモリセル中央部３およびＧＣ引き出し部１２の両領域にわたってレジスト膜の表面の高さの均一性を保持して十分なリソグラフィーマージンを確保することができる。より具体的には、例えば約５５ｎｍのデザインルールで設計された５Ｘ世代のＮＡＮＤ型フラッシュメモリ１を製造するに際して、微細なパターンを高い精度で形成するために図示しない露光装置の露光量やフォーカス量について十分な光学マージンを確保することができる。
【００３７】
また、従来では、レジストパターンの形状に基づいてＳＲＡＦ（ Sub-Resolution Assist Feature ）の転写を判断していた。このＳＲＡＦとは、そのパターンサイズが露光装置の解像限界を下回っており、ウェーハ上では解像されない微細な補助パターンである。そして、このＳＲＡＦは、通常、露光用マスク中ウェーハ上に形成すべき所望のパターンの近傍に形成される。しかし、本願発明者らが行った調査によれば、レジスト膜に転写したＳＲＡＦがその後の加工プロセスにおいてウェーハ上に形成されるデバイスの特性に影響を与えない場合があることが分かった。したがって、ＳＲＡＦの転写工程に本実施形態を適用するとともにレジストパターン形成段階でモニターパターンを管理することで、ＳＲＡＦのレジスト膜への転写工程がデバイス特性に与える影響を容易に管理できるようになる。この結果、リソグラフィープロセスをはじめとする半導体製造プロセスの各段階におけるプロセスマージンを大幅に向上させることができる。ひいては、半導体デバイスの歩留まりを大きく向上させることができる。
【００３８】
さらに、前述したように、本実施形態においては、周期パターン形成領域３と非周期パターン形成領域１２とを切り分けるパターンをセル周期端に配置して、周期パターン形成領域３と非周期パターン形成領域１２とで不純物のインプラント量やトンネル絶縁膜（ゲート酸化膜厚）７，１６の膜厚を個別に制御することができる。これにより、周期パターン形成領域３に形成される第１のフローティングゲート型トランジスタ５のフローティングゲート８および非周期パターン形成領域１２に形成される第２のフローティングゲート型トランジスタ１４のフローティングゲート１７のそれぞれのカップリング比を個別かつ適正に制御することができる。この結果、本実施形態によれば、以下に述べる効果を得ることができる。
【００３９】
例えば、本実施形態のＮＡＮＤ型フラッシュメモリ１が有するメモリセル中央部３およびＧＣ引き出し部１２のそれぞれのコントロールゲート（ＧＣ）１０に、ともにデバイスを正常に作動させる２０Ｖの電圧を印加する。すると、図１中左側の白抜き両矢印で示すように、ダミーパターンが配置されていないメモリセル中央部３の第１のフローティングゲート型トランジスタ５のフローティングゲート８には、設計通りコントロールゲート１０から適正な８Ｖの電圧が印加される。それとともに、図１中右側の白抜き両矢印で示すように、ＡＡダミーパターン１５が配置されたＧＣ引き出し部１２の第２のフローティングゲート型トランジスタ１４のフローティングゲート１７にも、設計通りコントロールゲート１０から適正な６Ｖの電圧が印加される。この６Ｖという値は、設計時における規格範囲内の値である。したがって、本実施形態のＮＡＮＤ型フラッシュメモリ１では、ＡＡダミーパターン１５が配置されたＧＣ引き出し部１２の第２のフローティングゲート型トランジスタ１４のゲート層とソース・ドレイン拡散層との間に静電破壊は生じない。
【００４０】
このように、本実施形態によれば、従来では静電破壊が発生するために不純物拡散層の周期端に配置することができなかったカップリング比を有するパターンを、不純物拡散層の周期端に自由に配置することが可能となる。この結果、微細化および高集積化が図られたＮＡＮＤ型フラッシュメモリ１全体の性能や品質および信頼性、あるいはその製造歩留まりの低下を抑制することができる。また、本実施形態によれば、リソグラフィー工程におけるリソグラフィーマージンのみならず、ＣＭＰ工程における平坦性も向上させることができるパターンを不純物拡散層の周期端に自由に配置することが可能になる。この結果、微細化および高集積化が図られたＮＡＮＤ型フラッシュメモリ１全体の性能や品質および信頼性、あるいはその製造歩留まりを向上させることができる。すなわち、本実施形態によれば、デバイス特性が低下することなくリソグラフィー工程におけるフォーカスマージンが確保されており、パターンの形成精度の向上が図られたＮＡＮＤ型フラッシュメモリ１を製造することができる。
【００４１】
なお、本願発明に係る半導体装置およびその製造方法は、前述した一実施形態には制約されない。本願発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【００４２】
例えば、前述した一実施形態に係る半導体装置の製造方法は、半導体装置の製造工程全般に使用され得る。
【図面の簡単な説明】
【００４３】
【図１】本願発明の一実施形態に係る半導体装置を断面にして示す図。
【図２】図１に示す半導体装置をその上方から臨んで示す平面図。
【図３】本願発明の一実施形態に係る半導体装置の製造工程をフローチャートにして示す図。
【図４】本願発明の一実施形態に係るダミーパターンの配置例を示す平面図。
【図５】本願発明の一実施形態に係るダミーパターンの他の配置例を示す平面図。
【図６】本願発明の一実施形態に係るダミーパターンのまた他の配置例を示す平面図。
【符号の説明】
【００４４】
１…ＮＡＮＤ型フラッシュメモリ（半導体装置）、２…シリコン基板（半導体基板）、３…メモリセル中央部（メモリセルアレイ部、周期パターン部、第１の領域）、４…周期パターン（第１のデバイスパターン）、５…フローティングゲート型トランジスタ（第１のトランジスタ、第１の半導体素子）、７…シリコン酸化膜（トンネル絶縁膜、絶縁膜）、１２…ＧＣ引き出し部（メモリセル周辺部、非周期パターン部、セル周期端部、第２の領域）、１３…非周期パターン（第２のデバイスパターン）、１４…フローティングゲート型トランジスタ（第２のトランジスタ、第２の半導体素子）、１５，１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ…ＡＡダミーパターン（ダミーパターン）、１６…シリコン酸化膜（トンネル絶縁膜、絶縁膜）、２０…分離パターン（区分けパターン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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