(57)【要約】【課題】ルックアップテーブルの面積を減少する。【解決手段】所定の上位ビットに該当する所定間隔おきの入力データに対応する補正データを記憶するルックアップテーブルとして、入力データに対応する補正データを交互に記憶する複数の１ポートの分割ルックアップテーブル２２ａ，２２ｂを設ける。アドレス生成部は、入力データから、対応する複数の分割ルックアップテーブル２２ａ，２２ｂについてのアドレスを生成する。補間演算部２６、２つのルックアップテーブルから読み出された読み出しデータについて、入力データの下位ビットを利用して補間演算を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定の上位ビットに該当する所定間隔おきの入力データに対応する補正データを記憶するルックアップテーブルであって、入力データに対応する補正データを交互に記憶する複数の１ポートの分割ルックアップテーブル有するルックアップテーブルと、
入力データから、対応する複数の分割ルックアップテーブルについてのアドレスを生成するアドレス生成部と、
生成されたアドレスにより複数の分割ルックアップテーブルから読み出された読み出しデータについて、入力データの下位ビットを利用して補間演算を行う補間演算部と、
を有することを特徴とする補正演算回路。
【請求項２】
請求項１に記載の補正演算回路において、
前記ルックアップテーブルは、奇数番目の補正データを記憶する第１ルックアップテーブルと、偶数番目の補正データを記憶する第２ルックアップテーブルとの２つの分割ルックアップテーブルを含み、
前記アドレス生成部は、前記下位ビットの大きさに応じて、第１ルックアップテーブルと、第２ルックアップテーブルの読み出しアドレスを同一とするか、異なるものとするかを変更することを特徴とする補正演算回路。
【請求項３】
請求項１または２に記載の補正演算回路において、
前記入力データは、映像データであり、補間演算部においてガンマ補正後の映像データを得ることを特徴とする補正演算回路。
【発明の詳細な説明】
【技術分野】
【０００１】
所定の上位ビットに該当する所定間隔おきの入力データに対応する補正データを記憶するルックアップテーブルを利用して、補正後のデータをえる補正回路に関する。
【背景技術】
【０００２】
従来より、映像信号について、表示する場合には、ガンマ曲線に基づいたガンマ補正が行われる。そして、このガンマ曲線を利用する補正には、ルックアップテーブルが利用されている。ルックアップテーブルを利用する場合、入力データに対応する全ての補正データを記憶すると容量が非常に大きくなってしまう。そこで、ルックアップテーブルには、所定間隔毎の入力データについての補正データを記憶する。このため、入力に対する補正データが保存されている場合には、そのデータを読み出して出力すればよいが、保存されていない場合にはしておき、補間演算を行い、ガンマ補正後の映像データを得ている。
【０００３】
従って、ルックアップテーブルからは、１つの入力データに対し、隣接する２つの補正データを出力する必要がある。そこで、１つの入力データに対し、２つのアドレスを生成、隣接する補正データを出力している。例えば、入力データが８ビットであって、上位５ビットの入力データに対応する補正データがルックアップテーブルに格納されている。この場合、入力データの上位５ビットに対応するアドレス１と、上位５ビットの値＋１に対応するアドレス２の２つのアドレスを発生し、この２つのアドレスの補正データをルックアップテーブルから出力する。
【０００４】
従って、ルックアップテーブルとして、２つのアドレスを同時に指定して、２つの出力データを得る２ポートのメモリが利用されている。
【０００５】
【特許文献１】特開２００５−３２３１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、２ポートのメモリは、同時アクセスのためにそのための回路が必要となり、ルックアップテーブルの面積が大きくなってしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、所定の上位ビットに該当する所定間隔おきの入力データに対応する補正データを記憶するルックアップテーブルであって、入力データに対応する補正データを交互に記憶する複数の１ポートの分割ルックアップテーブル有するルックアップテーブルと、入力データから、対応する複数の分割ルックアップテーブルについてのアドレスを生成するアドレス生成部と、生成されたアドレスにより複数の分割ルックアップテーブルから読み出された読み出しデータについて、入力データの下位ビットを利用して補間演算を行う補間演算部と、を有することを特徴とする。
【０００８】
また、前記ルックアップテーブルは、奇数番目の補正データを記憶する第１ルックアップテーブルと、偶数番目の補正データを記憶する第２ルックアップテーブルとの２つの分割ルックアップテーブルを含み、前記アドレス生成部は、前記下位ビットの大きさに応じて、第１ルックアップテーブルと、第２ルックアップテーブルの読み出しアドレスを同一とするか、異なるものとするかを変更することが好適である。
【０００９】
また、前記入力データは、映像データであり、補間演算部においてガンマ補正後の映像データを得ることが好適である。
【発明の効果】
【００１０】
以上のように、本発明のよれば、１ポートのルックアップテーブルを用いたため、全体として面積を小さく効率的な補正演算回路を得ることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１２】
図１は、システムの全体構成を示す図である。テレビ放送をアンテナで受信され、受信波はチューナ１０において受信処理され、アナログの映像信号が得られる。アナログの映像信号は、Ａ／Ｄ変換器１２によりデジタルの映像データに変換され、デジタル映像変換回路１４に供給される。このデジタル映像変換回路１４では、表示パネルに供給するためのデータに変換する処理の他、コントラスト、ブライトネス、色バランス、等の各種の処理を行う。
【００１３】
そして、デジタル映像変換回路１４の出力は、ガンマ補正回路１６に供給される。ガンマ補正回路１６では、表示パネルにおける表示が見る者に正しい階調として認識されるように、供給される映像データについてガンマ補正を行う。ガンマ補正回路１６の出力は表示パネル１８に供給され、ここで表示される。
【００１４】
図２には、ガンマ補正回路１６の構成が示されている。デジタル映像変換回路１４の出力である映像データ（入力データ）は、アドレス生成部２０に供給される。アドレス生成部２０は、入力データに基づき、２つのアドレスデータ（アドレス１，アドレス２）を発生する。そして、このアドレス１，アドレス２がルックアップテーブル２２に供給される。ルックアップテーブル２２は、分割ルックアップテーブルとして、第１ＬＵＴ２２ａと、第２ＬＵＴ２２ｂを有しており、アドレス１は第１ＬＵＴ２２ａに、アドレス２は第２ＬＵＴ２２ｂに供給される。そして、第１および第２ＬＵＴ２２ａ，２２ｂからの出力である２つの補正データは補間演算部２４に供給される。
【００１５】
また、入力データは、補間係数生成部２６にも供給される。この補間係数生成部２６は、入力データの下位ビットの値から補間係数を発生しこれをガンマ補正回路１６に供給する。補間演算部２４は、ルックアップテーブル２２から供給される２つの補正データと、補間係数生成部２６から供給される補間係数に基づいて補間演算を行い、補間後のデータを出力する。
【００１６】
図３に、ルックアップテーブル２２に記憶される補正データを示す。入力データが８ビットデータであったとして、上位５ビットデータに対応する補正データがルックアップテーブル２２に記憶される。この例では、入力データの０，４，８，１２，・・・２５２に対応する６４の補正データｒ１，ｒ２，ｒ３，・・・ｒ６３がルックアップテーブル２２に記憶される。ここで、図に●で示した０，８，・・・という入力に対応するｒ０，ｒ２，・・・という偶数番目の補正データが第１ＬＵＴ２２ａに記憶され、図に○で示した４，１２，・・・という入力に対応するｒ１，ｒ３，・・・という奇数番目の補正データが第２ＬＵＴ２２ａに記憶される。すなわち、第１ＬＵＴ２２ａのアドレス０，１，２，・・・、３１には、ｒ０，ｒ２，ｒ４，・・・、ｒ６２が記憶され、第２ＬＵＴ２２ａのアドレス０，１，２，・・・、３１には、ｒ１，ｒ３，ｒ５，・・・、ｒ６３が記憶される。
【００１７】
ここで、補間演算の場合には、入力データを挟む２つのデータに対応する２つの補正データが必要になる。このため、アドレス生成部２０は、入力データに対し、次のようにしてアドレス１，２を発生する。
【００１８】
（ｉ）入力データのｂｉｔ［２］が０の時は、アドレス１＝入力の上位５ｂｉｔ、アドレス２＝入力の上位５ｂｉｔとする。
【００１９】
（ｉｉ）入力データのｂｉｔ［２］が１の時は、アドレス２＝入力の上位５ｂｉｔ、アドレス１＝入力の上位５ｂｉｔ＋１とする。
【００２０】
このようなアドレスを発生することによって、例えば入力データが「１１」であれば、入力は「００００１０１１」である。従って、ｂｉｔ［２］＝０であり、アドレス１＝１（補正データ１＝ｒ２）、アドレス２＝１（補正データ２＝ｒ３）となる。また、「１４」であれば、入力は「００００１１１０」である。従って、ｂｉｔ［２］＝１であり、アドレス１＝２（補正データ１＝ｒ４）、アドレス２＝１（補正データ２＝ｒ３）となる。
【００２１】
このように、第１および第２ＬＵＴ２２ａ，２２ｂのアドレスについては、上位ビットで特定するが、下位ビットの値によって、両アドレスを同一とするか、１つずらすかを制御して２つの読み出しアドレスを発生する。
【００２２】
また、補間係数生成部２６は、下位３ビットの値に応じた補間係数を発生する。例えば、下位３ビットの値を「１１１」で割り算した値でもよいが、２次曲線で近似してもよい。そして、補間演算部２４は、２つの補正データの差を補間係数生成部２６からの補間係数で分配して、補間後のデータを得て出力する。
【００２３】
本実施形態によれば、２つの１ポートＬＵＴ２２ａ，２２ｂを用いている。１ポートのメモリは、ポートが１つであり、効率的な配線などが可能であり、これを２つも受ける方が２ポートメモリを用いるよりかえって面積を小さくできる。また、広く用いられる汎用のものであり、効率的設計がなされてものが多くあり、安価である。
【００２４】
そして、アドレス生成部２０において、上述のようなアドレス発生を行うだけで、２つのＬＵＴ２２ａ，２２ｂに効率よくアクセスすることが可能となる。
【００２５】
さらに、１ポートＬＵＴ２２を３以上設けることも好適である。図４には、４つの１ポートＬＵＴ（第１〜第４ＬＵＴ）２２ａ〜２２ｄを設ける例が示されている。この例では、アドレス生成部２０において、１つの入力データに応じて第１〜第４ＬＵＴ２２ａ〜２２ｄのアドレスを発生する。そして、これによって、１つの入力データに近接する４つのガンマ変換後の補正データが第１〜第４ＬＵＴ２２ａ〜２２ｄの出力に得られる。１つの入力に対し、２つのデータに基づく補間では基本的に直線補間となるが、４つのデータがあれば、２次の補間が可能になる。すなわち、例えば、入力データが８ビットで、この入力データの４ビットごとに補正データが入力されている場合であれば、図５に示すように、入力データの４ビット毎に補正データが第１〜第４ＬＵＴ２２ａ〜２２ｄに記憶されている。すなわち、下記表１に示すように、上位４ビットで決定されるアドレス０〜１５には、それぞれ対応する補正データが表１に示すように、記憶されている。
【００２６】
【表１】
2009094947.tif 000003
この表１に従い、アドレス生成回路２０は、次のようなアドレスを発生する。
・入力のｂｉｔ［３：２］（ＬＳＢが０ビットとして、３ビット−２ビットを意味する）が０の時
第１ＬＵＴ２２ａのアドレス＝入力の上位４ｂｉｔ
第２ＬＵＴ２２ｂのアドレス＝入力の上位４ｂｉｔ
第３ＬＵＴ２２ｃのアドレス＝入力の上位４ｂｉｔ
第４ＬＵＴ２２ｄのアドレス＝入力の上位４ｂｉｔ
・入力のｂｉｔ［３：２］が１の時
第１ＬＵＴ２２ａのアドレス＝入力の上位４ｂｉｔ＋１
第２ＬＵＴ２２ｂのアドレス＝入力の上位４ｂｉｔ
第３ＬＵＴ２２ｃのアドレス＝入力の上位４ｂｉｔ
第４ＬＵＴ２２ｄのアドレス＝入力の上位４ｂｉｔ
・入力のｂｉｔ［３：２］が２の時
第１ＬＵＴ２２ａのアドレス＝入力の上位４ｂｉｔ＋１
第２ＬＵＴ２２ｂのアドレス＝入力の上位４ｂｉｔ＋１
第３ＬＵＴ２２ｃのアドレス＝入力の上位４ｂｉｔ
第４ＬＵＴ２２ｄのアドレス＝入力の上位４ｂｉｔ
・入力のｂｉｔ［３：２］が３の時
第１ＬＵＴ２２ａのアドレス＝入力の上位４ｂｉｔ＋１
第２ＬＵＴ２２ｂのアドレス＝入力の上位４ｂｉｔ＋１
第３ＬＵＴ２２ｃのアドレス＝入力の上位４ｂｉｔ＋１
第４ＬＵＴ２２ｄのアドレス＝入力の上位４ｂｉｔ
【００２７】
このようなアドレス発生によって、入力データに対応する４つの補正データが４つの第１〜第４ＬＵＴ２２ａ〜２２ｄから発生され、これがガンマ補正演算部２４に供給される。従って、ガンマ補正演算部２４において、４つの補正データを用いた補間演算を行うことができる。なお、８ビットの入力データに該当する１つの補正データがある場合には、その該当データのみ出力するようにしてもよい。さらに、入力データに隣接する前後２つのデータに該当する４つの補正データから補間を行うことが好ましいが、必ずしも前後が同数でなくてもよい。
【００２８】
このように、上位４ビットの値が同じでも、下位４ビット［３−２］ビットの値に応じて読み出しアドレスを変更することで、常に入力データを中心とした４つの補正データを得ることができ、これを利用して補間演算が可能になる。
【図面の簡単な説明】
【００２９】
【図１】システムの全体構成を示す図である。
【図２】ガンマ補正回路の構成を示す図である。
【図３】ルックアップテーブルの内容を示す図である。
【図４】他のガンマ補正回路の構成例を示す図である。
【図５】ルックアップテーブルの内容を示す図である。
【符号の説明】
【００３０】
１０  チューナ、１２  Ａ／Ｄ変換器、１４  デジタル映像変換回路、１６  ガンマ補正回路、１８  表示パネル、２０  アドレス生成部、２２  ルックアップテーブル、２４  補間演算部、２６  補間係数生成部。
【図１】
2009094947.tif 000004
【図２】
2009094947.tif 000005
【図３】
2009094947.tif 000006
【図４】
2009094947.tif 000007
【図５】
2009094947.tif 000008
【手続補正書】
【提出日】平成20年9月25日(2008.9.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、入力データは、補間係数生成部２６にも供給される。この補間係数生成部２６は、入力データの下位ビットの値から補間係数を発生しこれを補間演算部２４に供給する。補間演算部２４は、ルックアップテーブル２２から供給される２つの補正データと、補間係数生成部２６から供給される補間係数に基づいて補間演算を行い、補間後のデータを出力する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図３に、ルックアップテーブル２２に記憶される補正データを示す。入力データが８ビットデータであったとして、上位５ビットデータに対応する補正データがルックアップテーブル２２に記憶される。この例では、入力データの０，４，８，１２，・・・２５２に対応する６４の補正データｒ１，ｒ２，ｒ３，・・・ｒ６３がルックアップテーブル２２に記憶される。ここで、図に●で示した０，８，・・・という入力に対応するｒ０，ｒ２，・・・という偶数番目の補正データが第１ＬＵＴ２２ａに記憶され、図に○で示した４，１２，・・・という入力に対応するｒ１，ｒ３，・・・という奇数番目の補正データが第２ＬＵＴ２２ｂに記憶される。すなわち、第１ＬＵＴ２２ａのアドレス０，１，２，・・・、３１には、ｒ０，ｒ２，ｒ４，・・・、ｒ６２が記憶され、第２ＬＵＴ２２ｂのアドレス０，１，２，・・・、３１には、ｒ１，ｒ３，ｒ５，・・・、ｒ６３が記憶される。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
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