(57)【要約】【課題】  ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供すること【解決手段】  半導体装置の製造過程で用いられる薄膜であって、この薄膜は、珪素、ゲルマニウム、および酸素を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体装置の製造過程で用いられる薄膜であって、
前記薄膜は、珪素、ゲルマニウム、および酸素を含む薄膜。
【請求項２】
前記薄膜は、前記珪素、ゲルマニウム、および酸素に加えて、炭素および水素の少なくとも一つを含む、請求項１に記載の薄膜。
【請求項３】
前記薄膜は、テトラメチル・ゲルマニウム（ＴＭＧｅ）と二酸化炭素とをベースガスとし、該ベースガスにモノシラン（ＳｉＨ４）を添加して形成され、
前記モノシランの流量を、テトラメチル・ゲルマニウムとモノシランとの合計流量に対して２０％以上６０％以下として形成される、請求項１に記載の薄膜。
【請求項４】
前記薄膜は、テトラメチル・ゲルマニウム（ＴＭＧｅ）と二酸化炭素とをベースガスとし、該ベースガスにモノシラン（ＳｉＨ４）を添加して形成され、
前記モノシランの流量を、テトラメチル・ゲルマニウムとモノシランとの合計流量に対して４０％として形成される、請求項１に記載の薄膜。
【請求項５】
前記薄膜は、テトラメチル・ゲルマニウム（ＴＭＧｅ）と二酸化炭素とをベースガスとし、該ベースガスにモノシラン（ＳｉＨ４）を添加して形成され、
前記モノシランの流量を、テトラメチル・ゲルマニウムとモノシランとの合計流量に対して５０％以上６０％以下として形成される、請求項１に記載の薄膜。
【請求項６】
珪素、ゲルマニウム、および酸素を含む薄膜を形成すること、
前記薄膜をエッチングに曝すこと、および
前記エッチングに曝した後に、残留した前記薄膜を除去すること、
を含む半導体装置の製造方法。
【請求項７】
前記薄膜は、前記珪素、ゲルマニウム、および酸素に加えて、炭素および水素の少なくとも一つを含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
活性領域、及び素子分離領域を有する半導体層の、前記活性領域上にゲート電極を形成すること、
前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記ゲート電極の側面上に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、
前記素子分離領域、前記ゲート電極、及び前記側壁スペーサをマスクに用いて、不純物を前記活性領域内に導入し、前記活性領域内に一対のソース及びドレイン領域を形成すること、
前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、
前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第１エッチャントを用いて前記金属膜の未反応部分を除去すること、および
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第２エッチャントを用いて前記側壁スペーサを除去すること、
を含む半導体装置の製造方法。
【請求項９】
第１導電型の活性領域、第２導電型の活性領域、及び素子分離領域を有する半導体層の、前記第１導電型の活性領域上と前記第２導電型の活性領域上との各々に、ゲート電極を形成すること、
前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記第１導電型の活性領域上に形成されたゲート電極の側面上と、前記第２導電型の活性領域上に形成されたゲート電極の側面上との各々に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、
前記半導体層の、第１導電型のトランジスタが形成される領域を、第１マスク材で覆うこと、
前記素子分離領域、前記第１導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第１マスク材をマスクに用いて不純物を前記第１導電型の活性領域内に導入し、前記第１導電型の活性領域内に第２導電型の一対のソース及びドレイン領域を形成すること、
前記第１マスク材を除去した後、前記半導体層の、第２導電型のトランジスタが形成される領域を、第２マスク材で覆うこと、
前記素子分離領域、前記第２導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第２マスク材をマスクに用いて不純物を前記第２導電型の活性領域内に導入し、前記第２導電型の半導体層内に第１導電型の一対のソース及びドレイン領域を形成すること、
前記第２マスク材を除去した後、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、
前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第１エッチャントを用いて前記金属膜の未反応部分を除去すること、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第２エッチャントを用いて前記側壁スペーサを除去すること、
を含む半導体装置の製造方法。
【請求項１０】
前記側壁スペーサは、前記珪素、ゲルマニウム、および酸素に加えて、炭素および水素の少なくとも一つを含む、請求項８又は請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１エッチャントは、硫酸と過酸化水素とを含む混合液である、請求項８又は請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第２エッチャントは、燐酸である、請求項８又は請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記金属膜は、ニッケルを含む、請求項１１又は請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成され、特定の機能に使用した後、除去可能な薄膜、およびその薄膜を用いた半導体製造方法に関わる。
【背景技術】
【０００２】
集積回路は微細化することにより高集積化と高性能化を達成してきた。しかし、パターンサイズがナノメートル領域に突入した現在、微細化してもトランジスタ性能の向上が見込めないようになった。
【０００３】
この問題を解決し、トランジスタ性能の向上を図る手段の一つとしてキャリア移動度を向上させる技術が検討されている。キャリア移動度を向上させる方法の一つとして、トランジスタ直上に引っ張り応力（ｎＭＯＳトランジスタの場合）、または圧縮応力（ｐＭＯＳトランジスタの場合）を持つ窒化シリコン（ＳｉＮ）膜を堆積してチャネルに応力を加える方法がある（例えば、特許文献１）。
【０００４】
図１９を用いてこの技術を簡単に説明する。シリコン基板１１上にソース１２、ドレイン１３、ゲート絶縁膜１４、ゲート電極１５、側壁スペーサ１６、ニッケルシリサイド１７が形成され、その上に大きな応力を持ったストレスライナーとも呼ばれる窒化シリコン膜（ＳｉＮ膜）１８、１９が形成されている。ｎＭＯＳトランジスタ上のＳｉＮ膜１８は引っ張り応力を持っており、それによってチャネル領域２０に引っ張り応力を加える。一方、ｐＭＯＳトランジスタ上に堆積されたＳｉＮ膜１９は圧縮応力を持っており、チャネル領域２１に圧縮応力を加える。その結果、ｎＭＯＳトランジスタでは電子の移動度が、ｐＭＯＳトランジスタではホールの移動度が増大する。
【０００５】
しかしながら、応力を持ったＳｉＮ膜の下には、側壁スペーサ膜１６が堆積されており、この膜を介して応力を加えるため、実質的にチャネルに加わる応力はさほど大きくない。
【０００６】
より有効に応力を加えるためには、側壁スペーサ１６を除去し、ゲートの回りに直接ＳｉＮ膜１８、１９を堆積する方が好ましいことが知られている（例えば、特許文献２）。
【０００７】
ところで、側壁スペーサ膜１６は、本来イオン注入のマスクとして用いる膜である。ゲート電極１５をエッチングした後、イオン注入し、いわゆるエクステンションと呼ばれている領域を形成し、その後この側壁スペーサ膜を形成する。側壁スペーサをマスクとして深い拡散層のイオン注入が行われ、いわゆるソース１２とドレイン１３の形成が完了する。
【０００８】
上に述べたように側壁スペーサ膜はイオン注入のマスクとして用いるため、イオン注入雰囲気中で安定であること、イオン注入に用いたレジストを除去する際に用いられる硫酸／過酸化水素混合溶液中で安定であることなどが要求される。そのため、一般にＳｉＮ膜が使用されている。
【０００９】
ＳｉＮ膜はよく知られているように安定な膜で、硫酸／過酸化水素混合溶液には溶解せず、熱燐酸が唯一ＳｉＮ膜を溶かしうるエッチング溶液として使用されている。しかし、熱燐酸を用いてもそのエッチング速度は遅く、側壁スペーサ膜の除去にはかなり長い時間を要している。そのため、側壁スペーサ膜除去中にニッケルシリサイド１７もエッチングされ、拡散層（ソース１２、ドレイン１３）の抵抗が増大するという問題点がある。そのため、ニッケルシリサイド１７をエッチングしないように短時間でエッチングできる側壁スペーサ膜技術が求められていた。
【特許文献１】特開２００７−１９５１５号公報
【特許文献２】特開２００７−４９１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上に述べたように、チャネル部に有効に応力を加えるために側壁スペーサ膜を除去しようとすると、ソース１２、およびドレイン１３上のニッケルシリサイドもエッチングされて抵抗が増大するという課題があった。
【００１１】
本発明の目的は、ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明の第１の態様に係る薄膜は、半導体装置の製造過程で用いられる薄膜であって、前記薄膜は、珪素、ゲルマニウム、および酸素を含む。
【００１３】
この発明の第２の態様に係る半導体装置の製造方法は、珪素、ゲルマニウム、および酸素を含む薄膜を形成すること、前記薄膜をエッチングに曝すこと、前記エッチングに曝した後に、残留した薄膜を除去すること、を含む。
【００１４】
この発明の第３の態様に係る半導体装置の製造方法は、活性領域、及び素子分離領域を有する半導体層の、前記活性領域上にゲート電極を形成すること、前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記ゲート電極の側面上に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、前記素子分離領域、前記ゲート電極、及び前記側壁スペーサをマスクに用いて、不純物を前記活性領域内に導入し、前記活性領域内に一対のソース及びドレイン領域を形成すること、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第１エッチャントを用いて前記金属膜の未反応部分を除去すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第２エッチャントを用いて前記側壁スペーサを除去すること、を含む。
【００１５】
この発明の第４の態様に係る半導体装置の製造方法は、第１導電型の活性領域、第２導電型の活性領域、及び素子分離領域を有する半導体層の、前記第１導電型の活性領域上と前記第２導電型の活性領域上との各々に、ゲート電極を形成すること、前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記第１導電型の活性領域上に形成されたゲート電極の側面上と、前記第２導電型の活性領域上に形成されたゲート電極の側面上との各々に、珪素、ゲルマニウム、および酸素を含む薄膜からなる側壁スペーサを形成すること、前記半導体層の、第１導電型のトランジスタが形成される領域を、第１マスク材で覆うこと、前記素子分離領域、前記第１導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第１マスク材をマスクに用いて不純物を前記第１導電型の活性領域内に導入し、前記第１導電型の活性領域内に第２導電型の一対のソース及びドレイン領域を形成すること、前記第１マスク材を除去した後、前記半導体層の、第２導電型のトランジスタが形成される領域を、第２マスク材で覆うこと、前記素子分離領域、前記第２導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第２マスク材をマスクに用いて不純物を前記第２導電型の活性領域内に導入し、前記第２導電型の半導体層内に第１導電型の一対のソース及びドレイン領域を形成すること、前記第２マスク材を除去した後、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆うこと、前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分、及び前記側壁スペーサをエッチングし難く、前記金属膜の未反応部分をエッチングし易い第１エッチャントを用いて前記金属膜の未反応部分を除去すること、前記素子分離領域、前記ゲート電極の低抵抗化された部分、前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記側壁スペーサをエッチングし易い第２エッチャントを用いて前記側壁スペーサを除去すること、を含む。
【発明の効果】
【００１６】
この発明によれば、ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１７】
上述の目的を達成するには２つの方法が考えられる。一つは、ニッケルシリサイドをエッチングすることなくＳｉＮ膜をエッチングする溶液を提供する方法であり、他は、熱燐酸中で高速で短時間にエッチングできる膜を提供する方法である。
【００１８】
本一実施形態は後者を目指すものであり、特に、側壁スペーサ膜としての機能を果たし、かつ熱燐酸中で容易にエッチングされる膜を提供する。
【００１９】
ここに再度、側壁スペーサ膜に要求される性質をまとめると、次のとおりである。
【００２０】
１）側壁スペーサ膜は本来、イオン注入のマスクとして使用するため、イオン注入プロセスで変質しないこと
２）イオン注入の際に用いるレジストの除去プロセス（酸素プラズマアッシング、および硫酸／過酸化水素混合溶液を用いた残渣除去工程）でエッチングされないこと
特に、硫酸／過酸化水素混合溶液でエッチングされないことが重要であり、本一実施形態は、硫酸／過酸化水素混合溶液に溶解せず、熱燐酸中で容易にエッチングされる膜を提供することを目的とする。
【００２１】
本目的の達成に当たって発明者が鋭意検討を重ねた結果、珪素、ゲルマニウム、および酸素を含有する膜がこの要求を満足することを見いだした。すなわち、本一実施形態は、側壁スペーサの機能を果たす膜を、珪素、ゲルマニウム、および酸素を含む膜とする。
【００２２】
図１に、一例としてテトラメチル・ゲルマニウム（ＴＭＧｅ）と二酸化炭素とをベースガスとし、それにモノシラン（ＳｉＨ４）を添加して形成される膜の硫酸／過酸化水素混合溶液、および熱燐酸中でのエッチング速度を示す。モノシランガスの添加量を増やすと燐酸中でのエッチング速度はピークを持ち、一方、硫酸／過酸化水素中でのエッチング速度は単純に低下する。
【００２３】
図１に示すように、珪素、ゲルマニウム、および酸素を含む膜による基本的な利点は、できあがった膜の燐酸中でのエッチング速度が、硫酸／過酸化水素混合溶液中でのエッチング速度よりも常に高い、ということである。
【００２４】
この利点から、珪素、ゲルマニウム、および酸素を含む膜は、燐酸にエッチングされやすく、硫酸／過酸化水素混合溶液にエッチングされにくい、という効果を得ることができる。
【００２５】
さらに、図１に示すように、ＴＭＧｅとモノシランとの合計流量に対して、モノシランの流量が２０％以上となると、できあがった薄膜は、硫酸／過酸化水素混合溶液中でのエッチング速度は低下し続けるが、反対に燐酸中でのエッチング速度が向上し出す現象を示す。
【００２６】
この現象から、モノシランの流量を、ＴＭＧｅとモノシランとの合計流量に対して２０％以上とすることで、燐酸中でのエッチング速度と、硫酸／過酸化水素混合溶液中でのエッチング速度との差を、向上できる薄膜を得ることができる、という利点を得ることができる。
【００２７】
さらに、ＴＭＧｅとモノシランとの合計流量に対して、モノシランの流量が４０％のとき、できあがった薄膜は、燐酸中でのエッチング速度が最高値を示す。
【００２８】
この結果から、モノシランの流量を、ＴＭＧｅとモノシランとの合計流量に対して４０％とすることで、燐酸中でのエッチング速度が最高となる薄膜を得ることができる、という利点を得ることができる。
【００２９】
さらに、ＴＭＧｅとモノシランとの合計流量に対して、モノシランの流量が５０％以上となると、できあがった薄膜は、硫酸／過酸化水素混合溶液中では、ほとんどエッチングされなくなる。
【００３０】
この現象から、ＴＭＧｅとモノシランとの合計流量に対して、モノシランの流量が５０％以上とすることで、ほとんど硫酸／過酸化水素混合溶液によってエッチングされない、という利点を得ることができる。
【００３１】
なお、ＴＭＧｅとモノシランとの合計流量に対して、モノシランの流量が４０％以上となると、できあがった薄膜は、燐酸中でのエッチング速度が低下しだす。モノシランの流量が６０％を超えるとできあがった薄膜では、ほぼモノシランの流量が２０％未満のときにできあがった薄膜と、燐酸中でのエッチング速度と、硫酸／過酸化水素混合溶液中でのエッチング速度との差が、ほぼ同程度となる。
【００３２】
このような結果から、好ましい範囲として数値限定をするならば、
１）モノシランの流量は、ＴＭＧｅとモノシランとの合計流量に対して２０％以上６０％以下
２）モノシランの流量は、ＴＭＧｅとモノシランとの合計流量に対して４０％
３）モノシランの流量は、ＴＭＧｅとモノシランとの合計流量に対して５０％以上６０％以下
と、することが良い。
【００３３】
図２に、この膜を赤外分光分析したスペクトルを示す。Ｓｉ−Ｏ−Ｓｉ伸縮振動が１０００ｃｍ−１近傍に観察され、モノシランの流量が０％から２０％へと増大するにつれてＳｉ−Ｏ−Ｓｉネットワークが形成されてゆくことが明らかである。
【００３４】
なお、溶液中のエッチング速度をより精密に制御するためには、珪素、ゲルマニウム、および酸素からなる膜に、さらに、炭素、水素のいずれか、またはその両方を添加しても良い。
【００３５】
図３に、本一実施形態による効果の一例を示す。熱燐酸中での本膜のエッチング速度は１００ｎｍ／ｍｉｎを越えており、従来使用されてきたＳｉＮ膜に比較して大幅にエッチング速度が増大していることが分かる。側壁スペーサ膜の膜厚は一般に３０〜５０ｎｍ程度なので、３０秒ほどでエッチング可能である。この程度の時間であれば、ニッケルシリサイドはほとんどエッチングされない。本一実施形態に係る薄膜を、半導体装置に用いることにより拡散層の抵抗増大を招くことなく側壁スペーサ膜を除去しうる。
【００３６】
図４Ａ及び図４Ｂに、上記薄膜の組成分析の結果を示す。組成分析には、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いた。
【００３７】
図４Ａに示すように、ＴＭＧｅのみで形成した薄膜の構成元素は、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、酸素（Ｏ）、水素（Ｈ）である。本分析に用いた薄膜においては、これらの存在比率は、それぞれ２１．３％、１６．９％、１５．０％、４６．７％であった。
【００３８】
ＴＭＧｅに加えてモノシランを流すようにすると、形成される薄膜に、珪素（Ｓｉ）が、加わるようになる。モノシランの流量を、ＴＭＧｅとモノシランとの合計流量に対して２０％、４０％、６０％と増やしていくと、図４Ａに示すように、形成される薄膜からＧｅの存在比率が下がり、代わりにＳｉの存在比率が上がる。
【００３９】
図４Ｂは、図４Ａに示す分析結果を折れ線グラフにて表した図である。
【００４０】
図４Ｂに示すように、ＧｅとＳｉとの存在比率は、モノシランの流量が約２５％を超えると逆転する。さらに、モノシランの流量が約５０％を超えると、ＣとＳｉとの存在比率も逆転する。
【００４１】
ところで、モノシランの流量をＴＭＧｅとモノシランとの合計流量に対して５０％以上として薄膜を形成すると、硫酸／過酸化水素混合溶液によってほとんどエッチングされない薄膜が得られることは、図１を参照して説明した通りである。このような薄膜において、構成元素を存在比率が高い順に並べてみると、図４Ｂに示すように、Ｈ、Ｏ、Ｓｉ、Ｃ、Ｇｅとなる。このような順で、Ｈ、Ｏ、Ｓｉ、Ｃ、Ｇｅを含有する薄膜は、図４Ｂによれば、モノシランの流量を、ＴＭＧｅとモノシランとの合計流量に対して約５０％以上約７０％以下として形成した薄膜である。具体的な数値例を示せば、Ｈ＝３５％以上４５％以下、Ｏ＝１９％以上２５％、Ｓｉ＝１５％〜２０％、Ｃ＝１３％以上１５％以下、Ｇｅ＝６％以上７．５％以下である。
【００４２】
図５Ａ及び図５Ｂも、図４Ａ及び図４Ｂと同様に、上記薄膜の組成分析の結果を示す図である。図５Ａに示される数値は、図４Ａに示す分析結果に基づいて、形成される薄膜中のＳｉとＧｅとの比率（Ｓｉ／Ｇｅ）、ＯとＳｉ＋Ｇｅとの比率（Ｏ／（Ｓｉ＋Ｇｅ））、ＣとＳｉ＋Ｇｅとの比率（Ｃ／（Ｓｉ＋Ｇｅ））、及びＨとＳｉ＋Ｇｅとの比率（Ｈ／（Ｓｉ＋Ｇｅ））を割り出したものであり、図５Ｂは、図５Ａに示す数値を折れ線グラフにて表した図である。
【００４３】
図５Ｂに示すように、モノシランの流量をＴＭＧｅとモノシランとの合計流量に対して５０％以上とすると、この薄膜の、上記の比率は、Ｓｉ／Ｇｅ＝２．０以上３．５以下、Ｏ／（Ｓｉ＋Ｇｅ）＝０．８以上１．０以下、Ｃ／（Ｓｉ＋Ｇｅ）＝０．５以上０．７以下、Ｈ／（Ｓｉ＋Ｇｅ）＝１．２以上２．２以下である。
【００４４】
次に、添付図面を参照して本一実施形態に係る薄膜を利用した半導体装置の製造方法を、この発明の一実施例として具体的に説明する。
【００４５】
本一実施例では珪素、ゲルマニウム、酸素からなる膜（以下必要に応じてＧｅＳｉＯと略す）をイオン注入処理のマスクとして使用する例について説明する。
【００４６】
まず、図６に示すように、例えば、珪素からなる半導体基板３１に、周知の技術を用いてｎチャネル型絶縁ゲート電界効果トランジスタ、例えば、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳトランジスタ）を形成するためのｐ型半導体領域（本例ではｐウェル）と、ｐチャネル型絶縁ゲート電界効果トランジスタ、例えば、ｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳトランジスタ）を形成するためのｎ型半導体領域（本例ではｎウェル）とを形成する。次いで、半導体基板３１に、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域３３を形成し、半導体基板３１の表面領域に活性領域ＡＡを区画する。素子分離領域３３の材料の一例は、酸化シリコンである。次いで、半導体基板３１の活性領域ＡＡ上に、例えば、熱酸化法を用いて酸化シリコンからなるゲート絶縁膜３２を形成する。
【００４７】
次に、図７に示すように、ゲート絶縁膜３２及び素子分離領域３３上に導電性膜を形成し、この導電性膜を、フォトリソグラフィ法を用いてパターニングすることで、ｎ型ウェルの活性領域上と、ｐ型ウェルの活性領域上との各々にゲート電極３４をそれぞれ形成する。ゲート電極３４の材料としては、ｎＭＯＳトランジスタの場合には、例えば、ｎ型不純物としてヒ素（Ａｓ）あるいはリン（Ｐ）を含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜を用いればよい。また、ｐＭＯＳトランジスタの場合には、例えば、ｐ型不純物として硼素（Ｂ）を含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜を用いれば良い。あるいは、不純物を含まないポリシリコン膜を形成し、このポリシリコン膜を、フォトリソグラフィ法を用いたパターニングによりゲート電極３４に加工した後、ｐ型ウェル上に形成されたゲート電極３４並びにｐ型ウェルにｎ型不純物をイオン注入し、同様にｎ型ウェル上に形成されたゲート電極３４並びにｎ型ウェルにｐ型不純物をイオン注入してもよい。
【００４８】
次に、図８に示すように、後にｐＭＯＳトランジスタが形成されるｎ型ウェル上をフォトレジスト４０で被覆する。次いで、露呈したｐ型ウェルに対して、素子分離領域３３、ゲート電極３４及びフォトレジスト４０をマスクに用いてｎ型不純物、例えば、ヒ素をイオン注入し、ｎＭＯＳトランジスタのエクステンション３５ｎを形成する。
【００４９】
次に、図９に示すように、フォトレジスト４０を除去した後、今度は反対に、ｎＭＯＳトランジスタが形成されるｐ型ウェル上をフォトレジスト４１で被覆する。次いで、露呈したｎ型ウェルに対して、素子分離領域３３、ゲート電極３４及びフォトレジスト４１をマスクに用いてｐ型不純物、例えば、ボロンをイオン注入し、ｐＭＯＳトランジスタのエクステンション３５ｐを形成する。
【００５０】
次に、図１０に示すように、フォトレジスト４１を除去した後、ゲート電極３４の側面及び上面を被覆するように、半導体基板３１の全面上に、側壁スペーサとなる薄膜３６を、ＣＶＤ法、例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  ＣＶＤ）法を用いて形成する。本例では、薄膜３６は、珪素、ゲルマニウム、および酸素を含む膜であり、例えば、ＧｅＳｉＯ膜でよい。ただし、ＧｅＳｉＯ膜には、上述したように、溶液中のエッチング速度をより精密に制御するために、さらに、炭素、水素のいずれか、またはその両方を添加することができる。例えば、本例では、ＧｅＳｉＣＯＨ膜とする。このＧｅＳｉＣＯＨ膜はテトラメチルゲルマン（ＴＭＧｅ）と二酸化炭素をベースガスとし、このベースガスにモノシラン（ＳｉＨ４）を添加したＰＥＣＶＤ法により形成することができる。具体的な成膜条件の例としては、ＴＭＧｅとモノシラン（ＳｉＨ４）との合計流量は２００ｓｃｃｍ、二酸化酸素の流量２０００ｓｃｃｍ、モノシラン（ＳｉＨ４）の流量は図１に示した範囲からＳｉＨ４／ＳｉＨ４＋ＴＭＧｅで規定される流量を適宜選択し、チャンバー内圧力２６７Ｐａ、基板温度３００℃で成膜することができる。厚みの例としては、３０ｎｍ〜５０ｎｍである。本例では、一例として３０ｎｍとする。また、ＧｅＳｉＣＯＨ膜のベースガスとしては、上述したＴＭＧｅの他にＧｅＨ４とＣＨ系ガス（例えば、ＣＨ４、Ｃ２Ｈ４、Ｃ２Ｈ２）との混合ガスを用いることもできる。また、ＧｅＳｉＣＯＨ膜の成膜装置としては、ＰＥＣＶＤの代わりに高密度プラズマを用いたＣＶＤ装置を用いてもよいし、ＰＶＤ装置を用いることもできる。
【００５１】
次に、図１１に示すように、薄膜３６を、異方性エッチングを用いてエッチバックする。異方性エッチングの一例は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）である。薄膜３６をエッチバックすることで、ゲート電極３４の側面上に、ＧｅＳｉＣＯＨ膜からなる側壁スペーサ３６´が形成される。
【００５２】
次に、図１２に示すように、ｎ型ウェル上をフォトレジスト４２で被覆する。次いで、露呈したｐ型ウェルに対して、素子分離領域３３、ゲート電極３４、側壁スペーサ３６´及びフォトレジスト４２をマスクに用いてｎ型不純物、例えば、ヒ素をイオン注入し、ｎＭＯＳトランジスタのソース・ドレイン領域３７ｎを形成する。
【００５３】
次に、図１３に示すように、フォトレジスト４２を除去した後、ｐ型ウェル上をフォトレジスト４３で被覆する。次いで、露呈したｎ型ウェルに対して、素子分離領域３３、ゲート電極３４、側壁スペーサ３６´及びフォトレジスト４３をマスクに用いてｐ型不純物、例えば、ボロンをイオン注入し、ｐＭＯＳトランジスタのソース・ドレイン領域３７ｐを形成する。なお、フォトレジスト４２は、本例では、硫酸／過酸化水素混合溶液（ＳＰＭ）を用いたウェットエッチングを用いて除去する。ＧｅＳｉＯ膜や、ＧｅＳｉＯ膜にさらに、炭素、水素のいずれか、またはその両方が添加された膜は、硫酸／過酸化水素混合溶液中において安定である。このため、フォトレジスト４２を除去する際のウェットエッチングにおいて、側壁スペーサ３６´が不用意に除去されることが抑制される。
【００５４】
次に、図１４に示すように、フォトレジスト４３を除去、例えば、硫酸／過酸化水素混合溶液を用いたウェットエッチングを用いて除去した後、ソース・ドレイン領域３７ｎ、３７ｐを活性化するためにスパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）により１０００℃程度の高温で熱処理を行う。次いで、ゲート電極３４の側面及び上面を被覆するように、半導体基板３１の全面上に、金属膜４４を、例えば、スパッタリング法を用いて形成する。本例では、金属膜４４は、ニッケル（Ｎｉ）であり、スパッタリング法を用いて、例えば、３０ｎｍの厚みで形成する。
【００５５】
次に、図１５に示すように、図１４に示した金属膜４４が形成された構造体を、窒素雰囲気中５００℃で３０秒間熱処理する。これにより、金属膜４４中の金属、本例ではニッケルがゲート電極、及び半導体基板３１を構成する導電物、本例ではシリコンと反応し、金属膜４４とゲート電極３４とが接触する部分、及び金属膜４４と半導体基板３１とが接触する部分（本例では、半導体基板３１中のソース・ドレイン領域３７ｎ、３７ｐの部分）に反応層、本例ではニッケルシリサイド（ＮｉＳｉ）３８が形成される。ニッケルシリサイド３８が形成されることで、ゲート電極３４、及びソース・ドレイン領域３７ｎ、３７ｐが部分的に低抵抗化される。
【００５６】
次に、図１６に示すように、素子分離領域３３、ゲート電極３４の低抵抗化された部分（ニッケルシリサイド３８）、ソース・ドレイン領域の低抵抗化された部分（ニッケルシリサイド３８）、及び側壁スペーサ３６´をエッチングし難く、金属膜４４の未反応部分をエッチングし易いエッチャントを用いて、金属膜４４の未反応部分を除去する。このようなエッチャントの例は、硫酸／過酸化水素混合溶液である。本例では、硫酸／過酸化水素混合溶液を用いてウェットエッチングすることで、金属膜４４の未反応部分、即ち、ニッケルが除去される。これにより、ゲート電極３４上、及びソース・ドレイン領域３７ｎ、３７ｐ上に、ニッケルシリサイド３８が残る。また、珪素、ゲルマニウム、および酸素を含む膜、もしくはこの膜に、炭素、水素のいずれか、またはその両方が添加された膜からなる側壁スペーサ３６´は、硫酸／過酸化水素混合溶液中でエッチングされないので、側壁スペーサ３６´は、ゲート電極３４の側面上に残留する。
【００５７】
次に、図１７に示すように、素子分離領域３３、ゲート電極３４の低抵抗化された部分（ニッケルシリサイド３８）、ソース及びドレイン領域の低抵抗化された部分（ニッケルシリサイド３８）をエッチングし難く、側壁スペーサ３６´をエッチングし易いエッチャントを用いて側壁スペーサ３６´を除去する。本例では、図１６に示した金属膜４４の未反応部分が除去された構造体を、燐酸中に浸漬する。側壁スペーサ３６´の、ゲート電極３４の側面上から水平方向の厚みｔは約３０ｎｍであり、かつ、等方性でエッチングされるので、オーバーエッチングを見込んでも３０秒で除去可能である。
【００５８】
このようにして、図１８に示すように、ゲート電極３４の側面上から側壁スペーサ膜が除去された半導体装置となる構造体を得ることができる。
【００５９】
図１８に示すように、本一実施例に従って形成された上記構造体は、ニッケルシリサイド３８がエッチングされることなく、側壁スペーサが除去される。この後、例えば、ゲートの周囲に直接、ＳｉＮ膜を堆積することにより、より有効にチャネル領域に応力を加えることができ、トランジスタのキャリア移動度を向上させることができる。
【００６０】
このように、上記一実施形態、並びに一実施例によれば、ニッケルシリサイド等の他の膜をエッチングすることなく、半導体装置に利用される側壁スペーサ膜等の薄膜を速やかに除去可能とする薄膜、及びその薄膜を用いた半導体装置の製造方法を提供できる。
【００６１】
以上、この発明を一実施形態、並びに一実施例に従って説明したが、この発明は上記一実施形態、並びに一実施例に限られるものではなく様々な変形が可能である。かつ、この発明の実施例は、上述した一実施例が唯一のものでもない。例えば、上述した一実施例では、一実施形態に係る薄膜を、半導体装置の製造過程において用いられ、この製造過程中に除去される側壁スペーサに適用した例を説明したが、半導体装置の製造過程において除去される薄膜は側壁スペーサに限られるものではない。一実施形態に係る薄膜は、例えば、ヴィアホールやコンタクトホール形成の際のハードマスクにも適用することが可能である。
【００６２】
また、一実施例では、ｎ型及びｐ型の半導体領域を有する半導体層として、ｎ型ウェル及びｐ型ウェルを有する半導体基板３１を例示したが、半導体層は、半導体基板３１に限られるものでもなく、例えば、絶縁膜の上にｐ型半導体層及びｎ型半導体層有する、いわゆるＳＯＩ基板や、薄膜トランジスタを形成するための半導体薄膜であっても良い。
【００６３】
また、一実施例では、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとの双方を形成する例を示したが、ｎＭＯＳトランジスタ、又はｐＭＯＳトランジスタのいずれか一方のみを形成することもできる。この場合には、図８、図９、図１２、及び図１３に示したフォトレジスト４０、４１、４２、４３を形成する工程を省略し、かつ、ｎ型不純物、又はｐ型不純物のいずれか一方のみを活性領域に導入すれば良い。
【００６４】
また、一実施例ではエクステンション３５ｎ、３５ｐを形成したが、側壁スペーサ３６´を形成する場合においても必ずしも形成される必要はない。例えば、チャネル長が微細化されたトランジスタにおいては、活性化のための熱処理時に、エクステンション３５ｎどうし、又は３５ｐどうしが接触し、ソース〜ドレイン間の短絡不良を生ずることがある。このため、エクステンション３５ｎ、３５ｐは必要に応じて形成されれば良い。
【００６５】
さらに、一実施例では、側壁スペーサ３６´を珪素、ゲルマニウム、及び酸素を含む膜とし、かつ、側壁スペーサ３６´を除去するようにした。
【００６６】
しかしながら、例えば、珪素、ゲルマニウム、及び酸素を含む膜は、一実施形態において、図１を参照して説明したように、硫酸／過酸化水素混合液にエッチングされにくい、もしくはされない、という効果を持つ。硫酸／過酸化水素混合液は、フォトレジストを除去するときや金属膜、例えば、ニッケル膜を除去するとき等、半導体装置の製造過程におけるエッチング工程に用いられるエッチャントの一つである。半導体装置の製造過程におけるエッチング工程において、エッチングされにくい、もしくはエッチングされない、という効果を有する膜は、一実施例において説明した側壁スペーサ３６´のように、必ずしも除去される膜でなくても使用することができる。例えば、エッチングの進行を止めるエッチングストッパや、不純物の導入領域を制限したり、半導体基板や層間絶縁膜等を局所的にエッチングしたり、薄膜に、局所的な化学反応を生じさせたりするための開口（窓）を持つハードマスクにも使用することができる。エッチングストッパやハードマスクは、半導体装置中から必ずしも除去される膜ではなく、半導体装置中に残されることがある。一実施形態に係る薄膜、例えば、珪素、ゲルマニウム、及び酸素を含む薄膜、又はこれら３つの元素に加えて、炭素、水素のどちらか一つ、またはその両方を含む薄膜は、半導体装置中に残される、例えば、エッチングストッパやハードマスク等にも使用することができる。
【００６７】
その他、上記一実施形態、並びに一実施例は、この発明の主旨を逸脱しない範囲で様々な変形が可能である。
【図面の簡単な説明】
【００６８】
【図１】この発明の一実施形態に係る薄膜の硫酸／過酸化水素混合溶液中でのエッチング速度、および燐酸中でのエッチング速度を示す図
【図２】この発明の一実施形態に係る膜の赤外分光チャートを示す図
【図３】この発明の一実施形態に係る薄膜による効果の一例を示す図
【図４】図４Ａ及び図４Ｂは組成分析の結果を示す図
【図５】図５Ａ及び図５Ｂは組成分析の結果を示す図
【図６】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図７】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図８】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図９】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１０】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１１】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１２】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１３】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１４】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１５】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１６】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１７】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１８】この発明の一実施例に係る半導体装置の製造方法の主要な工程を示す断面図
【図１９】先行技術に係るトランジスタを示す断面図
【符号の説明】
【００６９】
３１…半導体基板、３２…ゲート絶縁膜、３３…素子分離領域、３４…ゲート電極、３６…薄膜、３６´…側壁スペーサ、３８…ニッケルシリサイド、４４…金属膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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