(57)【要約】【課題】時間をなるべく短くし、工程を増やさず、かつ、正常デバイスに対する負担を少なくしてエージング欠点を検出するアレイ基板の検査方法を提供する。【解決手段】本発明のアレイ検査は、ゲート線２、ソース線１、トランジスタ３、補助容量線５、および画素４を備えたアレイ基板の各画素４に配設されているＣｃｓ容量部に対して電荷の蓄積後、蓄積した電荷の読み出しを行ない、読み出した電荷の容量値を定量的に計測して各画素４の検査を行なう、アレイ基板の検査方法であって、各画素４に対して実駆動を行ない、この実駆動の条件を短時間所定量変化させてこの変化に基づく上記読み出した電荷の容量値の変化量を算出し、この算出結果を、予め用意した容量値の変化量と実駆動の条件とパネル化した後エージング工程を行った時に目視して欠点となるか否かの情報とを対応付けた対応表を用いて対比し、各画素４が将来欠点となるか否かを判定する。【選択図】図３
2009086051.tif 000002
【特許請求の範囲】
【請求項１】
ゲート線、ソース線、ＴＦＴトランジスタ、補助容量線、および画素を備えたアレイ基板の上記各画素に配設されているＣｃｓ容量部に対して電荷の蓄積後、蓄積した電荷の読み出しを行ない、読み出した電荷の容量値を定量的に計測して各画素の検査を行なう、アレイ基板の検査方法であって、
各画素に対して実駆動を行ない、この実駆動の条件を短時間所定量変化させてこの変化に基づく上記読み出した電荷の容量値の変化量を算出し、
この算出結果を、予め用意した容量値の変化量と実駆動の条件とパネル化した後エージング工程を行った時に、点灯表示画面を目視して欠点となるか否かの情報とを対応付けた対比表を用いて対比し、上記各画素が将来欠点となるか否かを判定する、ことを特徴とする、アレイ基板の検査方法。
【請求項２】
上記判定は、各画素の容量値の平均値との差が所定値以上の容量値の画素を対象として行なうことを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項３】
上記各画素の容量値の平均値との差を標準偏差で示した場合、上記所定値は、５倍であることを特徴とする請求項２に記載のアレイ基板の検査方法。
【請求項４】
上記平均値は、対象画素を含む局所的な範囲内に位置する画素の容量値の平均値であることを特徴とする請求項２または３に記載のアレイ検査方法。
【請求項５】
上記実駆動の条件は、上記ＴＦＴトランジスタのゲートをオンする電圧、上記ゲートをオフする電圧、上記補助容量線・上記トランジスタのドレイン間電圧、上記トランジスタのソース・ドレイン間電圧、上記ＴＦＴトランジスタのゲートのオン時間、および上記ゲートのオフ時間のうち、少なくともいずれか一つを変化させることを特徴とする請求項１に記載のアレイ基板の検査方法。
【請求項６】
上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートをオン電流の低下する電圧となる方向に、駆動電圧のＨｉｇｈ側を下げることであることを特徴とする請求項５に記載のアレイ基板の検査方法。
【請求項７】
上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートをオフする電圧を下げる方向に、駆動電圧のＬｏｗ側を下げることであることを特徴とする請求項５に記載のアレイ基板の検査方法。
【請求項８】
上記実駆動の条件を短時間所定量変化させる駆動条件は、上記補助容量線・上記ＴＦＴトランジスタのドレイン間電圧を上げることであることを特徴とする請求項５に記載のアレイ基板の検査方法。
【請求項９】
上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのソース・ドレイン間電圧を上げることであることを特徴とする請求項５に記載のアレイ基板の検査方法。
【請求項１０】
上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートのオン時間を短くすることであることを特徴とする請求項５に記載のアレイ基板の検査方法。
【請求項１１】
上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートのオフ時間を長くすることであることを特徴とする請求項５に記載のアレイ基板の検査方法。
【請求項１２】
上記将来欠点となるかの否かの判定は、各画素の容量値が、全体の画素の容量値の平均値との差に対し所定値以下である様抑えられた実駆動条件を対象として行なうことを特徴とする請求項１に記載のアレイ基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の製造の一工程である、アレイ基板の検査方法に関するものである。
【背景技術】
【０００２】
液晶表示装置（液晶モジュール）の製造工程は、大略的には、アレイ基板製造工程→セル化工程（パネル化工程）→モジュール化工程の順に行なわれる。
【０００３】
液晶表示装置、または、液晶パネルにあった欠陥を見つける為には、長時間通電することによって、当初見えなかったはずのものを顕在化し、欠点を湧き出し化（エージング欠点、特に明るく光る欠陥をエージング輝点ともいう）する手法がある。従来、この欠点を、液晶パネルを実駆動点灯では実施することない程の過酷条件で駆動することで顕在化させて、湧き出した欠点を目視判定していた。この欠点の主原因が、アレイ基板製造工程で作り込んだデバイスの特性が経時変化することによるにも関わらず、本来の発生原因であるアレイ基板製造工程ではまだ実駆動点灯させることができないため、より後の工程にて欠点を見つけていた。
【０００４】
液晶事業が開始された当時から、湧き出した欠点の検出（エージングともいう）に、取り扱い易さから上記のモジュール化工程にて行なっていた。しかし、部材のロス等を考慮して、近年、この欠点の有無の検出を、セル化工程にて行っている。
【０００５】
しかしながら、欠点の有無の検出をセル化工程で行なったとしても、部材ロス、欠点発生（エージング不良品発生）による歩留低下を防止する上で効率的とはいえない。さらに、欠点の有無の判定は、液晶パネルを長時間通電状態にして目視できるほどデバイス劣化するまで進行させて判定するものであるが、長時間通電することにより、製造工程での滞留時間が長くなり、生産性が良いとはいえない、という問題がある。
【０００６】
これに対して、特許文献１では、液晶パネルを４０℃〜６０℃にする、つまり、温度のパラメータを高温に操作することによって、欠点が湧き出すまでの時間の短縮を図っている。同じく、特許文献２では、液晶パネルを室温〜１５０℃にすることによって、欠点が湧き出すまでの時間の短縮を図っている。
【特許文献１】特開２０００−２３５１９７号公報（平成１２年８月２９日  公開）
【特許文献２】特開２０００−９７９８７号公報（平成１２年４月７日  公開）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、液晶パネルを環境と異なる温度にするということは、温度を上げる時間だけでなく、環境の温度に元通りに戻す時間が必要となる。また、一般のエージング検査と違い、液晶パネルを環境とは異なる温度にするため、液晶パネルを別の装置に乗せ換えなければならない。さらに、条件（温度環境）によっては、そもそも正常であるデバイスにまで劣化を起こしかねない、という問題がある。
【０００８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、生産工程での仕掛かり時間をなるべく短くし、生産工程の工程数を増やさず、かつ、正常デバイスに対する負担を少なくしてエージング欠点を検出するアレイ基板の検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のアレイ基板の検査方法は、ゲート線、ソース線、ＴＦＴトランジスタ、補助容量線、および画素を備えたアレイ基板の上記各画素に配設されているＣｃｓ容量部に対して電荷の蓄積後、蓄積した電荷の読み出しを行ない、読み出した電荷の容量値を定量的に計測して各画素の検査を行なう、アレイ基板の検査方法であって、各画素に対して実駆動を行ない、この実駆動の条件を短時間所定量変化させてこの変化に基づく上記読み出した電荷の容量値の変化量を算出し、この算出結果を、予め用意した容量値の変化量と実駆動の条件とパネル化した後エージング工程を行った時に、点灯表示画面を目視して欠点となるか否かの情報とを対応付けた対比表を用いて対比し、上記各画素が将来欠点となるか否かを判定することを特徴としている。
【００１０】
すなわち、本発明のアレイ基板の検査方法は、ゲート線、ソース線、ＴＦＴトランジスタ、補助容量線、および画素を備えたアレイ基板の上記各画素に対して電荷の蓄積および蓄積した電荷の読み出しを行ない、読み出した電荷量から画素の容量値を定量的に計測して各画素の検査を行なう、アレイ基板の検査方法において、各画素に対して実駆動を行ない、この実駆動の条件を１〜３秒程の短時間だけ所定量変化させて再度計測し、両者の変化に基づく上記読み出した電荷の容量値の変化を算出する、この結果を、予め用意した容量値の変化と実駆動の条件とエージング工程を行った時に欠点となるか否かの情報とを対応付けた対比表を用いて、この結果を比較対比して、上記各画素が将来欠点となるか否かを判定する、ことを特徴としている。
【００１１】
上記構成によれば、各画素に対して実駆動を行ない、この実駆動の条件を僅かな時間（短時間）だけ所定量変化させてこの変化に基づく上記読み出した電荷の容量値の変化を算出し、この結果を、予め用意した容量値の変化と実駆動の条件とエージング工程を行った時に欠点となるか否かの情報とを対応付けた対比表を用いて対比し、上記各画素が将来欠点となるか否かを判定している。
【００１２】
エージング工程とは、実際に液晶表示装置を通電点灯させて、湧き出してくる欠点（エージング欠点）の有無を目視して定性的に判定する手法である。
【００１３】
本発明では、予め実駆動の条件を微少変化させた条件で行った場合に、容量値の変化量を求め、実際の連続通電によって目視できる程の欠点として湧き出したかの相関を複数対応付けた対比表にして用意しておく。その後、アレイ基板の検査工程において、いずれかの実駆動のストレス印加条件検査を短時間で行ない、この場合の容量値の変化を算出する。この結果、および、予め対応付けておいた関係から、将来欠点として湧き出すかどうかを判定している。それゆえ、予めどのような実駆動の条件を行った場合に、容量値がどれだけ変化したかという結果と、欠点として湧き出したかどうかの関係を複数対応付けておけば、以後は、エージング工程を行なうことなく、つまり、長時間実駆動させたり、アレイ基板の温度を変えたりすることなく、アレイ基板の検査工程にて、一瞬で将来欠点として湧き出すか判定することができる。このように、１回のアレイ検査に要する時間が１〜３秒と一瞬で判定できるため、正常なデバイスに影響を与えることも無い。
【００１４】
また、本発明のアレイ基板の検査方法では、上記判定は、各画素の容量値の平均値との差が所定値以上の容量値の画素を対象として行なうことが好ましい。
【００１５】
また、本発明のアレイ基板の検査方法では、上記各画素の容量値の平均値との差を標準偏差で示した場合、上記所定値は、５倍であることが好ましい。
【００１６】
また、本発明のアレイ基板の検査方法では、上記将来欠点となるかの否かの判定は、各画素の容量値が、全体の画素の容量値の平均値との差に対し所定値以下である様抑えられた実駆動条件を対象として行なうことが好ましい。すなわち、本発明のアレイ基板の検査方法では、上記将来欠点となるかの否かの判定は、各画素の容量値が、（パネル）全体の平均値との差に対し所定値以下（エージング欠点が目視される領域に達しない）である様抑えられた駆動条件を対象として行なうことが好ましい。
【００１７】
上記構成によれば、上記判定は、各画素の容量値が、パネル全体での平均値と、の差が点灯で見える迄の値に達しない程であり、且つ、所定値以上の容量として検出できる程の駆動条件として行なっている。各エージング欠点となる画素の容量値が、パネル全体での平均値との差で目視できる迄の過酷な駆動状態で検査すると、もともと正常である画素に迄過酷な駆動条件を印加してしまい兼ねない、（つまりエージング欠点である筈のないもの迄エージング欠点となる可能性が生じてしまう）ため、これらに対しては、欠陥検出感度の高いアレイ検査装置によって、負担の比較的軽い駆動条件での判定を行なう。このような画素に対する負担を最小限に控える駆動で実施することにより、全体として、エージング欠点を検出する時間を短縮することができると共に、正常である可能性が高い画素に対して余計な負荷をかけることもない。
【００１８】
また、本発明のアレイ基板の検査方法では、上記平均値は、対象画素を含む局所的な範囲内に位置する画素の容量値の平均値である、ことが好ましい。
【００１９】
上記構成によれば、上記平均値は、対象画素を含む局所的な範囲内に位置する画素の容量値の平均値である。将来画素がエージング欠点となるか否かは、局所的な範囲内における、つまり、対象画素の近隣に位置する画素と対象画素との相対的差異が大きく関わる。従って、この局所的な範囲内に位置する画素の容量値の平均からのずれを考慮することにより、より正確に将来エージング欠点となる可能性が高い画素に対して本発明の判定を行なうことができる。定量的に求められた結果である為、局所的平均化処理等の加工によってばらつき度合いを抑え、精度を向上させる事が可能となる。
【００２０】
また、本発明のアレイ基板の検査方法では、上記実駆動条件は、上記ゲート線をオンする電圧、上記ゲート線をオフする電圧、上記補助容量線・上記トランジスタのドレイン間電圧、上記トランジスタのソース・ドレイン間電圧、上記ゲート線のオン時間、および上記ゲート線のオフ時間のうち、少なくともいずれか一つを変化させることが好ましい。
【００２１】
これらゲート線をオンする電圧、ゲート線をオフする電圧、補助容量線・トランジスタのドレイン間電圧、トランジスタのソース・ドレイン間電圧、ゲート線のオン時間、およびゲート線のオフ時間はいずれも実駆動において、エージング輝点化を加速させる一要因である。従って、これらを変化させることに基づく容量値の変化量で以って、より正確に将来エージング欠点となるか否かを判定することができる。
【００２２】
また、本発明のアレイ基板の検査方法では、上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートをオン電流の低下する電圧となる方向に、駆動電圧のＨｉｇｈ側を下げることであることが好ましい。ＴＦＴトランジスタのゲート電流を下げた場合、特性にマージンの少ないデバイスが欠点化する方向へ加速するストレスを加えることができる。但し、一般的にはゲートの電圧を下げる方向の駆動条件シフトにてストレス印加を実施する事が望ましいが、ゲートの電圧を上げる事でデバイスの電界伝達層（ＧＩ層）に特性劣化を引き起こす原因となる不具合が成膜装置の突発的トラブル等で発生したような場合、駆動する電圧を上げる方向のほうが良好な結果をもたらすこともある。
【００２３】
また、本発明のアレイ基板の検査方法では、上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートをオフする電圧を下げる方向に、駆動電圧のＬｏｗ側を下げることであることが好ましい。ゲートをオフする電圧を下げた場合、オフ制御性のマージンの少ないデバイスが欠点化する方向へ加速するストレスを加えることができる。
【００２４】
また、本発明のアレイ基板の検査方法では、上記実駆動の条件を短時間所定量変化させる駆動条件は、上記補助容量線・上記ＴＦＴトランジスタのドレイン間電圧を上げることであることが好ましい。上記補助容量線・上記トランジスタのドレイン間電圧を上げた場合、補助容量とドレインで形成されるコンデンサに微少欠陥があった場合に、微少欠陥のリークレベルが増大し、デバイスが欠点化する方向へ加速するストレスを加えることができる。
【００２５】
また、本発明のアレイ基板の検査方法では、上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのソース・ドレイン間電圧を上げることであることが好ましい。上記トランジスタのソース・ドレイン間電圧を上げた場合、デバイスのチャネル領域に生成するキャリアに因ってオフ制御性が劣化し、デバイスが欠点化する方向へ加速するストレスを加えることができる。
【００２６】
また、本発明のアレイ基板の検査方法では、上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートのオン時間を短くすることであることが好ましい。上記ゲート線のオン時間を短くした場合、過渡的特性のマージンの不足しているデバイスが欠点化する方向へ加速するストレスを加えることができる。
【００２７】
また、本発明のアレイ基板の検査方法では、上記実駆動の条件を短時間所定量変化させる駆動条件は、上記ＴＦＴトランジスタのゲートのオフ時間を長くすることが好ましい。上記ゲート線のオフ時間を長くした場合、デバイス周辺との間に存在する微少リーク量を増加させる事でデバイスが欠点化する方向へ加速するストレスを加えることができる。
【００２８】
ここでは、ＴＦＴトランジスタの極性がネガ（ｎ）タイプのＭＯＳ型トランジスタで説明したが、ＴＦＴトランジスタの極性がポジ（ｐ）タイプのＭＯＳ型トランジスタであっても動作電圧に対する特性の挙動が反転するが、本質的には同じに扱う事ができる。
【発明の効果】
【００２９】
以上のように、本発明のアレイ基板の検査方法は、ゲート線、ソース線、ＴＦＴトランジスタ、補助容量線、および画素を備えたアレイ基板の上記各画素に配設されているＣｃｓ容量部に対して電荷の蓄積後、蓄積した電荷の読み出しを行ない、読み出した電荷の容量値を定量的に計測して各画素の検査を行なう、アレイ基板の検査方法であって、各画素に対して実駆動を行ない、この実駆動の条件を短時間所定量変化させてこの変化に基づく上記読み出した電荷の容量値の変化量を算出し、この算出結果を、予め用意した容量値の変化量と実駆動の条件とパネル化した後エージング工程を行った時に、点灯表示画面を目視して欠点となるか否かの情報とを対応付けた対比表を用いて対比し、上記各画素が将来欠点となるか否かを判定している。
【００３０】
生産工程での仕掛かり時間をなるべく短くし、生産工程の工程数を増やさず、かつ、正常デバイスに対する負担を少なくしてエージング欠点を検出するアレイ基板の検査方法を提供することができる。
【発明を実施するための最良の形態】
【００３１】
〔全体の概略説明〕
液晶モジュール（液晶表示装置）は、大まかには、図２のフローチャートに示すように、アレイ基板製造工程Ｓ１、セル化工程Ｓ２、およびモジュール化工程Ｓ３をこの順に行って製造される。
【００３２】
アレイ基板製造工程Ｓ１では、薄膜形成、レジスト処理、露光、およびエッチングによるレイヤー形成を繰り返してＴＦＴアレイ基板を製造し、その後、ＴＦＴ基板のアレイ検査を行なう。つまり、アレイ基板製造工程Ｓ１は、いわゆる、膜つけ、フォトリソグラフィー、エッチングといったパターン形成を繰り返して、積層して機能性デバイスを製造する工程である。
【００３３】
セル化工程Ｓ２では、配向膜形成、ＴＦＴアレイ基板とカラーフィルタ基板を対にし貼り合せて一体化し、基板間への液晶封入・パネル化の為の個片に切り出して液晶パネルを製造し、および点灯表示検査を行なう。
【００３４】
モジュール化工程Ｓ３では、液晶パネルと周辺部材とを組み立て、および表示・外観検査を行なう。長時間使用することで後から湧き出す欠点は製品の品質を大きく損なうものであり、市場に流出させてはならないものである。一般に、後から湧き出す欠点は、エージング欠点と呼ばれる。その欠点（点欠陥、線欠陥）を見つける為には、長時間通電実駆動するエージング（エージング工程）という検査を行なう必要がある。このエージング欠点は、ＴＦＴアレイ基板の特性が経時変化することによって生じる。この検査は、６０℃の高温環境等特殊環境に設置した後、液晶表示パネルに対して１〜１０時間と云った長時間通電して湧き出してくる欠点を目視で見つけることにより行なう。この検査は、従来、モジュール化工程Ｓ３で行なっていたが、作業効率を損なう事のない装置開発等の技術開発を経て、より部材損失を少なく見込めるセル化工程Ｓ２へ（より前工程へ）とシフトしてきている。
【００３５】
本実施の形態では、セル化工程Ｓ２およびモジュール化工程Ｓ３のいずれの工程においてもエージングを行なわずに、アレイ基板製造工程Ｓ１におけるアレイ検査にて、将来長時間通電した場合にエージング欠点化するかどうかを判定する、ことを特徴としている。そのため、以下の説明では、本実施の形態特有のアレイ基板製造工程Ｓ１におけるアレイ検査について説明する。
【００３６】
既に〔背景技術〕の欄に記載したように、エージング（後述）は、モジュール化工程Ｓ３からセル化工程Ｓ２へ移行してきており、本実施の形態では、エージングレス化を図る、つまり、アレイ基板製造工程Ｓ１にて将来エージング輝点となる欠点（点欠陥）等を長時間の通電をすることなく見つけることを目的としている。
【００３７】
〔アレイ検査の概要〕
図３に示すように、ガラス基板（不図示）上に、互いに直交するソース線（ビデオ信号線）１と、ゲート線２と、これらの各交差点に設けられたＴＦＴ（トランジスタ；ＴＦＴトランジスタ）３および画素４と、隣接するゲート線間に、ゲート線と平行に設けたＣｓ線（補助容量線）５と、を備えた、ＴＦＴアレイ基板を製造する。この製造方法については、従来の方法を適宜用いることができるため、詳細については省略する。
【００３８】
次に、このＴＦＴアレイ基板の検査を行なう。
【００３９】
このアレイ検査の検出器には、図３に示す積分回路（計測系；アレイ検査装置）６を用いる。この積分回路６は、同図に示すように、オペアンプ７、電源８、抵抗９、コンデンサ１０、および電圧計１１を備えている。より詳細には、この積分回路６は、オペアンプ７の反転入力端子に抵抗９を介してソース線１が接続され、オペアンプ７の非反転入力端子に電源８が接続され、オペアンプ７の反転入力端子と出力端子との間にはコンデンサ１０が設けられ、オペアンプ７の出力端子には電圧計１１が設けられている。
【００４０】
この積分回路６を用いて、ＴＦＴアレイ基板の、対象画素４に配設されているＣｃｓ容量部に対して、任意の電圧で書き込み、一定時間該対象画素４に配設されているＣｃｓ容量部に電荷を保持させ、該保持電荷量（保持電圧）を当該画素４から読み出す。この書き込みと、読み出しと、を全画素４に対して順次繰り返し、読み出した保持電荷量から各画素の異常の有無を検査する。
【００４１】
この書き込みと読み出しは、対象画素４に配設されているＣｃｓ容量部にのみ書き込んだ後に、当該画素４に配設されているＣｃｓ容量部から読み出す方法や、複数の画素４に配設されているＣｃｓ容量部に連続的に書き込んだ後に、これらの画素４に配設されているＣｃｓ容量部から連続して読み出すなど、画素４に配設されているＣｃｓ容量部への書き込み、読み出しの順序は特に問わない。
【００４２】
なお、図３に示すように、アレイ基板製造工程Ｓ１では、まだ対向電極、および液晶などは無い。また、図４は、パネル点灯における印加電圧と表示の関係を示している。セル化工程Ｓ２にて点灯検査を行なった場合には、容量（Ｃｌｃ＋Ｃｃｓ）に蓄えられた電荷量Ｑとすると、Ｃｌｃに印加された電圧（Ｖｓｄ＝Ｑ／（Ｃｌｃ＋Ｃｃｓ））によってパネルを通過できる光量が決まる。例えば、図４に示すように、Ｃｌｃに印加された電圧がＶ１の場合、透過率は、Ｔ１となる。ＴＦＴアレイ基板でのアレイ検査は、Ｃｃｓに対してであり、エージング後のパネルでは（Ｃｃｓ＋Ｃｌｃ）に対してのものである為、両者の比較では、（Ｃｃｓ＋Ｃｌｃ）／Ｃｃｓ分の補正を盛り込んでやらなければならない。
【００４３】
次に、一画素毎に、書き込み、読み出しを行なう例について、図５に示す波形を用いて説明する。同図において、波形（Ａ）は、積分回路の出力電圧を示しており、波形（Ｂ）は、ゲート線２のオン・オフ（ＴＦＴ３におけるゲートのオン・オフ）を示しており、波形（Ｃ）は、ソース線１のオン・オフを示している。
【００４４】
まず、積分回路６とソース線１とを接続する。時刻ｔ１において、ソース線１へビデオ信号を流す。
【００４５】
時刻ｔ２において、ゲート線２へ電圧を印加して、ＴＦＴ３をオンする。これにより、積分回路６からの電流が画素４へ流れ込み、該画素４への書き込みが行われる。さらに、積分回路６の出力電圧が上昇する。
【００４６】
時刻ｔ３において、ゲート線２への電圧をオフにして、ＴＦＴ３をオフする。これにより、積分回路６からの電流の画素４への流れ込みが遮断され、画素４への書き込みが終了する。
【００４７】
さらに、時刻ｔ４において、ソース線１へ流れるビデオ信号をオフする。時刻ｔ５において、ゲート線２へ電圧を印加して、ＴＦＴ３をオンする。これにより、画素４から積分回路６へ電流が流れ込み、該画素４からの読み出しが行われる。さらに、積分回路６の出力電圧が下降する。
【００４８】
時刻ｔ６において、ゲート線２への電圧をオフにして、ＴＦＴ３をオフする。これにより、画素４から積分回路６への電流の流れ込みが遮断され、画素４からの読み出しが終了する。以上の動作を隣接する画素４を含む、全画素４に対して行なう。図５は、実際のアレイ検査の計測結果で得られた分布図である。
【００４９】
また、読み出し時のゲートオン状態の前後における積分回路６からの出力電圧の差から求められる保持電荷量をＱ値とし、ビデオ信号線のハイレベルとローレベルとの差（読み出し電圧）をＶｒｗとすると、画素４で電荷を保持していたコンデンサの容量Ｃｃｓは、Ｃｃｓ（＝Ｑ／Ｖｒｗ）となる。
【００５０】
さらに、読み出し電流Ｅ（ｔ）とすると、
積分回路６から出力端子側の電圧は、
Ｖ＝−∫（１／ＣＲ）＊Ｅ（ｔ）・ｄｔ
となる。
【００５１】
図６は、アレイ検査装置での計測値の分布図であり、縦軸を対数表記している。もしガウス正規分布している場合には、上に凸の放物曲線となるが、実際には、計測ノイズ、計測時傾向、または、対象物自体の面内分布等の要因が絡み合うため、図６に示すように、正規分布とは異なる分布傾向となる。
【００５２】
ここでは、計測器にオペアンプを用いた静的状態の差分から画素の状態を調べるアレイ検査装置を例に掲げた。後述する欠陥検出精度を考慮すると、この静的な計測方法によるアレイ検査がエージング欠点を見出す手段として望ましい。しかし、計測器に電流計を用いての、画素への書き込み時、乃至は、読み出し時の過渡的電流変化から画素の状態を調べるアレイ検査装置で以って、エージング欠点判定することも、判定精度に若干の低下があるにしても、その制限の限りではない。
【００５３】
〔欠点画素予備軍の見つけ方について〕
次に、アレイ検査の計測結果から、エージング欠点の可能性の秘める画素（ここでは欠点画素予備軍と呼ぶ）を、以下のようにして絞り込む。
【００５４】
図７は、１ゲート線のラインプロファイル（１ゲート線のアレイ検査の計測結果）を示す図である。なお、ここでは１ラインのプロファイルについて説明するが、これは単なる一例にすぎず、所定区間の面においてプロファイルを行ってもよい。
【００５５】
ある画素がエージング欠点か否かの判定に於いて、当該画素の周辺領域に位置する画素との相対的な容量値（レベル）の差で以って評価する必要がある。そのため、単に、この１ゲート線分のラインプロファイルの容量値の平均値を求め、この平均値を基準値とし、この基準値から所定以上離れた容量値を有する画素をエージング欠点と判定してしまうと、本来正常なものを異常と判定してしまったり、本来異常なものを正常と判定してしまったりする、誤判定の危険性がある。
【００５６】
例えば、図７では、両端および真ん中よりも左寄りの領域では、平均値以上となり、真ん中よりも右よりの領域では、平均値以下となっており、５０、７０番辺りに、局所的にみると平均値からずれた画素が存在するにも関わらず、全体のバラツキ度から評価すると、全てが正常と判定されてしまう。実際、局所的な平均からずれた画素は、エージング欠点である可能性があり、詳細判定してやる必要性がある。
【００５７】
そこで、本実施の形態では、全体の平均だけでなく、局所的な平均値をも考慮する。具体的には、上記にて得られたアレイ検査の計測結果に、例えば、ライン補正を施す。図８は、ライン補正を施した後のラインプロファイルを示す図である。
【００５８】
ライン補正の手法としては、例えば、局所領域で求めた平均値との差を求める。このように、ライン補正は、全体の平均からのズレだけでなく、局所領域における平均からのズレも併せて考える方法である。このように、ライン補正を施すことにより、より正確に正常画素と、異常画素とを判別することができる。ライン補正に加え、更に局所的な２次元領域で求めた平均値と差分することでより精度の向上が期待できる。２次元的な処理を施す場合、ガウシアン補正法〔ｚ＝（ｘ２＋ｙ２）／ｒ２〕（ｘ；ｙ：距離変数、ｒ：任意定数）のような有意性の高い手法に従った加重平均で処理しても構わない。
【００５９】
図１は、図６に示すアレイ検査の計測結果の分布図に対して、ライン補正を行った、分布図である。同図に示すように、中心付近は、不可視領域であり、中心から所定以上離れた領域は、可視欠点領域となる。可視欠点領域に位置する画素は目視で外すことができるため、ここでは、自然バラツキの範囲内にはなく、かつ、点灯で目視できない不可視領域に位置する画素（後述する異常画素予備軍）について考える。
【００６０】
この図に示すように、正常なものは、より中心に集まり、異常性の高いものは、より中心から遠去かる。つまり、アレイ検査の計測結果を正しく１次元補正、２次元補正してやる事で、正常集団が、ガウス正規分布に近づく。この正常の集団からある程度離れた不可視領域にある画素は、将来エージング欠点となる可能性が高い、と考えることができる。このような補正を行なうことにより、正常な画素の集団にて正規分布曲線が描かれ、異常な画素集団は正規分布曲線の外側に位置させることができる。
【００６１】
ところで、９２．１６万個の画素数のある、ＶＧＡの場合、標準偏差（σ）の規定倍数（Δｘ；例えば５倍）より自然に外側にはみ出る個体数の概算（正規分布した集合体での確率頻度）は、図９に示す通りである。
【００６２】
そのため、ＶＧＡの場合には、上述補正手段によって正常点を一層平均近傍に集める事で、平均から５σ以上離れた位置にある個体（画素）は、エージング欠点となる可能性が高い異常点を平均値から標準偏差値（σ）の一定倍率以上となるよう追い出す事ができるようになる、といえる。なお、図１０は、図１の模式図である。
【００６３】
ここでは、平均から±５σ以内に位置する画素は、正常画素と判定し、欠点が見える領域に位置する画素は、欠点画素であると判定し、それ以外の画素は、欠点画素予備軍と判定する。
【００６４】
つまり、図１に示す分布図、および、図９から経験則にて得られた標準偏差の規定倍数値、を利用して、各画素を、正常画素集団、欠点画素集団、および異常画素予備軍の３つに分ける。
【００６５】
なお、ここでは、一例として、標準偏差（σ）の５倍以上離れて位置する画素を異常画素予備軍としたが、これに限らず、アレイ検査の結果、画素数に応じて、規定倍数の値を変えることができる。
【００６６】
本実施の形態では、この欠点画素予備軍の中に将来エージング欠点となる画素があるか否かを検出する。
【００６７】
なお、上記では、画素の分布を正規分布化させる手法としてライン補正を例にして説明したが、正方形、長方形などの面単位で補正を行なう面補正、あるいは、平均化補正を単独、或いは、複合して行なってもよい。これらの補正を総称して、ベース化補正ということができる。
【００６８】
〔欠点画素予備軍に対する操作について〕
次に、欠点画素予備軍の各画素に対して、次のような操作を行なう。欠点画素予備軍の各画素に対して、Ｖｇｈ（ゲートオン電圧）、Ｖｇｌ（ゲートオフ電圧）、Ｖｃｓ（バイアス電圧）、Ｖｓｄ（ソース・ドレイン間電圧）、ゲートオン時間、ゲートオフ時間の少なくともいずれか１つを短期間変化（±δ）させ、容量計測する。
【００６９】
このとき、異常点と認められた画素の容量値の平均値からのズレ量が、図１の移動方向と移動量（どれだけ容量値が変化するか）を検知する。図１では、判定条件Ａ（例えば、ＶｇｈおよびＶｃｓの操作）を行った場合に、画素の容量値が左へ移動している。なお、短期間変化させる時間は、短い時間である程画素のＴＦＴデバイスに掛かる負担が抑えられ、長くて３秒、１秒以内とするのが望ましい。
【００７０】
判定条件は、図１１に示すように、実駆動条件８ＶのＶｇｈ（ゲートオン電圧）を±δ（例えば−５Ｖ）する、実駆動条件−８ＶのＶｇｌ（ゲートオフ電圧）を−δ（例えば−５Ｖ）する、実駆動条件１２ＶのＶｃｓ（バイアス電圧；ドレイン・Ｃｓ間電圧）を＋δ（例えば＋３Ｖ）する、実駆動条件４ＶのＶｓｄ（ソース・ドレイン間電圧）を＋δ（例えば＋３Ｖ）する、実駆動条件１μ秒のゲートオン時間を−δ（例えば−０．３μ秒）する、または実駆動条件１６ｍ秒のゲートオフ時間を＋δ（例えば＋１６ｍ秒）する、のいずれか、若しくは、これらのいずれかの組み合わせであることが好ましい。
【００７１】
上記の「実駆動条件８ＶのＶｇｈ（ゲートオン電圧）を±δ（例えば−５Ｖ）する」とは、ＴＦＴトランジスタのゲートをオン電流の低下する電圧となる方向に、駆動電圧のＨｉｇｈ側を下げることを意味する。また、上記の「実駆動条件−８ＶのＶｇｌ（ゲートオフ電圧）を−δ（例えば−５Ｖ）する」は、ＴＦＴトランジスタのゲートをオフする電圧を下げる方向に、駆動電圧のＬｏｗ側を下げることを意味する。
【００７２】
これらは、いずれもエージング欠点を加速させる要因である。例えば、Ｃｓ電極とのリークを加速させるためには、Ｃｓバイアスを数Ｖ高め、ゲート電極とのリークを加速させるためには、Ｖｇｌを低くして、バイアス電圧を高くする。特性では、ＳＤ（ソース・ドレイン）間オフ特性不良を甚だしくさせるために、ＳＤ間電圧を上げたり、トラップに因るＴＦＴ特性のシフト量を強調させたりする様、動作電圧設定とする。
【００７３】
なお、より正確に将来欠点となる画素を見つけることができるので、より多くの判定条件を組み合わせることが望ましい。
【００７４】
その後、何百時間（例えば５００時間）、何千時間（例えば３０００時間）、実際の駆動（実駆動）を行ない、点等表示画面を目視してエージング欠点となる画素と、エージング欠点とならない画素と、に分類する。つまり、パネル化した後に実際にエージングを行なう。
【００７５】
次に、エージング欠点となった画素について、(i)初期の容量値、(ii)判定条件、および(iii)いずれの方向へどれだけ動いたか（容量の変化）、を検出（算出）すると共に、エージング欠点とならなかった画素についても、(i)初期容量値、(ii)判定条件、および(iii)どういう判定を行ったときに、いずれの方向へどれだけ動いたか（容量値の変化量）、を算出し、図示しない記録部（対比表）に格納する。
【００７６】
〔欠点画素予備軍から将来エージング欠点となる画素の見つけ方について〕
次に、実際に、アレイ検査で、将来エージング欠点を見出す方法について説明する。
【００７７】
まず、ＴＦＴアレイ基板を製造し、その後のアレイ検査の計測結果に対して上記ベース補正を行なって正常画素、欠点画素、異常画素予備軍に分ける。
【００７８】
その後、異常画素予備軍の画素に対して、上記記憶部に格納された、（ii）判定条件のうちいずれかの判定条件を短時間行ない、その画素の容量値が、どのように変化するかを図示しない検知部にて検知する。
【００７９】
検知した結果を、予め記録部に記録しておいたデータと比較し、最も近いものを見つけ出し、その画素がエージング欠点となったかどうかを、図示しない判定部にて調べる。これにより、アレイ検査にて将来エージング欠点となるかどうかを調べることができる。
【００８０】
従って、予め一旦エージングして、その結果を複数記録部に蓄積しておけば、その後はエージングすること無しに、アレイ検査において、将来エージング欠点化する画素を見つけることができる。
【００８１】
なお、上記では、欠点画素予備軍の中から欠点を見出したが、使用保証期間を大幅に上回る程の長時間の通電によって正常画素の中から異常となる画素が出てくる可能性がある。そのため、正常画素と考えられる一群についても本実施の形態の方法より更に過酷な条件によって、アレイ検査を行ない、エージング欠点化する機会のより少ない工程条件出しの指針としてもよい。
【実施例】
【００８２】
本実施の形態に関する、実施例について説明する。
【００８３】
通電前に容量計測装置にて特性評価を行なった後に、５００ｈの連続通電を実施し、同様の容量計測装置にて特性評価を行ない、比較評価した結果を以下に示す。なお、容量計測には、ＨＳ−１００（アジレント社製）の装置を使用した。欠陥判定は、同社製の装置に付属している画像解析システムにて行った。欠陥解析に向けて、計測の影響を減ずる目的でのライン補正により、計測端子間バラツキの低減を実施し、更に、計測ノイズによる影響を減ずる目的での２次元加重平均補正を行ない、標準偏差値（σ）の値を計測時、３０〜１００ｆＦであったものを、ベース化補正する事で１〜３ｆＦへと向上させる事で欠陥分離判定精度を向上させた。
【００８４】
平均からの特性ずれ量の結果は、図１２に示す通りである。
【００８５】
これらは、連続通電によるストレス試験前後での特性を比較した結果である。初期通常条件で正常特性であったものに対して過剰ストレスをかけて計測し、異常欠陥候補として検出されたものに関し、５００時間通電後の特性変化を追跡した結果である。特性が劣化している、進行が伺える。これに対して、正常域のものはストレスを印加しても検出されない。
【００８６】
ストレス条件ＶｃｓをＶｃｓ＋７Ｖとして図１２の欠陥１〜４の特性を調べたところ、０ｈ、５００ｈともに有意な差は認められなかった。
【００８７】
また、図１３に示す通り、異常点として認識されても、ストレス印加で反応が無い場合、通電後の比較でも変化は認められない。これは、エージングによって湧き出さない異常点である。
【００８８】
図１４は、対比表を示す模式図である。同図において、縦軸は、ΔＣｘ＋ΔＣ０（エージングｘ時間後の変化量）を示しており、横軸は、ΔＣ０，δ−ΔＣ０（エージング前のバイアス）を示している。また、グラフ（ａ）はｘ＝０ｈの場合を示しており、グラフ（ｂ）はｘ＝５００ｈの場合を示しており、グラフ（ｃ）はｘ＝１０００ｈの場合を示している。さらに、同図に示す破線部分は、エージング欠点となる範囲を示している。例えば、グラフ（ｃ）では、横軸がＲ０、縦軸がＲ’１０００のとき、エージング欠点となる。
【００８９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９０】
本発明のアレイ基板の検査方法は、液晶表示装置の製造工程に用いることができる。
【図面の簡単な説明】
【００９１】
【図１】図１は、エージングレスで、将来エージングを見つける手法を示した模式図である。
【図２】液晶表示装置の製造工程を示すブロック図である。
【図３】アレイ基板製造工程を示す図である。
【図４】液晶表示装置の２枚の基板間に印加される電圧Ｖｓｄと透過率との関係を示すグラフである。
【図５】（Ａ）は積分回路の出力電圧を示す波形図であり、（Ｂ）はゲート線２のオン・オフ（ＴＦＴ３におけるゲートのオン・オフ）を示す波形図であり、（Ｃ）はソース線１のオン・オフを示す波形図である。
【図６】アレイ検査装置での計測値の分布図である。
【図７】１ゲート線のラインプロファイル（１ゲート線のアレイ検査の計測結果）を示す図である。
【図８】図７に示すラインプロファイルに対してライン補正を施した後のラインプロファイルを示す図である。
【図９】正規分布した集合体での確率頻度を示す図である。
【図１０】図１の模式図である。
【図１１】欠点画素予備軍に対して行なう判定条件を示す図である。
【図１２】一実施例を説明する図である。
【図１３】一実施例を説明する図である。
【図１４】対比表を示す模式図である。
【符号の説明】
【００９２】
１        ソース線
２        ゲート線
３        ＴＦＴ（トランジスタ）
４        画素
５        Ｃｓ線（補助容量線）
Ｃｃｓ    Ｃｃｓ容量部
【図１】
2009086051.tif 000003
【図２】
2009086051.tif 000004
【図３】
2009086051.tif 000005
【図４】
2009086051.tif 000006
【図５】
2009086051.tif 000007
【図６】
2009086051.tif 000008
【図７】
2009086051.tif 000009
【図８】
2009086051.tif 000010
【図９】
2009086051.tif 000011
【図１０】
2009086051.tif 000012
【図１１】
2009086051.tif 000013
【図１２】
2009086051.tif 000014
【図１３】
2009086051.tif 000015
【図１４】
2009086051.tif 000016