(57)【要約】【課題】無効アドレス入力時のアドレスデコーダにおける消費電力を低減することのできる半導体記憶装置及びバスシステムを提供する。【解決手段】バススレーブ２０ａは、アドレス信号ＡＤＤの上位アドレスＡ１６〜Ａ１９に基づいて、アドレス信号ＡＤＤが無効アドレスであると判断した場合に、アクセス無効信号ＡＩを生成するアクセス制御回路２２を備える。バススレーブ２０ａは、アクセス無効信号ＡＩからのアクセス無効信号ＡＩに応じて停止アドレスＳＡＤをアドレスデコーダ２７に供給するセレクタ２３を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
バスマスタからバスを介してデータが入出力される複数のレジスタを含むメモリブロックと、入力されるアドレスに応じたレジスタを選択する選択信号を生成するアドレスデコーダと、を備える半導体記憶装置において、
前記バスマスタから前記バスを介して入力されるｎビットのアドレス信号が、前記メモリブロック内のアドレスを指定する有効アドレス、あるいは前記メモリブロック内のアドレスを指定しない無効アドレスであるかを判定する判定手段と、
前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記アドレス信号の下位ｍビットのアドレスからなる下位アドレスを前記アドレスデコーダに出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記メモリブロック内において前記複数のレジスタとして使用されていないｍビットのアドレスからなる停止アドレスを前記アドレスデコーダに出力するアドレスデコーダ制御回路と、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記アドレスデコーダ制御回路は、
前記停止アドレスを保持する停止アドレス保持回路と、
前記下位アドレスと、前記停止アドレス保持回路からの前記停止アドレスとが入力される選択回路と、を備え、
当該半導体記憶装置は、前記選択回路と前記アドレスデコーダとの間に設けられ、前記選択回路から入力される前記下位アドレスあるいは前記停止アドレスをラッチするアドレス保持回路を備え、
前記選択回路は、前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記下位アドレスを前記アドレス保持回路に出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記停止アドレスを前記アドレス保持回路に出力することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記判定手段には、書込み動作を指示するライト信号と、読出し動作を指示するリード信号とが入力され、
前記判定手段は、
前記アドレス信号が前記有効アドレスと判定され、且つ前記ライト信号が入力されるときに、前記書込み動作を許可するライトイネーブル信号を生成し、
前記アドレス信号が前記有効アドレスと判定され、且つ前記リード信号が入力されるときに、前記読出し動作を許可するリードイネーブル信号を生成し、
前記アドレス信号が前記無効アドレスと判定されるときに、前記書込み動作及び前記読出し動作を停止させるアクセス無効信号を生成することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
バスマスタからバスを介してデータが入出力される複数のレジスタを含むメモリブロックと、入力されるアドレスに応じたレジスタを選択する選択信号を生成するアドレスデコーダと、を含んで構成されるバススレーブを複数備えるバスシステムにおいて、
前記複数のバススレーブのうち少なくとも１つのバススレーブは、
前記バスマスタから前記バスを介して入力されるｎビットのアドレス信号が、当該バススレーブに設けられた前記メモリブロック内のアドレスを指定する有効アドレス、あるいは当該バススレーブに設けられた前記メモリブロック内のアドレスを指定しない無効アドレスであるかを判定する判定手段と、
前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記アドレス信号の下位ｍビットのアドレスからなる下位アドレスを前記アドレスデコーダに出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記メモリブロック内において前記複数のレジスタとして使用されていないｍビットのアドレスからなる停止アドレスを前記アドレスデコーダに出力するアドレスデコーダ制御回路と、を備えることを特徴とするバスシステム。
【請求項５】
前記アドレスデコーダ制御回路は、
前記メモリブロック内において前記複数のレジスタとして使用されていないｍビットのアドレスからなる停止アドレスを保持する停止アドレス保持回路と、
前記下位アドレスと、前記停止アドレス保持回路からの前記停止アドレスとが入力される選択回路と、を備え、
前記選択回路は、前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記下位アドレスを前記アドレスデコーダに出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記停止アドレスを前記アドレスデコーダに出力することを特徴とする請求項４に記載のバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びバスシステムに関するものである。
近年、製造プロセス技術の進展による微細化・高集積化によって、半導体記憶装置のメモリ容量が年々増加している。但し、メモリ容量が増大するほど、半導体記憶装置の読出し時における動作速度が低下する。そこで、大容量の半導体記憶装置を複数のメモリブロックに分割することにより、読出し時における動作速度の向上を図っている。しかしながら、メモリブロックの数が増大するほど、無効アドレスにおいて無駄に電力を消費するアドレスデコーダの数が増大するため、バスシステム全体の消費電力が増大するという問題がある。
【背景技術】
【０００２】
従来、中央処理装置（ＣＰＵ）やダイレクトアクセスメモリコントローラ（ＤＭＡＣ）等からなるバスマスタと、半導体記憶装置やタイマ等からなるバススレーブとが共通バスを介してデータ転送を行うバスシステムが広く利用されている。このようなバスシステムでは、バスマスタが要求する処理に応じたバス信号（アドレス信号、制御信号、書込みデータ等）を共通バスに出力し、バススレーブが上記バス信号を取得して所望の処理を実行するようになっている。
【０００３】
ところで、近年、製造プロセス技術の進展による微細化・高集積化によって、バススレーブとなる半導体記憶装置のメモリ容量が年々増加している。しかしながら、メモリ容量が増大するほど、半導体記憶装置の読出し時における動作速度が低下するという問題が発生する。すなわち、製造プロセスの微細化によってワード線（ビット線）間の距離が短縮されて配線容量が大きくなるとともに、高集積化によって一つのワード線（ビット線）に接続されるメモリセル数が増大してワード線（ビット線）の寄生容量が大きくなる。そして、これら配線容量及び寄生容量の増大に起因して、データの読み出し時間が長くなる。
【０００４】
そこで、大容量の半導体記憶装置を複数のメモリブロック（バススレーブ）に分割することで、データの読み出し速度の向上を図る方法が提案されている。但し、メモリブロック数の増大に伴って、該メモリブロックを駆動するための駆動回路（センサアンプ等）の数が増大する。この駆動回路は、異なるメモリブロックを選択するアドレス信号（無効アドレス）が入力された場合にも動作してしまうため、メモリブロックの数が増大するほど、バスシステム全体の消費電力が増大してしまう。
【０００５】
そこで、図５に示すように、バスマスタ４０からのアドレス信号ＡＤＤの最上位ビットのアドレスＡｎに応じて、選択的にセンスアンプ５２を活性化させるバススレーブ５０ａが提案されている（例えば、特許文献１参照）。すなわち、バススレーブ５０ａは、該バススレーブ５０ａ内のメモリブロック５１ａの非活性を示す「１」の最上位アドレスＡｎに応じて、センスアンプ５２を非活性化状態にする。また、バススレーブ５０ａは、メモリブロック５１ａの活性を示す「０」の最上位アドレスＡｎに応じて、センスアンプ５２を活性化状態にする。換言すると、バススレーブ５０ａは、アドレス信号ＡＤＤが無効アドレスのときには、センスアンプ５２を非活性化状態にするとともに、アドレス信号ＡＤＤが有効アドレスであるときには、センスアンプ５２を活性化状態にする。
【０００６】
また、図６に示すように、バスマスタ４０からのアドレス信号ＡＤＤの最上位アドレスＡｎに応じて、選択的にメモリブロック６１ａへのアクセスを制御するバススレーブ６０ａが提案されている（例えば、特許文献２参照）。すなわち、バススレーブ６０ａは、該バススレーブ６０ａ内のメモリブロック６１ａの非活性を示す「１」の最上位アドレスＡｎに応じて、アドレスデコーダ６３からメモリブロック６１ａへのデコード結果（選択信号）の出力を停止させ、メモリブロック６１ａを非活性化状態にする。
【特許文献１】特開２０００−２１１８７号公報
【特許文献２】特開平１０−１２５０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記特許文献１，２のいずれの方法によっても、無効アドレスが入力された場合におけるセンスアンプ等による無駄な消費電力を低減することができる。しかしながら、特許文献１，２のいずれの方法においても、最上位アドレスＡｎ以外の下位アドレスＡ０〜Ａｎ−１は、最上位アドレスＡｎの論理レベル（有効アドレス／無効アドレス）に関係なく、アドレスデコーダ５３，６３によってデコードされる。すなわち、図７に示すように、アドレスデコーダ５３，６３は、アドレス信号ＡＤＤが無効アドレス（図７ではアドレス信号ＡＤＤ２〜ＡＤＤ５を無効アドレスとする）であっても、アドレス信号ＡＤＤが切り替わるたびに、メモリブロック５１ａ，６１ａの１つのワード線を選択するための選択信号ＳＳを常に生成する。従って、このようなバススレーブ５０ａ，６０ａでは、無効アドレスが入力されるときに、アドレスデコーダのスイッチング動作（選択信号ＳＳの生成）によって無駄な電力が消費される。そのため、メモリブロックの数が増大するほど、そのメモリブロックに接続されるアドレスデコーダの数が増大し、バスシステム全体の消費電力が増大するという問題がある。なお、この問題は、図５及び図６に示したバスシステムに限らず、複数の半導体記憶装置を有するバスシステムであれば共通に発生する。
【０００８】
本発明は上記問題点を解決するためになされたものであって、その目的は、無効アドレス入力時のアドレスデコーダにおける消費電力を低減することのできる半導体記憶装置及びバスシステムを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明は、バスマスタからバスを介してデータが入出力される複数のレジスタを含むメモリブロックと、入力されるアドレスに応じたレジスタを選択する選択信号を生成するアドレスデコーダと、を備える半導体記憶装置において、前記バスマスタから前記バスを介して入力されるｎビットのアドレス信号が、前記メモリブロック内のアドレスを指定する有効アドレス、あるいは前記メモリブロック内のアドレスを指定しない無効アドレスであるかを判定する判定手段と、前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記アドレス信号の下位ｍビットのアドレスからなる下位アドレスを前記アドレスデコーダに出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記メモリブロック内において前記複数のレジスタとして使用されていないｍビットのアドレスからなる停止アドレスを前記アドレスデコーダに出力するアドレスデコーダ制御回路と、を備える。
【００１０】
この構成によれば、無効アドレスが入力されたときに、メモリブロック内において複数のレジスタとして使用されていない停止アドレスが常にアドレスデコーダに入力される。従って、無効アドレスが連続して入力されたときに、同一の停止アドレスが連続してアドレスデコーダに入力される。これにより、無効アドレスが連続して入力されるときのアドレスデコーダにおけるアドレスの切り替わりを抑制することができ、アドレスデコーダにおけるスイッチング動作を抑制することができる。その結果、無効アドレス入力時のアドレスデコーダによる消費電力を低減することができる。なお、ｎは２以上の整数であり、ｍは１以上の整数である。
【００１１】
請求項２に記載の発明は、前記アドレスデコーダ制御回路は、前記停止アドレスを保持する停止アドレス保持回路と、前記下位アドレスと、前記停止アドレス保持回路からの前記停止アドレスとが入力される選択回路と、を備え、当該半導体記憶装置は、前記選択回路と前記アドレスデコーダとの間に設けられ、前記選択回路から入力される前記下位アドレスあるいは前記停止アドレスをラッチするアドレス保持回路を備え、前記選択回路は、前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記下位アドレスを前記アドレス保持回路に出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記停止アドレスを前記アドレス保持回路に出力する。
【００１２】
この構成によれば、無効アドレスが続けて入力される場合に、停止アドレスがアドレス保持回路に保持されるため、同一の停止アドレスが連続してアドレスデコーダに確実に供給される。従って、無効アドレス入力時のアドレスデコーダにおけるスイッチング動作をより確実に抑制することができる。
【００１３】
請求項３に記載の発明は、前記判定手段には、書込み動作を指示するライト信号と、読出し動作を指示するリード信号とが入力され、前記判定手段は、前記アドレス信号が前記有効アドレスと判定され、且つ前記ライト信号が入力されるときに、前記書込み動作を許可するライトイネーブル信号を生成し、前記アドレス信号が前記有効アドレスと判定され、且つ前記リード信号が入力されるときに、前記読出し動作を許可するリードイネーブル信号を生成し、前記アドレス信号が前記無効アドレスと判定されるときに、前記書込み動作及び前記読出し動作を停止させるアクセス無効信号を生成する。
【００１４】
この構成によれば、判定手段において、ライト信号、リード信号及びアドレス信号に基づいて、ライトイネーブル信号、リードイネーブル信号及びアクセス無効信号が生成される。
【００１５】
請求項４に記載の発明は、バスマスタからバスを介してデータが入出力される複数のレジスタを含むメモリブロックと、入力されるアドレスに応じたレジスタを選択する選択信号を生成するアドレスデコーダと、を含んで構成されるバススレーブを複数備えるバスシステムにおいて、前記複数のバススレーブのうち少なくとも１つのバススレーブは、前記バスマスタから前記バスを介して入力されるｎビットのアドレス信号が、当該バススレーブに設けられた前記メモリブロック内のアドレスを指定する有効アドレス、あるいは当該バススレーブに設けられた前記メモリブロック内のアドレスを指定しない無効アドレスであるかを判定する判定手段と、前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記アドレス信号の下位ｍビットのアドレスからなる下位アドレスを前記アドレスデコーダに出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記メモリブロック内において前記複数のレジスタとして使用されていないｍビットのアドレスからなる停止アドレスを前記アドレスデコーダに出力するアドレスデコーダ制御回路と、を備える。
【００１６】
請求項５に記載の発明は、前記アドレスデコーダ制御回路は、前記メモリブロック内において前記複数のレジスタとして使用されていないｍビットのアドレスからなる停止アドレスを保持する停止アドレス保持回路と、前記下位アドレスと、前記停止アドレス保持回路からの前記停止アドレスとが入力される選択回路と、を備え、前記選択回路は、前記アドレス信号が前記有効アドレスであることを示す前記判定手段による判定結果に応じて、前記下位アドレスを前記アドレスデコーダに出力するとともに、前記アドレス信号が前記無効アドレスであることを示す前記判定手段による判定結果に応じて、前記停止アドレスを前記アドレスデコーダに出力する。
【００１７】
これらの構成によれば、無効アドレスが入力されたときに、メモリブロック内において複数のレジスタとして使用されていない停止アドレスが常にアドレスデコーダに入力される。従って、無効アドレスが連続して入力されたときに、同一の停止アドレスが連続してアドレスデコーダに入力される。これにより、無効アドレスが連続して入力されるときのアドレスデコーダにおけるアドレスの切り替わりを抑制することができ、アドレスデコーダにおけるスイッチング動作を抑制することができる。その結果、無効アドレス入力時のアドレスデコーダによる消費電力を低減することができる。なお、ｎは２以上の整数であり、ｍは１以上の整数である。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、無効アドレス入力時のアドレスデコーダにおける消費電力を低減することが可能な半導体記憶装置及びバスシステムを提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明を具体化した一実施形態を図１〜図４に従って説明する。
図１に示すように、バスシステム１は、バスマスタ１０と、該バスマスタ１０によりメモリアクセスされる複数（図１では３つ）のバススレーブ２０ａ〜２０ｃとを備えている。これらバスマスタ１０及びバススレーブ２０ａ〜２０ｃは、共通バスＢＳによって互いに接続されている。この共通バスＢＳは、アドレスバスＡＢ、コントロールバスＣＢ及びデータバスＤＢから構成されている。
【００２０】
バスマスタ１０は、ＣＰＵやＤＭＡＣ等により構成される。バスマスタ１０は、ｎ＋１ビット（本実施形態では、２０ビット）のアドレス信号ＡＤＤをアドレスバスＡＢに出力することによって、各バススレーブ２０ａ〜２０ｃをメモリアクセスする。バスマスタ１０は、例えばバススレーブ２０ａのメモリブロック２１ａ内の番地１１０００ＨにデータＤ１を書き込む場合には、番地１１０００Ｈを指定するアドレス信号ＡＤＤ１をアドレスバスＡＢに出力し、書込み動作を指示するライト信号ＷＤをコントロールバスＣＢに出力し、書込みデータＤ１をデータバスＤＢに出力する。また、バスマスタ１０は、例えばバススレーブ２０ａのメモリブロック２１ａ内の番地１１０００Ｈのデータを読み出す場合には、アドレス信号ＡＤＤ１をアドレスバスＡＢに出力し、読出し動作を指示するリード信号ＲＤをコントロールバスＣＢに出力する。なお、周知ではあるが、「Ｈ」はその値が１６進数であることを示し、「Ｂ」はその値が２進数であることを示す。
【００２１】
バススレーブ２０ａ〜２０ｃは、共通バスＢＳのアドレス空間にマッピングされている複数のレジスタＲから構成されるメモリブロック２１ａ〜２１ｃをそれぞれ備える半導体記憶装置である。なお、バススレーブ２０ａ〜２０ｃは、例えばリードオンリーメモリ（ＲＯＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムメモリ（ＤＲＡＭ）、フラッシュメモリ（ＦＬＡＳＨ）等により構成される。本実施形態では、図２に示すように、バススレーブ２０ａのメモリブロック２１ａは、番地１００００Ｈ〜１ＦＦＦＦＨのアドレス空間にマッピングされている。バススレーブ２０ｂのメモリブロック２１ｂは、番地４００００Ｈ〜４ＦＦＦＦＨのアドレス空間にマッピングされている。バススレーブ２０ｃのメモリブロック２１ｃは、番地５００００Ｈ〜５ＦＦＦＦＨのアドレス空間にマッピングされている。
【００２２】
バススレーブ２０ａ〜２０ｃは、バスマスタ１０からのバス信号（アドレス信号ＡＤＤ、制御信号ＷＤ，ＲＤ、書込みデータＤ）を取得した後、該バス信号が指示する処理を実行する。例えば、バススレーブ２０ａは、該バススレーブ２０ａのメモリブロック２１ａ内の番地１１０００Ｈを指定するアドレス信号ＡＤＤ１（有効アドレス）と、ライト信号ＷＤと、書込みデータＤとを取得すると、上記番地１１０００Ｈに書込みデータＤを書き込む。また、バススレーブ２０ａは、該バススレーブ２０ａのメモリブロック２１ａ内の番地１１０００Ｈを指定するアドレス信号ＡＤＤ１（有効アドレス）と、リード信号ＲＤとを取得すると、上記番地１１０００ＨのデータＤを読み出し、該読み出したデータＤをデータバスＤＢに出力する。
【００２３】
一方、バススレーブ２０ａは、該バススレーブ２０ａのメモリブロック２１ａ内の番地を指定しない（メモリブロック２１ａ内の番地以外の番地を指定する）アドレス信号ＡＤＤ（無効アドレス）を取得した場合には、その内部に備えられたアドレスデコーダのスイッチング動作を停止させる。
【００２４】
図３に、バススレーブ２０ａの内部構成を示した。なお、バススレーブ２０ｂ，２０ｃは、バスマスタ１０によりバススレーブ２０ａと同様にメモリアクセスされる。そこで、ここではバススレーブ２０ａを例にして、本実施形態のバススレーブについて説明する。
【００２５】
図３に示すように、バススレーブ２０ａは、ライト信号ＷＤあるいはリード信号ＲＤと、アドレス信号ＡＤＤの上位ｐビット（本実施形態では、上位４ビット）、すなわち上位アドレスＡ１６〜Ａ１９（Ａn-p+1〜Ａn）とが入力されるアクセス制御回路２２を備えている。このアクセス制御回路２２は、入力された上位アドレスＡ１６〜Ａ１９と予め設定された比較アドレスＡＣとを比較し、アドレス信号ＡＤＤがバススレーブ２０ａのメモリブロック２１ａ内の番地を指定する有効アドレスであるか、他のバススレーブ２０ｂ，２０ｃを指定する無効アドレスであるかを判断する。詳しくは、メモリブロック２１ａが番地１００００Ｈ〜１ＦＦＦＦＨにマッピングされているから、上位アドレスＡ１６〜Ａ１９が「０００１Ｂ」であればアドレス信号ＡＤＤが有効アドレスとなる。そこで、アクセス制御回路２２は、上記比較アドレスＡＣを上位アドレスと同一ビット数の「０００１Ｂ」に設定する。そして、アクセス制御回路２２は、上位アドレスＡ１６〜Ａ１９が比較アドレスＡＣと一致するときにアドレス信号ＡＤＤが有効アドレスであると判断し、上位アドレスＡ１６〜Ａ１９が比較アドレスＡＣと一致しないときにアドレス信号ＡＤＤが無効アドレスであると判断する。
【００２６】
アクセス制御回路２２は、アドレス信号ＡＤＤを有効アドレスと判断し、且つライト信号ＷＤが入力された場合には、２ビットデータ（例えば、「１０」）であるライトイネーブル信号ＷＤＢを生成する。アクセス制御回路２２は、アドレス信号ＡＤＤを有効アドレスと判断し、且つリード信号ＲＤが入力された場合には、２ビットデータ（例えば、「０１」）であるリードイネーブル信号ＲＤＢを生成する。アクセス制御回路２２は、アドレス信号ＡＤＤを無効アドレスと判断した場合には、２ビットデータ（例えば、「００」）であるアクセス無効信号ＡＩを生成する。そして、アクセス制御回路２２は、生成したライトイネーブル信号ＷＤＢ、リードイネーブル信号ＲＤＢあるいはアクセス無効信号ＡＩを、セレクタ２３に選択信号として出力する。
【００２７】
セレクタ２３には、アドレス信号ＡＤＤの下位ｍ（＝ｎ−ｐ）ビット（本実施形態では、下位１６ビット）、すなわち下位アドレスＡ０〜Ａ１５（Ａ0〜Ａm-1）が入力される。また、セレクタ２３には、停止アドレス保持回路２４から予め設定された停止アドレスＳＡＤが入力される。ここで、停止アドレスＳＡＤは、下位アドレスＡ０〜Ａ１５と同一のビット数（本実施形態では、１６ビット）の固定アドレスであり、且つバススレーブ２０ａのメモリブロック２１ａにおいてレジスタＲとして使用されていない未使用アドレスである。また、停止アドレスＳＡＤは、メモリブロック２１ａに存在しない未使用アドレスであってもよい。なお、本実施形態におけるバススレーブ２０ａの停止アドレスＳＡＤは、１６ビット全てが「１」の固定アドレスである。
【００２８】
セレクタ２３は、アクセス制御回路２２からの各イネーブル信号ＷＤＢ，ＲＤＢ及びアクセス無効信号ＡＩに基づいて、バスマスタ１０からの下位アドレスＡ０〜Ａ１５及び停止アドレス保持回路２４からの停止アドレスＳＡＤのいずれか一方を選択する。詳しくは、セレクタ２３は、アクセス制御回路２２からライトイネーブル信号ＷＤＢあるいはリードイネーブル信号ＲＤＢが入力されると、バスマスタ１０からの下位アドレスＡ０〜Ａ１５を選択して、該下位アドレスＡ０〜Ａ１５をアドレス保持レジスタ２６に出力する。一方、セレクタ２３は、アクセス制御回路２２からアクセス無効信号ＡＩが入力されると、停止アドレス保持回路２４からの停止アドレスＳＡＤを選択して、該停止アドレスＳＡＤをアドレス保持レジスタ２６に出力する。なお、これらセレクタ２３及び停止アドレス保持回路２４によりアドレスデコーダ制御回路２５が構成されている。
【００２９】
アドレス保持レジスタ２６は、セレクタ２３から入力されるアドレス（下位アドレスＡ０〜Ａ１５あるいは停止アドレスＳＡＤ）をラッチするとともに、ラッチしたアドレスをアドレスデコーダ２７に出力する。
【００３０】
アドレスデコーダ２７は、アドレス保持レジスタ２６から入力されるアドレスをデコードし、選択信号ＳＳあるいは擬似選択信号ＲＳＳを生成する。詳しくは、アドレスデコーダ２７は、アドレス保持レジスタ２６から入力される下位アドレスＡ０〜Ａ１５をデコードし、メモリブロック２１ａを構成するレジスタＲ１〜Ｒｋのうち１つのレジスタＲを選択するための選択信号ＳＳを生成する。一方、アドレスデコーダ２７は、アドレス保持レジスタ２６から入力される停止アドレスＳＡＤをデコードし、レジスタＲ１〜ＲｋのいずれのレジスタＲも選択しない擬似選択信号ＲＳＳを生成する。
【００３１】
なお、バススレーブ２０ｂ，２０ｃは、バススレーブ２０ａと同様に、アクセス制御回路２２、アドレスデコーダ制御回路２５及びアドレス保持レジスタ２６を備えている。また、バススレーブ２０ｂにおけるアクセス制御回路２２では、上位アドレスＡ１６〜Ａ１９と比較アドレスＡＣ（０１００Ｂ）とが比較される。バススレーブ２０ｃにおけるアクセス制御回路２２では、上位アドレスＡ１６〜Ａ１９と比較アドレスＡＣ（０１０１Ｂ）とが比較される。
【００３２】
次に、このように構成されたバスシステム１における書込み動作／読出し動作について図４に従って説明する。ここでも、バススレーブ２０ａの動作を中心に説明する。
まず、バススレーブ２０ａのメモリブロック２１ａにおけるレジスタＲ２に書込みデータＤ１を書き込む動作について説明する。ここで、バススレーブ２０ａのメモリブロック２１ａにおけるレジスタＲ２の番地を「１１０００Ｈ」とする。
【００３３】
バスマスタ１０は、図４に示すように、番地「１１０００Ｈ」を指定するアドレス信号ＡＤＤ１（Ａ０〜Ａ１９：０００１０００１００００００００００００Ｂ）をアドレスバスＡＢに出力し、ライト信号ＷＤをコントロールバスＣＢに出力し、書込みデータＤ１をデータバスＤＢに出力する（時刻ｔ１）。すると、バススレーブ２０ａのアクセス制御回路２２には、アドレス信号ＡＤＤ１の上位アドレスＡ１６〜Ａ１９（０００１Ｂ）と、ライト信号ＷＤとが入力される。アクセス制御回路２２は、上位アドレスＡ１６〜Ａ１９と比較アドレスＡＣ（０００１Ｂ）とが一致することから、バスマスタ１０から入力されたアドレス信号ＡＤＤ１が有効アドレスであると判断する。さらに、アクセス制御回路２２は、ライト信号ＷＤが入力されていることから、ライトイネーブル信号ＷＤＢを生成し、該ライトイネーブル信号ＷＤＢをセレクタ２３に出力する。
【００３４】
セレクタ２３は、ライトイネーブル信号ＷＤＢに応じて、バスマスタ１０から入力される下位アドレスＡ０〜Ａ１５を、アドレス保持レジスタ２６を通じてアドレスデコーダ２７に供給する（時刻ｔ２）。
【００３５】
次に、アドレスデコーダ２７は、下位アドレスＡ０〜Ａ１５（０００１００００００００Ｂ）をデコードし、レジスタＲ２を選択する選択信号ＳＳを生成する（時刻ｔ３）。アドレスデコーダ２７は、生成した選択信号ＳＳをメモリブロック２１ａに出力し、レジスタＲ２を活性化させる。
【００３６】
次に、バススレーブ２０ｂのメモリブロック２１ｂ内の番地「４１０００Ｈ」に書込みデータＤ２を書き込む際のバススレーブ２０ａの動作について説明する。
バスマスタ１０は、番地「４１０００Ｈ」を指定するアドレス信号ＡＤＤ２（Ａ０〜Ａ１９：０１０００００１００００００００００００Ｂ）をアドレスバスＡＢに出力し、書込みデータＤ２をデータバスに出力し、ライト信号ＷＤをコントロールバスに出力する（時刻ｔ４）。すると、バススレーブ２０ａのアクセス制御回路２２には、アドレス信号ＡＤＤ２の上位アドレスＡ１６〜Ａ１９（０１００Ｂ）と、ライト信号ＷＤとが入力される。アクセス制御回路２２は、上位アドレスＡ１６〜Ａ１９と比較アドレスＡＣ（０００１Ｂ）とが一致しないことから、バスマスタ１０から入力されたアドレス信号ＡＤＤ２が無効アドレスであると判断し、アクセス無効信号ＡＩを生成する。アクセス制御回路２２は、生成したアクセス無効信号ＡＩをセレクタ２３に出力する。
【００３７】
セレクタ２３は、アクセス無効信号ＡＩに応じて、停止アドレス保持回路２４からの停止アドレスＳＡＤを、アドレス保持レジスタ２６を通じてアドレスデコーダ２７に供給する（時刻ｔ５）。
【００３８】
次に、アドレスデコーダ２７は、停止アドレスＳＡＤをデコードして擬似選択信号ＲＳＳを生成する（時刻ｔ６）。これにより、メモリブロック２１ａ内のいずれのレジスタＲも活性化されない。
【００３９】
以後も同様に、バススレーブ２０ａのメモリブロック２１ａ内の番地以外の番地（例えば、アドレス信号ＡＤＤ３，ＡＤＤ４，ＡＤＤ５）を指定する処理の場合には、アドレスデコーダ２７に入力されるアドレスが常に停止アドレスＳＡＤとなる。そのため、図４に示すように、バススレーブ２０ａのメモリブロック２１ａ内の番地以外の番地を指定するアドレス信号ＡＤＤ３，ＡＤＤ４，ＡＤＤ５が続けて入力される場合には、アドレスデコーダ２７に入力されるアドレス（停止アドレスＳＡＤ）が切り替わらない。従って、アドレスデコーダ２７におけるスイッチング動作が停止される。
【００４０】
次に、バススレーブ２０ａのメモリブロック２１ａにおけるレジスタＲ２に格納されているデータＤ１を読み出す動作について説明する。
バスマスタ１０は、レジスタＲ２の番地「１１０００Ｈ」を指定するアドレス信号ＡＤＤ１をアドレスバスＡＢに出力し、リード信号ＲＤをコントロールバスＣＢに出力する（時刻ｔ７）。すると、バススレーブ２０ａのアクセス制御回路２２には、アドレス信号ＡＤＤ１の上位アドレスＡ１６〜Ａ１９（０００１Ｂ）と、リード信号ＲＤとが入力される。アクセス制御回路２２は、上位アドレスＡ１６〜Ａ１９と比較アドレスＡＣ（０００１Ｂ）とが一致し、リード信号ＲＤが入力されていることから、リードイネーブル信号ＲＤＢを生成し、該リードイネーブル信号ＲＤＢをセレクタ２３に出力する。
【００４１】
セレクタ２３は、リードイネーブル信号ＲＤＢに応じて、バスマスタ１０から入力される下位アドレスＡ０〜Ａ１５を、アドレス保持レジスタ２６を通じてアドレスデコーダ２７に供給する（時刻ｔ８）。
【００４２】
次に、アドレスデコーダ２７は、下位アドレスＡ０〜Ａ１５（０００１００００００００Ｂ）をデコードし、レジスタＲ２を選択する選択信号ＳＳを生成する（時刻ｔ９）。アドレスデコーダ２７は、生成した選択信号ＳＳをメモリブロック２１ａに出力し、レジスタＲ２を活性化させる。
【００４３】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）バススレーブ２０ａ〜２０ｃは、アドレス信号ＡＤＤの上位アドレスに基づいて、アドレス信号ＡＤＤが無効アドレスであると判断した場合に、アクセス無効信号ＡＩを生成するアクセス制御回路２２と、アクセス無効信号ＡＩに応じて停止アドレスＳＡＤをアドレスデコーダ２７に供給するセレクタ２３とを備えるようにした。これにより、アドレス信号ＡＤＤが無効アドレスであるときに、停止アドレスＳＡＤが常にアドレスデコーダ２７に入力される。従って、無効アドレスが連続して入力されたときに、同一の停止アドレスＳＡＤが連続してアドレスデコーダ２７に入力される。これによって、無効アドレスが連続して入力されるときのアドレスデコーダ２７におけるアドレスの切り替わりが防止されるため、アドレスデコーダ２７におけるスイッチング動作を停止させることができる。その結果、無効アドレスが入力されたときのアドレスデコーダ２７による無駄な消費電力を低減することができる。ひいては、バスシステム１全体の消費電力を低減することができる。
【００４４】
（２）セレクタ２３とアドレスデコーダ２７との間に、セレクタ２３から入力されるアドレス（下位アドレスあるいは停止アドレスＳＡＤ）を保持するアドレス保持レジスタ２６を設けるようにした。これにより、無効アドレスが続けて入力される場合に、停止アドレスＳＡＤがアドレス保持レジスタ２６に保持されるため、停止アドレスＳＡＤが連続してアドレスデコーダ２７に確実に供給される。従って、無効アドレス入力時のアドレスデコーダ２７におけるスイッチング動作をより確実に抑制することができる。
【００４５】
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態におけるアクセス制御回路２２へのライト信号ＷＤ及びリード信号ＲＤの入力を省略してもよい。このとき、アクセス制御回路２２は、上位アドレスに基づいて、アドレス信号ＡＤＤが有効アドレスあるいは無効アドレスであるかを示す判定結果をセレクタ２３に出力すればよい。この判定結果は、１ビットデータでもよい。
【００４６】
・上記実施形態では、ライトイネーブル信号ＷＤＢ、リードイネーブル信号ＲＤＢ及びアクセス無効信号ＡＩを２ビットデータとしたが、そのビット数に特に制限はない。また、その論理レベルも特に制限されない。
【００４７】
・上記実施形態におけるアドレス保持レジスタ２６を省略してもよい。
・上記実施形態では、停止アドレスＳＡＤを全て「１」の固定アドレスとしたが、このアドレスに特に制限されない。停止アドレスＳＡＤは、対応するメモリブロックにおいて複数のレジスタＲとして使用されていないアドレスであれば特に制限されない。
【００４８】
・上記実施形態におけるアドレス信号ＡＤＤ、上位アドレス及び下位アドレスのビット数に特に制限はない。
・上記実施形態におけるバススレーブ２０ａ〜２０ｃは、異なる種類の半導体記憶装置であってもよい。すなわち、バススレーブ２０ａがＳＲＡＭで構成され、バススレーブ２０ｂがＤＲＡＭで構成され、バススレーブ２０ｃがＦＬＡＳＨで構成されるようにしてもよい。なお、バススレーブ２０ａ〜２０ｃの全てのバススレーブがアクセス制御回路２２、アドレスデコーダ制御回路２５及びアドレス保持レジスタ２６を備える必要はない。
【００４９】
・上記実施形態におけるバスマスタ１０及びバススレーブ２０ａ〜２０ｃの数に特に制限はない。なお、バススレーブ（メモリブロック）の数が増大するほど、従来のバスシステムに比べて消費電力を大きく低減することができる。
【００５０】
・上記実施形態における停止アドレス保持回路２４を省略してもよい。この場合、アドレス信号ＡＤＤが無効アドレスのときに、例えばアクセス制御回路２２にて生成されるアクセス無効信号ＡＩに応じて動作するセレクタ２３によって、下位アドレスＡ０〜Ａ１５のアドレスデコーダ２７への供給を停止させるようにすればよい。
【図面の簡単な説明】
【００５１】
【図１】本実施形態のバスシステムを示すブロック図。
【図２】本実施形態のアドレスマップ。
【図３】本実施形態のバススレーブの内部構成を示すブロック図。
【図４】本実施形態のバスシステムの動作を示すタイミングチャート。
【図５】従来のバスシステムを示すブロック図。
【図６】従来のバスシステムを示すブロック図。
【図７】従来のバスシステムの動作を示すタイミングチャート。
【符号の説明】
【００５２】
１  バスシステム
１０  バスマスタ
２０ａ〜２０ｃ  バススレーブ（半導体記憶装置）
２１ａ〜２１ｃ  メモリブロック
２２  アクセス制御回路（判定手段）
２３  セレクタ（選択回路）
２４  停止アドレス保持回路
２５  アドレスデコーダ制御回路
２６  アドレス保持レジスタ（アドレス保持回路）
２７  アドレスデコーダ
Ｒ１〜Ｒｋ  レジスタ
ＢＳ  共通バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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