(57)【要約】【課題】フレームメモリの容量を小さくする。【解決手段】入力データは、入力処理部１７において、１ライン分記憶され、１画素データの上位ビットが出力処理部１９を介し、単位画素１２の中のフレーム表示サブ画素に書き込まれ１フレーム期間表示される。一方、下位ビットはフレームメモリ１８に記憶され、このフレームメモリ１８のデータが読み出され、サブフレーム表示サブ画素において該当するサブフレームに表示される。【選択図】図６
2009053576.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリクス型表示装置であって、
１つの画素についての複数階調の映像データに対し、複数のサブ画素からなる単位画素を対応付け、
単位画素の中の少なくとも１つのフレーム表示サブ画素については、映像データの１ビットを対応させ、供給される映像データの該当ビットをそのまま当該フレーム表示サブ画素に書き込み、１フレーム期間表示し、
その他の複数ビットの映像データについては、一旦フレームメモリに記憶して、単位画素のその他の少なくとも１つのサブフレーム表示サブ画素にサブフレームに分けて書き込み、サブフレーム期間に分けて表示する特徴とするアクティブマトリクス型表示装置。
【請求項２】
請求項１に記載のアクティブマトリクス型表示装置において、
フレーム表示サブ画素には、映像データの上位ビットを対応付け、サブフレーム表示サブ画素には映像データの下位ビットを対応づけることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項２に記載のアクティブマトリクス型表示装置において、
映像データの１水平期間分のデータを記憶するレジスタを含み、
このレジスタに１水平期間分のデータが記憶された段階で、フレームメモリに下位ビットのデータを書き込むとともに、上位ビットのデータを該当するフレーム表示サブ画素に書き込むことを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項３に記載のアクティブマトリクス型表示装置において、
各水平期間において、まずフレームメモリに記憶されている下位ビットについてのデータについて複数のラインのサブフレーム表示サブ画素への書き込みを行い、その後前記レジスタに記憶されている上位ビットについてフレーム表示サブ画素への書き込みを行うことを特徴とするアクティブマトリクス型表示装置。
【請求項５】
請求項４に記載のアクティブマトリクス型表示装置において、
前記サブフレーム表示サブ画素に対する書き込みタイミングを前記フレーム表示サブ画素に対する書き込みタイミングに比べ速くすることを特徴とするアクティブマトリクス型表示装置。
【請求項６】
請求項２に記載のアクティブマトリクス型表示装置において、
映像データの１水平期間分のデータを記憶するレジスタを含み、
このレジスタに１水平期間分のデータが記憶された段階で、フレームメモリに下位ビットの中の最上位のビットを除いたデータを書き込むとともに、上位ビットのデータを該当するフレーム表示サブ画素に書き込み、下位ビットの中の最上位ビットのデータをサブフレーム表示サブ画素に書き込むことを特徴とするアクティブマトリクス型表示装置。
【請求項７】
請求項２に記載のアクティブマトリクス型表示装置において、
下位ビットのデータについては、隣接する単位画素に対応する複数の画素の映像データの中から１つを選択し、選択された画素の複数ビットのデータについて対応する隣接する複数の単位画素におけるサブフレーム表示サブ画素を利用して表示することを特徴とするアクティブマトリクス型表示装置。
【請求項８】
アクティブマトリクス型表示装置であって、
１つの画素についての複数階調の映像データに対し、複数のサブ画素からなる単位画素を対応付け、
単位画素の中の少なくとも１つのフレーム表示サブ画素については、映像データの１ビットを対応させ、供給される映像データの該当ビットをそのまま当該フレーム表示サブ画素に書き込み、１フレーム期間表示し、
下位ビットのデータについては、隣接する単位画素に対応する複数の画素の映像データの中から１つを選択し、選択された画素の複数ビットのデータについて対応する隣接する複数の単位画素におけるサブフレーム表示サブ画素を利用して表示することを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ素子などの表示素子を用いたアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
従来より、有機ＥＬ素子を発光素子とした表示パネルが知られており、薄型の表示装置として普及してきている。この有機ＥＬ表示装置には、パッシブ型とアクティブ型があるが、各画素に薄膜トランジスタを設け表示を制御するアクティブマトリクス型のものがより高精細な表示が可能であり、主流となってきている。
【０００３】
有機ＥＬ素子は、電流駆動型の素子であり、その発光量をアナログデータで制御するためには、各画素にデータ電圧に応じて電流量が制御される駆動トランジスタが設けられる。しかし、この駆動トランジスタの特性のバラツキを抑え、データ電圧に応じて常に適正な電流を流すことは難しい。
【０００４】
そこで、アクティブマトリクス型有機ＥＬパネルをデジタル駆動する方法が提案されている（特許文献１）。デジタル駆動によれば各画素における発光量は一定でよく、駆動トランジスタの特性バラツキの影響を抑制することができる。
【０００５】
従来例に開示されているデジタル駆動は、各画素の発光期間を変化させることによって多階調化する駆動方法であり、１フレームの映像をサブフレームに分割して実現される。
【０００６】
【特許文献１】特開２００５−３３１８９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
１フレームの映像を複数のサブフレームに分割するためには、少なくとも１フレーム分の入力データを格納するフレームメモリが必要となる。１フレーム分のデータを格納するフレームメモリを導入するとコストが高くなるため、フレームメモリの容量をなるべく小さくしたいという要求があった。
【課題を解決するための手段】
【０００８】
本発明は、アクティブマトリクス型表示装置であって、１つの画素についての複数階調の映像データに対し、複数のサブ画素からなる単位画素を対応付け、単位画素の中の少なくとも１つのフレーム表示サブ画素については、映像データの１ビットを対応させ、供給される映像データの該当ビットをそのまま当該フレーム表示サブ画素に書き込み、１フレーム期間表示し、その他の複数ビットの映像データについては、一旦フレームメモリに記憶して、単位画素のその他の少なくとも１つのサブフレーム表示サブ画素にサブフレームに分けて書き込み、サブフレーム期間に分けて表示することを特徴とする。
【０００９】
また、フレーム表示サブ画素には、映像データの上位ビットを対応付け、サブフレーム表示サブ画素には映像データの下位ビットを対応づけることが好適である。
【００１０】
また、映像データの１水平期間分のデータを記憶するレジスタを含み、このレジスタに１水平期間分のデータが記憶された段階で、フレームメモリに下位ビットのデータを書き込むとともに、上位ビットのデータを該当するフレーム表示サブ画素に書き込むことが好適である。
【００１１】
また、各水平期間において、まずフレームメモリに記憶されている下位ビットについてのデータについて複数のラインのサブフレーム表示サブ画素への書き込みを行い、その後前記レジスタに記憶されている上位ビットについてフレーム表示サブ画素への書き込みを行うことが好適である。
【００１２】
また、前記サブフレーム表示サブ画素に対する書き込みタイミングを前記フレーム表示サブ画素に対する書き込みタイミングに比べ速くすることが好適である。
【００１３】
また、映像データの１水平期間分のデータを記憶するレジスタを含み、このレジスタに１水平期間分のデータが記憶された段階で、フレームメモリに下位ビットの中の最上位のビットを除いたデータを書き込むとともに、上位ビットのデータを該当するフレーム表示サブ画素に書き込み、下位ビットの中の最上位ビットのデータをサブフレーム表示サブ画素に書き込むことが好適である。
【００１４】
また、下位ビットのデータについては、隣接する単位画素に対応する複数の画素の映像データの中から１つを選択し、選択された画素の複数ビットのデータについて対応する隣接する複数の単位画素におけるサブフレーム表示サブ画素を利用して表示することが好適である。
【００１５】
また、本発明は、１つの画素についての複数階調の映像データに対し、複数のサブ画素からなる単位画素を対応付け、単位画素の中の少なくとも１つのフレーム表示サブ画素については、映像データの１ビットを対応させ、供給される映像データの該当ビットをそのまま当該フレーム表示サブ画素に書き込み、１フレーム期間表示し、下位ビットのデータについては、隣接する単位画素に対応する複数の画素の映像データの中から１つを選択し、選択された画素の複数ビットのデータについて対応する隣接する複数の単位画素におけるサブフレーム表示サブ画素を利用して表示することを特徴とする。
【発明の効果】
【００１６】
この発明によれば、複数のサブ画素からなる単位画素の一部については、映像データの対応ビットをそのまま書き込むことができる。従って、そのビットについてはフレームメモリに記憶する必要がなくなる。
【発明を実施するための最良の形態】
【００１７】
図１には、２種のアクティブマトリクス型有機ＥＬ画素１０の等価回路が示されている。図１Ａの画素回路は、（第１）駆動トランジスタ２、（第１）有機ＥＬ素子１、ゲートトランジスタ５、データ保持手段として保持容量１１を用いたダイナミック回路から構成されている。駆動トランジスタ２のソース端子は全画素で共有される電源ライン８へ、ドレイン端子は有機ＥＬ素子１のアノード、ゲート端子は保持容量１１の一端およびゲートトランジスタ５のソース端子に接続されている。保持容量１１の他端は、電源ライン８に接続され、ゲートトランジスタ５のゲート端子はゲートライン６、ドレイン端子はデータライン７へそれぞれ接続されている。また、有機ＥＬ素子１のカソードは、全画素共通のカソード電極９へ接続されている。
【００１８】
ゲートライン６を選択し（Ｌｏｗとし）、データライン７へＨｉｇｈもしくはＬｏｗのデジタルデータを供給すると、そのデジタルデータが保持容量１１に書き込まれ、各画素の有機ＥＬ素子１がそのデータに応じて点灯または消灯する。従って、ゲートライン６を順次選択して、各行の画素について同様の処理を行うことで映像が映し出される。
【００１９】
ここで、図１Ａの画素の保持容量１１は長時間データを保持できないため、定期的にデータを書き込み、リフレッシュする必要があるが、トランジスタ数を少なくできるため、開口率を最大化でき、高精細化が容易であることが利点である。
【００２０】
一方、図１Ｂの画素回路では、保持容量１１がなく、第２駆動トランジスタ４，第２有機ＥＬ素子３を有しており、第１、第２有機ＥＬ素子１，３と、第１、第２駆動トランジスタ２，４によりスタティックメモリが構成されている。つまり、第２駆動トランジスタ４は、そのゲート端子が第１有機ＥＬ素子１のアノードと第１駆動トランジスタ２のドレイン端子との接続点に接続され、ソース端子が電源ライン８に接続され、ドレイン端子が第２有機ＥＬ素子３のアノードに接続されている。また、第２有機ＥＬ素子３のカソードは第１有機ＥＬ素子１と共通のカソード電極９に接続され、第２駆動トランジスタ４のドレイン端子と第２有機ＥＬ素子３のアノードの接続点には、第１駆動トランジスタ２のゲート端子及びゲートトランジスタ５のソース端子が接続されている。
【００２１】
図１Ｂの画素のゲートライン６が選択され、（Ｌｏｗにされ）、データライン７へＨｉｇｈかＬｏｗかのデジタルデータが供給されると、第１駆動トランジスタ２がオンオフすることで第２駆動トランジスタ４が相補的に連動して動作しスタティックメモリ動作を行う。つまり、第１駆動トランジスタ２のゲート端子にＬｏｗが供給されると、第１駆動トランジスタ２はオンし、第１有機ＥＬ素子１は発光するとともに、第２駆動トランジスタ４のゲート端子がＨｉｇｈとされ、第２駆動トランジスタ４はオフする。第１駆動トランジスタ２のゲート端子に接続されている第２有機ＥＬ素子３のアノードは、第２駆動トランジスタ４がオフされることでカソード電位近くまで低下し、ゲートトランジスタ５がオフしても、書き込まれたＬｏｗが維持される。Ｈｉｇｈが書き込まれた場合も同様に、第１駆動トランジスタ２がオフ、第２駆動トランジスタ４がオンすることで、ゲートトランジスタ５がオフしても第１駆動トランジスタ２のゲート端子にＨｉｇｈが維持される。このように図１Ｂのスタティックメモリは、一度書き込まれたデータがリフレッシュしなくても保持されるため、リフレッシュに要する消費電力を低減できる。ただし、トランジスタ数が図１Ａと比較して多くなるため、画素の面積が大きくなり、比較的高精彩化が難しい。
【００２２】
いずれの画素にも長所と短所があるため、アプリケーションに応じて適切な画素を選択することが望ましい。
【００２３】
図２には、発光強度の異なる図１の画素１０を３つ、サブ画素として導入した単位画素１２の例が示されている。発光強度の比は階調数にもよるが、例えば６ビットの場合、各画素の面積比１０−２：１０−１：１０−０＝３２：１６：１５である。図２のように、異なる発光強度を有する３画素をサブ画素として導入した単位画素１２を用いると、６ビットデータのうち上位２ビットもしくは３ビットはそれぞれ画素１０−２，１０−１，１０−０に直接書き込むことができるため、フレームメモリは残りのビットを格納する容量でよい。したがって、１フレーム分の入力データを記憶するフレームメモリのビット数を削減することができる。また、フレームメモリに格納された残りの３ないし４ビットのビットデータは画素１０−０を用いて１フレームを複数に分割されたサブフレームにより表示に反映される。
【００２４】
発光強度の異なる画素１０をより多く導入すると、直接デジタルデータを書き込める画素が増えるため、フレームメモリのビット数をさらに省略できるが、高精彩なディスプレイの場合、多く導入することは一般的に困難である。例えば、発光をトランジスタ基板側から取り出すボトムエミッション型で２．５インチＱＶＧＡ（２４０ＲＧＢ×３２０）の場合、現状の技術では、多く導入できたとしても図２のように３画素程度が現実的である。
【００２５】
しかし、図２のように１０−２，１０−１，１０−０の３画素を導入すれば、少なくとも各単位画素あたり２ビットのフレームメモリを省略することが可能である。次に、図２の画素を用いて６ビット階調を生成する方法について詳しく述べる。
【００２６】
通常、入力データは１フレーム期間に各ラインが１回のみ選択されるタイミングで送信される。サブフレームを用いるデジタル駆動では、このタイミングとサブフレームのタイミングが一致しないため、一旦１フレーム分の入力データをフレームメモリに格納し、サブフレームに対応して分割されたデータをサブフレームのタイミングで読み出し、各ラインをサブフレームと同じ回数選択してデータを書き込む必要があった。しかし、本実施形態のように、３つの画素１０−２，１０−１，１０−０を導入した図２の単位画素を用いると、画素１０−２，１０−１，１０−０は入力データが入力されてくるタイミングで書き込むことができる。
【００２７】
例えば、図３のように、画素１０−２，１０−１に６ビットの上位２ビットを書き込み、残りの４ビットデータを、サブフレームにより画素１０−０を用いて表示に反映するとすれば、６ビットの入力データのうち、上位２ビットは画素１０−２，１０−１に入力データ入力のタイミングで書き込み、下位４ビットは入力データの入力タイミングでフレームメモリに順次格納する。
【００２８】
この例では、画素１０−２，１０−１がフレーム表示サブ画素、１０−０がサブフレーム表示サブ画素となる。
【００２９】
図３に示されるように、画素１０−０は画素１０−２，１０−１にデータが書き込まれると同時にサブフレームによる書き込みが開始される。ただし、画素１０−０は新しい入力データが入力される前からサブフレーム表示を開始する必要があるため、下位４ビットの一部は前フレームの４ビットデータを用いることになる。すなわち、図３において、画素１０−０はサブフレームＳＦ３の書き込みから開始されているが、サブフレームＳＦ３の表示が１フレーム期間に渡って送られてくる入力データの転送タイミングより早く読み出される、サブフレームＳＦ３のデータ（ビット３データ）は前フレームの入力データである。サブフレームＳＦ２が開始される時点では新しい入力データのフレームメモリへの格納が開始されているため、ビット２データは一部のラインで新しい入力データによる表示が行われる。ビット１データ、ビット０データも同様に、一部のラインでは新しいデータが反映され、その他は前フレームのデータが反映される。
【００３０】
一見、新しいデータと古いデータが混在して映像が乱れるように考えられるが、実際には以下の理由で問題とならない。第１に映像の支配的な上位２ビットは入力データに常に新しい入力データで表示がなされており、下位４ビットによる表示の乱れの影響は少ないと考えられ、第２にフレーム単位で映像に変化がある動画の場合、フレーム間で相関があり、前フレームデータと新しいフレームデータは類似しているためである。また、動く映像に対してユーザーはその詳細を識別することは困難であるということも効果的に作用する。静止画や静止画により近い動画の場合にはフレーム間でデータに差が生じないため、全く問題とならないということは言うまでもない。
【００３１】
このように１単位画素中の３画素間で異なるタイミングで入力されるデータを書き込む場合には、画素への同時アクセスを回避するため、図４Ａ，図４Ｂのように、データ入力に同期して各ラインを選択書き込みする必要がある。
【００３２】
図４Ａにはデータ入力に同期した１水平期間を１７期間に分割し、最初の１５期間に連続して１５ラインの画素１０−０にデータを書き込み、残り２期間で画素１０−２，１０−１にデータを書き込む例が示されている。通常入力データはドット単位で転送されてくるため、これを１ライン分ためてラインデータに変換し終えるのは１水平期間の最後の方となる。そのため画素１０−２，１０−１に書き込むタイミングは後の期間に設定する必要がある。それ以前の期間は画素１０−０の書き込みに利用できるため、その間フレームメモリに格納されたデータを読み出して対応するラインに連続して書き込めばよい。なお、ラインデータへの変換は、入力データを１ライン分レジスタに記憶すればよい。また、画素１０−０へ供給するデータは、フレームメモリに記憶されており、各ラインの画素のデータをフレームメモリから出力できる。
【００３３】
本実施形態のように、１５ラインの画素１０−０について連続して書き込むと、通常の入力データを書き込む場合の１５倍のスピードで全ラインにデータを書き込むことができる。このため、１フレーム期間の１５分の１の期間、すなわち４ビットの入力データのＬＳＢに対応する発光期間を得ることができる。
【００３４】
例えば、第ｎラインの入力ドットデータをラインデータに変換している間、第１５ｎ（１５×ｎ）ラインの１０−０のゲートライン１５ｎ（０）からゲートライン１５ｎ＋１４（０）は順に連続して選択され、それと同期して、選択されたラインに対応する画素１０−０のいずれかのサブフレームデータ１５ｎ［０］から１５ｎ＋１４［０］がデータラインに供給される。これにより、第１５ｎラインから連続する第１５ｎ＋１４ラインの画素１０−０にはフレームメモリから読み出されたサブフレームデータが書き込まれる。１水平期間の最後の方でラインデータに変換された第ｎラインデータの上位２ビットデータｎ［２］，ｎ［１］は順にデータラインに供給され、第ｎラインの画素１０−２のゲートラインｎ（２）、第ｎラインの画素１０−１のゲートラインｎ（１）が選択されることでそれぞれの画素１０−２，１０−１に入力データが書き込まれる。残りの４ビットデータはフレームメモリに書き込まれて第ｎラインの水平期間は完了する。画素１０−０の書き込みは、画素１０−２，１０−１のそれより１５倍の早いタイミングで完了し、次のサブフレームに移行するが、以降は同様な水平期間を繰り返して映像を表示する。
【００３５】
また、図４Ｂのような方法を用いてもよい。図４Ｂの方法は、図３のタイミングＡのように、１つのタイミングで異なるラインに異なるサブフレームデータを書き込むことを可能とする。図４Ｂの方法では、図４Ａと異なり、連続してデータを書き込むのではなく、連続するラインの書き込み期間の間に予約期間（図４Ｂでは２ライン期間）が設けられており、この期間を自由に使えるようにしている。例えば図３のタイミングＡにおいて異なる２ラインの異なるサブフレームＳＦ０のビット０データと次のサブフレームＳＦ３のビット３データを選択書き込みする必要があるが、第５ｎラインにサブフレームＳＦ０のビット０データを書き込み、もう一方のラインに次のサブフレームＳＦ３のビット３データを書き込む際、第５ｎラインの画素１０−０のゲートライン５ｎ（０）を選択してサブフレームＳＦ０のビット０データ５ｎ［０］を書き込んだ後、前述のいずれかの予約期間にサブフレームＳＦ３のビット３データを書き込むラインを選択して、そのサブフレームデータをデータラインに供給することで画素１０−０にサブフレームＳＦ３のビット３データを書き込むことができる。図４Ｂでは予約期間を２ライン分設けてあるため、合計で異なる３ラインに異なるサブフレームデータを書き込むことができる。つまり、図３のタイミングＡで３ラインを選択することが可能となる。
【００３６】
図４Ａ，Ｂのようなライン選択制御を実現するには、図５のようなゲートドライバの構成を採用すれば容易に実現できる。図５は、第１ゲートドライバ１３−１と第２ゲートドライバ１３−２の２系統のゲートドライバを導入し、それぞれ異なるタイミングで動作させることで、図４Ａ，Ｂのライン選択制御を実現する例が示されている。いずれのゲートドライバ１３−１，１３−２にも各単位画素ラインあたりに１つのシフトレジスタ１４をそれぞれ有している。また、第１ゲートドライバ１３−１にはイネーブル回路１５が単位画素ライン（単位画素は３つの画素を有しており、３画素ラインに該当する）あたり１つ、第２ゲートドライバ１３−２にはイネーブル回路が単位画素ラインあたり２つ設けられている。
【００３７】
第１ゲートドライバ１３−１は、画素１０−０のゲートライン６−０を制御するタイミングで動作し、第２ゲートドライバ１３−２は画素１０−２，１０−１のゲートライン６−２、６−１を制御するタイミングで動作する。すなわち、図４Ａの場合では１水平期間の前半期間で１５ラインを連続して選択するため、第１ゲートドライバ１３−１では、１水平期間の１５倍の早いタイミングでシフトレジスタ１４に格納する選択データを後段へ転送してゲートライン６−０を順次選択する。そして、第２ゲートドライバ１３−２はその間、１水平期間に一度シフトレジスタ１４に格納する選択データを後段へ転送してそれぞれのゲートラインを選択イネーブルするイネーブル回路１５によりゲートライン６−２、６−１を選択する。
【００３８】
第１ゲートドライバ１３−１によるゲートライン６−０の選択は、イネーブル信号線ＥＮＢ０１，０２，０３を図４ＡのタイミングでＨｉｇｈとすることで成され、第２ゲートドライバ１３−２においては、イネーブル信号線ＥＮＢ２によりゲートライン６−２が選択され、ＥＮＢ１によりゲートライン６−１が選択される。
【００３９】
図４Ａの選択制御であれば、ゲートドライバ１３−１におけるイネーブル信号線は３つも必要なく、ＥＮＢ０１，０２，０３を統合したＥＮＢ０のみ１つでよい。すなわち、図４Ａのイネーブル信号ＥＮＢ０３，０２，０１のＨレベルを１つの信号線から供給しても、シフトレジスタ１４において選択されているイネーブル回路１５から選択信号が出力される。
【００４０】
一方、図４Ｂのような選択制御を行う場合にはＥＮＢ０１，０２，０３の３つが必要である。第１ゲートドライバ１３−１のイネーブル回路１５の１入力は単位画素の３ライン毎にイネーブル信号線ＥＮＢ０１〜０３へ接続されているため、シフトレジスタ１４に格納する選択データが３つ存在していても、互いに異なるイネーブル信号線ＥＮＢ０１〜０３で制御される位置に格納されていれば、イネーブル信号線ＥＮＢ０１〜ＥＮＢ０３を用いて個別に選択することができる。この機能を利用すれば、図３のある期間Ａで２ラインを時分割で選択してサブフレームＳＦ０のビット０データ及びサブフレームＳＦ３のビット３データを書き込む場合、その２ラインがＥＮＢ０１〜０３のうち、互いに異なるイネーブル信号線で選択できるようにシフトレジスタ１４に選択データを格納することで、例えば第５ｎラインの画素１０−０をイネーブル信号線ＥＮＢ０１で選択して、ＳＦ０データを書き込み、残り２つの予約期間のいずれかでもう一方のラインをＥＮＢ０２もしくはＥＮＢ０３で選択してＳＦ３データを書き込むことができる。次の第５ｎ＋１ラインに移ればイネーブル信号線ＥＮＢ０２でＳＦ０データを書き込み、残り２つの予約期間うちいずれかでＳＦ３データをもう一方のラインに書き込む。これを繰り返すことで図４Ｂの選択制御が可能となる。
【００４１】
図６には、図２の複数画素を単位画素に導入し、図４Ａ，Ｂの選択制御でデジタル駆動する表示システムの例が示されている。外部から入力される入力データ、例えばＲＧＢの各色についてそれぞれ６ビットであり、この６ビットデータはデータドライバ１６の入力処理部１７へドット単位でそれぞれ入力される。入力処理部１７は、入力データを１ライン分蓄積し、これをラインデータに変換する。ラインデータのうち上位２ビットは直接出力処理部１９へ転送されて、ＲＧＢの各単位画素１２がマトリクス状に配置されたアクティブマトリクス画素アレイ２１に出力され、図４Ａ，Ｂに示すタイミングで画素１０−２，１０−１に書き込まれる。その間、下位４ビットは各単位画素１２に対応して４ビットのメモリ容量を有するフレームメモリ１８の該当するラインが行デコーダ２０により選択されて書き込まれるが、それより早いタイミングで下位４ビットデータは各サブフレームのタイミングに合わせて該当するビットデータがフレームメモリ１８から読み出され、画素１０−０に書き込まれる。上位２ビットデータを書き込むための選択信号を生成する第２ゲートドライバ１３−２と下位４ビットデータをサブフレームのタイミングで書き込むための選択信号を生成する第１ゲートドライバ１３−１の動作は図４に示されるとおりである。データドライバ１６が２系統のゲートドライバ１３へ制御信号を供給し、図４のように動作させるように制御すると同時にアクティブマトリクス画素アレイ２１のデータラインに対応するデータを供給する。
【００４２】
低温ポリシリコンなどの高性能なトランジスタを用いれば、ゲートドライバ１３は単位画素１２と同じ基板上に形成できる。データドライバ１６も同様に同じ基板上に形成できるが、ドライバＩＣとして構成し、アクティブマトリクス画素アレイ２１に実装してもよい。
【００４３】
以上は、上位２ビットを画素１０−２，１０−１に割り当て、下位４ビットのフレームメモリに容量を削減し、前フレームの下位４ビットデータを用いてサブフレームで表示に反映する例であるが、図７のように、画素１０−２，１０−１，１０−０のゲートラインすべての選択タイミングを入力データと同じタイミングにすると、さらに１ビットのメモリ容量を削減でき、かつサブフレームで表示に反映される下位４ビットデータについても新しい入力データを用いることができる。
【００４４】
図７に示されるように、まず入力される６ビットデータのうち上位３ビットを画素１０−２，１０−１，１０−０に書き込みながら、下位３ビットをフレームメモリ１８へ格納する。このフレームメモリ１８の格納をしていくと、やがてサブフレームＳＦ２が開始され、既にビット３データが書き込まれた画素１０−０にフレームメモリ１８から読み出されたビット２データが書き込まれていく。ここで、データがライン単位で入力されるタイミングとサブフレームの読み出しタイミングが同じであることから、サブフレーム読み出しが入力データより早く行われることがない。このため、フレームメモリ１８から読み出されるビット２データは常に新しく入力されたデータとなる。時間の経過に伴い、サブフレームＳＦ１が開始されると、新しいビット１データが読み出されて書き込まれ、さらにサブフレームＳＦ０も同様な動作が繰り返される。
【００４５】
図７のような駆動を実現するには、図８に示される１系統のゲートドライバ１３を用いて、図９のような選択制御を施せばよい。図８に示されるゲートドライバ１３は、シフトレジスタ１４と、第１イネーブル回路２２と、第２イネーブル回路２３とから構成されている。第１イネーブル回路２２は、シフトレジスタ１４の出力が１入力に入力され、もう一方の入力が４ライン毎にＥＮＢＡ１〜４のいずれかに接続されている。第２イネーブル回路２３は、１入力が第１イネーブル回路２２の出力に接続され、もう一方の入力がＥＮＢＢ０〜２のいずれかに接続されている。
【００４６】
このようなゲートドライバ１３において、例えば図７のタイミングＡに着目し、その駆動方法の特徴を説明すると以下のようになる。タイミングＡでは、第ａラインはサブフレームＳＦ２、第ｂラインはサブフレームＳＦ１、第ｃラインはサブフレームＳＦ０、第ｎラインは次のフレームの上位２ビット入力データとサブフレームＳＦ３の書き込みが開始される。図９に示されるように、第ａラインの第１イネーブル回路２２の入力がイネーブル信号ＥＮＢＡ１に接続されている場合、そのシフトレジスタ１４に選択データが格納されていればイネーブル信号ＥＮＢＡ１をＨｉｇｈとすると選択データが第２イネーブル回路２３の入力に反映される。このときイネーブル信号ＥＮＢＢ０をＨｉｇｈとすると第ａラインの画素１０−０のゲートラインａ（０）は選択され、そのときデータラインに供給されている第ａラインのサブフレームＳＦ２のビット２データａ［０］が第ａラインの画素１０−０に書き込まれる。続いて、イネーブル信号ＥＮＢＡ２をＨｉｇｈとし、第ｂラインのシフトレジスタ１４に選択データが格納されていると、イネーブル信号ＥＮＢＢ０をＨｉｇｈとしたときに第ｂラインの画素１０−０のゲートラインｂ（０）は選択され、データラインに供給された第ｂラインのサブフレームＳＦ１のビット１データｂ［０］がそのラインの画素１０−０に書き込まれる。第ｃラインの場合も同様に、イネーブル信号ＥＮＢＡ３をＨｉｇｈとした際に、そのラインのシフトレジスタ１４に選択データが格納されているとＥＮＢＢ０をＨｉｇｈとした場合に第ｃラインの画素１０−０のゲートラインｃ（０）が選択され、データラインに供給される第ｃラインのサブフレームＳＦ０のビット０データｃ［０］が第ｃラインの画素１０−０に書き込まれる。
【００４７】
第ｎラインの１水平期間の終わりで、ドット単位で転送されたデータがライン単位に変換された後、イネーブル信号ＥＮＢＡ４をＨｉｇｈとし、第ｎラインのシフトレジスタ１４に選択データが格納されていると、イネーブル信号ＥＮＢＢ２をＨｉｇｈとすると第ｎラインの画素１０−２のゲートラインｎ［２］が選択され、データラインに供給される新しい入力データの最上位ビット５データｎ［２］が第ｎラインの画素１０−２書き込まれ、イネーブル信号ＥＮＢＢ１を選択すると、データラインに供給される新しい入力データのビット４データｎ［１］が第ｎラインの画素１０−１に書き込まれ、またイネーブル信号ＥＮＢ０を選択すると、データラインに供給されている新しい入力データのビット３データｎ［０］が第ｎラインの画素１０−０に書き込まれて１水平期間は終了する。なお、この制御を成立させるためには、第ａ，ｂ，ｃ，ｎラインのシフトレジスタ１４には選択データが格納されており、かつ第ａ，ｂ，ｃ，ｎラインはそれぞれ異なるイネーブル信号ＥＮＢＡ１〜４で制御されるように設定されていなければならない。
【００４８】
次の水平期間に移ると、図８のゲートドライバ１３によれば、第ａ＋１ラインはイネーブル信号ＥＮＢＡ２でイネーブルされるし、第ｂ＋１，ｃ＋１，ｎ＋１はそれぞれイネーブル信号ＥＮＢＡ３，ＥＮＢＡ４，ＥＮＢＡ１でイネーブルされ、次々とイネーブル信号とラインの対応関係がシフトしていくことで矛盾なく同様な制御が実行される。つまり、図８のゲートドライバ１３を用いて図９に示されるタイミングで期間Ａと同様な制御が繰り返されることで図７のように新しい入力データが常にサブフレームに反映された表示を行うことができる。
【００４９】
フレームメモリ１８のメモリ容量をさらに削減するために、図１０のように隣接する上下左右の画素１０−０を用いて多階調化してもよい。下位４ビットのうちその上位２ビットをサブフレームにより生成し、残り２ビットを図１０のようなパターンによって擬似的に階調を生成することができる。サブフレームで生成した４階調のうち連続する階調ｎとｎ＋１の間で４階調生成するには、図１０に示されるパターンを生成するとよい。例えばｎ＋１／４の階調は隣接する４つの画素１０−０のうち１つ（白塗り個所）をｎ＋１階調、残り３つ（斜線個所）をｎ階調とすると４画素の平均が（３＊ｎ＋ｎ＋１）／４＝ｎ＋１／４となり、下位２ビットのデータ“０１”に対する階調が生成できる。ｎ＋１／２（２／４）の階調の場合も同様に隣接する４つの画素１０−０のうち２つをｎ階調、残り２つをｎ＋１階調とすれば平均は（２＊ｎ＋２ｎ＋２）／４＝ｎ＋１／２となりデータ“１０”に対応し、ｎ＋３／４では３つをｎ＋１階調、１つをｎ階調として、“１１”に対応する階調が同様に生成できる。
【００５０】
図１０のように隣接画素によるパターンで階調を生成する場合、４つの隣接画素データのうち、１つ画素のデータしか反映されないため、解像度の劣化が懸念される。しかし、画素１０−０は概ね４分の１の発光強度しかないため、劣化は目立ちにくい。さらに、ｎ＋１のデータの位置を変えるとパターンは４通りとなるが、各パターンをフレーム毎に変えて固定パターンが目立たなくしてもよい。
【００５１】
さらに、図１１のように、隣接画素数を増やして、例えば４行４列の隣接画素から１６階調を生成するパターンを作成し、フレームメモリ１８をすべて省略してもよい。その際パターンは、下位４ビットのうちの上位２ビットはより解像度が得られるように２行２列単位で生成するとよい。残りの下位２ビットは４つの２行２列単位パターンのいずれかを用いて生成するとよい。例えば、図１１のように９／１６を得る場合、８／１６を得る際に２行２列単位に生成された４つのパターンのうち、点灯していない画素１０−０（例えば左上の第２行第２列）を１つ点灯させるとよい。残り３つの２行２列のパターンは規則性が乱されず、解像度の劣化が少ない。１０／１６の場合にはさらに２行２列のパターンの点灯されていない画素１０−０（例えば右下の第２行第２列）を点灯すればよいし、１１／１６でも同様に点灯させるとよい。１２／１６では規則性が８／１６の際と同様に回復し、解像度の劣化が低減される。これもまた何とおりかある各パターンをフレーム毎に変えて固定パターンが目立たなくしてもよい。
【００５２】
このように、単位画素に複数の画素を導入すると、隣接画素間でパターンを形成して多階調化しやすくなるため、フレームメモリの削減に有効である。単位画素内により多くの画素を導入すればフレームメモリを削減しつつより多階調化が実現できるが、導入が２画素のみに限られた場合でも同様な方法でフレームメモリを削減できるし、隣接画素パターンを５行５列や、あるいは４行６列のように非対称に拡張してさらに多階調化してもよい。以上の方法を組み合わせて、さらに８ビットや１０ビットなど多階調化することもできる。
【００５３】
また、フレーム表示サブ画素の上位２ビットとしてスタティックメモリを有する図１Ｂの画素を適用し、サブフレーム表示サブ画素として、より小面積で構成できる図１Ａの画素を適用すれば、常に外部からデータを入力しなくともフレームメモリ１８に格納されている３もしくは４ビットデータと画素メモリを用いて表示を継続することができるため、外部からの入力データ転送に伴う消費電力を低減できる。よりサブ画素を多く導入しつつ、低消費電力化を実現することができる。
【図面の簡単な説明】
【００５４】
【図１Ａ】ダイナミックメモリ型画素回路である。
【図１Ｂ】スタティックメモリ型画素回路である。
【図２】単位画素回路である。
【図３】サブフレームタイミングチャートである。
【図４Ａ】水平期間のデータ書き込み選択制御タイミングチャートである。
【図４Ｂ】別の水平期間のデータ書き込み選択制御タイミングチャートである。
【図５】ゲートドライバの内部構成図である。
【図６】表示システム構成図である。
【図７】別の水平期間のデータ書き込み選択制御タイミングチャートである。
【図８】別のゲートドライバの内部構成図である。
【図９】別の水平期間のデータ書き込み選択制御タイミングチャートである。
【図１０】多階調化隣接画素パターンの例である。
【図１１】多階調化隣接画素パターンの別の例である。
【符号の説明】
【００５５】
１  第１有機ＥＬ素子、２  第１駆動トランジスタ、３  第２有機ＥＬ素子、４  第２駆動トランジスタ、５  ゲートトランジスタ、６  ゲートライン、７  データライン、８  電源ライン、９  カソード電極、１０  画素、１１  保持容量、１２  単位画素、１３  ゲートドライバ、１４  シフトレジスタ、１５  イネーブル回路、１６  データドライバ、１７  入力処理部、１８  フレームメモリ、１９  出力処理部、２０  行デコーダ、２１  アクティブマトリクス画素アレイ、２２  第１イネーブル回路、２３  第２イネーブル回路。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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