(57)【要約】【課題】半導体メモリチップの故障等により、半導体メモリ蓄積装置に異常が発生した場合でも、メモリユニットを交換せずに、半導体メモリ蓄積装置の異常を解消できるようにする。【解決手段】半導体メモリ蓄積装置は、入力された情報信号をエンコーダ１０で圧縮してメモリユニット１１に書き込む。また、メモリユニット１１から読み出した信号をデコーダ１２で復号して出力する。メモリユニット１１は、ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６を搭載したサブ基板２０−１〜２０−２５６と、これらのサブ基板２０−１〜２０−２５６をそれぞれ着脱自在に装着するサブ基板差込口３１−１〜３１−２５６を備えたメイン基板３０との２種類の基板を具備する。そして、サブ基板に搭載されるＮＡＮＤ型半導体メモリチップが故障した場合、メイン基板３０に搭載されるＣＰＵ３４で、故障したＮＡＮＤ型半導体メモリチップを搭載するサブ基板を把握する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
情報信号をエンコードするエンコード部と、
ブロック単位で書き込み・読み出しが可能な不揮発性メモリチップを規定個数備え、前記エンコード部で得られるエンコード信号を蓄積するメモリユニットと、
前記メモリユニットから読み出される前記エンコード信号をデコードするデコード部とを具備し、
前記メモリユニットは、
前記不揮発性メモリチップをそれぞれ搭載する前記規定個数のサブ基板と、
前記サブ基板を着脱自在とする前記規定個数の着脱口を備え、前記着脱口に装着される全てのサブ基板の不揮発性メモリチップに対して、前記ブロック単位で並列に書き込み・読み出し制御する制御部を搭載するメイン基板と
を備えることを特徴とする半導体メモリ蓄積装置。
【請求項２】
前記制御部は、前記着脱口に前記サブ基板が装着されたとき、そのサブ基板搭載の不揮発性メモリチップの先頭ブロックに、前記メイン基板における着脱口の識別番号を記録させることを特徴とする請求項１に記載の半導体メモリ蓄積装置。
【請求項３】
前記サブ基板に搭載される不揮発性メモリチップには、予め先頭ブロックに、当該サブ基板に搭載される不揮発性メモリチップの種類及び容量が記録されることを特徴とする請求項１に記載の半導体メモリ蓄積装置。
【請求項４】
前記サブ基板は、前記不揮発性メモリチップに対する前記エンコード信号の書き込み・読み出しが正常に行われたか否かを判断する判断手段と、この手段で正常に行われなかったと判断された場合に、前記不揮発性メモリチップに異常が発生した旨の異常信号を前記制御部に通知する通知手段とを備え、
前記制御部は、前記サブ基板からの異常信号の通知によって異常を生じた不揮発性メモリチップを搭載するサブ基板を把握することを特徴とする請求項１に記載の半導体メモリ蓄積装置。
【請求項５】
ブロック単位で書き込み・読み出しが可能な規定個数の不揮発性メモリチップにエンコード信号を書き込み、要求に応じて前記規定個数の不揮発性メモリチップから前記エンコード信号を読み出し出力するメモリユニットにおいて、
前記不揮発性メモリチップをそれぞれ搭載する前記規定個数のサブ基板と、
前記サブ基板を着脱自在とする前記規定個数の着脱口を備え、前記着脱口に装着される全てのサブ基板の不揮発性メモリチップに対して、前記ブロック単位で並列に書き込み・読み出し制御する制御部を搭載するメイン基板と
を具備することを特徴とするメモリユニット。
【請求項６】
前記制御部は、前記着脱口に前記サブ基板が装着されたとき、そのサブ基板搭載の不揮発性メモリチップの先頭ブロックに、前記メイン基板における着脱口の識別番号を記録させることを特徴とする請求項５に記載のメモリユニット。
【請求項７】
前記サブ基板に搭載される不揮発性メモリチップには、予め先頭ブロックに、当該サブ基板に搭載される不揮発性メモリチップの種類及び容量が記録されることを特徴とする請求項５に記載のメモリユニット。
【請求項８】
前記サブ基板は、前記不揮発性メモリチップに対する前記エンコード信号の書き込み・読み出しが正常に行われたか否かを判断する判断手段と、この手段で正常に行われなかったと判断された場合に、前記不揮発性メモリチップに異常が発生した旨の異常信号を前記制御部に通知する通知手段とを備え、
前記制御部は、前記サブ基板からの異常信号の通知によって異常を生じた不揮発性メモリチップを搭載するサブ基板を把握することを特徴とする請求項５に記載のメモリユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに情報信号等を蓄積する半導体メモリ蓄積装置と、その半導体メモリ蓄積装置に用いられるメモリユニットに関する。
【背景技術】
【０００２】
記録媒体に半導体メモリを採用した半導体メモリ蓄積装置は、入力された情報信号を圧縮するエンコーダと、エンコーダで得られるエンコード信号を蓄積するメモリユニットと、メモリユニットから読み出された信号を復号して出力するデコーダとを搭載している。メモリユニットは、複数の半導体メモリチップを搭載し、これら半導体メモリチップに信号を並列に書き込み・読み出しする。この半導体メモリチップの並列処理により、半導体メモリユニットの大容量かつ高速な映像・音声データの収録および再生を実現している。なお、半導体メモリチップを並列して動作させる数（以降、動作並列数とする）は、メモリユニット毎に予め設定される。
【０００３】
従来のメモリユニットでは、搭載される半導体メモリチップが全て基板に半田付けされている。そのため、半導体メモリチップが１つだけ故障した場合でも、メモリユニットごと交換しなければならず、費用がかさむ要因となっていた。また、半導体メモリチップ以外の部品が破損した場合でも、メモリユニットを交換しなければならず、最悪の場合には、記録したデータも一緒に捨ててしまう恐れもあった。さらに、使用できる部品も一緒に廃棄されるため、環境保全の観点からも望ましくない。
【０００４】
なお、不揮発性メモリ装置に着脱自在なメモリモジュールを装着する例が提案されている（例えば、特許文献１参照。）。特許文献１では、メモリモジュールの増減によりフラッシュメモリシステムの記憶容量の変更を容易に行えるようにしている。しかしながら、特許文献１は、エンコード信号を、複数の半導体メモリチップを並列処理することにより大容量かつ高速に収録及び再生する半導体メモリ蓄積装置を対象としていない。
【特許文献１】特開２００２−２０２９１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、従来の半導体メモリ蓄積装置では、メモリユニットの搭載部品に異常が生じると、メモリユニット全てを交換しなければならず、使用可能な部品、蓄積データの廃棄が余儀なくされている。
【０００６】
この発明は上記事情によりなされたもので、その目的は、メモリユニットの搭載部品に異常が生じた場合でも、メモリユニット全てを交換せずともその異常を解消することができ、これによって使用可能な部品及び蓄積データを有効に利用することのできる半導体メモリ蓄積装置及び、それに用いられるメモリユニットを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明に係る半導体メモリ蓄積装置は、情報信号をエンコードするエンコード部と、ブロック単位で書き込み・読み出しが可能な不揮発性メモリチップを規定個数備え、前記エンコード部で得られるエンコード信号を蓄積するメモリユニットと、前記メモリユニットから読み出される前記エンコード信号をデコードするデコード部とを具備し、前記メモリユニットは、前記不揮発性メモリチップをそれぞれ搭載する前記規定個数のサブ基板と、前記サブ基板を着脱自在とする前記規定個数の着脱口を備え、前記着脱口に装着される全てのサブ基板の不揮発性メモリチップに対して、前記ブロック単位で並列に書き込み・読み出し制御する制御部を搭載するメイン基板とを備える。
【０００８】
また、本発明に係るメモリユニットは、ブロック単位で書き込み・読み出しが可能な規定個数の不揮発性メモリチップにエンコード信号を書き込み、要求に応じて前記規定個数の不揮発性メモリチップから前記エンコード信号を読み出し出力するメモリユニットにおいて、前記不揮発性メモリチップをそれぞれ搭載する前記規定個数のサブ基板と、前記サブ基板を着脱自在とする前記規定個数の着脱口を備え、前記着脱口に装着される全てのサブ基板の不揮発性メモリチップに対して、前記ブロック単位で並列に書き込み・読み出し制御する制御部を搭載するメイン基板とを具備する。
【０００９】
上記構成によるメモリユニットは、メイン基板と、このメイン基板に着脱自在な、不揮発性メモリチップを搭載したサブ基板との２種類の基板を備える。これにより、不揮発性メモリチップが故障した場合でも、サブ基板を交換することで、その故障を直すことが可能となる。また、メイン基板上の部品に異常が生じた場合でも、使用可能な不揮発性メモリチップを搭載するサブ基板を正常なメイン基板に乗せ換えるだけで、メモリチップ及びその蓄積データを利用することが可能となる。
【発明の効果】
【００１０】
以上のように、本発明は、メモリユニットの搭載部品に異常が生じた場合でも、メモリユニット全てを交換せずともその異常を解消することができ、これによって使用可能な部品及び蓄積データを有効に利用することのできる半導体メモリ蓄積装置及び、それに用いられるメモリユニットを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
【００１２】
図１は、本発明の一実施形態に係る半導体メモリ蓄積装置の概略構成を示すブロック図である。図１に示す半導体メモリ蓄積装置は、入力された情報信号をエンコーダ１０でエンコードし、エンコーダ１０からのエンコード信号をメモリユニット１１に蓄積する。メモリユニット１１からデータを読み出す際には、メモリユニット１１からのデータをデコーダ１２で復号し外部へ出力する。
【００１３】
図２は、本発明の一実施形態に係るメモリユニット１１の概略構成を示す斜視図である。また、図３は、図２に示すメモリユニット１１の断面図である。
【００１４】
図２に示すメモリユニット１１は、ブロック単位で書き込み・読み出しが可能な２５６個のＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６を個別に搭載した２５６枚のサブ基板２０−１〜２０−２５６と、これらのサブ基板２０−１〜２０−２５６をそれぞれ着脱自在に装着するサブ基板差込口３１−１〜３１−２５６を備えるメイン基板３０とを具備する。
【００１５】
一般に、半導体メモリチップはいずれも先頭ブロックが良品ブロックであることが保証されており、予めその先頭ブロックに半導体メモリチップの種類、容量といったチップの情報を記録している。上記ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６は、それぞれ個別に用意されるサブ基板２０−１〜２０−２５６に半田付けされる。以下に、サブ基板２０−１〜２０−２５６のうち、サブ基板２０−１を代表にして詳細に説明する。
【００１６】
上記サブ基板２０−１は、ＮＡＮＤ型半導体メモリチップ２１−１に加え、このチップ２１−１にエンコード信号の書き込み・読み出しが正常に行われたか否かを判断する判断部２２−１を備える。また、判断部２２−１で書き込み・読み出しが正常に行なわれなかったと判断された場合に、チップ２１−１に異常が生じた旨の異常信号を通知する通知部２３−１を備える。
【００１７】
さらに、サブ基板２０−１には、端子２４−１が設けられている。この端子２４−１は、サブ基板２０−１をサブ基板差込口３１−１に差し込んだ際、図３に示すようにサブ基板差込口３１−１に形成される端子３２−１と接触する。この端子同士の接続により、メイン基板３０からＮＡＮＤ型半導体メモリチップ２１−１へのアクセスが可能となる。
【００１８】
上記メイン基板３０は、サブ基板差込口３１−１〜３１−２５６に加え、ＦＰＧＡ（Field Programmable Gate Array）３３と、ＣＰＵ（Central Processing Unit）３４とを備える。
【００１９】
メイン基板３０において、サブ基板差込口３１−１〜３１−２５６は、１面が開放された直方体をしており、その開放部分にサブ基板２０−１〜２０−２５６が挿入される。メイン基板３０にサブ基板２０−１を装着した状態での合計の厚みは、１５ｍｍ以内になるよう設計されている。
【００２０】
上記ＣＰＵ３４は、サブ基板差込口にサブ基板が装着されると、装着されたサブ基板搭載のＮＡＮＤ型半導体メモリチップの先頭ブロックにメイン基板３０におけるサブ基板差込口の識別番号を記録させるよう、ＦＰＧＡ３３に指示を出す。
【００２１】
また、ＦＰＧＡ３３及びＣＰＵ３４は、以下の処理を行い、ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６にエンコード信号を書き込み・読み出し制御する。
【００２２】
図４は、本発明の一実施形態に係るメモリユニット１１のＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６へのエンコード信号の蓄積を示す概念図である。図４において、メモリユニット１１にエンコーダ１０からのエンコード信号が入力されると、ＣＰＵ３４は、このエンコード信号をＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６に書き込むようＦＰＧＡ３３に指示を出す。ＦＰＧＡ３３は、エンコード信号を書き込む旨の指示をＣＰＵ３４から受けると、エンコーダ１０からのエンコード信号の転送順序に従い、転送順序が１番目の１バイトから２５６番目の１バイトまでを、ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６に対応させて１バイトずつ配列する。そして、このように配列されたエンコード信号を、対応するＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６にブロック単位でそれぞれ並列に書き込む。
【００２３】
また、ＣＰＵ３４は、ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６に蓄積されるエンコード信号を読み出すようＦＰＧＡ３３に指示を出す。ＦＰＧＡ３３は、エンコード信号を読み出す旨の指示をＣＰＵ３４から受けると、ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６からエンコード信号をブロック単位で並列に読み出す。そして、読み出したエンコード信号をデコーダ１２に出力する。
【００２４】
さらに、ＦＰＧＡ３３は、ＮＡＮＤ型半導体メモリチップ上の通知部２３−１からの異常信号を受け取った場合、ＮＡＮＤ型半導体メモリチップに異常が発生したサブ基板をＣＰＵ３４に通知する。ＣＰＵ３４は、ＦＰＧＡ３３からの通知を受け取った場合、通知があったサブ基板を、ＮＡＮＤ型半導体メモリチップに異常が発生したサブ基板として把握する。
【００２５】
ここで、図４におけるＮＡＮＤ型半導体メモリチップ２１−３が故障し、このチップに対応するエンコード信号の書き込み・読み出しが正常に行われなくなった場合を想定する。このとき、ＮＡＮＤ型半導体メモリチップ２１−３を搭載するサブ基板２０−３の判断部２２−３は、書き込み・読み出しが正常に行われていないと判断する。すると、通知部２３−３は、異常信号をＦＰＧＡ３３に発し、ＮＡＮＤ型半導体メモリチップ２１−３における故障を通知する。ＦＰＧＡ３３は、異常信号を受け取ると、故障したＮＡＮＤ型半導体メモリチップ２１−３を搭載するサブ基板２０−３をＣＰＵ３４に通知する。ＣＰＵ３４は、通知があったサブ基板２０−３を、ＮＡＮＤ型半導体メモリチップに異常が発生したサブ基板として把握する。
【００２６】
以上のように、上記一実施形態において、半導体メモリ蓄積装置は、入力された情報信号をエンコーダ１０で圧縮してメモリユニット１１に書き込む。また、メモリユニット１１から読み出した信号をデコーダ１２で復号して出力する。この構成において、メモリユニット１１は、ＮＡＮＤ型半導体メモリチップ２１−１〜２１−２５６を搭載したサブ基板２０−１〜２０−２５６と、サブ基板２０−１〜２０−２５６を着脱可能なサブ基板差込口３１−１〜３１−２５６を備えたメイン基板３０との２種類の基板を具備する。サブ基板に搭載されるＮＡＮＤ型半導体メモリチップが故障した場合、メイン基板３０に搭載されるＣＰＵ３４で、故障したＮＡＮＤ型半導体メモリチップを搭載するサブ基板を把握することが可能である。これにより、ＮＡＮＤ型半導体メモリチップが故障しても、その故障したＮＡＮＤ型半導体メモリチップを搭載するサブ基板のみを交換することが可能となる。
【００２７】
したがって、上記一実施形態の構成によれば、故障したＮＡＮＤ型半導体メモリチップのみを交換することで、半導体メモリ蓄積装置の異常を解消することが可能となる。これにより、ＮＡＮＤ型半導体メモリチップ故障時に、メモリユニット自体を交換する必要がなくなるため、経費を削減できる。また、ＮＡＮＤ型半導体メモリチップ以外の構成部品が破損した場合、ＮＡＮＤ型半導体メモリチップを他のメモリユニットへ移植することも可能であるため、チップに記録された情報信号の喪失を回避できる。さらに、廃棄するべき部品だけを選択して廃棄できるため、環境保全にも貢献することができる。
【００２８】
なお、この発明は上記各実施形態に限定されるものではない。例えば上記実施形態では、半導体メモリ蓄積装置がメモリユニットを１つ備える例について説明したが、搭載されるメモリユニットの数は１つに限定されるものではなく、１つ以上有している場合においても同様に実施可能である。
【００２９】
また、上記実施形態では、メモリユニット１１は、その動作並列数が２５６であり、２５６個のＮＡＮＤ型半導体メモリ２１−１〜２１−２５６を備える例について説明したが、備えるＮＡＮＤ型半導体メモリの数は２５６個に限定されるものではなく、２つ以上を搭載し、それらを並列して処理する場合でも同様に実施可能である。
【００３０】
また、上記実施形態では、メモリユニット１１にＮＡＮＤ型半導体メモリチップが搭載される例について説明したが、ＮＯＲ型半導体メモリチップが搭載される場合でも同様に実施可能である。
【００３１】
さらに、この発明は実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体メモリ蓄積装置の概略構成を示すブロック図。
【図２】上記一実施形態のメモリユニットの概略斜視図。
【図３】上記一実施形態のメモリユニットの概略断面図。
【図４】上記一実施形態のメモリユニットのＮＡＮＤ型半導体メモリチップへのエンコード信号の蓄積を示す概念図。
【符号の説明】
【００３３】
１０…エンコーダ、１１…メモリユニット、１２…デコーダ、２０−１〜２０−２５６…サブ基板、２１−１〜２１−２５６…ＮＡＮＤ型半導体メモリチップ、２２−１…判断部、２３−１…通知部、２４−１，３２−１…端子、３０…メイン基板、３１−１〜３１−２５６…サブ基板差込口、３３…ＦＰＧＡ、３４…ＣＰＵ。
【図１】
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【図２】
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【図３】
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【図４】
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