(57)【要約】【目的】複数の半導体メモリチップが搭載されている半導体メモリ装置において、要求される記憶容量に比してレイアウト面積の増大を抑制させることが可能となる半導体メモリ装置におけるデータ読み出し方法及び半導体メモリ装置を提供することを目的とする。【構成】第１記録領域と第２記憶領域とを有するメモリチップの複数の内から、夫々が異なる組み合わせ方で２つのメモリチップを順次選択し、選択された２つのメモリチップの内の一方のメモリチップの第１記憶領域と他方のメモリチップの第２記録領域とから同時にデータの読み出しを行う。【選択図】図２
2009070502.tif 000002
【特許請求の範囲】
【請求項１】
夫々が第１記憶領域及び第２記憶領域を有するｎ個（ｎ：正の整数）のメモリチップが搭載されている半導体メモリ装置におけるデータ読み出し方法であって、
前記ｎ個のメモリチップの内から、夫々が異なる組み合わせ方で２つのメモリチップを順次選択する選択行程と、
前記チップセレクト行程によって選択された前記２つのメモリチップの内の一方のメモリチップの前記第１記憶領域と他方のメモリチップの前記第２記録領域とから同時にデータの読み出しを行う読出行程と、を有することを特徴とする半導体メモリ装置におけるデータ読み出し方法。
【請求項２】
前記ｎは奇数であることを特徴とする請求項１記載の半導体メモリ装置におけるデータ読み出し方法。
【請求項３】
前記第１記憶領域は前記メモリチップ各々の全記憶領域中における所定番地よりも小なる番地に属する領域であり、前記第２記憶領域は前記所定番地以上の番地に属する領域であることを特徴とする請求項１に記載の半導体メモリ装置におけるデータ読み出し方法。
【請求項４】
夫々が第１記憶領域及び第２記憶領域を有する第１〜第３メモリチップが搭載されている半導体メモリ装置におけるデータ読み出し方法であって、
前記第１メモリチップの前記第１記憶領域と前記第２メモリチップの前記第２記憶領域とから同時にデータの読み出しを行う第１行程と、
前記第３メモリチップの前記第２記憶領域と前記第２メモリチップの前記第１記憶領域とから同時にデータの読み出しを行う第２行程と、
前記第１メモリチップの前記第２記憶領域と前記第３メモリチップの前記第１記憶領域とから同時にデータの読み出しを行う第３行程と、を有することを特徴とする半導体メモリ装置におけるデータ読み出し方法。
【請求項５】
前記第１記憶領域は前記第１〜第３メモリチップ各々の全記憶領域中における所定番地よりも小なる番地に属する領域であり、前記第２記憶領域は前記所定番地以上の番地に属する領域であることを特徴とする請求項４に記載の半導体メモリ装置におけるデータ読み出し方法。
【請求項６】
夫々が共通のアドレスデータに応じて当該アドレスデータによって示される番地に記憶されているデータの読み出しを行うｎ個（ｎ：正の整数）のメモリチップが搭載されている半導体メモリ装置であって、
前記メモリチップ各々には、
第１記憶領域及び第２記憶領域を備えたメモリモジュールと、
前記第１記憶領域及び第２記憶領域の内で前記アドレスデータに応じて読み出し対象となるべき一方の記憶領域を、チップ設定ビットに応じて他方の記憶領域に切り替える記憶領域切換手段と、が含まれていることを特徴とする半導体メモリ装置。
【請求項７】
前記ｎは奇数であることを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記第１記憶領域は前記メモリチップ各々の全記憶領域中における所定番地よりも小なる番地に属する領域であり、前記第２記憶領域は前記所定番地以上の番地に属する領域であることを特徴とする請求項６に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置におけるデータ読み出し方法に関し、特に、単一のパッケージ内に複数の半導体メモリチップが実装されている半導体メモリ装置のデータ読み出し方法に関する。
【背景技術】
【０００２】
現在、携帯機器等に用いられる各種信号処理ＩＣ（Integrated Circuit）のパッケージとして、複数のＩＣチップが単一の基板上に配置されてなるＭＣＰ（Multiple Chip Package）が知られている（例えば特許文献１の図７３参照）。
【０００３】
又、上記の如きＭＣＰ内に配置されているＩＣチップの各々に、夫々独立したメモリ回路を構築することにより、記憶容量の増大を図るようにした半導体メモリ装置が知られている（例えば特許文献１の図１参照）。
【０００４】
又、近年、信号処理の複雑化及び高精度化に伴い、１ワード分のデータビット数が増大している。よって、複数の信号処理ＩＣ間でデータ伝送を行うには、このデータビット数分の伝送ラインが必要となり、装置全体が大型化してしまうことになる。
【０００５】
そこで、信号処理ＩＣ間において、１ワード分のデータビット数よりも少ない伝送ライン数でデータ伝送を可能とすべく、１ワード分のデータを時分割で伝送するようにした伝送方法が採用されている。
【０００６】
この際、上記の如き半導体メモリ装置において例えば１ワードが２５６ビットの読出データを３２ビット分の伝送ラインを介して出力させる場合、かかる半導体メモリ装置を以下の如く構築する。つまり、１２８ビット分のデータアクセスが可能なメモリ及びかかるメモリから読み出された１２８ビットデータ中の１６ビット分を選択的に出力するデータセレクタが夫々構築されている２つの半導体メモリチップと、３２ビット分の出力端子（３２個）と、で半導体メモリ装置を構成する。そして、この半導体メモリ装置を、以下の如きページアクセス法に従って出力制御する。
【０００７】
先ず、上記２つの半導体メモリチップに夫々構築されているメモリに対して同時に読み出し制御を実行する。次に、この読み出し制御によって上記メモリから夫々読み出された１２８ビットのデータを、上記データセレクタによって、１６ビット分ずつ８回に分けて順次、１６個の出力端子各々に送出させる。つまり、１ワード（２５６ビット）分のデータが、３２ビット分ずつ８回に分けて順次出力されるのである（８ページアクセス）。
【０００８】
ここで、かかる半導体メモリ装置の記憶容量を２倍にするには、上記の如き構成を有する２つの半導体メモリチップを更にもう１組用意する。すなわち、上述した如き２つの半導体メモリチップからなる第１メモリブロックと、かかる第１メモリブロックと同一構成を有する第２メモリブロックとを設ける。そして、セレクタにより、第１メモリブロックから出力された３２ビット分のデータと、第２メモリブロックから出力された３２ビット分のデータとの内の一方を選択的に３２個の出力端子に供給させるのである。
【０００９】
同様にして、上記の如き２つの半導体メモリチップからなるメモリブロックを増やしていくことにより、その記憶容量を４倍、６倍の如き偶数倍に増加させることが可能となる。
【００１０】
しかしながら、上述した如きアクセス方法では、所望とする記憶容量が例え上記メモリブロックの1.5倍程度であっても、２つのメモリブロック、つまり、半導体メモリチップを４個実装しなければならない。よって、要求される記憶容量に比してレイアウト面積が増大するとう問題があった。
【特許文献１】特開２００３−３３８１７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上述した如き複数のメモリチップが搭載されている半導体メモリ装置において、要求される記憶容量に比してレイアウト面積の増大を抑制させることが可能となる半導体メモリ装置のデータ読み出し方法及び半導体メモリ装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
本発明による半導体メモリ装置の読み出し方法は、夫々が第１記憶領域及び第２記憶領域を有するｎ個（ｎ：正の整数）のメモリチップが搭載されている半導体メモリ装置におけるデータ読み出し方法であって、上記ｎ個のメモリチップの内から、夫々が異なる組み合わせ方で２つのメモリチップを順次選択する選択行程と、このチップセレクト行程によって選択された２つのメモリチップの内の一方のメモリチップの第１記憶領域と他方のメモリチップの第２記録領域とから同時にデータの読み出しを行う読出行程と、を有する。
【００１３】
又、本発明による半導体メモリ装置は、夫々が共通のアドレスデータに応じて当該アドレスデータによって示される番地に記憶されているデータの読み出しを行うｎ個（ｎ：正の整数）のメモリチップが搭載されている半導体メモリ装置であって、メモリチップ各々には、第１記憶領域及び第２記憶領域を備えたメモリモジュールと、これら第１記憶領域及び第２記憶領域の内でアドレスデータに応じて読み出し対象となるべき一方の記憶領域を、チップ設定ビットに応じて他方の記憶領域に切り替える記憶領域切換手段と、が含まれている。
【発明の効果】
【００１４】
本発明によれば、奇数個の半導体メモリチップに対して２チップ同時アクセスを行うことができるようになるので、メモリチップの数を偶数個単位のみならず、奇数個単位でも増加させることが可能となる。よって、要求される記憶容量を確保すべく、偶数個単位だけでメモリチップの数を増加させる場合に比して、メモリチップの実装数を減らすことが可能となりレイアウト面積の縮小化が図られるようになる。
【発明を実施するための最良の形態】
【００１５】
第１記録領域と第２記憶領域とを有するメモリチップの複数の内から、夫々が異なる組み合わせ方で２つのメモリチップを順次選択し、選択された２つのメモリチップの内の一方のメモリチップの第１記憶領域と他方のメモリチップの第２記録領域とから同時にデータの読み出しを行う。
【実施例】
【００１６】
以下に、本発明の実施例について添付の図面を参照して詳細に説明する。
【００１７】
図１は、本発明によるデータ読み出し方法に従ってデータの読み出しが為される半導体メモリ装置の全体構成を示す図である。
【００１８】
図１において、半導体メモリ装置における単一のパッケージＰＫＧ内には、夫々が３２ビット単位でデータの読み書きが可能な３つのメモリチップＭＣＰ１〜ＭＣＰ３が含まれている。
【００１９】
パッケージＰＫＧには、これら半導体メモリチップＭＣＰ１〜ＭＣＰ３が形成されていると共に、少なくとも以下の如き外部端子が形成されている。すなわち、図１に示すように、電源電圧ＶCC及び接地電圧ＶSSの供給を受ける外部端子ＧＰ０及びＧＰ１、書込信号及び読出信号が入力される外部端子ＣＰ０及びＣＰ１、２７ビットのアドレスデータＡＤ[0-26]が入力される外部端子ＡＰ０〜ＡＰ２６、３２ビットのデータＤＤ[0-31]の入出力を受け付ける外部端子ＤＰ０〜ＤＰ３１が形成されている。外部端子ＧＰ０及びＧＰ１各々を介して供給された電源電圧ＶCC及び接地電圧ＶSSは、メモリチップＭＣＰ１〜ＭＣＰ３に夫々供給される。外部端子ＣＰ０を介して入力された書込信号は、メモリチップＭＣＰ１〜ＭＣＰ３各々の書込信号パッドＷに供給される。外部端子ＣＰ１を介して入力された読出信号は、出力イネーブル信号ＯＥとしてメモリチップＭＣＰ１〜ＭＣＰ３各々の読出信号パッドＲに夫々供給される。外部端子ＡＰ０〜ＡＰ２６を介して入力された２７ビットのアドレスデータＡＤ[0-26]は、メモリチップＭＣＰ１〜ＭＣＰ３夫々のアドレスパッドＡ０〜Ａ２６に供給される。
【００２０】
メモリチップＭＣＰ１のデータパッドＤ０〜Ｄ７は、夫々、上記外部端子ＤＰ０〜ＤＰ７各々のパッド（図示せぬ）に接続されており、かかるＭＣＰ１のそのデータパッドＤ８〜Ｄ１５は、夫々、上記外部端子ＤＰ１６〜ＤＰ２３各々のパッド（図示せぬ）に接続されている。
【００２１】
メモリチップＭＣＰ２のデータパッドＤ０〜Ｄ７は、夫々、上記外部端子ＤＰ８〜ＤＰ１５各々のパッド（図示せぬ）に接続されており、かかるＭＣＰ２のデータパッドＤ８〜Ｄ１５は、夫々、上記外部端子ＤＰ２４〜ＤＰ３１各々のパッド（図示せぬ）に接続されている。
【００２２】
又、メモリチップＭＣＰ３のデータパッドＤ０〜Ｄ７は、夫々、上記外部端子ＤＰ０〜ＤＰ７のパッドに接続されており、かかるＭＣＰ３のデータパッドＤ８〜Ｄ１５は、夫々、上記外部端子ＤＰ８〜ＤＰ１５のパッドに接続されている。更に、このメモリチップＭＣＰ３のデータパッドＤ１６〜Ｄ２３は、夫々、上記外部端子ＤＰ１６〜ＤＰ２３のパッドに接続されており、かかるＭＣＰ３のデータパッドＤ２４〜Ｄ３１は、夫々、上記外部端子ＤＰ２４〜ＤＰ３１５のパッドに接続されている。
【００２３】
すなわち、外部端子ＤＰ０〜ＤＰ７各々のパッドには、メモリチップＭＣＰ１及びＭＣＰ３各々のデータパッドＤ０〜Ｄ７が以下の如き対応関係にて共通に接続されている。
【００２４】
外部端子ＤＰ０：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ０
外部端子ＤＰ１：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ１
外部端子ＤＰ２：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ２
外部端子ＤＰ３：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ３
外部端子ＤＰ４：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ４
外部端子ＤＰ５：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ５
外部端子ＤＰ６：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ６
外部端子ＤＰ７：ＭＣＰ１及びＭＣＰ３各々のデータパッドＤ７
【００２５】
又、外部端子ＤＰ８〜ＤＰ１５各々のパッドには、メモリチップＭＣＰ２のデータパッドＤ０〜Ｄ７及びＭＣＰ３のデータパッドＤ８〜Ｄ１５が、以下の如き対応関係にて共通に接続されている。
【００２６】
外部端子ＤＰ８：ＭＣＰ２のデータパッドＤ０及びＭＣＰ３のデータパッドＤ８
外部端子ＤＰ９：ＭＣＰ２のデータパッドＤ１及びＭＣＰ３のデータパッドＤ９
外部端子ＤＰ10：ＭＣＰ２のデータパッドＤ２及びＭＣＰ３のデータパッドＤ10
外部端子ＤＰ11：ＭＣＰ２のデータパッドＤ３及びＭＣＰ３のデータパッドＤ11
外部端子ＤＰ12：ＭＣＰ２のデータパッドＤ４及びＭＣＰ３のデータパッドＤ12
外部端子ＤＰ13：ＭＣＰ２のデータパッドＤ５及びＭＣＰ３のデータパッドＤ13
外部端子ＤＰ14：ＭＣＰ２のデータパッドＤ６及びＭＣＰ３のデータパッドＤ14
外部端子ＤＰ15：ＭＣＰ２のデータパッドＤ７及びＭＣＰ３のデータパッドＤ15
【００２７】
又、外部端子ＤＰ１６〜ＤＰ２３各々のパッドには、メモリチップＭＣＰ１のデータパッドＤ８〜Ｄ１５及びＭＣＰ３のデータパッドＤ１６〜Ｄ２３が、以下の如き対応関係にて共通に接続されている。
【００２８】
外部端子ＤＰ16：ＭＣＰ１のデータパッドＤ８及びＭＣＰ３のデータパッドＤ16
外部端子ＤＰ17：ＭＣＰ１のデータパッドＤ９及びＭＣＰ３のデータパッドＤ17
外部端子ＤＰ18：ＭＣＰ１のデータパッドＤ10及びＭＣＰ３のデータパッドＤ18
外部端子ＤＰ19：ＭＣＰ１のデータパッドＤ11及びＭＣＰ３のデータパッドＤ19
外部端子ＤＰ20：ＭＣＰ１のデータパッドＤ12及びＭＣＰ３のデータパッドＤ20
外部端子ＤＰ21：ＭＣＰ１のデータパッドＤ13及びＭＣＰ３のデータパッドＤ21
外部端子ＤＰ22：ＭＣＰ１のデータパッドＤ14及びＭＣＰ３のデータパッドＤ22
外部端子ＤＰ23：ＭＣＰ１のデータパッドＤ15及びＭＣＰ３のデータパッドＤ23
【００２９】
又、外部端子ＤＰ２４〜ＤＰ３１各々のパッドには、メモリチップＭＣＰ２のデータパッドＤ８〜Ｄ１５及びＭＣＰ３のデータパッドＤ２４〜Ｄ３１が、以下の如き対応関係にて共通に接続されている。
【００３０】
外部端子ＤＰ24：ＭＣＰ２のデータパッドＤ８及びＭＣＰ３のデータパッドＤ24
外部端子ＤＰ25：ＭＣＰ２のデータパッドＤ９及びＭＣＰ３のデータパッドＤ25
外部端子ＤＰ26：ＭＣＰ２のデータパッドＤ10及びＭＣＰ３のデータパッドＤ26
外部端子ＤＰ27：ＭＣＰ２のデータパッドＤ11及びＭＣＰ３のデータパッドＤ27
外部端子ＤＰ28：ＭＣＰ２のデータパッドＤ12及びＭＣＰ３のデータパッドＤ28
外部端子ＤＰ29：ＭＣＰ２のデータパッドＤ13及びＭＣＰ３のデータパッドＤ29
外部端子ＤＰ30：ＭＣＰ２のデータパッドＤ14及びＭＣＰ３のデータパッドＤ30
外部端子ＤＰ31：ＭＣＰ２のデータパッドＤ15及びＭＣＰ３のデータパッドＤ31
【００３１】
メモリチップＭＣＰ１〜ＭＣＰ３は同一の内部構成を有するものであり、夫々図２に示す如き内部構成を有する。
【００３２】
図２に示すように、各メモリチップＭＣＰは、記憶領域切換処理回路１、チップセレクト回路２、入出力制御回路３、メモリモジュール１００、入出力バッファ群２００1〜２００4、データセレクタ３００を含む。更にメモリチップＭＣＰは、チップ外部との信号の入出力を受け付けるパッドとして、上記データパッドＤ０〜Ｄ３１の他に、電源電圧ＶCC供給の為の電源パッド（図示せぬ）、書込信号パッドＷ、読出信号パッドＲ、オプションパッドＰ１〜Ｐ６及びアドレスパッドＡ０〜Ａ２６を備える。尚、オプションパッドＰ１〜Ｐ６は、図２に示す如き構成のメモリチップＭＣＰの複数を連動して動作させるにあたり、そのアクセスモード（後述する）を個別に設定すべく設けられたものである。例えば、論理レベル１に対応した電源電圧ＶCC及び論理レベル０に対応した接地電圧ＶSSが、図１に示す如き形態でオプションパッドＰ２、Ｐ５及びＰ６に夫々固定供給された場合、メモリチップＭＣＰ１は [第１アクセスモード]、ＭＣＰ２は [第２アクセスモード]、ＭＣＰ３は [第３アクセスモード]に夫々設定される。
【００３３】
記憶領域切換処理回路１は、アドレスパッドＡ０〜Ａ２６を介して供給された２７ビットのアドレスデータＡＤ[0-26]に対して、以下の如き処理を施すことにより内部アドレスＡin[0-26]を生成し、かかる内部アドレスＡin[0-26]中の２５ビット分の内部アドレスビットＡin[0-24]をメモリモジュール１００に供給する。又、記憶領域切換処理回路１は、かかる内部アドレスＡin[0-26]中の内部アドレスビットＡin[24]、Ａin[25]及びＡin[26]をチップセレクト回路２に供給する。
【００３４】
図３は、記憶領域切換処理回路１の内部構成を示す図である。
【００３５】
図３において、バッファ群Ｇ３０は、アドレスパッドＡ０〜Ａ２６各々を介して供給されたアドレスデータＡＤ[0-26]中の第２４ビットを除く第０〜２３、２５及び２６ビットを、内部アドレスビットＡin[０]〜Ａin[23]、Ａin[25]及びＡin[26]として出力する。ノアゲートＧ３１は、上記アドレスデータＡＤ[0-26]中の第２５ビットであるアドレスビットＡＤ[25]と、オプションパッドＰ２を介して供給されたチップ設定ビットＯＰ２との論理和を求め、その論理和結果の論理レベルを反転させた信号をノアゲートＧ３２に供給する。ノアゲートＧ３２は、ノアゲートＧ３１から供給された信号と、オプションパッドＰ６を介して供給されたチップ設定ビットＯＰ６との論理和を求め、その論理和結果の論理レベルを反転させた信号をナンドゲートＧ３３に供給する。ナンドゲートＧ３３は、ノアゲートＧ３２から供給された信号と、オプションパッドＰ５を介して供給されたチップ設定ビットＯＰ５との論理積を求め、その論理積結果の論理レベルを反転させた信号を論理レベル反転回路１３に供給する。論理レベル反転回路１３は、トライステートバッファＧ３４及びＧ３５と、インバータＧ３６及びＧ３６とから構成される。トライステートバッファＧ３４は、ナンドゲートＧ３３から供給された信号が論理レベル１である場合にはその出力端子をハイインピーダンス状態にする。一方、ナンドゲートＧ３３から供給された信号が論理レベル０である場合には、トライステートバッファＧ３４は、アドレスデータＡＤ[0-26]中の第２４ビットであるアドレスビットＡＤ[24]の論理レベルを反転させた信号を、内部アドレスビットＡin[24]としてその出力端子から出力する。インバータＧ３６は、ナンドゲートＧ３３から供給された信号の論理レベルを反転させた信号をトライステートバッファＧ３５の制御端子に供給する。インバータＧ３７は、アドレスビットＡＤ[24]の論理レベルを反転させた信号をトライステートバッファＧ３５の入力端子に供給する。トライステートバッファＧ３５は、インバータＧ３６から供給された信号が論理レベル１である場合にはその出力端子をハイインピーダンス状態にする。一方、インバータＧ３６から供給された信号が論理レベル０である場合には、トライステートバッファＧ３５は、インバータＧ３７から供給された信号の論理レベルを反転させた信号を、内部アドレスビットＡin[24]としてその出力端子から出力する。トライステートバッファＧ３４及びＧ３５各々の出力端子は互いに接続されている。すなわち、論理レベル反転回路１３は、ナンドゲートＧ３３から供給された信号が論理レベル１である場合には、アドレスビットＡＤ[24]をそのまま内部アドレスビットＡin[24]として出力する。一方、ナンドゲートＧ３３から供給された信号が論理レベル０である場合には、論理レベル反転回路１３は、アドレスビットＡＤ[24]の論理レベルを反転させたものを内部アドレスビットＡin[24]として出力するのである。
【００３６】
すなわち、記憶領域切換処理回路１は、アドレスパッドＡ０〜Ａ２６各々を介して供給されたアドレスデータＡＤ[0-26]中のＡＤ[24]を除く他のアドレスビット各々は、これらをそのまま内部アドレスビットＡin[０]〜Ａin[23]、Ａin[25]及びＡin[26]として出力する。ただし、アドレスデータＡＤ[0-26]中のアドレスビットＡＤ[24]に対しては、上記の如きチップ設定ビットＯＰ２、ＯＰ５、ＯＰ６及びアドレスビットＡＤ[25]各々の論理レベルによって決定する[モード]に応じて、このアドレスビットＡＤ[24]の論理レベルを反転又は非反転させたものを内部アドレスビットＡin[24]とする。つまり、記憶領域切換処理回路１は、後述するメモリモジュール１００で記憶番地を決定する為のアドレスの最上位ビットである第２４番目のアドレスビットＡＤ[24]に対してのみ以下の如き処理を施すのである。
【００３７】
図４は、かかる記憶領域切換処理回路１によるアドレスビットＡＤ[24]に対する処理動作を表す図である。
【００３８】
図４に示すように、チップ設定ビットＯＰ５及びＯＰ６が共に論理レベル［１］であり且つチップ設定ビットＯＰ２が論理レベル０である場合には[第３アクセスモード]となる。よって、この際、メモリチップＭＣＰ３に構築された記憶領域切換処理回路１は、図４に示す如く、アドレスビットＡＤ[24]をそのまま内部アドレスビットＡin[24]として出力する。又、図４に示すように、チップ設定ビットＯＰ５、ＯＰ６及びＯＰ２が夫々論理レベル［１］、［０］、［１］である場合には[第２アクセスモード]となる。よって、この際、メモリチップＭＣＰ２に構築された記憶領域切換処理回路１は、図４に示す如く、アドレスビットＡＤ[24]の論理レベルを反転させたものを内部アドレスビットＡin[24]として出力する。又、図４に示すように、チップ設定ビットＯＰ５、ＯＰ６及びＯＰ２が夫々論理レベル［１］、［０］、［０］である場合には[第１アクセスモード]となる。よって、この際、メモリチップＭＣＰ１に構築された記憶領域切換処理回路１は、図４に示す如く、アドレスビットＡＤ[25]が論理レベル「０」である場合にはアドレスビットＡＤ[24]をそのまま内部アドレスビットＡin[24]として出力する。一方、アドレスビットＡＤ[25]が論理レベル「１」である場合にはアドレスビットＡＤ[24]の論理レベルを反転させたものを内部アドレスビットＡin[24]として出力する。この際、内部アドレスビットＡin[24]は、メモリモジュール１００におけるアドレスの最上位ビットである。よって、内部アドレスビットＡin[24]が例えば論理レベル０である場合には、メモリモジュール１００の全記憶領域を所定番地を境界にして高番地領域と低番地領域とに２分した際の低番地領域に属するワードライン各々がアクセス対象となり、その領域中から内部アドレスビットＡin[0]〜[23]によって示される１つのワードラインに対してアクセス（書込、読出）が為される。一方、内部アドレスビットＡin[24]が論理レベル１である場合には、メモリモジュール１００の高番地領域に属するワードライン各々がアクセス対象となり、その領域中から内部アドレスビットＡin[0]〜[23]によって示される１つのワードラインに対してアクセス（書込、読出）が為されることになる。
【００３９】
従って、記憶領域切換処理回路１では、チップ設定ビット（ＯＰ２、ＯＰ５、ＯＰ６）及びＡin[25]に応じて、メモリモジュール１００における最上位のアドレスビットＡＤ[24]の論理レベルを反転させることにより、アクセス対象とすべき記憶領域（高番地領域及び低番地領域の内の一方）を、各メモリチップＭＣＰ毎に個別に設定可能としている。
【００４０】
チップセレクト回路２は、上記内部アドレスビットＡin[24]〜Ａin[26]、及びオプションパッドＰ１〜Ｐ６各々を介して供給されたチップ設定ビットＯＰ１〜ＯＰ６に基づき、図１に示す如きメモリチップＭＣＰ１〜ＭＣＰ３を、２チップ動作又は３チップ動作させる為のチップセレクト信号ＣＳを生成する。
【００４１】
図５は、かかるチップセレクト回路２の内部構成を示す図である。
【００４２】
図５に示すように、チップセレクト回路２は、２チップ制御部１０及び３チップ制御部１１及びセレクタ１２から構成される。
【００４３】
２チップ制御部１０におけるノアゲートＧ１は、上述した如き内部アドレスＡin[0-26]中の第２５ビットである内部アドレスビットＡin[25]と、上記チップ設定ビットＯＰ１との論理和を求め、その論理和結果の論理レベルを反転させた信号をナンドゲートＧ２及びノアゲートＧ３各々に供給する。ナンドゲートＧ２は、ノアゲートＧ１から供給された信号と、上記チップ設定ビットＯＰ２との論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ４に供給する。ノアゲートＧ３は、ノアゲートＧ１から供給された信号と、上記チップ設定ビットＯＰ２との論理和を求め、その論理和結果の論理レベルを反転させた信号をインバータＧ５に供給する。インバータＧ５は、ノアゲートＧ３から供給された信号の論理レベルを反転させた信号をナンドゲートＧ４に供給する。ナンドゲートＧ４は、上記ナンドゲートＧ２及びインバータＧ５各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ６に供給する。ノアゲートＧ７は、上述した如き内部アドレスＡin[0-26]中の第２６ビットである内部アドレスビットＡin[26]と、上記チップ設定ビットＯＰ３との論理和を求め、その論理和結果の論理レベルを反転させた信号をナンドゲートＧ８及びノアゲートＧ９各々に供給する。ナンドゲートＧ８は、ノアゲートＧ７から供給された信号と、上記チップ設定ビットＯＰ４との論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ１０に供給する。ノアゲートＧ９は、ノアゲートＧ７から供給された信号と、上記チップ設定ビットＯＰ４との論理和を求め、その論理和結果の論理レベルを反転させた信号をインバータＧ１１に供給する。インバータＧ１１は、ノアゲートＧ９から供給された信号の論理レベルを反転させた信号をナンドゲートＧ１０に供給する。ナンドゲートＧ１０は、上記ナンドゲートＧ８及びインバータＧ１１各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ６に供給する。ナンドゲートＧ６は、上記ナンドゲートＧ４及びＧ１０各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をインバータＧ１２に供給する。インバータＧ１２は、かかるナンドゲートＧ６から供給された信号の論理レベルを反転させた信号を、２チップ動作を実行する場合に用いるチップセレクト信号ＣＳ１としてセレクタ１２に供給する。
【００４４】
すなわち、２チップ制御部１０は、内部アドレスビットＡin[25]及びＡin[26]、チップ設定ビットＯＰ１〜ＯＰ４に基づき、単一のパッケージ内に８個までの偶数個のメモリチップ（ＭＣＰ１〜ＭＣＰ８）を実装した際に、各メモリチップを図６に示す如き組み合わせで２チップ動作させるべきチップセレクト信号ＣＳ１を生成するのである。
【００４５】
例えば、図６において、内部アドレスビットＡin[25]及びＡin[26]、チップ設定ビットＯＰ１〜ＯＰ４が夫々論理レベル「０」、「０」、「０」、「１」、「０」、「１」である場合には、メモリチップＭＣＰ１及びＭＣＰ２内に形成されている２チップ制御部１０のみが、論理レベル「１」を有するチップセレクト信号ＣＳ１を生成する。又、図６において、内部アドレスビットＡin[25]及びＡin[26]、チップ設定ビットＯＰ１〜ＯＰ４が夫々論理レベル「０」、「１」、「０」、「０」、「０」、「１」である場合には、メモリチップＭＣＰ３及びＭＣＰ４内に形成されている２チップ制御部１０のみが、論理レベル「１」を有するチップセレクト信号ＣＳ１を生成する。
【００４６】
図５において、３チップ制御部１１におけるインバータＧ１３は、チップ設定ビットＯＰ２の論理レベルを反転させた信号をナンドゲートＧ１４及びＧ１５に供給する。インバータＧ１６は、上記内部アドレスビットＡin[24]の論理レベルを反転させた信号を上記ナンドゲートＧ１４及びＧ１７に供給する。ナンドゲートＧ１４は、上記インバータＧ１３及びＧ１６各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ１８に供給する。インバータＧ１９は、上記内部アドレスビットＡin[25]の論理レベルを反転させた信号をナンドゲートＧ２０及びＧ２１に供給する。ナンドゲートＧ２０は、上記チップ設定ビットＯＰ２と、インバータＧ１９から供給された信号との論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ１８に供給する。ナンドゲートＧ１８は、上記ナンドゲートＧ１４及びＧ２０各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ２２に供給する。インバータＧ２３は、上記チップ設定ビットＯＰ６の論理レベルを反転させた信号をナンドゲートＧ２２に供給する。ナンドゲートＧ２２は、上記ナンドゲートＧ１８及びインバータＧ２３各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ２４に供給する。ナンドゲートＧ２１は、インバータＧ１９から供給された信号と上記内部アドレスビットＡin[24]との論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ２５に供給する。ナンドゲートＧ１７は、上記内部アドレスビットＡin[25]と、インバータＧ１６から供給された信号との論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ２５に供給する。ナンドゲートＧ２５は、上記ナンドゲートＧ１７及びＧ２１各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ１５に供給する。ナンドゲートＧ１５は、ナンドゲートＧ２５及びインバータＧ１３各々から供給された信号同士の論理積の結果と、上記チップ設定ビットＯＰ６との論理積を求め、その結果の論理レベル反転させた信号をナンドゲートＧ２４に供給する。ナンドゲートＧ２４は、上記ナンドゲートＧ１５及びＧ２２各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号を、３チップ制御を実行する場合に用いるチップセレクト信号ＣＳ２としてセレクタ１２に供給する。
【００４７】
すなわち、３チップ制御部１１は、チップ設定ビットＯＰ２、ＯＰ５、ＯＰ６、内部アドレスビットＡin[24]及びＡin[25]に基づき、図７に示す如き組み合わせで図１に示す如き３個（奇数）のメモリチップＭＣＰ１〜ＭＣＰ３を３チップ制御させるべきチップセレクト信号ＣＳ２を生成するのである。
【００４８】
例えば、メモリチップＭＣＰ１には、図１に示すように、チップ設定ビットＯＰ２、ＯＰ５、ＯＰ６各々に、論理レベル「０」、「１」、「０」に対応した電圧が夫々固定印加されている。又、メモリチップＭＣＰ２には、図１に示すように、チップ設定ビットＯＰ２、ＯＰ５、ＯＰ６各々に、論理レベル「１」、「０」、「１」に対応した電圧が夫々固定印加されている。又、メモリチップＭＣＰ２には、図１に示すように、チップ設定ビットＯＰ２、ＯＰ５、ＯＰ６各々に、論理レベル「１」、「１」、「０」に対応した電圧が夫々固定印加されている。よって、図７に示す如く、内部アドレスビットＡin[25]及びＡin[24]が夫々論理レベル「０」、「０」である場合には、メモリチップＭＣＰ１〜ＭＣＰ３の内のＭＣＰ１及びＭＣＰ２内に形成されている３チップ制御部１１のみが、これらＭＣＰ１及びＭＣＰ２を動作させるべき論理レベル「１」のチップセレクト信号ＣＳ２をセレクタ１２に供給する。又、図７に示す如く、内部アドレスビットＡin[25]及びＡin[24]が夫々論理レベル「０」、「１」である場合には、メモリチップＭＣＰ１〜ＭＣＰ３の内のＭＣＰ２及びＭＣＰ３内に形成されている３チップ制御部１１のみが、これらＭＣＰ２及びＭＣＰ３を動作させるべき論理レベル「１」のチップセレクト信号ＣＳ２をセレクタ１２に供給する。又、図７に示す如く、内部アドレスビットＡin[25]及びＡin[24]が夫々論理レベル「１」、「０」である場合には、メモリチップＭＣＰ１〜ＭＣＰ３の内のＭＣＰ１及びＭＣＰ３内に形成されている３チップ制御部１１のみが、これらＭＣＰ１及びＭＣＰ３を動作させるべき論理レベル「１」のチップセレクト信号ＣＳ２をセレクタ１２に供給する。
【００４９】
セレクタ１２は、トライステートバッファＧ２６及びＧ２７と、インバータＧ２８及びＧ２９とから構成される。トライステートバッファＧ２６は、チップ設定ビットＯＰ５が論理レベル１である場合にはその出力端子をハイインピーダンス状態にする。一方、チップ設定ビットＯＰ５が論理レベル０である場合には、トライステートバッファＧ２６は、２チップ制御部１０から供給されたチップセレクト信号ＣＳ１の論理レベルを反転させた信号を、その出力端子を介してインバータＧ２９に送出する。トライステートバッファＧ２７は、インバータＧ２８から供給された信号、つまりチップ設定ビットＯＰ５の論理レベルを反転させた信号が論理レベル１である場合にはその出力端子をハイインピーダンス状態にする。一方、チップ設定ビットＯＰ５の論理レベルを反転させた信号が論理レベル０である場合には、トライステートバッファＧ２７は、３チップ制御部１１から供給されたチップセレクト信号ＣＳ２の論理レベルを反転させた信号を、その出力端子を介してインバータＧ２９に送出する。インバータＧ２９は、トライステートバッファＧ２６及びＧ２７の内の一方から供給された、チップセレクト信号（ＣＳ１又はＣＳ２）の論理レベルを反転させた信号の論理レベルを更に反転させた信号を、最終的なチップセレクト信号
ＣＳとして出力する。かかる構成により、セレクタ１２は、上記チップ設定ビットＯＰ５が論理レベル０を表す場合には、上記チップセレクト信号ＣＳ１及びＣＳ２各々の内からＣＳ１の方を選択し、これをチップセレクト信号ＣＳとして出力する。一方、上記チップ設定ビットＯＰ５が論理レベル１を表す場合には、セレクタ１２は、上記チップセレクト信号ＣＳ１及びＣＳ２各々の内からＣＳ２の方を選択し、これをチップセレクト信号ＣＳとして出力するのである。よって、図１に示す如き３つのメモリチップＭＣＰ１〜ＭＣＰ３に対して３チップ制御を実施する場合には、図１に示すように、メモリチップＭＣＰ１〜ＭＣＰ３各々のオプションパッドＰ５に電源電圧ＶSSを固定供給することにより、チップ設定ビットＯＰ５を論理レベル「１」固定にする。
【００５０】
チップセレクト回路２は、上記の如きチップセレクト信号ＣＳを図２に示す如き入出力バッファ群２００1〜２００4各々に供給する。
【００５１】
入出力制御回路３は、アドレスパッドＡ２４を介して供給されたアドレスビットＡＤ[24]、及び上記チップ設定ビットＯＰ５及びＯＰ６に基づき、入出力バッファ群２００1〜２００4各々を制御すべき入出力選択信号ＩＯSEL、ＩＯＶSEL、及び入出力制御信号ＩＯCONを生成する。
【００５２】
図８は、入出力制御回路３の内部構成を示す図である。
【００５３】
図８において、ナンドゲートＧ３７は、上記チップ設定ビットＯＰ５と、チップ設定ビットＯＰ６との論理積を求め、その論理積結果の論理レベルを反転させた信号をインバータＧ３８及びノアゲートＧ３９に供給する。インバータＧ３８は、ナンドゲートＧ３７から供給された信号の論理レベルを反転させた信号を入出力制御信号ＩＯCONとして出力する。インバータＧ４０は、上記アドレスビットＡＤ[24]の論理レベルを反転させた信号をノアゲートＧ３９に供給する。ノアゲートＧ３９は、ナンドゲートＧ３７から供給された信号と、インバータＧ４０から供給された信号との論理和を求め、その論理和結果の論理レベルを反転させた信号を入出力選択信号ＩＯSELとして出力する。インバータＧ３９０は、入出力選択信号ＩＯSELの論理レベルを反転させた信号を入出力選択信号ＩＯＶSELとして出力する。
【００５４】
すなわち、入出力制御回路３は、図９に示す如き真理値表示に従って、アドレスビットＡＤ[24]、及び上記チップ設定ビットＯＰ５及びＯＰ６に応じた論理レベルを有する入出力制御信号ＩＯCON、入出力選択信号ＩＯSEL及びＩＯＶSELを生成する。そして、入出力制御回路３は、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL各々を、入出力バッファ群２００1、２００3及びデータセレクタ３００に供給すると共に、入出力制御信号ＩＯCON及び入出力選択信号ＩＯＶSEL各々を入出力バッファ群２００2及び２００4各々に供給する。
【００５５】
メモリモジュール１００は、書込信号パッドＷを介して供給された書込信号に応じて、データセレクタ３００から供給された３２ビット分の書込データＤWR[0-31]を、そのデータ入力端ＤＩ[0-31]を介して取り込み、これを上記内部アドレスビットＡin[0-24]によって示される番地に記憶する。又、メモリモジュール１００は、読出信号パッドＲを介して供給された出力イネーブル信号ＯＥに応じて、内部アドレスビットＡin[0-24]によって示される番地に記憶されている３２ビットの書込データＤWR[0-31]を読み出し、これを３２ビットの読出データＤRD[0-31]とし、データ出力端ＤＯ[0-31]を介してデータセレクタ３００へ送出する。
【００５６】
入出力バッファ群２００1は、データパッドＤ０〜Ｄ７各々を介して供給された８ビットのデータビット各々を取り込み、これらを入力データビットＤin[0]〜Ｄin[7]としてデータセレクタ３００に供給する。又、入出力バッファ群２００1は、データセレクタ３００から供給された８ビットの出力データビットＤout[0]〜Ｄout[7]を夫々対応するデータパッドＤ０〜Ｄ７に送出する。入出力バッファ群２００2は、データパッドＤ８〜Ｄ１５各々を介して供給された８ビットのデータビット各々を取り込み、これらを入力データビットＤin[8]〜Ｄin[15]としてデータセレクタ３００に供給する。又、入出力バッファ群２００2は、データセレクタ３００から供給された８ビットの出力データビットＤout[8]〜Ｄout[15]を夫々対応するデータパッドＤ８〜Ｄ１５に送出する。入出力バッファ群２００3は、データパッドＤ１６〜Ｄ２３各々を介して供給された８ビットのデータビット各々を取り込み、これらを入力データビットＤin[16]〜Ｄin[23]としてデータセレクタ３００に供給する。又、入出力バッファ群２００3は、データセレクタ３００から供給された８ビットの出力データビットＤout[16]〜Ｄout[23]を夫々対応するデータパッドＤ１６〜Ｄ２３に送出する。入出力バッファ群２００4は、データパッドＤ２４〜Ｄ３１各々を介して供給された８ビットのデータビット各々を取り込み、これらを入力データビットＤin[24]〜Ｄin[31]としてデータセレクタ３００に供給する。又、入出力バッファ群２００4は、データセレクタ３００から供給された８ビットの出力データビットＤout[24]〜Ｄout[31]を夫々対応するデータパッドＤ２４〜Ｄ３１に送出する。
【００５７】
入出力バッファ群２００1〜２００4は、夫々が同一の内部構成を有し、上述した如きチップセレクト信号ＣＳ、出力イネーブル信号ＯＥ、上記入出力制御信号ＩＯCON、入出力選択信号ＩＯSEL（又はＩＯＶSEL）に応じて、上述した如き入力動作及び出力動作の切り替えを行う。
【００５８】
図１０は、入出力バッファ群２００1〜２００4各々に搭載されている１ビット分の入出力バッファの構成を示す図である。
【００５９】
図１０に示されるように、１ビット分の入出力バッファは、入力バッファ４と出力バッファ５とから構成される。
【００６０】
入力バッファ４において、ナンドゲートＧ４１は、上記入出力選択信号ＩＯSEL（又はＩＯＶSEL）と、入出力制御信号ＩＯCONとのとの論理積を求め、その論理積結果の論理レベルを反転させた信号をインバータＧ４２に供給する。インバータＧ４２は、ナンドゲートＧ４１から供給された信号の論理レベルを反転させた信号をナンドゲートＧ４３に供給する。ナンドゲートＧ４３は、インバータＧ４２から供給された信号と、上記チップセレクト信号ＣＳとの論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ４４に供給する。インバータＧ４５は、入出力制御信号ＩＯCONの論理レベルを反転させた信号をナンドゲートＧ４６に供給する。ナンドゲートＧ４６は、インバータＧ４５から供給された信号と、上記チップセレクト信号ＣＳとの論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ４４に供給する。ナンドゲートＧ４４は、上記ナンドゲートＧ４３及びＧ４６各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をインバータＧ４７に供給する。インバータＧ４７は、ナンドゲートＧ４４から供給された信号の論理レベルを反転させた信号をｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、単にｐ型トランジスタと称する）としてのｐ型トランジスタＧ４８、及びｎチャネル型のＭＯＳトランジスタ（以下、単にｎ型トランジスタと称する）としてのｎ型トランジスタＧ４９各々のゲート端子に供給する。ｐ型トランジスタＧ４８のソース端子には、電源電圧ＶCCが印加されており、そのドレイン端子はｐ型トランジスタＧ５０のソース端子に接続されている。ｐ型トランジスタＧ５０のドレイン端子はｎ型トランジスタＧ４９及び５１各々のソース端子と、インバータＧ５２の入力端子に夫々接続されている。ｎ型トランジスタＧ４９及び５１各々のドレイン端子には接地電圧ＶSSが印加されている。インバータＧ５２は、その入力端子に論理レベル１に対応した電圧ＶCCが印加されている場合には、論理レベル０に対応した信号を入力データビットＤin[Ｎ]（Ｎ：０〜31）としてデータセレクタ３００に供給する。ｎ型トランジスタＧ５１のゲート端子及びｐ型トランジスタＧ５０ののゲート端子は、データパッドＤ[Ｎ]（Ｎ：０〜31）に共通に接続されている。
【００６１】
すなわち、入力バッファ４は、チップセレクト信号ＣＳが論理レベル１であり且つ入出力制御信号ＩＯCONが論理レベル０である場合、又は、チップセレクト信号ＣＳ、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）が共に論理レベル１である場合に限り、そのデータパッドＤ[Ｎ]を介して入力されたデータビットを、入力データビットＤin[Ｎ]として取り込む。
【００６２】
一方、出力バッファ５において、ナンドゲートＧ６１は、上記入出力選択信号ＩＯSEL（又はＩＯＶSEL）と、入出力制御信号ＩＯCONとのとの論理積を求め、その論理積結果の論理レベルを反転させた信号をインバータＧ６２に供給する。インバータＧ６２は、ナンドゲートＧ６１から供給された信号の論理レベルを反転させた信号をナンドゲートＧ６３に供給する。ナンドゲートＧ６３は、インバータＧ６２から供給された信号と、出力イネーブル信号ＯＥと、上記チップセレクト信号ＣＳとの論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ６４に供給する。インバータＧ６５は、入出力制御信号ＩＯCONの論理レベルを反転させた信号をナンドゲートＧ６６に供給する。ナンドゲートＧ６６は、インバータＧ６５から供給された信号と、上記出力イネーブル信号ＯＥと、上記チップセレクト信号ＣＳとの論理積を求め、その論理積結果の論理レベルを反転させた信号をナンドゲートＧ６４に供給する。ナンドゲートＧ６４は、上記ナンドゲートＧ６３及びＧ６６各々から供給された信号同士の論理積を求め、その論理積結果の論理レベルを反転させた信号をインバータＧ６７及びｎ型トランジスタＧ６８のゲート端子に供給する。インバータＧ６７は、ナンドゲートＧ６４から供給された信号の論理レベルを反転させた信号をｐ型トランジスタＧ６９のゲート端子に供給する。インバータＧ７０は、データセレクタ３００から供給された出力データＤout[Ｎ]（Ｎ：０〜３１）の論理レベルを反転させた信号を、ｐ型トランジスタＧ７１及びｎ型トランジスタＧ７２各々のゲート端子に供給する。ｐ型トランジスタＧ７１のソース端子には、電源電圧ＶCCが印加されており、そのドレイン端子はｐ型トランジスタＧ６９のソース端子に接続されている。ｎ型トランジスタＧ７２のドレイン端子には接地電圧ＶSSが印加されており、そのソース端子は、ｎ型トランジスタＧ６８のドレイン端子に接続されている。ｎ型トランジスタＧ６８のソース端子及びｐ型トランジスタＧ６９のドレイン端子が、上記データパッドＤ[Ｎ]に共通に接続されている。
【００６３】
すなわち、出力バッファ５は、チップセレクト信号ＣＳ、出力イネーブル信号ＯＥ、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）が共に論理レベル１である場合、又は、チップセレクト信号ＣＳ及び出力イネーブル信号ＯＥが共に論理レベル１であり且つ入出力制御信号ＩＯCONが論理レベル０である場合に限り、データセレクタ３００から供給された出力データＤout[Ｎ]をデータパッドＤ[Ｎ]に送出する。一方、チップセレクト信号ＣＳ、出力イネーブル信号ＯＥ、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）各々が上記以外の論理レベルである場合には、出力バッファ５は、データパッドＤ[Ｎ]への接続ラインをハイインピーダンス状態にする。
【００６４】
データセレクタ３００は、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）に基づき、入出力バッファ群２００1〜２００4から供給された入力データＤin[0-31]におけるビット順位を以下の如く８ビット単位で組み替えたものを書込データＤWR[0-31]として、メモリモジュール１００に供給する。更に、データセレクタ３００は、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）に基づき、メモリモジュール１００から読み出された読出データＤRD[0-31]におけるビット順位を以下の如く８ビット単位で組み替えたものを出力データＤout[0-31]として、入出力バッファ群２００1〜２００4各々に供給する。
【００６５】
図１１は、データセレクタ３００の構成を示す図である。
【００６６】
図１１において、２ＴＯ１セレクタ１３は、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）が共に論理レベル０、又はいずれか一方が論理レベル１となる場合には、入出力バッファ群２００1から供給された入力データビットＤin[0]〜[7]を、夫々書込データビットＤWR[0]〜[7]としてメモリモジュール１００に供給する。一方、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）が共に論理レベル１である場合には、２ＴＯ１セレクタ１３は、入出力バッファ群２００2から供給された入力データビットＤin[8]〜[15]を、夫々書込データビットＤWR[0]〜[7]としてメモリモジュール１００に供給する。
【００６７】
３ＴＯ１セレクタ１４は、入出力バッファ群２００2から供給された入力データビットＤin[8]〜[15]と、入出力バッファ群２００3から供給された入力データビットＤin[16]〜[23]と、入出力バッファ群２００4から供給された入力データビットＤin[24]〜[31]との内から、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）にて示される入力データビット群を選択する。そして、３ＴＯ１セレクタ１４は、この選択された８ビットの入力データビット各々を、書込データビットＤWR[8]〜[15]としてメモリモジュール１００に供給する。
【００６８】
図１２は、かかる３ＴＯ１セレクタ１４の内部構成の一例を示す図である。
【００６９】
図１２に示すように、３ＴＯ１セレクタ１４は、ナンドゲートＧ８１、２ＴＯ１セレクタＳ１及びＳ２から構成される。ナンドゲートＧ８１は、上記入出力選択信号ＩＯSEL（又はＩＯＶSEL）と、入出力制御信号ＩＯCONとのとの論理積を求め、その論理積結果の論理レベルを反転させた信号を２ＴＯ１セレクタＳ１に供給する。２ＴＯ１セレクタＳ１は、トライステートバッファＧ８２及びＧ８３と、インバータＧ８４及びＧ８５とから構成される。トライステートバッファＧ８２は、ナンドゲートＧ８１から供給された信号が論理レベル１である場合にはその出力端子をハイインピーダンス状態にする。一方、ナンドゲートＧ８１から供給された信号が論理レベル０である場合には、トライステートバッファＧ８２は、上記入力データビットＤin[24]〜[31]各々の論理レベルを反転させた８ビットの信号を、その出力端子を介してインバータＧ８５に送出する。インバータＧ８４は、ナンドゲートＧ８１から供給された信号の論理レベルを反転させた信号をトライステートバッファＧ８３の制御端子に供給する。トライステートバッファＧ８３は、インバータＧ８４から供給された信号が論理レベル１である場合にはその出力端子をハイインピーダンス状態にする。一方、インバータＧ８４から供給された信号が論理レベル０である場合には、トライステートバッファＧ８３は、上記入力データビットＤin[16]〜[23]各々の論理レベルを反転させた８ビットの信号を、その出力端子を介してインバータＧ８５に送出する。尚、トライステートバッファＧ８２及びＧ８３各々の出力端子は互いに接続されている。インバータＧ８５は、トライステートバッファＧ８２及びＧ８３各々の出力端子を介して供給された８ビットの信号の各ビットの論理レベルを反転させた８ビットの信号（Ｄin[16]〜[23]、又はＤin[24]〜[31]に相当）を２ＴＯ１セレクタＳ２に供給する。２ＴＯ１セレクタＳ２は、トライステートバッファＧ８６及びＧ８７と、インバータＧ８８及びＧ８９とから構成される。トライステートバッファＧ８６は、入出力制御信号ＩＯCONが論理レベル１を示す場合にはその出力端子をハイインピーダンス状態にする。一方、この入出力制御信号ＩＯCONが論理レベル０を示す場合には、トライステートバッファＧ８６は、上記入力データビットＤin[8]〜[15]各々の論理レベルを反転させた８ビットの信号を、その出力端子を介してインバータＧ８９に送出する。インバータＧ８８は、上記の入出力制御信号ＩＯCONの論理レベルを反転させた信号をトライステートバッファＧ８７の制御端子に供給する。トライステートバッファＧ８７は、インバータＧ８８から供給された信号が論理レベル１である場合にはその出力端子をハイインピーダンス状態にする。一方、インバータＧ８８から供給された信号が論理レベル０である場合には、トライステートバッファＧ８７は、上記２ＴＯ１セレクタＳ１から供給された８ビットの信号（Ｄin[16]〜[23]、又はＤin[24]〜[31]に相当）の各ビットの論理レベルを反転させた信号を、その出力端子を介してインバータＧ８９に送出する。尚、トライステートバッファＧ８６Ｇ８７各々の出力端子は互いに接続されている。インバータＧ８９は、トライステートバッファＧ８６及びＧ８７各々の出力端子に供給された８ビットの信号の各ビットの論理レベルを反転させた８ビットの信号を、書込データビットＤWR[8]〜[15]として出力する。
【００７０】
かかる構成により、３ＴＯ１セレクタ１４は、入出力制御信号ＩＯCONが論理レベル０である場合には、入出力選択信号ＩＯSEL（又はＩＯＶSEL）に拘わらず、入出力バッファ群２００2から供給された入力データビットＤin[8]〜[15]を、書込データビットＤWR[8]〜[15]としてメモリモジュール１００に供給する。又、３ＴＯ１セレクタ１４は、入出力制御信号ＩＯCONが論理レベル１であり且つ入出力選択信号ＩＯSEL（又はＩＯＶSEL）が論理レベル０である場合には、入出力バッファ群２００3から供給された入力データビットＤin[16]〜[23]を、書込データビットＤWR[8]〜[15]としてメモリモジュール１００に供給する。そして、３ＴＯ１セレクタ１４は、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）が共に論理レベル１である場合には、入出力バッファ群２００4から供給された入力データビットＤin[24]〜[31]を、書込データビットＤWR[8]〜[15]としてメモリモジュール１００に供給するのである。バッファ１５は、入出力バッファ群２００3から供給された入力データビットＤin[16]〜[23]をそのまま書込データビットＤWR[16]〜[23]としてメモリモジュール１００に供給する。バッファ１６は、入出力バッファ群２００4から供給された入力データビットＤin[24]〜[31]をそのまま書込データビットＤWR[24]〜[31]としてメモリモジュール１００に供給する。
【００７１】
バッファ１７は、メモリモジュール１００から読み出された読出データビットＤRD[0]〜ＤRD[7]をそのまま出力データビットＤout[0]〜[7]として入出力バッファ群２００1に供給する。２ＴＯ１セレクタ１８は、入出力制御信号ＩＯCONが論理レベル０である場合には、メモリモジュール１００から読み出された読出データビットＤRD[8]〜ＤRD[15]を出力データビットＤout[8]〜[15]として入出力バッファ群２００2に供給する。一方、入出力制御信号ＩＯCONが論理レベル１である場合には、２ＴＯ１セレクタ１８は、メモリモジュール１００から読み出された読出データビットＤRD[0]〜ＤRD[7]を出力データビットＤout[8]〜[15]として入出力バッファ群２００2に供給する。２ＴＯ１セレクタ１９は、入出力制御信号ＩＯCONが論理レベル０である場合には、メモリモジュール１００から読み出された読出データビットＤRD[16]〜ＤRD[23]を出力データビットＤout[16]〜[23]として入出力バッファ群２００3に供給する。一方、入出力制御信号ＩＯCONが論理レベル１である場合には、２ＴＯ１セレクタ１９は、メモリモジュール１００から読み出された読出データビットＤRD[8]〜ＤRD[15]を出力データビットＤout[16]〜[23]として入出力バッファ群２００3に供給する。２ＴＯ１セレクタ２０は、入出力制御信号ＩＯCONが論理レベル０である場合には、メモリモジュール１００から読み出された読出データビットＤRD[24]〜ＤRD[31]を出力データビットＤout[24]〜[31]として入出力バッファ群２００4に供給する。一方、入出力制御信号ＩＯCONが論理レベル１である場合には、２ＴＯ１セレクタ２０は、メモリモジュール１００から読み出された読出データビットＤRD[8]〜ＤRD[15]を出力データビットＤout[24]〜[31]として入出力バッファ群２００4に供給する。尚、上記２ＴＯ１セレクタ１３及び１８〜２０各々は、図１２に示される２ＴＯ１セレクタＳ２と同一の内部構成で実現する。
【００７２】
上述した如き構成により、データセレクタ３００は、データ読出時には、メモリモジュール１００から読み出された読出データビットＤRD[0]〜ＤRD[31]を、入出力制御信号ＩＯCONの論理レベルに応じて、図１３に示す如き形態で出力データビットＤout[0]〜[31]各々に割り当てて、入出力バッファ群２００1〜２００4に送出する。一方、データ書込時には、データセレクタ３００は、入出力バッファ群２００1〜２００4から供給された入力データビットＤin[0]〜Ｄin[31]を、入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）各々の論理レベルに応じて、図１４に示す如き形態でメモリモジュール１００の入力データビット[0]〜[31]各々に割り当てて、メモリモジュール１００に送出する。
【００７３】
以下に、夫々が、図３〜図１４に示す構成及び動作を行う３つのメモリーチップＭＣＰ（ＭＣＰ１〜ＭＣＰ３）によって１つのメモリを構築した、図１に示す如き半導体メモリ装置の動作について説明する。
【００７４】
尚、３つのメモリーチップＭＣＰ各々のオプションパッドＰ２、Ｐ５及びＰ６に、夫々論理レベル１に対応した電源電圧ＶCC、及び論理レベル０に対応した接地電圧ＶSSを図１に示す如き形態で固定供給することにより、メモリチップＭＣＰ１〜ＭＣＰ３を夫々、[第１アクセスモード]、[第２アクセスモード]、[第３アクセスモード]に設定する。
【００７５】
この際、アドレスデータビットＡＤ[24]及びＡＤ[25]に基づき、ＭＣＰ１〜ＭＣＰ３各々毎に、図１５に示す如きメモリモジュール１００の全記憶領域を２分する低番地領域ＭL及び高番地領域ＭHに対して、図１６（ａ）〜図１６（ｃ）に示す如き形態でデータアクセス（書込、読出）が為されることになる。尚、図１５に示すように、低番地領域ＭLは、メモリモジュール１００における第０番地〜第Ｗ番地にて示される全記憶領域内において、第（Ｗ／２）番地よりも小なる番地に属する領域であり、高番地領域ＭHは、第（Ｗ／２）番地以上の番地に属する領域である。
【００７６】
ここで、先ず、アドレスデータビットＡＤ[24]及びＡＤ[25]を共に論理レベル０とする。これにより、図４に示すように、ＭＣＰ１〜３各々毎の内部アドレスビットＡin[24]及びＡin[25]は、
ＭＣＰ１：Ａin[24]＝０、Ａin[25]＝０
ＭＣＰ２：Ａin[24]＝１、Ａin[25]＝０
ＭＣＰ３：Ａin[24]＝０、Ａin[25]＝０
となる。
【００７７】
よって、この際、図７に示すように、ＭＣＰ１〜ＭＣＰ３の内の２つのＭＣＰ１及びＭＣＰ２のみで入出力バッファ群２００1〜２００4に対してデータ入出力を可能とすべき論理レベル１のチップセレクト信号ＣＳ２が生成される。更に、これら３つのメモリチップＭＣＰ１〜ＭＣＰ３の内から選択された２つのＭＣＰ１及びＭＣＰ２において、図１６（ａ）に示す如く、ＭＣＰ１のメモリモジュール１００の低番地領域ＭLと、ＭＣＰ２のメモリモジュール１００の高番地領域ＭHとがアクセス（書込、読出）対象となる。又、この際、図９、図１３及び図１４に従ったデータセレクタ３００の動作により、図１７に示すように、ＭＣＰ１のメモリモジュール１００におけるデータパッドＤ０〜Ｄ７がパッケージＰＫＧの外部端子ＤＰ０〜ＤＰ７に接続され、ＭＣＰ１のメモリモジュール１００におけるデータパッドＤ８〜Ｄ１５が外部端子ＤＰ８〜ＤＰ１５に接続される。更に、図１７に示すように、ＭＣＰ２のメモリモジュール１００におけるデータパッドＤ０〜Ｄ７がパッケージＰＫＧの外部端子ＤＰ８〜ＤＰ１５に接続され、ＭＣＰ１のメモリモジュール１００におけるデータパッドＤ８〜Ｄ１５が外部端子ＤＰ２４〜ＤＰ３１に接続される。
【００７８】
次に、アドレスデータビットＡＤ[24]を論理レベル１、ＡＤ[25]を論理レベル０とする。これにより、図４に示すように、ＭＣＰ１〜３各々毎の内部アドレスビットＡin[24]及びＡin[25]は、
ＭＣＰ１：Ａin[24]＝１、Ａin[25]＝０
ＭＣＰ２：Ａin[24]＝０、Ａin[25]＝０
ＭＣＰ３：Ａin[24]＝１、Ａin[25]＝０
となる。
【００７９】
よって、この際、図７に示すように、ＭＣＰ１〜ＭＣＰ３の内のＭＣＰ２及びＭＣＰ３の入出力バッファ群２００1〜２００4のみでデータ入出力を可能とすべき論理レベル１のチップセレクト信号ＣＳ２が生成される。更に、これら３つのメモリチップＭＣＰ１〜ＭＣＰ３の内から選択された２つのＭＣＰ２及びＭＣＰ３において、図１６（ｂ）に示す如く、ＭＣＰ２のメモリモジュール１００の低番地領域ＭLと、ＭＣＰ３のメモリモジュール１００の高番地領域ＭHとがアクセス（書込、読出）対象となる。又、この際、図９、図１３及び図１４に従ったデータセレクタ３００の動作により、図１７に示すように、ＭＣＰ３のメモリモジュール１００におけるデータパッドＤ０〜Ｄ７がパッケージＰＫＧの外部端子ＤＰ０〜ＤＰ７に接続され、ＭＣＰ２のメモリモジュール１００におけるデータパッドＤ０〜Ｄ７が外部端子ＤＰ８〜ＤＰ１５に接続される。更に、図１７に示すように、ＭＣＰ３のメモリモジュール１００におけるデータパッドＤ１６〜Ｄ２３がパッケージＰＫＧの外部端子ＤＰ１６〜ＤＰ２３に接続され、ＭＣＰ２のメモリモジュール１００におけるデータパッドＤ８〜Ｄ１５が外部端子ＤＰ２４〜ＤＰ３１に接続される。
【００８０】
次に、アドレスデータビットＡＤ[24]を論理レベル０、ＡＤ[25]を論理レベル１とする。これにより、図４に示すように、ＭＣＰ１〜３各々毎の内部アドレスビットＡin[24]及びＡin[25]は、
ＭＣＰ１：Ａin[24]＝１、Ａin[25]＝１
ＭＣＰ２：Ａin[24]＝１、Ａin[25]＝１
ＭＣＰ３：Ａin[24]＝０、Ａin[25]＝１
となる。
【００８１】
よって、この際、図７に示すように、ＭＣＰ１〜ＭＣＰ３の内のＭＣＰ１及びＭＣＰ３各々の入出力バッファ群２００1〜２００4のみでデータ入出力を可能とすべき論理レベル１のチップセレクト信号ＣＳ２が生成される。更に、これら３つのメモリチップＭＣＰ１〜ＭＣＰ３の内から選択された２つのＭＣＰ１及びＭＣＰ３において、図１６（ｃ）に示す如く、ＭＣＰ１のメモリモジュール１００の高番地領域ＭHと、ＭＣＰ３のメモリモジュール１００の低番地領域ＭLとがアクセス（書込、読出）対象となる。又、この際、図９、図１３及び図１４に従ったデータセレクタ３００の動作により、図１７に示すように、ＭＣＰ１のメモリモジュール１００におけるデータパッドＤ０〜Ｄ７がパッケージＰＫＧの外部端子ＤＰ０〜ＤＰ７に接続され、ＭＣＰ３のメモリモジュール１００におけるデータパッドＤ８〜Ｄ１５が外部端子ＤＰ８〜ＤＰ１５に接続される。更に、図１７に示すように、ＭＣＰ１のメモリモジュール１００におけるデータパッドＤ８〜Ｄ１５がパッケージＰＫＧの外部端子ＤＰ１６〜ＤＰ２３に接続され、ＭＣＰ３のメモリモジュール１００におけるデータパッドＤ２４〜Ｄ３１が外部端子ＤＰ２４〜ＤＰ３１に接続される。
【００８２】
よって、上述した如き構成によれば、夫々独立した３個（奇数個）のメモリチップに対して、２チップ同時アクセスが可能となるので、ページアクセス数を変更することなく、単一のパッケージ内に実装するメモリチップの数を、偶数個単位だけではなく、奇数個単位でも増加することができるようになる。従って、所望の記憶領域を確保するにあたり、偶数個単位だけでメモリチップの数を増加させる場合に比して、メモリチップの実装数を減らすことが可能となり、それに伴うレイアウト面積の縮小化、及び入出力バッファ数の最小化に伴う瞬時電流低減による動作の安定化が図られるようになる。
【図面の簡単な説明】
【００８３】
【図１】本発明によるデータ読み出し方法に従ってデータの読み出しが為される半導体メモリ装置の構成を示す図である。
【図２】図１に示されるメモリチップＭＣＰの内部構成を示す図である。
【図３】図２に示される記憶領域切換処理回路１の内部構成を示す図である。
【図４】記憶領域切換処理回路１においてアドレスビットＡＤ［24］に対して施される論理レベル反転動作を示す図である。
【図５】図２に示されるチップセレクト回路２の内部構成を示す図である。
【図６】８つのメモリチップＭＣＰ１〜ＭＣＰ８が単一のパッケージ内に搭載されている場合に、各メモリチップＭＣＰ内のチップセレクト回路２において内部生成されるチップセレクト信号ＣＳ１の論理レベル状態を示す図である。
【図７】３つのメモリチップＭＣＰ１〜ＭＣＰ３が単一のパッケージ内に搭載されている場合に、各メモリチップＭＣＰ内のチップセレクト回路２において内部生成されるチップセレクト信号ＣＳ２の論理レベル状態を示す図である。
【図８】図２に示される入出力制御回路３の内部構成を示す図である。
【図９】入出力制御回路３において生成される入出力制御信号ＩＯCON及び入出力選択信号ＩＯSEL（又はＩＯＶSEL）の論理レベル状態を示す図である。
【図１０】入出力バッファ群２００内における１ビット分の入力バッファ４及び出力バッファ５各々の内部構成を示す図である。
【図１１】データセレクタ３００の内部構成を示す図である。
【図１２】データセレクタ３００に設けられている３ＴＯ１セレクタ１４の内部構成を示す図である。
【図１３】データセレクタ３００によって為される、出力データビットＤout[0]〜Ｄout[31]に対する読出データビットＤRD[0]〜ＤRD[31]各々の割り当て状態を表す図である。
【図１４】データセレクタ３００によって為される、書込データビットＤWR[0]〜ＤWR[31]に対する入力データビットＤin[0]〜Ｄin[31]各々の割り当て状態を表す図である。
【図１５】メモリモジュール１００における全記憶領域に対する低番地領域ＭL及び高番地領域ＭHを表す図である。
【図１６】アドレスデータビットＡＤ[24]及びＡＤ[25]に基づいて、ＭＣＰ１〜ＭＣＰ３各々のメモリモジュール１００においてアクセス可能となる領域を表す図である。
【図１７】アドレスデータビットＡＤ[24]及びＡＤ[25]に基づく、ＭＣＰ１〜ＭＣＰ３各々のメモリモジュール１００におけるデータパッドＤと外部端子ＤＰとの接続状態を表す図である。
【符号の簡単な説明】
【００８４】
１            記憶領域切換処理回路
２            チップセレクト回路
３            入出力制御回路
100           メモリモジュール
2001〜2004    入出力バッファ群
300          データセレクタ
【図１】
2009070502.tif 000003
【図２】
2009070502.tif 000004
【図３】
2009070502.tif 000005
【図４】
2009070502.tif 000006
【図５】
2009070502.tif 000007
【図６】
2009070502.tif 000008
【図７】
2009070502.tif 000009
【図８】
2009070502.tif 000010
【図９】
2009070502.tif 000011
【図１０】
2009070502.tif 000012
【図１１】
2009070502.tif 000013
【図１２】
2009070502.tif 000014
【図１３】
2009070502.tif 000015
【図１４】
2009070502.tif 000016
【図１５】
2009070502.tif 000017
【図１６】
2009070502.tif 000018
【図１７】
2009070502.tif 000019