(57)【要約】【課題】開孔歩留まりの低下を抑制可能なコンタクトプラグを有する半導体記憶装置を提供する。【解決手段】半導体基板１１の表面に形成された拡散層１６を有するトランジスタ１５、トランジスタ１５の上方に配置された強誘電体キャパシタ３０、強誘電体キャパシタ３０の上方に配置された配線部５０、拡散層１６と強誘電体キャパシタ３０と配線部５０とをそれぞれ接続するコンタクトプラグ２５、４１、４３、及び、強誘電体キャパシタ３０を保護する下部の水素バリア膜２１、上部の水素バリア膜３７を有して、拡散層１６と配線部５０とを接続するコンタクトプラグ４３は、上部の層間絶縁膜３９、及び、下部の半導体基板１１の表面に接して連続して形成された水素バリア膜２１、３７が開孔されて形成されている。【選択図】図１
2009094363.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面にソース及びドレインとなる拡散層を有するトランジスタと、
一端が一方の前記拡散層と接続され、層間絶縁膜に埋め込まれて形成された第１のコンタクトプラグと、
下部電極、強誘電体膜、及び、上部電極を順に有し、前記下部電極が前記第１のコンタクトプラグの他端と接続され、前記上部電極が第１の配線に接続された強誘電体キャパシタと、
少なくとも前記トランジスタの一部を覆うように設けられた第１の水素バリア膜と、
前記第１の配線へ接続される前記上部電極の接続部を除いて、前記強誘電体キャパシタ及び前記層間絶縁膜を覆い、前記第１の水素バリア膜と接して設けられた第２の水素バリア膜と、
一端が、少なくとも前記第２の水素バリア膜を貫通して、他方の前記拡散層と接続され、他端が第２の配線と接続された第２のコンタクトプラグと、
を備えていること特徴とする半導体記憶装置。
【請求項２】
前記強誘電体キャパシタは、前記下部電極の前記拡散層側に水素バリア性メタルを有していること特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の水素バリア膜及び前記第２の水素バリア膜は、前記強誘電体キャパシタ及び前記層間絶縁膜を、前記第１のコンタクトプラグと前記拡散層との接続部及び前記第１の配線へ接続される前記上部電極の接続部を除いて、覆うように設けられていること特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の水素バリア膜と前記第２の水素バリア膜との間に、密着膜を有すること特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
半導体基板にソース及びドレインとなる拡散層を有するトランジスタを形成し、前記トランジスタを覆うように第１の水素バリア膜を形成する工程と、
前記第１の水素バリア膜の上に、第１の層間絶縁膜を形成し、第１の層間絶縁膜を貫通して一方の前記拡散層と接続する第１のコンタクトプラグを形成する工程と、
前記第１の層間絶縁膜上に、第１のコンタクトプラグと接続する下部電極、強誘電体膜、及び、上部電極を順に有する強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタをマスクとして、少なくとも前記第１の層間絶縁膜をエッチングする工程と、
前記強誘電体キャパシタ及び前記第１の層間絶縁膜を覆い、前記第１の水素バリア膜に接して、第２の水素バリア膜を形成する工程と、
前記第２の水素バリア膜上に、第２の層間絶縁膜を形成し、少なくとも前記第２の水素バリア膜及び第２の層間絶縁膜を貫通して、前記上部電極と接続する上部コンタクトプラグを形成する工程と、
少なくとも前記第２の水素バリア膜及び第２の層間絶縁膜を貫通して、他方の前記拡散層と接続する第２のコンタクトプラグを形成する工程と、
を備えていることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、強誘電体キャパシタを用いて不揮発にデータを記憶する半導体記憶装置（以下、ＦｅＲＡＭ、Ferroelectric Random Access Memory）が知られている。ＦｅＲＡＭの内、チェーン型ＦｅＲＡＭは、トランジスタと強誘電体キャパシタを並列接続したものを、複数個直列接続してセルアレイブロックを構成している。強誘電体キャパシタは、絶縁膜で覆われた半導体基板上に下部電極、強誘電体膜、及び上部電極が積層して形成される。
【０００３】
チェーン型ＦｅＲＡＭは、セルアレイブロック内で隣接するトランジスタの拡散層を共有することにより、また、強誘電体キャパシタにＣＯＰ（Capacitor On Plug）構造を用いることにより単位セルの微細化が見込まれている。ＣＯＰ構造は、トランジスタが形成された半導体基板上の層間絶縁膜にコンタクトプラグを埋め込み、このコンタクトプラグ上に強誘電体キャパシタを形成するものである。
【０００４】
また、強誘電体キャパシタは、水素の還元作用により特性劣化が起こり易く、保護するために水素バリア膜で覆う構造とすることが多い。
【０００５】
そこで、例えば、半導体基板と、半導体基板上に形成され、ゲート電極と１対の拡散層とを有するトランジスタと、半導体基板及びトランジスタ上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に選択的に形成され、下部電極と強誘電体膜と上部電極とを有する強誘電体キャパシタと、連続して形成された第１乃至第３の部分を有し、第１の部分は第１の層間絶縁膜上に設けられ、第２の部分は下部電極の側面、強誘電体膜の側面及び上部電極の側面をそれぞれ覆い、第３の部分は上部電極の上面上に設けられている第１の水素バリア膜と、第２の部分上に形成された介在層と、連続して形成された第４乃至第６の部分を有し、第４の部分は第１の部分の少なくとも一部と接触する接触部分を備え、第５の部分は介在層上に設けられ、第６の部分は第３の部分上に設けられている第２の水素バリア膜とを備え、更に、第２の水素バリア膜上に第２の層間絶縁膜を有して、第２の層間絶縁膜、第２及び第１の水素バリア膜、及び、第１の層間絶縁膜を貫通して形成されたコンタクトプラグを備えた半導体記憶装置が開示されている（例えば、特許文献１参照。）。
【０００６】
しかしながら、開示された半導体記憶装置では、水素バリア膜がトランジスタ上の第１の層間絶縁膜の上に存在する形状をなしており、コンタクト孔は、第２及び第１の中間で第２及び第１の水素バリア膜を貫通し、その後、更に第１の層間絶縁膜を貫通してコンタクト孔を形成する必要があり、安定的に開孔することが難しいという問題を有している。
【特許文献１】特開２００５−２６８４７２号公報（第４、５頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、開孔歩留まりの低下を抑制可能なコンタクトプラグを有する半導体記憶装置及び半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板の表面にソース及びドレインとなる拡散層を有するトランジスタと、一端が一方の前記拡散層と接続され、層間絶縁膜に埋め込まれて形成された第１のコンタクトプラグと、下部電極、強誘電体膜、及び、上部電極を順に有し、前記下部電極が前記第１のコンタクトプラグの他端と接続され、前記上部電極が第１の配線に接続された強誘電体キャパシタと、少なくとも前記トランジスタの一部を覆うように設けられた第１の水素バリア膜と、前記第１の配線へ接続される前記上部電極の接続部を除いて、前記強誘電体キャパシタ及び前記層間絶縁膜を覆い、前記第１の水素バリア膜と接して設けられた第２の水素バリア膜と、一端が、少なくとも前記第２の水素バリア膜を貫通して、他方の前記拡散層と接続され、他端が第２の配線と接続された第２のコンタクトプラグとを備えていること特徴とする。
【０００９】
また、本発明の別態様の半導体記憶装置の製造方法は、半導体基板にソース及びドレインとなる拡散層を有するトランジスタを形成し、前記トランジスタを覆うように第１の水素バリア膜を形成する工程と、前記第１の水素バリア膜の上に、第１の層間絶縁膜を形成し、第１の層間絶縁膜を貫通して一方の前記拡散層と接続する第１のコンタクトプラグを形成する工程と、前記第１の層間絶縁膜上に、第１のコンタクトプラグと接続する下部電極、強誘電体膜、及び、上部電極を順に有する強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタをマスクとして、少なくとも前記第１の層間絶縁膜をエッチングする工程と、前記強誘電体キャパシタ及び前記第１の層間絶縁膜を覆い、前記第１の水素バリア膜に接して、第２の水素バリア膜を形成する工程と、前記第２の水素バリア膜上に、第２の層間絶縁膜を形成し、少なくとも前記第２の水素バリア膜及び第２の層間絶縁膜を貫通して、前記上部電極と接続する上部コンタクトプラグを形成する工程と、少なくとも前記第２の水素バリア膜及び第２の層間絶縁膜を貫通して、他方の前記拡散層と接続する第２のコンタクトプラグを形成する工程とを備えていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、開孔歩留まりの低下を抑制可能なコンタクトプラグを有する半導体記憶装置及び半導体記憶装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１２】
本発明の実施例１に係る半導体記憶装置及び半導体記憶装置の製造方法について、図１乃至図４を参照しながら説明する。図１は半導体記憶装置の構造を模式的に示す断面図である。図２は、半導体記憶装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体記憶装置の製造方法を工程順に模式的に示す構造断面図である。図４は、図３に続く、半導体記憶装置の製造方法を工程順に模式的に示す構造断面図である。
【００１３】
図１に示すように、半導体記憶装置１は、半導体基板１１、半導体基板１１の表面に形成されたトランジスタ１５、トランジスタ１５の上方に配置された強誘電体キャパシタ３０、強誘電体キャパシタ３０の上方に配置された配線部５０、トランジスタ１５と強誘電体キャパシタ３０と配線部５０とをそれぞれ接続するコンタクトプラグ２５、４１、４３、及び、強誘電体キャパシタ３０を保護する下部の水素バリア膜２１、上部の水素バリア膜３７を有している。
【００１４】
より詳しくは、半導体記憶装置１は、半導体基板１１の表面にソース及びドレインとなる拡散層１６を有するトランジスタ１５と、一端を一方の拡散層１６と接続され、層間絶縁膜２３に埋め込まれて形成された第１のコンタクトプラグであるコンタクトプラグ２５と、下部電極３１、強誘電体膜３２、及び、上部電極３３を順に有し、下部電極３１がコンタクトプラグ２５の他端と接続され、上部電極３３がコンタクトプラグ４１を介して第１の配線であるプレート線５１に接続された強誘電体キャパシタ３０と、トランジスタ１５を覆うように設けられた第１の水素バリア膜である水素バリア膜２１と、上部電極３３のコンタクトプラグ４１への接続部を除いて、強誘電体キャパシタ３０及び層間絶縁膜２３を覆い、水素バリア膜２１と接して設けられた第２の水素バリア膜である水素バリア膜３７と、一端が、水素バリア膜２１及び水素バリア膜３７を貫通して、他方の拡散層１６と接続され、他端が、第２の配線である配線５３と接続された第２のコンタクトプラグであるコンタクトプラグ４３とを備えている。
【００１５】
半導体基板１１は、例えば、ｐ型の素子形成領域を有するシリコン基板である。半導体基板１１の表面には、素子形成領域が形成され、素子分離領域１３で分離されている。素子形成領域には、ソースまたはドレインとなるｎ型の拡散層１６が離間して形成され、対をなす拡散層１６の離間した部分の上部にゲート絶縁膜１７を介してゲート電極１８が形成されてトランジスタ１５が構成されている。そして、拡散層１６及びゲート電極１８等からなるトランジスタ１５、及び、半導体基板１１の他の表面を覆うように水素バリア膜２１が設けられている。なお、ゲート電極１８側部のサイドウォール絶縁膜等は図示が省略されている。
【００１６】
強誘電体キャパシタ３０は、下側のトランジスタ１５側から下部電極３１、強誘電体膜３２、及び、上部電極３３が積層された構造である。強誘電体キャパシタ３０の側面は、半導体基板１１表面に対して垂直乃至垂直より緩やか傾斜をなしている。下部電極３１は、コンタクトプラグ２５を介して、トランジスタ１５の一方の拡散層１６と接続されている。また、下部電極３１は、下部電極３１の下面とほぼ同じ大きさの上面を有し、半導体基板１１表面に対して垂直乃至垂直より緩やかな傾斜をなす側面を有する層間絶縁膜２３の上に配置されている。
【００１７】
下部電極３１の下部側面のほぼ垂直下方に、トランジスタ１５のゲート電極１８が配置されている。従って、層間絶縁膜２３の側面の一部は、ゲート電極１８の上部で水素バリア膜２１と接触している。
【００１８】
上部電極３３は、コンタクトプラグ４１を介して、プレート配線５１と接続されている。なお、上部電極３３の上に、絶縁性の上部膜が、形成されていることは差し支えない。
【００１９】
水素バリア膜３７は、強誘電体キャパシタ３０の上面のコンタクトプラグ４１との接続部を除いた上面及び側面、層間絶縁膜２３の側面、並びに、水素バリア膜２１と接触して配置されている。従って、強誘電体キャパシタ３０及び層間絶縁膜２３は、水素バリア膜３７及び水素バリア膜２１によって、強誘電体キャパシタ３０の上面のコンタクトプラグ４１との接続部を除いて隙間なく覆われており、強誘電体キャパシタ３０及び層間絶縁膜２３が存在してない部分は、互いに接触した水素バリア膜３７及び水素バリア膜２１からなる２層が存在している。
【００２０】
水素バリア膜３７の上に層間絶縁膜３９が配置され、層間絶縁膜３９の上に、プレート線５１及び層間絶縁膜４５等を有し、その上に、コンタクトプラグ５４及び層間絶縁膜４７等を有し、更のその上に、ビット線５５等を有する配線部５０が構成されている。
【００２１】
コンタクトプラグ４３は、上端を配線５３と接続され、下端を、層間絶縁膜３９、水素バリア膜３７、及び、水素バリア膜２１を貫通して、拡散層１６と接続されている。コンタクトプラグ４３の側面と接する層間絶縁膜３９、水素バリア膜３７、及び、水素バリア膜２１の側面は、半導体基板１１表面に対して垂直乃至垂直より緩やかな傾斜をなしている。つまり、コンタクトプラグ４３は、近似的に、柱状または下方ほど幅が狭まった錐状の一部をなしている。詳細に見ると、コンタクトプラグ４３は、層間絶縁膜３９中では、ほぼ一様な柱状または下方ほど幅が狭まった錐状の一部をなしているが、水素バリア膜３７及び水素バリア膜２１中では、層間絶縁膜３９中の形状を延長した形状より一層幅が狭まった錐状の一部をなす形状を有することが多い。いずれの場合も、コンタクトプラグ４３は、上下端方向の途中に接続部は存在しないので、一様な導電体で形成されて、拡散層１６に接続されている。
【００２２】
コンタクトプラグ２５は、上端を、下部電極３１と接続され、下端を、層間絶縁膜２３、及び、水素バリア膜２１を貫通して拡散層１６と接続されている。コンタクトプラグ２５は、層間絶縁膜２３の中に、強誘電体キャパシタ３０の幅より狭く形成されている。コンタクトプラグ２５は、コンタクトプラグ４３と類似の形状等を有しているが、コンタクトプラグ４３より上下端方向の長さが短く、水素バリア膜２１は１層だけなので、所望の形状が得られ易い。
【００２３】
コンタクトプラグ４１は、上端を、プレート線５１と接続され、下端を、層間絶縁膜３９、及び、水素バリア膜３７を貫通して上部電極３３と接続されている。コンタクトプラグ４１は、層間絶縁膜４３の中に、強誘電体キャパシタ３０の幅より狭く形成されている。コンタクトプラグ４１は、コンタクトプラグ４３と類似の形状等を有しているが、コンタクトプラグ４３より上下端方向の長さが短く、水素バリア膜３７は１層だけなので、所望の形状が得られ易い。
【００２４】
次に、半導体記憶装置１の製造方法について説明する。図２（ａ）に示すように、半導体基板１１上のトランジスタ１５は、周知の方法で形成される。それぞれソース及びドレインとなる拡散層１６、ゲート電極１８等を有するトランジスタ１５、及び、半導体基板１１の他の表面を覆うように、水素バリア膜２１が形成される。水素バリア膜２１は、ＳｉＮ等の材料を用いて、例えば、Ｐ−ＣＶＤ（Plasma enhanced・Chemical Vapor Deposition）法等で形成される。
【００２５】
図２（ｂ）に示すように、水素バリア膜２１上に、層間絶縁膜２３を形成し、この層間絶縁膜２３にコンタクト孔（図示略）を形成し、コンタクト孔に、導電性のコンタクトプラグ膜が、リフロースパッタリング法またはＭＯＣＶＤ（Metal Organic ＣＶＤ）法等で形成される。この後、ＣＭＰ（Chemical Mechanical Polishing）法等で表面が平坦化されて、コンタクトプラグ２５となる。層間絶縁膜２３は、例えば、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、ＰＳＧ、及びＰ−ＴＥＯＳ（Ｐ−ＣＶＤ法によるTetra Ethoxy Silane)等を用いて形成され得る。コンタクトプラグ膜は、例えば、Ｗ、Ａｌ、及び多結晶シリコン等を用いて形成され得る。なお、コンタクトプラグ膜の外側面に、コンタクトプラグ膜を構成する金属等がトランジスタ１５の拡散領域１６に拡散することを防止する目的で、例えば、Ｔｉ及びＴｉＮ等を用いて、導電性のコンタクト反応防止膜を形成してもよい。
【００２６】
図２（ｃ）に示すように、層間絶縁膜２３及びコンタクトプラグ２５の上に、強誘電体キャパシタ３０を形成するための材料膜である下部電極膜、強誘電体膜、上部電極膜、及び、加工マスクとして使用されるマスク膜が、順次、堆積され、フォトリソグラフィ法及びＲＩＥ（Reactive Ion Etching）法でマスク膜３５を形成後、電極膜と強誘電体膜をＲＩＥ法で加工する。その結果、下方ほど幅が広い形状を有する、下部電極３１、強誘電体膜３２、及び上部電極３３からなる強誘電体キャパシタ３０が形成され、マスク膜３５が残される。下部及び上部電極膜は、例えば、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ（ＳｒＲｕＯ３）、Ｒｕ、ＲｕＯ２等のいずれかが含まれる材料を用いて形成され得る。強誘電体膜は、例えば、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＰＺＬＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）等の材料を用いて形成され得る。マスクは、例えば、ＴＥＯＳ、Ａｌ２Ｏ３、ＴｉＡｌＮ等の材料を用いて形成され得る。
【００２７】
図２（ｄ）に示すように、マスク膜３５及び強誘電体キャパシタ３０をマスクとして、層間絶縁膜２３がＲＩＥ法を用いて除去され、水素バリア膜２１が露出される。このとき、強誘電体キャパシタ３０上のマスク膜３５は除去される。なお、マスク膜は、残存させることが可能であり、特に、Ａｌ２Ｏ３、ＴｉＡｌＮ等のマスク膜は、上部電極３３の上に残存させることが望ましい。
【００２８】
図３（ａ）に示すように、水素バリア膜２１、層間絶縁膜２３、及び強誘電体キャパシタ３０の上に、水素バリア膜３７を、例えば、スパッタリング法、ＡＬＤ（Atomic Layer Deposition）法等で形成する。水素バリア膜３７は、例えば、Ａｌ２Ｏ３、ＳｉＮ等の材料を用いて形成され得る。
【００２９】
図３（ｂ）に示すように、水素バリア膜３７の上に、層間絶縁膜３９が形成され、ＣＭＰ法等で平坦化される。層間絶縁膜３９は、層間絶縁膜２３と同様に形成可能である。
【００３０】
図３（ｃ）に示すように、上部電極３３と接続するコンタクトプラグのためのコンタクト孔をフォトリソグラフィ法及びＲＩＥ法を用いて形成し、次に、コンタクトプラグ４１を形成する。コンタクトプラグ４１は、コンタクトプラグ２５と同様である。表面は、ＣＭＰ法等で平坦化される。
【００３１】
図４（ａ）に示すように、拡散層１６と接続するコンタクトプラグを形成するために、まず、層間絶縁膜３９に、コンタクト孔４２ａを、フォトリソグラフィ法及びＲＩＥ法を用いて形成する。ＲＩＥ法で用いるエッチングガスは、ＣＦ系である。
【００３２】
図４（ｂ）に示すように、次に、コンタクト孔４２ａの底部の水素バリア膜３７及び水素バリア膜２１に開孔したコンタクト孔４２ｂを、ＲＩＥ法を用いて形成する。ＲＩＥ法で用いるエッチングガスは、Ｃｌ系である。コンタクト孔４２ｂは、層間絶縁膜３９の上面から拡散層１６の上面に通じている。
【００３３】
図４（ｃ）に示すように、コンタクト孔４２ｂに、導電性のコンタクトプラグ膜が、リフロースパッタリング法またはＣＶＤ法等で、連続して形成される。この後、ＣＭＰ法等で表面が平坦化されて、コンタクトプラグ４３となる。コンタクトプラグ４３は、上述のコンタクトプラグ２５と同様である。
【００３４】
次に、コンタクトプラグ４１、４３、及び、層間絶縁膜３９等の上に、層間絶縁膜４５、４７、及び、ビット線５５等が、順次、通常の半導体記憶装置の製造方法と同様にして形成され、図１に示すように、半導体記憶装置１が完成する。
【００３５】
上述したように、半導体記憶装置１は、半導体基板１１、半導体基板１１の表面に形成された拡散層１６を有するトランジスタ１５、トランジスタ１５の上方に配置された強誘電体キャパシタ３０、強誘電体キャパシタ３０の上方に配置された配線部５０、拡散層１６と強誘電体キャパシタ３０と配線部５０とをそれぞれ接続するコンタクトプラグ２５、４１、４３、及び、強誘電体キャパシタ３０を保護する下部の水素バリア膜２１、上部の水素バリア膜３７を有して、特に、拡散層１６と配線部５０とを接続するコンタクトプラグ４３は、上部の層間絶縁膜３９、及び、下部の半導体基板１１の表面に接して連続して形成された水素バリア膜２１、３７が開孔されて形成されている。
【００３６】
ところで、コンタクトプラグ用のコンタクト孔は、ＢＰＳＧまたはＰ−ＴＥＯＳを材料とする層間絶縁膜の部分では、ＲＩＥ法を用いて、比較的容易に、半導体基板の表面に垂直乃至垂直に近い傾斜で形成することができる。一方、水素バリア膜では、特に、Ａｌ２Ｏ３を材料とする場合、適切なエッチングガスを使用しても、ＲＩＥ法を用いてコンタクト孔を形成することは難しい。つまり、エッチング速度が極端に遅くなり、孔径が狭まる傾向が強くなり、上部から層間絶縁膜、水素バリア膜、層間絶縁膜を有する比較構造（例えば、公知文献１）を有する場合には、中間の水素バリア膜の開孔を経て、その下部の層間絶縁膜の中に所望の開孔を行うことは難しく、コンタクト孔径が極端に狭まったり、コンタクト孔形状が不良となり、コンタクトプラグが所望の低い抵抗を得らないということが起こる。
【００３７】
しかしながら、半導体記憶装置１は、水素バリア膜２１、３７の直下に拡散層１６が存在するため、水素バリア膜２１、３７の下に、更に連続したコンタクト孔を形成する必要がないので、比較構造における下部の層間絶縁膜の開孔時に発生する製造工程の揺らぎによる開孔不良を起こすことが少なくなる。すなわち、コンタクト孔４２ｂの下端部の孔径及び孔形状等の実質的に許容範囲が広くなり、半導体記憶装置１は、コンタクト孔４２ｂの開孔歩留まりの低下を抑制でき、コンタクトプラグ４３の製造歩留まりの低下を抑制可能となる。
【００３８】
また、コンタクト孔４２ｂの開孔歩留まりの低下を回避するために、層間絶縁膜３９の上部の孔径を大きくする等の対策を採る必要がないので、トランジスタ１５、強誘電体キャパシタ３０、及び、コンタクトプラグ４３を含むセルの微細化が可能となる。半導体記憶装置１は、セルの高集積化が可能となる。
【００３９】
また、半導体記憶装置１のコンタクトプラグ４３は、上下端方向の途中にコンタクトプラグ膜の中断接続部等がなく、拡散層１６上面から配線部５０まで連続して形成されているので、接続部における接触抵抗の上昇等がなく、コンタクトプラグ４３の抵抗が安定的に低く抑えられる。
【００４０】
また、半導体記憶装置１の強誘電体キャパシタ３０は、下部から水素バリア膜２１、上部から水素バリア膜３７によって保護されるので、Ｐ−ＣＶＤ工程等で発生する水素の侵入がより確実に防止され、半導体記憶装置１は、特性劣化の抑制された強誘電体キャパシタ３０を有する。
【実施例２】
【００４１】
本発明の実施例２に係る半導体記憶装置及び半導体記憶装置の製造方法について、図５を参照しながら説明する。図５は半導体記憶装置の構造を模式的に示す断面図である。実施例１の半導体記憶装置１とは、下部の水素バリア膜と上部の水素バリア膜との接触を少なくする点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４２】
図５に示すように、半導体記憶装置２は、層間絶縁膜２３と接して下部に存在する水素バリア膜６１は、実施例１の半導体記憶装置１と同様に配置されている。その他の領域には、水素バリア膜６１は存在しない。例えば、トランジスタ１５のゲート電極１８の上面では、コンタクトプラグ２５側に水素バリア膜６１があり、コンタクトプラグ４３の側に水素バリア膜３７があり、水素バリア膜６１と水素バリア膜３７は互いに接している。つまり、強誘電体キャパシタ３０及び層間絶縁膜２３は、実施例１の半導体記憶装置１と同様に、下部から水素バリア膜６１で、上部から水素バリア膜３７で覆われているが、他の領域は、水素バリア膜３７で覆われている。
【００４３】
次に、半導体記憶装置２の製造方法について説明する。実施例１の半導体記憶装置１の製造工程と同様に進めて、半導体記憶装置２の製造では、図２（ｄ）を参考にして示すように、層間絶縁膜２３が残されてない箇所、例えば、ゲート電極１８上の一部及び他の半導体基板１１の表面の一部等、の水素バリア膜６１がＲＩＥ法を用いて除去される。水素バリア膜６１は、エッチング速度が遅い条件に設定されて、拡散層１６の表面のオーバーエッチングをできるだけ少なくすることが望ましい。その後、図４（ａ）に示す工程までは、実施例１の半導体記憶装置１の製造工程と同じように進める。
【００４４】
図４（ｂ）を参考にして示す工程において、半導体記憶装置２の製造では、コンタクト孔４２ａの底部の水素バリア膜３７に開孔したコンタクト孔４２ｂに相当するコンタクト孔を、ＲＩＥ法を用いて形成する。拡散層１６の表面のオーバーエッチングをできるだけ少なくすることが望ましい。コンタクト孔４２ｂ相当孔は、層間絶縁膜３９の上面から拡散層１６の上面に通じている。
【００４５】
その後の工程は、実施例１の半導体記憶装置１の製造工程と同様にして、図５に示すように、半導体記憶装置２が完成する。なお、水素バリア膜６１は、水素バリア性がより強いＡｌ２Ｏ３を材料とすることが望ましい。
【００４６】
上述したように、半導体記憶装置２は、実施例１の半導体記憶装置１が有する効果と同様な効果を有している。その他に、水素バリア膜６１と水素バリア膜３７は、重ねられていないので、後工程で、両膜の密着性の不良、及び、上部の水素バリア膜３７の剥がれによる製造歩留低下等が抑制される。また、コンタクト孔４２ｂ相当孔の下端部は、水素バリア膜３７の開孔のみで形成できるので、開孔歩留まりの低下を一層抑制でき、コンタクトプラグ４３の製造歩留まりの低下を抑制可能となる。
【実施例３】
【００４７】
本発明の実施例３に係る半導体記憶装置及び半導体記憶装置の製造方法について、図６を参照しながら説明する。図６は半導体記憶装置の構造を模式的に示す断面図である。実施例１の半導体記憶装置１とは、下部電極の下部に接して水素バリア性メタルが形成された点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４８】
図６に示すように、半導体記憶装置３は、層間絶縁膜２３と下部電極３１との間に、導電性の水素バリア性メタル７４が配置されて、水素バリア性メタル７４、下部電極３１、強誘電体膜３２、及び、上部電極３３を有する強誘電体キャパシタ３０が形成されている。コンタクトプラグ２５は、水素バリア性メタル７４と接続される。その他は、実施例１の半導体記憶装置１と同様である。
【００４９】
次に、半導体記憶装置３の製造方法について説明する。実施例１の半導体記憶装置１の製造工程と同様に進めて、半導体記憶装置３の製造では、図２（ｃ）を参考にして示すように、下部電極膜を堆積する前に、まず、水素バリア性メタル膜を堆積し、その後、水素バリア性メタル膜、電極膜、及び強誘電体膜の加工は、ＲＩＥ法で、水素バリア性メタル膜を加工するための時間の延長等で行うことが可能である。水素バリア性メタル膜は、例えば、導電性のＴｉＡｌＮ、他に、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２等のいずれかが含まれる材料を用いて形成され得る。
【００５０】
その後の工程は、実施例１の半導体記憶装置１の製造工程と同様にして、図６に示すように、半導体記憶装置３が完成する。
【００５１】
上述したように、半導体記憶装置３は、実施例１の半導体記憶装置１が有する効果と同様な効果を有している。その他に、強誘電体キャパシタ３０は、下部から、水素バリア膜２１及び水素バリア性メタル７４で、上部から、水素バリア膜３７で覆われるので、下部からの水素侵入がより強力に保護される。その結果、下部の水素バリア膜２１をより薄く形成するという変形が可能となる。
【実施例４】
【００５２】
本発明の実施例４に係る半導体記憶装置及び半導体記憶装置の製造方法について、図７を参照しながら説明する。図７は半導体記憶装置の構造を模式的に示す断面図である。実施例３の半導体記憶装置３とは、密着性のよい密着膜が上部の水素バリア膜の下部に、及び、上部の水素バリア膜と下部の水素バリア膜との間に付加的に形成された点が異なる。なお、実施例１及び３と同一構成部分には同一の符号を付して、その説明は省略する。
【００５３】
図７に示すように、半導体記憶装置４は、内側または下側で強誘電体キャパシタ７０、層間絶縁膜２３、水素バリア膜２１と接し、且つ、外側または上側で水素バリア膜３７と接して、密着膜８１が、実施例３の半導体記憶装置３に付加された構成を有している。強誘電体キャパシタ７０は、上部から水素バリア膜３７及び密着膜８１で覆われ、下部から水素バリア膜２１及び構成要素の水素バリア性メタル７４で保護されている。コンタクトプラグ４３は、水素バリア膜３７、密着膜８１、及び、水素バリア膜２１の３層を貫通して形成される。
【００５４】
次に、半導体記憶装置４の製造方法について説明する。実施例１の半導体記憶装置１の製造工程と同様に進めて、半導体記憶装置４の製造では、図３（ａ）を参考にして示すように、水素バリア膜２１、層間絶縁膜２３、及び、強誘電体キャパシタ３０に代えた強誘電体キャパシタ７０の上に、密着膜８１を、例えば、スパッタリング法、ＡＬＤ法等で形成する。密着膜８１は、水素バリア性及び絶縁性を有するＴｉＯ２等の材料を用いて形成され得る。その後、水素バリア膜３７が、密着膜８１を覆うように上部に形成される。
【００５５】
その後、図３（ｂ）に示す工程までは、実施例１の半導体記憶装置１の製造工程と同じように進める。図３（ｃ）を参考にして示すように、上部電極３３と接続するコンタクトプラグのためのコンタクト孔を、フォトリソグラフィ法及びＲＩＥ法を用いて。水素バリア膜３７及び密着膜８１を貫通して形成し、次に、コンタクトプラグ４１を形成する。
【００５６】
その後、図４（ａ）に示す工程までは、実施例１の半導体記憶装置１の製造工程と同じように進める。図４（ｂ）を参考にして示すように、コンタクト孔４２ａの底部の水素バリア膜３７、密着膜８１、及び、水素バリア膜２１にＲＩＥ法を用いて開孔して、コンタクト孔４２ｂ相当孔とする。ＲＩＥ法で用いるエッチングガスは、Ｃｌ系である。コンタクト孔４２ｂ相当孔は、層間絶縁膜３９の上面から拡散層１６の上面に通じている。
【００５７】
その後の工程は、実施例１の半導体記憶装置１の製造工程と同様にして、図７に示すように、半導体記憶装置４が完成する。
【００５８】
上述したように、半導体記憶装置４は、実施例１及び３の半導体記憶装置１及び３が有する効果と同様な効果を有している。その他に、水素バリア膜２１と水素バリア膜３７は、密着膜８１を介して重ねられているので、後工程で、両膜の密着性の不良、及び、上部の水素バリア膜３７の剥がれ等が抑えられ、製造歩留低下を抑制され得る。また、実施例２の半導体記憶装置２と比較すると、半導体記憶装置４では、ゲート電極の上面を露出させる必要がないので、ＲＩＥ工程でのゲート電極へのプラズマ電荷の蓄積等が抑制され、ゲート絶縁膜１７の破壊が抑制される。
【実施例５】
【００５９】
本発明の実施例５に係る半導体記憶装置及び半導体記憶装置の製造方法について、図８を参照しながら説明する。図８は半導体記憶装置の構造を模式的に示す断面図である。実施例３の半導体記憶装置３とは、密着性のよい密着膜が下部の水素バリア膜上に付加的に形成された点が異なる。なお、実施例１、３、及び４と同一構成部分には同一の符号を付して、その説明は省略する。
【００６０】
図８に示すように、半導体記憶装置５は、内側または下側にある水素バリア膜２１と接し、且つ、外側または上側にある層間絶縁膜２３及び水素バリア膜３７と接して、密着膜９１が、実施例３の半導体記憶装置３に付加された構成を有している。強誘電体キャパシタ７０は、上部から水素バリア膜３７で覆われ、下部から水素バリア膜２１、密着膜９１、及び構成要素の水素バリア性メタル７４で保護されている。コンタクトプラグ４３は、水素バリア膜３７、密着膜９１、及び、水素バリア膜２１の３層を貫通して形成される。
【００６１】
次に、半導体記憶装置５の製造方法について説明する。実施例１の半導体記憶装置１の製造工程と同様に進めて、半導体記憶装置５の製造では、図２（ａ）を参考にして示すように、水素バリア膜２１の上に、密着膜９１を、例えば、スパッタリング法、ＡＬＤ法等で形成する。密着膜９１は、ＴｉＯ２等の材料を用いて形成され得る。その後、層間絶縁膜２３が、密着膜９１を覆うように上部に形成される。
【００６２】
その後、図２（ｂ）を参考にして示すように、拡散層１６と水素バリア性メタル７４を接続するコンタクトプラグのためのコンタクト孔を、フォトリソグラフィ法及びＲＩＥ法を用いて、密着膜９１及び水素バリア膜２１を貫通して形成し、次に、コンタクトプラグ２５を形成する。
【００６３】
その後、図４（ａ）に示す工程までは、実施例１の半導体記憶装置１の製造工程と同じように進める。図４（ｂ）を参考にして示すように、コンタクト孔４２ａの底部の水素バリア膜３７、密着膜８１、及び、水素バリア膜２１にＲＩＥ法を用いて開孔して、コンタクト孔４２ｂ相当孔とする。ＲＩＥ法で用いるエッチングガスは、Ｃｌ系である。コンタクト孔４２ｂ相当孔は、層間絶縁膜３９の上面から拡散層１６の上面に通じている。
【００６４】
その後の工程は、実施例１の半導体記憶装置１の製造工程と同様にして、図８に示すように、半導体記憶装置５が完成する。
【００６５】
上述したように、半導体記憶装置５は、実施例１及び３の半導体記憶装置１及び３が有する効果と同様な効果を有している。その他に、水素バリア膜２１と水素バリア膜３７は、密着膜９１を介して重ねられているので、後工程で、両膜の密着性の不良、及び、上部の水素バリア膜３７の剥がれ等が抑えられ、製造歩留低下を抑制され得る。
【００６６】
また、実施例４の半導体記憶装置４と比較すると、半導体記憶装置５では、ＴｉＯ２等からなる還元能力の高い金属が、強誘電体膜３２に接して形成されていないので、分極特性の劣化、分極保持特性の劣化を抑制することが可能となる。すなわち、半導体記憶装置５は、還元能力の高い余剰な金属が、後の熱工程（３００℃〜５００℃程度）で、ＰＺＴ等からなる強誘電体膜３２の側面の酸素を奪い、酸素欠損を発生させる可能性を低減されている。
【００６７】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００６８】
例えば、実施例では、水素バリア性メタルを有する強誘電体キャパシタと、密着層を付加した水素バリア膜とを組み合わせる例を示したが、水素バリア性メタルを有してない強誘電体キャパシタと、密着層を付加した水素バリア膜とを組み合わせることは可能である。
【００６９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板と、前記半導体基板の表面にソース及びドレインとなる拡散層を有するトランジスタと、一端が一方の前記拡散層と接続され、層間絶縁膜に埋め込まれて形成された第１のコンタクトプラグと、下部電極、強誘電体膜、及び、上部電極を順に有し、前記下部電極が前記第１のコンタクトプラグの他端と接続され、前記上部電極が第１の配線に接続された強誘電体キャパシタと、少なくとも前記トランジスタの一部を覆うように設けられた第１の水素バリア膜と、前記第１の配線へ接続される前記上部電極の接続部を除いて、前記強誘電体キャパシタ及び前記層間絶縁膜を覆い、前記第１の水素バリア膜と接して設けられた第２の水素バリア膜と、一端が、少なくとも前記第２の水素バリア膜を貫通して、他方の前記拡散層と接続され、他端が第２の配線と接続された第２のコンタクトプラグとを備えていること特徴とする半導体記憶装置。
【００７０】
（付記２）  前記第１の水素バリア膜は、前記強誘電体キャパシタが前記半導体基板の表面方向に投影されて形成された影となる前記トランジスタの一部分及び前記半導体基板の表面の一部分を覆うように設けられている付記１に記載の半導体記憶装置。
【００７１】
（付記３）  前記第１の水素バリア膜と前記第２の水素バリア膜との間にあって、前記第１の水素バリア膜に接して設けられた密着膜を有する付記１に記載の半導体記憶装置。
【００７２】
（付記４）  前記第２のコンタクトプラグは、同一種の導電体からなり、前記一端から前記他端まで、継ぎ目のない形状を有している付記１に記載の半導体記憶装置。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施例１に係る半導体記憶装置の構造を模式的に示す断面図。
【図２】本発明の実施例１に係る半導体記憶装置の製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例１に係る半導体記憶装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例１に係る半導体記憶装置の図３に続く製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例２に係る半導体記憶装置の構造を模式的に示す断面図。
【図６】本発明の実施例３に係る半導体記憶装置の構造を模式的に示す断面図。
【図７】本発明の実施例４に係る半導体記憶装置の構造を模式的に示す断面図。
【図８】本発明の実施例５に係る半導体記憶装置の構造を模式的に示す断面図。
【符号の説明】
【００７４】
１、２、３、４、５  半導体記憶装置
１１  半導体基板
１３  素子分離領域
１５  トランジスタ
１６  拡散層
１７  ゲート絶縁膜
１８  ゲート電極
２１、３７、６１  水素バリア膜
２３、３９、４５、４７  層間絶縁膜
２５、４１、４３、５４  コンタクトプラグ
３０、７０  強誘電体キャパシタ
３１  下部電極
３２  強誘電体膜
３３  上部電極
３５  マスク膜
４２ａ、４２ｂ  コンタクト孔
５０  配線部
５１  プレート線
５３  配線
５５  ビット線
７４  水素バリア性メタル
８１、９１  密着膜
【図１】
2009094363.tif 000003
【図２】
2009094363.tif 000004
【図３】
2009094363.tif 000005
【図４】
2009094363.tif 000006
【図５】
2009094363.tif 000007
【図６】
2009094363.tif 000008
【図７】
2009094363.tif 000009
【図８】
2009094363.tif 000010