(57)【要約】【課題】抵抗変化型メモリにおいて、プログラム後の抵抗値のばらつきを低減し、それにより高速なメモリセルの書き換え技術を提供する。【解決手段】抵抗変化型メモリセルと直列にリファレンス抵抗を接続し、メモリセルとリファレンス抵抗との中間ノードの電位がしきい電圧を超えて上昇したとき、これをセンスアンプを用いて検知し、書き込み動作を停止させる。【選択図】図２５
2009026382.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、複数のワード線と、複数のソース線と、
上記複数のワード線と上記複数のビット線のそれぞれの交点に配置されるメモリセルからなるメモリアレイと、
上記複数のビット線に接続されたビット線選択回路と、
上記ビット線選択回路に接続されたセンスアンプと、
上記ビット線選択回路に接続されたプリチャージ回路と、
上記ビット線選択回路に接続されたビット線ドライバ回路と、
上記ビット線選択回路に接続され、上記ビット線選択回路と上記ビット線ドライバ回路との間に直列に接続されたリファレンス負荷回路と、
上記複数のソース線に接続されたソース線選択回路と、
上記ソース線選択回路に接続されたソース線ドライバ回路と、を有することを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
上記メモリセルに反転情報を書き込む場合、上記反転情報の書き込み終えたときに上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することを上記センスアンプが検知して、上記ビット線ドライバと上記ソース線ドライバの駆動を停止することを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置において、
上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することを検知する手段としてＮＭＯＳトランジスタのしきい電圧をリファレンスとし、
上記しきい電圧が上記ビット線ドライバの電圧と上記ソース線ドライバの電圧との間のレベルに設定されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
上記メモリセルに流される電流の向きによって上記低抵抗状態と上記高抵抗状態を書き込むことを特徴とする半導体記憶装置。
【請求項５】
請求項４の半導体記憶装置において、
上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することを検知する手段としてＮＭＯＳトランジスタのしきい電圧をリファレンスとし、
上記しきい電圧が上記ビット線ドライバの電圧と上記ソース線ドライバの電圧との間のレベルに設定されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
上記メモリセルにすでに書き込まれている情報と同じ情報をオーバーライトする場合、オーバーライトする前に上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することをセンスアンプが検知して、上記ビット線ドライバと上記ソース線ドライバの駆動を停止することを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
上記メモリセルは、抵抗変化により情報を記録し、上記メモリセルの抵抗値が小さい状態を低抵抗状態、上記メモリセルの抵抗値が大きい状態を高抵抗状態と定義したとき、上記低抵抗状態と上記高抵抗状態の抵抗値の差が、少なくとも１桁以上あることを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
上記ビット線ドライバ回路と上記ソース線ドライバ回路に接続されるデータラッチ回路を、さらに有することを特徴とする半導体記憶装置。
【請求項９】
請求項１記載の半導体記憶装置において、
上記センスアンプは、書き込み状態を保持するためのラッチ回路を有することを特徴とする半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置において、
電圧により制御可能なリファレンス負荷回路を用いることを特徴とする半導体記憶装置。
【請求項１１】
請求項１記載の半導体記憶装置において、
上記プリチャージ回路によって書き換え終了後にビット線に蓄積した電荷を取り除くことを特徴とする半導体記憶装置。
【請求項１２】
複数のビット線と、複数のワード線と、複数のソース線と、
上記複数のワード線と上記複数のビット線のそれぞれの交点に配置されるメモリセルからなるメモリアレイと、
上記のビット線に接続されたビット線選択回路と、
上記ソース線選択回路に接続されたセンスアンプと、
上記ソース線選択回路に接続されたプリチャージ回路と、
上記ソース線選択回路に接続されたソース線ドライバ回路と、
上記ソース線選択回路に接続され、上記ビット線選択回路と上記ソース線ドライバ回路の間に直列に接続されたリファレンス負荷回路と、
上記複数のビット線に接続されたビット線選択回路と、
上記ビット線選択回路に接続されたビット線ドライバ回路と、を有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
上記メモリセルに反転情報を書き込む場合、上記反転情報を書き込み終えたときに上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することを上記センスアンプが検知して上記ビット線ドライバと上記ソース線ドライバの駆動を停止することを特徴とする半導体記憶装置。
【請求項１４】
請求項１３の半導体記憶装置において、
上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することを検知する手段としてＮＭＯＳトランジスタのしきい電圧をリファレンスとし、
上記しきい電圧が上記ビット線ドライバの電圧と上記ソース線ドライバの電圧との間のレベルに設定されていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１２記載の半導体記憶装置において、
上記メモリセルに流される電流の向きによって上記低抵抗状態と上記高抵抗状態を書き込むことを特徴とする半導体記憶装置。
【請求項１６】
請求項１５の半導体記憶装置において、
上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することを検知する手段としてＮＭＯＳトランジスタのしきい電圧をリファレンスとし、
上記しきい電圧が上記ビット線ドライバの電圧と上記ソース線ドライバの電圧との間のレベルに設定されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項１２記載の半導体記憶装置において、
上記メモリセルにすでに書き込まれている情報と同じ情報をオーバーライトする場合、オーバーライトする前に上記メモリセルと上記リファレンス負荷回路との中間ノードの電位が上昇することをセンスアンプが検知して、上記ビット線ドライバと上記ソース線ドライバの駆動を停止することを特徴とする半導体記憶装置。
【請求項１８】
請求項１２記載の半導体記憶装置において、
上記ビット線ドライバ回路と上記ソース線ドライバ回路に接続されるデータラッチ回路を、さらに有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリセルを有する半導体記憶装置に関し、高速に、且つ確実に情報の書き込みを行う技術に関する。
【背景技術】
【０００２】
ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は高集積化するために製造ルールの微細化が進んでいるが、十分な信号量を確保するキャパシタの製造が困難となってきている。キャパシタに代わり、抵抗変化素子を用いてメモリセルを構成し、抵抗値の大小を論理情報０、１に対応させる抵抗変化型メモリが考案されている。抵抗変化型メモリの例としてマグネティックＲＡＭ（ＭＲＡＭ）、相変化メモリ、Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ（ＲｅＲＡＭ）、固体電解質メモリ（例えば、非特許文献１、２を参照）が考案されている。ＭＲＡＭは磁性材料を用い、トンネル電流の大小を記録に用いるメモリである。相変化メモリは記憶層がアモルファス状態の場合と結晶状態の場合とで抵抗値が異なることを記録に用いるメモリである。ＲｅＲＡＭはたとえばペロブスカイト型マンガン酸化物などを用いて電圧を印加する向きに対応して抵抗値が大きく変化することを記録に用いるメモリである。固体電解質メモリは酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）の化合物である固体電解質膜を上下電極によりはさんだ構造を持ち、固体電解質中に金属の導電パスを形成することで低抵抗状態を実現し、上記導電パスを消失させることで高抵抗状態を実現することで情報を記録するメモリである。
【０００３】
また、上記抵抗変化型メモリを用いた半導体記憶装置において、上記低抵抗状態での書き込み動作と、上記高抵抗状態での書き込み動作は、相互に別個に設けられた回路を用いて行われている。さらに、書き込み動作時の電位判定に用いるレファレンス回路は、ビット線ドライバとメモリセルに対して並列接続されている（例えば、特許文献１を参照）。
【０００４】
【特許文献１】特開２００４−２３４７０７号公報
【非特許文献１】Michael N. Kozicki, et al., ”Non-Volatile Memory Based on Solid Electrolytes”, Non-Volatile Memory Technology Symposium 2004, 15-17 Nov. 2004 , p.10 - 17
【非特許文献２】T.Sakamoto et al, “ A Nonvolatile Programming Solid Electrolyte Nanometer Switch”, Solid-State Circuits Conference 2004, Digest of Technical Papers. ISSCC 2004 IEEE International, 15-19 Feb. 2004, Vol.1, p.290 - 529
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電流を流すことにより書き換えを行う抵抗変化型メモリにおいては記録されている情報と同一の情報を記録する動作（オーバーライト）が素子を不安定化させることが問題となっている。
【０００６】
図４には本発明が解決しようとする課題を示す。図４（ａ）において、横軸は図４（ｂ）に示す１つのＭＯＳトランジスタと１つの抵抗変化型メモリ素子により構成されるメモリセルに印加される電圧Ｖであり、縦軸は上記メモリセルの抵抗値である。同図（ａ）に示されている４本の曲線は、それぞれＯＮ動作およびＯＦＦ動作を同一セルで繰り返した場合の特性を例として示すものである。同図（ｂ）に示されているメモリセル回路図中の矢印の向きは、低抵抗状態に変化するときの素子を流れる電流の向きを表している。上記メモリセルはＭＯＳトランジスタをＯＮさせた状態で電圧Ｖが正のしきい電圧を超えるとメモリセルの抵抗値が下がり“１”がプログラムされ、電圧Ｖが負のしきい電圧よりも下がるとメモリセルの抵抗値が上がり“０”がプログラムされる特性をもつ。メモリセルに印加される電圧Ｖは、図４（ｂ）に横軸が時間、縦軸が電圧で示されるように、時間と共に上昇する三角波状もしくは階段状の波形を仮定している。
【０００７】
例えば、論理値“１”をメモリセルの抵抗値３０ｋΩ程度、論理値“０”をメモリセルの抵抗値１ＭΩ程度と定義する。メモリセルの抵抗値が３０ｋΩから１ＭΩに変化するときの印加電圧をＯＦＦ電圧と定義し、メモリセルの抵抗値が１ＭΩから３０ｋΩに変化するときの印加電圧をＯＮ電圧と定義すると、本図（ａ）は４回の書き換え動作ごとにＯＮ電圧とＯＦＦ電圧が一定でないことを示している。上記現象は１つのメモリセルの書換えにおいて、“１”状態の抵抗値がばらついている場合には“０”への書換え電圧がばらつき、“０”状態の抵抗値がばらついている場合には“１”への書換え電圧がばらつくといったように、直前のメモリセルの抵抗値にＯＮ電圧およびＯＦＦ電圧が影響されることが原因であると考えられる。また、メモリセルの微細化に伴って、複数のメモリセル間で、メモリ素子の特性がばらつくことに起因して、ＯＮ電圧およびＯＦＦ電圧のばらつきが大きくなることが予想される。上記理由により、すべてのメモリセルで共通のＯＮ電圧およびＯＦＦ電圧でメモリセルを書き換える方式は、書換後の抵抗値がばらつくため、固体電解質メモリには適用が困難である。
【０００８】
図５には本発明が解決しようとするもうひとつの課題を示す。図５（ａ）は横軸がＯＮ電圧およびＯＦＦ電圧の印加時間、縦軸がメモリセルの抵抗値であり、メモリセルがＯＮおよびＯＦＦにプログラムされる様子を示した図である。図５（ｂ）は上記特性を示す上記メモリセルの構成例を示しており、１つのＭＯＳトランジスタと１つの抵抗変化型メモリ素子により構成される。同図（ｂ）の回路図において、矢印の向きはメモリセルが低抵抗状態に変化するときのメモリセルを流れる電流の向きを示している。メモリセルに印加される電圧Ｖは図５（ｂ）に横軸時間、縦軸電圧で示されるように、一定の書換え電圧Ｖｗｒｉｔｅをメモリセルに印加し続けると仮定する。論理値“１”を抵抗値３０ｋΩ程度と仮定し、論理値”０“を抵抗値１ＭΩ程度と仮定し、メモリセルの抵抗値が書き込み電圧印加時間に比例して変化するようなメモリセルについて考えたとき、同図（ａ）は、書換え完了までの時間がセルごと、もしくは書き換え時ごとにばらつくことを、Ｃ１からＣ４の直線としてあらわしている。一般のＤＲＡＭに採用されている書込み回路は、書込み電圧の印加時間が一定であるため、図５に示したような素子の場合、プログラム後の抵抗値が大きくばらついてしまうという問題がある。また、確実な書換えを実現するためにはベリファイ動作が不可欠となる。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体記憶装置の書き込み回路はメモリセルの書換え動作時に、メモリセルとリファレンス負荷回路との中間ノードの電位がしきい電圧を超えて増大することを検知して書換え動作を停止することを特徴とする。
また、中間ノードの電位増大を検知して書込み動作を停止する回路は、メモリセルの抵抗値が”１”状態と“０”状態で大きく変化することを利用して簡易な構成にすることができることを特徴とする。
【発明の効果】
【００１０】
メモリセルの抵抗値が論理値“１”と“０”の間で大きく変化する抵抗変化型メモリにおいて、書換えと同時にベリファイすることで情報の確実な書換えを高速に実現すると共に、メモリセルのプログラム電圧がばらついていても、動作時のメモリセル抵抗のばらつきを低減する。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
図２５は、本発明の具体的回路および書き換え時におけるメモリセルＭＣの抵抗値の変化を示したものである。上記メモリセルは図３に示すような電流電圧特性を示す抵抗変化型メモリ素子を用いて構成される。上記メモリセルはビット線ＢＬからソース線ＳＬに電流を流し、ビット線ＢＬとソース線ＳＬの電位差が正のしきい電圧を超えた場合に高抵抗化し、ソース線ＳＬからビット線ＢＬに電流を流し、ビット線ＢＬとソース線ＳＬの電位差が負のしきい電圧を超えた場合に低抵抗化することを特徴とする。また上記メモリセルは図５に示したようにプログラム電圧Ｖｗｒｉｔｅが印加される時間の長さによってプログラム後の抵抗値が変化するような特徴をもつものも含まれる。
【００１３】
図２５（ｂ）と（ｃ）において、メモリセルＭＣが低抵抗である場合を“１”と定義し、高抵抗である場合を“０”と定義する。ビット線セレクタＢＬＳは複数のビット線ＢＬから１本を選び、メインビット線ＭＢＬに接続する。ソース線セレクタＳＬＳは複数のソース線ＳＬから１本を選び、メインソース線ＭＳＬに接続する。書換え電圧Ｖｗｒｉｔｅは例えば１Ｖの一定電圧でもよいし、ある電位からスタートして階段状に増大する波形でもよいし、三角波のように単調増大する波形でもよい。上記波形は、例えば図４（ｂ）や図５（ｂ）に示したようなものでよい。メモリセルＭＣの特性に応じた任意の電圧波形が書き込み電圧Ｖｗｒｉｔｅに適応可能である。回路を制御する信号はプリチャージ信号ＰＣ０ＢとＷＥＢであり、共にアクティブＬｏｗの信号である。リファレンス負荷回路ＲＥＦはＭＯＳトランジスタで構成され、ゲート電圧により抵抗値を制御可能である。
【００１４】
本回路によるプログラム動作を説明する。待機時、プリチャージ信号ＰＣ０ＢはＬｏｗであり、ベリファイノードＶＮＤはＶＤＤに充電されている。ＰＣ０ＢをＨｉｇｈにし、ＶＮＤをフローティングにした後、ＷＥＢを短時間Ｌｏｗすると、ＷＣＴＬがＨｉｇｈになる。その後、ＷＥＢがＨｉｇｈに戻した後も、ラッチ回路ＬＣＨによってＷＣＴＬはＨｉｇｈ状態が保たれる。ＷＣＴＬがＨｉｇｈになるとＭＯＳトランジスタＭがＯＮし、Ｖｗｒｉｔｅがビット線コントロールＢＬＣに印加され、書込みが開始される。
【００１５】
まず、ＭＣの状態が低抵抗であった場合に高抵抗へ書きかえる場合のシーケンスについて説明する。トランジスタＭがＯＮした直後はＭＣが低抵抗状態であるため、ＭＣとＲＥＦの抵抗分割で決定するＭＢＬの電位ＶＭＢＬは、センス用ＭＯＳであるＭＳの閾電圧Ｖｔより低い。よってＭＳはＯＦＦした状態である。
【００１６】
書換え電圧を印加し続け、ＭＣが高抵抗に書き換わるとＭＣの大きな抵抗変化に対応してＶＭＢＬが増大し、ＶＭＢＬ＞ＶｔとなったときＭＳがＯＮする。ＭＳがＯＮするとベリファイノードＶＮＤの電位が０になりＷＣＴＬがＬｏｗとなる。ＷＣＴＬがＬｏｗとなるとトランジスタＭがＯＦＦし、書換え電圧Ｖｗｒｉｔｅの供給が停止するため、これ以上の書換えが起こらない。このようにＭＣが高抵抗に書き換わったことをメモリセルＭＣとリファレンス負荷回路ＲＥＦの中間ノードＶＮＤの電位から検知して書込みを自動的に停止する。なお、十分な書き込みを行うには、ＶＭＢＬとＶｔの関係を最適化するために、リファレンス負荷回路ＲＥＦをゲート電圧により適した抵抗値に設定しておく。
【００１７】
この書換え方式によると、メモリセル固有の書換えしきい電圧や、書換えに必要なしきい時間にばらつきがある場合にも、プログラム後の抵抗値をＶｔとＲＥＦにより決定する抵抗値付近の値に近づけることができる。必要以上に長時間、書き換え電圧を印加することが防止できるため、メモリ素子の特性の変化や劣化を起こしにくいという利点もある。また、書換えと同時にベリファイが完了するため、従来のように書換えとベリファイを交互に繰り返す書換え方式と比べて書換えに要する時間を短縮することが可能となる。
【００１８】
図２５（ｂ）は、 低抵抗から高抵抗への書換え時における、ＭＣの抵抗変化の様子である。横軸は電位、縦軸はＭＣに流れる電流を示している。直線“１”はＭＣの状態が低抵抗であるときをあらわし、直線“０”はＭＣの状態が高抵抗であることをあらわしている。直線Ｒｒｅｆはリファレンス負荷回路ＲＥＦの抵抗値により決まる直線である。図２５（ａ）ではＲＥＦとしてＭＯＳトランジスタを用いているため正確には直線ではない。ＲＥＦに用いる負荷素子については他にもダイオードや抵抗素子などといったものが考えられるが、それらの場合にも同様の議論が成立する。直線“１”と直線Ｒｒｅｆの交点がＭＢＬの書換え開始時の電位であり、直線“０”と直線Ｒｒｅｆの交点が書換え後のＭＢＬの電位である。書込み時間の経過に伴ってｘ軸上の矢印方向にＭＢＬの電位が変化していくことがわかる。なお、高抵抗から低抵抗への書き換えはスイッチにより電流を逆に流すことで同様に行う。
【００１９】
次に図２５においてＭＣに記憶された状態が高抵抗であった場合に高抵抗を書き込むときのシーケンスについて説明する。まずＰＣ０ＢがＬｏｗし、ベリファイノードＶＮＤを充電した後ＰＣ０ＢをＨｉｇｈしＶＮＤをフローティングにする。ＷＥＢがＬｏｗするとＷＣＴＬがＨｉｇｈになる。ＷＥＢはその後Ｈｉｇｈしても、ＬＣＨによりＷＣＴＬの状態はＨｉｇｈのままである。ＷＣＴＬがＨｉｇｈのとき、ＭはＯＮし、書換え電圧ＶｗｒｉｔｅがＢＬＣに提供される。ＭＣが高抵抗の場合、ノードＭＢＬの電位は書込みが開始された直後にＶｔを超えるため、ＭがＯＮした直後にＭＳがＯＮする。その結果ＷＣＴＬがＬｏｗとなりＭがＯＦＦする。書換え電流が流れる時間は最小限に抑えられるため”０“状態のＭＣに再び”０“を書き込むオーバーライトを回避することができる。抵抗変化型のメモリではオーバーライトの回避が重要な課題であり、上記書込み方法によって、上記課題を解決することができる。
【００２０】
図２５（ｃ）には“０”に“０”を書き込む場合のＭＣの抵抗の様子である。書込み開始直後から“０”状態になっているため、ＭＣはそれ以上の抵抗変化を起こさない。低抵抗から低抵抗への書き換えにおいても、上記と同様な動作が実現される。
【００２１】
図１に本発明を構成する固体電解質メモリのメモリセルＭＣの断面図の一例を示す。上部電極ＵＬはタングステン（Ｗ）やタングステンチタン合金（ＷＴｉ）などといった通常の配線に使われる金属である。固体電解質層ＥＬは硫黄（Ｓ）、セレン（Ｓｅ）、テルライド（Ｔｅ）の化合物である。下部電極ＬＬは銀（Ａｇ）や銅（Ｃｕ）などの金属からなるが、これらの金属に限定される必要はなく、動作電圧や用いる固体電解質によって適当な金属を選ぶことが可能である。製造時に紫外線の照射や熱を加えることにより下部電極ＬＬから金属イオンを固体電解質層中ＥＬに拡散させ、金属イオンが固体電解質層中に含まれるようにする。
【００２２】
図１（ａ）はデバイスの上部電極ＵＬに負の電圧を印加し、下部電極ＬＬに正の電圧を印加することで金属イオンが還元され、固体電解質層中に金属の伝導パスを形成し低抵抗状態になった様子を模式的に示している。図１（ｂ）は印加電圧の方向を逆転し、伝導パスを形成する金属が酸化されることでイオン化し、伝導パスが消失することで高抵抗状態となった様子を模式的に示している。このように固体電解質メモリは金属イオンの酸化還元反応を利用しメモリ素子の抵抗状態を制御するということができる。
【００２３】
図２は記録層が２層構造となっている固体電解質メモリの断面図の一例を示す。上部電極ＵＬはＷやＷＴｉなどといった通常の配線に使われる金属を使用する。固体電解質層１と固体電解質層２は組成が異なり、ＥＬ１は伝導パスを形成する金属イオンの供給源となり、ＥＬ２は絶縁性の膜である。イオン供給源となる固体電解質層ＥＬ１から金属イオンが拡散し、上部電極ＵＬと下部電極間ＬＬにプログラミングに必要な電位が供給されると伝導パスを形成する。下部電極は伝導パスの形成される面積を制限するためにブラグ状になっている例を示しているが、これはプラグに限定する必要はない。
【００２４】
図３（ａ）は、同図（ｂ）に一例として示す上部電極ＵＬと下部電極ＬＬの間に固体電解質層ＥＬを挟み込んだ固体電解質メモリにおいて、上部電極ＵＬと下部電極ＬＬの両端電圧Ｖ１と、ＵＬからＬＬへ流れる電流Ｉ１の関係を示したものである。同図（ｂ）の回路図において、矢印はＩ１の正の向き、Ｖ１の正の向き、抵抗変化型メモリ素子の矢印は低抵抗化するときの電流の向きとする。同図（ａ）に示すような特性を示すデバイスは、低抵抗状態を論理値‘１’、高抵抗状態を論理値‘０’、高抵抗状態から低抵抗状態へ変化する電圧をＯＮ電圧、低抵抗状態から高抵抗状態へ変化する電圧をＯＦＦ電圧と定義すると、例えば読出し電圧を十分にＯＮおよびＯＦＦ電圧に比べて小さい０．３Ｖ程度と設定した場合、低抵抗状態と高抵抗状態の抵抗比が２桁以上確保できる。
【００２５】
本発明は上記のような特性を示す固体電解質メモリにおいて、低抵抗状態と高抵抗状態の抵抗比が１桁以上あり、書換えが行われたときに、メモリ素子を流れる電流が大きく変化することを利用している。よって本発明は抵抗変化型メモリの中でも抵抗値が１桁程度の大きな変化を示すメモリセルに適応可能な技術である。
【００２６】
図６は、本発明の一実施の形態による半導体記憶装置において、そのチップ構成の一例を示す平面図であり、（ａ）は、チップ全体の構成例、（ｂ）は、（ａ）におけるメモリバンクの構成例を示すものである。
【００２７】
図６に示す半導体記憶装置は固体電解質メモリとなっている。そのメモリチップＣＨＩＰ全体の構成は、例えば図６（ｂ）に示すように、制御回路ＣＮＴＬと、入出力回路ＤＱＣと、メモリバンクＢＡＮＫに大きく分けられる。制御回路ＣＮＴＬには、クロック、アドレス、制御信号がメモリチップＣＨＩＰ外から入力され、メモリチップＣＨＩＰの動作モードの決定やアドレスのプリデコード等が行われる。入出力回路ＤＱＣは、入出力バッファ等を備え、メモリチップＣＨＩＰ外部からライトデータが入力され、メモリチップＣＨＩＰ外部へリードデータを出力する。
【００２８】
メモリバンクＢＡＮＫには、例えば図６（ｂ）に示すように、複数のアレー状に配置されたメモリアレーＭＣＡが配置され、その周囲にはサブワードドライバ列ＳＷＤＡ、ビット線セレクタＢＬＳ、ビット線デコーダＢＤＥＣ、ソース線セレクタＳＬＳ、ソース線デコーダＳＤＥＣ、書込み回路列ＷＣＴＡが配置される。また、メモリバンクＢＡＮＫの外周には、書換え回路列ＷＣＴＡと平行に列デコーダＹＤＥＣおよびメインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣ並びにアレー制御回路ＡＣＣが配置される。
【００２９】
図７に本発明を実施する全体回路例を示す。メモリセルアレイＭＣＡにサブワードドライバ列ＳＷＤＡ、ビット線選択回路ＢＬＳ、ソース線選択回路ＳＬＳが接続される。ＷＬ０、ＷＬ１、ＷＬ２、・・・ＷＬｍはワード線、ＢＬ０、ＢＬ１、ＢＬ２、・・・ＢＬｎはビット線、ＳＬ０、ＳＬ１、ＳＬ２、・・・ＳＬｎはソース線をあらわしている。ビット線セレクタＢＬＳとソース線セレクタＳＬＳはＭＣＡから書換え対象メモリセルを選択し、メインビット線ＭＢＬ０、ＭＢＬ１、・・・ＭＢＬｋとメインソース線ＭＳＬ０、ＭＳＬ１、・・・ＭＳＬｋを解してベリファイ書換え回路ＷＣＴ０、ＷＣＴ１、・・・ＷＣＴｋに接続する回路である。例えばＷＣＴ０にはＢＬ０〜ＢＬ７が、ＷＣＴ１にはＢＬ８〜ＢＬ１５が接続されるといったように、ＢＬＳによって数本のＢＬがＷＣＴに接続される。上記においてｍ、ｎ、ｋはそれぞれ整数であり、ＭＣＡに含まれるメモリセルの数やＷＣＴの数によって異なる値である。ＢＬＳはビット線デコーダＢＤＥＣとビット線セレクトＢＬＳを介して接続され、ＳＬＳはソース線デコーダＳＤＥＣとソース線セレクトＳＬＳを介して接続される。ＸＸＤＥＣでデコードされたＸアドレス信号はサブワードドライバ列ＳＷＤＡに入り、指定されたワード線ＷＬを駆動する。ＹデコーダＹＤＥＣでデコードされたＹアドレスはビット線デコーダＢＤＥＣとソース線デコーダＳＤＥＣに入り、それぞれ駆動するビット線セレクトＢＬＳとソース線セレクトＳＬＳを選択する。
【００３０】
ベリファイ書換え回路ＷＣＴは、例えば、プリチャージ回路ＰＣ、センスアンプＳＡ、リファレンス負荷回路ＲＥＦ、ビット線ドライバＢＤ、ソース線ドライバＳＤ、データラッチ回路ＤＬＣＨから構成される。ＰＣはＭＢＬに接続され、プリチャージコントロール信号ＰＣ１により制御される。ＳＡはＭＢＬとＢＤ、ＳＤに接続され、プリチャージコントロール信号ＰＣ０、ライトイネーブル信号ＷＥＢによって制御される。ＲＥＦは例えばＭＯＳ抵抗を仮定するとゲート電圧により抵抗値を変化させることが可能な可変抵抗となる。ＲＥＦはＭＢＬとメインビット線コントロールＭＢＬＣとの間に挿入され、メモリセルと書き込み電流を流すパスの間に、直列に挿入されることになる。
【００３１】
センスアンプＳＡは、図２４で説明したように、メモリセルとＲＥＦの中間ノードの電位がしきい電圧を超えたことを検知し、書込みコントロールノードＷＣＴＬを介してＢＤおよびＳＤを制御する役割を持つ。ＤＬＣＨは書込み中にデータをラッチしておくための回路であり、書込みデータはＤＡＴＡから入力され、ＹアドレスイネーブルＹＥによって制御される。書込みデータはＤＡＴＡＴ＿ＩＮから入力され、反転書込みデータはＤＡＴＡＢ＿ＩＮから入力される。ラッチされたデータはＤＡＴＡＴ＿ＩＮによってＢＤに送られ、ラッチされた反転データはＤＡＴＡＢ＿ＩＮによってＳＤに送られる。書込み情報が“１”の場合、メモリセルを低抵抗状態にするため、ＳＬにＶＳＳ、ＢＬに書込み電圧Ｖｗｒｉｔｅが印加される。書込み情報が“０”の場合、メモリセルを高抵抗状態にするため、ＳＬにＶｗｒｉｔｅ、ＢＬにＶＳＳが印加される。
【００３２】
図８は本発明における第２の実施例である。図７との相違は書込み回路ＷＣＴ‘の構成であり、ＰＣとＳＡがＭＳＬに接続され、ＲＥＦがＭＳＬとメインソース線コントロールＭＳＬＣとの間に接続され、ＤＬＣＨとＢＤがＤＡＴＡＢ＿ＩＮで接続され、ＤＬＣＨとＳＤがＤＡＴＡＴ＿ＩＮによって接続されている点が図７と異なる。
【００３３】
図９にメモリセルアレイＭＣＡの構成の一例を示す。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬの交点に１つずつ配置され、ｍ行ｎ列の行列を形成する。1つのＭＣは１つのＭＯＳトランジスタと１つの抵抗変化型メモリ素子から構成される。ＭＯＳトランジスタのゲートはＷＬに接続され、ソースは抵抗変化型メモリ素子に接続され、ドレインはＢＬに接続される。図３、図４、図５で定義してきたとおり、回路図中の矢印の向きは、メモリセルを低抵抗状態に書き換えるときのメモリセルを流れる電流の向きを表している。
【００３４】
図１０にはＭＣの例を（ａ）〜（ｄ）を列挙する。トランジスタのゲートをＧ、ソースをＳ，ドレインをＤとする。（ａ）はゲートがＷＬ、ドレインがＢＬ、ソースが抵抗変化型メモリ素子にそれぞれ接続され、メモリ素子はＢＬからＳＬに電流が流れると低抵抗化するように配置される。（ｂ）はゲートがＷＬ、ソースがＳＬ、ドレインが抵抗変化型メモリ素子に接続され、メモリ素子はＢＬからＳＬに電流が流れると低抵抗化するように配置される。（ｃ）はゲートがＷＬ、ソースが抵抗変化型メモリ素子、ドレインがＢＬに接続され、メモリ素子はＳＬからＢＬに電流を流すと低抵抗化するように配置される。（ｄ）はゲートがＷＬ、ソースがＳＬ、ドレインが抵抗変化型メモリ素子に接続され、メモリ素子はＳＬからＢＬに電流が流れると低抵抗化するように配置されている。
【００３５】
図１１には書込み回路ＷＣＴおよびＷＣＴ‘を構成する回路の一例を示す。
図１１（ａ）はＳＡの一例を示す。ベリファイノードＶＮＤをＶＤＤに充電するためのＰＭＯＳがあり、プリチャージ信号ＰＣ０Ｂにより制御される。ＰＣ０Ｂはアクティブロウの信号である。ＶＮＤと０Ｖの間にはメインビット線の電位に応じてスイッチングを行うＮＭＯＳが配置される。ＶＮＤは書き込み状態をラッチする回路であるＬＣＨに接続される。ＬＣＨは書き込みイネーブル信号ＷＥＢによって制御される。ＷＥＢはアクティブロウの信号である。ＬＣＨの出力は書込みコントロールノードＷＣＴＬであり、これはそのままＳＡの出力となる。本発明においてはメモリセルＭＣの抵抗値が１桁以上変化するため、ＭＢＬの電位は書換え完了時に大きく増大する。
【００３６】
図１１（ｂ）は、ＬＣＨの一例を示す。ＮＡＮＤゲートを２つ用いた標準的なＳＲラッチ回路である。入力１をＶＮＤとし、入力２をＷＥＢとし、出力２をＷＣＴＬとする。ＷＥＢがＯＦＦ状態でありＶＮＤがＶＤＤのときＷＣＴＬ＝Ｈｉｇｈをラッチし、ＶＮＤが０に変化するとＷＣＴＬの出力を反転させる機能を実現する回路であれば、図１１（ｂ）に示す回路に限定する必要はない。
【００３７】
図１１（ｃ）、（ｄ）にはリファレンス抵抗ＲＥＦの例を示す。（ｃ）は負荷としてＭＯＳトランジスタを使用した例であり、（ｄ）はポリシリコンによる固定抵抗を使用した例である。ＭＯＳトランジスタを用いる場合にはゲート電圧により抵抗値を制御可能な点が利点である。ポリシリコンによる固定抵抗を使用した場合には抵抗値が安定することから、高信頼回路を作成可能となる。
【００３８】
図１１（ｅ）はビット線の接地回路である。書換え終了後、ビット線の寄生容量に蓄積された電荷を取り除く効果がある。
【００３９】
図１２（ａ）に示す例ではメモリセルアレイの片側に配置されたサブワードドライバ列から全てのワード線を駆動するが、メモリセルアレイの両脇に配置されたＳＷＤＡから半分ずつのワード線を駆動するようにサブワードドライバＳＷＤをＷＬ本数の１／２個ずつ配置する例も考えられる。上記のようなサブワードドライバ列ＳＷＤＡの場合、ＳＷＤのピッチを広く取ることができ、レイアウトの自由度が増すという利点がある。
【００４０】
図１２（ｂ）には図７記載のビット線ドライバＢＤの例を示す。データラッチ回路ＤＬＣＨによりラッチされたデータはＤＡＴＡＴ＿ＩＮによりＢＤに入力される。“０”を書き込む場合、メモリセルを高抵抗にするため、書き換え電圧生成回路ＷＶＧＥＮにより書き換え電圧Ｖｗｒｉｔｅがメインビット線コントロールＢＬＣに印加される。Ｖｗｒｉｔｅは、メモリセルに配置される抵抗変化型メモリ素子の特性により異なる。“１”を書き込む場合、メモリセルを低抵抗にするため、ＶＳＳがメインビット線コントロールＭＢＬＣに印加される。メインビット線コントロールＭＢＬＣの電位は、図１１（ａ）に例として示したＳＡから発行される書き換えコントロール信号ＷＣＴＬによって制御される。
【００４１】
図１２（ｃ）には図７記載のソース線ドライバＳＤの例を示す。データラッチ回路ＤＬＣＨによりラッチされたデータはＤＡＴＡＢ＿ＩＮによりＳＤに入力される。“０”を書き込む場合、メモリセルを高抵抗にするため、ＶＳＳがメインソース線ＭＳＬに印加される。“１”を書き込む場合、メモリセルを低抵抗にするため、書き換え電圧生成回路ＷＶＧＥＮにより書き換え電圧Ｖｗｒｉｔｅがメインソース線ＭＳＬに印加される。Ｖｗｒｉｔｅは、メモリセルに配置される抵抗変化型メモリ素子の特性により異なる。メインソース線ＭＳＬの電位は、図１１（ａ）に例として示したＳＡから発行される書き換えコントロール信号ＷＣＴＬによって制御される。
【００４２】
図１２（ｄ）にはデータラッチ回路ＤＬＣＨの例を示す。書き換えデータはＤＡＴＡＴにより、反転書き換えデータはＤＡＴＡＢによりＤＬＣＨに入力される。ＹデコーダによりＹアドレスが決定されるとＹＥがＨｉｇｈになり書き込みデータがラッチされる構成である。
【００４３】
図１３は、サブワードドライバ列ＳＷＤＡの例を示す。図６（ｂ）に示すように、ＳＷＤＡはメモリセルアレイＭＣＡの周辺に配置され、メモリセルアレイＭＣＡのワード線ＷＬを左右のいずれかのサブワードドライバ列ＳＷＤＡから駆動するため、片方のサブワードドライバ列ＳＷＤＡに含まれるサブワードドライバＳＷＤの数は、メモリセルアレイＭＣＡに含まれるワード線ＷＬの数の半数でよい。サブワードドライバＳＷＤは１つのＰＭＯＳと２つのＮＭＯＮから構成される。上記ＰＭＯＳは、ゲートがメインワード線ＭＷＬＢに接続され、ソースがサブワードドライバ選択線ＦＸに接続され、ドレインがワード線ＷＬに接続される。上記ＮＭＯＳのうち一方は、ゲートがメインワード線、ソースがＶＳＳと等しいかそれより低い負電圧ＶＫＫ、ドレインがワード線ＷＬに接続される。上記ＮＭＯＳのもう一方は、ゲートが反転サブワードドライバ選択線ＦＸＢ、ソースがＶＫＫ、ドレインがワード線ＷＬに接続される。
【００４４】
図１４（ａ）は、図７記載のビット線セレクタ回路ＢＬＳの構成例を示す。ビット線デコーダＢＤＥＣによりビット線セレクトＢＬＳが選択されると、対応するサブビット線セレクタＳＢＬＳに接続されたビット線ＢＬが選択され、メインビット線ＭＢＬに接続される構成である。本図の例では８本のビット線ＢＬに対して1本のメインビット線ＭＢＬを選択する構成であるが、８本にこだわらず、４本、２本、１６本といった様々な例が考えられる。上記のような構成とすることで、多ビット同時書換えに対応する。
【００４５】
図１４（ｂ）は、図７記載のソース線セレクタ回路ＳＬＳの構成例を示す。ソース線デコーダＳＤＥＣによりソース線セレクトＳＬＳが選択されると、対応するサブソース線セレクタＳＳＬＳに接続されたソース線ＳＬが選択され、メインソース線ＭＳＬに接続される構成である。本図の例では８本のソース線ＳＬに対して1本のメインソース線ＭＳＬを選択する構成であるが、８本にこだわらず、４本、２本、１６本といった様々な例が考えられる。上記のような構成とすることで、多ビット同時書換えに対応する。
【００４６】
図１５には図７に示す回路において、メモリセルに記憶されている情報が“１”のとき“０”の情報を書き込む場合の動作波形の一例を示す。
【００４７】
まず、スタンバイ時の説明をする。ＰＣＢ０ＢはアクティブＬｏｗの信号であり、ＰＣＢ０ＢがＬｏｗの間、センスアンプ中のベリファイノードＶＮＤはＶＤＤにドライブされている。ＶＮＤがＶＤＤにドライブされている期間、書込みコントロール信号ＷＣＴＬにはＶＳＳが保持される。“０”の書込み時にはＤＡＴＡＴは周辺の制御回路によりＶＳＳにドライブされている。ＤＡＴＡＴがＶＳＳにドライブされるまでの動作波形は、通常のＤＲＡＭにおける動作波形と類似するものであり、ここでは省略する。
【００４８】
次に動作時の説明をする。ＹデコーダによりＹアドレスが確定しＹＥ信号がＨｉｇｈになると、ＤＡＴＡＴ＿ＩＮは“０”に対応する電圧ＶＳＳにドライブされる。データラッチ回路ＤＬＣＨにより書き込み情報は保持されるので、ＹＥは書込み動作中常にＨｉｇｈである必要はない。ＤＡＴＡＢおよびＤＡＴＡＢ＿ＩＮはそれぞれＤＡＴＡＴおよびＤＡＴＡＴ＿ＩＮの反転信号であり、波形および電圧レベルは明らかであるため、ここでは省略する。ＹＥがＨｉｇｈになるタイミングと同期してプリチャージ信号ＰＣ０ＢをＬｏｗからＨｉｇｈにする。ＰＣ０ＢがＨｉｇｈになると、ＶＮＤはフローティングノードとなり、ＶＤＤプリチャージが完了する。ワード線ＷＬもＹＥがＨｉｇｈになるタイミングと同期してＶＳＳより低い負の電圧ＶＫＫから、ＶＤＤよりも高い正の電圧ＶＰＰになる。
【００４９】
アクティブＬｏｗの信号ＷＥＢがＬｏｗになると、ラッチ回路ＬＣＴの出力ノードであるＷＣＴＬの電位がＨｉｇｈになり、ＷＥＢがＨｉｇｈになった後もＷＣＲＬはＨｉｇｈのまま保持される。ＷＣＴＬがＨｉｇｈの間、ビット線ドライバＢＤとソース線ドライバＳＤのスイッチが入り、メインビット線コントロールＭＢＬＣには書き込み電圧ＶｗｒｉｔｅがＢＤによって印加され、メインソース線ＭＳＬにはＶＳＳがＳＤによって印加され、書込み動作が継続される。
【００５０】
メモリセルに“１”が記憶されている場合、メモリセルの抵抗値はリファレンス負荷回路ＲＥＦの抵抗値よりもはるかに小さいため、メモリセルとＲＥＦの抵抗分割により決定するＭＢＬの電位はＶＳＳに近い値となり、センスアンプＳＡのＯＮ電圧であるＶｔより小さい。よってＶｗｒｉｔｅはＢＬＣに供給され続け書込みが継続する。
【００５１】
次に、メモリ素子が高抵抗化して、書き込み終了時の動作について説明する。メモリ素子の抵抗が１桁以上増大すると、メモリセルとリファレンス負荷回路の抵抗分割により決定するＭＢＬの電位がＶｔを超えて大きくなる。このときＳＡのスイッチが入り、ベリファイノードＶＮＤの電位がＶＳＳとなる。ＶＮＤの電位がＶＳＳになるとＷＣＴＬがＶＳＳとなり、これによりＢＬＣの電位がＶＳＳになる。ＢＬＣがＶＳＳになるとＭＢＬの電位がＶＳＳになり、書込み動作が停止する。プリチャージ信号ＰＣ１は書込み動作が終了し、十分に時間が経過した後にＯＮし、ＭＢＬとＭＳＬに残留した電荷を取り除く。メモリセルの書換えに要する実時間は矢印で示された期間となる。
【００５２】
図１６には図７に示す回路において、メモリセルに記憶されている情報が“０”のとき“０”の情報を書き込む場合の動作波形の一例を示す。
まず、スタンバイ時の説明をする。ＰＣＢ０ＢはアクティブＬｏｗの信号であり、ＰＣＢ０ＢがＬｏｗの間、センスアンプ中のベリファイノードＶＮＤはＶＤＤにドライブされている。ＶＮＤがＶＤＤにドライブされている期間、書込みコントロール信号ＷＣＴＬにはＶＳＳが保持される。“０”の書込み時にはＤＡＴＡＴは周辺の制御回路によりＶＳＳにドライブされている。ＤＡＴＡＴがＶＳＳにドライブされるまでの動作波形は、通常のＤＲＡＭにおける動作波形と類似するものであり、ここでは省略する。
【００５３】
次に動作時の説明をする。ＹデコーダによりＹアドレスが確定しＹＥ信号がＨｉｇｈになると、ＤＡＴＡＴ＿ＩＮは“０”に対応する電圧ＶＳＳにドライブされる。データラッチ回路ＤＬＣＨにより書き込み情報は保持されるので、ＹＥは書込み動作中常にＨｉｇｈである必要はない。ＤＡＴＡＢおよびＤＡＴＡＢ＿ＩＮはそれぞれＤＡＴＡＴおよびＤＡＴＡＴ＿ＩＮの反転信号であり、波形および電圧レベルは明らかであるため、ここでは省略する。ＹＥがＨｉｇｈになるタイミングと同期してプリチャージ信号ＰＣ０ＢをＬｏｗからＨｉｇｈにする。ＰＣ０ＢがＨｉｇｈになると、ＶＮＤはフローティングノードとなり、ＶＤＤプリチャージが完了する。ワード線ＷＬもＹＥがＨｉｇｈになるタイミングと同期してＶＳＳより低い負の電圧ＶＫＫから、ＶＤＤよりも高い正の電圧ＶＰＰになる。アクティブＬｏｗの信号ＷＥＢがＬｏｗになると、ラッチ回路ＬＣＴの出力ノードであるＷＣＴＬの電位がＨｉｇｈになり、ＷＥＢがＨｉｇｈになった後もＷＣＲＬはＨｉｇｈのまま保持される。ＷＣＴＬがＨｉｇｈの間、ビット線ドライバＢＤとソース線ドライバＳＤのスイッチが入り、メインビット線コントロールＭＢＬＣには書き込み電圧ＶｗｒｉｔｅがＢＤによって印加され、メインソース線ＭＳＬにはＶＳＳがＳＤによって印加され、書込み動作が継続される。
【００５４】
メモリセルに“０”が記憶されている場合、メモリセルの抵抗値はリファレンス負荷回路ＲＥＦの抵抗値よりもはるかに大きいため、メモリセルとＲＥＦの抵抗分割により決定するＭＢＬの電位は書換え動作開始直後からセンスアンプＳＡのＯＮ電圧であるＶｔより大きい。このため、ＢＬＣへのＶｗｒｉｔｅごく短い時間で止められ、ＳＡのスイッチが入る。この結果、ベリファイノードＶＮＤの電位がＶＳＳとなる。ＶＮＤの電位がＶＳＳになるとＷＣＴＬがＶＳＳとなり、これによりＢＬＣへのＶｗｒｉｔｅの供給が停止する。これをうけて、書込み動作が停止する。プリチャージ信号ＰＣ１は書込み動作が終了し、十分に時間が経過した後にＯＮし、ＭＢＬとＭＳＬに残留した電荷を取り除く。書換えに要する実時間は矢印で示されており、オーバーライトが回避されることから非常に短くなる。
【００５５】
図１７には図７に示す回路において、メモリセルに記憶されている情報が“０”のとき“１”の情報を書き込む場合の動作波形の一例を示す。
まず、スタンバイ時の説明をする。ＰＣＢ０ＢはアクティブＬｏｗの信号であり、ＰＣＢ０ＢがＬｏｗの間、センスアンプ中のベリファイノードＶＮＤはＶＤＤにドライブされている。ＶＮＤがＶＤＤにドライブされている期間、書込みコントロール信号ＷＣＴＬにはＶＳＳが保持される。“１”の書込み時にはＤＡＴＡＴは周辺の制御回路によりＶＤＤにドライブされている。ＤＡＴＡＴがＶＤＤにドライブされるまでの動作波形は、通常のＤＲＡＭにおける動作波形と類似するものであり、ここでは省略する。
【００５６】
次に動作時の説明をする。ＹデコーダによりＹアドレスが確定しＹＥ信号がＨｉｇｈになると、ＤＡＴＡＴ＿ＩＮは“１”に対応する電圧ＶＤＤにドライブされる。データラッチ回路ＤＬＣＨにより書き込み情報は保持されるので、ＹＥは書込み動作中常にＨｉｇｈである必要はない。ＤＡＴＡＢおよびＤＡＴＡＢ＿ＩＮはそれぞれＤＡＴＡＴおよびＤＡＴＡＴ＿ＩＮの反転信号であり、波形および電圧レベルは明らかであるため、ここでは省略する。ＹＥがＨｉｇｈになるタイミングと同期してプリチャージ信号ＰＣ０ＢをＬｏｗからＨｉｇｈにする。ＰＣ０ＢがＨｉｇｈになると、ＶＮＤはフローティングノードとなり、ＶＤＤプリチャージが完了する。ワード線ＷＬもＹＥがＨｉｇｈになるタイミングと同期してＶＳＳより低い負の電圧ＶＫＫから、ＶＤＤよりも高い正の電圧ＶＰＰになる。アクティブＬｏｗの信号ＷＥＢがＬｏｗになると、ラッチ回路ＬＣＴの出力ノードであるＷＣＴＬの電位がＨｉｇｈになり、ＷＥＢがＨｉｇｈになった後もＷＣＲＬはＨｉｇｈのまま保持される。ＷＣＴＬがＨｉｇｈの間、ビット線ドライバＢＤとソース線ドライバＳＤのスイッチが入り、メインビット線コントロールＭＢＬＣにはＶＳＳがＢＤによって印加され、メインソース線ＭＳＬには書き込み電圧ＶｗｒｉｔｅがＳＤによって印加され、書込み動作が継続される。
【００５７】
メモリセルに“０”が記憶されている場合、メモリセルの抵抗値はリファレンス負荷回路ＲＥＦの抵抗値よりもはるかに大きいため、メモリセルとＲＥＦの抵抗分割により決定するＭＢＬの電位はＶＳＳに近い値となり、センスアンプＳＡのＯＮ電圧であるＶｔより小さい。よってＶｗｒｉｔｅはＳＬに供給され続け書込みが継続する。
メモリ素子の書込みが完了すると、メモリ素子の抵抗が１桁以上減少する。その結果メモリセルとリファレンス負荷回路の抵抗分割により決定するＭＢＬの電位がＶｔを超えて大きくなる。このときＳＡのスイッチが入り、ベリファイノードＶＮＤの電位がＶＳＳとなる。ＶＮＤの電位がＶＳＳになるとＷＣＴＬがＶＳＳとなり、これによりＭＳＬへのＶｗｒｉｔｅの供給が停止する。これを受けて書込み動作が停止する。プリチャージ信号ＰＣ１は書込み動作が終了し、十分に時間が経過した後にＯＮし、ＭＢＬとＭＳＬに残留した電荷を取り除く。
【００５８】
図１８には図７に示す回路において、メモリセルに記憶されている情報が“１”のとき“１”の情報を書き込む場合の動作波形の一例を示す。
まず、スタンバイ時の説明をする。ＰＣＢ０ＢはアクティブＬｏｗの信号であり、ＰＣＢ０ＢがＬｏｗの間、センスアンプ中のベリファイノードＶＮＤはＶＤＤにドライブされている。ＶＮＤがＶＤＤにドライブされている期間、書込みコントロール信号ＷＣＴＬにはＶＳＳが保持される。“１”の書込み時にはＤＡＴＡＴは周辺の制御回路によりＶＤＤにドライブされている。ＤＡＴＡＴがＶＤＤにドライブされるまでの動作波形は、通常のＤＲＡＭにおける動作波形と類似するものであり、ここでは省略する。
【００５９】
次に動作時の説明をする。ＹデコーダによりＹアドレスが確定しＹＥ信号がＨｉｇｈになると、ＤＡＴＡＴ＿ＩＮは“１”に対応する電圧ＶＤＤにドライブされる。データラッチ回路ＤＬＣＨにより書き込み情報は保持されるので、ＹＥは書込み動作中常にＨｉｇｈである必要はない。ＤＡＴＡＢおよびＤＡＴＡＢ＿ＩＮはそれぞれＤＡＴＡＴおよびＤＡＴＡＴ＿ＩＮの反転信号であり、波形および電圧レベルは明らかであるため、ここでは省略する。ＹＥがＨｉｇｈになるタイミングと同期してプリチャージ信号ＰＣ０ＢをＬｏｗからＨｉｇｈにする。ＰＣ０ＢがＨｉｇｈになると、ＶＮＤはフローティングノードとなり、ＶＤＤプリチャージが完了する。ワード線ＷＬもＹＥがＨｉｇｈになるタイミングと同期してＶＳＳより低い負の電圧ＶＫＫから、ＶＤＤよりも高い正の電圧ＶＰＰになる。アクティブＬｏｗの信号ＷＥＢがＬｏｗになると、ラッチ回路ＬＣＴの出力ノードであるＷＣＴＬの電位がＨｉｇｈになり、ＷＥＢがＨｉｇｈになった後もＷＣＲＬはＨｉｇｈのまま保持される。ＷＣＴＬがＨｉｇｈの間、ビット線ドライバＢＤとソース線ドライバＳＤのスイッチが入り、メインビット線コントロールＭＢＬＣにはＶＳＳがＢＤによって印加され、メインソース線ＭＳＬには書き込み電圧ＶｗｒｉｔｅがＳＤによって印加され、書込み動作が継続される。
【００６０】
メモリセルに“１”が記憶されている場合、メモリセルの抵抗値はリファレンス負荷回路ＲＥＦの抵抗値よりもはるかに小さいため、メモリセルとＲＥＦの抵抗分割により決定するＭＢＬの電位は書換え動作開始直後からセンスアンプＳＡのＯＮ電圧であるＶｔより大きい。このため、ＳＬへのＶｗｒｉｔｅごく短い時間で止められ、ＳＡのスイッチが入る。この結果、ベリファイノードＶＮＤの電位がＶＳＳとなる。ＶＮＤの電位がＶＳＳになるとＷＣＴＬがＶＳＳとなり、これによりＳＬへのＶｗｒｉｔｅ供給が停止する。これをうけて、書込み動作が停止する。プリチャージ信号ＰＣ１は書込み動作が終了し、十分に時間が経過した後にＯＮし、ＭＢＬとＭＳＬに残留した電荷を取り除く。書換えに要する実時間は矢印で示されており、オーバーライトが回避されることから非常に短くなる。
【００６１】
図１９（ａ）は図１５および図１６に示した“０”書込み動作時の要素回路である。電流の向きは図中矢印に示した向きである。
図１９（ｂ）は、図１９（ａ）に示される回路において、メモリセルを“１”状態から“０”状態に書き換える場合、ノードＭＢＬの電位ＶＭＢＬが変化する様子を示した図である。Ｒｒｅｆ０は“０”を書き込む場合のＲＥＦの抵抗値、ＶＭＳＬはＭＳＬの電位、ＶＢＬＣはＢＬＣの電位、ＶｔはＳＡに含まれるＭＳのしきい電圧である。“０”を書き込む場合は、ＶＭＳＬ＝ＶＳＳ、ＶＢＬＣ＝ＶｗｒｉｔｅがそれぞれＳＤおよびＢＤから印加される。“１”から”０“書換え開始直後、ＶＭＢＬは直線”１“と直線Ｒｒｅｆ０の交点で決定される電位となる。メモリセルの書換えが完了すると、ＶＭＢＬは直線”０“と直線Ｒｒｅｆ０の交点で決定される電位となる。この過程でＶＭＢＬはＶｔのレベルを横切るのでＭＳがＯＮし、書込みが停止する。
【００６２】
図１９（ｃ）は、図１９（ａ）に示される回路において、“０”状態のメモリセルに“０”を書き込む場合、ノードＭＢＬの電位ＶＭＢＬがどのレベルにくるかを示した図である。書き込み開始直後からＶｔを超えているため、即座のＭＳがＯＮし、書込みが停止する。
【００６３】
図２０（ａ）は、図１７および図１８に示した“１”書込み動作時の要素回路である。電流の向きは図中矢印に示した向きである。
図２０（ｂ）は、図２０（ａ）に示される回路において、メモリセルを“０”状態から“１”状態に書き換える場合、ノードＭＢＬの電位ＶＭＢＬが変化する様子を示した図である。Ｒｒｅｆ１は“１”を書き込む場合のＲＥＦの抵抗値、ＶＭＳＬはＭＳＬの電位、ＶＢＬＣはＢＬＣの電位、ＶｔはＳＡに含まれるＭＳのしきい電圧である。“１”を書き込む場合は、ＶＭＳＬ＝Ｖｗｒｉｔｅ、ＶＢＬＣ＝ＶＳＳがそれぞれＳＤおよびＢＤから印加される。“０”から”１“書換え開始直後、ＶＭＢＬは直線”０“と直線Ｒｒｅｆ１の交点で決定される電位となる。メモリセルの書換えが完了すると、ＶＭＢＬは直線”１“と直線Ｒｒｅｆ１の交点で決定される電位となる。この過程でＶＭＢＬはＶｔのレベルを横切るのでＭＳがＯＮし、書込みが停止する。
【００６４】
図１９（ｃ）は、図１９（ａ）に示される回路において、“１”状態のメモリセルに“１”を書き込む場合、ノードＭＢＬの電位ＶＭＢＬがどのレベルにくるかを示した図である。書き込み開始直後からＶｔを超えているため、即座のＭＳがＯＮし、書込みが停止する。
【００６５】
図２１は、ＲＥＦの負荷を固定抵抗としたところが図１９と異なる。このため図１９（ｂ）および（ｃ）において、Ｒｒｅｆ０＝Ｒｒｅｆ１＝Ｒｒｅｆと置き換えた場合に相当する。
図２２は、ＲＥＦの負荷を固定抵抗としたところが図２０と異なる。このため図２０（ｂ）および（ｃ）において、Ｒｒｅｆ０＝Ｒｒｅｆ１＝Ｒｒｅｆと置き換えた場合に相当する。
【００６６】
図２３はメモリアレイＭＣＡのレイアウト例であり、図９に示すメモリセルアレイの回路図に相当する。ワード線ＷＬ２本ごとにダミーワード線ＤＷＬをもうける。これにより拡散層Ｎ＋のマスクを簡略にすることが可能である。ビット線コンタクトＢＬＣはワード線ＷＬとダミーワード線ＤＷＬを共有しない隣接メモリセルと共有する。ビット線ＢＬとソース線ＳＬは平行に作成されるが、レイヤーの高さが異なる。点線の四角で囲まれた部分は1ビットのメモリセルＭＣをあらわしており、その面積はプロセスノードをＦとすると６Ｆ２となる。最新のＤＲＡＭでも、セル面積は６Ｆ２で、同等である。しかし、抵抗変化型メモリ素子はＤＲＡＭのキャパシタに比べて製造が容易であり、１Ｔ１Ｃ型ＤＲＡＭが製造困難な微細プロセスにおいても１Ｔ１Ｒ型メモリは製造が可能である。
【００６７】
図２４はメモリアレイＭＣＡの断面図の例を示す。図２３におけるＡからＡ‘の直線に沿って切断したときの断面図を示したものである。図２４（ａ）はビット線ＢＬがソース線ＳＬよりも上のレイヤーになっており、図２４（ｂ）はビット線ＢＬがソース線ＳＬよりも下のレイヤーで、かつ抵抗変化型メモリ素子がビット線ＢＬよりも上のレイヤーに配置される例である。図２４（ｃ）はビット線ＢＬがソース線ＳＬよりも下のレイヤーで、かつ抵抗変化型メモリ素子がビット線よりも下のレイヤーに配置される例である。図２４（ｂ）に示す構造は抵抗変化型メモリ素子よりも上のレイヤーにおける製造プロセスが少ないため、歩留まりが向上すると考えられる。
【産業上の利用可能性】
【００６８】
本発明の半導体記憶装置は、固体電解質メモリに適用して特に有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）等のロジックチップに内蔵されるオンチップメモリ等に対しても適用可能である。
【図面の簡単な説明】
【００６９】
【図１】（ａ）、（ｂ）は、それぞれ記憶層が１層からなる固体電解質メモリのＯＮ動作時、およびＯＦＦ動作時の断面図。
【図２】（ａ）、（ｂ）は、それぞれ記憶層が２層からなる固体電解質メモリのＯＮ動作時、およびＯＦＦ動作時の断面図。
【図３】（ａ）、（ｂ）は、それぞれ固体電解質メモリの直流電流電圧特性の実験データ、および実験配置例を示す図。
【図４】（ａ）、（ｂ）は、それぞれ固体電解質メモリのスイッチング電圧のばらつき、および印加電圧波形の例を示す図。
【図５】（ａ）、（ｂ）は、それぞれ固体電解質メモリのスイッチングに要する時間のばらつき、および印加電圧波形の例を示す図。
【図６】（ａ）、（ｂ）は、それぞれ本発明が提供するメモリチップ、および本発明が提供するメモリチップのＢＡＮＫの構成例を示す図。
【図７】本発明を構成する回路一式を示す図。
【図８】本発明を構成する回路一式の別構成を示す図。
【図９】メモリアレイの構成例を示す図。
【図１０】（ａ）〜（ｄ）は、それぞれメモリセルを示す図。
【図１１】（ａ）〜（ｄ）は、それぞれ本発明を構成するセンスアンプの一例、ラッチ回路の一例、リファレンス抵抗回路、およびビット線接地回路を示す図。
【図１２】（ａ）〜（ｃ）は、それぞれビット線ドライバ回路、ソース線ドライバ回路、およびデータラッチ回路を示す図。
【図１３】サブワードドライバ列回路を示す図。
【図１４】（ａ）〜（ｂ）は、それぞれビット線セレクタ回路、およびソース線セレクタ回路を示す図。
【図１５】図７の回路において、情報“０”を情報“１”が記憶されたメモリセルに書き込む場合のタイミングチャート。
【図１６】図７の回路において、情報“０”を情報“０”が記憶されたメモリセルに書き込む場合のタイミングチャート。
【図１７】図７の回路において、情報“１”を情報“０”が記憶されたメモリセルに書き込む場合のタイミングチャート。
【図１８】図７の回路において、情報“１”を情報“１”が記憶されたメモリセルに書き込む場合のタイミングチャート。
【図１９】（ａ）〜（ｃ）は、それぞれ０状態を書き込む場合の動作説明図。
【図２０】（ａ）〜（ｃ）は、それぞれ１状態を書き込む場合の動作説明図。
【図２１】図７の回路においてＲＥＦの構成が図１１（ｄ）となった場合に、“０”状態を書き込むときの動作説明図。
【図２２】図７の回路においてＲＥＦの構成が図１１（ｄ）となった場合に、“１”状態を書き込むときの動作説明図。
【図２３】メモリアレイのレイアウト例を示す図。
【図２４】（ａ）〜（ｃ）はそれぞれ、ビット線がソース線よりも上のレイヤ、および下のレイヤに設けられたメモリアレイの断面構造例（図２３の直線ＡＡ'） を示す図。
【図２５】（ａ）〜（ｃ）はそれぞれ、本発明の一例を示す回路図、および書込み動作説明図。
【符号の説明】
【００７０】
ＳＥＭＤ…固体電解質メモリデバイス、
ＵＬ…上部電極、
ＥＬ…固体電解質、
ＬＬ…下部電極、
Ｍｅｔａｌ…金属原子、
ＣＨＩＰ…メモリチップ、
ＢＡＮＫ…メモリバンク、
ＣＮＴＬ…制御回路、
ＤＱＣ…入出力回路、
ＭＣＡ…メモリセルアレイ、
ＳＤＥＣ…ソース線デコーダ、
ＡＣＣ…アレイ制御回路、
ＳＬＳ…ソース線セレクタ、
ＢＬＳ…ビット線セレクタ、
ＢＤＥＣ…ビット線デコーダ、
ＷＣＴＡ…書込み回路列、
ＭＡＡ…メインアンプ列、
ＸＤＥＣ…Ｘデコーダ、
ＹＤＥＣ…Ｙデコーダ、
ＳＷＤＡ…サブワードドライバアレイ、
ＳＬ…ソース線、
ＢＬ…ビット線、
ＭＢＬ…メインビット線、
ＭＳＬ…メインソース線、
ＭＢＬＣ…メインビット線コントロール、
ＷＣＴ…ベリファイ書換え回路、
ＰＣ…プリチャージ回路、
ＳＡ…センスアンプ、
ＲＥＦ…リファレンス負荷回路、
ＳＤ…ソース線ドライバ、
ＢＤ…ビット線ドライバ、
ＤＬＣＨ…データラッチ、
ＰＣ…プリチャージ制御信号、
ＷＥＢ…書込みイネーブル信号、
ＲＥＦＣ…リファレンス負荷回路コントロール信号、
ＤＡＴＡＴ…データ信号、
ＤＡＴＡＢ…反転データ信号、
ＤＡＴＡ＿ＩＮ…書込みデータ入力信号、
ＤＡＴＡＢ＿ＩＮ…反転書込みデータ入力信号、
ＷＣＴＬ…書込みコントロール信号、
ＹＥ…Ｙアドレスイネーブル信号、
ＶＮＤ…ベリファイノード、
ＷＶＧＥＮ…書込み電圧生成回路、
Ｖｗｒｉｔｅ…書込み電圧、
ＦＸ…サブワードドライバ選択信号、
ＦＸＢ…反転サブワードドライバ選択信号、
ＳＢＬＳ…サブビット線セレクト、
ＳＳＬＳ…サブソース線セレクト、
ＢＬＣ…ビット線コンタクト、
ＤＷＬ…ダミーワード線、
Ｎ＋…拡散層、
ＣＯＮＴ…拡散層コンタクト、
ＳＴＩ…素子分離、
ＳＵＢ…Ｓｉ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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