(57)【要約】【課題】コンタクト不良の発生場所を特定することができる試験回路、半導体ウエハ装置、及び試験方法を提供すること。【解決手段】直列に接続された複数のコンタクト抵抗Rを含むコンタクトチェーン５０と、隣り合うコンタクト抵抗Rの接続点Pに、ソース領域１７ａが電気的に接続されたトランジスタTRと、ドレイン領域１７ｂに一端が電気的に接続されたヒューズ２２とを有する試験回路による。【選択図】図５
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【特許請求の範囲】
【請求項１】
直列に接続された複数のコンタクト抵抗を含むコンタクトチェーンと、
隣り合う前記コンタクト抵抗の接続点に、ソース領域とドレイン領域の一方が電気的に接続されたトランジスタと、
前記ソース領域とドレイン領域の他方に一端が電気的に接続されたヒューズと、
を有することを特徴とする試験回路。
【請求項２】
隣接している所定個数の前記コンタクト抵抗同士を１グループとすると供に、各グループのそれぞれの接続点に対応して前記トランジスタを設け、該接続点に該トランジスタのソース領域とドレイン領域の一方を接続したことを特徴とする請求項１に記載の試験回路。
【請求項３】
前記コンタクト抵抗は、前記ソース領域とドレイン領域の一方と、該一方の領域の上に形成された導電性プラグとの間の抵抗であることを特徴とする請求項１又は請求項２に記載の試験回路。
【請求項４】
前記コンタクトチェーンの両端に所定の電位差を加えると供に、前記トランジスタのゲート電極に所定電圧を印加することにより、前記コンタクト抵抗のうちの一つがオープンとなっている場合に前記コンタクトチェーンから前記トランジスタを介して前記ヒューズに電流を流して該ヒューズを切断することを特徴とする請求項１〜請求項３のいずれか１項に記載の試験回路。
【請求項５】
前記ゲート電極に印加する前記所定電圧は、前記トランジスタのソース−ドレイン間の電圧が前記電位差のときに前記トランジスタがオン状態となる電圧であることを特徴とする請求項４に記載の試験回路。
【請求項６】
直列に接続された複数のコンタクト抵抗を含むコンタクトチェーンと、
隣り合う前記コンタクト抵抗の接続点に、ソース領域とドレイン領域の一方が電気的に接続されたトランジスタと、
前記ソース領域とドレイン領域の他方に一端が電気的に接続されたヒューズと、
を半導体基板上に試験回路として有することを特徴とする半導体ウエハ装置。
【請求項７】
直列に接続された複数のコンタクト抵抗を含むコンタクトチェーンの両端に所定の電位差を加えると供に、
隣り合う前記コンタクト抵抗の接続点にソース領域とドレイン領域の一方が電気的に接続されたトランジスタのゲート電極に所定電圧を印加して、
前記コンタクト抵抗のうちの一つがオープンとなっている場合に、一端が前記ソース領域とドレイン領域の他方に電気的に接続されたヒューズに、前記コンタクトチェーンから前記トランジスタを介して電流を流し、
前記電流によって前記ヒューズが切断されたことを確認することにより、オープンとなっている前記コンタクト抵抗の場所を把握することを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験回路、半導体ウエハ装置、及び試験方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置の製造工程では、半導体装置を不良にするような傾向が製造プロセスにあるかどうかを調べるため、製品用の回路と供に試験回路を基板上に形成することがある。
【０００３】
試験回路のうち、導電性プラグのコンタクト抵抗の不良を試験するものとしては、特許文献１に開示されるようなコンタクトチェーンがある。
【０００４】
コンタクトチェーンは、半導体基板に複数の不純物拡散領域を形成し、各不純物拡散領域上に所定個数の導電性プラグを形成して、異なる不純物拡散領域上の導電性プラグ同士を配線で接続してなる（特許文献１の図１（ｂ）参照）。これは、回路的には、導電性プラグと不純物拡散領域との間のコンタクト抵抗が、拡散層と配線とで直列に複数接続された構造となる。
【０００５】
全ての導電性プラグがその下の不純物拡散領域と接続されていれば、コンタクトチェーンの両端に電圧を印加することで、コンタクトチェーンに電流が流れる。
【０００６】
一方、複数の導電性プラグの中に不純物拡散領域と接続されていないものが一つでもあれば、その導電性プラグにおいてコンタクトチェーンは回路的にオープンとなり、電圧を印加してもコンタクトチェーンに電流は流れない。
【０００７】
したがって、コンタクトチェーンを流れる電流の有無により、コンタクト不良となっている導電性プラグの有無を確認できる。更に、直列に形成された複数のコンタクト抵抗からコンタクトチェーンを構成することにより、コンタクト抵抗の中に異常なものが一つでもあれば電流が流れないから、コンタクト不良の検出感度を高めることができる。
【０００８】
ところが、この方法では、複数の導電性プラグのうち一つでもコンタクト不良となっているものがあれば電流が流れないため、どの導電性プラグでコンタクト不良が発生しているかを特定できない。特定するには、EB(Electron Beam)テスタと呼ばれる試験装置において、一つ一つの導電性プラグにプローブを当ていき、どの導電性プラグで不良となっているかを調べなければならないが、これではあまりにも非効率的である。
【０００９】
これよりも効率的にコンタクト不良の箇所を特定する方法として、特許文献２では、各導電性プラグをトランジスタで選択し、選択した導電性プラグに電流を流してコンタクト不良の有無を確認している。
【００１０】
しかしながら、この方法では、導電性プラグを選択するための回路が複雑で、導電性プラグの数以上のトランジスタを必要とするため、半導体基板において試験回路が占める面積が増えてしまい、半導体装置の微細化を妨げるという新たな問題が発生する。
【００１１】
なお、本発明に関連する技術が、特許文献３にも開示されている。
【特許文献１】特開２０００−２１９４５号公報
【特許文献２】特開平１０−１３５４１２号公報
【特許文献３】特開２００２−２６１２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、コンタクト不良の発生場所を特定することができる試験回路、半導体ウエハ装置、及び試験方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、直列に接続された複数のコンタクト抵抗を含むコンタクトチェーンと、隣り合う前記コンタクト抵抗の接続点に、ソース領域とドレイン領域の一方が電気的に接続されたトランジスタと、前記ソース領域とドレイン領域の他方に一端が電気的に接続されたヒューズとを有する試験回路が提供される。
【００１４】
そして、本発明の別の観点によれば、直列に接続された複数のコンタクト抵抗を含むコンタクトチェーンと、隣り合う前記コンタクト抵抗の接続点に、ソース領域とドレイン領域の一方が電気的に接続されたトランジスタと、前記ソース領域とドレイン領域の他方に一端が電気的に接続されたヒューズとを半導体基板上に試験回路として有する半導体ウエハ装置が提供される。
【００１５】
また、本発明の他の観点によれば、直列に接続された複数のコンタクト抵抗を含むコンタクトチェーンの両端に所定の電位差を加えると供に、隣り合う前記コンタクト抵抗の接続点にソース領域とドレイン領域の一方が電気的に接続されたトランジスタのゲート電極に所定電圧を印加して、前記コンタクト抵抗のうちの一つがオープンとなっている場合に、一端が前記ソース領域とドレイン領域の他方に電気的に接続されたヒューズに、前記コンタクトチェーンから前記トランジスタを介して電流を流し、前記電流によって前記ヒューズが切断されたことを確認することにより、オープンとなっている前記コンタクト抵抗の場所を把握する試験方法が提供される。
【発明の効果】
【００１６】
本発明によれば、コンタクト抵抗の中にオープンとなっているものが存在する場合、コンタクトチェーンからトランジスタを介してヒューズに電流が流れ、該ヒューズが切断される。したがって、切断されたヒューズの場所を特定することで、オープンとなっているコンタクト抵抗の存在を把握できるだけでなく、複数のコンタクト抵抗のうちどれがオープンになっているかを特定することが可能となる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
【００１８】
（１）第１実施形態
図１は、本実施形態に係る半導体ウエハ装置の拡大平面図である。
【００１９】
この半導体ウエハ装置５は、露光装置の１ショット領域２内におけるシリコン基板１に、複数個のチップ領域４を有する。シリコン基板１は最終的にはダイシングされ、チップ領域４毎に個片化されたLSI等の半導体装置となる。
【００２０】
チップ領域４の間の領域はスクライブ領域と呼ばれる。本実施形態では、１ショット領域２の四隅のスクライブ領域に、後述の試験回路３が形成される。
【００２１】
なお、チップ領域４の内部に空き領域がある場合は、その空き領域に試験回路３を形成するようにしてもよい。その場合は、ダイシング後の半導体装置にも試験回路３が残存することになる。
【００２２】
図２は、半導体ウエハ装置５において、その試験回路３が形成された部分の拡大断面図である。
【００２３】
図２に示されるように、シリコン基板１には、LOCOS(Local Oxidation of Silicon)法等により素子分離絶縁膜１０が形成されており、その素子分離絶縁膜１０によってシリコン基板１の活性領域が画定されると供に、シリコン基板１の所定の深さにnウェル１１が形成される。
【００２４】
活性領域の上では、ゲート絶縁膜１３を介してゲート電極１５が形成されており、ゲート電極１５の横のシリコン基板１にはp型ソース領域１７ａとp型ドレイン領域１７ｂが形成される。これらの領域１７ａ、１７ｂは、ゲート絶縁膜１３やゲート電極１５と供にp型MOSトランジスタTRを構成する。
【００２５】
また、p型ソース／ドレイン領域１７ａ、１７ｂから間隔をおいた部分のシリコン基板１には、接地電位とされたグランド用p型不純物拡散領域１７ｃが形成される。そして、各領域１７ａ〜１７ｃは、その表層に形成されたコバルトシリサイド層等の高融点金属層１８により、低抵抗化が図られる。
【００２６】
シリコン基板１の上側全面には酸化シリコン膜等の第１層間絶縁膜２０が形成され、更にその上にはポリシリコンよりなるヒューズ２２が形成される。ドレイン領域１７ｂとグランド用p型不純物拡散領域１７ｃの上の第１層間絶縁膜２０には第１コンタクトホール２０ａが形成されており、該ホール２０ａを介してヒューズ２２の両端が各領域１７ｂ、１７ｃに電気的に接続される。
【００２７】
そのようなヒューズ２２と第１層間絶縁膜２０の上には、酸化シリコンやBPSG等よりなる第２層間絶縁膜２４が形成される。また、ソース領域１７ａの上の第１、第２層間絶縁膜２０、２４には第２コンタクトホール２６が形成されており、タングステンを主にして構成されソース領域１７ａと電気的に接続された導電性プラグ２７がその第２コンタクトホール２６に形成される。
【００２８】
そして、第２層間絶縁膜２４と導電性プラグ２７の上には、アルミニウム膜を含む金属積層膜よりなる金属配線３０が形成される。
【００２９】
図３は、半導体ウエハ装置５において、試験回路３が形成された部分の拡大平面図である。なお、上記の図２は、図３のＡ−Ａ線に沿う断面図に相当する。
【００３０】
図３に示されるように、素子分離絶縁膜１０には第１、第２開口１０ａ、１０ｂが複数設けられる。そして、第１開口１０ａで画定された複数の活性領域に共通となるように、ゲート電極１５がシリコン基板１上にストライプ状に延在する。
【００３１】
また、ヒューズ２２は、それぞれのドレイン領域１７ｂに対応するように、複数設けられる。
【００３２】
一方、導電性プラグ２７、金属配線３０、及びソース領域１７ａは、図示のように交互に直列に接続されており、コンタクトチェーン５０を構成する。
【００３３】
そのコンタクトチェーン５０の断面構造を示すと図４のようになる。図４は、図３のＢ−Ｂ線に沿う断面図に相当する。
【００３４】
図５は、この試験回路の等価回路図である。
【００３５】
同図では、導電性プラグ２７とp型ソース領域１７ａとの間の抵抗を、コンタクト抵抗Rとして表している。
【００３６】
これに示されるように、本実施形態では隣接している２つのコンタクト抵抗Rを１グループGとすると供に、各グループのそれぞれの接続点Pに対応してトランジスタTRを複数設け、接続点Pに各トランジスタTRのソース領域を接続している。
【００３７】
そして、コンタクトチェーン５０は、回路的には複数のコンタクト抵抗Rを直列に接続した構造となる。
【００３８】
次に、図６及び図７を参照しながら、この試験回路を用いた試験方法について説明する。
【００３９】
この試験は、コンタクト不良の発生場所を特定するためにウエハレベルで行われるものであって、試験に必要な電圧は、不図示の試験装置のプローブカードから半導体ウエハ装置５に印加される。
【００４０】
図６は、コンタクト不良がない場合について説明する図である。
【００４１】
試験に際しては、コンタクトチェーン５０の一端Xを接地し、他端Yに正の第１電圧V1を印加する。これにより、コンタクトチェーン５０の両端の電位差がV1となる。なお、第１電圧V1は、製品に応じて選択されるものであり、本実施形態では例えば５Vである。
【００４２】
また、ゲート電極１５には、トランジスタTRのソース−ドレイン間電圧が第１電圧V1のときに、トランジスタTRがオン状態となるような正の第２電圧V2を印加する。本実施形態では、そのような第２電圧V2として１〜１．５V程度の電圧をゲート電極１５に印加する。
【００４３】
ここで、全てのコンタクト抵抗Rに不良がない場合は、コンタクトチェーン５０の両端X、Yの間に電流I0が流れる。また、その電流I0により各コンタクト抵抗Rにおいて電圧降下が生じるため、各接続点Pの電位は第１の電圧V1よりも低くなる。従って、各トランジスタTRのソース−ドレイン間の電位差も第１の電圧V1よりも低くなるので、各トランジスタTRはオフ状態となり、ヒューズ２２が電流により切断されることはない。
【００４４】
一方、図７は、コンタクト不良が存在する場合について説明する図である。
【００４５】
図７の例では、Rfで表されるコンタクト抵抗が不良によりオープンになっている。この場合は、コンタクトチェーン５０の両端X、Yの間には上記の電流I0が流れない。よって、各コンタクト抵抗Rでの電圧降下が実質的には発生しないから、他端Yと不良となっているコンタクト抵抗Rfとの間における各接続点Pの電位は第１の電圧V1となる。
【００４６】
その結果、これらの接続点Pに接続されているトランジスタTRのソース−ドレイン間の電位差も第１電圧V1となるので、これらのトランジスタTRがオン状態となって、そのトランジスタTRに接続されたヒューズ２２にコンタクトチェーン５０から電流I1が供給され、この電流I1によってヒューズ２２が切断される。
【００４７】
ヒューズ２２が切断されているかどうかは、倍率が１００〜２００倍の金属顕微鏡を用いて目視で確認し得る。そして、ヒューズ２２の切断が確認された場合は、切断しているヒューズ２２のうち、一端Xに最も近い部分のヒューズ２２に接続されているグループGに、コンタクト不良が発生していると把握することができる。
【００４８】
以上説明したように、本実施形態によれば、コンタクトチェーン５０の接続点PにトランジスタTRとヒューズ２２を設けたので、コンタクト不良に起因して切断されたヒューズ２２の位置を確認することにより、コンタクトチェーン５０のどの部分でコンタクト不良が発生しているかを把握することができる。
【００４９】
しかも、この回路構成では、２つのコンタクト抵抗Rに対して一つのトランジスタTRしか必要としないので、回路の大規模化を招くこともなく、極めて簡単にコンタクト不良の位置を特定できる。
【００５０】
（２）第２実施形態
本実施形態では、第１実施形態で説明した半導体ウエハ装置の製造方法について説明する。
【００５１】
図８〜図１３は、本実施形態に係る半導体ウエハ装置の製造途中の断面図である。なお、これらの断面図では、第１実施形態で説明した試験回路３が形成される第１領域Iと、ロジック回路等が形成される第２領域IIとを併記する。
【００５２】
最初に、図８に示す断面構造を得るまでの工程について説明する。
【００５３】
まず、LOCOS法によりシリコン基板１の表面に素子分離絶縁膜１０を形成した後、シリコン基板１にn型不純物をイオン注入してnウェル８、１１を形成する。
【００５４】
次いで、トランジスタの閾値電圧を調節するための閾値調整用不純物拡散領域（不図示）を各ウェル８、１１の表層に形成し、その後シリコン基板１の表面を熱酸化してゲート絶縁膜１３を形成する。更に、そのゲート絶縁膜１３上にポリシリコン膜を形成し、該ポリシリコン膜をパターニングしてゲート電極１４、１５を形成する。
【００５５】
次に、図９に示すように、ゲート電極１４、１５をマスクにしてp型不純物をシリコン基板にイオン注入することにより、p型ソース／ドレインエクステンション１６を形成する。
【００５６】
その後、シリコン基板１の上側全面に酸化シリコン膜等の絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１４、１５の横に絶縁性サイドウォール１９として残す。
【００５７】
そして、その絶縁性サイドウォール１９とゲート電極１４、１５をマスクにしながらシリコン基板１に再びp型不純物をイオン注入する。これにより、第１領域Iでは、ゲート電極１５の横のシリコン基板１にp型ソース領域１７ａとp型ドレイン領域１７ｂが形成されると供に、これらの領域１７ａ、１７ｂから離れた部分のシリコン基板１にグランド用p型不純物拡散領域１７ｃが形成される。
【００５８】
一方、第２領域IIでは、ゲート電極１４の横のシリコン基板１にp型ソース領域１７ｄとp型ドレイン領域１７ｅが図示のように形成される。
【００５９】
その後に、シリコン基板１の上側全面にコバルト層等の高融点金属層をスパッタ法で形成し、更にその高融点金属層をアニールしてシリコンと反応させ、各領域１７ａ〜１７ｅの表層部分に高融点金属シリサイド層１８を形成する。なお、素子分離絶縁膜１０等の上で未反応となっている高融点金属層はウエットエッチングにより除去される。
【００６０】
また、各領域１７ａ〜１７ｅの不純物を活性化させるためのアニールをこの状態で行ってもよい。
【００６１】
ここまでの工程により、第１領域Iと第２領域IIのそれぞれにおいてp型MOSトランジスタTRの基本構造が得られたことになる。これらのMOSトランジスタTRのうち、第１領域Iに形成されたものは、既述の試験回路３（図２参照）を構成する。一方、第２領域IIに形成されたMOSトランジスタTRは、例えばロジック回路を構成する。
【００６２】
次に、図１０に示すように、CVD法によりシリコン基板１の上側全面に酸化シリコン膜を約６００nmの厚さに形成し、その酸化シリコン膜を第１層間絶縁膜２０とする。
【００６３】
更に、第１層間絶縁膜２０の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化した後、フォトリソグラフィによりその第１層間絶縁膜２０をパターニングすることで、p型ドレイン領域１７ｂとグランド用p型不純物拡散領域１７ｃの上の第１層間絶縁膜２０に第１コンタクトホール２０ａを形成する。
【００６４】
続いて、図１１に示す断面構造を得るまでの工程について説明する。
【００６５】
まず、第１層間絶縁膜２０上と第１コンタクトホール２０ａ内に、CVD法によりポリシリコン膜を厚さ約２００nmに形成する。次いで、フォトリソグラフィによりそのポリシリコン膜をパターニングすることにより、両端が領域１７ｂ、１７ｃに電気的に接続されたヒューズ２２を形成する。
【００６６】
そのヒューズ２２をアルミニウムのような金属から構成することも考えられるが、金属はポリシリコンよりも電気抵抗が高いため、試験時にヒューズ２２が切断され難くなるおそれがある。したがって、ヒューズ２２を切断し易くするという観点からすると、本実施形態のようなポリシリコンやアモルファスシリコンからヒューズ２２を構成するのが好ましい。
【００６７】
次いで、図１２に示すように、第１層間絶縁膜２０とヒューズ２２の上に、CVD法により酸化シリコンやBPSGよりなる第２層間絶縁膜２４を厚さ約１０００nmに形成する。その後、CMP法により第２層間絶縁膜２４の上面を研磨して平坦化する。
【００６８】
そして、不図示のレジストパターンをマスクにしながら第１、第２層間絶縁膜２０、２４を選択的にエッチングすることにより、p型ソース領域１７ａの上のこれらの絶縁膜に第２コンタクトホール２６を形成する。
【００６９】
次に、図１３に示す断面構造を得るまでの工程について説明する。
【００７０】
まず、第２層間絶縁膜２４と第２コンタクトホール２６内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。そして、そのグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜で第２コンタクトホール２６を完全に埋め込む。その後に、第２層間絶縁膜２４上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２コンタクトホール２６内にのみ導電性プラグ２７として残す。
【００７１】
更に、第２層間絶縁膜２４と第２導電性プラグ２７のそれぞれの上に、アルミニウム膜を含む金属積層膜をスパッタ法で形成した後、その金属積層膜をパターニングして金属配線３０を形成する。
【００７２】
以上により、本実施形態に係る半導体ウエハ装置の基本構造が完成した。
【００７３】
この後は、スクライブ領域に沿ってダイシングを行うことにより、個片化された半導体装置を得る工程に移るが、その詳細については省略する。
【００７４】
この半導体ウエハ装置に対しては、コンタクト不良の位置を特定するために、第１実施形態で説明した試験がウエハレベルで行われる。その試験により、コンタクト不良があることが明らかになった場合は、コンタクト不良の発生要因に応じてプロセス条件の見直しを行う。
【００７５】
例えば図１２のエッチング工程において第２コンタクトホール２６が未開口となっており、それにより第２導電性プラグ２７（図１３参照）とソース領域１７ａとが電気的に接続されずにコンタクト不良となっている場合には、そのエッチング時間を増大させ、第２コンタクトホール２６が完全に開口するようにする。
【００７６】
また、高融点金属層１８の上に形成された自然酸化膜が原因でコンタクト不良が発生している場合には、高融点金属層１８を形成する工程から第１層間絶縁膜２０を形成する工程までの時間を短縮することで、高融点金属層１８が大気に曝される時間を短くし、自然酸化膜に伴うコンタクト不良の発生を防止するようにすればよい。
【００７７】
コンタクトチェーン５０におけるコンタクト不良の検出感度は非常に高いので、コンタクト不良が検出されたとしても第２領域IIにおけるロジック回路にコンタクト不良が発生していない場合が多い。しかしながら、上記のようにプロセス条件の見直しを行うことにより、ロジック回路でコンタクト不良が発生する危険性を低減することができ、半導体装置の歩留まりの向上に寄与することができる。
【００７８】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記各実施形態に限定されない。
【００７９】
例えば、上記では、p型MOSトランジスタTRを形成したが、これに代えてn型MOSトランジスタを形成するようにしてもよい。
【図面の簡単な説明】
【００８０】
【図１】図１は、本実施形態に係る半導体ウエハ装置の拡大平面図である。
【図２】図２は、本実施形態に係る半導体ウエハ装置において、試験回路が形成された部分の拡大断面図である。
【図３】図３は、本実施形態に係る半導体ウエハ装置において、試験回路が形成された部分の拡大平面図である。
【図４】図４は、本実施形態に係るコンタクトチェーンの拡大断面図である。
【図５】図５は、本実施形態に係る試験回路の等価回路図である。
【図６】図６は、コンタクト不良がない場合の本実施形態に係る試験方法について説明する図である。
【図７】図７は、コンタクト不良が存在する場合の本実施形態に係る試験方法について説明する図である。
【図８】図８は、本実施形態に係る半導体ウエハ装置の製造途中の断面図（その１）である。
【図９】図９は、本実施形態に係る半導体ウエハ装置の製造途中の断面図（その２）である。
【図１０】図１０は、本実施形態に係る半導体ウエハ装置の製造途中の断面図（その３）である。
【図１１】図１１は、本実施形態に係る半導体ウエハ装置の製造途中の断面図（その４）である。
【図１２】図１２は、本実施形態に係る半導体ウエハ装置の製造途中の断面図（その５）である。
【図１３】図１３は、本実施形態に係る半導体ウエハ装置の製造途中の断面図（その６）である。
【符号の説明】
【００８１】
１…シリコン基板、２…１ショット領域、３…試験回路、４…チップ領域、５…半導体ウエハ装置、８、１１…nウェル、１０…素子分離絶縁膜、１０ａ、１０ｂ…第１、第２開口、１３…ゲート絶縁膜、１４、１５…ゲート電極、１６…p型ソース／ドレインエクステンション、１７ａ、１７ｄ…p型ソース領域、１７ｂ、１７ｅ…p型ドレイン領域、１７ｃ…グランド用p型不純物拡散領域、１８…高融点金属シリサイド層、１９…絶縁性サイドウォール、２０…第１層間絶縁膜、２０ａ…第１コンタクトホール、２２…ヒューズ、２４…第２層間絶縁膜、２６…第２コンタクトホール、２７…導電性プラグ、３０…金属配線、R…コンタクト抵抗、TR…p型MOSトランジスタ、I0、I1…電流、V1、V2…第１、第２電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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