(57)【要約】【課題】受信器と送信器のそれぞれのクロックのタイミングを考慮してデータを中継し、高速動作時のデータ送受信動作の安定性を向上させるデータ中継装置およびこれを含む半導体集積回路を提供する。【解決手段】本発明のデータ中継装置は、送信器から出力されたクロックと受信器から出力されたクロックの位相差を検出して複数の位相検出信号を生成する位相検出手段と、前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別し、中継データ選択信号および中継制御クロックを出力するデータ中継制御手段と、前記中継データ選択信号および前記中継制御クロックに応答して、前記受信器のデータを前記送信器に伝達するデータ中継手段とを含むことを特徴とする。【選択図】図１
2009094998.tif 000002
【特許請求の範囲】
【請求項１】
送信器から出力されたクロックと受信器から出力されたクロックの位相差を検出して複数の位相検出信号を生成する位相検出手段と、
前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別して中継データ選択信号および中継制御クロックを出力するデータ中継制御手段と、
前記中継データ選択信号および前記中継制御クロックに応答して前記受信器のデータを前記送信器に伝達するデータ中継手段と
を含むことを特徴とするデータ中継装置。
【請求項２】
前記送信器から出力されたクロックは、複数の送信駆動クロック、中継基準クロックおよび送信基準クロックを含み、前記受信器から伝えられたクロックは受信基準クロックを含み、
前記位相検出手段は、前記複数の送信駆動クロックと前記中継基準クロックそれぞれのライジングエッジタイムに前記受信基準クロックのレベルを検出するエッジトリガを含むことを特徴とする請求項１に記載のデータ中継装置。
【請求項３】
前記位相検出手段は、
前記複数の送信駆動クロックと前記中継基準クロックそれぞれのトグルタイミングに同期して前記受信基準クロックをラッチする第１ラッチ部と、
前記送信基準クロックのトグルタイミングに同期して、前記第１ラッチ部から出力される複数の信号をラッチして前記複数の位相検出信号を生成する第２ラッチ部と
を含むことを特徴とする請求項２に記載のデータ中継装置。
【請求項４】
前記受信器から出力されたクロックは、第１受信駆動クロックおよび第２受信駆動クロックをさらに含み、前記中継制御クロックは、第１中継制御クロックおよび第２中継制御クロックを含み、
前記データ中継制御手段は、
前記中継基準クロックおよび前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別し、中継データ選択信号、第１クロック選択信号および第２クロック選択信号を生成するタイミング判別手段と、
前記第１クロック選択信号および前記第２クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に前記第１中継制御クロックおよび前記第２中継制御クロックとして出力するスイッチング手段と
を含むことを特徴とする請求項２に記載のデータ中継装置。
【請求項５】
前記タイミング判別手段は、前記複数の位相検出信号を多様な形態に組み合わせて信号を生成し、これを前記中継基準クロックの制御により前記第１クロック選択信号、前記第２クロック選択信号および前記中継データ選択信号として出力することを特徴とする請求項４に記載のデータ中継装置。
【請求項６】
前記タイミング判別手段は、
前記複数の位相検出信号を組み合わせてマルチプレックス制御信号、第１判別信号および第２判別信号を生成する状態判別部と、
前記マルチプレックス制御信号および前記中継基準クロックに応答して、前記第１判別信号および前記第１クロック選択信号から前記第２クロック選択信号を生成する第１信号生成部と、
前記マルチプレックス制御信号および前記中継基準クロックに応答して、前記第２判別信号および前記中継データ選択信号から前記第１クロック選択信号を生成する第２信号生成部と、
前記マルチプレックス制御信号および前記中継基準クロックに応答して、前記複数の位相検出信号、前記第１クロック選択信号および前記第２クロック選択信号から前記中継データ選択信号を生成する第３信号生成部と
を含むことを特徴とする請求項５に記載のデータ中継装置。
【請求項７】
前記スイッチング手段は、
前記第１クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に前記第１中継制御クロックとして出力する第１スイッチング部と、
前記第２クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に前記第２中継制御クロックとして出力する第２スイッチング部と
を含むことを特徴とする請求項４に記載のデータ中継装置。
【請求項８】
前記データ中継手段は、前記中継制御クロックの制御により前記受信器のデータをラッチさせ、前記中継データ選択信号の制御によりラッチされた複数のデータのタイミングを調整した後、前記中継基準クロックの制御によりタイミング調整された複数のデータをラッチして前記送信器に伝達することを特徴とする請求項２に記載のデータ中継装置。
【請求項９】
前記データ中継手段は、マルチレベルデータ送受信動作を定義するマルチレベルデータイネーブル信号に応答して、前記受信器から伝えられるマルチレベル受信データを中継する回路構成をさらに含むことを特徴とする請求項８に記載のデータ中継装置。
【請求項１０】
前記データ中継手段は、
前記中継基準クロック、前記中継データ選択信号および前記中継制御クロックに応答して前記受信器のデータを前記送信器に伝達する受信データ中継部と、
前記マルチレベルデータイネーブル信号、前記中継基準クロック、前記中継データ選択信号および前記中継制御クロックに応答して前記マルチレベル受信データを前記送信器に伝達するマルチレベル受信データ中継部と
を含むことを特徴とする請求項９に記載のデータ中継装置。
【請求項１１】
前記マルチレベルデータイネーブル信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項９に記載のデータ中継装置。
【請求項１２】
前記中継基準クロックおよび初期化制御信号に応答して、前記タイミング判別手段の動作を初期化させる判別初期化信号を生成する初期化手段をさらに含むことを特徴とする請求項６に記載のデータ中継装置。
【請求項１３】
前記初期化制御信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項１２に記載のデータ中継装置。
【請求項１４】
第１ＰＬＬクロックを生成する第１ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
チップ外部のデータを受信して前記第１ＰＬＬクロックに同期させる受信器と、
前記第１ＰＬＬクロックの制御により動作しながら、前記受信器の出力データを格納する格納手段と、
第２ＰＬＬクロックを生成する第２ＰＬＬ回路と、
前記第１ＰＬＬクロックと前記第２ＰＬＬクロックの位相差により前記格納手段の出力データを遅延させて出力するデータ中継装置と、
前記第２ＰＬＬクロックに同期して前記データ中継装置の出力データを前記チップ外部に送信する送信器と
を含むことを特徴とする半導体集積回路。
【請求項１５】
前記第１ＰＬＬクロックは複数の受信器クロックを含み、前記第２ＰＬＬクロックは複数の送信器クロックを含み、
前記データ中継装置は、
前記複数の受信器クロックを駆動して第１受信駆動クロック、第２受信駆動クロックおよび受信基準クロックを生成し、前記複数の送信器クロックを駆動して複数の送信駆動クロックを生成するクロック駆動手段と、
前記複数の送信駆動クロックに応答して、前記受信基準クロックの位相を検出して複数の位相検出信号を生成する位相検出手段と、
前記複数の位相検出信号に応答して、前記第１ＰＬＬクロックと前記第２ＰＬＬクロックの位相差を判別してクロック選択信号および中継データ選択信号を生成するタイミング判別手段と、
前記クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に中継制御クロックとして出力するスイッチング手段と、
前記中継データ選択信号および前記中継制御クロックに応答して、前記格納手段の出力データを遅延させて前記送信器に転送するデータ中継手段と
を含むことを特徴とする請求項１４に記載の半導体集積回路。
【請求項１６】
前記位相検出手段は、前記複数の送信駆動クロックのそれぞれのライジングエッジタイムに前記受信基準クロックのレベルを検出するエッジトリガを含むことを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
前記タイミング判別手段は、前記複数の位相検出信号を多様な形態に組み合わせて信号を生成し、これを前記クロック選択信号および前記中継データ選択信号として出力することを特徴とする請求項１５に記載の半導体集積回路。
【請求項１８】
前記クロック選択信号は、第１クロック選択信号および第２クロック選択信号を含み、前記中継制御クロックは、第１中継制御クロックおよび第２中継制御クロックを含み、
前記スイッチング手段は、前記第１クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に前記第１中継制御クロックとして出力し、前記第２クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に前記第２中継制御クロックとして出力することを特徴とする請求項１５に記載の半導体集積回路。
【請求項１９】
前記データ中継手段は、前記中継制御クロックの制御により前記格納手段の出力データをラッチさせ、前記中継データ選択信号の制御によりラッチされたデータのタイミングを調整した後、前記送信器に伝達することを特徴とする請求項１５に記載の半導体集積回路。
【請求項２０】
前記データ中継手段は、マルチレベルデータ送受信動作を定義するマルチレベルデータイネーブル信号に応答して前記格納手段から伝えられるマルチレベル受信データを中継する回路構成をさらに含むことを特徴とする請求項１９に記載の半導体集積回路。
【請求項２１】
前記データ中継装置は、初期化制御信号に応答して前記タイミング判別手段の動作を初期化させる判別初期化信号を生成する初期化手段をさらに含むことを特徴とする請求項１５に記載の半導体集積回路。
【請求項２２】
第１ＰＬＬクロックを生成する第１ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
チップ外部のデータを受信して前記第１ＰＬＬクロックに同期させる受信器と、
第２ＰＬＬクロックを生成する第２ＰＬＬ回路と、
前記第１ＰＬＬクロックと前記第２ＰＬＬクロックの位相差により前記受信器の出力データを遅延させて出力するデータ中継装置と、
前記第２ＰＬＬクロックの制御により動作しながら、前記データ中継装置の出力データを格納する格納手段と、
前記第２ＰＬＬクロックに同期して前記格納手段の出力データを前記チップ外部に送信する送信器と
を含むことを特徴とする半導体集積回路。
【請求項２３】
前記第１ＰＬＬクロックは複数の受信器クロックを含み、前記第２ＰＬＬクロックは複数の送信器クロックを含み、
前記データ中継装置は、
前記複数の受信器クロックを駆動して第１受信駆動クロック、第２受信駆動クロックおよび受信基準クロックを生成し、前記複数の送信器クロックを駆動して複数の送信駆動クロックを生成するクロック駆動手段と、
前記複数の送信駆動クロックに応答して、前記受信基準クロックの位相を検出して複数の位相検出信号を生成する位相検出手段と、
前記複数の位相検出信号に応答して、前記第１ＰＬＬクロックと前記第２ＰＬＬクロックの位相差を判別してクロック選択信号および中継データ選択信号を生成するタイミング判別手段と、
前記クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に中継制御クロックとして出力するスイッチング手段と、
前記中継データ選択信号および前記中継制御クロックに応答して、前記受信器の出力データを遅延させ、前記格納手段に転送するデータ中継手段と
を含むことを特徴とする請求項２２に記載の半導体集積回路。
【請求項２４】
前記位相検出手段は、前記複数の送信駆動クロックのそれぞれのライジングエッジタイムに前記受信基準クロックのレベルを検出するエッジトリガを含むことを特徴とする請求項２３に記載の半導体集積回路。
【請求項２５】
前記タイミング判別手段は、前記複数の位相検出信号を多様な形態に組み合わせて信号を生成し、これを前記クロック選択信号および前記中継データ選択信号として出力することを特徴とする請求項２３に記載の半導体集積回路。
【請求項２６】
前記クロック選択信号は、第１クロック選択信号および第２クロック選択信号を含み、前記中継制御クロックは、第１中継制御クロックおよび第２中継制御クロックを含み、
前記スイッチング手段は、前記第１クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に前記第１中継制御クロックとして出力し、前記第２クロック選択信号に応答して、前記第１受信駆動クロック又は前記第２受信駆動クロックを選択的に前記第２中継制御クロックとして出力することを特徴とする請求項２３に記載の半導体集積回路。
【請求項２７】
前記データ中継手段は、前記中継制御クロックの制御により前記受信器のデータをラッチさせ、前記中継データ選択信号の制御によりラッチされた複数のデータのタイミングを調整した後、前記タイミング調整された複数のデータを格納手段に伝達することを特徴とする請求項２３に記載の半導体集積回路。
【請求項２８】
前記データ中継手段は、マルチレベルデータ送受信動作を定義するマルチレベルデータイネーブル信号に応答して前記受信器から伝えられるマルチレベル受信データを中継する回路構成をさらに含むことを特徴とする請求項２７に記載の半導体集積回路。
【請求項２９】
前記データ中継装置は、初期化制御信号に応答して前記タイミング判別手段の動作を初期化させる判別初期化信号を生成する初期化手段をさらに含むことを特徴とする請求項２３に記載の半導体集積回路。
【請求項３０】
前記マルチレベルデータイネーブル信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項２０又は請求項２８に記載の半導体集積回路。
【請求項３１】
前記初期化制御信号は、チップ外部のコントローラ又はチップ内部のモードレジスタセット回路から伝えられる信号であることを特徴とする請求項２１又は請求項２９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ中継装置およびこれを含む半導体集積回路に関し、より詳しくは、受信器と送信器のクロックタイミングによりデータを中継するデータ中継装置およびこれを含む半導体集積回路に関するものである。
【背景技術】
【０００２】
一般的に半導体集積回路は、受信器（Ｒｅｃｅｉｖｅｒ）と送信器（Ｔｒａｎｓｍｉｔｔｅｒ）を備え、データの送受信動作を行う。半導体集積回路は持続的に高速動作を要求されており、このため、最近の半導体集積回路は、各回路領域ごとにＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備え、入力データのタイミングに同期されるクロックを生成して用いる（例えば、特許文献１参照。）。受信器と送信器もまたそれぞれのＰＬＬ回路から生成されるそれぞれのクロックを用いて動作し、このように生成されるそれぞれのクロックはデータの入力タイミングにより互いに異なる形態で発生する。
【０００３】
このように、受信器と送信器のクロックがそれぞれ異なるトグル（Ｔｏｇｇｌｅ）タイミングを有するようになれば、受信器から送信器に伝えられるデータはそれぞれのクロックの位相差によって正確に伝えられにくくなり、このため受信器と送信器を活用するところにあって安定性が低下する。このようにデータ送受信動作の安定性低下を防ぐために、受信器のクロックと送信器のクロックの位相差を考慮してデータを中継する必要があるが、従来の半導体集積回路は、このようなクロックの位相差によるデータ中継動作を行うことができず、これは半導体集積回路の高速化具現に技術的限界として作用した。
【特許文献１】特開２００６−４３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、上述した問題点を解決するために案出されたものであり、受信器と送信器のそれぞれのクロックのタイミングを考慮してデータを中継するデータ中継装置およびこれを含む半導体集積回路を提供することにその技術的課題がある。
【０００５】
また、本発明は、高速動作時のデータ送受信動作の安定性を向上させるデータ中継装置およびこれを含む半導体集積回路を提供することに他の技術的課題がある。
【課題を解決するための手段】
【０００６】
上述した技術的課題を達成するための本発明の一実施形態によるデータ中継装置は、送信器から出力されたクロックと受信器から出力されたクロックの位相差を検出し、複数の位相検出信号を生成する位相検出手段と、前記複数の位相検出信号に応答して、前記送信器と前記受信器のクロックタイミング差を判別し、中継データ選択信号および中継制御クロックを出力するデータ中継制御手段と、前記中継データ選択信号および前記中継制御クロックに応答して、前記受信器のデータを前記送信器に伝達するデータ中継手段とを含むことを特徴とする。
【０００７】
また、本発明の他の実施例による半導体集積回路は、第１ＰＬＬクロックを生成する第１ＰＬＬ回路と、チップ外部のデータを受信して前記第１ＰＬＬクロックに同期させる受信器と、前記第１ＰＬＬクロックの制御により動作しながら前記受信器の出力データを格納する格納手段と、第２ＰＬＬクロックを生成する第２ＰＬＬ回路と、前記第１ＰＬＬクロックと前記第２ＰＬＬクロックの位相差により前記格納手段の出力データを遅延させて出力するデータ中継装置と、前記第２ＰＬＬクロックに同期して前記データ中継装置の出力データを前記チップ外部に送信する送信器とを含むことを特徴とする。
【０００８】
さらに、本発明のまた他の実施例による半導体集積回路は、第１ＰＬＬクロックを生成する第１ＰＬＬ回路と、チップ外部のデータを受信して前記第１ＰＬＬクロックに同期させる受信器と、第２ＰＬＬクロックを生成する第２ＰＬＬ回路と、前記第１ＰＬＬクロックと前記第２ＰＬＬクロックの位相差により前記受信器の出力データを遅延させて出力するデータ中継装置と、 前記第２ＰＬＬクロックの制御により動作しながら、前記データ中継装置の出力データを格納する格納手段と、前記第２ＰＬＬクロックに同期して前記格納手段の出力データを前記チップ外部に送信する送信器とを含むことを特徴とする。
【発明の効果】
【０００９】
本発明のデータ中継装置およびこれを含む半導体集積回路は、受信器のクロックの位相と送信器のクロックの位相の情報により受信器から送信器に中継されるデータのタイミングを制御することによって、安定したデータの送受信動作を支援する効果がある。
【００１０】
また、本発明のデータ中継装置およびこれを含む半導体集積回路は、高速動作時に受信器と送信器がそれぞれ異なるＰＬＬ回路のクロックを用いることを考慮してデータの送信タイミングを決定することにより、データ送受信動作の安定性を向上させる効果がある。
【発明を実施するための最良の形態】
【００１１】
以下では添付された図面を参照して本発明の好ましい実施例をより詳細に説明することにする。
図１を参照すると、前記データ中継装置は、クロック駆動手段１０、位相検出手段２０、初期化手段３０、タイミング判別手段４０、スイッチング手段５０およびデータ中継手段６０を含む。
【００１２】
前記クロック駆動手段１０は、第１ないし第３受信器クロックｃｌｋ＿ｒｃｖ１〜ｃｌｋ＿ｒｃｖ３を駆動して第１および第２受信駆動クロックｃｌｋ＿ｒｄｒ１、ｃｌｋ＿ｒｄｒ２、受信基準クロックｃｌｋ＿ｒｃｒｅｆおよび第１中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１を生成し、第１ないし第４送信器クロックｃｌｋ＿ｔｍｔ１〜ｃｌｋ＿ｔｍｔ４を駆動して中継基準クロックｃｌｋ＿ｒｌｙｒｅｆ、送信基準クロックｃｌｋ＿ｔｍｒｅｆおよび第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３を生成する。
【００１３】
ここにおいて、前記第１ないし第３受信器クロックｃｌｋ＿ｒｃｖ１〜ｃｌｋ＿ｒｃｖ３は、受信器から伝えられるクロックで、互いに１／４周期分のタイミング差を有する。前記受信基準クロックｃｌｋ＿ｒｃｒｅｆは、前記位相検出手段２０に伝えられ、受信器クロックと送信器クロックの位相を比較するところにおいて受信器クロックの基準値を提供する機能をする。前記第１中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１は、前記データ中継手段６０に伝えられ、受信データｄ＿ｒｃｖ又はマルチレベル受信データｄ＿ｍｌｒｃｖの中継を制御する。前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１と前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２は、互いに半周期分のタイミング差を有する形態で実現される。
【００１４】
同様に、前記第１ないし第３送信器クロックｃｌｋ＿ｔｍｔ１〜ｃｌｋ＿ｔｍｔ４は、送信器から伝えられるクロックで、互いに１／１６周期分のタイミング差を有する。前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３と前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆもまた、互いに１／１６周期分のタイミング差を有し、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆは、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆが反転した形態の位相を有する。前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆは、前記位相検出手段２０、前記初期化手段３０、前記タイミング判別手段４０および前記データ中継手段６０の動作を制御する。
【００１５】
すなわち、前記クロック駆動手段１０は、受信器と送信器からそれぞれのクロックを伝達されてこれを駆動し、前記データ中継装置の各構成要素に駆動されたクロックを分配する機能を行う。
【００１６】
前記位相検出手段２０は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆ、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆおよび前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３に応答して、前記受信基準クロックｃｌｋ＿ｒｃｒｅｆの位相を検出し、第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８を生成する。前記位相検出手段２０は、前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３と前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆのそれぞれのライジングエッジ（Ｒｉｓｉｎｇ  Ｅｄｇｅ）タイムに前記受信基準クロックｃｌｋ＿ｒｃｒｅｆのレベルを検出するエッジトリガ（Ｅｄｇｅ  Ｔｒｉｇｇｅｒ）形態で具現され、受信器のクロックと送信器のクロックの位相差情報を抽出する。このように抽出された位相差情報は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆの制御により前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８として出力される。このとき、第１位相検出信号ｐｈｄｅｔ１は第５位相検出信号ｐｈｄｅｔ５と、第２位相検出信号ｐｈｄｅｔ２は第６位相検出信号ｐｈｄｅｔ６と、第３位相検出信号ｐｈｄｅｔ３は第７位相検出信号ｐｈｄｅｔ７と、第４位相検出信号ｐｈｄｅｔ４は第８位相検出信号ｐｈｄｅｔ８とそれぞれ前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆの１周期分の位相差を有する。
【００１７】
前記初期化手段３０は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆおよび初期化制御信号ｉｎｉｃｎｔに応答して判別初期化信号ｄｔｇｉｎｉｔを生成する。このとき、前記初期化制御信号ｉｎｉｃｎｔは、前記データ中継装置が備わるチップ外部のコントローラ（Ｃｏｎｔｒｏｌｌｅｒ）又はチップ内部のモードレジスタセット（Ｍｏｄｅ  Ｒｅｇｉｓｔｅｒ  Ｓｅｔ）等の回路から伝えられる。前記判別初期化信号ｄｔｇｉｎｉｔは、前記タイミング判別手段４０の動作を初期化する機能を行う。
【００１８】
前記タイミング判別手段４０は、前記判別初期化信号ｄｔｇｉｎｉｔ、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆおよび前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８に応答して送信器と受信器のクロックタイミング差を判別し、中継データ選択信号ｒｄｓｅｌおよび第１および第２クロック選択信号ｃｋｓｅｌ１、ｃｋｓｅｌ２を生成する。前記タイミング判別手段４０は、前記判別初期化信号ｄｔｇｉｎｉｔがイネーブルされた後、前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８を多様な形態に組み合わせてそれぞれの信号を生成し、これを前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆの制御により前記第１クロック選択信号ｃｋｓｅｌ１、前記第２クロック選択信号ｃｋｓｅｌ２および前記中継データ選択信号ｒｄｓｅｌとして出力する。
【００１９】
前記スイッチング手段５０は、前記第１および第２クロック選択信号ｃｋｓｅｌ１、ｃｋｓｅｌ２に応答して、前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１又は第２受信駆動クロックｃｌｋ＿ｒｄｒ２を選択的に第２および第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２〜ｃｌｋ＿ｒｌｙｃｎｔ３として出力する。ここにおいて、前記第１および第２クロック選択信号ｃｋｓｅｌ１、ｃｋｓｅｌ２は、受信器と送信器のクロックの位相情報を有する信号である。互いに半周期分の位相差を有する前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１と前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２は、前記第１クロック選択信号ｃｋｓｅｌ１によって選択的に前記第２中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２として出力され、前記第２クロック選択信号ｃｋｓｅｌ２によって選択的に前記第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ３として出力される。
【００２０】
前記タイミング判別手段４０と前記スイッチング手段５０は、データ中継制御手段７０といえる。すなわち、前記データ中継制御手段７０は、前記判別初期化信号ｄｔｇｉｎｉｔ、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆおよび前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８に応答して、送信器と受信器のクロックタイミング差を判別して前記中継データ選択信号ｒｄｓｅｌと前記第２および第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２〜ｃｌｋ＿ｒｌｙｃｎｔ３を出力する機能を行う。
【００２１】
前記データ中継手段６０は、マルチレベルデータイネーブル信号ｍｌｄｅｎ、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆ、前記中継データ選択信号ｒｄｓｅｌおよび前記第１ないし第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１〜ｃｌｋ＿ｒｌｙｃｎｔ３に応答して、受信データｄ＿ｒｃｖとマルチレベル受信データｄ＿ｍｌｒｃｖを送信データｄ＿ｔｍｔおよびマルチレベル送信データｄ＿ｍｌｔｍｔとして出力する。ここにおいて、前記マルチレベルデータイネーブル信号ｍｌｄｅｎは、前記初期化制御信号ｉｎｉｃｎｔのようにチップ外部のコントローラ又はチップ内部のモードレジスタセット等の回路から伝えられる信号である。前記マルチレベル受信データｄ＿ｍｌｒｃｖは、それぞれのビットが複数の情報を電圧レベルとして表現するデータで、高速のデータ送受信動作を実現するためのマルチレベル送受信技術に用いられるデータである。前記データ中継手段６０は、前記マルチレベルデータイネーブル信号ｍｌｄｅｎがイネーブルされれば前記受信データｄ＿ｒｃｖと前記マルチレベル受信データｄ＿ｍｌｒｃｖを中継し、前記マルチレベルデータイネーブル信号ｍｌｄｅｎがディスエーブルされれば前記受信データｄ＿ｒｃｖ分を中継する。
【００２２】
前記データ中継手段６０は、前記第１ないし第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１〜ｃｌｋ＿ｒｌｙｃｎｔ３の制御により前記受信データｄ＿ｒｃｖ又は前記マルチレベル受信データｄ＿ｍｌｒｃｖを順次ラッチさせ、以後、前記中継データ選択信号ｒｄｓｅｌの制御によりラッチされたデータのタイミングを再度調整した後、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆの制御によりタイミングが調整されたデータをラッチして前記送信データｄ＿ｔｍｔ又は前記マルチレベル送信データｄ＿ｍｌｔｍｔとして出力する。
【００２３】
このように、前記データ中継装置は、受信器のクロックと送信器のクロックの位相情報を抽出し、これによって受信器から伝えられるデータのタイミングを制御して送信器に伝達する機能を行う。このような動作によって、半導体集積回路は、高速動作時にもより安定したデータ送受信動作を行えるようになる。
【００２４】
図２を参照すると、前記クロック駆動手段１０は、受信クロック駆動部１１０および送信クロック駆動部１２０を含む。
【００２５】
前記受信クロック駆動部１１０は、前記第１ないし第３受信器クロックｃｌｋ＿ｒｃｖ１〜ｃｌｋ＿ｒｃｖ３を駆動して前記第１および第２受信駆動クロックｃｌｋ＿ｒｄｒ１、ｃｌｋ＿ｒｄｒ２、前記受信基準クロックｃｌｋ＿ｒｃｒｅｆおよび前記第１中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１を生成する。前記受信クロック駆動部１１０は、第１ＮＡＮＤゲートＮＤ１、第１インバータＩＶ１および第１ないし第４バッファＢＵＦ１〜ＢＵＦ４を含む。
【００２６】
前記第１ＮＡＮＤゲートＮＤ１は、前記第１受信器クロックｃｌｋ＿ｒｃｖ１と前記第２受信器クロックｃｌｋ＿ｒｃｖ２を受信して前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１を出力する。前記第１バッファＢＵＦ１は、前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１を受信して前記受信基準クロックｃｌｋ＿ｒｃｒｅｆを出力する。前記第１インバータＩＶ１は、前記第２受信器クロックｃｌｋ＿ｒｃｖ２を受信する。前記第２バッファＢＵＦ２は、前記第１インバータＩＶ１の出力信号を受信して前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２を出力する。前記第３バッファＢＵＦ３は、前記第３受信器クロックｃｌｋ＿ｒｃｖ３を受信する。前記第４バッファＢＵＦ４は、前記第３バッファＢＵＦ３の出力信号を受信して前記第１中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１を出力する。
【００２７】
前記送信クロック駆動部１２０は、前記第１ないし第４送信器クロックｃｌｋ＿ｔｍｔ１〜ｃｌｋ＿ｔｍｔ４を駆動して、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆ、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆおよび前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３を生成する。前記送信クロック駆動部１２０は、第５ないし第１２バッファＢＵＦ５〜ＢＵＦ１２および第２インバータＩＶ２を含む。
【００２８】
前記第５バッファＢＵＦ５は、前記第１送信器クロックｃｌｋ＿ｔｒｍ１を受信する。前記第６バッファＢＵＦ６は、前記第５バッファＢＵＦ５の出力信号を受信して前記第１送信駆動クロックｃｌｋ＿ｔｄｒ１を出力する。前記第７バッファＢＵＦ７は、前記第２送信器クロックｃｌｋ＿ｔｒｍ２を受信する。前記第８バッファＢＵＦ８は、前記第７バッファＢＵＦ７の出力信号を受信して前記第２送信駆動クロックｃｌｋ＿ｔｄｒ２を出力する。前記第９バッファＢＵＦ９は、前記第３送信器クロックｃｌｋ＿ｔｍｔ３を受信する。前記第１０バッファＢＵＦ１０は、前記第９バッファＢＵＦ９の出力信号を受信して前記第３送信駆動クロックｃｌｋ＿ｔｄｒ３を出力する。前記第１１バッファＢＵＦ１１は、前記第４送信器クロックｃｌｋ＿ｔｍｔ４を受信する。前記第１２バッファＢＵＦ１２は、前記第１１バッファＢＵＦ１１の出力信号を受信して前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆを出力する。前記第２インバータＩＶ２は、前記第１１バッファＢＵＦ１１の出力信号を受信して前記送信基準クロックｃｌｋ＿ｔｍｒｅｆを出力する。
【００２９】
前記第１ないし第３受信器クロックｃｌｋ＿ｒｃｖ１〜ｃｌｋ＿ｒｃｖ３と上述した構成によって生成される前記第１および第２受信駆動クロックｃｌｋ＿ｒｄｒ１、ｃｌｋ＿ｒｄｒ２、前記受信基準クロックｃｌｋ＿ｒｃｒｅｆ、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆ、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆおよび前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３の波形は、図３に示されている。図３を参照すると、前記第１ないし第３受信器クロックｃｌｋ＿ｒｃｖ１〜ｃｌｋ＿ｒｃｖ３は、互いに１／４周期の位相差を有するということと、前記第１および第２受信駆動クロックｃｌｋ＿ｒｄｒ１、ｃｌｋ＿ｒｄｒ２は、互いに半周期の位相差を有するということ、そして前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３と前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆは、互いに１／１６の位相差を有するということと、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆは、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆと互いに反対の位相を有するということを確認できる。
【００３０】
図４を参照すると、前記位相検出手段２０は、第１ラッチ部２１０、第２ラッチ部２２０および第３ラッチ部２３０を含む。
【００３１】
前記第１ラッチ部２１０は、前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３および前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆのそれぞれのトグルタイミングに同期して前記受信基準クロックｃｌｋ＿ｒｃｒｅｆをラッチする。前記第１ラッチ部２１０は、第１ないし第４フリップフロップＦＦ１〜ＦＦ４を含む。
【００３２】
前記第１フリップフロップＦＦ１は、前記第１送信駆動クロックｃｌｋ＿ｔｄｒ１に応答して前記受信基準クロックｃｌｋ＿ｒｃｒｅｆをラッチする。前記第２フリップフロップＦＦ２は、前記第２送信駆動クロックｃｌｋ＿ｔｄｒ２に応答して前記受信基準クロックｃｌｋ＿ｒｃｒｅｆをラッチする。前記第３フリップフロップＦＦ３は、前記第３送信駆動クロックｃｌｋ＿ｔｄｒ３に応答して前記受信基準クロックｃｌｋ＿ｒｃｒｅｆをラッチする。前記第４フリップフロップＦＦ４は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して前記受信基準クロックｃｌｋ＿ｒｃｒｅｆをラッチする。
【００３３】
前記第２ラッチ部２２０は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆのトグルタイミングに同期して、前記第１ラッチ部２１０から出力される信号をそれぞれラッチし、第１ないし第４位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ４を生成する。前記第２ラッチ部２２０は、第５ないし第８フリップフロップＦＦ５〜ＦＦ８を含む。
【００３４】
前記第５フリップフロップＦＦ５は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆに応答して、前記第１フリップフロップＦＦ１の出力信号をラッチして前記第１位相検出信号ｐｈｄｅｔ１を出力する。前記第６フリップフロップＦＦ６は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆに応答して、前記第２フリップフロップＦＦ２の出力信号をラッチして前記第２位相検出信号ｐｈｄｅｔ２を出力する。前記第７フリップフロップＦＦ７は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆに応答して、前記第３フリップフロップＦＦ３の出力信号をラッチして前記第３位相検出信号ｐｈｄｅｔ３を出力する。前記第８フリップフロップＦＦ８は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆに応答して、前記第４フリップフロップＦＦ４の出力信号をラッチして前記第４位相検出信号ｐｈｄｅｔ４を出力する。
【００３５】
前記第３ラッチ部２３０は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆのトグルタイミングに同期して、前記第１ないし第４位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ４をそれぞれラッチし、前記第５ないし第８位相検出信号ｐｈｄｅｔ５〜ｐｈｄｅｔ８を生成する。前記第３ラッチ部２３０は、第９ないし第１２フリップフロップＦＦ９〜ＦＦ１２を含む。
【００３６】
前記第９フリップフロップＦＦ９は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆに応答して、前記第１位相検出信号ｐｈｄｅｔ１をラッチして前記第５位相検出信号ｐｈｄｅｔ５を出力する。前記第１０フリップフロップＦＦ１０は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆに応答して、前記第２位相検出信号ｐｈｄｅｔ２をラッチして前記第６位相検出信号ｐｈｄｅｔ６を出力する。前記第１１フリップフロップＦＦ１１は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆに応答して、前記第３位相検出信号ｐｈｄｅｔ３をラッチして前記第７位相検出信号ｐｈｄｅｔ７を出力する。前記第１２フリップフロップＦＦ１２は、前記第４位相検出信号ｐｈｄｅｔ４をラッチして前記第８位相検出信号ｐｈｄｅｔ８を出力する。
【００３７】
このような構成によって、前記位相検出手段２０は、前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆおよび前記送信基準クロックｃｌｋ＿ｔｍｒｅｆが提供する送信器のクロックの位相情報と前記受信基準クロックｃｌｋ＿ｒｃｒｅｆが提供する受信器のクロックの位相情報を受信してこれらの位相差情報を抽出する。すなわち、前記第１ないし第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３および前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆが互いに有する位相差によって、前記受信基準クロックｃｌｋ＿ｒｃｒｅｆの位相情報が抽出され、以後、前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８がそれぞれ有する論理値により抽出された位相情報が表現されるのである。
【００３８】
図５を参照すると、このような前記位相検出手段２０の動作をより容易に理解できる。図５により、前記第１〜第３送信駆動クロックｃｌｋ＿ｔｄｒ１〜ｃｌｋ＿ｔｄｒ３と前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆのライジングエッジ時点の前記受信基準クロックｃｌｋ＿ｒｃｒｅｆの論理値が前記第１ないし第４フリップフロップＦＦ１〜ＦＦ４の出力信号の論理値に反映されるのを見ることができる。そして、前記第１ないし第４位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ４は、前記第１ないし第４フリップフロップＦＦ１〜ＦＦ４の出力信号による論理値を有するようになり、前記第５ないし第８位相検出信号ｐｈｄｅｔ５〜ｐｈｄｅｔ８は、前記送信基準クロックｃｌｋ＿ｔｍｒｅｆの一周期以前の前記第１ないし第４位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ４の論理値を有することが分かる。
【００３９】
図６を参照すると、前記初期化手段３０は、第１３ないし第１５フリップフロップＦＦ１３〜ＦＦ１５を含む。
前記第１３フリップフロップＦＦ１３は、前記第１４フリップフロップＦＦ１４の出力信号に応答してリセットされ、前記初期化制御信号ｉｎｉｃｎｔに応答して外部供給電源ＶＤＤをラッチする。前記第１４フリップフロップＦＦ１４は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して前記第１３フリップフロップＦＦ１３の出力信号をラッチする。前記第１５フリップフロップＦＦ１５は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して前記第１４フリップフロップＦＦ１４の出力信号をラッチし、前記判別初期化信号ｄｔｇｉｎｉｔを出力する。
【００４０】
このように構成される前記初期化手段３０から生成される前記判別初期化信号ｄｔｇｉｎｉｔは、前記初期化制御信号ｉｎｉｃｎｔがパルス形態でイネーブルされた後、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆの一周期に当たる時間の間イネーブルされるパルス形態を有する。
【００４１】
このように前記判別初期化信号ｄｔｇｉｎｉｔがパルス形態で生成されるのは、前記判別初期化信号ｄｔｇｉｎｉｔがイネーブルされる以前に前記第１４フリップフロップＦＦ１４の出力信号が既に前記第１３フリップフロップＦＦ１３をリセットさせるためである。
【００４２】
図７を参照すると、前記タイミング判別手段４０は、状態判別部４１０、第１信号生成部４２０、第２信号生成部４３０および第３信号生成部４４０を含む。
【００４３】
前記状態判別部４１０は、前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８を組み合わせてマルチプレックス制御信号ｍｘｃｎｔ、第１判別信号ｄｔｇ１および第２判別信号ｄｔｇ２を生成する。前記状態判別部４１０は、第３ないし第１６インバータＩＶ３〜ＩＶ１６および第２ないし第１６ＮＡＮＤゲートＮＤ２〜ＮＤ１６を含む。
【００４４】
前記第３インバータＩＶ３は、前記第４位相検出信号ｐｈｄｅｔ４を受信する。前記第２ＮＡＮＤゲートＮＤ２は、前記第３位相検出信号ｐｈｄｅｔ３と前記第３インバータＩＶ３の出力信号を受信する。前記第４インバータＩＶ４は、前記第２ＮＡＮＤゲートＮＤ２の出力信号を受信する。前記第３ＮＡＮＤゲートＮＤ３は、前記第７位相検出信号ｐｈｄｅｔ７と前記第８位相検出信号ｐｈｄｅｔ８を受信する。前記第５インバータＩＶ５は、前記第３ＮＡＮＤゲートＮＤ３の出力信号を受信する。前記第４ＮＡＮＤゲートＮＤ４は、前記第４インバータＩＶ４の出力信号と前記第５インバータＩＶ５の出力信号の入力を受信して前記第１判別信号ｄｔｇ１を出力する。
【００４５】
前記第５ＮＡＮＤゲートＮＤ５は、前記第３位相検出信号ｐｈｄｅｔ３と前記第４位相検出信号ｐｈｄｅｔ４を受信する。前記第７インバータＩＶ７は、前記第８位相検出信号ｐｈｄｅｔ８を受信する。前記第６ＮＡＮＤゲートＮＤ６は、前記第７位相検出信号ｐｈｄｅｔ７と前記第７インバータＩＶ７の出力信号を受信する。前記第８インバータＩＶ８は、前記第６ＮＡＮＤゲートＮＤ６の出力信号を受信する。前記第７ＮＡＮＤゲートＮＤ７は、前記第６インバータＩＶ６の出力信号と前記第８インバータＩＶ８の出力信号を受信して前記第２判別信号ｄｔｇ２を出力する。前記第８ＮＡＮＤゲートＮＤ８は、前記第１判別信号ｄｔｇ１と前記第２判別信号ｄｔｇ２を受信する。前記第９インバータＩＶ９は、前記第８ＮＡＮＤゲートＮＤ８の出力信号を受信する。
【００４６】
前記第１０インバータＩＶ１０は、前記第１位相検出信号ｐｈｄｅｔ１を受信する。前記第９ＮＡＮＤゲートＮＤ９は、前記第１０インバータＩＶ１０の出力信号と前記第２位相検出信号ｐｈｄｅｔ２を受信する。前記第１１インバータＩＶ１１は、前記第９ＮＡＮＤゲートＮＤ９の出力信号を受信する。前記第１０ＮＡＮＤゲートＮＤ１０は、前記第５位相検出信号ｐｈｄｅｔ５と前記第６位相検出信号ｐｈｄｅｔ６を受信する。
【００４７】
前記第１２インバータＩＶ１２は、前記第１０ＮＡＮＤゲートＮＤ１０の出力信号を受信する。前記第１１ＮＡＮＤゲートＮＤ１１は、前記第１１インバータＩＶ１１の出力信号と前記第１２インバータＩＶ１２の出力信号を受信する。
【００４８】
前記第１２ＮＡＮＤゲートＮＤ１２は、前記第１位相検出信号ｐｈｄｅｔ１と前記第２位相検出信号ｐｈｄｅｔ２を受信する。前記第１３インバータＩＶ１３は、前記第１２ＮＡＮＤゲートＮＤ１２の出力信号を受信する。前記第１４インバータＩＶ１４は、前記第５位相検出信号ｐｈｄｅｔ５を受信する。前記第１３ＮＡＮＤゲートＮＤ１３は、前記第１４インバータＩＶ１４の出力信号と前記第６位相検出信号ｐｈｄｅｔ６を受信する。前記第１５インバータＩＶ１５は、前記第１３ＮＡＮＤゲートＮＤ１３の出力信号を受信する。前記第１４ＮＡＮＤゲートＮＤ１４は、前記第１３インバータＩＶ１３の出力信号と前記第１５インバータＩＶ１５の出力信号を受信する。前記第１５ＮＡＮＤゲートＮＤ１５は、前記第１１ＮＡＮＤゲートＮＤ１１の出力信号と前記第１４ＮＡＮＤゲートＮＤ１４の出力信号を受信する。前記第１６インバータＩＶ１６は、前記第１５ＮＡＮＤゲートＮＤ１５の出力信号を受信する。前記第１６ＮＡＮＤゲートＮＤ１６は、前記第９インバータＩＶ９の出力信号と前記第１６インバータＩＶ１６の出力信号を受信して前記マルチプレックス制御信号ｍｘｃｎｔを出力する。
【００４９】
前記第１信号生成部４２０は、前記マルチプレックス制御信号ｍｘｃｎｔ、前記判別初期化信号ｄｔｇｉｎｉｔおよび前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して、前記第１判別信号ｄｔｇ１および前記第１クロック選択信号ｃｋｓｅｌ１から前記第２クロック選択信号ｃｋｓｅｌ２を生成する。前記第１信号生成部４２０は、第１７および第１８インバータＩＶ１７、ＩＶ１８、第１７ＮＡＮＤゲートＮＤ１７、第１および第２マルチプレックスＭＵＸ１、ＭＵＸ２および第１６フリップフロップＦＦ１６を含む。
【００５０】
前記第１７インバータＩＶ１７は、前記第１判別信号ｄｔｇ１を受信する。前記第１７ＮＡＮＤゲートＮＤ１７は、前記第１７インバータＩＶ１７の出力信号と前記第１クロック選択信号ｃｋｓｅｌ１を受信する。前記第１８インバータＩＶ１８は、前記第１７ＮＡＮＤゲートＮＤ１７の出力信号を受信する。前記第１マルチプレックスＭＵＸ１は、前記マルチプレックス制御信号ｍｘｃｎｔに応答して、前記第１８インバータＩＶ１８の出力信号又は前記第２クロック選択信号ｃｋｓｅｌ２を選択的に通過させる。前記第２マルチプレックスＭＵＸ２は、前記判別初期化信号ｄｔｇｉｎｉｔに応答して、前記第１マルチプレックスＭＵＸ１の出力信号又はグラウンド電源ＶＳＳを選択的に通過させる。前記第１６フリップフロップＦＦ１６は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して、前記第２マルチプレックスＭＵＸ２の出力信号をラッチして前記第２クロック選択信号ｃｋｓｅｌ２を出力する。
【００５１】
前記第２信号生成部４３０は、前記マルチプレックス制御信号ｍｘｃｎｔ、前記判別初期化信号ｄｔｇｉｎｉｔおよび前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して、前記第２判別信号ｄｔｇ２および前記中継データ選択信号ｒｄｓｅｌから前記第１クロック選択信号ｃｋｓｅｌ１を生成する。前記第２信号生成部４３０は、第１９および第２０インバータＩＶ１９、ＩＶ２０、第１８ＮＡＮＤゲートＮＤ１８、第３および第４マルチプレックスＭＵＸ３、ＭＵＸ４および第１７フリップフロップＦＦ１７を含む。
【００５２】
前記第１９インバータＩＶ１９は、前記第２判別信号ｄｔｇ２を受信する。前記第２０インバータＩＶ２０は、前記中継データ選択信号ｒｄｓｅｌを受信する。前記第１８ＮＡＮＤゲートＮＤ１８は、前記第１９インバータＩＶ１９の出力信号と前記第２０インバータＩＶ２０の出力信号を受信する。前記第３マルチプレックスＭＵＸ３は、前記マルチプレックス制御信号ｍｘｃｎｔに応答して、前記第１８ＮＡＮＤゲートＮＤ１８の出力信号又は前記第１クロック選択信号ｃｋｓｅｌ１を選択的に通過させる。前記第４マルチプレックスＭＵＸ４は、前記判別初期化信号ｄｔｇｉｎｉｔに応答して、前記第３マルチプレックスＭＵＸ３の出力信号又は前記外部供給電源ＶＤＤを選択的に通過させる。前記第１７フリップフロップＦＦ１７は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して、前記第４マルチプレックスＭＵＸ４の出力信号をラッチして前記第１クロック選択信号ｃｋｓｅｌ１を出力する。
【００５３】
前記第３信号生成部４４０は、前記マルチプレックス制御信号ｍｘｃｎｔ、前記判別初期化信号ｄｔｇｉｎｉｔおよび前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して、前記第１ないし第５位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ５および前記第１および第２クロック選択信号ｃｋｓｅｌ１、ｃｋｓｅｌ２から前記中継データ選択信号ｒｄｓｅｌを生成する。前記第３信号生成部４４０は、第２１ないし第２５インバータＩＶ２１〜ＩＶ２５、第１９ないし第２３ＮＡＮＤゲートＮＤ１９〜ＮＤ２３、第５および第６マルチプレックスＭＵＸ５、ＭＵＸ６および第１８フリップフロップＦＦ１８を含む。
【００５４】
前記第２１インバータＩＶ２１は、前記第４位相検出信号ｐｈｄｅｔ４を受信する。前記第１９ＮＡＮＤゲートＮＤ１９は、前記第１クロック選択信号ｃｋｓｅｌ１と前記第２１インバータＩＶ２１の出力信号を受信する。前記第２２インバータＩＶ２２は、前記第２クロック選択信号ｃｋｓｅｌ２を受信する。前記第２０ＮＡＮＤゲートＮＤ２０は、前記第１９ＮＡＮＤゲートＮＤ１９の出力信号、前記第２２インバータＩＶ２２の出力信号および前記第５位相検出信号ｐｈｄｅｔ５を受信する。前記第５マルチプレックスＭＵＸ５は、前記マルチプレックス制御信号ｍｘｃｎｔに応答して、前記第２０ＮＡＮＤゲートＮＤ２０の出力信号又は前記中継データ選択信号ｒｄｓｅｌを選択的に通過させる。前記第２１ＮＡＮＤゲートＮＤ２１は、前記第１位相検出信号ｐｈｄｅｔ１と前記第２位相検出信号ｐｈｄｅｔ２を受信する。前記第２３インバータＩＶ２３は、前記第２１ＮＡＮＤゲートＮＤ２１の出力信号を受信する。前記第２２ＮＡＮＤゲートＮＤ２２は、前記第３位相検出信号ｐｈｄｅｔ３と前記第４位相検出信号ｐｈｄｅｔ４を受信する。前記第２４インバータＩＶ２４は、前記第２２ＮＡＮＤゲートＮＤ２２の出力信号を受信する。前記第２３ＮＡＮＤゲートＮＤ２３は、前記第２３インバータＩＶ２３の出力信号と前記第２４インバータＩＶ２４の出力信号を受信する。前記第２５インバータＩＶ２５は、前記第２３ＮＡＮＤゲートＮＤ２３の出力信号を受信する。前記第６マルチプレックスＭＵＸ６は、前記判別初期化信号ｄｔｇｉｎｉｔに応答して、前記第２５インバータＩＶ２５の出力信号又は前記第５マルチプレックスＭＵＸ５の出力信号を選択的に通過させる。前記第１８フリップフロップＦＦ１８は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して、前記第６マルチプレックスＭＵＸ６の出力信号をラッチして前記中継データ選択信号ｒｄｓｅｌを出力する。
【００５５】
このように構成された前記タイミング判別手段４０の初期動作時、前記第１ないし第４位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ４の論理値が１、１、１、１であれば、前記第１クロック選択信号ｃｋｓｅｌ１、前記第２クロック選択信号ｃｋｓｅｌ２および前記中継データ選択信号ｒｄｓｅｌは１、０、１の論理値を有する。反面、前記第１ないし第４位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ４の論理値にいずれか１つでも'０'が含まれれば、前記中継データ選択信号ｒｄｓｅｌの論理値は'０'になる。
【００５６】
以後の前記タイミング判別手段４０の動作は、下記の状態表を参照することとする。下記の状態表は、前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８の論理値が変化するものと、それにより前記第１および第２クロック選択信号ｃｋｓｅｌ１、ｃｋｓｅｌ２と前記中継データ選択信号ｒｄｓｅｌの論理値が変化するものを例示的に示す。状態表の各行は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆのライジングエッジタイムを基準に示す各信号の論理値を示し、したがって、上の行は下の行の前の状態となる。前記第５ないし第８位相検出信号ｐｈｄｅｔ５〜ｐｈｄｅｔ８の論理値は、上の行の前記第１ないし第４位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ４の論理値と同じであることが分かる。
【表１】
2009094998.tif 000003
前記状態表に示したような場合に、前記マルチプレックス制御信号ｍｘｃｎｔの論理値は常に'１'である。前記第１クロック選択信号ｃｋｓｅｌ１は、前記第３位相検出信号ｐｈｄｅｔ３、前記第４位相検出信号ｐｈｄｅｔ４、前記第７位相検出信号ｐｈｄｅｔ７および前記第８位相検出信号ｐｈｄｅｔ８の論理値が１、１、１、０であり、前の状態の前記中継データ選択信号ｒｄｓｅｌの論理値が'０'であるとき'１'の論理値を有し、その他の場合には'０'の論理値を有する。ここでは、前記第１クロック選択信号ｃｋｓｅｌ１の論理値が'０'である場合は提示しなかった。前記第２クロック選択信号ｃｋｓｅｌ２は、前記第３位相検出信号ｐｈｄｅｔ３、前記第４位相検出信号ｐｈｄｅｔ４、前記第７位相検出信号ｐｈｄｅｔ７および前記第８位相検出信号ｐｈｄｅｔ８の論理値が１、０、１、１であり、前の状態の前記第１クロック選択信号ｃｋｓｅｌ１の論理値が'１'であるとき'１'の論理値を有し、その他の場合には'０'の論理値を有する。そして、前記中継データ選択信号ｒｄｓｅｌは、前記第２クロック選択信号ｃｋｓｅｌ２の論理値が'０'であり、前記第１クロック選択信号ｃｋｓｅｌ１の論理値が'０'、又は前記第４位相検出信号ｐｈｄｅｔ４の論理値が'１'であり、前記第５位相検出信号ｐｈｄｅｔ５の論理値が'１'であるとき'０'の論理値を有し、その他の場合には'１'の論理値を有する。
【００５７】
このように、前記タイミング判別手段４０は、前記第１ないし第８位相検出信号ｐｈｄｅｔ１〜ｐｈｄｅｔ８によって伝えられる受信器のクロックと送信器のクロックの位相情報に対応して、それぞれイネーブルされる前記第１クロック選択信号ｃｋｓｅｌ１、前記第２クロック選択信号ｃｋｓｅｌ２および前記中継データ選択信号ｒｄｓｅｌを生成する。以後、前記第１および第２クロック選択信号ｃｋｓｅｌ１、ｃｋｓｅｌ２は、前記スイッチング手段５０に伝えられ、クロックのタイミングを決定する機能を行い、前記中継データ選択信号ｒｄｓｅｌは、前記データ中継手段６０に伝えられ、データの転送タイミングを決定する機能を行う。
【００５８】
図８を参照すると、前記スイッチング手段５０は、第１スイッチング部５１０および第２スイッチング部５２０を含む。
【００５９】
前記第１スイッチング部５１０は、前記第１クロック選択信号ｃｋｓｅｌ１に応答して、前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１又は前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２を選択的に前記第２中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２として出力する。前記第１スイッチング部５１０は、第７ＭＵＸ  ＭＵＸ７および第１３バッファＢＵＦ１３を含む。
【００６０】
前記第７マルチプレックスＭＵＸ７は、前記第１クロック選択信号ｃｋｓｅｌ１に応答して、前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１又は前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２を選択的に通過させる。前記第１３バッファＢＵＦ１３は、前記第７マルチプレックスＭＵＸ７の出力信号を受信して前記第２中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２を出力する。
【００６１】
前記第２スイッチング部５２０は、前記第２クロック選択信号ｃｋｓｅｌ２に応答して、前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１又は前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２を選択的に前記第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ３として出力する。前記第２スイッチング部５２０は、第８マルチプレックスＭＵＸ８および第１４バッファＢＵＦ１４を含む。
【００６２】
前記第８マルチプレックスＭＵＸ８は、前記第２クロック選択信号ｃｋｓｅｌ２に応答して、前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１又は前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２を選択的に通過させる。前記第１４バッファＢＵＦ１４は、前記第８マルチプレックスＭＵＸ８の出力信号を受信して前記第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ３を出力する。
【００６３】
上記で説明したように、前記第１受信駆動クロックｃｌｋ＿ｒｄｒ１と前記第２受信駆動クロックｃｌｋ＿ｒｄｒ２は、互いに半周期分の位相差を有する。そして、前記第１クロック選択信号ｃｋｓｅｌ１と前記第２クロック選択信号ｃｋｓｅｌ２は、前記位相検出手段２０と前記タイミング判別手段４０の動作によってイネーブル可否が決定される。すなわち、受信器クロックと送信器クロックの位相状態により、それぞれイネーブル可否が決定される前記第１および第２クロック選択信号ｃｋｓｅｌ１、ｃｋｓｅｌ２によって前記第２および第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２、ｃｌｋ＿ｒｌｙｃｎｔ３のタイミングが決定され、このような形態で発生する前記第２および第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２、ｃｌｋ＿ｒｌｙｃｎｔ３は、以後、前記データ中継手段６０に伝えられて、データの中継タイミングを決定する重要な要素として作用するようになる。
【００６４】
図９を参照すると、前記データ中継手段６０は、受信データ中継部６１０およびマルチレベル受信データ中継部６２０を含む。
【００６５】
前記受信データ中継部６１０は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆ、前記中継データ選択信号ｒｄｓｅｌおよび前記第１ないし第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１〜ｃｌｋ＿ｒｌｙｃｎｔ３に応答して、前記受信データｄ＿ｒｃｖを前記送信データｄ＿ｔｍｔとして出力する。前記受信データ中継部６１０は、第１９ないし第２２フリップフロップＦＦ１９〜ＦＦ２２および第９マルチプレックスＭＵＸ９を含む。
【００６６】
前記第１９フリップフロップＦＦ１９は、前記第１中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１に応答して前記受信データｄ＿ｒｃｖをラッチする。前記第２０フリップフロップＦＦ２０は、前記第２中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２に応答して前記第１９フリップフロップＦＦ１９の出力信号をラッチする。前記第２１フリップフロップＦＦ２１は、前記第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ３に応答して前記第２０フリップフロップＦＦ２０の出力信号をラッチする。前記第９マルチプレックスＭＵＸ９は、前記中継データ選択信号ｒｄｓｅｌに応答して前記第２０フリップフロップＦＦ２０の出力信号又は前記第２１フリップフロップＦＦ２１の出力信号を通過させる。前記第２２フリップフロップＦＦ２２は、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆに応答して、前記第９マルチプレックスＭＵＸ９の出力信号をラッチして前記送信データｄ＿ｔｍｔを出力する。
【００６７】
前記マルチレベル受信データ中継部６２０は、前記マルチレベルデータイネーブル信号ｍｌｄｅｎ、前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆ、前記中継データ選択信号ｒｄｓｅｌおよび前記第１ないし第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１〜ｃｌｋ＿ｒｌｙｃｎｔ３に応答して、前記マルチレベル受信データｄ＿ｍｌｒｃｖを前記マルチレベル送信データｄ＿ｍｌｔｍｔとして出力する。前記マルチレベル受信データ中継部６２０は、第２４ないし第２７ＮＡＮＤゲートＮＤ２４〜ＮＤ２７、前記第２６ないし第２９インバータＩＶ２６〜ＩＶ２９、第２３ないし第２６フリップフロップＦＦ２３〜ＦＦ２６および第１０マルチプレックスＭＵＸ１０を含む。
【００６８】
前記第２４ＮＡＮＤゲートＮＤ２４は、前記マルチレベルデータイネーブル信号ｍｌｄｅｎと前記第１中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１を受信する。前記第２６インバータＩＶ２６は、前記第２４ＮＡＮＤゲートＮＤ２４の出力信号を受信する。前記第２３フリップフロップＦＦ２３は、前記第２６インバータＩＶ２６の出力信号に応答して前記マルチレベル受信データｄ＿ｍｌｒｃｖをラッチする。前記第２５ＮＡＮＤゲートＮＤ２５は、前記マルチレベルデータイネーブル信号ｍｌｄｅｎと前記第２中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ２を受信する。前記第２７インバータＩＶ２７は、前記第２５ＮＡＮＤゲートＮＤ２５の出力信号を受信する。前記第２４フリップフロップＦＦ２４は、前記第２７インバータＩＶ２７の出力信号に応答して前記第２３フリップフロップＦＦ２３の出力信号をラッチする。
【００６９】
前記第２６ＮＡＮＤゲートＮＤ２６は、前記マルチレベルデータイネーブル信号ｍｌｄｅｎと前記第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ３を受信する。前記第２８インバータＩＶ２８は、前記第２６ＮＡＮＤゲートＮＤ２６の出力信号を受信する。前記第２５フリップフロップＦＦ２５は、前記第２８インバータＩＶ２８の出力信号に応答して前記第２４フリップフロップＦＦ２４の出力信号をラッチする。前記第１０マルチプレックスＭＵＸ１０は、前記中継データ選択信号ｒｄｓｅｌに応答して、前記第２４フリップフロップＦＦ２４の出力信号又は前記第２５フリップフロップＦＦ２５の出力信号を選択的に通過させる。前記第２７ＮＡＮＤゲートＮＤ２７は、前記マルチレベルデータイネーブル信号ｍｌｄｅｎと前記中継基準クロックｃｌｋ＿ｒｌｙｒｅｆを受信する。前記第２９インバータＩＶ２９は、前記第２７ＮＡＮＤゲートＮＤ２７の出力信号を受信する。前記第２６フリップフロップＦＦ２６は、前記第２９インバータＩＶ２９の出力信号に応答して、前記第１０マルチプレックスＭＵＸ１０の出力信号をラッチして前記マルチレベル送信データｄ＿ｍｌｔｍｔを出力する。
【００７０】
このような構成によって、前記マルチレベル受信データ中継部６２０は、前記マルチレベルデータイネーブル信号ｍｌｄｅｎがイネーブルされる場合にだけデータ中継動作を行う。前記第１ないし第３中継制御クロックｃｌｋ＿ｒｌｙｃｎｔ１〜ｃｌｋ＿ｒｌｙｃｎｔ３と前記中継データ選択信号ｒｄｓｅｌはそれぞれ、前記受信データｄ＿ｒｃｖ又は前記マルチレベル受信データｄ＿ｍｌｒｃｖが前記送信データｄ＿ｔｍｔ又は前記マルチレベル送信データｄ＿ｍｌｔｍｔとして出力されるタイミングに関する情報を含んでいるため、前記受信データ中継部６１０と前記マルチレベル受信データ中継部６２０内のそれぞれのフリップフロップのラッチタイミングは適切に制御されるようになる。すなわち、前記送信データｄ＿ｔｍｔと前記マルチレベル送信データｄ＿ｍｌｔｍｔは、受信器のクロックと送信器のクロック間の位相差によりその出力タイミングが決定されるため、受信器のクロックと送信器のクロック間の位相差が補正される結果が発生する。
【００７１】
図１０は、図１に示したデータ中継装置を備える半導体集積回路の構成を示した一例示図である。
【００７２】
図示したように、本発明の半導体集積回路は、第１ＰＬＬ回路１、受信器２、第２ＰＬＬ回路３、送信器４、前記データ中継装置５および格納手段６を含む。
【００７３】
前記第１ＰＬＬ回路１は、第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１を生成する。前記受信器２は、チップ外部のデータｄ＿ｅｘｔを受信して前記第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１に同期させる。前記第２ＰＬＬ回路３は、第２ＰＬＬクロックｃｌｋ＿ｐｌｌ２を生成する。前記送信器４は、チップ内部のデータｄ＿ｉｎｔをチップ外部に送信する。前記データ中継装置５は、前記第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１と前記第２ＰＬＬクロックｃｌｋ＿ｐｌｌ２の位相差により前記格納手段６から出力される受信データｄ＿ｒｃｖを遅延させ、前記送信データｄ＿ｔｍｔとして前記送信器４に転送する。前記格納手段６は、前記第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１の制御により動作しながら、前記受信器２から伝えられる前記受信データｄ＿ｒｃｖを格納する機能を行う。前記格納手段６は、前記半導体集積回路が半導体記憶装置の場合、メモリセルブロックであり得る。
【００７４】
図１１は、図１に示したデータ中継装置を備える半導体集積回路の構成を示した他の例示図である。
【００７５】
図示したように、本発明の半導体集積回路は、第１ＰＬＬ回路１、受信器２、第２ＰＬＬ回路３、送信器４、前記データ中継装置５および格納手段６を含む。
【００７６】
前記第１ＰＬＬ回路１は、第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１を生成する。前記受信器２は、チップ外部のデータｄ＿ｅｘｔを受信して前記第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１に同期させる。前記第２ＰＬＬ回路３は、第２ＰＬＬクロックｃｌｋ＿ｐｌｌ２を生成する。前記送信器４は、チップ内部のデータｄ＿ｉｎｔをチップ外部に送信する。前記データ中継装置５は、前記第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１と前記第２ＰＬＬクロックｃｌｋ＿ｐｌｌ２の位相差により前記受信器２から出力される受信データｄ＿ｒｃｖを遅延させ、送信データｄ＿ｔｍｔとして出力する。前記格納手段６は、前記第２ＰＬＬクロックｃｌｋ＿ｐｌｌ２の制御により動作しながら、前記データ中継装置５から伝えられる前記送信データｄ＿ｔｍｔを格納した後、前記送信器４に伝達する。前記格納手段６は、前記半導体集積回路が半導体記憶装置の場合、メモリセルブロックであり得る。
【００７７】
２種類の実施例によって示した半導体集積回路において、前記受信器２と前記送信器４のクロックがそれぞれ他のトグルタイミングを有するようになれば、前記受信器２から送信器４でのデータ転送動作は安定性が低下する。しかし、本発明のデータ中継装置５は、前記第１ＰＬＬクロックｃｌｋ＿ｐｌｌ１と前記第２ＰＬＬクロックｃｌｋ＿ｐｌｌ２の位相差に対応してデータを中継するため、半導体集積回路のデータ送受信動作の安定性が向上する。したがって、半導体集積回路は、より容易に高速化が実現されるようになる。
【００７８】
すなわち、本発明のデータ中継装置において、クロック駆動手段は、受信器のクロックと送信器のクロックの提供を受けてこれを駆動および分配する機能を行う。そして、位相検出手段は、受信器のクロックと送信器のクロックの位相差を検出し、位相差に関する情報を複数の位相検出信号に入れて出力する。このとき出力される複数の位相検出信号はタイミング判別手段に伝えられ、タイミング判別手段は、複数の位相検出信号から伝えられる位相差情報によりそれぞれイネーブルされる第１および第２クロック選択信号と中継データ選択信号を生成する。第１および第２クロック選択信号は、スイッチング手段に伝えられ、中継制御クロックを生成する機能を行う。このとき生成される中継制御クロックと前記中継データ選択信号は、それぞれデータ中継手段で受信データの転送タイミングを制御する機能を行う。前記データ中継手段は、マルチレベルデータ転送動作有無によりマルチレベル受信データを中継する動作も行うことができる。
【００７９】
このように、本発明のデータ中継装置は、受信器のデータが送信器のクロックに同期できるようにデータのタイミングを適切に制御することができる。したがって、データの送受信動作において安定性が顕著に向上する結果が創出される。また、このようなデータ中継装置を備える半導体集積回路は、高速動作のために備わるＰＬＬ回路を活用するところにおける技術的限界を克服できるようになりながら、高速化動作時にも安定した品質を確保できるようになる。
【００８０】
このように、本発明が属する技術分野の当業者は、本発明がその技術的思想や必須の特徴を変更せずに他の具体的な形態で実施され得るということを理解するはずである。したがって、以上で記述した実施例は、すべての面において例示的なものであって、限定的なものではないものと理解しなければならない。本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲ならびにその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれるものと解釈されなければならない。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態によるデータ中継装置の構成を示すブロック図である。
【図２】図１に示したクロック駆動手段の詳細構成図である。
【図３】図２に示したクロック駆動手段の動作を説明するためのタイミング図である。
【図４】図１に示した位相検出手段の詳細構成図である。
【図５】図４に示した位相検出手段の動作を説明するためのタイミング図である。
【図６】図１に示した初期化手段の詳細構成図である。
【図７】図１に示したタイミング判別手段の詳細構成図である。
【図８】図１に示したスイッチング手段の詳細構成図である。
【図９】図１に示したデータ中継手段の詳細構成図である。
【図１０】図１に示したデータ中継装置を備える半導体集積回路の構成を示した一例示図である。
【図１１】図１に示したデータ中継装置を備える半導体集積回路の構成を示した異なる例示図である。
【符号の説明】
【００８２】
１０…クロック駆動手段
２０…位相検出手段
３０…初期化手段
４０…タイミング判別手段
５０…スイッチング手段
６０…データ中継手段
７０…データ中継制御手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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