(57)【要約】【課題】  不揮発性メモリ部から揮発性ラッチ回路へのデータ転送動作が不揮発性メモリ部の動作を制御する制御端子の電圧が高い領域でも正常に動作可能な半導体記憶装置を提供する。【解決手段】  制御回路ＣＮＴが、ワード線ＷＬ１、Ｗｌ２に読み出し電圧Ｖｗｌを印加し、第１スイッチング素子Ｑｎ２、Ｑｎ３及び第２スイッチング素子Ｑｎ４を導通状態にした後、プリチャージ回路Ｑｐ１、Ｑｐ２によりデータノードＳＤ、ＳＤＢをプリチャージした後、不揮発性メモリ部Ｍ１、Ｍ２の各電流量でデータノードを放電する第１プリセンス動作を行い、その後にワード線電圧を部分的或いは徐々に低下させ、揮発性ラッチ回路ＬＣを活性化させて、データノード間の電圧差を予備的に増幅する第２プリセンス動作を行い、その後に、第１スイッチング素子をオフするか、ワード線への電圧印加を完全に停止するか何れか一方または両方の動作を行ってメインセンス動作を開始する。【選択図】        図６
2009170016.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、前記ソース及び前記ドレイン間の導通状態を蓄積電荷量の多寡によって制御可能な浮遊ゲート、前記浮遊ゲートと容量結合する１つまたは２つの制御端子を備えてなる不揮発性メモリ部の１対と、
１対のデータノードの電圧差を増幅して保持可能な揮発性ラッチ回路と、
前記１対のデータノードを所定の電源電圧に向かってプリチャージするプリチャージ回路と、
前記１対のデータノードの一方と前記１対の不揮発性メモリ部の一方の前記ドレイン間、及び、前記１対のデータノードの他方と前記１対の不揮発性メモリ部の他方の前記ドレイン間を、夫々電気的に導通及び遮断可能に接続する１対の第１スイッチング素子と、
前記１対の不揮発性メモリ部の前記ソースと所定の基準電圧間を電気的に導通及び遮断可能に接続する第２スイッチング素子と、
前記プリチャージ回路のプリチャージ動作、前記１対の不揮発性メモリ部の前記各制御端子の電圧制御、前記揮発性ラッチ回路のラッチ動作、前記１対の第１スイッチング素子のオンオフ動作、及び、前記第２スイッチング素子のオンオフ動作を個別に制御する制御回路と、を備えてなり、
前記制御回路が、前記制御端子に所定の読み出し電圧を印加し、前記第１スイッチング素子及び前記第２スイッチング素子を導通状態に設定した後に、前記プリチャージ回路を活性化させて前記１対のデータノードをプリチャージする動作を行い、前記プリチャージ回路を非活性化して前記プリチャージ動作を終了した後、前記１対の不揮発性メモリ部から前記浮遊ゲートの夫々の蓄積電荷量に応じた前記ドレイン及び前記ソース間を流れる電流量で、前記１対のデータノードのプリチャージ後の電圧を各別に放電する第１プリセンス動作を行い、前記第１プリセンス動作を所定期間実行した後に、前記制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させるとともに、前記揮発性ラッチ回路を活性化させて、前記１対のデータノードの電圧差を予備的に増幅する第２プリセンス動作を行い、前記第２プリセンス動作を前記第２プリセンス期間実行した後に、前記第１スイッチング素子をオフするか、前記制御端子への前記読み出し電圧の印加を完全に停止するかの少なくとも何れか一方の動作を行ってメインセンス動作を開始する一連の制御動作可能に構成されていることを特徴とする半導体記憶装置。
【請求項２】
前記不揮発性メモリ部が２つの制御端子を備え、
前記制御回路が、前記プリチャージ動作開始前に、前記２つの制御端子の夫々の電圧を初期電圧から前記読み出し電圧に遷移させ、前記２つの制御端子の一方の電圧を、前記第２プリセンス動作の開始時に前記読み出し電圧から前記初期電圧に遷移させ、前記２つの制御端子の他方の電圧を、前記メインセンス動作の開始時または開始後に前記読み出し電圧から前記初期電圧に遷移させる制御動作を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路が、前記プリチャージ動作開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記制御端子の全ての電圧を、前記第２プリセンス動作の開始時に、前記読み出し電圧から前記初期電圧と前記読み出し電圧の中間電圧に遷移させ、前記メインセンス動作の開始時または開始後に、前記中間電圧から前記初期電圧に遷移させる制御動作を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記制御回路が、前記プリチャージ動作開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記第２プリセンス動作の開始後少なくとも前記第２プリセンス期間中、前記制御端子の全ての電圧を前記読み出し電圧から前記初期電圧に向けて徐々に遷移させる制御動作を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記不揮発性メモリ部の前記浮遊ゲートが１層ポリシリコンで形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記不揮発性メモリ部が、
第１浮遊ゲート、前記ソース、及び、前記ドレインからなるＭＯＳＦＥＴ構造の第１メモリユニットと、
半導体基板に形成された前記第１メモリユニットの形成領域と電気的に分離された第１導電型のウェル上に、絶縁膜を介して形成された第２浮遊ゲートを備え、前記制御ゲートの１つが前記ウェルと電気的に接続した第２メモリユニットを備え、前記第１浮遊ゲートと前記第２浮遊ゲートが電気的に接続されて前記浮遊ゲートが形成されていることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。
【請求項７】
前記第２メモリユニットが、前記第１導電型とは異なる第２導電型の拡散領域を、前記ウェル表面の前記第２浮遊ゲートの下方領域の一部に備え、前記制御ゲートの他の１つが前記第２導電型の拡散領域と電気的に接続していることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
浮遊ゲート、ソース、ドレイン、前記ソース及び前記ドレイン間の導通状態を蓄積電荷量の多寡によって制御可能な浮遊ゲート、前記浮遊ゲートと容量結合する１つまたは２つの制御端子を備えてなる不揮発性メモリ部の１対と、
１対のデータノードの電圧差を増幅して保持可能な揮発性ラッチ回路と、
前記１対のデータノードを所定の電源電圧に向かってプリチャージするプリチャージ回路と、
前記１対のデータノードの一方と前記１対の不揮発性メモリ部の一方の前記ドレイン間、及び、前記１対のデータノードの他方と前記１対の不揮発性メモリ部の他方の前記ドレイン間を、夫々電気的に導通及び遮断可能に接続する１対の第１スイッチング素子と、
前記１対の不揮発性メモリ部の前記ソースと所定の基準電圧間を電気的に導通及び遮断可能に接続する第２スイッチング素子と、を備えてなる半導体記憶装置において、
前記１対の不揮発性メモリ部に相補的に記憶されたデータを、前記揮発性ラッチ回路に転送して記憶するデータ転送方法であって、
前記制御端子に所定の読み出し電圧を印加し、前記第１スイッチング素子及び前記第２スイッチング素子を導通状態に設定した後に、前記プリチャージ回路を活性化させて前記１対のデータノードをプリチャージするプリチャージステップと、
前記プリチャージ回路を非活性化して前記プリチャージステップを終了した後、前記１対の不揮発性メモリ部から前記浮遊ゲートの夫々の蓄積電荷量に応じた前記ドレイン及び前記ソース間を流れる電流量で、前記１対のデータノードのプリチャージ後の電圧を各別に放電する第１プリセンスステップと、
前記第１プリセンスステップ後に、前記制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させるとともに、前記揮発性ラッチ回路を活性化させて、前記１対のデータノードの電圧差を予備的に増幅する第２プリセンスステップと、
前記第２プリセンスステップを前記第２プリセンス期間実行した後に、前記第１スイッチング素子をオフするか、前記制御端子への前記読み出し電圧の印加を完全に停止するかの少なくとも何れか一方の動作を行い、前記揮発性ラッチ回路により前記１対のデータノードの電圧差を増幅して記憶するメインセンスステップと、を有することを特徴とするデータ転送方法。
【請求項９】
前記不揮発性メモリ部が２つの制御端子を備え、
前記プリチャージステップ開始前に、前記２つの制御端子の夫々の電圧を初期電圧から前記読み出し電圧に遷移させ、前記２つの制御端子の一方の電圧を、前記第２プリセンスステップの開始時に前記読み出し電圧から前記初期電圧に遷移させ、前記２つの制御端子の他方の電圧を、前記メインセンスステップの開始時または開始後に前記読み出し電圧から前記初期電圧に遷移させる制御動作を行うことを特徴とする請求項８に記載のデータ転送方法。
【請求項１０】
前記プリチャージステップ開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記制御端子の全ての電圧を、前記第２プリセンスステップの開始時に、前記読み出し電圧から前記初期電圧と前記読み出し電圧の中間電圧に遷移させ、前記メインセンスステップの開始時または開始後に、前記中間電圧から前記初期電圧に遷移させることを特徴とする請求項８に記載のデータ転送方法。
【請求項１１】
前記プリチャージステップ開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記第２プリセンスステップの開始後少なくとも前記第２プリセンスステップ期間中、前記制御端子の全ての電圧を前記読み出し電圧から前記初期電圧に向けて徐々に遷移させることを特徴とする請求項８に記載のデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ部と揮発性ラッチ回路で構成されており、電源遮断状態では不揮発性メモリ部でデータを保持し、電源オン状態では不揮発性メモリ部で保持されたデータを揮発性ラッチ回路に転送して格納する半導体記憶装置に関し、より具体的には、ロジックＣＭＯＳプロセスに適した１層ポリシリコンを用いた浮遊ゲート型の不揮発性メモリ部を有する差動構成の半導体記憶装置、及び、その不揮発性メモリ部から揮発性ラッチ回路へのデータ転送方法（リコール方法）に関する。
【背景技術】
【０００２】
近年、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）に集積するプロセス・コアのプログラム格納、ＲＦＩＤタグや市場でのＬＳＩチップ管理のためのＩＤ格納、液晶ドライバＬＳＩのガンマ補正用データ格納、各種ＬＳＩの出力のトリミング用途等で、ＣＭＯＳプロセスを用いた小容量のロジック混載用不揮発性メモリの需要が高まっている。これは、従来用いられていた外付けＥＥＰＲＯＭ、ヒューズ技術、ロジック混載フラッシュメモリに比べ、ＣＭＯＳプロセスを用いた小容量のロジック混載用不揮発性メモリの方が、性能面やコスト面で有利になるからである。例えば、コスト面では、ロジック混載フラッシュメモリに比べてマスク枚数を１０枚近く減らすことができる。また、ヒューズ技術に比べ、チップ面積を小さくできるメリット等もある。その中で、Ｉｍｐｉｎｊ社、Ｖｉｒａｇｅ社等が、ＣＭＯＳプロセスに完全互換な不揮発性メモリを製品化している。
【０００３】
図１に、不揮発性メモリ部Ｍ１、Ｍ２と揮発性ラッチ回路ＬＣで構成されており、電源遮断状態では不揮発性メモリ部Ｍ１、Ｍ２でデータを保持し、電源オン状態では不揮発性メモリ部Ｍ１、Ｍ２で保持されたデータを揮発性ラッチ回路ＬＣに転送して格納する半導体記憶装置の回路構成例を示す。図１に示す回路構成では、１対の不揮発性メモリ部Ｍ１、Ｍ２が設けられており、夫々がロジックＣＭＯＳプロセスに適した１層ポリシリコンを用いた浮遊ゲート型の不揮発性メモリであり、１対の不揮発性メモリ部Ｍ１、Ｍ２に１ビットデータを相補的に保持するノイズ耐性の高い差動構成となっている。揮発性ラッチ回路ＬＣは、１対の不揮発性メモリ部Ｍ１、Ｍ２で保持された相補データを１対のデータノードＳＤ、ＳＤＢに転送し、その１対のデータノードＳＤ、ＳＤＢの電圧差を増幅して保持する構成となっており、２つのインバータ回路ＩＮ１、ＩＮ２の一方の出力と他方の入力を夫々接続したラッチ回路と、そのラッチ回路を活性化するＮＭＯＳトランジスタＱｎ１を２つのインバータ回路ＩＮ１、ＩＮ２と接地電圧線との間に設けた構成となっている。ＮＭＯＳトランジスタＱｎ１のゲートには、揮発性ラッチ回路ＬＣを活性化する制御信号ＳＥＮが入力している。
【０００４】
また、当該回路構成では、１対のデータノードＳＤ、ＳＤＢを各別に電源電圧ＶｃｃにプリチャージするＰＭＯＳトランジスタＱｐ１、Ｑｐ２からなる１対のプリチャージ回路と、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２間を夫々電気的に導通及び遮断可能に接続する１対のＮＭＯＳトランジスタＱｎ２、Ｑｎ３と、１対の不揮発性メモリ部Ｍ１、Ｍ２と接地電圧線間を夫々電気的に導通及び遮断可能に接続するＮＭＯＳトランジスタＱｎ４が設けられている。ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のゲートには、１対のデータノードＳＤ、ＳＤＢへのプリチャージ動作を制御する制御信号ＰＲＥが入力している。また、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３のゲートには、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２間の電気的接続を制御する制御信号ＲＧが入力している。ＮＭＯＳトランジスタＱｎ４のゲートには、１対の不揮発性メモリ部と接地電圧線間の電気的接続を制御する制御信号ＳＲＣが入力している。
【０００５】
不揮発性メモリ部Ｍ１、Ｍ２は、図２（ａ）の断面図と図２（ｂ）の等価回路図と図２（ｃ）のシンボル図に示すように、ソースＳＲ、ドレインＤＮ、ソース及びドレイン間の導通状態を蓄積電荷量の多寡によって制御可能な浮遊ゲートＦＧ、浮遊ゲートＦＧと容量結合する２つの制御端子ＣＧ１、ＣＧ２を備えて構成される。不揮発性メモリ部Ｍ１、Ｍ２は、１対設けられ、相補的なデータ、つまり、１ビットデータの“０”と“１”が、浮遊ゲートＦＧの蓄積電荷量によって決定されるソースＳＲ、ドレインＤＮ、浮遊ゲートＦＧからなるＭＯＳＦＥＴの閾値電圧の大小に差をつけて記憶される。例えば、データノードＳＤ側の不揮発性メモリ部Ｍ１の閾値電圧が低く（電流量大）、データノードＳＤＢ側の不揮発性メモリ部Ｍ２の閾値電圧が高く（電流量小）、設定されている。また、１対の不揮発性メモリ部Ｍ１、Ｍ２の第１の制御端子ＣＧ１は共通に第１のワード線ＷＬ１に接続し、第２の制御端子ＣＧ２は共通に第２のワード線ＷＬ２に接続している。
【０００６】
また、不揮発性メモリ部Ｍ１、Ｍ２は、図２（ａ）に示すように、第１メモリユニットと第２メモリユニットを備えて構成され、ロジックＣＭＯＳプロセスに適した１層ポリシリコンを用いて第１メモリユニットの第１浮遊ゲートＦＧ１と第２メモリユニットの第２浮遊ゲートＦＧ２が形成され、第１浮遊ゲートＦＧ１と第２浮遊ゲートＦＧ２が電気的に接続されて浮遊ゲートＦＧが形成されている。
【０００７】
具体的には、第１メモリユニットは、半導体基板１の表面上に形成されたＮ＋拡散層のソースＳＲ及びドレインＤＮと、ソースＳＲ及びドレインＤＮの各Ｎ＋拡散層間の第１チャネル領域上のゲート絶縁膜３と、１層ポリシリコンを用いてゲート絶縁膜３上に形成された第１浮遊ゲートＦＧ１を備えたＮ型のＭＯＳＦＥＴ構造を有する。第２メモリユニットは、半導体基板１に形成された第１メモリユニットの形成領域と電気的に分離されたＮ型ウェル２の表面上に形成された２つのＰ＋拡散層と、該２つのＰ＋拡散層間の第２チャネル領域上の絶縁膜４と、絶縁膜４上に形成された第２浮遊ゲートＦＧ２を備えたＰ型のＭＯＳＦＥＴ構造を有する。第２メモリユニットでは、Ｎ型ウェル２表面に形成されたＮ＋コンタクト拡散層が第１の制御端子ＣＧ１として機能し、該２つのＰ＋拡散層の一方または両方が第２の制御端子ＣＧ２として機能する。第１の制御端子ＣＧ１と第２の制御端子ＣＧ２は、夫々絶縁膜４を介して第２浮遊ゲートＦＧ２と容量結合している。
【０００８】
読み出し動作時において、第１メモリユニットは、読み出し用のＮＭＯＳトランジスタとして機能し、第２メモリセルユニットは、２本のワード線ＷＬ１、ＷＬ２を介して、第１及び第２の制御端子ＣＧ１、ＣＧ２に電圧印加することで、第２メモリセルユニット側の第２浮遊ゲートＦＧ２の電位を制御して、結果として、第１メモリユニット側の第１浮遊ゲートＦＧ１の電位を制御する機能を有する。
【０００９】
図３に、リコール動作（不揮発性メモリ部Ｍ１、Ｍ２から揮発性ラッチ回路ＬＣへのデータ転送動作）における、上記各制御信号ＰＲＥ、ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２の入力電圧波形と、浮遊ゲートＦＧと１対のデータノードＳＤ、ＳＤＢの電圧波形を示す。
【００１０】
リコール動作は、順番に実行されるプリチャージ、プリセンス、メインセンスの３つの動作ステップで構成される。先ず、プリチャージ動作用の制御信号ＰＲＥを高レベル、他の制御信号ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２を低レベルとする初期状態から、プリチャージ動作に先立って、制御信号ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２を高レベルに遷移させる。引き続いて、プリチャージ期間中に制御信号ＰＲＥを高レベルから低レベルに遷移させ、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２をオン状態として、１対のデータノードＳＤ、ＳＤＢの電位を電源電圧Ｖｃｃに向けてプリチャージする。プリチャージ期間中は、制御信号ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２が高レベルであるため、１対の不揮発性メモリ部Ｍ１、Ｍ２は、夫々の浮遊ゲートＦＧの蓄積電荷量に応じた電流を流す。ここでは、一例として、データノードＳＤ側の不揮発性メモリ部Ｍ１の閾値電圧が低く（電流量大）、データノードＳＤＢ側の不揮発性メモリ部Ｍ２の閾値電圧が高く（電流量小）設定されているので、データノードＳＤの電位が、データノードＳＤＢより僅かに低下している。また、１対のデータノードＳＤ、ＳＤＢの各電位は、ＤＣ的には、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２の電流と、対応する不揮発性メモリ部Ｍ１、Ｍ２の電流が均衡する電位に自動的に調整される。制御信号ＰＲＥを高レベルに戻すとＰＭＯＳトランジスタＱｐ１、Ｑｐ２がオフし、自動的にプリセンス動作が開始して、１対の不揮発性メモリ部Ｍ１、Ｍ２の電流に応じて、１対のデータノードＳＤ、ＳＤＢの電位が低下する。図３の例では、データノードＳＤＢ側の不揮発性メモリ部の閾値電圧が高いため、データノードＳＤＢの電位は高電位を維持し、データノードＳＤの電位だけが低下している。引き続き、制御信号ＲＧを低レベルに遷移させてＮＭＯＳトランジスタＱｎ２、Ｑｎ３をオフさせ、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２を電気的に分離すると同時に、制御信号ＳＥＮを高レベルに遷移させて、ＮＭＯＳトランジスタＱｎ１をオンさせて揮発性ラッチ回路ＬＣを活性化すると、メインセンス動作が開始され、１対のデータノードＳＤ、ＳＤＢの電位に応じた相補データが、揮発性ラッチ回路ＬＣに保持される。
【００１１】
【特許文献１】特表２００５−５３２６５４号公報
【特許文献２】特表２００５−５３３３７２号公報
【非特許文献１】Ｊ．  Ｒａｓｚｋａ  他，“Ｅｍｂｅｄｄｅｄ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｆｏｒ  Ｓｅｃｕｒｉｔｙ  Ａｐｐｌｉｃａｔｉｏｎ  ｉｎ  ａ  ０．１３μｍ  ＣＭＯＳ  Ｌｏｇｉｃ  Ｐｒｏｃｅｓｓ”，ＩＳＳＣＣ ２００４  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  Ｓｅｓｓｉｏｎ  ２，２．４，２００４年２月
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１に示す半導体記憶装置のリコール動作の動作結果の電圧依存性を図４に示す。図４に示すパスフェイル分布図は、リコール動作結果の電源電圧Ｖｃｃ及びワード線電圧Ｖｗｌに対する依存性を示しており、横軸が電源電圧Ｖｃｃ、縦軸がワード線ＷＬ１、ＷＬ２の電圧Ｖｗｌである。図４中、各電圧条件でリコール動作がパスした（不揮発性メモリ部Ｍ１、Ｍ２に記憶されたデータが揮発性ラッチ回路ＬＣに正常に転送され保持された）場合を“Ｐ”で、リコール動作がフェイルした場合を“Ｆ”で表示している。尚、図４では、パス領域とフェイル領域の境界を見易くするために、境界線を太線で表示している。図４より明らかなように、ワード線電圧Ｖｗｌが高い領域でリコール動作がフェイルしている。
【００１３】
図５に、ワード線電圧Ｖｗｌが高い領域でリコール動作がフェイルする原因を説明するために、ワード線電圧Ｖｗｌが高い場合のリコール動作における、図３と同様の上記各制御信号ＰＲＥ、ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２の入力電圧波形と、浮遊ゲートＦＧと１対のデータノードＳＤ、ＳＤＢの電圧波形を示す。ワード線電圧Ｖｗｌが高い場合、閾値電圧が高いデータノードＳＤＢ側の不揮発性メモリセル部Ｍ２の電流が、揮発性ラッチ回路ＬＣのインバータ回路ＩＮ１を構成するＰＭＯＳトランジスタの電流に比べ大きく、データノードＳＤＢの電位が低下し、プリセンス動作期間に２つのデータノードＳＤ、ＳＤＢの電位が略接地電位まで低下し、データノードＳＤ、ＳＤＢ間の電位差を確保できずに、メインセンス動作において誤読み出しが発生している。このように、図３に示す従来のリコール動作では、ワード線電圧Ｖｗｌの高い側で動作範囲が狭くなるという問題があった。
【００１４】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、不揮発性メモリ部と揮発性ラッチ回路で構成されており、電源遮断状態では不揮発性メモリ部でデータを保持し、電源オン状態では不揮発性メモリ部で保持されたデータを揮発性ラッチ回路に転送して格納する半導体記憶装置において、不揮発性メモリ部から揮発性ラッチ回路へのデータ転送動作が不揮発性メモリ部の動作を制御する制御端子の電圧が高い領域でも正常に動作可能な半導体記憶装置、及び、データ転送方法を提供する点にある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明に係る半導体記憶装置は、ソース、ドレイン、前記ソース及び前記ドレイン間の導通状態を蓄積電荷量の多寡によって制御可能な浮遊ゲート、前記浮遊ゲートと容量結合する１つまたは２つの制御端子を備えてなる不揮発性メモリ部の１対と、１対のデータノードの電圧差を増幅して保持可能な揮発性ラッチ回路と、前記１対のデータノードを所定の電源電圧に向かってプリチャージするプリチャージ回路と、前記１対のデータノードの一方と前記１対の不揮発性メモリ部の一方の前記ドレイン間、及び、前記１対のデータノードの他方と前記１対の不揮発性メモリ部の他方の前記ドレイン間を、夫々電気的に導通及び遮断可能に接続する１対の第１スイッチング素子と、前記１対の不揮発性メモリ部の前記ソースと所定の基準電圧間を電気的に導通及び遮断可能に接続する第２スイッチング素子と、前記プリチャージ回路のプリチャージ動作、前記１対の不揮発性メモリ部の前記各制御端子の電圧制御、前記揮発性ラッチ回路のラッチ動作、前記１対の第１スイッチング素子のオンオフ動作、及び、前記第２スイッチング素子のオンオフ動作を個別に制御する制御回路と、を備えてなり、前記制御回路が、前記制御端子に所定の読み出し電圧を印加し、前記第１スイッチング素子及び前記第２スイッチング素子を導通状態に設定した後に、前記プリチャージ回路を活性化させて前記１対のデータノードをプリチャージする動作を行い、前記プリチャージ回路を非活性化して前記プリチャージ動作を終了した後、前記１対の不揮発性メモリ部から前記浮遊ゲートの夫々の蓄積電荷量に応じた前記ドレイン及び前記ソース間を流れる電流量で、前記１対のデータノードのプリチャージ後の電圧を各別に放電する第１プリセンス動作を行い、前記第１プリセンス動作を所定期間実行した後に、前記制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させるとともに、前記揮発性ラッチ回路を活性化させて、前記１対のデータノードの電圧差を予備的に増幅する第２プリセンス動作を行い、前記第２プリセンス動作を前記第２プリセンス期間実行した後に、前記第１スイッチング素子をオフするか、前記制御端子への前記読み出し電圧の印加を完全に停止するかの少なくとも何れか一方の動作を行ってメインセンス動作を開始する一連の制御動作可能に構成されていることを第１の特徴とする。
【００１６】
本発明に係る半導体記憶装置は、上記第１の特徴に加えて、更に、前記不揮発性メモリ部が２つの制御端子を備え、前記制御回路が、前記プリチャージ動作開始前に、前記２つの制御端子の夫々の電圧を初期電圧から前記読み出し電圧に遷移させ、前記２つの制御端子の一方の電圧を、前記第２プリセンス動作の開始時または開始後に前記読み出し電圧から前記初期電圧に遷移させ、前記２つの制御端子の他方の電圧を、前記メインセンス動作の開始時に前記読み出し電圧から前記初期電圧に遷移させる制御動作を行うことを第２の特徴とする。
【００１７】
本発明に係る半導体記憶装置は、上記第１の特徴に加えて、更に、前記制御回路が、前記プリチャージ動作開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記制御端子の全ての電圧を、前記第２プリセンス動作の開始時に、前記読み出し電圧から前記初期電圧と前記読み出し電圧の中間電圧に遷移させ、前記メインセンス動作の開始時または開始後に、前記中間電圧から前記初期電圧に遷移させる制御動作を行うことを第３の特徴とする。
【００１８】
本発明に係る半導体記憶装置は、上記第１の特徴に加えて、更に、前記制御回路が、前記プリチャージ動作開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記第２プリセンス動作の開始後少なくとも前記第２プリセンス期間中、前記制御端子の全ての電圧を前記読み出し電圧から前記初期電圧に向けて徐々に遷移させる制御動作を行うことを第４の特徴とする。
【００１９】
上記第１乃至第４の特徴の半導体記憶装置によれば、制御回路の制御動作により、プリチャージ回路が１対のデータノードをプリチャージした後、第１プリセンス動作により、１対のデータノードの電位が１対の不揮発性メモリ部の各浮遊ゲートの蓄積電荷量に応じた電流量で低下させ、引き続き、制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させるとともに、揮発性ラッチ回路を活性化させて１対のデータノードの電圧差を予備的に増幅する第２プリセンス動作を行った後に、１対のデータノードに対する１対の不揮発性メモリ部の電流量の影響を遮断して、メインセンス動作において１対のデータノードの電圧差に応じたデータを揮発性ラッチ回路に保持することができ、不揮発性メモリ部で保持されたデータを揮発性ラッチ回路に転送して保持することができる。ここで、従来のリコール動作では、上記第２プリセンス動作を備えず、プリセンス動作から直接メインセンス動作に移行するため、不揮発性メモリ部の制御端子の電圧（ワード線電圧）が高い場合に、浮遊ゲートの電位が不必要に上昇して、閾値電圧が高い側の不揮発性メモリ部の電流量が増大することで、プリセンス動作によって１対のデータノードの電圧差が減少して、メインセンス動作に必要な電圧差が得られず誤動作する場合があった。しかし、上記第１乃至第４の特徴の半導体記憶装置によれば、第２プリセンス動作において、制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させることで、１対の不揮発性メモリ部の各浮遊ゲートの蓄積電荷量に応じた電位が、浮遊ゲートと制御端子間の容量結合によって、夫々の初期状態の電位と第２プリセンス動作開始前の電位との中間電位に低下するか、或いは、徐々に初期状態の電位に低下することになる。従って、第２プリセンス動作の開始後の１対の不揮発性メモリ部の電流量は夫々中程度に減少するため、制御端子の電圧が高く浮遊ゲートの電位が不必要に上昇して増大していた閾値電圧が高い側の不揮発性メモリ部の電流量が減少するので、１対のデータノードの電圧差の減少が抑制される。更に、同時に揮発性ラッチ回路を活性化させることで、１対のデータノードの電圧差が徐々に拡大され、後続のメインセンス動作に必要な電圧差が得られて、制御端子の電圧（ワード線電圧）が高い場合においても正常なデータ転送動作（リコール動作）が可能となる。
【００２０】
以上、従来のデータ転送動作（リコール動作）との比較で纏めてみると、従来のリコール動作におけるプリセンス動作は、プリチャージ後の１対のデータノードに対して、１対の不揮発性メモリ部の各浮遊ゲートの蓄積電荷量に応じた電流量の差によって電圧差を生じさせる動作であり、メインセンス動作は、プリセンス動作で生じた１対のデータノードの電圧差を、必要に応じて増幅して保持する動作であったが、本特徴の半導体記憶装置におけるデータ転送動作では、第１プリセンス動作は、従来のプリセンス動作に相当し、第２プリセンス動作は、従来のプリセンス動作とメインセンス動作を、１対の不揮発性メモリ部の各浮遊ゲートの蓄積電荷量に応じた電流量を抑制した上で実行する動作である。従って、第２プリセンス動作は、単に制御端子の電圧（ワード線電圧）が高い場合において、その電圧の上昇を抑制するだけの動作ではない。
【００２１】
ここで、第１及び第２プリセンス動作を通じて、単に制御端子の電圧（ワード線電圧）を抑制する場合を想定すると、制御端子の電圧が低い場合には、閾値電圧が低い側の不揮発性メモリ部の電流量も減少して、第１及び第２プリセンス動作によって１対のデータノードの電圧差が十分に発生せず、メインセンス動作が誤動作する可能性がある。しかし、本特徴の半導体記憶装置におけるデータ転送動作では、第２プリセンス動作においてのみ、制御端子の電圧を低下させ、更に、揮発性ラッチ回路を活性化させるので、仮に、第２プリセンス動作において制御端子の電圧が低い場合に閾値電圧が低い側の不揮発性メモリ部の電流量が減少しても、第１プリセンス動作では、１対のデータノードの電圧差が正常に発生しているので、第２プリセンス動作において活性化させた揮発性ラッチ回路によって、その電圧差を更に増幅させることができ、後続のメインセンス動作の誤動作を回避できることになる。従って、本特徴の半導体記憶装置におけるデータ転送動作では、制御端子の電圧が低い側での正常動作を維持しつつ、制御端子の動作電圧範囲を高電圧側に広げることが可能となる。
【００２２】
特に、第２の特徴の半導体記憶装置によれば、１つの不揮発性メモリ部に対して２つの制御端子を備えているので、第２プリセンス動作開始時における制御端子の電圧を部分的低下させる動作を、各不揮発性メモリ部に対して２つの制御端子の一方の電圧を、前記第２プリセンス動作の開始時に読み出し電圧から初期電圧に戻すことで簡単に実現できる。また、２つの制御端子の他方の電圧を、メインセンス動作の開始時に読み出し電圧から初期電圧に戻す制御動作を行うことで、１対の不揮発性メモリ部を非活性化できるので、第１スイッチング素子をオフしなくても１対のデータノードを不揮発性メモリ部から電気的に分離でき、メインセンス動作を開始できる。尚、第１スイッチング素子をオフして１対のデータノードを不揮発性メモリ部から電気的に分離してメインセンス動作を開始する場合は、当該メインセンス動作の開始後に、２つの制御端子の他方の電圧を読み出し電圧から初期電圧に戻す制御動作を行っても良い。
【００２３】
本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、更に、前記不揮発性メモリ部の前記浮遊ゲートが１層ポリシリコンで形成されていることを第５の特徴とする。
【００２４】
上記第５の特徴の半導体記憶装置によれば、１層ポリシリコンＣＭＯＳプロセスを用いて、不揮発性メモリ部を形成するために余分な工程やマスクを使用せずに、低コストで、半導体記憶装置とロジック回路を同じ半導体基板上に混載可能となる。
【００２５】
本発明に係る半導体記憶装置は、上記何れかの特徴に加えて、更に、前記不揮発性メモリ部が、第１浮遊ゲート、前記ソース、及び、前記ドレインからなるＭＯＳＦＥＴ構造の第１メモリユニットと、半導体基板に形成された前記第１メモリユニットの形成領域と電気的に分離された第１導電型のウェル上に、絶縁膜を介して形成された第２浮遊ゲートを備え、前記制御ゲートの１つが前記ウェルと電気的に接続した第２メモリユニットを備え、前記第１浮遊ゲートと前記第２浮遊ゲートが電気的に接続されて前記浮遊ゲートが形成されていることを第６の特徴とする。
【００２６】
上記第６の特徴の半導体記憶装置によれば、少なくとも１つの制御端子を備えた不揮発性メモリ部を、１層ポリシリコンＣＭＯＳプロセスを用いて具体的に実現できる。
【００２７】
本発明に係る半導体記憶装置は、上記第６の特徴に加えて、更に、前記第２メモリユニットが、前記第１導電型とは異なる第２導電型の拡散領域を、前記ウェル表面の前記第２浮遊ゲートの下方領域の一部に備え、前記制御ゲートの他の１つが前記第２導電型の拡散領域と電気的に接続していることを第７の特徴とする。
【００２８】
上記第７の特徴の半導体記憶装置によれば、２つの制御端子を備えた不揮発性メモリ部を、１層ポリシリコンＣＭＯＳプロセスを用いて具体的に実現できる。
【００２９】
本発明に係るデータ転送方法は、浮遊ゲート、ソース、ドレイン、前記ソース及び前記ドレイン間の導通状態を蓄積電荷量の多寡によって制御可能な浮遊ゲート、前記浮遊ゲートと容量結合する１つまたは２つの制御端子を備えてなる不揮発性メモリ部の１対と、１対のデータノードの電圧差を増幅して保持可能な揮発性ラッチ回路と、前記１対のデータノードを所定の電源電圧に向かってプリチャージするプリチャージ回路と、前記１対のデータノードの一方と前記１対の不揮発性メモリ部の一方の前記ドレイン間、及び、前記１対のデータノードの他方と前記１対の不揮発性メモリ部の他方の前記ドレイン間を、夫々電気的に導通及び遮断可能に接続する１対の第１スイッチング素子と、前記１対の不揮発性メモリ部の前記ソースと所定の基準電圧間を電気的に導通及び遮断可能に接続する第２スイッチング素子と、を備えてなる半導体記憶装置において、前記１対の不揮発性メモリ部に相補的に記憶されたデータを、前記揮発性ラッチ回路に転送して記憶するデータ転送方法であって、前記制御端子に所定の読み出し電圧を印加し、前記第１スイッチング素子及び前記第２スイッチング素子を導通状態に設定した後に、前記プリチャージ回路を活性化させて前記１対のデータノードをプリチャージするプリチャージステップと、前記プリチャージ回路を非活性化して前記プリチャージステップを終了した後、前記１対の不揮発性メモリ部から前記浮遊ゲートの夫々の蓄積電荷量に応じた前記ドレイン及び前記ソース間を流れる電流量で、前記１対のデータノードのプリチャージ後の電圧を各別に放電する第１プリセンスステップと、前記第１プリセンスステップ後に、前記制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させるとともに、前記揮発性ラッチ回路を活性化させて、前記１対のデータノードの電圧差を予備的に増幅する第２プリセンスステップと、前記第２プリセンスステップを前記第２プリセンス期間実行した後に、前記第１スイッチング素子をオフするか、前記制御端子への前記読み出し電圧の印加を完全に停止するかの少なくとも何れか一方の動作を行い、前記揮発性ラッチ回路により前記１対のデータノードの電圧差を増幅して記憶するメインセンスステップと、を有することを第１の特徴とする。
【００３０】
本発明に係るデータ転送方法は、上記第１の特徴に加えて、更に、前記不揮発性メモリ部が２つの制御端子を備え、前記プリチャージステップ開始前に、前記２つの制御端子の夫々の電圧を初期電圧から前記読み出し電圧に遷移させ、前記２つの制御端子の一方の電圧を、前記第２プリセンスステップの開始時に前記読み出し電圧から前記初期電圧に遷移させ、前記２つの制御端子の他方の電圧を、前記メインセンスステップの開始時または開始後に前記読み出し電圧から前記初期電圧に遷移させる制御動作を行うことを第２の特徴とする。
【００３１】
本発明に係るデータ転送方法は、上記第１の特徴に加えて、更に、前記プリチャージステップ開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記制御端子の全ての電圧を、前記第２プリセンスステップの開始時に、前記読み出し電圧から前記初期電圧と前記読み出し電圧の中間電圧に遷移させ、前記メインセンスステップの開始時または開始後に、前記中間電圧から前記初期電圧に遷移させることを第３の特徴とする。
【００３２】
本発明に係るデータ転送方法は、上記第１の特徴に加えて、更に、前記プリチャージステップ開始前に、前記制御端子の全ての電圧を初期電圧から前記読み出し電圧に遷移させ、前記第２プリセンスステップの開始後少なくとも前記第２プリセンスステップ期間中、前記制御端子の全ての電圧を前記読み出し電圧から前記初期電圧に向けて徐々に遷移させることを第４の特徴とする。
【００３３】
上記第１乃至第４の特徴のデータ転送方法によれば、プリチャージ回路が１対のデータノードをプリチャージした後、第１プリセンスステップにおいて、１対のデータノードの電位が１対の不揮発性メモリ部の各浮遊ゲートの蓄積電荷量に応じた電流量で低下させ、引き続き、制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させるとともに、揮発性ラッチ回路を活性化させて１対のデータノードの電圧差を予備的に増幅する第２プリセンスステップを行った後に、１対のデータノードに対する１対の不揮発性メモリ部の電流量の影響を遮断して、メインセンスステップにおいて１対のデータノードの電圧差に応じたデータを揮発性ラッチ回路に保持することができ、不揮発性メモリ部で保持されたデータを揮発性ラッチ回路に転送して保持することができる。ここで、従来のリコール動作では、上記第２プリセンスステップを備えず、プリセンスステップから直接メインセンスステップに移行するため、不揮発性メモリ部の制御端子の電圧（ワード線電圧）が高い場合に、浮遊ゲートの電位が不必要に上昇して、閾値電圧が高い側の不揮発性メモリ部の電流量が増大することで、プリセンスステップによって１対のデータノードの電圧差が減少して、メインセンスステップに必要な電圧差が得られず誤動作する場合があった。しかし、上記第１乃至第４の特徴のデータ転送方法によれば、第２プリセンスステップにおいて、制御端子の電圧を部分的或いは所定の第２プリセンス期間中徐々に低下させることで、１対の不揮発性メモリ部の各浮遊ゲートの蓄積電荷量に応じた電位が、浮遊ゲートと制御端子間の容量結合によって、夫々の初期状態の電位と第２プリセンス動作開始前の電位との中間電位に低下するか、或いは、徐々に初期状態の電位に低下することになる。従って、第２プリセンスステップの開始後の１対の不揮発性メモリ部の電流量は夫々中程度に減少するため、制御端子の電圧が高く浮遊ゲートの電位が不必要に上昇して増大していた閾値電圧が高い側の不揮発性メモリ部の電流量が減少するので、１対のデータノードの電圧差の減少が抑制される。更に、同時に揮発性ラッチ回路を活性化させることで、１対のデータノードの電圧差が徐々に拡大され、後続のメインセンスステップに必要な電圧差が得られて、制御端子の電圧（ワード線電圧）が高い場合においても正常なデータ転送動作（リコール動作）が可能となる。
【００３４】
ここで、第１及び第２プリセンスステップを通じて、単に制御端子の電圧（ワード線電圧）を抑制する場合を想定すると、制御端子の電圧が低い場合には、閾値電圧が低い側の不揮発性メモリ部の電流量も減少して、第１及び第２プリセンスステップによって１対のデータノードの電圧差が十分に発生せず、メインセンスステップで誤動作する可能性がある。しかし、本特徴のデータ転送方法では、第２プリセンスステップにおいてのみ、制御端子の電圧を低下させ、更に、揮発性ラッチ回路を活性化させるので、仮に、第２プリセンスステップにおいて制御端子の電圧が低い場合に閾値電圧が低い側の不揮発性メモリ部の電流量が減少しても、第１プリセンスステップでは、１対のデータノードの電圧差が正常に発生しているので、第２プリセンスステップにおいて活性化させた揮発性ラッチ回路によって、その電圧差を更に増幅させることができ、後続のメインセンスステップの誤動作を回避できることになる。従って、本特徴のデータ転送方法では、制御端子の電圧が低い側での正常動作を維持しつつ、制御端子の動作電圧範囲を高電圧側に広げることが可能となる。
【発明を実施するための最良の形態】
【００３５】
次に、本発明に係る半導体記憶装置とデータ転送方法（以下、適宜「本発明装置」と「本発明方法」と称す）について、図面を参照して説明する。
【００３６】
〈第１実施形態〉
図６に、本発明装置の回路構成例を示す。図６に示す回路構成では、１対の不揮発性メモリ部Ｍ１、Ｍ２が設けられており、夫々がロジックＣＭＯＳプロセスに適した１層ポリシリコンを用いた浮遊ゲート型の不揮発性メモリであり、１対の不揮発性メモリ部Ｍ１、Ｍ２に１ビットデータを相補的に保持するノイズ耐性の高い差動構成となっている。揮発性ラッチ回路ＬＣは、１対の不揮発性メモリ部Ｍ１、Ｍ２で保持された相補データを１対のデータノードＳＤ、ＳＤＢに転送し、その１対のデータノードＳＤ、ＳＤＢの電圧差を増幅して保持する構成となっており、２つのインバータ回路ＩＮ１、ＩＮ２の一方の出力と他方の入力を夫々接続したラッチ回路と、そのラッチ回路を活性化するＮＭＯＳトランジスタＱｎ１を２つのインバータ回路ＩＮ１、ＩＮ２のＮＭＯＳトランジスタのソース端子と接地電圧線との間に設けた構成となっている。ＮＭＯＳトランジスタＱｎ１のゲートには、揮発性ラッチ回路を活性化する制御信号ＳＥＮが入力している。
【００３７】
不揮発性メモリ部Ｍ１、Ｍ２は、図２（ａ）の断面図と図２（ｂ）の等価回路図と図２（ｃ）のシンボル図に示すように、ソースＳＲ、ドレインＤＮ、ソース及びドレイン間の導通状態を蓄積電荷量の多寡によって制御可能な浮遊ゲートＦＧ、浮遊ゲートＦＧと容量結合する２つの制御端子ＣＧ１、ＣＧ２を備えて構成される。不揮発性メモリ部は、１対設けられ、相補的なデータ、つまり、１ビットデータの“０”と“１”が、浮遊ゲートＦＧの蓄積電荷量によって決定されるソースＳＲ、ドレインＤＮ、浮遊ゲートＦＧからなるＭＯＳＦＥＴの閾値電圧の大小に差をつけて記憶される。例えば、データノードＳＤ側の不揮発性メモリ部の閾値電圧が低く（電流量大）、データノードＳＤＢ側の不揮発性メモリ部の閾値電圧が高く（電流量小）、設定されている。また、１対の不揮発性メモリ部の第１の制御端子ＣＧ１は共通に第１のワード線ＷＬ１に接続し、第２の制御端子ＣＧ２は共通に第２のワード線ＷＬ２に接続している。
【００３８】
更に、不揮発性メモリ部Ｍ１、Ｍ２は、図２（ａ）に示すように、第１メモリユニットと第２メモリユニットを備えて構成され、ロジックＣＭＯＳプロセスに適した１層ポリシリコンを用いて第１メモリユニットの第１浮遊ゲートＦＧ１と第２メモリユニットの第２浮遊ゲートＦＧ２が形成され、第１浮遊ゲートＦＧ１と第２浮遊ゲートＦＧ２が電気的に接続されて浮遊ゲートＦＧが形成されている。尚、不揮発性メモリ部Ｍ１、Ｍ２は、図１に示す従来の半導体記憶装置の不揮発性メモリ部と同じ構成であるので、重複する説明は割愛する。
【００３９】
また、本発明装置の回路構成では、１対のデータノードＳＤ、ＳＤＢを各別に電源電圧ＶｃｃにプリチャージするＰＭＯＳトランジスタＱｐ１、Ｑｐ２からなる１対のプリチャージ回路と、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２の第１メモリユニットのドレインＤＮの間を夫々電気的に導通及び遮断可能に接続する１対のＮＭＯＳトランジスタＱｎ２、Ｑｎ３（第１スイッチング素子に相当）と、１対の不揮発性メモリ部Ｍ１、Ｍ２の第１メモリユニットのソースＳＲと接地電圧線（基準電圧線に相当）間を夫々電気的に導通及び遮断可能に接続するＮＭＯＳトランジスタＱｎ４（第２スイッチング素子に相当）が設けられている。ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のゲートには、１対のデータノードＳＤ、ＳＤＢへのプリチャージ動作を制御する制御信号ＰＲＥが入力している。また、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３のゲートには、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２間の電気的接続を制御する制御信号ＲＧが入力している。ＮＭＯＳトランジスタＱｎ４のゲートには、１対の不揮発性メモリ部Ｍ１、Ｍ２と接地電圧線間の電気的接続を制御する制御信号ＳＲＣが入力している。
【００４０】
本発明装置は、更に、リコール動作（不揮発性メモリ部Ｍ１、Ｍ２から揮発性ラッチ回路ＬＣへのデータ転送動作）における、上記各制御信号ＰＲＥ、ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２の入力電圧及びその変化タイミングを制御する制御回路ＣＮＴを備えている。本発明装置では、制御回路ＣＮＴによる各制御信号の電圧制御及びタイミング制御に特徴がある。
【００４１】
図７に、第１実施形態のリコール動作（本発明方法）における、上記各制御信号ＰＲＥ、ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２の入力電圧波形と、浮遊ゲートＦＧと１対のデータノードＳＤ、ＳＤＢの電圧波形を示す。尚、図７中の制御信号ＳＲＣとワード線ＷＬ１、ＷＬ２の高レベル時の電圧Ｖｗｌが所定の読み出し電圧に相当し、本実施形態では、読み出し電圧Ｖｗｌが高い場合においても、後述するように、正常なリコール動作が可能となっている。また、他の制御信号ＰＲＥ、ＳＥＮ、ＲＧの高レベル時の電圧は何れも電源電圧Ｖｃｃとしている。尚、各制御信号及びワード線の低レベル時の電圧は、何れも接地電圧（０Ｖ）である。後述するように、読み出し電圧Ｖｗｌを電源電圧Ｖｃｃと分離して独立させることで、電源電圧Ｖｃｃの動作電圧範囲下限値の低電圧化が図れる。尚、制御信号ＳＲＣの高レベル時の電圧は、他の制御信号ＰＲＥ、ＳＥＮ、ＲＧの高レベル時の電圧と同様に電源電圧Ｖｃｃとしても構わない。
【００４２】
図７では、図５に示す従来のリコール動作との対比のために、従来のリコール動作では誤動作する読み出し電圧Ｖｗｌが高い場合の電圧波形を示している。
【００４３】
本発明装置では、リコール動作は、順番に実行されるプリチャージ、第１プリセンス、第２プリセンス、メインセンスの４つの動作ステップで構成される。
【００４４】
先ず、プリチャージ動作用の制御信号ＰＲＥを高レベル、他の制御信号ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２を低レベルとする初期状態から、プリチャージ動作に先立って、制御信号ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２を高レベルに遷移させる。このとき、第１の制御端子ＣＧ１と第２浮遊ゲートＦＧ２の結合容量をＣ１、第２の制御端子ＣＧ２と第２浮遊ゲートＦＧ２の結合容量をＣ２、結合容量Ｃ１、Ｃ２を含む浮遊ゲートＦＧ全体の容量をＣｔとすると、浮遊ゲートＦＧの電位は、Ｖｗｌ×（Ｃ１＋Ｃ２）／Ｃｔだけ上昇する。１対の不揮発性メモリ部Ｍ１、Ｍ２間では、浮遊ゲートＦＧの蓄積電荷量が異なるので、浮遊ゲートＦＧの電位の絶対値は互いに異なる。
【００４５】
引き続いて、プリチャージ期間中に制御信号ＰＲＥを高レベルから低レベルに遷移させ、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２をオン状態として、１対のデータノードＳＤ、ＳＤＢの電位を電源電圧Ｖｃｃに向けてプリチャージする。プリチャージ期間中は、制御信号ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２が高レベルであるため、１対の不揮発性メモリ部Ｍ１、Ｍ２は、夫々の浮遊ゲートＦＧの蓄積電荷量に応じた電流を流す。ここでは、一例として、データノードＳＤ側の不揮発性メモリ部Ｍ１の閾値電圧が低く（電流量大）、データノードＳＤＢ側の不揮発性メモリ部Ｍ２の閾値電圧が高く（電流量小）設定されているので、データノードＳＤの電位が、データノードＳＤＢより僅かに低下している。また、１対のデータノードＳＤ、ＳＤＢの各電位は、ＤＣ的には、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２の電流と、不揮発性メモリ部Ｍ１、Ｍ２の対応する第１メモリユニットのソース・ドレイン間の電流が均衡する電位に自動的に調整される。制御信号ＰＲＥを高レベルに戻すとＰＭＯＳトランジスタＱｐ１、Ｑｐ２がオフし、自動的に第１プリセンス動作が開始して、１対の不揮発性メモリ部Ｍ１、Ｍ２の夫々の電流に応じて、１対のデータノードＳＤ、ＳＤＢの電位が低下する。図７の例では、データノードＳＤＢ側の不揮発性メモリ部Ｍ２の閾値電圧は高いが、読み出し電圧Ｖｗｌが高いため、データノードＳＤＢの電位は高電位を維持せず、データノードＳＤ、ＳＤＢの両方の電位が低下している。
【００４６】
第１プリセンス動作を所定期間（第１プリセンス期間）実行した後に、１対の不揮発性メモリ部Ｍ１、Ｍ２の各第２の制御端子ＣＧ２に接続する第２のワード線ＷＬ２の電圧を初期状態の接地電圧に戻すとともに、制御信号ＳＥＮを高レベルに遷移させて、ＮＭＯＳトランジスタＱｎ１をオンさせて揮発性ラッチ回路ＬＣを活性化させ、第２プリセンス動作を開始する。これにより、１対の不揮発性メモリ部Ｍ１、Ｍ２の各浮遊ゲートＦＧの電位は、Ｖｗｌ×Ｃ２／Ｃｔだけ低下するため、データノードＳＤＢ側の不揮発性メモリ部Ｍ２の方が、データノードＳＤ側の不揮発性メモリ部Ｍ１より閾値電圧が高いため、電流量の減少が顕著となり、また、活性化した揮発性ラッチ回路ＬＣのインバータ回路ＩＮ１、ＩＮ２を構成するＰＭＯＳトランジスタによる１対のデータノードＳＤ、ＳＤＢの充電作用によって、１対のデータノードＳＤ、ＳＤＢの電圧差が、１対の不揮発性メモリ部Ｍ１、Ｍ２の電流差に応じて増幅される。具体的には、データノードＳＤＢ側だけが充電され、データノードＳＤ側は、不揮発性メモリ部Ｍ１と揮発性ラッチ回路ＬＣによって接地電圧まで引き下げられる。
【００４７】
第２プリセンス動作を所定期間（第２プリセンス期間）実行した後に、制御信号ＲＧを低レベルに遷移させてＮＭＯＳトランジスタＱｎ２、Ｑｎ３をオフさせ、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２を電気的に分離してメインセンス動作を開始する。これにより、１対のデータノードＳＤ、ＳＤＢの電位に応じた相補データが、揮発性ラッチ回路ＬＣに保持される。
【００４８】
図８に、本実施形態におけるリコール動作の動作結果の電圧依存性を示す。図８に示すパスフェイル分布図は、リコール動作結果の電源電圧Ｖｃｃ及びワード線電圧（読み出し電圧）Ｖｗｌに対する依存性を示しており、横軸が電源電圧Ｖｃｃ、縦軸がワード線ＷＬ１、ＷＬ２の読み出し電圧Ｖｗｌである。図８中、各電圧条件でリコール動作がパスした場合を“Ｐ”で、リコール動作がフェイルした場合を“Ｆ”で表示している。尚、図８では、パス領域とフェイル領域の境界を見易くするために、境界線を太線で表示している。図８より明らかなように、本実施形態のリコール動作では、メインセンス動作の前に第２プリセンス動作を設けたため、読み出し電圧Ｖｗｌの高い領域でも、リコール動作がフェイルせず正常に動作していることが分かる。本実施形態におけるリコール動作では、電源電圧Ｖｃｃの動作範囲の下限値が１．２Ｖ、読み出し電圧Ｖｗｌの動作範囲の下限値が２．８５Ｖとなっており、各下限値は、電源電圧Ｖｃｃ及び読み出し電圧Ｖｗｌの各動作範囲内で略一定となっていることが分かる。従って、読み出し電圧Ｖｗｌを電源電圧Ｖｃｃから独立して制御することで、電源電圧Ｖｃｃの動作範囲の下限値を低電圧化できることが分かる。
【００４９】
〈第２実施形態〉
次に、本発明装置及び本発明方法の第２実施形態について説明する。第２実施形態では、制御回路ＣＮＴの制御動作（本発明方法）が異なるだけで、本発明装置の回路構成は第１実施形態と同じであるので、重複する説明は割愛する。
【００５０】
図９に、第２実施形態のリコール動作（本発明方法）における、上記各制御信号ＰＲＥ、ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２の入力電圧波形と、浮遊ゲートＦＧと１対のデータノードＳＤ、ＳＤＢの電圧波形を示す。
【００５１】
第２実施形態では、メインセンス動作の開始手順が、第１実施形態と異なる。第１実施形態では、第２プリセンス動作を所定期間（第２プリセンス期間）実行した後に、制御信号ＲＧを低レベルに遷移させてＮＭＯＳトランジスタＱｎ２、Ｑｎ３をオフさせ、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２を電気的に分離してメインセンス動作を開始したが（図７参照）、第２実施形態では、制御信号ＲＧの信号レベルを高レベルに維持したまま、１対の不揮発性メモリ部Ｍ１、Ｍ２の各第１の制御端子ＣＧ１に接続する第１のワード線ＷＬ１の電圧を初期状態の接地電圧に戻す。これにより、１対の不揮発性メモリ部Ｍ１、Ｍ２の各浮遊ゲートＦＧの電位は、第２プリセンス動作に引き続き更に、Ｖｗｌ×Ｃ１／Ｃｔだけ低下するため、初期状態に戻り、不揮発性メモリ部Ｍ１、Ｍ２は何れもオフ状態となる。従って、ＮＭＯＳトランジスタＱｎ２、Ｑｎ３がオンしていても、１対のデータノードＳＤ、ＳＤＢと１対の不揮発性メモリ部Ｍ１、Ｍ２を電気的に分離でき、メインセンス動作を開始することができる。第２実施形態においても、第２プリセンス動作までは、第１実施形態と全く同じであり、メインセンス動作も実質的に第１実施形態と同様に開始できるので、第１実施形態で説明したのと同様の動作範囲拡大効果が得られる。
【００５２】
〈第３実施形態〉
次に、本発明装置及び本発明方法の第３実施形態について説明する。第３実施形態では、制御回路ＣＮＴの制御動作（本発明方法）が異なるだけで、本発明装置の回路構成は第１実施形態と同じであるので、重複する説明は割愛する。
【００５３】
図１０に、第３実施形態のリコール動作（本発明方法）における、上記各制御信号ＰＲＥ、ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２の入力電圧波形と、浮遊ゲートＦＧと１対のデータノードＳＤ、ＳＤＢの電圧波形を示す。
【００５４】
第３実施形態では、第２プリセンス動作の開始手順が、第１実施形態と異なる。第１実施形態では、第１プリセンス動作を所定期間（第１プリセンス期間）実行した後に、１対の不揮発性メモリ部Ｍ１、Ｍ２の各第２の制御端子ＣＧ２に接続する第２のワード線ＷＬ２の電圧を初期状態の接地電圧に戻して、１対の不揮発性メモリ部Ｍ１、Ｍ２の各浮遊ゲートＦＧの電位を、Ｖｗｌ×Ｃ２／Ｃｔだけ低下させたが（図７参照）、第３実施形態では、２本のワード線ＷＬ１、ＷＬ２の電圧を同時に、読み出し電圧Ｖｗｌと接地電圧の中間電圧Ｖｍｉｄ（例えば、読み出し電圧Ｖｗｌの２分の１）まで低下させる。これにより、１対の不揮発性メモリ部Ｍ１、Ｍ２の各浮遊ゲートＦＧの電位は、Ｖｍｉｄ×（Ｃ１＋Ｃ２）／Ｃｔだけ低下する。Ｖｍｉｄ×（Ｃ１＋Ｃ２）／Ｃｔが、Ｖｗｌ×Ｃ２／Ｃｔと同じか略同じとなるように中間電圧Ｖｍｉｄを設定することで、第３実施形態の第２プリセンス動作は、第１実施形態と全く同じ作用効果を奏することができる。従って、第３実施形態においても、第１実施形態で説明したのと同様の動作範囲拡大効果が得られる。尚、中間電圧Ｖｍｉｄは、読み出し電圧Ｖｗｌを抵抗分割して生成することができる。
【００５５】
〈第４実施形態〉
次に、本発明装置及び本発明方法の第４実施形態について説明する。第４実施形態では、制御回路ＣＮＴの制御動作（本発明方法）が異なるだけで、本発明装置の回路構成は第１実施形態と同じであるので、重複する説明は割愛する。
【００５６】
図１１に、第４実施形態のリコール動作（本発明方法）における、上記各制御信号ＰＲＥ、ＳＥＮ、ＲＧ、ＳＲＣとワード線ＷＬ１、ＷＬ２の入力電圧波形と、浮遊ゲートＦＧと１対のデータノードＳＤ、ＳＤＢの電圧波形を示す。
【００５７】
第４実施形態では、第２プリセンス動作の開始手順が、第１実施形態と異なる。第１実施形態では、第１プリセンス動作を所定期間（第１プリセンス期間）実行した後に、１対の不揮発性メモリ部Ｍ１、Ｍ２の各第２の制御端子ＣＧ２に接続する第２のワード線ＷＬ２の電圧を初期状態の接地電圧に戻して、１対の不揮発性メモリ部Ｍ１、Ｍ２の各浮遊ゲートＦＧの電位を、Ｖｗｌ×Ｃ２／Ｃｔだけ低下させたが（図７参照）、第４実施形態では、２本のワード線ＷＬ１、ＷＬ２の電圧を同時に、読み出し電圧Ｖｗｌから接地電圧まで第２プリセンス期間をかけて徐々に低下させる。これにより、１対の不揮発性メモリ部Ｍ１、Ｍ２の各浮遊ゲートＦＧの電位は、最終的にＶｗｌ×（Ｃ１＋Ｃ２）／Ｃｔだけ低下して初期状態に戻るが、第２プリセンス動作の開始後は、急激に初期状態に戻ることなく、第３実施形態と同様の中間状態に維持される。これにより、第４実施形態の第２プリセンス動作は、第１実施形態と略同じ作用効果を奏することができる。従って、第４実施形態においても、第１実施形態で説明したのと同様の動作範囲拡大効果が得られる。尚、ワード線ＷＬ１、ＷＬ２の電圧を徐々に低下させる具体的な方法として、抵抗やキャパシタを用いたＲＣ回路等の遅延回路によって信号の立ち下がり時間を長くすることで実現可能である。尚、ワード線ＷＬ１、ＷＬ２の信号の立ち下がりは、必ずしも線形でなくても構わない。
【００５８】
図１１では、２本のワード線ＷＬ１、ＷＬ２の電圧を同時に、読み出し電圧Ｖｗｌから接地電圧まで第２プリセンス期間をかけて徐々に低下させる場合を例示したが、ワード線ＷＬ１、ＷＬ２の電圧が完全に接地電圧に至る前に、制御信号ＲＧを低レベルに遷移させてメインセンス動作を開始させても構わない。
【００５９】
また、第４実施形態では、２本のワード線ＷＬ１、ＷＬ２の電圧が接地電圧まで低下すれば、実質的にメインセンス動作が開始するので、制御信号ＲＧを低レベルに遷移させるタイミングは、必ずしも厳密に制御されなくても構わない。
【００６０】
〈別実施形態〉
上記第１乃至第４実施形態の本発明装置における、不揮発性メモリ部Ｍ１、Ｍ２、揮発性ラッチ回路ＬＣ、プリチャージ回路（ＰＭＯＳトランジスタＱｐ１、Ｑｐ２）、第１スイッチング素子（ＮＭＯＳトランジスタＱｎ２、Ｑｎ３）の個々の具体的な回路構成は、図２及び図６に示す回路構成に限定されるものではない。
【００６１】
また、上記第１乃至第４実施形態のリコール動作では、不揮発性メモリ部Ｍ１、Ｍ２は夫々２つの制御端子ＣＧ１、ＣＧ２を備え、夫々ワード線ＷＬ１、ＷＬ２に接続する構成を前提としたが、第３及び第４実施形態のリコール動作では、第２プリセンス動作の開始に係る制御において、２本のワード線ＷＬ１、ＷＬ２を区別せずに同様の制御を行っているので、不揮発性メモリ部Ｍ１、Ｍ２の制御端子が１つの場合にも適用可能である。従って、第３及び第４実施形態のリコール動作は、浮遊ゲートＦＧと容量結合する制御端子が１つの不揮発性メモリ部に適用可能であるので、その浮遊ゲートＦＧと制御端子の具体的構造は問わない。つまり、第３及び第４実施形態のリコール動作は、不揮発性メモリ部が従来のフラッシュメモリセルで構成される場合にも適用可能である。
【産業上の利用可能性】
【００６２】
本発明は、不揮発性メモリ部と揮発性ラッチ回路で構成されており、電源遮断状態では不揮発性メモリ部でデータを保持し、電源オン状態では不揮発性メモリ部で保持されたデータを揮発性ラッチ回路に転送して格納する半導体記憶装置、及び、そのデータ転送方法に利用可能である。
【図面の簡単な説明】
【００６３】
【図１】不揮発性メモリ部で保持されたデータを揮発性ラッチ回路に転送して格納する従来の半導体記憶装置の回路構成例を示す回路図
【図２】不揮発性メモリ部の概略の断面構造を模式的に示す断面図とその等価回路図及びシンボル図
【図３】図１に示す半導体記憶装置に対する従来のデータ転送動作における制御信号及びワード線の入力電圧波形と浮遊ゲート及び１対のデータノードの電圧波形を模式的に示す概略電圧波形図
【図４】図３に示す従来のデータ転送動作の動作結果の電圧依存性を示すパスフェイル分布図
【図５】ワード線電圧が高い領域で従来のデータ転送動作がフェイルする原因を説明するための制御信号及びワード線の入力電圧波形と浮遊ゲート及び１対のデータノードの電圧波形を模式的に示す概略電圧波形図
【図６】本発明に係る半導体記憶装置の回路構成例を示す回路図
【図７】本発明に係る半導体記憶装置のデータ転送動作の第１実施形態における制御信号及びワード線の入力電圧波形と浮遊ゲート及び１対のデータノードの電圧波形を模式的に示す概略電圧波形図
【図８】図７に示す第１実施形態に係るデータ転送動作の動作結果の電圧依存性を示すパスフェイル分布図
【図９】本発明に係る半導体記憶装置のデータ転送動作の第２実施形態における制御信号及びワード線の入力電圧波形と浮遊ゲート及び１対のデータノードの電圧波形を模式的に示す概略電圧波形図
【図１０】本発明に係る半導体記憶装置のデータ転送動作の第３実施形態における制御信号及びワード線の入力電圧波形と浮遊ゲート及び１対のデータノードの電圧波形を模式的に示す概略電圧波形図
【図１１】本発明に係る半導体記憶装置のデータ転送動作の第４実施形態における制御信号及びワード線の入力電圧波形と浮遊ゲート及び１対のデータノードの電圧波形を模式的に示す概略電圧波形図
【符号の説明】
【００６４】
１：      半導体基板
２：      Ｎ型ウェル
３：      ゲート絶縁膜
４：      絶縁膜
ＣＧ１：  第１の制御端子（Ｎ＋コンタクト拡散層）
ＣＧ２：  第２の制御端子（Ｐ＋拡散層）
ＣＮＴ：  制御回路
ＤＮ：    ドレイン（Ｎ＋拡散層）
ＦＧ：    浮遊ゲート
ＦＧ１：  第１浮遊ゲート
ＦＧ２：  第２浮遊ゲート
ＩＮ１、ＩＮ２：  インバータ回路
ＬＣ：    揮発性ラッチ回路
Ｍ１、Ｍ２：  不揮発性メモリ部
ＰＲＥ：  プリチャージ用制御信号
Ｑｎ１：  揮発性ラッチ回路活性化に用いるＮＭＯＳトランジスタ
Ｑｎ２、Ｑｎ３：  ＮＭＯＳトランジスタ（第１スイッチング素子）
Ｑｎ４：  ＮＭＯＳトランジスタ（第２スイッチング素子）
Ｑｐ１、Ｑｐ２：  ＰＭＯＳトランジスタ（プリチャージ回路）
ＲＧ：    データノードと不揮発性メモリ部間の電気的接続を制御する制御信号
ＳＤ、ＳＤＢ：  データノード
ＳＥＮ：  揮発性ラッチ回路活性化用制御信号
ＳＲ：    ソース（Ｎ＋拡散層）
ＳＲＣ：  不揮発性メモリ部と接地電圧線間の電気的接続を制御する制御信号
Ｖｃｃ：  電源電圧
Ｖｗｌ：  ワード線電圧（読み出し電圧）
ＷＬ１：  第１のワード線
ＷＬ２：  第２のワード線
【図１】
2009170016.tif 000003
【図２】
2009170016.tif 000004
【図３】
2009170016.tif 000005
【図４】
2009170016.tif 000006
【図５】
2009170016.tif 000007
【図６】
2009170016.tif 000008
【図７】
2009170016.tif 000009
【図８】
2009170016.tif 000010
【図９】
2009170016.tif 000011
【図１０】
2009170016.tif 000012
【図１１】
2009170016.tif 000013