(57)【要約】【課題】本発明の目的は、使用する容量比の大きなフィルタカットオフ周波数を自動調整すること、並びにその自動調整にかかる時間を短縮することにある。【解決手段】チャネルフィルタ回路の帰還容量及び不帰還容量（接地容量）ごとにフィルタカットオフ周波数自動調整回路及び誤差修正用のレジスタを設ける。これにより、帰還容量及び不帰還容量の容量差による誤差の拡大を招くことなく、フィルタカットオフ周波数の調整が可能となる。【選択図】図２
2009094734.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧源、電圧電流変換回路、充電回路、放電回路、複数のコンデンサを有するデジタル容量及び前記デジタル容量を制御する容量制御回路を含むカットオフ周波数自動調整回路であって、
前記電圧電流変換回路、前記充電回路、前記放電回路、前記デジタル容量が第１の自動調整回路を構成し、
前記デジタル容量はスイッチによって前記充電回路及び前記放電回路に接続され、
前記スイッチ及び前記容量制御回路にはクロック信号が入力され、
前記クロック信号の電位により前記スイッチが切り替えられることで前記デジタル容量が前記充電回路又は前記放電回路に接続され、
前記デジタル容量は前記複数のコンデンサの全部又は一部をスイッチングにより並列的に接続し、
前記デジタル容量の端子間電位の差と前記基準電圧源の電圧との差分の対比の結果に基づき前記容量制御回路が前記デジタル容量を制御することを特徴とするカットオフ周波数自動調整回路。
【請求項２】
請求項１記載のカットオフ周波数自動調整回路において、前記デジタル容量に入力される電圧と前記基準電圧源の電圧との対比を行う比較器及び前記クロック信号が入力されるラッチを更に有し、
前記クロック信号の所定のタイミングで前記ラッチが前記比較器の出力をラッチし、前記容量制御回路に出力することを特徴とするカットオフ周波数自動調整回路。
【請求項３】
請求項１または２に記載のカットオフ周波数自動調整回路において、前記容量制御回路はバイナリーサーチ回路であることを特徴とするカットオフ周波数自動調整回路。
【請求項４】
請求項１ないし３のいずれか１項に記載のカットオフ周波数自動調整回路において、前記デジタル容量の電位と前記基準電圧源の電位との差分が所定の電位差以内になることを目的として、前記容量制御回路が前記デジタル容量を制御することを特徴とするカットオフ周波数自動調整回路。
【請求項５】
請求項１記載のカットオフ周波数自動調整回路において、更に電圧電流変換回路、充電回路、放電回路、デジタル容量を含む第２の自動調整回路を有することを特徴とするカットオフ周波数自動調整回路。
【請求項６】
請求項５記載のカットオフ周波数自動調整回路において、更にチャネルフィルタ回路を含み、
前記チャネルフィルタ回路は帰還するデジタル容量である帰還容量及び接地するデジタル容量である接地容量を有し、
前記容量制御回路は、前記第１の自動調整回路の前記デジタル容量の制御条件で前記帰還容量を設定し、前記第２の自動調整回路の前記デジタル容量の制御条件で前記接地容量を設定することを特徴とするカットオフ周波数自動調整回路。
【請求項７】
請求項６記載のカットオフ周波数自動調整回路において、前記チャネルフィルタ回路はバタワース低域通過フィルタであることを特徴とするカットオフ周波数自動調整回路。
【請求項８】
請求項１ないし７のいずれか１項に関わるカットオフ周波数自動調整回路を用いることを特徴とする携帯情報端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタカットオフ周波数自動調整回路に関係し、使用する容量値の比の大きなフィルタのカットオフ周波数の自動調整回路に関する。
【背景技術】
【０００２】
従来、無線信号処理回路は、各機能ブロック(信号を増幅する増幅器、信号の周波数を変換するミキサ、信号の所望の帯域のみ通過させるフィルタなど)ごとに個別部品を用いて構成していた。近年の半導体技術の向上は、これらの無線信号処理回路を構成する機能ブロックを複数、１つの半導体チップへ内蔵することを可能としている。１つ或いは数個の半導体チップへ内蔵された無線信号処理回路はアンテナから受信した高周波信号を、高い品質(低雑音、所望帯域以外の信号を抑圧などによる)でより低い周波数帯の信号に変換する。
【０００３】
無線信号処理回路を低コストで実現するためには、より多くの無線信号処理回路を構成する機能ブロックを1つの半導体チップへ内蔵することが望まれる。この目的に対する障害の一つが、所望以外の帯域の信号を抑圧するフィルタ回路の半導体チップへの内蔵化である。このフィルタ回路は、ＳＡＷ（Ｓｕｒｆａｃｅ  Ａｃｏｕｓｔｉｃ  Ｗａｖｅ）フィルタ、誘電体フィルタなどが用いられ、これらにより所望以外の帯域に存在する信号を抑圧する。しかし、ＳＡＷフィルタや誘電体フィルタはその構成から、半導体チップへ内蔵することはできない。
【０００４】
一般に個別部品での無線信号処理回路はスーパーヘテロダイン方式と呼ばれる構成で、ＳＡＷフィルタ等を必要とする。従って、半導体で製造する無線信号処理回路をスーパーヘテロダイン方式で構成すると半導体チップ外部にＳＡＷフィルタや誘電体フィルタを外付けすることになる。そのため、部品点数、実装面積の増大を招く。
【０００５】
これに対し、ＳＡＷフィルタや誘電体フィルタが不要なゼロＩＦ方式、低ＩＦ方式と言った無線信号処理回路方式が提案されている。いずれも、半導体チップ間の部品定数の絶対値はばらつくが、１つの半導体チップ内での部品定数の相対値は高精度で一致するという半導体回路の長所を利用し、ＳＡＷフィルタや誘電体フィルタを必要とせず、所望の帯域以外の帯域に存在する信号の抑圧は半導体へ内蔵可能なフィルタで行なうことを特徴とする。
【０００６】
ゼロＩＦ方式、低ＩＦ方式では、所望のチャネル以外の信号を除去するフィルタをミキサ回路で周波数変換した後の低周波数帯の信号を扱うステージに配置する。以下、これをチャネルフィルタと呼ぶ。
【０００７】
チャネルフィルタは、所望チャネルの隣接チャネル、隣々接チャネルに存在する信号を抑圧するものである。しかし、チャネルフィルタのマイナス３ｄBの直接利得を有する周波数であるカットオフ周波数が、半導体の製造ばらつき、素子の温度、電圧特性等でずれることにより受信する信号品質が劣化する。
【０００８】
例えば、カットオフ周波数が高いほうにずれると、隣接チャネル、隣々接チャネルに存在する信号の抑圧度が劣化する。また、カットオフ周波数が低いほうにずれると、所望チャネルの信号電力が下がるので信号対雑音比が劣化し、受信感度が落ちる。また、デジタル変調された信号を受信する場合、シンボル間干渉特性が劣化するので、受信するデータ誤り率に影響が及ぶ。
【０００９】
特開２００７−１８４８５６号公報（以下特許文献１）記載の発明では、かかるフィルタの補正手段として、基準信号を生成し、該基準信号を受信部に供給・計測し、その結果に基づいてフィルタの調整を行う技術が記載されている。
【００１０】
また、フィルタの調整用にデジタルＰＬＬ（フェイズロックループ）回路を使用し、フィルタの調整用信号の信頼性を保つ方法も考えられる。
【特許文献１】特開２００７−１８４８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、上記文献では自身が基準信号を出力し、それを受信してフィルタの調整を行う以上、自身の動作が正常であることが条件となる。しかし、製造当初の誤差調整を行う場面で該調整対象の機器内の回路の正しい動作を補償することは、そもそも無理がある。
【００１２】
また、デジタルＰＬＬを用いれば、確かにフィルタの調整用周波数が適切なものに維持されるが、ＰＬＬでは安定までに時間がかかる。
【００１３】
本発明の目的は、使用する容量比の大きなフィルタカットオフ周波数を自動調整すること、並びにその自動調整にかかる時間を短縮することにある。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１６】
本発明の代表的な実施の形態に関わるカットオフ周波数自動調整回路は基準電圧源、電圧電流変換回路、充電回路、放電回路、複数のコンデンサを有するデジタル容量及びこのデジタル容量を制御する容量制御回路を含み、電圧電流変換回路、充電回路、放電回路、デジタル容量が第１の自動調整回路を構成し、デジタル容量はスイッチによって充電回路及び放電回路に接続され、スイッチ及び容量制御回路はクロック信号が入力され、クロック信号の電位によりスイッチが切り替えられることでデジタル容量が充電回路又は放電回路に接続され、デジタル容量は複数のコンデンサの全部又は一部をスイッチングにより並列的に接続し、デジタル容量の端子間電位の差と基準電圧源の電圧との差分の対比の結果に基づき容量制御回路回路がデジタル容量を制御することを特徴とする。
【００１７】
このカットオフ周波数自動調整回路は、デジタル容量に入力される電圧及び基準電圧源の電圧の対比を行う比較器及び前記クロック信号が入力されるラッチを更に有し、クロック信号の所定のタイミングでラッチが前記比較器の出力をラッチし、容量制御回路に出力することを特徴としても良い。
【００１８】
このカットオフ周波数自動調整回路の容量制御回路はバイナリーサーチ回路であることを特徴としても良い。
【００１９】
また、このカットオフ周波数自動調整回路の容量制御回路は、デジタル容量の電位と基準電圧源の電位との差分が所定の電位差以内になることを目的として、前記デジタル容量を制御することを特徴としても良い。
【００２０】
また、このカットオフ周波数自動調整回路は、更に電圧電流変換回路、充電回路、放電回路、デジタル容量を含む第２の自動調整回路を有することを特徴としても良い。
【００２１】
このカットオフ周波数自動調整回路は、更にチャネルフィルタ回路を含み、このチャネルフィルタ回路は帰還するデジタル容量である帰還容量及び接地するデジタル容量である接地容量を有し、容量制御回路は、第１の自動調整回路のデジタル容量の制御条件で帰還容量を設定し、第２の自動調整回路のデジタル容量の制御条件で接地容量を設定することを特徴としても良い。
【００２２】
また、このカットオフ周波数自動調整回路において、チャネルフィルタ回路はバタワース低域通過フィルタであることを特徴としても良い。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２４】
すなわち、本発明の代表的な実施の形態に関わるフィルタカットオフ周波数自動調整回路は、使用する容量の比の大きなフィルタのカットオフ周波数を自動かつ短時間に調整することが可能になる。
【発明を実施するための最良の形態】
【００２５】
以下図を用いて本発明に関わるカットオフ周波数自動調整回路について説明する。
【００２６】
（第１の実施の形態）
図１は、第１の実施の形態のフィルタカットオフ周波数自動調整回路のブロック図である。このフィルタカットオフ周波数自動調整回路は、基準電圧１０、抵抗２０、電圧電流変換回路３０、放電回路４０、充電回路５０、スイッチ６１、デジタル容量７０、比較器８０、ラッチ９０、クロック信号１００、リセット信号１１０、バイナリーサーチ回路１２０、チャネルフィルタ回路１５０、帰還デジタル容量１５１、不帰還デジタル容量１５２、キャリブレーション完了信号１６０から構成される。
【００２７】
基準電圧１０は、温度や電源電圧に依存しない基準電圧源より出力される直流電圧ＶＢＧである。ＶＢＧは電圧電流変換回路３０と抵抗値Ｒ１の抵抗２０により、
Ｉ＝ＶＢＧ／Ｒ１
の直流電流に変換する。
【００２８】
電圧電流変換回路３０より出力された直流電流Ｉは充電回路５０に入力される。
【００２９】
クロック信号１００はラッチ９０及びバイナリーサーチ回路１２０の基準動作クロックである。また、リセット信号１１０はラッチ９０及びバイナリーサーチ回路１２０に記憶された内容をリセットする信号である。本明細書中では、クロック信号１００は一定の周波数Ｆｃｌｋのデューティ比５０％の矩形波である。
【００３０】
本明細書の説明では、Ｈｉｇｈになるとリセット状態になり、Ｌｏｗでラッチ９０等の内部記憶が可能な状態となる。リセット信号１１０がＬｏｗになった後、クロック信号１００がＨｉｇｈになると、ラッチ９０及びバイナリーサーチ回路１２０が動き始め、フィルタカットオフ周波数自動調整回路が動作を開始する。
【００３１】
スイッチ６１は、スイッチ極性図６０に従い切り替えられるスイッチである。すなわち、クロック信号１００のＨｉｇｈ又はＬｏｗに従って、デジタル容量７０を放電回路４０又は充電回路５０のいずれに接続するかを決定する。
【００３２】
デジタル容量７０は半導体チップ上に実装された複数の容量の異なるコンデンサの集合であり、これらのコンデンサが並列に接続されスイッチングで制御されるものである。図３はこのデジタル容量７０の模式図である。
【００３３】
本発明の説明においては５ビットのデジタル容量を使用することを前提に説明するが、必ずしもこれにはこだわらない。本発明が想定するデジタル容量は−３２％から＋３０％の範囲で容量を可変することができる。
【００３４】
このデジタル容量７０はＣＤｃｏｍ３３１、＃０コンデンサ３４０、＃１コンデンサ３４１、＃２コンデンサ３４２、＃３コンデンサ３４３、＃４コンデンサ３４４、＃０スイッチ３５０、＃１スイッチ３５１、＃２スイッチ３５２、＃３スイッチ３５３、＃４スイッチ３５４を主要構成要素とする。また、入力端子３００、出力端子３１０、デジタル値入力端子３２０を含む。
【００３５】
デジタル値入力端子３２０から入力される５ビットのデジタル値に応じて、＃０スイッチ３５０、＃１スイッチ３５１、＃２スイッチ３５２、＃３スイッチ３５３、＃４スイッチ３５４がオン・オフされる。すなわち、デジタル容量７０内の全てのスイッチがオフされるとＣＤｃｏｍ３３１の容量が該デジタル容量７０の容量となる。従って、ＣＤＣｏｍ３３１の容量はデジタル容量７０の想定する容量の６８％、となる。なお、図３中の「ｃ」はデジタル容量で実現する容量の大きさである。
【００３６】
５ビットで−３２％から＋３０％の範囲を可変させるためには、２％刻みになる。従って、＃０コンデンサ３４０の容量はデジタル容量７０の想定容量の３２％、＃１コンデンサ３４１の容量はデジタル容量７０の想定容量の１６％、＃２コンデンサ３４２の容量はデジタル容量７０の想定容量の８％、＃３コンデンサ３４３の容量はデジタル容量７０の想定容量の４％、＃４コンデンサ３４４の容量はデジタル容量７０の想定容量の２％となる。そしてデジタル値入力端子３２０から入力される５ビットのデジタル値は、それぞれ＃０スイッチ３５０、＃１スイッチ３５１、＃２スイッチ３５２、＃３スイッチ３５３、＃４スイッチ３５４のオン・オフに対応している。バイナリーサーチ回路１２０はこのデジタル値入力端子３２０にデータを出力することで、デジタル容量７０の調整を行う。
【００３７】
放電回路４０は、デジタル容量７０の各コンデンサに蓄積された電荷を除去するための回路である。
【００３８】
充電回路５０は、デジタル容量７０の各コンデンサに充電を行うための回路である。スイッチ６１によりデジタル容量７０と充電回路５０が接続されると、充電回路５０から電圧電流変換回路３０の出力である直流電流Ｉ＝ＶＢＳ／Ｒ１が供給される。デジタル容量７０にはスイッチ６１が切り替わって入力が開始されてからの時間Δｔに比例した電圧、
Ｖ＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が入力端子３００と出力端子３１０の間に現れる。ここでＣ１は、現時点におけるデジタル容量７０の端子間容量である。
【００３９】
比較器８０は基準電圧１０とデジタル容量７０への入力電圧との電圧の比較を行う。デジタル容量７０に流れる電流（ＶＢＧ／Ｒ１／Ｃ１×Δｔ）と、基準電圧１０の電流（ＶＢＧ／Ｒ１）を対比する。
【００４０】
この形態では、デジタル容量７０に流れる電流が基準電圧１０の電流より大きければ、比較器８０の出力はＨｉｇｈとなる。またデジタル容量７０に流れる電流が基準電圧１０の電流より小さければ、比較器８０の出力はＬｏｗとなる。これを、本実施の形態の条件である５ビットのデジタル容量では、５回行うと、デジタル容量７０の＃０スイッチ３５０、＃１スイッチ３５１、＃２スイッチ３５２、＃３スイッチ３５３、＃４スイッチ３５４に与えるべきデジタル値が定まる。
【００４１】
バイナリーサーチ回路（容量制御回路）１２０は上述したデジタル容量７０内の各スイッチの制御を行う。なお、ここでは容量制御回路としてバイナリーサーチ回路１２０を説明するが、デジタル容量７０内の各スイッチの制御ができれば必ずしもこれに限られるものでない。
【００４２】
以下、バイナリーサーチ回路１２０の動作を図４に基づき詳述する。この図において、Ｐ１からＰ６はクロック信号１００の周期名である。またクロックはＨｉｇｈ→Ｌｏｗで１周期を構成する。
【００４３】
まず、クロック信号１００の周期Ｐ１の立ち上りで、デジタル容量７０の各スイッチに、
＃４スイッチ＝Ｈｉｇｈ
＃３スイッチ＝Ｌｏｗ
＃２スイッチ＝Ｌｏｗ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
のデジタル値をバイナリーサーチ回路１２０が与える。
【００４４】
周期Ｐ１のクロック信号１００のＨｉｇｈレベルの間、スイッチ６１はスイッチ極性図６０の極性により、放電回路４０に接続される。従って、デジタル容量７０の端子間電圧は０Ｖになる。
【００４５】
周期Ｐ１のクロック信号１００のＬｏｗレベルの間、スイッチ６１はスイッチ極性図６０の極性により、充電回路５０に接続されるため、デジタル容量７０には電圧電流変換回路３０の出力である直流電流ＶＢＧ／Ｒ１が供給される。クロック信号１００の周期Ｐ２の立ち上がり時にはデジタル容量７０の端子間は、クロック信号１００が周期Ｐ１の立下りから周期Ｐ２の立ち上りまでの時間Δtに比例した電圧、
Ｖ＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。Ｃ１はデジタル容量７０の容量値であり、ここではＣＤＣｏｍ３３１、＃４コンデンサ３４４の容量である（０．６８＋０．０２）Ｃ、すなわち、デジタル容量７０の想定する７０％の容量である。
【００４６】
この電圧がＶＢＧより大きければ比較器８０の出力はクロック信号１００の周期Ｐ２の立ち上がり時点でＬｏｗレベルとなる。この比較器８０の出力レベルはクロック信号１００の周期Ｐ２の立ち上がり時点でラッチ９０によってラッチされると同時に、バイナリーサーチ回路１２０が＃４スイッチ３５４へ与えるデジタル信号値として記憶される。
【００４７】
次に、周期Ｐ２のクロック信号１００の立ち上りで、デジタル容量７０の各スイッチに、
＃４スイッチ＝周期Ｐ２のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃３スイッチ＝Ｈｉｇｈ
＃２スイッチ＝Ｌｏｗ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
のデジタル値をバイナリーサーチ回路１２０が与える。
【００４８】
周期Ｐ２のクロック信号１００のＨｉｇｈレベルの間、スイッチ６１はスイッチ極性図６０の極性により放電回路４０に接続される。これにより、デジタル容量７０の端子間は０Ｖになる。
【００４９】
周期Ｐ２のクロック信号１００のＬｏｗレベルの間、スイッチ６１はスイッチ極性図６０の極性により、充電回路５０に接続されるため、デジタル容量７０には電圧電流変換回路３０の出力である直流電流ＶＢＧ／Ｒ１が供給される。周期Ｐ３のクロック信号１００の立ち下り時には、デジタル容量７０の端子間は、クロック信号１００が周期Ｐ２の立ち下りから周期Ｐ３の立ち上がりまでの時間Δｔに比例した電圧、
Ｖ＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。ここでＣ１はＣＤＣｏｍ３３１、＃３コンデンサ３４３の容量である（０．６８＋０．０４）Ｃ、すなわち、デジタル容量７０の想定する７２％の容量（＃４スイッチ３５４がオフのとき）もしくはＣＤＣｏｍ３３１、＃３コンデンサ３４３及び＃４コンデンサ３４４の容量の合計である７４％の容量（＃４スイッチ３５４がオンのとき）である。
【００５０】
周期Ｐ１同様、この電圧がＶＢＧより大きければ、比較器８０の出力はクロック信号１００の周期Ｐ３の立ち上がり時点でＨｉｇｈレベルに、小さければ同時点でＬｏｗレベルになる。この比較器８０の出力レベルはクロック信号１００の周期Ｐ３の立ち上がり時点でラッチ９０にラッチされると同時に、バイナリーサーチ回路１２０の＃３スイッチ３５３へ与えるデジタル信号値として記憶される。
【００５１】
次に、周期Ｐ３のクロック信号１００の立ち上りで、デジタル容量７０の各スイッチに、
＃４スイッチ＝周期Ｐ２のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃２スイッチ＝Ｈｉｇｈ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
のデジタル値をバイナリーサーチ回路１２０が与える。
【００５２】
周期Ｐ１及びＰ２同様、周期Ｐ３のクロック信号１００のＨｉｇｈレベルの間、スイッチ６１はスイッチ極性図６０の極性により放電回路４０に接続される。これにより、デジタル容量７０の端子間は０Ｖになる。
【００５３】
周期Ｐ３のクロック信号１００のＬｏｗレベルの間でも、スイッチ６１はスイッチ極性図６０の極性により、充電回路５０に接続されるため、デジタル容量７０には電圧電流変換回路３０の出力である直流電流ＶＢＧ／Ｒ１が供給される。周期Ｐ３のクロック信号１００の立ち下り時には、デジタル容量７０の端子間は、クロック信号１００が周期Ｐ３の立ち下りから周期Ｐ４の立ち上がりまでの時間Δｔに比例した電圧、
Ｖ＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。周期Ｐ１及びＰ２同様にＣ１は、オンになっている各スイッチに対応した各コンデンサの容量の合算値である。
【００５４】
この電圧がＶＢＧより大きければ、比較器８０の出力はクロック信号１００の周期Ｐ３の立ち上がり時点でＨｉｇｈレベルに、小さければ同時点でＬｏｗレベルになる。この比較器８０の出力レベルはクロック信号１００の周期Ｐ４の立ち上がり時点でラッチ９０にラッチされると同時に、バイナリーサーチ回路１２０の＃２スイッチ３５２へ与えるデジタル信号値として記憶される。
【００５５】
次に、周期Ｐ４のクロック信号１００の立ち上りで、デジタル容量７０の各スイッチに、
＃４スイッチ＝周期Ｐ２のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃２スイッチ＝周期Ｐ４のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃１スイッチ＝Ｈｉｇｈ
＃０スイッチ＝Ｌｏｗ
のデジタル値をバイナリーサーチ回路１２０が与える。
【００５６】
これまで同様、周期Ｐ４のクロック信号１００のＨｉｇｈレベルの間、スイッチ６１はスイッチ極性図６０の極性により放電回路４０に接続される。これにより、デジタル容量７０の端子間は０Ｖになる。
【００５７】
周期Ｐ４のクロック信号１００のＬｏｗレベルの間でも、スイッチ６１はスイッチ極性図６０の極性により、充電回路５０に接続されるため、デジタル容量７０には電圧電流変換回路３０の出力である直流電流ＶＢＧ／Ｒ１が供給される。周期Ｐ４のクロック信号１００の立ち下り時には、デジタル容量７０の端子間は、クロック信号１００が周期Ｐ４の立ち下りから周期Ｐ５の立ち上がりまでの時間Δｔに比例した電圧、
Ｖ＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。これまで同様にＣ１は、オンになっている各スイッチに対応した各コンデンサの容量の合算値である。
【００５８】
この電圧がＶＢＧより大きければ、比較器８０の出力はクロック信号１００の周期Ｐ５の立ち上がり時点でＨｉｇｈレベルに、小さければ同時点でＬｏｗレベルになる。この比較器８０の出力レベルはクロック信号１００の周期Ｐ５の立ち上がり時点でラッチ９０にラッチされると同時に、バイナリーサーチ回路１２０の＃１スイッチ３５１へ与えるデジタル信号値として記憶される。
【００５９】
次に、周期Ｐ５のクロック信号１００の立ち上りで、デジタル容量７０の各スイッチに、
＃４スイッチ＝周期Ｐ２のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃２スイッチ＝周期Ｐ４のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃１スイッチ＝周期Ｐ５のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃０スイッチ＝Ｈｉｇｈ
のデジタル値をバイナリーサーチ回路１２０が与える。
【００６０】
周期Ｐ５のクロック信号１００のＨｉｇｈレベルの間、スイッチ６１はスイッチ極性図６０の極性により放電回路４０に接続される。これにより、デジタル容量７０の端子間は０Ｖになる。
【００６１】
周期Ｐ５のクロック信号１００のＬｏｗレベルの間、スイッチ６１はスイッチ極性図６０の極性により、充電回路５０に接続される。このため、デジタル容量７０には電圧電流変換回路３０の出力である直流電流ＶＢＧ／Ｒ１が供給される。周期Ｐ５のクロック信号１００の立ち下り時には、デジタル容量７０の端子間は、クロック信号１００が周期Ｐ５の立ち下りから周期Ｐ６の立ち上がりまでの時間Δｔに比例した電圧、
Ｖ＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。これまで同様にＣ１は、オンになっている各スイッチに対応した各コンデンサの容量の合算値である。
【００６２】
この電圧がＶＢＧより大きければ、比較器８０の出力はクロック信号１００の周期Ｐ６の立ち上がり時点でＨｉｇｈレベルに、小さければ同時点でＬｏｗレベルになる。この比較器８０の出力レベルはクロック信号１００の周期Ｐ６の立ち上がり時点でラッチ９０にラッチされると同時に、バイナリーサーチ回路１２０の＃０スイッチ３５０へ与えるデジタル信号値として記憶される。
【００６３】
これで、各スイッチに与えるデジタル値は、
＃４スイッチ＝周期Ｐ２のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃２スイッチ＝周期Ｐ４のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃１スイッチ＝周期Ｐ５のクロック信号１００の立ち上り時点での比較器８０の出力レベル
＃０スイッチ＝周期Ｐ６のクロック信号１００の立ち上り時点での比較器８０の出力レベル
という値に決定する。これは、抵抗２０の抵抗値Ｒ１とデジタル容量７０の端子間の容量値Ｃ１の製造バラツキを補正したもので、Ｒ１×Ｃ１の積は各スイッチへ上記のデジタル値を与えれば一定となる。
【００６４】
クロック信号１００の周期Ｐ６の立ち上り以降、キャリブレーション完了信号１６０の立ち上りでチャネルフィルタ回路１５０へ上記のデジタル値が与えられる。
【００６５】
チャネルフィルタ回路１５０は必要な周波数帯域の電波のみを抽出するフィルタ回路である。図５はこのチャネルフィルタ回路１５０の一例である。本図においても図１と同様の動作を行う部分には図１と同じ番号を付し説明を略す。
【００６６】
本チャネルフィルタ回路は帰還容量Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１、不帰還容量（接地容量）Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２、抵抗Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２、及びアンプＡＭＰ１、ＡＭＰ２、ＡＭＰ３、ＡＭＰ４を主要構成とする。また入力端子２００及び出力端子２１０を有する。
【００６７】
このチャネルフィルタ回路は正帰還型低域通過回路で８次のバタワース低域通過フィルタを構成したものである。入力端子２００から入力された信号は上記各低域通過回路により所望のカットオフ周波数より大きな周波数帯の信号が抑圧された後、出力端子２１０から出力される。
【００６８】
図５の帰還容量Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１、不帰還容量Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２は、それぞれデジタル容量１５１、１５２となっており、与えられたデジタル値によって容量の大きさを変化させることができる。
【００６９】
バイナリーサーチ回路１２０でＲ１×Ｃ１の積が一定に補正されるためのデジタル値が定まるので、同じデジタル値を与えると、カットオフ周波数は一定に補正されることになる。
【００７０】
キャリブレーション完了信号１６０は周期Ｐ６におけるクロック信号１００の立ち上りから図３の入力端子２００へ入力信号が入力される前の任意の時刻に立ち上げる信号である。キャリブレーション完了信号１６０の立ち上りでチャネルフィルタ回路１５０の帰還容量［Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１］へデジタル容量７０の＃０スイッチないし#４スイッチへ与えたデジタル値を、チャネルフィルタ回路１５０の不帰還容量［Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２］へデジタル容量７０の＃０スイッチないし#４スイッチへ与えたデジタル値を与える。  
【００７１】
なお、チャネルフィルタ回路１５０のバタワース低域通過フィルタに対し、カットオフ周波数２ＭＨｚの動作をするための回路定数を図６に表す。
【００７２】
このチャネルフィルタ回路の構成により、クロック信号がコンデンサの数＋１クロックでその設定を確定することが可能となりＰＬＬ回路などを使用する場合に比べ迅速にチャネルフィルタ回路の安定動作を図ることが可能になる。
【００７３】
このフィルタカットオフ周波数自動生成回路にはいくつかの問題点がある。
【００７４】
１つ目は、チャネルフィルタ回路１５０の各アンプの利得が誤差を有した場合によるカットオフ周波数の誤差が、このフィルタカットオフ周波数自動生成回路では補正できない点である。
【００７５】
２つ目は、チャネルフィルタ回路１５０のバタワース低域通過フィルタで用いるコンデンサ容量の容量差が大きいことである。
【００７６】
容量値が最小であるＣ４２の１．５５２ｐＦから最大であるＣ４１の４０．７９０ｐＦでは約２６倍の広がりを持つ。従って、デジタル容量７０の容量の多き差異の中心値ＣをＣ４２に近い値にするとＣ４１側での誤差が大きくなり、カットオフ周波数の誤差が大きくなる。また逆にＣ４１に近い値にすると、Ｃ４２側での誤差が大きくなり、やはりカットオフ周波数の誤差が大きくなるのである。
【００７７】
（第２の実施の形態）
図２は、本発明の第２の実施の形態におけるフィルタカットオフ周波数自動調整回路のブロック図である。このフィルタカットオフ周波数自動調整回路は、基準電圧１０、抵抗２０、２１、電圧電流変換回路３０、３１、放電回路４０、４１、充電回路５０、５１、スイッチ６１、６２、デジタル容量７０、７１、比較器８０、８１、ラッチ９０、９１、クロック信号１００、リセット信号１１０、バイナリーサーチ回路１２０、オフセットレジスタ値１３０、１３１、加算回路１４０、１４１、チャネルフィルタ回路１５０、キャリブレーション完了信号１６０より構成される。すなわち、図１記載の第１の実施の形態のフィルタカットオフ周波数自動調整回路と対比して、本実施の形態では、電圧電流変換回路３０、３１からラッチ９０、９１にいたる周波数自動調整回路の主要部が２系統になっている点に特徴がある。これらの周波数自動調整回路の構成は第１の実施の形態とほぼ同一である（各部品のパラメータ等は除く）。よって、各部品の説明は省略し、以下、追加部分の回路の動作を中心に説明する。
【００７８】
第１の実施の形態同様、基準電圧１０は温度や電源電圧に依存しない直流電圧ＶＢＧである。電圧電流変換回路３０、３１によって以下のように直流電流に変換される。
【００７９】
Ｉ１＝ＶＢＧ／Ｒ１
Ｉ２＝ＶＢＧ／Ｒ２
まず、リセット信号１１０がＨｉｇｈとなり、ラッチ９０、９１とバイナリーサーチ回路１２０をリセットし、ラッチ等の電位をＬｏｗとすることで内部記憶を消去する。
【００８０】
次にリセット信号１１０がＬｏｗとなり、その後、クロック信号１００がＨｉｇｈとなると、自動調整回路が動作し始める。第１の実施の形態同様、クロック信号１００は一定の周波数ｆｃｌｋのデューティ比５０％の矩形波であるとする。
【００８１】
クロック信号１００がＨｉｇｈなので、スイッチ６１、６２はスイッチ極性図６０の極性により、デジタル容量７０は放電回路４０で、デジタル容量７１は放電回路４１でそれぞれ全ての電荷が放電され、デジタル容量７０、デジタル容量７１の端子間電圧は０Ｖになる。これに伴い、比較器８０、８１の出力もＬｏｗとなる。
【００８２】
クロック信号１００がＬｏｗになると、スイッチ６１、６２によって、デジタル容量７０、デジタル容量７１は充電回路５０、５１に接続される。これにより、電圧電流変換回路３０の出力である直流電流Ｉ１＝ＶＢＧ／Ｒ１がデジタル容量７０に、電圧電流変換回路３１の出力である直流電流Ｉ２＝ＶＢＧ／Ｒ２がデジタル容量７１にそれぞれ流れる。
【００８３】
デジタル容量７０及びデジタル容量７１にはクロック信号１００がＬｏｗになってからの時間Δｔに比例した電圧、
Ｖ１＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
Ｖ２＝ＶＢＧ／Ｒ２／Ｃ２×Δｔ
が現れる。ここでＶ１はデジタル容量７０の端子間電圧、Ｖ２はデジタル容量７１の端子間電圧である。またＣ１はデジタル容量７０の端子間の容量値であり、Ｃ２はデジタル容量７１の端子間の容量値である。
【００８４】
なおデジタル容量７０及びデジタル容量７１の構成は第１の実施の形態のものと同じ、図３の構成を採るため、ここでは省略する。
【００８５】
第１の実施の形態同様に、Ｖ１＝ＶＢＧ／Ｒ１／Ｃ１×ΔｔがＶＢＧより大きければ、比較器８０の出力はＨｉｇｈとなり、小さければ比較器８０の出力はＬｏｗとなる。同様に、Ｖ２＝ＶＢＧ／Ｒ２／Ｃ２×ΔｔがＶＢＧよりも大きければ、比較器８１の出力はＨｉｇｈとなり、小さければＬｏｗとなる。
【００８６】
第１の実施の形態同様、これを５ビットのデジタル容量であれば５回（クロック５周期分）行うと、デジタル容量７０、７１の各スイッチに与えるべきデジタル値が定まる。これらを制御するのがバイナリーサーチ回路１２０である。
【００８７】
バイナリーサーチ回路１２０は第１の実施の形態のバイナリーサーチ回路１２０と同様であるが、制御対象が倍になったところが相違する。以下、図４に基づきバイナリーサーチ回路１２０の動作について説明する。
【００８８】
「第１の実施の形態」同様、周期（Ｐ１ないしＰ６）ごとに説明する。
【００８９】
周期Ｐ１のクロック信号１００の立ち上がりで、デジタル容量７０、７１のスイッチに
＃４スイッチ＝Ｈｉｇｈ
＃３スイッチ＝Ｌｏｗ
＃２スイッチ＝Ｌｏｗ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
のデジタル値をバイナリーサーチ回路１２０が与える。
【００９０】
周期Ｐ１のクロック信号１００がＨｉｇｈレベルの間、スイッチ６１、６２はスイッチ極性図６０の極性により、デジタル容量７０は放電回路４０で、デジタル容量７１は放電回路４１で全ての電荷が放電され、デジタル容量７０、７１の端子間は０Ｖになる。したがって、比較器８０、８１の出力はＬｏｗとなる。
【００９１】
周期Ｐ１のクロック信号１００のＬｏｗレベルに立ち下がると、スイッチ６１、６２は、デジタル容量７０には充電回路５０により、電圧電流変換回路３０の出力である直流電流Ｉ１＝ＶＢＧ／Ｒ１が、デジタル容量７１には充電回路５１により、電圧電流変換回路３１の出力である直流電流Ｉ２＝ＶＢＧ／Ｒ２が供給される。
【００９２】
周期Ｐ２のクロック信号１００の立ち上がり時にデジタル容量７０の端子間には、周期Ｐ１におけるクロック信号１００の立ち下がりから周期Ｐ２における同信号の立ち上がりまでの時間Δｔに比例した電圧、
Ｖ１＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。またデジタル容量７１の端子間には
Ｖ２＝ＶＢＧ／Ｒ２／Ｃ２×Δｔ
が現れる。ここでＣ１がデジタル容量７０の端子間の容量値、Ｃ２はデジタル容量７１の端子間の容量値である。
【００９３】
電圧Ｖ１がＶＢＧより大きければ、比較器８０の出力は周期Ｐ２におけるクロック信号１００の立上り時点でＨｉｇｈレベルに、電圧Ｖ１がＶＢＧより小さければ、比較器８０の出力はクロック信号１００の周期Ｐ２の立ち上り時点でＬｏｗレベルになる。同様に、電圧Ｖ２がＶＢＧより大きければ、比較器８１の出力は周期Ｐ２におけるクロック信号１００の立ち上り時点でＨｉｇｈレベルに、電圧Ｖ２がＶＢＧより小さければ、比較器８１の出力は周期Ｐ２におけるクロック信号１００の立上り時点でＬｏｗレベルになる。
【００９４】
比較器８０、８１の出力レベルは周期Ｐ２におけるクロック信号１００の立上り時点でそれぞれラッチ９０、９１によってラッチされると同時に、バイナリーサーチ回路１２０がデジタル容量７０、７１の＃４スイッチそれぞれに与えるデジタル信号値として記憶される。
【００９５】
周期Ｐ２のクロック信号１００の立ち上がりで、デジタル容量７０の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃３スイッチ＝Ｈｉｇｈ
＃２スイッチ＝Ｌｏｗ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
をバイナリーサーチ回路１２０が与える。またデジタル容量７１の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃３スイッチ＝Ｈｉｇｈ
＃２スイッチ＝Ｌｏｗ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
をバイナリーサーチ回路１２０が与える。
【００９６】
周期Ｐ２におけるクロック信号１００がＨｉｇｈレベルの間、スイッチ６１及び６２はスイッチ極性図６０の極性により、デジタル容量７０は放電回路４０で、デジタル容量７１は放電回路４１で全ての電荷が放電され、デジタル容量７０、７１の端子間は０Ｖになる。したがって、比較器８０、８１の出力はＬｏｗとなる。
【００９７】
周期Ｐ２におけるクロック信号１００がＬｏｗレベルとなると、スイッチ６１及び６２により、デジタル容量７０とデジタル容量７１には、それぞれ充電回路５０、５１に接続される。これにより、電圧電流変換回路３０の出力である直流電流Ｉ１＝ＶＢＧ／Ｒ１がデジタル容量７０に、電圧電流変換回路３１の出力である直流電流Ｉ２＝ＶＢＧ／Ｒ２がデジタル容量７１に供給される。
【００９８】
これにより、周期Ｐ３のクロック信号１００の立ち上がり時にデジタル容量７０の端子間には、周期Ｐ２のクロック信号１００の立下りから周期Ｐ３の立ち上がり時の時間Δｔに比例した電圧、
Ｖ１＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。またデジタル容量７１の端子間には
Ｖ２＝ＶＢＧ／Ｒ２／Ｃ２×Δｔ
が現れる。
【００９９】
電圧Ｖ１がＶＢＧより大きければ、比較器８０の出力は周期Ｐ３におけるクロック信号１００の立上り時点でＨｉｇｈレベルに、小さければ、比較器８０の出力はＬｏｗレベルになる。同様に、電圧Ｖ２がＶＢＧより大きければ、比較器８１の出力はクロック信号１００の周期Ｐ３における立ち上がり時点でＨｉｇｈレベルに、小さければ比較器８１の出力はＬｏｗレベルになる。
【０１００】
比較器８０、８１の出力レベルは周期Ｐ３のクロック信号１００の立ち上がり時点で、それぞれラッチ９０、９１にラッチされると共に、バイナリーサーチ回路１２０がデジタル容量７０、７１の＃３スイッチへ与えるデジタル信号値として記憶される。
【０１０１】
周期Ｐ３のクロック信号１００の立ち上がりで、デジタル容量７０の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃２スイッチ＝Ｈｉｇｈ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
をバイナリーサーチ回路１２０が与える。また、デジタル容量７１の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃２スイッチ＝Ｈｉｇｈ
＃１スイッチ＝Ｌｏｗ
＃０スイッチ＝Ｌｏｗ
をバイナリーサーチ回路１２０が与える。
【０１０２】
周期Ｐ３におけるクロック信号１００のＨｉｇｈレベルの間、スイッチ６１、６２により、デジタル容量７０は放電回路４０で、デジタル容量７１は放電回路４１で全ての電荷が放電され、デジタル容量７０、７１の端子間は０Ｖになる。したがって、比較器８０、８１の出力はＬｏｗとなる。
【０１０３】
周期Ｐ３におけるクロック信号１００がＬｏｗレベルになると、スイッチ６１、６２により、デジタル容量７０は充電回路５０、５１に接続される。これによりデジタル容量７０には電圧電流変換回路３０の出力である直流電流Ｉ１＝ＶＢＧ／Ｒ１が、デジタル容量７１には電圧電流変換回路３１の出力である直流電流Ｉ２＝ＶＢＧ／Ｒ２が、供給される。
【０１０４】
これにより、周期Ｐ４のクロック信号１００の立ち上がり時にデジタル容量７０の端子間には、周期Ｐ３のクロック信号１００の立下りから周期Ｐ４の立ち上がり時の時間Δｔに比例した電圧、
Ｖ１＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。またデジタル容量７１の端子間には
Ｖ２＝ＶＢＧ／Ｒ２／Ｃ２×Δｔ
が現れる。
【０１０５】
電圧Ｖ１がＶＢＧより大きければ、比較器８０の出力は周期Ｐ４におけるクロック信号１００の立上り時点でＨｉｇｈレベルに、小さければ、比較器８０の出力はＬｏｗレベルになる。同様に、電圧Ｖ２がＶＢＧより大きければ、比較器８１の出力はクロック信号１００の周期Ｐ４における立ち上がり時点でＨｉｇｈレベルに、小さければ比較器８１の出力はＬｏｗレベルになる。
【０１０６】
比較器８０、８１の出力レベルは周期Ｐ４におけるクロック信号１００の立ち上がり時点でそれぞれラッチ９０、９１にラッチされると同時に、バイナリーサーチ回路１２０がデジタル容量７０、７１の＃２スイッチへ与えるデジタル信号値として記憶される。
【０１０７】
更に、周期Ｐ４のクロック信号１００の立ち上がりで、デジタル容量７０の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃２スイッチ＝周期Ｐ４におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃１スイッチ＝Ｈｉｇｈ
＃０スイッチ＝Ｌｏｗ
をバイナリーサーチ回路１２０が与える。また、デジタル容量７１の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃２スイッチ＝周期Ｐ４におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃１スイッチ＝Ｈｉｇｈ
＃０スイッチ＝Ｌｏｗ
をバイナリーサーチ回路１２０が与える。
【０１０８】
周期Ｐ４におけるクロック信号１００のＨｉｇｈレベルの間、スイッチ６１、６２により、デジタル容量７０は放電回路４０で、デジタル容量７１は放電回路４１で全ての電荷が放電され、デジタル容量７０、７１の端子間は０Ｖになる。したがって、比較器８０、８１の出力はＬｏｗとなる。
【０１０９】
周期Ｐ４におけるクロック信号１００がＬｏｗレベルになると、スイッチ６１、６２により、デジタル容量７０は充電回路５０、５１に接続される。これによりデジタル容量７０には電圧電流変換回路３０の出力である直流電流Ｉ１＝ＶＢＧ／Ｒ１が、デジタル容量７１には電圧電流変換回路３１の出力である直流電流Ｉ２＝ＶＢＧ／Ｒ２が、供給される。
【０１１０】
これにより、周期Ｐ５のクロック信号１００の立ち上がり時にデジタル容量７０の端子間には、周期Ｐ４のクロック信号１００の立下りから周期Ｐ５の立ち上がり時の時間Δｔに比例した電圧、
Ｖ１＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。またデジタル容量７１の端子間には
Ｖ２＝ＶＢＧ／Ｒ２／Ｃ２×Δｔ
が現れる。
【０１１１】
電圧Ｖ１がＶＢＧより大きければ、比較器８０の出力は周期Ｐ５におけるクロック信号１００の立上り時点でＨｉｇｈレベルに、小さければ、比較器８０の出力はＬｏｗレベルになる。同様に、電圧Ｖ２がＶＢＧより大きければ、比較器８１の出力はクロック信号１００の周期Ｐ５における立ち上がり時点でＨｉｇｈレベルに、小さければ比較器８１の出力はＬｏｗレベルになる。
【０１１２】
比較器８０、８１の出力レベルは周期Ｐ５におけるクロック信号１００の立ち上がり時点でそれぞれラッチ９０、９１にラッチされると同時に、バイナリーサーチ回路１２０がデジタル容量７０、７１の＃２スイッチへ与えるデジタル信号値として記憶される。
【０１１３】
周期Ｐ５のクロック信号１００の立ち上がりで、デジタル容量７０の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃２スイッチ＝周期Ｐ４におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃１スイッチ＝周期Ｐ５におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃０スイッチ＝Ｈｉｇｈ
をバイナリーサーチ回路１２０が与える。また、デジタル容量７１の＃０スイッチないし＃４スイッチに、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃２スイッチ＝周期Ｐ４におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃１スイッチ＝周期Ｐ５におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃０スイッチ＝Ｈｉｇｈ
をバイナリーサーチ回路１２０が与える。
【０１１４】
周期Ｐ５におけるクロック信号１００のＨｉｇｈレベルの間、スイッチ６１、６２により、デジタル容量７０は放電回路４０で、デジタル容量７１は放電回路４１で全ての電荷が放電され、デジタル容量７０、７１の端子間は０Ｖになる。したがって、比較器８０、８１の出力はＬｏｗとなる。
【０１１５】
周期Ｐ５におけるクロック信号１００がＬｏｗレベルになると、スイッチ６１、６２により、デジタル容量７０は充電回路５０、５１に接続される。これによりデジタル容量７０には電圧電流変換回路３０の出力である直流電流Ｉ１＝ＶＢＧ／Ｒ１が、デジタル容量７１には電圧電流変換回路３１の出力である直流電流Ｉ２＝ＶＢＧ／Ｒ２が、供給される。
【０１１６】
これにより、周期Ｐ６のクロック信号１００の立ち上がり時にデジタル容量７０の端子間には、周期Ｐ５のクロック信号１００の立下りから周期Ｐ６の立ち上がり時の時間Δｔに比例した電圧、
Ｖ１＝ＶＢＧ／Ｒ１／Ｃ１×Δｔ
が現れる。またデジタル容量７１の端子間には
Ｖ２＝ＶＢＧ／Ｒ２／Ｃ２×Δｔ
が現れる。
【０１１７】
電圧Ｖ１がＶＢＧより大きければ、比較器８０の出力は周期Ｐ６におけるクロック信号１００の立上り時点でＨｉｇｈレベルに、小さければ、比較器８０の出力はＬｏｗレベルになる。同様に、電圧Ｖ２がＶＢＧより大きければ、比較器８１の出力はクロック信号１００の周期Ｐ６における立ち上がり時点でＨｉｇｈレベルに、小さければ比較器８１の出力はＬｏｗレベルになる。
【０１１８】
比較器８０、８１の出力レベルは周期Ｐ５におけるクロック信号１００の立ち上がり時点でそれぞれラッチ９０、９１にラッチされると同時に、バイナリーサーチ回路１２０がデジタル容量７０、７１の＃２スイッチへ与えるデジタル信号値として記憶される。
【０１１９】
これで、デジタル容量７０の各スイッチに与えるデジタル値は、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃２スイッチ＝周期Ｐ４におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃１スイッチ＝周期Ｐ５におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
＃０スイッチ＝周期Ｐ６におけるクロック信号１００の立ち上がり時点での比較器８０の出力レベル
という値に決定する。また、デジタル容量７１の各スイッチに与えるデジタル値は、
＃４スイッチ＝周期Ｐ２におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃３スイッチ＝周期Ｐ３におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃２スイッチ＝周期Ｐ４におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃１スイッチ＝周期Ｐ５におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
＃０スイッチ＝周期Ｐ６におけるクロック信号１００の立ち上がり時点での比較器８１の出力レベル
という値に決定する。
【０１２０】
これは、抵抗２０の抵抗値Ｒ１とデジタル容量７０の端子間の容量値Ｃ１の製造バラツキと、抵抗２１の抵抗値Ｒ２とデジタル容量７１の端子間の容量値Ｃ２の製造バラツキとを補正したもので、Ｒ１×Ｃ１の積とＲ２×Ｃ２の積は＃０スイッチないし#４スイッチへ上記のデジタル値を与えれば一定となる。
【０１２１】
周期Ｐ６のクロック信号１００の立ち上がり以降、キャリブレーション完了信号１６０の立ち上がりでチャネルフィルタ回路１５０へ上記デジタル値が与えられる。
【０１２２】
この実施の形態では、チャネルフィルタ回路１５０の帰還容量に対するデジタル容量１５１へデジタル容量７０の各スイッチへ与えたデジタル値にオフセットレジスタ１３０の第１オフセット値を加算回路１４０で加える。また、チャネルフィルタ回路１５０の不帰還容量に関するデジタル容量１５２へデジタル容量７１の各スイッチへ与えたデジタル値にオフセットレジスタ１３１の第２オフセット値を加算回路１４１で加えている。
【０１２３】
このようにすることで、チャネルフィルタ回路１５０の８次バタワース低域通過フィルタの帰還容量Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１と不帰還容量Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２をそれぞれ別の構造の容量を使って製造してもカットオフ周波数の誤差を補正することが可能になる。
【０１２４】
すなわち、デジタル容量７０を含む自動調整回路とデジタル容量７１を含む自動調整回路をそれぞれ、帰還容量Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１と不帰還容量Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２に別個独立に対応させたものとすることで、図１の様な、帰還容量または不帰還容量いずれか一方にあわせることによる他方への誤差の発生を防ぐことができる。
【０１２５】
ここでオフセットレジスタ１３０、１３１は完成した半導体チップを評価し、適切な値を後から設定するためのレジスタである。オフセットレジスタ１３０、１３１によりアンプＡＭＰ１ないしＡＭＰ４の利得が１から誤差を有した場合によるカットオフ周波数を補正することができる。
【０１２６】
なお、図２のフィルタカットオフ周波数自動調整回路と、図３の８次バタワース低域通過フィルタを半導体チップ上に図６の条件でレイアウトする場合、抵抗Ｒ４１、Ｒ４２、帰還容量Ｃ４１、不帰還容量Ｃ４２の近くに抵抗２０、２１とデジタル容量７０、７１を配置する。これは帰還容量と不帰還容量の比が大きいブロックがもっともＱが高いので精度を要求されるためである。  
【０１２７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【０１２８】
本発明は、カットオフ周波数自動調整回路に関係し、使用する容量値の比の大きなフィルタのカットオフ周波数の自動調整回路に関するものである。本発明のカットオフ周波数自動調整回路の決定するデジタル値は、抵抗と容量の積を一定に保つ働きをするので、フィルタカットオフ周波数自動調整回路のみならず、演算増幅器の位相補償、ＣＲ発振器の中心周波数補正など抵抗と容量の積が挙動に関係する任意の回路の補正値に用いることも可能である。また、それらを用いた携帯電話機等の携帯情報端末への適用も考えられる。
【図面の簡単な説明】
【０１２９】
【図１】本発明の第１の実施の形態のフィルタカットオフ周波数自動調整回路のブロック図である。
【図２】本発明の第２の実施の形態のフィルタカットオフ周波数自動調整回路のブロック図である。
【図３】本発明で想定するデジタル容量の模式図である。
【図４】フィルタカットオフ周波数自動調整についてのタイミングチャートである。
【図５】本発明で想定するチャネルフィルタ回路の回路図である。
【図６】カットオフ周波数を２ＭＨｚに想定するチャネルフィルタ回路の内部素子の回路定数の値である。
【符号の説明】
【０１３０】
１０…基準電圧、２０、２１…抵抗、３０、３１…電圧電流変換回路、
４０、４１…放電回路、５０、５１…充電回路、６１、６２…スイッチ、
７０、７１…デジタル容量、８０、８１…比較器、９０、９１…ラッチ、
１００…クロック信号、１１０…リセット信号、１２０…バイナリーサーチ回路、
１３０、１３１…オフセット値、１５０…チャネルフィルタ回路、
１５１…帰還デジタル容量、１５２…不帰還デジタル容量、
１６０…キャリブレーション完了信号
Ｃ１１、Ｃ２１、Ｃ３１、Ｃ４１…帰還容量、
Ｃ１２、Ｃ２２、Ｃ３２、Ｃ４２…不帰還容量、
Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２、Ｒ４１、Ｒ４２…抵抗、
ＡＭＰ１、ＡＭＰ２、ＡＭＰ３、ＡＭＰ４…アンプ
【図１】
2009094734.tif 000003
【図２】
2009094734.tif 000004
【図３】
2009094734.tif 000005
【図４】
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【図５】
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【図６】
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