(57)【要約】【課題】データ線の電位変動を抑制することで画像データの書き込みが確実に行え、回路規模が大幅に増大することがないアクティブマトリクス回路基板を提供する。【解決手段】本発明のアクティブマトリクス回路基板１は、各画素２に、ゲート線４およびデータ線５に接続された画素スイッチング素子（駆動用ＴＦＴ１８）と、画素スイッチング素子に接続され、データ線および画素スイッチング素子を介して入力される画像データを記憶し、当該画像データを示す出力信号を出力するメモリ回路（ＳＲＡＭ１９）と、メモリ回路と画素電極２１との間に設けられ、メモリ回路からの出力信号に基づいて第１制御線１１または第２制御線１２のいずれか一方を画素電極２１と電気的に接続するスイッチ回路２０と、が備えられ、画素表示部３内に位置する各データ線５に、データ線５の電位を保持する電位保持手段（ラッチ回路３３）が接続されている。【選択図】図２
2009086402.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置されてなる画素表示部を有し、表示装置に用いられるアクティブマトリクス回路基板であって、
基板上に、複数の走査線と、複数のデータ線と、複数の第１制御線と、複数の第２制御線と、前記複数の画素に対応して設けられた複数の画素電極と、データ線ドライバと、が備えられ、
前記複数の画素の各々に、前記走査線および前記データ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続され、前記データ線および前記画素スイッチング素子を介して入力される画像データを記憶し、当該画像データを示す出力信号を出力するメモリ回路と、前記メモリ回路と前記画素電極との間に設けられ、前記メモリ回路からの出力信号に基づいて前記第１制御線または前記第２制御線のいずれか一方を前記画素電極と電気的に接続するスイッチ回路と、が備えられ、
前記画素表示部内に位置する前記複数のデータ線の各々に、前記データ線の電位を保持する電位保持手段が接続されていることを特徴とするアクティブマトリクス回路基板。
【請求項２】
前記電位保持手段が、前記画素表示部を挟んで前記データ線ドライバが設けられた側と反対側に配置されたことを特徴とする請求項１に記載のアクティブマトリクス回路基板。
【請求項３】
前記電位保持手段がラッチ回路からなることを特徴とする請求項１または２に記載のアクティブマトリクス回路基板。
【請求項４】
前記データ線ドライバ内のスイッチにクロック信号が入力され、前記ラッチ回路を構成する前記データ線への出力側インバータに前記クロック信号の反転信号が入力されることを特徴とする請求項３に記載のアクティブマトリクス回路基板。
【請求項５】
前記電位保持手段がキャパシタからなることを特徴とする請求項１または２に記載のアクティブマトリクス回路基板。
【請求項６】
第１基板と、第２基板と、前記第１基板と前記第２基板との間に挟持された電気光学物質層と、前記第１基板の前記第２基板との対向面に設けられた画素電極と、前記第２基板の前記第１基板との対向面に設けられた対向電極と、を備えた表示装置であって、
前記第１基板が、請求項１ないし５のいずれか一項に記載のアクティブマトリクス回路基板からなることを特徴とする表示装置。
【請求項７】
前記電気光学物質層が、電気泳動粒子と前記電気泳動粒子を分散させる液相分散媒とを含む電気泳動分散液で構成されていることを特徴とする請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス回路基板および表示装置に関するものである。
【背景技術】
【０００２】
表示装置を構成するアクティブマトリクス回路基板において、画素回路にＳＲＡＭを内蔵する方式は、キャパシタにより電位を保持するＤＲＡＭ方式に比べて、定期的な書き込み動作（周辺ドライバの常時駆動）が不要であり、低消費電力化が可能である。特にＳＲＡＭを低温ポリシリコンＴＦＴで構成した場合には低電圧での動作も可能であり、かつ、オフ電流が低減できるため、電気泳動ディスプレイと組み合わせるのに理想的な画素回路方式と言える。
なお、ＳＲＡＭ方式、ＤＲＡＭ方式の画素回路は、例えば、特許文献１に示されている。
【０００３】
ところで、表示装置の解像度を向上させるために各画素毎にデータ線を１本のみ備え、ドライバ部分のみで１ｍｍ以下といった狭額縁化、駆動回路の簡素化を図るためにデータ線駆動バッファを排した外部ＩＣにより画素を直接駆動する方式が提案されている。この駆動方式を採用した場合、各データ線は通常、データ線毎に設けられたスイッチにより電気的に切断されている。そのため、各画素のゲート線（スキャン線）がハイレベルとなり、かつ、各データ線のスイッチが接続されている期間でのみ、画像データが書き込まれる。ところが、このような微小な期間ではデータ線の電位変動が大きく、電位が不安定なため、画像データの書き込みが確実に行えない虞がある。また、ゲート線がハイレベルの期間に外来ノイズまたは内部ノイズがデータ線に侵入することによって、ゲート線がローレベルになるまでの間に画像データを書き換えてしまう虞もある。
【０００４】
上記の問題は、データ線スイッチとシフトレジスタしか持たないデータ線ドライバによって生じる問題であり、データ線ドライバが常にデータ線の電位を保持する方式では問題とならない。例えば下記の特許文献１には、シフトレジスタと第１のラッチ回路と第２のラッチ回路とを含むソース信号線駆動回路（データ線ドライバ）を備えた電気泳動表示装置が開示されている。この装置において、画像データは第１のラッチ回路と第２のラッチ回路とによって保持される。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一例として、ラッチ回路とバッファ回路とを含むデータ線ドライバを備えた従来の電気泳動表示装置の回路構成について説明する。
図８は、従来の電気泳動表示装置の回路構成の一例を示す図である。図８は、画素表示部内の画素内の回路構成とデータ線ドライバ内の回路構成を１本のデータ線についてのみ示したものである。画素内の回路構成については、１本のデータ線に連なる多数の画素のうち、１個の画素についてのみ示している。
図８に示すように、電気泳動表示装置１０１は、画素表示部１０２とデータ線ドライバ１０３とを有している（ゲート線ドライバ等、他の構成要素もあるが、ここでは説明を省略する）。データ線ドライバ１０３は、スイッチ１０４とシフトレジスタ１０５とラッチ回路１０６と複数段のバッファ回路１０７とを有している。また、画素表示部１０２の各画素には、複数のトランジスタから構成されるラッチ回路１０８とスイッチ回路１０９とが設けられている。
【０００６】
この例のように、この種のデータ線ドライバでは、画像データを保持するためのラッチ回路と複数段のバッファ回路とが必要となり、バッファ回路の状態を固定するためにデータ線ドライバ自身がラッチ回路をコントロールする必要がある。このため、データ線ドライバの回路規模が大きくなり、占有面積が大きくなることによって、表示装置の狭額縁化が図り難くなる。
【０００７】
また、データ線ドライバの構成は、外付けの駆動用ＩＣを基板上に実装する構成、あるいは低温ポリシリコンＴＦＴなどを用いて基板上に直接作り込む構成が考えられる。後者の場合、特にエキシマレーザアニールによる結晶化方式を採用した低温ポリシリコンＴＦＴを備えたアクティブマトリクス回路基板の場合、ＴＦＴの素子特性のばらつきが大きくなる傾向にある。例えば近くに位置するＴＦＴ同士であっても、ＴＦＴの単位ゲート幅あたりのオン電流が２〜３倍程度も異なる場合がある。このようなことも、データ線の電位変動が大きく、画像データの書き込みが確実に行えない要因の一つと考えられる。
【０００８】
本発明は、上記の課題を解決するためになされたものであって、データ線の電位変動を抑制することで画像データの書き込みが確実に行えるとともに、狭額縁化に適した構成を有するアクティブマトリクス回路基板、およびこのアクティブマトリクス回路基板を用いた表示装置を提供することを目的の一つとする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明のアクティブマトリクス回路基板は、複数の画素がマトリクス状に配置されてなる画素表示部を有し、表示装置に用いられるアクティブマトリクス回路基板であって、基板上に、複数の走査線と、複数のデータ線と、複数の第１制御線と、複数の第２制御線と、前記複数の画素に対応して設けられた複数の画素電極と、データ線ドライバと、が備えられ、前記複数の画素の各々に、前記走査線および前記データ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続され、前記データ線および前記画素スイッチング素子を介して入力される画像データを記憶し、当該画像データを示す出力信号を出力するメモリ回路と、前記メモリ回路と前記画素電極との間に設けられ、前記メモリ回路からの出力信号に基づいて前記第１制御線または前記第２制御線のいずれか一方を前記画素電極と電気的に接続するスイッチ回路と、が備えられ、前記画素表示部内に位置する前記複数のデータ線の各々に、前記データ線の電位を保持する電位保持手段が接続されていることを特徴とする。
【００１０】
本発明のアクティブマトリクス回路基板の構成によれば、画素表示部内に位置する各データ線に当該データ線の電位を保持する電位保持手段が接続されているため、ゲート線の選択期間にデータ線にノイズが侵入したり、回路を構成するトランジスタ等に特性ばらつきがあったとしても、電位保持手段の作用によりデータ線の電位変動が抑制され、各画素に対して画像データを確実に書き込むことができる。また、データ線ドライバ側にはラッチ回路、バッファ回路等の電位保持手段が不要となるため、データ線ドライバの回路の簡略化と小型化が図れる。ひいては、このアクティブマトリクス回路基板を用いた表示装置の狭額縁化を図ることができる。
【００１１】
本発明のアクティブマトリクス回路基板においては、前記電位保持手段が、前記画素表示部を挟んで前記データ線ドライバが設けられた側と反対側に配置される構成としてもよい。
一般に、表示装置の狭額縁化を図る際に、狭額縁化に制約を与えるのはドライバが設けられた側の基板周縁部である。つまり、ドライバが設けられた側の辺で多くの占有面積を費やしてしまう。逆に言えば、ドライバが設けられた側と反対側の辺にはスペースの余裕があることになる。また、電位保持手段自体は、極めて小規模な回路や素子によって実現できる。したがって、電位保持手段を、画素表示部を挟んでデータ線ドライバが設けられた側と反対側に配置することによって、額縁領域にほとんど影響を与えることなく、本発明の上記の効果を得ることができる。
【００１２】
本発明のアクティブマトリクス回路基板において、前記電位保持手段としてラッチ回路を採用することができる。
この構成によれば、例えばインバータを２つ組み合わせるなどの簡単な回路構成で電位保持手段を実現することができる。
【００１３】
前記電位保持手段としてラッチ回路を採用した場合、前記データ線ドライバ内のスイッチにクロック信号が入力され、前記ラッチ回路を構成する前記データ線への出力側インバータに前記クロック信号の反転信号が入力される構成とすることが望ましい。
この構成によれば、データ線ドライバ内のスイッチに入力されたクロック信号がハイレベルとなったタイミングでスイッチが接続され、データ線電位がデータ線に流れ込む。そして、このデータ線電位をラッチ回路に保持させるわけであるが、このとき、データ線ドライバ内のスイッチとラッチ回路を構成するデータ線への出力側インバータとがともにオン状態であると、データ線ドライバから流れ込むデータ線電位とラッチ回路内のデータ線への出力側インバータから流れ込むデータ線電位とがぶつかることになる。すると、書き込みに要する消費電流が増大する、書き込みが不確実になる、等の不具合が生じる虞がある。その点、上記の構成によれば、データ線ドライバ内のスイッチに入力されるクロック信号の反転信号が出力側インバータに入力されるので、データ線ドライバ内のスイッチとラッチ回路の出力側インバータが同時にオン状態になることがなく、消費電流を増大させることなく、画像データの書き込みを確実に行うことができる。
【００１４】
本発明のアクティブマトリクス回路基板において、前記電位保持手段としてキャパシタを採用することもできる。
この構成によれば、極めて簡単な構成（１個の素子）で電位保持手段を実現することができる。
【００１５】
本発明の表示装置は、第１基板と、第２基板と、前記第１基板と前記第２基板との間に挟持された電気光学物質層と、前記第１基板の前記第２基板との対向面に設けられた画素電極と、前記第２基板の前記第１基板との対向面に設けられた対向電極と、を備えた表示装置であって、前記第１基板が、上記本発明のアクティブマトリクス回路基板からなることを特徴とする。
この構成によれば、一方の基板が本発明のアクティブマトリクス回路基板で構成されていることによって、高い表示品位を持つ狭額縁の表示装置を実現することができる。
【００１６】
本発明の表示装置において、前記電気光学物質層が、電気泳動粒子と前記電気泳動粒子を分散させる液相分散媒とを含む電気泳動分散液で構成されていてもよい。
この構成によれば、高い表示品位を持つ狭額縁の電気泳動表示装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
［第１の実施の形態］
以下、本発明の第１の実施の形態を図１を参照して説明する。
図１は本実施形態のアクティブマトリクス回路基板の構成を示すブロック図である。図２は、同アクティブマトリクス回路基板の回路構成の一例を示す図である。図２は、画素表示部の画素内の回路構成とデータ線ドライバ内の回路構成を１本のデータ線についてのみ示したものである。画素内の回路構成については、１本のデータ線に連なる多数の画素のうち、１個の画素についてのみ示している。
【００１８】
本実施形態のアクティブマトリクス回路基板１は、図１に示すように、複数の画素２を有する画素表示部３と、ゲート線４と、データ線５と、走査線ドライバ６と、データ線ドライバ７と、共通電源変調回路８と、コントローラ１０と、を備えている。また、基板上に複数のデータ線５と複数のゲート線４とが格子状に設けられ、隣接するデータ線５と隣接するゲート線４とによって囲まれた領域が画素２となる。したがって、アクティブマトリクス回路基板１は、複数の画素２がマトリクス状に配置された領域が画像表示に寄与する。この領域のことを本明細書では画素表示部３と称する。一方、画素表示部３の周辺の領域は画像表示に寄与しない領域であり、いわゆる額縁領域である。額縁領域に、データ線ドライバ７と走査線ドライバ６とが設けられている。
【００１９】
画素表示部３には、Ｙ軸方向に沿ってｍ個、Ｘ軸方向に沿ってｎ個のマトリクス状に複数の画素２が形成されている。
走査線ドライバ６は、画素表示部３をＸ軸方向に沿って延在するｍ本のゲート線４（Ｙ１、Ｙ２、…、Ｙｍ）を介して各画素２に接続されており、コントローラ１０の制御の下、１行目からｍ行目までのゲート線４を順次選択し、後述する画素２に形成された駆動用ＴＦＴ（Thin Film Transistor）のオンタイミングを規定する選択信号を、選択したゲート線４を介して各画素２（具体的には駆動用ＴＦＴのゲート電極）に供給する。
【００２０】
データ線ドライバ７は、画素表示部３をＹ軸方向に沿って延在するｎ本のデータ線５（Ｘ１、Ｘ２、…、Ｘｎ）を介して各画素２に接続されており、コントローラ１０の制御の下、各画素２の各々に対応する１ビットの画像データ（１ビットデータ）を規定する画像信号を、１列目からｎ列目までのデータ線５を介して各画素２（具体的には駆動用ＴＦＴのソース電極）に供給する。なお、本実施形態では、画像データ「０」を規定する場合はローレベルの画像信号を供給し、また、画像データ「１」を規定する場合はハイレベルの画像信号を供給するものとする。
【００２１】
共通電源変調回路８は、第１制御線１１、第２制御線１２、電源線１４、接地電位配線１５を介して各画素２に接続されており、コントローラ１０の制御の下、これら各配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続および切断（高インピーダンス化）を行う。より具体的には、この共通電源変調回路８は、後述する画素電極が第１制御線１１と接続された画素２の階調を規定する第１の駆動信号を生成して第１制御線１１に供給し、また、画素電極が第２制御線１２と接続された画素２の階調を規定する第２の駆動信号を生成して第２制御線１２に供給し、また、後述する画素２に形成されたＳＲＡＭ（Static Random Access Memory）用の電源電圧信号を生成して電源線１４に供給する。
【００２２】
コントローラ１０は、本電気泳動表示装置１の全体の動作を制御するものであり、図示しない外部の上位制御装置から入力される画像信号や同期信号を基に、走査線ドライバ６、データ線ドライバ７、および共通電源変調回路８を制御する。
【００２３】
次に、図２を参照して画素２の詳細な構成について説明する。
図２に示すように、画素２は、駆動用ＴＦＴ（画素スイッチング素子）１８と、ＳＲＡＭ（メモリ回路）１９と、スイッチ回路２０と、画素電極２１と、共通電極２２と、電気泳動素子２３と、で構成されている。
【００２４】
駆動用ＴＦＴ１８は、例えばＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタで構成されており、ゲート電極がゲート線４に接続され、ソース電極がデータ線５に接続され、ドレイン電極がＳＲＡＭ１９のデータ入力端子Ｐ１に接続されている。
【００２５】
ＳＲＡＭ１９は、Ｃ−ＭＯＳ(Complementary Metal Oxide Semiconductor)型のＳＲＡＭであり、３個のＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ２５ａ，２５ｂ，２５ｅと、２個のＮ−ＭＯＳトランジスタ２５ｃ，２５ｄから構成されている。
Ｐ−ＭＯＳトランジスタ２５ｅは、ソース電極が電源端子ＰＨに接続され、ドレイン電極がＰ−ＭＯＳトランジスタ２５ａのソース電極に接続され、ゲート電極はゲート線４に接続されている。
Ｐ−ＭＯＳトランジスタ２５ａは、ソース電極がＰ−ＭＯＳトランジスタ２５ｅのドレイン電極に接続され、ドレイン電極がデータ入力端子Ｐ１に接続され、ゲート電極がＮ−ＭＯＳトランジスタ２５ｃのゲート電極およびデータ出力端子Ｐ２に接続されている。また、電源端子ＰＨは、電源線１４に接続されている。
Ｐ−ＭＯＳトランジスタ２５ｂは、ソース電極が電源端子ＰＨに接続され、ドレイン電極がデータ出力端子Ｐ２に接続され、ゲート電極がＮ−ＭＯＳトランジスタ２５ｄのゲート電極およびゲート入力端子Ｐ３に接続されている。
【００２６】
Ｎ−ＭＯＳトランジスタ２５ｃは、ソース電極がデータ入力端子Ｐ１に接続され、ドレイン電極が接地電位端子ＰＬに接続され、ゲート電極がＰ−ＭＯＳトランジスタ２５ａのゲート電極およびデータ出力端子Ｐ２に接続されている。また、接地電位端子ＰＬは接地電位配線１４に接続されている。
Ｎ−ＭＯＳトランジスタ２５ｄは、ソース電極が第１のデータ出力端子Ｐ２に接続され、ドレイン電極が接地電位端子ＰＬに接続され、ゲート電極はＰ−ＭＯＳトランジスタ２５ｂのゲート電極およびゲート入力出力端子Ｐ３に接続されている。また、データ入力端子Ｐ１とゲート入力端子Ｐ３とが接続されている。
【００２７】
以上のように、ＳＲＡＭ１９は、１ビットの画像データを記憶可能な１入力１出力のメモリ回路であり、データ入力端子Ｐ１に画像データ「１」を規定する画像信号、つまりハイレベルの画像信号が入力された場合、データ出力端子Ｐ２からはローレベルの信号が出力される。
【００２８】
スイッチ回路２０は、第１トランスミッションゲート２７と、第２トランスミッションゲート２８と、から構成されている。第１トランスミッションゲート２７は、Ｐ−ＭＯＳトランジスタ２７ａとＮ−ＭＯＳトランジスタ２７ｂとから構成されており、Ｐ−ＭＯＳトランジスタ２７ａおよびＮ−ＭＯＳトランジスタ２７ｂのソース電極は、信号入力端子Ｐ４を介して第１制御線１１と接続され、Ｐ−ＭＯＳトランジスタ２７ａおよびＮ−ＭＯＳトランジスタ２７ｂのドレイン電極は、信号出力端子Ｐ５を介して画素電極２１に接続されている。また、Ｐ−ＭＯＳトランジスタ２７ａのゲート電極は、駆動用ＴＦＴ１８のドレイン電極に接続され、Ｎ−ＭＯＳトランジスタ２７ｂのゲート電極は、ＳＲＡＭ２５のデータ出力端子Ｐ２に接続されている。
【００２９】
第２トランスミッションゲート２８は、Ｎ−ＭＯＳトランジスタ２８ａとＰ−ＭＯＳトランジスタ２８ｂとから構成されており、Ｎ−ＭＯＳトランジスタ２８ａおよびＰ−ＭＯＳトランジスタ２８ｂのソース電極は、信号入力端子Ｐ６を介して第２制御線１２と接続され、Ｎ−ＭＯＳトランジスタ２８ａおよびＰ−ＭＯＳトランジスタ２８ｂのドレイン電極は、信号出力端子Ｐ７を介して画素電極２１に接続されている。また、Ｎ−ＭＯＳトランジスタ２８ａのゲート電極は、駆動用ＴＦＴ１８のドレイン電極に接続され、Ｐ−ＭＯＳトランジスタ２８ｂのゲート電極は、ＳＲＡＭ１９のデータ出力端子Ｐ２に接続されている。
【００３０】
ここで、ＳＲＡＭ１９に画像データ「１」が記憶され、データ出力端子Ｐ２からローレベルの信号が出力された場合、第２トランスミッションゲート２８がオン状態となり、第２制御線１２を介して信号入力端子Ｐ６に供給された第２駆動信号Ｓ２が、信号出力端子Ｐ７から画素電極２１に供給される。一方、ＳＲＡＭ１９に画像データ「０」が記憶され、データ出力端子Ｐ２からハイレベルの信号が出力された場合、第１トランスミッションゲート２７がオン状態となり、第１制御線１１を介して信号入力端子Ｐ４に供給された第１駆動信号Ｓ１が、信号出力端子Ｐ５から画素電極２１に供給される。
【００３１】
画素電極２１は、Ａｌ（アルミニウム）などから形成され、電気泳動素子２３に電圧を印加するものであり、第１トランスミッションゲート２７の信号出力端子Ｐ５および第２トランスミッションゲート２８の信号出力端子Ｐ７と電気的に接続されている。共通電極２２は、画素電極２１の対向電極としての機能を有し、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極であり、共通電位Ｖcomが供給される。電気泳動素子２３は、画素電極２１と共通電極２２との間に狭持されており、これら画素電極２１と共通電極２２間の電位差によって生じる電界により画像を表示させる。
【００３２】
データ線ドライバ７には、シフトレジスタ２９が設けられるとともに、各データ線５毎にスイッチ３０が設けられている。スイッチ３０にはシフトレジスタ２９からの信号が供給され、データ線５とデータバス３１との間を接続または遮断する動作を行う。スイッチ３０が閉じてデータ線５とデータバス３１とが接続された状態で、画像データがデータバス３１からデータ線５に供給される。
【００３３】
本実施形態においては、画素表示部３内のデータ線ドライバ７側に各データ線５毎にラッチ回路３３（電位保持手段）が接続されている。ラッチ回路３３は、２個のインバータ３４ａ，３４ｂを組み合わせて構成されており、データ線５に供給された画像データ（データ線電位）を保持する。図２においては、下側のインバータ３４ａから上側のインバータ３４ｂに向けて電流が流れる構成であり、便宜上、下側のインバータ３４ａを入力側インバータ、上側のインバータ３４ｂを出力側インバータと呼ぶ。ラッチ回路３３は画素２内のＳＲＡＭ１９と類似した回路構成を有し、例えば４個のＴＦＴで構成できるため、占有面積を小さく形成できる。
【００３４】
本実施形態のアクティブマトリクス回路基板１によれば、画素表示部３内の各データ線５に当該データ線の電位を保持するラッチ回路３３が接続されているため、任意のゲート線４の選択期間にデータ線５にノイズが侵入することがあっても、ラッチ回路３３によってその時点での画像データ（データ線電位）が保持されてデータ線５の電位変動が抑制されるため、各画素２に対して画像データを確実に書き込むことができる。また、データ線ドライバ７側にはラッチ回路、バッファ回路等の電位保持手段が不要となるため、データ線ドライバ７の回路の簡略化と小型化が図れる。ひいては、このアクティブマトリクス回路基板１の狭額縁化を図ることができる。
【００３５】
［第２の実施の形態］
以下、本発明の第２の実施の形態を図３を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第１実施形態と同様であり、ラッチ回路の位置が異なるのみである。
図３は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図３において第１実施形態の図２と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００３６】
第１実施形態では、ラッチ回路３３は画素表示部３内のデータ線ドライバ７側に配置されていたが、本実施形態のアクティブマトリクス回路基板４１では、図３に示すように、画素表示部４３内のデータ線ドライバ７が配置された側と反対側に配置されている。すなわち、データ線５の一端側（図３における下端側）にデータ線ドライバ７が接続され、データ線５の他端側（図３における上端側）にラッチ回路３３が接続されている。それ以外の構成は第１実施形態と同一である。
【００３７】
一般のアクティブマトリクス回路基板においては、ドライバが設けられた側の辺で多くの占有面積を費やすため、逆にドライバが設けられた側と反対側の辺にはスペースの余裕がある。また、第１実施形態で説明したように、ラッチ回路自体は十分に小規模な回路で実現できる。したがって、本実施形態のように、ラッチ回路３３をデータ線ドライバ７が設けられた側と反対側に配置することにより、額縁領域をほとんど増大させることなく、第１実施形態と同様の効果を得ることができる。
【００３８】
［第３の実施の形態］
以下、本発明の第３の実施の形態を図４を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第１実施形態と同様であり、ラッチ回路周りの構成が異なるのみである。
図４は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図４において第１実施形態の図２と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００３９】
本実施形態のアクティブマトリクス回路基板５１においては、図４に示すように、ラッチ回路３３が配置された位置は、第１実施形態と同様、画素表示部５３内のデータ線ドライバ７側である。そして、データ線ドライバ７内のスイッチ３０の動作を制御するクロック信号CLKが、シフトレジスタ２９からスイッチ３０へ入力される構成となっている。それと同時に、このクロック信号CLKは、インバータ５４を経てラッチ回路３３のデータ線５への出力側インバータ３４ｂにも入力される構成となっている。すなわち、データ線ドライバ７のスイッチ３０に入力されるクロック信号の反転信号がラッチ回路３３の出力側インバータ３４ｂに入力される。
【００４０】
本実施形態の構成によれば、データ線ドライバ７内のスイッチ３０に入力されたクロック信号がハイレベルとなったタイミングでスイッチ３０が接続され、データ線電位がデータ線５に流れ込む。そして、このデータ線電位をラッチ回路３３に保持させるが、このとき、データ線ドライバ７内のスイッチ３０とラッチ回路３３の出力側インバータ３４ｂがともにオン状態であると、データ線ドライバ７側から流れ込むデータ線電位とラッチ回路３３の出力側インバータ３４ｂから流れ込むデータ線電位とがぶつかることになる。すると、書き込みに要する消費電流が増大する、異なるデータ線電位がぶつかることで書き込みが不確実になる、等の不具合が生じる虞がある。その点、上記の構成によれば、データ線ドライバ７のスイッチ３０に入力されるクロック信号の反転信号が出力側インバータ３４ｂに入力されるので、データ線ドライバ７のスイッチ３０とラッチ回路３３の出力側インバータ３４ｂが同時にオン状態にならない。そのため、異なるデータ線電位がぶつかることはなく、消費電流を増大させることなく、画像データの書き込みを確実に行うことができる。
【００４１】
［第４の実施の形態］
以下、本発明の第４の実施の形態を図５を参照して説明する。
本実施形態のアクティブマトリクス回路基板の基本構成は第１実施形態と同様であり、データ線の電位保持手段の構成が異なるのみである。
図５は本実施形態のアクティブマトリクス回路基板の回路構成の一例を示す図である。図５において第１実施形態の図２と共通の構成要素には同一の符号を付し、その詳細な説明は省略する。
【００４２】
第１〜第３実施形態においては、データ線の電位保持手段としてラッチ回路を用いたが、本実施形態のアクティブマトリクス回路基板６１においては、図５に示すように、キャパシタ６４を用いている。本例では、キャパシタ６４を、画素表示部６３内のデータ線ドライバ７が配置された側と反対側に配置しているが、データ線ドライバ７が配置された側に配置しても良い。
【００４３】
本実施形態の構成によれば、第１〜第３実施形態と同様の効果が得られることに加え、１個のキャパシタ６４のみで電位保持手段を実現できるため、占有面積をさらに小さくすることができる。
【００４４】
［電気泳動表示装置］
以下、上記第１〜第４実施形態のアクティブマトリクス回路基板を用いた電気泳動表示装置について説明する。
図６は、本実施形態の電気泳動表示装置７１の部分断面図である。電気泳動表示装置７１は、画素電極７２を備えたアクティブマトリクス回路基板７３（第１基板）と、共通電極７４を備えた対向基板７５（第２基板）とで電気泳動素子７６（電気光学物質層）を挟持した構成となっている。電気泳動素子７６は、複数のマイクロカプセル７７により構成されている。電気泳動素子７６は、接着剤層７８によって両基板７３，７５の間に固定されている。
【００４５】
アクティブマトリクス回路基板７３は、例えばガラスやプラスチックなどの材料を矩形に成型した基板から構成されている。アクティブマトリクス回路基板７３上に画素電極７２が形成され、画素電極７２はそれぞれの画素７９毎に矩形に形成されている。図示は省略しているが、各画素電極７２の間の画素間領域や画素電極７２の下側には、図１、図２等で示したゲート線４、データ線５、第１制御線１１、第２制御線１２、電源線１４、接地電位配線１５、駆動用ＴＦＴ１８、ＳＲＡＭ１９、スイッチ回路２０、ラッチ回路３３などが形成されている。対向基板７５は、画像を視認する側となるため、例えば、ガラス等の透光性を持つ材質を矩形状に形成させた基板で構成されている。マイクロカプセル７７は、例えば５０μｍ程度の粒径を有し、高分子樹脂によって形成されている。このマイクロカプセル７７からなる電気泳動素子７６は、共通電極７４と上述の画素電極７２との間に挟持されており、一つの画素内に複数のマイクロカプセル７７が縦横に配列された構成になっている。マイクロカプセル７７の周囲を埋めるように、当該マイクロカプセル７７を固定する接着剤層７８が設けられている。
【００４６】
図７（ａ）、（ｂ）はマイクロカプセル７７の動作を説明した図である。マイクロカプセル７７の内部には、分散媒８１と、電気泳動粒子として負に帯電した複数の白色粒子８２、正に帯電した複数の黒色粒子８３の帯電粒子が封入されている。画素電極７２と共通電極７４との間に相対的に共通電極７４の電位が正になるように電圧を印加すると、図７（ａ）に示すように、正に帯電した黒色粒子８３はクーロン力によってマイクロカプセル７７内で画素電極７２側に引き寄せられる。一方、負に帯電した白色粒子８２はクーロン力によってマイクロカプセル７７内で共通電極７４側に引き寄せられる。この結果、マイクロカプセル７７内の表示面（視認）側には白色粒子８２が集まることになり、表示面にはこの白色粒子８２の色（白色）が表示されることとなる。
【００４７】
一方、画素電極７２と共通電極７４との間に相対的に画素電極７２の電位が正になるように電圧を印加すると、図７（ｂ）に示すように、負に帯電した白色粒子８２がクーロン力によって画素電極７２側に引き寄せられる。逆に、正に帯電した黒色粒子８３はクーロン力によって共通電極７４側に引き寄せられる。この結果、マイクロカプセル７７の表示面（視認）側には黒色粒子８３が集まることになり、表示面にはこの黒色粒子８３の色（黒色）が表示されることとなる。
なお、白色粒子８２、黒色粒子８３に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示する電気泳動表示装置とすることができる。
【００４８】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上記実施形態で例示した電位保持手段や画素回路の具体的な構成は上記の例に限るものではなく、適宜変更が可能である。また、本発明のアクティブマトリクス回路基板を適用可能な表示装置としては、上述の電気泳動表示装置の他、液晶表示装置、エレクトロルミネッセンス表示装置、プラズマディスプレイ等、種々の表示装置を例示することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施形態のアクティブマトリクス回路基板のブロック図である。
【図２】同アクティブマトリクス回路基板の回路構成の一例を示す図である。
【図３】第２実施形態のアクティブマトリクス回路基板の構成の一例を示す図である。
【図４】第３実施形態のアクティブマトリクス回路基板の構成の一例を示す図である。
【図５】第４実施形態のアクティブマトリクス回路基板の構成の一例を示す図である。
【図６】本発明の電気泳動表示装置の表示部の部分断面図である。
【図７】同電気泳動表示装置のマイクロカプセルの動作を説明する図である。
【図８】従来のアクティブマトリクス回路基板の構成の一例を示す図である。
【符号の説明】
【００５０】
１，４１，５１，６１，７３…アクティブマトリクス回路基板（第１基板）、２…画素、３…画素表示部、４…ゲート線（走査線）、５…データ線、７…データ線ドライバ、１１…第１制御線、１２…第２制御線、１８…駆動用ＴＦＴ（画素スイッチング素子）、１９…ＳＲＡＭ（メモリ回路）、２０…スイッチ回路、２１，７２…画素電極、２２，７４…共通電極、３３…ラッチ回路（電圧保持手段）、３４ｂ…出力側インバータ、５４…インバータ、６４…キャパシタ（電圧保持手段）、７１…電気泳動表示装置（表示装置）、７５…対向基板（第２基板）、７６…電気泳動素子（電気光学物質層）、８１…分散媒、８２…白色粒子（電気泳動粒子）、８３…黒色粒子（電気泳動粒子）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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