(57)【要約】【課題】  本発明は、セル領域のセレクトライン及びワードライン間の半導体基板に質量が互いに異なる不純物を用いてダブル接合領域を形成することにより、プログラムディスターバンス特性を減少させることができる半導体メモリ素子の接合領域及びその形成方法を提供する。【解決手段】  ゲートラインが形成された半導体基板、ゲートライン間の半導体基板に互いに異なる質量の不純物が注入され、互いに異なる幅で形成された接合領域を含む半導体メモリ素子の接合領域からなることを特徴とする。【選択図】      図３
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【特許請求の範囲】
【請求項１】
ゲートラインが形成された半導体基板と、
前記ゲートライン間の前記半導体基板に互いに異なる質量の不純物が注入され、形成された接合領域を含むことを特徴とする半導体メモリ素子の接合領域。
【請求項２】
ゲートラインが形成された半導体基板と、
前記ゲートライン間の前記半導体基板に互いに異なる質量の不純物が注入され、互いに異なる幅で形成された接合領域を含むことを特徴とする半導体メモリ素子の接合領域。
【請求項３】
前記接合領域は、第１の接合領域及び前記第１の接合領域に注入された不純物よりも大きい質量の不純物が注入された第２の接合領域を含むことを特徴とすることを特徴とする請求項１または請求項２に記載の半導体メモリ素子の接合領域。
【請求項４】
前記第２の接合領域は、前記第１の接合領域よりも狭い幅で形成されたことを特徴とする請求項３に記載の半導体メモリ素子の接合領域。
【請求項５】
前記第１の接合領域は、前記第２の接合領域よりも深く形成されたことを特徴とする請求項３に記載の半導体メモリ素子の接合領域。
【請求項６】
前記第１の接合領域は、リン(phosphorus;Ｐ)が注入されたことを特徴とする請求項３に記載の半導体メモリ素子の接合領域。
【請求項７】
前記第２の接合領域は、砒素(Arsenic ;Ａｓ)が注入されたことを特徴とする請求項３に記載の半導体メモリ素子の接合領域。
【請求項８】
ゲートラインが形成された半導体基板が提供される段階と、
前記ゲートラインを含む前記半導体基板の表面に沿って補助膜を形成する段階と、
セル領域に形成された前記ゲートライン間の前記半導体基板に第１の接合領域を形成する段階と、
前記セル領域に形成された前記ゲートライン間の前記半導体基板に前記第１の接合領域よりも大きい質量の不純物を注入して第２の接合領域を形成する段階と、
を含むことを特徴とする半導体素子の接合領域形成方法。
【請求項９】
前記第１の接合領域にリン（Ｐ）を注入する場合、前記第２の接合領域には前記リン（Ｐ）よりも質量が大きい砒素（Ａｓ）を注入することを特徴とする請求項８に記載の半導体素子の接合領域形成方法。
【請求項１０】
前記第１の接合領域は、１５ＫｅＶ〜３０ＫｅＶのエネルギーを加えて形成することを特徴とする請求項９に記載の半導体素子の接合領域形成方法。
【請求項１１】
前記第２の接合領域は、１０ＫｅＶ〜２５ＫｅＶのエネルギーを加えて形成することを特徴とする請求項９に記載の半導体素子の接合領域形成方法。
【請求項１２】
前記補助膜は、ＳｉＯ２膜で形成することを特徴とする請求項８に記載の半導体素子の接合領域形成方法。
【請求項１３】
ゲートラインが形成された半導体基板が提供される段階と、
セル領域に形成された前記ゲートライン間の前記半導体基板に第１の接合領域を形成する段階と、
前記ゲートラインを含む前記半導体基板の表面に沿って補助膜を形成する段階と、
前記セル領域に形成された前記ゲートライン間の前記半導体基板に前記第１の接合領域よりも大きい質量の不純物を注入して第２の接合領域を形成する段階と、
を含むことを特徴とする半導体素子の接合領域形成方法。
【請求項１４】
ゲートラインが形成された半導体基板が提供される段階と、
前記ゲートラインを含む前記半導体基板の表面に沿って補助膜を形成する段階と、
セル領域に形成された前記ゲートライン間の前記半導体基板に互いに異なる質量の不純物を注入して幅が互いに異なる第１の接合領域及び第２の接合領域を形成する段階と、
を含むことを特徴とする半導体素子の接合領域形成方法。
【請求項１５】
前記第１の接合領域よりも狭い幅で前記第２の接合領域を形成する場合、前記第１の接合領域はリン（Ｐ）を不純物として注入して形成し、前記第２の接合領域は砒素（Ａｓ）を不純物として注入して形成することを特徴とする請求項１４に記載の半導体素子の接合領域形成方法。
【請求項１６】
前記第１の接合領域は、１５ＫｅＶ〜３０ＫｅＶのエネルギーを加えて形成することを特徴とする請求項１４に記載の半導体素子の接合領域形成方法。
【請求項１７】
前記第２の接合領域は、１０ＫｅＶ〜２５ＫｅＶのエネルギーを加えて形成することを特徴とする請求項１４に記載の半導体素子の接合領域形成方法。
【請求項１８】
前記第１の接合領域の深さは、前記第２の接合領域よりも深く形成することを特徴とする請求項１４に記載の半導体素子の接合領域形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の接合領域及びその形成方法に関するものであり、特に、プログラムディスターバンス(disturbance)特性を改善するための半導体メモリ素子の接合領域及びその形成方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子は、データが格納される多数のメモリセル及び駆動電圧を伝達する多数のトランジスタを含む。
【０００３】
フラッシュメモリ素子を例として説明すれば、フラッシュメモリ素子は、直列に連結された多数のメモリセルを含んでストリング(string)をなし、ストリングの両端にはセレクトトランジスタ(select transistor)が形成される。互いに異なるストリングに形成されたメモリセルはワードラインを通じて電気的に互いに連結され、セレクトトランジスタはセレクトラインを介して電気的に互いに連結される。
【０００４】
図１は、従来の半導体メモリ素子の接合領域形成方法を説明するための断面図である。図１を参照すれば、半導体基板10の上部にセレクトラインSL及び多数のワードラインWL0，WL1（説明の便宜のため、二つのみ示した)が形成される。具体的に説明すれば、セレクトラインSL及びワードラインWL0，WL1は、トンネル絶縁膜12、フローティングゲート用第１の導電膜14、誘電体膜16、コントロールゲート用第２の導電膜18及びゲートマスクパターン20が積層された構造で形成できる。そして、セレクトラインSL及びワードラインWL0，WL1それぞれの間には接合領域10ａを形成して電気的に連結されるようにする。一般に、接合領域10ａは、Ｎ型不純物を注入して形成するが、例えば、リン(Phosphorus；Ｐ)を注入することができる。
【０００５】
特に、フラッシュメモリ素子のプログラム動作時、プログラムされるセルが含まれたストリングを除いた他のストリングのウェル(well)は、ブースティング(boosting)させて選択されたワードラインと連結されたメモリセルに電子が流入しないようにする。しかし、半導体メモリ素子の集積度の増加により、セレクトラインSL及びワードラインWL0，WL1間の間隔が狭くなるにつれてホットキャリア(hot carrier)の流入が増加することがある。即ち、プログラムされてはならないメモリセルに電子が流入することがあり、これにより、しきい値電圧分布の幅が広くなるか、または変わることがあり、プログラムディスターバンス(disturbance)特性が増加することがある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、セル領域のセレクトライン及びワードライン間の半導体基板に質量が互いに異なる不純物を用いてダブル接合領域を形成することにより、プログラムディスターバンス特性を減少させることができる。
【課題を解決するための手段】
【０００７】
本発明の一実施例による半導体メモリ素子の接合領域は、ゲートラインが形成された半導体基板を含む。ゲートライン間の半導体基板に互いに異なる質量の不純物が注入されて形成された接合領域を含む半導体メモリ素子の接合領域からなる。
【０００８】
本発明の他の実施例による半導体メモリ素子の接合領域は、ゲートラインが形成された半導体基板を含む。ゲートライン間の半導体基板に互いに異なる質量の不純物が注入されて互いに異なる幅で形成された接合領域を含む半導体メモリ素子の接合領域からなる。
【０００９】
接合領域は、第１の接合領域及び第１の接合領域に注入された不純物よりも大きい質量の不純物が注入された第２の接合領域を含む。
【００１０】
第２の接合領域は第１の接合領域よりも狭い幅で形成され、第１の接合領域は第２の接合領域よりも深く形成される。
【００１１】
第１の接合領域は、リン(phosphorus;Ｐ)が注入され、第２の接合領域は砒素(Arsenic；Ａｓ)が注入される。
【００１２】
本発明の一実施例による半導体メモリ素子の接合領域形成方法は、ゲートラインが形成された半導体基板が提供される。ゲートラインを含む半導体基板の表面に沿って補助膜を形成する。セル領域に形成されたゲートライン間の半導体基板に第１の接合領域を形成する。セル領域に形成されたゲートライン間の半導体基板に第１の接合領域よりも大きい質量の不純物を注入して第２の接合領域を形成する段階を含む半導体素子の形成方法で構成される。
【００１３】
第１の接合領域にリン（Ｐ）を注入する場合、第２の接合領域にはリン（Ｐ）よりも質量が大きい砒素（Ａｓ）を注入する。
【００１４】
第１の接合領域は１５ＫｅＶ〜３０ＫｅＶのエネルギーを加えて形成し、第２の接合領域は１０ＫｅＶ〜２５ＫｅＶのエネルギーを加えて形成する。この時、補助膜はＳｉＯ２膜で形成する。
【００１５】
本発明の他の実施例による半導体メモリ素子の接合領域形成方法は、ゲートラインが形成された半導体基板が提供される。セル領域に形成されたゲートライン間の半導体基板に第１の接合領域を形成する。ゲートラインを含む半導体基板の表面に沿って補助膜を形成する。セル領域に形成されたゲートライン間の半導体基板に第１の接合領域よりも大きい質量の不純物を注入して第２の接合領域を形成する段階を含む半導体素子の形成方法で構成される。
【００１６】
本発明の他の実施例による半導体メモリ素子の接合領域形成方法は、ゲートラインが形成された半導体基板が提供される。ゲートラインを含む半導体基板の表面に沿って補助膜を形成する。セル領域に形成されたゲートライン間の半導体基板に互いに異なる質量の不純物を注入して幅が互いに異なる第１の接合領域及び第２の接合領域を形成する段階を含む半導体素子の形成方法で構成される。
【００１７】
第１の接合領域よりも狭い幅で第２の接合領域を形成する場合、第１の接合領域はリン（Ｐ）を不純物として注入して形成し、第２の接合領域は砒素（Ａｓ）を不純物として注入して形成する。
【００１８】
第１の接合領域は１５ＫｅＶ〜３０ＫｅＶのエネルギーを加えて形成し、第２の接合領域は１０ＫｅＶ〜２５ＫｅＶのエネルギーを加えて形成する。第１の接合領域の深さは、第２の接合領域よりも深く形成する。
【発明の効果】
【００１９】
本発明は、セル領域のセレクトライン及びワードライン間の半導体基板に質量が互いに異なる不純物を用いてダブル接合領域を形成することにより、漏洩電流の発生を抑制することができ、ホットキャリア発生時に移動を抑制してプログラムディスターバンス特性を減少させることができる。これにより、半導体メモリ素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に、本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２１】
図２及び図３は、本発明の一実施例による半導体メモリ素子の接合領域形成方法を説明するための断面図である。
【００２２】
図２を参照すれば、フラッシュメモリ素子を例として説明すれば、次の通りである。
【００２３】
フラッシュメモリ素子は、データが格納されるメモリセル及び駆動電圧を伝達するセレクトトランジスタを含む。メモリセルはワードラインWL0，WL1を通じて電気的に互いに連結され、セレクトトランジスタはセレクトラインSLを通じて電気的に互いに連結できる。
【００２４】
具体的に説明すれば、半導体基板200の上部にトンネル絶縁膜202、フローティングゲート用第１の導電膜204、誘電体膜206、コントロールゲート用第２の導電膜208及びゲートマスクパターン210を形成する。ゲートマスクパターン210に沿って第２の導電膜208、誘電体膜206、第１の導電膜204及びトンネル絶縁膜202をパターニングしてワードラインWL0，WL1及びセレクトラインSLを形成する。例えば、一つのストリングは１６個または３２個のワードラインを含み、ソースセレクトライン及びドレインセレクトラインを含むことができる。図面では、このうち、ソースセレクトラインSLと第０のワードラインWL0及び第１のワードラインWL1を示した。また、パターニング工程時に、パターニングされる領域のトンネル絶縁膜202の一部を残留させて後続のバッファ膜(buffer layer)として用いることもできる。
【００２５】
図３（ａ）を参照すれば、セレクトラインSL、ワードラインWL0，WL1を含むワードライン及び露出された半導体基板200の表面に沿って後続の接合領域の形成工程時に接合領域の幅の差を発生させるための補助膜212を形成する。補助膜212は酸化膜で形成することが望ましく、ＳｉＯ２膜で形成することができる。この時、補助膜212は、ステップカバレッジ(step coverage)に優れた化学的気相蒸着法(chemical vapor deposition；ＣＶＤ)を行って５０Å〜１００Åの厚さで形成することができる。また、補助膜212は、後続の接合領域を形成するためのイオン注入工程時にバッファ膜として用いられることもできる。
【００２６】
図３（ｂ）を参照すれば、補助膜212が形成された半導体基板200にイオン注入工程を行って接合領域JCを形成するが、セル領域及び周辺回路領域が区画された半導体基板では、セル領域が開放されたマスクパターンを用いて行うことが望ましい。例えば、セレクトラインSL及びワードラインWL0，WL1を含むワードラインを含む半導体基板200の上部にセル領域が開放されたフォトレジストパターン(図示せず)を形成する。そして、フォトレジストパターン(図示せず)に沿って第１のイオン注入工程及び第２のイオン注入工程を行って幅が互いに異なる第１の接合領域J1及び第２の接合領域J2を形成する。特に、第１のイオン注入工程及び第２のイオン注入工程は互いに異なるエネルギーを加えて互いに異なる質量の不純物を注入することが望ましい。
【００２７】
具体的に説明すれば、次の通りである。
【００２８】
第１のイオン注入工程は、Ｎ型不純物としてリン(Phosphorus;Ｐ)を用いることができ、この時、１５ＫｅＶ〜３０ＫｅＶのエネルギーを加えて行うことができる。そして、第２のイオン注入工程を行うが、第２のイオン注入工程は、Ｎ型不純物として砒素(Arsenic；Ａｓ)を用いることができる。そして、第２のイオン注入工程は、第１のイオン注入工程よりも低い１０ＫｅＶ〜２５ＫｅＶのエネルギーを加えて行うことができる。第１及び第２のイオン注入工程を行った後に、フォトレジストパターン(図示せず)は除去する。
【００２９】
次いで、注入された不純物を活性化させるための熱処理工程を行う。熱処理工程を行えば、注入された不純物が半導体基板200内で拡散されるが、リン（Ｐ）不純物が注入された第１の接合領域J1は、リン（Ｐ）よりも質量が大きい砒素（Ａｓ）が注入された第２の接合領域J2よりも拡散がさらに速やかに進行されることができる。これにより、第１の接合領域J1の幅は第２の接合領域J2よりも広くなり、第１の接合領域J1の深さは第２の接合領域J2よりも深く形成される。即ち、第１の接合領域J1と第２の接合領域J2はゲートライン間の半導体基板200に互いに異なる質量の不純物が注入され、互いに異なる幅で形成されたものである。また、第１及び第２のイオン注入工程時にセレクトラインSL及びワードラインWL0，WL1の側壁に形成された補助膜212により第２の接合領域J2が狭く形成されたため、熱処理工程を実施した後も、第２の接合領域J2の拡散された幅も狭く形成される。
【００３０】
具体的には、リン（Ｐ）と砒素（Ａｓ）の質量を比較すれば、リン（Ｐ）の質量は３１g/molであり、砒素（Ａｓ）は質量が７５g/molである。即ち、熱処理工程を行う場合、砒素（Ａｓ）よりも質量が小さいリン（Ｐ）の拡散幅がさらに広くなることができる。これにより、第１の接合領域J1と第２の接合領域J2間の幅及び深さの差が発生することがある。
【００３１】
これにより、後続のプログラム動作時にホットキャリア(hot carrier)が発生しても、第２の接合領域J2内における移動速度が遅くなり、プログラムディスターバンス(disturbance)現象が減少するようになる。例えば、フラッシュメモリ素子のプログラム動作時に、選択されたワードラインにはプログラム電圧(例えば、２４．３Ｖ)を印加し、残りのワードラインにはパス電圧(例えば、９．５Ｖ)を印加する。そして、選択されたストリングのビットラインには接地電圧(例えば、０Ｖ)を印加し、残りのビットラインには電源電圧(例えば、Ｖcc)を印加する。この時、選択されていないストリングの半導体基板200にはブースティング(boosting)現象が発生するが、互いに異なる幅で形成され、互いに異なる質量の第１及び第２の接合領域J1，J2によりホットキャリア(hot carrier)の移動が抑制できる。これにより、フラッシュメモリ素子のしきい値電圧の変化を減少させることができ、信頼性を向上させることができる。
【００３２】
図４及び図５は、本発明の他の実施例による半導体メモリ素子の接合領域形成方法を説明するための断面図である。
【００３３】
図４（ａ）を参照すれば、セル領域(cell region)上にセレクトラインSL及びワードラインWL0，WL1が形成された半導体基板300が提供される。具体的に説明すれば、セレクトラインSL及びワードラインWL0，WL1は、トンネル絶縁膜302、フローティングゲート用第１の導電膜304、誘電体膜306、コントロールゲート用第２の導電膜308及びゲートマスクパターン310が積層された構造で形成されることができる。この時、セレクトラインSLの誘電体膜306の一部は除去され、第１の導電膜304及び第２の導電膜308が電気的に互いに連結されるようにする。
【００３４】
図４（ｂ）を参照すれば、第１のイオン注入工程を行って第１の接合領域J1を形成する。この時、周辺回路領域は覆われ、セル領域が開放されたフォトレジストパターン(図示せず)を形成した後、第１のイオン注入工程を行うことができる。Ｎ型不純物を用いる場合、第１のイオン注入工程は、不純物としてリン（Ｐ）を用いることができる。この時、第１のイオン注入工程は、１５ＫｅＶ〜３０ＫｅＶのエネルギーを加えて行うことが望ましい。第１の接合領域J1を形成した後に、フォトレジストパターン(図示せず)を除去し、注入された不純物(例えば、Ｐ)を活性化するための熱処理工程を行う。
【００３５】
図５（ａ）を参照すれば、セレクトラインSL、ワードラインWL0，WL1及び第１の接合領域J1が形成された半導体基板300の表面に沿って補助膜312を形成する。補助膜312は酸化膜で形成することができ、例えば、ＳｉＯ２膜で形成することができる。
【００３６】
ＳｉＯ２膜は、半導体基板300の上部に形成されたゲートライン(例えば、SL、WL0及びWL1)の側壁に形成されなければならないため、ステップカバレッジ(step coverage)特性に優れた化学的気相蒸着法(ＣＶＤ)を行って形成することが望ましく、５０Å〜１００Åの厚さで形成することができる。
【００３７】
図５（ｂ）を参照すれば、補助膜312及び第１の接合領域J1が形成された半導体基板300に第２のイオン注入工程を行って第２の接合領域J2を形成する。この時、セル領域が開放されたフォトレジストパターン(図示せず)を形成した後、第２のイオン注入工程を行うことが望ましい。第２のイオン注入工程は、第１のイオン注入工程時に注入した不純物と質量が互いに異なる不純物を互いに異なるエネルギーで注入することが望ましい。例えば、第２のイオン注入工程は、不純物として砒素（Ａｓ）を用いることができ、この時、１０ＫｅＶ〜２５ＫｅＶのエネルギーを加えて行うことができる。
【００３８】
次いで、フォトレジストパターン(図示せず)を除去し、第２の接合領域J2に注入された不純物を活性化するための熱処理工程を行う。この時、第２の接合領域J2は補助膜312の厚さにより第１の接合領域J1よりも狭い幅で形成される。また、第２の接合領域J2に注入された砒素（Ａｓ）は質量が７５g/molであり、第１の接合領域J1に注入されたリン（Ｐ）の質量(３１g/mol)よりも大きい。これにより、第２の接合領域J2は、熱処理工程を行っても第１の接合領域J1よりも拡散幅が小さいため、第１の接合領域J1よりも狭い幅で拡散される。これにより、接合領域JCは、二重(double)構造で形成される。これにより、後続のフラッシュメモリ素子の動作時に接合領域JC内にホットキャリア(hot carrier)が発生しても、第２の接合領域J2内では移動が抑制され、第１の接合領域J1内で移動しても、第２の接合領域J2により移動距離が長くなるため、不要なプログラム動作が行われるのを防止することができる。
【００３９】
これにより、フラッシュメモリ素子の信頼性を向上させることができる。
【００４０】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００４１】
本発明の活用例として、半導体メモリ素子の接合領域及びその形成方法に適用出来、特に、プログラムディスターバンス(disturbance)特性を改善するための半導体メモリ素子の接合領域及びその形成方法に適用出来る。
【図面の簡単な説明】
【００４２】
【図１】従来の半導体メモリ素子の接合領域形成方法を説明するための断面図である。
【図２】本発明の一実施例による半導体メモリ素子の接合領域形成方法を説明するための断面図である。
【図３】本発明の一実施例による半導体メモリ素子の接合領域形成方法を説明するための断面図である。
【図４】本発明の他の実施例による半導体メモリ素子の接合領域形成方法を説明するための断面図である。
【図５】本発明の他の実施例による半導体メモリ素子の接合領域形成方法を説明するための断面図である。
【符号の説明】
【００４３】
200, 300…半導体基板
202, 302…トンネル絶縁膜
204, 304…第１の導電膜
206, 306…誘電体膜
208, 308…第２の導電膜
210, 310…ゲートマスクパターン
212, 312…補助膜
【図１】
2009170862.tif 000003
【図２】
2009170862.tif 000004
【図３】
2009170862.tif 000005
【図４】
2009170862.tif 000006
【図５】
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