(57)【要約】【課題】  短時間かつローコストで遅延発生回路のスパン調整を可能とする遅延発生回路の調整回路及び調整方法を提供する。【解決手段】  信号源１から出力される基準スパンに等しい周期の繰り返し信号と、同信号が遅延発生回路２及び調整用遅延発生回路３で遅延された信号とが位相比較器４１で比較され、位相差に対応した信号は切替スイッチ７１を介して調整用遅延発生回路３の遅延設定２及び遅延発生回路２のスパン設定１に交互にフィードバックされ、それぞれ位相差が０となるように制御される。連続する調整サイクルで得たスパン設定１の差が基準値以下になるまで切替スイッチ７１，７２を切り替えて位相ロック動作を繰り返す。【選択図】  図１
2009094606.tif 000002
【特許請求の範囲】
【請求項１】
遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整回路において、
前記基準スパンと等しい周期の繰り返しパルス信号を発生し、前記遅延発生回路に出力する信号源と、
前記遅延発生回路から出力される信号を遅延する調整用遅延発生回路と、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバックするフィードバック回路と、
このフィードバック回路の出力を前記遅延発生回路のスパン設定と前記調整用遅延発生回路の遅延設定との間で切り換える第１の切替手段と、
前記遅延発生回路の遅延設定を最小値と最大値との間で切換える第２の切替手段と、
前記遅延発生回路のスパン設定値の収束を判定する収束判定回路と
を備えたことを特徴とする遅延発生回路の調整回路。
【請求項２】
前記第１の切替手段及び前記第２の切替手段は、前記フィードバック回路の出力に基づいて切り換わることを特徴とする請求項１記載の遅延発生回路の調整回路。
【請求項３】
前記収束判定回路は、順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了させることを特徴とする請求項１乃至請求項４のいずれかに記載の遅延発生回路の調整回路。
【請求項４】
前記フィードバック回路は、
前記調整用遅延発生回路の出力信号と前記信号源の出力信号との間の位相差を検出する位相比較器と、
この位相比較器から出力される位相差信号を積分する積分器と
からなることを特徴とする請求項１乃至請求項３のいずれかに記載の遅延発生回路の調整回路。
【請求項５】
遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整方法において、
前記基準スパンに等しい周期の繰り返しパルス信号を信号源から発生して前記遅延発生回路及び調整用遅延発生回路で遅延し、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバック回路でフィードバックし、
前記遅延発生回路の遅延設定を最小値とし、前記調整用遅延発生回路の遅延設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第１のステップと、前記遅延発生回路の遅延設定を最大値とし、前記スパン設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第２のステップとを、交互に切り替え、
前記第２のステップで順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了する
ことを特徴とする遅延発生回路の調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩテスタなどで使用される可変遅延発生回路の遅延設定スパンを調整する装置と方法に関する。
【背景技術】
【０００２】
可変遅延発生回路は、入力パルスをトリガとして、遅延設定入力により設定した遅延時間後に、出力パルスを発生する回路である。ＬＳＩテスタなどのアプリケーションでは、多数の遅延発生回路を用いるが、それぞれの回路の遅延設定スパン（＝「最大遅延設定時の遅延量」−「最小遅延設定時の遅延量」）には、ばらつきがあるため、調整によって遅延設定スパンをそろえる必要がある。
【０００３】
図７はこのような従来の遅延発生回路の調整回路の一例を示すブロック図である。
信号源１０１〜１０ｎによりそれぞれ駆動される遅延発生回路２０１〜２０ｎの出力に波形観測装置３０１（あるいは時間観測装置）を接続して遅延設定スパンを測定し、基準のスパンと同じになるように被調整回路（２０１〜２０ｎ）のスパン設定１〜ｎを合わせこむ。この手順を、遅延発生回路の個数分繰り返す。
【０００４】
遅延発生回路の調整回路及び調整方法に関連する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開２００７−０９７０７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の方法では、遅延設定スパン調整に、高価な波形観測装置や時間観測装置が必要となる。このため、同時に複数の遅延発生回路のスパン調整を行うことがコスト的に難しくなり、調整に多大な時間がかかってしまう。
【０００７】
また、遅延設定スパンの測定には、最大遅延設定時の出力パルス位置と最小遅延設定時の出力パルス位置を測定して、その差分を求める必要があり、測定が煩雑で時間がかかる。
【０００８】
上記したように、ＬＳＩテスタなど多数の遅延発生回路を有するシステムのスパン調整は、非常に時間がかかり、コストアップにつながるという課題があった。
【０００９】
本発明はこのような課題を解決しようとするもので、短時間かつローコストで遅延発生回路のスパン調整を可能とする遅延発生回路の調整回路及び調整方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整回路において、
前記基準スパンと等しい周期の繰り返しパルス信号を発生し、前記遅延発生回路に出力する信号源と、
前記遅延発生回路から出力される信号を遅延する調整用遅延発生回路と、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバックするフィードバック回路と、
このフィードバック回路の出力を前記遅延発生回路のスパン設定と前記調整用遅延発生回路の遅延設定との間で切り換える第１の切替手段と、
前記遅延発生回路の遅延設定を最小値と最大値との間で切換える第２の切替手段と、
前記遅延発生回路のスパン設定値の収束を判定する収束判定回路と
を備えたことを特徴とする。
【００１１】
請求項２記載の発明は、
請求項１記載の遅延発生回路の調整回路において、
前記第１の切替手段及び前記第２の切替手段は、前記フィードバック回路の出力に基づいて切り換わることを特徴とする。
【００１２】
請求項３記載の発明は、
請求項１乃至請求項１のいずれかに記載の遅延発生回路の調整回路において、
前記収束判定回路は、順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了させることを特徴とする。
【００１３】
請求項４記載の発明は、
請求項１乃至請求項３のいずれかに記載の遅延発生回路の調整回路において、
前記フィードバック回路は、
前記調整用遅延発生回路の出力信号と前記信号源の出力信号との間の位相差を検出する位相比較器と、
この位相比較器から出力される位相差信号を積分する積分器と
からなることを特徴とする。
【００１４】
請求項５記載の発明は、
遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整方法において、
前記基準スパンに等しい周期の繰り返しパルス信号を信号源から発生して前記遅延発生回路及び調整用遅延発生回路で遅延し、
この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバック回路でフィードバックし、
前記遅延発生回路の遅延設定を最小値とし、前記調整用遅延発生回路の遅延設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第１のステップと、前記遅延発生回路の遅延設定を最大値とし、前記スパン設定を前記フィードバック回路の出力信号により制御することにより位相ロックさせる第２のステップとを、交互に切り替え、
前記第２のステップで順次得られるスパン設定値の差が基準値以下になったときにスパン調整を終了することを特徴とする。
【発明の効果】
【００１５】
以上説明したことから明らかなように、本発明によれば、遅延発生回路の遅延設定スパンを基準スパンに調整する遅延発生回路の調整回路において、前記基準スパンと等しい周期の繰り返しパルス信号を発生し、前記遅延発生回路に出力する信号源と、前記遅延発生回路から出力される信号を遅延する調整用遅延発生回路と、この調整用遅延発生回路と前記信号源の出力信号の位相差に基づく信号をフィードバックするフィードバック回路と、このフィードバック回路の出力を前記遅延発生回路のスパン設定と前記調整用遅延発生回路の遅延設定との間で切り換える第１の切替手段と、前記遅延発生回路の遅延設定を最小値と最大値との間で切換える第２の切替手段と、前記遅延発生回路のスパン設定値の収束を判定する収束判定回路とを備えたことにより、短時間かつローコストで遅延発生回路のスパン調整を可能とする遅延発生回路の調整回路及び調整方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下本発明の実施の形態について図面を用いて詳細に説明する。
【００１７】
図１は本発明の実施の形態に係る、遅延発生回路の設定スパンを基準スパンに調整するための遅延発生回路の調整回路の一実施例を示す構成ブロック図である。
【００１８】
信号源１は、遅延発生回路の基準スパンに等しい周期の繰り返しパルス信号を発生する。
【００１９】
遅延発生回路２は遅延スパン（以下単にスパンと記す）設定１入力と遅延設定１入力に対応する遅延時間を発生し、信号源１から出力されるパルス信号を所定時間遅延した信号を出力する。
【００２０】
調整用遅延発生回路３はスパン設定２入力と遅延設定２入力に対応する遅延時間を発生し、遅延発生回路２と従属接続して遅延発生回路２の出力に対し所定時間遅延した信号を出力する。
【００２１】
位相比較器／チャージポンプ回路４１は、調整用遅延発生回路３の出力と信号源１の出力信号の位相差を検出し、位相差に対応する電荷を出力する。
【００２２】
積分器４２は、位相比較器／チャージポンプ回路４１から出力される位相差電荷信号を積分する。
【００２３】
ロック検出器６は、積分器４２から出力される信号よりＤＬＬ（後出）の位相ロックを検出する。
【００２４】
第１の切替スイッチ７１は、ロック検出器６の出力に基づいて、積分器４２の出力を遅延発生回路２のスパン設定１入力又は調整用遅延発生回路３の遅延設定２入力のいずれかに切り換える。第２の切替スイッチ７２は、ロック検出器６の出力に基づき、切替スイッチ７１と連動して、遅延発生回路２の遅延設定１入力の値を最小値と最大値といずれかに切り換える。
【００２５】
収束判定回路８はスパン設定値の収束を判定する回路で、ラッチ回路８１、差分演算回路８２及び比較回路８３からなる。
【００２６】
ラッチ回路８１は、ロック検出器６のロック信号によるタイミングで遅延発生回路２のスパン設定１入力をラッチするとともに、前回ラッチした値を出力する。
【００２７】
差分演算回路８２はラッチ回路８１の出力（前回値）と入力（遅延発生回路２のスパン設定１の値）の差分を演算する。
【００２８】
比較回路８３は、差分演算器８２の出力信号を基準電圧Ｅｒと比較し、基準電圧Ｅｒ以下になったときにスパン調整を終了させる終了信号を出力する。
【００２９】
上記において、位相比較器／チャージポンプ回路４１及び積分器４２は、調整用遅延発生回路３と信号源１の出力信号の位相差に基づく信号をフィードバックするフィードバック回路４を構成する。
【００３０】
また、被調整回路の遅延発生回路２と従属接続する調整用遅延発生回路３、位相比較器チャージポンプ４１／、積分器４２は切替スイッチ７１を介してＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）を構成する。ここで、調整用遅延発生回路３は未調整／調整済みを問わない。
【００３１】
また、切替スイッチ７１，７２は、遅延発生回路２の遅延設定を最小値とし、調整用遅延発生回路３の遅延設定を位相差信号に基づいて制御することにより位相ロックさせる第１のステップと、遅延発生回路２の遅延設定を最大値とし、遅延発生回路２のスパン設定を位相差信号に基づいて制御することにより位相ロックさせる第２のステップとを、ロック検出器６の出力により交互に切り替える切替手段を構成する。
【００３２】
図１の装置の動作を以下に説明する。
【００３３】
信号源１の出力信号は遅延発生回路２及び調整用遅延発生回路３で遅延され、位相比較器／チャージポンプ回路４１で信号源１の出力信号と位相比較される。その結果、位相比較器／チャージポンプ回路４１から位相差に対応した電荷が出力される。この電荷は積分器４２で積分され、切替スイッチ７１の切り替えにより調整用遅延発生回路３の遅延設定２又は遅延発生回路２のスパン設定１にフィードバックされる。この結果、位相比較器／チャージポンプ回路４１に入力される２つの信号の位相差が０（位相ロック）となるように調整用遅延発生回路３の遅延設定２及び遅延発生回路２のスパン設定１が制御される。遅延設定１入力は、切替スイッチ７２により、切替スイッチ７１と連動して最小遅延設定Ｄ1,min又は最大遅延設定Ｄ1,maxのいずれかに切り替えられる。
【００３４】
図２は図１の遅延発生回路の動作の流れの概要を示すフローチャートである。
（１）最小遅延時調整（ステップ９１）
図１において、切替スイッチ７１により、積分器４２の出力は調整用遅延発生回路３の遅延設定２入力側に接続される。同時に切替スイッチ７２により、遅延発生回路２の遅延設定１入力は、最小遅延設定（Ｄ1,min）に接続される。
【００３５】
図３は図２のステップ９１の動作を説明するための要部構成図、図５（ａ）は同タイミングチャートを示す。信号源１から遅延発生回路２の信号入力端子には、遅延設定スパンの基準スパン（Ｔspn）に等しい周期の繰り返しパルス信号ｎ０が入力される。また、遅延発生回路２のスパン設定１には初期値Ｓ1aが入力される。このとき遅延発生回路２の出力ｎ１には、スパン設定１入力Ｓ1a及び遅延設定１入力Ｄ1,minに対応した遅延時間Ｔpd1minが生じる。調整用遅延発生回路３のスパン設定２には固定値Ｓ2aが入力され、調整動作中一定である。信号源１の出力ｎ０と調整用遅延発生回路３の出力ｎ２の位相が揃うようにＤＬＬが働いて位相ロックすると、調整用遅延発生回路３の遅延設定２入力はＤ2aとなり、出力ｎ２に遅延時間Ｔpd2aが生じる。
【００３６】
（２）最大遅延時調整（ステップ９２）
図１において、上記ステップ９１でＤＬＬが位相ロックしたときに、ロック検出器６から出力される位相ロック信号により切替スイッチ７１が切り換えられ、積分器４２の出力は遅延発生回路２のスパン設定１入力に接続される。同時に切替スイッチ７２により遅延発生回路２の遅延設定１入力は最大遅延設定（Ｄ1,max）に接続される。
【００３７】
図４は図２のステップ９２の動作を説明するための要部構成図、図５（ｂ）は同タイミングチャートを示す。調整用遅延発生回路３の遅延設定２入力はＤ2aのままであり、対応する出力ｎ２の遅延時間Ｔpd2aもステップ９１から変わらない（調整用遅延発生回路３のスパン設定２入力もＳ2aで一定）。ここで、再び信号源１の出力ｎ０と調整用遅延発生回路３の出力ｎ２の位相が揃うようにＤＬＬが働いて位相ロックすると、遅延発生回路２のスパン設定１入力はＳ1bとなり、この値と遅延設定１入力の最大遅延設定（Ｄ1,max）に対応して出力ｎ１には遅延時間Ｔpd1maxが生じる。
【００３８】
（３）収束判定（ステップ９３）
ステップ９２においてＤＬＬが位相ロックしたときに、ロック検出器６から出力される位相ロック信号により、スパン設定１のＳ1bはラッチ回路８１に保持され、調整開始とともにラッチされていた初期値Ｓ1aが出力に現れる。差分演算回路８２でＳ1bとＳ1aの差分が演算され、比較回路８３で差分が基準値Ｅｒ以下となったかどうかが判定され、差分が基準値Ｅｒ以下になったときにスパン設定１は基準スパンに十分近い値になったと見做されて、スパン調整を終了する。２回目以降の調整サイクル（ステップ９１〜９３）では、前回ラッチした値が出力され、今回ラッチしたスパン設定１と前回ラッチしたスパン設定１の値の差分が差分演算器８２で演算され、比較回路８３で基準値Ｅｒと比較される。
【００３９】
スパン設定１の差分が基準値Ｅｒより大のときは、ロック検出器６のロック出力により再び上記ステップ９１の回路構成に切り替えられる。先の最小遅延時調整においては、遅延発生回路１のスパン設定１はＳ1aだったが、先の最大遅延時調整においてスパン設定１はＳ1bに変更されており、もはや信号源１の出力ｎ０と調整用遅延発生回路３の出力ｎ２の位相は一致しないので、再度上記ステップ９１〜ステップ９３が繰り返され、調整される。
【００４０】
図６は、最小遅延及び最大遅延とスパンの関係を示すタイムチャートである。図６に示したように、一般にスパン変更時の遅延時間の変化量は、最小遅延時の方が最大遅延時より小さい。上記の調整では、最大遅延時調整においてスパンが変更されるので、この最小遅延時設定、最大遅延時設定の繰り返しは必ず収束する。すなわち、図１の調整回路は、連続する調整サイクルで得たスパン設定１の差が基準値以下になるまで切替スイッチ７１，７２を切り替えて位相ロック動作を繰り返す。
【００４１】
上記でステップ９１は、遅延発生回路２の遅延設定を最小値とし、調整用遅延発生回路３の遅延設定をフィードバック回路の出力信号により制御することにより位相ロックさせる第１のステップを構成する。
【００４２】
また、ステップ９２は、遅延発生回路２の遅延設定を最大値としスパン設定をフィードバック回路の出力信号により制御することにより位相ロックさせる第２のステップを構成する。
【００４３】
上記のような構成の遅延発生回路の調整回路によれば、遅延発生回路のスパン調整が、１つの調整回路と基準信号の入力のみで可能となるので、ローコストなハードウェアで構築することができる。
【００４４】
また、ロック検出器、収束判定回路も集積することで、別途外部で判定する必要がなく、自動でスパン調整が実施できる。
【００４５】
また、収束判定回路８によって、スパン調整終了時に被調整回路を切り替えることにより、多数の遅延発生回路のスパンを高速に調整することができる。この場合、図１において、入出力端子、遅延設定端子、スパン設定端子を含む各端子を介して接続する遅延調整回路２を順次差し替えるか、スイッチで切り換えることにより、複数の遅延調整回路２についてスパン調整を行う。多数の遅延調整回路の全調整時間は、収束時間×遅延調整回路数となる。収束時間はロック時間の数倍〜数十倍（収束判定条件による）となるが、一般にロック時間は数十μsなので、外部の観測装置や判定装置を使用する場合と比べてはるかに高速に調整でき、多数の遅延発生回路を有するシステム全体のスパン調整時間が大幅に短縮される。
【００４６】
なお、上記の実施例において、積分器の出力からでなく、位相比較器の出力から直接位相ロックを検出してもよい。
【００４７】
また、ＬＳＩテスタに限らず、可変遅延発生回路の使用にあたって遅延設定スパンを調整する必要があるもの全てに適用することができる。
【００４８】
また、切替手段は切替スイッチに限らず、各種リレーや半導体スイッチなど、値を切り替えることのできる任意の手段を用いることができる。
【００４９】
また、切り替え手段における切り換えは、ロック検出器の出力に基づかなくてもよく、所定のタイミングパルスによって行わせてもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態に係る、遅延発生回路の調整回路の一実施例を示す構成ブロック図である。
【図２】図１の回路の動作説明用のフローチャートである。
【図３】図１の回路の最小遅延時調整における動作説明用の要部構成図である。
【図４】図１の回路の最大遅延時調整における動作説明用の要部構成図である。
【図５】図１の回路の動作説明用のタイミングチャートである。
【図６】最小遅延及び最大遅延とスパンの関係を示すタイムチャートである。
【図７】従来の遅延発生回路の調整回路の一例を示すブロック図である。
【符号の説明】
【００５１】
１  信号源
２  遅延発生回路
３  調整用遅延発生回路
６  ロック検出器
８  収束判定回路
４１  位相比較器
４２  積分器
７１  第１の切替手段
７２  第２の切替手段
【図１】
2009094606.tif 000003
【図２】
2009094606.tif 000004
【図３】
2009094606.tif 000005
【図４】
2009094606.tif 000006
【図５】
2009094606.tif 000007
【図６】
2009094606.tif 000008
【図７】
2009094606.tif 000009