(57)【要約】【課題】    オーバーエッチングを大きくしても、問題発生を抑制できる半導体装置及びその製造方法を提供する。【解決手段】    半導体装置は、複数の活性領域にサイドウォール絶縁膜を備えたゲート電極を持つ電界効果トランジスタを有し、素子分離領域上にゲート電極と同一材料を用いて形成された配線を有し、素子分離領域上ではサイドウォール絶縁膜が選択的に除去され、ゲート電極のシリサイド層より厚いシリサイド層が形成される。ｎチャネル電界効果トランジスタを覆って引張応力絶縁膜を、ｐチャネル電界効果トランジスタを覆って圧縮応力絶縁膜を形成する。【選択図】  図１−２
2009094439.tif 000002
【特許請求の範囲】
【請求項１】
活性領域と素子分離領域とを有する半導体基板と、
前記活性領域上及び素子分離領域上に形成された導電層と、
前記活性領域上に位置する前記導電層の上部に形成された第１シリサイド層と、
前記素子分離領域上に位置する前記導電層の上部に形成され、前記第１シリサイド層より厚い第２シリサイド層と、
前記活性領域上に位置する前記導電層の側壁を覆い、前記阻止分離領域上に位置する前記導電層の側壁の少なくとも一部を露出する側壁絶縁膜と、
を有する半導体装置。
【請求項２】
前記半導体基板上に形成され、前記導電層を覆う応力絶縁膜をさらに有する請求項１記載の半導体装置。
【請求項３】
前記応力絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記応力絶縁膜に形成され、前記第２シリサイド層に達するコンタクトホールと、
をさらに有する請求項１又は２記載の半導体装置。
【請求項４】
複数の活性領域を画定する素子分離領域を有するシリコン基板と、
前記複数の活性領域に形成された複数の電界効果トランジスタであって、それぞれ、
ポリシリコン層と、その側壁上に形成されたサイドウォール絶縁膜と、該ポリシリコン層の上部をシリサイド化して形成されたシリサイド層とを含むゲート電極構造、
前記ゲート電極構造の両側の活性領域に形成され、シリサイド層を備えたソース／ドレイン領域、
を有する複数の電界効果トランジスタと、
前記ゲート電極構造と同一材料を用いて前記素子分離領域上に形成され、前記サイドウォール絶縁膜が選択的に除去され、前記ゲート電極構造のシリサイド層より厚いシリサイド層が形成された増大シリサイド領域を有する配線と、
前記複数の電界効果トランジスタを覆って、シリコン基板上に形成された応力絶縁膜と、
前記応力絶縁膜の上方に形成された層間絶縁膜と、
前記層間絶縁膜、および前記応力絶縁膜を貫通して、前記ソース／ドレイン領域、前記配線に接続された、複数の導電性プラグと、
を有する半導体装置。
【請求項５】
前記複数の電界効果トランジスタがｎチャネル電界効果トランジスタと、ｐチャネル電界効果トランジスタとを含み、
前記応力絶縁膜が、前記ｎチャネル電界効果トランジスタを覆う引張応力絶縁膜と、前記ｐチャネル電界効果トランジスタを覆う圧縮応力絶縁膜とを含む、
請求項４記載の半導体装置。
【請求項６】
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域及び、前記素子分離領域によって画定された活性領域上に、シリコンを含むパターンを形成する工程と、
前記パターンの側壁に側壁絶縁膜を形成する工程と、
前記活性領域上の前記パターンを覆うマスクを用いて、前記素子分離領域上の前記パターンの前記側壁に形成された前記側壁絶縁膜を除去する工程と、
前記パターンを覆う金属層を形成し、前記パターンと前記金属層とを反応させることによって、前記パターンにシリサイド層を形成する工程と、
を有する半導体装置の製造方法。
【請求項７】
前記シリサイド層上に応力絶縁膜を形成する工程と、
前記応力絶縁膜上に層間絶縁膜を形成する固定と、
前記層間絶縁膜及び前記応力絶縁膜に、前記素子分離領域に位置する前記パターンに達するコンタクトホールを形成する工程と、
をさらに有する請求項６記載の半導体装置の製造方法。
【請求項８】
前記応力絶縁膜は、引張応力を有する第１応力絶縁膜と、圧縮応力を有する第２応力絶縁膜とを含む請求項６又は７記載の半導体装置の製造方法。
【請求項９】
（ａ）  シリコン基板に、複数の活性領域を画定する素子分離領域を形成する工程と、
（ｂ）  前記複数の活性領域表面にゲート絶縁膜を形成し、基板全面にポリシリコン層を堆積し、パターニングすることにより、活性領域上方に電界効果トランジスタのゲート電極を、素子分離領域上方に配線を形成する工程と、
（ｃ）  前記ゲート電極及び配線の側壁上に、サイドウォール絶縁膜を形成する工程と、
（ｄ）  前記ゲート電極、前記サイドウォール絶縁膜を介して、前記活性領域に不純物をイオン注入し、電界効果トランジスタのソース／ドレイン領域を形成する工程と、
（ｅ）  素子分離領域の選択された領域上に開口を有するマスクを用いて、前記開口内の前記サイドウォール絶縁膜を除去し、前記配線の側面を露出する工程と、
（ｆ）  前記シリコン基板上に前記ゲート電極及び前記配線を覆う金属層を形成し、熱処理を行う工程と、
（ｇ）  電界効果トランジスタを覆う応力絶縁膜を形成する工程と、
（ｈ）  前記応力絶縁膜の上方に層間絶縁膜を形成する工程と、
（ｉ）  前記層間絶縁膜、および前記応力絶縁膜を貫通して、前記配線に達するコンタクト孔を形成する工程と、
（ｊ）  前記コンタクト孔に導電性プラグを埋め込む工程と、
を含む半導体装置の製造方法。
【請求項１０】
前記工程（ａ）が、ｎチャネル電界効果トランジスタを形成するｐ型ウェル、ｐチャネルの電界効果トランジスタを形成するｎ型ウェルを選択的に形成し、
前記工程（ｄ）が、ｎ型ウェルにはｐ型不純物、ｐ型ウェルにはｎ型不純物をイオン注入し、
前記工程（ｇ）が、ｎチャネル電界効果トランジスタ上には引張応力絶縁膜、ｐチャネル電界効果トランジスタ上には圧縮応力絶縁膜を形成する、
請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と半導体装置の製造方法に関し、特にシリサイド層を有する半導体装置と半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程においては、通常絶縁ゲート（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）構造を形成し、サリサイド工程により、ゲート配線及びソース／ドレイン領域上にシリサイド層を形成し、層間絶縁膜で覆った後、層間絶縁膜を貫通してＭＯＳトランジスタのゲート配線、ソース／ドレイン領域のコンタクト面を露出するコンタクト孔を形成する。シリサイド層は、コンタクト抵抗、配線抵抗の低減に有効である。
【０００３】
深さの異なるコンタクト孔を制御性よく形成するため、ゲート配線、ソース／ドレイン領域を覆ってエッチングストッパ膜を形成し、その上に酸化シリコンの主層間絶縁膜を形成する。主層間絶縁膜のエッチングをエッチングストッパ層で停止することにより、深さの異なる孔を信頼性高く形成し、その後エッチングストッパ膜をエッチングすることでコンタクト孔を完成する。エッチングストッパ膜としては、主に引張応力を示す窒化膜が用いられる（例えば、特許文献１、特開平９−１９１０５６号）。
【０００４】
ＭＯＳトランジスタの微細化による性能向上には、限界が見えてきている。微細化以外で、ＭＯＳトランジスタの性能を向上する技術として応力による移動度向上が広く採用されるようになった。
【０００５】
特許文献２、特開２００３−８６７０８号は、応力を制御した応力制御膜を用い、ｎチャネルＭＯＳＦＥＴは引張応力を有する膜で覆い、ｐチャネルＭＯＳＦＥＴは、圧縮応力を有する膜で覆うことを提案している。
【０００６】
図５は、特許文献２の提案するＣＭＯＳ構造を概略的に示す。例えば、ｐ型のシリコン基板１１１の表面から、活性領域分離用のトレンチが形成され、酸化膜等の絶縁膜が埋め込まれて、シャロートレンチアイソレーション（ＳＴＩ）領域１１２が形成される。ＳＴＩ（分離）領域に画定された活性領域に、所望のイオン注入を行うことにより、ｎチャネルＭＯＳＦＥＴを形成するｐ型ウエル領域１１３、ｐチャネルＭＯＳＦＥＴを形成するｎ型ウエル領域１１４が形成される。
【０００７】
活性領域表面を熱酸化することにより、ゲート絶縁膜１１５が形成される。ゲート絶縁膜形成後、多結晶シリコン層を堆積することにより、ゲート電極層が形成される。レジストパターンを用いてゲート電極層、ゲート絶縁層をパターニングすることにより、ｎチャネルＭＯＳＦＥＴ用ゲート電極Ｇｎ、その下のゲート絶縁膜１１５及びｐチャネルＭＯＳＦＥＴ用ゲート電極Ｇｐ、その下のゲート絶縁膜１１５がパターニングされる。ｎチャネルＭＯＳＦＥＴ領域、ｐチャネルＭＯＳＦＥＴ領域に対して、それぞれ所望のイオン注入を行うことにより、ｎチャネルＭＯＳＦＥＴ領域においては、ｎ型エクステンション領域１２１ｎ、ｐチャネルＭＯＳＦＥＴ領域においてはｐ型エクステンション領域１２１ｐが形成される。
【０００８】
その後、シリコン酸化膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ゲート電極の側壁上にサイドウォールスペーサＳＷを形成する。サイドウォールスペーサ形成後、再びｎチャネルＭＯＳＦＥＴ領域、ｐチャネルＭＯＳＦＥＴ領域に所望導電型の不純物をイオン注入することにより、ｎチャネルＭＯＳＦＥＴ領域においてはｎ型ソース／ドレイン拡散層１２２ｎ、ｐチャネルＭＯＳＦＥＴ領域においてはｐ型ソース／ドレイン拡散層１２２ｐが形成される。
【０００９】
その後、コバルト等のシリサイド化可能な金属層を堆積し、シリサイド化反応を生じさせ、不要な金属層を除去した後、シリサイド化反応を完了させることにより、ゲート電極Ｇ及びソース／ドレイン領域１２２上にシリサイド層ＳＬを形成する。ｎチャネルＭＯＳＦＥＴ領域は、引張応力を有する窒化膜であるエッチングストッパ層１２５ｎで覆い、ｐチャネルＭＯＳＦＥＴ領域は、圧縮応力を有する窒化膜であるエッチングストッパ層１２５ｐで覆う。
【００１０】
エッチングストッパ層１２５ｎ、１２５ｐの上に、例えば酸化シリコンの絶縁膜を形成し、化学機械研磨（ＣＭＰ）により、表面を平坦化する。平坦化した表面上にコンタクトホール形状の開口を有するレジストパターンを形成し、絶縁膜をエッチングする。このエッチングは窒化シリコンのエッチングストッパ層１２５ｎ、１２５ｐでストップする。ゲート配線層に対するコンタクト孔、基板のソース／ドレイン領域に対するコンタクト孔のように深さの異なるコンタクト孔を精度良く形成することができる。その後、エッチングストッパ層をエッチングしてコンタクトホールを完成する。コンタクトホール内にＴｉ膜、ＴｉＮ膜をスパッタリング等で形成し、Ｗ層をＣＶＤで形成することにより、コンタクトホールを埋める導電性プラグを形成する。
【００１１】
このような構成により、エッチングストッパ層を用いて、ｎチャネルＭＯＳＦＥＴ領域には引張応力を付与し、ｐチャネルＭＯＳＦＥＴ領域には圧縮応力を付与することができる。これらの応力により、ＭＯＳＦＥＴの特性は向上する。
【００１２】
特許文献３、特開２００４−１７００３７号（参照によりここに取り込む）は、サイドウォールスペーサの両側下方に形成されたソース／ドレイン領域を掘り下げて、リセスを形成し、リセスを埋め込んで絶縁性応力膜を形成することを提案する。
【００１３】
Ｓｉ−Ｇｅ混晶はＳｉより格子定数が大きく、Ｓｉのソース／ドレイン領域上にＳｉ−Ｇｅ混晶をエピタキシャル成長すると、間に挟まれたチャネル領域のＳｉ領域に圧縮応力を印加することができる。Ｓｉ−Ｃ混晶はＳｉより格子定数が小さく、Ｓｉのソース／ドレイン領域上にＳｉ−Ｃ混晶をエピタキシャル成長すると、チャネル領域のＳｉ領域に引張応力を印加することができる。ＭＯＳトランジスタのソース／ドレイン領域を掘り下げ、格子定数の異なるエピタキシャル結晶を成長することにより応力を印加し、キャリアの移動度を向上することもできる（例えば、特許文献４、特願２００６−２９０７７３号、米国特許出願１１／７９７，２５３号、（参照によりここに取り込む）。
【００１４】
ゲート電極を含む多結晶シリコン配線全体をシリサイド化するフルシリサイデーションも提案されている（たとえば、Ｐ．  Ｒａｎａｄｅ  ｅｔ  ａｌ：ＩＥＤＭ２００５，ｐ２２７−２３０）。活性領域のソース／ドレイン領域表面のシリサイド化は別工程で行なう。低抵抗のゲート配線を得る有効な技術である。ただし、多結晶シリコン層が消滅するので、トランジスタの閾値制御に新たな技術を必要とする。
【００１５】
【特許文献１】特開平９−１９１０５６号公報
【特許文献２】特開２００３−８６７０８号公報
【特許文献３】特開２００４−１７００３７号公報
【特許文献４】特願２００６−２９０７７３号、米国特許出願１１／７９７，２５３号
【非特許文献１】Ｐ．  Ｒａｎａｄｅ  ｅｔ  ａｌ：ＩＥＤＭ２００５，ｐ２２７−２３０  同一活性領域上に近接して２つのゲート電極が形成され、中間の基板表面にソース／ドレインコンタクトを形成することがある。高集積化のためにはゲート電極の間隔はできるだけ狭くしたいが、狭くしすぎると、ゲート電極を覆ってコンタクトエッチングストッパ層を形成した時、両側からのコンタクトエッチングストッパ層が接し、狭い空間を埋めた厚い層を形成してしまうことがある。
【００１６】
ＣＭＯＳ半導体装置において、ＮＭＯＳトランジスタ上に引張応力窒化シリコン膜、ＰＭＯＳトランジスタ上に圧縮応力膜を形成し、境界においてはこれら２種の応力膜を重ね合わせることがある。ＮＭＯＳトランジスタのゲート電極、ＰＭＯＳトランジスタのゲート電極を、連続した１本のポリシリコン配線で形成し、中間で引き出し配線を接続することがある。引き出し配線の接続部が応力窒化シリコン膜の重なり部分と重なると、エッチングすべきコンタクトエッチストッパ膜の厚さの分布が大きくなってしまう。
【００１７】
このような場合、エッチングが不十分だとコンタクト不良を起こすことがある。コンタクトの信頼性を確保するには、コンタクトエッチングストッパ層のエッチングマージン（オーバーエッチング量）を大きくする必要が生じる。しかし、エッチング時間を長くすると、適切にエッチングが行われた領域で過度のエッチングが行われることになる。過度のエッチングでコンタクトホール下方のシリサイド領域が消滅してしまうと、コンタクト抵抗の増大、コンタクト不良発生の原因となる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、信頼性高く、高性能の、シリサイド層を備えたゲート配線を有する半導体装置及びその製造方法を提供することである。
【００１９】
本発明の他の目的は、オーバーエッチング量を大きくしても、問題発生を抑制できる半導体装置及びその製造方法を提供することである。
【００２０】
本発明の他の目的は、信頼性高いコンタクトを形成でき、かつ応力利用による移動度向上を可能とした半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明の１観点によれば、
活性領域と素子分離領域とを有する半導体基板と、
前記活性領域上及び素子分離領域上に形成された導電層と、
前記活性領域上に位置する前記導電層の上部に形成された第１シリサイド層と、
前記素子分離領域上に位置する前記導電層の上部に形成され、前記第１シリサイド層より厚い第２シリサイド層と、
前記活性領域上に位置する前記導電層の側壁を覆い、前記阻止分離領域上に位置する前記導電層の側壁の少なくとも一部を露出する側壁絶縁膜と、
を有する半導体装置
が提供される。
【００２２】
本発明の他の観点によれば、
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域及び、前記素子分離領域によって画定された活性領域上に、シリコンを含むパターンを形成する工程と、
前記パターンの側壁に側壁絶縁膜を形成する工程と、
前記活性領域上の前記パターンを覆うマスクを用いて、前記素子分離領域上の前記パターンの前記側壁に形成された前記側壁絶縁膜を除去する工程と、
前記パターンを覆う金属層を形成し、前記パターンと前記金属層とを反応させることによって、前記パターンにシリサイド層を形成する工程と、
を有する半導体装置の製造方法
が提供される。
【発明の効果】
【００２３】
シリサイド層を厚くすることにより、配線抵抗は低くなり、オーバーエッチによってシリサイド層が消滅する可能性が減少する。
【００２４】
ゲート電極はポリサイド構造を確保することにより、閾値制御を信頼性高く行うことができる。
【発明を実施するための最良の形態】
【００２５】
図４は、排他的ＮＯＲ回路の回路図を示す。右側に、２つのＮＭＯＳトランジスタが並列接続され、１つの共通接続点４０１が１つのＰＭＯＳトランジスタに直列接続された構成が２つ並んで示されている。左側には、２つのＰＭＯＳトランジスタが並列接続され、１つの共通接続点４０２が１つのＮＭＯＳトランジスタに直列接続された構成が示されている。このような並列接続トランジスタは、半導体ウエハ上では、２つのゲート電極とその中間、及びその両側に形成したソース／ドレイン領域で実現することができる。
【００２６】
同一導電型の２つの並列トランジスタの占有面積を小さくしようとすると、２つのトランジスタ（２本のゲート電極）間の距離も小さくなる。ＣＭＯＳ回路においては、逆導電型のトランジスタを接続することが必要である。限定的ではないが、このようなＣＭＯＳ回路を例にとって、説明をする。以下、図面を参照して、本発明の実施例を説明する。
【００２７】
図１Ａ〜１Ｐは、ＣＭＯＳ半導体装置の製造方法の主要工程を示す半導体基板の断面図である。
【００２８】
図１Ａに示すように、例えばｐ型の、シリコン基板（ウエハ）１１の表面を熱酸化してバッファ酸化膜１２を形成し、その上に例えばシラン系材料とアンモニアをソースガスとして用いたＣＶＤで窒化シリコン膜１３を堆積する。窒化シリコン膜１３は、シリコン基板１１にトレンチ（溝）をエッチングする時のハードマスクとなり、酸化シリコン膜でトレンチを埋め戻した後の化学機械研磨（ＣＭＰ）工程においてはストッパとして機能する。窒化シリコン膜１３の上に、素子分離領域形状の開口を有するレジストパターンＰＲ１を形成する。レジストパターンＰＲ１をエッチングマスクとして窒化シリコン膜１３をＣＨＦ３，Ａｒ、Ｏ２を含むガスでエッチングする。続いて、バッファ酸化膜１２、シリコン基板１１をＣｌ２，Ｏ２，Ｎ２を含むガスでエッチングして素子分離領域形状のトレンチ（溝）Ｔを形成する。なお、レジストパターンＰＲ１は窒化シリコン膜１３のエッチング後は消滅していてもよいし、除去してもよい。エッチング工程終了後は、残っていないようにする。
【００２９】
図１Ｂに示すように、必要に応じてトレンチ内面を熱酸化した後、誘導結合を用いた高密度プラズマ（ＨＤＰ）ＣＶＤにより、ソースガスとしてシラン（ＳｉＨ４），酸素（Ｏ２）を用いて、トレンチＴを埋め戻すように酸化シリコン膜１４を堆積する。ＨＤＰ−ＣＶＤの代わりに、電子サイクロトロン共鳴プラズマを用いたＣＶＤを用いてもよい。テトラエトキシシラン（ＴＥＯＳ），オゾン（Ｏ３）をソースガスとして熱ＣＶＤで酸化シリコン膜を形成することもできる。後に行われる希フッ酸洗浄工程の耐性の点からは、ＨＤＰ−ＣＶＤが好ましい。
【００３０】
化学機械研磨（ＣＭＰ）により、窒化シリコン膜１３より上の酸化シリコン膜を研磨して除去する。ＣＭＰにおいて、窒化シリコン膜１３はストッパとして機能する。研磨により一旦平坦な面が形成される。
【００３１】
リン酸ボイル（熱リン酸）によるウエットエッチングで窒化シリコン膜１３を除去する。希フッ酸によるウエットエッチングでバッファ酸化膜１２も除去する。露出した活性領域のシリコン表面を熱酸化して、イオン注入用犠牲酸化膜を形成する。
【００３２】
レジストマスクでＮＭＯＳ領域と、ＰＭＯＳ領域を分け、犠牲酸化膜を介してシリコン基板中にウェル形成、チャネルストップ形成、チャネル（閾値調整層）形成等のイオン注入を行ない、ｎ型ウェルＮＷ，ｐ型ウェルＰＷを形成する。その後犠牲酸化膜を希フッ酸で除去する。
【００３３】
図１Ｃに示すように、活性領域表面を熱酸化して厚さ３ｎｍ以下の酸化シリコン膜を形成し、高温、プラズマなどを利用して窒素を導入し、窒化酸化シリコンのゲート絶縁膜１６を形成する。ゲート絶縁膜１６の上に、シラン等をソースガスとした熱ＣＶＤにより、厚さ８０ｎｍ〜１５０ｎｍ程度,例えば厚さ１００ｎｍの多結晶シリコン膜１７を６００℃で堆積する。
【００３４】
多結晶シリコン膜１7上にゲート配線（ゲート電極を含む）形状を有するレジストパターンＰＲ２を形成し、レジストパターンＰＲ２をエッチングマスクとし、Ｃｌ２，ＨＢｒ，ＣＦ４を含むガスで多結晶シリコン膜１７を反応性イオンエッチング（ＲＩＥ）で異方性イオンエッチングする。ゲート電極及びゲート配線のエッチング後、レジストパターンＰＲ２は除去する。
【００３５】
ウエハ上の配線の最小線幅を４０ｎｍとする時、ゲート配線幅は例えば最小線幅の４０ｎｍとする。後のシリサイド工程において、両側面からシリサイド反応を進行させ、中央で合体して全幅をシリサイド化し、フルシリサイデーションを行うことが容易になる。
【００３６】
図１Ｄに示すように、活性領域上にゲート電極、素子分離領域上にゲート配線が形成される。なお、右側のゲート配線が幅広く示されているのは、図２を参照して以下に説明するように、断面方向が折れ曲がっているためである。
【００３７】
図２は、トランジスタ構造を形成したシリコン基板の上面図を示す。酸化シリコン膜１４で形成された素子分離領域ＳＴＩが、左側に２つのｐ型ウェルＰＷ，右側に１つのｎ型ウェルＮＷを画定している。図中縦方向に５本の導電層であるポリシリコンゲート配線Ｇが配置されている。左から３本目（中央）のゲート配線は、上側でｐ型ウェルＰＷを横断してＮＭＯＳトランジスタのゲートを構成し、下側でｎ型ウェルＮＷを横断してＰＭＯＳトランジスタのゲートを構成する。後の工程で形成するサイドウォール絶縁膜ＳＷが、ゲート配線の両側に形成されている。素子分離領域ＳＴＩ上、コンタクトホールを形成すべき位置を含む領域内で、選択的にサイドウォール絶縁膜が除去されている。
【００３８】
破線Ｉ−Ｉが図１Ａ〜１Ｐの断面方向に相当する。全体的にゲート配線と交差する方向であるが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの接続部を示すため、一部中央のゲート配線に沿った断面としている。
【００３９】
図１Ｄに戻って、レジストマスクを用いて、ｐ型ウェルＰＷ，ｎ型ウェルＮＷに対して選択的にポケット（ないしハロ）領域Ｐｋ、エクステンション領域Ｅｘのイオン注入を行なう。ポケット領域のイオン注入は、ｐ型ウェルＰＷに対してはｐ型不純物例えばＩｎないしＢを、ｎ型ウェルＮＷに対してはｎ型不純物例えばＡｓないしＰを、基板法線から傾けた４方向からイオン注入する。エクステンション領域のイオン注入は、浅い接合を形成するように低加速エネルギで、ｐ型ウェルＰＷに対してはｎ型不純物例えばＡｓないしＰを、ｎ型ウェルＮＷに対してはｐ型不純物例えばＩｎないしＢを、基板法線方向からイオン注入する。ＮＭＯＳトランジスタのｎ型エクステンション領域Ｅｘｎ、ＰＭＯＳトランジスタのｐ型エクステンション領域Ｅｘｐが、ウェルと同導電型のポケット領域Ｐｋに包まれるように形成される。
【００４０】
図１Ｅに示すように、サイドウォール絶縁膜ＳＷを形成する。エクステンション領域の不純物の熱拡散を抑えるため、サイドウォールの形成はできるだけ低温で行うことが望ましい。例えば、Ｓｉソースガスとしてビスターシャルブチルアミノシラン（ＳｉＨ２（ＮＨ−Ｃ４Ｈ９）２、ＢＴＢＡＳ）を６０ｓｃｃｍ、Ｏソースガスとして酸素を２４０ｓｃｃｍ流し、温度５３０℃、圧力２０ＰａのＣＶＤで、厚さ約３０ｎｍの酸化シリコン膜を堆積する。この酸化シリコン膜をＣ４Ｆ８，Ａｒを含むガスを用いた反応性イオンエッチング（ＲＩＥ）にて異方性エッチングして平坦部表面からは除去し、ゲート電極（ゲート配線を含む）側壁上にのみサイドウォール絶縁膜ＳＷとして残す。
【００４１】
なお、サイドウォール絶縁膜は上記のものに限らない。例えば、酸化シリコン膜の代わりに窒化シリコン膜を用いてもよい。たとえば、ＳｉソースガスとしてＳｉ２Ｈ２Ｃｌ２，ＳｉＨ４，Ｓｉ２Ｈ６等、ＮソースガスとしてＮＨ３を用い、４００℃〜７００℃程度の温度のＣＶＤで窒化シリコン膜を堆積できる。ＢＴＢＡＳとＮＨ３をソースガスとしてもよい。
【００４２】
サイドウォール絶縁膜ＳＷを形成した後、レジストマスクを用いて、ｐ型ウェルＰＷ，ｎ型ウェルＮＷに対して選択的に高濃度で深いソース／ドレイン領域ＳＤのイオン注入を行なう。ｐ型ウェルのＮＭＯＳトランジスタに対してはｎ型不純物、Ｐを、ｎ型ウェルのＰＭＯＳトランジスタに対してはｐ型不純物、Ｂを、イオン注入し、ＲＴＡ（rapid thermal anneal）熱処理でイオン注入した不純物を活性化し、ｎ型ソース／ドレイン領域ＳＤｎ、ｐ型ソース／ドレイン領域ＳＤｐを形成する。
【００４３】
図１Ｆに示すように、サイドウォール絶縁膜を除去する領域を開口するレジストマスクＰＲ３を形成する。例えば、コンタクトホールを形成する可能性のある領域からサイドウォール絶縁膜を除去する。酸化シリコンのサイドウォール絶縁膜の除去は、例えば希フッ酸によるウエットエッチングで行うことができる。素子分離領域がＨＤＰ酸化膜であり、サイドウォール絶縁膜がＢＴＢＡＳを用いて作成した酸化シリコン膜である場合、ＨＦ：Ｈ２Ｏ＝１：２００の希フッ酸水溶液のウエットエッチングのエッチレートはサイドウォール絶縁膜に対して２〜３倍高く、サイドウォール絶縁膜が優先的にエッチされる。なお、ウエットエッチングに代え、ＣＦ４とＯ２の混合ガスによるケミカルドライエッチングを行ってもよい。
【００４４】
サイドウォール絶縁膜除去領域を増大シリサイド領域と呼ぶ。サイドウォ−ル絶縁膜は、主に、１）イオン注入領域をゲート電極から離す、２）ゲート電極側面を絶縁保護し、ゲート電極の段差に対するカバレッジを改善する、機能を有する。素子分離領域にはイオン注入は行なわれないので１）の機能は元々なく、ポリシリコン配線からサイドウォール絶縁膜を除去しても、２）の機能が変化するだけである。その後、窒化シリコン膜などの応力絶縁膜を堆積する場合は、絶縁保護の機能は応力絶縁膜によって与えられる。カバレッジに問題が生じなければ、サイドウォール絶縁膜は除去してもよいことになる。
【００４５】
サイドウォール絶縁膜を除去してポリシリコン配線の側面を露出すると、その後のシリサイド化工程において、上面からのシリサイド化と共に、側面からのシリサイド化も可能となる。上面からのみシリサイド化が生じるゲート電極と較べて、より厚いシリサイド層が形成でき、配線抵抗を減少し、上面からのオーバーエッチに対する耐性を向上できる。
【００４６】
図１Ｇは、増大シリサイド領域においてサイドウォール絶縁膜を除去し、その後レジストパターンＰＲ３を除去した状態を示す。図２は、この状態の上面図である。この状態で、シリサイド化工程を行う。
【００４７】
図１Ｈに示すように、基板上にニッケル層２０を、基板法線から傾いた複数の斜め方向からのスパッタリングで堆積し、多結晶シリコン配線層の側面上の厚さが２０ｎｍ〜４０ｎｍになるようにする。
【００４８】
図１Ｉに示すように、Ａｒなどの不活性ガス雰囲気中で、０．３Ｐａ〜１０Ｐａの圧力下で、２２０℃〜２７０℃の温度で１２０秒〜３００秒間、好ましくは２４０℃の温度で１２０秒〜２００秒間熱処理をすると、露出していたシリコン面にダイニッケルシリサイド（Ｎｉ２Ｓｉ）を主成分とするニッケルシリサイド層が形成される。続いてＳＰＭ（硫酸／過酸化水素水混合液）でウォッシュアウトし、未反応ニッケルを除去する。さらに、必要に応じて、不活性雰囲気中、２００℃〜４００℃の温度で３０秒〜６００秒間熱処理を行って、シリサイドを低抵抗化する。この工程では、ニッケルモノシリサイドに変換する。
【００４９】
ニッケル層／シリコン層の各界面から２０ｎｍ以上の厚さのシリサイド反応を生じさせると、サイドウォール絶縁膜を除去した配線幅４０ｎｍのシリコン配線の全幅がシリサイド化され、シリサイド配線２３となる。高さ方向に関しても、シリコン配線の全側面に２０ｎｍ以上のニッケル層を形成したので、シリコン配線の全高さをシリサイド化（フルシリサイデーション）できる。サイドウォール絶縁膜を除去していないシリコン配線（ゲート電極を含む）においては、上面から約２０ｎｍ以上のシリサイド層２１が形成されるが、その下方には多結晶シリコン層１７が残り、ポリサイドゲート電極が形成される。ソース／ドレイン領域の露出した表面にもシリサイド層２２が形成される。しかし、シリコン配線の総厚をシリサイド化することは必須ではない。活性領域上のゲート電極が有するシリサイド層よりも厚いシリサイド層を増大シリサイド領域のシリコン配線に形成することによって、配線抵抗（少なくともその増加）を抑えることができる。また、配線へのコンタクトホール形成を安定して行うことができる。
【００５０】
図１Ｊに示すように、基板全面に、引張応力を有する窒化シリコン膜２６をＣＶＤで堆積する。例えば、平行平板型プラズマＣＶＤ装置を用い、ＳｉＨ４，ＳｉＨ２Ｃｌ２，Ｓｉ２Ｈ４，Ｓｉ２Ｈ６等のシラン系ガスを５ｓｃｃｍ〜５０ｓｃｃｍ、ＮＨ３ガスを５００ｓｃｃｍ〜１００００ｓｃｃｍ、窒素、アルゴン、ヘリウム等をキャリアガスとして５００ｓｃｃｍ〜１００００ｓｃｃｍ供給し、圧力０．１Ｔｏｒｒ〜４００Ｔｏｒｒ、温度２００℃〜４５０℃で、窒化シリコン膜２６を厚さ６０ｎｍ程度堆積する。窒化シリコン膜２６の上に、エッチストッパとして機能する、酸化シリコン膜２７を成膜する。例えば、ＳｉＨ４ガスとＯ２ガスを用いた４００℃のプラズマＣＶＤで、５ｎｍ〜１０ｎｍの酸化シリコン膜を堆積する。
【００５１】
図１Ｋに示すように、ＮＭＯＳトランジスタ領域をレジストマスクＰＲ４で覆い、Ｃ４Ｆ８，Ａｒ，Ｏ２等のガスを用いた反応性イオンエッチング（ＲＩＥ）により、ＰＭＯＳトランジスタ領域上の酸化シリコン膜２７、引張応力窒化シリコン膜２６を除去する。
【００５２】
図１Ｌに示すように、レジストマスクＰＲ４を除去した後、基板全面に圧縮応力を有する窒化シリコン膜２９をＣＶＤで堆積する。例えばメチルシラン系ガス（ＣＨ３）４Ｓｉ、または（ＣＨ３）３ＳｉＨを１００ｓｃｃｍ〜１０００ｓｃｃｍ、ＮＨ３ガスを５００ｓｃｃｍ〜１００００ｓｃｃｍ、窒素、アルゴン、ヘリウム等をキャリアガスとして５００ｓｃｃｍ〜１００００ｓｃｃｍ供給し、圧力２Ｔｏｒｒ〜１０Ｔｏｒｒ，温度４００℃〜７００℃、ＲＦパワー１００Ｗ〜１０００Ｗで、窒化シリコン膜２９を厚さ６０ｎｍ成膜する。
【００５３】
図１Ｍに示すように、ＰＭＯＳトランジスタ領域をレジストマスクＰＲ５で覆い、Ｃ４Ｆ８，Ａｒ，Ｏ２等のガスを用いた反応性イオンエッチングにより、ＮＭＯＳトランジスタ領域上の圧縮応力窒化シリコン膜２９を除去する。このエッチングにおいて、酸化シリコン膜２７は、エッチングストッパとして機能し、その下の窒化シリコン膜２６を保護する。その後、レジストマスクＰＲ５は除去する。
【００５４】
図１Ｎに示すように、テトラエトキシシラン（ＴＥＯＳ）をソースガスとしたプラズマＣＶＤにより、酸化シリコン膜３０を厚さ６００ｎｍ程度基板全面に堆積し、表面をＣＭＰにより平坦化する。
【００５５】
図１Ｏに示すように、酸化シリコン膜３０の上に、コンタクトホール形状の開口を有するレジストパターンＰＲ６を形成する。レジストパターンＰＲ６をエッチングマスクとし、まずＣＦ４とＨ２を主体とするエッチングガスを用いて、酸化シリコン膜３０の反応性イオンエッチングを行なう。続いて、Ｃ４Ｆ８、Ａｒ、Ｏ２を主体とするエッチングガスを用いて酸化シリコン膜２７をエッチングする。
【００５６】
レジストパターンＰＲ６を除去し、ＣＨＦ３を主体とするエッチングガスを用いて、窒化シリコン膜２６，２９をエッチングし、シリコン表面を露出させる。この時、窒化シリコン膜のエッチングにおけるエッチングオーバー量を、例えば１５０％〜２００％とする。
【００５７】
このようにして、ＮＭＯＳトランジスタの単独ソース／ドレイン領域に対するコンタクトホールＣＨ１，素子分離領域上の単一応力絶縁膜に覆われたゲート配線に対するコンタクトホールＣＨ２，素子分離領域上のデュアル応力絶縁膜に覆われたゲート配線に対するコンタクトホールＣＨ３、並列ＰＭＯＳトランジスタの相互接続点に対するコンタクトホールＣＨ４を形成する。
【００５８】
コンタクトホールＣＨ１は深いが、エッチングストッパ層が異常に厚くなることはない。コンタクトホールＣＨ２は、浅く、かつエッチングストッパ層が異常に厚くなることはない。コンタクトホールＣＨ３は、浅いが、エッチングストッパ層が重なっていると、エッチングストッパ層の全厚さは著しく厚くなる。コンタクトホールＣＨ４は、深く、且つエッチングストッパ層が異常に厚くなる可能性がある。エッチングストッパ層は、エッチングレートが低い材料で形成される場合が多く、全くエッチングされないわけではない。深いコンタクト孔をエッチングするとき、浅いコンタクト孔はエッチングストッパ層より深くならないが、エッチングストッパ層が薄くなることはある。エッチングストッパ層のエッチングでオーバーエッチを大きくすれば、エッチングストッパ層の下地が過度にエッチングされることになる。このような下地に対する過度のエッチングは、コンタクトホールＣＨ２で最も起きやすく、コンタクトホールＣＨ１で次に起きやすいであろう。
【００５９】
コンタクトホールＣＨ２とＣＨ４を比較すると、ＣＨ２は浅く、エッチングストッパのエッチングを妨げる原因もない。ＣＨ４に厚いエッチングストッパが形成されている場合、ＣＨ４に大きなオーバーエッチング量を必要とする。このオーバーエッチング中、ＣＨ２は過度にエッチングされる。シリサイド層を厚くしておくことにより、シリサイド層の消滅を防止できる。同様の状況はＣＭＯＳに限らず、生じる。
【００６０】
コンタクトホールＣＨ２とＣＨ３を比較すると、ＣＨ２は単一応力絶縁膜に覆われているが、ＣＨ３はデュアル応力絶縁膜に覆われている。ＣＨ３に大きなオーバーエッチング量を必要とする。このオーバーエッチング中、ＣＨ２は過度にエッチングされる。シリサイド層を厚くしておくことにより、シリサイド層の消滅を防止できる。デュアル応力絶縁膜は、ＣＭＯＳの構成要素である。
【００６１】
図１Ｐに示すように、ＴｉとＴｉＮをスパッタリングし、Ｗ膜をＣＶＤで成長して、コンタクトホール内に導電性プラグ３２を形成する。表面上の不要金属層はＣＭＰで除去する。必要に応じて、絶縁層形成、配線埋め込みを繰り返し、多層ダマシン配線を形成する。このようにして、半導体装置を完成する。
【００６２】
なお、図１Ｈの工程において、複数の斜め方向からシリサイド金属を堆積してシリコン配線側面にも均一厚の金属層を形成したが、簡略化した方法を行うこともできる。
【００６３】
図１Ｑは、基板上方から法線方向に沿ってシリサイド金属を堆積した場合を示す。サイドウォール絶縁膜を除去したシリコン配線は側面が露出している。スパッタリングされた金属はある拡がりを持って飛来し、上面から側面上部に堆積する。この側面部分も利用してシリサイド化を行うことにより、サイドウォール絶縁膜を備えたゲート電極のシリサイド層より厚いシリサイドを形成することができる。
【００６４】
コンタクトホールの形成が容易でない状況に対しても、オーバーエッチング量を大きくすることにより、確実にコンタクトホールを形成する。過度のオーバーエッチングにさらされ得る配線には厚いシリサイド層を形成することにより、安定したコンタクト特性を確保できる。
【００６５】
図３Ａ，３Ｂは、増大シリサイド領域を設定する２つの典型的な基準を示す。
【００６６】
図３Ａに示すように、素子分離領域ＳＴＩが活性領域ＡＲ１，ＡＲ２を画定し、活性領域ＡＲ１，ＡＲ２を横断してゲート配線ＧＷ１が配置される。２つの活性領域の中間で、ゲート配線ＧＷ１は上層配線に接続される。この接続位置を含む領域に増大シリサイド領域ＩＳが設定される。
【００６７】
図３Ｂにおいては、活性領域から所定距離以上はなれた領域を全て増大シリサイド領域に設定する。この増大シリサイド領域内でゲート配線の接続位置が選択される。ゲート配線ＧＷ２，ＧＷ３は接続点を持たないが、サイドウォール絶縁膜を備えず、従って占有面積が小さく、高密度に配置されている。
【００６８】
素子分離領域上の多結晶シリコン配線の主要部分をフルシリサイデーションすれば、配線抵抗を大きく低減できる。この場合もゲート電極はポリサイド構造を保つので、信頼性高く、高精度に閾値制御を行うことができる。
【００６９】
以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば、シリサイド金属はニッケルに限らない。ニッケル、チタン、コバルト、白金、これらの金属の合金からシリサイド金属を選択することができる。導電性プラグの主導電体はＷに限らない。Ｃｕ等を用いることもできる。素子分離領域を、ＳＴＩの代わりに、ＬＯＣＯＳ（local oxidation of silicon）で形成してもよい。その他、種々の変形、改良、置換、組み合わせ等が可能なことは、当業者に自明であろう。
【００７０】
以下、本発明の特徴を付記する。
【００７１】
（付記１）
活性領域と素子分離領域とを有する半導体基板と、
前記活性領域上及び素子分離領域上に形成された導電層と、
前記活性領域上に位置する前記導電層の上部に形成された第１シリサイド層と、
前記素子分離領域上に位置する前記導電層の上部に形成され、前記第１シリサイド層より厚い第２シリサイド層と、
前記活性領域上に位置する前記導電層の側壁を覆い、前記阻止分離領域上に位置する前記導電層の側壁の少なくとも一部を露出する側壁絶縁膜と、
を有する半導体装置。
【００７２】
（付記２）
前記導電層は前記活性領域においてゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極である付記１記載の半導体装置。
【００７３】
（付記３）
前記半導体基板上に形成され、前記導電層を覆う応力絶縁膜をさらに有する付記１又は２記載の半導体装置。
【００７４】
（付記４）
前記応力絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜及び前記応力絶縁膜に形成され、前記第２シリサイド層に達するコンタクトホールと、
をさらに有する付記１〜３のいずれか１項記載の半導体装置。
【００７５】
（付記５）
複数の活性領域を画定する素子分離領域を有するシリコン基板と、
前記複数の活性領域に形成された複数の電界効果トランジスタであって、それぞれ、
ポリシリコン層と、その側壁上に形成されたサイドウォール絶縁膜と、該ポリシリコン層の上部をシリサイド化して形成されたシリサイド層とを含むゲート電極構造、
前記ゲート電極構造の両側の活性領域に形成され、シリサイド層を備えたソース／ドレイン領域、
を有する複数の電界効果トランジスタと、
前記ゲート電極構造と同一材料を用いて前記素子分離領域上に形成され、前記サイドウォール絶縁膜が選択的に除去され、前記ゲート電極構造のシリサイド層より厚いシリサイド層が形成された増大シリサイド領域を有する配線と、
前記複数の電界効果トランジスタを覆って、シリコン基板上に形成された応力絶縁膜と、
前記応力絶縁膜の上方に形成された層間絶縁膜と、
前記層間絶縁膜、および前記応力絶縁膜を貫通して、前記ソース／ドレイン領域、前記配線に接続された、複数の導電性プラグと、
を有する半導体装置。
【００７６】
（付記６）
前記増大シリサイド領域においては、前記サイドウォール絶縁膜が前記ポリシリコン層の側壁の全高さに亘って除去されている付記５記載の半導体装置。
【００７７】
（付記７）
前記増大シリサイド領域においては、配線の全厚さ、全幅に亘って前記シリサイド層が形成されている付記６記載の半導体装置。
【００７８】
（付記８）
前記複数の電界効果トランジスタがｎチャネル電界効果トランジスタと、ｐチャネル電界効果トランジスタとを含み、
前記応力絶縁膜が、前記ｎチャネル電界効果トランジスタを覆う引張応力絶縁膜と、前記ｐチャネル電界効果トランジスタを覆う圧縮応力絶縁膜とを含む、
付記５〜７のいずれか１項記載の半導体装置。
【００７９】
（付記９）
前記引張応力絶縁膜、前記圧縮応力絶縁膜が窒化シリコン膜であり、前記層間絶縁膜が酸化シリコン膜である付記８記載の半導体装置。
【００８０】
（付記１０）
前記引張応力絶縁膜、前記圧縮応力絶縁膜が、前記配線上で重なりを有するように形成されている付記８または９記載の半導体装置。
【００８１】
（付記１１）
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域及び、前記素子分離領域によって画定された活性領域上に、シリコンを含むパターンを形成する工程と、
前記パターンの側壁に側壁絶縁膜を形成する工程と、
前記活性領域上の前記パターンを覆うマスクを用いて、前記素子分離領域上の前記パターンの前記側壁に形成された前記側壁絶縁膜を除去する工程と、
前記パターンを覆う金属層を形成し、前記パターンと前記金属層とを反応させることによって、前記パターンにシリサイド層を形成する工程と、
を有する半導体装置の製造方法。
【００８２】
（付記１２）
前記パターンは、前記活性領域において、ゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極である付記１１記載の半導体装置の製造方法。
【００８３】
（付記１３）
前記シリサイド層上に応力絶縁膜を形成する工程と、
前記応力絶縁膜上に層間絶縁膜を形成する固定と、
前記層間絶縁膜及び前記応力絶縁膜に、前記素子分離領域に位置する前記パターンに達するコンタクトホールを形成する工程と、
をさらに有する付記１１又は１２に記載の半導体装置の製造方法。
【００８４】
（付記１４）
前記応力絶縁膜は、引張応力を有する第１応力絶縁膜と、圧縮応力を有する第２応力絶縁膜とを含む付記１１〜１３のいずれか１項記載の半導体装置の製造方法。
【００８５】
（付記１５）
（ａ）  シリコン基板に、複数の活性領域を画定する素子分離領域を形成する工程と、
（ｂ）  前記複数の活性領域表面にゲート絶縁膜を形成し、基板全面にポリシリコン層を堆積し、パターニングすることにより、活性領域上方に電界効果トランジスタのゲート電極を、素子分離領域上方に配線を形成する工程と、
（ｃ）  前記ゲート電極及び配線の側壁上に、サイドウォール絶縁膜を形成する工程と、
（ｄ）  前記ゲート電極、前記サイドウォール絶縁膜を介して、前記活性領域に不純物をイオン注入し、電界効果トランジスタのソース／ドレイン領域を形成する工程と、
（ｅ）  素子分離領域の選択された領域上に開口を有するマスクを用いて、前記開口内の前記サイドウォール絶縁膜を除去し、前記配線の側面を露出する工程と、
（ｆ）  前記シリコン基板上に前記ゲート電極及び前記配線を覆う金属層を形成し、熱処理を行う工程と、
（ｇ）  電界効果トランジスタを覆う応力絶縁膜を形成する工程と、
（ｈ）  前記応力絶縁膜の上方に層間絶縁膜を形成する工程と、
（ｉ）  前記層間絶縁膜、および前記応力絶縁膜を貫通して、前記配線に達するコンタクト孔を形成する工程と、
（ｊ）  前記コンタクト孔に導電性プラグを埋め込む工程と、
を含む半導体装置の製造方法。
【００８６】
（付記１６）
前記工程（ａ）は、前記シリコン基板に溝を形成する工程と、前記溝内に酸化シリコン膜を堆積する工程を含む付記１５記載の半導体装置の製造方法。
【００８７】
（付記１７）  
前記工程（ｃ）は、ビスターシャルブチルアミノシランを用いて、前記酸化シリコン膜を堆積する工程、該酸化シリコン膜を異方性エッチングして前記サイドウォール絶縁膜に加工する工程を含み、前記工程（ｅ）は、希フッ酸水溶液を用いて前記酸化シリコン膜の前記サイドウォール絶縁膜を除去する工程を含む付記１５または１６記載の半導体装置の製造方法。
【００８８】
（付記１８）
前記工程（ｇ）は、シラン系ガスを用いて引張応力窒化シリコン膜を堆積する工程と、メチルシラン系ガスを用いて圧縮応力窒化シリコン膜を堆積する工程と、を含む付記１５〜１７のいずれか１項記載の半導体装置の製造方法。
【００８９】
（付記１９）
前記工程（ａ）が、ｎチャネル電界効果トランジスタを形成するｐ型ウェル、ｐチャネルの電界効果トランジスタを形成するｎ型ウェルを選択的に形成し、
前記工程（ｄ）が、ｎ型ウェルにはｐ型不純物、ｐ型ウェルにはｎ型不純物をイオン注入し、
前記工程（ｇ）が、ｎチャネル電界効果トランジスタ上には引張応力絶縁膜、ｐチャネル電界効果トランジスタ上には圧縮応力絶縁膜を形成する、
付記１５〜１８のいずれか１項記載の半導体装置の製造方法。
【００９０】
（付記２０）
前記工程（ｇ）は、前記素子分離領域上で重なりを有する窒化シリコン膜を形成し、前記工程（ｅ）は、該重なりの下方で前記配線の側面を露出し、前記工程（ｉ）、（ｊ）は、該重なりを有する窒化シリコン膜を貫通する導電性プラグを形成する付記１９記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９１】
【図１−１】／
【図１−２】／
【図１−３】／
【図１−４】図１Ａ〜１Ｐは、実施例による半導体装置の製造方法を示すシリコン基板の断面図、図１Ｑは変形例を示すシリコン基板の断面図である。
【図２】実施例による半導体装置の平面図である。
【図３】図３Ａ，３Ｂは、増大シリサイド領域を設定する２つの典型的な基準を示す、素子分離領域と増大シリサイド領域の配置を示す平面図である。
【図４】排他的ＮＯＲ回路の回路図である。
【図５】従来技術による、シリサイド層、引張応力膜、圧縮応力膜を有するＣＭＯＳ半導体装置の断面図である。
【符号の説明】
【００９２】
１１    シリコン基板、１２    バッファ酸化膜、１３    窒化シリコン膜、１４    ＨＤＰ酸化シリコン膜、１６    ゲート絶縁膜、１７    ポリシリコン膜、２０    ニッケル層、２１    （ゲート電極の）シリサイド層、２２    （ソース／ドレイン領域上の）シリサイド層、２３    （ゲート配線の）シリサイド層、２６    引張応力窒化シリコン膜、２７    酸化シリコン膜、２９    圧縮応力窒化シリコン膜、３０    酸化シリコン膜（主層間絶縁膜）、３２    導電性プラグ、ＰＲ    レジスト（パターン）、Ｔ    トレンチ、Ｐｋ    ポケット、Ｅｘ    エクステンション、ＳＤ    ソース／ドレイン領域、Ｇ    ゲート電極、ＳＷ    サイドウォール絶縁膜。
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図２】
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【図３】
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【図４】
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【図５】
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