(57)【要約】【課題】しきい値電流以上の書き込み電流を用いることができる。【解決手段】本発明の例に関わる半導体メモリは、第１及び第２のビット線ＢＬ１，ＢＬ２と、第１及び第２のビット線ＢＬ１，ＢＬ２と交差する方向に延びる第１のワード線ＷＬ１と、第１及び第２の端子を有し、第１の端子が前記第１のビット線ＢＬ１に接続される第１のＭＴＪ素子と、第１のワード線ＷＬ１に接続される第１のゲート電極と、一端が第２のビット線ＢＬ２に接続され、他端が第１のＭＴＪ素子ＭＴＪ１の第２の端子と接続される第１の電流経路とを有する第１の選択トランジスタＴｒ１１と、ゲート電極と一端が第１のＭＴＪ素子ＭＴＪ１の第２の端子に接続される電流経路とをそれぞれ有する第１乃至第３の補助トランジスタＴｒ２１，Ｔｒ３１，Ｔｒ４１と、を備える。【選択図】図１
2009289343.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のビット線と、
前記第１及び第２のビット線と交差する方向に延びる第１のワード線と、
第１及び第２の端子を有し、前記第１の端子が前記第１のビット線に接続される第１のＭＴＪ素子と、
前記第１のワード線に接続される第１のゲート電極と、その一端が前記第２のビット線に接続され、その他端が前記第２の端子と接続される第１の電流経路とを有する第１の選択トランジスタと、
第２のゲート電極と、その一端が前記第２の端子に接続される第２の電流経路とを有する第１の補助トランジスタと、
第３のゲート電極と、その一端が前記第２の端子に接続される第３の電流経路とを有する第２の補助トランジスタと、
第４のゲート電極と、その一端が前記第２の端子に接続される第４の電流経路とを有する第３の補助トランジスタと、
を具備することを特徴とする半導体メモリ。
【請求項２】
前記第２の電流経路の他端に接続される書き込み補助線を、
さらに具備することを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第１のワード線と同じ方向に延在する第２のワード線と、
前記第２のビット線に接続される第３の端子と、前記第２の電流経路の他端に接続される第４の端子とを有する第２のＭＴＪ素子と、
前記第２のワード線に接続される第５のゲート電極と、その一端が前記第１のビット線に接続され、その他端が前記第４の端子に接続される第５の電流経路とを有する第２の選択トランジスタと、
第６のゲート電極と、その一端が前記第４の端子と接続される第６の電流経路とを有する第４の補助トランジスタと、
第７のゲート電極と、その一端が前記第４の端子と接続される第７の電流経路とを有する第５の補助トランジスタと、
をさらに具備することを特徴とする請求項１に記載の半導体メモリ。
【請求項４】
前記第１の抵抗性記憶素子に対する書き込み動作において、
前記第１乃至第３の補助トランジスタはオン状態となる、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載の半導体メモリ。
【請求項５】
前記第１の抵抗性記憶素子に対する読み出し動作において、
前記第１乃至第３の補助トランジスタはオフ状態となる、
ことを特徴とする請求項１乃至４のうちいずれか１項に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリに係り、特に、抵抗性記憶素子を利用した半導体メモリ、例えば、ＭＲＡＭに関する。
【背景技術】
【０００２】
近年、新たな原理により情報を記憶する半導体メモリが、数多く提案されている。そのうちの１つに、スピン注入型磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetoresistive Random Access Memory）がある（例えば、非特許文献１及び２参照）。
【０００３】
ＭＲＡＭは、例えば、１つの磁気トンネル素子（Magnetic Tunnel Junction、以下ＭＴＪ素子と呼ぶ）と１つのＭＩＳ（Metal-Insulator-Semiconductor）トランジスタを用いた、１Ｔｒ＋１ＭＴＪ型のメモリセルから構成されている。このメモリセルがメモリセルアレイ内に複数個配置されている。
【０００４】
ＭＴＪ素子は、２つの強磁性層の間に絶縁膜が挟まれ、一方の強磁性層（磁化固定層）の磁化方向を固定し、他方の強磁性層（磁化自由層）の磁化方向を反転可能にする構造を有している。ＭＴＪ素子は、磁化固定層と磁化自由層の相対的な磁化方向に応じて抵抗値が変化する磁気抵抗効果を利用して、“１”又は“０”データを記憶する。
【０００５】
スピン注入型ＭＲＡＭにおいては、偏極スピン電流注入による磁化反転を利用したスピン注入法が、ＭＴＪ素子に対するデータの書き込み方式として採用されている。この方式では、スピン注入磁化反転に必要な電流量（反転しきい値電流）は、ＭＴＪ素子を流れる電流密度で規定されている。それゆえ、ＭＴＪ素子のスケーリングに伴って、反転しきい値電流もスケーリングできる。
【０００６】
このように、ＭＴＪ素子の微細化に伴って反転しきい値電流は小さくできるが、書き込み動作の信頼性向上のため、書き込み電流は反転しきい値電流の値よりも大きい電流を用いる必要がある。しかし、書き込み電流を大きくするには、選択スイッチ素子としてのＭＩＳトランジスタ（以下、選択トランジスタと呼ぶ）の駆動力及びゲート耐圧を確保しなければならない。その場合、選択トランジスタのサイズを大きくする必要があり、メモリセルのサイズは大きくなってしまう。その結果として、ＭＲＡＭの記憶容量の大規模化を考慮すると、書き込み電流を反転しきい値電流よりも十分大きくすることは困難であった。
【非特許文献１】IEDM2005 Technical Digest, p.473-476
【非特許文献２】J. of Magn. Magn. Mater, vol 159, L1, 1996.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、抵抗性記憶素子を用いた半導体メモリの書き込み電流を、しきい値電流以上にする技術を提案する。
【課題を解決するための手段】
【０００８】
本発明の例に関わる半導体メモリは、第１及び第２のビット線と、前記第１及び第２のビット線と交差する方向に延びる第１のワード線と、第１及び第２の端子を有し、前記第１の端子が前記第１のビット線に接続される第１のＭＴＪ素子と、前記第１のワード線に接続される第１のゲート電極と、その一端が前記第２のビット線に接続され、その他端が前記第２の端子と接続される第１の電流経路とを有する第１の選択トランジスタと、第２のゲート電極と、その一端が前記第２の端子に接続される第２の電流経路とを有する第１の補助トランジスタと、第３のゲート電極と、その一端が前記第２の端子に接続される第３の電流経路とを有する第２の補助トランジスタと、第４のゲート電極と、その一端が前記第２の端子に接続される第４の電流経路とを有する第３の補助トランジスタと、を備える。
【発明の効果】
【０００９】
本発明によれば、抵抗性記憶素子を用いた半導体メモリの書き込み電流を、しきい値電流以上にできる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。
【００１１】
１．  実施形態  
以下、図面を参照して、本発明の実施形態に係る半導体メモリについて、説明する。
【００１２】
［Ａ］  基本構成  
図１を参照して、本発明の各実施形態に係る半導体メモリのメモリセルの基本構成について、説明する。図１は、本発明の各実施形態の半導体メモリで用いられるメモリセルの基本構成を示す等価回路図である。
【００１３】
図１に示すように、第１及び第２のビット線ＢＬ１，ＢＬ２は、同一方向に延在し、１組のビット線対をなしている。第１のワード線ＷＬ１は、第１及び第２のビット線ＢＬ１，ＢＬ２と交差する方向に延在している。
【００１４】
メモリセルＭＣ１内には、データの記憶を担う記憶素子として、それの抵抗値の変化により“０”又は“１”データを示す第１の抵抗性記憶素子ＭＴＪ１が設けられている。
【００１５】
第１の抵抗性記憶素子ＭＴＪは、２つの端子（第１及び第２の端子）を有し、一方の端子は第１のビット線ＢＬ１に接続される。また、抵抗性記憶素子ＭＴＪ１の他方の端子は、ＭＩＳトランジスタＴｒ１１の電流経路の一端に接続される。ＭＩＳトランジスタＴｒ１１の電流経路の他端は、第２のビット線ＢＬ２に接続される。また、ＭＩＳトランジスタＴｒ１１のゲートは、第１のワード線ＷＬ１に接続されている。
【００１６】
このＭＩＳトランジスタＴｒ１１は、第１の抵抗性記憶素子ＭＴＪ１が書き込み／読み出し選択された際の選択スイッチ素子として機能する。以下、本発明の各実施形態では、ＭＩＳトランジスタＴｒ１１のように、選択スイッチ素子として機能するＭＩＳトランジスタのことを、選択トランジスタと呼ぶ。
【００１７】
第１の抵抗性記憶素子ＭＴＪ１の他方の端子と選択トランジスタＴｒ１１の電流経路の一端との接続点には、３つのＭＩＳトランジスタＴｒ２１〜Ｔｒ４１の電流経路の一端がそれぞれ接続される。これらのＭＩＳトランジスタＴｒ２１〜Ｔｒ４１のゲートは、例えば、共通の第１のゲート線ＧＬ１（以下、第１の共有ゲート線と呼ぶ）に共通接続される。
【００１８】
本発明の各実施形態において、第２乃至第４のＭＩＳトランジスタＴｒ２１〜Ｔｒ４１は、メモリセルの書き込み／読み出し動作の際に、その動作を補助する。以下、本発明の各実施形態では、これらのトランジスタＴｒ２１〜Ｔｒ４１のように、メモリセル（メモリセルアレイ）の動作を補助する機能を担うＭＩＳトランジスタのことを、補助トランジスタと呼ぶ。尚、補助トランジスタＴｒ２１〜Ｔｒ４１の電流経路の他端は、メモリセルＭＣ１をアレイ状に配置（接続）した際に、隣接するメモリセル、他の部材、若しくは接地電位に接続されるため、その詳細については後述する。
【００１９】
このように、図１に示されるメモリセルＭＣ１においては、１つの抵抗性記憶素子ＭＴＪ１の一端と４つのＭＩＳトランジスタＴｒ１１〜Ｔｒ４１の電流経路の一端とが接続されており、１つのメモリセルＭＣ１は４つのＭＩＳトランジスタと１つの抵抗性記憶素子ＭＴＪ１からなる回路構成となっている。
【００２０】
図１に示されるメモリセルＭＣ１が選択された書き込み動作において、第１のビット線ＢＬ１が高電位、第２のビット線ＢＬ２が低電位に設定された場合、選択トランジスタＴｒ１１がオン状態となるとともに、３つの補助トランジスタＴｒ２１〜Ｔｒ４１も、オン状態にされる。  
そして、書き込み電流が、第１のビット線ＢＬ１からデータの書き込まれる抵抗性素子へ注入される。抵抗性記憶素子ＭＴＪ１を通過した書き込み電流は、４つの選択トランジスタＴｒ１１及び補助トランジスタＴｒ２１〜Ｔｒ４１へと流れる。
【００２１】
選択トランジスタＴｒ１１及び３つの補助トランジスタＴｒ２１〜Ｔｒ４１はオン状態となっているため、書き込み電流は、それらのＭＩＳトランジスタＴｒ１１〜Ｔｒ４１にそれぞれ分流される。その結果、選択トランジスタＴｒ１１及び３つの補助トランジスタＴｒ２１〜Ｔｒ４１の電流経路（チャネル）を、書き込み電流の例えば４分の１程度の大きさの電流がそれぞれ流れることになる。
【００２２】
そのため、抵抗性記憶素子ＭＴＪ１を経由した後に選択トランジスタＴｒ１１の電流経路を流れる電流は、書き込み電流よりも十分小さくなり、選択トランジスタＴｒ１１は、書き込み電流より小さくなった電流を流すことができる駆動力及びゲート耐圧を確保できればよくなる。本発明の実施形態において、データの書き込みに要するしきい値電流以上の書き込み電流を用いるための選択トランジスタＴｒ１１の駆動力及びゲート耐圧は、分流された書き込み電流が流れる３つの補助トランジスタＴｒ２１〜Ｔｒ４１の駆動力及びゲート耐圧によって、補填される。
【００２３】
それゆえ、本発明の実施形態のように、３つの補助トランジスタＴｒ２１〜Ｔｒ４１をさらに備えることにより、選択トランジスタのサイズを大きくせずとも、抵抗性記憶素子に大きな書き込み電流を流すことができる。
【００２４】
尚、読み出し動作時において、補助トランジスタＴｒ２１〜Ｔｒ４１は、オフ状態となるため、読み出し電流が分流することは無く、読み出しマージンは劣化しない。
【００２５】
以上のように、図１に示されるメモリセルＭＣ１によれば、書き込み電流を、データの書き込みに要するしきい値電流以上にできる。
【００２６】
以下、第１及び第２の実施形態において、図１の基本構成に基づくメモリセルを用いた半導体メモリの構成及びその効果について、より詳細に説明する。
【００２７】
［Ｂ］  第１の実施形態  
図２乃至図９を参照して、本発明の第１の実施形態に係る半導体メモリについて、説明する。以下では、半導体メモリとして、磁気ランダムアクセスメモリ（ＭＲＡＭ）を例に説明する。但し、本発明の実施形態に係る半導体メモリは、ＭＲＡＭに限定されるものではない。
【００２８】
[Ｂ−１]  等価回路  
図２及び図３を用いて、本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイの等価回路について、説明する。
【００２９】
（１）  メモリセル  
はじめに、図２を用いて、本発明の第１の実施形態に係るメモリセルについて、説明する。
【００３０】
図２に示す第１のメモリセルＭＣ１は、１つの抵抗性記憶素子（ＭＴＪ素子）ＭＴＪ１、１つの選択トランジスタＴｒ１１及び３つの補助トランジスタＴｒ２１〜Ｔｒ４１とから構成されている。このメモリセルＭＣ１において、１つのＭＴＪ素子ＭＴＪ１と４つのＭＩＳトランジスタＴｒ１１〜Ｔｒ４１の接続関係は、図１に示すメモリセルの基本構成と同様であるため、詳細な説明は省略する。
【００３１】
図２に示されるように、第１の補助トランジスタＴｒ２１の電流経路の一端は、第１のＭＴＪ素子ＭＴＪ１の一端に接続され、電流経路の他端は第１の書き込み補助線ＷＡＬ１に接続されている。メモリセルＭＣ１の書き込み／読み出し動作時に、この書き込み補助線ＷＡＬ１は電位が制御され、メモリセルの動作を補助する。
【００３２】
本発明の第１の実施形態においては、１つのメモリセルが、１つの抵抗性記憶素子ＭＴＪ１と４つのＭＩＳトランジスタＴｒ１１〜Ｔｒ４１とから構成されていることに加え、１つの補助トランジスタの電流経路の一端に書き込み補助線ＷＡＬ１が接続されていることを特徴としている。
【００３３】
メモリセルの書き込み／読み出し動作の際、この書き込み補助線ＷＡＬ１の電位が、共通ゲート線ＧＬ１の電位とともに制御される。  
これによって、ＭＴＪ素子の反転しきい値電流以上の書き込み電流を用いることができる。
【００３４】
（２）  メモリセルアレイ  
図３は、本発明の第１の実施形態に係るＭＲＡＭにおける、メモリセルアレイの等価回路を示している。
【００３５】
図３に示すように、本実施形態に係るＭＲＡＭのメモリセルアレイは、回路構成の類似した複数のメモリセルＭＣ１〜ＭＣ６がＸ方向及びＹ方向に沿ってアレイ状に配置されることによって、構成されている。
【００３６】
第１乃至第４のビット線ＢＬ１〜ＢＬ４はＸ方向に延在している。それらのビット線ＢＬ１〜ＢＬ４は２つのビット線で１つのビット線対を構成し、ビット線対ＢＬ１，ＢＬ２には、Ｙ方向に沿って配列されている第１乃至第４のメモリセルＭＣ１〜ＭＣ４が接続され、ビット線対ＢＬ３，ＢＬ４には、Ｘ方向に沿って配列されている第５乃至第６のメモリセルＭＣ５〜ＭＣ６が接続される。
【００３７】
第１及び第４のワード線ＷＬ１〜ＷＬ４は、Ｘ方向と交差するＹ方向に延在している。第１乃至第４のワード線ＷＬ１〜ＷＬ４は、Ｙ方向に沿って配列されている複数のメモリセルＭＣ１〜ＭＣ６に、それぞれ共通接続されている。例えば、第１のワード線ＷＬ１は、第１のメモリセルＭＣ１と第５のメモリセルＭＣ５とで共有され、第２のワード線ＷＬ２は、第２のメモリセルＭＣ２と第６のメモリセルとで共有される。尚、第３のワード線ＷＬ３には、第３のメモリセルＭＣ３が接続され、第４のワード線ＷＬ４には、第４のメモリセルＭＣ４が接続される。
【００３８】
第１乃至第６のメモリセルＭＣ１〜ＭＣ６のそれぞれは、１つの抵抗性記憶素子と４つのＭＩＳトランジスタからそれぞれ構成されている。本実施形態のように、ＭＲＡＭのメモリセルアレイにおいて、メモリセルを構成する抵抗性記憶素子ＭＴＪ１〜ＭＴＪ６は、ＭＴＪ素子である。  
第１乃至第６のＭＴＪ素子ＭＴＪ１〜ＭＴＪ６は、磁化方向が固定された固定層（ピンド層）と、データに応じて磁化方向が変化する記録層(フリー層)と、固定層と記録層との間に設けられた非磁性層（例えば絶縁層）とから構成される。固定層及び記録層は強磁性層であり、固定層の磁化方向は固定層に接触して設けられる反強磁性層（ピン層）によって固定される。非磁性層はトンネルバリアとして機能する。  
尚、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６は、非磁性層を１層有するシングルジャンクション構造でもよいし、非磁性層を２層有するダブルジャンクション構造でもよい。シングルジャンクション構造のＭＴＪ素子は、記録層がビット線に接触し、固定層が半導体基板側に配置されるボトムピンタイプでもよいし、固定層がビット線に接触し、記録層が半導体基板側に配置されるトップピンタイプでもよい。ダブルジャンクション構造のＭＴＪ素子は、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記憶層と、第１の固定層と記録層との間に設けられた第１の非磁性層と、第２の固定層と記録層との間に設けられた第２の非磁性層とを有する。尚、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６における固定層及び記録層の磁化方向は、膜面に対して垂直方向に向く垂直磁化型でもよいし、膜面に対して平行方向に向く平行磁化型でもよい。
【００３９】
第１のメモリセルＭＣ１において、第１のＭＴＪ素子ＭＴＪ１は、その一端に設けられた端子（第１の端子）が第１のビット線ＢＬ１に接続される。第１のＭＴＪ素子ＭＴＪ１の他端に設けられた端子（第２の端子）は、選択スイッチ素子として機能する第１の選択トランジスタＴｒ１１の電流経路の一端に接続される。第１の選択トランジスタＴｒ１１の電流経路の他端は、第２のビット線ＢＬ２に接続され、第１の選択トランジスタＴｒ１１のゲートは第１のワード線ＷＬ１に接続される。
【００４０】
第１のＭＴＪ素子ＭＴＪ１の他端の端子と第１の選択トランジスタＴｒ１１の電流経路の一端との接続点には、第１乃至第３の補助トランジスタＴｒ２１〜Ｔｒ４１の電流経路の一端が、それぞれ接続される。  
第１乃至第３の補助トランジスタＴｒ２１〜Ｔｒ４１のゲートは、例えば、Ｙ方向に延びる第１の共通ゲート線ＧＬ１に共通接続される。  
また、第１の書き込み補助線ＷＡＬ１が、第１の補助トランジスタＴｒ２１の電流経路の他端に接続される。第１の書き込み補助線ＷＡＬ１は、例えば、Ｙ方向に延びている。
【００４１】
第１のメモリセルＭＣ１のＸ方向に隣接する第２のメモリセルＭＣ２は、次のような回路構成となる。  
第２のＭＴＪ素子ＭＴＪ２の一方の端子は第１のビット線ＢＬ１に接続され、第２のＭＴＪ素子ＭＴＪ２の他方の端子は第２の選択トランジスタＴｒ１２の電流経路の一端に接続される。第２の選択トランジスタＴｒ１２の電流経路の他端は第２のビット線ＢＬ２に接続され、第２の選択トランジスタＴｒ１２のゲートは第２のワード線ＷＬ２に接続される。
【００４２】
第２のＭＴＪ素子ＭＴＪ２の他方の端子と第２の選択トランジスタＴｒ１２の電流経路の一端との接続点には、第４乃至第６の補助トランジスタＴｒ２２〜Ｔｒ４２の電流経路の一端が接続される。第４乃至第６の補助トランジスタＴｒ２２〜Ｔｒ４２のゲートは、例えば、Ｙ方向に延びている第２の共通ゲート線ＧＬ２に共通接続される。
【００４３】
また、第６の補助トランジスタＴｒ２２の電流経路の他端は、第１の書き込み補助線ＷＡＬ１に接続される。つまり、第１の書き込み補助線ＷＡＬ１は、Ｘ方向に互いに隣接している第１及び第２のメモリセルＭＣ１，ＭＣ２によって共有されている。
【００４４】
第２のメモリセルＭＣ２のＸ方向に隣接する第３のメモリセルＭＣ３は、次のような回路構成となる。  
第３のＭＴＪ素子ＭＴＪ３の一方の端子は第１のビット線ＢＬ１に接続され、第３のＭＴＪ素子ＭＴＪ３の他方の端子は第３の選択トランジスタＴｒ１３の電流経路の一端に接続される。第３の選択トランジスタＴｒ１３の電流経路の他端は、第２のメモリセルを構成している第２の選択トランジスタＴｒ１２の他端と接続され、共有ノードｎ１をなしている。この共有ノードｎ１は、第２のビット線ＢＬ２に接続されている。第３の選択トランジスタＴｒ１３のゲートは第３のワード線ＷＬ３に接続される。
【００４５】
第３のＭＴＪ素子ＭＴＪ３の端子とＭＩＳトランジスタＴｒ１３の電流経路の一端との接続点には、第７乃至第９の補助トランジスタＴｒ２３〜Ｔｒ４３の電流経路の一端が接続される。第７乃至第９の補助トランジスタＴｒ２３〜Ｔｒ４３のゲートは、例えば、Ｙ方向に延びている第３の共通ゲート線ＧＬ３が共通接続される。
【００４６】
また、第７のＭＩＳトランジスタＴｒ２３の電流経路の他端は、Ｙ方向に延びている第２の書き込み補助線ＷＡＬ２に接続される。
【００４７】
第４のメモリセルＭＣ４は、第３のメモリセルＭＣ３のＸ方向に隣接して配置されている。  
第４のＭＴＪ素子ＭＴＪ４の一方の端子は第１のビット線ＢＬ１に接続され、第４のＭＴＪ素子ＭＴＪ４の他方の端子は、第４の選択トランジスタＴｒ１４の電流経路の一端に接続される。第４の選択トランジスタＴｒ１４の電流経路の他端は、第２のビット線ＢＬ２に接続され、第４のトランジスタＴｒ１４のゲートは第４のワード線ＷＬ４に接続されている。
【００４８】
第４のＭＴＪ素子ＭＴＪ４の端子と第４のトランジスタＴｒ１４の電流経路の一端との接続点には、第１０乃至第１２の補助トランジスタＴｒ２４〜Ｔｒ４４の電流経路の一端が接続される。第１０乃至第１２の補助トランジスタＴｒ２４〜Ｔｒ４４のゲートは、例えば、第４の共通ゲート線ＧＬ４に共通接続される。
【００４９】
また、第１０の補助トランジスタＴｒ２４の電流経路の他端は第２の書き込み補助線ＷＡＬ２に接続され、第２の書き込み補助線ＷＡＬ２は、第３のメモリセルＭＣ３と第４のメモリセルＭＣ４とによって共有される。
【００５０】
このように、第３のメモリセルＭＣ３と第４のメモリセルＭＣ４との接続関係は、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２との接続関係と同様の構成となっている。
【００５１】
つまり、本実施形態に係るＭＲＡＭにおいて、そのメモリセルアレイのＸ方向の回路構成は、例えば、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２との回路構成のように、Ｘ方向に互いに隣接し、１つの書き込み補助線ＷＡＬ１を共有している２つのメモリセルを、１つのセル群とした場合、複数のセル群がＸ方向に沿って配列された構成となっている。
【００５２】
第１のメモリセルＭＣ１のＹ方向に隣接する第５のメモリセルＭＣ５においては、以下のような回路構成を有する。
【００５３】
第５のメモリセルＭＣ５において、第５のＭＴＪ素子ＭＴＪ５は、その一端に設けられた端子は、第３のビット線ＢＬ３に接続され、第５のＭＴＪ素子ＭＴＪ５の他端に設けられる端子は、第５の選択トランジスタＴｒ１５の電流経路の一端に接続される。第５の選択トランジスタＴｒ１５の電流経路の他端は第４のビット線ＢＬ４に接続され、第５の選択トランジスタＴｒ１５のゲートは、第１のメモリセルＭＣ１を構成している第１の選択トランジスタＴｒ１１と同じ第１のワード線ＷＬ１に共通接続される。
【００５４】
第５のＭＴＪ素子ＭＴＪ５の端子と第５のトランジスタＴｒ１５の電流経路の一端との接続点には、第２の補助トランジスタＴｒ３１、第１３及び第１４の補助トランジスタＴｒ２５，Ｔｒ４５の電流経路の一端が、それぞれ接続される。  
補助トランジスタＴｒ３１，Ｔｒ２５，Ｔｒ４５のゲートは、第１のメモリセルＭＣ１と同じの第１の共通ゲート線ＧＬ１に接続される。このように、第１乃至第４の共通ゲート線ＧＬ１〜ＧＬ４は、Ｘ方向に配列される複数のメモリセルでそれぞれ共有される。
【００５５】
また、第１３の補助トランジスタＴｒ２５の電流経路の他端は、第１の書き込み補助線ＷＡＬ１に接続される。このように、第１の書き込み補助線ＷＡＬ１は、Ｙ方向に隣接し、１つのセル群を構成している２つのメモリセルＭＣ１，ＭＣ２で共有されるとともに、Ｙ方向に配列される複数のメモリセルＭＣ１，ＭＣ５においても、共有される。
【００５６】
また、補助トランジスタＴｒ３１は、Ｙ方向に互いに隣接している第１及び第５のメモリセルＭＣ１，ＭＣ５とで共有される。これと同様に、第１のメモリセルＭＣ１を構成している第３の補助トランジスタＴｒ４１や、第５のメモリセルＭＣ５を構成している第１４の補助トランジスタＴｒ４５なども、Ｙ方向に隣接するメモリセル（図示せず）で共有される。
【００５７】
第５のメモリセルＭＣ５のＸ方向に隣接している第６のメモリセルＭＣ６は、次のような回路構成を有している。
【００５８】
第６のメモリセルＭＣ６は、第６のＭＴＪ素子ＭＴＪ６、第６の選択トランジスタＴｒ１６、第５の補助トランジスタＴｒ３２、そして、第１５及び第１６の補助トランジスタＴｒ２６，Ｔｒ４６とから構成され、第１及び第２のメモリセルＭＣ１，ＭＣ２の接続関係と同様の回路構成で、第５のメモリセルＭＣ５と１つのセル群を構成している。
【００５９】
第６のＭＴＪ素子ＭＴＪ６は、その一端に設けられた端子が第３のビット線ＢＬ３に接続され、その他端に設けられた端子は第６の選択トランジスタＴｒ１６の電流経路の一端に接続される。第６の選択トランジスタＴｒ１６の電流経路の他端は第４のビット線ＢＬ４に接続され、第６の選択トランジスタＴｒ１６のゲートは、第２のワード線ＷＬ２に共通接続される。
【００６０】
第６のＭＴＪ素子ＭＴＪ６の端子と第６の選択トランジスタＴｒ１５の電流経路の一端との接続点には、第５、第１５及び第１６の補助トランジスタＴｒ３２，Ｔｒ２６，Ｔｒ４６の電流経路の一端が、それぞれ接続される。これらの補助トランジスタＴｒ３２，Ｔｒ２６，Ｔｒ４６のゲートは、第２の共通ゲート線ＧＬ２に共通接続される。第１５の補助トランジスタＴｒ２６の電流経路の他端は、第１の書き込み補助線ＷＡＬ１に接続される。  
また、第５の補助トランジスタＴｒ３２は、第６のメモリセルＭＣ６のＹ方向に隣接している第２のメモリセルＭＣ２と共有されている。
【００６１】
以上のように、本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイにおいて、同じビット線対に接続される複数のメモリセルは、１つの書き込み補助線を２つのメモリセルで共有している。また、同じワード線に接続されている複数のメモリセルは、１つの書き込み補助線を共有し、各メモリセルを構成している複数の補助トランジスタのうち１つを２つのメモリセルで共有している。また、例えば、同じワード線に接続されている複数のメモリセルは、複数の補助トランジスタのゲートにそれぞれ接続されているゲート線を共有している。
【００６２】
［Ｂ−２］  構造  
以下、図４乃至図７を参照して、本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイの平面構造（レイアウト）及び断面構造について、説明する。
【００６３】
図４は、本発明の第１の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウトを示している。図５乃至図７は、本実施形態に係るＭＲＡＭのメモリセルアレイの断面構造を図示している。図５は図４のＶ−Ｖ線に沿う断面構造を示している。また、図６は図４のＶＩ−ＶＩ線に沿う断面構造を示し、図７は図４のＶＩＩ−ＶＩＩ線に沿う断面構造を示している。
【００６４】
図４乃至図７に示すように、複数のメモリセルＭＣ１〜ＭＣ６は、Ｘ方向及びＹ方向に沿って、半導体基板１上にそれぞれ配置されている。
【００６５】
第１乃至第４のビット線ＢＬ１〜ＢＬ４はＸ方向に延在している。上述のように、第１のビット線ＢＬ１と第２のビット線ＢＬ２とが１組のビット線対ＢＬ１，ＢＬ２をなし、第３のビット線ＢＬ３と第４のビット線ＢＬ４とが１組のビット線対ＢＬ３，ＢＬ４とをなしている。ビット線ＢＬ０〜ＢＬ４は、例えば、アルミ（Ａｌ）や銅（Ｃｕ）のような、メタル材から構成されている。
【００６６】
１つのビット線対を構成する２つビット線は、それぞれ異なる配線層内に設けられる。図６に示すように、ビット線ＢＬ１，ＢＬ３は層間絶縁膜１０上に設けられ、ビット線ＢＬ０，ＢＬ２，ＢＬ４は層間絶縁膜１０内に設けられている。以下では、ビット線ＢＬ１，ＢＬ３のように、層間絶縁膜１０上に設けられたビット線のことを上部ビット線ＢＬ１，ＢＬ３とも呼び、またビット線ＢＬ１，ＢＬ３よりも下層に設けられたビット線ＢＬ０、ＢＬ２，ＢＬ４のことを、下部ビット線ＢＬ０，ＢＬ２，ＢＬ４とも呼ぶ。
【００６７】
第１乃至第４のワード線ＷＬ１〜ＷＬ４は、ビット線と交差する方向、即ち、Ｙ方向に延在し、同じ配線層内に設けられている。
【００６８】
第１及び第２の書き込み補助線ＷＡＬ１，ＷＡＬ２は、例えば、ワード線と同じ方向（ｙ方向）に延在している。第１の書き込み補助線ＷＡＬ１は、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間に配置されている。第２の書き込み補助線ＷＡＬ２は、第３のワード線ＷＬ３と第４のワード線ＷＬ４との間に配置される。また、図４に示すメモリセルアレイのレイアウトでは、２つのワード線ＷＬ２，ＷＬ３が、２つの書き込み補助線ＷＡＬ１，ＷＡＬ２に挟み込まれた構造となっている。
【００６９】
第１乃至第４の共通ゲート線ＧＬ１〜ＧＬ４は、例えば、櫛歯状の平面形状をそれぞれ有している。この櫛歯形状の共通ゲート線ＧＬ１〜ＧＬ４において、櫛の軸の部分に当たる直線部分は、ワード線ＷＬ１〜ＷＬ４と同じ方向（Ｙ方向）に延びている。また、櫛の歯の部分に当たる突起部分は、上記の直線部と交差する方向（Ｘ方向）に突き出ており、下部ビット線ＢＬ０，ＢＬ２，ＢＬ４下にそれぞれ設けられ、Ｙ方向に隣接する２つのＭＴＪ素子間に配置されている。
【００７０】
第１の共通ゲート線ＧＬ１は第１のワード線ＷＬ１と第１の書き込み補助線ＷＡＬ１との間に配置され、第２の共通ゲート線ＧＬ２は第１の書き込み補助線ＷＡＬ１と第２のワード線ＷＬ２との間に配置される。また、第３の共通ゲート線ＧＬ３は第３のワード線ＷＬ３と第２の書き込み補助線ＷＡＬ２との間に配置され、第４の共通ゲート線ＧＬ４は第２の書き込み補助線ＷＡＬ２と第４のワード線ＷＬ４との間に配置される。  
各メモリセルＭＣ１〜ＭＣ６を構成している第１乃至第６のＭＴＪ素子ＭＴＪ１〜ＭＴＪ６は、上部ビット線ＢＬ１，ＢＬ３下に設けられている。本実施形態では、第１乃至第４のＭＴＪ素子ＭＴＪ１〜ＭＴＪ４は、第１のビット線ＢＬ１下に配置されている。また、第５及び第６のＭＴＪ素子ＭＴＪ５，ＭＴＪ６は、第３のビット線ＢＬ３下に配置されている。
【００７１】
また、第１及び第５のＭＴＪ素子ＭＴＪ１，ＭＴＪ５は、第１のワード線ＷＬ１と第１の書き込み補助線ＷＡＬ１との間に配置されている。第２及び第６のＭＴＪ素子ＭＴＪ２，ＭＴＪ６は、第１の書き込み補助線ＷＡＬ１と第２のワード線ＷＬ２との間に配置されている。同様に、第３のＭＴＪ素子ＭＴＪ３は第３のワード線ＷＬ３と第２の書き込み補助線ＷＡＬ２との間に配置され、第４のＭＴＪ素子ＭＴＪ４は第２の書き込み補助線ＷＡＬ２と第４のワード線ＷＬ４との間に配置される。
【００７２】
第１のメモリセルＭＣ１において、第１のＭＴＪ素子ＭＴＪ１は、ビット線側（以下、トップ側と呼ぶ）の端子がビアＶ１１を介して、上部ビット線である第１のビット線ＢＬ１に接続される。また、第１のＭＴＪ素子ＭＴＪ１の半導体基板側（以下、ボトム側と呼ぶ）の端子は、コンタクトＣ１１を介して、半導体基板１内に設けられた拡散層４１１に接続される。ビアＶ１１及びコンタクトＣ１１は例えば第１のＭＴＪ素子ＭＴＪ１の上部及び下部電極としても機能する。
【００７３】
第１のメモリセルＭＣ１を構成している第１の選択トランジスタＴｒ１１は、半導体基板１表面上のゲート絶縁膜２１１と、ゲート絶縁膜２１１上の第１のゲート電極３１１と、半導体基板１内のソース／ドレインとなる２つの拡散層（以下、ソース／ドレイン拡散層と呼ぶ）４１１，４２１とを有している。
【００７４】
第１のゲート電極３１１は第１のワード線ＷＬ１からなり、Ｙ方向に配列されている複数のメモリセル（例えば、第５のメモリセルＭＣ５）で共有されている。第１の選択トランジスタＴｒ１１のソース／ドレイン拡散層４１１，４２１は、ワード線ＷＬ１を挟んで、第１のビット線ＢＬ１下に配置されたレイアウトとなっている。
【００７５】
第１の選択トランジスタＴｒ１１の一方のソース／ドレイン拡散層４１１は、第１のＭＴＪ素子ＭＴＪ１下の拡散層４１１である。他方のソース／ドレイン拡散層４２１は、その上面に設けられたコンタクトＣ２１と接続されている。このソース／ドレイン拡散層４２１は、中間配線層Ｍ１１及びビア（図示せず）を介して、下部ビット線である第２のビット線ＢＬ２に接続される。
【００７６】
第１のメモリセルＭＣ１を構成している第１乃至第３の補助トランジスタＴｒ２１〜Ｔｒ４１は、半導体基板１表面上のゲート絶縁膜２２１，２３１，２４１と、ゲート絶縁膜２２１，２３１，２４１上のゲート電極３２１，３３１，３４１と、半導体基板１内の２つのソース／ドレイン拡散層４１１，５１，４１５，４１０とを、それぞれ有している。
【００７７】
第１乃至第３の補助トランジスタＴｒ２１〜Ｔｒ４１の一方のソース／ドレイン拡散層４１１は、第１の選択トランジスタＴｒ１１の一方のソース／ドレイン拡散層４１１と共有され、第１のＭＴＪ素子ＭＴＪ１のボトム側の端子と接続されている。
【００７８】
第１の補助トランジスタＴｒ２１の他方のソース／ドレイン拡散層５１は、第１の書き込み補助線ＷＡＬ１として機能し、Ｙ方向に延在している。この場合、第１の書き込み補助線ＷＡＬ１は拡散層５１から構成されるが、これに限定されるものではない。例えば、拡散層５１表面をシリサイド化し、シリサイド層からなる書き込み補助線としてもよいし、また、コンタクトを介して、拡散層とメタル配線層とを接続してもよい。これらの場合、拡散層５１からなる書き込み補助線よりも配線の低抵抗化を図ることができ、寄生抵抗を低減できる。
【００７９】
第２及び第３の補助トランジスタＴｒ３１，Ｔｒ４１の他方のソース／ドレイン拡散層４１０，４１５は、第１のビット線ＢＬ１と同一配線層内で隣接している２つの上部ビット線ＢＬ０，ＢＬ３下にそれぞれ設けられている。例えば、第２の補助トランジスタＴｒ２１のソース／ドレイン拡散層４１５は、第１のＭＴＪ素子ＭＴＪ１のＹ方向に隣接している第５のＭＴＪ素子ＭＴＪ５のボトム側の端子に接続されている。同様に、第３の補助トランジスタのソース／ドレイン拡散層４１０も、Ｙ方向に隣接するメモリセル（図示せず）のＭＴＪ素子の端子に接続されている。
【００８０】
また、第１乃至第３の補助トランジスタＴｒ２１，Ｔｒ３１，Ｔｒ４１のゲート電極３２１，３３１，３４１は、第１の共通ゲート線ＧＬ１からなる。上述のように、第１乃至第４の共通ゲート線ＧＬ１〜ＧＬ４は櫛歯状の形状を有しており、第１の補助トランジスタＴｒ２１は、櫛歯状の第１の共通ゲート線ＧＬ１のうち、櫛の軸にあたるＹ方向に延在する直線部分をゲート電極３２１とし、補助トランジスタＴｒ３１，Ｔｒ４１は、下部ビット線ＢＬ０，ＢＬ２下に位置する共有ゲート線ＧＬ１の突起部分をゲート電極３３１，３４１としている。尚、図４に示すように、櫛歯状の共通ゲート線ＧＬ１〜ＧＬ４において、突起部分は、Ｙ方向に隣接している２つのＭＴＪ素子間に設けられている。
【００８１】
図４に示されるメモリセルアレイのレイアウトでは、メモリセルを構成している１つのＭＴＪ素子は、そのメモリセルを構成している選択トランジスタと補助トランジスタとによって、周囲を取り囲まれたレイアウトとなっている。例えば、第１のメモリセルＭＣ１では、第１のＭＴＪ素子ＭＴＪ１は、そのＸ方向において、ワード線ＷＬ１をゲート電極３１１としている選択トランジスタＴｒ１１と、第１の共通ゲート線ＧＬ１のＹ方向に延びる直線部分をゲート電極３２１とする補助トランジスタＴｒ２１に挟み込まれている。第１のＭＴＪ素子ＭＴＪ１は、そのＹ方向において、櫛歯状の第１の共通ゲート線ＧＬ１のうち突起部分をゲート電極３３１，３４１とする２つの補助トランジスタＴｒ３１，Ｔｒ４１によって、挟み込まれている。
【００８２】
また、上記の構造によれば、補助トランジスタＴｒ３１のように、突起部をゲート電極とする補助トランジスタのそれぞれは、Ｙ方向に互いに隣接している２つのメモリセル（例えば、第１及び第５のメモリセルＭＣ１，ＭＣ５）で共有されている。
【００８３】
尚、各ＭＩＳトランジスタＴｒ１１〜Ｔｒ４１のゲート電極として機能するワード線ＷＬ１〜ＷＬ４及び共通ゲート線ＧＬ１〜ＧＬ４は、例えば、ポリシリコン層、シリサイド層、ポリシリコン層とシリサイド層の積層構造（ポリサイド層）、或いは、アルミ（Ａｌ）や銅（Ｃｕ）などのメタル材などのいずれか１つからなる。
【００８４】
第１のメモリセルＭＣ１のＸ方向に沿って設けられている第２乃至第４のメモリセルＭＣ２〜ＭＣ４は、第１のメモリセルＭＣ１と近似した構造をそれぞれ有し、以下のようになっている。
【００８５】
第１のビット線ＢＬ１下の第２乃至第４のＭＴＪ素子ＭＴＪ２〜ＭＴＪ４は、一方の端子がビアＶ１２，Ｖ１３，Ｖ１４を介して第１のビット線ＢＬ１と接続され、他方の端子がコンタクトＣ１２，Ｃ１３，Ｃ１４を介して半導体基板１内に設けられた拡散層４１２，４１３，４１４に接続される。
【００８６】
第２乃至第４のメモリセルＭＣ２〜ＭＣ４をそれぞれ構成している第２乃至第４の選択トランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４は、ゲート絶縁膜２１２，２１３，２１４と、ゲート電極３２２，３２３，３２４と、ソース／ドレイン拡散層４１２，４２２，４１３，４２３，４１４，４２４とをそれぞれ有している。
【００８７】
第２乃至第４のメモリセルＭＣ２〜ＭＣ４をそれぞれ構成している補助トランジスタＴｒ２２〜Ｔｒ４２，Ｔｒ２３〜Ｔｒ４３，Ｔｒ２４〜Ｔｒ４４は、ゲート絶縁膜２２２，２２３，２２４、ゲート電極３２２，３２３，３２４及びソース／ドレイン拡散層５１，４１２，４１３，５２，４１４を、それぞれ有している。
【００８８】
第２のメモリセルＭＣ２を構成している第２の選択トランジスタＴｒ１２及び第４乃至第６の補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２は、第２のＭＴＪ素子ＭＴＪ２下の拡散層４１２を、一方のソース／ドレイン拡散層として共有している。これと同様に、第３の第４のメモリセルＭＣ３，ＭＣ４の選択トランジスタＴｒ１３，Ｔｒ１４及び補助トランジスタＴｒ２３〜Ｔｒ４３，Ｔｒ２４〜Ｔｒ４４も、各ＭＴＪ素子ＭＴＪ３，ＭＴＪ４下の拡散層４１３，４１４を、一方のソース／ドレイン拡散層として、それぞれ共有している。
【００８９】
第２の選択トランジスタＴｒ１２と第３の選択トランジスタＴｒ１３は、他方のソース／ドレイン拡散層４２２を共有し、この拡散層４２２が共有ノードｎ１となっている。共有ノードｎ１となる拡散層４２２は、コンタクトＣ２２、中間配線層Ｍ１２及びビアＶ２２を介して、第２のビット線ＢＬ２に接続されている。尚、第４の選択トランジスタＴｒ１４のソース／ドレイン拡散層４２３は、コンタクトＣ２３、中間配線層Ｍ１３及びビア（図示せず）を介して、第２のビット線にＢＬ２に接続されている。
【００９０】
第２のメモリセルＭＣ２を構成している第４の補助トランジスタＴｒ２２は、第１のメモリセルＭＣ１の第１の補助トランジスタＴｒ２１とソース／ドレイン拡散層５１を共有している。上述のように、このソース／ドレイン拡散層５１は、第１の書き込み補助線ＷＡＬ１である。  
これと同様に、第３及び第４のメモリセルＭＣ３，ＭＣ４をそれぞれ構成している第７及び第１０の補助トランジスタＴｒ２３，Ｔｒ２４は、第２の書き込み補助線ＷＡＬ２となる拡散層５２を、ソース／ドレイン拡散層５２として共有している。
【００９１】
第２乃至第４の選択トランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４のゲート電極３２２，３２３，３２４は、それぞれ、第２乃至第４のワード線ＷＬ２，ＷＬ３，ＷＬ４となっている。また、第２のメモリセルＭＣ２を構成している第４乃至第６の補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２のゲート電極３２２は、第２の共通ゲート線ＧＬ２からなっている。同様に、第３のメモリセルＭＣ３を構成している第７乃至第９の補助トランジスタＴｒ２３，Ｔｒ３３，Ｔｒ４３のゲート電極３２３は第３の共通ゲート線ＧＬ３からなり、第４のメモリセルＭＣ４を構成している第１０乃至第１２の補助トランジスタＴｒ２４，Ｔｒ３４，Ｔｒ４４のゲート電極３２４は第４の共通ゲート線ＧＬ４からなっている。
【００９２】
第１のメモリセルＭＣ１のＹ方向に隣接する第５のメモリセルＭＣ５及び第５のメモリセルのＸ方向に配列される複数のメモリセル（例えば、第６のメモリセルＭＣ６）の断面構造は、図５に示される第１及び第４のメモリセルＭＣ１〜ＭＣ４とほぼ同様の構造となっているため詳細な説明は省略する。
【００９３】
第５のメモリセルＭＣ５において、図６に示されるように、第３のビット線ＢＬ３下に設けられた第５のＭＴＪ素子ＭＴＪ５は、その一方の端子が、ビアＶ１５を介して第３のビット線ＢＬ３に接続され、他方の端子がコンタクトＣ１５を介して半導体基板１内の拡散層４１５に接続される。この拡散層４１５は、第５のメモリセルＭＣ５を構成している選択トランジスタＴｒ１５及び３つの補助トランジスタＴｒ２５，Ｔｒ３１，Ｔｒ４５によって共有されるソース／ドレイン拡散層４１５である。
【００９４】
尚、上述のように、補助トランジスタＴｒ３１は、第１のメモリセルＭＣ１と第５のメモリセルＭＣ５とで、共有されている。
【００９５】
また、第６のメモリセルＭＣ６は、第１のメモリセルＭＣ１に対する第５のメモリセルＭＣ５の構造と同様の構成で、第２のメモリセルＭＣ２のＹ方向に隣接して配置されている。
【００９６】
第２乃至第６のメモリセルＭＣ２〜ＭＣ６において、第２乃至第６のＭＴＪ素子ＭＴＪ２〜ＭＴＪ６は、第１のメモリセルＭＣ１の第１のＭＴＪ素子ＭＴＪ１と同様に、１つの選択トランジスタと３つの補助トランジスタによって、周囲が取り囲まれたレイアウトとなっている。
【００９７】
本実施形態に係るＭＲＡＭにおいて、上記の構造を有するメモリセルアレイが形成される半導体基板１表面領域は、素子が形成される活性化領域と絶縁膜１５が埋め込まれた素子分離領域ＳＴＩからなっている。本実施形態において、２つの素子分離領域ＳＴＩ（絶縁膜１５）が、１つの共有ノード形成領域をＹ方向に挟み込むように配置され、２つのゲート線のＸ方向に対向する突起部分と接触するように設けられている。それによって、素子分離領域ＳＴＩは、Ｙ方向に隣接する共有ノード間を電気的に分離している。
【００９８】
本実施形態において、Ｙ方向及びＸ方向に隣接する２つのメモリセル間には、それらを電気的に分離するための素子分離絶縁領域は設けられておらず、メモリセルＭＣ１〜ＭＣ６のそれぞれが形成される活性化領域は１つに繋がっている。  
それゆえ、本実施形態において、隣接するメモリセル間の電気的な分離は、各メモリセルを構成している選択トランジスタ及び補助トランジスタ、書き込み補助線の電位制御によってなされる。
【００９９】
本発明の第１の実施形態に係るＭＲＡＭにおいて、１つのメモリセルは、１つのＭＴＪ素子と４つのＭＩＳトランジスタから構成されるため、従来の１Ｔｒ＋１ＭＴＪの回路構成を有するメモリセルと比較して、素子数は増加する。  
しかし、本発明の第１の実施形態に係るＭＲＡＭでは、隣接するメモリセル（セル群）間で、補助トランジスタやゲート線・書き込み補助線など共有することで、素子及び構成部材の顕著な増大及びチップサイズの増大を抑制している。
【０１００】
例えば、本実施形態のメモリセルアレイのレイアウトによれば、櫛歯状のゲート線の突起部分をゲート電極とする補助トランジスタは、Ｙ方向に隣接する２つのＭＴＪ素子間に設けられ、２つのメモリセル間で共有されている。従来では、Ｙ方向に隣接するメモリセル間には素子分離領域（絶縁膜）が設けられていたが、本実施形態では、素子分離領域を形成せずに、その部分を活性化領域（半導体基板）として、補助トランジスタが半導体基板１上に配置されている。  
また、本実施形態においては、１つの補助トランジスタの電流経路の一端に書き込み補助線が接続されている。この書き込み補助線は、それが接続される補助トランジスタのソース／ドレイン拡散層からなっている。そして、そのソース／ドレイン拡散層は、Ｘ方向に隣接する２つのメモリセル及びＹ方向に配列されている複数のメモリセルで共有されている。  
このように、補助トランジスタ及び書き込み補助線が設けられることによってセルサイズ及びチップサイズが著しく増加することが、抑制されている。
【０１０１】
加えて、補助トランジスタや書き込み補助線の形成は、選択トランジスタの形成工程と同時に行われるため、補助トランジスタ及び書き込み補助線を設けることによって、製造工程の増加やそれに伴う製造コストの増加も生じない。
【０１０２】
以上のように、本実施形態に係るＭＲＡＭのレイアウトによれば、１つのメモリセルの面積（セルサイズ）は、１０Ｆ２（Ｆは最小加工寸法）となる。
【０１０３】
尚、ＭＴＪ素子ＭＴＪ１〜ＭＴＪ６の平面形状は、図４に示される正方形状に限定されない。例えば、ＭＴＪ素子の平面形状は、長方形状、楕円状、円状、六角形状、菱型状、平行四辺形状、十字型状、ビーンズ型（凹型）状などでもよい。
【０１０４】
［Ｂ−３］  動作  
（１）  動作原理  
以下、本実施形態に係るＭＲＡＭの書き込み／読み出し原理について、説明する。ＭＲＡＭでは、トンネル磁気抵抗効果（Tunneling Magneto Resistive Effect）を利用して、データを判別している。トンネル磁気抵抗効果とは、ＭＴＪ素子の固定層及び記録層の磁化方向が平行となった場合と反平行となった場合とで、強磁性層に挟まれた非磁性層（トンネルバリア膜）のトンネル抵抗値が変化することである。固定層及び記録層の磁化方向が平行となった場合、ＭＴＪ素子の抵抗値は低くなり、磁化方向が反平行となった場合にはＭＴＪ素子の抵抗値は高くなる。このＭＴＪ素子の抵抗値の高低によって、“１”又は“０”データが判別される。
【０１０５】
本実施形態のＭＲＡＭの書き込み方式には、例えば、スピン注入磁化反転技術が採用される。スピン注入による磁化反転は、固定層の磁気モーメントによってスピン偏極された電子（スピン偏極電子と呼ぶ）を記録層に注入し、そのスピン偏極電子と記録層内の電子との交換相互作用によるスピン角運動量の移動によって、記憶層を磁化反転させることで行われる。即ち、書き込み電流を固定層から記録層へ、又は、記録層から固定層へ流し、記録層の磁化方向と固定層の磁化方向を反平行状態（例えば、“０”データ）、又は、平行状態（例えば、“１”データ）にして、データが書き込まれる。
【０１０６】
このように、ＭＴＪ素子の両端に電位差を印加して磁化反転しきい値電流以上の書き込み電流を流すことで記録層の磁化方向を反転させ、書き込み電流の流れる向きに応じて固定層及び記録層の磁化方向を平行又は反平行にし、ＭＴＪ素子の抵抗値を変化させることで“１”、“０”データの書き込みが行われる。
【０１０７】
また、本実施形態のＭＲＡＭの読み出し動作の際には、選択セルに接続されている一方のビット線から他方のビット線に、読み出し電流が流される。そして、読み出し電流に基づいて、ＭＴＪ素子のトンネル抵抗値の値が判別されることによって、選択セルのデータが読み出される。
【０１０８】
（１）  書き込み動作  
図８及び図９を用いて、本発明の第１の実施形態に係るＭＲＡＭの書き込み動作について、説明する。図８及び図９は、本実施形態のＭＲＡＭの書き込み動作時の書き込み電流Ｉｗの流れを模式的に示した図である。尚、図８及び図９において、ＭＴＪ素子を通過する前の書き込み電流は黒塗りの矢印で示し、ＭＴＪ素子を通過した後の書き込み電流は白抜きの矢印で示している。
【０１０９】
まず、図８を用いて、書き込み電流Ｉｗ１が、選択トランジスタＴｒ１２を経由して、ＭＴＪ素子のボトム側（半導体基板側）からトップ側（ビット線側）へ流れる場合について、説明する。ここでは、選択セルは第２のメモリセルＭＣ２とし、データが書き込まれる第２のＭＴＪ素子ＭＴＪ２は、図８中において斜線で示されている。
【０１１０】
はじめに、複数のワード線ＷＬ１〜ＷＬ４の中から、データの書き込みの対象となるメモリセルが属する１つのワード線が選択され、高電位“Ｈ”に設定される。それによって、そのワード線に接続された選択トランジスタがオン状態となる。ここでは、第２のＭＴＪ素子ＭＴＪ２が書き込み対象の記憶素子であるため、第２のワード線ＷＬ２が高電位“Ｈ”に設定され、第２のＭＩＳトランジスタＴｒ１２はオン状態となる。この際、他のワード線ＷＬ１，ＷＬ３，ＷＬ４は低電位“Ｌ”に設定され、それらのワード線に接続される選択トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５はオフ状態となる。尚、第６のメモリセルＭＣ６は、選択セルＭＣ２と同じワード線ＷＬ２を共有しているため、第６の選択トランジスタＴｒ１６はオン状態となる。
【０１１１】
次に、第２の共通ゲート線ＧＬ２が低電位“Ｌ”に設定され、補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２はオフ状態となる。また、その共通ゲート線ＧＬ２はＹ方向に隣接する複数のメモリセルで共有されているため、非選択セルの補助トランジスタもオフ状態となる。同時に、他の共通ゲート線ＧＬ１，ＧＬ３，ＧＬ４は、例えば、低電位“Ｌ”に設定され、それらに接続される補助トランジスタもオフ状態となる。尚、例えば、第１及び第２の書き込み補助線ＷＡＬ１，ＷＡＬ２は、低電位または高電位のいずれか一方に設定される。
【０１１２】
続いて、複数のビット線ＢＬ１〜ＢＬ４の中から、書き込みの対象となるメモリセルが接続される１つのビット線が選択される。  
ここでは、第２のメモリセルを構成している第２のＭＴＪ素子ＭＴＪ２が書き込みの対象であるため、第２のビット線ＢＬ２が高電位“Ｈ”に設定され、そのビット線ＢＬ２とビット線対をなしている第１のビット線ＢＬ１が低電位“Ｌ”に設定される。他のビット線ＢＬ３，ＢＬ４は低電位“Ｌ”に設定される。書き込み電流Ｉｗ１は、第２のビット線ＢＬ２から第１のビット線ＢＬ１に流れるため、書き込み電流Ｉｗ１が、第２のＭＴＪ素子ＭＴＪ２のトップ側からボトム側へと流れる。
【０１１３】
つまり、書き込み電流Ｉｗ１は、選択トランジスタＴｒ１２の電流経路を経由し、第２のＭＴＪ素子ＭＴＪ２へ注入される。この際、第２のメモリセルＭＣを構成している補助トランジスタＴｒ２２，３２，３２はオフ状態となっている。これによって、選択セルＭＣ２とそれに隣接している複数の非選択セルＭＣ１，ＭＣ３，ＭＣ６とは、電気的に分離されているため、書き込み電流Ｉｗ１は、第１の書き込み補助線ＷＡＬ１や選択セルＭＣ２に隣接する非選択セルには分流しない。それゆえ、所定の値の書き込み電流Ｉｗ２を、第２のＭＴＪ素子ＭＴＪ２に流すことができる。
【０１１４】
第２のＭＴＪ素子ＭＴＪ２を流れた書き込み電流Ｉｗ１は、第１のビット線ＢＬ１へ流れる。
【０１１５】
以上によって、書き込み電流Ｉｗ１がＭＴＪ素子ＭＴＪ２のボトム側からトップ側へ流れる場合のＭＲＡＭの書き込み動作が、完了する。
【０１１６】
したがって、ＭＴＪ素子のボトム側からトップ側へ書き込み電流を注入する場合でおいて、スピン注入方式を用いて、第２のＭＴＪ素子ＭＴＪ２にデータを書き込みことができる。尚、この場合において、書き込み電流Ｉｗ１の大きさは、ＭＴＪ素子の反転しきい値電流の大きさ以上であり、選択トランジスタの駆動力及びゲート耐圧を保証できる大きさ以下である。
【０１１７】
次に、図９を用いて、書き込み電流Ｉｗ２が、書き込み選択セルのＭＴＪ素子のトップ側（ビット線側）からボトム側（半導体基板側）へ流れる場合について、説明する。尚、ここでは、上記と同様に、第２のメモリセルＭＣ２を選択セルとする。
【０１１８】
はじめに、選択セルＭＣ２が接続されている第２のワード線ＷＬ２が高電位“Ｈ”に設定され、他のワード線ＷＬ１，ＷＬ３，ＷＬ４は低電位“Ｌ”に設定される。これによって、ワード線ＷＬ２にゲートが接続された選択トランジスタＴｒ１２がオン状態となり、ワード線ＷＬ１，ＷＬ３，ＷＬ４にゲートが接続された選択トランジスタＴｒ１１，Ｔｒ１３〜Ｔｒ１５はオフ状態となる。
【０１１９】
次に、第２の共通ゲート線ＧＬ２が高電位“Ｈ”に設定され、第２のメモリセルＭＣ２を構成している第４乃至第６の補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２がオン状態となる。一方、他の共通ゲート線ＧＬ１，ＧＬ３，ＧＬ４は低電位“Ｌ”に設定される。そのため、それらの共通ゲート線ＧＬ１，ＧＬ３，ＧＬ４にそれぞれ接続されている複数の補助トランジスタＴｒ２１〜Ｔｒ４１，Ｔｒ２３〜Ｔｒ４６は、オフ状態となる。
【０１２０】
続いて、第１の書き込み補助線ＷＡＬ１は低電位“Ｌ”に設定される。
【０１２１】
その後、複数のビット線ＢＬ１〜ＢＬ４の中から、書き込みの対象となるメモリセルが接続される１つのビット線が選択される。第２のＭＴＪ素子ＭＴＪ２が書き込みの対象であるため、第１のビット線ＢＬ１が高電位“Ｈ”に設定され、そのビット線ＢＬ１とビット線対をなしている第２のビット線ＢＬ２が低電位“Ｌ”に設定される。他のビット線ＢＬ３，ＢＬ４は低電位“Ｌ”に設定される。
【０１２２】
第１のビット線が高電位“Ｈ”、第２のビット線ＢＬ２が低電位“Ｌ”にそれぞれ設定されているため、書き込み電流Ｉｗ２は、第１のビット線ＢＬ１から第２のビット線ＢＬ２へ流れる。それゆえ、書き込み電流Ｉｗ２は第２のＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ流れる。これによって、所定のデータがスピン注入方式により、選択セルＭＣ２の第２のＭＴＪ素子ＭＴＪ２に書き込まれる。
【０１２３】
第２のＭＴＪ素子ＭＴＪ２を通過した書き込み電流Ｉｗ２は、第２のＭＴＪ素子ＭＴＪ２下の拡散層４１２（図５参照）へと流れ込む。  
この拡散層４１２は、第２のメモリセルＭＣ２を構成している選択トランジスタＴｒ１２及び補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２で共有されるソース／ドレイン拡散層である。上述のように、選択及び補助トランジスタＴｒ１２〜Ｔｒ４２はオン状態となっており、また、他端側のソース／ドレイン拡散層は、低電位“Ｌ”の書き込み補助線（拡散層）ＷＡＬ１又はビット線ＢＬ２、ＢＬ４に接続されている。  
このため、書き込み電流Ｉｗ２は選択トランジスタＴｒ１２及び補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２にそれぞれ分流され、この分流された電流（以下、迂回電流と呼ぶ）は、各トランジスタＴｒ１２〜Ｔｒ４２の電流経路（チャネル）をそれぞれ流れる。
【０１２４】
第２の選択トランジスタＴｒ１２において、迂回電流は、選択トランジスタＴｒ１２の電流経路を経由して、低電位“Ｌ”に設定された第２のビット線ＢＬ２へと流れる。
【０１２５】
第３の補助トランジスタＴｒ２２は、２つのソース／ドレイン拡散層のうち、第２のＭＴＪ素子ＭＴＪ２に接続されていない他方の拡散層が、第１の書き込み補助線ＷＡＬ１として機能する。そのため、補助トランジスタＴｒ２２の電流経路を経由した迂回電流は、低電位“Ｌ”に設定された書き込み補助線ＷＡＬ１（拡散層５１：図５参照）へ放出される。
【０１２６】
また、補助トランジスタＴｒ３２，Ｔｒ４２は、第２のメモリセルＭＣ２とそれのＹ方向に隣接するメモリセルとで共有され、オン状態となった補助トランジスタＴｒ３２，Ｔｒ４２によって、選択セルＭＣ２とこれに隣接する非選択セルは導通状態となっている。そのため、迂回電流は、第２のＭＴＪ素子ＭＴＪ２下に設けられた拡散層４１２から補助トランジスタＴｒ３２，Ｔｒ４２の電流経路へ流れ込み、選択セルのＹ方向に隣接する非選択セル（例えば、第６のメモリセルＭＣ６）に注入される。
【０１２７】
その結果として、迂回電流は、第６のメモリセルＭＣ６内の第６のＭＴＪ素子ＭＴＪ６を流れるが、第２のＭＴＪ素子ＭＴＪ２に対して、データの書き込みはなされない。その理由は、以下の通りである。
【０１２８】
第６のメモリセルＭＣ６に流れ込む迂回電流の値は、書き込み電流が選択セル（第２のメモリセルＭＣ２）を構成している４つのＭＩＳトランジスタＴｒ１２，Ｔｒ２２，Ｔｒ３２，Ｔｒ４２へそれぞれ分流されたため、書き込み電流Ｉｗ２の３分の１から４分の１程度の大きさとなっている。また、選択セルＭＣ２とＹ方向に隣接している非選択セルＭＣ６は、第２のワード線ＷＬ２及び第２の共通ゲート線ＧＬ２を共有しているため、非選択セルＭＣ６の選択トランジスタＴｒ１６及び補助トランジスタＴｒ２６，Ｔｒ４６もオン状態となっている。そして、それらのトランジスタＴｒ１６，Ｔｒ２６，Ｔｒ４６は、非選択のビット線（低電位“Ｌ”）又は接地端側に接続されている。
【０１２９】
このため、補助トランジスタＴｒ３２を経由して非選択セルＭＣ６に流れ込んだ迂回電流は、第６のＭＴＪ素子ＭＴＪ６下の拡散層４１６内で、第６のＭＴＪ素子ＭＴＪ６を流れる電流と、第６の選択トランジスタＴｒ１６の電流経路を流れる電流、第１５及び第１６補助トランジスタＴｒ２６，Ｔｒ４６の電流経路を流れる電流とに、さらに分流される。
【０１３０】
第６のＭＴＪ素子を流れた電流は、低電位“Ｌ”に設定された第３のビット線ＢＬ３を流れ、第６の選択トランジスタＴｒ１６の電流経路を流れた迂回電流は、低電位“Ｌ”に設定された第４のビット線ＢＬ４を流れる。第１５の補助トランジスタＴｒ２６の電流経路を流れた迂回電流は、第１の書き込み補助線ＷＡＬ１へと放出される。また、第１６の補助トランジスタＴｒ４６の電流経路を流れた迂回電流は、第６のメモリセルＭＣ６とその補助トランジスタＴｒ４６を共有する他のメモリセルへと流れる。そのメモリセルも非選択のビット線の接続されているため、迂回電流は低電位のビット線に流れる。
【０１３１】
それゆえ、迂回電流が選択セルに隣接する非選択セル内へ流れ込んでも、非選択セルが含んでいるＭＴＪ素子を流れる電流は、反転しきい値電流よりも十分に小さくなる。よって、非選択セルを構成しているＭＴＪ素子への誤書き込みは生じない。
【０１３２】
以上によって、書き込み電流Ｉｗ２がＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ流れる場合の書き込み動作が、完了する。
【０１３３】
このように、選択セルＭＣ２内のＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ書き込み電流を注入する場合において、書き込み電流Ｉｗ２は、ＭＴＪ素子ＭＴＪ２を経由した後に分流され、選択トランジスタＴｒ１１及び補助トランジスタＴｒ２１，Ｔｒ３１，Ｔｒ４１の電流経路を経由して、低電位“Ｌ”に設定されたビット線ＢＬ２，ＢＬ３，ＢＬ４及び書き込み補助線ＷＡＬ１に放出される。
【０１３４】
つまり、大きい書き込み電流を用いて、選択されたＭＴＪ素子にデータを書き込んでも、選択トランジスタの電流経路（チャネル）を流れる電流は、書き込み電流Ｉｗ２よりも小さくなる。それゆえ、選択トランジスタは、書き込み電流Ｉｗ２よりも小さくなった電流を転送できる駆動力及びゲート耐圧を確保すればよく、そのサイズを大きくせずともよい。大きい書き込み電流を用いるためのトランジスタの駆動力及びゲート耐圧は、メモリセル内に設けられた補助トランジスタによって、補填される。
【０１３５】
したがって、本発明の第１の実施形態によれば、書き込み電流Ｉｗ２がＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ流れる場合において、反転しきい値電流よりも大きい書き込み電流を用いることができる。これによって、次の作用を得ることができる。
【０１３６】
ＭＲＡＭを構成している複数のＭＴＪ素子は、その特性にばらつきが生じる可能性があり、その結果として、素子毎に反転しきい値電流もばらついてしまう。本実施形態に係るＭＲＡＭは、ＭＴＪ素子のトップ側（ビット線側）からボトム側（半導体基板側）へ流れる書き込み電流Ｉｗ２を大きくできるため、広い範囲にわたった書き込み電流を設定できる。即ち、ＭＴＪ素子の特性ばらつきよって素子毎に反転しきい値電流の値が異なっても、そのばらつきに対して余裕度を確保した書き込み電流の範囲を設定できる。
【０１３７】
したがって、本発明の実施形態のＭＲＡＭは、反転しきい値電流のばらつきの分布内で最大電流値を要するＭＴＪ素子に対して、その素子の反転しきい値電流よりも十分大きな書き込み電流を用いて、データを書き込むことができる。
【０１３８】
ここで、本実施形態に係るＭＲＡＭで用いられる書き込み電流の設定範囲について考える。書き込み電流の下限値において、データの書き込み不良を防ぐため、トップ側からボトム側への書き込み電流Ｉｗ２及びボトム側からトップ側からの書き込み電流Ｉｗ１は、反転しきい値電流の分布内における反転しきい値電流の最大値以上に設定されることが好ましい。また、本実施形態では、書き込み電流Ｉｗ２をＭＴＪ素子のトップ側からボトム側へ流す場合、その書き込み電流Ｉｗ２の一部は非選択セルへ分流する。この分流した迂回電流による非選択セルへの誤書き込みを防止するため、迂回電流の値が反転しきい値電流の分布内の最小値より小さくなるように、書き込み電流Ｉｗ２の上限値が設定されることが好ましい。
【０１３９】
上述のように、本実施形態に係るＭＲＡＭは、ＭＴＪ素子のトップ側からボトム側への書き込み電流Ｉｗ２を大きくできる。書き込み電流がＭＴＪ素子のトップ側からボトム側へ電流が流された場合、スピン偏極した電子はＭＴＪ素子に対して半導体基板側からビット線側へと注入される。一般に、スピン注入を用いたデータ書き込み方式において、ＭＴＪ素子の磁化自由層と磁化固定層との相対的な磁化方向を平行状態から反平行状態へと変化させる電流が、反平行状態から平衡状態へと変化させる電流よりも大きい。ＭＴＪ素子の磁化固定層がビット線側に設けられ、磁化自由層が半導体側に設けられた、いわゆる、トップピン型のＭＴＪ素子では、スピン注入方式によって磁化固定層側から磁化自由層側へ書き込み電流が流される場合に、スピン偏極した電子が磁化自由層へ直接注入される。これによって、磁化固定層と磁化自由層との相対的な磁化方向が平行状態から反平行状態へと変えられ、ＭＴＪ素子に記憶されるデータが書き換えられる。  
これを鑑みると、本実施形態のように、ＭＴＪ素子のトップ側からボトム側への書き込み電流Ｉｗ２を大きくできるＭＲＡＭにおいては、トップピン型のＭＴＪ素子を用いたＭＲＡＭのほうが、ボトムピン型のＭＴＪ素子を用いたＭＲＡＭよりも大きな効果を得ることができる。
【０１４０】
また、本実施形態のＭＲＡＭの書き込み動作において、１つのメモリセルを構成する４つのＭＩＳトランジスタのうち、３つの補助トランジスタのゲートは、共通のゲート線に接続されている。選択セルとそれのＹ方向に隣接している非選択セルの複数の補助トランジスタにおいても、同じゲート線に接続される。上述のように、１つの共通ゲート線の電位を変えることによって、複数の補助トランジスタの動作が制御されているため、メモリセル毎に補助トランジスタを設けることで素子数が増加しても、ＭＲＡＭの書き込み動作／読み出し動作の制御が煩雑になることはない。
【０１４１】
以上のように、本発明の第１の実施形態に係るＭＲＡＭによれば、データの書き込みに要する反転しきい値電流より大きい書き込み電流を用いることができる。
【０１４２】
（２）  読み出し動作  
図１０を用いて、本発明の第１の実施形態に係るＭＲＡＭの読み出し動作について、説明する。図１０は、本実施形態のＭＲＡＭの読み出し動作時の読み出し電流Ｉｒの流れを模式的に示した図である。尚、図１０において、ＭＴＪ素子を通過する前の読み出し電流は黒塗りの矢印で示し、ＭＴＪ素子を通過した後の読み出し電流は白抜きの矢印で示している。また、ここでは、第２のメモリセルＭＣ２内の第２のＭＴＪ素子からデータを読み出す場合について説明し、図１０中において、そのＭＴＪ素子ＭＴＪ２は斜線で示している。
【０１４３】
はじめに、書き込み動作と同様に、選択セルＭＣ２が有する第２のワード線ＷＬ２が高電位“Ｈ”に設定され、第２の選択トランジスタＴｒ１２がオン状態となる。一方、非選択セルが接続されているワード線ＷＬ１，ＷＬ３，ＷＬ４は低電位“Ｌ”に設定され、それらのワード線にゲートがそれぞれ接続されている選択トランジスタＴｒ１１，Ｔｒ１３〜Ｔｒ１５はオフ状態になる。
【０１４４】
次に、第２のメモリセルＭＣ２に用いられている第２の共通ゲート線ＧＬ２が低電位“Ｌ”に設定され、その共通ゲート線ＧＬ２にゲートが接続されている補助トランジスタＴｒ２２，Ｔｒ３２，Ｔ４２はオフ状態になる。この際、例えば第６のメモリセルＭＣ６のように、選択セルＭＣ２のＹ方向に隣接している複数の非選択セルは、選択セルと第２の共通ゲート線ＧＬ２を共有しているため、それらの非選択セルの補助トランジスタはオフ状態となる。これと同時に、第１、第３及び第４の共通ゲート線ＧＬ１，ＧＬ３，ＧＬ４も低電位“Ｌ”に設定され、それらの共通ゲート線ＧＬ１，ＧＬ３，ＧＬ４に接続された補助トランジスタはオフ状態となる。尚、例えば、第１及び第２の書き込み補助線ＷＡＬ１，ＷＡＬ２は、低電位または高電位のいずれか一方に設定される。
【０１４５】
続いて、選択セルＭＣ２に接続されているビット線対ＢＬ１，ＢＬ２のうち、例えば、第１のビット線ＢＬ１が高電位“Ｈ”に設定され、第２のビット線ＢＬ２が低電位“Ｌ”に設定される。これによって、読み出し電流Ｉｒは、第１のビット線ＢＬ１から第２のビット線ＢＬ２へと流れる。
【０１４６】
読み出し電流Ｉｒは、読み出し選択された第２のメモリセルＭＣ２に注入され、第２のＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ流れる。このＭＴＪ素子を流れた読み出し電流の変動量からＭＴＪ素子の抵抗値が換算され、データが読み出される。尚、読み出し電流Ｉｒは、反転しきい値電流よりも小さい電流である。
【０１４７】
この際、補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２はオフ状態となっているため、読み出し電流が分流された迂回電流は発生せず、迂回電流が選択セルの周囲の非選択セルに流れ込むことは無い。  
したがって、本発明の第１の実施形態に係るＭＲＡＭにおいて、データを判別するための読み出し電流は迂回電流によって変動することは無く、読み出しマージンは劣化しない。
【０１４８】
尚、読み出し電流Ｉｒが、第２のビット線ＢＬ２から第１のビット線ＢＬ１へ流れる、つまり、ＭＴＪ素子のボトム側からトップ側へ流れる場合においては、第２のビット線ＢＬ２が高電位“Ｈ”に設定され、第１のビット線ＢＬ１が低電位“Ｌ”に設定されることが、上記の読み出し動作と相違し、選択トランジスタ及び補助トランジスタは、上記と同様の動作で駆動される。そのため、上記の読み出し動作と同様の効果が得られる。
【０１４９】
［Ｃ］  第２の実施形態  
図１１乃至図１９を参照して、本発明の第２の実施形態について、説明する。尚、第１の実施形態とほぼ同一の機能を有する素子及び部材には、同一の符号を付し、その詳細な説明については、必要な場合にのみ行う。
【０１５０】
［Ｃ−１］  等価回路  
（１）  セル群  
図１１を用いて、本発明の第２の実施形態に係るＭＲＡＭで用いられるセル群について、説明する。
【０１５１】
図１１に示すように、セル群Ｇ１は、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とから構成されている。尚、第１のメモリセルＭＣ１は、図１に示されるメモリセルＭＣ１と同様の構成となっているため、詳細な説明は省略する。
【０１５２】
第１のメモリセルＭＣ１において、第１のメモリセルを構成している第１の選択トランジスタＴｒ１１のゲートは、第１のワード線ＷＬ１に接続される。そして、第１のメモリセルＭＣ１を構成している第１のＭＴＪ素子ＭＴＪ１の一端の端子が、第１のビット線ＢＬ１に接続され、第１の選択トランジスタＴｒ１１の電流経路の一端が、第２のビット線ＢＬ１に接続されている。
【０１５３】
これに対し、第２のメモリセルＭＣ２において、第２のメモリセルを構成している第２の選択トランジスタＴｒ１２のゲートは、第２のワード線ＷＬ２に接続される。そして、第２のメモリセルを構成している第２のＭＴＪ素子ＭＴＪ２の一端の端子が、第２のビット線ＢＬ２に接続され、第２の選択トランジスタＴｒ１２の電流経路の一端が、第１のビット線ＢＬ１に接続されている。
【０１５４】
このように、メモリセルアレイを構成するセル群Ｇ１において、それを構成する２つのメモリセルＭＣ１，ＭＣ２は同じビット線対ＢＬ１，ＢＬ２に接続されるが、ビット線対ＢＬ１，ＢＬ２とＭＴＪ素子ＭＴＪ１，ＭＴＪ２及び選択トランジスタＴｒ１１，Ｔｒ１２との接続関係は、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とで互いに逆になっている。
【０１５５】
この接続関係によって、２つのメモリセルで共有される補助トランジスタＴｒ２１がオン状態となった場合に、その補助トランジスタＴｒ２１が選択スイッチとして機能してしまい、同じセル群Ｇ１内の非選択セルに対して、誤書き込みが発生するのを防止している。それとともに、その接続関係によって、補助トランジスタＴｒ２１の電流経路を経由して、非選択セルへ迂回電流を流すことができる。但し、迂回電流は、複数のＭＩＳトランジスタへの分流により、反転しきい値電流よりも小さくなるため、非選択セルのＭＴＪ素子に対して、データの書き込みがなされることは無い。
【０１５６】
第２のＭＴＪ素子ＭＴＪ２の他端と第２の選択トランジスタＴｒ１２の電流経路の他端との接続点には、第１、第４及び第５の補助トランジスタＴｒ２１，Ｔｒ３２，Ｔｒ４２の電流経路の一端が接続されている。このうち、１つの第１の補助トランジスタＴｒ２１は、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とで共有されている。
【０１５７】
つまり、本実施形態において、１つのセル群Ｇ１は、４つのトランジスタをそれぞれ含む２つのメモリセルＭＣ１，ＭＣ２から構成されるが、２つのメモリセルでＭＣ１，ＭＣ２で１つの補助トランジスタＴｒ２１が共有されるため、１つのセル群が含む補助トランジスタの数は、５つとなる。これらの５つの補助トランジスタＴｒ２１，Ｔｒ３１，Ｔｒ３２，Ｔｒ４１，Ｔｒ４２のゲートは、１つの共通ゲート線ＧＬ１に共通接続される。
【０１５８】
このように、本実施形態においては、同じビット線対に接続された２つのメモリセルＭＣ１，ＭＣ２が、１つの補助トランジスタＴｒ２１を共有し、それとともに、１つの共通ゲート線ＧＬ１を共有することで、メモリセルアレイ内の構成素子数及び制御線数を削減できる。
【０１５９】
（２）  メモリセルアレイ  
図１２を用いて、本発明の第２の実施形態に係るＭＲＡＭのメモリセルアレイの回路構成について、説明する。図１２は、本実施形態に係るＭＲＡＭのメモリセルアレイの等価回路を示している。尚、第１のセル群Ｇ１は、図１１に示すセル群Ｇ１の回路構成と同様であるため、詳細な説明は省略する。
【０１６０】
図１２に示すように、本実施形態で述べるメモリセルアレイは、複数のセル群Ｇ１，Ｇ２，Ｇ３が、Ｘ方向及びＹ方向に沿って配列された回路構成となっている。
【０１６１】
第２のセル群Ｇ２は、第１のセル群Ｇ１のＸ方向に配置され、第１のセル群と同じビット線対ＢＬ１，ＢＬ２に接続されている。
【０１６２】
第２のセル群Ｇ２において、第３及び第４の選択トランジスタＴｒ１３，Ｔｒ１４のゲートは第３及び第４のワード線ＷＬ３，ＷＬ４にそれぞれ接続されている。第２のセル群Ｇ２は、第３のメモリセルＭＣ３と第４のメモリセルＭＣ４から構成されている。第３のメモリセルＭＣ３は第３のＭＴＪ素子ＭＴＪ３と第３の選択トランジスタＴｒ１３とを有し、第４のメモリセルＭＣ４は第４のＭＴＪ素子４と第４の選択トランジスタＴｒ１４とを有している。
【０１６３】
第３のＭＴＪ素子ＭＴＪ３の一端は、第２のビット線ＢＬ２に接続され、第３のＭＴＪ素子ＭＴＪ３の他端は、第３の選択トランジスタＴｒ１３の電流経路の一端に接続される。第３の選択トランジスタＴｒ１３の電流経路の他端は、第１のセル群Ｇ１の第２の選択トランジスタＴｒ１２の電流経路の一端と共有ノードをなし、第１のビット線ＢＬ１に接続されている。
【０１６４】
また、第４のＭＴＪ素子ＭＴＪ４の一端は、第１のビット線ＢＬ１に接続され、第４のＭＴＪ素子ＭＴＪ４の他端は、第４の選択トランジスタＴｒ１４の電流経路の一端に接続される。第４の選択トランジスタＴｒ１４の電流経路の他端は、第２のビット線ＢＬ２と接続される。尚、第４の選択トランジスタのＴｒ１４の電流経路の他端は、Ｘ方向に隣接する他のセル群の選択トランジスタ（図示せず）の電流経路の一端と共有ノードをなしている。
【０１６５】
第３のＭＴＪ素子ＭＴＪ３の他端と第３の選択トランジスタＴｒ１３の電流経路の一端との接続点には、第６乃至第８の補助トランジスタＴｒ２３，Ｔｒ３３，Ｔｒ４３の電流経路の一端が接続される。また、第４のＭＴＪ素子ＭＴＪ４の他端と第４の選択トランジスタＴｒ１４の電流経路の一端との接続点には、第６、第９及び第１０の補助トランジスタＴｒ２３，Ｔｒ３４，Ｔｒ４４の電流経路の一端が接続される。つまり、第２のセル群Ｇ２では、第６の補助トランジスタＴｒ２３が２つのメモリセルで共有されている。
【０１６６】
また、例えば、第６乃至第１０の補助トランジスタＴｒ２３，Ｔｒ３３，Ｔｒ３４，Ｔｒ４３，Ｔｒ４４のゲートは、第２の共通ゲート線ＧＬ２に共通接続されている。
【０１６７】
図１２に示されるメモリセルアレイのＸ方向においては、第１のセル群Ｇ１と同様の構成のセル群と第２のセル群Ｇ２の同様の構成のセル群とが、交互に配置された構成となっている。
【０１６８】
第１のセル群Ｇ１のＹ方向に配置された第３のセル群Ｇ３は、ビット線対ＢＬ３，ＢＬ４に接続されている。第３のセル群Ｇ３は、第５のメモリセルＭＣ５と第６のメモリセルＭＣ６から構成されている。第５のメモリセルＭＣ５は第５のＭＴＪ素子ＭＴＪ５と第５の選択トランジスタＴｒ１５とを有し、第６のメモリセルＭＣ６は第６のＭＴＪ素子６と第６の選択トランジスタＴｒ１６とを有している。
【０１６９】
第３のセル群Ｇ３において、第５及び第６の選択トランジスタＴｒ１５，Ｔｒ１６のゲートは、第１及び第２のワード線ＷＬ１，ＷＬ２にそれぞれ接続されている。つまり、ワード線ＷＬ１，ＷＬ２は、Ｙ方向に隣接する第１及び第３のセル群Ｇ１，Ｇ３で共有されている。
【０１７０】
第５のＭＴＪ素子ＭＴＪ５の一端は、第３のビット線ＢＬ３に接続され、第５のＭＴＪ素子ＭＴＪ５の他端は、第５の選択トランジスタＴｒ１５の電流経路の一端に接続される。第５の選択トランジスタＴｒ１５の電流経路の他端は、第４のビット線ＢＬ４に接続されている。
【０１７１】
また、第６のＭＴＪ素子ＭＴＪ６の一端は第４のビット線ＢＬ４に接続され、第６のＭＴＪ素子ＭＴＪ６の他端は第６の選択トランジスタＴｒ１６の電流経路の一端に接続される。第６の選択トランジスタＴｒ１６の電流経路の他端は、第３のビット線ＢＬ３と接続される。
【０１７２】
第５のＭＴＪ素子ＭＴＪ５の他端と第５の選択トランジスタＴｒ１５の電流経路の一端との接続点には、第２、第１１及び第１２の補助トランジスタＴｒ３１，Ｔｒ２５，Ｔｒ４５の電流経路の一端が接続される。また、第６のＭＴＪ素子ＭＴＪ６の他端と第６の選択トランジスタＴｒ１６の電流経路の一端との接続点には、第３、第１１及び第１３の補助トランジスタＴｒ３２，Ｔｒ２５，Ｔｒ４６の電流経路の一端が接続される。つまり、第２のセル群Ｇ２では、第１１の補助トランジスタＴｒ２５が２つのメモリセルで共有されている。さらに、Ｙ方向に隣接する第１のセル群Ｇ１と第３のセル群Ｇ３とによって、第２及び第３の補助トランジスタＴｒ３１，Ｔｒ３２が共有されている。
【０１７３】
また、例えば、補助トランジスタＴｒ２５，Ｔｒ３１，Ｔｒ３２，Ｔｒ４５，Ｔｒ４６は、第１の共通ゲート線ＧＬ１に共通接続されている。つまり、１つの共通ゲート線ＧＬ１が、Ｙ方向に隣接する複数のセル群Ｇ１，Ｇ３に共有される。
【０１７４】
このように、図１２に示されるメモリセルアレイのＹ方向において、あるセル群Ｇ１とそれのＹ方向に隣接するセル群Ｇ５は、ビット線対に対して同じ接続関係でそれぞれ接続され、２つの補助トランジスタＴｒ３１，Ｔｒ３２、ワード線ＷＬ１，ＷＬ２及び共通ゲート線Ｇ１を共有する構成となっている。
【０１７５】
以上のように、本発明の第２の実施形態では、１つのセル群内の２つのメモリセルが、それらが含んでいる補助トランジスタの１つを共有して、１つのセル群を構成している。さらに、Ｙ方向に互いに隣接する２つのセル群が、２つの補助トランジスタを共有している。  
それゆえ、本発明の第２の実施形態に係るＭＲＡＭによれば、第１の実施形態と同じ個数のＭＴＪ素子（メモリセル）を用いてメモリセルアレイを構成した場合、補助トランジスタが共有されることにより、メモリセルアレイ内の素子数を第１の実施形態のメモリセルアレイよりも削減できる。
【０１７６】
また、本発明の第２の実施形態では、１つのセル群を構成する２つのメモリセルＭＣ１，ＭＣ２が、補助トランジスタのゲートに接続される１つの共通ゲート線ＧＬ１を共有している。それに加え、本実施形態では、第１の実施形態で述べた書き込み補助線は用いずに、２つのメモリセルによってセル群が構成されている。そのため、本実施形態のＭＲＡＭでは、第１の実施形態よりも制御線の数が削減できる。  
したがって、本発明の第２の実施形態に係るＭＲＡＭによれば、第１の実施形態のＭＲＡＭよりも、メモリセルアレイのサイズを縮小でき、さらに、メモリセルアレイの動作制御を簡単化できる。
【０１７７】
［Ｂ−２］  構造  
図１３乃至図１６を用いて、本発明の第２の実施形態に係るＭＲＡＭのメモリセルアレイの構造について、説明する。図１３は、本実施形態に係るＭＲＡＭのメモリセルアレイのレイアウトを示している。図１４は図１３のＸＩＶ−ＸＩＶ線に沿う断面構造を示している。図１５は図１３のＸＶ−ＸＶ線に沿う断面構造を示し、図１６は図１３のＸＶＩ−ＸＶＩ線に沿う断面構造を示している。本実施形態で述べるメモリセルアレイの構造において、それと第１の実施形態で述べた構造との主たる相違点は、補助トランジスタのゲートとなるゲート線の構造である。
【０１７８】
図１３に示すように、第１の共通ゲート線ＧＬ１は、第１のワード線ＷＬ１と第２のワード線ＷＬ２との間に設けられ、第２の共通ゲート線ＧＬ２は、第３のワード線ＷＬ３と第４のワード線ＷＬ４との間に設けられる。
【０１７９】
第１の実施形態では、第１及び第２の共通ゲート線ＧＬ１，ＧＬ２はそれぞれ櫛歯状の形状を有していたが、本実施形態の第１及び第２の共通ゲート線ＧＬ１，ＧＬ２は、Ｙ方向に延びる１つの直線部分（櫛の軸部分）に対し、Ｘ方向に突き出た突起部分（櫛の歯部分）が直線部分の両側面に設けられている。以下では、ある方向（Ｙ方向）に延びる直線部分の両側面に、その延在方向と交差する方向（Ｘ方向）に突き出た突起部分を設けた構造を両櫛歯形状と呼ぶ。
【０１８０】
両櫛歯形状の第１及び第２の共通ゲート線ＧＬ１，ＧＬ２において、Ｙ方向に延びる直線部分は、第１、第６及び第１１の補助トランジスタＴｒ２１，Ｔｒ２３，Ｔｒ２５のゲート電極３２１，３２３となっている。これらのように、両櫛歯形状のゲート線のうち直線部分をゲート電極とする補助トランジスタは、上部ビット線ＢＬ１，ＢＬ３下に配置され、Ｘ方向に隣接する２つのＭＴＪ素子に挟み込まれたレイアウトとなっている。
【０１８１】
両櫛歯形状の第１及び第２のゲート電極Ｇ１，Ｇ２において、突起部分は、下部ビット線ＢＬ０〜ＢＬ４下にそれぞれ設けられている。その突起部分は、補助トランジスタＴｒ３１〜Ｔｒ３４，Ｔｒ４１〜Ｔｒ４６のゲート電極３３１〜３３２，３４１〜３４６となっている。これらのように、両櫛歯状のゲート線のうち突起部分をゲート電極とする補助トランジスタは、下部ビット線ＢＬ０，ＢＬ２，ＢＬ４下に設けられたレイアウトとなっている。
【０１８２】
本実施形態において、下部ビット線ＢＬ０，ＢＬ２，ＢＬ４と中間配線層Ｍ１１〜Ｍ１４は同時に形成されている。そのため、下部ビット線ＢＬ０，ＢＬ２，ＢＬ４は、それらとそれぞれビット線対をなす上部ビット線ＢＬ１，ＢＬ３下まで、その一部が引き出されている。それによって、下部ビット線ＢＬ０，ＢＬ２，ＢＬ４は、所定のＭＴＪ素子（例えば、第２のＭＴＪ素子）又は所定の共有ノードとなる拡散層（例えば、拡散層４１２）に、コンタクトＣ２１〜Ｃ２６及びビアＶ１１〜Ｖ１１０を介して、接続される。
【０１８３】
また、例えば、第１のＭＴＪ素子ＭＴＪ１のように、その一端が、上部ビット線ＢＬ１，ＢＬ３に接続されるＭＴＪ素子は、２つのビアＶ１２，Ｖ２１とその間に設けられた中間配線層Ｍ１１とを介して、ＭＴＪ素子上方に設けられた所定のビット線に接続されている。そのような中間配線層Ｍ１１〜Ｍ１４は、下部ビット線ＢＬ０，ＢＬ２，ＢＬ４と同時に形成された配線層である。
【０１８４】
尚、本実施形態の同じく、第１の実施形態のＭＲＡＭにおいて、別途に形成した中間配線層を用いずに、下部ビット線と同時形成した中間配線層を用いて、下部ビット線とＭＴＪ素子、又は、下部ビット線と拡散層とを接続しても良い。その反対に、本実施形態において、第１の実施形態のように、下部ビット線とは別途に形成した中間配線層を用いて、下部ビット線とＭＴＪ素子、又は、下部ビット線と拡散層とを、接続しても良い。
【０１８５】
本発明の第２の実施形態に係るＭＲＡＭにおいて、１つのセル群Ｇ１はＸ方向に隣接する２つのメモリセルからなり、その２つのメモリセルは、補助トランジスタの１つを共有している。また、補助トランジスタのゲート電極からゲート線が構成されているため、１つのセル群を構成する２つのメモリセルで、１つの共通ゲート線ＧＬ１，ＧＬ２を共有できる。それゆえ、本実施形態に係るＭＲＡＭにおいて、１つのセル群に含まれる１つのメモリセルのセルサイズは、第１の実施形態に係るＭＲＡＭのメモリセルのセルサイズよりも小さくなる。また、本実施形態においては、第１の実施形態のような書き込み補助線（拡散層）が設けられていないため、第１の実施形態と比較して、セルサイズは小さくなる。
【０１８６】
図１３乃至図１６の構造を有する本実施形態に係るＭＲＡＭにおいて、１つのメモリセルのセルサイズは、例えば、８Ｆ２となる。
【０１８７】
したがって、本発明の第２の実施形態に係るＭＲＡＭによれば、そのセルサイズを第１の実施形態に係るＭＲＡＭのセルサイズ（１０Ｆ２）よりも小さくできる。
【０１８８】
［Ｃ−３］  動作  
以下、図１７乃至図１９を参照して、本発明の第２の実施形態に係るＭＲＡＭの書き込み／読み出し動作について、説明する。
【０１８９】
尚、動作原理については、第１の実施形態と同様であるため、ここでは、詳細な説明は省略する。
【０１９０】
（１）  書き込み動作  
図１７及び１８を用いて、本発明の第２の実施形態に係るＭＲＡＭの書き込み動作について、説明する。図１７及び図１８は、本実施形態のＭＲＡＭの書き込み動作における、書き込み電流Ｉｗ１，Ｉｗ２の流れを模式的に示した図である。図１７及び図１８において、黒塗りの矢印は、ＭＴＪ素子を通過する前の書き込み電流を模式的に示し、白抜きの矢印は、ＭＴＪ素子を通過した後の書き込み電流を模式的に示している。尚、データが書き込まれるＭＴＪ素子は、第２のメモリセルＭＣ２の第２のＭＴＪ素子ＭＴＪ２とし、そのＭＴＪ素子ＭＴＪ２は、図１７及び図１８中において斜線で図示されている。尚、第２のメモリセルＭＣ２（選択セル）は、第１のメモリセルＭＣ１（非選択セル）とともに、第１のセル群Ｇ１を構成している。
【０１９１】
まず、図１７を用いて、書き込み電流Ｉｗ１が、選択トランジスタＴｒ１２を経由して、第２のＭＴＪ素子ＭＴＪ２のボトム側（半導体基板側）からトップ側（ビット線側）へ流れる場合について、説明する。
【０１９２】
はじめに、第１の実施形態と同様に、選択セルＭＣ２が接続される第２のワード線ＷＬ２が高電位“Ｈ”に設定され、他のワード線ＷＬ１，ＷＬ３，ＷＬ４は低電位“Ｌ”に設定される。これによって、第２のワード線ＷＬ２にゲートが接続された第２の選択トランジスタＴｒ１２がオン状態となり、ワード線ＷＬ１，ＷＬ３，ＷＬ４に接続された複数の選択トランジスタＴｒ１１，Ｔｒ１３〜Ｔｒ１８はオフ状態となる。
【０１９３】
次に、第１の共通ゲート線ＧＬ１が低電位“Ｌ”に設定され、選択セルＭＣ２内の補助トランジスタＴｒ２２，Ｔｒ３２，Ｔｒ４２はオフ状態となり、同じ共通ゲート線ＧＬ１に接続されている非選択セルの補助トランジスタＴｒ２５，Ｔｒ３１，Ｔｒ４１，Ｔｒ４５，Ｔｒ４６もオフ状態となる。また、第２の共通ゲート線ＧＬ２は、例えば、低電位“Ｌ”に設定され、補助トランジスタＴｒ２３，Ｔｒ３３，Ｔｒ３４，Ｔｒ４３，Ｔｒ４４はオフ状態となる。
【０１９４】
続いて、第１のビット線ＢＬ１が高電位“Ｈ”に設定され、それとビット線対をなす第２のビット線ＢＬ２は低電位“Ｌ”に設定される。また、ビット線対ＢＬ３，ＢＬ４は低電位“Ｌ”に設定される。これによって、書き込み電流Ｉｗ１が、第２のビット線ＢＬ２を流れ、選択トランジスタＴｒ１２のチャネル（電流経路）を経由し、第２のＭＴＪ素子ＭＴＪ２へ注入される。  
この際、選択セルＭＣ２を構成している補助トランジスタＴｒ２２，３２，３２はオフ状態となっており、選択セルＭＣ２とそれに隣接する非選択セルは、オフ状態となった選択トランジスタＴｒ１１，Ｔｒ１３及び補助トランジスタＴｒ２２，３２，３２によって、電気的に分離されている。そのため、書き込み電流Ｉｗ１が選択セルに隣接する非選択セルに対して分流しない。また、選択セルＭＣ２と同じセル群Ｇ１に含まれている非選択セルＭＣ１において、選択トランジスタＴｒ１１及び補助トランジスタＴｒ２１はオフ状態となっているため、書き込み電流Ｉｗ１が第１のＭＴＪ素子ＭＴＪ１に流れ込むことはない。  
よって、所定の値の書き込み電流Ｉｗ１を、第２のＭＴＪ素子ＭＴＪ２に注入することができる。また、非選択セルに対する誤書き込みも発生しない。
【０１９５】
以上にように、書き込み電流Ｉｗ１がＭＴＪ素子のボトム側からトップ側へ流れる場合において、選択セルにデータが書き込まれる。
【０１９６】
したがって、本実施形態においても、書き込み電流をＭＴＪ素子のボトム側からトップ側へ注入する場合において、スピン注入方式を用いて、第２のＭＴＪ素子ＭＴＪ２にデータを書き込みことができる。但し、書き込み電流Ｉｗ１の大きさは、ＭＴＪ素子の反転しきい値電流以上の大きさである。
【０１９７】
尚、第２のメモリセルＭＣ２とセル群Ｇ１を構成するメモリセルＭＣ１において、書き込み電流Ｉｗ１が、第１の選択トランジスタＴｒ１１を経由して、第１のＭＴＪ素子ＭＴＪ１のボトム側からトップ側へ流れる場合、第１のワード線ＷＬ１が高電位“Ｈ”に設定され、第２のワード線ＷＬ２は低電位“Ｌ”に設定される。また、第２のビット線ＢＬ２が高電位“Ｈ”に設定され、第１のビット線ＢＬ１が低電位“Ｌ”に設定される。それらの制御線の設定電位は異なるが、他の動作はほぼ同様である。
【０１９８】
続いて、図１８を用いて、書き込み電流Ｉｗ２が、第１のセル群Ｇ１内の選択セルＭＣ２に対し、選択セルＭＣ２内の第２のＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ流れる場合について、説明する。
【０１９９】
はじめに、第１の実施形態と同様に、選択セルＭＣ２が接続される第２のワード線ＷＬ２が高電位“Ｈ”に設定され、他のワード線ＷＬ１，ＷＬ３，ＷＬ４は低電位“Ｌ”に設定される。これによって、第２のワード線ＷＬ２に接続された選択セルＭＣ２内の第２の選択トランジスタＴｒ１２がオン状態となる。一方、ワード線ＷＬ１，ＷＬ３，ＷＬ４にゲートが接続された選択トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５はオフ状態となる。
【０２００】
次に、第１の共通ゲート線ＧＬ１が高電位“Ｈ”に設定される。これによって、ゲート線ＧＬ１を用いている選択セルＭＣ２内の補助トランジスタＴｒ２１，Ｔｒ３２，Ｔｒ４２はオン状態となる。本実施形態において、第１のゲート線ＧＬ１は、選択セルＭＣ２と同じセル群Ｇ１を構成している非選択セルＭＣ１と、セル群Ｇ１のＹ方向に隣接するセル群Ｇ３内の２つのメモリセルＭＣ５，ＭＣ６とによって共有されている。そのため、それらのメモリセルＭＣ１，ＭＣ５，ＭＣ６内の補助トランジスタＴｒ３１，Ｔｒ４１，Ｔｒ４５，Ｔｒ４６もオン状態となる。これと同時に、第２の共通ゲート線ＧＬ２は低電位“Ｌ”に設定され、第２の共通ゲート線ＧＬ２に接続されている複数の補助トランジスタＴｒ２３，Ｔｒ３３，Ｔｒ３４，Ｔｒ４３，Ｔｒ４４は、オフ状態となる。
【０２０１】
続いて、選択セルＭＣ２が接続されるビット線対ＢＬ１，ＢＬ２のうち、第２のビット線ＢＬ２が高電位“Ｈ”に設定され、第１のビット線ＢＬ１は低電位“Ｌ”に設定される。尚、他のビット線対ＢＬ３，ＢＬ４は、低電位“Ｌ”に設定される。これによって、書き込み電流Ｉｗ２が、第２のビット線ＢＬ２から第１のビット線ＢＬ１へ流れる。よって、書き込み電流Ｉｗ２が、選択セル内の第２のＭＴＪ素子ＭＴＪ２に対して、第２のビット線ＢＬ２に接続されたトップ側からボトム側へ流れ、スピン注入方式によって、第２のＭＴＪ素子ＭＴＪ２にデータが書き込まれる。
【０２０２】
第２のＭＴＪ素子ＭＴＪ２を通過した書き込み電流Ｉｗ２は、第２の選択トランジスタＴｒ１２及び第１、第４及び第５の補助トランジスタＴｒ２１，Ｔｒ３２，Ｔｒ４２によって共有されているソース／ドレイン拡散層４１１（図１４参照）に流れ込む。選択トランジスタＴｒ１２及び補助トランジスタＴｒ２１，Ｔｒ３２，Ｔｒ４２はそれぞれオン状態となっているため、その書き込み電流Ｉｗ２は各トランジスタＴｒ２１，Ｔｒ３２，Ｔｒ４２にそれぞれ分流される。分流された書き込み電流Ｉｗ２は迂回電流となって、それらのＭＩＳトランジスタＴｒ１２〜Ｔｒ４２の電流経路をそれぞれ流れる。
【０２０３】
第２の選択トランジスタＴｒ１２の電流経路を通過した迂回電流は、低電位に設定されている第１のビット線ＢＬ１に放出される。  
第４及び第５の補助トランジスタＴｒ３２，Ｔｒ４２は、Ｙ方向に互いに隣接している２つのセル群（メモリセル）で共有されているため、補助トランジスタの電流経路を通過した迂回電流は、第２のＭＴＪ素子ＭＴＪ２のＹ方向にそれぞれ隣接しているＭＴＪ素子下の拡散層４１６，４１ｂにそれぞれ流れ込む。
【０２０４】
Ｙ方向に配列される複数のセル群において、選択トランジスタ及び補助トランジスタは、第２のワード線ＷＬ２及び第１の共通ゲート線ＧＬ１を共有している。そのため、例えば、第１のセル群Ｇ１のＹ方向に隣接している第３のセル群Ｇ３において、選択トランジスタＴｒ１６及び補助トランジスタＴｒ２５，Ｔｒ４６もオン状態となっている。  
よって、セル群Ｇ３に流れ込んだ迂回電流は、第６のＭＴＪ素子ＭＴＪ６下の拡散層４１６内からそれを共有ソース／ドレイン拡散層とする選択トランジスタＴｒ１６及び補助トランジスタＴｒ２５，Ｔｒ４６の電流経路へ、さらに分流される。
【０２０５】
それゆえ、第１の実施形態に係るＭＲＡＭの書き込み動作と同様に、選択セルのＹ方向に隣接しているセル群（メモリセル）において、迂回電流は、そのメモリセルが接続されているビット線対（低電位）や、Ｙ方向又はＸ方向に隣接しているメモリセルへとさらに放出される。また、迂回電流はそれらのメモリセル内のＭＴＪ素子を流れるが、電流が各トランジスタに分流されることによって、反転しきい値電流よりも十分小さな電流になっている。そのため、非選択セル内のＭＴＪ素子に、データが書き込まれることは無い。
【０２０６】
また、第１のセル群Ｇ１内において、補助トランジスタＴｒ２１は、の選択セルＭＣ２と非選択セルＭＣ１とで共有されている。そのため、非選択セルＭＣ１に、共有された補助トランジスタＴｒ２１の電流経路を通過した迂回電流が流れ込む。  
ここで、セル群Ｇ１内の選択セルＭＣ２及び非選択セルＭＣ１において、それらは同じ選択されたビット線対に接続されている。以下では、選択された（高電位に設定された）ビット線に接続された非選択セルのことを半選択セルと呼ぶ。  
同じセル群Ｇ１に含まれている選択セルＭＣ２及び半選択セルＭＣ１は、ビット線対ＢＬ１，ＢＬ２に対する接続関係が互いに逆になっている（図１１及び図１２参照）。
【０２０７】
そのため、その半選択セルに流れ込んだ迂回電流は、第１のＭＴＪ素子ＭＴＪ１を通過して、低電位“Ｌ”に設定された第１のビット線ＢＬ１へと放出される。それとともに、オン状態となっている補助トランジスタＴｒ３１，４１の電流経路を流れ、第１のセル群のＹ方向に隣接するセル群へも放出される。半選択セルＭＣ１内に流れ込んだ迂回電流は、第１のＭＴＪ素子ＭＴＪ１下の拡散層４１１でも分流されるため、半選択セルＭＣ１内の第１のＭＴＪ素子ＭＴＪ１を流れる電流は、反転しきい値電流よりも十分小さい。それゆえ、第１のＭＴＪ素子ＭＴＪ１にデータが書き込まれることはない。
【０２０８】
また、本実施形態において、図１３乃至図１６に示す構造でメモリセルアレイが形成された場合、１つのゲート線ＧＬ１は、２つのワード線ＷＬ１，ＷＬ２間にある複数のメモリセルで共有されている。その結果として、例えば、第１の共通ゲート線ＧＬ１をゲート電極とし、第２のＭＴＪ素子ＭＴＪ２下のソース／ドレイン拡散層４２２と、そのＭＴＪ素子ＭＴＪ素子の斜め方向に設けられたＭＴＪ素子下のソース／ドレイン拡散層４１５，４１ａとからなるＭＩＳトランジスタ（以下、寄生トランジスタと呼ぶ）が存在する。
【０２０９】
この寄生トランジスタは、そのゲート電極が第１の共通ゲート線ＧＬ１からなっているため、実質的に、共通ゲート線ＧＬ１をゲート電極とする補助トランジスタと同様に動作する。それゆえ、書き込み電流Ｉｗ２は、補助トランジスタとともにオン状態となっている寄生トランジスタの電流経路を通過して、選択セルＭＣ２の斜め方向に隣接している２つのメモリセルに対しても分流される。  
選択セルＭＣ２の斜め方向に隣接したメモリセル、例えば、第３のセル群内の第５のメモリセルＭＣ５は、低電位に設定されたビット線対ＢＬ３，ＢＬ４に接続されている。そのため、非選択セルＭＣ５内に流れ込んだ迂回電流は、選択セルＭＣ２のＹ方向に隣接する非選択セルＭＣ６と同様に分流され、低電位側の配線層に放出される。尚、第５のメモリセルに流れ込んだ迂回電流は、書き込み電流よりも十分小さくなっているため、第５のＭＴＪ素子ＭＴＪ５にデータが書き込まれることはない。
【０２１０】
以上のように、書き込み選択されたＭＴＪ素子ＭＴＪ２を通過した書き込み電流Ｉｗ２は、選択トランジスタＴｒ１２及び補助トランジスタＴｒ２１，ＴＲ３２，Ｔｒ４２、さらには、寄生トランジスタにそれぞれ分流されて、低電位側のビット線に放出される。そのため、各ＭＩＳトランジスタの電流経路を流れる電流は、書き込み電流の５分の１から６分の１程度の大きさとなる。
【０２１１】
そのため、補助トランジスタＴｒ２１，Ｔｒ３２，Ｔｒ４２及び２つの寄生トランジスタによって、選択トランジスタＴｒ１２の駆動力及びゲート耐圧が補填され、選択トランジスタＴｒ１２のサイズを大きくせずとも、反転しきい値電流以上の書き込み電流Ｉｗ２を用いることができる。
【０２１２】
それゆえ、書き込み電流Ｉｗ２がＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ流れる場合において、反転しきい値電流よりも大きい書き込み電流を用いることができる。
【０２１３】
尚、書き込み電流Ｉｗ１，Ｉｗ２の上限値及び下限値においては、第１の実施形態と同様に、設定されることが好ましい。即ち、書き込み電流Ｉｗ１，Ｉｗ２の下限値は、書き込み不良を防止するため、反転しきい値電流の分布内の最大値以上に設定されることが好ましい。また、ＭＴＪ素子のトップ側からボトム側から流れる書き込み電流Ｉｗ２の上限値においては、非選択セルへ分流する迂回電流による誤書き込みを防止するため、迂回電流が反転しきい値電流の分布内の最小値よりも小さくなるように、書き込み電流Ｉｗ２の値が設定されることが好ましい。
【０２１４】
第１の実施形態において、書き込み補助線を共有して１つのセル群を構成する２つのメモリセルは、それぞれ異なるゲート線に補助トランジスタのゲートが接続されていたため、Ｙ方向に沿って配列された複数のセル群は２つの共通ゲート線で制御されていた。それに対して、本実施形態においては、１つのセル群を構成する２つのメモリセル内の補助トランジスタのゲートは、同じ共通ゲート線に接続されている。そのため、Ｙ方向に沿って配列された複数のセル群は、１つの共通ゲート線によって制御できる。  
それゆえ、本実施形態に係るＭＲＡＭのメモリセルアレイは、Ｙ方向に沿って配列された複数のセル群内の複数の補助トランジスタを１つのゲート線で一括制御できるため、その動作制御は、第１の実施形態に係るＭＲＡＭのメモリセルアレイよりも簡単化できる。
【０２１５】
尚、第２のメモリセルＭＣ２とセル群Ｇ１を構成するメモリセルＭＣ１において、書き込み電流Ｉｗ２が、第１のＭＴＪ素子ＭＴＪ１のトップ側からボトム側へ流れる場合、第１のワード線が高電位“Ｈ”に設定され、第２のワード線は低電位“Ｌ”に設定される。また、第１のビット線ＢＬ１が高電位“Ｈ”に設定され、第２ビット線ＢＬ２が低電位“Ｌ”に設定される。それら制御線の設定電位は異なるが、他の動作はほぼ同様であり、第１のＭＴＪ素子ＭＴＪ１下の拡散層４１１に流れ込んだ書き込み電流Ｉｗ２は、その拡散層４１１を共有のソース／ドレイン拡散層としている選択及び補助トランジスタＴｒ１１〜Ｔｒ４１によって、小さな電流に分流される。それゆえ、選択セルＭＣ１のＭＴＪ素子ＭＴＪ１に対しては、大きい書き込み電流で所定のデータを書き込むことができ、それとともに、非選択セル及び半選択セルのＭＴＪ素子に対しては誤書き込みが発生することはない。
【０２１６】
以上のように、本発明の第２の実施形態に係るＭＲＡＭによれば、第１の実施形態と同様の効果が得られ、第１の実施形態よりもさらに大きい書き込み電流を用いることができる。
【０２１７】
（２）  読み出し動作  
図１９を用いて、本発明の第２の実施形態に係るＭＲＡＭの書き込み動作について、説明する。図１９は、本実施形態のＭＲＡＭの読み出し動作において、読み出し電流Ｉｗの流れを模式的に示した図である。
【０２１８】
図１９において、黒塗りの矢印は、ＭＴＪ素子を通過する前の読み出し電流を模式的に示し、白抜きの矢印は、ＭＴＪ素子を通過した後の読み出し電流を模式的に示している。尚、データが読み出されるＭＴＪ素子は、第１のセル群Ｇ１内の第２のＭＴＪ素子ＭＴＪ２とし、そのＭＴＪ素子ＭＴＪ２は、図１９中において斜線で図示されている。
【０２１９】
本発明の第２の実施形態に係るＭＲＡＭにおいて、その読み出し動作は、第１の実施形態に係るＭＲＡＭの読み出し動作とほぼ同様である。  
選択セルＭＣ２に用いられている第２のワード線ＷＬ２が高電位“Ｌ”に設定され、他のワード線ＷＬ１，ＷＬ３，ＷＬ４は低電位“Ｌ”に設定される。それによって、選択セルＭＣ２内の第２の選択トランジスタＴｒ１２はオン状態となる。また、選択トランジスタＴｒ１１，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５はオフ状態となる。
【０２２０】
次に、選択セルＭＣ２に用いられている第１の共通ゲート線ＧＬ１は低電位“Ｌ”に設定され、これと同時に、第２の共通ゲート線ＧＬ２が低電位“Ｌ”に設定される。そのため、複数の補助トランジスタはオフ状態となる。
【０２２１】
続いて、選択セルＭＣ２に用いられているビット線対ＢＬ１，ＢＬ２のうち、例えば、第２のビット線ＢＬ２が高電位“Ｈ”に設定され、第１のビット線ＢＬ１が低電位“Ｌ”に設定される。
【０２２２】
これによって、読み出し電流Ｉｒが第２のビット線ＢＬ２から第１のビット線ＢＬ１へ流れ、読み出し電流Ｉｒが第２のＭＴＪ素子ＭＴＪ２のトップ側からボトム側へ注入される。このＭＴＪ素子を流れた読み出し電流の変動量からＭＴＪ素子の抵抗値が換算され、データが読み出される。
【０２２３】
この読み出し動作において、選択セルＭＣ２内の補助トランジスタＴｒ２１，Ｔｒ３２，Ｔｒ４２はオフ状態となっているため、選択セルＭＣ２とそれに隣接する非選択セルは電気的に分離されている。そのため、読み出し電流Ｉｒは分流されず、迂回電流は発生しない。それゆえ、選択セルの周囲の非選択セルに流れ込むことは無く、迂回電流に起因して、読み出し電流が変動することは無い。  
したがって、本発明の第２の実施形態のＭＲＡＭにおいて、読み出しマージンは劣化しない。
【０２２４】
尚、読み出し電流Ｉｒが、ＭＴＪ素子のボトム側からトップ側へ流れる場合においても、選択セルが接続されたビット線対の設定電位が互いに逆となるのみで、選択トランジスタ及び補助トランジスタは上記と同様の動作で駆動される。そのため、詳細の説明は省略する。この場合においても、本実施形態のＭＲＡＭに対して、読み出し動作を実行できる。また、第１のワード線ＷＬ１が高電位“Ｈ”に設定され、第２のメモリセルＭＣ２とセル群を構成している第１のメモリセルＭＣ１に読み出し動作を実行する場合において、上述のように、メモリセルＭＣ１とメモリセルＭＣ２はビット線対ＢＬ１，ＢＬ２との接続関係が互いに逆になっている。そのため、第１のメモリセルＭＣ１に対する書き込み動作は、第１のＭＴＪ素子ＭＴＪ１を流れる電流の向きに対し、ビット線対ＢＬ１，ＢＬ２の設定電位が第２のメモリセルＭＣ２と互いに逆になるのみで、実質的な動作は、上記とほぼ同様である。
【０２２５】
２．  まとめ  
本発明の第１及び第２の実施形態で述べたように、本発明の実施形態のＭＲＡＭにおいて、１つのメモリセルは、１つの抵抗性記憶素子、１つの選択トランジスタ、及び、３つの補助トランジスタを備えている。抵抗性記憶素子の一方の端子は、一組のビット線対のうち一方のビット線に接続され、抵抗性記憶素子の他方の端子は、選択トランジスタ及び３つの補助トランジスタの電流経路の一端とそれぞれ接続されている。選択トランジスタの電流経路の他端は、一対のビット線のうち他方のビット線に接続される。
【０２２６】
このメモリセル及びこのメモリセルを用いたメモリセルアレイの書き込み動作において、書き込み電流が、書き込み選択された抵抗性記憶素子のビット線側（トップ側）から抵抗性記憶素子と選択及び補助トランジスタの接続点側（ボトム側）へ流れる場合、メモリセルを構成している補助トランジスタはオン状態にされる。例えば、補助トランジスタの電流経路の他端は低電位に設定される。
【０２２７】
この場合、抵抗性記憶素子を通過した書き込み電流は、抵抗性記憶素子の他端と選択及び補助トランジスタの電流経路の一端との接続点で、それぞれのトランジスタの電流経路へ分流される。その結果として、選択トランジスタの電流経路を流れる電流は、書き込み電流よりも小さくなる。
【０２２８】
そのため、選択トランジスタは、分流されて小さくなった書き込み電流を流すことができる駆動力及びゲート耐圧を確保できれば良い。本実施形態において、大きな書き込み電流を用いるための駆動力及びゲート耐圧は、１Ｔｒ＋１ＭＴＪの構成にさらに付加された３つの補助トランジスタ（ＭＩＳトランジスタ）によって補填されている。
【０２２９】
それゆえ、本実施形態のメモリセルは、ゲート耐圧及び駆動力の確保のため、選択トランジスタのサイズを大きくせずとも、データの書き込みに要するしきい値電流以上の大きさの書き込み電流を用いることができ、抵抗性記憶素子にデータの書き込みを実行できる。
【０２３０】
したがって、本発明の第１及び第２の実施形態の半導体メモリ（ＭＲＡＭ）によれば、しきい値電流以上の書き込み電流を用いた書き込み動作を実現できる。
【０２３１】
３．  その他  
本発明の第１及び第２の実施形態においては、半導体メモリとして、ＭＲＡＭを例に説明を行った。但し、それに限定されるものではなく、例えば、磁気抵抗素子の代わりに他の抵抗性記憶素子、例えば結晶相変化を利用した記憶素子を用いたＰＲＡＭ（Phase change Random Access Memory）や、電圧の印加により抵抗値が大きく変化することを利用した記憶素子を用いたＲｅＲＡＭ（Resistive Random Access Memory）にも適用可能である。本発明の例をＰＲＡＭやＲｅＲＡＭに適用した場合においても、本発明の各実施形態で述べた効果と同様の効果が得られる。
【０２３２】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０２３３】
【図１】本発明の実施形態に係る半導体メモリのメモリセルの等価回路図。
【図２】第１の実施形態に係るＭＲＡＭに用いられるメモリセルの等価回路図。
【図３】第１の実施形態に係るＭＲＡＭに用いられるメモリセルアレイの等価回路図。
【図４】第１の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウトを示す平面図。
【図５】図４のＶ−Ｖ線に沿う断面図。
【図６】図４のＶＩ−ＶＩ線に沿う断面図。
【図７】図４のＶＩＩ−ＶＩＩ線に沿う断面図。
【図８】第１の実施形態に係るＭＲＡＭの書き込み電流の流れを模式的に示す図。
【図９】第１の実施形態に係るＭＲＡＭの書き込み電流の流れを模式的に示す図。
【図１０】第１の実施形態に係るＭＲＡＭの読み出し電流の流れを模式的に示す図。
【図１１】第２の実施形態に係るＭＲＡＭのメモリセルの等価回路図。
【図１２】第２の実施形態に係るＭＲＡＭのメモリセルアレイの等価回路図。
【図１３】第２の実施形態に係るＭＲＡＭのメモリセルアレイのレイアウトを示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１３のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１３のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】第２の実施形態に係るＭＲＡＭの書き込み電流の流れを模式的に示す図。
【図１８】第２の実施形態に係るＭＲＡＭの書き込み電流の流れを模式的に示す図。
【図１９】第２の実施形態に係るＭＲＡＭの読み出し電流の流れを模式的に示す図。
【符号の説明】
【０２３４】
１：半導体基板、２１１〜２４５：ゲート絶縁膜、３１１〜３１４：ゲート電極（ワード線）、３２１〜３４５：ゲート電極（ゲート線）、４１０〜４１９，４２１〜４２５：ソース／ドレイン拡散層、５１，５２：ソース／ドレイン拡散層（書き込み補助線）、Ｍ１１〜Ｍ１５：中間配線層、Ｖ１１〜Ｖ２５：ビア、Ｃ１１〜Ｃ２５：コンタクト、１０：層間絶縁膜、１５：素子分離絶縁膜、ＳＴＩ：素子分離領域、ＭＣ１〜ＭＣ６：メモリセル、Ｇ１〜Ｇ３：セル群、ＭＴＪ１〜ＭＴＪ６：ＭＴＪ素子、ＷＬ１〜ＷＬ４：ワード線、ＢＬ１〜ＢＬ４：ビット線、Ｔｒ１１〜Ｔｒ１６：選択トランジスタ、Ｔｒ２１〜Ｔｒ２６，Ｔｒ３１〜Ｔｒ３６，Ｔｒ４１〜Ｔｒ４６：補助トランジスタ、ＷＡＬ１，ＷＡＬ２：書き込み補助線、ＧＬ１〜ＧＬ４：共通ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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