(57)【要約】【課題】サージ耐量を向上させられる縦型半導体素子を備えたＳｉＣ半導体装置を提供する。【解決手段】ｎ型ドリフト層２のうちコンタクト領域５の下方において、ｐ型ベース領域３から離間するようにｎ+型領域２ａを形成する。これにより、ｎ+型領域２ａのうち上方側のコーナー部２ｂにおいてブレークダウンさせられ、ｐ型ベース領域３とｎ+型領域２ａとの間でのボディーブレークが可能となる。このブレークダウンにより発生するキャリアはｎ+型ソース領域６、７の下方を流れないようにできるため、サージ発生時にｎ+型ソース領域６、７とｐ型ベース領域３およびｎ型ドリフト層２とにより構成される寄生トランジスタが動作せず、耐量を向上させることが可能となる。したがって、サージ耐量を向上させられるプレーナ型ＭＯＳＦＥＴにできる。【選択図】図１
2009094203.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる基板（１、３１）と、
前記基板（１、３１）の表面に形成された第１導電型の炭化珪素からなるドリフト層（２、３２）と、
前記基板（１、３１）および前記ドリフト層（２、３２）におけるセル部において、前記ドリフト層（２、３２）内の該ドリフト層（２、３２）の表層部に形成された第２導電型の不純物層（３）を有して構成され、前記不純物層（３）および前記ドリフト層（２、３２）を介して前記基板（１、３１）の表面側に形成された第１電極（１２、３４）と前記基板（１、３１）の裏面側に形成された第２電極（１３、３５）とを備え、前記第１電極（１２、３４）および前記第２電極（１３、３５）の間において電流を流すように構成された縦型半導体素子を備えた炭化珪素半導体装置において、
前記セル部において前記ドリフト層（２、３２）内には、前記不純物層（３）から離間し、かつ、前記不純物層（３）よりも前記基板（１、３１）側に、前記ドリフト層（２、３２）よりも高濃度とされた第１導電型領域（２ａ、３２ａ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第１導電型領域（２ａ、３２ａ）は、前記基板（１、３１）の表面と平行な方向に複数個並べられて配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１導電型領域（２ａ、３２ａ）は、前記基板（１、３１）と接していることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
第１導電型もしくは第２導電型の炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記基板（１）および前記ドリフト層（２）におけるセル部において、前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）および前記ドリフト層（２）の表面上に形成された第１導電型の炭化珪素からなるチャネル領域（４）と、
前記チャネル領域（４）から前記ベース領域（３）内に達するように形成され、前記ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型のソース領域（６、７）と、
前記チャネル領域（４）の表面に備えたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記第１導電型領域（６、７）に電気的に接続されたソース電極（１２）と、
前記基板（１）の裏面側に形成されたドレイン電極（１４）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記チャネル領域（４）に形成されるチャネルを制御し、前記ソース領域（６、７）および前記ドリフト層（２）を介して、前記ソース電極（１２）および前記ドレイン電極（１４）の間に電流を流す蓄積型のＭＯＳ構造の半導体素子が備えられた炭化珪素半導体装置であって、
前記セル部において前記ドリフト層（２）内には、前記ベース領域（３）から離間し、かつ、前記ベース領域（３）よりも前記基板（１）側に、前記ドリフト層（２）よりも高濃度とされた第１導電型領域（２ａ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項５】
前記半導体素子は、前記ドリフト層（２）にトレンチ（２０）が形成されていると共に、該トレンチ（２０）内に前記ゲート絶縁膜（８）を介して前記ゲート電極（９）が形成され、さらに、前記トレンチ（２０）の側壁に接するように前記ソース領域および前記チャネル領域（４）が形成されることで、前記トレンチ（２０）の側壁の前記チャネル領域（４）を通じて電流を流すように構成されたトレンチゲート型ＭＯＳＦＥＴであることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項６】
第１導電型もしくは第２導電型の炭化珪素からなる基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記基板（１）および前記ドリフト層（２）におけるセル部において、前記ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域（３）内に形成され、前記ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型のソース領域（６、７）と、
前記ベース領域（３）の表面に備えたゲート絶縁膜（８）と、
前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記第１導電型領域（６、７）に電気的に接続されたソース電極（１２）と、
前記基板（１）の裏面側に形成されたドレイン電極（１４）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記ベース領域（３）のうち前記ゲート電極（９）と接する部分に形成されるチャネルを制御し、前記ソース領域（６、７）および前記ドリフト層（２）を介して、前記ソース電極（１２）および前記ドレイン電極（１４）の間に電流を流す反転型のＭＯＳ構造の半導体素子が備えられた炭化珪素半導体装置であって、
前記セル部において前記ドリフト層（２）内には、前記ベース領域（３）から離間し、かつ、前記ベース領域（３）よりも前記基板（１）側に、前記ドリフト層（２）よりも高濃度とされた第１導電型領域（２ａ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項７】
前記半導体素子は、前記ドリフト層（２）にトレンチ（２０）が形成されていると共に、該トレンチ（２０）内に前記ゲート絶縁膜（８）を介して前記ゲート電極（９）が形成され、さらに、前記トレンチ（２０）の側壁に接するように前記ソース領域および前記ベース領域（３）が形成されることで、前記トレンチ（２０）の側壁の前記ベース領域（３）を通じて電流を流すように構成されたトレンチゲート型ＭＯＳＦＥＴであることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記ソース領域（６、７）を挟んで前記チャネル領域（４）の反対側には、前記ソース電極（１２）と前記ベース領域（３）とを電気的に接続するためのコンタクト領域（５）が備えられており、
前記第１導電型領域（２ａ）は、前記コンタクト領域（５）の下方において前記ベース領域（３）から離間するように配置されていることを特徴とする請求項４ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
前記第１導電型領域（２ａ）は、前記ソース領域（６、７）の下方において前記ベース領域（３）から離間するように配置されていることを特徴とする請求項４ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項１０】
前記第１導電型領域（２ａ）は、前記トレンチ（２０）の下方において該トレンチ（２０）から離間して配置されていることを特徴とする請求項５または７に記載の炭化珪素半導体装置。
【請求項１１】
前記第１導電型領域（２ａ）は、前記基板（１）の表面と平行な方向に複数個並べられて配置されていることを特徴とする請求項４ないし１０のいずれか１つに記載の炭化珪素半導体装置。
【請求項１２】
前記第１導電型領域（２ａ）は、前記基板（１）と接していることを特徴とする請求項４ないし１１のいずれか１つに記載の炭化珪素半導体装置。
【請求項１３】
主表面（３１ａ）および裏面（３１ｂ）を有し、第１導電型の炭化珪素からなる基板（３１）と、
前記基板（３１）の前記主表面（３１ａ）上に形成され、前記基板（３１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（３２）と、
前記セル部に形成され、前記ドリフト層（３２）の表面とショットキー接触するように形成されたショットキー電極（３４）と、前記基板（３１）の裏面（３１ｂ）に形成されたオーミック電極（３５）とを備えてなるショットキーバリアダイオード（３０）であって、
前記ドリフト層（３２）にはショットキー電極（３４）から離間するように前記ドリフト層（３２）よりも高濃度とされた第１導電型領域（３２ａ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項１４】
前記セル部の外周領域に形成され、前記ドリフト層（３２）の表層部において、前記セル部を囲むように形成された第２導電型領域（３６）を含む終端構造を有し、
前記第１導電型領域（３２ａ）は、前記第２導電型領域（３６）よりも深い位置に形成されていることを特徴とする請求項１３に記載の炭化珪素半導体装置。
【請求項１５】
前記ショットキー電極（３４）のうち前記ドリフト層（３２）と接する領域の下方に、前記ドリフト層（３２）の表面において前記ショットキー電極（３４）と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（３８）が形成されることで構成されたジャンクションバリアダイオード（３９）が備えられており、
前記第１導電型領域（３２ａ）は、前記ドリフト層（３２）のうち前記第２導電型層（３８）よりも深い位置において該第２導電型層（３８）から離間するように配置されていることを特徴とする請求項１３または１４に記載の炭化珪素半導体装置。
【請求項１６】
主表面（３１ａ）および裏面（３１ｂ）を有し、第１導電型の炭化珪素からなる基板（３１）と、
前記基板（３１）の前記主表面（３１ａ）上に形成され、前記基板（３１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（３２）と、
セル部において、前記ドリフト層（３２）内における該ドリフト層（３２）の表層部に形成された第２導電型層（４０）と、
前記セル部に形成され、前記絶縁膜（３３）の開口部（３３ａ）を通じて、前記第２導電型層（４０）の表面とオーミック接触するように形成されたオーミック電極（４２）と、前記基板（３１）の裏面（３１ｂ）に形成されたオーミック電極（３５）とを備えてなるＰＮダイオード（４１）であって、
前記セル部において、前記ドリフト層（３２）には前記第２導電型層（４０）よりも深い位置において該ドリフト層（３２）よりも高濃度とされた第１導電型領域（３２ａ）が備えられていることを特徴とする炭化珪素半導体装置。
【請求項１７】
前記セル部の外周領域に形成され、前記ドリフト層（３２）の表層部において、前記セル部を囲むように形成された第２導電型領域（３６）を含む終端構造を有し、
前記第１導電型領域（３２ａ）は、前記第２導電型領域（３６）よりも深い位置に形成されていることを特徴とする請求項１６に記載の炭化珪素半導体装置。
【請求項１８】
前記第１導電型領域（２ａ、３２ａ）は、不純物濃度が１×１０17ｃｍ-3以上とされていることを特徴とする請求項１ないし１７のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を半導体材料として用いて構成されるＳｉＣ半導体装置に関するものである。
【背景技術】
【０００２】
従来より、例えば特許文献１などにおいて、ＳｉＣを半導体材料として用いたＳｉＣ半導体装置（例えばプレーナ型のＭＯＳＦＥＴ）が開示されている。また、半導体装置のサージ耐量を向上するための一般的な構造として、例えば特許文献２に示されるようにｐ型ベース領域の下方にディープベース層として機能するｐ型ウェル領域を形成することが知られている。
【特許文献１】特開平１０−３０８５１０号公報
【特許文献２】特開平５−５５５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記のように、特許文献１に示されるプレーナ型ＭＯＳＦＥＴ等においても、特許文献２に示されるようにｐ型ベース領域の下方にｐ型ウェル領域を形成することにより、サージ耐量向上を図ることが可能になると考えられる。
【０００４】
しかしながら、ＳｉＣ半導体装置の製造に際し、不純物がＳｉＣ中に拡散し難いため、シリコンデバイスなどで一般的となっている拡散プロセスを使用できない。このため、ＳｉＣの深い位置までｐ型ウェル層を拡散プロセスにて形成することが困難である。その結果、セル部ではなく、セル部の外周部でブレークダウンが起こり易くなり、外周部の面積は比較的小さいため、サージエネルギーを吸収できなくなるという問題がある。また、セル部でブレークダウンが起こったとしても、ｐ型ベース領域のコーナー部でブレークダウンが起こることになるため、ｎ+型ソース領域下の電位が上がり易く、ｎ+型ソース領域とｐ型ベース領域およびｎ型ドリフト層にて構成される寄生トランジスタがオンしてしまって素子破壊に至ったり、あるいは、ｐ型ベース領域がバイアスされ、基板バイアス効果によりチャネルが不均一に開いて素子破壊に至るという問題がある。
【０００５】
このようなサージ耐量に関する問題は、プレーナ型ＭＯＳＦＥＴに限らず、基板の表裏面間を通じて電流を流すような他の縦型半導体素子、例えばトレンチゲート型ＭＯＳＦＥＴ、ＩＧＢＴ、ショットキーバリアダイオード（以下、ＳＢＤという）、ジャンクションバリアダイオード（以下、ＪＢＳという）などにおいても同様のことが言える。
【０００６】
本発明は上記点に鑑みて、サージ耐量を向上させられる縦型半導体素子を備えたＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明では、炭化珪素からなる基板（１、３１）と、基板（１、３１）の表面に形成された第１導電型の炭化珪素からなるドリフト層（２、３２）と、基板（１、３１）およびドリフト層（２、３２）におけるセル部において、ドリフト層（２、３２）内の該ドリフト層（２、３２）の表層部に形成された第２導電型の不純物層（３）を有して構成され、不純物層（３）およびドリフト層（２、３２）を介して基板（１、３１）の表面側に形成された第１電極（１２、３４）と基板（１、３１）の裏面側に形成された第２電極（１３、３５）とを備え、第１電極（１２、３４）および第２電極（１３、３５）の間において電流を流すように構成された縦型半導体素子を備えた炭化珪素半導体装置において、セル部においてドリフト層（２、３２）内には、不純物層（３）から離間し、かつ、不純物層（３）よりも基板（１、３１）側に、ドリフト層（２、３２）よりも高濃度とされた第１導電型領域（２ａ、３２ａ）が備えられていることを特徴としている。
【０００８】
このような第１導電型領域（２ａ、３２ａ）を備えることにより、第１導電型領域（２ａ、３２ａ）のうち上方側のコーナー部（２ｂ、３２ｂ）においてブレークダウンさせられ、第１導電型領域（２ａ、３２ａ）を通じてボディーブレークが可能となる。これにより、サージ発生時の耐量を向上させることが可能となる。
【０００９】
このような第１導電型領域（２ａ、３２ａ）を、基板（１、３１）の表面と平行な方向に複数個並べられて配置すると好ましい。このように、第１導電型領域（２ａ、３２ａ）を複数個並べて配置すれば、ブレークダウンが起きるポイントが多くなるため、よりサージ耐量を向上させることが可能となる。
【００１０】
また、第１導電型領域（２ａ、３２ａ）を、基板（１、３１）と接するように構成しても良い。このようにすれば、第１導電型領域（２ａ、３２ａ）を通じて電流が流れ易くなるため、オン抵抗低減の効果を得ることが可能となる。
【００１１】
このような構造を適用できる半導体素子としては、例えば、第１導電型もしくは第２導電型の炭化珪素からなる基板（１）と、基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、基板（１）およびドリフト層（２）におけるセル部において、ドリフト層（２）内における該ドリフト層（２）の表層部に形成された第２導電型の炭化珪素からなるベース領域（３）と、ベース領域（３）およびドリフト層（２）の表面上に形成された第１導電型の炭化珪素からなるチャネル領域（４）と、チャネル領域（４）からベース領域（３）内に達するように形成され、ドリフト層（２）よりも高濃度の炭化珪素にて構成された第１導電型のソース領域（６、７）と、チャネル領域（４）の表面に備えたゲート絶縁膜（８）と、ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、第１導電型領域（６、７）に電気的に接続されたソース電極（１２）と、基板（１）の裏面側に形成されたドレイン電極（１４）とを備え、ゲート電極（９）への印加電圧を制御することでチャネル領域（４）に形成されるチャネルを制御し、ソース領域（６、７）およびドリフト層（２）を介して、ソース電極（１２）およびドレイン電極（１４）の間に電流を流す蓄積型のＭＯＳ構造の半導体素子がある。
【００１２】
このような蓄積型のＭＯＳ構造の半導体素子の場合、セル部のドリフト層（２）内において、ベース領域（３）から離間し、かつ、ベース領域（３）よりも基板（１）側に、ドリフト層（２）よりも高濃度とされるように第１導電型領域（２ａ）を備えることができる。
【００１３】
このような蓄積型のＭＯＳ構造の半導体素子としては、プレーナ型ＭＯＳＦＥＴ以外にも、ドリフト層（２）にトレンチ（２０）が形成されていると共に、該トレンチ（２０）内にゲート絶縁膜（８）を介してゲート電極（９）が形成され、さらに、トレンチ（２０）の側壁に接するようにソース領域およびチャネル領域（４）が形成されることで、トレンチ（２０）の側壁のチャネル領域（４）を通じて電流を流すように構成されたトレンチゲート型ＭＯＳＦＥＴを挙げることができる。
【００１４】
また、このような半導体素子として、ゲート電極（９）への印加電圧を制御することでベース領域（３）のうちゲート電極（９）と接する部分に形成されるチャネルを制御し、ソース領域（６、７）およびドリフト層（２）を介して、ソース電極（１２）およびドレイン電極（１４）の間に電流を流す反転型のＭＯＳ構造の半導体素子もある。
【００１５】
このような反転型のＭＯＳ構造の半導体素子に関しても、セル部のドリフト層（２）内において、ベース領域（３）から離間し、かつ、ベース領域（３）よりも基板（１）側に、ドリフト層（２）よりも高濃度とされるように第１導電型領域（２ａ）を備えることができる。
【００１６】
このような反転型のＭＯＳ構造の半導体素子としても、プレーナ型ＭＯＳＦＥＴ以外にも、ドリフト層（２）にトレンチ（２０）が形成されていると共に、該トレンチ（２０）内にゲート絶縁膜（８）を介してゲート電極（９）が形成され、さらに、トレンチ（２０）の側壁に接するようにソース領域およびチャネル領域（４）が形成されることで、トレンチ（２０）の側壁のチャネル領域（４）を通じて電流を流すように構成されたトレンチゲート型ＭＯＳＦＥＴを挙げることができる。
【００１７】
具体的には、ソース領域（６、７）を挟んでチャネル領域（４）の反対側には、ソース電極（１２）とベース領域（３）とを電気的に接続するためのコンタクト領域（５）が備えられている場合、第１導電型領域（２ａ）をコンタクト領域（５）の下方においてベース領域（３）から離間するように配置することができる。
【００１８】
このような構造とすることにより、アバランシェブレークダウンで発生したキャリアがソース領域下方に流れこみにくくなるため、寄生トランジスタの動作が抑制され、サージ耐量がより向上する。
【００１９】
また、第１導電型領域（２ａ）をソース領域（６、７）の下方においてベース領域（３）から離間するように配置することもできる。
【００２０】
また、第１導電型領域（２ａ）をトレンチ（２０）の下方において該トレンチ（２０）から離間して配置しても良い。
【００２１】
なお、これらの場合にも、第１導電型領域（２ａ）を基板（１）の表面と平行な方向に複数個並べられて配置することにより、ブレークダウンが起きるポイントが多くなるため、よりサージ耐量を向上させることが可能となる。また、第１導電型領域（２ａ）を基板（１）と接するように形成することにより、オン抵抗の低減を図ることもできる。
【００２２】
また、このような構造を適用できる半導体素子としては、主表面（３１ａ）および裏面（３１ｂ）を有し、第１導電型の炭化珪素からなる基板（３１）と、基板（３１）の主表面（３１ａ）上に形成され、基板（３１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（３２）と、セル部に形成され、ドリフト層（３２）の表面とショットキー接触するように形成されたショットキー電極（３４）と、基板（３１）の裏面（３１ｂ）に形成されたオーミック電極（３５）とを備えてなるＳＢＤ（３０）もある。
【００２３】
このようなＳＢＤ（３０）の場合、ドリフト層（３２）のうちショットキー電極（３４）から離間するように第１導電型領域（３２ａ）を形成すれば良い。
【００２４】
また、このようなＳＢＤの場合、セル部の外周領域に、ドリフト層（３２）の表層部において、セル部を囲むように形成された第２導電型のリサーフ層（３６）を含む終端構造が形成することができるため、セル部において、ドリフト層（３２）のうちリサーフ層（３６）よりも深い位置に該ドリフト層（３２）よりも高濃度とされるように第１導電型領域（３２ａ）を形成することができる。
【００２５】
さらに、このような構造の場合、ショットキー電極（３４）のうちドリフト層（３２）と接する領域の下方に、ドリフト層（３２）の表面においてショットキー電極（３４）と接続され、かつ、互いに離間して配置されるように複数の第２導電型層（３８）を形成することでＪＢＳ（４１）を構成することもでき、第１導電型領域（３２ａ）をドリフト層（３２）のうち第２導電型層（３８）よりも深い位置において該第２導電型層（３８）から離間するように配置することができる。
【００２６】
このように、第２導電型層（３８）の下に確実に第１導電型領域（３２ａ）を設けることにより、セル内で均一にアバランシェブレークダウンが起こるため、サージ耐量を向上させることができる。
【００２７】
また、このような構造を適用できる半導体素子としては、主表面（３１ａ）および裏面（３１ｂ）を有し、第１導電型の炭化珪素からなる基板（３１）と、基板（３１）の主表面（３１ａ）上に形成され、基板（３１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（３２）と、セル部において、ドリフト層（３２）内における該ドリフト層（３２）の表層部に形成された第２導電型層（４０）と、第２導電型層（４０）の表面とオーミック接触するように形成されたオーミック電極（４２）と、基板（３１）の裏面（３１ｂ）に形成されたオーミック電極（３５）とを備えてなるＰＮダイオード（４１）もある。
【００２８】
このようなＰＮダイオード（４１）に関しても、セル部において、ドリフト層（３２）には第２導電型層（４０）よりも深い位置に該ドリフト層（３２）よりも高濃度とされるように第１導電型領域（３２ａ）を形成することができる。
【００２９】
以上説明したような第１導電型領域（２ａ、３２ａ）は、例えば不純物濃度を１×１０17ｃｍ-3以上とすることができる。
【００３０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３２】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態は、ＳｉＣ半導体装置を構成するプレーナ型ＭＯＳＦＥＴに対して本発明の一実施形態を適用したものである。図１に、プレーナ型ＭＯＳＦＥＴの断面構成を示すと共に、図２〜図３に、図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示し、これらを参照して、本実施形態のプレーナ型ＭＯＳＦＥＴの構造および製造方法について説明する。
【００３３】
図１に示すように、一面側を主表面とするＳｉＣからなるｎ+型の基板１にプレーナ型ＭＯＳＦＥＴが形成されている。ｎ+型の基板１には、例えば、４Ｈ−ＳｉＣで主表面がａ面、例えば（１１−２０）面で、不純物濃度が５×１０18ｃｍ-3程度のものが用いられている。
【００３４】
この基板１の主表面上にエピタキシャル成長されたＳｉＣからなるｎ型ドリフト層２が形成されている。ｎ型ドリフト層２は、例えば、不純物濃度が１×１０16ｃｍ-3程度とされ、厚さが１０μｍとされている。
【００３５】
ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が複数個、互いに所定間隔空けて配置されるように形成されている。このｐ型ベース領域３は、例えば、１×１０19ｃｍ-3とされ、深さは０．７μｍとされている。
【００３６】
また、ｐ型ベース領域３の上には、エピタキシャル成長されたチャネル領域を構成するためのｎ型チャネル領域（以下、チャネルエピ層という）４が形成されている。このチャネルエピ層４は、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）は０．３μｍとされている。
【００３７】
このチャネルエピ層４を貫通してｐ型ベース領域３に達するように、ｐ+型のコンタクト領域５が形成されている。このコンタクト領域５は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．４μｍとされている。
【００３８】
そして、このコンタクト領域５よりも内側において、チャネルエピ層４を挟んだ両側にｎ+型ソース領域６、７が形成されている。これらは互いに離間するように形成されている。これらｎ+型ソース領域６、７は、例えば、３×１０20ｃｍ-3以上の高濃度とされ、深さは０．３μｍとされている。
【００３９】
また、チャネルエピ層４の表層部のうちｐ型ベース領域３の上に位置する部分をチャネル領域として、少なくともチャネル領域の表面を覆うように、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。
【００４０】
ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰ（リン）やＮ（窒素））をドーピングしたポリシリコンからなるゲート電極９がパターニングされている。ゲート電極９の端部は丸みを帯びた形状となっている。
【００４１】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、コンタクト領域５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂ（図１とは別断面）などが形成されている。そして、コンタクトホール１１ａ、１１ｂを通じて、コンタクト領域５やｎ+型ソース領域６、７およびゲート電極９に電気的に接続されたＮｉもしくはＴｉ／Ｎｉからなるコンタクト部５ａ、６ａ、７ａ、９ａが備えられていると共に、Ｔｉからなる下地配線電極１２ａおよびＡｌからなる配線電極１２ｂによって構成されたソース電極１２やゲート配線が備えられている。
【００４２】
一方、基板１の裏面側には、基板１よりも高濃度となるｎ+型のドレインコンタクト領域１３が形成されている。そして、このドレインコンタクト領域１３には、例えばＮｉで構成された裏面電極となるドレイン電極１４が形成されている。
【００４３】
また、さらに、本実施形態では、ｎ型ドリフト層２の内部のうちコンタクト領域５の下部、つまり、ｎ+型ソース領域６、７を挟んでチャネルエピ層４の反対側で、かつ、ｐ型ベース領域３がソース電極１２と電気的に接続される部分の下部において、不純物濃度が高く、例えば１×１０17ｃｍ-3以上とされたｎ+型領域２ａが形成されている。
【００４４】
ｎ+型領域２ａの形成されている深さについては適宜変更可能であるが、外周部の耐圧よりもセル部の耐圧が低くなる深さに形成するのが好ましい。本実施形態ではｎ型ドリフト層２の表面から６〜６．３μｍ程度の深さの位置に形成している。また、ｎ+型領域２ａの幅、つまりｎ+型領域２ａのうち図１の断面おける基板水平方向の長さについても適宜変更可能であるが、広くし過ぎると、アバランシェブレークダウンで発生したキャリアがソース領域下方を流れるため、寄生トランジスタが動作しやすくなり、サージ耐量が低下する。このような構造により、プレーナ型ＭＯＳＦＥＴが構成されている。
【００４５】
このように構成されるプレーナ型ＭＯＳＦＥＴは、通常動作時には、チャネルエピ層４つまりチャネル領域を電流経路として、電流経路の上下流に配置されたｎ+型ソース領域６、７とドレインコンタクト領域１３との間に電流を流す。そして、ゲート電極９への印加電圧を制御し、チャネル領域に形成される空乏層の幅を制御してそこに流す電流を制御することで、ｎ+型ソース領域６、７とドレインコンタクト領域１３との間に流す電流を制御できるようになっている。
【００４６】
一方、サージ発生時には、ｎ+型領域２ａが形成されているため、ｎ+型領域２ａのうち上方側のコーナー部２ｂにおいてブレークダウンさせられ、ｐ型ベース領域３とｎ+型領域２ａとの間でのボディーブレークが可能となる。このブレークダウンにより発生するキャリアはｎ+型ソース領域６、７の下方を流れないようにできるため、サージ発生時にｎ+型ソース領域６、７とｐ型ベース領域３およびｎ型ドリフト層２とにより構成される寄生トランジスタが動作せず、耐量を向上させることが可能となる。したがって、サージ耐量を向上させられるプレーナ型ＭＯＳＦＥＴにできる。
【００４７】
次に、図２〜図３に示すプレーナ型ＭＯＳＦＥＴの製造工程を表した断面図を用いて、本実施形態のプレーナ型ＭＯＳＦＥＴの製造方法について説明する。
【００４８】
〔図２（ａ）に示す工程〕
ｎ+型の基板１を用意したのち、基板１の主表面にｎ型ドリフト層２の一部を不純物濃度が１×１０16ｃｍ-3程度、厚さが４μｍとなるようにエピタキシャル成長させる。そして、レジストを成膜したのちパターニングし、このレジストを用いてｎ型ドリフト層２の表面を部分的に除去することで後工程の位置合わせ用に、例えば深さ０．５μｍのアライメントキーを作成する。その後、例えば２μｍ程度の厚さでＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、ｎ+型領域２ａの形成予定領域上においてマスクを開口させる。そして、マスク上から、ｎ型ドリフト層２の表層部にｎ型不純物となるＰをイオン注入する。その後、マスクを除去したのち、１６００℃、３０分間の活性化アニールを行う。これにより、不純物濃度が１×１０17ｃｍ-3以上、例えば１×１０19ｃｍ-3程度の濃度、深さが０．３μｍとなるｐ型ベース領域３を形成する。
【００４９】
〔図２（ｂ）に示す工程〕
続いて、マスクを一度除去したのち、再度ｎ型ドリフト層２の成膜を続ける。そして、ｎ型ドリフト層２の残部を不純物濃度が１×１０16ｃｍ-3程度、厚さが６μｍで形成する。これにより、ｎ型ドリフト層２を１０μｍの厚さで構成し、かつ、ｎ型ドリフト層２のうち深さ６μｍ〜６．３μｍという深い位置にｎ+型領域２ａを形成することができる。
【００５０】
なお、上記図２（ａ）に示す工程では、活性化アニール工程まで行ったが、図２（ｂ）に示すｎ型ドリフト層２の再成膜の際の熱により活性化アニールを同時に行うことも可能である。
【００５１】
〔図２（ｃ）に示す工程〕
もう一度ＬＴＯ等のマスクを成膜し、ｐ型ベース領域３の形成予定領域上においてマスクを開口させる。そして、マスク上から、ｎ型ドリフト層２の表層部にｐ型不純物となるＡｌをイオン注入する。その後、マスクを除去したのち、１６００℃、３０分間の活性化アニールを行う。これにより、例えば、不純物濃度が１×１０19ｃｍ-3程度の濃度、深さが０．７μｍとなるｐ型ベース領域３を形成する。
【００５２】
〔図２（ｄ）に示す工程〕
ｐ型ベース領域３の上に、例えば、１×１０16ｃｍ-3程度の濃度、膜厚（深さ）を０．３μｍとしたチャネルエピ層４をエピタキシャル成長させる。次いで、例えばＬＴＯ等のマスクを成膜したのち、フォトリソグラフィ工程を経て、コンタクト領域５の形成予定領域においてマスクを開口させる。そして、マスク上からＡｌをイオン注入する。また、マスクを除去した後、例えばＬＴＯ等のマスクを成膜し、基板表面を保護した後、基板１の裏面からＰをイオン注入する。さらに、マスクを除去後、例えばＬＴＯ等のマスクをもう一度成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域６、７の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物として例えばＰをイオン注入する。そして、マスクを除去したのち、例えば、１６００℃、３０分間の活性化アニールを行うことで、注入されたｐ型不純物およびｎ型不純物を活性化させる。これにより、コンタクト領域５やｎ+型ソース領域６、７さらにはドレインコンタクト領域１３が形成される。
【００５３】
〔図３（ａ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート酸化膜８を形成する。
【００５４】
〔図３（ｂ）に示す工程〕
ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、ゲート電極９が形成される。
【００５５】
〔図３（ｃ）に示す工程〕
層間絶縁膜１０を成膜する。例えば、プラズマＣＶＤにより、４２０℃でＢＰＳＧを６７０ｎｍ程度成膜し、その後、例えば、９３０℃、２０分間、ウェット雰囲気中でのリフロー処理を行うことで、層間絶縁膜１０を形成する。
【００５６】
〔図３（ｄ）に示す工程〕
例えば、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてパターニングすることで、層間絶縁膜１０をパターニングし、コンタクト領域５やｎ+型ソース領域６、７に繋がるコンタクトホール１１ａを形成すると共に、ゲート電極９に繋がるコンタクトホール１１ｂ（図３（ｄ）とは別断面）を形成する。
【００５７】
この後の工程に関しては図示しないが、コンタクトホール１１ａ、１１ｂ内を埋め込むようにＮｉまたはＴｉ／Ｎｉからなるコンタクト金属層を成膜したのち、コンタクト金属層をパターニングすることで、コンタクト領域５およびｎ+型ソース領域６、７やゲート電極９に電気的に接続されたコンタクト部５ａ〜７ａ、９ａを形成する。また、ドレインコンタクト領域１３と接するように、基板１の裏面側にＮｉによるドレイン電極１４を形成する。そして、例えばＡｒ雰囲気下での７００℃以下の熱処理により電極シンタ処理を行うことで、各コンタクト部５ａ〜７ａ、９ａおよびドレイン電極１４をオーミック接触とする。このとき、コンタクト領域５、ｎ+型ソース領域６、７、ゲート電極９およびドレインコンタクト領域１３が上記のように高濃度とされているため、高温の熱処理工程などを行わなくても、十分に各種コンタクト部５ａ〜７ａやドレイン電極１４がオーミック接触となる。
【００５８】
その後、Ｔｉによって構成された下地配線電極１２ａおよびＡｌによって構成された配線電極１２ｂとによって構成されたソース電極１２や図１とは別断面に形成されたゲート配線が備えられことで、図１に示したプレーナ型ＭＯＳＦＥＴが完成する。
【００５９】
以上説明したプレーナ型ＭＯＳＦＥＴでは、ｎ型ドリフト層２のうちコンタクト領域５の下方において、ｐ型ベース領域３から離間するようにｎ+型領域２ａを形成している。このため、ｎ+型領域２ａのうち上方側のコーナー部２ｂにおいてブレークダウンさせられ、ｐ型ベース領域３とｎ+型領域２ａとの間でのボディーブレークが可能となる。このブレークダウンにより発生するキャリアはｎ+型ソース領域６、７の下方を流れないようにできるため、サージ発生時にｎ+型ソース領域６、７とｐ型ベース領域３およびｎ型ドリフト層２とにより構成される寄生と欄ジスが動作せず、耐量を向上させることが可能となる。したがって、サージ耐量を向上させられるプレーナ型ＭＯＳＦＥＴにできる。
【００６０】
なお、図１では、複数セル構成されるプレーナ型ＭＯＳＦＥＴのうちの１セルのみを示してあるが、実際には複数セルあるため、セル部に備えられるプレーナ型ＭＯＳＦＥＴの各セル毎に上記ｎ+型領域２ａを形成すると好ましい。このようにすれば、セル部に複数のｎ+型領域２ａが形成されることになり、ブレークダウンが起きるポイントが多くなるため、よりサージ耐量を向上させることが可能となる。
【００６１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のプレーナ型ＭＯＳＦＥＴは、第１実施形態に対してｎ+型領域２ａの配置を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６２】
図４は、本実施形態にかかるプレーナ型ＭＯＳＦＥＴの断面図である。この図に示されるように、本実施形態ではｎ+型領域２ａをｎ型ドリフト層２のうちｎ+型ソース領域６、７の下方においてｐ型ベース領域３から離間するように配置した構造としている。このように、ｎ+型ソース領域６、７の下方にｎ+型領域２ａを形成しても、ｎ+型領域２ａが上記第１実施形態と同様の役割を果たし、上記と同様の効果を得ることが可能である。
【００６３】
なお、このような構造のプレーナ型ＭＯＳＦＥＴの製造方法に関しては、第１実施形態に示した製造方法に対してｎ+型領域２ａを形成するときのマスクを変更するだけで良く、その他の工程に関しては第１実施形態と同様の手法を採用すれば良い。
【００６４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のプレーナ型ＭＯＳＦＥＴも、第１実施形態に対してｎ+型領域２ａの配置を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６５】
図５は、本実施形態にかかるプレーナ型ＭＯＳＦＥＴの断面図である。この図に示されるように、本実施形態でも第１実施形態と同様にｎ+型領域２ａをｎ型ドリフト層２のうちコンタクト領域５の下方に配置しているが、第１実施形態のようにｎ+型領域２ａが基板１から離間しているのではなく、ｎ+型領域２ａが基板１と接するような構造としている。このように、ｎ+型領域２ａを基板１と接するように形成しても、ｎ+型領域２ａが上記第１実施形態と同様の役割を果たし、上記と同様の効果を得ることが可能である。さらに、ｎ+型領域２ａを通じて電流が流れ易くなるため、オン抵抗低減の効果を得ることが可能となる。
【００６６】
なお、このような構造のプレーナ型ＭＯＳＦＥＴの製造方法も、第１実施形態に示した製造方法とほぼ同様であるが、ｎ+型領域２ａを深い位置に形成するように、ｎ型ドリフト層２を薄く形成する工程とｎ+型領域２ａを形成するためのｎ型不純物のイオン注入工程とを繰り返し行うようにすると良い。また、イオン注入ではなく、例えばｎ型ドリフト層２の一部を４μｍ程度の厚みで形成しておいたのち、ｎ+型領域２ａの形成予定領域においてｎ型ドリフト層２を部分的にエッチングすることで４．５μｍ程度のトレンチを掘り、その後ｎ+型層を成膜したのち、トレンチ内にのみｎ+型層が残るようにｎ型ドリフト層２が露出するまで平坦化研磨を行うことでｎ+型領域２ａを形成することも可能である。
【００６７】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、トレンチゲート型ＭＯＳＦＥＴについて上記第１実施形態に示した構造を採用したものである。
【００６８】
図６は、本実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの断面図である。この図に示されるように、ｎ+型の基板１の主表面上にｎ型ドリフト層２が形成されおり、ｎ型ドリフト層２の表層部には、ｐ型ベース領域３が形成されている。そして、ｐ型ベース領域３内における該ｐ型ベース領域３の表層部には、トレンチ２０にて互いに離間配置されたｎ+型ソース領域６、７が備えられている。
【００６９】
トレンチ２０は、ｎ型ドリフト層２の表面からｎ+型ソース領域６、７およびｐ型ベース領域３を貫通し、ｐ型ベース領域３よりも下方においてｎ型ドリフト層２まで達するように形成されている。このため、トレンチ２０の側面にｎ+型ソース領域６、７およびｐ型ベース領域３が接するような構造となっている。なお、ｐ+型のコンタクト領域５は、ｎ+型ソース領域６、７を挟んでトレンチ２０の反対側に形成されている。
【００７０】
トレンチ２０の内壁には、例えば５２ｎｍの膜厚のゲート酸化膜８が形成されている。ｐ型ベース領域３のうち、このゲート酸化膜８に隣接する部分、つまりトレンチ２０の側壁に位置する部分がチャネル領域となる。ゲート酸化膜８の表面には、例えば、ｎ型不純物（例えばＰやＮ）をドーピングしたポリシリコンからなるゲート電極９が配置され、このゲート電極９により、トレンチ２０内が埋め込まれている。
【００７１】
また、ゲート電極９およびゲート酸化膜８の残部を覆うように、例えばＢＰＳＧからなる層間絶縁膜１０が形成されている。この層間絶縁膜１０およびゲート酸化膜８には、ｎ+型ソース領域６、７に繋がるコンタクトホール１１ａやゲート電極９に繋がるコンタクトホール１１ｂなどが形成されている。そして、コンタクトホール１１ａ、１１ｂ内には、コンタクト部６ａ、７ａ、９ａを介してｎ+型ソース領域６、７やゲート電極９に電気的に接続されたソース電極１２やゲート配線が備えられている。さらに、基板１の裏面側には、ドレイン電極１４が形成されている。
【００７２】
そして、さらに、ｎ型ドリフト層２の内部のうちコンタクト領域５の下部、つまり、ｎ+型ソース領域６、７を挟んでトレンチ２０の反対側でｐ型ベース領域３がソース電極１２と電気的に接続される部分の下部において、不純物濃度が高く、例えば１×１０17ｃｍ-3以上とされたｎ+型領域２ａが形成されている。このような構造により、本実施形態のトレンチゲート型ＭＯＳＦＥＴが構成されている。
【００７３】
このようなトレンチゲート型ＭＯＳＦＥＴに関しても、上記第１実施形態と同様にｎ+型領域２ａを備えることにより、ｎ+型領域２ａが上記第１実施形態と同様の役割を果たし、第１実施形態と同様の効果を得ることができる。
【００７４】
なお、このようなトレンチゲート型ＭＯＳＦＥＴの製造方法は、ｎ+型領域２ａの形成工程以外は一般的なトレンチゲート型ＭＯＳＦＥＴの製造方法と同様であり、ｎ+型領域２ａの形成工程には、上述した第１実施形態における図２（ａ）に示すの工程を採用すれば良い。
【００７５】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態では、トレンチゲート型ＭＯＳＦＥＴについて上記第４実施形態に示した構造と異なる場所にｎ+型領域２ａを備えたものである。
【００７６】
図７は、本実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの断面図である。この図に示されるように、本実施形態では、トレンチ２０の底部の下方において、トレンチ２０の底部から離間するようにｎ+型領域２ａを備えている。この他の構造に関しては、第４実施形態と同様であり、このような構造により、本実施形態のトレンチゲート型ＭＯＳＦＥＴが構成されている。
【００７７】
このようなトレンチゲート型ＭＯＳＦＥＴに関しても、上記第１実施形態と同様にｎ+型領域２ａを形成することにより、ｎ+型領域２ａが上記第１実施形態と同様の役割を果たし、第１実施形態と同様の効果を得ることができる。
【００７８】
なお、このようなトレンチゲート型ＭＯＳＦＥＴの製造方法は、第４実施形態と同様で良く、ｎ+型領域２ａの形成工程で使用するマスクのパターンを変更するだけで良い。
【００７９】
本実施形態の構造において、図８に示すように、トレンチ２０の底部に接するようにｐ+型領域２１を備えるようにすることもできる。このようにｐ+型領域２１を備えるようにすれば、トレンチ２０の両角部２０ａでの電界集中を抑制でき、サージ発生時等にトレンチ２０の角部２０ａにおいてゲート酸化膜８が破壊されることを防止できるという効果も得られる。
【００８０】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態では、ショットキーバリアダイオード（以下、ＳＢＤという）について上記第１実施形態に示した構造を採用したものである。
【００８１】
図９は、本実施形態にかかるＳＢＤ３０が備えられたＳｉＣ半導体装置の断面図である。また、図１０は、図９に示すＳＢＤ３０が備えられたＳｉＣ半導体装置の上面レイアウト図を示す。なお、図９は、図１０のＡ−Ａ断面に相当する断面図である。
【００８２】
図１０に示すように、例えば２×１０18〜１×１０21ｃｍ-3程度の不純物濃度とされた炭化珪素からなるｎ+型の基板３１の上面を主表面３１ａ、主表面３１ａの反対面である下面を裏面３１ｂとして、主表面３１ａ上には、基板３１よりも低いドーパント濃度、例えば５×１０15ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ型ドリフト層３２が積層されている。これら基板３１およびｎ型ドリフト層３２のセル部にＳＢＤ３０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００８３】
具体的には、ｎ型ドリフト層３２の表面には、セル部において部分的に開口部３３ａが形成されたシリコン酸化膜などで構成された絶縁膜３３が形成され、この絶縁膜３３の開口部３３ａにおいてｎ型ドリフト層３２と接触するように、例えばＭｏ（モリブデン）もしくはＴｉ（チタン）にて構成されたショットキー電極３４が形成されている。絶縁膜３３に形成された開口部３３ａは、図１０に示すように円形状とされており、ショットキー電極３４はこの円形状の開口部３３ａにおいてｎ型ドリフト層３２にショットキー接続されている。そして、基板３１の裏面と接触するように、例えばニッケル、チタン、モリブデン、タングステン等により構成されたオーミック電極３５が形成されている。これにより、ＳＢＤ３０が構成されている。
【００８４】
また、ＳＢＤ３０の外周領域に形成された終端構造として、ショットキー電極３４の両端位置において、ショットキー電極３４と接するように、ｎ型ドリフト層３２の表層部にｐ型リサーフ層３６が形成されていると共に、ｐ型リサーフ層３６の外周をさらに囲むように複数個のｐ型ガードリング層３７等が配置され、終端構造が構成されている。ｐ型リサーフ層３６は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０18ｃｍ-3程度の不純物濃度で構成されている。これらｐ型リサーフ層３６やｐ型ガードリング層３７は、図１０に示すようにセル部を囲むように円環状とされ、これらを配置することにより、ＳＢＤ３０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
【００８５】
さらに、セル部におけるショットキー電極３４の下方、具体的にはショットキー電極３４のうちｎ型ドリフト層３２と接触している部分の下方において、ｐ型リサーフ層３６よりも深い位置にｎ型ドリフト層３２よりも高濃度とされたｎ+型領域３２ａが備えられている。このｎ+型領域３２ａは例えばセル部の中央部において１つのみ形成されていても良いが、セル部の中央部を中心とした点対称となる配置で複数個形成されるようにすると好ましい。なお、本実施形態の場合、図９に示す断面においてｎ+型領域３２ａが３つ並ぶように示してあるが、３つに限るものではなく、それ以上の数であっても構わない。
【００８６】
このような構造により、本実施形態にかかるＳＢＤ１０が備えられたＳｉＣ半導体装置が構成されている。このようなＳＢＤ３０を備えたＳｉＣ半導体装置に関しても、上記第１実施形態と同様にｎ+型領域３２ａを備えることにより、サージ発生時にｎ+型領域３２ａの上部側の各コーナー部３２ｂで電界集中が起こり、アバランシェブレークダウンが起こる。そして、サージエネルギーが大きいと、ｎ+型領域３２ａの上面、つまりアバランシェブレークダウンが起こる各コーナー部３２ｂの間にブレークダウン領域が広がっていく。これにより、第１実施形態と同様、サージ耐量の向上を図ることが可能となる。
【００８７】
さらに、ＳＢＤ３０のセル部に複数のｎ+型領域３２ａを備えるようにすれば、アバランシェブレークダウンが起きるポイントが多くなるため、よりサージ耐量を向上させることが可能となる。
【００８８】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第６実施形態で説明したＳＢＤ３０を備えたＳｉＣ半導体装置において、さらにセル部にＰＮ接合によるジャンクションバリアダイオード（以下、ＪＢＳという）を備えた構造としたものである。
【００８９】
図１１は、本実施形態にかかるＳｉＣ半導体装置の断面図である。図１２は、図１１に示すＳｉＣ半導体装置の上面レイアウト図を示す。なお、図１１は、図１２のＢ−Ｂ断面に相当する断面図である。
【００９０】
これらの図に示されるように、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層３６の内側（内周側）の端部よりもさらに内側に、ショットキー電極３４と接するように構成されたｐ型層３８が形成されている。このｐ型層３８により、ｐ型層３８およびｎ型ドリフト層３２によるＰＮ接合が構成され、ＪＢＳ３９が構成されている。
【００９１】
ｐ型層３８は、セル部の外縁（ショットキー電極３４の外縁）に沿うような円環状とされ、ショットキー電極３４のうちｎ型ドリフト層３２と接触する領域の中心に位置する円形状の中心部３８ａを中心として、同心円状に複数個（本実施形態では４個）の円環状部３８ｂ〜３８ｅが配置されている。また、複数のｐ型層３８のうちの最も外周側に位置する外周部３８ｅがｐ型リサーフ層３６の内側の端部と接触もしくはリサーフ層３６の内部に含まれるように配置されている。そして、中心部３８ａと外周部３８ｅとの間に配置される内周部３８ｂ〜３８ｄが、中心部３８ａを中心とする径方向に切断する断面において、対称的に配置されるように、各ｐ型層３８ａ〜３８ｅが等しい間隔Ｗ１だけ空けた配置とされ、かつ、各ｐ型層３８ａ〜３８ｅの幅Ｗ２も等しくされた構造とされている。このようなｐ型層３８は、例えば、５×１０17〜１×１０20ｃｍ-3程度の不純物濃度で構成され、各ｐ型層３８の間隔Ｗ１が２．０±０．５μｍ程度、幅Ｗ２（図１２の径方向寸法）が１．５±０．５μｍ程度、深さが０．３〜１．０μｍ程度とされている。
【００９２】
このような構造のＳＢＤ３０およびＪＢＳ３９を備えたＳｉＣ半導体装置では、ショットキー電極３４をアノードとオーミック電極３５をカソードとして、ショットキー電極３４に対してショットキー障壁を超える電圧を印加すると、ショットキー電極３４とオーミック電極３５の間に電流が流れる。
【００９３】
一方、オフ時には、ショットキー電極３４の下方に配置した複数個のｐ型層３８からｎ型ドリフト層３２に向かって伸びる空乏層により、ｐ型層３８に挟まれたｎ型ドリフト層３２が完全空乏化する。このため、逆方向電圧印加時のリーク電流を低減することが可能となる。
【００９４】
このようなＳＢＤ３０およびＪＢＳ３９を備えたＳｉＣ半導体装置に関しても、上記第１実施形態と同様に、ｐ型層３８から離間するようにｎ型ドリフト層３２よりも高濃度とされたｎ+型領域３２ａを形成することにより、ｎ+型領域３２ａが上記第１実施形態と同様の役割を果たし、第１実施形態と同様の効果を得ることができる。
【００９５】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態では、ＰＮダイオードを備えたＳｉＣ半導体装置について上記第１実施形態に示した構造を採用したものである。なお、本実施形態にかかるＳｉＣ半導体装置の基本構造はほぼ第６実施形態に示したＳＢＤ３０を備えたＳｉＣ半導体装置と同様であるため、異なる部分についてのみ説明する。
【００９６】
図１３は、本実施形態にかかるＰＮダイオードの断面図である。図１３に示すように、セル部において、ｎ型ドリフト層３２内における表層部にはｐ型層４０が形成されている。このｐ型層４０により、ｐ型層４０とｎ型ドリフト層３２によるＰＮダイオード４１が構成されている。また、このｐ型層４０に接し、かつ、ｐ型層４０の周囲を囲むようにｐ型リサーフ層３６が形成されていると共に、ｐ型リサーフ層３６の周囲を囲むようにｐ型ガードリング層３７が形成されている。そして、第６実施形態で示したショットキー電極３４の代わりにオーミック電極４２が備えられ、絶縁膜３３に形成された円形状の開口部３３ａを通じてｐ型層４０とオーミック接続させられている。
【００９７】
さらに、セル部におけるオーミック電極４２の下方、具体的にはオーミック電極４２のうちｎ型ドリフト層３２と接触している部分の下方において、ｐ型層４０から離間するようにｎ型ドリフト層３２よりも高濃度とされたｎ+型領域３２ａが備えられている。このｎ+型領域３２ａは例えばセル部の中央部において１つのみ形成されていても良いが、セル部の中央部を中心とした点対称となる配置で複数個形成されるようにすると好ましい。なお、本実施形態の場合、図１３に示す断面においてｎ+型領域３２ａが３つ並ぶように示してあるが、３つに限るものではなく、それ以上の数であっても構わない。
【００９８】
このような構造により、本実施形態にかかるＰＮダイオード４１が備えられたＳｉＣ半導体装置が構成されている。このようなＰＮダイオード４１を備えたＳｉＣ半導体装置に関しても、上記第１実施形態と同様にｎ+型領域３２ａを備えることにより、サージ発生時にｎ+型領域３２ａの上部側の各コーナー部３２ｂで電界集中が起こり、アバランシェブレークダウンが起こる。そして、サージエネルギーが大きいと、ｎ+型領域３２ａの上面、つまりアバランシェブレークダウンが起こる各コーナー部３２ｂの間にブレークダウン領域が広がっていく。これにより、第１実施形態と同様、サージ耐量の向上を図ることが可能となる。
【００９９】
さらに、ＳＢＤ３０のセル部に複数のｎ+型領域３２ａを備えるようにすれば、アバランシェブレークダウンが起きるポイントが多くなるため、よりサージ耐量を向上させることが可能となる。
【０１００】
（他の実施形態）
上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。
【０１０１】
また、上記各実施形態では、ＳｉＣ半導体装置として、主な素子を備えたものを一例として挙げて説明したが、他の素子、例えばＩＧＢＴやＪ−ＦＥＴなどに関しても、上記のようなｎ+型領域２ａを備えることにより、サージ耐量の向上を図ることが可能である。例えば、ＩＧＢＴの場合には、基板１の導電型を上記第１〜第６実施形態で示したようなｎ型からｐ型に変更するだけで良い。勿論この場合にも、各導電型をすべて反転させることも可能である。
【０１０２】
また、上記第１〜第３実施形態では蓄積型のプレーナ型ＭＯＳＦＥＴを例に挙げ、第４〜第６実施形態では反転型のトレンチゲート型ＭＯＳＦＥＴを例に挙げて説明したが、第１〜第３実施形態に関しては反転型のプレーナ型ＭＯＳＦＥＴとしても良いし、第４〜第６実施形態に関しては蓄積型のトレンチゲート型ＭＯＳＦＥＴとしても良い。この場合、例えば、第１〜第３実施形態について反転型とするためには、図１におけるチャネルエピ層４を無くし、ｐ型ベース領域３の表面に直接ゲート酸化膜８を形成し、ゲート酸化膜８と接する部分のｐ型ベース領域３にチャネル領域が設定されるようにすれば良い。また、第４〜第６実施形態について蓄積型とするためには、図６においてトレンチ２０の側壁に図１に示したｎ型のチャネルエピ層４を備えると共に、トレンチ２０の側壁に接するようにｎ+型ソース領域６、７を形成し、かつ、ｎ+型ソース領域６、７とｎ型ドリフト層２にてチャネルエピ層４が挟まれるようにすることで、トレンチ２０の側壁に接するチャネルエピ層４を通じて電流が流される構造とすれば良い。
【０１０３】
上記第６〜第８実施形態では、ＳＢＤ３０やＰＮダイオード４１のレイアウトの一例、および、ｐ型層３８の数の一例等を示したが、これら各実施形態に限るものではない。例えば、絶縁膜３３の開口部３３ａを角の丸めた正方形にしてＳＢＤ３０やＰＮダイオード４１が角を丸めた正方形となるようにしても良いし、この形状に合わせてＳＢＤ３０におけるショットキー電極３４を角の丸めた正方形となるようにしても良い。
【０１０４】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１実施形態にかかるプレーナ型ＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示すプレーナ型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図３】図２に続くプレーナ型ＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるプレーナ型ＭＯＳＦＥＴの断面図である。
【図５】本発明の第３実施形態にかかるプレーナ型ＭＯＳＦＥＴの断面図である。
【図６】本発明の第４実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの断面図である。
【図７】本発明の第５実施形態にかかるトレンチゲート型ＭＯＳＦＥＴの断面図である。
【図８】第５実施形態の変形例にかかるトレンチゲート型ＭＯＳＦＥＴの断面図である。
【図９】本発明の第６実施形態にかかるＳＢＤが備えられたＳｉＣ半導体装置の断面図である。
【図１０】図９に示すＳＢＤが備えられたＳｉＣ半導体装置の上面レイアウト図である。
【図１１】本発明の第７実施形態にかかるＳｉＣ半導体装置の断面図である。
【図１２】図１１に示すＳｉＣ半導体装置の上面レイアウト図である。
【図１３】本発明の第８実施形態にかかるＰＮダイオードの断面図である。
【符号の説明】
【０１０６】
１…基板、２…ｎ型ドリフト層、２ａ…ｎ+型領域、２ｂ…コーナー部、３…型ベース領域、４…チャネルエピ層、５…コンタクト領域、６…ｎ+型ソース領域、８…ゲート酸化膜、９…ゲート電極、１０…層間絶縁膜、１１ａ、１１ｂ…コンタクトホール、１２…ソース電極、１３…ドレインコンタクト領域、１４…ドレイン電極、２０…トレンチ、２０ａ…角部、２１…ｐ型領域、３０…ＳＢＤ、３１…基板、３２…ｎ型ドリフト層、３２ａ…ｎ+型領域、３２ｂ…コーナー部、３３…絶縁膜、３３ａ…開口部、３４…ショットキー電極、３５…オーミック電極、３６…ｐ型リサーフ層、３７…ｐ型ガードリング層、３８…ｐ型層、４０…ｐ型層、４１…ＰＮダイオード、４２…オーミック電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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