(57)【要約】【課題】容量を利用してフローティングディフュージョンのポテンシャルを持ち上げて残像を低減しつつ、前記容量を電源電圧に対して接続しなくてすむ固体撮像素子を提供する。【解決手段】導電層４１が、フローティングディフュージョン１６の一部の拡散領域３５の一部に絶縁層５７を介して重なるように、配置される。これにより、フローティングディフュージョン１６とカップリングする残像低減用容量１７が形成される。自画素４の導電層４１は、配線４２を介して自画素４の選択トランジスタ１１のゲート３７と電気的に接続される。残像低減用容量１７は、自画素４１のフローティングディフュージョン１６と自画素４の選択トランジスタ１１のゲート３７との間に形成された容量である。【選択図】図２
2009026892.tif 000002
【特許請求の範囲】
【請求項１】
入射光に応じた信号電荷を生成し蓄積する光電変換部、前記信号電荷を受け取るフローティングディフュージョン、該フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタ、前記光電変換部から前記フローティングディフュージョンに電荷を転送する転送トランジスタ、及び、読み出し行を選択するための選択トランジスタを有する画素を、複数備え、
前記フローティングディフュージョンの少なくとも一部に絶縁層を介して重なるように配置された導電層であって、当該フローティングディフュージョンを有する画素又は該画素と同じ行の画素の前記選択トランジスタのゲートと電気的に接続された導電層を、備えたことを特徴とする固体撮像素子。
【請求項２】
前記導電層は、当該導電層と電気的に接続された前記選択トランジスタの前記ゲートを構成する材料が当該ゲートから連続して延びることによって、形成されたことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
入射光に応じた信号電荷を生成し蓄積する光電変換部、前記信号電荷を受け取るフローティングディフュージョン、該フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタ、前記光電変換部から前記フローティングディフュージョンに電荷を転送する転送トランジスタ、及び、前記フローティングディフュージョンの電位をリセットするリセットトランジスタを有する画素を、複数備え、
前記フローティングディフュージョンの少なくとも一部に絶縁層を介して重なるように配置された導電層であって、当該フローティングディフュージョンを有する画素とは異なる行の画素の前記リセットトランジスタのゲートと電気的に接続された導電層を、備えたことを特徴とする固体撮像素子。
【請求項４】
前記導電層は、当該導電層と電気的に接続された前記リセットトランジスタの前記ゲートを構成する材料が当該ゲートから連続して延びることによって、形成されたことを特徴とする請求項３記載の固体撮像素子。
【請求項５】
前記絶縁層における前記フローティングディフュージョンと前記導電層との間に挟まれた領域のうちの少なくとも一部の領域の厚さは、当該絶縁層における画素内の他の領域の厚さよりも薄いことを特徴とする請求項１乃至４のいずれかに記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関するものである。
【背景技術】
【０００２】
ビデオカメラや電子スチルカメラなどでは、ＣＣＤ型固体撮像素子や増幅型固体撮像素子が使用されている。このような固体撮像素子では、光電変換部を有する画素がマトリクス状に複数配置されており、各画素の光電変換部にて信号電荷を生成する。増幅型固体撮像素子では、画素の光電変換部にて生成・蓄積された信号電荷をフローティングディフュージョンに導き、フローティングディフュージョンで信号電荷を電圧に変換し、その電圧に応じた信号を画素に設けられた増幅トランジスタによって画素から出力する。
【０００３】
増幅型固体撮像素子では、一般的に、各画素は、入射光に応じた信号電荷を生成し蓄積する光電変換部、前記信号電荷を受け取るフローティングディフュージョン、該フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタ、前記光電変換部から前記フローティングディフュージョンに電荷を転送する転送トランジスタ、前記フローティングディフュージョンの電位をリセットするリセットトランジスタ、及び、読み出し行を選択するための選択トランジスタを、有している（下記特許文献１）。
【０００４】
このような増幅型固体撮像素子では、光電変換部で生成・蓄積された信号電荷は、残さず全てフローティングディフュージョンに転送されることが望ましい。その転送が不完全な画素が存在すると、その画素に光が入射していたとしても正常に読み出されず、実際よりも暗くなってしまったり、真っ黒になってしまったりする。このような現象は残像と呼ばれている。
【０００５】
下記特許文献１に開示された増幅型固体撮像素子では、一方電極がフローティングディフュージョンに配線で接続されるとともに他方電極が電源電圧に接続された容量が設けられている。そして、この容量の両電極は、フローティングディフュージョンが設けられている領域とは全く別の領域に配置されている。
【特許文献１】米国特許第６９６０７９６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された増幅型固体撮像素子では、前記容量が設けられているため、フローティングディフュージョンのポテンシャルが持ち上げられる結果、光電変換部で生成・蓄積された信号電荷のフローティングディフュージョンへの転送残りが低減され、前記残像が低減される。
【０００７】
しかしながら、特許文献１に開示された増幅型固体撮像素子では、各画素に設けた前記容量の他方電極をそれぞれ電源電圧に接続しなければならないため、前記容量に対する電気的な接続が困難となりレイアウト等に制約が大きかった。
【０００８】
本発明は、このような事情に鑑みてなされたもので、容量を利用してフローティングディフュージョンのポテンシャルを持ち上げて残像を低減しつつ、前記容量を電源電圧に対して接続しなくてすむ固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記課題を解決するため、本発明の第１の態様による固体撮像素子は、入射光に応じた信号電荷を生成し蓄積する光電変換部、前記信号電荷を受け取るフローティングディフュージョン、該フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタ、前記光電変換部から前記フローティングディフュージョンに電荷を転送する転送トランジスタ、及び、読み出し行を選択するための選択トランジスタを有する画素を、複数備え、前記フローティングディフュージョンの少なくとも一部に絶縁層を介して重なるように配置された導電層であって、当該フローティングディフュージョンを有する画素又は該画素と同じ行の画素の前記選択トランジスタのゲートと電気的に接続された導電層を、備えたものである。
【００１０】
本発明の第２の態様による固体撮像素子は、前記第１の態様において、前記導電層は、当該導電層と電気的に接続された前記選択トランジスタの前記ゲートを構成する材料が当該ゲートから連続して延びることによって、形成されたものである。
【００１１】
本発明の第３の態様による固体撮像素子は、入射光に応じた信号電荷を生成し蓄積する光電変換部、前記信号電荷を受け取るフローティングディフュージョン、該フローティングディフュージョンの電位に応じた信号を出力する増幅トランジスタ、前記光電変換部から前記フローティングディフュージョンに電荷を転送する転送トランジスタ、及び、前記フローティングディフュージョンの電位をリセットするリセットトランジスタを有する画素を、複数備え、前記フローティングディフュージョンの少なくとも一部に絶縁層を介して重なるように配置された導電層であって、当該フローティングディフュージョンを有する画素とは異なる行の画素の前記リセットトランジスタのゲートと電気的に接続された導電層を、備えたものである。
【００１２】
本発明の第４の態様による固体撮像素子は、前記第３の態様において、前記導電層は、当該導電層と電気的に接続された前記リセットトランジスタの前記ゲートを構成する材料が当該ゲートから連続して延びることによって、形成されたものである。
【００１３】
本発明の第５の態様による固体撮像素子は、前記第１乃至第４のいずれかの態様において、前記絶縁層における前記フローティングディフュージョンと前記導電層との間に挟まれた領域のうちの少なくとも一部の領域の厚さは、当該絶縁層における画素内の他の領域の厚さよりも薄いものである。
【発明の効果】
【００１４】
本発明によれば、容量を利用してフローティングディフュージョンのポテンシャルを持ち上げて残像を低減しつつ、前記容量を電源電圧に対して接続しなくてすむ固体撮像素子を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明による固体撮像素子について、図面を参照して説明する。
【００１６】
［第１の実施の形態］
【００１７】
図１は、本発明の第１の実施の形態による固体撮像素子１を示す概略構成図である。この固体撮像素子１は、ＣＭＯＳ型固体撮像素子として構成されている。
【００１８】
図１に示すように、この固体撮像素子１は、一般的なＣＭＯＳ型固体撮像素子と同様に、垂直走査回路２と、水平走査回路３と、２次元状に配置された複数の単位画素４と、周知のＣＤＳ回路等を含む読み出し回路５と、出力アンプ６とを有している。各画素４のフォトダイオード１５が出力する電気信号が垂直走査回路２によって読み出し回路５に行単位で取り出され、水平走査回路３によって列単位で出力アンプ６を介して出力端子７に画像信号として出力されるようになっている。このように、垂直走査回路２及び水平走査回路３は、画素４を駆動する回路を構成している。画素４が２次元状に配置された領域が画素領域である。この固体撮像素子１では、垂直走査回路２、水平走査回路３、読み出し回路５及び出力アンプ６が周辺回路を構成している。周辺回路は、画素領域の周辺に配置されている。
【００１９】
各画素４は、図１に示すように、選択トランジスタ１１と、増幅トランジスタ１２と、リセットトランジスタ１３と、転送トランジスタ１４と、入射光に応じた信号電荷を生成し蓄積する光電変換部としてのフォトダイオード１５と、前記信号電荷を受け取って前記信号電荷を電圧に変換するフローティングディフュージョン（ＦＤ）１６と、残像低減用容量１７と、を有している。選択トランジスタ１１は、読み出し行を選択する。増幅トランジスタ１２は、ＦＤ１６の電位に応じた信号を出力するものであり、本実施の形態ではソースフォロワトランジスタとなっている。転送トランジスタ１４は、フォトダイオード１５からＦＤ１６に電荷を転送する。リセットトランジスタ１３は、ＦＤ１６の電位をリセットする。図１において、ＶＤＤは電源である。本実施の形態では、各トランジスタ１１〜１４は、全てｎＭＯＳトランジスタである。また、本実施の形態では、残像低減用容量１７は、自画素４のＦＤ１６と自画素４の選択トランジスタ１１のゲートとの間に形成された容量である。この残像低減用容量１７については、後に詳述する。
【００２０】
図１に示すように、画素４の選択トランジスタ１１のゲートは、行毎に選択線２０に共通に接続され、行毎に垂直走査回路２から制御信号φＳＥＬを受ける。画素４のリセットトランジスタ１３のゲートは、行毎にリセット線２１に共通に接続され、行毎に垂直走査回路２から制御信号φＲＥＳを受ける。画素４の転送トランジスタ１４のゲートは、行毎に転送線２２に共通に接続され、行毎に垂直走査回路２から制御信号φＴＸを受ける。選択線２０、リセット線２１及び転送線２２は、垂直走査回路２に接続されている。垂直信号線２３は、読み出し回路５に接続されている。
【００２１】
図２は、図１中の単位画素４を模式的に示す概略平面図である。図３は、図２中のＡ−Ａ’線に沿った概略断面図である。図２及び図３では、一部の配線層等は省略して示している。また、実際には、フォトダイオード１５の上部にはカラーフィルタやマイクロレンズが配置されるが、ここでは省略する。
【００２２】
図２において、符号３１〜３５は、Ｎ型のシリコン基板５１上に形成されたＰ型ウエル５２（図３参照）に形成されたＮ型不純物拡散領域である。拡散領域３４，３５は、配線４０によって互いに接続され、全体として１つのＦＤ１６を構成している。拡散領域３３は、図示しない配線により所定電位としての電源電圧ＶＤＤが印加される電源拡散部である。また、符号３６〜３９は、ポリシリコンで構成された前記各トランジスタのゲート（電極）である。
【００２３】
フォトダイオード１５は、図３に示すように、Ｐ型ウエル５２中に設けられたＮ型の電荷蓄積層５３とその表面側に配置された高濃度のＰ型層からなる空乏化防止層５４とからなる埋め込み型フォトダイオードである。しかし、フォトダイオード１５は、空乏化防止層５４の無いフォトダイオードにしても良い。フォトダイオード１５は、入射する光を光電変換し、生じた電荷を電荷蓄積層５３に蓄積する。フォトダイオード１５の電荷蓄積層５３に蓄積された電荷は、転送トランジスタ１４がオン状態とされることによってＦＤ１６に転送される。
【００２４】
転送トランジスタ１４は、フォトダイオード１５の電荷蓄積層５３をソース、ＦＤ１６の一部を構成する拡散領域３５をドレインとするＭＯＳトランジスタである。転送トランジスタ１４は、そのゲート３６に印加される制御信号φＴＸにより駆動される。
【００２５】
増幅トランジスタ１２は、電源拡散部３３をドレイン、拡散領域３２をソースとするＭＯＳトランジスタである。増幅トランジスタ１２のゲート３８は、配線４０によって、ＦＤ１６に電気的に接続されている。そして、増幅トランジスタ１２は、そのゲート３８の電圧に応じた電気信号を出力する。したがって、増幅トランジスタ１２は、フォトダイオード１５で生成・蓄積された電荷の量に応じた電気信号を出力する。
【００２６】
選択トランジスタ１１は、拡散領域３２をドレイン、拡散領域３１をソースとするＭＯＳトランジスタである。選択トランジスタ１１は、オン状態にされることで、増幅トランジスタ１２の出力を垂直信号線２３に出力する。すなわち、増幅トランジスタ１２と選択トランジスタ１１によって、ソースフォロワによる読み出しが可能となっている。
【００２７】
リセットトランジスタ１３は、電源拡散部３３をドレイン、ＦＤ１６の一部を構成する拡散領域３４をソースとするＭＯＳトランジスタである。リセットトランジスタ１３は、オン状態にされることで、ＦＤ１６に蓄積されている電荷をリセットする。
【００２８】
図３において、５５はＬＯＣＯＳによるフィールド酸化膜、５６は高不純物濃度のＰ型の素子分離領域、５７は絶縁層としての酸化膜である。図面には示していないが、フィールド酸化膜５５や酸化膜５７上には、層間絶縁膜や配線等が形成され、さらに、その上に必要に応じてカラーフィルタやマイクロレンズ等が設けられている。
【００２９】
そして、本実施の形態では、一般的なＣＭＯＳ型固体撮像素子とは異なり、図２及び図３に示すように、ＦＤ１６の一部を構成する拡散領域３５の一部に酸化膜５７を介して重なるように配置された導電層４１が形成されている。これにより、ＦＤ１６とカップリングする残像低減用容量１７が形成されている。本実施の形態では、導電層４１は、配線４２を介して自画素４の選択トランジスタ１１のゲート３７と電気的に接続されている。本実施の形態では、導電層４１及び配線４２は、ゲート３７を構成する材料（本実施の形態では、ポリシリコン）がゲート３７から連続して延びることによって、形成されている。もっとも、例えば、導電層４１を、ゲート３７とは分離するようにゲート３７と同時に形成されたポリシリコン層とし、ゲート３７と導電層４１との間を、ゲート３７及び導電層４１とは異なる階層に形成されたＡｌ膜等の配線を経由して電気的に接続してもよい。あるいは、選択線２０から直接導電層４１に電気的に接続してもよい。
【００３０】
図４は、本実施の形態による固体撮像素子１の動作の一例を示すタイミングチャートである。本実施の形態による固体撮像素子１は、図４に示すように、一般的なＣＭＯＳ型固体撮像素子と同様に駆動されるので、その詳細な説明は省略する。なお、図４では、ｎ行目のみについて記載している。図４において、蓄積期間は、メカニカルシャッタ（図示せず）が開いている期間である。読み出し回路５は、図４中の期間［１］においてダークレベルを読み出し、図４中の期間［２］において真の光信号レベルにダークレベルが重畳したレベルを読み出す。そして、読み出し回路５は、これらの両レベルの差分を取って真の光信号レベルを得る相関二重サンプリング処理を行う。
【００３１】
蓄積期間において、入射光に応じて光電変換された信号電荷はフォトダイオード１５の電荷蓄積層５３に蓄えられる。ｎ行目の読み出し期間において、ｎ行目の転送トランジスタ１４がオンすると、ｎ行目の画素４の電荷蓄積層５３に蓄えられていた信号電荷は、当該画素４のＦＤ１６(拡散領域３５を含む）に転送される。図４からわかるように、このとき、選択トランジスタ１１はそのゲート３７にハイレベル（電源電圧ＶＤＤ）が印加されてオン状態にあるため、ＦＤ１６とカップリングしている残像低減用容量１７を構成する導電層４１には、選択トランジスタ１１のゲート３７と同じく電源電圧ＶＤＤが印加されている。したがって、信号電荷のＦＤ１６への転送時には、拡散領域３５の電位（すなわち、ＦＤ１６の電位）は、残像低減用容量１７が存在しない場合に比べて持ち上がる。すなわち、選択トランジスタ１１のゲート３７と同じく電源電圧ＶＤＤが印加された残像低減用容量１７の作用により、残像低減用容量１７が存在しない場合に比べて、拡散領域３５の電位が高くなる。このため、本実施の形態では、残像低減用容量１７が存在しない場合に比べて、フォトダイオード１５の電荷蓄積層５３に蓄積されていた信号電荷のＦＤ１６への転送残りが低減され、残像が低減される。
【００３２】
なお、拡散領域３５（ＦＤ１６の電位）の電位は、ＦＤ１６の容量値と残像低減用容量１７の容量値とにより決まり、残像低減用容量１７の容量値が大きければ大きいほど拡散領域３５の電位は高くなる。そのため、残像を極力低減するためには、導電層４１が拡散領域３５を覆う面積（ひいては、導電層４１とＦＤ１６との重なり面積）をできるだけ大きくすることが望ましい。
【００３３】
本実施の形態によれば、前述したように、残像低減用容量１７を利用してフローティングディフュージョンのポテンシャルを持ち上げて残像を低減することができる。そして、本実施の形態では、残像低減用容量１７を構成する導電層４１は、電源電圧ＶＤＤに直接接続されるのではなく、自画素４の選択トランジスタ１１のゲート３７に電気的に接続されている。したがって、本実施の形態によれば、導電層４１を電源電圧ＶＤＤに直接接続しなくてすみ、導電層４１を電源電圧ＶＤＤに直接接続する場合に比べて、導電層４１に対する電気的な接続が容易となりレイアウト等に制約が少なくなる。
【００３４】
また、本実施の形態では、残量低減用容量１７は、ＦＤ１６に対して基板５１の法線方向に重ねて形成され、ＦＤ１６に対して基板５１の面方向にずらして形成されるのではないため、所定の容量値を持つ残量低減用容量１７の占有面積を抑えることができ、ひいては、フォトダイオード１５の開口率を増大させることができる。
【００３５】
さらに、本実施の形態では、残像低減用容量１７に関して２層ポリシリコン構造によるポリシリコン−ポリシリコン間容量を用いておらず、２層のポリシリコンを有していないので、ポリシリコンの層は１層ですむ。よって、本実施の形態による固体撮像素子１は、ＣＭＯＳ型固体撮像素子で通常用いられるプロセスでも製造することができ、コスト面で有利である。
【００３６】
［第２の実施の形態］
【００３７】
図５は、本発明の第２の実施の形態による固体撮像素子を示す概略断面図であり、図３に対応している。図５において、図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００３８】
本実施の形態が前記第１の実施の形態と異なる所は、酸化膜５７における拡散領域３５と導電層４１との間に挟まれた領域のうちの一部の領域５７ａの厚さが、当該酸化膜５７における画素内の他の領域の厚さよりも薄く形成されている点のみである。領域５７ａの厚さを薄くすればするほど残像低減用容量１７の容量値を大きくすることができ、その結果、導電層４１にハイレベル（電源電圧ＶＤＤ）が印加されたときの拡散領域３５の電位は更に高くなる。したがって、本実施の形態によれば、基本的に前記第１の実施の形態と同様の利点が得られ上に、前記第１の実施の形態に比べても、フォトダイオード１５の電荷蓄積層５３に蓄積されていた信号電荷のＦＤ１６への転送残りがより一層低減され、残像がより一層低減されるという利点が得られる。
【００３９】
なお、本実施の形態による固体撮像素子では、酸化膜５７を形成した後にエッチング工程を１回入れるだけで酸化膜５７の領域５７ａの厚さを薄くすることができるため、通常のＣＭＯＳ型固体撮像素子のプロセスから大きく外れることなく製造することができ、コスト増を防ぐことができるという利点も得られる。
【００４０】
［第３の実施の形態］
【００４１】
図６は、本発明の第３の実施の形態による固体撮像素子１０１を示す概略構成図であり、図１に対応している。図７は、図６中の列方向に隣り合う２つの単位画素４を模式的に示す概略平面図であり、図２に対応している。図８は、図７中のＢ−Ｂ’線に沿った概略断面図であり、図３に対応している。図６乃至図８において、図１乃至図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００４２】
本実施の形態による固体撮像素子１０１が前記第１の実施の形態による固体撮像素子１と基本的に異なる所は、以下に説明する点のみである。本実施の形態では、図７に示すように、選択トランジスタ１１、増幅トランジスタ１２及びリセットトランジスタ１３の並び順は、前記第１の実施の形態の場合（図２参照）と逆になっている。そして、本実施の形態では、図６に示すように、自画素４のＦＤ１６と自画素４の選択トランジスタ１１のゲートとの間に形成された残像低減用容量１７（図１参照）が除去され、その代わりに、残像低減用容量６０が形成されている。残像低減用容量６０は、自画素４のＦＤ１６と、自画素４とは異なる行の画素４（本実施の形態では、図中上側に隣接する画素４）のリセットトランジスタ１３のゲート３９との間に形成された容量である。
【００４３】
本実施の形態では、図７及び図８に示すように、ＦＤ１６の一部を構成する拡散領域３５の一部に酸化膜５７を介して重なるように配置された導電層６１が形成されている。これにより、ＦＤ１６とカップリングする残像低減用容量６０が形成されている。本実施の形態では、自画素４の導電層６１は、配線６２を介して、図中上側に隣接する画素４のリセットトランジスタ１３のゲート３９と電気的に接続されている。なお、１行目の画素４に対しては図中上側の画素４が存在しないので、１行目の画素４のＦＤ１６について形成された残像低減用容量６０の導電層６１は、例えば、２行目の画素４のリセットトランジスタ１３のゲート３９と接続すればよい。本実施の形態では、導電層６１及び配線６２は、ゲート３９を構成する材料（本実施の形態では、ポリシリコン）がゲート３９から連続して延びることによって、形成されている。もっとも、例えば、導電層６１を、ゲート３９とは分離するようにゲート３９と同時に形成されたポリシリコン層とし、ゲート３９と導電層６１との間を、ゲート３９及び導電層６１とは異なる階層に形成されたＡｌ膜等の配線を経由して電気的に接続してもよい。あるいは、リセット線２１から直接導電層６１に電気的に接続してもよい。
【００４４】
本実施の形態による固体撮像素子１０１も、前記第１の実施の形態による固体撮像素子１と同様に、例えば前述した図４に示す動作を行う。ｎ行目の読み出し期間において、ｎ行目の転送トランジスタ１４がオンすると、ｎ行目の画素４の電荷蓄積層５３に蓄えられていた信号電荷は、当該画素４のＦＤ１６(拡散領域３５を含む）に転送される。図４には示していないが、このとき、ｎ行目以外のリセットトランジスタ１３（ｎ＋１行目のリセットトランジスタ１３を含む。）はそのゲート３７にハイレベル（電源電圧ＶＤＤ）が印加されてオン状態にあるため、ＦＤ１６とカップリングしている残像低減用容量６０を構成する導電層６１には、リセットトランジスタ１３のゲート３９と同じく、電源電圧ＶＤＤが印加されている。したがって、信号電荷のＦＤ１６への転送時には、拡散領域３５の電位（すなわち、ＦＤ１６の電位）は、残像低減用容量６０が存在しない場合に比べて持ち上がる。すなわち、リセットトランジスタ１３のゲート３９と同じく電源電圧ＶＤＤが印加された残像低減用容量６０の作用により、残像低減用容量６０が存在しない場合に比べて、拡散領域３５の電位が高くなる。このため、本実施の形態では、残像低減用容量６０が存在しない場合に比べて、フォトダイオード１５の電荷蓄積層５３に蓄積されていた信号電荷のＦＤ１６への転送残りが低減され、残像が低減される。
【００４５】
なお、拡散領域３５（ＦＤ１６の電位）の電位は、ＦＤ１６の容量値と残像低減用容量６０の容量値とにより決まり、残像低減用容量６０の容量値が大きければ大きいほど拡散領域３５の電位は高くなる。そのため、残像を極力低減するためには、導電層６１が拡散領域３５を覆う面積（ひいては、導電層６１とＦＤ１６との重なり面積）をできるだけ大きくすることが望ましい。
【００４６】
本実施の形態によれば、前述したように、残像低減用容量６０を利用してフローティングディフュージョンのポテンシャルを持ち上げて残像を低減することができる。そして、本実施の形態では、残像低減用容量６０を構成する導電層６１は、電源電圧ＶＤＤに直接接続されるのではなく、隣接画素４のリセットトランジスタ１３のゲート３９に電気的に接続されている。したがって、本実施の形態によれば、導電層６１を電源電圧ＶＤＤに直接接続しなくてすみ、導電層６１を電源電圧ＶＤＤに直接接続する場合に比べて、導電層６１に対する電気的な接続が容易となりレイアウト等に制約が少なくなる。
【００４７】
また、本実施の形態では、残量低減用容量６０は、ＦＤ１６に対して基板５１の法線方向に重ねて形成され、ＦＤ１６に対して基板５１の面方向にずらして形成されるのではないため、所定の容量値を持つ残量低減用容量６０の占有面積を抑えることができ、ひいては、フォトダイオード１５の開口率を増大させることができる。
【００４８】
さらに、本実施の形態では、残像低減用容量６０に関して２層ポリシリコン構造によるポリシリコン−ポリシリコン間容量を用いておらず、２層のポリシリコンを有していないので、ポリシリコンの層は１層ですむ。よって、本実施の形態による固体撮像素子１０１は、ＣＭＯＳ型固体撮像素子で通常用いられるプロセスでも製造することができ、コスト面で有利である。
【００４９】
［第４の実施の形態］
【００５０】
図９は、本発明の第４の実施の形態による固体撮像素子を示す概略断面図であり、図８に対応している。図９において、図８中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【００５１】
本実施の形態が前記第３の実施の形態と異なる所は、酸化膜５７における拡散領域３５と導電層６１との間に挟まれた領域のうちの一部の領域５７ｂの厚さが、当該酸化膜５７における画素内の他の領域の厚さよりも薄く形成されている点のみである。領域５７ｂの厚さを薄くすればするほど残像低減用容量６０の容量値を大きくすることができ、その結果、導電層６１にハイレベル（電源電圧ＶＤＤ）が印加されたときの拡散領域３５の電位は更に高くなる。したがって、本実施の形態によれば、基本的に前記第３の実施の形態と同様の利点が得られる上に、前記第３の実施の形態に比べても、フォトダイオード１５の電荷蓄積層５３に蓄積されていた信号電荷のＦＤ１６への転送残りがより一層低減され、残像がより一層低減されるという利点が得られる。
【００５２】
なお、本実施の形態による固体撮像素子では、酸化膜５７を形成した後にエッチング工程を１回入れるだけで酸化膜５７の領域５７ｂの厚さを薄くすることができるため、通常のＣＭＯＳ型固体撮像素子のプロセスから大きく外れることなく製造することができ、コスト増を防ぐことができるという利点も得られる。
【００５３】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施の形態による固体撮像素子を示す概略構成図である。
【図２】図１中の単位画素を模式的に示す概略平面図である。
【図３】図３は、図２中のＡ−Ａ’線に沿った概略断面図である。
【図４】図１に示す固体撮像素子の動作の一例を示すタイミングチャートである。
【図５】本発明の第２の実施の形態による固体撮像素子を示す概略断面図である。
【図６】本発明の第３の実施の形態による固体撮像素子を示す概略構成図である。
【図７】図６中の列方向に隣り合う２つの単位画素を模式的に示す概略平面図である。
【図８】図７中のＢ−Ｂ’線に沿った概略断面図である。
【図９】本発明の第４の実施の形態による固体撮像素子を示す概略断面図である。
【符号の説明】
【００５５】
１，１０１  固体撮像素子
４  単位画素
１１  選択トランジスタ
１２  増幅トランジスタ
１３  リセットトランジスタ
１４  転送トランジスタ
１５  フォトダイオード
１６  フローティングディフュージョン
１７，６０  残像低減用容量
３７  選択トランジスタのゲート
３９  リセットトランジスタのゲート
４１，６１  導電層
５７  酸化膜（絶縁層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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