(57)【要約】【課題】ＭＯＮＯＳ型のゲート電極を有するメモリセルと、通常のＭＯＳトランジスタの各ゲート電極を同時に加工できるようにする。【解決手段】メモリセル領域のゲート電極Ｇは、シリコン基板１上にゲート絶縁膜４、トラップ膜５、ブロック膜６、電極膜７が積層されている。周辺回路領域のゲート電極ＧＰは、シリコン基板１上にゲート絶縁膜４、多結晶シリコン膜９、電極膜７が積層されている。また、多結晶シリコン膜９中には、下層側にシリコン窒化膜１０、上層側にシリコン酸化膜１１が直接接触しないように形成されている。ゲート一括加工時に、電極膜７をエッチングするときにシリコン酸化膜１１がストッパとなり、ブロック膜６加工時にシリコン窒化膜１０がストッパとなり、トラップ膜５加工時に多結晶シリコン膜９がストッパとなり、シリコン基板１がダメージを受けるのを防止できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリセル領域および周辺回路領域が設定された半導体基板の上面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記半導体基板の前記メモリセル領域の上面に前記ゲート絶縁膜を介してトラップ絶縁膜およびブロック絶縁膜を積層形成すると共に、前記周辺回路領域の上面に前記ゲート絶縁膜を介してシリコン膜を形成するゲート中間膜形成工程と、
前記ブロック絶縁膜および前記シリコン膜の上面に電極膜を形成する電極膜形成工程と、
前記電極膜の上面にエッチング用のマスクパターンを形成し、そのマスクパターンをマスクとして前記電極膜、前記ブロック絶縁膜、前記トラップ絶縁膜、前記シリコン膜を一括してエッチング加工してメモリセルトランジスタのゲート電極および周辺回路トランジスタのゲート電極を形成するエッチング工程とを有し、
前記ゲート中間膜形成行程では、前記シリコン膜を膜中に下層側から第１の絶縁膜および第２の絶縁膜を互いに離隔介在させて形成し、
前記エッチング工程では、
前記電極膜と前記電極膜下の前記シリコン膜をエッチングして前記ブロック絶縁膜および前記第２の絶縁膜を露出させる第１段階と、
前記ブロック絶縁膜および前記第２の絶縁膜と前記第２の絶縁膜下の前記シリコン膜をエッチングして前記トラップ膜および前記第１の絶縁膜を露出させる第２段階と、
前記トラップ絶縁膜および前記第１の絶縁膜をエッチングして前記メモリセル領域の前記ゲート絶縁膜および前記第１の絶縁膜下の前記シリコン膜を露出させる第３段階と、
前記シリコン膜をエッチングして前記周辺回路領域の前記ゲート絶縁膜も露出させる第４段階と
を順次実施することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン窒化膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第２の絶縁膜は、シリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第１の絶縁膜および前記第２の絶縁膜は、膜厚が２．５ｎｍ以下に設定されていることを特徴とする半導体装置の製造方法。
【請求項５】
メモリセル領域および周辺回路領域が設定された半導体基板と、
前記半導体基板の上面に形成されたゲート絶縁膜と、
前記半導体基板のメモリセル領域に形成され、前記ゲート絶縁膜上にトラップ膜、ブロック膜および電極膜を積層された構成のメモリセルトランジスタのゲート電極と、
前記半導体基板の周辺回路領域に前記メモリセルトランジスタのゲート電極と一括加工して形成され、前記ゲート絶縁膜上に多結晶シリコン膜および前記電極膜が積層された構成であって、前記多結晶シリコン膜中には下層側からシリコン窒化膜、シリコン酸化膜を互いに離隔しながら少なくとも１層ずつ介在させてなる周辺回路トランジスタのゲート電極と
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＮＯＳ（metal oxide nitride oxide semiconductor）構造を採用したメモリセルを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ構造を採用したメモリセルを有する半導体装置は、たとえばＮＡＮＤ型フラッシュメモリがあるが、周辺回路領域に形成するトランジスタについては、閾値制御などを必要とするためゲート絶縁膜を介して多結晶シリコン膜などの導体膜が設けられる構成とすることが好ましい（特許文献１参照）。
【０００３】
ところが、このようにメモリセル領域と周辺回路領域とで膜の積層構造が異なることに起因し、両トランジスタのゲート電極を加工する際に、加工条件が一致しない場合があり、半導体基板の表面が抉れてしまうなどの不具合の発生が予想され、一括して加工形成することが難しくなる。このため、基板掘れなどの不具合を招かぬようにする目的で、メモリセル領域と周辺回路領域とを別々に加工してゲート電極を加工するなどの対応が必要となり、総じてコストが高くなるという課題があった。
【特許文献１】特開２００４−７９６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリセル領域と周辺回路領域とで膜の積層構造が異なる構成の場合でも、ゲート電極の加工を一括して行えるようにした半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置の製造方法は、メモリセル領域および周辺回路領域が設定された半導体基板の上面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記半導体基板の前記メモリセル領域の上面に前記ゲート絶縁膜を介してトラップ絶縁膜およびブロック絶縁膜を積層形成すると共に、前記周辺回路領域の上面に前記ゲート絶縁膜を介してシリコン膜を形成するゲート中間膜形成工程と、前記ブロック絶縁膜および前記シリコン膜の上面に電極膜を形成する電極膜形成工程と、前記電極膜の上面にエッチング用のマスクパターンを形成し、そのマスクパターンをマスクとして前記電極膜、前記ブロック絶縁膜、前記トラップ絶縁膜、前記シリコン膜を一括してエッチング加工してメモリセルトランジスタのゲート電極および周辺回路トランジスタのゲート電極を形成するエッチング工程とを有し、前記ゲート中間膜形成行程では、前記シリコン膜を膜中に下層側から第１の絶縁膜および第２の絶縁膜を互いに離隔介在させて形成し、
前記エッチング工程では、前記電極膜と前記電極膜下の前記シリコン膜をエッチングして前記ブロック絶縁膜および前記第２の絶縁膜を露出させる第１段階と、前記ブロック絶縁膜および前記第２の絶縁膜と前記第２の絶縁膜下の前記シリコン膜をエッチングして前記トラップ膜および前記第１の絶縁膜を露出させる第２段階と、前記トラップ絶縁膜および前記第１の絶縁膜をエッチングして前記メモリセル領域の前記ゲート絶縁膜および前記第１の絶縁膜下の前記シリコン膜を露出させる第３段階と、前記シリコン膜をエッチングして前記周辺回路領域の前記ゲート絶縁膜も露出させる第４段階とを順次実施することを特徴とする。
【０００６】
また、本発明の一態様の半導体装置は、メモリセル領域および周辺回路領域が設定された半導体基板と、前記半導体基板の上面に形成されたゲート絶縁膜と、前記半導体基板のメモリセル領域に形成され、前記ゲート絶縁膜上にトラップ膜、ブロック膜および電極膜を積層された構成のメモリセルトランジスタのゲート電極と、前記半導体基板の周辺回路領域に前記メモリセルトランジスタのゲート電極と一括加工して形成され、前記ゲート絶縁膜上に多結晶シリコン膜および前記電極膜が積層された構成であって、前記多結晶シリコン膜中には下層側からシリコン窒化膜、シリコン酸化膜を互いに離隔しながら少なくとも１層ずつ介在させてなる周辺回路トランジスタのゲート電極とを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、メモリセル領域と周辺回路領域とで膜の積層構造が異なる構成の場合でも、ゲート電極の加工を一括して行える。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＭＯＮＯＳ構造を採用したＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１１を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
図１（ａ）はメモリセル領域の一部のレイアウトパターンを示し、図１（ｂ）は周辺回路部のトランジスタを示す平面図である。図１（ａ）において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図１中Ｙ方向に沿って所定間隔で複数本形成され、このＳＴＩ２によって活性領域３が図１中Ｘ方向に分離形成されている。また、活性領域３と直交する図１中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図１中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極Ｇが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１０】
図１（ｂ）において、周辺回路部に形成されるトランジスタＴｒＰは、シリコン基板１にＳＴＩ２を矩形状に活性領域３ａを残すように形成した部分に設けられている。活性領域３ａには、これを横切るようにゲート電極ＧＰが形成され、その両側に不純物を拡散して形成したソース／ドレイン領域が設けられている。ソース／ドレイン領域およびゲート電極ＧＰにはコンタクトプラグ（図示せず）が形成されている。
【００１１】
図２（ａ）、（ｂ）は、図１中、切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図である。すなわち、図２（ａ）には活性領域３におけるゲート電極Ｇ部分を中心として示したメモリセル領域のメモリセルトランジスタＴｒｍが、図２（ｂ）には周辺回路部のトランジスタＴｒＰが、それぞれの製造工程の途中の段階の模式的な断面図で示され、ゲート電極ＧおよびＧＰの形成工程の一段階を示すものである。
【００１２】
図２（ａ）、（ｂ）に示すように、シリコン基板１上にゲート絶縁膜４が形成され、この上部にゲート電極Ｇ、およびＧＰが形成されている。ゲート電極Ｇは、ゲート絶縁膜４上にトラップ絶縁膜５、ブロック絶縁膜６及び電極膜７が積層形成された構成である。この場合、トラップ絶縁膜５としては、たとえばシリコン窒化膜（ＳｉＮ）が使用されており、ブロック絶縁膜６としては、たとえばアルミナ（Ａｌ２Ｏ３）などの金属酸化物による材料が使用されている。また、電極膜７としては、多結晶シリコン膜を主体として下部または上部に金属層あるいはシリサイド層などが積層されたものが使用されている。
【００１３】
このようなゲート電極Ｇの構造は、いわゆるＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）構造といわれる。隣接するゲート電極Ｇの間にはゲート間を絶縁分離するためのシリコン酸化膜８が埋め込み形成されている。ゲート電極Ｇの両側のシリコン基板１の表層にはソース／ドレイン領域１ａが形成されている。
【００１４】
一方、ゲート電極ＧＰは、ゲート絶縁膜４上に多結晶シリコン膜９および上記した電極膜７と同じ材料で形成された電極膜７ａが積層形成されている。この場合、多結晶シリコン膜９は、膜中に下層側に第１の絶縁膜としてのシリコン窒化膜１０、上層側に第２の絶縁膜としてのシリコン酸化膜１１が介在された膜構成とされている。これらシリコン窒化膜１０およびシリコン酸化膜１１は、後述するエッチングストッパとして機能するように設けられるもので、そのエッチングストッパとして必要最低限以上の膜厚たとえば２ｎｍ程度で形成されている。
【００１５】
また、シリコン窒化膜１０およびシリコン酸化膜１１は、多結晶シリコン膜９中で、膜同士が接しないように互いに離隔して形成されている。ゲート電極ＧＰの側壁には、シリコン酸化膜８と同じ材料で形成されたスペーサ８ａが形成されている。ゲート電極ＧＰの両側のシリコン基板１の表層には、ソース／ドレイン領域１ｂおよびＬＤＤ構造を形成する高濃度不純物拡散領域１ｃが形成されている。
【００１６】
上記構成を採用するので、後述する製造上の効果を得る構成としながら、周辺回路トランジスタの多結晶シリコン膜９は、膜厚２ｎｍ程度という極薄いシリコン窒化膜１０およびシリコン酸化膜１１を介在させた構成とすることで、抵抗値が増大するのを抑制して電気的特性に悪影響を与えることのない構成とすることができる。
【００１７】
次に上記構成の製造工程について図３〜図１１を参照して説明する。なお、図３〜図１１に示す（ａ）、（ｂ）の各分図は、それぞれ図２（ａ）、（ｂ）に示す部分に対応する断面図である。
まず、図３（ａ）、（ｂ）に示すように、シリコン基板１の上面にシリコン酸化膜をゲート絶縁膜４として全面に渡って形成する。続いて、ゲート絶縁膜４の上面の全面に多結晶シリコン膜９を成膜し、フォトリソグラフィ処理により周辺回路部（図３（ｂ）参照）に多結晶シリコン膜９を残して他の部分（メモリセル領域を示す図３（ａ）参照）の多結晶シリコン膜９をエッチングにより除去する。
【００１８】
このとき、多結晶シリコン膜９は、成膜時に部分的に窒素（Ｎ２）ガスを導入してゲート絶縁膜４の上方に多結晶シリコン膜９ａを介した状態で第１の絶縁膜であるシリコン窒化膜１０を膜厚２ｎｍ程度で形成すると共に、その上層に多結晶シリコン膜９ｂを介した状態で酸素（Ｏ２）ガスを導入して第２の絶縁膜であるシリコン酸化膜１１を膜厚２ｎｍ程度で形成し、さらにその上部に残りの多結晶シリコン膜９ｃを成膜している。この結果、多結晶シリコン膜９は、内部の層として、下層側にシリコン窒化膜１０が、上層側にシリコン酸化膜１１が多結晶シリコン膜９ｂを介して隔てた状態に形成されている。
【００１９】
なお、多結晶シリコン膜９の形成においては、上記の方法以外に、次のような方法を採用することもできる。すなわち、シリコン窒化膜１０を形成する膜厚まで多結晶シリコン膜９ａを成膜し、その状態で一旦多結晶シリコン膜９ａの表面を窒化処理してシリコン窒化膜１０を形成する。この後、再び多結晶シリコン膜９ｂをシリコン酸化膜１１を形成する膜厚まで成膜し、その状態で一旦多結晶シリコン膜９ｂの表面を酸化処理してシリコン酸化膜１１を形成する。さらに多結晶シリコン膜９ｃを所定の膜厚まで成膜することで上記の構成を得ることができる。また、多結晶シリコン以外に非晶質シリコンを材料として成膜することもできる。
【００２０】
次に、図４（ａ）、（ｂ）に示すように、全面にシリコン窒化膜（ＳｉＮ）をトラップ膜５として成膜すると共にアルミナ膜（Ａｌ２Ｏ３）をブロック膜６として成膜する。これらトラップ膜５及びブロック膜６はメモリセルトランジスタのＭＯＮＯＳ構造を形成するためのものである。
【００２１】
続いて、図５（ａ）、（ｂ）に示すように、フォトリソグラフィ処理によりメモリセル領域のブロック膜６の上面を覆い、周辺回路領域のブロック膜６の上面を露出させるようにレジスト１２をパターニングする。そして、レジスト１２をマスクとして周辺回路領域のブロック膜６およびトラップ膜５をエッチングにより除去する。この場合、エッチング処理は、ＲＩＥ（reactive ion etching）法あるいはウェットエッチング法などの方法を採用することができる。
【００２２】
次に、レジストを除去した後、図６（ａ）、（ｂ）に示すように、以上によりゲート中間膜が形成されたシリコン基板１の上面全面にスパッタ法あるいはＣＶＤ（chemical vapor deposition）法などにより、電極膜７を成膜する。電極膜７としては、たとえば金属膜、多結晶シリコン膜あるいはシリサイド層を含んだ多結晶シリコン膜やこれらの積層膜などを形成することができる。
【００２３】
次に、図７（ａ）、（ｂ）に示すように、フォトリソグラフィ処理により、電極膜７の上面にレジスト１３を塗布してパターニングする。メモリセル領域においては、メモリセルトランジスタのゲート電極Ｇの上部を連ねるワードラインを形成するようにラインアンドスペースパターンでパターニングし、周辺回路領域においては、各トランジスタ毎に独立して形成するゲート電極ＧＰの形状となるようにレジスト１３ａをパターニングする。
【００２４】
続いて、上記したレジスト１３、１３ａをマスクとしてＲＩＥ法によりエッチング処理を行い、ゲート電極Ｇ、ＧＰを形成する。この場合、エッチング処理は、次のように４段階に分けて進行するよう段階別にエッチング条件を変更制御して行うが、同一のエッチング装置のチャンバー内に収容した状態で連続的に実施するものである。
【００２５】
まず、第１段階では、図８（ａ）、（ｂ）に示すように、電極膜７をエッチングする条件でエッチング処理を行う。このとき、電極膜７をエッチングする条件では、図８（ａ）に示すメモリセル領域においては、ブロック膜６の上面が露出するとブロック膜６がストッパとなってエッチングが停止する。また、図８（ｂ）に示す周辺回路領域においては、電極膜７の下の多結晶シリコン膜９ｃもエッチングされることがあり、多結晶シリコン膜９中に介在される第２の絶縁膜であるシリコン酸化膜１１がストッパとなってエッチングが停止する。
【００２６】
第２段階では、図９（ａ）、（ｂ）に示すように、ブロック膜６つまりアルミナ膜をエッチングする条件でエッチング処理を行う。このとき、図９（ａ）に示すメモリセル領域では、ブロック膜６がレジスト１３をマスクとしたパターンにエッチングされ、その後、トラップ膜５つまりシリコン窒化膜が露出した時点でエッチングが停止する。また、図９（ｂ）に示す周辺回路領域では、シリコン酸化膜１１がエッチングされると共に、シリコン酸化膜１１の下の多結晶シリコン９ｂがエッチングされ、シリコン窒化膜１０が露出した時点でエッチングが停止する。
【００２７】
なお、第２段階のエッチング処理で、ブロック膜６のエッチング処理条件でエッチングを実施しても多結晶シリコン膜９ｂが確実にエッチングされない場合には、ブロック膜６のエッチングが完了した時点で、多結晶シリコン膜９ｂのエッチング条件に切り替えて確実に多結晶シリコン膜９ｂを除去してシリコン窒化膜１０が露出する状態となるようにすることもできる。
【００２８】
第３段階では、図１０（ａ）、（ｂ）に示すように、トラップ膜５つまりシリコン窒化膜をエッチングする条件でエッチング処理を行う。このとき、図１０（ａ）に示すメモリセル領域では、トラップ膜５がレジスト１３をマスクとしたパターンにエッチングされ、その後ゲート絶縁膜４が露出した時点でエッチングが停止する。同じく、図１０（ｂ）に示す周辺回路領域では、第１の絶縁膜であるシリコン窒化膜１０がエッチングされ、シリコン窒化膜１０の下の多結晶シリコン膜９ａが露出した時点でエッチングが停止する。
【００２９】
第４段階では、図１１（ａ）、（ｂ）に示すように、多結晶シリコン膜９ａをエッチングする条件でエッチング処理を行う。このとき、図１１（ａ）に示すメモリセル領域では、ゲート絶縁膜４がエッチングされないことから、エッチングされないままの状態を保持している。一方、図１１（ｂ）に示す周辺回路領域では、多結晶シリコン膜９ａがエッチングされ、ゲート絶縁膜４が露出した時点でエッチングが停止する。
【００３０】
以上の４段階にわたる一連のエッチング処理が終了すると、メモリセル領域および周辺回路領域のそれぞれにおいてゲート電極ＧおよびＧＰが一括加工される。また、このとき、最終のエッチング処理では、多結晶シリコン膜９をエッチングする条件でエッチングしているので、ゲート絶縁膜４がストッパとなってエッチングが進行するのを防止でき、これによってシリコン基板１の表面が掘られたり、ダメージが与えられるのを防止することができる。特に、第４段階のエッチング処理で周辺回路領域のソース／ドレイン領域に相当するシリコン基板１の表面が損傷を受けるのを防止できるので、電気的特性に悪影響を与えるのを防止できる。
【００３１】
この後、図２に示しているように、イオン注入法によりメモリセル領域および周辺回路領域のシリコン基板１の表層に不純物を導入してソース／ドレイン領域１ａ、１ｂをそれぞれ形成する。続いて、メモリセル領域のゲート電極Ｇの間にはシリコン酸化膜８が埋め込み形成され、周辺回路領域のゲート電極ＧＰの周囲には同時に形成されたシリコン酸化膜８をスペーサ加工することでスペーサ８ａを形成した状態とする。このスペーサ８ａをマスクとして用いてイオン注入法により不純物を高濃度で注入し、周辺回路領域のソース／ドレイン領域１ｂの外側に高濃度の不純物領域１ｃを形成してＬＤＤ（lightly doped drain）構造を形成する。さらに、この後ウエハ後処理工程を経てＮＡＮＤ型フラッシュメモリ装置が形成される。
【００３２】
このような本実施形態によれば、周辺回路領域のトランジスタのゲート電極ＧＰの構成として、多結晶シリコン膜９にシリコン窒化膜１０、シリコン酸化膜１１を埋め込むように介在させた構成としたので、メモリセルトランジスタのゲート電極Ｇと周辺回路領域のトランジスタのゲート電極ＧＰとをゲート加工する際に、ソース／ドレイン領域となるシリコン基板１の表層部にダメージを与えることなく一括して同時にエッチング処理を行えるようになる。これによって、エッチング処理を１回で行えることや、フォトリソグラフィ処理回数を減らして工程短縮をすることができ、全体として加工コストの低減を図ることができる。
【００３３】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
多結晶シリコン膜中に形成する第１の絶縁膜、第２の絶縁膜は、１層に限らず複数層設けることもできる。この場合に、膜厚を厚くするのではなく、複数層形成することで多結晶シリコン膜での抵抗値が増大するのを防止しながらエッチング加工に対する耐性を確保することができる。
【００３４】
第１および第２の絶縁膜の膜厚は、０．５〜２．５ｎｍ程度の膜厚が好ましく、さらには１〜２ｎｍ程度の膜厚がより好ましく、１．５〜２ｎｍ程度が最も好ましいが、多結晶シリコン膜９の抵抗値が増大することなくエッチングストッパとして機能する膜厚であれば良い。
【００３５】
多結晶シリコン膜中に形成する第１の絶縁膜は、ブロック膜６のエッチング条件でストッパとして機能する膜であれば他の材質の膜を用いることができる。
多結晶シリコン膜中に形成する第２の絶縁膜は、電極膜７や多結晶シリコン膜９のエッチング条件でストッパとして機能する膜であれば他の材質の膜を用いることができ、たとえばカーボン（Ｃ）膜などを用いることもできる。
【００３６】
ブロック膜は、アルミナのような金属酸化膜を用いる構成としたが、他に、シリコンアルミネートなどの混晶膜や、アルミナにシリコン酸化膜を積層する複合膜を用いることもできる。
その他、ＮＯＲ型フラッシュメモリ装置にも適用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部（ａ）、および周辺回路のトランジスタのレイアウトパターン（ｂ）を示す模式的な平面図
【図２】（ａ）、（ｂ）は、それぞれ図１における切断線Ａ−Ａ、Ｂ−Ｂで示す部分の断面図
【図３】製造工程の一段階における模式的な断面図（その１）
【図４】製造工程の一段階における模式的な断面図（その２）
【図５】製造工程の一段階における模式的な断面図（その３）
【図６】製造工程の一段階における模式的な断面図（その４）
【図７】製造工程の一段階における模式的な断面図（その５）
【図８】製造工程の一段階における模式的な断面図（その６）
【図９】製造工程の一段階における模式的な断面図（その７）
【図１０】製造工程の一段階における模式的な断面図（その８）
【図１１】製造工程の一段階における模式的な断面図（その９）
【符号の説明】
【００３８】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ、３、３ａは活性領域、４はゲート絶縁膜、５はトラップ膜、６はブロック膜、７は電極膜、９は多結晶シリコン膜、１０はシリコン窒化膜（第１の絶縁膜）、１１はシリコン酸化膜（第２の絶縁膜）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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