(57)【要約】      （修正有）【課題】表面における結晶軸のばらつきが少ないＧａＮ基板の製造方法、ＧａＮ基板及びこのＧａＮ基板を用いて作製した半導体デバイスを提供する。【解決手段】ＧａＮ基板１の製造方法は、ＧａＮ単結晶からなる基板１の表面を、基板１表面における結晶軸ｘ０，ｘ１の方向ａ０，ａ１のばらつきに基づいて凹型の球面状に加工する工程を有する。ＧａＮ基板１の表面を凹型の球面状に加工することで、加工後のＧａＮ基板１表面において、法線ｎ０，ｎ１に対する結晶軸ｘ０，ｘ１の方向ａ０，ａ１のばらつきが減少する。また、結晶軸ｘ０，ｘ１の方向ａ０，ａ１のばらつきが減少したＧａＮ基板１を用いて半導体デバイスを製造することにより、一つのＧａＮ基板１から作製される複数の半導体デバイスのデバイス特性を均一にできるため、半導体デバイスを作製する際の歩留まりを高めることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧａＮ単結晶からなる基板の表面を、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工する工程を有することを特徴とする、ＧａＮ基板の製造方法。
【請求項２】
前記加工する工程の際に、
前記基板表面において、端面から５ｍｍよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が０．２５°以下となるように前記基板を加工することを特徴とする、請求項１記載のＧａＮ基板の製造方法。
【請求項３】
前記加工する工程の際に、
前記基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が２２μｍ以下となるように前記基板を加工することを特徴とする、請求項１又は２記載のＧａＮ基板の製造方法。
【請求項４】
単結晶からなるＧａＮ基板であって、
表面が、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工されたことを特徴とするＧａＮ基板。
【請求項５】
前記ＧａＮ基板の表面において、端面から５ｍｍよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が０．２５°以下であることを特徴とする、請求項４記載のＧａＮ基板。
【請求項６】
前記基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が２２μｍ以下であることを特徴とする、請求項４又は５記載のＧａＮ基板。
【請求項７】
請求項４〜６のいずれか一項に記載のＧａＮ基板の一部を用いた基部と、
前記基部の表面上に積層された半導体層と、
を有することを特徴とする、半導体デバイス。
【請求項８】
前記半導体デバイスが、ＬＥＤ、ＬＤ、ＨＥＭＴ、ショットキーダイオード、ＭＩＳ型トランジスタのいずれか一つであることを特徴とする、請求項７記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＧａＮ基板の製造方法、ＧａＮ基板及びこのＧａＮ基板を用いて作製した半導体デバイスに関するものである。
【背景技術】
【０００２】
従来より、ＬＥＤ等の半導体デバイスの作製には、発光効率等の各種素子特性の向上のため、単結晶のＧａＮ基板が用いられている。このＧａＮ基板を用いた半導体デバイスの特性を決定する要素の一つとして、ＧａＮ基板表面における結晶軸のばらつきがある。
【０００３】
ＧａＮ基板表面において結晶軸のばらつきがあるとき、このような基板上に半導体層をエピタキシャル成長させると、エピタキシャル層の組成がばらつくことになる。このようなＧａＮ基板を用いて、例えば発光デバイスを作製した場合、エピタキシャル層の組成のばらつきが原因で、基板面内で発光波長がばらつく。このため、この基板を用いて作製される発光デバイスは、同一の発光波長を持たず、ばらつきを有する可能性がある。
【０００４】
このようにＧａＮ基板における結晶軸のばらつきの発生は、ＧａＮ基板を用いた半導体デバイスの特性への影響が考えられるため、ばらつきの発生原因の調査及びその対策については種々の研究がなされている。例えば、特許文献１では、下地基板としてＧａＡｓ基板を用いてＧａＮ単結晶を形成するとき、製造工程における熱処理等によってＧａＮ単結晶に凸型の反りが発生することが示されている。また、この反りが発生したＧａＮ単結晶を研磨することで、ＧａＮ基板表面の中心部及び端部において、結晶面の法線（結晶軸）とＧａＮ基板表面の法線との角度にずれが発生することについて示されており、これらを回避するためのＧａＮ単結晶基板の製造方法が開示されている。
【特許文献１】特開２０００−２２２１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に開示されている点の他に、ＧａＮ基板表面においてＧａＮ結晶の結晶軸がばらつく原因として、ＧａＮ結晶の成長方向が傾いているという点がある。すなわち、下地基板上にＧａＮ結晶を形成する際に、ＧａＮ結晶は下地基板の中心に向かうように傾きながら成長する。このため、ＧａＮ基板の中心付近の結晶軸がＧａＮ基板表面の法線と一致するようにＧａＮ結晶を加工した場合でも、基板の端部近傍では結晶軸とＧａＮ基板表面の法線とが一致せず、ＧａＮ基板全体で見た場合には結晶軸のばらつきが発生するという問題があった。
【０００６】
本発明は上記を鑑みてなされたものであり、表面における結晶軸のばらつきが少ないＧａＮ基板の製造方法、ＧａＮ基板及びこのＧａＮ基板を用いて作製した半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明のＧａＮ基板の製造方法は、ＧａＮ単結晶からなる基板の表面を、当該基板表面における結晶軸の方向のばらつきに基づいて凹型の球面状に加工する工程を有することを特徴とする。
【０００８】
また、本発明のＧａＮ基板は、単結晶からなり、表面が、当該基板表面における結晶軸の方向のばらつきに応基づいて凹型の球面状に加工されたことを特徴とする。
【０００９】
ＧａＮ基板の表面を凹型の球面状に加工することで、加工後のＧａＮ基板表面において、法線に対する結晶軸の方向のばらつきが減少する。また、結晶軸の方向のばらつきが減少したＧａＮ基板を用いて半導体デバイスを製造することにより、一つのＧａＮ基板から作製される複数の半導体デバイスのデバイス特性を均一にできるため、半導体デバイスを製造する際の歩留まりを高めることができる。
【００１０】
また、本発明のＧａＮ基板の製造方法は、上記の加工する工程の際に、基板表面において、端面から５ｍｍよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が０．２５°以下となるように基板を加工することが好ましい。
【００１１】
また、本発明のＧａＮ基板は、ＧａＮ基板の表面において、端面から５ｍｍよりも内側の地点における基板表面の法線と結晶軸とのなす角の最大値と最小値との差が０．２５°以下であることが好ましい。
【００１２】
最大値と最小値との差が０．２５°以下である場合、結晶軸の方向のばらつきが極めて小さいため、一枚のＧａＮ基板を用いて作製される半導体デバイスのデバイス特性を均一にすることができる。
【００１３】
さらに、本発明のＧａＮ基板の製造方法は、上記の加工する工程の際に、基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が２２μｍ以下となるように基板を加工することが好ましい。
【００１４】
また、本発明のＧａＮ基板は、ＧａＮ基板表面において、基板の中心の法線方向における中心の高さと端部の高さとの差が２２μｍ以下であることが好ましい。
【００１５】
基板の中心の法線方向における中心の高さと端部の高さとの差が２２μｍ以下である場合、このＧａＮ基板上に半導体層をエピタキシャル成長させる際の温度分布や、原料ガスの分布を均一にすることができる。これによって、ＧａＮ基板上の半導体層を均一に成長させることができるため、このＧａＮ基板を用いて作製される半導体デバイスの歩留まりを高めることができる。
【００１６】
本発明の半導体デバイスは、上記のＧａＮ基板の一部を用いた基部と、基部の表面上に積層された半導体層と、を有することが好ましい。また、本発明の半導体デバイスは、ＬＥＤ、ＬＤ、ＨＥＭＴ、ショットキーダイオード、ＭＩＳ型トランジスタのいずれか一つであることが好ましい。
【発明の効果】
【００１７】
本発明によれば、表面における結晶軸のばらつきが少ないＧａＮ基板の製造方法、ＧａＮ基板及びこのＧａＮ基板を用いて作製した半導体デバイスが提供される。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態に係るＧａＮ基板１の断面図である。本実施形態に係るＧａＮ基板１は、ＧａＮ単結晶からなり、基板の表面が凹型の球面状に加工されている。ＧａＮ結晶の結晶軸は、ＧａＮ基板１の中心付近では裏面に対してほぼ垂直方向であるが、中心から端部に向かうにつれて傾きを有している。このようにＧａＮ基板１の結晶軸の方向は、基板の中心付近と端部近傍との間で差がある。この理由としては、下地基板上にＧａＮ結晶を形成する際に、ＧａＮ結晶は下地基板の中心に向かうように傾きながら成長することによる。これに対して、図１のＧａＮ基板１では結晶軸の傾きに応じ基板表面が凹型の球面状に加工されているため、結晶軸の方向と基板表面の法線とのなす角が小さくなっており、ＧａＮ基板１の表面において結晶軸の方向のばらつきが小さい。
【００２０】
上記のＧａＮ基板１の表面の形状について、具体的に説明する。図１で示す通り、このＧａＮ基板１の中心をＰ０、ＧａＮ基板１の端面から５ｍｍ以上内側の地点をＰ１とする。中心Ｐ０において、基板表面の法線をｎ０とし、結晶軸ｘ０の方向をａ０とする。そして、中心Ｐ０における基板表面の法線ｎ０と結晶軸ａ０とのなす角を角α０とする。同様に、Ｐ１においても、基板表面の法線をｎ１、結晶軸ｘ１の方向をａ１とし、法線ｎ１と結晶軸の方向ａ１とのなす角を角α１とする。この場合、ＧａＮ基板１の表面における角α０と角α１との差は０．２５°以下であることが好ましい。角α０と角α１との差は、より好ましくは０．２°以下、さらに好ましくは０．１°以下、最も好ましくは０°である。
【００２１】
図２は、第１実施形態に係るＧａＮ基板１の表面の形状を示す断面図である。図２のＧａＮ基板１の中心Ｐ０は、図１の中心Ｐ０と同一の地点である。図２で示すように法線ｎ０方向における端部Ｐ２の高さと中心Ｐ０の高さとの差をｈとする。本実施形態のＧａＮ基板１では、高さの差ｈが２２μｍ以下であることが好ましい。高さの差ｈが２２μｍを超える場合、後工程でＧａＮ基板１上に半導体層をエピタキシャル成長させる際に、基板全体の温度分布が均一にならない場合や、原料ガスが均一に行き届かない場合があるため、エピタキシャル層の組成が基板内でばらつくことがある。また、パターニング等を行う場合には、パターニングの精度が低下するおそれがある。上記の理由から、端部Ｐ２の高さと中心Ｐ０の高さとの差ｈは２２μｍ以下であることが好ましい。また、ＧａＮ基板１の直径が２インチ（５０．８ｍｍ）である場合には高さの差ｈは２μｍ以上であることが好ましく、直径が４インチ（１０１．６ｍｍ）である場合には高さの差ｈは４μｍ以上であることが好ましい。
【００２２】
上記の第１実施形態に係るＧａＮ基板の製造方法は以下の通りである。
【００２３】
まず、下地基板上にＧａＮ単結晶を成長させる。下地基板としては、サファイア、ＺｎＯ、ＳｉＣ、ＡｌＮ、ＧａＡｓ、ＬｉＡｌＯ、ＧａＡｌＬｉＯ又はＧａＮを用いることが好ましい。下地基板上にＧａＮ単結晶を成長させる方法は特に限定されないが、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相堆積）法、ＨＶＰＥ（HydrideVapor Phase Epitaxy：ハイドライド気相成長）法等を用いることができる。また、マスクを用いるＥＬＯ（Epitaxial lateralovergrowth：選択横方向成長）法、ＰＥＮＤＥＯ法（下地基板に溝加工を施し横方向に成長させる方法）、下地基板上に数μｍのＧａＮ層を成長させた後に遷移金属を成長させ、窒化処理を施した後に、ＧａＮ層を成長させるＶＡＳ（Void-AssistedSeparation：ボイド形成剥離）法等を用いてもよい。これらの方法で成長したＧａＮ単結晶を下地基板から取り出し、ＧａＮ単結晶からなる基板を得る。なお、ＧａＮ単結晶を、ワイヤーソー、内周刃、外周刃等を用いてスライスした後に以下の工程へ進んでもよい。
【００２４】
続いて、この基板の表面を、基板表面の結晶軸の方向のばらつきに応じた曲率半径で加工する。曲率半径は、例えばＸＲＤ装置を用いて、基板の中心及び端部のそれぞれにおける結晶方位又は結晶軸を測定し、表面に最も垂直な結晶方位又は結晶軸を有する部位（多くの場合、基板の中心付近）を求めた後に、当該部位と基板の端部との結晶軸の傾きの差を算出し、その算出結果に基づいて決定される。その他、ＧａＮ結晶が傷つかないようにＧａＮ結晶から下地基板を剥離及び除去した後、下地基板とＧａＮ結晶との界面であった面であるＧａＮ結晶の裏面を、接触式形状測定機又は非接触式形状測定機等を用いて測定することにより結晶方位又は結晶軸を求めることもできる。これらの方法によって、基板表面に対する結晶軸方向のばらつきが求められ、結晶面の曲率半径を決定することができる。
【００２５】
次に、基板表面と結晶方位あるいは結晶軸の傾きを設計する。すなわちオフ角を決定する。
【００２６】
次に、この曲率半径及びオフ角を基に、基板の中心の法線方向における中心の高さと端部の高さ、すなわち図２における高さの差ｈを考慮して、加工治具を用いて基板表面を凹型に球面加工する。球面加工の方法は、特に限定されないが、例えば球面形状を有する研磨盤を用いることにより、簡易に実施することができる。
【００２７】
以上により、第１実施形態に係るＧａＮ基板１を作製することができる。
【００２８】
本実施形態のように、結晶軸の方向のばらつきに応じた曲率半径で、基板表面を球面状に加工することにより、基板表面の法線と結晶軸とのなす角のばらつきを小さくすることができる。この点について従来のＧａＮ基板と比較して説明する。
【００２９】
図３は、従来の単結晶からなるＧａＮ基板２の断面図である。従来のＧａＮ基板２は、単結晶中の結晶軸の傾きについては図１のＧａＮ基板１と同様であるが、表面は平坦に加工されている。この場合、図３に示すとおり、Ｐ０における基板表面の法線ｎ０と結晶軸ａ０とのなす角α０は、図１のＧａＮ基板１と同一である。しかし、地点Ｐ１においては、結晶軸ｘ１の方向ａ１は図１と同一であるものの、基板表面が平坦に加工されていることにより、基板表面の法線ｎ’１は、図１の基板表面の法線ｎ１とは異なる角度をもつ。このため、地点Ｐ１における基板表面の法線ｎ’１と結晶軸ａ１とがなす角α’１は、本発明の第１実施形態における角α１より大きくなる。このように、結晶軸のばらつきが大きい従来のＧａＮ基板２の基板表面を、本発明の第１実施形態のように結晶軸の方向のばらつきに対応した曲率半径で加工することにより、図１のＧａＮ基板１のように基板表面における結晶軸の方向のばらつきを減少させることができる。このように結晶軸のばらつきが減少した本実施形態におけるＧａＮ基板１を用いて半導体デバイスを作製すれば、一枚のＧａＮ基板を用いて作製した複数の半導体デバイスのデバイス特性のばらつきが減少し、半導体デバイス作製時の歩留まりを向上させることができる。
【００３０】
以下の第２実施形態〜第６実施形態では、上記第１実施形態によって得られるＧａＮ基板１を用いて作製した半導体デバイスについて詳細を説明する。なお、半導体デバイスの製造工程中でＧａＮ基板１を複数のチップに分離するため、各半導体デバイスは、ＧａＮ基板１の一部である基部１Ａを備えている。
【００３１】
（第２実施形態）
図４は、本発明の第２実施形態に係る半導体デバイス１１０の断面図である。図４に示すように、本実施形態に係る半導体デバイス１１０は、基部１Ａの表面に、ｎ型ＧａＮ層２０１、ｎ型ＡｌＧａＮ層２０２、発光層２０３、ｐ型ＡｌＧａＮ層２０４、ｐ型ＧａＮ層２０５を順次形成した半導体層と、ｐ型ＧａＮ層２０５上に形成したｐ側電極２５１、基部１Ａの裏面上に形成したｎ側電極２５２と、からなる。この半導体デバイス１１０は、ＬＥＤ（Light Emitting Diode：発光ダイオード）として機能する。なお、発光層２０３は、例えばＧａＮ層とＩｎ０．２Ｇａ０．８Ｎ層とを交互に積層したＭＱＷ（Multi-QuantumWell：多重量子井戸）構造としてもよい。
【００３２】
本実施形態の半導体デバイス１１０は、例えば以下の方法により作製される。まず、ＧａＮ基板１の表面にＭＯＣＶＤ法により、ｎ型ＧａＮ層２０１となる層、ｎ型ＡｌＧａＮ層２０２となる層、発光層２０３となる層、ｐ型ＡｌＧａＮ層２０４となる層、ｐ型ＧａＮ層２０５となる層を順次形成する。続いて、ｐ型ＧａＮ層２０５となる層の上にｐ側電極２５１となる部分を形成する。さらに、基部１Ａの裏面上にｎ側電極２５２となる電極を形成した後、チップに分離することにより、半導体デバイス１１０であるＬＥＤが得られる。
【００３３】
上記の第２実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないＧａＮ基板１（図１参照）を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス（ＬＥＤ）を作製することができる。
【００３４】
（第３実施形態）
図５（ａ）は、本発明の第３実施形態に係る半導体デバイス１２０の断面図である。図５（ａ）に示すように、本実施形態に係る半導体デバイス１２０は、基部１Ａと、基部１Ａの表面に、ｎ型ＧａＮバッファ層２０６、ｎ型ＡｌＧａＮクラッド層２０７、ｎ型ＧａＮ光導波層２０８、活性層２０９、アンドープＩｎＧａＮ劣化防止層２１０、ｐ型ＡｌＧａＮギャップ層２１１、ｐ型ＧａＮ光導波層２１２、ｐ型ＡｌＧａＮクラッド層２１３、ｐ型ＧａＮコンタクト層２１４を順次形成した半導体層と、ｐ型ＧａＮコンタクト層２１４の上部に形成したｐ側電極２５１と、基部１Ａの裏面に形成したｎ側電極２５２と、ｐ型ＡｌＧａＮクラッド層２１３を覆うＳｉＯ２絶縁膜２１６と、からなる。この半導体デバイス１２０は、ＬＤ（Laser Diode：レーザダイオード）として、機能する。
【００３５】
本実施形態の半導体デバイス１２０は、例えば以下の方法により作製される。まず、図５（ｂ）に示すように、ＧａＮ基板１の表面にＭＯＣＶＤ法により、ｎ型ＧａＮバッファ層２０６、ｎ型ＡｌＧａＮクラッド層２０７、ｎ型ＧａＮ光導波層２０８、活性層２０９、アンドープＡｌＧａＮ劣化防止層２１０、ｐ型ＡｌＧａＮギャップ層２１１、ｐ型ＧａＮ光導波層２１２、ｐ型ＡｌＧａＮクラッド層２１３、ｐ型ＧａＮコンタクト層２１４を順次形成する。次に、ｐ型ＧａＮコンタクト層２１４の表面全面にＳｉＯ２膜をＣＶＤ法により形成した後、リソグラフィによりパターンを形成する。次に、図５（ａ）に示したように、ｐ型ＡｌＧａＮクラッド層２１３の厚さ方向の所定の深さまでエッチングを行い、リッジ２１５を形成する。その後ＳｉＯ２膜を除去した後に、基板全面にＳｉＯ２絶縁膜２１６を形成する。次にレジストパターン形成及びエッチングによりＳｉＯ２絶縁膜に開口２１６ａを形成し、リフトオフ法によりｐ型ＧａＮコンタクト層２１４の表面のみにｐ側電極２５１を形成する。その後、ＧａＮ基板１の裏面上にｎ側電極２５２を形成した後、チップに分離することにより、半導体デバイス１２０であるＬＤが得られる。
【００３６】
なお、ＳｉＯ２膜の形成には、真空蒸着法、スパッタリング法などを用いてもよく、ＳｉＯ２膜のエッチングの方法は、フッ素を含むエッチングガスを用いたＲＩＥ法でもよい。
【００３７】
上記の第３実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないＧａＮ基板１（図１参照）を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス（ＬＤ）を作製することができる。
【００３８】
（第４実施形態）
図６は、本発明の第４実施形態に係る半導体デバイス１３０の断面図である。図６に示すように、本実施形態に係る半導体デバイス１３０は、基部１Ａと、基部１Ａの表面にｉ型ＧａＮ層２２１ａ、ｉ型ＡｌＧａＮ層２２１ｂが順次積層されたIII族窒化物半導体層２２１と、ｉ型ＡｌＧａＮ層２２１ｂ上に形成されたソース電極２５３、ゲート電極２５４及びドレイン電極２５５と、からなる。この半導体デバイス１３０は、ＨＥＭＴ（HighElectron Mobility Transistor：高電子移動度トランジスタ）として機能する。
【００３９】
本実施形態の半導体デバイス１３０は、例えば以下の方法により作製される。ＧａＮ基板１の表面に、ｉ型ＧａＮ層２２１ａとなる層、ｉ型ＡｌＧａＮ層２２１ｂとなる層を成長させる。次に、フォトリソグラフィ法及びリフトオフ法により、ｉ型ＡｌＧａＮ層２２１ｂとなる層の上にソース電極２５３及びドレイン電極２５５を形成後、さらに、ゲート電極２５４を形成した後、チップに分離することにより、半導体デバイス１３０であるＨＥＭＴが得られる。
【００４０】
上記の第４実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないＧａＮ基板１（図１参照）を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス（ＨＥＭＴ）を作製することができる。
【００４１】
（第５実施形態）
図７は、本発明の第５実施形態に係る半導体デバイス１４０の断面図である。図７に示すように、本実施形態に係る半導体デバイス１４０は、基部１Ａの表面に、１層以上のIII族窒化物半導体層としてｎ−型ＧａＮ層２２１を有し、基部１Ａの裏面にオーミック電極２５６を備える。また、半導体デバイス１４０は、ｎ−型ＧａＮ層２２１の表面にショットキー電極２５７を備える。この半導体デバイス１４０は、ショットキーダイオードとして機能する。
【００４２】
本実施形態の半導体デバイス１４０は、例えば以下の方法により作製される。ＧａＮ基板１上に、ＭＯＣＶＤ法により、ｎ−型ＧａＮ層２２１となる層を成長させる。次に、ＧａＮ基板１の裏面にオーミック電極２５６を形成する。さらに、フォトリソグラフィ法及びリフトオフ法により、ｎ−型ＧａＮ層２２１となる層上にショットキー電極２５７を形成した後、チップに分離することにより、半導体デバイス１４０であるショットキーダイオードが得られる。
【００４３】
上記の第５実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないＧａＮ基板１（図１参照）を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス（ショットキーダイオード）を作製することができる。
【００４４】
（第６実施形態）
図８は、本発明の第６実施形態に係る半導体デバイス１５０の断面図である。図８に示すように、本実施形態に係る半導体デバイス１５０は、基部１Ａと、基板１Ａの表面に形成されたｎ−型ＧａＮ層２２１ｃ、ｎ−型ＧａＮ層２２１ｃ上の左右の二箇所に埋め込まれるように形成されたｐ型ＧａＮ層２２１ｄ及びｎ＋型ＧａＮ層２２１ｅからなるIII族窒化物半導体層２２１と、を有する。さらに、半導体デバイス１５０は、基部１Ａの裏面に形成されたドレイン電極２５５と、ｎ−型ＧａＮ層２２１ｃ上に絶縁膜２５８を介して形成されたゲート電極２５４と、二箇所のｎ＋型ＧａＮ層２２１ｅ上に形成されたソース電極２５３と、を備える。この半導体デバイス１５０はＭＩＳ（MetalInsulator Semiconductor：金属−絶縁体−半導体）型トランジスタとして機能する。
【００４５】
本実施形態の半導体デバイス１５０は、例えば以下の方法により作製される。ＧａＮ基板１上に、ＭＯＣＶＤ法によりｎ−型ＧａＮ層２２１ｃとなる層を形成する。続いて、選択イオン注入法により、ｎ−型ＧａＮ層となる層の表面の一部の領域にｐ型ＧａＮ層２２１ｄ及びｎ＋型ＧａＮ層２２１ｅを順次形成する。次に、ＳｉＯ２膜を用いてｎ−型ＧａＮ層２２１ｃとなる部分の表面を保護した後アニールを行い、注入イオンを活性化させる。ＭＩＳ用絶縁膜としてＰ−ＣＶＤ（Plasma enhanced Chemical Vapor Deposition；プラズマ化学気相堆積）法によりＳｉＯ２膜を形成した後、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記ＭＩＳ用絶縁膜の一部をエッチングして、リフトオフ法により、ｎ＋型ＧａＮ層２２１ｅとなる層の上部にソース電極２５３を形成する。次に、フォトリソグラフィ法及びリフトオフ法により、上記ＭＩＳ用絶縁膜２５６上に、ゲート電極２５４を形成する。さらに、ＧａＮ基板１の裏面全面にドレイン電極２５５を形成した後、チップに分離することにより、半導体デバイス１５０であるＭＩＳ型トランジスタが得られる。
【００４６】
上記の第６実施形態によれば、基板表面における結晶軸の方向のばらつきが少ないＧａＮ基板を用いて半導体デバイスを作製することにより、デバイス特性のばらつきが少ない半導体デバイス（ＭＩＳ型トランジスタ）を作製することができる。
【実施例】
【００４７】
以下、本発明に係る製造方法に基づいて作製されたＧａＮ基板を用いて作製した半導体デバイスを実施例として、従来のＧａＮ基板を用いて作製された半導体デバイスを比較例として、本発明を更に詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【００４８】
＜１．実施例１〜４及び比較例１＞
（基板の作製と曲率半径の算出）
直径５１ｍｍの（１１１）面ＧａＡｓ基板上に、ＳｉＯ２膜を、厚みが１００ｎｍとなるように形成した。次にこのＳｉＯ２膜をフォトリソグラフィにより図９に示すような四角穴状のマスクパターン（開口部１０が一辺５μｍの正方形であり、開口部同士の間隔が５μｍ）となるように、パターニングを行った。その後、ＧａＡｓ基板をＨＶＰＥ装置に挿入し、表１に示す条件でＧａＮ層を成長させた。成長によって得られたＧａＮ結晶から、ＧａＡｓ基板を除去した後、ＧａＮ結晶の裏面の中心付近の面と平行にスライスした後、結晶の外周を加工し、厚みが４００μｍ、直径５０．８ｍｍ（２インチ）の、ＧａＮ単結晶からなる基板を得た。
【００４９】
上記で得られた単結晶について、２結晶ＸＲＤ装置を用いて、主面方位ならびに結晶軸（面方位）のばらつきを測定した。結晶軸の測定方法は、後述の基板表面加工後の測定方法に従った。主面方位は、表１に示すとおり、実施例１〜４及び比較例１のいずれも（０００１）面であった。
【００５０】
（基板表面の加工）
実施例１〜４について、それぞれ表１に示すとおり、曲率半径が１０ｍ、５０ｍ、２０ｍ、１５ｍの加工治具を用いて、基板表面が球面状となるように加工した。比較例１については曲率半径が１００，０００，０００ｍの加工治具を用いて、基板表面が平面となるように加工した。
【００５１】
（加工後の基板の測定）
表面を加工した後のＧａＮ結晶表面における結晶軸の方向のばらつきを、２結晶ＸＲＤ装置を用いて測定した。
【００５２】
測定方法は、以下の通りである。図１０は、結晶軸の測定方法を示す図である。図１０に示すように、単結晶表面の中心Ｐ０と、単結晶の外周から５ｍｍの位置のポイントＰａと、同じく単結晶の外周から５ｍｍの位置であり、ポイントＰａとポイントＰ０とを結ぶ直線と直交する直線状のポイントＰｂの３点において、結晶軸の方向を測定した。結晶軸の方向はＰ０とポイントＰａとを結ぶ方向（ｘ方向）と、ｘ方向に直交するＰ０とＰｂとを結ぶ方向（ｙ方向）の２成分について測定した。これらの２成分について、例えば中心Ｐ０における結晶軸の傾きのうちｘ方向の傾きをα０ｘ、ｙ方向の傾きをα０ｙとした。同様にＰａにおける結晶軸の傾きをαａｘ、αａｙ、またＰｂにおける結晶軸の傾きをαｂｘ、αｂｙとした。また、角度については、基板表面の法線方向を０°とし、ｘ方向についてはＰ０からＰａへ向かう方向の結晶軸の傾きを正とし、その逆方向の傾きを負とした。また、ｙ方向についても同様に、Ｐ０からＰｂへ向かう方向の結晶軸の傾きを正とし、その逆方向の傾きを負とした。得られた結果を基に、Ｐ０とＰａとの間について、ｘ方向の傾きの差（｜α０ｘ｜-｜αａｘ｜）及びｙ方向の傾きの差（｜α０ｙ｜−｜αａｙ｜）を求めた。同様にＰ０とＰｂとの間についてもｘ方向の傾きの差（｜α０ｘ｜−｜αｂｘ｜）及びｙ方向の傾きの差（｜α０ｙ｜−｜αｂｙ｜）を求めた。
【００５３】
次に、中心Ｐ０の法線方向における中心Ｐ０と端部との高さの差を求めた。具体的には基板表面の中心Ｐ０と端部のうち任意の１点との計２点について、基板の厚みを測定し、その差を高さの差とした。
【００５４】
（半導体デバイスの作製及び歩留まりの評価）
上記の実施例１〜４及び比較例１のＧａＮ基板を用いて、本発明の第１実施形態に係る半導体デバイス１１０であるＬＥＤを作製した。詳細な製造方法は以下の通りである。
【００５５】
実施例１〜４及び比較例１のそれぞれのＧａＮ基板上に、ＭＯＣＶＤ法により、１層以上のIII族窒化物半導体層として、厚さ５μｍのｎ型ＧａＮ層、厚さ３ｎｍのＩｎ０．２Ｇａ０．８Ｎ層、厚さ６０ｎｍのＡｌ０．２Ｇａ０．８Ｎ層、厚さ１５０ｎｍのｐ型ＧａＮ層を順次エピタキシャル成長させた。
【００５６】
さらに、ｐ型ＧａＮ層の表面に厚さ１００ｎｍのｐ側電極を形成した。次にチップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の厚さが４００μｍから１００μｍになるまで研磨を行った。
【００５７】
その後、各チップに分離したときにＧａＮ基板の裏面の中央部になる位置に直径８０μｍ×厚さ１００ｎｍのｎ側電極を形成した後、４００μｍ×４００μｍの各チップに分離した。以上によって実施例１〜４及び比較例１に係るＬＥＤを作製した。
【００５８】
上記で作製したＬＥＤについての歩留まりについては以下の方法で評価を行った。まず上記方法で作製したＬＥＤのうち、分離前のＧａＮ基板の中心から半径２．５ｍｍ以内（中心領域）に位置するデバイスの発光強度を測定し、平均値Ａｖ及び標準偏差σを算出した。その後、当該ＧａＮ基板から作製されたすべてのデバイスの発光強度を測定し、中心領域のデバイスの発光強度の平均値と標準偏差との差（Ａｖ−σ）以上の結果であったものを合格とし、
デバイス合格率（％）（＝合格デバイス数／全デバイス数×１００）
を求めた。
【００５９】
以上の結果を表１に示す。実施例１〜４の基板を用いて作製した半導体デバイス（ＬＥＤ）では、比較例１の基板を用いて半導体デバイスを作製した場合と比較して高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。
【００６０】
【表１】
2009126727.tif 000003
【００６１】
＜２．実施例５、６＞
実施例５及び６は、ＧａＮ単結晶を形成する際のＳｉＯ２膜によるマスクの形状以外は実施例１〜４と同様である。すなわち、まずＧａＡｓ基板上に、ＳｉＯ２膜を、厚みが１００ｎｍとなるように形成した。次にこのＳｉＯ２膜をフォトリソグラフィにより図１１に示すようなマスクパターン（マスク部１１が一辺３０μｍの正方形であり、マスク部のピッチが３００μｍ）のドット状となるように、パターニングを行った。その後、ＧａＡｓ基板をＨＶＰＥ装置に挿入し、ＧａＮ結晶を成長させた。このように、ＳｉＯ２膜をパターニング形成することで、低結晶欠陥領域の中に閉鎖欠陥領域がドット状に配置される構造を持つＧａＮ結晶が作製された。
【００６２】
このＧａＮ結晶から得られた基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例５及び６に用いるＧａＮ基板が得られた。このＧａＮ基板について、表面の結晶軸の傾き及び中心と端部との間の高さの差を測定した。また、このＧａＮ基板を用いて、上述の半導体デバイスの製造方法により実施例５及び６に係る半導体デバイス（ＬＥＤ）を作製し、歩留まりを評価した。
【００６３】
＜３．実施例７、８＞
実施例７及び８は、ＧａＮ単結晶を形成する際のＳｉＯ２膜によるマスクの形状以外は実施例５及び６と同様である。すなわち、実施例７及び８では、ＳｉＯ２膜を、マスク部の幅が３０μｍ、ピッチが３００μｍのストライプ状となるように、パターニング形成を行った。このようにパターニング形成することで、低結晶欠陥領域と高結晶結果領域がストライプ状に交互に配置される構造を持つＧａＮ結晶が作製された。
【００６４】
このＧａＮ結晶から得られた基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例７及び８に用いるＧａＮ基板が得られた。このＧａＮ基板について、表面の結晶軸の傾き及び中心と端部との間の高さの差を測定した。また、このＧａＮ基板を用いて、上述の半導体デバイスの製造方法により実施例７及び８に係る半導体デバイス（ＬＥＤ）を作製し、歩留まりを評価した。
【００６５】
実施例５〜８の基板の加工条件及び評価の結果を表２に示す。実施例５〜８の基板を用いて作製した半導体デバイス（ＬＥＤ）についても、高い歩留まりを得ることができた。
【００６６】
【表２】
2009126727.tif 000004
【００６７】
＜４．実施例９＞
実施例９は直径５１ｍｍの（０００１）面サファイア基板上に、ＭＯＣＶＤ法によりＧａＮ層を５００ｎｍ成長させた。次に、このＧａＮ層の上にチタン層を２μｍ蒸着した後、熱処理を施した。その後この基板をＨＶＰＥ装置に挿入し、表３に示す条件でＧａＮ層を成長させ、ＧａＮ結晶が得られた。
【００６８】
このＧａＮ結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例９に用いるＧａＮ基板が得られた。このＧａＮ基板について、表面の結晶軸の傾き及び中心と端部との高さの差を測定した。また、このＧａＮ基板を用いて上述の半導体デバイスの製造方法により半導体デバイス（ＬＥＤ）を作製し、歩留まりを評価した。
【００６９】
＜５．実施例１０＞
実施例１０は、下地基板として実施例２の方法を用いて作製したＧａＮ結晶を用いた。２インチのＧａＮ結晶をＨＶＰＥ装置に挿入し、表１に示す条件で下地基板となるＧａＮ結晶の（０００１）面上にＧａＮを成長させ、ＧａＮ結晶を作製した。
【００７０】
このＧａＮ結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工し、実施例１０のＧａＮ基板が得られた。このＧａＮ基板について、表面の結晶軸の方向及び基板中心と端部との高さの差を測定した。また、このＧａＮ基板を用いて上述の半導体デバイスの製造方法により半導体デバイス（ＬＥＤ）を作製し、歩留まりを評価した。
【００７１】
実施例９及び１０の基板の加工条件及び評価の結果を表３に示す。実施例９及び１０の基板を用いて作製した半導体デバイス（ＬＥＤ）についても、高い歩留まりを得ることができた。
【００７２】
【表３】
2009126727.tif 000005
【００７３】
＜６．実施例１１〜１３＞
実施例１１〜１３として、（１１１）面から＜１−１０＞方向へそれぞれ、１０°、２０°、３０°傾斜させたＧａＡｓ基板を用いて、オフ角を有するＧａＮ結晶を成長させた。成長時の条件は、実施例５及び６と同じく、ドット状のマスクをパターニング形成した後にＧａＮ結晶を成長させた。
【００７４】
このＧａＮ結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してＧａＮ基板を得た。このＧａＮ基板を、ＸＲＤ測定装置に＜１−１０＞方向が図９のｘ方向となるように配置して、基板表面の結晶軸の方向を測定した。また、基板表面の中心と端部との高さの差を測定した。また、ＧａＮ基板を用いて上述の半導体デバイスの製造方法により半導体デバイス（ＬＥＤ）を作製し、歩留まりを評価した。
【００７５】
実施例１１〜１３の基板の加工条件及び評価の結果を表４に示す。実施例１１〜１３のようにオフ角を有するＧａＮ基板を用いて作製した半導体デバイス（ＬＥＤ）についても、高い歩留まりを得ることができた。
【００７６】
【表４】
2009126727.tif 000006
【００７７】
＜７．実施例１４〜１７＞
実施例１４〜１７として、（０００１）面に対して垂直であり、非極性な面方位を主面に持つＧａＮ基板を作製した。表５に示すように、実施例１４はサファイア基板の（１１−２０）のＡ面上にＧａＮを形成したほかは実施例９と同様の方法で、ＧａＮ結晶を作製した。また、下地基板として実施例１５ではＬｉＡｌＯ２基板の（１００）面、実施例１６ではＬｉＧａＡｌＯ４基板の（１００）面をそれぞれ用いて、実施例７及び８と同様の方法でＧａＮ結晶を作製した。上記実施例１４〜１６の方法で作製したＧａＮ結晶の面方位は、（１−１００）のＭ面であることが確認された。
【００７８】
実施例１７はサファイア基板の（１−１０２）のＲ面上にＧａＮを形成したほかは実施例９と同様の方法で、ＧａＮ結晶を作製した。このＧａＮ結晶の面方位は（１１−２０）のＡ面であることが確認された。
【００７９】
このＧａＮ結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してＧａＮ基板を作製した後、ＧａＮ基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。またこのＧａＮ基板を用いて上述の半導体デバイスの製造方法により半導体デバイス（ＬＥＤ）を作製し、歩留まりを評価した。
【００８０】
実施例１４〜１７の基板の加工条件及び評価の結果を表５に示す。実施例１４〜１７のように非極性な面を主面に持つＧａＮ基板を用いて作製した半導体デバイス（ＬＥＤ）についても、高い歩留まりを得ることができた。
【００８１】
【表５】
2009126727.tif 000007
【００８２】
＜８．実施例１８〜２０＞
実施例１８〜２０として、サイズの大きな基板を用いた場合について評価を行った。表６に示すように、実施例１８として直径１０２ｍｍのＧａＡｓ基板の（１１１）面上にＧａＮを成長させた。また、実施例１９として直径１５５ｍｍのＧａＡｓ基板の（１１１）面上にＧａＮを成長させた。また、実施例２０として直径１０２ｍｍのサファイア基板の（０００１）面上に、ＧａＮを成長させた。この際、実施例１８及び実施例１９では、実施例５及び６と同様にドット状のＳｉＯ２膜をパターニング形成した後にＧａＮ層を成長させた。また、実施例２０では、実施例９と同様の方法によりＧａＮ層を成長させた。
【００８３】
このＧａＮ結晶から得られる基板の表面を、上述の基板表面の加工方法により球面状に加工してＧａＮ基板を作製した後、ＧａＮ基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。またこのＧａＮ基板を用いて上述の半導体デバイスの製造方法により半導体デバイス（ＬＥＤ）を作製し、歩留まりを評価した。
【００８４】
実施例１８〜２０の基板の加工条件及び評価の結果を表６に示す。実施例１８〜２０のよう大きなＧａＮ基板を用いて作製した半導体デバイス（ＬＥＤ）についても、高い歩留まりを得ることができた。
【００８５】
【表６】
2009126727.tif 000008
【００８６】
＜９．実施例２１〜２８＞
（ＧａＮ基板の作製）
実施例２２、２４、２６及び２８に用いるＧａＮ基板は、実施例６と同様に、ＧａＡｓ基板の（１１１）面上に、ドット状のＳｉＯ２膜をパターニング形成した後、ＧａＮ層を成長させることでＧａＮ結晶からなる基板を作製した。この基板の表面を上述の基板表面の加工方法により、曲率半径９０ｍの加工治具を用いて表面を球面状に加工することで、実施例２２、２４、２６及び２８に用いるＧａＮ基板を作製し、基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。
【００８７】
実施例２１、２３、２５及び２７に用いるＧａＮ基板は実施例６と同様に、ＧａＡｓ基板の（１１１）面上に、ドット状のＳｉＯ２膜をパターニング形成した後、ＧａＮ層を成長させてＧａＮ結晶からなる基板を作製した。この基板の表面を、実施例１と同様に曲率半径１０ｍの加工治具を用いて球状に加工し、実施例２１、２３、２５及び２７に用いるＧａＮ基板を作製し、基板表面の結晶軸の傾き及び中心と端部との高さの差を測定した。
【００８８】
（実施例２１及び２２）
上述の方法で作製したＧａＮ基板を用いて、実施例２１及び２２として本発明の第３実施形態に係る半導体デバイス１２０であるＬＤを作製した。詳細な製造方法は以下の通りである。
【００８９】
厚さ４００μｍのＧａＮ基板の表面にＭＯＣＶＤ法により、III族窒化物半導体層として
Ｓｉをドープした、厚さが０．０５μｍのｎ型ＧａＮバッファ層、
Ｓｉをドープした、厚さが１．０μｍのｎ型Ａｌ０．０８Ｇａ０．９２Ｎクラッド層、
Ｓｉをドープした、厚さが０．１μｍのｎ型ＧａＮ光導波層、アンドープの厚さ３ｎｍのＩｎ０．１５Ｇａ０．８５Ｎ層と、厚さが６ｎｍのＩｎ０．０３Ｇａ０．９７Ｎ層とを５回繰り返した多重量子井戸構造の活性層、
アンドープの、厚さが０．０１μｍのＡｌ０．２Ｇａ０．８Ｎ劣化防止層、
マグネシウム（Ｍｇ）をドープした、厚さが１０ｎｍのｐ型Ａｌ０．２Ｇａ０．８Ｎギャップ層、
Ｍｇをドープした、厚さが０．１μｍｐ型ＧａＮ光導波層、
Ｍｇをドープした、厚さが０．３μｍのｐ型Ａｌ０．０８Ｇａ０．９２Ｎクラッド層、及び
Ｍｇをドープした、ｐ型ＧａＮコンタクト層
を順次エピタキシャル成長させた後、ＧａＮ基板をＭＯＣＶＤ装置から取り出した。続いて、ｐ型ＧａＮコンタクト層の全面に厚さが０．１μｍのＳｉＯ２膜をＣＶＤ法で形成した後、このＳｉＯ２膜上にリソグラフィによりリッジ部の形状に対応したパターンを形成した。
【００９０】
次に、このＳｉＯ２膜をマスクとしてＲＩＥ法によりｐ型ＡｌＧａＮクラッド層の厚さ方向の所定の深さまでエッチングを行うことにより、＜１−１００＞方向に延在するリッジを形成した。このリッジの幅は２μｍである。このＲＩＥのエッチングガスとしては塩素系ガスを用いた。
【００９１】
次に、エッチングマスクとして用いたＳｉＯ２膜をエッチング除去した後、基板全面にＣＶＤ法を用いて厚さが０．３μｍのＳｉＯ２絶縁膜を成膜した。続いて、リソグラフィによりｐ側電極形成領域を除いた領域の絶縁膜の表面を覆うレジストパターンを形成した。このレジストパターンをマスクとして絶縁膜をエッチングすることにより、開口部を形成した。
【００９２】
次に、レジストパターンを残したままの状態で、基板全面に真空蒸着法によりｐ側電極を形成したのち、レジストパターン上に形成したｐ側電極とともに除去して、ｐ型ＧａＮコンタクト層上のみｐ側電極を形成した。チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の厚さが４００μｍから１００μｍになるまで研磨を行った。
【００９３】
次に、ＧａＮ基板の裏面にｎ側電極を形成した。その後、素子領域の輪郭線に沿って、上述のようにしてレーザ構造が形成されたＧａＮ基板のスクライビングを劈開により行ってバー状に加工し、一対の共振器端面を形成した。次に、これらの共振器端面に端面コーティングを施した後、再びこのレーザバーのスクライビングを劈開などにより行ってチップ化した。
【００９４】
以上の方法によって実施例２１及び２２に係るＬＤを作製し、歩留まりを評価した。歩留まり評価方法は上述のＬＥＤと同様であるが、ＬＤのデバイス特性としてレーザ寿命を用いた。上記の結果を表７に示す。ＧａＮ基板の表面を球面状に加工することで、半導体デバイスとしてＬＤを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例２１のＧａＮ基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは１８％程度であり、球面状に加工した場合と比較して低かった。
【００９５】
【表７】
2009126727.tif 000009
【００９６】
（実施例２３及び２４）
上述の方法で作製したＧａＮ基板を用いて、実施例２３及び２４として本発明の第４実施形態に係る半導体デバイス１３０であるＨＥＭＴを作製した。詳細な製造方法は以下の通りである。
【００９７】
厚さ４００μｍのＧａＮ基板の表面に、ＭＯＣＶＤ法により、III族窒化物半導体層として、厚さ３μｍのｉ型ＧａＮ層、厚さ３０ｎｍのｉ型Ａｌ０．１５Ｇａ０．８５Ｎ層を成長させた。
【００９８】
次に、フォトリソグラフィ法及びリフトオフ法により、ｉ型Ａｌ０．１５Ｇａ０．８５Ｎ層上にソース電極及びドレイン電極としてそれぞれＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層(厚さ２０ｎｍ)／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。さらに、ゲート電極として厚さ３００ｎｍのＡｕ層を形成した。ゲート長は２μｍ、ゲート幅は１５０μｍであった。
【００９９】
チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の厚さが４００μｍから１００μｍになるまで研磨を行った。次に、ＧａＮ基板及びIII族窒化物半導体層で構成される半導体を４００μｍ×４００μｍの各チップに分離した。
【０１００】
以上の方法によって実施例２３及び２４に係るＨＥＭＴを作製し、歩留まりを評価した。歩留まり評価方法は上述のＬＥＤと同様であるが、ＨＥＭＴのデバイス特性としてオン抵抗を用いた。上記の結果を表８に示す。ＧａＮ基板の表面を球面状に加工することで、半導体デバイスとしてＨＥＭＴを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例２３のＧａＮ基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは４２％程度であり、球面状に加工した場合と比較して低かった。
【０１０１】
【表８】
2009126727.tif 000010
【０１０２】
（実施例２５及び２６）
上述の方法で作製したＧａＮ基板を用いて、実施例２５及び２６として本発明の第５実施形態に係る半導体デバイス１４０であるショットキーダイオードを作製した。詳細な製造方法は以下の通りである。
【０１０３】
厚さ４００μｍのＧａＮ基板上に、ＭＯＣＶＤ法により、III族窒化物半導体層として、厚さ５μｍのｎ−型ＧａＮ層（電子濃度が１×１０１６ｃｍ−３）を成長させた。
【０１０４】
次に、ＧａＮ基板の裏面全面にオーミック電極としてＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。さらに、フォトリソグラフィ法及びリフトオフ法により、ｎ−型ＧａＮ層上にショットキー電極として直径２００μｍ×厚さ３００ｎｍのＡｕ層を形成した。
【０１０５】
チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の厚さが４００μｍから１００μｍになるまで研磨を行った。次に、ＧａＮ基板及びIII族窒化物半導体層で構成される半導体を４００μｍ×４００μｍの各チップに分離した。
【０１０６】
以上の方法によって実施例２５及び２６に係るショットキーダイオードを作製し、歩留まりを評価した。歩留まり評価方法は上述のＬＥＤと同様であるが、ショットキーダイオードのデバイス特性としてオン抵抗を用いた。上記の結果を表９に示す。ＧａＮ基板の表面を球面状に加工することで、半導体デバイスとしてショットキーダイオードを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例２５のＧａＮ基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは３７％程度であり、球面状に加工した場合と比較して低かった。
【０１０７】
【表９】
2009126727.tif 000011
【０１０８】
（実施例２７及び２８）
上述の方法で作製したＧａＮ基板を用いて、実施例２７及び２８として本発明の第６実施形態に係る半導体デバイス１５０であるＭＩＳ型トランジスタを作製した。詳細な製造方法は以下の通りである。
【０１０９】
厚さ４００μｍのＧａＮ基板の表面に、ＭＯＣＶＤ法により、１層以上のIII族窒化物半導体層として、厚さ５μｍのｎ−型ＧａＮ層（電子濃度が１×１０１６ｃｍ−３）を成長させた。
【０１１０】
次に、選択イオン注入法により、ｐ型ＧａＮ層及びｎ＋型ＧａＮ層を形成した。ここで、ｐ型ＧａＮ層はＭｇイオン注入により、ｎ＋型ＧａＮ層はＳｉイオン注入により形成した。次に、III族窒化物半導体層に保護膜として厚さ３００ｎｍのＳｉＯ２膜を形成した後、１２５０℃で３０秒間アニールを行い、注入イオンを活性化させた。次に、フッ酸で上記保護膜を剥離した後、ＭＩＳ用絶縁膜としてＰ−ＣＶＤ（Plasmaenhanced Chemical Vapor Deposition：プラズマ化学気相堆積法）法により厚さ５０ｎｍのＳｉＯ２膜を形成した。
【０１１１】
次に、フォトリソグラフィ法及びバッファードフッ酸を用いた選択エッチング法により、上記ＭＩＳ用絶縁膜の一部をエッチングして、リフトオフ法により、そのエッチングされた領域にソース電極としてＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。次に、フォトリソグラフィ法及びリフトオフ法により、上記ＭＩＳ用絶縁膜上に、ゲート電極として厚さ３００ｎｍのＡｌ層を形成し、ＭＩＳ構造を形成した。
【０１１２】
チップに分離しやすくするため、ｐ型ＧａＮ層の面を研磨用のホルダにはり付けた後、平均粒径３０μｍのＳｉＣ砥粒を含むスラリーを使用してＧａＮ基板の厚さが４００μｍから１００μｍになるまで研磨を行った。次に、ＧａＮ基板及びIII族窒化物半導体層で構成される半導体を４００μｍ×４００μｍの各チップに分離した。分離した各チップのＧａＮ基板の裏面の全面に、ドレイン電極としてＴｉ層（厚さ５０ｎｍ）／Ａｌ層（厚さ１００ｎｍ）／Ｔｉ層（厚さ２０ｎｍ）／Ａｕ層（厚さ２００ｎｍ）の複合層を８００℃で３０秒間加熱して合金化することにより形成した。
【０１１３】
以上の方法によって実施例２７及び２８に係るＭＩＳ型トランジスタを作製し、歩留まりを評価した。歩留まり評価方法は上述のＬＥＤと同様であるが、ＭＩＳ型トランジスタのデバイス特性としてオン抵抗を用いた。上記の結果を表１０に示す。ＧａＮ基板の表面を球面状に加工することで、半導体デバイスとしてＭＩＳ型トランジスタを作製した場合においても、高い歩留まりを得ることができた。また、基板表面の中心と端部との高さの差を小さくすることにより、さらに高い歩留まりを得ることができた。なお、実施例２３のＧａＮ基板の表面を、球面状に加工せずに用いた場合の半導体デバイスの歩留まりは２１％程度であり、球面状に加工した場合と比較して低かった。
【０１１４】
【表１０】
2009126727.tif 000012
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１実施形態に係るＧａＮ基板１の断面図である。
【図２】本発明の第１実施形態に係るＧａＮ基板１の表面の形状を示す断面図である。
【図３】従来の単結晶からなるＧａＮ基板２の断面図である。
【図４】本発明の第２実施形態に係る半導体デバイス１１０の断面図である。
【図５】本発明の第３実施形態に係る半導体デバイス１２０の断面図である。
【図６】本発明の第４実施形態に係る半導体デバイス１３０の断面図である。
【図７】本発明の第５実施形態に係る半導体デバイス１４０の断面図である。
【図８】本発明の第６実施形態に係る半導体デバイス１５０の断面図である。
【図９】ＳｉＯ２膜によるパターニングのパターン（四角穴状）を示す図である。
【図１０】結晶軸の測定方法を示す図である。
【図１１】ＳｉＯ２膜によるパターニングのパターン（ドット状）を示す図である。
【符号の説明】
【０１１６】
１…ＧａＮ基板、１Ａ…基部、１１０…半導体デバイス（ＬＥＤ）、１２０…半導体デバイス（ＬＤ）、１３０…半導体デバイス（ＨＥＭＴ）、１４０…半導体デバイス（ショットキーダイオード）、１５０…半導体デバイス（ＭＩＳ型トランジスタ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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