(57)【要約】【課題】簡易な製造工程で、ライン幅およびスペース幅をシュリンクした複数のパターンを形成可能な半導体装置の製造方法を提供する。【解決手段】ａ−Ｓｉ膜３の側壁部のみを残して、その上にＳｉＯ２膜４を形成し、さらに側壁部の側面以外で基板上に形成されたＳｉＯ２膜４を除去した後に、基板全面にａ−Ｓｉ膜５を形成し平坦化する。ａ−Ｓｉ膜３、５とＳｉＯ２膜４の一方を除去して、この後１／３ピッチのラインアンドスペースを形成する。【選択図】図２
2009094379.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、互いに分離した第１の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記基板上に第２の膜を形成する工程と、
前記第２の膜をエッチバックすることにより、隣接する２つの前記芯材パターン間で前記第２の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記基板上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記基板上に第３の膜を形成する工程と、
前記第３の膜をエッチバックすることにより、前記側壁部の側面以外で前記基板上に形成された前記第3の膜を前記基板が露出するまで除去する工程と、
エッチバックされた前記第３の膜の上面および側面を覆うように、前記基板上に前記第２の膜と同じ材料を含む第４の膜を形成する工程と、
前記第４の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第４の膜の両方、および前記第３の膜のいずれかを除去する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記複数の芯材パターンの幅と隣接する芯材パターン間のスペース幅とは略同一であり、
前記側壁部と前記第４の膜の両方、および前記第３の膜のいずれかを除去する際における前記側壁部および前記第３、第４の膜の幅は、前記芯材パターンの幅および前記スペース幅の略１／３であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
被加工物上にマスク膜を形成する工程と、
前記マスク膜上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記マスク膜上に第２の膜を形成する工程と、
前記第２の膜をエッチバックすることにより、隣接する２つの前記芯材パターン間で前記第２の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記マスク膜上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記マスク膜上に第３の膜を形成する工程と、
前記第３の膜をエッチバックすることにより、前記側壁部の側面以外で前記マスク膜上に形成された前記第3の膜を前記マスク膜が露出するまで除去する工程と、
エッチバックされた前記第３の膜の上面および側面を覆うように、前記マスク膜上に前記第２の膜と同じ材料を含む第４の膜を形成する工程と、
前記第４の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第４の膜の両方、および前記第３の膜のいずれかを除去する工程と、
除去されずに残存した前記側壁部と前記第４の膜の両方、および前記第３の膜のいずれかからなるパターンを前記マスク膜および前記被加工膜にパターン転写する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記被加工物は導電膜であり、
前記複数の芯材パターンの幅と隣接する芯材パターン間のスペース幅とは略同一であり、
前記導電膜へのパターン転写により、前記芯材パターンの略１／３のピッチで配置される複数のゲートを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記被加工物は半導体基板であり、
前記複数の芯材パターンの幅と隣接する芯材パターン間のスペース幅とは略同一であり、
前記半導体基板へのパターン転写により、前記芯材パターンの略１／３のピッチで配置される複数のトレンチを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細なパターンを形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に所定の幅のライン状パターンを所定のスペース幅を挟んで複数形成するラインアンドスペースの配線パターンの形成方法として、配線材料膜をパターニングして形成する方法と、半導体基板上に形成した溝に配線パターンの材料を埋め込む方法とがある。前者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、導電膜である被加工膜をパターニングして配線パターンを形成する。後者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、絶縁膜である被加工膜をパターニングして溝を形成し、この溝に配線材料を埋め込んだ後、基板上面を化学機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）で研磨除去して、配線パターンを形成する。
【０００３】
前者と後者のいずれも、露光技術によって解像可能なマスクを使用するため、所望のラインアンドスペースのピッチが得られるかどうかは、露光技術の精度に依存する。
【０００４】
しかしながら、近年、微細化が加速度的に進んでおり、露光技術の限界以下のピッチを持つラインアンドスペースに対する要求が高まっている。
【０００５】
特許文献１は、フォトリソグラフィ技術を利用して、元のピッチの１／３のピッチのラインアンドスペースを形成する製造方法を提案している。この製造方法は以下の工程を有する。基板上に形成されたフォトレジスト層をパターニングした後、フォトレジスト層の上に第１層を形成して、この第１層をエッチバックして基板を露出させる。次に、第１層の上を含めた基板上に第２層を形成して、この第２層をエッチバックしてフォトレジスト層と第１層を露出させる。その後、フォトレジスト層を除去する。次に、第１層を含めた基板上に第３層を形成して、この第３層をエッチバックして基板を露出させる。次に、第１層の上に第４層を形成して、この第４層をエッチバックして第１層を露出させる。次に、第２層と第３層を除去する。
【０００６】
このように、特許文献１の製造方法は、工程数が多いため、製造に時間がかかって歩留まりも落ち、結果として製造コストが高くなる。
【特許文献１】米国特許公報（ＵＳ６，６３８，４４１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成可能な半導体装置の製造方法に関する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、基板上に、互いに分離した第１の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記基板上に第２の膜を形成する工程と、
前記第２の膜をエッチバックすることにより、隣接する２つの前記芯材パターン間で前記第２の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記基板上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記基板上に第３の膜を形成する工程と、
前記第３の膜をエッチバックすることにより、前記側壁部の側面以外で前記基板上に形成された前記第3の膜を前記基板が露出するまで除去する工程と、
エッチバックされた前記第３の膜の上面および側面を覆うように、前記基板上に前記第２の膜と同じ材料を含む第４の膜を形成する工程と、
前記第４の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第４の膜の両方、および前記第３の膜のいずれかを除去する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本発明の一態様によれば、被加工物上にマスク膜を形成する工程と、
前記マスク膜上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
前記複数の芯材パターンの上面および側面を覆うように前記マスク膜上に第２の膜を形成する工程と、
前記第２の膜をエッチバックすることにより、隣接する２つの前記芯材パターン間で前記第２の膜からなる側壁部を前記芯材パターンの側面に選択的に残留させる工程と、
前記マスク膜上に前記側壁部が残るように前記芯材パターンを除去する工程と、
前記芯材パターンを除去した後前記側壁部の上面および側面を覆うように前記マスク膜上に第３の膜を形成する工程と、
前記第３の膜をエッチバックすることにより、前記側壁部の側面以外で前記マスク膜上に形成された前記第3の膜を前記マスク膜が露出するまで除去する工程と、
エッチバックされた前記第３の膜の上面および側面を覆うように、前記マスク膜上に前記第２の膜と同じ材料を含む第４の膜を形成する工程と、
前記第４の膜を表面から後退させて平坦化して、前記側壁部を露出させる工程と、
露出した前記側壁部と前記第４の膜の両方、および前記第３の膜のいずれかを除去する工程と、
除去されずに残存した前記側壁部と前記第４の膜の両方、および前記第３の膜のいずれかからなるパターンを前記マスク膜および前記被加工膜にパターン転写する工程と、を備えることを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、ライン幅およびスペース幅をシュリンクした複数のパターンを簡易な製造工程で精度よく製造することができ、製造コスト削減が図れる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しながら、本発明の実施形態について説明する。
【００１２】
（第１の実施形態）
第１の実施形態は、アモルファスシリコン層および酸化膜層からなるラインパターンを、一方のパターンが他方のパターンを挟むように配置するものである。
【００１３】
図１および図２は第１の実施形態による半導体装置の製造工程図である。まず、窒化膜（例えばＳｉＮ層）１の上に、ＣＶＤ（Chemical Vapor Deposition）によりＳｉＯ２膜２を成膜する。その後、ＳｉＯ２膜２の上にレジスト膜（不図示）を成膜してリソグラフィ技術を用いてパターニングし、ライン幅とスペース幅がともに４５ｎｍのレジストパターンを形成する。
【００１４】
次に、このパターンをＲＩＥ（Reactive Ion Etching）によりＳｉＯ２膜２に転写する。このとき、ＲＩＥのガスとしてＣ４Ｆ８などを用いて、下地の窒化膜１と十分な選択比が取れるようにしてＳｉＯ２膜２を加工して芯材パターン２を形成する（図１（ａ））。この芯材パターン２の側面の角度は８７〜９０度程度が望ましい。逆テーパー形状になると、後述する工程でＳｉＯ２膜２の上に成膜される層の膜厚が不均一になるためである。
【００１５】
次に、アッシングとウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン２の側面および上面にレジスト膜等の不純物が残存しないように洗浄する。
【００１６】
次に、芯材パターン２の側面および上面を含めた基板上に、ＣＶＤによりアモルファスシリコン膜（以下、ａ−Ｓｉ膜）３を成膜する（図１（ｂ））。ａ−Ｓｉ膜３は、後工程や膜形成の影響による膜厚の変動がないものとする。ａ−Ｓｉ膜３の膜厚は例えば１５ｎｍとする。
【００１７】
次に、芯材パターン２の側のみにａ−Ｓｉ膜３が残るように、ＲＩＥによりａ−Ｓｉ膜３をエッチバックする（図１（ｃ））。この場合のＲＩＥでは、ＨＢｒなどのガスを用いる。
【００１８】
次に、フッ酸処理を行って芯材パターン２を除去する（図１（ｄ））。これにより、側壁部のａ−Ｓｉ膜３が残存する。
【００１９】
次に、側壁部の上面および側面を含めた基板上に、ＣＶＤによりＳｉＯ２膜４を成膜する（図２（ａ））。このＳｉＯ２膜４は、後工程や膜形成の影響による膜厚の変動がないものとする。ＳｉＯ２膜４の膜厚は例えば１５ｎｍとする。
【００２０】
次に、ＳｉＯ２膜４をＲＩＥによりエッチバックし、ａ−Ｓｉ膜３の側面以外で窒化膜１上に形成されていた箇所のＳｉＯ２膜４を除去して窒化膜１を露出させる（図２（ｂ））。
【００２１】
次に、ＳｉＯ２膜４の側面および上面を含めた基板上にａ−Ｓｉ膜５を成膜する（図２（ｃ））。そして、ＣＭＰやＲＩＥにて、ａ−Ｓｉ膜５とＳｉＯ２膜４を所定深さまで後退させ、基板表面を平坦化してａ−Ｓｉ膜３を露出させる（図２（ｄ））。これにより、ａ−Ｓｉ膜３、５とＳｉＯ２膜４が元のピッチの１／３のピッチで交互に並んだ構造が得られる。
【００２２】
次に、ａ−Ｓｉ膜３、５とＳｉＯ２膜４のいずれかを除去する（図２（ｅ））。例えば、ＳｉＯ２膜４を除去する場合はフッ酸処理を行う。また、ａ−Ｓｉ膜３、５を除去する場合はコリン処理を行う。これにより、ライン幅とスペース幅がともに４５ｎｍで９０ｎｍピッチのラインアンドスペースのパターンを１／３にシュリンクした３０ｎｍピッチのラインアンドスペースのパターンが得られる。
【００２３】
このように、第１の実施形態では、ａ−Ｓｉ膜3からなる側壁部のみを残して、その上にＳｉＯ２膜４を形成し、さらにＳｉＯ２膜４をエッチバックした後に、基板全面にａ−Ｓｉ膜５を形成するため、特許文献１の製造工程よりも少ない工程数で１／３ピッチのラインアンドスペースを製造でき、製造時間の短縮と製造コストの削減が図れる。
【００２４】
（第２の実施形態）
第２の実施形態は、最終的に得られる構造は第１の実施形態と同様であるが、途中の工程が一部第１の実施形態とは異なるものである。以下では、第１の実施形態との相違点を中心に説明する。
【００２５】
図３および図４は第２の実施形態による半導体装置の製造工程図である。まず、窒化膜１１上に、ＣＶＤによりａ−Ｓｉ膜１２を成膜する。次に、ａ−Ｓｉ膜１２の上にレジスト膜を成膜した後、リソグラフィ技術を用いてレジスト膜をパターニングし、ライン幅とスペース幅がともに９０ｎｍのレジストパターンを形成する。
【００２６】
次に、このパターンをＲＩＥによりａ−Ｓｉ膜１２に転写する（図３（ａ））。このとき、ＲＩＥのガスとしてＨＢｒ／Ｃｌなどを用いて、下地の窒化膜１１と十分な選択比が取れるようにしてａ−Ｓｉ膜１２を加工して芯材パターン１２を形成する。
【００２７】
次に、アッシングとウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン１２の側面および上面にレジスト膜等の不純物が残存しないように洗浄する。
【００２８】
次に、芯材パターン１２の側面および上面を含めた基板上に、ＣＶＤによりＳｉＯ２膜１３を成膜する（図３（ｂ））。ＳｉＯ２膜１３は、後工程や膜形成の影響による膜厚の変動がないものとする。ＳｉＯ２膜１３の膜厚は例えば３０ｎｍとする。
【００２９】
次に、芯材パターン１２の側面のみにＳｉＯ２膜１３が残留するように、ＲＩＥによりＳｉＯ２膜１３をエッチバックする（図３（ｃ））。この場合のＲＩＥでは、Ｃ４Ｆ８／Ａｒなどのガスを用いる。
【００３０】
次に、コリン処理を行って芯材パターン１２を除去する（図３（ｄ））。これにより、側壁部のＳｉＯ２膜１３が残存する。
【００３１】
次に、側壁部の上面および側面を含めた基板上に、ＣＶＤによりａ−Ｓｉ膜１４を成膜する（図４（ａ））。このａ−Ｓｉ膜１４は、後工程や膜形成の影響による膜厚の変動がないものとする。ａ−Ｓｉ膜１４の膜厚は例えば３０ｎｍとする。
【００３２】
次に、ａ−Ｓｉ膜１４をＲＩＥによりエッチバックし、ＳｉＯ２膜１３の側面以外で窒化膜１１上に形成されていた箇所のａ−Ｓｉ膜１４を除去して窒化膜１１を露出させる（図４（ｂ））。
【００３３】
次に、ａ−Ｓｉ膜１４の側面および上面を含めた基板上にＳｉＯ２膜１５を成膜する（図４（ｃ））。そして、ＣＭＰやＲＩＥにて、ａ−Ｓｉ膜１４とＳｉＯ２膜１５を所定深さまで基板表面を平坦化してＳｉＯ２膜１３を露出させる（図４（ｄ））。これにより、ａ−Ｓｉ膜１４とＳｉＯ２膜１３、１５が元のピッチの１／３のピッチで交互に並んだ構造が得られる。
【００３４】
次に、ａ−Ｓｉ膜１４とＳｉＯ２膜１３、１５のいずれかを除去する（図４（ｅ））。例えば、ＳｉＯ２膜１３、１５を除去する場合はフッ酸処理を行う。ａ−Ｓｉ膜１４を除去する場合はコリン処理を行う。これにより、ライン幅とスペース幅がともに９０ｎｍで１８０ｎｍピッチのラインアンドスペースのパターンを１／３にシュリンクした６０ｎｍピッチのパターンが得られる。
【００３５】
このように、第２の実施形態の場合も、第１の実施形態と同様に、簡略化された製造工程にて１／３にシュリンクされたラインアンドスペースのパターンを製造できる。
【００３６】
（第３の実施形態）
第３の実施形態は、最終的に得られる構造は第１の実施形態と同様であるが、基板とこの基板上に形成されるラインパターンに使用される材料が一部第１の実施形態とは異なるものである。以下では、第１の実施形態との相違点を中心に説明する。
【００３７】
図５および図６は第３の実施形態による半導体装置の製造工程図である。まず、ａ−Ｓｉ膜２１上に、ＣＶＤによりＳｉＯ２膜２２を成膜する。次に、ＳｉＯ２膜２２の上にレジスト膜を成膜した後、リソグラフィ技術を用いてレジスト膜をパターニングし、ライン幅とスペース幅がともに４５ｎｍのレジストパターンを形成する。
【００３８】
次に、このレジストパターンをＲＩＥによりＳｉＯ２膜２２に転写する（図５（ａ））。このとき、ＲＩＥのガスとしてＣ４Ｆ８／Ｏ２などを用いて、下地のａ−Ｓｉ膜２１と十分な選択比が取れるようにしてＳｉＯ２膜２２を加工して芯材パターン２２を形成する。
【００３９】
次に、アッシングとウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン２２の側面および上面にレジスト膜等の不純物が残存しないように洗浄する。
【００４０】
次に、芯材パターン２２の側面および上面を含めた基板上に、ＣＶＤによりＳｉＮ膜２３を成膜する（図５（ｂ））。ＳｉＮ膜２３は、後工程や膜形成の影響による膜厚の変動がないものとする。ＳｉＮ膜２３の膜厚は例えば１５ｎｍとする。
【００４１】
次に、芯材パターン２２の側面のみにＳｉＮ膜２３が残留するように、ＲＩＥによりＳｉＮ膜２３をエッチバックする（図５（ｃ））。この場合のＲＩＥでは、ＣＨ３Ｆ／Ｏ２などのガスを用いる。
【００４２】
次に、フッ酸処理を行って芯材パターン２２を除去する（図５（ｄ））。これにより、側壁部のＳｉＮ膜２３が残存する。
【００４３】
次に、側壁部の上面および側面を含めた基板上に、ＣＶＤによりＳｉＯ２膜２４を成膜する（図６（ａ））。このＳｉＯ２膜２４は、後工程や膜形成の影響による膜厚の変動がないものとする。ＳｉＯ２膜２４の膜厚は例えば１５ｎｍとする。
【００４４】
次に、ＳｉＯ２膜２４をＲＩＥによりエッチバックし、ＳｉＮ膜２３の側面以外でａ−Ｓｉ膜２１上に形成されていた箇所のＳｉＯ２膜２４を除去してａ−Ｓｉ膜２１を露出させる（図６（ｂ））。
【００４５】
次に、ＳｉＯ２膜２４の側面および上面を含めた基板上にＳｉＮ膜２５を成膜する（図６（ｃ））。そして、ＣＭＰやＲＩＥにて、ＳｉＯ２膜２４とＳｉＮ膜２５を後退させて基板表面を平坦化し、ＳｉＮ膜２３を露出させる（図６（ｄ））。これにより、ＳｉＯ２膜２４とＳｉＮ膜２３、２５が元のピッチの１／３のピッチで交互に並んだ構造が得られる。
【００４６】
次に、ＳｉＯ２膜２４とＳｉＮ膜２３、２５のいずれかを除去する（図６（ｅ））。例えば、ＳｉＯ２膜２４を除去する場合はフッ酸処理を行う。ＳｉＮ膜２３、２５を除去する場合はリン酸処理を行う。これにより、ライン幅とスペース幅がともに４５ｎｍで９０ｎｍピッチのラインアンドスペースのパターンを１／３にシュリンクした３０ｎｍピッチのパターンが得られる。
【００４７】
このように、第３の実施形態の場合も、第１および第２の実施形態と同様に、簡略化された製造工程にて１／３にシュリンクされたラインアンドスペースのパターンを製造できる。
【００４８】
（第４の実施形態）
第４の実施形態は、１／３にシュリンクされたゲート形成用のマスクを形成するものである。
【００４９】
図７〜図１２は第４の実施形態による半導体装置の製造工程図である。まず、被加工物である導電材料からなるゲート層３１の上に、ＣＶＤによりマスク膜としてのＳｉＮ膜３２を成膜し、続いてＳｉＯ２膜３３を約２００ｎｍ成膜する。次に、ＳｉＯ２膜３３の上にレジスト膜３４を成膜した後、リソグラフィ技術を用いてレジスト膜３４をパターニングし、ライン幅とスペース幅がともに７５ｎｍのレジストパターンを形成する（図７（ａ））。
【００５０】
次に、このパターンをＲＩＥによりＳｉＯ２膜３３に転写して、芯材パターン３３を形成する。このときのＲＩＥのガスとしては、Ｃ４Ｆ８／Ｏ２などが望ましい。さらに、アッシングと過酸化水素水によるウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜３４を剥離するとともに、芯材パターン３３の側面および上面にレジスト膜３４等の不純物が残存しないように洗浄する（図７（ｂ））。
【００５１】
次に、芯材パターン３３の側面および上面を含めた基板上に、ＣＶＤによりａ−Ｓｉ層３５を成膜する（図８（ａ））。ａ−Ｓｉ膜３５は、後工程や膜形成の影響による膜厚の変動がないものとする。ａ−Ｓｉ膜３５の膜厚は例えば２５ｎｍとする。
【００５２】
次に、芯材パターン３３の側面のみにａ−Ｓｉ膜３５が残留するように、ＲＩＥによりａ−Ｓｉ膜３５をエッチバックする（図８（ｂ））。この場合のＲＩＥでは、ＨＢｒなどのガスを用いる。
【００５３】
次に、フッ酸処理を行って芯材パターン３３を除去する（図９（ａ））。これにより、ＳｉＮ膜３２の上にａ−Ｓｉ膜３５からなる側壁部のみが残存する構造が得られる。
【００５４】
次に、側壁部の上面および側面を含めた基板上に、ＣＶＤによりＳｉＯ２膜３６を成膜する（図９（ｂ））。このＳｉＯ２膜３６は、後工程や膜形成の影響による膜厚の変動がないものとする。ＳｉＯ２膜３６の膜厚は例えば２５ｎｍとする。
【００５５】
次に、ＳｉＯ２膜３６をＲＩＥによりエッチバックし、ａ−Ｓｉ膜３５の側面以外でＳｉＮ膜３２上に形成されていた箇所のＳｉＯ２膜３６を除去する（図１０（ａ））。
【００５６】
次に、ＳｉＯ２膜３６の側面および上面を含めた基板上にａ−Ｓｉ膜３７を成膜する（図１０（ｂ））。そして、ＣＭＰにて、ＳｉＯ２膜３６とａ−Ｓｉ膜３７を同時に５０ｎｍの深さまで研磨する（図１１（ａ））。その後、フッ酸処理にてＳｉＯ２膜３６を剥離し、ａ−Ｓｉ膜３５、３７が１／３ピッチで並んだパターン３８を形成する（図１１（ｂ））。
【００５７】
次に、このパターン３８をＳｉＮ膜３２に転写する。これにより、ＳｉＮ膜３２が１／３ピッチで並んだ構造が得られる(図１２（ａ））。今度は、この構造をゲート層３１に転写する（図１２（ｂ））。これにより、７５ｎｍ幅のラインアンドスペースのパターンを１／３にシュリンクした２５ｎｍ間隔のゲートパターンが得られる。
【００５８】
このように、第４の実施形態では、ラインアンドスペースのパターンを１／３にシュリンクしたパターン３８を形成して、このパターン３８をゲート層３１に転写することにより、簡易な製造工程で１／３にシュリンクしたゲートパターンが得られる。
【００５９】
（第５の実施形態）
第５の実施形態は、１／３にシュリンクされたＳＴＩ（Shallow Trench Isolation）形成用のマスクを形成するものである。
【００６０】
図１３〜図１８は第５の実施形態による半導体装置の製造工程図である。まず、被加工物であるシリコン基板４１上に、ＣＶＤによりＳｉＯ２膜４２とＳｉＮ膜４３を順に成膜し、続いてＳｉＯ２膜４４を約２００ｎｍ成膜する。次に、ＳｉＯ２膜４４の上にレジスト膜４５を成膜した後、リソグラフィ技術を用いてレジスト膜４５をパターニングし、ライン幅とスペース幅がともに４５ｎｍのレジストパターンを形成する（図１３（ａ））。
【００６１】
次に、このパターンをＲＩＥによりＳｉＯ２膜４４に転写して、芯材パターン４４を形成する。このときのＲＩＥのガスとしては、ＳｉＮ膜４３との選択比が取れるＣ４Ｆ８／Ｏ２などが望ましい。さらに、アッシングと過酸化水素水によるウェットエッチングを行って、リソグラフィ技術で使用したレジスト膜を剥離するとともに、芯材パターン４４の側面および上面にレジスト膜４５等の不純物が残存しないように洗浄する（図１３（ｂ））。
【００６２】
次に、芯材パターン４４の側面および上面を含めた基板上に、ＣＶＤによりａ−Ｓｉ層４６を成膜する（図１４（ａ））。ａ−Ｓｉ膜４６は、後工程や膜形成の影響による膜厚の変動がないものとする。ａ−Ｓｉ膜４６の膜厚は例えば１５ｎｍとする。
【００６３】
次に、芯材パターン４４の側面のみにａ−Ｓｉ膜４６が残留するように、ＲＩＥによりａ−Ｓｉ膜４６をエッチバックする（図１４（ｂ））。この場合のＲＩＥでは、ＨＢｒなどのガスを用いる。
【００６４】
次に、フッ酸処理を行って芯材パターン４４を除去する（図１５（ａ））。これにより、ＳｉＮ膜４３の上にａ−Ｓｉ膜４６からなる側壁部のみが残存する構造が得られる。
【００６５】
次に、側壁部の上面および側面を含めた基板上に、ＣＶＤによりＳｉＯ２膜４７を成膜する（図１５（ｂ））。このＳｉＯ２膜４７は、後工程や膜形成の影響による膜厚の変動がないものとする。ＳｉＯ２膜４７の膜厚は例えば１５ｎｍとする。
【００６６】
次に、ＳｉＯ２膜４７をＲＩＥによりエッチバックし、ａ−Ｓｉ膜４６の側面以外でＳｉＮ膜４３上に形成されていた箇所のＳｉＯ２膜４７を除去する（図１６（ａ））。
【００６７】
次に、ＳｉＯ２膜４７の側面および上面を含めた基板上にａ−Ｓｉ膜４８を成膜する（図１６（ｂ））。そして、ＣＭＰにて、ＳｉＯ２膜４７とａ−Ｓｉ膜４８を同時に５０ｎｍの深さまで研磨する（図１７（ａ））。その後、コリン処理にてａ−Ｓｉ膜４６、４８を剥離し、ＳｉＯ２膜４７の１／３ピッチで並んだパターン４９を形成する（図１７（ｂ））。
【００６８】
次に、このパターン４９をＳｉＮ膜４３、ＳｉＯ２膜４２およびシリコン基板４１に転写し（図１８）、最後にパターン４９として用いたＳｉＯ２膜４７を除去する。これにより、シリコン基板４１、ＳｉＯ２膜４２およびＳｉＮ膜４３からなる素子領域パターンが得られる。このパターンのライン幅とスペース幅はともに１５ｎｍとなり、元の４５ｎｍの１／３になる。得られたパターン間のスペースは、ＳＴＩ（Shallow Trench Isolation）の領域として用いられる。
【００６９】
このように、第５の実施形態では、ラインアンドスペースのパターンを１／３にシュリンクしたパターン４９を形成して、このパターン４９をシリコン基板４１に転写することにより、簡易な製造工程で１／３にシュリンクしたトレンチパターンが得られる。
【００７０】
図１３〜図１８で最終的に形成したトレンチは、ＤＲＡＭやＮＡＮＤ型フラッシュメモリなどを製造するために用いることができるが、特に用途は問わない。またシリコン基板とマスク膜としてのＳｉＮ膜の間に、ゲート絶縁材およびゲート材の膜を形成しておき、一方でシリコン基板にトレンチを加工する一方で隣接するトレンチ間にはゲートパターンを形成するようにしてもよい。
【図面の簡単な説明】
【００７１】
【図１】第１の実施形態による半導体装置の製造工程図。
【図２】図１に続く製造工程図。
【図３】第２の実施形態による半導体装置の製造工程図。
【図４】図３に続く製造工程図。
【図５】第３の実施形態による半導体装置の製造工程図。
【図６】図５に続く製造工程図。
【図７】第４の実施形態による半導体装置の製造工程図。
【図８】図７に続く製造工程図。
【図９】図８に続く製造工程図。
【図１０】図９に続く製造工程図。
【図１１】図１０に続く製造工程図。
【図１２】図１１に続く製造工程図。
【図１３】第５の実施形態による半導体装置の製造工程図。
【図１４】図１３に続く製造工程図。
【図１５】図１４に続く製造工程図。
【図１６】図１５に続く製造工程図。
【図１７】図１６に続く製造工程図。
【図１８】図１７に続く製造工程図。
【符号の説明】
【００７２】
１  窒化膜
２、４  ＳｉＯ２膜
３、５  ａ−Ｓｉ膜
１１  窒化膜
１２、１４  ａ−Ｓｉ膜
１３、１５  ＳｉＯ２膜
２１  ａ−Ｓｉ膜
２２、２４  ＳｉＯ２膜
２３、２５  窒化膜
３１  ゲート層
３２  ＳｉＮ膜
３３、３６  ＳｉＯ２膜
３４  レジスト膜
３５、３７  ａ−Ｓｉ膜
４１  シリコン基板
４２、４４、４７  ＳｉＯ２膜
４３  ＳｉＮ膜
４５  レジスト膜
４６、４８  ａ−Ｓｉ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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