(57)【要約】【課題】微細化が可能な遅延回路部を有する半導体装置を提供する。【解決手段】ゲート電極１１ｇ〜１４ｇのトランジスタを有する論理回路部１ａと、ゲート電極１７ｇ、１８ｇが、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、ドレイン同士が接続されたゲート電極１９ｇ、２０ｇを有するノーマリオン型のＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソースが接続され、ゲート電極１７ｇ、１８ｇの電位より低いゲート電位が印加される遅延生成部を有し、論理回路部１ａの出力をＣＭＯＳインバータに入力して、遅延生成部のドレインから出力する遅延回路部３ａと、ダミーゲート２９ｇとを備え、ゲート電極１１ｇ〜２０ｇ及びダミーゲート２９ｇが、所定の長さ及び幅を有し、間隔Ｄで正対した配列関係を有する。【選択図】図１
2009170842.tif 000002
【特許請求の範囲】
【請求項１】
一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを有する論理回路部と、
前記一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、前記ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、ドレイン同士が接続された前記一形状のゲート電極を有するノーマリオン型のＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソースが接続され、前記ＣＭＯＳインバータの前記一形状のゲート電極の電位より低いゲート電位が印加される遅延生成部を有し、前記論理回路部の出力を前記ＣＭＯＳインバータに入力して、前記遅延生成部のドレインから出力する遅延回路部と、前記一形状の導電膜と、
を具備し、前記一形状のゲート電極及び前記一形状の導電膜が、所定の長さ及び幅を有し、所定の間隔で正対した配列関係を有することを特徴とする半導体装置。
【請求項２】
前記遅延生成部のゲート電位は、ソースに電源が接続された前記配列関係にある前記一形状のゲート電極を有するＰＭＯＳトランジスタ及びソースに接地が接続された前記配列関係にある前記一形状のゲート電極を有するＮＭＯＳトランジスタの、それぞれのドレインとそれぞれのゲート電極が１点で接続されて形成された出力であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遅延生成部のゲート電位は、前記配列関係にある前記一形状の２つの抵抗素子のそれぞれの一端が電源または接地に接続され、他端同士が接続された接続点の出力であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを備えた論理回路部と、
前記一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、前記ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、一端がそれぞれ接続された前記一形状の抵抗素子の他端が接続された遅延生成部を有し、前記論理回路部の出力を前記ＣＭＯＳインバータに入力して、前記遅延生成部の一端から出力する遅延回路部と、前記一形状の導電膜と、
を具備し、前記一形状のゲート電極、前記一形状の導電膜、及び前記一形状の抵抗素子が所定の長さ及び幅を有し、所定の間隔で正対した配列関係を有することを特徴とする半導体装置。
【請求項５】
一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを備えた論理回路部と、
前記一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、前記ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、一端がそれぞれ接続された前記一形状の抵抗素子の他端が接続された遅延生成部を有し、前記論理回路部の出力を前記ＣＭＯＳインバータに入力して、前記遅延生成部の一端から出力する遅延回路部と、
を具備し、前記一形状のゲート電極及び前記一形状の抵抗素子が所定の長さ及び幅を有し、所定の間隔で正対した配列関係を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、プロセス技術の進歩により、フォトリソグラフィ工程で転写されるパターン寸法の微細化が進み、半導体集積回路等の半導体装置の動作速度が全般に速くなってきた。半導体装置の動作速度が速くなりすぎると、ホールドタイムを満たす前に信号が変化する、いわゆるホールド違反が起こる可能性が高くなる。このため、最適化処理を行う際は、ホールド違反の生じるパスに遅延素子等を有する遅延回路を挿入してホールド違反を回避する措置が取られる。例えば、インバータを２段直列接続したバッファを複数個挿入する。このようなホールド違反対策用のバッファは、遅延時間の生成能力が小さいので、所望の遅延時間の生成に対して、多数必要となる場合があり、論理ネット全体では、面積や消費電力の増大をもたらすことになる。
【０００３】
そこで、例えば、入力インバータと、遅延生成用インバータ部と、波形整形用インバータ部とを備える遅延回路が開示されている（例えば、特許文献１参照。）。入力インバータと波形整形用インバータ部は、通常のゲート長およびゲート幅のトランジスタにより形成されるのに対し、遅延生成用インバータ部は、ゲート長が長くてゲート幅の短いトランジスタにより形成される。トランジスタのゲート長を長くして、ゲート幅を短くすると、トランジスタの駆動力が弱くなるため、出力波形がなまって信号が遅延する。
【０００４】
しかしながら、通常のトランジスタを有する前段の入力インバータと後段の波形整形用インバータ部等の間に、ゲート長が長くてゲート幅の短いトランジスタを有するトランジスタを挿入しようとすると、次のような問題が生じる。つまり、前段及び後段の通常のトランジスタ用のマスクは、解像限界乃至解像限界に近いゲート長を有する微細化により高速化及び高集積化を目指して、例えば、光の振幅及び位相情報を利用した位相シフトマスクで作製するために、前段及び後段のトランジスタ用の部分には位相シフトマスク用の位相シフタが貼り付けられる。一方、遅延生成用インバータ部のマスクは、ゲート長の長い、位相シフタのない部分で形成される。位相シフタが形成される部分と位相シフタが形成されない部分とは、光の位相の影響が出ない程度に十分広い間隔（例えば、１μｍ前後）を空ける必要があり、微細化による面積効率を上げようとする目的に反するという問題が発生する。
【特許文献１】特開平１１−２０５１０３号公報（第３頁、図１０）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、微細化が可能な遅延回路部を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを有する論理回路部と、前記一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、前記ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、ドレイン同士が接続された前記一形状のゲート電極を有するノーマリオン型のＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソースが接続され、前記ＣＭＯＳインバータの前記一形状のゲート電極の電位より低いゲート電位が印加される遅延生成部を有し、前記論理回路部の出力を前記ＣＭＯＳインバータに入力して、前記遅延生成部のドレインから出力する遅延回路部と、前記一形状の導電膜とを具備し、前記一形状のゲート電極及び前記一形状の導電膜が、所定の長さ及び幅を有し、所定の間隔で正対した配列関係を有することを特徴とする。
【０００７】
本発明の別態様の半導体装置は、一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを備えた論理回路部と、前記一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、前記ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、一端がそれぞれ接続された前記一形状の抵抗素子の他端が接続された遅延生成部を有し、前記論理回路部の出力を前記ＣＭＯＳインバータに入力して、前記遅延生成部の一端から出力する遅延回路部と、前記一形状の導電膜とを具備し、前記一形状のゲート電極、前記一形状の導電膜、及び前記一形状の抵抗素子が所定の長さ及び幅を有し、所定の間隔で正対した配列関係を有することを特徴とする。
【０００８】
本発明の別態様の半導体装置は、一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを備えた論理回路部と、前記一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、前記ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、一端がそれぞれ接続された前記一形状の抵抗素子の他端が接続された遅延生成部を有し、前記論理回路部の出力を前記ＣＭＯＳインバータに入力して、前記遅延生成部の一端から出力する遅延回路部とを具備し、前記一形状のゲート電極及び前記一形状の抵抗素子が所定の長さ及び幅を有し、所定の間隔で正対した配列関係を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、微細化が可能な遅延回路部を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１１】
本発明の実施例１に係る半導体装置について、図１及び図２を参照しながら説明する。図１は半導体装置の構成を模式的に示す図で、図１（ａ）は半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図、図１（ｂ）は半導体装置の遅延回路及びその遅延回路部と接続される回路を示す図ある。図２は半導体装置の入出力信号の波形の変化を模式的に示す図である。
【００１２】
図１に示すように、半導体装置１０１は、論理回路１、バイアス回路２、及び遅延回路３を有している。また、レイアウト的には、半導体装置１０１は、論理回路部１ａ、バイアス回路部２ａ、及び遅延回路部３ａを有している。
【００１３】
論理回路１は、例えば、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタ（トランジスタ１１）及びｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタ（トランジスタ１２）で構成されたＣＭＯＳインバータ、及び、それぞれ同様なトランジスタ１３及びトランジスタ１４で構成されたＣＭＯＳインバータが直列に接続されて、バッファ回路を形成している。以下、トランジスタｎ（ｎは奇数）はＰＭＯＳトランジスタ、トランジスタｍ（ｍは偶数）はＮＭＯＳトランジスタを表わす。
【００１４】
論理回路部１ａは、所定のゲート長及びゲート幅を有する第１のゲート電極であるゲート電極１１ｇ、１３ｇが、所定の間隔（ピッチ）Ｄで正対して配置されて形成されたトランジスタ１１、１３、また、ゲート電極１２ｇ、１４ｇが、間隔Ｄで正対して配置されて形成されたトランジスタ１２、１４を備えている。なお、正対とは長方形の対向する２辺の関係、すなわち、対向する２辺が同一平面にあり、同じ長さを有し、平行である関係をいい、ゲート電極のゲート幅が長方形の対向する辺に相当する。ゲート電極１１ｇ、１３ｇ、１２ｇ、１４ｇを含む以下に述べるゲート電極は、同様の、例えば、製造工程能力が有する最小または最小に近いゲート長、及び同様のゲート幅を有している。
【００１５】
ＣＭＯＳインバータを構成するゲート電極１１ｇ及びゲート電極１２ｇは、それぞれのゲート幅の延長線上に乗る関係に配置され、配線層３２を介して互いに接続されている。ＣＭＯＳインバータを構成するゲート電極１３ｇ及びゲート電極１４ｇは、それぞれのゲート幅の延長線上に乗る関係に配置され、配線層３２を介して互いに接続されている。
【００１６】
ゲート電極１１ｇ及びゲート電極１３ｇは、ゲート絶縁膜（図示略）を介して、ｐチャネルを形成可能な拡散領域３５に対向している。ゲート電極１２ｇ及びゲート電極１４ｇは、ゲート絶縁膜（図示略）を介して、ｎチャネルを形成可能な拡散領域３６に対向している。
【００１７】
拡散領域３５は、電源９１と接続されたソース、ゲート電極１１ｇ及びゲート電極１３ｇを間に挟んで、外側に、それぞれ、トランジスタ１１、１３のドレインを有している。拡散領域３６は、接地９２と接続されたソース、ゲート電極１２ｇ及びゲート電極１４ｇを間に挟んで、外側に、それぞれ、トランジスタ１２、１４のドレインを有している。
【００１８】
トランジスタ１１、１３のドレインは、それぞれ、トランジスタ１２、１４のドレインと配線層３１を介して互いに接続されている。入力信号ＩＮは、配線層３３を介してゲート電極１１ｇ、１２ｇと接続され、トランジスタ１１、１２のドレインは、配線層３１、３３、３２を介してトランジスタ１３、１４のゲート電極１３ｇ、１４ｇと接続され、トランジスタ１３、１４のドレインは、配線層３１、３３を介して遅延回路部３ａへ出力されている。
【００１９】
バイアス回路２は、トランジスタ１５及びトランジスタ１６がＣＭＯＳインバータと部分的に類似の構成を有している。つまり、トランジスタ１５、１６のドレイン同士が接続され、トランジスタ１５のソースが電源９１と、トランジスタ１６のソースが接地９２と接続され、トランジスタ１５、１６のゲートとドレインが互いに接続されて、出力される。ここで、トランジスタ１５及びトランジスタ１６は、抵抗として機能する。
【００２０】
バイアス回路部２ａは、ゲート電極１５ｇ及びゲート電極１６ｇが、それぞれのゲート幅の延長線上に乗る関係に配置され、配線層３２を介して互いに接続されている。また、トランジスタ１５のゲート電極１５ｇはダミーゲート２９ｇと間隔Ｄで正対しており、このダミーゲート２９ｇはゲート電極１３ｇと間隔Ｄで正対している。トランジスタ１６のゲート電極１６ｇはダミーゲート２９ｇと間隔Ｄで正対しており、このダミーゲート２９ｇはゲート電極１４ｇと間隔Ｄで正対している。つまり、ゲート電極１５ｇとゲート電極１３ｇとは、間隔Ｄの２倍で正対しており、ゲート電極１６ｇとゲート電極１４ｇとは、間隔Ｄの２倍で正対している。なお、ダミーゲート２９ｇは、ゲート電極１１ｇ等と同様なゲート長、ゲート幅、及び積層構造等を有し、浮遊状態にある導電膜である。
【００２１】
ゲート電極１５ｇは、ゲート絶縁膜（図示略）を介して、ｐチャネルを形成可能な拡散領域３５に対向している。ゲート電極１６ｇは、ゲート絶縁膜（図示略）を介して、ｎチャネルを形成可能な拡散領域３６に対向している。
【００２２】
拡散領域３５は、電源９１と接続されたソース、ゲート電極１５ｇを間に挟んで、トランジスタ１５のドレインを有している。拡散領域３６は、接地９２と接続されたソース、ゲート電極１６ｇを間に挟んで、トランジスタ１６のドレインを有している。
【００２３】
トランジスタ１５のドレインは、トランジスタ１６のドレインと配線層３１を介して互いに接続されている。ゲート電極１５ｇ、１６ｇは、配線層３２、３１を介してトランジスタ１５、１６のドレインと接続されて、トランジスタ１５、１６のゲート電位及びドレイン電位を出力する。
【００２４】
遅延回路３は、トランジスタ１７及びトランジスタ１８で構成されたＣＭＯＳインバータ、及び、トランジスタ２１及びトランジスタ２２で構成されたＣＭＯＳインバータを有している。トランジスタ１７及びトランジスタ１８の両ドレインは、遅延生成の回路となるノーマリオン型のトランジスタ１９及びトランジスタ２０で構成されたＣＭＯＳインバータ類似構造の両ソースとそれぞれ接続されて、トランジスタ２１及びトランジスタ２２の両ドレインは、遅延生成の回路となるノーマリオン型のトランジスタ２３及びトランジスタ２４で構成されたＣＭＯＳインバータ類似構造の両ソースとそれぞれ接続されている。バイアス回路部２の出力をトランジスタ１９、２０で構成されたＣＭＯＳインバータ類似構造、及び、トランジスタ２３、２４で構成されたＣＭＯＳインバータ類似構造のゲートに印加する。論理回路１の出力をトランジスタ１７、１８で構成されたＣＭＯＳインバータに入力して、トランジスタ１７、１８で構成されたＣＭＯＳインバータの出力をトランジスタ２１、２２で構成されたＣＭＯＳインバータに入力し、トランジスタ２１、２２で構成されたＣＭＯＳインバータから出力する。なお、トランジスタ１９、２０、２３、２４は、抵抗として機能する。
【００２５】
遅延回路部３ａは、ゲート電極１９ｇ、１７ｇ、２１ｇ、２３ｇが、この順で互いに間隔Ｄで正対して配置されて形成されたトランジスタ１９、１７、２１、２３、また、ゲート電極２０ｇ、１８ｇ、２２ｇ、２４ｇが、この順で互いに間隔Ｄで正対して配置されて形成されたトランジスタ２０、１８、２２、２４を備えている。また、トランジスタ１９のゲート電極１９ｇはダミーゲート２９ｇと間隔Ｄで正対しており、ダミーゲート２９ｇはゲート電極１５ｇと間隔Ｄで正対している。トランジスタ２０のゲート電極２０ｇはダミーゲート２９ｇと間隔Ｄで正対しており、ダミーゲート２９ｇはゲート電極１６ｇと間隔Ｄで正対している。
【００２６】
ＣＭＯＳインバータを構成するゲート電極１９ｇ及びゲート電極２０ｇは、それぞれのゲート幅の延長線上に乗る関係に配置され、配線層３２を介して互いに接続されている。ＣＭＯＳインバータを構成するゲート電極１７ｇ及びゲート電極１８ｇ、ゲート電極２１ｇ及びゲート電極２２ｇ、並びにゲート電極２３ｇ及びゲート電極２４ｇは、それぞれ、ゲート電極１９ｇ及びゲート電極２０ｇが有する関係を有して互いに接続されている。
【００２７】
ゲート電極１９ｇ、１７ｇ、２１ｇ、２３ｇは、ゲート絶縁膜（図示略）を介して、ｐチャネルを形成可能な拡散領域３５に対向している。ゲート電極２０ｇ、１８ｇ、２２ｇ、２４ｇは、ゲート絶縁膜（図示略）を介して、ｎチャネルを形成可能な拡散領域３６に対向している。
【００２８】
拡散領域３５は、電源９１と接続されたトランジスタ１７、２１のソースを中心に置いて、外側方向に、ゲート電極１７ｇ及びゲート電極２１ｇを間に挟んで、それぞれ、トランジスタ１７、２１のドレイン及びトランジスタ１９、２３のソースを有し、ゲート電極１９ｇ及びゲート電極２３ｇを間に挟んで、それぞれ、トランジスタ１９、２３のドレインを有している。拡散領域３６は、接地９２と接続されたトランジスタ１８、２２のソースを中心に置いて、拡散領域３５と対向するように、外側方向に、ゲート電極１８ｇ及びゲート電極２２ｇを間に挟んで、それぞれ、トランジスタ１８、２２のドレイン及びトランジスタ２０、２４のソースを有し、ゲート電極２０ｇ及びゲート電極２４ｇを間に挟んで、それぞれ、トランジスタ２０、２４のドレインを有している。
【００２９】
トランジスタ１９、２３のドレインは、それぞれ、トランジスタ２０、２４のドレインと配線層３１を介して互いに接続されている。論理回路部１ａは、配線層３３を介して、配線層３２を介して接続されたゲート電極１７ｇ、１８ｇと接続されている。トランジスタ１９、２０のドレインは、配線層３１、３３を介して、配線層３２を介して接続されたトランジスタ２１、２２のゲート電極２１ｇ、２２ｇと接続されている。トランジスタ２３、２４のドレインは、配線層３１、３３を介して出力ＯＵＴされている。
【００３０】
次に、半導体装置１０１の動作について説明する。図２に示すように、横軸に時間を取って示され、図２（ａ）は論理回路１への入力信号、図２（ｂ）は論理回路１の出力信号及び遅延回路３への入力信号、そして、図２（ｃ）は遅延回路３の出力信号である。
【００３１】
図２（ａ）に示すように、電源電位ＶＤＤの「Ｈ（High）」レベル、接地電位ＶＳＳの「Ｌ（Low）」レベル矩形波が入力されて、論理回路１は、上述のように、トランジスタ１１、１２からなるＣＭＯＳインバータ、及び、トランジスタ１３、１４からなるＣＭＯＳインバータが接続されているので、図２（ｂ）に示すように、わずかな遅延があるほぼ同位相の矩形波を出力する。
【００３２】
図２（ｂ）に示す矩形波が入力されて、遅延回路３は、図２（ｃ）に示すように、信号の「Ｈ」、「Ｌ」を判別する基準電位Ｖｒｅｆにおいて、図２（ａ）に示す入力信号に対して、ホールド違反を解消可能な遅延時間ΔＴを有する台形に近い、ほぼ同位相の信号を出力する。
【００３３】
遅延回路３は、上述したように、トランジスタ１７、１８からなるＣＭＯＳインバータ、及び、トランジスタ２１、２２からなるＣＭＯＳインバータが接続されているので、入力及び出力の位相はほぼ同じとなる。そして、バイアス回路２は、上述のような接続により、トランジスタ１５、１６が、例えば、トランジスタ１７、１８、及びトランジスタ２１、２２と実質的に同じサイズを有し、インバータの論理閾値電圧と等しい電圧になり、駆動能力がほぼそろっているので、接地電位ＶＳＳを零とすると、電源電位ＶＤＤのほぼ半分のバイアス電位を出力する。
【００３４】
トランジスタ１９、２０は、電源９１のほぼ半分のバイアス電位で駆動されるので、駆動能力がかなり低下して、オン抵抗が高くなって、出力信号の遅延が大きくなる。つまり、トランジスタ１７、１８からなるＣＭＯＳインバータは、入力信号の立ち上がり角度に対して、傾斜が緩い反転信号を出力する。そして、同様な構成のトランジスタ２１、２２からなるＣＭＯＳインバータを通すことによって、図２（ｃ）に示すように、遅延回路３の出力として、入力信号の立ち上がり角度に対して、傾斜が更に緩いほぼ同相の信号を出力する。なお、トランジスタ１７、１８からなるＣＭＯＳインバータによる傾斜が緩い反転信号を、出力ＯＵＴに出すことは可能である。
【００３５】
上述したように、半導体装置１０１は、間隔Ｄで正対した、製造工程能力が有する最小または最小に近いゲート長及びゲート幅を有するゲート電極１１ｇ、１３ｇ、１５ｇ、１７ｇ、１９ｇ、２１ｇ、及び２３ｇが配置されて、ＰＭＯＳトランジスタが形成され、間隔Ｄで正対した、製造工程能力が有する最小または最小に近いゲート長及びゲート幅を有するゲート電極１２ｇ、１４ｇ、１６ｇ、１８ｇ、２０ｇ、２２ｇ、及び２４ｇが配置されて、ＮＭＯＳトランジスタが形成され、バッファ機能を有する論理回路部１ａ、バイアス回路部２ａ、及び遅延回路部３ａが構成され、各回路部１ａ、２ａ、３ａの間にゲート電極１１ｇ〜２４ｇの配列と整合してダミーゲート２９ｇが配置されている。遅延回路部３ａは、トランジスタ１７、１８、１９、２０で構成され、バイアス回路部２ａから電源９１の半分のバイアス電位がトランジスタ１９、２０のゲート電極１９ｇ、２０ｇに印加される１段目と、同様な構成の２段目が接続されている。
【００３６】
その結果、配列されたゲート電極の間隔Ｄを１単位として、高々１０単位の論理回路部１ａ、バイアス回路部２ａ、及び遅延回路部３ａに要する面積を追加することにより、所望のホールド違反を対策することが可能となる。つまり、半導体装置１０１は、ゲート長を長くしてホールド違反対策を行う半導体装置と比較して、占有面積を低減することが可能となる。
【００３７】
また、ゲート電極１１ｇ〜２４ｇは、製造工程能力が有する最小または最小に近いゲート長及びゲート幅を有し、等間隔（ピッチ）Ｄで整列されているので、位相シフトマスク法において、また、通常のマスク法等においても、マスク作製を比較的容易に行うことができる。従って、半導体装置１０１は、高速化を実現しつつ、微細化、すなわち、高集積化が可能となり、占有面積の低減が可能となる。
【００３８】
また、ゲート電極１１ｇ〜２４ｇは、製造工程能力が有する最小または最小に近いゲート長及びゲート幅を同様に有し、等間隔（ピッチ）Ｄで整列されているので、半導体装置１０１は、形成されるトランジスタの均一性が高く、閾値電圧の変動等が抑制される。すなわち、半導体装置１０１は、製造歩留の向上が可能となる。
【００３９】
また、実施例１の変形例１について、図３を参照しながら説明する。図３は半導体装置の構成を模式的に示す図で、図３（ａ）は半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図、図３（ｂ）は半導体装置の遅延回路及びその遅延回路部と接続される回路を示す図ある。実施例１とは、バイアス回路部に抵抗素子を使用している点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４０】
図３に示すように、半導体装置１０２は、論理回路１、バイアス回路４、及び遅延回路３を有している。また、レイアウト的には、半導体装置１０２は、論理回路部１ａ、バイアス回路部４ａ、及び遅延回路部３ａを有している。
【００４１】
バイアス回路４は、一端が電源９１と接続された抵抗素子４１の他端と、一端が接地９２と接続された抵抗素子４２の他端とが接続されて、接続点から出力される。
【００４２】
バイアス回路部４ａは、実施例１において、ほぼ直線上に並んだ２本のダミーゲート２９ｇを置き換えた抵抗素子４１及び抵抗素子４２が配線層３２を介して互いに接続されている。配線層３２に対する抵抗素子４１、４２の端部は、それぞれ、電源９１及び接地９２と接続されている。電源９１は、抵抗素子４１、４２で分割されて、中間の電位の配線層３３を介して、遅延回路部３ａのゲート電極１９ｇ、２０ｇ、及びゲート電極２３ｇ、２４ｇに接続されている。なお、抵抗素子４１、４２は、同じ抵抗値に設定されているが、供給先の所望の電位に合わせて、それぞれの抵抗値を変更することは可能である。
【００４３】
抵抗素子４１、４２は、比較的高い抵抗値に設定される。例えば、ゲート電極では、多結晶シリコンと金属を反応させてサリサイド化を行い、抵抗を低くすることになるが、抵抗素子４１、４２は、ゲート電極用の多結晶シリコンをそのまま使用して、つまり、多結晶シリコン上にシリサイド形成のための金属を堆積することなく（サリサイドブロックという）、数ｋΩ〜数十ｋΩ／平方のシート抵抗となるように形成される。なお、抵抗素子４１及び抵抗素子４２は、ダミーゲート２９ｇの置き換えの他、ゲート電極、すなわち、拡散領域３５、３６上に配置されたゲート電極用の多結晶シリコンをサリサイドブロックして、使用することは可能である。また、抵抗素子４１及び抵抗素子４２は、非晶質シリコンとすることが可能である。
【００４４】
その結果、半導体装置１０２では、高抵抗の抵抗素子４１、４２を使用した抵抗分割回路を構成しているので、実施例１のバイアス回路部２ａと比較して、電源９１から接地９２に流れ込む貫通電流は無視できるほど小さくすることが可能となり、また、ダミーゲート２９ｇを抵抗素子４１、４２に置き換えているので、占有面積を削減して面積効率をより上げることが可能となる。その他、半導体装置１０２は、実施例１の半導体装置１０１の効果と同様な効果を有している。
【００４５】
なお、上述の実施例１及び実施例１の変形例１は、更に次のような変形例が可能である。
【００４６】
バイアス回路部２ａ、４ａは、論理回路部１ａ及び遅延回路部３ａの間に占有的に配置する例を示したが、バイアス回路部２ａ、４ａは、この位置に限定されるものではなく、また占有的に用意しなければならないわけでもない。例えば、遅延回路部３ａの他に遅延回路部が、例えば、同じ行に配置される場合、遅延回路部の内のいずれか１箇所にバイアス回路２ａ、４ａを配置し、そこから同じ行にある全てまたは一部の遅延回路部に対してバイアス電位を供給してもよい。また、バイアス回路部２ａ、４ａは、半導体装置１０１、１０２上に配置する必要が必ずしもなく、Ｉ／Ｏパッド等を介して外部から供給することは可能である。
【００４７】
その結果、半導体装置１０１、１０２上で、バイアス回路部２ａ、４ａが占有する面積を低減することが可能となる。
【００４８】
また、バイアス回路２、４は、電源９１のほぼ半分のバイアス電位を出力する例であるが、このバイアス電位に限定されるものではない。例えば、トランジスタ１９、２３のゲート電極１９ｇ、２３ｇにかかるバイアス電位と、トランジスタ２０、２４のゲート電極２０ｇ、２４ｇにかかるバイアス電位を別々に分けてもかまわない。またバイアス電位も電源９１のほぼ半分のバイアス電位以外の中間電位にしてもかまわない。
【００４９】
その結果、遅延回路３の遅延時間ΔＴをより細かく、より所望の値に近づけることが可能となる。
【００５０】
また、遅延回路３のトランジスタ１７、１８、１９、２０で構成される遅延発生ＣＭＯＳインバータは、トランジスタ２１、２２、２３、２４で構成される遅延発生ＣＭＯＳインバータとの２段の構成でバッファを形成しているが、ＣＭＯＳインバータ２段の構成に限定されるものではなく、例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ等の論理ゲート、更にそれらを組み合わせた複合論理ゲートのＣＭＯＳインバータに同様に適用することが可能である。そして、トランジスタ１７、１８、１９、２０で構成される遅延発生ＣＭＯＳインバータと同様に、より低い電位を中央側に接続されたＰＭＯＳトランジスタ、ＮＭＯＳトランジスに印加することにより、遅延発生ＣＭＯＳインバータとすることが可能である。
【００５１】
その結果、半導体装置に配置された多くの論理回路に適用できるので、半導体装置のより高い集積化が可能となる。
【実施例２】
【００５２】
本発明の実施例２に係る半導体装置について、図４を参照しながら説明する。図４は半導体装置の構成を模式的に示す図で、図４（ａ）は半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図、図４（ｂ）は半導体装置の遅延回路及びその遅延回路部と接続される回路を示す図ある。実施例１の半導体装置１０１とは、遅延回路のＣＭＯＳインバータのＰＭＯＳ及びＮＭＯＳトランジスタの両ドレイン間に抵抗素子が接続されている点が異なる。なお、実施例１及びその変形例と同一構成部分には同一の符号を付して、その説明は省略する。
【００５３】
図４に示すように、半導体装置１０３は、論理回路１及び遅延回路５を有している。また、レイアウト的には、半導体装置１０３は、論理回路部１ａ及び遅延回路部５ａを有している。
【００５４】
遅延回路５は、トランジスタ１７及びトランジスタ１８で構成されたＣＭＯＳインバータ、及び、トランジスタ２１及びトランジスタ２２で構成されたＣＭＯＳインバータを有している。トランジスタ１７及びトランジスタ１８の両ドレインは、遅延生成の回路となる一端部が直列に接続された抵抗素子４５及び抵抗素子４６の他端部とそれぞれ接続されて、トランジスタ２１及びトランジスタ２２の両ドレインは、遅延生成の回路となる一端部が直列に接続された抵抗素子４７及び抵抗素子４８の他端部とそれぞれ接続されている。論理回路１の出力をトランジスタ１７、１８で構成されたＣＭＯＳインバータに入力して、トランジスタ１７、１８で構成されたＣＭＯＳインバータの抵抗素子４５と抵抗素子４６との接続点の出力をトランジスタ２１、２２で構成されたＣＭＯＳインバータに入力し、トランジスタ２１、２２で構成されたＣＭＯＳインバータの抵抗素子４７と抵抗素子４８との接続点から出力する。
【００５５】
遅延回路部５ａは、ゲート電極１７ｇ、２１ｇが、間隔Ｄで正対して配置されて形成されたトランジスタ１７、２１、ゲート電極１８ｇ、２２ｇが、間隔Ｄで正対して配置されて形成されたトランジスタ１８、２２を備えている。また、実施例１のゲート電極１９ｇ、２３ｇを置き換えた抵抗素子４５、４７が、それぞれ、ゲート電極１８ｇ、２２ｇと間隔Ｄで正対して配置され、実施例１のゲート電極２０ｇ、２４ｇを置き換えた抵抗素子４６、４８が、それぞれ、ゲート電極１８ｇ、２２ｇと間隔Ｄで正対して配置されている。また、抵抗素子４５はダミーゲート２９ｇと間隔Ｄで正対しており、ダミーゲート２９ｇは論理回路部１ａのゲート電極１３ｇと間隔Ｄで正対している。抵抗素子４６はダミーゲート２９ｇと間隔Ｄで正対しており、ダミーゲート２９ｇは論理回路部１ａのゲート電極１４ｇと間隔Ｄで正対している。
【００５６】
抵抗素子４５、４６、４７、４８は、実施例１の抵抗素子４１、４２と同様に、ゲート電極用の多結晶シリコンをサリサイドブロックして、使用する。
【００５７】
抵抗素子４５、ゲート電極１７ｇ、２１ｇ、及び抵抗素子４７は、ゲート絶縁膜（図示略）を介して、ｐチャネルを形成可能な拡散領域３５に対向している。抵抗素子４６、ゲート電極１８ｇ、２２ｇ、及び抵抗素子４８は、ゲート絶縁膜（図示略）を介して、ｎチャネルを形成可能な拡散領域３６に対向している。
【００５８】
拡散領域３５は、電源９１と接続されたトランジスタ１７、２１のソースを中心に置いて、外側方向に、ゲート電極１７ｇ及びゲート電極２１ｇを間に挟んで、それぞれ、トランジスタ１７、２１のドレインを有している。トランジスタ１７、２１のドレインは、配線層３１を介して、外側の抵抗素子４５、４６と、それぞれ、接続されている。拡散領域３６は、接地９２と接続されたトランジスタ１８、２２のソースを中心に置いて、拡散領域３５と対向するように、外側方向に、ゲート電極１８ｇ及びゲート電極２２ｇを間に挟んで、それぞれ、トランジスタ１８、２２のドレインを有している。トランジスタ１８、２２のドレインは、配線層３１を介して、外側の抵抗素子４６、４８と、それぞれ、接続されている。
【００５９】
論理回路部１ａは、配線層３３を介して、配線層３２を介して接続されたゲート電極１７ｇ、１８ｇと接続されている。抵抗素子４５、４６は、配線層３２を介して互いに接続され、配線層３２は、配線層３３を介して、他の配線層３２を介して接続されたゲート電極２１ｇ、２２ｇと接続されている。抵抗素子４７、４８は、配線層３２を介して互いに接続され、配線層３２は、配線層３３を介して出力ＯＵＴされる。
【００６０】
なお、抵抗素子４５、４６とダミーゲート２９ｇとの間、及び、抵抗素子４７、４８とダミーゲート２９ｇとの間には、それぞれ、間隔Ｄのダミー領域が存在する。
【００６１】
次に、半導体装置１０３の動作について説明する。入出力信号の波形の変化は、図２に示す実施例１と同様である。実施例１において、トランジスタ１９、２０は、電源９１のほぼ半分のバイアス電位で駆動されて、オン抵抗が高くなる状態を生成したが、本実施例の遅延回路５では、シート抵抗の高い抵抗素子４５、４６を予め形成して、すなわち、バイアス電位を不要な構成にしておいて、出力信号の遅延を大きくしている。つまり、トランジスタ１７、１８からなるＣＭＯＳインバータは、入力信号の立ち上がり角度に対して、傾斜が緩い反転信号を出力する。そして、同様な構成のトランジスタ２１、２２からなるＣＭＯＳインバータを通すことによって、図２（ｃ）に示すように、遅延回路５の出力として、入力信号の立ち上がり角度に対して、傾斜が更に緩いほぼ同相の信号を出力する。
【００６２】
その結果、半導体装置１０３では、抵抗素子４５、４６、及び抵抗素子４７、４８を使用して、遅延発生をさせているので、実施例１のバイアス回路部２ａが不要となり、バイアス回路部２ａが必要とした面積の削減が可能である。また、バイアス回路部２ａは、電源９１から接地９２に流れ込む貫通電流を流してバイアス電位を形成していたが、半導体装置１０３は、バイアス回路部２ａの貫通電流が不要となり、実施例１の半導体装置１０１と比較して、消費電流の低減が可能である。その他、半導体装置１０３は、実施例１の半導体装置１０１の効果と同様な効果を有している。
【００６３】
また、実施例２の変形例１について、図５を参照しながら説明する。図５は半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図ある。実施例２とは、ダミーゲートを使用してダミー領域を削減している点が異なる。なお、実施例１及び実施例２と同一構成部分には同一の符号を付して、その説明は省略する。
【００６４】
図５に示すように、半導体装置１０４は、レイアウト的には、論理回路部１ａ及び遅延回路部６ａを有している。半導体装置１０４の回路は、実施例２の半導体装置１０３の回路と同じである。
【００６５】
遅延回路部６ａは、ゲート電極１７ｇ、２１ｇが、間隔Ｄで正対して配置されて形成されたトランジスタ１７、２１、ゲート電極１８ｇ、２２ｇが、間隔Ｄで正対して配置されて形成されたトランジスタ１８、２２を備えている。回路的に実施例２の抵抗素子４５、４７に相当する抵抗素子５１、５３は、ダミーゲート２９ｇを置き換えて配置されている。回路的に実施例２の抵抗素子４６、４８に相当する抵抗素子５２、５４は、ダミーゲート２９ｇを置き換えて配置されている。また、抵抗素子５１は、論理回路部１ａのゲート電極１３ｇと間隔Ｄで正対している。抵抗素子５２は、論理回路部１ａのゲート電極１４ｇと間隔Ｄで正対している。
【００６６】
抵抗素子５１、ゲート電極１７ｇ、２１ｇ、及び抵抗素子５３の内、ゲート電極１７ｇ、２１ｇは、ゲート絶縁膜（図示略）を介して、ｐチャネルを形成可能な拡散領域３５に対向している。抵抗素子５２、ゲート電極１８ｇ、２２ｇ、及び抵抗素子５４の内、ゲート電極１８ｇ、２２ｇは、ゲート絶縁膜（図示略）を介して、ｎチャネルを形成可能な拡散領域３６に対向している。
【００６７】
抵抗素子５１、５２、５３、５４は、実施例１の抵抗素子４１、４２と同様に、ダミーゲート用の多結晶シリコンをサリサイドブロックして、使用する。
【００６８】
拡散領域３５は、電源９１と接続されたトランジスタ１７、２１のソースを中心に置いて、外側方向に、ゲート電極１７ｇ及びゲート電極２１ｇを間に挟んで、それぞれ、トランジスタ１７、２１のドレインを有している。トランジスタ１７、２１のドレインは、配線層３１を介して、外側の抵抗素子５１、５３と、それぞれ、接続されている。拡散領域３６は、接地９２と接続されたトランジスタ１８、２２のソースを中心に置いて、拡散領域３５と対向するように、外側方向に、ゲート電極１８ｇ及びゲート電極２２ｇを間に挟んで、それぞれ、トランジスタ１８、２２のドレインを有している。トランジスタ１８、２２のドレインは、配線層３１を介して、外側の抵抗素子５２、５４と、それぞれ、接続されている。
【００６９】
論理回路部１ａと遅延回路部６ａとの接続は、ダミーゲート及びダミー領域が削除された分、配線層３３が短くなった他は、実施例２の遅延回路部５ａの接続と同様である。
【００７０】
半導体装置１０４の動作は、実施例２の半導体装置１０３の動作と同様である。
【００７１】
その結果、半導体装置１０４では、ダミーゲート及びダミー領域が削除されているので、実施例２の半導体装置１０３と比較して、ダミーゲート及びダミー領域が要した面積の削減が可能である。その他、半導体装置１０４は、実施例２の半導体装置１０３の効果と同様な効果を有している。
【００７２】
なお、上述の実施例２及び実施例２の変形例１は、更に次のような変形例が可能である。
【００７３】
遅延回路５のトランジスタ１７、１８、抵抗素子４５、４６で構成される遅延発生ＣＭＯＳインバータは、トランジスタ２１、２２、抵抗素子４７、４８で構成される遅延発生ＣＭＯＳインバータとの２段の構成でバッファを形成しているが、ＣＭＯＳインバータ２段の構成に限定されるものではなく、例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ等の論理ゲート、更にそれらを組み合わせた複合論理ゲートのＣＭＯＳインバータに同様に適用することが可能である。
【００７４】
また、トランジスタ１７、１８、抵抗素子５１、５２で構成される遅延発生ＣＭＯＳインバータは、トランジスタ２１、２２、抵抗素子５３、５４で構成される遅延発生ＣＭＯＳインバータとの２段の構成でバッファを形成しているが、ＣＭＯＳインバータ２段の構成に限定されるものではなく、例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ等の論理ゲート、更にそれらを組み合わせた複合論理ゲートのＣＭＯＳインバータに同様に適用することが可能である。
【００７５】
その結果、これらの変形例では、半導体装置のより高い集積化が可能となる。
【００７６】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００７７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ＜請求項５と同じ＞一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを備えた論理回路部と、前記一形状のゲート電極が、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、前記ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、一端がそれぞれ接続された前記一形状の抵抗素子の他端が接続された遅延生成部を有し、前記論理回路部の出力を前記ＣＭＯＳインバータに入力して、前記遅延生成部の一端から出力する遅延回路部とを具備し、前記一形状のゲート電極及び前記一形状の抵抗素子が所定の長さ及び幅を有し、所定の間隔で正対した配列関係を有する半導体装置。
【００７８】
（付記２）  前記配列関係は、前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの前記一形状のゲート電極で別々に形成され、前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極は互いに直線上に並列される関係を有している付記１に記載の半導体装置。
【００７９】
（付記３）  前記一形状のゲート電極は、シリサイドを有し、前記抵抗素子は、多結晶シリコンまたは非晶質シリコンを有する付記１に記載の半導体装置。
【図面の簡単な説明】
【００８０】
【図１】実施例１に係る半導体装置の構成を模式的に示す図で、図１（ａ）は半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図、図１（ｂ）は半導体装置の遅延回路及びその遅延回路部と接続される回路を示す図。
【図２】実施例１に係る半導体装置の入出力信号の波形の変化を模式的に示す図。
【図３】実施例１の変形例１に係る半導体装置の構成を模式的に示す図で、図３（ａ）は半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図、図３（ｂ）は半導体装置の遅延回路及びその遅延回路部と接続される回路を示す図。
【図４】実施例２に係る半導体装置の構成を模式的に示す図で、図４（ａ）は半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図、図４（ｂ）は半導体装置の遅延回路及びその遅延回路部と接続される回路を示す図。
【図５】実施例２の変形例１に係る半導体装置の遅延回路部及びその遅延回路部と接続される回路部のレイアウトを示す図。
【符号の説明】
【００８１】
１  論理回路
１ａ  論理回路部
２、４  バイアス回路
２ａ、４ａ  バイアス回路部
３、５  遅延回路
３ａ、５ａ、６ａ  遅延回路部
１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４  トランジスタ
１１ｇ、１２ｇ、１３ｇ、１４ｇ、１５ｇ、１６ｇ、１７ｇ、１８ｇ、１９ｇ、２０ｇ、２１ｇ、２２ｇ、２３ｇ、２４ｇ  ゲート電極
２９ｇ  ダミーゲート
３１、３２、３３  配線層
３５、３６  拡散領域
４１、４２、４５、４６、４７、４８、５１、５２、５３、５４  抵抗素子
９１  電源
９２  接地
１０１、１０２、１０３、１０４  半導体装置
Ｄ  間隔
ＶＤＤ  電源電位
ＶＳＳ  接地電位
Ｖｒｅｆ  基準電位
ΔＴ  遅延時間
【図１】
2009170842.tif 000003
【図２】
2009170842.tif 000004
【図３】
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【図４】
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【図５】
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