(57)【要約】【課題】多重経路を通じて共有メモリ領域にアクセス可能な半導体メモリ装置を提供する。【解決手段】半導体メモリ装置において、少なくとも二つ以上の共有メモリ領域は、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられている。共有レジスタ５０は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられる。スイッチング部４３０は、共有レジスタ５０を選択した共有メモリ領域のディスエーブル領域とマッチングさせるために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを共有レジスタ５０に連結する。このような装置によると、複数の共有メモリ領域に対応して一つの共有レジスタを共通に使用するので、チップサイズの増加を抑制し回路設計を単純化することができる。【選択図】  図１
2009026439.tif 000002
【特許請求の範囲】
【請求項１】
マルチプロセッサシステムへの採用に適合した半導体メモリ装置において、
前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、
前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、
前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記制御信号はモードレジスタセット信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記制御信号は拡張モードレジスタセット信号であることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記共有レジスタはコラムアドレスにより区別されるセマフォ領域とメールボックス領域を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記共有メモリ領域はＤＲＡＭセルからなり、前記共有レジスタはフリップフロップ回路からなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記共有レジスタは前記共有メモリ領域の特定ローアドレスに対応して対置的にアクセスされることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記メモリセルアレイ内には前記プロセッサのそれぞれにより専用でアクセスされる専用メモリ領域がさらに具備されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項８】
前記設定されたメモリ容量単位はメモリバンク単位であることを特徴とする請求項１に記載に半導体メモリ装置。
【請求項９】
前記スイッチング部はマルチプレクサから構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
前記拡張モードレジスタセット信号は印加されるアドレスのうちたいてい中央の２ビットにより設定される信号であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項１１】
マルチプロセッサシステムへの採用に適合した半導体メモリ装置において、
前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた第１，２，３，４共有メモリ領域と、
前記第１から第４共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、
前記共有レジスタを第１から第４共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される外部制御信号に応じて前記選択された共有メモリ領域のローデコーダーを前記共有レジスタに連結するマルチプレクサと、を具備することを特徴とする半導体メモリ装置。
【請求項１２】
前記制御信号はモードレジスタセット信号であることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記制御信号は拡張モードレジスタセット信号であることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記共有レジスタはコラムアドレスにより区別されるセマフォ領域とメールボックス領域を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
前記共有メモリ領域はＤＲＡＭセルからなり、前記共有レジスタはラッチタイプのデータ貯蔵回路からなることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１６】
前記共有レジスタは前記共有メモリ領域の特定ローアドレスに対応して対置的にアクセスされることを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記メモリセルアレイ内には前記プロセッサのそれぞれにより専用でアクセスされる専用メモリ領域がさらに具備されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１８】
前記設定されたメモリ容量単位はメモリバンク単位であることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１９】
マルチプロセッサシステムにおいて、
それぞれ設定されたタスクを行う少なくとも二つ以上のプロセッサと、
前記プロセッサのうち一つに連結され、前記プロセッサのブートコードを不揮発的に貯蔵する不揮発性半導体メモリと、
前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、
前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、
前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備える半導体メモリ装置を含むことを特徴とするマルチプロセッサシステム。
【請求項２０】
前記不揮発性半導体メモリ装置はＮＡＮＤフラッシュメモリであることを特徴とする請求項１９に記載のマルチプロセッサシステム。
【請求項２１】
前記システムは携帯用マルチメディアデバイスであることを特徴とする請求項２０に記載のマルチプロセッサシステム。
【請求項２２】
マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域を備えた半導体メモリ装置において、前記プロセッサ間のデータインターフェーシングを行う共有レジスタ運用方法は、
前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に一つの共有レジスタを準備する段階と、
前記共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域を指定するアドレスが印加される場合に前記共有レジスタが対置的にイネーブルされるようにするため、外部制御信号を受信して前記選択された共有メモリ領域のデコーダーを前記共有レジスタにスイッチングする段階と、を含むことを特徴とする半導体メモリ装置による共有レジスタ運用方法。
【請求項２３】
前記外部制御信号はモードレジスタセット信号または拡張モードレジスタセット信号であることを特徴とする請求項２２に記載の半導体メモリ装置による共有レジスタ運用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係るもので、特に多重経路を通じて共有メモリ領域がアクセスされることができる半導体メモリ装置、それによる共有レジスタ運用方法、及びこれらが適用されるマルチプロセッサシステムに関する。
【背景技術】
【０００２】
一般に、複数のアクセスポートを有する半導体メモリ素子は、マルチポートメモリといわれ、特に二つのアクセスポートを有するメモリ素子はデュアルポートメモリと称されている。典型的なデュアルポートメモリは本分野で広く公知されたもので、ランダムシーケンスでアクセス可能なＲＡＭポートとシリアルシーケンスのみでアクセス可能なＳＡＭポートを有するイメージプロセッシング用ビデオメモリである。
【０００３】
一方、後述の本発明の説明でより明確に区別されるはずだが、そのようなビデオメモリの構成とは異なり、ＳＡＭポートを持たずにＤＲＡＭセルから構成されたメモリセルアレイのうち共有メモリ領域を複数のアクセスポートを通じてそれぞれのプロセッサがアクセスできるようにするダイナミックランダムアクセスメモリを、前記マルチポートメモリと徹底に区別するために、本明細書ではマルチパスアクセス可能な半導体メモリ装置と称する。
【０００４】
今日の人間生活のユビキタス志向の趨勢に従い、人間が扱う電子システムもそれに応じて目覚しく発展されてきている。最近ではモバイル通信システム、例えば、携帯用マルチメディアプレーヤーおよびハンドヘルドフォーン、またはＰＤＡなどの電子機器においては機能及び動作実行の高速化と円滑化を図るために一つのシステム内に複数のプロセッサを採用したマルチプロセッサシステムが実現されてきた。
【０００５】
マルチプロセッサシステムに適合したメモリを開示した先行技術は、Eugene P. Matterのほかに多数により発明され、２００３年５月15日付で米国において特許公開された特許文献１に開示されている。前記先行技術は共有メモリ領域が複数のプロセッサによりアクセスされることができる技術であって、メモリアレイは第１，２，３部分からなり、前記メモリアレイの第１部分は第１プロセッサのみによりアクセスされ、前記第２部分は第２プロセッサのみによりアクセスされ、第３部分は共有メモリ領域として前記第１，２プロセッサの全部によりアクセスされる。
【０００６】
上述の先行技術とは対照的に、通常のマルチプロセッサシステムにおいてはプロセッサのブートコードが貯蔵された不揮発性メモリ、例えば、フラッシュメモリがプロセッサ当たり1個ずつ具備され、揮発性メモリとしてのＤＲＡＭもそれぞれ対応されるプロセッサごとに連結される。即ち、各プロセッサごとにＤＲＡＭ及びフラッシュメモリがそれぞれ採用された構造なので、マルチプロセッサシステムの構成が複雑で、システム実現の際に値段が上昇する。
【０００７】
そこで、本分野における従来技術として、モバイル通信ディバイスに採用できるマルチプロセッサシステムが図５のように提案された。図５は従来技術に従いマルチパスアクセスブルＤＲＡＭ（ワンＤＲＡＭ）を有するマルチプロセッサシステムの概略的ブロック図である。
図５に示したように、二つ以上のプロセッサ１００，２００を有するマルチプロセッサシステムにおいて、一つのＤＲＡＭ４００と一つのフラッシュメモリ３００が共有的に使用され、プロセッサ１００，２００間のデータインターフェースがマルチパスアクセスブルＤＲＡＭ４００を通じて実現される。図５においてフラッシュメモリ３００と直接的に連結されていない第１プロセッサ１００は前記マルチパスアクセスブルＤＲＡＭ４００を通じてフラッシュメモリ３００を間接的にアクセスすることができる。
【０００８】
ここで、前記第１プロセッサ１００は設定されたタスク、例えば、通信信号の変調及び復調を行うベースバンドプロセッサの機能を担当し、第２プロセッサ２００は通信データの処理及びゲーム、娯楽などの使用者にとって便利な機能を行うためのアプリケーションプロセッサの機能を担当し得る。しかし、前述の想定とは異なった場合に前記プロセッサの機能は互いに反対となるか或いは追加されることができる。
【０００９】
フラッシュメモリ３００は、セルアレイの構成がＮＯＲ構造を有するＮＯＲフラッシュメモリであるか、或いはセルアレイの構成がＮＡＮＤ構造を有するＮＡＮＤフラッシュメモリであることができる。このようなＮＯＲフラッシュメモリ及びＮＡＮＤフラッシュメモリはフローティングゲートを有するＭＯＳトランジスタからなったメモリセルをアレイ形態として持つ不揮発性メモリであって、電源がオフされても失われてはいけないデータ、例えば、携帯用機器のブートコード及び保存用データの貯蔵のために搭載される。
【００１０】
また、ワンＤＲＡＭ（ｏｎｅＤＲＡＭ）として名付けられたマルチパスアクセスブルＤＲＡＭ４００はプロセッサ１００，２００のデータ処理のためのメインメモリとして機能する。図５に示したように、一つのマルチパスアクセスブルＤＲＡＭ４００が互いに異なった二つのパスを通じて第１プロセッサ１００，第２プロセッサ２００によりそれぞれアクセスされるようにするため、マルチパスアクセスブルＤＲＡＭ４００の内部にはシステムバスＢ１，Ｂ２にそれぞれ対応的に連結される二つのポート６０，６１が図６に示したように具備される。しかし、複数のポート構成は単一ポートを有する通常のＤＲＡＭとは異なっていることがわかる。
【００１１】
図６は図５におけるワンＤＲＡＭ４００の動作的特徴を説明するために提示された回路の概略図である。
図６に示したように、マルチパスアクセスブルＤＲＡＭ４００内で4個のメモリ領域１０，１１，１２，１３がメモリセルアレイを構成する。例えば、Ａバンク１０は第１ポート６０を通じて第１プロセッサ１００により専用でアクセスされ、Ｃバンク１２及びＤバンク１３は第２ポート６１を通じて第２プロセッサ２００により専用でアクセスされることができる。
【００１２】
一方、Ｂバンク１１は互いに違うポートの第１ポート６０，第２ポート６１を通じて第１プロセッサ１００，第２プロセッサ２００のすべてによりアクセスされることができる。つまり、メモリセルアレイ内でＢバンク１１は共有メモリ領域として割当てられ、Ａバンク１０，Ｃバンク１２，Ｄバンク１３はそれぞれ対応されるプロセッサのみによりアクセスされる専用メモリ領域として割当てられることがわかる。前記４個のメモリ領域１０から１３はそれぞれＤＲＡＭのバンク単位で構成され、一つのバンクは例えば６４Ｍｂ、１２８Ｍｂ、２５６Ｍｂ、５１２Ｍｂ、または１０２４Ｍｂのメモリストレージを有し得る。
【００１３】
図６においてプロセッサ間のインターフェースを提供するためのインターフェース部として機能する内部レジスタ５０は第１プロセッサ１００及び第２プロセッサ２００のすべてによりアクセスされ、フリップフロップ、データラッチ、またはＳＲＡＭセルから構成される。内部レジスタ５０はセマフォ領域５１、第１メールボックス領域（ｍａｉｌ  ｂｏｘ  Ａ  ｔｏ  Ｂ）５２、第２メールボックス領域（ｍａｉｌ  ｂｏｘ  Ｂ  ｔｏ  Ａ）５３、チェックビット領域５４、及び予備領域５５に区別される。領域５１から５５は前記特定ローアドレスにより共通にイネーブルされ、印加されるコラムアドレスに従いそれぞれ個別にアクセスされる。例えば、共有メモリ領域１１の特定したロー領域１２１をさすローアドレス（１ＦＦＦ８００ｈ〜１ＦＦＦＦＦＦｈ）が印加されるとき、共有メモリ領域内の一部領域１２１はディスエーブルされ、その代わりに内部レジスタ５０がイネーブルされる。
【００１４】
プロセッシングシステム開発者に慣れた概念のセマフォ領域５１には共有メモリ領域１１に対する制御権限がライトされ、第１メールボックス領域５２，第２メールボックス領域５３には予め設定された伝送方向に従い相対プロセッサに与えるメッセージ（権限要請、フラッシュメモリの論理／物理アドレス及びデータサイズまたはデータが貯蔵される共有メモリのアドレスを示す伝送データ、またはプリチャージ命令などのような命令語）がライトされることができる。
【００１５】
コントロールユニット３０は、共有メモリ領域１１を第１プロセッサ１００，第２プロセッサ２００のうち一つに動作的に連結するパスを制御する。第１ポート６０でコントロールユニット３０に連結された信号ラインＲ１は第１プロセッサ１００でバスＢ１を通じて印加される第１外部信号を伝達し、第２ポート６１でコントロールユニット３０に連結された信号ラインＲ２は第２プロセッサ２００でバスＢ２を通じて印加される第２外部信号を伝達する。ここで、第１，２外部信号は第１ポート６０，第２ポート６１を通じてそれぞれ印加されるローアドレスストローブ信号ＲＡＳＢとライトイネーブル信号ＷＥＢ及びバンク選択アドレスＢＡを含む。コントロールユニット３０でマルチプレクサ４０，４１に連結された信号ラインＣ１，Ｃ２は共有メモリ領域１１を第１ポート６０または第２ポート６１に動作的に連結されるようにするためのパス決定信号ＭＡ，ＭＢをそれぞれ伝達するラインである。
【００１６】
図７は図６においてメモリバンクと内部レジスタ５０をアクセスするためのアドレス割当を概念的に示す図である。各バンク１０から１３が１６メガビットの容量であると仮定すると、共有メモリ領域のＢバンク１１内の２キロバイト（２ＫＢ）はディスエーブル領域として設定される。即ち、ＤＲＡＭ内の共有メモリ領域１１の任意の１行をイネーブルさせる特定ローアドレス(１ＦＦＦ８００ｈ〜１ＦＦＦＦＦＦｈ、２ＫＢサイズ＝１ローサイズ)が前記インターフェース部としての内部レジスタ５０に変更的に割当てられる。そこで、前記特定ローアドレス（１ＦＦＦ８００ｈ〜１ＦＦＦＦＦＦｈ）が印加されるとき、共有メモリ領域１１の対応される特定ワードライン１２１はディスエーブルされ、その代わりに内部レジスタ５０がイネーブルされる。
【００１７】
つまり、システム的にはダイレクトアドレスマッピング方法を用いてセマフォ領域５１とメールボックス領域５２，５３がアクセスされるようにし、ＤＲＡＭ内部的にはディスエーブルされた該当アドレスに接近する命令語を解釈してＤＲＡＭ内部のレジスタにマッピングさせるのである。従って、チップセットのメモリコントローラーはこの領域を他のメモリのセルと同一な方法によりコマンドを発生する。図７において、セマフォ領域５１、第１メールボックス領域５２、及び第２メールボックス領域５３はそれぞれ１６ビットに割当てられ、チェックビット領域５４は４ビットに割当てられることができる。
【００１８】
図６及び図７を用いて説明したような共有メモリ領域を有するワンＤＲＡＭ４００を備えた図５のマルチプロセッサシステムにおいては、各プロセッサごとにＤＲＡＭ及びフラッシュメモリがそれぞれ対応的に割当てられる必要なしに共有的に使用されるので、システムサイズの複雑性が除去され、メモリの採用個数が減少するようになる。
【００１９】
図５に示した前記マルチパスアクセスブルＤＲＡＭ４００はメモリ半導体メーカーとして世界的に有名な大韓民国の三星電子により登録製品名「ワンＤＲＡＭ」に製造されるＤＲＡＭタイプメモリの機能と実質的に類似である。そのようなワンＤＲＡＭはモバイルデバイス内で通信プロセッサとメディアプロセッサ間のデータ処理速度を顕著に増加させ得るフュージョンメモリチップである。一般に、二つのプロセッサが存在する場合に二つのメモリバッファが通常求められる。
【００２０】
しかし、ワンＤＲＡＭソリューションはプロセッサ間のデータを単一チップを通じてルーティングするので、二つのメモリバッファに対する必要性を除去することができる。デュアルポートアプローチを取り入れることにより、ワンＤＲＡＭはプロセッサ間のデータ伝送にかかる時間を非常に短縮させる。単一ワンＤＲＡＭモジュールは高性能スマートフォン及び他のマルチメディアリッチハンドセット内で少なくとも二つのモバイルメモリチップを代替することができる。プロセッサ間のデータ処理速度がより速まるに従い、ワンＤＲＡＭは消費電力を約３０％程度減少させ、必要となるチップの数を減らし、回路面積を約５０％に縮小させることができる。その結果はセルラーフォンの速度を約５倍増加させ、バッテリの寿命を長くし、ハンドセットのデザインをスリムになるようにした。
【００２１】
ワンＤＲＡＭなどのようなマルチパスアクセスブルＤＲＡＭ４００と一つのフラッシュメモリ３００を共有する図５のマルチプロセッサシステムにおいて、一つの共有メモリ領域に追加的にまた他の共有メモリ領域が図８に示したように採用される場合がある。
図８はマルチ共有メモリバンク構造において複数のレジスタが各バンクに対応配置されたものを示す従来のケースの図である。図８を参照すると、複数の共有メモリ領域１０，１１と、それに対応して複数のレジスタ５０ａ，５０ｂが対応配置されたものが図示される。
【００２２】
具体的に、Ａバンク１０内のディスエーブル領域１２１ａをアクセスしょうとするローアドレスが印加される場合、ローデコーダーＲＤ１はディスエーブル領域１２１ａをディスエーブルされるようにし、その代わりに第１レジスタ５０ａがイネーブルされるようにする。第１レジスタ５０ａはセマフォ／メールボックスを含むデータラッチ素子である。一方、Ｂバンク１１が選択され、Ｂバンク１１内のディスエーブル領域１２１ｂをアクセスしようとするローアドレスが印加される場合、ローデコーダーＲＤ２はディスエーブル領域１２１ｂをディスエーブルされるようにし、その代わりに第２レジスタ５０ｂがイネーブルされるようにする。
【００２３】
つまり、図８においては、メモリ容量の拡張のために図６のように一つの共有メモリ領域１１を有することとは異なり、二つ以上のバンクが共有メモリ領域として設計された場合である。そのようなマルチ共有メモリバンク構造において各共有メモリ領域ごとにセマフォ／メールボックス役割をするレジスタが対応的に配置されなければならないことがわかる。従って、レジスタの個数を共有メモリ領域のバンク数と同一に配置する場合にチップサイズの増加問題及び回路設計の複雑性の問題が生ずる。
【特許文献１】米国特許出願公開第２００３／００９３６２８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述のように、占有権限移譲及びプリチャージのために必要なレジスタを共有メモリ領域の数に対応して配置する従来技術の場合にはチップサイズが増加し、回路設計の複雑性が惹起される問題があった。
そこで、本発明の目的は、マルチ共有メモリ領域に対応して一つの共通レジスタを有する半導体メモリ装置を提供することにある。
【００２５】
本発明の他の目的は、レジスタの個数を最小化または減少させ得るマルチプロセッサシステム用の半導体メモリ装置を提供することにある。
本発明のまた他の目的は、共有メモリ領域のバンク個数とは無関係に、一つの共有レジスタを共通的に使用してプロセッサ間のインターフェーシングが行われることができる半導体メモリ装置及びそれに従う共有レジスタ運用方法を提供することにある。
【００２６】
本発明のまた他の目的は、チップ内のレジスタ数を単一に配置することにより、チップサイズの増加を抑制し、回路設計の単純化を図り得るマルチパスアクセス可能な半導体メモリ装置及びそれに従う共有レジスタ運用方法を提供することにある。
【課題を解決するための手段】
【００２７】
このような目的を達成するために本発明の一態様による、マルチプロセッサシステムに採用するに適合した半導体メモリ装置は、前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備える。
【００２８】
前記制御信号はモードレジスタセット信号または拡張モードレジスタセット信号であることができる。
前記共有レジスタはコラムアドレスにより区別されるセマフォ領域とメールボックス領域とを含み得る。ここで、前記共有メモリ領域はＤＲＡＭセルからなり、前記共有レジスタはフリップフロップ回路からなることができる。
【００２９】
前記共有レジスタは前記共有メモリ領域の特定ローアドレスに対応して対置的にアクセスされ、前記メモリセルアレイ内には前記プロセッサのそれぞれにより専用でアクセスされる専用メモリ領域がさらに具備されることができる。また、前記設定されたメモリ容量単位はメモリバンク単位であることができる。
前記スイッチング部はマルチプレクサから構成され、前記拡張モードレジスタセット信号は印加されるアドレスのうちたいてい中央の２ビットにより設定される信号であることができる。
【００３０】
本発明の他の態様による、マルチプロセッサシステムに採用するに適合した半導体メモリ装置は、前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた第１，２，３，４共有メモリ領域と、前記第１から第４共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、前記共有レジスタを第１から第４共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される外部制御信号に応じて前記選択された共有メモリ領域のローデコーダーを前記共有レジスタに連結するマルチプレクサと、を備える。
【００３１】
本発明のまた他の態様によるマルチプロセッサシステムは、それぞれ設定されたタスクを行う少なくとも二つ以上のプロセッサと、前記プロセッサのうち一つに連結され、前記プロセッサのブートコードを不揮発的に貯蔵する不揮発性半導体メモリと、前記マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域と、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタと、前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号に応じて、前記選択された共有メモリ領域のデコーダーを前記共有レジスタに連結するスイッチング部と、を備える半導体メモリ装置を含む。
【００３２】
前記不揮発性半導体メモリ装置はＮＡＮＤフラッシュメモリであり、前記システムは携帯用マルチメディアデバイスであることができる。
本発明のまた他の態様によると、マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域を備えた半導体メモリ装置において、前記プロセッサ間のデータインターフェーシングを行うレジスタ運用方法は、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に一つの共有レジスタを準備する段階と、前記共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域を指定するアドレスが印加される場合に前記共有レジスタが対置的にイネーブルされるようにするため、外部制御信号を受信して前記選択された共有メモリ領域のデコーダーを前記共有レジスタにスイッチングする段階と、を具備する。
（発明の効果）
【００３３】
上述のような本発明による半導体メモリ装置及びそれによる共有レジスタの運用方法によると、複数の共有メモリ領域に対応して一つの共有レジスタを共通的に使用するので、チップサイズの増加が抑制され、回路設計の単純化が保障されるとの効果がある。
【発明を実施するための最良の形態】
【００３４】
以下、本発明による半導体メモリ装置及びそれに従う共有レジスタ運用方法に関する実施例を図面に基づいて説明する。
以下において多くの特定された詳細な実施例が図面に基づき挙げられ説明されているが、これは本分野の通常の知識を有したものに本発明の徹底した理解を助けるための意図のほかに別の意図なしに説明されていることに注目されたい。しかし、本発明がこれらの特定された詳細な実施例がなくとも実施可能であることは本分野の熟練者ならば理解されるだろう。他の例、公知方法、過程、通常のＤＲＡＭ及び回路は本発明を曖昧模糊としたものにならないようにするために以下では詳しく説明されない。
【００３５】
本発明では、複数の共有メモリ領域を有するＤＲＡＭにおいて必ず必要なセマフォ／メールボックスレジスタがスイッチング動作を通じて共有的に使用される。従って、チップサイズの縮小及び設計の単純化が達成される。
図１は本発明の一実施例による半導体メモリ装置のマルチ共有メモリバンクにおいて共有レジスタを有する回路のブロック図である。
【００３６】
図１を参照すると、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域が示される。即ち、６個のバンクのうち４個は共有メモリ領域１０，１１，１２，１３で、２個は専用メモリ領域１４，１５である。一つの専用メモリ領域１４の容量は一つの共有メモリ領域１０の２倍の容量に設定されることができる。
【００３７】
前記６個のバンク１０から１５にはローデコーダーがそれぞれ対応的に配置される。即ち、６個のローデコーダー７５ａから７５ｆが前記６個のバンク１０から１５に一対一に対応設けられる。共有メモリ領域１０，１１，１２，１３の内部にはそれぞれディスエーブル領域またはデータトランスファー領域としていわれる領域１２１ａから１２１ｄが存在する。
【００３８】
アドレスバッファ４１０にアドレスが入力されると、ローアドレスは前記ローデコーダー７５ａから７５ｄに印加され、コラムアドレスはコラムデコーダー７４に印加される。
非常に重要なことは、図１において、４個の共有メモリ領域のバンクが設けられた場合でも一つの共有レジスタ５０が配置されていることである。共有レジスタ５０はスイッチング部４３０を通じて４個のローデコーダー７５ａから７５ｄに共通に連結される。ここで、共有レジスタ５０は前記プロセッサ間のデータインターフェース機能を提供するために前記メモリセルアレイの外部に位置され、ラッチタイプのデータ貯蔵回路からなされることができる。
【００３９】
そこで、Ａバンク１０が選択され、データトランスファー領域１２１ａをアクセスするためのローアドレスが印加される場合、データトランスファー領域１２１ａはディスエーブルされ、その代わりに共有レジスタ５０がイネーブルされる。一方、Ｂバンク１１が選択され、データトランスファー領域１２１ｂをアクセスするためのローアドレスが印加される場合、データトランスファー領域１２１ｂはディスエーブルされ、その代わりに共有レジスタ５０がイネーブルされる。
【００４０】
バンクアドレスによりＣバンク１２が選択され、データトランスファー領域１２１ｃをアクセスするためのローアドレスが印加される場合、データトランスファー領域１２１ｃはディスエーブルされ、その代わりに共有レジスタ５０がイネーブルされる。また、Ｄバンク１３が選択され、データトランスファー領域１２１ｄをアクセスするためのローアドレスが印加される場合、データトランスファー１２１ｄはディスエーブルされ、その代わりに共有レジスタ５０がイネーブルされる。
【００４１】
そこで、一つの共有レジスタ５０が４個の共有メモリ領域１０から１３に対応して共通に使用される。従って、チップサイズの縮小及び設計の単純化が実現される。
スイッチング部４３０は拡張モードレジスタセット（ＥＭＲＳ）回路４２０の拡張モードレジスタセット（ＥＭＲＳ）信号に応じて共有レジスタ５０を前記４個のローデコーダー７５ａから７５ｄのうち選択されたローデコーダーに連結する。
【００４２】
図１はそれぞれのバンクが５１２メガビット（Ｍｂ）の貯蔵容量を有し、６個のバンクのうち４個のバンクを共有メモリバンクに設定し、残りは第２プロセッサ２００の専用アクセス領域に設定した場合である。
そこで、共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に単一に設けられた共有レジスタ５０と、前記共有レジスタを選択された共有メモリ領域のディスエーブル領域とマッチングされるようにするために印加される制御信号（ＥＭＲＳ）に応じて前記選択された共有メモリ領域のデコーダーを共有レジスタ５０に連結するスイッチング部４３０を具備することにより、共有レジスタ５０の設置個数が最小化または減少される。
【００４３】
図２は図１による拡張モードレジスタセットに印加されるアドレス信号を説明する図であって、２ビットのバンクアドレスと１３ビットのローアドレスがフォーマットされて印加される場合を示す。ここで、予備（ｒｅｓｅｒｖｅｄ）領域となった第８アドレスビットＡ７及び第９アドレスビットＡ８に前記ＥＭＲＳ信号をローディングすることにより、４個のバンクのうち一つのバンクが選択され、そのバンクに対応されるローデコーダーがスイッチングされる。図２において参照符号ＲＡはレジスタ割当のイニシャルを意味する。一方、参照符号ＤＳ，ＴＣＳＲは通常のＥＭＲＳで指定された公知の符号である。
【００４４】
図３は図２において拡張モードレジスタセット信号による共有レジスタのバンク連結を示すテーブル図である。参照符号７Ａ，７Ｂは第９アドレスビットＡ８及び第８アドレスビットＡ７の論理状態をそれぞれ表し、７Ｃ，７Ｄはバンクと共有レジスタ間の連結状態及びディスエーブル領域のない未選択されたバンクをそれぞれ表す。
【００４５】
図３において、マルチプロセッサシステムにパワーアップ動作が行われ、第９アドレスビットＡ８及び第８アドレスビットＡ７が“００”として印加された場合、図１においてＡバンク１０の第１ローデコーダー７５ａがラインＬ１０を通して共有レジスタ５０と連結される。この場合にＢバンク１１，Ｃバンク１２，Ｄバンク１３のデータトランスファー領域１２１ｂ、１２１ｃ、１２１ｄはディスエーブルされずに正常的なメモリ領域として用いられる。
【００４６】
第９アドレスビットＡ８及び第８アドレスビットＡ７が“０１”として印加された場合、図１においてＢバンク１１の第２ローデコーダー７５ｂがラインＬ１１を通して共有レジスタ５０と連結される。この場合、Ａバンク１０，Ｃバンク１２，Ｄバンク１３のデータトランスファー領域１２１ａ，１２１ｃ，１２１ｄはディスエーブルされずに正常的なメモリ領域として用いられる。
【００４７】
第９アドレスビットＡ８及び第８アドレスビットＡ７が“１０”として印加された場合、図１においてＣバンク１２の第３ローデコーダー７５ｃがラインＬ１２を通して共有レジスタ５０と連結される。この場合、Ａバンク１０，Ｂバンク１１，Ｄバンク１３のデータトランスファ領域１２１ａ，１２１ｂ，１２１ｄはディスエーブルされずに正常的なメモリ領域として用いられる。
【００４８】
第９アドレスビットＡ８及び第８アドレスビットＡ７が“１１”として印加された場合、図１においてＤバンク１３の第４ローデコーダー７５ｄがラインＬ１３を通して共有レジスタ５０と連結される。この場合、Ａバンク１０，Ｂバンク１１，Ｃバンク１２のデータトランスファ領域１２１ａ，１２１ｂ，１２１ｃはディスエーブルされずに正常的なメモリ領域として用いられる。
【００４９】
図４は本発明の一実施例による半導体メモリ装置の具体的な回路のブロック図であって、図示の便意上一つの共有メモリ領域１０に対するマルチパスアクセシングを示す。
図４を参照すると、ローアドレスマルチプレクサ７１はＡポートのアドレスバッファから印加される出力アドレスＡ＿ＡＤＤとＢポートのアドレスバッファから印加される出力アドレスＢ＿ＡＤＤのうち一つを選択して出力する。
【００５０】
Ａバンク１０に対応連結された第１ローデコーダー７５ａはローアドレスマルチプレクサ７１の出力ロードレスに応じてローデコーディングを行う。第２ローデコーダー７５ｂは図１のＢバンク１１に対応連結され、ローアドレスマルチプレクサ７１の出力ローアドレスに応じてＢバンク１１に対するローデコーディングを行う。第３ローデコーダー７５ｃは図１のＣバンク１２に対応連結され、ローアドレスマルチプレクサ７１の出力ローアドレスに応じてＣバンク１２に対するローデコーディングを行う。第４ローデコーダー７５ｄは図１のＤバンク１３に対応連結され、ローアドレスマルチプレクサ７１の出力ローアドレスに応じてＤバンク１３に対するローデコーディングを行う。
【００５１】
図４に基づいた説明は、一つの共有メモリ領域が二つのポートのうち選択された１ポートにどんな方法により連結されるかを具体的に表している。
図４においてメモリセルアレイの外部には図１の共有レジスタ５０に相応されるレジスタ５０が配置されたことを示す。限定されるのではないが、図４に示した半導体メモリ装置は互いに独立した２個のポートを有する。プロセッサ間のインターフェースを提供するためにインターフェース部として機能する内部レジスタ５０は前記第１プロセッサ１００及び第２プロセッサ２００のすべてによりアクセスされ、フリップフロップ、データラッチ、またＳＲＡＭセルから構成される。内部レジスタ５０は、図７に示したように、セマフォ領域５１、第１メールボックス領域（ｍａｉｌ  ｂｏｘ  Ａ  ｔｏ  Ｂ）５２、第２メールボックス領域（ｍａｉｌ  ｂｏｘ  Ｂ  ｔｏ  Ａ）５３、チェックビット領域５４、及び予備領域５５に区別される。
【００５２】
共有メモリ領域１０を中心にＡポート用第２マルチプレクサ４０とＢポート用第２マルチプレクサ４１が互いに対称的に配置され、入出力センスアンプ及びドライバ２２と入出力センスアンプ及びドライバ２３が互いに対称的に配置される。共有メモリ領域１０内で一つのアクセストランジスタＡＴとストレージキャパシタＣからなるＤＲＡＭセル４は単位メモリ素子を形成する。ＤＲＡＭセル４は複数のワードラインと複数のビットラインの交差点に連結されてマトリックス形態のバンクアレイをなす。
【００５３】
図４に示したワードラインＷＬはＤＲＡＭセル４のアクセストランジスタＡＴのゲートと第１ローデコーダー７５ａ間に配置される。第１ローデコーダー７５ａはローアドレスマルチプレクサ７１の出力ローアドレスに応じてローデコーディング信号を生成し、これをワードラインＷＬまたはレジスタ５０に印加する。ビットライン対を構成するビットラインＢＬｉはアクセストランジスタＡＴのドレインとコラム選択トランジスタＴ１に連結される。
【００５４】
相補ビットラインＢＬＢｉはコラム選択トランジスタＴ２に連結される。ビットライン対ＢＬｉ，ＢＬＢｉに連結されたＰ型ＭＯＳトランジスタＰ１，Ｐ２とＮ型ＭＯＳトランジスタＮ１，Ｎ２はビットラインセンスアンプを構成する。センスアンプ駆動用トランジスタＰＭ１，ＮＭ１は駆動信号ＬＡＰＧ，ＬＡＮＧをそれぞれ受信してビットラインセンスアンプ５を駆動する。コラム選択トランジスタＴ１，Ｔ２からなるコラム選択ゲート６はコラムデコーダー７４のコラムデコーディング信号を伝達するコラム選択ラインＣＳＬに連結される。コラムデコーダー７４はコラムアドレスマルチプレクサ７０の選択コラムアドレスＳＣＡＤＤに応じてコラムデコーディング信号をコラム選択ライン及びレジスタ５０に印加する。
【００５５】
図４においてローカル入出力ライン対ＬＩＯ，ＬＩＯＢは第１マルチプレクサ７と連結される。第１マルチプレクサ（Ｆ−ＭＵＸ）７を構成するトランジスタＴ１０，Ｔ１１がローカル入出力ライン制御信号ＬＩＯＣによりターンオンされるとき、ローカル入出力ライン対ＬＩＯ，ＬＩＯＢはグローバル入出力ライン対ＧＩＯ，ＧＩＯＢと連結される。そこで、データのリード動作モードではローカル入出力ライン対ＬＩＯ，ＬＩＯＢに現れるデータが前記グローバル入出力ライン対ＧＩＯ，ＧＩＯＢに伝達される。一方、反対にデータのライト動作モードでは前記グローバル入出力ライン対ＧＩＯ，ＧＩＯＢに印加されたライトデータが前記ローカル入出力ライン対ＬＩＯ，ＬＩＯＢに伝達される。ここで、ローカル入出力ライン制御信号ＬＩＯＣはローデコーダー７５ａから出力されるデコーディング信号に応じて生成される信号であることができる。
【００５６】
コントロールユニット３０から出力されるパス決定信号（ＭＡ）が活性化状態である場合、前記グローバル入出力ライン対ＧＩＯ，ＧＩＯＢに伝達されたリードデータは第２マルチプレクサ４０を通して入出力センスアンプ及びドライバ２２に伝達される。入出力センスアンプ２２は今までのデータ経路を通じて伝達されるに従い、レベルの微弱になったデータを再度増幅する役割を担当する。入出力センスアンプ２２から出力されたリードデータはマルチプレクサ及びドライバ２６を通じて第１ポート６０−１に伝達される。一方、この場合、パス決定信号ＭＢは非活性化状態なので、第２マルチプレクサ４１はディスエーブルされる。従って、共有メモリ領域１０に対する第２プロセッサ２００のアクセス動作は遮断される。しかし、この場合に第２プロセッサ２００は第２ポート６１−１を通じて共有メモリ領域１１のほかの専用メモリ領域１２，１３をアクセスすることができる。
【００５７】
コントロールユニット３０から出力されるパス決定信号ＭＡが活性化状態である場合、第１ポート６０−２を通じて印加されるライトデータはマルチプレクサ及びドライバ２６、入出力センスアンプ及びドライバ２２、そして第２マルチプレクサ４０を順次経て前記グローバル入出力ライン対ＧＩＯ，ＧＩＯＢに伝達される。第１マルチプレクサ（Ｆ−ＭＵＸ）７が活性化されると、前記ライトデータはローカル入出力ライン対ＬＩＯ，ＬＩＯＢに伝達されて、選択されたメモリセル４に貯蔵される。
【００５８】
図４に示した出力バッファ及びドライバ６０−１と入力バッファ６０−２は図６の第１ポート６０に対応されるかまたは含まれる。また、入出力センスアンプ及びドライバが２個（２２，２３）だけ配置される。第２マルチプレクサ４０，４１は２個のプロセッサが同時に共有メモリ領域１１のデータをアクセスする場合を防止するため、互いに相補的動作を有していることがわかる。
【００５９】
第１プロセッサ１００，第２プロセッサ２００はアクセス動作のときにグローバル入出力ライン対ＧＩＯ，ＧＩＯＢとメモリセル４間に存在する回路素子及びラインを共通に使用し、各ポートで第２マルチプレクサ４０，４１までの入出力関連回路素子及びラインを独立的に使用する。
詳しくは、共有メモリ領域１１のグローバル入出力ライン対ＧＩＯ，ＧＩＯＢと、前記グローバル入出力ライン対と動作的に連結されるローカル入出力ライン対ＬＩＯ，ＬＩＯＢと、前記ローカル入出力ライン対とはコラム選択信号ＣＳＬにより動作的に連結されるビットライン対ＢＬ，ＢＬＢと、前記ビットライン対ＢＬ，ＢＬＢに設けられてビットラインのデータを感知増幅するビットラインセンスアンプ５と、ビットラインＢＬにアクセストランジスタＡＴが連結されたメモリセル４とは、第１ポート６０，第２ポート６１を通じてそれぞれ第１プロセッサ１００，第２プロセッサ２００により共有されることに注目されたい。
【００６０】
上述したように、図４に示したような細部の構成を有する本発明の半導体メモリ装置によりプロセッサ１００，２００間のデータインターフェーシング機能が達成される。インターフェース部として機能する内部レジスタ５０を活用することにより、プロセッサ１００，２００は共通にアクセス可能な共有メモリ領域を通じてデータ通信を行い、アクセス権限の移譲の際にプリチャージスキップ問題も解決することができる。
【００６１】
重要なことは、本発明の目的を達成するために、単一の共有レジスタ５０を配置し、スイッチング部として機能するマルチプレクサ４３０のマルチプレクシング動作により共有レジスタ５０は４個のローデコーダー７５ａから７５ｄのうち選択された一つのローデコーダーに連結される。そして、マルチプレクサ４３０の制御は拡張モードレジスタセット回路４２０の出力信号Ｓ０，Ｓ１により行われる。出力信号Ｓ０，Ｓ１は拡張モードレジスタ回路４２０が印加されるアドレスのうちたいてい中央の２ビットＡ８，Ａ７を受けて生成した信号である。図面においてマルチプレクサ４３０は４入力マルチプレクサであるが、思案に従い増減可能なのは勿論のことである。
【００６２】
マルチプロセッサシステム内のプロセッサによりそれぞれ違うポートを通じて共有的にアクセスされ、メモリセルアレイの一部に予め設定されたメモリ容量単位に割当てられた少なくとも二つ以上の共有メモリ領域を備えた半導体メモリ装置において、前記プロセッサ間のデータインターフェーシングを行うレジスタ運用方法は以下のようである。
【００６３】
まず、前記共有メモリ領域内のディスエーブル領域に対応して前記メモリセルアレイの外部に一つの共有レジスタを準備する。その後、前記共有メモリ領域のうち選択された共有メモリ領域のディスエーブル領域を指定するアドレスが印加される場合、前記共有レジスタが対置的にイネーブルされるようにするためにモードレジスタセットまたは拡張モードレジスタセットなどのような外部制御信号を受信して、前記選択された共有メモリ領域のデコーダーを前記共有レジスタにスイッチングする。従って、マルチ共有メモリバンク構造においても一つの共有レジスタだけを備えてワンＤＲＡＭの動作を実現することができる。
【００６４】
本発明が適用されるマルチプロセッサシステムにおいてプロセッサの個数は３個以上に拡張されることができる。前記マルチプロセッサシステムのプロセッサはマイクロプロセッサ、ＣＰＵ、デジタル信号プロセッサ、マイクロコントローラー、縮小命令セットコンピューター、複合命令セットコンピューター、またはそれらと類似なものであることができる。しかし、システム内のプロセッサの個数により本発明の範囲が制限されるのではない。付加すれば、本発明の範囲はプロセッサが同一または違った場合にプロセッサのある特別な組み合わせに限定されない。
【００６５】
上述の説明では本発明の実施例を主にして図面に基づき例を挙げて説明したが。本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明が属する分野の当業者には明らかなことである。例えば、思案の異なった場合に本発明の技術的思想を外れない限り、スイッチング部の細部的変更及び共有メモリバンクの構成、または回路構成及びアクセス方法を多様に変形または変更できるのは勿論のことである。
【００６６】
例えば、６個のメモリ領域のうち２個を共有メモリ領域に、残りの４個を専用メモリ領域に指定するか、或いは３個のメモリ領域を共有メモリ領域に設定することができる。また、２個のプロセッサを使用するシステムの場合を主にして例を挙げたが、３個以上のプロセッサがシステムに採用される場合に一つのＤＲＡＭに３個以上のポートを設け、特定なタイムに３個中の一つのプロセッサが設定された共有メモリをアクセスするようにすることができる。そして、ＤＲＡＭの場合が挙げられたがここに限定されず、ＳＲＡＭ及び不揮発性メモリなどでも本発明の技術的思想を拡張することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施例による半導体メモリ装置のマルチ共有メモリバンクにおいて共有レジスタを有する回路についての説明図である。
【図２】図１による拡張モードレジスタセットに印加されるアドレス信号についての説明図である。
【図３】図２に従い拡張モードレジスタセット信号による共有レジスタのバンク連結のテーブルについての説明図である。
【図４】本発明の一実施例による半導体メモリ装置において一つの共有メモリ領域に対するマルチパスアクセシングを示す説明図である。
【図５】従来のマルチプロセッサシステムの概略を示す説明図である。
【図６】図５のワンＤＲＡＭの回路についての説明図である。
【図７】図６のメモリバンクとレジスタをアクセスするためのアドレス割当を示す説明図である。
【図８】従来のマルチ共有メモリバンク構造において複数のレジスタが各バンクに対応配置されたことを示す説明図である。
【符号の説明】
【００６８】
１０：共有メモリ領域（Ａバンク）、１１：共有メモリ領域（Ｂバンク）、１２：共有メモリ領域（Ｃバンク）、１３：共有メモリ領域（Ｄバンク）、５０：共有レジスタ、４３０：スイッチング部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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