(57)【要約】      （修正有）【課題】スイッチング装置において、電圧モードまたは電流モードのスイッチングレギュレータにかかわらず、いつ逆電流の状態が生じるかを予測することができる方法を提供する。【解決手段】逆電流低減技法が、ＰＷＭ信号と、スイッチングレギュレータの出力信号と、供給電圧とを取り入れて、逆電流の流れの開始を知らせるためのロジック信号を出力する回路、および出力に位置するＰＭＯＳバッファのオン／オフを制御するためのロジック信号を出力するＯＲゲートを実装することによって実現される。【選択図】図６Ｂ
2009247202.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング・レギュレータ・システムにおける逆電流低減装置であって、
・ＤＣ−ＤＣ出力段の典型的な要素であるインダクタ、
・オン時に前記インダクタを充電する第１のトランジスタ、
・オン時に前記インダクタを放電させる第２のトランジスタ、および
・前記第２のトランジスタのオンおよびオフを制御する信号を出力するインテリジェント・タイミング・ブロック
を備えた逆電流低減装置。
【請求項２】
前記インテリジェント・タイミング・ブロックが、
・第１の論理ブロックに固有信号を発し、前記第２のトランジスタのオン時間を決定するタイマブロック、および
・前記タイマブロックから前記固有信号を受信し、前記第２のトランジスタをオフまたはオンにする第１の論理ブロック
を備えた請求項１に記載のスイッチング・レギュレータ・システムにおける逆電流低減装置。
【請求項３】
前記タイマブロックが、
・入力供給電圧を受け、供給端子を介し、該入力供給電圧を、対応する供給電流に変換する第１の検出手段、
・監視手段の出力に接続され、前記第２のトランジスタをオフするための信号を出力し、さらに第１および第２のスイッチを制御する第２の論理ブロック手段、
・第１の端子が前記第１の検出手段の前記供給端子に接続され、第２の端子が、監視手段の入力端子と、キャパシタの第１の端子と、第２の論理ブロックの第１の出力と、第２のスイッチの第１の端子とが共通に接続された共通ノードに接続され、第３の端子である制御端子が前記第２の論理ブロックの前記第２の端子に接続された、３つの端子を有する第１のスイッチ、
・前記入力供給電圧およびＤＣ−ＤＣ出力電圧を受け、対応する吸い込み電流に変換して吸い込み端子から出力する第２の検出手段、
・第１の端子が、監視手段の入力端子と、キャパシタの第１の端子と、第２の論理ブロックの第１の出力と、前記第１のスイッチの第２の端子とが共通に接続された共通ノードに接続され、第２の端子が前記第２の検出手段の前記吸い込み端子に接続され、第３の端子である制御端子が前記第２の論理ブロックの第３の端子に接続された、３つの端子を有する第２のスイッチ、
・前記第１および第２のスイッチに接続され、前記第１の検出ブロックから供給電流を受け、電荷を蓄える蓄電手段、および
・基準電圧および前記蓄電手段に接続され、前記基準電圧に対する前記蓄電手段の電位を監視し、前記蓄電手段の電位が前記基準電圧よりも高い場合または低い場合に、前記第２の論理ブロックに固有信号を出力する監視手段
を備えた請求項２に記載のスイッチング・レギュレータ・システムにおける逆電流低減装置。
【請求項４】
前記第１および第２の検出手段が、電圧−電流変換器を含む請求項３に記載のスイッチング・レギュレータ・システムにおける逆電流低減装置。
【請求項５】
前記蓄電手段が、キャパシタを含む請求項３に記載のスイッチング・レギュレータ・システムにおける逆電流低減装置。
【請求項６】
前記監視手段が、比較器を含む請求項３に記載のスイッチング・レギュレータ・システムにおける逆電流低減装置。
【請求項７】
前記第１の論理ブロックが、論理ＯＲゲートである請求項２に記載のスイッチング・レギュレータ・システムにおける逆電流低減装置。
【請求項８】
スイッチング・レギュレータ・システムにおいて生じる逆電流を低減する方法であって、
・典型的なＤＣ−ＤＣ出力段の出力インダクタを、ＰＷＭ信号入力の時間に等しい時間にわたって第１のトランジスタによって充電するステップ、および
・前記第１のトランジスタによって最初に充電された電流の量と同じ量の電流を放電するために必要な時間に等しい時間にわたって、前記インダクタを第２のトランジスタにより放電するステップ
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
スイッチング装置は、今や、この地球のほとんどあらゆる場所で使用されている。その主な理由は、そのような装置の電力消費の少なさ、および寿命の長さにある。スイッチング装置の例は、スイッチングレギュレータおよびＤ級電力増幅器である。
【背景技術】
【０００２】
スイッチングレギュレータは、（１）不連続電流モード（ＤＣＭ）および（２）連続電流モード（ＣＣＭ）という２つのモードにて動作する。しかしながら、たとえスイッチングレギュレータがＣＣＭで動作するように設計されていても、負荷条件が小さいとき、スイッチングレギュレータは、ＤＣＭへと移行する場合がある。両モードの動作について、以下の段落で説明する。
【０００３】
スイッチングレギュレータを設計するとき、大部分の時間が同期スイッチングに使用される。同期スイッチングは、効率を改善することができる２つのパワースイッチ（図１Ａおよび１Ｂを参照）を使用する。図１Ａの２つのパワースイッチが、Ｐ１およびＮ１である一方で、図１Ｂの２つのパワースイッチは、それぞれＰ２およびＮ２である。効率によって電池の寿命が決定される携帯デバイスにおいて、効率は、きわめて重要な因子である。
【０００４】
しかしながら、軽負荷状態が、同期スイッチングレギュレータが使用されるときに問題となる。スイッチングレギュレータは、たとえ負荷状態が軽くても、常にＣＣＭ動作のままである。図２Ａ、２Ｂ、および２Ｃを参照すると、出力キャパシタから流れ戻る逆電流（インダクタの負の電流）が存在することに注目できる。図示のとおり、この現象は、バックおよびブーストのどちらのモードにおいても生じる。この逆電流または「常時ＣＣＭ」動作が、スイッチングレギュレータに、以下の段落において説明される深刻な問題を引き起こす可能性がある。
【０００５】
逆電流に関係する一般的な問題の１つは、軽負荷状態の際に、たとえ同期スイッチングが使用されても、効率が悪影響を受ける点にある。他の問題は、ブーストコンバータが、「常時ＣＣＭ」動作を使用するとき、逆電流ゆえに、きわめて高い出力電圧への昇圧を行うことができない点にある。ブーストコンバータが高い出力電圧を達成するためには、（ＣＣＭにおいて）きわめて高いデューティサイクルを有する必要がある。しかしながら、これは、不安定へと移行する危険を高める（ブーストコンバータの限界）。したがって、ブースト・レギュレータは、通常は、高い出力電圧を達成するためにＤＣＭにて動作することができる非同期スイッチングにて設計される。結果として、非同期スイッチングが使用されるため、効率を高くすることができない。
【０００６】
同期スイッチングレギュレータを使用するときの逆電流または常時ＣＣＭ動作の問題を解決するために、逆電流の検出が設計される。従来から使用されている方法は、逆電流を検出する比較器を設計することである（あるいは、小さな電圧オフセットでの０Ｖ検出）。これが、バックおよびブーストのそれぞれの構成について図３Ａおよび図３Ｂに示されているとおりである。図３Ｂを参考として使用すると、逆電流検出用の比較器ＲＤＥＴが、ＰＭＯＳトランジスタＰ２の端子をまたぐ電位を監視するために使用されている。すなわち、基本的には、ＰＭＯＳトランジスタＰ２を通る電流の流れの方向が監視される。逆電流の状態が生じると、ＰＭＯＳトランジスタＰ２をまたぐ電位差が、電流が負荷に向かって順方向に流れている時の初期状態に対し、反対の極性になる。そのような状態が生じると、ＲＤＥＴがＰＭＯＳトランジスタＰ２をオフにするための信号を出力し、さらなる逆電流の流れを停止させる。同じ原理が、（図３Ａに示されているような）バックコンバータに使用されるＲＤＥＴの動作にも当てはまる。
【０００７】
しかしながら、逆電流を検出するためにこのような比較器を実装することは、以下に述べる多数の理由ゆえに、きわめて困難でありうる。
【０００８】
電力ＮＭＯＳトランジスタＮ１（図３Ａ）および電力ＰＭＯＳトランジスタＰ２（図３Ｂ）のオン抵抗を、あまり小さくすることができない。なぜならば、これらをまたぐ小さな電圧を検出することが難しいためである。さらに、オン抵抗が小さいということは、逆電流が上手く検出されるまでに、逆電流がきわめて大きくなる必要があることを意味する。しかしながら、検出を容易にすべくＮＭＯＳまたはＰＭＯＳのオン抵抗を意図的に大きくすることは、効率に悪影響（より大きなオン抵抗によるより大きな電位低下ゆえに、電力損失がより大きくなるため）を及ぼすため、賢明な処置ではない。
【０００９】
他の代案は、より容易な検出のために、リップル電流の振幅がより大きくなる（インダクタ電流の変化速度がより速くなる）ようにインダクタのサイズを小さくすることである。しかしながら、電流リップルがより大きくなるということは、電力デバイスへの電流ストレスがより大きくなることを意味する。したがって、より大きくなるピーク電流に対処するために、電力デバイスのサイズを大きくする必要がある。これも、良好な方法ではない。
【００１０】
この方法についての他の問題は、スイッチングノードの電圧振幅が大きくなる点にある。これが、比較器の入力へと過剰な雑音を生じる。時に、誤った検出信号を生じさせることにもなる。
【００１１】
高速な比較器が、とくにはスイッチング周波数の高いレギュレータにおいて必要である。ＮＭＯＳトランジスタＮ１（図３Ａ）またはＰＭＯＳトランジスタＰ２（図３Ｂ）のオン時間が、低速な比較器でうまく検出できるよりも早いわずかに数百ナノ秒のオンとなるまで、短くなる可能性がある。
【００１２】
ブーストコンバータ（図３Ｂ）においては、出力電圧が入力電圧よりも高い。したがって、検出用の比較器は、高電圧での絶縁破壊に対する保護のために、レベルシフタまたは保護回路を有する必要がある。そのような回路の追加も、検出の速度を低下させる。
【００１３】
図４が、従来技術ＵＳ２００６／０１１３９８０による電源制御のための回路の図である。この回路は、逆電流の状態が生じた回数を検出する逆電流検出システムからなっている。そのような検出の回数が所定の回数に達すると、回路が、スイッチング装置（例えば、スイッチングレギュレータ、Ｄ級電力増幅器、など）をオフにするための信号を送信する。その結果、逆電流の状態が一時的に停止される。この方法における問題は、逆電流の状態の発生を許容しており、所定の回数のヒットが生じた後でのみスイッチング装置をオフにする点にある。
【００１４】
本発明は、上述の問題を解決することを意図しており、本発明の目的は、いつ逆電流が生じるかを予測し、逆電流が回路へと流れることがないようにバック・コンバータ・デザインのＮＭＯＳまたはブースト・コンバータ・デザインのＰＭＯＳをオフにすることによって、スイッチング装置の回路素子に保護を提供することにある。本発明は、バック−ブーストコンバータへも適用可能である。
【発明の概要】
【００１５】
本発明の目的は、スイッチング装置において、電圧モードまたは電流モードのスイッチングレギュレータにかかわらず、いつ逆電流の状態が生じるかを予測できる方法を提供することにある。
【００１６】
本発明によれば、逆電流低減技法が、ＰＷＭ信号と、スイッチングレギュレータの出力信号と、供給電圧とを取り入れて、逆電流の流れの開始を知らせるためのロジック信号を出力する回路、および出力に位置するＰＭＯＳバッファのオン／オフを制御するためのロジック信号を出力するＯＲゲートを実装することによって実現される。
【００１７】
バックコンバータにおいては、ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１のオン時間の間に形成される関係を、容易に得ることができる。この関係によって、ＮＭＯＳトランジスタＮ１を通って流れる電流が、いつ逆方向に流れ始めるかの予測をすることができる。
【００１８】
ブーストコンバータにおいては、ＮＭＯＳトランジスタＮ２およびＰＭＯＳトランジスタＰ２のオン時間の間に形成される関係を、容易に得ることができる。この関係によって、ＰＭＯＳトランジスタＰ２を通って流れる電流が、いつ逆方向に流れ始めるかの予測をすることができる。
【００１９】
本発明は、大きなマスク領域を占めることがなく、あるいは複雑な設計を必要とすることがない。また、同期スイッチングを使用し、逆電流の可能性を有しているあらゆる種類のスイッチングレギュレータへと適用可能である。
【図面の簡単な説明】
【００２０】
【図１Ａ】同期バックコンバータの構成の典型的な出力段の従来技術の図である。
【図１Ｂ】同期ブーストコンバータの構成の典型的な出力段の従来技術の図である。
【図２Ａ】同期バックコンバータの構成の典型的な出力段の従来技術の図であり、順電流および逆電流の方向を示している。
【図２Ｂ】同期ブーストコンバータの構成の典型的な出力段の従来技術の図であり、順電流および逆電流の方向を示している。
【図２Ｃ】ＤＣＭ動作時の典型的なインダクタ電流波形の従来技術の図であり、逆電流に斜線が付けられている。
【図３Ａ】同期バックコンバータの構成の典型的な出力段の従来技術の図であり、逆電流検出回路の従来技術の実装を備えている。
【図３Ｂ】同期ブーストコンバータの構成の典型的な出力段の従来技術の図であり、逆電流検出回路の従来技術の実装を備えている。
【図４】逆電流検出システムを実装しているＵＳ２００６０１１３９８０Ａ１の従来技術の図である。
【図５Ａ】電圧モード・スイッチング・レギュレータの典型的な構成を示すブロック図である。
【図５Ｂ】電流モード・スイッチング・レギュレータの典型的な構成を示すさらに別のブロック図である。
【図６Ａ】本発明による第１の好ましい実施形態を備えた同期ブーストコンバータの典型的な出力段を示している。
【図６Ｂ】本発明による第２の好ましい実施形態を備えた同期ブーストコンバータの典型的な出力段を示している。
【図６Ｃ】本発明による第３の好ましい実施形態を備えた同期ブーストコンバータの典型的な出力段を示している。
【図７】本発明にもとづく選択された重要ノードの波形を示している。
【図８】ＣＣＭ動作のもとで使用される場合について、本発明にもとづく選択された重要ノードの波形を示している。
【図９Ａ】第４の好ましい実施形態にもとづく同期ブーストコンバータのためのタイマの一般的な実装を示している。
【図９Ｂ】第５の好ましい実施形態にもとづく同期ブーストコンバータのためのタイマの回路の実装の一例を示している。
【図９Ｃ】本発明にもとづく選択された重要ノードの波形を示している。
【図１０Ａ】本発明による第６の好ましい実施形態を備えた同期バックコンバータの典型的な出力段を示している。
【図１０Ｂ】本発明による第７の好ましい実施形態を備えた同期バックコンバータの典型的な出力段を示している。
【図１０Ｃ】本発明による第８の好ましい実施形態を備えた同期バックコンバータの典型的な出力段を示している。
【図１１】本発明にもとづく選択された重要ノードの波形を示している。
【図１２】ＣＣＭ動作のもとで使用される場合について、本発明にもとづく選択された重要ノードの波形を示している。
【図１３Ａ】第９の好ましい実施形態にもとづく同期バックコンバータのためのタイマの一般的な実装を示している。
【図１３Ｂ】第１０の好ましい実施形態にもとづく同期バックコンバータのためのタイマの回路の実装の一例を示している。
【図１３Ｃ】本発明にもとづく選択された重要ノードの波形を示している。
【発明を実施するための形態】
【００２１】
図５Ａは、本発明が典型的に使用される電圧モード・スイッチング・レギュレータの典型的な構成を示すブロック図である。図５Ｂも、本発明を使用することができる電流モード・スイッチング・レギュレータの典型的な構成を示す別のブロック図である。図５Ａに示されているとおり、ＤＣ−ＤＣコントローラが、どれだけの時間にわたって電力トランジスタをオンおよびオフにするかを決定するためのＰＷＭ信号ＰＷＭＯを生成する。ＤＣ−ＤＣコンバータブロック１０１に、電圧モード・スイッチング・レギュレータ・システムに関して、本発明の実装例を示す。
【００２２】
図６Ａは、ＤＣ−ＤＣコンバータブロック１０１に実装された本発明による第１の好ましい実施形態１０４を備えた同期ブーストコンバータの典型的な出力段を示している。第１の好ましい実施形態を、インテリジェント・タイミング・ブロック１０４と呼ぶ。ブロック１０４は、ＰＭＯＳ  Ｍ２のオンおよびオフ状態を制御するために、ドライバ１０７の入力へと信号を出力する。ブロック１０４は、ＶＯＵＴ信号またはスイッチングノード信号ＬＸ、電源電圧ＶＢ、ならびにＰＷＭ信号ＰＷＭＯまたはその派生物（例えば、反転させたＰＷＭＯ、遅延させたＰＷＭＯ、など）のいずれかを、入力として得る。ブロック１０４は、これらの入力を処理して、逆電流の発生を防止するようにＰＭＯＳ  Ｍ２をオンまたはオフにする。本発明による第１の実施形態の典型的な動作は、以下のように説明される。
【００２３】
ＰＷＭ信号ＰＷＭＯが、Highである場合：
以下の説明は、図６Ａおよび図７の選択された重要波形を参照する。ドライバ１０６の出力信号は、ドライバ１０６の入力に等しくなる。したがって、ＮＭＯＳ  Ｍ１のゲート端子ＮＧＡＴＥは、Highになる。その結果、ＮＭＯＳ  Ｍ１はオンになる。ＮＭＯＳ  Ｍ１がオンである期間を、ＮＴＯＮ期間と称する。同時に、インテリジェント・タイミング・ブロック１０４は、ドライバ１０７の入力も同様にHighであるように構成されている。結果として、このドライバの出力がHighとなることで、ＰＭＯＳ  Ｍ２のゲート端子ＰＧＡＴＥがHighになる。したがって、ＰＭＯＳ  Ｍ２はオフになる。結果として、この時間の間、インダクタ１０５が充電される（電流が増加する）。
【００２４】
ＰＷＭ信号ＰＷＭＯが、Lowである場合：
以下の説明は、図６Ａおよび図７に示されているとおりの選択された重要波形を参照する。ドライバ１０６の出力信号は、ドライバ１０６の入力に等しくなる。したがって、ＮＭＯＳ  Ｍ１のゲート端子は、Lowになる。その結果、ＮＭＯＳ  Ｍ１はオフになる。同時に、インテリジェント・タイミング・ブロック１０４は、ドライバ１０７の入力も同様にLowであるように構成されている。結果として、ドライバ１０７の出力がLowとなることで、ＰＭＯＳ  Ｍ２のゲート端子がLowになる。したがって、ＰＭＯＳ  Ｍ２はオンになる。ＰＭＯＳ  Ｍ２がオンである期間を、ＰＴＯＮ期間と称する。この時間の間、インダクタ１０５が放電される（電流が減少する）。
【００２５】
或る時間（このタイミングについては、さらに後述）の後に、ブロック１０４が、Highを出力する。その結果、ドライバ１０７の入力がドライバ１０７の出力に等しく、したがってＰＧＡＴＥが、Highになる。その結果、ＰＭＯＳ  Ｍ２がオフになる。このオフ時間の間、ＮＭＯＳ  Ｍ１およびＰＭＯＳ  Ｍ２は、どちらもオフである。この状態は、不感時間として知られている。インダクタに残る電流が、寄生ダイオードを通って放電される。ＰＭＯＳ  Ｍ２は、ＰＷＭ信号ＰＷＭＯが再びHighとなって、ＮＭＯＳ  Ｍ１を再びオンにするまでは、オフのままである。
【００２６】
図６Ｂが、本発明による第２の好ましい実施形態を示している。本発明は、以下の構成要素、すなわちＰＭＯＳ  Ｍ２のオン時間を決定するタイマ１０２および論理ブロック１０３からなっている。これら２つの構成要素が共同で、インテリジェント・タイミング・ブロック１０４を構成している。次に、本発明による第２の好ましい実施形態の動作を説明する。
【００２７】
ＰＷＭ信号ＰＷＭＯが、Highである場合：
以下の説明は、図６Ｂおよび図７に示されているとおりの選択された重要波形を参照する。ドライバ１０６の出力信号は、ドライバ１０６の入力に等しくなる。したがって、ＮＭＯＳ  Ｍ１のゲート端子は、Highになる。その結果、ＮＭＯＳ  Ｍ１はオンになる。ＮＭＯＳ  Ｍ１がオンである期間は、ＮＴＯＮに等しい。同時に、インテリジェント・タイミング・ブロック１０４は、ドライバ１０７の入力も同様にHighであるように構成されている。結果として、このドライバの出力がHighとなることで、ＰＭＯＳ  Ｍ２のゲート端子がHighになる。したがって、ＰＭＯＳ  Ｍ２はオフになる。結果として、この時間の間、インダクタ１０５が充電される（電流が増加する）。
【００２８】
ＰＷＭ信号ＰＷＭＯが、Lowである場合：
以下の説明は、図６Ｂおよび図７の選択された重要波形を参照する。ドライバ１０６の出力信号は、ドライバ１０６の入力に等しくなる。したがって、ＮＭＯＳ  Ｍ１のゲート端子は、Lowになる。その結果、ＮＭＯＳ  Ｍ１はオフになる。同時に、インテリジェント・タイミング・ブロック１０４は、ドライバ１０７の入力も同様にLowであるように構成されている。結果として、ドライバ１０７の出力がLowとなることで、ＰＭＯＳ  Ｍ２のゲート端子がLowになる。したがって、ＰＭＯＳ  Ｍ２はオンになる。ＰＭＯＳ  Ｍ２がオンである期間は、ＰＴＯＮに等しい。この時間の間、インダクタ１０５が放電される（電流が減少する）。
【００２９】
ノードＰＴＩＭＥにおけるデフォルト信号は、Lowまたは第１の固有信号ＳＡである。タイマ１０２が、或る時間（このタイミングについては、さらに後述）の後に、ノードＰＴＩＭＥを介してHighまたは固有信号ＳＢを与える。ＰＴＩＭＥがHighとなり、あるいはＳＢを受け取ることで、結果として、論理ブロック１０３の出力がHighになる。その結果、ドライバ１０７の入力がドライバ１０７の出力に等しく、したがってＰＧＡＴＥが、Highになる。その結果、ＰＭＯＳ  Ｍ２がオフになる。このオフ時間の間、ＮＭＯＳ  Ｍ１およびＰＭＯＳ  Ｍ２は、どちらもオフである。この状態は、不感時間として知られている。インダクタに残る電流が、寄生ダイオードを通って放電される。ＰＭＯＳ  Ｍ２は、ＰＷＭ信号ＰＷＭＯが再びHighとなって、ＮＭＯＳ  Ｍ１を再びオンにするまでは、オフのままである。
【００３０】
図６Ｃが、本発明による第３の好ましい実施形態を示している。論理ブロック１０３を、ＯＲゲートを使用して実現することができる。
【００３１】
上記は、ＤＣＭ動作の場合である。ＣＣＭ動作のもとで、本発明は、いかなる望ましくない影響も生じない。説明は、以下のとおりである。
【００３２】
図６Ｂおよび図８を参照すると、タイマ１０２がHighを与えるよりも前にＮＭＯＳ  Ｍ１が再びオンになる場合、ＮＭＯＳ  Ｍ１およびＰＭＯＳ  Ｍ２の両方がオフになる場合が存在しない（不感時間がない）。さらに、ＣＣＭ動作において、逆電流が生じない。これは、タイマ１０２が、ノードＰＴＩＭＥを介してHighまたは固有信号ＳＢを与えることがないことを意味する。したがって、本発明によるインテリジェント・タイミング・ブロック１０４は、ＣＣＭ動作に対していかなる影響も有さない。
【００３３】
ＰＭＯＳ  Ｍ２のオンからオフへの進行を決定するための時間の説明は、以下のように与えられる。
【００３４】
図７を参照すると、ブーストコンバータ型のＤＣ−ＤＣコンバータについて、インダクタを横切る電流リップルは、ＮＭＯＳおよびＰＭＯＳのオン時間にもとづいて、以下のように計算され、
Δｌ＝（（ＶＢ−ＬＸ）×ＮＴＯＮ）／Ｌｏｕｔ  （ＮＭＯＳオン）・・・（１）
Δｌ＝（（ＶＯＵＴ−ＬＸ−ＶＢ）×ＰＴＯＮ）／Ｌｏｕｔ  （ＰＭＯＳオン）・（２）
ここで、
ＮＴＯＮ＝ＮＭＯＳ  Ｍ１がオンである時間
ＰＴＯＮ＝ＰＭＯＳ  Ｍ２がオンである時間
Δｌ＝ＮＭＯＳ  Ｍ１をオン／オフするＰＷＭＯ信号の結果としてのインダクタ電流の増加／減少
ＬＸ＝スイッチングノードの電位
ＶＢ＝電源電圧
ＶＯＵＴ＝ブーストコンバータの出力電圧
である。
【００３５】
上記式から、
（ＶＢ−ＬＸ）×ＮＴＯＮ＝（ＶＯＵＴ−ＬＸ−ＶＢ）×ＰＴＯＮ・・・（３）
が得られる。
【００３６】
この関係にもとづき、ＮＴＯＮ（ＰＷＭ信号から）、ならびにＶＢおよびＶＯＵＴ（入力および出力電圧の検出）が既知であるので、ひとたびタイマ１０２がＰＴＯＮに達したならばＰＭＯＳ  Ｍ２をオフにすることができ、ここでＰＴＯＮは、
ＰＴＯＮ＝（（ＶＢ−ＬＸ）×ＮＴＯＮ）／（ＶＯＵＴ−ＬＸ−ＶＢ）・・・（４）
によって与えられる。
【００３７】
Ｍ１およびＭ２をまたぐ電圧がきわめて小さいならば、ＬＸを無視できることに注意すべきである。
【００３８】
したがって、Ｍ１およびＭ２をまたぐ電圧がきわめて小さい場合には、
ＰＴＯＮ＝（ＶＢ×ＮＴＯＮ）／（ＶＯＵＴ−ＶＢ）
である。
【００３９】
上記の事例は、ＮＭＯＳ  Ｍ１およびＰＭＯＳ  Ｍ２をオンおよびオフするための遅延時間がわずかである場合に当てはまる。遅延時間が有意に長い場合には、これらの遅延時間を、タイミングの推定において考慮する必要がある。
【００４０】
事例１：Ｍ１をオンにするための遅延時間が、Ｍ２をオンにするための遅延時間よりも有意に長い場合
この場合には、両遅延時間が既知であれば、単に時間差がＰＴＯＮに加算される。したがって、遅延時間の差＝ＴＤ１であるならば、上記式が
ＰＴＯＮ１＝｛（ＶＢ×ＮＴＯＮ）／（ＶＯＵＴ−ＶＢ）｝＋ＴＤ１・・・（５）
となることを意味する。
【００４１】
事例２：Ｍ１をオンにするための遅延時間が、Ｍ２をオンにするための遅延時間よりも有意に短い場合
この場合には、両遅延時間が既知であれば、単に時間差がＰＴＯＮに加算される。したがって、遅延時間の差＝ＴＤ２であるならば、上記式が
ＰＴＯＮ１＝｛（ＶＢ×ＮＴＯＮ）／（ＶＯＵＴ−ＶＢ）｝＋ＴＤ２・・・（６）
となることを意味する。
【００４２】
上記式（５）および（６）は、より正確なタイミングの推定が与えられることを意味する。しかしながら、たとえタイミングの推定に実際からの差が存在しても、寄生ダイオードが、インダクタ１０５に残る電荷を放電するように動作する。したがって、個々の事例に応じて、必ずしも上記式を実装する必要はない。
【００４３】
図９Ａが、本発明による第４の好ましい実施形態にもとづく式（４）の一般的な実装２００を示しており、上記式によって定められるＰＴＯＮという期間の後に、信号ＰＴＩＭＥが論理ブロック１０３へと出力される。
【００４４】
図９Ｂが、本発明による第５の好ましい実施形態にもとづく同期ブーストコンバータ用のタイマ１０２の一般的な実装２００の回路の実装の一例を示している。ＮＴＯＮの間、ＬＯＧＩＣＡが、線２０６を介してスイッチ２０３を閉じ、キャパシタ２０５が、Ｓｅｎｓｅ１ブロック２０１によってＶＲＥＦから充電される。Ｓｅｎｓｅ１ブロックは、ＶＢに比例した電流をもたらす典型的なＶ−Ｉコンバータである。ＮＴＯＮの後に、ＬＯＧＩＣＡが、線２０６を介してスイッチ２０３を開き、線２０７を介してスイッチ２０４を閉じる。キャパシタ２０５が、Ｓｅｎｓｅ２ブロック２０２によって放電される。Ｓｅｎｓｅ２ブロックは、（ＶＯＵＴ−ＶＢ）に比例した電流を吸い込む典型的なＶ−Ｉコンバータである。ひとたびキャパシタ２０５がＶＲＥＦレベルまで放電されると、ＰＴＩＭＥが、ＰＭＯＳ  Ｍ２をオフにすべくHighに移行し、あるいは固有信号ＳＢを出力する。ＬＯＧＩＣＡが、線２０８を介してノードＶＸをＶＲＥＦへとリセットし、ＶＸの電圧レベルがＶＲＥＦに等しくなるように動作する。
【００４５】
図９Ｃを参照し、図９Ｂの回路の動作を説明する。
【００４６】
ＰＷＭ信号ＰＷＭＯがLowからHighへと移行するとき、これに対応してＮＧＡＴＥがHighへと移行し、ノードＶＸがＳｅｎｓｅ１ブロック２０１によってＶＲＥＦから徐々に充電される。期間ＮＴＯＮの終了後に、ノードＶＸの電位は、Ｓｅｎｓｅ２ブロック２０２による放電によって低下する。ひとたびノードＶＸの電位が低下してＶＲＥＦへと戻ると、それによって比較器２０９が、Lowの信号を出力する。ＬＯＧＩＣＡは、このLowの信号を受信すると、ＰＴＩＭＥにHighを出力し、Ｍ１およびＭ２の両方をオフにする。ＰＷＭＯの次の立ち上がりエッジにおいて、ＬＯＧＩＣＡは、ＰＴＩＭＥをLowへ戻す。その後、全サイクルが繰り返される。
【００４７】
上述のように、上記の関係は、ブーストコンバータ型のＤＣ−ＤＣコンバータの場合に当てはまる。他の形式のＤＣ−ＤＣコンバータにおいても、同じ原理を使用することができるが、関係は相違する。
【００４８】
次に、同期バックコンバータの場合を説明する。
【００４９】
図１０Ａが、ＤＣ−ＤＣコンバータブロック３０１に実装された本発明による第６の好ましい実施形態３０４を備えた同期バックコンバータの典型的な出力段を示している。第１の好ましい実施形態を、インテリジェント・タイミング・ブロック２  ３０４と呼ぶ。ブロック３０４は、ＮＭＯＳ  Ｍ４のオンおよびオフ状態を制御するために、ドライバ３０７の入力へと信号を出力する。ブロック３０４は、ＶＯＵＴ信号、電源電圧ＶＢ、ならびにＰＷＭ信号ＰＷＭＯまたはその派生物（例えば、反転させたＰＷＭＯ、遅延させたＰＷＭＯ、など）のいずれかを、入力とする。ブロック３０４は、これらの入力を処理して、逆電流の発生を防止するようにＮＭＯＳ  Ｍ４をオンまたはオフにする。本発明による第６の実施形態の典型的な動作は、以下のように説明される。
【００５０】
ＰＷＭ信号ＰＷＭＯが、Highである場合：
以下の説明は、図１０Ａおよび図１１の選択された重要波形を参照する。ドライバ３０６は、実際には反転器である。したがって、ドライバ３０６の出力信号は、ドライバ３０６の入力の反転になる。したがって、ＰＭＯＳ  Ｍ３のゲート端子ＰＧＡＴＥ’は、Lowになる。その結果、ＰＭＯＳ  Ｍ３はオンになる。ＰＭＯＳ  Ｍ３がオンである期間を、ＰＴＯＮ’期間と称する。同時に、インテリジェント・タイミング・ブロック２  ３０４は、ドライバ３０７の入力がLowであるように構成されている。結果として、ドライバ３０７の出力がLowとなることで、ＮＭＯＳ  Ｍ４のゲート端子ＮＧＡＴＥ’がLowになる。したがって、ＮＭＯＳ  Ｍ４はオフになる。結果として、この時間の間、インダクタ３０５が充電される（電流が増加する）。
【００５１】
ＰＷＭ信号ＰＷＭＯが、Lowである場合：
以下の説明は、図１０Ａおよび図１１に示されているとおりの選択された重要波形を参照する。ドライバ３０６の出力信号は、ドライバ３０６の入力の反転となる。したがって、ＰＭＯＳ  Ｍ３のゲート端子は、Highになる。その結果、ＰＭＯＳ  Ｍ３はオフになる。同時に、インテリジェント・タイミング・ブロック２  ３０４は、ドライバ３０７の入力も同様にHighになるように構成されている。結果として、ドライバ３０７の出力がHighとなることで、ＮＭＯＳ  Ｍ４のゲート端子がHighになる。したがって、ＮＭＯＳ  Ｍ４はオンになる。ＮＭＯＳ  Ｍ４がオンである期間を、ＮＴＯＮ’期間と称する。この時間の間、インダクタ３０５が放電される（電流が減少する）。
【００５２】
或る時間（このタイミングについては、さらに後述）の後に、ブロック３０４が、Lowを出力する。その結果、ドライバ３０７の入力がドライバ３０７の出力に等しく、したがってＮＭＯＳ  Ｍ４のゲートが、Lowになる。その結果、ＮＭＯＳ  Ｍ４がオフになる。このオフ時間の間、ＰＭＯＳ  Ｍ３およびＮＭＯＳ  Ｍ４は、どちらもオフである。この状態は、不感時間として知られている。インダクタに残る電流が、寄生ダイオードを通って放電される。ＮＭＯＳ  Ｍ４は、ＰＷＭ信号ＰＷＭＯが再びLowとなって、ＰＭＯＳ  Ｍ３を再びオンにするまでは、オフのままである。
【００５３】
図１０Ｂが、本発明による第７の好ましい実施形態を示している。本発明は、以下の構成要素、すなわちＮＭＯＳ  Ｍ４のオン時間を決定するタイマ３０２および論理ブロック３０３からなっている。これら２つの構成要素が共同で、インテリジェント・タイミング・ブロック２  ３０４を構成している。次に、本発明による第７の好ましい実施形態の動作を説明する。
【００５４】
ＰＷＭ信号ＰＷＭＯが、Highである場合：
以下の説明は、図１０Ｂおよび図１１に示されているとおりの選択された重要波形を参照する。ドライバ３０６の出力信号は、ドライバ３０６の入力の反転となる。したがって、ＰＭＯＳ  Ｍ３のゲート端子は、Lowになる。その結果、ＰＭＯＳ  Ｍ３はオンになる。ＰＭＯＳ  Ｍ３がオンである期間は、ＰＴＯＮ’に等しい。同時に、インテリジェント・タイミング・ブロック２  ３０４は、ドライバ３０７の入力がLowになるように構成される。結果として、このドライバの出力がLowとなることで、ＮＭＯＳ  Ｍ４のゲート端子がLowになる。したがって、ＮＭＯＳ  Ｍ４はオフになる。結果として、この時間の間、インダクタ３０５が充電される（電流が増加する）。
【００５５】
ＰＷＭ信号ＰＷＭＯが、Lowである場合：
以下の説明は、図１０Ｂおよび図１１の選択された重要波形を参照する。ドライバ３０６の出力信号は、ドライバ３０６の入力の反転になる。したがって、ＰＭＯＳ  Ｍ３のゲート端子は、Highになる。その結果、ＰＭＯＳ  Ｍ３はオフになる。同時に、インテリジェント・タイミング・ブロック２  ３０４は、ドライバ３０７の入力がHighであるように構成されている。結果として、ドライバ３０７の出力がHighとなることで、ＮＭＯＳ  Ｍ４のゲート端子ＰＧＡＴＥがHighになる。したがって、ＮＭＯＳ  Ｍ４はオンになる。ＮＭＯＳ  Ｍ４がオンである期間は、ＮＴＯＮ’に等しい。この時間の間、インダクタ３０５が放電される（電流が減少する）。
【００５６】
ノードＰＴＩＭＥ’におけるデフォルト信号は、Lowまたは第１の固有信号ＳＡである。タイマ３０２が、或る時間（このタイミングについては、さらに後述）の後に、ノードＰＴＩＭＥ’を介してHighまたは固有信号ＳＢを与える。ＰＴＩＭＥ’がHighとなり、あるいはＳＡを受け取ることで、結果として、論理ブロック３０３の出力がLowになる。その結果、ドライバ３０７の入力がドライバ３０７の出力に等しく、したがってＰＧＡＴＥがLowになる。その結果、ＮＭＯＳ  Ｍ４がオフになる。このオフ時間の間、ＰＭＯＳ  Ｍ３およびＮＭＯＳ  Ｍ４は、どちらもオフである。この状態は、不感時間として知られている。インダクタに残る電流が、寄生ダイオードを通って放電される。ＮＭＯＳ  Ｍ４は、ＰＷＭ信号ＰＷＭＯが再びHighとなって、ＰＭＯＳ  Ｍ３を再びオンにするまでは、オフのままである。
【００５７】
図１０Ｃが、本発明による第８の好ましい実施形態を示している。論理ブロック３０３を、ＮＯＲゲートを使用して実現することができる。
【００５８】
上記は、ＤＣＭ動作の場合である。ＣＣＭ動作のもとで、本発明は、いかなる望ましくない影響も生じない。説明は、以下のとおりである。
【００５９】
図１０Ｂおよび図１２を参照すると、タイマ３０２がHighを与えるよりも前にＰＭＯＳ  Ｍ３が再びオンになる場合、ＰＭＯＳ  Ｍ３およびＮＭＯＳ  Ｍ４の両方がオフになる場合が存在しない（不感時間がない）。さらに、ＣＣＭ動作において、逆電流が生じない。これは、タイマ３０２が、ノードＰＴＩＭＥ’を介してHighまたは固有信号ＳＢを与えることがないことを意味する。したがって、本発明によるインテリジェント・タイミング・ブロック２  ３０４は、ＣＣＭ動作に対していかなる影響も有さない。
【００６０】
ＮＭＯＳ  Ｍ４のオンからオフへの進行を決定するための時間の説明は、以下のように与えられる。
【００６１】
図１１を参照すると、バックコンバータ型のＤＣ−ＤＣコンバータについて、インダクタを横切る電流リップルは、ＮＭＯＳおよびＰＭＯＳのオン時間にもとづいて、以下のように計算され、
Δｌ＝（（ＶＢ−ＬＸ−ＶＯＵＴ）×ＰＴＯＮ’）／Ｌｏｕｔ（ＰＭＯＳオン）・（７）
Δｌ＝（（ＶＯＵＴ−ＬＸ）×ＮＴＯＮ’）／Ｌｏｕｔ  （ＮＭＯＳオン）・・・（８）
上記式から、
（ＶＯＵＴ−ＬＸ）×ＮＴＯＮ’＝（ＶＢ−ＬＸ−ＶＯＵＴ）×ＰＴＯＮ’・・・（９）
が得られ、
ここで、
ＮＴＯＮ’＝ＮＭＯＳ  Ｍ４がオンである時間
ＰＴＯＮ’＝ＰＭＯＳ  Ｍ３がオンである時間
Δｌ＝ＰＭＯＳ  Ｍ３をオン／オフするＰＷＭＯ信号の結果としてのインダクタ電流の増加／減少
ＶＢ＝電源電圧
ＶＯＵＴ＝バックコンバータの出力電圧
である。
【００６２】
この関係にもとづき、ＰＴＯＮ’（ＰＷＭ信号から）、ならびにＶＢおよびＶＯＵＴ（入力および出力電圧の検出）が既知であるので、ひとたびタイマ３０２がＮＴＯＮ’に達したならばＮＭＯＳ  Ｍ４をオフにすることができ、ここでＮＴＯＮ’は、
ＮＴＯＮ’＝（（ＶＢ−ＬＸ−ＶＯＵＴ）／（ＶＯＵＴ−ＬＸ））×ＰＴＯＮ’
・・・（１０）
によって与えられる。
【００６３】
Ｍ３およびＭ４をまたぐ電圧がきわめて小さいならば、ＬＸを無視できることに注意すべきである。
【００６４】
したがって、Ｍ３およびＭ４をまたぐ電圧がきわめて小さい場合には、
ＮＴＯＮ’＝（（ＶＢ−ＶＯＵＴ）／ＶＯＵＴ）×ＰＴＯＮ’
である。
【００６５】
上記の事例は、ＰＭＯＳ  Ｍ３およびＮＭＯＳ  Ｍ４をオンおよびオフするための遅延時間がわずかである場合に当てはまる。遅延時間が有意に長い場合には、これらの遅延時間を、タイミングの推定において考慮する必要がある。
【００６６】
事例１：Ｍ３をオンにするための遅延時間が、Ｍ４をオンにするための遅延時間よりも有意に長い場合
この場合には、両遅延時間が既知であれば、単に時間差がＮＴＯＮ’に加算される。したがって、遅延時間の差＝ＴＤ３であるならば、上記式が
ＮＴＯＮ’＝（（ＶＢ−ＶＯＵＴ）／ＶＯＵＴ）×ＰＴＯＮ’＋ＴＤ３・・・（１１）
となることを意味する。
【００６７】
事例２：Ｍ３をオンにするための遅延時間が、Ｍ４をオンにするための遅延時間よりも有意に短い場合
この場合には、両遅延時間が既知であれば、単に時間差がＮＴＯＮ’加算される。したがって、遅延時間の差＝ＴＤ４であるならば、上記式が
ＮＴＯＮ’＝（（ＶＢ−ＶＯＵＴ）／ＶＯＵＴ）×ＰＴＯＮ’＋ＴＤ４・・・（１２）
となることを意味する。
【００６８】
上記式（１１）および（１２）は、より正確なタイミングの推定が与えられることを意味する。しかしながら、たとえタイミングの推定に実際からの差が存在しても、寄生ダイオードが、インダクタ３０５に残る電荷を放電するように動作する。したがって、個々の事例に応じて、必ずしも上記式を実装する必要はない。
【００６９】
図１３Ａが、本発明による第９の好ましい実施形態にもとづく式（１０）の一般的な実装４００を示しており、上記式によって定められるＮＴＯＮ’という期間の後に、信号ＰＴＩＭＥ’が論理ブロック３０３へと出力される。
【００７０】
図１３Ｂが、本発明による第１０の好ましい実施形態にもとづく同期バックコンバータ用のタイマ３０２の回路の実装の一例を示している。ＰＴＯＮ’の間、ＬＯＧＩＣＢが、線４０６を介してスイッチ４０３を閉じ、キャパシタ４０５が、Ｓｅｎｓｅ１ブロック４０１によってＶＲＥＦから充電される。Ｓｅｎｓｅ１ブロックは、（ＶＢ−ＶＯＵＴ）に比例した電流をもたらす典型的なＶ−Ｉコンバータである。ＰＴＯＮ’の後に、ＬＯＧＩＣＢが、線４０６を介してスイッチ４０３を開き、線４０７を介してスイッチ４０４を閉じる。キャパシタ４０５が、Ｓｅｎｓｅ２ブロック４０２によって放電される。Ｓｅｎｓｅ２ブロックは、（ＶＯＵＴ）に比例した電流を吸い込む典型的なＶ−Ｉコンバータである。ひとたびキャパシタ４０５がＶＲＥＦレベルまで放電されると、ＰＴＩＭＥ’が、ＮＭＯＳ  Ｍ４をオフにすべくHighに移行し、あるいは固有信号ＳＢを出力する。ＬＯＧＩＣＢが、線４０８を介してノードＶＸをＶＲＥＦへとリセットし、ＶＸの電圧レベルがＶＲＥＦに等しくなるように保証する。
【００７１】
図１３Ｃを参照し、図１３Ｂの回路の実装の動作を説明する。
【００７２】
ＰＷＭ信号ＰＷＭＯがLowからHighへと移行するとき、これに対応してＰＧＡＴＥがLowへと移行し、ノードＶＸがＳｅｎｓｅ１ブロック４０１によってＶＲＥＦから徐々に充電される。期間ＰＴＯＮ’の終了後に、ノードＶＸの電位は、Ｓｅｎｓｅ２ブロック４０２による放電によって低下する。ひとたびノードＶＸの電位が低下してＶＲＥＦへと戻ると、それにより比較器４０９が、Lowの信号を出力する。ＬＯＧＩＣＢは、このLowの信号を受信すると、ＰＴＩＭＥ’にHighを出力し、Ｍ３およびＭ４の両方をオフにする。ＰＷＭＯの次の立ち上がりエッジにおいて、ＬＯＧＩＣＢは、ＰＴＩＭＥ’をLowへと戻す。その後、全サイクルが繰り返される。
【００７３】
現時点の好ましい実施形態に関する本発明の上記の開示を、本発明を限定するものと解釈してはならない。この開示を検討した後の当業者にとって、種々の代案および変更が明らかであることに疑いはない。したがって、そのような代案および変更は、当然ながら本発明の技術的思想および技術的範囲に包含される。さらに、添付の特許請求の範囲が、それらの代案および変更を包含することを理解すべきである。
【図１Ａ】
2009247202.tif 000003
【図１Ｂ】
2009247202.tif 000004
【図２Ａ】
2009247202.tif 000005
【図２Ｂ】
2009247202.tif 000006
【図２Ｃ】
2009247202.tif 000007
【図３Ａ】
2009247202.tif 000008
【図３Ｂ】
2009247202.tif 000009
【図４】
2009247202.tif 000010
【図５Ａ】
2009247202.tif 000011
【図５Ｂ】
2009247202.tif 000012
【図６Ａ】
2009247202.tif 000013
【図６Ｂ】
2009247202.tif 000014
【図６Ｃ】
2009247202.tif 000015
【図７】
2009247202.tif 000016
【図８】
2009247202.tif 000017
【図９Ａ】
2009247202.tif 000018
【図９Ｂ】
2009247202.tif 000019
【図９Ｃ】
2009247202.tif 000020
【図１０Ａ】
2009247202.tif 000021
【図１０Ｂ】
2009247202.tif 000022
【図１０Ｃ】
2009247202.tif 000023
【図１１】
2009247202.tif 000024
【図１２】
2009247202.tif 000025
【図１３Ａ】
2009247202.tif 000026
【図１３Ｂ】
2009247202.tif 000027
【図１３Ｃ】
2009247202.tif 000028
【外国語明細書】
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