(57)【要約】【課題】しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置を提供する。【解決手段】ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置において、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉｙ（０＜ｙ≦０．５）で表される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置であって、
ｎチャネルトランジスタは、ゲート絶縁膜と、該ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、
ｐチャネルトランジスタは、ゲート絶縁膜と、該ゲート絶縁膜上に形成された、該第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、
該第１化合物層の組成が、組成式：Ｍ１Ｓｉｘ（１≦ｘ）で表され、該第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉｙ（０＜ｙ≦０．５）で表されることを特徴とする半導体装置。
【請求項２】
上記第１メタルゲート電極が、上第１化合物層の上に、Ｗ層を有することを特徴とする請求項１にかかる半導体装置。
【請求項３】
上記第１メタルゲート電極が、上第１化合物層の上に、ＴｉＮ層とＮｉＳｉ層とを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記第２金属（Ｍ２）の仕事関数が、上記第１金属（Ｍ１）の仕事関数より高いことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
上記第１金属（Ｍ１）が、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｈｆ、Ｚｒ、およびＬａからなる群から選択される金属からなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
上記第２金属（Ｍ２）が、Ｎｉ、Ｐｔ、Ｒｕ、Ｉｒ、Ｐｄ、およびＣｏからなる群から選択される金属からなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【請求項７】
ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板に、該ｎチャネルトランジスタ形成領域と該ｐチャネルトランジスタ形成領域をと規定し、それぞれの領域に、ゲート絶縁膜と、第１金属（Ｍ１）とシリコン（Ｓｉ）とからなる第１化合物層と、ダミーゲート金属層を積層する工程と、
該ｐチャネルトランジスタ形成領域の該ダミーゲート金属層を選択的に除去する工程と、
該半導体基板を覆うように第２金属（Ｍ２）層を形成する工程と、
熱処理により、該ｐチャネルトランジスタ形成領域の該第１化合物層と該第２金属（Ｍ２）層とを反応させ、該第１金属（Ｍ１）と該第２金属（Ｍ２）とシリコン（Ｓｉ）とからなる第２化合物層のメタルゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
上記第１化合物層の組成が、組成式：Ｍ１Ｓｉｘ（１≦ｘ）で表され、上記第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉｙ（０＜ｙ≦０．５）で表されることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
上記第２金属（Ｍ２）の仕事関数が、上記第１金属（Ｍ１）の仕事関数より高いことを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
上記第１金属（Ｍ１）が、Ｔａ、Ｎｂ、Ｖ、Ｔｉ、Ｈｆ、Ｚｒ、およびＬａからなる群から選択される金属からなることを特徴とする請求項７〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
上記第２金属（Ｍ２）が、Ｎｉ、Ｐｔ、Ｒｕ、Ｉｒ、Ｐｄ、およびＣｏからなる群から選択される金属からなることを特徴とする請求項７〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、メタルゲート電極を有するＭＩＳＦＥＴを含む相補型の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、Ｃ−ＭＩＳＦＥＴ（complementary metal insulator semiconductor FET：相補型金属酸化膜半導体電界効果トランジスタ）では、微細化に伴い、ＳｉＯＮからなるゲート絶縁膜が薄膜化し、トンネル電流に起因するゲート絶縁膜を通るリーク電流が問題となっていた。
これに対し、ｈｉｇｈ−ｋ材料（高誘電率材料）であるハフニウムやハフニウムシリケートをゲート絶縁膜の材料に用い、ゲート絶縁膜を一定の膜厚にしてリーク電流の発生を防止している。また、ｈｉｇｈ−ｋ材料をゲート電極に用いた場合、シリコンゲート電極との界面でフェルミレベルのピンニングが発生するため、ゲート電極材料に、ポリシリコンに代えてニッケルシリサイド等のメタルゲート電極が使用されている（例えば、非特許文献１、２）。
例えば、ｈｉｇｈ−ｋ材料をゲート絶縁膜に用い、ｐチャネルＭＩＳＦＥＴのメタルゲート電極にニッケルモノシリサイド相（ＮｉＳｉ）、ｎチャネルＭＩＳＦＥＴのメタルゲート電極にニッケルリッチなニッケルシリサイド相（Ｎｉ２Ｓｉ等）を用いたＣ−ＭＩＳＦＥＴにおいて、実効仕事関数は、ｐチャネルＭＩＳＦＥＴで４．８ｅＶ、ｎチャネルＭＩＳＦＥＴで４．５ｅＶとなる。
【特許文献１】米国特許第６５９９８３１号
【非特許文献１】2006 Symposium on VLSI Technology Digest of Technical Papers, p.116
【非特許文献２】International Electron Devices Meeting 2004 Technical Digest p.83
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、更なる微細化を考慮した場合、しきい値電圧を更に低くすることが要求されていた。即ち、ｐチャネルＭＩＳＦＥＴの実効仕事関数をより高くし、ｎチャネルＭＩＳＦＥＴの実効仕事関数をより低くする必要があった。
【０００４】
また、ニッケルシリサイド電極を形成する工程では、ｎチャネルおよびｐチャネルのＭＩＳＦＥＴにポリシリコンゲートを形成した後、ｐチャネルのＭＩＳＦＥＴのポリシリコンゲートをＲＩＥで所定の膜厚にエッチングし、更にポリシリコンゲートをシリサイド化していた。しかしながら、ＲＩＥで形成したポリシリコンゲートの膜厚にはばらつきが生じ、ｐチャネルのＭＩＳＦＥＴのしきい値電圧が素子間でばらつくという問題もあった。
【０００５】
そこで、本発明は、しきい値電圧が低く、トランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明は、ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置であって、ｎチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物層を含む第１メタルゲート電極を備え、ｐチャネルトランジスタは、ゲート絶縁膜と、ゲート絶縁膜上に形成された、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物層を含む第２メタルゲート電極を備え、第１化合物層の組成が、組成式：Ｍ１Ｓｉｘ（１≦ｘ）で表され、第２化合物層の組成が、組成式：Ｍ１Ｍ２Ｓｉｙ（０＜ｙ≦０．５）で表されることを特徴とする半導体装置である。
【０００７】
また、本発明は、ｎチャネルトランジスタとｐチャネルトランジスタとを含む相補型の半導体装置に製造方法であって、半導体基板を準備する工程と、半導体基板に、ｎチャネルトランジスタ形成領域とｐチャネルトランジスタ形成領域を規定し、それぞれの領域に、ゲート絶縁膜と、第１金属（Ｍ１）とシリコン（Ｓｉ）とからなる第１化合物層と、ダミーゲート金属層を積層する工程と、ｐチャネルトランジスタ形成領域のダミーゲート金属層を選択的に除去する工程と、半導体基板を覆うように第２金属（Ｍ２）層を形成する工程と、熱処理により、ｐチャネルトランジスタ形成領域の第１化合物層と第２金属（Ｍ２）層とを反応させ、第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）とからなる第２化合物層のメタルゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００８】
本発明では、しきい値電圧が低く、かつトランジスタ間でしきい値電圧のばらつきの無いトランジスタを含む相補型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかる半導体装置の断面図である。半導体装置１００は、ｎチャネルＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ）とｐチャネルＭＩＳＦＥＴ（ｐ−ＭＩＳＦＥＴ）とを含むＣ−ＭＩＳＦＥＴ（相補型金属酸化膜半導体電界効果トランジスタ）である。
【００１０】
半導体装置１００は、例えばシリコンからなる半導体基板１を有し、半導体基板１には、ｐウエル領域１ａとｎウエル領域１ｂが形成されている。ｐウエル領域１ａとｎウエル領域１ｂの間には、例えば酸化シリコンからなる素子分離領域２が設けられている。ｐウエル領域１ａ、ｎウエル領域１ｂの上には、ｈｉｇｈ−ｋ材料からなるゲート絶縁膜３が設けられている。ゲート絶縁膜３は、例えば、ハフニウムやハフニウムシリケートからなるが、酸化シリコンや酸窒化シリコン等を用いることもできる。
【００１１】
ｐウエル領域３ａの上には、ゲート絶縁膜３を介して、タンタルシリサイド（ＴａＳｉｘ：ｘは１以上で、好適には約２）（第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物）層４とタングステン（Ｗ）層５からなるメタルゲート電極が設けられている。メタルゲート電極の側壁は、例えば窒化シリコンからなるサイドウォール７で覆われている。
【００１２】
一方、ｎウエル領域３ｂの上には、ゲート絶縁膜３を介して、ニッケルタンタルシリサイド（ＮｉＴａＳｉｙ：ｙは０より大きく０．５以下）（第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物）層６からなるメタルゲート電極が設けられている。メタルゲート電極の側壁は、例えば窒化シリコンからなるサイドウォール７で覆われている。
【００１３】
ｐウエル領域３ａには、ゲート電極を挟むように、ｎ型のエクステンション領域１１、ｎ型のソース／ドレイン領域１２が設けられている。一方、ｎウエル領域３ｂには、ゲート電極を挟むように、ｐ型のエクステンション領域１１、ｐ型のソース／ドレイン領域１２が設けられている。
【００１４】
半導体基板１の上には、例えば酸化シリコンからなる絶縁層２０が設けられている。
【００１５】
続いて、図１Ａ〜図１Ｅを参照しながら、本実施の形態１にかかる半導体装置１００の製造方法について説明する。製造方法は以下の工程１〜６を含む。
【００１６】
工程１：図１Ａに示すように、例えばシリコンからなる半導体基板１を準備する。半導体基板１には、例えば拡散法を用いて、ｎチャネルＭＩＳＦＥＴ形成領域ａにｐウエル領域１ａを、ｐチャネルＭＩＳＦＥＴ形成領域ｂにｎウエル領域１ｂを、それぞれ形成する。また、ｐウエル領域１ａとｎウエル領域１ｂの間には、例えば酸化シリコンを埋め込んだトレンチからなる素子分離領域２を形成する。
【００１７】
続いて、例えばＣＶＤ法を用いて、ゲート絶縁膜３、タンタルシリサイド層４、タングステン層５を堆積させた後、レジストマスクを用いてゲート電極の形状にパターニングする。更に、全面に窒化シリコン膜を形成し、異方性エッチングによりサイドウォール７を形成する。
【００１８】
工程２：図１Ｂに示すように、イオン注入法を用いて、エクステンション領域１１、ソース／ドレイン領域１２をそれぞれ形成する。
【００１９】
工程３：図１Ｃに示すように、例えば酸化シリコンからなる層間絶縁膜２０を形成する。更に、レジストマスク（図示せず）を用いて、ｐチャネルＭＩＳＦＥＴ形成領域ｂのタングステン層５を選択的にエッチングする。タングステン層５のエッチングには、例えば過酸化水素水等が用いられる。かかるエッチング工程では、タングステン層５のみが選択的にエッチングされ、下層のタンタルシリサイド層４はエッチングされない。
【００２０】
工程４：図１Ｄに示すように、例えばスパッタ法を用いてニッケル層３０を全面に形成する。ニッケル層３０は、層間絶縁膜２０上、およびタンタルシリサイド層４上に形成される。
【００２１】
工程５：図１Ｅに示すように、例えば６００℃の熱処理により、ニッケル層３０とタンタルシリサイド層４とを反応させて、ニッケルタンタルシリサイド（ＮｉＴａＳｉｙ：ｙは０．５以下）層６を形成する。
【００２２】
工程６：最後に、層間絶縁膜２０上のニッケル層３０を例えばＣＭＰ法等により除去することにより、図１に示すような半導体装置１００が完成する。
【００２３】
本実施の形態１にかかる半導体装置１００では、ニッケルタンタルシリサイド層６の膜厚は、タンタルシリサイド層４とニッケル層３０の、それぞれの膜厚により正確に決められる。タンタルシリサイド層４、ニッケル層３０の膜厚はＣＶＤ法等により正確に制御できるため、ニッケルタンタルシリサイド層６の膜厚も正確に制御可能となる。
この結果、素子間においてニッケルタンタルシリサイド層６の膜厚のばらつきを殆ど無くすことが可能となり、これに伴いしきい値電圧のばらつきもなくなる。
【００２４】
また、半導体装置１００では、ｎチャネルＭＩＳＦＥＴのメタルゲート電極に含まれるシリコン組成（タンタルシリサイド（ＴａＳｉｘ））層４中のシリコン組成ｘは、１以上で好適には約２であり、一方、ｐチャネルＭＩＳＦＥＴのメタルゲート電極に含まれるシリコン組成（ニッケルタンタルシリサイド（ＮｉＴａＳｉｙ））層６中のシリコン組成ｙは、０より大きく０．５以下となる。この結果、ｎチャネル／ｐチャネルＭＩＳＦＥＴの仕事関数は４．３５ｅＶ／４．８０ｅＶとなり、メタルゲート電極のニッケルシリサイド組成を変えた従来のｎチャネル／ｐチャネルＭＩＳＦＥＴの仕事関数４．５０ｅＶ／４．８０ｅＶに比較して、ｎチャネルＭＩＳＦＥＴのゲート電極の仕事関数が低くなり、しきい値電圧を低くすることができる。
【００２５】
実施の形態２．
図２は、全体が２００で表される、本実施の形態２にかかる半導体装置の断面図である。図２中、図１と同一符号は同一又は相当箇所を示す。
半導体装置２００は、上述の半導体装置１００とはメタルゲート電極の構造が異なっているが、他の構造は同様である。
【００２６】
即ち、半導体装置２００では、ｎチャネルＭＩＳＦＥＴ（ｎ−ＭＩＳＦＥＴ）のメタルゲート電極は、タンタルシリサイド（ＴａＳｉｘ：ｘは１以上で、好適には約２）（第１金属（Ｍ１）とシリコン（Ｓｉ）からなる第１化合物）層１４、チタンナイトライド（ＴｉＮ）層１５、およびニッケルシリサイド（ＮｉＳｉ）層１８の３層構造からなる。
一方、ｐチャネルＭＩＳＦＥＴ（ｐ−ＭＩＳＦＥＴ）のメタルゲート電極は、ニッケルタンタルシリサイド（ＮｉＴａＳｉｙ：ｙは０より大きく０．５以下）層９からなる。
他の構造は、半導体装置１００と同様である。
【００２７】
続いて、図２Ａ〜図２Ｃを参照しながら、本実施の形態２にかかる半導体装置２００の製造方法について説明する。
【００２８】
半導体装置２００の製造方法では、上述の実施の形態１の工程１〜２（図１Ａ、図１Ｂ）を行うことにより、図２Ａの構造を形成する。
図２Ａの断面図では、メタルゲート電極は、タンタルシリサイド（ＴａＳｉｘ：ｘは１以上で、好適には約２）層１４、チタンナイトライド（ＴｉＮ）層１５、および多結晶シリコン層８の３層構造からなる。また、半導体基板１上には、例えば酸化シリコンからなる層間絶縁膜２０が形成されている。
【００２９】
続いて、図２Ｂに示すように、レジストマスク（図示せず）等を用いて、ｐチャネルＭＩＳＦＥＴ形成領域の多結晶シリコン層８とチタンナイトライド層１５とを選択的に除去する。具体的には、多結晶シリコン層８を例えばＲＩＥで除去した後、チタンナイトライド層１５を例えば過酸化水素水等を用いたウエットエッチングにより選択的に除去する。これにより、下層のタンタルシリサイド１４は除去されず、上層の多結晶シリコン層８とチタンナイトライド層１５のみが選択的に除去できる。
【００３０】
続いて、例えばＣＶＤ法を用いて全面にニッケル層３０を形成する。
【００３１】
続いて、例えば６００℃で熱処理を行う。この結果、ｎチャネルＭＩＳＦＥＴ形成領域では、多結晶シリコン層８とニッケル層３０とが反応してニッケルシリサイド（ＮｉＳｉ）層１８が形成される。ここで、チタンナイトライド層１５は、タンタルシリサイド層１４と多結晶シリコン層８とが反応するのを防ぐ役割を有する。
一方、ｐチャネルＭＩＳＦＥＴ形成領域では、タンタルシリサイド層１４とニッケル層３０とが反応してニッケルタンタルシリサイド（ＮｉＴａＳｉｙ：ｙは０より大きく０．５以下）（第１金属（Ｍ１）と第２金属（Ｍ２）とシリコン（Ｓｉ）からなる第２化合物）層９が形成される。
【００３２】
最後に、ＣＭＰ法やウエットエッチング法等を用いて、層間絶縁膜２０上のニッケル層３０を除去し、図２に示す半導体装置２００が完成する。
【００３３】
図３Ａ、図３Ｂは、ｐチャネルＭＩＳＦＥＴのメタルゲート電極の、熱処理前後のゲート電極の組成を表す。横軸が、ゲート電極上端から深さ方向の距離、縦軸が、組成比である。また、熱処理温度は６００℃とした。
【００３４】
図３Ａでは、深さ約１００ｎｍまでがニッケル層で、その下層がタンタルシリサイド層１４となっている。なお、ゲート絶縁膜３は酸化シリコンとなっている。
【００３５】
図３Ｂから明らかなように、熱処理後では、ゲート絶縁膜３の上（深さ約１００ｎｍ〜約１５０ｎｍの領域）において、Ｓｉ組成の低い（０．５以下、図３Ｂでは約０．１８）ＮｉＴａＳｉ層が形成されていることが分かる。
【００３６】
本実施の形態２にかかる半導体装置２００でも、ニッケルタンタルシリサイド層９の膜厚も正確に制御可能となる。この結果、素子間のニッケルタンタルシリサイド層６の膜厚のばらつきを殆ど無くすことが可能となり、これに伴いしきい値電圧のばらつきもなくなる。
【００３７】
また、半導体装置２００では、ｎチャネルＭＩＳＦＥＴのメタルゲート電極に含まれるシリコン組成（タンタルシリサイド（ＴａＳｉｘ））層４中のシリコン組成ｘは、１以上で好適には約２であり、一方、ｐチャネルＭＩＳＦＥＴのメタルゲート電極に含まれるシリコン組成（ニッケルタンタルシリサイド（ＮｉＴａＳｉｙ））層６中のシリコン組成ｙは、０より大きく０．５以下となる。この結果、ｎチャネルＭＩＳＦＥＴのゲート電極の実効仕事関数が低くなり、しきい値電圧を低くすることができる。
【００３８】
なお、実施の形態１、２において、第２金属（Ｍ２）の仕事関数は、第１金属（Ｍ１）の仕事関数より高くなるように選択される。
【００３９】
第１金属（Ｍ１）には、Ｔａの他、Ｎｂ、Ｖ、Ｔｉ、Ｈｆ、Ｚｒ、Ｌａ等の希土類金属を用いても構わない。また、第２金属（Ｍ２）には、Ｎｉの他、Ｐｔ、Ｒｕ、Ｉｒ、Ｐｄ、Ｃｏ等を用いても構わない。
【００４０】
また、ここでは、ＭＩＳＦＥＴを含む相補型半導体装置について説明したが、本発明は、ＭＯＳＦＥＴを含む相補型半導体装置にも適用可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態１にかかる半導体装置の断面図である。
【図１Ａ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図１Ｂ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図１Ｃ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図１Ｄ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図１Ｅ】本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。
【図２】本発明の実施の形態２にかかる半導体装置の断面図である。
【図２Ａ】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図２Ｂ】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図２Ｃ】本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。
【図３Ａ】熱処理前のメタルゲート電極の組成である。
【図３Ｂ】熱処理後のメタルゲート電極の組成である。
【符号の説明】
【００４２】
１  半導体基板、１ａ  ｐウエル領域、１ｂ  ｎウエル領域、２  素子分離領域、３  ゲート絶縁膜、４  タンタルシリサイド層、５  タングステン層、６  ニッケルタンタルシリサイド層、７  サイドウォール７、１１  エクステンション領域、１２  ソース／ドレイン領域、２０  層間絶縁膜、１００  半導体装置。
【図１】
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【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
2009026997.tif 000014