(57)【要約】【課題】半導体層の端面近傍とゲート電極との間での電気的リークを確実に抑制した薄膜トランジスタを提供する。【解決手段】半導体層31を覆う絶縁膜上に、半導体層31の外形よりも小さい外形にて島状にゲート電極33を形成する。ゲート電極33を層間膜で覆う。層間膜上に、ゲート電極33と外部のゲート線22とを電気的に接続するゲート連絡線37を形成する。半導体層31の端面とゲート電極33との間の絶縁膜による絶縁性を確保でき、半導体層31とゲート電極33の端面近傍との間での電気的リークを確実に抑制できる。【選択図】図１
2009026796.tif 000002
【特許請求の範囲】
【請求項１】
チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、
この半導体層を覆って形成された絶縁膜と、
この絶縁膜上にて前記半導体層と対応する位置に、この半導体層の外形よりも小さい外形にて島状に形成されたゲート電極と、
このゲート電極を覆って設けられた層間膜と、
この層間膜上に形成され、前記ゲート電極と外部のゲート線とを電気的に接続するゲート連絡線と
を具備していることを特徴とした薄膜トランジスタ。
【請求項２】
チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層を覆って形成された絶縁膜と、この絶縁膜上にて前記半導体層と対応する位置に形成されたゲート電極と、このゲート電極を覆って設けられた層間膜とを具備している薄膜トランジスタの製造方法であって、
前記半導体層を覆う前記絶縁膜上に、前記ゲート線と前記ゲート電極とを一体に備えるゲート線部を形成するゲート線部形成工程と、
このゲート線部にて前記ゲート電極を前記ゲート線から切り離して前記半導体層の外形よりも小さい外形を有する島状とするゲート電極加工工程と、
前記ゲート線と前記ゲート電極とを覆って層間膜を形成する層間膜形成工程と、
前記層間膜上に前記ゲート線と前記ゲート電極とを電気的に接続するゲート連絡線を形成するゲート連絡線形成工程と
を具備していることを特徴とした薄膜トランジスタの製造方法。
【請求項３】
前記ゲート電極加工工程にて前記ゲート電極を前記ゲート線から切り離す際に、ラジカル主体のドライエッチングをする
ことを特徴とした請求項２記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート線と電気的に接続されるゲート電極を有する薄膜トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、フラットパネルディスプレイに用いられる例えば表示素子としてのアクティブマトリクス型の液晶表示素子は、所定の間隙を有して互いに対向配置されたアレイ基板と対向基板との間に、光変調層である液晶層が封入されて構成されている。アレイ基板上には、走査線であるゲート線と信号線であるソース線とがそれぞれ複数、格子状に設けられ、これらゲート線とソース線とで囲まれる領域に、それぞれ画素が形成され、これら画素が、ゲート線とソース線との交差位置にそれぞれ設けられたスイッチング素子である薄膜トランジスタにより駆動される。
【０００３】
そして、このような薄膜トランジスタとして、半導体層をポリシリコンにより四角形の島状に形成した、いわゆるＬＤＤ構造のものがある。このようなＬＤＤ構造の薄膜トランジスタは、絶縁性の基板上に形成された半導体層を覆ってゲート絶縁膜が絶縁性の基板上に形成され、このゲート絶縁膜上に、半導体層と交差してゲート電極が形成されている。このゲート電極は、ゲート線と一体的に成膜されることで、このゲート線に電気的に接続されている（例えば、特許文献１参照。）。
【特許文献１】特開２００５−１３４４４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、このような薄膜トランジスタでは、半導体層の端面の形状に起因するゲート絶縁膜の被覆性の低下が生じることがある。すなわち、半導体層の端面が垂直に近いと、この端面の下端から粒界が発生してゲート絶縁膜の段差被覆性が充分でなくなり、膜厚が薄くなるため、ゲート電極と半導体層の端面近傍の位置との間に電気的リークが発生し、点欠陥が生じるおそれがある。
【０００５】
この対策としては、段差被覆性を向上するために半導体層の端面をテーパ形状とすることが考えられるものの、半導体層の厚みは、約５０ｎｍ程度であるため、例えば４００ｍｍ×５００ｍｍ程度の比較的大きいサイズの基板においては、全ての半導体層に対して均一にテーパ加工を施すことが容易でなく、垂直に近い端面の半導体層が散見され、点欠陥を低減することが容易でないという問題がある。
【０００６】
本発明は、このような点に鑑みなされたもので、半導体層の端面近傍とゲート電極との間での電気的リークを確実に抑制した薄膜トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層を覆って形成された絶縁膜と、この絶縁膜上にて前記半導体層と対応する位置に、この半導体層の外形よりも小さい外形にて島状に形成されたゲート電極と、このゲート電極を覆って設けられた層間膜と、この層間膜上に形成され、前記ゲート電極と外部のゲート線とを電気的に接続するゲート連絡線とを具備しているものである。
【０００８】
また、本発明は、チャネル領域、このチャネル領域の両側に位置したソース領域およびドレイン領域を有する半導体層と、この半導体層を覆って形成された絶縁膜と、この絶縁膜上にて前記半導体層と対応する位置に形成されたゲート電極と、このゲート電極を覆って設けられた層間膜とを具備している薄膜トランジスタの製造方法であって、前記半導体層を覆う前記絶縁膜上に、前記ゲート線と前記ゲート電極とを一体に備えるゲート線部を形成するゲート線部形成工程と、このゲート線部にて前記ゲート電極を前記ゲート線から切り離して前記半導体層の外形よりも小さい外形を有する島状とするゲート電極加工工程と、前記ゲート線と前記ゲート電極とを覆って層間膜を形成する層間膜形成工程と、前記層間膜上に前記ゲート線と前記ゲート電極とを電気的に接続するゲート連絡線を形成するゲート連絡線形成工程とを具備しているものである。
【０００９】
そして、半導体層を覆う絶縁膜上に、この半導体層の外形よりも小さい外形にて島状にゲート電極を形成し、このゲート電極を層間膜で覆い、かつ、この層間膜上に、ゲート電極と外部のゲート線とを電気的に接続するゲート連絡線を形成する。
【発明の効果】
【００１０】
本発明によれば、半導体層の端面とゲート電極との間の絶縁膜による絶縁性を確保し、半導体層の端面近傍とゲート電極との間での電気的リークを確実に抑制できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施の形態の表示素子の構成を図１ないし図７を参照して説明する。
【００１２】
図６および図７において、11は表示素子としての液晶表示素子を示し、この液晶表示素子は、アクティブマトリクス型の液晶パネルである。そして、この液晶表示素子11は、アレイ基板12と、対向基板13とが対向配置され、これらアレイ基板12と対向基板13との間に光変調層である液晶層14が介在され、かつ、この液晶層14の周囲にて基板12，13が図示しないシール剤により貼着されて液晶層14が保持された表示素子本体15を有している。そして、この表示素子本体15の中央部には、画像表示が可能な表示領域である四角形状の有効表示部16が形成されている。この有効表示部16には、図示しない複数の画素が表示素子本体15の縦方向および横方向のそれぞれに沿ったマトリクス状に配置されている。
【００１３】
アレイ基板12は、透光性を有する基板21を備えており、この基板21の一主面には、走査線であるゲート線22と信号線であるソース線23とが、平面視で互いに略直交するように配置されている。さらに、これらゲート線22およびソース線23にて仕切られて囲まれた各領域のそれぞれに有効表示部16の画素Ｐが位置している。また、これら画素Ｐのそれぞれには、スイッチング素子としての薄膜トランジスタ(ＴＦＴ)25と、図示しない画素電極とのそれぞれが設けられている。これら画素電極は、同一画素内の薄膜トランジスタ25に電気的に接続され、この薄膜トランジスタ25にて駆動制御される。さらに、アレイ基板12には、ゲート線22に電気的に接続されるゲートドライバ27とソース線23に電気的に接続されるソースドライバ28とが、それぞれ有効表示部16の辺部に沿って配設されている。
【００１４】
そして、薄膜トランジスタ25は、ＬＤＤ(Lightly Doped Drain)構造を有するいわゆるトップゲートタイプのもので、図１ないし図３に示すように、基板21上にシリコン窒化膜や酸化シリコン膜などにて構成された図示しないアンダーコート層膜上に半導体層31が形成されている。この半導体層31は、チャネル領域31aの両側に、ソース領域31bと、ドレイン領域31cとが形成され、チャネル領域31aとソース領域31bおよびドレイン領域31cとのそれぞれとの間に、ＬＤＤ領域31d，31eが形成されている。また、この半導体層31は、絶縁膜32により覆われ、この絶縁膜32上にゲート電極33が形成され、このゲート電極33が層間膜34により覆われ、この層間膜34上に、ソース領域31bに電気的に接続されるソース電極35と、ドレイン領域31cに電気的に接続されるドレイン電極36と、ゲート電極33およびゲート線22に電気的に接続されるゲート連絡線37とがそれぞれ形成されている。そして、これらソース電極35、ドレイン電極36およびゲート連絡線37を覆って、図示しない平坦化膜が形成され、この平坦化膜上に液晶層14の配向用の図示しない配向膜が形成されている。
【００１５】
半導体層31は、多結晶半導体であるポリシリコン(ｐ−Ｓｉ)にて構成されたポリシリコン半導体層である。すなわち、この半導体層31は、非晶質半導体であるアモルファスシリコン(ａ−Ｓｉ)を、例えばエキシマレーザ溶解結晶化であるアニールしてからパターニングして作成した島状のポリシリコン薄膜である。そして、この半導体層31は、ゲート線22に対して平行な方向に沿って長尺状に形成されている。
【００１６】
ソース領域31bおよびドレイン領域31cは、リン(Ｐ)などの不純物を高濃度にイオンドーピングした領域である。
【００１７】
ＬＤＤ領域31d，31eは、電界を緩和してホットエレクトロンの発生を低減するもので、ソース領域31bおよびドレイン領域31cよりも少ない量のリンなどの不純物がイオンドーピングされた領域であり、チャネル領域31a、ソース領域31bおよびドレイン領域31cのそれぞれよりも狭く形成されている。
【００１８】
絶縁膜32は、半導体層31とゲート電極33とを絶縁するもので、半導体層31を含むアンダーコート層上に、例えばＰＥ−ＣＶＤ法やＥＣＲ(Electron-Cyclotron Resonance)−ＣＶＤ法などにて、シリコン酸化膜(ＳｉＯＸ)などにより形成されている。
【００１９】
ゲート電極33は、ゲート線22と同じ材質で形成され、例えばモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜してからパターニングしてゲート線22と一体的にゲート線部41(図４)として形成された後、例えばドライエッチングなどにより半導体層31のチャネル領域31aに対応する位置にて島状となるようにゲート線22から切り離されて(図５)形成されるものである。
【００２０】
ここで、このゲート電極33は、チャネル領域31aのＬＤＤ領域31d，31e間に亘って長手方向が形成されているとともに、半導体層31の幅寸法よりも小さい幅寸法に形成されている。このため、ゲート電極33は、半導体層31の外形よりも小さい外形を有し、平面視での中心位置が、半導体層31の平面視での中心位置と略重なる位置に形成されている。換言すれば、ゲート電極33は、全ての部分が平面視で半導体層31の外形よりも内側に位置している。
【００２１】
また、ゲート電極33の端面は、基板21の主面に対して略垂直状に形成されている。
【００２２】
層間膜34は、ゲート電極33とソース電極35、ドレイン電極36およびゲート連絡線37とを絶縁するもので、例えばプラズマＣＶＤ法などによりゲート電極33を含む絶縁膜32上にシリコン酸化膜などにより形成されている。ここで、この層間膜34は、半導体層31の端面に対応する部分の膜厚が他の部分よりも若干薄くなっている。
【００２３】
ソース電極35は、例えばモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタ法などにて成膜してからパターニングしてソース線23と一体に形成されている。また、このソース電極35は、半導体層31のソース領域31bに対して、層間膜34および絶縁膜32に連続して形成されたコンタクトホール43を介して電気的に接続されている。
【００２４】
ドレイン電極36は、ソース電極35と同じ材質で形成され、半導体層31のドレイン領域31cに対して、層間膜34および絶縁膜32に連続して形成されたコンタクトホール44を介して電気的に接続されているとともに、平坦化膜上に形成された画素電極に対して、平坦化膜に形成された図示しないコンタクトホールを介して電気的に接続されている。
【００２５】
そして、ゲート連絡線37は、ソース線23(ソース電極35)およびドレイン電極36と同じ材質により、半導体層31およびゲート線22に対して略直交する方向に沿って長手状に形成され、一端部がゲート電極33に、層間膜34に形成されたコンタクトホール46を介して電気的に接続されているとともに、他端部がゲート線22に、層間膜34に形成されたコンタクトホール47を介して電気的に接続されている。したがって、このゲート連絡線37は、ゲート電極33とゲート線22とを電気的に接続している。また、このゲート連絡線37は、平面視で半導体層31のＬＤＤ領域31d，31eの両側までを覆う幅寸法に形成されている。
【００２６】
また、平坦化膜は、例えばシリコン窒化膜(ＳｉＮ)などである。
【００２７】
一方、対向基板13は、図６に示すように、絶縁性のガラスなどの部材により形成された透明な基板49上に図示しないカラーフィルタ層、対向電極および配向膜などが順次積層されている。
【００２８】
次に、上記一実施の形態の製造方法を説明する。
【００２９】
まず、基板21上に例えばプラズマＣＶＤ法でアンダーコート層を形成し(アンダーコート形成工程)、ＰＥ−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにて、このアンダーコート層上に非晶質半導体薄膜であるアモルファスシリコン薄膜を堆積する(アモルファスシリコン薄膜堆積工程)。
【００３０】
次いで、このアモルファスシリコン薄膜に、例えばパルスレーザビームを照射してレーザアニールして、このアモルファスシリコン薄膜をエキシマレーザ溶融結晶化させて多結晶半導体薄膜であるポリシリコン薄膜にする(溶融結晶化工程)。
【００３１】
この後、このポリシリコン薄膜の表面にフォトレジストを形成してから、このフォトレジストをマスクとして用いて、ポリシリコン薄膜を例えばプラズマに曝してドライエッチングして島切りして島状にパターニングする(パターニング工程)。
【００３２】
以上の各工程により、半導体層形成工程が構成されている。
【００３３】
次いで、これら島状のポリシリコン薄膜を含むアンダーコート層上に、ＰＥ−ＣＶＤ法やＥＣＲ−ＣＶＤ法などにて、シリコン酸化膜などによる絶縁膜32を形成する(絶縁膜形成工程)。
【００３４】
この後、チャネル領域31aとなる部分のポリシリコン薄膜上に、モリブデン−タングステン合金などをスパッタ法などにて成膜して金属層を形成してからパターニングしてゲート線22およびゲート電極33を一体に備えるゲート線部41を形成する(ゲート線部形成工程)。
【００３５】
この状態で、フォトレジストなどを適宜塗布して、ソース領域31bおよびドレイン領域31cとなる部分のポリシリコン薄膜の両側部にｎ型のリンなどの不純物を高濃度にイオンドーピングしてｎ+層として、ソース領域31bおよびドレイン領域31cのそれぞれを形成するとともに、ＬＤＤ領域31d，31eとなる部分のポリシリコン薄膜にリンなどの不純物を低濃度にイオンドーピングしてＬＤＤ領域31d，31eを形成する(領域形成工程)。
【００３６】
この後、フォトレジストを剥離して除去し、各半導体層31をアニールして、この半導体層31にドーピングした不純物を活性化させる(活性化工程)。
【００３７】
次いで、ゲート線部41上にフォトレジストを塗布し、図４に示すように、半導体層31の端面近傍に位置する部分を除去するように開口51，52を設けて、例えばドライエッチングをすることにより、図５に示すように、ゲート線部41にてゲート線22とゲート電極33とを切り離し、ゲート電極33を、半導体層の外形よりも小さい外形を有する島状とする(ゲート電極加工工程)。
【００３８】
このとき、ゲート電極33となる部分以外には、表面に絶縁膜32が露出しているので、エッチングの際には、絶縁膜32も一緒にエッチングされることから、絶縁膜32が薄くなりすぎるとゲート電極33と半導体層31との電気的リークが発生しやすくなるため、例えばＣＦ4＋Ｏ2ガスを用い、イオン性ではなく、ラジカル主体のエッチングを施すことにより絶縁膜32とゲート電極33との選択比を上げてエッチングすることが好ましい。
【００３９】
なお、ゲート電極33を島状に形成するに際して、ゲート線部41からゲート電極33を切り離して形成する方法ではなく、予めゲート電極を島状に形成する方法も考えられるが、この方法では、各領域31b〜31eを設計通りに形成することができないため、本実施の形態では、上記のように、一旦ゲート線部41を形成し、各領域31b〜31eを形成した後にゲート電極33を島状とする方法をとる。
【００４０】
この後、ゲート電極33を含む絶縁膜32上に、例えばシリコン酸化膜などを成膜して層間膜34を形成する(層間膜形成工程)。
【００４１】
さらに、層間膜34および絶縁膜32をパターニングしてコンタクトホール46，47，43，44を開口させて、ゲート電極33、ゲート線22、ソース領域31bおよびドレイン領域31cのそれぞれの一部を露出させる(コンタクトホール形成工程)。このとき、コンタクトホール43，44は、絶縁膜32の厚み分、コンタクトホール46，47よりも深く形成する必要がある。したがって、このコンタクトホール形成工程において、コンタクトホール46，47に対応するゲート電極33およびゲート線22のそれぞれの上部がエッチング損傷(オーバーエッチング)により若干薄くなったり、コンタクトホール46，47の径寸法がコンタクトホール43，44の径寸法よりも僅かに大きくなったりすることがあるものの、薄膜トランジスタ25などの特性上問題が生じることはない。
【００４２】
そして、この状態で、コンタクトホール46，47，43，44を含む層間膜34上の全面にスパッタ法などにて金属層を成膜した後、所定のフォトレジストを形成し、このフォトレジストをマスクとして用いて、ゲート連絡線37、ソース電極35およびドレイン電極36となる部分以外の金属層をドライエッチングなどにより除去する(線形成工程)。すなわち、この線形成工程は、ゲート連絡線37を形成するゲート連絡線形成工程と、ソース線23(ソース電極35)を形成するソース線形成工程と、ドレイン電極を形成するドレイン電極形成工程とを同時になすものである。
【００４３】
この結果、図１および図２に示すように、ゲート連絡線37がゲート電極33およびゲート線22に亘って電気的に接続されるとともに、ソース電極35がソース領域31bに、ドレイン電極36がドレイン領域31cに、それぞれ電気的に接続される。
【００４４】
この後、フォトレジストを剥離して除去し、ゲート連絡線37、ソース電極35およびドレイン電極36のそれぞれを含む層間膜34上に平坦化膜を形成して(平坦化膜形成工程)、各薄膜トランジスタ25を完成する。
【００４５】
以上の各工程により、薄膜トランジスタ形成工程が構成されている。
【００４６】
さらに、フォトリソ工程およびスパッタリング工程を適宜繰り返して、平坦化膜上に画素電極を形成した後、この画素電極を含む平坦化膜上に配向膜を形成する(膜形成工程)。
【００４７】
次いで、基板21上の有効表示部16の周縁に各ドライバ27，28をそれぞれ作り込み(ドライバ形成工程)、アレイ基板12を完成する。
【００４８】
この後、このアレイ基板12の配向膜側に、対向基板13の配向膜側を対向させて取り付け(対向基板配置工程)、これらアレイ基板12の配向膜と対向基板13の配向膜との間に液晶層14を介在させて封止する(光変調層介在工程)。
【００４９】
そして、これらアレイ基板12および対向基板13に図示しないシステム回路や偏光板、バックライトなどの様々な部材を組み合わせて(組み合わせ工程)、液晶表示素子11を完成する。
【００５０】
上述したように、上記一実施の形態にでは、半導体層31を覆う絶縁膜32上に、この半導体層31の外形よりも小さい外形にて島状にゲート電極33を形成し、このゲート電極33を層間膜34で覆い、かつ、この層間膜34上に、ゲート電極33と外部のゲート線32とを電気的に接続するゲート連絡線37を形成する構成とした。
【００５１】
すなわち、ゲート電極の幅寸法を半導体層の幅寸法と略等しくする従来の場合では、基板21の主面に対して略垂直となっている半導体層の端面の下端から粒界が発生してゲート絶縁膜の段差被覆性が充分でなくなり、膜厚が薄くなって、ゲート電極と半導体層の端面近傍の位置との間に電気的リークを生じるおそれがあるのに対して、上記一実施の形態によれば、半導体層31の端面と対向する部分をゲート電極33からなくして半導体層31の端面とゲート電極33との間の絶縁膜32による絶縁性を確保でき、半導体層31とゲート電極33の端面近傍との間での電気的リークを確実に抑制できる。
【００５２】
しかも、上記製造方法では、半導体層31などに特別な加工を施す必要がないため、加工の信頼性が向上し、例えば比較的大きい液晶表示素子11の有効表示部16のように上記薄膜トランジスタ25を多数用いる場合でも、各薄膜トランジスタ25での半導体層31の端面近傍とゲート電極33との間での電気的リークを確実に防止でき、この電気的リークに伴う画素Ｐの点欠陥の発生を防止できる。
【００５３】
また、ゲート線22とゲート電極33とを一体に備えるゲート線部41を一旦形成してからゲート電極33をゲート線22から切り離すことで、ゲート線部41をマスクとしてＬＤＤ領域31d，31eを形成することが可能になる。
【００５４】
さらに、ゲート電極33を切り離す際に、ラジカル主体のドライエッチングをすることにより、絶縁膜32とゲート電極33との選択比を向上でき、絶縁膜32の損傷を低減できる。
【００５５】
そして、ソース線23(ソース電極35)とゲート連絡線37とを同じ材質で形成することで、これらソース線23(ソース電極35)とゲート連絡線37とを同一のプロセスで形成でき、処理プロセスの増加に伴う製造コストの上昇などをも防止できる。
【００５６】
なお、上記一実施の形態において、薄膜トランジスタ25は、ゲート電極33をゲート線22に接続するものであれば、表示素子に用いるものに限定されない。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態の薄膜トランジスタの要部を示す説明平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】同上薄膜トランジスタの製造方法のゲート電極加工工程のフォトレジストの形成状態を示す説明平面図である。
【図５】同上薄膜トランジスタの製造方法のゲート電極加工工程でのエッチング後の状態を示す説明平面図である。
【図６】同上薄膜トランジスタを備えた表示素子を示す説明断面図である。
【図７】同上表示素子を示す回路図である。
【符号の説明】
【００５８】
22    ゲート線
25    薄膜トランジスタ
31    半導体層
31a   チャネル領域
31b   ソース領域
31c   ドレイン領域
32    絶縁膜
33    ゲート電極
34    層間膜
37    ゲート連絡線
41    ゲート線部
【図１】
2009026796.tif 000003
【図２】
2009026796.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009026796.tif 000009