(57)【要約】【課題】半導体膜を多結晶化させる際に半導体膜がその下層のパターンから受ける影響が半導体膜の電気的性能に及ぶのを抑制する。【解決手段】半導体装置の製造方法は、基板１１上に、電流経路予定部分に対応してパターン１３を形成するパターン形成ステップと、パターン形成ステップで形成したパターン１３を覆うように基板１１上に半導体膜１５を形成する半導体膜形成ステップと、半導体膜形成ステップで形成した半導体膜１５の少なくとも電流経路予定部分に対し、その電流経路方向に垂直な方向にレーザー光Ｌを走査して半導体膜１５を多結晶化させる多結晶化ステップと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、電流経路予定部分に対応してパターンを形成するパターン形成ステップと、
上記パターン形成ステップで形成したパターンを覆うように上記基板上に半導体膜を形成する半導体膜形成ステップと、
上記半導体膜形成ステップで形成した半導体膜の少なくとも電流経路予定部分に対し、その電流経路方向に垂直な方向にレーザー光を走査して半導体膜を多結晶化させる多結晶化ステップと、
を備えた半導体装置の製造方法。
【請求項２】
請求項１に記載された半導体装置の製造方法において、
上記パターンがＴＦＴ用のゲート電極又は遮光膜である半導体装置の製造方法。
【請求項３】
請求項１に記載された半導体装置の製造方法において、
上記半導体膜がシリコン膜である半導体装置の製造方法。
【請求項４】
請求項１に記載された半導体装置の製造方法において、
上記レーザー光をＣＷ又は擬似ＣＷレーザー光とする半導体装置の製造方法。
【請求項５】
請求項１に記載された半導体装置の製造方法において、
上記パターンが絶縁膜表面の凹凸パターンであって、
上記絶縁膜の凸部における上記多結晶化した半導体膜を介した上方にＴＦＴ用のゲート電極を設けるゲート電極形成ステップをさらに備えた半導体装置の製造方法。
【請求項６】
請求項１に記載された半導体装置の製造方法において、
上記パターン形成ステップにおいて、上記パターンを上記電流経路予定部分よりも幅広に形成する半導体装置の製造方法。
【請求項７】
基板と、
上記基板上の電流経路予定部分に対応して設けられたパターンと、
上記基板上に上記パターンを覆うように設けられ少なくとも電流経路予定部分が多結晶化した半導体膜と、
を備え、
上記多結晶化した半導体膜は、電流経路方向に対して垂直な方向にラテラル結晶成長している半導体装置。
【請求項８】
基板と、
上記基板上の電流経路予定部分に対応して設けられたパターンと、
上記基板上に上記パターンを覆うように設けられ少なくとも電流経路予定部分が多結晶化した半導体膜と、
を備え、
上記多結晶化した半導体膜は、電流経路方向に対して垂直な方向にラテラル結晶成長している半導体装置を備えた液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等の半導体装置では、半導体膜として、多結晶化したポリシリコン膜（ｐ-Ｓｉ）が広く用いられている。
【０００３】
特許文献１には、スイッチング素子であるＴＦＴ（Thin Film Transistor）の半導体膜としてポリシリコン膜を用いた液晶表示装置が開示されている。
【０００４】
通常、ポリシリコン膜は、線状ビームに成形したエキシマレーザーのビームを、複数回重ねながら基板全面に照射することによって形成される。この場合、形成されるポリシリコンは、０．５μｍ程度の直径の多角形状となる。これに対して、より高性能なポリシリコン膜を形成する方法として、ＣＷレーザーや擬似ＣＷレーザーを用いて多結晶化する方法や、パルスレーザーを用いたＳＬＳ法などがある。この場合、形成されるポリシリコンは、一方向に数μｍ以上長く伸びた形状となる（ラテラル成長）。
【０００５】
このようなラテラル成長したポリシリコン膜を用いて、トップゲート構造のＴＦＴを製造する場合、まず、ガラス基板１１’上に厚さ約３００ｎｍのＳｉＯ２の絶縁膜１２’を形成し、その上に厚さ約５０ｎｍの非晶質のアモルファスシリコン膜（ａ-Ｓｉ）１５’を形成する。
【０００６】
次いで、図１５（ａ）及び（ｂ）に示すように、そのアモルファスシリコン膜１５’に対し、例えば、波長５３２ｎｍの５００μｍ×１０μｍの線状のＣＷレーザー光Ｌ’を走査しながら照射し、アモルファスシリコン膜１５’をレーザー光Ｌの走査方向にラテラル成長したポリシリコン膜１５’に加工する。このときのレーザーパワーは例えば１８Ｗ、走査速度は例えば５００ｍｍ／ｓｅｃである。
【０００７】
そして、図１６（ａ）及び（ｂ）に示すように、電流経路方向がレーザー光Ｌの走査方向、つまり、ラテラル結晶成長の方向に一致するようにポリシリコン膜１５’をパターンニングし、その上にゲート絶縁膜１４’を形成すると共に、さらにその上にゲート電極１３’を形成した後、それらをＳｉＯ２の絶縁膜２３’で被覆し、そこにコンタクトホールを形成してソース電極１６’及びドレイン電極１７’を設ける。
【０００８】
このようにして製造されたＴＦＴでは、ポリシリコン膜１５’の電流経路に結晶粒界が存在しないので、高い電子の移動度を得ることができる。
【特許文献１】特開２００７−１１４５６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
最近では、低コスト化のために、各画素に対応したＴＦＴにアモルファスシリコン膜をそのまま使用する一方、回路部のＴＦＴ、ダイオード等の半導体素子にそれを多結晶化させたポリシリコン膜を用いる場合もあり、この場合、回路部のＴＦＴはボトムゲート構造とされる。
【００１０】
ボトムゲート構造のＴＦＴを製造する場合、まず、図１７（ａ）及び（ｂ）に示すように、ガラス基板１１’上に厚さ約３００ｎｍのＳｉＯ２の絶縁膜１２’を形成し、その上に厚さ約４００ｎｍのゲート電極１３’のパターン、その上に厚さ約１００ｎｍのＳｉＯ２の絶縁膜１４’を順次形成し、さらにその上に厚さ約１００ｎｍの非晶質のアモルファスシリコン膜（ａ-Ｓｉ）１４’を形成する。
【００１１】
次いで、そのアモルファスシリコン膜１５’に対し、上記と同様のＣＷレーザー光Ｌを走査しながら照射し、アモルファスシリコン膜１５’をレーザー光Ｌの走査方向にラテラル成長したポリシリコン膜１５’に加工する。
【００１２】
そして、電流経路方向がレーザー光Ｌの走査方向、つまり、ラテラル結晶成長の方向に一致するようにポリシリコン膜１５’をパターンニングし、その後、ソース電極及びドレイン電極を設ける。
【００１３】
ところが、この場合、アモルファスシリコン膜１５’にレーザー光Ｌを照射したとき、シリコン１４’の溶融時間が長いため、溶融したシリコン１４’がレーザー光Ｌの走査方向に引っ張られるように凝固し、図１８（ａ）及び（ｂ）に矢印で示すように、ゲート電極１３’の縁に対応して、電流経路を横切るように、膜厚が薄くなったり、膜剥がれが起こり、その結果、ＴＦＴの電気的性能が低いものになってしまうという問題がある。
【００１４】
また、光センサー等では、ＴＦＴたダイオードの光電流を抑えるために、ポリシリコン膜の下層に遮光膜が設けられるが、その遮光膜の縁により生じる段差のために同様の問題が起こる。
【００１５】
本発明は、半導体膜を多結晶化させる際に半導体膜がその下層のパターンから受ける影響が半導体膜の電気的性能に及ぶのを抑制することを目的とする。
【課題を解決するための手段】
【００１６】
上記の目的を達成する本発明の半導体装置の製造方法は、
基板上に、電流経路予定部分に対応してパターンを形成するパターン形成ステップと、
上記パターン形成ステップで形成したパターンを覆うように上記基板上に半導体膜を形成する半導体膜形成ステップと、
上記半導体膜形成ステップで形成した半導体膜の少なくとも電流経路予定部分に対し、その電流経路方向に垂直な方向にレーザー光を走査して半導体膜を多結晶化させる多結晶化ステップと、
を備える。
【００１７】
このような方法によれば、半導体膜の電流経路予定部分に対し、その電流経路方向に垂直な方向にレーザー光を走査するので、半導体膜が電流経路方向に対して垂直な方向にラテラル結晶成長することとなり、そのため電流経路方向にレーザー光を走査する場合に比べて多結晶化した半導体膜の電子の移動度は低くなるものの、パターンの縁により生じる段差に起因する多結晶化した半導体膜の薄膜化や膜剥がれが電流経路を横切るように形成されず、その結果、その影響が多結晶化した半導体膜の電気的性能に及ぶのが抑制され、高い歩留まりを実現することができる。
【００１８】
本発明の半導体装置の製造方法は、上記パターンがＴＦＴ用のゲート電極又は遮光膜であってもよい。
【００１９】
本発明の半導体装置の製造方法は、上記半導体膜がシリコン膜であってもよい。
【００２０】
本発明の半導体装置の製造方法は、上記レーザー光をＣＷ又は擬似ＣＷレーザー光としてもよい。
【００２１】
本発明の半導体装置の製造方法は、上記パターンが絶縁膜表面の凹凸パターンであって、上記絶縁膜の凸部における上記多結晶化した半導体膜を介した上方にＴＦＴ用のゲート電極を設けるゲート電極形成ステップをさらに備えたものであってもよい。このようにすれば、絶縁膜の凸部に対応してＴＦＴ用のゲート電極が設けられ、その部分において多結晶化した半導体膜が相対的に薄く形成されるので、その部分でのオフリーク電流を低く抑えることができる。
【００２２】
本発明の半導体装置の製造方法は、上記パターン形成ステップにおいて、上記パターンを上記電流経路予定部分よりも幅広に形成するものであってもよい。このようにすれば、パターンが電流経路予定部分よりも幅広に形成されるので、パターンの縁により生じる段差に起因する多結晶化した半導体膜の薄膜化や膜剥がれが電流経路の外側において生じ、従って、多結晶化した半導体膜の電気的性能がそれによって悪影響を受けることはない。
【００２３】
本発明の半導体装置及び液晶表示装置は、
基板と、
上記基板上の電流経路予定部分に対応して設けられたパターンと、
上記基板上に上記パターンを覆うように設けられ少なくとも電流経路予定部分が多結晶化した半導体膜と、
を備え、
上記多結晶化した半導体膜は、電流経路方向に対して垂直な方向にラテラル結晶成長している。
【発明の効果】
【００２４】
本発明によれば、半導体膜の電流経路予定部分に対し、その電流経路方向に垂直な方向にレーザー光を走査するので、パターンの縁により生じる段差に起因する多結晶化した半導体膜の薄膜化や膜剥がれが電流経路を横切るように形成されず、その結果、その影響が多結晶化した半導体膜の電気的性能に及ぶのが抑制される。
【発明を実施するための最良の形態】
【００２５】
（実施形態１）
実施形態１に係る液晶表示装置（半導体装置）の製造方法について説明する。
【００２６】
実施形態１に係る液晶表示装置の製造方法は、ＴＦＴ基板及びＣＦ基板を作製するアレイ工程、ＴＦＴ基板及びＣＦ基板を貼り合わせると共に、それらの間に液晶を注入して液晶パネルとするパネル工程、並びに、液晶パネルを電気的に制御可能に加工するモジュール工程からなるが、以下では、特にアレイ工程のＴＦＴ基板の製法について図１〜６を用いて説明する。なお、アレイ工程のＣＦ基板の製法、パネル工程、及びモジュール工程は公知のものと同様である。
【００２７】
−ゲートパターン形成ステップ−
アレイ工程におけるＴＦＴ基板の製造において、まず、洗浄した透明基板１１の一方の面にＣＶＤ（Chemical Vapor Deposition）によりベース酸化膜１２を形成し、その上にスパッタリングにより金属膜を形成した後、ＰＥＰ（Photo Engraving Process）によりゲートパターンを焼き付ける。このゲートパターンには、ゲートバスライン、並びに、各画素に対応したＴＦＴ及びその他の半導体素子のＴＦＴのゲート電極１３が含まれる。なお、このとき同時に各画素に対応した補助容量電極も形成する。
【００２８】
ここで、透明基板１１としては、例えば、ガラス基板やアクリル樹脂等の樹脂基板が用いられる。透明基板１１の厚さは例えば０．３〜１．１ｍｍである。
【００２９】
ベース酸化膜１２としては、例えば、例えばシリコン酸化膜（ＳｉＯｘ）が挙げられる。ベース酸化膜１２の厚さは例えば１００〜５００ｎｍである。
【００３０】
ゲート電極１３となる金属膜の材質としては、例えば、タンタル（Ｔａ）、モリブデンタンタル（ＭｏＴａ）やモリブデンタングステン（ＭｏＷ）などの合金、アルミニウム（Ａｌ）等が挙げられる。金属膜の厚さは例えば１００〜５００ｎｍである。
【００３１】
−半導体膜形成ステップ−
ゲート電極１３が形成された透明基板１１上にＣＶＤによりゲート絶縁膜１４を形成した後、さらにその上にＣＶＤにより半導体膜１５（非晶質のものでも結晶質のものでもいずれでもよい。）を形成する。
【００３２】
このとき、透明基板１１上の半導体膜１５には、ゲート電極１３の縁に対応して段差が生じる。
【００３３】
ここで、ゲート絶縁膜１４としては、例えばシリコン酸化膜（ＳｉＯｘ）が挙げられる。ゲート絶縁膜１４の厚さは例えば１０〜１００ｎｍである。
【００３４】
半導体膜１５としては、例えばアモルファスシリコン膜（ａ-Ｓｉ）が挙げられる。半導体膜１５の厚さは例えば２０〜１００ｎｍである。
【００３５】
−多結晶化及びパターニングステップ−  
透明基板１１上の半導体膜１５に対し、図１〜４に示すように、線状のレーザー光Ｌを走査して半導体膜１５を多結晶化させ、例えば、ドーピングなどによって、所定の領域にソースドレイン領域を形成した後、図５に示すように、ＰＥＰにより必要部分のみを残すようにパターニングする。
【００３６】
半導体膜１５のうち、ゲート電極１３に対応するチャネル部分Ｃと後工程においてゲート電極１３を跨いでソース電極１６及びドレイン電極１７が形成される部分とを合わせた部分が電流経路予定部分であり、そのソース電極１６及びドレイン電極１７の配設方向が電流経路方向となる。レーザー光Ｌの走査は、その電流経路方向に垂直な方向に行う。
【００３７】
このとき、半導体膜１５は、レーザー光Ｌの走査方向、つまり、電流経路方向に垂直な方向に沿ってラテラル結晶成長する。
【００３８】
また、半導体膜１５のゲート電極１３の縁による段差の部分（図３及び４の矢印で示す部分）では、溶融した半導体膜１５がレーザー光Ｌの走査方向に引っ張られるように凝固し、膜厚が薄くなったり、膜剥がれが起こる。
【００３９】
しかしながら、この部分は、図５に示すように、パターニングにより除去されるので、多結晶化した半導体膜１５の電気的性能がそれによって悪影響を受けることはない。
【００４０】
ここで、レーザーとしては、例えば、ＵＶレーザー、可視レーザー、赤外レーザー等が挙げられる。レーザー光Ｌは、ＣＷ光、擬似ＣＷ光及びパルス光のいずれであってもよいが、ＣＷ光又は擬似ＣＷ光を用いるのが好適である。ここで、擬似ＣＷ光とは、モードロックレーザー等の周波数がＭＨｚのパルスレーザーであり、溶融した半導体膜が凝固する前に次のパルス光を照射し、効果の面でＣＷ光と同一視しうるものである。線状のレーザー光Ｌは、例えば、長さが５０〜５０００μｍ、幅が５〜５０μｍ、パワーが５〜１００Ｗである。また、走査速度は例えば１０〜２０００ｍｍ／ｓｅｃである。
【００４１】
ドーピングする物質としては、例えば、リン、ボロン等が挙げられる。
【００４２】
なお、例えば、半導体膜１５がアモルファスシリコン膜の場合、多結晶化した半導体膜１５はポリシリコン膜（ｐ-Ｓｉ）である。
【００４３】
また、レーザー光Ｌの照射による半導体膜１５の多結晶化は、半導体膜１５の全体ついて行う必要はなく、少なくとも電流経路予定部分においてなされればよい。
【００４４】
また、モノリシック構造の場合、画素に対応したＴＦＴ用には半導体膜１５をそのまま使用し、ドライバＩＣに含まれるＴＦＴやダイオード等の半導体素子用にのみ多結晶化した半導体膜１５を使用するようにしてもよい。
【００４５】
−ソース・ドレイン電極形成ステップ−
ゲート絶縁膜１４の補助容量電極に対応する部分にＰＥＰによりコンタクトホールを形成し、その上からスパッタリングにより金属膜を形成した後、図６に示すように、ＰＥＰによりソースバスライン、並びに、各画素に対応したＴＦＴ及びドライバＩＣに含まれるＴＦＴのソース電極１６、ドレイン電極１７を形成する。
【００４６】
ここで、これらの電極を形成する金属膜の材質としては、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）等が挙げられる。金属膜の厚さは例えば１００〜５００ｎｍである。
【００４７】
−画素電極形成ステップ−
透明基板１１上にスパッタリングにより透明導電膜を形成した後、ＰＥＰにより画素電極を形成する。
【００４８】
ここで、画素電極となる透明導電膜の材質としては、例えば、酸化インジウムチタン（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）等が挙げられる。透明導電膜の厚さは例えば１００〜５００ｎｍである。
【００４９】
以上により構成される各画素に対応したＴＦＴ及びドライバＩＣに含まれるＴＦＴはボトムゲート構造のものである。なお、半導体膜１５の上方に他のゲート電極を設ければ、ダブルゲート構造のＴＦＴを構成することも可能である。
【００５０】
−保護膜形成ステップ−
ソース電極１６及びドレイン電極１７の形成後、透明基板１１上にＣＶＤにより保護膜を形成した後、それをＰＥＰにより所定のパターニングを行う。
【００５１】
ここで、保護膜の材質としては、例えば窒化膜（ＳｉＮｘ）等が挙げられる。保護膜のの厚さは例えば１００〜５００ｎｍである。
【００５２】
上記各ステップを経て作製されたＴＦＴ基板は、アレイ工程において並行して作製されたＣＦ基板と共にパネル工程に移されて液晶パネルに加工され、そして、その液晶パネルがモジュール工程に移されて液晶表示装置とされる。製造される液晶表示装置では、それに含まれる各画素に対応したＴＦＴ及びドライバＩＣに含まれるＴＦＴにおける多結晶化した半導体膜１５は、電流経路方向に対して垂直な方向にラテラル結晶成長したものとなる。
【００５３】
以上のような製造方法によれば、半導体膜１５の電流経路予定部分に対し、その電流経路方向に垂直な方向にレーザー光Ｌを走査するので、半導体膜１５が電流経路方向に対して垂直な方向にラテラル結晶成長することとなり、そのため電流経路方向にレーザー光Ｌを走査する場合に比べて多結晶化した半導体膜１５の電子の移動度は低くなるものの、ゲート電極１４の縁により生じる段差に起因する多結晶化した半導体膜１５の薄膜化や膜剥がれが電流経路を横切るように形成されず、その結果、その影響が多結晶化した半導体膜１５の電気的性能に及ぶのが抑制され、高い歩留まりを実現することができる。
【００５４】
（実施形態２）
実施形態２に係る光センサ等の半導体装置の製造方法について説明する。以下では、特にスイッチング素子としてのＴＦＴの製法について図７〜９を用いて説明する。なお、実施形態１と同一名称の部分は実施形態１と同一符号で示す。また、各部の材質、寸法構成等は実施形態１と同一である。
【００５５】
−遮光膜形成ステップ−
洗浄した透明基板１１の一方の面にＣＶＤによりベース酸化膜１２を形成し、その上にスパッタリングにより金属膜を形成した後、ＰＥＰにより遮光膜１８を焼き付ける。
【００５６】
ここで、遮光膜１８となる金属膜の材質としては、例えば、クロム（Ｃｒ）等が挙げられる。遮光膜１８となる金属膜の厚さは例えば５０〜３００ｎｍである。
【００５７】
また、遮光膜１８は、後工程で形成される多結晶化した半導体膜１５のチャネル部分Ｃよりも幅広で且つチャネル部分Ｃを覆うように形成することが好ましい。遮光膜１８は、多結晶化した半導体膜１５のチャネル部分Ｃの少なくともレーザー照射開始側に遮光膜１８の膜厚分以上の余幅があることが好ましく、具体的には、多結晶化した半導体膜１５のチャネル部分Ｃの幅Ｗに、例えば、ａ-Ｓｉ膜の膜厚が５０ｎｍの場合には、５０ｎｍ以上の余幅を加えた幅Ｗ’を有することが好ましい。
【００５８】
−半導体膜形成ステップ−
遮光膜１８が形成された透明基板１１上にＣＶＤにより遮光膜絶縁膜１９を形成した後、さらにその上にＣＶＤにより半導体膜１５を形成する。
【００５９】
このとき、透明基板１１上の半導体膜１５には、遮光膜パターン１７の縁に対応して段差が生じる。
【００６０】
ここで、遮光膜絶縁膜１９としては、例えばシリコン酸化膜（ＳｉＯｘ）が挙げられる。遮光膜絶縁膜１９の厚さは例えば５０〜２００ｎｍである。
【００６１】
−多結晶化及びパターニングステップ−  
透明基板１１上の半導体膜１５に対し、図７及び８に示すように、線状のレーザー光Ｌを走査して半導体膜１５を多結晶化させ、所定のドーピングを行った後、図９に示すように、ＰＥＰにより必要部分のみを残すようにパターニングする。
【００６２】
半導体膜１５のうち、後工程においてゲート電極１３が形成されるチャネル部分Ｃとゲート電極１３を跨いでソース電極１６及びドレイン電極１７が形成される部分とを合わせた部分が電流経路予定部分であり、そのソース電極１６及びドレイン電極１７の配設方向が電流経路方向となる。レーザー光Ｌの走査は、その電流経路方向に垂直な方向に行う。
【００６３】
このとき、半導体膜１５は、レーザー光Ｌの走査方向、つまり、電流経路方向に垂直な方向に沿ってラテラル結晶成長する。
【００６４】
また、遮光膜パターン１７の縁による段差の部分（図７及び８の矢印で示す部分）では、溶融した半導体膜１５がレーザー光Ｌの走査方向に引っ張られるように凝固し、膜厚が薄くなったり、膜剥がれが起こる。
【００６５】
しかしながら、この部分は、電流経路に沿った方向に延びているので、電流経路を断つことはなく、多結晶化した半導体膜１５の電気的性能に対する影響は小さい。
【００６６】
また、図９に示すように、遮光膜パターン１７がチャネル部分Ｃよりも幅広で且つチャネル部分Ｃを覆うように形成されていれば、遮光膜パターン１７の縁により生じる段差に起因する多結晶化した半導体膜１５の薄膜化や膜剥がれがチャネル部分Ｃの外側において生じ、そして、その部分はパターニングにより除去されるので、多結晶化した半導体膜１５の電気的性能がそれによって悪影響を受けることはない。
【００６７】
−ゲート電極形成ステップ−
所定パターンの多結晶化した半導体膜１５が形成された透明基板１１上にＣＶＤによりゲート絶縁膜１４を形成した後、その上にスパッタリングにより金属膜を形成し、ＰＥＰによりゲート電極１３を形成する。
【００６８】
−ソース・ドレイン電極形成ステップ−
ゲート電極１３が形成された透明基板１１上にＣＶＤにより層間絶縁膜を形成し、ゲート絶縁膜１４及び層間絶縁膜にゲート電極１３を挟んで一対のコンタクトホールを多結晶化した半導体膜１５に達するように形成した後、その上にスパッタリングにより金属膜を形成し、ＰＥＰによりソース電極１６及びドレイン電極１７を形成する。
【００６９】
ここで、層間絶縁膜としては、例えばシリコン酸化膜（ＳｉＯｘ）が挙げられる。層間絶縁膜の厚さは例えば１００〜５００ｎｍである。
【００７０】
このようにして構成されるＴＦＴはトップゲート構造のものである。
【００７１】
そして、以上の工程を経て製造される半導体装置では、それに含まれるＴＦＴにおける多結晶化した半導体膜１５は、電流経路方向に対して垂直な方向にラテラル結晶成長したものとなる。
【００７２】
作用効果は実施形態１と同一である。
【００７３】
（実施形態３）
実施形態３に係る半導体装置の製造方法について説明する。以下では、特にスイッチング素子としてのＴＦＴの製法について図１０〜１４を用いて説明する。なお、実施形態１及び２と同一名称の部分は実施形態１と同一符号で示す。また、各部の材質、寸法構成等は実施形態１及び２と同一である。
【００７４】
−下層絶縁膜形成ステップ−
洗浄した透明基板１１の一方の面にＣＶＤにより第１膜２０ａ及び第２膜２０ｂからなる下層絶縁膜２０を形成した後、第２膜２０ｂにフォトリソグラフィ及びドライエッチングにより開口を形成することにより、下層絶縁膜２０に後工程においてソース電極１６及びドレイン電極１７が形成される部分に対応して一対の凹部２１を有する凹凸パターンを形成する。
【００７５】
ここで、第１膜２０ａとしては、例えば窒化膜（ＳｉＮｘ）が挙げられる。第１膜２０ａの厚さは例えば３０〜１００ｎｍである。
【００７６】
第２膜２０ｂとしては、例えばシリコン酸化膜（ＳｉＯｘ）が挙げられる。第２膜２０ｂの厚さは例えば３０〜２００ｎｍである。
【００７７】
凹凸を形成する方法は、これだけに限定される物ではなく、ＳｉＯｘをパターニングした後、全面を再びＳｉＯｘで覆うようにして形成しても構わない。
【００７８】
−半導体膜形成ステップ−
透明基板１１上の下層絶縁膜２０の上にＣＶＤにより半導体膜１５を形成する。
【００７９】
このとき、透明基板１１上の半導体膜１５には、下層絶縁膜２０の凹凸パターンの縁に対応して段差が生じる。
【００８０】
−多結晶化及びパターニングステップ−  
透明基板１１上の半導体膜１５に対し、図１０〜１３に示すように、線状のレーザー光Ｌを走査して半導体膜を多結晶化させ、所定のドーピングを行った後、ＰＥＰにより必要部分のみを残すようにパターニングする。
【００８１】
半導体膜１５のうち、後工程においてゲート電極１３が形成される凸部２２のチャネル部分Ｃとゲート電極１３を挟んでソース電極１６及びドレイン電極１７が形成される凹部２１の部分とを合わせた部分が電流経路予定部分であり、そのソース電極１６及びドレイン電極１７の配設方向が電流経路方向となる。レーザー光Ｌの走査は、その電流経路方向に垂直な方向に行う。
【００８２】
このとき、半導体膜１５は、レーザー光Ｌの走査方向、つまり、電流経路方向に垂直な方向に沿ってラテラル結晶成長する。
【００８３】
凹凸パターンの縁による段差の部分（図１２の矢印で示す部分）では、溶融した半導体膜１５がレーザー光Ｌの走査方向に引っ張られるように凝固し、膜厚が薄くなったり、膜剥がれが起こる。
【００８４】
しかしながら、この部分は、電流経路に沿った方向に延びているので、電流経路を断つことはなく、多結晶化した半導体膜１５の電気的性能に対する影響は小さい。
【００８５】
また、溶融した半導体膜１５は凹部２１に流入するため、図１３に示すように、多結晶化した半導体膜１５は、凹部２１よりもチャネル部分Ｃを構成する凸部２２が相対的に薄肉に形成され、これによってオフリーク電流の発生を低く抑えることができる。さらに、チャネル部分Ｃを構成する凸部２２では、凹部２１よりも多結晶化した半導体膜１５の結晶粒界ができにくく、これによって電気的特性も安定なものとなる。一方、多結晶化した半導体膜１５は、ソース電極１６及びドレイン電極１７が形成される凹部２１で相対的に厚肉に形成されるので、これによってドーピング後の低抵抗化を有効に図ることができる。
【００８６】
−ゲート電極形成ステップ−
所定パターンの多結晶化した半導体膜１５が形成された透明基板１１上にＣＶＤによりゲート絶縁膜１４を形成した後、その上にスパッタリングにより金属膜を形成し、ＰＥＰによりゲート電極１３を形成する。
【００８７】
−ソース・ドレイン電極形成ステップ−
ゲート電極１３が形成された透明基板１１上にＣＶＤにより層間絶縁膜２３を形成し、ゲート絶縁膜１４及び層間絶縁膜２３の下層絶縁膜２０の一対の凹部２１に対応する部分にそれぞれ多結晶化した半導体膜１５に達するコンタクトホールを形成した後、その上にスパッタリングにより金属膜を形成し、ＰＥＰによりソース電極１６及びドレイン電極１７を形成する。
【００８８】
このようにして構成されるＴＦＴは図１４に示すようなトップゲート構造のものである。
【００８９】
そして、以上の工程を経て製造される半導体装置では、それに含まれるＴＦＴにおける多結晶化した半導体膜１５は、電流経路方向に対して垂直な方向にラテラル結晶成長したものとなる。
【００９０】
作用効果は実施形態１と同一である。
【００９１】
（その他の実施形態）
実施形態１〜３では、ＴＦＴを対象としたが、特にこれに限定されるものではなく、ダイオード等その他の半導体素子であってもよい。
【００９２】
また、実施形態１〜３では、電流経路方向に対して垂直な方向にラテラル結晶成長した半導体膜１５によりＴＦＴやその他の半導体素子を構成するようにしたが、液晶表示装置内においては、すべてのＴＦＴをこの構造にする必要はなく、これに加えて電流経路方向にラテラル結晶成長した半導体膜により構成したＴＦＴやその他の半導体素子を混在させてもよい。
【産業上の利用可能性】
【００９３】
本発明は、液晶表示装置等の半導体装置及びその製造方法について有用である。
【図面の簡単な説明】
【００９４】
【図１】実施形態１の多結晶化及びパターニングステップにおける多結晶化前の基板の平面図である。
【図２】図１におけるII-II断面図である。
【図３】実施形態１の多結晶化及びパターニングステップにおける多結晶化後の基板の平面図である。
【図４】図３におけるIV-IV断面図である。
【図５】実施形態１の多結晶化及びパターニングステップにおけるパターニング後の基板の平面図である。
【図６】実施形態１のソース・ドレイン電極形成ステップ後の基板の平面図である。
【図７】実施形態２の多結晶化及びパターニングステップにおける多結晶化後の基板の平面図である。
【図８】図７におけるVIII-VIII断面図である。
【図９】実施形態２の多結晶化及びパターニングステップにおけるパターニング後の基板の平面図である。
【図１０】実施形態３の多結晶化及びパターニングステップにおける多結晶化前の基板の平面図である。
【図１１】図１０におけるXI-XI断面図である。
【図１２】実施形態３の多結晶化及びパターニングステップにおける多結晶化後の基板の平面図である。
【図１３】図１２におけるXIII-XIII断面図である。
【図１４】実施形態３のゲート電極形成ステップ後の基板の断面図である。
【図１５】（ａ）は従来のトップゲート構造のＴＦＴの製造方法における半導体膜の多結晶化前の基板の平面図であり、（ｂ）は図１５（ａ）におけるXVb-XVb断面図である。
【図１６】（ａ）は従来のトップゲート構造のＴＦＴの製造方法における半導体膜の多結晶化後の基板の平面図であり、（ｂ）は図１６（ａ）におけるXVIb-XVIb断面図である。
【図１７】（ａ）は従来のボトムゲート構造のＴＦＴの製造方法における半導体膜の多結晶化前の基板の平面図であり、（ｂ）は図１７（ａ）におけるXVIIb-XVIIb断面図である。
【図１８】（ａ）は従来のボトムゲート構造のＴＦＴの製造方法における半導体膜の多結晶化後の基板の平面図であり、（ｂ）は図１８（ａ）におけるXVIIIb-XVIIIb断面図である。
【符号の説明】
【００９５】
１１  透明基板
１３  ゲート電極
１５  半導体膜
１８  遮光膜
２２  凸部
Ｌ  レーザー光
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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