(57)【要約】【課題】素子分離領域とアクティブ領域との接触領域の存在による特性変動を回避可能な半導体装置及びその製造方法を提供すること。【解決手段】本発明に係る半導体装置は、半導体層と；前記半導体層中に形成された素子分離膜と；前記素子分離膜によって囲まれたアクティブ領域の半導体層と；前記アクティブ領域の半導体層の深さ方向における側壁部であり、前記素子分離膜との境界部分に形成された空隙部とを備える。そして、前記空隙部は前記アクティブ領域の半導体層下部には形成されないことを特徴とする。【選択図】図４
2009129958.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と；
前記半導体層中に形成された素子分離膜と；
前記素子分離膜によって囲まれたアクティブ領域の半導体層と；
前記アクティブ領域の半導体層の深さ方向における側壁部であり、前記素子分離膜との境界部分に形成された空隙部とを備え、
前記空隙部は前記アクティブ領域の半導体層下部には形成されないことを特徴とする半導体装置。
【請求項２】
前記空隙部は、前記アクティブ領域の側壁全体に渡って形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記空隙領部は、前記アクティブ領域の側壁の一部にのみ形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体層は、半導体支持層及び当該半導体支持層の上に形成された絶縁層の上に形成された構造のＳＯＩ層であり、
前記アクティブ領域の半導体層の膜厚は、前記ＳＯＩ層の膜厚と一致することを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
半導体層の一部分の領域をエッチングして溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と；
全面に第１の絶縁膜を形成する工程と；
前記第１の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に側壁膜を形成する工程と；
前記溝部を第２の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と；
前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記素子分離膜を形成した後、前記側壁膜を除去する前に、前記アクティブ領域上にゲート電極を形成する工程を更に含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記側壁膜の除去は、等方性エッチングによって行われることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
半導体支持層と、当該半導体支持層の上に形成された基板絶縁層と、当該基板絶縁層の上に形成されたＳＯＩ層（半導体層）とからなるＳＯＩ基板を用意する工程と；
前記ＳＯＩ層の一部分の領域をエッチングして前記基板絶縁層に達する溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と；
全面に第１の絶縁膜を形成する工程と；
前記第１の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に、前記ＳＯＩ層の深さ方向全域に渡って側壁膜を形成する工程と；
前記溝部を第２の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と；
前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field Effect Transistor）の構造およびその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴは集積回路の構成素子として用いられているが、中でもＳＯＩ(Silicon on Insulator)構造を採用したＭＯＳＦＥＴは低消費電力化、高速動作にメリットがあり、近年その使用が広がっている。また、宇宙・航空分野の用途においても、トランジスタが完全分離されるＳＯＩ構造のＭＯＳＦＥＴは、構造的に放射線耐性が強く、有望視されている。
【０００３】
従来のＳＯＩ構造のＭＯＳＦＥＴ構造の例を図１及び図２に示す。図２は図１のＡ−Ａ'方向の断面を示している。図において、符号１１がシリコン支持基板、１２が埋め込み酸化膜（ＳｉＯ２）である。酸化膜１２の上に素子分離領域１４及び、素子分離領域１４に囲まれたＳＯＩのアクティブ領域１３が形成されている。アクティブ領域１３の上には、ゲート絶縁膜１５およびゲート電極１６が形成されている。なお、図では省略したが、ゲート電極１６を挟んで両側のアクティブ領域１３は高濃度不純物のイオン注入によりソース・ドレイン拡散層が形成される。
【０００４】
上記のような構造のＭＯＳＦＥＴにおいては、ゲート電極１６の電圧によりゲート下アクティブ領域１３のチャネルをオン・オフし、ソース−ドレイン間の電流を制御する。
【０００５】
しかしながら、図１及び図２に示す従来構造のＭＯＳＦＥＴによると、素子分離領域１４とアクティブ領域（チャネル）１３との接触領域２１の存在により、特性変動が引き起こされる恐れがあった。アクティブ領域側壁部は、シリコン酸化膜で形成された素子分離絶縁膜１４に接しており、製造時の熱処理により、アクティブ領域１３の不純物ボロンが素子分離領域１４に拡散してしまい、チャネル側壁部近傍のアクティブ領域１３のボロン濃度が低下してしまう。その結果、NチャネルＭＯＳＦＥＴでは当該部分の閾値が低下し、リーク電流の増大、閾値の低下をもたらすことになる。
【０００６】
これを防止するため、チャネル側壁部近傍にのみボロンをイオン注入することが行われるが、チャネル内側方向へのボロン拡散により、チャネル内側の閾値も増大してしまい、その結果新たな問題点として駆動電流の低下をもたらすことになる。
【０００７】
さらに、図１及び図２に示す従来構造のＭＯＳＦＥＴによると、経時的な特性変動という問題があった。すなわち、アルファ線などの放射線の照射により各部酸化膜中で発生した電子・正孔対のうち移動度が低い正孔のみが酸化膜中に捕獲される問題である。特にチャネル側壁部に接している領域２１の素子分離酸化膜領域１４に捕獲された正孔によりチャネル側壁部の閾値が低下することで当該部に寄生チャネルが形成される。そして、長期動作の中でこの変動が増大し、ついには素子の誤動作を引き起こすことになる。上記チャネル側壁部へのボロンのイオン注入がひとつの対策ではあるが、捕獲正孔による影響度を幾分下げるだけの策に過ぎない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、素子分離領域とアクティブ領域との接触領域の存在による特性変動を回避可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の態様に係る半導体装置は、半導体層と；前記半導体層中に形成された素子分離膜と；前記素子分離膜によって囲まれたアクティブ領域の半導体層と；前記アクティブ領域の半導体層の深さ方向における側壁部であり、前記素子分離膜との境界部分に形成された空隙部とを備える。そして、前記空隙部は前記アクティブ領域の半導体層下部には形成されないことを特徴とする。
【００１０】
本発明の第２の態様に係る半導体装置の製造方法は、半導体層の一部分の領域をエッチングして溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と；全面に第１の絶縁膜を形成する工程と；前記第１の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に側壁膜を形成する工程と；前記溝部を第２の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と；前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする。
【００１１】
本発明の第３の態様に係る半導体装置の製造方法は、半導体支持層と、当該半導体支持層の上に形成された基板絶縁層と、当該基板絶縁層の上に形成されたＳＯＩ層（半導体層）とからなるＳＯＩ基板を用意する工程と；前記ＳＯＩ層の一部分の領域をエッチングして前記基板絶縁層に達する溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と；全面に第１の絶縁膜を形成する工程と；前記第１の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に、前記ＳＯＩ層の深さ方向全域に渡って側壁膜を形成する工程と；前記溝部を第２の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と；前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１２】
本発明の第１の態様に係る半導体装置の構造によれば、ゲート電極下部のアクティブ領域が素子分離絶縁膜に接していないため、製造工程での熱処理によるチャネル不純物ボロンの素子分離領域絶縁膜中への拡散を回避でき、チャネル不純物濃度の低下を抑制できる。その結果、チャネル側壁部へのボロンのイオン注入は不要となり、アクティブ内側領域の閾値増大を生じることが無く、ＭＯＳＦＥＴの駆動能力が低下する問題を回避できるという効果が得られる。
【００１３】
また、放射線照射により素子分離酸化膜中で発生した正孔がチャネル側壁部近傍の素子分離酸化膜中に捕獲されても、空隙があるため、アクティブ領域への影響は著しく抑制することができるという効果を有する。すなわち、素子分離酸化膜の比誘電率は約３．９であるのに対して、空隙（真空）は１．０であることから、仮に同じ量の正孔が同じ素子分離酸化膜位置に捕獲された場合でも、チャネル閾値へ与える影響を約１／４に抑制することができる。
【００１４】
従って、本発明の半導体装置の構造によれば、十分な駆動能力を維持し、高い信頼性を有するＭＯＳＦＥＴを形成することができる。
【００１５】
本発明の第２の態様に係る半導体装置の製造方法においては、空隙を形成するにあたり、自己整合的な側壁膜の形成およびその除去により行っているため、追加マスクの形成工程が不要であり、またリソグラフィ能力に依存しない狭い幅の空隙を形成できるという効果を有する。
【００１６】
なお、本発明と類似の技術が特許文献１及び特許文献２に開示されているが、本発明はこれらの従来技術に基づいて容易に創作できたものではなく、特有の顕著な技術的効果を奏するものである。
【特許文献１】特開平１−１２８４４２号公報
【特許文献２】特開平５−２０６２５７号公報
【００１７】
特許文献１によると、半導体基板内部に形成した空洞領域に、酸化性ガスなどを供給してそれを加熱することによって空洞領域表面に酸化膜などの誘電体膜を形成することにより、内部に誘電体埋め込み層を有する半導体基板を製造するものである。そして、素子アクティブ領域の下に空洞が形成されている。
【００１８】
特許文献２によると、周囲の基板からシリコン領域（デバイス領域）を完全にアイソレートするために、アクティブ領域の下部を含む周囲全体に空洞を形成している。
【００１９】
特許文献１及び特許文献２に開示された発明は、いずれも素子アクティブ領域の下部も空隙領域としている。一方、本発明では、空隙はアクティブ領域のゲート電極下部側壁部分のみとしている。従って、本発明はアクティブ領域下部が酸化膜となっているＳＯＩ構造や、通常のバルクシリコン構造においても適用可能となる。
【００２０】
また、特許文献１においては、素子形成領域を残存させるために、リンのイオン注入後、素子形成領域にボロンをイオン注入しているため、N+とP+の両方の不純物により結晶欠陥が発生しデバイス特性を劣化させることが想定される。一方、本発明では素子形成領域は元々の材質そのままであり、欠陥が増えることはない。更に、素子形成領域の下部をエッチング除去する必要があり、プロセス制御性が懸念されるだけでなく、ＳＯＩ基板への適用ができない。
【００２１】
特許文献２においては、エピタキシャル層を形成しており、プロセスコストが高くなる欠点がある。一方、本発明ではエピタキシャル層を必要としない。また、素子形成領域の下部をエッチング除去する必要があり、プロセス制御性が懸念されるだけでなく、ＳＯＩ基板への適用ができない。
【発明を実施するための最良の形態】
【００２２】
本発明は、アクティブのチャネル側壁部と素子分離絶縁膜の間に、絶縁膜の存在しない空隙を設けることを特徴とするものである。以下、本発明の実施の形態について、実施例を用いて詳細に説明する。図３は、本発明の実施例に係る半導体装置（ＳＯＩ構造ＭＯＳＦＥＴ）の構造を示す平面図である。図４は、図３のＢ−Ｂ'方向の断面図である。
【００２３】
本実施例に係る半導体装置は、図４に示すように、P型のシリコン支持基板１１１と、シリコン支持基板１１１上に形成された埋め込み酸化膜１１２と；埋め込み酸化膜１１２上に形成された素子分離絶縁膜１１４と；素子分離絶縁膜１１４とで囲まれたP型シリコンのアクティブ領域１１３とを備えている。アクティブ領域１１３上にはゲート絶縁膜１１５を介してゲート電極１１６が形成されている。そして、アクティブ領域１１３の側壁には、空隙領域１１７が形成されており、当該空隙領域１１７はアクティブ領域１１３の下部には形成されない。
【００２４】
本発明の主要な特徴の１つは、アクティブ領域１１３と素子分離絶縁膜１１４との間の空隙１１７を形成することにある。空隙の断面幅（上部開口部幅）は、例えば、５０ｎｍ〜２００ｎｍとすることができる。
【００２５】
図５〜図８は、上述した構造の半導体装置の製造工程の特徴部分を示す。まず、図５（Ａ）に示すように、シリコン支持基板１１１、埋め込み酸化膜１１２、ＳＯＩシリコン層１１３ａからなるＳＯＩウエハを準備する。ＳＯＩシリコン層１１３ａは、エッチング工程などにより所望の膜厚に調整する。
【００２６】
次に、図５（Ｂ）に示すように、例えば、シリコン酸化膜１３５、シリコン窒化膜１３６の積層パターンをアクティブ形成用マスクとして形成する。なおシリコン窒化膜１３６は後述するＣＭＰ工程でのストッパー膜として機能する。
【００２７】
次に、図６（Ｃ）に示すように、シリコン酸化膜１３５及びシリコン窒化膜１３６の積層パターンをマスクとしてＳＯＩ層１１３ａをエッチングすることで、アクティブ領域１１３を形成する。
【００２８】
次に、図６（Ｄ）に示すように、シリコン窒化膜１１８ａをウエハ全面に成膜する。その後、異方性エッチングにより、図７（Ｅ）に示すように、アクティブ領域側壁部のみに自己整合的にアクティブ側壁膜１２７を形成する。
【００２９】
続いて、図７（Ｆ）に示すように、ウエハ全面にシリコン酸化膜１１４ａを成膜成膜する。その後、ＣＭＰ(Chemical Mechanical Polishing)工程により研磨し、図８（Ｇ）に示すように、マスク１３５，１３６を除去することで、素子分離絶縁膜１１４を埋め込み形成する。ＣＭＰ工程において、シリコン酸化膜１１４ａを削る際に、シリコン窒化膜１３６の上面に到着した段階で酸化膜１１４ａから膜質が変わることで変化点を検出し、ＣＭＰ工程のエンドポイントを設定できる。
【００３０】
次に、図８（Ｈ）に示すように、ゲート絶縁膜１１５及びゲート電極１１６を、順次アクティブ領域１１３上に成膜、パターニングにより形成する。その後、等方性エッチングにより、アクティブ側壁膜１２７を除去し、図４に示すように、空隙１１７を形成する。ここで、ゲート電極長は０．１５μｍ程度若しくはさらに短くなっており、等方性エッチングにより、ゲート電極１１６下部のアクティブ側壁膜１２６は十分除去できる。
【００３１】
なお、上記説明では、閾値調整用のイオン注入や、ソース・ドレイン拡散層形成のイオン注入、メタル配線の形成などの工程は省略しているが、周知の方法によって行われる。
【００３２】
本発明の装置（ＭＯＳＦＥＴ）の動作は、従来と同様であり、ゲート電極の電圧によりゲート下アクティブ領域のチャネルをオン・オフし、ソース−ドレイン間の電流を制御するものである。
【００３３】
上記のような実施例の構造によれば、ゲート下部のアクティブ領域１１３が素子分離絶縁膜１１４に接していないため、製造工程での熱処理によるチャネル不純物ボロンの素子分離領域絶縁膜１１４中への拡散を回避でき、チャネル不純物濃度の低下を抑制できる。その結果、チャネル側壁部へのボロンのイオン注入は不要となり、アクティブ内側領域の閾値増大を生じることが無い。
【００３４】
また、放射線照射により素子分離酸化膜１１４中で発生した正孔がチャネル側壁部近傍の素子分離酸化膜中に捕獲されても、空隙１１７があるため、アクティブ領域１１３への影響は著しく抑制することができる。
【００３５】
すなわち、素子分離酸化膜１１４の比誘電率は通常約３．９であるのに対して、空隙（真空）１１７の比誘電率は１．０であることから、仮に同じ量の正孔が同じ素子分離酸化膜位置に捕獲された場合でも、チャネル閾値へ与える影響を約１／４に抑制することができる。
【００３６】
従って、本実施例のＭＯＳＦＥＴの構造によれば、十分な駆動能力を維持し、高い信頼性を有するＭＯＳＦＥＴを形成することが可能となる。
【００３７】
更に、本実施例に係るＭＯＳＦＥＴの製造方法は、空隙１１７を形成するにあたり、自己整合的な側壁膜１２７の形成およびその除去により行っているため、追加マスクの形成工程が不要となる。また、リソグラフィ能力に依存しない狭い幅の空隙を形成できる。
【００３８】
以上、本発明について実施例を用いて説明したが、本発明は実施例に限定されるものではなく、各請求項に記載された技術的思想の範囲内で適宜、設計変更可能なものである。
【００３９】
上述した実施例の構造は、ＳＯＩ構造ＭＯＳＦＥＴを対象としているが、埋め込み酸化膜の無いバルクシリコン基板上に形成するＭＯＳＦＥＴに適用可能である。
【００４０】
また、製造方法においても、前記説明の工程の順番を一部変更し、電極形成前の図８（Ｇ）の段階で、側壁膜１２７を除去することも可能である。側壁膜の上部開口部が狭い（概ね、５０ｎｍ〜２００ｎｍ程度）ため、その後の成膜工程で側壁部１２７の上部のみがオーバーハングに成膜された膜でふさがり、ゲート電極パターニングが可能となる。そして、ゲート電極下部のアクティブ側壁部下部には空隙が確保され、同様の効果を得ることができる。
【００４１】
さらに、本発明の装置構造を実現するためには、前記製造方法であるところの側壁膜の形成・除去の利用に限定されるものではない。例えば、従来方法と同様の方法でゲート電極まで形成した後に、ゲート下部アクティブ側壁部近傍を含む所望領域を開口したエッチングマスク材を形成し、当該マスクで素子分離領域の所望部分をエッチング除去し空隙を形成することも可能である。この場合においても、ゲート電極下部の素子分離酸化膜がエッチングできるように、等方性エッチングで側壁膜の除去を行う。
【００４２】
また、空隙部はゲート下部アクティブ側壁部の全領域にある必要は無く、その一部分であっても、上述した本発明の効果を得ることができる。この場合、最低限、アクティブ側壁部のうちのゲート電極下部の領域を含んでいることが必要となる。
【図面の簡単な説明】
【００４３】
【図１】図１は、従来の半導体装置の構造を示す平面図である。
【図２】図２は、図１のＡ−Ａ’方向の断面図である。
【図３】図３は、本発明の実施例に係る半導体装置の構造を示す平面図である。
【図４】図４は、図３のＢ−Ｂ'方向の断面図である。
【図５】図５（Ａ），（Ｂ）は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図６】図６（Ｃ），（Ｄ）は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図７】図７（Ｅ），（Ｆ）は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【図８】図８（Ｇ），（Ｈ）は、本発明の実施例に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４４】
１１１    半導体支持基板
１１２    埋め込み酸化膜
１１３    アクティブ領域
１１４    素子分離領域
１１５    ゲート絶縁膜
１１６    ゲート電極
１１７    空隙領域
１２７    側壁膜
【図１】
2009129958.tif 000003
【図２】
2009129958.tif 000004
【図３】
2009129958.tif 000005
【図４】
2009129958.tif 000006
【図５】
2009129958.tif 000007
【図６】
2009129958.tif 000008
【図７】
2009129958.tif 000009
【図８】
2009129958.tif 000010