(57)【要約】【課題】  本発明は、不揮発性メモリ素子の消去を検証する時、イーブンビットラインとオードビットラインを同時に選択して検証する不揮発性メモリ素子の消去方法を提供するものである。【解決手段】  選択されたメモリブロックを消去する段階と、前記メモリブロックの全てのビットラインをプリチャージし、メモリセルの消去状態に応じて前記全てのビットラインの電圧レベル変更が鑑定される段階と、前記全てのビットライン中、第１のビットラインの電圧レベルによるデータ読み出しを行う段階と、前記第１のビットラインのデータ読み出しに連続して、第２のビットラインの電圧レベルによるデータ読み出しを行う段階と、前記読み出し結果に応じた消去検証結果を判断する段階とを含む構成としたことを特徴とする。【選択図】      図４
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【特許請求の範囲】
【請求項１】
選択されたメモリブロックを消去する段階と、
前記メモリブロックの全てのビットラインをプリチャージし、メモリセルの消去状態に応じて前記全てのビットラインの電圧レベル変更が鑑定される段階と、
前記全てのビットライン中、第１のビットラインの電圧レベルによるデータ読み出しを行う段階と、
前記第１のビットラインのデータ読み出しに連続し、第２のビットラインの電圧レベルによるデータ読み出しを行う段階と、
前記読み出し結果に応じた消去検証結果を判断する段階と、
を含むことを特徴とする不揮発性メモリ素子の消去方法。
【請求項２】
前記消去検証結果がパスされれば、ソフトプログラム及び検証を行う段階を含むことを特徴とする請求項１に記載の不揮発性メモリ素子の消去方法。
【請求項３】
前記ビットラインをプリチャージする電圧は、プログラム検証またはデータ読み出しのためにビットラインにプリチャージする電圧レベルよりも高いことを特徴とする請求項１に記載の不揮発性メモリ素子の消去方法。
【請求項４】
前記検証判断結果、消去検証パスされなければ、前記メモリブロックに消去電圧を高めて消去を行って検証を行うことを特徴とする請求項１に記載の不揮発性メモリ素子の消去方法。
【請求項５】
メモリブロックの消去を行う段階と、
第１のビットラインと第２のビットラインをプリチャージする段階と、
メモリセルの消去状態に応じて前記1及び第２のビットラインの電圧を変更させる段階と、
前記第１のビットラインの電圧レベルによるデータをラッチする段階と、
前記第２のビットラインの電圧レベルによるデータをラッチする段階と、
前記ラッチ結果に応じた消去パス如何を判断する段階と、
を含むことを特徴とする不揮発性メモリ素子の消去方法。
【請求項６】
前記第２のビットラインのデータラッチは、前記第１のビットラインのデータラッチに連続して行うことを特徴とする請求項５に記載の不揮発性メモリ素子の消去方法。
【請求項７】
前記消去パス如何判断結果、パスされない場合、消去電圧をステップ電圧だけ上げて前記メモリブロックを消去することを特徴とする請求項５に記載の不揮発性メモリ素子の消去方法。
【請求項８】
前記消去パスされる場合、ソフトプログラム及び検証を行うことを特徴とする請求項５に記載の不揮発性メモリ素子の消去方法。
【請求項９】
前記ソフトプログラムによるソフト消去検証を行うことを特徴とする請求項８に記載の不揮発性メモリ素子の消去方法。
【請求項１０】
前記ソフト消去検証は、
前記第１のビットラインと第２のビットラインをプリチャージする段階と、
前記メモリセルの消去状態に応じて前記第1及び第２のビットラインの電圧を変更させる段階と、
前記第１のビットラインの電圧レベルによるデータをラッチする段階と、
前記第２のビットラインの電圧レベルによるデータをラッチする段階と、
前記ラッチ結果に応じたソフト消去パス如何を判断する段階と、
を含むことを特徴とする請求項９に記載の不揮発性メモリ素子の消去方法。
【請求項１１】
前記ソフト消去検証電圧は、前記消去検証電圧よりも高く、０Ｖよりも小さいことを特徴とする請求項１０に記載の不揮発性メモリ素子の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子の動作に関するものであり、イーブンビットラインとオードビットラインを同時に消去検証する不揮発性メモリ素子の消去方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリ素子の一つであるフラッシュメモリ素子は、一般に複数のメモリセルが直列に接続されて一つのストリングを複数（多数）含んで構成される。このようなフラッシュメモリ装置は、ノートブック、ＰＤＡ(Personal Digital Assistant)、携帯電話のような携帯電子装置、コンピュータバイオス、プリンタ、ＵＳＢ(Universal Serial Bus)ドライバなどのような多様な半導体装置に広く用いられている。
【０００３】
一般的なフラッシュメモリ装置のメモリセルアレイは、ビットライン(Bit Line）BL及びセルソースライン(Cell Source Line）CSL間でメモリセルが直列接続された構造からなる。また、ナンドフラッシュメモリ装置は、メモリセルをビットラインBL及びセルソースラインCSLと電気的に接続させるために、ドレイン選択ライン(Drain Selective Line）DSL及びソース選択ライン(Source Selective Line）SSLという二つのトランジスタが接続される。
【０００４】
上記ナンドフラッシュメモリ装置のメモリセルは、コントロールゲートまたは基板(またはbulk、PWELL)に印加される電圧に応じてフローティングゲート間でトンネル酸化膜を介したＦ−Ｎ(Fowler-Nordheim tunneling)が発生してデータプログラム(program)と消去(erase)動作がなされる。
【０００５】
不揮発性メモリ素子は、複数（多数）のメモリセルで構成されるメモリブロックが複数含まれる。上記メモリブロックの単位で消去動作を行う。上記メモリブロック消去をした後に、ハード消去検証をし、ソフトプログラム及び検証をしてメモリセルのしきい値電圧が０Ｖ以下であり、また０Ｖに近くする。
【０００６】
これをさらに詳しく説明すれば、メモリブロックの基板に高電圧を印加して消去をした後、イーブンビットラインを選択して消去検証をし、オードビットラインを選択して消去検証をする。イーブンビットラインとオードビットラインの消去検証動作は、ビットラインの選択のみ異なるだけであり、同一の方式で行われる。
【０００７】
この時、上記消去に対する検証動作はプログラム検証と類似する。ただし、メモリセルのしきい値電圧が０Ｖ以下かを確認することのみが異なる。このような検証動作は、ビットラインをプリチャージし、鑑定(Evaluation)をし、ビットライン電圧に応じたデータをラッチした後、ビットライン電圧をディスチャージする順序による。上記ラッチされたデータにより消去検証パスまたはフェイルが判断される。
【０００８】
上記方式で消去検証を行えば、イーブンとオードビットラインに対してそれぞれ検証を別途にするため、消去動作の全体時間から見ると、実際の消去時間は短く、検証時間が長くなる。これは、マルチレベルセルを含む不揮発性メモリ素子でさらに問題となる。即ち、消去検証をハード消去検証以外にもソフトプログラムとソフトプログラム検証を行う過程が必要であるため、ソフトプログラムがよくならない場合には、それだけ検証動作を行う時間も長くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明がなそうとする技術的課題は、不揮発性メモリ素子の消去を検証する時、イーブンビットラインとオードビットラインを同時に選択して検証する不揮発性メモリ素子の消去方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の特徴による不揮発性メモリ素子の消去方法は、選択されたメモリブロックを消去する段階と、前記メモリブロックの全てのビットラインをプリチャージし、メモリセルの消去状態に応じて前記全てのビットラインの電圧レベル変更が鑑定される段階と、前記全てのビットライン中、第１のビットラインの電圧レベルによるデータ読み出しを行う段階と、前記第１のビットラインのデータ読み出しに連続し、第２のビットラインの電圧レベルによるデータ読み出しを行う段階と、前記読み出し結果に応じた消去検証結果を判断する段階を含む。
【００１１】
前記消去検証結果がパスされれば、ソフトプログラム及び検証を行う段階を含むことを特徴とする。
【００１２】
前記ビットラインをプリチャージする電圧は、プログラム検証またはデータ読み出しのためにビットラインにプリチャージする電圧レベルよりも高いことを特徴とする。
【００１３】
前記検証判断結果、消去検証パスにならなければ、前記メモリブロックに消去電圧を高めて消去を行って検証を行うことを特徴とする。
【００１４】
本発明の他の特徴による不揮発性メモリ素子の消去方法は、メモリブロックの消去を行う段階と、第１のビットラインと第２のビットラインをプリチャージする段階と、メモリセルの消去状態に応じて前記第1及び第２のビットラインの電圧を変更させる段階と、前記第１のビットラインの電圧レベルによるデータをラッチする段階と、前記第２のビットラインの電圧レベルによるデータをラッチする段階と、前記ラッチ結果に応じた消去パス如何を判断する段階とを含む。
【００１５】
前記第２のビットラインのデータラッチは、前記第１のビットラインのデータラッチに連続して行うことを特徴とする。
【００１６】
前記消去パス如何判断結果、パスとならない場合、消去電圧をステップ電圧だけ上げて前記メモリブロックを消去することを特徴とする。
【００１７】
前記消去パスされる場合、ソフトプログラム及び検証を行うことを特徴とする。
【００１８】
前記ソフトプログラムによるソフト消去検証を行うことを特徴とする。
【００１９】
前記ソフト消去検証は、前記第1及び第２のビットラインをプリチャージする段階と、前記メモリセルの消去状態に応じて前記第1及び第２のビットラインの電圧を変更させる段階と、前記第１のビットラインの電圧レベルによるデータをラッチする段階と、前記第２のビットラインの電圧レベルによるデータをラッチする段階と、前記ラッチ結果に応じたソフト消去パス如何を判断する段階とを含むことを特徴とする。
【００２０】
前記ソフト消去検証電圧は、前記消去検証電圧よりも高く、０Ｖよりも小さいことを特徴とする。
【発明の効果】
【００２１】
以上で説明したように、本発明による不揮発性メモリ素子の消去方法は、消去検証を行う時、イーブンビットラインとオードビットラインを同時に選択して行うことにより、検証時間を減らして全体消去時間を短縮させることができる。
【発明を実施するための最良の形態】
【００２２】
以下、添付した図面を参照し、本発明の好ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、単に本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２３】
図１は、本発明の実施例を説明するためのフラッシュメモリ素子のブロック図である。
【００２４】
図１を参照すれば、不揮発性メモリ素子であるフラッシュメモリ素子100は、メモリセルアレイ110、頁バッファ部120、Ｙデコーダ130、Ｘデコーダ140、電圧提供部150及び制御部160を含む。
【００２５】
メモリセルアレイ110は、複数（多数）のメモリセルがビットラインとワードラインで連結されて構成されるメモリブロックを複数含む。頁バッファ部120は、一対のビットラインに連結されてプログラムするデータを臨時格納し、ビットラインとして提供するか、または格納されたデータを読み出すための頁バッファ回路121を含む。
【００２６】
Ｙデコーダ130は、入力アドレスにより制御部160の制御信号の入力を受けて上記頁バッファ回路121のデータ入出力経路を提供し、Ｘデコーダ140は、入力アドレスによりメモリセルアレイ110のワードラインを選択する。
【００２７】
電圧提供部150は、制御部160の制御によりプログラム電圧、パス電圧、消去電圧などの動作電圧を生成する。制御部160は、全体動作を制御する。
【００２８】
上記頁バッファ回路121をさらに詳しく示せば、次の通りである。
【００２９】
図２は、頁バッファ回路121の一部分を示す回路図である。
【００３０】
図２を参照すれば、頁バッファ回路121は、ビットライン選択部122と、プリチャージ部123とラッチ部124及び検証部125を含む。
【００３１】
ビットライン選択部122は、イーブンビットライン(Even Bit line）BLeとオードビットライン(Odd Bit Line）BLoにプリチャージ電圧を入力するか、またはディスチャージし、制御信号により選択されたビットラインをセンシングノードSOに連結する。
【００３２】
プリチャージ部123は、センシングノードSOをプリチャージし、ラッチ部124はプログラムするデータをラッチし、センシングノードSOに伝達するか、またはセンシングノードSOの電圧レベルをセンシングし、その結果を格納する。そして、検証部125は、ラッチ部124のデータ状態に応じてプログラムまたは消去検証信号を出力する。即ち、ラッチ結果に応じた消去パス如何を判断する。
【００３３】
上記ビットライン選択部122は、第１〜第４のＮＭＯＳトランジスタN1〜N4を含み、プリチャージ部123は、第１のＰＭＯＳトランジスタP1を含む。ラッチ部124は、第５〜第８のＮＭＯＳトランジスタN5〜N8と第１及び第２のインバータIN1，IN2を含み、検証部125は、第２のＰＭＯＳトランジスタP2を含む。
【００３４】
第１及び第２のＮＭＯＳトランジスタN1，N2は、第１のノードK1と第２のノードK2間に直列に連結され、第１及び第２のＮＭＯＳトランジスタN1，N2の連結点である第３のノードK3に可変電圧VIRPWRが入力される。上記可変電圧VIRPWRは、ビットラインプリチャージのための電源電圧Ｖｃｃやディスチャージのための０Ｖ電圧が印加される。
【００３５】
第１及び第２のＮＭＯＳトランジスタN1，N2のゲートには、それぞれイーブンビットラインディスチャージ制御信号DISCHEとオードビットラインディスチャージ制御信号DISCHOが入力される。
【００３６】
第３のＮＭＯＳトランジスタN3は、第１のノードK1とセンシングノードSO間に連結され、第３のＮＭＯＳトランジスタN3のゲートには、イーブンビットライン選択制御信号BSLEが入力される。
【００３７】
第４のＮＭＯＳトランジスタN4は、第２のノードK2とセンシングノードSO間に連結されて第４のＮＭＯＳトランジスタN4のゲートにはオードビットライン選択制御信号BSLOが入力される。
【００３８】
プリチャージ部123の第１のＰＭＯＳトランジスタP1は、電源電圧入力端とセンシングノードSO間に連結され、第１のＰＭＯＳトランジスタP1のゲートにはプリチャージ制御信号PRECHNが入力される。
【００３９】
一方、ラッチ部124の第５のＮＭＯＳトランジスタN5は、センシングノードSOとノードQN間に連結され、第５のＮＭＯＳトランジスタN5のゲートには、データ転送制御信号TRANが入力される。
【００４０】
第１及び第２のインバータIN1，IN2は、ノードQとノードQN間にラッチLで連結される。第６のＮＭＯＳトランジスタN6は、ノードQと第４のノードK4間に連結され、第６のＮＭＯＳトランジスタN6のゲートにはセット信号QSETが入力される。第７のＮＭＯＳトランジスタN7は、ノードQNと第４のノードK4間に連結され、第７のＮＭＯＳトランジスタN7のゲートにはリセット信号QRSTが入力される。
【００４１】
第８のＮＭＯＳトランジスタN8は、第４のノードK4と接地ノード間に連結され、第８のＮＭＯＳトランジスタN8のゲートはセンシングノードSOに連結される。
【００４２】
検証部125の第２のＰＭＯＳトランジスタP2のゲートは、ノードQNに連結される。第２のＰＭＯＳトランジスタP2はノードQNの電圧レベルに応じて電源電圧を検証信号VER_Nとして出力するか、または遮断する。
【００４３】
本発明の実施例では、メモリブロックの消去動作において上記頁バッファ回路121に連結されたイーブンビットラインBLeとオードビットラインBLoに対する消去検証を同時に行う。
【００４４】
図３は、本発明の実施例による不揮発性メモリ素子の消去方法の動作順序図である。
【００４５】
図３を参照すれば、消去命令と消去を行うアドレス情報及び実行命令が入力されれば(S201〜S205)、入力されたアドレス情報によるメモリブロックの消去を行う(S207)。
【００４６】
消去動作は、不揮発性メモリ素子の消去方法と同一に基板に高電圧を印加してメモリセルのしきい値電圧を０Ｖ以下にする。もし、メモリセルが一つのビットデータ以上を格納するマルチレベルセルの場合には、全てのメモリセルがしきい値電圧を最高のしきい値電圧分布に属するようにプログラムした後、基板に高電圧を印加して全体メモリセルを消去する。
【００４７】
段階S207の消去を行った後は、ハード消去検証(Hard Erase Verify)を行う(S209)。ハード消去検証は、全てのメモリセルが０Ｖ以下に消去されたかどうかを確認するものである。
【００４８】
上記ハード消去検証は、本発明の実施例によりイーブンビットラインBLeとオードビットラインBLoに対して同時に行う。これは、次の図４で詳しく説明する。
【００４９】
一方、ハード消去検証がパスされれば(S211)、消去されたメモリセルのしきい値電圧分布の幅が狭いながら０Ｖに近くするためのソフトプログラム及び検証を行い(S215)、ソフトプログラム検証までパスされれば(S217)、消去動作が完了する。
【００５０】
もし、ハード消去検証がパスされなければ、消去電圧をステップ電圧だけ増加させた後(S213)、再びメモリブロック消去を行う(S207)。この時、消去電圧はＩＳＰＥ(Incremental Step Pulse Erase)方式により消去開始電圧から定められたステップ電圧だけ上昇しながら印加される。
【００５１】
そして、段階S215のソフトプログラムに対するソフト検証を行う時にもイーブンビットラインBLeとオードビットラインBLoに対して同時に検証をする。
【００５２】
図３の消去動作で実行される段階S209のハード検証や段階S215のソフトプログラム検証などは、次の方法によりイーブンビットラインBLeとオードビットラインBLoに対して同時に検証する。
【００５３】
図４は、本発明の実施例による消去検証方法の動作順序図である。
【００５４】
この時、図４の動作を行う時、具体的に頁バッファ回路121が動作する過程まで説明するために図２を参照して説明する。
【００５５】
図４を参照すれば、ハード消去検証を行うと仮定する時、まず、イーブンビットラインBLeとオードビットラインBLoを同時にプリチャージする(S301)。イーブンビットラインBLeとオードビットラインBLoを同時にプリチャージするためには、イーブンビットラインディスチャージ制御信号DISCHEとオードビットラインディスチャージ制御信号DISCHOをハイレベルにして、頁バッファ回路121の第１及び第２のＮＭＯＳトランジスタN1，N2がターンオンされるようにする。この時、仮想電圧VIRPWRは、ビットラインプリチャージのための電圧レベルを有する。
【００５６】
これにより、イーブンビットラインBLeとオードビットラインBLoは、同時にプリチャージされる。上記仮想電圧VIRPWRは、データ読み出しやプログラム検証のために印加する電圧よりは高い電圧レベルを有することが好ましい。これは、ビットライン電圧の検証(Evaluation)をイーブンビットラインBLeとオードビットラインBLoが同時に行うため、干渉による電圧の下降(Bias Drop)があり得るためである。
【００５７】
イーブンビットラインBLeとオードビットラインBLoがプリチャージされれば、第１及び第２のＮＭＯＳトランジスタN1，N2はターンオフさせる。
【００５８】
イーブン／オードビットラインプリチャージ段階(S301)後は、先に言及したように、イーブン／オードビットラインBLe，BLoに対して同時に鑑定(Evaluation)を行う(S303)。
【００５９】
上記鑑定過程でメモリセルのワードラインには０Ｖ電圧が印加される。これは、ハード消去検証の場合であり、もしソフトプログラム検証であれば、それに適するように設定されるソフトプログラム検証電圧が印加される。
【００６０】
もし、メモリセルが正常に０Ｖ以下に消去されたとすれば、イーブンビットラインBLeとオードビットラインBLoにプリチャージされた電圧は全てディスチャージされる。そして、イーブンビットラインBLeとオードビットラインBLoは０Ｖに近いロウレベル電圧状態となる。もし、０Ｖ以下に消去されないメモリセルがあるビットラインがあれば、プリチャージされた電圧レベルが維持される。即ち、メモリセルの消去状態に応じて全てのビットラインの電圧レベル変更が鑑定される。
【００６１】
ビットライン鑑定を行った後は、頁バッファ回路121にビットライン電圧によるデータリードをしなければならないが、この時は、イーブンビットラインデータ読み出しをした後(S305)、オードビットラインデータ読み出しを行う(S307)。即ち、全てのビットライン中、第１のビットラインの電圧レベルによるデータ読み出しを行う。そして、第１のビットラインのデータ読み出しに連続し、第２のビットラインの電圧レベルによるデータ読み出しを行い、その読み出し結果に応じた消去検証結果を判断する。第２のビットラインのデータラッチは、第１のビットラインのデータラッチに連続して行う。
【００６２】
段階S305及びS307を詳しく説明すれば、頁バッファ回路121のラッチLには初期化動作によりノードQNがハイレベルになるように設定された状態である。そして、データ読み出しに先立ってプリチャージ制御信号PRECHNをロウレベルに印加して第１のＰＭＯＳトランジスタP1をターンオンさせる。
【００６３】
第１のＰＭＯＳトランジスタP1がターンオンされれば、センシングノードSOがプリチャージされる。イーブンビットライン選択制御信号BSLEをハイレベルに入力すれば、第３のＮＭＯＳトランジスタN3がターンオンされる。第３のＮＭＯＳトランジスタN3がターンオンされれば、イーブンビットラインBLeとセンシングノードSOが連結される。
【００６４】
もし、イーブンビットラインBLeに連結されるメモリセルが全て消去完了した状態であれば、イーブンビットラインBLeは段階S303でロウレベルにディスチャージされた状態である。従って、センシングノードSOもロウレベルに電圧が変更される。
【００６５】
これにより、第８ＮＭ０ＳトランジスタN8はターンオフ状態となる。そして、リセット信号QRSTをハイレベルに印加して第７のＮＭＯＳトランジスタN7をターンオンさせる。ノードQNは、初期化動作によりハイレベルで設定された状態であるが、第８のＮＭＯＳトランジスタN8がターンオフ状態であれ、第７のＮＭＯＳトランジスタN7がターンオンされてもノードQNはそのままハイレベルを維持する。
【００６６】
ノードQNがハイレベルであれば、第２のＰＭＯＳトランジスタP2はターンオフ状態である。従って、検証信号VER_Nが出力されない。この時、消去検証を行う時、検証信号VER_Nが一つでも出力されれば、消去パスにならないものと判断される。
【００６７】
イーブンビットラインBLeのデータ読み出しが完了すれば、オードビットラインBLoのデータ読み出しを行うが(S307)、イーブンビットラインBLeのデータ読み出し時にターンオンさせた第３のＮＭＯＳトランジスタN3はターンオフさせた後、センシングノードSOをプリチャージさせる。
【００６８】
そして、オードビットライン選択制御信号BSLOをハイレベルに印加して第４のＮＭＯＳトランジスタN4をターンオンさせれば、段階S303により電圧レベルが鑑定されたオードビットラインBLoとセンシングノードSOが連結される。
【００６９】
もし、オードビットラインBLoに連結されたメモリセルの一つでも消去が完了していないとすれば、オードビットラインBLoは、段階S303の鑑定を行った後にもプリチャージした電圧が維持されている。
【００７０】
従って、センシングノードSOとオードビットラインBLoが連結されてもプリチャージされたハイレベル状態が維持される。センシングノードSOがハイレベルであれば、第８のＮＭＯＳトランジスタN8はターンオンされる。この時、ノードQNは上記イーブンビットラインBLeのデータ読み出し結果に応じてハイレベルに維持されている。
【００７１】
その後、リセット信号QRSTをハイレベルに印加すれば、第７のＮＭＯＳトランジスタN7がターンオンされる。第７のＮＭＯＳトランジスタN7がターンオンされれば、第８のＮＭＯＳトランジスタN8が連結する接地ノードとノードQNが連結されるために、ノードQNがロウレベルに変更される。
【００７２】
ノードQNがロウレベルになれば、第２のＰＭＯＳトランジスタP2はターンオンされ、検証信号VER_Nがハイレベルに出力される。従って、制御部160は消去が完了していないメモリセルがあると判断する。消去が完了していないメモリセルがあり、消去検証がパスされずに(S309)、消去動作が再び行われる(S311)。この時、再び行われる消去動作はステップ電圧だけ消去電圧を高めて行う。即ち、消去パス如何判断結果、パスされない場合、消去電圧をステップ電圧だけ上げてメモリブロックを消去する。
【００７３】
上記のような動作は、イーブンビットラインBLeがパスされずに、オードビットラインBLoがパスされる場合にも同一の結果を示す。イーブンビットラインBLeとオードビットラインBLoが同時にパスされてこそ第２のＰＭＯＳトランジスタP2はターンオフ状態を維持する。
【００７４】
従って、同時にイーブンビットラインBLeとオードビットラインBLoをプリチャージし、鑑定(Evaluation)し、イーブンビットラインBLeとオードビットラインBLoのデータを順に読み出しする方式で検証を行っても正確な検証結果を確認することができる。また、イーブンビットラインBLeとオードビットラインBLoを同時にプリチャージして鑑定することにより、別途に行っていた既存の方式と比較して検証時間が短縮される。
【００７５】
上記検証がパスされて(S309)完了すれば、イーブンビットラインBLeとオードビットラインBLoにプリチャージされている電圧をディスチャージする。この時、ディスチャージ動作は仮想電圧VIRPWRを０Ｖにし、イーブンビットラインディスチャージ制御信号DISCHEとオードビットラインディスチャージ制御信号DISCHOをハイレベルにして第１及び第２のＮＭＯＳトランジスタN1，N2をターンオンさせることにより、イーブンビットラインBLeとオードビットラインBLoが０Ｖ状態になるようにする。
【００７６】
一方、上記図４の消去検証過程は、メモリブロックの消去動作中、ハード消去検証動作を説明したものであり、ソフトプログラムに対するソフト消去検証を行う時も同一に適用することができる。即ち、消去検証結果がパスされれば、ソフトプログラム及び検証を行う。また、検証判断結果、消去検証パスされなければ、メモリブロックに消去電圧を高めて消去を行って検証を行う。ラッチ結果に応じたソフト消去パス如何を判断し、ソフト消去検証電圧は、消去検証電圧よりも高く、０Ｖよりも小さい。
【００７７】
上記で説明した本発明の技術的思想は、好ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【産業上の利用可能性】
【００７８】
本発明の活用例として、不揮発性メモリ素子のイーブンビットラインとオードビットラインを同時に消去検証する不揮発性メモリ素子の消去方法に適用出来る。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例を説明するためのフラッシュメモリ素子のブロック図である。
【図２】頁バッファ回路の一部分を示す回路図である。
【図３】本発明の実施例による不揮発性メモリ素子の消去方法の動作順序図である。
【図４】本発明の実施例による消去検証方法の動作順序図である。
【符号の説明】
【００８０】
110…メモリセルアレイ
120…頁バッファ部
130…Ｙデコーダ  
140…Ｘデコーダ
150…電圧提供部 
160…制御部
【図１】
2009283116.tif 000003
【図２】
2009283116.tif 000004
【図３】
2009283116.tif 000005
【図４】
2009283116.tif 000006