(57)【要約】【課題】半導体スイッチング素子を用いた従来の負荷制御装置のゲート電圧の制御は、ゲートに接続された抵抗とコンデンサの電源電圧ＶＢの大きさによって変わる受動的な特性に依存しているので、出力パルス幅のばらつきが大きくなり、負荷に供給する電力が変動してしまうという問題があった。【解決手段】ＰＭＯＳＦＥＴ６をスイッチング制御し負荷に供給される電力を制御する負荷制御装置１において、前記ＰＭＯＳＦＥＴ６をオン／オフ駆動する入力パルスの前記ＰＭＯＳＦＥＴ６のターンオン部分、又はターンオフ部分の少なくとも一方にスロープを付加するスロープ生成手段４、又は５を備えた。【選択図】図１
2009219017.tif 000002
【特許請求の範囲】
【請求項１】
半導体スイッチング素子をスイッチング制御し負荷に供給される電力を制御する負荷制御装置において、
前記半導体スイッチング素子をオン／オフ駆動する入力パルスの前記半導体スイッチング素子のターンオン部分、又はターンオフ部分の少なくとも一方にスロープを付加するスロープ生成手段を備えたことを特徴とする負荷駆動装置。
【請求項２】
前記スロープ生成手段は
前記ターンオン部分、又はターンオフ部分の少なくとも一方において所定の電圧のオフセット分変化させてからスロープを付加することを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
前記半導体スイッチング素子はＰチャンネルＭＯＳＦＥＴであり、
前記ターンオン部分における前記オフセットは、該オフセットをＶ1、前記ＰチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＰチャンネルＭＯＳＦＥＴのロー側のゲート電圧を供給するＰＮＰトランジスタのベース・エミッタ間順方向電圧をＶbe1とすると、
Ｖth＋Ｖbe1＜Ｖ1≦０
として決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置。
【請求項４】
前記半導体スイッチング素子はＰチャンネルＭＯＳＦＥＴであり、
前記ターンオフ部分における前記オフセットは、該オフセットをＶ2、電源電圧をＶＢ、前記ＰチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＰチャンネルＭＯＳＦＥＴのゲート電圧を供給するハイ側のＮＰＮトランジスタのベース・エミッタ間順方向電圧をＶbe2とすると、
（−１）×ＶＢ＜Ｖ2＜Ｖth−Ｖbe2
として決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置。
【請求項５】
前記半導体スイッチング素子はＮチャンネルＭＯＳＦＥＴであり、
前記ターンオン部分における前記オフセットは、該オフセットをＶ1、前記ＮチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＮチャンネルＭＯＳＦＥＴのハイ側のゲート電圧を供給するＮＰＮトランジスタのベース・エミッタ間順方向電圧をＶbe1とすると、
０≦Ｖ1＜Ｖth＋Ｖbe1
として決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置。
【請求項６】
前記半導体スイッチング素子はＮチャンネルＭＯＳＦＥＴであり、
前記ターンオフ部分における前記オフセットは、該オフセットをＶ2、電源電圧をＶＢ、前記ＮチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＮチャンネルＭＯＳＦＥＴのゲート電圧を供給するロー側のＮＰＮトランジスタのベース・エミッタ間順方向電圧をＶbe2とすると、
Ｖth＋Ｖbe2＜Ｖ2＜ＶＢ
として決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置。
【請求項７】
前記オフセットはツェナーダイオードのツェナー電圧により生成することを特徴とする請求項１乃至請求項６のいずれか一項に記載の負荷駆動装置。
【請求項８】
カレントミラー回路と、前記カレントミラー回路の入力電流を供給する定電流回路と、前記カレントミラー回路の出力電流で放電するコンデンサとを備え、
前記スロープは、前記カレントミラー回路の出力電流と前記コンデンサの静電容量で決められる一定の傾きを有したものであることを特徴とする請求項１乃至請求項７のいずれか一項に記載の負荷駆動装置。
【請求項９】
半導体スイッチング素子をスイッチング制御し負荷に供給される電力を制御する負荷制御装置の前記半導体スイッチング素子をオン／オフ駆動する入力パルスの生成方法において、
スロープ生成手段が、前記入力パルスの前記半導体スイッチング素子のターンオン部分、又はターンオフ部分の少なくとも一方にスロープを付加することを特徴とする入力パルスの生成方法。
【請求項１０】
前記ターンオン部分、又は前記ターンオフ部分の少なくとも一方において所定の電圧のオフセット分変化させてからスロープを付加することを特徴とする請求項９に記載の入力パルスの生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子を用いた負荷制御装置及びその入力パルスの生成方法に係り、特に、電源電圧ＶＢによる出力パルス幅のばらつきを小さくすることができる負荷制御装置及びその入力パルスの生成方法に関する。
【背景技術】
【０００２】
一般に、半導体スイッチのスイッチング制御により電動モータやランプなどの負荷に電力を供給する電源装置として、例えば特許文献１に挙げた特開２００３−１８９５９２号公報のモータ駆動回路のような技術がある。特許文献１に開示のモータ駆動回路のようなスイッチング素子を用いた負荷制御装置では、スイッチング素子であるＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor）のゲート端子にＰＷＭ（Pulse Width Modulation）制御信号によりオン／オフ制御するパルス信号を印加することによって、出力電圧を制御している。しかし、スイッチング素子のオン／オフ動作が不適切であると、そのオン／オフ動作遅れによりスイッチング損失が増大したり、あるいはオン／オフ動作が急峻であるとＥＭＩノイズが大きくなったりする問題がある。
【０００３】
そこで特許文献１では、上記スイッチング損失やＥＭＩノイズを少なくするように、ＭＯＳＦＥＴのゲート端子に印加する電圧を抵抗（特許文献１の図３に示された抵抗Ｒ11、Ｒ12）とコンデンサ（特許文献１の図３に示されたコンデンサＣ21、Ｃ22）などによる充放電特性を利用して与え、スイッチング特性を改善するようにしている。
【特許文献１】特開２００３−１８９５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図９に、特許文献１に開示の方法で電源電圧ＶＢを８Ｖ、１２Ｖ、１６Ｖに変えたときの出力動作波例を示す。入力パルスＶin（特許文献１の図３参照）の幅は１ｍｓ一定である。電源電圧ＶＢが大きくなると出力パルスの幅が広くなってしまっているのが分かる。このようにゲート電圧の制御が、ゲートに接続された抵抗とコンデンサの電源電圧ＶＢの大きさによって変わる受動的な特性に依存しているので、出力パルス幅のばらつきが大きくなり、負荷がモータの場合は回転数、ランプの場合は明るさが狙った値からずれてしまうという問題があった。更に、立上がり時間及び立下り時間を長くする為に抵抗（特許文献１の図３に示されたＲ11、Ｒ12）の値を大きくすると、ターンオン及びターンオフまでの遅れ時間も長くなり、ますます出力パルス幅の電源電圧ＶＢによるばらつきが大きくなってしまっていた。
【０００５】
本発明の目的は、上記問題点に鑑み、電源電圧ＶＢによるばらつきが小さい負荷制御装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の請求項１に係る発明の要旨は、半導体スイッチング素子をスイッチング制御し負荷に供給される電力を制御する負荷制御装置において、前記半導体スイッチング素子をオン／オフ駆動する入力パルスの前記半導体スイッチング素子のターンオン部分、又はターンオフ部分の少なくとも一方にスロープを付加するスロープ生成手段を備えたことを特徴とする負荷駆動装置に存する。
また、本発明の請求項２に係る発明の要旨は、前記スロープ生成手段は前記ターンオン部分、又はターンオフ部分の少なくとも一方において所定の電圧のオフセット分変化させてからスロープを付加することを特徴とする請求項１に記載の負荷駆動装置に存する。
また、本発明の請求項３に係る発明の要旨は、前記半導体スイッチング素子はＰチャンネルＭＯＳＦＥＴであり、前記ターンオン部分における前記オフセットは、該オフセットをＶ1、前記ＰチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＰチャンネルＭＯＳＦＥＴのロー側のゲート電圧を供給するＰＮＰトランジスタのベース・エミッタ間順方向電圧をＶbe1とすると、Ｖth＋Ｖbe1＜Ｖ1≦０として決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置に存する。
また、本発明の請求項４に係る発明の要旨は、前記半導体スイッチング素子はＰチャンネルＭＯＳＦＥＴであり、前記ターンオフ部分における前記オフセットは、該オフセットをＶ2、電源電圧をＶＢ、前記ＰチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＰチャンネルＭＯＳＦＥＴのゲート電圧を供給するハイ側のＮＰＮトランジスタのベース・エミッタ間順方向電圧をＶbe2とすると、（−１）×ＶＢ＜Ｖ2＜Ｖth−Ｖbe2として決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置に存する。
また、本発明の請求項５に係る発明の要旨は、前記半導体スイッチング素子はＮチャンネルＭＯＳＦＥＴであり、前記ターンオン部分における前記オフセットは、該オフセットをＶ1、前記ＮチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＮチャンネルＭＯＳＦＥＴのハイ側のゲート電圧を供給するＮＰＮトランジスタのベース・エミッタ間順方向電圧をＶbe1とすると、０≦Ｖ1＜Ｖth＋Ｖbe1として決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置に存する。
また、本発明の請求項６に係る発明の要旨は、前記半導体スイッチング素子はＮチャンネルＭＯＳＦＥＴであり、前記ターンオフ部分における前記オフセットは、該オフセットをＶ2、電源電圧をＶＢ、前記ＮチャンネルＭＯＳＦＥＴのゲート電圧の閾値電圧をＶth、前記ＮチャンネルＭＯＳＦＥＴのゲート電圧を供給するロー側のＮＰＮトランジスタのベース・エミッタ間順方向電圧をＶbe2とすると、Ｖth＋Ｖbe2＜Ｖ2＜ＶＢとして決められることを特徴とする請求項１又は請求項２に記載の負荷駆動装置に存する。
また、本発明の請求項７に係る発明の要旨は、前記オフセットはツェナーダイオードのツェナー電圧により生成することを特徴とする請求項１乃至請求項６のいずれか一項に記載の負荷駆動装置に存する。
また、本発明の請求項８に係る発明の要旨は、カレントミラー回路と、前記カレントミラー回路の入力電流を供給する定電流回路と、前記カレントミラー回路の出力電流で放電するコンデンサとを備え、前記スロープは、前記カレントミラー回路の出力電流と前記コンデンサの静電容量で決められる一定の傾きを有したものであることを特徴とする請求項１乃至請求項７のいずれか一項に記載の負荷駆動装置に存する。
また、本発明の請求項９に係る発明の要旨は、半導体スイッチング素子をスイッチング制御し負荷に供給される電力を制御する負荷制御装置の前記半導体スイッチング素子をオン／オフ駆動する入力パルスの生成方法において、スロープ生成手段が、前記入力パルスの前記半導体スイッチング素子のターンオン部分、又はターンオフ部分の少なくとも一方にスロープを付加することを特徴とする入力パルスの生成方法に存する。
また、本発明の請求項１０に係る発明の要旨は、前記ターンオン部分、又は前記ターンオフ部分の少なくとも一方において所定の電圧のオフセット分変化させてからスロープを付加することを特徴とする請求項９に記載の入力パルスの生成方法に存する。
【発明の効果】
【０００７】
本発明によれば、制御信号入力によりＰＷＭパルスを出力する装置において、出力素子のゲート端子の立上がり及び立下り電圧波形に一定勾配のスロープを与えることにより、出力素子の立上がり及び立下り時間を独立して変更可能でありながら、電源電圧の変動に対して立上がり及び立下り時間がずれなくなるので、ＰＷＭ制御の精度が向上する。
【発明を実施するための最良の形態】
【０００８】
＜第１の実施の形態＞
図１に本発明による第１の実施の形態である負荷制御装置１の構成図を示す。負荷制御装置１は、制御入力スイッチ２、ＰＷＭパルス生成部（ＰＷＭパルス生成手段）３、Ｌo側スロープ生成部（Ｌo側スロープ生成手段）４、Ｈi側スロープ生成部（Ｈi側スロープ生成手段）５、ＰチャンネルＭＯＳＦＥＴ（以下ＰＭＯＳＦＥＴと記載する）６、負荷７、電源８、トランジスタＱ1、トランジスタＱ2、抵抗Ｒ1〜Ｒ3などから構成されている。従来技術として挙げた上記特許文献１の例はモータの可変速駆動用であるが、本実施の形態で挙げる例はランプの調光駆動が主な用途であり、駆動周波数は数十から１００Ｈｚ程度である。半導体スイッチング素子である出力素子にＰＭＯＳＦＥＴ６を用いているところが上記従来技術とは異なり、昇圧回路が不要なので装置の構成が簡単になる。ＰＭＯＳＦＥＴ６はゲート電圧Ｖgsが閾値電圧Ｖthよりも低くなると（例えば、閾値電圧Ｖthが−２Ｖならばゲート電圧Ｖgsは−５Ｖ）オンして負荷７に負荷電流ＩＬが流れる。以下、図を参照して本実施の形態を詳細に説明していく。
【０００９】
制御入力スイッチ２が入れられるとＰＷＭパルス生成部３が一定周期、一定デューティ比の波形を生成する。このパルス入力はＨi側スロープ生成部５とＬo側スロープ生成部４に入力される。
【００１０】
Ｈi側スロープ生成部５は入力パルスの立上がり側（ＰＭＯＳＦＥＴ６のターンオフ部分）に電源８の電源電圧ＶＢを基準として電圧Ｖ2のスロープを付加する。Ｈi側スロープ生成部５の出力電圧ＶＨは抵抗Ｒ3、トランジスタＱ2、抵抗Ｒ1を経てＰＭＯＳＦＥＴ６のゲートＧに入力される。電圧Ｖ2の値はトランジスタＱ2のベース・エミッタ間順方向電圧をＶbe2とすると（１）式のように決められ、ＶＢ＝１２Ｖ、Ｖth＝−２Ｖ、Ｖbe2＝０．６Ｖのときには同式に従い電圧Ｖ2の設定値は−１２Ｖ〜−２．６Ｖとなり、例えば−４Ｖとなる。
（−１）×ＶＢ＜Ｖ2＜Ｖth−Ｖbe2    ・・・・・・（１）
【００１１】
Ｌo側スロープ生成部４は入力パルスの立下がり側（ＰＭＯＳＦＥＴ６のターンオン部分）に電源８の電源電圧ＶＢを基準として電圧Ｖ1を差し引いたスロープを付加する。Ｌo側スロープ生成部４の出力電圧ＶＬは抵抗Ｒ2、トランジスタＱ1、抵抗Ｒ1を経て同じくＰＭＯＳＦＥＴ６のゲートＧに入力される。電圧Ｖ1の値はトランジスタＱ1のベース・エミッタ間順方向電圧をＶbe1とすると（２）式のように決められ、ＶＢ＝１２Ｖ、Ｖth＝−２Ｖ、Ｖbe1＝−０．６Ｖのときには同式に従い電圧Ｖ1の設定値は−２．６Ｖ〜０Ｖとなり、例えば−２Ｖとなる。
Ｖth＋Ｖbe1＜Ｖ1≦０    ・・・・・・（２）
ここで、Ｖ1≦０としたのは、Ｖthが０Ｖに近いＭＯＳＦＥＴの場合など、わざわざＶ1を設けても効果が少ないときはＶ1を省略してしまっても良いためである。
【００１２】
Ｌo側スロープ生成部４の出力電圧においてパルスのスロープが落ちきった後の電圧Ｖ3は、ＭＯＳＦＥＴ６のゲートＧに過大な電圧が掛かるのを防ぐため、ＰＭＯＳＦＥＴ６のマイナス側のゲート・ソース間最大定格電圧をＢＶgssとすると（３）式のように設定される。
ＢＶgss＜Ｖ3＜Ｖ2    ・・・・・・（３）
ＭＯＳＦＥＴ６のゲートＧに過大な電圧が掛かる虞のない場合は、電圧Ｖ3に制限を掛けずＶ3＝ＶＢとしても良い。
【００１３】
抵抗Ｒ1は各スロープ生成部４、５からの電流の変化を滑らかにしてノイズ低減を助ける働きをする。特許文献１の従来技術では抵抗（特許文献１の図中の抵抗Ｒ11、Ｒ12）がノイズ低減のための最も主要な構成物なのに対して、こちらの抵抗Ｒ1は補助的な役割しかもたず、都合によっては除去しても良い。
【００１４】
ＭＯＳＦＥＴ６のゲートＧの駆動をトランジスタのＱ1、Ｑ2のエミッタフォロアによって行っているためゲート端子のインピーダンスが低くなり、従来例のＣ21、Ｃ22に相当するコンデンサを付けなくても安定した立上がり及び立下りの傾きを得ることができる。なお、図１ではトランジスタＱ1、Ｑ2をバイポーラトランジスタとしたが、トランジスタＱ1をＰチャンネルＭＯＳＦＥＴ、トランジスタＱ2をＮチャンネルＭＯＳＦＥＴとしても良い。
【００１５】
図２に具体的な回路例を示す。定電流回路ＣＣ1、トランジスタＱ8、トランジスタＱ9、トランジスタＱ10、トランジスタＱ11、抵抗Ｒ6、抵抗Ｒ7、抵抗Ｒ8、抵抗Ｒ9、コンデンサＣ1、ツェナーダイオードＺＤ1、ツェナーダイオードＺＤ3がＬo側スロープ生成部４を構成している。定電流回路ＣＣ1は一定の電流CC1を流す定電流源回路である。ツェナーダイオードＺＤ1のツェナー電圧ＶＺＤ1がＶ1となるように設定され、ツェナーダイオードＺＤ3のツェナー電圧ＶＺＤ3はＶ3となるように設定される。後述するように、トランジスタＱ9とトランジスタＱ8は電流CC1を入力電流とし電流CC1'（トランジスタＱ8のコレクタ電流）を出力電流とするカレントミラー回路を構成している。
【００１６】
また、インバータ回路ＩＮＶ1、定電流回路ＣＣ2、トランジスタＱ5、トランジスタＱ6、トランジスタＱ7、抵抗Ｒ4、抵抗Ｒ5、抵抗Ｒ10、コンデンサＣ2、ツェナーダイオードＺＤ2がＨi側スロープ生成部５を構成している。インバータ回路ＩＮＶ1は信号のハイレベル状態をローレベル状態に反転し、ローレベル状態をハイレベル状態に反転する反転論理回路である。定電流回路ＣＣ2は一定の電流CC2を流す定電流源回路である。ツェナーダイオードＺＤ2のツェナー電圧ＶＺＤ2はＶ2となるように設定される。後述するように、トランジスタＱ6とトランジスタＱ7は電流CC2を入力電流とし電流CC2'（トランジスタＱ6のコレクタ電流）を出力電流とするカレントミラー回路を構成している。
【００１７】
抵抗Ｒ2、抵抗Ｒ3、トランジスタＱ3、トランジスタＱ4はトランジスタＱ1、トランジスタＱ2のベース・エミッタ間保護用であり、トランジスタＱ1、トランジスタＱ2のベース・エミッタ間逆耐圧が充分にあればこれらは不要である。
【００１８】
ＰＷＭパルス生成部３には三角波と基準電圧を比較するタイプのような一般的な回路を用いればよいので、ここでは特に詳細を示さない。
【００１９】
回路の動作について図３の動作タイミング図と共に説明する。図３は横軸に時間をとってあり、図の上側より、パルス入力の波形、トランジスタＱ10のオン／オフ状態、Ｌo側スロープ生成部４の出力電圧ＶＬ、トランジスタＱ5のオン／オフ状態、Ｈi側スロープ生成部５の出力電圧ＶＨ、トランジスタＱ2とトランジスタＱ1のエミッタ同士の接続点の電圧ＶＥ、ＰＭＯＳＦＥＴ６のゲート電圧ＶＧ、ＰＭＯＳＦＥＴ６のドレイン電圧ＶＤ、ＰＭＯＳＦＥＴ６（負荷７）に流れる電流ＩＬを示している。電源電圧ＶＢは１２Ｖの例を示している。
【００２０】
まず、制御入力スイッチ２がオフしてＰＷＭパルス生成部３が停止し、パルス入力（ＰＷＭパルス生成部３の出力信号）がハイレベルＨiになったときのＬo側スロープ生成部４の動作について説明する。このときパルス入力がハイレベルＨiなのでトランジスタＱ11のベースに電流が供給され、トランジスタＱ11がオンする。トランジスタＱ11がオンするとトランジスタＱ10にベース電流が流れるのでトランジスタＱ10がオンする。トランジスタＱ10のコレクタにはトランジスタＱ8のコレクタが繋がっており、トランジスタＱ9とトランジスタＱ8のカレントミラー構成によりトランジスタＱ8のコレクタからは定電流回路ＣＣ1の定電流CC1にほぼ等しい定電流CC１'が引かれている。このトランジスタＱ10がオンしているときはトランジスタＱ10の電流供給能力の方が高いのでトランジスタＱ10のコレクタ電圧ＶＬはほぼ電源電圧ＶＢとなっている。トランジスタＱ1のベースには抵抗Ｒ2を介してトランジスタＱ10の電圧ＶＬが入力されているので、トランジスタＱ1のエミッタ電圧ＶＥが電圧ＶＬに追従して動作するエミッタフォロアとなる。しかしながら、電圧ＶＬがほぼ電源電圧ＶＢとなっているので追従できず、トランジスタＱ1は遮断状態となる。このときコンデンサＣ1はトランジスタＱ10からの電流により電源電圧ＶＢに近い電圧まで充電されている。
【００２１】
次に、制御入力スイッチ２が同様にオフしてＰＷＭパルス生成部３が停止し、入力パルスが同じハイレベルＨiになったときのＨi側スロープ生成部５の動作について説明する。トランジスタＱ5のベースにはインバータ回路ＩＮＶ1により入力パルスのレベルが反転されてローレベルＬoの電圧が入力され、トランジスタＱ5はオフしている。トランジスタＱ5のコレクタにはトランジスタＱ6のコレクタが接続されている。トランジスタＱ6はトランジスタＱ7とミラー構成となっており、トランジスタＱ6のコレクタからは定電流回路ＣＣ2の定電流CC2にほぼ等しい定電流CC2'が流れ出ようとするが、トランジスタＱ5がオフしていると電流が流れ出す経路が無いのでトランジスタＱ6は飽和状態となりそのコレクタ電圧ＶＨがほぼ電源電圧ＶＢまで高くなって、定電流CC2'は流れなくなる。トランジスタＱ6のコレクタは抵抗Ｒ3を介してトランジスタＱ2のベースと繋がっているので、トランジスタＱ2はエミッタフォロア動作となって、トランジスタＱ2のエミッタ電圧ＶＥはトランジスタＱ6のコレクタ電圧ＶＨからトランジスタＱ2のベース・エミッタ間電圧Ｖbe2を引いた電圧にほぼ等しくなる。そのためトランジスタＱ6のコレクタ電圧ＶＨが電源電圧ＶＢとなっているとトランジスタＱ2のエミッタ電圧ＶＥは電源電圧ＶＢよりも約０．７Ｖ低い電圧になるので、ＰＭＯＳＦＥＴ６はゲート電圧が閾値電圧Ｖthよりも高くなり（閾値電圧Ｖthが−２Ｖに対してＶgsが−０．７Ｖ）ＰＭＯＳＦＥＴ６はオフしている。このとき、コンデンサＣ2はほぼ完全に放電されている。
【００２２】
ＰＷＭパルス生成部３が時刻t1で動作を開始してその出力信号であるパルス入力信号がローレベルＬoになると、Ｌo側スロープ生成部４ではトランジスタＱ11、Ｑ10がオフし、コンデンサＣ1の電荷は定電流CC1'によりトランジスタＱ8を通して放電されるが、ツェナーダイオードＺＤ1により電圧降下ＶＺＤ1が発生するので、トランジスタＱ8（或いはトランジスタＱ10）のコレクタ電圧ＶＬはほぼ電源電圧ＶＢの状態から一旦ツェナー電圧ＶＺＤ1（＝Ｖ１）だけ下がってからスロープがつけられる。電流値CC1'の定電流放電なので、スロープ（１秒あたりのＶＬの低下度合い）はCC1'/Ｃ1で一定となる。トランジスタＱ1のエミッタ電圧ＶＥはＶＬ＋Ｖbe1の電圧でスロープに追従して行きＰＭＯＳＦＥＴ６のゲート電荷を充電する。抵抗Ｒ1により充電電流が制限されるのでＰＭＯＳＦＥＴ６のゲート電圧ＶＧはトランジスタＱ8（或いはトランジスタＱ10）のコレクタ電圧ＶＬよりも少し遅れて下がって行く。ＰＭＯＳＦＥＴ６のゲート電圧ＶＧが閾値電圧Ｖthに到達すると負荷電流ＩＬが流れ始め、ＰＭＯＳＦＥＴ６のドレイン電圧ＶＤが上昇をはじめる。ここでゲート容量のミラー効果のため、ゲート電圧ＶＧの波形に踊り場状の部分が発生し、このときドレイン電圧ＶＤに傾きがつく。
【００２３】
ミラー効果とは、ゲート電圧ＶＧが下がってＰチャンネルＭＯＳＦＥＴのドレイン・ソース間抵抗が下がっていき、ドレイン電圧ＶＤが上がっていくとＦＥＴ内部に寄生しているゲート・ドレイン間容量に掛かる電圧が小さくなるので電荷を放電してしまい、そのためドレイン電圧ＶＤが変化している間だけ見かけ上の容量が大きくなるもので、結果としてゲート電圧ＶＧ変化が緩やかになってドレイン電圧ＶＤの波形に傾きがつく。
【００２４】
トランジスタＱ8（或いはトランジスタＱ10）のコレクタ電圧ＶＬが更に下がってツェナーダイオードＺＤ3のツェナー電圧ＶＺＤ3（＝Ｖ3）に達するとツェナーダイオードＺＤ3がオンするので、ＶＬの値はツェナー電圧ＶＺＤ3（＝Ｖ3）で一定となる。
【００２５】
一方、Ｈi側スロープ生成部５ではパルス入力信号がローレベルＬoになると、トランジスタＱ5がオンし、Ｈi側スロープ生成部５の出力電圧であるＱ5のコレクタ電圧ＶＨがほぼ０Ｖに引き下げられるので、トランジスタＱ2は逆バイアス状態となりオフする。コンデンサＣ2はトランジスタＱ5のオンにより急速に充電されるが、コンデンサＣ2の端子間電圧がツェナーダイオードＺＤ2のツェナー電圧ＶＺＤ2（＝Ｖ2）になるとツェナーダイオードＺＤ2がオンしてツェナーダイオードＺＤ2から抵抗Ｒ10を通ってトランジスタＱ5へと電流が流れるようになる。すると、コンデンサＣ2の充電は止まりコンデンサＣ2の端子間電圧はツェナー電圧ＶＺＤ2に維持される（抵抗Ｒ10に残りの電圧「ＶＢ−ＶＺＤ2」が掛かる）。
【００２６】
パルス入力信号（ＰＷＭパルス生成部３の出力信号）のローレベルＬoの状態がしばらく続いた後、時刻t2でパルス入力信号がハイレベルＨiになると、Ｌo側スロープ生成部４ではトランジスタＱ11、Ｑ10がオンし、ＶＬ（Ｌo側スロープ生成部４の出力電圧）の値はほぼ電源電圧ＶＢに引き上げられるので、トランジスタＱ1は逆バイアス状態となってオフし、コンデンサＣ1は急速に充電される。
【００２７】
Ｈi側スロープ生成部５ではパルス入力信号がハイレベルＨiになるとトランジスタＱ5のオフし、ツェナーダイオードＺＤ2から抵抗Ｒ10を通ってトランジスタＱ5へと流れていた電流が止まるので、抵抗Ｒ10の電圧降下がなくなり、ＶＨ（Ｈi側スロープ生成部５の出力電圧）の値は一旦Ｖ2（＝ツェナー電圧ＶＺＤ2）まで上がった後定電流CC2'によるコンデンサＣ2の放電でスロープをもって上昇する。このとき定電流CC2'により抵抗Ｒ10にわずかな電圧降下を生じるが、無視できるほど小さい。電流値CC2'の定電流放電なのでスロープ（１秒あたりのＶＨの上昇度合い）はCC2'/Ｃ2で一定となる。トランジスタＱ2のエミッタ電圧ＶＥはＶＨ−Ｖbe2の電圧でスロープに追従して行きＰＭＯＳＦＥＴ６のゲート電流を放電する。このときＰＭＯＳＦＥＴ６のゲート電流は抵抗Ｒ1により電流が制限されるのでゲート電圧ＶＧはＶＨよりも少し遅れて上がっていく。ゲート電圧ＶＧが閾値電圧Ｖthに到達すると負荷電流ＩＬが下がり始め、ドレイン電圧ＶＤが下降を始める。ここで、立上がり時と同様に、ゲート容量のミラー効果のためゲート電圧ＶＧの波形に踊り場状の部分が発生し、ドレイン電圧ＶＤに傾きがつく。
【００２８】
従来技術のように単純に抵抗とコンデンサの充放電特性によりスロープを付けるだけだと、パルス入力が変化してからＰＭＯＳＦＥＴ６のドレイン電圧ＶＤがターンオンまたはターンオフ動作に入るまでの遅れ時間が大きくなり、更に電源電圧ＶＢによって遅れ時間のばらつきが出てしまうが、Ｖ1（＝ツェナー電圧ＶＺＤ1）及びＶ2（＝ツェナー電圧ＶＺＤ2）の電圧のオフセットを付けることにより、ゲート電圧ＶＧが閾値電圧Ｖthに達するまでの時間を短縮すると共に、スロープがつき始めるときの電圧が電源電圧ＶＢに依存せず一定になるので電源電圧ＶＢが変わっても遅れ時間が変化しなくなる。また、スロープの傾きは定電流の充放電により決めているので、電源電圧ＶＢの変動によらず一定であり、ターンオン及びターンオフ時間の電源電圧ＶＢによる変化も小さくなる。
【００２９】
図４に本実施の形態による装置での電源電圧をＶＢ８Ｖ、１２Ｖ、１６Ｖと変えたときの出力動作波形例を示す。入力パルスの幅は１ｍｓ一定である。ＶＢ＝１２Ｖでの立上がり及び立下り時間が図９の従来技術と同じくらいになるように定電流や抵抗の値を合わせてある。電源電圧ＶＢが変動しても出力パルスの幅がほとんど変わっていないのがわかる。
【００３０】
図５に、従来技術と本発明による実施の形態による出力パルス幅の変動率の比較を示すが、従来技術による変動率が±１１．６％であるのに対し本実施の形態による変動率は±１．５％にしかなっておらず、効果があらわれている。
【００３１】
＜第２の実施の形態＞
本発明の他の実施の形態として図６のように、Ｈi側はトランジスタＱ2と抵抗Ｒ3、Ｒ20で構成し、Ｌo側のみにＬo側スロープ生成部４を適用しても良い。この場合、入力パルス（ＰＷＭパルス生成部３の出力信号）の立下がり部分の電源電圧ＶＢによるばらつきを第１の実施の形態と同様に抑えることができるが、Ｈi側は抵抗Ｒ20のみによりスロープがつけられるので、立上がりの部分の電源電圧ＶＢによるばらつきを減らす効果が得られない。しかしながら、構成が簡単になり装置が小型化できる。同様に、Ｈi側のみにＨi側スロープ生成部５を適用することもできる。
【００３２】
＜第３の実施の形態＞
また、複数の負荷を駆動しようとする場合、図７のように一組のスロープ生成回路で複数のＭＯＳＦＥＴのゲートを制御するように構成することができる。図７で、図１と同じものは同一符号を付して示した。また、符号２２、２３で示した点線の枠内の回路２２と回路２３と図１の符号２１で示した点線の枠内の回路２１は構成が同じであり、対応する構成要素の符号に添え字ａ、ｂを付けて示している。すなわち同一構成の回路２２と回路２３が一組のスロープ生成回路に並列接続されている。図７では回路２２と回路２３の並列構成とした場合を示したが、回路２１と同じ回路を任意の数だけ接続することができる。この動作は、第１の実施の形態から容易に分かるので、説明は省略する。
【００３３】
＜第４の実施の形態＞
出力素子（ＭＯＳＦＥＴ）を負荷７のローサイドに備えるよう構成することもできる。図８に出力素子としてＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記載する）１１を用いたローサイドの例を示す。この場合、出力素子としてのＮＭＯＳＦＥＴ１１はＮチャンネル型になるので、パルス入力の立上がり（ＮＭＯＳＦＥＴ１１のターンオン部分）のスロープ生成をＨi側のＨi側スロープ生成部１３で行い、パルス入力の立下り（ＮＭＯＳＦＥＴ１１のターンオフ部分）のスロープ生成をＬo側のＬo側スロープ生成部１２で行なうように構成する。
すなわち、Ｈi側のＨi側スロープ生成部１３がターンオンにかかわるようになって、Ｖ1の電圧を差し引いたスロープがつけられる。Ｖ1はグランドを基準として（４）式のように設定される。
０≦Ｖ1＜Ｖth＋Ｖbe1    ・・・・・（４）
また、Ｌo側のスロープ生成手段はターンオフにかかわるようになってＶ2の電圧のスロープがつけられる。Ｖ2は（５）式のように設定される。
Ｖth＋Ｖbe2＜Ｖ2＜ＶＢ    ・・・・・・（５）
【００３４】
＜その他の実施の形態＞
上記実施の形態により本発明を具体的に説明したが、上記実施の形態における制御装置の一部又は全部をＩＣ化してもよい。
また、本発明は上記実施の形態に限定されることはなく、本発明の要旨を逸脱しない範囲で変形して実施できることは言うまでもない。例えば、ターンオン、ターンオフのスイッチング特性により、出力パルス幅が電源電圧に依存するような半導体スイッチング素子であれば、ＭＯＳＦＥＴに限らずその駆動回路に適用することができる。
【産業上の利用可能性】
【００３５】
本発明は、負荷の種類やスイッチング方式にかかわりなく、半導体スイッチング素子を使用した電源制御装置に広く利用できる。
【図面の簡単な説明】
【００３６】
【図１】図１は、本発明による負荷制御装置の第１の実施の形態の制御ブロック図である。
【図２】図２は、第１の実施の形態における負荷制御装置のＨi側スロープ生成部とＬo側スロープ生成部の詳細回路構成を示す図である。
【図３】図３は本発明による負荷制御装置の動作タイミングを示す図である。
【図４】図４は本発明による負荷制御装置の出力動作波形を示す図である。
【図５】図５は、本発明による負荷制御装置の出力パルス幅の変動率を比較した図である。
【図６】図１は、本発明による負荷制御装置の第２の実施の形態の制御ブロック図である。
【図７】図１は、本発明による負荷制御装置の第３の実施の形態の制御ブロック図である。
【図８】図１は、本発明による負荷制御装置の第４の実施の形態の制御ブロック図である。
【図９】図９は、従来技術による負荷制御装置の出力動作波形を示す図である。
【符号の説明】
【００３７】
１、１５、１６、１７・・・負荷制御装置
２・・・制御入力スイッチ
３・・・ＰＷＭパルス生成部（ＰＷＭパルス生成手段）
４、１２・・・Ｌo側スロープ生成部（Ｌo側スロープ生成手段）
５、１３・・・Ｈi側スロープ生成部（Ｈi側スロープ生成手段）
６、６ａ、６ｂ・・・ＰＭＯＳＦＥＴ（ＰチャンネルＭＯＳＦＥＴ）
７、７ａ、７ｂ・・・負荷
８・・・電源
１１・・・ＮチャンネルＭＯＳＦＥＴ
Ｒ1〜Ｒ10、Ｒ20・・・抵抗
Ｃ1、Ｃ2・・・コンデンサ
ＺＤ1〜ＺＤ3・・・ツェナーダイオード
Ｑ1〜Ｑ11・・・トランジスタ
ＣＣ1、ＣＣ2・・・定電流回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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