(57)【要約】【課題】上下アームを構成する各半導体スイッチング素子のターンオン時の損失を低減することができる、スイッチング装置の提供を目的とする。【解決手段】並列接続された抵抗素子と容量素子とをコレクタ−エミッタ間に有する並列回路と、並列回路とコレクタとの間に設けられたツェナーダイオードと、並列回路とコレクタとの間に設けられた逆流防止ダイオードとを備えるスイッチング素子Ｑ１，Ｑ２を有するスイッチング装置であって、スイッチング素子Ｑ１のコレクタ−エミッタ間のダイオードＤ１に発生するリカバリーサージの検出信号をスイッチング素子Ｑ２の駆動回路Ｈ２に送信する送信回路Ａ１と、スイッチング素子Ｑ２のコレクタ−エミッタ間のダイオードＤ２に発生するリカバリーサージの検出信号をスイッチング素子Ｑ１の駆動回路Ｈ１に送信する送信回路Ａ２と、を備えることを特徴とする、スイッチング装置。【選択図】図２
2009131036.tif 000002
【特許請求の範囲】
【請求項１】
コレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに流れる電流を制限する第２の電流制限素子と、を備える半導体スイッチング素子を複数備え、
第１の半導体スイッチング素子のエミッタと第２の半導体スイッチング素子のコレクタとを接続した構成が含まれる、スイッチング装置であって、
前記第１の半導体スイッチング素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの第１の検出信号を前記第２の半導体スイッチング素子の第２の駆動手段に送信する第１の送信手段と、
前記第２の半導体スイッチング素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの第２の検出信号を前記第１の半導体スイッチング素子の第１の駆動手段に送信する第２の送信手段と、を備えることを特徴とする、スイッチング装置。
【請求項２】
前記第１の送信手段は、前記第１の半導体スイッチング素子における前記第１の電流制限素子に流れる電流の検出結果に基づいて、前記第１の検出信号を送信し、
前記第２の送信手段は、前記第２の半導体スイッチング素子における前記第１の電流制限素子に流れる電流の検出結果に基づいて、前記第２の検出信号を送信する、請求項１に記載のスイッチング装置。
【請求項３】
前記第１の送信手段と前記第１の検出信号の送信先とが絶縁され、前記第２の送信手段と前記第２の検出信号の送信先とが絶縁された、請求項２に記載のスイッチング装置。
【請求項４】
前記第１及び第２の検出信号は、アイソレータを介してそれぞれの送信先に送信される、請求項３に記載のスイッチング装置。
【請求項５】
前記アイソレータは、絶縁トランスの構成を有する、請求項４に記載のスイッチング装置。
【請求項６】
前記第１の半導体スイッチング素子は、該半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータの上アーム素子であり、
前記第２の半導体スイッチング素子は、該半導体スイッチング素子のエミッタの電圧が変動し得るインバータ又はコンバータの下アーム素子である、請求項１から５のいずれか一項に記載のスイッチング装置。
【請求項７】
半導体スイッチング素子を備え、
前記半導体スイッチング素子のスイッチング装置であって、
前記半導体スイッチング素子のコレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに流れる電流を制限する第２の電流制限素子と、
前記半導体スイッチング素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの検出信号を送信する送信手段とを備えることを特徴とする、スイッチング装置。
【請求項８】
前記送信手段は、前記第１の電流制限素子に流れる電流の検出結果に基づいて、前記検出信号を送信する、請求項７に記載のスイッチング装置。
【請求項９】
前記送信手段と該送信手段が送信する検出信号の送信先とが絶縁された、請求項８に記載のスイッチング装置。
【請求項１０】
前記送信手段が送信する検出信号は、アイソレータを介して前記送信先に送信される、請求項９に記載のスイッチング装置。
【請求項１１】
前記アイソレータは、絶縁トランスの構成を有する、請求項１０に記載のスイッチング装置。
【請求項１２】
前記半導体スイッチング素子は、上下アームを構成する一方のアーム素子であって、
前記一方のアーム素子に対する他方のアーム素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの検出信号を受信する受信手段を備える、請求項７から１１のいずれか一項に記載のスイッチング装置。
【請求項１３】
前記受信手段と該受信手段が受信する検出信号の送信元とが絶縁された、請求項１２に記載のスイッチング装置。
【請求項１４】
前記半導体スイッチング素子は、該半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータのスイッチング素子である、請求項１２又は１３に記載のスイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子のスイッチング装置に関する。
【背景技術】
【０００２】
従来技術として、コレクタとエミッタとゲートとを有する電力半導体コンポーネントをサージ電圧から保護する装置が知られている（例えば、特許文献１参照）。この保護装置は、図８に示されるように、直列に接続されたｎ＋Ｎ個のツェナーダイオードＺ１からＺｎ＋Ｎを含む主枝路１と、主枝路１のＮ個のツェナーダイオードＺｎ＋１からＺｎ＋Ｎに並列に接続されたコンデンサ５を含む二次枝路２と、二次枝路２のコンデンサ５に並列に接続された抵抗器８を含む追加枝路３とを備えるものである。また、主枝路１は、ｎ＋Ｎ個のツェナーダイオードＺ１からＺｎ＋Ｎに直列に接続された抵抗器６とそれらのｎ＋Ｎ個のツェナーダイオードと逆向きの保護ダイオード７とを含んでいる。
【０００３】
特許文献１の開示内容によると、主枝路１のＮ個のツェナーダイオードＺｎ＋１からＺｎ＋Ｎに並列にコンデンサ５を接続することによって、静的閾値電圧Ｖｓｔａｔｉｃ（＝（ｎ＋Ｎ）×Ｖｚ）と動的閾値電圧Ｖｄｙｎａｍｉｃ（＝ｎ×Ｖｚ）とを設けて、ＩＧＢＴのオフ時にＶｃｅが動的閾値電圧Ｖｄｙｎａｍｉｃへの到達によってサージ電圧を制限することを図っているとともに、ＩＧＢＴが短絡などにより不飽和状態になった場合であっても、コンデンサ５に並列接続された抵抗器８を介して不飽和期間中にコンデンサ５を放電可能にすることによって、正常動作時と同様に、ＩＧＢＴのオフ時のサージ電圧を動的閾値Ｖｄｙｎａｍｉｃで制限することを図っている。
【特許文献１】特開２００３−１９９３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の従来技術では、上下アームを構成する２つの半導体スイッチング素子を備えるスイッチング装置の場合では、各半導体スイッチング素子のターンオフ時のサージ電圧を低減することができるものの、ターンオン時の損失を低減することができない。
【０００５】
そこで、本発明は、上下アームを構成する各半導体スイッチング素子のターンオン時の損失を低減することができる、スイッチング装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、第１の発明に係るスイッチング装置は、
コレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに流れる電流を制限する第２の電流制限素子と、を備える半導体スイッチング素子を複数備え、
第１の半導体スイッチング素子のエミッタと第２の半導体スイッチング素子のコレクタとを接続した構成が含まれる、スイッチング装置であって、
前記第１の半導体スイッチング素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの第１の検出信号を前記第２の半導体スイッチング素子の第２の駆動手段に送信する第１の送信手段と、
前記第２の半導体スイッチング素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの第２の検出信号を前記第１の半導体スイッチング素子の第１の駆動手段に送信する第２の送信手段と、を備えることを特徴とする。
【０００７】
第２の発明は、第１の発明に係るスイッチング装置であって、
前記第１の送信手段は、前記第１の半導体スイッチング素子における前記第１の電流制限素子に流れる電流の検出結果に基づいて、前記第１の検出信号を送信し、
前記第２の送信手段は、前記第２の半導体スイッチング素子における前記第１の電流制限素子に流れる電流の検出結果に基づいて、前記第２の検出信号を送信することを特徴とする。
【０００８】
第３の発明は、第２の発明に係るスイッチング装置であって、
前記第１の送信手段と前記第１の検出信号の送信先とが絶縁され、前記第２の送信手段と前記第２の検出信号の送信先とが絶縁されたことを特徴とする。
【０００９】
第４の発明は、第３の発明に係るスイッチング装置であって、
前記第１及び第２の検出信号は、アイソレータを介してそれぞれの送信先に送信されることを特徴とする。
【００１０】
第５の発明は、第４の発明に係るスイッチング装置であって、
前記アイソレータは、絶縁トランスの構成を有することを特徴とする。
【００１１】
第６の発明は、第１から第５の発明に係るスイッチング装置であって、
前記第１の半導体スイッチング素子は、該半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータの上アーム素子であり、
前記第２の半導体スイッチング素子は、該半導体スイッチング素子のエミッタの電圧が変動し得るインバータ又はコンバータの下アーム素子であることを特徴とする。
【００１２】
上記目的を達成するため、第７の発明に係るスイッチング装置は、
半導体スイッチング素子を備え、
前記半導体スイッチング素子のスイッチング装置であって、
前記半導体スイッチング素子のコレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに流れる電流を制限する第２の電流制限素子と、
前記半導体スイッチング素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの検出信号を送信する送信手段とを備えることを特徴とする。
【００１３】
第８の発明は、第７の発明に係るスイッチング装置であって、
前記送信手段は、前記第１の電流制限素子に流れる電流の検出結果に基づいて、前記検出信号を送信することを特徴とする。
【００１４】
第９の発明は、第８の発明に係るスイッチング装置であって、
前記送信手段と該送信手段が送信する検出信号の送信先とが絶縁されたことを特徴とする。
【００１５】
第１０の発明は、第９の発明に係るスイッチング装置であって、
前記送信手段が送信する検出信号は、アイソレータを介して前記送信先に送信されることを特徴とする。
【００１６】
第１１の発明は、第１０の発明に係るスイッチング装置であって、
前記アイソレータは、絶縁トランスの構成を有することを特徴とする。
【００１７】
第１２の発明は、第７から第１１のいずれか一の発明に係るスイッチング装置であって、
前記半導体スイッチング素子は、上下アームを構成する一方のアーム素子であって、
前記一方のアーム素子に対する他方のアーム素子のコレクタ−エミッタ間のダイオードに発生するリカバリーサージの検出信号を受信する受信手段を備えることを特徴とする。
【００１８】
第１３の発明は、第１２の発明に係るスイッチング装置であって、
前記受信手段と該受信手段が受信する検出信号の送信元とが絶縁されたことを特徴とする。
【００１９】
第１４の発明は、第１２又は第１３の発明に係るスイッチング装置であって、
前記半導体スイッチング素子は、該半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータのスイッチング素子であることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、上下アームを構成する各半導体スイッチング素子のターンオン時の損失を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。図１は、本発明に係るスイッチング装置の一実施形態であるモータ／ジェネレータ駆動システム１００の概略構成図である。モータ／ジェネレータ駆動システム１００は、直流電源の車載のバッテリ１０と、バッテリ１０の出力電圧を昇圧するＤＣ−ＤＣコンバータ２０と、ＤＣ−ＤＣコンバータ２０による昇圧後の出力電圧（以下、「昇圧電圧」という）を安定させる平滑コンデンサ３０と、ＤＣ−ＤＣコンバータ２０による昇圧電圧を三相交流に変換してブラシレスＤＣモータなどのモータ５０を制御するインバータ４０とを有している。なお、インバータ４０は、ジェネレータ６０によって発電された電力を制御するものでもよい。また、ＤＣ−ＤＣコンバータ２０は、インバータ４０側からの入力電圧を降圧変換してその降圧電圧をバッテリ１０側に出力するものでもよい。
【００２２】
ＤＣ−ＤＣコンバータ２０は、スイッチングレギュレータなどの電圧変換制御回路によって、バッテリ１０側の電圧を昇圧変換してインバータ４０側に昇圧電圧を出力する（又は、インバータ４０側の電圧を降圧変換してバッテリ１０側に降圧電圧を出力する）。この昇圧電圧（インバータ４０側の電圧）が、インバータ４０内の、上アーム側のスイッチング素子と下アーム側のスイッチング素子とが接続された各相の直列回路の両端に印加される。電圧変換制御回路は、例えば、ダイオードＤ１３をコレクタ−エミッタ間に並列に備える上アーム側のスイッチング素子Ｑ１３と、ダイオードＤ１４をコレクタ−エミッタ間に並列に備える下アーム側のスイッチング素子Ｑ１４と、一端を素子Ｑ１３と素子Ｑ１４との接続点に接続され他端をバッテリ１０の出力電位に接続されるリアクトル２５と、素子Ｑ１３を駆動する駆動回路Ｃ１３と、素子Ｑ１４を駆動する駆動回路Ｃ１４とを備える。昇圧変換動作及び降圧変換動作は、周知のため、説明を省略する。
【００２３】
ＤＣ−ＤＣコンバータ２０の正極端子２２ｐは正側配線７０ｐを介してインバータ４０の正極入力端子４１ｐに接続される。また、ＤＣ−ＤＣコンバータ２０の負極端子２２ｎは負側配線７０ｎを介してインバータ４０の負極入力端子４１ｎに接続される。
【００２４】
インバータ４０は、モータ５０の制御回路４６と、ジェネレータ６０の制御回路４７とを有する。制御回路４６は、Ｕ相のスイッチング素子Ｑ１（Ｑ２）をスイッチングさせる駆動信号を出力する駆動回路Ｃ１（Ｃ２）と、Ｖ相のスイッチング素子Ｑ３（Ｑ４）をスイッチングさせる駆動信号を出力する駆動回路部Ｃ３（Ｃ４）と、Ｗ相のスイッチング素子Ｑ５（Ｑ６）をスイッチングさせる駆動信号を出力する駆動回路Ｃ５（Ｃ６）とを有する。制御回路４６は、三相（Ｕ，Ｖ，Ｗ）の駆動信号（例えば、ＰＷＭ信号）に従い各スイッチング素子のオン／オフを制御することによって、ＤＣ−ＤＣコンバータ２０による昇圧後の直流電力を交流電力に変換してモータ５０を駆動する。すなわち、モータ５０の三相巻線に制御回路４６によって三相交流電流を流すと回転磁界が発生することを利用して、モータ５０の回転が制御される。ジェネレータ６０の制御回路４７は、制御回路４６と制御方法が異なるだけであって、制御回路４６と同様の構成であるので、その説明を省略する。
【００２５】
なお、スイッチング素子Ｑ１〜Ｑ１４は、ＮチャンネルＩＧＢＴ，ＮチャンネルＭＯＳＦＥＴ，ｎｐｎ型バイポーラトランジスタ等の半導体から構成される素子である。
【００２６】
スイッチング素子Ｑ１，３，５は、インバータ４０の正極入力端子４１ｐの電源電圧に短絡するハイサイドのスイッチング素子であり、スイッチング素子Ｑ２，４，６は、インバータ４０の負極入力端子４１ｎのグランド電圧（基準電圧）に短絡するローサイドのスイッチング素子である。各スイッチング素子Ｑ１〜６には、ダイオードが並列に接続（又は、内蔵）される。各ダイオードＤ１〜６は、グランドから電源電圧への方向（エミッタからコレクタへの方向）を順方向とする（電源電圧側がカソードとなる）。すなわち、スイッチング素子のエミッタにアノードが接続され、スイッチング素子のコレクタにカソードが接続される。スイッチング素子Ｑ１３，Ｑ１４も同様である。
【００２７】
スイッチング素子Ｑ１とＱ２との接続点Ｐｕは、インバータ４０のＵ相出力端子４２ｕを介して、モータ５０のＵ相コイルに接続される。スイッチング素子Ｑ３とＱ４との接続点Ｐｖは、インバータ４０のＶ相出力端子４２ｖを介して、モータ５０のＶ相コイルに接続される。スイッチング素子Ｑ５とＱ６との接続点Ｐｗは、インバータ４０のＷ相出力端子４２ｗを介して、モータ５０のＷ相コイルに接続される。
【００２８】
図２は、インバータ４０のＵ相の制御回路の第１の詳細構成例である。インバータ４０の他相の制御回路についても同様の構成のため、その説明は省略する。ＤＣ−ＤＣコンバータ２０の電圧変換制御回路についても、同様の構成でもよい。
【００２９】
スイッチング素子Ｑ１は、直流電源の電源電圧ＶＤ（正極入力端子４１ｐの電源電圧に相当）に短絡するハイサイドのスイッチング素子であり、スイッチング素子Ｑ２は、グランド電圧（基準電圧）に短絡するローサイドのスイッチング素子である。スイッチング素子Ｑ１，Ｑ２のそれぞれのコレクタ−エミッタ間にはダイオードＤ１，Ｄ２が並列に接続（又は、内蔵）される。ダイオードＤ１，Ｄ２は、グランドから電源電圧への方向（エミッタからコレクタへの方向）を順方向とするフリーホイールダイオードである。スイッチング素子Ｑ１のエミッタとＱ２のコレクタとの接続点Ｐｕは、モータ５０のＵ相コイルに接続される。
【００３０】
また、ゲート駆動回路Ｃ１は、不図示のマイクロコンピュータ等の制御部からのＱ１制御信号に従って、スイッチング素子Ｑ１をスイッチングさせる駆動信号を出力し、ゲート抵抗Ｒｇ１を介して、スイッチング素子Ｑ１をオン／オフさせる。同様に、ゲート駆動回路Ｃ２は、不図示のマイクロコンピュータ等の制御部からのＱ２制御信号に従って、スイッチング素子Ｑ２をスイッチングさせる駆動信号を出力し、ゲート抵抗Ｒｇ２を介して、スイッチングＱ２をオン／オフさせる。
【００３１】
また、ゲート駆動回路Ｃ１は、トランジスタＭ１（例えば、ＰチャンネルのＭＯＳＦＥＴ）をスイッチングさせることにより、スイッチング素子Ｑ１のゲート抵抗を可変させることができ、ゲート駆動回路Ｃ２は、トランジスタＭ１と同様のトランジスタＭ２をスイッチングさせることにより、スイッチング素子Ｑ２のゲート抵抗を可変させることができる。すなわち、トランジスタＭ１がオンすることにより、抵抗Ｒｇ１に並列に抵抗Ｒｇ１’が接続されるので、スイッチング素子Ｑ１のゲート抵抗の抵抗値を小さくすることができる。同様に、トランジスタＭ２がオンすることにより、スイッチング素子Ｑ２のゲート抵抗の抵抗値を小さくすることができる。
【００３２】
スイッチング素子Ｑ１（Ｑ２）のコレクタ−ゲート間には、高耐圧ツェナーダイオードＺ１，Ｚ２（Ｚ４，Ｚ５）と、逆流防止用ダイオードＺ３（Ｚ６）と、高耐圧コンデンサＣ１（Ｃ２）と放電用抵抗Ｒ１（Ｒ２）との並列回路と、電流検出抵抗Ｒ１１（Ｒ１２）とを備える。
【００３３】
スイッチング素子Ｑ１（Ｑ２）のコレクタ−エミッタ間（言い換えれば、ダイオードＤ１（Ｄ２）のカソード−アノード間）にサージが発生し、コレクタ−エミッタ間電圧Ｖｃｅが直列接続されたツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）の降伏電圧（ツェナー電圧）によって設定され得る切替閾値Ｖｔｈを超えると、ツェナーＺ１，Ｚ２がオンして、電流検出抵抗Ｒ１１（Ｒ１２）とダイオードＺ３（Ｚ６）とを介して、コンデンサＣ１（Ｃ２）の充電が始まる。スイッチング素子の駆動時にゲートからコレクタへ電流が流れるのを防止するダイオードＺ３（Ｚ６）は、サージ電圧が発生するコレクタ側との間にツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）が存在するため、高耐圧品でなくてもよい（例えば、２０Ｖ耐圧）。Ｚ１等の高耐圧ツェナーダイオードの段数は、切替閾値Ｖｔｈをどのような値に設定するかによって、決められる。例えば、切替閾値Ｖｔｈを５５０Ｖに設定するならば、図２に示されるように、ツェナー電圧２７０Ｖの高耐圧ツェナーダイオード２段とダイオード１段とを直列に接続すればよい。このオーダーの耐圧であれば、小型の表面実装パッケージを利用することができる。このような製品は、市場に多品種流通しているので、豊富なツェナー電圧値を選択することができ、実機でのサージ電圧の調整作業も容易となる。
【００３４】
また、切替閾値Ｖｔｈ以上の電圧発生時に、スイッチング素子Ｑ１（Ｑ２）の帰還容量と等価の働きをするコンデンサＣ１（Ｃ２）を充電するための微小な充電電流を流せればよいため、ダイオードＺ１〜Ｚ６は小電流容量の製品でもよい。
【００３５】
切替閾値Ｖｔｈの温度特性については、例えば、コレクタ−エミッタ間電圧の絶対最大定格Ｖｃｅｓ＝１３００Ｖ程度のＩＧＢＴでは、Ｖｃｅｓの温度係数が約＋０．５〜０．６Ｖ／℃である。一方、Ｖｔｈを５５０Ｖ付近に設定すれば、２７０Ｖツェナーの温度係数が約＋０．２５Ｖ／℃であるため、２段直列にすると約＋０．５Ｖ／℃となる。したがって、ほぼＶｃｅｓとＶｔｈの温度特性がそろうため、全温度範囲で安定した動作が可能となる。
【００３６】
なお、図２の回路構成の制御応答は、高耐圧ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）のスイッチング時間（オフからオンまでの時間）が支配的である。ノイズリミッタやサージ吸収用ダイオードとして使用されることも多い高耐圧ツェナーのスイッチング時間は十分無視できる値であるため、制御遅れによりサージ電圧が増大するというおそれはなく、スイッチング周波数の高周波化にも容易に対応することができる。
【００３７】
高耐圧コンデンサＣ１（Ｃ２）の耐圧は、高耐圧ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）と直列接続となるため、低く抑えることが可能となる。例えば、電源電圧ＶＤ（＝６５０Ｖ）、コレクタ−エミッタ間に発生し得るサージ電圧が１０００Ｖ以下、切替閾値Ｖｔｈ（＝５５０Ｖ）とすれば、高耐圧コンデンサＣ１（Ｃ２）にかかる電圧は通常動作時でも最大で４５０Ｖになる。４０％増しのマージンをみて６３０Ｖ耐圧品を使用したとしても、高耐圧ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）がない場合に比べ約半分の耐圧品を使用することができるようになる。コンデンサＣ１（Ｃ２）はスイッチング素子Ｑ１（Ｑ２）のコレクタ−ゲート間に接続されているため、ミラー効果が有効に働き、ｐＦオーダーの小容量値（例えば、１０００ｐＦ）にて十分な効果が得られる。つまり、コレクタ−エミッタ間電圧Ｖｃｅが切替閾値Ｖｔｈ以上になると、等価的にスイッチング素子Ｑ１（Ｑ２）の帰還容量が増加するため、オフサージ電圧を抑制することができる。このオーダーの耐圧、容量値であれば、高周波特性に優れた小型のチップ積層セラミックコンデンサが使用できるようになる。また、チップ積層セラミックコンデンサは、市場に多品種流通しているため、豊富な定数が選択でき、実機でのサージ電圧調整作業も容易になる。
【００３８】
放電用抵抗Ｒ１（Ｒ２）は、コンデンサＣ１（Ｃ２）に充電された電荷を放電するためのものである。スイッチング素子Ｑ１（Ｑ２）のコレクタ−エミッタ間（言い換えれば、ダイオードＤ１（Ｄ２）の両端）に次のサージが発生する時（例えば、半導体スイッチング素子Ｑ１（Ｑ２）が次にターンオフ又はターンオンする時）までに、コンデンサＣ１（Ｃ２）の電圧が下限電圧（＝ＶＤ−Ｖｔｈ）まで下がるような放電用抵抗Ｒ１（Ｒ２）が設定されるとよい（なお、下限電圧（＝ＶＤ−Ｖｔｈ）は、ダイオードＺ３（Ｚ６）のダイオードドロップ分は除いている）。したがって、放電用抵抗Ｒ１（Ｒ２）の抵抗値は、ｋΩからＭΩオーダー（例えば、１ｋΩ以上１ＭΩ以下）であればよい。
【００３９】
放電用抵抗Ｒ１（Ｒ２）の抵抗値を高く設定することによって、切替閾値Ｖｔｈを電源電圧ＶＤより低く設定することができる。高抵抗値にすることによってツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）を介してコレクタ側から常時流れる電流は微小であるため、発熱は無視できるからである。したがって、切替閾値Ｖｔｈは、電源電圧ＶＤより低くも高くも設定できるので、回路定数を広範囲に調整することができる。
【００４０】
Ｖｃｅ検出回路Ｅ１（Ｅ２）は、ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）に流れる電流ｉ１（ｉ２）を検出する電流検出回路である。Ｖｃｅ検出回路Ｅ１（Ｅ２）は、スイッチング素子Ｑ１（Ｑ２）のコレクタとダイオードＺ３（Ｚ６）との間に設けられるとともにツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）に直列接続された電流検出抵抗Ｒ１１（Ｒ１２）の両端電圧を検出することによって、その両端電圧に対応する電流ｉ１（ｉ２）を検出することができる。電流検出抵抗Ｒ１１（Ｒ１２）は、高耐圧コンデンサＣ１（Ｃ２）と放電用抵抗Ｒ１（Ｒ２）との並列回路とダイオードＺ３（Ｚ６）との間に設けられてもよい。Ｖｃｅ検出回路Ｅ１（Ｅ２）は、電流検出抵抗Ｒ１１（Ｒ１２）の両端電圧が所定の電圧閾値を超えた時、ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）に電流ｉ１（ｉ２）が流れたと検出することができる。
【００４１】
図３は、電流ｉ１，ｉ２が流れるタイミングを説明するための図である。電流ｉ１，ｉ２が流れるタイミングは、スイッチング素子Ｑのコレクタ−エミッタ間にサージが発生するときである。スイッチング素子Ｑのコレクタ−エミッタ間に発生するサージとして、スイッチング素子Ｑがオフするときに発生するオフサージとスイッチング素子Ｑに並列接続されたダイオードに発生するリカバリーサージがある。スイッチング素子Ｑ１（Ｑ２）がターンオフすると、そのスイッチング素子Ｑ１（Ｑ２）のコレクタ−エミッタ間にオフサージが発生する。また、一方のスイッチング素子がオフ状態で他方のスイッチング素子がターンオンすると、その一方のスイッチング素子に並列接続されたダイオードに印加される電圧が順電圧から逆電圧に切り替わることによって、そのダイオードにリカバリーサージが発生する。すなわち、スイッチング素子Ｑ１（Ｑ２）がオフ状態でスイッチング素子Ｑ２（Ｑ１）がターンオンすると、スイッチング素子Ｑ１（Ｑ２）に並列接続されたダイオードＤ１（Ｄ２）にリカバリーサージが発生する。
【００４２】
Ｖｃｅ検出回路Ｅ１（Ｅ２）は、スイッチング素子Ｑ１（Ｑ２）のコレクタ−エミッタ間にサージが発生したことにより流れる電流ｉ１（ｉ２）の検出パルスをインダクタ通信回路Ｆ１（Ｆ２）の送信回路Ａ１（Ａ２）に伝送する。すなわち、サージの発生タイミング（電流ｉ１（ｉ２）の発生タイミング）を伝送することができる。
【００４３】
インダクタ通信回路Ｆ１（Ｆ２）は、絶縁トランスと，送信回路と、受信回路とを構成するデジタルアイソレータである。送受信回路間の信号伝達はトランスでの磁気結合で電気的に絶縁されて行われるため、送受信回路間の絶縁性の確保ができる（図２の場合であれば、例えば、上アームのスイッチング素子Ｑ１を駆動する上駆動回路Ｈ１と下アームのスイッチング素子Ｑ２を駆動する下駆動回路Ｈ２の絶縁耐圧が確保できる）。インダクタ通信のメリットとして、高速性（応答時間５ｎｓ以下）、省電力性、集積化の容易性などが挙げられる。インダクタ通信回路の集積化によって、その機能をスイッチング素子Ｑの駆動ＩＣに内蔵することができるので、部品点数の削減や部品サイズの低減などが可能となる。なお、送受信回路間の信号を電気的に絶縁したままで伝達するアイソレータとして、インダクタ通信回路以外にフォトカプラが挙げられる。
【００４４】
図４は、図２のスイッチング素子Ｑ１のコレクタ−エミッタ間のサージの検出信号を送受信するインダクタ通信回路Ｆ１の簡易構成図である。インダクタ通信回路Ｆ１は、送信回路Ａ１と、トランスＴｒ２と、受信回路Ｂ２とを備えるアイソレータである。図２の上駆動回路Ｈ１を集積するチップＧ１にその回路の一部として送信回路Ａ１が集積され、図２の下駆動回路Ｈ２を集積するチップＧ２にその回路の一部としてトランスＴｒ２及び受信回路Ｂ２が集積されている。送信回路Ａ１は、エンコーダによって、Ｖｃｅ検出回路Ｅ１からの入力パルスのエッジを検出して所定幅（例えば、１ｎｓｅｃ）の出力パルスをトランスＴｒ２の一次コイルに出力する。受信回路Ｂ２は、デコーダによって、トランスＴｒ２の二次コイルからの受信パルスを検出してデジタル信号をゲート駆動回路Ｃ２に出力する。
【００４５】
一方、図２のスイッチング素子Ｑ２のコレクタ−エミッタ間のサージの検出信号を送受信するインダクタ通信回路Ｆ２は、送信回路Ａ２と、トランスＴｒ１と、受信回路Ｂ１とを備えるアイソレータである。インダクタ通信回路Ｆ２の構成も、インダクタ通信回路Ｆ１と同様のため、特に図示していないが、図２の下駆動回路Ｈ２を集積するチップＧ２にその回路の一部として送信回路Ａ２が集積され、図２の上駆動回路Ｈ１を集積するチップＧ１にその回路の一部としてトランスＴｒ１及び受信回路Ｂ１が集積されている。インダクタ通信回路Ｆ２の動作も、インダクタ通信回路Ｆ１の動作と同様である。
【００４６】
チップＧ１とチップＧ２とは、図４に示されるように、ボンディング接続される。スイッチング素子Ｑ１とＱ２との中間点Ｐｕを基準にチップＧ１の上駆動回路Ｈ１は動作し、グランドを基準にチップＧ２の下駆動回路Ｈ２は動作する。スイッチング素子Ｑのコレクタ−エミッタ間にサージが発生したときに上下の駆動回路で約１０００Ｖの電位差が生じたとしても、トランスによって電気的に絶縁されているので、上駆動回路Ｈ１と下駆動回路Ｈ２との間で信号の送受信を行っても、電位差による誤作動を防止することができる。なお、トランスＴｒ２と受信回路Ｂ２とを異なるチップに分け、それらをボンディングで接続してもよい。
【００４７】
インダクタ通信回路Ｆ、Ｖｃｅ検出回路Ｅ、駆動回路Ｃ、トランジスタＭは、ともに、低消費電力かつ集積回路化に容易な素子や回路や構造で実現できるため、これらの機能一式を駆動ＩＣとして内蔵することが可能である。
【００４８】
図５は、スイッチング素子Ｑ２のターンオン損失の低減を説明するためのタイムチャートである。点線波形は、インダクタ通信回路Ｆを有する場合の波形を示し、実線波形は、インダクタ通信Ｆを有しない場合の波形を示す。
【００４９】
ゲート駆動回路Ｃ２は、ターンオンを指示するＱ２制御信号に従って、ゲート抵抗Ｒｇ２を通る信号経路でスイッチング素子Ｑ２のゲートに電圧を印加し、スイッチング素子Ｑ２をターンオンさせる。スイッチング素子Ｑ２がターンオンすることによりＱ２にコレクタ電流Ｉｃｅが流れ始める。このとき、スイッチング素子Ｑ１がオフ状態でスイッチング素子Ｑ２がターンオンする時には、スイッチング素子Ｑ１に並列接続されたダイオードＤ１の両端にリカバリーサージが発生する。スイッチング素子Ｑ１のコレクタ−エミッタ間電圧Ｖｃｅが、閾値電圧Ｖｔｈ以上になると保護回路Ｐ１に電流ｉ１が流れ始める。Ｖｃｅ検出回路Ｅ１は、電流ｉ１の発生を検出し、その検出信号をタイミング信号として送信回路Ａ１に出力する。送信回路Ａ１は、トランスＴｒ２を介して絶縁された受信回路Ｂ２に対してそのタイミング信号を伝達する。受信回路Ｂ２は、そのタイミング信号をゲート駆動回路Ｃ２に対して出力する。ゲート駆動回路Ｃ２は、ターンオンを指示するＱ２制御信号の入力状態で受信回路Ｂ２からタイミング信号を受信した時に限り、スイッチング素子Ｍ２をオンさせる。スイッチング素子Ｑ１のターンオフサージの発生による受信回路Ｂ２からのタイミング信号によって、スイッチング素子Ｍ２をオンさせないようにするためである（図３参照）。スイッチング素子Ｍ２のオンによって、スイッチング素子Ｑ２のゲート抵抗の抵抗値は小さくなる（Ｒｇ２／／Ｒｇ２’＝（Ｒｇ２×Ｒｇ２’）／（Ｒｇ２＋Ｒｇ２’））。これにより、スイッチング素子Ｑ２のゲートの充電速度が増し、スイッチング素子Ｑ２がターンオンする途中でそのターンオン速度が速くなるので、スイッチング素子Ｑ２のターンオン損失を低減させることができる。スイッチング素子Ｑ１のターンオン損失を低減させる場合については、その説明を省略するが、同様に考えることができる。
【００５０】
また、Ｒｇ１，Ｒｇ１’Ｒｇ２，Ｒｇ２’の抵抗値を調整することによって、ターンオン損失を抑えつつ、リカバリーサージのサージ電圧を低減することも可能である。つまり、ターンオン損失とリカバリーサージ電圧の抑制というトレードオフ特性を改善することができる。
【００５１】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００５２】
図６は、インバータ４０のＵ相の制御回路の第２の詳細構成例である。高耐圧ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）とダイオードＺ３（Ｚ６）をバリスタＶ１（Ｖ２）に置換したものである。この場合も、上述と同様の効果が得られる。バリスタも積層セラミック製のチップ部品が多品種で流通しているため、サージ電圧の調整も容易となる。バリスタは、非直線性抵抗素子であって、印加電圧が高くなると急激にその電気抵抗が小さくなる性質を有する。抵抗値が急激に下がるときの電圧をバリスタ電圧という。
【００５３】
図７は、インバータ４０のＵ相の制御回路の第３の詳細構成例である。上駆動回路Ｈ１と下駆動回路Ｈ２とを一つの駆動ＩＣで構成された第１の詳細構成例（図２）に対して、第３の詳細構成例は、上駆動回路Ｈ１と下駆動回路Ｈ２とを異なる駆動ＩＣで構成されている。図２の場合、相手側のリカバリーサージ検出信号をＩＣ内部で受けていたが、図７の場合、相手側のリカバリーサージ検出信号をＩＣ端子を介して受けている。また、インダクタ通信回路Ｆ１（Ｆ２）の構成は図４と同様であるが、図２の場合、インダクタ通信回路Ｆ１（Ｆ２）は上下駆動回路にわたって構成されていたが、図７の場合、上駆動回路Ｈ１の回路としてインダクタ通信回路Ｆ１が構成され、下駆動回路Ｈ２の回路としてインダクタ通信回路Ｆ２が構成されている。図７の場合、ゲート駆動回路Ｃ１は、スイッチング素子Ｑ２のコレクタ−エミッタ間のサージ検出信号（特に、ダイオードＤ２のリカバリーサージ検出信号）をインダクタ通信回路Ｆ２から受信する受信回路を備え、ゲート駆動回路Ｃ２は、スイッチング素子Ｑ１のコレクタ−エミッタ間のサージ検出信号（特に、ダイオードＤ１のリカバリーサージ検出信号）をインダクタ通信回路Ｆ１から受信する受信回路を備える。
【００５４】
また、ダイオードＺ３（Ｚ６）は、ツェナーダイオードでもよい。そのツェナー電圧をコンデンサＣ１（Ｃ２）及び抵抗Ｒ１（Ｒ２）の耐圧を超えないように設定することによって、コンデンサＣ１（Ｃ２）が過充電や過電圧になる前に、放電用抵抗Ｒ１（Ｒ２）を通る放電経路とツェナーダイオードＺ３（Ｚ６）を通る放電経路の２つの経路でのコンデンサＣ１（Ｃ２）の放電が可能となる。コンデンサＣ１（Ｃ２）からの放電電力は、スイッチング素子Ｑ１がオフ状態であっても、正極入力端子４１ｐを介して、平滑コンデンサ３０やＤＣ−ＤＣコンバータ２０に供給される。
【００５５】
ツェナーダイオードＺ３（Ｚ６）のツェナー電圧は、コンデンサＣ１（Ｃ２）の耐圧値より小さい値に設定するとよい。例えば、コンデンサＣ１（Ｃ２）の耐圧が６３０Ｖの場合、その耐圧値より小さい５６０Ｖのツェナー電圧を有するツェナーダイオードをＺ３（Ｚ６）として選定すればよい。また、ツェナーダイオードＺ３（Ｚ６）のツェナー電圧は、スイッチング素子Ｑ１（Ｑ２）をオンにするためゲート電圧を印加するときに放電用抵抗Ｒ１（Ｒ２）を介してゲート側からコレクタ側に電流が流れないように、スイッチング素子Ｑ１（Ｑ２）をオンにするためのゲート電圧より大きい値に設定するとよい。
【００５６】
このように、ツェナーダイオードＺ３（Ｚ６）を通る放電経路が新たに形成されることによって、放電用抵抗Ｒ１（Ｒ２）に流れる電流が減少するため、消費電力が抑えられ、放電用抵抗Ｒ１（Ｒ２）の定格を下げることができる。また、過充電や過電圧によるコンデンサＣ１（Ｃ２）や放電用抵抗Ｒ１（Ｒ２）のショート等の故障を防ぐことができる。逆に、ツェナーダイオードＺ３（Ｚ６）のツェナー電圧に応じて、コンデンサＣ１（Ｃ２）や放電用抵抗Ｒ１（Ｒ２）の耐圧等の定格を下げるなどの調整をすることも可能になる。もちろん、インバータ４０やＤＣ−ＤＣコンバータ２０における他の上下アームについても同様のことが言える。
【００５７】
また、上述の実施例では、車載の制御システムを例に挙げて本発明に係るスイッチング装置について説明したが、車両用に限定することなく、ロボット用などの他の用途に適用することも可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明に係るスイッチング装置の一実施形態であるモータ／ジェネレータ駆動システム１００の概略構成図である。
【図２】インバータ４０のＵ相の制御回路の第１の詳細構成例である。
【図３】電流ｉ１，ｉ２が流れるタイミングを説明するための図である。
【図４】図２のスイッチング素子Ｑ１のコレクタ−エミッタ間のサージの検出信号を送受信するインダクタ通信回路Ｆ１の簡易構成図である。
【図５】スイッチング素子Ｑ２のターンオン損失の低減を説明するためのタイムチャートである。
【図６】インバータ４０のＵ相の制御回路の第２の詳細構成例である。
【図７】インバータ４０のＵ相の制御回路の第３の詳細構成例である。
【図８】保護回路の一例である。
【符号の説明】
【００５９】
Ｃ１，Ｃ２  コンデンサ
Ｄ１，Ｄ２  ダイオード
Ｅ１，Ｅ２  Ｖｃｅ検出回路
Ｆ１，Ｆ２  インダクタ通信回路
Ｍ１，Ｍ２  トランジスタ
Ｐ１，Ｐ２  保護回路
Ｑ１〜Ｑ１４  スイッチング素子
Ｒ１，Ｒ２  放電用抵抗
Ｒ１１，Ｒ１２  電流検出抵抗
Ｒｇ１，Ｒｇ１’Ｒｇ２，Ｒｇ２’  ゲート抵抗
Ｔｒ１，Ｔｒ２  絶縁トランス
ＶＤ  電源電圧
Ｖ１，Ｖ２  バリスタ
Ｚ１，Ｚ２，Ｚ４，Ｚ５  高耐圧ツェナーダイオード
Ｚ３，Ｚ６  逆流防止ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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