(57)【要約】      （修正有）【課題】ＬＳＩチップ外周の半田バンプ直下のＵＢＭ下層の、ＬＳＩ配線層に、クラックが発生し、層間膜の剥離が発生する問題を解決するため、半導体チップに発生するクラックの確率を低減する、バンプ下の配線構造を有する半導体装置を提供する。【解決手段】半導体装置は、バンプ１下層のＬＳＩ配線層９に圧縮応力と引っ張り応力との応力境界を備え、バンプ下層に存在する応力を打ち消すように、ＬＳＩ配線層の応力境界を境目として、圧縮応力側に引っ張り応力材料、または、引っ張り応力側に圧縮応力材料７を配設する。【選択図】図１
2009064848.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップと、
前記半導体チップ上に形成されたバンプと、
前記バンプの下層のアンダーバンプメタル(以下ＵＢＭと称す)と、
前記半導体チップに形成されたＬＳＩ配線層と、
前記ＬＳＩ配線層と前記ＵＢＭとを接続するＵＢＭビアと、
を備え、
前記ＬＳＩ配線層は前記バンプの下層に前記半導体チップの中心点と前記バンプの中心点とを結ぶ第１の直線が垂直に交差する第２の直線を境界とする第１の領域と第２の領域とを含み、
前記第１の領域に引っ張り応力材料または圧縮応力材料を備えることを特徴とする半導体装置。
【請求項２】
前記ＬＳＩ配線層はさらに前記第２の領域に前記第１の領域が備える引っ張り応力材料または圧縮応力材料と相補関係となるように圧縮応力材料または引っ張り応力材料を備える請求項１記載の半導体装置。
【請求項３】
前記第２の直線は前記バンプの中心点を通ることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記引っ張り応力材料または前記圧縮応力材料は前記ＵＢＭのエッジ部と前記ＵＢＭビアのエッジ部の直下に配設される請求項１記載の半導体装置。
【請求項５】
前記バンプは前記半導体チップの外周付近のバンプである請求項１記載の半導体装置。
【請求項６】
前記バンプは第１の直線の延長線上であって最も前記半導体チップの外周に近いバンプである請求項５記載の半導体装置。
【請求項７】
前記ＬＳＩ配線層は上層配線と下層配線と前記上層及び下層配線を接続するビアプラグとからなり、前記ビアプラグが前記引っ張り応力材料で形成される請求項１記載の半導体装置。
【請求項８】
半導体チップと、
前記半導体チップ上に形成されたバンプと、
前記バンプの下層の第１の領域に配設されるＵＢＭと、
前記半導体チップに形成された上層配線と下層配線と両配線を接続するビアプラグとからなるＬＳＩ配線層と、
前記ＬＳＩ配線層と一つの前記ＵＢＭとを接続する複数のＵＢＭビアと、
を備え、
前記第１の領域は所望の直線によって前記半導体チップの中心点に近い第３領域とそれ以外の第４の領域とに２分割され、前記ビアプラグは前記第３の領域の下層の前記ＬＳＩ配線層に配置される半導体装置。
【請求項９】
前記直線は前記半導体チップの中心点と前記バンプの中心点とを結ぶ第１の直線と前記半導体チップと水平の面において垂直に交差する直線である請求項８に記載の半導体装置。
【請求項１０】
前記半導体装置は更に圧縮応力材料を備え、
前記圧縮応力材料は前記第４の領域の下層の前記ＬＳＩ配線層に配置されることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記ビアプラグは前記第３の領域において前記ＵＢＭのエッジの直下および／または前記ＵＢＭビアのエッジの直下の前記ＬＳＩ配線層に配置される請求項８半導体装置。
【請求項１２】
前記圧縮応力材料は前記第４の領域において前記ＵＢＭのエッジの直下および／または前記ＵＢＭビアのエッジの直下のＬＳＩ配線層に配置されることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に半導体チップにクラックが発生する確率を低減する、バンプ下の配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
近年、基幹系の通信機器やハイエンドコンピュータなどに利用される半導体デバイスでは、高集積、高機能化が要求されている。そして、その要求に伴い、多くのチップを１つのパッケージに混載するような、パッケージサイズあるいは、ピン数の増大をともなう高集積化が進んでいる。
【０００３】
多ピン化したパッケージにおいて、ピン数(バンプ数)が増大するからこそ、組立時におけるピン、すなわちバンプやその台座となる、アンダーバンプメタル（パッドに相当する）周辺の歩留まりや信頼性の向上は、非常に重要である。そのバンプ周辺に関連する信頼性技術は、例えば以下の特許文献に記載されている。
【０００４】
その特許文献１では、最上層パッド下層のクラック防止のために、最上層パッド開口窓の直下に、下層のパッドを配置せず、最上層パッド領域の４面のうち、１面側外郭部にのみ下層のパッドと、下層のパッドと最上層パッドとを接続するビアとを配置する構造が開示されている。
【０００５】
さらに、特許文献２では、前述の特許文献１同様のパッド下のクラック発生の抑制を目的として、パッドとその直下の配線層との間に、補強絶縁層が形成される構造が開示されている。
【０００６】
【特許文献１】特開平１１−１８６３２０号公報
【特許文献２】特開２０００−３４０５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のパッド下のクラック発生防止のために、パッド下層の、特にＵＢＭ（アンダーバンプメタル）のエッジ、及びＵＢＭビアのエッジに集中する応力に関しては考慮されていなかった。また、パッド下層に存在する、引っ張り応力や圧縮応力といった応力の方向性に関しても考慮されていなかった。
【０００８】
そのため、特許文献１のように、パッド領域の４面のうち１面外郭部にのみ、ビアを配置するのでは、その１面をどこに選択するかで、逆に応力を強めてしまう場合がある。また特許文献２でも同様で、補強絶縁層を単純に配置しただけでは、その配置場所によっては、逆にパッド下の応力を強めることになってしまう。
【０００９】
結果として、パッド下の応力の集中する場所や、応力の方向性を考慮されずに組立てられたデバイスでは、パッド直下のＬＳＩ配線層の層間膜において、クラックが発生する不具合が多発してしまう。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明に係る半導体装置は、半導体チップと、その半導体チップ上にバンプと、バンプの下方にＬＳＩ配線層とを備え、ＬＳＩ配線層は、バンプの下方に圧縮応力と引っ張り応力との応力境界を有し、その双方の応力を緩和するように、応力境界を境目として、圧縮応力が発生している領域には、引っ張り応力材料であるビアプラグを配置し、また引っ張り応力が発生している領域には、圧縮応力材料を配置する。
【００１１】
より好ましくは、特にＵＢＭエッジ直下とＵＢＭビアエッジ直下にビアプラグや圧縮応力材料を配置する。前述したＬＳＩ配線層の配線及びビアプラグはＣｕが好ましい。
【００１２】
さらに、圧縮応力材料に関して、一般的には、ＳｉＣＮ，ＳｉＮ、ＴｉＮ、ＴａＮ等の窒化物セラミックスや、Ｔａなどが好ましい。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、特に外周近傍のＵＢＭの下層に発生するクラック不良を低減できる。その理由は、ＵＢＭ下層に発生する応力の方向性、および集中箇所を考慮して対処しているからである。
【００１４】
具体的には、バンプ中心点を境目として一方では圧縮応力、他方では引っ張り応力と発生する応力に応じて、それらを打ち消すような、それぞれに応力を緩和する材料を配設する。すなわち、圧縮応力に対しては、引っ張り応力材料であるビアプラグなどを配設し、引っ張り応力に対しては、圧縮応力材料を配設する。また、特に応力の集中する、ＵＢＭエッジやＵＢＭビアエッジ直下に、前述した応力を緩和する材料を配設する。
【発明を実施するための最良の形態】
【００１５】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
【００１６】
（第１の実施例）
図1乃至図２は、本発明の第１の実施の形態の半導体記憶装置を示す図面である。図１は、本発明の第１の実施例における半導体装置の断面図であり、図２は同断面図に対して上方からの平面透視図である。
【００１７】
図１において、バンプ１が絶縁樹脂層８の開口部に、埋設されている。そして前述のバンプは、ＵＢＭ（アンダーバンプメタル）２の台座に鎮座している。ＵＢＭの下層には、バンプから、上層配線４への導通のためのＵＢＭビア３を備えている。そして、上層配線４は下層配線６にビアプラグ５を介して接続されている。この上層配線４、下層配線６、ビアプラグ５を合わせて、ＬＳＩ配線層９とも呼ぶ。この図から分かるように、バンプの中心線を境目として、チップ内側方向にビアプラグ５を配設し、チップ外側方向に圧縮応力材料７を配設している。
【００１８】
図２には、図１の断面図に対して同箇所の平面透視図を示す。ここでは、半導体チップを下方から見上げている。半田バンプの中心線を境目として、チップ内側方向にビアプラグ５を配設し、チップ外側方向に圧縮応力材料７を配設している。さらに、ビアプラグ５や圧縮応力材料７は、ＵＢＭ２やＵＢＭビア３のエッジの直下に配設されている。
【００１９】
また、図３を用いてＬＳＩチップ全体像を説明する。ここでは簡易的に、チップ１０１が最外周のバンプ８個を有している場合を示している。ただし、現実的には、もっとバンプ数は多く、そしてそのバンプは縦横にマトリックスを形成している。これらの最外周のバンプ直下は、内周のバンプに比べて発生する応力が大きい。そして、ＬＳＩチップの中心点Ｃ１と、バンプ１０２，１０３の中心点Ｃ２とを結ぶ向心線Ｌ１を仮定する。その向心線Ｌ１とＬＳＩチップ面で垂直に交差し、バンプの中心Ｃ２を通過する直線を、応力境界線Ｌ２と仮定する。
【００２０】
図４は、図３の注目バンプ１０３の拡大図を示す。これは図１，２と同様のバンプ及びバンプ直下の配線レイアウトとなっている。チップ中心と、チップ端と、バンプ下配線の相対関係を示すため図である。  
【００２１】
図３に戻って、バンプ位置に応じて、応力境界線の位置は変更される。これらの応力境界線を境界として、チップ中心側が圧縮応力、チップ端側が引っ張り応力となる例を用いた。
【００２２】
前述した応力の分布状況を裏付ける、発明者が実施したデバイスシミュレーションの結果を図５に示す。原点に対して、Ｘ軸／Ｙ軸がそれぞれバンプ中心からの距離／応力を示す。原点からＹ軸の上側へのプラス方向は、引っ張り応力を示し、反対のマイナス方向は、圧縮応力を示す。
【００２３】
また、本シミュレーション条件を、図７を用いて簡単に説明する。まず対象となるＬＳＩチップ１１を、実装基板１０にフリップチップ実装する場合を想定した。そして、ＬＳＩチップ側に、バンプ１、ＵＢＭ２、ＵＢＭビア３を配置し、両者に２２０℃の熱を加えて、２５℃に冷却した場合の環境を再現した。その場合のＬＳＩチップのバンプの下方の配線層に発生する応力をプロットした。
【００２４】
このシミュレーション結果は、図４のＡ−Ａ‘断面に重ねることができる。図５の原点を、図４のＣ２とする。図４では、ビアプラグや圧縮応力材料が配置されているが、図５のシミュレーション条件では、それらは配置していない。
【００２５】
図５からも分かるように、この例では原点を中心として、チップ内側と外側とで、応力は相補関係となる。チップ内側すなわち、チップ中心方向では圧縮応力となる。また、チップ外側すなわち、チップ端方向では引っ張り応力となる。
【００２６】
さらに詳しく見ていくと、応力の大きさは、チップの内側と外側との双方で、各２箇所の合計４箇所のピークを持っていることが分かる。その応力が、ピークとなるＸ軸すなわち、バンプ中心からの位置には、ＵＢＭのエッジおよびＵＢＭビアのエッジが存在する。すなわち、図中のＸ軸上の＋Ａから−Ａ点までが、ＵＢＭの幅を示し、＋Ｂから−Ｂ点までが、ＵＢＭビアの幅を示す。
【００２７】
言い換えれば、＋Ａ，−Ａ点上にＵＢＭのエッジが存在し、＋Ｂ，−Ｂ点上にＵＢＭビアのエッジが存在する。
【００２８】
そして、図５のような応力の条件下で、応力境界線を境目として、チップ端側のＵＢＭ下だけに応力緩和材料を配置したシミュレーション結果を、図６に示す。
【００２９】
ここで、点線で示す図５相当の従来に比べて、チップ外側の引っ張り応力が緩和されたことが読み取れる。また、相補関係にあるチップ内側の圧縮応力も連動して緩和されていることが読み取れる。
【００３０】
つまり、チップ外側に存在する引っ張り応力に対して、圧縮応力材料を配置することによって、バンプ下のチップ外側の応力を緩和した。そして、その引っ張り応力が緩和されたことによって、対称関係にあったチップ内側に存在する圧縮応力をも緩和できた。
【００３１】
ここではシミュレーション結果の説明を省略するが、圧縮応力を有するチップ内側のバンプ直下に、引っ張り応力を有するビアプラグを配置しても、前述の結果と同様の効果が得られる。
【００３２】
なお本実施例では、図７に示すように、実装基板にＬＳＩチップをフリップチップ接続した例を説明した。そして、図７の点線で示すようなＬＳＩチップが実装基板に対して、上方に反る場合を想定している。図面上は２次元であるが、実際には、ＬＳＩチップの４隅が、実装基板に対して上方に反っている。
【００３３】
しかしながら、ＬＳＩチップの実装方法や条件または実装基板の種類などの、諸々の条件によっては、本実施例とは逆方向にＬＳＩチップが反る場合も起こり得る。すなわち、実装基板に対して、下方に反る場合も当然ながら存在する。そうした場合には、応力の方向は本実施例と逆方向となる。そして、その応力を緩和する材料の配置も、本実施例と逆とすることが望ましいことは言うまでもない。
【００３４】
これまで、図１，２でバンプ１つに対して、ＵＢＭ、ＵＢＭビアがそれぞれ１つ対応する例を示した。
【００３５】
（第２の実施例）
ここで、図８ではバンプ、ＵＢＭ１つに対して、ＵＢＭビアが複数存在する例を示す。図１，２と同様に、紙面左方向、左方向それぞれに、チップ内側、外側がある。また１つの半田バンプ１に対して、１つのＵＢＭが対応し、そのＵＢＭ１つに対して、４つのＵＢＭビア３が対応する。
【００３６】
この図８でも、図１，２同様に、所定の境界線１０を境目として、チップ内側方向のＵＢＭビアのエッジ部にビアプラグ５を配置している。そして、対称的に、チップ外側方向には圧縮応力材料７を配置している。  
【００３７】
なお、本発明は上記各実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。たとえば、本実施例では、応力境界線は、バンプ直下の所定領域を２等分する直線を例としたが、発生する応力によっては、２等分である必要はない。
【００３８】
そして、たとえば、ＬＳＩチップの縦横比が特殊な場合などは、特に応力の影響が強い長辺側には注意が必要である。すなわち、長辺側は最外周のバンプだけでなく、それよりも内周のバンプにも同様の対策が必要な場合もある。
【００３９】
また繰り返しになるが、発生する応力がチップ中心寄りとチップ端寄りとで、逆転する場合にも、配置する材料を適宜変更することで、その応力に対応可能であることは言うまでもない。
【００４０】
くわえて、バンプをボンディングワイヤーに、ＵＢＭをボンディングパッドに読み換えることも可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施の形態の半導体装置の断面を示す図面である。
【図２】本発明の第１の実施の形態の半導体装置の平面を示す図面である。
【図３】本発明の第１の実施の形態の半導体装置全体を示す図面である。
【図４】本発明の第１の実施の形態の半導体装置を部分的な平面を示す図面である。
【図５】従来の応力特性を示す図面である。
【図６】本発明の応力特性を示す図面である。
【図７】本発明の第１の実施の形態の半導体装置を他装置と接続した図面である。
【図８】本発明の第２の実施の形態の半導体装置の平面を示す図面である。
【符号の説明】
【００４２】
１        バンプ
２        ＵＢＭ（アンダーバンプメタル）
３        ＵＢＭビア
４        上層配線
５        ビアプラグ
６        下層配線
７        圧縮応力材料
８        絶縁樹脂層
９        ＬＳＩ配線層
１０      実装基板
１１      ＬＳＩチップ
１０１    チップ
Ｃ１      チップの中心
Ｃ２      バンプの中心
Ｌ１      向心線
Ｌ２      応力境界線
１０２    バンプ
１０３    注目しているバンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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