(57)【要約】【課題】フェイルメモリに記憶されたフェイル数をより効率的にカウントすることが可能な半導体試験装置を提供する。【解決手段】行フェイルメモリ１１０は、フェイルメモリ１０１から順次出力されたフェイルデータに対応する行のフェイルカウント値をフェイルカウントメモリ１１３からロードし、フェイルメモリ１０１からのフェイルの分をロードした値に加えてカウントアップする。その後、行フェイルカウンタの値を、フェイルカウントメモリ１１３の行アドレスに対応し、割り当てられたアドレスに書き込む。列も同様。【選択図】図１
2009085611.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象に対してパスまたはフェイルと判定された試験結果を記憶するフェイルメモリと、
前記フェイルメモリの各アドレスを指定して試験結果を読み出す読出手段と、
前記読出手段により読み出された試験結果のうち、フェイルと判定された試験結果を行毎にカウントする行フェイルカウンタと、
前記読出手段により指定されたアドレスから、行アドレスを抽出する行アドレス変換手段と、
前記行アドレスを指定して、前記行フェイルカウンタによりカウントされたカウント値を読み出す行カウント読出手段と、
前記行カウント読出手段により読み出されたカウント値を行毎に記憶する行フェイルカウントメモリと、
前記読出手段により読み出された試験結果のうち、フェイルと判定された試験結果を列毎にカウントする列フェイルカウンタと、
前記読出手段により指定されたアドレスから、列アドレスを抽出する列アドレス変換手段と、
前記列アドレスを指定して、前記列フェイルカウンタによりカウントされたカウント値を読み出す列カウント読出手段と、
前記列カウント読出手段により読み出されたカウント値を列毎に記憶する列フェイルカウントメモリとを備えたことを特徴とする半導体試験装置。
【請求項２】
請求項１に記載の半導体試験装置において、
前記読出手段により読み出された試験結果のうち、フェイルと判定された試験結果と、前記読出手段により指定されたアドレスとを対応付けて記憶するサーチ結果メモリと、
前記行フェイルカウンタにより行毎において、前記カウント値が所定の制限値を超えたことに応じて、行制限信号を出力する行出力手段と、
前記行出力手段により行制限信号が出力されたことに応じて、前記読出手段により指定されるアドレスを次の行に変更する行変更手段と、
前記列フェイルカウンタにより列毎において、前記カウント値が所定の制限値を超えたことに応じて、列制限信号を出力する列出力手段と、
前記列出力手段により列制限信号が出力されたことに応じて、前記カウント値が所定の制限値を超えた列の試験結果に対し、前記サーチ結果メモリへの出力をマスクするマスク手段とを更に備えたことを特徴とする半導体試験装置。
【請求項３】
請求項１に記載の半導体試験装置において、
前記列フェイルカウンタと、前記列フェイルカウントメモリとを、前記フェイルメモリの各アドレスを列方向に複数分割したそれぞれの分割領域に対応して複数備えており、
前記読出手段により指定されたアドレスに従って、前記読出手段により読み出された試験結果を前記列フェイルカウンタのいずれかに分散して出力するインタリーブ回路を更に備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイス等の被試験対象に対して試験信号を出力して試験を行う半導体試験装置に係り、フェイルメモリからパスまたはフェイルと判定された試験結果を読み出す回路構成に関するものである。
【背景技術】
【０００２】
従来、複数のアドレスをもったメモリデバイス等の被試験対象（以下、ＤＵＴと称する。）に対して試験を行う半導体試験装置は、試験信号を出力して各アドレスにアクセスし読み出しや書き込み動作の確認を行う。そして、半導体試験装置は、試験信号に応じてＤＵＴから出力された信号と期待値とを比較してパスまたはフェイルを判定し、その試験結果をＤＵＴと同じ行、列からなるアドレスを有するフェイルメモリに対して、例えばＤＵＴと同じアドレスに記憶させている。この様にして記憶させた後、フェイルメモリは、各アドレスからデータが読み出され、フェイルデータの解析でリダンダンシ演算が行われた上で予備セルを用いた救済が行われる。
【０００３】
以下の特許文献１に記載されたフェイルデータログ書込み回路では、ＩＣテスタによるＩＣテスト時に、被測定デバイスの各Ｉ／Ｏ（ＰＡＳＳ／ＦＡＩＬ）データ出力ラインから出力された各Ｉ／Ｏデータに含まれるフェイル数をカウンタによりカウントしている。そして、カウントを行っていきカウント数が一定数に達した場合に、セレクトＦＡＩＬ数マスク回路によりＩ／Ｏデータをマスクする信号を出力する。これによって、不良デバイスの解析に不要なデータがマスクされて書込まれず、有効なデータのみがフェイルメモリに書込まれている。このため特許文献１の従来技術では、不要なデータを除いてフェイルデータログメモリに書込むデータ数を制限することにより、解析を効率的に行うことができる。なお、フェイルメモリに書込まれないデータは、外部の表示装置により表示して、被測定デバイスに対する任意なフェイル解析も可能である。
【０００４】
また従来の半導体試験装置では、以下のようにしてフェイルと判定された試験結果を解析していた。図７は、従来の半導体試験装置が備えているフェイルメモリに対して、試験結果のデータを各アドレスに記憶させた状態を示す説明図である。このフェイルメモリは、ＤＵＴと同じ行、列から成るアドレスを有しており、ＤＵＴに対して複数回試験を行ってパスまたはフェイルと判定された試験結果の情報を累積して記憶している。例えばこのフェイルメモリは、図７に示すように、ＤＵＴに対してフェイルと判定された同じアドレスにフェイルを示す「×」の情報を記憶している。
【０００５】
図８は、この様なフェイルメモリからフェイルデータを読み出して解析を行う構成を示す説明図である。このフェイルメモリ８０１には、サーチ回路８０２が接続され、このサーチ回路８０２から出力されたリード（読み出し）コマンドで指定されているアドレスから試験結果が読み出されてサーチ結果メモリ８０３に出力される。サーチ結果メモリ８０３では、リードコマンドで指定されているアドレスを受け取り、フェイルメモリ８０１から出力された試験結果のうち、例えばフェイルと判定されたデータと対応付けて記憶する。ＣＰＵ８０４は、このようにしてサーチ結果メモリ８０３に順次記憶された各フェイルデータとアドレスとがサーチ結果として転送され、解析、リダンダンシ演算を経て救済のための各処理を実行する。
【０００６】
図９は、フェイルメモリからフェイルデータを読み出してカウントする構成を示す説明図である。ここではフェイルメモリ９０１にカウンタ制御回路９０２が接続されており、カウンタ制御回路９０２がフェイルメモリ９０１のアドレスを指定してリードコマンドを出力すると、そのアドレスからパス／フェイルの試験結果が読み出されてカウンタ９０３に出力される。カウンタ９０３では、リードコマンドで指定されているアドレスを受け取ると、フェイルメモリ９０１から出力された試験結果のうち、「フェイル」を表す結果を各行毎や列毎にカウントする。ＣＰＵ９０４は、このようにしてカウンタ９０３がカウントしたカウント値を読み出し、そのカウント値に基づいて解析、リダンダンシ演算を経て救済のための各処理を実行する。
【特許文献１】特開２００１−３１８１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図７に示すようにフェイルメモリ９０１内の行方向にアドレスを指定してカウントした場合、カウンタ９０３は、各行毎のみのフェイル数しかカウントできない。このため、フェイルメモリ９０１内の各列毎のフェイル数をカウントしようとする場合には、改めて列方向に各アドレスを指定した上で、改めてカウンタ９０３が各列毎にカウントする必要がある。
【０００８】
また、上記のようにフェイルメモリの各行毎、列毎にそれぞれフェイル数をカウントした場合、それによってリダンダンシ演算を容易に行えるようになるものの、同一のフェイルメモリ内に対して２回読み出しを行っているため、あまり効率的ではないという問題がある。
【０００９】
そこで本発明は、フェイルメモリに記憶されたフェイル数をより効率的にカウントすることが可能な半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
以上のような課題を達成するために、本発明に係る半導体試験装置は、被試験対象に対してパスまたはフェイルと判定された試験結果を同一のアドレスに記憶するフェイルメモリと、前記フェイルメモリの各アドレスを指定して試験結果を読み出す読出手段と、前記読出手段により読み出された試験結果のうち、フェイルと判定された試験結果を行毎にカウントする行フェイルカウンタと、前記読出手段により指定されたアドレスから、行アドレスを抽出する行アドレス変換手段と、前記行アドレス変換手段により抽出された行アドレスを指定して、前記行フェイルカウンタによりカウントされたカウント値を読み出す行カウント読出手段と、前記行カウント読出手段により読み出されたカウント値を行毎に記憶する行フェイルカウントメモリと、前記読出手段により読み出された試験結果のうち、フェイルと判定された試験結果を列毎にカウントする列フェイルカウンタと、前記読出手段により指定されたアドレスから、列アドレスを抽出する列アドレス変換手段と、前記列アドレス変換手段により抽出された列アドレスを指定して、前記列フェイルカウンタによりカウントされたカウント値を読み出す列カウント読出手段と、前記列カウント読出手段により読み出されたカウント値を列毎に記憶する列フェイルカウントメモリとを備えたことを特徴とする。
【００１１】
本発明によれば、被試験対象と同じ行と列からなるアドレスを有するフェイルメモリ内において、被試験対象に対して試験を行った結果、パスまたはフェイルと判定された試験結果が同一のアドレスに記憶される。そして、読出手段がフェイルメモリの各アドレスを指定して試験結果を読み出していく。行アドレスに対応した行カウントメモリのデータが、行カウンタにロードされる。行カウンタには、フェイルメモリからフェイルがくると、ロードしたデータをカウントアップしてカウントした値は、行フェイルカウンタメモリの対応するアドレスに記憶される。
【００１２】
列アドレスに対応した列カウントメモリのデータは、列カウンタにロードされる。列カウンタには、フェイルメモリからフェイルがくると、ロードしたデータをカウントアップしてカウントした値は、列フェイルカウンタメモリの対応するアドレスに記憶される。
【００１３】
このようにして、フェイルメモリに対する１回の読み出しにおいて、読出手段により順次読み出された試験結果を行フェイルカウンタ、列フェイルカウンタがそれぞれ別々に行毎、列毎に記憶する。このため、フェイルメモリの同じ領域について２回以上読み出しを行う必要が無くなり、全体としてカウント時間を大幅に短縮することができるし、それだけ効率的にフェイル数をカウントすることが可能となる。
【００１４】
また、上述の半導体試験装置において、前記読出手段により読み出された試験結果のうち、フェイルと判定された試験結果と、前記読出手段により指定されたアドレスとを対応付けて記憶するサーチ結果メモリと、前記行フェイルカウンタにより行毎において、前記カウント値が所定の制限値を超えたことに応じて、行制限信号を出力する行出力手段と、前記行出力手段により行制限信号が出力されたことに応じて、前記読出手段により指定されるアドレスを次の行に変更する行変更手段と、前記列フェイルカウンタにより列毎において、前記カウント値が所定の制限値を超えたことに応じて、列制限信号を出力する列出力手段と、前記列出力手段により列制限信号が出力されたことに応じて、前記カウント値が所定の制限値を超えた列の試験結果に対し、前記サーチ結果メモリへの出力をマスクするマスク手段とを更に備えてもよい。
【００１５】
あるいは、上述の半導体試験装置において、前記列フェイルカウンタと、前記列フェイルカウントメモリとを、前記フェイルメモリの各アドレスを列方向に複数分割したそれぞれの分割領域に対応して複数備え、前記読出手段により指定されたアドレスに従って、前記読出手段により読み出された試験結果を前記列フェイルカウンタのいずれかに分散して出力するインタリーブ回路を更に備えてもよい。
【発明の効果】
【００１６】
本発明に係る半導体試験装置によれば、フェイルメモリに記憶されたフェイル数をより効率的にカウントすることが可能となるという効果が得られる。
【発明を実施するための最良の形態】
【００１７】
〔第１の実施の形態〕
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は、本発明に係る半導体試験装置の一実施形態である半導体試験装置１００の構成例を示した説明図である。まず、半導体試験装置１００の構成について説明する。
【００１８】
半導体試験装置１００は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）に挙げられるメモリデバイスをＤＵＴとして、このＤＵＴに対して行った試験結果を記憶するフェイルメモリ１０１を備えている。また半導体試験装置１００は、ＤＵＴの記憶領域内の各アドレスに対して行毎にフェイルデータをカウントするための動作を行う行フェイルカウンタ１１０、データ伝送用のドライバ１１１，１１２、行フェイルカウントメモリ１１３、行フェイル制御回路１１４、行アドレス変換回路１１５等を備えている。
【００１９】
上記のフェイルメモリ１０１は、ＤＵＴに対して行った試験結果としてパスまたはフェイルと判定された試験結果のデータを記憶するものである。このフェイルメモリ１０１は、例えば図７に示すようにＤＵＴと同じ各行（Ｘ座標）、各列（Ｙ座標）からなるアドレスを有しており、従来技術におけるフェイルメモリと同様の構成であるため説明を省略する。
【００２０】
半導体試験装置１００には、例えば図示しないＣＰＵを用いた制御部が設けられており、この制御部からは、フェイルメモリ１０１に対してアドレスを指定する指定信号が出力される。なおフェイルメモリ１０１のアドレスは、例えば図７に示すように行方向（各行毎）に指定される。また制御部は、フェイルメモリ１０１に対して指定信号と同時にリードコマンドを出力し、これを受けてフェイルメモリ１０１からは、指定されたアドレスの試験結果（図中に「パス／フェイルデータ」と表記）が順々に読み出されて出力される。このように、制御部は読出手段としての機能を有している。
【００２１】
行フェイルカウンタ１１０は、フェイルメモリ１０１から出力された試験結果のうち、「フェイル」の判定結果を表すフェイルデータをフェイルメモリ１０１の各アドレスに対して行毎に分けて、それぞれフェイル数をカウント値としてカウントする。また行フェイルカウンタ１１０は、行フェイルカウントメモリ１１３から出力されたリードデータに、このカウント値分カウントアップし、その結果として得られたカウント値をドライバ１１２を介して行フェイルカウントメモリ１１３に出力する。
【００２２】
行フェイルカウントメモリ１１３は、行フェイル制御回路１１４からの制御を受けて動作する。具体的には、行フェイルカウントメモリ１１３は、行アドレス変換回路１１５から出力された行アドレスを受け取ると、行フェイル制御回路１１４から出力されたリードコマンドに応じて、この行アドレスを指定するリードデータを生成し、そして行フェイルカウンタ１１０に出力する。また行フェイルカウントメモリ１１３は、このリードデータに応じて行フェイルカウンタ１１０からカウント値が出力されると、行フェイル制御回路１１４から出力されたライト（書き込み）コマンドに応じてカウント値を記憶する。このように行フェイルカウントメモリ１１３は、行カウント読出手段としての機能を有している。
【００２３】
図２は、行フェイルカウントメモリ１１３のデータ構成を示す説明図である。行フェイルカウントメモリ１１３の記憶領域内は、少なくともフェイルメモリ１０１の記憶領域内の行アドレスと同じ数のアドレスを有している。行フェイルカウントメモリ１１３の各アドレスは、フェイルメモリ１０１の各行アドレスに対応してそれぞれ割り当てられ、行アドレス０，１，２，３・・・に対応して例えばアドレスＡ０，Ａ１，Ａ２，Ａ３・・・が割り当てられている。これらのアドレスには、行アドレスに対して行毎にカウントされたカウント値がライトコマンドに応じて書き込まれて記憶される。
【００２４】
行フェイル制御回路１１４は、制御部からフェイルメモリ１０１に出力されたリードコマンドを分岐して受け取る。行フェイル制御回路１１４は、このリードコマンドに応じて、行フェイルカウントメモリ１１３へのリードコマンドやライトコマンドを生成し、フェイルメモリ１０１での読み出しと並行して動作させるように制御する。
【００２５】
行アドレス変換回路１１５は、制御部からフェイルメモリ１０１に出力された指定信号を分岐して受け取る。行アドレス変換回路１１５は、この指定信号で指定されているアドレスから、行と列を指定するアドレスのうち行アドレスのみを抽出し、行フェイル制御回路１１４が出力するリードコマンドと同時に行フェイルカウントメモリ１１３に出力する。
【００２６】
また、半導体試験装置１００は、これらの各構成要素以外にも、ＤＵＴの記憶領域内の各アドレスに対して列毎にフェイルデータをカウントするための動作を行う列フェイルカウンタ１２０、ドライバ１２１，１２２、列フェイルカウントメモリ１２３、列フェイル制御回路１２４、列アドレス変換回路１２５を備えている。
【００２７】
これらの列フェイルカウンタ１２０、ドライバ１２１，１２２、列フェイルカウントメモリ１２３、列フェイル制御回路１２４、列アドレス変換回路１２５は、行毎にフェイルデータをカウントするための行フェイルカウンタ１１０、ドライバ１１１，１１２、行フェイルカウントメモリ１１３、行フェイル制御回路１１４、行アドレス変換回路１１５に対して、列毎にフェイルデータをカウントし、カウント値を列フェイルカウントメモリ１２３に書き込む。その動作は、列毎に行う以外は上記と同様であるため、ここでは重複した説明を省略する。ここでも同様に、列フェイルカウントメモリ１２３は列カウント読出手段としての機能を有している。
【００２８】
図３は、列フェイルカウントメモリ１２３のデータ構成を示す説明図である。列フェイルカウントメモリ１２３の記憶領域内も、少なくともフェイルメモリ１０１の記憶領域内の列アドレスと同じ数のアドレスを有している。フェイルメモリ１０１の列アドレス０，１，２，３・・・に対応して例えばアドレスＡ０，Ａ１，Ａ２，Ａ３・・・が割り当てられている。
【００２９】
続いて、第１の実施の形態における半導体試験装置１００のフェイルデータのカウント動作について、図４に示すフローチャートを用いて説明する。なお、ここでは便宜上、順を追って説明するためにフローチャートを用いているが、各ステップは、各構成要素の動作を示すものであり、プログラムに従って実行される処理を示すものではない。
【００３０】
まず、半導体試験装置１００では、テストヘッドに接続されたＤＵＴに対して、動作確認等の試験が複数回行われて、ＤＵＴの各アドレス毎にパスまたはフェイルと判定された試験結果の情報がフェイルメモリ１０１に累積して記憶される。
【００３１】
ステップＳ４０１：フェイルメモリ１０１は、制御部から出力されたリードコマンドを受け取り、このリードコマンドに従って指定信号により指定されたアドレスに記憶された試験結果を順次読み出して出力する。例えば、フェイルメモリ１０１は、図７に示すように、指定信号によりアドレスが順次（Ｘ，Ｙ）＝（０，０），（０，１），（０，２）・・・のように指定されると、これらの指定されたアドレスに記憶された試験結果を順次読み出し、行フェイルカウンタ１１０、列フェイルカウンタ１２０に対して出力する。
【００３２】
ステップＳ４０２：行アドレス変換回路１１５は、ステップＳ４０１において制御部からフェイルメモリ１０１に出力された指定信号を分岐して受け取る。行アドレス変換回路１１５は、指定信号により指定されるアドレスから行アドレスのみを抽出し、行フェイルカウントメモリ１１３に出力する。
【００３３】
例えば、行アドレス変換回路１１５は、指定信号によりアドレスが順次（Ｘ，Ｙ）＝（０，０），・・・，（１，１），・・・，（３，２）・・・のように指定されると、これらの指定されるアドレスから、行アドレスＸ＝０、・・・、Ｘ＝１、・・・Ｘ＝３、・・・を抽出し、行フェイルカウントメモリ１１３に出力する。
【００３４】
このとき、列アドレス変換回路１２５でも行アドレス変換回路１１５と並行して同様に動作し、制御部からの指定信号を分岐して受け取る。列アドレス変換回路１２５は、列アドレスのみを抽出し、列フェイルカウントメモリ１２３に出力する。
【００３５】
ステップＳ４０３：行フェイル制御回路１１４は、ステップＳ４０１において制御部からフェイルメモリ１０１に出力されたリードコマンドを分岐して受け取る。行フェイル制御回路１１４は、このリードコマンドに応じて、行フェイルカウンタ１１０からのカウント値の読み出しを指示するリードコマンドと、行フェイルカウントメモリ１１３へのカウント値の書き込みを指示するライトコマンドを生成し、行フェイルカウントメモリ１１３に出力する。
【００３６】
行フェイルカウントメモリ１１３は、行フェイル制御回路１１４からのリードコマンドを受け取ると、行アドレス変換回路１１５から出力された行アドレスのカウント値であるリードデータを生成する。行フェイルカウントメモリ１１３は、この生成したリードデータをドライバ１１１を介して行フェイルカウンタ１１０に出力する。
【００３７】
これに応じて、行フェイルカウンタ１１０は、このリードデータをロードする。
【００３８】
このとき、列フェイルカウントメモリ１２３でも行フェイルカウントメモリ１１３と並行して同様に動作し、列フェイル制御回路１２４からのリードコマンドを受け取る。列フェイルカウントメモリ１２３は、リードデータを列フェイルカウンタ１２０に出力する。列フェイルカウンタ１２０は、このリードデータをロードする。
【００３９】
ステップＳ４０４：行フェイルカウンタ１１０は、ステップＳ４０１においてフェイルメモリ１０１から試験結果のデータが順次出力されると、試験結果のうち、フェイルと判定されたフェイルデータのみを受け取る。そして、行フェイルカウンタ１１０は、受け取ったフェイルデータをフェイルメモリ１０１のアドレスに対して行毎に分ける。それぞれ行毎のフェイルデータの数をフェイル数として、ステップＳ４０３においてロードしたカウント値からカウントアップして出力する。
【００４０】
例えば、行フェイルカウンタ１１０は、アドレスが（Ｘ，Ｙ）＝（０，１），（０，２），（１，２）・・・のようにフェイルデータを順次受け取ると、これらのフェイルデータを行毎に分けてカウントし、行毎のフェイルデータの数をＸ＝０（カウント値「２」），Ｘ＝１（カウント値「１」），・・・のようにしてカウント値を取得する。
【００４１】
このとき、列フェイルカウンタ１２０でも行フェイルカウンタ１１０と並行して同様に動作し、フェイルメモリ１０１からの試験結果のうちフェイルデータのみを分岐して受け取る。列フェイルカウンタ１２０は、受け取ったフェイルデータをフェイルメモリ１０１のアドレスに対して列毎に分け、フェイル数だけ、ステップＳ４０３においてロードしたカウント値からカウントアップして出力する。
【００４２】
ステップＳ４０５：行フェイルカウントメモリ１１３は、行フェイル制御回路１１４から出力されるライトコマンドに従い、リードデータで指定された行に対応するアドレスに対し、ステップＳ４０４で受け取ったカウント値を更新して書き込む。
【００４３】
例えば、行フェイルカウントメモリ１１３は、リードデータにより指定された行アドレスＸ＝１に対応するカウント値「１」を受け取ると、図２に示すように、行アドレスＸ＝１に対応して割り当てられたアドレスＡ１に「１」を更新して書き込む。
【００４４】
このとき、列フェイルカウントメモリ１２３でも行フェイルカウントメモリ１１３と並行して同様に動作し、ライトコマンドに従ってリードデータで指定された行アドレスに対応するアドレスにカウント値を更新して書き込む。
【００４５】
以上のように、第１の実施の形態における半導体試験装置１００では、フェイルメモリ１０１のアドレスに対して一通り読み出す処理を１回行うだけで、フェイルデータを行フェイルカウンタ１１０と列フェイルカウンタ１２０がそれぞれ別々に分岐して受け取り、行毎、列毎に同時にカウントして行フェイルカウントメモリ１１３、列フェイルカウンタ１２０に記憶するので、２回以上読み出す処理を行う必要が無くなり、全体の時間を短縮できる。このためフェイル数をより効率的にカウントすることが可能となる。
【００４６】
〔第２の実施の形態〕
図５は、第２の実施の形態に係る半導体試験装置２００の構成例を示した説明図である。半導体試験装置２００は、上述の半導体試験装置１００の構成に加えて、フェイルメモリ１０１にリードコマンドや指定信号を出力する制御部に対応するコントローラ１０２を備えている。また、半導体試験装置２００は、行フェイルカウントメモリ１１３、列フェイルカウントメモリ１２３とは別にフェイルデータを記憶するためのサーチ結果メモリ１０３、マスク回路１０４を備えている。そして、第２の実施の形態においては、これらの各構成要素を用いて上述のステップＳ４０２において動作が行われる。
【００４７】
コントローラ１０２は、図７に示すように、上述の制御部と同様に指定信号とリードコマンドとを順次フェイルメモリ１０１に出力する一方、行フェイルカウンタ１１０から出力された制限信号（Ｌｉｍｉｔ  Ｏｖｅｒ信号）を受け取る。コントローラ１０２は、この制限信号を受け取った時点で行アドレスを次の行に変更して、指定信号を順次リードコマンドと共にフェイルメモリ１０１に出力する。
【００４８】
ここで、制限信号は、フェイルデータを行毎、列毎に分けてカウントして取得したそれぞれのカウント値が所定の制限値を超えたことを通知するための信号である。この制限信号は、上述のステップＳ４０２において、行フェイルカウンタ１１０、列フェイルカウンタ１２０がカウントしている際に、いずれかのカウント値が制限値を越えた時点でコントローラ１０２に出力される。所定の制限値は、例えばリダンダンシ演算で救済可能なフェイル数が用いられ、ここでは例えば、Ｌｉｍｉｔ値として予め「５」が設定されている。このように行フェイルカウンタ１１０、列フェイルカウンタ１２０は、それぞれ行出力手段、列出力手段としての機能を有している。
【００４９】
サーチ結果メモリ１０３は、コントローラ１０２からフェイルメモリ１０１に出力される指定信号を分岐して受け取り、また、フェイルメモリ１０１から行フェイルカウンタ１１０、列フェイルカウンタ１２０に対して出力された試験結果を分岐してマスク回路１０４を介して受け取る。そして、サーチ結果メモリ１０３は、試験結果のうちフェイルデータと、このフェイルデータに対応する指定信号で指定されるアドレスとを対応付けて記憶する。
【００５０】
マスク回路１０４は、フェイルメモリ１０１から出力された試験結果をサーチ結果メモリ１０３に出力する一方、列フェイルカウンタ１２０から出力された制限信号を受け取る。この制限信号を受け取ったことに応じて、マスク回路１０４は、この制限信号に基づいてカウント値が所定の制限値を超えた列アドレスを把握する。そして、マスク回路１０４は、制限値を超えたとして把握している列アドレスに対し、制限信号を受け取った時点からサーチ結果メモリ１０３にフェイルデータが出力されないようにマスクする。
【００５１】
以上のように、第２の実施の形態における半導体試験装置２００では、行フェイルカウンタ１１０、列フェイルカウンタ１２０においてカウント値が所定の制限値を超えた行または列に対しては、フェイルデータがサーチ結果メモリ１０３に記憶されなくなる。このため、サーチ結果メモリ１０３に必要以上のデータが記憶されることがなく、フェイルメモリ１０１のサーチ（１回の読み出し）をより効率的に行うことが可能となる。また、フェイルメモリ１０１において制限値を超えた行アドレスについては、これを直ちに次の行に変更することにより、それ以降の読み出しが行われない残りのアドレスの分だけ全体のサーチ時間を短縮できる。
【００５２】
なお、このような半導体試験装置２００の動作では、行アドレスの変更や列アドレスに対してマスクする処理が行われると、サーチ結果メモリ１０３に記憶されないフェイルアドレスが生じる。この様なフェイルデータに対しては、行フェイルカウントメモリ１１３や列フェイルカウントメモリ１２３の記憶内容のカウント値を参照することにより、読み出されていないフェイルデータが存在する行や列をユーザが確認することができる。なお、一通りの読み出し処理の後、リダンダンシ演算では所定の制限値以上のフェイル数は必要とされないので、そのまま救済や解析の処理を不都合なく実行できる。
【００５３】
〔第３の実施の形態〕
図６は、第３の実施の形態に係る半導体試験装置３００の構成例を示した説明図である。半導体試験装置３００は、上述の半導体試験装置１００の構成において列フェイルカウンタ１２０、ドライバ１２１，１２２、列フェイルカウントメモリ１２３を１つのフェイルカウント用回路として複数備えている。これらの列フェイルカウンタ１２０、ドライバ１２１，１２２、列フェイルカウントメモリ１２３は、フェイルメモリ１０１の各アドレスを列方向に複数分割したそれぞれの分割領域に対応している。
【００５４】
このとき、フェイルメモリ１０１の各分割領域としては、整数ｎ（ｎ＝０，１，２・・・）を用いた分割が挙げられる。例えば、図６に示すように、列アドレスＹ＝８ｎ（０，８，１６・・・），Ｙ＝８ｎ＋１（１，９，１７・・・），Ｙ＝８ｎ＋２（２，１０，１８・・・），・・・，Ｙ＝８ｎ＋７（７，１５，２３・・・）のように各アドレスを列方向に沿って８個に分割する。この場合には、各列フェイルカウンタ１２０、ドライバ１２１，１２２、列フェイルカウントメモリ１２３は、フェイルメモリ１０１のそれぞれの分割領域に対応して、８個ずつ備える。
【００５５】
そして半導体試験装置３００には、各列フェイルカウンタ１２０とフェイルメモリ１０１との間にインタリーブ回路１２６が設けられている。このインタリーブ回路１２６は、上述のステップＳ４０２においてフェイルメモリ１０１からの試験結果が各列フェイルカウンタ１２０に分岐して順次出力されるときに、まずインタリーブ回路１２６が受け取る。これらの受け取った試験結果に対して、インタリーブ回路１２６は、試験結果が記憶されたアドレスのうち、列アドレスに従っていずれかの列フェイルカウンタ１２０に分散して出力する。
【００５６】
具体的には、インタリーブ回路１２６は、試験結果が記憶された列アドレスが含まれている分割領域に対応する列フェイルカウンタ１２０に分散して出力する。
【００５７】
続いて、列アドレス変換回路１２５は、上述のステップＳ４０３において抽出した列アドレスを、分割領域に対応する列フェイルカウントメモリ１２３に分散して出力する。同様にして、列フェイル制御回路１２４も上述のステップＳ４０４において生成したリードコマンド、ライトコマンドをそれぞれ分割領域に対応する列フェイルカウントメモリ１２３に分散して出力する。
【００５８】
以上のように、第３の実施の形態における半導体試験装置３００では、フェイルメモリ１０１からの順次出力された試験結果を、試験結果が記憶された列アドレスが含まれている分割領域に対応する列フェイルカウンタ１２０に分散して出力するので、フェイルメモリ１０１からの読み出し速度が速い場合にも、各列フェイルカウンタ１２０の間で順次出力されるフェイルデータを分散してカウントさせることで対応することができる。
【００５９】
〔他の実施の形態〕
第３の実施の形態において、フェイルメモリ１０１を列方向に沿って８個の分割領域に分割し、それぞれの分割領域に対応して列フェイルカウンタ１２０、ドライバ１２１，１２２、列フェイルカウントメモリ１２３を８個ずつ備えたが、これに限られず、分割領域と、列フェイルカウンタ１２０、ドライバ１２１，１２２、列フェイルカウントメモリ１２３の個数は、フェイルメモリ１０１での読み出し速度に応じて変更しても良い。
【図面の簡単な説明】
【００６０】
【図１】第１の実施形態の半導体試験装置の構成を示す説明図である。
【図２】第１の実施形態の半導体試験装置の行フェイルカウントメモリのデータ構成を示す説明図である。
【図３】第１の実施形態の半導体試験装置の列フェイルカウントメモリのデータ構成を示す説明図である。
【図４】第１の実施形態の半導体試験装置の動作を示すフローチャートである。
【図５】第２の実施形態の半導体試験装置の構成を示す説明図である。
【図６】第３の実施形態の半導体試験装置の構成を示す説明図である。
【図７】従来技術の半導体試験装置の構成を示す説明図である。
【図８】従来技術の半導体試験装置のサーチ回路を備えた構成を示す説明図である。
【図９】従来技術の半導体試験装置のカウンタを備えた構成を示す説明図である。
【符号の説明】
【００６１】
１００，２００，３００    半導体試験装置
１０３    サーチ結果メモリ
１０４    マスク回路
１１０    行フェイルカウンタ
１１１，１１２，１２１，１２２    ドライバ
１１３    行フェイルカウントメモリ
１１４    行フェイル制御回路
１１５    行アドレス変換回路
１２３    列フェイルカウントメモリ
１２４    列フェイル制御回路
１２５    列アドレス変換回路
１２６    インタリーブ回路
【図１】
2009085611.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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