(57)【要約】【課題】本発明は、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路を提供することを目的とする。【解決手段】大電圧のスイッチング変換器の制御用論理回路において、制御用論理回路ＩＣの外部接続端子と、該制御用論理回路ＩＣ内のコンプリメンタリロジック回路の出力端子とを接続する３つの配線を半導体基板内に多層配線構造として形成することによって、各配線の備える寄生インダクタンスが磁気的に結合され、その結果、コンプリメンタリロジック回路のＦＥＴに印加されるサージ電圧が効果的に低減される。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング変換器の制御信号を出力する論理回路であって、該論理回路は、
電源と、
２つのＦＥＴを備えるコンプリメンタリロジック回路と、
外部配線に接続するための第１の出力端子、第２の出力端子、および第３の出力端子と、
サージ抑制用コンデンサとを含み、
前記コンプリメンタリロジック回路は、前記電源のＰラインに接続される正極端子と、前記電源のＮラインに接続されるグラウンド端子と、ロジック信号の出力端子とを備え、
前記正極端子は、第１の配線によって前記第１の出力端子に接続され、前記ロジック信号の出力端子は、第２の配線によって前記第２の出力端子に接続され、前記グラウンド端子は、第３の配線によって前記第３の出力端子に接続されるとともに、
前記サージ抑制用コンデンサは、前記第１の出力端子と前記第３の出力端子とに接続され、
前記第２の配線は、前記第１の配線と前記第３の配線との間に挟みこまれる形で半導体基板に多層配線構造として形成されていることを特徴とする、
論理回路。
【請求項２】
前記第１乃至第３の配線は、前記半導体基板の厚み方向に近接して配置される、請求項１に記載の論理回路。
【請求項３】
前記第１乃至第３の配線は、配線幅が広く形成され、前記半導体基板の面方向に重なる面積が大きくなるように形成される、請求項１または２に記載の論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング変換器の制御用論理回路に関し、より詳細には、大電圧のスイッチング変換器から流入するサージエネルギーに対する耐量が大きい制御用論理回路に関する。
【背景技術】
【０００２】
従来、大電圧のスイッチング変換器を制御する論理回路ＩＣにおいて、スイッチング変換器側のスイッチングに伴って発生するサージ現象が問題となっており、これに対する対策が種々検討されてきた。このサージ現象に伴って生じる制御側の論理回路ＩＣが被る弊害について、以下、図８〜１２を参照して説明する、図８は、スイッチング変換器を制御するための従来の論理回路ＩＣ５０を示す。論理回路ＩＣ５０は、半導体基板５２内に図示しない２つのＦＥＴを含むコンプリメンタリロジック回路を含んで構成されており、電源安定化コンデンサ５３を備える電源５４（ＶＤＣ）から電源供給を受けて作動する。
【０００３】
論理回路ＩＣ５０において、コンプリメンタリロジック回路は、正極端子５５、グラウンド端子５６、およびロジック信号の出力端子５８を備えており、正極端子５５は、配線パターン６０によって電源５４の正極端子Ｐに接続され、グラウンド端子５６は、配線パターン６２によって電源５４のグラウンド端子Ｎに接続されている。
【０００４】
また、コンプリメンタリロジック回路の出力端子５８は、配線パターン６４によって論理回路ＩＣ５０の出力端子６６に接続されており、さらに、論理回路ＩＣ５０の出力信号のグラウンド端子６８はコンプリメンタリトランジスタ回路のグランド端子５６と配線パターン６９で接続されている。また、論理回路ＩＣ５０の正極端子７０はコンプリメンタリトランジスタ回路の正極端子５５と配線パターン７１で接続されており、さらに、論理回路ＩＣ５０の出力端子６６および出力信号のグラウンド端子６８は、それぞれ、外部配線Ａおよび外部配線Ｂに接続され、両外部配線を介して外部の図示しない電力スイッチング回路（主回路）に接続される。
【０００５】
図９は、図８に示した論理回路ＩＣ５０の等価回路を示す。図９の等価回路は、論理回路ＩＣ５０における、ＦＥＴ７２およびＦＥＴ７４を含むコンプリメンタリロジック回路と電源安定化コンデンサ５３、および各出力端子の接続関係について示している。なお、図９においては、図８について説明した要素と共通するものについては、同じ符号を用いて、その説明を適宜省略する。上述したように、コンプリメンタリロジック回路の正極端子５５と電源５４の正極端子Ｐの間、および、コンプリメンタリロジック回路のグラウンド端子５６および電源５４のグラウンド端子Ｎの間は、それぞれ、図１に示した配線パターン６０および配線パターン６２によって接続されており、配線パターン６０および配線パターン６２は、そのパターン形状や長さに応じて決定される固有の寄生インダクタンスを有する。したがって、図９に示すように、正極端子５５と正極端子Ｐの間、および、グラウンド端子５６およびグラウンド端子Ｎの間には、それぞれ寄生インダクタンス成分ＬＰおよびＬＮが挿入された形になる。ここで、論理回路ＩＣ５０の出力端子６６とグラウンド端子６８は、それぞれ、外部配線Ａおよび外部配線Ｂに接続されており、仮に、外部の電力スイッチング回路でスイッチングに起因する大きなノイズ電流（ｉＮ）が発生すると、このノイズ電流（ｉＮ）がこれら外部配線を介して論理回路ＩＣ５０内に流入してくることになる。
【０００６】
ここでは、図９を参照して、ＦＥＴ７２がオン状態、ＦＥＴ７４がオフ状態の時に、ノイズ電流（ｉＮ）が外部配線Ａから論理回路ＩＣ５０内に流入した場合を例にとって説明する。外部配線Ａから論理回路ＩＣ５０内に流入したノイズ電流（ｉＮ）は、図中の破線矢印で示す経路で、ＦＥＴ７２、配線パターン６０、電源安定化コンデンサ５３、および配線パターン６２を経て、外部配線Ｂを通り、外部の電力スイッチング回路へ戻る。このとき、配線パターン６０および配線パターン６２にはその電流の時間変化率（ｄｉ／ｄｔ）にそれぞれのインダクタンス値を乗じたサージ電圧が誘起される。具体的には、ノイズ電流（ｉＮ）が寄生インダクタンス成分ＬＰを流れる際に誘起電圧（ｖＬＰ）が誘起され、同様に、寄生インダクタンス成分ＬＮを流れる際に誘起電圧（ｖＬＮ）が誘起される。このとき、オフ状態にあるＦＥＴ７４には、電源電圧ＶＤＣに加えて、配線パターン６０のインダクスに起因する誘起電圧（ｖＬＰ）と配線パターン６２のインダクスに起因する誘起電圧（ｖＬＮ）が重畳されて印加することになる。
【０００７】
仮に、ノイズ電流（ｉＮ）の波形が、図１０（ａ）に示すような台形波状であった場合を考えると、一般にノイズ電流の時間変化率（ｄｉ／ｄｔ）は非常に大きいので、誘起電圧（ｖＬＰ）および誘起電圧（ｖＬＮ）は、図１０（ｂ）および（ｃ）に示されるように非常に大きなものとなる。その結果、ＦＥＴ７４の端子電圧は、電源電圧（ＶＤＣ）にこれらの誘起電圧が重層され、図１０（ｄ）に示されるように、ノイズ許容値（ＰＬ）を超えた大きな値（ＶＤＳ）になる場合がある。このようにして過大なサージ電圧に晒されたＦＥＴ７４は、劣化し、最悪の場合、過電圧破壊に至る。
【０００８】
次に、図１１は、論理回路ＩＣ５０の出力端子６６および正極端子７０が、それぞれ、外部配線Ａおよび外部配線Ｃに接続された場合を示し、図１２は、図１１に示した論理回路ＩＣ５０の等価回路を示す。この場合、ＦＥＴ７２がオフ状態で、ＦＥＴ７４がオン状態の時に、ノイズ電流（ｉＮ）が外部配線Ａから流入して外部配線Ｃに流れる場合を考える。
【０００９】
外部配線Ａから論理回路ＩＣ５０内に流入したノイズ電流（ｉＮ）は、図中の破線矢印で示す経路で、ＦＥＴ７４、配線パターン６２、電源安定化コンデンサ５３、および配線パターン６０を経て、外部配線Cを通り、外部の電力スイッチング回路へ戻る。このとき、配線パターン６０および配線パターン６２にはその電流の時間変化率（ｄｉ／ｄｔ）にそれぞれのインダクタンス値を乗じたサージ電圧が誘起される。具体的には、ノイズ電流（ｉＮ）が寄生インダクタンス成分ＬＰを流れる際に誘起電圧（ｖＬＰ）が誘起され、同様に、寄生インダクタンス成分ＬＮを流れる際に誘起電圧（ｖＬＮ）が誘起される。このとき、オフ状態にあるＦＥＴ７２には、電源電圧ＶＤＣに加えて、配線パターン６０のインダクスに起因する誘起電圧（ｖＬＰ）と配線パターン６２のインダクスに起因する誘起電圧（ｖＬＮ）が重畳されて印加することになる。
【００１０】
仮に、ノイズ電流（ｉＮ）の波形が、図１３（ａ）に示すような台形波状であった場合を考えると、一般にノイズ電流の時間変化率（ｄｉ／ｄｔ）は非常に大きいので、誘起電圧（ｖＬＰ）および誘起電圧（ｖＬＮ）は、図１３（ｂ）および（ｃ）に示されるように非常に大きなものとなる。その結果、ＦＥＴ７２の端子電圧は、電源電圧（ＶＤＣ）にこれらの誘起電圧が重層され、図１３（ｄ）に示されるように、ノイズ許容値（ＰＬ）を超えた大きな値（ＶＤＳ）になる場合がある。このようにして過大なサージ電圧に晒されたＦＥＴ７２は、劣化し、最悪の場合、過電圧破壊に至る。
【００１１】
上述した、サージ現象に伴って制御側の論理回路ＩＣが被る過電圧の問題について、特開２００７−１６６７３４号公報（特許文献１）は、付加回路によって過電圧を検出するとともに、過電圧に伴うエネルギーをＦＥＴに供給し、該ＦＥＴを中間的なオン状態にすることによって、サージエネルギーに伴う電流をＦＥＴに流し、もって、ＦＥＴの過電圧を抑制する構成を開示する。しかしながら、特許文献１においては、サージエネルギーの多くはＦＥＴで消費されるため、ＦＥＴの追加的な加熱が避けられないという問題があった。
【特許文献１】特開２００７−１６６７３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記従来技術における課題に鑑みてなされたものであり、本発明は、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明者は、大電圧のスイッチング変換器の制御用論理回路において、スイッチング変換器（主回路）から流入する、サージエネルギーの影響を効果的に回避する構成につき鋭意検討した結果、論理回路ＩＣの外部出力端子と、該論理回路ＩＣ内のコンプリメンタリロジック回路の出力端子とを接続する３つの配線を半導体基板内に多層配線構造として形成することによって、各配線の備える寄生インダクタンスが磁気的に結合され、その結果、コンプリメンタリロジック回路のＦＥＴに印加されるサージ電圧が効果的に低減されることを見出し、本発明に至ったのである。
【００１４】
すなわち、本発明によれば、スイッチング変換器の制御信号を出力する論理回路であって、該論理回路は、電源(14)と、２つのＦＥＴを備えるコンプリメンタリロジック回路と、外部配線に接続するための第１の出力端子（29）、第２の出力端子（24）、および第３の出力端子（26）と、サージ抑制用コンデンサ（28）とを含み、前記コンプリメンタリロジック回路は、前記電源（14）のＰラインに接続される正極端子（15）と、前記電源（14）のＮラインに接続されるグラウンド端子（16）と、ロジック信号の出力端子（18）とを備え、前記正極端子（15）は、第１の配線によって前記第１の出力端子（29）に接続され、前記ロジック信号の出力端子（18）は、第２の配線によって前記第２の出力端子（24）に接続され、前記グラウンド端子（16）は、前記第３の配線によって前記第３の出力端子（26）に接続されるとともに、前記サージ抑制用コンデンサ（28）は、前記第１の出力端子（29）と前記第３の出力端子（26）とに接続され、前記第２の配線は、前記第１の配線と前記第３の配線との間に挟みこまれる形で半導体基板に多層配線構造として形成されていることを特徴とする論理回路が提供される。本発明においては、前記第１乃至第３の配線は、前記半導体基板の厚み方向に近接して配置されることが好ましい。また、本発明においては、前記第１乃至第３の配線は、配線幅が広く形成され、前記半導体基板の面方向に重なる面積が大きくなるように形成することができる。
【発明の効果】
【００１５】
上述したように、本発明によれば、大電圧のスイッチング変換器のスイッチングに伴って発生するサージエネルギーの影響を効果的に回避する機能を備えたスイッチング変換器の制御用論理回路が提供される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を図面に示した実施の形態をもって説明するが、本発明は、図面に示した実施の形態に限定されるものではない。
【００１７】
図１は、主に、大電圧スイッチング変換器を制御するために用いられる、本実施形態の論理回路ＩＣ１０を示す。論理回路ＩＣ１０は、半導体基板１２内に図示しない２つのＦＥＴを含むコンプリメンタリロジック回路を含んで構成されており、電源安定化コンデンサ１３を備える電源１４から電源供給を受けて作動する。論理回路ＩＣ１０において、上記コンプリメンタリロジック回路は、正極端子１５、グラウンド端子１６、およびロジック信号の出力端子１８を備えており、正極端子１５は、配線パターン２０（Ｐライン）によって電源１４の正極端子Ｐに接続され、グラウンド端子１６は、配線パターン２２（Ｎライン）によって電源１４のグラウンド端子Ｎに接続されている。また、論理回路ＩＣ１０の出力端子２４および出力信号のグラウンド端子２６は、それぞれ、外部配線Ａおよび外部配線Ｂに接続され、これら外部配線を介して図示しない外部の電力スイッチング回路（主回路）に接続されている。
【００１８】
本実施形態の論理回路ＩＣ１０は、さらに、図示しない外部の電力スイッチング回路側から流入するサージエネルギーを吸収するためのキャパシタンスとしてサージ抑制用コンデンサ２８を備えており、サージ抑制用コンデンサ２８は、論理回路ＩＣ１０の出力端子２９とグラウンド端子２６に接続されている。本実施形態の論理回路ＩＣ１０は、コンプリメンタリロジック回路の各端子（１５、１８、１６）と論理回路ＩＣ１０の各端子（２９、２４、２６）とを接続する配線構造について、図１に破線で囲んで示す特徴的な配線構造３０を採用することによって、コンプリメンタリロジック回路のＦＥＴに印加されるサージ電圧を効果的に低減する。以下、本実施形態の論理回路ＩＣ１０が、サージ電圧を効果的に低減する機構について、図２〜４を参照して詳細に説明する。なお、図２〜４においては、共通する要素については同じ符号を用い、その説明を適宜省略する。
【００１９】
図２（ａ）は、図１に破線で囲んで示した、配線構造３０のみを抜き出して拡大した図であり、説明の便宜のため、さらにこれを矢印で示す半導体基板１２の厚み方向に展開した図を図２（ｂ）に示す。
【００２０】
図２（ｂ）に示されるように、本実施形態においては、論理回路ＩＣ１０のコンプリメンタリロジック回路の端子と論理回路ＩＣ１０の端子とを接続する３つの配線パターンは、矢印で示す半導体基板１２の厚み方向において、所定の離間距離をもって近接して重なる形で配設されており、三層構造になっている。具体的には、コンプリメンタリロジック回路の正極端子１５は、半導体基板１２の表面にパターンニングされた配線パターン３２によって論理回路ＩＣ１０の出力端子２９に接続されており、コンプリメンタリロジック回路のロジック信号の出力端子１８は、配線パターン３２の直下に近接する形で形成された配線パターン３４によって論理回路ＩＣ１０の出力端子２４に接続されている。さらに、コンプリメンタリロジック回路のグラウンド端子１６は、配線パターン３４の直下に近接する形で形成された配線パターン３６によって論理回路ＩＣ１０のグラウンド端子２６に接続されている。
【００２１】
すなわち、本実施形態においては、コンプリメンタリロジック回路のロジック信号の出力端子１８と論理回路ＩＣ１０の出力端子２４とを接続する配線パターン３４は、配線パターン３２と配線パターン３６とに挟みこまれる形で半導体基板１２内に多層配線構造として形成されている。図２（ｂ）に示されるように、本実施形態の論理回路ＩＣ１０のコンプリメンタリロジック回路の端子と論理回路ＩＣ１０の端子とを接続する３つの配線パターンは、互いに近接されて配置されるため、それぞれの寄生インダクタンスは、磁気的に結合される。
【００２２】
なお、配線パターン３２、３４、および３６のパターン幅および相互の近接距離はＩＣ内部の配線層の制約条件の元で適宜設定することができる。本発明においては、配線パターン３２、３４、および３６のパターン幅（配線幅）を広く設計して、配線パターン３２、３４、および３６が半導体基板１２の面方向に重なる面積を大きくすることが配線相互間の磁気的結合を増大させる上で好ましい。さらに、各配線パターン相互の離間距離を小さくすることも、配線相互間の磁気的結合を増大させる上で好ましい。
【００２３】
図３は、図１に示した論理回路ＩＣ１０について、外部端子Ａおよび外部端子Ｂが接続された場合の等価回路を示す。なお、論理回路ＩＣ１０のコンプリメンタリロジック回路は、ＦＥＴ４０およびＦＥＴ４２を含んで構成されている。ここで、ＦＥＴ４０がオン状態で、ＦＥＴ４２がオフ状態の時に、ノイズ電流（ｉＮ）が外部配線Ａを経由して論理回路ＩＣ１０の出力端子２４から流れ込んだ場合について説明する。
【００２４】
論理回路ＩＣ１０の出力端子２４から流入したノイズ電流（ｉＮ）は、図中の破線矢印で示す経路で、配線パターン３４を経て、出力端子１８から正極端子１５に到達するが、このとき、配線パターン３４と配線パターン３２が近接した形で配置されているため、配線パターン３４の寄生インダクタンスＬＸＡと配線パターン３２の寄生インダクタンスＬＸＰは磁気的に結合され、相互のインダクタンスが相殺される。その結果、ノイズ電流（ｉＮ）は、コンプリメンタリロジック回路の正極端子１５から論理回路ＩＣ１０の正極端子２９に向かって流れる。正極端子２９に到達したノイズ電流（ｉＮ）はサージ抑制用コンデンサ２８を経由して論理回路ＩＣ１０のグラウンド端子２６を経て、外部配線Ｂに流出する。このとき、サージ抑制用コンデンサ２８の静電容量はノイズ電流（ｉＮ）の流入によって電圧が殆ど変化しない程度の大きさを持たせておくことにより、その電圧は電源電圧ＶＤＣに保持される。
【００２５】
ここで、配線パターン３６は配線パターン３４および配線パターン３２と相互に磁気的に結合されているが、その配置の近接距離の関係から、配線パターン３４との磁気的結合が強いので、配線パターン３６には配線パターン３４に誘起される電圧の影響を強く受けた誘起電圧を発生する。そのため、オフ状態のＦＥＴ４２に印加される電圧は、サージ抑制用コンデンサ２８の電圧ＶＸに、配線パターン３４の寄生インダクタンスＬＸＡと配線パターン３６の寄生インダクタンスＬＸＮに生じる誘起電圧が加算されたものになる。
【００２６】
仮に、ノイズ電流（ｉＮ）の波形が、図４（ａ）に示すような台形波状であった場合を考えると、サージ抑制用のコンデンサ２８の電圧は電源電圧（ＶＤＣ）に等しく、また、ＬＸＰに生じる誘起電圧ｖＬＸＰ、およびＬＸＮに生じる誘起電圧ｖＬＸＮは、図４（ｃ）および（ｄ）に示されるように非常に小さいので、電源電圧（ＶＤＣ）にこれらの誘起電圧が重層されてなる、ＦＥＴ４０の端子電圧の値（ＶＤＳ）は、図４（ｅ）に示されるように、ノイズ許容値（ＰＬ）以下に抑制される。以上説明したように、本発明の構成によれば、大電圧のスイッチング変換器を制御する論理回路ＩＣにおいて、ＦＥＴに印加されるサージ電圧を効果的に低減することができる。
【００２７】
次に、図５に示されるように、論理回路ＩＣ１０の出力端子２４および正極端子２９が、それぞれ、外部配線Ａおよび外部配線Ｃに接続され、外部配線を介して図示しない外部の電力スイッチング回路（主回路）に接続されている場合について検討する。
【００２８】
図６は、図５に示した論理回路ＩＣ１０について、外部端子Ａおよび外部端子Ｃが接続された場合の等価回路を示す。この回路において、ＦＥＴ４０がオフ状態でＦＥＴ４２がオン状態の時に、外部配線Ａからノイズ電流（ｉＮ）が流入した場合の動作を説明する。
【００２９】
論理回路ＩＣ１０の出力端子２４から流入したノイズ電流（ｉＮ）は、図中の破線矢印で示す経路で、配線パターン３４を経て、出力端子１８からグランド端子１６に到達するが、このとき、配線パターン３４と配線パターン３６が近接した形で配置されているため、配線パターン３４の寄生インダクタンスＬＸＡと配線パターン３６の寄生インダクタンスＬＸＮは磁気的に結合され、相互のインダクタンスが相殺される。その結果、ノイズ電流（ｉＮ）は、コンプリメンタリロジック回路のグランド端子１６から論理回路ＩＣ１０のグランド端子２６に向かって流れる。グランド端子２６に到達したノイズ電流（ｉＮ）は、サージ抑制用コンデンサ２８を経由して論理回路ＩＣ１０の正極端子２９を経て、外部配線Ｃに流出する。このとき、サージ抑制用コンデンサの静電容量はノイズ電流の流入によって電圧が殆ど変化しない程度の大きさを持たせておくことにより、その電圧は電源電圧ＶＤＣに保持される。ここで、配線パターン３２は、配線パターン３４および配線パターン３６と相互に磁気的に結合されているが、配線パターン３４に対しより近くに配設されているため、配線パターン３４との磁気的結合が強いので、配線パターン３２には配線パターン３４に誘起される電圧の影響を強く受けた誘起電圧を発生する。
【００３０】
その結果、オフ状態のＦＥＴ４０に印加される電圧は、サージ抑制用コンデンサ２８の電圧ＶＸに、配線パターン３４の寄生インダクタンスＬＸＡと配線パターン３２の寄生インダクタンスＬＸＰに生じる誘起電圧が加算されたものになる。
【００３１】
仮に、ノイズ電流（ｉＮ）の波形が、図７（ａ）に示すような台形波状であった場合を考えると、サージ抑制用のコンデンサ２８の電圧は電源電圧（ＶＤＣ）に等しく、また、ＬＸＰに生じる誘起電圧ｖＬＸＰおよびＬＸＮに生じる誘起電圧ｖＬＸＮは、図７（ｃ）および（ｄ）に示されるように非常に小さいので、電源電圧（ＶＤＣ）にこれらの誘起電圧が重層されてなる、ＦＥＴ４０の端子電圧の値（ＶＤＳ）は、図７（ｅ）に示されるように、ノイズ許容値（ＰＬ）以下に抑制される。以上説明したように、本発明の構成によれば、大電圧のスイッチング変換器を制御する論理回路ＩＣにおいて、ＦＥＴに印加されるサージ電圧を効果的に低減することができる。
【図面の簡単な説明】
【００３２】
【図１】本実施形態の論理回路ＩＣを示す図。
【図２】本実施形態の論理回路ＩＣの配線構造を拡大した図。
【図３】本実施形態の論理回路ＩＣが外部端子Ａおよび外部端子Ｂが接続された場合の等価回路を示す図。
【図４】ノイズ電流の波形等を示す図。
【図５】本実施形態の論理回路ＩＣが外部配線Ａおよび外部配線Ｃに接続された図。
【図６】本実施形態の論理回路ＩＣが外部端子Ａおよび外部端子Ｃが接続された場合の等価回路を示す図。
【図７】ノイズ電流の波形等を示す図。
【図８】従来のスイッチング変換器の論理回路ＩＣを示す図。
【図９】従来のスイッチング変換器の論理回路ＩＣの等価回路を示す図。
【図１０】ノイズ電流の波形等を示す図。
【図１１】従来の論理回路ＩＣが外部配線Ａおよび外部配線Ｃに接続された図。
【図１２】従来の論理回路ＩＣが外部配線Ａおよび外部配線Ｃに接続された場合の等価回路を示す図。
【図１３】ノイズ電流の波形等を示す図。
【符号の説明】
【００３３】
１０…論理回路ＩＣ、１２…半導体基板、１３…電源安定化コンデンサ、１４…電源、１５…正極端子、１６…グラウンド端子、１８…ロジック信号の出力端子、２０…配線パターン、２２…配線パターン、２４…出力端子、２６…グラウンド端子、２８…サージ抑制用コンデンサ、２９…正極端子、３０…配線構造、３２…配線パターン、３４…配線パターン、３６…配線パターン、４０…ＦＥＴ、４２…ＦＥＴ、５０…論理回路ＩＣ、５２…半導体基板、５３…電源安定化コンデンサ、５４…電源、５５…正極端子、５６…グラウンド端子、５８…出力端子、６０…配線パターン、６２…配線パターン、６４…配線パターン、６６…出力端子、６８…グラウンド端子、６９…配線パターン、７０…正極端子、７１…配線パターン、７２…ＦＥＴ、７４…ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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