(57)【要約】【課題】静電気放電に対する保護機能を備えつつ、負電圧の信号が入力された場合でも半導体装置の動作性能の悪化を防止できるＥＳＤ保護回路を提供する。【解決手段】内部回路の入力端と内部電源電圧間に挿入され、静電気放電により発生する内部回路の入力端と内部電源電圧間の電位差を抑圧すると共に、所定の負電圧が内部回路の入力端に印加されると導通する第１の保護素子と、内部回路の入力端と接地電位間に挿入され、静電気放電により発生する内部回路の入力端と接地電位間の電位差を抑圧すると共に、所定の負電圧が内部回路の入力端に印加されると導通する第２の保護素子とを備える。内部回路の入力端に対する負電圧の印加時に、第２の保護素子が導通するときの電圧の絶対値が、第１の保護素子が導通するときの電圧の絶対値よりも小さくなるようにする。【選択図】図１
2009283610.tif 000002
【特許請求の範囲】
【請求項１】
内部回路に内部電源電圧を供給する半導体装置が備える、前記内部回路を静電気放電から保護するためのＥＳＤ保護回路であって、
前記内部回路の入力端と前記内部電源電圧が供給される節点間に挿入され、前記静電気放電により発生する前記内部回路の入力端と前記内部電源電圧間の電位差を抑圧すると共に、所定の負電圧が前記内部回路の入力端に印加されると導通する第１の保護素子と、
前記内部回路の入力端と接地電位が供給される節点間に挿入され、前記静電気放電により発生する前記内部回路の入力端と前記接地電位間の電位差を抑圧すると共に、所定の負電圧が前記内部回路の入力端に印加されると導通する第２の保護素子と、
を有し、
前記内部回路の入力端に対する前記負電圧の印加時に、前記第２の保護素子が導通するときの電圧の絶対値が、前記第１の保護素子が導通するときの電圧の絶対値よりも小さいＥＳＤ保護回路。
【請求項２】
前記第１の保護素子は、第１のＮ型ＭＯＳトランジスタであり、
前記第２の保護素子は、第２のＮ型ＭＯＳトランジスタであり、
前記第２のＮ型ＭＯＳトランジスタのしきい値電圧が前記第１のＮ型ＭＯＳトランジスタのしきい値電圧よりも小さい請求項１記載のＥＳＤ保護回路。
【請求項３】
前記第１のＮ型ＭＯＳトランジスタは、ソース・ドレイン電極が前記内部回路の入力端と前記内部電源電圧が供給される節点間に接続され、ゲート電極が接地電位が供給される節点に接続され、
前記第２のＮ型ＭＯＳトランジスタは、ソース・ドレイン電極が前記内部回路の入力端と前記接地電位が供給される節点間に接続され、ゲート電極が接地電位が供給される節点に接続されている、請求項２記載のＥＳＤ保護回路。
【請求項４】
前記第１のＮ型ＭＯＳトランジスタは、ソース・ドレイン電極が前記内部回路の入力端と前記内部電源電圧が供給される節点間に接続され、ゲート電極が接地電位が供給される節点に接続され、
前記第２のＮ型ＭＯＳトランジスタは、ソース・ドレイン電極が前記内部回路の入力端と前記接地電位が供給される節点間に接続され、ゲート電極に制御信号を入力することで外部に信号を出力する出力トランジスタである、請求項２記載のＥＳＤ保護回路。
【請求項５】
前記第２のＮ型ＭＯＳトランジスタのゲート幅が前記第１のＮ型ＭＯＳトランジスタのゲート幅よりも大きい、請求項２から４のいずれか１項記載のＥＳＤ保護回路。
【請求項６】
前記第１の保護素子は、
ソース・ドレイン電極が前記内部回路の入力端と前記内部電源電圧が供給される節点間に接続され、ゲート電極が接地電位が供給される節点に接続された第１のＮ型ＭＯＳトランジスタであり、
前記第２の保護素子は、
カソード電極が前記内部回路の入力端に接続され、アノード電極が前記接地電位が供給される節点に接続されたダイオードであり、
前記ダイオードのビルトイン電圧が前記第１のＮ型ＭＯＳトランジスタのしきい値電圧よりも小さい請求項１記載のＥＳＤ保護回路。
【請求項７】
前記内部電源電圧は、
外部電源から供給される電圧を降圧した電圧、または前記内部回路に対して電力を供給または停止するためのパワーカット回路から出力される電圧である請求項１から６のいずれか１項記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電気放電（ＥＳＤ：Electro Static Discharge）によって半導体装置が破損するのを防止するためのＥＳＤ保護回路に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタを含む半導体装置で構成された電子回路では、静電気放電によって電子回路の誤動作や半導体装置の破損を招くことが知られている。半導体装置の静電気破壊モデルとしては、以下の（１）〜（３）がある。
（１）ＨＢＭ（Human Body Model）
（２）ＭＭ（Machine Model）
（３）ＣＤＭ（Charged Device Model）
半導体装置や電子機器の製造設備では、これらの静電気破壊モデルに基づいて様々なＥＳＤ保護対策が採られている。また、製造後の半導体装置や電子機器でも静電気放電からの保護を十分に検討する必要がある。ＨＢＭ、ＭＭ、ＣＤＭについては、例えば特許文献１に詳細に記載されている。
【０００３】
ところで、上記（１）〜（３）で示した静電気破壊モデルのうち、ＣＤＭは半導体装置の導体部（チップ，ワイヤ，リードフレーム等）が静電気帯電し、その外部端子が機器や治工具に触れたときに放電するモデルである。ＣＤＭを想定した静電気破壊対策としては、クランプ回路等のＥＳＤ保護回路を半導体装置内に設ける構成が一般的である（例えば、特許文献２参照）。
【特許文献１】特開２００２−３０５２５４号公報
【特許文献２】特開２００６−１００６０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年の半導体装置では、消費電力を低減するために、外部から供給される電源電圧（以下、外部電源電圧と称す）を半導体装置内で降圧して内部電源電圧として使用する手法や、半導体装置内の特定の内部回路に対する電源電圧の供給を、該内部回路の動作が休止している期間で停止する手法が採用されている。
【０００５】
このような、内部回路に外部電源電圧が直接供給されない半導体装置にＣＤＭを想定してＥＳＤ保護回路を設けると、以下に記載するような問題が発生する。
【０００６】
図５は従来のＥＳＤ保護回路を備えた半導体装置の構成を示す回路図である。
【０００７】
図５に示すＣ１は半導体装置が備える内部回路であり、内部回路Ｃ１には入力信号Ｖｉｎ及び内部電源電圧Ｖｐが供給される。
【０００８】
内部電源電圧Ｖｐは、半導体装置が備える不図示の降圧回路によって外部電源電圧を降圧した電圧、または内部回路Ｃ１に対して電力を供給または停止するための、トランジスタ等から構成された不図示のパワーカット回路から出力される電圧である。
【０００９】
入力信号Ｖｉｎは、例えば半導体装置が備える不図示の外部端子から入力される。
【００１０】
クランプ回路５１は、ＣＤＭを想定したＥＳＤ保護回路であり、Ｎ型ＭＯＳトランジスタＱｎ５を備えている。Ｎ型ＭＯＳトランジスタＱｎ５のソース電極は入力信号Ｖｉｎが供給される節点５３と接続され、ドレイン電極は内部電源電圧Ｖｐが供給される節点５２と接続されている。Ｎ型ＭＯＳトランジスタＱｎ５のゲート電極は接地電位ＶＳＳが供給される節点に接続されている。
【００１１】
このような構成では、静電気放電によって内部電源電圧Ｖｐと入力信号Ｖｉｎ間に大きな電位差が生じると、Ｎ型ＭＯＳトランジスタＱｎ５がブレークダウンしてソース・ドレイン電極間が導通し、内部電源電圧Ｖｐと入力信号Ｖｉｎ間に発生した電位差を抑圧する。そのため、ＭＯＳトランジスタのゲート酸化膜が絶縁破壊を起こすような大きな電圧が内部回路Ｃ１に印加されるのを防止できる。
【００１２】
ところで、半導体装置の入力信号Ｖｉｎには、通常、Ｈｉｇｈ／Ｌｏｗの２種類の正電圧が使用される。しかしながら、半導体装置が実際に動作するときには入力信号Ｖｉｎが負電圧になることもあるため、内部回路Ｃ１はある程度の負電圧が入力されても正常に動作する必要がある。
【００１３】
図５に示した従来のＥＳＤ保護回路では、入力信号Ｖｉｎが負電圧となり、Ｎ型ＭＯＳトランジスタＱｎ５のゲート電極と節点５３間にＮ型ＭＯＳトランジスタＱｎ５のしきい値電圧以上の電位差が生じると、Ｎ型ＭＯＳトランジスタＱｎ５がオンして節点５２の電位（内部電源電圧Ｖｐ）が低下する。
【００１４】
一般に、外部電源電圧を生成する電源装置は負荷変動に対する応答性能が高いため、外部電源電圧を内部回路Ｃ１に直接供給する構成では、節点５２で発生した電圧降下を迅速に補償できる。しかしながら、上述した降圧回路やパワーカット回路等の内部電源回路は、負荷変動に対する応答性能が比較的低いため、節点５２で発生した電圧降下を迅速に補償できないことがある。
【００１５】
節点５２の電圧降下は、内部電源電圧Ｖｐが供給される他の内部回路にも影響するため、半導体装置全体の動作性能が悪化してしまう。そのため、図５に示した従来のＥＳＤ保護回路は、降圧回路やパワーカット回路等の内部電源回路を介して内部回路Ｃ１に電源電圧を供給する半導体装置に適用できない。
【００１６】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、静電気放電に対する保護機能を備えつつ、負電圧の信号が入力された場合でも半導体装置の動作性能の悪化を防止できるＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するため本発明のＥＳＤ保護回路は、内部回路に内部電源電圧を供給する半導体装置が備える、前記内部回路を静電気放電から保護するためのＥＳＤ保護回路であって、
前記内部回路の入力端と前記内部電源電圧が供給される節点間に挿入され、前記静電気放電により発生する前記内部回路の入力端と前記内部電源電圧間の電位差を抑圧すると共に、所定の負電圧が前記内部回路の入力端に印加されると導通する第１の保護素子と、
前記内部回路の入力端と接地電位が供給される節点間に挿入され、前記静電気放電により発生する前記内部回路の入力端と前記接地電位間の電位差を抑圧すると共に、所定の負電圧が前記内部回路の入力端に印加されると導通する第２の保護素子と、
を有し、
前記内部回路の入力端に対する前記負電圧の印加時に、前記第２の保護素子が導通するときの電圧の絶対値が、前記第１の保護素子が導通するときの電圧の絶対値よりも小さい構成である。
【発明の効果】
【００１８】
本発明によれば、静電気放電に対する保護機能を備えつつ、負電圧の信号が入力された場合でも半導体装置の動作性能の悪化を防止できる。
【発明を実施するための最良の形態】
【００１９】
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は第１の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【００２０】
図１に示す半導体装置は、内部回路１として、Ｎ型ＭＯＳトランジスタＱｎ４及びＰ型ＭＯＳトランジスタＱｐ４から成るインバータを備えた例である。内部回路１の出力端７には別の機能を備えた他の内部回路（不図示）が接続されている。
【００２１】
内部回路１には内部電源電圧ＶＰＥＲＩ及び接地電位ＶＳＳが供給される。
【００２２】
内部電源電圧ＶＰＥＲＩは、内部回路１に対して外部電源電圧ＶＥＸＴを供給または停止するためのパワーカット回路２を介して内部回路１に供給される。
【００２３】
なお、図１ではパワーカット回路２を介して内部電源電圧ＶＰＥＲＩが内部回路１に供給される構成例を示しているが、本実施形態のＥＳＤ保護回路及び後述する第２の実施の形態〜第４の実施の形態で示すＥＳＤ保護回路は、不図示の降圧回路で生成した降圧電圧を内部回路１に供給する構成にも適用できる。
【００２４】
内部回路１の入力端８には、第１の保護回路３、第２の保護回路５及び外部端子６が接続されている。図１では、第１の保護回路３と第２の保護回路５間に保護抵抗素子４が挿入された構成例を示している。保護抵抗素子４は、第２の保護回路５によるＥＳＤ保護動作が遅れることで、内部回路１の入力端８に大きな電圧が印加されるのを防止するためのものであり、第１の保護回路３や第２の保護回路５によって、静電気放電により外部端子６から入力される電圧を十分に抑圧できれば無くてもよい。
【００２５】
第１の保護回路３は、内部電源電圧ＶＰＥＲＩが供給される節点１０にドレイン電極が接続され、内部回路１の入力端８にソース電極が接続されたＮ型ＭＯＳトランジスタＱｎ２と、内部回路１の入力端８にドレイン電極が接続され、接地電位ＶＳＳが供給される節点にソース電極が接続されたＮ型ＭＯＳトランジスタＱｎ３とを備えている。Ｎ型ＭＯＳトランジスタＱｎ２及びＱｎ３のゲート電極はそれぞれ接地電位ＶＳＳが供給される節点に接続されている。
【００２６】
第２の保護回路５は、外部電源電圧ＶＥＸＴが供給される節点にソース電極が接続され、外部端子６へ繋がる節点９にドレイン電極が接続されたＰ型ＭＯＳトランジスタＱｐ１と、節点９にドレイン電極が接続され、接地電位ＶＳＳが供給される節点にソース電極が接続されたＮ型ＭＯＳトランジスタＱｎ１とを備えている。Ｎ型ＭＯＳトランジスタＱｎ１のゲート電極には接地電位ＶＳＳが供給され、Ｐ型ＭＯＳトランジスタＱｐ１のゲート電極には外部電源電圧ＶＥＸＴが供給される。
【００２７】
本実施形態のＥＳＤ保護回路では、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２が、静電気放電により発生する内部回路１の入力端８と内部電源電圧ＶＰＥＲＩ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端８に印加されると導通する第１の保護素子となる。また、第２の保護回路５が備えるＮ型ＭＯＳトランジスタＱｎ１が、静電気放電により発生する内部回路１の入力端８と接地電位ＶＳＳ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端に印加されると導通する第２の保護素子となる。
【００２８】
本実施形態のＥＳＤ保護回路は、第２の保護回路５が備えるＮ型ＭＯＳトランジスタＱｎ１（第２の保護素子）のしきい値電圧をＶＴｎ１とし、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２（第１の保護素子）のしきい値電圧をＶＴｎ２としたとき、ＶＴｎ１をＶＴｎ２よりも小さな値に設定する。
【００２９】
すなわち、内部回路１の入力端８に対する負電圧の印加時に、Ｎ型ＭＯＳトランジスタＱｎ１（第２の保護素子）が導通するときの電圧の絶対値が、Ｎ型ＭＯＳトランジスタＱｎ２（第１の保護素子）が導通するときの電圧の絶対値よりも小さくなるように設定する。
【００３０】
Ｎ型ＭＯＳトランジスタＱｎ１、Ｑｎ２のしきい値電圧は、それぞれのチャネル領域の不純物濃度によって調整できる。
【００３１】
半導体装置が備える所定のＭＯＳトランジスタのしきい値電圧を調整する場合は、周知のフォトリソグラフィ法によりチャネル領域に開口を有するフォトレジスト膜から成るマスクパターンを形成し、周知のイオン注入法により照射量を調整しつつリン等のＮ型不純物やボロン等のＰ型不純物を注入すればよい。
【００３２】
また、しきい値電圧が異なる複数のＭＯＳトランジスタを組み合わせて半導体チップ上に回路を形成する場合は、それらのＭＯＳトランジスタのしきい値電圧の調整に使用するマスクパターンやイオン注入工程を適宜組み合わせることで、各ＭＯＳトランジスタのしきい値電圧を調整できる。
【００３３】
次に本実施形態のＥＳＤ保護回路の動作について説明する。
【００３４】
図１に示す第１の保護回路３は、内部回路１に対するＣＤＭを想定したＥＳＤ保護回路として機能する。ＣＤＭでは、内部回路１の各節点に蓄積される電荷のうち、入力端８に蓄積された電荷が外部端子６を介して放電される。
【００３５】
一方、内部電源電圧ＶＰＥＲＩが供給される節点１０は容量が大きいため、蓄積された電荷の放電に時間を要する。そのため、節点１０と入力端８間に大きな電位差が生じると、Ｎ型ＭＯＳトランジスタＱｎ２がブレークダウンして節点１０と入力端８間が導通する。これにより、内部回路１の入力端８にゲート酸化膜の絶縁耐圧以上の電圧が印加されるのが抑制され、Ｐ型ＭＯＳトランジスタＱｐ４の破損（ゲート酸化膜の破損）が防止される。
【００３６】
同様に、接地電位ＶＳＳと入力端８間に大きな電位差が生じると、Ｎ型ＭＯＳトランジスタＱｎ３がブレークダウンして接地電位ＶＳＳと入力端８間が導通する。これにより、内部回路１の入力端８にゲート酸化膜の絶縁耐圧以上の電圧が印加されるのが抑制され、Ｎ型ＭＯＳトランジスタＱｎ４の破損（ゲート酸化膜の破損）が防止される。
【００３７】
さらに、外部端子６に対して静電気放電が起きると、第２の保護回路５が備えるＰ型ＭＯＳトランジスタＱｐ１及びＮ型ＭＯＳトランジスタＱｎ１が導通して外部端子６に入力された電荷が外部電源電圧ＶＥＸＴまたは接地電位ＶＳＳへ放電されるため、内部回路１の入力端８にゲート酸化膜の絶縁耐圧以上の電圧が印加されるのが抑制され、内部回路１のＰ型ＭＯＳトランジスタＱｐ４やＮ型ＭＯＳトランジスタＱｎ４の破損が防止される。
【００３８】
次に、外部端子６に入力される入力信号Ｖｉｎが負電圧になったときの本実施形態のＥＳＤ保護回路の動作について説明する。
【００３９】
以下では、Ｎ型ＭＯＳトランジスタＱｎ１のしきい値電圧ＶＴｎ１が０．３Ｖに設定され、Ｎ型ＭＯＳトランジスタＱｎ２のしきい値電圧ＶＴｎ２が０．７Ｖに設定されている場合を例にして説明する。
【００４０】
例えば、入力信号Ｖｉｎが−０．５Ｖになったとき、第２の保護回路５が備えるＮ型ＭＯＳトランジスタＱｎ１のゲート・ソース電極間にはしきい値電圧ＶＴｎ１以上の電圧が印加されるため、Ｎ型ＭＯＳトランジスタＱｎ１がオンして節点９と接地電位ＶＳＳ間が導通する。一方、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２のゲート・ソース電極間には、節点９と接地電位ＶＳＳ間が導通することで、しきい値電圧ＶＴｎ２以下の電圧が印加されるため、Ｎ型ＭＯＳトランジスタＱｎ２はオフ状態を維持する。したがって、Ｎ型ＭＯＳトランジスタＱｎ２が導通することによる、内部回路１の節点１０の電圧降下が抑制される。
【００４１】
なお、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２のしきい値電圧ＶＴｎ２は、入力信号Ｖｉｎとして許容できる負電圧の絶対値以上に設定しておくことが望ましい。しかしながら、入力信号Ｖｉｎがしきい値電圧ＶＴｎ２以下の負電圧（例えば、−０．７Ｖ）になっても、本実施形態では、Ｎ型ＭＯＳトランジスタＱｎ２よりも先にＮ型ＭＯＳトランジスタＱｎ１がオンして節点９と接地電位ＶＳＳ間を導通させ、節点９の電位を接地電位ＶＳＳまで上昇させるため、Ｎ型ＭＯＳトランジスタＱｎ２が仮にオンしても僅かな時間で済む。したがって、内部回路１の節点１０の電圧降下は最小限に抑制される。
【００４２】
次に、本実施形態の効果をより大きくするために付加できる要素について説明する。
【００４３】
まず、Ｎ型ＭＯＳトランジスタＱｎ１のしきい値電圧ＶＴｎ１とＮ型ＭＯＳトランジスタＱｎ２のしきい値電圧ＶＴｎ２とは、差が大きいほど節点１０の電圧降下の抑制効果が大きくなる。
【００４４】
また、Ｎ型ＭＯＳトランジスタＱｎ１とＮ型ＭＯＳトランジスタＱｎ２のゲート幅に差を設け、Ｎ型ＭＯＳトランジスタＱｎ１のオン時の電流能力をＮ型ＭＯＳトランジスタＱｎ２のオン時の電流能力よりも大きくしても本実施形態の効果を大きくできる。具体的には、Ｎ型ＭＯＳトランジスタＱｎ１のゲート幅（チャネル幅）を３００〜５００μｍ程度とし、Ｎ型ＭＯＳトランジスタＱｎ２のゲート幅を５〜２０μｍ程度とすればよい。
【００４５】
第２の保護回路５が備えるＮ型ＭＯＳトランジスタＱｎ１は、静電気放電によって外部端子６から入力される電荷を放電するのに十分な電流能力を必要とする。そのため、Ｎ型ＭＯＳトランジスタＱｎ１は、大きなゲート幅を備えていることが望ましい。一方、第１の保護回路３が備えるＮ型ＭＯＳトランジスタトランジスタＱｎ２は、内部回路１の節点に蓄積された電荷を放電できればよいため、ゲート幅が小さく、電流能力が比較的小さくてもＥＳＤ保護素子として十分に機能する。
【００４６】
なお、Ｎ型ＭＯＳトランジスタＱｎ１及びＱｎ２のしきい値電圧は、上述したチャネル領域の不純物濃度を制御する方法以外でも異なる値に設定できる。
【００４７】
例えば、ゲート酸化膜の厚さを異なる値に設定しても、Ｎ型ＭＯＳトランジスタＱｎ１とＮ型ＭＯＳトランジスタＱｎ２のしきい値電圧を異なる値に設定できる。具体的には、Ｎ型ＭＯＳトランジスタＱｎ１のゲート酸化膜の厚さを３．０ｎｍとし、Ｎ型ＭＯＳトランジスタＱｎ２のゲート酸化膜の厚さを６．０ｎｍとすれば、Ｎ型ＭＯＳトランジスタＱｎ１のしきい値電圧をＮ型ＭＯＳトランジスタＱｎ２のしきい値電圧よりも小さく設定できる。但し、ゲート酸化膜の厚さでしきい値電圧を制御する方法は、Ｎ型ＭＯＳトランジスタＱｎ２のブレークダウン電圧も大きくなるため、ＥＳＤ保護素子として動作する電圧が大きくなってしまう。したがって、第１の保護回路３に要求される保護性能に応じてゲート酸化膜の厚さを最適に設定する必要がある。
【００４８】
また、Ｎ型ＭＯＳトランジスタＱｎ１及びＱｎ２のしきい値電圧は、それぞれのゲート長（チャネル長）を変えることでも制御できる。
【００４９】
これらＮ型ＭＯＳトランジスタのしきい値電圧を制御するための各種のパラメータは、単独で調整してもよく、複数のパラメータを組み合わせて調整してもよく、所望の性能に応じて調整するパラメータを選択すればよい。
【００５０】
本実施形態のＥＳＤ保護回路によれば、第１の保護回路３及び第２の保護回路５により内部回路１の入力端８に対する静電気放電から保護しつつ、内部回路１の入力端８に負電圧の信号が入力されても、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２よりも第２の保護回路５が備えるＮ型ＭＯＳトランジスタＱｎ１が先に導通して、内部電源電圧ＶＰＥＲＩが供給されたＮ型ＭＯＳトランジスタＱｎ２が導通するのを抑制するため、Ｎ型ＭＯＳトランジスタＱｎ２が導通することによる、内部電源電圧ＶＰＥＲＩの低下が防止される。
【００５１】
したがって、静電気放電に対する保護機能を備えつつ、負電圧の信号が入力された場合でも半導体装置の動作性能の悪化を防止できる。
（第２の実施の形態）
次に第２の実施の形態のＥＳＤ保護回路について図面を用いて説明する。
【００５２】
図２は第２の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【００５３】
第２の実施の形態のＥＳＤ保護回路は、第２の保護回路１５の構成が第１の実施の形態と異なっている。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。図２では第１の実施の形態で示した構成要素と同じ構成要素については同一の符号を付与している。
【００５４】
図２に示すように、第２の実施の形態の第２の保護回路１５は、外部電源電圧ＶＥＸＴが供給される節点にカソード電極が接続され、外部端子６へ繋がる節点９にアノード電極が接続されたダイオードＤ１と、節点９にカソード電極が接続され、接地電位ＶＳＳが供給される節点にアノード電極が接続されたダイオードＤ２とを備えている。
【００５５】
ダイオードＤ１、Ｄ２は、ＰＮ接合を備えた半導体装置によって形成される。具体的には、ダイオードＤ１は、Ｎ型ウエル内に設けられたＰ型不純物領域が節点９に接続され、Ｎ型ウエルに外部電源電圧ＶＥＸＴが供給される構成である。また、ダイオードＤ２は、Ｐ型半導体基板またはＰ型ウエル内に設けられたＮ型不純物領域が節点９に接続され、Ｐ型半導体基板（またはＰ型ウエル）が接地電位ＶＳＳに接続される構成である。
【００５６】
このような構成では、静電気放電により、外部端子６と外部電源電圧ＶＥＸＴまたは外部端子６と接地電位ＶＳＳ間に、ダイオードＤ１、Ｄ２のビルトイン電圧または逆方向耐圧以上の電位差が発生すると、ダイオードＤ１、Ｄ２が導通して、外部端子６に入力された電荷が外部電源電圧ＶＥＸＴまたは接地電位ＶＳＳへ放電される。そのため、内部回路１の入力端８にゲート酸化膜の絶縁耐圧以上の電圧が印加されるのが抑制され、Ｐ型ＭＯＳトランジスタＱｐ４やＮ型ＭＯＳトランジスタＱｎ４の破損が防止される。
【００５７】
本実施形態のＥＳＤ保護回路では、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２が、静電気放電により発生する内部回路１の入力端８と内部電源電圧ＶＰＥＲＩ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端８に印加されると導通する第１の保護素子となる。また、第２の保護回路１５が備えるダイオードＤ２が、静電気放電により発生する内部回路１の入力端８と接地電位ＶＳＳ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端に印加されると導通する第２の保護素子となる。
【００５８】
本実施形態のＥＳＤ保護回路では、第２の保護回路１５が備えるダイオードＤ２（第２の保護素子）のビルトイン電圧（例えば０．４Ｖ）を、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２（第１の保護素子）のしきい値電圧ＶＴｎ２（例えば０．７Ｖに）よりも小さな値に設定する。
【００５９】
すなわち、内部回路１の入力端８に対する負電圧の印加時に、ダイオードＤ２（第２の保護素子）が導通するときの電圧の絶対値が、Ｎ型ＭＯＳトランジスタＱｎ２（第１の保護素子）が導通するときの電圧の絶対値よりも小さくなるように設定する。
【００６０】
これにより、入力信号Ｖｉｎが負電圧（例えば−０．５Ｖ）となっても、Ｎ型ＭＯＳトランジスタＱｎ２よりもダイオードＤ２が先に導通して節点９の電位を（接地電位ＶＳＳ−ダイオードＤ２のビルトイン電圧）まで上昇させる。したがって、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２はオフ状態を維持するため、Ｎ型ＭＯＳトランジスタＱｎ２が導通することによる、内部回路１の節点１０の電圧降下が抑制される。
【００６１】
本実施形態においても、第１の実施の形態と同様に、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２のしきい値電圧ＶＴｎ２は、入力信号Ｖｉｎとして許容できる負電圧の絶対値以上に設定しておくことが望ましい。しかしながら、入力信号Ｖｉｎがしきい値電圧ＶＴｎ２以下の負電圧（例えば、−０．７Ｖ）になっても、本実施形態では、Ｎ型ＭＯＳトランジスタＱｎ２よりも先にダイオードＤ２が導通状態になって節点９の電位を（接地電位ＶＳＳ−ダイオードＤ２のビルトイン電圧）まで上昇させるため、Ｎ型ＭＯＳトランジスタＱｎ２が仮にオンしても僅かな時間で済む。したがって、内部回路１の節点１０の電圧降下は最小限に抑制される。
【００６２】
なお、ダイオードＤ２のビルトイン電圧は、ＰＮ接合部の不純物濃度で決まるため、製造工程数を増やすことなく微調整するのは困難である。したがって、本実施形態では、Ｎ型ＭＯＳトランジスタＱｎ２のしきい値電圧ＶＴｎ２を調整することで、ダイオードＤ２のビルトイン電圧よりも大きいしきい値電圧ＶＴｎ２を得るのが好ましい。
【００６３】
本実施形態のＥＳＤ保護回路によれば、第１の保護回路３及び第２の保護回路５により内部回路１の入力端８に対する静電気放電から保護しつつ、内部回路１の入力端８に負電圧の信号が入力されても、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２よりも先に第２の保護回路５が備えるダイオードＤ２が導通して、内部電源電圧ＶＰＥＲＩが供給されるＮ型ＭＯＳトランジスタＱｎ２が導通するのを抑制するため、Ｎ型ＭＯＳトランジスタＱｎ２が導通することによる、内部電源電圧ＶＰＥＲＩの低下が防止される。
【００６４】
したがって、第１の実施の形態と同様に静電気放電に対する保護機能を備えつつ、負電圧の信号が入力された場合でも半導体装置の動作性能の悪化を防止できる。
（第３の実施の形態）
次に第３の実施の形態のＥＳＤ保護回路について図面を用いて説明する。
【００６５】
図３は第３の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【００６６】
第３の実施の形態のＥＳＤ保護回路は、第２の保護回路２５の構成が第１の実施の形態及び第２の実施の形態と異なっている。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。なお、図３では第１の実施の形態で示した構成要素と同じ構成要素については同一の符号を付与している。
【００６７】
図３に示すように、第３の実施の形態の第２の保護回路２５は、第１の実施の形態と同様に、外部電源電圧ＶＥＸＴが供給される節点にソース電極が接続され、外部端子６へ繋がる節点９にドレイン電極が接続されたＰ型ＭＯＳトランジスタＱｐ１と、節点９にドレイン電極が接続され、接地電位ＶＳＳが供給される節点にソース電極が接続されたＮ型ＭＯＳトランジスタＱｎ１とを備えている。
【００６８】
第３の実施の形態の第２の保護回路２５は、Ｎ型ＭＯＳトランジスタＱｎ１のゲート電極及びＰ型ＭＯＳトランジスタＱｐ１のゲート電極にそれぞれ不図示の制御回路が接続され、外部端子６から信号を出力する際の出力トランジスタとしても動作する。
【００６９】
本実施形態のＥＳＤ保護回路では、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２が、静電気放電により発生する内部回路１の入力端８と内部電源電圧ＶＰＥＲＩ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端８に印加されると導通する第１の保護素子となる。また、第２の保護回路２５が備えるＮ型ＭＯＳトランジスタＱｎ１が、静電気放電により発生する内部回路１の入力端８と接地電位ＶＳＳ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端に印加されると導通する第２の保護素子となる。
【００７０】
本実施形態のＥＳＤ保護回路では、第２の保護回路２５が備えるＮ型ＭＯＳトランジスタＱｎ１（第２の保護素子）のしきい値電圧をＶＴｎ１とし、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２（第１の保護素子）のしきい値電圧をＶＴｎ２としたとき、ＶＴｎ１をＶＴｎ２よりも小さな値に設定する。
【００７１】
すなわち、内部回路１の入力端８に対する負電圧の印加時に、Ｎ型ＭＯＳトランジスタＱｎ１（第２の保護素子）が導通するときの電圧の絶対値が、Ｎ型ＭＯＳトランジスタＱｎ２（第１の保護素子）が導通するときの電圧の絶対値よりも小さくなるように設定する。
【００７２】
このような構成では、第２の保護回路２５が、外部端子６から信号を出力する際の出力トランジスタとして動作すると共に、第１の実施の形態と同様に静電気放電に対するＥＳＤ保護素子としても機能する。すなわち、外部端子６に対して外部から静電気放電が起きると、第２の保護回路２５が備えるＰ型ＭＯＳトランジスタＱｐ１及びＮ型ＭＯＳトランジスタＱｎ１が導通して外部端子６に入力された電荷が外部電源電圧ＶＥＸＴ及び接地電位ＶＳＳへ放電される。そのため、内部回路１の入力端８にゲート酸化膜の絶縁耐圧以上の電圧が印加されるのが抑制され、内部回路１のＰ型ＭＯＳトランジスタＱｐ４やＮ型ＭＯＳトランジスタＱｎ４の破損が防止される。
【００７３】
また、入力信号Ｖｉｎが負電圧となった場合も、Ｎ型ＭＯＳトランジスタＱｎ２よりも第２の保護回路２５が備えるＮ型ＭＯＳトランジスタＱｎ１が先に導通して節点９の電位を接地電位ＶＳＳまで上昇させる。したがって、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２はオフ状態を維持するため、Ｎ型ＭＯＳトランジスタＱｎ２が導通することによる、内部回路１の節点１０の電圧降下が抑制される。
【００７４】
本実施形態のＥＳＤ保護回路は、第１の実施の形態と同様の効果に加えて、第２の保護回路２５が外部端子６から信号を出力する際の出力トランジスタとしても動作する。したがって、本実施形態のＥＳＤ保護回路は、例えば半導体記憶装置が備えるデータやアドレスの入出力端子部にも適用できる。
（第４の実施の形態）
次に第４の実施の形態のＥＳＤ保護回路について図面を用いて説明する。
【００７５】
図４は第４の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【００７６】
第４の実施の形態のＥＳＤ保護回路は、第２の保護回路３５の構成が第１の実施の形態〜第３の実施の形態と異なっている。
【００７７】
さらに、第４の実施の形態のＥＳＤ保護回路では、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ３（第２の保護素子）のしきい値電圧ＶＴｎ３を、Ｎ型ＭＯＳトランジスタＱｎ２（第１の保護素子）のしきい値電圧ＶＴｎ２よりも小さな値に設定する。すなわち、内部回路１の入力端８に対する負電圧の印加時に、Ｎ型ＭＯＳトランジスタＱｎ３（第２の保護素子）が導通するときの電圧の絶対値が、Ｎ型ＭＯＳトランジスタＱｎ２（第１の保護素子）が導通するときの電圧の絶対値よりも小さくなるように設定する。
【００７８】
すなわち、本実施形態のＥＳＤ保護回路では、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ２が、静電気放電により発生する内部回路１の入力端８と内部電源電圧ＶＰＥＲＩ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端８に印加されると導通する第１の保護素子となる。また、第１の保護回路３が備えるＮ型ＭＯＳトランジスタＱｎ３が、静電気放電により発生する内部回路１の入力端８と接地電位ＶＳＳ間の電位差を抑圧すると共に、所定の負電圧が内部回路１の入力端に印加されると導通する第２の保護素子となる。その他の構成は第１の実施の形態と同様であるため、その説明は省略する。なお、図４では第１の実施の形態で示した構成要素と同じ構成要素については同一の符号を付与している。
【００７９】
図４に示すように、第４の実施の形態の第２の保護回路３５は、外部電源電圧ＶＥＸＴが供給される節点と節点９間に接続される第１のクランプ素子１１と、節点９と接地電位ＶＳＳが供給される節点間に接続される第２のクランプ素子１２とを備えている。第１のクランプ素子１１及び第２のクランプ素子１２の回路構成や電気的特性は特に限定されるものではなく、外部端子６に対する静電気放電から保護できればどのようなＥＳＤ保護素子を用いてもよい。例えば、第１のクランプ素子１１及び第２のクランプ素子１２には、図５に示したＭＯＳトランジスタによる回路やダイオードを用いてもよい。
【００８０】
本実施形態のＥＳＤ保護回路では、入力信号Ｖｉｎが負電圧となったとき、上記しきい値電圧ＶＴｎ２及びＶＴｎ３の関係から、Ｎ型ＭＯＳトランジスタＱｎ２よりも先にＮ型ＭＯＳトランジスタＱｎ３が導通状態となり、内部回路１の入力端８の電位を接地電位ＶＳＳまで上昇させる。そのため、Ｎ型ＭＯＳトランジスタＱｎ２はオフ状態を維持するため、Ｎ型ＭＯＳトランジスタＱｎ２が導通することによる、内部回路１の節点１０の電圧降下が抑制される。
【００８１】
すなわち、本実施形態のＥＳＤ保護回路では、第２の保護回路３５が無くても、第１の実施の形態や第２の実施の形態と同様に静電気放電に対する保護機能を備えつつ、負電圧の信号が入力された場合でも半導体装置の動作性能の悪化を防止できる。したがって、第１の実施の形態〜第３の実施の形態で示したＥＳＤ保護回路よりも部品点数を低減できるため、回路面積や消費電力を低減できる。
【００８２】
なお、本実施形態のＥＳＤ保護回路では、上述したように第２の保護回路が無くても本発明の効果が得られるが、第２の保護回路を用いる場合は、上述した第１の実施の形態〜第３の実施の形態で示した構成と組み合わせてもよい。
【図面の簡単な説明】
【００８３】
【図１】第１の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【図２】第２の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【図３】第３の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【図４】第４の実施の形態のＥＳＤ保護回路の構成を示す回路図である。
【図５】従来のＥＳＤ保護回路を備えた半導体装置の構成を示す回路図である。
【符号の説明】
【００８４】
１    内部回路
２    パワーカット回路
３    第１の保護回路
４    保護抵抗素子
５、１５、２５、３５    第２の保護回路
６    外部端子
７    出力端
８    入力端
９、１０    節点
１１、１２    クランプ素子
Ｄ１、Ｄ２    ダイオード
Ｑｎ１〜Ｑｎ４    Ｎ型ＭＯＳトランジスタ
Ｑｐ１、Ｑｐ４    Ｐ型ＭＯＳトランジスタ
【図１】
2009283610.tif 000003
【図２】
2009283610.tif 000004
【図３】
2009283610.tif 000005
【図４】
2009283610.tif 000006
【図５】
2009283610.tif 000007