(57)【要約】【課題】ゲート電極を形成する際に、ゲート絶縁膜に金属原子が注入されることを抑制し、ゲートリーク電流の増加や閾値電圧の不安定化等を防止する。【解決手段】ＭＯＳトランジスタを備える半導体装置の製造方法である。半導体基板１１上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２上に金属原子を複数個含むクラスタのイオン１３を堆積させ、ゲート電極１４の少なくとも最下層を形成する。【選択図】図１
2009302366.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを備える半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させ、ゲート電極の少なくとも最下層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記半導体基板のｐＭＯＳ領域またはｎＭＯＳ領域の一方の領域の少なくとも一部を覆うように、前記ゲート絶縁膜上に第１のマスク材料層を形成する工程と、
前記第１のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第１のゲート電極を形成する工程と、
前記第１のマスク材料層を除去した後、前記半導体基板の前記ｐＭＯＳ領域またはｎＭＯＳ領域の他方の領域の少なくとも一部を覆うように、前記第１のゲート電極上に第２のマスク材料層を形成する工程と、
前記第２のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第２のゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させて導電膜を形成する工程と、
ｐＭＯＳ領域およびｎＭＯＳ領域に応じて前記導電膜に異なる物質を導入し、ｐＭＯＳ用ゲート電極およびｎＭＯＳ用ゲート電極を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の半導体装置の製造方法において、
前記クラスタに含まれる前記金属原子１個当たりの運動エネルギーの最大値が１００ｅＶ未満であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし請求項４のいずれか１項記載の半導体装置の製造方法において、
前記クラスタのイオンを堆積させた後に加熱処理を施し、前記堆積層内の不純物を除去する工程を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路として結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能はＬＳＩ単体の性能と大きく結びついている。ＬＳＩ単体の性能向上は集積度を高めること、すなわち素子の微細化により実現できる。素子の微細化は、例えばＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）であればゲート長の短縮化やソース・ドレイン領域の薄層化により実現することができる。
【０００３】
浅いソース・ドレイン領域を形成する方法としては、低加速イオン注入法が広く用いられている。この方法を適用することによって、０．１μｍ以下の浅いソース・ドレイン領域を形成することができる。しかし、低加速イオン注入法で形成される不純物拡散層はシート抵抗が１００Ω／□以上という高い値になるため、このままでは微細化による高速化が期待できない。そこで、ＬＯＧＩＣ−ＬＳＩのように高速性を要求される半導体デバイスにおいては、ソース・ドレイン・ゲートの抵抗を低減するために、ソース・ドレイン拡散層およびゲート電極（ｎ+またはｐ+多結晶Ｓｉ）の表面に自己整合的に低抵抗のシリサイド膜を形成するサリサイド技術が用いられている。
【０００４】
デュアルゲート構造（同一層内でシリサイド層の下地としてｎ+多結晶Ｓｉとｐ+多結晶Ｓｉを用いた構造）を採用する場合、サリサイド構造は単にゲート電極を低抵抗化するだけでなく、工程の簡略化に有効である。その理由は、ソース・ドレインへの不純物ドーピングの際に、同時にゲート電極を構成する多結晶Ｓｉにドーピングすることが可能であるためである。ただし、Ｗポリサイド等をゲート電極として用いた場合には、ゲート電極の底部の多結晶Ｓｉをｎ+／ｐ+にドーピング分けする工程と、ソース・ドレインをｎ+／ｐ+にドーピング分けする工程とを別のタイミングで行う必要があり、リソグラフィ工程が２回、イオン注入工程が２回、レジスト除去工程が２回増加する。
【０００５】
このような問題を解決するために、ゲート材料に多結晶Ｓｉのような半導体材料ではなく、金属材料を直接ゲート絶縁膜上に設けた、いわゆるメタルゲートが提案されている。メタルゲートは半導体材料を用いた場合に起こる不純物原子の電気的不活性化や不純物のＳｉ基板への拡散による閾値電圧の変動等を抑制することができる。しかし、精密なゲート加工が難しく、またソース・ドレインへのドーピング後の活性化熱工程等の高温工程で薄いゲート絶縁膜との界面が不安定になる等の問題がある。
【０００６】
メタルゲートはゲート空乏化層を薄膜化または無くすのに有効であるが、ＣＭＯＳＦＥＴで低い閾値電圧を得るためには、通常のＳｉチャネル上でｎＭＯＳ用として４.０〜４．１ｅＶ、ｐＭＯＳ用として５．１〜５．２ｅＶの仕事関数の金属を成膜する必要がある。このため、工程数が多くなると共に、ｎＭＯＳまたはｐＭＯＳの片方の金属を剥離することで、ゲート絶縁膜にダメージが生じる等の問題がある。このように、２種類の仕事関数のメタルゲート電極をＣＭＯＳインテグレーションすることは非常に困難である。
【０００７】
さらに、金属膜（メタルゲート）を従来のスパッタ法で成膜すると、スパッタされた金属原子のエネルギー分布が最大で数１００ｅＶ以上になるため、金属原子がゲート絶縁膜に注入されるおそれがある。その結果として、ゲートリーク電流を増加させたり、閾値電圧を不安定にするという問題がある。近年、スパッタ法の中でもＥＣＲ放電を用いて放電部と半導体基板との距離を離し、高エネルギー粒子の衝突を避けることが試みられているが、その場合においても１００ｅＶを超える金属粒子が存在するため、ＳｉＯ２換算の膜厚で１．３ｎｍ以下の極薄のゲート絶縁膜（ＳｉＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＯ２膜等）中に金属原子が注入され、リーク電流を増加させる要因となっている。
【０００８】
なお、特許文献１にはソース・ドレインおよびゲートのシリコン領域上にシリサイドを形成する際に、非シリサイド金属（第１の金属）からなる金属クラスタ層を形成する工程と、金属クラスタ層上にシリサイド化金属（第２の金属）の層を堆積する工程と、第２の金属とシリコン領域とを反応させて金属シリサイドを形成する工程とを含む半導体装置の製造方法が記載されている。ここでは金属クラスタが存在する部位と存在しない部位とを混在させるために、ＣＶＤを適用して金属クラスタを堆積させており、スパッタ時における金属原子当たりのエネルギーについては何等考慮されていない。
【特許文献１】特開２００５−１２３６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ゲート電極を形成する際のゲート絶縁膜への金属原子の注入を抑えることによって、ゲートリーク電流の増加や閾値電圧の不安定化を抑制することを可能にした半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体装置の製造方法は、ＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させ、ゲート電極の少なくとも最下層を形成する工程とを具備することを特徴としている。
【００１１】
本発明の他の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記半導体基板のｐＭＯＳ領域またはｎＭＯＳ領域の一方の領域の少なくとも一部を覆うように、前記ゲート絶縁膜上に第１のマスク材料層を形成する工程と、前記第１のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第１のゲート電極を形成する工程と、前記第１のマスク材料層を除去した後、前記半導体基板の前記ｐＭＯＳ領域またはｎＭＯＳ領域の他方の領域の少なくとも一部を覆うように、前記第１のゲート電極上に第２のマスク材料層を形成する工程と、前記第２のマスク材料層で覆われた部分を含めて前記ゲート絶縁膜上に、複数個の金属原子を含むクラスタのイオンを堆積させ、第２のゲート電極を形成する工程とを具備することを特徴としている。
【００１２】
本発明のさらに他の態様に係る半導体装置の製造方法は、ＣＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に複数個の金属原子を含むクラスタのイオンを堆積させて導電膜を形成する工程と、ｐＭＯＳ領域およびｎＭＯＳ領域に応じて前記導電膜に異なる物質を導入し、ｐＭＯＳ用ゲート電極およびｎＭＯＳ用ゲート電極を形成する工程とを具備することを特徴としている。
【発明の効果】
【００１３】
本発明の態様に係る半導体装置の製造方法によれば、ゲート電極を形成する際のゲート絶縁膜への金属原子の注入が抑制される。従って、ゲートリーク電流の増加や閾値電圧の不安定化を防ぐことができ、ＭＯＳ（ＣＭＯＳを含む）トランジスタを備える半導体装置の信頼性や製造歩留りを向上させることが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための形態について説明する。まず、本発明の半導体装置の製造方法の第１の実施形態について、図１を参照して述べる。第１の実施形態においては、クラスタイオンを用いたゲート電極の基本的な形成工程について述べる。
【００１５】
図１に示すように、Ｓｉ基板１１上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２にはＳｉ酸化物、Ｓｉ窒化酸化物、金属酸化物、金属窒化酸化物、金属Ｓｉ酸化物、金属Ｓｉ窒化酸化物等が適用される。ゲート絶縁膜１２は実効酸化膜厚が１．３ｎｍ以下のＳｉＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＯ２膜等であることが好ましい。このようなゲート絶縁膜１２に、金属原子を複数個、例えば１０個以上含むクラスタのイオン１３を照射する。クラスタイオン１３はゲート絶縁膜１２上を移動しながら堆積する。クラスタイオン１３の堆積によって、ゲート電極１４となる導電膜が形成される。
【００１６】
ゲート電極１４は金属や金属化合物から選ばれる少なくとも１種の導電性材料で構成される。ゲート電極１４に適用される金属化合物としては、導電性を有する金属珪化物、金属窒化物、金属炭化物、金属硼化物、金属ジャーマナイド、金属酸化物等が挙げられる。金属や金属的導電特性を示す金属化合物からなるゲート電極１４は、多結晶Ｓｉやそのサリサイドからなるゲート電極とは区別されることから、メタルゲートと呼ばれるものである。ＣＭＯＳトランジスタを作製する場合には、金属や金属化合物からなる導電性材料の仕事関数に基づいて、ｐＭＯＳ用ゲート材料およびｎＭＯＳ用ゲート材料を選択する。
【００１７】
ｐＭＯＳ用ゲート材料の代表例としては、タングステン（Ｗ）が挙げられる。Ｗ以外にも、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、および炭素（Ｃ）から選ばれる少なくとも１種は、ｐＭＯＳ用の仕事関数が４．６ｅＶ以上のゲート材料として適用することができる。ただし、ｐＭＯＳ用ゲート材料はこれらに限られるものではなく、仕事関数が４．６ｅＶ以上の金属や金属化合物が適用可能である。
【００１８】
ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、イッテルビウム（Ｙｂ）、エルビウム（Ｅｒ）、およびランタン（Ｌａ）から選ばれる少なくとも１種と、炭素（Ｃ）、窒素（Ｎ）、硼素（Ｂ）、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、および酸素（Ｏ）から選ばれる少なくとも１種とを組合せた導電性の金属化合物は、ｎＭＯＳ用の仕事関数が４．６ｅＶ未満のゲート材料として適用することができる。ただし、ｎＭＯＳ用ゲート材料はこれらに限られるものではなく、仕事関数が４．６ｅＶ未満の金属や金属化合物が適用可能である。
【００１９】
例えば、１０個以上のＷ原子を含むクラスタイオン１３は、以下のようにして形成される。まず、１×１０−５Ｐａ程度の高真空中に先端が１ｍｍ以下に加工されたノズルを通し、約１０気圧程度のＨｅで希釈されたＷ（ＣＯ）６ガスを高真空中に放出する。このときに起こる断熱膨張でガス分子が冷却され、１０００個から５０００個のクラスタが形成される。このようなクラスタを低エネルギーの電子や電気陰性度の異なる低エネルギーの原子と衝突させてイオン化してクラスタイオン１３を形成する。
【００２０】
図２はクラスタイオンを用いた成膜装置の一例を示している。図２に示す成膜装置２０は主要構成部として、クラスタイオンの発生部２１とイオンビームの加速部２２と成膜室２３とを具備している。クラスタイオンの発生部２１は、１気圧以上１０気圧未満のガスを導入するガス導入部２４と、ガスの出口を１ｍｍ程度に細く絞ったオリフィス部２５とを有する。オリフィス部２５でクラスタはイオン化される。ガス導入部２４には、金属原子を含む気体を導入する部分２６と、不活性ガスまたはクリーニングガスを導入する部分２７とが構成要素として組み込まれている。
【００２１】
オリフィス部２５でイオン化されたクラスタイオン１３は、イオンビームの加速部２２で静電レンズや磁界レンズ等によりイオンの方向性を調節されながら加速される。加速されたクラスタイオン（イオンビーム）１３は、成膜室２３内のウエハサセプタ２８上に載置された半導体ウエハ２９に照射されて堆積する。ウエハサセプタ２８はイオンビーム１３と垂直方向の面で少なくとも２つの方向（Ｘ方向とＹ方向）に移動可能とされている。図２ではＸ方向しか図示していないが、Ｘ方向とクラスタイオン１３の移動方向とに垂直なＹ方向にも移動可能とされている。成膜する膜厚がウエハ面内で均一になるように、半導体ウエハ２９を移動させながら成膜させることが可能とされている。
【００２２】
成膜室２３は、イオンビーム電流をモニターするファラデーカップ３０と、クリーニングガス導入機構３１とを備える。クラスタイオン（イオンビーム）１３を用いて成膜する場合、クリーニングを行わないと最悪の場合にはウエハ５枚から１０枚くらいで、装置内のパーティクル数が増大し、０．１２μｍ以上のパーティクルの数がウエハ面内で１００個以上になる。これは微細な素子形成に悪影響を与えるため、定期的に装置内のクリーニングを実施することが好ましい。クリーニングガスとしては、ＮＦ３、Ｆ２、ＨＦ、ＳＦ６、ＣｌＦ、ＸｅＦ、ＫｒＦ等を用いることができ、使用する金属や金属化合物の種類に応じて適宜選択する。この実施形態では主としてＮＦ３やＦ２が使用される。
【００２３】
クラスタイオン１３を形成するにあたっては、不活性ガスとしてＨｅに代えてＮｅ、Ａｒ、Ｘｅ等を使用することができる。ただし、Ｎｅ、Ａｒ、Ｘｅを用いた場合に比べてＨｅを使用した場合にはクラスタの質量が小さくなるため、クラスタがビームラインやエンドステーションの壁、構成部品等に衝突した際に、スパッタリング現象により生じるパーティクルの発生数を減少させることができる。Ａｒを用いた場合には、直径３００ｍｍのＳｉウエハ上で検出される０．１２μｍ以上の大きさのパーティクル数が１００個以上であるのに対し、Ｈｅの場合には１０個程度以下まで減少させることができる。
【００２４】
さらに、メタルゲート電極１４の成膜後に、ソース・ドレイン領域への不純物ドーピングおよび活性化熱処理を実施するが、その後においてもＨｅの残存量が問題ないレベル、具体的には１×１０１３ｃｍ−２以下とすることができる。一方、Ｎｅの場合の残存量は１×１０１３ｃｍ−２以上、Ａｒの場合の残存量は１×１０１４ｃｍ−２以上となる。ただし、後述する高純度化熱処理等により不純物量を低減することができる。不活性ガスとしてＨｅを用いた場合にも、高純度化熱処理は有効である。
【００２５】
上記したような条件で形成したクラスタイオン１３中の原子比は、Ｈｅ原子が１０に対してＷ原子が３〜５個、ＣＯが５〜８個程度である。このようなクラスタイオン１３を加速し、ゲート絶縁膜１２を有するＳｉ基板１１に衝突させて堆積させる。この際、Ｓｉ基板１１を１００〜３００℃に加熱することによって、ＣＯやＨｅがＳｉ基板１１上から脱離するため、Ｗを９０％（原子比）以上含むゲート電極１４が得られる。
【００２６】
例えば、１０個以上のＷ原子を含むクラスタイオン１３において、Ｗ原子の運動エネルギーは図３に示すように１個当たりの平均値で１０ｅＶ程度、最大でも２０ｅＶである。金属原子１個当たりの運動エネルギーの最大値は１００ｅＶ未満であることが好ましい。このような運動エネルギーが小さい金属原子を含むクラスタイオン１３を用いて、ゲート電極１４を形成することによって、ゲート絶縁膜１２中への金属原子の注入を抑制することができる。特に、実効酸化膜厚が１．３ｎｍ以下というような極薄のゲート絶縁膜１２中への金属原子の注入が抑制される。従って、金属原子の注入に起因するゲートリーク電流の増加、またＭＯＳＦＥＴの閾値電圧の不安定化を防止することが可能となる。
【００２７】
ここで、図４に従来の一般的なスパッタ法によるスパッタ粒子（金属原子）のエネルギー分布（スパッタ１）とＥＣＲ放電を用いた低電圧スパッタによるスパッタ粒子（金属原子）のエネルギー分布（スパッタ２）とを示す。低電圧スパッタは、ＥＣＲ放電を用いて放電部と半導体基板との距離を離し、高エネルギー粒子の衝突を避ける方法である。従来の低電圧スパッタでも１００ｅＶを超える金属原子が存在するため、極薄のゲート絶縁膜中には金属原子が注入されるおそれが大きい。クラスタイオン１３を用いた成膜方法においては、１個当たりの最大エネルギーが１００ｅＶ以上の金属原子が存在しないため、ゲート絶縁膜１２中への金属原子の注入を抑制することが可能となる。
【００２８】
ゲート電極１４は、複数個の金属原子を含むクラスタイオン１３を用いた成膜方法で所定の膜厚まで形成してもよいし、クラスタイオン１３を用いた成膜方法でゲート電極１４の最下層（ゲート絶縁膜１２と接する部分）のみを形成してもよい。ゲート絶縁膜１２中への金属原子の注入は、ゲート絶縁膜１２と接する層領域（最下層）を形成するときに問題となるため、この層領域を上記成膜方法で形成し、その上に通常のスパッタ法等で所定の膜厚までゲート電極１４を形成してもよい。このように、クラスタイオン１３を用いた成膜方法は、ゲート電極１４の少なくとも最下層の形成に適用される。
【００２９】
ゲート電極１４の成膜後には高純度化のための熱処理を施すことが好ましい。成膜した金属膜や金属化合物膜から不活性ガスや余分な不純物（Ｃ、Ｈ、Ｏ等）を減少させることによって、ゲート電極１４の仕事関数を安定化させることができる。高純度化のための熱処理は、８００℃以上の温度で１０ｍｓｅｃ以下の加熱条件下で行うことが有効である。例えば、ハロゲンランプやフラッシュランプによる加熱、レーザ光の照射等を適用して、ゲート電極１４を形成したＳｉ基板１１をアニール処理することによって、ゲート電極１４を高純度化して仕事関数を安定化させることができる。
【００３０】
Ｓｉ基板１１のアニール処理には、Ｘｅガスを封入したＸｅフラッシュランプ、Ａｒガスを封入したＡｒフラッシュランプ、ＣＯ２ガスを用いた赤外レーザ光、ＧａＡｓ系の半導体を用いた可視光領域のレーザ光、ＡｒＦエキシマレーザやＫｒＦエキシマレーザを用いた紫外レーザ光等が用いられる。これらを用いたアニール処理によれば、不純物原子の存在を１０％（原子比）程度から１％（原子比）以下まで減少させることができる。さらに、加熱条件を最適化することによって、不純物原子量を０．１％以下まで減少させることが可能である。これらによって、ゲート長が３０ｎｍのＭＯＳＦＥＴにおける閾値電圧のバラツキは＋／−５０ｍＶ程度から＋／−１５ｍＶ程度に減少する。
【００３１】
図５にゲート長を変化させた場合のＭＯＳＦＥＴの閾値電圧のバラツキ（ΔＶｔｈ）を示す。Ｒｕ膜はｐＭＯＳＦＥＴ用のゲート電極、ＴａＣ膜はｎＭＯＳＦＥＴ用のゲート電極として形成したものである。図５において、実施例は上述したクラスタイオンを用いた成膜方法を適用して形成したＲｕ膜およびＴａＣ膜を有するＭＯＳＦＥＴの測定結果である。比較例は従来の低電圧スパッタ法（低ダメージスパッタ法）を適用して形成したＲｕ膜およびＴａＣ膜を有するＭＯＳＦＥＴの測定結果である。
【００３２】
図５の実施例において、Ｒｕ膜の成膜にはＲｕ（ＥｔＣｐ）（ＥｔＣｐ：シクロペンタジエニル）とＨｅとの混合ガスを用いた。そして、Ｈｅ原子１０個に対してＲｕ原子が１０個程度のクラスタを形成してＲｕ膜を成膜した。ＴａＣ膜の成膜には、Ｔａ用としてＴａ［Ｎ（Ｃ２Ｈ５ＣＨ３）］５（ＰＥＭＡＴ）を用いると共に、Ｃ用としてＣＨ４またはＣ２Ｈ６を用い、これらをＨｅガスで２〜３倍に希釈した。そして、Ｈｅ原子１０個に対してＴａ原子が５個、Ｃ原子が５個程度のクラスタを形成してＴａＣ膜を成膜した。
【００３３】
比較例のＭＯＳＦＥＴではゲート長が３０ｎｍ以下の領域で閾値電圧のバラツキ（ΔＶｔｈ）が５０ｍＶ以上であるのに対して、実施例のＭＯＳＦＥＴは閾値電圧のバラツキ（ΔＶｔｈ）が１５ｍＶ以下となっており、Ｖｔｈ＝０．２Ｖ＋／−１５ｍＶというバラツキの小さい結果が得られている。その理由は不純物元素が少ないことに加えて、クラスタイオンがＳｉ基板の表面に入射する際に、クラスタイオンの入射角が＋／−５度以内に揃っているため、Ｒｕ膜やＴａＣ膜を構成する結晶粒の面方位が一様に揃うためである。
【００３４】
図６および図７にゲート構造を示す。これらの図において、符号４１はクラスタイオンを用いた成膜方法を適用して形成した金属膜または金属化合物膜、符号４２低抵抗性が要求されるゲート電極用として金属膜または金属化合物膜より抵抗率の小さい金属層である。メタルゲートとしての仕事関数は金属膜または金属化合物膜により決定される。図６はゲート電極をＲＩＥ等で加工し、その後にソース・ドレインを形成する場合のゲート構造を示している。図７はダミーゲートを用いてソース・ドレインを形成し、次いでダミーゲートを除去した後、溝内にゲート電極を成膜する場合の形状を示している。
【００３５】
次に、本発明の半導体装置の製造方法の第２の実施形態について、図８を参照して説明する。第２の実施形態においては、クラスタイオンを用いた成膜方法を適用して、デュアルゲート構造を有するＣＭＯＳＦＥＴを作製する工程について述べる。なお、図１と同一部分には同一符号を付し、その説明を一部省略する。
【００３６】
まず、図８（ａ）に示すように、Ｓｉ基板１１のｎＭＯＳ領域を覆うように、ゲート絶縁膜１２上にフォトレジストマスク５１を形成する。ゲート絶縁膜１２は第１の実施形態と同様な材料で構成されており、例えば実効酸化膜厚が１．３ｎｍ以下のＳｉＯＮ膜、ＨｆＳｉＯＮ膜、ＨｆＯ２膜等が用いられる。フォトレジストマスク５１はｎＭＯＳ領域の少なくとも一部を覆うように設けられる。フォトレジストマスク５１に代えて、Ｓｉ基板１１上から選択的に除去可能なマスク材料を用いてもよい。Ｓｉ基板１１のｐＭＯＳ領域はフォトレジストマスク５１のパターンに基づいて露出している。
【００３７】
次いで、フォトレジストマスク５１で覆われた部分を含めてゲート絶縁膜１２上に、１０個以上のＰｔ原子を含むクラスタイオン（Ｐｔ原子１個当たりの運動エネルギーの平均値＝１０ｅＶ）１３を照射する。ゲート絶縁膜１２上にＰｔ原子を含むクラスタイオン１３を堆積させることによって、膜厚が１０ｎｍ以上のＰｔ膜５２を形成する。この後、フォトレジストマスク５１を例えば硫酸と過酸化水素水との混合液で除去することによって、図８（ｂ）に示すようにｐＭＯＳ領域のみに形成されたＰｔ膜５２を得る。Ｐｔ膜５２はｐＭＯＳ用メタルゲート（第１のゲート電極）の形成に用いられる。
【００３８】
ｎＭＯＳ用メタルゲートの形成については図示を省略したが、ｐＭＯＳ用メタルゲートと同様にして形成される。すなわち、Ｓｉ基板１１のｐＭＯＳ領域の少なくとも一部を覆うように、Ｐｔ膜５２上に（必要に応じてゲート絶縁膜１２上にも）フォトレジストマスクを形成する。その上からＥｒ原子とＮ原子の数が１０個以上のクラスタイオン（Ｅｒ原子１個当たりの運動エネルギーの平均値＝１０ｅＶ）を照射して、膜厚が１０ｎｍ以上のＥｒＮ膜を形成する。そして、フォトレジストマスクを硫酸と過酸化水素水との混合液で除去することによって、ｎＭＯＳ領域のみに形成されたＥｒＮ膜を得る。ＥｒＮ膜はｎＭＯＳ用メタルゲート（第２のゲート電極）の形成に用いられる。
【００３９】
図８（ｂ）はｐＭＯＳ用メタルゲートとしてのＰｔ膜５２しか示していないが、上記したような後工程でｎＭＯＳ用メタルゲートとしてＥｒＮ膜が形成される。すなわち、ゲート絶縁膜１２上のｐＭＯＳ領域のみに形成されたＰｔ膜とｎＭＯＳ領域のみに形成されたＥｒＮ膜とが得られる。この後、Ｐｔ膜およびＥｒＮ膜をゲート電極パターンに加工し、さらに通常のＭＯＳＦＥＴの形成工程を経ることによって、２種類のメタルゲートを有する低閾値電圧のＣＭＯＳトランジスタを作製する。なお、ここではｐＭＯＳ用メタルゲートとしてＰｔ膜、ｎＭＯＳ用メタルゲートとしてＥｒＮ膜を用いたが、これらに限定されるものではなく、第１の実施形態に示した各種材料を適用することができる。
【００４０】
また、ここではｐＭＯＳ用メタルゲートを先に形成する工程を示しているため、ｎＭＯＳ領域を覆うようにフォトレジストマスク（第１のマスク材料層）５１を形成しているが、ｎＭＯＳ用メタルゲートを先に形成してもよい。その場合には、フォトレジストマスク（第１のマスク材料層）５１はｐＭＯＳ領域を覆うように形成される。第１のマスク材料層はｐＭＯＳ領域またはｎＭＯＳ領域の一方の領域を覆うように形成され、第２のマスク材料層はｐＭＯＳ領域またはｎＭＯＳ領域の他方の領域を覆うように形成される。
【００４１】
上述したように、ｐＭＯＳ用およびｎＭＯＳ用のメタルゲートを、クラスタイオンを用いた成膜方法を適用して形成することによって、ゲート絶縁膜中への金属原子の注入を抑制することができる。従って、金属原子の注入に起因するゲートリーク電流の増加、また閾値電圧の不安定化を防ぐことが可能となる。さらに、クラスタイオンはＳｉ基板の表面に入射する際の角度（入射角）が揃っているため、フォトレジストマスクの除去と同時に不要な金属膜等を確実に取り除くことができる。従って、ＣＭＯＳトランジスタの形成精度や製造歩留りを向上させることが可能となる。
【００４２】
従来の成膜技術では図９（ａ）に示すように、半導体基板６１に設けられたゲート絶縁膜６２上にフォトレジストマスク６３を形成し、その上からスパッタ法やＣＶＤ法でＥｒＮ膜６４を成膜した場合、フォトレジストマスク６３の側面にもＥｒＮ膜６４が形成される。このため、硫酸と過酸化水素水との混合液でフォトレジストマスク６３を除去する際に、ＥｒＮ膜６４の堆積量が多い部分、すなわちフォトレジストマスク６３の側壁に堆積したＥｒＮ膜６４が厚い部分は、フォトレジストマスク６３が上記混合液に露出せず、リフトオフが不完全になる。図９（ｂ）はフォトレジストマスク６３のリフトオフが不完全な状態、すなわち不要なＥｒＮ膜６４Ａが残留した状態を示している。
【００４３】
次に、本発明の半導体装置の製造方法の第３の実施形態について、図１０を参照して説明する。第３の実施形態においては、ゲート絶縁膜上にＴｉＮ膜を全面に成膜した後に、ｎＭＯＳ領域とｐＭＯＳ領域とで異なる物質を導入または反応させて、２種類の仕事関数を有するメタルゲートを作製する例について述べる。
【００４４】
まず、図１０（ａ）に示すように、Ｓｉ基板１００の素子分離絶縁膜１０１を介して隣接するｎＭＯＳ領域１０２およびｐＭＯＳ領域１０３上に、例えば膜厚が２〜３ｎｍのＨｆＳｉＯＮ膜やＨｆＯ２膜等からなるゲート絶縁膜１０４を成膜する。さらに、ゲート絶縁膜１０４上に膜厚が３０ｎｍ程度のＴｉＮ膜１０５を成膜する。ＴｉＮ膜１０５は前述した実施形態で示したように、複数個の金属原子（ここではＴｉ原子）を含むクラスタイオンを用いた成膜方法を適用して成膜する。
【００４５】
次に、図１０（ｂ）に示すように、ｎＭＯＳ領域１０２上のＴｉＮ膜１０５が露出するように、ｐＭＯＳ領域１０３上のＴｉＮ膜１０５をマスク１０６で覆う。続いて、ｎＭＯＳ領域１０２上のＴｉＮ膜１０５に面密度で５×１０１５ｃｍ−２以上のＡｌ１０７を２００ｅＶ以下のエネルギーで照射し、ＴｉＮ膜１０５中およびＴｉＮ膜１０５上にＡｌを成膜する。Ａｌの成膜はクラスタイオンを用いた成膜方法を適用して実施する。
【００４６】
マスク１０６を除去した後、図１０（ｃ）に示すように、ｎＭＯＳ領域１０２を覆うマスク１０８を形成する。続いて、クラスタイオンを用いた成膜方法を適用し、仕事関数が４．８ｅＶ以上のＰｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｉｒ等を２００ｅＶ以下のエネルギーで、５×１０１５ｃｍ−２以上の面密度となるように照射し、ｐＭＯＳ領域１０３のＴｉＮ膜１０５中およびＴｉＮ膜１０５上に成膜する。
【００４７】
この後、８００℃以上の温度で加熱処理して、不純物原子をＴｉＮ膜１０５とゲート絶縁膜１０４との界面に偏析させる。加熱処理は処理時間が１０ｍｓｅｃ以下となるように、フラッシュランプ、赤外線レーザ、可視光レーザ、紫外光レーザ等を用いて実施することが好ましい。加熱処理時間（照射時間）が１００ｍｓｅｃ以上になると、ＴｉＮ膜１０５とゲート絶縁膜１０４とが反応し、ゲートリーク電流の増大等を招くおそれがある。
【００４８】
上述したような工程を適用することによって、ｎＭＯＳ領域１０２にはゲート絶縁膜１０４上にＡｌが偏析したＴｉＮゲート１０５Ａが形成され、ｐＭＯＳ領域１０３にはゲート絶縁膜１０４上にＰｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｉｒ等が偏析したＴｉＮゲート１０５Ｂが形成される。さらに、通常のＭＯＳＦＥＴの形成工程を経ることによって、２種類のメタルゲートを有する低閾値電圧のＣＭＯＳトランジスタを作製する。このような場合にも、クラスタイオンを用いた成膜方法を適用することによって、ゲート絶縁膜１０４中への金属原子の注入を抑制することができる。
【００４９】
ｎＭＯＳ用ゲートおよびｐＭＯＳ用ゲートの作製は、例えばゲート絶縁膜上に厚さ１〜５ｎｍのＳｉ膜を形成し、さらにその上に厚さ５〜１０ｎｍ程度のＡｌ膜、Ｐｔ膜、Ｎｉ膜、Ｐｄ膜、Ｉｒ膜等を、クラスタイオンを用いた成膜方法を適用して形成した後、加熱処理を施して金属リッチの合金やシリサイドを形成することによっても実施可能である。例えば、Ａｌ膜をＳｉ膜上に形成した場合にはシリサイドを形成せず、共晶合金になるが、仕事関数はＡｌの仕事関数に近い４．１〜４．２ｅＶの値が得られる。
【００５０】
一方、Ｐｔ、Ｎｉ、Ｐｄ、Ｉｒ等の金属膜は、金属リッチのシリサイドを形成する。この際、Ｓｉパターンがない領域に存在する未反応の金属膜を選択的に酸で除去するため、シリサイドの形成後にシリサイド表層のＳｉを酸化し、厚さ１〜３ｎｍ程度のＳｉＯ２膜を形成することが好ましい。この薄いＳｉ酸化膜が硫酸と過酸化水素水との混合液による選択エッチングの際に保護膜として機能し、Ｓｉパターンがない領域の金属膜を選択的に除去することが可能になる。
【００５１】
なお、本発明の半導体装置の製造方法は上記した実施形態に限定されるものではなく、ゲート絶縁膜とメタルゲート電極とを有するトランジスタを備える各種半導体装置の作製に適用することができる。本発明の製造方法を適用して作製される半導体装置の構造は、本発明の基本構成を満足するものであれば種々に変形が可能であり、それらも本発明に含まれるものである。さらに、実施形態は本発明の技術的思想の範囲内で拡張または変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態におけるメタルゲート電極の形成工程を示す断面図である。
【図２】本発明の実施形態に用いられる成膜装置の構成例を示す図である。
【図３】本発明の実施形態の成膜方法における金属原子のエネルギー分布を示す図である。
【図４】従来の成膜方法における金属原子のエネルギー分布を示す図である。
【図５】本発明の実施例によるＭＯＳＦＥＴのゲート長を変化させた場合の閾値電圧のバラツキを示す図である。
【図６】本発明の実施形態によるメタルゲート電極の構造の一例を示す図である。
【図７】本発明の実施形態によるメタルゲート電極の構造の他の例を示す図である。
【図８】本発明の第２の実施形態におけるメタルゲート電極の形成工程の一部を示す断面図である。
【図９】従来の成膜方法を適用したメタルゲート電極の形成工程の一部を示す断面図である。
【図１０】本発明の第３の実施形態におけるメタルゲート電極の形成工程を示す断面図である。
【符号の説明】
【００５３】
１１，１００…Ｓｉ基板、１２，１０４…ゲート絶縁膜、１３…クラスタイオン、１４…ゲート電極、５１…フォトレジストマスク、５２…ｐＭＯＳ用メタルゲート（Ｐｔ膜）、１０２…ｎＭＯＳ領域、１０３…ｐＭＯＳ領域、１０５…ＴｉＮ膜、１０５Ａ…Ａｌが偏析したＴｉＮゲート、１０５Ｂ…Ｐｔ等が偏析したＴｉＮゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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