(57)【要約】【課題】半導体デバイスのビアの不良率を高精度に予測するモデル、ならびにこの不良率予測モデルに基づく不良率予測工程を有する半導体デバイスの製造方法および不良率予測システムを提供する。【解決手段】ビア不良率予測工程を有する半導体デバイスの製造方法であって、前記ビア不良率予測工程は、複数のビアチェーンＴＥＧの不良率を計測するステップＳ１０１と、前記ビアチェーンＴＥＧのビア間距離と前記不良率との関係に基づいてビア不良率予測モデル関数を算出するステップＳ１０２と、前記半導体デバイスの実際のレイアウトにおいて、各ビアについて最短隣接ビアを決定し、前記各ビアと前記各ビアに対応する前記最短隣接ビアとの間の最短隣接距離を算出するステップＳ１１０と、前記ビア不良率予測モデル関数と前記最短隣接距離とに基づいて前記各ビアの不良率を予測するステップＳ１１５とを有する。【選択図】図１
2009283683.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスのビア層の不良率を予測するビア不良率予測工程を有する半導体デバイスの製造方法であって、
前記ビア不良率予測工程は、
前記半導体デバイスのビアを複数のピッチで配置した複数のビアチェーンＴＥＧの不良率を計測する第１のステップと、
前記ビアチェーンＴＥＧのビア間距離と前記不良率との関係に基づいてビア不良率予測モデル関数を算出する第２のステップと、
前記半導体デバイスの実際のレイアウトにおいて、各ビアについて最も近くに隣接する最短隣接ビアを決定し、前記各ビアと前記各ビアに対応する前記最短隣接ビアとの間の距離である最短隣接距離を算出する第３のステップと、
前記ビア不良率予測モデル関数と前記最短隣接距離とに基づいて前記各ビアの不良率を予測する第４のステップとを有することを特徴とする半導体デバイスの製造方法。
【請求項２】
請求項１に記載の半導体デバイスの製造方法において、
前記ビア不良率予測工程における前記第３のステップと前記第４のステップとの間に、
前記各ビアと前記各ビアに対応する前記最短隣接ビアとが同電位となっている冗長ビアであるか否かを、前記各ビアが埋設される層の上層配線および下層配線と、前記各ビアに対応する前記最短隣接ビアとの位置関係から判定する第５のステップを有し、
前記第４のステップでは、前記ビア不良率予測モデル関数と前記最短隣接距離と前記第５のステップにおける前記冗長ビアの判定結果とに基づいて前記各ビアの不良率を予測することを特徴とする半導体デバイスの製造方法。
【請求項３】
請求項１または２に記載の半導体デバイスの製造方法において、
前記ビア不良率予測工程における前記第３のステップでは、前記半導体デバイスの実際のレイアウトにおいて、前記半導体デバイスの故障診断結果から特定された故障嫌疑ネットに属する前記各ビアについて最も近くに隣接する最短隣接ビアを決定し、前記各ビアと前記各ビアに対応する前記最短隣接ビアとの間の距離である最短隣接距離を算出することを特徴とする半導体デバイスの製造方法。
【請求項４】
半導体デバイスのビア層の不良率を予測するビア不良率予測システムであって、
前記半導体デバイスのビアを複数のピッチで配置した複数のビアチェーンＴＥＧの不良率の結果を入力するＴＥＧ解析結果入力部と、
前記ビアチェーンＴＥＧのビア間距離と前記不良率との関係に基づいてビア不良率予測モデル関数を算出するＴＥＧ不良率モデル推定部と、
前記半導体デバイスの実際のレイアウトにおいて、各ビアについて最も近くに隣接する最短隣接ビアを決定し、前記各ビアと前記各ビアに対応する前記最短隣接ビアとの間の距離である最短隣接距離を算出するレイアウト解析部と、
前記ビア不良率予測モデル関数と前記最短隣接距離とに基づいて前記各ビアの不良率を予測するビア不良率予測演算部とを有することを特徴とするビア不良率予測システム。
【請求項５】
請求項４に記載のビア不良率予測システムにおいて、
前記レイアウト解析部は、前記半導体デバイスの実際のレイアウトにおいて、前記各ビアについて最も近くに隣接する最短隣接ビアを決定し、前記各ビアと前記各ビアに対応する前記最短隣接ビアとの間の距離である最短隣接距離を算出し、さらに、前記各ビアと前記各ビアに対応する前記最短隣接ビアとが同電位となっている冗長ビアであるか否かを、前記各ビアが埋設される層の上層配線および下層配線と、前記各ビアに対応する前記最短隣接ビアとの位置関係から判定するものであり、
前記ビア不良率予測演算部は、前記ビア不良率予測モデル関数と前記最短隣接距離と前記レイアウト解析部における前記冗長ビアの判定結果とに基づいて前記各ビアの不良率を予測するものであることを特徴とするビア不良率予測システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの不良解析技術に関し、特に、半導体デバイスの製造におけるビア形成工程の不良率を予測する方法およびシステムに適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスの高速化と機能多様化の要求に伴い、半導体素子と配線の微細化や高集積化が進んでおり、このような半導体デバイスを欠陥なく製造することが困難となってきている。欠陥低減への効果的な対策を実施するためには、製造工程毎の不良率を予測して、最も歩留りにインパクトのある工程を推定することが重要である。この不良率を予測する手法として、クリティカルエリア解析と呼ばれる手法が一般に用いられている。
【０００３】
また、実際に不良となった半導体デバイスを用いて、この高集積化された半導体デバイスの中から原因となった欠陥箇所を特定し、半導体デバイスの故障メカニズムを推定して原因を取り除くといった改善作業も重要である。欠陥箇所を特定するために、半導体デバイスに入力する信号、すなわちテストパターンと、テストパターン印加時に半導体デバイスから出力されるテスト結果とを解析して不良候補を絞り込むソフトウエア故障診断や、テストパターンを印加しながら発光顕微鏡やＯＢＩＲＣＨ（Optical Beam Induced Resistance CHange）解析装置を用いて半導体デバイスを解析するハードウエアによる故障診断手法が用いられている。
【０００４】
このような半導体デバイスの代表的な不良には、断線、短絡、層間接続不良（コンタクト不良やビア不良のことであり、以後「ビア不良」と総称する）があるが、Ｃｕ配線が主流となった現在では、全体に占めるビア不良の割合が大きくなってきた。これは、異物がビア開口部に障害となって存在するランダム欠陥だけでなく、隣接ビアが少ない疎なビアほど不良率が高くなるといったシステマティック不良の割合が多くなったためである。
【０００５】
ビアの不良率予測モデルおよび解析手法としては、ランダム欠陥の場合、例えば、特開２００６−１９６９０号公報（特許文献１）では、ビアチェーンあたりではなくビア１個あたりの不良率で計算する手法や、前述したクリティカルエリア解析を用いた手法が提案されている。
【０００６】
一方、前述したソフトウエアおよびハードウエアによる半導体デバイスの故障診断手法では、不良箇所を精度良く絞り込めないという問題があった。そこで、例えば、特開２００２−１５６４１８号公報（特許文献２）では、故障診断で得られた不良箇所の候補に対して、クリティカルエリアを用いたマスクレイアウト観点での不良の起こりやすさを判断材料として不良箇所を絞り込む手法が提案されている。
【特許文献１】特開２００６−１９６９０号公報
【特許文献２】特開２００２−１５６４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した特許文献１で提案されている不良率予測モデルはランダム欠陥を対象としたものであり、システマティック不良モデルについては未だ提案されていなかった。また、不良率を正確に予測することが困難であったため、予測した不良率に基づいてビア一つ一つの危険度を把握し、このリスクを解消するための設計を改善する方法も提案されていなかった。
【０００８】
また、特許文献２では、ランダム欠陥による一般的な配線の短絡の起こりやすさを中心とした故障診断手法が開示されているにすぎず、現在の製造プロセスにおいて問題となっているビアのシステマティック不良が含まれていることを想定した故障候補の絞り込みを行う方法は提案されていなかった。従って、従来の方法では、故障候補の絞り込み精度については不十分であると言わざるを得ない状況であった。さらに、実際の製品におけるシステマティック不良箇所が絞り込めない状況であったため、ビア形成工程レシピの改善も進まないといった問題があった。
【０００９】
そこで、本発明の目的は、半導体デバイスのビアの不良率を高精度に予測するモデル、特に、Ｃｕビアの隣接ビア間距離に依存するシステマティック不良率を考慮して不良率を予測するモデル、ならびにこの不良率予測モデルに基づく不良率予測工程を有する半導体デバイスの製造方法およびビア不良率予測システムを提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１１】
本発明の代表的な実施の形態による半導体デバイスの製造方法は、半導体デバイスのビア層の不良率を予測するビア不良率予測工程を有し、前記ビア不良率予測工程は、前記半導体デバイスのビアを複数のピッチで配置した複数のビアチェーンＴＥＧ（Test Element Group）の不良率を計測する第１のステップと、前記ビアチェーンＴＥＧのビア間距離と前記不良率との関係に基づいてビア不良率予測モデル関数を算出する第２のステップと、前記半導体デバイスの実際のレイアウトにおいて、各ビアについて最も近くに隣接する最短隣接ビアを決定し、前記各ビアと前記各ビアに対応する前記最短隣接ビアとの間の距離である最短隣接距離を算出する第３のステップと、前記ビア不良率予測モデル関数と前記最短隣接距離とに基づいて前記各ビアの不良率を予測する第４のステップとを有することを特徴とするものである。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
本発明の代表的な実施の形態によれば、半導体デバイスのビア不良、特にビアのシステマティック不良を速やかに低減することができる。また、設計段階でビア不良、特にビアのシステマティック不良が起こりにくい設計とすることができ、ビア不良に対してロバストな半導体製品を製造することができる。さらに、本発明の代表的な実施の形態によれば、各種の故障診断において故障候補の特定精度を上げることができ、これによって、ビア形成工程の改善といった製造プロセスへの速やかなフィードバックが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
＜実施の形態＞
以下では、半導体デバイスのビア層の不良率を予測する、本発明の一実施の形態であるビア不良率予測システムについて説明する。ビア不良率予測システムのシステム構成等については後述するものとして、まず、本実施の形態のビア不良率予測システムにて実行されるビア不良率予測方法の手順について説明する。本実施の形態におけるビア不良率予測方法は、複数のピッチで配置したビアチェーンＴＥＧ（Test Element Group）の不良率をそれぞれ測定し、ビアチェーンＴＥＧのビア間距離と不良率との関係に基づいてビア不良率予測モデル関数を作成し、半導体デバイスの実際のレイアウトにおける各ビアの最短隣接距離から不良率を予測するものである。
【００１６】
図１は、ビア不良率予測方法の手順全体の概要の例を示すフローチャートである。まず、事前準備の段階であるステップＳ１０１にて、ビアを疎／密の複数種類のピッチで配置した複数のＴＥＧにより、それぞれのビアピッチに対する不良率を計測する。次に、ステップＳ１０２にて、ＴＥＧのビア間距離とステップＳ１０１で計測された不良率との関係に基づいて、不良率の予測モデル関数を指数近似、もしくは累乗近似等を用いて算出する。
【００１７】
次に、不良率予測に必要なデータを入力する段階に入る。まず、ステップＳ１０３にて、レイアウト解析に用いるＣＡＤデータと、その層名称に対して層番号を定義した層名層番対応表とを取得する。次に、ステップＳ１０４にて、複数存在する層名の上下層の関係を記憶させるために、各層の上下接続関係を定義する。
【００１８】
次に、ステップＳ１０５にて、各ビアの最短隣接距離を求めるために、解析対象となるビアを中心として、これを取り囲む検索範囲（Ｌ）を定義する。この検索範囲に配置されたビアと、前記解析対象となるビアとの距離を全て求めるために、ここで検索範囲を入力しておく。検索範囲に存在するビアの個数から１引いた個数分だけ、距離測定が必要となるため、ビアが密に配置された領域では、計算時間の短縮のため検索範囲は狭い方がよいが、ビアが疎に配置された領域では、計算精度向上のため検索範囲はできるだけ広い方がよい。
【００１９】
これ以降、不良率を自動計算する段階に入る。まず、ステップＳ１０６にて、解析対象層の選択を行う。本実施の形態では、拡散層に繋がるコンタクト層も対象としており、例えば、コンタクト層や、メタル第１層と第２層との間のビア第１層、メタル第２層と第３層との間のビア第２層、といったようにビア層の中から解析対象となる一つの層を選択する。
【００２０】
次に、ステップＳ１０７にて、選択されたビア層のうち、解析対象となる一つのビアを選択する。次に、ステップＳ１０８にて、ステップＳ１０７で選択した解析対象ビアとの距離を求めるビアを探索するため、ステップＳ１０５にて定義した検索範囲（Ｌ）内の全てのビアを抽出する。次に、ステップＳ１０９にて、ステップＳ１０７で選択した解析対象ビアと、ステップＳ１０８で抽出した全てのビアとの距離を算出する。このとき、ビア間距離の算出基準点は、ビアの頂点や辺、もしくは、中心点のいずれであってもよい。
【００２１】
次に、ステップＳ１１０にて、ステップＳ１０９で算出した距離に基づいて、最短隣接ビアを選定し、その最短隣接距離を決定する。次に、ステップＳ１１１にて、ステップＳ１０７で選択した解析対象ビアと、ステップＳ１１０にて選定した最短隣接ビアとが、上層配線や下層配線において接続状態にあり、冗長ビアとしての機能を有するかどうかをチェックする。冗長ビアである場合、極端に不良率が低減するため、これを弁別しておく必要がある。以上の結果から、ステップＳ１１２にて、ステップＳ１０７で選択した解析対象ビアの冗長性と最短隣接距離を決定する。
【００２２】
最後に、ステップＳ１１３、およびステップＳ１１４にて、解析対象層内の全てのビアの解析が終了したか否か、および、全ての解析対象層の解析が終了したか否かを判定し、全て終了している場合は、ステップＳ１１５にて、各ビアの不良率を算出し、層毎に不良率を集計する。
【００２３】
次に、上述した図１のビア不良率予測方法の手順の詳細について説明する。まず、図１のフローにおけるステップＳ１０１について詳細に説明する。図２は、ステップＳ１０１で用いる、ビアを疎／密の複数種類のピッチで配置した疎密ビアチェーンＴＥＧの例を示す図である。疎密ビアチェーンＴＥＧは、コンタクトチェーンＴＥＧ、あるいはビアチェーンＴＥＧについて、コンタクト、あるいはビアのピッチを変えて不良率を測定するためのものである（以降、ビアチェーンを対象として説明する）。
【００２４】
図２において、ビアチェーンＴＥＧ２００は、ビア２０１、上層配線２０２、下層配線２０３で構成される。図２では、ビアピッチが最小ピッチ（ａ）の場合（図２（ａ））、最小ピッチの２倍のピッチ（２ａ）の場合（図２（ｂ））、最小ピッチの４倍のピッチ（４ａ）の場合（図２（ｃ））の例について示している。このビアチェーンＴＥＧ２００の両端に一定の電圧を印加し、電流を計測して、基準となる抵抗値を超えたビアチェーンＴＥＧ２００を不良としてカウントし、全体の母数に対する不良のビアチェーンＴＥＧ２００の回路数の比率から不良率を算出する。
【００２５】
なお、図２の例では、デザインルールで規定された最少ピッチから、最少ピッチの２倍、４倍、というようにピッチを定義しているが、例えば、０．５μｍ、１．０μｍ、２．０μｍ、というように実際の寸法でピッチを定義し、この定義した基準に基づいて複数のビアチェーンＴＥＧ２００を設計することも可能である。
【００２６】
次に、図１のフローにおけるステップＳ１０２について詳細に説明する。まず、ＴＥＧのビアピッチが最小ピッチ（ａ）の場合、ポアソンの歩留りモデルを用いると、
Ｙｓｉｎｇｌｅ＝ｅｘｐ（−（λｒ＋λｓ（ａ））×Ｎｓｉｎｇｌｅ）  …式１
のように表せる。ここで、Ｙｓｉｎｇｌｅ、Ｎｓｉｎｇｌｅは、それぞれ、最小ピッチ（ａ）のＴＥＧの歩留りと、ビアの個数を表している。また、λｒは、ビア１個あたりのランダム不良率を表している。また、λｓ（ａ）は、ビアのシステマティックな不良を想定した項で、ビア１個あたりのシステマティック不良率であり、ビア間の隣接距離ａに依存する関数で表されている。式１を変形すると、
λｒ＋λｓ（ａ）＝−ｌｎ（Ｙｓｉｎｇｌｅ）／Ｎｓｉｎｇｌｅ  …式２
のように表せる。
【００２７】
次に、ＴＥＧのビアピッチが最小ピッチの２倍（２ａ）の場合、
Ｙｄｏｕｂｌｅ＝ｅｘｐ（−（λｒ＋λｓ（２ａ））×Ｎｄｏｕｂｌｅ）  …式３
のように表せる。ここで、Ｙｄｏｕｂｌｅ、Ｎｄｏｕｂｌｅは、それぞれ、最小ピッチの２倍（２ａ）のＴＥＧの歩留りと、ビアの個数を表している。式３は、式２と同様に、
λｒ＋λｓ（２ａ）＝−ｌｎ（Ｙｄｏｕｂｌｅ）／Ｎｄｏｕｂｌｅ  …式４
のように変形できる。
【００２８】
以下、ＴＥＧのビアピッチが最小ピッチの４倍（４ａ）の場合も同様に、
Ｙｑｕａｄ＝ｅｘｐ（−（λｒ＋λｓ（４ａ））×Ｎｑｕａｄ）  …式５
のように表せる。ここで、Ｙｑｕａｄ、Ｎｑｕａｄは、それぞれ、最小ピッチの４倍（４ａ）のＴＥＧの歩留りと、ビアの個数を表している。式５は、式２と同様に
λｒ＋λｓ（４ａ）＝−ｌｎ（Ｙｑｕａｄ）／Ｎｑｕａｄ  …式６
のように変形できる。
【００２９】
式２、式４、式６ともに、右辺のビア個数の項はＴＥＧを設計した段階で明らかとなる既知の数であり、また、右辺のＴＥＧの歩留りの項はＴＥＧを実測した段階で明らかとなる既知の数である。一方、左辺については、ビア間距離が０（ゼロ）となることは、物理的に意味をなさないが、極めて小さくなったときにシステマティック不良がほとんど生じないという観点から、
λｒ＋λｓ（０）≒λｒ  …式７
のように表せる。
【００３０】
以上の式２、式４、式６、および式７と、ビアチェーンＴＥＧ２００の測定結果を用いて、λｓ（ｘ）のモデル化を行う手順について、詳細に説明する。図３は、各ビアピッチにおいて測定したビア１個あたりの不良率の例を表す図である。図３に示すように、ビアチェーンＴＥＧ２００の実測結果では、ビア間の距離が大きくなればなるほど、不良率が急激に高くなっていく。このような現象は、ホトリソグラフィーにおける近接効果やエッチングにおける局所的なマイクロローディング効果などに起因すると言われている。
【００３１】
隣接ビア間距離ｘと不良率λ（ｘ）＝λｒ＋λｓ（ｘ）との関係を指数近似した場合、
λ（ｘ）＝λｒ＋（αｘ−１）  …式８
ように表せる。一方、累乗近似した場合は、
λ（ｘ）＝λｒ＋ｘβ  …式９
のように表せる。式８、式９いずれも、ｘ＝０のときの不良率λ（０）、すなわち、Ｙ切片はλｒとなる。このとき、任意の１個のビアについては、歩留りＹ（ｘ）と不良率Ｆ（ｘ）は、
Ｙ（ｘ）＝ｅｘｐ（−λ（ｘ））  …式１０
Ｆ（ｘ）＝１−Ｙ（ｘ）＝１−ｅｘｐ（−λ（ｘ））  …式１１
のように表せる。これにより、システマティック不良を考慮したビア不良率予測モデルが得られる。
【００３２】
次に、図１のフローにおけるステップＳ１０８からステップＳ１１２までの手順について詳細に説明する。図４は、ステップＳ１０７で選択された解析対象ビアについての最短隣接距離を決定する手順の例を説明する図である。
【００３３】
まず、ステップＳ１０８では、図４（ａ）に示すように、解析対象ビア２０１ａの図形中心を中心として、ステップＳ１０５で定義した検索範囲（Ｌ）の領域を定義し、その範囲に存在する隣接ビア２０１ｂを全て抽出する。次に、ステップＳ１０９では、図４（ｂ）に示すように、解析対象ビア２０１ａの図形中心と、隣接ビア２０１ｂの図形中心との距離を全て算出する。次に、ステップＳ１１０では、ステップＳ１０９で算出した複数の距離の中から、最短のビアとその距離を決定する。図４（ｂ）の例では（１）の隣接ビア２０１ｂが最短のビア、すなわち最短隣接ビアとなる。
【００３４】
次に、ステップＳ１１１では、図４（ｃ）に示すように、ステップＳ１１０で決定した最短隣接ビアが冗長ビアかどうかをチェックする。ここでは、解析対象ビア２０１ａを包含する上層配線および下層配線が、同時に最短隣接ビアを包含しているかどうかを確認して判定する。図形の包含関係を確認するには、一般的な図形の外か中かを判定するアルゴリズムを用いることができる。図４（ｃ）の例では、最短隣接ビアが包含されており、冗長ビアとなっている。
【００３５】
最短隣接ビアが冗長ビアでない場合は、式１０、式１１のビア不良率予測モデルを用いることができるが、冗長ビアである場合は、不良率Ｆ’（ｘ）は、
Ｆ’（ｘ）＝（１−Ｙ（ｘ））２  …式１２
のように表され、不良率Ｆ’（ｘ）は圧倒的に小さい値として求められる。
【００３６】
以上の処理を全ての解析対象ビアに対して繰り返し行って、ビア一つ一つの不良率を予測することにより、一定の基準を超えた不良率の高いビアに対しては、冗長化するなど、設計段階で不良、特にシステマティック不良の未然防止対策を施すことができる。なお、メモリ領域のビアは、最小ピッチで繰り返すことが多いため、予め定義して計算を一部省略あるいは簡略化することで、全体の計算時間を短縮することもできる。
【００３７】
次に、本実施の形態のビア不良率予測システムにて実行する、故障診断の結果を用いたビア不良率予測方法、特に、故障診断結果の絞り込みを行う手順について説明する。図５は、故障診断結果を用いてビア不良率を算出するフローチャートである。図１に示すビア不良率予測方法の手順と同じ内容のステップについては、外枠を点線で表記して再度の説明を省略し、以降、外枠が実線のステップについてのみ説明する。
【００３８】
図５のフローでは、入力データとして故障診断結果を用いるため、ステップＳ５０１にて、故障診断の結果得られた故障嫌疑ネット名称を取得する。次に、この故障嫌疑ネット名称のままではＣＡＤ解析が行えないため、ステップＳ５０２にて、故障嫌疑ネットのＣＡＤ図形を特定する。次に、図５のフローでは、図１のフローのように全てのビアについて解析を行う必要がないため、ステップＳ５０３において、解析対象層およびビアを選択し、故障嫌疑ネットに属する層およびビアのみについて解析を行う。
【００３９】
以下、解析対象の各ビアについて、前述した図１のフローと同様の手順で最短隣接距離を決定し、ステップＳ５０４にて、解析対象層および解析対象ビアの解析が全て終了したかどうかをチェックする。故障嫌疑ネットの全てのビアの解析が終了した場合は、各ビアについて不良率を算出し、ステップＳ５０５にて、故障嫌疑ネットごとにビア不良率を集計して処理を終了する。
【００４０】
以上の手順により、本実施の形態のビア不良率予測システムにおいて、故障診断結果を用いて各ネットがどの程度のビア不良を生じる可能性があるかについて推定できるようになるため、故障候補の特定精度を上げることができ、ビア形成工程の改善といった製造プロセスへの速やかなフィードバックが可能となる。また、例えば、不良率の予測結果が想定される不良率を超えた場合に、当該ビアを不良と判定したり断面解析や剥離解析を行ったりなどを可能とする半導体デバイスの不良解析方法、不良解析システムとしても用いることができる。
【００４１】
次に、本実施の形態のビア不良率予測システムのシステム構成について説明する。図６は、本実施の形態のビア不良率予測システムのシステム構成例の概略を示した図である。ビア不良率予測システム６００は、故障診断結果入力部６０１、設計データ入力部６０２、ビア不良率予測条件入力部６０４、ＴＥＧ解析結果入力部６０６等のいくつかの入力部を有する。なお、出力部については図示していない。
【００４２】
故障診断結果入力部６０１は、故障診断ソフト、発光解析装置、ＯＢＩＲＣＨ解析装置などの各種故障診断装置（６３１〜６３３）により行われた故障診断の結果に基づく故障嫌疑ネットなどの情報を格納する故障診断結果データベース６３４から、故障診断結果を読み込む。設計データ入力部６０２は、半導体デバイスの設計データを入力するため、配置配線ツールなどの設計ツール６２１により出力された設計データベース６２２から各種設計データを読み込む。ビア不良率予測条件入力部６０４は、レイアウト解析を行う各種条件を読み込む。
【００４３】
ＴＥＧ解析結果入力部６０６は、ビアチェーンＴＥＧ２００をテスタ／プローバ６１１により計測し、その結果を格納するＴＥＧデータベース６１２からＴＥＧの解析結果を読み込む。読み込んだＴＥＧの解析結果は、ＴＥＧ不良率モデル推定部６０７に送られ、ビア不良率予測モデルを算出するために用いられる。
【００４４】
設計データ入力部６０２およびビア不良率予測条件入力部６０４からの入力データに基づいて、あるいは、必要に応じて故障診断結果入力部６０１からの入力データも併せて、レイアウト解析部６０３にてレイアウト解析を行う。ビア不良率予測演算部６０５では、ＴＥＧ不良率モデル推定部６０７で算出したビア不良率予測モデルと、レイアウト解析部６０３から得られた解析結果とに基づいて解析を行い、ビア不良率を予測する。
【００４５】
次に、本実施の形態のビア不良率予測システムにおける出力結果の画面表示内容について説明する。図７はビア不良率予測結果を表示する際のＧＵＩの例を示した図である。図７（ａ）の画面では、層毎の全体不良率の他に、最大不良率や１個あたりの平均不良率などを表示して、設計品質に問題が無いかどうかを確認できる。また、層毎に上限不良率の値を予め設定しておけば、図７（ｂ）の画面に示すように、上限不良率を超えた故障の起こりやすいハイリスクビアのチップ座標７０１をレイアウト上に図示することで、ハイリスクビアの位置を確認することができる。
【００４６】
図８は、故障診断結果を用いたビア不良率予測結果を表示する際のＧＵＩの例を示した図である。ウエハ上の不良チップにおける全故障嫌疑ネットに対してビア不良率を算出し、これを累積することによって、図８（ａ）の画面に示すように、どのビア工程が不良となりやすい傾向をもっているかを顕在化させることができる。さらに、ビア不良となりやすい工程に対して、図８（ｂ）の画面に示すように、その工程におけるビア不良率の高い順に故障嫌疑ネットを並び替えて表示することも有効である。これにより、不良解析の対象となる故障嫌疑ネットを容易に選定することができる。
【００４７】
また、図８（ｃ）の画面に示すように、ビア不良のチップ内分布や面内分布といったビア不良率マップを可視化することで、ビア不良の傾向を把握し易くなる。なお、通常、故障嫌疑ネットは１個のチップで複数存在するため、単一の不良原因を仮定した場合、図８の例で示したように不良率を累積する際には、故障嫌疑ネットの候補数で不良率を重み付けする必要がある。具体的には、故障嫌疑ネットの候補がｎ候補あった場合、ビア不良率はｎ分の１とする必要がある。
【００４８】
以上に説明したように、本実施の形態のビア不良率予測システムによれば、半導体デバイスのビア層においてシステマティック不良率を考慮して高精度に不良率を予測するモデルを用いるため、半導体デバイスのビア不良、特にビアのシステマティック不良を速やかに低減することができる。また、設計段階でビア不良、特にビアのシステマティック不良が起こりにくい設計とすることができ、ビア不良に対してロバストな半導体製品を製造することができる。さらに、各種の故障診断によって抽出された故障候補の特定精度を上げることができ、これによって、ビア形成工程レシピの改善といった製造プロセスへの速やかなフィードバックが可能となる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５０】
本発明は、半導体デバイスの製造におけるビア形成工程の不良率を予測する方法およびシステム、ならびに、予測した不良率を用いて不良候補の絞り込みを行う不良解析方法およびシステムに利用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態におけるビア不良率予測方法の手順全体の概要の例を示すフローチャートである。
【図２】本発明の一実施の形態におけるビアを疎／密の複数種類のピッチで配置した疎密ビアチェーンＴＥＧの例を示す図である。
【図３】本発明の一実施の形態における各ビアピッチにおいて測定したビア１個あたりの不良率の例を表す図である。
【図４】本発明の一実施の形態における解析対象ビアについての最短隣接距離を決定する手順の例を説明する図である。
【図５】本発明の一実施の形態における故障診断結果を用いてビア不良率を算出するフローチャートである。
【図６】本発明の一実施の形態であるビア不良率予測システムのシステム構成例の概略を示した図である。
【図７】本発明の一実施の形態におけるビア不良率予測結果を表示する際のＧＵＩの例を示した図である。
【図８】本発明の一実施の形態における故障診断結果を用いたビア不良率予測結果を表示する際のＧＵＩの例を示した図である。
【符号の説明】
【００５２】
２００…ビアチェーンＴＥＧ、２０１…ビア、２０２…上層配線、２０３…下層配線、
２０１ａ…解析対象ビア、２０１ｂ…隣接ビア、
６００…ビア不良率予測システム、６０１…故障診断結果入力部、６０２…設計データ入力部、６０３…レイアウト解析部、６０４…ビア不良率予測条件入力部、６０５…ビア不良率予測演算部、６０６…ＴＥＧ解析結果入力部、６０７…ＴＥＧ不良率モデル推定部、６１１…テスタ／プローバ、６１２…ＴＥＧデータベース、６２１…設計ツール、６２２…設計データベース、６３１〜６３３…故障診断装置、６３４…故障診断結果データベース、
７０１…ハイリスクビアのチップ座標。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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