(57)【要約】【課題】静電破壊保護素子を構成するＭＯＳトランジスタが破壊されるのを確実に防止し得る半導体装置を安価に提供する。【解決手段】ゲート電極３２ｃと；第１の外部入出力端子ＶＤＤに電気的に接続された第１導電型の第１の不純物拡散層５０ａと；第１導電型の抵抗層１８ａを介して第２の外部入出力端子Ｓｉｇに電気的に接続された第１導電型の第２の不純物拡散層５０ｂとを有するトランジスタ１４を含む静電破壊保護素子１２を有する半導体装置であって、第１の不純物拡散層５０ａ上及び第２の不純物拡散層５０ｂ上には、それぞれ金属シリサイド層４４ｆ、４４ｇが形成されており、抵抗層は第１導電型のドーパント不純物を導入することにより形成されており、抵抗層の表面に金属シリサイド層が形成されるのを防止するためのマスク層３２ｄが、ゲート電極と同一導電膜により形成されている。【選択図】  図１
2009064796.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置であって、
前記第１の不純物拡散層上及び前記第２の不純物拡散層上には、それぞれ金属シリサイド層が形成されており、
前記抵抗層は、前記半導体基板内に第１導電型のドーパント不純物を導入することにより形成されており、
前記抵抗層上に形成され、前記抵抗層の表面に金属シリサイド層が形成されるのを防止するためのマスク層が、前記ゲート電極と同一導電膜により形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート電極及び前記マスク層は、ポリシリコン層より成る
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記抵抗層内における不純物濃度は、前記第１及び第２の不純物拡散層内における不純物濃度と異なる
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に第１の絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置の製造方法であって、
前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記抵抗層を形成する第１の工程と、
前記半導体基板上に第１の絶縁膜を介してゲート電極を形成するとともに、前記抵抗層上に第２の絶縁膜を介して前記ゲート電極と同一導電膜より成るマスク層を形成する第２の工程と、
前記ゲート電極及び前記マスク層をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の第１の側の前記半導体基板内に前記第１の不純物拡散層を形成し、前記ゲート電極と前記マスク層との間の領域の前記半導体基板内に前記第２の不純物拡散層を形成し、前記マスク層の前記第１の側と反対側の第２の側の前記半導体基板内に第１導電型の第３の不純物拡散層を形成する第３の工程と、
前記第１の不純物拡散層上、前記第２の不純物拡散層上及び前記第３の不純物拡散層上に、金属シリサイド層をそれぞれ形成する第４の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第２の工程では、ゲート電極と前記マスク層とをポリシリコン層により形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に静電破壊保護素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、ＭＯＳトランジスタのソース／ドレイン拡散層の抵抗を低減したり、ゲート電極の配線抵抗を低減するための技術として、ソース／ドレイン拡散層上やゲート電極上に金属シリサイド層を形成するサリサイド技術が提案されている。
【０００３】
また、外部入出力端子に印加されるサージにより半導体集積回路素子が破壊されるのを防止すべく、外部入出力端子と半導体集積回路素子との間には静電破壊保護素子が設けられる。かかる静電破壊保護素子は、ＭＯＳトランジスタ等を用いて構成されている。
【０００４】
しかしながら、サリサイド技術を用いた半導体装置においては、静電破壊保護素子を構成するＭＯＳトランジスタのソース／ドレイン拡散層上にも金属シリサイド層が形成されるため、静電破壊保護素子を構成するＭＯＳトランジスタのソース／ドレイン拡散層においても電気抵抗が著しく低くなる。このため、外部入出力端子にサージが印加された際に、静電破壊保護素子を構成するＭＯＳトランジスタのゲート電極の端部に放電電流が集中し、静電破壊保護素子を構成するＭＯＳトランジスタが破壊されてしまう場合があった。
【０００５】
そこで、静電破壊保護素子を構成するＭＯＳトランジスタのソース／ドレイン拡散層の一部に、金属シリサイド層が形成されない領域を形成することにより、ソース−ドレイン間の電気抵抗を大きくし、静電破壊保護素子を構成するＭＯＳトランジスタに過大なサージ電流が流れるのを防止する技術が提案されている（特許文献３）。
【特許文献１】特開２００１−１５６１０号公報
【特許文献２】特開平８−２７９５９７号公報
【特許文献３】特開２００６−１９５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献３において提案されている技術は、製造工程が増加するため、半導体装置の低コストにおける阻害要因となる。また、提案されている技術においては、金属シリサイド層が形成されていない領域において、十分に大きい電気抵抗を得ることは必ずしも容易ではない。
【０００７】
本発明の目的は、静電破壊保護素子を構成するＭＯＳトランジスタが破壊されるのを確実に防止し得る半導体装置を安価に提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置であって、前記第１の不純物拡散層上及び前記第２の不純物拡散層上には、それぞれ金属シリサイド層が形成されており、前記抵抗層は、前記半導体基板内に第１導電型のドーパント不純物を導入することにより形成されており、前記抵抗層上に形成され、前記抵抗層の表面に金属シリサイド層が形成されるのを防止するためのマスク層が、前記ゲート電極と同一導電膜により形成されていることを特徴とする半導体装置が提供される。
【０００９】
本発明の他の観点によれば、半導体基板上に第１の絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置の製造方法であって、前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記抵抗層を形成する第１の工程と、前記半導体基板上に第１の絶縁膜を介してゲート電極を形成するとともに、前記抵抗層上に第２の絶縁膜を介して前記ゲート電極と同一導電膜より成るマスク層を形成する第２の工程と、前記ゲート電極及び前記マスク層をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の第１の側の前記半導体基板内に前記第１の不純物拡散層を形成し、前記ゲート電極と前記マスク層との間の領域の前記半導体基板内に前記第２の不純物拡散層を形成し、前記マスク層の前記第１の側と反対側の第２の側の前記半導体基板内に第１導電型の第３の不純物拡散層を形成する第３の工程と、前記第１の不純物拡散層上、前記第２の不純物拡散層上及び前記第３の不純物拡散層上に、金属シリサイド層をそれぞれ形成する第４の工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、抵抗層上にマスク層が形成されているため、抵抗層の表面に金属シリサイド層が形成されるのを防止することができる。抵抗層の表面に金属シリサイド層が形成されていないため、比較的大きな電気抵抗を得ることができる。本発明によれば、静電破壊保護素子のＭＯＳトランジスタのソース／ドレイン拡散層上に金属シリサイド層を形成するにもかかわらず、ＭＯＳトランジスタに比較的大きな電気抵抗を接続することができるため、半導体集積回路素子を静電気から保護するための静電破壊保護素子１２に過大な電流が流れるのを防止することができる。しかも、本発明によれば、かかるマスク層がゲート電極と同一導電膜により構成されているため、製造工程を簡略化することができ、ひいては半導体装置の低コスト化を実現することができる。
【００１１】
また、本発明によれば、抵抗層に導入するドーパント不純物の濃度を適宜設定することにより抵抗層の電気抵抗を所望の抵抗値に設定することができる。抵抗層を微細に形成した場合にも電気抵抗を所望の値に設定し得るため、本発明によれば、半導体装置の微細化・高集積化に寄与することができる。
【発明を実施するための最良の形態】
【００１２】
［一実施形態］
本発明の一実施形態による半導体装置及びその製造方法を図１乃至図１３を用いて説明する。
【００１３】
（半導体装置）
まず、本実施形態による半導体装置を図１及び図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置の一部を示す回路図である。
【００１４】
図２に示すように、外部入出力端子１０ａ〜１０ｃには、静電破壊保護素子１２が接続されている。静電破壊保護素子１２は、ＰＭＯＳトランジスタ１４と、ＮＭＯＳトランジスタ１６と、電気抵抗１８ａ、１８ｂとを有している。電源端子（ＶＤＤ端子）１０ａは、ＰＭＯＳトランジスタ１４のドレイン端子及びゲート端子に電気的に接続されている。信号端子は、電気抵抗１８ａを介してＰＭＯＳトランジスタ１４のソース端子に電気的に接続されており、また、電気抵抗１８ｂを介してＮＭＯＳトランジスタ１６のドレイン端子に電気的に接続されている。ＰＭＯＳトランジスタ１４及びＮＭＯＳトランジスタ１６にそれぞれ電気抵抗１８ａ、１８ｂを接続しているのは、外部入出力端子１０ａ〜１０ｃを経由して入力される過大な静電気によりＰＭＯＳトランジスタ１４やＮＭＯＳトランジスタ１６が破壊されるのを防止するためである。グラウンド端子（ＶＳＳ端子）１０ｃは、ＮＭＯＳトランジスタ１６のソース端子及びゲート端子に電気的に接続されている。電気抵抗１８ａ、１８ｂは、後述するように、半導体基板２０内に導入された不純物拡散層より成る抵抗層２８ｃにより構成されている。信号端子（Ｓｉｇ）は、静電破壊保護素子１２を介して半導体集積回路素子に接続されている。半導体集積回路素子は、静電破壊保護素子１２により静電気から保護される。
【００１５】
図１に示すように、半導体基板２０には、素子領域を画定する素子分離領域２２が形成されている。
【００１６】
紙面左側の素子領域２４ａには、互いに離間するようにＰ型ウェル２６ａ、２６ｂが形成されている。
【００１７】
Ｐ型ウェル２６ａとＰ型ウェル２６ｂとの間の領域には、Ｎ型の不純物拡散層より成る抵抗層２８ｃが形成されている。抵抗層２８ｃにおける不純物濃度は、後述する低濃度拡散層３４ａ〜３４ｃや高濃度拡散層３８ａ〜３８ｃにおける不純物濃度とは異なっている。
【００１８】
なお、抵抗層２８ｃにおける不純物濃度を、低濃度拡散層３４ａ〜３４ｃにおける不純物濃度又は高濃度拡散層３８ａ〜３８ｃにおける不純物濃度と等しく設定してもよい。
【００１９】
Ｐ型ウェル２６ａ上には、ゲート絶縁膜３０を介して、例えばポリシリコンより成るゲート電極３２ａが形成されている。
【００２０】
抵抗層２８ｃ上には、ゲート絶縁膜３０を介して、ゲート電極３２ａと同一導電膜より成るマスク層３２ｂが形成されている。かかるマスク層３２ｂは、抵抗層２８ｃの表面に金属シリサイド層が形成されるのを防止するためのバリア層として機能する。
【００２１】
ゲート電極３２ａの両側及びマスク層３２ｂの両側の半導体基板２０内には、ゲート電極３２ａ及びマスク層３２ｂに自己整合的に低濃度拡散層３４ａ〜３４ｃが形成されている。具体的には、ゲート電極３２ａの紙面左側の半導体基板２０内にＮ型の低濃度拡散層３４ａが形成されており、ゲート電極３２ａとマスク層３２ｂとの間の領域の半導体基板２０内にＮ型の低濃度拡散層３４ｂが形成されており、マスク層３２ｂの紙面右側の半導体基板２０内にＮ型の低濃度拡散層３４ｃが形成されている。
【００２２】
ゲート電極３２ａの側壁部分及びマスク層３２ｂの側壁部分には、サイドウォール絶縁膜３６が形成されている。
【００２３】
サイドウォール絶縁膜３６が形成されたゲート電極３２ａの両側、及び、サイドウォール絶縁膜３６が形成されたマスク層３２ｂの両側の半導体基板２０内には、サイドウォール絶縁膜３６に自己整合的に高濃度拡散層３８ａ〜３８ｃが形成されている。具体的には、ゲート電極３２ａの紙面左側の半導体基板２０内にＮ型の高濃度拡散層３８ａが形成されており、ゲート電極３２ａとマスク層３２ｂとの間の領域の半導体基板２０内にＮ型の高濃度拡散層３８ｂが形成されており、マスク層３２ｂの紙面右側の半導体基板２０内にＮ型の高濃度拡散層３８ｃが形成されている。
【００２４】
低濃度拡散層３４ａと高濃度拡散層３８ａとによりソース拡散層４０ａが構成されている。
【００２５】
また、低濃度拡散層３４ｂと高濃度拡散層３８ｂとによりドレイン拡散層４０ｂが形成されている。
【００２６】
こうして、ゲート電極３２ａとソース／ドレイン拡散層４０ａ、４０ｂとを有するＮＭＯＳトランジスタ１６が形成されている。
【００２７】
また、マスク層３２ｂの紙面右側に形成された低濃度拡散層３４ｃと高濃度拡散層３８ｃとによりＮ型の不純物拡散層４０ｃが構成されている。
【００２８】
ソース拡散層４０ａ上、ドレイン拡散層４０ｂ上及び不純物拡散層４０ｃ上には、それぞれ金属シリサイド膜４４ａ〜４４ｃが形成されている。また、ゲート電極３２ａ上及びマスク層３２ｂ上には、金属シリサイド層４４ｄ、４４ｅが形成されている。
【００２９】
抵抗層２８ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層４０ｂと不純物拡散層４０ｃとの間には、比較的大きな電気抵抗１８ｂが形成されている。電気抵抗１８ｂの抵抗値は、抵抗層２８ｃに導入するＮ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。
【００３０】
紙面右側の素子領域２４ｂには、互いに離間するようにＮ型ウェル２８ａ、２８ｂが形成されている。
【００３１】
Ｎ型ウェル２８ａとＮ型ウェル２８ｂとの間の領域には、Ｐ型の不純物拡散層より成る抵抗層２６ｃが形成されている。抵抗層２６ｃにおける不純物濃度は、後述する低濃度拡散層４６ａ〜４６ｃや高濃度拡散層４８ａ〜４８ｃにおける不純物濃度とは異なっている。
【００３２】
なお、抵抗層２６ｃにおける不純物濃度を、低濃度拡散層４６ａ〜４６ｃにおける不純物濃度又は高濃度拡散層４８ａ〜４８ｃにおける不純物濃度と等しく設定してもよい。
【００３３】
Ｎ型ウェル２８ａ上には、ゲート絶縁膜３０を介して、例えばポリシリコンより成るゲート電極３２ｃが形成されている。ゲート電極３２ｃは、ゲート電極３２ａと同一導電膜により構成されている。
【００３４】
抵抗層２６ｃ上には、ゲート絶縁膜３０を介して、ゲート電極３２ｃと同一導電膜より成るマスク層３２ｄが形成されている。かかるマスク層３２ｄは、抵抗層２６ｃの表面に金属シリサイド層が形成されるのを防止するためのバリア層として機能する。
【００３５】
ゲート電極３２ｃの両側及びマスク層３２ｄの両側の半導体基板２０内には、ゲート電極３２ｃ及びマスク層３２ｄに自己整合的に低濃度拡散層４６ａ〜４６ｃが形成されている。具体的には、ゲート電極３２ｃの紙面右の半導体基板２０内にＰ型の低濃度拡散層４６ａが形成されており、ゲート電極３２ｃとマスク層３２ｄとの間の領域の半導体基板２０内にＰ型の低濃度拡散層４６ｂが形成されており、マスク層３２ｄの紙面左側の半導体基板２０内にＰ型の低濃度拡散層４６ｃが形成されている。
【００３６】
ゲート電極３２ｃの側壁部分及びマスク層３２ｄの側壁部分には、サイドウォール絶縁膜３６が形成されている。
【００３７】
サイドウォール絶縁膜３６が形成されたゲート電極３２ｃの両側、及び、サイドウォール絶縁膜３６が形成されたマスク層３２ｄの両側の半導体基板２０内には、サイドウォール絶縁膜３６に自己整合的に高濃度拡散層４８ａ〜４８ｃが形成されている。具体的には、ゲート電極３２ｃの紙面右側の半導体基板２０内にＰ型の高濃度拡散層４８ａが形成されており、ゲート電極３２ｃとマスク層３２ｄとの間の領域の半導体基板２０内にＰ型の高濃度拡散層４８ｂが形成されており、マスク層３２ｄの紙面左側の半導体基板２０内にＰ型の高濃度拡散層４８ｃが形成されている。
【００３８】
低濃度拡散層４６ａと高濃度拡散層４８ｂとによりドレイン拡散層５０ａが構成されている。
【００３９】
また、低濃度拡散層４６ｂと高濃度拡散層４８ｂとによりソース拡散層５０ｂが構成されている。
【００４０】
こうして、ゲート電極３２ｃとソース／ドレイン拡散層５０ａ、５０ｂとを有するＰＭＯＳトランジスタ１４が形成されている。
【００４１】
また、マスク層３２ｄの紙面左側に形成された低濃度拡散層４６ｃと高濃度拡散層４８ｃとによりＰ型の不純物拡散層５０ｃが構成されている。
【００４２】
ドレイン拡散層５０ａ上、ソース拡散層５０ｂ上及び不純物拡散層５０ｃ上には、それぞれ金属シリサイド層４４ｆ〜４４ｈが形成されている。また、ゲート電極３２ｃ上及びマスク層３２ｄ上には、金属シリサイド層４４ｉ、４４ｊが形成されている。
【００４３】
抵抗層２６ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層５０ｂと不純物拡散層５０ｃとの間には、比較的大きな電気抵抗１８ａが形成されている。電気抵抗１８ａの抵抗値は、抵抗層２６ｃに導入するＰ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。
【００４４】
また、半導体基板２０上には、トランジスタ（図示せず）を含む半導体集積回路素子（図示せず）が形成されている。かかるトランジスタのソース／ドレイン拡散層（図示せず）上には、金属シリサイド層（図示せず）が形成されている。
【００４５】
ＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１４等が形成された半導体基板２０上には、層間絶縁膜５２が形成されている。
【００４６】
層間絶縁膜５２には、金属シリサイド層４４ａに達するコンタクトホール５４ａと、金属シリサイド層４４ｃに達するコンタクトホール５４ｂと、金属シリサイド層４４ｄに達するコンタクトホール５４ｃと、金属シリサイド層４４ｆに達するコンタクトホール５４ｄと、金属シリサイド層４４ｈに達するコンタクトホール５４ｅと、金属シリサイド４４ｉに達するコンタクトホール５４ｆとが形成されている。
【００４７】
コンタクトホール５４ａ〜５４ｆ内には、導体プラグ５６ａ〜５６ｆがそれぞれ埋め込まれている。
【００４８】
ＮＭＯＳトランジスタ１６のソース拡散層４０ａ及びゲート電極３２ａは、導体プラグ５６ａ、５６ｃ等を介して、電源端子（ＶＳＳ端子、外部入出力端子）１０ｃに電気的に接続される。
【００４９】
ＰＭＯＳトランジスタ１４のドレイン拡散層４４ｆ及びゲート電極３２ｃは、導体プラグ５６ｄ、５６ｆ等を介して、グラウンド端子（ＶＤＤ端子、外部入出力端子）１０ａに電気的に接続される。
【００５０】
不純物拡散層４０ｃ、５０ｃは、導体プラグ５６ｂ、５６ｅ等を介して、信号端子（Ｓｉｇ端子、外部入出力端子）１０ｂに電気的に接続される。
【００５１】
こうして本実施形態による半導体装置が構成されている。
【００５２】
本実施形態によれば、抵抗層２６ｃ、２８ｃ上にマスク層３２ｂ、３２ｄが形成されているため、抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されるのを防止することができる。抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されていないため、比較的大きな電気抵抗１８ａ、１８ｂを得ることができる。本実施形態によれば、静電破壊保護素子１２のＭＯＳトランジスタ１４、１６のソース／ドレイン拡散層４０ａ〜４０ｃ、５０ａ〜５０ｃ上に金属シリサイド層４４ａ〜４４ｃ、４４ｆ〜４４ｈを形成するにもかかわらず、ＭＯＳトランジスタ１４、１６に比較的大きな電気抵抗１８ａ、１８ｂを接続することができるため、半導体集積回路素子を静電気から保護するための静電破壊保護素子１２に過大な電流が流れるのを防止することができる。しかも、本実施形態によれば、かかるマスク層３２ｂ、３２ｄがゲート電極３２ａ、３２ｃと同一導電膜により構成されているため、製造工程を簡略化することができ、ひいては半導体装置の低コスト化を実現することができる。
【００５３】
また、本実施形態によれば、抵抗層２６ｃ、２８ｃに導入するドーパント不純物の濃度を適宜設定することにより抵抗層２６ｃ、２８ｃの電気抵抗１８ａ、１８ｂを所望の抵抗値に設定することができる。抵抗層２６ｃ、２８ｃを微細に形成した場合にも電気抵抗１８ａ、１８ｂを所望の値に設定し得るため、本実施形態によれば、半導体装置の微細化・高集積化に寄与することができる。
【００５４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３乃至図１３を用いて説明する。図３乃至図１３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００５５】
まず、半導体基板２０に素子領域２４ａ、２４ｂを画定する素子分離領域２２を形成する。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成する。半導体基板２０としては、例えばＰ型のシリコン基板を用いる。
【００５６】
次に、全面に、スピンコート法により、フォトレジスト膜５８を形成する。
【００５７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜５８に開口部６０ａ〜６０ｃを形成する。開口部６０ａはＰ型ウェル２６ａを形成するためのものであり、開口部６０ｂはＰ型ウェル２６ｂを形成するためのものであり、開口部６０ｃはＰ型の抵抗層２６ｃを形成するためのものである。
【００５８】
次に、例えばイオン注入法により、フォトレジスト膜５８をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば３００ｋｅＶとする。ドーズ量は、例えば３．０×１０１３ｃｍ−２とする。これにより、Ｐ型ウェル２６ａとＰ型ウェル２６ｂとＰ型の抵抗層２６ｃとが形成される（図３参照）。この後、フォトレジスト膜５８を剥離する。
【００５９】
次に、全面に、スピンコート法により、フォトレジスト膜６２を形成する。
【００６０】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜６２に開口部６４ａ〜６４ｃを形成する。開口部６４ａはＮ型ウェル２８ａを形成するためのものであり、開口部６４ｂはＮ型ウェル２８ｂを形成するためのものであり、開口部６４ｃはＮ型の抵抗層２８ｃを形成するためのものである。
【００６１】
次に、例えばイオン注入法により、フォトレジスト膜６２をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば６００ｋｅＶとする。ドーズ量は、例えば３．０×１０１３ｃｍ−２とする。これにより、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとＮ型の抵抗層２８ｃとが形成される（図４参照）。この後、フォトレジスト膜６２を剥離する。
【００６２】
次に、例えば熱酸化法により、シリコン酸化膜より成る絶縁膜３０を形成する。かかる絶縁膜３０は、ＭＯＳトランジスタ１４、１６のゲート絶縁膜となるものである。絶縁膜３０の膜厚は、例えば１０ｎｍとする。
【００６３】
次に、全面に、例えばＣＶＤ法により、ポリシリコン膜を形成する。
【００６４】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングする。これにより、ポリシリコンより成るゲート電極３２ａ、３２ｃ及びマスク層３２ｂ、３２ｄが形成される。ゲート電極３２ａはＰ型ウェル２６ａ上にゲート絶縁膜３０を介して形成され、マスク層３２ｂはＮ型の抵抗層２８ｃ上に絶縁膜３０を介して形成され、ゲート電極３２ｃはＮ型ウェル２８ａ上にゲート絶縁膜３０を介して形成され、マスク層３２ｄは絶縁膜３０上にＰ型の抵抗層２６ｃ上に形成されることとなる（図５参照）。
【００６５】
次に、全面に、スピンコート法により、フォトレジスト膜６６を形成する。
【００６６】
次に、フォトリソグラフィ技術を用い、素子領域２４ａを露出する開口部６８をフォトレジスト膜６６に形成する。
【００６７】
次に、例えばイオン注入法により、フォトレジスト膜６６をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば３５ｋｅＶとする。ドーズ量は、例えば１．０×１０１３ｃｍ−２とする。これにより、ゲート電極３２ａの紙面左側の領域における半導体基板２０内にＮ型の低濃度拡散層３４ａが形成され、ゲート電極３２ａとマスク層３２ｂとの間の領域における半導体基板２０内にＮ型の低濃度拡散層３４ｂが形成され、マスク層３２ｂの紙面右側の領域における半導体基板２０内にＮ型の低濃度拡散層３４ｃが形成される（図６参照）。この後、フォトレジスト膜６６を剥離する。
【００６８】
次に、全面に、スピンコート法により、フォトレジスト膜７０を形成する。
【００６９】
次に、フォトリソグラフィ技術を用い、素子領域２４ｂを露出する開口部７２をフォトレジスト膜７０に形成する。
【００７０】
次に、例えばイオン注入法により、フォトレジスト膜７０をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば４．０×１０１３ｃｍ−２とする。これにより、ゲート電極３２ｃの紙面右側の領域における半導体基板２０内にＰ型の低濃度拡散層４６ａが形成され、ゲート電極３２ｃとマスク層３２ｄとの間の領域における半導体基板２０内にＰ型の低濃度拡散層４６ｂが形成され、マスク層３２ｄの紙面左側の領域における半導体基板２０内にＰ型の低濃度拡散層４６ｃが形成される（図７参照）。この後、フォトレジスト膜７０を剥離する。
【００７１】
次に、例えばＣＶＤ法により、膜厚１３０ｎｍのシリコン酸化膜を形成する。
【００７２】
次に、かかるシリコン酸化膜を異方性エッチングする。これにより、ゲート電極３２ａ、３２ｃの側壁部分、及び、マスク層３２ｂ、３２ｄの側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜３６をそれぞれ形成する（図８参照）。
【００７３】
次に、全面に、スピンコート法により、フォトレジスト膜７４を形成する。
【００７４】
次に、フォトリソグラフィ技術を用い、素子領域２４ａを露出する開口部７６をフォトレジスト膜７４に形成する。
【００７５】
次に、例えばイオン注入法により、フォトレジスト膜７４、ゲート電極３２ａ、マスク層３２ｂ及びサイドウォール絶縁膜３６をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばリンを用いる。加速エネルギーは、例えば１０ｋｅＶとする。ドーズ量は、例えば６．０×１０１５ｃｍ−２とする。これにより、サイドウォール絶縁膜３６が形成されたゲート電極３２ａの紙面左側の領域における半導体基板２０内にＮ型の高濃度拡散層３８ａが形成される。また、サイドウォール絶縁膜３６が形成されたゲート電極３２ａとマスク層３２ｂとの間の領域における半導体基板２０内にＮ型の高濃度拡散層３８ｂが形成される。また、サイドウォール絶縁膜３６が形成されたマスク層３２ｂの紙面右側の領域における半導体基板２０内にＮ型の高濃度拡散層３８ｃが形成される（図９参照）。この後、フォトレジスト膜７４を剥離する。
【００７６】
低濃度拡散層３４ａと高濃度拡散層３８ａとによりソース拡散層４０ａが構成される。また、低濃度拡散層３４ｂと高濃度拡散層３８ｂとによりドレイン拡散層４０ｂが構成される。こうして、ゲート電極３２ａとソース／ドレイン拡散層４０ａ、４０ｂとを有するＮＭＯＳトランジスタ１６が形成される。
【００７７】
また、マスク層３２ｂの紙面右側に形成された低濃度拡散層３４ｃと高濃度拡散層３８ｃとによりＮ型の不純物拡散層４０ｃが構成される。
【００７８】
次に、全面に、スピンコート法により、フォトレジスト膜７８を形成する。
【００７９】
次に、フォトリソグラフィ技術を用い、素子領域２４ｂを露出する開口部８０をフォトレジスト膜７８に形成する。
【００８０】
次に、例えばイオン注入法により、フォトレジスト膜７８、ゲート電極３２ｃ、マスク層３２ｄ及びサイドウォール絶縁膜３６をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。イオン注入条件は、例えば以下の通りとする。ドーパント不純物としては、例えばボロンを用いる。加速エネルギーは、例えば５ｋｅＶとする。ドーズ量は、例えば４．０×１０１５ｃｍ−２とする。これにより、ゲート電極３２ｃの紙面右側の領域における半導体基板２０内にＰ型の高濃度拡散層４８ａが形成され、ゲート電極３２ｃとマスク層３２ｄとの間の領域における半導体基板２０内にＰ型の高濃度拡散層４８ｂが形成され、マスク層３２ｄの紙面左側の領域における半導体基板２０内にＰ型の高濃度拡散層４８ｃが形成される（図１０参照）。この後、フォトレジスト膜７８を剥離する。
【００８１】
低濃度拡散層４６ａと高濃度拡散層４８ａとによりドレイン拡散層５０ａが構成される。また、低濃度拡散層４６ｂと高濃度拡散層４８ｂとによりソース拡散層５０ｂが構成される。こうして、ゲート電極３２ｃとソース／ドレイン拡散層５０ａ、５０ｂとを有するＰＭＯＳトランジスタ１４が形成される。
【００８２】
また、マスク層３２ｄの紙面左側に形成された低濃度拡散層４６ｃと高濃度拡散層４６ｃとによりＰ型の不純物拡散層５０ｃが構成される。
【００８３】
次に、全面に、例えばスパッタリング法により、高融点金属膜を形成する。かかる高融点金属膜としては、例えば膜厚１０ｎｍのコバルト膜を形成する（図１１参照）。
【００８４】
次に、熱処理を行うことにより、高融点金属膜とシリコンとを反応させ、金属シリサイド層４４ａ〜４４ｊを形成する。
【００８５】
次に、未反応の高融点金属膜をエッチング除去する。
【００８６】
こうして、ソース拡散層４０ａ上、ドレイン拡散層４０ｂ上及び不純物拡散層４０ｃ上には、それぞれ金属シリサイド層４４ａ〜４４ｃが形成される。また、ゲート電極３２ａ上及びマスク層３２ｂ上に、金属シリサイド層４４ｄ、４４ｅがそれぞれ形成される。
【００８７】
抵抗層２８ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層４０ｂと不純物拡散層４０ｃとの間には、比較的大きな電気抵抗１８ｂが形成された状態となる。なお、電気抵抗１８ｂの抵抗値は、抵抗層２８ｃに導入するＮ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。
【００８８】
ドレイン拡散層５０ａ上、ソース拡散層５０ｂ上及び不純物拡散層５０ｃ上には、それぞれ金属シリサイド層４４ｆ〜４４ｈが形成される。また、ゲート電極３２ｃ上及びマスク層３２ｄ上には、金属シリサイド層４４ｉ、４４ｊがそれぞれ形成される。
【００８９】
抵抗層２６ｃの表面には、金属シリサイド層は存在していない。このため、ドレイン拡散層５０ｂと不純物拡散層５０ｃとの間には、比較的大きな電気抵抗１８ａが形成された状態となる。電気抵抗１８ａの抵抗値は、抵抗層２６ｃに導入するＰ型のドーパント不純物の濃度を適宜設定することにより、所望の値に設定することが可能である。
【００９０】
なお、上述した静電破壊保護素子１２を形成する際には、半導体基板２０上には、トランジスタ（図示せず）を含む半導体集積回路素子（図示せず）も適宜形成される。かかるトランジスタのソース／ドレイン拡散層（図示せず）上には、金属シリサイド層（図示せず）が形成されている。
【００９１】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜より成る層間絶縁膜５２を形成する。
【００９２】
次に、フォトリソグラフィ技術を用い、金属シリサイド層４４ａに達するコンタクトホール５４ａと、金属シリサイド層４４ｃに達するコンタクトホール５４ｂと、金属シリサイド層４４ｄに達するコンタクトホール５４ｃと、金属シリサイド層４４ｆに達するコンタクトホール５４ｄと、金属シリサイド層４４ｈに達するコンタクトホール５４ｅと、金属シリサイド４４ｉに達するコンタクトホール５４ｆとを、層間絶縁膜５２に形成する。
【００９３】
次に、例えばスパッタリング法により、導電膜を形成する。
【００９４】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール５４ａ〜５４ｆ内に、導電膜より成る導体プラグ５６ａ〜５６ｆがそれぞれ埋め込まれる（図１２参照）。
【００９５】
ＮＭＯＳトランジスタ１６のソース拡散層４０ａ及びゲート電極３２ａは、導体プラグ５６ａ、５６ｃ等を介して、電源端子１０ｃ（図２参照）に電気的に接続される。
【００９６】
ＰＭＯＳトランジスタ１４のドレイン拡散層４４ｆ及びゲート電極３２ｃは、導体プラグ５６ｄ、５６ｆ等を介して、グラウンド端子１０ａ（図２参照）に電気的に接続される。
【００９７】
不純物拡散層４０ｃ、５０ｃは、導体プラグ５６ｂ、５６ｅ等を介して、信号端子１０ｂ（図２参照）に電気的に接続される。
【００９８】
こうして本実施形態による半導体装置が製造される。
【００９９】
本実施形態によれば、抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されるのを防止するためのマスク層３２ｂ、３２ｄが、ゲート電極３２ａ、３２ｃと同一導電膜により形成される。このため、本実施形態によれば、抵抗層２６ｃ、２８ｃの表面に金属シリサイド層が形成されるのを防止するためのマスク層をシリコン窒化膜やシリコン酸化膜等により別個に形成する場合と比較して、製造工程を簡略化することができる。このため、本実施形態によれば、半導体装置の低コスト化を実現することができる。
【０１００】
また、本実施形態によれば、抵抗層２６ｃ、２８ｃに導入するドーパント不純物の濃度を適宜設定することにより抵抗層２６ｃ、２８ｃの電気抵抗１８ａ、１８ｂを所望の抵抗値に設定することができる。抵抗層２６ｃ、２８ｃを微細に形成した場合にも電気抵抗１８ａ、１８ｂを所望の値に設定し得るため、本実施形態によれば、半導体装置の微細化・高集積化に寄与することができる。
【０１０１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１０２】
例えば、上記実施形態では、Ｐ型ウェル２６ａ、２６ｂとＰ型の抵抗層２６ｃとを同時に形成する場合を例に説明したが、Ｐ型ウェル２６ａ、２６ｂを形成する工程と別個の工程でＰ型の抵抗層２６ｃを形成してもよい。
【０１０３】
また、上記実施形態では、Ｎ型ウェル２８ａ、２８ｂとＮ型の抵抗層２８ｃとを同時に形成する場合を例に説明したが、Ｎ型ウェル２８ａ、２８ｂを形成する工程と別個の工程でＮ型の抵抗層２８ｃを形成してもよい。
【０１０４】
以上詳述した通り、本発明の特徴をまとめると以下のようになる。
（付記１）
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置であって、
前記第１の不純物拡散層上及び前記第２の不純物拡散層上には、それぞれ金属シリサイド層が形成されており、
前記抵抗層は、前記半導体基板内に第１導電型のドーパント不純物を導入することにより形成されており、
前記抵抗層上に形成され、前記抵抗層の表面に金属シリサイド層が形成されるのを防止するためのマスク層が、前記ゲート電極と同一導電膜により形成されている
ことを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記ゲート電極及び前記マスク層は、ポリシリコン層より成る
ことを特徴とする半導体装置。
（付記３）
付記１又は２記載の半導体装置において、
前記抵抗層内における不純物濃度は、前記第１及び第２の不純物拡散層内における不純物濃度と異なる
ことを特徴とする半導体装置。
（付記４）
半導体基板上に第１の絶縁膜を介して形成されたゲート電極と；前記ゲート電極の一方の側の前記半導体基板内に形成され、第１の外部入出力端子に電気的に接続された第１導電型の第１の不純物拡散層と；前記ゲート電極の他方の側の前記半導体基板内に形成され、第１導電型の抵抗層を介して第２の外部入出力端子に電気的に接続された第１導電型の第２の不純物拡散層とを有するトランジスタを含む静電破壊保護素子を有する半導体装置の製造方法であって、
前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記抵抗層を形成する第１の工程と、
前記半導体基板上に第１の絶縁膜を介してゲート電極を形成するとともに、前記抵抗層上に第２の絶縁膜を介して前記ゲート電極と同一導電膜より成るマスク層を形成する第２の工程と、
前記ゲート電極及び前記マスク層をマスクとして前記半導体基板内にドーパント不純物を導入することにより、前記ゲート電極の第１の側の前記半導体基板内に前記第１の不純物拡散層を形成し、前記ゲート電極と前記マスク層との間の領域の前記半導体基板内に前記第２の不純物拡散層を形成し、前記マスク層の前記第１の側と反対側の第２の側の前記半導体基板内に第１導電型の第３の不純物拡散層を形成する第３の工程と、
前記第１の不純物拡散層上、前記第２の不純物拡散層上及び前記第３の不純物拡散層上に、金属シリサイド層をそれぞれ形成する第４の工程と
を有することを特徴とする半導体装置の製造方法。
（付記５）
付記４記載の半導体装置の製造方法において、
前記第２の工程では、ゲート電極と前記マスク層とをポリシリコン層により形成する
ことを特徴とする半導体装置の製造方法。
（付記６）
付記４又は５記載の半導体装置の製造方法において、
前記抵抗層内における不純物濃度は、前記第１及び前記第２の不純物拡散層内における不純物濃度と異なる
ことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１０５】
【図１】本発明の一実施形態による半導体装置を示す断面図である。
【図２】本発明の一実施形態による半導体装置の一部を示す回路図である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【符号の説明】
【０１０６】
１０ａ〜１０ｃ…外部入出力端子
１２…静電破壊保護素子
１４…ＰＭＯＳトランジスタ
１６…ＮＭＯＳトランジスタ
１８ａ、１８ｂ…電気抵抗
２０…半導体基板
２２…素子分離領域
２４ａ、２４ｂ…素子領域
２６ａ、２６ｂ…Ｐ型ウェル
２６ｃ…Ｐ型の抵抗層
２８ａ、２８ｂ…Ｎ型ウェル
２８ｃ…Ｎ型の抵抗層
３０…絶縁膜
３２ａ、３２ｃ…ゲート電極
３２ｂ、３２ｄ…マスク層
３４ａ〜３４ｃ…低濃度拡散層
３６…サイドウォール絶縁膜
３８ａ〜３８ｃ…高濃度拡散層
４０ａ…ソース拡散層
４０ｂ…ドレイン拡散層
４０ｃ…不純物拡散層
４４ａ〜４４ｊ…金属シリサイド層
４６ａ〜４６ｃ…低濃度拡散層
４８ａ〜４８ｃ…高濃度拡散層
５０ａ…ドレイン拡散層
５０ｂ…ソース拡散層
５０ｃ…不純物拡散層
５２…層間絶縁膜
５４ａ〜５４ｆ…コンタクトホール
５６ａ〜５６ｆ…導体プラグ
【図１】
2009064796.tif 000003
【図２】
2009064796.tif 000004
【図３】
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【図４】
2009064796.tif 000006
【図５】
2009064796.tif 000007
【図６】
2009064796.tif 000008
【図７】
2009064796.tif 000009
【図８】
2009064796.tif 000010
【図９】
2009064796.tif 000011
【図１０】
2009064796.tif 000012
【図１１】
2009064796.tif 000013
【図１２】
2009064796.tif 000014
【図１３】
2009064796.tif 000015