(57)【要約】      （修正有）【課題】所定の設計目標に対して最適化することができるＭｕＧＦＥＴのＥＳＤ保護デバイスの製造方法を提供すること。【解決手段】複数の相互に依存したレイアウトとプロセスパラメータを選択する工程を含み、ＭｕＧＦＥＴのＥＳＤ保護デバイスのフィン幅、ゲート長、フィン数を含み、更に、フィン幅、ゲート長、フィン数に依存する少なくとも１つの他のパラメータのサブセットを含む。この方法は、（ａ）予め決められたＥＳＤの制限に合致するように、採りうる値の複数の組み合わせを選択する工程と、（ｂ）予め決められた関係に基づいて、サブセットのために複数の値を決定する工程と、（ｃ）予め決められた設計ターゲットの観点からサブセットの最適値を決定する工程と、（ｄ）最適値に基づいて、フィン幅、ゲート長、およびフィン数の値を決定する工程と、（ｅ）所定の製造プロセスと、工程（ｄ）で決められた値を用いて、製造する工程と、を含む。【選択図】図９
2009283934.tif 000002
【特許請求の範囲】
【請求項１】
所定の製造プロセスの手段により所定のレイアウトを有するＭｕＧＦＥＴのＥＳＤ保護デバイスを製造する方法であって、
当該方法は、第１のセットは製造プロセスにより固定され、第２のセットは可変である、複数の相互に依存したレイアウトおよびプロセスパラメータを選択する工程を含み、第２のセットは、少なくともＭｕＧＦＥＴのＥＳＤ保護デバイスのフィン幅（Ｗｆｉｎ）、ゲート長（ＬＧ）およびフィン数（Ｎ）を含み、第２のセットは、更に、フィン幅（Ｗｆｉｎ）、ゲート長（ＬＧ）およびフィン数（Ｎ）に依存する少なくとも１つの他のパラメータのサブセットを含み、
当該方法は、
ａ）少なくともフィン幅（Ｗｆｉｎ）、ゲート長（ＬＧ）およびフィン数（Ｎ）の採りうる値の複数の組み合わせを選択する工程であって、それぞれの組み合わせは、ＭｕＧＦＥＴのＥＳＤ保護デバイスのために予め決められたＥＳＤの制限に合致するように選択される工程と、
ｂ）予め決められたフィン幅（Ｗｆｉｎ）、ゲート長（ＬＧ）およびフィン数（Ｎ）との関係に基づいて、少なくとも１つのサブセットの他のパラメータのために、複数の値を決定する工程と、
ｃ）工程ｂ）で決定された複数の値に基づいて、少なくとも１つのサブセットの他のパラメータのために、最適値を決定する工程であって、最適値は、予め決定されたＥＳＤの制限から離れた予め決められた設計ターゲットの観点から決定する工程と、
ｄ）工程ｃ）で決められた最適値に基づいて、フィン幅（Ｗｆｉｎ）、ゲート長（ＬＧ）およびフィン数（Ｎ）の値を決定する工程と、
ｅ）所定の製造プロセスと、工程ｄ）で決められた値を用いて、ＭｕＧＦＥＴのＥＳＤ保護デバイスを製造する工程と、を含むことを特徴とする方法。
【請求項２】
工程ｃ）の最適値は、予め決定されたＥＳＤの制限と、デバイスの可能な他の要求される特性を考慮して、補間により決定される請求項１に記載の方法。
【請求項３】
レイアウトパラメータ：ランディングパッドとゲートとの距離（ＬＳＤ）、フィンを覆うゲート（Ｗｅｘｔ）、およびフィンとフィンの間隔（Ｓ）は、製造プロセスに応じて、第１のセットまたは第２のセットのいずれかに属する請求項１または２に記載の方法。
【請求項４】
レイアウトパラメータ：歪、ウエル注入、選択結晶成長、シリサイドブロッキング、埋め込み酸化物の膜厚は、製造プロセスに応じて、第１のセットまたは第２のセットのいずれかに属する請求項１〜３のいずれか１項に記載の方法。
【請求項５】
第２のセットの可変パラメータは、更に、パラメータ：コンタクト面積（Ｌｃｏｎｔ）およびデバイスの折りたたみファクタ、の１またはそれ以上を含む請求項１〜４のいずれか１項に記載の方法。
【請求項６】
サブセットの少なくとも１つの他のパラメータは、パラメータ：デバイスの全面積、最大電圧、電圧オーバーシュート中の最大電圧、リーク電流、容量、の１またはそれ以上を含む請求項１〜５のいずれか１項に記載の方法。
【請求項７】
ＭｕＧＦＥＴのＥＳＤ保護デバイスは、寄生バイポーラまたは能動ＭＯＳデバイスモードのいずれかを操作するために提供されたＭＯＳクランプである請求項１〜６のいずれか１項に記載の方法。
【請求項８】
ＭＯＳクランプはバイポーラモードで動作するように設計され、
予め決定されたＥＳＤの制限は、所定のリーク特性に合致し、例えばゲート酸化物ブレイクダウン電圧のような所定の最大電圧Ｖｍａｘを越えないように、デバイスが耐えなければならないＥＳＤ歪を含み、
予め決定された設計ターゲットは、ＭＯＳクランプの最小総面積である請求項７に記載の方法。
【請求項９】
ＭＯＳクランプは、ＭＯＳダイオードモードで動作するように設計され、
予め決定されたＥＳＤの制限は、所定のリーク特性に合致し、例えばゲート酸化物ブレイクダウン電圧のような所定の最大電圧Ｖｍａｘを越えないように、デバイスが耐えなければならないＥＳＤ歪を含み、
予め決定された設計ターゲットは、ＭＯＳクランプの最小総面積および最小フィン数である請求項７に記載の方法。
【請求項１０】
ＭｕＧＦＥＴのＥＳＤデバイスはゲートダイオードであり、予め決定された設計ターゲットは最小寄生容量である請求項１〜６のいずれか１項に記載の方法。
【請求項１１】
ＭｕＧＦＥＴのＥＳＤデバイスは、接地ゲートＮＭＯＳのＭｕＧＦＥＴデバイスである請求項１〜６のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭｕＧＦＥＴのＥＳＤ保護デバイスの設計および製造に関する。
【背景技術】
【０００２】
ＦｉｎＦＥＴトランジスタは、短チャネル効果（Short Channel Effect: SCE）の優れた制御性や標準ＣＭＯＳプロセスとの互換性ゆえに、４５ｎｍ以下の技術的小型化について最も広く研究されたマルチゲートアーキテクチャである。Tremouilles らの"Understanding the Optimization of Sub-45nm MuGFET Devices for ESD Applications", ESD 2007, pp 408-415 では、接地ゲートＮＭＯＳのＦｉｎＦＥＴデバイスの様々なＥＳＤデバイスパラメータ（故障電流Ｉｔ２、保持電圧Ｖｈ、オン抵抗Ｒｏｎ、リーク電流、および面積消費）が、異なったレイアウトおよびプロセスパラメータの変数として研究されている。レイアウトおよびプロセスパラメータでは、いくつかは製造プロセスにより固定され、他のいくつかは所望のＥＳＤ性能を見出すためにＥＳＤ設計技術者により選択される。
【０００３】
レイアウトおよびプロセスパラメータの相互依存の観点から、即ち、１つのパラメータの変更が１又はそれ以上の他のパラメータに必ず影響するという事実から、Tremouilles らは、ＦｉｎＦＥＴ技術およびより一般的にＭｕＧＦＥＴ技術のためのＥＳＤ保護の設計が非常に複雑であることを見出した。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Tremouilles et al,"Understanding the Optimization of Sub-45nm MuGFET Devices for ESD Applications", ESD 2007, pp 408-415
【発明の概要】
【０００５】
本発明の目的は、所定の設計目標に対して最適化することができるＭｕＧＦＥＴのＥＳＤ保護デバイスの製造方法を提供することである。
【０００６】
この目的は、第１の請求項の技術的工程を示す方法を用いた発明により達成される。
【０００７】
ここでは、「ＭｕＧＦＥＴ」は、マルチゲート電界効果トランジスタ（multi-gate field-effect transistor）の省略形であり、１つのデバイスに１より多くのゲートを組み込んだＭＯＳＦＥＴをいうものとする。マルチゲートは、マルチゲートの表面が電気的に１つのゲートとして働く１つのゲート電極により制御され、または独立したゲート電極により制御されても良い。独立したゲート電極を用いるマルチゲートデバイスの例は、マルチプル・インディペンデント・ゲート電界効果トランジスタまたはＭＩＧＦＥＴである。ＭｕＧＦＥＴの他の例は、ゲートが複数のフィンにより形成されたＦｉｎＦＥＴである。
【０００８】
本発明は、ＭｕＧＦＥＴのＥＳＤ保護デバイスの製造を意図し、このデバイスは所定の一般的なレイアウトを有し、所定の製造方法の手段により製造される。この方法では、複数の相互に依存するレイアウトとプロセスパラメータが決定され、その第１のセットは製造プロセスにより固定され、第２のセットは可変である。第２のセットは、少なくともＭｕＧＦＥＴのＥＳＤ保護デバイスのフィン幅、ゲート長、およびフィン数を含む。第２のセットは、更に、フィン幅、ゲート長、およびフィン数に依存する少なくとも１つの他のパラメータのサブセット、例えば、全体のデバイス面積、最大電圧、電圧オーバーシュート中の最大電圧、リーク電流、容量等を含んでも良い。
【０００９】
本発明は、以下の工程の手段による、複数の相互に依存するパラメータのための最適のセットを決定する解を提供する。第１に、フィン幅、ゲート長、およびフィン数の複数の組み合わせが選択され、デバイスの所望のＥＳＤ保護性能の観点から決定された予め決められたＥＳＤの制限を考慮する。次に、フィン幅、ゲート長、およびフィン数の予め決められた関係に基づいて、サブセットの他のパラメータのために、複数の値が決定される。それらの複数の値の中で、ＥＳＤの制限の１つではない、設計ターゲットに合致する観点から最適値が決められる。最後に、フィン幅、ゲート長、およびフィン数の値が、サブセットのパラメータのために、最適値に基づいて決定される。
【００１０】
本発明は、また、最適化されるパラメータが最初に決定される効果を有する手法を利用する。即ち、それらの最適値が決定され、その後に、他のパラメータを決定する時にそれらの最適値が課される。換言すれば、最適化されたパラメータは、他のパラメータに対する制限として扱われる。これは、ＭｕＧＦＥＴのＥＳＤ保護デバイスの、相互に依存する全てのプロセスおよびレイアウトパラメータを決定する複雑なプロセスを簡単にできる。
【００１１】
最適化されるパラメータはＥＳＤ保護のために、又は、例えば保護される回路の通常動作中の所望の挙動の観点から、ＥＳＤ保護以外のために、最適化されても良い。もちろん、ＥＳＤ設計技術者は、一般に、保護デバイスが合致しなければならないＥＳＤの制限にのみ直面するわけではない。一般には、ＥＳＤ設計技術者が考慮しなければならず、ＭｕＧＦＥＴ技術の場合に設計プロセスを非常に複雑にする、他のＥＳＤに関連しない要求、特性等が存在する。この複雑な設計プロセスは、本発明により非常に容易になる。
【００１２】
本発明の方法を用いると、ＥＳＤ設計技術は、ＥＳＤ設計技術者が容易に状況に適用でき、ＥＳＤ設計技術者が直面した場合に必要な、明らかで一般的な手続を提示される。設計技術者は、設計が最適化される必要があるパラメータのサブセットを単に選択し、最初にその最適値を決定し、続いてパラメータの残りを決定する。更に、もし設計が変更されて新しいパラメータが導入された場合、設計技術者は、関係の中に新しいパラメータを追加することにより、同じ手続を用いることができる。
【００１３】
本発明の手法を用いると、直感的に考えられるような、より良い結果を得ることができる。例えば、面積を最適化する場合、ＭＯＳダイオードモードの最も良いデバイスは、リークの要求を満足する最大ゲート長の広いフィンのトランジスタと考えるであろう。しかしながら、本手法を適用すると、最適解は異なり、直感的な解に比較して例えば２０％の面積の低減が可能となる。本発明の効果を証明する例が、以下に示される。
【００１４】
本発明の方法の好適な具体例では、予め決められたＥＳＤ制限と、ありうる他の所望のデバイスの特性を考慮しながら、補完（interpolation）により最適値が決定される。
【００１５】
本発明の方法の具体例では、製造プロセスから独立して決定することができる第２のセットのパラメータは、１またはそれ以上の以下のレイアウトパラメータ：コンタクト面積（Ｌｃｏｎｔ）およびデバイスの折りたたみファクタ、を含むことができる。
【００１６】
本発明の方法の具体例では、以下のレイアウトパラメータ：ランディングパッドとゲートとの距離（ＬＳＤ）、フィンを覆うゲート（Ｗｅｘｔ）、およびフィンとフィンの間隔（Ｓ）は、使用される製造プロセスに応じて、第１のセット（製造プロセスで決められる）または第２のセット（製造プロセスから独立）のいずれかに属しても良い。
【００１７】
本発明の方法の具体例では、以下のプロセスパラメータ：歪、ウエル注入、選択結晶成長（ＳＥＧ）、シリサイドブロッキングは、使用される製造プロセスに応じて第１のセット（製造プロセスで決められる）または第２のセット（製造プロセスから独立）のいずれかに属しても良い。
【００１８】
本発明の方法の具体例では、以下のパラメータ：デバイスの総面積、最大電圧、電圧オーバーシュート中の最大電圧、リーク電流、容量は、最適化される少なくとも１つのパラメータのサブセットに属しても良い。
【図面の簡単な説明】
【００１９】
本発明は、以下の記載および添付した図面の手段によりより明確になる。
【００２０】
【図１】本発明により最適化可能な、ＦｉｎＦＥＴデバイスの上面レイアウト図を示す。
【図２】ＭＯＳダイオードモードのＮ型ＦｉｎＦＥＴの異なるゲート長に対するＴＬＰのＩＶカーブを示す。実線（細いフィン）：デバイスはフィン幅が３０ｎｍで４００個が平行になったフィンを有する。点線（広いフィン−プレーナ）：デバイスは１つの広い４０μｍの「シングルフィン」を有する。
【図３】バイポーラモードのＮ型ＦｉｎＦＥＴの異なるゲート長に対するＴＬＰのＩＶカーブを示す。デバイスはフィン幅が３０ｎｍで４００個が平行になったフィンを有する。実効シリコン幅は１２μｍである。
【図４】バイポーラモードのＮ型ＦｉｎＦＥＴの異なるゲート長に対するＨＢＭのＩＶカーブを示す。デバイスはフィン幅が３０ｎｍで４００個が平行になったフィンを有する。実効シリコン幅は１２μｍである。
【図５】ゲート長およびフィン幅の関数としての、実効シリコン幅あたりのバイポーラモードの標準化された故障電流Ｉｔ２（ｍＡ／μｍ）の等高線を示す。
【図６】ゲート長およびフィン幅の関数としての、バイポーラモードの保持電圧Ｖｈ（Ｖ）を示す。
【図７】ゲート長およびフィン幅の関数としての、実効シリコン幅あたりのバイポーラ動作モードの標準化されたオン電流Ｒｏｎ（Ωμｍ）を示す。
【図８】総チャネル幅Ｎ（Ｗｆｉｎ＋２Ｈｆｉｎ）に対して標準化されたリーク電流の対数を示す。短チャネル制御（ＳＣＣ）の式（１）が、式のばらつきを示すために重ねられている。
【図９】使用される所定の例の設計手法の異なる工程を示すブロックダイアグラムを示す。
【図１０】バイポーラモードで、１ｋＶのＨＢＭ、４ＶのＶｍａｘ、および優れた短チャネル制御（ＳＣＣ＞１．４）の課された設計制限にあう最適解（点）の上の増加した面積のパーセンテージを示す。
【図１１】バイポーラモードで、１ｋＶのＨＢＭ、３．４ＶのＶｍａｘ、および優れた短チャネル制御（ＳＣＣ＞１．４）の課された設計制限にあう最適解（点）の上の増加した面積のパーセンテージを示す。
【図１２】ＭＯＳダイオードモードで、Ｎ型ＦｉｎＦＥＴデバイスのゲート長の関数として、標準化された測定されたＩｔ２であり、３０ｎｍフィン幅で４００の平行なフィンからなる狭いフィンのデバイス、および４０μｍフィン幅で１つのフィンからなる広いフィンのデバイスについて示す。
【図１３】ＭＯＳダイオードモードで、７５ｎｍのゲート長を有するＮ型ＦｉｎＦＥＴデバイスのゲート幅の関数として、標準化された測定されたＩｔ２を示す。
【図１４】ＭＯＳダイオードモードで、ゲート長およびフィン幅の関数として、実効シリコン幅あたりのバイポーラモードの標準化された故障電流Ｉｔ２（ｍＡ／μｍ）の等高線を示す。
【図１５】ＭＯＳダイオードモードで、１ｋＶのＨＢＭ、４ＶのＶｍａｘ、および優れた短チャネル制御（ＳＣＣ＞１．４）の課された設計制限にあう最適解（点）の上の増加した面積のパーセンテージを示す。
【図１６】ＭＯＳダイオードモードで、１ｋＶのＨＢＭ、４ＶのＶｍａｘで短チャネル制御の無い（ＳＣＣ＝０．８）課された設計制限にあう最適解（点）の上の増加した面積のパーセンテージを示す。
【図１７】ＭＯＳダイオードモードと比較したゲートダイオードの異なるゲート長に対するＴＬＰのＩＶカーブを示す。デバイスはフィン幅が３０ｎｍで、４００の平行なフィンを有する。２つのダイオードタイプの断面が示される。
【図１８】５５５ｎｍのゲート長を有するゲートダイオードのフィン幅の関数としての、標準化された測定されたＩｔ２を示す。
【図１９】フィン幅の関数としての、実効シリコン幅あたりの標準化されたＩｔ２と寄生容量を示す。導かれたＦＯＭ（Ｉｔ２／Ｃｔｏｔ）は、フィン幅の増加に伴って改良される。符号は、測定データ点を示す。
【図２０】本発明により最適化可能な、折りたたみ要素（folding factor）が２であるＦｉｎＦＥＴデバイスの上面レイアウト図を示す。
【図２１】異なるウエルドーピングレベルの４０μｍ幅フィンＮ型ＦｉｎＦＥＴデバイスのゲート長の関数としての、１Ｖにおける標準化されたリーク電流を示す。
【図２２】異なるウエルドーピングレベルの４０μｍ幅フィンＰ型ＦｉｎＦＥＴデバイスのゲート長の関数としての、１Ｖにおける標準化されたリーク電流を示す。
【図２３】ＳＥＧを用いて、または用いずに処理されたウエハのゲート長の関数としての、バイポーラモードのＮ型ＦｉｎＦＥＴのＴＬＰのＩＶカーブを示す。デバイスはフィン幅が２５ｎｍで、２２５の平行なフィンを有する。
【図２４】ＳＥＧを用いて、または用いずに処理されたウエハのゲート長の関数としての、バイポーラモードのＰ型ＦｉｎＦＥＴのＴＬＰのＩＶカーブを示す。デバイスはフィン幅が２５ｎｍで、２２５の平行なフィンを有する。
【図２５】ｔＣＥＳＬを用いて、または用いないウエハのバイポーラモードのＦｉｎＦＥＴデバイスのゲート長の関数としての、標準化されたＩｔ２を示す。デバイスはフィン幅が３０ｎｍで、４００の平行なフィンを有する。
【図２６】ｔＣＥＳＬを用いて、または用いずに処理されたウエハのゲート長の関数としての、バイポーラモードのＦｉｎＦＥＴデバイスの保持電圧を示す。デバイスはフィン幅が３０ｎｍで、４００の平行なフィンを有する。
【図２７】本発明により最適化可能な、シリサイドブロッキングマスクを含むＦｉｎＦＥＴデバイスの上面レイアウト図を示す。
【図２８】バイポーラモードでシリサイドブロッキングを有し、および有しない、細いフィンおよび広いフィンのＮ型ＦｉｎＦＥＴデバイスのＴＬＰのＩＶカーブを示す。デバイスは３５５ｎｍのゲート長を有する。
【図２９】ＦｉｎＦＥＴデバイスの単純化された２ＤのＴＣＡＤ水平断面（上部）および垂直（底部）を示す。
【図３０】３０ｎｍのＷｆｉｎの１５ｍＡ（１．２５ｍＡ／μｍ）ＴＬＰ電流パルス中の時間の関数としての、最高温度のＴＣＡＤシミュレーションを示す。バイポーラモードのＮＭＯＳデバイスは、７５ｎｍＬｇを有する。
【図３１】３０ｎｍ、７５ｎｍ、１７５ｎｍ、および１μｍの異なるＷｆｉｎの１．２５ｍＡ／μｍＴＬＰ電流パルス中の時間の関数としての、最高温度のＴＣＡＤシミュレーションを示す。全てのＮＭＯＳデバイスはバイポーラモードで動作し、７５ｎｍＬｇを有する。
【図３２】それぞれのＷｆｉｎ変化に対して測定されたＩｔ２にかかる異なるＴＬＰ電流パルス中の、時間の関数としての最高温度のＴＣＡＤシミュレーションを示す。
【図３３】７５ｎｍＬｇのバイポーラモードでのＮＭＯＳデバイスのＴＣＡＤシミュレーションにより予想された、フィン間隔の関数として、ＷｉｎｔｒおよびＷｌａｙｏｕｔに対して標準化されたパーセンテージＩｔ２の改良を示す。
【図３４】６５ｎｍ、４０ｎｍ、および１５ｎｍの異なるＨｆｉｎの０．６４ｍＡ／μｍＴＬＰ電流パルス中の時間の関数としての、最高温度のＴＣＡＤシミュレーションを示す。全てのＮＭＯＳデバイスはバイポーラモードで動作し、７５ｎｍＬｇを有する。
【図３５】Ｉｔ２の予想を可能とする、それぞれの異なるＨｆｉｎの異なるＴＬＰ電流パルス中の時間の関数としての、最高温度のＴＣＡＤシミュレーションを示す。全てのＮＭＯＳデバイスはバイポーラモードで動作し、７５ｎｍＬｇを有する。
【図３６】Ｈｆｉｎの関数としての、水平および垂直２Ｄ−ＴＣＡＤのＩｔ２シミュレーションの比較を示す。水平ＴＣＡＤに比較してＨｆｉｎが減少した場合、より多くの現実の垂直ＴＣＡＤはより高いＩｔ２を与えるが、しかしながら、広いフィンのデバイスに対してのみ有効である。
【図３７】１４５ｎｍおよび１０ｎｍの異なるＴＢＯＸに対する０．６４ｍＡ／μｍおよび１．３８ｍＡ／μｍＴＬＰ電流パルス中の、時間の関数としての、最高温度のＴＣＡＤシミュレーションを示す。全てのＮＭＯＳデバイスは、バイポーラモードで働き、７５ｎｍＬｇを有する。
【図３８】１４５ｎｍＴＢＯＸ（上部）および１０ｎｍＴＢＯＸ（底部）の双方の、０．６４ｍＡ／μｍＴＬＰ中の、８０ｎｓにおいて得られた温度プロファイルを示す。
【発明を実施するための形態】
【００２１】
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００２２】
更に、明細書や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、時間的順序を表す必要はない。用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作することができる。
【００２３】
また、明細書や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作することができる。
【００２４】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されるべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００２５】
以下において、本発明の方法が、ＦｉｎＦＥＴ技術の多くの例により説明される。しかしながら、本発明の方法は、当該技術分野において通常の知識を有する者（当業者）に知られる他のＭｕＧＦＥＴ技術にも適用される。
【００２６】
以下、設計手法は、レイアウトおよびプロセスパラメータの双方の、ＦｉｎＦＥＴゲートダイオードと寄生バイポーラおよび能動ＭＯＳ動作モードの双方におけるＮＭＯＳのＦｉｎＦＥＴデバイスとの電気ＥＳＤデバイスパラメータへの複雑な依存性を考慮して表される。これにより、多くの課された設計の制限の下、所定のＥＳＤ目標（面積消費、寄生容量、リーク電流等）に向けての最適化ができる。ＦｉｎＦＥＴのキロボルトＨＢＭレベルが、全てのＩＣレベルＥＳＣの要求に合うように表される。
【００２７】
Ｉ．イントロダクション
ＥＳＤ設計技術者に取って大きな問題がある。"International Technology Roadmap of Semiconductor (ITRS) 2007"（参考文献１）によれば、トランジスタの物理的なゲート長は、２０１６年に９ｎｍの大きさに到達する。リソグラフィおよびエッチング技術がそれらの寸法を提供できても、バルクＣＭＯＳはトランジスタの小型化に関連する、多くの短チャネル効果（ＳＣＥ）を受けることになる。新しいデバイスが生まれはじめ、そこからマルチゲートＭＯＳＦＥＴが約束されて性能を示す（参考文献２）。実際に、ＩＴＲＳ２００５ロードマップから、平行な経路が最もありそうなシナリオとして予想された。いくつかの会社は、可能な限り、プレーナバルクＣＭＯＳを引き延ばした。他は、完全に空乏化するＳＯＩデバイスおよび／またはマルチゲートデバイスに切り替えた。最終的に、究極のＭＯＳＦＥＴはマルチゲートデバイスであった。それゆえに、そのＥＳＤロバスト性は、それらの進化が急激なＥＳＤ性の低減につながるため、初期の技術開発段階で考慮されることが好ましい。
【００２８】
参考文献３では、接地ゲートＮＭＯＳ（Grounded-Gate-NMOS）ＦｉｎＦＥＴデバイスの異なるＥＳＤデバイスパラメータ（故障電流Ｉｔ２、保持電圧Ｖｈ、オン抵抗Ｒｏｎ、リーク電流、および面積消費）が、デバイス配置とプロセスパラメータの関数として研究された。Ｎ型ＦｉｎＦＥＴでは、標準の接地ゲート構成と、ゲートがドレインに接続されたＭＯＳダイオードモードとが比較された。
【００２９】
幾つかのプロセスの特徴（例えば、歪選択結晶成長（ＳＥＧ）等）が、技術（参考文献４）により課され、一方、幾つかのプロセスの選択が、ＥＳＤ保護デバイス（例えば、シリサイドブロッキング、ウエル注入等）のために具体的に選択される。そのようなプロセセスの選択肢をはずれて、ＥＳＤ設計技術者は、最適のＥＳＤレイアウトおよび設計を見出すためのレイアウトパラメータを選択できる。
【００３０】
プレーナに比較してより複雑なＦｉｎＦＥＴデバイスの配置は、プレーナデバイスに比較して明らかでないような厳密な最適化を行うより高い程度の複雑さが導入されるため、設計手法が必要とされる。
【００３１】
ここでは、一般的な設計手法が、所定のＥＳＤ保護デバイスのレイアウトとプロセスパラメータを、所定の設計目標（面積消費、寄生容量、リーク電流等）に向けての最適化できると共に、ＥＳＤの制限（ＥＳＤロバスト性、リーク電流、最大許容で夏、最大許容電圧オーバーシュート等）のセットに合致するように存在する。
【００３２】
ＩＩ．ＦｉｎＦＥＴ技術
図１では、異なるレイアウトパラメータとともに、ＦｉｎＦＥＴデバイスの可能なレイアウトの上面図が示される。ＦｉｎＦＥＴデバイスは、従来のプレーナデバイスより幾何学的な寸法を有する。ゲート長ＬＧに加えて、フィン幅Ｗｆｉｎ、フィン高さＨｆｉｎ、Ｓ／Ｄコンタクト領域とゲートとの距離ＬＳＤ、Ｓ／Ｄコンタクト領域の大きさＬｃｏｎｔ、２つの隣接するフィンの間の間隔Ｓ、フィンへのゲートのオーバーラップＷｅｘｔ、およびフィンの数Ｎも定義される。Ｗｆｉｎ、ＬＧ、ＬＳＤ、ＬｃｏｎｔおよびＮは、設計者により選択可能である。Ｈｆｉｎ、ＷｅｘｔおよびＳは、この例ではプロセスにより決定される。ＬＧは最小で４５ｎｍ、Ｗｆｉｎは最小で３０ｎｍ、Ｓは１７０ｎｍに固定され、ＬＳＤは最小で１００ｎｍ、Ｌｃｏｎｔは下方に存在する全てのデバイスのためのコンタクトの２つの列に対応するように選択される。
【００３３】
１４５ｎｍの埋め込み酸化膜（ＢＯＸ）の上に６５ｎｍのＳｉ膜厚（Ｈｆｉｎ）を有するＳＯＩウエハ上で、デバイスが処理される。ゲートスタックは、金属ゲート（ＴｉＮ）の上の１００ｎｍのポリシリコン、高誘電率（ｈｉｇｈ−ｋ）の２ｎｍのＨｆＳｉＯＮ層、および１ｎｍの界面酸化物からなる。ＴｉＮゲートはバンドギャップの中央に仕事関数を有し、フィンにドーピングすることなく、ＮＭＯＳとＰＭＯＳで対称な閾値電圧（ＶＴ）を得ることができる。Ｎｉのシリサイド化後、０．８ＧＰａの張力コンタクトエッチストップ層（tensile Contact Etch Stop Layer：ｔＣＥＳＬ）が用いられ、キャリア移動度の改良のために歪を導入する。
【００３４】
ＩＩＩ．ＥＳＤ測定
ＮＭＯＳダイオードモードのＮ型ＦｉｎＦＥＴデバイスの、ゲート長を関数としたＴＬＰのＩＶカーブが図２に示される。バイポーラモードのＴＬＰのＩＶは、簡素化のために図３のように引用文献３により報告され、ゲート長およびフィン幅の、Ｉｔ２、ＶｈおよびＲｏｎへの影響はここに記載される。異なる標準化が、参考文献３に導入された。実効シリコン幅は、Ｎ＊Ｗｆｉｎで定義され、一方、全レイアウトサイズは、フィンとフィンとの間隔Ｓを考慮した。ＴＬＰ測定は、１００ｎｍパルス幅と、２ｎｍの立ち上がり時間で行われた。
【００３５】
ＭＯＳダイオードモード（図２）とバイポーラモード（図３）の、ＮＭＯＳのＦｉｎＦＥＴのＩＶカーブを比較した場合、異なる傾向が見られる。ダイオードモードでは、ＬＧの増加とともにＩｔ２は単調に減少し、一方、バイポーラモードでは最大値まで増加する。ＭＯＳダイオードは、閾値電圧ＶＴに達すると直ぐに、十分な導電となる。狭いフィンデバイスでは、フィンは完全に空乏化され、このためＶＴは単に金属ゲートの仕事関数により定義される。それゆえに、ＬＧのＶＴへの影響は見られない（図２の実線）。短いゲート長の、広いフィン（プレーナ）のデバイス（図２の点線）では、ＳＣＥ制御が無いため、ＶＴロールオフが見られる。ＭＯＳダイオードモードでは、Ｒｏｎは一定ではない。高い電流レベルでの自己加熱のために、ＩＶカーブは直線の挙動から離れ、小さいゲート長では、高い電流レベルにおいてバイポーラ伝導が見られる。
【００３６】
現在まで、比較的小さなデバイスで示されるＴＬＰ測定は、数１００ｍＡの故障電流レベルを表し、これはＩＣレベルのＥＳＤ電流から遠かった。それゆえに、アンペアレンジで小型化のチェックが必要であり、ＴＬＰとＨＢＭの間の相互関係を研究する必要があった。図４は、ＴＬＰを用いて測定されたものと同じ組のデバイスの、観測されたＨＢＭのＩＶカーブを示す。ＨＢＭは、１０Ｖの電圧分解能を用いて、参考文献６に従って行われた。ＨＢＭを用いた場合、ＴＬＰを用いた場合と同じ傾向が見られ、設計手法がＨＢＭの結果の予測のために適用できる。
【００３７】
図１は、異なった平行のブロック中に配置された複数の平行なフィンを含む、バイポーラモードの「大きな」ＮＭＯＳデバイスでの、ＨＭＢ測定結果を示す。３．４ｋＶまでのＨＢＭの結果が、最初にＦｉｎＦＥＴデバイスで得られた。実効シリコン幅で標準化されたＨＢＭ故障電圧（ＶＨＢＭ）は、ＴＬＰのＩｔ２測定で得られたのと同様に、Ｗｆｉｎの増加とともに減少する。
【００３８】
約１．５ｋＶ／Ａの相関比が、ＨＢＭとＴＬＰとの間で測定された。そのような非常に大きなデバイスにおいても、不均一に関する問題は認められず、それらのＦｉｎＦＥＴの全体の小型化が示された。
【００３９】
2009283934.tif 000003
表１：バイポーラモードの「大きな」ＮＭＯＳのＦｉｎＦＥＴデバイスについての測定されたＨＢＭ結果。
【００４０】
ＩＶ．設計手法
このセクションでは、本設計手法を適用する特定の例が示される。方法では、バイポーラまたは能動ＭＯＳモードでの、ＭＯＳクランプ動作の最小面積を見出すのに用いられる。双方の場合、所定のＨＢＭのＥＳＤ歪を保持するとともに、所定のリーク性能に合致し、例えばゲート酸化物のブレイクダウン電圧である所定の最大電圧Ｖｍａｘを越えないことが必要とされる。バイポーラおよびＭＯＳダイオードモードの電気ＥＳＤパラメータの依存性の異なる特性のために、双方のモードは別々のサブセクションで取り扱われる。第３のサブセクションでは、基本的なＥＳＤ保護デバイスの１つであるため、ゲートダイオードについて議論される。
【００４１】
Ａ．バイポーラモード（第１の具体例）
バイポーラモードの、ＮＭＯＳデバイスのための異なるＥＳＤデバイスパラメータへの、ＷｆｉｎおよびＬＧの影響が、表２にまとめられている。「＋」はＥＳＤにおって有利な挙動、「−」は不利な影響を示す。２つの異なる標準化が、参考文献３に示されるように、Ｉｔ２に対して用いられる。実効シリコン幅は、フィンとフィンの間隔（図１のオアらメータＳ）を含まず、総レイアウト幅は含む。
【００４２】
2009283934.tif 000004
表２：バイポーラモードの接地ゲートＮＭＯＳデバイスの、レイアウトパラメータＬＧとＦｆｉｎの関数としての、異なるデバイスパラメータの概要。「＋」はＥＳＤにとって有利、「−」は不利を表す。
【００４３】
（ＬＧとＦｆｉｎを変化させて）得られた測定データに基づいて、Ｉｔ２、Ｖｈ、およびＲｏｎが、三角形を基礎にした（triangle-based）補完法を用いて、全てのＬＧ−Ｗｆｉｎ設計空間について計算される。これにより、所定のＬＧ−Ｗｆｉｎの点に対する、Ｉｔ２、Ｖｈ、およびＲｏｎ値が見積もられる。図５は、ＬＧ−Ｗｆｉｎ設計空間で、実効シリコン幅で標準化されたＩｔ２の等高線を示す。大きなＷｆｉｎにおいて、Ｉｔ２は約２ｍＡ／μｍ周辺で飽和する。
【００４４】
参考文献３に示されるデータに基づく、実効シリコン幅で標準化されたＶｈとＲｏｎの等高線が、図６と図７に示される。
【００４５】
所定のＥＳＤロバスト特性に合致することが必要とされるフィン数Ｎの選択から、設計が始まる。標準化されたＩｔ２グラフ（図５）に基づいて、ＮがそれぞれのＬＧ−Ｗｆｉｎの点に対して計算される。
【００４６】
Ｎを計算するために、リーク特性に合うデバイスの組（特定のＷｆｉｎ−ＬＧの組み合わせ）を選択することから設計は始まる。リークの定量は、次の経験式も基づいて行われる。
【００４７】
2009283934.tif 000005
【００４８】
ここで、短チャネル制御（ＳＣＣ）は、ＬＧ、Ｗｆｉｎおよび等価酸化膜厚（ＥＯＴ）の関数として計算される。ＳＣＣ＞１．４が安全なデバイスと考えられ、１．４≧ＳＣＣ≧１では良好な短チャネル制御を有し、一方、ＳＣＣ＜１のデバイスは強いＳＣＥを被る。この式は、所定の長さＬＧとＷｆｉｎを有するデバイスのリーク挙動を考慮する簡単な方法を提供する。寄生ショットキコンタクトの存在で多くのリーク電流のばらつきが測定されるため、この式が実際の測定データより好まれた（参考文献７）。これらのショットキコンタクトは、ドレインをボディとの接合の過剰シリサイド化（over-silicidation）の結果であり、プロセスが開発中であるために存在する。高すぎる初期リークを有するデバイスは、それゆえに低いＥＳＤロバスト性を有し、今後は考慮されない。選択エピタキシャル成長（ＳＥＧ）を加えることにより、過剰シリサイド化の問題は大幅に低減でき（参考文献８）、結果への影響が拡がらないことが測定された。式（１）の結果は、総チャネル幅Ｎ（Ｗｆｉｎ＋２Ｈｆｉｎ）で標準化されたＳＥＧを有するウエハのリーク電流（Ａ／μｍ）の対数と重ねて、図８に示される。明確な相関関係が観察され、式の有効性が分かる。
【００４９】
第２に、それぞれのＬＧ−Ｗｆｉｎポイントに対して、所定のＥＳＤロバスト性特性に合うために必要とされるフィン数Ｎは、標準化されたＩｔ２グラフを用いて計算される（図５）。
【００５０】
第３の工程では、最大ＥＳＤ電流中のデバイスでの電圧降下（Ｖｄｒｏｐ）は、次の式を用いて計算される。
【００５１】
2009283934.tif 000006
【００５２】
ここで、Ｒｔｏｔは、デバイスの全抵抗を示す。Ｖｄｒｏｐは適用される最大許容電圧Ｖｍａｘより低くなければならず、フィン数Ｎは、必要であればＲｔｏｔを低減するために増やすことができる。同様に、最大瞬間電圧オーバーシュートに第２の制限を課することで、保護デバイスのトリガー速度は、同様に最適化に含まれてよい。
【００５３】
第４の工程では、全ての必要なデバイスは次のように計算される。
【００５４】
2009283934.tif 000007
【００５５】
設計空間で最も狭い面積のデバイスは、所定の構造の最適解により選択される。
【００５６】
手法の方法ブロックダイアグラムが、異なった工程が要約されたこの特定の例の図９に示される。
【００５７】
また、ソース領域およびドレイン領域を共有してトランジスタを折りたたむことで、全体の面積の低減が可能となる。そのようなデバイスの例は図２０に示され、フィンガ数＝折りたたみファクタ＝２で、フィンガあたりのフィン数＝６で、フィンの総数＝６＊２＝１２である。ＥＳＤ動作パラメータ、例えばＩｔ２およびＲｏｎへの、折りたたみの影響が研究される。Ｉｔ２およびＲｏｎは、折りたたまれた構造の金属ワイヤの制約および／または蓄積熱により、影響される。このように、折りたたみファクタは、設計手法に容易に含まれる追加のレイアウトパラメータになる。
【００５８】
例として、設計手法は、ＥＳＤ容量が１ｋＶＨＢＭ、ＥＳＤ中のＶｍａｘが４Ｖ、低リーク電流（即ちＳＣＣ＞１．４）のＧＧＮＭＯＳの、最小面積解の決定に使用できる。必要とされる面積は、ＨＢＭとＴＬＰとの間の相互関係ファクタ１．５ｋＶ／Ａを考慮したＬＧ−Ｗｆｉｎ設計空間中のそれぞれの点について、式（３）を用いて計算される。最適解は、最小必要面積を備えた、ＬＧ−Ｗｆｉｎ設計空間中の点である。
【００５９】
図１０は、最適解を越える全ＬＧ−Ｗｆｉｎ設計空間に対する面積増加の比率であり、これは点で表され、消費面積２９６μｍ２に対応して３９５ｎｍのＬＧと２００ｎｍのＷｆｉｎを有する。最適値からＬＧまたはＷｆｉｎが離れると、必要な面積が急激に増加することがわかる。リーク電流限界のために小さなＬＧの解は存在せず、高い電圧降下のために大きなＬＧの解は存在しない。
【００６０】
共用される電圧が、例えば４Ｖから３．４Ｖに減少した場合、必要なＶｈの低下により、最適解はより低いＬＧ（１６５ｎｍ）までシフトする。この結果、図１１に示すように、ＳＣＣのためにＷｆｉｎ（１００ｎｍ）は低減されなければならない。この解は、リーク電流限界により制限され、４０％、即ち４１７μｍ２の面積消費の増加となる。
【００６１】
Ｂ．ＭＯＳダイオードモード（第２の具体例）
ダイオードモードのＮＭＯＳ（ゲートに接続されたドレイン対ソース）の、ＬＧのＩｔ２への影響が、図２と図１２に、狭フィンと広いフィンについて示される。ＮＭＯＳデバイスはアクティブモードで動作するため、総チャネル幅を考慮するために、追加の標準化が追加される。ＬＧの増加に伴って、Ｉｔ２は単調に減少する。広いフィンのデバイスに対して、全ての３つの標準化が、概ね同じ値となる。
【００６２】
フィン幅の関数としてＩｔ２が表された図１３に示すように、狭いフィンのデバイスは、広いフィンのデバイスより面積効果が少ない。バイポーラモードと同様に、ＭＯＳダイオードモードの狭いフィンのデバイスは、広いフィンのデバイスより良好なフィンの冷却のために、実効シリコン幅あたり、より高いＩｔ２を有する。実効シリコン幅で標準化されたＩｔ２の等高線が、図１４に示される。
【００６３】
ＶＴは、ＬＧとＷｆｉｎの大きき依存し、図２から分かるように、その値は、狭いフィンのデバイスに対して約０．５Ｖである。これに対して、広いフィンのデバイスでは、ＶＴは短いゲート幅で減少し、これによりそれらのデバイスはＳＣＥの制御性が低く、使用できない。非線形の電流挙動のため（図２）、ダイオードモードのＲｏｎの外挿（Ｒｏｎ−ｅｘｔｒａｃｔｉｏｎ）は、バイポーラモードより困難である。存在する手法では、物理的に直線のＲｏｎが、ＶＴとＶｔ２の間で外挿され、Ｉｔ２の電流レベルにおける正しいＶｔ２値を得る。より複雑な関数は同様に実施できる。表３は、異なる依存性のまとめである。
【００６４】
2009283934.tif 000008
表３：ＭＯＳダイオードモードのＮＭＯＳデバイスの、レイアウトパラメータＬＧとＦｆｉｎの関数としての、異なるデバイスパラメータの概要。「＋」はＥＳＤにとって有利、「−」は不利を表す。
【００６５】
アクティブのクランプＭＯＳＦＥＴを研究するために、図２のＴＬＰのＩＶカーブは、自己加熱のオンセットの点までに制限される。これは、新しいＩｔ２値および対応する外挿されたＲｏｎを生じ、手法において使用される。
【００６６】
それらの結果を用いて、設計手法が、バイポーラモードに関して、同様の方法で、面積の最適化に用いられる。これらの結果から、図１２および図１３に基づいて、直感的でしかし誤って、ＭＯＳデバイスモードの最良のデバイスは、式（１）の要求を満足する最小ゲート長の広いフィンのトランジスタと考えるかも知れない。１ｋＶのＨＢＭ、４ＶのＶｍａｘ、ＳＣＣ＞１．４の制限を用いて、このデバイスが２００ｎｍＬＧを有し、５７８μｍ２を用いることが計算できた。しかしながら、手法を適用した場合、最適値は、図１５に示すように、Ｗｆｉｎが９０ｎｍでＬＧが１４５ｎｍのＮ＝１５８２フィンのデバイスに変わった。これは、４７０μｍ２の面積を用い、最初の解と比較しておおよそ２０％低減されている。この２０％の低減は、広いフィンのデバイスでＳＣＣのために必要な増加したゲート長（図１２）の事実により説明でき、Ｉｔ２は急激に降下し、これにより狭いフィンを有するデバイスは、面積効率が良くなる。このリーク制限（例えばＳＣＣ＝０．８）が除去された場合、最適解は、最初に予想されたようになる（図１６）。
【００６７】
ＭＯＳダイオードの結果をバイポーラ動作モードと比較した場合、ＭＯＳダイオードは、最適ＷｆｉｎおよびＬＧからのずれに対して敏感でないように思われる。しかしながら、ＭＯＳデバイスの全体の動作は、一般的に、バイポーラモードより優れていない。これは、図２に示すような比較的高いＲｏｎに貢献し、これはＰ＋ボディコンタクトが無いことで説明される。実際、上で使用された例を考慮した場合、ＭＯＳダイオードモードは、同じＥＳＤターゲット特性を達成するためには、バイポーラモードより５８％の面積増加が必要となる。これは重要な結果であり、即ち、いくつかの場合、バイポーラモードに比較すると、ＭＯＳダイオードモードは制限ファクタになる。特に、これは、分離されたリバースゲートダイオードは、バイポーラモードのＭＯＳに関連して好ましいことを意味する。
【００６８】
Ｃ．ゲートダイオード（第３の具体例）
ＬＧの関数としてのゲートダイオードのＴＬＰのＩＶカーブは、図１７に、ＭＯＳダイオードモードと比較されている。ゲートダイオードは、改良されたＩｔ２とＲｏｎを示すことが明らかで、最も小さいＬＧにおいて最適となる。ゲートダイオードで使用されたゲート長は、ゲートへのＮ＋およびＰ＋ドーピングを収容するために、ＭＯＳデバイスより長いことは注意すべきである（図２参照）。
【００６９】
Ｗｆｉｎが増加した場合、ＭＯＳダイオードモードと同様に、実効シリコン幅あたりのＩｔ２は減少し、一方で、レイアウトを考慮した場合は増加する（図１８）。リーク電流は、ゲートダイオードで考慮されるパラメータでは無いために、最小面積解は、単に、最も小さいゲート長を有する広いフィンのダイオードとなる。ゲートダイオードのＥＳＤ特性パラメータへの、レイアウトパラメータおよびプロセスパラメータの依存性のこの電流の組を用いると、トレードオフは存在しないように見える。これは、現時点で、設計手法の図９にかかる厳しいフローが、このタイプのデバイスには必要で無いことを意味する。
【００７０】
ゲートダイオードの寄生容量は、高速またはＲＦで適用する場合に、重要なパラメータである。これらの適用では面積は、より考慮しなくても良く、問題は、広いフィンのデバイスに比較して狭いフィンのデバイスで観察された２〜３倍に改良された内在的なＥＳＤ性能が、容量を同様に考慮した場合に、改良されたＲＦのための性能指数（Figure Of Merit: FOM）の結果をもたらすか否かである。考慮されるＦＯＭは、容量あたりのＩｔ２である（ｍＡ／ｆＦ）。ＲＦのＳパラメータ測定が、２つの入手可能なゲートダイオードに対して、ＲＦ形態で行われた。第１のゲートダイオードは、２０ｎｍ幅で８０ｎｍのゲート長の４００フィンからなり、一方、第２のゲートダイオードは、同じゲート長で８０ｎｍ幅の単体の広い（プレーナ）フィンのデバイスであった。デバイスは、ＩＭＥＣｓ３００ｍｍｆａｂ中で、ＳＥＧを用いて処理された。測定された容量は、狭いフィンのデバイスでは１１．５ｍＡ／ｆＦのＦＯＭとなり、広い（プレーナ）ダイオードでは３３．４ｍＡ／ｆＦとなり、金属相互接続の脱埋め込み（de-embedding）後に、それぞれ２０ｆＦと３２．５ｆＦであった。これは、最適化のゴールとして寄生容量を考慮した場合、広いフィン（プレーナ）ゲートダイオードが好ましい選択であることを意味する。ゲートはフローティングになり、アノードまたはカソードと接続された場合に比較してより低容量となった。
【００７１】
これらの結果を理解するために、式（４）が導かれる。
【００７２】
2009283934.tif 000009
【００７３】
全デバイスの容量Ｃｔｏｔは、２つの部分に分けられる。１つの部分は、アノードからカソードへの接合容量Ｃｊであり、接合断面Ｎｆｉｎ（Ｗｆｉｎ＊Ｈｆｉｎ）に比例する。全容量のこの部分は、それゆえにダイオードの内在的（intrinsic）なＥＳＤロバスト性に直接比例する。第２の部分のＣｏｈは、全ゲート幅Ｎｆｉｎ（Ｗｆｉｎ＊２Ｈｆｉｎ）に比例する間接容量を表し、フィンとゲートとの間のゲートのオーバーラップやフリンジング容量からなる（参考文献９）。
【００７４】
式（４）は、２つの未知数、即ちＣｊおよびＣｏｈからなり、これらは、狭いフィンのデバイスと広いフィンのデバイスの双方の式の組を解くことにより見出される（アペンディックス参照）。狭いフィンのデバイスでは、Ｃｏｈは、フィンとゲートとの間の大きなフリンジング容量により、全デバイス容量の略９７％からなり、一方、「有用な」容量Ｃｊはほんの３％である。
【００７５】
実効シリコン幅に対して標準化された、Ｉｔ２と全容量が、導かれたＦＯＭ（容量あたりのＩｔ２）とともにフィン幅の関数として図に示される。記号は測定結果を示し、一方、中間のフィン幅に対して寄生容量が式（４）を用いて計算される。狭いフィンのデバイスの大きな総容量は、広いフィンのデバイスに対してはＦＯＭを低下させ、広いフィンのデバイスが好ましい選択肢となる。Ｃｏｈの略２０％は、参考文献１０に記載されたように、ＳＥＧの使用による。
【００７６】
最小面積消費の代わりに寄生容量を考慮した場合、最適解は広いフィンのダイオードであり、トレードオフは現在存在しない。しかしながら、技術が進化し続けた場合、異なった依存性が変化し、設計手法が必要となる。
【００７７】
アペンディックス
式（Ａ１）は、全容量Ｃｔｏｔへの、接合容量Ｃｊと間接容量Ｃｏｈとの寄与を示す。寄生容量Ｃｎａｒｒｏｗは、狭いフィンのデバイス（Ｎｆｉｎ＝Ｎｎａｒｒｏｗ、Ｗｆｉｎ＝Ｗｎａｒｒｏｗ）について測定された。同様に、寄生容量Ｃｐｌａは、単体のプレーナフィンデバイス（Ｎｆｉｎ＝１、Ｗｆｉｎ＝Ｗｐｌａ）について測定された。ＣｊおよびＣｐｌａの解は、狭いフィンのデバイスと広いフィンのデバイスの関数として分析的に導かれ、それぞれ（Ａ２）および（Ａ３）に与えられる。
【００７８】
2009283934.tif 000010
【００７９】
Ｖ．プロセス選択の影響
本発明の上述の具体例では、最適化がレイアウトパラメータに注目する。以下、プロセスパラメータを用いたＥＳＤ保護のためのマルチゲートＦＥＴデバイスの最適化の可能性について検討する。
【００８０】
ＦｉｎＦＥＴ技術は、低減された移動度、高いアクセス抵抗、ボディ注入無しのＶＴ調整の要求、可変性、ＳＣＥ制御のような多くの挑戦についてうまく対処する。異なるプロセス選択は、それらのパラメータの改良のために導入できる。それらのプロセス選択は、また、ＥＳＤロバスト性にも影響を与える。それゆえに、この影響を最前線で研究することは重要である。このセクションでは、ウエル注入、ＳＥＧ、歪、およびシリサイドブロッキングの影響について検討する。
【００８１】
Ａ．ウエル注入
非常に重要なＥＳＤ設計制限は、ＥＳＤクランプデバイスを通る最大許容リーク電流である。先に、レイアウト面積当たりの最良のＥＳＤ特性を有するための広いフィンのデバイスが示された。しかしながら、最良のＥＳＤデバイスは広いフィンを有するデバイスであるというそれらの結果からの結論は、正しくない。これは、ＳＣＥを制御するためにはより長いゲートが必要となり、ＶｈとＲｏｎが増大するからである。ウエル注入は、広いフィンのデバイスのリークを低減するのに使用することができる。
【００８２】
狭いフィンのデバイスに対して、ＶＴは金属ゲートの仕事関数で決定される。なぜなら完全な空乏化は、注入を有するＶＴの調整を非常に困難にするためである。しかしながら、広いフィンのデバイスに対して、フィンのドーピングは容易にＶＴを変えることができる。４０μｍ幅のＮ型およびＰ型のＦｉｎＦＥＴデバイスのリーク電流に対する、フィンドーピングの影響を図２１および図２２にそれぞれ示す。リーク電流は、ドレインバイアスが１Ｖでソースおよびゲートを接地して得られ、Ｗｅｆｆに対して標準化された。図２１は、ＮＭＯＳフィンボディへのホウ素の添加が、所定のゲート長のリーク電流を低減することを示す。この結果のように、そのような広いフィンのデバイスは、直接ＶｈとＲｏｎを低減する、より小さいＬｇを用いたリークの要求を満たす。多くの注入の変化は、ＰＭＯＳデバイスで得られた（図２２）。リンのドーズの増加は、リーク電流を低減する。最も高いＰドーズの注入エネルギー条件を、２０ｋｅＶから５５ｋｅＶに増加させた場合、リークは再度増加する。これらの条件を用いると、ドーズがフィンの底部近傍に集められ、ドーズの一部が埋め込み酸化物中に消える。
【００８３】
他のＥＳＤ性能パラメータへの、ウエル注入の大きな影響は、測定されなかった。もし、ウエル注入が得られた場合、それらは、ＥＳＤ保護デバイスのために使用されることが好ましい。得られない場合は、ＥＳＤ目的のために特に最適化されたウエル注入の導入を考慮するのが良い。これは、また、シリコン制御整流器（ＳＣＲ）デバイスのような他のタイプのＥＳＤ保護デバイスの手段のための窓を開けることとなる。
【００８４】
Ｂ．選択結晶成長（ＳＥＧ）
３２ｎｍ技術ノードでは、１０ｎｍより狭いフィン幅が、良好な短チャネル特性を維持するために必要とされる。それらの狭いフィンのデバイスでは、アクセス抵抗が非常に高い。ソースやドレイン上のＳＥＧは、一般にはコンタクト抵抗を、約５０％まで低減するために使用される。増加したシリコン値により、過剰シリサイド化（over-silicidation）の問題は大きく低減され、４桁のリーク電流の低減ができる。ＳＥＧは、広いフィンのデバイスにあまり影響を与えるため、狭いフィンのデバイスのみが、ＳＥＧのＥＳＤへの影響を研究するために使用される。ＳＥＧの研究に使用されたウエハは、ｔＣＥＳＬを受けなかった。
【００８５】
図２３および図２４は、異なったＬｇに対して、狭いフィンのＮ型およびＰ型のＦｉｎＦＥＴのそれぞれに対する影響を示す。ＮＭＯＳとＰＭＯＳの双方に対して、ＳＥＧがＩｔ２を劇的に増加させ、Ｒｏｎを低減し、一方、Ｌｇへの依存性はそのままである。改良されたロバスト性は、ソースおよびドレインアクセス領域の、より広いフィン寸法のために、フィンのドレイン−ボディ接合からの良好な温度放出および保持に起因する。ＰＭＯＳ特性は、ＳＥＧにあまり影響されない。なぜならば、一般にＰＭＯＳのＦｉｎＦＥＴデバイスでは、コンタクト抵抗は制限ファクタではなくキャリア移動度だからである。
【００８６】
また、電流の均一性が改善されるため、過剰シリサイド化の低減は、ＳＥＧデバイスのＩｔ２を増加させるファクタである。過剰シリサイド化の低減は、ＳＥＧの測定ばらつきを低くし、Ｖｈを低減する。過剰シリサイド化中に形成されたショットキコンタクトは、寄生バイポーラのターンオン中に衝突イオン化により形成されるキャリアの再結合のソースであり、そのβを低くする。この結果、バイポーラ動作を継続させるのに必要な電圧が、過剰シリサイド化が起きない場合より高く押し上げられる。ＰＭＯＳは、ホウ素の存在により過剰シリサイド化の問題が無いためＶｈの減少はあまり明白ではない。
【００８７】
Ｃ．歪
狭いフィンのデバイスでは、電流は主にデバイスの側壁中を流れる。［１１０］電流方向を有する｛１００｝シリコンウエハから始めた場合、この結晶方位の変化が、電子移動度を低下させ正孔の移動度を改善する。２０％までのＮＭＯＳの特性改善が、ｔＣＥＳＬで測定された。ＰＭＯＳで見られる改良は、圧縮歪が低くため、約１０％である。
【００８８】
圧縮歪によるＰＭＯＳの改良は緩やかであり、ｔＣＥＳＬによるＰＭＯＳの低下は殆ど見られないため、ｔＣＥＳＬのみの、より単純なプロセススキームを使用することができる。Ｌｇの関数としてｔＣＥＳＬを有するおよび有しない、狭いＮＭＯＳおよびＰＭＯＳデバイスの、内在的な標準化されたＩｔ２が、図２５に示される。２０％までの改良は、中間のＬｇを有するＮＭＯＳデバイスで測定される。この改良は、異なるフィンの間の、より良い電流均一性のためと思われる。Ｉｔ２の僅かな減少のみが、ＰＭＯＳで観察される。図２６に示すように、ＰＭＯＳに対してＶｈが変化しない一方、減少したＶｈが、最も小さいＬｇのＮＭＯＳデバイスで測定される。この改良は、改良された電子移動度により、よりＣＥＳＬにより影響されるため、より小さなゲート長で明白となる。なお、フィンの堆積膨張により、ＳｉＮライナーとチャネルとの距離が減少し、ＳＥＧは歪のために移動度の改良を少なくする。
【００８９】
Ｄ．シリサイドブロッキング
シリサイドブロッキングは、ＥＳＤロバスト性を改良する技術として知られている。シリサイドブロッキングは、ソースおよびドレイの双方の方向に、０．４μｍゲートを越えて適用された（図２７）。ＬＳおよびＬＤは、シリサイドブロッキング領域に適用するために増加した。ＴＬＰのＩＶカーブが、シリサイドブロッキング領域の有る場合と無い場合について、狭いおよび広いＮ型ＦｉｎＦＥＴデバイスについて図２８に示される。狭いおよび広いフィンのデバイスの双方に対してＩｔ２が増加する。シリサイドブロッキングによる過剰シリサイド化の除去が、このＩｔ２の増加のための根本原因として定義される。シリサイドブロックされたデバイスのＶｈの測定された減少が、ＳＥＧの場合と同様に、この要求を支持する。
【００９０】
ＶＩ．熱傾向
このセクションでは、ＴＣＡＤ分析の結果について、異なる幾何学的パラメータの更なる小型化の、Ｉｔ２への影響とともに検討する。サブセクションＡでは、最初にフィン幅の小型化に影響について調査する。次にサブセクションＢでは、フィンとフィンとの間隔について検討する。サブセクションＣおよびＤでは、小型化されたフィンの高さとＢＯＸ膜厚について、それぞれ検討する。
【００９１】
Ａ．フィン幅の小型化
参考文献３では、内在的シリコン幅（Ｗｉｎｔｒ＝Ｎ・Ｗｆｉｎ）に対して標準化されたＩｔ２の影響について、ＴＬＰ測定の手段により、バイポーラモードのＭＯＳデバイスについて研究した。狭いフィンが、改良された冷却特性を有し、内在的なＥＳＤロバスト性を増加させることが分かった。
【００９２】
単純化した水平２Ｄ断面（図２９の上図）が、Ｗｆｉｎが３０ｎｍ、７５ｎｍ、１７５ｎｍ、および１μｍの２Ｄ−ＴＣＡＤシミュレーションに使用された。これらのシミュレーションは、複雑さとシミュレーション時間が減少するため、実際の３Ｄシミュレーションより好ましい。ＮＭＯＳデバイスはバイポーラモードで動作し、７５ｎｍのＬｇと１７０ｎｍのフィン間隔を有し、これらは測定されたデバイスの寸法に対応する。シミュレーションは、マルチフィンデバイスの中心の１つのフィンを表す。勿論、反射境界条件により、実際には同一の構造によりこの構造は囲まれる。４０μｍフィンのプレーナデバイスの場合、図２９（下図）に示すような垂直な２Ｄ断面を考慮することができる。しかしながら、そのような実際の断面はＢＯＸの存在を必要とし、底面において（実際の）第２ゲートを避け、これにより正しい境界条件を確実にする。これは、水平シミュレーションと直接比較できず、実際の温度勾配は不可能である。それゆえに、水平デバイスのみがシミュレーションに使用され、１μｍフィン幅が、広いプレーナデバイスを表す。実施の温度勾配の除去の単純化は、温度の過大評価につながり、傾向のみが得られる。
【００９３】
１５ｍＡで１００ｎｓのＴＬＰパルス（３０ｎｍのＷｆｉｎが４００個のＩｔ２の２０％）が、接地ゲート構造のＮＭＯＳデバイスについてシミュレーションされ、最高温度が記録された。デバイスサイズの標準化は、Ｗｉｎｔｒに対して行われ、異なるＷｆｉｎ寸法のデバイスに対して同一電流密度（１．２５ｍＡ／μｍ）とする。そのようなＴＬＰパルス中に、それぞれ３０ｎｍ幅の４００個のフィンからなる参照デバイスに対する最高温度が図３０に示される。
【００９４】
ＴＬＰパルスの最後において、最高温度は４２０Ｋであり、ドレインとフィンボディとの間の接合に達する。高い電流レベルでの等温電流不安定性のために、それらのデバイスでは均一性が欠け、一定の電流密度のシミュレーションが、一定の電力に代わって使用される。異なるＷｆｉｎのデバイスに同じ電流密度のシミュレーションを行った場合、図３１のように、Ｗｆｉｎの増加に伴う最大電流が観察された。この結果、Ｉｔ２が減少する。
【００９５】
更に、３０ｎｍに比較したそれぞれのＷｆｉｎのばらつきに対して、測定されたＩｔ２の比を取り、この比に対応してデバイスに低いＴＬＰ電流パルスを与えた場合（７５ｎｍに対して０．８３ｍＡ／μｍ、１７５ｎｍに対して０．６２ｍＡ／μｍ、および１μｍに対して０．４２ｍＡ／μｍ）、ＴＣＡＤシミュレーションは、図３２のように、全てのデバイスが、４０Ｋのばらつき内の同じ温度挙動を示す。これは、ＷｆｉｎへのＩｔ２の依存が、２Ｄ−ＴＣＡＤにより完全に示すことができ、参考文献３で報告されるように、サイドゲートや狭いフィンのためのソース／ドレインのランディングパッドにより熱の除去が改良されることを意味する。
【００９６】
これらの結果に基づいて、現在の最小設計ルールより小さい、例えば１５ｎｍのＷｆｉｎに対して、同じ温度挙動が得られるＴＬＰパルスのシミュレーションにより、予想を行うことができる。Ｗｆｉｎ＝１５ｎｍの場合、期待された内在的な特性は、３０ｎｍフィン幅の６ｍＡ／μｍに比較して、８．９ｍＡ／μｍである。
【００９７】
Ｂ．フィンとフィンの間隔の小型化
フィンとフィンの間隔を減らした場合、フィンとフィンの加熱が増加するため内在的なロバスト性が減ることが期待される。一方で、レイアウト効率（Ｗｌａｙｏｕｔ＝Ｎ・Ｗｆｉｎ＋（Ｎ−１）・Ｓ）は、面積消費が減るために更に改良されるであろう。このＴＣＡＤ手法を用いて、そのような将来のフィンとフィンの間隔について予想を行うことができる。フィン間隔を約３０ｎｍまで狭くした場合、内在的なロバスト性は６０％より多く低減できると予想されるにもかかわらず、図３３のように、レイアウト効率は３０％より多く増加することが期待される。
【００９８】
Ｃ．フィン高さの小型化
同様の２Ｄ−ＴＣＡＤアプローチは、低減されたＨｆｉｎの影響を理解するのに使用できる。図２９（上図）と同様の水平断面を用いる場合、フィン高さは、デバイスの面積の小型化を変えることにより、デバイスシミュレーションに含まれる。実際の温度勾配は、そのような水平断面により無能力であるため、面積の大きさを変えることによるフィン高さの変化は、Ｈｆｉｎを有するＩｔ２を完全に小型化する。
【００９９】
しかしながら、Ｈｆｉｎは垂直の幾何学パラメータであるため、図２９（下図）に示すような、対応断面を用いた垂直シミュレーションが必要となる。
【０１００】
０．６４ｍＡ／μｍ電流密度を用いた２Ｄ垂直ＴＣＡＤのＴＬＰシミュレーションが、７５ｎｍのＬｇのバイポーラモードのＮＭＯＳについて、４０ｎｍまで小型化したフィン高さ、および１５ｎｍのウルトラシンボディ（Ultra-Thin-Body: UTB）と、現状の６５ｎｍＨｆｉｎを比較して行われた。ＴＬＰパルス中の最高温度が、図３４に示される。明らかに、薄いシリコン膜に同じ量の電流を通すと、加熱される。以前に記載した手法を用いると、電流密度は、同様の最高温度にするには、図３５に示すように、４０ｎｍＨｆｉｎに対して０．５２ｍＡ／μｍまで、１５ｎｍＨｆｉｎに対して０．３１ｍＡ／μｍまで減らす必要がある。これらの電流比に基づいて、Ｉｔ２の見積りが計算される。
【０１０１】
水平ＴＣＡＤ（単純なＨｆｉｎ小型化）と垂直ＴＢＣＡＤとを比較する双方のシミュレーションが、図３６に示される。より現実的な垂直ＴＣＡＤシミュレーションは、Ｈｆｉｎが減少した場合、Ｉｔ２性能が、単純なＨｆｉｎ小型化（水平ＴＣＡＤ）で期待されたより多く改良される。この改良は、フィンが薄くなった場合フィンの底部（ＢＯＸ近傍）からゲートまでの距離が低減されるため、上部ゲートによる垂直冷却が改良されるという事実による。
【０１０２】
この結果は、２Ｄ垂直ＴＣＡＤにより課される、広いフィンのデバイスにのみ有効であるため、重要な考慮を行う必要がある。狭いフィンデバイスでは、上部ゲートから熱除去への間接的な貢献は、もっと少ない。なぜなら、殆ど側壁ゲートにより支配されるからである。狭いフィンデバイスについての２ＤのＴＣＡＤシミュレーションは垂直水平断面を必要とし、これはＨｆｉｎ小型化のために必要とされる垂直断面と矛盾し、それゆえにそのようなシミュレーションは、より正確な結果を得るには複雑な３ＤのＴＣＡＤを必要とする。狭いフィンのデバイスで期待されるＨｆｉｎへの依存性は、図３６の双方のカーブの間のどこかに位置する。狭いフィンのデバイスについてのＨｆｉｎ小型化のために、水平断面にかかる最悪の場合の単純な直線のＨｆｉｎ小型化は、将来のプロセスターゲットの性能を予測する場合に用いることができる。
【０１０３】
Ｄ．ＢＯＸ膜厚の小型化
ＢＯＸ小型化（ＴＢＯＸ）と、短チャネル特性についてのトレードオフが、参考文献１２で実験的に立証され、低減されたＴＢＯＸについて、改良されたＶＴ−ｒｏｌｌｏｆｆとサブスレッシュホールド傾き特性を示す。一方、ＢＯＸ小型化により増加した接合容量は、５ｎｍのＴＢＯＸに対して１０％インバータ遅延を低減する。更に、低減されたＴＢＯＸは、熱放出を改良するために知られており（参考文献１３）、それゆえにＥＳＤロバスト性に対して有用である。
【０１０４】
ＴＢＯＸは垂直幾何学パラメータであるため、Ｈｆｉｎ小型化の場合と同じように、図２９（下図）に示された断面が用いられ、それゆえに、結果は、広いフィンのデバイスにのみ適用される。１０ｎｍの非常に薄いＢＯＸを有するＮＭＯＳデバイスの加熱が、図３７に、ＴＣＡＤシミュレーションによる参照１４５ｎｍＴＢＯＸと比較される。１０ｎｍＴＢＯＸに対して電流密度を１．３８ｍＡ／μｍまで増加すると、期待されるＩｔ２レベルの２倍の結果となる０．６４ｍＡ／μｍのＴＬＰパルス中の１４５ｎｍＴＢＯＸと、同じ最高温度が１００ｎｓ後に得られる。温度プロファイルは、０．６４ｍＡ／μｍＴＬＰシミュレーション中に、１４５ｎｍと１０ｎｍのＴＢＯＸに対して、８０ｎｍ後に得られ、図３８の上図と下図にそれぞれ示される。より厚いＴＢＯＸは、明らかに基板への熱伝導を妨げ、これによりシリコンフィンの温度を上昇させる。
【０１０５】
ＶＩＩ．まとめ
本発明は、バイポーラモードおよびＭＯＳダイオードモードのＭＯＳＦＥＴデバイス、およびゲートダイオードの、ＥＳＤデバイスパラメータへのＦｉｎＦＥＴレイアウトパラメータの全ての複雑な依存性を考慮することが可能な設計手法を含む。
【０１０６】
最初、ＦｉｎＦＥＴデバイスに対して、３．４ｋＶのＨＢＭまでのＥＳＤ保護レベルが説明され、ＴＬＰ測定を用いた場合と同様の結果と傾向が得られた。そのようなレベルに対するＥＳＤのＨＢＴロバスト性は、フルＩＣのＥＳＤ保護レベルに対して重要な工程である。ＨＢＭタイプのＥＳＤストレスの設計手法の有効性が証明された。この手法を用いることにより、異なるトレードオフに対するより深い洞察が得られる。
【０１０７】
設計手法は、一般に、ＥＳＤ特性パラメータ（例えば、面積、リーク電流、寄生容量等）に対するレイアウトおよび／またはパラメータのセットを最適化するために用いられるが、一方で、所定の設計制限のセットで制限される。
【０１０８】
この手法は、所定の設計制限に合致する、即ち、ＭＯＳＦＥＴデバイスのＥＳＤロバスト性、リーク電流、および最大許容電圧に合致する最小面積の解を最適化することにより、上述のように行われる。
【０１０９】
技術は変化し続けるため、異なる依存性も同様に変化する。例えば、フィン間隔が低減されると、小さなフィンのデバイスは、同じ総チャネル幅のプレーナに関して、「間隔」の優位点を有するが、これは熱の観点および／またはＲｏｎにより緩和することができる。表された設計手法の適用は、なおも有効であり、好ましい。なぜなら、それらの多くのトレードオフは、同時に考えられるからである。
【０１１０】
更に、単純なＴＣＡＤシミュレーション手法が、異なる幾何学的パラメータであるフィン幅、フィンとフィンの間隔、フィン高さ、およびＢＯＸの膜厚の関数として、熱的挙動を分析するために使用された。それらの結果は、やがて来るプロセスターゲットの熱的挙動の予測を補うために組み合わせても良い。
【０１１１】
本発明は、更に、所定の回路応用の最適のＥＳＤ保護戦略の設計に用いても良い。
【０１１２】
参考文献
参考文献１：International Technology Roadmap of Semiconductors (ITRS), Available: http://www.itrs.net.
参考文献２：J.A. Choi et al, "Large Scale Integration and Reliability Consideration of Triple Gate Transistors", IEDM Techn. Dig. 2004, pp 647-650.
参考文献３：D. Tremouilles et al, "Understanding the Optimization of Sub-45nm FinFET Devices for ESD Applications", EOS/ESD Symposium 2007, pp 408-415.
参考文献４：N. Collaert et al, " Multi-Gate Devices for the 32  nm Technology Node and Beyond", ESSDERC 2007, pp 143-146.
参考文献５：N. Collaert et al, "Tall Triple-Gate Devices with TiN/HfO2 Gate Stack", VLSI Symposium, 2005, pp 108-109.
参考文献６：M. Scholz et al, "Calibrated wafer-level HBM measurements for quasi-static and transient device analysis", EOS/ESD Symposium 2007, pp 89-94.
参考文献７：T. Hoffmann et al, "GIDL and Parasitic Schottky Barrier Leakage Elimination in Aggressively Scaled HfO2/TiN FinFET Devices", IEDM Tech. Dig. 2005, pp 725-728.
参考文献８：N. Collaert et al, "Multi-gate Devices for the 32  nm Technology Node and Beyond: Challenges for Selective Epitaxial Growth", Abstract book ICSI-5, 2007, pp 129-130.
参考文献９：W. Wu et al, "Analysis of Geometry-Dependent Parasitics in Multifin Double-Gate FinFETs", IEEE Trans. Electron Devices, vol. 54, no. 4, pp 692-698, 2007.
参考文献１０：B. Parvais et al, "Analysis of the FinFET Parasitics for Improved RF Performances", IEEE International SOI Conference, 2007, pp 37-38.
参考文献１１：E. Augendre et al, "On the Scalability of Source/Drain Current Enhancement in Thin Film sSOI", ESSDERC 2005, pp. 301-304.
参考文献１２：M. Fujiwara et al, "Impact of BOX Scaling on 30  nm Gate Length FD SOI MOSFET", IEEE Int. SOI Conf. 2005, pp. 180-182.
参考文献１３：L. J. McDaid et al, "Physical Origin of Negative Differential Resistance in SOI Transistors", Electronics Letters, vol. 25. no. 13, pp. 827-828, 1989.
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【外国語明細書】
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