(57)【要約】【課題】不揮発性メモリを有する半導体装置の特性を向上させる。【解決手段】シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリを形成する工程であって、シリコン基板１の主面に選択ゲート電極ＣＧを形成し、いずれか一方の側壁面に隣り合うダミーゲートＤＧを形成する。その後、ダミーゲートＤＧをイオン注入マスクとしたイオン注入Ｄ０１によって、メモリソース・ドレイン領域ＳＤｍを形成する。その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。本工程では、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施した後に、電荷蓄積膜とメモリゲート電極とを形成する。【選択図】図２１
2009302269.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１領域に不揮発性メモリを形成する工程を有し、
前記不揮発性メモリを形成する工程は、
（ａ）前記半導体基板の第１領域の主面上に、第１絶縁膜を隔てて第１導体膜を形成する工程と、
（ｂ）前記第１絶縁膜および前記第１導体膜を加工して、前記半導体基板の第１領域の主面上に、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の一対の側壁面のうちいずれか一方に隣り合って配置するようにして、ダミーゲートを形成する工程と、
（ｄ）前記半導体基板の第１領域の主面のうち、前記第１ゲート電極および前記ダミーゲートの側方下部に、第１半導体領域を形成する工程と、
（ｅ）前記半導体基板の第１領域の前記ダミーゲートを、エッチングにより除去する工程と、
（ｆ）前記半導体基板の第１領域の主面と前記第１ゲート電極とを一体的に覆うようにして、順に、第１酸化シリコン膜、第１窒化シリコン膜、および、第２酸化シリコン膜からなる電荷蓄積膜を形成する工程と、
（ｇ）前記第１ゲート電極の一対の側壁面のうち、前記（ｃ）工程において前記ダミーゲートを形成した側壁面と同じ側壁面に隣り合って配置するように、かつ、前記半導体基板の主面のうち、前記第１半導体領域の側方上部に配置するようにして、前記電荷蓄積膜を隔てて第２ゲート電極を形成する工程とを有し、
前記（ｄ）工程では、前記第１ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第１領域の主面にイオン注入を施すことで、前記第１半導体領域を形成し、
前記（ｆ）工程は、少なくとも前記（ｄ）工程の後に施すことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｇ）工程で形成する前記第２ゲート電極と同じ材料によって、前記ダミーゲートを形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、前記（ｂ）工程後、前記（ｃ）工程に至る前に、更に、
（ｈ）前記半導体基板の第１領域の主面と前記第１ゲート電極とを一体的に覆うようにして、保護膜を形成する工程を有し、
前記（ｃ）工程では、前記保護膜を隔てて、前記第１ゲート電極の側壁面に隣り合うようにして前記ダミーゲートを形成し、
前記（ｈ）工程では、所定のエッチングに対するエッチング速度が、前記ダミーゲートのエッチング速度と異なるような前記保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｄ）工程では、第１導電型となる不純物イオンのイオン注入を施すことで、第１導電型の前記第１半導体領域を形成し、
前記（ｇ）工程では、第１導電型とは逆導電型である第２導電型の前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｇ）工程の前記第２ゲート電極を形成する工程は、
（ｇ１）前記（ｆ）工程で形成した前記電荷蓄積膜を覆うようにして、第２導体膜を形成する工程と、
（ｇ２）前記第２導体膜に対して、不純物イオンのイオン注入を施し、熱処理を施すことで、前記第２導体膜を導電化する工程と、
（ｇ３）前記第２導体膜を加工して、前記第２ゲート電極を形成する工程とを有し、
前記（ｇ２）工程では、前記第２導体膜の下層の前記電荷蓄積膜に達しないような加速エネルギーで、イオン注入を施すことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｇ２）工程では、第２導電型となる不純物イオンのイオン注入を施し、熱処理を施すことで、前記第２導体膜を第２導電型化することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、更に、前記半導体基板上の第２領域に周辺回路素子を形成する工程を有し、
前記周辺回路素子を形成する工程は、
（ｉ）前記半導体基板の第２領域の主面上に、前記第１絶縁膜を隔てて、前記第１導体膜を形成する工程と、
（ｊ）前記第１絶縁膜および前記第２導体膜を加工して、前記半導体基板の第２領域の主面上に、周辺ゲート絶縁膜を隔てて周辺ゲート電極を形成する工程と、
（ｋ）前記周辺ゲート電極の側壁面に隣り合って配置するようにして、前記ダミーゲートを形成する工程と、
（ｌ）前記半導体基板の第２領域の主面のうち、前記ダミーゲートの側方下部に、第２半導体領域を形成する工程と、
（ｍ）前記半導体基板の第２領域の前記ダミーゲートを、エッチングにより除去する工程とを有し、
前記（ｊ）工程では、前記（ｂ）工程と同一の工程によって、前記第１絶縁膜および前記第１導体膜を加工し、
前記（ｋ）工程では、前記（ｃ）工程と同一の工程によって、前記ダミーゲートを形成し、
前記（ｌ）工程では、前記周辺ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第２領域の主面にイオン注入を施すことで、前記第２半導体領域を形成し、
前記（ｍ）工程では、前記（ｅ）工程と同一の工程によって、前記ダミーゲートを除去することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記周辺回路素子を形成する工程は、更に、
（ｎ）前記半導体基板の第２領域の主面のうち、前記周辺ゲート電極の側方下部に、第３半導体領域を形成する工程を有し、
前記（ｎ）工程では、前記周辺ゲート電極をイオン注入マスクとして、前記半導体基板の第２領域の主面にイオン注入を施すことで、前記第３半導体領域を形成し、
前記（ｎ）工程では、前記（ｌ）工程で形成した前記第２半導体領域と同じ導電型であって、前記第２半導体領域の不純物濃度よりも低く、かつ、前記第２半導体領域よりも浅くなるようにして、前記第３半導体領域を形成し、
前記（ｎ）工程は、前記（ｅ）および（ｍ）工程後、前記（ｆ）工程に至る前に施すことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記（ｆ）工程では、前記第１酸化シリコン膜を形成した後、酸素と窒素とを含むガス雰囲気中で熱処理を施した後、順に、前記第１窒化シリコン膜および前記第２酸化シリコン膜とを形成することで、前記電荷蓄積膜を形成し、
更に、前記半導体基板上の第２領域に周辺回路素子を形成する工程を有し、
前記周辺回路素子を形成する工程は、
（ｉ）前記半導体基板の第２領域の主面上に、前記第１絶縁膜を隔てて、前記第１導体膜を形成する工程と、
（ｊ）前記第２領域の前記第１導体膜のうち、第１部分に対して、第１導電型となる不純物イオンを注入する工程と、
（ｋ）前記第２領域の前記第１導体膜のうち、前記第１部分と隣接する第２部分に対して、第２導電型となる不純物イオンを注入する工程と、
（ｌ）前記第２領域の前記第１導体膜を加工して、互いに隣接する前記第１部分と前記第２部分とを有する周辺ゲート電極を形成する工程と、
（ｍ）前記第２領域の前記第１絶縁膜を加工して、前記半導体基板と前記周辺ゲート電極との間に配置する周辺ゲート絶縁膜を形成する工程とを有し、
前記（ｉ）工程では、前記（ａ）工程と同一の工程によって、前記第１絶縁膜を形成し、
前記（ｊ）工程およびそれに続く前記（ｋ）〜（ｍ）工程は、少なくとも前記（ｆ）工程の後に施すことを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板上の第１領域に不揮発性メモリを形成する工程と、第２領域に周辺回路素子を形成する工程とを有し、
前記不揮発性メモリを形成する工程は、
（ａ）前記半導体基板の第１領域の主面上に、第１絶縁膜を隔てて第１導体膜を形成する工程と、
（ｂ）前記第１絶縁膜および前記第１導体膜を加工して、前記半導体基板の第１領域の主面上に、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｃ）前記半導体基板の第１領域の主面と前記第１ゲート電極とを一体的に覆うようにして、順に、第１酸化シリコン膜および第１窒化シリコン膜を形成する工程と、
（ｄ）前記第１ゲート電極の一対の側壁面のうちいずれか一方に隣り合って配置するようにして、前記第１酸化シリコン膜および前記第１窒化シリコン膜を隔てて、ダミーゲートを形成する工程と、
（ｅ）前記半導体基板の第１領域の主面のうち、前記第１ゲート電極および前記ダミーゲートの側方下部に、第１半導体領域を形成する工程と、
（ｆ）前記半導体基板の第１領域の前記ダミーゲートを、エッチングにより除去する工程と、
（ｇ）前記第１窒化シリコン膜を覆うようにして、第２酸化シリコン膜を形成することで、前記第１酸化シリコン膜、前記第１窒化シリコン膜、および、前記第２酸化シリコン膜からなる電荷蓄積膜を形成する工程と、
（ｈ）前記第１ゲート電極の一対の側壁面のうち、前記（ｃ）工程において前記ダミーゲートを形成した側壁面と同じ側壁面に隣り合って配置するように、かつ、前記半導体基板の主面のうち、前記第１半導体領域の側方上部に配置するようにして、前記電荷蓄積膜を隔てて第２ゲート電極を形成する工程とを有し、
前記（ｃ）工程では、前記第１酸化シリコン膜を形成した後、酸素と窒素とを含むガス雰囲気中で熱処理を施した後、前記第１窒化シリコン膜を形成し、
前記（ｅ）工程では、前記第１ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第１領域の主面にイオン注入を施すことで、前記第１半導体領域を形成し、
前記周辺回路素子を形成する工程は、
（ｉ）前記半導体基板の第２領域の主面上に、前記第１絶縁膜を隔てて、前記第１導体膜を形成する工程と、
（ｊ）前記第２領域の前記第１導体膜のうち、第１部分に対して、第１導電型となる不純物イオンを注入する工程と、
（ｋ）前記第２領域の前記第１導体膜のうち、前記第１部分と隣接する第２部分に対して、第２導電型となる不純物イオンを注入する工程と、
（ｌ）前記第２領域の前記第１導体膜を加工して、互いに隣接する前記第１部分と前記第２部分とを有する周辺ゲート電極を形成する工程と、
（ｍ）前記第２領域の前記第１絶縁膜を加工して、前記半導体基板と前記周辺ゲート電極との間に配置する周辺ゲート絶縁膜を形成する工程と、
（ｎ）前記周辺ゲート電極の側壁面に隣り合って配置するようにして、前記ダミーゲートを形成する工程と、
（ｏ）前記半導体基板の第２領域の主面のうち、前記ダミーゲートの側方下部に、第２半導体領域を形成する工程と、
（ｐ）前記半導体基板の第２領域の前記ダミーゲートを、エッチングにより除去する工程とを有し、
前記（ｊ）工程およびそれに続く前記（ｋ）〜（ｐ）工程は、少なくとも前記（ｃ）工程の後に施し、
前記（ｎ）工程では、前記（ｄ）工程と同一の工程によって、前記ダミーゲートを形成し、
前記（ｏ）工程では、前記周辺ゲート電極および前記ダミーゲートをイオン注入マスクとして、前記半導体基板の第２領域の主面にイオン注入を施すことで、前記第２半導体領域を形成し、
前記（ｐ）工程では、前記（ｆ）工程と同一の工程によって、前記ダミーゲートを除去することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記（ｈ）工程で形成する前記第２ゲート電極と同じ材料によって、前記ダミーゲートを形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記不揮発性メモリを形成する工程は、前記（ｃ）工程後、前記（ｄ）工程に至る前に、更に、
（ｑ）前記第１領域の前記第１窒化シリコン膜を覆うようにして、ダミー絶縁膜を形成する工程を有し、
前記（ｆ）工程後、前記（ｇ）工程に至る前に、更に、
（ｒ）前記ダミー絶縁膜を除去する工程を有し
前記（ｄ）工程では、前記第１酸化シリコン膜、前記第１窒化シリコン膜、および、前記ダミー絶縁膜を隔てて、前記第１ゲート電極の側壁面に隣り合うようにして前記ダミーゲートを形成し、
前記（ｑ）工程では、所定のエッチングに対するエッチング速度が、前記ダミーゲートのエッチング速度と異なるような前記ダミー絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｑ）工程では、後の前記（ｇ）工程で形成する前記第２酸化シリコン膜よりも厚い膜厚となるようにして、前記ダミー絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｑ）工程では、オゾンおよびＴＥＯＳを原材料とした化学気相成長法によって、酸化シリコンを主体とする絶縁膜からなる前記ダミー絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｅ）工程では、第１導電型となる不純物イオンのイオン注入を施すことで、第１導電型の前記第１半導体領域を形成し、
前記（ｈ）工程では、第１導電型とは逆導電型である第２導電型の前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｈ）工程の前記第２ゲート電極を形成する工程は、
（ｈ１）前記（ｇ）工程で形成した前記電荷蓄積膜を覆うようにして、第２導体膜を形成する工程と、
（ｈ２）前記第２導体膜に対して、不純物イオンのイオン注入を施し、熱処理を施すことで、前記第２導体膜を導電化する工程と、
（ｈ３）前記第２導体膜を加工して、前記第２ゲート電極を形成する工程とを有し、
前記（ｈ２）工程では、前記第２導体膜の下層の前記電荷蓄積膜に達しないような加速エネルギーで、イオン注入を施すことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｈ２）工程では、第２導電型となる不純物イオンのイオン注入を施し、熱処理を施すことで、前記第２導体膜を第２導電型化することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記周辺回路素子を形成する工程は、更に、
（ｓ）前記半導体基板の第２領域の主面のうち、前記周辺ゲート電極の側方下部に、第３半導体領域を形成する工程を有し、
前記（ｓ）工程では、前記周辺ゲート電極をイオン注入マスクとして、前記半導体基板の第２領域の主面にイオン注入を施すことで、前記第３半導体領域を形成し、
前記（ｓ）工程では、前記（ｏ）工程で形成した前記第２半導体領域と同じ導電型であって、前記第２半導体領域の不純物濃度よりも低く、かつ、前記第２半導体領域よりも浅くなるようにして、前記第３半導体領域を形成し、
前記（ｓ）工程は、前記（ｆ）および（ｑ）工程後、前記（ｇ）工程に至る前に施すことを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板の主面に不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、
（ａ）前記半導体基板の主面上に、第１ゲート絶縁膜を隔てて形成された第１ゲート電極と、
（ｂ）前記第１ゲート電極の一対の側壁面のうちいずれか一方に隣り合って配置された第２ゲート電極と、
（ｃ）前記第１ゲート電極と前記第２ゲート電極との間、および、前記半導体基板と前記第２ゲート電極との間に一体的に配置された電荷蓄積膜と、
（ｄ）前記半導体基板の主面のうち、前記第１ゲート電極および前記第２ゲート電極の側方下部に形成された第１半導体領域とを有し、
前記第１半導体領域は第１導電型となる第１不純物を含み、前記第２ゲート電極は第１導電型とは逆導電型である第２導電型となる第２不純物を含み、
前記第２ゲート電極中における前記第１不純物の濃度は、前記第１半導体領域中における前記第１不純物の濃度よりも低いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、不揮発性メモリ構造を有するものを有効に動作させる方式に関するものである。
【背景技術】
【０００２】
現在、半導体素子を集積した大規模集積回路（Large Scale Integrated Circuit：ＬＳＩ）は様々なシステムの制御に用いられており、社会を支えるインフラストラクチャの一つとなってきている。今日のＬＳＩの動作は、プログラムに従って演算処理を行うことを基本としているため、多くの場合、プログラムを格納できることが必須の条件となっている。そのための素子として、ＬＳＩに組み込まれた集積半導体メモリの一つである不揮発性半導体記憶装置（不揮発性メモリ）が極めて重要になってきている。また、ＬＳＩを様々な装置に応用するためには、記憶したプログラムを組み換え得る不揮発性メモリであることが求められる。このように、書き換えができ、かつ、ＬＳＩの電源を切っても記憶情報が残る不揮発性メモリは、無くてはならないものと言える。
【０００３】
半導体素子の不揮発性メモリについては、例えば、Ｓ．Ｓｚｅ著、「フィジックス  オブ  セミコンダクタ  デバイシーズ（Physics of Semiconductor Devices, 2nd edition）」  第２版、ウィリー出版（Wiley-Interscience pub.）、ｐ．４９６〜５０６（非特許文献１）に、所謂浮遊ゲート型の不揮発性メモリや絶縁膜を用いた不揮発性メモリの記載がみられる。特に、絶縁膜を積層し、その界面や絶縁膜中の捕獲準位（トラップ準位）等に電荷を蓄えることで、情報を蓄積する不揮発性メモリがある。このような不揮発性メモリは、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ＬＳＩプロセスと整合性良く、不揮発性メモリを形成できることが知られている。
【０００４】
電荷を蓄える絶縁膜としては、窒化膜と酸化膜とを積層させることで、電荷の保持特性と書き換え耐性とを両立できることから、以前より広く用いられている。例えば、パイオニア的な開発例として、ヤツダ（Ｙａｔｓｕｄａ）等による報告、「アイ・イー・イー・イー  トランザクション  オン  エレクトロン  デバイシーズ（IEEE Transaction on Electron Devices）」VOL. ED-32, No.2, pp.224-231, 1985（非特許文献２）がみられる。ここでは、メモリトランジスタと選択トランジスタを直列に配した２トランジスタセルを用いている。メモリトランジスタでは、チャネルとゲート間にバイアスすることでＦ−Ｎ（Fowler-Nordheim）トンネル電流および直接トンネル電流を用いて、チャネル全面に電荷の注入・放出を行わせるようにしている。
【０００５】
また、一つのメモリトランジスタではなく、上述Ｙａｔｓｕｄａ等の方法とは異なる２つのトランジスタを組み合わせることでメモリ動作させるメモリセルも提案されている。この動作については、例えば「１９９７年シンポジウムオンＶＬＳＩテクノロジー（1997 Symposium on VLSI Technology）」、ｐ．６３〜６４（非特許文献３）に記述がみられる。この構造では、メモリ動作させる多結晶シリコンゲート（以下、メモリゲート電極）とメモリセルの選択を行うゲート（以下、選択ゲート電極（制御ゲート電極、コントロールゲート電極ともいう））が分かれて形成されている。また、同様の記載が、例えば米国特許ＵＳ５９６９３８３号明細書（特許文献１）や米国特許ＵＳ６４７７０８４号明細書（特許文献２）にもみることができ、スプリットゲート構造と呼ばれることがある。
【０００６】
上記のようなスプリットゲート構造の不揮発性メモリにおける、書き込み動作に関しては、例えば「１９８６年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト（1986 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．５８４〜５８７（非特許文献４）にＡ．Ｔ．Ｗｕ等による記述がみられる。また、上記のようなスプリットゲート構造の不揮発性メモリにおける、消去動作に関しては、例えば「１９８７年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト（1987 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．７１８〜７２１（非特許文献５）にＴ．Ｙ．Ｃｈａｎ等による記述がみられる。
【０００７】
また、例えば、特開２００２−２８９７１５号公報（特許文献３）には、スプリットゲート型メモリと同様の構造である、ツインＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor（Silicon））メモリセルアレイの制作方法に関する技術が開示されている。
【特許文献１】米国特許ＵＳ５９６９３８３号明細書
【特許文献２】米国特許ＵＳ６４７７０８４号明細書
【特許文献３】特開２００２−２８９７１５号公報
【非特許文献１】Ｓ．Ｓｚｅ著、「フィジックス  オブ  セミコンダクタ  デバイシーズ（Physics of Semiconductor Devices, 2nd edition）」  第２版、ウィリー出版（Wiley-Interscience pub.）、ｐ．４９６〜５０６
【非特許文献２】「アイ・イー・イー・イー  トランザクション  オン  エレクトロン  デバイシーズ（IEEE Transaction on Electron Devices）」VOL. ED-32, No.2, pp.224-231, 1985
【非特許文献３】「１９９７年シンポジウムオンＶＬＳＩテクノロジー（1997 Symposium on VLSI Technology）」、ｐ６３〜６４
【非特許文献４】「１９８６年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト（1986 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．５８４〜５８７
【非特許文献５】「１９８７年アイ・イー・イー・イー、インターナショナル  エレクトロン  デバイス  ミーティング、テクニカルダイジェスト（1987 IEEE, International Electron Device Meeting, Technical Digest）」、ｐ．７１８〜７２１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のようなスプリットゲート構造の不揮発性メモリに関して、本発明者らの検討によって以下のような課題が見出された。
【０００９】
スプリットゲート構造の不揮発性メモリを半導体基板上に形成する工程では、半導体基板にイオン注入を施すことで、ソース・ドレイン領域を形成する工程が含まれる。ここで、本発明者らが検討した製造工程によれば、２つのゲート電極（選択ゲート電極、メモリゲート電極）をイオン注入マスクとして当該イオン注入を施し、ソース・ドレイン領域を形成する。
【００１０】
しかしながら、このゲート電極をイオン注入マスクとしたイオン注入工程は、電荷蓄積膜にダメージを与え得ることが分かり、結果として、不揮発性メモリの特性向上を妨げる一原因となっていることが明らかになった。
【００１１】
本発明者らが検討したスプリットゲート型の不揮発性メモリは、メモリゲート電極と半導体基板との間に、電荷を蓄積するための積層絶縁膜が配置されている。そして、このメモリゲート電極をイオン注入マスクとして半導体基板にイオン注入を施した場合、不純物イオンがメモリゲート電極を突き抜けて電荷蓄積膜に達し、電荷蓄積膜にダメージを与えることになる。
【００１２】
特に、近年のＬＳＩのスケーリング（縮小化）に伴い、トランジスタのゲート長が短くなるにつれて、プロセス・加工の安定性の面から、選択ゲート電極およびメモリゲート電極の高さも下げることが望ましい。このような状況下においては、イオン注入による電荷蓄積膜へのダメージは、より大きくなる。
【００１３】
このようなイオン注入による電荷蓄積膜へのダメージ、特に、電荷の漏出を防ぐ目的で電極および基板の界面に配置されたバリア絶縁膜へのダメージは、保持電荷の電極および基板への漏出を促進させてしまう。結果として、スプリットゲート型の不揮発性メモリにおいて、データ保持特性やメモリ動作の信頼性などの特性を向上させることが困難になっている。
【００１４】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の特性を向上させる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１７】
半導体基板上の第１領域に不揮発性メモリを形成する工程であって、半導体基板の主面に第１ゲート絶縁膜を隔てて第１ゲート電極を形成した後、第１ゲート電極のいずれか一方の側壁面に隣り合って配置するダミーゲートを形成し、ダミーゲートの側方下部の半導体基板に第１半導体領域を形成する。その際、ダミーゲートをイオン注入マスクとしたイオン注入によって、第１半導体領域を形成する。その後ダミーゲートを除去し、ダミーゲートが配置されていた箇所に、電荷蓄積膜と第２ゲート電極とを順に形成することで、第２ゲート電極の側方下部に第１半導体領域が配置された構造を形成する。本工程では、第１半導体領域を形成するためのイオン注入を施した後に、電荷蓄積膜と第２ゲート電極とを形成する。
【発明の効果】
【００１８】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１９】
即ち、不揮発性半導体記憶装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２１】
（実施の形態１）
まず、本発明者らが検討したスプリットゲート型の不揮発性メモリの構成、および、その製造工程に見られる課題について詳細に説明する。
【００２２】
本発明者らが検討したスプリットゲート型の不揮発性メモリでは、基本的には、ｎチャネル型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）（以下、単にｎ型ＭＩＳトランジスタ）をベースとした２つのＭＩＳトランジスタを有している。即ち、選択トランジスタと、その脇のメモリトランジスタとを、所謂‘縦積み’の配置で連結させるようにした構造とされている。これを等価回路として示したのが図１である。なお、図２および図３には、それぞれ図１に示す回路に対応するメモリ素子の平面図およびそのＸａ−Ｘａ線の断面図を一例として示す。
【００２３】
この不揮発性メモリＮＶＭａは、選択トランジスタＱｓと、メモリトランジスタＱｍとを有している。選択トランジスタＱｓとメモリトランジスタＱｍとは直列に電気的に接続されている。
【００２４】
選択トランジスタＱｓの選択ゲート電極ＣＧａは、例えば低抵抗な多結晶シリコン（ポリシリコン）からなり、シリコン基板１ａの主面上に選択ゲート絶縁膜ＩＣａを介して形成されている。選択ゲート絶縁膜ＩＣａは、例えば酸化シリコン膜により形成されている。一方、メモリトランジスタＱｍのメモリゲート電極ＭＧａは、例えば低抵抗な多結晶シリコンからなり、シリコン基板１ａの主面上であって、上記選択ゲート電極ＣＧａの側面に、電荷蓄積膜ＩＭａを介して形成されている。電荷蓄積膜ＩＭａは、酸化シリコン膜で窒化シリコン膜を挟んだ、所謂ＭＯＮＯＳ構造となっており、電荷保持を担う積層絶縁膜である。メモリゲート電極ＭＧａは、スペーサと呼ばれるプロセスを用いて形成することが有効である。形成方法については、後に詳しく説明する。
【００２５】
また、シリコン基板１の主面において、選択ゲート電極ＣＧａの片側、および、メモリゲート電極ＭＧａの片側には、メモリソース・ドレイン領域ＳＤｍａが形成されている。メモリソース・ドレイン領域ＳＤｍａは、シリコン基板１ａとは逆導電型の半導体領域である。なお、メモリソース・ドレイン領域ＳＤｍａは、不純物濃度のより低いエクステンション領域を有する、所謂ＬＤＤ（Lightly Doped Drain）構造であっても良い。
【００２６】
このような不揮発性メモリＮＶＭａを用いてアレイを構成した場合の配置構成例を図４に示した。選択トランジスタＱｓの選択ゲート電極ＣＧａがワード線ＳＧＬを構成し、メモリトランジスタＱｍのメモリゲート電極ＭＧａがワード線ＭＧＬを構成している。また、選択トランジスタＱｓ側のメモリソース・ドレイン領域ＳＤｍａがビット線ＢＬになり、メモリトランジスタＱｍ側のメモリソース・ドレイン領域ＳＤｍａがソース線ＳＬになっている。
【００２７】
図５および図６に、この不揮発性メモリＮＶＭａの代表的な書き込み・消去動作を説明するための説明図を示した。この不揮発性メモリＮＶＭａの基本的な動作として、書き込み、消去、保持、および、読み出しの４つの状態が考えられる。ただし、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。また、動作も代表的なものを用いて説明するが、様々な異なる動作方法が考えられている。ここでは、説明のため、ｎ型ＭＩＳトランジスタで構成した不揮発性メモリＮＶＭａについて述べるが、ｐチャネル型ＭＩＳトランジスタ（以下、単にｐ型ＭＩＳトランジスタ）で構成したものでも、原理的には同様に説明できる。
【００２８】
不揮発性メモリＮＶＭａの書き込み動作について、図５を用いて説明する。書き込み動作時には、メモリトランジスタＱｍ側のメモリソース・ドレイン領域ＳＤｍａに正電位を与え、選択トランジスタＱｓ側のメモリソース・ドレイン領域ＳＤｍａにシリコン基板１ａと同じ接地電位を与える。この状態で、メモリゲート電極ＭＧａにシリコン基板１ａに対して高いゲートオーバードライブ電圧を加えることで、メモリゲート電極ＭＧａ下のチャネルを強反転させ、メモリトランジスタＱｍをオン状態にする。ここで、選択ゲート電極ＣＧａに、選択トランジスタＱｓの閾値電圧より０．１ないし０．２Ｖ程度高い電圧を印加することで、選択トランジスタＱｓもオン状態にする。
【００２９】
このとき、２つのゲート電極ＣＧａ，ＭＧａの境界付近に最も強い電界を生じる。これにより多くのホットエレクトロンが発生し、メモリゲート電極ＭＧａ側に注入される。図中では、インパクトイオン化による電荷担体（キャリア）の発生の様子を要部ｐ０１に示した。また、白抜きの丸印で電子ｅを示し、ハッチングを付した丸印で正孔（ホール）ｈを示した。この現象は、ソースサイドインジェクション（Source Side Injection：ＳＳＩ）と称され、上記非特許文献４に記述が見られる。ここでの記述は、浮遊（フローティング）ゲート型のメモリセルを用いているが、本不揮発性メモリＮＶＭａのような電荷蓄積膜ＩＭａを用いたＭＯＮＯＳ型においても、注入機構は同様である。
【００３０】
上記の方式でのホットエレクトロン注入の特徴として、電界が選択ゲート電極ＣＧａとメモリゲート電極ＭＧａとの境界付近に集中するため、メモリゲート電極ＭＧａの選択ゲート電極ＣＧａ側端部に、集中的にキャリア注入が行われる。また、浮遊ゲート型では、電荷保持層が電極によって構成されているが、ＭＯＮＯＳ型では、積層絶縁膜である電荷蓄積膜ＩＭａ中にキャリアが蓄積されるため、極めて狭い領域にキャリアが保持される。
【００３１】
不揮発性メモリＮＶＭａの消去動作について、図６を用いて説明する。消去動作時には、メモリゲート電極ＭＧａに負電位を与え、メモリトランジスタＱｍ側のメモリソース・ドレイン領域ＳＤｍａに正電位を与える。これにより、メモリソース・ドレイン領域ＳＤｍａの端部における、メモリゲート電極ＭＧａと平面的にオーバーラップした領域で、強反転が生じる。このとき、バンド間トンネル（Band to Band Tunneling：ＢＴＢＴ）現象を起こし、正孔ｈが生成される。図中では、このＢＴＢＴ現象の様子を要部ｐ０２に示した。ＢＴＢＴ現象については、上記非特許文献５に記述が見られる。本不揮発性メモリＮＶＭａにおいては、発生した正孔ｈがチャネル方向へ加速され、メモリゲート電極ＭＧａのバイアスに引かれ、電荷蓄積膜ＩＭａ中に注入されることで、消去動作が行われる。
【００３２】
また、ＢＴＢＴ現象により生成した正孔ｈが２次的な電子−正孔対を発生する様子を、図中の要部ｐ０３に示した。これらのキャリアも、電荷蓄積膜ＩＭａ中に注入され得る。即ち、電子ｅの電荷により上昇していたメモリトランジスタＱｍの閾値電圧を、注入された正孔ｈの電荷により引き下げることができる。
【００３３】
保持時、電荷は電荷蓄積膜ＩＭａ中に注入されたキャリアの電荷として保持される。積層絶縁膜である電荷蓄積膜ＩＭａ中でのキャリアの移動は極めて少なく遅いため、メモリゲート電極ＭＧａに電圧が印加されていなくても、電荷は保持される。
【００３４】
読み出し時、選択トランジスタＱｓ側のメモリソース・ドレイン領域ＳＤｍａに正電位を与え、選択ゲート電極ＣＧａに正電位を与えることで、選択ゲート電極ＣＧａ下のチャネルを強反転させ、選択トランジスタＱｓをオン状態にする。ここで、書き込み、消去状態により与えられるメモリトランジスタＱｍの閾値電圧差を判別できる程度の電位（即ち、書き込み状態の閾値電圧と消去状態の閾値電圧との中間電位）をメモリゲート電極ＭＧａに与える。これにより、保持していた電荷情報を電流として読み出すことができる。
【００３５】
このスプリットゲート型の不揮発性メモリＮＶＭａの通常の製造方法としては、始めに選択ゲート電極ＣＧａを加工する。続いて、スペーサと称される工程を用いてメモリゲート電極ＭＧａを、選択ゲート電極ＣＧａの側壁に、スペーサ状に形成する。その後、選択ゲート電極ＣＧａとメモリゲート電極ＭＧａとをイオン注入マスクとして、シリコン基板１ａにイオン注入を施し、メモリソース・ドレイン領域ＳＤｍａを形成する方法が有効である。以下にその製造方法の詳細を示す。
【００３６】
図７〜図１１を用いて、本発明者らが検討したスプリットゲート型の不揮発性メモリＮＶＭａを有する半導体装置の製造工程を説明する。各図では、図２のＸａ−Ｘａ線に沿って矢印方向に見た断面図を左に、Ｙａ−Ｙａ線に沿って矢印方向に見た断面図を右に示している。また、この形成工程においては、所謂０．１３ミクロン世代相当のプロセスを用いて説明する。
【００３７】
まず、図７に示すように、公知の浅溝素子分離（Shallow Trench Isolation：ＳＴＩ）プロセスを用いて、シリコン基板１ａ主面に活性領域（アクティブ領域）を規定するための分離部２ａを形成する。その後、活性領域にシリコン表面を露出させ、熱酸化法により基板表面を酸化させることで、厚さ２．５ｎｍ程度の酸化シリコン膜からなる第１絶縁膜Ｉ１ａを形成する。続いて、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、厚さ２００ｎｍ程度の多結晶シリコン膜からなる第１導体膜Ｅ１ａを堆積する。
【００３８】
その後、第１導体膜Ｅ１ａを加工して、上記図２、図３などを用いて説明した選択ゲート電極ＣＧａを形成する。このとき、ここでは示していないが、演算回路部のゲート電極などを同時に加工しても良い。その後、第１絶縁膜Ｉ１ａを加工して、選択ゲート絶縁膜ＩＣａを形成する。
【００３９】
次に、露出したシリコン基板１ａおよび選択ゲート電極ＣＧａの表面を覆うようにして、電荷蓄積膜ＩＭａを形成する。上記図３などを用いて説明したように、電荷蓄積膜ＩＭａは、電荷を蓄積する機能を有する積層絶縁膜であり、以下のようにして形成する。まず、酸化を施すことで４ｎｍ程度の第１酸化シリコン膜を形成する。続いて、第１酸化シリコン膜の上にＣＶＤ法により５ｎｍ程度の第１窒化シリコン膜を堆積し、その上に、酸化またはＣＶＤ法により５ｎｍ程度の第２酸化シリコン膜を形成する。上記３層の積層絶縁膜は電荷を蓄積する機能を有し、上記図３などを用いて説明した電荷蓄積膜ＩＭａに相当する。
【００４０】
続いて、電荷蓄積膜ＩＭａを覆うようにして、高濃度のｐ型またはｎ型不純物を含んだ多結晶シリコン膜からなる第２導体膜Ｅ２ａを堆積する。第２導体膜Ｅ２ａは、ＣＶＤ法などにより、８０ｎｍ程度形成する。
【００４１】
次に、図８に示すように、第２導体膜Ｅ２ａに対して全面的に異方性エッチングを施す。このように、エッチングマスクを用いずに全面的に異方性エッチングを施す工程を、エッチバック工程ともいう。これにより、選択ゲート電極ＣＧａの側壁面に、電荷蓄積膜ＩＭａを介して隣り合って配置するように、スペーサ状の第２導体膜Ｅ２ａからなるメモリゲート電極ＭＧａを形成する。また、ここでは図示していないが、同様の凸部の側壁に残る第２導体膜Ｅ２ａのうち不要なものを除去するように、追加エッチングを施しても良い。
【００４２】
上記の工程を終えた時点では、メモリゲート電極ＭＧａは、選択ゲート電極ＣＧａの一対の側壁面の両側に形成されたことになる。ここで、上記図３、図４、図５などを用いて説明したように、本不揮発性メモリＮＶＭａの構成としては、選択ゲート電極ＣＧａの片側に形成すればよい。そこで、続く工程では、選択ゲート電極ＣＧａの両側壁面に形成したメモリゲート電極ＭＧａのうち片方を、追加エッチングにより除去する。このとき、第２導体膜Ｅ２ａとは材質の異なる電荷蓄積膜ＩＭａを、下地保護膜（エッチングストップ膜）として用いることができる。
【００４３】
その後、電荷蓄積膜ＩＭａのうち、メモリゲート電極ＭＧａに覆われずに露出した部分を、エッチングにより除去する。続いて、シリコン基板１ａの表面を洗浄した後、熱酸化することで、２ｎｍ程度の酸化シリコン膜を形成する（図中では記述を省略）。
【００４４】
次に、図９に示すように、選択ゲート電極ＣＧａおよびメモリゲート電極ＭＧａをイオン注入マスクとして用い、シリコン基板１ａにイオン注入Ｄａを施すことで、メモリソース・ドレイン領域ＳＤｍａを形成する。イオン注入Ｄａでは、ＩＶ族のシリコン基板１ａに対して、例えばＶ族のヒ素（Ａｓ）イオンを注入する。従って、メモリソース・ドレイン領域ＳＤｍａはｎ型（第１導電型）の半導体領域となる。
【００４５】
なお、本工程では、イオン注入Ｄａよりも、加速エネルギーおよびドーズ量の低いイオン注入を施すことで、所謂エクステンション領域を形成しても良い。その場合、後の工程で、選択ゲート電極ＣＧａとメモリゲート電極ＭＧａとの側壁にサイドウォールスペーサを形成した後に、これらをイオン注入マスクとして、上記のイオン注入Ｄａを施すことで、メモリソース・ドレイン領域ＳＤｍａを形成する。
【００４６】
次に、図１０に示すように、シリコン基板１ａおよび上記の工程で形成した構成を覆うようにして酸化シリコン膜を形成し、これをエッチバックすることで、選択ゲート電極ＣＧａおよびメモリゲート電極ＭＧａとの側壁面を覆うような、スペーサ形状のサイドウォールスペーサｓｐａを形成する。
【００４７】
次に、図１１に示すように、公知のサリサイドプロセスにより、選択ゲート電極ＣＧａ上、メモリゲート電極ＭＧａ上、および、メモリソース・ドレイン領域ＳＤｍａ上に金属シリサイド層ｓｃａを形成する。続いて、通常のＣＭＯＳプロセスの配線工程を施すことで、層間絶縁膜ＩＬ中に金属配線ＭＬを形成する。
【００４８】
以上が、本発明者らが検討した半導体装置が有する不揮発性メモリＮＶＭａの製造工程である。以上のようにして、シリコン基板１ａ上にスプリットゲート型の不揮発性メモリＮＶＭａを形成できる。
【００４９】
しかしながら、上記の製造工程は以下のような課題を有することが、本発明者らの更なる検討によって明らかになった。即ち、上記図９を用いて説明したイオン注入Ｄａによって、メモリゲート電極ＭＧａ下の電荷蓄積膜ＩＭａにダメージを与えてしまう。これは、上述のように、ＬＳＩの縮小による高性能化によってメモリゲート電極ＭＧａの高さがより低くなるにつれて、より顕著になる課題である。不揮発性メモリＮＶＭａにおいて、ダメージを与えられた電荷蓄積膜ＩＭａを用いることは、電荷の保持特性や信頼性など、特性の向上を妨げる一原因となる。
【００５０】
次に、本実施の形態１の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態１の半導体装置について、図１２〜図２６を用いて詳しく説明する。本実施の形態１の半導体装置の製造方法は、シリコン基板（半導体基板）１上のメモリ領域（第１領域）Ｒｍに不揮発性メモリＮＶＭを形成する工程を有する。また、本実施の形態１の半導体装置の製造方法は、シリコン基板１上の周辺回路領域（第２領域）Ｒｐに周辺回路素子を形成する工程を有していても良い。以下では、両領域Ｒｍ，Ｒｐに施す工程を説明する。図の左側には、メモリ領域Ｒｍに不揮発性メモリＮＶＭを形成する工程中の断面図を示し、図の右側には、周辺回路領域Ｒｐに周辺回路素子の一例としてＭＩＳトランジスタＱ１を形成する工程を示す。同図中に示されるメモリ領域Ｒｍおよび周辺回路領域Ｒｐの断面図は、同一工程中の断面図である。
【００５１】
まず、図１２に示すように、公知のＳＴＩプロセスを用いてシリコン基板１の主面に分離部２を形成し、各素子を作り込む活性領域を規定する。その後、シリコン基板１の周辺回路領域Ｒｐのうち、ｎ型ＭＩＳトランジスタを形成する領域にｐ型不純物を、また、ｐ型ＭＩＳトランジスタを形成する領域にｎ型不純物を注入し、それぞれの領域を規定する（図示しない）。
【００５２】
その後、熱酸化を施すことで、シリコン基板１のメモリ領域Ｒｍと周辺回路領域Ｒｐとの主面上に、酸化シリコンを主体とする絶縁膜である第１絶縁膜Ｉ１を２．５ｎｍ程度形成する。続いて、シリコン基板１の、メモリ領域Ｒｍと周辺回路領域Ｒｐとの主面上に、第１絶縁膜Ｉ１を隔てて、多結晶シリコンを主体とする導体膜からなる第１導体膜Ｅ１を形成する。
【００５３】
ここでは、まず、所定の不純物を含ませていない、所謂ノンドープの多結晶シリコンからなる第１導体膜Ｅ１を形成する。続いて、シリコン基板１上にフォトレジスト膜を形成し、周辺回路領域Ｒｐを覆うように、フォトリソグラフィ法によってパターニングする。その後、フォトレジスト膜をイオン注入マスクとして、メモリ領域Ｒｍの第１導体膜Ｅ１にｎ型不純物をイオン注入する。続いて、同様の方法により、周辺回路領域Ｒｐのうち、ｎ型ＭＩＳトランジスタを形成する領域の第１導体膜Ｅ１にｎ型不純物を、また、ｐ型ＭＩＳトランジスタを形成する領域の第１導体膜Ｅ１にｐ型不純物をイオン注入する。その後、例えば、９５０℃で１２０秒程度の熱処理を施し、多結晶シリコンからなる第１導体膜Ｅ１に注入した不純物を活性化する。
【００５４】
なお、上記工程は、以下のように施しても良い。まず、図１３に示すように、上記図１２と同様にして、分離部２を形成する。続いて、シリコン基板１のメモリ領域Ｒｍと周辺回路領域Ｒｐとの主面上に、順に、酸化シリコン膜からなる周辺用第１絶縁膜（第１絶縁膜）Ｉ１ｐと、多結晶シリコン膜からなる周辺用第１導体膜（第１導体膜）Ｅ１ｐとを形成する。
【００５５】
次に、図１４に示すように、メモリ領域Ｒｍの周辺用第１導体膜Ｅ１ｐおよび周辺用第１絶縁膜Ｉ１ｐを除去する。これは、例えば周辺回路領域Ｒｐをフォトレジスト膜で覆い、これをエッチングマスクとしてドライエッチングを施すことで行う。
【００５６】
次に、図１５に示すように、シリコン基板１のメモリ領域Ｒｍの主面上と、周辺回路領域Ｒｐの周辺第１導体膜Ｅ１ｐ上に、順に、酸化シリコン膜からなるメモリ用第１導体膜（第１導体膜）Ｅ１ｍと、多結晶シリコン膜からなるメモリ用第１導体膜（第１導体膜）Ｅ１ｍとを形成する。
【００５７】
次に、図１６に示すように、周辺回路領域Ｒｐのメモリ用第１導体膜Ｅ１ｍおよびメモリ用第１絶縁膜Ｉ１ｍを除去する。これは、例えばメモリ領域Ｒｍをフォトレジスト膜で覆い、これをエッチングマスクとしてドライエッチングを施すことで行う。
【００５８】
以上図１３〜図１６の工程によって、メモリ領域Ｒｍのシリコン基板１上には、メモリ用第１導体膜Ｅ１ｍからなる第１導体膜Ｅ１およびメモリ用第１絶縁膜Ｉ１ｍからなる第１絶縁膜Ｉ１を形成し、周辺回路領域Ｒｐのシリコン基板１上には、周辺用第１導体膜Ｅ１ｐからなる第１導体膜Ｅ１および周辺用第１絶縁膜Ｉ１ｐからなる第１絶縁膜Ｉ１を形成する。このようにすることで、メモリ領域Ｒｍ上と周辺回路領域Ｒｐ上とで、膜厚の異なる第１導体膜Ｅ１または第１絶縁膜Ｉ１を形成することができる。第１導体膜Ｅ１および第１絶縁膜Ｉ１は、後にゲート電極およびゲート絶縁膜となる構成要素であり、本工程のようにすることで、領域によって厚さの異なるゲート電極およびゲート絶縁膜を形成することができる。続く工程では、それらの厚さは同様であるとして、以下説明する。従って、以上の工程は、上記図１２で説明した工程であっても、上記図１３〜図１６を用いて説明した工程であっても良い。
【００５９】
続く工程では、図１７に示すように、第１導体膜Ｅ１を所望のゲートパターンに加工して、メモリ領域Ｒｍには第１導体膜Ｅ１からなる選択ゲート電極（第１ゲート電極）ＣＧを形成し、周辺回路領域Ｒｐには第１導体膜Ｅ１からなる周辺ゲート電極Ｇｐを形成する。ここでは、公知のフォトリソグラフィ法によってエッチングマスクを形成し（図示しない）、異方性エッチングを施すことで、各ゲートパターンに加工する。更に、同様の平面パターンとなるように、第１絶縁膜Ｉ１を加工して、メモリ領域Ｒｍには第１絶縁膜Ｉ１からなる選択ゲート絶縁膜（第１ゲート絶縁膜）ＩＣを形成し、周辺回路領域Ｒｐには第１絶縁膜Ｉ１からなる周辺ゲート絶縁膜Ｉｐを形成する。
【００６０】
上記の工程により、シリコン基板１のメモリ領域Ｒｍの主面上に、選択ゲート絶縁膜ＩＣを隔てて選択ゲート電極ＣＧを形成したことになる。また、シリコン基板１の周辺回路領域Ｒｐの主面上に、周辺ゲート絶縁膜Ｉｐを隔てて周辺ゲート電極Ｇｐを形成したことになる。
【００６１】
次に、図１８に示すように、シリコン基板１のメモリ領域Ｒｍの主面、選択ゲート電極ＣＧ、シリコン基板１の周辺回路領域Ｒｐの主面、および、周辺ゲート電極Ｇｐを一体的に覆うようにして保護膜ＬＰ１を形成する。ここでは、保護膜ＬＰ１として、例えば、酸化シリコンを主体とする絶縁膜を、熱酸化法またはＣＶＤ法により、３ｎｍ程度形成する。本実施の形態１の製造方法において、保護膜ＬＰ１を形成することの効果、および、保護膜ＬＰ１として上記の材料を用いることの効果に関しては、後に詳しく説明する。
【００６２】
続いて、保護膜ＬＰ１を覆うようにして、第１ダミー膜ＬＤ１を形成する。ここでは、第１ダミー膜ＬＤ１として、例えば、ＣＶＤ法により、ｐ型（第２導電型）不純物を含む多結晶シリコン膜を８０ｎｍ程度堆積する。本実施の形態１の製造方法において、第１ダミー膜ＬＤ１を形成することの効果、および、第１ダミー膜ＬＤ１として上記の材料を用いることの効果に関しては、後に詳しく説明する。
【００６３】
次に、図１９に示すように、第１ダミー膜ＬＤ１にエッチバック工程（上記図８の説明参照）を施すことで、メモリ領域Ｒｍの選択ゲート電極ＣＧ、および、周辺回路領域Ｒｐの周辺ゲート電極Ｒｐの側壁に、保護膜ＬＰ１を隔てて、第１ダミー膜ＬＤ１からなるダミーゲートＤＧを形成する。
【００６４】
次に、図２０に示すように、メモリ領域Ｒｍの選択ゲート電極ＣＧの片側のダミーゲートを除去する。これには、まず、フォトリソグラフィ法により、少なくとも選択ゲート電極ＣＧの片側の側壁部が露出するようにパターニングされたフォトレジスト膜３を形成する。その後、フォトレジスト膜３をエッチングマスクとして、ドライエッチングを施すことで、メモリ領域Ｒｍの選択ゲート電極ＣＧの片側のダミーゲートＤＧを除去する。その後、フォトレジスト膜３を除去する。
【００６５】
以上、図１８〜図２０の工程により、本実施の形態１の製造方法では、シリコン基板１上のメモリ領域Ｒｍにおいては、選択ゲート電極ＣＧの一対の側壁面のうちいずれか一方に隣り合って配置するようにして、ダミーゲートＤＧを形成したことになる。また、シリコン基板１上の周辺回路領域Ｒｐにおいては、周辺ゲート電極Ｇｐの一対の側壁面の両側に隣り合って配置するようにして、ダミーゲートＤＧを形成したことになる。ここで、本実施の形態１の製造方法では、上記図１８の工程で保護膜ＬＰ１を形成しているから、当該保護膜ＬＰ１を隔てて、各ゲート電極ＣＧ，Ｇｐの側壁面に隣り合うようにして、ダミーゲートＤＧを形成したことになる。
【００６６】
次に、図２１に示すように、シリコン基板１のメモリ領域Ｒｍの主面のうち、選択ゲート電極ＣＧおよびダミーゲートＤＧの側方下部（特に、両者が隣接していない方の側方下部）に、メモリソース・ドレイン領域（第１半導体領域）ＳＤｍを形成する。また、シリコン基板１の周辺回路領域Ｒｐの主面のうち、ダミーゲートＤＧの側方下部（特に、周辺ゲート電極Ｇｐと隣接していない方の側方下部）に、周辺ソース・ドレイン領域（第２半導体領域）ＳＤｐを形成する。
【００６７】
メモリ領域Ｒｍについては、選択ゲート電極ＣＧおよびダミーゲートＤＧをイオン注入マスクとして、シリコン基板１の主面にイオン注入Ｄ０１を施すことで、メモリソース・ドレイン領域ＳＤｍを形成する。ここで、周辺回路領域Ｒｐについても、ｐ型ＭＩＳトランジスタの領域にはフォトレジスト膜を形成しておき、このフォトレジスト膜、周辺ゲート電極ＧｐおよびダミーゲートＤＧをイオン注入マスクとして、シリコン基板１の主面に、同様のイオン注入Ｄ０１を施す。これにより、ｎ型ＭＩＳトランジスタの周辺ソース・ドレイン領域ＳＤｐを形成できる。本実施の形態１の製造方法において、メモリソース・ドレイン領域ＳＤｍを形成するために、上記のようなイオン注入Ｄ０１を施すことの効果に関しては、後に詳しく説明する。
【００６８】
イオン注入Ｄ０１では、ＩＶ族のシリコン基板１に対して、例えばＶ族のヒ素イオンを、加速エネルギー５〜４０ｋｅＶ、ドーズ量１×１０１５〜４×１０１５ｃｍ−２程度で注入する。従って、メモリソース・ドレイン領域ＳＤｍおよび周辺ソース・ドレイン領域ＳＤｐは、ｎ型の半導体領域となる。
【００６９】
また、周辺回路領域Ｒｐのうちのｐ型ＭＩＳトランジスタを形成する領域においては、ｐ型の周辺ソース・ドレイン領域ＳＤｐを形成する必要がある。これには、ｎ型ＭＩＳトランジスタを形成する領域を、フォトリソグラフィ法によって形成したフォトレジスト膜などで覆っておき、これをイオン注入マスクとして、上記のイオン注入Ｄ０１を施す。そして、ｐ型ＭＩＳトランジスタを形成する領域には、例えば、ＩＩＩ族のホウ素（Ｂ）イオン（またはＢＦ２イオン）等のｐ型不純物を注入する。
【００７０】
また、例えば、イオン注入Ｄ０１では、ヒ素イオンのほかに、リン（Ｐ）イオンを重ね打ちしても良い。
【００７１】
また、本実施の形態１の製造方法では、選択ゲート電極ＣＧを保護膜ＬＰ１で覆った状態で、上記のイオン注入Ｄ０１を施す。これにより、選択ゲート電極ＣＧの側方下部に形成されるメモリソース・ドレイン領域ＳＤｍと、選択ゲート電極ＣＧとの間には、平面的に見て、保護膜ＬＰ１の厚さ分だけ距離（オフセット）が生じ得る。これを補うために、イオン注入Ｄ０１は基板に対して垂直ではなく、角度をつけた斜め注入としても良い。また、イオン注入Ｄ０１後に施す、不純物の活性化および拡散のための熱処理において、その温度と時間で拡散距離を制御し、オフセットを無くすこともできる。
【００７２】
次に、シリコン基板１のメモリ領域Ｒｍおよび周辺回路領域ＲｐのダミーゲートＤＧを、等方的なドライエッチングにより除去する。
【００７３】
その後、図２２に示すように、フォトリソグラフィ法によってメモリ領域Ｒｍを覆うようにパターニングした、フォトレジスト膜４を形成する。そして、このフォトレジスト膜４をイオン注入マスクとして、イオン注入Ｄ０２を施す。イオン注入Ｄ０２では、周辺回路領域Ｒｐのうちｐ型ＭＩＳトランジスタを形成する領域にはフォトレジスト膜を形成しておき、これをイオン注入マスクとしてヒ素イオンを注入する。これにより、周辺回路領域Ｒｐのｎ型ＭＩＳトランジスタを形成する領域においては、周辺ゲート電極Ｇｐがイオン注入マスクとなり、シリコン基板１の周辺回路領域Ｒｐの主面のうち、周辺ゲート電極Ｇｐの側方下部に、ｎ型の半導体領域であるエクステンション領域（第３半導体領域）ｅｘｎが形成される。なお、イオン注入Ｄ０１では、上記図２１のイオン注入Ｄ０１よりも加速エネルギーおよびドーズ量が低くなるようにして、ヒ素イオンを注入する。従って、エクステンション領域ｅｘｎは、周辺ソース・ドレイン領域ＳＤｐと同じ導電型であって、周辺ソース・ドレイン領域ＳＤｐの不純物濃度よりも低く、周辺ソース・ドレイン領域ＳＤｐよりも浅くなるようにして形成される。その後、フォトレジスト膜４を除去する。本実施の形態１の製造方法において、周辺回路領域Ｒｐのエクステンション領域ｅｘｎを上記のようにして形成することの効果に関しては、後に詳しく説明する。
【００７４】
なお、周辺回路領域Ｒｐのうちｐ型ＭＩＳトランジスタを形成する領域にｐ型のエクステンション領域を形成する場合には、上記図２１の方法と同様に、フォトレジスト膜によるイオン注入マスクをかけ分けることで、別工程によって極性の異なる不純物イオンを注入する。
【００７５】
続く工程では、イオン注入Ｄ０１，Ｄ０２によって形成したメモリソース・ドレイン領域ＳＤｍや、周辺ソース・ドレイン領域ＳＤｐや、エクステンション領域ｅｘｎなどを活性化、および、拡散させるために、熱処理を施す。熱処理は、例えば、ＲＴＡ（Rapid Thermal Anneal）により、１０００℃において１０秒の熱処理を施す。
【００７６】
また、本実施の形態１の製造方法では、周辺ゲート電極Ｇｐを保護膜ＬＰ１で覆った状態で、上記のイオン注入Ｄ０２を施す工程を説明した。これにより、周辺ゲート電極Ｇｐの側方下部に形成される周辺ソース・ドレイン領域ＳＤｐと、周辺ゲート電極Ｇｐとの間には、平面的に見て、保護膜ＬＰ１の厚さ分だけオフセットが生じ得る。これを補うために、イオン注入Ｄ０２は基板に対して垂直ではなく、角度をつけた斜め注入としても良い。
【００７７】
また、上記のＲＴＡ工程において、不純物の活性化および拡散のための熱処理において、その温度と時間で拡散距離を制御し、オフセットを無くすこともできる。
【００７８】
また、イオン注入Ｄ０２を施す前に、周辺回路領域Ｒｐの保護膜ＬＰ１を予め除去しておき、それからイオン注入Ｄ０２を施すことで、周辺ゲート電極Ｒｐと周辺ソース・ドレイン領域ＳＤｐとのオフセットを無くすこともできる。
【００７９】
次に、図２３に示すように、弗化水素（フッ酸、ＨＦ）溶液によるウェットエッチングを施すことで、メモリ領域Ｒｍおよび周辺回路領域Ｒｐの保護膜ＬＰ１を除去する。その後、シリコン基板１のメモリ領域Ｒｍの主面と選択ゲート電極ＣＧとを一体的に覆うようにして、電荷蓄積膜ＩＭを形成する。上記図７の工程で説明したように、電荷蓄積膜ＩＭ（上記図７では電荷蓄積膜ＩＭａ）は、３層の積層絶縁膜から構成される。この電荷蓄積膜ＩＭの構成に関しては、最適膜厚や材料に関して様々な提案がなされているが、本実施の形態１の製造方法では、以下のような構成となるように形成する。即ち、シリコン基板１に近い方から順に、第１酸化シリコン膜ＩＳ１を４ｎｍ程度、第１窒化シリコン膜ＩＮ１を５ｎｍ程度、そして、第２酸化シリコン膜ＩＳ２を５ｎｍ形成する。
【００８０】
このように、本実施の形態１の製造方法では、少なくとも、上記図２１の工程でメモリソース・ドレイン領域ＳＤｍを形成した後に、本図２３の工程で電荷蓄積膜ＩＭを形成する。このような順序で上記工程を施すことの効果に関しては、後に詳しく説明する。
【００８１】
上記の電荷蓄積膜ＩＭを構成する積層膜の形成方法としては、ＩＳＳＧ（In Situ Steam Generation）法が知られている。単結晶または多結晶のシリコンからなるシリコン基板１または選択ゲート電極ＣＧ上の第１酸化シリコン膜ＩＳ１、第１酸化シリコン膜ＩＳ１上の第１窒化シリコン膜ＩＮ１、第１窒化シリコン膜ＩＮ１上の第２酸化シリコン膜ＩＳ２は、それぞれ、ＩＳＳＧ法によって形成できる。特に、第１窒化シリコン膜ＩＮ１上の第２酸化シリコン膜ＩＳ２においては、予め、窒化シリコン膜を８〜９ｎｍ程度堆積しておいてから、シリコン上膜厚換算で５ｎｍ程度となるようにＩＳＳＧ法による酸化を行うことで、窒化シリコン膜が４ｎｍ程度消費され、上記膜厚の積層構造を形成できる。
【００８２】
なお、本工程では、特別なマスク工程を施さない限り、周辺回路領域Ｒｐにも同様の電荷蓄積膜ＩＭが形成されことになるが、本実施の形態１の製造方法では差し支え無い。
【００８３】
次に、図２４に示すように、シリコン基板１のメモリ領域Ｒｍの選択ゲート電極ＣＧの側壁面に隣り合って配置するようにして、例えば、ｐ型（第２導電型）の不純物を含む多結晶シリコンを主体とする導体膜である、メモリゲート（第２ゲート電極）電極ＭＧを形成する。これには、例えば、ＣＶＤ法により、ｐ型不純物を含む多結晶シリコン膜を８０ｎｍ程度堆積し、エッチバック工程を施すことで、上記のような形状のメモリゲート電極ＭＧを形成する。なお、本工程では、特別なマスク工程を施さない限り、シリコン基板１の周辺回路領域Ｒｐの周辺ゲート電極Ｇｐの側壁にも同様のメモリゲート電極ＭＧが形成されるが、本実施の形態１の製造方法ではこれは差し支え無い。
【００８４】
次に、図２５に示すように、シリコン基板１のメモリ領域Ｒｍの選択ゲート電極ＣＧの片側のメモリゲート電極ＭＧを除去する。特に、本実施の形態１の製造方法では、上記図２０の工程により、ダミーゲートＤＧを残した方と同じ側の側壁にメモリゲート電極ＭＧが残るように、反対側のメモリゲート電極ＭＧを除去する。
【００８５】
これには、まず、フォトリソグラフィ法により、少なくとも選択ゲート電極ＣＧの片方の側壁部が露出するようにパターニングされたフォトレジスト膜５を形成する。特に、メモリ領域Ｒｍにおいては、上記図２０の工程で形成したフォトレジスト膜３と同様のパターンを有するフォトレジスト膜５を形成する。その後、フォトレジスト膜５をエッチングマスクとして、ドライエッチングを施すことで、メモリ領域Ｒｍの選択ゲート電極ＣＧの片側のメモリゲート電極ＭＧを除去する。その後、フォトレジスト膜５を除去する。
【００８６】
なお、フォトレジスト膜５は周辺回路領域Ｒｐをも露出するようにパターニングすれば、周辺回路領域Ｒｐのメモリゲート電極ＭＧにも上記のドライエッチングが作用し、除去される。
【００８７】
以上、図２４、図２５の工程により、本実施の形態１の製造方法では、選択ゲート電極ＣＧの一対の側壁面のうち、上記図２０の工程においてダミーゲートを形成した側壁面と同じ側壁面に隣り合って配置するように、メモリゲート電極ＭＧが形成されたことになる。更に、シリコン基板１の主面のうち、上記図２１の工程で形成したメモリソース・ドレイン領域ＳＤｍの側方上部に配置するように、電荷蓄積膜ＩＭを隔ててメモリゲート電極ＭＧが形成されたことになる。
【００８８】
このとき、上記図１８の工程で説明した第１ダミー膜ＬＤ１（後のダミーゲートＤＧ）と、上記図２４の工程で説明した、メモリゲート電極ＭＧとなる多結晶シリコン膜とは、同程度の膜厚（８０ｎｍ程度）で形成している。そして、両者とも、エッチバックによって、選択ゲート電極ＣＧの側壁に隣り合って配置する形状の、ダミーゲートＤＧおよびメモリゲート電極ＭＧとなるように加工している。従って、本実施の形態１の製造方法では、ダミーゲートＤＧとメモリゲート電極ＭＧとでは、チャネル長方向の寸法がほぼ等しくなる。これにより、本実施の形態１の製造方法によれば、ダミーゲートＤＧの側方下部に形成したメモリソース・ドレイン領域ＳＤｍは、後にダミーゲートＤＧを除去して形成するメモリゲート電極ＭＧから見ても、その側方下部に配置された構造となる。
【００８９】
結果として、本実施の形態１によっても、上記で説明した、本発明者らが検討した不揮発性メモリＮＶＭａと同様の構成を形成することができる。
【００９０】
続く工程では、上記図１０、図１１などを用いて説明した工程と同様にして、図２６に示すように、酸化シリコン膜からなるサイドウォールスペーサｓｐ、コバルトシリサイドまたはニッケルシリサイドなどからなる金属シリサイド層ｓｃを形成する。
【００９１】
以上の工程によって、同一のシリコン基板１上において、メモリ領域Ｒｍに本実施の形態１の不揮発性メモリＮＶＭを形成し、周辺回路領域Ｒｐに周辺回路素子の一例としてのｎ型ＭＩＳトランジスタＱ１を形成できる。
【００９２】
以下では、本実施の形態１の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態１の半導体装置が有する作用、効果に関して詳しく説明する。
【００９３】
本実施の形態１の製造方法の特徴の一つとして、上記図２１の工程でイオン注入Ｄ０１によってメモリソース・ドレイン領域ＳＤｍを形成した後に、上記図２２の工程で、電荷蓄積膜ＩＭを形成する工程がある。これは、イオン注入Ｄ０１を施す際に必要となるイオン注入マスクを、ダミーゲートＤＧに担わせることで可能になっている。即ち、電荷蓄積膜ＩＭを形成した後でなければ形成できないメモリゲート電極ＭＧはイオン注入マスクとして用いず、電荷蓄積膜ＩＭの形成工程とは独立して形成できるダミーゲートＤＧを、イオン注入マスクとして用いている。
【００９４】
このように、本実施の形態１の半導体装置の製造方法によれば、電荷蓄積膜ＩＭを形成する前に、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施すことができる。これは、以下のような効果をもたらす。即ち、電荷蓄積膜ＩＭに、イオン注入Ｄ０１によるダメージを与えることなく、メモリソース・ドレイン領域ＳＤｍを形成できる。このように、電荷蓄積膜ＩＭを形成した後の工程では、シリコン基板１に対してのいかなるイオン注入工程も施さないような本実施の形態１の製造方法によって、電荷保持特性がより良好であり、また、メモリ動作の信頼性がより高い不揮発性メモリＮＶＭを形成できる。結果として、不揮発性メモリを有する半導体装置の特性を向上させることができる。
【００９５】
また、ダミーゲートＤＧは、イオン注入Ｄ０１のイオン注入マスクとして、メモリゲート電極ＭＧのかわりに適用するという観点からは、導体膜であっても、絶縁膜であっても、その材料の種類は制限されない。これに対し、本実施の形態１の製造方法では、ダミーゲートＤＧとして、ｐ型不純物を含んだ多結晶シリコンを主体とする導体膜を形成するとして、工程を説明した。これは、上記図１８〜図２０の工程で形成するダミーゲートＤＧは、後の上記図２４、図２５の工程で形成するメモリゲート電極ＭＧと同じ材料によって形成する方がより好ましい、という観点に基づいて材料を選択したことによる。上記図２４、図２５の工程で説明したしように、メモリゲート電極ＭＧは、ｐ型不純物を含んだ多結晶シリコンを主体とする導体膜である。ダミーゲートＤＧをメモリゲート電極ＭＧと同じ材料で形成する方がより好ましい理由について、以下で詳細に説明する。
【００９６】
本実施の形態１の製造方法によれば、メモリゲート電極ＭＧの側方下部に配置させるメモリソース・ドレイン領域ＳＤｍを、ダミーゲートＤＧをイオン注入マスクとするイオン注入Ｄ０１によって形成する。このとき、設計通りに素子を形成することが望ましいという観点から、ダミーゲートＤＧを除去した後には、当該ダミーゲートＤＧと同様の位置に、同様の形状でメモリゲート電極ＭＧを配置できる方が良い。そこで、上記のように、ダミーゲートＤＧの材料として、メモリゲート電極ＭＧとなる材料と同じ材料を適用する。これにより、両者を同様の条件で形成し、同様の条件で加工を施せば、ダミーゲートＤＧとメモリゲート電極ＭＧとを、同様の位置に、同様の形状で形成し易くなる。このように、ダミーゲートＤＧをメモリゲート電極ＭＧと同じ材料で形成することで、不揮発性メモリＮＶＭを形成する過程において生じ得る設計寸法からのずれを、低減することができる。これにより、上記のように効果的な、ダミーゲートＤＧを適用した本実施の形態１の製造方法において、加工精度をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【００９７】
また、ダミーゲートＤＧをイオン注入Ｄ０１のイオン注入マスクとして適用することだけを考えれば、上記図１８の工程で、ダミーゲートＤＧの下に保護膜ＬＰ１を形成しなくても良い。一方、本実施の形態１の製造方法では、ダミーゲートＤＧを形成する前に、保護膜ＬＰ１を形成する方が、より好ましい。その理由は以下の通りである。
【００９８】
ダミーゲートＤＧに対しては、上述したように、その形状加工のために異方性エッチングを施したり、後の工程で除去するためにエッチングを施したりする。このとき、不揮発性メモリＮＶＭの構成要素である選択ゲート電極ＣＧやシリコン基板１などを、エッチングのダメージから保護するために、保護膜ＬＰ１をエッチングストップ膜として適用できる。これにより、上記のように効果的な、ダミーゲートＤＧを適用した本実施の形態１の製造方法においてエッチングにより発生するダメージを、より低減させることができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【００９９】
この観点からは、保護膜ＬＰ１は、所定のエッチングに対するエッチング速度が、ダミーゲートＤＧのエッチング速度と大きく異なるほど、より好ましい。即ち、保護膜ＬＰ１とダミーゲートＤＧとの組み合わせは、酸化シリコン膜と多結晶シリコン膜との組み合わせに限定されるものではなく、エッチング時の選択比がより大きくとれる材料の組み合わせが望ましい。上記のように、メモリゲート電極ＭＧと同じ材料を用いるという条件から、ダミーゲートＤＧとして多結晶シリコン膜を用いるのであれば、例えば、酸化シリコン膜や、窒化シリコン膜などは多結晶シリコン膜とエッチング速度が異なり、保護膜ＬＰ１の材料として選択し得る。本実施の形態１では、保護膜ＬＰ１として、酸化シリコンを主体とする絶縁膜を適用した例を示した。
【０１００】
また、メモリゲート電極ＭＧの材料としては、所謂ＭＩＳトランジスタのゲート電極として機能することが必要であって、ｐ型の不純物を含む多結晶シリコン膜に限定されるものではない。より具体的には、ｎ型の不純物を含む多結晶シリコン膜や、金属材料などであっても良い。
【０１０１】
例えば、ｎ型の不純物を含む多結晶シリコン膜をメモリゲート電極ＭＧに適用した場合には、ｐ型の不純物を含む多結晶シリコン膜をメモリゲート電極ＭＧに適用した場合と比較して、メモリゲートトランジスタ部分の初期閾値電圧を低くすることができる。そして、この初期閾値電圧の低下分だけ、消去時に電化蓄積膜ＩＭに注入するホールの量を少なくすることができ、所望の消去閾値電圧まで、より少量のホール注入量で消去できることになる。その結果、ＢＴＢＴホットホール注入による電化蓄積膜ＩＭへのダメージが低減できる。また、このように初期閾値電圧が低く、ホール注入量が少ないほど、所望の消去閾値電圧までホールを注入した時のバリア絶縁膜（第１、第２酸化シリコン膜ＩＳ１，ＩＳ２）にかかる電界はより弱くなる。結果として、消去時のホール保持特性は向上する。
【０１０２】
一方で、ｐ型の不純物を含む多結晶シリコン膜をメモリゲート電極ＭＧに適用した場合は、初期閾値電圧が高いため、書き込み時の電子の注入量を少なくして、所望の書き込み閾値電圧まで電子を注入することができる。その結果、ホットエレクトロン注入による電化蓄積膜ＩＭへのダメージを低減できる。また、このように初期閾値電圧が高く、電子の注入量が少ないほど、所望の書き込み閾値電圧まで電子を注入した時のバリア絶縁膜（第１、第２酸化シリコン膜ＩＳ１，ＩＳ２）にかかる電界はより弱くなる。結果として、書き込み時の電子保持特性は向上する。
【０１０３】
また、ｐ型の不純物を含む多結晶シリコン膜をメモリゲート電極ＭＧに適用した場合は、メモリゲート電極ＭＧとシリコン基板１との間に電圧をかけて、メモリゲート電極ＭＧ中のホールをトンネル現象により電荷蓄積膜ＩＭに注入させて、消去動作を実現することもできる。このような消去方法は、ＢＴＢＴ現象によるホットホールを利用した消去動作に比べて低速ではあるものの、電荷蓄積膜ＩＭへのダメージを低減できる。結果として、メモリの保持特性を向上させることができる。
【０１０４】
一方、本発明者らが検討した、上記図７〜図１１を用いて説明した不揮発性メモリＮＶＭａおよびその製造方法では、メモリソース・ドレイン領域ＳＤｍａと逆導電型のメモリゲート電極ＭＧａを形成し難い。なぜなら、メモリゲート電極ＭＧａを形成した後に、当該メモリゲート電極ＭＧａをイオン注入マスクとして、メモリソース・ドレイン領域ＳＤｍａを形成するためのイオン注入Ｄａを施すからである。これにより、メモリゲート電極ＭＧａは、メモリソース・ドレイン領域ＳＤｍａに注入したドーパントと同程度の濃度のドーパントを含むことになる。たとえ、メモリゲート電極ＭＧａを形成する際に、逆導電型となる不純物を多量に含ませてあったとしても、イオン注入Ｄａは、それを打ち消す方向に作用する。なお、この状態では、メモリゲート電極ＭＧａ中の多数キャリアは相殺されるが、メモリゲート電極ＭＧａには、メモリソース・ドレイン領域ＳＤｍａに注入した不純物と極性の不純物を、同程度の濃度含んでいる。
【０１０５】
これに対し、本実施の形態１の製造方法によれば、メモリゲート電極ＭＧを形成する前に、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施す。従って、イオン注入Ｄ０１によって、メモリソース・ドレイン領域ＳＤｍに注入される不純物イオンが、メモリゲート電極ＭＧに注入されることはない。これにより、メモリゲート電極ＭＧの導電型を任意に選択できる。特に、上記のような、メモリソース・ドレイン領域ＳＤｍと、メモリゲート電極ＭＧとの導電型が逆導電型であるような不揮発性メモリＮＶＭを実現できる。言い換えれば、メモリゲート電極ＭＧ中に含まれるｎ型不純物（第１不純物）の濃度が、メモリソース・ドレイン領域ＳＤｍ中におけるｎ型不純物の濃度よりも低いという特徴を有した、不揮発性メモリＮＶＭを有する半導体装置を実現できる。結果として、上述の理由から、不揮発性メモリを有する半導体装置の特性をより向上させることができる。なお、上記のメモリゲート電極ＭＧとメモリソース・ドレイン領域ＳＤｍの導電型に関しては、ｎ型導電型とｐ型導電型とを入れ替えても、同様の効果が得られる。
【０１０６】
また、本実施の形態１の製造方法のように、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１の後に、メモリゲート電極ＭＧを形成することは、以下のような効果をももたらす。即ち、メモリゲート電極ＭＧとメモリソース・ドレイン領域ＳＤｍの導電型が逆導電型であっても、メモリゲート電極ＭＧ中に逆導電型の不純物が注入されることによる濃度勾配や、部分的なＰＮ接合を、より形成され難くすることができる。メモリゲート電極ＭＧ中の濃度勾配や、ＰＮ接合の形成は、例えば特性の不均一性や、動作速度の低下をもたらす原因となる。従って、本実施の形態１の製造方法によれば、不揮発性メモリＮＶＭの特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１０７】
上記のように、本実施の形態１の製造方法においては、不揮発性メモリＮＶＭを形成する工程自体が、独立の形成工程として効果的である。更に、上記のような効果を有する不揮発性メモリＮＶＭの形成工程は、周辺回路素子としてのＭＩＳトランジスタＱ１を形成する工程の一部と共有させる方が、より好ましい。なぜなら、不揮発性メモリＮＶＭの形成工程を周辺回路素子の形成工程と共有させることで、半導体装置の製造方法をより簡略化できるからである。
【０１０８】
より具体的には、以下のように工程を共有させることができる。上記図１２の工程において、シリコン基板１のメモリ領域Ｒｍと周辺回路領域Ｒｐとの主面に、同一の工程によって、第１絶縁膜Ｉ１および第１導体膜Ｅ１を形成できる。また、上記図１７の工程において、シリコン基板１のメモリ領域Ｒｍと周辺回路領域Ｒｐとに形成した第１絶縁膜Ｉ１および第１導体膜Ｅ１を、同一の工程によって加工し、選択ゲート絶縁膜ＩＣ、選択ゲート電極ＣＧ、周辺ゲート絶縁膜Ｉｐ、および、周辺ゲート電極Ｇｐを形成できる。また、上記図１８〜図２０の工程において、シリコン基板１のメモリ領域Ｒｍと周辺回路領域Ｒｐとに、同一の工程によってダミーゲートＤＧを形成できる。また、上記図２１の工程において、シリコン基板１のメモリ領域Ｒｍと周辺回路領域Ｒｐの主面に対し、同一のイオン注入Ｄ０１を施すことによって、メモリソース・ドレイン領域ＳＤｍおよび周辺ソース・ドレイン領域ＳＤｐを形成できる。また、上記図２１の工程において、シリコン基板１のメモリ領域Ｒｍと周辺回路領域Ｒｐと形成されたダミーゲートＤＧを、同一のエッチング工程によって除去できる。
【０１０９】
また、本実施の形態１の製造方法のようにして不揮発性メモリＮＶＭを有する半導体装置を製造した場合、上記図２２の工程のようにして、エクステンション領域ｅｘｎを備えるＭＩＳトランジスタＱ１を周辺回路領域Ｒｐに形成できる。一般的に、半導体装置の高性能化の要求から微細化されるＭＩＳトランジスタにおいて、エクステンション領域を備えたＬＤＤ構造の形成が必要である。そして、本実施の形態１の製造方法によれば、上記のような効果を有する不揮発性メモリＮＶＭの製造方法を適用した場合であっても、周辺回路領域Ｒｐには、エクステンション領域ｅｘｎを備えたＭＩＳトランジスタＱ１を形成することができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１１０】
なお、本実施の形態１の製造方法のように、上記図２１、図２２で説明した工程を経てエクステンション領域ｅｘｎを形成した場合、周辺ソース・ドレイン領域ＳＤｐを、エクステンション領域ｅｘｎよりも先に形成する。従って、シリコン基板１の周辺回路領域Ｒｐに形成されたＭＩＳトランジスタＱ１は、サイドウォールスペーサｓｐと周辺ソース・ドレイン領域ＳＤｐとの間に、平面的に見て、オフセットまたはオーバーラップが生じた構造となり得る。
【０１１１】
また、本実施の形態１の製造方法においては、例えば、ダミーゲートＤＧの平面的な大きさを、メモリゲート電極ＭＧの平面的な大きさよりも小さく形成しても良い。より具体的には、上記図１８の工程では、第１ダミー膜ＬＤ１の厚さが、後の上記図２４の工程で形成するメモリゲート電極ＭＧとなる多結晶シリコン膜の厚さよりも薄くなるように形成する。これにより、エッチバックを施した後のサイドウォール状のダミーゲートＤＧとメモリゲート電極ＭＧとを比較すると、前者の方が平面的な寸法が小さくなるように形成される。
【０１１２】
上記のように、ダミーゲートＤＧの寸法をメモリゲート電極ＭＧの寸法よりも小さく形成することで、メモリソース・ドレイン領域ＳＤｍとメモリゲート電極ＭＧとを、より大きくオーバーラップさせた構造とすることができる。なぜなら、メモリソース・ドレイン領域ＳＤｍは、ダミーゲートＤＧをイオン注入マスクとしたイオン注入Ｄ０１によって形成し、より小さいダミーゲートＤＧであれば、より広い面積にメモリソース・ドレイン領域ＳＤｍが形成されるからである。
【０１１３】
例えば、上記図２６の工程でサイドウォールスペーサｓｐを形成するために熱酸化を施した場合、メモリゲート電極ＭＧの端部において、メモリゲート電極ＭＧとシリコン基板１との間にバーズビークを形成し得る。このようなバーズビークが形成されると、メモリゲート電極ＭＧに印加した電圧がバーズビークにおいて余計に電圧降下し、電界効果がチャネルに生じ難くなる。これに対し、本実施の形態１の製造方法では、上記のようにしてメモリゲート電極ＭＧとメモリソース・ドレイン領域ＳＤｍとのオーバーラップをより大きくしておくことで、バーズビークの影響を緩和することができる。従って、メモリゲート電極ＭＧに印加した電圧による電界効果を、チャネル領域により効果的に作用させることができ、メモリの動作特性をより向上させることができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１１４】
（実施の形態２）
上記実施の形態１において、周辺回路領域Ｒｐに形成する周辺回路素子としてのＭＩＳトランジスタＱ１は、例えば、図２７に示すＳＲＡＭ（Static Random Access Memory）回路を構成するＭＩＳトランジスタＱ１として適用し得る。ＳＲＡＭ回路は、ｎ型ＭＩＳトランジスタＱｎとｐ型ＭＩＳトランジスタＱｐとを用い、かつ、両者のゲート電極ＧＥ（周辺ゲート電極Ｇｐ）を電気的に接続するような、所謂ＣＭＯＳ構造を用いて構成される。ここで、ＳＲＡＭ回路は単位メモリセルあたりに６つのＭＩＳトランジスタＱ１を要するため、最も厳しく微細化が要求される素子の一つである。そのため、上記のようなＣＭＯＳ構成においては、２種のＭＩＳトランジスタＱｎ，Ｑｐのゲート電極ＧＥは、配線層を経由して電気的に接続するのではなく、一つのゲート電極ＧＥを共有させることで接続するような構造が望まれる。
【０１１５】
本実施の形態２では、シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリＮＶＭを有し、周辺回路領域Ｒｐにゲート電極ＧＥを共有するＭＩＳトランジスタＱ１で構成される周辺回路素子を有する半導体装置と、その製造方法を示す。なお、以下で説明する本実施の形態２の製造方法や、それによって形成される半導体装置の構造において、上記実施の形態１で説明したものと同様の製造方法や、それによって形成される半導体装置の同様の構造では、これらと同様の効果を有し、特筆しない限りここでの重複した説明は省略する。
【０１１６】
以下、説明に用いる図２８〜図３６では製造工程中の断面図を示し、メモリ領域Ｒｍにおいて不揮発性メモリＮＶＭを形成する工程中の断面図、周辺回路領域ＲｐにおいてＳＲＡＭ回路を構成するＭＩＳトランジスタＱ１を形成する工程中の断面図を示す。図中では、特に、メモリ領域Ｒｍの要部断面図を左側に示し、周辺回路領域Ｒｐにおいて、上記図２７のＳＲＡＭ回路において、Ｐ１−Ｐ１線に沿って矢印方向に見た断面図を中央に示し、Ｐ２−Ｐ２線に沿って矢印方向に見た断面図を右側に示す。Ｐ１−Ｐ１線に沿った断面図は、ｎ型ＭＩＳトランジスタＱｎとｐ型ＭＩＳトランジスタＱｐとで共有する周辺ゲート電極Ｇｐにおいて、Ｎ−ＭＯＳ領域とＰ−ＭＯＳ領域との境界部を表す。Ｐ２−Ｐ２線に沿った断面図は、周辺回路領域Ｒｐに形成するこれらＭＩＳトランジスタＱ１のチャネルに沿った断面図である。
【０１１７】
本実施の形態２の製造方法では、まず、上記実施の形態１における上記図１２で説明したものと同様の工程を施す。即ち、シリコン基板１の主面に分離部２を形成し、周辺回路領域Ｒｐにおいてｎ型ＭＩＳトランジスタ、または、ｐ型ＭＩＳトランジスタを形成する領域を規定する。続いて、酸化シリコン膜からなる第１絶縁膜Ｉ１と多結晶シリコン膜からなる第１導体膜Ｅ１とを形成する。ここでは、メモリ領域Ｒｍと周辺回路領域Ｒｐとに同様の工程を施す。
【０１１８】
ここでは、ノンドープの多結晶シリコン膜からなる第１導体膜Ｅ１を形成した後、周辺回路領域Ｒｐを覆うようにパターニングしたフォトレジスト膜を形成し、これをイオン注入マスクとして、メモリ領域Ｒｍの第１導体膜Ｅ１にｎ型の不純物をイオン注入する。その後、例えば、９５０℃で１２０秒程度の熱処理を施すことで、メモリ領域Ｒｍの第１導体膜Ｅ１に注入したｎ型の不純物を活性化する。
【０１１９】
その後、図２８に示すように、メモリ領域の第１絶縁膜Ｉ１および第１導体膜Ｅ１のみ、上記図１７の工程と同様に加工することで、選択ゲート電極ＭＧおよび選択ゲート絶縁膜ＩＣを形成する。ここでは、周辺回路領域Ｒｐには加工を施さない。
【０１２０】
次に、図２９に示すように、上記図１８の工程と同様にして保護膜ＬＰ１と第１ダミー膜ＬＤ１とを形成する。その後、上記図１９の工程と同様にして、第１ダミー膜ＬＤ１にエッチバックを施すことでダミーゲートＤＧを堆積する。ここで、本実施の形態２の製造方法では、前工程において周辺回路領域Ｒｐの第１導体膜Ｅ１には加工を施さないため、本工程では周辺回路領域Ｒｐの第１導体膜Ｅ１上に一様に第１ダミー膜ＬＤ１が堆積される。そして、周辺回路領域Ｒｐでは、このように一様な第１ダミー膜ＬＤ１にエッチバックが施されるから、周辺回路領域Ｒｐにおいて第１ダミー膜ＬＤ１は全面的に除去される。
【０１２１】
次に、図３０に示すように、上記図２０の工程と同様にして、フォトレジスト膜６（上記図２０のフォトレジスト膜３と同様）をエッチングマスクとしたエッチングを施すことで、選択ゲート電極ＣＧの両側のダミーゲートＤＧのうち、片方を除去する。
【０１２２】
次に、図３１に示すように、シリコン基板１上のメモリ領域Ｒｍが開口され、周辺回路領域Ｒｐが覆われるようなフォトレジスト膜７を、フォトリソグラフィ法などにより形成する。その後、フォトレジスト膜７および選択ゲート電極ＣＧをイオン注入マスクとして、上記図２１のイオン注入Ｄ０１と同様のイオン注入Ｄ０３を施すことで、メモリ領域Ｒｍに上記図２１と同様のメモリソース・ドレイン領域ＳＤｍを形成する。ここで、周辺回路領域Ｒｐはフォトレジスト膜７に覆われているから、イオン注入Ｄ０３を施しても、いかなる半導体領域も形成されない。イオン注入Ｄ０３の後、フォトレジスト膜７を除去し、上記図２１と同様にしてダミーゲートＤＧおよび保護膜ＬＰ１を除去する。
【０１２３】
ここで、イオン注入マスクとして機能する選択ゲート電極ＣＧの側壁のうち、ダミーゲートＤＧと隣り合わない側の側壁には、保護膜ＬＰ１が形成されている。従って、この膜厚分だけ、選択ゲート電極ＣＧとメモリソース・ドレイン領域ＳＤｍとの間には、平面的に見てオフセットが生じ得る。これを補うために、イオン注入Ｄ０３は、シリコン基板１に対して垂直ではなく、角度をつけた斜め注入としても良い。また、後のＲＴＡの温度と時間で拡散距離を制御し、オフセットを無くすこともできる。
【０１２４】
次に、図３２に示すように、上記図２３の工程と同様にして、第１酸化シリコン膜ＩＳ１、第１窒化シリコン膜ＩＮ１、および、第２酸化シリコン膜ＩＳ１からなる電荷蓄積膜ＩＭを形成する。このとき、メモリ領域Ｒｍでは、シリコン基板１の主面および選択ゲート電極ＣＧを覆うようにして電荷蓄積膜ＩＭが形成される（上記図２３と同様）。一方、周辺回路領域Ｒｐにおいては、第１導体膜Ｅ１が一様に形成されており、これを覆うようにして電荷蓄積膜ＩＭが形成される。
【０１２５】
ここで、本実施の形態２の製造方法では、電荷蓄積膜ＩＭを形成する工程中、以下のような熱処理を施す。第１酸化シリコン膜ＩＳ１を形成した後、９５０℃〜１０５０℃程度の一酸化窒素（ＮＯ）雰囲気または一酸化二窒素（Ｎ２Ｏ）雰囲気等の酸素と窒素とを含むガス雰囲気中で３０秒〜１０分程度、熱処理（アニール）を施す。その後、第１窒化シリコン膜ＩＮ１および第２酸化シリコン膜ＩＳ２を形成する。これにより、シリコン基板１と第１酸化シリコン膜ＩＳ１との界面状態を良好にすることができ、ホットキャリア等に対する耐性を向上させることができる。
【０１２６】
上記図２３の工程のようにして３種の絶縁膜を積層形成すれば、電荷を保持する機能を有する電荷蓄積膜ＩＭを形成できるが、本実施の形態２の製造方法のように、第１酸化シリコン膜に対して上記のような熱処理を施す工程を含む方が、より好ましい。なぜなら、これにより、上記のように、シリコン基板１と第１酸化シリコン膜ＩＳ１との界面状態を良好にでき、ホットキャリア耐性を向上できるからである。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１２７】
また、本実施の形態２のように、ダミーゲートＤＧを用いた不揮発性メモリＮＶＭの製造方法において、上記のような効果的な熱処理を施すことができるのは、本実施の形態２が有する製造工程の特徴が効果を有するからである。これに関しては、後の工程とともに後に詳細を説明する。
【０１２８】
次に、図３３に示すように、上記図２４、図２５の工程と同様にして、メモリゲート電極ＭＧを形成する。
【０１２９】
続く工程では、周辺回路領域Ｒｐの周辺回路素子を形成する。ここで、本実施の形態２の製造方法で示すのは、周辺回路素子として、上記図２７のような、ｎ型ＭＩＳトランジスタＱｎとｐ型ＭＩＳトランジスタＱｐとでゲート電極を共有するような、ＣＭＯＳによって構成されるＳＲＡＭ回路を有する半導体装置である。特に、ｎ型ＭＩＳトランジスタＱｎのゲート電極はｎ型の不純物を含む多結晶シリコンで形成し、ｐ型ＭＩＳトランジスタＱｐのゲート電極はｐ型の不純物を含む多結晶シリコンで形成することで、より高速かつ高性能なＣＭＯＳ構成を実現できることが知られている。
【０１３０】
そこで、本実施の形態２の半導体装置の周辺回路素子である、上記図２７のＳＲＡＭ回路においても、Ｎ−ＭＯＳ領域の周辺ゲート電極Ｇｐにはｎ型の不純物を含ませ、Ｐ−ＭＯＳ領域の周辺ゲート電極Ｇｐにはｐ型の不純物を含ませた構造とする。これには、例えば、異なる極性のゲート電極をフォトリソグラフィ法やエッチング工程によって作り分け、両者が接続するような一つのゲート電極を形成しても良い。一方、上述のように、ＳＲＡＭ回路部は、最も厳しい微細化が要求される領域の一つであるから、上記作り分けなどの加工を施すよりも、不純物イオンの打ち分けによって両極性の部分を有する一つのゲート電極を形成する方が、より好ましい。なぜなら、イオン注入による不純物イオンの打ち分けを用いれば、フォトリソグラフィ法によるフォトレジスト膜をイオン注入マスクとして形成するだけで、実際の形状加工は伴わず、より微細なパターンを形成し易いからである。
【０１３１】
図３４に示すように、周辺回路領域Ｒｐにおいて、第１導体膜Ｅ１のうち、後にｎ型ＭＩＳトランジスタ（上記図２７のｎ型ＭＩＳトランジスタＱｎ）の周辺ゲート電極Ｇｐとなる第１部分Ｅ１１にｎ型（第１導電型）となる不純物（ドナー）を注入する。これには、まず、シリコン基板１の周辺回路領域Ｒｐの周辺ゲート電極Ｇｐのうち、後にｐ型ＭＩＳトランジスタ（上記図２７のｐ型ＭＩＳトランジスタＱｐ）となる第２部分Ｅ１２をフォトレジスト膜８で覆う。このフォトレジスト膜８は、シリコン基板１のメモリ領域Ｒｍも覆うようにして形成する。続いて、フォトレジスト膜８をイオン注入マスクとして、例えばヒ素やリンなどのイオンを注入するイオン注入Ｄ０４を施す。これにより、第１導体膜Ｅ１の第１部分Ｅ１１はｎ型不純物を含んだ状態となる。
【０１３２】
続いて、第１導体膜Ｅ１の第１部分Ｅ１１を覆うようにして、別のフォトレジスト膜を形成し、これをイオン注入マスクとして、例えばホウ素など、ｐ型（第２導電型）となる不純物（アクセプタ）を注入する（図示しない）。これにより、第１導体膜Ｅ１の第２部分Ｅ１２はｐ型不純物を含んだ状態となる。なお、上記では、第１部分Ｅ１１へのｎ型不純物のイオン注入Ｄ０４を、第２部分Ｅ１２へのｐ型不純物のイオン注入よりも先に施す工程を説明したが、これらの順序は逆であっても良い。
【０１３３】
上記の工程によって、第１導体膜Ｅ１は、ｎ型不純物を含む第１部分Ｅ１１と、ｐ型不純物を含む第２部分Ｅ１２とを有するようになる。そして、逆極性の不純物を含む第１部分Ｅ１１と第２部分Ｅ１２とは隣接して配置して、後に周辺ゲート電極Ｇｐとなる第１導体膜Ｅ１を構成する。
【０１３４】
次に、図３５に示すように、周辺回路領域Ｒｐの第１導体膜Ｅ１を加工して、互いに隣接する第１部分Ｅ１１と第２部分Ｅ１２とを有する周辺ゲート電極Ｇｐを形成する。その後、周辺回路領域Ｒｐの第１絶縁膜Ｉ１を加工して、シリコン基板１と周辺ゲート電極Ｇｐとの間に配置する周辺ゲート絶縁膜Ｉｐを形成する。ここでは、所望のゲートパターンのエッチングマスクを、フォトレジスト膜などによって形成し（図示しない）、これをイオン注入マスクとして、第１導体膜Ｅ１および第１絶縁膜Ｉ１に対して順に異方性エッチングを施すことで、周辺ゲート電極Ｇｐおよび周辺ゲート絶縁膜Ｉｐを形成する。
【０１３５】
続いて、シリコン基板１のメモリ領域Ｒｍにフォトレジスト膜９を形成し、上記図２２のイオン注入Ｄ０２と同様のイオン注入Ｄ０５を施すことで、周辺ゲート電極Ｇｐの側方下部に配置するようなエクステンション領域ｅｘｎを形成する。その後、各ゲート電極、メモリソース・ドレイン領域ＳＤｍ、および、エクステンション領域ｅｘｎに含まれる不純物イオンの活性化および拡散のために、例えば、ＲＴＡによって９５０℃にて１２０秒の熱処理を施す。これにより、ゲート電極中の空乏化を抑制できる。この熱処理は、上記図３２で説明した第１酸化シリコン膜ＩＳ１に施す熱処理よりも低い温度、または、短い時間で施す。なお、周辺回路領域Ｒｐのうち、ｎ型ＭＩＳトランジスタを形成する領域のエクステンション領域ｅｘｎにはｎ型の不純物を注入し、ｐ型ＭＩＳトランジスタを形成する領域のエクステンション領域（図示しない）にはｐ型の不純物を注入する。
【０１３６】
次に、図３６に示すように、上記図２６と同様の工程により、サイドウォールスペーサｓｐを形成する。その後、メモリ領域Ｒｍをフォトレジスト膜で覆った状態で、シリコン基板１の周辺回路領域Ｒｐに、上記図２１のイオン注入Ｄ０１や図３１のイオン注入Ｄ０３と同様のイオン注入を施す。これにより周辺ソース・ドレイン領域ＳＤｐを形成する。ここでは、ｎ型ＭＩＳトランジスタを形成する領域にはｎ型の不純物を注入し、ｐ型ＭＩＳトランジスタを形成する領域にはｐ型の不純物を注入する。その後、例えば、ＲＴＡによって１０００℃にて５秒の熱処理を施すことで、周辺ソース・ドレイン領域ＳＤｐのほか、不純物を導入した領域の活性化を行なう。この熱処理は、上記図３２で説明した第１酸化シリコン膜ＩＳ１に施す熱処理よりも低い温度、または、短い時間で施す。続く工程では、上記図２６と同様の工程により、金属シリサイド層ｓｃを形成する。
【０１３７】
以上、本実施の形態２の製造方法およびそれにより形成される構造においては、上記実施の形態１と同様のものは、上記実施の形態１で詳しく説明した効果を同様に有するものとし、ここでの重複した説明は省略した。
【０１３８】
以下では、本実施の形態２の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態２の半導体装置が有する作用、効果に関して詳しく説明する。
【０１３９】
上記図２７および図３４を用いた説明からも分かるように、ＳＲＡＭ回路において、異なる極性のＭＩＳトランジスタＱ１（Ｑｎ，Ｑｐ）が周辺ゲート電極Ｇｐを共有する場合、ドナー不純物を多く含む領域（第１部分Ｅ１１）とアクセプタ不純物を多く含む領域（第２部分Ｅ１２）との境界が存在する。この状態で、例えば、上記図３２の工程で説明した、比較的高い温度での熱処理工程が施されると、各不純物は相互拡散により相殺してしまうことが懸念される。従って、周辺ゲート電極Ｇｐに、異なる極性のイオン注入を施した後に、高い温度での熱処理工程を施すことは、望ましくない。一方、周辺ゲート電極Ｇｐは、形状加工した後ではイオン注入を施し難いため、第１導体膜Ｅ１の状態であるうちに（形状加工する前に）イオン注入を施すことが望ましい。
【０１４０】
この観点から、例えば、上記実施の形態１の製造方法のように、周辺ゲート電極Ｇｐを選択ゲート電極ＣＧと同時に形状加工する（上記図１７の工程）場合、それ以前に周辺ゲート電極Ｇｐにイオン注入を施しておく必要がある。従って、後に電荷蓄積膜ＩＭを形成する工程（上記図２３の工程）では、第１酸化シリコン膜ＩＳ１に対して、本実施の形態２の上記図３２で説明したような熱処理工程は施し難い。なぜなら、このタイミングで当該熱処理を施すと、周辺ゲート電極Ｇｐに注入された極性の異なる不純物が、境界付近で相互拡散し得るからである。
【０１４１】
これに対し、本実施の形態２の製造方法では、メモリ領域Ｒｍにおいて第１導体膜Ｅ１を加工して選択ゲート電極ＣＧを形成する工程において、周辺回路領域Ｒｐの第１導体膜Ｅ１は加工しない。そして、少なくとも、電荷蓄積膜ＩＭを形成し終え、第１酸化シリコン膜ＩＳ１に対して熱処理を施した後に、周辺回路領域Ｒｐの第１導体膜Ｅ１に異なる極性の不純物イオンを注入する。これにより、注入した不純物を相互拡散により相殺させることなく、不揮発性メモリＮＶＭおよび周辺回路素子を形成することができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１４２】
また、本実施の形態２の製造方法では、電荷蓄積膜ＩＭを形成した後に、周辺回路領域Ｒｐのエクステンション領域ｅｘｎを形成するためのイオン注入Ｄ０５や、周辺ソース・ドレイン領域ＳＤｐなどを形成するためのイオン注入を施す必要がある。しかし、当該イオン注入を施す間は、例えば上記図３５のように、メモリ領域Ｒｍはフォトレジスト膜９で覆っているため、電荷蓄積膜ＩＭには、当該イオン注入によるダメージは入り難い。
【０１４３】
以上のようにして、本実施の形態２の製造方法によって、シリコン基板１のメモリ領域Ｒｍに不揮発性メモリＮＶＭを形成し、周辺回路領域ＲｐにＭＩＳトランジスタＱ１を形成することができる。特に、本実施の形態２の製造方法によれば、電荷蓄積膜ＩＭにダメージを与え難い工程により不揮発性メモリＮＶＭを形成する半導体装置の製造方法において、更に、周辺ゲート電極Ｇｐ中の不純物の相互拡散を起こし難い工程順で、電荷蓄積膜ＩＭの電荷保持特性をより向上させ得る熱処理を施すことができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１４４】
（実施の形態３）
本実施の形態３の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態３の半導体装置について、図３７〜図４３を用いて説明する。図３７〜図４３では、上記実施の形態２と同様に、メモリ領域Ｒｍの要部断面図を左に示し、周辺回路領域Ｒｐにおいて、上記図２７のＳＲＡＭ回路において、Ｐ１−Ｐ１線に沿って矢印方向に見た断面図を中央に示し、Ｐ２−Ｐ２線に沿って矢印方向に見た断面図を右側に示す。なお、以下で説明する本実施の形態３の製造方法や、それによって形成される半導体装置の構造において、上記実施の形態１，２で説明したものと同様の製造方法や、それによって形成される半導体装置の同様の構造では、これらと同様の効果を有し、特筆しない限りここでの重複した説明は省略する。
【０１４５】
本実施の形態３の製造方法では、まず、上記実施の形態２の図２８を用いて説明した工程までと同様の工程を施す。
【０１４６】
次に、図３７に示すように、シリコン基板１のメモリ領域Ｒｍの主面と選択ゲート電極ＣＧとを一体的に覆うようにして、順に、第１酸化シリコン膜ＩＳ１および第１窒化シリコン膜ＩＮ１を形成する。両者は、上記図３２の工程と同様にして形成する。これらは、電荷蓄積膜ＩＭ（例えば上記図３２の工程にて説明）の構成要素である。また、上記実施の形態２の製造方法において上記図３２を用いて説明した第１酸化シリコン膜ＩＳ１に対しての熱処理を、本実施の形態３の製造方法においても同様に施す。
【０１４７】
このように、本実施の形態３の製造方法では、本工程の時点では、電荷蓄積膜ＩＭを構成する積層膜のうち、第１酸化シリコン膜ＩＳ１と第１窒化シリコン膜ＩＮ１とを形成し、上部の第２酸化シリコン膜ＩＳ２（例えば上記図３２に記載）を形成せずに、次の工程に移る。この点で、３層の積層膜を続けて形成することで電荷蓄積膜ＩＭを形成した上記実施の形態１または２の製造方法と、本実施の形態３の製造方法とは異なる。本実施の形態３の製造方法で、電荷蓄積膜ＩＭを上記のようにして形成することの効果に関しては、後に詳しく説明する。なお、本工程では、周辺回路領域Ｒｐに所定のフォトレジスト膜などを形成しなければ、周辺回路領域Ｒｐにも同様の工程が施され、第１導体膜Ｅ１を覆うようにして、第１酸化シリコン膜ＩＳ１および第１窒化シリコン膜ＩＮ１が形成される。
【０１４８】
次に、図３８に示すように、上記図３４と同様の工程により、周辺回路領域Ｒｐにおいて、第１導体膜Ｅ１のうち、第１部分Ｅ１１にｎ型となる不純物を注入する。これには、上記図３４のフォトレジスト膜８と同様のフォトレジスト膜１０を形成し、上記図３４のイオン注入Ｄ０４と同様のイオン注入Ｄ０６を施す。このとき、第１導体膜Ｅ１上には第１酸化シリコン膜ＩＳ１と第１窒化シリコン膜ＩＮ１が形成されているが、本実施の形態３の製造方法では、これらを透過させるようにしてイオン注入Ｄ０６を施す。これにより、第１導体膜Ｅ１の第１部分Ｅ１１はｎ型不純物を含んだ状態となる。
【０１４９】
続いて、上記図３４と同様の工程により、第１導体膜Ｅ１の第２部分Ｅ１２に対し、第１酸化シリコン膜ＩＳ１および第１窒化シリコン膜ＩＮ１を透過させるようにして、ｐ型となる不純物を注入する。これにより、第１導体膜Ｅ１の第２部分Ｅ１２はｐ型不純物を含んだ状態となる。なお、上記では、第１部分Ｅ１１へのｎ型不純物のイオン注入Ｄ０６を、第２部分Ｅ１２へのｐ型不純物のイオン注入よりも先に施す工程を説明したが、これらの順序は逆であっても良い。
【０１５０】
以上のようにして、シリコン基板１の周辺回路領域Ｒｐに、上記図３４と同様の構成の第１部分Ｅ１１と第２部分Ｅ１２とを有する第１導体膜Ｅ１を形成する。上記のように、本実施の形態３の製造方法では、第１導体膜Ｅ１の第１部分Ｅ１１および第２部分Ｅ１２への逆導電型不純物の注入およびそれに続く工程は、第１酸化シリコン膜ＩＳ１の熱処理工程の後に施す。これは、上記実施の形態２の製造方法と同様の効果をもたらす。即ち、第１導体膜Ｅ１において互いに隣接する第１部分Ｅ１１と第２部分Ｅ１２との間で、逆導電型不純物の相互拡散を起こし難い製造方法とすることができる。
【０１５１】
次に、図３９に示すように、上記図３５の工程と同様にして、周辺回路領域Ｒｐの第１導体膜Ｅ１を加工して、互いに隣接する第１部分Ｅ１１と第２部分Ｅ１２とを有する周辺ゲート電極Ｇｐを形成する。その後、各ゲート電極に含まれる不純物イオンの活性化のために、例えば、ＲＴＡによって９５０℃にて１２０秒の熱処理を施す。これにより、ゲート電極中の空乏化を抑制できる。この熱処理は、上記図３７で説明した第１酸化シリコン膜ＩＳ１に施す熱処理よりも低い温度、または、短い時間で施す。
【０１５２】
次に、図４０に示すように、メモリ領域Ｒｍの第１窒化シリコン膜ＩＮ１を覆うようにして、ダミー絶縁膜ＩＤ１を形成する。ここでは、ダミー絶縁膜ＩＤ１として、オゾン（Ｏ３）およびＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原材料とした低温仕様のＣＶＤ法によって、酸化シリコンを主体とする絶縁膜を、１０ｎｍ程度堆積する。本実施の形態３の製造方法において、本工程でダミー絶縁膜ＩＤ１を形成することや、当該ダミー絶縁膜ＩＤ１を上記の形成方法によって形成すること、また、当該ダミー絶縁膜ＩＤ１を上記のような膜厚で形成することなどによる効果は、後に詳しく説明する。
【０１５３】
なお、ダミー絶縁膜ＩＤ１の形成は、上記図３７で説明した第１酸化シリコン膜ＩＳ１および第１窒化シリコン膜ＩＮ１を形成する工程の後、上記図３８で説明したフォトレジスト膜１０を形成する工程の前に行っても良い。こうすることで、フォトレジスト膜１０を除去する工程において、第１窒化シリコン膜ＩＮ１を露出させることがないため、メモリの特性が向上する。
【０１５４】
続いて、ダミー絶縁膜ＩＤ１を隔てて、第１窒化シリコン膜ＩＮ１を覆うようにして、上記図２９と同様の第１ダミー膜ＬＤ１を形成する。
【０１５５】
なお、上記の工程中、周辺回路領域Ｒｐにはフォトレジスト膜などを形成していないため、上記と同様の要素が形成される。即ち、周辺回路領域Ｒｐにおいては、シリコン基板１と周辺ゲート電極Ｇｐを覆うようにして、ダミー絶縁膜ＩＤ１および第１ダミー膜ＬＤ１が形成される。
【０１５６】
次に、図４１に示すように、上記図２９、図３０の工程と同様にして、ダミーゲートＤＧを形成する。本実施の形態３の製造方法では、第１酸化シリコン膜ＩＳ１、第１窒化シリコン膜ＩＮ１、ダミー絶縁膜ＩＤ１を隔てて、選択ゲート電極ＣＧの片方の側壁および周辺ゲート電極Ｇｐの両側壁に隣り合って配置するように、ダミーゲートＤＧが形成される。
【０１５７】
その後、上記図３１のイオン注入Ｄ０３と同様のイオン注入Ｄ０７を施す。このとき、メモリ領域Ｒｍでは、選択ゲート電極ＣＧとダミーゲートＤＧとがイオン注入マスクとなって、上記図３１と同様のメモリソース・ドレイン領域ＳＤｍが形成される。また、周辺回路領域Ｒｐでは、周辺ゲート電極ＧｐとダミーゲートＤＧとがイオン注入マスクとなって、上記図２１と同様の周辺ソース・ドレイン領域ＳＤｐが形成される。なお、周辺回路領域Ｒｐのうち、ｎ型ＭＩＳトランジスタを形成する領域にはｎ型の不純物を注入し、ｐ型ＭＩＳトランジスタを形成する領域にはｐ型の不純物を注入する。
【０１５８】
ここで、イオン注入マスクとして機能する選択ゲート電極ＣＧの側壁のうち、ダミーゲートＤＧと隣り合わない側の側壁には、第１酸化シリコン膜ＩＳ１、第１窒化シリコン膜ＩＮ１、および、ダミー絶縁膜ＩＤ１が形成されている。従って、これらの膜厚分だけ、選択ゲート電極ＣＧとメモリソース・ドレイン領域ＳＤｍとの間には、平面的に見てオフセットが生じ得る。これを補うために、イオン注入Ｄ０７は、シリコン基板１に対して垂直ではなく、角度をつけた斜め注入としても良い。また、後のＲＴＡの温度と時間で拡散距離を制御し、オフセットを無くすこともできる。
【０１５９】
次に、上記図２１を用いて説明した方法と同様の方法によって、シリコン基板１のメモリ領域Ｒｍおよび周辺回路領域ＲｐのダミーゲートＤＧを除去する。
【０１６０】
次に、図４２に示すように、上記図３５と同様にして、周辺回路領域Ｒｐにエクステンション領域ｅｘｎを形成する。即ち、メモリ領域Ｒｍをフォトレジスト膜１１で覆い、周辺回路領域Ｒｐに、上記図３５のイオン注入Ｄ０５と同様のイオン注入Ｄ０８を施す。このとき、周辺ゲート電極Ｇｐがイオン注入マスクとなって、周辺ゲート電極Ｇｐの側方下部にエクステンション領域ｅｘｎが形成される。なお、周辺回路領域Ｒｐのうち、ｎ型ＭＩＳトランジスタを形成する領域にはｎ型の不純物を注入し、ｐ型ＭＩＳトランジスタを形成する領域にはｐ型の不純物を注入する。
【０１６１】
ここで、イオン注入マスクとして機能する周辺ゲート電極Ｇｐの側壁は、ダミー絶縁膜ＩＤ１で覆われている。従って、その膜厚分だけ、周辺ゲート電極Ｇｐとエクステンション領域ｅｘｎとの間には、平面的に見てオフセットが生じ得る。これを補うために、イオン注入Ｄ０８は、シリコン基板１に対して垂直ではなく、角度をつけた斜め注入としても良い。また、後のＲＴＡの温度と時間で拡散距離を制御し、オフセットを無くすこともできる。
【０１６２】
続く工程では、メモリ領域Ｒｍおよび周辺回路領域Ｒｐのダミー絶縁膜ＩＤ１を、例えば等方的なエッチングにより除去する。
【０１６３】
次に、図４３に示すように、メモリ領域Ｒｍにおいて、第１窒化シリコン膜ＩＮ１を覆うようにして、第２酸化シリコン膜ＩＳ２を形成する。これは、上記図３２の第２酸化シリコン膜ＩＳ２と同様の方法で形成する。本工程により、シリコン基板１のメモリ領域Ｒｍには、選択ゲート電極ＣＧと主面とを覆うようにして、第１酸化シリコン膜ＩＳ１、第１窒化シリコン膜ＩＮ１、および、第２酸化シリコン膜ＩＳ２からなる電荷蓄積膜ＩＭが形成されたことになる。
【０１６４】
なお、本工程では、周辺回路領域Ｒｐには特別なフォトレジスト膜などは形成していないので、周辺回路領域Ｒｐにおいても、周辺ゲート電極Ｇｐと主面とを覆うようにして、第２酸化シリコン膜ＩＳ２が形成される。
【０１６５】
続く工程では、上記図２４〜図２６と同様の工程によって、メモリゲート電極ＭＧ、サイドウォールスペーサｓｐ、金属シリサイド層ｓｃを形成する。
【０１６６】
以下では、本実施の形態３の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態３の半導体装置が有する作用、効果に関して詳しく説明する。
【０１６７】
上述のように、本実施の形態３の製造方法によれば、第１酸化シリコン膜ＩＳ１に対する熱処理の後に、第１導体膜Ｅ１への逆導電型不純物のイオン注入を施す。これにより、特に高い温度での熱処理による、逆導電型不純物の相互拡散が起こり難い製法とすることができる。これは、上記実施の形態２が有する効果と同様である。
【０１６８】
ここで、周辺回路領域Ｒｐにおいて、第１導体膜Ｅ１の第１部分Ｅ１１および第２部分Ｅ１２に、それぞれ逆導電型の不純物イオンを注入した後でなければ、第１導体膜Ｅ１を加工して周辺ゲート電極Ｇｐを形成できない。なぜなら、第１導体膜Ｅ１を加工し、膜の状態にない周辺ゲート電極Ｇｐに不純物イオンを注入するのは困難だからである。従って、上記実施の形態２の製造方法では、少なくとも、熱処理を要する第１酸化シリコン膜ＩＳ１を含む電荷蓄積膜ＩＭを形成する工程の後に、周辺回路領域Ｒｐにおける第１導体膜Ｅ１へのイオン注入、および、その後の加工工程を施していた。
【０１６９】
これに対し、本実施の形態３の製造方法では、熱処理を要する第１酸化シリコン膜ＩＳ１を、ダミーゲートＤＧを形成する工程よりも前に形成している。従って、第１酸化シリコン膜ＩＳ１への熱処理を終えた後、ダミーゲートＤＧを形成する工程に至るまでに、周辺回路領域Ｒｐにおいて第１導体膜Ｅ１にイオン注入を施し、加工して、周辺ゲート電極Ｇｐを形成することができる。そして、第１導体膜Ｅ１を加工し、既に周辺ゲート電極Ｇｐの形状になっていれば、その後どのタイミングでも、周辺ゲート電極Ｇｐの側方下部の拡散層（周辺ソース・ドレイン領域など）を形成できる状態となる。これにより、本実施の形態３の製造方法のように、メモリソース・ドレインＳＤｍを形成するためのイオン注入Ｄ０７によって、同時に、周辺ソース・ドレイン領域ＳＤｐを形成できる。そして、その後の、メモリ領域Ｒｍに不揮発性メモリＮＶＭを形成する工程と、周辺回路領域Ｒｐに周辺回路素子（例えばＭＩＳトランジスタＱ１）を形成する工程とを、共有できるようになる。
【０１７０】
より具体的には、上記図４１を用いて説明したように、ダミーゲートＤＧを形成する工程、同一のイオン注入Ｄ０７を施すことでメモリソース・ドレイン領域ＳＤｍと周辺ソース・ドレイン領域ＳＤｐを形成する工程、そして、ダミーゲートＤＧを除去する工程を、共有させることができる。このように、メモリ領域Ｒｍに施す工程と、周辺回路領域Ｒｐに施す工程とを共有させることは、上記実施の形態１で説明した効果と同様の効果を有する。
【０１７１】
このように、本実施の形態３の製造方法によれば、電荷蓄積膜ＩＭにダメージを与え難い工程により不揮発性メモリＮＶＭを形成する半導体装置の製造方法において、更に、周辺ゲート電極Ｇｐ中の不純物の相互拡散を起こし難い工程順で、電荷蓄積膜ＩＭの電荷保持特性をより向上させ得る熱処理を施すことができる。その上で、メモリ領域Ｒｍと周辺回路領域Ｒｐとに施す工程を共有させることができ、不揮発性メモリＮＶＭを有する半導体装置の製造工程を簡略化できる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１７２】
また、本実施の形態３の製造工程では、電荷蓄積膜ＩＭの構成要素となる第１酸化シリコン膜ＩＳ１および第１窒化シリコン膜ＩＮ１を形成した後に、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０７を施す。この工程では、電荷蓄積膜ＩＭを構成する要素への、イオン注入Ｄ０７によるダメージの導入が懸念される。ここで、各イオン注入によるダメージは、電荷蓄積膜ＩＭの最上層に位置する第２酸化シリコン膜ＩＳ２に最も導入され易い。この観点から、本実施の形態３の製造方法において、上部の第２酸化シリコン膜ＩＳ２は、当該イオン注入Ｄ０７を施した後に形成しているから、第２酸化シリコン膜ＩＳ２へのダメージの導入は回避できる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１７３】
更に、本実施の形態３の製造方法によれば、第１酸化シリコン膜ＩＳ１、第１窒化シリコン膜ＩＮ１を覆うようにして、ダミー絶縁膜ＩＤ１を形成しているから、イオン注入Ｄ０７によるダメージは、このダミー絶縁膜ＩＤ１に導入される。そして、このダミー絶縁膜ＩＤ１は後の工程で除去し、電荷蓄積膜ＩＭの構成要素とはならない。従って、本実施の形態３の製造方法によれば、イオン注入Ｄ０７による電荷蓄積膜ＩＭへのダメージを、より低減させることができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１７４】
この観点から、ダミー絶縁膜ＩＤ１の膜厚は、後に電荷蓄積膜ＩＭの構成要素として形成する第２酸化シリコン膜ＩＳ２よりも厚く形成する方が、より好ましい。このようにすることで、ダミー絶縁膜ＩＤ１の下部の第１窒化シリコン膜ＩＮ１や第１酸化シリコン膜ＩＳ１などに導入される、イオン注入Ｄ０７の影響を、更に低減させることができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１７５】
また、電荷蓄積膜ＩＭに与えられるイオン注入Ｄ０７によるダメージを低減するという目的を考えれば、ダミー絶縁膜ＩＤ１の材料は、上記図４０で説明した方法によって形成された酸化シリコン膜に限定されるものではない。一方、以下の理由から、本実施の形態３の製造方法では、ダミー絶縁膜ＩＤ１として、所定のエッチングに対するエッチング速度が、ダミーゲートＤＧとなる第１ダミー膜ＬＤ１のエッチング速度と異なるような材料を用いる方が、より好ましい。なぜなら、ダミーゲートＤＧは第１ダミー膜ＬＤ１をエッチバックすることで形成し、第１ダミー膜ＬＤ１の下層のダミー絶縁膜ＩＤ１は、そのエッチストップ膜となるからである。従って、当該エッチバック（異方性エッチング）に対して、ダミーゲートＤＧとの選択比の大きい膜をダミー絶縁膜ＩＤ１として適用することで、更に下層の第１窒化シリコン膜ＩＮ１や第１酸化シリコン膜ＩＳ１などに、オーバーエッチングなどのダメージを与えることなく、ダミーゲートＤＧを形成できる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１７６】
更に、本実施の形態３の製造方法では、ダミー絶縁膜ＩＤ１として、オゾンおよびＴＥＯＳを原材料とした低温仕様のＣＶＤ法によって、酸化シリコンを主体とする絶縁膜を形成する方が、より好ましい。その理由は以下の通りである。
【０１７７】
ダミー絶縁膜ＩＤ１は電荷蓄積膜ＩＭの構成要素ではなく、後の工程で等方性エッチングなどにより除去する必要がある。ここで、ダミー絶縁膜ＩＤ１の下地になっているのは５ｎｍ程度と比較的薄く、電荷蓄積膜ＩＭの構成要素でもある第１窒化シリコン膜ＩＮ１である。従って、ダミー絶縁膜ＩＤ１を正常に除去するためには、等方性エッチングに対する選択比が第１窒化シリコン膜ＩＮ１よりも高い方がより好ましい。更に、薄い第１窒化シリコン膜ＩＮ１にエッチングのダメージを極力与えないために、ダミー絶縁膜ＩＤ１は、等方性エッチングによって除去されやすい膜であることが、より好ましい。本実施の形態３の製造方法では、これらの条件を満たすダミー絶縁膜ＩＤ１として、上記のような方法で形成した酸化シリコン膜を用いた工程を示した。これにより、上記のように効果的なダミー絶縁膜ＩＤ１を用いた工程において、電荷蓄積膜ＩＭに対して与えられるダメージをより低減することができる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１７８】
本実施の形態３の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態３の半導体装置は、上記で詳しく説明した効果以外にも、上記実施の形態１または２と同様の構成においては同様の効果を有する。
【０１７９】
（実施の形態４）
本実施の形態４の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態４の半導体装置について、図４４〜図４６を用いて説明する。図４４以降で示される本実施の形態４の製造方法は、上記実施の形態１の図２３に続く工程である。即ち、本実施の形態４で説明するのは、選択ゲート絶縁膜ＩＣ、選択ゲート電極ＣＧ、メモリソース・ドレイン領域ＳＤｍ、および、電化蓄積膜ＩＭを形成した後に続く工程であり、メモリゲート電極ＭＧ（例えば上記図２５に記載）を形成する工程およびそれによって形成される構造である。図中では、シリコン基板１のメモリ領域Ｒｍの断面図のみを示している。
【０１８０】
図４４に示すように、電荷蓄積膜ＩＭを覆うようにして、第２導体膜Ｅ２を形成する。第２導体膜Ｅ２としては、例えば、ＣＶＤ法などによって、１００ｎｍ程度の多結晶シリコン膜を堆積する。ここで、本実施の形態４の製造方法では、有意な不純物イオンを含ませていない（ノンドープ）多結晶シリコン膜を、第２導体膜Ｅ２として形成する。この点で、上記実施の形態１〜３の製造方法と異なる（例えば、図２４を用いた説明を参照）。その効果は後に詳しく説明する。
【０１８１】
次に、図４５に示すように、第２導体膜Ｅ２に対して、不純物イオンを注入するためのイオン注入Ｄ０９を施す。より具体的には、第２導体膜Ｅ２をｎ型（第１導電型）化したい場合はリンイオンを、ｐ型（第２導電型）化したい場合はホウ素イオンを注入する。ここでは、第２導体膜Ｅ２の下に既に形成している電荷蓄積膜に達しないような加速エネルギーで、イオン注入Ｄ０９を施す。より具体的には、例えば、第２導体膜Ｅ２が１００ｎｍ程度の多結晶シリコン膜であれば、３ｋｅＶ〜１０ｋｅＶ程度の加速エネルギーでイオン注入Ｄ０９を施す。また、ドーズ量は３×１０１５ｃｍ−２程度でイオン注入Ｄ０９を施す。
【０１８２】
第２導体膜Ｅ２を導電化するためには、上記のイオン注入Ｄ０９によって、ｎ型およびｐ型のどちらの導電型になる不純物イオンを注入しても良い。
【０１８３】
その後、熱処理を施すことで、第２導体膜Ｅ２に注入した不純物を活性化、および、拡散させる。この熱処理によって、イオン注入Ｄ０９によって注入された不純物が活性化するとともに第２導体膜Ｅ２全体に拡散し、第２導体膜Ｅ２が導電化される。より具体的には、例えば、９５０℃で１２０秒程度の熱処理を施す。本実施の形態１において、以上のようにして第２導体膜Ｅ２を導電化することの効果は、後に詳しく説明する。
【０１８４】
次に、図４６に示すように、第２導体膜Ｅ２に対しエッチバックによる加工を施すことで、上記図２４と同様の形状のメモリゲート電極ＭＧを形成する。続く工程では、上記実施の形態１の図２５以降と同様の工程を施すことで、不揮発性メモリＮＶＭを形成する。
【０１８５】
以下では、本実施の形態４の半導体装置の製造方法、および、その製造方法によって形成される本実施の形態４の半導体装置が有する作用、効果に関して詳しく説明する。
【０１８６】
上述のように、本実施の形態４では、導電性のメモリゲート電極ＭＧを形成する方法として、予めドーピングされた多結晶シリコン膜などを形成するのではなく、ノンドープの第２導体膜Ｅ２を形成した後にイオン注入Ｄ０９を施すことで、第２導体膜Ｅ２を導電化する。例えば、予めドーピングされた多結晶シリコン膜などをＣＶＤ法などで形成する際には、含ませる不純物イオン種（ドーパント）が限られる場合がある。これに対し、イオン注入Ｄ０９などによって多結晶シリコン膜に不純物を注入する場合、通常用いられるドーパントのほぼ全てを導入させることができる。即ち、本実施の形態４の製造方法によれば、後にメモリゲート電極ＭＧとなる第２導体膜Ｅ２に対して、多種の不純物を含ませることが可能となる。これは、メモリゲート電極ＭＧに望まれる特性を、より実現し易い製造方法であることを意味する。
【０１８７】
更に、当該イオン注入Ｄ０９は、シリコン基板１へのイオン注入ではなく、電荷蓄積膜ＩＭよりも上層の第２導体膜Ｅ２へのイオン注入である。従って、上述のように、電荷蓄積膜ＩＭに達しないような加速エネルギーに調整してイオン注入Ｄ０９を施し、後の熱処理によって拡散させることで、第２導体膜Ｅ２の全体を導電化させれば、イオン注入Ｄ０９による電荷蓄積膜ＩＭへのダメージを回避し得る。
【０１８８】
また、実際の仕上がり形状において、電荷の蓄積を担うのはメモリゲート電極ＭＧ（第２導体膜Ｅ２）下の電荷蓄積膜ＩＭであり、上記図４５の工程において第２導体膜Ｅ２を堆積したときの、後にサイドウォール状のメモリゲート電極ＭＧが形成される部分の第２導体膜Ｅ２は、その高さが、選択ゲート電極ＣＧの分だけ高くなっている。そのため、電荷の蓄積を主に担うメモリゲート電極ＭＧ下の電荷蓄積膜ＩＭには、よりダメージが入り難い。
【０１８９】
このように、本実施の形態４の製造方法によれば、電荷蓄積膜ＩＭに与えられるダメージをより低減させ得る方法で、メモリゲート電極ＭＧにより多くの種類の不純物を導入できる。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１９０】
また、特に、第２導体膜Ｅ２に対してｐ型となる不純物を注入することで、ｐ型のメモリゲート電極ＭＧを形成することができる。そして、本実施の形態４の製造方法でも、上記実施の形態１〜３の製造方法と同様、メモリゲート電極ＭＧをイオン注入マスクとした、ｎ型となる不純物のイオン注入は施さない。これは、本実施の形態４および上記実施の形態１〜３において、ｎ型メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入（例えば、上記図２１のイオン注入Ｄ０１）は、ダミーゲートＤＧをイオン注入マスクとして行い、かつ、メモリゲート電極ＭＧを形成する前に施す方法とした効果である。従って、本実施の形態４の製造方法においても、ｐ型の不純物を含むメモリゲート電極ＭＧにｎ型の不純物が導入されることは無く、メモリゲート電極ＭＧのｐ型導電型が相殺されることも無い。
【０１９１】
以上のように、本実施の形態４の製造方法によれば、メモリソース・ドレイン領域ＳＤｍの導電型と逆導電型の、メモリゲート電極ＭＧを形成することができる。不揮発性メモリＮＶＭを有する半導体装置において、このような構造のメモリゲート電極ＭＧを備えた構造とする効果については、上記実施の形態１で説明した効果と同様である。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１９２】
また、以上で説明した効果を有する本実施の形態４の製造方法は、上記実施の形態１の製造方法において、メモリゲート電極ＭＧを形成する工程を置き換えたものとして説明した。同様に、本実施の形態４の製造方法は、上記実施の形態２または３の製造方法において、メモリゲート電極ＭＧを形成する工程を置き換えたものとして適用しても、同様の効果を有する。結果として、不揮発性メモリを有する半導体装置の特性をより向上させることができる。
【０１９３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１９４】
例えば、上記実施の形態１〜４で説明した半導体領域や導体膜のｎ型、ｐ型の極性は、それぞれ逆であっても良い。
【０１９５】
また、例えば、上記実施の形態１〜４で示した半導体装置では、同一基板上に形成される複数の素子を形成する領域を規定する分離部２として、ＳＴＩ構造のものを示した。分離部２としては、所謂ＬＯＣＯＳ（Local Oxidation of Silicon）構造であっても良い。
【産業上の利用可能性】
【０１９６】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１９７】
【図１】本発明者らが検討した不揮発性メモリの等価回路図である。
【図２】図１に示す回路に対応する不揮発性メモリの平面図である。
【図３】図１に示す回路に対応する不揮発性メモリの断面図であり、図２のＸａ−Ｘａ線に沿った要部断面図である。
【図４】図１〜図３の不揮発性メモリを用いてメモリセルアレイを構成した場合の一例の回路図である。
【図５】図１〜図３の不揮発性メモリの代表的な書き込み動作を示す説明図である。
【図６】図１〜図３の不揮発性メモリの代表的な消去動作を示す説明図である。
【図７】本発明者らが検討した半導体装置の製造工程中における要部断面図であり、左は図２のＸａ−Ｘａ線に沿った断面図、右は図２のＹａ−Ｙａ線に沿った断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】本発明の実施の形態１である半導体装置の製造工程中における要部断面図であり、左は不揮発性メモリの製造工程中、右は周辺回路素子の製造工程中を示す要部断面図である。
【図１３】本実施の形態１である半導体装置の他の製造工程中における要部断面図であり、左は不揮発性メモリの製造工程中、右は周辺回路素子の製造工程中を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１２または図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】本発明の実施の形態２である半導体装置の周辺回路領域に形成されたＳＲＡＭ回路の平面図である。
【図２８】本発明の実施の形態２である半導体装置の製造工程中における要部断面図であり、左は不揮発性メモリの製造工程中、中央および右は周辺回路素子において、それぞれ、図２７のＰ１−Ｐ１線およびＰ２−Ｐ２線に沿った箇所の製造工程中を示す要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中における要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中における要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中における要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中における要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中における要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中における要部断面図である。
【図３７】本発明の実施の形態３である半導体装置の製造工程中における要部断面図であり、左は不揮発性メモリの製造工程中、中央および右は周辺回路素子において、それぞれ、図２７のＰ１−Ｐ１線およびＰ２−Ｐ２線に沿った箇所の製造工程中を示す要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中における要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中における要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中における要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中における要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中における要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中における要部断面図である。
【図４４】本発明の実施の形態４である半導体装置の製造工程中であり、図２３に続く工程を示す要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中における要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１９８】
１  シリコン基板（半導体基板）
２  分離部
３〜１１  フォトレジスト膜
ＢＬ  ビット線
ＣＧ  選択ゲート電極（第１ゲート電極）
Ｄ０１〜Ｄ０９  イオン注入
ＤＧ  ダミーゲート
ｅ  電子
Ｅ１  第１導体膜
Ｅ１１  第１部分
Ｅ１２  第２部分
Ｅ１ｍ  メモリ用第１導体膜（第１導体膜）
Ｅ１ｐ  周辺用第１導体膜（第１導体膜）
Ｅ２  第２導体膜
ｅｘｎ  エクステンション領域（第３半導体領域）
ＧＥ  ゲート電極
Ｇｐ  周辺ゲート電極
ｈ  正孔（ホール）
Ｉ１  第１絶縁膜
Ｉ１ｍ  メモリ用第１絶縁膜（第１絶縁膜）
Ｉ１ｐ  周辺用第１絶縁膜（第１絶縁膜）
ＩＣ  選択ゲート絶縁膜（第１ゲート絶縁膜）
ＩＤ１  ダミー絶縁膜
ＩＬ  層間絶縁膜
ＩＭ  電荷蓄積膜
ＩＮ１  第１窒化シリコン膜
Ｉｐ  周辺ゲート絶縁膜
ＩＳ１  第１酸化シリコン膜
ＩＳ２  第２酸化シリコン膜
ＬＤ１  第１ダミー膜
ＬＰ１  保護膜
ＭＧ  メモリゲート電極（第２ゲート電極）
ＭＧＬ  ワードライン
ＭＬ  金属配線
ＮＶＭ  不揮発性メモリ
Ｑ１  ＭＩＳトランジスタ（周辺回路素子）
Ｑｍ  メモリトランジスタ
Ｑｎ  ｎ型ＭＩＳトランジスタ
Ｑｐ  ｐ型ＭＩＳトランジスタ
Ｑｓ  選択トランジスタ
Ｒｍ  メモリ領域（第１領域）
Ｒｐ  周辺回路領域（第２領域）
ｓｃ  金属シリサイド層
ＳＤｍ  メモリソース・ドレイン領域（第１半導体領域）
ＳＤｐ  周辺ソース・ドレイン領域（第２半導体領域）
ＳＧＬ  ワードライン
ＳＬ  ソース線
ｓｐ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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