(57)【要約】【課題】SAC技術においては、エッチング・ストッパー膜として通常、熱CVD法による窒化シリコン膜が使用されてきた。しかしながら、最近はサーマル・バジェット（Thermal Budget）低減のため、比較的低温で成膜可能なプラズマCVD法による適用することが考慮されている。ところが、プラズマCVD法による窒化シリコン膜は、水素含有量が多く、電気特性の面からデメリットがあることが問題となっていた。そこで、反応ガスにアンモニアを使用しない方法が試みられた。しかしながら、既存の２周波の高周波電力を印加する方式では、安定した成膜が困難であることが明らかとなった。【解決手段】本願発明はSACプロセスに使用する窒化シリコン膜をプラズマCVD法によって形成するに当たり、プラズマを励起するための電力を単一周波数の高周波電力とするものである。【選択図】図３１
2009064935.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハをプラズマＣＶＤ装置の反応室に導入する工程；
（ｂ）前記反応室に導入された前記ウエハの第１の主面上に、プラズマＣＶＤ法により窒化シリコン膜を形成する工程；
（ｃ）前記窒化シリコン膜上に、酸化シリコン膜を形成する工程；
（ｄ）前記酸化シリコン膜上に、複数の開口を有するエッチングマスク層を形成する工程；
（ｅ）前記エッチングマスク層が存在する状態で、前記窒化シリコン膜をエッチング・ストッパーとして、ドライエッチングにより、前記酸化シリコン膜に前記複数の開口に対応する複数の貫通孔を形成する工程；
（ｆ）前記複数の貫通孔の底の前記窒化シリコン膜を除去する工程、
ここで、工程（ｂ）において、前記プラズマＣＶＤ装置のプラズマ放電の励起電力は単一の周波数の高周波電力である。
【請求項２】
前記１項の半導体集積回路装置の製造方法において、工程（ｂ）において、前記反応室に供給される反応ガスは、アンモニアを含まない。
【請求項３】
前記２項の半導体集積回路装置の製造方法において、工程（ａ）はゲート電極のパターニングの後に行われる。
【請求項４】
前記３項の半導体集積回路装置の製造方法において、前記反応ガスはモノシラン・ガスと窒素ガスを含む。
【請求項５】
前記４項の半導体集積回路装置の製造方法において、前記プラズマＣＶＤ装置は平行平板型である。
【請求項６】
前記５項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は電気的に書き込まれたまたは電気的に書き込み可能な不揮発性メモリ部を有する。
【請求項７】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハをプラズマＣＶＤ装置の反応室に導入する工程；
（ｂ）前記反応室に導入された前記ウエハの第１の主面上に、プラズマＣＶＤ法により窒化シリコン膜を形成する工程；
（ｃ）前記窒化シリコン膜上に、酸化シリコン膜を形成する工程；
（ｄ）前記酸化シリコン膜上に、複数の開口を有するエッチングマスク層を形成する工程；
（ｅ）前記エッチングマスク層が存在する状態で、前記窒化シリコン膜をエッチング・ストッパーとして、ドライエッチングにより、前記酸化シリコン膜に前記複数の開口に対応する複数の貫通孔を形成する工程；
（ｆ）前記複数の貫通孔の底の前記窒化シリコン膜を除去する工程、
ここで、工程（ｂ）において、前記プラズマＣＶＤ装置のプラズマ放電の励起電力は単一の周波数の高周波電力であり、前記反応室は以下を有する：
（ｉ）一部にヒータ部を含み、主要部がアルミニウムを主要な成分とする下部電極；
（ｉｉ）前記下部電極の上部に、陽極酸化により一体に形成されたウエハ・サセプタ部。
【請求項８】
前記７項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上である。
【請求項９】
前記７項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上、７０ミクロン未満である。
【請求項１０】
前記７項の半導体集積回路装置の製造方法において、工程（ｂ）において、前記反応室に供給される反応ガスは、アンモニアを含まない。
【請求項１１】
前記１０項の半導体集積回路装置の製造方法において、工程（ａ）はゲート電極のパターニングの後に行われる。
【請求項１２】
前記１１項の半導体集積回路装置の製造方法において、前記反応ガスはモノシラン・ガスと窒素ガスを含む。
【請求項１３】
前記１２項の半導体集積回路装置の製造方法において、前記プラズマＣＶＤ装置は平行平板型である。
【請求項１４】
前記１３項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は電気的に書き込まれたまたは電気的に書き込み可能な不揮発性メモリ部を有する。
【請求項１５】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハをプラズマＣＶＤ装置の反応室に導入する工程；
（ｂ）前記反応室に導入された前記ウエハの第１の主面上に、プラズマＣＶＤ法により第１部材膜を形成する工程、
ここで、工程（ｂ）において、前記プラズマＣＶＤ装置のプラズマ放電の励起電力は単一の周波数の高周波電力である。
【請求項１６】
前記１５項の半導体集積回路装置の製造方法において、前記反応室は以下を有する：
（ｉ）一部にヒータ部を含み、主要部がアルミニウムを主要な成分とする下部電極；
（ｉｉ）前記下部電極の上部に、陽極酸化により一体に形成されたウエハ・サセプタ部。
【請求項１７】
前記１６項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上である。
【請求項１８】
前記１６項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上、７０ミクロン未満である。
【請求項１９】
前記１６項の半導体集積回路装置の製造方法において、前記プラズマＣＶＤ装置は平行平板型である。
【請求項２０】
前記１５項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は電気的に書き込まれたまたは電気的に書き込み可能な不揮発性メモリ部を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の製造方法におけるCVD技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−０４３２０５号公報（特許文献１）には、リモート・プラズマ・クリーニング・ステップを伴う窒化シリコン膜のプラズマCVD方法が開示されている。
【０００３】
日本特開２００５−０６４２８４号公報（特許文献２）には、アルミニウムで形成された下部電極の表面を陽極酸化してウエハホールダとしたプラズマCVD装置が開示されている。
【０００４】
日本特開２００１−０６８４７０号公報（特許文献３）には、モノシラン・ガスと窒素ガスを用いた水素脱ガス量の少ない窒化シリコン膜のプラズマCVD方法が開示されている。
【０００５】
【特許文献１】特開２００７−０４３２０５号公報
【特許文献２】特開２００５−０６４２８４号公報
【特許文献３】特開２００１−０６８４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般にMOS型半導体集積回路プロセスでは、ゲート電極周辺のスルーホールすなわちコンタクトホールの形成に関しては、微細加工の観点からSAC（Self-Align Contact）技術が使用されている。SAC技術においては、エッチング・ストッパー膜として通常、熱CVD法による窒化シリコン膜が使用されてきた。しかしながら、最近はサーマル・バジェット（Thermal Budget）低減のため、比較的低温で成膜可能なプラズマCVD法による適用することが考慮されている。ところが、プラズマCVD法による窒化シリコン膜は、水素含有量が多く、電気特性の面からデメリットがあることが問題となっていた。そこで、反応ガスにアンモニアを使用しない方法が試みられた。しかしながら、既存の２周波の高周波電力を印加する方式では、安定した成膜が困難であることが明らかとなった。
【０００７】
本発明の目的は、半導体集積回路装置の製造プロセスにおけるCVD膜特性の安定化を図ることにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願発明はSACプロセスに使用する窒化シリコン膜をプラズマCVD法によって形成するに当たり、プラズマを励起するための電力を単一周波数の高周波電力とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、プラズマを励起するための電力を単一周波数の高周波電力とすることにより、CVD膜特性の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。すなわち、
１．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハをプラズマＣＶＤ装置の反応室に導入する工程；
（ｂ）前記反応室に導入された前記ウエハの第１の主面上に、プラズマＣＶＤ法により窒化シリコン膜を形成する工程；
（ｃ）前記窒化シリコン膜上に、酸化シリコン膜を形成する工程；
（ｄ）前記酸化シリコン膜上に、複数の開口を有するエッチングマスク層を形成する工程；
（ｅ）前記エッチングマスク層が存在する状態で、前記窒化シリコン膜をエッチング・ストッパーとして、ドライエッチングにより、前記酸化シリコン膜に前記複数の開口に対応する複数の貫通孔を形成する工程；
（ｆ）前記複数の貫通孔の底の前記窒化シリコン膜を除去する工程、
ここで、工程（ｂ）において、前記プラズマＣＶＤ装置のプラズマ放電の励起電力は単一の周波数の高周波電力である。
【００１４】
２．前記１項の半導体集積回路装置の製造方法において、工程（ｂ）において、前記反応室に供給される反応ガスは、アンモニアを含まない。
【００１５】
３．前記１または２項の半導体集積回路装置の製造方法において、工程（ａ）はゲート電極のパターニングの後に行われる。
【００１６】
４．前記１から３項のいずれか一つの半導体集積回路装置の製造方法において、前記反応ガスはモノシラン・ガスと窒素ガスを含む。
【００１７】
５．前記１から４項のいずれか一つの半導体集積回路装置の製造方法において、前記プラズマＣＶＤ装置は平行平板型である。
【００１８】
６．前記１から５項のいずれか一つの半導体集積回路装置の製造方法において、前記半導体集積回路装置は電気的に書き込まれたまたは電気的に書き込み可能な不揮発性メモリ部を有する。
【００１９】
次に、本願において開示される発明のその他の実施の形態について概要を説明する。すなわち、
７．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハをプラズマＣＶＤ装置の反応室に導入する工程；
（ｂ）前記反応室に導入された前記ウエハの第１の主面上に、プラズマＣＶＤ法により窒化シリコン膜を形成する工程；
（ｃ）前記窒化シリコン膜上に、酸化シリコン膜を形成する工程；
（ｄ）前記酸化シリコン膜上に、複数の開口を有するエッチングマスク層を形成する工程；
（ｅ）前記エッチングマスク層が存在する状態で、前記窒化シリコン膜をエッチング・ストッパーとして、ドライエッチングにより、前記酸化シリコン膜に前記複数の開口に対応する複数の貫通孔を形成する工程；
（ｆ）前記複数の貫通孔の底の前記窒化シリコン膜を除去する工程、
ここで、工程（ｂ）において、前記プラズマＣＶＤ装置のプラズマ放電の励起電力は単一の周波数の高周波電力であり、前記反応室は以下を有する：
（ｉ）一部にヒータ部を含み、主要部がアルミニウムを主要な成分とする下部電極；
（ｉｉ）前記下部電極の上部に、陽極酸化により一体に形成されたウエハ・サセプタ部。
【００２０】
８．前記７項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上である。
【００２１】
９．前記７項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上、７０ミクロン未満である。
【００２２】
１０．前記７項の半導体集積回路装置の製造方法において、工程（ｂ）において、前記反応室に供給される反応ガスは、アンモニアを含まない。
【００２３】
１１．前記１０項の半導体集積回路装置の製造方法において、工程（ａ）はゲート電極のパターニングの後に行われる。
【００２４】
１２．前記１１項の半導体集積回路装置の製造方法において、前記反応ガスはモノシラン・ガスと窒素ガスを含む。
【００２５】
１３．前記１２項の半導体集積回路装置の製造方法において、前記プラズマＣＶＤ装置は平行平板型である。
【００２６】
１４．前記１３項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は電気的に書き込まれたまたは電気的に書き込み可能な不揮発性メモリ部を有する。
【００２７】
次に、本願において開示される発明の更にその他の実施の形態について概要を説明する。すなわち、
１５．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）ウエハをプラズマＣＶＤ装置の反応室に導入する工程；
（ｂ）前記反応室に導入された前記ウエハの第１の主面上に、プラズマＣＶＤ法により第１部材膜を形成する工程、
ここで、工程（ｂ）において、前記プラズマＣＶＤ装置のプラズマ放電の励起電力は単一の周波数の高周波電力である。
【００２８】
１６．前記１５項の半導体集積回路装置の製造方法において、前記反応室は以下を有する：
（ｉ）一部にヒータ部を含み、主要部がアルミニウムを主要な成分とする下部電極；
（ｉｉ）前記下部電極の上部に、陽極酸化により一体に形成されたウエハ・サセプタ部。
【００２９】
１７．前記１６項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上である。
【００３０】
１８．前記１６項の半導体集積回路装置の製造方法において、前記ウエハ・サセプタ部の厚さは２０ミクロン以上、７０ミクロン未満である。
【００３１】
１９．前記１６項の半導体集積回路装置の製造方法において、前記プラズマＣＶＤ装置は平行平板型である。
【００３２】
２０．前記１５項の半導体集積回路装置の製造方法において、前記半導体集積回路装置は電気的に書き込まれたまたは電気的に書き込み可能な不揮発性メモリ部を有する。
【００３３】
〔本願における記載形式・基本的用語・用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３４】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３５】
３．半導体技術において、多用される絶縁膜は、主として有機材料を主要な構成要素とする有機系絶縁膜（ポリイミド膜、ＢＣＢ膜などの外、有機系モノマーと無機系モノマーの共重合体を含む）と、主として無機材料を主要な構成要素とする無機系絶縁膜に分けられる。無機系絶縁膜の内、もっとも多用されているのは、シリコン含有無機系絶縁膜である。このシリコン含有無機系絶縁膜は、酸化シリコン膜（酸化シリコン・ベース絶縁膜）と非酸化シリコン膜（一般に酸素含有量が数at％以下、通常ＳｉＣＮなどで０．５at％前後またはそれ以下）に大別される。
【００３６】
非酸化シリコン膜の代表は窒化シリコン膜（ＳｉＮまたはＳｉ３Ｎ４）、シリコンカーバイド（ＳｉＣ）、ＳｉＣＮ等の非シリカ・ガラス系シリコン含有無機系絶縁膜である（なお、ＳｉＮ、ＳｉＣ、ＳｉＣＮ等と表示されているが、一般にはかなりの量の水素を含有する。また、その他の微量含有物を排除するものではない。たとえば、また、エッチング・ストップ膜としての機能を損なわない範囲での酸素等の含有を排除しない。）。さらに、化学量論的な化合物等だけでなく非化学量論的な化合物等も含むことは言うまでもない。
【００３７】
ここで「酸化シリコン膜」と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、無機シロキサン系のHSQ(Hydrogen Silsesquioxane)や有機シロキサン系のMSQ(Methyl Silsesquioxane)等のSOG(Spin ON Glass)、ナノ・クラスタリング・シリカ（Nano-Clustering Silica:NSC）等の塗布系酸化シリコン（塗布系シリカ・ガラス）、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。SiOCやＳｉＣＮで２番目以降の元素の順序は、一般に元素組成の多い順とされている。従って、酸化シリコンカーバイドSiCOはカーボンドープ酸化シリコンSiOCよりも酸素組成が少ない。
【００３８】
なお、カーボンドープ酸化シリコン膜やMSQ膜は相当量の有機成分を含むが有機ポリマー系絶縁膜との対比上、無機系膜に分類される。
【００３９】
４．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４０】
５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４１】
６．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４３】
（実施の形態）
１．本実施の形態により製造されるデバイスの構成および製造フロー等の説明（主に図１から３０）
このセクションでは、本実施の形態により製造されるデバイスの構成および製造フロー等の説明をする。
【００４４】
《ソース線共有型メモリセル構造》
図１には本発明に係る製造方法よる半導体集積回路が有する情報記憶セルとしてのメモリセルの一例が等価回路で示される。図７には図１の回路における書込み、消去、読み出し動作時の各端子への印加電圧の状態を例示する。
【００４５】
図１に示される回路は、複数の不揮発性記憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆを、ＯＲ論理接続された複数の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のゲート電極として使用し、読み出し時に不揮発性記憶素子ＰＭ１，ＰＭ２のワード線ＰＷＬを回路の接地電位とする。
【００４６】
すなわち、図１に従えば、２つの不揮発性記憶素子ＰＭ１，ＰＭ２のフローティングゲートＶｆを、夫々直列接続されたｎチャンネル型の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のゲート電極として接続する。不揮発性記憶素子ＰＭ１，ＰＭ２が読み出しデータ線と接続する接続点を便宜上ドレイン電極と称し、不揮発性記憶素子ＰＭ１，ＰＭ２がソース線Ｖｓｓと接続する接続点を便宜上ソース電極と称する。不揮発性記憶素子ＰＭ１，ＰＭ２のソース電極は読み出しＭＩＳトランジスタＤＭ１，ＤＭ２のソース電極に共にソース線Ｖｓｓを共有する。
【００４７】
図３０には不揮発性記憶素子ＰＭ１，ＰＭ２の詳細が示される。不揮発性記憶素子ＰＭ１，ＰＭ２は、コントロールゲート電極として機能される第１半導体領域の上に絶縁層を介して容量電極が設けられたＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂと、第２半導体領域に形成された第１ソース電極及び第１ドレイン電極とゲート電極とを有するＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａとを有する。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂは、要するに、ソース電極、ドレイン電極、及びバックゲートを夫々共通接続したＭＩＳトランジスタ容量によって構成される。ＭＩＳ容量素子ＭＰ１ｂ，ＰＭ２ｂの容量電極が前記ＭＩＳトランジスタＰＭ１ａ，ＰＭ２ａゲート電極に共通接続されてフローティングゲート電極Ｖｆとして機能する。
【００４８】
前記不揮発性記憶素子ＰＭ１，ＰＭ２の書込み時には、図７に例示されるように、書込みデータ線ＰＤＬを５Ｖ、書込みワード線ＰＷＬを５Ｖとし、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬ、ソース線Ｖｓｓを夫々０Ｖにする。これにより、ドレイン電極で発生したホットエレクトロンがフローティングゲート電極に注入され、不揮発性記憶素子ＰＭ１，ＰＭ２の閾値電圧が高くされる。
【００４９】
前記不揮発性記憶素子ＰＭ１，ＰＭ２の消去時には、図７に例示されるように、書込みデータ線ＰＤＬ、書込みワード線ＰＷＬ、読み出しデータ線ＲＤＬ、読み出しワード線ＲＷＬを夫々０Ｖにし、ソース線Ｖｓｓを６Ｖにする。これにより、フローティングゲートからトンネル電流で電子がソース電極に引き抜かれ、不揮発性記憶素子ＰＭ１，ＰＭ２の閾値電圧が低くされる。
【００５０】
前記読み出しＭＩＳトランジスタＤＭ１，ＤＭ２は、不揮発性記憶素子ＰＭ１，ＰＭ２の書込み状態と消去状態でスイッチ状態若しくは相互コンダクタンスが相違される。不揮発性記憶素子ＰＭ１，ＰＭ２の読み出し動作時には、図７に例示されるように読み出しデータ線ＲＤＬと読み出しワード線ＲＷＬが１．８Ｖ、信号線ＰＤＬ，ＰＷＬ，Ｖｓｓが共に０Ｖにされる。読み出しワード線をゲート電極に受けるｎチャンネル型選択ＭＩＳトランジスタＳＭは前記読み出しＭＩＳトランジスタＤＭ１を読み出しデータ線ＲＤＬに接続可能にする。読み出しデータ線ＲＤＬは、双方の読み出しＭＩＳトランジスタＤＭ１，ＤＭ２がオン状態であるときソース線Ｖｓｓに導通する。
【００５１】
このように、読み出し時においては、前記書込みデータ線ＰＤＬ、書込みワード線ＰＷＬ、ソース線Ｖｓｓは共に回路の接地電位（０Ｖ）に固定される。したがて、このとき、フローティングゲートに対する弱いホットエレクトロンの注入やトンネル電流による電子の注入はない。
【００５２】
図２には前記読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の電圧電流特性を示す。読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の初期閾値電圧（Ｖｔｈｎｄｍ）は、不揮発性記憶素子ＰＭ１，ＰＭ２へ書込みが行われた電荷保持時（書込み状態）のフローティングゲート電極Ｖｆの電位（約−２Ｖ）より高く、かつ不揮
発性記憶素子ＰＭ１，ＰＭ２へ書込みが行われない消去状態の初期状態のフローティングゲート電極Ｖｆの電位（約０Ｖ）より低くなる電圧範囲に設定されている。換言すれば、読み出しＭＩＳトランジスタＤＭ１，ＤＭ２はディプレッションタイプのトランジスタとされる。読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の半導体領域には例えば低濃度のリンが導入されている。
【００５３】
フローティングゲートに対する電荷保持時状態である書込み状態では、直列接続された２つの読み出しＭＩＳトランジスタＤＭ１，ＤＭ２はカットオフされ、不揮発性記憶素子ＰＭ１，ＰＭ２の内の何れか一方の素子の保持電荷が何らかの原因で漏洩し、初期状態へ戻っても、読み出し選択ＭＩＳトランジスタＳＭを介した電流パスはカットオフされたままであり、読み出し不良とはならない。
【００５４】
この前提として、２個の不揮発性記憶素子ＰＭ１，ＰＭ２で１ビットを構成する２セル１ビット形式のメモリセルによる読み出し不良率を導出する。以下数式は図２９にまとめて示した。例えば１個の不揮発性記憶素子で１ビットを構成する１セル１ビット構成のメモリセルにおける１０年後の不良確率をｆとすると、２セルとも良品である確率Ｐａは、式（１）であらわされ、いずれか一方のセルが不良である確率Ｐｂは、式（２）で表され、２セルとも不良である確率Ｐｃは、式（３）で表される。チップの総ビット数をＮとすると、良品は前記式（３）状態のビットが１つもないことであり、この時、Ｎビットは前記式（１）又は式（２）の何れかの状態にあるはずであるから、良品確率Ｙは、式（４）のようになり、チップ不良率Ｆは、式（５）で表される。２項定理により、式（５-1）の関係があるから、式（６）の関係となる。ところで、１セル１ビット方式の場合の良品確率Ｙは、Ｎビット中の１ビットでも不良となるとチップ不良となるので、良品率Ｙは式（７）で表され、１セル１ビット方式の場合のチップ不良率Ｆは式（８）となる。したがって、本発明の半導体集積回路装置によるチップ不良率の改善度Ｒは、式（９）で表され、ｆ＜＜１の場合には、式（１０）の関係となり、著しい不良率の改善が達成できる。
【００５５】
図１に示される記憶情報セル構造によれば、不揮発性記憶素子のフローティングゲート電極は前記読み出しトランジスタ素子のゲート電極になるから、読み出しトランジスタ素子は、フローティングゲート電極の電子注入状態・電子放出状態、換言すれば書込み状態・消去状態に応じたスイッチ状態若しくは相互コンダクタンスを採る。したがって、コントロールゲートに選択レベルを与えなくても、そのスイッチ状態若しくは相互コンダクタンス状態に応じた電流を前記伝達手段に流すことができる。コントロールゲート電極に選択レベルを与えないため、伝達手段に必要な信号量を確保するという意味で、前記読み出しトランジスタ素子にはディプレッションタイプのＭＩＳトランジスタが採用されている。
【００５６】
読み出し動作では、不揮発性記憶素子の閾値電圧に応じてチャネル電流を流す必要はない。したがって、読み出し動作時には不揮発性記憶素子のソース電極及びドレイン電極を夫々０Ｖのような回路の接地電位電位にしてよい。したがって、第１ドレイン電極からフローティングゲートに弱いホットエレクトロン注入は生じない。この時コントロールゲート電極も回路の接地電位にされている場合にはトンネル電流も生じない。
【００５７】
このように、読み出し動作において、チャージゲインによるデータ反転の問題を生ぜず、これによって、長期のデータ保持性能を向上させ、読み出し不良率の低下を実現することが可能になる。
【００５８】
また、双方の不揮発性記憶素子の書込み状態において双方の読み出しトランジスタ素子はオフ状態になっている。書込み状態の不揮発性記憶素子から何らかの原因で保持電荷が漏洩する可能性は確率的に０ではないが、一方の不揮発性記憶素子から保持電荷が漏洩しても前記読み出しトランジスタ素子の直列経路はカットオフ状態のままであり、双方の不揮発性記憶素子から共に保持電荷が漏洩する確率は極めて低く、これにより、上記不揮発性記憶素子と読み出しトランジスタ素子とのペア構造によるチャージゲイン対策を行った情報記憶セルに対して、更にデータリテンション対策も万全となり、読み出し不良率を更に改善することができる。
【００５９】
図３には図１の回路構成を実現するためのデバイス構造が例示される。同図に示される構造は、単層ポリシリコンプロセス等の製造プロセスで生成可能な前記不揮発性記憶素子は、ＭＩＳトランジスタ、及び前記ＭＩＳトランジスタのフローティングゲートとの間に絶縁膜が介在されたコントロールゲートを持ち、このコントロールゲートは不純物導入層によって形成される構造である。
【００６０】
更に詳しくは、図３の平面レイアウトで示されるように、不揮発性記憶素子を構成するコントロールゲートは、第１導電型の半導体領域２に設けられた第２導電型の半導体領域１によって形成される。不揮発性記憶素子ＰＭ１，ＰＭ２を構成する書込みＭＩＳトランジスタは第１導電型の半導体領域２の活性領域３内に形成される。前記フローティングゲートは、書込みＭＩＳトランジスタのチャネルの上、及び前記第１導電型の半導体領域２の活性領域５内に形成される読み出しＭＩＳトランジスタのチャネルの上にゲート絶縁膜を介して配置された導電層７によって形成される。前記コントロールゲートは、前記フローティングゲート７から延在された活性領域４の下にゲート絶縁膜を介して配置された第２導電型の半導体領域１によって形成される。
【００６１】
前記読み出しＭＩＳトランジスタＤＭ１，ＤＭ２の初期閾値電圧を調整するには、第２導電型の不純物を導入するためのマスクパターン６が追加され、前記フローティングゲートと同一の導電層から成る読み出しワード線８が形成される。９はコンタクト孔パターン、１０は第１金属配線層、１１は第２金属配線層、１２は第３金属配線層のパターンである。不揮発性記憶素子のコントロールゲートに接続された書込みワード線ＰＷＬと、書込みＭＩＳトランジスタ及び読み出しＭＩＳトランジスタのソース領域が接続されたソース線Ｖｓｓは第１金属配線層から成り、書込みデータ線ＰＤＬは第２金属配線層で形成され、読み出しデータ線ＲＤＬは第３金属配線層から成る。
【００６２】
図４は図３におけるＡ−Ａ断面を示し、図５は図３におけるＢ−Ｂ'断面を示す。第１導電型の半導体基板２１の表面領域に、不揮発性記憶素子のコントロールゲートとして機能する第２導電型の半導体領域２２と第１導電型の半導体領域２３が形成され、第１導電型の半導体領域２３内には素子分離領域２４で分離されゲート絶縁膜２６を備えた不揮発性記憶素子の書込みＭＩＳトランジスタ領域と、素子分離領域２４で分離されゲート絶縁膜２６と初期閾値電圧を調整するための第２導電型の不純物層２５を備えた読み出しＭＩＳトランジスタ領域が形成される。前記第２導電型の半導体領域２２、書込みＭＩＳトランジスタ領域、及び読み出しＭＩＳトランジスタ領域の上部にはゲート絶縁膜２６を介してフローティングゲート２７が配置され、前記第２導電型の半導体領域２２の表面領域には第２導電型の拡散層３１及び第１導電型の拡散層３２が形成される。前記フローティングゲート２７、第２導電型の拡散層３１及び第１導電型の拡散層３２の表面領域には金属シリサイド層２９が形成される。前記フローティングゲート２７の周辺部には絶縁膜サイドスペーサ３０を備え、第１層間絶縁膜３３、第１金属配線層３４、第２層間絶縁膜３５、第２金属配線層３６、第３層間絶縁膜３７、第３金属配線層３８を備える。
【００６３】
図６は図３の平面レイアウトであり、記憶セルアレーを構成する場合の４ビット分のレイアウトを示している。
【００６４】
《ソース線分離型メモリセル構造》
図８には本発明に係る製造方法よる半導体集積回路が有する情報記憶セルとしてのメモリセルの第２の例が等価回路で示される。
【００６５】
同図に示されるメモリセルは、不揮発性記憶素子ＰＭ１，ＰＭ２のソース線Ｖｓと、読み出しＭＩＳトランジスタＤＭ２のソース線Ｖｓｓとを分離した点が図１と相違する。
【００６６】
図９には図８のメモリセルの平面レイアウト図が示される。図１０には、図８のメモリセルに対する書込み、消去、読み出し動作時の各端子への印加電圧の状態が例示される。
【００６７】
不揮発性記憶素子ＰＭ１、ＰＭ２のソース線Ｖｓを独立させたことにより、消去動作時の印加電圧６Ｖが読み出しＭＩＳトランジスタＤＭ１，ＤＭ２へ印加されないため、電圧ストレスによる当該トランジスタのゲート酸化膜の劣化を防止することが可能となる。
【００６８】
《ＤＲＡＭマット救済ヒューズ》
図１１には本発明に係る製造方法よる半導体集積回路の一例であるＤＲＡＭのマット選択救済回路図が示されている。また、図１２には従来のレーザー溶断ヒューズを用いた場合のマット選択救済回路図が示されている。従来のレーザー溶断ヒューズを本発明の不揮発性記憶素子へ置き換えるため、書込み制御用のカラムデコーダ３００、書込みドライバ３０１、ローデコーダ３０２、及びワードドライバ３０３が付加されており、書込みを行うことによりレーザーヒューズを溶断した状態と等価の状態を実現でき、読み出し動作は従来のレーザー溶断ヒューズと同様の動作で良い。書込みに必要な電源電圧Ｖｐｐは外部から供給される。
【００６９】
図１で説明した基本的な構成を有するメモリセル３０４は８行５列設けられ、カラムデコーダ３００及びロウデコーダ３０２によって一つづつ選択して書込み可能にされる。読み出しは、マット選択信号ＭＳ０〜ＭＳ４によって列単位で選択される８個のメモリセル３０４単位で行われる。読み出された情報は救済アドレス情報ＣＲＡ０〜ＣＲＡ７としてアドレス比較回路３０５に供給され、その時のアクセスアドレス信号の対応８ビットと比較され、比較結果ＹＳＥＮ，ＹＲが冗長の選択制御に利用される。
【００７０】
本不揮発性記憶素子を構成するトランジスタのゲート酸化膜はＤＲＡＭメモリセルで使用するゲート酸化膜と同一の酸化工程で形成されたものである。したがって、基本となるＤＲＡＭプロセスへ何らの新たなプロセスを追加することなく不揮発性記憶素子ＰＭ１，ＰＭ２を形成することができる。尚、ＤＲＡＭのメモリセルは例えば図５３のような断面構造になっている。
【００７１】
《フラッシュメモリ》
図１３には本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの回路ブロック図が概略的に示されている。図８で説明した複数のメモリセル３１０がマトリクス状に配置され、書込みデータ線ＰＤＬ１〜ＰＤＬｎは書込みドライバ３１１に、読み出しデータ線ＲＤＬ１〜ＲＤＬｎは宣すアンプ３１２に、書込みワード線ＰＷＬ１〜ＰＷｍ及び読み出しワード線ＲＷＬ１〜ＲＷＬｎはワードドライバ３１３に接続される。カラムデコーダ３１４は書込み動作時にカラムアドレス信号ＣＡＤＤをデコードして書込みデータ線ＰＤＬ１〜ＰＤＬｎの選択信号を生成し、選択した書込みデータ線を書込みドライバ３１１で駆動させる。書込み動作時の書込みワード線ＰＷＬ１〜ＰＷＬｍの選択はロウアドレス信号ＲＡＤＤをデコードするロウデコーダ３１６がワードドライバ３１３に指示する。一方、カラムデコーダ３１５は読み出し動作時にカラムアドレス信号ＣＡＤＤをデコードして読み出しデータ線ＲＤＬ１〜ＲＤＬｎの選択信号を生成し、選択した読み出しデータ線の信号を宣すアンプ３１２で増幅させ、読み出しデータＤＡＴＡとして出力させる。読み出し動作時の読み出しワード線ＲＷＬ１〜ＲＷＬｍの選択はロウアドレス信号ＲＡＤＤをデコードするロウデコーダ３１６がワードドライバ３１３に指示する。メモリセル３１０に対する消去動作はメモリセル一括消去とされる。ワードドライバ３１３によるワード線駆動電圧はワード線駆動電圧切り換え回路３１７が行う。ソース線Ｖｓｓの電圧はソース線駆動電圧切り換え回路３１８で切り換える。フラッシュメモリ全体の制御は制御回路３１９が行う。
【００７２】
《システムＬＳＩ救済ヒューズ》
図１４には本発明に係る製造方法よる半導体集積回路の一例であるシステムＬＳＩのチップ平面図が概略的に示されている。同図に示されるシステムＬＳＩ３２０は、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極３２１が配置され、その内側に外部入出力回路（３．３ＶＩ／Ｆ）３２２、アナログ入出力回路（アナログＩ／Ｏ）３２３が設けられている。外部入出力回路３２２及びアナログ入出力回路３２３は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフタ３２４は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフタ３２４の内側には、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）３２５、中央処理装置（ＣＰＵ）３２６、キャッシュメモリ（ＣＡＣＨ）３２７、ロジック回路（ＬＯＧ）３２８、フェーズ・ロックド・ループ回路（ＰＬＬ）３２９、アナログ・ディジタル変換回路（ＡＤＣ）３３０、及びディジタル・アナログ変換回路（ＤＡＣ）３３１、ビルト・イン・セルフ・テスト回路（ＢＩＳＴ）３３２を有する。３３３で示されるものは夫々電気的に消去及び書き込みが可能な不揮発性メモリＦＵＳＥ、例えば、フラッシュメモリである。前記ＤＲＡＭ３２５、ＣＰＵ３２６、ＬＯＧ３２８、ＣＡＣＨ３２７、ＢＩＳＴ３３２はレベルシフタ３２４から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＤＲＡＭ３２５は内部電源電圧を昇圧してワード線選択レベルを形成し、ワードドライバなどの動作電源に用いる。フラッシュメモリ（ＦＵＳＥ）３３３はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要し、当該高電圧は、内部昇圧回路によって形成してもよいし、また、システムＬＳＩ３２０の後述するＥＰＲＯＭライタモードのような所定の動作モードにおいて所定の外部接続電極を介して外部から供給されるようにしてもよい。
【００７３】
前記フラッシュメモリ（ＦＵＳＥ）３３３はＤＲＡＭ３２５の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、フラッシュメモリ（ＦＵＳＥ）３３３はキャッシュメモリ３２７の救済情報の格納に利用され、特に制限されないが、ヒューズによる救済用プログラム回路に代えて搭載されている。前記フラッシュメモリ３３３は入力に対して出力の論理機能をその記憶情報が決定するプログラマブルロジック回路を構成する。例えばフラッシュメモリ（ＦＵＳＥ）３３３は、アドレス信号の複数ビットに対して所定の論理演算を行って得られる結果を予めデータとして保持することにより、アドレス入力信号の論理値の組み合わせに応じた所定の論理演算結果を出力するロジック回路として機能される。
【００７４】
前記システムＬＳＩ３２０は、特に制限されないが、単層ポリシリコンゲートプロセスによって単結晶シリコンのような１個の半導体基板上に形成された相補型のＭＩＳトランジスタ（絶縁ゲート電界効果トランジスタ）を有し、ＭＩＳトランジスタのゲート酸化膜厚は２種類に分類される。
【００７５】
外部入出力回路３２２、アナログ入出力回路３２３、ＤＲＡＭ３２５、フラッシュメモリ３３３、ＡＤＣ３３０、及びＤＡＣ３３１は、特に制限されないが、０．２μｍプロセス技術を用いた場合、ゲート長０．４μｍでゲート酸化膜厚８ｎｍのＭＩＳトランジスタを有する。これは、ゲート酸化膜で構成されるトンネル酸化膜に比較的厚い膜厚を設定することがフラッシュメモリの情報保持性能を良好にする上で望ましく、その他にＭＩＳトランジスタの動作電圧に対してある程度の耐圧（ゲート酸化膜の破壊に対する耐圧）を確保する必要があるからである。したがって、前記フラッシュメモリの不揮発性記憶素子を構成するＭＩＳトランジスタのゲート絶縁膜や、前記外部インタフェース回路に含まれるＭＩＳトランジスタのゲート絶縁膜等は、プロセスばらつきによる許容誤差範囲内で等しい膜厚を有する事になる。前記ゲート絶縁膜厚のプロセスばらつきによる許容範囲は特に制限されないが、０．２５μｍ〜０．２μｍの最少加工寸法のプロセスでは、８．０ｎｍの目標膜厚に対して±０．５ｎｍ程度であり、０．１８μｍ〜０．１５μｍの最少加工寸法のプロセスでは、６．５ｎｍの目標膜厚に対して±０．３ｎｍ程度である。
【００７６】
これに対して、降圧された比較的低い内部電圧を動作電源とする回路、即ち、ロジック回路３２８、キャッシュメモリ３２７、ＣＰＵ３２６は、ゲート長０． ２μｍでゲート酸化膜厚４ｎｍのＭＩＳトランジスタで構成される。レベルシフト回路は、特に制限されないが、双方のゲート酸化膜厚のＭＩＳトランジスタを有している。
【００７７】
上記夫々ゲート酸化膜厚の異なるＭＩＳトランジスタのゲート電極は同一膜厚のポリシリコン層によって構成されている。ここでポリシリコン層の同一膜厚とは、プロセスばらつきによる許容範囲内で等しい膜厚であることを意味し、ゲート膜厚のプロセスばらつきによる許容範囲は特に制限されないが、３０ｎｍ〜２００ｎｍの目標膜厚で±１０％程度ある。
【００７８】
上述のゲート酸化膜は膜厚の等しいもの同士で同じフォトマスクを用いて生成し、また、上述のポリシリコンゲートは膜厚の等しいもの同士で同じフォトマスクを用いて生成することができる。このように、単層ゲート構造の不揮発性記憶素子におけるゲート酸化膜厚を、他の回路のＭＩＳトランジスタのゲート酸化膜厚と共通化することにより、システムＬＳＩの製造プロセスを複雑化しないことを優先させて、フラッシュメモリの不揮発性記憶素子にある程度長い情報保持性能を持たせることができる。
【００７９】
図１５には本発明のシステムＬＳＩのテスティングフロー図が示されている。ウエハ完成（Ｓ１）後、まずロジックテスタを用いたロジック回路のテストを行い（Ｓ２）、これにパスしたチップはメモリテスト（Ｓ３）が実施される。メモリテストはチップ上に搭載したビルト・イン・セルフ・テスト（ＢＩＳＴ）回路３３２による自己診断により行われ、得られた欠陥情報は前記フラッシュメモリ（ＦＵＳＥ）３３３の書込みデータとして記憶され、その記憶情報が決定するプログラマブルロジック回路を構成して欠陥救済が完了する。次に、メモリ救済が完了したチップは所定のパッケージ内に組み立てが行われ（Ｓ４）、温度と電源電圧が加速された動作試験（バーンインテスト）が実施される（Ｓ５）。このバーンインテストにおいて、例えばＤＲＡＭ３２５のメモリセルにリフレッシュ不良等が発生した場合、不良ビットを冗長ビットへ置換する２回目の救済を実施し、救済情報はフラッシュメモリ（ＦＵＳＥ）３３３へ書き込まれる。この後、ロジック回路の選別テストが行われて（Ｓ６）、動作速度等のグレード分けを行った後、出荷される。
【００８０】
《ＤＲＡＭハイブリッド救済ヒューズ》
図１６には本発明に係る製造方法よる半導体集積回路の一例である１ＧビットＤＲＡＭ３４０のチップ平面図が概略的に示されている。メモリアレー３４１〜３４４は４バンク構成であり、ボンディングパッド３４５はセンター配置されている。Ｙデコーダ及びメインアンプは３５１〜３５４で示されるようにメモリアレイ毎に設けられる。ワードドライバ３５５Ａ、Ｘデコーダ３５６Ａ、ワードドライバ３５７Ａはメモリりアレイ３４１，３４２に共有され、ワードドライバ３５５Ｂ、Ｘデコーダ３５６Ｂ、ワードドライバ３５７Ｂはメモリアレイ３４３，３４４に共有される。
【００８１】
救済ヒューズは、３４６，３４７で示される２０００本のレーザーヒューズが２セットと、３４８で示される１００ビットのフラッシュメモリからなる電気ヒューズがチップの中央部に配置されている。レーザヒューズ３４６，３４７と電気ヒューズ３４８との関係を回路回路接続的に示すと、例えば、図５２のＦｌａｓｈヒューズとレーザ溶断ヒューズとの関係になる。
【００８２】
図１７には前記ＤＲＡＭ３４０のテスティングフロー図が示されている。ウエハ完成（Ｓ１）後、まずメモリテスタを用いたメモリテストを行い（Ｓ２）、判明した欠陥ビットは冗長ビット、あるいは冗長マットとの置換のためレーザーヒューズ救済が実施される（Ｓ３）。次に、所定のパッケージ内に組み立てが行われ（Ｓ４）、温度と電源電圧が加速された動作試験であるバーンインテスト（Ｓ５）と、選別テスト（Ｓ６）が実施される。このバーンインテスト（Ｓ５）において、ＤＲＡＭ３４０のメモリセルにリフレッシュ不良等の不良が発生した場合、不良ビットを冗長ビットへ置換する２回目の電気ヒューズによる救済として、救済情報をフラッシュメモリから成る電気ヒューズ３４８に書き込む。この電気ヒューズ救済の後、被救済アドレスのメモリテストが実施され（Ｓ７）、この後で出荷される。
【００８３】
《フラッシュメモリ》
図１８から図２８には、本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの断面構造図が各製造工程毎に示されている。これらの図面においては、簡潔性を確保するため、当該図において直接説明しない部分は省略している場合がある。
【００８４】
先ず、図１８に示されるように、ｐ型半導体基板２１上に深さ３００ｎｍの溝型素子分離領域２４が形成され、次いで、フラッシュメモリ（フラッシュ部）のコントロールゲートとなり且つｐ型チャンネルＭＩＳトランジスタ（ＰＭＯＳ−Ｔｒ）が形成されるべきｎ型半導体領域２２と、ｎ型チャンネルＭＩＳトランジスタ（ＮＭＯＳ−Ｔｒ）が形成されるべきｐ型半導体領域２３が形成され、厚さ７ｎｍのゲート酸化膜２６が成長され、その後、フラッシュメモリの読み出しＭＩＳトランジスタ部のみに初期閾値電圧を調整するためのｎ型不純物層２５が導入される。
【００８５】
次に、図１９に示されるように、周辺回路トランジスタのゲート電極、及びフラッシュメモリのフローティングゲートとなる厚さ２００ｎｍのポリシリコン膜２７を堆積し、厚さ８０ｎｍのシリコン窒化膜からなるサイドスペーサ３０を形成する。その後、フラッシュメモリセルのコントロールゲートとなるｎ型半導体領域２２の表面領域、及びｎ型チャンネルＭＩＳトランジスタＮＭＯＳ−Ｔｒのソース・ドレイン領域となるｎ型拡散層３１、ｐ型チャンネルＭＩＳトランジスタＰＭＯＳ−Ｔｒのソース・ドレイン領域となるｐ型拡散層３２を導入し、前記ポリシリコン膜２７と前記ｎ型拡散層３１及びｐ型拡散層３２の表面領域に選択的に厚さ２０ｎｍのコバルトシリサイド膜２９を形成する。
【００８６】
続いて、図２０に示すように、コンタクト・ホール形成のためのエッチング・ストップ膜となるSiN膜３３a（窒化珪素膜またはシリコン・ナイトライド膜）を形成する（本ＣＶＤプロセスの詳細はセクション２説明する）。
【００８７】
更に図２１に示すように、SiN膜３３aの上にＣＶＤにより、下層のオゾンＴＥＯＳ膜および上層のＰＳＧ膜からなる酸化シリコン膜３３b（SiN膜３３aおよび酸化シリコン膜３３bでプリ・メタル絶縁膜または第１層間絶縁膜３３を構成する）を形成する。ここで、必要によりＣＭＰ等により、酸化シリコン膜３３bを平坦化する。
【００８８】
次に図２２に示すように、酸化シリコン膜３３b上にフォトレジスト膜８１を塗布する。図２３に示すように、フォトレジスト膜８１をフォトリソグラフィーによりパターニング処理して、複数の開口８２a、８２b、８２c、８２d、８２eを形成する。
【００８９】
次に図２４に示すように、このフォトレジスト膜８１をマスクとし、SiN膜３３aをエッチング・ストップ膜として（いわゆるＳＡＣエッチング）、ドライエッチングにより、複数の開口８２a、８２b、８２c、８２d、８２eに対応する複数の貫通孔（コンタクト・ホール）８３a、８３b、８３c、８３d、８３e（図２６）を酸化シリコン膜３３bを形成する。エッチングのガス雰囲気は、たとえば、Ｃ４Ｆ８／Ｏ２／Ａｒで、その流量比は、たとえば、２／２／９６である。パーフルオロ・カーボン・ガスとしては、他にＣＦ４、Ｃ４Ｆ６、Ｃ５Ｆ８、Ｃ３Ｆ６等またはこれらの混合ガスが好適である。
【００９０】
次に図２５に示すように、孔底のエッチング・ストップ膜である、SiN膜３３aをドライエッチングにより、除去する。エッチングのガス雰囲気は、たとえば、ＣＨＦ３／Ａｒ／Ｏ２で、その流量は、たとえば、１０／１００／２０（sccm）である。フッ素含有エッチング・ガスとしては、他に、ＣＦ４、ＣＨ２Ｆ２、ＮＦ３等またはこれらの混合ガスが好適である。
【００９１】
ここで、不要なレジストパターン８１をアッシングで除去してコンタクト・ホール８３a、８３b、８３c、８３d、８３eが完成する。
【００９２】
さらに、図２７に例示されるように、第１金属配線層３４が堆積され、そこに所定のパターンが形成される。更に、第２層間絶縁膜３５の堆積と第１スルーホールの開口、第２金属配線層３６の堆積とパターン形成が行われる。
【００９３】
最後に、図２８に示されるように、第３層間絶縁膜３７の堆積と第２スルーホールの開口が行われ、第３金属配線層３８の堆積とパターン形成が行われる。そして、最終パッシペーション膜の堆積とボンディングパッド上の開口工程を経てフラッシュメモリの製造工程が完了する。
【００９４】
以上説明したように、本実施の形態によれば、単層ポリシリコンゲートプロセスのような単層ゲートプロセスを用いても、前記データ保持性能に優れた不揮発性メモリをＤＲＡＭなどを一緒に混載したシステムＬＳＩのような半導体集積回路を得ることができる。更に、従来の標準ＣＭＯＳの製造プロセスのような製造プロセスに何らの工程追加を行うことなしに、高信頼度の不揮発性メモリを形成することができることから、同一半導体基板上に不揮発性メモリとロジックＬＳＩ、あるいは不揮発性メモリとＤＲＡＭとを混載するＬＳＩへの適用も容易である。したがって、製造コストを増加することなくフラッシュメモリ混載のシステムＬＳＩを提供することができる。
【００９５】
２．本実施の形態におけるプラズマＣＶＤプロセスおよび使用する装置の説明（主に図３１から３３）
図２０で説明したＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ  Ｃｏｎｔａｃｔ）エッチング・ストップ用の窒化珪素膜３３aのプラズマＣＶＤプロセスの詳細を説明する。
【００９６】
図３１は本実施の形態におけるプラズマ窒化珪素膜ＣＶＤプロセスに使用するプラズマＣＶＤ装置１０１の模式側断面図である。同図において、成膜室１０２内には下部電極１０３（ウエハ・ステージでもある）が設けられており、この上には成膜時にはウエハ１０９が置かれている。下部電極１０３内にはウエハ１０９を所望の温度に加熱するためのヒータ１２６が内蔵されている。下部電極１０３は電気的に接地されている。下部電極１０３は支柱１２９で保持され、駆動機構１２５により上下して、電極間隔を調整可能となっている。被処理ウエハ１０９はウエハ・ゲート１１８を開放して、ウエハ・ゲート開口１１９を通して、成膜室１０２に導入または排出される。
【００９７】
成膜室１０２の上方には上部電極１０４（ガス導入のシャワーヘッドを兼ねている）が設けられており、ＲＦソース１０８からマッチング回路１１０を介して高周波電力（１３．５６ＭＨｚおよび４００ｋＨｚ）が供給されるようになっている。成膜用のガスは成膜ガス導入部１０５から成膜ガス制御バルブ１０６およびガス導入配管１１４を介して、成膜室１０２に導入される。クリーニングガスがリモート・プラズマ生成室１１３で励起された後、クリーニング・ガス制御バルブ１１５およびガス導入配管１１４を介して、成膜室１０２に導入される。
【００９８】
成膜室１０２の気圧は圧力計１２８aにより、測定される。成膜ガスまたはクリーニングガスはガス排気口１２０からコンダクタンス制御バルブ１２１を介し、排気系に連結された排気配管１１７を通して、外部へ排出される。
【００９９】
図３２はウエハ・ステージ１０３の詳細構造を説明するための上面図（同図a）および側断面図（同図b）である。同図に示すように、ウエハ・ステージ１０３の本体部分はアルミニウム合金で形成されており、その表面が陽極酸化により表面処理され、表面部１４１は酸化アルミニウム膜となっている。
【０１００】
図３３はこのプラズマＣＶＤプロセスの全体の流れを示すブロック・フロー図である。同図に示すように、まず、成膜室１０２にウエハ１０９が導入される（ウエハ導入工程２０１）。ウエハ１０９が下部電極１０３上に置かれた状態で、ＣＶＤ処理が実行される（ＣＶＤ処理工程２０２）。成膜が完了すると、ウエハ１０９は排出される（ウエハ排出工程２０３）。その後、先の成膜ステップにおいて、成膜室１０２に付着した付着膜を除去するためのクリーニングが、リモート・プラズマ・クリーニング法により実行される（２０４）。これに引き続き、後続のウエハ１０９に対して、同様の成膜をするためにウエハ導入工程２０１にもどり、このループを繰り返すことになる。
【０１０１】
３．プラズマ窒化珪素膜ＣＶＤプロセス条件の詳細説明（主に図２０、および図３１から３３）
セクション２の図２０において説明した低水素濃度プラズマ窒化珪素膜ＣＶＤプロセスの具体的処理条件の一例を示すと以下のごとくである。すなわち、
反応炉：日本ＡＳＭ社製３００φウエハ用平行平板型枚葉プラズマ炉（ラピッド・ファイア）、
ガス流量：ＳｉＨ４／Ｎ２＝２５ｓｃｃｍ／９０００ｓｃｃｍ（ＮＨ３＝０ｓｃｃｍ）、
下部電極加熱温度：摂氏４００度（摂氏３９０から６００度）、
圧力：４００Ｐａ、
高周波：１３．５６ＭＨｚ，８５０Ｗ、
電極間隔：１４ｍｍ、
膜厚：３０ｎｍ（成膜時間２０秒）
等である。
【０１０２】
ここでは、印加する高周波電力として、２周波数ではなく、単一周波数としたので、成膜条件の安定性が高く、異常放電等を低減することができる。
【０１０３】
４．プラズマ窒化珪素膜ＣＶＤステップ後のクリーニング条件の詳細説明（主に図３１および３３）
セクション２の図３３において説明した低水素濃度プラズマ窒化珪素膜ＣＶＤプロセスの繰り返しにおけるリモート・プラズマ・クリーニング処理の具体的処理条件の一例を示すと以下のごとくである。すなわち、
ガス流量：ＮＦ３／Ａｒ＝１０００ｓｃｃｍ／２０００ｓｃｃｍ、
高周波：４００ＫＨｚ，２５００Ｗ
等である。
【０１０４】
５．下部電極アルマイト処理の詳細説明（主に図３２）
セクション２の図３２において説明した低水素濃度プラズマ窒化珪素膜ＣＶＤプロセスに使用するプラズマ炉の下部電極は、アルミニウム合金製の電極本体１０３の上面部分１４１が陽極酸化処理され、１４から２５ｎｍ程度の厚さ（プロセスの安定性等から望ましい範囲）のアルマイト層となっている。ただし、アルマイト層の厚さは１０から６０ｎｍの範囲が可能である。
【０１０５】
これによって、下部電極１０３が一体構成となるため、下部電極１０３のウエハ設置部分１４１が別体である場合と比較して、下部電極本体と上面部分間での異常放電等の発生が抑制されるメリットがある。
【０１０６】
６．本実施の形態における成膜プロセスとフラッシュ・メモリ部（ヒューズ部）の特性との関係の説明
本実施の形態の対象とする半導体集積回路装置は、主にシステムLSIにフラッシュメモリ部（フラッシュメモリをヒューズとして使用した部分を含む）を搭載する際に、システムLSIとの適合性を確保するために、通常の２層ポリシリコン・ゲートプロセスではなく、単層ポリシリコン・ゲートプロセスを採用したものである。
【０１０７】
また、本実施の形態ではＳＡＣ窒化珪素膜として、通常の熱ＣＶＤ膜ではなく、プラズマＣＶＤ膜を採用している。これは、サーマル・バジェットを改善するためである。しかし、通常のプラズマＣＶＤ膜は水素を多量に含むため、トランジスタ特性の劣化が起こりやすい。従って、水素フリーのガス・ケミストリを採用している。しかし、そのようにするとプロセスの安定性を確保することが、困難となることがあり、形成した膜の質が異常放電等の影響により局部的にリークしやすいものとなることがある。このような膜の劣化は、フラッシュ・メモリ部のフローティング・ゲートからの電荷のリークの元になり、リテンション不良を引き起こす。
【０１０８】
このため、本実施の形態では一般に行われている複数周波数の高周波電力の印加を止め、単一周波数とすることで、プロセスの安定性を確保した。また、構造の面から異常放電を防止するために、一体型の下部電極を使用することも有効である。この際、アルマイト層の厚さは、プロセスの安定性を考慮すると、１４から２５ｎｍ程度が望ましい。しかし、１０から６０ｎｍの範囲でもその他の条件を調整すれば有効である。
【０１０９】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１０】
例えば、前記不揮発性記憶素子は救済回路における救済情報の格納などの他に、プログラマブルロジックを構成するための不揮発性記憶素子等に広く適用することが可能である。
【０１１１】
この例のバックエンド・プロセスについては、メモリ系のデバイスで常用されるアルミニウム配線の場合について、説明したが、銅その他のダマシン配線を使用した製品にも適用できることは言うまでもない。
【図面の簡単な説明】
【０１１２】
【図１】本発明に係る製造方法よる半導体集積回路が有する情報記憶セルとしてのメモリセルの一例を示す等価回路図である。
【図２】図１の読み出しＭＩＳトランジスタの電圧電流特性図である。
【図３】図１の回路構成を実現するためのデバイス構造を示す断面図である。
【図４】図３におけるＡ−Ａ断面図である。
【図５】図３におけるＢ−Ｂ'断面図である。
【図６】図３の平面レイアウト図である。
【図７】図１の回路における書込み、消去、読み出し動作時の各端子への印加電圧の状態を例示する説明図である。
【図８】本発明に係る製造方法よる半導体集積回路が有する情報記憶セルとしてのメモリセルの第２の例を示す等価回路図である。
【図９】図８のメモリセルの平面レイアウト図である。
【図１０】図８のメモリセルに対する書込み、消去、読み出し動作時の各端子への印加電圧の状態を例示する説明図である。
【図１１】本発明に係る製造方法よる半導体集積回路の一例であるＤＲＡＭのマット選択救済回路図を示す回路図である。
【図１２】従来のレーザー溶断ヒューズを用いた場合のマット選択救済回路を示す回路図である。
【図１３】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの回路ブロックを概略的に示すブロック図である。
【図１４】本発明に係る製造方法よる半導体集積回路の一例であるシステムＬＳＩのチップ平面図である。
【図１５】本発明のシステムＬＳＩのテスティングフローを示すフローチャートである。
【図１６】本発明に係る製造方法よる半導体集積回路の一例である１ＧビットＤＲＡＭを示すチップ平面図である。
【図１７】図１６のＤＲＡＭのテスティングフローを示すフローチャートである。
【図１８】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（ゲート酸化膜形成工程等）を示す断面構造図である。
【図１９】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（ゲート電極形成工程等）を示す断面構造図である。
【図２０】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（ＳＡＣシリコン・ナイトライド形成工程等）を示す断面構造図である。
【図２１】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（プリ・メタル絶縁膜形成工程等）を示す断面構造図である。
【図２２】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（コンタクト・ホール・パターニング用フォトレジスト塗布肯定など）を示す断面構造図である。
【図２３】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（コンタクト・ホール・パターニング用フォトレジスト・パターニング工程等）を示す断面構造図である。
【図２４】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（コンタクト・ホール・エッチング工程等）を示す断面構造図である。
【図２５】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（ＳＡＣシリコン・ナイトライド・エッチング工程等）を示す断面構造図である。
【図２６】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（フォトレジスト除去工程等）を示す断面構造図である。
【図２７】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（プリ・メタル絶縁膜形成工程等）を示す断面構造図である。
【図２８】本発明に係る製造方法よる半導体集積回路の一例であるフラッシュメモリの製造工程（多層配線形成工程等）を示す断面構造図である。
【図２９】本実施の形態の説明のための数式の一覧図表である。
【図３０】図１の不揮発性記憶素子の詳細を示す回路図である。
【図３１】本実施の形態の半導体集積回路装置の製造方法の要部プロセスであるプラズマＣＶＤ工程に使用する装置の構成を示す模式側断面図である。
【図３２】本実施の形態の半導体集積回路装置の製造方法の要部プロセスであるプラズマＣＶＤ工程に使用する装置のウエハ・ステージ（下部電極）の構造を示す模式側断面図である。
【図３３】本実施の形態の半導体集積回路装置の製造方法の要部プロセスであるプラズマＣＶＤ工程の流れを示すブロックフロー図である。
【符号の説明】
【０１１３】
３３a  窒化シリコン膜
３３b  酸化シリコン膜
８１  フォト・レジスト膜
８２a、８２b、８２c、８２d、８２e  フォト・レジスト膜の開口
８３a、８３b、８３c、８３d、８３e  貫通孔
１０１  ＣＶＤ装置
１０２  反応室
１０９  ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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