(57)【要約】【課題】読出処理の休止期間を設定して画素信号の読み出しタイミングの制御を行うのに好適な撮像素子を提供する。【解決手段】撮像素子１００を、処理対象となるセンサセルのライン位置を示す複数のアドレスを、１水平走査期間において時分割で生成する読出・リセットラインアドレス生成部１３と、選択ラインのセンサセルを駆動する信号を発生する駆動パルス発生器１４と、センサセルアレイ１５と、読み出した画像信号のデータをライン単位で出力する水平転送部１６とを含んだ構成とし、読出・リセットラインアドレス生成部１３を、前記時分割数と同数の選択ラインアドレス生成回路を含み、該生成回路をそれぞれ独立に制御できる構成とした。更に、制御部１３２１において、画素信号の繰り返し読出処理において、読出休止期間を設定し、更に、読出休止期間において、ＯＢ領域のラインから画素信号の読み出しを行うようにした。【選択図】図１
2009232340.tif 000002
【特許請求の範囲】
【請求項１】
受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部とローリングシャッタ機能とを備えた撮像素子であって、
各フレーム期間における各水平走査期間を時分割してなる複数の分割期間の各分割期間に対応する、処理対象の前記光電変換素子の形成するラインの位置を示すアドレスを生成するアドレス生成手段と、
前記アドレス生成手段で生成された前記各分割期間に対応する前記アドレスの示すライン位置の前記光電変換素子を前記分割期間毎にアクティブな状態にするアドレスデコード手段と、
読出指示に応じて前記アクティブな状態にされた光電変換素子から共通線を介して蓄積電荷量に応じたレベルの画素信号を非破壊で読み出す画素信号読出手段と、
リセット指示に応じて前記アクティブな状態にされた光電変換素子に対してその蓄積電荷を空にする処理であるリセット処理を行うリセット処理手段と、
前記各フレーム期間において、前記画素信号の正規の読出処理を一時的に休止する期間である読出休止期間を設定する読出休止期間設定手段と、
前記設定された読出休止期間において、所定のライン位置の光電変換素子を前記アドレスデコード手段にアクティブな状態にさせ、且つ該アクティブな状態にされた光電変換素子から前記画素信号を前記画素信号読出手段に読み出させるダミー読出制御手段と、を備えることを特徴とする撮像素子。
【請求項２】
前記光電変換部は、遮光された前記光電変換素子のラインからなるＯＢ（Optical black）領域を有しており、
前記読出休止期間に対応する前記所定のライン位置の光電変換素子は、前記ＯＢ領域のラインを形成する光電変換素子であることを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記アドレス生成手段は、前記時分割数と少なくとも同数のアドレスカウンタと、該各アドレスカウンタの動作を独立に制御する動作制御部と、前記各アドレスカウンタを時分割で順次選択し、該選択したアドレスカウンタのカウント値を前記アドレスとして前記アドレスデコード手段に出力するアドレス選択部とを含んで構成された手段であり、
前記各アドレスカウンタを制御するための制御情報を取得する制御情報取得手段を備え、
前記動作制御部は、前記制御情報取得手段で取得した制御情報に基づき、前記各アドレスカウンタを独立に制御することを特徴とする請求項１又は請求項２に記載の撮像素子。
【請求項４】
水平同期信号に基づき生成されたカウンタ更新クロックに基づきカウント動作を行う基準カウンタを備え、
前記制御情報は、前記各アドレスカウンタのオフセット値を含み、
前記動作制御部は、前記オフセット値と前記基準カウンタのカウント値とが一致したときに、該一致のタイミングをトリガとして、前記各アドレスカウンタにカウント動作を開始させることを特徴とする請求項３に記載の撮像素子。
【請求項５】
前記制御情報は、前記各アドレスカウンタのステップ幅値、スタートライン値及びライン幅値を含み、
前記動作制御部は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅でカウントをさせ、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始させ、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値を設定すると共に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最大カウント値までの範囲内でカウント動作を行わせることを特徴とする請求項３又は請求項４に記載の撮像素子。
【請求項６】
前記アドレスカウンタに、前記初期値から前記最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせる繰り返しモードが設定可能となっており、
前記動作制御部は、前記繰り返しモードが設定された前記アドレスカウンタに対して、前記設定した初期値から前記設定した最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせることを特徴とする請求項５に記載の撮像素子。
【請求項７】
前記制御情報は、前記各アドレスカウンタのウェイト値を含み、
前記読出休止期間設定手段は、前記ウェイト値に基づき、前記アドレスカウンタのウェイト用のカウント数であるウェイトカウント数を設定し、
前記動作制御部は、前記繰り返しモードが設定された前記アドレスカウンタにおいて、前記繰り返し行われるカウント動作の各回の動作が終了する毎に、該アドレスカウンタに、前記設定されたウェイトカウント数をカウントさせると共に、該ウェイトカウント数をカウントしている間は、該カウント値を無効にする制御信号を前記アドレスデコード手段に出力し、
前記ダミー読出制御手段は、前記ウェイトカウント数をカウントする期間を読出休止期間として、該読出休止期間において、前記所定のライン位置を示すアドレスに対応するライン位置の光電変換素子を前記アドレスデコード手段にアクティブな状態にさせ、該アクティブな状態にされた光電変換素子から前記画素信号を前記画素信号読出手段に読み出させることを特徴とする請求項６に記載の撮像素子。
【請求項８】
前記ステップ幅値と前記ベースカウンタのカウント値との加算値である第１加算値と、前記スタートライン値と前記ベースカウンタのカウント値との加算値である第２加算値とを比較する第１比較手段と、
前記ライン幅値と前記ベースカウンタのカウント値との加算値である第３加算値と、前記ベースカウンタのカウント値の最大値とを比較する第２比較手段とを備え、
前記読出休止期間設定手段は、前記繰り返しモードが設定されているときに、前記第１比較手段の比較結果が前記第１加算値の方が大きくなり、且つ前記第２比較手段の比較結果が前記第３加算値の方が大きくなる水平期間から前記オフセット値と前記ベースカウンタのカウント値とが一致する水平期間までの期間を前記読出休止期間として設定することを特徴とする請求項６又は請求項７に記載の撮像素子。
【請求項９】
前記ステップ幅値と前記アドレスカウンタのカウント値との加算値である第１加算値と、前記スタートライン値と前記ライン幅値との加算値である第４加算値との大小を比較する第３比較手段と、
前記ベースカウンタのカウント値の最大値と前記ライン幅値と前記ベースカウンタのカウント値との加算値である第５加算値と、前記第４加算値との大小を比較する第４比較手段とを備え、
前記読出休止期間設定手段は、前記繰り返しモードが設定されているときに、前記第３比較手段の比較結果が前記第１加算値の方が大きくなり、且つ前記第４比較手段の比較結果が前記第５加算値の方が大きくなる水平期間から前記オフセット値と前記ベースカウンタのカウント値とが一致する水平期間までの期間を前記読出休止期間として設定することを特徴とする請求項６乃至請求項８のいずれか１項に記載の撮像素子。
【請求項１０】
受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、各水平走査期間において、前記光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、時分割で複数回の蓄積電荷の非破壊の読出処理及び蓄積電荷のリセット処理を行うことができる撮像素子であって、
各フレーム期間において前記画素信号の正規の読出処理を一時的に休止する期間である読出休止期間を設定する読出休止期間設定手段と、
前記設定された読出休止期間において、所定のライン位置の光電変換素子から前記画素信号を読み出すダミー読出手段と、を含むことを特徴とする撮像素子。
【請求項１１】
受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、各水平走査期間において、前記光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、時分割で複数回の蓄積電荷の非破壊の読出処理及び蓄積電荷のリセット処理を行うことができる撮像素子の駆動方法であって、
各フレーム期間において前記画素信号の正規の読出処理を一時的に休止する期間である読出休止期間を設定する読出休止期間設定ステップと、
前記設定された読出休止期間において、所定のライン位置の光電変換素子から前記画素信号を読み出すダミー読出ステップと、を含むことを特徴とする撮像素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の光電変換素子をマトリックス状に配列してなる光電変換部を有し、前記光電変換素子の構成する所定の画素のラインに対して、１水平走査期間において時分割で複数回の蓄積電荷の読出処理を行う撮像素子及び撮像素子の駆動方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ型のエリアセンサでは、一般的に画面の上から下へ（または、下から上へ）行単位で画素のクリアと画素値の読み出しを行っている。例えば、ＶＧＡ（６４０×４８０）の解像度では、遮光されたＯＢ（Optical Black）領域を含むと、総ライン数は５００ラインほどになる場合が多い。フレームレートが３０[fps]では、１／３０秒毎に１枚の画像を撮像する訳であるが、この画像を取得する為に５００ラインの走査を行い、１ラインの走査時間を水平同期信号の呼称であるＨＳＹＮＣの頭文字を取り、１Ｈと表すことが多い。単純に言えば、１Ｈの期間は１／３０秒を５００ラインで除算した時間、つまり１／１５０００秒、換言すれば１／１５ミリ秒（約６７μ秒）となる。通常のＣＭＯＳセンサでは、１Ｈの間に画素の読み出しと蓄積された画素電荷の初期化（リセット）を行っている。というのも、画素に蓄積された電荷の読み出しは、蓄積された電荷自体を取り出す処理である為、蓄積電荷量を得る処理をした後は、必ず初期化という処理が必要となる。あるラインの読み出しを行った直後にリセットを行う処理を、全ラインに対してライン順次に繰り返すことで、最大露光時間（５００Ｈ）の撮像が出来る。このとき、ある特定のラインに注目すると１Ｈ期間は自身のラインからの読み出しとリセット、残りの４９９Ｈ期間は他のラインからの読み出しとリセットが行われていることになる。このことは全ての画素に対して当てはまる事象である。
【０００３】
通常のＣＭＯＳセンサでは、読み出しを行うと蓄積された画素の画素値が破壊されてしまう為、露光時間の異なる画像は、必ず露光開始時刻と露光終了時刻が異なる画像しか撮像できない。つまり、撮像は直列的にしか行うことが出来ない。
それに対して、非破壊読み出しが可能なセンサでは、画素に蓄積された電荷自体を読み出すのではなく、蓄積された電荷に対応する指標値を読み出す為、画素値の読み出し動作で蓄積されている電荷を破損することが無い。従って、同じ画素を何度読み出したとしても、入射光量に応じた電荷の蓄積に影響を与えない。この特徴を使うと、露光開始時刻が同じでありながら、露光時間が異なる画像の撮像が可能となる。これは、露光開始の時点が同じでありながら画素の読み出し時刻が異なる複数の露光画像を撮像することが出来ることを意味し、複数の異なる露光画像の撮像を同じ画素を使って並列的に行うことが出来るとも言える。
【０００４】
このような非破壊読み出しの特徴を使うことで、制御はやや複雑になるが、異なる露光時間の撮像をしながら、複数行に渡る特定のエリアだけを繰り返し高速に読み出す高速フレームレート読み出しの併用もできる。
このような技術として、例えば、特許文献１に記載の撮像素子がある。
かかる撮像素子は、非破壊読み出しで、１Ｈ期間で３回の読み出しを行っている。通常の読み出しシーケンスでは、通常露光（Ｓ画像）した後、ライン単位でリセットを行い、リセット直後に露光（Ｎ画像）を行い、Ｓ画像からＮ画像を減算した画像を出力している。この減算処理をすることで、固定パターンノイズ（ＦＰＮ）を大幅に低減できる。さらに、特定の１ラインだけを１Ｈ期間毎に読み出したデータを自動焦点調整（ＡＦ）や自動露出調整（ＡＥ）に使うことで、通常の露光処理を中断することなく撮像制御動作が高速に実施できる。
【０００５】
このように、１Ｈ期間で複数の処理を行う技術を利用することで、インターレース（飛び越し捜査）的に読み出したりリセットしたりする処理も同時に実現できる。
しかし、１Ｈ期間で様々な処理を行わせようとすると、後段の画像処理での対応が複雑化してしまう。画像のサイズは、特定の処理が開始されると固定になる為、後段の画像処理では大きな問題にはならないが、処理毎に、画像が出力されるタイミングが少しずつズレる場合の対処が処理自体を複雑化させる元になり、表示画質の劣化を招くこともある。
【０００６】
従って、複雑化を防ぐには、ある一定の周期毎に同期する仕組みを導入すれば良い。画像処理では、フレーム単位で処理を制御する場合が多いので、ある画像のフレームの開始を基準として、画像の出力タイミングを調節すればよい。つまり、一部の画像では、意図的に読み出しをしない期間（ウエイト期間）を設ける対応をすることでタイミングの調整が容易に実現できる。
【特許文献１】特開２００５−２６９４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術の駆動方法では、読み出しのウエイトがされる期間と読み出しのウエイトがされない期間が存在してしまう。画素全体としてみると、均一に影響を受けるので同じであるが、露光時間が同じ画像で比べると、それぞれの読み出しを行わない期間（ウエイトの期間）の有無により、画素値に違いが生じる。また、短い露光時間の画像では、露光中に読み出しウエイトが実施されて影響を受けるラインと影響を受けないラインとが混在した画像が読み出されることになる。つまり、各画素に均一な入射光量が照射されている状況だとしても、画素の位置と、読出処理の処理内容の組み合わせによっては、各画素の蓄積電荷量が部分的に異なってしまう現象を引き起こす恐れがある。
【０００８】
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、読出処理の休止期間を設定して画素信号の読み出しタイミングの制御を行うのに好適な撮像素子を提供することを目的としている。
【課題を解決するための手段】
【０００９】
〔形態１〕  上記目的を達成するために、形態１の撮像素子は、受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部とローリングシャッタ機能とを備えた撮像素子であって、各フレーム期間における各水平走査期間を時分割してなる複数の分割期間の各分割期間に対応する、処理対象の前記光電変換素子の形成するラインの位置を示すアドレスを生成するアドレス生成手段と、前記アドレス生成手段で生成された前記各分割期間に対応する前記アドレスの示すライン位置の前記光電変換素子を前記分割期間毎にアクティブな状態にするアドレスデコード手段と、読出指示に応じて前記アクティブな状態にされた光電変換素子から共通線を介して蓄積電荷量に応じたレベルの画素信号を非破壊で読み出す画素信号読出手段と、リセット指示に応じて前記アクティブな状態にされた光電変換素子に対してその蓄積電荷を空にする処理であるリセット処理を行うリセット処理手段と、前記各フレーム期間において、前記画素信号の正規の読出処理を一時的に休止する期間である読出休止期間を設定する読出休止期間設定手段と、前記設定された読出休止期間において、所定のライン位置の光電変換素子を前記アドレスデコード手段にアクティブな状態にさせ、且つ該アクティブな状態にされた光電変換素子から前記画素信号を前記画素信号読出手段に読み出させるダミー読出制御手段と、を備える。
【００１０】
このような構成であれば、アドレス生成手段によって、各分割期間における処理対象のラインのアドレスが生成されると、アドレスデコード手段によって、生成されたアドレスに対応するライン位置の光電変換素子が分割期間毎に順次アクティブにされる。
処理対象のアドレスの光電変換素子がアクティブな状態になると、読出指示がされた分割期間においては、画素信号読出手段によって、アクティブにされた光電変換素子から非破壊で画素信号（上記背景技術の指標値に対応）が読み出される。また、リセット指示がされた分割期間においては、リセット処理手段によって、アクティブにされた光電変換素子の蓄積電荷がリセットされる。
【００１１】
一方、読出処理を行う場合に、読出休止期間設定手段によって、各フレーム期間において正規に行う読出処理を一時的に休止する読出休止期間（ウェイト期間）を設定することができる。読出休止期間が設定されると、ダミー読出制御手段によって、設定された読出休止期間において、所定のライン位置の光電変換素子がアクティブにされ、その光電変換素子に対して画素信号の読出処理が実行される。なお、この画素信号のデータは、画像形成処理（あるいは、後段における何らかの処理）に不要なデータとなる。従って、このデータは、例えば、後段の処理部には出力しないか、あるいは後段の処理部において破棄などされる。
【００１２】
つまり、読出休止期間においても、所定のライン位置の光電変換素子から画素信号の非破壊の読出処理を実行するようにしたので、画素信号の読出処理を行わない期間が発生しないようにすることができる。即ち、各光電変換素子から画素信号を読み出すときに用いる共通線に駆動電圧が印加されない期間を発生させないようにすることができる。これによって、画素信号の伝送路となる共通線に安定して駆動電圧を印加することできるので、不均一な印加電圧が要因の蓄積電荷量の変動などの悪影響を抑えることができるという効果が得られる。
【００１３】
ここで、読出休止期間は、例えば、読み出しの開始にオフセットを持たせるオフセット読み出し、ラインを間引きながら画素信号の読み出しを行う間引き読み出し（インターレース読み出しを含む）、光電変換部の部分的な領域を繰り返し読み出す繰り返し読み出し（高速読み出し）など、通常とは異なる様々な読出方法で画素信号の読出処理を行う場合などに、各フレーム期間において挿入されるウェイト期間である。本形態においては、この期間において、画素信号の読み出しを停止せずに、所定のライン位置から画素信号の読み出しを行うところに特徴がある。以下、形態１０の撮像素子、形態１１の撮像素子の駆動方法において同じである。
【００１４】
また、正規の読出処理とは、画像形成処理などの後段の処理に用いるデータを取得するために行われる画素信号の読出処理である。以下、形態１０の撮像素子、形態１１の撮像素子の駆動方法において同じである。
【００１５】
〔形態２〕  更に、形態２の撮像素子は、形態１に記載の撮像素子において、前記光電変換部は、遮光された前記光電変換素子のラインからなるＯＢ（Optical black）領域を有しており、前記読出休止期間に対応する前記所定のライン位置の光電変換素子は、前記ＯＢ領域のラインを形成する光電変換素子である。
【００１６】
このような構成であれば、読出休止期間において、光電変換部のＯＢ領域のラインから画素信号が読み出される。
つまり、特定位置のラインから毎回画素信号を読み出すようにしたので制御処理が簡単となり、回路構成もシンプルなものにすることができる。
【００１７】
〔形態３〕  更に、形態３の撮像素子は、形態２に記載の撮像素子において、前記アドレス生成手段は、前記時分割数と少なくとも同数のアドレスカウンタと、該各アドレスカウンタの動作を独立に制御する動作制御部と、前記各アドレスカウンタを時分割で順次選択し、該選択したアドレスカウンタのカウント値を前記アドレスとして前記アドレスデコード手段に出力するアドレス選択部とを含んで構成された手段であり、前記各アドレスカウンタを制御するための制御情報を取得する制御情報取得手段を備え、前記動作制御部は、前記制御情報取得手段で取得した制御情報に基づき、前記各アドレスカウンタを独立に制御する。
【００１８】
このような構成であれば、上記読出処理及び上記リセット処理を時分割で行うときに、該時分割数と少なくとも同数のアドレスカウンタのカウント動作を、制御情報を用いて、それぞれ独立に制御することで、適切なアドレスを生成することができ、アドレスデコード手段に、適切なタイミングで生成したアドレスをデコードさせることができる。
例えば、各水平走査期間をＮ個に時分割して、各アドレスカウンタのカウント動作を独立に制御し、撮像素子に、各水平走査期間においてＮ種類の読出処理及びリセット処理を行わせることができるアドレスを時分割で生成し、該生成したアドレスを時分割でデコードすることができる。これにより、撮像素子に、光電変換部の一部の光電変換素子から高速で電荷を読み出させたり（繰り返し読み出し）、任意の行数を飛び越しながら電荷を読み出させたり（間引き読み出し）など様々な読出処理を実行させることができるという効果が得られる。
【００１９】
また、読出処理用のアドレスカウンタと、リセット処理用のアドレスカウンタとをそれぞれ独立に制御することができるので、読み出しのタイミングとリセットのタイミングとを正確に制御することができるという効果も得られる。
【００２０】
〔形態４〕  更に、形態４の撮像素子は、形態２又は３に記載の撮像素子において、水平同期信号に基づき生成されたカウンタ更新クロックに基づきカウント動作を行う基準カウンタを備え、前記制御情報は、前記各アドレスカウンタのオフセット値を含み、前記動作制御部は、前記オフセット値と前記基準カウンタのカウント値とが一致したときに、該一致のタイミングをトリガとして、前記各アドレスカウンタにカウント動作を開始させる。
【００２１】
このような構成であれば、例えば、水平同期信号そのもの又は該水平同期信号を内部の動作クロックでサンプリングし直したものなどをトリガとしてカウント動作を行う基準カウンタのカウント値を基準として、各アドレスカウンタのカウント動作の開始タイミングを制御することができるという効果が得られる。
【００２２】
〔形態５〕  更に、形態５の撮像素子は、形態３又は４に記載の撮像素子において、前記制御情報は、前記各アドレスカウンタのステップ幅値、スタートライン値及びライン幅値を含み、前記動作制御部は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅でカウントをさせ、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始させ、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値を設定すると共に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最大カウント値までの範囲内でカウント動作を行わせる。
【００２３】
このような構成であれば、各アドレスカウンタに、制御情報の１つであるステップ幅値によって設定されるステップ幅でカウントを行わせることができるので、所望のステップ幅値が設定されるように制御情報を用意することで、各アドレスカウンタに所望のステップ幅でカウントを行わせることができる。これにより、ステップ幅分の行を間引きしながら電荷の読み出しを行わせることができるので、撮像素子に、電荷の高速読出処理を行わせることができるという効果が得られる。
【００２４】
ここで、ステップ幅は、例えば、ステップ幅が「１」であれば、カウント値は１、２、３、・・・と１ずつ増加し、「２」であれば、１、３、５・・・と２ずつ増加する（アップカウントの場合で且つカウンタの初期値が「１」の場合）。一方、ダウンカウントの場合は、ステップ幅が「１」であれば、・・・３、２、１と１ずつ減少し、「２」であれば、・・・５、３、１と２ずつ減少する。つまり、ステップ幅が「ｎ」であれば、アップカウントの場合は、１、１＋ｎ、１＋２ｎ、・・・とカウンタの初期値に対してｎずつ増加し、ダウンカウントの場合は、例えば、初期値がＸであれば、Ｘ−ｎ、Ｘ−２ｎ、Ｘ−３ｎ・・・とカウンタの初期値に対してｎずつ減少する。
【００２５】
更に、各アドレスカウンタに、制御情報の１つであるスタートライン値によって設定されるアドレスカウンタの初期値からカウントを開始させることができるので、所望の初期値が設定されるように制御情報を用意することで、各アドレスカウンタに所望の初期値からカウントを開始させることができる。これにより、撮像素子に、光電変換部における任意の位置の光電変換素子から蓄積電荷の読出処理及びリセット処理を開始させることができるという効果が得られる。
【００２６】
更に、各アドレスカウンタに、制御情報の１つであるライン幅値によって設定される最大カウント値を超えない範囲で、各アドレスカウンタにカウント動作を行わせることができる。従って、撮像素子に、光電変換部における、初期値から最大カウント値までの各カウント値に対応するライン位置の光電変換素子から構成される領域に対してのみ画素信号の読出処理及びリセット処理を行わせることができるという効果が得られる。
【００２７】
〔形態６〕  更に、形態６の撮像素子は、形態５に記載の撮像素子において、前記アドレスカウンタに、前記初期値から前記最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせる繰り返しモードが設定可能となっており、前記動作制御部は、前記繰り返しモードが設定された前記アドレスカウンタに対して、前記設定した初期値から前記設定した最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせる。
【００２８】
このような構成であれば、撮像素子に、初期値から最大カウント値までの各カウント値に対応するライン位置の光電変換素子から構成される領域に対して、連続で繰り返し画素信号の読出処理及びリセット処理を行わせることができる。これにより、例えば、撮像素子が光電変換部の全領域に対して１ラインずつ順に画素信号を読み出している間に、該撮像素子に、光電変換部の一部の領域から複数回連続で画素信号を読み出させることができるという効果が得られる。
【００２９】
更に、各フレーム期間において画素信号を複数回繰り返し読み出す周期と基準カウンタのカウント周期（フレーム周期）とがズレるようなときに、読出休止期間を設定して、両者の周期を合わせることができると共に、該読出休止期間においては所定のライン位置の光電変換素子から画素信号の読み出しが行われるので、読出休止期間による蓄積電荷量などへの悪影響を抑えつつ、同期のとれた読出処理を行うことができるという効果が得られる。
【００３０】
〔形態７〕  更に、形態７の撮像素子は、形態６に記載の撮像素子において、前記制御情報は、前記各アドレスカウンタのウェイト値を含み、前記読出休止期間設定手段は、前記ウェイト値に基づき、前記アドレスカウンタのウェイト用のカウント数であるウェイトカウント数を設定し、前記動作制御部は、前記繰り返しモードが設定された前記アドレスカウンタにおいて、前記繰り返し行われるカウント動作の各回の動作が終了する毎に、該アドレスカウンタに、前記設定されたウェイトカウント数をカウントさせると共に、該ウェイトカウント数をカウントしている間は、該カウント値を無効にする制御信号を前記アドレスデコード手段に出力し、前記ダミー読出制御手段は、前記ウェイトカウント数をカウントする期間を読出休止期間として、該読出休止期間において、前記所定のライン位置を示すアドレスに対応するライン位置の光電変換素子を前記アドレスデコード手段にアクティブな状態にさせ、該アクティブな状態にされた光電変換素子から前記画素信号を前記画素信号読出手段に読み出させる。
【００３１】
このような構成であれば、各フレーム期間において画素信号を複数回繰り返し読み出す周期と基準カウンタのカウント周期（フレーム周期）とが合うようなウェイト値を設定することで、両者の周期を合わせることができると共に、該読出休止期間においては所定ライン位置の光電変換素子から画素信号の読み出しが行われるので、読出休止期間による影響を抑えつつ、同期のとれた読出処理を行うことができるという効果が得られる。
【００３２】
〔形態８〕  更に、形態８の撮像素子は、形態６又は７に記載の撮像素子において、前記ステップ幅値と前記ベースカウンタのカウント値との加算値である第１加算値と、前記スタートライン値と前記ベースカウンタのカウント値との加算値である第２加算値とを比較する第１比較手段と、前記ライン幅値と前記ベースカウンタのカウント値との加算値である第３加算値と、前記ベースカウンタのカウント値の最大値とを比較する第２比較手段とを備え、前記読出休止期間設定手段は、前記繰り返しモードが設定されているときに、前記第１比較手段の比較結果が前記第１加算値の方が大きくなり、且つ前記第２比較手段の比較結果が前記第３加算値の方が大きくなる水平期間から前記オフセット値と前記ベースカウンタのカウント値とが一致する水平期間までの期間を前記読出休止期間として設定する。
【００３３】
このような構成であれば、アドレスカウンタのカウント動作の開始位置となる基準カウンタのカウント値から最大カウント値になるまでのカウント期間内における、複数回の繰り返し読み出し周期の最終端を検出することができるので、繰り返し読み出しの対象領域に対して読み出し処理が１回行われる毎に読出休止期間（ウェイト）を入れる場合と比較して、画素信号の繰り返し読み出しを効率よく行うことができる読出休止期間を設定することができるという効果が得られる。
【００３４】
つまり、画素信号を複数回繰り返し読み出す周期と基準カウンタのカウント周期（フレーム周期）とを同期させるために読出休止期間を設定する際に、情報を読み出すという観点からは各フレーム期間においてできる限り繰り返し読み出しを行う回数が多い方が望ましいので、基準カウンタの最大カウント値を基準として、この値を超えない範囲で各フレーム期間においてぎりぎりまで連続して繰り返し読み出しを行わせる。
【００３５】
〔形態９〕  更に、形態９の撮像素子は、形態６乃至８のいずれか１に記載の撮像素子において、前記ステップ幅値と前記アドレスカウンタのカウント値との加算値である第１加算値と、前記スタートライン値と前記ライン幅値との加算値である第４加算値との大小を比較する第３比較手段と、前記ベースカウンタのカウント値の最大値と前記ライン幅値と前記ベースカウンタのカウント値との加算値である第５加算値と、前記第４加算値との大小を比較する第４比較手段とを備え、前記読出休止期間設定手段は、前記繰り返しモードが設定されているときに、前記第３比較手段の比較結果が前記第１加算値の方が大きくなり、且つ前記第４比較手段の比較結果が前記第５加算値の方が大きくなる水平期間から前記オフセット値と前記ベースカウンタのカウント値とが一致する水平期間までの期間を前記読出休止期間として設定する。
【００３６】
このような構成であれば、現フレームのアドレスカウンタのカウント動作の開始位置となる基準カウンタの値から次のフレームの前記動作の開始位置となる基準カウンタの値となるまでのカウント期間における、複数回の繰り返し読み出し周期の最終端を検出することができるので、繰り返し読み出しの対象領域に対して読み出し処理が１回行われる毎に読出休止期間（ウェイト）を入れる場合と比較して、画素信号の繰り返し読み出しを効率よく行うことができる読出休止期間を設定することができるという効果が得られる。
【００３７】
つまり、画素信号を複数回繰り返し読み出す周期と基準カウンタのカウント周期（フレーム周期）とを同期させるために読出休止期間を設定する際に、情報を読み出すという観点からは各フレーム期間においてできる限り繰り返し読み出しを行う回数が多い方が望ましいので、アドレスカウンタのカウント動作の開始位置を基準として、現フレーム期間の開始位置から次フレーム期間の開始位置までの期間を超えない範囲でぎりぎりまで連続して繰り返し読み出しを行わせる。
特に、オフセット値が比較的大きな値の場合に、効率のよい繰り返し読み出しを行わせることができる読出休止期間を設定することができる。
【００３８】
〔形態１０〕  また、上記目的を達成するために、形態１０の撮像素子は、受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、各水平走査期間において、前記光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、時分割で複数回の蓄積電荷の非破壊の読出処理及び蓄積電荷のリセット処理を行うことができる撮像素子であって、各フレーム期間において前記画素信号の正規の読出処理を一時的に休止する期間である読出休止期間を設定する読出休止期間設定手段と、前記設定された読出休止期間において、所定のライン位置の光電変換素子から前記画素信号を読み出すダミー読出手段と、を含む。
【００３９】
このような構成であれば、画素信号の正規の読出処理を行う際に、読出休止期間設定手段によって読出休止期間（ウェイト期間）を設定することができる。読出休止期間が設定されると、ダミー読出制御手段によって、設定された読出休止期間において、所定のライン位置の光電変換素子がアクティブにされ、その光電変換素子に対して画素信号の非破壊の読出処理が実行される。この画素信号のデータは、後段の画像形成処理（あるいは、後段における何らかの処理）に不要なダミーデータとなる。従って、このデータは、例えば、後段の処理部には出力しないか、あるいは後段の処理部において破棄などされる。
【００４０】
つまり、読出休止期間においても、所定のライン位置の光電変換素子から画素信号の非破壊の読出処理を実行するようにしたので、画素信号の読出処理を行わない期間が発生しないようにすることができる。即ち、各光電変換素子から画素信号を読み出すときに用いる共通線に駆動電圧が印加されない期間を発生させないようにすることができる。これによって、画素信号の伝送路となる共通線に安定して駆動電圧を印加することできるので、不均一な印加電圧が要因の蓄積電荷量の変動などの悪影響を抑えることができるという効果が得られる。
【００４１】
〔形態１１〕  また、上記目的を達成するために、形態１１の撮像素子の駆動方法は、受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、各水平走査期間において、前記光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、時分割で複数回の蓄積電荷量に応じたレベルの画素信号の非破壊読出処理を行うことができる撮像素子の駆動方法であって、各フレーム期間において前記読出処理を休止する期間である読出休止期間を設定する読出休止期間設定ステップと、前記設定された読出休止期間において、所定のライン位置の光電変換素子から前記画素信号を読み出すダミー読出ステップと、を含む。
【００４２】
このような構成であれば、形態１０の撮像素子と同等の作用及び効果が得られる。
【発明を実施するための最良の形態】
【００４３】
〔第１の実施の形態〕
以下、本発明の第１の実施の形態を図面に基づき説明する。図１〜図５は、本発明に係る撮像素子及び撮像素子の駆動方法の第１の実施の形態を示す図である。
まず、本発明に係る撮像素子の構成を図１に基づき説明する。図１は、本発明に係る撮像素子１００の構成を示すブロック図である。
【００４４】
撮像素子１００は、ローリングシャッタ方式によって露光時間を制御する撮像素子であって、図１に示すように、外部システムコントローラ（不図示）との間でデータの送受信を行う通信部１０と、システムコントローラからの各種データを記憶するレジスタ１１と、各部の動作タイミングを制御するタイミング制御部１２と、後述するセンサセルアレイ１５における蓄積電荷の読出処理及び蓄積電荷のリセット処理の処理対象となるセンサセルのライン位置を示すアドレスを生成する読出・リセットラインアドレス生成部１３と、読出・リセットラインアドレス生成部１３からの選択信号及びタイミング制御部１２からの制御信号に基づき、選択ラインのセンサセルを駆動する信号を発生する駆動パルス発生器１４と、センサセルアレイ１５と、選択ラインのセンサセルから読み出した電荷から構成される画像信号データ（アナログデータ）をライン単位で出力する水平転送部１６とを含んで構成される。
【００４５】
通信部１０は、システムコントローラ（不図示）から、読出・リセットラインアドレス生成部１３におけるアドレスカウンタの動作を制御する制御データなどを受信してレジスタ１１に記憶する。
タイミング制御部１２は、読出・リセットラインアドレス生成部１３、駆動パルス発生器１４及び水平転送部１６を駆動する駆動信号（ピクセルクロック、水平同期信号、垂直同期信号）を生成し、これらの駆動信号を前記各部に出力する。
【００４６】
駆動パルス発生器１４は、読出・リセットラインアドレス生成部１３からの選択信号に基づき、該選択信号で選択されるセンサセルに蓄積された電荷を読み出す読出処理及び該センサセルに蓄積された電荷を空にする（リセットする）リセット処理を実行するための駆動パルス信号を生成し、該生成した駆動パルス信号をセンサセルアレイ１５に出力する。
【００４７】
センサセルアレイ１５は、ＣＭＯＳを用いて構成された複数のセンサセル（画素）をマトリクス状に配設し、各ライン毎のセンサセルに対して、アドレス線、リセット線及び読出し線が共通に接続され、前記３つの制御線を介して各種駆動パルス信号が各ラインを構成するセンサセルに送信される。そして、アドレス線及び読出し線が有効になると、該読出線を介して蓄積電荷を水平転送部１６に転送する構成となっている。
【００４８】
水平転送部１６は、センサセルアレイ１５の選択ラインの各画素から読み出される画素信号データを、各画素のライン毎にラインメモリ（不図示）に記憶し、該記憶した画素信号データを出力する。ここで、ラインメモリは、後述する読出処理用の選択ラインアドレス生成回路の数だけ有し、各時分割で行われる読出処理毎に別々のラインメモリを用いて画素信号データを出力する。
【００４９】
次に、図２及び図３に基づき、読出・リセットラインアドレス生成部１３の内部構成を説明する。
ここで、図２は、読出・リセットラインアドレス生成部１３の内部構成を示すブロック図である。また、図３は、時分割セレクタの動作例を示す図である。
読出・リセットラインアドレス生成部１３は、図２に示すように、カウンタ更新クロック生成部１３０と、基準カウンタ１３１と、選択ラインアドレス生成部１３２と、アドレスデコード部１３３とを含んで構成される。
【００５０】
カウンタ更新クロック生成部１３０は、タイミング制御部１２から入力されるピクセルクロック（ＣＬＫ）、水平同期信号（ＨＳＹＮＣ）に基づき、センサセルアレイ１５の１ラインのセンサセルの走査周期となるクロックを生成し、これを基準カウンタ１３１及び選択ラインアドレス生成部１３２の各選択ラインアドレス生成回路（後述）に出力する。例えば、タイミング制御部１２からの水平同期信号をそのまま出力しても良いし、水平同期信号を内部の動作クロックでサンプリングし直して新規にカウンタ更新クロックを生成し出力しても良い。本実施の形態においては、後者の方法を用いることとする。
【００５１】
基準カウンタ１３１は、カウンタ更新クロック生成部１３０から入力されるカウンタ更新クロックと、タイミング制御部１２から入力されるピクセルクロック及び垂直同期信号（ＶＳＹＮＣ）とに基づきカウント動作を実行する。具体的に、基準カウンタ１３１は、センサセルアレイ１５に対する「有効画素ライン数（例えば、１６）＋帰線画素ライン数（例えば、４）」の範囲（２０）を繰り返しカウントする。
【００５２】
選択ラインアドレス生成部１３２は、１水平走査期間における、蓄積電荷量に応じたレベルの画素信号の読出処理及び蓄積電荷のリセット処理の時分割数と同数の選択ラインアドレス生成回路を有し、レジスタ１１に記憶された各種制御データに基づき各選択ラインアドレス生成回路を独立に制御し、処理対象となるライン位置を示すアドレスを生成する。本実施の形態においては、各水平走査期間を４つの期間に均等に時分割する。そのため、選択ラインアドレス生成部１３２は、選択ラインアドレス生成回路１３２ａ〜１３２ｄの４つの回路を有した構成となっている。また、これら４つの回路のうち、少なくとも１つがリセット処理用の回路となり、残りが読出処理用の回路となる。
【００５３】
アドレスデコード部１３３は、時分割セレクタ１３３ａと、アドレスデコード回路１３３ｂとを含んで構成される。
時分割セレクタ１３３ａは、選択ラインアドレス生成回路１３２ａ〜１３２ｄを、時分割に１つずつ選択し、該選択した選択ラインアドレス生成回路で生成されたアドレス（カウント値）を、アドレスデコード回路１３３ｂに出力する。
【００５４】
具体的に、各水平走査期間における上記４つの期間の各期間において選択する選択ラインアドレス生成回路が予め決定されており、時分割セレクタ１３３ａは、この決定内容に基づき、各期間に対応する選択ラインアドレス生成回路を順次選択する。
例えば、図３に示すように、１水平走査期間を期間Ａ〜Ｄの４つに時分割した場合に、該時分割してなる分割期間Ａで選択ラインアドレス生成回路１３２ａを、分割期間Ｂで同１３２ｂを、分割期間Ｃで同１３２ｃを、分割期間Ｄで同１３２ｄをそれぞれ選択し、該選択した回路の出力値（アドレス）をアドレスデコード回路１３３ｂに出力する。従って、１水平走査期間において、４つのアドレスが時分割でアドレスデコード回路１３３ｂに順次出力される。
【００５５】
更に、時分割セレクタ１３３ａは、選択ラインアドレス生成回路１３２ａ〜１３２ｄから選択ラインアドレスを無効にする制御信号が入力された場合は、該当する選択ラインアドレス生成回路からのアドレス値の代わりに、後段の処理では不要となるダミーの画素信号を読み出すための特定のアドレス値をアドレスデコード回路１３３ｂに出力する。
この特定のアドレス値は、任意のラインのアドレス値でも良いが、本実施の形態においては、センサセルアレイ１５における遮光された領域（ＯＢ領域）の特定位置（例えば、ライン番号１）のラインのアドレス値とする。
【００５６】
なお、時分割セレクタ１３３ａの切り替えの制御は、外部からの同期信号を用いて制御してもよい。また、図示してはいないが、基準カウンタ１３１のカウント値をデコードして、時分割セレクタ１３３ａの切り替え制御信号を生成する方が、回路規模は小さく実現できる。
アドレスデコード回路１３３ｂは、時分割セレクタ１３３ａからアドレス（カウント値）が入力されると、センサセルアレイ１５における該入力されたアドレスの示すライン位置のセンサセルを有効（アクティブ）にする選択信号を、駆動パルス発生器１４に出力する。
【００５７】
次に、図４に基づき、選択ラインアドレス生成回路１３２ａの内部構成を説明する。
ここで、図４は、アップカウントをする場合の選択ラインアドレス生成回路１３２ａの内部構成例を示すブロック図である。
選択ラインアドレス生成回路１３２ａは、図４に示すように、比較回路Ａ１３２０と、制御部１３２１と、初期値生成回路１３２２と、加算回路Ａ１３２３と、セレクタ回路１３２４と、アドレスカウンタ１３２５と、加算回路Ｂ１３２６と、比較回路Ｂ１３２７とを含んで構成される。
【００５８】
本実施の形態において、カウンタ更新クロックは、１水平走査期間を１クロックの周期とするクロックであり、アドレスカウンタ１３２５におけるカウント値の更新は、カウンタ更新クロックの立上がりエッジで行うものとする。従って、カウンタ更新クロックが「Ｈｉｇｈ」である期間の規定は必要としない。
ここで、レジスタ１１には、アドレスカウンタ１３２５の制御データとして、各動作モードの設定情報、オフセット値、スタートライン値、ライン幅値、ステップ値、ウェイト値などが記憶される。これらの情報は、ユーザによって、不図示の入力装置や外部装置（システムコントローラなど）を介して選択ラインアドレス生成回路１３２ａ〜１３２ｄのそれぞれに対して設定されるもので、各選択ラインアドレス生成回路において、アドレスカウンタ１３２５のカウント動作の制御、ダミー読出処理の制御などの各種制御に用いられる。
【００５９】
本実施の形態において、上記動作モードとしては、通常モード、繰り返しモード及び初期値加算モードがある。これらの詳細については後述する。
オフセット値は、アドレスカウンタ１３２５のカウント動作の開始タイミングを決定するために用いられる。
スタートライン値は、アドレスカウンタ１３２５のカウント値の初期値と、カウントを行うカウント幅（範囲）を設定するための値である。
【００６０】
ライン幅値は、アドレスカウンタ１３２５がカウントを行うカウント幅（範囲）を設定するための値である。具体的に、スタートライン値とライン幅値とからカウント幅を設定する。
ステップ値は、アドレスカウンタ１３２５のカウントアップ時のステップ幅を設定するための値である。
【００６１】
ウェイト値は、繰り返しモード又は初期値加算モードが設定されているときに、カウントの初期値から最大カウント値までの範囲内で行われるカウント動作を繰り返すときの、各回のカウント動作間にウェイト期間（読出休止期間）を入れるための値である。
比較回路Ａ１３２０は、レジスタ１１から取得したオフセット値と、基準カウンタ１３１のカウント値とを比較する回路であり、オフセット値とカウント値とが一致したときはこのことを通知する信号を制御部１３２１に出力する。
【００６２】
制御部１３２１は、比較回路Ａ１３２０、比較回路Ｂ１３２７の比較結果などに基づき、初期値生成回路１３２２、加算回路Ａ１３２３、セレクタ回路１３２４の動作を制御することで、アドレスカウンタ１３２５のカウント動作を制御する。更に、アドレスカウンタ１３２５のカウント動作に応じて、アドレスデコード部１３３に対して選択ラインアドレスの有効／無効を制御する制御信号を出力する。
【００６３】
具体的に、読出休止期間や、加算禁止が設定されている期間などにおいて、選択アドレスを無効にする選択ラインアドレス有効／無効制御信号をアドレスデコード部１３３に出力する。それ以外のときに、選択アドレスを有効にする選択ラインアドレス有効／無効制御信号をアドレスデコード部１３３に出力する。
初期値生成回路１３２２は、レジスタ１１に記憶されたスタートライン値をセレクタ回路１３２４に出力し、また、初期値加算モードが設定されているときに、レジスタ１１に記憶されたステップ値に基づき初期値を生成する回路である。
【００６４】
加算回路Ａ１３２３は、アドレスカウンタのカウント値とレジスタ１１に記憶されたステップ値とを加算してその加算結果である第１加算値Ａを比較回路Ｂ１３２７に出力する回路である。
セレクタ回路１３２４は、制御部１３２１からの制御信号に応じて、加算回路Ａから入力された第１加算値Ａと、初期値生成回路１３２２から入力された値とのいずれか一方をアドレスカウンタ１３２５に出力する回路である。
【００６５】
アドレスカウンタ１３２５は、セレクタ回路１３２４から入力された値を、選択ラインのアドレスとしてアドレスデコード部１３３に出力すると共に、加算回路Ａ１３２３に出力する機能を有している。
加算回路Ｂ１３２６は、レジスタ１１に記憶されたスタートライン値とライン幅値とを加算する回路である。
【００６６】
比較回路Ｂ１３２７は、加算回路Ａ１３２３の加算結果である第１加算値Ａと、加算回路Ｂ１３２６の加算結果である第２加算値Ｂとを比較し、「第１加算値Ａ≧第２加算値Ｂ」となったことを検出して、該検出したことを制御部１３２１に通知する回路である。
以下、通常モード、繰り返しモード、初期値加算モードにおいて共通の動作を説明する。
【００６７】
まず、制御部１３２１は、動作の開始を検出すると、「スタート待ち」の状態となる。この状態において、比較回路Ａ１３２０から、オフセット値と基準カウンタ１３１のカウント値とが一致したことを通知する信号が入力されると、初期値生成回路１３２２に、レジスタ１１から取得したスタートライン値をそのままセレクタ回路１３２４に入力するように指示信号を出力する。
【００６８】
初期値生成回路１３２２は、指示信号が入力されると、レジスタ１１から取得したスタートライン値をそのままセレクタ回路１３２４に出力する。
更に、制御部１３２１は、初期値生成回路１３２２からセレクタ回路１３２４に入力されたスタートライン値がそのままアドレスカウンタ１３２５に出力されるように、セレクタ回路１３２４を制御する。具体的に、オフセット値とカウント値とが一致したときに、そのことを通知する信号をセレクタ回路１３２４に出力する。
【００６９】
これにより、セレクタ回路１３２４は、初期値生成回路１３２２から入力されたスタートライン値をアドレスカウンタ１３２５に出力し、アドレスカウンタ１３２５において、スタートライン値がカウント値の初期値として設定される。
更に、制御部１３２１は、アドレスカウンタ１３２５を更新する（カウントアップさせる）タイミング（カウンタ更新クロックの立上がりエッジ）で、選択ラインアドレスを有効とする制御信号をアドレスデコード部１３３に出力すると共に、内部の状態を「カウントアップモード」へと変更する。
【００７０】
アドレスデコード部１３３における時分割セレクタ１３３ａは、制御部１３２１から選択ラインアドレスを有効にする選択ラインアドレス有効／無効制御信号を受けたときに、該当する選択ラインアドレス生成回路からのアドレス値をアドレスデコード回路１３３ｂに出力する。
アドレスデコード回路１３３ｂは、時分割セレクタ１３３ａから入力されたアドレス値に対するデコード処理を行う。デコード処理は、具体的に、入力されたアドレス値の示すライン位置のセンサセルを有効にする選択信号を、駆動パルス発生器１４に出力する処理となる。駆動パルス発生器１４は、アドレスデコード回路１３３ｂからの選択信号に基づき、読出処理又はリセット処理のうち指定された処理に応じた駆動パルス信号をセンサセルアレイ１５に出力する。
【００７１】
また、内部の状態が「カウントアップモード」へと変更されると、加算回路Ａ１３２３は、アドレスカウンタ１３２５からのカウント値に、レジスタ１１から取得したステップ値を加算して、該加算結果である第１加算値Ａを、セレクタ回路１３２４及び比較回路Ｂ１３２７にそれぞれ出力する。但し、制御部１３２１から「加算禁止」の指示がある場合は、アドレスカウンタ１３２５から入力されたカウント値を、そのままセレクタ回路１３２４及び比較回路Ｂ１３２７に出力する。
【００７２】
一方、加算回路Ｂ１３２６は、レジスタ１１から取得したスタートライン値とライン幅値とを加算し、該加算結果である第２加算値Ｂを比較回路Ｂ１３２７に入力する。これにより、第２加算値Ｂは「最大カウント値（最終ラインのアドレス値）＋１」となる。
比較回路Ｂ１３２７は、加算回路Ｂ１３２６から入力された第２加算値Ｂと、加算回路Ａ１３２３から入力された第１加算値Ａとを比較し、「第１加算値Ａ≧第２加算値Ｂ」となったときに、制御部１３２１にこのことを通知する信号を出力する。
制御部１３２１は、比較回路Ｂ１３２７から上記通知を受けると、レジスタ１１に記憶された設定モードに応じた動作を行う。
【００７３】
次に、通常モードの動作について説明する。
通常モードは、繰り返しモード及び初期値加算モードが設定されていない状態を示し、アドレスカウンタ１３２５に、基準カウンタ１３１とオフセット値とが一致する毎に、上記「第１加算値Ａ≧第２加算値Ｂ」が検出されるまでのカウントアップ動作を実行させるモードである。
【００７４】
具体的に、制御部１３２１は、上記「第１加算値Ａ≧第２加算値Ｂ」が検出されると、カウンタ更新クロックの立上がりエッジで、再び「スタート待ち」状態に戻ると共に、選択ラインのアドレスを無効とする制御信号をアドレスデコード部１３３に出力する。
そして、再び、基準カウンタ１３１とオフセット値とが一致する（比較回路Ａ１３２０から一致の通知を受ける）と、初期値生成回路１３２２に、該初期値生成回路１３２２に入力されたスタートライン値をそのままセレクタ回路１３２４に入力するように指示信号を出力し、「第１加算値Ａ≧第２加算値Ｂ」が検出されるまで、上記同様のカウントアップ動作を実行させる。
【００７５】
次に、繰り返しモードの動作について説明する。
繰り返しモードは、アドレスカウンタ１３２５に、初期値から最大カウント値までの範囲内における、上記「第１加算値Ａ≧第２加算値Ｂ」となるまでのカウントアップ動作を、連続で繰り返し実行させるモードである。
具体的に、繰り返しモードが設定されている場合に、制御部１３２１は、比較回路Ｂ１３２７から「第１加算値Ａ≧第２加算値Ｂ」の通知を受けると、まず、レジスタ１１からウェイト値を取得し、ウェイト値の回数だけカウンタ更新クロックのカウントを行い、次に、上記同様に、スタートライン値を初期値生成回路１３２２及びセレクタ回路１３２４を介してアドレスカウンタ１３２５に設定し、該設定した初期値から再びカウント動作を実行させる。
【００７６】
なお、ウェイト値は、ユーザによって不図示の入力装置などを介して設定する構成としても良いし、ステップ値、スタートライン値、ライン幅値、オフセット値などに基づいて、例えば、制御部１３２１などにおいて演算処理を行い、適切な値に自動的に設定するようにしてもよい。ここで、適切な値とは、繰り返しの周期と、基準カウンタ１３１のカウント周期とが同期するような値である。
【００７７】
制御部１３２１は、ウェイト動作を開始すると同時に、選択ラインのアドレスを無効とする選択ラインアドレス有効／無効制御信号をアドレスデコード部１３３に出力する。なお、ウェイト値が「０」である場合は、ウェイト動作は省かれて、初期値の設定が行われる。
アドレスデコード部１３３における時分割セレクタ１３３ａは、制御部１３２１から選択ラインアドレスを無効にする制御信号を受けると、ＯＢ領域の特定のラインのアドレス値をアドレスデコード回路１３３ｂに出力する。
【００７８】
アドレスデコード回路１３３ｂは、時分割セレクタ１３３ａからＯＢ領域の特定のラインのアドレス値が入力されると、該入力されたアドレス値に対応するラインをアクティブにする制御信号を駆動パルス発生器１４に出力する。
一方、駆動パルス発生器１４は、ＯＢ領域の特定のラインをアクティブにする制御信号がアドレスデコード回路１３３ｂから入力されると、ＯＢ領域の特定のラインをアクティブにすると共に、該ラインのセンサセルから画素信号の読み出しを行う駆動パルス信号を生成して、該生成した駆動パルス信号をセンサセルアレイ１５に供給する。
【００７９】
これにより、ウェイト値の回数だけカウンタ更新クロックのカウントが行われる期間では、ＯＢ領域の特定のラインから画素信号が読み出される。
また、繰り返しモードが設定されている場合に、制御部１３２１は、比較回路Ａ１３２０からの、オフセット値と基準カウンタ１３１のカウント値との一致が検出されたことを示す通知を最初の１回目だけ受け付け、以降の通知は無効とする。
【００８０】
次に、初期値加算モードの動作について説明する。
初期値加算モードは、ステップ幅の値が「２」以上のときに、アドレスカウンタ１３２５に、繰り返しカウント動作を行わせると共に、ステップ幅の値と繰り返し回数とが一致するまで、上記比較回路Ｂの比較結果が「第１加算値Ａ≧第２加算値Ｂ」となるまでのカウントアップ動作が行われる毎に、現在のアドレスカウンタ１３２５の初期値に「１」を加算し、該加算後の値を新たな初期値として次のカウント動作を行わせるモードである。
【００８１】
具体的に、初期値加算モードが設定されている場合に、制御部１３２１は、比較回路Ｂ１３２７から「第１加算値Ａ≧第２加算値Ｂ」の通知を受けると、まず、レジスタ１１からウェイト値を取得し、該ウェイト値の回数だけカウンタ更新クロックのカウントを行い、次に、初期値生成回路１３２２に、初期値の加算処理を実行させる指示信号を出力する。
【００８２】
初期値生成回路１３２２は、制御部１３２１から上記指示信号が入力されると、現在の初期値に「１」を加算し、該加算結果を新たな初期値として、セレクタ回路１３２４に出力する。
更に、制御部１３２１は、初期値生成回路１３２２からセレクタ回路１３２４に入力された新たな初期値がそのままアドレスカウンタ１３２５に出力されるように、セレクタ回路１３２４を制御する。
【００８３】
これにより、セレクタ回路１３２４は、初期値生成回路１３２２から入力された新たな初期値をアドレスカウンタ１３２５に出力し、アドレスカウンタ１３２５において、新たな初期値がカウント値の初期値として設定される。
上記ウェイト動作、初期値の加算動作は、ステップ幅の値と同じ回数だけ繰り返し実行される。そして、繰り返し回数値がステップ幅の値と同じ値になったときに、制御部１３２１は、加算後の初期値を、加算前の最初の初期値に戻し、該初期値から再び上記同様のカウント動作及び初期値の加算動作を実行する。例えば、ステップ幅が「４」で、加算前の最初の初期値が「１」の場合は、最初の初期値「１」、及び該初期値を１ずつ増加させた新たな初期値「２」、「３」、「４」からのカウント動作を順に行い、しかる後、４回目のカウント動作における初期値「４」を、最初の初期値「１」へと戻し、再び同様のカウント動作を繰り返す。
【００８４】
なお、ダウンカウントする場合には、ステップ値、ライン幅値をそれぞれ減算する処理に変更する。加算回路Ｂ１３２６の処理は具体的には『スタートライン値−ライン幅値』となる。ダウンカウントなので、比較回路Ｂ１３２７の演算を『第１加算値Ａ≦第２加算値Ｂ）と変更し、初期値生成回路１３２２では、『スタートライン値』を初期値とする。比較回路Ａ１３２０が一致を検出し、制御部１３２１に通知後、制御部１３２１はダウンカウントモードに移行する。その他の動作は基本的にはアップカウントと同様である。
また、選択ラインアドレス生成回路１３２ｂ〜１３２ｄについても、上記選択ラインアドレス生成回路１３２ａと同様の構成となるので説明を省略する。
【００８５】
次に、図５に基づき、本実施の形態のより具体的な動作を説明する。
ここで、図５（ａ）は、画素のライン構成の一例を示す図であり、（ｂ）は、制御データの一例を示す図であり、（ｃ）は、各カウンタの出力値の一例を示す図である。
【００８６】
ここでは、選択ラインアドレス生成回路１３２ａをリセット処理用として用い、選択ラインアドレス生成回路１３２ｂ〜１３２ｄを読出処理用として用いる。
更に、図５（ａ）に示すように、有効画素ラインをライン番号１〜ライン番号２０とし、そのうちＯＢ領域の画素ラインをライン番号１〜２及び１９〜２０とする。更に、有効画素ラインのうち、ライン番号４〜６を高速読み出し対象画素ラインとし、ライン番号１〜２０を通常読み出し対象画素ラインとする。なお、基準カウンタ１３１は、「０」〜「１９」の範囲のカウント動作をステップ幅「１」で繰り返し行うように制御される。
【００８７】
まず、システムコントローラから、撮像素子１００に対して、制御データが送信され、該制御データが通信部１０を介してレジスタ１１に記憶される。
制御データは、図５（ｂ）に示すように、オフセット値（図５（ｂ）中のオフセット）が、選択ラインアドレス生成回路１３２ａに対して「０」、同回路１３２ｂに対して「３」、同回路１３２ｃに対して「１９」、同回路１３２ｄに対して「７」がそれぞれ設定（記憶）されている。また、スタートライン値（図５（ｂ）中の初期値）は、選択ラインアドレス生成回路１３２ａ〜１３２ｃに対して「１」が設定され、選択ラインアドレス生成回路１３２ｄに対して「４」が設定されている。また、ライン幅値（図５（ｂ）中の幅）は、選択ラインアドレス生成回路１３２ａ〜１３２ｃに対して「２０」が設定され、選択ラインアドレス生成回路１３２ｄに対して「３」が設定されている。また、ステップ値（図５（ｂ）中のステップ）は、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対して「１」が設定され、ウェイト値（図５（ｂ）中のwait）は、選択ラインアドレス生成回路１３２ｄに対して「１」が設定されている。また、選択ラインアドレス生成回路１３２ｄに対して繰り返しモードが設定され、残りの回路に対しては通常モードが設定されている。以下、同じ回路構成の選択ラインアドレス生成回路１３２ａ〜１３２ｄを各々区別するため、選択ラインアドレス生成回路１３２ａ〜１３２ｄの各構成要素１３２０〜１３２７に対して各符号の後にそれぞれａ〜ｄを付して説明する。
【００８８】
システムコントローラから動作開始の指示を受けると、読出・リセットラインアドレス生成部１３の各選択ラインアドレス生成回路１３２ａ〜１３２ｄがスタート待ち状態へと移行する。
そして、図５（ｃ）に示すように、基準カウンタ１３１（図中ＢＣ）がカウント動作を開始し、そのカウント値が「０」になると、選択ラインアドレス生成回路１３２ａのオフセット値「０」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ａに初期値として設定される。そして、選択ラインアドレス生成回路１３２ａのステップ幅は「１」であるため、初期値「１」からカウント幅値（最大カウント値）「２０」まで１ずつカウントアップしていく（図５（ｃ）中のＣＬＳ）。ここで、基準カウンタ１３１の更新タイミングと、各アドレスカウンタの更新タイミングとは同じとなっている。
【００８９】
一方、基準カウンタ１３１が、カウンタ更新クロックに応じて１ずつカウントアップしていき、そのカウント値が「３」になると、選択ラインアドレス生成回路１３２ｂのオフセット値「３」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ｂに初期値として設定される。選択ラインアドレス生成回路１３２ｂのステップ幅は「１」であるため、アドレスカウンタ１３２５ｂは、初期値「１」からカウント幅値（最大カウント値）「２０」まで１ずつカウントアップしていく（図５（ｃ）中のＬＯＡＤ１）。
【００９０】
また、基準カウンタ１３１が、カウンタ更新クロックに応じて１ずつカウントアップしていき、そのカウント値が「７」になると、選択ラインアドレス生成回路１３２ｄのオフセット値「７」と一致するため、スタートライン値「４」がアドレスカウンタ１３２５ｄに初期値として設定される。選択ラインアドレス生成回路１３２ｄのステップ幅は「１」であるため、アドレスカウンタ１３２５ｄは、初期値「４」からカウント幅値（最大カウント値）「６」まで１ずつカウントアップしていく。
【００９１】
このカウントアップ動作が行われている一方で、加算回路Ａ１３２３ｄでは、アドレスカウンタ１３２５ｄのカウント値とステップ値とが加算され、この加算結果である第１加算値Ａが比較回路Ｂ１３２７ｄに出力される。更に、加算回路Ｂ１３２６ｄでは、「スタートライン値＝４」と「ライン幅値＝３」とが加算され、この加算結果である第２加算値Ｂ（「７」）が比較回路Ｂ１３２７ｄに出力される。
【００９２】
比較回路Ｂ１３２７ｄでは、加算回路Ｂ１３２６ｄの加算結果「７」（第２加算値Ｂ）と加算回路Ａ１３２３ｄの加算結果（第１加算値Ａ）とを比較し、「第１加算値Ａ≧第２加算値Ｂ」を検出すると、そのことを通知する信号を制御部１３２１ｄに出力する。つまり、アドレスカウンタ１３２５ｄのカウント値が「６」になった時点で、加算回路Ａ１３２３ｄの第１加算値Ａが「７」となるので、これにより「７≧第２加算値Ｂ（＝７）」となり条件を満足するのでこれを検出し、通知信号を制御部１３２１ｄに通知する。
【００９３】
制御部１３２１ｄは、繰り返しモードが設定されているため、上記通知を受けると、カウンタ更新クロックの立上がりエッジのタイミングでレジスタ１１に記憶されたウェイト値を参照し、ここでは、「ウェイト値＝１」となっているので、直ちにアドレスデコード部１３３に選択ラインアドレスの無効を示す選択アドレス有効／無効制御信号（Ｌレベルの信号）を出力する。
【００９４】
アドレスデコード部１３３は、制御部１３２１ｄから選択ラインアドレスの無効を示す選択ラインアドレス有効／無効制御信号が入力されると、時分割セレクタ１３３ａにおいて、アドレスカウンタ１３２５ｄからのアドレス値の代わりに、ＯＢ領域のラインのアドレス（ここでは「ライン番号１のアドレス」）を、アドレスデコード回路１３３ｂに出力する。
【００９５】
アドレスデコード回路１３３ｂは、ライン番号「１」のアドレス値が入力されると、該アドレス値をアクティブにする制御信号を、駆動パルス発生器１４に出力する。
駆動パルス発生器１４は、アドレスデコード回路１３３ｂからライン番号「１」のアドレス値のラインをアクティブにする制御信号が入力されると、該当するライン位置のラインをアクティブにすると共に、該ラインのセンサセルから画素信号の読み出しを行う駆動パルス信号を生成して、該生成した駆動パルス信号をセンサセルアレイ１５に供給する。
【００９６】
これにより、カウンタ更新クロック１クロック分の期間における分割期間Ｄにおいて、ＯＢ領域のライン番号１のラインから読み出し線を介して画素信号が読み出される（水平転送部１６に転送される）。
また、ウェイト値は「１」であるため、引き続き、次のカウンタ更新クロックの立上がりエッジのタイミングで、初期値生成回路１３２２ｄ及びセレクタ回路１３２４ｄを制御して、スタートライン値「１」をアドレスカウンタ１３２５ｄに設定する。これと同時に、アドレスデコード部１３３に選択ラインアドレスの有効を示す制御信号を出力する。
【００９７】
上記の処理を繰り返し行うことで、アドレスカウンタ１３２５ｄの出力値は、「４→５→６→７→４→５→６→７→・・・」とカウント動作を連続で繰り返す。但し、カウント値「７」のときは読出休止期間となり、この期間では、カウント値「１」のアドレス（ＯＢ領域）のラインから画素信号の読み出しが行われる（図５（ｃ）中のＬＯＡＤ３）。
図５（ｃ）の網掛け部分は読出休止期間であり、この期間において画素信号の読出処理をしない場合は、非選択ラインが露光による蓄積電荷に影響を与える為、ライン毎で、蓄積電荷量が変わり、画質低下を引き起こす恐れがある。それに対して、本実施の形態では、読出休止期間においても、ＯＢ領域のラインを選択し、該選択ラインからの画素信号の読み出しを行うことで、正規の読出処理が行われる期間では必ずどれかのラインが選択され、共通の読み出し線に読み出しの為の駆動電圧が印加されることになり蓄積電荷量の不均一などの画質低下の要因が発生するのを防ぐことができる。
【００９８】
一方、基準カウンタ１３１が、カウンタ更新クロックに応じて１ずつカウントアップしていき、そのカウント値が「１９」になると、選択ラインアドレス生成回路１３２ｃのオフセット値「１９」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ｃに初期値として設定される。選択ラインアドレス生成回路１３２ｃのステップ幅は「１」であるため、アドレスカウンタ１３２５ｃは、初期値「１」からカウント幅値（最大カウント値）「２０」まで１ずつカウントアップしていく（図５（ｃ）中のＬＯＡＤ２）。
【００９９】
以上、本実施の形態の撮像素子１００は、選択ラインアドレス生成回路を、画素信号の読み出し処理及びリセット処理の時分割数分設け、それぞれの動作を独立で制御できる構成としたので、センサセルアレイ１５の一部のセンサセルから高速で繰り返し電荷を読み出したり、任意の行数を飛び越しながら電荷を読み出したり、インターレース読み出しを行わせたりなど様々な読出処理を実行させることができる。
【０１００】
更に、各選択ラインアドレス生成回路を独立に制御できるので、一部の選択ラインアドレス生成回路だけを停止、設定変更、稼動を行うことができ、これにより、通常の露光画像を出力し続けながら、状況に応じた撮像画像を切り替えて出力することも実現できる。
また、読出処理用のアドレスカウンタと、リセット処理用のアドレスカウンタとをそれぞれ独立に制御することができるので、読み出しのタイミングとリセットのタイミングとを正確に制御することができる。
【０１０１】
また、複数の選択ラインアドレス生成回路（１３２ａ〜１３２ｄ）の出力値を、時分割セレクタ１３３ａによって時分割で選択し、該選択した出力値を１つのアドレスデコード回路１３３ｂに出力する構成としたので、回路構成をシンプルにすることができる。
更に、本実施の形態の撮像素子１００は、センサセルアレイ１５の一部のセンサセルのラインに対して、高速で繰り返し画素信号の読み出しを行うにあたって、その周期と基準カウンタのカウント周期とを同期させるためのウェイト値を設定することができる。そして、設定されたウェイト値に基づき、一部のラインが読み出される毎にウェイト値に対応する読出休止期間を挿入することができる。従って、ウェイト値を設定することで、繰り返し読み出しの周期と基準カウンタの周期とを簡易に同期させることができる。
【０１０２】
更に、本実施の形態の撮像素子１００は、読出休止期間において、所定のライン（上記実施の形態ではＯＢ領域のライン）から画素信号の読み出しを行うことができるので、読み出し線への安定した駆動電圧の印加をしつつ、読出休止期間を挟んだ画素信号の繰り返し読み出し処理を行うことができる。
上記第１の実施の形態において、センサセルアレイ１５は、形態１、２、１０及び１１のいずれか１に記載の光電変換部に対応し、センサセルは、形態１、２、１０及び１１のいずれか１に記載の光電変換素子に対応する。
【０１０３】
また、上記第１の実施の形態において、読出・リセットラインアドレス生成部１３は、形態１又は３に記載のアドレス生成手段に対応し、制御データは、形態２、３、４、５、６、７及び１０のいずれか１に記載の制御情報に対応し、比較回路Ａ１３２０、制御部１３２１、加算回路Ｂ１３２６及び比較回路Ｂ１３２７は、形態３乃至７のいずれか１に記載の動作制御部に対応し、初期値生成回路１３２２、加算回路Ａ１３２３、セレクタ回路１３２４及びアドレスカウンタ１３２５は、形態３乃至７のいずれか１に記載のアドレスカウンタに対応し、時分割セレクタ１３３ａは、形態３に記載の選択部に対応し、アドレスデコード回路１３３ｂは、形態１、３及び７のいずれか１に記載のアドレスデコード手段に対応し、基準カウンタ１３１は、形態４に記載の基準カウンタに対応する。
【０１０４】
また、上記第１の実施の形態において、レジスタ１１へのウェイト値の設定及び制御部１３２１におけるウェイト値に応じた読出休止期間の設定処理は、形態１、７及び１０のいずれか１に記載の読出休止期間設定手段又は形態１１に記載の読出休止期間設定ステップに対応し、制御部１３２１からの選択ラインのアドレスを無効にする選択ラインアドレス有効／無効制御信号の時分割セレクタ１３３ａへの出力処理、時分割セレクタ１３３ａにおける無効な選択ラインアドレス有効／無効制御信号に応じて特定のライン（ＯＢ領域のライン）のアドレス値を、アドレスデコード回路１３３ｂに出力する処理、及び駆動パルス発生器１４に特定のラインをアクティブにさせると共に、該アクティブにしたラインから画素信号を読み出す駆動パルスを発生させる処理は、形態８に記載のダミー読出制御手段、形態１０に記載のダミー読出手段又は形態１１に記載のダミー読出ステップに対応する。
【０１０５】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態を図面に基づき説明する。図６〜図７は、本発明に係る撮像素子及び撮像素子の駆動方法の第２の実施の形態を示す図である。
【０１０６】
上記第１の実施の形態では、繰り返しモードが設定されているときに、センサセルアレイ１５における一部の領域のラインからの画素信号の読み出しが終了する毎に、ウェイト値に応じた読出休止期間を挿入し、この期間において、ダミーの画素信号の読み出しを行うようにした。これに対して、本実施の形態は、各フレームにおける繰り返し読出中は読出休止期間を挟まずに連続して画素信号の読み出しを行うようにし、連続して読み出しを行ったときの基準カウンタの最大カウント値（フレーム期間の終端位置）に対する繰り返し読出の最大終端位置を検出して、その終端位置から次のフレームのオフセット値までの期間をウェイト期間として設定するようにした。
【０１０７】
例えば、４〜６ラインの３ラインに対して繰り返し読出を行う場合に、各フレーム期間において、「４→５→６」→「４→５→６」→「４→５→６」→「４→５→６」→「４→５→６」→４・・・と、部分領域である「４→５→６」の３ラインを繰り返し読み出すことになる。この場合に、最大終端位置は、基準カウンタのオフセット値からカウンタの最大値（センサセルアレイ１５の最大ライン数に対応）までの期間内で繰り返し行うことができる、上記部分領域の全領域に対する読み出しの最大繰り返し回数時の終端位置となる。
【０１０８】
また、本実施の形態の撮像素子は、選択ラインアドレス生成回路の構成が一部異なるのみで、他の構成は上記第１の実施の形態の撮像素子１００と同様となる。
以下、上記第１の実施の形態と重複する部分については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本実施の形態の選択ラインアドレス生成回路１３２ａの構成を図６に基づき説明する。図６は、アップカウントをする場合の本実施の形態に係る選択ラインアドレス生成回路１３２ａの構成を示すブロック図である。
【０１０９】
本実施の形態の選択ラインアドレス生成回路１３２ａは、図６に示すように、比較回路Ａ１３２０と、制御部１３２１と、初期値生成回路１３２２と、加算回路Ａ１３２３と、セレクタ回路１３２４と、アドレスカウンタ１３２５と、加算回路Ｂ１３２６と、比較回路Ｂ１３２７と、ＭＡＸ_ＢＣ検出回路１３２８と、加算回路Ｃ１３２９と、比較回路Ｃ１３３０とを含んで構成される。
【０１１０】
つまり、上記第１の実施の形態における選択ラインアドレス生成回路１３２ａに、ＭＡＸ_ＢＣ検出回路１３２８と、加算回路Ｃ１３２９と、比較回路Ｃ１３３０とが追加された構成となる。
加算回路Ａ１３２３は、アドレスカウンタのカウント値とレジスタ１１に記憶されたステップ値とを加算してその加算結果である第１加算値Ａを比較回路Ｂ１３２７に出力する回路である。
【０１１１】
加算回路Ｂ１３２６は、レジスタ１１から取得したスタートライン値とライン幅値とを加算し、該加算結果である第２加算値Ｂを比較回路Ｂ１３２７に出力する回路である。この第２加算値Ｂは「最大カウント値（最終ラインのアドレス値）＋１」となる。
比較回路Ｂ１３２７は、加算回路Ｂ１３２６から入力された第２加算値Ｂと、加算回路Ａ１３２３から入力された第１加算値Ａとを比較し、「第１加算値Ａ≧第２加算値Ｂ」となったときに、制御部１３２１にこのことを通知する信号を出力する。
【０１１２】
ＭＡＸ_ＢＣ検出回路１３２８は、基準カウンタ１３１の最大値を検出し、該検出した最大値を比較回路Ｃに出力する。
加算回路Ｃ１３２９は、ライン幅値と現在の基準カウンタ１３１のカウント値とを加算処理する。
比較回路Ｃ１３３０は、加算回路Ｃ１３２９の加算処理結果である第３加算値ＣとＭＡＸ_ＢＣ検出回路１３２８で検出された最大値（ＭＡＸ_ＢＣ）とを比較する回路であり、第３加算値Ｃが最大値以上となったときは、そのことを通知する信号を制御部１３２１に出力する。
【０１１３】
本実施の形態の制御部１３２１は、上記第１の実施の形態の同制御部の動作に加えて、比較回路Ｂ１３２７の比較結果と比較回路Ｃ１３３０の比較結果に基づき、アドレスデコード部１３３に対して選択ラインアドレスを無効にする選択ラインアドレス有効／無効制御信号を出力して、これにより読出休止期間を設定する。
具体的に、比較回路Ｂ１３２７からの通知（「第１加算値Ａ≧第２加算値Ｂ」の検出通知）と、比較回路Ｃ１３３０からの通知（「第３加算値Ｃ≧ＭＡＸ_ＢＣ」の検出通知）とに基づき、これらの条件が同時に成立したときに、このときの基準カウンタのカウント値の位置を、繰り返し読み出しの最大終端位置として、基準カウンタ１３１のこの次のカウント値から、次のフレームにおけるオフセット値と基準カウンタのカウント値とが一致するまでの期間において、選択アドレスを無効にする選択ラインアドレス有効／無効制御信号をアドレスデコード部１３３に出力する。つまり、制御部１３２１は、最大終端位置を検出すると、基準カウンタ１３１のその次のカウント値から、次のフレームにおいてカウント値とオフセット値とが一致するまでの期間を読出休止期間として設定する。
【０１１４】
これにより、垂直同期信号を基準として、繰り返し読出処理を中断し、そこからオフセット値によって決まるアドレスカウンタ１３２５のカウント開始位置までの間を読出休止期間として、再び開始位置から繰り返し読み出しを連続して行うことができる。この方式のメリットは、連続するフレーム画像の先頭の画像の特定とその同期が簡単なことである。
【０１１５】
なお、選択ラインアドレス生成回路１３２ｂ〜１３２ｄについても、上記選択ラインアドレス生成回路１３２ａと同様の構成となるので説明を省略する。
また、アドレスデコード部１３３及び駆動パルス発生器１４の動作は上記第１の実施の形態と同様となるので説明を省略する。
【０１１６】
次に、図７に基づき、本実施の形態の動作を説明する。
ここで、図７（ａ）は、画素のライン構成の一例を示す図であり、（ｂ）は、制御データの一例を示す図であり、（ｃ）は、各カウンタの出力値の一例を示す図である。
図７において、ＣＬＳ、ＬＯＡＤ１及びＬＯＡＤ２の動作については、上記第１の実施の形態と同様となるので、以下、ＬＯＡＤ３（選択ラインアドレス生成回路１３２ｄ）の動作を中心に説明する。また、同じ回路構成の選択ラインアドレス生成回路１３２ａ〜１３２ｄを各々区別するため、選択ラインアドレス生成回路１３２ａ〜１３２ｄの各構成要素１３２０〜１３３０に対して各符号の後にそれぞれａ〜ｄを付して説明する。
【０１１７】
選択ラインアドレス生成回路１３２ｄに対して、制御データは、図７（ｂ）に示すように、オフセット値（図７（ｂ）中のオフセット）「６」、スタートライン値（図７（ｂ）中の初期値）「４」、ライン幅値（図７（ｂ）中の幅）「３」、ステップ値（図７（ｂ）中のステップ）「１」、ウェイト値（図７（ｂ）中のwait）「０」がそれぞれ設定されている。更に、繰り返しモードが設定されている。
【０１１８】
まず、撮像素子１００のリセット時に、選択ラインアドレス生成回路１３２ａ〜１３２ｄにおける、基準カウンタ１３１の最大値を保持しているＭＡＸ_ＢＣ検出回路１３２８ａ〜１３２８ｄがそれぞれ初期化される。撮像素子１００が稼動状態では、水平同期信号（ＨＳＹＮＣ）、垂直同期信号（ＶＳＹＮＣ）の制御タイミングが確定（安定動作）しているので、ＭＡＸ_ＢＣ検出回路１３２８ａ〜１３２８ｄは基準カウンタ１３１の最大値を見つける処理を開始する。基準カウンタ１３１の更新のタイミングで、内部に保持されているＭＡＸ_ＢＣと入力される基準カウンタ１３１のカウント値とを比較し、保持しているＭＡＸ_ＢＣよりも入力さるカウント値の方が大きい場合に、保持しているＭＡＸ_ＢＣを更新する。これにより、ＭＡＸ_ＢＣが確定する。
【０１１９】
次に、システムコントローラから動作開始の指示を受けると、読出・リセットラインアドレス生成部１３の各選択ラインアドレス生成回路１３２ａ〜１３２ｄがスタート待ち状態へと移行する。
そして、図７（ｃ）に示すように、基準カウンタ１３１（図中ＢＣ）がカウント動作を開始し、そのカウント値が「６」になると、選択ラインアドレス生成回路１３２ｄのオフセット値「６」と一致するため、スタートライン値「４」がアドレスカウンタ１３２５ｄに初期値として設定される。選択ラインアドレス生成回路１３２ｄのステップ幅は「１」であるため、アドレスカウンタ１３２５ｄは、初期値「４」からカウント幅値（最大カウント値）「６」まで１ずつカウントアップしていく。
【０１２０】
ここでは、ウェイト値が「０」であるため、カウント値が「６」になると、次に、初期値生成回路１３２２ｄで生成される初期値「４」がアドレスカウンタ１３２５ｄに出力されるようにセレクタ回路１３２４ｄが制御される。従って、・・・→４→５→６→４→５→６→４→５→６→・・・と初期値「４」から最大値「６」までのカウントアップ動作が繰り返し連続して行われる。
【０１２１】
このカウントアップ動作が行われている一方で、加算回路Ａ１３２３ｄでは、アドレスカウンタ１３２５ｄのカウント値とステップ値とが加算され、この加算結果である第１加算値Ａが比較回路Ｂ１３２７ｄに出力される。更に、加算回路Ｂ１３２６ｄでは、「スタートライン値＝４」と「ライン幅値＝３」とが加算され、この加算結果である第２加算値Ｂ（「７」）が比較回路Ｂ１３２７ｄに出力される。なお更に、加算回路Ｃ１３２０ｄでは、ライン幅値「３」と基準カウンタ１３１のカウント値とが加算され、この加算結果である第３加算値Ｃが比較回路Ｃ１３３０ｄに出力される。
【０１２２】
比較回路Ｂ１３２７ｄでは、加算回路Ｂ１３２６ｄの加算結果「７」（第２加算値Ｂ）と加算回路Ａ１３２３ｄの加算結果（第１加算値Ａ）とを比較する。
比較回路Ｃ１３３０ｄでは、加算回路Ｃ１３２９ｄの加算結果（第３加算値Ｃ）と、ＭＡＸ_ＢＣ検出回路１３２８から入力される基準カウンタ１３１のカウント値の最大値「１９」とを比較する。
【０１２３】
そして、比較回路Ｂ１３２７ｄにおいて、「第１加算値Ａ≧第２加算値Ｂ」が検出されると、そのことを通知する信号が制御部１３２１ｄに出力される。つまり、アドレスカウンタ１３２５ｄのカウント値が「６」になった時点で、加算回路Ａ１３２３ｄの第１加算値Ａが「７」となるので、これにより「７≧第２加算値Ｂ（＝７）」となり条件を満足するのでこれを検出し、通知信号を制御部１３２１ｄに通知する。この通知信号は、カウント値が「６」になる毎に制御部１３２１ｄに出力される。
【０１２４】
一方、比較回路Ｃ１３３０ｄにおいて、「第３加算値Ｃ≧ＭＡＸ_ＢＣ（＝１９）」が検出されると、そのことを通知する信号が制御部１３２１ｄに出力される。つまり、基準カウンタ１３１のカウント値が「１６」になると、「第３加算値Ｃ（＝１９）≧ＭＡＸ_ＢＣ（＝１９）」となり条件を満足するのでこれを検出し、通知信号を制御部１３２１ｄに通知する。この通知信号は、基準カウンタ１３１のカウント値がＭＡＸ_ＢＣ（＝１９）になるまで、カウントアップされる毎に制御部１３２１ｄに出力される。
【０１２５】
制御部１３２１ｄは、「第１加算値Ａ≧第２加算値Ｂ」と、「第３加算値Ｃ≧ＭＡＸ_ＢＣ（＝１９）」とが同じカウント期間において同時に成立したときに、基準カウンタ１３１の次のカウント値から、次のフレームのオフセット値と基準カウンタ１３１のカウント値とが一致するまでの期間において、アドレスデコード部１３３に選択ラインアドレスの無効を示す選択アドレス有効／無効制御信号（Ｌレベルの信号）を出力する。この選択アドレス有効／無効制御信号がＬレベルとなる期間が読出休止期間となる。
【０１２６】
図７（ｃ）の例では、「第１加算値Ａ≧第２加算値Ｂ（７）」と「第３加算値Ｃ≧ＭＡＸ_ＢＣ（＝１９）」とが同時に成立するのは、基準カウンタ１３１のカウント値が「１８」になったときとなる。つまり、基準カウンタ１３１のカウント値が「１８」になると、「第１加算値Ａ（＝１＋６＝７）≧第２加算値Ｂ（＝７）」、「第３加算値Ｃ（＝３＋１８＝２１）≧ＭＡＸ_ＢＣ（＝１９）」となる。この基準カウンタ１３１のカウント値が「１８」となる位置が、繰り返し読出処理の最大終端位置となる。
【０１２７】
アドレスデコード部１３３は、制御部１３２１ｄから選択ラインアドレスの無効を示す選択ラインアドレス有効／無効制御信号が入力されると、時分割セレクタ１３３ａにおいて、アドレスカウンタ１３２５ｄからのアドレス値の代わりに、ＯＢ領域のラインのアドレス（ここでは「ライン番号１のアドレス」）を、アドレスデコード回路１３３ｂに出力する。
【０１２８】
アドレスデコード回路１３３ｂは、ライン番号「１」のアドレス値が入力されると、該アドレス値をアクティブにする制御信号を、駆動パルス発生器１４に出力する。
駆動パルス発生器１４は、アドレスデコード回路１３３ｂからライン番号「１」のアドレス値のラインをアクティブにする制御信号が入力されると、該当するライン位置のラインをアクティブにすると共に、該ラインのセンサセルから画素信号の読み出しを行う駆動パルス信号を生成して、該生成した駆動パルス信号をセンサセルアレイ１５に供給する。
【０１２９】
これにより、カウンタ更新クロック１クロック分の期間における分割期間Ｄにおいて、ＯＢ領域のライン番号１のラインから読み出し線を介して画素信号が読み出される（水平転送部１６に転送される）。
また、読出休止期間は、現フレームの基準カウンタのカウント値「１９」から、次フレームにおける、基準カウンタ１３１のカウント値がオフセット値と一致する「６」になる期間となるため、カウント値が「６」になると、次のカウンタ更新クロックの立上がりエッジのタイミングで、初期値生成回路１３２２ｄ及びセレクタ回路１３２４ｄを制御して、スタートライン値「４」をアドレスカウンタ１３２５ｄに設定する。これと同時に、アドレスデコード部１３３に選択ラインアドレスの有効を示す制御信号を出力する。
【０１３０】
上記の処理を繰り返し行うことで、アドレスカウンタ１３２５ｄの出力値は、「・・・７→７→７→４→５→６→４→５→６→４→５→６→４→５→６→７→７→・・・」と前後に休止期間を挟みながらカウント動作を連続で繰り返す。そして、読出休止期間では、カウント値「１」のアドレス（ＯＢ領域）のラインから画素信号の読み出しが行われる。
これにより、垂直同期信号が入力された時点を越えて、一連の連続読み出しが行われることを防ぐことが出来る。これにより、連続して読み出されるデータのフレーム毎の分割を容易に行うことができる。
【０１３１】
ここで、図７（ｃ）の網掛け部分は読出休止期間であり、もし、この期間において画素信号の読出処理をしない場合は、上記第１の実施の形態で述べたのと同様に、ライン毎で蓄積電荷量が変わり、画質低下を引き起こす恐れがある。それに対して、本実施の形態では、読出休止期間においても、ＯＢ領域のラインを選択し、該選択ラインからの画素信号の読み出しを行うことで、正規の読出処理が行われる期間では必ずどれかのラインが選択され、共通の読み出し線に読み出しの為の駆動電圧が印加されることになり蓄積電荷量の不均一などの画質低下の要因が発生するのを防ぐことができる。
【０１３２】
以上、本実施の形態の撮像素子１００は、センサセルアレイ１５の一部のセンサセルのラインに対して、高速で繰り返し画素信号の読み出しを行うにあたって、繰り返し読出処理の最大終端位置を検出し、効率的な繰り返し読み出しを行うのに適切で且つ繰り返し周期と基準カウンタのカウント周期（垂直同期信号の周期）とを同期させるのに適切な読出休止期間を設定することができる。
【０１３３】
更に、本実施の形態の撮像素子１００は、読出休止期間において、所定のライン（上記実施の形態ではＯＢ領域のライン）から画素信号の読み出しを行うことができるので、読み出し線への安定した駆動電圧の印加をしつつ、読出休止期間を挟んだ画素信号の繰り返し読み出し処理を行うことができる。
上記第２の実施の形態において、加算回路Ａ１３２３、加算回路Ｂ１３２６、比較回路Ｂ１３２７、ＭＡＸ_ＢＣ検出回路１３２８、加算回路Ｃ１３２９、比較回路Ｃ１３３０、制御部１３２１における読出休止期間の設定処理は、形態８に記載の読出休止期間設定手段又は形態１１に記載の読出休止期間設定ステップに対応し、制御部１３２１からの選択ラインのアドレスを無効にする選択ラインアドレス有効／無効制御信号の時分割セレクタ１３３ａへの出力処理、時分割セレクタ１３３ａにおける無効な選択ラインアドレス有効／無効制御信号に応じて特定のライン（ＯＢ領域のライン）のアドレス値を、アドレスデコード回路１３３ｂに出力する処理、及び駆動パルス発生器１４に特定のラインをアクティブにさせると共に、該アクティブにしたラインから画素信号を読み出す駆動パルスを発生させる処理は、形態８に記載のダミー読出制御手段、形態１０に記載のダミー読出手段又は形態１１に記載のダミー読出ステップに対応する。
【０１３４】
〔第３の実施の形態〕
次に、本発明の第３の実施の形態を図面に基づき説明する。図８〜図９は、本発明に係る撮像素子及び撮像素子の駆動方法の第３の実施の形態を示す図である。
上記第２の実施の形態では、各フレームにおける繰り返し読出中は読出休止期間を挟まずに連続して画素信号の読み出しを行うようにし、連続して読み出しを行ったときの基準カウンタの最大カウント値（フレーム期間の終端位置）に対する繰り返し読出の最大終端位置を検出して、その終端位置から次のフレームのオフセット値までの期間をウェイト期間として設定するようにした。これに対し、本実施の形態では、オフセット値の設定によって読み出しの行われない期間をできる限り短くするために、比較回路Ｂ１３２７及び比較回路Ｃ１３３０の比較結果に加えて、加算回路Ｃ１３２９の第３加算値とオフセット値との比較結果にも基づき、基準カウンタ１３１のカウント値とオフセット値とが一致するまでに行うことができる最大回数の繰り返し読出処理を連続して行うように読出休止期間を設定した。
【０１３５】
また、本実施の形態の撮像素子は、選択ラインアドレス生成回路の構成が一部異なるのみで、他の構成は上記第２の実施の形態の撮像素子１００と同様となる。
以下、上記第２の実施の形態と重複する部分については同じ符号を付して適宜説明を省略し、異なる部分を詳細に説明する。
まず、本実施の形態の選択ラインアドレス生成回路１３２ａの構成を図８に基づき説明する。図８は、アップカウントをする場合の本実施の形態に係る選択ラインアドレス生成回路１３２ａの構成を示すブロック図である。
【０１３６】
本実施の形態の選択ラインアドレス生成回路１３２ａは、図８に示すように、比較回路Ａ１３２０と、制御部１３２１と、初期値生成回路１３２２と、加算回路Ａ１３２３と、セレクタ回路１３２４と、アドレスカウンタ１３２５と、加算回路Ｂ１３２６と、比較回路Ｂ１３２７と、ＭＡＸ_ＢＣ検出回路１３２８と、加算回路Ｃ１３２９と、比較回路Ｃ１３３０と、比較回路Ｄ１３３１とを含んで構成される。
【０１３７】
つまり、上記第２の実施の形態における選択ラインアドレス生成回路１３２ａに、比較回路Ｄ１３３１が追加された構成となる。
比較回路Ｄ１３３１は、加算回路Ｃ１３２９の加算処理結果である第３加算値Ｃとオフセット値とを比較する回路であり、第３加算値Ｃがオフセット値以上となったときに、そのことを通知する信号を制御部１３２１に出力する。
【０１３８】
本実施の形態の制御部１３２１は、比較回路Ｂ１３２７、比較回路Ｃ１３３０、比較回路Ｄ１３３１の比較結果に基づき、アドレスデコード部１３３に対して選択ラインアドレスを無効にする選択ラインアドレス有効／無効制御信号を出力して、これにより読出休止期間を設定する。
具体的に、「第３加算値Ｃ≧オフセット値」の検出の有無を示す検出フラグ信号（ＦＬＡＧ_Ｃ）を設定し、まず、ＦＬＡＧ_Ｃを未検出の状態（Ｌレベル）に初期化する。次に、比較回路Ｂ１３２７からの通知（「第１加算値Ａ≧第２加算値Ｂ」の検出通知）と、比較回路Ｃ１３３０からの通知（「第３加算値Ｃ≧ＭＡＸ_ＢＣ」の検出通知）とに基づき、これらの状態を監視し、両者が同時に成立したときに検出フラグＣ（ＦＬＡＧ_Ｃ）の状態を検出状態（Ｈレベル）にする。更に、ＦＬＡＧ_Ｃが検出状態のときに、基準カウンタ１３１の初期化後において、比較回路Ｂ１３２７からの通知（「第１加算値Ａ≧第２加算値Ｂ」の検出通知）と、比較回路Ｄ１３３１からの通知（「第３加算値Ｃ≧オフセット値」）とに基づき、これらの状態を監視し、両者が同時に成立したときに、このときの基準カウンタ１３１のカウント値の次のカウント値から、基準カウンタ１３１のカウント値とオフセット値とが一致するまでの期間において、選択ラインアドレスを無効にする選択ラインアドレス有効／無効制御信号を出力する。このとき、ＦＬＡＧ_Ｃを未検出の状態（Ｌレベル）に初期化する。これにより、次フレームにおけるオフセット値と一致するカウント値を超えないぎりぎりの位置まで繰り返し読み出しを行うことができる。
【０１３９】
なお、選択ラインアドレス生成回路１３２ｂ〜１３２ｄについても、上記選択ラインアドレス生成回路１３２ａと同様の構成となるので説明を省略する。
また、アドレスデコード部１３３及び駆動パルス発生器１４の動作は上記第１の実施の形態と同様となるので説明を省略する。
【０１４０】
次に、図９に基づき、本実施の形態の動作を説明する。
ここで、図９（ａ）は、画素のライン構成の一例を示す図であり、（ｂ）は、制御データの一例を示す図であり、（ｃ）は、各カウンタの出力値の一例を示す図である。
図９において、ＣＬＳ、ＬＯＡＤ１及びＬＯＡＤ２の動作については、上記第１の実施の形態と同様となるので、以下、ＬＯＡＤ３（選択ラインアドレス生成回路１３２ｄ）の動作を中心に説明する。また、同じ回路構成の選択ラインアドレス生成回路１３２ａ〜１３２ｄを各々区別するため、選択ラインアドレス生成回路１３２ａ〜１３２ｄの各構成要素１３２０〜１３３１に対して各符号の後にそれぞれａ〜ｄを付して説明する。
【０１４１】
選択ラインアドレス生成回路１３２ｄに対して、制御データは、図９（ｂ）に示すように、オフセット値（図９（ｂ）中のオフセット）「６」、スタートライン値（図９（ｂ）中の初期値）「４」、ライン幅値（図９（ｂ）中の幅）「３」、ステップ値（図９（ｂ）中のステップ）「１」、ウェイト値（図９（ｂ）中のwait）「０」がそれぞれ設定されている。更に、繰り返しモードが設定されている。
【０１４２】
まず、上記第２の実施の形態と同様に、撮像素子１００のリセット時に、選択ラインアドレス生成回路１３２ａ〜１３２ｄのＭＡＸ_ＢＣ検出回路１３２８ａ〜１３２８ｄがそれぞれ初期化され、ＭＡＸ_ＢＣの更新処理によってＭＡＸ_ＢＣが確定する。
【０１４３】
次に、システムコントローラから動作開始の指示を受けると、読出・リセットラインアドレス生成部１３の各選択ラインアドレス生成回路１３２ａ〜１３２ｄがスタート待ち状態へと移行する。
そして、図９（ｃ）に示すように、基準カウンタ１３１（図中ＢＣ）がカウント動作を開始し、そのカウント値が「６」になると、選択ラインアドレス生成回路１３２ｄのオフセット値「６」と一致するため、スタートライン値「４」がアドレスカウンタ１３２５ｄに初期値として設定される。このとき、制御部１３２１ｄにおいてＦＬＡＧ_Ｃを未検出状態（Ｌレベル）に初期化する。選択ラインアドレス生成回路１３２ｄのステップ幅は「１」であるため、アドレスカウンタ１３２５ｄは、初期値「４」からカウント幅値（最大カウント値）「６」まで１ずつカウントアップしていく。
【０１４４】
ここでは、ウェイト値が「０」であるため、カウント値が「６」になると、次に、初期値生成回路１３２２ｄで生成される初期値「４」がアドレスカウンタ１３２５ｄに出力されるようにセレクタ回路１３２４ｄが制御される。従って、・・・→４→５→６→４→５→６→４→５→６→・・・と初期値「４」から最大値「６」までのカウントアップ動作が繰り返し連続して行われる。
【０１４５】
このカウントアップ動作が行われている一方で、加算回路Ａ１３２３ｄでは、アドレスカウンタ１３２５ｄのカウント値とステップ値とが加算され、この加算結果である第１加算値Ａが比較回路Ｂ１３２７ｄに出力される。更に、加算回路Ｂ１３２６ｄでは、「スタートライン値＝４」と「ライン幅値＝３」とが加算され、この加算結果である第２加算値Ｂ（「７」）が比較回路Ｂ１３２７ｄに出力される。なお更に、加算回路Ｃ１３２０ｄでは、ライン幅値「３」と基準カウンタ１３１のカウント値とが加算され、この加算結果である第３加算値Ｃが比較回路Ｃ１３３０ｄ及び比較回路Ｄ１３３１ｄにそれぞれ出力される。
【０１４６】
比較回路Ｂ１３２７ｄでは、加算回路Ｂ１３２６ｄの加算結果「７」（第２加算値Ｂ）と加算回路Ａ１３２３ｄの加算結果（第１加算値Ａ）とを比較する。
比較回路Ｃ１３３０ｄでは、加算回路Ｃ１３２９ｄの加算結果（第３加算値Ｃ）と、ＭＡＸ_ＢＣ検出回路１３２８ｄから入力される基準カウンタ１３１のカウント値の最大値「１９」とを比較する。
【０１４７】
比較回路Ｄ１３３１ｄでは、加算回路Ｃ１３２９ｄの加算結果（第３加算値Ｃ）と、オフセット値「６」とを比較する。
そして、比較回路Ｂ１３２７ｄにおいて、「第１加算値Ａ≧第２加算値Ｂ」が検出されると、そのことを通知する信号が制御部１３２１ｄに出力される。つまり、アドレスカウンタ１３２５ｄのカウント値が「６」になった時点で、加算回路Ａ１３２３ｄの第１加算値Ａが「７」となるので、これにより「７≧第２加算値Ｂ（＝７）」となり条件を満足するのでこれを検出し、通知信号を制御部１３２１ｄに通知する。この通知信号は、カウント値が「６」になる毎に制御部１３２１ｄに出力される。
【０１４８】
一方、比較回路Ｃ１３３０ｄにおいて、「第３加算値Ｃ≧ＭＡＸ_ＢＣ（＝１９）」が検出されると、そのことを通知する信号が制御部１３２１ｄに出力される。つまり、基準カウンタ１３１のカウント値が「１６」になると、「第３加算値Ｃ（＝１９）≧ＭＡＸ_ＢＣ（＝１９）」となり条件を満足するのでこれを検出し、通知信号を制御部１３２１ｄに通知する。この通知信号は、基準カウンタ１３１のカウント値がＭＡＸ_ＢＣ（＝１９）になるまで、カウントアップされる毎に制御部１３２１ｄに出力される。
【０１４９】
また、比較回路Ｄ１３３１ｄにおいて、「第３加算値Ｃ≧オフセット値（＝６）」が検出されると、そのことを通知する信号が制御部１３２１ｄに出力される。つまり、基準カウンタ１３１のカウント値が３〜１９となる期間は、カウントアップされる毎に通知の信号が制御部１３２１ｄに出力される。
制御部１３２１ｄは、「第１加算値Ａ≧第２加算値Ｂ」と、「第３加算値Ｃ≧ＭＡＸ_ＢＣ（＝１９）」とが同じカウント期間において同時に成立したときに、ＦＬＡＧ_Ｃを検出状態（Ｈレベル）に変更する。この状態で、且つ基準カウンタ１３１が初期化後において、「第１加算値Ａ≧第２加算値Ｂ」と、「第３加算値Ｃ≧オフセット値（＝６）」とが同じカウント期間において同時に成立すると、このときの基準カウンタ１３１の次のカウント値から、次のフレームのオフセット値と基準カウンタ１３１のカウント値とが一致するまでの期間において、アドレスデコード部１３３に選択ラインアドレスの無効を示す選択アドレス有効／無効制御信号（Ｌレベルの信号）を出力する。この選択アドレス有効／無効制御信号がＬレベルとなる期間が読出休止期間となる。
【０１５０】
図９（ｃ）の例では、「第１加算値Ａ≧第２加算値Ｂ（７）」と「第３加算値Ｃ≧ＭＡＸ_ＢＣ（＝１９）」とが同時に成立するのは、基準カウンタ１３１のカウント値が「１８」になったときとなる。つまり、基準カウンタ１３１のカウント値が「１８」になると、「第１加算値Ａ（＝１＋６＝７）≧第２加算値Ｂ（＝７）」、「第３加算値Ｃ（＝３＋１８＝２１）≧ＭＡＸ_ＢＣ（＝１９）」となる。これにより、ＦＬＡＧ_Ｃが検出状態となる。その後、垂直同期信号によって、基準カウンタ１３１のカウント値が「０」に初期化され、再びカウントアップしてそのカウント値が「４」になると、「第１加算値Ａ（＝１＋６＝７）≧第２加算値Ｂ（＝７）」となり、「第３加算値Ｃ（＝３＋４＝７）≧オフセット値（＝６）」となるので両者が同時に成立する。
【０１５１】
図９（ｃ）に示すように、読出休止期間は、基準カウンタ１３１のカウント値が５〜６の期間となる。
アドレスデコード部１３３は、制御部１３２１ｄから選択ラインアドレスの無効を示す選択ラインアドレス有効／無効制御信号が入力されると、時分割セレクタ１３３ａにおいて、アドレスカウンタ１３２５ｄからのアドレス値の代わりに、ＯＢ領域のラインのアドレス（ここでは「ライン番号１のアドレス」）を、アドレスデコード回路１３３ｂに出力する。
【０１５２】
アドレスデコード回路１３３ｂは、ライン番号「１」のアドレス値が入力されると、該アドレス値をアクティブにする制御信号を、駆動パルス発生器１４に出力する。
駆動パルス発生器１４は、アドレスデコード回路１３３ｂからライン番号「１」のアドレス値のラインをアクティブにする制御信号が入力されると、該当するライン位置のラインをアクティブにすると共に、該ラインのセンサセルから画素信号の読み出しを行う駆動パルス信号を生成して、該生成した駆動パルス信号をセンサセルアレイ１５に供給する。
【０１５３】
これにより、カウンタ更新クロック１クロック分の期間における分割期間Ｄにおいて、ＯＢ領域のライン番号１のラインから読み出し線を介して画素信号が読み出される（水平転送部１６に転送される）。
また、読出休止期間は、基準カウンタのカウント値「５〜６」の期間となるため、カウント値が「６」になると、次のカウンタ更新クロックの立上がりエッジのタイミングで、初期値生成回路１３２２ｄ及びセレクタ回路１３２４ｄを制御して、スタートライン値「４」をアドレスカウンタ１３２５ｄに設定する。これと同時に、アドレスデコード部１３３に選択ラインアドレスの有効を示す制御信号を出力する。
【０１５４】
上記の処理を繰り返し行うことで、アドレスカウンタ１３２５ｄの出力値は、「・・・・・・４→５→６→４→５→６→７→７→４→５→６→４→５→６→４→５→６→４→５→６→４→５→６→・・・」と、７回連続で繰り返し読み出しが行われる毎に２カウント分の休止期間（カウント値「７」の期間）を挟む内容となる。そして、読出休止期間では、ＯＢ領域のラインから画素信号の読み出しが行われる。
【０１５５】
これにより、最小限の読出休止期間で、連続読み出しを行うことができるので、対象領域のラインからより多くの情報を得ることができる。
ここで、図９（ｃ）の網掛け部分は読出休止期間であり、もし、この期間において画素信号の読出処理をしない場合は、上記第１の実施の形態で述べたのと同様に、ライン毎で蓄積電荷量が変わり、画質低下を引き起こす恐れがある。これに対して、本実施の形態では、読出休止期間においても、ＯＢ領域のラインを選択し、該選択ラインからの画素信号の読み出しを行うことで、正規の読出処理が行われる期間では必ずどれかのラインが選択され、共通の読み出し線に読み出しの為の駆動電圧が印加されることになり蓄積電荷量の不均一などの画質低下の要因が発生するのを防ぐことができる。
【０１５６】
以上、本実施の形態の撮像素子１００は、センサセルアレイ１５の一部のセンサセルのラインに対して、高速で繰り返し画素信号の読み出しを行うにあたって、アドレスカウンタのカウント開始位置を基準として、繰り返し読み出し回数が最大となる読出休止期間を設定することができる。
更に、本実施の形態の撮像素子１００は、読出休止期間において、所定のライン（上記実施の形態ではＯＢ領域のライン）から画素信号の読み出しを行うことができるので、読み出し線への安定した駆動電圧の印加をしつつ、読出休止期間を挟んだ画素信号の繰り返し読み出し処理を行うことができる。
【０１５７】
上記第３の実施の形態において、加算回路Ａ１３２３、加算回路Ｂ１３２６、比較回路Ｂ１３２７、ＭＡＸ_ＢＣ検出回路１３２８、加算回路Ｃ１３２９、比較回路Ｃ１３３０、制御部１３２１における読出休止期間の設定処理は、形態９に記載の読出休止期間設定手段又は形態１１に記載の読出休止期間設定ステップに対応し、制御部１３２１からの選択ラインのアドレスを無効にする選択ラインアドレス有効／無効制御信号の時分割セレクタ１３３ａへの出力処理、時分割セレクタ１３３ａにおける無効な選択ラインアドレス有効／無効制御信号に応じて特定のライン（ＯＢ領域のライン）のアドレス値を、アドレスデコード回路１３３ｂに出力する処理、及び駆動パルス発生器１４に特定のラインをアクティブにさせると共に、該アクティブにしたラインから画素信号を読み出す駆動パルスを発生させる処理は、形態９に記載のダミー読出制御手段、形態１０に記載のダミー読出手段又は形態１１に記載のダミー読出ステップに対応する。
【０１５８】
なお、上記第１〜第３の実施の形態においては、読出休止期間において、ＯＢ領域のラインから画素信号を読み出すように構成したが、これに限らず、読出休止期間に読み出しが行われれば、他の領域のラインから画素信号を読み出す構成としてもよい。
また、上記第１〜第３の実施の形態においては、読出・リセットラインアドレス生成部１３を、選択ラインアドレス生成回路１３２ａ〜１３２ｄの４つの選択ラインアドレス生成回路を有する構成としたが、これに限らず、用途などに応じて、３つ以下または５つ以上の選択ラインアドレス生成回路を有する構成としてもよい。
【０１５９】
また、上記第１〜第３の実施の形態においては、読出・リセットラインアドレス生成部１３を、ハードウェアで構成したが、各機能のうち可能なものはソフトウェアで実現する構成としても良い。例えば、比較回路Ａ１３２０、制御部１３２１、加算回路Ｂ１３２６及び比較回路Ｂ１３２７によって構成されるアドレスのカウンタ動作を制御する回路機能などをソフトウェアで実現する。
【０１６０】
また、上記第１〜第３の実施の形態においては、撮像素子１００の動作を、通常モード、繰り返しモード、初期値加算モードについて説明したが、これらの動作のみに限定されるものではなく、制御の仕方によって、他の様々な動作を行わせることも可能である。
【図面の簡単な説明】
【０１６１】
【図１】本発明に係る撮像素子１００の構成を示すブロック図である。
【図２】読出・リセットラインアドレス生成部１３の内部構成を示すブロック図である。
【図３】時分割セレクタの動作例を示す図である。
【図４】第１の実施の形態における選択ラインアドレス生成回路１３２ａの内部構成例を示すブロック図である。
【図５】（ａ）〜（ｃ）は、第１の実施の形態における選択ラインアドレス生成回路１３２ａの動作を説明するための図である。
【図６】第２の実施の形態における選択ラインアドレス生成回路１３２ａの内部構成例を示すブロック図である。
【図７】（ａ）〜（ｃ）は、第２の実施の形態における選択ラインアドレス生成回路１３２ａの動作を説明するための図である。
【図８】第３の実施の形態における選択ラインアドレス生成回路１３２ａの内部構成例を示すブロック図である。
【図９】（ａ）〜（ｃ）は、第３の実施の形態における選択ラインアドレス生成回路１３２ａの動作を説明するための図である。
【符号の説明】
【０１６２】
１００…撮像素子、１０…通信部、１１…レジスタ、１２…タイミング制御部、１３…読出・リセットラインアドレス生成部、１４…駆動パルス発生器、１５…センサセルアレイ、１６…水平転送部、１３０…カウンタ更新クロック生成部、１３０…基準カウンタ、１３２…選択ラインアドレス生成部、１３３…アドレスデコード部、１３２ａ〜１３２d…選択ラインアドレス生成回路、１３３ａ…時分割セレクタ、１３３ｂ…アドレスデコード回路、１３２０（１３２０ａ〜１３２０ｄ）…比較回路Ａ、１３２１（１３２１ａ〜１３２１ｄ）…制御部、１３２２（１３２２ａ〜１３２２ｄ）…初期値生成回路、１３２３（１３２３ａ〜１３２３ｄ）…加算回路Ａ、１３２４（１３２４ａ〜１３２４ｄ）…セレクタ回路、１３２５（１３２５ａ〜１３２５ｄ）…アドレスカウンタ、１３２６（１３２６ａ〜１３２６ｄ）…加算回路Ｂ、１３２７（１３２７ａ〜１３２７ｄ）…比較回路Ｂ、１３２８（１３２８ａ〜１３２８ｄ）…ＭＡＸ_ＢＣ検出回路、１３２９（１３２９ａ〜１３２９ｄ）…加算回路Ｃ、１３３０（１３３０ａ〜１３３０ｄ）…比較回路Ｃ、１３３１（１３３１ａ〜１３３１ｄ）…比較回路Ｄ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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