(57)【要約】【課題】ソフトウェアを用いることで発生するオーバーヘッド時間を短縮することにより、試験時間を短縮することが可能な半導体試験装置を実現する。【解決手段】テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、テスト条件データが記憶される記憶部と、記憶部に記憶されたテスト条件データを選択して項目毎に出力する選択出力部と、選択出力部から出力されたテスト条件データをハードウェアに設定する設定部とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、
前記テスト条件データが記憶される記憶部と、
この記憶部に記憶された前記テスト条件データを選択して項目毎に出力する選択出力部と、
この選択出力部から出力された前記テスト条件データを前記ハードウェアに設定する設定部と
を備えたことを特徴とする半導体試験装置。
【請求項２】
前記テスト条件データが、
テスト毎に分けて前記記憶部に記憶されることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記選択出力部または前記設定部が、
書き換え可能なＰＬＤであり、テストプログラム毎に回路の再構築が可能であることを特徴とする請求項１または請求項２に記載の半導体試験装置。
【請求項４】
テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、
変数を含む前記テスト条件データが記憶される第１の記憶部と、
前記変数に対応した数値データが記憶される第２の記憶部と、
前記数値データを用いて前記変数を含むテスト条件データを演算する演算部と、
前記第１の記憶部に記憶された前記テスト条件データおよび前記演算部から演算された前記テスト条件データから選択して項目毎に出力する選択出力部と、
この選択出力部から出力された前記テスト条件データを前記ハードウェアに設定する設定部と
を備えたことを特徴とする半導体試験装置。
【請求項５】
前記テスト条件データが、
テスト毎に分けて前記第１の記憶部に記憶されることを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記数値データが、
テスト毎に分けて前記第２の記憶部に記憶されることを特徴とする請求項４または請求項５に記載の半導体試験装置。
【請求項７】
前記第２の記憶部が、
試験実行中に前記数値データを書き換えることが可能であることを特徴とする請求項４〜請求項６のいずれかに記載の半導体試験装置。
【請求項８】
前記演算部、前記選択出力部または前記設定部が、
書き換え可能なＰＬＤであり、テストプログラム毎に回路の再構築が可能であることを特徴とする請求項４〜請求項７のいずれかに記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、特にソフトウェアで行っていた処理を再構築可能なハードウェアで行うことにより、試験時間を短縮することが可能な半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）であるＩＣ（Integrated Circuit）またはＬＳＩ（Large Scale Integration）にパターンと呼ばれる信号を入力し、ＤＵＴからの出力信号を期待値パターンと比較することにより、良否を判定する。
【０００３】
半導体試験装置での試験時間は、試験対象となるデバイスを製造する半導体メーカの利益に影響する。すなわち、限られた時間において、試験時間が長くなれば試験可能なデバイス数は少なくなり、試験時間が短くなれば試験可能なデバイス数は多くなる。一方、デバイスの不良を検出するために試験項目はあまり削れず、試験項目を削除することによる試験時間の短縮は困難となっている場合が多い。
【０００４】
このような状況においては、半導体試験装置におけるオーバーヘッド時間の短縮が試験時間を短縮するのに有効となる。半導体の試験では様々な試験項目を行うため、試験項目毎に半導体試験装置のハードウェア設定が異なる。オーバーヘッド時間とは、主に各試験前に行われるハードウェア間の通信およびハードウェア設定にかかる時間のことをいう。
【０００５】
従来の半導体試験装置に関連する先行技術文献としては次のようなものがある。
【０００６】
【特許文献１】特開２００４−０６９５４５号公報
【０００７】
図１２はこのような従来の半導体試験装置を示す構成ブロック図である。ＣＰＵ（Central Processing Unit）１はソフトウェアによりピンエレクトロニクスカード３を統括的に制御する。ハードウェア２は、例えば、ドライバ、コンパレータ等で使用する電圧を供給するＤＡＣ（Digital to Analog Converter）やタイミングを生成するＴＧ（Timing Generator）等である。
【０００８】
ピンエレクトロニクスカード３はＣＰＵ１やハードウェア２の他に、ＤＵＴ１００へパターン信号を印加するドライバ、ＤＵＴ１００からの出力信号を予め設定された閾値と比較するコンパレータ等で構成される。
【０００９】
テストヘッド４は複数のピンエレクトロニクスカード３、ＤＣカード（図示しない）および本体とのＩ／Ｆカード（図示しない）等で構成される。ＴＳＣ（Tester Controller）５は半導体試験装置を統括的に制御する。
【００１０】
テストヘッド４内に実装されたピンエレクトロニクスカード３のＣＰＵ１とＴＳＣ５はケーブル等を介して接続され、ピンエレクトロニクスカード３のドライバおよびコンパレータとＤＵＴ１００はプローブカード等のＩ／Ｆ機構を介して接続される。テストヘッド４およびＴＳＣ５は半導体試験装置５０を構成している。
【００１１】
図１２に示す従来例の動作を図１３および図１４を用いて説明する。図１３はピンエレクトロニクスカード３の構成ブロック図、図１４はＴＳＣ−ＣＰＵ−ハードウェア間のコマンドの授受とレジスタ設定の説明図である。
【００１２】
図１３において、図１２と共通する部分には同一の符号を付けている。図１２には図示していないが、実際は、ピンエレクトロニクスカード３にメモリ６が実装されている。ＣＰＵ１、ハードウェア２およびメモリ６はＴＳＣ５とそれぞれバスＢを介して接続される。
【００１３】
そして、ピンエレクトロニクスカード３の制御は、ＣＰＵ１上でソフトウェアが動作することにより行われる。ソフトウェアは半導体試験装置５０の起動時にＴＳＣ５からピンエレクトロニクスカード３のメモリ６にロードされ、展開される。
【００１４】
具体的に図１４を用いて説明する。図１４に示す例においては、テスト番号＃１００とテスト番号＃２００を実行した場合を示している。まず、テスト番号＃１００の試験が始まると、ＴＳＣ５はピンエレクトロニクスカード３のＣＰＵ１に対して複数のコマンドを送信する。このコマンドとは、ＣＰＵ１の動作を指示する命令やハードウェア２に設定するテスト条件データのことをいう。
【００１５】
ＣＰＵ１はＴＳＣ５からのコマンドを受信し、コマンドの解析を開始する。このコマンド解析では、受信したコマンドの制御内容を解読したり、テスト条件データが付加されていれば、そのテスト条件データを取り出したりする。
【００１６】
ＣＰＵ１でコマンドの解析が終了すると、ＣＰＵ１はそのコマンドで指示された制御動作を実行する。図１４に示す例においては、ＴＳＣ５から受信したコマンドがレジスタ設定命令であったので、ＣＰＵ１はハードウェア２の指定されたレジスタに設定データを書き込む動作を実行する。
【００１７】
そして、ＣＰＵ１は順次、コマンドの解析とレジスタ設定を繰り返し実行する。ハードウェア２のレジスタ設定が終了すると、ＴＳＣ５はパターン走行を開始するように制御してＤＵＴ１００への試験を行う。テスト番号＃２００についても、テスト番号＃１００と同様に処理が行われる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図１４に示す従来例では、試験項目毎に、ＴＳＣ５−ＣＰＵ１間でのコマンドの授受およびソフトウェアによるＣＰＵ１からハードウェア２への設定処理が行われるため、試験時間全体に占めるこれらのオーバーヘッド時間の割合が大きいという問題点があった。
従って本発明が解決しようとする課題は、ソフトウェアを用いることで発生するオーバーヘッド時間を短縮することにより、試験時間を短縮することが可能な半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、
前記テスト条件データが記憶される記憶部と、この記憶部に記憶された前記テスト条件データを選択して項目毎に出力する選択出力部と、この選択出力部から出力された前記テスト条件データを前記ハードウェアに設定する設定部とを備えたことを特徴とする。
【００２０】
請求項２記載の発明は、
請求項１記載の半導体試験装置において、
前記テスト条件データが、
テスト毎に分けて前記記憶部に記憶されることを特徴とする。
【００２１】
請求項３記載の発明は、
請求項１または請求項２に記載の半導体試験装置において、
前記選択出力部または前記設定部が、
書き換え可能なＰＬＤであり、テストプログラム毎に回路の再構築が可能であることを特徴とする。
【００２２】
請求項４記載の発明は、
テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、
変数を含む前記テスト条件データが記憶される第１の記憶部と、前記変数に対応した数値データが記憶される第２の記憶部と、前記数値データを用いて前記変数を含むテスト条件データを演算する演算部と、前記第１の記憶部に記憶された前記テスト条件データおよび前記演算部から演算された前記テスト条件データから選択して項目毎に出力する選択出力部と、この選択出力部から出力された前記テスト条件データを前記ハードウェアに設定する設定部とを備えたことを特徴とする。
【００２３】
請求項５記載の発明は、
請求項４記載の半導体試験装置において、
前記テスト条件データが、
テスト毎に分けて前記第１の記憶部に記憶されることを特徴とする。
【００２４】
請求項６記載の発明は、
請求項４または請求項５に記載の半導体試験装置において、
前記数値データが、
テスト毎に分けて前記第２の記憶部に記憶されることを特徴とする。
【００２５】
請求項７記載の発明は、
請求項４〜請求項６のいずれかに記載の半導体試験装置において、
前記第２の記憶部が、
試験実行中に前記数値データを書き換えることが可能であることを特徴とする。
【００２６】
請求項８記載の発明は、
請求項４〜請求項７のいずれかに記載の半導体試験装置において、
前記演算部、前記選択出力部または前記設定部が、
書き換え可能なＰＬＤであり、テストプログラム毎に回路の再構築が可能であることを特徴とする。
【発明の効果】
【００２７】
本発明によれば次のような効果がある。
請求項１〜請求項３の発明によれば、テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、前記テスト条件データが記憶される記憶部と、この記憶部に記憶された前記テスト条件データを選択して項目毎に出力する選択出力部と、この選択出力部から出力された前記テスト条件データを前記ハードウェアに設定する設定部とを備えたことにより、ハードウェアがレジスタ設定等の処理を行うので、ソフトウェアを用いることで発生するオーバーヘッド時間が短縮され、試験時間を短縮することが可能になる。
【００２８】
請求項１〜請求項３の発明によれば、テスト条件データをハードウェアに設定して試験を行う半導体試験装置において、変数を含む前記テスト条件データが記憶される第１の記憶部と、前記変数に対応した数値データが記憶される第２の記憶部と、前記数値データを用いて前記変数を含むテスト条件データを演算する演算部と、前記第１の記憶部に記憶された前記テスト条件データおよび前記演算部から演算された前記テスト条件データから選択して項目毎に出力する選択出力部と、この選択出力部から出力された前記テスト条件データを前記ハードウェアに設定する設定部とを備えたことにより、ハードウェアがレジスタ設定等の処理を行うので、ソフトウェアを用いることで発生するオーバーヘッド時間が短縮され、試験時間を短縮することが可能になる。さらに、変数を含むテスト条件データがある場合でも、変数確定までの処理がハードウェアによって実行されるので、オーバーヘッド時間が短縮され、試験時間を短縮することが可能になる。
【発明を実施するための最良の形態】
【００２９】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る半導体試験装置の一実施例を示す構成ブロック図であり、図１２と共通する部分には同一の符号を付けている。
【００３０】
図１において、ＦＰＧＡ（Field Programmable Gate Array）１１はＴＳＣ５からの制御により、ハードウェア２の設定を実行する。ピンエレクトロニクスカード１３はＦＰＧＡ１１やハードウェア２の他に、ＤＵＴ１００へパターン信号を印加するドライバ、ＤＵＴ１００からの出力信号を予め設定された閾値と比較するコンパレータ等で構成される。
【００３１】
テストヘッド１４は複数のピンエレクトロニクスカード１３、ＤＣカード（図示しない）および本体とのＩ／Ｆカード（図示しない）等で構成される。
【００３２】
テストヘッド１４内に実装されたピンエレクトロニクスカード１３のＦＰＧＡ１１とＴＳＣ５はケーブル等を介して接続され、ピンエレクトロニクスカード１３のドライバおよびコンパレータとＤＵＴ１００はプローブカード等のＩ／Ｆ機構を介して接続される。テストヘッド１４およびＴＳＣ５は半導体試験装置５１を構成している。
【００３３】
また、図２はピンエレクトロニクスカード１３の構成ブロック図であり、図１３と共通する部分には同一の符号を付けている。
【００３４】
バスＩ／Ｆ１５はＴＳＣ５とのデータの授受を制御する回路であり、ＣＰＵ１６は図１３に示すＣＰＵ１と同様に、ピンエレクトロニクスカード１３を統括的に制御する。ユーザ定義ブロック（User Configurable Block：以下、ＵＣＢという）１７は書き換え可能な回路であり、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory)、または、フラッシュメモリ（電気的に書き換え可能なＲＯＭ）等のメモリも含まれる。
【００３５】
ＵＣＢ１７の具体的な使用方法について図３〜図６を用いて説明する。図３はテストプログラムのテスト条件設定情報を示す説明図、図４は設定フレームワークを示す説明図、図５はテスト条件データを示す説明図、図６はＵＣＢ１７の構成ブロック図である。
【００３６】
テスト条件設定情報とは、ＤＵＴ１００をテストする際に設定するドライバ出力電圧、コンパレータ比較電圧、アクティブロード出力電流等のハードウェアに対する設定項目および設定する数値データ（設定値）のことである。
【００３７】
半導体試験装置はユーザが記述したテストプログラムに従って試験を行う。ユーザは、図３に示すようなテスト条件設定情報をテストプログラムに記述する。図３において、項目「ＰＩＮ＃」はＤＵＴ１００のピン番号を表し、項目「ＩＮ」の「ＶＩＨ」、「ＶＩＬ」はそれぞれＤＵＴ１００へ入力する信号のハイレベル、ローレベルを表している。
【００３８】
また、項目「ＯＵＴ」の「ＶＯＨ」、「ＶＯＬ」はそれぞれＤＵＴ１００から出力される信号をコンパレータで比較する時の比較電圧のハイレベル、ローレベルを表している。項目「ＡＬＤ」の「ＩＯＨ」、「ＩＯＬ」はアクティブロードの設定で、ＤＵＴ１００からの出力信号がハイレベルの時の負荷電流とローレベルの時の負荷電流を表している。同様に、項目「ＡＬＤ」の「ＣＯＭ」は負荷電流を切り替える閾値電圧（Commutative Voltage）を表している。
【００３９】
さらに、項目「ＷＡＶＥ  ＦＭＴ」はＤＵＴ１００へ印加する信号の波形フォーマットを表し、項目「ＩＯ  ＦＭＴ」は半導体試験装置の入出力ピンの入力／出力の切り替えフォーマットを表す。項目「ＦＭＡＳＫ」はフェイルマスクの設定を表している。
【００４０】
図４は、図３に示すテスト条件設定情報の項目のみを抽出した設定フレームワークを表している。また、図５は、図３に示すテスト条件設定情報の数値データのみを抽出したテスト条件データを表している。
【００４１】
内部メモリ２０はメモリＩ／Ｆ２１を介してデータ制御部２２へ接続され、データ制御部２２は選択出力部２３へ接続される。選択出力部２３の複数の出力はバスＩ／Ｆ２４へそれぞれ接続される。
【００４２】
設定フレームワークおよびテスト条件データを用いてＵＣＢ１７の構成ブロック図を図６に示す。テスト条件データは内部メモリ（記憶部）２０に記憶され、設定フレームワークに示される項目は選択出力部２３から出力される。データ制御部２２はＴＳＣ５またはＣＰＵ１１からの選択信号により、メモリＩ／Ｆ２１を介して内部メモリ２０に記憶されているテスト条件データから選択し、選択出力部２３に書き込む。バスＩ／Ｆ（設定部）２４は選択出力部２３から入力されるテスト条件データをハードウェア２へ設定する。
【００４３】
図１に示す実施例の動作を図７を用いて説明する。図７はテストプログラム作成からテスト実行までのフローチャートである。図７中”Ｓ００１”において半導体試験装置５１を使用するユーザはテストプログラムを記述する。図７中”Ｓ００２”においてＴＳＣ５はこのテストプログラムをコンパイルする。このコンパイルでは、半導体試験装置５１を動作させるための従来通りのソフトウェアのためのプログラムとＦＰＧＡ１１の回路を構築するためのコンフィグレーション情報を生成する。
【００４４】
図７中”Ｓ００３”においてＴＳＣ５は生成されたコンフィグレーション情報をＦＰＧＡ１１にロードする。そして、図７中”Ｓ００４”においてユーザは半導体試験装置５１を使用してテストを実行する。
【００４５】
図８および図９を用いて本発明を具体的に説明する。図８はＵＣＢ１７の構成ブロック図、図９はＴＳＣ−ＦＰＧＡ−ハードウェア間のコマンドの授受とレジスタ設定の説明図である。
【００４６】
実際のテストでは、テスト項目がいくつもあり、図３に示すようなテスト条件設定情報がテスト項目毎に存在する。例えば、テスト項目をテスト番号で区別した場合、図８に示すように、ＵＣＢ１７の内部メモリにはテスト番号毎にテスト条件データが記憶される。テスト番号＃１００のテスト条件データは内部メモリ２０ａに記憶され、テスト番号＃２００のテスト条件データは内部メモリ２０ｂに記憶される。同様に、テスト番号＃３００のテスト条件データは内部メモリ２０ｃに記憶され、テスト番号＃４００のテスト条件データは内部メモリ２０ｄに記憶される。
【００４７】
さらに、複数の設定フレームワークが用意される。図８の例では、テスト＃１００と同種のテスト用の設定項目を出力する選択出力部２３ａとテスト＃１００とは異なるテスト用の設定項目を出力する選択出力部２３ｂの２つの選択出力部が用意されている。
【００４８】
なお、テストのカテゴリが増えた場合には、それに伴って設定フレームワークの選択出力部も増加する。カテゴリとは、試験項目毎の大まかな分類のことをいう。例えば、ファンクションテストをカテゴリ”Ａ”、ＤＣ特性テストをカテゴリ”Ｂ”、ＡＣ特性テストをカテゴリ”Ｃ”というように分類する。カテゴリは生産性向上のための改善や不良デバイスの設計上の問題解析等に利用される。
【００４９】
例えば、テスト番号＃１００のテストのカテゴリが”Ａ”、テスト番号＃２００のテストのカテゴリが”Ａ”、テスト番号＃３００のテストのカテゴリが”Ｂ”、テスト番号＃４００のテストのカテゴリが”Ｃ”とする。設定フレームワークの選択出力部２３ａがカテゴリ”Ａ”のテスト条件データ用で、設定フレームワークの選択出力部２３ｂがカテゴリ”Ｂ”のテスト条件データ用であるとする。
【００５０】
この場合、新たにカテゴリ”Ｃ”のテスト条件データ用の選択出力部を増やすことになる。このように、テストのカテゴリ数に伴って、設定フレームワークの選択出力部を用意する。また、同じファンクションテストではあるが、カテゴリ”Ａ”とは一部異なるカテゴリを”Ａ’”として別の設定フレームワークを設けてもよい。カテゴリ”Ｂ”、カテゴリ”Ｃ”についても同様に別の設定フレームワークを設けてもよい。
【００５１】
ＦＰＧＡ１１により、ＴＳＣ５はテスト条件データおよび設定のためのコマンドをピンエレクトロニクスカード１３に送信する回数が減り、ＴＳＣ−ＦＰＧＡ間通信が劇的に減少する。さらに、ソフトウェアで行っていたコマンド解析やＣＰＵからのレジスタ設定がハードウェアであるＦＰＧＡ１１で行われるため、これらの設定処理が非常に高速になる。
【００５２】
また、本発明によるオーバーヘッド時間の短縮の具体的な見積もりは、次のようになる。全てソフトウェアで従来通り処理する場合には１データをハードウェアへ設定するために最小でも数μｓ〜数百μｓ必要であるが、本発明によればＦＰＧＡ１１の動作周波数のクロック分、すなわち、数十ｎｓ〜数百ｎｓで処理できる。
【００５３】
図９に示すように、ＴＳＣ５はテスト番号を付加したテスト実行を指示するコマンドをＦＰＧＡ１１へ送信する。そして、このコマンドを受信したＦＰＧＡ１１は内部メモリ２０に記憶されているテスト条件設定情報を読み出し、選択出力部２３およびバスＩ／Ｆ２４を介してハードウェア２へ設定する。ハードウェア２のレジスタ設定後にパターンを走行させてテストを実行する。
【００５４】
図９に示す例では、テスト＃１００とテスト＃２００の２つのテストを実行した場合を示しているが、各テストともＴＳＣ５からＦＰＧＡ１１へ送信されるコマンドはテスト実行指示のみで、ＴＳＣ−ＦＰＧＡ間通信にかかる時間が従来と比較して大幅に短縮されている。
【００５５】
この結果、従来はソフトウェアで行っていたレジスタ設定等の処理をＦＰＧＡ１１が行うことで、テスト条件解析処理が無くなり、ハードウェアがレジスタ設定等の処理を行うので、ソフトウェアを用いることで発生するオーバーヘッド時間が短縮され、試験時間を短縮することが可能になる。
【００５６】
次に、テスト条件データに変数が用いられている場合の実施例について図１０および図１１を用いて説明する。図１０は変数を含むテスト条件設定情報を示す説明図、図１１は変数を含むテスト条件に対応したＵＣＢの構成ブロック図である。
【００５７】
実際のテストでは、テストプログラムのロード時には全てのテスト条件データが確定されていない場合がある。すなわち、テスト条件データが変数で定義されている場合には、テスト中にそのテスト条件データが動的に変化する。
【００５８】
テスト条件データが変数で定義されている場合のテスト条件設定情報を図１０に示す。図１０において、変数を用いて定義されているテスト条件データは下線で表されている。ＰＩＮ＃１のＶＩＨは”ＡＡＡ”、ＶＩＬは”ＢＢＢ”という変数で定義されている。また、ＰＩＮ＃３のＶＩＨは”１．６５０Ｖ”と”ＭＩＮ”という変数の乗算、ＶＩＬは”０．７５０Ｖ”と”ＭＩＮ”という変数の乗算で定義されている。
【００５９】
ＰＩＮ＃２のＶＯＨおよびＶＯＬは”０．６００Ｖ”に”ＣＣＣ”という変数の加算で定義されている。このように、テスト条件データが変数単体で定義されている場合もあれば、定数と変数の乗算や定数と変数の加算のように演算式を用いてテスト条件データが定義されている場合もある。
【００６０】
変数を含むテスト条件データを持つ場合の本発明の実施例を図１１を用いて具体的に説明する。図６と共通する部分には同一の符号を付けている。内部メモリ２０および変数用メモリ２５はメモリＩ／Ｆ２６を介して演算部２７へそれぞれ接続され、演算部２７はデータ制御部２２へ接続される。その他の接続に関しては、図６に示す実施例と同じため、説明を省略する。
【００６１】
内部メモリ２０には変数を含むテスト条件データが記憶され、変数用メモリ２５には各変数に対応した数値データが記憶される。メモリＩ／Ｆ２６は内部メモリ２０および変数用メモリ２５への書き込みおよび読み出しを制御する。演算部２７は乗算または加算等の演算を行う。内部メモリ２０、データ制御部２２、選択出力部２３、バスＩ／Ｆ２４、変数用メモリ２５、メモリＩ／Ｆ２６および演算部２７はＵＣＢ２８を構成している。
【００６２】
以下に、ＵＣＢ２８の動作を説明する。テストプログラムをコンパイルしてコンフィグレーション情報をＦＰＧＡ１１へロードするのは図６に示す実施例と同じである。この時、内部メモリ２０には変数を含むテスト条件データがロードされ、変数用メモリ２５には各変数に対応した数値データがロードされる。
【００６３】
テストが開始されると、内部メモリ２０から変数を含むテスト条件データ、変数用メモリ２５から各変数に対応した数値データがそれぞれメモリＩ／Ｆ２１を介して読み出される。メモリＩ／Ｆ２１を介して変数を含むテスト条件データおよび各変数に対応した数値データがそれぞれ演算部２６へ入力される。
【００６４】
そして、演算部２６で変数に数値データを代入したり、乗算または加算等の演算を含むテスト条件データの場合には演算を実行してテスト条件データを確定する。演算部２６で確定されたテスト条件データはデータ制御部２２へ入力され、図６に示す実施例と同様にハードウェア２へ設定される。また、テスト中に変数の値が変化する場合は、変化する度に変数用メモリ２５の該当する数値データを書き換える。
【００６５】
この結果、従来はソフトウェアで行っていたレジスタ設定等の処理をＦＰＧＡ１１が行うことで、テスト条件解析処理が無くなり、ハードウェアがレジスタ設定等の処理を行うので、ソフトウェアを用いることで発生するオーバーヘッド時間が短縮され、試験時間を短縮することが可能になる。さらに、変数を含むテスト条件データがある場合でも、変数メモリ２５に各変数に対応した数値データを記憶しておき、演算部２７で代入または演算してテスト条件データを確定することにより、変数確定までの処理がハードウェアによって実行されるので、オーバーヘッド時間が短縮され、試験時間を短縮することが可能になる。
【００６６】
なお、図１に示す実施例において、ＦＰＧＡ１１を用いているが、必ずしもＦＰＧＡに限定する必要はなく、ＦＰＧＡと同様のＰＬＤ（Programmable Logic Device）を用いて構成してもよい。
【００６７】
また、図１１に示す実施例において、内部メモリ２０と変数用メモリ２５を分けているが、必ずしもこのようにする必要はなく、内部メモリ２０と変数用メモリ２５を１つのメモリで構成してもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る半導体試験装置の一実施例を示す構成ブロック図である。
【図２】ピンエレクトロニクスカードの構成ブロック図である。
【図３】テストプログラムのテスト条件設定情報を示す説明図である。
【図４】設定フレームワークを示す説明図である。
【図５】テスト条件データを示す説明図である。
【図６】ＵＣＢの構成ブロック図である。
【図７】テストプログラム作成からテスト実行までのフローチャートである。
【図８】ＵＣＢの構成ブロック図である。
【図９】ＴＳＣ−ＦＰＧＡ−ハードウェア間のコマンドの授受とレジスタ設定の説明図である。
【図１０】変数を含むテスト条件設定情報を示す説明図である。
【図１１】変数を含むテスト条件に対応したＵＣＢの構成ブロック図である。
【図１２】従来の半導体試験装置を示す構成ブロック図である。
【図１３】ピンエレクトロニクスカードの構成ブロック図である。
【図１４】ＴＳＣ−ＣＰＵ−ハードウェア間のコマンドの授受とレジスタ設定の説明図である。
【符号の説明】
【００６９】
１，１６  ＣＰＵ
２  ハードウェア
３，１３  ピンエレクトロニクスカード
４，１４  テストヘッド
５  ＴＳＣ
６  メモリ
１１  ＦＰＧＡ
１５，２４  バスＩ／Ｆ
１７，２８  ユーザ定義ブロック
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ  内部メモリ
２１，２６  メモリＩ／Ｆ
２２  データ制御部
２３，２３ａ，２３ｂ  選択出力部
２５  変数用メモリ
２７  演算部
５０，５１  半導体試験装置
１００  ＤＵＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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