(57)【要約】【課題】本発明は、誤同期状態から正常な同期状態へ復帰することが可能なクロックデータ修復回路を提供することを目的とする。【解決手段】本発明の１つの実施形態は、位相検出部２と、クロック信号生成部と、出力部と、追い越し検知部８とを備えるクロックデータ修復回路である。位相検出部２は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部８は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力データから位相情報を取得する位相検出部と、
前記位相情報に基づき、複数のクロック信号を生成するクロック信号生成部と、
前記入力データと、前記クロック信号生成部で生成した前記複数のクロック信号のうち選択したクロック信号とを出力する出力部と、
前記選択したクロック信号が前記入力データを位相的に追い越しているか否かを検知し、当該検知に基づき前記選択したクロック信号を前記クロック信号生成部で生成した他のクロック信号に切り替えるように制御する追い越し検知部とを備えるクロックデータ修復回路。
【請求項２】
請求項１に記載のクロックデータ修復回路であって、
前記追い越し検知部は、
遅延手段を用いて時間差を有する複数の前記入力データをサンプリングすることで、クロック信号の位相的な追い越しを検出できる範囲を決定する追い越し検出範囲決定部と、
前記追い越し検出範囲決定部で決定した検出範囲において、前記クロック信号の立ち上がり時にサンプリングした遅延時間の異なる複数の前記入力データがそれぞれ異なる状態であれば、前記クロック信号が前記入力データを追い越したと判断する追い越し検出部と、
前記追い越し検出部で追い越しを検出してから次の追い越しを検出するまでの遅延時間を決定する遅延時間決定部と、
前記追い越し検出部での検出結果に基づきクロック信号の切り替え信号を出力する切り替え制御部とを備えることを特徴とするクロックデータ修復回路。
【請求項３】
請求項２に記載のクロックデータ修復回路であって、
前記追い越し検知部は、所定の期間追い越しを検出しない場合、位相ロック信号を出力する位相ロック信号出力部をさらに備えることを特徴とするクロックデータ修復回路。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載のクロックデータ修復回路であって、
前記追い越し検知部が制御するクロック信号の位相は、０度と９０度であることを特徴とするクロックデータ修復回路。
【請求項５】
請求項１乃至請求項３のいずれか１つに記載のクロックデータ修復回路であって、
前記追い越し検知部が制御するクロック信号の位相は、０度、１３５度、２７０度、４５度であることを特徴とするクロックデータ修復回路。
【請求項６】
請求項１に記載のクロックデータ修復回路であって、
制御するクロック信号の位相が異なる２つの前記追い越し検知部を備え、
両者の前記追い越し検知部を追い越し検知の回数に基づき切り替えることを特徴とするクロックデータ修復回路。
【請求項７】
請求項６に記載のクロックデータ修復回路であって、
異なる２つの前記追い越し検知部は、制御するクロック信号の位相が０度と９０度の前記追い越し検知部と、制御するクロック信号の位相が０度、１３５度、２７０度、４５度の前記追い越し検知部とであることを特徴とするクロックデータ修復回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックデータ修復回路に係る発明であって、特に、誤同期状態を回避できるクロックデータ修復回路に関するものである。
【背景技術】
【０００２】
近年、通信技術の発展に伴いクロックデータ修復回路（Clock Data Recovery: CDR）が利用されるようになってきている。このクロックデータ修復回路（以下、ＣＤＲ回路ともいう）は、特許文献１及び非特許文献１に示すように、入力データから位相の情報を取得し、入力データを取り込むのに必要なクロックを生成して、入力データと当該入力データを取り込むことができるクロックとを出力する回路である。
【０００３】
【特許文献１】特開２００４−１８０１８８号公報
【非特許文献１】IEEE Journal of Solid-State Circuits,vol.SC-28,pp. 1310-1313, December 1993 (Fig.1)
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＣＤＲ回路では、Ｈｏｇｇｅ型等の位相比較器を採用することで、クロックの位相を入力データの位相に合わせている。しかし、クロックと入力データとは別の信号であるため、クロックの位相と入力データのビットレートの位相との差が大きい場合、従来のＣＤＲ回路では、位相比較器を用いてもクロックの位相を入力データのビットレートの位相に引き込むことができずに、クロックと入力データとを同期（ロック）できないことがあった。
【０００５】
また、従来のＣＤＲ回路では、入力データのジッタにより制御が不安定となり、誤同期状態（擬似ロック状態）となった場合、当該誤同期状態から正常な同期状態へ復帰する手段がないため、誤同期状態に留まる可能性があった。ＣＤＲ回路が誤同期状態に留まった場合、入力データの再生が正確に行われず、Bit Error Rateを著しく低下させることがあった。ここで、誤同期状態（擬似ロック）とは、ＣＤＲ回路において、入力データの同期位置でない所定の位置（データ期間の略中央）でクロックのエッジが平衡状態となることをいう。
【０００６】
そこで、本発明は、誤同期状態から正常な同期状態へ復帰することが可能なクロックデータ修復回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の１つの実施形態は、位相検出部と、クロック信号生成部と、出力部と、追い越し検知部とを備えるクロックデータ修復回路である。位相検出部は、入力データから位相情報を取得し、クロック信号生成部は、位相情報に基づき、複数のクロック信号を生成し、出力部は、入力データと、クロック信号生成部で生成した複数のクロック信号のうち選択したクロック信号とを出力する。追い越し検知部は、選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御する。
【発明の効果】
【０００８】
本発明の１つの実施形態に記載されているクロックデータ修復回路は、追い越し検知部が選択したクロック信号が入力データを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号をクロック信号生成部で生成した他のクロック信号に切り替えるように制御するので、誤同期状態から正常な同期状態へ復帰することが可能となる。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
図１に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図１に示すクロックデータ修復回路では、セレクタ１を介して入力された入力データＤＡＴＡの位相情報を取得する位相検出器（Phase Detector）２と、位相情報に基づき複数のクロック信号ＣＬＫ０，ＣＬＫ９０を生成するチャージポンプ（Charge Pump）３、ループフィルタ（Loop Filter）４、電圧制御発振器（Voltage Controlled Oscillator）５とを備えている。また、図１に示すクロックデータ修復回路では、入力データＤＡＴＡを出力する再生データ出力回路（Decision Circuit）７と、複数のクロック信号ＣＬＫ０，ＣＬＫ９０のうちセレクタ６で選択したクロック信号ＣＬＫとを出力する構成とを備えている。さらに、図１に示すクロックデータ修復回路では、選択したクロック信号ＣＬＫが入力データＤＡＴＡを位相的に追い越しているか否かを検知し、当該検知に基づき選択したクロック信号ＣＬＫを他のクロック信号を切り替えるためにセレクタ６を制御する追い越し検知回路８を備えている。なお、ＣＬＫ０は、位相が０度のクロック信号で、ＣＬＫ９０は位相が９０度のクロック信号である。
【００１０】
追い越し検知回路８の回路構成を、図２に示す。図２に示す追い越し検知回路８は、遅延手段を用いて時間差を有する複数の入力データＤＡＴＡをサンプリングし、クロック信号ＣＬＫの位相的な追い越しを検出できる範囲を決定する追い越し検出範囲決定部８１を備えている。図２では、追い越し検出範囲決定部８１の具体的な回路構成を示しており、追い越し検出範囲決定部８１は、入力データＤＡＴＡが遅延素子８１１のみを通る経路（出力データＤ１）と、遅延素子８１１及び２つの遅延素子８１２を通る経路（出力データＤ１＿ｓｌｏｗ）と、フリップフロップ回路８１３及び１つの遅延素子８１２を通る経路（出力データＤ２＿ｍｉｄｄｌｅ）とで構成されている。なお、遅延素子８１１の遅延時間は、フリップフロップ回路８１３の遅延時間は同じように設定されている。
【００１１】
さらに、図２に示す追い越し検知回路８は、追い越し検出範囲決定部８１で決定した検出範囲において、クロック信号ＣＬＫの立ち上がり時にサンプリングした複数の入力データがそれぞれ同じ状態であれば、クロック信号ＣＬＫと入力データＤＡＴＡとは同期状態と判断する追い越し検出部８２を備えている。図２では、追い越し検出部８２の具体的な回路構成を示しており、追い越し検出部８２は、出力データＤ２＿ｍｉｄｄｌｅの立ち上がり又は立ち下がりのエッジで、出力データＤ１及び出力データＤ１＿ｓｌｏｗラッチするフリップフロップ回路８２１〜８２４と、当該フリップフロップ回路８２１〜８２４の出力を論理演算するＮＡＮＤ回路８２５、ＯＲ回路８２６、ＮＯＲ回路８２７とを備えている。
【００１２】
さらに、図２に示す追い越し検知回路８は、追い越し検出部８２で追い越しを検出してから次の追い越しを検出するまでの遅延時間を決定する遅延時間決定部８３を備えている。図２では、遅延時間決定部８３の具体的な回路構成を示しており、遅延時間決定部８３は、ＮＯＲ回路８２７の出力であるｔｒｉｇ＿ｏｒｇｃ信号を論理演算するＮＯＲ回路８３１と、ＮＯＲ回路８３１に入力されるｔｒｉｇ＿ｓｗｃ信号を生成するためのフリップフロップ回路８３２〜８３５と、ＡＮＤ回路８３６とを備えている。
【００１３】
さらに、図２に示す追い越し検知回路８は、追い越し検出部８２での検出結果に基づきクロック信号ＣＬＫの切り替え信号ＳＷ＿ＯＵＴを出力する切り替え制御部８４とを備えている。図２では、切り替え制御部８４の具体的な回路構成を示しており、切り替え制御部８４は、ＮＯＲ回路８３１の出力であるｔｒｉｇ信号に基づき動作するフリップフロップ回路８４１を備えている。なお、図２に示した追い越し検知回路８の回路構成は例示であり、同様の機能を有する回路構成であっても良い。
【００１４】
次に、本実施の形態に係るクロックデータ修復回路の動作を説明する。まず、従来のクロックデータ修復回路では、Ｈｏｇｇｅ型等の位相比較器を採用することで、クロックの位相を入力データの位相に合わせている。つまり、図３（ａ）に示すように入力データＤＡＴＡの位相と、クロック信号ＣＬＫの位相との差が小さいときには、クロック信号ＣＬＫの位相を進めることにより、入力データＤＡＴＡとクロック信号ＣＬＫとを同期させていた。図３（ａ）の点線部分が理想的なクロック信号ＣＬＫのエッジ位置である。
【００１５】
しかし、図３（ｂ）に示すように入力データＤＡＴＡの位相と、クロック信号ＣＬＫの位相との差が大きいときには、入力データＤＡＴＡとクロック信号ＣＬＫとを同期させるためにはある位置ではクロック信号ＣＬＫの位相を進め、他の位置ではクロック信号ＣＬＫの位相を遅らせる必要があり同期できない場合や平衡状態となり誤同期する場合があった。
【００１６】
そこで、本実施の形態に係るクロックデータ修復回路では、追い越し検知回路８を備えることで、図４に示すように追い越し検出範囲を設け、クロック信号ＣＬＫ（ＣＬＫ０を選択）が入力データＤＡＴＡを追い越したか否かを検出（追い越し検出範囲にクロック信号ＣＬＫのエッジがあるか否かで判断）し、追い越しを検出した場合はクロック信号ＣＬＫをＣＬＫ０からＣＬＫ９０に切り替える。
【００１７】
次に、図２に示す追い越し検知回路８の具体的なタイミングチャートを図５に示す。図５に示すタイミングチャートでは、生成されるクロック信号としてＣＬＫ０とＣＬＫ９０とが図示されており、最初に選択されているクロック信号ＣＬＫはＣＬＫ０である。
【００１８】
まず、図５の左側において追い越しが発生していない場合のタイミングチャートについて説明する。出力データＤ１は、入力データＤＡＴＡを遅延素子８１１の遅延時間分（ＤＥＬＡＹ０）だけ遅らせた波形で、さらに出力データＤ１を、２つの遅延素子８１２の遅延時間分（ＤＥＬＡＹ１）だけ遅らせた遅延させた波形が出力データＤ１＿ｓｌｏｗである。また、フリップフロップ回路８１３により、クロック信号ＣＬＫの立ち上がりタイミングからＤＥＬＡＹ０と同等の遅延時間分（Ｃｌｏｃｋ ｔｏ Ｑ）だけ遅らせた波形が出力データＤ２で、さらに出力データＤ２を、遅延素子８１２の遅延時間分（ＤＥＬＡＹ１）だけ遅らせた遅延させた波形が出力データＤ２＿ｍｉｄｄｌｅである。
【００１９】
フリップフロップ回路８２１，８２２は、出力データＤ２＿ｍｉｄｄｌｅの立ち上がりエッジで出力データＤ１，出力データＤ１＿ｓｌｏｗをそれぞれラッチするので、ｆａｓｔ＿ｐ信号及びｓｌｏｗ＿ｐ信号が１（Ｈｉｇｈ）レベルとなる。つまり、クロック信号ＣＬＫの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ同じ状態になっているので、追い越しは発生していないと判断できる。
【００２０】
そして、ｆａｓｔ＿ｐ信号及びｓｌｏｗ＿ｐ信号が１（Ｈｉｇｈ）レベル、且つｆａｓｔ＿ｎ信号及びｓｌｏｗ＿ｎ信号が０（Ｌｏｗ）レベルにより、ＮＯＲ回路８２７の出力であるｔｒｉｇ＿ｏｒｇｃ信号は１（Ｈｉｇｈ）レベルとなり、ＮＯＲ回路８３１の出力であるｔｒｉｇ信号が０（Ｌｏｗ）レベルとなる。そのため、クロック信号ＣＬＫの切り替え信号ＳＷ＿ＯＵＴは０（Ｌｏｗ）レベルとなる。なお、入力データＤＡＴＡのＨｉｇｈレベル又はＬｏｗレベルの期間を１ＵＩ（ユニット・インターバル）としている。
【００２１】
次に、図５の右側において追い越しが発生する場合のタイミングチャートについて説明する。フリップフロップ回路８２１は、出力データＤ２＿ｍｉｄｄｌｅの立ち上がりエッジで出力データＤ１をラッチすると、出力データＤ１がＬｏｗレベルであるのでｆａｓｔ＿ｐ信号も０（Ｌｏｗ）レベルとなる。一方、フリップフロップ回路８２２は、出力データＤ２＿ｍｉｄｄｌｅの立ち上がりエッジで出力データＤ１＿ｓｌｏｗをラッチすると、出力データＤ１＿ｓｌｏｗがＨｉｇｈレベルであるのでｓｌｏｗ＿ｐ信号も１（Ｈｉｇｈ）レベルとなる。そのため、クロック信号ＣＬＫの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ異なる状態になっているので、追い越しが発生したと判断できる。
【００２２】
そして、ｓｌｏｗ＿ｐ信号が１（Ｈｉｇｈ）レベル、且つｆａｓｔ＿ｐ信号、ｆａｓｔ＿ｎ信号及びｓｌｏｗ＿ｎ信号が０（Ｌｏｗ）レベルにより、ＮＯＲ回路８２７の出力であるｔｒｉｇ＿ｏｒｇｃ信号は０（Ｌｏｗ）レベルとなり、ＮＯＲ回路８３１の出力であるｔｒｉｇ信号が１（Ｈｉｇｈ）レベルとなる。ｔｒｉｇ信号が１（Ｈｉｇｈ）レベルとなることでｔｒｉｇ＿ｓｗｃ信号もが１（Ｈｉｇｈ）レベルとなり、その結果、クロック信号ＣＬＫの切り替え信号ＳＷ＿ＯＵＴも１（Ｈｉｇｈ）レベルとなる。従って、クロック信号ＣＬＫは、切り替え信号ＳＷ＿ＯＵＴが１（Ｈｉｇｈ）レベルとなったタイミングでＣＬＫ９０に切り替わる。なお、ｔｒｉｇ＿ｏｒｇｃ信号は、次にｆａｓｔ＿ｐ信号が１（Ｈｉｇｈ）レベルとなるタイミングで１（Ｈｉｇｈ）レベルとなり、ｔｒｉｇ＿ｓｗｃ信号はリセットされるまで１（Ｈｉｇｈ）レベルを保持している。
【００２３】
以上のように、本実施の形態に係るクロックデータ修復回路は、追い越し検知回路８を備え、クロック信号ＣＬＫが入力データＤＡＴＡを追い越した場合、クロック信号ＣＬＫをＣＬＫ０からＣＬＫ９０に切り替えるので、誤同期状態に留まることなく、正常な同期状態へ復帰できる。
【００２４】
（実施の形態２）
図６に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図６に示すクロックデータ修復回路は、基本的な構成は実施の形態１と同じであるが、生成する複数のクロック信号がことなりＣＬＫ０，ＣＬＫ１３５，ＣＬＫ２７０，ＣＬＫ４０５である。つまり、実施の形態１に係るクロックデータ修復回路では、追い越しが検知される毎にＣＬＫ０とＣＬＫ９０とを切り替えていたが、本実施の形態に係るクロックデータ修復回路では、追い越しが検知される毎に、位相が１３５度異なるクロック信号に切り替わる。なお、ＣＬＫ０は、位相が０度のクロック信号で、ＣＬＫ１３５は位相が１３５度のクロック信号で、ＣＬＫ２７０は位相が２７０度のクロック信号で、ＣＬＫ４０５は位相が４５度（ＣＬＫ４０５からＣＬＫ０への極性が変わるので実質の位相差は１３５度）のクロック信号である。また、図６に示すクロックデータ修復回路は、切り替えるクロック信号の数が増えたことによりセレクタ６が２ビットになっている点が図１に示すクロックデータ修復回路と異なる。
【００２５】
次に、図７に、本実施の形態に係る追い越し検知回路８の回路構成を示す。図７に示す追い越し検知回路８も基本的な構成は図２に示す追い越し検知回路８と同じであるが、遅延素子８１２の遅延時間が（ＤＥＬＡＹ２＞ＤＥＬＡＹ１）大きくなり、追い越し検出範囲が大きくなっている。また、図７に示す切り替え制御部８４は、切り替えるクロック信号の数が増えたことにより、フリップフロップ回路８４１とフリップフロップ回路８４２とで構成されている。
【００２６】
図８に、図７の追い越し検知回路８の具体的なタイミングチャートを示す。図８に示すタイミングチャートも基本的には図５に示すタイミングチャートと同じであるが、ＣＬＫ０，ＣＬＫ１３５，ＣＬＫ２７０，ＣＬＫ４０５の４つのクロック信号が図示されていること、出力データＤ１及び出力データＤ１＿ｓｌｏｗの遅延時間がＤＥＬＡＹ２である点が異なる。
【００２７】
具体的に、図８の右側において追い越しが発生する場合のタイミングチャートについて説明する。フリップフロップ回路８２１は、出力データＤ２＿ｍｉｄｄｌｅの立ち上がりエッジで出力データＤ１をラッチすると、出力データＤ１がＬｏｗレベルであるのでｆａｓｔ＿ｐ信号も０（Ｌｏｗ）レベルとなる。一方、フリップフロップ回路８２２は、出力データＤ２＿ｍｉｄｄｌｅの立ち上がりエッジで出力データＤ１＿ｓｌｏｗをラッチすると、出力データＤ１＿ｓｌｏｗがＨｉｇｈレベルであるのでｓｌｏｗ＿ｐ信号も１（Ｈｉｇｈ）レベルとなる。そのため、クロック信号ＣＬＫの立ち上がり時にサンプリングした遅延時間の異なる複数の入力データがそれぞれ異なる状態になっているので、追い越しが発生したと判断できる。
【００２８】
そして、ｓｌｏｗ＿ｐ信号が１（Ｈｉｇｈ）レベル、且つｆａｓｔ＿ｐ信号、ｆａｓｔ＿ｎ信号及びｓｌｏｗ＿ｎ信号が０（Ｌｏｗ）レベルにより、ＮＯＲ回路８２７の出力であるｔｒｉｇ＿ｏｒｇｃ信号は０（Ｌｏｗ）レベルとなり、ＮＯＲ回路８３１の出力であるｔｒｉｇ信号が１（Ｈｉｇｈ）レベルとなる。ｔｒｉｇ信号が１（Ｈｉｇｈ）レベルとなることでｔｒｉｇ＿ｓｗｃ信号もが１（Ｈｉｇｈ）レベルとなり、その結果、クロック信号ＣＬＫの切り替え信号ＳＷ＿ＯＵＴも１（Ｈｉｇｈ）レベルとなる。従って、クロック信号ＣＬＫは、切り替え信号ＳＷ＿ＯＵＴが１（Ｈｉｇｈ）レベルとなったタイミングでＣＬＫ１３５に切り替わる。以降、切り替え信号ＳＷ＿ＯＵＴが切り替わる毎にクロック信号ＣＬＫも、ＣＬＫ０，ＣＬＫ１３５，ＣＬＫ２７０，ＣＬＫ４０５の順に切り替わることになる。
【００２９】
以上のように、本実施の形態に係るクロックデータ修復回路では、追い越し検出範囲が大きくし、切り替えるクロック信号の位相を変えることで、入力データＤＡＴＡのジッタに対する耐性を向上させることができる。
【００３０】
（実施の形態３）
図９に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図９に示すクロックデータ修復回路は、基本的な構成は実施の形態１と同じであるが、追い越し検知回路８が所定の期間追い越しを検出しない場合に、位相ロック信号を出力する点が異なる。従来、クロックデータ修復回路では、クロック信号ＣＬＫと入力データＤＡＴＡとが同期しているか否かを判断するためには、実際のデータを検証しなければ判断できなかった。そこで、本実施の形態に係るクロックデータ修復回路では、図１０に示す追い越し検知回路８の回路構成のように、追い越し検出部８２で所定の期間追い越しを検出しない場合に、位相ロック信号ＬＯＣＫ＿ＤＥＴを出力する位相ロック信号出力部８５を備えている。
【００３１】
図１０に示す位相ロック信号出力部８５は、切り替え信号ＳＷ＿ＯＵＴと、遅延素子８５１で遅延時間 （ＤＥＬＡＹ３）だけ切り替え信号ＳＷ＿ＯＵＴを遅延させたｓｗ＿ｏｕｔｄ信号との論理演算を行うＥＸＮＯＲ回路８５２，ＡＮＤ回路８５３を備えている。さらに、図１０に示す位相ロック信号出力部８５は、追い越しを検出しない所定の期間をカウントするカウンタ８５４及び位相ロック信号ＬＯＣＫ＿ＤＥＴを出力するフリップフロップ回路８５５とを備えている。なお、図１０に示す他の回路構成は、図２に示す回路構成と同じである。
【００３２】
次に、図１１に、位相ロック信号出力部８５の具体的なタイミングチャートを示す。図１１に示すクロック信号では、切り替え信号ＳＷ＿ＯＵＴが１（Ｈｉｇｈ）レベルとなると、遅延時間 （ＤＥＬＡＹ３）だけ遅れてｓｗ＿ｏｕｔｄ信号が１（Ｈｉｇｈ）レベルとなる。ＡＮＤ回８５３の出力であるｃ＿ｒｓｔ信号は、切り替え信号ＳＷ＿ＯＵＴが１（Ｈｉｇｈ）レベルとなることに伴い０（Ｌｏｗ）レベルとなり、ｓｗ＿ｏｕｔｄ信号が１（Ｈｉｇｈ）レベルとなることで１（Ｈｉｇｈ）レベルに戻る。また、カウンタ８５４の出力であるｃ＿ｏｕｔ信号は、切り替え信号ＳＷ＿ＯＵＴが１（Ｈｉｇｈ）レベルとなってからＮカウント目に１（Ｈｉｇｈ）レベルとなるので、位相ロック信号ＬＯＣＫ＿ＤＥＴが１（Ｈｉｇｈ）レベルとなる。なお、ｃ＿ｏｕｔ信号は、Ｎ＋１カウント目には０（Ｌｏｗ）レベルに戻る。
【００３３】
以上のように、本実施の形態に係るクロックデータ修復回路は、追い越し検知回路８が所定の期間追い越しを検出しない場合に、位相ロック信号ＬＯＣＫ＿ＤＥＴを出力するので、正常な同期状態に留まっていることを外部から把握することができる。
【００３４】
（実施の形態４）
図１２に、本実施の形態に係るクロックデータ修復回路のブロック図を示す。図１２に示すクロックデータ修復回路は、実施の形態１に示す追い越し検知回路８（図１２中では８Ａと表記）と、実施の形態２に示す追い越し検知回路８（図１２中では８Ｂと表記）とを組み合わせ、切り替え信号ＳＷ＿ＯＵＴが所定の回数を越えた場合に追い越し検知回路８Ａから追い越し検知回路８Ｂに切り替える構成である。
【００３５】
図１２に示す追い越し検知回路８は、実施の形態１に示す追い越し検知回路８Ａと、実施の形態Ｂに示す追い越し検知回路８Ｂと、切り替え信号ＳＷ＿ＯＵＴをカウントし、セレクタ６の前段のセレクタ６１，６２を切り替えるカウンタ８Ｃとを備えている。
【００３６】
図１２に示す追い越し検知回路８の動作を説明するフローチャートを図１３に示す。図１３に示すフローチャートでは、まずステップＳ１で追い越し検知回路８Ａを用いて入力データＤＡＴＡとクロック信号ＣＬＫとの追い越しを検知する。ステップＳ１で追い越しを検知した場合は、ステップＳ２に進み、追い越しを検知しない場合は、ステップＳ３に進み同期状態と判断する。ステップＳ２では、カウンタ８Ｃが所定の回数Ｍ以上か否かを判断し、Ｍ回未満であればステップＳ４に進みクロック信号ＣＬＫの位相が９０度ずれた信号に変更する（例えば、ＣＬＫ０からＣＬＫ９０への変更）。
【００３７】
また、ステップＳ２でＭ回以上であればステップＳ５に進み、追い越し検知回路８Ｂを用いて入力データＤＡＴＡとクロック信号ＣＬＫとの追い越しを検知する。ステップＳ５で追い越しを検知した場合は、ステップＳ６に進み、追い越しを検知しない場合は、ステップＳ３に進み同期状態と判断する。ステップＳ６では、クロック信号ＣＬＫの位相が１３５度ずれた信号に変更する（例えば、ＣＬＫ０からＣＬＫ１３５への変更）。なお、ステップＳ４はステップＳ１に戻り、ステップＳ６はステップＳ５に戻る。
【００３８】
以上のように、本実施の形態に係るクロックデータ修復回路は、切り替え信号ＳＷ＿ＯＵＴのカウント数により追い越し検知回路８Ａ，８Ｂを切り替えることにより、追い越し検知範囲を小から大に変化させ、ジッタトレランス（動作マージン）耐性を向上させることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１に係るクロックデータ修復回路のブロック図である。
【図２】本発明の実施の形態１に係る追い越し検知回路の回路構成を示す図である。
【図３】本発明の実施の形態１に係るクロックデータ修復回路の動作を説明するための図である。
【図４】本発明の実施の形態１に係るクロックデータ修復回路の動作を説明するための図である。
【図５】本発明の実施の形態１に係る追い越し検知回路のタイミングチャートである。
【図６】本発明の実施の形態２に係るクロックデータ修復回路のブロック図である。
【図７】本発明の実施の形態２に係る追い越し検知回路の回路構成を示す図である。
【図８】本発明の実施の形態２に係る追い越し検知回路のタイミングチャートである。
【図９】本発明の実施の形態３に係るクロックデータ修復回路のブロック図である。
【図１０】本発明の実施の形態３に係る追い越し検知回路の回路構成を示す図である。
【図１１】本発明の実施の形態３に係る追い越し検知回路のタイミングチャートである。
【図１２】本発明の実施の形態４に係るクロックデータ修復回路のブロック図である。
【図１３】本発明の実施の形態４に係るクロックデータ修復回路の動作を説明するためのフローチャートである。
【符号の説明】
【００４０】
１，６  セレクタ、２  位相検出器、３  チャージポンプ、４  ループフィルタ、５  電圧制御発振器、７  再生データ出力回路、８  追い越し検知回路、８１  追い越し検出範囲決定部、８２  追い越し検出部、８３  遅延時間決定部、８４  切り替え制御部、８５  位相ロック信号出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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