(57)【要約】【課題】基準電流の立ち上がりの高速化を図ることが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能な半導体記憶装置であって、基準電流生成部と、基準電流生成部の出力に応じて出力端子から配線に基準電流を出力するアンプ部と、を有する基準電流生成回路を備える。【選択図】図２
2009129470.tif 000002
【特許請求の範囲】
【請求項１】
しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能な半導体記憶装置であって、
基準電流生成部と、前記基準電流生成部の出力に応じて出力端子から配線に基準電流を出力するアンプ部と、を有する基準電流生成回路を備え、
前記基準電流生成部は、
電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタの他端と接地との間に接続され、所定の電圧がワード線に印加され、前記メモリセルと同じ構成を有するリファレンスセルと、
前記電源に一端が接続され、前記第１のＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第３のＭＯＳトランジスタと、を有し、
前記アンプ部は、
前記電源に一端が接続され、ダイオード接続された第１導電型の第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記出力端子にゲートが接続された第２導電型の第５のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第４のＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第６のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第３のＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第７のＭＯＳトランジスタと、
前記電源に一端が接続され、前記第４のＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第８のＭＯＳトランジスタと、
前記第８のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第８のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第９のＭＯＳトランジスタと、
前記電源に一端が接続され、前記出力端子に他端が接続され、前記第６のＭＯＳトランジスタの他端にゲートが接続された第１導電型の第１０のＭＯＳトランジスタと、
前記第１０のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第８のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第１１のＭＯＳトランジスタと、を有することを特徴とする半導体記憶装置。
【請求項２】
前記配線と前記出力端子との間に接続されたスイッチ回路をさらに備え、
前記出力端子から前記配線に前記基準電流を供給することにより前記配線を充電した後、前記スイッチ回路をオフすることにより、前記配線と前記出力端子との間を遮断することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記配線と前記出力端子との間に接続されたスイッチ回路をさらに備え、
前記スイッチ回路をオフすることにより前記配線と前記出力端子との間を遮断した後、所定期間の経過ごとに前記スイッチ回路をオンし、前記出力端子から前記配線に前記基準電流を供給することにより前記配線を充電することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置を起動した後の最初の読み出し動作は、前記スイッチ回路をオフした状態で行うことを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第１０のＭＯＳトランジスタは、前記第１、２、４、６、８のＭＯＳトランジスタよりもサイズが大きく、
前記第１１のＭＯＳトランジスタは、前記第３、５、７、９のＭＯＳトランジスタよりもサイズが大きいことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、基準電流生成回路を備えたＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＮＯＲ型フラッシュメモリでは、例えば、センスアンプに基準電流を供給する基準電流生成回路が備えられている（例えば、特許文献１参照。）。この基準電流生成回路は、例えば、リファレンスセルと、このリファレンスセルに接続されたカレントミラー回路と、このカレントミラー回路により該リファレンスセルに流れる電流をカレントミラーした電流が流れる出力部と、を備える。
【０００３】
上記基準電流生成回路では、例えば、基準電流の出力部の初期電位を接地電位とする。そして、該出力部を該カレントミラー回路を構成するＭＯＳトランジスタで充電する。
【０００４】
充電に必要な電荷量は、電位差（接地電位−該出力部の直流的な到達電位）×寄生容量で決まる。ここで、該出力部を構成するダイオード接続された出力ＭＯＳトランジスタの放電が、該カレントミラー回路からの充電を阻害する。
【０００５】
このため、該出力部の直流的な到達電位に近づくにつれて、充電時間が長くなる。すなわち、上記従来技術では、基準電流の立ち上がりを高速化することができないという問題があった。
【特許文献１】特開２００４−１０３２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、基準電流の立ち上がりの高速化を図ることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能な半導体記憶装置であって、基準電流生成部と、前記基準電流生成部の出力に応じて出力端子から配線に基準電流を出力するアンプ部と、を有する基準電流生成回路を備え、前記基準電流生成部は、電源に一端が接続され、ダイオード接続された第１導電型の第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタの他端と接地との間に接続され、所定の電圧がワード線に印加され、前記メモリセルと同じ構成を有するリファレンスセルと、前記電源に一端が接続され、前記第１のＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第２のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第３のＭＯＳトランジスタと、を有し、前記アンプ部は、前記電源に一端が接続され、ダイオード接続された第１導電型の第４のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタの他端と前記接地との間に接続され、前記出力端子にゲートが接続された第２導電型の第５のＭＯＳトランジスタと、前記電源に一端が接続され、前記第４のＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第３のＭＯＳトランジスタのゲートにゲートが接続された第２導電型の第７のＭＯＳトランジスタと、前記電源に一端が接続され、前記第４のＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第８のＭＯＳトランジスタと、前記第８のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第８のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第９のＭＯＳトランジスタと、前記電源に一端が接続され、前記出力端子に他端が接続され、前記第６のＭＯＳトランジスタの他端にゲートが接続された第１導電型の第１０のＭＯＳトランジスタと、前記第１０のＭＯＳトランジスタの他端と前記接地との間に接続され、前記第８のＭＯＳトランジスタの他端にゲートが接続された第２導電型の第１１のＭＯＳトランジスタと、を有することを特徴とする。
【発明の効果】
【０００８】
本発明の一態様に係る半導体記憶装置によれば、基準電流の立ち上がりの高速化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
本発明は、例えば、しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能なＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置に適用される。これにより、例えば、ＮＯＲ型フラッシュメモリのメモリセルを読み出すために使用される基準電流の立ち上がりを高速化する。
【００１０】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
図１は、本発明の一態様である実施例１に係る半導体記憶装置の、基準電流生成回路を含むシステム構成を示す図である。
【００１２】
図１に示すように、半導体記憶装置１００は、ディープパワーダウン制御回路１０１と、基準電位生成回路１０２と、ポンプ回路１０３と、基準周期生成回路１０４と、カウンタ回路１０５と、基準電流制御回路１０６と、基準電流生成回路１０７と、センスアンプ１０８と、テスト用リーク源１０９と、スイッチ回路１１０と、メモリセル１１１と、を備える。
【００１３】
ディープパワーダウン制御回路１０１は、ポンプ回路１０３と、基準周期生成回路１０４とを非活性化して、電流消費を最小に抑えるためのディープパワーダウン信号ＤＰＤを出力するようになっている。本実施形態に係る半導体記憶装置１００は、ディープパワーダウン状態とスタンドバイ状態という２つの省電流モードを有している。ディープパワーダウン状態は、スタンドバイ状態よりも更に消費電流の小さい状態として定義される。
【００１４】
ポンプ回路１０３は、信号ＲＯＳＣＥに応じて電源電圧を昇圧し、メモリセル１１１に接続されたワード線およびリファレンスセルに接続されたワード線に供給するための電位ＶＤＤＲを出力するようになっている。このポンプ回路１０３は、基準電位生成回路１０２が出力する基準電位ＶＲＥＦに基づいて、電位ＶＤＤＲを所望の設定値に昇圧する。また、このポンプ回路１０３は、ディープパワーダウン信号ＤＰＤに応じて、非活性化するようになっている。
【００１５】
基準周期生成回路１０４は、ポンプ回路１０３が出力する信号ＰＯＮＥＮＤ０Ｂおよび基準電流制御回路１０６が出力する信号ＲＥＳＴＡＲＴに応じて、基本周期が例えば１ｕｓのパルス信号ＲＥＦＯＳＣを出力するようになっている。この基準周期生成回路１０４は、ディープパワーダウン信号ＤＰＤに応じて、非活性化するようになっている。
【００１６】
カウンタ回路１０５は、信号ＲＥＳＴＡＲＴに応じて、パルス信号ＲＥＦＯＳＣをカウントし、リフレッシュ周期（例えば、４００ｕｓ）ごとのリフレッシュパルス信号ＲＥＦＲＥＳＨを出力するようになっている。このリフレッシュパルス信号ＲＥＦＲＥＳＨは、基準電流分配電位ＩＲＥＦＮＣＨが印加される配線１１２を再充電するリフレッシュ状態を規定する信号である。
【００１７】
また、このカウンタ回路１０５は、信号ＲＥＳＴＡＲＴに応じて、所定時間（ここでは、例えば１ｕｓ）を規定する信号ＲＴＩＭＥＲを出力するようになっている。
【００１８】
基準電流制御回路１０６は、リフレッシュパルス信号ＲＥＦＲＥＳＨ、リード状態を規定するリード信号Ｒ＿ＡＣＴＩＶＥ、ベリファイ状態を規定するベリファイ信号Ａ＿ＡＣＴＩＶＥ、信号ＲＴＩＭＥＲ、および、センスアンプ１０８のラッチ動作を規定する信号ＬＡＴに応じて、信号ＲＥＦＳＷおよびイネーブル信号ＲＥＦＥＮＢを出力する。この基準電流制御回路１０６は、リード動作に入る時、ベリファイ動作に入る時、スタンドバイ中のリフレッシュ動作に入る時にイネーブル信号ＲＥＦＥＮＢを出力する。
【００１９】
基準電流生成回路１０７は、イネーブル信号ＲＥＦＥＮＢに応じて活性化され、基準電流分配電位ＩＲＥＦＮＣＨを出力するようになっている。この基準電流生成回路１０７は、ディープパワーダウン時およびスタンドバイ時に基準周期生成回路１０４が非活性化するのに連動して、非活性化するようになっている。
【００２０】
センスアンプ１０８は、メモリセル１１１に流れるセル電流Ｉｃｅｌｌと基準電流Ｉｒｅｆとを比較し、その比較結果を出力するようになっている。この比較結果に基づいて、メモリセル１１１に記憶されたデータが読み出される。このセンスアンプ回路１０８は、ディープパワーダウン時およびスタンドバイ時に非活性化するようになっている。
【００２１】
スイッチ回路１１０は、基準電流生成回路１０７とセンスアンプ１０８とに接続された配線１１２との間に接続されている。このスイッチ回路１１０は、信号ＲＥＦＳＷに応じて、オン／オフが制御され、基準電流生成回路１０７から配線１１２への基準電流分配電位ＩＲＥＦＮＣＨの供給を遮断することが可能である。
【００２２】
メモリセル１１１は、しきい値に応じたデータを保持する不揮発性トランジスタ（例えば、ＥＥＰＲＯＭセル）により構成されている。このメモリセル１１１は、電位ＶＤＤＲがワード線に印加されるようになっている。電位ＶＤＤＲをワード線に印加した時、メモリセル１１１にはしきい値電圧に応じたセル電流Ｉｃｅｌｌが流れる。
【００２３】
ここで、基準電流生成回路１０７のパワーオン時に、一度、配線１１２を充電し、スイッチ回路１１０をオフする。これにより、配線１１２の電位を所望の値に保持することができる。その後、リード動作で基準電流分配電位ＩＲＥＦＮＣＨが必要となるときには、配線１１２の電位がある程度保持されているため、接地電位から充電する必要がなく、高速化できる。
【００２４】
スイッチ回路１１０のオフ時のリーク電流等により配線１１２の電位が変動し得る。このため、一定期間ごとの既述のリフレッシュ動作が必要となる。
【００２５】
また、多値メモリセルでは、例えば、ひとつのメモリセルで４つのしきい値分布を設定される。これは、二値メモリセルに比べて、しきい値分布の間隔が狭くなる傾向にある。このように、多値メモリセルでは、しきい値分布の間隔が狭いため、基準電流Ｉｒｅｆは、二値メモリセルよりも、精度良く設定される必要がある。
【００２６】
また、リード動作においては、基準電流Ｉｒｅｆとメモリセルのセル電流Ｉｃｅｌｌの差が二値メモリセルより少なくなる。このため、データを判定する時間を長く取る必要がある。したがって、増加した判定時間を吸収できるように、基準電流ＩＲＥＦＮＣＨは高速に準備しておく必要がある。
【００２７】
次に、以上のような構成を有する半導体記憶装置１００の基準電流生成回路１０７の構成の一例について説明する。
【００２８】
図２は、図１に示す半導体記憶装置１００の基準電流生成回路１０７の構成の一例を示す回路図である。なお、図２では、第１導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとして説明する。しかし、同様の動作をするように、回路の極性を変更し、第１導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとしてもよい。
【００２９】
図２に示すように、基準電流生成回路１０７は、基準電流生成部１０７ａと、この基準電流生成部の出力に応じて出力端子１０７ｃから配線１１２に基準電流ＩＲＥＦＮＣＨを出力するアンプ部７ｂと、を有する。
【００３０】
基準電流生成部１０７ａは、ｐＭＯＳトランジスタａ１、ａ２、ａ５、ａ６と、ｎＭＯＳトランジスタａ３、ａ７、ａ８と、リファレンスセルａ４と、を有する。
【００３１】
ｐＭＯＳトランジスタａ１は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、このイネーブル信号ＲＥＦＥＮＢに応じてオン／オフが制御されるようになっている。
【００３２】
ｐＭＯＳトランジスタａ２は、ｐＭＯＳトランジスタａ１を介して、電源に一端（ソース）が接続されている。このｐＭＯＳトランジスタａ２は、ダイオード接続されている。
【００３３】
ｎＭＯＳトランジスタａ３は、ｐＭＯＳトランジスタａ２の他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタａ３のしきい値電圧は、０Ｖ近傍に設定されている。このしきい値電圧以上の固定電圧ＢＩＡＳがｎＭＯＳトランジスタａ３のゲートに印加されている。
【００３４】
リファレンスセルａ４は、ｎＭＯＳトランジスタａ３の他端（ソース）と接地との間に接続されている。このリファレンスセルａ４は、電位ＶＤＤＲがワード線に印加されるようになっている。このリファレンスセルａ４は、メモリセル１１１と同じ構成を有する。このリファレンスセルａ４は、高速にセル電流Ｉｃｅｌｌｘｎが立ち上がるように、複数個直列に接続されていてもよい。
【００３５】
ｐＭＯＳトランジスタａ５は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、このイネーブル信号ＲＥＦＥＮＢに応じてオン／オフが制御されるようになっている。
【００３６】
ｐＭＯＳトランジスタａ６は、ｐＭＯＳトランジスタａ５を介して、電源に一端（ソース）が接続され、ｐＭＯＳトランジスタａ２のゲートにゲートが接続されている。これにより、ｐＭＯＳトランジスタａ６は、ｐＭＯＳトランジスタａ２に流れる電流Ｉｃｅｌｌｘｎをカレントミラーした電流Ｉｃｅｌｌｘｍが流れるようになっている。
【００３７】
ｎＭＯＳトランジスタａ７は、ｐＭＯＳトランジスタａ６の他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタａ７のしきい値電圧は、０Ｖ近傍に設定されている。このしきい値電圧以上の固定電圧ＢＩＡＳがｎＭＯＳトランジスタａ５のゲートに印加されている。
【００３８】
ｎＭＯＳトランジスタａ８は、ｎＭＯＳトランジスタａ７の他端（ソース）と接地との間に接続されている。このｎＭＯＳトランジスタａ８は、ｐＭＯＳトランジスタａ６の他端（ドレイン）にゲートが接続されている。
【００３９】
また、図２に示すように、アンプ部１０７ｂは、ｐＭＯＳトランジスタｂ１、ｂ２、ｂ５、ｂ６、ｂ９、ｂ１０、ｂ１３、ｂ１４と、ｎＭＯＳトランジスタｂ３、ｂ７、ｂ１１、１２、ｂ１５、ｂ１６と、入力ＭＯＳトランジスタｂ４、ｂ８と、を有する。
【００４０】
ｐＭＯＳトランジスタｂ１は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、このイネーブル信号ＲＥＦＥＮＢに応じてオン／オフが制御されるようになっている。
【００４１】
ｐＭＯＳトランジスタｂ２は、ｐＭＯＳトランジスタｂ１を介して、電源に一端（ソース）が接続されている。このｐＭＯＳトランジスタｂ２は、ダイオード接続されている。
【００４２】
ｎＭＯＳトランジスタｂ３は、ｐＭＯＳトランジスタｂ２の他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタｂ３のしきい値電圧は、０Ｖ近傍に設定されている。このしきい値電圧以上の固定電圧ＢＩＡＳがｎＭＯＳトランジスタｂ３のゲートに印加されている。
【００４３】
入力ＭＯＳトランジスタｂ４は、ｎＭＯＳトランジスタｂ３の他端（ソース）と接地との間に接続されている。この入力ＭＯＳトランジスタｂ４のゲートは、出力端子１０７ｃに接続されている。すなわち、入力ＭＯＳトランジスタｂ４のゲートは、アンプ部１０７ｂの非反転入力端子として機能する。
【００４４】
ｐＭＯＳトランジスタｂ５は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、このイネーブル信号ＲＥＦＥＮＢに応じてオン／オフが制御されるようになっている。
【００４５】
ｐＭＯＳトランジスタｂ６は、ｐＭＯＳトランジスタｂ５を介して、電源に一端（ソース）が接続され、ｐＭＯＳトランジスタｂ２のゲートにゲートが接続されている。これにより、ｐＭＯＳトランジスタｂ６は、ｐＭＯＳトランジスタｂ２に流れる電流Ｉｃｅｌｌｘｉをカレントミラーした電流Ｉｃｅｌｌｘｉが流れるようになっている。
【００４６】
ｎＭＯＳトランジスタｂ７は、ｐＭＯＳトランジスタｂ６の他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタｂ７のしきい値電圧は、０Ｖ近傍に設定されている。このしきい値電圧以上の固定電圧ＢＩＡＳがｎＭＯＳトランジスタｂ７のゲートに印加されている。
【００４７】
入力ＭＯＳトランジスタｂ８は、ｎＭＯＳトランジスタｂ７の他端（ソース）と接地との間に接続されている。この入力ＭＯＳトランジスタｂ８のゲートは、ｎＭＯＳトランジスタａ８のゲートに接続されている。すなわち、入力ＭＯＳトランジスタｂ８のゲートは、アンプ部１０７ｂの反転入力端子として機能する。
【００４８】
ｐＭＯＳトランジスタｂ９は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、このイネーブル信号ＲＥＦＥＮＢに応じてオン／オフが制御されるようになっている。
【００４９】
ｐＭＯＳトランジスタｂ１０は、ｐＭＯＳトランジスタｂ９を介して、電源に一端（ソース）が接続され、ｐＭＯＳトランジスタｂ２のゲートにゲートが接続されている。これにより、ｐＭＯＳトランジスタｂ１０は、ｐＭＯＳトランジスタｂ２に流れる電流Ｉｃｅｌｌｘｉをカレントミラーした電流Ｉｃｅｌｌｘｉが流れるようになっている。
【００５０】
ｎＭＯＳトランジスタｂ１１は、ｐＭＯＳトランジスタｂ１０の他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタｂ１１のしきい値電圧は、０Ｖ近傍に設定されている。このしきい値電圧以上の固定電圧ＢＩＡＳがｎＭＯＳトランジスタｂ１１のゲートに印加されている。
【００５１】
ｎＭＯＳトランジスタｂ１２は、ｎＭＯＳトランジスタｂ１１の他端（ソース）と接地との間に接続されている。このｎＭＯＳトランジスタｂ１２は、ｐＭＯＳトランジスタｂ１０の他端（ドレイン）にゲートが接続されている。
【００５２】
ｐＭＯＳトランジスタｂ１３は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、このイネーブル信号ＲＥＦＥＮＢに応じてオン／オフが制御されるようになっている。
【００５３】
ｐＭＯＳトランジスタｂ１４は、ｐＭＯＳトランジスタｂ１３を介して、電源に一端（ソース）が接続され、ｐＭＯＳトランジスタｂ６の他端（ドレイン）にゲートが接続されている。このような構成により、ｐＭＯＳトランジスタｂ１４に入力されるゲート電圧は、ｐＭＯＳトランジスタａ２のゲート電圧と同電位となり、ｐＭＯＳトランジスタｂ１４には、ｐＭＯＳトランジスタａ２に流れる電流Ｉｃｅｌｌｘｎと同等の電流Ｉｃｅｌｌｘｊが流れるようになっている。
【００５４】
また、出力端子１０７ｃに、ｐＭＯＳトランジスタｂ１４の他端（ドレイン）が接続されている。また、ｐＭＯＳトランジスタｂ１４は、他のｐＭＯＳトランジスタａ２、ａ６、ｂ２、ｂ６、ｂ１０よりも大きいサイズを有する。
【００５５】
ｎＭＯＳトランジスタｂ１６は、ゲートにイネーブル信号ＲＥＦＥＮＢを反転させた信号ＲＥＦＥＮが入力され、この信号ＲＥＦＥＮに応じてオン／オフが制御されるようになっている。
【００５６】
ｎＭＯＳトランジスタｂ１５は、ｐＭＯＳトランジスタｂ１４の他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタｂ１５は、ｎＭＯＳトランジスタｂ１６を介して、接地に他端（ソース）が接続されている。
【００５７】
また、ｎＭＯＳトランジスタｂ１５は、ｎＭＯＳトランジスタｂ１２のゲートにゲートが接続されている。これにより、ｎＭＯＳトランジスタｂ１５は、ｎＭＯＳトランジスタｂ１２に流れる電流Ｉｃｅｌｌｘｉをカレントミラーした電流Ｉｃｅｌｌｘｊが流れるようになっている。また、出力端子１０７ｃに、ｎＭＯＳトランジスタｂ１５の他端（ドレイン）が接続されている。また、ｎＭＯＳトランジスタｂ１５は、他のｎＭＯＳトランジスタａ８、ｂ４、ｂ８、ｂ１２よりも大きいサイズを有する。
【００５８】
以上の構成を有する基準電流生成回路１０７において、例えば、ｐＭＯＳトランジスタａ１、ａ５、ｂ１、ｂ５、ｂ９は、同じサイズに設定される。また、例えば、ｐＭＯＳトランジスタａ２、ａ６、ｂ２、ｂ６、ｂ１０は、同じサイズに設定される。また、例えば、ｎＭＯＳトランジスタａ３、ａ７、ｂ３、ｂ７、ｂ１１は、同じサイズに設定される。また、例えば、ｎＭＯＳトランジスタａ８、ｂ４、ｂ８、ｂ１２は、同じサイズに設定される。
【００５９】
この場合、カレントミラーにより、ｐＭＯＳトランジスタｂ６の他端（ドレイン）の電位は、ｐＭＯＳトランジスタａ２の他端（ドレイン）の電位ＩＲＥＦＰＣＨ１と、同等になる。また、カレントミラーにより、ｐＭＯＳトランジスタｂ１０の他端（ドレイン）の電位は、ｐＭＯＳトランジスタａ６の他端（ドレイン）の電位ＩＲＥＦＰＣＨ１と、同等になる。
【００６０】
ここで、上記構成を有するアンプ部１０７ｂは、入力ＭＯＳトランジスタｂ４に入力される出力端子１０７ｃの電位を、電位ＩＲＥＦＮＣＨ０と等しくするように、フィードバック動作する。
【００６１】
このアンプ部１０７ｂは、ｐＭＯＳトランジスタｂ１４からの出力端子１０７ｃに対する充電とｎＭＯＳトランジスタｂ１５からの出力端子１０７ｃの放電により、出力端子１０７ｃの電位を制御する。
【００６２】
例えば、出力信号（出力端子１０７ｃの電位）が目標からオーバーシュートした場合には、ｎＭＯＳトランジスタｂ１６の能力を上げて電流を引き抜く。一方、出力信号（出力端子１０７ｃの電位）が目標からアンダーシュートした場合には、ｐＭＯＳトランジスタｂ１４の能力を上げて電流を流し込む動作をする。
【００６３】
これにより、従来技術のようなカレントミラー方式により一定電流を引き抜く構成に比べて、高速制御できる。
【００６４】
また、既述のように、ｐＭＯＳトランジスタｂ１４、ｎＭＯＳトランジスタｂ１５は、他のＭＯＳトランジスタよりもサイズを大きくして、その動作を高速化している。
【００６５】
このように、従来技術のカレントミラー方式と比べて出力端子１０７ｃ（配線１１２）の電位の起動を高速化できる。
【００６６】
以上のように、本実施例に係る半導体記憶装置によれば、基準電流の立ち上がりの高速化を図ることができる。特に、基準電流を高速に立ち上げることができるので、既述のような多値メモリセルのリード動作の高速化を実現することができる。
【実施例２】
【００６７】
実施例１では、基準電流の立ち上がりの高速化を図るための構成の一例について述べた。本実施例では、特に、基準電流の立ち上がりの高速化を図るための基準電流生成回路の構成のさらに他の例について述べる。
【００６８】
図３は、図１に示す半導体記憶装置１００の基準電流生成回路１０７を含む構成の他の例を示す図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。また、図３に示す基準電流生成回路２０７は、実施例１の基準電流生成回路１０７と同様に、図１に示す半導体記憶装置１００に適用される。
【００６９】
図３に示すように、基準電流生成回路２０７は、実施例１の基準電流生成回路１０７と比較して、電位保持回路２０７ｄと、第１の発振防止回路２０７ｅと、第２の発振防止回路２０７ｆと、ビット線抵抗２０７ｇと、をさらに備える。なお、他の構成は、実施例１の基準電流生成回路１０７と同様である。
【００７０】
電位保持回路２０７ｄは、ｐＭＯＳトランジスタｄ１、ｄ２、ｄ４、ｄ５、ｄ６、ｄ７を有する。
【００７１】
ｐＭＯＳトランジスタｄ１は、電源とｐＭＯＳトランジスタａ２のゲートとの間に接続されている。このｐＭＯＳトランジスタｄ１は、ゲートにイネーブル信号ＲＥＦＥＮＢを反転させた信号ＲＥＦＥＮが入力され、この信号ＲＥＦＥＮに応じてオン／オフが制御されるようになっている。
【００７２】
また、ｐＭＯＳトランジスタｄ２は、電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタｄ３を介して、他端（ドレイン）がｐＭＯＳトランジスタａ２のゲートに接続されている。
【００７３】
また、ｐＭＯＳトランジスタｄ５は、電源とｐＭＯＳトランジスタａ６のゲートとの間に接続されている。このｐＭＯＳトランジスタｄ５は、ゲートにイネーブル信号ＲＥＦＥＮＢを反転させた信号ＲＥＦＥＮが入力され、この信号ＲＥＦＥＮに応じてオン／オフが制御されるようになっている。
【００７４】
また、ｐＭＯＳトランジスタｄ６は、電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタｄ７を介して、他端（ドレイン）がｐＭＯＳトランジスタａ６のゲートに接続されている。
【００７５】
また、ｐＭＯＳトランジスタｄ４は、ｐＭＯＳトランジスタａ２のゲートとｐＭＯＳトランジスタａ６のゲートとの間に接続されている。このｐＭＯＳトランジスタｄ４は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、このイネーブル信号ＲＥＦＥＮＢに応じてオン／オフが制御されるようになっている。
【００７６】
上記構成を有する電位保持回路２０７ｄは、基準電流生成回路１０７が非活性化状態のときに、所定の電位（ここでは、電源電圧ＶＤＤ−ｐＭＯＳトランジスタのしきい値電圧）に昇圧する。これにより、基準電流生成部１０７ａの起動を高速化することができる。
【００７７】
また、図３に示すように、第１の発振防止回路２０７ｅは、ｐＭＯＳトランジスタｅ１、ｅ２を有する。
【００７８】
ｐＭＯＳトランジスタｅ１は、ｐＭＯＳトランジスタｂ１とｎＭＯＳトランジスタｂ３との間で、ｐＭＯＳトランジスタｂ２と並列に接続されている。
【００７９】
ｐＭＯＳトランジスタｅ２は、ｐＭＯＳトランジスタｂ５とｎＭＯＳトランジスタｂ７との間で、ｐＭＯＳトランジスタｂ６と並列に接続されている。このｐＭＯＳトランジスタｅ２は、ｐＭＯＳトランジスタｅ１のゲートにそのゲートが接続されるとともに、ダイオード接続されている。
【００８０】
このように、第１の発振防止回路２０７ｅは、ｐＭＯＳトランジスタｂ２、ｂ６のカレントミラー回路に対して、ｐＭＯＳトランジスタｅ１、ｅ２のカレントミラー回路を逆向きに接続して構成される。
【００８１】
これにより、ｐＭＯＳトランジスタｂ１４のゲート入力信号を高めに設定することができる。その効果として、ｐＭＯＳトランジスタｂ１４側、ｎＭＯＳトランジスタｂ１５側に不感帯ができる。これにより出力信号(基準電流分配電位ＩＲＥＦＮＣＨ)の発振を抑えることができる。
【００８２】
また、図３に示すように、第２の発振防止回路２０７ｆは、出力端子１０７ｃに一端が接続されたスイッチ回路ｆ１と、このスイッチ回路ｆ１の他端と接地との間に接続された容量素子ｆ２と、を有する。
【００８３】
スイッチ回路ｆ１は、ゲートにイネーブル信号ＲＥＦＥＮＢが入力され、スイッチ回路１１０がオンするとともにオンするように制御される。これにより、配線１１２と容量素子ｆ２が電気的に接続され、基準電流分配電位ＩＲＥＦＮＣＨの発振が抑制される。
【００８４】
また、図３に示すように、ビット線抵抗２０７ｇが、ｎＭＯＳトランジスタａ３とリファレンスセルａ４との間に、接続されている。このビット線抵抗２０７ｇは、メモリセル１１１に接続されたローカルビット線と同じ幅、長さのメタル配線である。これにより、容量の等価性を高め、より精度よい基準電流Ｉｒｅｆを生成できる。
【００８５】
以上のように、本実施例に係る半導体記憶装置によれば、基準電流の立ち上がりの高速化を図ることができる。
【実施例３】
【００８６】
実施例１、２では、基準電流の立ち上がりの高速化を図るための構成の一例について述べた。本実施例では、特に、基準電流の立ち上がりの高速化を図るためのリード動作、ベリファイ動作、リフレッシュ動作の制御の例について述べる。
【００８７】
図４Ａは、図１に示す半導体記憶装置１００のリード動作時の各信号の一例を示すタイミングチャートである。図４Ａに示すように、リード信号Ｒ＿ＡＣＴＩＶＥが“Ｈｉｇｈ”になり、半導体記憶装置１００がリード状態になる。また、信号Ｒ＿ＳＡＥＮＢが“Ｌｏｗ”の期間、センスアンプ１０８が活性化される。
【００８８】
リード信号Ｒ＿ＡＣＴＩＶＥの変化に同期して、基準電流制御回路１０６は、信号ＲＥＳＴＡＲＴを出力する。この信号ＲＥＳＴＡＲＴに応じて、カウンタ回路１０５が信号ＲＴＩＭＥＲを“Ｈｉｇｈ”に変化させる。信号ＲＴＩＭＥＲは、所定時間（例えば、１ｕｓ）の間“Ｈｉｇｈ”を維持し、その後“Ｌｏｗ”となる。
【００８９】
この信号ＲＴＩＭＥＲの“Ｈｉｇｈ”への変化に同期して、基準電流制御回路１０６がイネーブル信号ＲＥＦＥＮＢを“Ｌｏｗ”に変化させる。これにより、基準電流生成回路１０７が活性化される。
【００９０】
そして、センスアンプ１０８が判定したデータのラッチが完了することにより、信号ＬＡＴが“Ｌｏｗ”に変化する。この信号ＬＡＴの変化に同期して、基準電流制御回路１０６は信号ＲＥＦＳＷを“Ｈｉｇｈ”に変化させて、スイッチ回路１１０をオンする。これにより、配線１１２が充電される。
【００９１】
そして、リード信号Ｒ＿ＡＣＴＩＶＥが“Ｌｏｗ”（リード動作が終了）になった後、カウンタ回路１０５は信号ＲＴＩＭＥＲを“Ｌｏｗ”にする。基準電流制御回路１０６は、この信号ＲＴＩＭＥＲの変化に同期して、信号ＲＥＦＳＷを“Ｌｏｗ”にすることによりスイッチ回路１１０をオフさせる。
【００９２】
その後、基準電流制御回路１０６は、イネーブル信号ＲＥＦＥＮＢを“Ｈｉｇｈ”にして、基準電流生成回路１０７を非活性化する。
【００９３】
すなわち、基準電流制御回路１０６がリード信号Ｒ＿ＡＣＴＩＶＥを受けて基準電流生成回路１０７を活性化し、信号ＬＡＴを受けた後にはじめてスイッチ回路１１０を開放する。リード動作後（ラッチ完了後）にスイッチ回路１１０を動作させることにより、ノイズの伝搬を抑えることができる。
【００９４】
そのため、スタンドバイ状態から復帰後の1回目のリード動作では基準電流生成回路１０７はセンスアンプ１０８に接続せず（スイッチ回路１１０がオフ状態）、配線１１２に保持している電荷のままリード動作を行う。
【００９５】
なお、ここでは、基準電流生成回路１０７の活性化期間を１ｕｓとし、十分に配線１１２の電位を所定の電位に復帰させるようにしている。
【００９６】
また、図４Ｂは、図１に示す半導体記憶装置１００のベリファイ動作時の各信号の一例を示すタイミングチャートである。
【００９７】
図４Ｂに示すように、ベリファイ信号Ａ＿ＡＣＴＩＶＥが“Ｈｉｇｈ”になり、半導体記憶装置１００がベリファイ状態になる。
【００９８】
このベリファイ信号Ａ＿ＡＣＴＩＶＥの変化に同期して、基準電流制御回路１０６は、信号ＲＥＳＴＡＲＴを出力する。この信号ＲＥＳＴＡＲＴに応じて、カウンタ回路１０５が信号ＲＴＩＭＥＲを“Ｈｉｇｈ”に変化させる。
【００９９】
この信号ＲＴＩＭＥＲの変化に同期して、基準電流制御回路１０６がイネーブル信号ＲＥＦＥＮＢを“Ｌｏｗ”に変化させる。これにより、基準電流生成回路１０７が活性化される。
【０１００】
イネーブル信号ＲＥＦＥＮＢが“Ｌｏｗ”に変化してから、基準電流生成回路１０７が立ち上がるまでの所定時間（例えば、１００ｎｓ）の遅延後、基準電流制御回路１０６は、信号ＲＥＦＳＷを“Ｈｉｇｈ”に変化させて、スイッチ回路１１０をオンする。これにより、配線１１２が充電される。
【０１０１】
その後（ここでは、ベリファイ信号Ａ＿ＡＣＴＩＶＥが“Ｈｉｇｈ”に変化してから３クロック後）、信号Ａ＿ＳＡＥＮＢが“Ｌｏｗ”に変化し、センスアンプ１０８がセンス動作する。この信号Ａ＿ＳＡＥＮＢが“Ｈｉｇｈ”に変化してセンスアンプ１０８のセンス動作が終了する。
【０１０２】
その後、ベリファイ信号Ａ＿ＡＣＴＩＶＥが“Ｌｏｗ”になり、半導体記憶装置１００のベリファイ動作が完了する。
【０１０３】
その後、カウンタ回路１０５は信号ＲＴＩＭＥＲを“Ｌｏｗ”にする。基準電流制御回路１０６は、この信号ＲＴＩＭＥＲの変化に同期して、信号ＲＥＦＳＷを“Ｌｏｗ”にすることによりスイッチ回路１１０をオフさせる。
【０１０４】
その後、基準電流制御回路１０６は、イネーブル信号ＲＥＦＥＮＢを“Ｈｉｇｈ”にして、基準電流生成回路１０７を非活性化する。
【０１０５】
すなわち、基準電流制御回路１０６が、ベリファイ状態を表すベリファイ信号Ａ＿ＡＣＴＩＶＥを受けて基準電流生成回路を活性化し、その１００ｎｓ後にスイッチ回路１１０を開放する。そして、ベリファイ信号Ａ＿ＡＣＴＩＶＥが“Ｈｉｇｈ”に変化してから３クロック後に、センスアンプを活性化する。
【０１０６】
これにより、スイッチ回路１１０の開放によるノイズが、ベリファイ動作に影響を与えないようにすることができる。
【０１０７】
なお、ここでも、同様に、基準電流生成回路１０７の活性化期間を１ｕｓとし、十分に配線１１２の電位を所定の電位に復帰させるようにしている。
【０１０８】
また、図４Ｃは、図１に示す半導体記憶装置１００のリフレッシュ動作時の各信号の一例を示すタイミングチャートである。
【０１０９】
図４Ｃに示すように、先ず、リフレッシュ信号ＲＥＦが“Ｈｉｇｈ”になり、リフレッシュ動作が開始される。
【０１１０】
このリフレッシュパルス信号ＲＥＦＲＥＳＨの変化に同期して、基準電流制御回路１０６は、信号ＲＥＳＴＡＲＴを出力する。この信号ＲＥＳＴＡＲＴに応じて、カウンタ回路１０５が信号ＲＴＩＭＥＲを“Ｈｉｇｈ”に変化させる。
【０１１１】
この信号ＲＴＩＭＥＲの変化に同期して、基準電流制御回路１０６がイネーブル信号ＲＥＦＥＮＢを“Ｌｏｗ”に変化させる。これにより、基準電流生成回路１０７が活性化させる。
【０１１２】
１００ｎｓの遅延後、基準電流制御回路１０６は、信号ＲＥＦＳＷを“Ｈｉｇｈ”に変化させて、スイッチ回路１１０をオンする。これにより、配線１１２が充電される。
【０１１３】
その後（信号ＲＴＩＭＥＲが“Ｈｉｇｈ”になって１ｕｓ経過後）、カウンタ回路１０５は信号ＲＴＩＭＥＲおよびリフレッシュパルス信号ＲＥＦＲＥＳＨを“Ｌｏｗ”にする。基準電流制御回路１０６は、この信号ＲＴＩＭＥＲの変化に同期して、信号ＲＥＦＳＷを“Ｌｏｗ”にすることによりスイッチ回路１１０をオフさせる。
【０１１４】
その後、基準電流制御回路１０６は、イネーブル信号ＲＥＦＥＮＢを“Ｈｉｇｈ”にして、基準電流生成回路１０７を非活性化する。
【０１１５】
すなわち、基準電流制御回路１０６が、リフレッシュパルス信号ＲＥＦＲＥＳＨを受けて基準電流生成回路を活性化し、その１００ｎｓ後にスイッチ回路１１０を開放する。
【０１１６】
なお、ここでも、同様に、基準電流生成回路１０７の活性化期間を１ｕｓとし、十分に配線１１２の電位を所定の電位に復帰させるようにしている。
【０１１７】
以上のように、本実施例に係る半導体記憶装置によれば、基準電流へのノイズの影響を低減しつつ、基準電流の立ち上がりの高速化を図ることができる。
【実施例４】
【０１１８】
既述のように、実施例１、２では、基準電流の立ち上がりの高速化を図るための構成の一例について述べた。ここで、電源投入直後のリード動作に高速に対応できるように、基準電流分配電位ＩＲＥＦＮＣＨは、該リード動作前に所望のレベルに達している必要がある。
【０１１９】
そこで、本実施例では、電源投入後の基準電流の立ち上げを制御する例について述べる。ここでは、特に、基準電流分配電位ＩＲＥＦＮＣＨを、電位ＶＤＤＲの設定値へ昇圧の完了後、パワーオン時間(例えば、５００ｕｓ)以内に、所望のレベルに到達させる例について述べる。
【０１２０】
図５は、図１に示す半導体記憶装置１００の立ち上げ時の各信号の一例を示すタイミングチャートである。図５に示すように、先ず、電源が投入され電源電圧ＶＤＤが上昇する（時間ｔ０）。この電源電圧ＶＤＤの上昇とともに、基準電位生成回路１０２が出力する基準電位ＶＲＥＦも上昇する。
【０１２１】
このとき、信号ＲＯＳＣＥが“Ｈｉｇｈ”になることにより、ポンプ回路１０３が昇圧動作を開始する。そして、電位ＶＤＤＲが設定値（例えば、６．０Ｖ）に到達すると、信号ＲＯＳＣＥが“Ｌｏｗ”になることにより、ポンプ回路１０３の昇圧動作が停止する（時間ｔ１）。これにより、電位ＶＤＤＲが時間の経過とともに降下する。
【０１２２】
一方、信号ＲＯＳＣＥが“Ｌｏｗ”になると、ポンプ回路１０３が出力する信号ＰＯＮＥＤ０Ｂに応じて、カウンタ回路１０５がリフレッシュパルス信号ＲＥＦＲＥＳＨおよび信号ＲＴＩＭＥＲを出力する。結果として、基準電流制御回路１０６は、これらの信号に応じて、イネーブル信号ＲＥＦＥＮＢを“Ｌｏｗ”に変化させる。これにより、基準電流生成回路１０７が活性化させる。
【０１２３】
その後、基準電流制御回路１０６は、信号ＲＥＦＳＷを“Ｈｉｇｈ”に変化させて、スイッチ回路１１０をオンする。これにより、配線１１２が充電される。
【０１２４】
その後、基準電流制御回路１０６は、信号ＲＥＦＳＷを“Ｌｏｗ”にすることによりスイッチ回路１１０をオフさせる。
【０１２５】
その後、基準電流制御回路１０６は、イネーブル信号ＲＥＦＥＮＢを“Ｈｉｇｈ”にして、基準電流生成回路１０７を非活性化する（時間ｔ２）。
【０１２６】
以上の動作により、基準電流分配電位ＩＲＥＦＮＣＨは、電圧ＶＤＤＲの設定値へ昇圧の完了後、パワーオン時間(例えば、５００ｕｓ)以内に、所望のレベルに到達させることができる。
【０１２７】
その後、配線１１２を再充電（リフレッシュ動作）するために、例えば、４００ｕｓ毎に基準電流生成回路１０７を活性化する（時間ｔ３〜ｔ４）。
【０１２８】
その後、ポンプ回路１０３の再度の昇圧動作が完了したときにも、基準電流制御回路１０６の活性化を行う（時間ｔ５〜ｔ６）。
【０１２９】
これにより、リファレンスセルａ４に所定の電圧ＶＤＤＲが印加された状態で、配線１１２を再充電（リフレッシュ動作）することができる。すなわち、配線１１２を所定の電位に維持することができる。
【０１３０】
このように、半導体記憶装置１００の電源投入直後に予め基準電流分配電位ＩＲＥＦＮＣＨをセンスアンプへ配分する配線１１２を充電しておく。これにより、リード動作開始時に基準電流分配電位ＩＲＥＦＮＣＨの準備は完了している。
【０１３１】
このため、リード動作開始時点から基準電流分配電位ＩＲＥＦＮＣＨを起動し準備する時間が不要となる。これにより、リード動作の高速化を図ることができる。
【０１３２】
なお、ここでも、同様に、基準電流生成回路１０７の活性化期間を１ｕｓとし、十分に配線１１２の電位を所定の電位に復帰させるようにしている。
【０１３３】
また、実施例３と同様に、半導体記憶装置１００の電源投入後の1回目のリード動作では、基準電流生成回路１０７はセンスアンプ１０８に接続せず（スイッチ回路１１０がオフ状態）、配線１１２に保持している電荷のままリード動作を行う。
【０１３４】
以上のように、本実施例に係る半導体記憶装置によれば、基準電流へのノイズの影響を低減しつつ、基準電流の立ち上がりの高速化を図ることができる。特に、半導体記憶装置のリード動作の高速化を図ることができる。
【実施例５】
【０１３５】
既述のように、実施例１、２では、基準電流の立ち上がりの高速化を図るための構成の一例について述べた。本実施例では、特に、基準電流の立ち上がりの高速化を図るためのリード動作、ベリファイ動作、リフレッシュ動作の制御の例について述べる。
【０１３６】
図６は、図１に示す半導体記憶装置がディープパワーダウン状態に遷移してから復帰する場合の各信号の一例を示すタイミングチャートである。
【０１３７】
図６に示すように、先ず、ディープパワーダウン信号ＤＰＤが“Ｈｉｇｈ”に変化し、半導体記憶装置１００がディープパワーダウン状態に遷移する（時間ｔ０）。
【０１３８】
このとき、ポンプ回路１０３が非活性化するので、電圧ＶＤＤＲが降下する。さらに、ポンプ回路１０３は、信号ＰＯＮＥＮＤ０Ｂを“Ｈｉｇｈ”に変化させることにより、基準周期生成回路１０４およびカウンタ回路１０５を停止させる。
【０１３９】
さらに、ディープパワーダウン信号ＤＰＤの変化に基づいて、基準電流制御回路１０６は、イネーブル信号ＲＥＦＥＮＢを“Ｈｉｇｈ”に変化させる。これにより、基準電流制御回路１０６も非活性化する。
【０１４０】
なお、配線１１２の電位は、リーク電流等の放電のため、下降し続けている（時間ｔ０〜ｔ１）。
【０１４１】
次に、ディープパワーダウン信号ＤＰＤが“Ｌｏｗ”に変化し、半導体記憶装置１００がディープパワーダウン状態から復帰する（時間ｔ１）。このとき、ポンプ回路１０３が活性化するので、昇圧動作を開始し、電位ＶＤＤＲが上昇する。
【０１４２】
次に、電圧ＶＤＤＲが設定値まで昇圧されると、ポンプ回路１０３は電位ＶＤＤＲの昇圧動作を停止し、信号ＰＯＮＥＮＤ０Ｂを“Ｌｏｗ”に変化させる（時間ｔ２）。この信号ＰＯＮＥＮＤ０Ｂに応じて、基準周期生成回路１０４およびカウンタ回路１０５が起動する。そして、カウンタ回路１０５がリフレッシュパルス信号ＲＥＦＲＥＳＨを出力するとともに、信号ＲＴＩＭＥＲを“Ｈｉｇｈ”に変化させる。
【０１４３】
さらに、このリフレッシュパルス信号ＲＥＦＲＥＳＨおよび信号ＲＴＩＭＥＲに応じて、基準電流制御回路１０６は、イネーブル信号ＲＥＦＥＮＢを“Ｌｏｗ”に変化させる。これにより、基準電流生成回路１０７が活性化される。
【０１４４】
次に、基準電流制御回路１０６は、所定の遅延時間（例えば、１００ｎｓ）の経過後、信号ＲＥＦＳＷを“Ｈｉｇｈ”に変化させ、スイッチ回路１１０をオンさせる。これにより、配線１１２が再充電される。
【０１４５】
その後、基準電流制御回路１０６は、信号ＲＥＦＳＷを“Ｌｏｗ”にすることによりスイッチ回路１１０をオフさせる。
【０１４６】
その後、このリフレッシュパルス信号ＲＥＦＲＥＳＨおよび信号ＲＴＩＭＥＲの変化に応じて、基準電流制御回路１０６は、イネーブル信号ＲＥＦＥＮＢを“Ｈｉｇｈ”にして、基準電流生成回路１０７を非活性化する（時間ｔ４）。
【０１４７】
以上のように、ディープパワーダウン状態から復帰し、ポンプ回路１０３による電圧ＶＤＤＲの昇圧動作を開始する。そして、この昇圧動作の開始後所定時間（時間ｔ１〜ｔ５、例えば、７５ｕｓ）経過前に、電圧ＶＤＤＲの昇圧が完了した後の配線１１２の再充電（リフレッシュ動作）をすることができる。
【０１４８】
すなわち、ディープパワーダウン状態からの復帰後、リファレンスセルに所定の電圧ＶＤＤＲが印加された状態で、配線１１２を所定の電位に維持することができる。
【０１４９】
このように、半導体記憶装置１００のディープパワーダウン状態からの復帰後に予め基準電流ＩＲＥＦＮＣＨをセンスアンプへ配分する配線１１２を充電しておく。これにより、リード動作開始時に基準電流分配電位ＩＲＥＦＮＣＨの準備は完了している。このため、リード動作開始時点から基準電流分配電位ＩＲＥＦＮＣＨを起動し準備する時間が不要となる。これにより、リード動作の高速化を図ることができる。
【０１５０】
なお、ここでも、基準電流生成回路１０７の活性化期間を１ｕｓとし、十分に配線１１２の電位を所定の電位に復帰させるようにしている。
【０１５１】
以上のように、本実施例に係る半導体記憶装置によれば、基準電流へのノイズの影響を低減しつつ、基準電流の立ち上がりの高速化を図ることができる。特に、半導体記憶装置のリード動作の高速化を図ることができる。
【実施例６】
【０１５２】
図１に示すように、基準電流分配電位ＩＲＥＦＮＣＨが印加される配線１１２は、スイッチ回路１１０により基準電流生成回路１０７と分離されている。しかし、このスイッチ回路１１０を構成する素子に欠陥があった場合には、リーク電流により、配線１１２の電位が低下し、リード動作や、ベリファイ動作に不具合が生じ得る。
【０１５３】
既述のように、配線１１２は、例えば４００ｕｓ毎に、基準電流生成回路１０７を活性化し再充電（リフレッシュ）する。例えば、この再充電の少し前のタイミングでリード動作させテストすることもできる。しかし、半導体記憶装置１００内のメモリセル１１１をテストすると膨大な時間が必要となる。
【０１５４】
そこで、本実施例では、スイッチ回路による配線のリーク電流の有無をより短時間でチェックするための構成の一例について述べる。
【０１５５】
既述の図１に示すように、半導体記憶装置１００は、テスト用リーク源１０９を備えている。このテスト用リーク源１０９は、スイッチ回路１１０とセンスアンプ１０８との間の接点１０９ａに接続されている。
【０１５６】
このテスト用リーク源１０９は、テスト時に、配線１１２を意図的に放電させて、１０９ａの電位を、リフレッシュ周期（例えば、４００ｕｓ）より短い時間で、降下させるようになっている。
【０１５７】
例えば、テスト用リーク源１０９は、配線１１２の電位を、リフレッシュ周期（４００ｕｓ）でスイッチ回路１１０によるリークが無い場合に低下するレベルＬ１まで低下させて、リード動作テストをする。これにより、テスト時間の短縮が可能となる。この場合、もし、スイッチ回路１１０の素子に欠陥がなければ、レベルＬ１よりも低下しない。したがって、レベルＬ１よりも配線１１２の電位が低下している場合は、スイッチ回路１１０の素子に欠陥があると判断される。
【０１５８】
以上のように、本実施例に係る半導体記憶装置によれば、スイッチ回路による配線のリーク電流の有無をより短時間でチェックすることができる。
【０１５９】
（応用例）
以下、上記構成および機能を有する半導体記憶装置（例えば、ＮＯＲ型フラッシュメモリ）１００を半導体チップに搭載した一例について説明する。尚、応用例に係るＮＯＲ型フラッシュメモリ１００に対しては、上述した実施例１乃至実施例６で示した各構成が適用し得る。
【０１６０】
図７は、本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００を備えた半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））１０００の一例を示す断面図である。
【０１６１】
図７に示すように、半導体チップ１０００は、基板１００１上に順次積層されたＮＡＮＤ型フラッシュメモリ１００２、スペーサ１００３、ＮＯＲ型フラッシュメモリ１００、スペーサ１００４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）１００５、およびコントローラ１００６を同一パッケージ内に搭載している。
【０１６２】
ＮＡＮＤ型フラッシュメモリ１００２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１０００において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。
【０１６３】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１００２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１００５は、例えば、ワーク用メモリとして使用される。
【０１６４】
コントローラ１００６は、主としてＮＡＮＤ型フラッシュメモリ１００２に対するデータ入出力制御、データ管理を行う。コントローラ１００６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１６５】
ＮＡＮＤ型フラッシュメモリ１００２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１００５、およびコントローラ１００６は、ワイヤ１００７により基板１００１にボンディングされている。
【０１６６】
基板１００１の裏面に設けられた各半田ボール１００８は、それぞれワイヤ１００７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。
【０１６７】
次に、上記半導体チップ１０００を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１６８】
図８は、半導体チップ１０００を内部に実装する携帯電話を示す図である。図８に示すように、携帯電話２０００は、メイン画面２００１を有する本体上部２００２と、キーパッド２００３を有する本体下部２００４と、を備えている。この携帯電話２０００には、半導体チップ１０００が搭載される。
【０１６９】
携帯電話２０００に搭載されたＣＰＵ（図示せず）は、半導体チップ１０００にインターフェイス（図示せず）を介してアクセスし、データ等の転送を行うようになっている。携帯電話２０００は、例えば、ＮＡＮＤ型フラッシュメモリ１００２をユーザデータの格納領域として、ＮＯＲ型フラッシュメモリ１００をファームウェア等のプログラム格納領域として使用する。
【０１７０】
この様なメモリシステムにおいて、ＮＯＲ型フラッシュメモリ１００には、データの読み出し時間の短縮が要求される。また一方で、アプリケーションソフトの高機能化に伴い、格納すべきプログラムのデータ量も増大傾向にある。
【０１７１】
本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００は、多値データを保持可能なメモリセルを備えるとともに、基準電流を高速に立ち上げることが可能な構成とすることで、上記課題を解決することが可能である。
【０１７２】
尚、半導体チップ１０００は、上記携帯電話以外にも、パーソナルコンピュータ、デジタルスチルカメラ、ＰＤＡ等の各種電子機器に適用することができる。
【図面の簡単な説明】
【０１７３】
【図１】本発明の一態様である実施例１に係る半導体記憶装置の、基準電流生成回路を含むシステム構成を示す図である。
【図２】図１に示す半導体記憶装置の基準電流生成回路の構成の一例を示す回路図である。
【図３】図１に示す半導体記憶装置の係る基準電流生成回路を含む構成の他の例を示す図である。
【図４Ａ】図１に示す半導体記憶装置のリード動作時の各信号の一例を示すタイミングチャートである。
【図４Ｂ】図１に示す半導体記憶装置のベリファイ動作時の各信号の一例を示すタイミングチャートである。
【図４Ｃ】図１に示す半導体記憶装置のリフレッシュ動作時の各信号の一例を示すタイミングチャートである。
【図５】図１に示す半導体記憶装置の立ち上げ時の各信号の一例を示すタイミングチャートである。
【図６】図１に示す半導体記憶装置がディープパワーダウン状態に遷移してから復帰する場合の各信号の一例を示すタイミングチャートである。
【図７】第１実施形態による不揮発性半導体記憶装置を備えた半導体チップの構成を示す断面図。
【図８】第１実施形態による不揮発性半導体記憶装置を備えた半導体チップを格納する携帯電話を示す模式図。
【符号の説明】
【０１７４】
ａ１、ａ２、ａ５、ａ６、ｂ１、ｂ２、ｂ５、ｂ６、ｂ９、ｂ１０、ｂ１３、ｂ１４  ｐＭＯＳトランジスタ
ａ３、ａ７、ａ８、ｂ３、ｂ７、ｂ１１、１２、ｂ１５、ｂ１６  ｎＭＯＳトランジスタ
ａ４  リファレンスセル
ｂ４、ｂ８  入力ＭＯＳトランジスタ
１００  半導体記憶装置
１０１  ディープパワーダウン制御回路
１０２  基準電位生成回路
１０３  ポンプ回路
１０４  基準周期生成回路
１０５  カウンタ回路
１０６  基準電流制御回路
１０７  基準電流生成回路
１０７ａ  基準電流生成部
１０７ｂ  アンプ部
１０７ｃ  出力端子
１０８  センスアンプ
１０９  テスト用リーク源
１１０  スイッチ回路
１１１  メモリセル
１１２  配線
２０７ｄ  電位保持回路
ｄ１〜ｄ７  ｐＭＯＳトランジスタ
２０７ｅ  第１の発振防止回路
ｅ１、ｅ２  ｐＭＯＳトランジスタ
２０７ｆ  第２の発振防止回路
ｆ１  スイッチ回路
ｆ２  容量素子
２０７ｇ  ビット線抵抗
１０００  半導体チップ
１００１  基板
１００２  ＮＡＮＤ型フラッシュメモリ
１００３、１００４  スペーサ
１００５  ＰＳＲＡＭ
１００６  コントローラ
１００７  ワイヤ
１００８  半田ボール
２０００  携帯電話
２００１  メイン画面
２００２  本体上部
２００３  キーパッド
２００４  本体下部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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