(57)【要約】【課題】電荷トラップの溜まりを防止して書き換え回数を増加させる。【解決手段】メモリセルＭＣは、半導体基板１０と、この半導体基板上に形成された第１のゲート絶縁層１１と、半導体基板１０上に第1のゲート絶縁層１１を介して形成された浮遊ゲート１２と、この浮遊ゲート１２上に形成された第２のゲート絶縁層１３と、浮遊ゲート１２上に第２のゲート絶縁層１３を介して形成された制御ゲート１４とを有する。メモリセルアレイは、このメモリセルＭＣを、複数マトリクス状に配列することにより構成されている。第１のゲート絶縁層１１は第１の空洞層となっている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板、この半導体基板上に形成された第１のゲート絶縁層、前記半導体基板上に前記第1のゲート絶縁層を介して形成された浮遊ゲート、この浮遊ゲート上に形成された第２のゲート絶縁層及び前記浮遊ゲート上に前記第２のゲート絶縁層を介して形成された制御ゲートを有するメモリセルを、複数マトリクス状に配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置において、
前記第１のゲート絶縁層が第１の空洞層である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板に、前記浮遊ゲートのゲート幅方向に隣接する前記メモリセル間を分離するゲート長方向に延びる素子分離溝が形成され、
前記素子分離溝の側壁と前記浮遊ゲートの側壁とを連結して所定厚の前記第１の空洞層を維持する支持膜を有する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記浮遊ゲートのゲート長方向に対向する側壁と前記制御ゲートのゲート長方向に対向する側壁とを連結するように、両側壁に沿って形成された、前記第２のゲート絶縁層の側壁を被覆する被覆膜を有する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２のゲート絶縁層が第２の空洞層である
ことを特徴とする請求項１〜３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記浮遊ゲートのゲート幅方向に隣接するメモリセルの浮遊ゲート間が空洞である
ことを特徴とする請求項１〜４のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリとして、電気的にデータの書き換えを可能としたフラッシュメモリが知られている。フラッシュメモリのメモリセルには通常、電荷蓄積層としての浮遊ゲートと制御ゲートを積層した積層ゲート構造のＭＯＳトランジスタが用いられる。浮遊ゲートと半導体基板との間にはトンネル酸化膜が形成される。
【０００３】
このようなメモリセルを使用したフラッシュメモリでは、データ書き込み時に、半導体基板側を接地し、制御ゲートに書き込み電圧を印加することで、トンネル酸化膜を介して半導体基板と浮遊ゲートの間でトンネル電流が流れて浮遊ゲートに電子が蓄積される。これにより、メモリセルが高いしきい値を有する書き込み状態となる。一方、データ消去時には、制御ゲートを接地し、シリコン基板側を正の消去電圧に昇圧する。これにより、浮遊ゲートの電子が半導体基板側に引き抜かれる。その結果、メモリセルが低いしきい値を有する消去状態となる。
【０００４】
しかし、上述したメモリセル構造を有するフラッシュメモリでは、データの書き換えの度に、トンネル酸化膜に電荷トラップが蓄積されていくため、書き換え回数が１０５回程度に制限されてしまうという問題がある（非特許文献１）。
【非特許文献１】「トンネル酸化膜中電荷トラップによるフラッシュメモリ特性劣化のシミュレーション」，横沢他，電子情報通信学会技術研究報告 Vol.96, No.63(19960523), pp. 17-24
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、電荷トラップの溜まりを防止して書き換え回数を増加させることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板、この半導体基板上に形成された第１のゲート絶縁層、前記半導体基板上に前記第1のゲート絶縁層を介して形成された浮遊ゲート、この浮遊ゲート上に形成された第２のゲート絶縁層及び前記浮遊ゲート上に前記第２のゲート絶縁層を介して形成された制御ゲートを有するメモリセルを、複数マトリクス状に配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置において、前記第１のゲート絶縁層が第１の空洞層であることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、電荷トラップの溜まりを防止して書き換え回数を増加させる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、この発明の実施の形態を説明する。
【０００９】
［第１の実施形態の構造］
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図である。
【００１０】
セル領域には、図中縦方向に延びる複数のビット線ＢＬが形成されている。これらビット線ＢＬよりも下側の層には、ビット線ＢＬと直交するように横方向に延びる選択ゲートＳＧＤ，ＳＧＳ及び共通ソース線ＣＥＬＳＲＣと、選択ゲートＳＧＤ，ＳＧＳに挟まれて選択ゲートＳＧＤ，ＳＧＳと平行に延びる複数のワード線ＷＬとが形成されている。
【００１１】
ワード線ＷＬとビット線ＢＬの交差部の下側にはメモリセルＭＣが形成され、選択ゲートＳＧＤ，ＳＧＳとビット線ＢＬの交差部の下側には選択ゲートトランジスタＳＧ１，ＳＧ２が形成されている。
【００１２】
図２（ａ）は、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのビット線ＢＬに沿ったロウ方向の断面図（図１のＩ−Ｉ′断面図）、同図（ｂ）は、ワード線ＷＬに沿ったカラム方向の断面図（図１のII−II′断面図）である。
【００１３】
図２（ａ），（ｂ）に示すように、例えばｐ型のシリコン基板１０の上には、第１のゲート絶縁層としての空洞層１１、多結晶シリコン膜からなる浮遊ゲート１２、第２のゲート絶縁層であるゲート間絶縁膜１３及び多結晶シリコン膜からなる制御ゲート１４がこの順に積層され、これらがシリコン基板１０と共にメモリセルＭＣを構成している。なお、空洞層１１は、真空でも良いし、気体を充填しても良い。気体を充填する場合には、例えばＮ２ガス、Ａｒガス等の不活性ガスを充填する。
【００１４】
浮遊ゲート１２は、メモリセルＭＣ毎に分離され、制御ゲート１４は、ビット線ＢＬと直交する方向に配列された複数のメモリセルＭＣ又は選択ゲートトランジスタＳＧ１，ＳＧ２に共通のワード線ＷＬ又は選択ゲートＳＧＤ，ＳＧＳとしてビット線ＢＬと直交する方向に連続して形成されている。なお、図示していないが、選択ゲートトランジスタＳＧ１，ＳＧ２については、浮遊ゲート１２と制御ゲート１４とが短絡されて通常のトランジスタを構成している。
【００１５】
シリコン基板１０の上層のビット線ＢＬとビット線ＢＬの間の領域には、浮遊ゲート１２と自己整合的に、ロウ方向に延びる素子分離溝１６が形成され、これにより、シリコン基板１０の上層には、カラム方向に互いに分離されたストライプ状の素子形成領域１８が区画されている。この素子分離溝１６には、素子分離溝１６の側壁上端部と浮遊ゲート１２の側壁とを連結して所定厚の空洞層１１を維持するための絶縁体からなる支持膜１７が形成されている。
【００１６】
素子形成領域１８の上層の空洞層１１を介して浮遊ゲート１２と対向する部分にはメモリセルＭＣのチャネル領域が形成され、これらチャネル領域間には、隣接するメモリセルＭＣ間で共有するドレイン及びソースとなるｎ型の不純物拡散領域１９が形成されている。
【００１７】
第１の空洞層１１、浮遊ゲート１２、ゲート間絶縁膜１３及び制御ゲート１４からなる電極の積層体と、これら積層体間のシリコン基板１０の上面とは、必要に応じて図示しない薄いシリコン窒化膜で覆われ、その上にＴＥＯＳ（tetraethoxysilane）等の層間絶縁膜１５が形成されている。この層間絶縁膜１５によって電極の積層体間が埋められる。層間絶縁膜１５の上には、ビット線ＢＬが選択的に形成されている。
【００１８】
このように構成されたＮＡＮＤ型ＥＥＰＲＯＭは、次のような効果を有する。即ち、上述した積層ゲート構造のメモリセルのチャネル−浮遊ゲート間容量をＣ１、浮遊ゲート−制御ゲート間容量をＣ２とすると、データ書き込み時の制御ゲート電圧ＶＣＧと浮遊ゲート電圧ＶＦＧとの間には、下記数１の関係があることが知られている。
【００１９】
［数１］
ＶＦＧ＝γＶＣＧ
ここで、γはカップリング比であり、
［数２］
γ＝Ｃ２／（Ｃ１＋Ｃ２）
で表される。
【００２０】
十分な浮遊ゲート電圧ＶＦＧを確保しつつ、制御ゲート電圧ＶＣＧを低減させるためには、カップリング比を極力増加させる必要がある。従来構造のトンネル酸化膜の比誘電率は約４であるから、Ｃ１を十分に低減することができない。その結果、カップリング比γを十分に増加させることができず、結局、制御ゲート電圧ＶＣＧを十分に低くすることができない。
【００２１】
このため、従来のフラッシュメモリでは、書き込み及び消去に高電圧が必要で、書き込み及び消去に時間がかかり、消費電力も大きいことに加え、ロウデコーダ及び昇圧回路の面積も大きくなってしまうという問題がある。
【００２２】
この点、トンネル酸化膜の代わりに空洞層１１を形成した本実施形態のメモリセルを用いた不揮発性半導体装置によれば、空洞層１１の比誘電率がほぼ１であるから、比誘電率が約４であるトンネル酸化膜を使用した従来例に比べて浮遊ゲート−チャネル間容量Ｃ１を約１／４に低減することができる。これにより、カップリング比γを十分に増加させることができ、制御ゲート電圧ＶＣＧの低減化を図ることができる。これにより、データ書き込み及び消去時の制御ゲート電圧を低減して昇圧回路やロウデコーダ等の回路面積を縮小することができるという効果を奏する。
【００２３】
また、この実施形態によれば、浮遊ゲート１２直下の第１の絶縁層が空洞層１１であるから、浮遊ゲート１２の直下に電荷トラップが蓄積されることがない。このため、電荷トラップに起因したＦＮトンネル電流減少による書き換え回数の低下が無く、１０５を超える書き換え回数を実現することができる。
【００２４】
なお、本実施形態によれば、空洞層１１ではコンダクションバンドが無いため、トンネル酸化膜に比べてバリア高さが大きくなる。このため、ＦＮトンネル電流の透過率が低下し、書き込み及び消去時間が長くなる可能性がある。しかし、第１の絶縁層が空洞層１１である場合、電荷トラップが溜まらないので、その分、第１の絶縁層の厚さを薄くすることが出来る（例えば８０Å以下）。これにより、書き込み及び消去時間を短縮することが出来る。
【００２５】
［第１の実施形態の製造方法］
次に、図３〜図１３を参照しながら、上述した第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。
【００２６】
まず、図３（ａ）（Ｉ−Ｉ′断面）及び図３（ｂ）（II−II′断面）に示すように、シリコン基板１０のメモリセル領域の上にシリコン酸化膜２１を形成し、このシリコン酸化膜２１上に浮遊ゲート１２となる第１の多結晶シリコン膜１２Ａを形成する。そして、多結晶シリコン膜１２Ａ上に図示しないレジスト膜を形成し、このレジスト膜を、パターニングして、図４（II−II′断面）に示すように、第１の多結晶シリコン膜１２Ａ、シリコン酸化膜２１及びシリコン基板１０の上層を、異方性エッチングにより選択的に除去してロウ方向に延びる素子分離溝１６を形成する。
【００２７】
続いて、レジスト膜を除去して全面にＴＥＯＳ膜を形成し、ＣＭＰ（化学機械研磨）法によりＴＥＯＳ膜の表面を平坦化し、更にＤＨＦ（Dilute Hydrofluoric acid）を使用したウエットエッチング法又はＲＩＥ（反応性イオンエッチング）法等を用いてＴＥＯＳ膜の表面を後退させることにより、図５（II−II′断面）に示すように、素子分離溝１６の内部に第１の絶縁膜２２を形成する。なお、この第１の絶縁膜２２は、その上面がシリコン基板１０の上面よりも下側に位置するように形成する。
【００２８】
次に、図６（ａ），（ｂ）に示すように、第１の絶縁膜２２の上に埋め込まれるように、全面に、ＳｉＮ，Ａｌ２Ｏ３等からなる第２の絶縁膜２３を形成する。なお、第２の絶縁膜２３は、後述するシリコン酸化膜２１を除去するフッ化水素ガス（ＨＦ−vapor）の耐性を有する材料であれば、他の材料を使用することもできる。
【００２９】
続いて、図７（ａ），（ｂ）に示すように、ＲＩＥ（反応性イオンエッチング）法等を用いて第２の絶縁膜２３を部分的に削除して、素子分離溝１６の側壁と多結晶シリコン膜１２Ａの側壁とを連結する支持膜１７（第１のウィング）を形成する。
【００３０】
その後、図８（ａ），（ｂ）に示すように、ＳｉＯ２膜を全面に形成して第１の絶縁膜２２と一体化された第３の絶縁膜２４を形成し、ＣＭＰ等により表面を平坦化して、その上面に図９（ａ），（ｂ）に示すように、ＯＮＯ（SiO2-SiN-SiO2）膜等のゲート間絶縁膜１３となる第４の絶縁膜１３Ａを形成する。
【００３１】
続いて、図１０（ａ），（ｂ）に示すように、第４の絶縁膜１３Ａの上に制御ゲート１４となる第２の多結晶シリコン膜１４Ａを成膜する。
【００３２】
その後、図１１（ａ），（ｂ）に示すように、図示しないレジスト膜を形成して、パターニングした後、第２の多結晶シリコン膜１４Ａ、第４の絶縁膜１３Ａ、第１の多結晶シリコン膜１２Ａ及びシリコン酸化膜２１を異方性エッチングにより選択的に除去してカラム方向に延びる素子分離溝２５を形成することによって多層膜をパターニングする。これにより、浮遊ゲート１２、ゲート間絶縁膜１３及び制御ゲート１４からなる積層ゲートが形成される。また、形成された積層ゲートをマスクとして不純物イオンを打ち込んで不純物拡散領域１９を形成する。
【００３３】
次に、図１２（ａ），（ｂ）に示すように、フッ化水素ガス（ＨＦ−vapor）或いはフッ酸でシリコン酸化膜２１及び第３の絶縁膜２４を除去し、シリコン基板１０のチャネル形成部と浮遊ゲート１２の間に、第１の空洞層１１を形成する。
【００３４】
そして、最後に全面にＳｉＯ２からなる層間絶縁膜１５が形成され、更にその上にビット線ＢＬが形成されて図２に示した構造が完成する。
【００３５】
図１３は、第１の空洞層１１が形成された直後の本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを示す斜視図である。この図から明らかなように、シリコン基板１０と浮遊ゲート１２の間のシリコン酸化膜２１が除去されて、第１の空洞層１１が形成されても、支持膜１７でシリコン基板１０と浮遊ゲート１２とを結合しているので、浮遊ゲート１２が落下することはなく、所定厚の空洞層１１を形成することができる。
【００３６】
なお支持膜１７は、素子分離溝１６の側壁にのみ局所的に形成されているため、シリコン酸化膜２１の除去工程で、素子分離溝１６を埋めていた第３の絶縁膜２４も一緒に除去される。このように素子分離溝１６を埋めていた絶縁膜２４を除去すると、素子分離溝１６を介して隣接する浮遊ゲート１２間の容量結合を低減することができる。
【００３７】
［第２の実施形態］
図１４〜図２２は、本発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造過程を示す図である。
【００３８】
先の実施形態では、ゲート間絶縁膜１３がＨＦ耐性を有することを前提としたが、ゲート間絶縁膜１３としてＳｉＯ２とエッチング選択比が取れないＯＮＯ（oxide-nitride-oxide）膜等を使用する場合には、次のように形成すれば良い。
【００３９】
素子分離溝１６に一体化された第３の絶縁膜２６が形成されるまでの工程は、第１の実施形態の第３の絶縁膜２４が形成されるまでの工程と同様であるため、詳しい説明は割愛する。
【００４０】
図１４（ａ），（ｂ）に示すように、素子分離溝１６に一体化された第３の絶縁膜２６が形成された後、第３の絶縁膜２６の上面を、ＣＭＰにより平坦化して、ＤＨＦを使用したウエットエッチング法又はＲＩＥ等を用いて僅かにエッチバックして、その上にＨＦ耐性を有するＳｉＮからなる第５の絶縁膜２７を全面に形成後、ＣＭＰにより平坦化して第１の多結晶シリコン膜１２Ａを露出させると共に第３の絶縁膜２６の上面にのみ第５の絶縁膜２７を残す。なお、隣接する浮遊ゲート間の容量結合が問題とならない場合には、第５の絶縁膜２７を全面に残すようにしても良い。
【００４１】
次に、図１５（ａ），（ｂ）に示すように、第１の多結晶シリコン膜１２Ａ及び第５の絶縁膜２７の上面にＳｉＯ２膜等のゲート間絶縁膜１３となる第４の絶縁膜１３Ａを形成する。
【００４２】
続いて、図１６（ａ），（ｂ）に示すように、第５の絶縁膜１３Ａの上に制御ゲート１４となる第２の多結晶シリコン膜１４Ａを成膜する。
【００４３】
その後、図１７（ａ），（ｂ）に示すように、図示しないレジスト膜を形成して、パターニングした後、第２の多結晶シリコン膜１４Ａ、第４の絶縁膜１３Ａ、第１の多結晶シリコン膜１２Ａ及びシリコン酸化膜２１を異方性エッチングにより選択的に除去してカラム方向に延びる溝２５を形成することによって多層膜をパターニングする。これにより、浮遊ゲート１２、ゲート間絶縁膜１３及び制御ゲート１４からなる積層ゲートが形成される。また、形成された積層ゲートをマスクとして不純物イオンを打ち込んで不純物拡散領域１９を形成する。
【００４４】
続いて、図１８（ａ），（ｂ）に示すように、全面にＴＥＯＳ膜を形成し、ＣＭＰによりＴＥＯＳ膜の表面を平坦化し、更にＤＨＦを使用したウエットエッチング法又はＲＩＥ法等を用いてＴＥＯＳ膜の表面をエッチバックさせることにより、素子分離溝２５の内部に第６の絶縁膜２８を形成する。なお、この第６の絶縁膜２８は、その上面が浮遊ゲート１２の上面よりも下側に位置するように形成する。
【００４５】
次に、図１９（ａ），（ｂ）に示すように、第６の絶縁膜２８の上に埋め込まれるように、全面に、ＳｉＮ，Ａｌ２Ｏ３等からなる第７の絶縁膜２９を形成する。なお、第７の絶縁膜２９は、ＨＦ耐性を有する材料であれば、他の材料を使用することもできる。
【００４６】
続いて、図２０（ａ），（ｂ）に示すように、ＲＩＥ法等を用いて第７の絶縁膜２９を部分的に削除して、浮遊ゲート１２のゲート長方向に対向する側壁と、制御ゲート１４のゲート長方向に対向する側壁とを連結するように、両側壁に沿って形成された、ゲート間絶縁膜１３の側壁を被覆する被腹膜３１（第２のウィング）を形成する。
【００４７】
その後、図２１（ａ），（ｂ）に示すように、フッ化水素ガス（ＨＦ−vapor）或いはフッ酸で第６の絶縁膜２８、シリコン酸化膜２１及び第３の絶縁膜２６を除去し、シリコン基板１０のチャネル形成部と浮遊ゲート１２の間に、第１の空洞層１１を形成する。
【００４８】
図２２は、第１の空洞層１１が形成された直後の本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを示す斜視図である。この図から明らかなように、支持膜１７でシリコン基板１０と浮遊ゲート１２とを結合することにより、浮遊ゲート１２が落下することがないことは、先の実施形態と同様である。この実施形態によれば、更に、ゲート間絶縁膜１３の側面が被覆膜３１で覆われ、ゲート間絶縁膜１３の下面が第５の絶縁膜２７で覆われているので、シリコン酸化膜２１を除去する際に、ゲート間絶縁膜１３をＨＦから保護することができる。
【００４９】
なお、上記の工程の後に、図２３（ａ），（ｂ）に示すように、全面にＳｉＯ２からなる層間絶縁膜３２を形成すると、浮遊ゲート１２のチャネル長方向にも空隙が形成される。
【００５０】
［第３の実施形態］
図２４は、本発明の第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを示すＩ−Ｉ′線に沿った断面図である。
【００５１】
先の実施形態では、層間絶縁膜３２の底面が浮いた状態となっていたが、この第３の実施形態では、層間絶縁膜３３の底面が柱状に延びてシリコン基板１０に達している。このような構造を採用することにより、層間絶縁膜３３の柱状の部分で積層ゲート構造体を確実に支持することができる。
【００５２】
［第４の実施形態］
図２５（ａ），（ｂ）は、本発明の第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを示す断面図である。
【００５３】
この実施形態では、浮遊ゲート１２とシリコン基板１０との間に第１の空洞層１１が形成されると共に、浮遊ゲート１２と制御ゲート１４の間にも第２の空洞層３４が形成されている。
【００５４】
この構造は、図１４（ｂ）の第６の絶縁膜２７の形成を行わずに、第２の実施形態と同様な工程により製造することができる。この場合、被覆膜３１は、浮遊ゲート１２と制御ゲート１４の間の隙間を保つ支持膜として機能する。
【００５５】
［他の実施形態］
以上の実施形態では、ＮＡＮＤ型ＥＥＰＲＯＭを例に挙げて本発明を説明したが、ＮＯＲ型ＥＥＰＲＯＭ、３−Ｔｒフラッシュメモリ、ＮＡＮＯフラッシュメモリ等にも本発明を適用することができる。
【図面の簡単な説明】
【００５６】
【図１】第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図
【図２】図１におけるＩ−Ｉ’線及びII−II’線に沿った断面図
【図３】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図４】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図５】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図６】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図７】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図８】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図９】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１０】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１１】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１２】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１３】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した斜視図
【図１４】第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１５】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１６】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１７】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１８】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図１９】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図２０】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図２１】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図２２】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した斜視図
【図２３】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図
【図２４】第３の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを示した断面図
【図２５】第４の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭを示した断面図
【符号の説明】
【００５７】
１０…シリコン基板、１１…第１の空洞層、１２…浮遊ゲート、１３…ゲート間絶縁膜、１４…制御ゲート、１５，３２，３３…層間絶縁膜、３４…第２の空洞層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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