(57)【要約】【課題】入力信号数の増大に伴う回路面積及び消費電力の増大を抑制可能なサンプルレート変換器を提供する。【解決手段】サンプルレートに応じた周期内に複数の入力信号を順次選択することにより多重化を行って多重化入力信号を得るマルチプレクサ１０１と；多重化出力信号に対して、与えられたデシメーション比に従ったインターポレーションを行って第１の帰還信号を生成するインターポレータ１０２と；第１の帰還信号に係数を乗じて乗算信号を生成する乗算器１２２と；多重化入力信号から乗算信号を減算して残差信号を生成する減算器１２１と；残差信号と第２の帰還信号とを加算して、複数の入力信号に夫々対応する複数の積分信号を順次生成する加算器１２３と；多重化出力信号を弁別して複数の出力信号を生成する弁別回路１１０と；を具備する。【選択図】      図１
2009232426.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号のサンプルレートを変換して複数の出力信号を生成するサンプルレート変換器において、
前記サンプルレートに応じた周期内に前記複数の入力信号を順次選択することにより多重化を行って多重化入力信号を得る第１のマルチプレクサと、
多重化出力信号に対して、与えられたデシメーション比に従ったインターポレーションを行って第１の帰還信号を生成するインターポレータと、
前記第１の帰還信号に係数を乗じて乗算信号を生成する乗算器と、
前記多重化入力信号から前記乗算信号を減算して残差信号を生成する減算器と、
前記残差信号と第２の帰還信号とを加算して、前記複数の入力信号に夫々対応する複数の積分信号を順次生成する加算器と、
前記複数の積分信号を個別に保持するレジスタ回路と、
前記レジスタ回路から前記積分信号を順次選択することにより多重化を行って前記第２の帰還信号を生成する第２のマルチプレクサと、
前記レジスタ回路から前記積分信号を順次選択することにより多重化を行ってデシメーション対象信号を生成する第３のマルチプレクサと、
前記デシメーション対象信号に対して前記デシメーション比に従ったデシメーションを行って前記多重化出力信号を生成するデシメータと、
前記多重化出力信号を弁別して前記複数の出力信号を生成する弁別回路と
を具備すること特徴とするサンプルレート変換器。
【請求項２】
前記複数の入力信号は、Ｉチャネル信号及びＱチャネル信号であることを特徴とする請求項１記載のサンプルレート変換器。
【請求項３】
前記レジスタ回路は、前記入力信号の数と同数のフリップフロップを含み、前記フリップフロップの各々は前記積分信号が共通に入力され、前記複数の入力信号に対応する前記複数の積分信号を個別に保持することを特徴とする請求項１記載のサンプルレート変換器。
【請求項４】
前記係数は、前記デシメーション比によって定まることを特徴とする請求項１記載のサンプルレート変換器。
【請求項５】
複数の入力信号のサンプルレートを変換して複数の出力信号を生成するサンプルレート変換器において、
前記サンプルレートに応じた周期内に前記複数の入力信号を順次選択することにより多重化を行って多重化入力信号を得るマルチプレクサと、
多重化出力信号に対して、与えられたデシメーション比に従ったインターポレーションを行って帰還信号を生成するインターポレータと、
前記帰還信号に係数を乗じて乗算信号を生成する乗算器と、
前記多重化入力信号から前記乗算信号を減算して残差信号を生成する減算器と、
前記残差信号と前記多重化出力信号とを加算して、前記複数の入力信号に夫々対応する複数の積分信号を順次生成する加算器と、
前記積分信号を保持し、前記周期の経過時に前記多重化出力信号を取り出し可能なシフトレジスタ回路と
前記多重化出力信号を弁別して前記複数の出力信号を生成する弁別回路と
を具備すること特徴とするサンプルレート変換器。
【請求項６】
前記複数の入力信号は、Ｉチャネル信号及びＱチャネル信号であることを特徴とする請求項５記載のサンプルレート変換器。
【請求項７】
前記シフトレジスタ回路は、前記入力信号の数と同数のフリップフロップが縦続接続され、全ての前記フリップフロップが共通の制御クロックによって制御されることを特徴とする請求項５記載のサンプルレート変換器。
【請求項８】
前記係数は、前記デシメーション比によって定まることを特徴とする請求項５記載のサンプルレート変換器。
【請求項９】
複数の入力信号のサンプルレートを変換して複数の出力信号を生成するサンプルレート変換器において、
前記サンプルレートに応じた周期内に前記複数の入力信号を順次選択することにより多重化を行って多重化入力信号を得る第１のマルチプレクサと、
多重化出力信号に対して、与えられたデシメーション比に従ったインターポレーションを行って帰還信号を生成するインターポレータと、
前記帰還信号に係数を乗じて乗算信号を生成する乗算器と、
前記多重化入力信号から前記乗算信号を減算して残差信号を生成する減算器と、
前記残差信号と前記多重化出力信号とを加算して、前記複数の入力信号に夫々対応する複数の積分信号を順次生成する加算器と、
前記複数の積分信号を個別に保持するレジスタ回路と、
前記レジスタ回路から前記積分信号を順次選択することにより多重化を行って前記多重化出力信号を生成する第２のマルチプレクサと、
前記多重化出力信号を弁別して前記複数の出力信号を生成する弁別回路と
を具備すること特徴とするサンプルレート変換器。
【請求項１０】
前記複数の入力信号は、Ｉチャネル信号及びＱチャネル信号であることを特徴とする請求項９記載のサンプルレート変換器。
【請求項１１】
前記レジスタ回路は、前記入力信号の数と同数のフリップフロップを含み、前記フリップフロップの各々は前記積分信号が共通に入力され、前記複数の入力信号に対応する前記複数の積分信号を個別に保持することを特徴とする請求項１記載のサンプルレート変換器。
【請求項１２】
前記係数は、前記デシメーション比によって定まることを特徴とする請求項９記載のサンプルレート変換器。
【請求項１３】
無線信号を受信して受信信号を得るアンテナと、
前記受信信号を増幅する低雑音増幅器と、
増幅された受信信号をダウンコンバートして互いに位相の異なる複数の受信ベースバンド信号を得る周波数変換器と、
前記複数の受信ベースバンド信号複数のデジタル受信ベースバンド信号に変換するアナログ−デジタル変換器と、
前記複数のデジタル受信ベースバンド信号を前記複数の入力信号として受けてサンプルレート変換を行い前記複数の出力信号を得る請求項１記載のサンプルレート変換器と、
前記複数の出力信号の各々から妨害波の除去のためのフィルタリングを行い、フィルタ信号を生成するフィルタと、
前記フィルタ信号に対して復調及び復号を行い受信データを再生する復調・復号部と
を具備することを特徴とする受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の入力信号のサンプルレートを変換するサンプルレート変換器及びこれを用いた受信機に関する。
【背景技術】
【０００２】
一般に、Ａ／Ｄ変換器から出力される高速デジタル信号をサンプルレート変換器によってダウンサンプルすると、所望信号帯域に折り返しノイズが発生することがある。このような折り返しノイズは、信号対雑音比（ＳＮＲ）の劣化を招く。そこで従来、例えばsinc型フィルタなどの位相直線性の高いフィルタによってダウンサンプルの前に折り返しノイズを除去することが行われている。
【０００３】
無線通信システムにおける受信機では、Ｉチャネル及びＱチャネル信号をアナログ−デジタル変換する際に、オーバーサンプリング型Ａ／Ｄ変換器がしばしば使用される。特許文献１には、記載の受信機においてＩチャネル及びＱチャネルに対し個別にオーバーサンプリング型Ａ／Ｄ変換器を設け、当該オーバーサンプリング型Ａ／Ｄ変換器の各々はサンプルレート変換器を含む。特許文献１記載の受信機におけるサンプルレート変換器は、折り返しノイズが除去された信号をダウンサンプルするため、ＳＮＲの劣化を抑えられる。
【特許文献１】特開平９−１９１２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の受信機のように、位相が異なる複数の入力信号に対してサンプルレートの変換を行う場合、入力信号の各々に対してサンプルレート変換器が必要となる。例えば、Ｉ／Ｑチャネル信号に対してサンプルレート変換を行う場合であれば、２つのサンプルレート変換器が必要となる。また、入力信号数が３以上の場合も同様に、当該入力信号数と同数のサンプルレート変換器が必要となる。故に、従来のサンプルレート変換器は、入力信号数に比例して回路面積及び消費電力が増大する問題がある。
【０００５】
従って、本発明は入力信号数の増大に伴う回路面積及び消費電力の増大を抑制可能なサンプルレート変換器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るサンプルレート変換器は、複数の入力信号のサンプルレートを変換して複数の出力信号を生成するサンプルレート変換器において、前記サンプルレートに応じた周期内に前記複数の入力信号を順次選択することにより多重化を行って多重化入力信号を得る第１のマルチプレクサと；多重化出力信号に対して、与えられたデシメーション比に従ったインターポレーションを行って第１の帰還信号を生成するインターポレータと；前記第１の帰還信号に係数を乗じて乗算信号を生成する乗算器と；前記多重化入力信号から前記乗算信号を減算して残差信号を生成する減算器と；前記残差信号と第２の帰還信号とを加算して、前記複数の入力信号に夫々対応する複数の積分信号を順次生成する加算器と；前記複数の積分信号を個別に保持するレジスタ回路と；前記レジスタ回路から前記積分信号を順次選択することにより多重化を行って前記第２の帰還信号を生成する第２のマルチプレクサと；前記レジスタ回路から前記積分信号を順次選択することにより多重化を行ってデシメーション対象信号を生成する第３のマルチプレクサと；前記デシメーション対象信号に対して前記デシメーション比に従ったデシメーションを行って前記多重化出力信号を生成するデシメータと；前記多重化出力信号を弁別して前記複数の出力信号を生成する弁別回路と；を具備する。
【０００７】
本発明の他の態様に係るサンプルレート変換器は、複数の入力信号のサンプルレートを変換して複数の出力信号を生成するサンプルレート変換器において、前記サンプルレートに応じた周期内に前記複数の入力信号を順次選択することにより多重化を行って多重化入力信号を得るマルチプレクサと；多重化出力信号に対して、与えられたデシメーション比に従ったインターポレーションを行って帰還信号を生成するインターポレータと；前記帰還信号に係数を乗じて乗算信号を生成する乗算器と；前記多重化入力信号から前記乗算信号を減算して残差信号を生成する減算器と；前記残差信号と前記多重化出力信号とを加算して、前記複数の入力信号に夫々対応する複数の積分信号を順次生成する加算器と；前記積分信号を保持し、前記周期の経過時に前記多重化出力信号を取り出し可能なシフトレジスタ回路と；前記多重化出力信号を弁別して前記複数の出力信号を生成する弁別回路と；を具備する。
【０００８】
本発明の他の態様に係るサンプルレート変換器は、複数の入力信号のサンプルレートを変換して複数の出力信号を生成するサンプルレート変換器において；前記サンプルレートに応じた周期内に前記複数の入力信号を順次選択することにより多重化を行って多重化入力信号を得る第１のマルチプレクサと；多重化出力信号に対して、与えられたデシメーション比に従ったインターポレーションを行って帰還信号を生成するインターポレータと；前記帰還信号に係数を乗じて乗算信号を生成する乗算器と；前記多重化入力信号から前記乗算信号を減算して残差信号を生成する減算器と；前記残差信号と前記多重化出力信号とを加算して、前記複数の入力信号に夫々対応する複数の積分信号を順次生成する加算器と；前記複数の積分信号を個別に保持するレジスタ回路と；前記レジスタ回路から前記積分信号を順次選択することにより多重化を行って前記多重化出力信号を生成する第２のマルチプレクサと；前記多重化出力信号を弁別して前記複数の出力信号を生成する弁別回路と；を具備する。
【発明の効果】
【０００９】
本発明によれば、入力信号数の増大に伴う回路面積及び消費電力の増大を抑制可能なサンプルレート変換器を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係るサンプルレート変換器は、マルチプレクサ１０１、インターポレータ１０２、デシメータ１０３、マルチプレクサ１０４、出力弁別回路１１０及びループフィルタ１５０を有する。図１のサンプルレート変換器は、Ｉ及びＱチャネル上の（２チャネル上の）入力信号のサンプルレートを１／Ｄ倍にするデシメーションを行う。ループフィルタ１５０は、折り返しノイズを除去するための１次sincフィルタであって、減算器１２１、乗算器１２２、加算器１２３、レジスタ回路１３０及びマルチプレクサ１４１を含む。
【００１１】
マルチプレクサ１０１は、入力信号ＤＡＴＡ＿Ｉ及び入力信号ＤＡＴＡ＿Ｑのいずれか一方を選択し、選択入力信号ＤＡＴＡを減算器１２１に渡す。具体的には、マルチプレクサ１０１は、入力信号ＤＡＴＡ＿Ｉ及びＤＡＴＡ＿Ｑと同一サンプルレートの制御クロックΦ１が「０」であれば入力信号ＤＡＴＡ＿Ｉを選択入力信号ＤＡＴＡとして選択する。一方、マルチプレクサ１０１は、上記制御クロックΦ１が「１」であれば入力信号ＤＡＴＡ＿Ｑを選択入力信号ＤＡＴＡとして選択する。ここで、入力信号ＤＡＴＡ＿Ｉ及び入力信号ＤＡＴＡ＿Ｑは、いわゆるＩチャネル信号及びＱチャネル信号であって、互いに位相が１８０度異なるものとする。
【００１２】
乗算器１２２は、後述するインターポレータ１０２からの帰還信号ＦＢに所定の乗算係数Ｋ1を乗じ、乗算結果を減算器１２１に渡す。尚、乗算係数Ｋ1は、図１のサンプルレート変換器のデシメーション比Ｄによって決まる。
【００１３】
減算器１２１は、乗算器１２２からの乗算結果をマルチプレクサ１０１からの選択入力信号ＤＡＴＡより減算する。即ち、減算器１２１は、乗算器１２２においてＫ1倍された帰還信号ＦＢを選択入力信号ＤＡＴＡより減算する。減算器１２１は、減算結果を積分器入力信号ＩＮＴＩＮとして、加算器１２３に渡す。  加算器１２３は、減算器１２１からの積分器入力信号ＩＮＴＩＮと、後述するマルチプレクサ１４１からの積分器帰還信号ＩＮＴ＿ＦＢとを加算することにより、積分を行う。加算器１２３は、加算結果を積分信号ＩＮＴとしてレジスタ回路１３０に渡す。ここで、積分器帰還信号ＩＮＴ＿ＦＢは、前回（１周期前）の積分信号ＩＮＴである。
【００１４】
レジスタ回路１３０は、ＤＡＴＡ＿Ｉに関する積分信号ＩＮＴを一時的に保持するためのフリップフロップ１３０−１及びＤＡＴＡ＿Ｑに関する積分信号ＩＮＴを一時的に保持するためのフリップフロップ１３０−２を含む。具体的には、フリップフロップ１３０−１は、制御クロックΦ1によって制御されるいわゆるポジティブエッジトリガＤフリップフロップであって、制御クロックΦ1の立ち上がりエッジによってラッチ状態に遷移して入力信号を保持し、次の立ち上がりエッジまで当該信号を出力する。一方、フリップフロップ１３０−２は、制御クロックΦ1と同一サンプルレートであって位相が１８０度異なる制御クロックΦ2によって制御される。尚、以降の説明においてフリップフロップは、特に断りのない限りポジティブエッジトリガＤフリップフロップであるものとする。
【００１５】
フリップフロップ１３０−１及びフリップフロップ１３０−２には、加算器１２３からの積分信号ＩＮＴが共通に入力される。制御クロックΦ1の立ち上がり時には、ＤＡＴＡ＿Ｉに関する積分信号ＩＮＴがレジスタ回路１３０に入力され、フリップフロップ１３０−１が当該積分信号ＩＮＴを保持する。そして、フリップフロップ１３０−１は、制御クロックΦ1の次の立ち上がりエッジまで当該積分信号ＩＮＴをマルチプレクサ１４１及びマルチプレクサ１０４に渡す。一方、制御クロックΦ2の立ち上がり時には、ＤＡＴＡ＿Ｑに関する積分信号ＩＮＴがレジスタ回路１３０に入力され、レジスタ回路１３０−２が当該積分信号ＩＮＴを保持する。そして、フリップフロップ１３０−２は、制御クロックΦ2の次の立ち上がりエッジまで当該積分信号ＩＮＴをマルチプレクサ１４１及びマルチプレクサ１０４に渡す。
【００１６】
マルチプレクサ１４１は、レジスタ回路１３０中のフリップフロップ１３０−１からの信号（保持内容）及びフリップフロップ１３０−２からの信号のいずれか一方を選択し、前述した積分器帰還信号ＩＮＴ＿ＦＢとして加算器１２３に渡す。具体的には、マルチプレクサ１４１は、制御クロックΦ2が「１」であればフリップフロップ１３０−１からの信号を積分器帰還信号ＩＮＴ＿ＦＢとして選択する。一方、マルチプレクサ１４１は、上記制御クロックΦ2が「０」であればフリップフロップ１３０−２からの信号を積分器帰還信号ＩＮＴ＿ＦＢとして選択する。
【００１７】
マルチプレクサ１０４は、レジスタ回路１３０中のフリップフロップ１３０−１からの信号及びフリップフロップ１３０−２からの信号のいずれか一方を選択し、デシメータ入力信号ＤＥＣ＿ＩＮＴとしてデシメータ１０３に渡す。具体的には、マルチプレクサ１０４は、制御クロックΦ2が「１」であればフリップフロップ１３０−１からの信号をデシメータ入力信号ＤＥＣ＿ＩＮＴとして選択する。一方、マルチプレクサ１０４は、上記制御クロックΦ2が「０」であればフリップフロップ１３０−２からの信号をデシメータ入力信号ＤＥＣ＿ＩＮＴとして選択する。
【００１８】
デシメータ１０３は、制御クロックΦDECによって制御されるフリップフロップであって、デシメーション比Ｄのデシメータとして動作する。即ち、デシメータ１０３は、マルチプレクサ１０４からのデシメータ入力信号ＤＥＣ＿ＩＮＴのサンプル数が１／Ｄ倍になるように間引くデシメーションを行う。デシメータ１０３は、デシメーション結果をデシメータ出力信号として出力弁別回路１１０及びインターポレータ１０２に渡す。
【００１９】
インターポレータ１０２は、デシメータ１０３からのデシメータ出力信号のサンプル数がＤ倍になるように「０」を挿入するインターポレーションを行う。具体的には、インターポレータ１０２は、制御クロックΦ１及び制御クロックΦ２の１／Ｄ倍のサンプルレートの制御クロックΦINTと、上記デシメータ出力信号とのＡＮＤ演算を行い、演算結果を帰還信号ＦＢとして乗算器１２２に渡す。
【００２０】
出力弁別回路１１０は、ＤＡＴＡ＿Ｉに関する出力信号ＯＵＴ＿Ｉを弁別するためのフリップフロップ１１０−１及びＤＡＴＡ＿Ｑに関する出力信号ＯＵＴ＿Ｑを弁別するためのフリップフロップ１１０−２を含む。
【００２１】
フリップフロップ１１０−１及びフリップフロップ１１０−２には、デシメータ１０３からのデシメータ出力信号が共通に入力される。上記デシメータ出力信号には、出力信号ＯＵＴ＿Ｉ及びＯＵＴ＿Ｑが時分割で多重化されている。フリップフロップ１１０−１は制御クロックΦDIによって制御され、フリップフロップ１１０−２は制御クロックΦDQによって制御される。
【００２２】
制御クロックΦDIの立ち上がり時には、ＤＡＴＡ＿Ｉに関するデシメータ出力信号が出力弁別回路１１０に入力され、フリップフロップ１１０−１が当該デシメータ出力信号を保持すると共に、出力信号ＯＵＴ＿Ｉとして出力する。一方、制御クロックΦDQの立ち上がり時には、ＤＡＴＡ＿Ｑに関するデシメータ出力信号が出力弁別回路１１０に入力され、フリップフロップ１１０−２が当該デシメータ出力信号を保持すると共に、出力信号ＯＵＴ＿Ｑとして出力する。
【００２３】
以下、図２に示すタイミングチャートを用いて、図１のサンプルレート変換器の動作を詳しく説明する。図１のサンプルレート変換器の回路動作は、大きく４つのフェーズで構成され、制御クロックΦ1及びΦ2の２倍の周期で一連の動作が行われる。また、図１のサンプルレート変換器のデシメーション比Ｄ＝２とする。尚、図２では、デシメーション比Ｄ＝２の場合を例としているが、制御クロックΦDEC、ΦINT及び乗算回路の係数K1の値を適切に設定することにより、任意の値を実現可能である。
【００２４】
まず、第１のフェーズ（図２におけるタイミングチャートの始点から制御クロックΦ1の最初の立ち上がりまで）では、ＤＡＴＡ＿Ｉに関する信号処理が行われる。  
第１のフェーズでは、制御クロックΦ1が「０」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｉ（＝Ｉ1）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第１のフェーズでは、制御クロックΦINTが「０」であるため、帰還信号ＦＢの値も「０」となり、乗算器１２２における乗算結果は「０」である。従って、減算器１２１は、選択入力信号ＤＡＴＡ（＝Ｉ1）をそのまま積分器入力信号ＩＮＴＩＮとして加算器１２３に渡す。
【００２５】
加算器１２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｉ1）と、マルチプレクサ１４１からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第１のフェーズでは、制御クロックΦ1が「０」なので、レジスタ回路１３０中のフリップフロップ１３０−１に保持されているＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝０）が積分器帰還信号ＩＮＴ＿ＦＢとして選択されている。従って、加算器１２３は、積分器入力信号ＩＮＴＩＮ（＝Ｉ1）と積分器帰還信号ＩＮＴ＿ＦＢ（＝０）との加算結果（＝Ｉ1）を積分信号ＩＮＴとしてレジスタ回路１３０に渡す。当該積分信号ＩＮＴ（＝Ｉ1）は、制御クロックΦ1の立ち上がり時にフリップフロップ１３０−１によって保持される。
【００２６】
次に、第２のフェーズ（図２における制御クロックΦ1の最初の立ち上がりから制御クロックΦ2の最初の立ち上がりまで）では、ＤＡＴＡ＿Ｑに関する信号処理が行われる。  
第２のフェーズでは、制御クロックΦ1が「１」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｑ（＝Ｑ1）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第２のフェーズでは、制御クロックΦINTが「０」であるため、帰還信号ＦＢの値も「０」となり、乗算器１２２における乗算結果は「０」である。従って、減算器１２１は、選択入力信号ＤＡＴＡ（＝Ｑ1）をそのまま積分器入力信号ＩＮＴＩＮとして加算器１２３に渡す。
【００２７】
加算器１２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｑ1）と、マルチプレクサ１４１からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第２のフェーズでは、制御クロックΦ1が「１」なので、レジスタ回路１３０中のフリップフロップ１３０−２に保持されているＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝０）が積分器帰還信号ＩＮＴ＿ＦＢとして選択されている。従って、加算器１２３は、積分器入力信号ＩＮＴＩＮ（＝Ｑ1）と積分器帰還信号ＩＮＴ＿ＦＢ（＝０）との加算結果（＝Ｑ1）を積分信号ＩＮＴとしてレジスタ回路１３０に渡す。当該積分信号ＩＮＴ（＝Ｑ1）は、制御クロックΦ2の立ち上がり時にフリップフロップ１３０−１によって保持される。
【００２８】
また、第２のフェーズでは制御クロックΦ2は「０」なので、マルチプレクサ１０４はレジスタ回路１３０中のフリップフロップ１３０−１に保持されているＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝Ｉ1）をデシメータ入力信号ＤＥＣ＿ＩＮＴとして選択する。
【００２９】
次に、第３のフェーズ（図２における制御クロックΦ2の最初の立ち上がりから制御クロックΦ1の２回目の立ち上がりまで）では、再びＤＡＴＡ＿Ｉに関する信号処理が行われる。  
第３のフェーズでは、制御クロックΦ1が「０」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｉ（＝Ｉ2）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第３のフェーズの開始時に制御クロックΦDECが立ち上がるが、この時点でのデシメータ入力信号ＤＥＣ＿ＩＮＴは前述したようにＩ1である。従って、デシメータ１０３は、上記デシメータ入力信号ＤＥＣ＿ＩＮＴ（＝Ｉ1）を保持すると共に、デシメータ出力信号としてインターポレータ１０２及び出力弁別回路１１０に渡す。第３のフェーズでは、制御クロックΦINTが「１」のため、インターポレータ１０２は上記デシメータ入力信号ＤＥＣ＿ＩＮＴ（＝Ｉ１）を帰還信号ＦＢとして乗算器１２２に渡す。乗算器１２２は、上記帰還信号ＦＢ（＝Ｉ1）と乗算係数Ｋ1との乗算を行い、乗算結果（＝Ｋ1＊Ｉ1）を減算器１２１に渡す。従って、減算器１２１は、上記乗算結果（＝Ｋ1＊Ｉ1）を上記選択入力信号ＤＡＴＡ（＝Ｉ2）より減算し、減算結果（＝Ｉ2−Ｋ1＊Ｉ1＝Ｉ'2）を積分器入力信号ＩＮＴＩＮとして加算器１２３に渡す。
【００３０】
加算器１２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｉ'2）と、マルチプレクサ１４１からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第３のフェーズでは、制御クロックΦ1が「０」なので、レジスタ回路１３０中のフリップフロップ１３０−１に保持されているＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝I1）が積分器帰還信号ＩＮＴ＿ＦＢとして選択されている。従って、加算器１２３は、積分器入力信号ＩＮＴＩＮ（＝Ｉ'2）と積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）との加算結果（＝Ｉ'2＋Ｉ1＝Ｉ''2）を積分信号ＩＮＴとしてレジスタ回路１３０に渡す。当該積分信号ＩＮＴ（＝Ｉ''2）は、制御クロックΦ1の立ち上がり時にフリップフロップ１３０−１によって保持される。
【００３１】
また、第３のフェーズでは制御クロックΦ2は「１」なので、マルチプレクサ１０４はレジスタ回路１３０中のフリップフロップ１３０−２に保持されているＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）をデシメータ入力信号ＤＥＣ＿ＩＮＴとして選択する。
【００３２】
第３のフェーズの終了時に制御クロックΦDIが立ち上がり、この時点でのデシメータ出力信号（=Ｉ1）が、出力弁別回路１１０中のフリップフロップ１１０−１によって保持されると共に、出力信号ＯＵＴ＿Ｉとして出力される。
【００３３】
次に、第４のフェーズ（図２における制御クロックΦ1の２回目の立ち上がりから制御クロックΦ2の２回目の立ち上がりまで）では、再びＤＡＴＡ＿Ｑに関する信号処理が行われる。  
第４のフェーズでは、制御クロックΦ1が「１」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｑ（＝Ｑ2）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第４のフェーズの開始時に制御クロックΦDECが立ち上がるが、この時点でのデシメータ入力信号ＤＥＣ＿ＩＮＴは前述したようにＱ1である。従って、デシメータ１０３は、上記デシメータ入力信号ＤＥＣ＿ＩＮＴ（＝Ｑ1）を保持すると共に、デシメータ出力信号としてインターポレータ１０２及び出力弁別回路１１０に渡す。第４のフェーズでは、制御クロックΦINTが「１」のため、インターポレータ１０２は上記デシメータ入力信号ＤＥＣ＿ＩＮＴ（＝Ｑ１）を帰還信号ＦＢとして乗算器１２２に渡す。乗算器１２２は、上記帰還信号ＦＢ（＝Ｑ1）と乗算係数Ｋ1との乗算を行い、乗算結果（＝Ｋ1＊Ｑ1）を減算器１２１に渡す。従って、減算器１２１は、上記乗算結果（＝Ｋ1＊Ｑ1）を上記選択入力信号ＤＡＴＡ（＝Ｑ2）より減算し、減算結果（＝Ｑ2−Ｋ1＊Ｑ1＝Ｑ'2）を積分器入力信号ＩＮＴＩＮとして加算器１２３に渡す。
【００３４】
加算器１２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｑ'2）と、マルチプレクサ１４１からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第４のフェーズでは、制御クロックΦ1が「１」なので、レジスタ回路１３０中のフリップフロップ１３０−２に保持されているＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）が積分器帰還信号ＩＮＴ＿ＦＢとして選択されている。従って、加算器１２３は、積分器入力信号ＩＮＴＩＮ（＝Ｑ'2）と積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｑ1）との加算結果（＝Ｑ'2＋Ｑ1＝Ｑ''2）を積分信号ＩＮＴとしてレジスタ回路１３０に渡す。当該積分信号ＩＮＴ（＝Ｑ''2）は、制御クロックΦ2の立ち上がり時にフリップフロップ１３０−２によって保持される。
【００３５】
また、第４のフェーズでは制御クロックΦ2は「０」なので、マルチプレクサ１０４はレジスタ回路１３０中のフリップフロップ１３０−１に保持されているＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝Ｉ''2）をデシメータ入力信号ＤＥＣ＿ＩＮＴとして選択する。
【００３６】
第４のフェーズの終了時に制御クロックΦDQが立ち上がり、この時点でのデシメータ出力信号（=Ｑ1）が、出力弁別回路１１０中のフリップフロップ１１０−２によって保持されると共に、出力信号ＯＵＴ＿Ｑとして出力される。
【００３７】
図１のサンプルレート変換器は、以上４つのフェーズを繰り返し行うことにより、位相が１８０度異なるＩ／Ｑ２チャネルの入力信号に対し、１次sincフィルタ特性を有する、デシメーション比２のサンプルレート変換器として機能する。
【００３８】
図２に示すように、出力弁別回路１１０中のフリップフロップ１１０−１からＤＡＴＡ＿Ｉに関する出力信号ＯＵＴ＿ＩとしてＩ1及びＩ3''が出力され、以下同様にＩ5''，Ｉ7''…が出力される。また、出力弁別回路１１０中のフリップフロップ１１０−２からＤＡＴＡ＿Ｑに関する出力信号ＯＵＴ＿ＱとしてＱ1が出力され、以下同様にＱ3''，Ｑ5''…が出力される。出力信号ＯＵＴ＿Ｉ及び出力信号ＯＵＴ＿Ｑは、積分によって折り返しノイズが除去されている。
【００３９】
以上説明したように、本実施形態に係るサンプルレート変換器は、折り返しノイズを除去するためのループフィルタに含まれる減算器、乗算器及び加算器を共有化することにより、１つのサンプルレート変換器と同程度の回路規模でＩ／Ｑチャネル信号のサンプルレートを変換している。即ち、本実施形態に係るサンプルレート変換器は、Ｉ／Ｑチャネル信号の各々に関する積分信号を保持するためのレジスタ回路を備え、上記減算器、乗算器、加算器、デシメータ及びインターポレータを通常の２倍の速度で動作させることにより上記共有化を実現している。従って、本実施形態に係るサンプルレート変換器によれば、入力信号数の増大に伴う上記減算器、乗算器及び加算器の増加を防ぐことができるため、回路面積及び消費電力の増大を抑えられる。
【００４０】
（第２の実施形態）  
図３に示すように、本発明の第２の実施形態に係るサンプルレート変換器は、マルチプレクサ２０１、インターポレータ２０２、出力弁別回路２１０及びループフィルタ２５０を有する。図３のサンプルレート変換器は、Ｉ及びＱチャネル上の（２チャネル上の）入力信号のサンプルレートが１／Ｄ倍にするデシメーションを行う。以下の説明では、図３において図１と同一部分には同一符号を付して示し、異なる部分を中心に述べる。ループフィルタ２５０は、折り返しノイズを除去するための１次sincフィルタであって、減算器１２１、乗算器１２２、加算器２２３及びレジスタ回路２３０を含む。
【００４１】
マルチプレクサ２０１は、入力信号ＤＡＴＡ＿Ｉ及び入力信号ＤＡＴＡ＿Ｑのいずれか一方を選択し、選択入力信号ＤＡＴＡを減算器１２１に渡す。具体的には、マルチプレクサ２０１は、入力信号ＤＡＴＡ＿Ｉ及びＤＡＴＡ＿Ｑと同一サンプルレートの制御クロックΦが「０」であれば入力信号ＤＡＴＡ＿Ｉを選択入力信号ＤＡＴＡとして選択する。一方、マルチプレクサ１０１は、上記制御クロックΦが「１」であれば入力信号ＤＡＴＡ＿Ｑを選択入力信号ＤＡＴＡとして選択する。ここで、入力信号ＤＡＴＡ＿Ｉ及び入力信号ＤＡＴＡ＿Ｑは、前述した第１の実施形態と同様である。
【００４２】
加算器２２３は、減算器１２１からの積分器入力信号ＩＮＴＩＮと、後述するレジスタ回路２３０からの積分器帰還信号ＩＮＴ＿ＦＢとを加算することにより、積分を行う。加算器２２３は、加算結果を積分信号ＩＮＴとしてレジスタ回路２３０に渡す。
【００４３】
レジスタ回路２３０は、共通の制御クロックΦckで制御される２個のフリップフロップ２３０−１及び２３０−２を縦続接続したシフトレジスタ回路である。尚、制御クロックΦckのサンプルレートは、制御クロックΦのサンプルレートの２倍である。即ち、レジスタ回路２３０によって保持される信号は、制御クロックΦのサンプルレートに応じた１周期の経過時に取り出し可能となる。
【００４４】
フリップフロップ２３０−１には、加算器２２３からの積分信号ＩＮＴが入力される。一方、フリップフロップ２３０−２には、フリップフロップ２３０−１の出力信号が入力される。即ち、フリップフロップ２３０−１及びフロップ２３０−２には、ＤＡＴＡ＿Ｉに関する積分信号ＩＮＴ及びＤＡＴＡ＿Ｑに関する積分信号ＩＮＴが交互に保持される。フリップフロップ２３０−２の出力信号は、積分器帰還信号ＩＮＴ＿ＦＢとして加算器２２３、出力弁別回路２１０及びインターポレータ２０２に渡される。
【００４５】
インターポレータ２０２は、レジスタ回路２３０からの積分器帰還信号ＩＮＴ＿ＦＢのサンプル数がＤ倍になるように「０」を挿入するインターポレーションを行う。具体的には、インターポレータ２０２は、制御クロックΦの１／Ｄ倍のサンプルレートの制御クロックΦINTと、上記積分器帰還信号ＩＮＴ＿ＦＢとのＡＮＤ演算を行い、演算結果を帰還信号ＦＢとして乗算器１２２に渡す。
【００４６】
出力弁別回路２１０は、ＤＡＴＡ＿Ｉに関する出力信号ＯＵＴ＿Ｉを弁別するためのフリップフロップ２１０−１及びＤＡＴＡ＿Ｑに関する出力信号ＯＵＴ＿Ｑを弁別するためのフリップフロップ２１０−２を含む。
【００４７】
フリップフロップ２１０−１及びフリップフロップ２１０−２には、レジスタ回路２３０からの積分器帰還信号ＩＮＴ＿ＦＢが共通に入力される。上記積分器帰還信号ＩＮＴ＿ＦＢには、出力信号ＯＵＴ＿Ｉ及びＯＵＴ＿Ｑが時分割で多重化されている。フリップフロップ２１０−１は制御クロックΦDIによって制御され、フリップフロップ２１０−２は制御クロックΦDQによって制御される。
【００４８】
制御クロックΦDIの立ち上がり時には、ＤＡＴＡ＿Ｉに関する積分器帰還信号ＩＮＴ＿ＦＢが出力弁別回路２１０に入力され、フリップフロップ２１０−１が当該積分器帰還信号ＩＮＴ＿ＦＢを保持すると共に、出力信号ＯＵＴ＿Ｉとして出力する。一方、制御クロックΦDQの立ち上がり時には、ＤＡＴＡ＿Ｑに関する積分器帰還信号ＩＮＴ＿ＦＢが出力弁別回路２１０に入力され、フリップフロップ２１０−２が当該積分器帰還信号ＩＮＴ＿ＦＢを保持すると共に、出力信号ＯＵＴ＿Ｑとして出力する。
【００４９】
以下、図４に示すタイミングチャートを用いて、図３のサンプルレート変換器の動作を詳しく説明する。図３のサンプルレート変換器の回路動作は、大きく４つのフェーズで構成され、制御クロックΦの２倍の周期で一連の動作が行われる。また、図３のサンプルレート変換器のデシメーション比Ｄ＝２とする。
【００５０】
まず、第１のフェーズ（図４におけるタイミングチャートの始点から制御クロックΦの最初の立ち上がりまで）では、ＤＡＴＡ＿Ｉに関する信号処理が行われる。  
第１のフェーズでは、制御クロックΦが「０」なので、マルチプレクサ２０１によって入力信号ＤＡＴＡ＿Ｉ（＝Ｉ1）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第１のフェーズでは、制御クロックΦINTが「０」であるため、帰還信号ＦＢの値も「０」となり、乗算器１２２における乗算結果は「０」である。従って、減算器１２１は、選択入力信号ＤＡＴＡ（＝Ｉ1）をそのまま積分器入力信号ＩＮＴＩＮとして加算器２２３に渡す。
【００５１】
加算器２２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｉ1）と、レジスタ回路２３０からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第１のフェーズでは、レジスタ回路２３０中のフリップフロップ２３０−１及びフリップフロップ２３０−２には、夫々ＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝０）及びＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝０）が保持されている。従って、フリップフロップ２３０−２より、ＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝０）が、積分器帰還信号ＩＮＴ＿ＦＢとして加算器２２３、出力弁別回路２１０及びインターポレータ２０２に渡される。従って、加算器２２３は、積分器入力信号ＩＮＴＩＮ（＝Ｉ1）と積分器帰還信号ＩＮＴ＿ＦＢ（＝０）との加算結果（＝Ｉ1）を積分信号ＩＮＴとしてレジスタ回路２３０に渡す。
【００５２】
第１のフェーズの終了時に制御クロックΦckが立ち上がり、上記積分信号ＩＮＴ（＝Ｉ1）がフリップフロップ２３０−１に保持されると共に、フリップフロップ２３０−１の保持内容（＝０）がフリップフロップ２３０−２にシフトする。
【００５３】
次に、第２のフェーズ（図４における制御クロックΦの最初の立ち上がりから最初の立ち下がりまで）では、ＤＡＴＡ＿Ｑに関する信号処理が行われる。  
第２のフェーズでは、制御クロックΦが「１」なので、マルチプレクサ２０１によって入力信号ＤＡＴＡ＿Ｑ（＝Ｑ1）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第２のフェーズでは、制御クロックΦINTが「０」であるため、帰還信号ＦＢの値も「０」となり、乗算器１２２における乗算結果は「０」である。従って、減算器１２１は、選択入力信号ＤＡＴＡ（＝Ｑ1）をそのまま積分器入力信号ＩＮＴＩＮとして加算器２２３に渡す。
【００５４】
加算器２２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｑ1）と、レジスタ回路２３０からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第２のフェーズでは、レジスタ回路２３０中のフリップフロップ２３０−１及びフリップフロップ２３０−２には、夫々ＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）及びＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝０）が保持されている。従って、フリップフロップ２３０−２より、ＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝０）が、積分器帰還信号ＩＮＴ＿ＦＢとして加算器２２３、出力弁別回路２１０及びインターポレータ２０２に渡される。従って、加算器２２３は、積分器入力信号ＩＮＴＩＮ（＝Ｑ1）と積分器帰還信号ＩＮＴ＿ＦＢ（＝０）との加算結果（＝Ｑ1）を積分信号ＩＮＴとしてレジスタ回路２３０に渡す。
【００５５】
第２のフェーズの終了時に制御クロックΦckが立ち上がり、上記積分信号ＩＮＴ（＝Ｑ1）がフリップフロップ２３０−１に保持されると共に、フリップフロップ２３０−１の保持内容（＝Ｉ1）がフリップフロップ２３０−２にシフトする。
【００５６】
次に、第３のフェーズ（図４における制御クロックΦの最初の立ち下がりから２回目の立ち上がりまで）では、再びＤＡＴＡ＿Ｉに関する信号処理が行われる。  
第３のフェーズでは、制御クロックΦが「０」なので、マルチプレクサ２０１によって入力信号ＤＡＴＡ＿Ｉ（＝Ｉ2）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。第３のフェーズでは、レジスタ回路２３０中のフリップフロップ２３０−１及びフリップフロップ２３０−２には、夫々ＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）及びＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝Ｉ1）が保持されている。従って、フリップフロップ２３０−２より、ＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝Ｉ1）が、積分器帰還信号ＩＮＴ＿ＦＢとして加算器２２３、出力弁別回路２１０及びインターポレータ２０２に渡される。
【００５７】
第３のフェーズでは制御クロックΦINTが「１」のため、インターポレータ２０２は上記積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）を帰還信号ＦＢとして乗算器１２２に渡す。乗算器１２２は、上記帰還信号ＦＢ（＝Ｉ1）と乗算係数Ｋ1との乗算を行い、乗算結果（＝Ｋ1＊Ｉ1）を減算器１２１に渡す。従って、減算器１２１は、上記乗算結果（＝Ｋ1＊Ｉ1）を上記選択入力信号ＤＡＴＡ（＝Ｉ2）より減算し、減算結果（＝Ｉ2−Ｋ1＊Ｉ1＝Ｉ'2）を積分器入力信号ＩＮＴＩＮとして加算器２２３に渡す。
【００５８】
加算器２２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｉ'2）と、上記積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）とが加算される。従って、加算器２２３は、積分器入力信号ＩＮＴＩＮ（＝Ｉ'2）と積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）との加算結果（＝Ｉ'2＋Ｉ1＝Ｉ''2）を積分信号ＩＮＴとしてレジスタ回路２３０に渡す。
【００５９】
第３のフェーズの終了時に制御クロックΦckが立ち上がり、上記積分信号ＩＮＴ（＝Ｉ''2）がフリップフロップ２３０−１に保持されると共に、フリップフロップ２３０−１の保持内容（＝Ｑ1）がフリップフロップ２３０−２にシフトする。また、第３のフェーズ終了時に制御クロックΦDIが立ち上がり、この時点での積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）が、出力弁別回路２１０中のフリップフロップ２１０−１によって保持されると共に、出力信号ＯＵＴ＿Ｉとして出力される。
【００６０】
次に、第４のフェーズ（図４における制御クロックΦの２回目の立ち上がりから２回目の立ち下がりまで）では、再びＤＡＴＡ＿Ｑに関する信号処理が行われる。  
第４のフェーズでは、制御クロックΦが「１」なので、マルチプレクサ２０１によって入力信号ＤＡＴＡ＿Ｑ（＝Ｑ2）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。第４のフェーズでは、レジスタ回路２３０中のフリップフロップ２３０−１及びフリップフロップ２３０−２には、夫々ＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝Ｉ''2）及びＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）が保持されている。従って、フリップフロップ２３０−２より、ＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）が、積分器帰還信号ＩＮＴ＿ＦＢとして加算器２２３、出力弁別回路２１０及びインターポレータ２０２に渡される。
【００６１】
第４のフェーズでは制御クロックΦINTが「１」のため、インターポレータ２０２は上記積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｑ1）を帰還信号ＦＢとして乗算器１２２に渡す。乗算器１２２は、上記帰還信号ＦＢ（＝Ｑ1）と乗算係数Ｋ1との乗算を行い、乗算結果（＝Ｋ1＊Ｑ1）を減算器１２１に渡す。従って、減算器１２１は、上記乗算結果（＝Ｋ1＊Ｑ1）を上記選択入力信号ＤＡＴＡ（＝Ｑ2）より減算し、減算結果（＝Ｑ2−Ｋ1＊Ｑ1＝Ｑ'2）を積分器入力信号ＩＮＴＩＮとして加算器２２３に渡す。
【００６２】
加算器２２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｑ'2）と、上記積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｑ1）とが加算される。従って、加算器２２３は、積分器入力信号ＩＮＴＩＮ（＝Ｑ'2）と積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｑ1）との加算結果（＝Ｑ'2＋Ｑ1＝Ｑ''2）を積分信号ＩＮＴとしてレジスタ回路２３０に渡す。
【００６３】
第４のフェーズの終了時に制御クロックΦckが立ち上がり、上記積分信号ＩＮＴ（＝Ｑ''2）がフリップフロップ２３０−１に保持されると共に、フリップフロップ２３０−１の保持内容（＝Ｉ''2）がフリップフロップ２３０−２にシフトする。また、第４のフェーズ終了時に制御クロックΦDQが立ち上がり、この時点での積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｑ1）が、出力弁別回路２１０中のフリップフロップ２１０−２によって保持されると共に、出力信号ＯＵＴ＿Ｑとして出力される。
【００６４】
図３のサンプルレート変換器は、以上４つのフェーズを繰り返し行うことにより、位相が１８０度異なるＩ／Ｑ２チャネルの入力信号に対し、１次sincフィルタ特性を有する、デシメーション比２のサンプルレート変換器として機能する。
【００６５】
図４に示すように、出力弁別回路２１０中のフリップフロップ２１０−１からＤＡＴＡ＿Ｉに関する出力信号ＯＵＴ＿ＩとしてＩ1及びＩ3''が出力され、以下同様にＩ5''，Ｉ7''…が出力される。また、出力弁別回路２１０中のフリップフロップ２１０−２からＤＡＴＡ＿Ｑに関する出力信号ＯＵＴ＿ＱとしてＱ1が出力され、以下同様にＱ3''，Ｑ5''…が出力される。出力信号ＯＵＴ＿Ｉ及び出力信号ＯＵＴ＿Ｑは、積分によって折り返しノイズが除去されている。
【００６６】
前述した第１の実施形態に係るサンプルレート変換器は、インターポレータ１０２に１周期前の積分信号ＩＮＴを与えるためにマルチプレクサ１０４及びデシメータ１０３を用いている。しかしながら、本実施形態に係るサンプルレート変換器において、レジスタ回路２３０からの積分器帰還信号ＩＮＴ＿ＦＢが上記１周期前の積分信号ＩＮＴであるため、当該積分器帰還信号ＩＮＴ＿ＦＢをインターポレータ２０２に直接入力できる。従って、本実施形態に係るサンプルレート変換器によれば、上記マルチプレクサ１０４及びデシメータ１０３が不要となるので、第１の実施形態に比べて回路を簡単化できる。
【００６７】
（第３の実施形態）  
図５に示すように、本発明の第３の実施形態に係るサンプルレート変換器は、マルチプレクサ１０１、インターポレータ３０２、出力弁別回路２１０及びループフィルタ３５０を有する。図７のサンプルレート変換器は、Ｉ及びＱチャネル上の（２チャネル上の）入力信号のサンプルレートを１／Ｄ倍にするデシメーションを行う。以下の説明では、図５において図１または図３と同一部分には同一符号を付して示し、異なる部分を中心に述べる。ループフィルタ３５０は、折り返しノイズを除去するための１次sincフィルタであって、減算器１２１、乗算器１２２、加算器３２３、レジスタ回路３３０及びマルチプレクサ３４１を含む。
【００６８】
マルチプレクサ１０１は、入力信号ＤＡＴＡ＿Ｉ及び入力信号ＤＡＴＡ＿Ｑのいずれか一方を選択し、選択入力信号ＤＡＴＡを減算器１２１に渡す。具体的には、マルチプレクサ１０１は、制御クロックΦ１が「０」であれば入力信号ＤＡＴＡ＿Ｉを選択入力信号ＤＡＴＡとして選択する。一方、マルチプレクサ１０１は、上記制御クロックΦ１が「１」であれば入力信号ＤＡＴＡ＿Ｑを選択入力信号ＤＡＴＡとして選択する。ここで、入力信号ＤＡＴＡ＿Ｉ及び入力信号ＤＡＴＡ＿Ｑは、前述した第１の実施形態と同様である。
【００６９】
乗算器１２２は、後述するインターポレータ３０２からの帰還信号ＦＢに所定の乗算係数Ｋ1を乗じ、乗算結果を減算器１２１に渡す。尚、乗算係数Ｋ1は、図５のサンプルレート変換器のデシメーション比Ｄによって決まる。
【００７０】
減算器１２１は、乗算器１２２からの乗算結果をマルチプレクサ１０１からの選択入力信号ＤＡＴＡより減算する。即ち、減算器１２１は、乗算器１２２においてＫ1倍された帰還信号ＦＢを選択入力信号ＤＡＴＡより減算する。減算器１２１は、減算結果を積分器入力信号ＩＮＴＩＮとして、加算器３２３に渡す。
【００７１】
加算器３２３は、減算器１２１からの積分器入力信号ＩＮＴＩＮと、後述するマルチプレクサ３４１からの積分器帰還信号ＩＮＴ＿ＦＢとを加算することにより、積分を行う。加算器３２３は、加算結果を積分信号ＩＮＴとしてレジスタ回路３３０に渡す。
【００７２】
レジスタ回路３３０は、ＤＡＴＡ＿Ｉに関する積分信号ＩＮＴを一時的に保持するためのフリップフロップ３３０−１及びＤＡＴＡ＿Ｑに関する積分信号ＩＮＴを一時的に保持するためのフリップフロップ３３０−２を含む。具体的には、フリップフロップ３３０−１は、制御クロックΦ1の立ち上がりエッジによってラッチ状態に遷移して入力信号を保持し、次の立ち上がりエッジまで当該信号を出力する。一方、フリップフロップ３３０−２は、制御クロックΦ2によって制御される。
【００７３】
フリップフロップ３３０−１及びフリップフロップ３３０−２には、加算器３２３からの積分信号ＩＮＴが共通に入力される。制御クロックΦ1の立ち上がり時には、ＤＡＴＡ＿Ｉに関する積分信号ＩＮＴがレジスタ回路３３０に入力され、フリップフロップ３３０−１が当該積分信号ＩＮＴを保持する。そして、フリップフロップ３３０−１は、制御クロックΦ1の次の立ち上がりエッジまで当該積分信号ＩＮＴをマルチプレクサ３４１に渡す。一方、制御クロックΦ2の立ち上がり時には、ＤＡＴＡ＿Ｑに関する積分信号ＩＮＴがレジスタ回路３３０に入力され、レジスタ回路３３０−２が当該積分信号ＩＮＴを保持する。そして、フリップフロップ３３０−２は、制御クロックΦ2の次の立ち上がりエッジまで当該積分信号ＩＮＴをマルチプレクサ３４１に渡す。
【００７４】
マルチプレクサ３４１は、レジスタ回路３３０中のフリップフロップ３３０−１からの信号及びフリップフロップ３３０−２からの信号のいずれか一方を選択し、積分器帰還信号ＩＮＴ＿ＦＢとして加算器３２３、出力弁別回路２１０及びインターポレータ３０２に渡す。具体的には、マルチプレクサ３４１は、制御クロックΦ1が「０」であればフリップフロップ３３０−１からの信号を積分器帰還信号ＩＮＴ＿ＦＢとして選択する。一方、マルチプレクサ３４１は、上記制御クロックΦ1が「１」であればフリップフロップ３３０−２からの信号を積分器帰還信号ＩＮＴ＿ＦＢとして選択する。
【００７５】
インターポレータ３０２は、マルチプレクサ３４１からの積分器帰還信号ＩＮＴ＿ＦＢのサンプル数がＤ倍になるように「０」を挿入するインターポレーションを行う。具体的には、インターポレータ３０２は、制御クロックΦ１及び制御クロックΦ２の１／Ｄ倍のサンプルレートの制御クロックΦINTと、上記積分器帰還信号ＩＮＴ＿ＦＢとのＡＮＤ演算を行い、演算結果を帰還信号ＦＢとして乗算器１２２に渡す。
【００７６】
以下、図６に示すタイミングチャートを用いて、図５のサンプルレート変換器の動作を詳しく説明する。図５のサンプルレート変換器の回路動作は、大きく４つのフェーズで構成され、制御クロックΦ1及びΦ2の２倍の周期で一連の動作が行われる。また、図５のサンプルレート変換器のデシメーション比Ｄ＝２とする。
【００７７】
まず、第１のフェーズ（図６におけるタイミングチャートの始点から制御クロックΦ1の最初の立ち上がりまで）では、ＤＡＴＡ＿Ｉに関する信号処理が行われる。  
第１のフェーズでは、制御クロックΦ1が「０」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｉ（＝Ｉ1）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第１のフェーズでは、制御クロックΦINTが「０」であるため、帰還信号ＦＢの値も「０」となり、乗算器１２２における乗算結果は「０」である。従って、減算器１２１は、選択入力信号ＤＡＴＡ（＝Ｉ1）をそのまま積分器入力信号ＩＮＴＩＮとして加算器３２３に渡す。
【００７８】
加算器３２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｉ1）と、マルチプレクサ３４１からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第１のフェーズでは、制御クロックΦ1が「０」なので、レジスタ回路３３０中のフリップフロップ３３０−１に保持されているＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝０）が積分器帰還信号ＩＮＴ＿ＦＢとして選択されている。従って、加算器３２３は、積分器入力信号ＩＮＴＩＮ（＝Ｉ1）と積分器帰還信号ＩＮＴ＿ＦＢ（＝０）との加算結果（＝Ｉ1）を積分信号ＩＮＴとしてレジスタ回路３３０に渡す。当該積分信号ＩＮＴ（＝Ｉ1）は、制御クロックΦ1の立ち上がり時にフリップフロップ３３０−１によって保持される。
【００７９】
次に、第２のフェーズ（図６における制御クロックΦ1の最初の立ち上がりから制御クロックΦ2の最初の立ち上がりまで）では、ＤＡＴＡ＿Ｑに関する信号処理が行われる。  
第２のフェーズでは、制御クロックΦ1が「１」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｑ（＝Ｑ1）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。また、第２のフェーズでは、制御クロックΦINTが「０」であるため、帰還信号ＦＢの値も「０」となり、乗算器１２２における乗算結果は「０」である。従って、減算器１２１は、選択入力信号ＤＡＴＡ（＝Ｑ1）をそのまま積分器入力信号ＩＮＴＩＮとして加算器３２３に渡す。
【００８０】
加算器３２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｑ1）と、マルチプレクサ３４１からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第２のフェーズでは、制御クロックΦ1が「１」なので、レジスタ回路３３０中のフリップフロップ３３０−２に保持されているＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝０）が積分器帰還信号ＩＮＴ＿ＦＢとして選択されている。従って、加算器３２３は、積分器入力信号ＩＮＴＩＮ（＝Ｑ1）と積分器帰還信号ＩＮＴ＿ＦＢ（＝０）との加算結果（＝Ｑ1）を積分信号ＩＮＴとしてレジスタ回路３３０に渡す。当該積分信号ＩＮＴ（＝Ｑ1）は、制御クロックΦ2の立ち上がり時にフリップフロップ３３０−１によって保持される。
【００８１】
次に、第３のフェーズ（図６における制御クロックΦ2の最初の立ち上がりから制御クロックΦ1の２回目の立ち上がりまで）では、再びＤＡＴＡ＿Ｉに関する信号処理が行われる。  
第３のフェーズでは、制御クロックΦ1が「０」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｉ（＝Ｉ2）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。マルチプレクサ３４１は、レジスタ回路３３０中のフリップフロップ３３０−１に保持されているＤＡＴＡ＿Ｉに関する前回の積分信号ＩＮＴ（＝I1）を積分器帰還信号ＩＮＴ＿ＦＢとして選択する。また、第３のフェーズでは、制御クロックΦINTが「１」のため、インターポレータ３０２は上記積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）を帰還信号ＦＢとして乗算器１２２に渡す。乗算器１２２は、上記帰還信号ＦＢ（＝Ｉ1）と乗算係数Ｋ1との乗算を行い、乗算結果（＝Ｋ1＊Ｉ1）を減算器１２１に渡す。従って、減算器１２１は、上記乗算結果（＝Ｋ1＊Ｉ1）を上記選択入力信号ＤＡＴＡ（＝Ｉ2）より減算し、減算結果（＝Ｉ2−Ｋ1＊Ｉ1＝Ｉ'2）を積分器入力信号ＩＮＴＩＮとして加算器３２３に渡す。
【００８２】
加算器３２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｉ'2）と、積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）とが加算される。従って、加算器３２３は、積分器入力信号ＩＮＴＩＮ（＝Ｉ'2）と積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｉ1）との加算結果（＝Ｉ'2＋Ｉ1＝Ｉ''2）を積分信号ＩＮＴとしてレジスタ回路３３０に渡す。当該積分信号ＩＮＴ（＝Ｉ''2）は、制御クロックΦ1の立ち上がり時にフリップフロップ３３０−１によって保持される。
【００８３】
第３のフェーズの終了時に制御クロックΦDIが立ち上がり、この時点での積分器帰還信号ＩＮＴ＿ＦＢ（=Ｉ1）が、出力弁別回路２１０中のフリップフロップ２１０−１によって保持されると共に、出力信号ＯＵＴ＿Ｉとして出力される。
【００８４】
次に、第４のフェーズ（図６における制御クロックΦ1の２回目の立ち上がりから制御クロックΦ2の２回目の立ち上がりまで）では、再びＤＡＴＡ＿Ｑに関する信号処理が行われる。  
第４のフェーズでは、制御クロックΦ1が「１」なので、マルチプレクサ１０１によって入力信号ＤＡＴＡ＿Ｑ（＝Ｑ2）が選択入力信号ＤＡＴＡとして選択され、減算器１２１に渡される。マルチプレクサ３４１は、レジスタ回路３３０中のフリップフロップ３３０−２に保持されているＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）を積分器帰還信号ＩＮＴ＿ＦＢとして選択する。第４のフェーズでは、制御クロックΦINTが「１」のため、インターポレータ３０２は上記積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｑ１）を帰還信号ＦＢとして乗算器１２２に渡す。乗算器１２２は、上記帰還信号ＦＢ（＝Ｑ1）と乗算係数Ｋ1との乗算を行い、乗算結果（＝Ｋ1＊Ｑ1）を減算器１２１に渡す。従って、減算器１２１は、上記乗算結果（＝Ｋ1＊Ｑ1）を上記選択入力信号ＤＡＴＡ（＝Ｑ2）より減算し、減算結果（＝Ｑ2−Ｋ1＊Ｑ1＝Ｑ'2）を積分器入力信号ＩＮＴＩＮとして加算器３２３に渡す。
【００８５】
加算器３２３によって、積分器入力信号ＩＮＴＩＮ（＝Ｑ'2）と、マルチプレクサ３４１からの積分器帰還信号ＩＮＴ＿ＦＢとが加算される。第４のフェーズでは、制御クロックΦ1が「１」なので、レジスタ回路３３０中のフリップフロップ３３０−２に保持されているＤＡＴＡ＿Ｑに関する前回の積分信号ＩＮＴ（＝Ｑ1）が積分器帰還信号ＩＮＴ＿ＦＢとして選択されている。従って、加算器３２３は、積分器入力信号ＩＮＴＩＮ（＝Ｑ'2）と積分器帰還信号ＩＮＴ＿ＦＢ（＝Ｑ1）との加算結果（＝Ｑ'2＋Ｑ1＝Ｑ''2）を積分信号ＩＮＴとしてレジスタ回路３３０に渡す。当該積分信号ＩＮＴ（＝Ｑ''2）は、制御クロックΦ2の立ち上がり時にフリップフロップ３３０−２によって保持される。
【００８６】
第４のフェーズの終了時に制御クロックΦDQが立ち上がり、この時点での積分器帰還信号ＩＮＴ＿ＦＢ（=Ｑ1）が、出力弁別回路２１０中のフリップフロップ２１０−２によって保持されると共に、出力信号ＯＵＴ＿Ｑとして出力される。
【００８７】
本実施形態に係るサンプルレート変換器は、以上４つのフェーズを繰り返し行うことにより、位相が１８０度異なるＩ／Ｑ２チャネルの入力信号に対し、１次sincフィルタ特性を有する、デシメーション比２のサンプルレート変換器として機能する。
【００８８】
図６に示すように、出力弁別回路２１０中のフリップフロップ２１０−１からＤＡＴＡ＿Ｉに関する出力信号ＯＵＴ＿ＩとしてＩ1及びＩ3''が出力され、以下同様にＩ5''，Ｉ7''…が出力される。また、出力弁別回路２１０中のフリップフロップ２１０−２からＤＡＴＡ＿Ｑに関する出力信号ＯＵＴ＿ＱとしてＱ1が出力され、以下同様にＱ3''，Ｑ5''…が出力される。出力信号ＯＵＴ＿Ｉ及び出力信号ＯＵＴ＿Ｑは、積分によって折り返しノイズが除去されている。
【００８９】
前述した第１の実施形態に係るサンプルレート変換器は、インターポレータ１０２に１周期前の積分信号ＩＮＴを与えるためにマルチプレクサ１０４及びデシメータ１０３を用いている。しかしながら、本実施形態に係るサンプルレート変換器において、マルチプレクサ３４１からの積分器帰還信号ＩＮＴ＿ＦＢが上記１周期前の積分信号ＩＮＴであるため、当該積分器帰還信号ＩＮＴ＿ＦＢをインターポレータ３０２に直接入力できる。従って、本実施形態に係るサンプルレート変換器によれば、上記マルチプレクサ１０４及びデシメータ１０３が不要となるので、第１の実施形態に比べて回路を簡単化できる。
【００９０】
（第４の実施形態）  
図７に示すように、本発明の第４の実施形態に係るサンプルレート変換器は、マルチプレクサ４０１、インターポレータ４０２、デシメータ４０３、マルチプレクサ４０４、出力弁別回路４１０及びループフィルタ４５０を有する。図７のサンプルレート変換器は、Ｍ（Ｍは２以上の自然数）チャネル上の入力信号のサンプルレートを１／Ｄ倍にするデシメーションを行う。
【００９１】
ループフィルタ４５０は、折り返しノイズを除去するための１次sincフィルタをＮ段（Ｎは自然数）縦続接続したＮ次sincフィルタであって、ループフィルタ４５０−１乃至４５０−Ｎを含む。第ｉ段目（ｉは１以上Ｎ以下の自然数）のループフィルタ４５０−ｉは、減算器４２１−ｉ、乗算器４２２−ｉ、加算器４２３−ｉ、レジスタ回路４３０−ｉ及びマルチプレクサ４４１−ｉを含む。尚、一般に、ループフィルタ４５０の次数Ｎが大きいほど、折り返しノイズを効果的に除去できる。また、ループフィルタ４５０−ｉは後段になるにつれて、各種信号を表現するために多くのビットが必要となるため、実際には減算器４２１−ｉ、乗算器４２２−ｉ及び加算器４２３−ｉの面積は次第に大きくなる。
【００９２】
マルチプレクサ４０１は、Ｍ個の入力信号Ｉｎｐｕｔ＿１乃至Ｉｎｐｕｔ＿Ｍのいずれか１つを選択し、選択入力信号（多重化入力信号）を第１段目のループフィルタ４５０−１中の減算器４２１−１に渡す。具体的には、マルチプレクサ４０１は、Ｍ個の制御クロックΦ1乃至ΦMに応じて一対一に上記Ｍ個の入力信号Ｉｎｐｕｔ＿１乃至Ｉｎｐｕｔ＿Ｍを選択する。ここで、上記Ｍ個の制御クロックΦ1乃至ΦMは、例えば「１」である期間が入力信号Ｉｎｐｕｔ＿１乃至Ｉｎｐｕｔ＿Ｍの１周期の１／Ｍ倍以下であって、同一サンプルレートのクロックの位相を２π／Ｍずつずらして得られるＭ個のクロックである。
【００９３】
第１段目のループフィルタ４５０−１中の乗算器４２２−１は、後述するインターポレータ４０２からの帰還信号に所定の乗算係数Ｋ1を乗じ、乗算結果（乗算信号）を減算器４２１−１に渡す。尚、乗算係数Ｋ1及びその他の乗算係数Ｋ2乃至ＫNは、図７のサンプルレート変換器のデシメーション比Ｄ及びループフィルタ４５０の次数Ｎによって決まる。Ｎ個の乗算係数Ｋ1乃至ＫNの一例を図１０に示す。
【００９４】
減算器４２１−１は、乗算器４２２−１からの乗算結果をマルチプレクサ４０１からの選択入力信号より減算する。即ち、減算器４２１−１は、乗算器４２２−１においてＫ1倍された帰還信号を選択入力信号より減算する。減算器４２１−１は、減算結果（残差信号）を積分器入力信号として、加算器４２３−１に渡す。
【００９５】
第１段目のループフィルタ４５０−１中の加算器４２３−１は、減算器４２１−１からの積分器入力信号と、後述するマルチプレクサ４４１−１からの積分器帰還信号とを加算することにより、積分を行う。加算器４２３−１は、加算結果を積分信号としてレジスタ回路４３０−１及び第２段目（次段）のループフィルタ４５０−２中の減算器４２１−２に渡す。
【００９６】
第１段目のループフィルタ４５０−１中のレジスタ回路４３０−１は、入力信号Ｉｎｐｕｔ＿１に関する積分信号を一時的に保持するためのフリップフロップ４３０−１−１、入力信号Ｉｎｐｕｔ＿２に関する積分信号を一時的に保持するためのフリップフロップ４３０−１−２、…、入力信号Ｉｎｐｕｔ＿Ｍに関する積分信号を一時的に保持するためのフリップフロップ４３０−１−Ｍを含む。具体的には、Ｍ個のフリップフロップ４３０−１−１乃至４３０−１−Ｍは、Ｍ個の制御クロックΦ1乃至ΦMによって一対一に制御される。
【００９７】
Ｍ個のフリップフロップ４３０−１−１乃至４３０−１−Ｍには、加算器４２３−１からの積分信号が共通に入力される。制御クロックΦ1の立ち上がり時には、入力信号Ｉｎｐｕｔ＿１に関する積分信号がレジスタ回路４３０−１−１に入力され、フリップフロップ４３０−１−１が当該積分信号を保持する。そして、フリップフロップ４３０−１−１は、制御クロックΦ1の次の立ち上がりエッジまで当該積分信号をマルチプレクサ４４１−１に渡す。その他の制御クロックΦ2乃至ΦMの各々の立ち上がり時には、入力信号Ｉｎｐｕｔ＿２乃至Ｉｎｐｕｔ＿Ｍに関する積分信号がフリップフロップ４３０−１−２乃至４３０−１−Ｍによって夫々保持される。そして、上記各制御クロックΦ2乃至ΦMの各々の次の立ち上がりエッジまで、フリップフロップ４３０−１−２乃至４３０−１−Ｍの各々は当該積分信号をマルチプレクサ４４１−１に渡す。
【００９８】
第１段目のループフィルタ４５０−１中のマルチプレクサ４４１−１は、レジスタ回路４３０−１中のＭ個のフリップフロップ４３０−１−１乃至４３０−１−Ｍからの信号のいずれか１つを選択し、積分器帰還信号として加算器４２３−１に渡す。具体的には、マルチプレクサ４４１−１は、Ｍ個の制御クロックΦ1乃至ΦMに応じて一対一に上記Ｍ個のフリップフロップ４３０−１−１乃至４３０−１−Ｍからの信号を選択する。
【００９９】
第ｊ段目（ｊは２以上Ｎ未満の自然数）の減算器４２１−ｊは、乗算器４２２−ｊからの乗算結果を第（ｊ−１）段目（前段）の加算器４２３−（ｊ−１）からの積分信号より減算する。即ち、減算器４２１−ｊは、乗算器４２２−ｊにおいてＫj倍された帰還信号を上記積分信号より減算する。減算器４２１−ｊは、減算結果を積分器入力信号として、加算器４２３−ｊに渡す。
【０１００】
尚、第ｊ段目のループフィルタ４５０−ｊ中の乗算器４２２−ｊ、加算器４２３−ｊ、レジスタ回路４３０−ｊ及びマルチプレクサ４４１−ｊは、前述した乗算器４２２−１、加算器４２３−ｊ、レジスタ回路４３０−１及びマルチプレクサ４４１−１と同様である。
【０１０１】
第Ｎ段目のループフィルタ４５０−Ｎ中の減算器４２１−Ｎは、乗算器４２２−Ｎからの乗算結果を第（Ｎ−１）段目（前段）の加算器４２３−（Ｎ−１）からの積分信号より減算する。即ち、減算器４２１−Ｎは、乗算器４２２−ＮにおいてＫN倍された帰還信号を上記積分信号より減算する。減算器４２１−Ｎは、減算結果を積分器入力信号として、加算器４２３−Ｎに渡す。
【０１０２】
第Ｎ段目のループフィルタ４５０−Ｎ中の加算器４２３−Ｎは、減算器４２１−Ｎからの積分器入力信号と、マルチプレクサ４４１−Ｎからの積分器帰還信号とを加算することにより、積分を行う。加算器４２３−Ｎは、加算結果を積分信号としてレジスタ回路４３０−Ｎに渡す。
【０１０３】
第Ｎ段目のループフィルタ４５０−Ｎ中のレジスタ回路４３０−Ｎは、入力信号Ｉｎｐｕｔ＿１に関する積分信号を一時的に保持するためのフリップフロップ４３０−Ｎ−１、入力信号Ｉｎｐｕｔ＿２に関する積分信号を一時的に保持するためのフリップフロップ４３０−Ｎ−２、…、入力信号Ｉｎｐｕｔ＿Ｍに関する積分信号を一時的に保持するためのフリップフロップ４３０−Ｎ−Ｍを含む。具体的には、Ｍ個のフリップフロップ４３０−Ｎ−１乃至４３０−Ｎ−Ｍは、Ｍ個の制御クロックΦ1乃至ΦMによって一対一に制御される。
【０１０４】
Ｍ個のフリップフロップ４３０−Ｎ−１乃至４３０−Ｎ−Ｍには、加算器４２３−Ｎからの積分信号が共通に入力される。制御クロックΦ1の立ち上がり時には、入力信号Ｉｎｐｕｔ＿１に関する積分信号がレジスタ回路４３０−Ｎ−１に入力され、フリップフロップ４３０−Ｎ−１が当該積分信号を保持する。そして、フリップフロップ４３０−Ｎ−１は、制御クロックΦ1の次の立ち上がりエッジまで当該積分信号をマルチプレクサ４４１−Ｎ及びマルチプレクサ４０４に渡す。その他の制御クロックΦ2乃至ΦMの各々の立ち上がり時には、入力信号Ｉｎｐｕｔ＿２乃至Ｉｎｐｕｔ＿Ｍに関する積分信号がフリップフロップ４３０−Ｎ−２乃至４３０−Ｎ−Ｍによって夫々保持される。そして、上記各制御クロックΦ2乃至ΦMの各々の次の立ち上がりエッジまで、フリップフロップ４３０−Ｎ−２乃至４３０−Ｎ−Ｍの各々は当該積分信号をマルチプレクサ４４１−Ｎ及びマルチプレクサ４０４に渡す。
【０１０５】
尚、第Ｎ段目のループフィルタ４５０−Ｎ中の乗算器４２２−１は、前述した乗算器４２２−１及び４２２−ｉと同様である。また、第Ｎ段目のループフィルタ４５０−Ｎ中のマルチプレクサ４４１−Ｎは、前述したマルチプレクサ４４１−１及び４４１ーｉと同様である。
【０１０６】
マルチプレクサ４０４は、レジスタ回路４３０−Ｎ中のフリップフロップ４３０−１乃至４３０−Ｎからの信号のいずれか１つを選択し、デシメータ入力信号としてデシメータ４０３に渡す。具体的には、マルチプレクサ４０４は、Ｍ個の制御クロックΦ1乃至ΦMに応じて一対一に上記Ｍ個のフリップフロップ４３０−１−１乃至４３０−１−Ｍからの信号を選択する。例えば、マルチプレクサ４０４は、制御クロックΦ2乃至ΦMが「１」の間にフリップフロップ４３０−１−１乃至４３０−１−（Ｍ−１）からの信号を夫々選択し、制御クロックΦ1が「１」の間にフリップフロップ４３０−Ｍからの信号を選択する。
【０１０７】
デシメータ４０３は、制御クロックΦDECによって制御されるフリップフロップであって、デシメーション比Ｄのデシメータとして動作する。即ち、デシメータ４０３は、マルチプレクサ４０４からのデシメータ入力信号（デシメーション対象信号）のサンプル数が１／Ｄ倍になるように間引くデシメーションを行う。デシメータ４０３は、デシメーション結果をデシメータ出力信号として出力弁別回路４１０及びインターポレータ４０２に渡す。
【０１０８】
インターポレータ４０２は、デシメータ４０３からのデシメータ出力信号（多重化出力信号）のサンプル数がＤ倍になるように「０」を挿入するインターポレーションを行う。具体的には、インターポレータ４０２は、制御クロックΦ１乃至ΦMの１／Ｄ倍のサンプルレートの制御クロックΦINTと、上記デシメータ出力信号とのＡＮＤ演算を行い、演算結果を帰還信号として乗算器４２２−１乃至４２２−Ｎの各々に渡す。
【０１０９】
出力弁別回路４１０は、入力信号Ｉｎｐｕｔ＿１乃至Ｉｎｐｕｔ＿Ｍに関する出力信号ＯＵＴ＿１乃至ＯＵＴ＿Ｍを弁別するためのフリップフロップ４１０−１乃至４１０−Ｍを含む。Ｍ個のフリップフロップ４１０−１乃至４１０−Ｍの各々は、上記Ｍ個の出力信号ＯＵＴ＿１乃至ＯＵＴ＿Ｍの各々に一対一に対応する。
【０１１０】
フリップフロップ４１０−１乃至４１０−Ｍには、デシメータ４０３からのデシメータ出力信号が共通に入力される。上記デシメータ出力信号には、出力信号ＯＵＴ＿Ｉ乃至ＯＵＴ＿Ｍが時分割で多重化されている。また、Ｍ個のフリップフロップ４１０−１乃至４１０−Ｍの各々は、Ｍ個の制御クロックΦD1乃至ΦDMの各々によって一対一に制御される。即ち、制御クロックΦD1の立ち上がり時には、入力信号Ｉｎｐｕｔ＿１に関するデシメータ出力信号が出力弁別回路４１０に入力され、フリップフロップ４１０−１が当該デシメータ出力信号を保持すると共に、出力信号ＯＵＴ＿１として出力する。その他、制御クロックΦD2乃至ΦDMの各々の立ち上がり時には、入力信号Ｉｎｐｕｔ＿２乃至Ｉｎｐｕｔ＿Ｍに関するデシメータ出力信号が夫々出力弁別回路４１０に入力され、フリップフロップ４１０−２乃至４１０−Ｍの各々が当該デシメータ出力信号を保持すると共に、出力信号ＯＵＴ＿２乃至ＯＵＴ＿Ｍとして出力する。
【０１１１】
本実施形態に係るサンプルレート変換器は、前述した第１の実施形態に係るサンプルレート変換器の入力信号数及びループフィルタの次数を拡張し、一般化している。ループフィルタの次数は、図７において縦続接続するループフィルタの数によって任意の値を実現できる。また、サンプルレート変換器の入力信号数は、図７において各レジスタ回路及び出力弁別回路に含まれるフリップフロップの数及び各減算器、乗算器、加算器、デシメータ及びインターポレータの動作速度によって任意の値を実現可能である。従って、本実施形態に係るサンプルレート変換器によれば、入力信号数が任意であって、更に当該入力信号数の増大に伴う回路面積及び消費電力の増大を抑制できる。
【０１１２】
また、ループフィルタの各段に含まれる減算器、乗算器及び加算器の回路面積は、後段になるほど大きくなる。一方、本実施形態に係るサンプルレート変換器によれば、ループフィルタの各段において上記減算器、乗算器及び加算器を入力信号数に関わらず共有化できるため、特に高次ループフィルタを用いる場合に回路面積及び消費電力の増大を効果的に抑制できる。
【０１１３】
（第５の実施形態）  
図８に示すように、本発明の第５の実施形態に係るサンプルレート変換器は、マルチプレクサ４０１、インターポレータ５０２、出力弁別回路５１０及びループフィルタ５５０を有する。図８のサンプルレート変換器は、Ｍ（Ｍは２以上の自然数）チャネル上の入力信号のサンプルレートを１／Ｄ倍にするデシメーションを行う。以下の説明では、図８において図７と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【０１１４】
ループフィルタ５５０は、折り返しノイズを除去するための１次sincフィルタをＮ段（Ｎは自然数）縦続接続したＮ次sincフィルタであって、ループフィルタ５５０−１乃至５５０−Ｎを含む。第ｉ段目（ｉは１以上Ｎ以下の自然数）のループフィルタ５５０−ｉは、減算器４２１−ｉ、乗算器４２２−ｉ、加算器５２３−ｉ及びレジスタ回路５３０−ｉを含む。尚、一般に、ループフィルタ５５０の次数Ｎが大きいほど、折り返しノイズを効果的に除去できる。また、ループフィルタ５５０−ｉは後段になるにつれて、各種信号を表現するために多くのビットが必要となるため、実際には減算器４２１−ｉ、乗算器４２２−ｉ及び加算器５２３−ｉの面積は次第に大きくなる。
【０１１５】
第１段目のループフィルタ５５０−１中の加算器５２３−１は、減算器４２１−１からの積分器入力信号と、後述するレジスタ回路５３０−１からの積分器帰還信号とを加算することにより、積分を行う。加算器５２３−１は、加算結果を積分信号としてレジスタ回路５３０−１及び第２段目（次段）のループフィルタ５５０−２中の減算器４２１−２に渡す。
【０１１６】
第１段目のループフィルタ５５０−１中のレジスタ回路５３０−１は、共通の制御クロックΦckで制御されるＭ個のフリップフロップ５３０−１−１乃至５３０−１−Ｍを縦続接続したシフトレジスタである。尚、制御クロックΦckのサンプルレートは、制御クロックΦのサンプルレートのＭ倍である。即ち、レジスタ回路５３０−１によって保持される信号は、制御クロックΦ1乃至ΦMのサンプルレートに応じた１周期の経過時に取り出し可能となる。
【０１１７】
フリップフロップ５３０−１−１には、加算器５２３−１からの積分信号が入力される。一方、フリップフロップ５３０−１−２には、フリップフロップ５３０−１−１の出力信号が入力される。以下、同様にフリップフロップ５３０−１−２乃至５３０−１−（Ｍ−１）の各々は、次段のフリップフロップ５３０−１−３乃至５３０−１−Ｍに接続される。そして、最終段のフリップフロップ５３０−１−Ｍからは積分器帰還信号が取り出され、加算器５２３−１に入力される。
【０１１８】
フリップフロップ５３０−１−１乃至５３０−１−Ｍの各々には、Ｉｎｐｕｔ＿１乃至Ｉｎｐｕｔ＿Ｍに関する積分信号のいずれか１つが重複無く保持される。そして、フリップフロップ５３０−１−１乃至５３０−１−（Ｍ−１）の保持内容は、制御クロックΦckによって次段へとシフトされる。従って、制御クロックΦckの立ち上がり毎に、フリップフロップ５３０−１−ＭよりＩｎｐｕｔ＿１乃至Ｉｎｐｕｔ＿Ｍに関する積分信号を順に取り出すことができる。
【０１１９】
尚、第ｊ段目（ｊは２以上Ｎ未満の自然数）のループフィルタ５５０−ｊ中の加算器５２３−ｊ及びレジスタ回路５３０−ｊは、前述した加算器５２３−１及びレジスタ回路５３０−１と同様である。
【０１２０】
第Ｎ段目のループフィルタ５５０−Ｎ中の加算器５２３−Ｎは、減算器４２１−Ｎからの積分器入力信号と、レジスタ回路５３０−Ｎからの積分器帰還信号とを加算することにより、積分を行う。加算器５２３−Ｎは、加算結果を積分信号としてレジスタ回路５３０−Ｎに渡す。
【０１２１】
第Ｎ段目のループフィルタ５５０−Ｎ中のレジスタ回路５３０−Ｎは、共通の制御クロックΦckで制御されるＭ個のフリップフロップ５３０−Ｎ−１乃至５３０−Ｎ−Ｍを縦続接続したシフトレジスタである。
【０１２２】
フリップフロップ５３０−Ｎ−１には、加算器５２３−Ｎからの積分信号が入力される。一方、フリップフロップ５３０−Ｎ−２には、フリップフロップ５３０−Ｎ−１の出力信号が入力される。以下、同様にフリップフロップ５３０−Ｎ−２乃至５３０−Ｎ−（Ｍ−１）の各々は、次段のフリップフロップ５３０−Ｎ−３乃至５３０−Ｎ−Ｍに接続される。そして、最終段のフリップフロップ５３０−Ｎ−Ｍからは積分器帰還信号が取り出され、加算器５２３−Ｎ、出力弁別回路５１０及びインターポレータ５０２に入力される。
【０１２３】
インターポレータ５０２は、レジスタ回路５３０−Ｎからの積分器帰還信号のサンプル数がＤ倍になるように「０」を挿入するインターポレーションを行う。具体的には、インターポレータ５０２は、制御クロックΦ１乃至ΦMの１／Ｄ倍のサンプルレートの制御クロックΦINTと、上記積分器帰還信号のＡＮＤ演算を行い、演算結果を帰還信号として乗算器４２２−１乃至４２２−Ｎの各々に渡す。
【０１２４】
出力弁別回路５１０は、入力信号Ｉｎｐｕｔ＿１乃至Ｉｎｐｕｔ＿Ｍに関する出力信号ＯＵＴ＿１乃至ＯＵＴ＿Ｍを弁別するためのフリップフロップ５１０−１乃至５１０−Ｍを含む。Ｍ個のフリップフロップ５１０−１乃至５１０−Ｍの各々は、上記Ｍ個の出力信号ＯＵＴ＿１乃至ＯＵＴ＿Ｍの各々に一対一に対応する。
【０１２５】
フリップフロップ５１０−１乃至５１０−Ｍには、レジスタ回路５３０−Ｎからの積分器帰還信号が共通に入力される。上記積分器帰還信号には、出力信号ＯＵＴ＿Ｉ乃至ＯＵＴ＿Ｍが時分割で多重化されている。また、Ｍ個のフリップフロップ５１０−１乃至５１０−Ｍの各々は、Ｍ個の制御クロックΦD1乃至ΦDMの各々によって一対一に制御される。即ち、制御クロックΦD1の立ち上がり時には、入力信号Ｉｎｐｕｔ＿１に関する積分器帰還信号が出力弁別回路５１０に入力され、フリップフロップ５１０−１が当該積分器帰還信号を保持すると共に、出力信号ＯＵＴ＿１として出力する。その他、制御クロックΦD2乃至ΦDMの各々の立ち上がり時には、入力信号Ｉｎｐｕｔ＿２乃至Ｉｎｐｕｔ＿Ｍに関する積分器帰還信号が夫々出力弁別回路５１０に入力され、フリップフロップ５１０−２乃至５１０−Ｍの各々が当該積分器帰還信号を保持すると共に、出力信号ＯＵＴ＿２乃至ＯＵＴ＿Ｍとして出力する。
【０１２６】
本実施形態に係るサンプルレート変換器は、前述した第２の実施形態に係るサンプルレート変換器の入力信号数及びループフィルタの次数を拡張し、一般化している。ループフィルタの次数は、図８において縦続接続するループフィルタの数によって任意の値を実現できる。また、サンプルレート変換器の入力信号数は、図８において各レジスタ回路及び出力弁別回路に含まれるフリップフロップの数及び各減算器、乗算器、加算器及びインターポレータの動作速度によって任意の値を実現可能である。従って、本実施形態に係るサンプルレート変換器によれば、入力信号数が任意であって、更に当該入力信号数の増大に伴う回路面積及び消費電力の増大を抑制できる。
【０１２７】
また、ループフィルタの各段に含まれる減算器、乗算器及び加算器の回路面積は、後段になるほど大きくなる。一方、本実施形態に係るサンプルレート変換器によれば、ループフィルタの各段において上記減算器、乗算器及び加算器を入力信号数に関わらず共有化できるため、特に高次ループフィルタを用いる場合に回路面積及び消費電力の増大を効果的に抑制できる。
【０１２８】
また、前述した第４の実施形態に係るサンプルレート変換器は、インターポレータ４０２に１周期前の積分信号を与えるためにマルチプレクサ４０４及びデシメータ４０３を用いている。しかしながら、本実施形態に係るサンプルレート変換器において、レジスタ回路５３０−Ｎからの積分器帰還信号が上記１周期前の積分信号であるため、当該積分器帰還信号をインターポレータ５０２に直接入力できる。従って、本実施形態に係るサンプルレート変換器によれば、上記マルチプレクサ４０４及びデシメータ４０３が不要となるので、第４の実施形態に比べて回路を簡単化できる。
【０１２９】
（第６の実施形態）  
図９に示すように、本発明の第６の実施形態に係るサンプルレート変換器は、マルチプレクサ４０１、インターポレータ６０２、出力弁別回路５１０及びループフィルタ６５０を有する。図９のサンプルレート変換器は、Ｍ（Ｍは２以上の自然数）チャネル上の入力信号のサンプルレートを１／Ｄ倍にするデシメーションを行う。以下の説明では、図９において図７及び図８と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
【０１３０】
ループフィルタ６５０は、折り返しノイズを除去するための１次sincフィルタをＮ段（Ｎは自然数）縦続接続したＮ次sincフィルタであって、ループフィルタ６５０−１乃至６５０−Ｎを含む。第ｉ段目（ｉは１以上Ｎ以下の自然数）のループフィルタ６５０−ｉは、減算器４２１−ｉ、乗算器４２２−ｉ、加算器６２３−ｉ、レジスタ回路６３０−ｉ及びマルチプレクサ６４１−ｉを含む。尚、一般に、ループフィルタ６５０の次数Ｎが大きいほど、折り返しノイズを効果的に除去できる。また、ループフィルタ６５０−ｉは後段になるにつれて、各種信号を表現するために多くのビットが必要となるため、実際には減算器４２１−ｉ、乗算器４２２−ｉ及び加算器６２３−ｉの面積は次第に大きくなる。
【０１３１】
第１段目のループフィルタ６５０−１中の加算器６２３−１は、減算器４２１−１からの積分器入力信号と、後述するマルチプレクサ６４１−１からの積分器帰還信号とを加算することにより、積分を行う。加算器６２３−１は、加算結果を積分信号としてレジスタ回路６３０−１及び第２段目（次段）のループフィルタ６５０−２中の減算器４２１−２に渡す。
【０１３２】
第１段目のループフィルタ６５０−１中のレジスタ回路６３０−１は、入力信号Ｉｎｐｕｔ＿１に関する積分信号を一時的に保持するためのフリップフロップ６３０−１−１、入力信号Ｉｎｐｕｔ＿２に関する積分信号を一時的に保持するためのフリップフロップ６３０−１−２、…、入力信号Ｉｎｐｕｔ＿Ｍに関する積分信号を一時的に保持するためのフリップフロップ６３０−１−Ｍを含む。具体的には、Ｍ個のフリップフロップ６３０−１−１乃至６３０−１−Ｍは、Ｍ個の制御クロックΦ1乃至ΦMによって一対一に制御される。
【０１３３】
Ｍ個のフリップフロップ６３０−１−１乃至６３０−１−Ｍには、加算器６２３−１からの積分信号が共通に入力される。制御クロックΦ1の立ち上がり時には、入力信号Ｉｎｐｕｔ＿１に関する積分信号がレジスタ回路６３０−１−１に入力され、フリップフロップ６３０−１−１が当該積分信号を保持する。そして、フリップフロップ６３０−１−１は、制御クロックΦ1の次の立ち上がりエッジまで当該積分信号をマルチプレクサ６４１−１に渡す。その他の制御クロックΦ2乃至ΦMの各々の立ち上がり時には、入力信号Ｉｎｐｕｔ＿２乃至Ｉｎｐｕｔ＿Ｍに関する積分信号がフリップフロップ６３０−１−２乃至６３０−１−Ｍによって夫々保持される。そして、上記各制御クロックΦ2乃至ΦMの各々の次の立ち上がりエッジまで、フリップフロップ６３０−１−２乃至６３０−１−Ｍの各々は当該積分信号をマルチプレクサ６４１−１に渡す。
【０１３４】
第１段目のループフィルタ６５０−１中のマルチプレクサ６４１−１は、レジスタ回路６３０−１中のＭ個のフリップフロップ６３０−１−１乃至６３０−１−Ｍからの信号のいずれか１つを選択し、積分器帰還信号として加算器６２３−１に渡す。具体的には、マルチプレクサ６４１−１は、Ｍ個の制御クロックΦ1乃至ΦMに応じて一対一に上記Ｍ個のフリップフロップ６３０−１−１乃至６３０−１−Ｍからの信号を選択する。
【０１３５】
第ｊ段目（ｊは２以上Ｎ未満の自然数）のループフィルタ６５０−ｊ中の加算器６２３−ｊ、レジスタ回路６３０−ｊ及びマルチプレクサ６４１−ｊは、前述した加算器６２３−１、レジスタ回路６３０−１及びマルチプレクサ６４１−１と同様である。
【０１３６】
第Ｎ段目のループフィルタ６５０−Ｎ中のマルチプレクサ６４１−Ｎは、レジスタ回路６３０−Ｎ中のＭ個のフリップフロップ６３０−Ｎ−１乃至６３０−Ｎ−Ｍからの信号のいずれか１つを選択し、積分器帰還信号として加算器６２３−Ｎ、出力弁別回路５１０及びインターポレータ６０２に渡す。具体的には、マルチプレクサ６４１−Ｎは、Ｍ個の制御クロックΦ1乃至ΦMに応じて一対一に上記Ｍ個のフリップフロップ６３０−Ｎ−Ｎ乃至６３０−Ｎ−Ｍからの信号を選択する。
【０１３７】
第Ｎ段目のループフィルタ６５０−Ｎ中の加算器６２３−Ｎは、前述した加算器６２３−１及び６２３−ｊと同様である。また、第Ｎ段目のループフィルタ６５０−Ｎ中のレジスタ回路６３０−Ｎは、前述したレジスタ回路６３０−１及び６３０−ｊと同様である。
【０１３８】
インターポレータ６０２は、マルチプレクサ６４１−Ｎからの積分器帰還信号のサンプル数がＤ倍になるように「０」を挿入するインターポレーションを行う。具体的には、インターポレータ６０２は、制御クロックΦ１乃至ΦMの１／Ｄ倍のサンプルレートの制御クロックΦINTと、上記積分器帰還信号とのＡＮＤ演算を行い、演算結果を帰還信号として乗算器４２２−１乃至４２２−Ｎの各々に渡す。
【０１３９】
本実施形態に係るサンプルレート変換器は、前述した第３の実施形態に係るサンプルレート変換器の入力信号数及びループフィルタの次数を拡張し、一般化している。ループフィルタの次数は、図９において縦続接続するループフィルタの数によって任意の値を実現できる。また、サンプルレート変換器の入力信号数は、図９において各レジスタ回路及び出力弁別回路に含まれるフリップフロップの数及び各減算器、乗算器、加算器及びインターポレータの動作速度によって任意の値を実現可能である。
【０１４０】
本実施形態に係るサンプルレート変換器は、前述した第３の実施形態に係るサンプルレート変換器の入力信号数及びループフィルタの次数を拡張し、一般化している。ループフィルタの次数は、図９において縦続接続するループフィルタの数によって任意の値を実現できる。また、サンプルレート変換器の入力信号数は、図９において各レジスタ回路及び出力弁別回路に含まれるフリップフロップの数及び各減算器、乗算器、加算器及びインターポレータの動作速度によって任意の値を実現可能である。従って、本実施形態に係るサンプルレート変換器によれば、入力信号数が任意であって、更に当該入力信号数の増大に伴う回路面積及び消費電力の増大を抑制できる。
【０１４１】
また、ループフィルタの各段に含まれる減算器、乗算器及び加算器の回路面積は、後段になるほど大きくなる。一方、本実施形態に係るサンプルレート変換器によれば、ループフィルタの各段において上記減算器、乗算器及び加算器を入力信号数に関わらず共有化できるため、特に高次ループフィルタを用いる場合に回路面積及び消費電力の増大を効果的に抑制できる。
【０１４２】
また、前述した第４の実施形態に係るサンプルレート変換器は、インターポレータ４０２に１周期前の積分信号を与えるためにマルチプレクサ４０４及びデシメータ４０３を用いている。しかしながら、本実施形態に係るサンプルレート変換器において、マルチプレクサ６４１−Ｎからの積分器帰還信号が上記１周期前の積分信号であるため、当該積分器帰還信号をインターポレータ６０２に直接入力できる。従って、本実施形態に係るサンプルレート変換器によれば、上記マルチプレクサ４０４及びデシメータ４０３が不要となるので、第４の実施形態に比べて回路を簡単化できる。
【０１４３】
（第７の実施形態）  
本発明の第７の実施形態に係る受信機は、アンテナ７０１、低雑音増幅器（ＬＮＡ）７０２、周波数変換器７０３、アナログ−デジタル変換器７０４、サンプルレート変換器７０５、チャネル選択フィルタ７０６及び復調／復号部７０７を有する。
【０１４４】
アンテナ７０１は、図示しない送信機から送信される無線信号を受信し、受信信号をＬＮＡ７０２に渡す。ＬＮＡ７０２は、アンテナ７０１からの受信信号の振幅を所定の増幅率で増幅し、周波数変換器７０３に渡す。
【０１４５】
周波数変換器７０３は、ミキサ及び低域通過型フィルタ（ＬＰＦ）を含む。周波数変換器７０３中のミキサは、ＬＮＡ７０２からの増幅された受信信号にダウンコンバートのためのローカル信号ＬＯを乗じ、和の周波数成分及び差の周波数成分を得る。周波数変換器７０３中のＬＰＦは、上記和の周波数成分及び差の周波数成分のうち、差の周波数成分のみを抽出し、受信ベースバンド信号としてアナログ−デジタル変換器７０４に渡す。尚、図１１では、周波数変換器７０３は１つの受信ベースバンド信号のみを生成するかのように描かれているが、周波数変換器７０３は任意の数の受信ベースバンド信号を生成できる。周波数変換器７０３は、例えば移相器を用いて、互いに位相の異なる複数の受信ベースバンド信号を生成する。例えば、周波数変換器７０３は、Ｉチャネル信号及びＱチャネル信号を生成してもよい。以降の説明においても、受信ベースバンド信号の数は任意であるものとする。
【０１４６】
アナログ−デジタル変換器７０４は、オーバーサンプリングＡ／Ｄ変換器である。アナログ−デジタル変換器７０４は、周波数変換器７０３からの受信ベースバンド信号を当該受信ベースバンド信号帯域よりも十分高いサンプルレートでアナログ−デジタル変換し、デジタル受信ベースバンド信号を得る。アナログ−デジタル変換器７０４は、デジタル受信ベースバンド信号をサンプルレート変換器７０５に渡す。
【０１４７】
サンプルレート変換器７０５は、前述した第１乃至第６の実施形態のいずれか１つに係るサンプルレート変換器である。サンプルレート変換器７０５は、アナログ−デジタル変換器７０４からのデジタル受信ベースバンド信号７０５のサンプルレートを、上記受信ベースバンド信号帯域に応じたサンプルレートにダウンサンプルする。サンプルレート変換器７０５は、ダウンサンプルされたデジタル受信ベースバンド信号をチャネル選択フィルタ７０６に渡す。
【０１４８】
チャネル選択フィルタ７０６は、サンプルレート変換器７０５からのデジタル受信ベースバンド信号から所望帯域外の妨害波を除去し、妨害波除去後のデジタル受信ベースバンド信号を復調／復号部７０７に渡す。
【０１４９】
復調／復号部７０７は、チャネル選択フィルタ７０６からのデジタル受信ベースバンド信号を所定の変調方式に応じて復調する。また、復調／復号部７０７は、復調されたデジタル受信ベースバンド信号を所定の符号化方式に応じて復号し、受信データを再生する。
【０１５０】
以上説明したように，本実施形態に係る受信機は、前述した第１乃至第６の実施携帯のいずれか１つに係るサンプルレート変換器を用いている。従って、本実施形態に係る受信機によれば、受信信号のチャネル数の増大に伴うサンプルレート変換器の面積及び消費電力の増大を抑制することができる。
【０１５１】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５２】
【図１】第１の実施形態に係るサンプルレート変換器を示すブロック図。
【図２】図１のサンプルレート変換器によって処理される各種信号のタイミングチャートの一例を示す図。
【図３】第２の実施形態に係るサンプルレート変換器を示すブロック図。
【図４】図３のサンプルレート変換器によって処理される各種信号のタイミングチャートの一例を示す図。
【図５】第３の実施形態に係るサンプルレート変換器を示すブロック図。
【図６】図５のサンプルレート変換器によって処理される各種信号のタイミングチャートの一例を示す図。
【図７】第４の実施形態に係るサンプルレート変換器を示すブロック図。
【図８】第５の実施形態に係るサンプルレート変換器を示すブロック図。
【図９】第６の実施形態に係るサンプルレート変換器を示すブロック図。
【図１０】図７，図８及び図９の乗算器の各々に与えられる乗算係数Ｋの一例を示す図。
【図１１】第７の実施形態に係る受信機を示すブロック図。
【符号の説明】
【０１５３】
１０１・・・マルチプレクサ
１０２・・・インターポレータ
１０３・・・デシメータ
１０４・・・マルチプレクサ
１１０・・・出力弁別回路
１２１・・・減算器
１２２・・・乗算器
１２３・・・加算器
１３０・・・レジスタ回路
１４１・・・マルチプレクサ
１５０・・・ループフィルタ
２０１・・・マルチプレクサ
２０２・・・インターポレータ
２１０・・・出力弁別回路
２２３・・・加算器
２３０・・・レジスタ回路
２５０・・・ループフィルタ
３０２・・・インターポレータ
３２３・・・加算器
３３０・・・レジスタ回路
３５０・・・ループフィルタ
４０１・・・マルチプレクサ
４０２・・・インターポレータ
４０３・・・デシメータ
４０４・・・マルチプレクサ
４１０・・・出力弁別回路
４５０・・・ループフィルタ
５０２・・・インターポレータ
５１０・・・出力弁別回路
５５０・・・ループフィルタ
６０２・・・インターポレータ
６５０・・・ループフィルタ
７０１・・・アンテナ
７０２・・・低雑音増幅器
７０３・・・周波数変換器
７０４・・・アナログ−デジタル変換器
７０５・・・サンプルレート変換器
７０６・・・チャネル選択フィルタ
７０７・・・復調／復号部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009232426.tif 000008
【図７】
2009232426.tif 000009
【図８】
2009232426.tif 000010
【図９】
2009232426.tif 000011
【図１０】
2009232426.tif 000012
【図１１】
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