(57)【要約】【課題】パルス信号を高精度に検出すること。【解決手段】パルス検出装置１は、所定期間に中間電位を含むパルス信号を検出する。また、パルス検出装置１は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定手段を備えている。さらに、信号固定手段は、パルス信号が入力される入力信号線に接続されたプルダウン抵抗９又はプルアップ抵抗であるのが好ましい。なお、パルス検出方法は、パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定工程を含んでいる。【選択図】図３
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【特許請求の範囲】
【請求項１】
所定期間に中間電位を含むパルス信号を検出するパルス検出装置であって、
前記パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定手段を備える、ことを特徴するパルス検出装置。
【請求項２】
請求項１記載のパルス検出装置であって、
前記信号固定手段は、前記パルス信号が入力される入力信号線に接続されたプルダウン抵抗又はプルアップ抵抗である、ことを特徴とするパルス検出装置。
【請求項３】
請求項２記載のパルス検出装置であって、
前記プルダウン抵抗又はプルアップ抵抗を、オン状態又はオフ状態に切り替える切替スイッチを備える、ことを特徴とするパルス検出装置。
【請求項４】
請求項３記載のパルス検出装置であって、
前記切替スイッチがオン状態のとき、前記パルス信号のパルス数を検出するパルス検出部を備える、ことを特徴とするパルス検出装置。
【請求項５】
請求項４記載のパルス検出装置であって、
前記パルス検出部により検出された前記パルス信号のパルス数に基づいて、前記パルス信号に対するマスク位置を決定するマスク位置決定部を備える、ことを特徴とするパルス検出装置。
【請求項６】
請求項５記載のパルス検出装置であって、
前記マスク位置決定部は、前記パルス検出部により検出された前記パルス信号のパルス数が所定数となるように、所定幅のマスク解除期間をシフトさせて、前記マスク位置を決定する、ことを特徴とするパルス検出装置。
【請求項７】
請求項５記載のパルス検出装置であって、
前記マスク位置決定部は、前記パルス検出部により検出された前記パルス信号のパルス数が所定数となるように、マスク信号の立上がり位置及び立下り位置を夫々独立して決定し、前記マスク位置を決定する、ことを特徴とするパルス検出装置。
【請求項８】
請求項１乃至７のうちいずれか１項記載のパルス検出装置であって、
前記パルス信号は、半導体記憶装置から出力されるデータストローブ信号である、ことを特徴とするパルス検出装置。
【請求項９】
所定期間に中間電位を含むパルス信号を検出するパルス検出方法であって、
前記パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定工程を含む、ことを特徴とするパルス検出方法。
【請求項１０】
請求項９記載のパルス検出方法であって、
前記信号固定工程で、前記パルス信号が入力される入力信号線に接続されたプルダウン抵抗又はプルアップ抵抗をオン状態にする、ことを特徴とするパルス検出方法。
【請求項１１】
請求項１０記載のパルス検出方法であって、
前記信号固定工程後に、前記パルス信号のパルス数を検出するパルス検出工程と、
前記パルス検出工程で検出される前記パルス信号のパルス数が所定数となるように、所定幅のマスク解除期間をシフトさせて、前記パルス信号に対するマスク位置を決定するマスク位置決定工程と、
前記マスク位置決定工程後に、前記プルダウン抵抗又はプルアップ抵抗をオフ状態にする抵抗オフ工程と、を含む、ことを特徴とするパルス検出方法。
【請求項１２】
請求項１０記載のパルス検出方法であって、
前記信号固定工程後に、前記パルス信号のパルス数を検出する第１パルス検出工程と、
前記第１パルス検出工程で検出された前記パルス信号のパルス数に基づいて、前記パルス信号に対するマスク信号の立下り位置を決定する立下り位置決定工程と、
前記立下り位置決定工程後に、前記プルダウン抵抗又はプルアップ抵抗をオフ状態にする抵抗オフ工程と、
前記抵抗オフ工程後に、前記パルス信号のパルス数を検出する第２パルス検出工程と、
前記第２パルス検出工程で検出された前記パルス信号のパルス数に基づいて、前記パルス信号に対するマスク信号の立上り位置を決定する立上り位置決定工程と、を含むことを特徴とするパルス検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス検出装置及びパルス検出方法に関し、詳細には、所定期間に中間電位を含むパルス信号を検出するパルス検出装置及びパルス検出方法に関するものである。
【背景技術】
【０００２】
従来、所定期間に中間電位を含むパルス信号を検出するパルス検出装置が知られている。また、外部回路からの信号の電位を、中間電位とは異なる閾値電位と比較することで、その信号が中間電位にあることを検知するインターフェース回路が知られている（例えば、特許文献１参照）。
【特許文献１】特開２００７−２５１６０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来のパルス装置において、中間電位の期間にコモンノイズなどが混入し、信号レベルが論理ハイ又はローレベルに振れ、不安定となることがある。これにより、当該パルス検出装置は、論理ハイレベルに振れたノイズを、パルスとして誤検出する虞がある
【０００４】
一方で、上記特許文献１に示すインターフェース回路において、中間電位とは異なる閾値電位と比較することで、その信号が中間電位にあることを検知することが開示されているが、パルス信号の中間電位をローレベル又はハイレベルに固定し、パルス信号を高精度に検出するという技術的思想は、開示されていない。
【課題を解決するための手段】
【０００５】
本発明の一態様は、所定期間に中間電位を含むパルス信号を検出するパルス検出装置であって、前記パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定手段を備える、ことを特徴するパルス検出装置である。この一態様によれば、パルス信号の中間電位を、ローレベル又はハイレベルに固定し、安定させることにより、パルス信号を高精度に検出することができる。
【０００６】
また、本発明の一態様は、所定期間に中間電位を含むパルス信号を検出するパルス検出方法であって、前記パルス信号の中間電位を、ローレベル又はハイレベルに固定する信号固定工程を含む、ことを特徴とするパルス検出方法であってもよい。この一態様によれば、パルス信号の中間電位を、ローレベル又はハイレベルに固定し、安定させることにより、パルス信号を高精度に検出することができる。
【発明の効果】
【０００７】
本発明によれば、パルス信号を高精度に検出することができる。
【発明を実施するための最良の形態】
【０００８】
（第１実施形態）
以下、本発明を実施するための最良の形態について、添付図面を参照しながら実施形態を挙げて説明する。図１は、第１実施形態に係るパルス検出装置が搭載された電子回路装置の一構成例を示す図である。また、図２は、図１に示す電子回路装置におけるＲＥＡＤ動作の一例を示すタイムチャートである。
【０００９】
図１に示す如く、電子回路装置２０には、本実施形態に係るパルス検出装置１を含むＡＳＩＣ（Application Specific Integrated Circuit：集積回路）２１と、半導体記憶装置２２とを備えている。ＡＳＩＣ２１は、システムクロック信号に同期させて、メモリクロック信号（ＣＫ信号）を生成する。そして、ＡＳＩＣ２１は、生成したＣＫ信号を半導体記憶装置２２に対して出力する。
【００１０】
半導体記憶装置２２としては、例えば、ＤＤＲ-ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）、ＤＤＲ２又は３-ＳＤＲＡＭが用いられている。これらＤＤＲ-ＳＤＲＡＭ及びＤＤＲ２又は３-ＳＤＲＡＭは、ＤＱＳ信号の立上りエッジ及び立下りエッジに同期して、データの読み込み及び書き込みが可能となる、いわゆるＤＤＲモードと言う高速なデータ転送機能を有している。
【００１１】
図２に示す如く、ＡＳＩＣ２１は、半導体記憶装置２２のＲＥＡＤ動作を実行する際に、ＲＥＡＤ要求信号を、半導体記憶装置２２に対して出力する。半導体記憶装置２２は、ＡＳＩＣ２１からのＲＥＡＤ要求信号を受信すると、所定の待ち時間（Read Latency）Ｔ０を経てから（例えば、メモリクロック信号の２パルス後）、所定のデータ信号（ＤＱ信号）Ｄ０〜Ｄ７を、ＡＳＩＣ２１に対して送信する。このとき、半導体記憶装置２２は、ＤＱ信号Ｄ０〜Ｄ７と並行して、ＣＫ信号に同期したＤＱＳ信号を、ＡＳＩＣ２１に対して送信する。
【００１２】
なお、ＡＳＩＣ２１は、ＲＥＡＤ要求信号を出力してから、上記待ち時間Ｔ０、クロックパス遅延Ｔ１、ＤＱＳ出力遅延Ｔ２、およびＤＱＳパス遅延Ｔ３を経て、ＤＱ信号の読込み動作を開始する。ここで、クロックパス遅延Ｔ１とは、ＣＫ信号が半導体記憶装置２２へ到達するまでの、回路上で生じる遅延を指す。また、ＤＱＳ出力遅延Ｔ２とは、半導体記憶装置２２がＡＳＩＣ２１に対してＤＱＳ信号を出力する際の、回路上で生じる遅延を指す。さらに、ＤＱＳパス遅延Ｔ３とは、ＤＱＳ信号がＡＳＩＣ２１に到達するまでの、回路上で生じる遅延を指す。
【００１３】
また、半導体記憶装置２２は、ＤＱＳ信号の立上り（Ｒｉｓｅ）エッジと立下り（Ｆａｌｌ）エッジとに同期させて、ＤＱ信号を送信する。これにより、ＡＳＩＣ２１は、ＤＱＳ信号の立上りエッジと立下りエッジとに同期して、ＤＱ信号を読み込むことができる。すなわち、ＤＱＳ信号の立上りエッジと立下りエッジとの間は、ＡＳＩＣ２１が読み込み動作を行うＲＥＡＤ期間となる。
【００１４】
このＲＥＡＤ期間において、ＤＱＳ信号は、論理ハイレベル「１」又は論理ローレベル「０」の活性状態にある。一方で、このＲＥＡＤ期間以外の所定期間において、ＤＱＳ信号は非活性状態（ハイインピーダンス状態）となり、その信号線の電位は、通常、中間電位となる。なお、ＤＱＳ信号のＲＥＡＤ期間の開始直後は、プリアンブルという一定のローレベル電位の期間となり、ＲＥＡＤ期間の終了直前は、ポストアンブルという一定のローレベル電位の期間となる。
【００１５】
図３は、第１実施形態に係るパルス検出装置１のシステム構成の一例を示すブロック図である。本実施形態に係るパルス検出装置１は、入力バッファ回路２と、制御回路３と、パルス検出回路４と、内部回路５と、論理和（ＯＲ）回路６と、論理積（ＡＮＤ）回路７と、フリップフロップ（Ｆ／Ｆ）回路８と、プルダウン抵抗９と、切替スイッチ１０と、を備えている。
【００１６】
入力バッファ回路２の入力側には、入力信号線１１が接続されており、入力バッファ回路２の出力側には、論理積回路７の入力側が接続されている。制御回路３の出力側には、フリップフロップ回路８の入力側、論理和回路６の入力側、および切替スイッチ１０が夫々接続されている。論理積回路７の出力側には、フリップフロップ回路８の入力側、内部回路５の入力側、パルス検出回路４の入力側が、夫々接続されている。フリップフロップ回路８の出力側には、論理和回路６の入力側が接続されている。論理和回路６の出力側には、論理積回路７の入力側が接続されている。パルス検出回路４の出力側には、制御回路３の入力側が接続されている。プルダウン抵抗９の一端は、入力信号線１１に接続されており、プルダウン抵抗９の他端は、切替スイッチ１０を介してグランド部ＧＮＤに接続されている。
【００１７】
入力バッファ回路２には、入力信号線１１を介して、半導体記憶装置２２から出力されたＤＱＳ信号が入力される。入力バッファ回路２は、ＤＱＳ信号の増幅処理等を行い、論理積回路７に対してＤＱＳ信号を出力する。切替スイッチ１０は、グランド部ＧＮＤと入力信号線１１との間を、接続状態又は非接続状態に切り替えることができる。内部回路５は、演算処理等の内部処理を行う。
【００１８】
パルス検出回路４は、論理積回路７から出力されたＤＱＳ信号のパルス数（論理ハイレベル「１」の数）を検出する。パルス検出回路４は、ＤＱＳ信号のＲＥＡＤ期間におけるパルス数を検出し、検出したＤＱＳ信号のパルス数を、制御回路３に対して出力する。
【００１９】
制御回路（マスク位置決定部）３は、パルス検出回路４からのパルス数に基づいて、ＤＱＳ信号に対してマスク処理を行うためのマスク信号を生成し、フリップフロップ回路８及び論理和回路６に対して出力する。なお、制御回路３は、システムクロック信号に同期させて、マスク信号の立上り（Ｒｉｓｅ）位置及び立下り（Ｆａｌｌ）位置を調整し、ＤＱＳ信号に対してマスク処理を行うマスク位置を決定する（図４）。
【００２０】
また、制御回路３は、パルス検出回路４により検出されるＤＱＳ信号のパルス数が所定数Ｎ１（例えば、４パルス）となるように、マスク信号の出力を制御する。そして、制御回路３は、ＤＱＳ信号のうちＲＥＡＤ期間以外がマスク位置となるように、マスク信号の出力を制御する。換言すれば、制御回路３は、ＤＱＳ信号のうち中間電位（不定信号）となる所定期間がマスク位置となり、ＲＥＡＤ期間がマスク解除期間ＰＤとなるように、マスク信号の出力を制御する。
【００２１】
なお、上記ＤＱＳ信号の所定数Ｎ１は、半導体記憶装置２２の仕様により予め設定されている。また、制御回路３は、上記待ち時間Ｔ０及び遅延Ｔ１、Ｔ２、Ｔ３を考慮して、マスク信号の出力タイミングを制御する。例えば、制御回路３は、ＤＱＳ信号の立下りエッジに、マスク信号の立下り位置を同期させるように、マスク信号の出力タイミングを制御する。また、制御回路３から出力されたマスク信号は、フリップフロップ回路８及び論理和回路６を介して、論理積回路７に入力される。そして、論理積回路７は、入力されたＤＱＳ信号とマスク信号とを合成しマスク処理されたＤＱＳ信号（ＤＱＳ_Ｍａｓk信号）を出力する。これにより、ＤＱＳ信号における中間電位の所定期間は、ローレベルに固定される。
【００２２】
制御回路３は、切替スイッチ１０に制御信号を送信することで、切替スイッチ１０の接続状態を制御する。例えば、制御回路３は、切替スイッチ１０に対して制御信号を送信することで、切替スイッチ１０を接続状態に制御する。これにより、プルダウン抵抗９及び入力信号線１１とグランド部ＧＮＤとは接続状態となり、プルダウン抵抗９はオン状態となる。一方、制御回路３は、切替スイッチ１０に制御信号を送信することで、切替スイッチ１０を非接続状態に制御する。これにより、プルダウン抵抗９及び入力信号線１１と、グランド部ＧＮＤとの間は、非接続状態となり、プルダウン抵抗９はオフ状態となる。
【００２３】
ところで、従来のパルス検出装置は、所定期間に中間電位を含むＤＱＳ信号のパルス数を検出しているため、例えば、中間電位の所定期間にコモンノイズなどが混入し、信号レベルが論理ハイ又はローレベルに振れ、不安定となることがある。これにより、パルス検出装置は、論理ハイレベルに振れたノイズを、パルスとして誤検出する虞がある（図５）。このパルスの誤検出により、例えば、マスク解除期間にズレが生じる虞がある。
【００２４】
そこで、第１実施形態に係るパルス検出装置１において、ＤＱＳ信号が入力される入力信号線１１に、プルダウン抵抗９が接続されている。これにより、ＤＱＳ信号における中間電位の所定期間を、ローレベルで固定し、安定化させることができる。したがって、パルス検出装置１は、ＤＱＳ信号のパルス数を高精度に検出することができる。
【００２５】
また、プルダウン抵抗９は、切替スイッチ１０を介してグランド部ＧＮＤに接続されている。そして、パルス検出回路４がＤＱＳ信号のパルス数を検出するとき、制御回路３は切替スイッチ１０を接続状態に制御し、プルダウン抵抗９をオン状態に制御している。一方で、パルス検出回路４がＤＱＳ信号のパルス数を検出していないとき、制御回路３は切替スイッチ１０を非接続状態に制御し、プルダウン抵抗９をオフ状態に制御している。
【００２６】
これにより、パルス検出回路４がＤＱＳ信号のパルス数を検出していないときだけ、プルダウン抵抗９を、ＤＱＳ信号の入力信号線１１から切り離すことができる。したがって、プルダウン抵抗９によってＤＱＳ信号波形が鈍る等の影響を排除することができる。すなわち、ＤＱＳ信号波形を良好に維持しつつ、ＤＱＳ信号のパルス数を高精度に検出することができる。
【００２７】
次に、本発明の第１実施形態に係るパルス検出装置１のパルス検出方法について、詳細に説明する。図６は、第１実施形態に係るパルス検出装置１のパルス検出方法の一例を示すフローチャートである。
【００２８】
まず、制御回路３は、切替スイッチ１０を接続状態に制御して、プルダウン抵抗９をオン状態に制御する（信号固定工程）（ステップＳ１００）。これにより、ＤＱＳ信号の入力信号線１１とグランド部ＧＮＤとの間が接続状態になり、ＤＱＳ信号における中間電位の所定期間はローレベルで固定され、安定化される。
【００２９】
次に、ＡＳＩＣ２1が、半導体記憶装置２２に対して、ＲＥＡＤ要求信号を出力する（ステップＳ１０１）。そして、パルス検出回路４は、このＲＥＡＤ要求信号に基づいて、論理積回路７から出力されるＤＱＳ信号（ＤＱＳ_Ｍａｓk信号）のパルス数を検出し（パルス検出工程）（ステップＳ１０２）、制御回路３に対して出力する。
【００３０】
その後、制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ１（例えば、４パルス）であるか否かを判断する（ステップＳ１０３）。制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ１でないと判断したとき（ステップＳ１０３のＮＯ）、マスク信号の出力タイミングを制御して、マスク信号のマスク解除期間ＰＤをシフトさせ（ステップＳ１０４）、上記（ステップＳ１０１）に戻る。なお、マスク信号のマスク処理が解除されるマスク解除期間ＰＤ（パルス幅）は、固定長（例えば、ＤＱＳ信号の所定数Ｎ１のパルスと略同一の幅）となっている。
【００３１】
例えば、制御回路３は、パルス検出回路４により検出されたＤＱＳ_Ｍａｓｋ信号のパルス数が１パルスであると判断したとき（図７（ａ））、マスク解除期間ＰＤ（斜線部分）のタイミングを遅らせ、図７（ａ）の右方向へシフトさせる。その後、制御回路３は、パルス検出回路４により検出されたＤＱＳ_Ｍａｓｋ信号のパルス数が３パルスであると判断すると（図７（ｂ））、更に、マスク信号の出力を調整して、マスク信号のマスク解除期間ＰＤを、図７（ｂ）の右方向へシフトさせる。制御回路３は、パルス検出回路４からのＤＱＳ_Ｍａｓｋ信号のパルス数が所定数Ｎ１になるまで（図７（ｃ））、上述のような、マスク信号のマスク解除期間ＰＤをシフトさせる。
【００３２】
制御回路３は、パルス検出回路４からのＤＱＳ_Ｍａｓｋ信号のパルス数が所定数Ｎ１であると判断したとき（ステップＳ１０３のＹＥＳ）、そのときのマスク信号の出力に固定し、ＤＱＳ信号のマスク位置（マスク解除期間ＰＤの位置）を決定する（マスク位置決定工程）（ステップＳ１０５）。
【００３３】
その後、制御回路３は、切替スイッチ１０に対して制御信号を送信して、切替スイッチ１０を非接続状態に制御し、プルダウン抵抗９をオフ状態に制御する（抵抗オフ工程）（ステップＳ１０６）。これにより、ＤＱＳ信号の入力信号線１１とグランド部ＧＮＤとの間が非接続状態になり、プルダウン抵抗９を、ＤＱＳ信号の入力信号線１１から切り離すことができる。したがって、プルダウン抵抗９によってＤＱＳ信号波形が鈍る等の影響を排除することができる。
【００３４】
以上、第１実施形態に係るパルス検出装置１において、ＤＱＳ信号が入力される入力信号線１１に、プルダウン抵抗９が接続されている。これにより、ＤＱＳ信号における中間電位の所定期間を、ローレベルで固定し、安定化させることができる。したがって、パルス検出装置１は、ＤＱＳ信号のパルス数を高精度に検出することができる。
【００３５】
また、パルス検出回路４がＤＱＳ信号のパルス数を検出するとき、制御回路３はプルダウン抵抗９をオン状態に制御している。一方で、パルス検出回路４がＤＱＳ信号のパルス数を検出していないとき、制御回路３はプルダウン抵抗９をオフ状態に制御している。
【００３６】
これにより、パルス検出回路４がＤＱＳ信号のパルス数を検出していないときに、プルダウン抵抗９を、ＤＱＳ信号の入力信号線１１から切り離すことができる。したがって、プルダウン抵抗９によるＤＱＳ信号波形への影響を排除することができる。すなわち、ＤＱＳ信号波形を良好に維持しつつ、ＤＱＳ信号のパルス数を高精度に検出することができる。
【００３７】
次に、第１実施形態の変形例について説明する。
上記第１実施形態において、ＤＱＳ信号が入力される入力信号線１１に、プルダウン抵抗９が接続されているが、プルアップ抵抗が接続されていてもよい。
【００３８】
これにより、ＤＱＳ信号における中間電位の所定期間を、ハイレベルで固定し、安定化させることができる。したがって、パルス検出装置１は、ＤＱＳ信号のパルス数を高精度に検出することができる。また、プルアップ抵抗は、切替スイッチ１０を介して電源部に接続されてもよい。そして、パルス検出回路４がＤＱＳ信号のパルス数を検出するとき、制御回路３は切替スイッチ１０を接続状態に制御し、プルアップ抵抗をオン状態に制御してもよい。一方で、パルス検出回路４がＤＱＳ信号のパルス数を検出していないとき、制御回路３は切替スイッチ１０を非接続状態に制御し、プルアップ抵抗をオフ状態に制御してもよい。
【００３９】
これにより、パルス検出回路４がＤＱＳ信号のパルス数を検出していないときに、プルアップ抵抗を、ＤＱＳ信号の入力信号線１１から切り離すことができる。したがって、プルアップ抵抗によってＤＱＳ信号波形が鈍る等の影響を排除することができる。
（第２実施形態）  
上記第１実施形態に係るパルス検出装置１は、マスク信号のマスク解除期間ＰＤを固定長にして、ＤＱＳ信号のマスク位置を決定しているが、第２実施形態に係るパルス検出装置１は、マスク信号のマスク解除期間ＰＤを可変長にして、ＤＱＳ信号のマスク位置を決定してもよい。すなわち、第２実施形態に係るパルス検出装置１は、マスク信号の立上り位置及び立下り位置を夫々独立して決定する。これにより、マスク信号のマスク解除期間ＰＤを、より高精度に決定でき、ＤＱＳ信号のパルスをより高精度に検出することができる。
【００４０】
図８は、第２実施形態に係るパルス検出装置１のパルス検出方法の一例を示すフローチャートである。
【００４１】
まず、制御回路３は、切替スイッチ１０を接続状態に制御して、プルダウン抵抗９をオン状態に制御する（信号固定工程）（ステップＳ２００）。これにより、ＤＱＳ信号の入力信号線１１とグランド部ＧＮＤとの間が接続状態になり、ＤＱＳ信号における中間電位の所定期間が、ローレベルで固定され、安定化される。
【００４２】
次に、ＡＳＩＣ２１は、半導体記憶装置２２に対して、ＲＥＡＤ要求信号を出力する（ステップＳ２０１）。そして、パルス検出回路４は、このＲＥＡＤ要求信号に基づいて、論理積回路７から出力されるＤＱＳ信号（ＤＱＳ_Ｍａｓk信号）のパルス数を検出し（第１パルス検出工程）（ステップＳ２０２）、制御回路３に対して出力する。
【００４３】
制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ１（例えば、４パルス）であるか否かを判断する（ステップＳ２０３）。制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ１でないと判断したとき（ステップＳ２０３のＮＯ）、マスク信号の立上り位置を固定しつつ、立下り位置をシフトさせる（ステップＳ２０４）、上記（ステップＳ２０１）に戻る。なお、マスク信号のマスク解除期間ＰＤは、初期値として、例えば、ＤＱＳ信号における所定数Ｎ１のパルスと略同一の期間に設定されている。
【００４４】
例えば、制御回路３は、パルス検出回路４により検出されたＤＱＳ_Ｍａｓｋ信号のパルス数が１パルスであると判断したとき（図９（ａ））、マスク信号の立上り位置を固定しつつ、立下り位置を、図９（ａ）の右方向へシフトさせる。その後、制御回路３は、パルス検出回路４により検出されたＤＱＳ_Ｍａｓｋ信号のパルス数が３パルスであると判断すると（図９（ｂ））、マスク信号の立上り位置を固定しつつ、更に、立下り位置を、図９（ｂ）の右方向へシフトさせる。制御回路３は、パルス検出回路４からのＤＱＳ_Ｍａｓｋ信号のパルス数が所定数Ｎ１（＝４パルス）になるまで（図９（ｃ））、上述のような、マスク信号の立下り位置のシフトを繰り返す。
【００４５】
制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ１であると判断したとき（ステップＳ２０３のＹＥＳ）、マスク信号の立下り位置を、その位置に決定する（立下り位置決定工程）（ステップＳ２０５）。
【００４６】
その後、制御回路３は、切替スイッチ１０を非接続状態に制御して、プルダウン抵抗９をオフ状態に制御する（抵抗オフ工程）（ステップＳ２０６）。これにより、ＤＱＳ信号の入力信号線１１とグランド部ＧＮＤとの間が非接続状態になり、プルダウン抵抗９を、ＤＱＳ信号の入力信号線１１から切り離すことができる。したがって、プルダウン抵抗９によるＤＱＳ信号波形への影響を排除することができる。
【００４７】
さらに、ＡＳＩＣ２１は、半導体記憶装置２２に対して、ＲＥＡＤ要求信号を出力する（ステップＳ２０７）。そして、パルス検出回路４は、このＲＥＡＤ要求に基づいて、論理積回路７から出力されるＤＱＳ信号のパルス数を検出し（第２パルス検出工程）（ステップＳ２０８）、制御回路３に対して出力する。
【００４８】
制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ２であるか否かを判断する（ステップＳ２０９）。なお、この所定数Ｎ２には、（ＤＱＳ信号のＲＥＡＤ期間におけるパルス数）−１が設定される。例えば、ＤＱＳ信号のＲＥＡＤ期間におけるパルス数が４パルスであれば、所定数Ｎ２は３パルスとなる。
【００４９】
制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ２でないと判断したとき（ステップＳ２０９のＮＯ）、マスク信号の立下り位置を固定しつつ、立上り位置をシフトさせ（ステップＳ２１０）、上記（ステップＳ２０７）に戻る。
【００５０】
例えば、制御回路３は、パルス検出回路４により検出されたＤＱＳ_Ｍａｓｋ信号のパルス数が４パルスであると判断したとき（図９（ｄ））、マスク信号の立下り位置を固定しつつ、立上り位置を図９（ｄ）の右方向へシフトさせる。さらに、制御回路３は、パルス検出回路４により検出されたＤＱＳ_Ｍａｓｋ信号のパルス数が４パルスであると判断したとき（図９（ｅ））、マスク信号の立下り位置を固定しつつ、立上り位置を図９（ｅ）の右方向へシフトさせる。そして、制御回路３は、パルス検出回路４により検出されたＤＱＳ_Ｍａｓｋ信号のパルス数が所定数Ｎ２（＝３パルス）になるまで（図９（ｆ））、上記マスク信号の立上り位置のシフトを繰り返す。
【００５１】
制御回路３は、パルス検出回路４からのＤＱＳ信号のパルス数が所定数Ｎ２であると判断したとき（ステップＳ２０９のＹＥＳ）、マスク信号の立上り位置を、その位置から１パルス分戻した位置（図９（ｇ））に決定する（立上り位置決定工程）（ステップＳ２１１）。これにより、マスク信号の立上り位置及び立下り位置が決定し、ＤＱＳ信号に対するマスク解除期間ＰＤの位置が決定し、最終的にマスク位置が決定する。
【００５２】
以上、第２実施形態に係るパルス検出装置１によれば、マスク信号の立上り位置及び立下り位置を夫々独立して決定する。これにより、マスク信号のマスク解除期間ＰＤを、より高精度に決定でき、ＤＱＳ信号のパルスをより高精度に検出することができる。
【００５３】
次に第２実施形態に係るパルス検出装置１の変形例について、説明する。
【００５４】
上記第２実施形態において、マスク信号の立下り位置を決定した後、立上り位置を決定しているが、マスク信号の立上り位置を決定し、その後、立下り位置を決定してもよい。
【００５５】
また、上記第２実施形態において、マスク信号の立下り位置を決定した後、プルダウン抵抗９をオフ状態に制御しているが、マスク信号の立上り位置及び立下り位置を決定した後、プルダウン抵抗９をオフ状態に制御してもよい。
【００５６】
なお、本発明を実施するための最良の形態について実施形態を用いて説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、上述した実施形態に種々の変形及び置換を加えることができる。
【００５７】
例えば、上記第１及び第２実施形態において、パルス検出装置１は、半導体記憶装置２２から出力されるＤＱＳ信号のパルス数を検出しているが、これに限らず、所定期間に中間電位を含むパルス信号を出力する任意の装置に適用可能である。
【００５８】
また、上記第１及び第２実施形態において、パルス信号の中間電位を、プルダウン抵抗９又はプルアップ抵抗により、ローレベル又はハイレベルに固定しているが、これに限らず、パルス信号の中間電位をローレベル又はハイレベルに固定できれば、任意の手段が適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態に係るパルス検出装置が搭載された電子回路装置の一構成例を示す図である。
【図２】図１に示す電子回路装置におけるＲＥＡＤ動作の一例を示すタイムチャートである。
【図３】本発明の第１実施形態に係るパルス検出装置のシステム構成の一例を示すブロック図である。
【図４】マスク信号の立上り位置及び立下り位置と、マスク解除期間となるＲＥＡＤ期間とを示す図である。
【図５】従来のパルス検出装置がノイズをパルスとして誤検出し、マスク解除期間にズレが生じた状態の一例を示す図である。
【図６】本発明の第１実施形態に係るパルス検出装置のパルス検出方法の一例を示すフローチャートである。
【図７】第１実施形態に係るパルス検出装置の制御回路における、ＤＱＳ信号のマスク解除期間の決定方法を示す図である。
【図８】本発明の第２実施形態に係るパルス検出装置のパルス検出方法の一例を示すフローチャートである。
【図９】第１実施形態に係るパルス検出装置の制御回路における、ＤＱＳ信号のマスク解除期間の決定方法を示す図である。
【符号の説明】
【００６０】
１    パルス検出装置
２    入力バッファ回路
３    制御回路
４    パルス検出回路
５    内部回路
６    論理和回路
７    論理積回路
８    フィリップフロップ回路
９    プルダウン抵抗
１０    切替スイッチ
１１    入力信号線
２０    電子回路装置
２１    ＡＳＩＣ
２２    半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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