(57)【要約】【課題】表示データの読み込み時に使用するバンド幅を削減する。【解決手段】内部記憶部が、外部の表示データの供給源から取り込む表示データを一時的に保持する。表示色設定レジスタが、内部で生成する表示色データにおける色に関する第１の設定を保持する。表示間隔設定レジスタが、前記表示データと前記表示色データとの表示位置に関する第２の設定を保持する。表示制御部が、前記内部記憶部から読み出す前記表示データの表示処理と、前記第１の設定に基づいた前記表示色データの表示処理とを行う。前記表示制御部は、前記表示データの表示処理と、前記第１の設定に基づいた表示色データの表示処理とを、前記第２の設定に基づいて切り換えることで、前記表示データと前記表示色データとを合成する。【選択図】  図１
2009237260.tif 000002
【特許請求の範囲】
【請求項１】
外部の表示データの供給源から取り込む表示データを一時的に保持する内部記憶部と、
内部で生成する表示色データにおける色に関する第１の設定を保持する表示色設定レジスタと、
前記表示データと前記表示色データとの表示位置に関する第２の設定を保持する表示間隔設定レジスタと、
前記内部記憶部から読み出す前記表示データの表示処理と、前記第１の設定に基づいた前記表示色データの表示処理とを行う表示制御部と、
を有し、
前記表示制御部は、前記表示データの表示処理と、前記第１の設定に基づいた前記表示色データの表示処理とを、前記第２の設定に基づいて切り換えることで、前記表示データと前記表示色データとを合成する、
表示回路。
【請求項２】
前記表示データの供給源は、外部の記憶装置であって、
当該表示回路は、
外部から供給される前記表示データを、予め前記外部の記憶装置に書き込む制御を行うメモリコントローラをさらに備え、
当該メモリコントローラは、前記表示データにおける前記表示色データの配置位置にある前記表示データを削除したうえで、一部削除後の前記表示データを前記外部の記憶装置に書き込む、
請求項１の表示回路。
【請求項３】
前記表示データの１水平ラインのデータ量を示す水平表示幅に関する第３の設定を保持するデータ幅設定レジスタをさらに備え、
前記メモリコントローラは、前記第２の設定と前記第３の設定とに基づいて前記表示データにおける前記表示色データの配置位置における前記表示データを削除したうえで、一部データ削除後の前記表示データを前記外部の記憶装置に書き込む、
請求項２の表示回路。
【請求項４】
前記メモリコントローラは、前記外部の記憶装置から前記表示データを読み出して前記内部記憶部に保持させる制御をさらに行い、
当該メモリコントローラは、前記第３の設定に基づいて前記表示データの１水平ライン分のデータ量を特定したうえで、特定したデータ量の１水平ライン分の前記表示データを前記外部の記憶装置から読み出して前記内部記憶部に保持させる、
請求項２の表示回路。
【請求項５】
前記第２の設定において、前記表示色データの表示領域が、前記表示データの表示領域の両側縁から離間した状態で前記表示データの表示領域の内部に含まれる場合、
前記データ幅設定レジスタは、前記第３の設定として、前記表示色データの表示領域の両側に位置する前記表示データの表示領域部位における表示データ部位どうしを連結してなる１水平ラインのデータ量を示す水平表示幅に関する第３の設定を設定し、
前記メモリコントローラは、前記第２の設定と前記第３の設定とに基づいて、前記表示色データの表示領域の両側に位置する前記表示データの表示領域部位における表示データ部位どうしを連結したうえで、連結してなる表示データを予め前記外部の記憶装置に書き込み、
前記表示制御部は、前記内部記憶部から読み出した前記表示データを、前記第２の設定に基づいて、連結されている前記表示データ部位どうしを分離して本来の表示位置に戻したうえで、前記表示データと前記表示色データとの生成処理を行う、
請求項４の表示回路。
【請求項６】
前記データ幅設定レジスタは、前記水平表示幅を前記外部の記憶装置のアドレス信号によって指定する、
請求項３の表示回路。
【請求項７】
前記水平表示幅に相当する前記表示データのデータ量を、前記記憶装置のバーストアクセス単位の整数倍に設定する、
請求項６の表示回路。
【請求項８】
前記第１の設定は、複数の表示データを合成して表示する際における一方の表示データに対する他方の表示データの透過度を示すα値を含む、
請求項１の表示装置。
【請求項９】
前記データ幅設定レジスタは、前記第２の設定に基づいて、前記第３の設定を算定して設定する、
請求項３の表示回路。
【請求項１０】
第１の表示回路系と、第２の表示回路系と合成回路とを備え、
前記第１の表示回路系は請求項１の表示回路であり、
前記合成回路は、前記第１の表示回路系が出力する前記合成表示データにおける前記表示色データの表示位置に、前記第２表示回路系が出力する表示データを合成する、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビ受像器等の表示機能を有する機器に適用され、ＯＳＤ(On Screen Display)などの表示データの表示をおこなう表示装置に関するものである。
【背景技術】
【０００２】
近年のテレビ放送のデジタル化に伴い、テレビの高精細化、多機能化がめざましい。例えば地上デジタル放送によるハイビジョン放送や、今までのアナログ放送にはないデジタル放送の特徴であるデータ放送、ＥＰＧ（電子番組ガイド）などである。
【０００３】
このような多機能化、高精細化が進むにつれて処理されるデータ量が多大となり、大量のメモリが必要になり、またメモリとＳｏＣ（システムオンチップ）との間のデータバンド幅が大きくなりがちである。
【０００４】
このバンド幅で大きな位置を占めるのが、映像のデコードや表示である。特に映像表示は常にメモリからデータを読み出し、表示し続けるという負荷の大きいものであり、従来からバンド幅を削減するために転送データ量を減らす取り組みが行われている。その具体例として水平ラインに表示データがない領域において外部メモリから表示データの転送をおこなわないようにして、外部メモリへのアクセスを低減したＯＳＤ（オン・スクリーン・ディスプレイ）回路がある。（例えば、特許文献１参照）。ＯＳＤ回路は文字や映像情報等を画面上に表示する回路である。ＯＳＤ回路は、文字,絵,図形等のグラフィックス画面をＴＶ等の映像画面に重ね合わせて（合成して）表示するために用いられる。
【０００５】
図９は表示装置における合成方法の一例を示す図である。図９における９０１は映像などを表示する第１のプレーン（画面）であり、９０２は透明画素を有する第２のプレーン（画面）である。図９に示す合成方法では、第１のプレーン９０１に第２のプレーン９０２が合成される。各プレーンは外部メモリ（図示省略）上にそのデータが配置されたうえで、合成処理において外部メモリから第１のプレーンのデータと第２のプレーンのデータとが読み出される。第２のプレーンは水平方向に表示画素がない領域９０４と表示画素が存在する領域９０５とを有する。この表示装置では、この２つの表示を合成する際において、重ね合わせるラインの画素が透明画素のみで構成されている場合には、そのラインの重ね合わせを行わないことにより外部メモリから転送を行わない。これにより、メモリのバンド幅を削減している。
【特許文献１】特開２００３−２８８０６７（段落００１４、図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の表示装置においては、１水平ラインの一部でも非透明画素が存在するラインでは表示データの全ての転送を行うことになる。そのため、両端にある表示領域によって挟まれたその内側の表示領域に透明画素がある表示形態においては、データ転送を行うデータ数を削減することができず、したがって、外部メモリより転送する表示データ量を削減することができず、さらには、メモリバンド幅を削減することもできない。
【０００７】
本発明は、このような事情に鑑みて創作したものであり、外部メモリからの表示データの転送量を削減することを主たる目的としている。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、
外部の表示データの供給源から取り込む表示データを一時的に保持する内部記憶部と、
内部で生成する表示色データにおける色に関する第１の設定を保持する表示色設定レジスタと、
前記表示データと前記表示色データとの表示位置に関する第２の設定を保持する表示間隔設定レジスタと、
前記内部記憶部から読み出す前記表示データの表示処理と、前記第１の設定に基づいた前記表示色データの表示処理とを行う表示制御部と、
を有し、
前記表示制御部は、前記表示データの表示処理と、前記第１の設定に基づいた前記表示色データの表示処理とを、前記第２の設定に基づいて切り換えることで、前記表示データと前記表示色データとを合成する。
【０００９】
この構成によれば、１水平ラインの表示処理において、表示データの任意の位置に表示色データを挿入することができる。
【００１０】
本発明には、
前記表示データの供給源は、外部の記憶装置であって、
当該表示回路は、
外部から供給される前記表示データを、予め前記外部の記憶装置に書き込む制御を行うメモリコントローラをさらに備え、
当該メモリコントローラは、前記表示データにおける前記表示色データの配置位置にある前記表示データを削除したうえで、一部削除後の前記表示データを前記外部の記憶装置に書き込む、
という態様がある。
【００１１】
この態様によれば、前記表示データにおける前記表示色データの配置位置にある前記表示データを削除したうえで、一部削除後の前記表示データを前記外部の記憶装置に書き込むことによって、処理するデータ量を減らすことができる。
【００１２】
また、本発明の具体的な態様として、前記表示データの１水平ラインのデータ量を示す水平表示幅に関する第３の設定を保持するデータ幅設定レジスタをさらに備え、
前記メモリコントローラは、前記第２の設定と前記第３の設定とに基づいて前記表示データにおける前記表示色データの配置位置における前記表示データを削除したうえで、一部データ削除後の前記表示データを前記外部の記憶装置に書き込む、
という態様がある。
【００１３】
本発明のさらに具体的な態様として、
前記メモリコントローラは、前記外部の記憶装置から前記表示データを読み出して前記内部記憶部に保持させる制御をさらに行い、
当該メモリコントローラは、前記第３の設定に基づいて前記表示データの１水平ライン分のデータ量を特定したうえで、特定したデータ量の１水平ライン分の前記表示データを前記外部の記憶装置から読み出して前記内部記憶部に保持させる、
という態様がある。
【００１４】
さらに、本発明の具体的な態様としては、
前記第２の設定において、前記表示色データの表示領域が、前記表示データの表示領域の両側縁から離間した状態で前記表示データの表示領域の内部に含まれる場合、
前記データ幅設定レジスタは、前記第３の設定として、前記表示色データの表示領域の両側に位置する前記表示データの表示領域部位における表示データ部位どうしを連結してなる１水平ラインのデータ量を示す水平表示幅に関する第３の設定を設定し、
前記メモリコントローラは、前記第２の設定と前記第３の設定とに基づいて、前記表示色データの表示領域の両側に位置する前記表示データの表示領域部位における表示データ部位どうしを連結したうえで、連結してなる表示データを予め前記外部の記憶装置に書き込み、
前記表示制御部は、前記内部記憶部から読み出した前記表示データを、前記第２の設定に基づいて、連結されている前記表示データ部位どうしを分離して本来の表示位置に戻したうえで、前記表示データと前記表示色データとの生成処理を行う、
という態様がある。
【００１５】
なお、前記データ幅設定レジスタは、前記水平表示幅を前記外部の記憶装置のアドレス信号によって指定するのが好ましい。そうすれば、外部の記憶装置として特別な回路を有するものを用意することなくアドレス信号の出力に基づいて外部の記憶装置から表示データを読み出すことができる。
【００１６】
また、前記水平表示幅に相当する前記表示データのデータ量を、前記記憶装置のバーストアクセス単位の整数倍に設定するのが好ましい。そうすれば、外部メモリのアクセスにおいて、各データアクセス間の無駄な時間をなくすことができる。
【００１７】
また、前記第１の設定は、複数の表示データを合成して表示する際における一方の表示データに対する他方の表示データの透過度を示すα値を含むのが好ましい。そうすれば、表示色データが配置された表示領域に他の表示データを合成する場合において、本発明の表示回路でいうところの表示データに、他の表示データを重ね透過させて表示するだけではなく、他の表示データに、本発明の表示回路でいうところの表示データを重ね透過させて表示することができる。
【００１８】
また、前記データ幅設定レジスタは、前記第２の設定に基づいて、前記第３の設定を算定して設定するのが好ましい。そうすれば、水平表示幅設定レジスタ値をソフトウェアで計算する必要がなくなって、ソフトウェアの負荷を減らすことができる。
【００１９】
本発明の表示回路を備えれば、表示装置を次のように構成できる。すなわち、この表示装置は、
第１の表示回路系と、第２の表示回路系と合成回路とを備え、
前記第１の表示回路系は本発明の表示回路であり、
前記合成回路は、前記第１の表示回路系が出力する前記合成表示データにおける前記表示色データの表示位置に、前記第２表示回路系が出力する表示データを合成する。
【発明の効果】
【００２０】
本発明によれば、外部の記憶装置に保持するデータ量を削減することが可能となる。さらには外部の記憶装置から内部記憶部にデータ転送する際におけるバンド幅を削減することができる。そのため、バンド幅の削減により余ったバンド幅のリソースを用いて、高速に表示データの描画を行うことが可能になるなどの機能の追加や高速化の効果を得ることができる。さらにバンド幅を減らすことによりメモリアクセスの周波数を低くする等の手段をとることにより、ノイズや消費電力を低減することもできる。
【発明を実施するための最良の形態】
【００２１】
次に本発明の実施の形態について図面を参照して説明する。図１は、表示装置に組み込まれる本発明の一実施形態に係る半導体装置１００の構成を示すブロック図である。半導体装置１００は、ストリーム１１８から複数の表示データ（以下の説明では、代表例として第１,第２の表示データ１３０Ａ,１３０Ｂ）を取り出して外部メモリ（外部の記憶装置）１０５に一次的に格納したうえで、これら第１,第２の表示データ１３０Ａ,１３０Ｂを合成して出力する装置であって、ストリームコントローラ１１９と、ＡＶコア回路１２０と、ＣＰＵ１２１と、表示回路１０１とを備える。なお、以下の説明では、第１の表示データ１３０Ａは、ストリーム１０８に重畳されているデータ放送等の静止画データを、第２の表示データ１３０Ａはストリーム１０８に重畳されているデジタルテレビジョン放送等の動画データをそれぞれ想定する。
【００２２】
ストリームコントローラ１１９は、ストリーム１１８の入力制御を行う。ＡＶコア回路１２０は、動画の処理を行い、入力されたストリーム１１８から第２の表示データ１３０Ｂを取り出して各種のデジタル映像信号処理を行ったうえで表示回路１０１に出力する。ＣＰＵ１２１は、入力されたストリーム１１８から第１の表示データ１３０Ａを取り出して静止画データを生成したうえで表示回路１０１に出力する。さらにＣＰＵ１２１は、ストリームコントローラ１１９とＡＶコア１２０との制御も行う。
【００２３】
表示回路１０１は、第１の表示回路系１０１Ａと、第２の表示回路系１０１Ｂと、合成回路１１４とを備える。第１の表示回路系１０１Ａは、外部メモリ１０５から読み出される第１の表示データ１３０Ａに基づいて第１の合成用表示データ１３１Ａを生成する。第２の表示回路系１０１Ｂは、外部メモリ１０５から読み出される第２の表示データ１３０Ｂに基づいて第２の合成用表示データ１３１Ｂを生成する。合成回路１１４は、第１の表示回路系１０１Ａが出力する第１の合成用表示データ１３１Ａと、第２の表示回路系１０１Ｂが出力する第２の合成用表示データ１３１Ｂとを合成して外部に出力する。
【００２４】
第１の表示回路系１０１Ａは、本発明の特徴となる構成であって、メモリコントローラ１０２と、第１のラインバッファ１０３と、第１のアドレスジェネレータ１０６と、第１のパラレルシリアル変換器１０７と、表示色設定レジスタ１０８と、表示タイミング制御回路１１１と、セレクタ１１２と、カラールックアップテーブル１１３と、データ幅設定レジスタ１１５と、表示間隔設定レジスタ１１６とを備える。本実施の形態では、第１のラインバッファ１０３から内部記憶部が構成され、第１のアドレスジェネレータ１０６と第１のパラレルシリアル変換器１０７と表示タイミング制御回路１１１とセレクタ１１２とから表示制御部が構成される。
【００２５】
第２の表示回路系１０１Ｂは、メモリコントローラ１０２と、第２のラインバッファ１０４と、第２のパラレルシリアル変換器１１０と、第２のアドレスジェネレータ１０９とを備える。第１の表示回路系１０１Ａと第２の表示回路系１０１Ｂとは、メモリコントローラ１０２を共用している。メモリコントローラ１０２は、ＡＶコア回路１２０が出力する第２の表示データ１３０Ｂを外部メモリ１０５に書き込む制御と、ＣＰＵ１２１が出力する第１の表示データ１３０Ａを外部メモリ１０５に書き込む制御と、外部メモリ１０５から第１,第２の表示データ１３０Ａ,１３０Ｂを読み出す制御とを行うものであって、各処理回路系１０１Ａ,１０１Ｂに個別に設けてもよいが、本実施形態では、回路要素を削減するために両表示回路系１０１Ａ，１０１Ｂで共用している。
【００２６】
次に、この表示回路１０１による表示データの処理動作を説明する。第１の表示データ１３０Ａ（データ放送に基づいた表示データ等）の表示処理を行いながら第２の表示データ１３０Ｂ（デジタルテレビジョン放送に基づいた表示データ等）を表示する場合、図２に示すように、第１の表示データ１３０Ａが表示される全体表示領域３０１の内部に、第２の表示データ１３０Ｂが表示される内部矩形領域３０４が設定されたうえで、この内部矩形領域３０４に、第２の表示データ１３０Ｂが表示される。内部矩形領域３０４の表示位置を示す位置データは、データ幅設定レジスタ１１５と表示間隔設定レジスタ１１６とに予め保持されている。
【００２７】
まず、第２の表示回路系１０１Ｂによる第２の表示データ１３０Ｂの処理を説明する。デジタルテレビジョン放送に基づいた表示データからなる第２の表示データ１３０Ｂは、予め、前処理としてＡＶコア回路１２０からメモリコントローラ１０２を介して外部メモリ１０５に格納されている。
【００２８】
外部メモリ１０５に格納された第２の表示データ１３０Ｂは、メモリコントローラ１０２の制御に基づいて、その１水平ライン分の表示データが、第２のラインバッファ１０４に転送されてここで保持される。第２のラインバッファ１０４に保持された１水平ライン分の表示データは、第２のアドレスジェネレータ１０９により指定されるアドレスに従ってそのデータが第２のラインバッファ１０４から読み出されて第２のパラレルシリアル変換器１１０に出力される。
【００２９】
ここで、第２のアドレスジェネレータ１０９は、表示間隔設定レジスタ１１６に格納されている内部矩形領域３０４の位置と大きさを指定する第２の設定を表示タイミング制御回路１１１を介して取り込むことで、内部矩形領域３０４の位置と大きさとを特定し、それに基づいて内部矩形領域３０４に対応したアドレスを生成して出力する。
【００３０】
第２のパラレルシリアル変換器１１０は、ラインデータ１３０Ｂを、画像を構成する単位である１ピクセル単位の表示データに変換することで第２の合成用表示データ１３１Ｂを生成して合成回路１１５に入力する。
【００３１】
次に、本発明の特徴となる第１の表示回路系１０１Ａによる第１の表示データ１３０Ａの処理を説明する。第１の表示データ１３０Ａの処理は、以下に説明するデータ書き込み処理とデータ読み出し処理とを含む。
【００３２】
（データ書き込み処理）
各種の表示データの読み書きが行われる外部メモリ１０５では、１水平ラインのデータ幅が狭い程、必要となるメモリ容量を削減することができて都合がよい。しかしながら、従前のメモリ読み書き制御では、図２に示す表示形態において、必要となるメモリ容量を削減することは困難である。以下、その理由を説明する。内部矩形領域３０４は、全体表示領域３０１の外枠から離れてその内側に配置されており、内部矩形領域３０４の両側には、表示領域部位３０３,３０５が残存する。これら表示領域部位３０３,３０５は、水平方向に互いに離間して位置している。このような位置関係にある表示領域部位３０３,３０５における第１の表示データを従前の表示回路で処理するためには、内部矩形領域３０４に単一色の色データを付与したうえで、その内部矩形領域３０４の表示データ（単一色データ）を含めて、表示領域部位３０３,３０５の表示データを外部メモリ１０５に書き込んで読み出す必要がある。しかしながら、それでは、表示領域部位３０３,３０５と内部矩形領域３０４とにおける第１の表示データ１３０Ａを外部メモリ１０５に書き込む処理と、外部メモリ１０５から第１の表示データ１３０Ａを読み出して第１のラインバッファ１０３に書き込む処理と、第１のラインバッファ１０３から第１の表示データ１３０Ａを読み出す処理とにおいて、外部メモリ１０５や第１のラインバッファ１０３のメモリ容量が不必要に増大してしまう。
【００３３】
このような不都合を解消するために、第１の表示回路系１０１Ａでは、第１の表示データ１３０Ａを外部メモリ１０５に書き込む処理においては、次の制御を行う。すなわち、互いに離間する表示領域部位３０３,３０５を仮想的に水平方向に連結し、第１の表示データ１３０Ａにおいてもこの仮想連結状態に沿ってデータを連結する。この表示領域部位３０３,３０５の連結状態は、図２において仮想線で示される。
【００３４】
以上のデータ格納方法に基づいた外部メモリ１０５におけるデータ配置例を、図３,図４を参照して詳細に説明する。図３は画面の表示例であり、図４は外部メモリ１０５のメモリマップ４０１を示す。図３の表示例は、図２の表示例に準じており、上側表示領域部位（全幅）３０２と、下側表示領域部位（全幅）３０６と、これら表示領域部位（全幅）３０２,３０６によってその上下が囲まれた表示領域部位３０３,３０５,内部矩形領域３０４とを備える。内部矩形領域３０４は、表示領域部位３０３,３０５の間に配置される。なお、符号３０１は全体表示領域を示す。
【００３５】
データ領域４０３は、上側表示領域部位（全幅）３０２における第１の表示データ１３０Ａが格納される。データ領域４０４には、表示領域部位３０３,３０５における第１の表示データ１３０Ａが格納される。データ領域４０４は、表示領域部位３０３における第１の表示データ１３０Ａが格納されるデータ領域部位４０４ａと、表示領域部位３０５における第１の表示データ１３０Ａが格納されるデータ領域部位４０４ｂとを含む。なお、データ領域４０４に、内部矩形領域３０５の表示データは格納されておらず、表示アドレス上では離間するデータ領域部位４０４ａとデータ領域部位４０４ｂとは、メモリマップ４０１上で連結されている。データ領域４０５には、下側表示領域部位（全幅）３０６における第１の表示データ１３０Ａが格納される。データ領域部位４０６は、データ領域４０３における１水平ラインの表示データが格納されるデータ領域部位群の一つであり、データ領域部位４０７はデータ領域部位４０４ａにおける１水平ラインの表示データが格納されるデータ領域部位群の一つであり、データ領域４０８はデータ領域部位４０４ｂにおける１水平ラインの表示データが格納されるデータ領域部位群の一つであり、データ領域部位４０９はデータ領域４０５における１水平ラインの表示データが格納されるデータ領域部位群の一つである。なお、符号３０７は、表示領域部位３０３における水平表示ピクセル数を示し、３０８は、内部矩形領域３０４における水平表示ピクセル数を示し、３０９は、表示領域部位３０５における水平表示ピクセル数を示し、３１０は、表示領域部位３０２,３０６（＝全体表示領域３０１）における水平表示ピクセル数を示す。
【００３６】
ここで、図５（ａ）に示すように、全体表示領域３０１における水平表示ピクセル数３１０が１９２０ピクセルである表示形態において、水平表示ピクセル数３０８が８８０ピクセルである内部矩形領域３０４を、全体表示領域３０１における右端から水平方向に８０ピクセル離間した内側に設けると仮定する。その場合、表示領域部位３０３における水平表示ピクセル数３０７は８８０ピクセルとなり、内部矩形領域３０４における水平表示ピクセル数３０８は９６０ピクセルとなり、表示領域部位３０５における水平表示ピクセル数３０９は８０ピクセルとなる。
【００３７】
そうすると、表示領域部位３０３と表示領域部位３０５とを合わせた表示領域部位における表示サイズは、上側,下側表示領域部位３０２,３０６における表示サイズより水平方向に１／２に削減される。その結果、データ領域４０４（データ領域部位４０４ａ＋データ領域部位４０４ｂ）における１水平ライン分のデータ量は、データ領域４０３,４０５における１水平ライン分のデータ量に比べて削減されて（上記例では１／２になって）外部メモリ１０５や第１のラインバッファ１０３で必要となるメモリ容量が削減される。
【００３８】
以上のようなデータ書き込みを外部メモリ１０５に実施するために、第１の表示回路系１０１Ａでは、表示領域部位３０３,３０５における表示間隔（表示領域部位３０３,３０５と内部矩形領域３０４との水平方向の幅と位置）に関する第２の設定を表示間隔設定レジスタ１１６に保持している。さらには、表示領域部位３０３,３０５の水平表示幅に関する第３の設定をデータ幅設定レジスタ１１５に保持している。なお、水平表示幅とは、表示領域部位３０３における１水平ライン分の表示データ量と表示領域部位３０５における１水平ライン分の表示データ量とを連結してなる連結表示データ量を示す。その例を図５（ｂ）に示す。表示間隔設定レジスタ１１６には、表示領域部位３０３における表示ピクセル数８８０と、内部矩形領域３０４における表示ピクセル数９６０と、表示領域部位３０３における表示ピクセル数８０とが第２の設定として保持されている。データ幅設定レジスタ１１５には、データ領域４０４における１水平ラインの表示データ量９６０（＝８８０＋８０）が第３の設定として保持されている。表示データ量９６０は、表示領域部位３０３における１水平ライン分の表示データ量と表示領域部位３０５における１水平ライン分の表示データ量とを連結してなる連結表示データ量に該当する。
【００３９】
さらに、各レジスタ１０８,１１５,１１６に保持される設定の具体例を説明する。まず、第１の設定の具体例を説明する。本実施の形態では、第２の表示データ１３０Ｂを色彩的に違和感なく内部矩形領域３０４に嵌め込み合成するため、表示色設定レジスタ１０８には、透明色を指定する第１の設定が保持される。具体的には、第１の設定では、ＲＧＢ値が０とされ、透明度を表すα値が最大値のＦＦとされることで透明色が指定される。
【００４０】
次に第２の設定の具体例を説明する。表示領域３０３における表示ピクセル数３０７は８８０ピクセルであり、内部矩形領域３０４における表示ピクセル数３０８は９６０ピクセルであり、表示領域３０５における表示ピクセル数３０９は８０ピクセルである場合、第２の設定は、
１２'ｂ１０１１＿０１１１＿００００、  （第１のデータ）
１２'ｂ００１１＿１１００＿００００、  （第２のデータ）
１２'ｂ１０００＿０１０１＿００００、  （第３のデータ）
となる。
【００４１】
このようなデータ構成においては、第１のデータと第３のデータにおいて、その最上位ビットは外部メモリ１０５から転送される第１の表示データ１３０Ａと、表示色設定レジスタ１０８に設定された第１の設定に基づいて生成される単一色表示データの切り替えに用いられる。具体的には、最上位ビットが１の場合は、セレクタ１１２は、第１の表示データ１３０Ａを選択し、最上位ビットが０の場合は、セレクタ１１２は、第１の設定に基づいて生成される単一色表示データを選択する。
【００４２】
データ幅設定レジスタ１１５は、データ領域４０４において、外部メモリ１０５から読み込む第１の表示データ１３０Ａのピクセル合計を示す９６０（＝８８０＋８０）を第３の設定として保持する。
【００４３】
なお、第３の設定（データ領域４０４における１水平ラインの表示データ量）は、第２の設定に含まれる情報（表示領域部位３０３における表示ピクセル数と表示領域部位３０３における表示ピクセル数）とから算出可能な設定情報である。そのためデータ幅設定レジスタ１１５は、表示間隔設定レジスタ１１６に保持されている第２の設定から自動的に第３の設定を算出して保持する。
【００４４】
以上説明した第１−第３の設定における設定値は、内部矩形領域３０４が存在する水平ライン部位における設定値である。内部矩形領域３０４が存在しない上側表示領域部位（全幅）３０２や下側表示領域部位（全幅）３０６における第１−第３の設定は別の値となる。すなわち、第１の設定は、設定に基づいて生成される単一色表示データは用いないため任意の値となり、
第２の設定は水平表示幅である１９２０を表す１１’ｂ１１１＿１０００＿００００に第１の表示データの選択のための最上位ビットに１を付加した１２‘ｂ１１１１＿１０００＿００００となり、
第３の設定は水平表示幅である１９２０を表す１２'ｂ０１１１＿１０００＿００００となる。
【００４５】
このように、表示領域部位毎に（換言すれば水平ライン毎に）、第１−第３の設定値の値が変化する。そこで、各レジスタ１０８,１１５,１１６は、水平ライン毎にそのラインに対応した第１−第３の設定値を保持している。第１,第２の表示回路系１０１Ａ,１０１Ｂは、各水平ラインのデータを処理する毎に、各レジスタ１０８,１１５,１１６からその水平ラインに対応する第１−第３の設定値を読み出して表示処理を行う。
【００４６】
メモリコントローラ１０２は、ＡＶコア回路１２０から第１の表示データ１３０Ａを取り込んで外部メモリ１０５に書き込む際に、表示タイミング制御回路１１１を介して表示間隔設定レジスタ１１６から第２の設定を、データ幅設定レジスタ１１５から第３の設定をそれぞれ読み出し、読み出した第２,第３の設定に応じて、書き込み対象ピクセルデータと、破棄ピクセルデータとを割り出し、書き込み対象ピクセルデータだけを選択的に外部メモリ１０５に書き込む。なお、このような第１の表示データ１３０Ａの外部メモリ１０５に対する書き込み制御は、メモリコントローラ１０２によって実行される他に、ＣＰＵ１２１によって実行されてもよい。その場合には、ＣＰＵ１２１は、メモリコントローラ１０２として第１の表示回路系１０１Ａに含まれることになる。
【００４７】
ここで、従来では、破棄ピクセルデータが書き込まれるはずであったデータ領域部位に、単色色データを書き込むことで、データ領域４０４における１水平ラインのデータ量を、データ領域４０３,４０５と同一にしている。そうすることで従来では、従前の回路構成によって、外部メモリ１０５から表示データを読み出して表示処理することを可能にしている。しかしながら、それでは、外部メモリ１０５や第１のラインメモリ１０３で必要となるメモリ容量を削減することができなくなるうえで、第１のラインメモリ１０３等におけるメモリバンド幅を削減することも不可能になる。第１の表示回路系１０１Ａでは、１水平ライン分の書き込み処理において破棄ピクセルデータを破棄したうえで、データ領域部位４０７とデータ領域部位４０８とを連結することで、外部メモリ１０５や第１のラインバッファ１０３で必要となるメモリ容量を削減するとともにメモリバンド幅を削減している。ただし、このような表示データの書き込み処理を外部メモリ１０５に実施すると、従前の回路構成によって、外部メモリ１０５から表示データを読み出して表示処理することができなくなる。そこで、本実施の形態では、以下に示すデータ読み出し処理を実施する。
【００４８】
（データ読み出し処理）
データ幅設定レジスタ１１５は、水平表示幅に関する第３の設定を保持している。メモリコントローラ１０２は、第１の表示データ１３０Ａを、１ライン毎に、外部メモリ１０５から読み出して第２のラインバッファ１０３に書き込む。その際、メモリコントローラ１０２は、データ幅設定レジスタ１１５に保持されている第３の設定を表示タイミング制御回路１１１を介して参照することで、データ領域４０４における１水平ライン分の表示データ量を割り出したうえで、割り出した１水平ライン分の第１の表示データ１３０Ａを１ライン毎に外部メモリ１０５から読み出して第１のラインバッファ１０３に格納させる。第１のラインバッファ１０３に格納された第１の表示データ１３０Ａは、第１のパラレルシリアル変換器１０７に送られてここで１ピクセル単位のデータに変換される。第１のパラレルシリアル変換器１０７は、生成した１ピクセル単位のデータをセレクタ１１２に出力する。
【００４９】
表示色設定レジスタ１０８は、内部矩形領域２０４における第２の表示データ１３０Ｂの表示色に関する第１の設定を保持しており、この第１の設定をセレクタ１１２に出力する。ここで第２の表示データ１３０Ｂの表示色とは次のものをいう。第２の表示データ１３０Ｂを表示する内部矩形領域２０４は、第１の表示回路系１０１Ａにおいて全体表示領域２０３内に設定された画像切り抜き領域として処理される。しかしながら、第１の表示回路系１０１Ａは、画像切り抜き領域として見なす内部矩形領域２０４に何らかの色データを付与した状態でないと、第１の表示データ１３０Ａを処理することができない。そこで、第１の表示回路系１０１Ａは、内部矩形領域２０４に一律に単色の色データを付与することで、内部矩形領域２０４を含めた全体領域２０３における第１の表示データ１３０Ａの処理を可能にしている。なお、内部矩形領域２０４に嵌め込み表示される第２の表示データ１３０Ｂに意図しない色が配色されると見た目に違和感が生じる。そのため、通常は、第２の表示データ１３０Ｂの表示色としては透明色が設定される。ただし、第２の表示データ１３０Ｂの表示色は、透明色に限定されるわけではなく、他の単一色であればどのような色であってもかまわない。
【００５０】
セレクタ１１２は表示色設定レジスタ１０８から出力される第１の設定（第２の表示データ１３０Ｂの表示色に関するデータ）と第２のパラレルシリアル変換器１０７から出力される第１の表示データ１３０Ａとを択一に選択し、選択したデータ（以下、選択データという）をカラーパレット（ＣＬＵＴ）１１３に出力する。セレクタ１１２は表示タイミング制御回路１１１によって制御されており、上述した選択動作を表示タイミング制御回路１１１の制御に基づいて実行する。表示タイミング制御回路１１１は、このような選択制御を、表示間隔設定レジスタ１１６から読み出す第２の設定とデータ幅設定レジスタ１１５から読み出す第３の設定とに基づいて実施する。
【００５１】
カラーパレット１１３は、入力される選択データに基づいて各ピクセルにおける色を選択することで、第１の合成用表示データ１３１Ａを生成して合成回路１１４に出力する。合成回路１１４は、第１の合成用表示データ（１ピクセル単位）１３１Ａと第２の合成用表示データ１３１Ｂとを合成して合成表示出力１１７として出力する。その際、合成回路１１４は、表示間隔設定レジスタ１１６から第２の設定を読み出して、読み出した第２の設定に基づいて第１の合成用表示データ１３１Ａと第２の合成用表示データ１３１Ｂとを合成することで、図２に示す合成表示（第１の表示データ１３０Ａが表示される全体表示領域３０１と、第２の表示データ１３０Ｂが表示される内部矩形領域３０４とが合成されている）が実現される。
【００５２】
次に、外部メモリのアクセスの詳細を、図６を参照して説明する。図６は、表示回路１０１が外部メモリ１０５にアクセスする際における基本的なタイミング図を示している。
【００５３】
ＳＤＲＡＭからなる外部メモリ１０５はクロック６０１に同期して動作する。コマンド６０２とアドレス６０３とが、外部メモリ１０５のアクセスに対してＲＯＷアドレスとＣＯＬＵＭＮアドレスを設定した後にデータ６０４が外部メモリ１０５から読み出される。ＳＤＲＡＭからな外部メモリ１０５においてデータの転送効率を最大にするには、その構造上、バースト転送を８クロック単位で行う必要がある。また、同一バンクのアクセスを連続して行っても転送率が低下するため、アクセスするバンクを切り替える必要がある。具体的にはＢａｎｋＡのアクセス６０５を行った後にＢａｎｋＢのアクセス６０６を行い、さらにＢａｎｋＡのアクセス６０５'とＢａｎｋＢのアクセス６０６'とを行う。このようなバースト転送上の特徴が外部メモリ１０５にあるため、ＢａｎｋＡのアクセスとＢａｎｋＢのアクセスを合わせたアクセス６０７が、外部メモリ１０５に対する１アクセスの単位とされる。そのため、データ領域４０７とデータ領域４０８とを合わせたデータ領域のデータ量は、アクセス単位６０７の整数倍に設定される。
【００５４】
次に、第１のラインバッファ１０３に対するアクセスについて説明を行う。図７は第１のラインバッファ１０３の１ライン分のアクセスタイミングを示した図である。水平同期信号７０１より表示領域設定信号７０２が生成され、表示領域設定信号７０２のタイミングに合わせて外部メモリ１０５から第１のラインバッファ１０３に第１の表示データ１３０Ａが転送される。ここで７０３は図３における表示領域３０２の１ライン分の信号波形であり、７０４は図３における表示領域３０３,３０４,３０５の１ライン分の信号波形である。
【００５５】
まず、表示領域３０２の表示タイミングについて説明する。タイミング７０７で、外部メモリ１０５から第１のラインバッファ１０３に第１の表示データ１３０Ａが転送される。第１のラインバッファ１０３に転送される第１の表示データ１３０Ａは、表示領域設定信号７０２に同期してタイミング７０８でゆっくりと読み出されて表示される。
【００５６】
次に、外部メモリ１０５に蓄えられた表示領域３０３のデータがタイミング７０９で第１のラインバッファ１０３に転送される。続いて、表示領域３０５のデータがタイミング７１０で第１のラインバッファ１０３に転送される。第１のラインバッファ１０３に転送された第１の表示データ１３０Ａは、表示領域設定信号７０２に同期してゆっくりと読み出されて表示される。このような第１の表示データ１３０Ａの読み出しタイミングの制御は、表示タイミング制御回路１１１が表示間隔設定レジスタ１１６に保持されている第２の設定を参照して、アドレスジェネレータ１０６を制御することにより行われる。
【００５７】
次に、図８を参照してソフトウェアによる表示回路１０１の制御について説明する。ストリームコントローラ１１９は入力されるストリーム１１８からデータ放送の入ったパケットが取り出され、データ放送の記述言語であるＢＭＬ言語が生成される。ＣＰＵ１２１は生成されたＢＭＬ言語に基づいて、外部メモリ１０５に第１の表示データ１３０Ａを作成する（ステップＳ８０１）。第１の表示データ１３０Ａは図２に示したとおり、全体表示領域３０１の内部に透明色の内部矩形領域３０４を配置した画像データである。外部メモリ１０５に第１の表示データ１３０Ａを格納する処理が完了したところで、初期レジスタ設定が行われる（ステップＳ８０２）。すなわち、その水平ラインに対応する第１−第３の設定値がレジスタ１０８,１１５,１１６から読み出される。そのうえで表示処理における処理開始を意味する垂直同期信号８０４が入力されると、垂直同期信号と水平同期信号とを用いた同期制御に基づいて表示処理が開始される（ステップＳ８０３−Ｓ８０５）。表示が終了すると表示終了割込が発生し（ステップＳ８０６）、その割込をトリガとして、次ラインの表示のレジスタ設定が実行される（ステップＳ８０７）。すなわち、その水平ラインに対応する第１−第３の設定値がレジスタ１０８,１１５,１１６から読み出される。以上の処理が垂直方向の表示が終了するまで繰り返し実行される（ステップＳ８０８）。表示処理終了時には、次のフレームでの映像表示に備えて、レジスタが初期化される。
【産業上の利用可能性】
【００５８】
本発明のかかる表示装置は、外部メモリからのデータの転送量を低減でき、また、消費電力を低減することもできるという効果を有し、テレビ受像機等に適用され、複数の表示データを合成する表示装置として有用である。
【図面の簡単な説明】
【００５９】
【図１】表示装置の構成例
【図２】メモリ上に作成する画像データ例
【図３】画面の表示例
【図４】メモリマップ構成例
【図５】レジスタ設定例
【図６】外部メモリアクセスタイミング
【図７】ラインバッファアクセスタイミング
【図８】ソフトウェアフローチャート
【図９】従来の表示装置の構成例
【符号の説明】
【００６０】
１００  半導体装置  １０１  表示回路
１０１Ａ  第１の表示回路系  １０１Ｂ  第２の表示回路系
１０２  メモリコントローラ  １０３  第２のラインメモリ
１０４  第１のラインメモリ  １０５  外部メモリ
１０６  第１のアドレスジェネレータ  １０７  第１のパラレルシリアル変換器
１０８  表示色設定レジスタ  １０９  第２のアドレスジェネレータ
１１０  第２のパラレルシリアル変換器
１１１  表示タイミング制御回路  １１２セレクタ
１１３  カラールックアップテーブル  １１４  合成回路
１１５  データ幅設定レジスタ  １１６表示間隔設定レジスタ
１１７  表示出力  １１８  ストリーム入力
１１９  ストリームコントローラ  １２０ＡＶコア回路
１２１  ＣＰＵ  １３０Ａ  第１の表示データ
１３０Ｂ  第２の表示データ  １３１Ａ  第１の合成用表示データ
１３１Ｂ  第２の合成用表示データ  ３０１  全体表示領域
３０２  上側表示領域部位（全幅）  ３０３,３０５  表示領域部位
３０４  内部矩形領域  ３０６  下側表示領域部位（全幅）
３０７  表示ピクセル数  ３０８  表示ピクセル数
３０９  表示ピクセル数  ３１０表示ピクセル数
４０１  メモリマップ  ４０３  データ領域
４０４  データ領域  ４０４ａ,４０４ｂ  データ領域部位
４０５  データ領域  ４０６  データ領域部位
４０７  データ領域部位  ４０８  データ領域部位
４０９  データ領域部位  ６０１  クロック
６０２  コマンド  ６０３  メモリアドレス
６０４  データ  ６０５  メモリバンクＡアクセス
６０６  メモリバンクＢアクセス  ６０７  バーストアクセス単位
７０１  水平同期信号  ７０２  表示領域指定信号
７０３  第１の表示領域アクセス  ７０４  第２の表示領域アクセス
７０５  メモリデータ入力  ７０６  メモリデータ出力
７０７  第１の表示領域メモリデータ入力
７０８  第１の表示領域メモリデータ出力
７０９  第２の表示領域メモリデータ入力
７１０  第３の表示領域メモリデータ入力
７１１  第２の表示領域メモリデータ出力
７１２  第３の表示領域メモリデータ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009237260.tif 000009
【図８】
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【図９】
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