(57)【要約】【課題】セルサイズの小さなＦＥＴ型のメモリ素子を備え、かつ、読み出し動作を確実に行うことのできる小型の半導体記憶装置を提供することにある。【解決手段】ゲート絶縁膜が強誘電体膜１３で構成されたＭＦＳＦＥＴ２１からなるメモリ素子と、ゲート絶縁膜が常誘電体膜１６で構成されたＭＩＳＦＥＴからなる選択スイッチング素子２２、２３とでメモリセル１００が構成され、メモリセル１００に直列に読み出し用の負荷素子２４が接続されている。強誘電体膜１３と常誘電体膜１６とは半導体膜１４を介して積層されており、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴの共通のチャネルを構成しており、負荷素子２４は、半導体膜１４をチャネルとしたＭＩＳＦＥＴ、または抵抗体とした抵抗素子で構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とで構成されたメモリセルと、
前記メモリセルに直列に接続された読み出し用の負荷素子と
を備えた半導体記憶装置であって、
前記強誘電体膜と前記常誘電体膜とは半導体膜を介して積層されており、
前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネルを構成しており、
前記負荷素子は、前記半導体膜をチャネルとした第３の電界効果トランジスタ、または、前記半導体膜を抵抗体とした抵抗素子で構成されている、半導体記憶装置。
【請求項２】
前記強誘電体膜側に前記第１の電界効果トランジスタの第１のゲート電極、前記常誘電体膜側に前記第２の電界効果トランジスタの第２のゲート電極、及び前記半導体膜の主面上にソース電極及びドレイン電極がそれぞれ形成されており、
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
前記第１のゲート電極と前記ドレイン電極との間に所定の電圧を印加して、前記強誘電体膜の分極状態を変化させることによって、前記メモリ素子にデータの書き込みが行われる、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のゲート電極に所定の電圧を印加して、前記選択スイッチング素子をオン状態にし、
前記ソース電極と前記ドレイン電極との間に所定の電圧を印加して、前記強誘電体膜の分極状態に応じたチャネル導電率の変化を、前記メモリ素子と前記負荷素子との間の中間電位で検出することによって、前記メモリ素子に書き込まれたデータの読み出しが行われる、請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリ素子は、前記強誘電体膜の第１の分極状態に応じた低チャネル導電率を有するオフ抵抗値と、第２の分極状態に応じた高チャネル導電率を有するオン抵抗値とを有し、
前記負荷素子の抵抗値は、前記メモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定されている、請求項１に記載の半導体記憶装置。
【請求項５】
前記負荷素子は、前記第３の電界効果トランジスタで構成されており、
前記負荷素子の抵抗値は、前記第３の電界効果トランジスタの第３のゲート電極に所定の電圧を印加することによって、前記メモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定されている、請求項４に記載の半導体記憶装置。
【請求項６】
前記負荷素子は、前記第３の電界効果トランジスタで構成されており、
前記負荷素子の抵抗値は、前記第１の電界効果トランジスタのゲート容量値と、前記第３の電界効果トランジスタのゲート容量値との比を所定の値に設定することによって、前記メモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定されている、請求項４に記載の半導体記憶装置。
【請求項７】
前記半導体膜は、酸化物半導体からなる、請求項１に記載の半導体記憶装置。
【請求項８】
前記メモリセルが、行列状に配列されており、
前記第１の電界効果トランジスタの第１のゲート電極が、行毎に第１のワード線に接続され、
前記第２の電界効果トランジスタの第２のゲート電極が、行毎に第２のワード線に接続され、
前記ソース電極が、ソース線に接続され、
前記ドレイン電極が、列毎にビット線に接続されており、
選択した行の前記第１のワード線及び第２のワード線に、それぞれ書き込みパルス及び所定の電圧を印加するとともに、前記各ビット線に書き込みデータに応じた所定の電圧を印加することによって、前記選択した行の各メモリ素子にデータの書き込みが行われる、請求項１に記載の半導体記憶装置。
【請求項９】
前記列毎に形成されたビット線に、前記負荷素子が接続されており、
選択した行の前記第２のワード線に所定の電圧を印加するとともに、前記各ビット線に読み出しパルスを印加して、前記各ビット線に接続された各負荷素子と前記メモリ素子との間の中間電位を検出することによって、前記選択した行の各メモリ素子に書き込まれたデータの読み出しが行われる、請求項８に記載の半導体記憶装置。
【請求項１０】
ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、
ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなり、前記メモリ素子に直列に接続された読み出し用の負荷素子と
を備えた半導体記憶装置であって、
前記強誘電体膜と前記常誘電体膜とは半導体膜を介して積層されており、
前記半導体膜は、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタの共通のチャネルを構成している、半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜の残留分極により半導体層のチャネル抵抗を変調する半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。強誘電体キャパシタに蓄積された分極は、その上下に配置された電極に誘起される電荷と結合しており、電圧を切断した状態で消失しない。しかし、情報を読み出す際に、記憶していた分極を破壊し、情報を失ってしまうため、この方式においては情報の再書き込み動作が必要となる。そのため、読み出し動作毎に行われる再書き込みに伴って分極反転が繰り返され、分極の疲労劣化が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例縮小してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
これに対して、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。
【０００５】
ところで、ＦＥＴ型の強誘電体メモリを行列状にマトリクス配置したメモリセルアレイにおいて、強誘電体メモリへの２値データの書き込みは、選択されたメモリセルのワード線に接続されたゲート電極と、ソース線に接続されたソース電極間に電圧パルスを印加することによって行われる。しかしながら、その際、選択されたメモリセルのワード線及びソース線に接続された非アクセス対象のメモリセルにも電圧が印加されることから、データの誤書き込みが発生してしまう。そのため、通常は、ワード線とゲート電極間および／またはソース線とソース電極間に、例えば、ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor FET）からなる選択スイッチを挿入することによって、誤書き込みの防止を図っている（例えば、特許文献１を参照）。
【特許文献１】特開平５−２０５４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、誤書き込みの防止を図るために、メモリ素子であるＭＦＳＦＥＴに、選択スイッチであるＭＩＳＦＥＴを並べて配置すると、少なくとも、これらＦＥＴのゲート電極を電気的に分離する領域が必要になるため、セルサイズが大きくなってしまうという問題がある。
【０００７】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、セルサイズの小さなＦＥＴ型のメモリ素子を備え、かつ、読み出し動作を確実に行うことのできる高集積化された半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係わる半導体記憶装置は、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなる選択スイッチング素子とで構成されたメモリセルと、メモリセルに直列に接続された読み出し用の負荷素子とを備え、強誘電体膜と常誘電体膜とは半導体膜を介して積層されており、半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネルを構成しており、負荷素子は、半導体膜をチャネルとした第３の電界効果トランジスタ、または、半導体膜を抵抗体とした抵抗素子で構成されていることを特徴とする。
【０００９】
このような構成により、メモリ素子をなすＭＦＳＦＥＴの第１のゲート電極と、選択スイッチング素子をなすＭＩＳＦＥＴの第２のゲート電極とを、平面的に近接して配置できるため、セルサイズを小さくすることができるとともに、読み出し用の負荷素子を、ＭＦＳＦＥＴのチャネルをなす半導体膜で構成することによって、メモリセルと同等の素子サイズにすることができる。これにより、読み出し動作を確実に行うことのできる高集積化半導体記憶装置を実現することができる。
【００１０】
ある好適な実施形態において、上記強誘電体膜側に第１の電界効果トランジスタの第１のゲート電極、常誘電体膜側に第２の電界効果トランジスタの第２のゲート電極、及び半導体膜の主面上にソース電極及びドレイン電極がそれぞれ形成されており、第２のゲート電極に所定の電圧を印加して、選択スイッチング素子をオン状態にし、第１のゲート電極とドレイン電極との間に所定の電圧を印加して、強誘電体膜の分極状態を変化させることによって、メモリ素子にデータの書き込みが行われる。
【００１１】
また、上記第２のゲート電極に所定の電圧を印加して、選択スイッチング素子をオン状態にし、ソース電極とドレイン電極との間に所定の電圧を印加して、強誘電体膜の分極状態に応じたチャネル導電率の変化を、メモリ素子と負荷素子との間の中間電位で検出することによって、メモリ素子に書き込まれたデータの読み出しが行われる。
【００１２】
ある好適な実施形態において、上記メモリ素子は、強誘電体膜の第１の分極状態に応じた低チャネル導電率を有するオフ抵抗値と、第２の分極状態に応じた高チャネル導電率を有するオン抵抗値とを有し、負荷素子の抵抗値は、メモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定されている。
【００１３】
ある好適な実施形態において、上記負荷素子は、第３の電界効果トランジスタで構成されており、負荷素子の抵抗値は、第３の電界効果トランジスタの第３のゲート電極に所定の電圧を印加することによって、メモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定されている。
【００１４】
ある好適な実施形態において、上記負荷素子は、第３の電界効果トランジスタで構成されており、負荷素子の抵抗値は、第１の電界効果トランジスタのゲート容量値と、第３の電界効果トランジスタのゲート容量値との比を所定の値に設定することによって、メモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定されている。
【００１５】
ある好適な実施形態において、上記半導体膜は、酸化物半導体からなる。
【００１６】
ある好適な実施形態において、上記メモリセルが、行列状に配列されており、第１の電界効果トランジスタの第１のゲート電極が、行毎に第１のワード線に接続され、第２の電界効果トランジスタの第２のゲート電極が、行毎に第２のワード線に接続され、ソース電極が、ソース線に接続され、ドレイン電極が、列毎にビット線に接続されており、選択した行の前記第１のワード線及び第２のワード線に、それぞれ書き込みパルス及び所定の電圧を印加するとともに、各ビット線に書き込みデータに応じた所定の電圧を印加することによって、選択した行の各メモリ素子にデータの書き込みが行われる。
【００１７】
また、列毎に形成されたビット線に負荷素子が接続されており、選択した行の第２のワード線に所定の電圧を印加するとともに、各ビット線に読み出しパルスを印加して、各ビット線に接続された各負荷素子とメモリ素子との間の中間電位を検出することによって、選択した行の各メモリ素子に書き込まれたデータの読み出しが行われる。
【００１８】
本発明に係わる他の半導体記憶装置は、ゲート絶縁膜が強誘電体膜で構成された第１の電界効果トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の電界効果トランジスタからなり、メモリ素子に直列に接続された読み出し用の負荷素子とを備え、強誘電体膜と常誘電体膜とは半導体膜を介して積層されており、半導体膜は、第１の電界効果トランジスタ及び第２の電界効果トランジスタの共通のチャネルを構成していることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、メモリ素子をなすＭＦＳＦＥＴの第１のゲート電極と、選択スイッチング素子をなすＭＩＳＦＥＴの第２のゲート電極とを、平面的に近接して配置できるため、セルサイズを小さくすることができるとともに、読み出し用の負荷素子を、ＭＦＳＦＥＴのチャネルをなす半導体膜で構成することによって、メモリセルと同等の素子サイズにすることができる。これにより、読み出し動作を確実に行うことのできる高集積化された半導体記憶装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本願出願人は、選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルであって、セルサイズを小さくすることが可能な新規な半導体メモリセルの構成を、特願２００７−１０３７５４号の出願明細書に開示している。
【００２１】
図１４は、本願出願人が上記出願明細書で開示した半導体メモリセルの構成を説明した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【００２２】
図１４（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、メモリ素子を構成するＭＦＳＦＥＴ２１のゲート電極１２が形成され、常誘電体膜１６側には、選択スイッチング素子を構成するＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂが形成されている。また、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のソース電極１５ａ及びドレイン電極１５ｂが形成されている。
【００２３】
すなわち、上記半導体メモリセルは、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）２１と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）２２、２３とが積層された構造をなし、等価回路的には、図１４（ｂ）に示すように、ＭＦＳＦＥＴ２１とＭＩＳＦＥＴ２２とが直列接続された構成をなしている。
【００２４】
このような構成により、メモリ素子をなすＭＦＳＦＥＴ２１のゲート電極１２と、選択スイッチング素子をなすＭＩＳＦＥＴ２２、２３のゲート電極１７ａ、１７ｂとを、平面的に近接して配置できるため、セルサイズを小さくすることができる。
【００２５】
次に、図１５（ａ）、（ｂ）を参照しながら、上記半導体メモリセルの動作を説明する。
【００２６】
メモリ素子２１へのデータの書き込みは、ゲート電極１７ａに電圧を印加して、ＭＩＳＦＥＴ２２をオンさせた状態で、ドレイン電極１５ｂ及びゲート電極１２間に電圧を印加することによって、強誘電体膜１３に垂直方向の電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。
【００２７】
例えば、データ“１”を書き込む場合には、図１５（ａ）に示すように、強誘電体膜１３には上向きの電界が印加されるので、強誘電体膜１３の分極は上方向を向く。また、データ“０”を書き込む場合には、図１５（ｂ）に示すように、強誘電体膜１３には下向きの電界が印加されるので、強誘電体膜１３の分極は下方向を向く。
【００２８】
メモリ素子２１に書き込まれたデータの読み出しは、ゲート電極１７ａ、１７ｂに電圧を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ドレイン電極１５ｂ、ソース電極１５a間に電圧を印加し、強誘電体膜１３の分極状態に応じてチャネル（半導体膜）１４を流れる電流を検出することによって行われる。例えば、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。
【００２９】
ところで、ドレイン電流を検出することによって、メモリ素子に書き込まれたデータの読み出しを行うことは、電流検出回路のセルサイズが大きくなってしまうため、通常は、メモリ素子に直列に負荷素子を接続し、メモリ素子と負荷素子との間の中間電位を検出することによって、読み出しが行われる。
【００３０】
この場合、負荷素子の抵抗値は、メモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定されるが、半導体記憶装置（及びこれを混載した半導体集積回路装置）の高速化、低消費電力化に伴い、電源電圧が低くなると、読み出し時のマージンが小さくなる。それ故、読み出し時のマージンを確保するためには、負荷素子の抵抗値は、オフ抵抗の１／１０程度の大きさ、かつオン抵抗の１０倍程度の大きさに設定することが望ましい。
【００３１】
また、この負荷素子は、周辺回路との整合性を考慮すれば、シリコンで構成するのが望ましいが、後述するように、ＭＦＳＦＥＴのオフ抵抗は非常に大きいため（典型的には、１ＴΩ程度）、負荷素子をシリコンで構成すると、素子サイズが非常に大きくなってしまうという問題が生じる。
【００３２】
そこで、本願発明者等は、上記半導体記憶装置の構成において、チャネル（半導体膜）を共通にして形成された選択スイッチング素子を構成するＭＩＳＦＥＴと、メモリ素子を構成するＭＦＳＦＥＴとのゲート絶縁膜の誘電率の差に着目した。
【００３３】
すなわち、ＦＥＴのドレイン電流は、ゲート容量（ε／ｔ；εはゲート絶縁膜の誘電率、ｔはゲート絶縁膜の膜厚）に比例するが、常誘電体の誘電率は、通常、強誘電体の誘電率に対して１／２０〜１／３０程度の大きさであるため、ＭＩＳＦＥＴのゲート絶縁膜の膜厚と、ＭＦＳＦＥＴのゲート絶縁膜の膜厚との比を調整することによって、ＭＦＳＦＥＴのオフ抵抗に対して１／１０程度の大きさの抵抗値を有する負荷素子（ＭＩＳＦＥＴ）を、ＭＦＳＦＥＴと同等の素子サイズで形成することが可能となる。
【００３４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００３５】
（第１の実施形態）
図１は、本実施形態における半導体記憶装置の構成を示した回路図である。ゲート絶縁膜が強誘電体膜で構成されたＭＦＳＦＥＴ（第１の電界効果トランジスタ）２１からなるメモリ素子と、その両側に接続され、ゲート絶縁膜が常誘電体膜で構成されたＭＩＳＦＥＴ（第２の電界効果トランジスタ）２２、２３からなる選択スイッチング素子とで、メモリセル１００が構成されている。また、このメモリセル１００に直列に、ＭＩＳＦＥＴ（第３の電界効果トランジスタ）２４からなる読み出し用の負荷素子が接続されている。
【００３６】
なお、一般的に、半導体記憶装置は、メモリセル１００が行列状に配列された構成を取り、この場合、複数のメモリセルに対して１つの負荷素子２４が接続されるが、ここでは簡単のために１つのメモリセル１００に対して１つの負荷素子２４が接続されたものを例にとって説明する。
【００３７】
図２は、本実施形態における半導体記憶装置の基本的な構成を示した図で、（ａ）は断面図、（ｂ）はその等価回路図である。なお、メモリセル１００の構成は、図１４で説明したメモリセルと基本的には同じ構成である。
【００３８】
図２（ａ）に示すように、基板１１上に、強誘電体膜１３と常誘電体膜１６とが、半導体膜１４を介して積層されて形成されており、強誘電体膜１３側には、ＭＦＳＦＥＴ２１の第１のゲート電極１２が形成され、常誘電体膜１６側には、ＭＩＳＦＥＴ２２、２３の第２のゲート電極１７ａ、１７ｂが形成されている。
【００３９】
ここで、半導体膜１４は、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のチャネルを構成しており、半導体膜１４上には、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３に共通のソース電極１５ａ及びドレイン電極１５ｂが形成されている。
【００４０】
さらに、常誘電体膜１６側には、ＭＩＳＦＥＴ２４の第３のゲート電極１７ｃが形成され、半導体膜１４上には、ＭＩＳＦＥＴ２４のソース・ドレイン電極１５ｅ、１５ｆが形成されている。ここで、ＭＩＳＦＥＴ２４のチャネルは、ＭＦＳＦＥＴ２１及びＭＩＳＦＥＴ２２、２３のチャネルを構成する半導体膜１４と同じ半導体膜１４で構成されている。
【００４１】
本実施形態における半導体記憶装置の具体的な構成を以下に説明する。
【００４２】
図２（ａ）に示すように、単結晶チタン酸ストロンチウム（ＳｒＴｉＯ３、以下ＳＴＯ）からなる基板１１の（１００）面上に、厚さ３０ｎｍのルテニウム酸ストロンチウム（ＳｒＲｕＯ３、以下ＳＲＯ）膜からなる第１のゲート電極１２が形成されている。また、基板１１上には、厚さ４５０ｎｍのジルコニウム酸チタン酸鉛（Ｐｂ(Ｚｒ,Ｔｉ)Ｏ３、以下ＰＺＴ）膜からなるゲート絶縁膜を構成する強誘電体膜１３と、厚さ３０ｎｍのｎ型の酸化物半導体である酸化亜鉛（ＺｎＯ）膜からなるチャネルを構成する半導体膜１４が積層されている。そして、半導体膜１４上には、厚さ２０ｎｍのチタン（Ｔｉ）膜と、厚さ３０ｎｍの白金（Ｐｔ）膜の積層膜からなるソース・ドレイン電極１５ａ〜１５ｆが形成されている。このとき、電極１５ｃは、第１のゲート電極１２に対するソース電極と、第２のゲート電極１７ａに対するドレイン電極を兼ねている。また、電極１５ｄは、第１のゲート電極１２に対するドレイン電極と、第２のゲート電極１７ｂに対するソース電極を兼ねている。
【００４３】
半導体膜１４上には、厚さ１００ｎｍの窒化珪素（ＳｉＮ）膜からなるゲート絶縁膜を構成する常誘電体膜１６が形成され、常誘電体膜１６上には、厚さ３０ｎｍのＴｉ層と厚さ１７ｎｍのＰｔ膜の積層膜からなる第２のゲート電極１７ａ、１７ｂ及び第３のゲート電極１７ｃが形成されている。そして、常誘電体膜１６上には、二酸化シリコン（ＳｉＯ２）膜からなる層間絶縁膜１８が形成されている。さらに、層間絶縁膜１８及び常誘電体膜１６中には、ソース・ドレイン電極１５ａ、１５ｂ、１５ｅ、１５ｆに接続されたタングステンプラグ１９が形成され、層間絶縁膜１８上には、タングステンプラグ１９間を接続するアルミニウム配線２０が形成されている。
【００４４】
なお、ソース・ドレイン電極１５ａ、１５ｃは第２のゲート電極１７ａと、ソース・ドレイン電極１５ｃ、１５ｄは第１のゲート電極１２と、ソース・ドレイン電極１５ｄ、１５ｂは第２のゲート電極１７ｂと、ソース・ドレイン電極１５ｅ、１５ｆは第３のゲート電極１７ｃと、それぞれ平面的に重なる部分を有することが望ましい。
【００４５】
本実施形態におけるメモリセルは、ボトムゲート型のＭＦＳＦＥＴ（メモリ素子）２１と、トップゲート型のＭＩＳＦＥＴ（選択スイッチング素子）２２、２３とが積層された構造をなし、ＭＩＳＦＥＴ２２、２３の第２のゲート電極１７ａ、１７ｂは、平面的に見て、ＭＦＳＦＥＴ２１の第１のゲート電極１２の両側に配置されている。そのため、メモリ素子に選択スイッチング素子を設けても、セルサイズを小さくすることができる。
【００４６】
さらに、本実施形態における半導体記憶装置は、選択スイッチング素子と同じ構成のＭＩＳＦＥＴ（読み出し用の負荷素子）２４が、メモリセルの横に配置され、メモリセルのドレイン電極１５ｂと負荷素子のソース電極１５ｅとが、タングステンプラグ１９及びアルミニウム配線２０を介して電気的に接続されている。
【００４７】
すなわち、本実施形態における半導体記憶装置は、図２（ｂ）に示すように、選択スイッチング素子であるＭＩＳＦＥＴ２２、メモリ素子であるＭＦＳＦＥＴ２１、選択スイッチング素子であるＭＩＳＦＥＴ２３、及び負荷素子であるＭＩＳＦＥＴ２４が、直列接続された構成をなす。
【００４８】
次に、本実施形態における半導体記憶装置の基本的な動作を説明する。
【００４９】
まず、ＭＦＳＦＥＴ２１のゲート絶縁膜として使用するＰＺＴ膜１３の分極特性について説明する。厚さ４５０ｎｍのＰＺＴ膜１３の両面に、ＳＲＯ膜及びＴｉ膜からなる電極をそれぞれ形成し、ＰＺＴ膜１３に印加した電界に対して、得られた残留分極密度２Ｐｒを測定した。その結果、電極間に３Ｖ以上の電圧を印加したとき、分極は反転し、±１０Ｖの電圧を印加した後、電圧を０Ｖに戻したときに得られる分極密度２Ｐｒは、６０μＣ／ｃｍ2であった。
【００５０】
また、ＰＺＴ膜１３上に、厚さ３０ｎｍのＺｎＯ膜１４を形成し、ＺｎＯ膜１４のキャリア濃度をホール測定により求めたところ、２×１０１５ｃｍ−３であった。ＺｎＯ膜１４の厚さは３０ｎｍであるから、単位面積あたりのキャリア密度は６×１０９ｃｍ−２なる。これに、素電荷量１．６×１０−１９Ｃを乗じて求められる電荷密度は、９．６×１０−４μＣ／ｃｍ２であり、上述のＰＺＴ膜１３の分極電荷密度よりも小さい。従って、ＰＺＴ膜１３の分極が下向きのとき、この分極に反発してＺｎＯ膜１４中のキャリアが追い払われ、チャネルは空乏化する。一方、ＰＺＴ膜１３の分極が上向きのとき、分極密度に対応した密度のキャリアが、ＰＺＴ膜１３とＺｎＯ膜１４の界面に誘起される。
【００５１】
次に、ＰＺＴ膜１３の分極によるＺｎＯ膜１４のキャリア濃度変調を利用したチャネル導電率変調について説明する。ＭＦＳＦＥＴ２１の第１のゲート電極１２に負電圧を印加したとき、ＰＺＴ膜１３の分極は下を向き、ＺｎＯ膜１４は空乏化するので、チャネル導電率は低くなる。すなわち、オフ状態となる。一方、第１のゲート電極１２に正電圧を印加したとき、ＰＺＴ膜１３の分極は上を向き、キャリア濃度が高くなるので、チャネル導電率は高くなる。すなわちオン状態となる。このように、第１のゲート電極１２に印加する電圧によって、チャネル（ＺｎＯ膜）１４の導電状態を制御できる。しかも、第１のゲート電極１２に印加する電圧を除去した状態でも、ＰＺＴ膜１３の分極は残留するので、導電状態は維持される。
【００５２】
これを確認するため、ＭＦＳＦＥＴ２１のサブスレッショルド特性を調べた。
【００５３】
図３（ａ）に示すように、ソース電極１５ｃを接地し、ドレイン電極１５ｄに０．１Ｖの電圧を印加した状態で、ゲート電極１２の電圧を掃引して、ドレイン電流ＩＤＳを測定した。
【００５４】
図３（ｂ）は、ゲート電圧ＶＧＳを−１０Ｖから＋１０Ｖに掃引したときのドレイン電流ＩＤＳをプロットしたグラフである。ドレイン電流にヒステリシスが観測され、ゲート電圧を−１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流は１ｐＡ以下と小さく、１０Ｖから掃引したときにゲート電圧０Ｖで流れるドレイン電流は１μＡ以上と大きい。これは、上述のように、負電圧印加でチャネル１４が空乏化して高抵抗に、正電圧印加で電荷蓄積状態となって低抵抗となるからである。しかも、電圧を切断した状態であっても、ＰＺＴ膜１３の残留分極は保存されるため、電荷蓄積状態は維持される。実際、図４に示すように、ＭＦＳＦＥＴ２１を室温下で１０５秒間放置した後でも、オフ状態のドレイン電流ＩＤＳ（図中のＢの曲線）と、オン状態のドレイン電流ＩＤＳ（図中のＡの曲線）の比は維持される。
【００５５】
図５は、選択スイッチング素子として用いるＭＩＳＦＥＴ２２、２３のサブスレッショルド特性を調べた結果である。なお、ゲート絶縁膜である常誘電体膜１６には、膜厚１００ｎｍのＳｉＮ膜を用いた。
【００５６】
次に、再び図２（ａ）を参照しながら、本実施形態における半導体記憶装置の動作を説明する。なお、書き込み及び読み出し動作において、各電極に印加する電圧を図６に示す。
【００５７】
非アクセス状態では、第１のゲート電極１２、及び第２のゲート電極１７ａ、１７ｂを接地する。第２のゲート電極１７ａ、１７ｂを接地することによって、２つのＭＩＳＦＥＴ２２、２３はオフとなっており、ソース、ドレイン電極１５ａ、１５ｂに任意の電圧を印加しても、ＭＦＳＦＥＴ２１に誤書き込みは生じない。
【００５８】
データの書き込み動作では、まず、第２のゲート電極１７ａ、１７ｂに正電圧（例えば１０Ｖ）を印加してＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース電極１５ａ、ドレイン電極１５ｂ及び第１のゲート電極１２に電圧を印加し、ソース電極１５ａと第１のゲート電極１２間、及びドレイン電極１５ｂと第１のゲート電極１２間に、強誘電体膜１３の分極がすべて上を向くような電圧を印加することによって、リセット動作を行う。
【００５９】
次いで、第２のゲート電極１７ａ、１７ｂに正電圧（例えば１０Ｖ）を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース電極１５ａ、ドレイン電極１５ｂ及び第１のゲート電極１２に所定の電圧を印加する。これにより、第１のゲート絶縁膜（強誘電体膜）１３上のチャネル（半導体膜）１４と第１のゲート電極１２の間に垂直方向の電界が印加される。例えば、データ“１”を書き込む場合、ソース電極１５ａ、ドレイン電極１５ｂを接地し、第１のゲート電極１２に正電圧（例えば１０Ｖ）を印加する。一方、データ“０”を書き込む場合、第１のゲート電極１２を接地し、ソース電極１５ａ、ドレイン電極１５ｂに正電圧（例えば１０Ｖ）を印加する。
【００６０】
データの読み出しは、第１のゲート電極１２を接地し、第２のゲート電極１７ａ、１７ｂに正電圧（例えば１０Ｖ）を印加して、ＭＩＳＦＥＴ２２、２３をオンさせた状態で、ソース電極１５ａ、ドレイン電極１５ｂ間に電圧（例えば１Ｖ）を印加して、負荷素子（ＭＩＳＦＥＴ）２４のドレイン電極１５ｆに電源電圧を与え、メモリセルと負荷素子との間（電極１５ｂ、１５ｅ）の中間電位を読み出すことによってデータを読み出す。
【００６１】
ここで、データの読み出しは、次のような方法で行うことができる。図４に示したオン・オフ状態におけるドレイン電流特性を有するＭＦＳＦＥＴ２１は、ゲート長(Ｌ）が１μｍ、ゲート幅（Ｗ）が１００μｍであり、読み出し電圧が０．１Ｖであるために、単位長さ(Ｗ／Ｌ＝１）あたりの抵抗値は、オン・オフ状態でそれぞれ約１ＭΩ、１ＴΩとなる。これに接続する選択トランジスタ２２、２３は、図５に示したサブスレッショルド特性を有し、このＭＩＳＦＥＴは、ゲート長(Ｌ)が２μｍ、ゲート幅(Ｗ）が８μｍであり、読み出し電圧は０．１Ｖであるために、単位長さ(Ｗ／Ｌ＝１)あたりの抵抗値は、オン状態で約４０ｋΩである。
【００６２】
本発明においては、メモリセルに接続された負荷素子は、選択トランジスタと同一の構成を有するＭＩＳＦＥＴ２４で構成されているため、その抵抗値は、オン状態の４０ｋΩからオフ状態の約１ＴΩまで、第３のゲート電極１７ｃの印加電圧の大きさにより可変である。それ故、読み出し時に、負荷素子における第３のゲート電極１７ｃに所定の電圧を印加して、負荷素子の抵抗値を１ＭΩと１ＴΩの間に設定することによって、メモリセルと負荷素子との間の中間電位を読み出すことで、データを判別することができる。
【００６３】
ここで、負荷素子の抵抗値は、例えば、ＭＦＳＦＥＴ２１のゲート容量値と、ＭＩＳＦＥＴ２４のゲート容量値との比を所定の値に設定することによって、容易にメモリ素子のオフ抵抗値とオン抵抗値との間の任意の値に設定することができる。
【００６４】
また、読み出す際に、ＭＦＳＦＥＴ２１に印加される電圧は、強誘電体の分極を破壊しない電圧に設定することが望ましい。そうすることで、読み出し動作中に、書き込まれた情報が消失しない。つまり、非破壊読み出しを実現できる。強誘電体の分極反転に伴う劣化は、１０10〜１０12回程度であることが知られている。それ故、破壊読み出し動作を行う従来のキャパシタ型強誘電体メモリでは読み出し回数に限界があった。これに対して、本実施形態における半導体記憶装置は、非破壊読み出しを実現しているため、無限回の読み出しが可能となる。
【００６５】
次に、図１に示したメモリセル１００を、行列状（アレイ状）に配置した場合の回路構成を、図７を参照しながら説明する。なお、図７では、メモリセル１００−００、０１、１０、１１が、行方向に２個、列方向に２個配置された例を示す。
【００６６】
各メモリ素子２１の第１のゲート電極は、第１のワード線３０−０、１に接続されており、選択スイッチング素子２２、２３の第２のゲート電極は、それぞれ、第２のワード線４０−０、１及び第３のワード線５０−０、１に接続されている。また、ソース電極１５ａは、ソース線７０−０、１に接続され、ドレイン電極１５ｂは、ビット線８０−０、１に接続されている。そして、ビット線８０−０、１の一端は、負荷素子２４に接続されている。
【００６７】
本実施形態では、メモリセルを列方向に交互に反転して配置することにより、上下に隣り合うメモリセルが、ドレイン電極１５ｂおよびソース電極１５ａを共有する構成としている。これにより、セル占有面積を縮小できる。
【００６８】
次に、メモリセルに書き込まれたデータの読み出し動作を、図７を参照しながら説明する。ここでは、書き込まれたデータのうち、抵抗が高いものから”０”、”１”とする。本動作中、全てのソース線７０−０、１、第１のワード線３０−０、１、非選択メモリセルが接続された第２のワード線４０−１、５０−１は接地しておく。これにより、非選択メモリセルに誤読み出しは発生しない。
【００６９】
最初に、第２のワード線４０−０、５０−０に正電圧（例えば１０Ｖ）を印加し、メモリセル１００−００、１００−１０中のＭＩＳＦＥＴ２２、２３をオン状態にする。そして、負荷素子２４のＭＩＳＦＥＴのゲート電極１７ｃに電圧を印加して、負荷素子２４を、”０”以下”１”以上の抵抗値にする。この時、負荷素子２４に対してメモリセルの抵抗が高ければ、負荷素子２４とメモリセルの中間電位は、電源電圧に近い値が、低ければ接地電圧に近い値が出力される。すなわち、電源電圧に近い電圧が出力された時は、そのデータは”０”と判別され、接地電圧に近い電圧が出力された時は、”１”と判別される。
【００７０】
図８は、図７に示したアレイ状に配列したメモリセルの動作を制御するための制御回路の構成を示した回路図である。メモリセルアレイ２００に対して、列方向のメモリセルのデータを出力する出力回路２１０、各ワード線に印加する電圧を制御するローデコーダ２２０、及び各ビットに印加する電圧を制御するカラムデコーダ２３０がそれぞれ接続されている。また、出力回路２１０における各負荷素子の抵抗を制御する電圧印加回路２４０が、出力回路２１０に接続されている。なお、各制御回路の具体的な構成及び動作は、通常の半導体記憶装置で採用するものと同じであるため、説明は省略する。
【００７１】
次に、図９（ａ）〜（ｅ）に示した工程断面図を参照しながら、本実施形態における半導体記憶装置の製造方法を説明する。
【００７２】
最初に、図９（ａ）に示すように、ＳＴＯ基板１１上に、パルスレーザ堆積（ＰＬＤ）法を用いて、基板温度を７００℃にした状態で、厚さ３０ｎｍのＳＲＯ膜を形成する。その上に、レジストを塗布・パターニングした後、イオンミリング法によりＳＲＯ膜をエッチングすることにより、第１のゲート電極１２を形成する
次に、図９（ｂ）に示すように、酸素雰囲気中で加熱してエッチングダメージを回復した後、基板１１上に、ＰＬＤ法を用いて、基板温度を７００℃にした状態で、厚さ４５０ｎｍのＰＺＴ膜１３を成長する。このときのターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ:Ｔｉ＝１：０．５２：０．４８である。この組成比で形成したＰＺＴ膜１３と、ＳＴＯ基板１１及びＳＲＯ膜１２との格子ミスマッチは３％以内であり、上記の成長条件下でＳＲＯ膜１２及びＰＺＴ膜１３はエピタキシャル成長することができる。この方法で成膜したＰＺＴ膜１３の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。
【００７３】
次いで、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍのＺｎＯ膜１４を形成する。その上に、レジストを塗布・パターニングし、活性領域以外のＺｎＯ膜１４を希硝酸を用いてエッチングすることにより、チャネル１４を形成する。
【００７４】
次に、図９（ｃ）に示すように、ＺｎＯ膜１４上にレジストを塗布・パターニングした後、電子線蒸着法を用いて、厚さ２０ｎｍのＴｉ膜、及び厚さ３０ｎｍのＰｔ膜を形成した後、溶剤でレジストを除去することにより、所望の位置にソース・ドレイン電極１５ａ〜１５ｆを形成する。
【００７５】
次に、図９（ｄ）に示すように、スパッタ法を用いて、ＺｎＯ膜１４上に、厚さ１００ｎｍのＳｉＮ膜１６を形成する。その上に、レジストを塗布・パターニングした後、電子線蒸着法を用いて、厚さ３０ｎｍのＴｉ膜及び厚さ１７０ｎｍのＰｔ膜を形成した後、溶剤でレジストを除去することにより、所望の位置に第２のゲート電極１７ａ、１７ｂ、及び第３のゲート電極１７ｃを形成する。
【００７６】
次に、図９（ｅ）に示すように、ＳｉＮ膜１６上に、プラズマＣＶＤ法を用いて、ＳｉＯ２膜（層間絶縁膜）１８を形成したした後、その上にレジストを塗布・パターニングし、ドライエッチング法を用いてＳｉＯ２膜１８及びＳｉＮ膜１６を貫通するコンタクトホールをソース・ドレイン電極上に開口する。そして、開口したコンタクトホール内に、ブランケットＣＶＤ法を用いて、タングステンを堆積した後、化学機械研磨（ＣＭＰ）法を用いて、ＳｉＯ２膜１８表面のタングステンを除去してプラグ１９を形成する。最後に、ＳｉＯ２膜上にスパッタ法を用いてＡｌ膜を形成し、その上にレジストを塗布・パターニングして配線パターンを形成して、図２（ａ）に示した半導体記憶装置を完成する。
【００７７】
（第１の実施形態の変形例１）
図１０は、第１の実施形態の変形例１における半導体記憶装置の構成を示した断面図である。第１の実施形態では、負荷素子２４をＭＩＳＦＥＴで構成したが、本変形例では、負荷素子２４をメモリ素子２１と同じＭＦＳＦＥＴで構成した点が異なる。
【００７８】
上述したように、本発明のおけるメモリ素子２１のオフ抵抗は大きいため、負荷素子２４をシリコンで構成すると、素子サイズが非常に大きくなってしまうが、チャネル（半導体膜）１４を共通にするＭＩＳＦＥＴで負荷素子２４を構成することによって、メモリ素子２１とほぼ同じ素子サイズにすることができる。それ故、負荷素子２４を、メモリ素子と同じＭＦＳＦＥＴで構成しても、メモリ素子２１とほぼ同じ素子サイズを得ることができる。
【００７９】
ところで、負荷素子２４をＭＦＳＦＥＴで構成した場合、読み出し時に、負荷素子２４を所定の抵抗値に設定するために、ＭＦＳＦＥＴのゲート電極１７ｃに所定の電圧を印加する必要があるが、動作中にソース・ドレイン電極１５ｅ、１５ｆに印加される電圧によって、強誘電体膜１３の分極状態が変化し、その結果、所定のゲート電圧を印加しても、ＭＦＳＦＥＴの抵抗が変化してしまう。従って、安定した読み出し動作を行うためには、読み出し時に、ソース・ドレイン電極１５ｅ、１５ｆに印加される電圧によって強誘電体膜１３の分極状態が変化しないようにする必要がある。
【００８０】
（第１の実施形態の変形例２）
図１１は、第１の実施形態の変形例２における半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。第１の実施形態におけるメモリセルは、メモリ素子２１の両側に、選択スイッチング素子２２、２３を設ける構成にしたが、選択スイッチング素子を１つにしても、同様の動作を行うことができる。
【００８１】
図１２は、このように構成されたメモリセルを、行列状（アレイ状）に配置した場合の回路構成を示した回路図である。なお、図１２では、メモリセル１００−００、０１、０２，１０、１１、１２が、行方向に２個、列方向に３個配置された例を示す。
【００８２】
なお、本変形例における半導体記憶装置の動作は、第１の実施形態における動作を同じであるため、説明は省略する。
【００８３】
（第２の実施形態）
図１３は、本発明の第２の実施形態における半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図を示す。
【００８４】
第１の実施形態における負荷素子２４は、選択スイッチング素子２２、２３と同じＭＩＳＦＥＴ（または、メモリ素子と同じＭＦＳＦＥＴ）で構成されたが、本実施形態における負荷素子２５は、ＺｎＯ膜（半導体膜）１４を抵抗体とした抵抗素子で構成した点が異なる。
【００８５】
本実施形態で作成されるＺｎＯ膜１４の抵抗値は、単位長さ（Ｗ／Ｌ＝１）当たりの抵抗値が１ＴΩ程度であるため、メモリ素子を構成するＭＦＳＦＥＴ２１のゲート幅に対して、抵抗素子２５の幅Ｗを１０倍程度にすることによって、抵抗素子２５の抵抗値を、メモリ素子のオフ抵抗値とオン抵抗値との間の値に設定することができる。これにより、抵抗素子２５を、ＭＦＳＦＥＴ２１と同等の素子サイズで形成することが可能となる。
【００８６】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態では、基板１１にＳＴＯ基板を用いたが、シリコン基板上に絶縁膜を形成したものや、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）からなる基板を用いてもよい。また、強誘電体膜１３にＰＺＴ膜を用いたが、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２等を用いてもよい。また、チャネルとなる半導体膜１４にＺｎＯ膜を用いたが、ＷＯ３、ＩＴＯ（ＩｎＯ−ＳｎＯ）、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ｘＣａｘＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）等の、透明なもの、超伝導を示すもの、モット転移を示すものを含む酸化物半導体、あるいは窒化インジウム（ＩｎＮ）、窒化ガリウム（ＧａＮ）などの窒化物半導体、多結晶シリコン、アモルファスシリコンなどのＩＶ族半導体などを用いてもよい。また、常誘電体膜１６にＳｉＮ膜を用いたが、マグネシウムを添加したＺｎＯ膜（ＭｇｘＺｎ１−ｘＯ）、窒化アルミニウム（ＡｌＮ）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜などを用いてもよい。また、各電極には、ＩＴＯ、ＺｉＴＯ（Ｚｎ−Ｉｎ−Ｓｎ−Ｏ）なども使用することができる。
【００８７】
また、上記実施形態においては、メモリセルを選択スイッチング素子を備えた構成のものを用いたが、メモリ素子がＭＦＳＦＥＴで構成されたものであれば、選択スイッチング素子を備えていないメモリセルにおいても、同様の効果を得ることができる。
【００８８】
さらに、上記実施形態においては、ＭＦＳＦＥＴの構造を、金属-強誘電体-半導体の積層構造としたが、金属-強誘電体-常誘電体-半導体の積層構造や、金属と半導体との間に強誘電体を用いた構造（例えば、金属-強誘電体-金属-常誘電体-半導体の積層構造等）としても同様の効果を得ることができる。
【産業上の利用可能性】
【００８９】
本発明に係る半導体記憶装置は、強誘電体を用いた不揮発性メモリとして有用であり、すでに実用化されているキャパシタ型の強誘電体不揮発性メモリと比較し、格段にスケーリングメリットがあり、６５ｎｍＣＭＯＳなどの次世代のプロセス、及び、ロジック上に積層したメモリデバイスとしての応用に期待される。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態における半導体記憶装置の構成を示した回路図である。
【図２】本発明の第１の実施形態における半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【図３】第１の実施形態におけるＭＦＳＦＥＴのサブスレッショルド特性を調べた図で、（ａ）は測定方法を示した回路図、（ｂ）はサブスレッショルド特性を示したグラフである。
【図４】第１の実施形態におけるＭＦＳＦＥＴのデータ保持特性を示した図である。
【図５】第１の実施形態におけるＭＩＳＦＥＴのサブスレッショルド特性を示したグラフである。
【図６】第１の実施形態における半導体記憶装置の動作における各電極への印加電圧を示した表である。
【図７】第１の実施形態におけるメモリセルをアレイ状に配置した回路構成図である。
【図８】第１の実施形態におけるアレイ状に配列したメモリセルの動作を制御するための制御回路の構成を示した回路図である。
【図９】（ａ）〜（ｅ）は、第１の実施形態における半導体記憶装置の製造方法を示した断面図である。
【図１０】第１の実施形態の変形例１における半導体記憶装置の構成を示した断面図である。
【図１１】第１の実施形態の変形例２におけるメモリセルの構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【図１２】第１の実施形態の変形例２におけるメモリセルをアレイ状に配置した回路構成図である。
【図１３】本発明の第２の実施形態における半導体記憶装置の構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【図１４】選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルの構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【図１５】（ａ）及び（ｂ）は、選択スイッチング素子を備えたＭＦＳＦＥＴからなるメモリセルの動作を説明した断面図である。
【符号の説明】
【００９１】
１１      基板
１２      第１のゲート電極
１３      ＰＺＴ膜（強誘電体膜）
１４      ＺｎＯ膜（半導体膜）
１５ａ〜１５ｆ    ソース・ドレイン電極
１６      ＳｉＮ膜（常誘電体膜）
１７ａ、１７ｂ    第２のゲート電極
１７ｃ    第３のゲート電極
１８      層間絶縁膜
１９      タングステンプラグ
２０      アルミニウム配線
２１      ＭＦＳＦＥＴ（メモリ素子）
２２、２３      ＭＩＳＦＥＴ（選択スイッチング素子）
２４      ＭＩＳＦＥＴ（負荷素子）
２５      抵抗素子（負荷素子）
３０      第１のワード線
４０      第２のワード線
５０      第３のワード線
７０      ソース線
８０      ビット線
１００      メモリセル
２００      メモリセルアレイ
２１０      出力回路
２２０      ローデコーダ
２３０      カラムデコーダ
２４０      電圧印加回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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