(57)【要約】      （修正有）【課題】出力電圧リップルを低減し、高精度の出力電圧が得る。【解決手段】ＤＣ−ＤＣコンバータであって、クロック発振回路と、前記出力電圧を分圧して得られる第１の電圧を比較し、前記第１の電圧が前記基準電圧よりも小さい場合、前記出力電圧が第1の閾値を下回ったことを示す信号を出力する第１の比較器と、前記第１の電圧よりも小さい第２の電圧と前記基準電圧を比較し、前記第２の電圧が前記基準電圧よりも大きい場合、前記出力電圧が第２の閾値を上回ったことを示す信号を出力する第２の比較器と、前記矩形波に同期して計数値を増減させるカウンタを有し、前記第１の比較器からの前記信号が入力されると前記計数値を所定の値だけ増加させ、前記第２の比較器からの前記信号が入力されると前記計数値を前記所定の値だけ減少させるカウンタ回路と、前記計数値の増減量に応じて前記パルス幅を増減させることにより、前記矩形波のデューティ比を変化させる。【選択図】図１
2009254120.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を所定の出力電圧に変換するＤＣ−ＤＣコンバータであって、
所定のパルス幅及び周期の矩形波を出力する、クロック発振回路と、
前記出力電圧を分圧して得られる第１の電圧と基準電圧を比較し、前記第１の電圧が前記基準電圧よりも小さい場合、前記出力電圧が第1の閾値を下回ったことを示す信号を出力する、第１の比較器と、
前記出力電圧を分圧して得られ前記第１の電圧よりも小さい第２の電圧と前記基準電圧を比較し、前記第２の電圧が前記基準電圧よりも大きい場合、前記出力電圧が第２の閾値を上回ったことを示す信号を出力する、第２の比較器と、
前記矩形波に同期して計数値を増減させるカウンタを有し、前記第１の比較器からの前記信号が入力されると前記計数値を所定の値だけ増加させ、前記第２の比較器からの前記信号が入力されると前記計数値を前記所定の値だけ減少させる、カウンタ回路と、
前記計数値の増減量に応じて前記パルス幅を増減させることにより、前記矩形波のデューティ比を変化させ、制御信号として出力する、パルス幅制御回路と、
前記制御信号に基づいて前記入力電圧を前記出力電圧に変換する、スイッチング回路と、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
請求項１に記載のＤＣ−ＤＣコンバータであって、
前記出力電圧を分圧して得られ前記第１の電圧よりも大きい第３の電圧と前記基準電圧を比較し、前記第３の電圧が前記基準電圧よりも小さい場合、前記出力電圧が前記第１の閾値よりも低い第３の閾値を下回ったことを示す信号を出力する、第３の比較器と、
前記出力電圧を分圧して得られ前記第２の電圧よりも小さい第４の電圧と前記基準電圧を比較し、前記第４の電圧が前記基準電圧よりも大きい場合、前記出力電圧が前記第２の閾値よりも高い第４の閾値を上回った事を示す信号を出力する、第４の比較器と、
をさらに備え、
前記カウンタ回路は、前記第３の比較器からの前記信号が入力されると前記計数値を前記所定の値より大きい値だけ増加させ、前記第４の比較器からの前記信号が入力されると前記計数値を前記所定の値より大きい値だけ減少させる、
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項３】
請求項２に記載のＤＣ−ＤＣコンバータであって、
前記計数値が前記所定の値より大きい値だけ増加または減少したときの前記出力電圧の変化の大きさは、前記第１の閾値と前記第３の閾値との差以下であり、かつ前記第４の閾値と前記第２の閾値との差以下であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項４】
請求項１乃至３のいずれか一つに記載のＤＣ−ＤＣコンバータであって、
前記パルス幅制御回路は、所定のパルス数に１回の割合で、前記計数値の増減量に応じて前記パルス幅を増減させる制御を行うことを特徴とするＤＣ−ＤＣコンバータ。
【請求項５】
請求項１乃至４のいずれか一つに記載のＤＣ−ＤＣコンバータであって、
前記計数値が前記所定の値だけ増加または減少したときの前記出力電圧の変化の大きさは、前記第１の閾値と前記第２の閾値との差以下であることを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
スイッチング方式のＤＣ−ＤＣコンバータは、スイッチングパルス幅を制御することにより、入力電圧や出力電流の変化に対して出力電圧を一定に制御する制御ループを持っている。この制御ループは、エラーアンプ、コンパレータなどのアナログ回路で構成されたものが主流であった。その後、出力電圧をアナログ−デジタル変換（ＡＤ変換）し、論理回路やデジタルシグナルプロセッサ（ＤＳＰ）などによる信号処理によってパルス幅を制御する、いわゆるデジタル制御電源が登場した。このデジタル制御電源では、論理回路により伝達関数が設定されるため、回路素子の特性のばらつきによる影響が少なく、負荷応答特性等といった回路特性の再現性が高いという利点がある。
【０００３】
しかし、従来のデジタル信号処理による制御回路は、多ビットの乗算／除算処理を行うことによって制御ループを構成するものが主流である。即ち、ルックアップテーブルなどを用いた複雑な制御ロジック、もしくはＤＳＰなどを用いたソフトウエア処理により実現されるのが一般的である。そのため、論理が複雑であり、消費電流が多く、大規模なロジックが必要となる。また、アナログ制御方式と比較した場合、回路規模が大きくなるため消費電流が増大するという問題点があった。
【０００４】
このような問題点を克服するため、カウンタと比較手段を設ける簡易な構成でデジタル制御を行うＤＣ−ＤＣコンバータが知られている（特許文献１、２）。近年、情報通信機器等の高性能化及び小型化に伴い、ＤＣ−ＤＣコンバータに対して高精度の出力電圧が要求されている。具体的には、出力電圧の０．１％〜１％程度の精度が望まれる。しかし、上記文献のＤＣ−ＤＣコンバータは出力電圧を一つの基準電圧と比較することによって出力電圧の制御を行うため、制御動作に伴う出力電圧リップルが大きく、高精度の出力電圧を得られないという問題があった。
【特許文献１】特開平３−７０４６４号公報
【特許文献２】特開平５−６４４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、出力電圧リップルを低減し、高精度の出力電圧が得られるＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明によれば、入力電圧を所定の出力電圧に変換するＤＣ−ＤＣコンバータであって、所定のパルス幅及び周期の矩形波を出力する、クロック発振回路と、前記出力電圧を分圧して得られる第１の電圧と基準電圧を比較し、前記第１の電圧が前記基準電圧よりも小さい場合、前記出力電圧が第1の閾値を下回ったことを示す信号を出力する、第１の比較器と、前記出力電圧を分圧して得られ前記第１の電圧よりも小さい第２の電圧と前記基準電圧を比較し、前記第２の電圧が前記基準電圧よりも大きい場合、前記出力電圧が第２の閾値を上回ったことを示す信号を出力する、第２の比較器と、前記矩形波に同期して計数値を増減させるカウンタを有し、前記第１の比較器からの前記信号が入力されると前記計数値を所定の値だけ増加させ、前記第２の比較器からの前記信号が入力されると前記計数値を前記所定の値だけ減少させる、カウンタ回路と、前記計数値の増減量に応じて前記パルス幅を増減させることにより、前記矩形波のデューティ比を変化させ、制御信号として出力する、パルス幅制御回路と、前記制御信号に基づいて前記入力電圧を前記出力電圧に変換する、スイッチング回路と、を備えることを特徴とするＤＣ−ＤＣコンバータが提供される。
【発明の効果】
【０００７】
本発明によれば、出力電圧リップルを低減し、高精度の出力電圧が得られる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明に係る２つの実施形態について図面を参照しながら説明する。第1の実施形態と第２の実施形態に係るＤＣ−ＤＣコンバータは、ほぼ同じ構成を有するが、相違点の一つは比較器の数である。第２の実施形態では、第１の実施形態よりも多い４つの比較器を備え、大きな出力電圧の変動が発生した場合に所望の範囲に高速に収束させる機能を有する。
【０００９】
なお、同一の機能を有する構成要素には同一の符号を付し、重複する説明を省略する。
【００１０】
（第１の実施形態）
図１は第１の実施形態に係るＤＣ−ＤＣコンバータ１０の構成を示す。
【００１１】
このＤＣ−ＤＣコンバータ１０は、図１からわかるように、クロック発振回路１１と、カウンタ回路１２と、パルス幅制御回路１３と、スイッチングトランジスタＱ１，Ｑ２と、インダクタＬ１、平滑コンデンサＣ１、２つの比較器ＣＰ１，ＣＰ２と備えている。
【００１２】
クロック発振回路１１は、パルス幅τ、周期Ｔの矩形波をカウンタ回路１２及びパルス幅制御回路１３に出力する。
【００１３】
カウンタ回路１２は、カウンタを有し、クロック発振回路１１から出力される矩形波に同期して計数値ＣＮＴ（初期値０）の計数を行う。この計数は比較器ＣＰ１，ＣＰ２からの信号に基づいて、例えば矩形波の立上がりエッジのタイミングで行われる。より詳細には、矩形波の立上がりエッジのタイミングで、比較器ＣＰ１からＨレベル信号が入力されていると計数値を１だけ増やし、比較器ＣＰ２からＨレベル信号が入力されていると計数値を１だけ減らす。この計数値はパルス幅制御回路１３に出力される。
【００１４】
パルス幅制御回路１３は、クロック発振回路１１から矩形波が入力される。この矩形波のパルス幅τを、カウンタ回路１２からの計数値に基づいて制御する。具体的には、出力するパルス幅は計数値に比例し、計数値が１増減するごとにパルス幅をΔτだけ増減させる。即ち、このパルス幅制御回路１３から出力されるパルス幅τ’は、τ’＝Δτ・ＣＮＴと表される。
【００１５】
同様に、計数値がＮ（Ｎは１より大きい整数。以下同じ。）だけ増減した場合には、パルス幅をＮΔτだけ増減させる。このとき、デューティ比Ｄの変化の大きさは、｜ΔＤ｜＝ＮΔτ／Ｔである。こうしてデューティ比の変化した矩形波は、図１からわかるように、インバータＮ１で反転され、バッファーＢ１、Ｂ２をそれぞれ介して後述のスイッチングトランジスタＱ１及びＱ２のゲート端子に入力される。
【００１６】
スイッチングトランジスタＱ１、Ｑ２は、それぞれｐ−ＭＯＳＦＥＴ、ｎ−ＭＯＳＦＥＴである。Ｑ１はハイサイドスイッチングトランジスタであり、Ｑ２はローサイドスイッチングトランジスタである。図１からわかるように、スイッチングトランジスタＱ１とＱ２は直列に接続されてＣ−ＭＯＳインバータを構成している。また、これらのＭＯＳＦＥＴのゲート端子には、前述のパルス幅制御回路１３によってパルス幅変調された矩形波を反転した信号が入力される。スイッチングトランジスタＱ１，Ｑ２は、この信号に基づいてインダクタＬ１に流れる電流をスイッチングする。
【００１７】
スイッチングトランジスタＱ１，Ｑ２、インバータＮ１及びバッファーＢ１，Ｂ２はスイッチング回路を構成する。このスイッチング回路は、入力電圧Ｖｉｎをデューティ比Ｄにほぼ比例した出力電圧Ｖｏｕｔに変換する。同期整流方式（チョッパ方式）の降圧型ＤＣ−ＤＣコンバータにおいては、出力電圧Ｖｏｕｔは、ほぼＶｏｕｔ＝Ｄ・Ｖｉｎのように表される。
【００１８】
平滑コンデンサＣ１は、インダクタＬ１に流れる電流を蓄えて、出力電圧を平滑化するためのものである。
【００１９】
比較器ＣＰ１は、反転入力端子（＋）に基準電圧Ｖ１が入力され、非反転入力端子（−）に出力電圧Ｖｏｕｔにより変化する電圧Ｖａが入力される。ここで、Ｖａ＝（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）・Ｖｏｕｔである。この比較器ＣＰ１は、Ｖａ＜Ｖ１のとき、Ｈレベル信号を出力する。
【００２０】
比較器ＣＰ２は、反転入力端子（＋）に出力電圧Ｖｏｕｔにより変化する電圧Ｖｂが入力され、非反転入力端子（−）に基準電圧Ｖ１が入力される。ここで、Ｖｂ＝Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３）・Ｖｏｕｔである。この比較器ＣＰ２は、Ｖｂ＞Ｖ１のとき、Ｈレベル信号を出力する。
【００２１】
以下、ＤＣ−ＤＣコンバータ１０の動作の詳細について説明する。
【００２２】
まず、本実施形態に係るＤＣ−ＤＣコンバータ１０の起動から定常状態に至るまでの動作について説明する。
【００２３】
起動時にパルス幅制御回路１３の出力する矩形波のパルス幅は、カウンタ回路１２の計数値の初期値が０であるから、０となる。即ち、デューティ比が０であるから、出力電圧Ｖｏｕｔは０となる。このとき、電圧Ｖａは基準電圧Ｖ１を下回っているため（Ｖａ＜Ｖ１）、比較器ＣＰ１はＨレベル信号を出力する。カウンタ回路１２は、比較器ＣＰ１からＨレベル信号を受信し、クロック発振回路１１の出力する矩形波の立上がりエッジのタイミングで計数値を１だけ増加させる。増加した計数値を受信したパルス幅制御回路１３は、パルス幅をΔτだけ増加させる。これにより、デューティ比ＤはΔτ／Ｔだけ増加する。前述のように出力電圧はディーティ比にほぼ比例するため、出力電圧Ｖｏｕｔは上昇する。出力電圧が上昇してもなお、電圧Ｖａが基準電圧Ｖ１を下回っているならば、計数値はさらに１だけ増え、それに応じて出力電圧は上昇する。このようなフィードバック制御が繰り返され、電圧Ｖａが基準電圧以上となると制御は停止し、出力電圧が固定される。このように制御が終了し、出力電圧が固定された状態を定常状態とよぶ。
【００２４】
次に、定常状態に達した後、入力電圧や負荷電流などの変動により出力電圧が変動した場合の動作について説明する。
【００２５】
まず、出力電圧Ｖｏｕｔが低下した場合の動作について説明する。出力電圧の低下によって電圧Ｖａが基準電圧Ｖ１を下回ると（Ｖａ＜Ｖ１）、比較器ＣＰ１はＨレベル信号を出力する。そして、前述の制御によって出力電圧が上昇する。その結果、電圧Ｖａが基準電圧以上となれば出力電圧は固定され、定常状態に戻る。出力電圧が上昇してもなお、電圧Ｖａが基準電圧を下回っているならば、計数値はさらに１だけ増え、それに応じて出力電圧は上昇する。電圧Ｖａが基準電圧以上となるまで上記制御が繰り返される。この結果、定常状態に戻る。
【００２６】
次に、出力電圧Ｖｏｕｔが上昇した場合の動作について説明する。出力電圧の上昇によって電圧Ｖｂが基準電圧Ｖ１を上回ると（Ｖｂ＞Ｖ１）、比較器ＣＰ２はＨレベル信号を出力する。そして、比較器ＣＰ２からＨレベル信号を受信したカウンタ回路１２は、計数値を１だけ減少させる。次いで、減少した計数値を受信したパルス幅制御回路１３は、パルス幅をΔτだけ減少させる。これにより、デューティ比ＤはΔτ／Ｔだけ減少する。よって、デューティ比の減少により出力電圧が低下する。その結果、電圧Ｖｂが基準電圧以下となれば出力電圧は固定され、定常状態に戻る。出力電圧が低下してもなお、電圧Ｖｂが基準電圧を上回っているならば、計数値はさらに１だけ減少し、出力電圧が低下する。電圧Ｖｂが基準電圧以下となるまで上記制御が繰り返される。この結果、定常状態に戻る。
【００２７】
上述のような制御が働くことにより、定常状態においては、Ｖｂ≦Ｖ１≦Ｖａの関係が満たされる。この関係に前述のＶａ、Ｖｂを代入すると、（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）・Ｖ１≦Ｖｏｕｔ≦（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ３・Ｖ１となる。
【００２８】
したがって、出力電圧Ｖｏｕｔを、下限の閾値Ｖｔｈ１と上限の閾値Ｖｔｈ２の間の電圧に保つことができる。ここで、Ｖｔｈ１＝（Ｒ１＋Ｒ２＋Ｒ３）／（Ｒ２＋Ｒ３）・Ｖ１、Ｖｔｈ２＝（Ｒ１＋Ｒ２＋Ｒ３）／Ｒ３・Ｖ１である。
【００２９】
上記から明らかなように、出力電圧が上限の閾値と下限の閾値の間にあるときは、制御動作が行われないため、制御動作に伴う出力電圧リップルは発生しない。
【００３０】
次に、上述の制御が安定するための条件および方法について説明する。
【００３１】
上述の制御動作を安定に保つためには、計数値が１増減することによる出力電圧の変化の大きさが、閾値電圧の差ΔＶｔｈ（＝Ｖｔｈ２−Ｖｔｈ１）よりも小さいことが必要である。この条件を満たさないと、制御動作が安定せず出力電圧が発振状態となってしまう。前述のＶｏｕｔ＝Ｄ・Ｖｉｎの関係より、出力電圧の変化は、ΔＶｏｕｔ＝ΔＤ・Ｖｉｎとなる。よって、この条件（｜ΔＶｏｕｔ｜＜ΔＶｔｈ）を満たすためには、デューティ比の変化の大きさ｜ΔＤ｜（＝Δτ／Ｔ）が、ΔＶｔｈ／Ｖｉｎより小さいことが必要である。
【００３２】
このことからわかるように、パルス幅制御の分解能は上記の条件を満足する程度に十分小さい必要がある。
【００３３】
パルス幅制御の分解能が十分小さければ問題ないが、そうでない場合、ノイズシェービング等のビットマッピング技術を用いることができる。これは、パルス幅制御回路１３が、例えば１０個のパルスのうち１個のパルスについて前述のパルス幅制御を行うことで、見かけ上の分解能を向上させる技術である。
【００３４】
また、制御を安定させる一つの方法として、例えばカウンタが８ビットのカウンタである場合、上位の４ビットのみをパルス幅制御回路１３に出力する方法がある。即ち、カウンタの桁数を下位側に増やし不感帯を設ける。こうすることで出力電圧の変動に対する感度を低下させ、パルス幅制御の分解能が粗くとも、出力電圧を安定させることが可能となる。
【００３５】
以上説明したように、本実施形態によれば、２つの比較器を用いて出力電圧を上限の閾値と下限の閾値の間に制御することで、出力電圧リップルの低減を図り、高精度の出力電圧を得ることができる。
【００３６】
なお、上記の説明では、計数値の変化量の絶対値を等しくしたが、異なる値としてもよい。例えば、比較器ＣＰ１からＨレベル信号を受信したとき計数値を＋１だけ増加させ、比較器ＣＰ２からＨレベル信号を受信したときは−２だけ減少させるようにしてもよい。
【００３７】
（第２の実施形態）
次に第２の実施形態について説明する。前述のように、本実施形態に係るＤＣ−ＤＣコンバータは第１の実施形態とほぼ同じ構成であり、相違点の１つは、比較器を４つ備える点である。追加された比較器は出力電圧の大きな変動を検知する。
【００３８】
図２は第２の実施形態に係るＤＣ−ＤＣコンバータ２０の構成を示す。
【００３９】
このＤＣ−ＤＣコンバータ２０は、図２からわかるように、クロック発振回路１１と、カウンタ回路２２と、パルス幅制御回路１３と、スイッチングトランジスタＱ１，Ｑ２と、インダクタＬ１、平滑コンデンサＣ１、４つの比較器ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４と備えている。
【００４０】
カウンタ回路２２は、カウンタを有し、クロック発振回路１１から出力される矩形波に同期して計数値ＣＮＴ（初期値０）の計数を行う。この計数は比較器ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４からの信号に基づいて、例えば矩形波の立上がりエッジのタイミングで行われる。より詳細には、矩形波の立上がりエッジのタイミングで、比較器ＣＰ１からＨレベル信号が入力されていると計数値を１だけ増やし、比較器ＣＰ２からＨレベル信号が入力されていると計数値を１だけ減らす。また、矩形波の立上がりエッジのタイミングで、比較器ＣＰ３からＨレベル信号が入力されていると計数値をＮだけ増やし、比較器ＣＰ４からＨレベル信号が入力されていると計数値をＮだけ減らす。
【００４１】
比較器ＣＰ１は、反転入力端子（＋）に基準電圧Ｖ１が入力され、非反転入力端子（−）に出力電圧により変化する電圧Ｖａが入力される。ここで、Ｖａ＝（Ｒ３＋Ｒ４＋Ｒ５）／Ｒｔ・Ｖｏｕｔである。Ｒｔ＝Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５とした。この比較器ＣＰ１は、Ｖａ＜Ｖ１のとき、Ｈレベル信号を出力する。
【００４２】
比較器ＣＰ２は、反転入力端子（＋）に出力電圧により変化する電圧Ｖｂが入力され、非反転入力端子（−）に基準電圧Ｖ１が入力される。ここで、Ｖｂ＝（Ｒ４＋Ｒ５）／Ｒｔ・Ｖｏｕｔである。この比較器ＣＰ２は、Ｖｂ＞Ｖ１のとき、Ｈレベル信号を出力する。
【００４３】
比較器ＣＰ３は、反転入力端子（＋）に基準電圧Ｖ１が入力され、非反転入力端子（−）に出力電圧により変化する電圧Ｖｃが入力される。ここで、Ｖｃ＝（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）／Ｒｔ・Ｖｏｕｔである。この比較器ＣＰ３は、Ｖｃ＜Ｖ１のとき、Ｈレベル信号を出力する。
【００４４】
比較器ＣＰ４は、反転入力端子（＋）に出力電圧により変化する電圧Ｖｄが入力され、非反転入力端子（−）に基準電圧Ｖ１が入力される。ここで、Ｖｄ＝Ｒ５／Ｒｔ・Ｖｏｕｔである。この比較器ＣＰ４は、Ｖｄ＞Ｖ１のとき、Ｈレベル信号を出力する。
【００４５】
以下、ＤＣ−ＤＣコンバータ２０の動作の詳細について説明する。
【００４６】
まず、本実施形態に係るＤＣ−ＤＣコンバータ２０の起動から定常状態に至るまでの動作について説明する。
【００４７】
起動時にパルス幅制御回路１３の出力する矩形波のパルス幅は、カウンタ回路２２の計数値の初期値が０であるから、０となる。即ち、デューティ比が０であるから、出力電圧Ｖｏｕｔは０となる。このとき、電圧Ｖｃは基準電圧Ｖ１を下回っているため（Ｖｃ＜Ｖ１）、比較器ＣＰ３はＨレベル信号を出力する。カウンタ回路２２は、比較器ＣＰ３からＨレベル信号を受信し、クロック発振回路１１の出力する矩形波の立上がりエッジのタイミングで計数値をＮだけ増加させる。増加した計数値を受信したパルス幅制御回路１３は、パルス幅をＮΔτだけ増加させる。これにより、デューティ比ＤはＮΔτ／Ｔだけ増加する。前述のように出力電圧はディーティ比にほぼ比例するため、出力電圧Ｖｏｕｔは第１の実施形態の場合と比較して大きく上昇する。出力電圧が上昇してもなお、電圧Ｖｃが基準電圧Ｖ１を下回っている場合（Ｖｃ＜Ｖ１）、計数値はさらにＮだけ増え、出力電圧は大きく上昇する。一方、電圧Ｖｃが基準電圧以上であり、かつ電圧Ｖａが基準電圧を下回る場合（Ｖａ＜Ｖ１≦Ｖｃ）、比較器ＣＰ１がＨレベル信号を出力し、カウンタ回路２２は計数値を１だけ増加させることで、それに応じて出力電圧は小刻みに上昇する。このようなフィードバック制御が繰り返され、電圧Ｖａが基準電圧以上となると制御は停止し、出力電圧は固定される。上記から明らかなように、本実施形態によれば、第１の実施形態と比較してより高速に定常状態に遷移することができる。
【００４８】
次に、定常状態に達した後、入力電圧や負荷電流などの変動により出力電圧が変動した場合のの動作について説明する。
【００４９】
出力電圧Ｖｏｕｔが低下した場合の動作について説明する。
【００５０】
出力電圧Ｖｏｕｔが小さく低下することによって、電圧Ｖａが基準電圧を下回り、かつ電圧Ｖｃが基準電圧以上の場合（Ｖａ＜Ｖ１≦Ｖｃ）、第１の実施形態で説明したように、比較器ＣＰ１がＨレベル信号を出力し、計数値が１だけ増加することで、出力電圧が上昇する。その結果、電圧Ｖａが基準電圧以上となれば出力電圧は固定され、定常状態に戻る。一方、出力電圧が上昇してもなお、電圧Ｖａが基準電圧を下回っているならば、計数値はさらに１だけ増え、それに応じて出力電圧は上昇する。電圧Ｖａが基準電圧以上となるまで上記制御が繰り返される結果、定常状態に戻る。
【００５１】
出力電圧が大きく低下することによって、電圧Ｖｃが基準電圧を下回った場合（Ｖｃ＜Ｖ１）、比較器ＣＰ３がＨレベル信号を出力し、計数値がＮだけ増加することで、出力電圧は大きく上昇する。その結果、電圧Ｖｃが基準電圧以上となれば、前述の計数値を１だけ増やして小刻みに出力電圧を上昇させる制御を行う。一方、出力電圧が大きく上昇してもなお、電圧Ｖｃが基準電圧を下回っているならば、計数値をさらにＮだけ増やし、出力電圧を大きく上昇させる。
【００５２】
出力電圧Ｖｏｕｔが上昇した場合の動作について説明する。
【００５３】
出力電圧が小さく上昇することによって、電圧Ｖｂが基準電圧Ｖ１を上回り、かつ電圧Ｖｄが基準電圧以下の場合（Ｖｂ＞Ｖ１≧Ｖｄ）、第１の実施形態で説明したように、比較器ＣＰ２はＨレベル信号を出力し、計数値が１だけ減少することで、出力電圧が低下する。その結果、電圧Ｖｂが基準電圧以下となれば出力電圧は固定され、定常状態に戻る。一方、出力電圧が低下してもなお、電圧Ｖｂが基準電圧を上回っているならば、計数値はさらに１だけ減少し、出力電圧が低下する。電圧Ｖｂが基準電圧以下となるまで上記制御が繰り返される結果、定常状態に戻る。
【００５４】
出力電圧が大きく上昇し、電圧Ｖｄが基準電圧を上回った場合（Ｖｄ＞Ｖ１）、比較器ＣＰ４がＨレベル信号を出力し、計数値がＮだけ減少することで、出力電圧は大きく低下する。その結果、電圧Ｖｄが基準電圧以下となれば、前述の計数値を１だけ減らして小刻みに出力電圧を低下させる制御を行う。一方、出力電圧が大きく低下してもなお、電圧Ｖｄが基準電圧を上回っているならば、計数値をさらにＮだけ減らし、出力電圧を大きく低下させる。
【００５５】
上記の制御動作が働くことにより、定常状態においては、Ｖｄ≦Ｖｂ≦Ｖ１≦Ｖａ≦Ｖｃの関係が満たされる。この関係に前述のＶａ、Ｖｂ、Ｖｃ及びＶｄを代入すると、Ｖｔｈ３≦Ｖｔｈ１≦Ｖｏｕｔ≦Ｖｔｈ２≦Ｖｔｈ４となる。ここで、Ｖｔｈ１＝Ｒｔ／（Ｒ３＋Ｒ４＋Ｒ５）・Ｖ１、Ｖｔｈ２＝Ｒｔ／（Ｒ４＋Ｒ５）・Ｖ１、Ｖｔｈ３＝Ｒｔ／（Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）・Ｖ１、Ｖｔｈ４＝Ｒｔ／Ｒ５・Ｖ１とした。即ち、第１の実施形態と同様に、出力電圧Ｖｏｕｔを所望の範囲（下限の閾値Ｖｔｈ１と上限の閾値Ｖｔｈ２の間）の電圧に保つことができる。
【００５６】
さらに、閾値Ｖｔｈ３、Ｖｔｈ４を超えるような出力電圧の大きな変動があった場合、前述のように、カウンタ回路２２の計数値をＮだけ増減させることにより、出力電圧を閾値Ｖｔｈ１とＶｔｈ２の間に高速に収束することが可能となる。
【００５７】
本実施形態に係るＤＣ−ＤＣコンバータ２０の上述の制御を安定させるための条件について述べる。
【００５８】
制御を安定させるための条件の一つは、第１の実施形態と同様に、デューティ比の変化の大きさ｜ΔＤ｜（＝Δτ／Ｔ）が、ΔＶｔｈ／Ｖｉｎより小さいことである。パルス幅制御の分解能が不足する場合の対策は第１の実施形態で述べたとおりである。
【００５９】
制御を安定させるためのもう一つの条件として、計数値がＮだけ増減することによる出力電圧の変化の大きさが、閾値電圧の差Ｖｔｈ１−Ｖｔｈ３以下であり、かつＶｔｈ４−Ｖｔｈ２以下であることが必要である。即ち、｜ΔＶｏｕｔ｜≦Ｖｔｈ１−Ｖｔｈ３及び｜ΔＶｏｕｔ｜≦Ｖｔｈ４−Ｖｔｈ２が満たされることが必要である。よって、Ｎは、Ｎ≦Ｔ／Δτ・（Ｖｔｈ１−Ｖｔｈ３）／Ｖｉｎ、及びＮ≦Ｔ／Δτ・（Ｖｔｈ４−Ｖｔｈ２）／Ｖｉｎを満たすように選ばれる。
【００６０】
なお、上記のＮに対する条件は、Ｎ≦Ｔ／Δτ・（Ｖｔｈ２−Ｖｔｈ３）／Ｖｉｎ、及びＮ≦Ｔ／Δτ・（Ｖｔｈ４−Ｖｔｈ１）／Ｖｉｎでもよい。この場合、出力電圧が大きく変動した際に1回の制御動作で定常状態に達する場合がある。
【００６１】
以上説明したように、本実施形態によれば、第１の実施形態と同様、出力電圧リップルの低減を図り、高精度の出力電圧を得ることができる。さらに、急激な負荷電流の変動又は入力電圧の変動によって大きな出力電圧の変動が発生した場合、計数値を大きく増減させることで出力電圧を所望の範囲に高速に収束させることができる。
【００６２】
なお、上記の説明では、計数値の変化量の絶対値を等しくしたが、異なる値としてもよい。例えば、比較器ＣＰ１からＨレベル信号を受信したとき計数値を＋１だけ増加させ、比較器ＣＰ２からＨレベル信号を受信したときは−２だけ減少させるようにしてもよい。同様に、比較器ＣＰ３からＨレベル信号を受信したとき計数値を＋Ｎだけ増加させ、比較器ＣＰ２からＨレベル信号を受信したときはＭ（Ｍ≠Ｎ）だけ減少させるようにしてもよい。
【００６３】
また、上記の説明では比較器が４つの場合を説明したが、さらに比較器を設け、出力電圧の変化の度合いに応じて、よりきめ細かく制御する構成としてもよい。例えば、比較器ＣＰ３，ＣＰ４よりも大きな出力電圧の変化を検知する比較器ＣＰ５，ＣＰ６をさらに設けて、これらの比較器がＨレベル信号を出力したとき、カウンタ回路の計数値をＮ’（＞Ｎ）だけ増減することにより、非常に大きな出力電圧の変動に対してより高速に収束させることができる。
【図面の簡単な説明】
【００６４】
【図１】第1の実施形態に係るＤＣ−ＤＣコンバータの構成を示す図である。
【図２】第２の実施形態に係るＤＣ−ＤＣコンバータの構成を示す図である。
【符号の説明】
【００６５】
１０，２０・・・ＤＣ−ＤＣコンバータ、１１・・・クロック発振回路、１２，２２・・・カウンタ、１３・・・パルス幅制御回路、Ｂ１，Ｂ２・・・バッファー、Ｃ１・・・平滑コンデンサ、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４・・・比較器、ＧＮＤ・・・グランド、Ｌ１・・・インダクタ、Ｎ１・・・インバータ（ＮＯＴ回路）、Ｑ１，Ｑ２・・・スイッチングトランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５・・・抵抗、Ｖ１・・・基準電圧、Ｖｉｎ・・・入力電圧、Ｖｏｕｔ・・・出力電圧
【図１】
2009254120.tif 000003
【図２】
2009254120.tif 000004