(57)【要約】【課題】片方向光伝送において複数チャネルの並列光伝送を実現する場合に、システム内の構成要素を必要最小限数に節減するとともに、複数チャネル一括ＡＰＣ制御を効率的に行う。【解決手段】光送信装置１０１ａ〜１０１ｎと光受信装置１０２ａ〜１０２ｎとにより形成される光伝送路１０４ａ〜１０４ｎが複数かつ並列に設けられている光伝送システム１００において、シリアルバス１０５により接続されているシリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとを備え、シリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとの間の光信号の強度情報を取得する通信処理により、シリアルインタフェース１０３ａが取得した強度情報に基づいて、外部から、光送信装置１０１ａ〜１０１ｎの光信号の出力強度を調整する。【選択図】図１
2009284262.tif 000002
【特許請求の範囲】
【請求項１】
１つの光送信装置と１つの光受信装置とにより形成される送受信チャネルが複数かつ並列に設けられている光伝送システムにおいて、
上記複数の光送信装置の設置側に設けられている第１のシリアルインタフェースと、
上記複数の光受信装置に接続されている第２のシリアルインタフェースとを備え、
上記光送信装置の各々は、
駆動電流に基づいて光信号を送信する送信手段と、
上記駆動電流の値を記憶する送信用記憶手段と、
通信データと上記送信用記憶手段に記憶されている駆動電流の値とに基づき作成した駆動電流を、上記送信手段に供給する駆動手段とを備え、
上記光受信装置の各々は、
上記送信手段から送信された光信号を受信する受信手段と、
上記受信手段にて受信した光信号が所定の強度に達しているかを判定して、その判定結果をフラグとして出力する検出手段と、
上記フラグを記憶する受信用記憶手段とを備え、
上記第１のシリアルインタフェースと上記第２のシリアルインタフェースとは第１のシリアルバスにより接続されており、
上記第１のシリアルインタフェースは、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を得るための要求信号を、上記第２のシリアルインタフェースに送信し、
上記第２のシリアルインタフェースは、上記要求信号を受信すると、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を取得して、該フラグの情報を示す信号を上記第１のシリアルインタフェースに送信し、
外部から、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の参照および更新可能であるとともに、外部から、上記第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの参照および更新が可能であることを特徴とする光伝送システム。
【請求項２】
１つの光送信装置と１つの光受信装置とにより形成される送受信チャネルが複数かつ並列に設けられている光伝送システムにおいて、
上記複数の光送信装置の設置側に設けられている第１のシリアルインタフェースと、
上記複数の光受信装置に接続されている第２のシリアルインタフェースと、
上記複数の光送信装置および上記第１のシリアルインタフェースに接続されているＡＰＣ制御回路とを備え、
上記光送信装置の各々は、
駆動電流に基づいて光信号を送信する送信手段と、
上記駆動電流の値を記憶する送信用記憶手段と、
通信データと上記送信用記憶手段に記憶されている駆動電流の値とに基づき作成した駆動電流を、上記送信手段に供給する駆動手段とを備え、
上記光受信装置の各々は、
上記送信手段から送信された光信号を受信する受信手段と、
上記受信手段にて受信した光信号が所定の強度に達しているかを判定して、その判定結果をフラグとして出力する検出手段と、
上記フラグを記憶する受信用記憶手段とを備え、
上記第１のシリアルインタフェースと上記第２のシリアルインタフェースとは第１のシリアルバスにより接続されており、
上記第１のシリアルインタフェースは、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を得るための要求信号を、上記第２のシリアルインタフェースに送信し、
上記第２のシリアルインタフェースは、上記要求信号を受信すると、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を取得して、該フラグの情報を示す信号を上記第１のシリアルインタフェースに送信し、
上記ＡＰＣ制御回路は、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値を参照および更新するとともに、上記第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグを参照および更新することを特徴とする光伝送システム。
【請求項３】
上記ＡＰＣ制御回路は、外部から供給される制御開始要求信号の入力をトリガとして、上記第１のシリアルインタフェースに要求信号の送信を開始させるとともに、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の更新を終了すると、外部に制御終了通知信号を出力することを特徴とする請求項２に記載の光伝送システム。
【請求項４】
上記ＡＰＣ制御回路は、リセット信号または電源オン信号の入力をトリガとして、上記第１のシリアルインタフェースに要求信号の送信を開始させるとともに、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の更新を終了すると、外部に制御終了通知信号を出力することを特徴とする請求項２に記載の光伝送システム。
【請求項５】
上記ＡＰＣ制御回路は、
上記複数の光送信装置のうち、ある光送信装置の送信用記憶手段に記憶されている駆動電流の値を更新する処理を開始する際には、当該光送信装置の送信用記憶手段に記憶されている駆動電流の値を初期値に更新するとともに、
上記初期値に更新した駆動電流の値を、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて更新する際には、所定の値を加算した値に更新することを特徴とする請求項２に記載の光伝送システム。
【請求項６】
上記ＡＰＣ制御回路は、上記初期値と、上記加算に用いる所定の値とを記憶する記憶手段を有していることを特徴とする請求項５に記載の光伝送システム。
【請求項７】
上記複数の光送信装置に接続されている第３のシリアルインタフェースと、
上記複数の光受信装置に接続されている第４のシリアルインタフェースと、
上記第２のシリアルインタフェースと上記第４のシリアルインタフェースとが上記複数の光受信装置と通信する際の調停を行う調停回路とをさらに備え、
上記第３のシリアルインタフェースと上記第４のシリアルインタフェースとは第２のシリアルバスにより接続されていることを特徴とする請求項１〜６のいずれか１項に記載の光伝送システム。
【請求項８】
外部から、上記第２のシリアルバスおよび上記第３のシリアルインタフェースを介して、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の参照および更新が可能であり、
外部から、上記第２のシリアルバスおよび上記第４のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの参照および更新が可能であることを特徴とする請求項７に記載の光伝送システム。
【請求項９】
上記複数の光送信装置に接続されている第３のシリアルインタフェースと、
上記複数の光受信装置に接続され、上記第３のシリアルインタフェースと第２のシリアルバスにより接続されている第４のシリアルインタフェースとを備え、
上記第３のシリアルインタフェースは、上記ＡＰＣ制御回路に接続されており、
外部から、上記第２のシリアルバスおよび上記第３のシリアルインタフェースを介して、上記ＡＰＣ制御回路の記憶手段に記憶されている上記初期値および上記加算に用いる所定の値の参照および更新が可能であることを特徴とする請求項６に記載の光伝送システム。
【請求項１０】
上記光送信装置の各々は、
パラレルデータで与えられる通信データをシリアルデータに変換して、上記駆動手段に出力するパラレルシリアル変換手段をさらに備えていることを特徴とする請求項１〜９のいずれか１項に記載の光伝送システム。
【請求項１１】
上記光送信装置の各々は、
パラレルデータで与えられる通信データを８Ｂ１０Ｂ変換して、上記パラレルシリアル変換手段に出力する８Ｂ１０Ｂ符号化手段をさらに備えていることを特徴とする請求項１０に記載の光伝送システム。
【請求項１２】
上記光受信装置の各々は、
上記受信手段から出力された光信号を、シリアルデータの通信データに復調する復調手段と、
上記復調手段から出力されたシリアルデータで与えられる通信データを、該通信データの中に所定のパラレル同期コードが含まれることを検出することでワード同期をとることにより、パラレルデータに変換するシリアルパラレル変換手段とをさらに備えていることを特徴とする請求項１〜９のいずれか１項に記載の光伝送システム。
【請求項１３】
上記光受信装置の各々は、
上記シリアルパラレル変換手段から出力されたパラレルデータで与えられる通信データを、８Ｂ１０Ｂ逆変換する８Ｂ１０Ｂ復号化手段をさらに備えていることを特徴とする請求項１２項に記載の光伝送システム。
【請求項１４】
上記光受信装置の各々は、
上記所定のパラレル同期コードを記憶するコード記憶手段をさらに備え、
外部から、上記第２のシリアルバスおよび上記第４のシリアルインタフェースを介して、上記複数の光受信装置のコード記憶手段に記憶されているパラレル同期コードの参照および更新が可能であることを特徴とする請求項１２に記載の光伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数かつ並列チャネルに送信する光信号の伝送品質を高く維持し、かつ消費電力を必要最小限に抑えるように、光信号の出力レベルの最適化を行うための複数チャネル一括ＡＰＣ（Automatic Power Control）制御を効率的に行う光伝送システムに関するものである。
【背景技術】
【０００２】
従来、光伝送システムは、伝送する情報に応じて変調した光信号を送信する送信装置と、光信号を伝送するための光ファイバケーブルと、光信号を受信する受信装置とにより構成されている。光伝送システムの性能は、光ファイバケーブルおよびコネクタなどの伝送路における損失や、発光素子特有の個体間の発光特性ばらつきにより影響を受ける。このため、光信号の劣化を解消するための機能を備えた光伝送システムが望まれている。
【０００３】
そこで、送信装置から送信されてきた光信号の出力レベルを受信装置にて検出し、その増減情報を、受信装置から送信装置に送信することによって、送信装置から送信する光信号の出力レベルの制御を自動的に行う技術（ＡＰＣ制御）が、例えば、特許文献１および特許文献２に記載されている。
【０００４】
特許文献１に記載の光通信システムでは、互いに送受信可能な光通信装置間において、一方の光通信装置は、送信データからなる主信号に光出力増減データを重畳した光信号を他方の光通信装置に送信し、他方の光通信装置は、受信した光信号から検出した光出力増減データに応じて自身の光信号の出力レベルを制御するとともに、送信データからなる主信号に先の光信号から導出された光出力増減データを重畳した光信号を一方の光通信装置に送信する。一方の光通信装置は、受信した光信号から検出した光出力増減データに応じて自身の光信号の出力レベルを制御する。これにより、お互いの光信号の出力レベルを最適化している。
【０００５】
上記特許文献１に記載の光通信システムでは、一方の光通信装置から他方の光通信装置への光信号を送信する光伝送路と、他方の光通信装置から一方の光通信装置への光信号を送信する光伝送路とがそれぞれ設けられて、双方向の光通信が実現されているのに対して、特許文献２に記載の光通信システムでは、１つの光伝送路により双方向の光通信システムが実現されている。
【０００６】
次いで、図１３を参照しながら、特許文献２に記載の光通信システムについて説明する。
【０００７】
図１３は、送受信機能を有する従来の光伝送装置９００ａおよび９００ｂを備えた光通信システムの構成を示すブロック図である。
【０００８】
光伝送装置９００ａおよび９００ｂは、図１３に示すように、発光部９０１ａおよび９０１ｂ、光出力制御回路９０２ａおよび９０２ｂ、発光コントロール回路９０３ａおよび９０３ｂ、受信レベル検出回路９０４ａおよび９０４ｂ、受光部９０５ａおよび９０５ｂ、並びに、方向性結合器９０６ａおよび９０６ｂをそれぞれ備えている。また、光伝送装置９００ａと光伝送装置９００ｂとの間は、光ファイバーケーブル９２１により接続されている。
【０００９】
光伝送装置９００ａでは、外部（ＣＰＵなど）からの送信データが光出力制御回路９０２ａへ入力されると、光出力制御回路９０２ａが、発光コントロール回路９０３ａからの指示に基づいて送信すべき光信号の出力レベルを調整しながら、発光部９０１ａが備えるレーザーダイオードを発光させて光信号を生成する。発光部９０１ａにて生成された光信号は、方向性結合器９０６ａを介して光ファイバーケーブル９２１により外部に送信される。
【００１０】
光伝送装置９００ｂでは、光ファイバーケーブル９２１を介して光伝送装置９００ａから送信された光信号が、方向性結合器９０６ｂを介してフォトダイオードを備える受光部９０５ｂに受光される。受光部９０５ｂは、光信号を電気信号に変換し、変換した電気信号を受信データとして外部（ＣＰＵなど）に出力する。
【００１１】
また、受光部９０５ｂは、受信レベル検出回路９０４ｂにも電気信号を出力する。受信レベル検出回路９０４ｂは、電気信号に基づいて光信号の受光強度を検出し、検出した値を発光コントロール回路９０３ｂに出力する。発光コントロール回路９０３ｂは、光信号の受光強度を検出した値と予め記憶している基準値とを比較し、光信号の受光強度が正常か否かを判断する。
【００１２】
受光強度が正常でないと判断した場合は、送信側の光伝送装置９００ａに対して、受信側の光伝送装置９００ｂは光信号の出力レベルの設定変更を要求する情報を送信する。すなわち、発光コントロール回路９０３ｂが光出力制御回路９０２ｂに受光強度が正常でないことを通知することにより、光出力制御回路９０２ｂは、光信号の出力レベルの設定変更を要求する情報からなる光信号を、発光部９０１ｂが備えるレーザーダイオードを発光させて生成する。発光部９０１ｂにて生成された光信号は、方向性結合器９０６ｂを介して光ファイバーケーブル９２１により光伝送装置９００ａに送信される。
【００１３】
光伝送装置９００ａでは、光ファイバーケーブル９２１を介して光伝送装置９００ｂから送信された光信号が、方向性結合器９０６ａを介してフォトダイオードを備える受光部９０５ａに受光される。受光部９０５ａは、光信号を電気信号に変換し、変換した電気信号を受信レベル検出回路９０４ａに出力する。そして、受信レベル検出回路９０４ａは、その電気信号を発光コントロール回路９０３ａに出力する。
【００１４】
発光コントロール回路９０３ａは、光信号の出力レベルの設定変更を要求する情報からなる電気信号が入力されると、光出力制御回路９０２ａに指示を与えることにより、送信すべき光信号の出力レベルを調整する。具体的には、発光部９０１ａのレーザーダイオードへ供給するバイアス電流および該バイアス電流に重畳するパルス電流の電流値を光出力制御回路９０２ａが変更するように、光出力制御回路９０２ａを制御することによって、発光コントロール回路９０３ａは、送信すべき光信号の出力レベルを調節している。
【００１５】
一方、反対に、光伝送装置９００ｂから光伝送装置９００ａへ光信号を送信する場合も、光伝送装置９００ａから光伝送装置９００ｂへ光信号を送信する場合と同様の手順により、光信号の出力レベルの調節が行われる。つまりは、受信側となる光伝送装置９００ａは光信号を受信したときに受光強度を検出し、検出した受光強度が正常でない場合には、光信号の出力レベルの設定変更を要求する情報からなる光信号を送信側の光伝送装置９００ｂに送信する。そして、送信側の光伝送装置９００ｂでは、光信号の出力レベルの設定変更の要求情報からなる光信号を受信すると、発光コントロール回路９０３ｂが光出力制御回路９０２ｂに指示を与えて、送信する光信号の出力レベルを調節している。
【００１６】
このように、光信号の出力レベルの設定変更を要求する情報は、光ファイバーケーブル９２１、すなわち送受信するデータと同じ伝送経路を経由して、送信側の光伝送装置に送られている。なお、光信号の出力レベルの設定変更を要求する情報からなる光信号と、送受信するデータからなる光信号とを区別するために、光ファイバーケーブル９２１を介して光伝送装置間を流れる光信号は、タグ情報を付加したパケット形式となっている。
【００１７】
なお、この出願の発明に関連する先行技術として、特願２００７−３００５４０に記載された技術がある。この技術は本願発明の比較例として後述する。
【特許文献１】特開平５−５６００２号公報（１９９３年３月５日公開）
【特許文献２】特開２００４−１０４３６２号公報（平成１６年４月２日公開）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１に記載の光通信システムでは、相対する光通信装置に光信号を送信する光伝送路がそれぞれ設けられ、送信データからなる主信号に光出力増減データを重畳することによって、相対する光通信装置に送信データを送信するとともに光信号の出力レベルの制御情報を送信している。また、特許文献２に記載の光通信システムでは、送受信するデータからなる光信号と、光信号の出力レベルの設定変更を要求する情報からなる光信号とを同一の光伝送路を用いて送受信している。よって、上記２つの光通信システムでは、光信号の出力レベルの情報を知らせるために、双方向光伝送を実施できることが必須構成となっている。
【００１９】
このため、双方向光伝送を実施する必要がなく、片方向光伝送のみを必要とする環境で光伝送を行う場合には、光信号の出力レベルの設定変更情報を送信する手段が無くなり、光信号の出力レベルの設定変更を行うことができないという問題点を有している。光信号の出力レベルの設定変更情報を互いに送信可能なように設計すると、常に双方向光伝送を構築することが必要になるので、コストが高くなってしまう。
【００２０】
また、特許文献２に記載の光通信システムでは、送受信するデータからなる光信号と、光信号の出力レベルの設定変更情報からなる光信号とを同一の光伝送路を用いて送受信するために、送受信するデータをパケット形式にしなければならないという問題点と、送受信するデータがパケット形式でない場合は、別途変換装置が必要になるという問題点とがある。
【００２１】
ところで、近年の機器内におけるデータ伝送の必要速度帯域は上昇の一途にあり、光ファイバケーブルを用いた光伝送方式の採用が各所で望まれている。高速データ伝送を実現するアプローチとしては、超高帯域の１本の光ファイバケーブルを使ってまとめて伝送する方法や、従来の送受信装置と従来のやや低帯域の光ファイバケーブルを複数本使って並列に伝送する方法がある。特にシステムの移行期においては、従来の送受信装置と光ファイバケーブルとをそのまま活用して、同種のデータを個別に複数チャネルに分けて並列伝送するような光伝送システムが多用される。
【００２２】
複数チャネルの並列光伝送を実現する場合、各チャネルの光送信装置にＡＰＣ機能を導入することが必要となっているため、チャネル数に比例して、システム規模が大きくなるという問題が生じる。また、ＡＰＣ制御を複雑にし、光伝送システム全体のＡＰＣ制御に係る所要時間にも影響を与える。
【００２３】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、双方向光伝送を必要とせずに、光受信装置で得た光信号の出力レベルの情報に基づいて、光送信装置が送信する光信号の出力レベルを制御することができる構成において、複数チャネルの並列光伝送を実現する場合に、システム内の構成要素を必要最小限数に節減するとともに、複数チャネル一括ＡＰＣ制御を効率的に行うことができる光伝送システムを提供することにある。
【課題を解決するための手段】
【００２４】
本発明の光伝送システムは、上記課題を解決するために、１つの光送信装置と１つの光受信装置とにより形成される送受信チャネルが複数かつ並列に設けられている光伝送システムにおいて、上記複数の光送信装置の設置側に設けられている第１のシリアルインタフェースと、上記複数の光受信装置に接続されている第２のシリアルインタフェースとを備え、上記光送信装置の各々は、駆動電流に基づいて光信号を送信する送信手段と、上記駆動電流の値を記憶する送信用記憶手段と、通信データと上記送信用記憶手段に記憶されている駆動電流の値とに基づき作成した駆動電流を、上記送信手段に供給する駆動手段とを備え、上記光受信装置の各々は、上記送信手段から送信された光信号を受信する受信手段と、上記受信手段にて受信した光信号が所定の強度に達しているかを判定して、その判定結果をフラグとして出力する検出手段と、上記フラグを記憶する受信用記憶手段とを備え、上記第１のシリアルインタフェースと上記第２のシリアルインタフェースとは第１のシリアルバスにより接続されており、上記第１のシリアルインタフェースは、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を得るための要求信号を、上記第２のシリアルインタフェースに送信し、上記第２のシリアルインタフェースは、上記要求信号を受信すると、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を取得して、該フラグの情報を示す信号を上記第１のシリアルインタフェースに送信し、外部から、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の参照および更新可能であるとともに、外部から、上記第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの参照および更新が可能であることを特徴としている。
【００２５】
上記の構成によれば、光送信装置と光受信装置との間において光信号の送受信が行われるとともに、第１のシリアルバスという光信号の光伝送路とは別の伝送路で、第１のシリアルインタフェースおよび第２のシリアルインタフェースにより、全ての光受信装置の受信用記憶手段に記憶されているフラグの情報が、第１のシリアルインタフェースに送られる。
【００２６】
これにより、第１シリアルインタフェースのみにアクセスするだけで、全ての光送信装置の光信号が所定の強度に達しているかの情報を得ることが可能となる。そして、外部から、この情報に基づいて、複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値を参照および更新したり、第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、複数の光受信装置の受信用記憶手段に記憶されているフラグを参照および更新したりすることで、送信手段から送信する光信号の出力強度を制御することが可能となる。
【００２７】
また、双方向光伝送が構築されていない、片方向の複数（Ｎ）チャネルの並列光伝送システムを構築すると２×Ｎ個のシリアルインタフェースを配備する必要があり、さらには２×Ｎ個の異なるバスＩＤを用意しなければならないが、本発明の光伝送システムでは、チャネル数が多くなっても、シリアルインタフェースは送信側に１つ、受信側に１つだけを配備すればよく、用意すべきバスＩＤの数も２つでよい。
【００２８】
よって、複数チャネルの並列光伝送が構築されるシステムにおいて、システム内の構成要素を必要最小限数に節減するとともに、複数チャネル一括ＡＰＣ制御を効率的に行うことが可能となる。
【００２９】
なお、本発明の光伝送システムを何らかのアプリケーションシステムへ組み込むことを考えたとき、アプリケーションシステムのホストプロセッサにＡＰＣ制御のプログラムを任せることは、ホストプロセッサへの負荷を増大させるばかりでなく、アプリケーションシステム全体の制御を複雑にしかねない。このため、ＡＰＣ制御を光伝送システム内で完結させ、ホストプロセッサと光伝送システムとの間は、ＡＰＣ制御の開始信号と終了信号との交換だけに留めることが望ましい。
【００３０】
それゆえ、本発明の光伝送システムは、１つの光送信装置と１つの光受信装置とにより形成される送受信チャネルが複数かつ並列に設けられている光伝送システムにおいて、上記複数の光送信装置の設置側に設けられている第１のシリアルインタフェースと、上記複数の光受信装置に接続されている第２のシリアルインタフェースと、上記複数の光送信装置および上記第１のシリアルインタフェースに接続されているＡＰＣ制御回路とを備え、上記光送信装置の各々は、駆動電流に基づいて光信号を送信する送信手段と、上記駆動電流の値を記憶する送信用記憶手段と、通信データと上記送信用記憶手段に記憶されている駆動電流の値とに基づき作成した駆動電流を、上記送信手段に供給する駆動手段とを備え、上記光受信装置の各々は、上記送信手段から送信された光信号を受信する受信手段と、上記受信手段にて受信した光信号が所定の強度に達しているかを判定して、その判定結果をフラグとして出力する検出手段と、上記フラグを記憶する受信用記憶手段とを備え、上記第１のシリアルインタフェースと上記第２のシリアルインタフェースとは第１のシリアルバスにより接続されており、上記第１のシリアルインタフェースは、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を得るための要求信号を、上記第２のシリアルインタフェースに送信し、上記第２のシリアルインタフェースは、上記要求信号を受信すると、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を取得して、該フラグの情報を示す信号を上記第１のシリアルインタフェースに送信し、上記ＡＰＣ制御回路は、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値を参照および更新するとともに、上記第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグを参照および更新することを特徴としている。
【００３１】
上記の構成によれば、上述した本発明の光伝送システムの作用効果を同様に奏するとともに、ＡＰＣ制御回路の処理により、複数チャネル一括ＡＰＣ制御をシステム内で完結させることが可能となる。
【００３２】
また、上記ＡＰＣ制御回路は、外部から供給される制御開始要求信号の入力をトリガとして、上記第１のシリアルインタフェースに要求信号の送信を開始させるとともに、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の更新を終了すると、外部に制御終了通知信号を出力することが好ましい。
【００３３】
もしくは、上記ＡＰＣ制御回路は、リセット信号または電源オン信号の入力をトリガとして、上記第１のシリアルインタフェースに要求信号の送信を開始させるとともに、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の更新を終了すると、外部に制御終了通知信号を出力することが好ましい。
【００３４】
これにより、本発明の光伝送システムでは、外部（例えばホスト）からＡＰＣ制御回路へ向けて制御開始要求信号を発行するか、もしくは光伝送システムに対してリセット信号または電源オン信号を入力するだけで、ＡＰＣ制御回路の処理により、Ｎチャネル全てのＡＰＣ処理を実行することが可能となる。また、実行が完了するとＡＰＣ制御回路から外部へ向けて制御終了通知信号が発行されるので、外部では制御終了通知信号一つを観測するだけでＡＰＣ制御の終了を認識することが可能となる。
【００３５】
また、本発明の光伝送システムは、上記ＡＰＣ制御回路は、上記複数の光送信装置のうち、ある光送信装置の送信用記憶手段に記憶されている駆動電流の値を更新する処理を開始する際には、当該光送信装置の送信用記憶手段に記憶されている駆動電流の値を初期値に更新するとともに、上記初期値に更新した駆動電流の値を、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて更新する際には、所定の値を加算した値に更新することが好ましい。
【００３６】
さらに、上記ＡＰＣ制御回路は、上記初期値と、上記加算に用いる所定の値とを記憶する記憶手段を有していてもよい。
【００３７】
これにより、駆動電流の値として好適な値を、予め設定しておくことが可能となる。それゆえ、本光伝送システムでは、光信号の出力レベルを効率よく最適化することが可能となる。
【００３８】
または、本発明の光伝送システムは、上記複数の光送信装置に接続されている第３のシリアルインタフェースと、上記複数の光受信装置に接続されている第４のシリアルインタフェースと、上記第２のシリアルインタフェースと上記第４のシリアルインタフェースとが上記複数の光受信装置と通信する際の調停を行う調停回路とをさらに備え、上記第３のシリアルインタフェースと上記第４のシリアルインタフェースとは第２のシリアルバスにより接続されていることが好ましい。
【００３９】
上記の構成によれば、第２のシリアルバス（例えば、外部のホストが接続しているパブリックシリアルバス）に接続される第３のシリアルインタフェースおよび第４のシリアルインタフェースから、複数の光送信装置および複数の光受信装置にそれぞれアクセスすることが可能となる。また、調停回路を備えることにより、第１のシリアルバスと第２のシリアルバスとが設けられていることによるマルチマスタ制御などの複雑な制御を不要とすることが可能となる。
【００４０】
それゆえ、外部から、上記第２のシリアルバスおよび上記第３のシリアルインタフェースを介して、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の参照および更新が可能であり、外部から、上記第２のシリアルバスおよび上記第４のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの参照および更新が可能であることが望ましい。
【００４１】
さらに、上記第３のシリアルインタフェースは、上記ＡＰＣ制御回路に接続されており、外部から、上記第２のシリアルバスおよび上記第３のシリアルインタフェースを介して、上記ＡＰＣ制御回路の記憶手段に記憶されている上記初期値および上記加算に用いる所定の値の参照および更新が可能であることが望ましい。
【００４２】
また、本発明の光伝送システムは、上記光送信装置の各々は、パラレルデータで与えられる通信データをシリアルデータに変換して、上記駆動手段に出力するパラレルシリアル変換手段をさらに備えていてもよい。また、上記光送信装置の各々は、パラレルデータで与えられる通信データを８Ｂ１０Ｂ変換して、上記パラレルシリアル変換手段に出力する８Ｂ１０Ｂ符号化手段をさらに備えていることが好ましい。
【００４３】
上記の構成によれば、光送信装置と外部のアプリケーションシステムとの送信すべき通信データの入出力をパラレルデータの状態で行うことで、低速の同期クロックを用いてデータ入出力を行うことが可能となり、本光伝送システムをアプリケーションシステムに容易に組み込むことが可能となる。
【００４４】
また、８Ｂ１０Ｂ符号化手段をさらに備えることにより、アプリケーションシステムに対してシリアルデータ伝送特有の符号化の処理負荷をかけることが無く、高速シリアル伝送において伝送ビットエラーを防止することが可能となる。
【００４５】
また、本発明の光伝送システムは、上記光受信装置の各々は、上記受信手段から出力された光信号を、シリアルデータの通信データに復調する復調手段と、上記復調手段から出力されたシリアルデータで与えられる通信データを、該通信データの中に所定のパラレル同期コードが含まれることを検出することでワード同期をとることにより、パラレルデータに変換するシリアルパラレル変換手段とをさらに備えていてもよい。
【００４６】
また、上記光受信装置の各々は、上記シリアルパラレル変換手段から出力されたパラレルデータで与えられる通信データを、８Ｂ１０Ｂ逆変換する８Ｂ１０Ｂ復号化手段をさらに備えていることが好ましい。
【００４７】
上記の構成によれば、光受信装置と外部のアプリケーションシステムとの受信した通信データの入出力をパラレルデータの状態で行うことで、低速の同期クロックを用いてデータ入出力を行うことが可能となり、本光伝送システムをアプリケーションシステムに容易に組み込むことが可能となる。
【００４８】
また、８Ｂ１０Ｂ復号化手段をさらに備えることにより、アプリケーションシステムに対してシリアルデータ伝送特有の復号化の処理負荷をかけることが無く、高速シリアル伝送において伝送ビットエラーを防止することが可能となる。
【００４９】
上記光受信装置の各々は、上記所定のパラレル同期コードを記憶するコード記憶手段をさらに備え、外部から、上記第２のシリアルバスおよび上記第４のシリアルインタフェースを介して、上記複数の光受信装置のコード記憶手段に記憶されているパラレル同期コードの参照および更新が可能であることが望ましい。
【発明の効果】
【００５０】
以上のように、本発明の光伝送システムは、複数の光送信装置の設置側に設けられている第１のシリアルインタフェースと、複数の光受信装置に接続されている第２のシリアルインタフェースとを備え、上記光送信装置の各々は、駆動電流に基づいて光信号を送信する送信手段と、上記駆動電流の値を記憶する送信用記憶手段と、通信データと上記送信用記憶手段に記憶されている駆動電流の値とに基づき作成した駆動電流を、上記送信手段に供給する駆動手段とを備え、上記光受信装置の各々は、上記送信手段から送信された光信号を受信する受信手段と、上記受信手段にて受信した光信号が所定の強度に達しているかを判定して、その判定結果をフラグとして出力する検出手段と、上記フラグを記憶する受信用記憶手段とを備え、上記第１のシリアルインタフェースと上記第２のシリアルインタフェースとは第１のシリアルバスにより接続されており、上記第１のシリアルインタフェースは、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を得るための要求信号を、上記第２のシリアルインタフェースに送信し、上記第２のシリアルインタフェースは、上記要求信号を受信すると、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を取得して、該フラグの情報を示す信号を上記第１のシリアルインタフェースに送信し、外部から、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値の参照および更新可能であるとともに、外部から、上記第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの参照および更新が可能である構成である。
【００５１】
それゆえ、第１シリアルインタフェースのみにアクセスするだけで、全ての光送信装置の光信号が所定の強度に達しているかの情報を得ることができる。そして、外部から、この情報に基づいて、複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値を参照および更新したり、第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、複数の光受信装置の受信用記憶手段に記憶されているフラグを参照および更新したりすることで、送信手段から送信する光信号の出力強度を制御することができるという効果を奏する。
【００５２】
また、本発明の光伝送システムでは、チャネル数が多くなっても、シリアルインタフェースは送信側に１つ、受信側に１つだけを配備すればよく、用意すべきバスＩＤの数も２つでよい。よって、複数チャネルの並列光伝送が構築されるシステムにおいて、システム内の構成要素を必要最小限数に節減するとともに、複数チャネル一括ＡＰＣ制御を効率的に行うことができるという効果を奏する。
【００５３】
また、本発明の光伝送システムは、複数の光送信装置の設置側に設けられている第１のシリアルインタフェースと、複数の光受信装置に接続されている第２のシリアルインタフェースと、上記複数の光送信装置および上記第１のシリアルインタフェースに接続されているＡＰＣ制御回路とを備え、上記光送信装置の各々は、駆動電流に基づいて光信号を送信する送信手段と、上記駆動電流の値を記憶する送信用記憶手段と、通信データと上記送信用記憶手段に記憶されている駆動電流の値とに基づき作成した駆動電流を、上記送信手段に供給する駆動手段とを備え、上記光受信装置の各々は、上記送信手段から送信された光信号を受信する受信手段と、上記受信手段にて受信した光信号が所定の強度に達しているかを判定して、その判定結果をフラグとして出力する検出手段と、上記フラグを記憶する受信用記憶手段とを備え、上記第１のシリアルインタフェースと上記第２のシリアルインタフェースとは第１のシリアルバスにより接続されており、上記第１のシリアルインタフェースは、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を得るための要求信号を、上記第２のシリアルインタフェースに送信し、上記第２のシリアルインタフェースは、上記要求信号を受信すると、上記複数の光受信装置の受信用記憶手段に記憶されているフラグの情報を取得して、該フラグの情報を示す信号を上記第１のシリアルインタフェースに送信し、上記ＡＰＣ制御回路は、上記第１のシリアルインタフェースが受信したフラグの情報に基づいて、上記複数の光送信装置の送信用記憶手段に記憶されている駆動電流の値を参照および更新するとともに、上記第１のシリアルインタフェースおよび第２のシリアルインタフェースを介して、上記複数の光受信装置の受信用記憶手段に記憶されているフラグを参照および更新する構成である。
【００５４】
それゆえ、上述した本発明の光伝送システムの作用効果を同様に奏するとともに、ＡＰＣ制御回路の処理により、複数チャネル一括ＡＰＣ制御をシステム内で完結させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００５５】
〔実施の形態１〕
本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。
【００５６】
（光伝送システムの構成）
図１は、本実施の形態の光伝送システム１００の一構成例を示すブロック図である。
【００５７】
図１に示すように、本実施の形態の光伝送システム１００は、Ｎ個の光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎと、Ｎ個の光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎと、シリアルインタフェース（シリアルＩ／Ｆ）１０３ａ（第１のシリアルインタフェース）と、シリアルインタフェース１０３ｂ（第２のシリアルインタフェース）とにより構成されている。なお、Ｎは光伝送システム１００が有する送受信チャネル数を示しており、２以上の整数である。
【００５８】
本実施の形態の光伝送システム１００は、片方向伝送のＮ個の送受信チャネルを有するように構築されている。つまりは、光送信装置１０１ａは、光伝送路１０４ａにより光受信装置１０２ａに接続され、これにより第１の送受信チャネルが形成されている。光送信装置１０１ｂは、光伝送路１０４ｂにより光受信装置１０２ｂに接続され、これにより第２の送受信チャネルが形成されている。同様に、光送信装置１０１ｃ，・・・，１０１ｎと光受信装置１０２ｃ，・・・，１０２ｎとが１対１の関係で光伝送路１０４ｃ，・・・，１０４ｎにより接続され、これにより第３〜Ｎの送受信チャネルがそれぞれ形成されている。
【００５９】
なお、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎと、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎとは、図示しない外部のホスト（情報処理装置など）にそれぞれ接続されており、通信データの転送を行う。
【００６０】
光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎは、全て同一の構成を有している。光送信装置１０１ａを例示して説明すると、光送信装置１０１ａは、外部から電気配線１０６ａを介して転送されてきた送信データを光信号に変換して、光伝送路１０４ａを介して光受信装置１０２ａに送信する。光送信装置１０１ａは、外部から電気配線１０８ａを介して与えられる駆動電流レベルに基づいて、光信号の出力レベルを決定している。
【００６１】
光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎは、全て同一の構成を有している。光受信装置１０２ａを例示して説明すると、光受信装置１０２ａは、光送信装置１０１ａから光伝送路１０４ａを介して送られてきた光信号を受信し、光信号を受信データに変換して、電気配線１０７ａを介して外部に転送する。
【００６２】
光伝送路１０４ａ，１０４ｂ，・・・，１０４ｎは、全て同一の構成を有しており、例えば、光ファイバーケーブルなどの光信号を伝送可能な有線により構築されている。光伝送路１０４ａ，１０４ｂ，・・・，１０４ｎは並列に設けられており、一端側に、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎがまとめて設置され、もう一端側に、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎがまとめて設置されている。
【００６３】
シリアルインタフェース１０３ａ，１０３ｂは、デジタルデータをシリアル伝送により送受信可能なハードウェアインタフェースである。シリアルインタフェース１０３ａは、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎの設置側に設けられている。シリアルインタフェース１０３ｂは、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎの設置側に設けられ、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎに接続されている。すなわち、シリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとは、Ｎチャネルの光伝送路を挟んだ両端側にそれぞれ設けられている。
【００６４】
シリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとは、シリアルバス１０５（第１のシリアルバス）によって互いに接続されている。シリアルバス１０５としては、例えばＩ２ＣやＳＰＩなどに代表される汎用シリアルバスが用いられ、その規格については厳密に規定しない。
【００６５】
シリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとには、異なるバスＩＤがそれぞれ付与される。シリアルインタフェース１０３ａは、シリアルバス１０５のバスマスタ機能を有し、シリアルインタフェース１０３ｂは、シリアルバス１０５のバススレーブ機能を有している。
【００６６】
（光送信装置の構成）
次いで、本実施の形態の光伝送システム１００に構成される光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎの詳細な構成について説明する。なお、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎは全て同一の構成を有しているので、説明の便宜上、光送信装置１２０として説明する。
【００６７】
図２は、光送信装置１２０の概略構成を示すブロック図である。
【００６８】
図２に示すように、光送信装置１２０は、発光素子１２１（送信手段）、発光素子ドライバ１２２（駆動手段）、ドライバ制御回路１２３、および駆動電流レベル記憶レジスタ１２４（送信用記憶手段）を備えている。
【００６９】
発光素子１２１は、レーザーダイオードからなり、発光素子ドライバ１２２から供給される駆動電流（ドライブ電流）に基づいて発光して光信号を生成する。発光素子１２１が発光することにより、光信号が光伝送路（例えば光伝送路１０４ａ）を介して光受信装置（例えば光受信装置１０２ａ）に送信される。
【００７０】
発光素子ドライバ１２２は、発光素子１２１へ駆動電流を供給することにより発光素子１２１を駆動するドライバである。発光素子ドライバ１２２は、外部から電気配線（例えば電気配線１０６ａ）を介して転送されてきた送信データを入力すると、送信データとドライバ制御回路１２３から出力される制御信号とに基づいて駆動電流を作成し、発光素子１２１へ出力する。
【００７１】
ドライバ制御回路１２３は、発光素子ドライバ１２２へ制御信号を与えることにより、発光素子ドライバ１２２の駆動電流を制御する回路である。ドライバ制御回路１２３は、駆動電流レベル記憶レジスタ１２４の値に基づいて、制御信号となるバイアス電流と変調電流を生成し、発光素子ドライバ１２２へ出力する。
【００７２】
駆動電流レベル記憶レジスタ１２４（以下、レジスタ１２４と略記する。）は、光送信装置１２０から送信する光信号の出力レベル（出力強度）を決定するバイアス電流レベルと変調電流レベルとを保持するレジスタである。すなわち、レジスタ１２４は駆動電流の値を記憶している。レジスタ１２４は、電気配線（例えば電気配線１０８ａ）を介して、予め値を設定したり、値を参照・更新したりすることが可能である。
【００７３】
（光受信装置の構成）
次いで、本実施の形態の光伝送システム１００に構成される光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎの詳細な構成について説明する。なお、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎは全て同一の構成を有しているので、説明の便宜上、光受信装置１４０として説明する。
【００７４】
図３は、光受信装置１４０の概略構成を示すブロック図である。
【００７５】
図３に示すように、光受信装置１４０は、受光素子１４１（受信手段）、受光ＴＩアンプ（受光ＴＩ−ＡＭＰ）１４２、リミットアンプ（Ｌｉｍｉｔ  ＡＭＰ）１４３、ＣＤＲ回路１４４（復調手段）、受光状態検出回路１４５（検出手段）、およびフラグ記憶レジスタ１４６（受信用記憶手段）を備えている。
【００７６】
受光素子１４１は、フォトダイオードからなり、光送信装置（例えば光送信装置１０１ａ）から光伝送路（例えば光伝送路１０４ａ）を介して送られてきた光信号を受光し、電気信号へ変換した後、受光ＴＩアンプ１４２へ出力する。
【００７７】
受光ＴＩアンプ１４２は、受光素子１４１から出力された電気信号を、電流−電圧変換する増幅器である。受光ＴＩアンプ１４２は、変換した電気信号をリミットアンプ１４３へ出力する。
【００７８】
リミットアンプ１４３は、受光ＴＩアンプ１４２から出力された電気信号を、ＣＤＲ回路１４４が受信データとして識別し易いように増幅する増幅器である。リミットアンプ１４３は、増幅した電気信号をＣＤＲ回路１４４へ出力するとともに、受光状態検出回路１４５へ出力する。
【００７９】
ＣＤＲ回路１４４は、リミットアンプ１４３から出力された電気信号を、該電気信号との位相関係をダイナミックに調整されたクロックによって１ビットずつに分解し、意味のある受信シリアルデータとして復号する。ＣＤＲ回路１４４は、受信シリアルデータを電気配線（例えば電気配線１０７ａ）を介して外部へ出力する。
【００８０】
受光状態検出回路１４５は、リミットアンプ１４３から出力された電気信号が、所定の強度へ達しているかを判別する。受光状態検出回路１４５は、所定の強度に達している場合はフラグ「１」を、所定の信号強度に達していない場合はフラグ「０」を、フラグ記憶レジスタ１４６へ出力する。
【００８１】
フラグ記憶レジスタ１４６（以下、レジスタ１４６と略記する。）は、受光状態検出回路１４５から出力されるフラグの値を保持するレジスタである。レジスタ１４６は、電気配線（例えば電気配線１０９ａ）を介して、値を参照したり、０クリアしたりすることが可能である。
【００８２】
（光伝送システムの動作）
次に、図１〜３を参照しながら、本実施の形態の光伝送システム１００における光伝送について説明する。
【００８３】
光送信装置１０１ａでは、外部から送信データが送られてくると、発光素子ドライバ１２２がこの送信データを入力する。発光素子ドライバ１２２は、送信データと、ドライバ制御回路１２３から供給される制御信号すなわちバイアス電流および変調電流とに基づいて、発光素子１２１を駆動する駆動電流を生成し、発光素子１２１に出力する。発光素子１２１は、供給される駆動電流に基づいて発光することにより作成した光信号を、光伝送路１０４ａを介して光受信装置１０２ａに送信する。
【００８４】
光受信装置１０２ａでは、光伝送路１０４ａを介して光信号が送信されてくると、受光素子１４１がこの光信号を受光する。受光素子１４１は、光信号を電気信号に変換し、受光ＴＩアンプ１４２に出力する。この電気信号は、受光ＴＩアンプ１４２、リミットアンプ１４３、ＣＤＲ回路１４４の処理を順に経て、受信データとして外部に出力される。このように、第１の送受信チャネルにおいて、片方向光伝送が行われる。
【００８５】
また、他の送受信チャネルでも同様に、外部から送信データが送られてくることを開始条件として、光送信装置１０１ｂ，・・・，１０１ｎと光受信装置１０２ｂ，・・・，１０２ｎとの間で片方向光伝送が行われる。
【００８６】
続いて、光伝送システム１００における出力レベルの最適化制御について説明する。
【００８７】
上記最適化制御は、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎと光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎとの間で光伝送が行われている間に行われる。光伝送中、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎでは、レジスタ１２４の値に応じて光信号の出力レベルが決められ、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎでは、受信した光信号が、所定の強度に達していることを示すフラグ「１」、または、所定の強度に達していないことを示すフラグ「０」が、レジスタ１４６に記憶されている。
【００８８】
図１に示すように、外部から電気配線１１０を介してシリアルインタフェース制御信号が、シリアルインタフェース１０３ａに送られてくることをトリガとして、光信号の出力レベルの最適化制御が開始される。
【００８９】
上記最適化制御では、シリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとの間で、シリアルバス１０５を介したシリアルデータ通信が行われる。本実施例の殆どの場合において、シリアルインタフェース１０３ａは、シリアルデータ通信のプロトコルを司るバスマスタとして機能し、シリアルインタフェース１０３ｂは、シリアルデータ通信のバススレーブとして機能する。
【００９０】
まず、シリアルインタフェース１０３ａは、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎにて受信した光信号の強度が所定の強度に達しているかをシリアルインタフェース１０３ｂに問い合わせる要求信号を作成し、シリアルインタフェース１０３ｂに送信する。
【００９１】
または、シリアルインタフェース１０３ａは、上記問い合わせる前に、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎのレジスタ１４６の内容を０クリアする要求信号を作成し、シリアルインタフェース１０３ｂに送信してもよい。シリアルインタフェース１０３ｂは、この要求信号を受けると、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎのレジスタ１４６の内容を０クリアする。そして、シリアルインタフェース１０３ｂは、０クリア結果示す信号をシリアルインタフェース１０３ａに出力する。
【００９２】
シリアルインタフェース１０３ｂは、上記問い合わせの要求信号を受信すると、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎにて受信した光信号の強度が所定の強度に達しているかの情報を取得する。つまりは、シリアルインタフェース１０３ｂは、電気配線１０９ａ，１０９ｂ，・・・，１０９ｎを介して、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎのレジスタ１４６に記憶されているフラグを取得する。そして、シリアルインタフェース１０３ｂは、フラグの情報を示す信号をシリアルインタフェース１０３ａに送信する。
【００９３】
シリアルインタフェース１０３ａは、シリアルインタフェース１０３ｂからシリアルバス１０５を介して送られてきたフラグの情報を示す信号を受信すると、電気配線１１０を介して外部へ出力する。
【００９４】
これにより、外部のホストは、フラグの情報を示す信号を確認することにより、全てのチャネルの光信号の出力レベルが所定の強度に達しているのか否かを認識することが可能となる。
【００９５】
所定の強度に達していれば、ホストは、光信号の出力レベル制御を終了するか、または、予め設定された間隔に従うなどしてシリアルインタフェース制御信号をシリアルインタフェース１０３ａに送信し、光信号の出力レベルを監視する。
【００９６】
一方、所定の強度に達していなければ、ホストは、電気配線１０８ａ，１０８ｂ，・・・，１０８ｎを介して、全ての光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎのレジスタ１２４の値を参照し更新する。そして、再度、シリアルインタフェース制御信号をシリアルインタフェース１０３ａに送信し、シリアルデータ通信によりフラグの情報を示す信号を取得して、光信号の出力レベルが所定の信号強度に達しているのかを確認する。この処理を、全てのチャネルの光信号の出力レベルが所定の強度に達するまで繰り返すことにより、光信号の出力レベルを最適化することが可能となる。
【００９７】
このように、外部のホストは、電気配線１０８ａ，１０８ｂ，・・・，１０８ｎを介して、レジスタ１２４の値を参照および更新することと、電気配線１０９ａ，１０９ｂ，・・・，１０９ｎを介して、レジスタ１４６の値を参照および０クリアすることとが可能となる。それゆえ、駆動電流レベルの参照および更新と、フラグの参照および０クリアとを適切な順序で組み合わせてプログラミングすることによって、Ｎチャネルの光伝送における最適化制御を効率良く行うことが可能となる。
【００９８】
以上のように、本実施の形態の光伝送システム１００では、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎと光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎとの間において光信号の送受信が行われるとともに、シリアルバス１０５という光信号の光伝送路１０４ａ，１０４ｂ，・・・，１０４ｎとは別の伝送路で、シリアルインタフェース１０３ａおよびシリアルインタフェース１０３ｂにより、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎにて受信した光信号の強度が所定の強度に達しているかの情報が、シリアルインタフェース１０３ａに送られる。
【００９９】
これにより、シリアルインタフェース１０３ａのみにアクセスするだけで、全てのチャネルの光信号が所定の強度に達しているかの情報を得ることが可能となる。そして、外部から、この情報に基づいて、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎのレジスタ１２４の値を更新することにより、発光素子１２１から送信する光信号の出力レベルを制御することが可能となる。
【０１００】
それゆえ、光伝送システム１００では、片方向光伝送にかかわらず、Ｎチャネル一括して光信号の強度の情報を取得して、送信する光信号の出力レベルを最適化することが可能となっている。
【０１０１】
また、双方向光伝送が構築されていない、片方向のＮチャネルの並列光伝送システムを構築すると、後述する比較例の光伝送システム８００のように、２×Ｎ個のシリアルインタフェースを配備する必要があり、さらには２×Ｎ個の異なるバスＩＤを用意しなければならない。
【０１０２】
これに対し、光伝送システム１００では、チャネル数がどれだけ多くなっても、シリアルインタフェースは送信側に１つ、受信側に１つだけを配備すればよく、用意すべきバスＩＤの数も２つでよい。よって、システム内の構成要素を必要最小限数に節減するとともに、複数チャネル一括ＡＰＣ制御を効率的に行うことが可能となる。
【０１０３】
（光送信装置の他の例）
上述した光伝送システム１００では、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎの構成は、図２に示した光送信装置１２０の構成に限るものではなく、図４に示すような光送信装置１６０の構成であってもよい。
【０１０４】
図４は、光送信装置１６０の概略構成を示すブロック図である。
【０１０５】
図４に示すように、光送信装置１６０は、発光素子１６１、発光素子ドライバ１６２、ドライバ制御回路１６３、駆動電流レベル記憶レジスタ１６４、パラレルシリアル変換回路（Ｐ／Ｓ変換回路）１６５（パラレルシリアル変換手段）、および、８Ｂ１０Ｂ符号化回路（８Ｂ１０ＢＥｎｃ回路）１６６（８Ｂ１０Ｂ符号化手段）を備えている。
【０１０６】
なお、発光素子１６１、発光素子ドライバ１６２、ドライバ制御回路１６３、および駆動電流レベル記憶レジスタ１６４については、図２に示した発光素子１２１、発光素子ドライバ１２２、ドライバ制御回路１２３、およびレジスタ１２４と同一の機能を有するので、その説明を省略する。
【０１０７】
パラレルシリアル変換回路１６５は、８Ｂ１０Ｂ符号化回路１６６から出力される１０ビット幅のパラレルデータをシリアルデータへ変換する。パラレルシリアル変換回路１６５は、変換したシリアルデータを発光素子ドライバ１６２へ出力する。
【０１０８】
８Ｂ１０Ｂ符号化回路１６６は、外部から電気配線（例えば電気配線１０６ａ）を介して転送されてきた８ビット幅のパラレルデータ（８ビットパラレルデータ）を、１０ビット幅のパラレルデータ（１０ビットパラレルデータ）に変換する。８Ｂ１０Ｂ符号化回路１６６は、変換した１０ビットパラレルデータをパラレルシリアル変換回路１６５へ出力する。
【０１０９】
ここで、８Ｂ１０Ｂ符号化回路１６６の詳細な動作について説明する。
【０１１０】
光送信装置１２０では、外部から送られてきた送信データをそのまま、発光素子ドライバ１２２は入力していたが、光送信装置１６０では、８Ｂ１０Ｂ符号化回路１６６を備えることにより、発光素子ドライバ１６２は符号化された送信データを入力している。
【０１１１】
８Ｂ１０Ｂ符号化回路１６６には、１ビットのカンマコード（Ｋコード）識別フラグが、８ビットパラレルデータと併せて、外部から電気配線（例えば電気配線１０６ａ）を介して送られてくる。
【０１１２】
上記カンマコード識別フラグが「０」のとき、８ビットパラレルデータは通常の伝送データであることを示している。これにより、８Ｂ１０Ｂ符号化回路１６６は、８ビットパラレルデータに対して通常の符号化を施し、１０ビットパラレルデータに変換する。
【０１１３】
上記カンマコード識別フラグが「１」のとき、８ビットパラレルデータは通常の伝送データとは異なる特殊なカンマコードであることを示している。これにより、８Ｂ１０Ｂ符号化回路１６６は、８ビットパラレルデータに対して通常の符号化とは異なる特殊な符号化を施し、１０ビットパラレルデータに変換する。
【０１１４】
なお、通常の符号化が施された１０ビットパラレルデータと、特殊な符号化が施された１０ビットパラレルデータとは、同じ値になることがないように設定されている。特殊なカンマコードは、外部のホストにとって、伝送すべき有効なデータの先頭であることを示すスタートコードや、伝送すべき有効なデータの末尾であることを示すエンドコードなど、伝送プロトコルにおける各種の識別コードとして活用されるものである。
【０１１５】
８Ｂ１０Ｂ符号化回路１６６における８ビットから１０ビットへの符号化の変換テーブルは、表（＋）の変換テーブルと裏（−）の変換テーブルとの２つがある。８Ｂ１０Ｂ符号化回路１６６は、２つの役割を果たすために、８ビットパラレルデータの入力の度に、表の変換テーブルと裏の変換テーブルとをダイナミックに切替えている。
【０１１６】
１つ目の役割は、パラレルシリアル変換回路１６５から出力されるシリアルデータのビット「０」とビット「１」との構成比が約５０パーセントずつになるように、１０ビット符号化を行うことである。例えば、８Ｂ１０Ｂ符号化回路１６６において、符号化されたある１０ビットパラレルデータの構成が、ビット「０」の数よりもビット「１」の数の方が多い場合には、次に入力される８ビットパラレルデータに対しては、ビット「０」の数の方が多くなるよう、表裏の変換テーブルを切替える。
【０１１７】
２つ目の役割は、パラレルシリアル変換回路１６５から出力されるシリアルデータにおいて、連続するビット「０」および連続するビット「１」の数を４つ以下（カンマコードの場合は５つ以下）にすることである。８Ｂ１０Ｂ符号化回路１６６で符号化される、各々の１０ビットパラレルデータに中にビット「０」またはビット「１」が５つ以上（カンマコードの場合は６つ以上）連続することはないが、連続する２つの１０ビットパラレルデータを跨いでビット「０」またはビット「１」が５つ以上（カンマコードの場合は６つ以上）連続しないよう、表裏の変換テーブルを切替える。例えば、８Ｂ１０Ｂ符号化回路１６６において、符号化されたある１０ビットパラレルデータの末尾が連続する「０」で構成されている場合には、次に入力される８ビットパラレルデータに対しては、符号化される１０ビットパラレルデータの先頭に連続する「０」が含まれないよう、表裏の変換テーブルを切替える。
【０１１８】
８Ｂ１０Ｂ符号化回路１６６の上記２つの役割は、高速シリアル伝送における伝送ビットエラーを無くすために必要な機能である。それゆえ、光伝送システム１００においても、光送信装置１６０を用いることが望ましく、高速シリアル伝送において伝送ビットエラーを防止することが可能となる。
【０１１９】
また、光送信装置１６０を用いることにより、光送信装置と外部のホストとの送信データの入出力はパラレルデータの状態で行うことができ、低速の同期クロックを用いてデータ入出力を行えばよいので、光伝送システム１００をアプリケーションシステムに容易に組み込むことが可能となる。また、アプリケーションシステムに対してシリアルデータ伝送特有の符号化の処理負荷をかけることが無い。
【０１２０】
なお、光送信装置１６０では、パラレルシリアル変換回路１６５および８Ｂ１０Ｂ符号化回路１６６を両方備えているが、これに限らず、パラレルシリアル変換回路１６５のみを備える構成であってもよい。
【０１２１】
（光受信装置の他の例）
また、上述した光伝送システム１００では、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎの構成は、図３に示した光受信装置１４０の構成に限るものではない。特に、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎの構成が、図４に示した光送信装置１６０の構成を有する場合は、図５に示すような光受信装置１８０の構成を有することが望ましい。これにより、高速シリアル伝送における伝送ビットエラー防止機能をさらに高めることが可能となる。
【０１２２】
図５は、光受信装置１８０の概略構成を示すブロック図である。
【０１２３】
図５に示すように、光受信装置１８０は、受光素子１８１、受光ＴＩアンプ１８２、リミットアンプ１８３、ＣＤＲ回路１８４、受光状態検出回路１８５、フラグ記憶レジスタ１８６、シリアルパラレル変換回路（Ｓ／Ｐ変換回路）１８７（シリアルパラレル変換手段）、パラレル同期コード記憶レジスタ１８８（コード記憶手段）、および８Ｂ１０Ｂ復号化回路（８Ｂ１０ＢＤｅｃ回路）１８９（８Ｂ１０Ｂ復号化手段）を備えている。
【０１２４】
なお、受光素子１８１、受光ＴＩアンプ１８２、リミットアンプ１８３、ＣＤＲ回路１８４、受光状態検出回路１８５、およびフラグ記憶レジスタ１８６については、図３に示した受光素子１４１、受光ＴＩアンプ１４２、リミットアンプ１４３、ＣＤＲ回路１４４、受光状態検出回路１４５、およびフラグ記憶レジスタ１４６と同一の機能を有するので、その説明を省略する。
【０１２５】
シリアルパラレル変換回路１８７は、ＣＤＲ回路１８４から出力される受信シリアルデータを、パラレル同期コード記憶レジスタ１８８が保持している１０ビット幅のパラレル同期コードの値に基づいて、１０ビット単位のパラレルデータに分割する。シリアルパラレル変換回路１８７は、１０ビットパラレルデータを８Ｂ１０Ｂ復号化回路１８９へ出力する。
【０１２６】
なお、シリアルパラレル変換回路１８７では、ＣＤＲ回路１８４が出力する受信シリアルデータの中に、パラレル同期コード記憶レジスタ１８８が保持している１０ビット幅のパラレル同期コードに相当する１０ビットの並びが含まれているかどうかを常に監視している。シリアルパラレル変換回路１８７は、受信シリアルデータの中に、パラレル同期コードに相当する１０ビットが含まれていることを一致検出する場合、受信シリアルデータを、一致検出された１０ビットを先頭として、以降１０ビット毎にパラレルデータに区切る。
【０１２７】
パラレル同期コード記憶レジスタ１８８は、１０ビット幅のパラレル同期コードを保持するレジスタである。パラレル同期コード記憶レジスタ１８８は、シリアルパラレル変換回路１８７へ保持しているパラレル同期コードを出力する。
【０１２８】
８Ｂ１０Ｂ復号化回路１８９は、シリアルパラレル変換回路１８７から出力された１０ビットパラレルデータを、８ビットパラレルデータに変換する。８Ｂ１０Ｂ復号化回路１８９は、変換した８ビットパラレルデータを電気配線（例えば電気配線１０７ａ）を介して外部へ出力する。
【０１２９】
ここで、８Ｂ１０Ｂ復号化回路１８９の詳細な動作について説明する。
【０１３０】
光受信装置１４０では、ＣＤＲ回路１４４にて復号した受信シリアルデータを外部へ出力していたが、光受信装置１８０では、８Ｂ１０Ｂ復号化回路１８９を備えることにより、８Ｂ１０Ｂ復号化回路１８９が復号化した受信パラレルデータを外部へ出力している。
【０１３１】
８Ｂ１０Ｂ復号化回路１８９からは、１ビットのカンマコード（Ｋコード）識別フラグが、８ビットパラレルデータと併せて、電気配線（例えば電気配線１０７ａ）を介して外部へ出力される。
【０１３２】
上記カンマコード識別フラグが「０」のとき、８ビットパラレルデータは通常の伝送データであることを示している。また、上記カンマコード識別フラグが「１」のとき、８ビットパラレルデータは通常の伝送データとは異なる特殊なカンマコードであることを示している。
【０１３３】
８Ｂ１０Ｂ復号化回路１８９における１０ビットパラレルデータから８ビットパラレルデータへの変換処理は、８Ｂ１０Ｂ符号化回路１６６における８ビットパラレルデータから１０ビットパラレルデータへの変換処理の逆変換に相当する。８Ｂ１０Ｂ復号化回路１８９から出力される８ビットパラレルデータおよび１ビットのカンマコード識別フラグは、８Ｂ１０Ｂ符号化回路１６６へ入力される８ビットパラレルデータおよび１ビット幅のカンマコード識別フラグに完全に一致する。
【０１３４】
光伝送システム１００では、光受信装置１８０を用いることにより、光受信装置と外部のホストとの受信データの入出力はパラレルデータの状態で行うことができ、低速の同期クロックを用いてデータ入出力を行えばよいので、光伝送システム１００をアプリケーションシステムに容易に組み込むことが可能となる。また、アプリケーションシステムに対してシリアルデータ伝送特有の復号化の処理負荷をかけることが無い。
【０１３５】
なお、光受信装置１８０では、シリアルパラレル変換回路１８７および８Ｂ１０Ｂ復号化回路１８９を両方備えているが、これに限らず、シリアルパラレル変換回路１８７のみを備える構成であってもよい。
【０１３６】
〔比較例〕
本発明の比較例について図１２に基づいて説明すると、以下の通りである。
【０１３７】
図１２は、本比較例の光伝送システム８００の構成を示すブロック図である。
【０１３８】
図１２に示すように、光伝送システム８００は、Ｎ個の光送信装置８０１ａ，８０１ｂ，・・・，８０１ｎと、Ｎ個の光受信装置８０２ａ，８０２ｂ，・・・，８０２ｎと、Ｎ個の送信側シリアルインタフェース８０３ａ，８０３ｂ，・・・，８０３ｎと、Ｎ個の受信側シリアルインタフェース８０４ａ，８０４ｂ，・・・，８０４ｎと、Ｎ個の送信側ＡＰＣ制御回路８０５ａ，８０５ｂ，・・・，８０５ｎと、Ｎ個の受信側ＡＰＣ制御回路８０６ａ，８０６ｂ，・・・，８０６ｎとにより構成されている。なお、Ｎは光伝送システム８００が有する送受信チャネル数を示しており、２以上の整数である。
【０１３９】
光送信装置８０１ａ〜８０１ｎと、光受信装置８０２ａ〜８０２ｎとは、１対１の関係で光伝送路８１０ａ〜８１０ｎにより接続されている。これにより、片方向伝送のＮ個の送受信チャネルが並列に形成されている。
【０１４０】
送信側シリアルインタフェース８０３ａ〜８０３ｎと、受信側シリアルインタフェース８０４ａ〜８０４ｎとは、共通のシリアルバス８１１に接続されている。
【０１４１】
送信側ＡＰＣ制御回路８０５ａ〜８０５ｎは、光送信装置８０１ａ〜８０１ｎにそれぞれ接続されているとともに、送信側シリアルインタフェース８０３ａ〜８０３ｎにそれぞれ接続されている。また、送信側ＡＰＣ制御回路８０５ａ〜８０５ｎは、外部のホスト８０７ａに接続されている。
【０１４２】
受信側ＡＰＣ制御回路８０６ａ〜８０６ｎは、受信側シリアルインタフェース８０４ａ〜８０４ｎにそれぞれ接続されている。また、受信側ＡＰＣ制御回路８０６ａ〜８０６ｎは、外部のホスト８０７ｂに接続されている。
【０１４３】
送信側シリアルインタフェース８０３ａ〜８０３ｎと、受信側シリアルインタフェース８０４ａ〜８０４ｎとは、共通のシリアルバス８１１に接続されていることから、シリアルバス８１１上において各シリアルインタフェースをそれぞれ一意に識別できるように、各シリアルインタフェースにはそれぞれ異なるバスＩＤが付与されている。また、送信側ＡＰＣ制御回路８０５ａ〜８０５ｎと受信側ＡＰＣ制御回路８０６ａ〜８０６ｎとにも、各ＡＰＣ制御回路が接続している各シリアルインタフェースへ付与されているバスＩＤと同じ値が入力されている。
【０１４４】
これにより、光伝送システム８００では、シリアルインタフェースは送信側にＮ個、受信側にＮ個あるので、合計で２×Ｎ個の異なるバスＩＤが使われることになる。
【０１４５】
次に、光伝送システム８００の動作について説明する。
【０１４６】
まず、ホスト８０７ａから送信側ＡＰＣ制御回路８０５ａ〜８０５ｎに対して、また、ホスト８０７ｂから受信側ＡＰＣ制御回路８０６ａ〜８０６ｎに対して、ＡＰＣ開始要求信号が一斉に入力される。
【０１４７】
各ＡＰＣ制御回路は、ＡＰＣ開始要求信号が入力されるとＡＰＣ処理状態へ移行する。但し、２×Ｎ個のシリアルインタフェースが共通のシリアルバス８１１へ接続されていることから、各伝送チャネルのＡＰＣが同時に行われることはなく、チャネル毎に順番にＡＰＣが行われる。
【０１４８】
各チャネルのＡＰＣの実行順序は、バスＩＤの値によって規定されている。最初にＡＰＣが実行されるのは、バスＩＤが最も小さい値の伝送チャネルであって、仮にそれが光伝送路８１０ａのチャネルであったとする。
【０１４９】
送信側ＡＰＣ制御回路８０５ａは、送信側シリアルインタフェース８０３ａをバスマスタ、受信側シリアルインタフェース８０４ａをバススレーブとして、光受信装置８０２ａの受信状態を観測しながら光送信装置８０１ａの光出力レベルを最適化する。最適化が完了すると、送信側ＡＰＣ制御回路８０５ａはホスト８０７ａへ、受信側ＡＰＣ制御回路８０６ａはホスト８０７ｂへ、ＡＰＣ終了通知信号を出力する。
【０１５０】
さらに、次に小さいバスＩＤが仮に光伝送路８１０ｂのチャネルであったとする。このとき、送信側ＡＰＣ制御回路８０５ａが、送信側シリアルインタフェース８０３ａおよび受信側シリアルバス８１１を介して、送信側シリアルインタフェース８０３ｂおよび受信側シリアルインタフェース８０４ｂへＡＰＣ終了通知信号を送る。これにより、同様に光伝送路８１０ｂのＡＰＣ処理が開始される。
【０１５１】
続いてバスＩＤに従ってＮチャネルのＡＰＣが進んでいき、ホスト８０７ａおよびホスト８０７ｂは、Ｎ個のＡＰＣ終了通知信号を全て受け取ることによって、光伝送システム８００全体のＡＰＣが完了したことを認識する。
【０１５２】
このように、光伝送システム８００では、それぞれの伝送チャネルが単方向であり、双方向光伝送チャネルを使っての光受信状態のフィードバックができないことから、汎用のシリアルバス８１１を用いたＡＰＣが行われている。
【０１５３】
しかしながら、複数チャネルの光伝送システムを図１２に示すように構成すると、シリアルバス８１１上のシリアルインタフェースを一意に識別する為のバスＩＤが２×Ｎ個必要となるので、汎用シリアルバスを用いている何らかのアプリケーションシステムに組み込むことにはあまり適さない。
【０１５４】
これは、アプリケーションシステムには、光伝送システム以外にも多くのデバイスを使用しており、それらのデバイスをホストプロセッサが制御するので、汎用シリアルバス上にそれらのデバイスが既に接続されている場合が多いためである。それゆえ、光伝送システムの限られた端子数で、接続されている他のデバイスが使用しているバスＩＤと全く重なることなく２×Ｎ個のバスＩＤを確保することは、容易なこととは言えない。
【０１５５】
また、ＡＰＣ制御回路も２×Ｎ個設けられており、ホストプロセッサに対してＡＰＣ制御回路それぞれ全てがＡＰＣ開始要求信号とＡＰＣ終了通知信号とを入出力するとなると、ホストプロセッサがＮ個のＡＰＣ終了通知信号を集約する処理が必要となることから、アプリケーション側へ光伝送システムを紹介・提供する際にも少し煩雑なイメージを与えることになりかねない。
【０１５６】
さらに、ＡＰＣ終了通知信号を伝送チャネル間でシリアルバスを介して通信することも、ＡＰＣ制御回路の制御を複雑にしているし、光伝送システム全体のＡＰＣに係る所要時間にも影響を与えることになる。
【０１５７】
これに対し、上述の光伝送システム１００では、複数チャネルの片方向の並列光伝送を実現する構成であるが、必要なバスＩＤは２つである。また、次の実施の形態２で説明するように、ＡＰＣ制御回路は１つ設けるだけで良く、ＡＰＣ制御回路の制御が単純化されているので、アプリケーションシステムへの組み込みに適している。
【０１５８】
〔実施の形態２〕
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１５９】
本発明の光伝送システムを何らかのアプリケーションシステムへ組み込むことを考えたとき、アプリケーションシステムのホストプロセッサにＡＰＣ制御のプログラムを任せることは、ホストプロセッサへの負荷を増大させるばかりでなく、アプリケーションシステム全体の制御を複雑にしかねない。
【０１６０】
このため、望ましくは、ＡＰＣ制御を光伝送システム内で完結させ、ホストプロセッサと光伝送システムとの間は、ＡＰＣ制御の開始信号と終了信号との交換だけに留めるのが良い。具体的には、ホストプロセッサがＡＰＣ制御開始要求信号を光伝送システムへ出力するだけで、光伝送システムは全てのＡＰＣ制御を実施して、全てのＡＰＣ制御が完了すると、光伝送システムはＡＰＣ制御終了通知信号をホストプロセッサへ出力することが望ましい。
【０１６１】
図６は、本実施の形態の光伝送システム２００の一構成例を示すブロック図である。
【０１６２】
図６に示すように、本実施の形態の光伝送システム２００は、前記実施の形態１の光伝送システム１００の構成に加えて、ＡＰＣ制御回路２０１を備えている。
【０１６３】
ＡＰＣ制御回路２０１は、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎから出力される光信号の出力レベルをＡＰＣ制御する制御部である。ＡＰＣ制御回路２０１は、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎの設置側に設けられている。ＡＰＣ制御回路２０１は、電気配線２０３ａ，２０３ｂ，・・・，２０３ｎを介して光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎと接続され、電気配線２０４を介してシリアルインタフェース１０３ａと接続され、電気配線２０５，２０６を介して外部のホスト２０２と接続されている。
【０１６４】
ＡＰＣ制御回路２０１は、電気配線２０３ａ，２０３ｂ，・・・，２０３ｎを介して、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎのレジスタ１２４に記憶されている駆動電流の値の参照および更新を行うことができる。
【０１６５】
また、ＡＰＣ制御回路２０１は、シリアルインタフェース１０３ａのバスマスタ機能を用いて、シリアルインタフェース１０３ｂをバススレーブとして機能させることによって、シリアルバス１０５を介して、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎのレジスタ１４６に記憶されているフラグを参照および０クリアすることができる。
【０１６６】
さらに、ＡＰＣ制御回路２０１は、電気配線２０５を介してホスト２０２からＡＰＣ開始要求信号を受け取り、電気配線２０６を介してホスト２０２へＡＰＣ終了通知信号を出力する。ＡＰＣ制御回路２０１は、ＡＰＣ開始要求信号が入力されると、ＮチャネルのＡＰＣ処理を開始して全て実行し、ＮチャネルのＡＰＣ処理が全て完了した後、ＡＰＣ終了通知信号を出力する。
【０１６７】
次に、本実施の形態の光伝送システム２００における、出力レベルの最適化制御について説明する。
【０１６８】
ここで、光伝送システム２００は何らかのアプリケーションシステムへ組み込まれているとする。光伝送システム２００の外部には、光伝送システム２００を含むアプリケーションシステム全体を制御するホスト２０２が存在しており、ホスト２０２はＡＰＣ制御回路２０１と接続している。
【０１６９】
前記実施の形態１にて説明した光伝送システム１００では、外部から出力レベル（駆動電流レベル）の調整を行っていたが、本実施の形態の光伝送システム２００では、ＡＰＣ制御回路２０１を備えることにより、ＡＰＣ制御を光伝送システム内で完結させている。以下では、ＡＰＣ制御回路２０１の動作を主軸に、上記出力レベルの最適化制御について説明する。
【０１７０】
なお、説明の便宜上、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎは光送信装置１〜Ｎと表記し、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎは光受信装置１〜Ｎと表記し、光伝送路１０４ａ，１０４ｂ，・・・，１０４ｎは光伝送路１〜Ｎと表記する。
【０１７１】
図７は、ＡＰＣ制御回路２０１の処理の流れを示すフローチャートである。
【０１７２】
ＡＰＣ制御回路２０１は、初めはＡＰＣ開始要求信号の入力待ち状態にある。ＡＰＣ制御回路２０１は、光伝送システム２００の外部にあるホスト２０２から、電気配線２０５を介して送られてくるＡＰＣ開始要求信号を入力すると、ＡＰＣ制御をスタートする（ステップＳ１０ａ）。または、リセット信号（もしくは電源オン信号）を入力することにより、ＡＰＣ制御回路２０１はＡＰＣ制御をスタートしても良い（ステップＳ１０ｂ）。
【０１７３】
続いて、ＡＰＣ制御回路２０１は、カウンタＫの値を０にリセットする（ステップＳ１１）。なお、ＡＰＣ制御回路２０１は、ＡＰＣ制御の開始命令を受けると、最初に第１の送受信チャネルのＡＰＣ、次に第２の送受信チャネルのＡＰＣと続き、最後に第Ｎの送受信チャネルのＡＰＣの順で光伝送システム２００全体のＡＰＣ制御を行っていく。この順願は予め規定されている。ＡＰＣ制御回路２０１は、現在第何番目の送受信チャネルのＡＰＣを実行しているかを管理するためのカウンタＫを備えており、例えば、カウンタＫの値がＭであれば、第Ｍの送受信チャネルのＡＰＣを実行していることを表している。
【０１７４】
また、どのチャネルのＡＰＣ処理を実行している場合においても、シリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとを、それぞれバスマスタ、バススレーブとして共通に用いている。
【０１７５】
続いて、光送信装置１〜Ｎは、ダミーの光信号を光受信装置１〜Ｎに送信する（ステップＳ１２）。光伝送システム２００全体のＡＰＣの実行中は、第１〜第Ｎの送受信チャネルの全てに対して、ダミーの光信号を入力し続ける。ここで入力するダミー信号は、中身はどんな内容であっても良く、意味のあるデータである必要はないが、「０１０１０１…」のような繰り返しデータであることが好ましい。また、ダミー信号の送信元は、光送信装置１〜Ｎに限らず、光伝送システム２００の外部であってもよい。
【０１７６】
例えば、光送信装置１〜Ｎが、パラレルシリアル変換回路１６５および８Ｂ１０Ｂ符号化回路１６６を含まない図２に示す構成の場合は、発光素子ドライバ１２２には、前記のような繰り返しデータを送信する機能がないので、ダミー信号の送信元は「外部」となる。一方、光送信装置１〜Ｎが図４に示す構成の場合は、パラレルシリアル変換回路１６５にダミーデータを自動的に発行する付加機能を加えることが可能であり、もちろん外部からダミーデータを入力することも可能である。これにより、ダミーデータの送信元を「外部」「光送信装置」のいずれでも選択することができる。
【０１７７】
また、ダミーの光信号の入力は、外部のホストが制御することが多いと考えられることから、ダミーの光信号の入力の開始タイミングは、光伝送システム２００全体のＡＰＣ開始後である必要はなく、ホスト２０２がＡＰＣ開始要求信号を発行する前であっても構わない。
【０１７８】
続いて、ＡＰＣ制御回路２０１は、新しい送受信チャネルのＡＰＣを開始する際に、カウンタＫの値に１加算する（ステップＳ１３）。すなわち、光伝送システム２００全体のＡＰＣの開始直後は、第１の送受信チャネルのＡＰＣを行うことになる。
【０１７９】
以下、第Ｋの送受信チャネルに限ったＡＰＣ処理フローの説明をする。
【０１８０】
第Ｋの送受信チャネルのＡＰＣ処理が開始されると、ＡＰＣ制御回路２０１は、電気配線２０３ｋを介してレジスタ１２４の値を所定の初期レベルに設定する（ステップＳ１４）。なお、ＡＰＣ制御回路２０１は、上記初期レベルを記憶する内部メモリを備えていることが好ましい。
【０１８１】
続いて、ＡＰＣ制御回路２０１は、光受信装置Ｋのフラグを０クリアする（ステップＳ１５）。詳細には、ＡＰＣ制御回路２０１は、光受信装置Ｋのレジスタ１４６を０クリアする要求信号を電気配線２０４を介してシリアルインタフェース１０３ａへ出力する。この要求信号を受けると、シリアルインタフェース１０３ａは、レジスタ１４６を０クリアする要求信号をシリアルバス１０５を介してシリアルインタフェース１０３ｂへ送る。シリアルインタフェース１０３ｂは、電気配線１０９ｋを介してレジスタ１４６を０クリアする。その後、シリアルインタフェース１０３ｂは、０クリア結果をシリアルバス１０５を介してシリアルインタフェース１０３ａへ送る。シリアルインタフェース１０３ａは、０クリア結果をＡＰＣ制御回路２０１へ出力する。
【０１８２】
続いて、ＡＰＣ制御回路２０１は、光受信装置Ｋのフラグを参照する（ステップＳ１６）。詳細には、ＡＰＣ制御回路２０１は、光受信装置Ｋのレジスタ１４６の内容を参照する要求信号を電気配線２０４を介してシリアルインタフェース１０３ａへ出力する。要求信号を受けると、シリアルインタフェース１０３ａは、レジスタ１４６の内容を参照する要求信号をシリアルバス１０５を介してシリアルインタフェース１０３ｂへ送る。シリアルインタフェース１０３ｂは、電気配線１０９ｋを介してレジスタ１４６の内容を参照する。その後、シリアルインタフェース１０３ｂは、参照結果をシリアルバス１０５を介してシリアルインタフェース１０３ａへ送る。シリアルインタフェース１０３ａは、参照結果をＡＰＣ制御回路２０１へ出力する。
【０１８３】
ここで、シリアルバス１０５の通信速度（最大で数十メガヘルツを想定）は、光伝送路１〜Ｎの通信速度（１ギガヘルツ以上を想定）に比べて十分遅い。これに注目すると、レジスタ１４６を０クリアするタイミング（ステップＳ１５）から、レジスタ１４６を参照するタイミング（ステップＳ１６）までの間には、受光状態検出回路１４５が、リミットアンプ１４３から出力された電気信号が所定の強度へ達しているかの判定を行うのに充分な時間の余裕がある。したがって、ＡＰＣ制御回路２０１は、受光状態検出回路１４５が判定を完了したかどうかを全く気にすることなく、ＡＰＣ制御回路２０１は、シリアルインタフェース１０３ａからレジスタ１４６の０クリア結果を受け取ることで、上記ステップＳ１５からステップＳ１６への処理を進めることができる。
【０１８４】
続いて、ＡＰＣ制御回路２０１は、シリアルインタフェース１０３ａから送られてきたレジスタ１４６の参照結果を見て、光信号の受光強度が所定の強度に達しているかを判定する（ステップＳ１７）。
【０１８５】
このとき、フラグの参照結果が「０」、すなわち受光強度が所定の強度に達していない場合（ステップＳ１７でＮｏ）は、ＡＰＣ制御回路２０１は駆動電流レベルはまだ最適値に程足りないとみなす。これにより、第Ｋの送受信チャネルのＡＰＣ処理を継続するために、ＡＰＣ制御回路２０１は、電気配線２０３ｋを介してレジスタ１２４の値を所定の差分レベルだけ加算して更新する（ステップＳ１８）。なお、ＡＰＣ制御回路２０１の内部メモリには、上記差分レベルも記憶しておくことが望ましい。レジスタ１２４の更新が終わったら、レジスタ１４６を０クリアする処理（ステップＳ１５）へ戻り、ＡＰＣ制御回路２０１は、ステップＳ１５〜Ｓ１７の処理を再度行う。
【０１８６】
一方、フラグの参照結果が「１」、すなわち受光強度が所定の強度に達している場合（ステップＳ１７でＹｅｓ）は、ＡＰＣ制御回路２０１は駆動電流レベルは最適値にあるとみなす。これにより、レジスタ１２４の値を現在の値に保持し、第Ｋの送受信チャネルのＡＰＣ処理を終了する。
【０１８７】
このように、受光強度が所定の強度に達していないと判定されている（ステップＳ１７でＮｏ）間は、ステップＳ１５〜Ｓ１８の処理が繰り返される。受光強度が所定の強度に達していると判定される（ステップＳ１７でＹｅｓ）か、もしくは、ステップＳ１８において駆動電流レベルが制御可能な最大レベルに達した場合に、ステップＳ１５〜Ｓ１８の処理は終了する。
【０１８８】
第Ｋの送受信チャネルのＡＰＣ処理を終了した後、ＡＰＣ制御回路２０１は、カウンタＫの値がＮに等しいかを判定する（ステップＳ１９）。ここでは、カウンタＫの値がＮに等しい（ステップＳ１９でＹｅｓ）と、第１〜第Ｎまでの全ての送受信チャネルのＡＰＣ処理が終了したことになるので、光伝送システム２００全体のＡＰＣ処理が完了したとみなされる。
【０１８９】
カウンタＫの値がＮに満たない場合（ステップＳ１９でＮｏ）は、光伝送システム２００全体のＡＰＣ処理は継続する。この場合、ステップＳ１３へ戻り、カウンタＫの値に１加算し、第（Ｋ＋１）番目の送受信チャネルのＡＰＣ処理を開始する。第Ｎの送受信チャネルのＡＰＣ処理が終了するまで、ステップＳ１５〜Ｓ１８の処理を再度行う。
【０１９０】
このように、カウンタＫの値がＮに満たないと判定されている（ステップＳ１９でＮｏ）間、言い換えれば、第１〜第Ｎまでの全ての送受信チャネルのＡＰＣ処理が終了するまで、ステップＳ１３〜Ｓ１９の処理が繰り返される。
【０１９１】
第１〜第Ｎまでの全ての送受信チャネルのＡＰＣ処理を終了した後、ＡＰＣ制御回路２０１は、ホスト２０２に対して電気配線２０６を介して、ＡＰＣ終了通知信号を出力する（ステップＳ２０）。これにより、光伝送システム２００全体のＡＰＣ処理が完了する。
【０１９２】
以上のように、光伝送システム２００では、ＮチャネルのＡＰＣを実行する際、光伝送システム２００（ＡＰＣ制御回路２０１）と外部のホスト２０２との間で、ＡＰＣ処理の開始と終了に関する信号の交換がそれぞれ１回で済むので、外部のホスト２０２へ与える負担を軽減することが可能となる。
【０１９３】
つまりは、光伝送システム２００では、ホスト２０２からＡＰＣ制御回路２０１へ向けてＡＰＣ開始要求信号を発行するか、もしくは光伝送システム２００に対してリセット信号または電源オン信号を入力するだけで、ＡＰＣ制御回路２０１の制御により、Ｎチャネル全てのＡＰＣ処理を実行することが可能となる。また、実行が完了するとＡＰＣ制御回路２０１からホスト２０２へ向けてＡＰＣ終了通知信号が発行されるので、ホスト２０２はＡＰＣ終了通知信号一つを観測するだけでＡＰＣ終了を知ることが可能となる。それゆえ、ホスト２０２から光伝送システム２００のＡＰＣ処理を行う制御を格段に簡素化することが可能となる。
【０１９４】
また、あるチャネルのＡＰＣ処理から次のチャネルへのＡＰＣ処理へ移行する制御についても、図１２に示した比較例の光伝送システム８００のように汎用シリアルバスを介してＡＰＣ終了通知信号を送る必要がなく、ＡＰＣ制御回路２０１内の状態制御処理だけで済ませることが可能となる。ＡＰＣ制御回路２０１での状態制御処理にかかる時間は、シリアルバス１０５の通信にかかる時間に比べて格段に少なくて済むことから、ＡＰＣ処理全体に関わる処理時間の軽減に寄与する。
【０１９５】
〔実施の形態３〕
本発明の他の実施の形態について図面に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１，２と同じである。また、説明の便宜上、前記の実施の形態１，２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【０１９６】
本発明の光伝送システムを何らかのアプリケーションシステムへ組み込むことを考えたとき、ＡＰＣ制御を光伝送システム内で完結させることが望ましく、前記実施の形態２では、これを実現する構成について説明した。
【０１９７】
ここで、ホスト２０２が属するような多くのアプリケーションシステムにおいては、シリアルバス１０５のような汎用のシリアルバスを備えている場合が多い。そこで、ホスト２０２から、光伝送システム２００が備えるレジスタ１２４、レジスタ１４６、およびパラレル同期コード記憶レジスタ１８８をはじめとする、全てのレジスタの参照および更新を任意に行えることがさらに望ましい。
【０１９８】
例えば、図８に、図６に示した光伝送システム２００のシリアルバス１０５が、アプリケーションシステムのホスト２０２が司るパブリックシリアルバス（シリアルバス２５１）と共通化された場合を想定したときの構成を示す。
【０１９９】
図８に示すように、光伝送システム２５０では、シリアルインタフェース１０３ａとシリアルインタフェース１０３ｂとが、ホスト２０２が従来から接続しているシリアルバス２５１にそれぞれ接続している。
【０２００】
しかしながら、光伝送システム２５０では、ホスト２０２が、シリアルバス２５１におけるバスマスタとなり得ると同時に、シリアルインタフェース１０３ａもまたシリアルバス２５１におけるバスマスタとなり得ることがある。一つの共通のシリアルバスに２つ以上のバスマスタが接続していることは、マルチマスタと呼ばれ、シリアルバスの制御を非常に難しくする。
【０２０１】
マルチマスタにおける困難な処理は、ホスト２０２がシリアルバス２５１のバスマスタとして通信を開始しようとしているときに、シリアルインタフェース１０３ａもシリアルバス２５１のバスマスタとして通信を開始しようとした場合のシリアルバスの調停処理である。従来のアプリケーションシステムでは、ホスト２０２が唯一のバスマスタであったが、光伝送システム２５０を該アプリケーションシステムへ組み込むことによって、マルチマスタの状態となり、ホスト２０２の制御を大いに複雑にする。
【０２０２】
本実施例では、上記マルチマスタの問題を解決する光伝送システムについて説明する。
【０２０３】
図９は、本実施の形態の光伝送システム３００の一構成例を示すブロック図である。
【０２０４】
図９に示すように、本実施の形態の光伝送システム３００は、前記実施の形態２の光伝送システム２００の構成に加えて、シリアルインタフェース３０１ａ（第３のシリアルインタフェース）と、シリアルインタフェース３０１ｂ（第４のシリアルインタフェース）と、アービタ回路３０２（調停回路）とを備えている。なお、光伝送システム３００では、説明を単純にするため、レジスタ１２４、レジスタ１４６、およびパラレル同期コード記憶レジスタ１８８や、前記実施の形態２で説明した所定の初期コード、所定の差分コードをはじめとする数々の記憶レジスタを、送信側ではレジスタ群３０３ａ，受信側ではレジスタ群３０３ｂとしてまとめて備えているとする。
【０２０５】
シリアルインタフェース３０１ａ，３０１ｂは、デジタルデータをシリアル伝送により送受信可能なハードウェアインタフェースである。シリアルインタフェース３０１ａは、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎの設置側に設けられ、光送信装置１０１ａ，１０１ｂ，・・・，１０１ｎおよびＡＰＣ制御回路２０１に接続されている。シリアルインタフェース３０１ｂは、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎの設置側に設けられ、アービタ回路３０２を介して、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎに接続されている。
【０２０６】
シリアルインタフェース３０１ａおよびシリアルインタフェース３０１ｂは、外部のホスト２０２が接続しているパブリックシリアルバス（シリアルバス３０４（第２のシリアルバス））に共通に接続している。シリアルインタフェース３０１ａとシリアルインタフェース３０１ｂとはともに、シリアルバス３０４のバススレーブ機能を有しており、その内部回路は、シリアルインタフェース１０３ｂと同一の構成であってもよい。
【０２０７】
レジスタ群３０３ａへは、ＡＰＣ制御回路２０１から直接に参照および更新が可能である。また、シリアルバス３０４上において、ホスト２０２がバスマスタとなり、シリアルインタフェース３０１ａがバススレーブとなることによって、レジスタ群３０３ａへの参照および更新が可能である。
【０２０８】
レジスタ群３０３ｂへは、シリアルバス１０５上において、シリアルインタフェース１０３ａがバスマスタとなり、シリアルインタフェース１０３ｂがバススレーブとなることによって、参照および更新が可能である。または、シリアルバス３０４上において、ホスト２０２がバスマスタとなり、シリアルインタフェース３０１ｂがバススレーブとなることによって、レジスタ群３０３ｂへの参照および更新が可能である。
【０２０９】
このように、シリアルインタフェース３０１ａ，３０１ｂは、シリアルバス３０４のバススレーブとなるのみであって、シリアルバス３０４のバスマスタにはならない。
【０２１０】
アービタ回路３０２は、シリアルインタフェース１０３ｂとシリアルインタフェース３０１ｂとに対して、レジスタ群３０３ｂとの通信に対する調停を行う。例えば、アービタ回路３０２は、シリアルインタフェース１０３ｂおよびシリアルインタフェース３０１ｂが、レジスタ群３０３ｂへ同時に参照または更新を実行しようとした場合に、まずは一方のシリアルインタフェースによる参照または更新を許可し、参照または更新の処理が終了した後、他方のシリアルインタフェースによる参照または更新を許可する、というようにレジスタ群３０３ｂへの参照と更新の順序制御を行う。
【０２１１】
アービタ回路３０２は、シリアルインタフェース１０３ｂおよびシリアルインタフェース３０１ｂと、光受信装置１０２ａ，１０２ｂ，・・・，１０２ｎとの間に接続されている。シリアルインタフェース１０３ｂおよびシリアルインタフェース３０１ｂは、アービタ回路３０２を介して、レジスタ群３０３ｂに対し参照および更新のアクセスができる。
【０２１２】
次に、本実施の形態の光伝送システム３００における、出力レベルの最適化制御について説明する。光伝送システム３００では、前記実施の形態２にて説明した光伝送システム２００の出力レベル最適化制御をベースとした上で、マルチマスタの問題を解決する構成・処理が追加されている。以下では、マルチマスタの問題を解決するための構成・処理について説明する。
【０２１３】
図１０は、シリアルバス１０５／３０４としてＩ２Ｃバスを採用した場合の、アービタ回路３０２とシリアルインタフェース１０３ｂ／３０１ｂとの間の信号結線関係の一例を示すブロック図である。
【０２１４】
図１１は、シリアルインタフェース１０３ｂ／３０１ｂがともにレジスタ群３０３ｂに対してＲｅａｄ処理を行う場合の信号タイミングを示すタイミングチャートである。なお、ｒｅａｄ＿ｅｎ、ｓｅｌ、およびａｄｄｒｅｓｓは、アービタ回路３０２の内部信号である。
【０２１５】
図１０に示すように、シリアルインタフェース１０３ｂ／３０１ｂからアービタ回路３０２へ向けて、レジスタ読出し要求信号Ｒｅａｄ＿Ｒｅｑ＿０／１、並びに、レジスタのローカルアドレスＡｄｄｒｅｓｓ＿０／１が接続されている。逆に、アービタ回路３０２からシリアルインタフェース１０３ｂ／３０１ｂへ向けては、レジスタ読出し許可信号Ｒｅａｄ＿Ａｃｋ＿０／１、並びに、読出しデータＲｅａｄ＿Ｄａｔａ＿０／１が接続されている。
【０２１６】
また、シリアルバス１０５／３０４はＩ２Ｃバスであるので、シリアルバス１０５／３０４からシリアルインタフェース１０３ｂ／３０１ｂへは、ＳＣＬ０／１およびＳＤＡ０／１が接続されている。なお、アービタ回路３０２へ入力するクロック信号ＣＬＫは、ＳＣＬ０／１の周波数の約４倍以上の周波数をもつクロックである。
【０２１７】
シリアルインタフェース１０３ｂ／３０１ｂがＩ２Ｃスレーブとなって通信が開始された場合、シリアルインタフェース１０３ｂ／３０１ｂは、レジスタ群３０３ｂからのデータ読出しの要求と、読み出すべきデータのローカルアドレスとが確定した時点で、ＳＣＬ＿０／１の半周期に相当する期間だけ、レジスタ読出し要求信号Ｒｅａｄ＿Ｒｅｑ＿０／１のＨｉｇｈをアービタ回路３０２に出力する。
【０２１８】
アービタ回路３０２では、クロック信号ＣＬＫの立上りエッジを「検出」フェーズ、クロック信号ＣＬＫの立下りエッジを「処理」フェーズと規定している。また、アービタ回路３０２では、レジスタ読出し要求信号Ｒｅａｄ＿Ｒｅｑ＿０のＨｉｇｈ期間かつレジスタ読出し許可信号Ｒｅａｄ＿Ａｃｋ＿０のＬｏｗ期間を、レジスタ読出し要求０の有効期間と規定し、レジスタ読出し要求信号Ｒｅａｄ＿Ｒｅｑ＿１のＨｉｇｈ期間かつレジスタ読出し許可信号Ｒｅａｄ＿Ａｃｋ＿１のＬｏｗ期間を、レジスタ読出し要求１の有効期間と規定している。
【０２１９】
「検出」フェーズでは、レジスタ読出し要求０／１の有効期間のときに、アービタ回路３０２は、ローカルアドレスＡｄｄｒｅｓｓ＿０／１のいずれかを選択して内部アドレス信号ａｄｄｒｅｓｓを生成する。
【０２２０】
「処理」フェーズでは、アービタ回路３０２は、選択した内部アドレス信号ａｄｄｒｅｓｓに相当するデータをレジスタ群３０３ｂから読み出す。そして、アービタ回路３０２は、読出しデータＲｅａｄ＿Ｄａｔａ＿０／１へ出力すると同時に、レジスタ読出し許可信号Ｒｅａｄ＿Ａｃｋ＿０／１をＨｉｇｈで出力する。
【０２２１】
レジスタ読出し要求０／１には、予め優先順位を決めておく。もし「検出」フェーズにおいて、レジスタ読出し要求０と１とが同時に有効期間であったとき、例えばレジスタ読出し要求０を優先すると決めておいて、直後の「処理」フェーズでは、読出しデータＲｅａｄ＿Ｄａｔａ＿０とレジスタ読出し許可信号Ｒｅａｄ＿Ａｃｋ＿０のＨｉｇｈとを出力する。次の「検出」フェーズでは、レジスタ読出し要求０は無効期間であるので、ローカルアドレスＡｄｄｒｅｓｓ＿１から内部アドレス信号ａｄｄｒｅｓｓを生成し、次の「処理」フェーズで、読出しデータＲｅａｄ＿Ｄａｔａ＿１とレジスタ読出し許可信号Ｒｅａｄ＿Ａｃｋ＿１のＨｉｇｈとを出力する。
【０２２２】
なお、アービタ回路３０２では、クロック信号ＣＬＫの２サイクル分に渡って２つのレジスタ読出し要求０／１に対応する処理を実行するので、レジスタ読出し要求信号Ｒｅａｄ＿Ｒｅｑ＿０／１のＨｉｇｈ期間にクロック信号ＣＬＫが２周期以上含まれることが調停処理の条件である。
【０２２３】
以上のように、光伝送システム３００では、ホスト２０２とＡＰＣ制御回路２０１との間でＡＰＣ開始要求信号とＡＰＣ終了通知信号の交換のみで光伝送システム３００全体のＡＰＣを自動的に完結することができるだけでなく、アプリケーションシステムのホスト２０２から、シリアルバス３０４を用いて光伝送システム３００内の設定可能な各種パラメータのレジスタの値に対して、シリアルバスのマルチマスタ制御などの複雑な制御を必要とせずに自由にアクセス（参照および更新）することが可能となる。
【０２２４】
それゆえ、光伝送システム３００のＡＰＣ処理を、ＡＰＣ開始要求の入力をトリガとして実行する方法だけでなく、ホスト２０２が、光受信装置１０２ａ〜１０２ｎのレジスタ１４６に記憶されているフラグを参照しながら、光送信装置１０１ａ〜１０１ｎのレジスタ１２４に記憶されている駆動電流レベルを更新していくという、プログラマブルな方法も選択することができる。
【０２２５】
よって、光伝送システム３００の構成によれば、アプリケーションシステムへの組み込み容易性を格段に向上することが可能となる。
【０２２６】
また、光伝送システム３００では、伝送チャネル数がどれだけ多くなっても、アプリケーションシステムのホスト２０２がバスマスタとして接続しているシリアルバス３０４上に、シリアルインタフェースは最大でも２つだけ接続すればよく、用意すべきバスＩＤの数も２つでよい。
【０２２７】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２２８】
本発明は、複数かつ並列チャネルに送信する光信号の出力レベルを最適化にする光伝送システムに関する分野に好適に用いることができるだけでなく、光伝送方法に関する分野、光伝送システムを構築する光伝送装置に関する分野、さらには光伝送装置の製造に関する分野にも広く用いることができる。
【図面の簡単な説明】
【０２２９】
【図１】本発明における光伝送システムの実施の一形態を示すブロック図である。
【図２】上記光伝送システムにおける光送信装置の構成の一つを示すブロック図である。
【図３】上記光伝送システムにおける光受信装置の構成の一つを示すブロック図である。
【図４】上記光伝送システムにおける光送信装置の他の構成を示すブロック図である。
【図５】上記光伝送システムにおける光受信装置の他の構成を示すブロック図である。
【図６】本発明における光伝送システムの他の実施の形態を示すブロック図である。
【図７】上記光伝送システムにおけるＡＰＣ制御回路の処理を示すフローチャートである。
【図８】図６に示した光伝送システムにおいて、シリアルインタフェース間のシリアルバスとして、ホストが司るパブリックシリアルバスを用いるように変形した場合の構成を示すブロック図である。
【図９】本発明における光伝送システムのさらに他の実施の形態を示すブロック図である。
【図１０】上記光伝送システムにおける、各シリアルインタフェースとアービタ回路との信号結線関係を示すブロック図である。
【図１１】上記アービタ回路の信号処理のタイミングを示すタイミングチャートである。
【図１２】本発明の比較例における光伝送システムの構成を示すブロック図である。
【図１３】従来の光伝送システムの構成を示すブロック図である。
【符号の説明】
【０２３０】
１００，２００，３００  光伝送システム
１０１ａ，１０１ｂ，・・・，１０１ｎ  光送信装置
１０２ａ，１０２ｂ，・・・，１０２ｎ  光受信装置
１０３ａ  シリアルインタフェース（第１のシリアルインタフェース）
１０３ｂ  シリアルインタフェース（第２のシリアルインタフェース）
１０４ａ，１０４ｂ，・・・，１０４ｎ  光伝送路
１０５  シリアルバス（第１のシリアルバス）
１２０，１６０  光送信装置
１２１，１６１  発光素子（送信手段）
１２２，１６２  発光素子ドライバ（駆動手段）
１２３，１６３  ドライバ制御回路
１２４，１６４  駆動電流レベル記憶レジスタ（送信用記憶手段）
１４０，１８０  光受信装置
１４１，１８１  受光素子（受信手段）
１４２，１８２  受光ＴＩアンプ
１４３，１８３  リミットアンプ
１４４，１８４  ＣＤＲ回路（復調手段）
１４５，１８５  受光状態検出回路（検出手段）
１４６，１８６  フラグ記憶レジスタ（受信用記憶手段）
１６５  パラレルシリアル変換回路（パラレルシリアル変換手段）
１６６  ８Ｂ１０Ｂ符号化回路（８Ｂ１０Ｂ符号化手段）
１８７  シリアルパラレル変換回路（シリアルパラレル変換手段）
１８８  パラレル同期コード記憶レジスタ（コード記憶手段）
１８９  ８Ｂ１０Ｂ復号化回路（８Ｂ１０Ｂ復号化手段）
２０１  ＡＰＣ制御回路
２０２  ホスト
３０１ａ  シリアルインタフェース（第３のシリアルインタフェース）
３０１ｂ  シリアルインタフェース（第４のシリアルインタフェース）
３０２  アービタ回路（調停回路）
３０３ａ，３０３ｂ  レジスタ群
３０４  シリアルバス（第２のシリアルバス）
【図１】
2009284262.tif 000003
【図２】
2009284262.tif 000004
【図３】
2009284262.tif 000005
【図４】
2009284262.tif 000006
【図５】
2009284262.tif 000007
【図６】
2009284262.tif 000008
【図７】
2009284262.tif 000009
【図８】
2009284262.tif 000010
【図９】
2009284262.tif 000011
【図１０】
2009284262.tif 000012
【図１１】
2009284262.tif 000013
【図１２】
2009284262.tif 000014
【図１３】
2009284262.tif 000015