(57)【要約】【課題】モリ回路に対するデータの書き込み及びデータの保持を確実に行うことができる動作信頼性に優れた電気泳動表示装置を提供する。【解決手段】本発明の電気泳動表示装置は、選択トランジスタ４１ａ、４１ｂ（画素スイッチング素子）がシングルゲートトランジスタであり、少なくとも電気泳動素子３２を駆動して画像を表示する画像表示期間ＳＴ１２に、シングルゲートの選択トランジスタ４１ａ、４１ｂのソース端子に接続されたそれぞれのデータ線６８ａ、６８ｂが、ラッチ回路７０ａ、７０ｂ（メモリ回路）に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間の電位ＶＤに保持されることを特徴とする。【選択図】図８
2009198689.tif 000002
【特許請求の範囲】
【請求項１】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路とが設けられ、前記画素スイッチング素子がシングルゲートトランジスタである電気泳動表示装置であって、
少なくとも前記電気泳動素子を駆動して前記表示部に画像を表示する期間に、前記シングルゲートトランジスタのソース端子に接続されたデータ線が、前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間の電位ＶＤに保持されることを特徴とする電気泳動表示装置。
【請求項２】
前記データ線に画像信号を入力するデータ線駆動回路とは排他的に前記データ線に接続され、前記データ線に前記電位ＶＤを供給する保護電位配線を有することを特徴とする請求項１に記載の電気泳動表示装置。
【請求項３】
前記電位ＶＤが、前記画像を表示する期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２の２／３以上３／２以下であることを特徴とする請求項１又は２に記載の電気泳動表示装置。
【請求項４】
前記電位ＶＤが、（ＶＨ＋ＶＬ）／２であることを特徴とする請求項３に記載の電気泳動表示装置。
【請求項５】
前記電位ＶＤが、前記データ線を介して前記メモリ回路に入力される画像信号のハイレベル電位ＶＭであることを特徴とする請求項１に記載の電気泳動表示装置。
【請求項６】
前記電位ＶＤが、前記データ線に前記画像信号を入力するデータ線駆動回路の耐電圧の範囲内で、前記画像を表示する期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２に近い電位であることを特徴とする請求項１に記載の電気泳動表示装置。
【請求項７】
前記データ線に接続されたバッファ回路を有することを特徴とする請求項５又は６に記載の電気泳動表示装置。
【請求項８】
一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路とが設けられ、前記画素スイッチング素子がシングルゲートトランジスタである電気泳動表示装置の駆動方法であって、
前記表示部に画像を表示させるステップが、前記メモリ回路に画像信号を入力する画像信号入力期間と、前記メモリ回路の出力に基づいて前記画素電極に電圧を印加し、前記電気泳動素子を駆動して画像を表示させる画像表示期間と、を含んでおり、
少なくとも前記画像表示期間において、前記シングルゲートトランジスタのソース端子に接続されたデータ線を、前記画像表示期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間の電位ＶＤに保持することを特徴とする電気泳動表示装置の駆動方法。
【請求項９】
前記電位ＶＤが、前記画像表示期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２の２／３以上３／２以下であることを特徴とする請求項８に記載の電気泳動表示装置の駆動方法。
【請求項１０】
前記電位ＶＤが、（ＶＨ＋ＶＬ）／２であることを特徴とする請求項９に記載の電気泳動表示装置の駆動方法。
【請求項１１】
前記電位ＶＤが、前記データ線を介して前記メモリ回路に入力される画像信号のハイレベル電位ＶＭであることを特徴とする請求項８に記載の電気泳動表示装置の駆動方法。
【請求項１２】
前記電位ＶＤが、前記データ線に画像信号を供給するデータ線駆動回路の耐電圧の範囲内で、前記画像表示期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２に近い電位であることを特徴とする請求項８に記載の電気泳動表示装置の駆動方法。
【請求項１３】
請求項１から７のいずれか１項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気泳動表示装置とその駆動方法、及び電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスタや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成を備え、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示する構成であった。
【特許文献１】特開２００３−８４３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１記載の電気泳動表示装置では、画像の白黒を表示するために、画素内に設けられたＳＲＡＭ（ラッチ回路）に、白黒二値のいずれかを電位（ハイレベル／ローレベル）として記憶する。ここで図２２（ａ）は、ラッチ回路を備えた電気泳動表示装置の画素構成を示す図である。図２２（ａ）に示す画素４００は、走査線６６及びデータ線６８と接続された選択トランジスタ４４１と、選択トランジスタ４１と画素電極３５との間に接続されたラッチ回路７０とを備えている。選択トランジスタ４４１は、ダブルゲート構造のＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタである。なお、画素４００を構成する各部の詳細については、後段の実施形態において図２を参照して説明している。
【０００４】
画素４００において、ラッチ回路７０にデータを記憶させる場合、データ線６８から選択トランジスタ４４１を介してラッチ回路７０へ充分な電流を流す必要がある。
例えばハイレベル（Ｈ）の画像信号を書き込むには、選択トランジスタ４４１と帰還インバータ７０ｆのＮ−ＭＯＳトランジスタ７４とを通じて低電位電源線４９に充分な電流を流し、Ｎ−ＭＯＳトランジスタ７４のドレイン電位がラッチ回路７０の論理閾値を超えるようにしなければならない。この電流が不足すると、Ｎ−ＭＯＳトランジスタ７４のドレイン電位が転送インバータ７０ｔの閾値を超えないため、ラッチ回路７０にデータを書き込むことができない。
ローレベル（Ｌ）の画像信号を書き込む場合も同様で、ラッチ回路７０のＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７３と選択トランジスタ４４１とを通じてデータ線６８に充分な電流を流し、ラッチ回路７０の論理が切り替わるようにしなければならない。
【０００５】
しかしながら、画素４００では選択トランジスタ４４１にダブルゲートトランジスタを用いているため、オン抵抗が大きく、オン電流を確保しにくかった。特に、低温ポリシリコン膜を用いて選択トランジスタやラッチ回路のトランジスタを形成する場合には、トランジスタのオン抵抗が不均一になりやすい。そのため、製造バラツキにより選択トランジスタ４４１のオン電流が不足し、ラッチ回路７０へのデータの書き込みに失敗してしまう画素４００が発生しやすかった。
【０００６】
選択トランジスタ４４１において、充分なオン電流を確保するには、図２２（ｂ）に示すように、シングルゲートの選択トランジスタ４４１ｓを採用するのが簡便な対策である。しかしこの場合には、シングルゲートトランジスタの耐電圧不足が問題となる場合があった。
より詳細には、ラッチ回路７０に画像信号を書き込んだ後、オフ状態の選択トランジスタ４４１ｓにはラッチ回路７０とデータ線６８との間の電圧が印加されるため、選択トランジスタ４４１ｓは、リーク電流によりラッチ回路７０の電位（データ入力端子Ｎ１の電位）が変化してしまうのを防止するために、充分な耐電圧を有している必要がある。この点、図２２（ａ）に示すダブルゲートの選択トランジスタ４４１では充分な耐電圧マージンを確保することができるが、シングルゲートの選択トランジスタ４４１ｓでは耐電圧が不足するおそれがあった。
【０００７】
本発明は、上記従来技術の問題点に鑑み成されたものであって、メモリ回路に対するデータの書き込みを確実に行うことができる動作信頼性に優れた電気泳動表示装置とその駆動方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００８】
本発明の電気泳動表示装置は、上記課題を解決するために、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路とが設けられ、前記画素スイッチング素子がシングルゲートトランジスタである電気泳動表示装置であって、少なくとも前記電気泳動素子を駆動して前記表示部に画像を表示する期間に、前記シングルゲートトランジスタのソース端子に接続されたデータ線が、前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間の電位ＶＤに保持されることを特徴とする。
この構成では、メモリ回路のデータ入力端子が比較的高い電位になる画像表示期間において、データ線の電位をハイレベル電位ＶＨとローレベル電位ＶＬとの中間の電位ＶＤに保持する。これにより、同期間において選択トランジスタのソース−ドレイン間にかかる電圧が（ＶＨ−ＶＤ）又は（ＶＤ−ＶＬ）となる。したがって、画像表示期間にデータ線をローレベルに保持する場合よりも電位ＶＤの分だけ選択トランジスタに印加される電圧が低くなる。
よって、本発明によれば、選択トランジスタの耐電圧をハイレベル電圧ＶＨよりも低くすることができ、選択トランジスタの耐電圧のマージンが大きくなるので、選択トランジスタにシングルゲート構造を採用することにより生じる耐電圧の問題を回避することができる。
このように本発明によれば、選択トランジスタをシングルゲート構造とすることで十分な電流駆動能力を確保することができ、またシングルゲートトランジスタにおける耐電圧の問題も回避できるので、優れた動作信頼性を備えた電気泳動表示装置を実現することができる。
【０００９】
前記データ線に画像信号を入力するデータ線駆動回路とは排他的に前記データ線に接続され、前記データ線に前記電位ＶＤを供給する保護電位配線を有する構成とすることができる。
この構成によれば、データ線駆動回路とは独立に設けられた保護電位配線により電位ＶＤを供給するので、データ線駆動回路の作動状態によらずデータ線に電位ＶＤを供給することができ、比較的長い画像表示期間においてもデータ線の電位を確実に保持することができる。
【００１０】
前記電位ＶＤが、前記画像を表示する期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２の２／３以上３／２以下であることが好ましい。
このような構成とすることで、選択トランジスタに印加される電圧を、ハイレベル電位ＶＨとローレベル電位ＶＬとの差（ＶＨ−ＶＬ）の２／３以下とすることができるので、選択トランジスタに要求される耐電圧を３割以上低くすることができる。したがって本構成によれば、より優れた動作信頼性を得ることができる。
【００１１】
前記電位ＶＤが、（ＶＨ＋ＶＬ）／２であることが好ましい。
このような構成とすることで、メモリ回路に保持された電位（ハイレベル電位ＶＨ、ローレベル電位ＶＬ）によらず、選択トランジスタのソース−ドレイン間に印加される電圧が最小となるので、選択トランジスタの耐電圧のマージンを最も大きく取ることができる。したがって本構成によれば、さらに優れた動作信頼性を得ることができる。
【００１２】
前記電位ＶＤが、前記データ線を介して前記メモリ回路に入力される画像信号のハイレベル電位ＶＭである構成としてもよい。
この構成によれば、画像表示期間において、データ線を画像信号のハイレベル電位に保持するので、通常設けられるデータ線駆動回路を用いてデータ線への電位ＶＤの印加が可能な構成となる。
【００１３】
前記電位ＶＤが、前記データ線に画像信号を入力するデータ線駆動回路の耐電圧の範囲内で、前記画像を表示する期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２に近い電位であることが好ましい。
この構成によれば、データ線駆動回路によって電位ＶＤをデータ線に入力する場合に、選択トランジスタのソース−ドレイン間に印加される電圧を最小にすることができる。したがって、構成上の変更を最小限に抑えつつ、選択トランジスタの耐圧マージンを最大限確保できる構成となる。
【００１４】
前記データ線に接続されたバッファ回路を有することが好ましい。
データ線駆動回路を駆動してデータ線に電位ＶＤを入力する場合には、データ線に接続されたバッファ回路により電位ＶＤを供給する信号を電流増幅することが好ましい。これにより、画像表示期間中に電位ＶＤが低下するのを防止でき、選択トランジスタのリークを効果的に防止することができる。
【００１５】
次に、本発明の電気泳動表示装置の駆動方法は、一対の基板間に電気泳動粒子を含む電気泳動素子を挟持し、複数の画素からなる表示部を有しており、前記画素ごとに、画素電極と、画素スイッチング素子と、前記画素電極と前記画素スイッチング素子との間に接続されたメモリ回路とが設けられ、前記画素スイッチング素子がシングルゲートトランジスタである電気泳動表示装置の駆動方法であって、前記表示部に画像を表示させるステップが、前記メモリ回路に画像信号を入力する画像信号入力期間と、前記メモリ回路の出力に基づいて前記画素電極に電圧を印加し、前記電気泳動素子を駆動して画像を表示させる画像表示期間と、を含んでおり、少なくとも前記画像表示期間において、前記シングルゲートトランジスタのソース端子に接続されたデータ線を、前記画像表示期間において前記メモリ回路に保持されるローレベル電位ＶＬよりも高い電位ＶＤに保持することを特徴とする。
この駆動方法によれば、画像表示期間においてデータ線を電位ＶＤに保持するので、同期間において選択トランジスタのソース−ドレイン間に印加される電圧を電位ＶＤの分だけ低くすることができる。したがって、選択トランジスタにシングルゲート構造を採用することにより生じる耐電圧の問題を回避できる。
よって本駆動方法は、選択トランジスタをシングルゲート構造とすることで十分な電流駆動能力を確保することができ、またシングルゲートトランジスタにおける耐電圧の問題も回避できるので、優れた動作信頼性を得ることができる駆動方法である。
【００１６】
前記電位ＶＤが、前記画像表示期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２の２／３以上３／２以下であることが好ましい。
この駆動方法によれば、選択トランジスタに印加される電圧を、ハイレベル電位ＶＨとローレベル電位ＶＬとの差（ＶＨ−ＶＬ）の２／３以下とすることができるので、選択トランジスタに要求される耐電圧を３割以上低くすることができる。したがって本駆動方法によれば、より優れた動作信頼性を得ることができる。
【００１７】
前記電位ＶＤが、（ＶＨ＋ＶＬ）／２であることが好ましい。
この駆動方法によれば、メモリ回路に保持された電位（ハイレベル電位ＶＨ、ローレベル電位ＶＬ）によらず、選択トランジスタのソース−ドレイン間に印加される電圧が最小となるので、選択トランジスタの耐電圧のマージンを大きく取ることができる。したがって本駆動方法によれば、さらに優れた動作信頼性を得ることができる。
【００１８】
前記データ線を介して前記メモリ回路に入力される画像信号のハイレベル電位ＶＭである駆動方法としてもよい。
この駆動方法によれば、画像表示期間において、データ線を画像信号のハイレベル電位に保持するので、通常設けられるデータ線駆動回路を用いてデータ線への電位ＶＤの印加が可能な駆動方法とすることができる。
【００１９】
前記電位ＶＤが、前記データ線に画像信号を供給するデータ線駆動回路の耐電圧の範囲内で、前記画像表示期間において前記メモリ回路に保持されるハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位（ＶＨ＋ＶＬ）／２に近い電位であることが好ましい。
この駆動方法によれば、データ線駆動回路によって電位ＶＤをデータ線に入力する場合に、選択トランジスタのソース−ドレイン間に印加される電圧を最小にすることができる。したがって、構成上の変更を最小限に抑えつつ、選択トランジスタの耐圧マージンを最大限確保できる駆動方法構成である。
【００２０】
次に、本発明の電子機器は、先に記載の電気泳動表示装置を備えたことを特徴とする。この構成によれば、動作信頼性に優れた表示手段を具備した電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しつつ、本発明に係るアクティブマトリクス方式の電気泳動表示装置について説明する。
なお、本実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
【００２２】
（第１の実施形態）
図１は、実施形態に係る電気泳動表示装置１００の概略構成図である。
電気泳動表示装置１００は、複数の画素４０がマトリクス状に配列された表示部５を備えている。表示部５の周辺には、走査線駆動回路６１、第１のデータ線駆動回路６２、第２のデータ線駆動回路１６２、コントローラ（制御部）６３、及び共通電源変調回路６４が配置されている。走査線駆動回路６１、第１のデータ線駆動回路６２、第２のデータ線駆動回路１６２、及び共通電源変調回路６４は、それぞれコントローラ６３と接続されている。コントローラ６３は、上位装置から供給される画像データや同期信号に基づき、これらの回路を総合的に制御する。
【００２３】
表示部５には走査線駆動回路６１から延びる複数の走査線６６と、第１のデータ線駆動回路６２から延びる複数のデータ線６８とが形成されており、これらの交差位置に対応して画素４０が設けられている。
【００２４】
走査線駆動回路６１は、ｍ本の走査線６６（Ｙ１、Ｙ２、…、Ｙｍ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、１行目からｍ行目までの走査線６６を順次選択し、画素４０に設けられた選択トランジスタ４１（図２参照）のオンタイミングを規定する選択信号を、選択した走査線６６を介して供給する。
【００２５】
第１のデータ線駆動回路６２は、ｎ本のデータ線６８（Ｘ１、Ｘ２、…、Ｘｎ）を介して各々の画素４０に接続されており、コントローラ６３の制御のもと、画素４０の各々に対応する１ビットの画素データを規定する画像信号を画素４０に供給する。第１のデータ線駆動回路６２は、ドライバ回路２６３と、各々のデータ線６８に対応して設けられた複数の第１のスイッチング素子６７とを備えており、各々のデータ線６８に対して直接画像信号を入力する形態の駆動回路である。
【００２６】
ドライバ回路２６３は、コントローラ６３から入力される制御信号に基づいて第１のスイッチング素子６７をスイッチングする。これにより、第１のスイッチング素子６７を介してデータ線６８とデータ信号配線１６７とが電気的に接続され、データ線６８に対してデータ信号配線１６７から画像信号が供給される。
なお、本実施形態では、画素データ「０」を規定する場合にはローレベル（Ｌ）の画像信号を画素４０に供給し、画素データ「１」を規定する場合はハイレベル（Ｈ）の画像信号を画素４０に供給するものとする。
【００２７】
第２のデータ線駆動回路１６２は、表示部５に対して第１のデータ線駆動回路６２とは反対側に設けられており、各々のデータ線６８に対応して設けられた第２のスイッチング素子６５を備えている。第２のスイッチング素子６５は、第１のスイッチング素子６７とは反対側のデータ線６８の端部に接続されており、データ線６８と保護電位配線５８との電気的接続及び切断を切り替える素子である。保護電位配線５８は、共通電源変調回路６４に接続されている。
【００２８】
第２のデータ線駆動回路１６２は、コントローラ６３の制御のもと、第２のスイッチング素子６５を介してデータ線６８と保護電位配線５８とを接続し、データ線６８に対して保護電位配線５８の電位を入力する。
なお、第２のデータ線駆動回路１６２は、第１のデータ線駆動回路６２と同様のドライバ回路（２６３）を備えた構成としてもよく、コントローラ６３から入力される制御信号により複数の第２のスイッチング素子６５を一括してスイッチングする構成としてもよい。
【００２９】
表示部５にはまた、共通電源変調回路６４から延びる低電位電源線４９、高電位電源線５０、及び共通電極配線５５が設けられており、それぞれの配線は画素４０と接続されている。共通電源変調回路６４は、コントローラ６３の制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
【００３０】
図２は、画素４０の回路構成図である。
画素４０には、選択トランジスタ（Thin Film Transistor）４１（画素スイッチング素子）と、ラッチ回路（メモリ回路）７０と、電気泳動素子３２と、画素電極３５と、共通電極３７とが設けられている。これらの素子を取り囲むように、走査線６６、データ線６８、低電位電源線４９、及び高電位電源線５０が配置されている。画素４０は、ラッチ回路７０により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００３１】
選択トランジスタ４１は、シングルゲートのＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタからなる画素スイッチング素子である。選択トランジスタ４１のゲート端子は走査線６６に接続され、ソース端子はデータ線６８に接続され、ドレイン端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。ラッチ回路７０のデータ出力端子Ｎ２は画素電極３５と接続されている。画素電極３５と共通電極３７との間に電気泳動素子３２が挟持されている。
【００３２】
ラッチ回路７０は、転送インバータ７０ｔと帰還インバータ７０ｆとを備えている。転送インバータ７０ｔ及び帰還インバータ７０ｆはいずれもＣ−ＭＯＳインバータである。転送インバータ７０ｔと帰還インバータ７０ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造を成しており、それぞれのインバータには、高電位電源端子ＰＨを介して接続された高電位電源線５０と、低電位電源端子ＰＬを介して接続された低電位電源線４９とから電源電圧が供給される。
【００３３】
転送インバータ７０ｔは、それぞれのドレイン端子がデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ７１とＮ−ＭＯＳトランジスタ７２とを有している。Ｐ−ＭＯＳトランジスタ７１のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスタ７２のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスタ７１及びＮ−ＭＯＳトランジスタ７２のゲート端子（転送インバータ７０ｔの入力端子）は、データ入力端子Ｎ１（帰還インバータ７０ｆの出力端子）と接続されている。
【００３４】
帰還インバータ７０ｆは、それぞれのドレイン端子がデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスタ７３とＮ−ＭＯＳトランジスタ７４とを有している。Ｐ−ＭＯＳトランジスタ７３及びＮ−ＭＯＳトランジスタ７４のゲート端子（帰還インバータ７０ｆの入力端子）は、データ出力端子Ｎ２（転送インバータ７０ｔの出力端子）と接続されている。
【００３５】
上記構成のラッチ回路７０において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路７０のデータ出力端子Ｎ２から、ローレベル（Ｌ）の信号が出力される。一方、ラッチ回路７０にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。
【００３６】
画素電極３５は、Ａｌ（アルミニウム）などにより形成された電気泳動素子３２に電圧を印加する電極である。共通電極３７は、画素電極３５とともに電気泳動素子３２に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。共通電極３７には、共通電極配線５５を介して共通電極電位Ｖcomが供給される。電気泳動素子３２は、画素電極３５と共通電極３７との電位差によって生じる電界により画像を表示させる。
【００３７】
図３は、表示部５における電気泳動表示装置１００の部分断面図である。電気泳動表示装置１００は、素子基板３０と対向基板３１との間に、複数のマイクロカプセル２０を配列してなる電気泳動素子３２を挟持した構成を備えている。表示部５において、素子基板３０の電気泳動素子３２側には複数の画素電極３５が配列形成されており、電気泳動素子３２は接着剤層３３を介して画素電極３５と接着されている。対向基板３１の電気泳動素子３２側には複数の画素電極３５と対向する平面形状の共通電極３７が形成されており、共通電極３７上に電気泳動素子３２が設けられている。
【００３８】
素子基板３０は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極３５と素子基板３０との間には、図１や図２に示した走査線６６、データ線６８、選択トランジスタ４１、ラッチ回路７０などが形成されている。一方、対向基板３１はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。
【００３９】
なお、電気泳動素子３２は、あらかじめ対向基板３１側に形成され、接着剤層３３までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層３３の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途製造された素子基板３０（画素電極３５や各種回路などが形成されている）に対して、離型シートを剥がした当該電気泳動シートを貼り付けることによって、表示部５を形成する。このため、接着剤層３３は画素電極３５側のみに存在することになる。
【００４０】
図４は、マイクロカプセル２０の模式断面図である。マイクロカプセル２０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒２１と、複数の白色粒子（電気泳動粒子）２７と、複数の黒色粒子（電気泳動粒子）２６とを封入した球状体である。マイクロカプセル２０は、図３に示すように共通電極３７と画素電極３５とで挟持され、１つの画素４０内に１つ又は複数のマイクロカプセル２０が配置される。
【００４１】
マイクロカプセル２０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒２１は、白色粒子２７と黒色粒子２６とをマイクロカプセル２０内に分散させる液体である。分散媒２１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００４２】
白色粒子２７は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子２６は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子２６及び白色粒子２７に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。かかる構成によれば、表示部５に赤色、緑色、青色などを表示することができる。
【００４３】
図５は、電気泳動素子の動作説明図である。図５（ａ）は、画素４０を白表示する場合、図５（ｂ）は、画素４０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１００では、選択トランジスタ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路７０に画像信号を電位として記憶させる。これにより、ラッチ回路７０のデータ出力端子Ｎ２から画素電極３５に画像信号に対応する電位が入力され、図５に示すように、画素電極３５と共通電極３７との電位差に基づいて画素４０が黒又は白表示される。
【００４４】
図５（ａ）に示す白表示の場合には、共通電極３７が相対的に高電位、画素電極３５が相対的に低電位に保持される。これにより、負に帯電した白色粒子２７が共通電極３７に引き寄せられる一方、正に帯電した黒色粒子２６が画素電極３５に引き寄せられる。その結果、表示面側となる共通電極３７側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極３７が相対的に低電位、画素電極３５が相対的に高電位に保持される。これにより、正に帯電した黒色粒子２６が共通電極３７に引き寄せられる一方、負に帯電した白色粒子２７が画素電極３５に引き寄せられる。その結果、共通電極３７側からこの画素を見ると黒色（Ｂ）が認識される。
【００４５】
［駆動方法］
次に、図６は、上記構成を備えた電気泳動表示装置１００の駆動方法を示すタイミングチャートである。図６に示すように、本実施形態の駆動方法は、画素４０のラッチ回路７０に画像信号を入力する画像信号入力期間ＳＴ１１と、画素電極３５と共通電極３７との電位差によって電気泳動素子３２を駆動することで表示部５に画像を表示する画像表示期間ＳＴ１２と、表示部５に表示された画像を保持する画像保持期間ＳＴ１３とを含む。
【００４６】
図７は、画像信号入力期間ＳＴ１１における２つの画素４０Ａ、４０Ｂの電位状態を示す図である。また図８は、画像表示期間ＳＴ１２における画素４０Ａ、４０Ｂの電位状態を示す図である。
なお、図７及び図８において、各符号の「Ａ」「Ｂ」「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０（４０Ａ、４０Ｂ）と、それらに属する構成要素を明確に区別するために付したものであって他意はない。
【００４７】
図６には、走査線６６の電位Ｇ、高電位電源線５０の電位Ｖｄｄ、低電位電源線４９の電位Ｖｓｓ、画素４０Ａに接続されたデータ線６８ａの電位Ｄａ、画素４０Ｂに接続されたデータ線６８ｂの電位Ｄｂ、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位、共通電極３７の電位Ｖcom、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、が示されている。
【００４８】
また図７に示す状態において、画素４０Ａは白表示されており、画素４０Ｂは黒表示されている。図６は、画素４０Ａ、４０Ｂをそれぞれ黒表示、白表示に更新する場合のタイミングチャートであり、図８には、画像表示期間ＳＴ１２において黒表示に更新された画素４０Ａと、白表示に更新された画素４０Ｂとが示されている。
【００４９】
まず、画像信号入力期間ＳＴ１１以前の表示部５では、図６に示すように、前フレームにおける画像表示が行われた後、電力を消費せずに画像を保持するために、各配線が電気的に切断されたハイインピーダンス状態（Ｈｉ−Ｚ）となっている。電気泳動表示装置１００が電源オフ状態である場合にもほぼ同様の状態である。
【００５０】
かかる状態の表示部５に対して画像を表示させるには、まず、画像信号入力期間ＳＴ１１において、各駆動回路の各配線を電気的に接続することで信号入力可能な状態とするとともに、ラッチ回路７０に電源電圧を供給することで画像信号を記憶できる状態とする。
本実施形態の場合、走査線６６の電位Ｇ、及びデータ線６８ａ、６８ｂの電位Ｄａ、Ｄｂはいずれもローレベル（Ｌ；０Ｖ）とされ、高電位電源線５０の電位Ｖｄｄは画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）とされ、低電位電源線４９の電位Ｖｓｓはローレベル電位ＶＬ（０Ｖ）とされる。
【００５１】
なお、本実施形態では、データ線６８におけるローレベル（Ｌ）の電位と、低電位電源線４９のローレベル電位ＶＬとがいずれも０（ゼロ）Ｖであるとして説明することとする。また、図６の各部に示した０Ｖ、５Ｖ、１５Ｖ等の電位は、発明の説明のために一例として付したものであり、各配線の電位はこれらの具体的数値に限定されるものではない。
【００５２】
その後、各画素４０のラッチ回路７０に画像信号が入力される。具体的には、走査線駆動回路６１から走査線６６に対して選択信号であるハイレベル（Ｈ）のパルスが入力され、画素４０の選択トランジスタ４１がオン状態とされる。また、第１のデータ線駆動回路６２からデータ線６８に対して、走査線駆動回路６１による選択動作に同期した画像信号が供給され、オン状態の選択トランジスタ４１を介してデータ線６８と接続されたラッチ回路７０に画像信号が入力される。
【００５３】
上記の画像信号入力動作により、黒表示に更新される画素４０Ａでは、選択トランジスタ４１ａを介してデータ線６８ａからラッチ回路７０ａにローレベル（Ｌ）の画像信号が入力され、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位がローレベル（Ｌ）、データ出力端子Ｎ２ａの電位がハイレベル（Ｈ）となる。
一方、画素４０Ｂでは、選択トランジスタ４１ｂを介してデータ線６８ｂからラッチ回路７０ｂにハイレベル（Ｈ）の画像信号が入力され、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位がハイレベル（Ｈ）、データ出力端子Ｎ２ｂの電位がローレベル（Ｌ）となる。
【００５４】
なお、画像信号入力期間ＳＴ１１では、図７に示すように、第２のデータ線駆動回路１６２の第２のスイッチング素子６５はオフ状態である。
また、画像信号入力期間ＳＴ１１において、ラッチ回路７０ａと接続された画素電極３５ａの電位Ｖａは、画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）となり、ラッチ回路７０ｂと接続された画素電極３５ｂの電位Ｖｂはローレベル電位ＶＬ（０Ｖ）となるが、共通電極３７がハイインピーダンス状態であるため、電気泳動素子３２の表示状態は変化しない。
【００５５】
画素４０Ａ、４０Ｂにそれぞれ画像信号が入力されたならば、画像表示期間ＳＴ１２に移行する。
画像表示期間ＳＴ１２に移行すると、高電位電源線５０の電位Ｖｄｄが、画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）から画像表示用のハイレベル電位ＶＨ（例えば１５Ｖ）に引き上げられ、低電位電源線４９の電位Ｖｓｓはローレベル電位ＶＬ（０Ｖ）とされる。また、共通電極３７には、ハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形状のパルスが入力される。
【００５６】
これにより、画素４０Ａでは、ラッチ回路７０ａのデータ出力端子Ｎ２ａの電位がハイレベル電位ＶＨに上昇し、画素電極３５ａの電位Ｖａがハイレベル電位ＶＨとなる。そして、矩形状のパルスが入力された共通電極３７がローレベル電位ＶＬである期間に、画素電極３５ａと共通電極３７との電位差により電気泳動素子３２が駆動される。すなわち、図５（ｂ）に示したように、正に帯電した黒色粒子２６が共通電極３７側に引き寄せられ、負に帯電した白色粒子２７が画素電極３５ａ側に引き寄せられて、画素４０Ａが黒表示される。
【００５７】
一方、画素４０Ｂでは、ラッチ回路７０のデータ出力端子Ｎ２ｂはローレベル電位ＶＬであるから、画素電極３５ｂの電位Ｖｂもローレベル電位ＶＬとなる。そして、共通電極３７がハイレベル電位ＶＨである期間に、画素電極３５ｂと共通電極３７との間の電位差によって電気泳動素子３２が駆動される。すなわち、図５（ａ）に示したように、負に帯電した白色粒子２７が共通電極３７側に引き寄せられ、正に帯電した黒色粒子２６が画素電極３５ａ側に引き寄せられて、画素４０Ｂが白表示される。
【００５８】
さらに本実施形態の場合、画像表示期間ＳＴ１２において、図８に示すように、第１のデータ線駆動回路６２の第１のスイッチング素子６７（６７ａ、６７ｂ）がオフ状態とされる一方、第２のデータ線駆動回路１６２の第２のスイッチング素子６５がオン状態とされる。また、保護電位配線５８には、共通電源変調回路６４から所定の保護電位ＶＤが供給される。
これにより、すべてのデータ線６８が第２のスイッチング素子６５を介して保護電位配線５８と電気的に接続され、データ線６８（６８ａ、６５ｂ）に対して保護電位配線５８の保護電位ＶＤが入力される。具体的には、保護電位ＶＤとして、画像表示用のハイレベル電位ＶＨの１／２の電位（ＶＨ／２）がデータ線６８に入力される。
なお、このように第１のスイッチング素子６７と、第２のスイッチング素子６５とは、排他的にオン／オフ制御されるため、データ線６８に対して画像信号と保護電位ＶＤとが同時に供給されてしまうことはない。
【００５９】
以上の画像信号入力期間ＳＴ１１及び画像表示期間ＳＴ１２における一連の動作により、画像データに基づく画像を表示部５に表示させることができる。
画像表示動作が終了したならば、図６に示すように、画像保持期間ＳＴ１３に移行する。画像保持期間ＳＴ１３では、画素４０に接続されている各配線がいずれもハイインピーダンス状態とされる。これにより、画素電極３５ａ、３５ｂ及び共通電極３７がハイインピーダンス状態となり、電気泳動素子３２が電気的に孤立した状態となる。したがって、電力を消費することなく画像を保持することができる。
【００６０】
以上に詳細に説明した本実施形態の電気泳動表示装置によれば、画像信号入力期間ＳＴ１１においてラッチ回路７０に対して確実に画像信号を書き込むことができ、さらに本実施形態の駆動方法を採用することで、画像表示期間ＳＴ１２におけるラッチ回路７０の電位変動をも抑えることができる。したがって本実施形態によれば、動作信頼性に優れた電気泳動表示装置を実現できる。以下、かかる作用効果について詳細に説明する。
【００６１】
まず、本実施形態の電気泳動表示装置１００では、画素４０にシングルゲート構造のＮ−ＭＯＳトランジスタである選択トランジスタ４１が設けられている。シングルゲート構造の選択トランジスタ４１では、図２２（ａ）に示したダブルゲート構造の選択トランジスタ４４１よりもオン抵抗が低くなるため、画像信号入力期間ＳＴ１１におけるラッチ回路７０への画像信号入力時に、ラッチ回路７０のＰ−ＭＯＳトランジスタ７３又はＮ−ＭＯＳトランジスタ７４に十分な電流を流すことができる。したがって本実施形態に係る画素４０では、ラッチ回路７０のデータ入力端子Ｎ１の電位を確実に規定することができ、画像信号を電位として記憶させることができる。
【００６２】
その一方で、選択トランジスタ４１をシングルゲート構造とした場合には、選択トランジスタ４１の耐電圧が問題となる。すなわち、ダブルゲート構造ではソース−ドレイン間の電圧が２つのチャネルに分割されて印加されるため耐電圧を確保しやすいが、シングルゲート構造では１つのチャネルに上記の電圧が印加されるため、耐電圧が不足しやすい。そこで本実施形態の電気泳動表示装置１００では、図８に示したように、画像表示期間ＳＴ１２においてデータ線６８に保護電位ＶＤを入力し、選択トランジスタ４１のソース−ドレイン間に印加される電圧を低下させ、これによりシングルゲート構造の選択トランジスタ４１を設けたことによる不具合の発生を回避できるようにした。
【００６３】
詳しくは、画像表示期間ＳＴ１２において、表示部５のすべてのデータ線６８を第２のスイッチング素子６５を介して保護電位配線５８に接続し、データ線６８の電位をハイレベル電位ＶＨの１／２の電位に保持することとした。これにより、選択トランジスタ４１に印加される電圧が、データ線６８に電位入力をしない場合（０Ｖとした場合）の１／２になる。
図８に示した黒表示される画素４０Ａでは、データ入力端子Ｎ１ａの電位がローレベル電位ＶＬ（０Ｖ）であるから、選択トランジスタ４１ａのソース−ドレイン間に印加される電圧はＶＨ／２である。仮にハイレベル電位ＶＨが１５Ｖであるとすると、選択トランジスタ４１ａに印加される電圧は７．５Ｖとなる。
一方、白表示される画素４０Ｂでは、データ入力端子Ｎ１ｂの電位がハイレベル電位ＶＨ（例えば１５Ｖ）であるから、選択トランジスタ４１ｂのソース−ドレイン間に印加される電圧はやはりＶＨ／２（例えば７．５Ｖ）となる。
【００６４】
このように本実施形態の駆動方法によれば、画像表示期間ＳＴ１２において選択トランジスタ４１に印加される電圧を低下させることができるので、例えば製造バラツキによって選択トランジスタ４１の耐電圧がハイレベル電位ＶＨよりも低くなったとしても、ＶＨ／２より高い耐電圧を有していれば、選択トランジスタ４１におけるリークの発生を防止することができる。
したがって、本実施形態の電気泳動表示装置１００によれば、優れた動作信頼性を得ることができる。また、選択トランジスタ４１の製造バラツキに起因する不具合の発生を抑えることができるため、高歩留まりに製造することができる。
【００６５】
なお、本実施形態では画像表示期間ＳＴ１２においてデータ線６８に入力する保護電位ＶＤをＶＨ／２としたが、これは、本実施形態においてローレベル電位ＶＬを０Ｖとしたためであり、ローレベル電位ＶＬが０Ｖではない場合には保護電位ＶＤの設定値もローレベル電位ＶＬに合わせて変更される。具体的には、保護電位ＶＤは、ハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位である（ＶＨ＋ＶＬ）／２に設定される。
上記のように保護電位ＶＤの設定値を中間電位（ＶＨ＋ＶＬ）／２に設定すれば、選択トランジスタ４１に印加される電圧の最大値が最も小さくなるため、選択トランジスタ４１の耐電圧のマージンを大きく取ることができるので望ましい。
【００６６】
ただし、保護電位ＶＤを厳密に中間電位（ＶＨ＋ＶＬ）／２に設定する必要はなく、製造プロセスにおける選択トランジスタ４１の特性バラツキの態様や程度を考慮して保護電位ＶＤの設定値を変更することもできる。
【００６７】
具体的に設定可能な保護電位ＶＤの範囲としては、（ＶＨ＋ＶＬ）／３以上、２（ＶＨ＋ＶＬ）／３以下の範囲である。すなわち、中間電位（ＶＨ＋ＶＬ）／２と中心として上下に（ＶＨ＋ＶＬ）／６の幅で保護電位ＶＤをずらすことができる。ローレベル電位ＶＬが０Ｖであれば、保護電位ＶＤは（ＶＨ／３）以上（２ＶＨ／３）以下の範囲となる。このような範囲とすれば、選択トランジスタ４１の耐電圧の許容値が少なくとも３割程度低くすることができる。
【００６８】
なお、本実施形態では、画像保持期間ＳＴ１３において、ラッチ回路７０に接続された高電位電源線５０及び低電位電源線４９をハイインピーダンス状態に移行させることとしたが、同期間においてこれらの電源配線の通電状態を維持し、ラッチ回路７０に電位（記憶内容）を保持させることもできる。この場合には、ラッチ回路７０の保持電位によって選択トランジスタ４１のソース−ドレイン間に電圧が印加されるため、データ線６８への保護電位ＶＤの入力を画像保持期間ＳＴ１３まで継続して行うことが好ましい。
【００６９】
また、本実施形態に係る駆動方法では、画像表示期間ＳＴ１２において、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを周期的に繰り返す矩形状のパルスを複数周期分入力している。このような駆動方法を、本願においては「コモン振り駆動」と呼ぶ。コモン振り駆動の定義としては、画像表示期間ＳＴ１２において、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを繰り返すパルスが少なくとも１周期以上印加される駆動方法のことである。
【００７０】
このコモン振り駆動方法によれば、黒色粒子と白色粒子をより確実に所望の電極に移動させることができるためコントラストを高めることができる。また画素電極と共通電極とに印加する電位をハイレベル電位ＶＨとローレベル電位ＶＬの二値により制御可能であるため、低電圧化が図れるとともに、回路構成をシンプルにすることができる。また、画素電極３５のスイッチング素子としてＴＦＴを用いた場合には、低電圧駆動によりＴＦＴの信頼性を確保することができるというメリットがある。
なお、コモン振り駆動の周波数及び周期数は、電気泳動素子３２の仕様及び特性に応じて適宜定めることが好ましい。
【００７１】
なお、画像表示期間ＳＴ１２において、コモン振り駆動を行わない駆動方法とすることもできる。
この場合には、画像表示期間ＳＴ１２を、黒色画像表示期間と白色画像表示期間とに分割し、黒色画像表示期間では共通電極３７をローレベル電位ＶＬに保持し、白色画像表示期間では共通電極３７をハイレベル電位ＶＨに保持する。これにより、黒色画像表示期間において画素４０Ａが黒表示され、白色画像表示期間において画素４０Ｂが白表示されるので、上記実施形態と同様に表示部５に画像データに基づく画像を表示することができる。
【００７２】
［第１実施形態の変形例］
上記第１実施形態では、第１のデータ線駆動回路６２が、複数の第１のスイッチング素子６７によってデータ信号配線１６７とデータ線６８との電気的接続及び切断を行う構成としたが、第１のデータ線駆動回路６２としては、図９に示す第１のデータ線駆動回路６２Ａを採用してもよい。
【００７３】
図９に示す第１のデータ線駆動回路６２Ａは、シフトレジスタ６２１と、第１ラッチ回路６２２と、第２ラッチ回路６２３と、レベルシフタ６２４と、バッファ６２５と、複数の第１のスイッチング素子６７と、を備えている。
【００７４】
第１のデータ線駆動回路６２Ａの動作の概略を以下に簡単に説明する。
第１のデータ線駆動回路６２Ａでは、まず、クロックパルスＣＬＫが入力された状態のシフトレジスタ６２１に対してスタートパルスＳＴが入力される。スタートパルスＳＴが入力されると、シフトレジスタ６２１から第１ラッチ回路６２２に対して、データ線６８のＸ１からＸｎに向かう順でラッチ信号が送信される。
【００７５】
第１ラッチ回路６２２は、データ線６８ごとに画像信号を保持する記憶素子を備えており、ラッチ信号に同期してデータ信号配線（図示略）から画像信号Ｄを取り込む。すべての記憶素子への画像信号Ｄの取り込みを完了すると、第１ラッチ回路６２２に保持された画像信号Ｄが第２ラッチ回路６２３へ一斉に送信される。第２ラッチ回路６２３は、第１ラッチ回路６２２と同様にデータ線６８ごとに設けられた記憶素子を備えており、これらの記憶素子に第１ラッチ回路６２２から送信された画像信号Ｄを保持する。
【００７６】
第２ラッチ回路６２３に保持された画像信号Ｄは、レベルシフタ６２４により電位を調整された後、バッファ６２５に入力される。そして、バッファ６２５で電流増幅された画像信号Ｄが、スイッチング信号Ｓｗに基づいて動作する第１のスイッチング素子６７を介して、水平同期信号Ｈｓｙｎｃに応じたタイミングでデータ線６８に入力される。データ線６８に入力された画像信号Ｄは、走査線駆動回路６１から選択信号が入力された走査線６６に属する画素４０のラッチ回路７０に入力される。
【００７７】
以上に説明した第１のデータ線駆動回路６２Ａでは、図９に示すように、第１のスイッチング素子６７が、バッファ６２５とデータ線６８との間に介挿されている。このような構成とされているのは、第２のデータ線駆動回路１６２の動作時に、バッファ６２５が保持している画像信号によってデータ線６８の電位が保護電位ＶＤから変動するのを回避するために、バッファ６２５とデータ線６８とを電気的に切断する必要があるからである。
上記の第１のデータ線駆動回路６２Ａを備える場合にも、先に記載の駆動方法により画像表示動作を行うことができ、同様の作用効果を得ることができる。
【００７８】
（第２の実施形態）
次に、本発明の第２の実施形態について図面を参照しつつ説明する。
図１０は、第２の実施形態に係る電気泳動表示装置２００の概略構成を示す図である。
なお、以下で参照する各図において、先の第１実施形態と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略することとする。
【００７９】
図１０に示すように、電気泳動表示装置２００は、表示部５と、表示部５の周囲に設けられた走査線駆動回路６１と、データ線駆動回路２６２と、コントローラ６３と、共通電源変調回路６４と、を備えている。すなわち、本実施形態の電気泳動表示装置２００は、第１実施形態における第１のデータ線駆動回路６２及び第２のデータ線駆動回路１６２に代えて、データ線駆動回路２６２を備えた構成である。
【００８０】
データ線駆動回路２６２は、ドライバ回路２６３と、ドライバ回路２６３に接続された複数のスイッチング素子６７と、スイッチング素子６７とデータ線６８との間に接続されたバッファ回路６９と、を備えている。データ線駆動回路２６２は、第１実施形態に係る第１のデータ線駆動回路６２に、さらにバッファ回路６９を付加した構成である。
【００８１】
ドライバ回路２６３は、コントローラ６３の制御のもと、データ線６８のＸ１からＸｎに向かう順でスイッチング素子６７にスイッチング信号を出力する。このスイッチング信号の入力によりスイッチング素子６７がオン状態となり、データ信号配線１６７とバッファ回路６９とが接続される。これにより、データ信号配線１６７を介して供給される画像信号がバッファ回路６９に入力され、バッファ回路６９により電流増幅された画像信号がデータ線６８に入力される。
したがって、本実施形態に係るデータ線駆動回路２６２においても、第１実施形態に係る第１のデータ線駆動回路６２と同様の制御信号及び画像信号の入力により、画素４０への画像信号の供給を行うことができる。
【００８２】
バッファ回路６９は、データ信号配線１６７からスイッチング素子６７を介して入力される画像信号の電流増幅機能を少なくとも備えた回路とされる。バッファ回路６９としては、図１１に示すように、種々の構成を採用することができる。
図１１（ａ）に示すバッファ回路６９ａ（６９）は、スイッチング素子６７とデータ線６８との間に、直列接続された４個のインバータＩＮＶを有するバッファＢＵＦ１を備えた構成である。あるいは、２個のインバータＩＮＶを直列接続したバッファを備える構成としてもよい。
図１１（ｂ）に示すバッファ回路６９ｂ（６９）は、入力側インバータＩＮＶ１と出力側インバータＩＮＶ２とをループ接続したラッチ回路ＬＡＴを備えた構成である。バッファ回路６９ｂでは、ラッチ回路ＬＡＴにスイッチング素子６７を介して入力された信号の電位を保持することができる。
図１１（ｃ）に示すバッファ回路６９ｃ（６９）は、ラッチ回路ＬＡＴと、直列接続された２個のインバータＩＮＶを有するバッファＢＵＦ２と、が直列に接続された構成である。
【００８３】
さらに、バッファ回路６９ａ〜６９ｃにレベルシフタを追加した構成であってもよい。この場合、バッファ回路６９ａでは、バッファＢＵＦ１とスイッチング素子６７との間にレベルシフタを追加する。バッファ回路６９ｂでは、ラッチ回路ＬＡＴとデータ線６８との間にレベルシフタを追加する。またバッファ回路６９ｃでは、ラッチ回路ＬＡＴとバッファＢＵＦ２との間にレベルシフタを追加する。
【００８４】
［駆動方法］
次に、図１２は、上記構成を備えた電気泳動表示装置２００の駆動方法を示すタイミングチャートである。図１２に示すように、本実施形態の駆動方法は、画素４０のラッチ回路７０に画像信号を入力する画像信号入力期間ＳＴ１１と、データ線６８に保護電位を入力する保護電位入力期間ＳＴ１１ａと、画素電極３５と共通電極３７との電位差によって電気泳動素子３２を駆動し、表示部５に画像を表示する画像表示期間ＳＴ１２と、表示部５に表示された画像を保持する画像保持期間ＳＴ１３とを含む。
【００８５】
図１３は、画像信号入力期間ＳＴ１１における２つの画素４０Ａ、４０Ｂの電位状態を示す図である。図１４は、保護電位入力期間ＳＴ１１ａにおける画素４０Ａ、４０Ｂの電位状態を示す図である。図１５は、画像表示期間ＳＴ１２における画素４０Ａ、４０Ｂの電位状態を示す図である。
なお、図１３から図１５において、各符号の「Ａ」「Ｂ」「ａ」「ｂ」の添字は、説明の対象とした２つの画素４０（４０Ａ、４０Ｂ）と、それらに属する構成要素を明確に区別するために付したものであって他意はない。
【００８６】
図１２には、走査線６６の電位Ｇ、高電位電源線５０の電位Ｖｄｄ、低電位電源線４９の電位Ｖｓｓ、画素４０Ａに接続されたデータ線６８ａの電位Ｄａ、画素４０Ｂに接続されたデータ線６８ｂの電位Ｄｂ、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位、共通電極３７の電位Ｖcom、画素電極３５ａの電位Ｖａ、画素電極３５ｂの電位Ｖｂ、が示されている。図１２は、白表示の画素４０Ａを黒表示に更新し、黒表示の画素４０Ｂを白表示に更新する場合のタイミングチャートである。
【００８７】
まず、画像信号入力期間ＳＴ１１での駆動過程は、第１実施形態に係る画像信号入力期間と同様である。すなわち、各駆動回路において各配線を電気的に接続して信号入力可能な状態とした後、走査線駆動回路６１及びデータ線駆動回路２６２を動作させ、各画素４０のラッチ回路７０に画像信号を入力する。
【００８８】
図１３に示すように、黒表示に更新される画素４０Ａでは、選択トランジスタ４１ａを介してデータ線６８ａからラッチ回路７０ａにローレベル（Ｌ）の画像信号が入力され、ラッチ回路７０ａのデータ入力端子Ｎ１ａの電位がローレベル（Ｌ）、データ出力端子Ｎ２ａの電位がハイレベル（Ｈ）となる。
一方、画素４０Ｂでは、選択トランジスタ４１ｂを介してデータ線６８ｂからラッチ回路７０ｂにハイレベル（Ｈ）の画像信号が入力され、ラッチ回路７０ｂのデータ入力端子Ｎ１ｂの電位がハイレベル（Ｈ）、データ出力端子Ｎ２ｂの電位がローレベル（Ｌ）となる。
【００８９】
画素４０Ａ、４０Ｂにそれぞれ画像信号が入力されたならば、保護電位入力期間ＳＴ１１ａに移行する。
保護電位入力期間ＳＴ１１ａでは、走査線６６を非選択状態としつつデータ線駆動回路２６２のみを駆動することで、データ線６８に保護電位ＶＤを入力する。本実施形態の場合、図１２及び図１４に示すように、データ線駆動回路２６２のスイッチング素子６７をオン状態とすることで、データ線６８に画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）を保護電位ＶＤとして入力する。
【００９０】
保護電位ＶＤの入力に際しては、データ信号配線１６７に保護電位ＶＤ（ハイレベル電位ＶＭ）を供給した状態で、データ線駆動回路２６２を画像信号入力期間ＳＴ１１と同様に動作させ、データ線６８を順次選択して保護電位ＶＤを入力する。
あるいは、データ線駆動回路２６２にすべてのデータ線６８を選択状態とする（すべてのスイッチング素子６７をオン状態とする）機能が実装されていれば、より簡便に保護電位ＶＤの入力を行うことができる。つまり、データ信号配線１６７に保護電位ＶＤを供給した状態で上記機能を有効にするのみで、データ信号配線１６７とすべてのデータ線６８とを電気的に接続し、すべてのデータ線６８に一括して保護電位ＶＤを入力することができる。
【００９１】
データ線６８（６８ａ、６８ｂ）に対して保護電位ＶＤを入力したならば、画像表示期間ＳＴ１２に移行する。画像表示期間ＳＴ１２における駆動過程は第１実施形態と同様である。
図１２に示すように、画像表示期間ＳＴ１２では、高電位電源線５０の電位Ｖｄｄが、画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）から画像表示用のハイレベル電位ＶＨ（例えば１５Ｖ）に引き上げられ、低電位電源線４９の電位Ｖｓｓはローレベル電位ＶＬ（０Ｖ）とされる。また、共通電極３７には、ハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形状のパルスが入力される。
【００９２】
これにより、図１５に示すように、画素４０Ａでは、画素電極３５ａがハイレベル電位ＶＨ（例えば１５Ｖ）となる。そして、矩形状のパルスが入力された共通電極３７がローレベル電位ＶＬである期間に、画素電極３５ａと共通電極３７との電位差により電気泳動素子３２が駆動され、画素４０Ａが黒表示される。
一方、画素４０Ｂでは、画素電極３５ｂはローレベル電位ＶＬであるから、共通電極３７がハイレベル電位ＶＨである期間に、画素電極３５ｂと共通電極３７との間の電位差によって電気泳動素子３２が駆動され、画素４０Ｂが白表示される。
【００９３】
以上の画像信号入力期間ＳＴ１１、保護電位入力期間ＳＴ１１ａ、及び画像表示期間ＳＴ１２における一連の動作により、画像信号に基づく画像を表示部５に表示させることができる。
画像表示動作が終了したならば、図１２に示すように、画像保持期間ＳＴ１３に移行する。画像保持期間ＳＴ１３では、画素４０に接続されている各配線がいずれもハイインピーダンス状態とされる。これにより、画素電極３５ａ、３５ｂ及び共通電極３７がハイインピーダンス状態となり、電気泳動素子３２が電気的に孤立した状態となる。したがって、電力を消費することなく画像を保持することができる。
【００９４】
以上に説明した本実施形態の電気泳動表示装置２００によれば、先の第１実施形態の電気泳動表示装置１００と同様に、保護電位入力期間ＳＴ１１ａと画像表示期間ＳＴ１２とにおいてデータ線６８に保護電位ＶＤを入力し、選択トランジスタ４１のソース−ドレイン間に印加される電圧を低下させることで、選択トランジスタ４１をシングルゲート構造としたことによる不具合の発生を回避することができる。
【００９５】
より詳細には、本実施形態では、保護電位入力期間ＳＴ１１ａにおいて、表示部５のすべてのデータ線６８に対して保護電位ＶＤ（ハイレベル電位ＶＭ）を入力し、かかる保護電位ＶＤを画像表示期間ＳＴ１２の間保持することとした。
これにより、画像表示期間ＳＴ１２において選択トランジスタ４１に印加される電圧が、データ線６８に電位入力をしない場合（０Ｖとした場合）よりも保護電位ＶＤの分だけ低くなる。
図１４に示した黒表示される画素４０Ａでは、データ入力端子Ｎ１ａの電位がローレベル電位ＶＬ（０Ｖ）であるから、選択トランジスタ４１ａのソース−ドレイン間に印加される電圧はＶＭ（例えば５Ｖ）となる。一方、白表示される画素４０Ｂでは、データ入力端子Ｎ１ｂの電位がハイレベル電位ＶＨ（例えば１５Ｖ）であるから、選択トランジスタ４１ｂのソース−ドレイン間に印加される電圧は、ＶＨ−ＶＭ（例えば１０Ｖ）となり、ハイレベル電位ＶＨよりも低くなる。
【００９６】
したがって本実施形態の駆動方法によれば、画像表示期間ＳＴ１２において選択トランジスタ４１に印加される電圧を低下させることができるので、製造バラツキ等によって選択トランジスタ４１の耐電圧がハイレベル電位ＶＨよりも低くなったとしても、ＶＭ又は（ＶＨ―ＶＭ）のうち高い方の電位よりも高い耐電圧を有していれば、選択トランジスタ４１におけるリーク発生を防止することができる。例えば電位ＶＭが５Ｖ、電位ＶＨが１５Ｖである場合には、選択トランジスタ４１の耐電圧は１０Ｖ（＝ＶＨ−ＶＭ）よりも高ければよい。
【００９７】
なお、選択トランジスタ４１におけるリークを確実に防止するには、画像表示期間ＳＴ１２においてデータ線６８の電位をほぼ保護電位ＶＤに保持し続ける必要がある。そこで本実施形態では、スイッチング素子６７とデータ線６８との間にバッファ回路６９を設け、画像表示期間ＳＴ１２におけるデータ線６８の電位を、ほぼ保護電位ＶＤに保持できるようにした。
また、バッファ回路６９を設けることで、データ線６８に属する画素４０の数が多くなった場合にも、ラッチ回路７０への画像信号の書き込み不良を生じにくくすることができるという利点が得られる。
【００９８】
このように、本実施形態の電気泳動表示装置２００によれば、優れた動作信頼性を得ることができる。また、選択トランジスタ４１の製造バラツキに起因する不具合の発生を抑えることができるため、高歩留まりに製造することが可能である。
【００９９】
［第２実施形態の変形例］
上記第２の実施形態では、保護電位入力期間ＳＴ１１ａにおいてデータ線６８に入力される保護電位ＶＤを画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）としたが、保護電位ＶＤとして、ハイレベル電位ＶＭと異なる電位を入力してもよい。以下、保護電位ＶＤを異ならせる場合について、変形例として説明する。
なお、本変形例において、電気泳動表示装置の構成は第２実施形態と同様であるから、構成に関する説明は省略する。また、駆動方法についても、保護電位入力期間においてデータ線６８に入力される電位が異なるのみであるから、適宜省略しつつ説明することとする。
【０１００】
図１６は、変形例に係る駆動方法のタイミングチャートであって、第２実施形態で参照した図１２に対応する図である。図１７は、図１６に示す画像表示期間ＳＴ１２における２つの画素４０Ａ、４０Ｂの電位状態を示す図であって、図１５に対応する図である。
【０１０１】
図１６に示すように、変形例に係る駆動方法は、画像信号入力期間ＳＴ１１と、保護電位入力期間ＳＴ１１ｂと、画像表示期間ＳＴ１２と、画像保持期間ＳＴ１３とを含む。
変形例に係る駆動方法では、保護電位入力期間ＳＴ１１ｂにおいて、保護電位ＶＤとして画像表示用のハイレベル電位ＶＨ（例えば１５Ｖ）の１／２の電位ＶＨ／２（例えば７．５Ｖ）を、データ線６８ａ及びデータ線６８ｂに入力する。すなわち、保護電位入力期間ＳＴ１１ｂにおいて、データ信号配線１６７に電位ＶＨ／２を供給した状態でデータ線駆動回路２６２を作動させ、すべてのデータ線６８に対してデータ信号配線１６７の電位ＶＨ／２を入力する。
保護電位入力期間ＳＴ１１ｂにおいてデータ線６８に入力された電位は、各々のデータ線６８に対応して設けられたバッファ回路６９によって画像表示期間ＳＴ１２の間、安定に保持される。
【０１０２】
以上に説明した変形例に係る駆動方法によれば、画像表示期間ＳＴ１２においてデータ線６８が電位ＶＨ／２に保持されるので、図１７に示すように、画素４０Ａの選択トランジスタ４１ａ及び画素４０Ｂの選択トランジスタ４１ｂのそれぞれソース−ドレイン間に印加される電圧は、いずれもＶＨ／２となる。つまり、ハイレベル電位ＶＨが１５Ｖであれば、選択トランジスタ４１ａ、４１ｂに印加される電圧はいずれも７．５Ｖとなる。
【０１０３】
したがって、変形例に係る駆動方法によれば、先に記載の第２実施形態に係る駆動方法よりも選択トランジスタ４１に印加される電圧の最大値を低くすることができ、選択トランジスタ４１の耐電圧のマージンを大きく取ることができる。
よって、本変形例においても、シングルゲートトランジスタにおける耐電圧の問題を回避することができるので、選択トランジスタ４１としてシングルゲート構造のトランジスタを採用し、十分な電流駆動能力を得ることができる。
【０１０４】
なお、本変形例においても、保護電位ＶＤがＶＨ／２となるのはローレベル電位ＶＬが０Ｖである場合であり、データ線６８に入力する保護電位ＶＤは、第１実施形態と同様に、ローレベル電位ＶＬに合わせて変更される。具体的には、保護電位ＶＤは、ハイレベル電位ＶＨとローレベル電位ＶＬとの中間電位である（ＶＨ＋ＶＬ）／２に設定される。保護電位ＶＤの設定値を中間電位（ＶＨ＋ＶＬ）／２に設定すれば、選択トランジスタ４１に印加される電圧の最大値が最も小さくなるため、選択トランジスタ４１の耐電圧のマージンを大きく取ることができ、望ましい構成となる。
【０１０５】
また本変形例において、保護電位ＶＤを厳密に中間電位（ＶＨ＋ＶＬ）／２に設定する必要はなく、製造プロセスにおける選択トランジスタ４１の特性バラツキの態様や程度を考慮して保護電位ＶＤの設定値を変更することができる。具体的に設定可能な保護電位ＶＤの範囲としては、第１実施形態と同様に、（ＶＨ＋ＶＬ）／３以上、２（ＶＨ＋ＶＬ）／３以下の範囲である。このような範囲とすれば、選択トランジスタ４１の耐電圧の許容値が少なくとも３割程度低くすることができる。
【０１０６】
なお、第２実施形態のように保護電位ＶＤとして画像信号入力用のハイレベル電位ＶＭ（例えば５Ｖ）を入力する場合には、画像信号入力期間ＳＴ１１においてデータ線駆動回路２６２からデータ線６８に入力されるハイレベル電位と保護電位ＶＤとが同一であるため、データ線駆動回路２６２の耐電圧を考慮する必要はない。
しかし、変形例に係る駆動方法では、画像信号入力期間ＳＴ１１よりも高い電位（例えば７．５Ｖ）の保護電位ＶＤがデータ線６８に入力される可能性がある。そこで、変形例に係る駆動方法を実施するに際しては、保護電位ＶＤはデータ線駆動回路２６２の耐電圧を考慮して決定される。
例えば、データ線駆動回路２６２の耐電圧が７Ｖである場合には、保護電位ＶＤとして７Ｖ未満（例えば６．５Ｖ）の電位をデータ線６８に入力する。すなわち、保護電位ＶＤを、データ線駆動回路２６２の耐電圧の範囲内で（ＶＨ＋ＶＬ）／２になるべく近い電位に設定する。このような電位に設定した場合にも、５Ｖのハイレベル電位ＶＭを保護電位ＶＤとして入力する場合と比較すると、選択トランジスタ４１に印加される電圧は低減される。
【０１０７】
ただし、先に記載のように、バッファ回路６９にはレベルシフタを設けることができるので、保護電位ＶＤの電位レベルをレベルシフタによって調整（昇圧）する構成を採用すれば、データ線駆動回路２６２の耐電圧を超える電位をデータ線６８に入力することが可能である。
また、レベルシフタを設ける場合には、保護電位ＶＤの生成専用のレベルシフタを設けてもよい。この場合には、１個のレベルシフタから複数のデータ線６８に対して保護電位ＶＤを供給する構成を採用することができるので、データ線駆動回路２６２の回路規模が拡大するのを抑えることができる。
【０１０８】
（第３の実施形態）
先の第１及び第２の実施形態では、ラッチ回路７０のデータ出力端子Ｎ２に画素電極３５が直接接続された構成の画素４０を備えた電気泳動表示装置について説明したが、本発明に係る電気泳動表示装置の画素構造としては、図１８に示す画素１４０も採用することができる。
【０１０９】
図１８に示す画素１４０は、選択トランジスタ４１と、ラッチ回路７０と、スイッチ回路８０と、画素電極３５と、電気泳動素子３２と、共通電極３７とを備えている。画素１４０には、走査線６６と、データ線６８と、低電位電源線４９と、高電位電源線５０と、第１の制御線９１と、第２の制御線９２と、が接続されている。
スイッチ回路８０は、ラッチ回路７０と画素電極３５との間に介挿されており、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを有している。
【０１１０】
第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスタ８１とＮ−ＭＯＳトランジスタ８２とを有している。Ｐ−ＭＯＳトランジスタ８１及びＮ−ＭＯＳトランジスタ８２のソース端子は第１の制御線９１に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ８１のゲート端子はラッチ回路７０のデータ入力端子Ｎ１（選択トランジスタ４１のドレイン端子）に接続され、Ｎ−ＭＯＳトランジスタ８２のゲート端子はラッチ回路７０のデータ出力端子Ｎ２に接続されている。
【０１１１】
第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスタ８３とＮ−ＭＯＳトランジスタ８４とを有している。Ｐ−ＭＯＳトランジスタ８３及びＮ−ＭＯＳトランジスタ８４のソース端子は第２の制御線９２に接続され、ドレイン端子は画素電極３５に接続されている。Ｐ−ＭＯＳトランジスタ８３のゲート端子はラッチ回路７０のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスタ８４のゲート端子はラッチ回路７０のデータ入力端子Ｎ１に接続されている。
【０１１２】
上記構成を備えた本実施形態の電気泳動表示装置において表示部５に画像を表示させるには、選択トランジスタ４１を介してラッチ回路７０のデータ入力端子Ｎ１に画像信号を入力し、ラッチ回路７０に画像信号を電位として記憶させる。
そうすると、ラッチ回路７０のデータ入力端子Ｎ１及びデータ出力端子Ｎ２から出力される電位に基づいてスイッチ回路８０が動作し、第１のトランスミッションゲートＴＧ１又は第２のトランスミッションゲートＴＧ２を介して、第１の制御線９１又は第２の制御線９２と、画素電極３５とが接続される。
その結果、第１又は第２の制御線９１、９２から画素電極３５に画像表示用の電位が入力され、図５に示したように、画素電極３５と共通電極３７との電位差に基づいて画素１４０が黒又は白表示される。
【０１１３】
図１８に示す画素構造を具備した電気泳動表示装置においても、選択トランジスタ４１とそれに接続される走査線６６及びデータ線６８の構成は第１及び第２実施形態と共通であるから、問題なく本発明に係る構成を採用することができる。
すなわち、選択トランジスタ４１をシングルゲート構造とすることで十分な電流駆動能力を確保し、これによりラッチ回路７０に対して確実に画像信号を書き込めるようにしている。そして、シングルゲート構造のトランジスタにおける耐電圧の問題も、画像表示期間におけるデータ線電位の制御によって回避することができる。したがって本実施形態の電気泳動表示装置も、動作信頼性に優れるとともに、製造性にも優れたものとなる。
【０１１４】
また、本実施形態の電気泳動表示装置では、ラッチ回路７０と画素電極３５との間に、スイッチ回路８０が介在しているので、スイッチ回路８０に接続された第１及び第２の制御線９１、９２の電位を操作することにより、ラッチ回路７０の保持電位によらず表示部５の表示制御を行うことができる。
【０１１５】
例えば、第１及び第２の制御線９１、９２に入力するハイレベル電位ＶＨとローレベル電位ＶＬを入れ替え、共通電極３７にハイレベル電位ＶＨとローレベル電位ＶＬとを所定周期で繰り返す矩形状のパルスを入力することで、表示部５の表示画像を反転させて表示することができる。
また、本実施形態の電気泳動表示装置では、ラッチ回路７０に画像信号を転送することなく表示部５の消去動作を行うこともできる。すなわち、第１及び第２の制御線９１、９２の双方にハイレベル電位ＶＨを入力し、共通電極３７にローレベル電位ＶＬを入力すれば、表示部５を全面黒表示により消去することができる。あるいは、第１及び第２の制御線９１、９２の双方にローレベル電位ＶＬを入力し、共通電極３７にハイレベル電位ＶＨを入力すれば、表示部５を全面白表示により消去することができる。
【０１１６】
［電子機器］
次に、上記各実施形態の電気泳動表示装置１００（２００）を、電子機器に適用した場合について説明する。
図１９は、腕時計１０００の正面図である。腕時計１０００は、時計ケース１００２と、時計ケース１００２に連結された一対のバンド１００３とを備えている。
時計ケース１００２の正面には、上記各実施形態の電気泳動表示装置１００（２００）からなる表示部１００５と、秒針１０２１と、分針１０２２と、時針１０２３とが設けられている。時計ケース１００２の側面には、操作子としての竜頭１０１０と操作ボタン１０１１とが設けられている。竜頭１０１０は、ケース内部に設けられる巻真（図示は省略）に連結されており、巻真と一体となって多段階（例えば２段階）で押し引き自在、かつ、回転自在に設けられている。表示部１００５では、背景となる画像、日付や時間などの文字列、あるいは秒針、分針、時針などを表示することができる。
【０１１７】
図２０は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記各実施形態の電気泳動表示装置１００（２００）を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【０１１８】
図２１は、電子ノート１２００の構成を示す斜視図である。電子ノート１２００は、上記の電子ペーパー１１００が複数枚束ねられ、カバー１２０１に挟まれているものである。カバー１２０１は、例えば外部の装置から送られる表示データを入力する図示は省略の表示データ入力手段を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【０１１９】
以上の腕時計１０００、電子ペーパー１１００、及び電子ノート１２００によれば、表示部に本発明に係る電気泳動表示装置１００（２００）が採用されているので、省電力性に優れた表示部を備える電子機器となっている。
なお、図１９から図２１に示した電子機器は、本発明に係る電子機器を例示するものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【図面の簡単な説明】
【０１２０】
【図１】第１実施形態に係る電気泳動表示装置の概略構成図。
【図２】図１に示す画素の回路構成図。
【図３】実施形態に係る電気泳動表示装置の部分断面図。
【図４】マイクロカプセルの模式断面図。
【図５】電気泳動素子の動作説明図。
【図６】第１実施形態に係る駆動方法におけるタイミングチャート。
【図７】画素の電位状態を示す図。
【図８】画素の電位状態を示す図。
【図９】変形例に係る第１のデータ線駆動回路を示す図。
【図１０】第２実施形態に係る電気泳動表示装置の概略構成図。
【図１１】バッファ回路の構成例を示す図。
【図１２】第２実施形態に係る駆動方法におけるタイミングチャート。
【図１３】画素の電位状態を示す図。
【図１４】画素の電位状態を示す図。
【図１５】画素の電位状態を示す図。
【図１６】変形例に係る駆動方法におけるタイミングチャート。
【図１７】画素の電位状態を示す図。
【図１８】第３実施形態に係る電気泳動表示装置に備えられた画素の回路構成図。
【図１９】電子機器の一例である腕時計を示す図。
【図２０】電子機器の一例である電子ペーパーを示す図。
【図２１】電子機器の一例である電子ノートを示す図。
【図２２】メモリ回路を備えた画素を示す説明図。
【符号の説明】
【０１２１】
１００，２００  電気泳動表示装置、５  表示部、３２  電気泳動素子、３５，３５ａ，３５ｂ  画素電極、３７  共通電極、４０，４０Ａ，４０Ｂ，１４０  画素、４１，４１ａ，４１ｂ  選択トランジスタ（画素スイッチング素子）、４９  低電位電源線、５０  高電位電源線、５８  保護電位配線、６２，６２Ａ  第１のデータ線駆動回路、１６２  第２のデータ線駆動回路、２６２  データ線駆動回路、６３  コントローラ（制御部）、６９，６９ａ，６９ｂ，６９ｃ  バッファ回路、７０，７０ａ，７０ｂ  ラッチ回路（メモリ回路）、８０  スイッチ回路、９１  第１の制御線、９２  第２の制御線、１６７  データ信号配線
【図１】
2009198689.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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