(57)【要約】【課題】非定常的なリーク電流に起因する昇圧電圧のレベル低下を検出して、当該検出結果を外部に報知することで、潜在的な不良を有している半導体記憶装置を出荷テストでリジェクトすることが可能な電圧発生回路および当該電圧発生回路を有した半導体記憶装置のテスト方法を提供する。【解決手段】チャージポンプ回路２００は、ポンプ回路１１０、レベル検出回路１１１、オシレータ回路１１２、レベル低下検出回路１３０および検出結果保持回路１３１を備え、レベル低下検出回路１３０は、レベル検出回路１１１で使用される基準電圧ＶＲＥＦ１を分圧して、基準電圧ＶＲＥＦ１よりも低いレベルの基準電圧ＶＲＥＦ２を出力する分圧回路ＤＶ２と、レベル検出回路１１１で生成される昇圧電圧ＶＰの分圧電圧ＶＤＩＶと基準電圧ＶＲＥＦ２を入力とするコンパレータＣＰ２とを備えている。【選択図】図４
2009232486.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を昇圧することで昇圧電圧を生成する電圧発生回路であって、
前記電源電圧を昇圧して前記昇圧電圧として出力する昇圧回路と、
前記昇圧電圧を検出し、前記昇圧電圧が予め定めた第１の検出レベルにまで低下した場合に、前記昇圧電圧を高めるように前記昇圧回路を制御する第１のレベル検出回路と、
前記昇圧電圧が、前記第１の検出レベルよりも低い第２の検出レベルにまで低下したことを検出して、検出結果を出力する第２のレベル検出回路と、
前記第２のレベル検出回路から出力される前記検出結果を保持する検出結果保持回路とを備え、検出結果保持回路で保持される前記検出結果を読み出すことで、前記昇圧電圧のレベル低下を検出する、電圧発生回路。
【請求項２】
前記第１のレベル検出回路は、
前記昇圧電圧を分圧して分圧電圧を出力する第１の分圧回路と、
前記分圧電圧と、予め定めた第１の基準電圧とを比較する第１のコンパレータとを有し、
前記第２のレベル検出回路は、
前記第１の基準電圧を分圧して第２の基準電圧として出力する第２の分圧回路と、
前記分圧電圧と、前記第２の基準電圧とを比較する第２のコンパレータとを有し、前記第２のコンパレータの出力を前記検出結果とする、請求項１記載の、電圧発生回路。
【請求項３】
前記検出結果保持回路は、
前記第２のレベル検出回路から出力される前記検出結果をセット入力に受け、
リセット入力に与えられるイネーブル信号が活性状態となることで、出力を前記セット入力の信号レベルにセットし、前記イネーブル信号が非活性状態となることで前記出力をリセットするフリップフロップを有する、請求項１記載の、電圧発生回路。
【請求項４】
前記第１のレベル検出回路は、
前記昇圧電圧を分圧して分圧電圧を出力する分圧回路と、
前記分圧電圧と、予め定めた第１の基準電圧とを比較する第１のコンパレータとを有し、
前記第２のレベル検出回路は、
前記第１の基準電圧を複数の電圧レベルに分圧して、そのうちの１つを選択して第２の基準電圧として出力するセレクタ回路と、
前記分圧電圧と、前記第２の基準電圧とを比較する第２のコンパレータとを有し、前記第２のコンパレータの出力を前記検出結果とする、請求項１記載の、電圧発生回路。
【請求項５】
前記昇圧回路は、
前記電源電圧が入力される電源端子と前記昇圧電圧を出力する出力端子との間に複数直列に接続された電荷転送用トランジスタと、
前記電荷転送用トランジスタの接続ノードのそれぞれに一方電極が接続された複数のキャパシタと、を備え、
前記複数のキャパシタのそれぞれの他方電極に交互に逆相のクロック信号を入力することで、前記電源電圧を昇圧しながら転送するポンプ回路で構成され、
前記第１のレベル検出回路は、
前記昇圧電圧が前記第１の検出レベルにまで低下した場合に、第１の検出信号を活性化して前記ポンプ回路に与え、
前記ポンプ回路は、前記活性化した前記第１の検出信号を受けることで、前記クロック信号を前記複数のキャパシタのそれぞれの他方電極に逆相となるように入力する、請求項１記載の、電圧発生回路。
【請求項６】
請求項１記載の電圧発生回路と、
前記電圧発生回路から出力される前記昇圧電圧を、ワード線の駆動電圧として使用するメモリ部とを備えた半導体記憶装置のテスト方法であって、
前記メモリ部を構成する複数のメモリセルを選択して動作させた後、前記検出結果保持回路で保持される前記検出結果を読み出すことで、特定のメモリセルを選択した場合の局所的なリーク電流による前記昇圧電圧のレベル低下を検出する、半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧発生回路に関し、特に、発生電圧のレベル低下を検出可能な電圧発生回路に関する。
【背景技術】
【０００２】
いわゆるフラッシュメモリは、ワード線の選択電圧等、メモリセル動作に外部供給電源電圧より高い電圧を使用するため、当該電圧を発生する電圧発生回路としてチャージポンプ回路をチップ内部に備えている。チャージポンプ回路の電流供給能力は、メモリセル動作に必要な消費電流を供給できるように設定されるが、プロセスパラメータの変動によりチャージポンプ回路の電流供給能力が想定以上に小さくなる場合や、昇圧電圧の印加経路上に配線ショート等のリーク電流源の存在により、昇圧電圧の電流消費がチャージポンプ回路の電流供給能力を上回る場合には、昇圧電圧のレベルが低下する。
【０００３】
定常的なリーク電流による昇圧電圧のレベル低下は、出荷テストで昇圧電圧のレベルを測定することにより検出可能であるが、特定のメモリセル選択時の（非定常的な）局所的なリーク電流に起因する昇圧電圧のレベル低下の検出は難しい。そのような場合でも昇圧電圧のレベル低下が大きい場合はメモリセルが正常に動作せず機能不良として検出できるが、リーク電流が微小で昇圧電圧のレベル低下が小さい場合は機能不良としても検出できず、良品として扱われる。
【０００４】
しかし、リーク電流は初期的には微小でも経時変化により増大する可能性を含むため、このような半導体チップは出荷テストでリジェクトすることが望ましい。特に、低消費電流を実現するためにチャージポンプの電流供給能力を小さくしている場合、微小リーク電流の影響が大きく、後に動作不良を引き起こす可能性のある半導体チップは、出荷テストで除去しておきたい。
【０００５】
例えば、特許文献１には、チャージポンプ容量の電流リークを検出する技術が開示されているが、これはチャージポンプ回路内の定常的なリーク電流を検出することを目的としたものであり、メモリセルアレイでの非定常的なリーク電流を検出するというものではない。
【０００６】
【特許文献１】特開平１０−２９０５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上説明したように、フラッシュメモリ等のように、外部供給電源電圧より高い電圧を内部で発生する半導体記憶装置においては、非定常的なリーク電流に起因する昇圧電圧のレベル低下が問題となっていた。
【０００８】
本発明は上記のような問題点を解消するためになされたもので、非定常的なリーク電流に起因する昇圧電圧のレベル低下を検出して、当該検出結果を外部に報知することで、潜在的な不良を有している半導体記憶装置を出荷テストでリジェクトすることが可能な電圧発生回路および当該電圧発生回路を有した半導体記憶装置のテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る１の実施の形態においては、チャージポンプ回路が、ポンプ回路、レベル検出回路、オシレータ回路、レベル低下検出回路および検出結果保持回路を備えている。レベル低下検出回路は、レベル検出回路で使用される基準電圧を分圧して、基準電圧よりも低いレベルの基準電圧を出力する分圧回路と、レベル検出回路で生成される昇圧電圧の分圧電圧と基準電圧を入力とするコンパレータとを備え、コンパレータの出力が、レベル低下検出回路の出力となった構成を有している。
【発明の効果】
【００１０】
上記実施の形態によれば、アドレスを変化させてメモリセルを次々と選択して動作させ、最後に１度だけ検出結果保持回路の出力を読み出して判定することにより、選択されたメモリ領域にある局所的なリーク電流による昇圧電圧のレベル低下を検出することができる。また、レベル検出回路の検出レベルよりも低い検出レベルを有するレベル低下検出回路を備えることで、昇圧電圧の微小なレベル低下を検出することができる。
【発明を実施するための最良の形態】
【００１１】
＜はじめに＞
発明の説明に先だって、図１〜図３を用いて、電圧発生回路としてチャージポンプ回路を内部に備えたフラッシュメモリの構成および動作について説明する。
【００１２】
図１に示すフラッシュメモリは、外部電源電圧ＶＰＰを昇圧して昇圧電圧ＶＰを発生するチャージポンプ回路１００と、チャージポンプ回路１００から出力される昇圧電圧ＶＰによって駆動するメモリ部１０１とを備えている。
【００１３】
チャージポンプ回路１００は、ポンプ回路１１０、レベル検出回路１１１およびオシレータ回路１１２を備え、レベル検出回路１１１で昇圧電圧ＶＰのレベルが所定のレベルに達しているか否かを検出することで、ポンプ回路１１０の昇圧動作を制御し、所定の昇圧電圧ＶＰを発生する構成となっている。
【００１４】
ポンプ回路１１０は、いわゆるディクソン型のチャージポンプであり、外部電源電圧ＶＰＰがドレインに印加されるＮＭＯＳトランジスタ１４２と、ＮＭＯＳトランジスタ１４２のソースがドレインに接続されたＮＭＯＳトランジスタ１４３と、ＮＭＯＳトランジスタ１４３のソースがドレインに接続されたＮＭＯＳトランジスタ１４４とで、電荷転送手段が構成されている。なお、ＮＭＯＳトランジスタ１４４のソースが、ポンプ回路１１０の出力ノードＯ１となる。
【００１５】
ＮＭＯＳトランジスタ１４２〜１４４のドレインは、それぞれゲートに接続され、ＮＭＯＳトランジスタ１４２とＮＭＯＳトランジスタ１４２との接続ノードＰ１には、キャパシタＣ１の一方電極が接続され、ＮＭＯＳトランジスタ１４３とＮＭＯＳトランジスタ１４４との接続ノードＰ２には、キャパシタＣ２の一方電極が接続されている。
【００１６】
ポンプ回路１１０には、オシレータ回路１１２が出力するクロック信号ＣＬＫおよびレベル検出回路１１１が出力する検出信号ＤＥＴ１が入力され、クロック信号ＣＬＫおよび検出信号ＤＥＴによってポンプドライバであるアンド回路１４０および１４１を制御する構成となっている。
【００１７】
すなわち、クロック信号ＣＬＫはインバータＧ２１を介してアンド回路１４０に入力されると共にアンド回路１４１に入力され、検出信号ＤＥＴ１は、アンド回路１４０に入力されると共にアンド回路１４１に入力される構成となっている。そして、アンド回路１４０の出力ノードＮ１はキャパシタＣ１の他方電極に接続され、アンド回路１４１の出力ノードＮ２はキャパシタＣ２の他方電極に接続されている。
【００１８】
レベル検出回路１１１は、ポンプ回路１１０の出力ノードＯ１と共通電位（例えば接地電位）との間に直列に接続された抵抗Ｒ１およびＲ０と、抵抗Ｒ１とＲ０との接続ノードがマイナス（−）端子に接続され、プラス（＋）端子に基準電圧ＶＲＥＦ１が入力されるコンパレータＣＰ１（第１のコンパレータ）とを備え、コンパレータＣＰ１の出力が検出信号ＤＥＴ１として、オシレータ回路１１２およびポンプ回路１１０に与えられる。
【００１９】
オシレータ回路１１２は、検出信号ＤＥＴ１が入力されるインバータＧ１０と、検出信号ＤＥＴ１をクロック入力とし、インバータＧ１０の出力を反転クロック入力とするクロックドインバータＧ１１と、インバータＧ１１の出力が入力されるインバータＧ１２と、インバータＧ１２の出力が入力されるインバータＧ１３とを備え、インバータＧ１３の出力がクロック信号ＣＬＫとしてポンプ回路１１０に与えられる構成となっている。なお、クロック信号ＣＬＫは、インバータＧ１１の入力にも与えられる。
【００２０】
また、インバータＧ１１とインバータＧ１２との接続ノードと、共通電位との間にはＮＭＯＳトランジスタＴ１が接続され、ＮＭＯＳトランジスタＴ１のゲートには、インバータＧ１０の出力が与えられる構成となっている。
【００２１】
次に、図２に示すタイミングチャートを用いてチャージポンプ回路１００の動作について説明する。図２に示すように、時刻Ｔ００で昇圧電圧ＶＰが低下すると、レベル検出回路１１１では、抵抗Ｒ１およびＲ０で構成される分圧回路ＤＶ１から出力される分圧電圧ＶＤＩＶが基準電位ＶＲＥＦ１以下となり、それがコンパレータＣＰ１で検出されると、コンパレータＣＰ１は検出信号ＤＥＴ１を活性化する（この場合は「Ｈ」レベルとする）。これを受けてポンプ回路１１０およびオシレータ回路１１２が活性し、オシレータ回路１１２では、クロック信号ＣＬＫを出力し始める。
【００２２】
ポンプ回路１１０では、検出信号ＤＥＴ１を活性化するタイミングで、ポンプドライバ１４０の出力ノードＮ１が「Ｌ」レベルから「Ｈ」レベルに変化し、ノードＰ１のレベルが上昇し、ＮＭＯＳトランジスタ１４３が導通する。これにより、ノードＰ１からノードＰ２に電荷が転送され、ノードＰ２のレベルが上昇する。ノードＰ１のレベルが低下すると、ＮＭＯＳトランジスタ１４３がオフする。
【００２３】
次に、時刻Ｔ０１でクロック信号ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化すると、ポンプドライバ１４１の出力ノードＮ２がＬからＨに変化し、ノードＰ２のレベルが上昇して、ＮＭＯＳトランジスタ１４４が導通してノードＰ２から出力ノードＯ１に電荷が転送され、出力ノードＯ１のレベルが上昇する。ノードＰ２のレベルが低下すると、ＮＭＯＳトランジスタ１４４がオフする。
【００２４】
また、時刻Ｔ０１では、ポンプドライバ１４０の出力ノードＮ１は「Ｈ」レベルから「Ｌ」レベルに変化し、ノードＰ１のレベルが低下することで、ＮＭＯＳトランジスタ１４２が導通して、外部電源からノードＰ１に電荷が転送され、ノードＰ１のレベルが上昇する。
【００２５】
次に、時刻Ｔ０２でクロック信号ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに変化すると、ポンプドライバ１４０の出力ノードＮ１が「Ｌ」レベルから「Ｈ」レベルに変化し、同時にポンプドライバ１４１の出力ノードＮ２が「Ｈ」レベルから「Ｌ」レベルに変化する。すると、再びノードＰ１のレベルが上昇し、ノードＰ２のレベルが低下し、ＮＭＯＳトランジスタ１４３が導通してノードＰ１からノードＰ２に電荷が転送され、ノードＰ２のレベルが上昇して、ノードＰ１のレベルが低下する。
【００２６】
このような動作を、昇圧電圧ＶＰのレベルが検出レベルに到達するまで繰り返し、外部電源から供給した電荷を、ＮＭＯＳトランジスタ１４２〜１４４を介して、昇圧しながら転送することで、所定の昇圧電圧ＶＰを発生させる。
【００２７】
時刻Ｔ０４で、レベル検出回路１１１が昇圧電圧ＶＰの分圧レベルＶＤＩＶが基準電位ＶＲＥＦ１以上であることを検出すると、検出信号ＤＥＴ１が非活性になり、これを受けてポンプ回路１１０およびオシレータ回路１１２が非活性になる。そして、次に時刻Ｔ０５でレベル検出回路１１１が昇圧電圧ＶＰの分圧レベルＶＤＩＶが基準電位ＶＲＥＦ１以下であることを検出するまでチャージポンプ回路１００は非活性の状態を維持する。このようにチャージポンプ回路１００は、時刻Ｔ００からＴ０４までの活性期間、時刻Ｔ０４からＴ０５までの非活性期間を繰り返すことにより、所定の昇圧電圧ＶＰを発生する。なお、図２において、時刻Ｔ０５からＴ０９までの期間の動作は、時刻Ｔ０４からＴ０５までの動作と同じである。
【００２８】
ここで、レベル検出回路１１１の検出レベルについて説明する。
抵抗Ｒ１およびＲ０で構成される分圧回路における昇圧電圧ＶＰの分圧比は、Ｒ０／（Ｒ０＋Ｒ１）となるが、これの逆数（Ｒ０＋Ｒ１）／Ｒ０をＡとすると、レベル検出回路１１１の検出レベルはＡ・ＶＲＥＦ１で表すことができる。
【００２９】
メモリ部１０１は、複数のメモリセルＭＣがマトリックス状に配列されたメモリセルアレイ１１３と、ロウデコーダ１１４と、コラムデコーダ１１５と、センスアンプ１１６とを備え、外部からのロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡによってメモリセルＭＣを選択し、当該メモリセルＭＣに保持された記憶データをデータ線Ｄに出力する構成となっている。
【００３０】
図１においては、説明の簡略化のため、ロウアドレス、コラムアドレス共に２ビットずつで、全１６ビットのメモリセルアレイを表記している。
【００３１】
より具体的には、昇圧電圧ＶＰはメモリ部１０１内のロウデコーダ１１４に入力され、ワード線ＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３をそれぞれ駆動するワード線ドライバであるアンド回路Ｗ０、Ｗ１、Ｗ２およびＷ３の電源として使用される。
【００３２】
アンド回路Ｗ０〜Ｗ３には、２ビットのロウアドレス信号ＲＡ（[１]および[０]）とそれらの反転信号が入力として与えられる。すなわち、ロウアドレス信号ＲＡ[１]は、アンド回路Ｗ２およびＷ３に与えられ、ロウアドレス信号ＲＡ[１]をインバータＧ１で反転した反転信号は、アンド回路Ｗ０およびＷ１に与えられる。また、ロウアドレス信号ＲＡ[０]は、アンド回路Ｗ１およびＷ３に与えられ、ロウアドレス信号ＲＡ[０]をインバータＧ２で反転した反転信号は、アンド回路Ｗ０およびＷ２に与えられる。
【００３３】
ワード線ＷＬ０〜ＷＬ３には、それぞれメモリセルＭＣが４個ずつ接続され、外部からのロウアドレス信号ＲＡ[１]および[０]によって、何れかのワード線が選択的に活性化される。昇圧電圧ＶＰは、選択されたワード線の電位レベルとなる。
【００３４】
また、コラムデコーダ１１５は、ビット線ＢＬ０、ＢＬ１、ＢＬ２およびＢＬ３をそれぞれ選択するアンド回路Ｂ０、Ｂ１、Ｂ２およびＢ３を備え、アンド回路Ｂ０〜Ｂ３には、２ビットのコラムアドレス信号ＣＡ（[１]および[０]）とそれらの反転信号が入力として与えられる。すなわち、コラムアドレス信号ＣＡ[１]は、アンド回路Ｂ２およびＢ３に与えられ、コラムアドレス信号ＣＡ[１]をインバータＧ３で反転した反転信号は、アンド回路Ｂ０およびＢ１に与えられる。また、コラムアドレス信号ＣＡ[０]は、アンド回路Ｂ１およびＢ３に与えられ、コラムアドレス信号ＣＡ[０]をインバータＧ４で反転した反転信号は、アンド回路Ｂ０およびＢ２に与えられる。
【００３５】
アンド回路Ｂ０〜Ｂ３の出力は、それぞれストローブ信号ＣＳＬ０、ＣＳＬ１、ＣＳＬ２およびＣＳＬ３として、ビット線ＢＬ０〜ＢＬ３にそれぞれ介挿されたＮＭＯＳトランジスタＤ０、Ｄ１、Ｄ２およびＤ３のゲートに与えられる。
【００３６】
ビット線ＢＬ０〜ＢＬ３には、それぞれメモリセルＭＣが４個ずつ接続され、ビット線ＢＬ０〜ＢＬ３は共通してセンスアンプ１１６に接続され、センスアンプ１１６からはデータ線Ｄを介してデータが読み出される構成となっている。
【００３７】
次に、図１のメモリ部１０１内のワード線ＷＬ３に配線ショート等による微小なリーク電流が存在する場合の動作について図３を用いて説明する。図３には、ワード線ＷＬ０からＷＬ３を適宜選択してメモリセルを動作させた場合の動作波形を示す。なお、コラムアドレス信号ＣＡは「００」で、ビット線ＢＬ０が選択されているものとする。
【００３８】
時刻Ｔ０からＴ１の期間では、ロウアドレス信号ＲＡが「１０」となって、ワード線ＷＬ２が選択されているが、電流リークが存在しないので、昇圧電圧ＶＰは目立った低下は示さず、レベル検出回路１１１での検出レベルＡ・ＶＲＥＦ１を保っており、検出信号ＤＥＴ１は「Ｌ」レベルにあり、データＤには期待値通りのデータ「Ｌ」が出力される。なお、時刻Ｔ０の前後では昇圧電圧ＶＰの低下が見られるが、これは図２に示した、時刻Ｔ００からＴ０４までの期間に対応し、検出信号ＤＥＴ１が活性化されて、チャージポンプ回路１００が活性化し、昇圧電圧ＶＰを元に戻す動作をしている期間である。
【００３９】
一方、時刻Ｔ１でロウアドレス信号ＲＡが「１１」となって、ワード線ＷＬ３が選択されると、微小なリーク電流が流れ、昇圧電圧ＶＰのレベルが低下する。レベル低下量は小さいため選択されたメモリセルは正常に動作し、データＤには期待値通りのデータ「Ｈ」が出力される。時刻Ｔ１からＴ２の期間では、電流リークが存在するので、昇圧電圧ＶＰが低下し、レベル検出回路１１１の検出レベルＡ・ＶＲＥＦ１を下回って、全期間で検出信号ＤＥＴ１は「Ｈ」レベルを示す。
【００４０】
時刻Ｔ２でロウアドレス信号ＲＡが「００」となってワード線ＷＬ３が非選択になると、リーク電流がなくなるので、昇圧電圧ＶＰは検出レベルに戻る。昇圧電圧ＶＰは時刻Ｔ１からＴ２の間ではレベルが低下するが、その以外の期間では検出レベルを出力しているため、電圧測定装置で時刻Ｔ０からＴ４までの期間測定しても、レベル低下は検出されない。このように、一般的なフラッシュメモリでは、特定のメモリセルを選択した場合に局所的なリーク電流が流れ、かつそのリーク電流が微小で昇圧電圧ＶＰのレベル低下が小さい場合、電圧測定、機能テストの何れでも検出することが困難であり、潜在的な不良を抱えているにもかかわらず、良品と判定されていた。
【００４１】
＜実施の形態＞
＜Ａ−１．構成および動作＞
以下、図４および図５を用いて、本発明に係る電圧発生回路の実施の形態について説明する。
図４は、チャージポンプ回路２００の構成を示す図であり、図１を用いて説明したチャージポンプ回路１００と同一の構成については同一の符号を付し、重複する説明は省略する。なお、図１に示したメモリ部１０１は省略している。
【００４２】
チャージポンプ回路２００は、ポンプ回路１１０（昇圧回路）、レベル検出回路１１１（第１のレベル検出回路）、オシレータ回路１１２、レベル低下検出回路１３０（第２のレベル検出回路）および検出結果保持回路１３１を備えている。
【００４３】
レベル低下検出回路１３０は、レベル検出回路１１１で使用される基準電圧ＶＲＥＦ１（第１の基準電圧）を分圧して、基準電圧ＶＲＥＦ１よりも低いレベルの基準電圧ＶＲＥＦ２（第２の基準電圧）を出力する分圧回路ＤＶ２と、レベル検出回路１１１で生成される昇圧電圧ＶＰの分圧電圧ＶＤＩＶと基準電圧ＶＲＥＦ２を入力とするコンパレータＣＰ２（第２のコンパレータ）とを備え、コンパレータＣＰ２の出力が、レベル低下検出回路１３０の出力ＤＥＴ２となる。
【００４４】
分圧回路ＤＶ２は、共通電位（例えば接地電位）と基準電圧ＶＲＥＦ１を与えるラインとの間に直列に接続された抵抗Ｒ２およびＲ３で構成され、両者の接続ノードが出力ノードとなって、コンパレータＣＰ２の＋端子に接続される構成となっている。
【００４５】
検出結果保持回路１３１は、レベル低下検出回路１３０の出力ＤＥＴ２と、図示しないテスト制御回路から与えられる検出結果保持のイネーブル信号ＥＮとが入力されるアンド回路Ｇ３１と、アンド回路Ｇ３１の出力がＳ入力に与えられ、イネーブル信号ＥＮが／Ｒ入力に与えられるＲＳフリップフロップＦＦとを備え、ＲＳフリップフロップＦＦのＱ出力が検出結果保持回路１３１の出力ＴＯＵＴとして、図示されない読み出し回路に与えられる構成となっている。
【００４６】
次に、レベル低下検出回路１３０および検出結果保持回路１３１の動作について説明する。
【００４７】
先に説明したように、レベル検出回路１１１の検出レベルはＡ（＝（Ｒ０＋Ｒ１）／Ｒ０）・ＶＲＥＦ１となり、レベル低下検出回路１３０の検出レベルはＡ・ＶＲＥＦ２となる。従って、レベル低下検出回路１３０は、昇圧電圧ＶＰよりＡ・（ＶＲＥＦ１−ＶＲＥＦ２）低いレベルを検出することになる。なお、基準電圧ＶＲＥＦ２は、基準電圧ＶＲＥＦ１に対して９０〜９５％程度の値に設定される。
【００４８】
検出結果保持回路１３１は、イネーブル信号ＥＮの非活性時に出力ＴＯＵＴを「Ｌ」レベルにリセットし、イネーブル信号ＥＮの活性時は、レベル低下検出回路１３０の出力ＤＥＴ２が「Ｌ」レベルの場合は出力ＴＯＵＴは前状態を保持し、出力ＤＥＴ２が「Ｈ」レベルの場合は、出力ＴＯＵＴを「Ｈ」レベルにセットする。
【００４９】
従って、イネーブル信号ＥＮが活性状態となっている期間は、レベル低下検出回路１３０がレベル低下を検出して出力ＤＥＴ２が「Ｈ」レベルになると、検出結果保持回路１３１の出力ＴＯＵＴが「Ｈ」レベルにセットされる。その後は、イネーブル信号ＥＮが非活性になるまで、出力ＴＯＵＴは「Ｈ」レベルを保持することになる。
【００５０】
次に、メモリ部１０１（図１）内のワード線ＷＬ３に配線ショート等による微小なリーク電流が存在する場合の動作について図５を用いて説明する。図５には、ワード線ＷＬ０からＷＬ３を適宜選択してメモリセルを動作させた場合の動作波形を示す。なお、コラムアドレス信号ＣＡは「００」で、ビット線ＢＬ０が選択されているものとする。
【００５１】
テスト制御回路から与えられる検出結果保持のイネーブル信号ＥＮは、メモリ動作（テスト動作）が開始する前に活性化し（この場合は「Ｈ」レベルとなり）、検出結果保持回路１３１はレベル低下検出回路１３０の出力結果の取り込みを開始する。
【００５２】
時刻Ｔ０からＴ１の期間では、ロウアドレス信号ＲＡが「１０」となって、ワード線ＷＬ２が選択されているが、電流リークが存在しないので、昇圧電圧ＶＰは目立った低下は示さず、レベル検出回路１１１での検出レベルＡ・ＶＲＥＦ１を保っており、検出信号ＤＥＴ１は「Ｌ」レベルにあり、データＤには期待値通りのデータ「Ｌ」が出力される。
【００５３】
一方、時刻Ｔ１でロウアドレス信号ＲＡが「１１」となって、ワード線ＷＬ３が選択されると、微小なリーク電流が流れ、昇圧電圧ＶＰのレベルが低下する。昇圧電圧ＶＰが低下し、レベル検出回路１１１の検出レベルＡ・ＶＲＥＦ１を下回るので、全期間で検出信号ＤＥＴ１は「Ｈ」レベルを示す。
【００５４】
しかし、レベル低下量は小さいため選択されたメモリセルは正常に動作し、データＤには期待値通りのデータ「Ｈ」が出力されるが、レベル低下検出回路１３０の検出レベル(＝Ａ・ＶＲＥＦ２)をも下回ると、出力ＤＥＴ２が「Ｈ」レベルとなり、検出結果保持回路１３１の出力ＴＯＵＴが「Ｈ」レベルとなって、フェイル状態であることを示す。
【００５５】
時刻Ｔ２でロウアドレス信号ＲＡが「００」となってワード線ＷＬ３が非選択になると、リーク電流がなくなるので、昇圧電圧ＶＰはレベル検出回路１１１での検出レベルＡ・ＶＲＥＦ１に戻り、レベル低下検出回路１３０の出力ＤＥＴ２は「Ｌ」レベルになるが、検出結果保持回路１３１の出力ＴＯＵＴは「Ｈ」レベルを保持する。
【００５６】
時刻Ｔ４に達し、メモリ部１０１での一連のメモリ動作（テスト動作）が終了すると、図示しない読み出し回路において検出結果保持回路１３１の出力ＴＯＵＴを読み出す。この場合、出力ＴＯＵＴは「Ｈ」レベルであるので、昇圧電圧ＶＰにレベル低下があったことが検出される。出力ＴＯＵＴを読み出した後は、イネーブル信号ＥＮを非活性とすることで出力ＴＯＵＴが「Ｌ」レベルにリセットされる。
【００５７】
＜Ａ−２．効果＞
以上説明したように、本実施の形態のチャージポンプ回路２００によれば、時刻Ｔ０からＴ４の間にワード線ＷＬ０〜ＷＬ３を適宜選択してメモリセルを動作させ、最後に１度だけ検出結果保持回路１３１の出力ＴＯＵＴを読み出して判定することにより、選択されたメモリ領域にある局所的なリーク電流による昇圧電圧ＶＰのレベル低下を検出することができる。
【００５８】
また、レベル検出回路１１１の検出レベルよりも低い検出レベルを有するレベル低下検出回路１３０を備えることで、昇圧電圧ＶＰの微小なレベル低下を検出することができる。
【００５９】
また、そのレベル低下検出回路１３０での検出結果を保持する検出結果保持回路１３１を備えることにより、アドレスを変化させてメモリ部１０１の全メモリセルを次々と選択して動作させた場合に、電流リークを呈するメモリセルが１つでも存在すれば、レベル低下検出の結果を保持することができるので、従来は検出できなかった、局所的な電流リークを有するメモリセルの存在を検出することができる。
【００６０】
また、メモリ部１０１の全領域の機能テストと同時に昇圧電圧ＶＰのレベル低下の検出ができるので、テスト時間が増大するということもない。
【００６１】
なお、チャージポンプ回路２００の適用はフラッシュメモリに限定されるものではなく、内部電源として、外部電源電圧よりも高い電圧を必要とするメモリであれば、適用可能であることは言うまでもない。
【００６２】
また、電圧昇圧のためにディクソン型のポンプ回路１１０を使用するので、比較的簡単な構成で電圧昇圧が可能となり、また、レベル検出回路１１１での検出結果のフィードバックも容易である。
【００６３】
＜Ａ−３．変形例＞
次に、図６を用いて、チャージポンプ回路２００の変形例について説明する。
図６は、チャージポンプ回路２００Ａの構成を示す図であり、図４を用いて説明したチャージポンプ回路２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６４】
図４を用いて説明したチャージポンプ回路２００においては、レベル低下検出回路１３０が、分圧回路ＤＶ２とコンパレータＣＰ２とを備えた構成となっていたが、図６に示すレベル低下検出回路１３０Ａは、分圧回路ＤＶ２の代わりに、基準電圧ＶＲＥＦ２を変更可能なセレクタ回路１３２を備えた構成となっている。
【００６５】
セレクタ回路１３２は、基準電圧ＶＲＥＦ１を複数の電圧に分圧し、そのうちの１つの電圧レベルを選択して基準電圧ＶＲＥＦ２として出力する構成となっている。すなわち、セレクタ回路１３２は、共通電位（例えば接地電位）と基準電圧ＶＲＥＦ１を与えるラインとの間に直列に接続された抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５およびＲ１６と、抵抗Ｒ１６とＲ１５との接続ノードにドレインを接続されたＮＭＯＳトランジスタＳＴ０と、抵抗Ｒ１５とＲ１４との接続ノードにドレインを接続されたＮＭＯＳトランジスタＳＴ１と、抵抗Ｒ１４とＲ１３との接続ノードにドレインを接続されたＮＭＯＳトランジスタＳＴ２と、抵抗Ｒ１３とＲ１２との接続ノードにドレインを接続されたＮＭＯＳトランジスタＳＴ３とを備え、ＮＭＯＳトランジスタＳＴ０〜ＳＴ３のソースは共通して、レベル低下検出回路１３０ＡのコンパレータＣＰ２の＋端子に接続される構成となっている。なお、ＮＭＯＳトランジスタＳＴ０〜ＳＴ３のゲートには、それぞれ図示されないテスト制御回路から、選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２およびＳＥＬ３が与えられる。
【００６６】
選択信号ＳＥＬ０〜ＳＥＬ３の何れかを活性化して（この場合は「Ｈ」レベルとして）、ＮＭＯＳトランジスタＳＴ０〜ＳＴ３のうち対応するトランジスタを導通させることで、セレクタ回路１３２の分圧レベルを選択することができる。なお、選択信号ＳＥＬ０〜ＳＥＬ３の選択は、例えばテスト制御回路に設けたレジスタの設定を書き替えることで実行する。
【００６７】
また、セレクタ回路１３２による分圧レベル（基準電圧ＶＲＥＦ２）の選択範囲は、基準電圧ＶＲＥＦ１に対して９０〜９５％程度の範囲となるように設定される。
【００６８】
このようなセレクタ回路１３２を備えることで、レベル低下検出回路１３０の基準電圧ＶＲＥＦ２の電圧レベルを変更することができ、検出する昇圧電圧の低下量を調整可能にすることができる。
【００６９】
このような構成の活用方法としては、昇圧電圧の低下量がメモリごとに異なるような場合に、基準電圧ＶＲＥＦ２の電圧レベルを一律に設定する構成では、基準電圧ＶＲＥＦ２ぎりぎりまでしか低下しないメモリでは電流リークを検出できず、不良品を見逃す可能性があったが、そのようなメモリに対してもセレクタ回路１３２であれば、基準電圧ＶＲＥＦ２の電圧レベルを何点か変更して測定することで、不良品を見逃す可能性を低減できるという効果がある。
【００７０】
また、当初の設計から基準電圧ＶＲＥＦ２の電圧レベルを変更する必要が生じた場合にも、容易に対応することができるという利点もある。
【図面の簡単な説明】
【００７１】
【図１】一般的なチャージポンプ回路を内蔵したフラッシュメモリの構成を示す図である。
【図２】チャージポンプ回路の動作を説明するタイミングチャートである。
【図３】微小なリーク電流が存在する場合のチャージポンプ回路の動作を説明するタイミングチャートである。
【図４】本発明に係る実施の形態のチャージポンプ回路の構成を示す図である。
【図５】微小なリーク電流が存在する場合のチャージポンプ回路の動作を説明するタイミングチャートである。
【図６】本発明に係る実施の形態のチャージポンプ回路の変形例の構成を示す図である。
【符号の説明】
【００７２】
１１０  ポンプ回路、１１１  レベル検出回路、１３０，１３０Ａ  レベル低下検出回路、１３１  検出結果保持回路、１３２  セレクタ回路、ＤＶ１，ＤＶ２  分圧回路、ＣＰ１，ＣＰ２  コンパレータ。
【図１】
2009232486.tif 000003
【図２】
2009232486.tif 000004
【図３】
2009232486.tif 000005
【図４】
2009232486.tif 000006
【図５】
2009232486.tif 000007
【図６】
2009232486.tif 000008