(57)【要約】【課題】面積の増加を抑制可能なＥＳＤ保護回路を有する半導体装置を提供する。【解決手段】入力端子１１及び出力端子２１を有する高周波信号の処理部と、スパイラルをなして連続したｐ側領域であるスパイラル状ｐ側領域１７、スパイラル状ｐ側領域１７と同様形状をなして連続したｎ側領域であるスパイラル状ｎ側領域１９、及びスパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが接合した同様形状のスパイラルをなして連続したｐｎ接合を有し、スパイラルの一端部となるスパイラル状ｎ側領域１９の端部が入力端子１１に接続され、スパイラルの他端部となるスパイラル状ｐ側領域１７の端部が接地端子に接続されたＥＳＤ保護素子とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
高周波信号を入力する入力端子及び高周波信号を出力する出力端子を有する処理部と、
スパイラルをなして連続したｐ側領域、前記スパイラルと同様形状をなして連続したｎ側領域、及び前記ｐ側領域とｎ側領域とが接合した前記スパイラルと同様形状をなして連続したｐｎ接合を有し、前記スパイラルの一端部となる前記ｎ側領域の端部が前記処理部に接続され、前記スパイラルの他端部となるｐ側領域の端部が接地端子に接続されたＥＳＤ保護素子と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記スパイラルと同様形状をなして、平面図的にほぼ重なり合う形状のインダクタが、前記ｎ側領域の端部と前記処理部との間、及び、前記ｐ側領域の端部と前記接地端子との間の少なくともいずれか一方に、追加して設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
高周波信号を入力する入力端子及び高周波信号を出力する出力端子を有する処理部と、
スパイラルをなして連続したｐ側領域、前記スパイラルと同様形状をなして連続したｎ側領域、及び前記ｐ側領域とｎ側領域とが接合した前記スパイラルと同様形状をなして連続したｐｎ接合を有し、前記スパイラルの一端部となる前記ｎ側領域の端部が接地端子に接続され、前記スパイラルの他端部となるｐ側領域の端部が前記処理部に接続されたＥＳＤ保護素子と、
を備えていることを特徴とする半導体装置。
【請求項４】
前記スパイラルと同様形状をなして、平面図的にほぼ重なり合う形状のインダクタが、前記ｎ側領域の端部と前記接地端子との間、及び、前記ｐ側領域の端部と前記処理部との間の少なくともいずれか一方に、追加して設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記インダクタは、前記ＥＳＤ保護素子の巻き方とは電気的に逆方向の巻き方を有していることを特徴とする請求項２または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護回路を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置、特に化合物半導体を用いた半導体装置は、良好な高周波（ＲＦ）特性と半絶縁性基板を容易に得られるという特性から、マイクロ波からミリ波帯の高周波回路に広く利用されている。
【０００３】
高周波回路の静電放電（Electrostatic Discharge、以下ＥＳＤ）に対する耐性を高めることは、半導体装置の信頼性を高めることであり、重要な項目となっている。ここでＥＳＤとは、半導体装置の回路の外部に存在している機器や人体に蓄積した高エネルギーの電荷が回路に対して瞬間的に放電する現象である。半導体装置を応用装置に組み込む際等において発生するＥＳＤは、予測できないことが多いので、半導体装置の回路側でＥＳＤ耐性を確保しておくことが要求される。
【０００４】
従来、半導体装置のＥＳＤ保護回路は、この高エネルギーの電荷が熱的に弱い半導体素子に流入することを防ぐ回路形式が用いられている。例えば、半導体装置の保護すべき入力端子と接地端子間にダイオードを接続した回路が用いられる。ダイオードのオン電圧以上の電圧が端子に印加された場合には、ダイオードが導通し、電荷が被保護回路に流入しないようにするものである。ダイオードを接続した回路は、電源端子や制御端子等の直流（ＤＣ）的または低周波的な動作に対応する端子への保護回路としては実用上問題が無いが、ＲＦ的な動作に関連した入力端子や出力端子に対しては、ダイオードの持つ容量成分により整合条件が変動したり、電圧変動に伴う容量変動により設計とは異なる動作を生じたりするなどの問題があった。
【０００５】
この問題への対策として、例えば、入力端子と接地端子との間に、ダイオードとインダクタを直列に接続する保護回路が開示されている（例えば、特許文献１参照。）。
【０００６】
しかしながら、この開示された保護回路は、入力端子に保護回路を付加した場合においても、保護回路によるＲＦ的な影響を小さく抑えることができるものの、この保護回路を実際の半導体装置として実現する場合、ダイオード及びインダクタが平面的に並列配置されるため、ダイオードのみを配置した従来の保護回路に比べると大きな面積を必要とするという問題があった。そして、特に化合物半導体を用いた半導体装置は、材料が高価であることから、面積の増大による小型化の要求が満たせないだけでなく、コストの上昇を伴うという問題も併せ持っている。
【特許文献１】特開平１０−１７３１３６号公報（第３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、面積の増加を抑制可能なＥＳＤ保護回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、高周波信号を入力する入力端子及び高周波信号を出力する出力端子を有する処理部と、スパイラルをなして連続したｐ側領域、前記スパイラルと同様形状をなして連続したｎ側領域、及び前記ｐ側領域とｎ側領域とが接合した前記スパイラルと同様形状をなして連続したｐｎ接合を有し、前記スパイラルの一端部となる前記ｎ側領域の端部が前記処理部に接続され、前記スパイラルの他端部となるｐ側領域の端部が接地端子に接続されたＥＳＤ保護素子とを備えていることを特徴とする。
【０００９】
また、本発明の別態様の半導体装置は、高周波信号を入力する入力端子及び高周波信号を出力する出力端子を有する処理部と、スパイラルをなして連続したｐ側領域、前記スパイラルと同様形状をなして連続したｎ側領域、及び前記ｐ側領域とｎ側領域とが接合した前記スパイラルと同様形状をなして連続したｐｎ接合を有し、前記スパイラルの一端部となる前記ｎ側領域の端部が接地端子に接続され、前記スパイラルの他端部となるｐ側領域の端部が前記処理部に接続されたＥＳＤ保護素子とを備えていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、面積の増加を抑制可能なＥＳＤ保護回路を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１２】
本発明の実施例１に係る半導体装置について、図１乃至図３を参照しながら説明する。図１は半導体装置に用いられるＥＳＤ保護回路を含む高周波回路を模式的に示す図である。図２は半導体装置を模式的に示す平面図である。図３は半導体装置のＥＳＤ保護回路を模式的に示す図で、図２のＡ−Ａ線に沿った断面図である。
【００１３】
図１に示すように、半導体装置１は、高周波信号を入力する入力端子１１及び高周波信号を出力する出力端子２１を有する高周波信号の処理部であるトランジスタ１３と、スパイラル状ｐ側領域１７、スパイラル状ｎ側領域１９、及びスパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが接合したスパイラル状のｐｎ接合部１５（ダイオードの記号を使用）を有し、スパイラルの一端部であるスパイラル状ｎ側領域１９の端部が入力端子１１に接続され、スパイラルの他端部であるスパイラル状ｐ側領域１７の端部が接地端子２３に接続されたＥＳＤ保護素子２５とを備えている。
【００１４】
トランジスタ１３は、例えば、ｎｐｎ型のヘテロ接合バイポーラトランジスタであり、入力端子１１がベースに、出力端子２１がコレクタに、そして、接地端子２３がエミッタに接続されている。高周波信号の処理部、すなわち、トランジスタ１３は、ＥＳＤ保護素子２５を有する保護回路に対して、被保護回路という関係にある。半導体装置１は、入力端子１１から入力された高周波信号をトランジスタ１３を介して処理、例えば、増幅して、出力端子２１に出力する。
【００１５】
ＥＳＤ保護素子２５のスパイラル状ｐ側領域１７は、離散的に分布した複数個のインダクタが直列に接続された構成として図１に示されているが、後述するように、帯状をなす１本のｐ側の半導体層及びｐ側の半導体層に接続する電極が１つのスパイラルを形成している。
【００１６】
スパイラル状ｎ側領域１９も、スパイラル状ｐ側領域１７と同様に、帯状をなす１本のｎ側の半導体層が１つのスパイラル、すなわち、インダクタを形成している。スパイラル状ｎ側領域１９の形状とスパイラル状ｐ側領域１７の形状とは、帯状の幅は、必ずしも同じではないが、同じ巻き数を有している。
【００１７】
スパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とは、接合して、スパイラル状のｐｎ接合部１５を形成している。つまり、ｐｎ接合部１５は、図１には離散的に分布した複数個のｐｎ接合部１５として示されているが、スパイラル状ｐ側領域１７及びスパイラル状ｎ側領域１９と同様に、スパイラル状ｐ側及びｎ側領域１７、１９の中間位置において、帯状をなす１本のスパイラルを形成して、連続的な分布を有している。ＥＳＤ保護素子２５は、言い換えると、ダイオードがスパイラル状に広がった形態をなしている。
【００１８】
図２に示すように、半導体装置１は、破線で示した素子分離領域界面３１ａで囲まれた領域内に、トランジスタ１３及びＥＳＤ保護素子２５が、隣接して配置されている。トランジスタ１３は、コレクタ電極３３、エミッタ電極３５、及びこれらの電極３３、３５の間にベース電極３４を配した構造を有している。ＥＳＤ保護素子２５は、スパイラル形状をなして、平面的にほぼ重なった状態で、紙面に垂直方向の上側のスパイラル状ｐ側領域１７及び下側のスパイラル状ｎ側領域１９を有している。
【００１９】
ベース電極３４及びスパイラル状ｎ側領域１９の端部のｎ側電極４３は、配線層３７を介して、入力端子１１と接続されている。コレクタ電極３３は、配線層３９を介して出力端子２１と接続されている。エミッタ電極３５は、図示を省略した配線層を介して接地端子２３と接続され、スパイラル状ｐ側領域１７は配線層３８を介して接地端子２３と接続されている。
【００２０】
図３に示すように、ＥＳＤ保護素子２５は、半絶縁性のＧａＡｓ基板５の上に形成されたスパイラル状ｎ側領域１９、及びその上に形成されたスパイラル状ｐ側領域１７を有している。ＥＳＤ保護素子２５のスパイラル形状を形成するための分離、及び他の素子との分離等は、半絶縁性のＧａＡｓ基板５から表面に達する素子分離領域３１でなされている。
【００２１】
スパイラル状ｎ側領域１９は、例えば、ＧａＡｓ基板５の上にエピタキシャル成長されたｎ＋型半導体層６、その上に成長されたｎ型半導体層７を有している。ｎ＋型及びｎ型半導体層６、７は、例えば、トランジスタ１３で使用するサブコレクタ層を含むコレクタ層と共通のｎ＋型及びｎ型ＧａＡｓ層を利用することが可能である。
【００２２】
スパイラル状ｐ側領域１７は、例えば、エピタキシャル成長されたｐ型半導体層８を有している。ｐ型半導体層８は、トランジスタ１３で使用するベース層と共通のｐ型ＧａＡｓ層を利用することが可能である。
【００２３】
次に、製造方法も加えて、ＥＳＤ保護素子２５の構造を説明する。エピタキシャル成長後、レジスト（図示略）等でパターニングされたＥＳＤ保護素子２５を形成する領域等に、例えば、トランジスタ１３を形成する領域等と同時に、素子分離領域３１が形成される。素子分離領域３１は、エピタキシャル成長された層からＧａＡｓ基板５に達するように、例えば、ＢまたはＨ等がイオン注入され、素子間に配置される他に、素子内でスパイラルを形成するように配置される。
【００２４】
ＥＳＤ保護素子２５は、上述したように、トランジスタ１３の構成要素であるエピタキシャル成長されたｎ＋型、ｎ型ＧａＡｓ層及びｐ型ＧａＡｓ層を利用して、例えば、フォトリソグラフィ法によりパターニングされたレジスト（図示略）に沿って、ｐ型半導体層８及びｎ型半導体層７の上部にメサ形状のスパイラルをエッチングで形成する。エッチングで形成されるので、ｐｎ接合部１５は、ｐ型半導体層８の形状とほぼ同様なスパイラルをなす。更に、同様な方法により、ｎ型半導体層７をエッチングし、ｎ＋型半導体層６に達する開口を形成する。
【００２５】
パターニングされたｐ型半導体層８の上に、例えば、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるｐ側電極４４を形成する。一方、ｎ＋型半導体層６に達する開口部に、例えば、ＡｕＧｅ／Ｎｉ／Ａｕからなるｎ側電極４３を形成する。
【００２６】
ｎ側電極４３、ｐ側電極４４、メサ形状の斜面及び平面等を被うように、例えば、シリコン酸化膜またはシリコン窒化膜等からなる絶縁膜４５を形成して、その後、ｎ側電極４３の表面上の絶縁膜４５に開口を設ける。この開口を介してｎ側電極４３と接続する、例えば、Ｔｉ／Ｐｔ／Ａｕからなる配線層３７を形成する。また、図示を省略するｐ側電極４４と接続するＴｉ／Ｐｔ／Ａｕからなる配線層３８を形成する。
【００２７】
配線層３７、３８及び絶縁膜４５等を被うように、例えば、ポリイミド等の有機膜またはシリコン酸化膜及びシリコン窒化膜等の無機膜からなる保護膜５１を形成し、半導体装置１が完成する。なお、保護膜５１は、トランジスタ１３等の保護膜と共通化することが可能である。
【００２８】
上述したように、半導体装置１のＥＳＤ保護回路をなすＥＳＤ保護素子２５は、スパイラルをなして連続したｐ側領域であるスパイラル状ｐ側領域１７、スパイラル状ｐ側領域１７と同様なスパイラルをなして連続したｎ側領域であるスパイラル状ｎ側領域１９、及びスパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが表面に垂直方向に接合した同様なスパイラルをなして連続したｐｎ接合１５を有し、スパイラルの一端部となるスパイラル状ｎ側領域１９の端部が入力端子１１に接続され、スパイラルの他端部となるスパイラル状ｐ側領域１７の端部が接地端子２３に接続されている。
【００２９】
ＥＳＤ保護素子２５は、等価回路として、インダクタとダイオードが直列接続された形態となる。つまり、ＥＳＤ保護素子２５は、高周波的にはインピーダンスが高くなることにより、半導体装置１の被保護回路である高周波信号の処理部への影響を抑えることが可能となる。その一方で、ＥＳＤ保護素子２５は、インダクタとダイオードが同じ領域に、表面に垂直方向に重ねて形成されているので、実質的にはインダクタに必要な面積のみで形成されており、インダクタとダイオードを平面的に並列配置する場合に比較して、占有面積の増大が抑制される。その結果、ＥＳＤ保護回路を有する半導体装置１の面積の増大が抑制されることになる。
【００３０】
また、ＥＳＤ保護素子２５は、ＥＳＤの主体となる比較的低周波成分に対して、スパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが接合した大きな面積のダイオードとして動作する。面積の大きなダイオードによって、ＥＳＤ保護素子２５からなる保護回路自体のＥＳＤ耐量が高められるという特性を有する。そして、面積の大きなダイオードにも関わらず、直列接続のインダクタを有するために、高周波成分に対しては高いインピーダンスに見えるので、半導体装置１の被保護回路への高周波特性の影響を抑制できる。
【００３１】
以上のように、ＥＳＤ保護素子２５を有する半導体装置１は、インダクタとダイオードを平面的に並列配置する場合に比較して、同等乃至それ以上のＥＳＤ保護特性を有しつつ、面積の増大が抑制される結果、コストの上昇を抑えることが可能である。
【００３２】
また、ＥＳＤ保護素子２５は、スパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９が所定のインダクタンスを有し、スパイラル状ｐ側、ｎ型領域１７、１９が接合したｐｎ接合により寄生容量が生成されるため、インダクタンスと寄生容量による分布定数型の低周波成分の抑圧フィルタとして機能させることが可能である。その結果、半導体装置１は、比較的低周波の成分を除去して、ノイズの少ない高周波信号を処理することが可能である。
【実施例２】
【００３３】
本発明の実施例２に係る半導体装置について、図４及び図５を参照しながら説明する。図４は半導体装置に用いられるＥＳＤ保護回路を含む高周波回路を模式的に示す図である。図５は半導体装置の内のＥＳＤ保護回路を模式的に示す平面図である。実施例１のＥＳＤ保護回路すなわちＥＳＤ保護素子２５とは、更に直列にインダクタが付加されている点が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００３４】
図４に示すように、半導体装置２は、実施例１の半導体装置１の入力端子１１とＥＳＤ保護素子２５との間に、スパイラルのインダクタ６１が付加されて接続された構成を有している。詳しくは、ＥＳＤ保護素子２５のスパイラルの一端部であるスパイラル状ｎ側領域１９の端部が、インダクタ６１を介して、入力端子１１に接続されている。インダクタ６１のスパイラルの巻き方向は、ＥＳＤ保護素子２５のスパイラルの巻き方向とは電気的に逆である。
【００３５】
図５に示すように、部分的に示された半導体装置２は、配線層３７からｎ側電極４３に向かって、外側から内側に向かって右巻きされたインダクタ６１を有している。インダクタ６１がｎ側電極４３と接続された後、スパイラル状ｐ側、ｎ側領域１７、１９等は、実施例１と同様に、内側から外側に向かって右巻きされたスパイラルをなしている。インダクタ６１は、スパイラル状ｐ側領域１７とは、ほぼ同様な幅を有し、紙面に垂直方向の上側にあって、絶縁膜４５（図示略）を介して、多くの領域で平面的に重なっている。
【００３６】
上述したように、半導体装置２のＥＳＤ保護回路は、実施例１の半導体装置１のＥＳＤ保護素子２５を同様に有し、更に、ＥＳＤ保護素子２５のスパイラル状ｎ側領域１９の端部が、インダクタ６１を介して、入力端子１１に接続されている。
【００３７】
その結果、半導体装置２は、実施例１の半導体装置１が有する効果を同様に有している。その上、スパイラル状ｐ側領域１７の直上に相当する位置にインダクタ６１を有しているので、ＥＳＤ保護回路の占有面積の増大が抑制された状態で、インダクタンスの増加、すなわち、高周波的にインピーダンスの増加が図られている。
【００３８】
更に、インダクタ６１は、ＥＳＤ保護素子２５のスパイラルと電気的に逆な巻き方向を有しているので、両者の相互インダクタンスが付加されて、高周波的にインピーダンスの一層の増加が図られている。
【００３９】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００４０】
例えば、実施例では、半導体装置の高周波信号の処理部がｎｐｎ型のヘテロ接合バイポーラトランジスタである例を示したが、これをｐｎｐ型のヘテロ接合バイポーラトランジスタ、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）、ＪＦＥＴ（Junction FET）、ＨＥＭＴ（High Electron Mobility Transistor）等で置き換えることは可能である。この場合、ＥＳＤ保護素子の極性は、それぞれの高周波回路のＥＳＤ保護に適する方向とすることは可能である。
【００４１】
また、実施例では、ＥＳＤ保護回路のＥＳＤ保護素子のｎ側領域、ｐ側領域を、それぞれ、入力端子、接地端子と接続する例を示したが、ＥＳＤ保護素子のｐ側領域、ｎ側領域を、それぞれ、入力端子、接地端子と接続することは可能である。また、２つのＥＳＤ保護素子のそれぞれ異なる極性の領域を入力端子と接続し、それぞれ異なる反対の極性の領域を接地端子と接続することは可能である。
【００４２】
また、実施例では、ＥＳＤ保護回路のＥＳＤ保護素子のｎ側領域、ｐ側領域を、それぞれ、入力端子、接地端子と接続する例を示したが、ＥＳＤ保護素子のｎ側領域、ｐ側領域を、それぞれ、出力端子、接地端子と接続すること、ＥＳＤ保護素子のｎ側領域、ｐ側領域を、それぞれ、接地端子、出力端子と接続すること、及び、２つのＥＳＤ保護素子のそれぞれ異なる極性の領域を出力端子と接続し、それぞれ異なる反対の極性の領域を接地端子と接続することは可能である。
【００４３】
また、実施例では、ＥＳＤ保護回路のインダクタは、ＥＳＤ保護素子と高周波信号の処理部との間に接続する例を示したが、インダクタは、ＥＳＤ保護素子と接地端子との間に接続することは可能である。
【００４４】
また、実施例では、半導体装置は、ＧａＡｓ基板を使用する例を示したが、半導体装置は、ＩｎＰ、ＧａＮ等の他の化合物半導体基板、及び酸化物基板等を用いることは可能である。
【００４５】
また、実施例では、ｐ型及びｎ型半導体層は、エピタキシャル成長で形成する例を示したが、半導体層の全部または一部をイオン注入等で形成することは可能である。
【００４６】
また、実施例では、入力端子及び出力端子を有する処理部に、ＥＳＤ保護素子等が接続されているが、高周波信号の品質向上のための他の回路等が更に接続されることは差し支えない。
【００４７】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  高周波信号を入力する入力端子及び高周波信号を出力する出力端子を有する処理部と、スパイラルをなして連続したｐ側領域、前記スパイラルと同様形状をなして連続したｎ側領域、及び前記ｐ側領域とｎ側領域とが接合した前記スパイラルと同様形状をなして連続したｐｎ接合を有し、前記スパイラルの一端部となる前記ｎ側領域の端部が前記処理部に接続され、前記スパイラルの他端部となるｐ側領域の端部が接地端子に接続されたＥＳＤ保護素子とを備えている半導体装置。
【００４８】
（付記２）  前記処理部はヘテロ接合バイポーラトランジスタを有している付記１に記載の半導体装置。
【００４９】
（付記３）  前記ｎ側領域の中のｎ型半導体層は前記ヘテロ接合バイポーラトランジスタのコレクタ層と同等なｎ型半導体層であり、前記ｐ側領域の中のｐ型半導体層は前記ヘテロ接合バイポーラトランジスタのベース層と同等なｐ型半導体層である付記２に記載の半導体装置。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係る半導体装置に用いられるＥＳＤ保護回路を含む高周波回路を模式的に示す図。
【図２】本発明の実施例１に係る半導体装置を模式的に示す平面図。
【図３】本発明の実施例１に係る半導体装置のＥＳＤ保護回路を模式的に示す図で、図２のＡ−Ａ線に沿った断面図。
【図４】本発明の実施例２に係る半導体装置に用いられるＥＳＤ保護回路を含む高周波回路を模式的に示す図。
【図５】本発明の実施例２に係る半導体装置の内のＥＳＤ保護回路を模式的に示す平面図。
【符号の説明】
【００５１】
１、２  半導体装置
５  ＧａＡｓ基板
６  ｎ＋型半導体層
７  ｎ型半導体層
８  ｐ型半導体層
１１  入力端子
１３  トランジスタ
１５  ｐｎ接合部
１７  スパイラル状ｐ側領域
１９  スパイラル状ｎ側領域
２１  出力端子
２３  接地端子
２５  ＥＳＤ保護素子
３１  素子分離領域
３１ａ  素子分離領域界面
３３  コレクタ電極
３４  ベース電極
３５  エミッタ電極
３７、３８、３９  配線層
４３  ｎ側電極
４４  ｐ側電極
４５  絶縁膜
５１  保護膜
６１  インダクタ
【図１】
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【図２】
2009064923.tif 000004
【図３】
2009064923.tif 000005
【図４】
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【図５】
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