(57)【要約】【課題】  電源端子にコレクタとエミッタが接続された静電保護回路では、過大な電源電圧が印加されると、ブレークダウンによるベース電流の増加とコレクタ電流の増加が正帰還を起こし、コレクタ電流が大幅に増加してトランジスタを焼損してしまうという課題を解決する。【解決手段】  電源端子に第１のトランジスタのコレクタとエミッタを接続し、この第１のトランジスタのベースとエミッタに第２のトランジスタのコレクタとエミッタを接続し、この第２のトランジスタのベースに、ＥＳＤの電圧変化速度より時定数が大きい時定数回路を接続した。電源端子に電源が印加されないときは、時定数回路のために第２のトランジスタのベース電圧はＥＳＤに追従しないので従来と同じ回路になる。電源が供給されると第２のトランジスタはオンになるので、第１のトランジスタのベース電流はバイパスされ、正帰還を起こすことはない。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
電源端子間に印加される静電気から半導体素子を保護する半導体素子の静電保護回路であって、
前記電源端子にコレクタおよびエミッタが接続される第１のトランジスタと、
前記第１のトランジスタのベースとエミッタの間に接続される第１の抵抗と、
前記第１のトランジスタのベースとエミッタとの間にそのコレクタとエミッタが接続される第２のトランジスタと、
前記電源端子間に接続され、この電源端子間の電圧に関連する電圧を所定時間遅延させて前記第２のトランジスタのベースに印加する時定数回路と、
を具備したことを特徴とする半導体素子の静電保護回路。
【請求項２】
前記時定数回路は、
前記電源端子間の電圧を分圧し、この分圧した電圧を前記第２のトランジスタのベースに印加する第２および第３の抵抗と、
前記第３の抵抗に並列に接続されたコンデンサと、
で構成されることを特徴とする請求項１記載の半導体素子の静電保護回路。
【請求項３】
前記第２のトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１若しくは請求項２記載の半導体素子の静電保護回路。
【請求項４】
前記時定数回路は、一端が前記電源端子に接続され、他端が前記第２のトランジスタのベースに接続された抵抗とコンデンサで構成されることを特徴とする請求項３記載の半導体素子の静電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ(Integrated Circuit)等の半導体素子の電源端子間に発生するＥＳＤ(Electrostatic Discharge)から半導体素子を保護する半導体素子の静電保護回路に関するものである。
【背景技術】
【０００２】
ＩＣ等の半導体素子では、端子間でＥＳＤが発生すると半導体素子が破壊されることがある。このため、ＥＳＤに対する保護回路が内蔵されている。非特許文献１には、半導体素子の電源端子間に用いる保護回路の発明が記載されている。図４に基づいてこの発明を説明する。
【０００３】
図４において、ＩＣ１０には正電源ＶＣＣに接続される電源端子１１と、負電源ＶＥＥに接続される電源端子１２が設けられている。ＥＳＤ保護回路はトランジスタ１３と抵抗１４で構成される。トランジスタ１３のコレクタは電源端子１１に接続され、エミッタは電源端子１２に接続される。また、トランジスタ１３のベースとエミッタ間には抵抗１４が接続される。なお、ＩＣ１０には他の端子および内部回路が設けられているが、本発明に直接関係がないので、記載を省略する。
【０００４】
トランジスタ１３のベースとエミッタは抵抗１４で接続されているので、通常使用時は、トランジスタ１３はオフになっている。電源端子１２を基準として電源端子１１に瞬間的に正方向の過大電圧（ＥＳＤ）が印加され、この電圧がトランジスタ１３のコレクタ・エミッタ間のブレークダウン電圧を越えるとアバランシェブレークダウンを起こし、コレクタ・ベース間に電流が流れる。
【０００５】
この電流は抵抗１４に流れるので、トランジスタ１３のベース・エミッタ間電圧が上昇し、トランジスタ１３はオンになる。電源端子１１から流入した電流はトランジスタ１３のコレクタからエミッタに流れるので、電源端子１１と１２間の電圧は制限される。電源端子１１を基準として、電源端子１２に負方向の電圧が印加されたときも、同じ理由でトランジスタ１３がオンになり、電源端子１１、１２間の電圧上昇が抑制される。
【非特許文献１】Ajith Amerasekera, Charvaka Duvvury 著  JOHN WILEY & SONS Inc. 刊    ESD IN SILICON INTEGRATED CIRCUITS
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このようなＥＳＤ保護回路は、通常バイアス時の電源電圧がトランジスタ１３のブレークダウン電圧に近い場合には、次のようなメカニズムで誤動作を起こし、ＩＣが破壊される場合がある。
（１）何らかの理由によってＩＣに供給される電源電圧が急激に上昇し、ブレークダウン電圧を越える。
（２）トランジスタ１３がアバランシェブレークダウンを起こし、コレクタからベースに電流が流れる。
（３）このため、ベース電圧が上昇し、トランジスタ１３がオンになってコレクタ電流が増加する。
（４）コレクタ電流が増加するとブレークダウン電圧が下がるので、ベース電流が増加し、ベース電圧が上昇して、コレクタ電流が更に増加する正帰還が発生する。ブレークダウン電圧が電源電圧以下になるとこの正帰還が持続して保護回路が焼損する。
【０００７】
この誤動作を避けるためには、ＩＣの外部に、電源端子に規定値以上の電圧が印加されないようにクランプ回路を設けるか、電源電流を制限する回路を設ければよいが、ＩＣを実装する基板の面積が大きくなり、また部品点数が増加するので、コストが上昇するという課題があった。
【０００８】
従って本発明の目的は、コレクタ電流が増大して回路を焼損することがない半導体素子の保護回路を提供することにある。
【課題を解決するための手段】
【０００９】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
電源端子間に印加される静電気から半導体素子を保護する半導体素子の静電保護回路であって、
前記電源端子にコレクタおよびエミッタが接続される第１のトランジスタと、
前記第１のトランジスタのベースとエミッタの間に接続される第１の抵抗と、
前記第１のトランジスタのベースとエミッタとの間にそのコレクタとエミッタが接続される第２のトランジスタと、
前記電源端子間に接続され、この電源端子間の電圧に関連する電圧を所定時間遅延させて前記第２のトランジスタのベースに印加する時定数回路と、
を具備したものである。過大な電源電圧が印加されても、保護回路が焼損することがない。
【００１０】
請求項２記載の発明は、請求項１記載の発明において、
前記時定数回路を、
前記電源端子間の電圧を分圧し、この分圧した電圧を前記第２のトランジスタのベースに印加する第２および第３の抵抗と、
前記第３の抵抗に並列に接続されたコンデンサと、
で構成したものである。構成が簡単になる。
【００１１】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記第２のトランジスタとして、ＮＭＯＳトランジスタを用いたものである。トランジスタが飽和せず、かつ時定数回路を簡単にできる。
【００１２】
請求項４記載の発明は、請求項３記載の発明において、
前記時定数回路を、一端が前記電源端子に接続され、他端が前記第２のトランジスタのベースに接続された抵抗とコンデンサで構成したものである。構成が簡単になる。
【発明の効果】
【００１３】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、および４の発明によれば、電源端子に第１のトランジスタのコレクタとエミッタを接続し、この第１のトランジスタのベース電流をバイパスする第２のトランジスタのベースに、前記電源端子の電圧変化を時定数回路を介した信号を印加するようにした。
【００１４】
電源端子に電源が印加されないと第２のトランジスタがオフになるので従来の保護回路と同じ動作になり、電源が印加されると第２のトランジスタがオンになるので、過大な電圧のために第１のトランジスタのブレークダウンして発生するベース電流は第２のトランジスタでバイパスされる。従って、電源電圧が過大になったときに、コレクタ電流が増加する正帰還が発生して保護回路が焼損する事故を防止することができるという効果がある。
【００１５】
また、従来の保護回路にトランジスタと、抵抗とコンデンサからなる時定数回路を追加するだけで実現することができる。これらのトランジスタ、抵抗、コンデンサはＩＣ内部の素子で実現することができるので、外部に保護回路の誤動作防止用回路を付加する必要がないという効果もある。
【００１６】
さらに、第２のトランジスタとしてＮＭＯＳトランジスタを用いることにより、この第２のトランジスタの飽和を回避でき、かつ回路構成を更に簡単化することができるという効果もある。
【発明を実施するための最良の形態】
【００１７】
以下本発明を、図面を用いて詳細に説明する。図１は本発明に係る半導体素子の静電保護回路の一実施例を示す構成図である。なお、図４と同じ要素には同一符号を付し、説明を省略する。また、図４に示すように、この実施例の静電保護回路はＩＣ等の半導体素子１０に内蔵されるものであるが、図１では記載を省略している。
【００１８】
図１において、静電保護回路はＮＰＮトランジスタ１３および２０、抵抗１４、時定数回路２１で構成される。ＮＰＮトランジスタ１３、２０はそれぞれ第１、第２のトランジスタに相当する。また、電源端子１１、１２にはそれぞれ正電源ＶＣＣ、負電源ＶＥＥが印加される。
【００１９】
図４と同様に、ＮＰＮトランジスタ１３のコレクタは電源端子１１に、エミッタは電源端子１２に接続される。また、ベースとエミッタとの間には抵抗１４が接続される。
【００２０】
十分な電流供給能力を持たせるために、ＮＰＮトランジスタ２０としてサイズが大きいトランジスタを用いる。ＮＰＮトランジスタ２０のコレクタはＮＰＮトランジスタのベースに接続され、エミッタは電源端子１２に接続される。
【００２１】
時定数回路２１は抵抗Ｒ１、Ｒ２、およびコンデンサＣ１で構成される。抵抗Ｒ１の一端は電源端子１１に接続され、他端はＮＰＮトランジスタ２０のベースに接続される。抵抗Ｒ２とコンデンサＣ１は並列接続され、これらの並列回路の一端はＮＰＮトランジスタ２０のベースに、他端は電源端子１２に接続される。抵抗Ｒ１、Ｒ２は、電源端子１１、１２間の電圧を分圧してトランジスタ２０のベースに供給する。なお、抵抗Ｒ１、Ｒ２はそれぞれ第１、第２の抵抗に相当する。
【００２２】
時定数回路２１の時定数は、下式に示すように、抵抗Ｒ１、Ｒ２を並列接続したときの抵抗値とコンデンサＣ１の容量値の積になる。なお、Ｒ１、Ｒ２の抵抗値、およびコンデンサＣ１の容量値を同じ記号で表す。また、（Ｒ１／／Ｒ２）は抵抗Ｒ１とＲ２が並列接続されたときの抵抗値を表す。
時定数回路２１の時定数＝（Ｒ１／／Ｒ２）×Ｃ１
この時定数が電源端子１１、１２に印加されるＥＳＤの時間変化速度よりも十分大きくなるように、抵抗Ｒ１、Ｒ２の抵抗値、およびコンデンサＣ１の容量値を選択する。
【００２３】
次に、この実施例の動作を説明する。図４で説明したように、電源端子１１、１２に電源が供給されていない状態でＥＳＤが印加され、その電圧がＮＰＮトランジスタ１３のコレクタエミッタ間のブレークダウン電圧を越えると、ＮＰＮトランジスタ１３はオンになる。
【００２４】
時定数回路２１の時定数はＥＳＤの電圧変化速度より十分大きくなるようにされているので、ＥＳＤが印加されているにも関わらずトランジスタ２０のベース電位は上昇せず、ＮＰＮトランジスタ２０はオフ状態を維持する。そのため、図４と同じ回路になり、ＥＳＤから保護される。
【００２５】
電源端子１１、１２に電源が供給されると、この電源電圧を抵抗Ｒ１とＲ２で分圧した電圧がＮＰＮトランジスタ２０のベースに印加されるので、ＮＰＮトランジスタ２０はオンになる。
【００２６】
この状態で電源端子１１、１２に過大電圧が印加されてＮＰＮトランジスタ１３のコレクタ・エミッタ間のブレークダウン電圧を越えると、コレクタ・ベース間に電流が流れる。ＮＰＮトランジスタ２０がオンになっているので、この電流はＮＰＮトランジスタ２０に流れ、ＮＰＮトランジスタ１３はオンにならない。そのため、正帰還によるＮＰＮトランジスタ１３のコレクタ電流の増加が抑えられ、このトランジスタ焼損するという事故を防止することができる。
【００２７】
図２に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。この実施例はトランジスタとしてＰＮＰトランジスタを用いたものである。図２において、静電保護回路は、ＰＮＰトランジスタ３０、３１、抵抗１４、および時定数回路２１で構成される。
【００２８】
ＰＮＰトランジスタ３０のエミッタは電源端子１１に、コレクタは電源端子１２に接続され、ベースとエミッタとの間には抵抗１４が接続される。ＰＮＰトランジスタ３１のエミッタは電源端子１１に接続され、コレクタはＰＮＰトランジスタ３０のベースに接続される。時定数回路２１は、電源端子１１、１２に図１とは逆方向に接続され、抵抗Ｒ１、Ｒ２の接続点はＰＮＰトランジスタ３１のベースに接続される。
【００２９】
動作は図１実施例とほぼ同じである。電源電圧が供給されていない状態で、電源端子１１、１２にＥＳＤが印加されて、この電圧がＰＮＰトランジスタ３０のコレクタエミッタ間のブレーク電圧を越えると、ＰＮＰトランジスタ３０はオンになってＥＳＤから保護する。時定数回路２１の時定数はＥＳＤの電圧変化速度より十分大きいので、ＰＮＰトランジスタ３１はＥＳＤによってオンしないので、ＰＮＰトランジスタ３０の動作を妨げない。
【００３０】
電源端子１１、１２に電源が供給されると、ＰＮＰトランジスタ３１はオンになる。ＰＮＰトランジスタ３０のベース電流はＰＮＰトランジスタ３１に流れるので、過大電圧が印加されてもＰＮＰトランジスタ３０のコレクタ電流が増大することはない。
【００３１】
図３に他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図３において、静電保護回路はＮＰＮトランジスタ１３、抵抗１４、ＮＭＯＳトランジスタ４０、および時定数回路４１で構成される。時定数回路４１は抵抗Ｒ３とコンデンサＣ２で構成される。また、電流供給能力を大きくするために、ＮＭＯＳトランジスタ４０はＢｉＣＭＯＳ(Bipolar Complementary Metal Oxide Semiconductor)プロセスで作成されたものを用いる。
【００３２】
ＮＭＯＳトランジスタはＦＥＴ(Field effect transistor)の一種であり、ゲートに流れる電流はごく小さく、かつ電圧が印加されていない状態でオフになるという特徴がある。そのため、ＮＭＯＳトランジスタ４０が飽和することがなく、かつ時定数回路を簡単にすることができる。
【００３３】
ＮＭＯＳトランジスタ４０のドレインはＮＰＮトランジスタ１３のベースに、ソースは電源端子１２に接続される。時定数回路４１は抵抗Ｒ３とコンデンサＣ２を直列接続したものであり、その両端は電源端子１１、１２に接続される。抵抗Ｒ３とコンデンサＣ２の接続点はＮＭＯＳトランジスタ４０のゲートに接続される。
【００３４】
動作は図１実施例と同じである。電源端子１１、１２に電源が供給されていないときはＮＭＯＳトランジスタ４０がオフになり、時定数回路４１のためにＥＳＤではオンしない。従って図４の回路と同じになる。
【００３５】
電源端子１１、１２に電源が供給されるとＮＭＯＳトランジスタ４０はオンになり、電源端子１１、１２に印加される過大電圧に起因するＮＰＮトランジスタ１３のベース電流を吸収する。このため、ＮＰＮトランジスタ１３のコレクタ電流増大による焼損事故を防止できる。
【００３６】
この実施例では第２のトランジスタとしてＮＭＯＳトランジスタを用いているので、この第２のトランジスタの飽和を防止でき、かつ抵抗Ｒ２が不要になる。なお、図３実施例を図２実施例に適用することもできる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の他の実施例を示す構成図である。
【図３】本発明の他の実施例を示す構成図である。
【図４】従来のＥＳＤ保護回路の構成図である。
【符号の説明】
【００３８】
１１、１２  電源端子
１３、２０  ＮＰＮトランジスタ
２１、４１  時定数回路
３０、３１  ＰＮＰトランジスタ
４０  ＮＭＯＳトランジスタ
１４、Ｒ１〜Ｒ３  抵抗
Ｃ１、Ｃ２  コンデンサ
【図１】
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【図２】
2009302367.tif 000004
【図３】
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【図４】
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