(57)【要約】【課題】寄生素子に起因する電源ノイズの悪影響を低減する。【解決手段】半導体集積回路装置は、半導体基板１００の外周に設けられる第１パッド１０１と、前記半導体基板１００の前記第１パッド１０１より内側の領域に設けられ、所定の機能を実行するための複数のブロック回路１０３と、前記半導体基板１００の外部の電源及び前記複数のブロック回路の少なくとも１つに接続される第２パッド１０４と、を備えている。【選択図】図１
2009064815.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の外周に設けられる第１パッドと、
前記半導体基板の前記第１パッドより内側の領域に設けられ、所定の機能を実行するための複数のブロック回路と、
前記半導体基板の外部の電源及び前記複数のブロック回路の少なくとも１つに接続される第２パッドと、を備えたことを特徴とする半導体集積回路装置。
【請求項２】
前記第２パッドは、前記半導体基板の前記第１パッドより内側の領域に設けられる請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体基板の前記第１パッドより内側の領域に設けられる共通放電線をさらに備え、
前記複数のブロック回路は、静電気放電を防ぐための複数のＥＳＤ保護ブロック回路を含み、
前記共通放電線は、前記複数のＥＳＤ保護ブロック回路のグラウンド及び前記第２パッドに接続され、
前記第２パッドは、前記半導体基板の外部のグラウンドに接続される請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のブロック回路は、半導体基板の外周に近接する第１ブロック回路及び前記半導体基板の外周に近接しない第２ブロック回路を含み、
前記第１ブロック回路は、前記第１パッドに接続され、
前記第２ブロック回路は、前記第２パッドに接続される請求項１乃至３の何れか１項に記載の半導体集積回路装置。
【請求項５】
前記半導体基板の前記第１パッドより内側の領域の下層に設けられ、前記第２パッドに接続される雑音分離層をさらに備えた請求項１乃至４の何れか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、パッド配置が可変であるパッケージを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）を小型化するためのパッケージとして、ＷＣＳＰ（Wafer level Chip Size Package／Wafer level Chip Scale Package）が知られている。
【０００３】
ＷＣＳＰでは、半導体基板上の所定の機能を実現するための複数のブロック回路がパッドを介して半導体基板の外部のグラウンド（以下「ＧＮＤ」という）又は電源に接続されている。ＷＣＳＰは、パッド配置が可変であるという利点を有する。
【０００４】
しかし、半導体基板の外周にパッドが設けられている場合には、半導体基板の外部の電源に接続されるパッドと各ブロック回路との距離が長くなりやすい。その結果、各ブロック回路と半導体基板の外部のＧＮＤ又は電源を接続する配線も長くなる。
【０００５】
配線には、寄生素子が付加され、回路の特性に悪影響を与える電源ノイズが発生する。電源ノイズは、配線の長さに比例して大きくなる。
【０００６】
これに対して、寄生素子に起因する電源ノイズの悪影響を受けやすいブロック回路から順にパッドとの距離が短くなるようにレイアウトを行う技術が知られている。
【０００７】
しかし、半導体基板に設けられる共通ＧＮＤ、保護素子用の共通ＧＮＤ、アイソレーション用電源などに接続される配線は、各ブロックに接続するパッドの位置に応じて各ブロック回路との距離（すなわち、配線の長さ）が異なるため、寄生素子の付加される程度もブロック回路毎に異なる。
【０００８】
その結果、優先順位の高いブロック回路に対する寄生素子に起因する電源ノイズの悪影響を適切に低減することができなかった。
【特許文献１】特開２００６−０１３０６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、寄生素子に起因する電源ノイズの悪影響を低減することである。
【課題を解決するための手段】
【００１０】
本発明の第１態様によれば、半導体基板の外周に設けられる第１パッドと、前記半導体基板の前記第１パッドより内側の領域に設けられ、所定の機能を実行するための複数のブロック回路と、前記半導体基板の外部の電源及び前記複数のブロック回路の少なくとも１つに接続される第２パッドと、を備えたことを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【００１１】
本発明によれば、ブロック回路とパッドを接続する電源配線の長さを短くすることができ、ひいては、寄生素子に起因する電源ノイズの悪影響を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照して説明する。なお。以下の実施例は、本発明の実施の一態様であって、本発明の範囲を限定するものではない。
【実施例１】
【００１３】
はじめに、本発明の実施例１について説明する。本発明の実施例１では、全てのブロック回路と半導体基板の外部の電源との距離を均等に低減する例について説明する。
【００１４】
図１は、本発明の実施例１に係る集積回路（ＩＣ）の構成を示す構成図である。
【００１５】
本発明の実施例１に係るＩＣは、半導体基板１００上に設けられた複数の第１パッド１０１、共通放電線１０２、ブロック回路１０３Ａ〜Ｄ及び第２パッド１０４を備えている。
【００１６】
半導体基板１００は、例えば、ＷＣＳＰ（Wafer level Chip Size Package／Wafer level Chip Scale Package）を用いてパッケージングされている。
【００１７】
複数の第1パッド１０１は、半導体基板１００の外周に設けられている。各第１パッド１０１は、ＥＳＤ保護素子と接続されている。
【００１８】
共通放電線１０２は、複数の第１パッド１０１より内側の領域（以下「アクティブ領域」という）であって、半導体基板１００の外周及びブロック回路１０３Ａ〜Ｄの間に設けられている。共通放電線１０２は、各第１パッド１０１に接続されたＥＳＤ保護素子のグラウンド（以下「ＧＮＤ」という）、各ＥＳＤ保護素子に共通の共通ＧＮＤ及び第２パッド１０４に接続されている。
【００１９】
ブロック回路１０３Ａ〜Ｄは、それぞれ、アクティブ領域に設けられている。ブロック回路１０３Ａ〜Ｄは、それぞれ、所定の機能を実現するための回路、回路用の電源及び回路に所定の信号を入出力するための信号線を備えている。
【００２０】
例えば、ブロック回路１０３Ａ及びＣは、携帯電話用のＷＣＤＭＡ（Wideband Code Division Multiple Access）受信回路であり、ブロック回路１０３Ｂ及びＤは、携帯電話用のＷＣＤＭＡ送信回路である。
【００２１】
なお、ブロック回路１０３Ａ〜Ｄの数は、４つに限られるものではなく、複数であればいくつでも良い。
【００２２】
第２パッド１０４は、アクティブ領域内のブロック回路１０３Ａ〜Ｄの間に設けられている。第２パッド１０４は、共通放電線１０２及び図示しない半導体基板１００の外部のＧＮＤに接続されている。
【００２３】
なお、第２パッド１０４は、アクティブ領域内の任意の領域に複数個設けられても良い。
【００２４】
図２は、本発明の実施例１に係る共通放電線１０２の概略を示す概略図である。
【００２５】
本発明の実施例１に係る共通放電線１０２は、第１パッド１０１に接続されたＥＳＤ保護素子のＧＮＤを束ねるための配線である。
【００２６】
共通放電線１０２は、例えば、第１パッド１０１Ａ及びＢのＥＳＤ保護素子第１パッド１０１ＡのＥＳＤ保護素子用のＧＮＤ１０２Ａ、第１パッド１０１ＢのＥＳＤ保護素子用のＧＮＤ１０２Ｂ、第１パッド１０１Ａ及びＢのＥＳＤ保護素子に共通の共通ＧＮＤ１０２Ｃ並びに第２パッド１０４に接続されている。
【００２７】
第２パッド１０４は、共通ＧＮＤ１０２Ｃ及び半導体基板１００の外部のＧＮＤに接続されている。
【００２８】
なお、本発明の実施例１では、第２パッド１０４は、共通放電線１０２及び半導体基板１００の外部のＧＮＤに代えて、ブロック回路１０３Ａ〜Ｄの電源及び半導体基板１００の外部の共通の電源に接続されても良い。
【００２９】
本発明の実施例１によれば、第２パッド１０４がブロック回路１０３Ａ〜Ｄに近接する位置に設けられているので、ブロック回路１０３Ａ〜Ｄと半導体基板１００の外部の電源との距離を短くすることができ、配線の長さに比例する電源ノイズを低減することができる。
【実施例２】
【００３０】
次に、本発明の実施例２について説明する。本発明の実施例１では、全てのブロック回路と半導体基板の外部の電源との距離を均等に低減する例について説明したが、本発明の実施例２では、優先順位の高いブロック回路と半導体基板の外部の電源との距離を優先的に低減する例について説明する。なお、本発明の実施例１と同様の内容の説明は省略する。
【００３１】
図３は、本発明の実施例２に係る集積回路（ＩＣ）の構成を示す構成図である。
【００３２】
本発明の実施例２に係るＩＣは、半導体基板２００上に設けられた複数の第１パッド２０１、ブロック回路２０３Ａ〜Ｅ及び第２パッド２０４を備えている。
【００３３】
半導体基板２００は、例えば、ＷＣＳＰ（Wafer level Chip Size Package／Wafer level Chip Scale Package）を用いてパッケージングされている。
【００３４】
複数の第1パッド２０１は、半導体基板２００の外周に設けられている。第１パッド２０１Ａ〜Ｄは、それぞれ、近接するブロック回路２０３Ａ〜Ｄの電源に接続されている。
【００３５】
ブロック回路２０３Ａ〜Ｅは、それぞれ、複数の第１パッド２０１より内側の領域（以下「アクティブ領域」という）に設けられている。ブロック回路２０３Ａ〜Ｅは、それぞれ、所定の機能を実現するための回路、回路用の電源及び回路に所定の信号を入出力するための信号線を備えている。
【００３６】
ブロック回路２０３Ａ〜Ｄの電源は、それぞれ、近接する第１パッド２０１Ａ〜Ｄに接続され、ブロック回路２０３Ｅの電源は、第２パッド２０４に接続されている。
【００３７】
例えば、ブロック回路２０３Ａは、ＷＬＡＮ（Wireless Local Aria Network）用の５ＧＨｚ帯の受信回路であり、ブロック回路２０３Ｂは、ＷＬＡＮ用の５ＧＨｚ帯の送信回路であり、ブロック回路２０３Ｃは、ＷＬＡＮ用の２ＧＨｚ帯の受信回路であり、ブロック回路２０３Ｄは、ＷＬＡＮ用の２ＧＨｚ帯の送信回路であり、ブロック回路２０３Ｅは、周波数シンセサイザである。
【００３８】
高周波数帯の送受信回路（ブロック回路２０３Ａ及びＢ）並びに周波数シンセサイザ（ブロック回路２０３Ｅ）は、低周波数帯の送受信回路（ブロック回路２０３Ｃ及びＤ）に比べて電源ノイズの影響を受け易いので、優先順位の高いブロック回路である。
【００３９】
なお、ブロック回路２０３Ａ〜Ｄの数は、４つに限られるものではなく、複数であればいくつでも良く、ブロック回路２０３Ｅの数は、１つに限られるものではなく、複数であっても良い。
【００４０】
第２パッド２０４は、アクティブ領域内のブロック回路２０３Ａ及びＢとブロック回路２０３Ｅの間に設けられている。第２パッド２０４は、ブロック回路２０３Ｅの電源及び図示しない半導体基板２００の外部の電源に接続されている。
【００４１】
なお、第２パッド２０４は、アクティブ領域内の任意の位置に設けられても良く、好ましくは、優先順位の高いブロック回路との距離が最適になるように設けられる。
【００４２】
最適な距離は、ブロック回路２０３Ａ〜Ｅの機能に依存し、第２パッド２０４は、例えば、優先順位の高いブロック回路２０３Ａ、Ｂ及びＥの中点に設けられても良く、ブロック回路２０３Ａ、Ｂ及びＥの何れかとの距離が最短になる位置に設けられても良い。
【００４３】
また、第２パッド２０４は、優先順位の高いブロック回路２０３Ａ、Ｂ及びＥだけでなく、優先順位の低いブロック回路２０３Ｃ及びＤも含む全てのブロック回路２０３Ａ〜Ｅとの距離が最適になるように設けられても良い。
【００４４】
本発明の実施例２によれば、第２パッド２０４が優先順位の高いブロック回路２０３Ａ、Ｂ及びＥに近接する位置に設けられているので、優先順位の高いブロック回路２０３Ａ、Ｂ及びＥと半導体基板２００の外部の電源との距離を優先順位の低いブロック回路２０３Ｃ及びＤの電源との距離よりも短くすることができ、配線の長さに比例する電源ノイズをブロック回路２０３Ａ〜Ｅの優先順位に応じて低減することができる。
【実施例３】
【００４５】
次に、本発明の実施例３について説明する。本発明の実施例１及び２では、１つの第２パッドが設けられる例について説明したが、本発明の実施例３では、複数の第２パッドが設けられる例について説明する。なお、本発明の実施例１及び２と同様の内容の説明は省略する。
【００４６】
図４は、本発明の実施例３に係る集積回路（ＩＣ）の構成を示す構成図である。
【００４７】
本発明の実施例３に係るＩＣは、半導体基板３００上に設けられた複数の第１パッド３０１、ブロック回路３０３Ａ〜Ｆ及び第２パッド３０４Ａ〜Ｃを備えている。
【００４８】
半導体基板３００は、例えば、ＷＣＳＰ（Wafer level Chip Size Package／Wafer level Chip Scale Package）を用いてパッケージングされている。
【００４９】
複数の第1パッド３０１は、半導体基板３００の外周に設けられている。
【００５０】
ブロック回路３０３Ａ〜Ｆは、それぞれ、アクティブ領域に設けられている。ブロック回路３０３Ａ〜Ｆは、それぞれ、所定の機能を実現するための回路、回路用の電源及び回路に所定の信号を入出力するための信号線を備えている。ブロック回路３０３Ａ〜Ｆの電源は、それぞれ、第２パッド３０４Ａ〜Ｃに接続されている。
【００５１】
例えば、ブロック回路３０３Ａ〜Ｃは、ＷＬＡＮ  ＭＩＭＯ（Wireless Local Aria Network Multi Input Multi Output）用の５ＧＨｚ帯の送信回路であり、ブロック回路３０３Ｄ〜Ｆは、ＷＬＡＮ  ＭＩＭＯ用の５ＧＨｚ帯の受信回路である。
【００５２】
なお、ブロック回路３０３Ａ〜Ｆの数は、６つに限られるものではなく、複数であればいくつでも良い。
【００５３】
第２パッド３０４Ａは、アクティブ領域内のブロック回路３０３Ａ及びＤの間に設けられている。第２パッド３０４Ａは、ブロック回路３０３Ａ及びＤの電源並びに図示しない半導体基板３００の外部の電源に接続されている。
【００５４】
第２パッド３０４Ｂは、アクティブ領域内のブロック回路３０３Ｂ及びＥの間に設けられている。第２パッド３０４Ｂは、ブロック回路３０３Ｂ及びＥの電源並びに図示しない半導体基板３００の外部の電源に接続されている。
【００５５】
第２パッド３０４Ｃは、アクティブ領域内のブロック回路３０３Ｃ及びＦの間に設けられている。第２パッド３０４Ｃは、ブロック回路３０３Ｃ及びＦの電源並びに図示しない半導体基板３００の外部の電源に接続されている。
【００５６】
なお、第２パッド３０４Ａ〜Ｃは、アクティブ領域内の任意の位置に設けられても良く、好ましくは、優先順位の高いブロック回路３０３との距離が最適になるように設けられる。
【００５７】
最適な距離は、ブロック回路３０３Ａ〜Ｆの機能に依存し、第２パッド３０４は、例えば、ブロック回路３０３Ａ〜Ｆの中点に設けられても良く、ブロック回路３０３Ａ〜Ｆの何れかとの距離が最短になる位置に設けられても良い。
【００５８】
また、第２パッド３０４は、３つに限られるものではなく、複数であればいくつでも良い。
【００５９】
また、各第１パッド３０１がＥＳＤ保護素子及び共通放電線に接続され、第２パッド３０４Ａ〜Ｃが共通放電線及び半導体基板３００の外部のグラウンド（以下「ＧＮＤ」という）に接続されても良い。
【００６０】
本発明の実施例３によれば、第２パッド３０４が複数個設けられているので、全てのブロック回路３０３Ａ〜Ｆと半導体基板３００の外部の電源との距離を適切に短くすることができ、配線の長さに比例する電源ノイズを低減することができる。
【００６１】
また、本発明の実施例３によれば、第２パッド３０４Ａ〜Ｃが共通放電線に接続される場合には、半導体集積回路装置のＧＮＤを強化することができる。
【実施例４】
【００６２】
次に、本発明の実施例４について説明する。本発明の実施例１乃至３では、ブロック回路と半導体基板の外部の電源との距離を短くする例について説明したが、本発明の実施例４では、ブロック回路と半導体基板上に設けられた雑音分離層の端点との距離を短くする例について説明する。
【００６３】
図５は、本発明の実施例４に係る集積回路（ＩＣ）の構成を示す構成図である。
【００６４】
本発明の実施例４に係るＩＣは、半導体基板４００上に設けられた複数の第１パッド４０１、雑音分離層４０２、ブロック回路４０３Ａ〜Ｆ及び第２パッド４０４を備えている。
【００６５】
半導体基板４００は、例えば、ＷＣＳＰ（Wafer level Chip Size Package／Wafer level Chip Scale Package）を用いてパッケージングされている。
【００６６】
複数の第1パッド４０１は、半導体基板４００の外周に設けられている。第１パッド４０１Ａ〜Ｆは、それぞれ、近接するブロック回路４０３Ａ〜Ｆの電源に接続されている。
【００６７】
雑音分離層４０２は、半導体基板４００の複数の第１パッド４０１の内側の領域（以下「アクティブ領域」という）の下層に設けられている。雑音分離層４０２は、ブロック回路４０３Ａ〜Ｆの雑音が半導体基板４００上を伝播して相互に影響を及ぼすことを防ぐための層である。例えば、雑音分離層４０２はDeep Nwell層である。
【００６８】
ブロック回路４０３Ａ〜Ｆは、それぞれ、アクティブ領域に設けられている。ブロック回路４０３Ａ〜Ｆは、それぞれ、所定の機能を実現するための回路、回路用の電源及び回路に所定の信号を入出力するための信号線を備えている。ブロック回路４０３Ａ〜Ｆの電源は、それぞれ、近接する第１パッド４０１Ａ〜Ｆに接続されている。
【００６９】
例えば、ブロック回路４０３Ａ〜Ｃは、ＷＬＡＮ  ＭＩＭＯ（Wireless Local Aria Network Multi Input Multi Output）用の５ＧＨｚ帯の受信回路であり、ブロック回路４０３Ｄ〜Ｆは、ＷＬＡＮ用の５ＧＨｚ帯の送信回路である。
【００７０】
なお、ブロック回路４０３Ａ〜Ｆの数は、６つに限られるものではなく、複数であればいくつでも良い。
【００７１】
第２パッド４０４は、アクティブ領域のブロック回路４０３Ａ〜Ｆの間のブロック回路４０３Ｂ及びＥの間に設けられている。第２パッド４０４は、雑音分離層４０２及び図示しない半導体基板４００の外部の雑音分離層４０２に電位を印加する電源に接続されている。
【００７２】
なお、第２パッド４０４は、アクティブ領域内の任意の位置に設けられても良く、好ましくは、ブロック回路４０３Ａ〜Ｆとの距離が最適になるように設けられる。
【００７３】
最適な距離は、ブロック回路４０３Ａ〜Ｆの機能に依存し、第２パッド４０４は、例えばブロック回路４０３Ａ〜Ｆの中点に設けられても良く、いずれかのブロック回路との距離が最短になる位置に設けられても良い。
【００７４】
また、第２パッド４０４は、最も優先順位の高いブロック回路４０３（例えば、ブロック回路４０３Ａ）との距離が他のブロック回路４０３Ｂ〜Ｆとの距離よりも短くなる位置に設けられても良い。
【００７５】
また、第２パッド４０４は、１つに限られるものではなく、複数であっても良い。
【００７６】
本発明の実施例４によれば、第２パッド４０４が中央のブロック回路４０３Ｂ及びＥに近接する位置に設けられているので、全てのブロック回路４０３Ａ〜Ｆと雑音分離層４０２に電位を印加する電源との距離を短くすることができ、配線の長さに比例する電源ノイズを低減することができる。
【比較例】
【００７７】
次に、本発明の比較例について説明する。本発明の比較例では、第２パッドが設けられていない例について説明する。
【００７８】
図６は、本発明の比較例に係る集積回路（ＩＣ）の構成を示す構成図である。
【００７９】
本発明の比較例に係るＩＣは、半導体基板５００上に設けられた複数の第１パッド５０１、共通放電線５０２及びブロック回路５０３Ａ〜Ｄを備えている。
【００８０】
半導体基板５００は、例えば、ＷＣＳＰ（Wafer level Chip Size Package／Wafer level Chip Scale Package）を用いてパッケージングされている。
【００８１】
複数の第1パッド５０１は、半導体基板５００の外周に設けられている。各第１パッド５０１は、ＥＳＤ保護素子と接続されている。第１パッド５０１Ａ〜Ｄは、それぞれ、近接するブロック回路５０３Ａ〜Ｄの電源に接続されている。第１パッド５０１Ｅは、共通放電線５０２及び図示しない半導体基板５００の外部のグラウンド（以下「ＧＮＤ」という）に接続されている。
【００８２】
共通放電線５０２は、複数の第１パッド５０１の内側の領域（以下「アクティブ領域」という）であって、半導体基板５００の外周に設けられている。共通放電線５０２は、第１パッド５０１Ａ〜Ｄに接続されたＥＳＤ保護素子のＧＮＤ及び第１パッド５０１Ｅに接続されている。
【００８３】
ブロック回路５０３Ａ〜Ｄは、それぞれ、アクティブ領域に設けられている。ブロック回路５０３Ａ〜Ｄは、それぞれ、所定の機能を実現するための回路、回路用の電源及び回路に所定の信号を入出力するための信号線を備えている。
【００８４】
例えば、ブロック回路５０３Ａ及びＣは、は、携帯電話用のＷＣＤＭＡ（Wideband Code Division Multiple Access）受信回路であり、ブロック回路５０３Ｂ及びＤは、携帯電話用のＷＣＤＭＡ送信回路である。
【００８５】
図５に示されたように、アクティブ領域の長辺の長さをａ、短辺の長さをｂとすると、ブロック回路５０３Ａと第１パッド５０１Ｅとの距離はｂ／２であり、ブロック回路５０３Ｂと第１パッド５０１Ｅとの距離はａ＋ｂ／２であり、ブロック回路５０３Ｄと第１パッド５０１Ｅとの距離はａ／２である。なお、ブロック回路５０３Ｃの電源と第１パッド５０１Ｅとの距離は、ａ／２及びｂ／２に比べて極めて小さい。
【００８６】
この場合には、図示しない半導体基板５００の外部のＧＮＤからの電源ノイズの悪影響は、ブロック回路５０３Ａに対してはｂ／２に比例し、ブロック回路５０３Ｂに対してはａ＋ｂ／２に比例し、ブロック回路５０３Ｃに対しては極めて小さく、ブロック回路５０３Ｄに対してはａ／２に比例する。
【００８７】
一方、本発明の実施例１では、アクティブ領域の長辺の長さをａ、短辺の長さをｂとすると、第１パッド１０１Ａ〜ＤのＥＳＤ保護素子のＧＮＤと半導体基板１００の外部のＧＮＤとの距離は、それぞれ、（ａ＋ｂ）／２となる。
【００８８】
その結果、本発明の実施例１に係るブロック回路１０３Ａ、Ｂ及びＤに対する電源ノイズの悪影響は、本発明の比較例に係るブロック回路５０３Ａ、Ｂ及びＤに対する電源ノイズの悪影響に比べて均等に低減され、ブロック回路１０３Ａ〜Ｄに対する電源ノイズの悪影響も、それぞれ、均等になる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施例１に係る集積回路（ＩＣ）の構成を示す構成図である。
【図２】本発明の実施例１に係る共通放電線１０２の概略を示す概略図である。
【図３】本発明の実施例２に係る集積回路（ＩＣ）の構成を示す構成図である。
【図４】本発明の実施例３に係る集積回路（ＩＣ）の構成を示す構成図である。
【図５】本発明の実施例４に係る集積回路（ＩＣ）の構成を示す構成図である。
【図６】本発明の比較例に係る集積回路（ＩＣ）の構成を示す構成図である。
【符号の説明】
【００９０】
１００、２００、３００、４００、５００  半導体基板
１０１、２０１、３０１、４０１、５０１  第１パッド
１０２、５０２  共通放電線
１０３、２０３、３０３、４０３、５０３  ブロック回路
１０４、２０４、３０４、４０４  第２パッド
４０２  雑音分離層
【図１】
2009064815.tif 000003
【図２】
2009064815.tif 000004
【図３】
2009064815.tif 000005
【図４】
2009064815.tif 000006
【図５】
2009064815.tif 000007
【図６】
2009064815.tif 000008