(57)【要約】【課題】良好な電気接続を有するとともに加工が容易な多層型の不揮発性記憶装置及びその製造方法を提供する。【解決手段】複数の単位メモリ層を積み重ねた不揮発性記憶装置であって、前記単位メモリ層のそれぞれは、第１の方向に延在する第１配線と、前記第１の方向に対して非平行な第２の方向に延在する第２配線と、前記第１の配線と第２の配線との間に設けられた記録層と、を有し、前記複数の単位メモリ層のいずれかが有する前記第１及び前記第２配線のいずれかの配線は、前記複数の単位メモリ層の他のいずれかが有する前記第１及び第２配線のうちで前記いずれかの配線と平行な方向に延在する配線よりも、前記第１及び前記第２の方向を含む第１面の面内において前記いずれかの配線の延在方向に対して非平行な第３の方向に突出し、前記第１面に対して非平行な方向に延在する層間接続体に接続された接続部を有することを特徴とする不揮発性記憶装置を提供する。【選択図】図１
2009283514.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位メモリ層を積み重ねた不揮発性記憶装置であって、
前記単位メモリ層のそれぞれは、
第１の方向に延在する第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２配線と、
前記第１の配線と第２の配線との間に設けられた記録層と、
を有し、
前記複数の単位メモリ層のいずれかが有する前記第１及び前記第２配線のいずれかの配線は、前記複数の単位メモリ層の他のいずれかが有する前記第１及び第２配線のうちで前記いずれかの配線と平行な方向に延在する配線よりも、前記第１及び前記第２の方向を含む第１面の面内において前記いずれかの配線の延在方向に対して非平行な第３の方向に突出し、前記第１面に対して非平行な方向に延在する層間接続体に接続された接続部を有することを特徴とする不揮発性記憶装置。
【請求項２】
前記複数の単位メモリ層の前記いずれかと隣接する単位メモリ層が有する前記第１及び前記第２配線のうちで前記いずれかの配線と平行な方向に延在する配線は、前記第３の方向とは異なる突出した接続部を有することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記接続部の側面と前記層間接続体とが接触してなることを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
第１の方向に延在する第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する第２配線と、
前記第１の配線と第２の配線との間に設けられた記録層と、
を有する単位メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、
半導体基板の主面上に、第１の層間接続体を形成する工程と、
前記半導体基板の側からｎ（ｎは１以上の整数）番目の単位メモリ層を形成する工程と、
前記半導体基板の側から（ｎ＋１）番目の単位メモリ層に含まれる第１及び前記第２配線のうちで、前記第１及び第２の方向を含む第１の面内において前記第１及び第２の方向に対して非平行な第３の方向に突出した接続部を有する配線を形成する工程と、
前記第１の層間接続体と前記接続部とを接続する工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項５】
前記半導体基板の主面上に第２の層間接続体を形成する工程をさらに備え、
前記ｎ番目の単位メモリ層に含まれる前記第１及び第２配線のうちで前記（ｎ＋１）番目の単位メモリ層に含まれ前記第１の層間接続体と接続された配線と平行な方向に延在する配線を形成する工程は、前記第１の方向及び前記第２の方向を含む前記面内において、前記第３の方向とは異なる方向に突出した接続部を形成する工程を含み、
前記第１の層間接続体と前記ｎ番目の単位メモリ層の前記接続部とを接続する工程は、前記第２の層間接続体と前記（ｎ＋１）番目の単位メモリ層の前記接続部とを一括して接続する工程を含むことを特徴とする請求項４記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢ（Universal Serial Bus）メモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビット当たりの製造コストの削減によってさらに市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化及び製造コスト低減が新たな市場を発掘するという好循環を実現している。
【０００３】
特にＮＡＮＤ型フラッシュメモリは、複数のアクティブエリア（「ＡＡ」）がゲートコネクト（「ＧＣ」）を共有することで実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。このため、近年ＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法は量産レベルでも６０ｎｍ以下に達している。
【０００４】
しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があるといわれており、新しい不揮発性メモリの開発が望まれている。
【０００５】
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、及び高密度化を実現するものとして期待されている。
【０００６】
相変化メモリや抵抗変化メモリは、複数の記録層を積層することができるため微細化が容易であるという利点を有し、かかる形態のメモリ素子がいくつか提案されている（例えば、特許文献１）。ここで、相変化メモリや抵抗変化メモリは、従来のＮＡＮＤ型フラッシュメモリと異なりＮＡＮＤ型動作を行うことはできないため、記録層に電圧を印加するワード線及びビット線を独立に制御する必要がある。このため、積層数が増大するにつれて、周辺回路へ接続する接点（コンタクト）の数が増大し、コンタクト形成のためのリソグラフィ工程等の加工工程数が増大し、また要求される加工精度も厳しくなる。
【特許文献１】特開２００７−２８１２０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、良好な電気接続を有するとともに加工が容易な多層型の不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、複数の単位メモリ層を積み重ねた不揮発性記憶装置であって、前記単位メモリ層のそれぞれは、第１の方向に延在する第１配線と、前記第１の方向に対して非平行な第２の方向に延在する第２配線と、前記第１の配線と第２の配線との間に設けられた記録層と、を有し、前記複数の単位メモリ層のいずれかが有する前記第１及び前記第２配線のいずれかの配線は、前記複数の単位メモリ層の他のいずれかが有する前記第１及び第２配線のうちで前記いずれかの配線と平行な方向に延在する配線よりも、前記第１及び前記第２の方向を含む第１面の面内において前記いずれかの配線の延在方向に対して非平行な第３の方向に突出し、前記第１面に対して非平行な方向に延在する層間接続体に接続された接続部を有することを特徴とする不揮発性記憶装置が提供される。
【０００９】
また、本発明の他の一態様によれば、第１の方向に延在する第１配線と、前記第１の方向に対して非平行な第２の方向に延在する第２配線と、前記第１の配線と第２の配線との間に設けられた記録層と、を有する単位メモリ層を複数積み重ねた不揮発性記憶装置の製造方法であって、半導体基板の主面上に、第１の層間接続体を形成する工程と、前記半導体基板の側からｎ（ｎは１以上の整数）番目の単位メモリ層を形成する工程と、前記半導体基板の側から（ｎ＋１）番目の単位メモリ層に含まれる第１及び前記第２配線のうちで、前記第１及び第２の方向を含む第１の面内において前記第１及び第２の方向に対して非平行な第３の方向に突出した接続部を有する配線を形成する工程と、前記第１の層間接続体と前記接続部とを接続する工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、良好な電気接続を有するとともに加工が容易な多層型の不揮発性記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しつつ説明する。なお、本願明細書及び各図面において、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。  
図１〜図６は、本発明の実施形態に係る不揮発性記憶装置の一例（具体例１）を表す模式図である。
【００１２】
図１（ａ）、（ｂ）は、具体例１に係る不揮発性記憶装置の構成をそれぞれ例示する模式回路図及び模式斜視図である。
【００１３】
図１（ｂ）に表したように、具体例１の不揮発性記憶装置２は、第１の方向（Ｘ軸）に延在する第１の配線（例えば、ワード線）ＷＬと、第１の方向と交叉する第２の方向（Ｙ軸）に延在する第２の配線（例えばビット線）ＢＬと、ワード線ＷＬとビット線ＢＬとの間に挟持され、ワード線ＷＬとビット線ＢＬとによって印加される電圧により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層を含む記録部５００と、を備えた単位メモリ層を、ワード線ＷＬ、記録部５００、及びビット線ＢＬの積層方向（上下方向）に複数層（図１では、４層）積み上げてなる不揮発性記憶装置である。
【００１４】
なお、具体例１では、第１の配線を「ワード線ＷＬ」、第２の配線を「ビット線ＢＬ」として用いているが、逆に、第１の配線を「ビット線ＢＬ」、第２の配線を「ワード線ＷＬ」として用いてもよい。
【００１５】
配線Ｌの材料には、導電性を有する材料を用いることができ、例えば、タングステン（Ｗ）等の金属を用いることができる。配線Ｌに用いられる材料については、後述する。
【００１６】
図１（ａ）は、上記の１層分の単位メモリ層の構成を例示している。図１（ａ）に表したように、記録部５００は、抵抗変化層（記録層）と、ダイオードと、を有する。記録部５００の構成については、後に詳述する。
【００１７】
１つの第１の配線と１つの第２の配線とが交叉する領域に設けられた１つの記録部５００が１つの記録用単位要素であり、これを「セル」という。第１の配線と第２の配線とに与える電位の組合せによって、各記録部５００に印加される電圧が変化し、その時の記録層の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。なお、各セルの間には、図示しない素子間絶縁層が形成される。
【００１８】
記録部５００は上下方向に４層積層されており、各層間で配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）が共有されている。即ち、ワード線ＷＬ及びビット線ＢＬが、積層方向において交互に共有されている。そして、積層方向の両端においては、ワード線ＷＬが配置されている。
【００１９】
ただし、本実施形態は、かかる形態に限定されない。記録部５００が別の数だけ積層された構造や、各層間で配線Ｌが共有されず、各層間で配線Ｌが独立して設けられる構造も、本実施形態に含まれる。また、積層方向の両端においては、ビット線ＢＬが配置されても良く、さらに、片方の一端側にビット線ＢＬが配置され、他端側にワード線ＷＬが配置されてもよい。また、図１では、１つの単位メモリ層において、ワード線ＷＬ及びビット線ＢＬがそれぞれ３本設けられており、セルは９つ設けられているが、これらは別の数だけ設けられていてもよい。
【００２０】
このように、不揮発性記憶装置２は、ワード線ＷＬとビット線ＢＬとが交叉する部分に記録部５００が設けられた不揮発性記憶装置を複数層積み上げてなる、いわゆる多層型クロスポイント型不揮発性記憶装置（メモリ）である。
【００２１】
また、セルの位置を基準として配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）の配線延在方向外側には、図示しないコンタクトプラグ（層間接続体）Ｃが取り付けられている。コンタクトプラグＣと接続する配線Ｌの部分を、「接続部Ｅ」と呼ぶこととする。コンタクトプラグＣは、データの書込み及び読出しを行うための読出し／書込み回路等の周辺回路と接続している（図示せず）。記録部５００には、コンタクトプラグＣ及び配線Ｌ（ワード線ＷＬ及びビット線ＢＬ）を通じて電圧が印加され、これにより記録部５００に含まれる記録層の書込みや消去等の各種動作を行うことが可能となる。
【００２２】
ここで、本願明細書で用いる各種用語や記号について説明する。  
以下において、記録部５００の積層方向に対して垂直な面（図１において、ＸＹ面）を、「主面」と呼ぶことがある。また、配線Ｌが延在する方向を「配線延在方向」と呼び、主面上で配線延在方向に対して垂直な方向を「主面上配線垂直方向」と呼ぶことがある。例えば、図１においてワード線ＷＬ３１に着目した場合、Ｘ軸方向が配線延在方向であり、Ｙ軸方向が主面上配線垂直方向である。
【００２３】
また、多層構造において、記録部５００の上下方向の位置を特定する場合の単位として「層」を用い、配線Ｌの上下方向の位置を特定する場合の単位として「段」を用いることとする。例えば、図１において、ワード線ＷＬ１１、ＷＬ２１、ＷＬ３１は、それぞれ「１段目」、「２段目」、「３段目」のワード線ＷＬである。また、１段目のワード線ＷＬ１１と１段目のビット線ＢＬ１１とで挟持される記録部５００は「１層目」の記録部５００であり、１段目のビット線ＢＬ１１と２段目のワード線ＷＬ２１とで挟持される記録部５００は「２層目」の記録部５００であり、２段目のワード線ＷＬ２１と２段目のビット線ＢＬ２１とで挟持される記録部５００は「３層目」の記録部５００である。なお、具体例１に係る構造では、単位メモリ層において、配線Ｌの「段」の数と記録部５００の「層」の数とは同じ値で連動しないが、隣接する記録部５００の間でワード線ＷＬやビット線ＢＬが共有されない構造では、「段」の数と「層」の数とは同値連動する。
【００２４】
また、これに伴い、記録部５００を積み上げる場合には「積層」という用語を用いるが、配線Ｌを積み上げる場合や、配線Ｌと記録部５００とからなる不揮発性記憶装置を積み上げる場合には、単に「積み上げる」という用語を用いる。  
また、複数の単位メモリ層を積み上げた不揮発性記憶装置を「多層型不揮発性記憶装置」と呼ぶことがある。単位メモリ層の「層」の数と記録部５００の「層」の数とは同値連動する。例えば、４層目の単位メモリ層には、４層目の記録部５００が存在する。
【００２５】
また、複数の多層型不揮発性記憶装置を積み上げた不揮発性記憶装置を「多層積層型不揮発性記憶装置」と呼ぶことがある。
【００２６】
多層積層型不揮発性記憶装置において、記録部５００、配線Ｌ、及び単位メモリ層の上下方向の位置を特定する場合には、単純に最下方に存在するものから数えてそれぞれの単位（層及び段）を付してもよく、「層」とこれらの単位を併用してもよい。例えば、４層型不揮発性記憶装置を２層積み上げた２層型不揮発性記憶装置において、最下方から７つ目に存在する記録部５００は、「７層目の記録部５００」と呼んでよく、あるいは、「２層目の不揮発性記憶装置の３層目の記録部５００」と呼んでもよい。
【００２７】
また、各種構成要素を説明する際に、適宜添え字を用いることがある。まず、配線Ｌの種類、すなわち、ワード線ＷＬまたはビット線ＢＬを表す添え字として、「ｔ」を用いる。ｔは、ワード線ＷＬまたはビット線ＢＬを表し、具体的に表記する場合には添え字「Ｗ」または「Ｂ」を用いる。次に、下からｉ番目の位置を表す添え字として「ｉ」を、主面におけるｊ番目の位置を表す添え字として「ｊ」を用いる。具体的に表記する場合には、当該数字を用いる。例えば、配線の種類がｔで、ｉ段目の、主面上でｊ番目にある配線Ｌは、「Ｌｔｉｊ」と表される。具体的に表記する場合には、「Ｗ」及び「Ｌ」を先に表記し、「ｔＬｉｊ」と表記し、例えば「ＷＬ１２」、「ＢＬ２３」などと表することにする。また、配線Ｌｔｉｊに接続するコンタクトプラグＣは、「Ｃｔｉｊ」と表する。具体的に表記する場合には、例えば「ＣＷ１２」、「ＣＢ２３」などと表する。同様に、接続部Ｅについては、「Ｅｔｉｊ」、「ＥＷ１２」、「ＥＢ２３」などと表する。
【００２８】
次に、接続部Ｅについて説明する。  
図１（ｂ）に表したように、本実施形態に係る不揮発性記憶装置では、同じ単位メモリ層内において、配線Ｌｔｉｊは互い違いに周辺領域（記録層５００が設けられる中心領域の外側の領域）に引き出されている。すなわち、配線Ｌｔｉｊと配線Ｌｔｉ（ｊ±２）とは、例えばＹ方向に引き出され、配線Ｌｔｉ（ｊ±１）と、配線Ｌｔｉ（ｊ±３）とは、例えば−Ｙ方向に引き出されている。すなわち、配線Ｌｔｉｊと配線Ｌｔｉ（ｊ±２）とは、記録部５００の位置を基準として同じ方向（例えばＹ方向）側の端部に、それぞれの接続部Ｅｔｉｊ及び接続部Ｅｔｉ（ｊ±２）を有している。そして、配線Ｌｔｉ（ｊ±１）と、配線Ｌｔｉ（ｊ±３）とは、記録部５００の位置を基準として同じ方向（例えば−Ｙ方向）側の端部に、それぞれの接続部Ｅｔｉ（ｊ±１）及び接続部Ｅｔｉ（ｊ±３）を有している。そして、これら接続部はコンタクトプラグと接続される。  
すなわち、配線Ｌｔｉｊは、記録部５００の位置を基準として、配線Ｌｔｉｊの上下方向（積層方向）に隣接する配線Ｌｔ（ｉ±１）ｊと、配線Ｌｔｉｊの配線延在方向の同じ側に、コンタクトプラグＣｔｉｊと接続される接続部Ｅｔｉｊを有する。
【００２９】
また、配線Ｌｔｉｊの接続部Ｅｔｉｊは、配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊと主面上で互いに重ならない非重複領域Ｎｔｉｊを有する。
【００３０】
図２は、接続部Ｅの具体例を表す模式図である。図２（ａ）、（ｃ）、及び（ｅ）は、接続部Ｅの具体例を表す模式斜視図であり、図２（ｂ）、（ｄ）、及び（ｆ）は、それぞれの具体例に対応する模式平面図である。図示したように、これら接続部Ｅは、斜線で示した非重複領域Ｎを有する。接続部Ｅの形状は、図２（ａ）及び（ｂ）に係る具体例（端部例１）のように接続部Ｅのほぼ全域が非重複領域Ｎとなっていてもよく、図２（ｃ）及び（ｄ）に係る具体例（端部例２）のように接続部Ｅの一部が非重複領域Ｎとなっていてもよく、また図２（ｅ）及び（ｆ）に係る具体例（端部例３）のように接続部Ｅの一方は直線状となっており、他方が配線Ｌの延在方向に対して非平行な方向に突出する部分を有していてもよい。
【００３１】
端部例１及び端部例２の場合、すなわち、配線Ｌｔｉｊの接続部Ｅｔｉｊが、積層方向に隣接する配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊに対して、主面上で配線中心軸Ａｔｊを基準として逆の方向に突出した非重複領域Ｎｔｉｊを有する場合、後述するように、配線延在方向外側に、さらに別の段の配線Ｌに係る接続部Ｅを設けることが可能になり、多層化、及びこれに伴う素子微細化が促進される。また、端部例３の場合、主面上配線垂直方向に消費する領域面積は比較的小さく、主面内の高集積性が促進される。
【００３２】
図１（ｂ）に例示した具体例１では、端部例１に係る形状を取り上げた。すなわち、配線Ｌｔｉｊの接続部Ｅｔｉｊは、積層方向に隣接する配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊに対して、主面上で配線中心軸Ａｔｉｊを基準として逆方向の位置に配置されている。言い換えれば、上下方向軸（Ｚ軸）と主面上配線垂直方向軸（ワード線ＷＬの場合、Ｙ軸。ビット線ＢＬの場合、Ｘ軸）とのなす面（ＹＺ面またはＸＺ面）上で、接続部Ｅは上下方向に千鳥配置（ジグザグ配置）されている。
【００３３】
例えば、１段目のビット線ＢＬ１ｊの接続部ＥＢ１ｊと２段目のビット線ＢＬ２ｊの接続部ＥＢ２ｊとは、主面上で配線中心軸ＡＢｊを基準として逆方向（Ｘ軸正側とＸ軸負側）の位置に配置されており、それぞれの接続部Ｅは主面上で互いに重複しない非重複領域Ｎを有する。また、１段目及び３段目のワード線ＷＬ１ｊ、ＷＬ３ｊと、２段目のワード線ＷＬ２ｊとの間でも、同様のことがいえる。
【００３４】
このように、接続部Ｅが非重複領域Ｎを有することにより、上下方向に隣接する同種の配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）間で共有されないコンタクトプラグＣを、複数の単位メモリ層に亘って一括して（同時に）取り付けることが可能となり、コンタクトプラグＣに係る工程数が低減される。このため、多層型不揮発性記憶装置において、コンタクトプラグＣの取り付け加工が容易になるとともに、電気接続点が少なくなることから良好な電気接続を得ることができる。
【００３５】
また、具体例１では、接続部Ｅは、主面上で隣接する配線Ｌｔｉｊ、Ｌｔｉ（ｊ±１）間で、配線Ｌｔの延在方向において反対の位置に設けられている。例えば、ワード線ＷＬ３１、３２、３３について見れば、ワード線ＷＬ３１においては接続部ＥＷ３１はＸ軸正側の端部にあり、ワード線ＷＬ３２においては接続部ＥＷ３２はＸ軸負側の端部にあり、ワード線ＷＬ３３においては接続部ＥＷ３３はＸ軸正側の端部にある。すなわち、接続部Ｅは、主面上で、主面上配線垂直方向に配線Ｌの両端で千鳥配置されている。
【００３６】
このように、接続部Ｅの主面上における配置方法を適宜選択することにより、接続部Ｅが、主面上配線垂直方向において領域を消費する非重複領域Ｎを有しているにもかかわらず、隣接するコンタクトプラグＣ間の距離が適切に確保され、一定幅の間にコンタクトプラグＣを適切な数設けることが可能になる。例えば、幅２Ｆ（「Ｆ」は設計ルール）の間にコンタクトプラグＣを２つ設けることが可能になる。このため、主面内の高集積性が確保される。
【００３７】
次に、コンタクトプラグＣについて説明する。  
図３は、具体例１に係る不揮発性記憶装置の構成を例示する模式平面図であり、図４は、図３の方向Ｖから見た、具体例１に係る不揮発性記憶装置の模式側面図である。これら図は、配線ＬにコンタクトプラグＣが取り付けられた不揮発性記憶装置２を表している。また、図５は、具体例１に係わる不揮発性記憶装置におけるワード線ＷＬ及びコンタクトプラグＣＷの構成、並びにその形成過程を例示する模式斜視図である。
【００３８】
本実施形態に係る不揮発性記憶装置では、各配線Ｌｔｉｊには、１つのコンタクトプラグＣｔｉｊが取り付けられている。
【００３９】
また、本実施形態では、コンタクトプラグＣｔｉｊは、接続部Ｅｔｉｊの非重複領域Ｎｔｉｊで配線Ｌｔｉｊと接続している。また、コンタクトプラグＣは、複数の単位メモリ層に亘って上下方向（積層方向）に貫設されている。
【００４０】
本具体例について見れば、図３に表したように、コンタクトプラグＣｔｉｊは、接続部Ｅｔｉｊにおける、配線中心軸Ａｔｉｊを基準とした主面上外側の側面Ｓｔｉｊ（非重複領域Ｎｔｉｊ）に取り付けられ、この部分で配線Ｌｔｉｊと接続している。例えば、コンタクトプラグＣＷ３１は、接続部ＥＷ３１の、配線中心軸ＡＷ３１を基準とした主面上外側の側面ＳＷ３１に取り付けられている。
【００４１】
一方、図４に表したように、コンタクトプラグＣは全て、１層目から４層目の単位メモリ層に至るまで上下方向に貫設されている。すなわち、１層目から４層目の単位メモリ層に至るまでの間で、上下方向において、複数のコンタクトプラグＣが結節して設けられているのでなく、結節点（面）を持たない１つのコンタクトプラグＣが貫いて設けられている。
【００４２】
このように、コンタクトプラグＣが非重複領域Ｎで配線Ｌと接続する構成にした結果、コンタクトプラグＣは、上下方向に貫設されているにもかかわらず、配線Ｌｔｉｊと、これに上下方向に隣接する同種の配線Ｌｔ（ｉ±１）ｊとの間で共有されない構造にすることができる。
【００４３】
例えば、図３に表したように、コンタクトプラグＣＷ３１は、ワード線ＷＬ３１に接続しているが、下に隣接するワード線ＷＬ２１には接続していない。また、コンタクトプラグＣＷ２１は、ワード線ＷＬ２１に接続しているが、上下方向に隣接するワード線ＷＬ３１、１１には接続していない。  
この結果、各セルは、他のセルと連動することなく、独自の動作を行うことが可能となる。
【００４４】
また、具体例１では、コンタクトプラグＣは、主面上で隣接する配線Ｌｔｉｊ、Ｌｔｉ（ｊ±１）間で、配線Ｌｔの延在方向において反対の位置に設けられている。例えば、ワード線ＷＬ３１、３２、３３について見れば、ワード線ＷＬ３１においてはコンタクトプラグＣＷ３１はＸ軸正側の接続部ＥＷ３１にあり、ＷＬ３２においてはコンタクトプラグＣＷ３２はＸ軸負側の接続部ＥＷ３２にあり、ＷＬ３３においてはコンタクトプラグＣＷ３３はＸ軸正側の接続部ＥＷ３３にある。すなわち、コンタクトプラグＣは、主面上で、主面上配線垂直方向に配線Ｌ両端で千鳥配置されている。
【００４５】
このように、コンタクトプラグＣの主面上における配置方法を適宜選択することにより、複数層の単位メモリ層に係る複数のコンタクトプラグＣが主面上配線垂直方向において領域を消費するにもかかわらず、隣接するコンタクトプラグＣ間の距離が適切に確保され、一定幅の間にコンタクトプラグＣを適切な数設けることが可能になる。例えば、幅２Ｆ（「Ｆ」は設計ルール）の間にコンタクトプラグＣを２つ設けることが可能になる。このため、主面内の高集積性が確保される。
【００４６】
なお、図１に表したように、具体例１では、１層目と２層目との間でビット線ＢＬが共有され、２層目と３層目との間でワード線ＷＬが共有され、３層目と４層目との間でビット線ＢＬが共有されている。また、図４に表したように、１段目のワード線ＷＬ１ｊは、３段目のワード線ＷＬ３ｊとコンタクトプラグＣを共有していることから、１層目に接続するワード線ＷＬ１ｊと４層目に接続するワード線ＷＬ３ｊとには、同値の電圧が印加されることになる。このように、上下隣接セル間あるいは上下離隔セル間で配線を共有しても、セルに接続する異種配線Ｌｔ（ワード線ＷＬに対してビット線ＢＬ、ビット線ＢＬに対してワード線ＷＬ）に印加される電圧を異ならしめることにより、各セルは固有の動作を行うことが可能となる。  
また、上記のように異なる層に対応するビット線ＢＬとワード線ＷＬが同一のコンタクトプラグＣで接続されず、異なる層に対応するビット線ＢＬとワード線ＷＬが独立したコンタクトプラグＣによって、独立して接続されても良い。
【００４７】
本具体例では、記録部５００が４層積層されており、配線Ｌ及びコンタクトプラグＣを通じて、４層分の記録部５００が一括して周辺回路に接続されている。しかし、本実施形態はこれに限られず、この４層型の不揮発性記憶装置２をｎ層（ただし、「ｎ」は１以上の整数）積み上げてなる不揮発性記憶装置２や、単位メモリ層を他の数だけ積み上げてなる不揮発性記憶装置２も本実施形態に含まれる。前者の場合、（２ｎ−１）段目のビット線ＢＬ（２ｎ−１）ｊの接続部ＥＢ（２ｎ−１）ｊと、２ｎ段目のビット線ＢＬ（２ｎ）ｊの接続部ＥＢ（２ｎ＋１）ｊとは、主面上で互いに重複しない非重複領域Ｎを有する。また、（３ｎ−２）段目及び３ｎ段目のワード線ＷＬ（３ｎ−２）ｊ、ＷＬ（３ｎ）ｊの接続部ＥＷ（３ｎ−２）ｊ、ＥＷ（３ｎ）ｊと、（３ｎ−１）段目のワード線ＷＬ（３ｎ−１）ｊの接続部ＥＷ（３ｎ−１）ｊとは、主面上で互いに重複しない非重複領域Ｎを有する。
【００４８】
次に、記録部５００の構成について、図６を参照しつつ説明する。  
図６は、記録部５００の構成の一例を表す模式断面図である。図６に表したように、この記録部５００は、ワード線ＷＬ側から、バリア層５０１／整流素子５０２／電極層５０３／記録層５０４／電極層５０５／ヒータ層５０６／バリア層５０７、の重積構造を有する。
【００４９】
電極層５０３、５０５は、記録層５０４に対して電気的な接続を得るために設けられている。また、電極層５０３、５０５は、例えば、記録層５０４とその上下の構成要素との間の元素の拡散などを防止するバリア層としての機能を併有していてもよい。但し、電極層５０３、５０４は、必要に応じて設ければ良く、省略しても良い。
【００５０】
整流素子５０２は、整流特性を有し、記録層５０４に印加される電圧の極性に方向性を持たせるために設けられる。整流素子５０２には、例えば、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオード等を用いることができる。図１（ａ）及び図６では、整流素子５０２が、ワード線ＷＬと記録層５０５との間に設けられている具体例を表したが、整流素子５０２は、ビット線ＢＬと記録層５０４との間に設けられてもよい。また、整流素子５０２は、ワード線ＷＬとビット線ＢＬとが対向する領域以外の領域に設けてもよい。
【００５１】
また、整流素子５０２とワード線ＷＬとの間に、バリア層５０１が設けられていている。ただし、このバリア層５０１は必要に応じて設ければ良く、省略しても良い。
【００５２】
また、リセット（消去）動作において記録層５０４の加熱を効率よく行うために、記録層５０４の陰極側（ここでは、ビット線ＢＬ側）に、ヒータ層５０６を設けてもよい。この場合、ヒータ層５０６とビット線ＢＬとの間にバリア層５０７が設けられていてもよい。ただし、これらヒータ層５０６及びバリア層５０７は必要に応じて設ければ良く省略しても良い。
【００５３】
次に、記録層５０４について説明する。  
前述したように、本具体例に係る不揮発性記憶装置２は、第１の配線と第２の配線とに与える電位の組合せによって、各記録部５００に印加される電圧が変化し、その時の記録部５００の特性（例えば、抵抗値）によって、情報を記録したり消去したりすることができる。このため、記録層５０４には、印加される電圧によって特性が変化する任意の材料を用いることができる。例えば、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層や、抵抗値が可逆的に遷移可能な可変抵抗層などが挙げられる。
【００５４】
このような材料の具体例としては、例えば、電圧を印加することによって結晶状態と非晶質状態との間で変化する、カルコゲナイド系（Ｓｅ、Ｔｅ等のＶＩＢ族元素を含む化合物）の可変抵抗材料が挙げられる。記録層５０４に用いられる材料については、さらに後述する。
【００５５】
（本実施形態の効果）
次に、本実施形態の効果について、図７を参照しつつ説明する。  
図７は、本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置４の構成を例示する模式図である。すなわち、図７（ａ）は、不揮発性記憶装置４をビット線ＢＬ方向から見た模式側面図であり、図７（ｂ）は、不揮発性記憶装置４の模式平面図である。
【００５６】
図７に表したように、不揮発性記憶装置４においては、接続部Ｅは非重複領域Ｎを有していない。このため、複数のコンタクトプラグＣを一括して（同時に）取り付けることは困難である。
【００５７】
例えば、図７において下から積層した場合、１層目の単位メモリ層を形成する際に、１層目の単位メモリ層に存在するコンタクトプラグＣＷ２１（ＣＷ２１−１）、ＣＷ３１（ＣＷ３１−１）等を同時に形成する必要がある。その後、２層目の単位メモリ層を形成する際に、２層目の単位メモリ層に存在するＣＷ３１（ＣＷ３１−２）等を同時に形成する必要がある。このような形成過程により、コンタクトプラグＣは、結節点（面）（図中の界面Ｆ）を有することになる。このため、比較例１に係る不揮発性記憶装置４は、精密な合わせが必要なリソグラフィ工程が多くなり、電気接続点が多くなる。また、コンタクトプラグＣの加工工程が比較的多い。
【００５８】
これに対し、本実施形態では、前述したように、接続部Ｅが非重複領域Ｎを有することにより、上下方向に隣接する同種の配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）間で共有されないコンタクトプラグＣを、複数の単位メモリ層に亘って一括して（同時に）取り付けることが可能となり、コンタクトプラグＣに係る工程数が低減される。このように、本実施形態の構造と製造方法とを採用することで、工程が大幅に削減され得る。
【００５９】
このため、多層型不揮発性記憶装置において、コンタクトプラグＣの取り付け加工が容易になるとともに、電気接続点が少なくなることから良好な電気接続を得ることができる。
【００６０】
また、本実施形態では、接続部Ｅの主面上における配置方法を適宜選択することにより、主面の微細領域において隣接するコンタクトプラグＣ間の距離は適切に確保される。このため、主面内の高集積性が確保される。
【００６１】
（他の具体例）
次に、本実施形態に係る他の具体例（具体例２）について、図８を参照しつつ説明する。
【００６２】
図８は、具体例２に係る不揮発性記憶装置２の構成を例示する模式平面図である。すなわち、具体例２に係る不揮発性記憶装置２は、具体例１に係る不揮発性記憶装置２と基本的に同じ構成を有するが、コンタクトプラグＣは、主面上で、主面上配線垂直方向に配線Ｌの片側端で千鳥配置されている。すなわち、隣接するコンタクトプラグＣの設置位置が、そのコンタクトプラグＣが設けられる配線の延在方向の異なる位置に設けられている。さらに、コンタクトプラグＣの設置位置は、規則的に変えられ、図８の例では、１つおきに交互に配置されている。ただし、必ずしも交互に配置される必要はなく、例えば４つのコンタクトプラグＣが４種の位置に設けられ、それらが１組みとなって、その組みが周期的に配列してもよく、すなわち、千鳥配置において、その周期となるコンタクトプラグＣの数は任意の数とすることができる。このような構成にすることにより、隣接するコンタクトプラグＣ間の距離はより良好に確保しながらコンタクトプラグＣの直径を大きくすることが可能になるので、断面が円形のコンタクトプラグＣを用いても良好な電気接続が得られる。
【００６３】
また、図８に例示した上記２つの構成（措置）、すなわち、コンタクトプラグＣの主面上配線垂直方向における配線Ｌ片側端での主面上千鳥配置と、コンタクトプラグＣの断面形状の円形化と、は単独で、または組み合わせて実施することができる。  
すなわち、前述した具体例１では、コンタクトプラグＣが主面上配線垂直方向における配線Ｌ片側端で直線上に配置されていた。このため、配線Ｌ片側端隣接するコンタクトプラグＣ間の距離を適切に確保するため、必要に応じ、例えばコンタクトプラグＣの断面形状を楕円形状にするなどの工夫を行う必要があった。これに対し、具体例２では、上記千鳥配置の措置をとることにより、例えば、コンタクトプラグＣの断面形状を円形にすることができる。あるいは、上記千鳥配置の措置に加え、コンタクトプラグＣ（断面形状は問わない）の断面積を大きくすることもできる。また、円形状のコンタクトプラグＣ、あるいは断面積の大きいコンタクトプラグＣは、断面積の比較的小さい楕円形状のコンタクトプラグＣに比べて、主面上配線垂直方向における位置の許容誤差範囲が大きい。このため、プロセスウィンドウが広くなる。
【００６４】
以上説明したように、これら措置により、隣接するコンタクトプラグＣ間の距離を良好に確保したり、コンタクトプラグＣと配線Ｌとの接触面積を大きくしたり、あるいはその両方を実現することができ、もって良好な電気接続が確保される。
【００６５】
次に、本実施形態に係る他の具体例（具体例３）について、図９及び図１０を参照しつつ説明する。
【００６６】
これまで、記録部５００が４層積層された事例を中心に説明してきたが、前述したように、本実施形態はこれに限られない。この４層型の不揮発性記憶装置２をさらに複数層積み上げてなる不揮発性記憶装置２や、単位メモリ層を他の数だけ積み上げてなる不揮発性記憶装置２も本実施形態に含まれる。以下、後者の事例を取り上げて説明する。
【００６７】
図９は、具体例３に係る不揮発性記憶装置２の構成を例示する模式平面図である。すなわち、同図９（ａ）は全体模式平面図であり、同図９（ｂ）は、要部を例示する模式平面図である。また、図１０は、図９（ａ）に表した不揮発性記憶装置２を方向Ｖから見た時の模式側面図である。  
具体例３に係る不揮発性記憶装置２は、具体例１に係る不揮発性記憶装置２と基本的に同じ構成を有するが、各構成要素はさらに多層化されている。
【００６８】
ここで、配線Ｌｔｉｊの接続部Ｅｔｉｊは、配線Ｌｔｉｊと主面上で同じ位置にある別の同種配線Ｌｔ（ｉ±α）ｊの接続部Ｅｔ（ｉ±α）ｊより、記録部５００の位置を基準として配線Ｌｔｉｊの配線延在方向の外側に位置している。図９に表したように、１段目及び２段目の配線Ｌに係る接続部Ｅは、３段目及び４段目の配線Ｌに係る接続部Ｅより配線延在方向外側に位置している。このような構成にすることにより、上下方向に隣接する同種の配線Ｌ間のみならず上下方向に隣接しない同種の配線Ｌ間でも共有されないコンタクトプラグＣを、複数の 単位メモリ層に亘って一括して（同時に）取り付けることが可能となる。あるいは、図９（ｂ）に表したように、さらに配線延在方向外側に位置する接続部Ｅを有する配線Ｌを、さらに多段化して設ける構成にしてもよい。
【００６９】
本具体例に係る構成は、図２に関して前述した端部例１や端部例２のように、配線Ｌｔｉｊの接続部Ｅｔｉｊが、積層方向に隣接する配線Ｌｔ（ｉ±１）ｊの接続部Ｅｔ（ｉ±１）ｊに対して、主面上で配線中心軸Ａｔｊを基準として逆の方向に突出した非重複領域Ｎｔｉｊを有する場合に可能となる。また、本具体例では、主面内において、配線Ｌの、セル（記録部５００）と接続部Ｅとの間の領域（支柱領域Ｐ）には、コンタクトプラグＣが存在しない構成となっている。これにより、コンタクトプラグＣが意図しない配線Ｌに接続するのを防ぐことができる。
【００７０】
このように、各段の接続部Ｅの形状を適宜選択することにより、さらに多層化された不揮発性記憶装置を比較的容易に作製することが可能となる。  
なお、具体例３では、具体例１と異なり、最上層と最下層との間で配線Ｌが共有されない構成になっているが、共有する構成にしてもよい。
【００７１】
（実施例）
（実施例１）
次に、本実施形態に係る不揮発性記憶装置の実施例（実施例１）について、図１１〜図１７を参照しつつ説明する。
【００７２】
本実施例に係る不揮発性記憶装置は、具体例１及び具体例２に関して前述した、記録部５００が４層積層された抵抗変化型の不揮発性記憶装置２である。上下方向に隣接する記録部５００の間で、ワード線ＷＬ及びビット線ＢＬは上下方向において交互に共有されている。上下方向の両端においては、ワード線ＷＬが存在する。記録部５００は、制御ダイオード５０２（整流素子）と可変抵抗素子５０４（記録層）とを有する。ただし、前述した図１等では、煩雑さを避けるために主面内においてワード線ＷＬ及びビット線ＢＬがそれぞれ３本の場合について表したが、本実施例では、図１１等において、さらに多数の配線Ｌを有する不揮発性記憶装置２を表した。
【００７３】
以下、この不揮発性記憶装置の製造方法について説明する。  
図１１〜図１６は、実施例１に係る不揮発性記憶装置及びその製造方法を表す模式工程図である。すなわち、図１１（ａ）〜（ｄ）は最初の工程に対応し、図１１（ｅ）〜（ｈ）は、図１１（ａ）〜（ｄ）の工程に続く工程に対応し、図１２（ａ）〜（ｄ）は、図１１（ｅ）〜（ｈ）に続く工程に対応し、図１２（ｅ）〜（ｈ）は、図１２（ａ）〜（ｄ）に続く工程に対応し、図１３は、図１２（ｅ）〜（ｈ）に続く工程に対応する。そして、図１４〜図１６は、それより一つ前の図面番号の図が例示している工程に続く工程に対応する。図１１〜図１６において、（ａ）及び（ｅ）は、ワード線ＷＬ方向から見た模式工程断面図であり、（ｂ）及び（ｆ）は、ビット線ＢＬ方向から見た模式工程断面図である。また、（ｃ）、（ｄ）、（ｇ）、及び（ｈ）は、それぞれ（ａ）、（ｂ）、（ｅ）、及び（ｆ）に対応する模式工程平面図である。
【００７４】
まず、図１１（ａ）〜（ｄ）に表したように、半導体基板１０１の上（主面上）に、抵抗変化型メモリの周辺回路となるトランジスタ１０２、ＳＴＩ（Shallow Trench Isolation）１０３、記録部４層分に係るワード線ＷＬ／ビット線ＢＬと接続することになる基板コンタクトプラグ（層間接続体）（基板上に設けられたコンタクトプラグ）１０４、１０５、１０６、Ｍ０配線（ソース配線）１０７、及びＭ１配線（ビット配線）１０８を、公知の半導体製造技術によって形成する。特に、基板コンタクトプラグ１０４、１０５、１０６は、後述のビット線及びワード線との一括接続ができるように、図１１（ｃ）及び（ｄ）に表したような配置であらかじめ形成しておく。その後、各構成要素間に存在する空間に層間絶縁膜１０９を埋め込んだ後、加工体を平坦化する。
【００７５】
次に、図１１（ｅ）〜（ｈ）に表したように、メモリ素子の１段目のワード線ＷＬとなるタングステン膜１１０、抵抗変化素子となるＭＩＭ（Metal-Insulator-Metal：金属−絶縁体−金属）積層膜１１１、ｐｉｎダイオードとなるｎ型半導体／真性（intrinsic）半導体／ｐ型半導体積層膜１１２、及びＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）ストッパーのタングステン膜１１３を形成する。
【００７６】
次に、図１２（ａ）〜（ｄ）に表したように、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１１４を埋め込み、公知のＣＭＰ技術で平坦化する。
【００７７】
ここで、各ワード線ＷＬの接続部ＥＷは、主面上で隣接するワード線ＷＬに対し、主面上で各ワード線ＷＬの配線中心軸ＡＷを基準として逆方向の位置に配置する。例えば、接続部ＥＷの中心軸を、主面上で配線中心軸ＡＷから１／２Ｆ（「Ｆ」は設計ルール）離した位置に配置する。
【００７８】
また、ワード線ＷＬｊの接続部ＥＷｊと、主面上でワード線ＷＬｊに隣接するワード線ＷＬ（ｊ±１）の接続部ＥＷ（ｊ±１）とは、記録部５００の位置を基準としてワード線ＷＬの配線延在方向において互いに逆方向の位置に配置する。すなわち、接続部ＥＷは、主面上で、主面上配線垂直方向にワード線ＷＬの両端で千鳥配置する。
【００７９】
次に、図１２（ｅ）〜（ｈ）に表したように、１段目のビット線ＢＬとなるタングステン膜１１５、ｐｉｎダイオードとなるｐ型半導体／真性半導体／ｎ型半導体積層膜１１６、ＭＩＭ積層膜１１７、及びＣＭＰストッパーのタングステン膜１１８を形成する。
【００８０】
次に、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１１９を埋め込み、公知のＣＭＰ技術で平坦化する。
【００８１】
ここで、各ビット線ＢＬの接続部ＥＢは、主面上で隣接するビット線ＢＬに対し、主面上で各ビット線ＢＬの配線中心軸ＡＢを基準として逆方向の位置に配置する。例えば、接続部ＥＢの中心軸を、主面上で配線中心軸ＡＢから１／２Ｆ離した位置に配置する。また、接続部ＥＢは、主面上で、主面上配線垂直方向にビット線ＢＬの両端で千鳥配置する。
【００８２】
次に、図１３（ａ）〜（ｄ）に表したように、２段目のワード線ＷＬとなるタングステン膜１２０、ＭＩＭ積層膜１２１、ｎ型半導体／真性半導体／ｐ型半導体積層膜１２２、及びＣＭＰストッパーのタングステン膜１２３を形成する。
【００８３】
次に、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１２４を埋め込み、公知のＣＭＰ技術で平坦化する。
【００８４】
ここで、各ワード線ＷＬの接続部ＥＷは、主面上で隣接するワード線ＷＬ及び上下方向に隣接するワード線ＷＬに対し、主面上で各ワード線ＷＬの配線中心軸ＡＷを基準として逆方向の位置に配置する。例えば、接続部ＥＷの中心軸を、主面上で配線中心軸ＡＷから１／２Ｆ離した位置に配置する。
【００８５】
また、接続部ＥＷは、主面上で、主面上配線垂直方向にワード線ＷＬの両端で千鳥配置する。また、接続部ＥＷは、上下方向に隣接するワード線ＷＬの接続部ＥＷと、配線延在方向で同じ側の端部に設けられる。
【００８６】
次に、図１４（ａ）〜（ｄ）に表したように、２段目のビット線ＢＬとなるタングステン膜１２５、ｐ型半導体／真性半導体／ｎ型半導体積層膜１２６、ＭＩＭ積層膜１２７、及びＣＭＰストッパーのタングステン膜１２８を形成する。
【００８７】
次に、前記積層膜を公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。その後、エッチングにより生じた空間に層間絶縁膜１２９を埋め込み、公知のＣＭＰ技術で平坦化する。
【００８８】
ここで、各ビット線ＢＬの接続部ＥＢは、主面上で隣接するビット線ＢＬ及び上下方向に隣接するビット線ＢＬに対し、主面上で各ビット線ＢＬの配線中心軸ＡＢを基準として逆方向の位置に配置する。例えば、接続部ＥＢの中心軸を、主面上で配線中心軸ＡＢから１／２Ｆ離した位置に配置する。具体例１の４層型不揮発性記憶装置２をｎ層（ただし、「ｎ」は１以上の整数）積み上げる場合には、主面上で同じ位置に中心軸を有する複数のビット線ＢＬについて、（２ｎ−１）段目のビット線ＢＬの接続部Ｅと、２ｎ段目のビット線ＢＬの接続部Ｅとは、主面上で当該ビット線ＢＬの配線中心軸Ａを基準として逆方向の位置に配置する。
【００８９】
また、接続部ＥＢは、主面上で、主面上配線垂直方向にビット線ＢＬの両端で千鳥配置する。また、接続部ＥＢは、上下方向に隣接するビット線ＢＬの接続部ＥＢと、配線延在方向で同じ側の端部に設けられる。
【００９０】
次に、図１５（ａ）〜（ｄ）に表したように、３段目のワード線ＷＬとなるタングステン膜１３０を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により一括してパターニング加工する。
【００９１】
ここで、各ワード線ＷＬの接続部ＥＷは、主面上で隣接するワード線ＷＬ及び上下方向に隣接するワード線ＷＬに対し、主面上で各ワード線ＷＬの配線中心軸ＡＷを基準として逆方向の位置に配置する。例えば、接続部ＥＷの中心軸を、主面上で配線中心軸ＡＷから１／２Ｆ離した位置に配置する。具体例１の４層型不揮発性記憶装置２をｎ層積み上げる場合には、主面上で同じ位置に中心軸を有する複数のワード線ＷＬについて、（３ｎ−２）段目及び３ｎ段目のワード線ＷＬの接続部Ｅと、（３ｎ−１）段目のワード線ＷＬの接続部Ｅとは、主面上で当該ワード線ＷＬの配線中心軸Ａを基準として逆方向の位置に配置する。
【００９２】
また、接続部ＥＷは、主面上で、主面上配線垂直方向にワード線ＷＬの両端で千鳥配置する。また、接続部ＥＷは、上下方向に隣接するワード線ＷＬの接続部ＥＷと、配線延在方向で同じ側の端部に設けられる。  
その後、一括加工された前記積層膜間に層間絶縁膜１３１を埋め込む。
【００９３】
次に、図１６（ａ）〜（ｄ）に表したように、公知のリソグラフィ技術及び反応性イオンエッチング技術により、各ワード線ＷＬ／ビット線ＢＬと、基板コンタクトプラグ１０６とに連通するコンタクトホールを、１層目から４層目の単位メモリ層に至るまでの深さで貫設する。多層積層型不揮発性記憶装置の場合は、各層の各ワード線ＷＬ／ビット線ＢＬと、基板コンタクトプラグ１０６とに連通するコンタクトホールを、当該層の各層の単位メモリ層の全てを通じて貫設する。この場合、ｎ層目のコンタクトホールは、適宜下の層（（ｎ−１）層目や（ｎ−２）層目など）に設けられたコンタクトプラグを介して、ｎ層目の各ワード線ＷＬ／ビット線ＢＬと基板コンタクトプラグ１０６とに連通する構成にしてもよい。  
その後、コンタクトホールに導電体材料を充填して平坦化する。これにより、周辺回路と各ワード線ＷＬ／ビット線ＢＬとを接続するコンタクトプラグ１３２が形成される。なお、本実施例では、具体例２に関して前述したように、隣接するコンタクトプラグＣ間の距離を良好に確保するとともに、コンタクトプラグＣと配線Ｌとの間で広いコンタクト面積を確保するため、コンタクトプラグＣは主面上で主面上配線垂直方向に配線Ｌの片側端で千鳥配置させている。
【００９４】
以上の工程により、本実施形態（具体例１または具体例２）に係る不揮発性記憶装置２が作製される。
【００９５】
なお、本実施例では、コンタクトプラグＣとワード線ＷＬ／ビット線ＢＬとの接続は、主に接続部Ｅの側面で行っている。微細化されたメモリの場合、合わせずれを考慮すると、接続部Ｅの側面で接続する方がコンタクト面積を安定して確保することができる。また、コンタクトプラグＣの幅をＦ以上にとることが可能である。これらから、容易に十分なコンタクト面積を確保することができる。
【００９６】
また、本実施例に用いる抵抗変化素子のＭＩＭ（金属−絶縁体−金属）積層膜について、この絶縁体層は、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも一つを含むことができる。
【００９７】
また、電極材料については、上記抵抗変化材料と反応して可変抵抗性を損なわない材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。
【００９８】
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。  
また、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
【００９９】
次に、本実施例の効果のうち、工程数に係る効果について説明する。  
図１７は、実施例１と対比される比較例２に係る不揮発性記憶装置の構成を例示する模式断面図である。図１７において、（ａ）はワード線ＷＬ方向から見た模式断面図であり、（ｂ）はビット線ＢＬ方向から見た模式断面図である。図１７に表したように、比較例２の不揮発性記憶装置では、１層の単位メモリ層ごとにコンタクトプラグＣが形成されている。
【０１００】
表１は、図１６に例示した実施例１に係る不揮発性記憶装置の構造と、図１７に例示した比較例２に係る不揮発性記憶装置の構造との場合での、工程数の比較を表した表である。
【表１】
2009283514.tif 000003
表１から、実施例１では、比較例２に比べてコンタクトプラグＣに係るリソグラフィ工程が削減されることがわかる。このように、本実施形態の構造と製造方法とを採用することにより、積層された高集積度の抵抗変化型メモリに係る工程が大幅に削減される。
【０１０１】
このように、本実施形態の構造によれば、積層された高集積度の抵抗変化型メモリを少ない工程数で製造することができるようになるため、さらに高集積な抵抗変化型メモリを提供することが可能になる。
【０１０２】
（実施例２）
次に、本実施形態に係る不揮発性記憶装置の他の実施例（実施例２）について、図１８〜図２３を参照しつつ説明する。
【０１０３】
本実施例に係る不揮発性記憶装置は、具体例３に関して前述した、記録部５００がさらに多層化された抵抗変化型の不揮発性記憶装置２である。具体的には、具体例１または具体例２に係る４層型の不揮発性記憶装置２をさらに１層積み上げてなる２層積層型不揮発性記憶装置２である。各層において、上下方向に隣接する記録部５００の間でワード線ＷＬ及びビット線ＢＬは上下方向において交互に共有されており、上下方向の両端にはワード線ＷＬが存在する。すなわち、記録部５００は８層積層される。記録部５００は、制御ダイオード５０２（整流素子）と可変抵抗素子５０４（記録層）とを有する。ただし、図１や図９等では、煩雑さを避けるために主面内においてワード線ＷＬ及びビット線ＢＬがそれぞれ３本の場合について表したが、本実施例では、図１８等において、さらに多数の配線Ｌを有する不揮発性記憶装置２を表した。
【０１０４】
以下、この不揮発性記憶装置の製造方法について説明する。  
図１８〜図２２は、実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。図１８〜図２２において、（ａ）は、ワード線ＷＬ方向から見た模式工程断面図であり、（ｂ）は、ビット線ＢＬ方向から見た模式工程断面図である。また、（ｃ）及び（ｄ）は、それぞれ（ａ）及び（ｂ）に対応する模式工程平面図である。
【０１０５】
４層型の不揮発性記憶装置２を複数層積み上げて記録部５００を４ｎ層積層する場合の製造方法については、基本的に実施例１に関して前述した４層積層の手順を繰り返せばよい。  
まず、図１８（ａ）〜（ｄ）に表したように、半導体基板２０１の上（主面上）に、抵抗変化型メモリの周辺回路となるトランジスタ２０２、ＳＴＩ２０３、記録部４層分に係るワード線ＷＬ／ビット線ＢＬと接続することになる基板コンタクトプラグ２０４、２０５、２０６、Ｍ０配線２０７、Ｍ１配線２０８を、公知の半導体製造技術によって形成する。特に、基板コンタクトプラグ２０４、２０５、２０６は、後述のビット線及びワード線との一括接続ができるように、図１８（ｃ）及び（ｄ）に表したような配置であらかじめ形成しておく。
【０１０６】
ここで、図１８（ｃ）に表したように、ビット線ＢＬに接続する基板コンタクトプラグについては、１層目から４層目の単位メモリ層（１層目の不揮発性記憶装置）に係るビット線ＢＬに接続する基板コンタクトプラグを形成するとともに、さらにビット線ＢＬ方向外側に、５層目から８層目の単位メモリ層（２層目の不揮発性記憶装置）に係るビット線ＢＬに接続する基板コンタクトプラグを形成しておく。  
その後、各構成要素間に存在する空間に層間絶縁膜２０９を埋め込んだ後、加工体を平坦化する。
【０１０７】
次に、図１９（ａ）〜（ｄ）に表したように、実施例１と同様の手順でワード線２１０〜２１２、ビット線２１３、２１４、抵抗変化素子となるＭＩＭ積層膜２１５〜２１８、ｐｉｎダイオードとなるｎ型半導体／真性半導体／ｐ型半導体積層膜２１９、２２０、ｐ型半導体／真性半導体／ｎ型半導体積層膜２２１、２２２、及び層間絶縁膜２２３〜２２７を形成する。
【０１０８】
次に、図２０（ａ）〜（ｄ）に表したように、実施例１と同様の手順で、ワード線２１０〜２１２／ビット線２１３、２１４と接続し、基板コンタクトプラグ２０６に連通するコンタクトプラグ２２８を、公知のリソグラフィ技術、反応性イオンエッチング技術、及び金属膜のＡＬＤ（Atomic Layer Deposition：原子層堆積法）技術を用いて形成する。
【０１０９】
ここで、図２０（ｃ）に表したように、５層目から８層目の単位メモリ層に係るビット線ＢＬに接続するコンタクトプラグ２２８もあらかじめ形成しておく。
【０１１０】
次に、図２１（ａ）〜（ｄ）に表したように、加工体の上面に層間絶縁膜２２９を形成する。その後、１層目から４層目の単位メモリ層までと手順と同様の手順で、ワード線２３０〜２３２、ビット線２３３、２３４、抵抗変化素子となるＭＩＭ積層膜２３５〜２３８、ｐｉｎダイオードとなるｎ型半導体／真性半導体／ｐ型半導体積層膜２３９、２４０、ｐ型半導体／真性半導体／ｎ型半導体積層膜２４１、２４２、及び層間絶縁膜２４３〜２４７を形成する。
【０１１１】
この時、ワード線は最初の４層分の 単位メモリ層（１層目の不揮発性記憶装置）と同様の形状に形成されるが、ビット線の接続部Ｅは最初の４層分（１層の単位メモリ層）よりもセルの外側に位置して形成される。このように、ワード線は１層目と２層目の単位メモリ層とで同様の形状とし、ビット線は１層目と２層目の単位メモリ層で異なる（２層目の単位メモリ層では、接続部Ｅがセルの外側に引き出されている）形状としたのは、シェアードワード線／ビット線構造の抵抗変化型メモリでは、ワード線は比較的共有することが可能であるが、ビット線は独立に周辺回路に接続する必要があるためである。
【０１１２】
次に、図２２（ａ）〜（ｄ）に表したように、実施例１と同様の手順で、ワード線２３０〜２３２／ビット線２３３、２３４と接続し、基板コンタクトプラグ２０６に連通するコンタクトプラグ２４８を、公知のリソグラフィ技術、反応性イオンエッチング技術、及び金属膜のＡＬＤ技術を用いて形成する。  
このようにして、８層積層型の抵抗変化型メモリにおいて、ワード線／ビット線と周辺回路との接続が完了する。  
以上の工程により、本実施形態に係る８層型の不揮発性記憶装置２が作製される。
【０１１３】
なお、本実施例に用いるＭＩＭ（金属−絶縁体−金属）積層膜について、この絶縁体層は、両端に印加された電圧によりその抵抗状態が変わる任意の物質を含むことができる。例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ膜、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱により抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、ＩｎｘＧｅｙＴｅｚ等からなる群から選択された少なくとも一つを含むことができる。
【０１１４】
また、電極材料については、上記抵抗変化材料と反応して可変抵抗性を損なわない材料を用いることができる。具体的には、例えば、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等が挙げられる。
【０１１５】
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体の他、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることもできる。  
なお、上記において、各膜の膜厚は一例であり、種々の変形が可能である。
【０１１６】
次に、本実施例の効果のうち、工程数に係る効果について説明する。  
図２３は、実施例２と対比される比較例３に係る不揮発性記憶装置の構成を例示する模式断面図である。図２３において、（ａ）はワード線ＷＬ方向から見た模式断面図であり、（ｂ）はビット線ＢＬ方向から見た模式断面図である。図２３に表したように、比較例３の不揮発性記憶装置では、単位メモリ層ごとにコンタクトプラグＣが形成されている。
【０１１７】
表２は、図２３に例示した実施例２に係る不揮発性記憶装置の構造と、図２３に例示した比較例３に係る不揮発性記憶装置の構造との場合での、工程数の比較を表した表である。
【表２】
2009283514.tif 000004
表２から、実施例２では、比較例３に比べてコンタクトプラグＣに係るリソグラフィ工程が削減されることがわかる。このように、本実施形態の構造と製造方法とを採用することにより、積層された高集積度の抵抗変化型メモリに係る工程が大幅に削減される。
【０１１８】
このように、本実施形態の構造によれば、積層された高集積度の抵抗変化型メモリを少ない工程数で製造することができるようになるため、さらに高集積な抵抗変化型メモリを提供することが可能になる。
【０１１９】
以上説明したように、本実施形態によれば、接続部Ｅが非重複領域Ｎを有することにより、上下方向に隣接する同種の配線Ｌ（ワード線ＷＬまたはビット線ＢＬ）間で共有されないコンタクトプラグＣを、複数の単位メモリ層に亘って一括して（同時に）取り付けることが可能となる。このため、コンタクトプラグＣに係る工程数が低減される。これにより、多層型不揮発性記憶装置において、コンタクトプラグＣの取り付け加工が容易になるとともに、電気接続点が少なくなることから良好な電気接続を得ることができる。
【０１２０】
また、接続部Ｅ及びコンタクトプラグＣの主面上における配置方法や形状を適宜選択することにより、主面内の集積度を適切に確保しつつ、隣接するコンタクトプラグＣ間の距離を良好に確保したり、コンタクトプラグＣと配線Ｌとの接触面積を大きくすることができる。これにより、さらに良好な電気接続が確保される。また、各段における接続部Ｅの形状を適宜選択することにより、さらに多層化された不揮発性記憶装置を比較的容易に作製することができる。
【０１２１】
このように、本実施形態によれば、高集積で良好な電気接続を有する不揮発性記憶装置を、比較的容易な加工で作製することができる。
【０１２２】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。  
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【０１２３】
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１２５】
【図１】図１（ａ）、（ｂ）は、具体例１に係る不揮発性記憶装置の構成をそれぞれ例示する模式回路図及び模式斜視図である。
【図２】接続部Ｅの具体例を表す模式図である。
【図３】具体例１に係る不揮発性記憶装置の構成を例示する模式平面図である。
【図４】図３の方向Ｖから見た、具体例１に係る不揮発性記憶装置の模式側面図である。
【図５】具体例１に係る不揮発性記憶装置におけるワード線ＷＬ及びコンタクトプラグＣＷの構成、並びにその形成過程を例示する模式斜視図である。
【図６】記録部５００の構成の一例を表す模式断面図である。
【図７】本実施形態と対比される比較例（比較例１）に係る不揮発性記憶装置４の構成を例示する模式図である。
【図８】具体例２に係る不揮発性記憶装置２の構成を例示する模式平面図である。
【図９】具体例３に係る不揮発性記憶装置２の構成を例示する模式平面図である。
【図１０】図９（ａ）に表した不揮発性記憶装置２を方向Ｖから見た時の模式側面図である。
【図１１】実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図１２】実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図１３】実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図１４】実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図１５】実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図１６】実施例１に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図１７】実施例１と対比される比較例２に係る不揮発性記憶装置の構成を例示する模式断面図である。
【図１８】実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図１９】実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図２０】実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図２１】実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図２２】実施例２に係る不揮発性記憶装置の構成及びその製造方法を例示する模式工程図である。
【図２３】実施例２と対比される比較例３に係る不揮発性記憶装置の構成を例示する模式断面図である。
【符号の説明】
【０１２６】
２、４  不揮発性記憶装置
１０１  半導体基板
１０２  トランジスタ
１０３  ＳＴＩ
１０４、１０５、１０６  基板コンタクトプラグ
１０７  Ｍ０配線
１０８  Ｍ１配線
１０９  層間絶縁膜
１１０  タングステン膜
１１１  ＭＩＭ積層膜
１１２  ｎ型半導体／真性半導体／ｐ型半導体積層膜
１１３  タングステン膜
１１４  層間絶縁膜
１１５  タングステン膜
１１６  ｐ型半導体／真性半導体／ｎ型半導体積層膜
１１７  ＭＩＭ積層膜
１１８  タングステン膜
１１９  層間絶縁膜
１２０  タングステン膜
１２１  ＭＩＭ積層膜
１２２  ｎ型半導体／真性半導体／ｐ型半導体積層膜
１２３  タングステン膜
１２４  層間絶縁膜
１２５  タングステン膜
１２６  ｐ型半導体／真性半導体／ｎ型半導体積層膜
１２７  ＭＩＭ積層膜
１２８  タングステン膜
１２９  層間絶縁膜
１３０  タングステン膜
１３１  層間絶縁膜
１３２  コンタクトプラグ
２０１  半導体基板
２０２  トランジスタ
２０３  ＳＴＩ
２０４、２０５、２０６  基板コンタクトプラグ
２０７  Ｍ０配線
２０８  Ｍ１配線
２０９  層間絶縁膜
２１０、２１１、２１２  ワード線
２１３、２１４  ビット線
２１５、２１６、２１７、２１８  ＭＩＭ積層膜
２１９、２２０  ｎ型半導体／真性半導体／ｐ型半導体積層膜
２２１、２２２    ｐ型半導体／真性半導体／ｎ型半導体積層膜
２２３、２２４、２２５、２２６、２２７  層間絶縁膜
２２８  コンタクトプラグ
２２９  層間絶縁膜
２３０、２３１、２３２  ワード線
２３３、２３４    ビット線
２３５、２３６、２３７、２３８  ＭＩＭ積層膜
２３９、２４０  ｎ型半導体／真性半導体／ｐ型半導体積層膜
２４１、２４２  ｐ型半導体／真性半導体／ｎ型半導体積層膜
２４３、２４４、２４５、２４６、２４７  層間絶縁膜
２４８  コンタクトプラグ
５００  記録部
５０１  バリア層
５０２  整流素子（制御ダイオード）
５０３  電極層
５０４  記録層（可変抵抗素子）
５０５  電極層
５０６  ヒータ層
５０７  バリア層
Ａ  配線中心軸
ＢＬ  ビット線
Ｃ  コンタクトプラグ
Ｅ  接続部
Ｆ  界面
Ｌ  配線
Ｎ  非重複領域
Ｐ  支柱領域
Ｓ  側面
ＷＬ  ワード線
【図１】
2009283514.tif 000005
【図２】
2009283514.tif 000006
【図３】
2009283514.tif 000007
【図４】
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【図５】
2009283514.tif 000009
【図６】
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【図７】
2009283514.tif 000011
【図８】
2009283514.tif 000012
【図９】
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【図１０】
2009283514.tif 000014
【図１１】
2009283514.tif 000015
【図１２】
2009283514.tif 000016
【図１３】
2009283514.tif 000017
【図１４】
2009283514.tif 000018
【図１５】
2009283514.tif 000019
【図１６】
2009283514.tif 000020
【図１７】
2009283514.tif 000021
【図１８】
2009283514.tif 000022
【図１９】
2009283514.tif 000023
【図２０】
2009283514.tif 000024
【図２１】
2009283514.tif 000025
【図２２】
2009283514.tif 000026
【図２３】
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