(57)【要約】【課題】  集積回路の周囲の回路及び配線の構造を簡素化可能で、チップ本体の小型化が可能なチップを提供する。【解決手段】  半導体チップ１は平面形状が略四角形の板状のチップ本体３と、チップ本体３の表面に設けられた複数の集積回路５ａ、５ｂと、チップ本体３の裏面に設けられた他の回路としての配線１３ａ〜１３ｆと、集積回路５ａ、５ｂと配線１３ａ〜１３ｆを接続する接続手段としてのコンタクト１１ａ、１１ｂを有している。  コンタクト１１ａ、１１ｂはチップ本体３を貫通して設けられた導電性物質である。  このように、集積回路５ａ、５ｂを互いに接続するための配線を、チップ本体３の裏面２ｂに設けることにより、配線を表面２ａに設けた場合と比べて、集積回路の周囲の他の回路（配線）の構造を簡素化することができる。  即ち、半導体チップ１を従来よりも小型化することができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
表面と裏面とを有するチップ本体と、
前記チップ本体の表面に設けられた集積回路と、
前記チップ本体の裏面に設けられ、前記集積回路と接続された他の回路と、
を有することを特徴とする半導体チップ。
【請求項２】
前記集積回路と前記他の回路とは、前記チップ本体を貫通して設けられた接続手段によって接続されていることを特徴とする請求項１記載の半導体チップ。
【請求項３】
前記集積回路は複数設けられ、
前記他の回路は配線を有し、
複数の前記集積回路は、前記チップ本体の裏面において、前記他の回路の前記配線によって互いに電気的に接続されていることを特徴とする請求項２記載の半導体チップ。
【請求項４】
前記配線は電源配線およびＧＮＤ配線を有することを特徴とする請求項３記載の半導体チップ。
【請求項５】
前記電源配線および前記ＧＮＤ配線は互いにジグザグに引き回されていることを特徴とする請求項４記載の半導体チップ。
【請求項６】
前記電源配線および前記ＧＮＤ配線は環状に引き回されていることを特徴とする請求項４記載の半導体チップ。
【請求項７】
前記他の回路は蓄積容量部を有することを特徴とする請求項２記載の半導体チップ。
【請求項８】
前記他の回路は、
電源拡散層容量部とＧＮＤ配線容量部、または電源配線容量部とＧＮＤ拡散層容量部のいずれかを有することを特徴とする請求項２記載の半導体チップ。
【請求項９】
前記他の回路は入力保護回路を有することを特徴とする請求項４記載の半導体チップ。
【請求項１０】
前記入力保護回路は、
前記チップ本体に設けられ、外部と電気的に接続可能なパッドと、
前記パッドと前記電源配線の間に順方向に接続された第１のダイオードと、
前記パッドと前記ＧＮＤ配線の間に順方向に接続された第２のダイオードと、
を有することを特徴とする請求項９記載の半導体チップ。
【請求項１１】
前記入力保護回路は、
前記電源配線に接続された第１のＰ型半導体層と、
前記ＧＮＤ配線に接続された第１のＮ型半導体層と、
前記第１のＰ型半導体層の表面に設けられた第２のＮ型半導体層と、
前記第１のＮ型半導体層の表面に設けられた第２のＰ型半導体層と、
前記第２のＮ型半導体層と前記第２のＰ型半導体層を接続するように設けられ、前記第２のＮ型半導体層と前記第２のＰ型半導体層との接続部分の間に前記パッドが接続された信号配線と、
を有することを特徴とする請求項１０記載の半導体チップ。
【請求項１２】
前記接続手段は、
前記チップを貫通して設けられた穴部と、前記穴部に設けられた導電性物質と、
を有することを特徴とする請求項２記載の半導体チップ。
【請求項１３】
前記接続手段は、
前記チップを貫通するように注入された導電性物質を有することを特徴とする請求項２記載の半導体チップ。
【請求項１４】
前記チップ本体は複数設けられ、
前記他の回路は配線を有し、
複数の前記チップ本体の前記集積回路は、前記他の回路の前記配線によって接続されていることを特徴とする請求項２記載の半導体チップ。
【請求項１５】
請求項１〜請求項１３のいずれかに記載の半導体チップを複数個電気的に接続してなることを特徴とする半導体チップ群。
【請求項１６】
請求項１〜請求項１３のいずれかに記載の半導体チップを２つ有し、２つの前記半導体チップは前記裏面同士が電気的に接続されていることを特徴とする請求項１５記載の半導体チップ群。
【請求項１７】
請求項１〜請求項１３のいずれかに記載の半導体チップを複数個有し、
複数の前記半導体チップは、
前記裏面同士がそれぞれ平面上の位置がずれた状態で電気的に接続されていることを特徴とする請求項１５記載の半導体チップ群。
【請求項１８】
請求項１〜請求項１３のいずれかに記載の半導体チップを複数個有し、
複数の前記半導体チップは、
前記表面と前記裏面同士がそれぞれ平面上の位置がずれた状態で他の半導体チップと１つずつ電気的に接続されていることを特徴とする請求項１５記載の半導体チップ群。
【請求項１９】
請求項１〜１４のいずれかに記載の半導体チップを有することを特徴とする半導体装置。
【請求項２０】
請求項１５〜１８のいずれかに記載の半導体チップ群を有することを特徴とする半導体装置。
【請求項２１】
表面と裏面とを有するチップ本体の表面に集積回路を設ける工程（ａ）と、
前記チップ本体の裏面に、他の回路を設ける工程（ｂ）と、
前記集積回路と前記他の回路とを接続する工程（ｃ）と、
を有することを特徴とする半導体チップの製造方法。
【請求項２２】
前記工程（ｃ）は、
前記集積回路と前記他の回路とを、前記チップ本体を貫通して設けられた接続手段によって接続する工程であることを特徴とする請求項２１記載の半導体チップの製造方法。
【請求項２３】
前記工程（ａ）は、前記集積回路を複数設ける工程であり、
前記工程（ｃ）は、
複数の前記集積回路を、前記チップ本体の裏面において、前記他の回路によって互いに電気的に接続する工程であることを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項２４】
前記工程（ｂ）は、
前記他の回路として、電源配線およびＧＮＤ配線を引き回す工程であることを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項２５】
前記工程（ｂ）は、
前記他の回路として、電源配線およびＧＮＤ配線を互いにジグザグに引き回す工程であることを特徴とする請求項２４記載の半導体チップの製造方法。
【請求項２６】
前記工程（ｂ）は、
前記他の回路として、電源配線およびＧＮＤ配線を環状に引き回す工程であることを特徴とする請求項２４記載の半導体チップの製造方法。
【請求項２７】
前記工程（ｂ）は、前記他の回路として、蓄積容量部を設ける工程であることを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項２８】
前記工程（ｂ）は、前記他の回路として、電源拡散層容量部とＧＮＤ拡散層容量部を設ける工程を有することを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項２９】
前記工程（ｂ）は、前記他の回路として、入力保護回路を設ける工程を有することを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項３０】
前記入力保護回路を設ける工程は、
前記チップ本体にパッドを設ける工程と、
前記パッドと前記電源配線の間に順方向に第１のダイオードを設ける工程と、
前記パッドと前記ＧＮＤ配線の間に順方向に第２のダイオードを設ける工程と、
を有することを特徴とする請求項２９記載の半導体チップの製造方法。
【請求項３１】
前記入力保護回路を設ける工程は、
第１のＰ型半導体層を設け、前記電源配線に接続する工程と、
第１のＮ型半導体層を設け、前記ＧＮＤ配線に接続する工程と、
前記第１のＰ型半導体層の表面に第２のＮ型半導体層を設ける工程と、
前記第１のＮ型半導体層の表面に第２のＰ型半導体層を設ける工程と、
前記第２のＮ型半導体層および前記第２のＰ型半導体層を信号配線で接続し、前記信号配線における前記第２のＮ型半導体層および前記第２のＰ型半導体層との接続部分の間に前記パッドを接続する工程と、
を有することを特徴とする請求項３０記載の半導体チップの製造方法。
【請求項３２】
前記工程（ｃ）は、
前記チップを貫通して設けられた穴部と、前記穴部に設けられた導電性物質と、を有する接続手段を設ける工程を有することを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項３３】
前記工程（ｃ）は、
前記チップを貫通するように導電性物質を注入して接続手段を設ける工程を有することを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項３４】
前記工程（ｃ）は、複数の前記チップ本体の前記集積回路を、前記配線および／または他の回路によって接続する工程であることを特徴とする請求項２２記載の半導体チップの製造方法。
【請求項３５】
請求項１〜請求項１３のいずれかに記載の半導体チップを複数個電気的に接続する工程を有することを特徴とする半導体チップ群の製造方法。
【請求項３６】
請求項１〜請求項１３のいずれかに記載の半導体チップの２つを、前記裏面同士を電気的に接続する工程を有することを特徴とする請求項３５記載の半導体チップ群の製造方法。
【請求項３７】
請求項１〜請求項１３のいずれかに記載の半導体チップの複数を、前記裏面同士を平面上の位置をずらして電気的に接続する工程を有することを特徴とする請求項３６記載の半導体チップ群の製造方法。
【請求項３８】
請求項１〜請求項１３のいずれかに記載の半導体チップの複数を、前記表面と前記裏面同士を平面上の位置をずらして１つずつ電気的に接続する工程を有することを特徴とする請求項３５記載の半導体チップ群の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、半導体チップ群、およびこれらを有する半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、高性能化に伴い、電子機器に用いられる半導体チップの小型化が求められている。
【０００３】
これに対して従来は、プロセス技術の進歩による集積回路の高集積化により、小型化が図られてきた。
【０００４】
一方で、高集積化による小型化を図るだけでなく、チップ内における集積回路を形成する場所を増やすことにより、集積回路の面積を増やし、チップの小型化を達成する方法も知られている。
【０００５】
例えば特許文献１の図１には半導体チップの表裏両面に集積回路を形成した構造が開示されている（特許文献１）。
【０００６】
また、配線部を半導体チップの側面に設けることにより、集積回路を形成可能な面積を増やす方法も知られている（特許文献２）。
【０００７】
【特許文献１】特開平１１−２９７８７３号公報
【特許文献２】特開２００１−２２３２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、高集積化や集積回路の面積を増やしても、周囲の配線や回路の小型化は難しいため、上記技術では周囲の回路や配線の増加や配線の引き回しの複雑化により、半導体チップ（チップ本体）の小型化が不十分となっていた。
【０００９】
本発明は、このような問題に鑑みてなされたもので、その目的は、集積回路の周囲の回路及び配線の構造を簡素化可能で、チップ本体の小型化が可能なチップを提供することにある。
【課題を解決するための手段】
【００１０】
前述した目的を達成するために、第１の発明は、表面と裏面とを有するチップ本体と、前記チップ本体の表面に設けられた集積回路と、前記チップ本体の裏面に設けられ、前記集積回路と接続された他の回路と、を有することを特徴とする半導体チップである。
【００１１】
第２の発明は、第１の発明に記載の半導体チップを複数個電気的に接続してなることを特徴とする半導体チップ群である。
【００１２】
第３の発明は、第１の発明に記載の半導体チップを有することを特徴とする半導体装置である。
【００１３】
第４の発明は、第２の発明に記載の半導体チップ群を有することを特徴とする半導体装置である。
【００１４】
第５の発明は、表面と裏面とを有するチップ本体の表面に集積回路を設ける工程（ａ）と、前記チップ本体の裏面に、他の回路を設ける工程（ｂ）と、前記集積回路と前記他の回路とを接続する工程（ｃ）と、を有することを特徴とする半導体チップの製造方法である。
【００１５】
第６の発明は、第１の発明に記載の半導体チップを複数個電気的に接続する工程を有することを特徴とする半導体チップ群の製造方法である。
【発明の効果】
【００１６】
本発明によれば、集積回路の周囲の回路及び配線の構造を簡素化可能で、チップ本体の小型化が可能なチップを提供することができる。
【００１７】
即ち、微細化プロセス技術を十分に活用できるサイズのチップを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面に基づいて本発明に好適な実施例を詳細に説明する。
【００１９】
まず、図１〜図３を参照して、本発明の第１の実施形態に係る半導体チップ１の概略構成を説明する。
【００２０】
図１〜図３に示すように、半導体チップ１は平面形状が略四角形で、表面２ａと裏面２ｂを有する板状のチップ本体３と、チップ本体３の表面２ａに設けられた複数の集積回路５ａ、５ｂ、５ｃ、５ｄと、チップ本体３の裏面２ｂに設けられた他の回路としての配線１３ａ〜１３ｆと、集積回路５ａ、５ｂ、５ｃ、５ｄと配線１３ａ〜１３ｆを接続する接続手段としてのコンタクト７ａ、７ｂ、７ｃ、７ｄ、９ａ、９ｂ、９ｃ、９ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄを有している。
【００２１】
具体的には、チップ本体３は、シリコンやゲルマニウムなどの材料からなり、集積回路５ａ〜５ｄはマイクロプロセッサ等のような論理回路またはＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のような記憶回路である。
【００２２】
コンタクト７ａ、７ｂ、７ｃ、７ｄ、９ａ、９ｂ、９ｃ、９ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄはチップ本体３（の内部）を貫通して設けられた導電性物質であり、具体的にはコンタクト７ａ、９ａ、１１ａは集積回路５ａと接続され、コンタクト、７ｂ、９ｂ、１１ｃは集積回路５ｂと接続されている。
【００２３】
一方、コンタクト７ｃ、９ｃ、１１ｃは集積回路５ｃと接続され、コンタクト７ｄ、９ｄ、１１ｄは集積回路５ｄと接続されている。
【００２４】
配線１３ａ〜１３ｆは上記したコンタクトを介して集積回路５ａ、５ｂ、５ｃ、５ｄを互いに接続するための配線である。
【００２５】
具体的には、配線１３ａはコンタクト７ａ、７ｃを介して集積回路５ａ、５ｃを接続しており、配線１３ｂはコンタクト９ａ、９ｂを介して集積回路５ａ、５ｂを接続している。
【００２６】
同様に、配線１３ｃはコンタクト１１ａ、１１ｄを介して集積回路５ａ、５ｄを接続しており、配線１３ｄはコンタクト７ｂ、７ｄを介して集積回路５ｂ、５ｄを接続している。
【００２７】
また、配線１３ｅはコンタクト１１ｂ、１１ｃを介して集積回路５ｂ、５ｃを接続しており、配線１３ｆはコンタクト９ｃ、９ｄを介して集積回路５ｃ、５ｄを接続している。
【００２８】
このように、集積回路５ａ、５ｂ、５ｃ、５ｄを互いに接続するための配線を、チップ本体３の裏面２ｂに設けることにより、配線を表面２ａに設けた場合と比べて、集積回路の周囲の他の回路（配線）の構造を簡素化することができる。
【００２９】
即ち、半導体チップ１において配線を設ける際に、裏面２ｂのスペースを十分に活用できるため、複数層の配線を使用しなくても一層のみの配線にて引き回すことが可能である。
【００３０】
また、表面２ａにおける他の回路用の領域が不要になるため、チップ本体３を従来よりも小型化できる。
【００３１】
即ち、半導体チップ１を従来よりも小型化することができる。
【００３２】
また、チップ本体３の裏面２ｂのスペースを有効に活用することにより、半導体チップ１の特性改善も可能であり、半導体チップ１の低コスト化も可能となる。
【００３３】
次に、半導体チップ１の製造方法について簡単に説明する。
【００３４】
半導体チップ１を製造する工程は、以下の工程を有する。
【００３５】
（ａ）チップ本体３の表面２ａに、従来と同様に集積回路５ａ〜５ｄを形成する工程。
【００３６】
（ｂ）チップ本体３の裏面２ｂに他の回路としての配線を設ける工程。
【００３７】
（ｃ）チップ本体３にコンタクトを設ける工程。
【００３８】
なお、これらの工程の順番は特に限定されるものではない。
【００３９】
また、コンタクトは、例えばチップ本体３に貫通孔を設けた後に貫通孔に導電性物質を注入することにより形成されるが、貫通孔を設けずに直接、導電性物質をチップ本体３に注入して形成してもよい。
【００４０】
次に、半導体チップ１を用いた半導体装置１５（半導体パッケージ）の構造について簡単に説明する。
【００４１】
第１の実施形態に係る半導体チップ１は種々の半導体パッケージに組み込むことができ、特に組み込む半導体パッケージの構造には限定されない。
【００４２】
ここでは図４および図５を参照して、ＳＯＰパッケージ（Small Outline Package）およびＢＧＡ（Ball Grid Array）パッケージに半導体チップ１を組み込んだ場合について簡単に説明する。
【００４３】
図４に示すように、ＳＯＰパッケージである半導体装置１５に半導体チップ１を組み込む場合は、チップ本体３にパッド１７を設け、パッド１７をボンディングワイヤ１９ａ、１９ｂを介してリード等の信号端子２１ａ、２１ｂに接続する。
【００４４】
その後、信号端子２１ａ、２１ｂの先端を除くこれらの周囲をパッケージレジン２３で封入することにより、半導体装置１５が形成される。
【００４５】
一方、図５に示すように、ＢＧＡパッケージである半導体装置１５に半導体チップ１を組み込む場合は、チップ本体３にパッド１７を設け、パッド１７をボンディングワイヤ１９ａ、１９ｂを介してパッケージ基板２５に接続する。
【００４６】
なお、ボンディングワイヤ１９ａ、１９ｂはパッケージ基板２５内の図示しない内部配線を介してパッケージ基板２５の裏側に設けられたハンダボール等のボール２７に電気的に接続される。
【００４７】
その後、半導体チップ１とボンディングワイヤ１９ａの周囲をパッケージレジン２３で封入することにより、半導体装置１５ａが形成される。
【００４８】
このように、第１の実施形態によれば、半導体チップ１がチップ本体３、チップ本体３の表面に設けられた複数の集積回路５ａ、５ｂ、５ｃ、５ｄ、チップ本体３の裏面に設けられた配線１３ａ〜１３ｆを有し、集積回路５ａ〜５ｄと配線１３ａ〜１３ｆとは、チップ本体３を貫通して設けられたコンタクトを介して接続されている。
【００４９】
そのため、配線を表面２ａに設けた場合と比べて、集積回路の周囲の他の回路（配線）の構造を簡素化することができる。
【００５０】
即ち、半導体チップ１において配線を設ける際に、裏面２ｂのスペースを十分に活用できるため、複数層の配線を使用しなくても一層のみの配線にて引き回すことが可能である。
【００５１】
また、表面２ａにおける他の回路用の領域が不要になるため、チップ本体３を従来よりも小型化できる。
【００５２】
即ち、半導体チップ１を従来よりも小型化することができる。
【００５３】
また、チップ本体３の裏面２ｂのスペースを有効に活用することにより、半導体チップ１の特性改善も可能であり、半導体チップ１の低コスト化も可能となる。
【００５４】
次に、第２の実施形態に係る半導体チップ１ａについて、図６を参照して説明する。
【００５５】
第２の実施形態に係る半導体チップ１ａは、第１の実施形態に係る半導体チップ１において、他の回路として電源配線３１およびＧＮＤ配線３３をジグザグ（ミアンダ構造）に引き回したものである。
【００５６】
なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素には同一
の番号を付し、説明を省略する。
【００５７】
図６に示すように、半導体チップ１ａは裏面２ｂに電源配線３１およびＧＮＤ配線３３を有している。
【００５８】
電源配線３１はコンタクト３３ａ、３３ｂ、３３ｃ、３３ｄを介して集積回路５ａ、５ｂ、５ｃ、５ｄと接続されている。
【００５９】
ＧＮＤ配線３３はコンタクト３５ａ、３５ｂ、３５ｃ、３５ｄを介して集積回路５ａ、５ｂ、５ｃ、５ｄと接続されている。
【００６０】
ここで、図６から明らかなように、電源配線３１とＧＮＤ配線３３はジグザグに組み合わされた平面形状となるように引き回されている。
【００６１】
このような形状とすることにより、電源配線３１とＧＮＤ配線３３の引き回しを十分に確保することができ、従来よりもノイズ干渉を緩和できる。
【００６２】
なお、半導体チップ１ａの製造方法およびパッケージへの組み込み構造、方法については第１の実施形態と同様であるため、説明を省略する。
【００６３】
このように、第２の実施形態によれば、半導体チップ１ａがチップ本体３、チップ本体３の表面２ａに設けられた複数の集積回路５ａ、５ｂ、５ｃ、５ｄ、チップ本体３の裏面２ｂに設けられた電源配線３１およびＧＮＤ配線３３を有し、電源配線３１およびＧＮＤ配線３３と集積回路５ａ、５ｂ、５ｃ、５ｄとは、チップ本体３を貫通して設けられたコンタクトを介して接続されている。
【００６４】
従って、第１の実施形態と同様の効果を奏する。
【００６５】
また、第２の実施形態によれば、電源配線３１およびＧＮＤ配線３３はジグザグに組み合わされた平面形状を有している。
【００６６】
そのため、電源配線３１とＧＮＤ配線３３の引き回しを十分に確保することができ、従来よりもノイズ干渉を緩和できる。
【００６７】
次に、第３の実施形態に係る半導体チップ１ｂについて、図７を参照して説明する。
【００６８】
第３の実施形態に係る配線基板１ｂは、第２の実施形態において、電源配線３１およびＧＮＤ配線３３を環状に引き回したものである。
【００６９】
なお、第３の実施形態において、第２の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【００７０】
図７に示すように、半導体チップ１ｂは、電源配線３１が平面形状が環状の形状を有し、電源配線３１の内側にはＧＮＤ配線３３が（平面形状が）環状に形成されている。
【００７１】
このような形状とすることにより、電源配線３１とＧＮＤ配線３３の引き回しを十分に確保することができ、従来よりもノイズ干渉を緩和できる。
【００７２】
なお、半導体チップ１ｂの製造方法およびパッケージへの組み込み構造、方法については第１の実施形態と同様であるため、説明を省略する。
【００７３】
このように、第３の実施形態によれば、半導体チップ１ｂがチップ本体３、チップ本体３の表面２ａに設けられた複数の集積回路５ａ、５ｂ、５ｃ、５ｄ、チップ本体３の裏面２ｂに設けられた電源配線３１およびＧＮＤ配線３３を有し、電源配線３１およびＧＮＤ配線３３と集積回路５ａ、５ｂ、５ｃ、５ｄとは、チップ本体３を貫通して設けられたコンタクトを介して接続されている。
【００７４】
従って、第２の実施形態と同様の効果を奏する。
【００７５】
次に、第４の実施形態に係る半導体チップ１ｃについて、図８を参照して説明する。
【００７６】
第４の実施形態に係る半導体チップ１ｃは、第１の実施形態に係る半導体チップ１において、他の回路として電源配線３１およびＧＮＤ配線３３を設け、さらに裏面２ｂに蓄積容量部３７を設けたものである。
【００７７】
なお、第４の実施形態において、第１〜第３の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【００７８】
図６に示すように、半導体チップ１ｃは裏面２ｂの外周近傍に電源配線３１およびＧＮＤ配線３３を有している。
【００７９】
また、半導体チップ１ｃは、電源配線３１およびＧＮＤ配線３３に囲まれるようにして蓄積容量部３７を有している。
【００８０】
蓄積容量部３７は半導体チップ１ｃを貫通して設けられたコンタクト３９ａ、３９ｂ、３９ｃ、３９ｄによって集積回路５ａ、５ｂ、５ｃ、５ｄと接続されている。
【００８１】
ここで、集積回路５ａ、５ｂ、５ｃ、５ｄにおいては、降圧または昇圧した電位や基板電位など、外部から供給されるものではなく、集積回路５ａ、５ｂ、５ｃ、５ｄ自身で発生させる電位は、その電位を蓄積させる蓄積容量部が必要となる。
【００８２】
このような蓄積容量部は、半導体チップ１ｃの表面２ａに設けた場合、半導体チップ１ｃの小型化の妨げとなる。
【００８３】
ところが、半導体チップ１ｃにおいては蓄積容量部３７が裏面２ｂに設けられているため、蓄積容量部３７のサイズを十分に確保した上でチップサイズを小型化可能である。
【００８４】
なお、半導体チップ１ｃの製造方法およびパッケージへの組み込み構造、方法については第１の実施形態と同様であるため、説明を省略する。
【００８５】
このように、第４の実施形態によれば、半導体チップ１ｃがチップ本体３、チップ本体３の表面２ａに設けられた複数の集積回路５ａ、５ｂ、５ｃ、５ｄ、チップ本体３の裏面２ｂに設けられた電源配線３１およびＧＮＤ配線３３を有し、電源配線３１およびＧＮＤ配線３３と集積回路５ａ、５ｂ、５ｃ、５ｄとは、チップ本体３を貫通して設けられたコンタクトを介して接続されている。
【００８６】
従って、第１の実施形態と同様の効果を奏する。
【００８７】
また、第４の実施形態によれば、半導体チップ１ｃにおいては蓄積容量部３７が裏面２ｂに設けられている。
【００８８】
そのため、蓄積容量部３７のサイズを十分に確保した上で半導体チップ１ｃのチップサイズを小型化可能である。
【００８９】
次に、第５の実施形態に係る半導体チップ１ｄについて、図９を参照して説明する。
【００９０】
第５の実施形態に係る半導体チップ１ｄは、裏面２ｂに電源拡散層容量部４１およびＧＮＤ配線容量部４５を設けたものである。
【００９１】
なお、第５の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【００９２】
図９に示すように、半導体チップ１ｄは、裏面２ｂに、電源拡散層容量部４１およびＧＮＤ配線容量部４５が設けられている。
【００９３】
電源拡散層容量部４１およびＧＮＤ配線容量部４５はそれぞれチップ本体３を貫通して設けられたコンタクト４３ａ、４３ｂ、４３ｃ、４３ｄおよびコンタクト４７ａ、４７ｂ、４７ｃ、４７ｄを介して集積回路５ａ〜５ｄに接続されている。
【００９４】
電源拡散層容量部４１およびＧＮＤ配線容量部４５は電源とＧＮＤをそれぞれコンデンサとして形成したものであり、図９では、電源を拡散層として構成し、ＧＮＤを配線として構成することにより、拡散層と配線の間に容量部を構成している。
【００９５】
なお、ＧＮＤを拡散層として構成してＧＮＤ拡散層容量部とし、電源を配線として構成して電源配線容量部としても同様の効果が得られる。
【００９６】
また、従来の半導体装置では、電源とＧＮＤの間を外部コンデンサで接続し、バイパスコンデンサとしてノイズ干渉を緩和した構造があるが、これと同様の効果を生じさせることも可能である。
【００９７】
なお、半導体チップ１ｄの製造方法およびパッケージへの組み込み構造、方法については第１の実施形態と同様であるため、説明を省略する。
【００９８】
このように、第５の実施形態によれば、半導体チップ１ｄがチップ本体３、チップ本体３の表面２ａに設けられた複数の集積回路５ａ、５ｂ、５ｃ、５ｄ、チップ本体３の裏面２ｂに設けられた電源拡散層容量部４１およびＧＮＤ配線容量部４５を有し、電源拡散層容量部４１およびＧＮＤ配線容量部４５と集積回路５ａ、５ｂ、５ｃ、５ｄとは、チップ本体３を貫通して設けられたコンタクトを介して接続されている。
【００９９】
従って、第１の実施形態と同様の効果を奏する。
【０１００】
また、第５の実施形態によれば、半導体チップ１ｄがチップ本体３の裏面２ｂに設けられた電源拡散層容量部４１およびＧＮＤ配線容量部４５を有している。
【０１０１】
そのため、従来の半導体チップと比べて小型化と電源、ＧＮＤの強化を両立できる。
【０１０２】
次に、第６の実施形態に係る半導体チップ１ｅについて、図１０〜図１３を参照して説明する。
【０１０３】
第６の実施形態に係る半導体チップ１ｅは、第１の実施形態において、集積回路５ａ、５ｂの入力初段回路８１の前（パッド１７と入力初段回路８１の間）に入力保護回路７９を設けたものである。
【０１０４】
なお、第６の実施形態において、第１〜第５の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【０１０５】
まず、図１０に示す回路図を参照して入力保護回路７９の概略を説明する。
【０１０６】
図１０に示すように、集積回路５ａ、５ｂは入力初段回路８１を有している。
【０１０７】
入力初段回路８１は電源７１とＧＮＤ７３の間にＰＭＯＳ（Positive channel Metal Oxide Semiconductor）８１ａとＮＭＯＳ（Negative channel Metal Oxide Semiconductor）８１ｂを組み合わせたＣＭＯＳ（Complementary Metal Oxide Semiconductor）のインバータ回路を構成している。
【０１０８】
集積回路５ａ、５ｂへの入力信号はパッド１７より入力されると、ＣＭＯＳのインバータ回路のゲートに加えられ、入力初段回路８１は反転信号となり集積回路５ａ、５ｂ内に入力される。
【０１０９】
このような場合、静電気等に起因する高電位が入力初段回路８１に印加されるとＣＭＯＳのインバータ回路が破壊され、集積回路５ａ、５ｂが正常に動作できなくなる恐れがある。
【０１１０】
そこで半導体チップ１ｅは入力保護回路７９を入力初段回路８１の前、即ちパッド１７と入力初段回路８１の間に設けている。
【０１１１】
入力保護回路７９は、パッド１７（コンタクト６１ｂ）と電源配線３１の間に順方向（電源７１側の向き）に設けられた第１ダイオード７５と、パッド１７（コンタクト６１ｂ）とＧＮＤ配線３３の間に順方向に設けられた第２ダイオード７７を有している。
【０１１２】
このような構成にすることにより、入力保護回路７９に高電位が印加された場合に，アバランシェ現象によりＧＮＤ７３側に電流が流れるため、入力初段回路８１を保護することができる。
【０１１３】
なお、アバランシェ現象とは、ダイオードに高電位の逆バイアス電圧を印加したときに、一定以上の電位になると急激に逆方向電流が増加する現象のことである。
【０１１４】
また、図１０では集積回路５ａ、５ｂの内部構造は記載を省略しているが、印加電圧が高電位ではない場合は、直接、入力信号は入力初段回路８１のゲートに入力されることが理解できるはずである。
【０１１５】
次に、入力保護回路７９を有する半導体チップ１ｅの具体的な構造について図１１〜図１３を参照して説明する。
【０１１６】
図１１〜図１３に示すように、半導体チップ１ａの裏面２ｂには、互いに対向するようにして長尺状のＰ型半導体層５１（第１のＰ型半導体層）およびＮ型半導体層５３（第１のＮ型半導体層）が形成されている。
【０１１７】
Ｐ型半導体層５１およびＮ型半導体層５３はそれぞれ電源７１とＧＮＤ７３に接続可能に構成されており、また、Ｐ型半導体層５１およびＮ型半導体層５３はそれぞれ電源配線３１およびＧＮＤ配線３３に接続されている。
【０１１８】
電源配線３１およびＧＮＤ配線３３はコンタクト６３ｃ、６５ｃによって集積回路５ａ、５ｂに接続されている。
【０１１９】
Ｐ型半導体層５１の表面には平面形状が矩形のＮ型半導体層５５（第２のＮ型半導体層）が設けられ、Ｎ型半導体層５３の表面には平面形状が矩形のＰ型半導体層５７（第２のＰ型半導体層）が設けられている。
【０１２０】
図１１ではＮ型半導体層５５とＰ型半導体層５７は互いに千鳥配列されている。
【０１２１】
Ｎ型半導体層５５およびＰ型半導体層５７は裏面信号配線５９によって連結され、裏面信号配線５９のコンタクト６１ｃ、６１ａによって互いに電気的に接続されている。
【０１２２】
また、裏面信号配線５９におけるＮ型半導体層５５およびＰ型半導体層５７との接続部の間（コンタクト６１ｃ、６１ａの間）にはコンタクト６１ｂが設けられ、コンタクト６１ｂはチップ本体３を貫通してパッド１７に接続されている。
【０１２３】
このような構造とすることにより、パッド１７（コンタクト６１ｂ）と電源７１（電源配線３１の間に順方向（電源７１側の向き）にＰ型半導体層５１とＮ型半導体層５５からなる複数の第１ダイオード７５が設けられる。
【０１２４】
一方、パッド１７（コンタクト６１ｂ）とＧＮＤ７３（ＧＮＤ配線３３）の間には順方向にＮ型半導体層５３とＰ型半導体層５７からなる複数の第２ダイオード７７が設けられる。
【０１２５】
なお、ダイオードの数及び形状は図１１〜図１３に限定されるものではなく、また、ダイオードの代わりにＭＯＳやバイポーラを用いた入力保護回路、あるいはクランプＭＯＳや寄生ＭＯＳを用いた入力保護回路を構成することも可能である。
【０１２６】
なお、半導体チップ１ｅの製造方法およびパッケージへの組み込み構造、方法については第１の実施形態と同様であるため、説明を省略する。
【０１２７】
このように、第６の実施形態によれば、半導体チップ１ｅがチップ本体３、チップ本体３の表面２ａに設けられた複数の集積回路５ａ、５ｂチップ本体３の裏面２ｂに設けられた電源配線３１およびＧＮＤ配線３３を有し、電源配線３１およびＧＮＤ配線３３と集積回路５ａ、５ｂとは、チップ本体３を貫通して設けられたコンタクトを介して接続されている。
【０１２８】
従って、第１の実施形態と同様の効果を奏する。
【０１２９】
また、第６の実施形態によれば、半導体チップ１ｅがパッド１７と電源配線３１の間に順方向（電源７１側の向き）に設けられた第１ダイオード７５と、パッド１７とＧＮＤ配線３３の間に順方向に設けられた第２ダイオード７７を有する入力保護回路７９を有している。
【０１３０】
そのため、半導体チップ１に高電位が印加された場合に、入力初段回路８１を保護することができる。
【０１３１】
次に、第７の実施形態に係る半導体チップ１ｆについて、図１４を参照して説明する。
【０１３２】
第７の実施形態に係る半導体チップ１ｆは、第１の実施形態において、２つのチップ本体を裏面２ｂの配線９３で接続したものである。
【０１３３】
なお、第７の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【０１３４】
図１４に示すように、半導体チップ１ｆは複数のチップ本体３を有し、複数のチップ本体３は裏面２ｂにそれぞれ設けられた配線９３およびチップ本体３を貫通して設けられたコンタクト９１ａを介して互いに接続されている。
【０１３５】
一般に拡散工程にてウェハ４上に半導体チップを構成する場合、ウェハ４上に複数のチップ本体３を形成した後に１つずつカットされて半導体チップが形成される。
【０１３６】
ここで、メモリ製品などは、モジュールのようにメモリ容量を増加させるために複数の製品を基板に実装する。
【０１３７】
また、同じ半導体チップを複数重ねて一つに組み立てる場合もある。
【０１３８】
一方、半導体チップ１ｆにおいては、ウェハ４からチップ本体３を２チップずつカットし、裏面２ｂで接続した構成としている。
【０１３９】
このような構成とすることにより、半導体チップ１ｆがメモリの場合、容量が２倍のメモリとして形成することができる。
【０１４０】
なお、図１４ではチップ本体３を２チップずつカットした構造が開示されているが、複数個のチップであれば２チップに限定する必要はなく、例えば３チップごと、あるいは４チップごとにカットした構造としてもよい。
【０１４１】
なお、半導体チップ１ｆのパッケージへの組み込み構造、方法については第１の実施形態と同様であるため、説明を省略する。
【０１４２】
このように第７の実施形態によれば、半導体チップ１ｆは複数のチップ本体３を有し、複数のチップ本体３は裏面２ｂにそれぞれ設けられた配線９３およびチップ本体３を貫通して設けられたコンタクト９１ａを介して互いに接続されている。
【０１４３】
従って、第１の実施形態と同様の効果を奏する。
【０１４４】
また、第７の実施形態によれば、半導体チップ１ｆはチップ本体３を２チップずつカットし、裏面で接続した構成としている。
【０１４５】
そのため、半導体チップ１ｆがメモリの場合、容量が２倍のメモリとして形成することができる。
【０１４６】
次に第８の実施形態について、図１５を参照して説明する。
【０１４７】
第８の実施形態に係る半導体チップ１ｇは、第７の実施形態において、寸法の異なる２つのチップ本体３、３ａを裏面２ｂの配線９３ａで接続したものである。
【０１４８】
なお、第８の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【０１４９】
図１５に示すように、半導体チップ１ｇは寸法の異なる２つのチップ本体３、３ａを有し、寸法の異なる２つのチップ本体３、３ａは裏面２ｂにそれぞれ設けられた配線９３ａおよびチップ本体３を貫通して設けられたコンタクト９１ａを介して互いに接続されている。
【０１５０】
このように、本発明では寸法の異なるチップ本体を連結することもでき、例えばチップ本体３ａをメモリチップとして形成し、チップ本体３をメモリを制御するメモリコントローラして形成すれば、半導体チップ１ｇ単体でメモリ製品として完成したものを製造できる。
【０１５１】
また、上記構造はメモリに限定されるものではなく、例えばチップ本体３ａをＣＰＵ（Central Processing Unit）として形成し、チップ本体３をメモリ等を制御する周辺データ制御用チップとして形成すれば、同様に制御部として完成したものを製造できる。
【０１５２】
このように第８の実施形態によれば、半導体チップ１ｇは寸法の異なる２つのチップ本体３、３ａを有し、寸法の異なる２つのチップ本体３、３ａは裏面２ｂにそれぞれ設けられた配線９３ａおよびチップ本体３を貫通して設けられたコンタクト９１ａを介して互いに接続されている。
【０１５３】
従って、第７の実施形態と同様の効果を奏する。
【０１５４】
また、第８の実施形態によれば、半導体チップ１ｇは寸法の異なる２つのチップ本体３、３ａを有している。
【０１５５】
そのため、半導体チップ１ｇ単体でメモリ製品や制御部として完成したものを製造できる。
【０１５６】
次に、第９の実施形態について、図１６〜図１８を参照して説明する。
【０１５７】
第９の実施形態は第１の実施形態に係る半導体チップ１ａの裏面同士を接合し、半導体チップ群１としたものである。
【０１５８】
なお、第９の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【０１５９】
図１６に示すように、半導体チップ群１０１は、半導体チップ１の裏面２ｂの鏡反転を考慮して配線を引き回し、２つの、半導体チップ１の裏面（の配線）同士を接続して構成されている。
【０１６０】
なお、半導体チップ１裏面２ｂにおいて、配線が設けられた領域以外の領域には、安全のため（配線同士の短絡を防止するため）、絶縁膜９５が設けられている。
【０１６１】
このように、半導体チップ１の裏面配線同士を接続することにより、複数のチップを一体とした半導体チップ群１０１として構成することもできる。
【０１６２】
ここで、半導体チップ群１０１を用いた半導体装置１５ｂ、１５ｃ（半導体パッケージ）の構造について簡単に説明する。
【０１６３】
半導体チップ群１０１は半導体チップ１と同様に種々のパッケージに組み込むことができ、特に組み込むパッケージの構造には限定されない。
【０１６４】
ここでは図１７および図１８を参照して、ＳＯＰパッケージ（Small Outline Package）およびＢＧＡ（Ball Grid Array）パッケージに半導体チップ群１０１を組み込んだ場合について簡単に説明する。
【０１６５】
図１７に示すように、ＳＯＰパッケージである半導体装置１５に半導体チップ群１０１を組み込む場合は、個々の半導体チップ１にパッド１７を設け、パッド１７をボンディングワイヤ１９ａ、１９ｂを介してリード等の信号端子１０３ａ、１０３ｂに接続する。
【０１６６】
その後、信号端子１０３ａ、１０３ｂの先端を除くこれらの周囲をパッケージレジン２３で封入することにより、半導体装置１５ｂが形成される。
【０１６７】
一方、図１８に示すように、ＢＧＡパッケージである半導体装置１５に半導体チップ群１０１を組み込む場合は、個々の半導体チップ１にパッド１７を設け、パッド１７をボンディングワイヤ１９ａ、１９ｂを介してパッケージ基板２５に接続する。
【０１６８】
なお、ボンディングワイヤ１９ａ、１９ｂはパッケージ基板２５内の図示しない内部配線を介してパッケージ基板２５の裏側に設けられたボール２７に電気的に接続される。
【０１６９】
その後、半導体チップ１とボンディングワイヤ１９ａの周囲をパッケージレジン２３で封入することにより、半導体装置１５ｃが形成される。
【０１７０】
このように、第９の実施形態によれば、半導体チップ群１０１は、半導体チップ１の裏面配線同士を接続することにより構成されている。
【０１７１】
従って、第１の実施形態と同様以上の効果を奏する。
【０１７２】
次に、第１０の実施形態について、図１９〜図２１を参照して説明する。
【０１７３】
第１０の実施形態は第１の実施形態に係る半導体チップ１を複数個用い、裏面同士の平面位置をずらして接合し、半導体チップ群１０１ｂとしたものである。
【０１７４】
なお、第１０の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【０１７５】
図１９に示すように、半導体チップ群１０１ｂは、半導体チップ１の裏面２ｂの鏡反転を考慮して配線を引き回し、複数の半導体チップ１の裏面（の配線）同士を接続して構成されているが、半導体チップ１同士の平面位置を、チップ本体３の一辺と平行な方向にずらして接続している。
【０１７６】
このように接続することにより、真横に半導体チップを並べる場合と比べて平面の投影面積を小さくすることができる。
【０１７７】
ここで、半導体チップ群１０１ｂを用いた半導体装置１５ｄ、１５ｅ（半導体パッケージ）の構造について簡単に説明する。
【０１７８】
半導体チップ群１０１ｂは半導体チップ１と同様に種々のパッケージに組み込むことができ、特に組み込むパッケージの構造には限定されない。
【０１７９】
ここでは図２０および図２１を参照して、ＳＯＰパッケージ（Small Outline Package）およびＢＧＡ（Ball Grid Array）パッケージに半導体チップ群１０１ｂを組み込んだ場合について簡単に説明する。
【０１８０】
図２０に示すように、ＳＯＰパッケージである半導体装置１５に半導体チップ群１０１ｂを組み込む場合は、個々の半導体チップ１にパッド１７を設け、パッド１７をボンディングワイヤ１９ａ、１９ｂを介してリード等の信号端子１１３ａ、１１３ｂ、１１５ａ、１１５ｂに接続する。
【０１８１】
その後、信号端子１１３ａ、１１３ｂの先端を除くこれらの周囲をパッケージレジン２３で封入することにより、半導体装置１５ｄが形成される。
【０１８２】
一方、図２１に示すように、ＢＧＡパッケージである半導体装置１５ｅに半導体チップ群１０１を組み込む場合は、個々の半導体チップ１にパッド１７を設け、パッド１７をボンディングワイヤ１９ａ、１９ｂ等を介してパッケージ基板２５に接続する。
【０１８３】
なお、ボンディングワイヤ１９ａ、１９ｂはパッケージ基板２５内の図示しない内部配線を介してパッケージ基板２５の裏側に設けられたボール２７に電気的に接続される。
【０１８４】
その後、半導体チップ１とボンディングワイヤ１９ａ、１９ｂの周囲をパッケージレジン２３で封入することにより、半導体装置１５ｅが形成される。
【０１８５】
このように、第１０の実施形態によれば、半導体チップ群１０１ｂは、半導体チップ１ａの裏面配線同士を接続することにより構成されている。
【０１８６】
従って、第９の実施形態と同様以上の効果を奏する。
【０１８７】
また、第１０の実施形態によれば、半導体チップ群１０１ｂは、半導体チップ１の接続部をずらして接続することにより、１つの半導体チップ１に複数の半導体チップ１を接続可能に構成されている。
【０１８８】
そのため、真横に半導体チップを並べる場合と比べて平面の投影面積を小さくすることができる。
【０１８９】
次に、第１１の実施形態について図２２〜図２５を参照して説明する。
【０１９０】
第１１の実施形態は第１の実施形態に係る半導体チップ１を複数個用い、一方の表面と一方の裏面同士の平面位置をずらして１つずつ接続し、半導体チップ群１０１ｃとしたものである。
【０１９１】
なお、第１１の実施形態において、第１の実施形態と同様の機能を果たす要素には同一の番号を付し、説明を省略する。
【０１９２】
図２２に示すように、半導体チップ群１０１ｃは、半導体チップ１を複数個用い、一方の表面と一方の裏面同士の平面位置をずらして１つずつ接続可能に構成されている。
【０１９３】
このように接続すると、図２２に示すように、半導体チップ１を斜めに配置でき、半導体チップ群１０１ｃの高さを低くすることができる。
【０１９４】
さらに、図２２に示すように、半導体チップ群１０１ｃはパッド１７を最端部の半導体チップ１にのみ設ければよいため、半導体パッケージに組み込むのが容易である。
【０１９５】
ここで、半導体チップ群１０１ｃを用いた半導体装置１５ｆ、１５ｇ（半導体パッケージ）の構造について簡単に説明する。
【０１９６】
半導体チップ群１０１ｃは半導体チップ１と同様に種々のパッケージに組み込むことができ、特に組み込むパッケージの構造には限定されない。
【０１９７】
ここでは図２３〜図２５を参照して、モジュール基板上に実装した場合、およびＢＧＡ（Ball Grid Array）パッケージに半導体チップ群１０１ｃを組み込んだ場合について簡単に説明する。
【０１９８】
図２３に示すように、モジュール基板上に半導体チップ群１０１ｃを組み込む場合は、個々の半導体チップ１にパッド１７を設け、ボンディングワイヤ１９ａを介してパッケージ基板２５に接続する。
【０１９９】
なお、図２３および図２４に示すように、パッケージ基板２５には信号端子１１７が設けられており、図示しない内部配線を介して信号端子１１７と接続される。
【０２００】
その後、半導体チップ群１０１ｃの周囲をパッケージレジン２３で封入することにより、半導体装置１５ｆが形成される。
【０２０１】
一方、図２５に示すように、ＢＧＡパッケージである半導体装置１５ｇに半導体チップ群１０１を組み込む場合は、個々の半導体チップ１にパッド１７を設け、パッド１７をボンディングワイヤ１９ａ、１９ｂ等を介してパッケージ基板２５に接続する。
【０２０２】
なお、ボンディングワイヤ１９ａ、１９ｂはパッケージ基板２５内の図示しない内部配線を介してパッケージ基板２５の裏側に設けられたボール２７に電気的に接続される。
【０２０３】
その後、半導体チップ１とボンディングワイヤ１９ａの周囲をパッケージレジン２３で封入することにより、半導体装置１５ｇが形成される。
【０２０４】
このように、第１１の実施形態によれば、半導体チップ群１０１ｃは、半導体チップ１を複数個接続することにより構成されている。
【０２０５】
従って、第９の実施形態と同様の効果を奏する。
【０２０６】
また、第１１の実施形態によれば、半導体チップ１を複数個用い、一方の表面と一方の裏面同士をずらして１つずつ接続可能に構成されている。
【０２０７】
そのため、半導体チップ１を斜めに配置でき、半導体チップ群１０１ｃの高さを低くすることができる。
【０２０８】
さらに、第１１の実施形態によれば、半導体チップ群１０１ｃはパッド１７を最端部の半導体チップ１にのみ設ければよいため、第９の実施形態と比べて半導体パッケージに組み込むのが容易である。
【産業上の利用可能性】
【０２０９】
上記した実施形態では、本発明をＳＯＰ系、ＢＧＡ系のパッケージに適用した場合について説明したが、本発明は、何等、これに限定されることなく、他のパッケージ構造にも適用することができる。
【図面の簡単な説明】
【０２１０】
【図１】第１の実施形態に係る半導体チップ１の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】半導体チップ１の裏面図である。
【図４】半導体チップ１を組み込んだ半導体装置１５を示す断面図である。
【図５】半導体チップ１を組み込んだ半導体装置１５ａを示す断面図である。
【図６】半導体チップ１ａの裏面図である。
【図７】半導体チップ１ｂの裏面図である。
【図８】半導体チップ１ｃの裏面図である。
【図９】半導体チップ１ｄの裏面図である。
【図１０】半導体チップ１ｅの回路図である。
【図１１】半導体チップ１ｅの裏面図である。
【図１２】図１１の裏面信号配線５９付近の拡大図である。
【図１３】図１１のＢ−Ｂ断面図である。
【図１４】半導体チップ１ｆの裏面図である。
【図１５】半導体チップ１ｇの裏面図である。
【図１６】半導体チップ群１０１を示す断面図である。
【図１７】半導体チップ群１０１を組み込んだ半導体装置１５ｂを示す断面図である。
【図１８】半導体チップ群１０１を組み込んだ半導体装置１５ｃを示す断面図である。
【図１９】半導体チップ群１０１ｂを示す断面図である。
【図２０】半導体チップ群１０１ｂを組み込んだ半導体装置１５ｄを示す断面図である。
【図２１】半導体チップ群１０１ｂを組み込んだ半導体装置１５ｅを示す断面図である。
【図２２】半導体チップ群１０１ｃを示す断面図である。
【図２３】半導体チップ群１０１ｃを組み込んだ半導体装置１５ｆを示す断面図である。
【図２４】図２３のＣ方向矢視図である。
【図２５】半導体チップ群１０１ｃを組み込んだ半導体装置１５ｇを示す断面図である。
【符号の説明】
【０２１１】
１…………半導体チップ
３…………チップ本体
５ａ………集積回路
７ａ………コンタクト
９ａ………コンタクト
１１ａ……コンタクト
１３ａ……配線
１５………半導体装置
１７………パッド
１９ａ……ボンディングワイヤ
２１ａ……信号端子
２３………パッケージレジン
２５………パッケージ基板
２７………ボール
３１………電源配線
３３………ＧＮＤ配線
３５ａ……コンタクト
３７………蓄積容量部
３９ａ……コンタクト
４１………電源拡散層容量部
４３ａ……コンタクト
４５………ＧＮＤ配線容量部
４７ａ……コンタクト
７１………電源
７３………ＧＮＤ
７５………第１ダイオード
７７………第２ダイオード
７９………入力保護回路
８１………入力初段回路
１０１……半導体チップ群
【図１】
2009302198.tif 000003
【図２】
2009302198.tif 000004
【図３】
2009302198.tif 000005
【図４】
2009302198.tif 000006
【図５】
2009302198.tif 000007
【図６】
2009302198.tif 000008
【図７】
2009302198.tif 000009
【図８】
2009302198.tif 000010
【図９】
2009302198.tif 000011
【図１０】
2009302198.tif 000012
【図１１】
2009302198.tif 000013
【図１２】
2009302198.tif 000014
【図１３】
2009302198.tif 000015
【図１４】
2009302198.tif 000016
【図１５】
2009302198.tif 000017
【図１６】
2009302198.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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