(57)【要約】      （修正有）【課題】良好な強誘電体膜を備えた強誘電体メモリ素子の製造方法を提供する。【解決手段】製造方法は、下地絶縁膜２３の上方に、アモルファス状の表層３３４を含んだ下地層イリジウム膜３３１を形成する工程と、アモルファス状の表層３３４を酸化して、酸化イリジウム層３３５とする酸化工程と、酸化イリジウム層３３５上にＭＯＣＶＤ法で強誘電体膜を形成する工程と、強誘電体膜上に電極を形成する工程と、を有する。アモルファス状の表層３３４を形成しており、表層３３４に多結晶構造がないので、これを均一に熱酸化することができる。したがって、酸化による体積膨張が均一となり、表層３３４の上面を平坦にすることができる。また、表層３３４の厚さを１０ｎｍ以上にしており酸素が表層３３４をほとんど透過しないので、下地層３３１はほとんど酸化されない。これにより、結晶性の下地層３３１が不均一に酸化されて凹凸を生じることが防止される。【選択図】図３
2009302307.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に、アモルファス状の表層を含んだイリジウム膜を形成する工程と、
前記アモルファス状の表層を酸化して、酸化イリジウム層とする酸化工程と、
前記酸化イリジウム層上にＭＯＣＶＤ法で強誘電体膜を形成する工程と、
前記強誘電体膜上に電極を形成する工程と、を有することを特徴とする強誘電体メモリ素子の製造方法。
【請求項２】
前記イリジウム膜を形成する工程では、スパッタリング法でイリジウム膜の表層を形成し、形成時の基板温度、雰囲気圧力、雰囲気ガス量、又は成膜パワーのうちの少なくとも１以上を調整してアモルファス状の表層とすることを特徴とする請求項１に記載の強誘電体メモリ素子の製造方法。
【請求項３】
前記スパッタリング法を、前記基板を加熱せずに行うことによりアモルファス状の膜を成膜することを特徴とする請求項２に記載の強誘電体メモリ素子の製造方法。
【請求項４】
前記イリジウム膜を形成する工程では、前記基板の上方に、面心立方晶に属する（１１１）配向の下地層を形成した後、この上にアモルファス状の表層を形成して、前記下地層と前記表層とを含んだイリジウム膜を形成することを特徴とする請求項１〜３のいずれか一項に記載の強誘電体メモリ素子の製造方法。
【請求項５】
前記アモルファス状の表層を１０ｎｍ以上６０ｎｍ以下の厚さに形成することを特徴とする請求項４に記載の強誘電体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ素子の製造方法に関する。
【背景技術】
【０００２】
強誘電体材料の自発分極を利用した強誘電体メモリ装置は、低電圧動作及び高速動作が可能な不揮発メモリ装置として期待されている。また、強誘電体メモリ装置は、メモリセルを１トランジスタ／１キャパシタで構成できるためＤＲＡＭ並の高集積化が可能であり、大容量のメモリ装置としても期待されている。
【０００３】
強誘電体材料としては、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴと称す）等のペロブスカイト型酸化物や、タンタル酸ビスマスストロンチウム（ＳｒＢｉ２Ｔａ２Ｏ９）等のビスマス層状化合物等が有望視されている。強誘電体材料の自発分極を最大限に発揮させるためには、その結晶配向性が極めて重要である。
【０００４】
例えばＰＺＴを用いる場合は、自発分極量を大きくするために、Ｚｒ（ジルコニウム）に比べてＴｉ（チタン）を多く含むチタンリッチの組成を採用することが多い。この組成域ではＰＺＴが正方晶に属し、その自発分極軸がｃ軸となっている。理想的にはｃ軸配向させることで最大の分極量が得られるが、実際は非常に難しく、ｃ軸と直交するａ軸配向成分が同時に存在する。ａ軸配向成分は分極反転に寄与しないためその比率が大きくなると、かえって自発分極量が小さくなってしまう場合がある。
【０００５】
そこで、ＰＺＴを（１１１）配向にすることにより、ａ軸を基板法線から一定の角度だけオフセットした方向に向けることが考えられている。これによれば、分極軸が基板法線方向の成分を持つようになるため、分極反転に寄与させることが可能となる。一方、ｃ軸配向成分も同時に分極軸が基板法線方向に対して一定のオフセット角度を向くため、分極反転で誘発される表面電荷量には一定量のロスが生じる。しかし、すべての結晶成分を分極反転に寄与させることができるため、電荷の取り出し効率がｃ軸配向と比較して格段に優れている。
【０００６】
ＰＺＴからなる強誘電体膜を（１１１）配向に形成する方法としては、特許文献１に開示されている方法がある。特許文献１では、（１１１）配向のイリジウムからなる下部電極を形成し、その上面側の表層を熱酸化して酸化イリジウム層とした後、この上に強誘電体膜を形成している。強誘電体膜の形成は、強誘電体膜の原料ガスと酸素ガスとを化学反応させて成膜するＭＯＣＶＤ法を用いている。また、化学反応に必要な量未満の酸素ガスを供給し成膜した後に、化学反応に必要な量以上の酸素ガスを供給し成膜して厚膜化している。詳細なメカニズムの解明には至っていないが、酸化イリジウム層がＰＺＴの成長方位の決定に寄与し、ＰＺＴを主として（１１１）配向させることができるとされている。
【特許文献１】特開２００３−３２４１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、特許文献１の方法を採用した場合でも、さらに良好な強誘電体膜を形成するためには改善点もある。すなわち、下部電極のイリジウム膜を（１１１）配向にしようとすればその結晶性を高める必要があるため、必然的に緻密な膜質になる。すると、その表層に酸素を良好に拡散させることが難しくなり、表層を良好に酸化イリジウム層とすることが難しくなる。また、イリジウムは非常に融点が高いので、通常は多結晶構造の膜となる。これを酸化すると、結晶粒間の粒界から酸素ガスが拡散しやすいため、結晶粒上と粒界とで酸化の程度がばらついてしまい、酸化による体積膨張がばらついてしまう。これによりイリジウム膜の表面に凹凸を生じてしまい、この上に良好な強誘電体膜を形成することができなくなってしまう。
【０００８】
本発明は、前記事情に鑑み成されたものであって、良好な強誘電体膜を形成することにより良好な強誘電体メモリ素子を製造する方法を提供することを目的の一つとする。
【課題を解決するための手段】
【０００９】
本発明の強誘電体メモリ素子の製造方法は、基板の上方に、アモルファス状の表層を含んだイリジウム膜を形成する工程と、前記アモルファス状の表層を酸化して、酸化イリジウム層とする酸化工程と、前記酸化イリジウム層上にＭＯＣＶＤ法で強誘電体膜を形成する工程と、前記強誘電体膜上に電極を形成する工程と、を有することを特徴とする。
【００１０】
アモルファス状の表層は、結晶性のものよりも膜密度が小さくなっているので、ここに酸素を良好に拡散させることができる。また、多結晶構造の膜よりも粒界に起因するイリジウム原子の密度の不均一性がなくなっているので、原子の密度が均一な表層に酸素を均一に拡散させることができる。したがって、酸化工程では表層を良好かつ均一に酸化することができ、酸化による体積膨張が均一となる。よって、平坦な酸化イリジウム層とすることができ、平坦な酸化イリジウム層上に平坦な強誘電体膜を形成することができる。これにより、強誘電体膜にモフォロジー荒れによる特性低下を生じることが防止され、良好な強誘電体特性の強誘電体膜とすることができる。以上のように、本発明によれば良好な強誘電体メモリ素子を製造することができる。
なお、アモルファス状とは、完全な非晶質である状態、又は非晶質であって微結晶を含んだ状態を意味する。具体的には、Ｘ回折パターンに急峻なピークを有しない状態である。このようなアモルファス状の膜は、膜質が結晶性のものよりも緩くなっており、膜密度が結晶性の膜よりも小さくなっている。
【００１１】
また、前記イリジウム膜を形成する工程では、スパッタリング法でイリジウム膜の表層を形成し、形成時の基板温度、雰囲気圧力、雰囲気ガス量、又は成膜パワーのうちの少なくとも１以上を調整してアモルファス状の表層とすることが好ましい。この場合に、前記スパッタリング法を、前記基板を加熱せずに行うことによりアモルファス状の膜を成膜することがより好ましい。
【００１２】
通常、スパッタリング法を用いて結晶性のイリジウム膜を形成する際には、基板温度を５００〜５５０℃程度に加熱して成膜を行う。これよりも基板温度を低下させて、特に基板を加熱することなく成膜を行えば、基板上方に配されたイリジウム原子の温度による表面マイグレーションを抑制することができ、結晶性が低い表層を形成することができる。
また、雰囲気圧力や雰囲気ガス量を大きくすれば、スパッタリング粒子（イリジウム）がその飛来中に雰囲気ガスの分子等に衝突する頻度が高くなる。これにより、スパッタリング粒子の基板上への入射方向をばらつかせることができ、結晶性が低い表層を形成することができる。
また、スパッタリング法における成膜パワーを高くすれば、イリジウムの成膜速度が大きくなる。これにより、基板上方に配されたイリジウム原子が規則的に並ぶよりも先に、この上にイリジウム原子が飛来して積層されるようになり、結晶性が低い表層を形成することができる。
以上のように、プロセスを複雑化することなくアモルファス状の表層を形成することができ、効率よく強誘電体メモリ素子を製造することができる。
【００１３】
また、前記イリジウム膜を形成する工程では、前記基板の上方に、面心立方晶に属する（１１１）配向の下地層を形成した後、この上にアモルファス状の表層を形成して、前記下地層と前記表層とを含んだイリジウム膜を形成することが好ましい。この場合には、前記アモルファス状の表層を１０ｎｍ以上６０ｎｍ以下の厚さに形成することがより好ましい。
【００１４】
ＭＯＣＶＤ法で強誘電体膜を形成する工程では、酸化イリジウム層は酸素を奪われるとともに再結晶化する。（１１１）配向の下地層を含んだイリジウム膜を形成すれば、酸化イリジウム層が再結晶化する際に下地層の配向を反映させて、再結晶した部分を（１１１）配向とすることができる。したがって、再結晶した部分の結晶配向を反映させて、この上に（１１１）配向の強誘電体膜を形成することができる。（１１１）配向の強誘電体膜は、電荷の取り出し効率が良好になるので、優れた強誘電体特性となる。
【００１５】
前記アモルファス状の表層を１０ｎｍ以上の厚さに形成すれば、これを酸化工程で酸化した際に、その下地層が酸化されることを抑制することができる。したがって、例えば下地層が不均一に酸化されてここに凹凸を生じることが防止され、この凹凸に起因して表層に凹凸を生じることが防止される。
また、前記アモルファス状の表層を６０ｎｍ以下の厚さに形成すれば、酸化イリジウム層が再結晶化する際に、下地層の結晶配向を良好に引き継ぐことが可能になる。したがって、（１１１）配向の強誘電体膜を形成することができ、良好強誘電体メモリ素子を製造することが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。まず、本発明の製造方法により得られる強誘電体メモリ素子の一例について、その構成を説明する。
【００１７】
図１は、本例の強誘電体メモリ素子を備えた強誘電体メモリ装置の要部を示す側断面構成図である。図１に示すように、強誘電体メモリ装置１はスタック型の構造となっており、トランジスタ２２を有する基体２と、基体２上に設けられた強誘電体メモリ素子３と、を備えている。
【００１８】
基体２は、例えば単結晶シリコンからなるシリコン基板（基板）２１上に設けられたトランジスタ２２と、トランジスタ２２を覆って設けられたＳｉＯ２からなる下地絶縁膜２３と、を備えて構成されている。シリコン基板２１の表層には素子分離領域２４が設けられており、素子分離領域２４の間が１つのメモリセルと対応している。
【００１９】
トランジスタ２２は、シリコン基板２１上に設けられたゲート絶縁膜２２１と、ゲート絶縁膜２２１上に設けられたゲート電極２２２と、シリコン基板２１表層におけるゲート電極２２２の両側に設けられたソース領域２２３及びドレイン領域２２４と、ゲート電極２２２の側面に設けられたサイドウォール２２５と、から構成されている。本例では、ソース領域２２３上にこれと導通する第１プラグ２５が設けられており、ドレイン領域２２４上にこれと導通する第２プラグ２６が設けられている。
【００２０】
第１プラグ２５及び第２プラグ２６は、例えばＷ（タングステン）やＭｏ（モリブデン）、Ｔａ（タンタル）、Ｔｉ、Ｎｉ（ニッケル）等の導電材料からなるものである。第１プラグ２５は、本例ではビット線（図示略）と電気的に接続されており、これを介してソース領域２２３とビット線とが導通するようになっている。
【００２１】
本例の強誘電体メモリ素子３は、下地絶縁膜２３及び第２プラグ２６上に順に形成された導電膜３１、酸素バリア膜３２上に形成されている。強誘電体メモリ素子３は、下層から順に、下部電極３３、強誘電体膜３４及び上部電極３５が積層された構成となっている。下部電極３３は、酸素バリア膜３２と導電膜３１とを介して第２プラグ２６と電気的に接続されている。すなわち、下部電極３３とドレイン領域２２４は導通するようになっている。
【００２２】
導電膜３１は、例えばＴｉＮ等の導電材料からなるものであり、酸素バリア膜３２は、例えばＴｉＡｌＮ、ＴｉＡｌ、ＴｉＳｉＮ、ＴｉＮ、ＴａＮ、ＴａＳｉＮ等の酸素バリア性を有する導電材料からなるものである。また、導電膜３１及び酸素バリア膜３２は、特に自己配向性に優れたＴｉを含む材料からなることが好ましく、このようにすれば下部電極３３、強誘電体膜３４の結晶配向を良好にすることができる。
【００２３】
下部電極３３は、単層膜あるいは複数層が積層された多層膜からなるものであり、その最上層がイリジウムを主材とするイリジウム膜となっている。イリジウム膜は、その結晶構造が面心立方晶に属する（１１１）配向とされており、酸化イリジウムを含有する場合もある。多層膜とする場合には、最上層以外の層に、イリジウム、Ｐｔ（プラチナ）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）のうちから少なくとも１つまたはこれらの合金あるいはこれらの酸化物からなる膜を用いることができる。なお、本例では、単層のイリジウム膜からなる下部電極３３を採用している。
【００２４】
強誘電体膜３４は、ＡＢＯ３の一般式で示されるペロブスカイト型の結晶構造を有する強誘電体材料で構成されている。例えば前記一般式中のＡは、ＰｂあるいはＰｂの一部をＬａあるいはＣａ（カルシウム）、Ｓｒ（ストロンチウム）に置換したものからなっている。また、例えばＢは、Ｚｒ又はＴｉからなり、これにＶ（バナジウム）、Ｎｂ（ニオブ）、Ｔａ、Ｃｒ（クロム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、及びＭｇ（マグネシウム）のうちの１つ以上を添加してもよい。強誘電体材料の具体例としては、ＰＺＴやＳＢＴ、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（チタン酸ビスマスランタン：ＢＬＴ）等が挙げられる。
【００２５】
ＰＺＴは強誘電体材料として実績があるので、これを用いることにより高信頼性とすることができる。ＰＺＴを用いる場合には、自発分極量を大きくする観点から、Ｔｉの含有量をＺｒの含有量よりも多くすることが好ましい。またこの場合には、ヒステリシス特性を良好にする観点から、ＰＺＴが正方晶に属する（１１１）配向であることが好ましい。
【００２６】
上部電極３５は、本例ではグランド線（図示略）と電気的に接続されており、単層膜あるいは多層膜からなるものである。上部電極を構成する膜としては、先述した下部電極に適用可能な膜の他に、Ａｌ（アルミニウム）、Ａｇ（銀）、Ｎｉ（ニッケル）等からなる膜を用いることもできる。本例では、下層側から図示略のプラチナ膜、酸化イリジウム膜、イリジウム膜が順に積層された多層膜となっている。
【００２７】
以上のような構成により、前記トランジスタ２２のゲート電極２２２に電圧が印加されると、ソース領域２２３とドレイン領域２２４との間に電界が印加されてチャネルがオンとなり、ここに電流を流すことが可能となる。チャネルがオンとされると、ソース領域２２３と電気的に接続された前記ビット線からの電気信号は、ドレイン領域２２４に伝達され、さらにドレイン電極２２４と電気的に接続された強誘電体メモリ素子３の下部電極３３に伝達される。そして、強誘電体メモリ素子３の上部電極３５と下部電極３３との間に電圧を印加することができ、強誘電体膜３４に電荷（データ）を蓄積させることができる。このように、強誘電体メモリ素子３への電気信号をトランジスタ２２でスイッチングすることにより、強誘電体メモリ装置１は、データ（電荷）を読出しあるいは書込みすることができるようになっている。
【００２８】
次に、本発明に係る強誘電体メモリ素子の製造方法の一実施形態を説明する。なお、本実施形態は、前記強誘電体メモリ装置１を製造する方法に基づいて説明する。
【００２９】
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）は、強誘電体メモリ装置１の製造方法を示す断面工程図である。なお、図２（ｂ）以降の図には、トランジスタ２２等の基体２の下層構造を省略して示している。
【００３０】
まず、図２（ａ）に示すように、公知の方法等を用いて基体２を形成する。具体的には、例えばシリコン基板２１にＬＯＣＯＳ法やＳＴＩ法等で素子分離領域２４を形成し、素子分離領域２４の間におけるシリコン基板２１上に熱酸化法等でゲート絶縁膜２２１を形成する。そして、ゲート電極２２２上に多結晶シリコン等からなるゲート電極２２２を形成する。そして、素子分離領域２４とゲート電極２２２との間におけるシリコン基板２１の表層に不純物を注入してドープ領域２２３、２２４を形成する。そして、エッチバック法等を用いてサイドウォール２２５を形成する。そして、サイドウォール２２５の外側におけるドープ領域２２３、２２４に、さらに不純物を注入して高濃度不純物領域とする。本実施形態では、ドープ領域２２３をソース領域として機能させ、ドープ領域２２４をドレイン領域として機能させる。
【００３１】
そして、トランジスタ２２が形成されたシリコン基板２１上に、例えばＣＶＤ法でＳｉＯ２を成膜して下地絶縁膜２３を形成する。そして、ソース領域２２３上とドレイン領域２２４上とにおける下地絶縁膜２３をエッチングして、ソース領域２２３を露出させる貫通孔とドレイン領域２２４を露出させる貫通孔とを形成する。そして、これら貫通孔内のそれぞれに、例えばＴｉとＴｉＮをスパッタリング法で順に成膜して、密着層（図示略）を形成する。
【００３２】
そして、前記貫通孔内を含む下地絶縁膜２３上の全面に、例えばＣＶＤ法でタングステンを成膜して前記貫通孔内にタングステンを埋め込む。そして、下地絶縁膜２３上をＣＭＰ法等で研磨することにより、下地絶縁膜２３上のタングステンを除去する。このようにして、ソース領域２２３上の貫通孔内に第１プラグ２５を埋設し、ドレイン領域２２４上の貫通孔内に第２プラグ２６を埋設する。以上のようにして基体２が得られる。
【００３３】
次に、下地絶縁膜２３上に強誘電体メモリ素子３を形成（製造）する。
本実施形態では、図２（ｂ）に示すように、下地絶縁膜２３上に導電膜３１ａを形成する。具体的には、下地絶縁膜２３上に、例えばＣＶＤ法やスパッタリング法等を用いてＴｉを成膜する。Ｔｉは高い自己配向性を有しているので、六方晶に属する（００１）配向の最密構造の膜が形成される。そして、この膜に例えば窒素雰囲気下で熱処理（例えば５００℃以上６５０℃以下）を施す窒化処理により、ＴｉＮからなる導電膜３１ａを形成する。熱処理の温度を６５０℃未満とすることでトランジスタ２２の特性への影響を抑制するとともに、５００℃以上とすることで窒化処理の短縮化が図られる。なお、形成された導電膜３１ａは、元のメタル状態のＴｉの配向性を反映して、面心立方晶に属する（１１１）配向になる。
【００３４】
次に、図２（ｃ）に示すように、導電膜３１ａ上に例えばスパッタリング法やＣＶＤ法等を用いてＴｉＡｌＮを成膜して、酸素バリア膜３２ａを形成する。酸素バリア膜３２ａは、その下地となる導電膜３１ａに結晶配向をマッチングさせることにより、エピタキシャルライクに形成することができる。すなわち、導電膜３１ａの結晶配向を反映させて、面心立方晶に属する（１１１）配向の酸素バリア膜３２ａを形成することができる。
【００３５】
次に、図３（ａ）に示すように、基板温度を５００〜５５０℃程度に加熱した状態で、酸素バリア膜３２ａ上にスパッタリング法でイリジウムを成膜して、下地層３３１を形成する。下地層３３１は、図１に示した下部電極３３の一部になる層である。下地層３３１は、酸素バリア膜３２ａと同様に下地の結晶配向を反映させて形成することができる。酸素バリア膜３２ａが（１１１）配向となっているので、下地層３３１も（１１１）配向に形成することができる。なお、下地層３３１は、柱状構造に成長した（１１１）配向の結晶粒３３２を多数有し、結晶粒３３２の間に結晶粒界（界面）３３３を持つ多結晶構造となる。なお、下地層３３１の厚さとしては、例えば８０ｎｍ程度とする。
【００３６】
次に、図３（ｂ）に示すように、下地層３３１上にアモルファス状の表層３３４を形成する。ここでは、スパッタリング法でイリジウムを成膜して表層３３４を形成する。成膜時に、イリジウムが結晶化する温度よりも基板温度を低くするほど、結晶性が低い膜を形成することができる。また、スパッタリング法を行う成膜室内の雰囲気圧力を高くするほど、又は成膜室内に流通させる不活性ガス等のガス量を多くするほど、結晶性が低い膜とすることができる。また、スパッタリング粒子を射出するスパッタリング装置における成膜パワーを高くすることによっても、結晶性が低い膜とすることができる。これらのうち少なくとも１以上を適用することにより、結晶性を十分に低くすることができ、アモルファス状の膜を形成することができる。
【００３７】
本実施形態では、イリジウムが結晶化する温度よりも基板温度を低くする方法を採用し、ここでは基板を加熱せずに成膜を行う。これにより基板温度がほぼ室温程度となり、下地層３３１上に堆積したスパッタリング粒子（イリジウム）は、温度による表面マイグレーションが抑制される。したがって、下地層３３１の結晶構造を反映させずにイリジウムを成膜することができ、アモルファス状の表層３３４が得られる。スパッタリング法によれば、膜厚の制御を高精度に行うことができる。表層３３４は、１０ｎｍ以上６０ｎｍ以下の厚さに形成することが好ましく、ここでは２０ｎｍ程度の厚さに形成する。また、スパッタリング法によれば、形成する膜の膜質を容易に制御することができるので、プロセスを複雑化することなく表層３３４を形成することができる。
【００３８】
次に、図３（ｃ）に示すように、アモルファス状の表層３３４を酸化してこれを酸化イリジウム層３３５とする。詳しくは後述するが、強誘電体膜の下地となる表層３３４を酸化しておくことにより、主として（１１１）に配向した強誘電体膜を形成することができる。本実施形態では、図５に示すようなＭＯＣＶＤ装置５０を用い、熱酸化法により表層３３４を酸化する。なお、ＭＯＣＶＤ装置５０は、後に強誘電体膜の形成でも用いる装置である。以下、ＭＯＣＶＤ装置５０の構成を説明する。
【００３９】
図５は、ＭＯＣＶＤ装置５０を模式的に示す図である。ＭＯＣＶＤ装置５０は、図５に示すように、基体２を収容するチャンバ５１と、チャンバ５１内に配置されて基体２を載置するサセプタ５２と、チャンバ５１内にガスを供給するシャワーヘッド５３と、載置された基体２を加熱する加熱ランプ５４と、を備えている。
【００４０】
そして、シャワーヘッド５３には、チャンバ５１内に強誘電体膜３４の原料ガスや酸素ガス等を供給するための供給管５５、５６が設けられている。また、ＭＯＣＶＤ装置５０は、チャンバ５１外に設けられた供給手段（図示略）により原料ガスを供給管５５からチャンバ５１内に供給するとともに、酸素ガスを供給管５６からチャンバ５１内に供給する構成となっている。なお、供給管５５、５６は、互いに独立して設けられており、原料ガス及び酸素ガスがチャンバ５１に供給されるまでは遭遇しない構成となっている。また、チャンバ５１には、排気口（図示略）が適宜設けられている。そして、サセプタ５２には、加熱ランプ５４とは別にヒータ（図示略）が設けられている。
【００４１】
以上のような構成のＭＯＣＶＤ装置５０を用いて表層３３４を熱酸化するには、まずサセプタ５２に、表層３３４が形成された基体２（図３（ｂ）参照）を載置する。そして、チャンバ５１内に供給管５６から酸素ガスを供給するとともに、加熱ランプ５４や前記ヒータ等により基体２を加熱する。アモルファス状の表層３３４は、結晶性のものよりも膜密度が小さいので、表層３３４に酸素を良好に拡散させることができ、これを良好に酸化することができる。
【００４２】
ところで、通常はアモルファス状の表層を形成せずに、結晶性のイリジウム膜を形成した後、その表層を酸化している。結晶性のイリジウム膜は多結晶構造となっており、結晶粒の間に粒界を有している。このようなイリジウム膜を熱酸化すると、粒界には酸素ガスが浸透（拡散）しやすいため、結晶粒における粒界側は結晶粒上よりも熱酸化の程度が顕著になる。そのため、酸化の程度がばらついてしまい、酸化による体積膨張の程度がばらついてしまう。これにより、イリジウム膜の表面に凹凸を生じてしまう。
【００４３】
本発明ではアモルファス状の表層３３４を形成しており、表層３３４に前記のような多結晶構造がないので、これを均一に熱酸化することができる。したがって、酸化による体積膨張が均一となり、表層３３４の上面を平坦にすることができる。また、表層３３４の厚さを１０ｎｍ以上にしており酸素が表層３３４をほとんど透過しないので、下地層３３１はほとんど酸化されない。これにより、結晶性の下地層３３１が不均一に酸化されて凹凸を生じることが防止される。
【００４４】
次に、図４（ａ）に示すように、酸化イリジウム層３３５上に強誘電体膜３４の初期膜３４１を形成するとともに、下部電極３３ａを形成する。具体的には、酸化イリジウム層３３５を形成した後、ＭＯＣＶＤ装置５０のサセプタ５２に基体２を載置したままにしておく。そして、供給管５５、５６からチャンバ５１内に強誘電体膜３４の原料ガス及び酸素ガスをそれぞれ供給するとともに、加熱ランプ５４により基体２を下面側から５５０〜６５０℃程度に加熱する。
【００４５】
本実施形態では、前記原料ガスとして、Ｐｂ（ＤＩＢＭ）［Ｐｂ（Ｃ９Ｈ１５Ｏ２）２：鉛ビス（ジイソブチリルメタナト）］、Ｚｒ（ＤＩＢＭ）［Ｚｒ（Ｃ９Ｈ１５Ｏ２）２：ジルコニウム（ジイソブチリルメタナト）］、及びＴｉ（ＯｉＰｒ）２（ＤＰＭ）２［Ｔｉ（Ｏ−ｉ−Ｃ３Ｈ７）２（Ｃ１１Ｈ１９Ｏ２）２：チタン（ジイソプロポキシ）（ジイソブチリルメタナト）］の混合ガスを用いる。
なお、前記原料ガスとして、Ｐｂ（ＤＰＭ）２［Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２：鉛（ジピバロイルメタナト）］、Ｚｒ（ＩＢＰＭ）４［Ｚｒ（Ｃ１０Ｈ１７Ｏ２）２：ジルコニウムテトラキス（イソブチリルピバロイルメタナト）］及びＴｉ（ＯｉＰｒ）２（ＤＰＭ）２等、他の材料を用いてもよい。
【００４６】
また、酸素ガス量としては、原料ガスを反応させるために必要な量よりも少ない（例えば０．１倍以上１．０倍未満）量とする。すなわち、原料ガスの有機成分であるカーボンあるいは水素が燃焼させることにより、原料ガスの金属成分（Ｐｂ、Ｚｒ、Ｔｉ）が分離され、これら金属成分が酸化されるとともに結晶化してＰＺＴとなるが、有機成分を燃焼させるために必要な酸素ガス量と金属成分を酸化するために必要な酸素ガス量の和よりも少ない酸素ガス量を供給するようにする。このような酸素ガス量は、供給する原料ガス量から化学量論に基づいて算出可能である。
【００４７】
供給する酸素ガス量が原料ガスを反応させるために必要な量よりも少ないので、初期膜３４１の形成は、酸化イリジウム層３３５の酸素を奪いながら、すなわち酸化イリジウムを還元しながら進行する。イリジウムが結晶化可能な温度（例えば５５０〜６５０℃）に基体２を加熱しているので、還元されたイリジウムは下地層３３１上に再結晶化する。表層３３４（図３（ａ）参照）の厚さを６０ｎｍ以下にしているので、還元されたイリジウムは下地層３３１の（１１１）配向を引き継ぐことができ、これを初期膜３４１の成長方向に反映させることができる。このようにして、初期膜３４１を（１１１）配向に形成するとともに、酸化イリジウム層３３５が還元され再結晶化した部分と下地層３３１とからなるイリジウム膜を下部電極３３ａとする。
【００４８】
次に、図４（ｂ）に示すように、初期膜３４１上にコア膜３４２を形成する。具体的には、初期膜３４１を形成した後、ＭＯＣＶＤ装置５０のサセプタ５２に基体２を載置したままにしておく。そして、供給管５５、５６からチャンバ５１内に強誘電体膜３４の原料ガス及び酸素ガスをそれぞれ供給するとともに、加熱ランプ５４により基体２を下面側から４５０〜５５０℃程度に加熱する。
【００４９】
なお、酸素ガス量としては、先述した原料ガスを反応させるために必要な量以上とする。初期膜３４１は、結晶配向が（１１１）配向になっているので、この上にコア膜３４２をエピタキシャルライクに形成することができ、コア膜３４２を（１１１）配向に形成することができる。また、原料ガスを反応させるために必要な量以上の酸素ガスを供給しているので、酸素欠損を生じることなくコア膜３４２を形成することができる。また、加熱温度を初期膜３４１形成時よりも低くすることで、トランジスタ２２（図１参照）への熱影響を低減することができる。また、初期膜３４１を平坦に形成しているので、この上に平坦なコア膜３４２を形成することができる。このようにして、初期膜３４１とコア膜３４２とからなる平坦な強誘電体膜３４ａを形成する。
【００５０】
通常は、表層を形成しないのでその表面に凹凸を生じている。この凹凸面上に強誘電体膜を形成すると、強誘電体膜に凹凸を生じてしまう。凹凸を生じた部分は所望の結晶配向にならないため、これを強誘電体膜の分極反転に寄与させることができない。
本発明では、表層３３４が均一に酸化されて平坦となっているので、この上に平坦な初期膜３４１を形成することができる。したがって、平坦な初期膜３４１上に平坦なコア膜３４２を形成することができ、平坦な強誘電体膜３４ａを形成することができる。よって、凹凸に起因する特性低下が防止され、良好な強誘電体膜３４ａとすることができる。
【００５１】
次に、図４（ｃ）に示すように、強誘電体膜３４ａ上に、例えばスパッタリング法やＣＶＤ法等を用いてプラチナ、酸化イリジウム、イリジウム等の金属材料からなる上部電極３５ａを形成する。
次に、公知のレジスト技術及びフォトリソグラフィ技術等を用いて、導電膜３１ａ、酸素バリア膜３２ａ、下部電極３３ａ、強誘電体膜３４ａ、及び上部電極３５ａをパターニングし、強誘電体メモリ素子３を形成する。このようにして、図１に示した強誘電体メモリ装置１が得られる。
【００５２】
［実験例］
次に、異なる条件で下部電極を形成した５つの強誘電体メモリ素子に関して、強誘電体膜の結晶配向の違いについて説明する。
【００５３】
図６は、本実験例で比較用に形成した５つ強誘電体メモリ素子（実験例１〜５）について、それぞれの下部電極を形成した条件を示す表である。実験例１〜５が異なる点は、下地層及び表層からなる下部電極の形成条件のみであり、強誘電体膜や上部電極等はいずれも同じ手法により形成されている。また、いずれの形成条件でも、下地層及び表層をスパッタリング法で形成しており、下地層の形成時の基板温度をいずれも５００℃としている。また、いずれの形成条件でも、下地層の膜厚と表層の膜厚の合計を１００ｎｍとしている。
【００５４】
実験例１は、表層を形成せずに下部電極を形成したものである。実験例２、３は、下地層の膜厚を８０ｎｍ、表層の膜厚を２０ｎｍとしたものである。実験例４、５は、下地層の膜厚を２０ｎｍ、表層の膜厚を８０ｎｍとしたものである。また、実験例２、４は表層の形成時に基板温度を２００℃としており、実験例３、５は表層の形成時に基板温度を室温程度としている。
【００５５】
図７は、図６の条件で形成したそれぞれの強誘電体メモリ素子における強誘電体膜（ＰＺＴ）の（１１１）配向率を示すグラフである。図７に示すグラフは、それぞれの強誘電体メモリ素子について、Ｘ線回折（ＸＲＤ）パターンを調べたデータに基づくものである。縦軸は、ＰＺＴ（１１１）の配向率を示しており、この値が高いほど安定して大きな分極量が得られることを示す。ＰＺＴ（１１１）の配向率は、ＰＺＴ（２２２）の回折強度Ｉ（２２２）、ＰＺＴ（１００）の回折強度Ｉ（１００）、及びＰＺＴ（１０１）の回折強度Ｉ（１０１）を用いて、（Ｉ（２２２）／Ｉ（２２２）＋Ｉ（１００）＋Ｉ（１０１））で表される。
【００５６】
表層の形成時の基板温度を常温程度とした実験例３は、２００℃とした実験例２よりも
ＰＺＴ（１１１）の配向率が高くなっており、実験例４、５に関しても同様の傾向を示している。このことから、スパッタリング法による成膜時に基板温度を低くすることにより、良好な強誘電体膜を形成することができることが分かる。これは、基板温度を低くすることにより表層の結晶性が低くなり、これが良好に酸化され良好な強誘電体膜を形成することができるためと考えられる。
【００５７】
また、表層の膜厚を２０ｎｍにした実験例３は、表層の膜厚を８０ｎｍとした実験例５よりもＰＺＴ（１１１）の配向率が高くなっており、実験例２、４に関しても同様の傾向を示している。このことから、表層の膜厚を薄くすれば、良好な強誘電体膜を形成することができることが分かる。これは、表層の膜厚を薄くすることにより、強誘電体膜の初期膜の形成時に酸化イリジウム層に下地層の結晶配向を反映させることができ、これを初期膜の成長方向に反映させることができるためと考えられる。
【００５８】
また、表層を形成した実験例３は、表層を形成しない実験例１よりもＰＺＴ（１１１）の配向率が高くなっている。実験例１は、従来の方法に対応するものであり、本発明を適用することにより、良好な強誘電体膜を形成することが可能になることが分かる。なお、実験例１、３に対して、走査型電子顕微鏡（ＳＥＭ）により強誘電体膜の表面を観察したところ、本発明を適用した実験例３は、従来の方法による実験例１よりも表面の凹凸（ラフネス）が格段に低減されていることが確認された。このことから、本発明を適用することにより、ラフネスが低減されて分極反転に寄与しない部分が小さくなり、良好な強誘電体膜とすることができると考えられる。
【００５９】
本発明の強誘電体メモリ素子の製造方法によれば、アモルファス状の表層３３４を形成しているので、結晶配向が（１１１）配向の初期膜３４１を平坦に形成することができる。したがって、平坦な初期膜３４１上に（１１１）配向のコア膜３４２を平坦に形成することができ、（１１１）配向の強誘電体膜３４ａを平坦に形成することができる。強誘電体膜３４ａは、（１１１）配向となっているので、その電荷の取り出し効率が良好となっている。また、強誘電体膜３４ａは平坦に形成されているので、凹凸による分極量の低下が防止されている。このように良好な強誘電体膜３４ａを形成することができ、よってこれを備えた良好な強誘電体メモリ素子３を製造することができる。
【００６０】
なお、前記実施形態ではスタック型の強誘電体メモリ装置を説明したが、プレーナ型のものにも適用することができ、これにより本発明の効果を得ることができる。また、前記実施形態では、ＭＯＣＶＤ装置を用いてアモルファス状の表層３３４を熱酸化したが、電気炉等を用いた炉アニールによって熱酸化するようにしてもよい。炉アニールによれば、ランプアニールによる熱酸化のように赤外線加熱手段（ランプ）等の制約により処理時間の制約を受けることや、ＭＯＣＶＤ装置による熱酸化のように供給する酸素量の制約等を受けることが少ない。そのため、十分に熱酸化を行うことができ、良好な酸化イリジウム層を形成することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の方法による強誘電体メモリ素子の例を示す側断面構成図である。
【図２】（ａ）〜（ｃ）は、本発明の製造方法を示す断面工程図である。
【図３】（ａ）〜（ｃ）は、図２（ｃ）から続く断面工程図である。
【図４】（ａ）〜（ｃ）は、図３（ｃ）から続く断面工程図である。
【図５】ＭＯＣＶＤ装置の構成を示す模式図である。
【図６】実験例１〜５における下部電極の形成条件を示す表である。
【図７】実験例１〜５における強誘電体膜の配向率を示すグラフである。
【符号の説明】
【００６２】
１・・・強誘電体メモリ装置、２・・・基体、３・・・強誘電体メモリ素子、２１・・・シリコン基板（基板）、２２・・・トランジスタ、３３、３３ａ・・・下部電極、３４、３４ａ・・・強誘電体膜、３５、３５ａ・・・上部電極、３３１・・・下地層、３３４・・・表層、３３５・・・酸化イリジウム層、３４１・・・初期膜、３４２・・・コア膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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