(57)【要約】【課題】基板バイアス制御手法を備えた半導体装置について、パワーオンリセット機能によるリセット期間終了時において基板バイアス対象回路の基板電位が変動し、ラッチアップ発生により半導体集積回路装置が誤動作を起こすのを防ぐことを目的とする。【解決手段】本発明の一実施形態に係る半導体装置は、所定の基板電位を生成する基板電位ジェネレータ回路２、リセット期間において基板バイアス対象回路１の基板を電源に接続するとともに、リセット期間後において基板を基板電位ジェネレータ回路２にノードＶＢＧＰ，ＶＢＧＮを介して接続するパワーオンリセット手段、所定の電圧を生成する電圧生成回路６を備えて構成される。パワーオンリセット手段はリセット期間においてノードＶＢＧＰ，ＶＢＧＮに電圧生成回路６を接続する。【選択図】図１
2009302126.tif 000002
【特許請求の範囲】
【請求項１】
所定の基板電位を生成する基板電位生成回路と、
リセット期間において基板バイアス対象回路の基板を電源に接続するとともに、リセット期間後において前記基板を前記基板電位生成回路に所定のノードを介して接続するパワーオンリセット手段と、
所定の電圧を生成する電圧生成回路と、を備え、
前記パワーオンリセット手段は前記リセット期間において前記所定のノードに前記電圧生成回路を接続する、
半導体装置。
【請求項２】
前記パワーオンリセット手段は、
前記電源と前記基板との接続を制御する第１のスイッチと、
前記基板と前記所定のノードとの接続を制御する第２のスイッチと、
前記所定のノードに接続する前記基板電位生成回路または前記電圧生成回路を選択するセレクタと、
前記第１のスイッチ、前記第２のスイッチ、前記セレクタの動作を制御する制御手段と、を備える、
請求項１に記載の半導体装置。
【請求項３】
前記基板バイアス対象回路はＰＭＯＳトランジスタであり、
前記所定の電圧は前記電源の電圧よりも高い、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記基板バイアス対象回路はＮＭＯＳトランジスタであり、
前記所定の電圧は前記電源の電圧よりも低い、
請求項１から請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット手段を備える半導体装置に関する。
【背景技術】
【０００２】
近年、半導体の微細化が進み高速動作になるにつれて、ＬＳＩの総消費電力の内、リーク電流が大きな比率を占めるようになってきた。このリーク電流を抑える一手法として基板バイアスを制御する方法がある。
【０００３】
基板バイアス制御手法とは、各トランジスタの基板にバイアス電圧を印加することで、トランジスタのしきい値電圧を制御しスタンバイ時のリーク電力を減少させる手法であり、ＰＭＯＳトランジスタの基板には正の電圧を、ＮＭＯＳトランジスタの基板には負の電圧を印加して、リーク電流を少なくしている。
【０００４】
図３に通常のＣＭＯＳの回路例（インバーター回路）、図４に基板制御を行う場合の回路例（インバーター回路）を示す。通常は図３のように、基板は電源に接続され電源電圧と同じ電位が印加されるが、基板制御を行う場合は図４のように基板は電源に接続されず、電源電圧と異なる電位が印加される。
【０００５】
Ｎｅｇａｔｉｖｅ  Ｐｏｗｅｒ−Ｏｎ−Ｒｅｓｅｔ信号（入力されるリセット信号＝”Ｌ”の期間をリセット期間とする信号。以下ＮＰＯＲ信号とする。）によるパワーオンリセット機能をさらに備える、基板バイアス制御を行う回路の一例を図５に示す。基板バイアス対象回路１はインバーター回路であり、基板バイアス対象回路１の基板と電源との接続を制御するスイッチ回路３、基板と基板電位ジェネレータ回路２との接続を制御するスイッチ回路４を備える。さらに、ＮＰＯＲ信号を元にスイッチ回路３，４を制御するスイッチ制御回路５を備える。基板電位ジェネレータ回路２は、基板バイアス電圧を生成する回路であり、基板バイアス対象回路１の特性に応じて所定の電圧を出力する。
【０００６】
リセット期間について、基板バイアス対象回路基板１の基板は電源電圧で固定される。すなわち、ＮＰＯＲ信号＝”Ｌ”ステートを使ってＶＢＰ（ＰＭＯＳトランジスタの基板電位）＝ＶＤＤ、ＶＢＮ（ＮＭＯＳトランジスタの基板電位）＝ＶＳＳに電位が固定される。一方、リセット期間終了後は、基板電位ジェネレータ回路２により生成される逆バイアスの電圧が印加される。図３の回路において、リセット期間はスイッチ３：ＯＮ、スイッチ４：ＯＦＦであり、リセット期間終了後にスイッチ３：ＯＦＦ、スイッチ４：ＯＮとなる。リセット期間について、出力電圧が不確定な基板電位ジェネレータ回路２を基板に接続しないことにより、基板バイアス対象回路１の基板についてラッチアップ等が起こるのを防いでいる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、リセット期間終了に伴うスイッチ回路３，４の切り替え時において、基板バイアス対象回路１の基板は基板電位ジェネレータ回路２と接続され、切り替え直前に基板電位ジェネレータ回路２が出力していた電位の影響を受けると共に、スイッチ３，４の切り替えに伴うノイズも発生する。基板電位ジェネレータ回路２はアナログ信号を生成する回路であり、電位が確定するまでの期間は不安定な出力となる可能性が高い。
【０００８】
ＮＭＯＳトランジスタにおいては、基板にＶＳＳより高い順バイアスの電圧が基板に印加されるとラッチアップが発生しやすくなる。ラッチアップが発生するしきい値となる電圧をＮＭＯＳのラッチアップしきい値とする。スイッチの切り替え時において基板にはスイッチによるノイズが発生し、また電位がまだ不安定な基板電位ジェネレータ回路２と接続されることになる。従って、スイッチノイズおよび基板電位ジェネレータ回路２の出力電位の影響を受け、基板電位が瞬間的にＮＭＯＳのラッチアップしきい値を超える可能性がある。
【０００９】
ＰＭＯＳトランジスタにおいては、ＶＤＤより低い順バイアスの電圧が基板に印加されるとラッチアップが発生しやすくなり、上述したＮＭＯＳの場合と同様の理由によりＰＭＯＳのラッチアップしきい値を超える可能性がある。ラッチアップが発生した場合、基板バイアス対象回路１を含む半導体集積回路装置が誤動作を起こし、場合によってはその半導体集積回路装置を搭載した製品が故障するという問題があった。
【００１０】
本発明は上述した問題を解決するためになされたものであり、基板バイアス制御手法を備えた半導体装置について、パワーオンリセット機能によるリセット期間終了時において基板バイアス対象回路の基板電位が変動してラッチアップが発生し、半導体集積回路装置が誤動作を起こすのを防ぐことを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施形態に係る半導体装置は、所定の基板電位を生成する基板電位生成回路、リセット期間において基板バイアス対象回路の基板を電源に接続するとともに、リセット期間後において基板を基板電位生成回路に所定のノードを介して接続するパワーオンリセット手段、所定の電圧を生成する電圧生成回路を備えて構成される。パワーオンリセット手段はリセット期間において所定のノードに電圧生成回路を接続する。
【発明の効果】
【００１２】
本発明の一実施形態に係る半導体装置は、リセット期間において従来は基板電位生成回路（基板電位ジェネレータ回路）が接続されていたノードについて、所定の電圧を生成する電圧生成回路を接続する。所定の電圧について、例えばＮＭＯＳトランジスタであればＮＭＯＳトランジスタの電源電圧であるＶＳＳより低い値、ＰＭＯＳトランジスタであればＰＭＯＳトランジスタの電源電圧であるＶＤＤより高い値であり、スイッチ切り替わり時のノイズの大きさを考慮した値を印加する。それにより、基板バイアス対象回路の基板について、電位が不安定な基板電位生成回路の影響を受けないと共に、スイッチ切り替わり時のノイズに対してマージンを確保でき、ラッチアップ現象を防ぐことが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１４】
（構成）
図１は、本発明に係る半導体装置の構成図である。半導体装置は、基板バイアス対象回路１、基板バイアス対象回路１における電源と基板との接続を制御するスイッチ回路（第１のスイッチ）３、基板とノードＶＢＧＰ，ＶＢＧＮとの接続を制御するスイッチ回路（第２のスイッチ）４、スイッチ回路３，４の動作を制御するスイッチ制御回路５を備える。さらに、所定の基板電位を生成する基板電位ジェネレータ回路２、所定の電圧を生成する電圧生成回路６、スイッチ回路４に接続する基板電位ジェネレータ回路２または電圧生成回路６を選択するセレクタ７，８を備える。スイッチ回路３，４、スイッチ制御回路５、基板電位ジェネレータ回路２およびセレクタ７，８により、パワーオンリセット手段が構成される。
【００１５】
基板バイアス対象回路１は、通常のＣＭＯＳによるインバーターである。ＰＭＯＳトランジスタ１ａのソースはＶＤＤ、ゲートはインバーターの入力端子ＩＮ、ドレインはＮＭＯＳトランジスタ１ｂのドレイン、基板はノードＶＢＰに接続される。ＮＭＯＳトランジスタ１ｂのソースはＶＳＳ、ゲートはインバーターの入力端子ＩＮ、ドレインはＰＭＯＳトランジスタ１ａのドレイン、基板はノードＶＢＮに接続される。ＶＤＤ＝１．０Ｖ、ＶＳＳ＝０Ｖとする（以下、信号レベルについて”Ｈ”＝１．０Ｖ、”Ｌ”＝０Ｖとする。）。
【００１６】
スイッチ回路３は、ＰＭＯＳトランジスタ３ａとＮＭＯＳトランジスタ３ｂを備える。ＰＭＯＳトランジスタ３ａにおけるソース／ドレインの一端はＶＤＤ、他端はノードＶＢＰに接続され、ゲートはスイッチ制御回路５に接続される。ＮＭＯＳトランジスタ３ｂにおけるソース／ドレインの一端はＶＳＳ、他端はノードＶＢＮに接続され、ゲートはスイッチ制御回路５に接続される。
【００１７】
スイッチ回路４は、ＰＭＯＳトランジスタ４ａとＮＭＯＳトランジスタ４ｂを備える。ＰＭＯＳトランジスタ４ａにおけるソース／ドレインの一端はノードＶＢＰ、他端はノードＶＢＧＰに接続され、ゲートはスイッチ制御回路５に接続される。ＮＭＯＳトランジスタ４ｂにおけるソース／ドレインの一端はノードＶＢＮ、他端はノードＶＢＧＮに接続され、ゲートはスイッチ制御回路５に接続される。
【００１８】
セレクタ７は、基板電位ジェネレータ回路２の出力、電圧生成回路６の出力、ＮＰＯＲ信号を伝達するノードＮＰＯＲ、およびノードＶＢＧＰに接続される。セレクタ８は、基板電位ジェネレータ回路２の出力、電圧生成回路６の出力、ＮＰＯＲ信号を伝達するノードＮＰＯＲ、およびノードＶＢＧＮに接続される。スイッチ制御回路５は、ノードＮＰＯＲおよびスイッチ回路３，４に有するトランジスタのゲートに接続され、ＮＰＯＲ信号に基づきスイッチ回路３，４を制御する回路である。ノードＮＰＯＲおよびスイッチ制御回路５は、スイッチ回路３，４およびセレクタ７，８の動作を制御する制御手段となる。
【００１９】
（動作）
次に、本発明に係る半導体装置の動作を、図１〜２を基に説明する。図２は、ＮＰＯＲ信号および、ノードＶＢＧＰ，ＶＢＧＮ，ＶＢＰ，ＶＢＮの、時間に伴う電圧の変化を示す図である。
【００２０】
起動時には、半導体装置の内部又は外部よりＮＰＯＲ信号が供給され、ＮＰＯＲ信号＝”Ｌ”である期間すなわちリセット期間（以下、期間Ａとする。）において、図１に示すスイッチ制御回路５よりＰＭＯＳトランジスタ３ａに”Ｌ”，ＮＭＯＳトランジスタ３ｂに”Ｈ”，ＰＭＯＳトランジスタ４ａに”Ｈ”，ＮＭＯＳトランジスタ４ｂに”Ｌ”の信号が入力され、スイッチ回路３がＯＮ、スイッチ回路４がＯＦＦとなる。
【００２１】
従って、波形１０に示すようにＰＭＯＳトランジスタ１ａの基板電位すなわちノードＶＢＰはＶＤＤに、波形１３に示すようにＮＭＯＳトランジスタ１ｂの基板電位すなわちノードＶＢＮはＶＳＳに固定される。またこのとき、セレクタ７，８は、ノードＶＢＧＰ，ＶＢＧＮに接続する回路として共に電圧生成回路６を選択している。すなわちパワーオンリセット手段は、期間ＡにおいてノードＶＢＧＰ，ＶＢＧＮに電圧生成回路６を接続する。電圧生成回路６は、波形１１に示すようにＰＭＯＳトランジスタ側のノードＶＢＧＰに１．１Ｖ（＞ＶＤＤ）を印加し、波形１４に示すようにＮＭＯＳトランジスタ側のノードＶＢＧＮに−０．１Ｖ（＜ＶＳＳ）を印加する。（図２において、ノードＶＢＧＰ，ＶＢＧＮの波形は、期間Ａのみ示している）。
【００２２】
期間Ａが一定時間保たれた後、ＮＰＯＲ信号＝”Ｈ”となり期間Ｂへ移行する。ＮＰＯＲ信号＝”Ｈ”において、図１に示すスイッチ制御回路５よりＰＭＯＳトランジスタ３ａに”Ｈ”，ＮＭＯＳトランジスタ３ｂに”Ｌ”，ＰＭＯＳトランジスタ４ａに”Ｌ”，ＮＭＯＳトランジスタ４ｂに”Ｈ”の信号が入力され、スイッチ回路３がＯＦＦ、スイッチ回路４がＯＮとなる。
【００２３】
期間Ａの終了に伴うスイッチ回路３，４の切り替え時において、基板バイアス対象回路１の基板はノードＶＢＧＰ，ＶＢＧＮと接続され、切り替え直前のノードＶＢＧＰ，ＶＢＧＮの電位の影響を受ける。また、スイッチ３，４の切り替えに伴うノイズも発生する。
【００２４】
なお期間Ａにおいて、基板電位ジェネレータ回路２も動作を開始しているが、基板電位ジェネレータ回路２はアナログ信号を生成する回路であるため、電位が確定するまでの期間は不安定な出力となる可能性がある。仮に、期間ＡにおいてノードＶＢＧＰ，ＶＢＧＮに基板電位ジェネレータ回路２が接続されていた場合、切り替え直前のノードＶＢＧＰ，ＶＢＧＮの電位はまだ不安定であり、その電圧によってはスイッチの切り替え時におけるノードＶＢＰ，ＶＢＮについて、波形１２，１５に示すようにスイッチノイズが十分に相殺されない可能性がある。この場合は、ラッチアップが起こる可能性が高くなる。しかし本実施の形態においては、後述するようにラッチアップの発生を防止できる。
【００２５】
ＮＰＯＲ信号が”Ｌ”から”Ｈ”へ変化することにより、セレクタ７，８は、スイッチ回路４に接続する回路として電圧生成回路６から基板電位ジェネレータ回路２へ選択を変更する。すなわちパワーオンリセット手段は、リセット期間においてリセット対象回路１の基板を電源に接続するとともに、リセット期間後において基板を基板電位ジェネレータ回路２にノードＶＢＧＰ，ＶＢＧＮを介して接続する。
【００２６】
基板電位ジェネレータ回路２は、その後ノードＶＢＧＰおよびノードＶＢＧＮに対し、基板バイアス対象回路１のリーク電流を抑えるための逆バイアスの電圧を印加し、最終的には図２に示すようにノードＶＢＧＰ＝１．６Ｖ、ノードＶＢＧＮ＝−０．６Ｖとなる電圧を供給する。
【００２７】
上述したように、ＮＭＯＳトランジスタ１ｂの基板すなわちノードＶＢＮについて、スイッチの切り替え時においてスイッチによるノイズが発生する。該ノイズはスイッチ回路３，４におけるＮＭＯＳトランジスタ３ｂ、４ｂの動作の影響を受けたものであり、例えば電位が高くなる方向のノイズが発生したとする。またその瞬間、ノードＶＢＮはノードＶＢＧＮと接続され、切り替わる直前まで電圧生成回路６により印加されていたＶＢＧＮ＝−０．１Ｖの電位の影響を受ける。ノードＶＢＮはスイッチノイズにより電圧が上昇するが、ノードＶＢＧＮと接続されることにより上昇が抑えられ、期間Ｂの初期において波形１３に示すような変化をする。これにより基板電位がラッチアップしきい値を超えることを防止できる。
【００２８】
一方、ＰＭＯＳトランジスタ１ｂの基板すなわちノードＶＢＰについても、スイッチの切り替え時においてスイッチによるノイズが発生する。該ノイズはスイッチ回路３，４におけるＰＭＯＳトランジスタ３ａ、４ａの動作の影響を受けたものであり、例えば電位が低くなる方向のノイズが発生したとする。またその瞬間、ノードＶＢＰはノードＶＢＧＰと接続され、切り替わる直前まで電圧生成回路６により印加されていたＶＢＧＰ＝１．１Ｖの電位の影響を受ける。ノードＶＢＰはスイッチノイズにより電圧が下降するが、ノードＶＢＧＰと接続されることにより下降が抑えられ、期間Ｂの初期において波形１０に示すような変化をする。これにより基板電位がラッチアップしきい値を超えることを防止できる。
【００２９】
（効果）
本発明に係る半導体装置は、リセット期間において従来は基板電位ジェネレータ回路２が接続されていたノードＶＢＧＰ，ＶＢＧＮについて、所定の電圧を生成する電圧生成回路６を接続する。所定の電圧について、リセット期間後に接続される回路がＮＭＯＳトランジスタであればＮＭＯＳトランジスタの電源電圧であるＶＳＳより低い値、ＰＭＯＳトランジスタであればＰＭＯＳトランジスタの電源電圧であるＶＤＤより高い値であり、スイッチ切り替わり時のノイズの大きさを考慮したガードバンド分の電位差を有する値を印加する。（本実施の形態においては、ＶＢＧＰ＝ＶＤＤ＋０．１＝１．１（Ｖ）、ＶＢＧＮ＝ＶＳＳ−０．１＝−０．１（Ｖ）を印加する。）それにより、リセット期間終了時の基板電位について、電位が不安定な基板電位ジェネレータ回路２の影響を回避できるとともに、スイッチ切り替わり時のノイズが生じてもラッチアップしきい値に対してマージンを確実に確保でき、ラッチアップ現象を防ぐことが可能となる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る半導体装置のブロック図である。
【図２】本発明に係る半導体装置の各ノードの電圧の変化を示す図である。
【図３】従来の技術に係るインバーターの回路例を示す図である。
【図４】従来の技術に係るインバーターの回路例を示す図である。
【図５】従来の技術に係る半導体装置のブロック図である。
【符号の説明】
【００３１】
１  基板バイアス対象回路、１ａ，３ａ，４ａ  ＰＭＯＳトランジスタ、１ｂ，３ｂ，４ｂ  ＮＭＯＳトランジスタ回路、２  基板電位ジェネレータ回路、３，４  スイッチ回路、５  スイッチ制御回路、６  電圧生成回路、７，８  セレクタ、１０，１１，１２，１３，１４，１５  波形。
【図１】
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【図２】
2009302126.tif 000004
【図３】
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【図４】
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【図５】
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