(57)【要約】【課題】特別な素子を用いず、実現するための費用も抑えることができる電源装置と、その制御方法、ならびに、回路構成が簡単で外部との接続端子数も少ない制御用半導体装置を提供する。【解決手段】２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行う電源装置において、２次側回路が有する補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号に基づいて、２次側スイッチング素子をオンおよびオフとすべきタイミングを検知し、この検知したタイミングに基づいて、２次側スイッチング素子の動作を制御する駆動信号を生成し、駆動信号により２次側スイッチング素子の動作を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行う電源装置の動作を制御する半導体装置であって、
前記２次側回路が有する補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号に基づいて、前記補助巻線に現れる信号もしくは２次巻線のタップに現れる信号の立上りおよび立下りのタイミングを検知し、この検知したタイミングに基づいて、前記２次側スイッチング素子の動作を制御する駆動信号を生成するスイッチング制御回路を備えていることを特徴とする半導体装置。
【請求項２】
前記スイッチング制御回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧が第１の参照電圧を上回ったことを検出し、前記２次側スイッチング素子をオンとすべきタイミングを検知するオン検知回路と、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧が第２の参照電圧を下回ったことを検出し、前記２次側スイッチング素子のオフとすべきタイミングを検知するオフ検知回路とを備えていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記オン検知回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧と前記第１の参照電圧とを比較する第１のコンパレータと、前記電源装置の１次側回路の１次側スイッチング素子のオン期間立下りと、前記２次側スイッチング素子のオン期間の立上りが重畳しないように、前記コンパレータの出力信号を遅延する第１の遅延回路とを備えていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記オフ検知回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧と前記第２の参照電圧とを比較する第２のコンパレータと、前記電源装置の１次側回路の１次側スイッチング素子のオン期間立上りと、前記２次側スイッチング素子のオン期間の立下りが重畳しないように、前記コンパレータの出力信号を遅延する第２の遅延回路とを備えていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記オフ検知回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号を微分して前記第２のコンパレータに供給する微分回路を備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記スイッチング制御回路は、前記第１および第２のコンパレータの出力信号の少なくとも一方に基づいて、オンおよびオフとすべきタイミングの周期を計測して前記電源装置の発振周波数を計算し、前記発振周波数に応じて、前記第１および第２の遅延回路による遅延時間又は前記オン検知回路もしくはオフ検知回路の参照電圧を調整する周波数検出回路を備えていることを特徴とする請求項２〜４のいずれかに記載の半導体装置。
【請求項７】
２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行う電源装置であって、
前記２次側スイッチング素子の動作が、請求項１〜６のいずれかに記載の半導体装置から供給される駆動信号により制御されることを特徴とする電源装置。
【請求項８】
２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行う電源装置の動作を制御する方法であって、
前記２次側回路が有する補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号に基づいて、前記２次側スイッチング素子をオンおよびオフとすべきタイミングを検知し、
この検知したタイミングに基づいて、前記２次側スイッチング素子の動作を制御する駆動信号を生成し、
前記駆動信号により前記２次側スイッチング素子の動作を制御することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁型の電源装置に関し、特に、ＡＣ−ＤＣコンバータのように、２次側回路が同期整流方式で出力電圧の整流を行う電源装置と、これをスイッチング制御する方法およびその制御用半導体装置（ＩＣ）に関する。
【背景技術】
【０００２】
フライバック型ＡＣ−ＤＣコンバータなどの電源装置において、２次側回路の出力電圧の整流は、ショットキーダイオードが広く用いられている。
【０００３】
ところが、このダイオードは、それが有する順方向降下電圧Ｖｆのために、伝導損が発生し、ＡＣ−ＤＣコンバータの電力変換効率の低下をもたらす。この変換効率の低下を避けるため、ダイオードに代えて、順方向降下電圧とオン時抵抗の小さいＭＯＳＦＥＴその他の制御スイッチング素子を用い、これを、ダイオードの動作を模するように適切な制御方法で駆動する、同期整流という回路方式が用いられるようになってきた。
【０００４】
しかしながら、ダイオード整流であれば複雑な制御回路は不要であったが、同期整流方式で制御するには、専用の駆動回路方式を採用する必要がある。これは１次側の制御スイッチング素子と２次側の制御スイッチング素子の駆動信号がタイミング的に重畳し同時にオンすると、２次側回路で「短絡現象」が発生し、回路を破壊する虞がある大電流が流れてしまうためである。これを回避するように制御するための制御用ＩＣは複雑となり、またこれを外部と接続するための端子数も増大する傾向にあった。
【０００５】
これに対し、従来技術の第１の例として、特許文献１には、集積同期整流器パッケージを実現するための技術が開示されている。同文献において、２次側同期整流回路を制御するＩＣは、２次側制御スイッチング素子（被制御スイッチング素子）のドレインとソース間の電圧を検知するための２端子と、制御スイッチング素子の駆動端子ＶＧａｔｅと、電源端子Ｖｃｃと、グランド端子ＧＮＤの合わせて５端子を有する。
【０００６】
また、従来技術の第２の例として、特許文献２は、同期整流ＡＣＤＣコンバータにおいて、２次側制御スイッチング素子のオフタイミングをデジタル制御で行うことを開示している。本開示例において制御用ＩＣは、２次側制御スイッチング素子をオンするタイミングを検知するための検知端子と、制御スイッチング素子の駆動端子と、同期整流のスイッチング周期をあらかじめ設定するための抵抗を接続する端子と、グランド端子と、本開示例には示されていない電源端子の５端子を有する。
【０００７】
さらに、従来技術の第３の例として、特許文献３においては、１次側のスイッチング素子の駆動信号を２次側の制御用ＩＣに伝達して、２次側の制御スイッチング素子を制御することが開示されている。同文献において、制御用ＩＣは、最も簡単な回路構成例の場合（特許文献３のＦｉｇ．１）、１次側のスイッチング素子の駆動信号の検知端子と、２次側制御スイッチング素子の駆動端子と、グランド端子と、開示例には明示されていない電源端子の４端子を有する必要がある。
【０００８】
従来技術の第４の例として、特許文献４には、フライバック型でトランスの補助巻線から２次側制御スイッチング素子の駆動タイミングを制御する例が示されている。ところが、この例では、確かに２次側制御スイッチング素子のオンするタイミングは補助巻線信号から生成されているが、オフのタイミングは、タイミングコンデンサと呼ばれる容量に充電電流を流し、その電圧が所定の閾値を超えたところで、オフさせるという方法を採用している。
【０００９】
従来技術の第５および第６の例として、特許文献５および６にも、フライバック型でトランスの補助巻線から２次側制御スイッチング素子の駆動タイミングを制御する例が示されている。ところが、この例も、そのオフタイミングを決めるに当たっては、２次側回路の電流値を検知するためにカレントトランスを用いており、この部品がフライバック型ＡＣ−ＤＣコンバータ全体に占める経済的費用の割合は小さくない。
【００１０】
【特許文献１】特開２００５−１４３２８７号公報
【特許文献２】米国特許第６４１８０３９号明細書
【特許文献３】米国特許第７３４５８９６号明細書
【特許文献４】特開２００５−１５１７６８号公報
【特許文献５】特表２００５−５２５０６９号公報
【特許文献６】特表２００４−５１４３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記に示した特許文献１および２においては、フライバック型ＡＣ−ＤＣコンバータの制御用ＩＣの回路構成が複雑になるために外部との接続端子が多くなるという問題があった。
【００１２】
また、特許文献３においては、特別なカップリング素子を用いる必要があるため、電源回路を構成する費用が上昇するという問題があった。特許文献３の開示例を実現するためには、１次側のスイッチング素子の駆動信号を非絶縁で２次側に伝達するためのカップリング素子が必要となる。このカップリング素子として、一般に同文献の開示例に示されたパルストランスあるいはフォトカプラが使用される。これらのカップリング素子のフライバック型ＡＣ−ＤＣコンバータ全体に占める、経済的費用の割合は小さくない。
【００１３】
特許文献４においては、オフタイミングをタイミングコンデンサへの充電量を元にした検知電圧から生成している。このため、高い効率を保ちつつ、「短絡現象」を避けるのが難しいという問題があった。
【００１４】
特許文献５および６でも、オフタイミングを決めるためにカレントトランスという部品を用いる。このため、ＡＣ−ＤＣコンバータを構成する費用が高くなってしまうという問題があった。
【００１５】
本発明の目的は、前記従来技術の問題点を解消し、特別な素子を用いず、実現するための費用も抑えることができる電源装置と、その制御方法、ならびに、回路構成が簡単で外部との接続端子数も少ない制御用の半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明は、２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行う電源装置の動作を制御する半導体装置であって、
前記２次側回路が有する補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号に基づいて、前記補助巻線に現れる信号もしくは２次巻線のタップに現れる信号の立上りおよび立下りのタイミングを検知し、この検知したタイミングに基づいて、前記２次側スイッチング素子の動作を制御する駆動信号を生成するスイッチング制御回路を備えていることを特徴とする半導体装置を提供するものである。
【００１７】
ここで、前記スイッチング制御回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧が第１の参照電圧を上回ったことを検出し、前記２次側スイッチング素子をオンとすべきタイミングを検知するオン検知回路と、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧が第２の参照電圧を下回ったことを検出し、前記２次側スイッチング素子のオフとすべきタイミングを検知するオフ検知回路とを備えていることが好ましい。
【００１８】
また、前記オン検知回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧と前記第１の参照電圧とを比較する第１のコンパレータと、前記電源装置の１次側回路の１次側スイッチング素子のオン期間立下りと、前記２次側スイッチング素子のオン期間の立上りが重畳しないように、前記コンパレータの出力信号を遅延する第１の遅延回路とを備えていることが好ましい。
【００１９】
同様に、前記オフ検知回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号の電圧と前記第２の参照電圧とを比較する第２のコンパレータと、前記電源装置の１次側回路の１次側スイッチング素子のオン期間立上りと、前記２次側スイッチング素子のオン期間の立下りが重畳しないように、前記コンパレータの出力信号を遅延する第２の遅延回路とを備えていることが好ましい。
【００２０】
また、前記オフ検知回路は、前記補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号を微分して前記第２のコンパレータに供給する微分回路を備えていることが好ましい。
【００２１】
あるいは、前記スイッチング制御回路は、前記第１および第２のコンパレータの出力信号の少なくとも一方に基づいて、オンおよびオフとすべきタイミングの周期を計測して前記電源装置の発振周波数を計算し、前記発振周波数に応じて、前記第１および第２の遅延回路による遅延時間又は前記オン検知回路もしくはオフ検知回路の参照電圧を調整する周波数検出回路を備えていることが好ましい。
【００２２】
また、本発明は、２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行う電源装置であって、
前記２次側スイッチング素子の動作が、上記のいずれかに記載の半導体装置から供給される駆動信号により制御されることを特徴とする電源装置を提供する。
【００２３】
さらに、本発明は、２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行うフライバック型電源装置の動作を制御する方法であって、
前記２次側回路が有する補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号に基づいて、前記２次側スイッチング素子をオンおよびオフとすべきタイミングを検知し、
この検知したタイミングに基づいて、前記２次側スイッチング素子の動作を制御する駆動信号を生成し、
前記駆動信号により前記２次側スイッチング素子の動作を制御することを特徴とする制御方法を提供する。
【発明の効果】
【００２４】
本発明によれば、トランスの２次側回路の補助巻線ないしは２次側巻線のタップに現れる信号に基づいて、２次側回路のスイッチング素子をオンおよびオフとすべきタイミングを検知して駆動信号を生成するので、これを実現する２次側回路の制御ＩＣを、電源端子、グランド端子、スイッチング素子の駆動端子、スイッチング素子のオンおよびオフのタイミング検知端子、の４端子からなる簡単な構成で実現することができる。
【００２５】
また、本発明によれば、パルストランスやフォトカプラ等の特別な回路要素を追加することなく、２次側回路のスイッチング素子のオンとオフのタイミング検知を行うことが出来るので、フライバック型電源装置を経済的に製造することが出来る。
【発明を実施するための最良の形態】
【００２６】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の電源装置、および、その制御方法ならびに制御用の半導体装置を詳細に説明する。
【００２７】
図１は、本発明の電源装置の構成を表す第１の実施形態の概略図である。同図に示す電源装置１０は、フライバック型のＡＣ−ＤＣコンバータであり、図１中、左側に示す１次側回路１２と、同右側に示す２次側回路１４とによって構成されている。２次側回路１４は、通常使用される整流ダイオードの代わりに、同期整流方式のスイッチング素子Ｔｒ２のオンオフにより出力電圧の整流が行われる。
【００２８】
本電源装置１０はトランス１６を有する。このトランス１６は、１次側回路１２が有する１次巻線（インダクタ）Ｌ１と、２次側回路１４が有する２次巻線（インダクタ）Ｌ２と、同じく２次側回路１４が有する補助巻線（インダクタ）Ｌ２ａｕｘを有する。当業者には明らかなように、１次巻線Ｌ１に接続する各回路要素は、電気的に２次巻線Ｌ２から絶縁されていなければならない。
【００２９】
電源装置１０は、１次側回路１２のＶｉｎ端子とＰｒｉｍａｒｙ  Ｒｅｔｕｒｎ端子との間に与えられる電力エネルギ（ＡＣ電源）を受け取る。そして、後述する制御を経て、２次側回路１４のＶｏｕｔ端子とグランド端子との間から、これに接続される負荷の大小にかかわらず、その出力電圧（ＤＣ電源）として、Ｖｏｕｔ端子とグランド端子との間の電圧が所望の一定電圧値となるように制御される。
【００３０】
１次巻線Ｌ１の非ドット側端子には１次側の電流をスイッチングするスイッチング素子Ｔｒ１が接続されている。このスイッチング素子Ｔｒ１は、１次側のスイッチング制御回路１８によりスイッチングされ、１次巻線Ｌ１を流れる電流を必要なオン時間とオフ時間をもって制御する。このスイッチング素子として望ましいのは、ＭＯＳ（Metal Oxide Semiconductor）と呼ばれるトランジスタである。
【００３１】
このスイッチング素子Ｔｒ１は、当業者には明らかなように、バイポーラトランジスタやその他のスイッチング素子でも構わない。また、このスイッチング素子を制御するスイッチング制御回路１８は、望ましくは、疑似共振モード用の制御回路である。そしてこの場合は、図１に示すように、共振用のキャパシタＣ１をスイッチング素子Ｔｒ１と並列に接続する。
【００３２】
なお、スイッチング制御回路１８は、電源装置１０を不連続モード制御または臨界モード制御するものであれば、一般的なＰＷＭ（パルス幅変調）制御用装置であっても構わない。スイッチング制御回路１８によるスイッチング素子の制御は公知の方法で行われる。
【００３３】
２次側回路１４には、１次側回路１２とは別の同期整流用のスイッチング素子Ｔｒ２が、２次巻線Ｌ２のドット側端子に接続される。なお、この２次巻線Ｌ２の線巻き方向は、電源装置１０がフライバック型であるため、１次巻線Ｌ１と逆方向である。スイッチング素子Ｔｒ２は、その内部に一般にソースドレイン間電流経路と並列に接続されたボディダイオードＢｄｙＤｉを有する。このスイッチング素子Ｔｒ２のゲート端子には、２次側のスイッチング制御回路２０から駆動信号が与えられ、そのオンおよびオフが制御される。
【００３４】
ここで、本発明の半導体装置（ＩＣ）は、２次側のスイッチング制御回路２０を含むものであり、２次側の制御スイッチング素子Ｔｒ２の動作（オン、オフ）を制御するものである。
【００３５】
電源装置１０は、２次巻線Ｌ２の非ドット側端子とグランド端子間にキャパシタＣ２を有し、Ｖｏｕｔ端子とグランド端子間にリップル除去用のキャパシタＣ３を有する。また出力電圧を安定化させるよう１次側のスイッチング制御回路１８にフィードバックをかけるため、３端子シャントレギュレータＳｈｕｎｔ  Ｒｅｇ．と、フォトカプラＰｈｏｔｏ  Ｃｏｕｐｌｅｒが使用される。フォトカプラＰｈｏｔｏ  Ｃｏｕｐｌｅｒの発光ダイオード２２は、Ｖｏｕｔ端子における出力電圧の高低に応じた電圧を生成する、直列接続された分割抵抗Ｒ１，Ｒ２の内、Ｒ２の両端に接続されている。
【００３６】
３端子シャントレギュレータＳｈｕｎｔ  Ｒｅｇ．は、抵抗Ｒ２とグランドとの間に接続されている。３端子シャントレギュレータＳｈｕｎｔ  Ｒｅｇ．は、Ｖｏｕｔ端子とグランド端子との間に直列に接続された抵抗Ｒ３，Ｒ４の接点の電位を参照電位とし、３端子シャントレギュレータＳｈｕｎｔ  Ｒｅｇ．のカソード端子を一定値にするように働く。上記の構成にすることで、一般に発光ダイオード２２の耐圧以上の電圧であるＶｏｕｔ端子の出力電圧が、発光ダイオード２２の両端に直接印加される事を避けることができる。
【００３７】
なお、３端子シャントレギュレータＳｈｕｎｔ  Ｒｅｇ．のカソード端子と、抵抗Ｒ３，Ｒ４の接点との間に直列に接続されたキャパシタＣ４と抵抗Ｒ５は、Ｖｏｕｔ端子の出力電圧がリップルを含むため、抵抗Ｒ３とＲ４の接点に接続して、この電位を安定化するために用いられる。
【００３８】
フォトカプラＰｈｏｔｏ  Ｃｏｕｐｌｅｒには、発光ダイオード２２に対置する形でフォトトランジスタ２４が設けられており、Ｖｏｕｔ端子の出力電圧の高低に応じて光量の変わる発光ダイオード２２からの発光を受光する。フォトトランジスタ２４の電流経路のインピーダンスは、発光の多寡に応じて変化する。このように、Ｖｏｕｔ端子の出力電圧の高低に応じてフィードバック信号が生成され、さらにこれは既知の接続方法により１次側のスイッチング制御回路１８にフィードバックされる。
【００３９】
なお、フォトカプラＰｈｏｔｏ  Ｃｏｕｐｌｅｒの発光ダイオード２２は２次側回路１４に、一方、フォトトランジスタ２４は１次側回路１２に属しており、互いに電気的には絶縁されている。
【００４０】
本実施形態において、２次側回路１４の補助巻線Ｌ２ａｕｘは、２次側のスイッチング制御回路２０に、スイッチング素子Ｔｒ２をオンおよびオフとすべきタイミングを検出させるための信号と、２次側のスイッチング制御回路２０に対する電源電圧を供給する。補助巻線Ｌ２ａｕｘは２次巻線Ｌ２と同方向すなわち１次巻線Ｌ１と反対方向の線巻き方向である。この補助巻線Ｌ２ａｕｘの非ドット側端子と２次側のスイッチング制御回路２０の信号検知端子ＤＥＴの間には抵抗Ｒ７が接続されている。
【００４１】
また、補助巻線Ｌ２ａｕｘの非ドット側端子と２次側のスイッチング制御回路２０の電源電圧端子Ｖｃｃの間には、ダイオードＤｉ２と抵抗Ｒ２が直列に接続され、Ｖｃｃ端子に正の電圧が供給される。
【００４２】
なお、１次側回路１２から２次側回路１４への電力エネルギ伝達が一時的に途切れても、２次側のスイッチング制御回路２０が、ある一定の期間は正常に動作するように、Ｖｃｃ端子にはキャパシタＣ５がグランド端子との間に接続されている。これにより、Ｖｃｃ端子が、２次側のスイッチング制御回路２０が動作するのに必要な電圧以上の電圧に保たれるようにされている。
【００４３】
次に、本発明の電源装置の制御方法に従って、図１に示す電源装置１０の動作を説明する。
【００４４】
図３（ａ）〜（ｅ）は、図１に示す電源装置の動作を表すタイミングチャートである。本電源装置１０はフライバック方式の場合について説明しているため、まず１次側のスイッチング素子Ｔｒ１がオンとなり、ドレイン電流が増加するとともにトランスが励磁され、電流エネルギがトランスに蓄えられる（図３（ｂ））。１次側のスイッチング素子Ｔｒ１はオンしているため、そのドレイン電圧Ｖｄｓは０Ｖ近辺で推移する（図３（ａ））。このとき、トランス巻線方向が反対方向であるので、２次側のスイッチング素子Ｔｒ２には電流は流れない。
【００４５】
１次側のスイッチング素子Ｔｒ１のオン期間が終わって電流エネルギのトランスへの蓄積が終わると、次は、２次巻線Ｌ２から電流が流れ出す。その電流値は、流れ始めで最大となり、エネルギ放出とともに減少する（図３（ｄ））。この電流経路には、２次側のスイッチング素子Ｔｒ２とこれに並列に内蔵されているボディダイオードＢｄｙＤｉがあるため、電流の流れ始めはまずボディダイオードＢｄｙＤｉを介して電流が流れる。
【００４６】
この状態のままでは、ボディダイオードＢｄｙＤｉの順方向電圧降下と内部抵抗による損失が発生するため、電流の流れ始めからできるだけ早い時期に、２次側のスイッチング素子Ｔｒ２のゲートをオンにする事が必要である。
【００４７】
そのために利用するのが補助巻線Ｌ２ａｕｘである。これに抵抗Ｒ７を介して２次側のスイッチング制御回路２０のＤＥＴ端子が接続されているが、この部分の電圧変化は、２次巻線Ｌ２に電流が流れる間はハイレベルとなり、２次巻線Ｌ２の電流が流れ終わる、すなわち２次巻線Ｌ２からエネルギ放出が終了するとローレベルとなる（図３（ｃ））。そこで、２次側のスイッチング制御回路２０は、このＤＥＴ端子の信号を検知して、２次側のスイッチング素子Ｔｒ２のゲートの駆動信号を生成する（図３（ｅ））。
【００４８】
図２は、２次側のスイッチング制御回路の構成を表すブロック図である。２次側のスイッチング制御回路２０は、ＤＥＴ端子に接続されたオン検知回路２６およびオフ検知回路２８と、そのそれぞれの出力信号がセット端子Ｓとリセット端子Ｒに入力されたＲＳフリップフロップ３０と、その出力が接続され、ＤＲＶ端子から２次側のスイッチング素子Ｔｒ２のゲートの駆動信号を出力するドライバ３２と、Ｖｃｃ端子に接続され、本制御回路２０で使用される電圧を生成する内蔵電圧レギュレータ３４とによって構成されている。
【００４９】
内蔵電圧レギュレータ３４は、この２次側のスイッチング制御回路２０の内部で使用される電源電圧（２次側回路１４の制御スイッチング素子を駆動するドライバ３２の電源電圧を含む）や参照電圧Ｖｏｎ，ｒｅｆおよびＶｏｆｆ，ｒｅｆを生成するために用いられる。ＤＥＴ端子に接続されたオン検知回路２６やオフ検知回路２８がそれぞれ、オンタイミング、オフタイミングを検知してから、端子ＤＲＶにオン信号、オフ信号が出力されるまでの遅延時間は、一般に５０ｎｓｅｃから１０００ｎｓｅｃであるが、好ましくは１００ｎｓｅｃから２００ｎｓｅｃである。
【００５０】
オン検知回路２６は、ヒステリシス付コンパレータ３６と遅延回路３８を有する。コンパレータ３６は、ＤＥＴ端子に入力される信号の電圧が参照電圧Ｖｏｎ，ｒｅｆを上回ったことを検出し、スイッチング素子Ｔｒ２のオンタイミングを検知する。遅延回路３８はコンパレータ３６の後段に設けられており、コンパレータ３６の出力信号（すなわち、端子ＤＲＶから出力される信号の立上り）を遅延時間Ｄｅｌａｙ１（図３（ｅ）参照）だけ遅延して、１次側のスイッチング素子Ｔｒ１のオン期間立下りと、２次側のスイッチング素子Ｔｒ２のオン期間の立上りが重畳して、いわゆるReverse Conduction（逆方向導通）の状態に陥り、本電源装置１０から損失が発生することを回避する。この重畳を回避するために設けられるのが、図３（ｅ）の遅延時間Ｄｅｌａｙ１である。
【００５１】
このオン検知回路２６により図３（ｃ）に示す信号の立上りが検知されると、オン検知回路２６の出力信号により後段のＲＳフリップフロップ３０がセットされ、その出力がドライバ３２により駆動されて、端子ＤＲＶの出力信号がハイレベルとなり、２次側のスイッチング素子Ｔｒ２がオンされる。
【００５２】
一方、オフ検知回路２８は、ヒステリシス付コンパレータ４０と遅延回路４２を有する。コンパレータ４０は、ＤＥＴ端子からの信号の電圧が参照電圧Ｖｏｆｆ，ｒｅｆを下回ったことを検出し、スイッチング素子Ｔｒ２のオフタイミングを検知する。遅延回路４２はコンパレータ４０の後段に設けられており、オン検知回路２６の場合と同様に、コンパレータ４０の出力信号（すなわち、端子ＤＲＶから出力される信号の立下り）を遅延時間Ｄｅｌａｙ２（図３（ｅ）参照）だけ遅延して、２次側のスイッチング素子Ｔｒ２のオン期間最後の立下りと、１次側のスイッチング素子Ｔｒ１のオン期間立上りが重畳せず、かつ、２次側回路からのエネルギ放出が十分行われるようなオン期間を確保するように、オフタイミングが調整される。これがすなわち、図３（ｅ）に示す、デッドタイムＤｅａｄ  Ｔｉｍｅと遅延時間Ｄｅｌａｙ２の期間を設けるということである。デッドタイムＤｅａｄ  Ｔｉｍｅを設けることは、２次側回路１４の「短絡現象」を回避するために特に必須である。
【００５３】
このオフ検知回路２８により図３（ｃ）に示す信号の立下りが検知されると、オフ検知回路２８の出力信号によりＲＳフリップフロップ３０がリセットされ、その出力がドライバ３２により駆動されて、端子ＤＲＶの出力信号がローレベルとなり、２次側のスイッチング素子Ｔｒ２がオフされる。
【００５４】
例えば、上記実施形態の電源装置１０により、２次側回路１４が同期整流方式で制御されるフライバック型電源装置の２次側制御が可能になる。そして２次側出力の整流は、その順方向電圧により損失の発生するダイオードの代わりに、オン抵抗の低いスイッチング素子Ｔｒ２が用いられて行われるため、損失を最小限にした、電源装置を構成することができる。
【００５５】
なお、図２に示した実施形態において、２次側のスイッチング制御用半導体装置（２次側のスイッチング制御回路２０）の回路構成では、参照電圧Ｖｏｎ，ｒｅｆおよびＶｏｆｆ，ｒｅｆは当該２次側スイッチング制御用半導体装置の外部の回路構成によらず、容易に変更することが可能である。また、２次側制御スイッチング素子Ｔｒ２を駆動するドライバ３２へ供給される２次側スイッチング素子Ｔｒ２の駆動電圧も、２次側制御スイッチング素子Ｔｒ２のトランジスタ特性に合わせて変更調整することが容易である。
【００５６】
図４は、本発明の電源装置の構成を表す第２の実施形態の概略図である。同図に示す電源装置では、２次側のスイッチング制御回路２０の電源端子Ｖｃｃが、直列に接続されたダイオードＤｉ２と抵抗Ｒ６を介して２次巻線Ｌ２の非ドット側端子に接続され、ここから電源供給を受ける。２次側のスイッチング制御回路２０をこのような構成の電源装置で使用することも可能である。
【００５７】
なお、図５および図６に、第３および第４の実施形態として、上記第１および第２の実施形態の変形例を示す。これらの例では、それぞれ、図１および図２に示す例のトランス１６の２次側の補助巻線（図１、図４のＬ２ａｕｘ）の代わりに、２次巻線Ｌ２の途中からタップを取り出し、ここに、ダイオードＤｉ２や抵抗Ｒ６，Ｒ７を介して２次側のスイッチング制御回路２０の電源端子Ｖｃｃと検知端子ＤＥＴを接続している。この構成であっても、第１および第２の実施形態で述べた電源動作は本質的には変わらない。
【００５８】
なお、本発明による、フライバック型電源装置の２次側スイッチング制御用半導体装置とその制御方法は、当業者が容易に理解できる通り、いわゆる、不連続モード電源と、臨界モード電源に好適なものである。すなわち、２次側の補助巻線Ｌ２ａｕｘに現れる電圧を直接検知して２次側の制御スイッチング素子Ｔｒ２の制御を行うため、１次側のスイッチング制御の周波数が変化しても、効率を落とさず、かつ、短絡現象を起こさずに、オンタイミングとオフタイミングを決定することができる。
【００５９】
続いて、図７は、本発明の電源装置の構成を表す第５の実施形態の概略図である。同図に示す電源装置は、図１に示す３端子シャントレギュレータＳｈｕｎｔ  Ｒｅｇ．を、２次側のスイッチング制御回路２１に内蔵した例である。この場合、そのスイッチング制御回路２１は、３端子シャントレギュレータＳｈｕｎｔ  Ｒｅｇ．のカソード端子ＣＡＴＨと参照電圧検知端子ＲＥＦの２端子を除いたグランド端子（アノード端子）を元々の制御用半導体装置のグランド端子と共用することにより、６端子で構成することが可能である。２次側のスイッチング制御回路２１がこのような形で６端子のものとなっても、本特許の範囲内である。
【００６０】
また、図８は、図２の２次側のスイッチング制御回路（２次側スイッチング制御用半導体装置）の変形例の構成を表すブロック図である。図２のオフ検知回路２８との違いは、図８のオフ検知回路４４では、ＤＥＴ端子からの信号が微分回路４６に入力され、ここで微分された波形が、コンパレータ４０に入り参照電圧Ｖｏｆｆ，ｒｅｆと比較されて、この参照電圧Ｖｏｆｆ，ｒｅｆを上回ったところで、２次側の制御スイッチング素子Ｔｒ２のオフタイミングであると検知するという点である。
【００６１】
図９は、図２の２次側のスイッチング制御回路の別の変形例の構成を表すブロック図である。図２の２次側スイッチング制御回路２０との違いは、さらに、周波数検出回路４８を備えている点である。この周波数検出回路４８により、オン検知回路２６のコンパレータ３６およびオフ検知回路２８のコンパレータ４０の出力信号の少なくとも一方に基づいて、オンタイミングあるいはオフタイミングの周期を計測して本ＡＣ−ＤＣコンバータの発振周波数を計算し、負荷変動に伴う発振周波数の変化からＤＥＴ端子の電圧波形の変動を見込んで、発振周波数が変動しても、適切なタイミングで駆動できるように、図３に示した遅延時間Ｄｅｌａｙ１あるいはＤｅｌａｙ２を調整（変更）する機能を実現することが可能である。また、図９のＶｏｎ，ｒｅｆやＶｏｆｆ，ｒｅｆの参照電圧を調整することによっても、遅延時間Ｄｅｌａｙ１あるいはＤｅｌａｙ２を調整（変更）することが可能である。この実施形態によれば、負荷変動があっても、ＡＣ−ＤＣコンバータの変換効率をより高くするための、２次側制御スイッチング素子Ｔｒ２の駆動波形を生成することが可能となる。
【００６２】
なお、本発明は、２次側回路が同期整流方式のスイッチング素子を用いて出力電圧の整流を行うフライバック型電源装置であればよく、その具体的な回路構成は図示例のものに限定されない。また、本発明の半導体装置は、２次側のスイッチング制御回路を含むものであればよく、その具体的な回路構成は図示例のものに限定されないが、その端子数は最少４端子で構成できるものである。
【００６３】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
また、上記実施形態においては、フライバック型の電源装置の動作を制御する半導体装置について説明したが、本発明はこれに限定されず、フォワード型の電源装置の動作を制御する半導体装置についても適用される。
【図面の簡単な説明】
【００６４】
【図１】本発明の電源装置の構成を表す第１の実施形態の概略図である。
【図２】図１に示す２次側のスイッチング制御回路の構成を表す概略図である。
【図３】（ａ）〜（ｅ）は、図１に示す電源装置の動作を表すタイミングチャートである。
【図４】本発明の電源装置の構成を表す第２の実施形態の概略図である。
【図５】本発明の電源装置の構成を表す第３の実施形態の概略図である。
【図６】本発明の電源装置の構成を表す第４の実施形態の概略図である。
【図７】本発明の電源装置の構成を表す第５の実施形態の概略図である。
【図８】２次側のスイッチング制御回路の変形例を表すブロック図である。
【図９】２次側のスイッチング制御回路の変形例を表す別のブロック図である。
【符号の説明】
【００６５】
１０  電源装置
１２  １次側回路
１４  ２次側回路
１６  トランス
１８  １次側のスイッチング制御回路
２０，２１  ２次側のスイッチング制御回路
２２  発光ダイオード
２４  フォトトランジスタ
２６  オン検知回路
２８，４４  オフ検知回路
３０  ＲＳフリップフロップ
３２  ドライバ
３４  内蔵電圧レギュレータ
３６，４０  コンパレータ
３８，４２  遅延回路
４６  微分回路
４８  周波数検出回路
Ｌ１  １次巻線
Ｌ２  ２次巻線
Ｌ２ａｕｘ  補助巻線
Ｔｒ１  １次側のスイッチング素子
Ｔｒ２  ２次側のスイッチング素子
ＢｄｙＤｉ  ボディダイオード
Ｓｈｕｎｔ  Ｒｅｇ．  ３端子シャントレギュレータ
Ｐｈｏｔｏ  Ｃｏｕｐｌｅｒ  フォトカプラ
Ｒ１〜Ｒ７  抵抗
Ｃ１〜Ｃ５  キャパシタ
Ｖｏｎ，ｒｅｆ，Ｖｏｆｆ，ｒｅｆ  参照電圧
Ｄｅｌａｙ１，Ｄｅｌａｙ２  遅延時間
Ｄｅａｄ  Ｔｉｍｅ  デッドタイム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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