(57)【要約】【課題】メモリウィンドウを拡大することで信頼性が向上したメモリ素子を提供することを課題とする。【解決手段】支持基板上に設けられた半導体層と、半導体層内に設けられたチャネル領域と、チャネル領域の両側に設けられ、半導体層内に位置する第１の導電型の２つの拡散層領域と、チャネル領域の上に設けられた電荷蓄積機能を有する第１のゲート絶縁膜と、第１のゲート絶縁膜の上に設けられた第１のゲート電極とを備え、更に、チャネル領域のチャネル幅方向の端部に隣接し、チャネル領域外の半導体層の上に設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜の上に設けられ、第１のゲート電極と電気的に絶縁された第２のゲート電極とを備えていることを特徴とするメモリ素子により上記課題を解決する。【選択図】図１
2009302310.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に設けられた半導体層と、
前記半導体層内に設けられたチャネル領域と、
前記チャネル領域の両側に設けられ、前記半導体層内に位置する第１の導電型の２つの拡散層領域と、
前記チャネル領域の上に設けられた電荷蓄積機能を有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１のゲート電極とを備え、
更に、前記チャネル領域のチャネル幅方向の端部に隣接し、前記チャネル領域外の半導体層の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に設けられ、前記第１のゲート電極と電気的に絶縁された第２のゲート電極とを備えていることを特徴とするメモリ素子。
【請求項２】
前記半導体層が、第２導電型のボディコンタクト領域を更に有する請求項１に記載のメモリ素子。
【請求項３】
前記ボディコンタクト領域が、前記第２のゲート電極とオーバーラップしている請求項２に記載のメモリ素子。
【請求項４】
前記第２のゲート電極が、前記チャネル領域のチャネル幅方向の両方の端に隣接し、前記チャネル領域外の半導体層の上に一対設けられている請求項１〜３のいずれか１つに記載のメモリ素子。
【請求項５】
前記支持基板が、ガラス基板又は樹脂基板である請求項１〜４のいずれか１つに記載のメモリ素子
【請求項６】
前記第１の導電型が、ｐ型である請求項１〜５のいずれか１つに記載のメモリ素子。
【請求項７】
前記第２のゲート電極が、第２の導電型の半導体よりなる請求項２〜６のいずれか１つに記載のメモリ素子。
【請求項８】
請求項１〜７のいずれか１つに記載のメモリ素子とトランジスタとを含み、前記トランジスタが、前記メモリ素子を構成する支持基板上に形成され、かつゲート電極及びゲート絶縁膜を有し、前記ゲート電極が、前記第２のゲート電極と同一の材料から構成され、前記ゲート絶縁膜が、前記第２のゲート絶縁膜と同一の材料から構成されていることを特徴とする半導体記憶装置。
【請求項９】
請求項２〜７のいずれか１つに記載のメモリ素子の動作方法であって、前記動作が、前記第１のゲート絶縁膜に電荷を注入する動作であり、
前記ボディコンタクト領域の電位が、前記２つの拡散層領域の電位と、前記第１のゲート電極の電位との、間の電位となるように、前記２つの拡散層領域と前記ボディコンタクト領域と前記第１のゲート電極とに電圧を印加すること、
及び、前記第２のゲート電極の電位が、第１のゲート電極と同じ電位となるように前記第２のゲート電極に電圧を印加するか、あるいは前記第２のゲート電極に電圧を印加せずフローティングとすること
により前記動作を行うことを特徴とするメモリ素子の動作方法。
【請求項１０】
上記請求項１〜７のいずれか１つに記載のメモリ素子の動作方法であって、前記動作が、前記２つの拡散層領域間に電流を流す動作であり、
前記２つの拡散層領域間に電位差が生じるように前記２つの拡散層領域のそれぞれに電圧を印加すること、
及び、前記２つの拡散層領域のうち、電位が高い方の拡散層領域の電位に対して、前記第１のゲート電極の電位が低く、かつ前記第２のゲート電極の電位が高くなるように、前記第１のゲート電極と前記第２のゲート電極とに電圧を印加すること
により前記動作を行うことを特徴とするメモリ素子の動作方法。
【請求項１１】
上記請求項１〜７のいずれか１つに記載のメモリ素子の動作方法であって、前記動作が、前記２つの拡散層領域間に電流を流す動作であり、
前記２つの拡散層領域間に電位差が生じるように前記２つの拡散層領域のそれぞれに電圧を印加すること、
及び、前記２つの拡散層領域のうち、電位が低い方の拡散層領域の電位に対して、前記第１のゲート電極の電位が高く、かつ前記第２のゲート電極の電位が低くなるように、前記第１のゲート電極と前記第２のゲート電極とに電圧を印加すること
により前記動作を行うことを特徴とするメモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子、半導体記憶装置及びその動作方法に関する。更に詳しくは、本発明は、ＳＯＩ（シリコン・オン・インシュレータ）基板上、あるいは層間絶縁膜上や、ガラス基板や樹脂基板等の絶縁基板上に形成されるメモリ素子、半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
絶縁体上に形成される従来の半導体記憶装置として、例えば、特開平４−３１３２７４号公報（特許文献１）に記載の装置が知られている。図１２は、上記公報に記載された装置（メモリ素子）の一形態の概略断面図である。図１２では、絶縁基板９００の上に半導体層９０１が設けられており、その上にメモリ膜及びゲート電極９０５が形成されている。メモリ膜は、例えば、図１２に示したように、シリコン酸化膜のような第一の絶縁膜９０２、シリコン窒化膜のような電荷蓄積膜９０３、シリコン酸化膜のような第二の絶縁膜９０４からなる３層構造をとる。また、３層構造以外に、第一の絶縁膜と電荷蓄積膜との２層構造もある。更に、ゲート電極９０５の両側の半導体層９０１には、ｎ型にドープされたソース領域９０６とドレイン領域９０７が形成されている。また必要に応じ、メモリ素子に隣接して、ＴＦＴからなる選択トランジスタが適宜設けられる（図示略）。
【０００３】
このメモリ素子への書き込みは、次にように行われる。即ち、ゲート電極９０５とドレイン領域９０７に正の高電圧を印加し、ソース領域９０６とドレイン領域９０７間に電流を流して電子（ホットエレクトロン）を発生させる。発生した電子を電荷蓄積膜９０３へ注入することで書き込みが行われる。
このメモリ素子の読出しは、次のように行われる。即ち、電荷蓄積膜９０３に電子が蓄積された状態で、ゲート電極９０５とドレイン領域９０７へ読出し電圧を印加すると、ソース領域９０６とドレイン領域９０７間に流れる読出し電流は、電荷蓄積膜９０３中の電子のポテンシャルの影響により、電子が無い場合に比較して、小さくなる。つまり、電荷蓄積膜９０３の蓄積電荷状態が読み出し電流を増減させるので、電流の増減を利用して読出しが可能となる。
【０００４】
また、このメモリ素子の消去は、次のように行われる。即ち、ゲート電極９０５に高い負の消去電圧を印加することで、ＦＮトンネリングによって電荷蓄積膜９０３へホールを注入する。注入されたホールは、蓄積された電子を消滅させるので、その結果、情報が消去される。
しかし、上記半導体記憶装置の半導体層（ボディ）９０１は、フローティング状態であるため、電位の制御性が悪い。その結果、半導体記憶装置には、動作バラツキや誤動作が生じる恐れがあった。そこで、動作バラツキや誤動作を改善するために、特開平８−１７２１９９号公報（特許文献２）に記載されているような、ボディコンタクト領域を有した半導体記憶装置が提案されている。この装置の概略断面図を図１３に示す。
【０００５】
この半導体記憶装置では、ソース領域９０６とドレイン領域９０７の少なくとも一方において半導体層９０１が厚くなっている（図１３ではドレイン領域側）。また、半導体層９０１は、メモリ素子が形成された領域とは別の領域に、半導体層と同じ導電型の不純物が高濃度ドープされたボディコンタクト領域９０９を有している。ソース領域９０６又はドレイン領域９０７と、ボディコンタクト領域９０９とは、素子分離用のフィールド酸化膜９１７によって分離されている。半導体層９０１の電位は、フィールド酸化膜９１７下の半導体層９０１を介して、ボディコンタクト領域９０９により制御される。図１３中、９０８はチャネル領域である。
【０００６】
【特許文献１】特開平４−３１３２７４号公報
【特許文献２】特開平８−１７２１９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１３の半導体記憶装置は、チャネル領域９０８内で半導体層９０１の膜厚を変化させた複雑な構造を有している。従って、製造の際に装置間で構造そのものがばらつきやすく、構造ばらつきに起因する特性ばらつきが問題となる。即ち、図１３の装置中のゲート電極９０５は、半導体層９０１表面に対し、フォトリソグラフィ及びエッチングによって傾斜部を設けてから、材料膜の堆積、フォトリソグラフィ及びエッチングによって形成されている。そのため、傾斜部とゲート電極９０５との位置関係が、フォトリソグラフィの目合せズレによって変化することになる。例えば、図１３の構造の場合、ゲート電極９０５が相対的に紙面左寄りに形成された場合には、チャネル領域９０８を構成する半導体層９０１に厚い部分が多くなり、逆にゲート電極９０５が相対的に紙面右寄りに形成された場合には、チャネル領域９０８を構成する半導体層９０１に薄い部分が多くなる。このように、フォトリソグラフィの目合せズレによって、チャネル領域９０８を構成する半導体層の膜厚が変動することになり、この変動は装置の特性に影響を与える。つまり、フォトリソグラフィの目合せズレが装置の特性をばらつかせるという問題がある。
【０００８】
また、チャネル領域９０８内で半導体層９０１の膜厚を変化させた構造では、加工時にチャネル領域９０８の表面がエッチング雰囲気に曝されることになり、ダメージを受ける。このダメージを受けた装置は、特性が劣化する。つまり、ダメージの多寡が特性ばらつきの原因となる。
また更には、傾斜部の形状のばらつきも特性ばらつきの原因になる。
【０００９】
本発明は、以上のような問題に加えて、書込み状態と消去状態の差（メモリウィンドウ）が大きく、信頼性の高いメモリ素子を提供することを課題とする。更に、本発明は、特殊なプロセスを用いることなく、低コストで簡単に製造可能な半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
かくして本発明によれば、支持基板上に設けられた半導体層と、
前記半導体層内に設けられたチャネル領域と、
前記チャネル領域の両側に設けられ、前記半導体層内に位置する第１の導電型の２つの拡散層領域と、
前記チャネル領域の上に設けられた電荷蓄積機能を有する第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１のゲート電極とを備え、
更に、前記チャネル領域のチャネル幅方向の端部に隣接し、前記チャネル領域外の半導体層の上に設けられた第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の上に設けられ、前記第１のゲート電極と電気的に絶縁された第２のゲート電極とを備えていることを特徴とするメモリ素子が提供される。
【００１１】
また、本発明によれば、上記メモリ素子とトランジスタとを含み、前記トランジスタが、前記メモリ素子を構成する支持基板上に形成され、かつゲート電極及びゲート絶縁膜を有し、前記ゲート電極が、前記第２のゲート電極と同一の材料から構成され、前記ゲート絶縁膜が、前記第２のゲート絶縁膜と同一の材料から構成されていることを特徴とする半導体記憶装置が提供される。
更に、本発明によれば、上記メモリ素子の動作方法であって、前記動作が、前記第１のゲート絶縁膜に電荷を注入する動作であり、
前記ボディコンタクト領域の電位が、前記２つの拡散層領域の電位と、前記第１のゲート電極の電位との、間の電位となるように、前記２つの拡散層領域と前記ボディコンタクト領域と前記第１のゲート電極とに電圧を印加すること、
及び、前記第２のゲート電極の電位が、第１のゲート電極と同じ電位となるように前記第２のゲート電極に電圧を印加するか、あるいは前記第２のゲート電極に電圧を印加せずフローティングとすること
により前記動作を行うことを特徴とするメモリ素子の動作方法が提供される。
【００１２】
また、本発明によれば、上記メモリ素子の動作方法であって、前記動作が、前記２つの拡散層領域間に電流を流す動作であり、
前記２つの拡散層領域間に電位差が生じるように２つの拡散層領域のそれぞれに電圧を印加すること
及び、前記２つの拡散層領域のうち、電位が高い方の拡散層領域の電位に対して、前記第１のゲート電極の電位が低く、かつ前記第２のゲート電極の電位が高くなるように、前記第１のゲート電極と前記第２のゲート電極とに電圧を印加すること
により前記動作を行うことを特徴とするメモリ素子の動作方法が提供される。
【００１３】
また、本発明によれば、上記メモリ素子の動作方法であって、前記動作が、前記２つの拡散層領域間に電流を流す動作であり、
前記２つの拡散層領域間に電位差が生じるように前記２つの拡散層領域のそれぞれに電圧を印加すること
及び、前記２つの拡散層領域のうち、電位が低い方の拡散層領域の電位に対して、前記第１のゲート電極の電位が高く、かつ前記第２のゲート電極の電位が低くなるように、前記第１のゲート電極と前記第２のゲート電極とに電圧を印加すること
により前記動作を行うことを特徴とするメモリ素子の動作方法が提供される。
【発明の効果】
【００１４】
本発明のメモリ素子によれば、メモリウィンドウを拡大できるので、メモリ素子の信頼性を向上できる。これは以下の理由による。
即ち、メモリ素子では、記憶状態は、第１のゲート絶縁膜中の保持電荷の多寡に関連づけられる。また、保持電荷の多寡が読出し電流の多寡に反映されるので、読出し電流の多寡で記憶情報の有無を判別する。つまり、記憶情報の有無が、読出し電流の大小によって判別されることになるので、読出し電流の大きい状態と小さい状態の差が顕著であるほど、メモリウィンドウが大きく安定したメモリ素子となる。本発明のメモリ素子は、チャネル領域の端部における回り込み電流を第２のゲート電極の電界によって抑えることができる。特に、読出し電流が小さい状態における回り込み電流を抑えることで、メモリウィンドウを拡大できる。この拡大によって、メモリ素子の信頼性を向上できる。
【００１５】
半導体層が、第２導電型のボディコンタクト領域を更に有する場合、
動作時に発生する余剰キャリアを、ボディからボディコンタクト領域へ速やかに排出できるので、ボディ電位を安定化し、動作バラツキや誤動作を防止できる。また、第１のゲート電極と拡散層領域への電圧印加により、ゲート電極下の半導体層を強度に電界がかかった空乏状態とした場合、半導体層内にホットキャリアが生成されるが、ボディコンタクト領域を有することにより、余剰のキャリアをボディコンタクト領域から排出できる。これにより、ゲート電極下の半導体層内の電位が安定に保たれ、連続してホットキャリアを生成できるため、このホットキャリア生成を用いた電荷注入を利用した、高速なメモリ書込み又は消去を行うことができる。
【００１６】
ボディコンタクト領域が、第２のゲート電極とオーバーラップしている場合、消去動作を行う際に、第２のゲート電極の電位を、下層の半導体層をキャリアを蓄積させるような電位とすることにより、ボディコンタクト領域から第２のゲート電極下の半導体層へキャリアが流れ込んで蓄積層を形成できる。この蓄積層の形成により、キャリアが発生する位置からボディコンタクト領域に到るまでの低抵抗な電流経路ができる。従って、安定した高速な消去が可能となる。また、蓄積層の形成により、ボディコンタクト領域の電位をチャネル領域の近傍にまで伝えることができると共に、特に効果的にボディ電位を制御できるので、動作安定性を高めることができる。
【００１７】
第２のゲート電極が、チャネル領域のチャネル幅方向の両方の端に隣接し、チャネル領域外の半導体層の上に一対設けられている場合、以下の効果を奏する。即ち、第２のゲート電極に挟まれた領域がチャネル領域となっており、チャネル幅が第２のゲート電極の間隔によって規定されることになる。よって、チャネル幅が、製造工程におけるフォトリソグラフィのアライメントずれの影響をうけることなく、第２のゲート電極の設計配置によって決定できる。その結果、素子間の特性バラツキを防止できる。
【００１８】
支持基板に、安価なガラス基板又は樹脂基板を使用すれば、製造コストを低くできる。また、これら基板は断熱性が高いため、情報記憶のための電荷注入動作の際に両拡散層領域間に電流を流すと、発生するジュール熱によってメモリ素子の温度を上げることができる。この温度上昇のアシストによって高速な電荷注入が可能となる。
【００１９】
第１の導電型が、ｐ型である場合、次の効果を奏する。この場合、拡散層領域がｐ型となり、メモリ素子はｐ型となる。ｐ型のメモリ素子では、例えば、ガラス基板や樹脂基板を使用するような比較的低温のプロセスで製造しても、動作時のダメージが少なく、より安定したメモリ特性が得られる。
第２のゲート電極が、第２の導電型の半導体よりなる場合、以下の効果を奏する。即ち、この場合、第２のゲート電極とボディコンタクト領域とが同じ導電型となるため、第２のゲート電極下部の半導体層が電荷を蓄積状態にしやすい方向に第２のゲート電極のポテンシャルが働く。従って、第２のゲート電極への印加電圧をより低くすることができ、電圧供給回路を簡略化できる。
【００２０】
本発明の半導体記憶装置によれば、メモリ素子の第２のゲート電極及び第２のゲート絶縁膜と、トランジスタのゲート電極及びゲート絶縁膜を、同時に形成できる。そのため、トランジスタとメモリ素子を同一基板上に混載した半導体記憶装置を、大幅に製造工程を増やすことなく容易に製造できる。
【００２１】
本発明のメモリ素子の動作方法は、動作が、（１）第１のゲート絶縁膜に電荷を注入する動作と、（２）２つの拡散層領域間に電流を流す動作の２方法からなる。
（１）の方法では、
ボディコンタクト領域の電位が、２つの拡散層領域の電位と第１のゲート電極の電位との間の電位となるように、２つの拡散層領域とボディコンタクト領域と第１のゲート電極とに電圧を印加し、
第２のゲート電極の電位が、第１のゲート電極と同じ電位となるように第２のゲート電極に電圧を印加するか、あるいは第２のゲート電極に電圧を印加せずフローティングとすること
により動作を行う。
【００２２】
この方法は、読出し電流が大となる状態をもたらすための電荷注入動作に好適に使用できる。また、この方法では、第１のゲート電極と拡散層領域のポテンシャルによって、第１のゲート電極下の半導体層の空乏層へ電界をかけることで、高いエネルギーのキャリアを発生できる。発生したキャリアを用いた電荷注入法は、ＦＮトンネリングを用いた電荷注入よりも、低電圧で高速な電荷注入が可能である。
【００２３】
ここで、発生するキャリアの余剰分をボディコンタクト領域から速やかに排出し、チャネル領域の電位を安定させて効果的なキャリアの発生及び注入を行うためには、第２のゲート電極が、下層の半導体層が蓄積状態になるような電位となっていればよい。例えば、第２のゲート電極へ、第１のゲート電極と同じ電位となる電圧を印加すれば、これを実現できる。更に両電極の電源を共通化できるので動作回路を簡略化できる。あるいは、第２のゲート電極に直接電位を与えずフローティング状態とした場合、第１のゲート電極と第２のゲート電極の容量カップリングにより、第２のゲート電極の電位は、第１のゲート電極の電位に引きずられる。その結果、第２のゲート電極下の半導体層は蓄積状態となる。この場合、第２のゲート電極に電圧を印加する必要がなく、動作回路を簡略化できる。
【００２４】
（２）の方法では、
（ａ）２つの拡散層領域間に電位差が生じるように２つの拡散層領域のそれぞれに電圧を印加すること
及び、２つの拡散層領域のうち、電位が高い方の拡散層領域の電位に対して、第１のゲート電極の電位が低く、かつ第２のゲート電極の電位が高くなるように、第１のゲート電極と第２のゲート電極とに電圧を印加すること
により動作を行う
あるいは、
（ｂ）２つの拡散層領域間に電位差が生じるように２つの拡散層領域のそれぞれに電圧を印加すること
及び、２つの拡散層領域のうち、電位が低い方の拡散層領域の電位に対して、第１のゲート電極の電位が高く、かつ第２のゲート電極の電位が低くなるように、第１のゲート電極と第２のゲート電極とに電圧を印加すること
により動作を行う。
【００２５】
この方法は、情報記憶状態の読出し動作、あるいは、情報記憶状態のうち読出し電流が小となる状態をもたらすための電荷注入動作に好適に使用できる。この方法では、第２のゲート電極の電位により、第２のゲート電極下の半導体層を蓄積状態とできる。その結果、第２のゲート電極下の半導体層を介して拡散層領域間に流れる電流を抑制できるので、消費電力の増大を防止できる。また特に読出し動作においては、チャネル幅方向におけるチャネル端部の回りこみ電流を第２のゲート電極のポテンシャルによって抑制できるため、情報記憶状態のうち読出し電流が小となる状態における読出し電流を効果的に抑え、読出し電流が大となる状態との電流の比率を大きなものとできる。これにより、回路読出しによる情報識別が容易で信頼性の高いメモリ素子が得られる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を図示の形態により詳細に説明する。以下では、主にｐ型のメモリ素子及び半導体記憶装置（まとめて、デバイスともいう）について説明するが、本発明はｎ型デバイスにも適用可能である。ｎ型デバイスは、以下の説明において、その構成を不純物の導電型をｐ型デバイスの逆導電型とし、その動作方法における印加電圧を逆バイアスとすればよい。ただし、以下に述べるように、ガラス基板等の耐熱性の低い基板を用いる場合には、製造の際に低温のプロセスを用いることになる。このような場合には、ｎ型デバイスよりもｐ型デバイスが、書込み及び消去の繰り返し安定性、より高い信頼性の観点から、好ましい。
【００２７】
また、ｐ型デバイスの場合、電荷蓄積膜にホールが蓄積された状態、ｎ型デバイスの場合、電子が蓄積された状態を書き込み状態と定義する。消去状態とは、電子ないしホールがほとんど蓄積されていない状態か、電子とホールが同程度蓄積され電気的に中和されている状態か、あるいは書き込み状態とは逆タイプのキャリア（ｐ型デバイスの場合は電子、ｎ型デバイスの場合はホール）が主に蓄積されている状態を指すこととする。もちろん上記書き込み状態を消去状態とし、上記消去状態を書き込み状態としてもよい。
【００２８】
（実施形態１）
（メモリ素子の構造）
まず、図１及び図２（ａ）〜（ｃ）を用いて、実施形態１を説明する。
図１は、実施形態１のメモリ素子（以下、単に素子ともいう）の概略平面図であり、図２（ａ）は図１のＡ−Ａ’線の概略断面図、図２（ｂ）は図１のＢ−Ｂ’線の概略断面図、図２（ｃ）は図１のＣ−Ｃ’線の概略断面図である。
【００２９】
支持基板１０１上に薄いｎ型の半導体層１１９が設けられ、半導体層１１９内には、ｐ型の導電型を有する拡散層領域１１２と１１３が設けられている（図１では支持基板１０１の図示略）。拡散層領域以外の半導体層１１９はボディ領域１１１をなし、特に拡散層領域１１２と１１３とに挟まれたボディ領域１１１の表面は、デバイス動作時にドライブ電流が流れるチャネル領域１１０となっている。チャネル領域１１０の上には、電荷保持能力を有する第１のゲート絶縁膜１４９を介して、第１のゲート電極１３１が存在する。
【００３０】
また、チャネル領域１１０に対し、チャネル幅方向（図２（ｂ）及び（ｃ）において、紙面左右方向）に隣接した部位のボディ領域１１１の上には、第２のゲート絶縁膜１４０を介し、第２のゲート電極１３０が設けられている。第１のゲート絶縁膜１４９が電荷蓄積能力を有するのに対し、この第２のゲート絶縁膜１４０は電荷蓄積能力が乏しい材料によって形成される。第１のゲート電極１３１はこの第２のゲート１３０上にまで延在しており、第１のゲート電極１３１と第２のゲート電極１３０は、互いに絶縁された構造となっている。参照番号１１５は第２のゲート電極１３０下の半導体層を意味する。
図２（ｃ）のように、第１のゲート絶縁膜１４９がそのまま第２のゲート電極１３０上に伸び、これが第１のゲート電極１３１と第２のゲート電極１３０とを絶縁するような構造をとってもよい。
【００３１】
実施形態１では、チャネル領域の端部において、第１のゲート電極１３１を第２のゲート電極１３０上に乗り上げるようにレイアウトしている。このレイアウトでは、第１のゲート電極１３１加工の際のリソグラフィ工程における目合わせズレをある程度許容できる。そのため、第２のゲート電極１３０がチャネル領域の端部に設置された構造を安定して得ることができる。
第２のゲート電極１３０に対し、拡散層領域１１２及び／又は拡散層領域１１３とは反対側の半導体層１１９内には、ｎ型の導電型を有するボディコンタクト領域１１４を形成できる。図１では、拡散層領域１１２及び１１３の両側にボディコンタクト領域１１４が形成されている。
なお、半導体層１１９の外側には必要に応じて適宜、素子分離絶縁体を設置してもよい。また、素子分離絶縁体を設置する代わりに、半導体層１１９を島状に分断することのみによって素子間を分離してもよい。
【００３２】
これらの構造の上に適宜、層間絶縁膜を設け、更に、第１のゲート電極１３１、第２のゲート電極１３０、拡散層領域１１２と１１３、ボディコンタクト領域１１４に対し、それぞれ電圧を印加するためのコンタクトプラグを設けてもよく、更にコンタクトプラグに接続する上部配線を設けてもよい（図示略）。
上記において、支持基板１０１としては、半導体基板上に絶縁膜を形成したもの（例えば基板上にデバイスを形成した後、その上に形成する層間絶縁膜）や、ガラス等の絶縁体からなる基板を用いることができる。特にガラス基板や樹脂基板等の廉価な絶縁体基板を用いる場合には、製造コストを下げられるメリットがある。
【００３３】
半導体層１１９は、その材料として、アモルファス、多結晶、単結晶のシリコン、シリコンゲルマニウム等の半導体を使用できる。半導体層は、素子の性能の観点から結晶性が高いことが好ましく、製造コストの観点からは結晶性が低いことが好ましい。支持基板１０１としてガラス基板を用いた場合、その表面にアモルファス半導体層を形成した後、この層をレーザーアニールして結晶化することで、素子の性能の観点から本発明に適した半導体層１１９を安価に形成できる。この方法で半導体層を形成する場合、素子の導電型がｐ型であれば、より良好なメモリ特性を得ることができるので特に好ましい。
また、半導体層１１９は、ＳＯＩ（シリコン・オン・インシュレータ）基板を使用し、その表面を適宜素子分離加工して、得ることも可能である。この場合は、ｎ型素子であっても良好なメモリ特性が得られる。
【００３４】
電荷蓄積能力を有する第１のゲート絶縁膜１４９は、シリコン窒化膜等の単層からなっていてもよく、ボトム絶縁膜１４１、電荷蓄積絶縁膜１４２、トップ絶縁膜１４３の積層構造よりなっていてもよい。この内、特に好ましい。積層構造には、電荷蓄積絶縁膜１４２中に保持された電荷が外部に流出することを、ボトム絶縁膜１４１とトップ絶縁膜１４３が阻害するため、電荷の保持特性が向上する利点がある。ボトム絶縁膜１４１及びトップ絶縁膜１４３としては、比較的電荷トラップ準位が少なく、電荷に対するエネルギー障壁の高い材質が好ましい。例えば、シリコン酸化膜が挙げられる。電荷蓄積絶縁膜１４２としては、シリコン窒化膜のような電荷トラップ準位を有する絶縁膜、シリコン酸化膜のような絶縁膜中に半導体や金属の微粒子を含む膜等が挙げられる。
【００３５】
電荷蓄積能力を有する第１のゲート絶縁膜１４９の構成は、半導体記憶装置の仕様によって適切に決定すればよい。例えば、上記のような積層構造にする場合、ボトム絶縁膜１４１の膜厚は２〜２０ｎｍ程度、電荷蓄積絶縁膜１４２の膜厚は２〜５０ｎｍ、トップ絶縁膜１４３の膜厚は２〜５０ｎｍ程度の範囲で設定することが好ましい。これらの膜は薄い方が、書込み又は消去を低電圧で行うことができるので、素子を低消費電力化できる。しかし、これらの膜が薄すぎると、蓄積電荷の外部への流出や、読出し動作時に誤書き込みや誤消去（ディスターブ）が起こることがある。これらの観点から、ボトム絶縁膜１４１の膜厚は３〜１５ｎｍ程度、電荷蓄積絶縁膜１４２の膜厚は５〜３０ｎｍ、トップ絶縁膜１４３の膜厚は３〜３０ｎｍ程度の範囲で設定することがより好ましい。特に、ボトム絶縁膜１４１の膜厚をトップ絶縁膜１４３の膜厚以下に設定するのが好ましい。ボトム絶縁膜１４１は薄いほど電荷蓄積絶縁膜１４２へのキャリア注入効率が上がり、書込み又は消去の速度を向上できる。一方、トップ絶縁膜１４３は厚いほど電荷蓄積絶縁膜１４２と第１のゲート電極１３１との間のキャリアのやり取りを防止できる。その結果、長期保持性や、誤書込み・誤消去防止性の向上した素子が得られる。この観点から、ボトム絶縁膜１４１の膜厚は、トップ絶縁膜１４３の膜厚の２０〜１００％であることが好ましい。
【００３６】
実施形態１では、ボトム絶縁膜１４１としてシリコン酸化膜を用いて、膜厚を６ｎｍ、トップ絶縁膜１４３としてシリコン酸化膜を用いて、膜厚を１０ｎｍとし、電荷蓄積絶縁膜１４２としてシリコン窒化膜を用いて、膜厚を１０ｎｍとする。これら膜による積層構造により、電荷蓄積絶縁膜１４２に蓄積された電荷が外部に漏れることを極力防止できるので、長時間電荷の保持が可能となる。即ち、メモリ機能の安定性を損なわない範囲で、できるだけ第１のゲート絶縁膜を薄膜化するのが、低消費電力の面から好ましい。
【００３７】
第２のゲート絶縁膜１４０としては、通常、半導体装置のゲート絶縁膜に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜等の高誘電体膜の単層膜又は積層膜を使用できる。なかでも、電荷トラップ準位が少なく電荷保持能力の乏しい絶縁膜が好ましい。そのような絶縁膜として、シリコン酸化膜が挙げられる。即ち、第１のゲート絶縁膜１４９は、電荷をトラップし保持する能力（電荷トラップ能力）が高い材料の膜、第２のゲート絶縁膜１４０は、電荷トラップ能力がなるべく小さい材料の膜であることが好ましい。第２のゲート絶縁膜の膜厚は、例えば、２０〜２００ｎｍ程度、好ましくは３０〜１００ｎｍ程度にできる。
ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、コバルト、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。
【００３８】
第１のゲート電極１３１及び第２のゲート電極１３０としては、不純物を高濃度にドープしたポリシリコン：銅、アルミニウム等の金属：タングステン、モリブデン、コバルト、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。第１のゲート電極１３１と第２のゲート電極１３０は、互いに同じ材質からなってもよいし、異なる材質からなってもよい。また、第１のゲート電極１３１には、拡散層領域と同じ導電型の不純物（実施形態１の場合はｐ型）を高濃度にドープしたポリシリコンを使用できる。一方、第２のゲート電極１３０には、拡散層領域と逆導電型の不純物（実施形態１の場合はｎ型）を高濃度にドープしたポリシリコンを使用できる。これらのポリシリコンを使用した場合には、第２のゲート電極１３０のポテンシャルにより、下の半導体層の反転を抑制できる。反転の抑制は、後述する、書込み状態における読出し電流のより効果的な抑制に寄与する。
【００３９】
（メモリ素子の製造方法）
図１のメモリ素子の製造方法を図３（ａ）と（ｂ）及び図４の概略工程図を用いて説明する。
まず、ガラス基板のような絶縁体基板上に、例えばＣＶＤ法によって２０〜２００ｎｍ程度のシリコンからなる半導体膜を設ける。必要に応じて、レーザーアニール等の手法を用い、半導体膜を結晶化してもよい。フォトリソグラフィとエッチング技術を用い、形成すべきメモリ素子の形状に合わせて適当な形にこの半導体膜を加工し、島状の半導体層１１９を形成する。あるいは、ＳＯＩ基板表面を加工することで、このような絶縁体上の島状半導体層１１９を形成することも可能である。
【００４０】
次に、島状半導体層１１９の上に、例えば３０〜１００ｎｍ程度の、シリコン酸化膜のような絶縁膜を形成する。この絶縁膜は、基板の耐熱性が高ければ、半導体層１１９表面の熱酸化によっても形成できる。この場合は、酸化で消費される分を考慮して、あらかじめ半導体層を厚めに形成しておくとよい。また、ガラス基板のような耐熱性の高くない基板を用いる場合には、ＣＶＤ法のような堆積法で絶縁膜を形成してもよい。この絶縁膜の一部は後に、第２のゲート絶縁膜１４０となる。
【００４１】
次に、この絶縁膜の上に、ドープされたポリシリコンのような多結晶半導体、あるいはタングステンやモリブデン等の金属からなる導電体膜を堆積する。得られた堆積膜をフォトリソグラフィとエッチング技術を用いて加工することにより、図３（ａ）に示す第２のゲート電極１３０を形成できる。図３（ａ）では、半導体層１１９の２箇所を跨るように第２のゲート電極１３０を設けた場合を示しているが、必ずしもこのような形に設置する必要はない。
【００４２】
次に、ドライエッチング、ウェットエッチング、あるいはその組み合わせにより、第２のゲート電極１３０にカバーされていない部位の半導体層１１９を露出させる。この後、全面に、電荷を蓄積する機能を有する膜を形成する。ここでは例えば、ＣＶＤ法により、３〜２０ｎｍ程度のシリコン酸化膜、５〜５０ｎｍ程度のシリコン窒化膜、３〜５０ｎｍ程度のシリコン酸化膜を順次積層する。この積層膜が後に、図２における第１のゲート絶縁膜となる。
【００４３】
続いて、ドープされたポリシリコンのような多結晶半導体、あるいはタングステンやモリブデン等の金属からなる導電体膜を堆積する。得られた堆積膜をフォトリソグラフィとエッチング技術を用いて加工することにより、図３（ｂ）に示す第１のゲート電極１３１を形成する。即ち、第２のゲート電極１３０は第２のゲート絶縁膜１４０を介して半導体層１１９に接している。第１のゲート電極１３１は第１のゲート絶縁膜１４９を介して半導体層１１９に接するとともに、その一部において第２のゲート電極１３０に乗り上げている。第１のゲート絶縁膜も第１のゲート電極１３１が乗り上げた部位にまで延長されて、両ゲート電極の間を絶縁している。
【００４４】
次に、必要に応じシリコン酸化膜のような注入保護膜を表面に形成した後、例えばフォトレジストによるマスキングとイオン注入法を用いることで、拡散層領域を形成しようとする領域へｐ型不純物を導入する（ｐ型デバイスを形成する場合）。この時、図４に示すように、拡散層領域を形成しようとする部分を囲むようにフォトレジスト開口部１２０を設けてイオン注入を行うことで、フォトレジストと第２のゲート電極１３０と第１のゲート電極１３１が注入マスクとなり、これらが上部に無い領域の半導体層１１９に、ｐ型不純物が注入される。
【００４５】
更に引き続き、フォトレジストによるマスキングとイオン注入法により、ボディコンタクトを形成する領域へｎ型不純物を導入する。しかる後、適宜アニール処理を行い、不純物を活性化することで、拡散層領域１１２と１１３、ボディコンタクト領域１１４が形成され、図１及び図２の構造が得られる。上述のように、拡散層領域１１２と１１３を形成するためのイオン注入の際に、第２のゲート電極１３０も注入マスクとなっていたため、２つの第２のゲート電極１３０の間の領域に拡散層領域１１２と１１３が形成され、結局、チャネル幅は概ね、２つの第２のゲート電極１３０の距離によって規定されることになる。
【００４６】
第１のゲート電極１３１は、チャネル端において、第２のゲート電極１３０上にオーバーラップするようにレイアウトされている。このレイアウトにより、第１のゲート電極１３１加工の際のリソグラフィ工程において第２のゲート電極１３０との間に目合わせズレを起こしても、チャネル端に第２のゲート電極が設置された構造を得ることができる。従って、目合わせズレのマージンを考慮して、第１のゲート電極の平面構造をレイアウトしておくことが好ましい。これにより、高い歩留まりで図１の構造を得ることができる。
【００４７】
この後、必要に応じ、層間絶縁膜を形成し、コンタクトプラグを拡散層領域１１２と１１３、ボディコンタクト領域１１４、第１のゲート電極１３１及び第２のゲート電極１３０を設ける。更に、これら領域及び電極と接続する上部配線を形成することで実施形態１のメモリ素子が得られる。
以上のように、実施形態１のメモリ素子を形成する際には、上記特許文献２のような、チャネル領域で半導体層の厚さを変化させるような工程を含んでいない。そのため、形成時の構造バラツキが小さいため、これに起因した特性バラツキも極力防ぐことができる。
【００４８】
（メモリ素子の動作方法）
次に、本発明のメモリ素子の動作方法を図５（ａ）〜（ｃ）を用いて説明する。図では、例として、拡散層領域１１２をソース領域、拡散層領域１１３をドレイン領域として動作方法を説明する。
（１）書込み動作及び消去動作
（ａ）書込み動作
メモリ素子への書込み動作は、次にように行う。即ち、ドレイン領域１１３に負の書込み電圧を印加し、更に第１のゲート電極１３１に、ソース領域１１２の電位に対して負の書込み電圧を印加する。これらの印加により、図５（ａ）のようにソース領域１１２とドレイン領域１１３間に電流１５１が流れる。その際に発生する高エネルギーなキャリア（ホール）を第１のゲート絶縁膜１４９中へ注入することによって書き込みが行われる（図５（ａ）の矢印１６１）。特に、実施形態１のように第１のゲート絶縁膜１４９が３層構造をとる場合、電荷蓄積絶縁膜１４２中へキャリアが注入される。例えば、ソース領域１１２をグラウンド電位（実施形態１では０Ｖ）とし、ドレイン領域１１３へ書込みドレイン電圧（例えば−６〜−１５Ｖ）を印加する。第１のゲート電極１３１には書込みゲート電圧（例えば−６〜−２５Ｖ）を印加する。この時、ソース領域１１２とドレイン領域１１３との間のチャネル領域１１０に大きな電流１５１が流れることで、ジュール熱が発生することより発熱しチャネル領域１１０の温度が上昇する。この温度上昇により高エネルギーなキャリアが多量に発生する。発生した高エネルギーのキャリアの一部は、第１のゲート電極１３１の電界の影響により紙面上方向へ走り（図５（ａ）の矢印１６１）、電荷蓄積絶縁膜１４２中へ飛び込んで、この膜にトラップされる。これにより、電荷蓄積絶縁膜１４２へキャリアがトラップされた書込み状態を、高速に実現することができ、メモリ素子へのダメージも少ない。このような効果は、支持基板としてガラス基板や樹脂基板等の断熱性の高い材質の基板を用いた場合、顕著に得ることができる。ここでいう断熱性が高いとは、例えば熱伝度率で表すと、１０Ｗ／ｍ・Ｋ以下であり、特に、０．１〜２Ｗ／ｍ・Ｋの範囲である。
【００４９】
また、上記書込み動作の際には、第２のゲート電極１３０の電位は、グラウンド電位又は正電位であるのが好ましい。第２のゲート電極１３０が負電位の場合、第２のゲート電極１３０下の半導体層１１５表面も、反転層が形成されたオン状態となって、第２のゲート電極１３０下を介したソース領域１１２とドレイン領域１１３間に電流が流れる。しかし、この電流は、書込みの効率に殆ど寄与しない。第２のゲート電極１３０の電位をグラウンド電位又は正電位とすることにより、この電流を抑え、消費電力の増大を防止できる。
【００５０】
なお、上記書込み動作の際には、ボディコンタクト領域１１４の電位をグラウンド電位のような適当な電位とできる。ボディコンタクト領域１１４の電位の調整によって、書込み時にチャネル領域１１０で発生するキャリアのうち不要のものを（実施形態１の場合、書き込み時にホールを注入するので、電子を）、ボディコンタクト領域から排出できる。この排出により、ボディ電位の変動が抑制でき、その結果、安定したバラツキの少ない書込みを行うことができる。書込み動作時において、第２のゲート電極１３０へ与える特に好ましい電位は、第２のゲート電極１３０下の半導体層１１５が蓄積状態となるような電位である。これにより、ボディコンタクト領域１１４の電位は、半導体層１１５を介してチャネル領域近傍にまで伝わることになる。伝わった電位は、書込み時に発生した不要キャリアをも、第２のゲート電極１３０下の半導体層１１５を介してボディコンタクト領域１１４へ速やかに排出させるように働く。この排出により、チャネル領域近傍のボディ電位の制御性が向上し、その結果、書込み動作が安定する。ｐ型のメモリ素子の場合、第２のゲート電極１３０へ正電圧（例えば２〜５Ｖ）を印加しておけば、その下の半導体層１１５が蓄積状態となる。あるいは、上述のように、第２のゲート電極１３０として拡散層領域と逆導電型にドープしたポリシリコンを用いた場合、そのポテンシャルが下の半導体層１１５を蓄積させる方向に働く。そのため、第２のゲート電極１３０が正電位ではなく例えばグラウンド電位であっても、同様の効果が得られる。
【００５１】
以上の書込み動作により、例えばＦＮトンネル現象が殆ど起こらないような低い電圧でも高速な書込みが可能となり、ＦＮトンネルを用いた書込み方法よりも低電圧の動作を実現する。なお、本発明では、ＦＮトンネル現象による書込みを排除するものではない。
【００５２】
（ｂ）消去動作
実施形態１のメモリ素子の消去動作は、次の方法により行う。即ち、ボディコンタクト電位（例えばグラウンド電位）より第１のゲート電極１３１の電位が高くなるように（例えば＋２５〜３５Ｖ）、第１のゲート電極１３１に電圧を印加
する。この印加によって、ボトム絶縁膜１４１を介したＦＮトンネル現象により生じる電荷蓄積絶縁膜１４２への電子の注入によって消去を行うことができる。
【００５３】
また、他の消去動作として、次の方法が挙げられる。即ち、ボディコンタクト領域１１４の電位をグラウンド電位又は所定の電位になるように電圧を印加する。更に、この電位に対して拡散層領域１１２及び１１３へ負の消去電圧（例えば−６〜−２０Ｖ）、第１のゲート電極１３１へ正の消去電圧（例えば５〜１０Ｖ）を印加する。また、第２のゲート電極１３０へは、下の半導体層１１５が蓄積状態となるような電圧を印加する。このとき、第１のゲート電極１３１と拡散層領域１１２、１１３のポテンシャルによって、第１のゲート電極１３１の下のチャネル領域に、高い電界のかかった空乏層が生じる。図５（ｂ）に示すように、拡散層領域１１２及び１１３からチャネル領域へ、リーク電流１５２及び１５３が発生し、この電流に起因して高エネルギーの電子が生成され、一部の電子は第１のゲート電極１３１の電界によって、電荷蓄積絶縁膜１４２中に飛び込む（図５（ｂ）の矢印１６２）。飛び込んだ電子により、トラップされているホールが消去されることで消去動作が行われる。本発明では、この消去動作が好ましい。
【００５４】
上記において、電荷蓄積絶縁膜１４２中へ注入されず半導体層内に残存した余剰電子は、第２のゲート電極１３０下の半導体層１１５に生じている蓄積層を通じてボディコンタクト領域１１４へと速やかに排出されるので、チャネル領域の電位状態が安定し、効果的な消去動作が実現される。第２のゲート電極１３０に印加される電圧は、適当な正の電圧であればよく、例えば２〜５Ｖ程度の比較的低い電圧でもよいし、あるいは、第１のゲート電極１３１と同じ電圧とすることも可能である。後者の場合、両ゲート電極への印加電圧を共通化できることから、周辺回路の構成を簡略にできる。あるいは、特に第２のゲート電極１３０として拡散層領域と逆導電型にドープしたポリシリコンを用いた場合、そのポテンシャルが下の半導体層１１５を蓄積させる方向に働く。そのため、第２のゲート電極１１５が正電位ではなく、例えばボディコンタクト領域１１４と同じグラウンド電位であっても、同様の効果が得られる。この場合も、印加電圧の共通化により、周辺回路の構成を簡略化できる。あるいは、第２のゲート電極１３０に直接電位を与えずフローティング状態とし、負電圧が印加された第１のゲート電極１３１との容量カップリングを利用して、第２のゲート電極１３０を負の電位とすることによってもまた同様の効果が得られる。この場合も第２のゲート電極１３０に印加するための電圧を別途準備する必要がないため、周辺回路の構成を簡略化できる。この方法の場合、例えばＦＮトンネル現象が殆ど起こらないような低い電圧でも高速な消去が可能となり、ＦＮトンネルを用いた消去方法よりも低電圧の動作を実現する。
【００５５】
（ｃ）その他
実施形態１のメモリ素子のチャネル長は３．４μｍ以下が好ましい。書換えを繰り返し安定に行うためには、チャネル長２．４μｍ以下が更に好ましい。チャネル長０．９μｍ以下とすれば、高速な消去が可能な高性能メモリ素子が得られるのでとりわけ好ましい。
また、チャネル長は０．１μｍ以上であることが好ましい。チャネル長が０．１μｍよりも小さくなると、短チャネル効果の影響が大きくなり、メモリ素子間の特性のバラツキが大きくなることがある。
チャネル長に応じて書込み・消去の条件を調整してもよい。一般的には、チャネル長が小さいほど書込み・消去の電圧を低く設定できる。
【００５６】
例えば、チャネル長を０．５μｍとした場合、書込み条件の例としては、一方の拡散層領域とボディ領域をグラウンド電位（基準電位）とし、第１のゲート電極に−１０Ｖ〜−１６Ｖ、もう一方の拡散層領域に−８Ｖ〜−１２Ｖ、第２のゲート電極に３〜６Ｖを印加する条件が挙げられる。消去条件の例としては、ボディ領域を基準電位とし、第１のゲート電極に６Ｖ〜１８Ｖ、２つの拡散層領域に−６Ｖ〜−１２Ｖ、第２のゲート電極に３〜６Ｖを印加する条件が挙げられる。
【００５７】
実施形態１のメモリ素子のチャネル幅は、例えば０．５〜１００μｍの値に適宜設定できる。特にメモリ素子をガラスのような断熱性の高い基板上に形成する場合、書込み時に２つの拡散層領域の間に流れる電流によって素子が加熱され、この熱によって書込み速度が向上する。そのため、チャネル幅が大きいほど、素子あたりの発熱量を大きくできるので、より高速の書込みを行うことができる。
【００５８】
支持基板が耐熱性の低いガラス基板や樹脂基板等である場合は、高温のプロセスを用いることができない。従って、第１のゲート絶縁膜に高温のプロセスが必要な高密度な膜を用いることが困難である。低温のプロセスによる膜は、ホットホールに晒されるとダメージを受けやすく、結果として素子の性能が劣化しやすい。この場合、特に、実施形態１のように、メモリ素子をｐ型とすることで素子の劣化を緩和できる。ｐ型とすることで、書込み時のホール注入をジュール熱のアシストにより低ダメージで行うことがでる。また、消去の際はホールではなく電子を注入するので、消去時のダメージも低減できる。
【００５９】
（２）読出し動作
次に、実施形態１のメモリ素子の読出し動作について説明する。実施形態１のメモリ素子における記憶情報の読み出しは、第１のゲート絶縁膜１４９中の電荷の多寡が、ソース領域１１２とドレイン領域１１３間のドライブ電流の多寡に影響することを利用する。ソース領域１１２をグラウンド電位とし、ドレイン領域１１３へ読出しドレイン電圧（例えば−４Ｖ）を印加し、第１のゲート電極１３１へ読出しゲート電圧（例えば−４Ｖ）を印加し、第２のゲート電極１３０へ第１のゲート電極電圧に対し正バイアスとなる電圧を印加するか、グラウンド電位とする。第２のゲート電極１３０へ印加される電圧は、第１のゲート電極へ印加される電圧より低い負電圧か正電圧とできる。好ましい第２のゲート電極１３０へ印加される電圧は、正電圧で、例えば４〜８Ｖである。
【００６０】
第１のゲート電極１３１へ読出し電圧が印加されることにより、図５（ｃ）に示すように、ソース領域１１２〜ドレイン領域１１３間のチャネル領域１１０に読出し電流１５４が流れる。この時、書込み状態、即ち第１のゲート絶縁膜１４９へホールが蓄積された状態であれば、このホールが、第１のゲート電極１３１がチャネル領域１１０へ及ぼす電界の影響を打ち消す。このため、消去状態、即ちホールが実質的に蓄積されていない状態に比べ、ソース領域１１２からドレイン領域１１３間に流れる読出し電流１５４が小さくなる。つまり、情報記憶を第１のゲート絶縁膜１４９にトラップされた電荷量と結びつけ、これをドライブ電流の多寡に反映させることにより、情報の読出しが可能となる。
【００６１】
（参考技術の図６（ａ）〜（ｃ）と実施形態１のメモリ素子の動作の比較）
図１及び２に示した実施形態１のメモリ素子に対し、図６（ａ）〜（ｃ）に示す参考技術のメモリ素子は、第２のゲート電極を有していない点が異なる。図６（ａ）は概略平面図、図６（ｂ）は図６（ａ）のＢ−Ｂ’における概略断面図、図６（ｃ）は図６（ａ）のＣ−Ｃ’における概略断面図である。この参考技術のメモリ素子も、書込み・消去・読出し動作は、第２のゲート電極が無い点を除いて、実施形態１と同様の方法で行うことができる。
【００６２】
実施形態１と参考技術の、書込み状態及び消去状態における、ドレイン電流（読出し電流）のゲート電圧依存性を、図７（ａ）及び（ｂ）に示す（以下、特に断らない限り、ゲートとは第１のゲート電極を指す）。図７（ａ）はソース電圧に対するドレイン電圧を−０．０５Ｖとした場合、図７（ｂ）は−４Ｖとした場合のゲート電圧と読み出し電流（ドレイン電流）との関係を示すグラフである。図中、太実線は実施形態１の書込み状態、太点線は実施形態１の消去状態、細実線は参考技術の書込み状態、細点線は参考技術の消去状態である。縦軸のドレイン電流は絶対値にて表示している。
【００６３】
実施形態１と参考技術の素子はともに、チャネル長を０．５μｍ、チャネル幅を５μｍ、第１のゲート絶縁膜を構成するボトム絶縁膜１４１を膜厚１０ｎｍのシリコン酸化膜、電荷蓄積絶縁膜を膜厚２０ｎｍのシリコン窒化膜、トップ絶縁膜を膜厚１０ｎｍのシリコン酸化膜とした。書込み条件は、ソース領域及びボディ電位を基準としてドレイン領域に−１０Ｖ、第１のゲート電極に−１５Ｖ、第２のゲート電極に３Ｖを１秒間印加する条件とした。消去条件は、ボディ電位を基準として、ソース領域とドレイン領域に−９Ｖ、第１のゲート電極に９Ｖ、第２のゲート電極に３Ｖを１秒印加する条件とした。読出し条件は、第１のゲート電極の電圧を＋８Ｖ、第２のゲート電極の電圧を＋８Ｖ（実施形態１のみ）とした。
【００６４】
図７（ａ）の書込み状態の特性によれば、参考技術には、Ｉｄ−Ｖｇカーブにキンク状の特性が現れており、書込み状態の読出し電流が大きくなっている。一方、実施形態１では、書込み状態のＩｄ−Ｖｇカーブが、消去状態のＩｄ−Ｖｇカーブに対して、ほぼ平行にシフトしており、参考技術のようなキンク特性はほとんど見られない。
特にドレイン電圧を−４Ｖに上げた図７（ｂ）においては、実施形態１で書込み状態の読み出し電流が効果的に抑えられているのに対し、参考技術ではキンク特性の影響を受けて、より大きな読出し電流となっている。
【００６５】
一般的に、書込み状態と消去状態の読出し電流量の差が大きく、書込み状態の読出し電流がゼロに近ければ、読出し時の書込み状態と消去状態との判別が、より容易に安定して行えるので、読出し用の周辺回路を簡略化できる。特に、ガラス等の耐熱性の低い基板を支持基板１０１として用い、周辺回路用トランジスタを同一基板上に薄膜トランジスタとして形成する場合、周辺回路が、特性バラツキの大きい薄膜トランジスタで形成されることになる。この場合、特に書込み状態の読出し電流を可能な限りゼロに近づけるように抑え、消去状態との差を顕著なものとすれば、このような周辺回路を使用しても、読出しを安定して行うことができる。その結果、信頼性の高いメモリ素子を提供できる。
【００６６】
参考技術と実施形態１の特性の違いが生じる理由について、図８（ａ）及び（ｂ）を用いて説明する。図８（ａ）は、参考技術における、読出し時の動作の概略説明図であり、図８（ｂ）は、実施形態１における、読出し時の動作の概略説明図である。図８（ａ）及び（ｂ）中、点線は、第１のゲート電極１３１の位置を示す。
【００６７】
参考技術では、拡散層領域１１２と１１３の間に挟まれたチャネル領域１１０が、読出しの際、主に電流１５４が流れる領域である。書込みや消去の際、主にこのチャネル領域１１０の上の第１のゲート絶縁膜へ、キャリアの注入が行われ、このキャリアのポテンシャルが、読出し電流１５４の多寡に影響する。書込みの際には、拡散層領域１１２と拡散層領域１１３との間に電流を流してキャリアを発生させていることから、キャリア注入は両拡散層に挟まれた領域に限定的に起こる。この挟まれた領域では、書込み後にはしきい値が高くなるので、書込み状態の読み出し電流１５４は消去状態に比べて効果的に減少する。しかし、読み出しの際に、ゲート電極１３１の下であれば反転層が形成されることがある。そのため、チャネル領域１１０のチャネル幅方向における端部においては、図８（ａ）の１５５に示すように、拡散層領域の頂点付近において、書込みが十分に起こった領域（電荷が蓄積された第１のゲート絶縁膜１４９下の領域）を迂回する回り込み電流が若干、発生することになる。この回り込み電流１５５は、メインの読出し電流１５４の特性に対し、並列に存在する寄生トランジスタのような挙動を示す。この寄生トランジスタには書込み後にも十分なホールが注入されないため、しきい値に、図７（ａ）の細実線のような、キンク特性を生じさせると考えられる。
【００６８】
更には、消去の際は第１のゲート電極１３１と、拡散層領域１１２、１１３との間のポテンシャルによって、高電界がかかった空乏層を生じさせることによりキャリアを発生させて注入を行っており、書込みと消去のメカニズムは異なっている。従って、書込み時のキャリア（ホール）注入と消去時のキャリア（電子）注入で、平面的な広がりが若干異なる可能性がある。即ち、書込み時のホール注入が、両拡散層領域に挟まれた領域に限定的に起こるのに対し、消去時の電子注入が、紙面横方向に広がりを持つことがある。この場合には、チャネル領域の端部において、消去時に電子は注入されるのに書込み時にはホールがあまり注入されない領域が生じる可能性がある。この電子とホールの注入量の差によって、書き込み状態の読み出しにおける回り込み電流１５５が更に顕著なものとなって、電流が十分に抑えられない恐れがある。
【００６９】
加えて、参考技術では図６（ａ）〜（ｃ）に示したように、拡散層領域１１２と１１３は、チャネル幅方向端部においてゲート電極１３１と接しない（Ｈ字型に形成されたゲート電極の縦棒に接しない）ように形成されている。これを接するように形成した場合には、Ｈ字の縦棒部下も読出し時に回り込み電流１５５の経路となってしまい、回り込み電流１５５は更に大きなものとなってしまう。
【００７０】
一方、実施形態１では、図８（ｂ）に示すように、チャネル領域の端部付近に第２のゲート電極１３０を有している。読出し時に、第２のゲート電極１３０に対して、回り込み電流１５５を防止するような電圧を与えることができる。その結果、実施形態１では、参考技術のようなキンク特性を抑えることができる。特に、十分に高い正の電圧を第２のゲート電極１３０に印加すれば、図７（ａ）に示したように、書込み状態の読出しにおける回り込み電流を効果的に抑えることができ、電流値を非常に小さなものとできる。一方、消去状態の読出しの際には、チャネル領域１１０に流れる読出し電流１５４が非常に大きいことから、相対的に回り込み電流１５５の寄与は非常に小さく、参考技術でも実施形態１でも消去状態の読出し電流に大きな差は生じない。
結局、実施形態１では、書込み状態の読出し電流を効果的に抑えることで、書込み状態と消去状態との読出し電流の差が、絶対値の面でも比率の面でも大きなものとなる。その結果、周辺回路による識別が容易で、信頼性の高いメモリ素子が得られる。
【００７１】
なお、実施形態１の読出し動作の際、ボディコンタクト領域１１４からのボディ電位制御は、電位を与えないフローティング状態としてもよい。つまり、ボディコンタクト領域１１４は必須ではない。また、グラウンド電位のような適当な電位を設定してもよい。電位を設定することで、書込み時に発生するホットホールを排出してデバイス内部のポテンシャル分布を安定させ、よりバラツキの少ない安定した読出し動作が可能となる。加えて、第２のゲート電極の電圧が正であれば、下層の半導体層１１５が蓄積状態となる。従って、ボディコンタクト領域に印加した電圧がチャネル近傍にまで届くので、より安定動作に効果的である。図７（ａ）及び（ｂ）の読出しも、ボディコンタクト領域１０９の電位をグラウンド電位に設定した条件下にて行っている。
【００７２】
（その他の構成）
以上の説明において用いた図は、実施形態１のあくまで一例であり、図の形状に限定されるものではない。チャネル幅方向のチャネル領域の一端が第２のゲート電極１３０によって規定されていればよい。また、その先の半導体層にボディコンタクト領域が形成されていることが好ましい。
他の構造の概略平面図を図９（ａ）〜（ｃ）に示す。例えば、図９（ａ）は、ボディコンタクト領域１１４を、紙面左側にのみ形成した例である。図９（ｂ）は、ボディコンタクト領域１１４と第２のゲート電極１３０を紙面左側にのみ形成し、右側のチャネル端は半導体層の端で規定されている例である。図９（ｃ）は、Ｈ次型に設けられた第１のゲート電極１３１の縦棒が、第２のゲート電極１３０よりも外側にまで延長され、第１のゲート電極１３１とボディコンタクト領域１１４が接するように設けられた例である。
これら図からも明らかなように、少なくともボディコンタクト領域側のチャネル端部に第２のゲート電極が設けられ、読み出し時の回り込み電流を制御できる構造にさえなっていればよい。
【００７３】
図１、図９（ａ）、図９（ｃ）においては、第２のゲート電極１３０が２つあるように描いているが、例えばコの字型に設けて両者を接続させてもよい。
また、図１、図９（ａ）、図９（ｃ）で例示したように、チャネルの両端に第２のゲート電極１３０が設けられている場合、チャネル幅がこの第２のゲート電極１３０の間隔によって規定される。そのため、加工時のフォトアライメントずれの影響を受けることなく、第２のゲート電極のレイアウトによってチャネル幅を規定できる。この規定は、アライメントずれに起因するデバイス間の特性バラツキを抑制する観点から、より好ましい。
【００７４】
また、書込み時や読出し時にボディコンタクト領域に電圧を印加することで、動作制御性を高めたい場合には、図９（ｃ）のような構造よりも、図１、図９（ａ）、図９（ｂ）に例示したように、ボディコンタクト領域と第２のゲート電極１３０を接するように設けるとよい。第１のゲート電極１３１にどのような電圧が加えられていても、第２のゲート電極１３０に、正の電圧を印加する等して、下層の半導体層を蓄積状態とすれば、ボディコンタクト領域から印加した電圧に由来する電位がチャネルの近傍にまで伝わる。伝わった電位は、より効果的にデバイスの動作を安定させる。なお、図９（ｃ）の構造でも、消去の際には第１のゲート電極に正電圧が加えられることで、ボディコンタクトに隣接する半導体層領域も第１のゲート電極のポテンシャルによって蓄積層となり、さらに第２のゲート電極下の蓄積層を介して、ボディコンタクト領域の電位がチャネル近傍にまで伝わる。このため、安定な消去が可能である。
【００７５】
以上より、図１や図９（ａ）の構造が、実施形態１の特に好ましい構造である。実施形態１において、好ましい点は、第２のゲート電極１３０によってチャネル幅の両端が規定されること、及び、ボディコンタクト領域１１４が第２のゲート電極１３０と接するように設けられることである。第１のゲート電極１３１の平面形状は、図１や図９（ａ）では一例としてＨ字型の形状を示したが、この例に限られることなく、自由にレイアウトすればよい。但し、第１のゲート電極と第２のゲート電極の位置関係が、加工の際のリソグラフィ工程で目合わせズレを起こしても、上記２つの点が実現されるように適宜マージンをとってレイアウトしておくことが好ましい。
【００７６】
（実施形態２）
実施形態１にて説明したメモリ素子に加え、同一基板上にトランジスタを形成する場合の実施形態について述べる。このトランジスタを例えばメモリ素子を動作させるための周辺回路の構成に用いることで、同一基板上にメモリ素子とメモリ駆動用回路を混載した半導体記憶装置が得られる。そのため、回路を別基板に作製するよりも部品点数を減らすことができる。また、透明なガラス基板や樹脂基板を用いることにより、例えば液晶ディスプレイ上に実施形態１のメモリ素子とメモリ駆動用回路を混載することも可能となる。
【００７７】
特に実施形態１では、上記第２のゲート絶縁膜１４０及び第２のゲート電極１３０は、この周辺回路を形成するトランジスタのゲート絶縁膜及びゲート電極と、それぞれ共通の材料を用いている。この場合、メモリ素子は、図３（ａ）及び（ｂ）、図４にて説明した方法で形成できる。また、メモリ素子の製造工程において、トランジスタも同時に形成できるので、半導体記憶装置の製造工程を簡略できる。
【００７８】
図１０及び１１の概略工程平面図を用いて実施形態２の半導体記憶装置の製造方法を説明する。これら図中、上段の図はメモリ素子形成部を、中段の図はｎ型トランジスタ形成部を、下段の図はｐ型トランジスタ形成部の概略平面図をそれぞれ示している。
まず、実施形態１に倣って基板上に半導体膜を形成した後、形成すべきメモリ素子及びトランジスタ部の形状にあわせて半導体膜を適宜加工し、メモリ素子となる島状半導体層１１９と、トランジスタとなるべき島状半導体層２１９を、同時に形成する。
【００７９】
次に、これら島状半導体層の上に、例えば３０〜１００ｎｍ程度のシリコン酸化膜のような絶縁膜を形成する。この絶縁膜は、メモリ素子の第２のゲート絶縁膜となると共に、トランジスタのゲート絶縁膜ともなる。ここで、必要に応じて、フォトリソグラフィを用いたフォトレジストによるマスキングと不純物イオン注入法により、メモリ素子形成部、ｎ型トランジスタ形成部、ｐ型トランジスタ形成部にそれぞれ、しきい値を調整するための不純物注入を行う。
次に、タングステンやモリブデン等の金属からなる導電体膜を堆積する。この導体膜をフォトリソグラフィとエッチング技術を用いて加工することにより、図１０に示すように、メモリ素子形成部には第２のゲート電極１３０が形成されると同時に、ｎ型及びｐ型トランジスタ形成部にはゲート電極２３０が形成される。
【００８０】
次に、第２のゲート電極１３０にカバーされていない部位の島状半導体層１１９をエッチングにより露出させた後、第１のゲート絶縁膜材料膜、第１のゲート電極材料膜を順次堆積する。これら材料膜をフォトリソグラフィ及びエッチング技術によって加工することで、図３（ｂ）に示したようにメモリ素子形成部に第１のゲート電極を形成する。この時、トランジスタ形成部からは第１のゲート電極材料膜を除去する。
【００８１】
次に、必要に応じシリコン酸化膜のような注入保護膜を表面に形成した後、例えばフォトレジストによるマスキングとイオン注入法を用いることで、メモリ素子形成部の拡散層領域を形成しようとする領域と、ｐ型トランジスタの拡散層領域を形成しようとする領域へ、ボロンのようなｐ型不純物を導入する。この時、図４で説明したように、メモリ素子において拡散層領域を形成しようとする部分を囲むようにフォトレジスト開口部１２０を設けてイオン注入を行うことで、フォトレジストと第２のゲート電極１３０と第１のゲート電極１３１が注入マスクとなり、注入マスクが上部に無い領域の島状半導体層１１９に、ｐ型不純物が注入される。更に引き続き、フォトレジストによるマスキングとイオン注入法により、メモリ素子部のボディコンタクトを形成する領域と、ｎ型トランジスタの拡散層領域を形成しようとする領域へ、リンのようなｎ型不純物を導入する。
【００８２】
しかる後、適宜アニール処理を行い、不純物を活性化することで、メモリ素子の拡散層領域１１２と１１３、ボディコンタクト領域１１４が形成され、同時にｎ型トランジスタの拡散層領域２１２と２１３、ｐ型トランジスタの拡散層領域３１２と３１３が形成される（図１１）。
なお、上記第１のゲート電極１３１の加工の際、トランジスタ部のゲート電極２３０の側壁に第１のゲート絶縁膜がサイドウォール状に残る場合がある。これをエッチングにより除去してもよく、除去しなくてもよい。除去しない場合には、後に拡散層領域を形成する際に、十分なアニール処理を行うことで、ゲート電極と拡散層領域がオフセットしない構造とできる。
【００８３】
以上のように、メモリ素子とトランジスタを同一基板上に混載する場合、メモリ素子形成部の第２のゲート絶縁膜をトランジスタのゲート絶縁膜と同じ材質、同じ膜厚とし、メモリ素子形成部の第２のゲート電極をトランジスタのゲート電極と同じ材質、同じ膜厚とすることで、両者を同時に形成することができ、工程を非常に簡略化できる。
【図面の簡単な説明】
【００８４】
【図１】本発明のメモリ素子の概略平面図である。
【図２】図１のメモリ素子の概略断面図である。
【図３】本発明のメモリ素子の概略工程図である。
【図４】本発明のメモリ素子の概略工程図である。
【図５】本発明のメモリ素子の動作の概略説明図である。
【図６】参考技術のメモリ素子の概略図である。
【図７】実施形態１と参考技術のメモリ素子の読出し電流とゲート電圧との関係を示すグラフである。
【図８】実施形態１と参考技術のメモリ素子の読出しの際の電流経路を表す平面模式図である。
【図９】本発明のメモリ素子の概略平面図である。
【図１０】本発明の半導体記憶装置の概略工程平面図である。
【図１１】本発明の半導体記憶装置の概略工程平面図である。
【図１２】従来のメモリ素子の概略断面図である。
【図１３】従来のメモリ素子の概略断面図である。
【符号の説明】
【００８５】
１０１  支持基板
１１０  チャネル領域
１１１  ボディ領域
１１２  拡散層領域（ソース領域）
１１３  拡散層領域（ドレイン領域）
１１４  ボディコンタクト領域
１１５、１１９  半導体層
１２０  フォトレジスト開口部
１３０  第２のゲート電極
１３１  第１のゲート電極
１４０  第２のゲート絶縁膜
１４１  ボトム絶縁膜
１４２  電荷蓄積絶縁膜
１４３  トップ絶縁膜
１４９  第１のゲート絶縁膜
１５１  書込み時電流
１５２、１５３  消去時電流
１５４  読出し電流
１５５  キンク特性の原因となる寄生トランジスタリーク
１６１  注入ホール
１６２  注入電子
２１２、２１３  ｎ型トランジスタの拡散層領域
２１９  トランジスタ形成部の半導体層
２３０  トランジスタのゲート電極
３１２、３１３  ｐ型トランジスタの拡散層領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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