(57)【要約】【課題】電気信号の検出を高感度にする。【解決手段】基板１１ｃをそなえるとともに、基板１１ｃに、出力端に接続される終端抵抗とインピーダンスが実質的に整合し、入力端からの信号を伝搬する信号伝搬路１１ａと、信号伝搬路１１ａの途中箇所において信号伝搬路１１ａに非接触に形成された線路１１ｂ−１，１１ｂ−２と、をそなえる。【選択図】図３
2009284381.tif 000002
【特許請求の範囲】
【請求項１】
基板をそなえるとともに、該基板に、
出力端に接続される終端抵抗とインピーダンスが実質的に整合し、入力端からの信号を伝搬する信号伝搬路と、
該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路と、をそなえたことを特徴とする、信号伝搬回路。
【請求項２】
該線路が、該信号伝搬路における入力端から前記出力端に至る長さを実質的に等分する距離を置いて複数本形成されたことを特徴とする、請求項１記載の信号伝搬回路。
【請求項３】
基板をそなえるとともに、該基板に、出力端に接続される終端抵抗とインピーダンスが実質的に整合し入力端からの信号を伝搬する信号伝搬路、および、該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路をそなえた信号伝搬回路と、
該信号伝搬路の出力端から出力される第１信号とともに、前記線路から出力される第２信号を用いた信号処理を行なう信号処理部と、をそなえたことを特徴とする、信号処理装置。
【請求項４】
該信号処理部は、
前記信号伝搬路の前記出力端から出力される前記第１信号について前記クロックに同期してサンプリングするとともに、ディジタル信号として出力する第１ディジタル化部と、
該信号伝搬路を伝搬する前記第１信号に対する検出信号を、前記線路を伝搬する前記第２信号として、クロックに同期してサンプリングするとともに、ディジタル信号として出力する第２ディジタル化部と、をそなえたことを特徴とする、請求項３記載の信号処理装置。
【請求項５】
該信号処理部は、
該第１ディジタル化部および該第２ディジタル化部からのディジタル信号を入力され、前記入力端を通じて入力される前記信号についての処理又は操作を行なうディジタル信号処理部を更にそなえたことを特徴とする、請求項４記載の信号処理装置。
【請求項６】
光を受光し受光結果に応じた信号を前記入力端に導く受光素子を更にそなえたことを特徴とする、請求項３記載の信号処理装置。
【請求項７】
該信号処理部は、前記出力端からの前記第１信号と、該線路から入力される前記第２信号とを加算する加算器を有することを特徴とする、請求項３記載の信号処理装置。
【請求項８】
該第２ディジタル化部からのディジタル信号の解像度の補正演算を行ない、前記補正演算の行なわれた前記ディジタル信号を該ディジタル信号処理部に出力する解像度補正部をそなえ、
該ディジタル信号処理部は、該第１ディジタル化部からのディジタル信号および該解像度補正部からの前記ディジタル信号に基づいて、該解像度補正部での前記補正演算を制御する解像度補正制御部をそなえたことを特徴とする、請求項５記載の信号処理装置。
【請求項９】
該信号処理部は、該信号伝搬回路とともに該基板にそなえられたことを特徴とする、請求項３記載の信号処理装置。
【請求項１０】
共通クロックから複数のクロック信号を生成するクロック信号出力部と、
該クロック信号出力部から出力される複数のクロック信号がそれぞれ伝送される複数のクロック供給線路と、
該複数のクロック供給線路からの前記クロック信号の位相をそれぞれ検出する複数の位相検出部と、
該クロック信号出力部を制御するクロック制御部と、をそなえ、
該複数の位相検出部が、それぞれ、
基板をそなえるとともに、該基板に、出力端に接続される終端抵抗とインピーダンスが実質的に整合し、対応するクロック供給線路からのクロック信号を入力端から導入して伝搬する信号伝搬路、および、該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路をそなえた信号伝搬回路と、
該信号伝搬路の出力端から出力される第１信号とともに、前記線路から出力される第２信号を用いた信号処理により、前記対応するクロック供給線路からのクロック信号の位相を導出する信号処理部と、をそなえ、
かつ、該クロック制御部は、該複数の位相検出部における該信号処理部で導出した前記クロック信号の位相に応じて、該クロック信号出力部で生成する前記複数のクロック信号が実質的に同期されるように該クロック信号出力部を制御することを特徴とする、信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、信号伝搬回路および信号処理装置に関するものである。
【背景技術】
【０００２】
近年、電子機器において広く適用される電気回路として、高感度な信号検出を行なうデバイスが求められている。このようなデバイスにおいては、検出結果となる出力信号の減衰や、信号対雑音比（Signal to Noise Ratio、ＳＮＲ）の劣化等は極力避けることが求められる。一方で、高周波の信号をオーバーサンプリングするというような高機能の電気回路デバイスも求められている。
【０００３】
上記のような高周波を有する信号の高感度（高速）な検出を行なうデバイスは、入力アナログ電気信号をディジタル化する様々な電子機器等において求められる。
一例を挙げると、光信号を媒介とした高速データ通信システムにおける受信端においては、光電変換された入力電気信号からデータを復調するために信号振幅をディジタル化する。このとき、データレートの高速化に対応しながら受信信号を良好な信号品質でデータ復調するには、低負荷の回路構成で高周波信号をオーバーサンプリングできるような信号検出機能が必要となる。
【０００４】
なお、本件に関連する文献公知技術としては、下記の特許文献１に記載されたものがある。
【特許文献１】特開２００４−１８７１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本件の目的の一つは、従来技術よりも電気信号の高感度な検出を可能とすることにある。
なお、前記目的に限らず、後述する発明を実施するための最良の形態に示す各構成又は作用により導かれる効果であって、従来の技術によっては得られない効果を奏することも本発明の他の目的として位置づけることができる。
【課題を解決するための手段】
【０００６】
たとえば、以下の手段を用いる。
（１）基板をそなえるとともに、該基板に、出力端に接続される終端抵抗とインピーダンスが実質的に整合し、入力端からの信号を伝搬する信号伝搬路と、該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路と、をそなえた信号伝搬回路を用いることができる。
【０００７】
（２）基板をそなえるとともに、該基板に、出力端に接続される終端抵抗とインピーダンスが実質的に整合し入力端からの信号を伝搬する信号伝搬路、および、該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路をそなえた信号伝搬回路と、該信号伝搬路の出力端から出力される第１信号とともに、前記線路から出力される第２信号を用いた信号処理を行なう信号処理部と、をそなえた信号処理装置を用いる。
【０００８】
（３）共通クロックから第１および第２クロック信号を生成するクロック信号出力部と、該クロック信号出力部から出力される第１および第２クロック信号がそれぞれ伝送される第１および第２配線路と、該第１および第２配線路からの前記第１および第２クロック信号の位相をそれぞれ検出する第１および第２位相検出部と、該クロック信号出力部を制御するクロック制御部と、をそなえ、該第１および第２位相検出部が、それぞれ、基板をそなえるとともに、該基板に、出力端に接続される終端抵抗とインピーダンスが実質的に整合し、該第１または該第２配線路からのクロック信号を入力端から導入して伝搬する信号伝搬路、および、該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路をそなえた信号伝搬回路と、該信号伝搬路の出力端から出力される第１信号とともに、前記線路から出力される第２信号を用いた信号処理により、前記クロック信号の位相を導出する信号処理部と、をそなえ、かつ、該クロック制御部は、該第１および第２位相検出部における該信号処理部で導出した前記第１および第２クロック信号の位相に応じて、該クロック信号出力部で生成する前記第１および第２クロック信号が実質的に同期されるように該クロック信号出力部を制御する信号処理装置を用いる。
【発明の効果】
【０００９】
開示の技術によれば、従来技術よりも電気信号の高感度な検出が可能である。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して実施の形態を説明する。但し、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。即ち、本実施形態は、その趣旨を逸脱しない範囲で種々変形（各実施例を組み合わせる等）して実施することができる。
【００１１】
〔Ａ〕第１実施形態
アナログ／ディジタル変換器（Analog to Digital Converter、以下ＡＤＣと記載する場合がある）は、通信や電子機器における信号インターフェースにおいて重要な構成要素である。ＡＤＣは多くの電子機器システムにおいて、アナログ信号のディジタルコードへの必要不可欠な変換を行なう。具体的には、アナログ入力信号を振幅量子化して、通常は自然数ビット範囲内の二値化出力ワードへと変換する。
【００１２】
第１実施形態にかかる信号処理装置１０（図２（Ａ）参照）の対比構成例としてのＡＤＣシステムの一例を図１に示す。この図１に例示するＡＤＣシステムにおいては、入力端ＰＩから入力される入力信号を複数（図１ではｎ）に分岐する入力接点（入力ノード）１を有する。ここで、サンプルホールド回路２−ｉ（ｉ：１〜ｎ）は、それぞれ、入力接点１からの信号についてクロックＣＫｉによりサンプルホールドする。
【００１３】
又、ＡＤＣ３−１〜３−ｎは、各サンプルホールド回路２−１〜２−ｎからの信号をディジタル化する。更に、ディジタル信号処理部であるDigital Signal Processor（ＤＳＰ）４は、ＡＤＣ３−１〜３−ｎからの出力からディジタル信号処理により入力信号のＡＤ変換結果となるディジタル信号を出力する。尚、５は入力接点１に接続され入力端ＰＩから入力接点１に至る伝送路にインピーダンス整合する終端抵抗である。
【００１４】
この図１に示すＡＤＣシステムにおいて、サンプルホールド回路２−ｉは、一例としてMetal-Oxide-Semiconductor Field-Effect Transistor (MOSFET)で構成され、それぞれ位相の異なるインターリーブクロックＣＫｉを導入して入力信号についてサンプリングし対応するＡＤＣ３−ｉ（ｉ＝１〜ｎ）に出力する。そして、ＤＳＰ４では、ＡＤＣ３−１〜３−ｎからのサンプリング結果となるディジタル信号を合計Ｍビットとして受け取り、ディジタル信号処理により、例えばオーバーサンプリングによるアナログ／ディジタル変換された信号を出力する。
【００１５】
この図１に例示するようなＡＤＣシステムにおいては、多数の分岐を有する入力接点１においては回路負荷が比較的重くなる。又、サンプルホールド回路２−ｉは、入力接点１の線路側および対応するＡＤＣ３−ｉの線路側に対して、それぞれ、事実上の容量Ｃｐ１，Ｃｐ２による容量負荷を形成する。即ち、各々のサンプルホールド回路２−１〜２−ｎからのクロック信号は入力接点１に導かれて干渉を生ぜしめる。この干渉により、各々サンプリングを行なうＡＤＣ３−１〜３−ｎに入力する信号に対してノイズが加わるため波形を歪ませる。
【００１６】
このような入力接点１での回路負荷、容量負荷は、例えば２０Ｇｂｐｓ以上の伝送速度を達成する要件を満たすことができない。即ち、図１に示す回路においては、２０Ｇｂｐｓ以上の伝送速度を達成する通信回路に適用することに支障をきたす面がある。
【００１７】
そこで、第１実施形態においては、図２（Ａ）に示すような信号処理装置を提案する。この図２に示す信号処理装置１０においては、信号伝搬回路１１，サンプルホールド回路１２，１２ａ−１〜１２ａ−ｎ，ＡＤＣ１３，１３ａ−１〜１３ａ−ｎ，ＤＳＰ１４，終端抵抗１５および乗算器１６−１〜１６−ｎをそなえる。
【００１８】
すなわち、この図２（Ａ）に示す信号処理装置においては、終端抵抗１５が接続される箇所（入力接点１Ａ）においては、複数個を並列するのではなく、一のサンプルホールド回路１２が直列接続される。
【００１９】
信号伝搬回路１１は、誘電性基板１１ｃ上に、出力端ｐ２に接続される終端抵抗１５とインピーダンスが実質的に整合し入力端ｐ１からの信号を伝搬する信号伝搬路１１ａと、信号伝搬路１１ａの途中箇所において信号伝搬路１１ａに一端が非接触に形成された複数（ここではｎ本）の線路１１ｂ−ｉ（ｉ；１〜ｎ）と、が形成されてなる。
【００２０】
すなわち、第１実施形態の信号処理装置１０においては、前述の図１の場合と異なり、終端抵抗１５（５）に整合する信号伝搬路１１ａは１本のみである。これにより、入力接点１での回路負荷を低減させている。又、線路１１ｂ−ｉにそれぞれ接続されるサンプルホールド回路１２ａ−ｉは、入力接点１Ａに対しては非接触となっているので、入力接点１Ａへの容量負荷を低減させ、発生ノイズについても低減させることができる。
なお、「実質的」とは、製造誤差あるいは設計誤差を加味し、出願当時の技術水準に照らしてシステムが動作可能な範囲内での値のずれを含むことを意味している。
【００２１】
信号伝搬路１１ａは、検出対象となる信号の半周期長さ以上（ここでは例えば単位周期長さ）の伝搬に相当する長さを有し、入力端ｐ１からの信号を出力端ｐ２に導く。又、線路１１ｂ−１〜１１ｂ−ｎは、信号伝搬路１１ａにおける終端抵抗１５が接続された箇所から対応する形成箇所に至る距離差に相当する位相タイミングでの信号変動量に対応する信号を伝搬する。従って、信号伝搬回路１１は、検出対象となる信号について信号伝搬路１１ａの出力端ｐ２から出力するとともに信号変動量に対応する信号を線路１１ｂ−ｉを通じて出力するフロントエンドセンサである。
【００２２】
各線路１１ｂ−ｉは、信号伝搬路１１ａにおける入力端ｐ１から出力端ｐ２に至る長さを実質的に等分する距離を置いて複数本形成することができる。例えば３本の線路１１ｂ−１〜１１ｂ−３を形成する場合の一例としては、線路１１ｂ−１，１１ｂ−２を、信号伝搬路１１ａを３等分する２箇所の等分点配置とし、線路１１ｂ−３を入力端に相当する箇所に配置することができる。
【００２３】
換言すれば、この場合のｎ本の線路１１ｂ−１〜１１ｂ−ｎは、線路１１ｂ−１〜１１ｂ−（ｎ−１）については信号伝搬路１１ａをｎ等分する（ｎ−１）箇所の等分点配置とし、線路１１ｂ−ｎについては信号伝搬路１１ａの入力端に相当する箇所に配置することができる（線路配置パターン♯１）。
【００２４】
他の例としては、線路１１ｂ−１〜１１ｂ−３を、信号伝搬路１１ａを４等分したときの３箇所において信号伝搬路１１ａと非接触に配置形成することもできる。換言すれば、この場合のｎ本の線路１１ｂ−ｉ（ｉ；１〜ｎ）は、信号伝搬路１１ａをｎ＋１等分する配置間隔とすることができる（線路配置パターン♯２）。
【００２５】
なお、後述するように、信号伝搬路１１ａの出力と、線路１１ｂ−ｉからの出力については、共通のクロックＣＫ１を用いて実質的に同期してサンプルホールドする。このとき、線路１１ｂ−ｉでサンプルホールドする信号成分は、信号伝搬路１１ａの出力が当該タイミングおよび次なるタイミングでサンプルホールドされる信号の間を標本化するために用いることができる。
【００２６】
図３（Ａ）〜図３（Ｃ）は、上記線路配置パターン♯２の場合の信号伝搬回路１１の具体的構成例を示す図である。図３（Ａ）は、信号伝搬回路１１の等価回路とともに終端抵抗１５およびサンプルホールド回路１２を示し、図３（Ｂ）は信号伝搬回路１１の上視図、図３（Ｃ）は図３（Ｂ）におけるＸＹ断面図である。
【００２７】
誘電性基板１１ｃは、高さｈ，長さＬ（＞λ／２、λは信号伝搬路１１ａを伝搬する信号波長）および幅Ｗ（＞λ）を有する基板とすることができる。基板１１ｃ上に形成された信号伝搬路１１ａをそなえている。更に、２本の線路１１ｂ−１，１１ｂ−２が誘電性基板１１ｃに形成されている。
【００２８】
図３（Ｂ）に示すものにおいては、線路１１ｂ−１，１１ｂ−２は、信号伝搬路１１ａを３当分する２箇所の等分点配置で信号伝搬路１１ａに非接触に形成されている。尚、基板１１ｃとしては、例えば図４に示すような誘電性を有する素材のものを適用することができる。
【００２９】
図３（Ｃ）に示すように、信号伝搬路１１ａは誘電性基板１１ｃ上に形成されている。これに対し、線路１１ｂ−２は、誘電性基板１１ｃ内にあって信号伝搬路１１ａとの距離ｈ２を規定する第１線路部１１Ａと、誘電体基板１１ｃ上に形成された、第１線路部１１Ａと導通する第２線路部１１Ｂと、第１線路部１１Ａおよび第２線路部１１Ｂとを導通させる貫通導体１１Ｃと、をそなえることができる。線路１１ｂ−１についても同様である。
【００３０】
尚、図３（Ａ），図３（Ｂ）中において、ポートｐ１は信号伝搬路１１ａの入力端を示し、ｐ２は信号伝搬路１１ａの出力端を示す。又、ｐ３はサンプルホールド回路１２ａ−２に接続される線路１１ｂ−２の他端を、ｐ４はサンプルホールド回路１２ａ−１に接続される線路１１ｂ−１の他端を、それぞれ示している。
【００３１】
第１線路部１１Ａは、信号伝搬路１１ａの途中箇所において信号伝搬路１１ａと実質的に一定間隔を有して非接触に形成される。更に、第２線路部１１Ｂは、第１線路部１１Ａに導通接続された誘電性基板１１ｃ上の線路パターンを形成する。これにより、線路１１ｂ−１，１１ｂ−２は、ともに、第１線路部１１Ａにおいて信号伝搬路１１ａと非接触であるが電気的に結合され、信号伝搬路１１ａを伝搬する信号に対する検出信号を伝搬させることができるのである。
【００３２】
図３（Ｂ）の例では、信号伝搬路１１ａと基板１１ｃの深さ方向で実質的に一定間隔ｈ２を有して非接触に形成される。この間隔ｈ２により、信号伝搬路１１ａとの電気的結合力を定めることができる。
【００３３】
また、第１線路部１１Ａが信号伝搬路１１ａと一定間隔を有する信号伝搬路１１ａの方向の長さ（線路１１ｂ−ｉの信号伝搬路１１ａとのカップリング長）lenは、一例として０．５ｍｍ程度とすることができる。この程度の物理長の設定により、信号伝搬回路１１にPrinted Circuit Board（ＰＣＢ）技術や、Large Scale Integration（ＬＳＩ）技術を適用することが可能となる。
【００３４】
また、図２（Ｂ）において、サンプルホールド回路１２は、信号伝搬路１１ａの出力端ｐ２に接続されて、出力端ｐ２からの信号についてクロック（ＣＫ１）に同期したサンプリングを行なう。ＡＤＣ１３は、サンプルホールド回路１２でサンプリングされた信号についてディジタル信号（ビット信号）に変換してＤＳＰ１４に出力する。
【００３５】
これに対し、サンプルホールド回路１２ａ−ｉ（ｉ；１〜ｎ）は、サンプルホールド回路１２で適用するクロック（ＣＫ１）に同期して、線路１１ｂ−ｉを伝搬する信号をそれぞれサンプルホールドする。そして、サンプルホールド回路１２ａ−ｉにおいてサンプルホールドする信号は、信号伝搬路１１ａの出力端ｐ２から出力される信号に対して、対応する線路１１ｂ−１〜１１ｂ−ｎが形成される箇所に応じて時間軸上で遅れた信号成分ととらえることができる。
【００３６】
すなわち、サンプルホールド回路１２ａ−ｉでのサンプルホールド信号は、サンプルホールド回路１２でのサンプルホールド信号に対し、信号伝搬路１１ａの出力端ｐ２から線路１１ｂ−ｉが形成された箇所までの伝搬遅延距離だけ遅れた時間軸上の信号に対応する。
【００３７】
このとき、サンプルホールド回路１２−ｉに入力される線路１１ｂ−ｉは、信号伝搬路１１ａとは非接触に形成されている。従って、線路１１ｂ−ｉにおいては、該当する第１線路部１１Ａが形成された箇所において、信号伝搬路１１ａを伝搬する信号のうちの直流成分が実質的に除された交流成分を、検出信号として伝搬させる。サンプルホールド回路１２−ｉは、上述の検出信号をなす交流成分についてサンプルホールドするようになっている。
【００３８】
そして、ＡＤＣ１３ａ−ｉ（ｉ；１〜ｎ）においては、対応するサンプルホールド回路１２ａ−ｉでサンプリングされた信号についてそれぞれディジタル信号（ビット信号）に変換する。
【００３９】
図２（Ｂ）は、線路配置パターン♯２でｎ＝３とした場合における図２（Ａ）に示す信号処理装置におけるサンプルホールド回路１２，１２ａ−１〜１２ａ−３でのサンプルホールドする信号について説明するための図である。
【００４０】
サンプルホールド回路１２は、信号伝搬路１１ａの出力端ｐ２（入力接点１Ａ）から入力される信号について、クロックＣＫ１が立ち上がる時点ｔにおいての信号レベルをサンプルホールドする。又、サンプルホールド回路１２ａ−１〜１２ａ−３は、入力接点１Ａから、対応する線路１１ｂ−１〜１１ｂ−３が非接触に形成される信号伝搬路１１ａの箇所だけ上流側を伝搬する信号について、同時点ｔ１での信号レベルをそれぞれサンプルホールドする。
【００４１】
信号伝搬路１１ａの長さをクロックＣＫ１の周期Ｔに相当する伝搬距離とする場合を想定する。このとき、サンプルホールド回路１２では時点ｔでの信号レベル（Output(t)）をサンプルホールドする。サンプルホールド回路１２ａ−ｉでは、時点ｔ＋Ｔ・（ｉ／ｎ＋１）（線路配置パターン♯１の場合にはｔ＋Ｔ・（ｉ／Ｔ））で入力接点１Ａに到達することとなる信号レベルについてサンプルホールドする。
【００４２】
そして、サンプルホールド回路１２ａ−ｉは、先行する一段前のサンプルホールド回路１２ａ−（ｉ−１）で差分信号（又は微分信号、Differentiation signal）がサンプルホールドされる時点の信号に対する、信号伝搬路１１ａの伝搬遅延時間に相当して遅れた信号についての差分信号をサンプルホールドする。このサンプルホールドされる差分信号は変動量信号Delta_ｉである。サンプルホールド回路１２ａ−１においては、サンプルホールド回路１２でサンプルホールドされる信号レベルに対する変動量信号Delta_１をサンプルホールドする。
【００４３】
図３（Ａ）〜図３（Ｃ）の場合には、線路配置パターン♯２でｎを２としている。このため、サンプルホールド回路１２ａ−１では、線路１１ｂ−１を伝搬する信号として、サンプルホールド回路１２でサンプルホールドする信号レベルに対する変動量信号（Delta_1）をサンプルホールドする。
【００４４】
同様に、サンプルホールド回路１２ａ−２では、線路１１ｂ−２を伝搬する信号として、時点ｔ＋２Ｔ／３で入力接点１Ａに到達することとなる信号についての変動量信号Delta_２についてサンプルホールドする。ここでの変動量信号Delta_２は、先行する一段前のサンプルホールド回路１２ａ−１でサンプルホールドする時点の信号レベルに対する差分信号である。
【００４５】
このように、ＣＫ１の単位周期内において更に２回のサンプリング機会を実質的に得るために、サンプリングクロックＣＫ１間の信号レベルを差分信号として伝搬することができる線路１１ｂ−１，１１ｂ−２を形成している。
【００４６】
また、サンプルホールド回路１２，１２ａ−１〜１２ａ−ｎにおいて共通のクロックＣＫ１を用いることにより、クロックを発生させるための回路構成を図１に示すものと比較して簡素化させることができ、又、クロック信号間での干渉ノイズを減少させることができる。
【００４７】
したがって、上述のサンプルホールド回路１２およびＡＤＣ１３は、信号伝搬路１１ａの出力端ｐ２から出力される信号（第１信号）について第１クロックに同期してサンプリングするとともに、ディジタル信号として出力する第１ディジタル化部としての機能を有する。
【００４８】
また、上述の各サンプルホールド回路１２ａ−ｉおよびＡＤＣ１３ａ−ｉ（ｉ＝１〜ｎ）は、対応する線路１１ｂ−ｉを伝搬する、信号伝搬路１１ａを伝搬する信号の変動量に対応する変動量信号Delta_ｉを、第２信号として、第１クロックに同期してサンプリングするとともに、ディジタル信号として出力する第２ディジタル化部としての機能を有する。
【００４９】
また、図２（Ａ）に示す乗算器１６−１〜１６−ｎにおいては、各ＡＤＣ１３ａ−１〜１３−ｎからのディジタル信号について、ＤＳＰ１４からの制御を受けて、ＡＤＣ１３からのディジタル信号のビット桁をそろえるためのレベル補正又は解像度補正のための演算を行なう。
【００５０】
さらに、ＤＳＰ１４は、上述のＡＤＣ１３，１３ａ−１〜１３ａ−ｎからのサンプルされた信号値（ディジタル信号）を入力され、入力端ｐ１を通じて入力される信号についての処理又は操作を行なう。第１実施形態においては、一例として、入力端ｐ１から入力さされるアナログ電気信号がディジタル変換された信号であって、前述の図１の場合よりもエラーが低減されたディジタル信号を出力する。
【００５１】
具体的には、入力端ｐ１を通じてアナログ信号として入力される信号を、ディジタル変換されたディジタル信号として出力する。一方、ＤＳＰ１４は、ＡＤＣ１３，１３ａ−１〜１３ａ−ｎからの変動量信号値に応じて、乗算器１６−１〜１６−ｎでの解像度補正のための係数Ｋを制御する。
【００５２】
したがって、少なくとも、上述のサンプルホールド回路１２ａ−ｉおよびＡＤＣ１３ａ−ｉにより、信号伝搬路１１ａの出力端ｐ２から出力される第１信号とともに、線路１１ｂ−ｉから出力される第２信号を用いた信号処理を行なう信号処理部として機能する。更に、上述のサンプルホールド回路１２ａ−ｉおよびＡＤＣ１３ａ−ｉとともに、ＤＳＰ１４を含んで信号処理部として機能するととらえることもできる。
【００５３】
図３（Ｄ）は、信号伝搬回路１１を伝搬する信号の周波数に応じた入出力特性を示す図である。この図３（Ｄ）において、Ｓ（ｐ２，ｐ１）は、信号伝搬路１１ａの入力端ｐ１から、出力ポートｐ２である信号伝搬路１１ａの出力端ｐ２に導かれる信号の入力に対する出力信号レベル特性である。
【００５４】
これに対し、Ｓ（ｐ４，ｐ１）およびＳ（ｐ３，ｐ１）はそれぞれ、信号伝搬路１１ａの入力端ｐ１から線路１１ｂ−２，１１ｂ−１の他端ｐ４，ｐ３に導かれる変動量信号の入力信号に対する出力信号レベル特性である。
【００５５】
この図３（Ｄ）のＳ（ｐ２，ｐ１）に示すように、出力端ｐ２から出力される信号は、０〜５０ＧＨｚに亘りほとんど減衰せず、−０．４ｄＢ程度以上となる。これに対し、Ｓ（ｐ４，ｐ１）およびＳ（ｐ３，ｐ１）に示すように、線路１１ｂ−２，１１ｂ−１の他端ｐ４，ｐ３から出力される変動量信号は、０Ｈｚ付近の低周波成分は伝搬しない。しかし、主として通信信号のビットレートに相当する高周波領域（例えば２０ＧＨｚ以上）については、−１２ｄＢ程度の減衰に留まり、入力信号レベルの１／５程度となる。
【００５６】
ＤＳＰ１４においては、乗算器１６−１，１６−２での乗算のための係数Ｋを与えることにより、線路１１ｂ−２，１１ｂ−１の他端ｐ４，ｐ３から出力される信号レベルが、乗算器１６−１，１６−２でのＫ倍の演算により出力端ｐ２から出力される信号レベルに揃うようにしている。
【００５７】
図５（Ａ）〜図５（Ｃ）は、上述のＤＳＰ１４による係数Ｋの導出とともに、乗算器１６−１，１６−２での乗算について説明するための図である。サンプルホールド回路１２で周期ＴのクロックＣＫ１に同期してサンプリングされる信号レベルをＳＨとする。すると、連続してサンプリングされる信号レベル間のレベル差ＳＨ（ｔ＋Ｔ）−ＳＨ（ｔ）は、サンプルホールド回路１２−ｉでサンプリングされる変動量信号Delta_iを用いて、式（１）のようにあらわすことができる（図５（Ｂ）参照）。
【００５８】
【数１】
2009284381.tif 000003
なお、ここでは、線路配置パターン♯１を想定している。即ち、変動量信号を伝搬する線路１１ｂ−１〜１１ｂ−（ｎ−１）については信号伝搬路１１ａをｎ等分する（ｎ−１）箇所の等分点配置とし、線路１１ｂ−ｎについては信号伝搬路１１ａの入力端に相当する箇所に配置する構成を想定している。
【００５９】
ここで、線路１１ｂ−ｉからの変動量信号の平均レベルが信号伝搬路１１ａを伝搬する信号レベルの１／Ｋとなると置く。すると、図５（Ａ）に示すように、ＳＨ（ｔ＋Ｔ）−ＳＨ（ｔ）は、サンプリングタイミング（ｔ）での各サンプルホールド回路１２ａ−ｉでサンプルホールドされた信号Delta_iに各々レベル調整値Ｋを乗算した値の総和に等しいということができる。
【００６０】
これにより、Ｋの値については、式（２）のようにして求めることができる。
【数２】
2009284381.tif 000004
【００６１】
乗算器１６−ｉでは、サンプルホールド回路１２ａ−ｉでサンプルホールドされた変動量信号Delta_iをディジタル信号としてＡＤＣ１３−ｉから入力されるとともに、ＤＳＰ１４からのレベル補正係数Ｋを入力され、Delta_iとＫとを乗算する。図５（Ｃ）は乗算器１６−ｉでの乗算について説明するための図である。
【００６２】
各ＡＤＣ１３ａ−ｉは、線路１１ｂ−ｉを伝搬する変動量信号のサンプル値をディジタル変換するので、いずれも同様の解像度（絶対的な最上位ビットレベル［ＭＳＢ］と最下位ビットレベル［ＬＳＢ］とが同等）を有している（図５（Ｃ）のＢ参照）。これに対し、ＡＤＣ１３においては、信号伝搬路１１ａを伝搬した信号のサンプル値をディジタル変換するので、ＡＤＣ１３ａ−ｉとは異なる解像度を有しているが、ビット数自体は同等のＭビットワードとしている（図５（Ｃ）のＡ参照）。
【００６３】
乗算器１６−ｉにおいては、各ＡＤＣ１３ａ−ｉからのディジタル信号をＫ倍する。これにより得られたディジタル信号は、ＡＤＣ１３からのディジタル信号と、絶対的な最上位ビットレベルと最下位ビットレベルとが揃うＭビットワードの値となる（図５（Ｃ）のＣ参照）。実質的には、乗算器１６−ｉでの乗算により、ＡＤＣ１３ａ−ｉからのディジタル信号を、log（Ｋ）ビットだけビットシフトした値と同等の値がえられる。これにより、ＤＳＰ１４では、演算処理が容易となる値が導入されるようになる。
【００６４】
したがって、上述の乗算器１６−ｉは、ＡＤＣ１３ａ−ｉからのディジタル信号の解像度の補正演算を行ない、補正演算の行なわれたディジタル信号をＤＳＰ１４に出力する解像度補正部として機能する。又、ＤＳＰ１４は、ＡＤＣ１３からのディジタル信号に基づいて、乗算器１６−ｉでの補正演算を制御する解像度補正制御部として機能している。
【００６５】
なお、線路１１ｂ−１〜１１ｂ−ｎを、信号伝搬路１１ａをｎ＋１等分したときのｎ個の等分点箇所に配置する場合（線路配置パターン♯２）においても、ＤＳＰ１４では、各線路１１ｂ−１〜１１ｂ−ｎを伝搬する変動量信号レベルDelta_iからＫの値を割り出すことができる。
【００６６】
たとえば、信号の電圧レベルの傾きが一定しているランプ信号（ramp signal）や三角波信号においては、Delta_iのいずれかの値がわかれば、その値からDelta_iの総和を割り出すことができるので、ＤＳＰ１４では最適なＫの値を導出することが可能である。あるいは、入力信号についての最適なＫの値を予め割り出しておいてもよい。
【００６７】
上述のごとく構成された信号処理装置１０においては、入力端から入力された信号は信号伝搬路１１ａを伝搬して出力端ｐ２から出力される。出力端ｐ２から出力された信号は終端抵抗１５で終端されるとともに、サンプルホールド回路１２でクロックＣＫ１に同期してサンプル値が保持（ホールド）される。ＡＤＣ１３では、サンプルホールド回路１２で保持するサンプル値についてディジタル信号に変換されてＤＳＰ１４に出力される。
【００６８】
一方、サンプルホールド回路１２ａ−ｉにおいては、信号伝搬路１１ａの伝搬中途において非接触に形成された線路１１ｂ−ｉを介して信号伝搬路１１ａの伝搬中途における変動量信号を抽出する。即ち、サンプルホールド回路１２ａ−ｉにおいては、サンプルホールド回路１２と同一のサンプリングクロックを用いながらも、サンプルホールド回路１２でサンプルホールドするタイミングの間隙をなすタイミングにおける変動量信号Delta_ｉをサンプルホールドする。
【００６９】
そして、ＡＤＣ１３ａ−ｉにおいては、サンプルホールド回路１２ａ−ｉでサンプルホールドされた変動量信号についてディジタル信号に変換する。乗算器１６−ｉではＡＤＣ１３ａ−ｉからのディジタル信号について解像度補正演算を行なった後にＤＳＰ１４に対して出力する。
【００７０】
このように、ＤＳＰ１４においては、サンプリングクロックＣＫ１を用いながらも、サンプルホールド回路１３でのサンプリング間隔よりも短い間隔での信号標本値をＤＳＰ１４で取り込む。これにより、クロック信号間の標本値を用いた補間演算により、入力信号に対する良好なＳＮＲを有するＡＤ変換結果としてのディジタル信号を出力できる。
【００７１】
図６（Ｂ）は、第１実施形態の信号処理装置１０におけるＡＤＣ１３ａ−ｉでのＳＮＲの導出例について説明するための図である。式（３）と、文献（VLSI:Design of Analog and Digital circuits, R.L.Reiger）とから、量子化エラーによる最大ＳＮＲ（Ｑ値）は、ＮをＡＤＣ１３の出力ビット数とすると、６．０２Ｎ＋１．７７ｄＢに等しい。
ＳＮＲＱ−ＭＡＸ＝６．０２Ｎ＋（４．７７−３）ｄＢ＝６．０２Ｎ＋１．７７ｄＢ…（３）
【００７２】
すなわち、ＡＤＣ１３ａ−ｉでディジタル変換する信号（Ｖ（ｗ３））に関し、ＳＮＲは量子化レベルの数に比例する一方、解像度値には反比例する。ＳＮＲが十分に高ければ、ＡＤＣ１３ａ−ｉでディジタル変換する信号の解像度については、出力端からの信号（Output(t)）の解像度と実質的に同等値にとどめられる。又、量子化レベルについてはＮ−ｌｏｇ２（Ｋ）まで低下する。ＡＤＣ１３ａ−ｉにＡＤＣ１３と同等のＳＮＲ（Ｑ値）が必要であれば、ＡＤＣ１３ａ−ｉの量子化レベルをＮに設定できるので、ＳＮＲおよびＡＤ変換の質は低下しない。
【００７３】
なお、図６（Ａ）に示すように、乗算器１６−ｉから出力されるディジタル信号のうちで、ＭＳＢビットにうちてはＤＳＰ１４に出力する一方、ＬＳＢビットについては他のフィードバック要素に用いることとしてもよい。
【００７４】
図７は信号伝搬路１１ａの出力端から出力される信号波形（signal at port p2）、線路１１ｂ−ｉを伝搬する信号波形（Coupled signal V(w3)）、およびＤＳＰ１４からの出力信号（Output (t＋kT/2)，ｋは自然数）についてのシミュレーション例を示す図である。
この図７に示すように、ＤＳＰ１４から出力される出力信号は、ＡＤＣ１３におけるサンプリングクロックＣＫ１の間隙をなす値についても正確に補間している。
【００７５】
すなわち、サンプリングクロックＣＫ１でのＡＤＣ１３によるサンプリングデータに対応するOutput（ｔ+ｍＴ／２）（ｍは偶数）の値について正確にサンプルする。これに加えて、ＡＤＣ１３ａ−ｉからの値を用いた補間値をなすOutput（ｔ+ｐＴ／２）（ｐは奇数）についても、信号伝搬路１１ａの出力端から出力される信号波形のレベルを正確にサンプルしている。
【００７６】
なお、差分パートをなすＡＤＣ１３ａ−ｉでサンプルされる差分信号のレベルは、ＡＤＣ１３でサンプルされる信号レベルの１０分の１程度となる場合には、これらのＡＤＣ１３ａ−ｉでの量子化レベルとしては、ＡＤＣ１３よりも３〜４ビット程度減少させることが可能である。
【００７７】
図８は、ＡＤＣ１３からのサンプル値とともにＡＤＣ１３ａ−ｉからのサンプル値を用いてディジタル変換結果の信号とした場合（ａ+ｂ）と、ＡＤＣ１３ａ−ｉからの変動量信号を用いずにディジタル変換結果の信号とした場合（ａ）とを、オリジナルのアナログ信号波形と対比して示す図である。ここでは、一例としてオリジナルのアナログ信号に４０Ｇｂｐｓのアナログ信号を用いている。この図８に示すように、（ａ）の場合よりも（ｂ）の場合のほうが、元の信号波形を正確に再現(restore)することができる。
【００７８】
図９（Ａ）〜図９（Ｃ）は、図１のＡＤＣシステムに対比した図２に示す信号処理装置１０の容量負荷の改善効果を説明するための図である。図９（Ａ）に示すアイパターンを有する入力信号が入力される場合、図１のＡＤＣシステムにおけるＡＤ変換結果として出力されるディジタル信号の特定のチェックポイントでのアイパターン（Eye-diagram at Check point）は、図９（Ｂ）に示すようになる。一方、図２の信号処理装置１０でのＡＤ変換結果においては、図９（Ｃ）に示すようになる。
【００７９】
図２（Ａ）に示す信号処理装置１０では、終端抵抗１５が接続される接点１Ａでの容量負荷が、図１の場合における接点１よりも軽減されるので、信号の減衰を抑制できる。この信号の減衰の抑制効果により、アイダイヤグラムの劣化についても、図１のＡＤＣシステムの場合（図９（Ｂ））よりも改善している（図９（Ｃ））。
【００８０】
図１０は図１のＡＤＣシステムにおける一のクロックパルス（Ｓｍｐｌ  ＣＫ２）とともに、入力接点１に混入するクロックＣＫｉの成分によるノイズ（Ｖ）について示す図である。又、図１１は図２（Ａ）に示す信号処理装置１０において共通に用いられるクロック（Ｓｍｐｌ  ＣＫ１）とともに、入力接点１Ａに混入するクロックＣＫ１の成分によるノイズ（Ｖ）について示す図である。
【００８１】
ここで、図１に示すＡＤＣシステムにおいては、複数のサンプルホールド回路２−ｉを介して入力接点１にクロックＣＫｉが混入するようになっている。このため、図１０に示すように、入力接点１でのクロックノイズの振幅レベルは、もとのクロック信号ＣＫｉの振幅の１０％程度になることがある。このようなクロックノイズは、後段のＡＤＣ３−ｉでのデータエラーを招く原因になりうる。
【００８２】
これに対し、図２（Ａ）に示す信号処理装置１０においては、入力接点１Ａに混入するクロックＣＫ１の起点については、入力接点１Ａに接続されている単一のサンプルホールド回路１２のみを想定すればよい。従って、図１１に示す入力接点１Ａでのクロックノイズの振幅については、もとのクロック信号ＣＫ１の振幅の２パーセント程度まで減少させることができる。これにより、図２（Ａ）に示す信号処理装置１０においては、図１に示すＡＤＣシステムと対比すると大幅にデータエラーを抑制することができるようになる。
【００８３】
このように、第１実施形態における信号処理装置１０によれば、従来技術よりも電気信号の高感度な検出が可能である。そして、良好なＳＮＲを有するサンプルホールド値および変動量信号をＡＤＣ１３およびＡＤＣ１３ａ−ｉ（乗算器１６−ｉ）からそれぞれ取り込むことができるので、高精度のＡＤ変換を実現できる。
【００８４】
〔ｂ〕第２実施形態の説明
図１２は第２実施形態にかかる信号処理装置２０を示す図である。この図１２に示す信号処理装置２０は、前述の第１実施形態の信号処理装置１０のＤＳＰ１４に機能が追加されたＤＳＰ２４をそなえる。即ち、ＤＳＰ２４での演算により、ＡＤＣ１３，１３−ｉから入力されたサンプルデータを用いて、光位相変調された信号の復調を行なう。
【００８５】
一例として、伝送路を介して入力されたＤＱＰＳＫ（Differential Quadrature Phase Shift Keying）光信号を図示しない受光素子で受光して、受光した結果の電気信号が信号処理装置２０をなす信号伝搬路１１ａの入力端ｐ１に入力される。
【００８６】
図１３（Ａ）は、上述のＤＱＰＳＫシステムまたはＣＤＲ（Clock Data Recovery）における信号波形について説明するための図である。これらのシステムにおいては、ＤＱＰＳＫ信号の復調やクロック抽出を行なうために、クロスポイント時間の計算が求められる。
【００８７】
第２実施形態における信号処理装置２０をなすＤＳＰ２４では、この入力端ｐ１に入力され信号伝搬路１１ａを伝搬する電気信号についてのサンプル値をＡＤＣ１３，１３ａ−ｉから取り込む。これにより、サンプリングタイミングから識別点レベルを有するタイミングまでの時間であるクロスポイント時間について求めている。
【００８８】
ここで、ＤＳＰ２４は、クロスポイントを求めるための機能として、等価的に、差分演算器２４ａ，２４ｂ，フリップフロップ（ＦＦ）２４ｃ，加算器２４ｄ，シリパラ変換器２４ｅ，割り算器２４ｆ，２４ｇおよび乗算器２４ｈをそなえる。
【００８９】
すなわち、乗算器２４ａ，シリパラ変換器２４ｅ，割り算器２４ｆおよび乗算器２４ｈにより、実質的に式（４）に従ってクロスポイント時間ｔ２を求める。又、上述のＦＦ２４ｃ，差分演算器２４ｂ，加算器２４ｄおよび割り算器２４ｇにより、乗算器１６−ｉへ供給する解像度Ｋを、実質的に前述の式（２）に従って求めることができるようになる。
【００９０】
【数３】
2009284381.tif 000005
【００９１】
ここで、Ｖｘは識別レベルに相当する。前述したように、クロスポイント時間は、サンプルホールドするクロックＣＫ１のタイミングから、信号伝搬路１１ａを伝搬する信号について識別レベルと交差するタイミングまでの時間差によって与えられる。
【００９２】
図１２に示すものにおいては、ｎ＝４として、４本の線路１２ｉ−１〜１２ｉ−４が線路配置パターン♯１として形成されている。この場合においては、図１３（Ｂ）に例示するように、クロスポイントが存在する区間ｉでの乗算器１６−ｉからの検出値K.Delta_i（図１３（Ｂ）中においてはK.Delta_1）をＴ／４で除算した値は、クロスポイントを含む区間における単位時間あたりの検出値（ここでは電圧値）の変化量を示す。従って、上述のＶｘ−ＳＨ（ｔ）を、上述の変化量で除算することにより、クロスポイント時間ｔ２を得ることができるのである。
【００９３】
なお、クロスポイントをなす識別点レベルＶｘをなす区間がいずれの区間K.Delta_1〜nに該当するかは、ＤＳＰ２４において、乗算器１６−ｉから取り込まれる各変動量信号K.Delta_1〜nを用いて特定することができる。
【００９４】
図１に示すＡＤＣシステムを適用した場合のクロスポイント時間は、式（５）に示すｔ１で与えられる。従って、ＤＳＰ４でクロスポイント時間を計算するには、ＡＤＣ１３からの連続するサンプリングデータの差ＳＨ（ｔ＋Ｔ）−ＳＨ（ｔ）を計算する必要がある。このため、ＤＳＰ４での演算負荷が比較的重くなる。
【００９５】
【数４】
2009284381.tif 000006
【００９６】
これに対し、図１２に示す信号処理装置２０においては、連続するサンプリングデータの差ＳＨ（ｔ＋Ｔ）−ＳＨ（ｔ）を計算する必要がない。その代わりに、上述の式（４）に示すように、クロスポイントが存在する区間での変動量信号に相当する信号を検出値として出力する乗算器１６−ｉの出力を直接使用している。従って、ＤＳＰ２４への演算負荷は図１に示すＡＤＣシステムのＤＳＰ４よりも大幅に軽減されることになる。
【００９７】
なお、図１３（Ａ）に示すように、ＤＳＰ２４においては、求めたクロスポイント時間を用いて位相シフト量ｓｈｆを計算することを通じ、ＤＱＰＳＫ変調された信号を復調する。位相シフト量ｓｈｆは、上述のごとく求められたクロスポイント時間ｔ２を用いて、実質的に式（６）に従って導出することができる。
ｓｈｆ＝３６０（ｔ２／Ｔ）  ［degree］            （６）
【００９８】
上述のごとく構成された信号処理装置２０においては、入力端ｐ１を通じて位相変調された信号を入力されるとともに、ＤＳＰ２４では、ＡＤＣ１３およびＡＤＣ１３ａ−ｉからのディジタル信号をもとに、位相変調にかかるシンボル間タイミングに対する位相ずれ量をクロスポイント時間ｔ２として演算している。ＤＳＰ２４では、このように演算されたクロスポイント時間ｔ２を用いて位相変調された信号を復調することができる。
【００９９】
このように、第２実施形態においても、従来技術よりも電気信号の高感度な検出が可能である。そして、良好なＳＮＲを有するサンプルホールド値および変動量信号をＡＤＣ１３およびＡＤＣ１３ａ−ｉ（乗算器１６−ｉ）からそれぞれ取り込むとともに、復調処理のための負荷を簡素化させることができる。
【０１００】
〔ｃ〕第３実施形態の説明
図１４は第３実施形態にかかる信号処理装置３０を示す図である。この図１４に示す信号処理装置３０は、前述の第１実施形態の信号処理装置１０に、光を受光し受光結果に応じた信号を信号伝搬回路１１の入力端ｐ１に導く受光素子（図１４中においてはフォトダイオード）３１を更にそなえている。
【０１０１】
具体的には、この図１４に示すものにおいては、複数個（ここではｍ個）の受光素子３１−ｊ（ｊ；１〜ｍ、ｍは複数）がアレイ状に配列されるとともに、各受光素子３１−ｊからの出力を増幅するアンプ３２−ｊがそなえられる。
【０１０２】
そして、アンプ３２−ｊからの出力については、セレクタ３３−ｊを介して、直接又は間接に信号伝搬回路１１の入力端ｐ１に接続される。具体的には、アンプ３２−ｍからの出力はセレクタ３３−ｍを介して直接に信号伝搬回路１１に接続される。しかし、アンプ３２−（ｍ−１）からの出力についてはセレクタ３３−（ｍ−１）および抵抗３４を介して入力端ｐ１に接続される。
【０１０３】
なお、セレクタ３３−（ｍ−１）は、入力端ｐ１からみてセレクタ３３−ｍよりも抵抗３４を介して上流側に接続される。同様に、ｋ＝２〜ｍとしたときのセレクタ３３−ｋは、それぞれ、ｐ＝１〜（ｍ−１）としたときのセレクタ３３−ｐに対して、抵抗３４を介して接続される。
【０１０４】
これにより、セレクタ３３−ｊは、いずれかをオンとし他をオフとするセレクト信号ＲＳＥＬ（ｊ）を受けることにより、受光素子３１−ｊからの信号を選択的に切り換えて出力することができるようになっている。この各セレクタ３３−ｊへのセレクト信号ＲＳＥＬ（ｊ）については、ＤＳＰ１４から与えることとしてもよいし、オペレータによる設定機能等、他の制御機能から与えることとしてもよい。
【０１０５】
上述のごとく構成された信号処理装置３０においては、セレクタ３３−ｊによって選択された１つの受光素子３１−ｊからの受光信号が、アンプ３２−ｊ，セレクタ３３−ｊおよび抵抗３４を介して、信号伝搬回路１１の入力端ｐ１に入力される。そして、信号伝搬路１１ａを伝搬する信号について、ＡＤＣ１３ａ−ｉからのディジタル信号（変動量信号）とともに、ＡＤＣ１３からのディジタル信号をＤＳＰ１４で取り込む。
【０１０６】
これにより、ＤＳＰ１４においては、セレクタ３３−ｊで選択された受光素子３１−ｊからの受光信号について、高いＳＮＲをもってディジタル信号に変換することができるようになる。
【０１０７】
このように、第３実施形態ににおいても、第１実施形態の場合と同様に従来技術よりも電気信号の高感度な検出が可能である。そして、複数の受光素子３１−ｊからの受光信号をＡＤ変換するための信号処理装置１０としての機能を共用化しながら、従来技術よりも高精度のＡＤ変換を実現できる。
【０１０８】
〔ｄ〕第４実施形態の説明
図１５は第４実施形態にかかる信号処理装置を示す図である。この図１５に示す信号処理装置４０は、互いに隔離された複数の（第４実施形態においては２つの）論理ブロック４０１，４０２に対して共通のクロック信号源を適用している。この場合において、クロック信号源から各論理ブロック４０１，４０２にクロック信号供給するため、それぞれクロック供給線路（レイアウトワイヤ）４１１，４１２が配されている。
【０１０９】
しかしながら、クロック供給線路４１１，４１２の線路長については、論理ブロック４０１，４０２の設置箇所の要請から同じ長さにすることが困難な場合がある。このため、論理ブロック４０１，４０２が同期した動作が必要とされる場合には、線路長によらず入力されるクロック信号を同期させることが求められる。
【０１１０】
第４実施形態の信号処理装置４０は、位相補間器４１，第１ＡＤＣシステム４２ａ，第２ＡＤＣシステム（ADC_b）４２ｂ，位相検出器４３および積分器４４をそなえる。これにより、クロック供給線路４１１，４１２の長さによらず、論理ブロック４０１，４０２へのクロック信号を同期させることができるようになっている。
【０１１１】
位相補間器４１は、共通クロックから第１および第２クロック信号ＣＫａ，ＣＫｂを生成するクロック信号出力部である。具体的には、一のクロック信号源からのクロック信号であるシステムクロックを導入して各論理ブロック４０１，４０２へのクロック信号ＣＫａ，ＣＫｂをそれぞれ出力する。位相補間器４１から出力されたクロック信号ＣＫａ，ＣＫｂは、それぞれ、クロック供給線路４１１，４１２を通じて論理ブロック４０１，４０２に供給される。
【０１１２】
ここで、クロック信号ＣＫａ，ＣＫｂへの位相補間が未処理である場合には、各クロックは同位相で出力される（ＣＫａ（ｔ），ＣＫｂ（ｔ））。クロック供給線路４１１の伝搬によるクロック信号の位相シフトを“ａ”とし、クロック供給線路４１２の伝搬によるクロック信号の位相シフトを“ｂ”とすると、論理ブロック４０１，４０２へのクロック信号は位相差“ｂ−ａ”だけ位相がずれていることになる。
【０１１３】
位相補間器４１は、後述するように、積分器４４からの制御を受けて、クロック供給線路４１１，４１２への出力時点でのクロック信号の位相補間を行なう。これにより、各論理ブロック４０１，４０２に入力される時点でのクロック信号ＣＫａ，ＣＫｂを実質的に同期させている。
【０１１４】
ＡＤＣシステム４２ａ，４２ｂは、クロック供給線路４１１，４１２からのクロック信号の位相をそれぞれ検出する位相検出部であり、位相検出対象のクロック供給線路の本数に応じてそなえられる。本実施形態においては、第１，第２ＡＤＣシステム４２ａ，４２ｂの２個である。
【０１１５】
ここで、第１ＡＤＣシステム４２ａでは、論理ブロック４０１に供給されるクロック信号ＣＫａ（ｔ＋ａ）を、論理ブロック４０１へのクロック入力端から分岐して配線されたフィードバックワイヤ４２１から取り込んでディジタル信号に変換する。同様に、第２ＡＤＣシステム４２ｂでは、論理ブロック４０２に供給されるクロック信号ＣＫｂ（ｔ＋ｂ）を、論理ブロック４０２へのクロック入力端から分岐して配線されたフィードバックワイヤ４２２から取り込んでディジタル信号に変換する。
【０１１６】
ここで、第１，第２ＡＤＣシステム４２ａ，４２ｂは、それぞれ、前述の信号処理装置１０をなす要素（符号１１〜１５，１２ａ−ｉ，１３ａ−ｉ，１６−ｉ参照）をそなえる。尚、図１５中においては、第１ＡＤＣシステム４２ａの要素は、信号伝搬回路４２ａａ，ＡＤＣ部４２ａｂとして示している。同様に、第２ＡＤＣシステム４２ｂの要素は、信号伝搬回路４２ｂａ，ＡＤＣ部４２ｂｂとして示している。
【０１１７】
ここで、信号伝搬回路４２ａａ，４２ｂａは、図２（Ａ）の信号伝搬回路１１に相当する。信号伝搬回路４２ａａ，４２ｂａの入力端ｐ１ａ，ｐ１ｂには、それぞれ、クロック供給線路４１１，４１２からの信号ＣＫａ（ｔ＋ａ），ＣＫｂ（ｔ＋ｂ）が、実質的に同一長さで同一遅延時間を有するフィードバックワイヤ４２１，４２２を介して入力される。尚、信号伝搬回路４２ａａ，４２ｂａをなす信号伝搬路（図２（Ａ）の符号１１ａ参照）を、ともに当該信号伝搬回路４２ａａ，４２ｂを伝搬するクロック信号の波長の１／２に相当する長さとしている。
【０１１８】
また、ＡＤＣ部４２ａｂ，４２ｂｂは、図２（Ａ）の符号１２〜１５，１２ａ−ｉ，１３ａ−ｉおよび１６−ｉで示す機能要素を含む。即ち、ＡＤＣ部４２ｂａ，４２ｂｂにおいては、それぞれＡＤ変換の対象となる信号ＣＫａ（ｔ＋ａ），ＣＫｂ（ｔ＋ｂ）についてディジタル信号として出力する。ＡＤＣ部４２ａｂ，４２ｂｂにおいては、（実質的に同一タイミングでの）位相検出情報ph_a，ph_bを出力することとしてもよい。
【０１１９】
位相検出器４３は、ＡＤＣ部４２ａｂ，４２ｂｂからのＡＤ変換された信号ＣＫａ（ｔ＋ａ），ＣＫｂ（ｔ＋ｂ）を入力されて、それぞれの信号ＣＫａ（ｔ＋ａ），ＣＫｂ（ｔ＋ｂ）についての（実質的に同一タイミングでの）位相ph_a，ph_bについての差分phi_dfを検出する。
【０１２０】
積分器４４においては、位相検出器４３で検出された位相差分情報phi_dfについて所定時間の累積演算（積分演算）を行なって、演算結果Int(phi_df)を位相補間器４１に出力する。
【０１２１】
これにより、位相補間器４１においては、上述の積分器４４からの演算結果Int(phi_df)を制御情報として用いることにより、論理ブロック４０１，４０２に入力される時点で位相シフトａ，ｂを有しているクロック信号ＣＫａ（ｔ＋ａ），ＣＫｂ（ｔ＋ｂ）についての位相補間を行なうことができるようになっている。
【０１２２】
したがって、上述の位相検出器４３および積分器４４によりクロック制御部を構成する。即ち、位相検出器４３および積分器４４により、ＡＤＣシステム４２ａ，４２ｂで導出したクロック信号ＣＫａ，ＣＫｂの位相に応じて、位相補間器４１で生成するクロック信号ＣＫａ，ＣＫｂが実質的に同期されるように位相補間器４１を制御する。
【０１２３】
上述のごとく構成された信号処理装置４０の動作態様について説明する。図１６に示すように、位相補間器４１では、論理ブロック４０１，４０２へのクロック信号の同期が確立する前段階においては、クロック供給源からのクロック信号（ＣＫ（ｔ）、Ａ参照）を位相調整せずにクロック供給線路４１１，４１２へのクロック信号ＣＫａ（ｔ），ＣＫｂ（ｂ）として出力する（Ｂ１，Ｂ２参照）。
【０１２４】
クロック供給線路４１１，４１２を伝搬するクロック信号ＣＫａ（ｔ），ＣＫｂ（ｔ）は、それぞれの線路長の相違による位相シフトを受け、それぞれ、第１，第２ＡＤＣシステム４２ａ，４２ｂに信号ＣＫａ（ｔ＋ａ），ＣＫｂ（ｔ＋ｂ）として入力される（Ｃ１，Ｃ２参照）。
【０１２５】
第１，第２ＡＤＣシステム４２ａ，４２ｂにおいて、それぞれの論理ブロック４０１，４０２へのクロック信号ＣＫａ（ｔ＋ａ），ＣＫｂ（ｔ＋ｂ）についてディジタル信号として出力する。そして、位相検出器４３および積分器４４により、第１，第２ＡＤＣシステム４２ａ，４２ｂからのディジタル信号を用いて、位相補間のための位相ずれInt(phi_df)を算出する。
【０１２６】
位相補間器４１における位相ずれInt(phi_df)を用いた位相補間処理により、論理ブロック４０１，４０２に入力される時点でのクロック信号について同期させることができる。例えば、図１６に示すように、位相補間器４１において、クロック供給線路４１１に出力するクロック信号ＣＫａ（ｔ）について、位相量“ｂ−ａ”だけ位相シフトさせる。これに対し、クロック供給線路４１２に出力するクロック信号ＣＫｂ（ｔ）については位相シフトを行なわない（Ｄ１，Ｄ２参照）。
【０１２７】
これにより、論理ブロック４０１に入力される時点におけるクロック信号ＣＫａの位相シフト量は、クロック供給線路４１１での位相シフト量とあわせ“ｂ”となる（Ｅ１参照）。これは、論理ブロック４０２に入力される時点におけるクロック信号ＣＫｂの位相シフト量と同等であり（Ｅ２参照）、２つの論理ブロック４０１，４０２へのクロック信号ＣＫａ，ＣＫｂの同期が実現する。
【０１２８】
このように、第４実施形態においても、第１実施形態の場合と同様に、従来技術よりも電気信号の高感度な検出が可能である。そして、従来技術よりも高精度のＡＤ変換を実現した複数のＡＤＣシステム４２ａ，４２ｂを適用して、共通のクロック信号源から複数のディジタル素子に入力されるクロック信号について、介装される配線の長さの相違に関わらず同期させることができる。
【０１２９】
〔ｅ〕第５実施形態の説明
図１７は第５実施形態にかかる信号処理装置５０を示す図である。この図１７に示す信号処理装置５０は、前述の第１実施形態における信号伝搬回路１１を適用したイコライザ装置である。
【０１３０】
ここで、この図１７に示す信号処理装置５０は、前述の第１実施形態における信号処理装置１０（図２（Ａ）参照）と異なり、サンプルホールド回路１２，１２ａ−ｉ（ｉ；１〜２以上の整数ｎ）が省略されるとともにアナログ加算器５１がそなえられる。更に、ＡＤＣ５２ａ−ｉ（ｉ；１〜２以上の整数ｎ），論理部５３およびDigital to Analog Converter（ＤＡＣ）５４−ｉをそなえる。
【０１３１】
アナログ加算器５１は、入力接点Ａ１の信号（電圧信号）と、乗算器１６−ｉで解像度補正された検出信号と、をアナログ加算し、加算結果を入力端ｐ１へ入力される信号についての等化出力（Equalized Output）として出力する。
【０１３２】
また、論理部５３は、乗算器１６−ｉでそれぞれ解像度補正された検出信号をＡＤＣ５２ａ−ｉを介してディジタル信号として入力されて、各乗算器１６−ｉに対して個別に解像度補正量を与えるようになっている。尚、論理部５３から与えられる解像度補正量（定数Ｋｉ）は、ＤＡＣ５４−ｉで補正電圧値に相当するアナログ信号変換されて、Ｖｉとして乗算器１６−ｉに与えられる。又、図１７中、図２（Ａ）と同一の符号はほぼ同様の部分を示している。
【０１３３】
このように、第５実施形態においても、従来技術よりも電気信号の高感度な検出が可能である。そして、信号伝搬回路１１においてＳＮＲの改善された信号出力（入力接点Ａ１への信号および検出信号出力）用いることにより、特性の改善された信号等化処理を実現できる。
【０１３４】
〔ｆ〕第６実施形態の説明
図１８（Ａ）は第６実施形態にかかる信号処理装置６０を示す模式的斜視図であり、図１８（Ｂ）は図１８（Ａ）のＡＡ′断面の一例、図１８（Ｃ）は図１８（Ａ）のＡＡ′断面の他の例、図１９は図１８（Ａ）のＢＢ′断面である。
【０１３５】
この図１８（Ａ）に示す信号処理装置６０は、前述の第１実施形態における信号伝搬回路１１とともに、線路配置パターン♯２の信号伝搬回路１１をなす基板１１ｃにチップ回路としての集積回路（Large Scale Integration；ＬＳＩ）６１が搭載されたシステムインパッケージ（System in Package；ＳｉＰ）である。
【０１３６】
集積回路６１には、例えば前述の第1実施形態におけるサンプルホールド回路１２，１２ａ−ｉおよびＡＤＣ１３，１３ａ−ｉとしての機能を少なくとも搭載することが可能である。集積回路６１には端子としてのパッド６１ａが複数そなえられ、これらのパッド６１ａが、それぞれ、信号伝搬路１１ａの出力端ｐ２および線路１１ｂ−ｉの出力端と、ワイヤボンド６２を介して接続される。この図１８（Ａ）に示すものにおいては、集積回路６１の本体上面端部にパッド６１ａが形成される。
【０１３７】
集積回路６１は、図１８（Ｂ）に例示するように、信号伝搬路１１ａおよび線路１１ｂ−ｉが形成される箇所と同水準の面位を有する基板１１ｃの箇所に搭載されたり、図１８（Ｃ）に例示するように異なる水準の面位を有する箇所に搭載（埋め込み）されたりする。又、集積回路６１と基板１１ｃとの接地接続は、図１８（Ｂ），図１８（Ｃ）に例示するように、集積回路６１の裏面が基板１１ｃに貼り付けられる（attach）ことにより形成することができる。
【０１３８】
基板１１ｃは高さｈを有し、パッド６１ａが形成される本体上面に対する裏面は厚みｔで積層されたグラウントメタル１１ｄにより接地される。基板１１ｃの材質には比較的低誘電率の材質のものを選択することで、信号伝搬路１１ａの幅ｗをパッド６１ａの径よりも大きくすることができる。例えば、液晶ポリマー（Liquid Crystal Polymer；ＬＣＤ），ＦＲ４，ＥＬ２３０等のプリント基板用の絶縁性誘電材料（insulating dielectric material for printed circuit board），Rogers，又はＥＬシリーズ材料等を選択できる。
【０１３９】
また、この図１８（Ａ）に示す信号伝搬路１１ａの湾曲部（bended portion、図１８（Ａ）のＡ１〜Ａ２）の長さについては、データ周期（波長）の半分に相当させることができる。更に、信号伝搬路１１ａは、図１８（Ａ）に示すように、伝搬路部１１ａ−１〜１１ａ−３により構成したり、図１９に示すように、伝搬路部１１ａ−１〜１１ａ−４により構成したりすることができる。
【０１４０】
ここで、図１８（Ａ），図１９に示す第１伝搬路部１１ａ−１は、基板１１ｃにおける集積回路６１が搭載される側の面に対する反対側面（裏面）に形成された信号伝搬路であり、第２伝搬路部１１ａ−２は、基板１１ｃにおける集積回路６１が搭載される面に形成された信号伝搬路である。更に、図１８（Ａ）に示す第３伝搬路部１１ａ−３は、第１，第２伝搬路部１１ａ−１，１１ａ−２を相互に接続する貫通導体である。
【０１４１】
また、図１９に示す第４伝搬路部１１ａ−４は、基板１１ｃの内部層に形成された信号伝搬路である。更に、図１９に示す第３伝搬路部１１ａ−３は、第４伝搬路部１１ａ−４を介して第１，第２伝搬路部１１ａ−１，１１ａ−２を相互に接続する貫通導体である。
【０１４２】
これにより、集積回路６１が搭載される面に対する基板裏面に形成された信号伝搬路１１ａ−１から信号を導入することができるようになる。尚、この場合において、グラウンドメタル１１ｄは、第１伝搬路部１１ａ−１とは絶縁されるように適宜レイアウトされる。
【０１４３】
このように構成された信号処理装置６０においては、信号伝搬回路１１と集積回路６１とを一体化した構成としているので、前述の第１実施形態の場合と同様の利点があるほか、信号伝搬回路１１および第１実施形態における少なくともサンプルホールド回路１２，１２ａ−ｉ，ＡＤＣ１３，１３ａ−ｉにおける信号処理機能をシステムインパッケージとしてパッケージングすることが可能になる。
【０１４４】
図２０（Ａ），図２０（Ｂ）は第６実施形態の変形例にかかる信号処理装置６０Ａを示す図であり、図２０（Ａ）はその斜視図、図２０（Ｂ）は図２０（Ａ）のＡＡ′断面図である。図２０（Ａ），図２０（Ｂ）に示す信号処理装置６０Ａにおいては、基板１１ｃの材質に比較的低誘電率の材質のものを選択して、信号伝搬路１１ａの幅ｗ２をパッド６１ａの径と同等としている。
【０１４５】
ここで、図１８（Ａ）〜図１９に示すものと同様に、集積回路６１には端子としてのパッド６１ａが複数そなえられ、これらのパッド６１ａが、それぞれ、信号伝搬路１１ａの出力端ｐ２および線路１１ｂ−ｉの出力端と、ワイヤボンド６２を介して接続される。この図２０（Ａ）に示すものにおいても、集積回路６１の本体上面端部にパッド６１ａが形成される。そして、信号伝搬路１１ａとしては、図１８（Ａ）〜図１９の場合と異なり、基板１１ｃにおける集積回路６１が搭載される側の面に形成されている。
【０１４６】
図２１（Ａ）〜図２１（Ｄ）は第６実施形態の変形例にかかる信号処理装置６０Ｂを示す図であり、図２１（Ａ）はその斜視図、図２１（Ｂ）は図２１（Ａ）のＡＡ′断面図、図２１（Ｃ），図２１（Ｄ）は、図２１（Ｂ）に示すものの変形例である。この図２１（Ａ）に示す信号処理装置６０Ｂにおいては、前述の図２０（Ａ），図２０（Ｂ）に示すものと同様の信号伝搬回路１１をそなえるが、信号伝搬回路１１をなす信号伝搬路１１ａおよび線路１１ｂ−ｉと接続態様の異なる集積回路６１Ａをそなえる。
【０１４７】
すなわち、集積回路６１Ａは、図２１（Ｂ）に示すように、信号伝搬回路１１をなす信号伝搬路１１ａ，線路１１ｂ−ｉの出力端と、ＦＣ又はＣ４等によるフリップチップ接続で基板１１ｃに実装されている。ここで、信号伝搬路１１ａおよび線路１１ｂ−ｉの接続端部の位置は、フリップチップ接続のためのバンプ６３を介して集積回路６１Ａの該当パッド６１ａに揃うように配置が調整されている。又、フリップチップ接続のためのバンプは、ハンダや、ハンダおよび同の組み合わせ素材からなる。そして、基板１１ｃの材質にはセラミクスやアルミナオキサイド（Ａｌ２Ｏ３）のような比較的高い誘電率のものを選択できる。
【０１４８】
上述のごときフリップチップ接続によって基板１１ｃに実装される集積回路６１Ａを適用する場合には、信号伝搬回路１１としての信号伝搬路１１ａおよび線路１１ｂ−ｉの引き回しパターンを他のパターンとすることを想定できる。
【０１４９】
たとえば、図２１（Ｃ）に示すように、信号伝搬回路１１に集積回路６１ＡをＣ４フリップチップ実装することができる。この場合には、信号伝搬回路１１をなす信号伝搬路１１ａを、前述の図１９に示す伝搬路部１１ａ−１〜１１ａ−４と同様に構成する。このとき、信号伝搬路１１ａに非接触の線路１１ｂ−ｉとしては、基板１１ｃの面上に形成されるバンプ６３との接続のための線路部１１ｂａとして形成することができる。又、伝搬路部１１ａ−３についてもバンプ６３との接続のための導体パッドとして形成することができる。
【０１５０】
また、図２１（Ｄ）に示すように、信号伝搬路１１ａに非接触の線路１１ｂ−ｉとして、線路部１１ｂａ〜１１ｂｃにより形成できる。線路部１１ｂａは、基板１１ｃにおける集積回路６１Ａが搭載される側の面に形成され、バンプ６３との接続のための導体をなすものであり、線路部１１ｂｂは、基板１１ｃの内部において伝搬路部１１ａ−４に近接して埋設される線路部である。更に、線路部１１ｂｃは、線路部１１ｂａ，１１ｂｂを相互に接続する貫通導体である。
【０１５１】
なお、図２１（Ｃ），図２１（Ｄ）中において、Ｌ０４は上述の伝搬路部１１ａ−２および線路部１１ｂａが形成される基板１１ｃ上の面位水準を示し、Ｌ０２は、伝搬路部１１ａ−４が形成される基板１１ｃ内の水準を示す。又、Ｌ０３は、線路部１１ｂｂが形成される基板１１ｃ内の水準を示し、Ｌ０１は、伝搬路部１１ａ−１およびグラウンドメタル１１ｄが形成される基板１１ｃの裏面の面位水準を示している。
【０１５２】
図２２（Ａ）〜図２２（Ｃ）は第６実施形態の変形例にかかる信号処理装置６０Ｃを示す図であり、図２２（Ａ）はその斜視図、図２２（Ｂ）は図２２（Ａ）のＣＣ′断面図、図２２（Ｃ）は図２２（Ａ）のＤＤ′断面図である。この図２２（Ａ）に示す信号処理装置６０Ｃにおいては、信号伝搬回路１１をＰＣＢで形成するとともに、パッド６１ａにメタルリード６４が配された集積回路６１Ｂが信号伝搬回路１１にハンダ層６５を通じて封入（encapsulate）されるようになっている。
【０１５３】
ＰＬＣ技術によって形成される信号伝搬回路１１においては、ＦＲ４，Rogers又はＥＬ２３０等、基板１１ｃは比較的低い誘電率を有するＰＣＢ基板材料が選択される。そして、信号伝搬回路１１ａをなす信号伝搬路１１ａとしては、図２２（Ｃ）に示すように、第１〜第４伝搬路部１１ａ−１〜１１ａ−４がそなえられる。
【０１５４】
ここで、第１伝搬路部１１ａ−１は、基板１１ｃにおける集積回路６１Ｂが搭載される側の面に対する反対側面（裏面）に形成された信号伝搬路であり、第２伝搬路部１１ａ−２は、基板１１ｃにおける集積回路６１Ｂが搭載される面に形成された信号伝搬路である。更に、第４伝搬路部１１ａ−４は、基板１１ｃの内部層に形成された信号伝搬路であり、第３伝搬路部１１ａ−３は、第４伝搬路部１１ａ−４を介して第１，第２伝搬路部１１ａ−１，１１ａ−２を相互に接続する貫通導体である。又、信号伝搬路１１ａに非接触のｎ本の線路１１ｂ−ｉ（ｉ；１〜ｎ）が、基板１１ｃに集積回路６１Ｂが搭載される側の面に形成される。
【０１５５】
そして、信号伝搬路１１ａの出力端ｐ２に相当する第２伝搬路部１１ａ−２の一端部とともに、線路１１ｂ−ｉの各端部が、それぞれ、ハンダ層６５を介してメタルリード６４およびパッド６１ａが配された集積回路６１Ｂに接続される。尚、図２２（Ｂ）中においては、線路１１ｂ−ｉの一端部が集積回路６１Ｂに接続される箇所に着目して図示されている。
【０１５６】
また、図２２（Ｂ）に示すように、基板１１ｃにおける集積回路６１Ｂが搭載される側の面に対する反対側面に信号伝搬路１１ａ−１とは絶縁されたグラウンドメタル１１ｄが形成される。そして、このグラウンドメタル１１ｄは、貫通導体１１ｅを介して基板１１ｃにおける集積回路６１Ｂが搭載される側の面に形成される接地導体部１１ｆと導通するようになっている。
【０１５７】
集積回路６１Ｂにおいては、接地用の端子をなすパッド６１ａがメタルリード６４を介して上述の接地胴体部１１ｆに接続されるようになっており、これにより、集積回路６１Ｂのグラウンド接地を実現している。
【０１５８】
このように構成された信号処理装置６０Ａ〜６０Ｃにおいても、信号伝搬回路１１と集積回路６１，６１Ａ，６１Ｂとを一体化した構成としているので、前述の信号処理装置６０と同様の作用効果を奏する。
【０１５９】
なお、上述の信号処理装置６０，６０Ａ〜６０Ｃをなす信号伝搬回路１１においては、線路１１ｂ−ｉとして１本の線路のみを図示しているが、第１実施形態の場合に倣い、適宜複数本とするなど、１本以上の本数とすることができる。
また、信号伝搬回路１１は線路配置パターン♯２として形成しているが、線路配置パターン♯１として形成することとしてもよい。
【０１６０】
〔ｇ〕第７実施形態の説明
図２３（Ａ）は第７実施形態における信号伝搬回路１１１を示す図である。この図２３（Ａ）に示す信号伝搬回路１１１は、前述の各実施形態における信号伝搬回路１１として適用できるものであり、図３（Ｂ）に示す構成に対する他の実施形態である。ここで、この図２３（Ａ）に示す信号伝搬回路１１１においては、線路配置パターン♯２で、前述の図３（Ｂ）に示すものと異なる線路１１１ｂ−ｉ（ｉ；１〜ｎ、ここではｎ＝２）をそなえている。尚、図２３（Ａ）中、図３（Ｂ）と同一の符号はほぼ同様の部分を示している。
【０１６１】
ここで、この図２３（Ａ）において、入力端（ポートｐ１）から入力された信号は信号伝搬路１１ａを伝搬して出力端（ポートｐ２）を通じて出力される。図２３（Ｂ）のＳ（ｐ２，ｐ１）に示すように、ｐ２から出力される信号については、直流（０ＧＨｚ）から高周波（（６０ＧＨｚ程度）の領域に亘って強度劣化が比較的少ない。特に直流成分については劣化分はほとんど無い。
【０１６２】
また、線路１１１ｂ−１は、線路１１１ｂ−２よりも信号伝搬路１１ａの出力端側を伝搬する信号に対する検出信号を伝搬し出力端（ポートｐ４）を通じて出力する。更に、線路１１１ｂ−２は、線路１１１ｂ−２よりも信号伝搬路１１ａの入力端側を伝搬する信号に対する検出信号を伝搬し出力端（ポートｐ３）を通じて出力する。
【０１６３】
ここで、線路１１１ｂ−１，１１１ｂ−２は、信号伝搬路１１ａの途中箇所において信号伝搬路１１ａと水平方向で実質的に一定間隔を有して非接触に形成された第１線路部１１１Ａと、第１線路部１１１Ａに導通するように形成された第２線路部１１１Ｂと、をそなえている。そして、これらの第１，第２線路部１１１Ａ，１１１Ｂは、図３（Ｂ）に示すものと異なり、基板１１ｃに対して同一水準で一体に形成されており、更に、信号伝搬路１１ａとも同一水準で形成することが可能である。
【０１６４】
ここで、この図２３（Ａ）に示す線路１１１ｂ−１における第１線路部１１１Ａと信号伝搬路１１ａとの距離ｓ２は、線路１１１ｂ−２における第１線路部１１１Ａと信号伝搬路１１ａとの距離ｓ１よりも大きくなっている（ｓ２＞ｓ１）。信号伝搬路１１ａを伝搬する信号に対する結合強度は、第１線路部１１１Ａと信号伝搬路１１ａとの距離に依存する。
【０１６５】
すなわち、線路１１１ｂ−２よりも第１線路部１１１Ａと信号伝搬路１１ａとの距離が大きい線路１１１ｂ−１は、線路１１１ｂ−２よりも信号伝搬路１１ａを伝搬する信号に対する結合が比較的小さい。このため、線路１１１ｂ−１を伝搬する検出信号（信号伝搬路１１ａを伝搬する信号のうち実質的に直流成分が除かれた信号）の振幅は比較的小さい。
【０１６６】
一方、線路１１１ｂ−１よりも第１線路部１１１Ａと信号伝搬路１１ａとの距離が小さい線路１１１ｂ−２は、線路１１１ｂ−１よりも信号伝搬路１１ａを伝搬する信号に対する結合が比較的大きい。このため、線路１１１ｂ−１を伝搬する検出信号の振幅は比較的大きい。
【０１６７】
したがって、線路１１１ｂ−１，１１１ｂ−２を伝搬し各出力端ｐ４，ｐ３から出力される信号の振幅を周波数帯に応じて対比すると、図２３（Ｂ）のようになる。この図２３（Ｂ）に示すように、検出信号をなす各周波数成分の振幅は、総じて、線路１１１ｂ−２を伝搬し出力される信号Ｓ（ｐ４，ｐ１）の方が、線路１１１ｂ−１を伝搬し出力される信号Ｓ（ｐ３，ｐ１）よりも大きい。
第７実施形態においても、前述の第１実施形態における信号伝搬回路と同様に、従来技術よりも電気信号の高感度な検出が可能である。
【０１６８】
〔ｈ〕第８実施形態の説明
図２４（Ａ）は第８実施形態における信号伝搬回路１１２を示す図である。この信号伝搬回路１１２についても、前述の各実施形態における信号伝搬回路１１として適用できるものであり、図３（Ｂ）に示す構成に対する他の実施形態である。但し、この図２４（Ａ）においては特に信号伝搬路１１２ａ（１１ａ）および線路１１２ｂ−１〜１１２ｂ−３（１１ｂ−ｉ）に着目して示しており、基板１１ｃ（図３（Ｂ）等）についての図示は省略している。
【０１６９】
ここで、示す信号伝搬回路１１２は、図３（Ｂ）に示すものに比して、信号伝搬路１１２ａに折れ曲がり箇所１１２ａ′を含むとともに、形状の異なる３本の線路１１２ｂ−１〜１１２ｂ−３をそなえる点が異なるが、他の構成については基本的に同様である。
【０１７０】
第８実施形態における信号伝搬回路１１２をなす信号伝搬路１１２ａは、入力端（ポートｐ１）と出力端（ポートｐ２）との間に折れ曲がり箇所１１２ａ′を含むものである。即ち、この図２４（Ａ）に示す信号伝搬回路１１２においては、３本の線路１１２ｂ−１〜１１２ｂ−３が信号伝搬路１１２ａに非接触に形成される箇所に対応して、少なくとも３箇所の折れ曲がり箇所１１２ｃを含んでいる。
【０１７１】
また、線路１１２ｂ−ｉ（ｉ；１〜ｎ、ここではｎ＝３）は、前述の第１実施形態におけるもの（符号１１ｂ−ｉ）と基本的に同様の機能を有する。各線路１１２ｂ−ｉは、信号伝搬路１１ａと実質的に一定間隔を有して非接触に形成された第１線路部１１２Ａと、第１線路部１１２Ａに導通されるように形成された第２線路部１１２Ｂと、をそなえている。このとき、図２４（Ａ）に示すものにおいては、第１線路部１１２Ａにおいては、信号伝搬路１１２ａの折れ曲がり箇所１１２ａ′の曲がり形状に対応した一定間隔を保持する形状を有している。
【０１７２】
なお、図２４（Ｂ）の信号伝搬回路１１３に示すように、折れ曲がり間隔を更に狭めることにより、同一スケールを有する基板１１ｃにおいてより長さを長大化した信号伝送路１１３ａを形成することができる。この場合においては、各線路１１３ｂ−ｉをなす第１線路部１１３Ａを、第２線路部１１３Ｂとともに同一幅を有する線路部とする。換言すれば、第１線路部１１３Ａは、信号伝搬路１１３ａの折れ曲がり箇所１１３ａ′の一部をなす直線部に対して一定間隔を保持するようになっている。
第８実施形態においても、前述の第１実施形態における信号伝搬回路と同様に、従来技術よりも電気信号の高感度な検出が可能である。
【０１７３】
〔ｉ〕第９実施形態の説明
図２５（Ａ）は第９実施形態における信号伝搬回路１１４を示す図である。この図２５（Ａ）に示す信号伝搬回路１１４は、前述の各実施形態における信号伝搬回路１１として適用できるものであり、図３（Ｂ）に示す構成に対する他の実施形態である。信号伝搬回路１１４は、前述の図３（Ｂ）に示すものと異なる信号伝搬路１１４ａ及び線路１１４ｂ−ｉ（ここでは線路配置パターン♯２による線路１１４ｂ−１）をそなえている。尚、上記以外の構成については基本的に図３（Ｂ）におけるものと同様である。
【０１７４】
ここで、第９実施形態における信号伝搬回路１１４をなす信号伝搬路１１４ａには、線路１１４ｂ−１が形成される途中箇所に、切り欠きにより狭小幅に形成された狭小幅部１１４ａ−１がそなえられている。具体的には、信号伝搬路１１４ａの幅に関し、狭小幅部１１４ａ−１においては幅をｗとしつつ、狭小幅部１１４ａ−１以外の箇所についてはｗ０（＞ｗ）としている。
【０１７５】
また、線路１１４ｂ−ｉにおいては、信号伝搬路１１４ａと実質的に一定間隔を有して非接触に形成された第１線路部１１４Ａと、第１線路部１１４Ａに導通されるように形成された第２線路部１１４Ｂと、をそなえている。このとき、第１線路部１１４Ａにおいては、上述の信号伝搬路１１４ａにおける狭小幅部１１４ａ−１をなす切り欠き形状に沿った輪郭形状（ここでは切り欠きに収まるような輪郭形状）を含んでいる。
【０１７６】
すなわち、線路１１４ｂ−ｉは、図２５（Ａ）に示すように、第１線路部１１４Ａが、狭小化部１１４ａ−１における切り欠き形状に収まるような輪郭および配置を有して形成される。そして、第１線路部１１４Ａと狭小化部１１４ａ−１との間がほぼ一定の間隔ｓを有するようになっている。
【０１７７】
信号伝搬路１１４ａを伝搬する信号とともに線路１１４ｂ−ｉを伝搬する検出信号の特性を良好とするための設計例としては、例えば図２５（Ｂ）に示すような、誘電率ｅｒ、高さｈを有する誘電性基板１１ｃを適用する。更に、信号伝搬路１１４ａを、図２５（Ｂ）に示すような線路１１４ｂ−ｉとの間隔値ｓを有しつつ、狭小幅部１１４ａ−１の幅ｗ、狭小幅部１１４ａ−１以外の信号伝搬路１１４ａの幅ｗ０を設定する。且つ、第１線路部１１４Ａの信号伝搬路１１４ａとのカップリング長ｌｅｎを設定するようにする。
【０１７８】
なお、上述の第９実施形態の信号伝搬回路１１４においても、線路１１４ｂ−ｉとして１本の線路１１４ｂ−１を有する場合を示しているが、第１実施形態の場合に倣い、適宜複数本とするなど、１本以上の本数とすることができる。
【０１７９】
上述したように、第９実施形態における信号伝搬回路１１４においては、信号伝搬路１１４ａに上述のごとく狭小幅部１１４ａ−１がそなえられる。これにより、線路１１４ｂ−ｉと信号伝搬路１１４ａとの容量特性を改善するためのインダクタ部（inductive portion）を形成することができる。
【０１８０】
図２６（Ａ）は図２５（Ａ）に示す信号伝搬回路１１４の等価回路を示す図である。この図２６（Ａ）は、信号伝搬回路１１４に終端抵抗１５を介してサンプルホールド回路１２を接続した場合について示している。
【０１８１】
この図２６（Ａ）に示すように、信号伝搬路１１４ａにおける線路１１４ｂ−ｉが形成される該当箇所に、狭小幅部１１４ａ−１に等価的に相当するインダクタンス１１４ａａが介装される。尚、インダクタンス１１４ａａの前後段の伝送路１１４ａｂ，１１４ａｃは、狭小化部１１４ａ−１以外の範囲の信号伝搬路１１４ａに相当する。そして、これらの伝送路１１４ａｂ，１１４ａｃのトータルでのインピーダンスは、終端抵抗１５でのインピーダンス（例えば５０オーム）に整合している。
【０１８２】
図２６（Ｂ）は第９実施形態における信号伝搬回路１１４における信号の周波数応答特性を示す図である。ここで、入力端ｐ１から入力される信号に対し、信号伝搬路１１４ａの出力端（ポートｐ２）から出力される信号の周波数応答特性例を図２６（Ｂ）のＳ（ｐ２，ｐ１）に示す。又、線路１１４ｂ−１の出力端（ポートｐ３）から出力される検出信号の周波数応答特性例を同図のＳ（ｐ３，ｐ１）に示す。更に、入力端ｐ１から入力される信号の反射特性例を同図のＳ（ｐ１，ｐ１）に示す。
【０１８３】
この図２６（Ｂ）に示すように、入力端ｐ１から入力される信号の反射特性としては、例えばビットレート（４０Ｇｂｐｓ）を有する信号に多く含まれる周波数成分として想定できる４０ＧＨｚ帯において−３０ｄＢより小さくすることができる。従って、このような周波数応答特性を有する信号伝搬回路１１４を適用することにより、後段のＡＤＣ１２に入力される信号から得られるアイダイヤグラムを良好なものとすることが期待できる。
【０１８４】
図２７（Ａ），図２７（Ｂ）は、上述の狭小幅部１１４ａ−１と第１線路部１１４Ａとの間隔ｓに応じた、検出信号の周波数応答特性を対比する図である。図２７（Ｂ）に示す場合（ｓ＝０．１ｍｍ）よりも図２７（Ａ）に示す場合（ｓ＝０．０５ｍｍ）の方が間隔ｓが狭いため、信号伝搬路１１４ａとの結合強度についても、図２７（Ａ）に示す場合が図２７（Ｂ）に示す場合に比べて強いということがいえる。
【０１８５】
この図２７（Ａ）に示すように、線路１１４ｂ−１から出力される検出信号の強度（Magnitude）は４０ＧＨｚ帯において−１２ｄＢである。これに対し、間隔を図２７（Ａ）の場合よりもｓ＝０．１ｍｍとして広くした場合には、図２７（Ｂ）に示すように、線路１１４ｂ−１から出力される検出信号の強度（Magnitude）は同周波数帯において−１４ｄＢである。
このように、第９実施形態においても、前述の第１実施形態における信号伝搬回路と同様に、従来技術よりも電気信号の高感度な検出が可能である。
【０１８６】
〔ｊ〕第１０実施形態の説明
図２８（Ｂ）は第１０実施形態における信号伝搬回路１１５を示す図である。この図２８（Ｂ）に示す信号伝搬回路１１５は、前述の各実施形態における信号伝搬回路１１として適用できるものであり、図３（Ｂ）に示す構成に対する他の実施形態である。図２８（Ａ）は図２８（Ｂ）に示す信号伝搬回路１１５を第１実施形態にかかる信号処理装置１０の信号伝搬回路１１として適用した場合に着目した等価回路を示す図である。
【０１８７】
この図２８（Ｂ）に示す信号伝搬回路１１５は、前述の図２５（Ａ）に示すものと同様に、狭小幅部１１４ａ−１を有する信号伝搬路１１４をそなえる一方、図２５（Ａ）に示す線路１１４ｂ−ｉとは異なるカスケード線路１１５ｂをそなえている。即ち、図２８（Ｂ）に示す信号伝搬回路１１５においては、カスケード線路１１５ｂが信号伝搬路１１４ａと非接触にカップリングされる箇所の数自体は１箇所であるが、線路１１５ｂから取り出される検出信号は２種類の信号であり、実質的に２箇所の非接触カップリングされる箇所を有するもの（ｎ＝２）と等価である。
【０１８８】
すなわち、カスケード線路１１５ｂは、第１，第２線路部１１５Ａ，１１５Ｂをそなえ、更に第２線路部１１５Ｂの途中箇所においてその一端部が非接触に形成された第３線路部１１５Ｃをそなえている。ここで、第１線路部１１５Ａは、信号伝搬路１１４ａの途中箇所である狭小幅部１１４ａ−１において信号伝搬路１１４ａと実質的に一定間隔ｓ１を有して非接触に形成される。尚、第１線路部１１５Ａにおける信号伝搬路１１４ａとのカップリング長はｌｅｎ１である。
【０１８９】
また、第２線路部１１５Ｂは、第１線路部１１５Ａと一体に形成されることにより、第１線路部１１５Ａと導通しつつ端部をポートｐ３として基板１１ｃの縁部まで導くように形成されたものである。この図２８（Ｂ）に示すものにおいては、ポートｐ３が基板１１ｃにおける信号伝搬路１１４ａのポートｐ１と同一の辺縁部に配置されるパターンとしているる。
【０１９０】
さらに、第３線路部１１５Ｃは、第２線路部１１５Ｂの途中箇所において第２線路部１１５Ｂに一端が非接触に形成されたものである。ここで、第３線路部１１５Ｃが非接触に形成される第２線路部１１５Ｂの該当箇所は、他の第２線路部１１５Ｂをなす部位よりも幅が狭小化された狭小幅部１１５Ｂ−１がそなえられる。
【０１９１】
そして、第３線路部１１５Ｃにおいては、上述の狭小幅部１１５Ｂ−１が形成される箇所において、一端がカップリング長ｌｅｎ２を有して非接触に形成される。尚、カップリング長ｌｅｎ２に相当する箇所での第３線路部１１５Ｃと狭小化部１１５Ｂ−１との間隔は、一定間隔ｓ２が保持される。又、第２線路部１１５Ｂと非接触に結合される側とは反対側となる、第２線路部１１５Ｂの他端は、ポートｐ４として基板１１ｃの辺縁部に導かれる。
【０１９２】
ここで、第３線路部１１５Ｃが非接触に第２線路部１１５Ｂに結合される箇所（１１５Ｂ−１）は、第２線路部１１５Ｂの端部であるポートｐ３よりも所定の信号伝搬時間に相当する距離だけ上流側に配置される。具体的には、ポートｐ３の位置よりも、信号伝搬路１１４ａによりポートｐ１〜ｐ２に至る伝搬距離に相当する時間Ｔの（ｎ＋１）分の１に相当する時間だけ上流側となる箇所とする。
【０１９３】
これにより、ポートｐ４においては、例えば信号伝搬路１１４ａの出力端であるポートｐ２から出力される信号に対して信号伝搬路１１４ａの伝搬長に対する１／（ｎ＋１）（この場合には１／３）だけ上流側（又は遅延した）時点での検出信号を出力する。一方、ポートｐ３においては、ポートｐ２から出力される信号に対して信号伝搬路１１４ａの伝搬長に対する２／（ｎ＋１）（この場合には２／３）だけ上流側（又は遅延した）時点での検出信号を出力する。
【０１９４】
したがって、図２８（Ｂ）に示す信号伝搬回路１１５においては、カスケード線路１１５ｂにより、信号伝搬路１１４ａと非接触にカップリングされる箇所の数は１箇所としながら、実質的に２箇所の非接触カップリングされる箇所を有するものと等価に動作させることができる。即ち、信号伝搬路１１４ａに非接触される箇所の数を前述の各実施形態の場合よりも削減させることができるので、伝送ロスを削減させることが可能になる。
【０１９５】
このように構成された信号伝搬回路１１５を第1実施形態の場合と同様にＡＤＣシステムに適用する場合には、図２８（Ａ）に示すようになる。
すなわち、サンプルホールド回路１２ａ−１，１２−２で、それぞれ、第３線路部１１５Ｃ，第２線路部１１５Ｂの端部ｐ４，ｐ３（図２８（Ｂ）参照）から出力される検出信号についてサンプルホールドする。そして、ＡＤＣ１３ａ−１，１３ａ−２で、それぞれ、サンプルホールド回路１２ａ−１，１２ａ−２からの信号をディジタル信号Delta_1，Delta_2に変換する。そして、乗算器１６−１，１６−２においては、それぞれ、上述のディジタル信号Delta_1，Delta_2と、図示が省略されたＤＳＰ１４から個別に入力される解像度補正値Ｋ１，Ｋ２と、を乗算し、乗算結果K1.Delta_1，K2.Delta_2をＤＳＰ１４に供給する。
【０１９６】
一方、信号伝搬路１１４ａを伝搬し出力端ｐ２から出力される信号はサンプルホールド回路１２およびＡＤＣ１３での処理を通じてディジタル信号Data_1としてＤＳＰ１４に出力される。ＤＳＰ１４においては、上述のＡＤＣ１３，１３ａ−１，１３ａ−２からのディジタル信号に基づいて、入力端ｐ１に入力されるアナログ電気信号がディジタル変換された信号を出力している。
【０１９７】
信号伝搬回路１１４ａの入力端ｐ１に入力されたアナログ電気信号に対して、信号伝搬回路１１４ａの出力端ｐ２、第３線路部１１５Ｃの出力端ｐ４および第２線路部１１５Ｂの出力端ｐ３から出力される各信号における周波数応答特性を図２８（Ｃ）に示す。
【０１９８】
この図２８（Ｃ）に示すように、出力端ｐ２からの信号についての特性Ｓ（ｐ２，ｐ１）においては、ＤＣ成分から５０ＧＨｚ程度の高周波領域に亘り減衰量が少ない。又、第２，第３線路部１１５Ｂ，１１５Ｃの出力端ｐ３，ｐ４から出力される検出信号の特性Ｓ（ｐ３，ｐ１）、Ｓ（ｐ４，ｐ１）においては、減衰量に差があるものの、低周波領域から高周波領域に亘り周波数応答特性に相違はないといえる。即ち、両者はともに、直流から２０ＧＨｚの周波数帯においては周波数帯が上昇するに従い振幅も大きくなるが、２０ＧＨｚよりも高周波帯においては応答特性として見られる振幅の変動はほとんどない。
【０１９９】
すなわち、第３線路部１１５Ｃの出力端ｐ４から出力される信号は、ｐ３から出力される信号よりも、信号伝搬回路１１５での伝搬過程において非接触にカップリングされる箇所が１箇所多いので、減衰量を対比するとｐ３から出力される信号よりも大きい。しかしながら、出力端ｐ３，ｐ４から出力される検出信号間では、周波数応答特性には実質的な相違はないので、解像度を個別に補正すれば、ＤＳＰ１４においてはＡＤ変換のために同列に扱うことが可能である。
【０２００】
このため、ＤＳＰ１４においては、出力端ｐ３，ｐ４から出力される検出信号の解像度を個別に補正するための補正値Ｋ１，Ｋ２を対応する乗算器１６−１，１６−２に供給するようになっている。ビットレートが４０Ｇｂｐｓのアナログ電気信号の周波数分布として支配的な２０〜４０ＧＨｚでの振幅は、出力端ｐ３，ｐ４からの検出信号においては概ね一様といえる。
【０２０１】
出力端ｐ３からの検出信号の２０ＧＨｚ帯での振幅をｇ１とし、ｐ４からの検出信号の２０ＧＨｚ帯での振幅をｇ２とすると、上述の解像度補正値Ｋ１，Ｋ２の関係については式（７）のようにあらわすことができる。特に、ｌｅｎ１＝ｌｅｎ２であり且つｓ１＝ｓ２の場合には、式（８）のようにあらわすことができる。
Ｋ２＝Ｋ１（ｇ２／ｇ１）                              （７）
Ｋ２＝Ｋ１・Ｋ１                                      （８）
【０２０２】
このように、第１０実施形態によれば、前述の第１実施形態の場合と同様の利点があるほか、信号伝搬路１１４ａに非接触される箇所の数を前述の各実施形態の場合よりも削減させることができるので、伝送ロスを削減させることが可能になる。
【０２０３】
図２９（Ｂ）は第１０実施形態の変形例における信号伝搬回路１１６を示す図である。この図２９（Ｂ）に示す信号伝搬回路１１６は、ＰＣＢとして形成されて、図２８（Ｂ）に示す信号伝搬回路１１５と異なる線路配置をそなえる。
【０２０４】
すなわち、この図２９（Ｂ）に示す信号伝搬回路１１６は、前述の図２８（Ｂ）に示すものと同様に、狭小幅部１１４ａ−１を有する信号伝搬路１１４をそなえる一方、図２８（Ｂ）に示すカスケード線路１１５ｂとは異なるカスケード線路１１６ｂをそなえている。カスケード線路１１６ｂは、図２８（Ｂ）に示すカスケード線路１１５ｂと異なり、第３線路部として複数（この場合においては２つ）の線路部１１５Ｃａ，１１５Ｃｂをそなえている。
【０２０５】
すなわち、２つの第３線路部のうちの一方の線路部１１５Ｃａは、第２線路部１１５Ｂにおける折れ曲がり箇所において一端部が非接触でありながら信号がカップリングするように形成されたものであり、他端部はポートｐ５に導かれる。又、他方の線路部１１５Ｃｂは、第２線路部１１５Ｂにおける折れ曲がり箇所よりも下流の箇所において狭小幅部１１５Ｂ−１として形成された箇所において一端部が非接触でありながら信号がカップリングするように形成されたものであり、他端部はポートｐ４に導かれる。
【０２０６】
なお、図２９（Ｂ）に例示するものにおいては、基板１１ｃにおける信号伝搬路１１４ａの形成方向に対応する長さＬはλよりも大きく、例えば２−３ｍｍ程度とすることができる。ここにλは信号伝搬路１１ａを伝搬する信号波長である。又、基板１１ｃの幅Ｗは上述のλよりも大きく、例えば３．５−５ｍｍ程度とすることができる。又、狭小幅部１１４ａ−１の長さｌｅｎは０．３−０．５ｍｍであり、信号伝搬路１１４ａの幅ｗは０．２ｍｍ程度であり、基板１１ｃは誘電率ｅｒ８程度で厚さは０．２ｍｍ程度とすることができる。
【０２０７】
この図２９（Ｂ）に例示する信号伝搬回路１１６においても、前述の図２８（Ｂ）に示す信号伝搬回路１１５と同様に、前述の各実施形態における信号伝搬回路１１として適用することができる。図２９（Ａ）は一例として図２（Ａ）に示す信号処理装置１０における信号伝搬回路１１として適用した場合に着目した等化回路である。
【０２０８】
信号伝搬回路１１４ａの入力端ｐ１に入力された信号に対して、信号伝搬回路１１４ａの出力端ｐ２、第３線路部１１５Ｃａ，１１５Ｃｂの出力端ｐ５，ｐ４および第２線路部１１５Ｂの出力端ｐ３から出力される各信号における周波数応答特性を図２９（Ｃ）に示す。
【０２０９】
前述の図２８（Ｃ）に示すものと同様に、第２，第３線路部１１５Ｂ，１１５Ｃｂ，１１５Ｃａの出力端ｐ３，ｐ４，ｐ５から出力される検出信号の特性Ｓ（ｐ３，ｐ１）、Ｓ（ｐ４，ｐ１），Ｓ（ｐ５，ｐ１）においては、減衰量に差はある。しかし、低周波領域から高周波領域に亘り周波数応答特性に大きな相違はないといえる。
【０２１０】
すなわち、第３線路部１１５Ｃａ，１１５Ｃｂの出力端ｐ５，ｐ４から出力される信号は、ｐ３から出力される信号よりも、信号伝搬回路１１５での伝搬過程において非接触にカップリングされる箇所が１箇所多い。従って、各周波数特性での減衰量を対比するとｐ３から出力される信号よりも大きい。しかしながら、出力端ｐ３から出力される検出信号と、出力端ｐ５，ｐ４から出力される検出信号と、では周波数応答特性は概ね相違はないので、解像度を個別に補正すれば、ＤＳＰ１４においてはＡＤ変換のために同列に扱うことが可能である。
【０２１１】
これにより、図２９（Ｂ）に示す信号伝搬回路１１６においても、信号伝搬路１１４ａに非接触にカップリングされる箇所の数を前述の各実施形態の場合よりも削減させることができるので、伝送ロスを削減させることが可能になる。
【０２１２】
〔ｋ〕第１１実施形態の説明
図３０（Ａ），図３０（Ｂ）は第１１実施形態にかかる信号伝搬回路１１７を示す図であり、図３０（Ａ）はその模式的斜視図、図３０（Ｂ）は図３０（Ａ）におけるＡＡ′断面図である。この信号伝搬回路１１７についても、前述の各実施形態における信号伝搬回路１１として適用できるものである。換言すれば、図３（Ｂ）に示すものに対する他の実施形態である。
【０２１３】
この図３０（Ａ）に示す信号伝搬路１１７は、基板１１７ｃに、信号を導入する入力端ｐ１と図示しない終端抵抗１５側に導く出力端ｐ２とを導通する信号伝搬路１１７ａをそなえたＰＣＢである。更に、信号伝搬路１１７ａの途中箇所において一端が非接触であるが信号がカップリングされるように形成された線路１１７ｂをそなえる。
【０２１４】
ＰＣＢ基板１１７ｃは、一例として、前述の図１８（Ａ）等に示すような集積回路６１を搭載するような場合に広く用いられるシリコン基板１１７ｃ−１を要素として用いる。ここで、シリコン基板１１７ｃ−１は半導体材料であるため、例えばこの図３０（Ｂ）に示すようなＳｉＯ２等の層１１７ｃ−２をシリコン基板１１７ｃ−１と信号伝搬路１１７ａおよび線路１１７ｂとの間に介在させる。即ち、シリコン基板１１７ｃ−１および層１１７ｃ−２により、ＰＣＢ基板１１７ｃをなす。尚、ＰＣＢ基板１１７ｃにおける信号伝搬路１１７ａおよび線路１１７ｂが形成される面とは反対側の面は接地のためメタル層であるグランドメタル１１７ｄが形成される。
【０２１５】
また、信号伝搬路１１７ａおよび線路１１７ｂは、一例として図３０（Ｂ）に示すように、アルミやプラチナまたは銅等のメタル材料を用いて基板１１７ｃに積層される。ここで、信号伝搬路１１７ａは、前述の図３（Ｂ）の信号伝搬回路１１における信号伝搬路１１ａに対応し、幅はｗで全体として矩形状をなすように折れ曲がり箇所を複数個有している。線路１１７ｂは線路１１ｂ−ｉに対応し、信号伝搬路１１７ａの伝搬長さの実質的に半分となる箇所に形成される。尚、カップリングの大きさを規定する信号伝搬路１１７ａと線路１１７ｂとの間隔はｓである。
【０２１６】
また、ＰＣＢ基板１１７ｃにおける入出力端ｐ１，ｐ２が形成される方向の長さＬはlambdaより大きく、幅Ｗについてはλ／２よりも大きい。ここにlambdaは入力端ｐ１から入力され伝搬する信号の波長であり、式（９）に示すように表すことができる。尚、この式（９）において、”light speed”は真空中の光伝搬速度であり、ｆは信号周波数であり、erはＰＣＢ基板１１７ｃの誘電率であり、sqrt（er）は、erの平方根である。
lambda＝（light speed）／（ｆ・sqrt（er））            （９）
【０２１７】
図３０（Ｃ）は信号伝搬回路１１７の一例となる各寸法である。尚、図３０（Ｃ）中において、ｈ（Ｓｉ）はシリコン基板１１７ｃ−１の厚さであり、ｈ（ＳｉＯ２）は層１１７ｃ−２の厚さであり、ｈはＰＣＢ基板１１７ｃの厚さである。
【０２１８】
図３１に信号伝搬回路１１７の周波数応答特性を示す。図３１中Ｓ（ｐ２，ｐ１）は、信号伝搬路１１７ａの入力端ｐ１に入力された信号に対して、信号伝搬回路１１７ａの出力端ｐ２に出力される信号の特性例である。同様に、Ｓ（ｐ３，ｐ１）は、線路１１７ｂの出力端ｐ３から出力される検出信号における周波数応答特性の例である。更に、Ｓ（ｐ１，ｐ１）は、入力端ｐ１から入力される信号が反射して入力端ｐ１から出力される反射信号特性の例である。
【０２１９】
この図３１に示すように、Ｓ（ｐ２，ｐ１）は、前述の各実施形態における信号伝搬回路と同様に、周波数帯によらず良好な特性を得ることができる。又、Ｓ（ｐ３，ｐ１）については、直流成分（０Ｈｚ）は検出信号のレベルとしてはほとんど含まれず、直流から２０ＧＨｚの周波数帯においては周波数帯が上昇するに従い振幅も大きくなる。そして、２０ＧＨｚよりも高周波帯においては、周波数増大に伴い−３０〜−２０ｄＢの範囲で緩やかに強度が上昇する。
【０２２０】
また、反射信号特性としては、例えばビットレート（４０Ｇｂｐｓ）を有する信号に多く含まれる周波数成分として想定できる２０ＧＨｚおよび４０ＧＨｚ帯において−３０ｄＢより小さくすることができる。従って、このような周波数応答特性を有する信号伝搬回路１１７を適用することにより、出力端ｐ２，ｐ３から出力される信号の品質を良好なものとすることが期待できる。
【０２２１】
図３２は第１１実施形態の変形例にかかる信号伝搬回路１１８を示す図である。この図３２に示す信号伝搬回路１１８は、信号伝搬路１１７ａの途中３箇所において、それぞれ一端が非接触であるが信号がカップリングされるように形成された３つの線路１１７ｂ−１〜１１７ｂ−３をそなえる。尚、図３２中、図３０（Ａ）と同一の符号はほぼ同様の部分を示す。
【０２２２】
線路１１７ｂ−１〜１１７ｂ−３は、ＰＣＢ基板１１７ｃの幅方向の一辺縁に、それぞれ検出信号を出力する出力端ｐ５〜ｐ３を有する。又、図３２に例示するものにおいては、信号伝搬路１１７ａに非接触となる端部箇所は、信号伝搬路１１７ａの一辺縁側であって、ＰＣＢ基板１１７ｃの長手方向に真直に形成された箇所である。各線路１１７ｂ−１〜１１７ｂ−３は、前述の第１実施形態の場合と同様に、信号伝搬路１１７ａの長さを４等分したときの３つの節目箇所と非接触に形成させることができる。
【０２２３】
図３３に信号伝搬回路１１８の周波数応答特性を示す。この図３３に示すように、Ｓ（ｐ２，ｐ１），Ｓ（ｐ１，ｐ１）は図３１の場合とほぼ同様である。又、Ｓ（ｐ３，ｐ１），Ｓ（ｐ４，ｐ１），Ｓ（ｐ５，ｐ１）は、信号伝搬回路１１７ａの入力端ｐ１に入力された信号に対して、出力端ｐ３〜ｐ５に出力される信号の特性例であるが、これらの特性については概ね互いに同等の特性である。
【０２２４】
すなわち、又、Ｓ（ｐ３，ｐ１），Ｓ（ｐ４，ｐ１），Ｓ（ｐ５，ｐ１）は、いずれも、直流（０Ｈｚ）では検出信号のレベルとしてはほとんど含まれず、直流から２０ＧＨｚの周波数帯においては周波数帯が上昇するに従い−３０ｄＢ程度まで強度も大きくなる。そして、２０ＧＨｚよりも高周波帯においては、周波数増大に伴い−３０〜−２０ｄＢの範囲で緩やかに強度が上昇する。
このように、第１１実施形態においても、前述の第１実施形態における信号伝搬回路と同様に、従来技術よりも電気信号の高感度な検出が可能である。
【０２２５】
図３４は第１１実施形態の変形例にかかる信号伝搬回路１１９を示す図である。この信号伝搬回路１１９は、前述の図３０（Ａ），図３２に示すものと同様のＰＣＢ基板１１７ｃをそなえるとともに、図３０（Ａ），図３２に示すものとは異なるレイアウトパターンを有する信号伝搬路１１９ａおよび線路１１９ｂ−１〜１１９ｂ−３をそなえる。尚、図３４中、図３０（Ａ），図３２と同一の符号はほぼ同様の部分を示している。
【０２２６】
ここで、信号伝搬路１１９ａは、４つの折れ曲がり箇所１１９ａ−１〜１１９ａ−４がそなえられ、各折れ曲がり箇所１１９ａ−１〜１１９ａ−４の間については幅ｗで実質的に真っ直ぐな伝搬路として形成されている。又、線路１１９ｂ−１は、信号伝搬路１１９ａにおける折れ曲がり箇所１１９ａ−３において、一端が非接触に形成されており、これにより、信号伝搬路１１９ａを伝搬する信号が当該箇所においてカップリングされるようになっている。
【０２２７】
また、線路１１９ｂ−２は、信号伝搬路１１９ａにおける折れ曲がり箇所１１９ａ−２，１１９ａ−３の間の実質的に真っ直ぐな伝搬路箇所において、一端が非接触に形成される。そして、信号伝搬路１１９ａを伝搬する信号が当該箇所においてカップリングされるようになっている。
【０２２８】
さらに、線路１１９ｂ−３は、信号伝搬路１１９ａにおける折れ曲がり箇所１１９ａ−２において、一端が非接触に形成されており、これにより、信号伝搬路１１９ａを伝搬する信号が当該箇所においてカップリングされるようになっている。尚、上述のごとく信号伝搬路１１９ａの該当箇所においてカップリングされ線路１１９ｂ−１〜１１９ｂ−３を伝搬する信号は、信号伝搬路１１９ａを伝搬する信号に電気的にカップリングされた信号であり、検出信号である。
【０２２９】
なお、各線路１１９ｂ−１〜１１９ｂ−３については、信号伝搬路１１９ａの長さを４等分したときの３つの節目箇所と非接触に形成させることができる。信号伝搬路１１９ａの折れ曲がり箇所１１９ａ−１〜１１９ａ−４の設定により、信号伝搬路１１９ａを信号伝搬方向に４当分したときの３つの節目箇所となる箇所を適宜調整する。即ち、３つの節目箇所が、上述の折れ曲がり箇所１１９ａ−２，１１９ａ−３および折れ曲がり箇所１１９ａ−２，１１９ａ−３の中間箇所に該当するようにすることができる。
【０２３０】
図３５に信号伝搬回路１１９の周波数応答特性を示す。図３５中Ｓ（ｐ２，ｐ１）は前述の図３０（Ａ），図３２の場合と同様に周波数帯によらず良好な特性が得られる。又、Ｓ（ｐ３，ｐ１），Ｓ（ｐ４，ｐ１），Ｓ（ｐ５，ｐ１）は、信号伝搬回路１１７ａの入力端ｐ１に入力された信号に対して、出力端ｐ３〜ｐ５に出力される信号の特性例であるが、これらの特性についても概ね図３３の場合と同等の特性である。
【０２３１】
したがって、このような周波数応答特性を有する信号伝搬回路１１８，１１９を適用することにより、出力端ｐ２〜ｐ５から出力される信号の品質を良好なものとすることが期待できる。
【０２３２】
図３６（Ａ）は第１１実施形態の変形例にかかる信号伝搬回路１２０を示す図である。この信号伝搬回路１２０は、誘電性基板１２０ｃをそなえるとともに、誘電性基板１２０ｃに形成される信号伝搬路１２０ａと線路１２０ｂ−１とをそなえる。
【０２３３】
基板１２０ｃは、図３６（Ｂ）に示すように、セラミック素材等の絶縁体をなす誘電性基板（insulating dielectric substrate）１２０ｃａとしたり、図３６（Ｃ）に示すように、前述の図３０（Ａ）等に符号１１７ｃとして例示したものと同様の、シリコン基板１２０ｃ−１およびＳｉＯ２層１２０ｃ−２からなる基板１２０ｃｂとしたりすることができる。
【０２３４】
信号伝搬路１２０ａおよび線路１２０ｂ−１は、一例として図３６（Ｂ），図３６（Ｃ）に示すように、アルミやプラチナまたは銅等のメタル材料を用いて基板１２０ｃに積層される。尚、図３６（Ｂ），図３６（Ｃ）中、１２０ｄは接地のためのメタル層である。
【０２３５】
図３６（Ａ）に例示する信号伝搬路１２０ａは、一箇所が実質的に直角に折れ曲がり全体としてＬ字形状を有している。尚、図３６（Ａ）中、１２０ａ−１は信号伝搬路１２０ａの折れ曲がり箇所を、１２０ａ−２は折れ曲がり箇所１２０ａ−１の上流側信号伝搬路を、１２０ａ−３は折れ曲がり箇所１２０ａ−１の下流側信号伝搬路を、それぞれ示す。
【０２３６】
ここで、上流側信号伝搬路１２０ａ−２から伝搬する信号は、折れ曲がり箇所１２０ａ−１において、進行方向が下流側信号伝搬路１２０ａ−３に沿うように偏向される成分（反射成分）と、当該折れ曲がり箇所１２０−１を貫通して線路１２０ｂ−１に導かれる成分（貫通成分）とに分かれるようになっている。このとき、折れ曲がり箇所１２０ａ−１における外側縁部１２０ａ−１１が、上流側および下流側の信号伝搬路１２０ａ−２，１２０ａ−３の形成方向に対して実質的に４５度程度をなすように形成される。
【０２３７】
また、線路１２０ｂ−１は信号伝搬路１２０ａの折れ曲がり箇所１２０ａ−１に、一端が非接触に形成されて、信号伝搬路１２０ａを伝搬する信号に対する検出信号を伝搬する。即ち、検出信号は、上述の折れ曲がり箇所１２０−１を貫通した信号であり、前述の各実施形態における検出信号と同様、信号伝搬路１２０ａと非接触であるが線路１２０ｂ−１の一端にカップリングされた信号である。
【０２３８】
そして、上述の信号伝搬路１２０ａとのカップリングを実現する線路１２０ｂ−１の一端は、折れ曲がり箇所１２０ａ−１の外側辺縁１２０ａ−１１と一定間隔を置いて対向するようになっている。これにより、カップリングの効率を高めている。
【０２３９】
このように構成された信号伝搬回路１２０においても、前述の各実施形態における信号伝搬回路１１と同様に、信号の品質を良好なものとしつつ信号の検出感度を高めることができる。
【０２４０】
図３７（Ａ）は図３６（Ａ）に示す信号伝搬回路１２０の変形例である。この図３７（Ａ）に示す信号伝搬回路１２１は、図３６（Ａ）に示す上流側信号伝搬路１２０ａ−２の途中箇所に一端が非接触に形成された線路１２０ｂ−２を更にそなえる。信号伝搬路１２０ａは、信号伝搬路１２０ａ−２，１２０ａ−３の一部箇所において幅ｗ０が他の箇所ｗに比べて狭小化された狭小幅部１２１ａをそなえる（ｗ０＜ｗ）。具体的には、狭小幅部１２１ａが、線路１２０ｂ−１，１２０ｂ−２の一端が非接触となる信号伝搬路１２０の箇所の間に２箇所、折れ曲がり箇所１２０ａ−１の下流側に１箇所、それぞれ形成されている。
【０２４１】
狭小幅部１２１ａ以外の信号伝搬路１２０ａの箇所の幅は、信号伝搬路１２０ａと図示が省略された終端抵抗（図２（Ａ）の符号１５参照）とのインピーダンス整合のための幅である。ここで、狭小幅部１２１ａのインピーダンス値は狭小幅部１２１ａ以外の箇所よりも小さい。従って、図３７（Ａ）に示す信号伝搬回路１２０は、図３７（Ｂ）に示すような等価回路１２０Ａとしてあらわすことができる。
【０２４２】
図３７（Ｂ）に示す等価回路１２０Ａにおいて、信号伝搬路１２０ａは、狭小幅部１２１ａに対応するインダクタンス１２２と、狭小幅部１２１ａ以外の信号伝搬路１２０ａの箇所に対応する伝搬路部１２３ａ〜１２３ｄからなる。そして、伝搬路部１２３ａ〜１２３ｄにおけるインピーダンスは、図示が省略された終端抵抗とインピーダンス整合が図られる。
【０２４３】
また、線路１２１ｂ−１は伝搬路部１２３ｃをなす折れ曲がり箇所を伝搬する信号をカップリングするとともに、線路１２１ｂ−２は、伝搬路部１２１ａを伝搬する信号をカップリングする。
【０２４４】
図３８，図３９は、ともに図３７（Ａ）に示す信号伝搬回路１２０の周波数応答特性を示す図であり、図３８は０〜５０ＧＨｚまでの応答特性であり、図３９は０〜６５ＧＨｚ周辺までの応答特性である。
【０２４５】
この図３８に示すように、信号伝搬路１２１ａの入力端ｐ１から入力された信号がカップリングされて、線路１２１ｂ−１，１２１ｂ−２の出力端であるポートｐ３，ｐ４から出力される検出信号は、４０ＧＨｚ帯において平均して−１５ｄＢである。又、図３９に示すように、より高周波の６０ＧＨｚ帯においてはポートｐ３，ｐ４から出力される検出信号は平均して−１３ｄＢである。
【０２４６】
すなわち、信号伝搬路１２０ａにインピーダンス量調整のための狭小幅部１２１ａを含んでいるので、上述の図３８，図３９に示すように、高周波帯における周波数応答特性をより良好にすることが可能である。
【０２４７】
〔ｌ〕付記
（付記１）
基板をそなえるとともに、該基板に、
出力端に接続される終端抵抗とインピーダンスが実質的に整合し、入力端からの信号を伝搬する信号伝搬路と、
該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路と、をそなえたことを特徴とする、信号伝搬回路。
【０２４８】
（付記２）
該線路は、該信号伝搬路を伝搬する前記信号に対する検出信号を伝搬することを特徴とする、付記１記載の信号伝搬回路。
【０２４９】
（付記３）
該線路が、該信号伝搬路における入力端から前記出力端に至る長さを実質的に等分する距離を置いて複数本形成されたことを特徴とする、付記１記載の信号伝搬回路。
【０２５０】
（付記４）
各線路は、該信号伝搬路における終端箇所から各形成箇所に至る距離差に相当する位相タイミングでの信号変動量に対応する信号を伝搬することを特徴とする、付記２記載の信号伝搬回路。
【０２５１】
（付記５）
該信号伝搬路は、検出対象となる信号の半周期長さの伝搬に相当する長さ以上を有することを特徴とする、付記１記載の信号伝搬回路。
【０２５２】
（付記６）
該信号伝搬路は、前記入力端と前記出力端との間に折れ曲がり箇所を含むことを特徴とする、付記１記載の信号伝搬回路。
【０２５３】
（付記７）
該信号伝搬路は、前記入力端と前記出力端との間に、インピーダンス量調整のための狭小幅部を含むことを特徴とする、付記１記載の信号伝搬回路。
【０２５４】
（付記８）
該線路は、
該信号伝搬路の前記途中箇所において該信号伝搬路と実質的に一定間隔を有して非接触に形成された第１線路部と、
該第１線路部に導通するように形成された第２線路部と、をそなえたことを特徴とする、付記１〜７のいずれか１項記載の信号伝搬回路。
【０２５５】
（付記９）
該第１線路部は、該信号伝搬路と前記基板の深さ方向で実質的に一定間隔を有して非接触に形成されたことを特徴とする、付記８記載の信号伝搬回路。
【０２５６】
（付記１０）
該第１線路部は、該信号伝搬路と水平方向で実質的に一定間隔を有して非接触に形成されたことを特徴とする、付記８記載の信号伝搬回路。
【０２５７】
（付記１１）
該信号伝搬路は、前記線路が形成される前記途中箇所に、切り欠きにより狭小幅に形成された狭小幅部をそなえるともに、
該第１線路部は、該狭小幅部の形状に沿った輪郭形状を含むことを特徴とする、付記１０記載の信号伝搬回路。
【０２５８】
（付記１２）
該線路は、該第２線路部の途中箇所において該第２線路部に一端が非接触に形成された第３線路部を更にそなえたことを特徴とする、付記８記載の信号伝搬回路。
【０２５９】
（付記１３）
基板をそなえるとともに、該基板に、出力端に接続される終端抵抗とインピーダンスが実質的に整合し入力端からの信号を伝搬する信号伝搬路、および、該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路をそなえた信号伝搬回路と、
該信号伝搬路の出力端から出力される第１信号とともに、前記線路から出力される第２信号を用いた信号処理を行なう信号処理部と、をそなえたことを特徴とする、信号処理装置。
【０２６０】
（付記１４）
該信号処理部は、
前記信号伝搬路の前記出力端から出力される前記第１信号について前記クロックに同期してサンプリングするとともに、ディジタル信号として出力する第１ディジタル化部と、
該信号伝搬路を伝搬する前記第１信号に対する検出信号を、前記線路を伝搬する前記第２信号として、クロックに同期してサンプリングするとともに、ディジタル信号として出力する第２ディジタル化部と、をそなえたことを特徴とする、付記１３記載の信号処理装置。
【０２６１】
（付記１５）
該信号処理部は、
該第１ディジタル化部および該第２ディジタル化部からのディジタル信号を入力され、前記入力端を通じて入力される前記信号についての処理又は操作を行なうディジタル信号処理部を更にそなえたことを特徴とする、付記１４記載の信号処理装置。
【０２６２】
（付記１６）
該信号伝搬路を伝搬する信号は、光変調されて伝送されてきた光信号を受光素子で受光した結果に対応する信号であり、
該ディジタル信号処理部は、該第１および第２ディジタル化部からのディジタル信号を用いて、前記光変調されたデータを復調することを特徴とする、付記１５記載の信号処理装置。
【０２６３】
（付記１７）
該ディジタル信号処理部は、前記入力端を通じて入力される前記信号についてのアナログ／ディジタル変換処理を、該第１ディジタル化部および該第２ディジタル化部からのディジタル信号を用いて行ない、前記処理結果を出力することを特徴とする、付記１５記載の信号処理装置。
【０２６４】
（付記１８）
前記入力端を通じて位相変調された信号を入力されるとともに、
該ディジタル信号処理部は、該第１ディジタル化部および該第２ディジタル化部からのディジタル信号をもとに、前記位相変調にかかるシンボル間タイミングに対する位相ずれ量を演算することを特徴とする、付記１５記載の信号処理装置。
【０２６５】
（付記１９）
光を受光し受光結果に応じた信号を前記入力端に導く受光素子を更にそなえたことを特徴とする、付記１３記載の信号処理装置。
【０２６６】
（付記２０）
該受光素子がアレイ状に複数個配列されるとともに、
該複数個の受光素子からの信号を選択的に切り換えて出力するセレクタを更にそなえたことを特徴とする、付記１９記載の信号処理装置。
【０２６７】
（付記２１）
該信号処理部は、該線路から入力される前記検出信号と、前記出力端からの前記信号とを加算する加算器を有することを特徴とする、付記１３記載の信号処理装置。
【０２６８】
（付記２２）
該第２ディジタル化部からのディジタル信号の解像度の補正演算を行ない、前記補正演算の行なわれた前記ディジタル信号を該ディジタル信号処理部に出力する解像度補正部をそなえ、
該ディジタル信号処理部は、該第１ディジタル化部からのディジタル信号および該解像度補正部からの前記ディジタル信号に基づいて、該解像度補正部での前記補正演算を制御する解像度補正制御部をそなえたことを特徴とする、付記１５記載の信号処理装置。
【０２６９】
（付記２３）
該信号処理部は、該信号伝搬回路とともに該基板にそなえられたことを特徴とする、付記１３記載の信号処理装置。
【０２７０】
（付記２４）
共通クロックから複数のクロック信号を生成するクロック信号出力部と、
該クロック信号出力部から出力される複数のクロック信号がそれぞれ伝送される複数のクロック供給線路と、
該複数のクロック供給線路からの前記クロック信号の位相をそれぞれ検出する複数の位相検出部と、
該クロック信号出力部を制御するクロック制御部と、をそなえ、
該複数の位相検出部が、それぞれ、
基板をそなえるとともに、該基板に、出力端に接続される終端抵抗とインピーダンスが実質的に整合し、対応するクロック供給線路からのクロック信号を入力端から導入して伝搬する信号伝搬路、および、該信号伝搬路の途中箇所において該信号伝搬路に非接触に形成された線路をそなえた信号伝搬回路と、
該信号伝搬路の出力端から出力される第１信号とともに、前記線路から出力される第２信号を用いた信号処理により、前記対応するクロック供給線路からのクロック信号の位相を導出する信号処理部と、をそなえ、
かつ、該クロック制御部は、該複数の位相検出部における該信号処理部で導出した前記クロック信号の位相に応じて、該クロック信号出力部で生成する前記複数のクロック信号が実質的に同期されるように該クロック信号出力部を制御することを特徴とする、信号処理装置。
【図面の簡単な説明】
【０２７１】
【図１】第１実施形態にかかる信号処理装置の対比構成例としてのＡＤＣシステムの一例を示す図である。
【図２】（Ａ）は第１実施形態にかかる信号処理装置を示す図であり、（Ｂ）は信号処理装置の処理を説明するための図である。
【図３】（Ａ）〜（Ｃ）は、線路配置パターン♯２の場合の信号伝搬回路の具体的構成例を示す図であり、（Ｄ）は、信号伝搬回路の周波数応答特性を示す図である。
【図４】誘電性基板の材料について例示する図である。
【図５】（Ａ）〜（Ｃ）は、ＤＳＰによる係数Ｋの導出とともに、乗算器での乗算について説明するための図である。
【図６】（Ａ），（Ｂ）は、第１実施形態の信号処理装置におけるＡＤＣでのＳＮＲの導出例について説明するための図である。
【図７】信号伝搬路の出力端から出力される信号波形、線路を伝搬する信号波形、およびＤＳＰからの出力信号についてのシミュレーション例を示す図である。
【図８】第１実施形態の作用効果について説明するための図である。
【図９】（Ａ）〜（Ｃ）は、図１のＡＤＣシステムに対比した図２に示す信号処理装置の容量負荷の改善効果を説明するための図である。
【図１０】第１実施形態の作用効果について説明するための図である。
【図１１】第１実施形態の作用効果について説明するための図である。
【図１２】第２実施形態にかかる信号処理装置を示す図である。
【図１３】（Ａ），（Ｂ）は、第２実施形態にかかる信号処理装置での処理動作について説明するための図である。
【図１４】第３実施形態にかかる信号処理装置を示す図である。
【図１５】第４実施形態にかかる信号処理装置を示す図である。
【図１６】第４実施形態にかかる信号処理装置の動作態様を説明するための図である。
【図１７】第５実施形態にかかる信号処理装置を示す図である。
【図１８】（Ａ）〜（Ｃ）は第６実施形態にかかる信号処理装置を示す図である。
【図１９】第６実施形態にかかる信号処理装置を示す図である。
【図２０】（Ａ），（Ｂ）は第６実施形態の変形例にかかる信号処理装置を示す図である。
【図２１】（Ａ）〜（Ｄ）は第６実施形態の変形例にかかる信号処理装置を示す図である。
【図２２】（Ａ）〜（Ｃ）は第６実施形態の変形例にかかる信号処理装置を示す図である。
【図２３】（Ａ）は第７実施形態における信号伝搬回路を示す図、（Ｂ）は第７実施形態における信号伝搬回路における信号の周波数応答特性を示す図である。
【図２４】（Ａ）は第８実施形態における信号伝搬回路を示す図、（Ｂ）は第８実施形態の変形例における信号伝搬回路を示す図である。
【図２５】（Ａ）は第９実施形態における信号伝搬回路を示す図、（Ｂ）は設計パラメータの一例を示す図である。
【図２６】（Ａ）は第９実施形態における信号伝搬回路の等価回路を示す図、（Ｂ）は第９実施形態における信号伝搬回路における信号の周波数応答特性を示す図である。
【図２７】（Ａ），（Ｂ）は第９実施形態における信号伝搬回路の周波数応答特性を示す図である。
【図２８】（Ａ）は（Ｂ）に示す信号伝搬回路を第１実施形態にかかる信号処理装置の信号伝搬回路として適用した場合に着目した等価回路を示す図、（Ｂ）は第１０実施形態における信号伝搬回路を示す図、（Ｃ）は第１０実施形態における信号伝搬回路の周波数応答特性を示す図である。
【図２９】（Ａ）は（Ｂ）に示す信号伝搬回路を第１実施形態にかかる信号処理装置の信号伝搬回路として適用した場合に着目した等価回路を示す図、（Ｂ）は第１０実施形態の変形例における信号伝搬回路を示す図、（Ｃ）は第１０実施形態における信号伝搬回路の周波数応答特性を示す図である。
【図３０】（Ａ），（Ｂ）は第１１実施形態にかかる信号伝搬回路を示す図、（Ｃ）は設計パラメータの一例を示す図である。
【図３１】第１１実施形態にかかる信号伝搬回路の周波数応答特性を示す図である。
【図３２】第１１実施形態の変形例を示す図である。
【図３３】図３２に示す変形例の周波数応答特性を示す図である。
【図３４】第１１実施形態の変形例を示す図である。
【図３５】図３４に示す変形例の周波数応答特性を示す図である。
【図３６】（Ａ）〜（Ｃ）は第１１実施形態の変形例を示す図である。
【図３７】（Ａ），（Ｂ）は第１１実施形態の変形例を示す図である。
【図３８】図３７に示す変形例の周波数応答特性を示す図である。
【図３９】図３７に示す変形例の周波数応答特性を示す図である。
【符号の説明】
【０２７２】
１，１Ａ    入力接点
２−ｉ    サンプルホールド回路
３−ｉ    ＡＤＣ
４    ＤＳＰ
５    終端抵抗
１０，２０，３０，４０，５０，６０，６０Ａ〜６０Ｃ    信号処理装置
１１，１１１〜１２１    信号伝搬回路
１１ａ，１１２ａ〜１１４ａ，１１７ａ，１１９ａ，１２０ａ    信号伝搬路
１１ａ−１〜１１ａ−４，１２０ａ−１〜１２０ａ−３，１２３ａ〜１２３ｄ    伝搬路部
１１ｂ−ｉ，１１１ｂ−ｉ〜１１４ｂ−ｉ，１１５ｂ〜１１７ｂ，１１７ｂ−１〜１１７ｂ−３，１１９ｂ−１〜１１９ｂ−３，１２０ｂ，１２０ｂ−１，１２０ｂ−２    線路
１１ｃ，１１７ｃ，１２０ｃ，１２０ｃａ，１２０ｃｂ    基板
１１ｄ，１１７ｄ，１２０ｄ    グラウンドメタル
１１Ａ，１１１Ａ〜１１５Ａ    第１線路部
１１Ｂ，１１１Ｂ〜１１５Ｂ    第２線路部
１１Ｃ    貫通導体
１２，１２ａ−ｉ    サンプルホールド回路
１３，１３ａ−ｉ    ＡＤＣ
１４，２４    ＤＳＰ
１５    終端抵抗
１６−ｉ    乗算器
２４ａ，２４ｂ    差分演算器
２４ｃ    フリップフロップ
２４ｄ    加算器
２４ｅ    シリパラ変換器
２４ｆ，２４ｇ    割り算器
２４ｈ    乗算器
３１−ｊ    受光素子
３２−ｊ    アンプ
３３−ｊ    セレクタ
３４    抵抗
４１    位相補間器
４２ａ    第１ＡＤＣシステム
４２ａａ，４２ｂａ    信号伝搬回路
４２ａｂ，４２ｂｂ    ＡＤＣ部
４２ｂ    第２ＡＤＣシステム
４３    位相検出器
４４    積分器
４０１，４０２    論理ブロック
４１１，４１２    クロック供給線路
５１    アナログ加算器
５２ａ−ｉ    ＡＤＣ
５３    論理部
５４−ｉ    ＤＡＣ
６１，６１Ａ，６１Ｂ    集積回路
６１ａ    パッド
６２    ワイヤボンド
６３    バンプ
６４    メタルリード
６５    ハンダ層
１１２ａ′，１１３ａ′１１９ａ−１〜１１９ａ−４    折れ曲がり箇所
１１４ａ−１，１１５Ｂ−１，１２１ａ    狭小幅部
１１４ａａ    インダクタンス
１１４ａｂ，１１４ａｃ    伝送路
１１５Ｃ，１１５Ｃａ，１１５Ｃｂ    第３線路部
１１７ｃ−１，１２０ｃ−１    シリコン基板
１１７ｃ−２，１２０ｃ−２    層
１２０ａ−１１    外側縁部
【図１】
2009284381.tif 000007
【図２】
2009284381.tif 000008
【図３】
2009284381.tif 000009
【図４】
2009284381.tif 000010
【図５】
2009284381.tif 000011
【図６】
2009284381.tif 000012
【図７】
2009284381.tif 000013
【図８】
2009284381.tif 000014
【図９】
2009284381.tif 000015
【図１０】
2009284381.tif 000016
【図１１】
2009284381.tif 000017
【図１２】
2009284381.tif 000018
【図１３】
2009284381.tif 000019
【図１４】
2009284381.tif 000020
【図１５】
2009284381.tif 000021
【図１６】
2009284381.tif 000022
【図１７】
2009284381.tif 000023
【図１８】
2009284381.tif 000024
【図１９】
2009284381.tif 000025
【図２０】
2009284381.tif 000026
【図２１】
2009284381.tif 000027
【図２２】
2009284381.tif 000028
【図２３】
2009284381.tif 000029
【図２４】
2009284381.tif 000030
【図２５】
2009284381.tif 000031
【図２６】
2009284381.tif 000032
【図２７】
2009284381.tif 000033
【図２８】
2009284381.tif 000034
【図２９】
2009284381.tif 000035
【図３０】
2009284381.tif 000036
【図３１】
2009284381.tif 000037
【図３２】
2009284381.tif 000038
【図３３】
2009284381.tif 000039
【図３４】
2009284381.tif 000040
【図３５】
2009284381.tif 000041
【図３６】
2009284381.tif 000042
【図３７】
2009284381.tif 000043
【図３８】
2009284381.tif 000044
【図３９】
2009284381.tif 000045