(57)【要約】【課題】動作信頼性を向上させるメモリシステムを提供すること。【解決手段】データを保持可能な不揮発性のメモリセルを備えた半導体メモリ３と、バックアップ電源２と第１外部電源（電源Ｃ）とが供給されるバックアップ制御回路６とを具備し、前記バックアップ制御回路６は、前記半導体メモリ３が前記メモリセルへのデータの書き込み中に前記第１外部電源が遮断された際に前記バックアップ電源２から与えられる電圧を前記半導体メモリ３に供給し、前記書き込みが終了した後前記バックアップ電源２から与えられる前記電圧の供給を停止する。【選択図】図１
2009237602.tif 000002
【特許請求の範囲】
【請求項１】
データを保持可能な不揮発性のメモリセルを備えた半導体メモリと、
第１外部電源から与えられる第１外部電圧と、バックアップ電源から与えられるバックアップ電圧とのいずれかを、前記半導体メモリに供給するバックアップ制御回路と
を具備し、前記バックアップ制御回路は、前記メモリセルへのデータの書き込み中に前記第１外部電源が遮断された際に、前記バックアップ電圧を前記半導体メモリに供給し、前記書き込みが終了した後、前記バックアップ電圧の供給を停止する
ことを特徴とするメモリシステム。
【請求項２】
前記半導体メモリは、前記メモリセルへのデータの書き込み中に、該データの書き込み中であることを示すビジー信号を出力し、
前記バックアップ制御回路は、基準電圧と、第２外部電源から与えられる第２外部電圧とを比較する比較器と、
前記バックアップ電源と前記半導体メモリとを接続、または非接続とするスイッチ回路と、
前記比較器における比較の結果、前記第２外部電圧が前記基準電圧よりも小さく、且つ前記半導体メモリが前記ビジー信号を出力している場合、前記スイッチ回路に対して前記バックアップ電源と前記半導体メモリとを接続させ、前記ビジー信号の出力が停止された際に、前記スイッチ回路に対して前記バックアップ電源と前記半導体メモリとを非接続とさせるスイッチ制御回路と
を備えることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記半導体メモリの動作を制御するメモリコントローラを更に備え、
前記半導体メモリは、前記メモリセルへのデータの書き込み中に、該データの書き込み中であることを示すビジー信号を、前記メモリコントローラに出力する
ことを特徴とする請求項１記載のメモリシステム。
【請求項４】
前記バックアップ電源と前記第１外部電源とに接続され、タイマー機能を備えた制御回路を更に備え、
前記バックアップ電源は、前記第１外部電源が遮断された際に、前記バックアップ電圧を前記制御回路に供給する
ことを特徴とする請求項１記載のメモリシステム。
【請求項５】
前記半導体メモリの動作を制御するメモリコントローラを更に備え、
前記半導体メモリは、外部から受信した書き込みデータを一時的に保持する第１バッファ回路と、
前記第１バッファ回路から前記書き込みデータが転送され、且つ該書き込みデータを前記メモリセルに書き込む第２バッファ回路と、
前記メモリセルが配置されたメモリセルアレイと、
前記第１バッファ回路に前記書き込みデータを保持する際に前記ビジー信号を出力すると共に、前記書き込みデータが前記第２バッファ回路に転送されることにより前記第１バッファ回路が空になった時点で、前記ビジー信号の出力を停止する制御回路と
を備え、前記メモリコントローラは、前記半導体メモリがビジー信号の出力を停止した状態で前記第２外部電源が遮断された場合、前記半導体メモリに対して、前記メモリセルに対するデータの書き込みを行っている際には前記ビジー信号を再度出力するよう命令する
ことを特徴とする請求項２記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリシステムに関する。例えば、バックアップ電源を所持したメモリシステム関する。
【背景技術】
【０００２】
例えば、携帯電話といったモバイル機器などのメモリシステムにおいて、不揮発性メモリが書き込み動作を実行している最中に、該不揮発性メモリに電源を供給する外部電源からの供給が遮断されてしまうことがある。このような場合、不揮発性メモリにおける書き込み動作は正常終了することができない場合がある（例えば特許文献１参照）。このため、不揮発性メモリにおいて、期待する書き込みデータが消去される、或いは破壊されるという問題があった。
【特許文献１】特開平３−６３７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、動作信頼性を向上させるメモリシステムを提供する。
【課題を解決するための手段】
【０００４】
この発明の一態様に係るメモリシステムは、データを保持可能な不揮発性のメモリセルを備えた半導体メモリと、第１外部電源から与えられる第１外部電圧と、バックアップ電源から与えられるバックアップ電圧とのいずれかを、前記半導体メモリに供給するバックアップ制御回路とを具備し、前記バックアップ制御回路は、前記メモリセルへのデータの書き込み中に前記第１外部電源が遮断された際に、前記バックアップ電圧を前記半導体メモリに供給し、前記書き込みが終了した後、前記バックアップ電圧の供給を停止する。
【発明の効果】
【０００５】
本発明によれば、動作信頼性を向上させるメモリシステムを提供できる。
【発明を実施するための最良の形態】
【０００６】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００７】
［第１の実施形態］  
この発明の第１の実施形態に係るメモリシステムについて説明する。
【０００８】
＜メモリシステムの全体構成例＞  
まず、メモリシステムの全体構成例について、図１を用いて説明する。図１は本実施形態に係るメモリシステムのブロック図である。
【０００９】
図示するように、メモリシステムは、ＬＳＩ１とバックアップ電源２を備える。ＬＳＩ１は、不揮発性半導体記憶装置であり、外部電源である電源Ｂ及び電源Ｃ、並びにバックアップ電源２から電圧の供給を受けて動作する。バックアップ電源２は、電源Ｃが遮断された際に、緊急用（バックアップ用）の電圧をＬＳＩ１に供給する。
【００１０】
上記ＬＳＩ１は、不揮発性メモリ３、メモリコントローラ４、タイマー機能を備えた制御回路５（以下、タイマー５と称す）、及びバックアップ制御回路６を備えている。不揮発性メモリ３は、データを保持可能な不揮発性のメモリセルを備えた半導体メモリであって、例えばＮＡＮＤ型フラッシュメモリである。そしてメモリコントローラ４の命令に応答してデータの書き込み／読み出し／消去等を行う。
【００１１】
また不揮発性メモリ３は、メモリコントローラ４及びバックアップ制御回路６に対して、ビシー（busy）信号を出力する。ビジー信号は、不揮発性メモリ３の動作状態を外部に通知する為の信号である。すなわち、不揮発性メモリ３がデータを書き込み中、または読み出し中であり、外部からのアクセスを受け付けない状態では、ビジー信号をアサート（assert、本実施形態では‘Ｌ’レベル）する。この状態を、以下ビジー状態と呼ぶ。他方、外部からアクセス可能な状態では、ビジー信号をネゲート（negate、本実施形態では‘Ｈ’レベル）する。この状態を以下では、レディ（ready）状態と呼ぶ。また、不揮発性メモリ３の電源端子ＶＤＤ＿Ｍｅｍは、バックアップ制御回路６に接続されており、電源Ｃ又はバックアップ電源２のいずれかから電源電圧が供給される。
【００１２】
メモリコントローラ４は、電源Ｂから電源端子ＶＤＤ＿Ｃｏｎｔを介して電源電圧の供給を受けて動作する。そしてメモリコントローラ４は、図示せぬホスト（host）機器からの命令に応答して、不揮発性メモリ３に対しデータの書き込み／読み出し／消去等の制御を行う。メモリコントローラ４は、不揮発性メモリ３がレディ状態の場合、すなわちビジー信号が‘Ｈ’レベルの場合に、不揮発性メモリ３との間でデータや制御信号の授受を行う。ビジー状態では、データや制御信号の授受は禁止される。
【００１３】
タイマー５は、例えば時計機能を有する。そしてタイマー５は、電源端子ＶＤＤ＿Ｂを介して電源Ｃ及びバックアップ電源２に接続される。つまり、電源Ｃが例えば何らかの原因で遮断された場合でも、バックアップ電源２から電圧が供給されるため、タイマー５は常時稼動できる。
【００１４】
バックアップ制御回路６は、電源Ｃから与えられる電圧を不揮発性メモリ３へ供給する。不揮発性メモリ３は、この電圧を電源電圧として用いて動作する。また、バックアップ制御回路６は、不揮発性メモリ３でデータの書き込み動作が行われている最中に、何らかの原因で電源Ｃが遮断されてしまった場合、バックアップ電源２から入力端子Ｔ２を介して与えられる電圧を、出力端子Ｔ４から不揮発性メモリ３へと供給する。この場合には、不揮発性メモリ３は、バックアップ電源２から与えられる電圧を電源電圧として用いて動作する。不揮発性メモリ３において書き込み動作が終了すると、バックアップ制御回路６はバックアップ電源２から与えられる電圧の不揮発性メモリ３への供給を停止する。なお、バックアップ制御回路６は、入力端子Ｔ３からビジー信号を受け取ることで、上記不揮発性メモリ３が書き込み動作中であるか否かを判断する。
【００１５】
以下、上記説明した不揮発性メモリ３、メモリコントローラ４、バックアップ制御回路６について詳細を述べる。
【００１６】
＜不揮発性メモリ３の構成例＞  
次に、不揮発性メモリ３の構成の詳細について図２を用いて説明する。
【００１７】
図示するように、不揮発性メモリ３は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御部１７、及び制御信号入力端子１８を備えている。
【００１８】
メモリセルアレイ１１は、複数の不揮発性のメモリセルを備えている。メモリセルは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。そしてメモリセルの制御ゲートはワード線に接続され、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。
【００１９】
ワード線制御回路１６は、メモリセルアレイ１１のロウ方向を選択する。つまり、制御部１７から与えられるロウアドレスに従っていずれかのワード線を選択し、選択したワード線に対し電圧を印加する。
【００２０】
カラムデコーダ１３は、制御部１７から与えられるカラムアドレスに従って、メモリセルアレイ１のカラム方向を選択する。
【００２１】
ビット線制御回路１２は、データの書き込み動作時には、データ入出力バッファ１４から与えられるデータをビット線に転送し、メモリセルにデータを書き込む。また読み出し時には、カラムデコーダ１３によって選択されたビット線にデータを読み出し、読み出しデータをセンス・増幅する。
【００２２】
データ入出力端子１５は、メモリコントローラ４から供給された書き込みデータ、アドレス、及びコマンドを、データ入出力バッファ１４へと出力する。また、読み出しデータをメモリコントローラ４へ出力する。
【００２３】
データ入出力バッファ１４は、データ入出力端子１５で受け取った書き込みデータ、アドレス、及びコマンドを一時的に保持する。そして、書き込みデータをビット線制御回路１２に出力し、アドレス及びコマンドを制御部１７へ出力する。また、ビット線制御回路１２から受け取った読み出しデータを、データ入出力端子１５を介してメモリコントローラ４へ出力する。
【００２４】
制御信号入力端子１８は、メモリコントローラ４から供給された制御信号を制御部１７に供給する。制御信号は例えば、書き込み動作を制御するためのライトイネーブル（write enable）信号や、不揮発性メモリ３自身の動作を有効とするためのチップイネーブル（chip enable）信号などである。
【００２５】
制御部１７は、不揮発性メモリ３全体の動作を制御する。すなわち、制御入力端子１８で受け取った制御信号、並びにデータ入出力バッファ１４から受け取ったコマンド及びアドレスに基づいて、データの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。そしてこのシーケンスを実行するために、不揮発性メモリ３内に含まれる各回路ブロックの動作を制御する。また制御部１７は、不揮発性メモリ３内の各回路ブロックの制御状態に基づいて、上記したビジー信号をメモリコントローラ４へ出力する。更に制御部１７は、電圧発生回路を含む。電圧発生回路は、データの書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生し、不揮発性メモリ３内の各回路ブロックへ供給する。
【００２６】
＜メモリセルアレイ１１の構成例＞  
次に、メモリセルアレイ１１の構成例について図３を用いて、詳細に説明する。図３は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００２７】
図示するようにメモリセルアレイ１１は、不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル２０を備えている。ＮＡＮＤセル２０の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、例えばＭＯＮＯＳ型、またはＦＧ型の積層ゲートを備えたｎチャネルＭＯＳトランジスタである。ＭＯＮＯＳ型の積層ゲートは、次のような構成を有する。すなわち積層ゲートは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲートとを有する。ＦＧ型の場合には、積層ゲートは半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート：導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００２８】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。
【００２９】
図３では、１行のＮＡＮＤセル２０のみを図示している。しかし、メモリセルアレイ１１内には複数行のＮＡＮＤセル２０が設けられても良い。この場合、同一列にあるＮＡＮＤセル２０は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００３０】
＜メモリコントローラ４の構成例＞  
次にメモリコントローラ４の構成例について、図４を用いて説明する。図４はメモリコントローラ４のブロック図である。
【００３１】
図示するように、メモリコントローラ４は、メモリセルアレイ１１内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、或いは、何処のブロックが消去状態であるか）を管理する。メモリコントローラ４はメモリインタフェース３０、ＭＰＵ（Micro Processing Unit）３２、ＲＡＭ（Random Access Memory）３１、ホストインターフェース３３を備える。例えば、これらは、同一の基板上に形成されており、内部バス３４によって通信可能に接続されている。
【００３２】
ホストインターフェース３３は、図示せぬホスト機器と接続可能とされ、ホスト機器との間の通信を司る。
【００３３】
メモリインタフェース３０は、図示せぬデータバスによって不揮発性メモリ３との間の通信を司る。つまり、メモリインタフェース３０は、不揮発性メモリ３に対し、制御信号、アドレス、コマンドの送信及びデータ信号の送受信をする。制御信号は、不揮発性メモリ３に対して送信される信号が、アドレス、コマンド、データなのかを判別するための制御信号でもある。データ信号は、メモリセルアレイ１１に書き込み／読み出しされるデータの信号であり、図示せぬデータバスにより不揮発性メモリ３へと送受信される。また、アドレス及びコマンド信号も図示せぬデータバスにより不揮発性メモリ３へと送信される。
【００３４】
ＭＰＵ３２は、メモリコントローラ４全体の動作を制御する。図示せぬホスト機器に格納されているファームウェア（制御プログラム）をＲＡＭ３１上に読み出して、所定の処理を実行することにより、各種のテーブルをＲＡＭ３１上に作成する。つまり、ホストインターフェース３３から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、不揮発性メモリ３に対して所定の作業を実行したり、データ転送処理を制御したりする。
【００３５】
ＲＡＭ３１は、ＭＰＵ３２の作業エリアとして使用され、制御プログラムなどを記憶する。
【００３６】
＜バックアップ制御回路６の構成例＞  
次に、バックアップ制御回路６の構成例について、図５を用いて詳細を述べる。図５はバックアップ制御回路６のブロック図である。図示するように、バックアップ制御回路６は、比較器４０、スイッチ制御回路４１及びスイッチ回路４４を備えている。
【００３７】
比較器４０は、正転入力端子が、接続ノードＴ１を介して電源Ｂが接続され、反転入力端子には、電源Ｂの比較対象となる基準電圧ＶＲＥＦが供給される。比較器４０は、メモリコントローラ４から供給される基準電圧ＶＲＥＦ（例えば３．０[Ｖ]）と、電源Ｂとを比較する。つまり比較器４０は、電源Ｂの値が基準電圧ＶＲＥＦ以下になると‘Ｌ’レベルの信号を出力する。なお、詳細には‘Ｌ’レベルを出力するタイミングは電源Ｂが例えば、２．７[Ｖ]以下になった時点である。また、電源Ｂの値が基準電圧ＶＲＥＦよりも大きいと‘Ｈ’レベルを出力する。詳細には、電源Ｂの値が２．８[Ｖ]以上で‘Ｈ’レベルを出力する。
【００３８】
スイッチ制御回路４１は、インバータ４５及びＮＡＮＤゲート４６を備えている。インバータ４５は、比較器４０の比較結果を反転する。ＮＡＮＤゲート４６は、接続ノードＴ３を介して不揮発性メモリ３から与えられるビジー信号と、インバータ４５の反転結果とのＮＡＮＤ演算を行う。そしてＮＡＮＤゲート４６は、ＮＡＮＤ演算結果を信号ＢＡＣＫＣＯＮＴとして、スイッチ回路４４へ出力する。従ってＮＡＮＤゲート４６は、ビジー信号が‘Ｈ’レベル（レディ状態）であり、インバータ４５の出力が‘Ｈ’レベルである場合に、信号ＢＡＣＫＣＯＮＴを‘Ｌ’とし、それ以外の場合に‘Ｈ’レベルとする。なお、スイッチ制御回路４１の構成は上記インバータ４５及びＮＡＮＤゲート４６の組み合わせに限られるものでは無く、同様の論理条件にて信号ＢＡＣＫＣＯＮＴを出力出来るものであれば良い。
【００３９】
スイッチ素子４２は、例えばｎｐｎ型バイポーラトランジスタであり、ベースに信号ＢＡＣＫＣＯＮＴが供給され、コレクタは接続ノードＴ２を介して電源Ｃ及びバックアップ電源２が接続され、エミッタは接続ノードＴ４を介して不揮発性メモリ３に接続されている。従って、信号ＢＡＣＫＣＯＮＴが‘Ｈ’レベルの場合には、スイッチ素子４２がオン状態となる。その結果、不揮発性メモリ３には、電源Ｃ又はバックアップ電源２の発生する電圧が供給される。よって、何らかの原因で電源Ｃが遮断された場合でも、スイッチ素子４２がオン状態であれば、バックアップ電源２の発生する電圧が、不揮発性メモリ３へと供給される。
【００４０】
スイッチ素子４３は、例えばｎｐｎ型バイポーラトランジスタであり、ベースに比較器４０の出力が供給され、コレクタは接続ノードＴ２を介して電源Ｃ及びバックアップ電源２が接続され、エミッタは接続ノードＴ４を介して不揮発性メモリ３に接続されている。従って、比較器４０の出力が‘Ｈ’レベルの場合に、スイッチ素子４３がオン状態となる。
【００４１】
次に、上記構成のバックアップ制御回路６の動作について、図６を用いて説明する。図６はバックアップ制御回路６の動作の流れを示すフローチャートである。電源Ｂ、Ｃともにオフ状態である場合（ステップＳ０、ＮＯ）、すなわちＬＳＩ１に電源Ｂ、Ｃが接続されていない状態であると、比較器４０は‘Ｌ’レベルを出力する（Ｓ１）。
【００４２】
更に、ビジー信号が‘Ｈ’レベルだった場合（レディ状態）（Ｓ２、ＹＥＳ）、信号ＢＡＣＫＣＯＮＴは‘Ｌ’レベルとなる（Ｓ３）。ステップＳ０及び、ステップＳ３により、スイッチ素子４２、４３は共にオフ状態となる（Ｓ４）。
【００４３】
ステップＳ２においてビジー信号が‘Ｌ’レベルである場合（ビジー状態）（Ｓ２、ＮＯ）、信号ＢＡＣＫＣＯＮＴは‘Ｈ’レベルとなる（Ｓ５）。これにより、スイッチ素子４２はオン状態となり（Ｓ６）、スイッチ素子４３はオフ状態となる（Ｓ７）。
【００４４】
電源Ｂ、Ｃが共にオン状態である場合（Ｓ０、ＹＥＳ）、比較器４０の出力は‘Ｈ’レベルとなる（Ｓ８）。この場合には、ビジー信号にかかわらず信号ＢＡＣＫＣＯＮＴは‘Ｈ’となる（Ｓ９）。従って、スイッチ素子４２、４３は共にオン状態となる（Ｓ１０）。
【００４５】
＜メモリシステム全体の動作について＞  
次に、上記構成のメモリシステムの動作について、図７を用いて説明する。図７は、メモリシステムの動作の流れを示す状態遷移図である。図７は、電源Ｂ、Ｃがオフ状態からオン状態に切替わった後、不揮発性メモリ３において書き込み作業中に何らかの原因で電源Ｂ、Ｃが遮断された場合、不揮発性メモリ３がデータの書き込み作業を終了するまでバックアップ電源２から不揮発性メモリ３に電圧の供給がされる場合について示している。
【００４６】
まず、状態１について説明する。図示するように電源Ｂ、Ｃがオフ状態（ステップＳ０、ＮＯ）である結果、バックアップ電源２に接続されたタイマー５以外は動作停止状態である。従って、比較器４０の出力は‘Ｌ’レベル（Ｓ１）であり、ビジー信号は‘Ｈ’レベル（Ｓ２、ＹＥＳ）である。また、ステップＳ１及び信号ＢＡＣＫＣＯＮＴが‘Ｌ’レベル（Ｓ３）であるため、スイッチ素子４２、４３は共にオフ状態である（Ｓ４）。また、スイッチ素子４２、４３が共にオフ状態であるため、バックアップ電源２が不揮発性メモリ３へ与える電源電圧の電源供給経路は形成されていない。このため、不揮発性メモリ３の電源はオフ状態である。
【００４７】
次に、状態２について説明する。図示するように、電源Ｂ、Ｃがそれぞれオン状態（Ｓ０、ＹＥＳ）になると、電源Ｂに接続されたメモリコントローラ４がオン状態となり、バックアップ制御回路６が導通状態となる。つまり、不揮発性メモリ３への電源供給経路が形成される。すなわち、電源Ｂがオン状態であるので、比較器４０は‘Ｈ’レベルを出力する（Ｓ８）。そして、まだ不揮発性メモリ３では書き込み／読み出し作業が行われていないため、ビジー信号は‘Ｈ’レベル（レディ状態）である。その結果、信号ＢＡＣＫＣＯＮＴは‘Ｈ’レベル（Ｓ９）となる。これにより、スイッチ素子４２、４３は共にオン状態（Ｓ１０）となり、電源Ｃを不揮発性メモリ３に接続する。電源Ｃから電圧を供給されることで、不揮発性メモリ３も動作状態となる。
【００４８】
次に、状態３について説明する。状態３は、状態２においてビジー信号が‘Ｌ’レベルとされた状態である。すなわち、不揮発性メモリ３にて、データの書き込み／読み出し作業が行われている状態である。それ以外は、状態２と全く同じである。
【００４９】
次に、状態４について説明する。状態４は、不揮発性メモリ３がデータの書き込み動作を行い、ビジー信号が‘Ｌ’レベルである最中に、電源Ｂ、Ｃの両方が遮断された状態（Ｓ０、ＮＯ）である。この場合、比較器４０の出力が‘Ｌ’レベル（Ｓ１）、ビジー信号が‘Ｌ’レベル（Ｓ２、ＮＯ）であるので、信号ＢＡＣＫＣＯＮＴは‘Ｈ’レベル（Ｓ５）となる。その結果、スイッチ素子４２はオン状態となる（Ｓ６）。従って、電源Ｂ、Ｃが遮断されても、バックアップ電源２による電圧が、スイッチ素子４２を介して不揮発性メモリ３へと供給される。他方、電源Ｂが遮断されることで、スイッチ素子４３はオフ状態とされる（Ｓ７）。
【００５０】
次に、状態５について説明する。状態４においてデータの書き込み作業が正常終了した状態である。不揮発性メモリ３においてデータの書き込みが終了すると、ビジー信号は‘Ｌ’レベルから‘Ｈ’レベルに反転（Ｓ２、ＹＥＳ）する。つまり、ビジー状態からレディ状態に遷移する。すると、信号ＢＡＣＫＣＯＮＴは‘Ｌ’レベル（Ｓ３）となるので、スイッチ素子４２はオフ状態へと切替わる（Ｓ４）。これにより、バックアップ電源２から不揮発性メモリ３への電圧の供給が停止される。なお、バックアップ電源に常時接続されている、タイマー５は常時オン状態である。
【００５１】
＜この実施形態に係る効果＞  
上記のように、第１の実施形態に係るメモリシステムによれば、少なくとも以下の効果が得られる。  
（１）動作信頼性を向上出来る（その１）。  
本効果つき、比較例としてのバックアップ電源を備えたメモリシステムを挙げつつ、以下詳細に説明する。
【００５２】
図８に比較例としてメモリシステムのブロック図を示す。図示するように、比較例に係る構成は、本実施形態に係る図１における構成において、バックアップ制御回路６を廃したものである。すなわちメモリシステムは、不揮発性メモリ３、メモリコントローラ４、タイマー５及びバックアップ電源２を備える。なお、本実施形態と同じ構成には同様の参照番号を付している。図示するように、比較例に係るメモリシステムでは、バックアップ電源２はタイマー５にのみ使用されている。このため、例えば、不揮発性メモリ３において、データの書き込み中に電源Ａ又は電源Ｂのいずれか一方が何らかの原因で遮断されると、不揮発性メモリ３への電源供給が停止する。従って、不揮発性メモリ３における書き込み動作は正常終了しない。これにより、期待する書き込みデータは消去或いはデータ破壊を起こしてしまうという問題がある。
【００５３】
この点、本実施形態に係るメモリシステムであると、バックアップ制御回路６を備える。そのため、不揮発性メモリ３において書き込み中に、外部電源が電源Ｂ、Ｃ方が遮断されたとしても、バックアップ制御回路６が、バックアップ電源２の発生する電圧を不揮発性メモリ３へ供給する。従って、不揮発性メモリ３におけるデータの書き込み動作が終了するまで、不揮発性メモリ３への電圧供給が停止されることが無く、データが消去、或いは破壊されることを防止出来、メモリシステムの動作信頼性を向上出来る。
【００５４】
なお、上記本実施形態に係るメモリシステム１の動作について、電源Ｂ、Ｃの両方が遮断された場合について説明したが、電源Ｂのみが何らかの原因で遮断された場合においても、不揮発性メモリ３、バックアップ制御回路６の動作は上記実施形態と同様である。この場合、不揮発性メモリ３に供給される電源は、バックアップ電源２ではなく、電源Ｃである。また、電源Ｃのみが何らかの原因で遮断された場合、電源Ｂはオン状態であるから、不揮発性メモリ３、バックアップ制御回路６は通常動作を行う。すなわち、不揮発性メモリ３においてデータの書き込み中に電源Ｃのみが遮断されたとしても、図７に示す状態２、３の動作が行われる。
【００５５】
［第２の実施形態］  
次に、この発明の第２の実施形態に係るメモリシステムについて説明する。本実施形態は、ダミービジー（dummy busy）機能を有する不揮発性メモリ３に、上記第１の実施形態を適用したものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【００５６】
＜ダミービジー機能について＞  
まず初めに、不揮発性メモリ３が有するダミービジー機能について説明をする。ダミービジー機能を有する本実施形態に係る不揮発性メモリ３は、第１の実施形態と同様に図２の構成を有する。そして図２の構成において、ビット線制御回路１２は図示せぬデータバッファ（記憶回路）を備える。
【００５７】
そしてデータの書き込み時において、データ入出力端子１５から入力された書き込みデータは、まずデータ入出力バッファ１４に格納された後、メモリコントローラ４の命令に応答して、ビット線制御回路１２内のデータバッファに転送される。その後、このデータバッファに転送された書き込みデータがビット線ＢＬに与えられ、データの書き込みが行われる。
【００５８】
すなわち不揮発性メモリ３は、２段のデータバッファを備えた構成を備えている。従って、例えメモリセルへデータの書き込み中であったとしても、データ入出力バッファ１４が空の状態であれば、不揮発性メモリ３は外部からデータを受け取ることが可能である。つまり、レディ状態となる。逆に、メモリセルへのデータの書き込み実行中でなくても、データ入出力バッファ１４がデータを保持している状態であれば、不揮発性メモリ３は外部からデータを受け取ることが出来ない。
【００５９】
そこで本実施形態に係る不揮発性メモリ３は、メモリセルへのデータの書き込み実行中でなくても、データ入出力バッファ１５がデータを保持している状態であれば、ビジー信号を出力する。すなわちビジー信号をアサートする。これが、ダミービジー機能であり、ダミービジー機能においてビジー信号を出力することを、以下、ダミービジー動作と呼ぶことがある。これによってメモリコントローラ４は、不揮発性メモリ３がデータを受け取れない状態にあることを認識出来る。
【００６０】
またダミービジー機能には、メモリコントローラ４の命令に応答して、不揮発性メモリ３の状態に応じてビジー信号を強制的に出力させる（すなわちアサートさせる）動作が含まれる。すなわち、上記ダミービジー動作によれば、実際にはデータのメモリセルへの書き込みが実行中であっても、データ入出力バッファ１５が空であると、ビジー信号の出力は停止される。すなわちネゲートされる。しかし場合によっては、メモリコントローラ４は、不揮発性メモリ３において実際にメモリセルへの書き込みが実行中であるか否かの情報を必要とする場合がある。
【００６１】
このような場合に、メモリコントローラ４の命令があると（以後、この命令を切り替えコマンドと呼ぶ）、不揮発性メモリ３は自身が行っている実際の動作に応じて、ビジー信号を出力する。すなわち、メモリセルへの書き込みを実行中であれば、回路１７はビジー信号をアサートする。言い換えれば、ビジー信号を出力し、メモリコントローラ４に対して自身がビジー状態にあることを通知する。他方、書き込みを行っていなければ、回路１７は引き続きビジー信号をネゲートする。言い換えれば、ビジー信号の出力停止を維持し、メモリコントローラ４に対して自身がレディ状態にあることを通知する。ダミービジー機能にはこのような動作が含まれ、本動作においてビジー信号をアサートまたはネゲートすることを、以下、トゥルービジー（true busy）動作と呼ぶことがある。トゥルービジー動作においてアサートされたビジー信号は、メモリセルへの書き込みが終了すると、ネゲートされる。
【００６２】
＜ＬＳＩ１の構成について＞  
次に、本実施形態に係るＬＳＩ１の構成について、図９を用いて説明する。図９は、本実施形態に係るＬＳＩ１の一部領域のブロック図であり、特にバックアップ制御回路６及びメモリ制御部４を示している。
【００６３】
＜バックアップ制御回路について＞  
バックアップ制御回路６の構成は、第１の実施形態において図５を用いて説明した構成とほぼ同様である。図５と異なる点は、バイポーラトランジスタ４３のベースに、比較器４０の出力では無く、メモリコントローラ４の出力する信号ＰＯＷＥＲＯＮが入力される点と、比較器４０の出力がメモリコントローラ４へ与えられる点である。それ以外の構成及び動作は、第１の実施形態と同様である。
【００６４】
＜メモリコントローラ４について＞  
次に、本実施形態に係るメモリコントローラ４について説明する。本実施形態に係るメモリコントローラ４は、第１の実施形態で説明した機能に加え、上記切り替え命令を生成して不揮発性メモリ３へ与えることで、不揮発性メモリ３に対してトゥルービジー動作を実行するよう命令する。また、入力端子ＶＬＤ＿Ｍｏｎで受け取った比較器４０の比較結果に応じて信号ＰＯＷＥＲＯＮを出力し、これによりバイポーラトランジスタ４３を制御する。
【００６５】
次に図１０を用いてメモリコントローラ４の動作の詳細について説明する。図１０は、メモリコントローラ４の動作を示すフローチャートであり、特にトゥルービジー動作及び信号ＰＯＷＥＲＯＮの出力に関するものである。
【００６６】
図示するように、メモリコントローラ４はビジー信号を確認し（ステップＳ２０）ビジー信号が‘Ｈ’レベルであれば（ネゲートされていれば：Ｓ２１、ＮＯ）、比較器４０の出力を確認する（Ｓ２２）。比較器４０の出力が‘Ｌ’レベルであれば（Ｓ２３、ＹＥＳ）、切り替え命令を生成して不揮発性メモリ３へ出力する（Ｓ２４）。つまり、不揮発性メモリ３に対してトゥルービジー動作を行うよう命令する。そして信号ＰＯＷＥＲＯＮを‘Ｌ’レベルとして、バイポーラトランジスタ４３をオフ状態とする（Ｓ２５）。
【００６７】
ステップＳ２３において比較器４０の出力が‘Ｈ’レベルであれば（Ｓ２３、ＮＯ）、メモリコントローラ４は信号ＰＯＷＥＲＯＮを‘Ｈ’レベルとする（Ｓ２６）。これにより、バイポーラトランジスタ４３はオン状態とされる。
【００６８】
ステップＳ２１においてビジー信号が‘Ｌ’レベルであれば（アサートされていれば：Ｓ２１、ＹＥＳ）、メモリコントローラ４は比較器４０の出力を確認する（Ｓ２７）。比較器４０の出力が‘Ｈ’レベルであれば（Ｓ２８、ＮＯ）、ステップＳ２６の処理を行う。つまり信号ＰＯＷＥＲＯＮを‘Ｈ’レベルとする。他方、比較器４０の出力が‘Ｌ’レベルであれば（Ｓ２８、ＹＥＳ）、ステップＳ２５へ進む。すなわち、ステップＳ２７、Ｓ２８、Ｓ２５の一連の処理、及びステップＳ２７、Ｓ２８、Ｓ２６の一連の処理に従ったバックアップ制御回路６の動作は、第１の実施形態における動作と同様である。
【００６９】
＜メモリシステムの動作＞  
次に、本実施形態に係るメモリシステムの動作について、図１１を用いて説明する。図１１はメモリコントローラ４が不揮発性メモリ３に出力する信号のタイムチャートであり、メモリコントローラ４が不揮発性メモリ３へ出力するコマンド及びデータ、ビジー信号、並びに不揮発性メモリ３の動作状態を示している。
【００７０】
図示するように、まず、時刻ｔ０でメモリコントローラ４は不揮発性メモリ３へコマンド‘８０ｈ’を出力する。コマンド‘８０ｈ’は、不揮発性メモリ３に対して書き込み動作の開始を命令するコマンドである。引き続きメモリコントローラ４は、時刻ｔ１でアドレスを不揮発性メモリ３へ出力し、時刻ｔ２で書き込みデータを出力する。
【００７１】
次にメモリコントローラ４は、時刻ｔ３において、コマンド‘１５ｈ’を不揮発性メモリ３へ出力する。コマンド‘１５ｈ’は、書き込みデータをデータ入出力バッファ１４からビット線制御回路１２内のデータバッファへ転送させると共に、データバッファ内の書き込みデータをメモリセルへプログラムさせる旨の命令である。
【００７２】
すると、コマンド‘１５ｈ’に応答して、不揮発性メモリ３において書き込みデータがデータバッファへ転送され、転送された書き込みデータのメモリセルへのプログラムが開始される。また、制御部１７はダミービジー動作を行い、データ入出力バッファ１４が空になるまでの間、ビジー信号を出力する。すなわちビジー信号は‘Ｌ’レベルとされる。
【００７３】
その後、時刻ｔ５においてデータ入出力バッファ１４が空になると、制御部１７はビジー信号を‘Ｈ’レベルとする。すると、ビジー信号が‘Ｈ’レベルになったことを受けてメモリコントローラ４は、切り替えコマンドを不揮発性メモリ３へ出力する。切り替えコマンドに応答して不揮発性メモリ３は、時刻ｔ６においてトゥルービジー動作を開始する。すると、この時点においてはメモリセルへのプログラム実行中であるので、制御部１７はビジー信号を‘Ｌ’レベルとする。その後、時刻ｔ７においてプログラムが終了すると、ビジー信号は‘Ｈ’レベルとなる。
【００７４】
＜効果＞  
上記のように第２の実施形態に係るメモリシステムによれば上記（１）の効果に加え、少なくとも以下の効果が得られる。  
（２）動作信頼性を向上出来る（その２）。  
本実施形態に係る構成であると、ダミービジー機能を備えた不揮発性メモリ３を有するメモリシステムにおいても、上記第１の実施形態と同様に、メモリセルへのデータの書き込み中に電源が遮断された場合におけるデータの消去、破壊を防止出来る。
【００７５】
本実施形態に係るメモリシステムであると、メモリコントローラ４は、不揮発性メモリ３がレディ状態（ビジー信号＝‘Ｈ’）である際に電源Ｂ、Ｃが遮断された際に、切り替えコマンドを発生して、不揮発性メモリ３に対してビジー信号をアサートする。すると、レディ状態にある不揮発性メモリ３が書き込み中で無ければ、ビジー信号は‘Ｈ’レベルを維持する。しかし、レディ状態にある不揮発性メモリ３が書き込み中であれば、ビジー信号は‘Ｌ’レベルとなる。従って、バイポーラトランジスタ４２がオン状態となり、不揮発性メモリ３にはバックアップ電源２の発生する電圧が供給される。従って、データの消去、破壊が防止される。その結果、第１の実施形態と同様、メモリシステムの動作信頼性を向上出来る。
【００７６】
上記のように、この発明の第１、第２の実施形態に係るメモリシステムであると、不揮発性メモリ３がデータの書き込み中に、電源が遮断された場合、バックアップ電源から電圧供給することで、書き込み動作の不正終了を防止出来る。また、図８に示す比較例に比べて、電源Ｃの供給する電圧を不揮発性メモリ３へ供給することで、電源Ａを廃することが出来る。すなわち、メモリシステムが必要とする外部電源数を削減出来、このことも、書き込み中にデータが消去される、或いは破壊されるという問題の解消に寄与する。なお、上記実施形態では比較器４０がバックアップ制御回路６に含まれる場合を例に説明したが、メモリコントローラ４内に含まれても良い。
【００７７】
なお、本実施形態では、メモリシステムを構成する不揮発性メモリ３、メモリコントローラ４、タイマー５、及びバックアップ制御回路６が同一のＬＳＩ（Chip）内に設けられた場合について説明している。しかし、各構成はそれぞれ独立したＬＳＩ（Chip）であってもよい。つまり図１に示すメモリシステムは複数のＬＳＩ（Chip）によって構成される場合であってもよい。
【００７８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００７９】
【図１】この発明の第１の実施形態に係るメモリシステムのブロック図。
【図２】この発明の第１の実施形態に係る不揮発性メモリのブロック図。
【図３】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの回路図。
【図４】この発明の第１の実施形態に係るメモリコントローラのブロック図。
【図５】この発明の第１の実施形態に係るバックアップ制御回路のブロック図。
【図６】この発明の第１の実施形態に係るメモリシステムのフローチャート。
【図７】この発明の第１の実施形態に係るメモリシステムの動作の遷移図。
【図８】この発明の第１の実施形態に係る比較例として挙げたメモリシステムのブロック図。
【図９】この発明の第２の実施形態に係るメモリシステムのブロック図。
【図１０】この発明の第２の実施形態に係るメモリシステムの処理の流れを示すフローチャート。
【図１１】この発明の第２の実施形態に係るメモリシステムの処理の流れを示すタイムチャート。
【符号の説明】
【００８０】
１…メモリシステム、２…バックアップ電源、３…不揮発性メモリ、４…メモリ制御部、５…タイマー機能を備えた周辺回路、６…バックアップ制御回路、１１…メモリセルアレイ、１２…ビット線制御回路、１３…カラムデコーダ、１４…データ入出力バッファ、１５…データ入出力端子、１６…ワード線制御回路、１７…制御部、１８…制御信号入力端子、２０…ＮＡＮＤセル、３０…メモリインタフェース、３１…ＲＡＭ、３２…ＭＰＵ、３３…ＨＯＳＴインターフェース、３４…内部バス、４０…比較器、４１…スイッチ制御回路、４２、４３…スイッチ素子、４４…スイッチ回路、４５…インバータ、４６…ＮＡＮＤゲート
【図１】
2009237602.tif 000003
【図２】
2009237602.tif 000004
【図３】
2009237602.tif 000005
【図４】
2009237602.tif 000006
【図５】
2009237602.tif 000007
【図６】
2009237602.tif 000008
【図７】
2009237602.tif 000009
【図８】
2009237602.tif 000010
【図９】
2009237602.tif 000011
【図１０】
2009237602.tif 000012
【図１１】
2009237602.tif 000013