(57)【要約】【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる。【解決手段】シリコン基板１に形成された不揮発性メモリセルＮＶＭ１は、互いに隣り合って配置する制御ゲート電極ＣＧとメモリゲート電極ＭＧとを有し、シリコン基板１と制御ゲート電極ＣＧとの間には制御ゲート絶縁膜ＩＧが配置され、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、第１絶縁膜ＩＭ１、トラップ性絶縁膜ＩＳ、および、第２絶縁膜ＩＭ２が配置され、シリコン基板１とメモリゲート電極ＭＧとの間にも、第１絶縁膜ＩＭ１および第２絶縁膜ＩＭ２が一体的に配置さている。一方、トラップ性絶縁膜ＩＳは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には形成されているが、メモリゲート電極ＭＧとシリコン基板１との間には配置されていない。【選択図】図４
2009283731.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
（ａ）前記半導体基板の主面上に、第１ゲート絶縁膜を隔てて配置された、１つの第１ゲート電極と、
（ｂ）前記半導体基板の主面上に、前記第１ゲート電極の一対の側壁のうち、いずれか一方の側壁の側方に隣り合うようにして配置された、１つの第２ゲート電極と、
（ｃ）前記第１ゲート電極と前記第２ゲート電極との間に、前記第１ゲート電極に近い方から順に配置された、第１絶縁膜、電荷蓄積絶縁膜、および、第２絶縁膜と、
（ｄ）前記半導体基板と前記第２ゲート電極との間に、前記半導体基板に近い方から順に配置された、前記第１絶縁膜および前記第２絶縁膜とを有し、
前記第１絶縁膜および前記第２絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記半導体基板と前記第２ゲート電極との間に渡って一体的に配置され、
前記電荷蓄積絶縁膜は、前記第２ゲート電極と前記半導体基板との間には配置されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記電荷蓄積絶縁膜のうち、前記第１ゲート電極の側壁から見た厚さは、前記半導体基板に近い部分よりも、遠い部分の方が薄いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第２絶縁膜のうち、前記半導体基板と前記第２ゲート電極との間に配置された部分における、前記半導体基板の主面から見た厚さは、前記第１ゲート電極と前記第２ゲート電極との間に配置された部分における、前記第１ゲート電極の側壁から見た厚さよりも厚いことを特徴とする半導体装置。
【請求項４】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
（ａ）前記半導体基板の主面上に、第１ゲート絶縁膜を隔てて配置された、１つの第１ゲート電極と、
（ｂ）前記半導体基板の主面上に、前記第１ゲート電極の一対の側壁のうち、双方の側壁の側方に隣り合うようにして配置された、２つの第２ゲート電極と、
（ｃ）前記第１ゲート電極と前記第２ゲート電極との間に、前記第１ゲート電極に近い方から順に配置された、第１絶縁膜、電荷蓄積絶縁膜、および、第２絶縁膜と、
（ｄ）前記半導体基板と前記第２ゲート電極との間に、前記半導体基板に近い方から順に配置された、前記第１絶縁膜および前記第２絶縁膜とを有し、
前記第１絶縁膜および前記第２絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間から、前記半導体基板と前記第２ゲート電極との間に渡って一体的に配置され、
前記電荷蓄積絶縁膜は、前記第２ゲート電極と前記半導体基板との間には配置されていないことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記電荷蓄積絶縁膜のうち、前記第１ゲート電極の側壁から見た厚さは、前記半導体基板に近い部分よりも、遠い部分の方が薄いことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２絶縁膜のうち、前記半導体基板と前記第２ゲート電極との間に配置された部分における、前記半導体基板の主面から見た厚さは、前記第１ゲート電極と前記第２ゲート電極との間に配置された部分における、前記第１ゲート電極の側壁から見た厚さよりも厚いことを特徴とする半導体装置。
【請求項７】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置の製造方法であって、
前記半導体基板上に前記不揮発性メモリセルを形成する工程は、
（ａ）前記半導体基板の主面上に、第１ゲート絶縁膜を隔てて、１つの第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の主面および前記第１ゲート電極を一体的に覆うようにして、順に、第１絶縁膜と電荷蓄積絶縁膜とを形成する工程と、
（ｃ）前記電荷蓄積絶縁膜のうち、前記第１絶縁膜を介して前記第１ゲート電極の側壁を覆う部分のみを残し、他を除去する工程と、
（ｄ）前記半導体基板の主面、前記第１絶縁膜、および、前記電荷蓄積絶縁膜を一体的に覆うようにして、第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜を介して、前記半導体基板の主面のうち、前記第１ゲート電極の１対の側壁のそれぞれに隣り合う位置に配置するようにして、第２ゲート電極を形成する工程と、
（ｆ）前記第２ゲート電極のうち、いずれか一方を除去する工程と、
（ｇ）前記第１絶縁膜および前記第２絶縁膜のうち、前記第２ゲート電極に覆われていない部分を除去する工程とを有し、
前記（ｃ）工程によって、前記第２ゲート電極の下には前記電荷蓄積絶縁膜が配置されない前記不揮発性メモリセルを形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ），（ｃ）工程では、
前記電荷蓄積絶縁膜のうち、前記第１ゲート電極の側壁から見た厚さが、前記半導体基板に近い部分よりも、遠い部分の方が薄くなるようにして、前記電荷蓄積絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｃ）工程では、
前記（ｂ）工程で形成した前記電荷蓄積絶縁膜に対して、前記半導体基板の主面に交差する方向のエッチング速度が、他の方向のエッチング速度よりも速いような異方性エッチングを施すことで、前記電荷蓄積絶縁膜のうち、前記第１ゲート電極の側壁を覆う部分のみを残し、他を除去することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程では、
前記第２絶縁膜のうち、前記第１ゲート電極の側方下部の領域に、前記第１絶縁膜を介して形成する部分における、前記半導体基板の主面から見た厚さが、前記第１ゲート電極の側壁の領域に、前記電荷蓄積絶縁膜を介して形成する部分における、前記第１ゲート電極の側壁から見た厚さよりも厚くなるようにして、前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｂ）工程では、
前記第１絶縁膜として、酸化シリコンを主体とする絶縁膜を形成し、
前記電荷蓄積絶縁膜として、窒化シリコンを主体とする絶縁膜を形成し、
前記第２絶縁膜として、酸化シリコンを主体とする絶縁膜を、熱酸化法によって形成することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置の製造方法であって、
前記半導体基板上に前記不揮発性メモリセルを形成する工程は、
（ａ）前記半導体基板の主面上に、第１ゲート絶縁膜を隔てて、１つの第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の主面および前記第１ゲート電極を一体的に覆うようにして、順に、第１絶縁膜と電荷蓄積絶縁膜とを形成する工程と、
（ｃ）前記電荷蓄積絶縁膜のうち、前記第１絶縁膜を介して前記第１ゲート電極の側壁を覆う部分のみを残し、他を除去する工程と、
（ｄ）前記半導体基板の主面、前記第１絶縁膜、および、前記電荷蓄積絶縁膜を一体的に覆うようにして、第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜を介して、前記半導体基板の主面のうち、前記第１ゲート電極の１対の側壁のそれぞれに隣り合う位置に配置するようにして、２つの第２ゲート電極を形成する工程と、
（ｆ）前記第１絶縁膜および前記第２絶縁膜のうち、前記第２ゲート電極に覆われていない部分を除去する工程とを有し、
前記（ｅ）工程によって、２つの第２ゲート電極を有するような前記不揮発性メモリセルを形成し、
前記（ｃ）工程によって、前記第２ゲート電極の下には前記電荷蓄積絶縁膜が配置されない前記不揮発性メモリセルを形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｂ），（ｃ）工程では、
前記電荷蓄積絶縁膜のうち、前記第１ゲート電極の側壁から見た厚さが、前記半導体基板に近い部分よりも、遠い部分の方が薄くなるようにして、前記電荷蓄積絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｃ）工程では、
前記（ｂ）工程で形成した前記電荷蓄積絶縁膜に対して、前記半導体基板の主面に交差する方向のエッチング速度が、他の方向のエッチング速度よりも速いような異方性エッチングを施すことで、前記電荷蓄積絶縁膜のうち、前記第１ゲート電極の側壁を覆う部分のみを残し、他を除去することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｄ）工程では、
前記第２絶縁膜のうち、前記第１ゲート電極の側方下部の領域に、前記第１絶縁膜を介して形成する部分における、前記半導体基板の主面から見た厚さが、前記第１ゲート電極の側壁の領域に、前記電荷蓄積絶縁膜を介して形成する部分における、前記第１ゲート電極の側壁から見た厚さよりも厚くなるようにして、前記第２絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｂ）工程では、
前記第１絶縁膜として、酸化シリコンを主体とする絶縁膜を形成し、
前記電荷蓄積絶縁膜として、窒化シリコンを主体とする絶縁膜を形成し、
前記第２絶縁膜として、酸化シリコンを主体とする絶縁膜を、熱酸化法によって形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置（不揮発性メモリ）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリは、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（Field Effect Transistor：ＦＥＴともいう）（以下、単にＭＩＳトランジスタ）のゲート電極下に浮遊状態（フローティング状態）の浮遊ゲート電極を備えた構造や、電荷担体（キャリア）を蓄積する機能を有する絶縁膜を備えた構造となっている。これら浮遊ゲート電極や電荷蓄積膜に電荷を蓄積させ、ＭＩＳ構造によって電荷蓄積領域への電荷の注入または放出を制御することで、データ書き込みおよびデータ消去を実現している。
【０００３】
上記のように、電荷蓄積領域に電荷が注入（または放出）されると、ＭＩＳトランジスタの閾値電圧が変化する。ＭＩＳトランジスタにおいて、閾値電圧の変化は、印加するゲート電圧に応じて流れるドレイン電流の違いとして現れる。この、ＭＩＳトランジスタのドレイン電流量によって、電荷の蓄積状態、即ち、データ保持状態を読み出すことができる。以上のような、データ書き込み、消去、読み出し機能によって、メモリ動作を実現している。
【０００４】
電荷蓄積機能を有する絶縁膜として、窒化シリコンを主体とする絶縁膜（以下、単に窒化シリコン膜）が知られている。半導体基板上に形成した窒化シリコン膜は、形成条件によって内部に欠陥を多く含む膜となる。このような膜中の欠陥は、キャリアの捕獲準位（トラップ準位）として機能する。このような窒化シリコン膜のトラップ準位に捕獲された電荷は抜け難い。そのため、窒化シリコン膜を電荷蓄積膜として利用した不揮発性メモリは長時間のデータ保持に優れている。
【０００５】
更に、窒化シリコン膜に捕獲されたキャリアが上部の電極や、下部の基板に容易に漏出しないように、窒化シリコン膜の両側を、他の絶縁膜で挟み込む構造は有用である。例えば、窒化シリコン膜の両側を、酸化シリコンを主体とする絶縁膜（以下、単に酸化シリコン膜）などで挟みこんだ、所謂ＯＮＯ（oxide/Nitride/oxide）絶縁膜が、より積極的に用いられている。この、ＯＮＯ絶縁膜をＭＩＳトランジスタのゲート絶縁膜と見立てて、読み出し動作を実現する不揮発性メモリがある。これは、ゲート電極（Metal）／ＯＮＯ絶縁膜／半導体基板（Semiconductor）を基本構成としており、所謂ＭＯＮＯＳ型の不揮発性メモリ（以下、単にＭＯＮＯＳメモリ）と称される。
【０００６】
１つの不揮発性メモリセルにおいて、隣接して配置させた２つのゲート電極を用いた、スプリットゲート型のＭＯＮＯＳメモリ（以下、単にスプリットゲート型メモリ）がある。スプリットゲート型メモリは、制御ゲート電極（コントロールゲート電極、選択ゲート電極などともいう）とメモリゲート電極とを有する。制御ゲート電極は、通常のＭＩＳトランジスタのゲート電極と同様、チャネル領域への反転層の形成を目的とした電界を発生させる役割を担う。一方、メモリゲート電極は、ＯＮＯ絶縁膜におけるキャリアの注入または放出を目的とした電位勾配を生じさせる役割を担う。
【０００７】
例えば、特開２００３−２８２７４４号公報（特許文献１）には、第３層目の酸化シリコン膜（上記ＯＮＯ絶縁膜の上部の酸化シリコン膜）を一部除去した構造の、スプリットゲート型記憶装置技術が開示されている。これにより、例えば、書き込み時の電子と消去時の正孔（ホール）とがより近い位置に注入され、書き込みおよび消去のサイクルに、より耐え得るＭＯＮＯＳ型の不揮発性記憶装置を提供することができる。
【０００８】
また、例えば、特開２００５−２５９８４３号公報（特許文献２）には、選択ゲート電極側壁部のシリコン（Ｓｉ）窒化膜を除去した、スプリットゲート構造のＭＯＮＯＳ型メモリセル技術が開示されている。これにより、例えば、ホットホール消去による電子の消し残りが減少し、書き換え耐性を向上させることができる。
【０００９】
また、例えば、特開２００６−４１２２７号公報（特許文献３）には、メモリゲートと基板との間の窒化シリコン膜の長さが、メモリゲートのゲート長より短い構造のＭＯＮＯＳ型不揮発性メモリ技術が開示されている。これにより、例えば、窒化シリコン膜に注入される電子の位置とホールの位置をより近づけ、電子の消し残しおよびホールの蓄積をなくし、書き換え耐性を向上することができる。
【特許文献１】特開２００３−２８２７４４号公報
【特許文献２】特開２００５−２５９８４３号公報
【特許文献３】特開２００６−４１２２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明者らが検討した半導体装置に備えられているスプリットゲート型メモリについて、図面を参照しながら説明する。図２０は、本発明者らが検討したスプリットゲート型の不揮発性メモリセルＮＶＭａの要部を示す断面図である。不揮発性メモリセルＮＶＭａは、ｎ型のシリコン基板１ａの主面ｓ１ａ側に配置されたｐウェルｐｗａに形成されている。本発明者らが検討した不揮発性メモリセルＮＶＭａは、以下のような構成を有する。
【００１１】
シリコン基板１ａの主面ｓ１ａ上には、制御ゲート絶縁膜ＩＧａを隔てて制御ゲート電極ＣＧａが配置されている。更に、シリコン基板１ａの主面ｓ１ａ上において、制御ゲート電極ＣＧａの片方の側壁の側方に隣り合うようにして、メモリゲート電極ＭＧａが配置されている。
【００１２】
制御ゲート電極ＣＧａとメモリゲート電極ＭＧａとの間には、第１絶縁膜ＩＭ１ａ、トラップ性絶縁膜ＩＳａ、および、第２絶縁膜ＩＭ２ａの３層が順に形成され、両者を電気的に絶縁している。また、この３層は、半導体基板１ａとメモリゲート電極ＭＧａとの間にも一体的に形成されている。即ち、メモリゲート電極ＭＧａと半導体基板１ａとの間も、第１絶縁膜ＩＭ１ａ、トラップ性絶縁膜ＩＳａ、および、第２絶縁膜ＩＭ２ａの３層によって電気的に絶縁されていることになる。第１絶縁膜ＩＭ１ａおよび第２絶縁膜ＩＭ２ａは酸化シリコン膜であり、トラップ性絶縁膜ＩＳａは窒化シリコン膜であるから、この３層はＯＮＯ構造の絶縁膜である。
【００１３】
制御ゲート電極ＣＧａおよびメモリゲート電極ＭＧａにおいて、互いに隣り合っていない側方の下部に位置するシリコン基板１ａの主面には、ｎ型のソース・ドレイン領域ｓｄａが形成されている。
【００１４】
以上が、本発明者らが検討したスプリットゲート型の不揮発性メモリセルＮＶＭａの基本構造である。不揮発性メモリセルＮＶＭａは、２つのゲート電極（制御ゲート電極ＣＧａ、メモリゲート電極ＭＧａ）を一体とみなせば、ｐウェルｐｗａの中に形成され、ｎ型のソース・ドレイン領域ｓｄａを有するような、所謂ｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）である。
【００１５】
この様な２つの隣接するゲート電極ＣＧａ，ＭＧａへの電圧印加条件を制御することで、トラップ性絶縁膜ＩＳａに電荷を注入したり、放出したりする。トラップ性絶縁膜ＩＳａが電荷の注入を受けた状態を書き込み状態、電荷を放出した状態を消去状態として、データ記憶機能を実現する。
【００１６】
ここで、トラップ性絶縁膜ＩＳａに電荷を注入することは、ＭＩＳトランジスタのゲート絶縁膜の一部が荷電したことを意味する。従って、当該ＭＩＳトランジスタでは、トラップ性絶縁膜ＩＳａの荷電の程度によって、閾値電圧が変化する。そして、このような閾値電圧の変化をドレイン電流値の変化として判別することで、トラップ性絶縁膜ＩＳａの荷電状態を判別できる。より具体的には、ｎ型ＭＩＳトランジスタであれば、ゲート絶縁膜の一部（トラップ性絶縁膜ＩＳａ）が負に帯電すれば閾値電圧は上昇する。即ち、所定のゲート電圧において流れるドレイン電流は低下する。このように、トラップ性絶縁膜ＩＳａへの電荷の注入状態を、ＭＩＳトランジスタの特性として読み出すことができる。以下では、本発明者らが検討した不揮発性メモリセルＮＶＭａの動作方式を、より具体的に説明する。
【００１７】
図２１（ａ）は、書き込み動作の説明図であり、本発明者らが検討した上記図２０の不揮発性メモリセルＮＶＭａの要部Ｐａにおける拡大図を示している。書き込み動作は、まず、チャネル領域にｎ型反転層ｉｎｖが形成される程度に、制御ゲート電極ＣＧａおよびメモリゲート電極ＭＧａに正電圧を印加し、ｎ型ＭＩＳトランジスタをオン状態とする。このとき、例えば、メモリゲート側のソース・ドレイン領域ｓｄａに正のバイアスをかけると、ｎ型反転層ｉｎｖでは、制御ゲート電極ＣＧ側からメモリゲート電極ＭＧ側に向かう方向に、電子ｅのドリフトが起こる。
【００１８】
この状態で、更に高い電圧をメモリゲート電極ＭＧａに印加すると、ｎ型反転層ｉｎｖをドリフトする電子ｅは、メモリゲート電極ＭＧａの下部で高電界による高いエネルギーを受ける。これにより、一部の電子ｅはホットキャリア化し、第１絶縁膜ＩＭ１ａを透過してトラップ性絶縁膜ＩＳａに注入される。注入された電子は、トラップ性絶縁膜ＩＳａ内のトラップ準位に捕獲され、かつ、両側を挟む第１絶縁膜ＩＭ１ａ，ＩＭ２ａに漏出を阻まれることで、トラップ性絶縁膜ＩＳａに保持される。トラップ性絶縁膜ＩＳａが負電荷である電子ｅを保持した状態では、ｎ型ＭＩＳトランジスタの閾値電圧は上昇する。このようにして、不揮発性メモリセルＮＶＭａには書き込み動作を施す。
【００１９】
また、図２１（ｂ）は、消去動作の説明図であり、本発明者らが検討した上記図２０の不揮発性メモリセルＮＶＭａの要部Ｐａにおける拡大図を示している。消去動作は、まず、メモリゲート電極ＭＧａに負電圧を印加し、メモリゲート電極ＭＧａの側方下部に位置するｎ型のソース・ドレイン領域ｓｄａにおいて強反転を起こさせる。この状態で、当該ソース・ドレイン領域ｓｄａに正電圧を印加すると、バンド間トンネル現象により、ソース・ドレイン領域ｓｄａ近傍のｐウェルｐｗａに、正孔ｈが生成する。この正孔ｈは、メモリゲート電極ＭＧａの負電界によるエネルギーを受け、第１絶縁膜ＩＭ１ａを透過してトラップ性絶縁膜ＩＳａに注入される。これにより、トラップ性絶縁膜ＩＳａは正に荷電され、ｎ型ＭＩＳトランジスタの閾値電圧は減少する。特に、先に、書き込み動作を受けて閾値電圧が上昇していた場合では、正孔ｈの注入によって、書き込み動作を受ける前の値に戻るように、閾値電圧が減少する。このようにして、不揮発性メモリセルＮＶＭａには消去動作を施す。
【００２０】
読み出し動作は上述の通りである。即ち、不揮発性メモリセルＮＶＭａをｎ型ＭＩＳトランジスタとして動作させ、ドレイン電流値によって閾値電圧の高低を判別することで、トラップ性絶縁膜ＩＳａの荷電状態（記憶状態）を読み出す。
【００２１】
以上のようにしてメモリ動作を実現し得る不揮発性メモリセルＮＶＭａであるが、本発明者らの検討により、以下に示す課題を有することが明らかとなった。
【００２２】
上記のような方式で書き込み動作および消去動作を実現する不揮発性メモリセルＮＶＭａでは、トラップ準位を有するトラップ性絶縁膜ＩＳａにキャリアを蓄積しているため、データ保持能力に優れている。しかしながら、トラップ性絶縁膜ＩＳａには、同時に浅いトラップ準位も存在するため、電子ｅや正孔ｈを注入して閾値電圧を制御している最中に、蓄積電荷がトラップ性絶縁膜ＩＳａの内部を移動し、閾値電圧が変動してしまうことが分かった。
【００２３】
特に、上記で図２１を用いて説明した動作方式では、書き込みの電子ｅと消去の正孔ｈとでは、トラップ性絶縁膜ＩＳａ内に注入される位置が異なる。即ち、書き込み動作では、トラップ性絶縁膜ＩＳａのうち、メモリゲート電極ＭＧａと制御ゲート電極ＣＧａとの境界付近に電子ｅが注入される。これに対し、消去動作では、トラップ性絶縁膜ＩＳａのうち、メモリゲート電極ＭＧａの側方下部に位置するソース・ドレイン領域ｓｄａ付近に正孔ｈが注入される。従って、書き込みまたは消去動作によって、トラップ性絶縁膜ＩＳａの中に電荷が注入された当初、電荷は拡散する。そして、最終的に当該拡散が落ち着くまでの間、トラップ性絶縁膜ＩＳａの中には電荷の分布が生じることになる。特に、トラップ性絶縁膜ＩＳａは、メモリゲート電極ＭＧａ下においてシリコン基板１ａの主面ｓ１ａに沿った方向に配置されているため、チャネル領域において電荷がドリフトする方向に沿って、電荷分布が生じることになる。これは、書き込みまたは消去動作の最中や直後に、メモリゲート電極ＭＧａの閾値電圧が変動し、有意な時間が経過した後に一定となることを意味する。このように閾値電圧が変動することは、不揮発性メモリセルＮＶＭａを備える半導体装置の信頼性を低下させる原因となる。
【００２４】
そこで、本発明者らは、トラップ性絶縁膜ＩＳａに電荷を注入している最中に電荷が移動することを予め設計条件に取り入れ、閾値電圧を制御する方法を検討した。より具体的には、メモリゲート電極ＭＧａに対し、目的よりも高いバイアスを印加することで、余分に電荷を注入し、トラップ性絶縁膜ＩＳａ中の拡散時間を短縮する。これにより、所望の値に達するまでに閾値電圧が変動する時間をより短縮できる。
【００２５】
しかしながら、所定よりも高い電圧値によって、余分に電荷を注入する方法では、トラップ性絶縁膜ＩＳａの膜質の劣化を促進することになる。トラップ性絶縁膜ＩＳａの膜質が劣化することにより、書き込み・消去時間が長くなることや、キャリアを蓄積する保持力が弱くなることが分かっている。即ち、上記の方法では、不揮発性メモリセルＮＶＭａの書き換え速度や、データ保持特性（リテンション特性）といったメモリ特性を、劣化させることになる。
【００２６】
以上のように、本発明者らが検討した不揮発性メモリセルＮＶＭａを備えた半導体装置では、特性を劣化させることなく、信頼性を向上させることが困難であることが分かった。
【００２７】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供することにある。
【００２８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００３０】
半導体基板に形成された不揮発性メモリセルは、互いに隣り合って配置する第１ゲート電極と第２ゲート電極とを有し、半導体基板と第１ゲート電極との間には第１ゲート絶縁膜が配置され、第１ゲート電極と第２ゲート電極との間には、第１絶縁膜、電荷蓄積絶縁膜、および、第２絶縁膜が配置され、半導体基板と第２ゲート電極との間には、第１絶縁膜および第２絶縁膜が配置さている。そして、第１絶縁膜および第２絶縁膜は、第１ゲート電極と第２ゲート電極との間から、半導体基板と第２ゲート電極との間に渡って一体的に配置されているが、電荷蓄積絶縁膜は、第１ゲート電極と第２ゲート電極との間のみに配置され、第２ゲート電極と半導体基板との間には配置されていない。
【発明の効果】
【００３１】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００３２】
即ち、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３４】
（実施の形態１）
本実施の形態１の半導体装置に関して、図面を用いて詳しく説明する。図１は、本実施の形態１の不揮発性メモリセルＮＶＭ１の要部断面図である。本実施の形態１の半導体装置は、シリコン基板（半導体基板）１に形成された複数の不揮発性メモリセルＮＶＭ１を有する。シリコン基板１は、単結晶のシリコンからなる薄板状の半導体基板であり、例えばｎ型導電型を有する。ｎ型導電型とは、アクセプタ不純物よりもドナー不純物を多く含み、多数キャリアが電子であるような半導体材料の導電型を表す。
【００３５】
シリコン基板１の主面ｓ１側には、ｐ型導電型の半導体領域であるｐウェルｐｗが配置されている。ｐ型導電型とは、ドナー不純物よりもアクセプタ不純物を多く含み、多数キャリアが正孔であるような半導体材料の導電型を表す。本実施の形態１の不揮発性メモリセルＮＶＭ１は、このｐウェルｐｗ内に形成されている。
【００３６】
本実施の形態１の不揮発性メモリセルＮＶＭ１は、以下に示す構成を有する。
【００３７】
シリコン基板１の主面ｓ１上には、制御ゲート電極（第１ゲート電極）ＣＧが形成されている。制御ゲート電極ＣＧは導体材料であり、例えば、多結晶シリコン（ポリシリコンともいう）を主体とする導体膜である。本実施の形態１の不揮発性メモリセルＮＶＭ１は、単一セルごとに１つの制御ゲート電極ＣＧを持つ。
【００３８】
制御ゲート電極ＣＧは、シリコン基板１の主面ｓ１上に、制御ゲート絶縁膜（第１ゲート絶縁膜）ＩＧを隔てて配置されている。制御ゲート絶縁膜は絶縁材料であり、例えば、酸化シリコンを主体とする絶縁膜である。例えば、酸化シリコン膜からなる制御ゲート絶縁膜ＩＧは、２ｎｍ程度であれば好ましい。
【００３９】
シリコン基板１の主面ｓ１上には、メモリゲート電極（第２ゲート電極）ＭＧが形成されている。メモリゲート電極ＭＧは導体材料であり、例えば、多結晶シリコンを主体とする導体膜である。メモリゲート電極ＭＧは、シリコン基板１の主面ｓ１上において、特に、制御ゲート電極ＣＧの一対の側壁のうちいずれか一方の側壁の側方に、隣り合うようにして配置されている。本実施の形態１の不揮発性メモリセルＮＶＭ１は、単一セルごとに１つのメモリゲート電極ＭＧを持つ。
【００４０】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、制御ゲート電極ＣＧに近い方から順に、第１絶縁膜ＩＭ１、トラップ性絶縁膜（電荷蓄積絶縁膜）ＩＳ、および、第２絶縁膜ＩＭ２が配置されている。第１絶縁膜ＩＭ１は制御ゲート電極ＣＧの側壁に接し、第２絶縁膜ＩＭ２はメモリゲート電極ＭＧの側壁に接し、トラップ性絶縁膜ＩＳは第１および第２絶縁膜ＩＭ１，ＩＭ２に挟まれるようにして配置されている。第１および第２絶縁膜ＩＭ１，ＩＭ２は絶縁材料であり、例えば、酸化シリコンを主体とする絶縁膜である。トラップ性絶縁膜ＩＳは電荷を捕獲する機能を有する絶縁膜であり、例えば、窒化シリコンを主体とする絶縁膜である。即ち、本実施の形態１の不揮発性メモリセルＮＶＭ１は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に、ＯＮＯ構造の絶縁膜を有し、両ゲート電極ＣＧ，ＭＧはこれらによって電気的に絶縁されている。
【００４１】
また、シリコン基板１とメモリゲート電極ＭＧとの間には、シリコン基板１に近い方から順に、第１絶縁膜ＩＭ１および第２絶縁膜ＩＭ２が配置されている。これらは、上記の制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に配置された第１および第２絶縁膜ＩＭ１，ＩＭ２と同じ材料である。そして、第１および第２絶縁膜ＩＭ１，ＩＭ２は、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間から、シリコン基板１とメモリゲート電極ＭＧとの間に渡って、一体的に配置されている。
【００４２】
例えば、酸化シリコン膜からなる第１絶縁膜ＩＭ１は２〜４ｎｍ程度、窒化シリコン膜からなるトラップ性絶縁膜ＩＳは８〜１２ｎｍ程度、酸化シリコン膜からなる第２絶縁膜ＩＭ２は４〜７ｎｍ程度であれば好ましい。
【００４３】
ここで、本実施の形態１の不揮発性メモリセルＮＶＭ１が有するトラップ性絶縁膜ＩＳは、上記図２０などを用いて説明した、本発明者らが検討した不揮発性メモリセルＮＶＭａとは、以下の点で構成が異なる。
【００４４】
本実施の形態１のトラップ性絶縁膜ＩＳは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には配置されているが、メモリゲート電極ＭＧとシリコン基板１との間には配置されていない。即ち、トラップ性絶縁膜ＩＳは、制御ゲート電極ＣＧの側壁に沿って配置されているだけで、メモリゲート電極ＭＧの下部には配置されていない。メモリゲート電極ＭＧの下部には、第１および第２絶縁膜ＩＭ１，ＩＭ２が形成されているのみで、トラップ性絶縁膜ＩＳは配置されていない。なお、トラップ性絶縁膜ＩＳとシリコン基板１との間には、制御ゲート電極ＣＧの側壁からシリコン基板１の主面ｓ１を一体的に覆うような第１絶縁膜ＩＭ１が配置されている。従って、トラップ性絶縁膜ＩＳとシリコン基板１とは、第１絶縁膜ＩＭ１に隔てられている。
【００４５】
本実施の形態１の不揮発性メモリセルＮＶＭ１において、トラップ性絶縁膜ＩＳが上記の構成であることの効果は、後に詳しく説明する。
【００４６】
本実施の形態１の不揮発性メモリセルＮＶＭ１は、更に、以下の構成を有する。
【００４７】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側壁のうち、第１または第２絶縁膜ＩＭ１，ＩＭ２に接していない方の側壁を覆うようにして、サイドウォールスペーサｓｗが形成されている。サイドウォールスペーサｓｗは絶縁材料であり、例えば、酸化シリコンを主体とする絶縁膜である。
【００４８】
シリコン基板１の主面ｓ１には、不揮発性メモリセルＮＶＭ１に電荷を供給するためのソース・ドレイン領域ｓｄが形成されている。ソース・ドレイン領域ｓｄは、ｎ型の半導体領域であり、シリコン基板１の主面ｓ１のうち、サイドウォールスペーサｓｗの側方下部に配置されている。また、ソース・ドレイン領域ｓｄとチャネル領域との間で電荷の授受を行うために、エクステンション領域ｅｔが形成されている。エクステンション領域ｅｔは、ソース・ドレイン領域ｓｄよりも浅く、ソース・ドレイン領域ｓｄよりも不純物濃度が低いｎ型の半導体領域である。エクステンション領域ｅｔは、シリコン基板１の主面ｓ１のうち、サイドウォールスペーサｓｗの下部であり、かつ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの側方下部に配置されている。
【００４９】
なお、メモリゲート電極ＭＧの下部のｐウェルｐｗ表面には、ｎ型の半導体領域を形成しておくこともできる。これによって、書き込み時において、メモリゲート電極ＭＧの端部で高電界を発生させ易くすることができる。また、そのようなｎ型の半導体領域は、上記のエクステンション領域ｅｔよりも更に低い不純物濃度を有し、接合深さも浅く形成される。
【００５０】
以上が、本実施の形態１の半導体装置が有する不揮発性メモリセルＮＶＭ１の基本的な構成である。以下では、本実施の形態１の不揮発性メモリセルＮＶＭ１における、メモリ動作を説明する。図２および図３は、上記図１の要部ｐ１００における拡大図を示している。
【００５１】
図２には、本実施の形態１の不揮発性メモリセルＮＶＭ１において、書き込み動作を受けて、電子ｅがトラップ性絶縁膜ＩＳに注入される様子を示している。また、図３には、本実施の形態１の不揮発性メモリセルＮＶＭ１において、消去動作を受けて、正孔ｈがトラップ性絶縁膜ＩＳに注入される様子を示している。書き込みおよび消去動作の原理は、上記図２１を用いた説明と同様である。
【００５２】
上記のように、本実施の形態１の不揮発性メモリセルＮＶＭ１では、トラップ性絶縁膜ＩＳは制御ゲート電極ＣＧの側壁に沿って配置されているだけであり、メモリゲート電極ＭＧの下部には配置されていない。従って、シリコン基板１から注入された電荷が、メモリゲート電極ＭＧの下部を移動することはない。これにより、書き込みおよび消去動作を受けても、メモリゲート電極ＭＧ下で電荷の分布が生じず、閾値電圧の変動を低減できる。結果として、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【００５３】
更に、本実施の形態１のトラップ性絶縁膜ＩＳにおけるシリコン基板１に沿った方向の長さは、トラップ性絶縁膜ＩＳの膜厚程度である。そのため、本実施の形態１のトラップ性絶縁膜ＩＳ中において、シリコン基板１の主面ｓ１に沿った方向に電荷が移動する距離は、上記図２０の不揮発性メモリセルＮＶＭａが有するトラップ性絶縁膜ＩＳａと比較して短い。従って、本実施の形態１のトラップ性絶縁膜ＩＳに注入された電荷が拡散する時間も、上記図２０のトラップ性絶縁膜ＩＳａの場合と比較して短い。よって、トラップ性絶縁膜ＩＳに注入した電荷の拡散が落ち着き、閾値電圧が一定になるまでの時間も、より短くなる。これにより、本実施の形態１の不揮発性メモリセルＮＶＭ１によれば、例えば、目的よりも高いバイアスを印加することなく、トラップ性絶縁膜ＩＳ中の電荷の拡散時間を短縮できる。結果として、メモリ特性の劣化を伴うことなく、不揮発性メモリを有する半導体装置の信頼性を、より向上させることができる。
【００５４】
また、図４に示すように、本実施の形態１の不揮発性メモリセルＮＶＭ１では、トラップ性絶縁膜ＩＳの厚さ、および、第２絶縁膜ＩＭ２の厚さは均一でなくても良い。
【００５５】
特に、本実施の形態１の不揮発性メモリセルＮＶＭ１では、トラップ性絶縁膜ＩＳの厚さが均一であるよりも、図５に示すように、制御ゲート電極ＣＧの側壁から見たトラップ性絶縁膜ＩＳの厚さＬｓが、シリコン基板１に近い部分よりも遠い部分の方が薄くなっている方が、より好ましい。なぜなら、こうすることで、メモリ動作中にトラップ性絶縁膜ＩＳに注入される電荷において、当該電荷が拡散し得る領域を、より狭められるからである。従って、電荷が拡散する間の閾値電圧の変動を、より低減できる。結果として、不揮発性メモリを有する半導体装置の信頼性を、より向上させることができる。
【００５６】
更に、本実施の形態１の不揮発性メモリセルＮＶＭ１では、第２絶縁膜ＩＭ２の厚さが均一であるよりも、図６に示すような膜厚である方が、より好ましい。即ち、第１絶縁膜ＩＭ１の厚さのうち、シリコン基板１とメモリゲート電極ＭＧとの間に配置された部分における、シリコン基板１の主面ｓ１から見た厚さＬｍ１の方が、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に配置された部分における、制御ゲート電極ＣＧの側壁から見た厚さＬｍ２よりも厚くなっている方が、より好ましい。なぜなら、こうすることで、メモリゲート電極ＭＧとシリコン基板１と間の絶縁性を向上できるからである。より詳しくは、以下で説明する。
【００５７】
スプリットゲート型の不揮発性メモリでは、トラップ性絶縁膜ＩＳに正負の電荷を注入することで、データの書き込みや消去を実現する。この電荷の注入には高電界を要するため、メモリゲート電極ＭＧには比較的高い電圧が加えられる。このとき、メモリゲート電極ＭＧ直下の絶縁膜が薄いほど、絶縁破壊（ブレークダウン）が起こり易くなる。これに対し、本実施の形態１の不揮発性メモリセルＮＶＭ１では、メモリゲート電極ＭＧ下の第２絶縁膜ＩＭ２をより厚くすることで、メモリ動作時の絶縁破壊を起こし難くすることができる。結果として、不揮発性メモリを有する半導体装置の信頼性を、より向上させることができる。
【００５８】
例えば、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に配置された第２絶縁膜ＩＭ２の厚さＬｍ２が５ｎｍであるのに対し、メモリゲート電極ＭＧとシリコン基板１との間に配置された第２絶縁膜ＩＭ２の厚さＬｍ１は１０ｎｍ程度であれば好ましい。
【００５９】
次に、本実施の形態１の不揮発性メモリセルＮＶＭ１を有する半導体装置の製造方法を説明する。特に、本実施の形態１の半導体装置の製造方法において、シリコン基板１上に不揮発性メモリセルＮＶＭ１を形成する工程を、図７〜図１８を用いて詳しく説明する。
【００６０】
まず、図７に示すように、ｎ型のシリコン基板１の主面ｓ１側に、イオン注入法などによってアクセプタとなる不純物を注入し、熱処理を施すことで、ｐウェルｐｗを形成する。熱処理は、イオン注入法によって注入した不純物を拡散させ、また、活性化させるために施す。なお、本工程で熱処理を施さずに、後の他の工程で必要になる熱処理を共有させても良い。以下、半導体領域を形成させるためのイオン注入法および熱処理工程は同様である。
【００６１】
続いて、シリコン基板１の主面ｓ１上に、制御ゲート絶縁膜ＩＧを隔てて、１つの制御ゲート電極ＣＧを形成する。これには、まず、シリコン基板１を熱酸化炉にて酸化することで、主面ｓ１に２ｎｍ程度の酸化シリコン膜を形成する。続いて、この酸化シリコン膜を覆うようにして、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって、１６０ｎｍ程度の多結晶シリコン膜を堆積する。その後、多結晶シリコン膜に、イオン注入法によってリンを注入する。続いて、一連のフォトリソグラフィ法および異方性エッチング法によって、多結晶シリコン膜および酸化シリコン膜を所望の形状に加工し、薬液による洗浄を施す。このようにして、多結晶シリコン膜からなる制御ゲート電極ＣＧと、酸化シリコン膜からなる制御ゲート絶縁膜ＩＧとを形成する。また、この時に、制御ゲート電極ＣＧをマスクとして、後にメモリゲート電極ＭＧの下部となるｐウェルｐｗ表面に、ｎ型の半導体領域を形成しておいても良い。
【００６２】
次に、図８に示すように、シリコン基板１の主面および制御ゲート電極ＣＧを一体的に覆うようにして、順に、第１絶縁膜ＩＭ１とトラップ性絶縁膜ＩＳとを形成する。これには、まず、シリコン基板１を熱酸化炉にて酸化することで、シリコン基板１の主面および制御ゲート電極ＣＧを一体的に覆うようにして、２〜４ｎｍ程度の酸化シリコン膜（第１絶縁膜ＩＭ１）を形成する。また、この第１絶縁膜ＩＭ１である酸化シリコン膜は、ＩＳＳＧ（in situ steam generation）酸化法によって形成しても良い。その場合、制御ゲート電極ＣＧ側壁と、シリコン基板１の表面に、より均一な膜厚の酸化シリコン膜を形成できる。その後、この酸化シリコン膜を覆うようにして、ＣＶＤ法によって、８〜１２ｎｍ程度の窒化シリコン膜（トラップ性絶縁膜ＩＳ）を堆積する。
【００６３】
次に、本実施の形態１の製造方法では、図９に示すように、トラップ性絶縁膜ＩＳのうち、第１絶縁膜ＩＭ１を介して制御ゲート電極ＣＧの側壁を覆う部分のみを残し、他を除去する。その後、シリコン基板１を薬液によって洗浄する。この工程によって、上記図１などを用いて説明したような、制御ゲート電極ＣＧの側壁に沿った領域のみに配置され、メモリゲート電極ＭＧの下部には配置されないようなトラップ性絶縁膜ＩＳを形成できる。その効果は、上記図１などを用いて説明した通りである。
【００６４】
ここで、上記のような、制御ゲート電極ＣＧの側壁に沿った領域にのみ配置されるトラップ性絶縁膜ＩＳを形成するためには、フォトリソグラフィ法や選択成長法などを用いて形成しても良いが、一様に堆積したトラップ性絶縁膜ＩＳに対し、全面的な異方性エッチング（エッチバック）を施して形成する方が、より好ましい。その理由を以下で説明する。
【００６５】
当該異方性エッチングの対象であるトラップ性絶縁膜ＩＳにおいて、主面ｓ１に交差する方向に見た膜厚は、制御ゲート電極ＣＧの側壁部では、見かけ上、制御ゲート電極ＣＧの高さ（１６０ｎｍ程度）と同程度となっている。これは、平坦なシリコン基板１上に形成したトラップ性絶縁膜ＩＳの厚さ（８〜１２ｎｍ程度）よりも厚い。そこで、一様に堆積したトラップ性絶縁膜ＩＳに対して、シリコン基板１の主面ｓ１に交差する方向のエッチング速度が、他の方向のエッチング速度よりも速いような異方性エッチングを施す。言い換えれば、シリコン基板１の主面ｓ１に交差する方向に対しての選択比が高いような、異方性エッチングを施す。これにより、トラップ性絶縁膜ＩＳのうち、制御ゲート電極ＣＧの側壁に堆積した、見かけ上の膜厚が厚い部分を、除去せずに残すことができる。そして、このようなエッチバックによれば、フォトリソグラフィ法などにより形成するエッチングマスクは用いずに、上記所望の形状のトラップ性絶縁膜ＩＳを形成できる。結果として、信頼性の高い不揮発性メモリを有する半導体装置の製造工程を簡略化できる。
【００６６】
また、本工程では、トラップ性絶縁膜ＩＳのうち、制御ゲート電極ＣＧの側壁から見た厚さＬｓが均一ではないように、トラップ性絶縁膜ＩＳを加工してもよい。特に、本実施の工程１の製造方法では、図１０に示すように、トラップ性絶縁膜ＩＳのうち、制御ゲート電極ＣＧの側壁から見た厚さＬｓが、シリコン基板１に近い部分よりも、遠い部分の方が薄くなるようにしてトラップ性絶縁膜ＩＳを形成する方が、より好ましい。なぜなら、これにより、上記図４および図５を用いて説明した構成のトラップ性絶縁膜ＩＳを有する不揮発性メモリセルＮＶＭ１を形成できるからである。このような形状のトラップ性絶縁膜ＩＳを適用することによる効果は、同じく上記図４および図５を用いて説明した通りである。
【００６７】
ここでは、上記図９の工程で説明したトラップ性絶縁膜ＩＳを加工する異方性エッチングにおいて、エッチャントとなるガス種、ガス圧、パワーなどの条件を変更し、異方性の度合いを帰ることで、制御ゲート電極ＣＧの側壁に残るトラップ性絶縁膜ＩＳの厚さＬｓの均一性を制御できる。本実施の形態１の製造方法では、本工程において、トラップ性絶縁膜ＩＳの厚さＬｓは均一ではなく、シリコン基板１に近い領域ほど厚くなるように加工したとして、続く工程を説明する。
【００６８】
続く工程では、図１１に示すように、シリコン基板１の主面ｓ１、第１絶縁膜ＩＭ１、および、トラップ性絶縁膜ＩＳを一体的に覆うようにして、第２絶縁膜ＩＭ２を形成する。これには、シリコン基板１を熱酸化炉にて酸化することで、酸化シリコン膜からなる第２絶縁膜ＩＭ２を形成する。また、この第２絶縁膜ＩＭ２である酸化シリコン膜は、ＩＳＳＧ酸化法によって形成しても良い。ＩＳＳＧ酸化法により、トラップ性絶縁膜ＩＳの上面をより良好に酸化させることができる。
【００６９】
ここで、本工程では、第２絶縁膜ＩＭ２の膜厚が均一とはならないように形成しても良い。特に、図１２に示すように、第２絶縁膜ＩＭ２のうち、制御ゲート電極ＣＧの側方下部の領域に第１絶縁膜ＩＭ１を介して形成する部分における、シリコン基板１の主面ｓ１から見た厚さＬｍ１が、制御ゲート電極ＣＧの側壁の領域にトラップ性絶縁膜を介して形成する部分における、制御ゲート電極ＣＧの側壁からみた厚さＬｍ２よりも厚くなるようにして第２絶縁膜ＩＭ２を形成する方が、より好ましい。なぜなら、これにより、上記図４および図６を用いて説明した構成の第２絶縁膜ＩＭ２を有する不揮発性メモリセルＮＶＭ１を形成できるからである。このような形状の第２絶縁膜ＩＭ２を適用することによる効果は、同じく上記図４および図６を用いて説明した通りである。
【００７０】
また、本実施の形態１の不揮発性メモリセルＮＶＭ１では、第１絶縁膜ＩＭ１と第２絶縁膜ＩＭ２とは、容易な電荷の通過を許容せず、また、例えば、メモリゲート電極ＭＧとシリコン基板１とを絶縁し得る材料であれば良い。また、トラップ性絶縁膜ＩＳは、電荷を捕獲する機能を有する絶縁材料であれば良い。一方、本実施の形態１の製造方法において、上記図１２を用いて説明したような膜厚の条件で第２絶縁膜ＩＭ２を形成する場合、第１および第２絶縁膜ＩＭ１，ＩＭ２としては酸化シリコンを主体とする絶縁膜（酸化シリコン膜）を形成し、トラップ性絶縁膜ＩＳとしては窒化シリコンを主体とする絶縁膜（窒化シリコン膜）を形成する方が、より好ましい。その理由を以下で説明する。
【００７１】
本発明者らの検証によれば、酸化シリコン膜を熱酸化法によって形成する場合、同じ酸化シリコン膜上への形成速度と、窒化シリコン膜上への形成速度とは異なる。具体的には同一の熱酸化条件において、窒化シリコン膜上よりも酸化シリコン膜上の方が、厚い酸化シリコン膜が形成される。
【００７２】
そこで、本実施の形態１の製造方法では、第２絶縁膜ＩＭ２を形成する直前の段階で、制御ゲート電極ＣＧの側方下部に露出する第１絶縁膜ＩＭ１を酸化シリコン膜とし、制御ゲート電極ＣＧの側壁に露出するトラップ性絶縁膜ＩＳを窒化シリコン膜とする。これにより、第２絶縁膜ＩＭ２として、酸化シリコン膜を熱酸化法によって形成することで、制御ゲート電極ＣＧの側方下部の第２絶縁膜ＩＭ２の厚さＬｍ１が、制御ゲート電極ＣＧの側壁部の第２絶縁膜ＩＭ２の厚さＬｍ２よりも厚くなるように形成できる。例えば、トラップ性絶縁膜ＩＳ上の第２絶縁膜ＩＭ２の厚さＬｍ２が５ｎｍ程度となるように形成した場合、第１絶縁膜上の第２絶縁膜ＩＭ２の厚さＬｍ１は１０ｎｍ程度となるようにして、第２絶縁膜ＩＭ２を形成できる。特に、この方法によれば、例えば、フォトリソグラフィ法や異方性エッチング法などよって、異なる膜厚の第２絶縁膜ＩＭ２を作り分ける工程は不要である。結果として、信頼性の高い不揮発性メモリを有する半導体装置の製造工程を、より簡略化できる。
【００７３】
次に、図１３に示すように、第２絶縁膜ＩＭ２を覆うようにして、多結晶シリコン膜２を形成する。これには、ＣＶＤ法によって、４０ｎｍ程度の多結晶シリコン膜２を堆積する。この多結晶シリコン膜２は、例えばドナー不純物としてのリンなどを含んでいても良い。
【００７４】
次に、図１４に示すように、第２絶縁膜ＩＭ２を介して、シリコン基板１の主面ｓ１のうち、制御ゲート電極ＣＧの一対の側壁のそれぞれに隣り合う位置に配置するようにして、多結晶シリコン膜２からなる２つのメモリゲート電極ＭＧを形成する。これには、前の工程で形成した多結晶シリコン膜２の全面に対し、シリコン基板１の主面ｓ１に交差する方向への異方性エッチングＥ１を施す。このとき、平坦な部分で多結晶シリコン膜２が除去されても、制御ゲート電極ＣＧの側壁の段差部において見かけ上厚く形成されていた多結晶シリコン膜２は残る。これにより、制御ゲート電極ＣＧの側壁を、第２絶縁膜ＩＭ２を介して覆うようにして、多結晶シリコン膜２からなるメモリゲート電極ＭＧを形成できる。
【００７５】
次に、図１５に示すように、制御ゲート電極ＣＧの側壁に形成したメモリゲート電極ＭＧのうち、いずれか一方を除去する。これには、まず、除去しない方のメモリゲート電極ＭＧを覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜３を形成する。その後、フォトレジスト膜３をエッチングマスクとして、エッチングＥ２を施すことで、フォトレジスト膜３に覆われていない方のメモリゲート電極ＭＧを除去する。その後、フォトレジスト膜３を除去する。
【００７６】
次に、図１６に示すように、第１絶縁膜ＩＭ１および第２絶縁膜ＩＭ２のうち、メモリゲート電極ＭＧに覆われていない部分を除去する。これには、メモリゲート電極ＭＧをエッチングマスクとして、酸化シリコン膜からなる第２絶縁膜ＩＭ２、および、第１絶縁膜ＩＭ１に対して異方性エッチングを施す。これにより、メモリゲート電極ＭＧに覆われている部分以外の第１および第２絶縁膜ＩＭ１，ＩＭ２を除去する。なお、本実施の形態１の製造方法では、第１絶縁膜ＩＭ１と第２絶縁膜ＩＭ２との間に形成したトラップ性絶縁膜ＩＳにおいては、上記図９または図１０の工程で、制御ゲート電極ＣＧの側壁に配置した部分以外を除去している。従って、本実施の形態１のトラップ性絶縁膜ＩＳは、本工程に至る前に、所望の形状に加工しているので、本工程で改めて、第１または第２絶縁膜のように加工する必要は無い。
【００７７】
次に、図１７に示すように、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧをイオン注入マスクとして、シリコン基板１の主面ｓ１に対して、例えばヒ素などをイオン注入することで、上記図１を用いて説明したエクステンション領域ｅｔを形成する。また、制御ゲート電極ＣＧ側のエクステンション領域ｅｔと、メモリゲート電極ＭＧ側のエクステンション領域ｅｔは、レジストマスクを用いて別々に形成しても良い。
【００７８】
次に、図１８に示すように、シリコン基板１、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うようにして、例えばＣＶＤ法などにより酸化シリコン膜を形成し、エッチバックすることで、上記図１を用いて説明したサイドウォールスペーサｓｗを形成する。
【００７９】
続く工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびサイドウォールスペーサをイオン注入マスクとして、シリコン基板１の主面ｓ１に対して、例えばヒ素などをイオン注入することで、上記図１を用いて説明したソース・ドレイン領域ｓｄを形成する。
【００８０】
以上の製造工程によって、上記図１などを用いて説明した本実施の形態１の不揮発性メモリセルＮＶＭ１を有する半導体装置を形成できる。なお、上記の製造方法の説明では、各工程で形成された構成要素を備えることによる効果の記載や、当該構造としたことによる効果の記載については、上記図１〜図６を用いた構造の説明における記載と重複するものを省略した。
【００８１】
以上のように、本実施の形態１によれば、メモリゲート電極ＭＧの下部にトラップ性絶縁膜ＩＳが配置されない構造の、スプリットゲート型の不揮発性メモリセルＮＶＭ１などを実現でき、結果として、特性を劣化させることなく、不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【００８２】
（実施の形態２）
図１９には、本実施の形態２の半導体装置が有する不揮発性メモリセルＮＶＭ２の構造を示している。本実施の形態２の不揮発性メモリセルＮＶＭ２の構成は、以下に示す構成を除いて、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様の構成を有しているものとし、その効果なども特筆しない限り同様である。
【００８３】
本実施の形態２の不揮発性メモリセルＮＶＭ２は、シリコン基板１の主面ｓ１上において、制御ゲート電極ＣＧの一対の側壁のうち、双方の側壁の側方に隣り合うようにして配置された、２つのメモリゲート電極ＭＧを有する。それぞれのメモリゲート電極ＭＧは、位置が対称であることを除いて同様である。また、個々のメモリゲート電極ＭＧの構成は、上記図１で説明した不揮発性メモリＮＶＭ１のメモリゲート電極ＭＧと同様である。なお、上記実施の形態１の不揮発性メモリセルＮＶＭ１は、制御ゲート電極ＣＧの一対の側壁のうち、いずれか一方の側壁の側方に隣り合うようにして、１つのメモリゲート電極ＭＧを有していた。
【００８４】
このような構成の不揮発性メモリセルＮＶＭ２を有する半導体装置の製造方法は、上記実施の形態１の製造方法と、以下の点を除いて同様にして実現できる。具体的には、上記実施の形態１の製造方法において、上記図１５を用いて説明した工程を施さずに、メモリゲート電極ＭＧを制御ゲート電極ＣＧの側壁の双方に残したままにして、続く工程を施せば良い。即ち、上記図１４を用いて説明した工程を施した後、上記図１６を用いて説明した工程を施す。これにより、本図１９に示す本実施の形態２の不揮発性メモリセルＮＶＭ２を有する半導体装置を形成できる。
【００８５】
ここで、本実施の形態２の不揮発性メモリセルＮＶＭ２が、２つのメモリゲート電極ＭＧを有することの効果を説明する。
【００８６】
スプリットゲート型の不揮発性メモリでは、トラップ性絶縁膜ＩＳに正負の電荷を注入することで、データの書き込みや消去を実現する。そして、トラップ性絶縁膜ＩＳに電荷を注入するために、メモリゲート電極ＭＧからの電界を利用する。従って、１組のトラップ性絶縁膜ＩＳとメモリゲート電極ＭＧとによって、一単位の記憶を実現する。そして、２つのメモリゲート電極を有する、本実施の形態２の不揮発性メモリセルＮＶＭ２では、１つのメモリセルにおいて２値のデータを記憶できる。これは、高集積化や高機能化といった、不揮発性メモリの高性能化をもたらす技術である。更に、本実施の形態２のトラップ性絶縁膜ＩＳにおいても、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様のトラップ性絶縁膜ＩＳを適用できることから、特性を劣化させることなく信頼性の向上を実現できる。このように、本実施の形態２の不揮発性メモリセルＮＶＭ２によれば、特性を劣化させることなく、より高性能な不揮発性メモリを有する半導体装置の信頼性を向上させることができる。
【００８７】
また、上述のように、本実施の形態２の不揮発性メモリセルＮＶＭ２を有する半導体装置の製造方法は、上記実施の形態１の製造方法から一工程減らすことで完遂する。即ち、本実施の形態２の製造方法では、上記図１５で説明したフォトレジスト膜３を形成するための一連のフォトレジスト工程を省略できる。結果として、信頼性の高い不揮発性メモリを有する半導体装置の製造工程を、より簡略化できる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８９】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】図１に示した半導体装置の動作中を示す要部拡大図である。
【図３】図１に示した半導体装置の他の動作中を示す要部拡大図である。
【図４】本発明の実施の形態１である他の半導体装置の要部断面図である。
【図５】図４に示した半導体装置の要部拡大図である。
【図６】図４に示した半導体装置の要部拡大図である。
【図７】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図８に続く他の半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１０に続く他の半導体装置の製造工程中における要部断面図と、その要部拡大図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】本発明の実施の形態２である半導体装置の要部断面図である。
【図２０】本発明者らが検討した半導体装置の要部断面図である。
【図２１】図２０に示した半導体装置において、（ａ）は書き込み動作中、（ｂ）は消去動作中を示す要部拡大図である。
【符号の説明】
【００９１】
１  シリコン基板（半導体基板）
２  多結晶シリコン膜
３  フォトレジスト膜
ＣＧ  制御ゲート電極（第１ゲート電極）
ｅ  電子
ｅｔ  エクステンション領域
ｈ  正孔（ホール）
ＩＧ  制御ゲート絶縁膜（第１ゲート絶縁膜）
ＩＭ１  第１絶縁膜
ＩＭ２  第２絶縁膜
ｉｎｖ  反転層
ＩＳ  トラップ性絶縁膜（電荷蓄積絶縁膜）
ＭＧ  メモリゲート電極（第２ゲート電極）
ＮＶＭ１，ＮＶＭ２  不揮発性メモリセル
ｐｗ  ｐウェル
ｓ１  主面
ｓｄ  ソース・ドレイン領域
ｓｗ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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