(57)【要約】【課題】複数の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）を持つ半導体装置のテストを低コストかつ短時間で実施する。【解決手段】パラレルデータをシリアルデータに変換し外部に送信する送信回路と、外部よりシリアルデータを受信しパラレルデータに変換する受信回路とをそれぞれ２以上有する半導体装置の前記送信回路及び受信回路のうち、それぞれ２以上の送信回路及び受信回路を直列かつ交互に接続する手段を備え、該直列接続された先頭段の送信回路又は受信回路にテスト信号を入力し、該直列接続された最終段の受信回路又は送信回路から出力された信号と比較可能とする。【選択図】図１
2009198446.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータをシリアルデータに変換し外部に送信する送信回路と、外部よりシリアルデータを受信しパラレルデータに変換する受信回路とをそれぞれ２以上有し、
前記送信回路及び受信回路のうち、それぞれ２以上の送信回路及び受信回路を直列かつ交互に接続する手段を備え、該直列接続された先頭段の送信回路又は受信回路にテスト信号を入力し、該直列接続された最終段の受信回路又は送信回路から出力された信号と比較するテストを実行可能である半導体装置。
【請求項２】
更に、前記先頭段の送信回路又は受信回路にテスト信号を入力するためのテスト信号発生回路を備える請求項１に記載の半導体装置。
【請求項３】
更に、前記最終段の受信回路又は送信回路から出力された信号と前記テスト信号とを比較するテスト信号比較回路を備える請求項１又は２に記載の半導体装置。
【請求項４】
前記テスト信号の入力又は前記出力された信号と前記テスト信号との比較を、ＬＳＩテスタを用いて実行可能である請求項１又は２に記載の半導体装置。
【請求項５】
前記送信回路又は受信回路と対をなす、テスト用の受信回路又は送信回路が設けられている請求項１乃至４いずれか一に記載の半導体装置。
【請求項６】
パラレルデータを、シリアルデータに変換し、外部に送信する送信回路と、外部よりシリアルデータを受信し、パラレルデータに変換する受信回路とをそれぞれ２以上有する半導体装置のテスト方法であって、
前記送信回路及び受信回路のうち、それぞれ２以上の送信回路及び受信回路を直列かつ交互に接続し、
該直列接続された先頭段の送信回路又は受信回路にテスト信号を入力し、
該直列接続された最終段の受信回路又は送信回路から出力された信号と比較することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそのテスト方法に関し、特に、パラレルデータをシリアルデータに変換し外部に送信する送信回路と、外部よりシリアルデータを受信しパラレルデータに変換する受信回路とを有する半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
従来より、通信装置においては、高速なデータ転送速度を実現できるシリアル通信が主流となってきている。通信装置向けのＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）では、シリアル方式でやり取りするデータを処理するために、外部より入力されたシリアルデータを、ＩＣ内部で低速のパラレルデータに変換して各種処理を行い、外部に出力する際に低速のパラレルデータを高速のシリアルデータに変換する回路が使用されている。
【０００３】
ＩＣ出荷検査に一般的に使用されるテスタは、上記高速のシリアルデータの周波数をカバーできない。高速のシリアルデータ入出力が可能となるテスタを使用した場合、このような高速テスタは高価であるため、ＩＣのコストに反映され、コストが上昇してしまう。このため、自己テスト回路（ＢＩＳＴ回路；Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）をＩＣに内蔵してテストを行うことが一般的である。
【０００４】
図６は、上記自己テスト回路を用いたループバックテストの概念を示した図である。ＩＣに内蔵されたテスト信号発生回路９３は、パラレルデータをシリアルデータに変換する送信回路（ＴＸ回路）９１にパラレルデータを入力する。なお、ＩＣ自体は実動作周波数で動作させる。送信回路（ＴＸ回路）９１にて変換されたシリアルデータは、ＩＣ外部もしくは内部に設けられたループバックパス９５を介して折り返して、シリアルデータをパラレルデータに変換する受信回路（ＲＸ回路）９２に入力される。受信回路（ＲＸ回路）９２は、シリアルデータをパラレルデータに変換し、テスト信号比較回路９４に出力する。テスト信号比較回路９４は、入力されたパラレルデータとテストデータとを比較して、テストデータが正しく伝達されたか否かを確認する。以上により、実動作周波数で送信回路（ＴＸ回路）９１及び受信回路（ＲＸ回路）９２を持つＩＣをテストすることができる。
【０００５】
非特許文献１には、複数の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）を搭載したＩＣのテスト手法が開示されている。非特許文献１の３頁のＦｉｇｕｒｅ２にあるように送信回路（ＴＸ回路）にそれぞれ搭載したテスト信号発生回路ＰＲＢＳ（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）にてパラレルデータを生成し、送信回路（ＴＸ回路）を通してシリアルデータに変換する。このシリアルデータを、同文献の６頁のＦｉｇｕｒｅ５のようにＢＩＳＴ  Ｐａｓｓを介してループバックして、テスト信号比較回路ＢＥＲＴ  Ｃｏｍｐ．（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ  Ｔｅｓｔ  Ｃｏｍｐａｒａｔｏｒ）に入力し、シリアル−パラレル変換をした後に、データの比較を行うことで、テストを実施する。ただし、同文献の６頁のＦｉｇｕｒｅ５の構成では、テスト信号比較回路ＢＥＲＴ  Ｃｏｍｐ．は１つしかないため、複数の送信回路（ＴＸ回路）を順次テストすることとなる。一方、受信回路（ＲＸ回路）のテストとしては、中央部にあるテスト信号発生回路ＰＲＢＳ  Ｇｅｎ．にて発生したシリアルデータを各Ｒｘ回路に入力し、パラレルデータに変換した後、各受信回路（ＲＸ回路）に内蔵している（同文献の４頁Ｆｉｇｕｒｅ３参照）ＰＲＢＳ／ＢＥＲＴ  Ｃｏｍｐａｒａｔｏｒにてデータの比較を行い、テストを実施することになる。
【０００６】
非特許文献２の４頁には、テスト信号発生回路ＰＲＢＳ  Ｇｅｎｅｒａｔｏｒを搭載した送信回路（ＴＸ回路）と、テスト信号比較回路ＰＲＢＳ  Ｖｅｒｉｆｉｃａｔｉｏｎを搭載した受信回路（ＲＸ回路）を備えた半導体装置の構成が開示されている。非特許文献２の９頁以下には、上記テスト信号発生回路ＰＲＢＳ  Ｇｅｎｅｒａｔｏｒにて発生したパラレルデータを送信回路（ＴＸ回路）にてシリアル変換し、ループバックして受信回路（ＲＸ回路）に入力し、パラレル変換して、上記テスト信号比較回路ＰＲＢＳ  Ｖｅｒｉｆｉｃａｔｉｏｎにてテスト結果を確認することが記載されている。
【０００７】
【非特許文献１】ＬＳＩ社、“Ｗｈｉｔｅ  Ｐａｐｅｒ  ６Ｇ  Ｄａｔａ  Ｏｖｅｒ  Ｌｅｇａｃｙ  Ｂａｃｋｐｌａｎｅ”、ＵＲＬ（http://www.lsi.com/files/docs/marketing_docs/asic/6%20GB%20Ethernet%20White%20Paper%20Final.pdf）
【非特許文献２】ＴＩ社、“ＴＬＫ４０１５  ｄａｔａ  ｓｈｅｅｔ：Ｑｕａｄ  ０．６  ｔｏ  １．５  Ｇｂｐｓ  Ｔｒａｎｓｃｅｉｖｅｒ  （Ｒｅｖ．  Ｂ）”、ＵＲＬ（http://focus.tij.co.jp/jp/lit/ds/symlink/tlk4015.pdf）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したループバックテストは、送信回路（ＴＸ回路）と受信回路（ＲＸ回路）とを組みにしてテストを行うものであり、複数の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）を対象にテストを行うためには、少なくとも送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）の数だけテストを複数回行わなければならず、時間が掛かるという問題点がある。
【０００９】
例えば、上記した非特許文献１では、４つの送信回路（ＴＸ回路）を検査するには、各送信回路（ＴＸ回路）にそれぞれ内蔵されたテスト信号発生回路ＰＲＢＳから出力されたシリアルデータを、順番に、テスト信号比較回路ＢＥＲＴ  Ｃｏｍｐ．に入力し、それぞれテストデータと比較する必要がある。
【００１０】
一方、非特許文献２のように、送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）にそれぞれにテスト回路を内蔵させた場合では、複数組の送信回路（ＴＸ回路）と受信回路（ＲＸ回路）を対象に並列的にテストを実行し、テスト時間を短くすることができるが、回路規模が増大してしまうという問題点がある。
【課題を解決するための手段】
【００１１】
本発明の第１の視点によれば、パラレルデータをシリアルデータに変換し外部に送信する送信回路と、外部よりシリアルデータを受信しパラレルデータに変換する受信回路とをそれぞれ２以上有し、前記送信回路及び受信回路のうち、２以上の送信回路及び２以上の受信回路を直列かつ交互に接続する手段を備え、該直列接続された先頭段の送信回路又は受信回路にテスト信号を入力し、該直列接続された最終段の受信回路又は送信回路から出力された信号と比較するテストを実行可能である半導体装置が提供される。
【００１２】
本発明の第２の視点によれば、パラレルデータを、シリアルデータに変換し、外部に送信する送信回路と、外部よりシリアルデータを受信し、パラレルデータに変換する受信回路とをそれぞれ２以上有する半導体装置のテスト方法であって、前記送信回路及び受信回路のうち、２以上の送信回路及び２以上の受信回路を直列かつ交互に接続し、該直列接続された先頭段の送信回路又は受信回路にテスト信号を入力し、該直列接続された最終段の受信回路又は送信回路から出力された信号と比較することを特徴とする半導体装置のテスト方法が提供される。
【発明の効果】
【００１３】
本発明によれば、それぞれ複数の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）を持つ半導体装置のテストを低コストかつ短時間で実施することが可能となる。その理由は、回路規模を増大させることなく、複数の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）を一度にテストできる構成を採用したことにある。
【発明を実施するための最良の形態】
【００１４】
続いて、本発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００１５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の構成を表したブロック図である。図１を参照すると、外部の高速シリアルデータをパラレルデータに変換する受信回路（ＲＸ回路）と、内部からのパラレルデータを高速のシリアルデータに変換する送信回路（ＴＸ回路）を複数を備えた半導体装置が示されている。
【００１６】
なお、図１の例では、送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）がｎ対（ＴＸ＿１〜ＴＸ＿ｎ、ＲＸ＿１〜ＲＸ＿ｎのｎ個とする。但し、ｎ＞１）備えられているものとして説明する。前記ｎ対の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）は、テスト対象の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）がそれぞれ前段の回路から出力されたデータを変換し、後段の回路が変換できるデータを出力できるよう、ループバックバス１５及び内部パスを介して直列かつ交互に接続される。
【００１７】
テスト制御回路１６は、テスト実施に図示省略する選択回路を切替えて、図１に例示したように、送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）が直列かつ交互に接続された状態を構成するとともに、テスト信号発生回路１３に対して制御信号を送出する。
【００１８】
テスト信号発生回路１３は、テスト制御回路１６からの制御信号に基づいて、上記直列かつ交互に接続された送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）対の先頭段の（第１の）送信回路（ＴＸ＿１）１に接続され、テスト用のパラレルデータを出力する。
【００１９】
第１の送信回路（ＴＸ＿１）１は、テスト信号発生回路１３より入力されたパラレルデータをシリアルデータに変換する。第１の送信回路（ＴＸ＿１）１より出力されたシリアルデータは、半導体装置の外部又は内部に設定されたループバックパス１５を介して、第１の受信回路（ＲＸ＿１）２に入力される。
【００２０】
第１の受信回路（ＲＸ＿１）２は、第１の送信回路（ＴＸ＿１）１より入力されたシリアルデータをパラレルデータに変換する。第１の受信回路（ＲＸ＿１）２より出力されたパラレルデータは、内部パスを介して第２の送信回路（ＴＸ＿２）３に入力される。
【００２１】
第２の送信回路（ＴＸ＿２）３は、第１の受信回路（ＲＸ＿１）２より入力されたパラレルデータをシリアルデータに変換する。第２の送信回路（ＴＸ＿２）３より出力されたシリアルデータは、同様にループバックパス１５を介して、第２の受信回路（ＲＸ＿２）４に入力される。
【００２２】
第２の受信回路（ＲＸ＿２）４は、第２の送信回路（ＴＸ＿２）３より入力されたシリアルデータをパラレルデータに変換する。第２の受信回路（ＲＸ＿２）４より出力されたパラレルデータは、内部パスを介して第３の送信回路（ＴＸ＿３）５に入力される。
【００２３】
同様にして、ｍ番目の送信回路（ＴＸ＿ｍ）７は、ｍ−１番目の受信回路（ＲＸ＿ｍ−１）６より入力されたパラレルデータをシリアルデータに変換する。ｍ番目の送信回路（ＴＸ＿ｍ）７より出力されたシリアルデータは、同様にループバックパス１５を介して、ｍ番目の受信回路（ＲＸ＿ｍ）８に入力される。
【００２４】
ｍ番目の受信回路（ＲＸ＿ｍ）８は、ｍ番目の送信回路（ＴＸ＿ｍ）７より入力されたシリアルデータをパラレルデータに変換する。ｍ番目の受信回路（ＲＸ＿ｍ）８より出力されたパラレルデータは、内部パスを介してｍ＋１番目の送信回路（ＴＸ＿ｍ＋１）９に入力される。
【００２５】
更に同様にして、ｎ番目の送信回路（ＴＸ＿ｎ）１１は、ｎ−１番目の受信回路（ＲＸ＿ｎ−１）１０より入力されたパラレルデータをシリアルデータに変換する。ｎ番目の送信回路（ＴＸ＿ｎ）１１より出力されたシリアルデータは、同様にループバックパス１５を介して、ｎ番目の受信回路（ＲＸ＿ｎ）１２に入力される。
【００２６】
最終段の（ｎ番目の）受信回路（ＲＸ＿ｎ）１２は、ｎ番目の送信回路（ＴＸ＿ｎ）１１より入力されたシリアルデータをパラレルデータに変換し、内部パスを介してテスト信号比較回路１４に入力する。
【００２７】
テスト信号比較回路１４は、最終段の（ｎ番目の）受信回路（ＲＸ＿ｎ）１２より出力されたパラレルデータと、テスト信号発生回路１３で生成したパラレルデータとを比較し、テスト結果を出力する。
【００２８】
以上のとおり、本実施形態によれば、ｎ対の送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）のテストを一括して実施することが可能となる。なお、上記した実施形態では、ｍはｍ＞＝２かつｍ＜ｎであるものとして説明したが、ｎは、２以上の任意の数値であればよい。例えば、ｎ＝２であれば、第２の受信回路（ＲＸ＿２）４より出力されたパラレルデータは、テスト信号比較回路１４に入力されることになる。
【００２９】
以上本発明の第１の実施形態を説明したが、図２に示すように、テスト信号発生回路３３を先頭段の受信回路（ＲＸ回路）に接続し、最終段の送信回路（ＴＸ回路）にテスト信号比較回路３４を接続する構成も採用可能である。この場合、テスト信号発生回路３３は、テスト制御回路３６からの指示に基づいて、シリアルデータを生成し、先頭段の受信回路（ＲＸ＿１）２１に入力する。そして、テスト信号比較回路３４は、最終段の（ｎ番目の）送信回路（ＴＸ＿ｎ）３２より出力されたシリアルデータと、テスト信号発生回路３３で生成したシリアルデータとを比較し、テスト結果を出力することになる。
【００３０】
［第２の実施形態］
続いて、本発明の第２の実施形態について図面を参照して詳細に説明する。図３は、本発明の第２の実施形態に係る半導体装置の構成を表したブロック図である。本実施形態は、半導体装置にテスト信号発生回路を内蔵するのではなく、外部ピン５０を介して外部ＬＳＩテスタ４７からテスト信号が入力される構成となっている。
【００３１】
本実施形態においても、テストが開始されると、テスト制御回路８０が送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）が直列かつ交互に接続された状態を構成する。先頭段の送信回路（ＴＸ＿１）４１の出力であるシリアルデータは、半導体装置の外部又は内部に設定されたループバックパス４９を介して第１の受信回路（ＲＸ＿１）４２に入力される。
【００３２】
第１の受信回路（ＲＸ＿１）４２は、先頭段の送信回路（ＴＸ＿１）４１より入力されたシリアルデータをパラレルデータに変換し、内部パスを介して第２の送信回路（ＴＸ＿２）４３に出力する。
【００３３】
同様にして、ｎ番目の送信回路（ＴＸ＿ｎ）４５は、ｎ−１番目の受信回路（ＲＸ＿ｎ−１）４４より入力されたパラレルデータをシリアルデータに変換し、ループバックパス４９を介してｎ番目の受信回路（ＲＸ＿ｎ）４６に出力する。
【００３４】
そして、ｎ番目の受信回路（ＲＸ＿ｎ）４６は、ｎ番目の送信回路（ＴＸ＿ｎ）４５より入力されたシリアルデータをパラレルデータに変換し、内部パスを介してテスト信号比較回路４８に出力する。
【００３５】
テスト信号比較回路４８は、ｎ番目の受信回路（ＲＸ＿ｎ）４６より出力されたパラレルデータと、外部ＬＳＩテスタ４７より入力されたパラレルデータとを比較し、テスト結果を出力する。
【００３６】
以上のように本実施形態によれば、テスト信号発生回路を削減することが可能となり、上記した第１の実施形態よりも、回路規模を抑えることが可能となっている。
【００３７】
以上本発明の第２の実施形態を説明したが、図４に示すように、テスト信号発生回路５７を内蔵し、最終段の受信回路（ＲＸ＿ｎ）５６から出力されるパラレルデータを外部ＬＳＩテスタ５８にて比較する構成も採用可能である。この場合、外部ＬＳＩテスタではカバーできない周波数にてテストを実施することが可能となる。また更に、テスト信号の生成と比較の双方を外部ＬＳＩテスタで行なう構成や、先頭段の受信回路（ＲＸ回路）にシリアルデータを入力し、最終段の送信回路（ＴＸ回路）から出力されるシリアルデータと比較する構成も採用することが可能である。
【００３８】
［第３の実施形態］
続いて、本発明の第３の実施形態について図面を参照して詳細に説明する。図５は、本発明の第３の実施形態に係る半導体装置の構成を表したブロック図である。本実施形態は、送信回路（ＴＸ回路）又は受信回路（ＲＸ回路）と対をなす、テスト用の受信回路（ＲＸ’）６４又は送信回路（ＴＸ’）６５を設けた構成となっている。
【００３９】
本実施形態によれば、送信回路（ＴＸ回路）と受信回路（ＲＸ回路）の対を容易に作り込むことが可能となる。なお、図５の例では、テスト用の受信回路（ＲＸ’）６４及び送信回路（ＴＸ’）６５をそれぞれ一つずつ設けた構成としているが、例えば、半導体装置に備えられた送信回路（ＴＸ回路）及び受信回路（ＲＸ回路）の数に応じて、予め定めた数のテスト用の受信回路（ＲＸ’）６４又は送信回路（ＴＸ’）６５を作り込んでおくことができる。
【００４０】
以上、本発明の好適な実施形態を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で、更なる変形・置換・調整を加えることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態に係る半導体装置の構成を表したブロック図である。
【図２】本発明の第１の実施形態に係る半導体装置の変形構成を表したブロック図である。
【図３】本発明の第２の実施形態に係る半導体装置の構成を表したブロック図である。
【図４】本発明の第２の実施形態に係る半導体装置の変形構成を表したブロック図である。
【図５】本発明の第３の実施形態に係る半導体装置の変形構成を表したブロック図である。
【図６】ループバックテストを説明するための図である。
【符号の説明】
【００４２】
１、３、５、７、９、１１  送信回路（ＴＸ回路）
２、４、６、８、１０、１２  受信回路（ＲＸ回路）
１３、３３、５７、６７、９３  テスト信号発生回路
１４、３４、４８、６８、９４  テスト信号比較回路
１５、３５、９５  ループバックパス
１６、３６、８０  テスト制御回路
２１、２３、２５、２７、２９、３１  受信回路（ＲＸ回路）
２２、２４、２６、２８、３０、３２  送信回路（ＴＸ回路）
４１、４３、４５  送信回路（ＴＸ回路）
４２、４４、４６  受信回路（ＲＸ回路）
４７、５８  外部ＬＳＩテスタ
５１、５３、５５  送信回路（ＴＸ回路）
５２、５４、５６  受信回路（ＲＸ回路）
５０、６０  外部ピン
６１、６３  送信回路（ＴＸ回路）
６２、６６  受信回路（ＲＸ回路）
６４  テスト用受信回路（ＲＸ’）
６５  テスト用送信回路（ＴＸ’）
９１  送信回路（ＴＸ回路）
９２  受信回路（ＲＸ回路）
【図１】
2009198446.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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