(57)【要約】【課題】本発明は、抵抗変化型メモリ素子をセルに用いたマルチチップパッケージにおいて、高抵抗素子を利用することにより、工程数の増加を必要とすることなく、積層された複数のメモリチップを識別できるようにする。【解決手段】たとえば、同一パッケージ内に積層された複数のメモリチップは、それぞれ、チップアドレス識別回路１５０を備える。各チップは、相互に接続される第１のメモリ位置検知用パッドのテストパッドＴＴ，ＴＢ間に、それぞれ、メモリセルと共通のプロセスにより同時に形成される可変抵抗素子ＣＣを有する。チップアドレス識別回路１５０は、各チップの可変抵抗素子ＣＣを高抵抗化することにより、チップの積層順に応じて、テストパッドＴＴにそれぞれ現れる電圧を、比較器１５４にて、メモリ位置検知回路１５６からの既知の比較信号と比較することで、各層のメモリチップの位置を検知する。【選択図】      図９
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【特許請求の範囲】
【請求項１】
抵抗変化型メモリ素子をメモリセルに用い、さらにパッド部がチップ表面とチップ裏面とにそれぞれ電極を有する貫通ビア構造になっている複数のメモリチップを、１つのパッケージ内に垂直方向に積層させてなる半導体記憶装置であって、
前記複数のメモリチップは、
第１のメモリ位置検知用パッドと、
第２のメモリ位置検知用パッドと、
前記第１のチップ位置検知用パッドに対応して設けられた、前記メモリセルと同一の構成を有し、一端が前記パッドのチップ上部電極に、他端が前記パッドのチップ下部電極に接続された可変抵抗素子と、
一方の入力端子に前記第１のチップ位置検知用パッドが接続され、他方の入力端子に既知の比較信号が入力される比較器と
をそれぞれ備え、
前記複数のメモリチップは、前記第１のチップ位置検知用パッド同士および前記第２のチップ位置検知用パッド同士がそれぞれ向かい合ったパッドのチップ上部電極とチップ下部電極とを介して接続されるとともに、最下層のメモリチップに設けられた、前記第１のチップ位置検知用パッドと前記第２のチップ位置検知用パッドとが接続されてなり、
最上層のメモリチップに設けられた前記第１のチップ位置検知用パッドと前記第２のメモリ位置検知用パッドとの間に電圧が印加された際の、前記第１のメモリ位置検知用パッドに現れる電圧と前記比較信号とを前記比較器でそれぞれ比較することにより、各層のメモリチップは、前記パッケージ内での当該メモリチップの積層位置を検知するとともに、その積層位置にもとづいてチップアドレスを認識することを特徴とする半導体記憶装置。
【請求項２】
前記複数のメモリチップは、それぞれ、前記可変抵抗素子を同一の抵抗状態に設定するための書き込み回路と、前記可変抵抗素子が同一の抵抗状態に設定されたことを検証するための検証回路と、をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記検証回路は前記比較器の一方の入力端子に接続され、前記可変抵抗素子に供給される読み出し電流に応じて前記第１のチップ位置検知用パッドに現れる電圧を、前記比較器を用いて、前記比較信号と比較することによって検証動作を行うことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のメモリチップは、それぞれ、認識した前記チップアドレスを記憶する記憶部と、前記記憶部に記憶された前記チップアドレスと動作時に外部より入力されるチップアドレスとを比較するアドレス比較部と、をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記書き込み回路が前記可変抵抗素子に印加する書き込み電流の向きが、チップ位置検知時に前記可変抵抗素子に印加する電流の向きと同じであることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、特に、抵抗変化型メモリ素子を用いた積層型半導体記憶装置（所謂、ＭＣＰ（マルチチップパッケージ））に関する。
【背景技術】
【０００２】
フラッシュメモリを始めとしたメモリデバイスの開発においては、その大容量化が必須である。また、同じメモリ容量のチップを如何に小さなチップサイズで実現するかは価格競争力を保つ上で非常に重要な意味を持つ。
【０００３】
一方、同一パッケージ中のメモリ容量を比較的簡単に増加させる技術として、マルチチップパッケージが開発されている。このマルチチップパッケージの場合、１つのパッケージ中に複数の同じメモリチップが積層されてパッケージングされている。
【０００４】
上記したマルチチップパッケージでは、複数の積層化されたチップにそれぞれ固有のチップアドレスを持たせなければならない。そうしないと、全てのチップが同一の動作をしてしまい、積層化している意味がなくなるからである。
【０００５】
対策の一つとして、各チップにチップアドレス認識用のパッドを持たせておき、これらのパッドに対するボンディングを変更する。たとえば、Ｃｈｉｐ  ＩＤ［１：０］＝「Ｖｓｓ，Ｖｓｓ」または「Ｖｓｓ，Ｖｄｄ」のように、チップごとにボンディングを変更する。こうすることにより、プログラムおよびリードといった各動作時に、チップアドレス（行アドレス、列アドレス）に該当するチップのみを選択できるようになる。重要なのは、各チップのチップアドレス認識用のパッドに互いに異なるＩＤ設定がなされていることである。
【０００６】
ところで、近年、抵抗変化型メモリ素子を用いたメモリチップの開発が活発に行われている（たとえば、非特許文献１参照）。このメモリチップは、書き込み動作がフラッシュメモリに比べて高速であり、積層化が比較的容易に可能であるという点から注目されている。
【０００７】
上述したように、マルチチップパッケージ中の各メモリチップは、ボンディングを切り替えることによって識別できる。しかしながら、面積および形状が限られたパッケージ中に複数のメモリチップを積層する場合、それらのチップの位置をずらすことなく、パッケージの上部から見て各チップが重なるように積層することが望ましい。その際、上下に重なる各チップのパッド間をそれぞれショートさせることにより、各チップにボンディングする必要がなくなり、アセンブリは飛躍的に楽になる。ただし、この方式とした場合、各チップのチップアドレス認識用のパッドに異なるＩＤ設定ができなくなる。つまり、各チップのチップアドレス認識用のパッドに全て同じチップアドレスが供給されることになってしまうため、パッケージ中のメモリチップをそれぞれ識別することが不可能になるという問題がある。
【０００８】
なお、このような問題を解決できるようにした積層型半導体装置がすでに提案されている（たとえば、特許文献１参照）。しかしながら、この提案の積層型半導体装置は、ＮＡＮＤ型Ｅ2 ＰＲＯＭなどの不揮発性メモリチップを対象としたものではあるものの、抵抗変化型メモリ素子を用いたメモリチップを積層するマルチチップパッケージにおいて、パッケージ中のメモリチップをそれぞれ識別する有効な方法が模索されていた。
【非特許文献１】ＩＥＤＭ２００６  ３０．８“Ｅｘｃｅｌｌｅｎｔ  ｕｎｉｆｏｒｍｉｔｙ  ａｎｄ  ｒｅｐｒｏｄｕｃｉｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｓｗｉｔｃｈｉｎｇ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ｄｏｐｅｄ  ｂｉｎａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅｓ  ｆｏｒ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｍｅｍｏｒｙ  ａｐｐｌｉｃａｔｉｏｎｓ”，ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  ２００７  ｐ１８６”Ｔｉｍｅ  Ｄｉｓｃｒｅｔｅ  Ｖｏｌｔａｇｅ  Ｓｅｎｓｉｎｇ  ａｎｄ  Ｉｔｅｒａｔｉｖｅ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｃｏｎｔｒｏｌ  ｆｏｒ  ａ  ４Ｆ２  Ｍｕｌｔｉｌｅｖｅｌ  ＣＢＲＡＭ”
【特許文献１】特開２００３−１１００８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の問題点を解決すべくなされたもので、工程数の増加を必要とすることなく、高抵抗素子をそのまま利用でき、同一パッケージ内に互いに重なるようにして積層された各メモリチップを容易に識別することが可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、抵抗変化型メモリ素子をメモリセルに用い、さらにパッド部がチップ表面とチップ裏面とにそれぞれ電極を有する貫通ビア構造になっている複数のメモリチップを、１つのパッケージ内に垂直方向に積層させてなる半導体記憶装置であって、前記複数のメモリチップは、第１のメモリ位置検知用パッドと、第２のメモリ位置検知用パッドと、前記第１のチップ位置検知用パッドに対応して設けられた、前記メモリセルと同一の構成を有し、一端が前記パッドのチップ上部電極に、他端が前記パッドのチップ下部電極に接続された可変抵抗素子と、一方の入力端子に前記第１のチップ位置検知用パッドが接続され、他方の入力端子に既知の比較信号が入力される比較器とをそれぞれ備え、前記複数のメモリチップは、前記第１のチップ位置検知用パッド同士および前記第２のチップ位置検知用パッド同士がそれぞれ向かい合ったパッドのチップ上部電極とチップ下部電極とを介して接続されるとともに、最下層のメモリチップに設けられた、前記第１のチップ位置検知用パッドと前記第２のチップ位置検知用パッドとが接続されてなり、最上層のメモリチップに設けられた前記第１のチップ位置検知用パッドと前記第２のメモリ位置検知用パッドとの間に電圧が印加された際の、前記第１のメモリ位置検知用パッドに現れる電圧と前記比較信号とを前記比較器でそれぞれ比較することにより、各層のメモリチップは、前記パッケージ内での当該メモリチップの積層位置を検知するとともに、その積層位置にもとづいてチップアドレスを認識することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１１】
上記の構成により、工程数の増加を必要とすることなく、高抵抗素子をそのまま利用でき、同一パッケージ内に互いに重なるようにして積層された各メモリチップを容易に識別することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１３】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがったマルチチップパッケージ（積層型の半導体記憶装置）の構成例を示すものである。ここでは、抵抗変化型メモリ素子をメモリセルとして用いた、４個の抵抗変化型メモリチップ（以下、単にメモリチップ）が同一パッケージ内に積層されてなる場合を例に説明する。
【００１４】
図１に示すように、マルチチップパッケージ１００は、パッケージ基板１０１上に、貫通ヴィア部（垂直ヴィア技術）１０３を用いて、４個のメモリチップ１１１Ａ〜１１１Ｄが積層されている。各メモリチップ１１１Ａ〜１１１Ｄはほぼ同一の構成（仕様）とされ、垂直方向に、互いに重なり合うようにして積層されている。
【００１５】
各メモリチップ１１１Ａ〜１１１Ｄの上面には、それぞれ、複数（この例の場合、９個）のパッド１２１〜１２９が設けられている。これらのパッド１２１〜１２９のうち、たとえば、パッド１２１およびパッド１２２が、チップアドレス認識のための、第１，第２のメモリ位置検知用パッドＰ１（Ｖｔｅｓｔ），Ｐ２（Ｖｓｓ）として使用される。また、他のパッド１２３〜１２９は、たとえば図２に示すように、各メモリチップ１１１Ａ〜１１１Ｄ間において、それぞれ、入出力（ＩＯ）用、制御（Ｃｏｎｔｒｏｌ）用、電源（Ｖｄｄ）用、グランド（Ｖｓｓ）用などとして使用される。各メモリチップ１１１Ａ〜１１１Ｄのパッド１２１〜１２９は、それぞれ、貫通ヴィア部１０３を用いて相互に接続されている。
【００１６】
なお、第１，第２のメモリ位置検知用パッド１２１（Ｐ１），１２２（Ｐ２）は、たとえば図２に示すように、パッケージ基板１０１の表面（最下層の貫通ヴィア部１０３間）において、パッケージフレームの導通パターン１３１によって短絡されている。
【００１７】
すなわち、各メモリチップ１１１Ａ〜１１１Ｄ間において、第１，第２のメモリ位置検知用パッド１２１（Ｐ１），１２２（Ｐ２）は、８個の貫通ヴィア部１０３と導通パターン１３１とを介して、電気的に接続されている。よって、最上層のメモリチップ１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）に外部のテスタ（図示していない）などからテスト電圧Ｖｔｅｓｔを印加し、メモリチップ１１１Ｄの第２のメモリ位置検知用パッド１２２（Ｐ２）をグランド（Ｖｓｓ）に接続すると、たとえば図３に矢印で示すように、メモリチップ１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）から第２のメモリ位置検知用パッド１２２（Ｐ２）に電流が流れる。
【００１８】
図４は、メモリチップ１１１Ａ〜１１１Ｄの構成例を示すものである。本実施形態の場合、メモリチップ１１１Ａ〜１１１Ｄは実質的に同一の構成を有するため、ここではメモリチップ１１１Ｄを例に、積層する前の状態について説明する。
【００１９】
たとえば、メモリチップ１１１Ｄは、メモリアレイ部１１１ａ、周辺回路部１１１ｂ、および、パッド部１１１ｃを有している。メモリアレイ部１１１ａは、シリコン基板（Ｓｉ）１１１-1上の絶縁膜１１１-2中に、複数（この例の場合、２層）のアレイＡＬａ，ＡＬｂが積層されてなる構成とされている。アレイＡＬａは、第１のメタル層Ｍ０からなるワード線ＷＬと第２のメタル層Ｍ１からなるビット線ＢＬとの相互間に配置された、複数のメモリセル（抵抗変化型メモリ素子）ＭＣを有している。アレイＡＬｂは、第３のメタル層Ｍ２からなるワード線ＷＬと第４のメタル層Ｍ３からなるビット線ＢＬとの相互間に配置された、複数のメモリセル（抵抗変化型メモリ素子）ＭＣを有している。
【００２０】
周辺回路部１１１ｂは、第１のメタル層Ｍ０、第２のメタル層Ｍ１、第３のメタル層Ｍ２、および、第４のメタル層Ｍ３などを用いて所望の回路（たとえば、選択トランジスタＣＴなど）が形成されてなる構成とされている。
【００２１】
パッド部１１１ｃは、上記したパッド１２１〜１２９が設けられた領域（ヴィア領域）であって、各パッド１２２〜１２９は、それぞれ、第１のメタル層Ｍ０、第２のメタル層Ｍ１、第３のメタル層Ｍ２、第４のメタル層Ｍ３と、シリコン基板１１１-1と第１のメタル層Ｍ０との間および各メタル層Ｍ０〜Ｍ３間を接続するコンタクトヴィアＣＶと、によって構成されている。一方、パッド１２１は、第１のメタル層（チップ下部電極）Ｍ０、第２のメタル層Ｍ１、第３のメタル層Ｍ２、第４のメタル層（チップ上部電極）Ｍ３と、シリコン基板１１１-1と第１のメタル層Ｍ０との間および各メタル層Ｍ０〜Ｍ２間を接続するコンタクトヴィアＣＶと、第３のメタル層Ｍ２と第４のメタル層Ｍ３との間に設けられた可変抵抗素子（高抵抗素子）ＣＣと、によって構成されている。可変抵抗素子ＣＣは、上記メモリセルＭＣと同一の構成を有して形成されている。
【００２２】
なお、本実施形態においては、後述するように、パッド１２１〜１２９のうち、第１のメモリ位置検知用パッド１２１（Ｐ１）の一端（たとえば、ＴＯＰ側の第４のメタル層Ｍ３）がテストパッドＴＴとして、他端（たとえば、Ｂｏｔｔｏｍ側の第１のメタル層Ｍ０）がテストパッドＴＢとして、それぞれ、メモリチップ１１１Ｄの外部に引き出されている。
【００２３】
図５は、ビット線ＢＬ方向に沿った、メモリセルＭＣの断面構造を示すものである。メモリセルＭＣは、可変抵抗素子部２０１と非線形素子２０２との直列回路からなっている。可変抵抗素子部２０１は、下部電極２０１ａと、その上層に設けられた、電気的ストレスによる電気抵抗の変化によりデータを記憶する可変抵抗体２０１ｂと、さらに、その上層に設けられた上部電極２０１ｃとを有している。可変抵抗素子部２０１の下部電極２０１ａは、ワード線ＷＬと接続されている。非線形素子２０２は、たとえばダイオードのような、双方向に電流を流せる非線形の電流・電圧特性を有する２端子素子であり、可変抵抗素子部２０１の上部に設けられている。すなわち、非線形素子２０２は、その一端が、可変抵抗素子部２０１の上部電極２０１ｃと接続されている。非線形素子２０２の他端は、ビット線ＢＬに接続されている。
【００２４】
なお、非線形素子２０２は、可変抵抗素子部２０１の上部に形成する場合に限らず、下部に形成することも可能である。
【００２５】
可変抵抗素子部２０１は、電圧の印加によって電気抵抗が変化し、電圧印加解除後も、変化した電気抵抗が保持される。つまり、この可変抵抗素子部２０１を備えるメモリセルＭＣは、抵抗の変化によりデータの記憶が可能な不揮発性の記憶素子である。可変抵抗素子部２０１を構成する可変抵抗体２０１ｂとしては、たとえば、Ｃｕ，Ｎｉ，Ｍｎ，Ｚｒなどの遷移金属が用いられる。
【００２６】
非線形素子２０２としては、メモリセルＭＣのデータ書き換え時に双方向に電流が流れるため、たとえば図６に示すように、双方向に対称で、非線形な電流・電圧特性を有するデバイスが望ましい。
【００２７】
なお、ここでの詳細な説明は割愛するが、形成のプロセスを同一（共通）化することにより、可変抵抗素子ＣＣは上記したメモリセルＭＣと同一の構成を有して形成され、第１，第２のメモリ位置検知用パッド１２１（Ｐ１），１２２（Ｐ２）に対応する可変抵抗素子ＣＣは、後述するチップアドレス認識のための高抵抗素子として利用される。
【００２８】
ここで、本実施形態では、たとえば図２に示すように、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣを、それぞれ、第２のメモリ位置検知用パッド１２２（Ｐ２）の可変抵抗素子ＣＣよりも高抵抗になるように設定する。具体的には、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣに擬似的にデータを書き込み、強制的に高抵抗化する（第２のメモリ位置検知用パッド１２２（Ｐ２）の可変抵抗素子ＣＣにはデータの書き込みを行わず、低抵抗化する）。
【００２９】
このように、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣのみを高抵抗化した場合、たとえば図７に示すように、可変抵抗を利用して抵抗素子Ｒｃｃの直列接続を実現できる。これにより、最上層のメモリチップ１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）にテスト電圧Ｖｔｅｓｔを印加すると、積層された各メモリチップ１１１Ａ〜１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）には、それぞれ、異なる電圧（Ｖｔｅｓｔ×１，Ｖｔｅｓｔ×（３／４），Ｖｔｅｓｔ×（１／２），Ｖｔｅｓｔ×（１／４）が与えられることになる。
【００３０】
なお、図７に示すＲｃｃは、各メモリチップ１１１Ａ〜１１１Ｄの、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣに対応する抵抗素子の抵抗値であり、ｒｃｃは、第２のメモリ位置検知用パッド１２２（Ｐ２）のコンタクトヴィア（ＣＶ）の抵抗値である。また、抵抗値Ｒｃｃと抵抗値ｒｃｃとの関係はＲｃｃ＞＞ｒｃｃである。
【００３１】
さらには、必要に応じて、第１のメモリ位置検知用パッド１２１（Ｐ１）の相互を接続する貫通ヴィア部１０３を、それぞれ、他の貫通ヴィア部１０３よりも高抵抗になるように形成してもよい。具体的には、第１のメモリ位置検知用パッド１２１（Ｐ１）の相互を接続する貫通ヴィア部１０３を形成するための材料として、たとえばカーボン抵抗のような高抵抗材料を使用する（他の貫通ヴィア部１０３の形成には、たとえば半田を用いる）。または、第１のメモリ位置検知用パッド１２１（Ｐ１）の相互を接続する貫通ヴィア部１０３の径を、他の貫通ヴィア部１０３の径よりも小さくして、高抵抗を実現するようにしてもよい。また、高抵抗化する貫通ヴィア部１０３内にのみ、アルミナのような酸化金属を部分的に埋め込むようにしてもよい。
【００３２】
図８は、メモリチップ１１１Ａ〜１１１Ｄの積層方法について示すものである。ここでは、メモリチップ１１１Ｃ上にメモリチップ１１１Ｄを積層する場合を例に、第１のメモリ位置検知用パッド１２１（Ｐ１）の相互を電気的に接続する場合について説明する。
【００３３】
たとえば、メモリチップ１１１Ｃ上にメモリチップ１１１Ｄを積層する場合、まず、メモリチップ１１１Ｄのパッド部１１１ｃのシリコン基板１１１-1に、パッド１２１につながる下部開口部１４１を開口する（同図（ａ）参照）。次いで、その開口部１４１の内壁に沿って、ヴィアプラグ（下部電極）１０３ａを形成する（同図（ｂ）参照）。その後、ヴィアプラグ１０３ａと下層のメモリチップ１１１Ｃのパッド１２１（第４のメタル層Ｍ３）との間を、接続バンプ１０３ｂを介して相互に接続する（同図（ｃ）参照）。これにより、メモリチップ１１１Ｃ上にメモリチップ１１１Ｄが積層されると同時に、ヴィアプラグ１０３ａと接続バンプ１０３ｂとからなる貫通ヴィア部１０３を介して、メモリチップ１１１Ｃのパッド１２１およびメモリチップ１１１Ｄのパッド１２１の相互が電気的に接続される。
【００３４】
なお、実際には、上記した各工程が全てのパッド１２１〜１２９に対して同時に行われる。また、パッケージ基板１０１上にメモリチップ１１１Ａを積層する場合も、メモリチップ１１１Ａ上にメモリチップ１１１Ｂを積層する場合も、メモリチップ１１１Ｂ上にメモリチップ１１１Ｃを積層する場合も、上記と同様にして行われる。こうして、図１に示したような、積層（ＭＣＰ化）された各メモリチップ１１１Ａ〜１１１Ｄ間において、パッド１２１〜１２９の相互がそれぞれ電気的に接続されてなる構成の、マルチチップパッケージ１００が得られる。
【００３５】
図９は、各メモリチップ１１１Ａ〜１１１Ｄが備えるチップアドレス識別回路の構成例を示すものである。このチップアドレス識別回路１５０は、メモリ位置検知用電圧Ｖｅｘｔをもとに生成される比較信号とメモリチップ１１１Ａ〜１１１Ｄの外部から与えられる入力信号との大小関係により、同一パッケージ内において、それぞれのメモリチップ１１１Ａ〜１１１Ｄが何番目に積層されているかを認識するためのものである。
【００３６】
すなわち、チップアドレス識別回路１５０は、各メモリチップ１１１Ａ〜１１１Ｄにそれぞれ設けられている。各チップアドレス識別回路１５０は、ＢＩＳＴ（ビルトインセルフテスト）回路１５１と、ＲＯＭ−ＦＵＳＥ（記憶部）１５２と、レジスタ１５３と、比較器１５４と、アドレス比較部１５５と、メモリ位置検知回路１５６と、書き込み回路（ｐ型ＭＯＳトランジスタ）１５７と、検証回路（ｐ型ＭＯＳトランジスタ）１５８と、テストパッドＴＴ，ＴＢと、を備えている。
【００３７】
ＢＩＳＴ回路１５１は、メモリ位置検知回路１５６内のノードを選択するスイッチＳ１〜Ｓ５のオン／オフを制御するものである。また、ＢＩＳＴ回路１５１は、選択したノードから入力されるメモリ位置検知用電圧Ｖｅｘｔの分圧信号（比較信号）と、テストパッドＴＴに与えられる入力信号との比較結果（大小関係）に応じて、積層されているメモリチップ１１１Ａ〜１１１Ｄの位置（パッケージ１００中のメモリチップ１１１Ａ〜１１１Ｄの積層順）を判断し、その結果を固有のチップアドレスとしてＲＯＭ−ＦＵＳＥ１５２に記憶させるものである。
【００３８】
ＲＯＭ−ＦＵＳＥ１５２は、各メモリチップ１１１Ａ〜１１１Ｄのチップアドレスと、各メモリチップ１１１Ａ〜１１１Ｄの書き込み電圧値、読み出し電圧値、および、消去電圧値などの制御情報と、を対応させて記憶するメモリである。
【００３９】
レジスタ１５３は、各メモリチップ１１１Ａ〜１１１Ｄの動作テストを実行する際に、アドレス比較部１５５から入力されるチップアドレスに応じて、ＲＯＭ−ＦＵＳＥ１５２から読み出される制御情報を一時的に保持するものである。
【００４０】
比較器１５４は、反転入力端子（−）にメモリ位置検知回路１５６から供給される分圧信号を入力し、非反転入力端子（＋）にテストパッドＴＴより与えられる入力信号を入力し、分圧信号と入力信号とを比較して、その比較結果（大小関係）をＢＩＳＴ回路１５１に出力するものである。この比較器１５４は、各メモリチップ１１１Ａ〜１１１Ｄにおいて、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣの抵抗値（Ｒｃｃ）を検証する際にも利用される。
【００４１】
アドレス比較部１５５は、たとえばパッド１２３，１２４から入力されるチップアドレスと、レジスタ１５３を介して、ＲＯＭ−ＦＵＳＥ１５２から読み出したチップアドレスとを比較して、動作対象のメモリチップ１１１Ａ〜１１１Ｄを特定するもので、特定したチップアドレスをレジスタ１５３に出力するようになっている。
【００４２】
メモリ位置検知回路１５６は、互いに直列に接続された、抵抗値Ｒの抵抗素子Ｒ１〜Ｒ４および抵抗値Ｒ／２の抵抗素子ｒと、抵抗素子Ｒ１〜Ｒ４および抵抗素子ｒを接続する各ノードに接続されたスイッチＳ１〜Ｓ５と、を備えている。抵抗素子Ｒ１〜Ｒ４および抵抗素子ｒは、各メモリチップ１１１Ａ〜１１１Ｄ内に、それぞれ、ポリ（Ｐｏｌｙ）抵抗などを直列に接続して形成されている。抵抗素子Ｒ１およびスイッチＳ１が接続されたノードには、メモリ位置検知用電圧Ｖｅｘｔが与えられる。抵抗素子Ｒ１〜Ｒ４および抵抗素子ｒを接続する各ノードは、スイッチＳ１〜Ｓ５のオン／オフを制御するＢＩＳＴ回路１５１により選択される。メモリ位置検知用電圧Ｖｅｘｔの分圧比は、選択するノードにより決定される。分圧比に応じた、メモリ位置検知用電圧Ｖｅｘｔの分圧信号（比較信号）は、比較器１５４の反転入力端子（−）に入力される。
【００４３】
書き込み回路１５７は、各メモリチップ１１１Ａ〜１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣを同一の抵抗値（Ｒｃｃ）に設定するために、プログラム電圧ＶＰＧＭを用いて、それぞれ高抵抗に書き込むためのもので、書き込み回路１５７には、可変抵抗素子ＣＣを介して、ｎ型ＭＯＳトランジスタ１５９が接続されている。
【００４４】
検証回路１５８は、各メモリチップ１１１Ａ〜１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣの書き込み状態（同一の抵抗値か否か）を、読み出し電流Ｉｒｅａｄを用いて、それぞれ検証するためのもので、検証回路１５８には、可変抵抗素子ＣＣを介して、ｎ型ＭＯＳトランジスタ１５９が接続されている。
【００４５】
ここで、上記した図７には、テスト電圧Ｖｔｅｓｔが印加された場合に、各メモリチップ１１１Ａ〜１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）に入力される分圧電圧の関係を示した。図９に示したチップアドレス識別回路１５０では、テストパッドＴＴに対して、外部のテスタから各メモリチップ１１１Ａ〜１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）に入力される分圧電圧に相当する電圧（入力信号）が入力される。この分圧電圧の電圧値と、メモリ位置検知回路１５６内にて生成される既知の電圧値（比較信号）と、を比較器１５４により比較することによって、各メモリチップ１１１Ａ〜１１１Ｄが何番目にスタックされているかを認識することが可能となる。そして、各メモリチップ１１１Ａ〜１１１Ｄの認識に用いた電圧値をＲＯＭ−ＦＵＳＥ１５２に書き込むことにより、各メモリチップ１１１Ａ〜１１１Ｄは固有のチップアドレスを保有することが可能になる。
【００４６】
図１０は、テスタから入力されるテスト電圧Ｖｔｅｓｔの分圧電圧と、メモリ位置検知回路１５６内のスイッチＳ１〜Ｓ５のオン／オフ動作との関係（テスト電圧ノード選択表）を示すものである。このテスト電圧ノード選択表３００において、Ｖ＠（Ｔｅｓｔ  Ｐａｄ）はテスタから入力されるテスト電圧Ｖｔｅｓｔの分圧電圧を示し、Ｖ＠Ｓａｍｐｌｅ  Ｎｏｄｅはメモリ位置検知回路１５６内のノードを選択するためのスイッチＳ１〜Ｓ５のオン／オフ状態を示す。この場合、「０」はスイッチＳ１〜Ｓ５をオフし、「１」はスイッチＳ１〜Ｓ５をオンさせることを示している。また、図中の「７／９，５／９，３／９，１／９」は、スイッチＳ１〜Ｓ５のオン／オフ動作により選択されるノード間に接続された抵抗素子Ｒ１〜Ｒ４および抵抗素子ｒの、各抵抗値ＲおよびＲ／２にもとづく合成抵抗値を示している。このテスト電圧ノード選択表３００は、後述するテスタによるチップアドレス（ＩＤ）書き込み動作時に利用される。
【００４７】
テスト電圧ノード選択表３００によれば、次のような対応関係となる。テスタが、メモリチップ１１１ＤのテストパッドＴＴに、テスト電圧Ｖｔｅｓｔ「１」を入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１は、スイッチＳ１のみをオンし、スイッチＳ２〜Ｓ５を全てオフする。また、テスタが、メモリチップ１１１ＤのテストパッドＴＴに、テスト電圧Ｖｔｅｓｔ「０．７５」を入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１は、スイッチＳ２のみをオンし、スイッチＳ１，Ｓ３〜Ｓ５をオフする。また、テスタが、メモリチップ１１１ＤのテストパッドＴＴに、テスト電圧Ｖｔｅｓｔ「０．５」を入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１は、スイッチＳ２，Ｓ３をオンし、スイッチＳ１，Ｓ４，Ｓ５をオフする。また、テスタが、メモリチップ１１１ＤのテストパッドＴＴに、テスト電圧Ｖｔｅｓｔ「０．２５」を入力してＩＤ書き込み動作を実行する場合、ＢＩＳＴ回路１５１は、スイッチＳ２〜Ｓ４をオンし、スイッチＳ１，Ｓ５をオフする。これらの対応関係は、他のメモリチップ１１１Ａ〜１１１Ｃにおいても同様である。
【００４８】
次に、図１に示したマルチチップパッケージ１００において、各メモリチップ１１１Ａ〜１１１Ｄの、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣの抵抗値を設定するための動作（＠Ｄ／Ｓ）について、図１１に示すフローチャートを参照して説明する。なお、ここではメモリチップ１１１Ｄを例に、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣを高抵抗化する場合について説明する。
【００４９】
メモリチップ１１１Ｄの、第１のメモリ位置検知用パッド１２１（Ｐ１）のテストパッドＴＴ，ＴＢ間に形成された可変抵抗素子ＣＣの抵抗値を書き込む場合、まず、テスタによって、たとえば図１２に示すように、書き込み回路１５７およびｎ型ＭＯＳトランジスタ１５９がオンされる（検証回路１５８はオフ）。これにより、可変抵抗素子ＣＣにプログラム電圧ＶＰＧＭが供給されて、可変抵抗素子ＣＣの抵抗値が変化させられる（図１１のステップＳ４０１）。
【００５０】
次いで、設定された可変抵抗素子ＣＣの抵抗値を検証するために、テスタによって、たとえば図１３に示すように、検証回路１５８およびｎ型ＭＯＳトランジスタ１５９がオンされる（書き込み回路１５７はオフ）。これにより、可変抵抗素子ＣＣに読み出し電流Ｉｒｅａｄが供給される。また、テスタより、メモリ位置検知回路１５６にメモリ位置検知用電圧Ｖｅｘｔが供給される（以上、図１１のステップＳ４０２）。
【００５１】
なお、上記読み出し電流Ｉｒｅａｄは、可変抵抗素子ＣＣに印加される電圧の向き（チップ位置検知時に可変抵抗素子に印加する電流の向き）が、設定時に印加される電界（電圧）の向き（書き込み回路が可変抵抗素子に印加する書き込み電流の向き）と同一となるように制御される。つまり、設定された可変抵抗素子ＣＣの抵抗値が変更されるのを防止することにより、信頼性の向上が図られる。
【００５２】
この後、比較器１５４によって、可変抵抗素子ＣＣの抵抗値に応じてテストパッドＴＴに現れる電圧信号とメモリ位置検知回路１５６から供給される分圧信号とを比較することにより、テスタは、可変抵抗素子ＣＣの抵抗値をチェックする（図１１のステップＳ４０３）。この例の場合、ＢＩＳＴ回路１５１は、メモリ位置検知回路１５６のスイッチＳ１のみをオンさせて、メモリ位置検知用電圧Ｖｅｘｔが比較器１５４に入力されるようにする。
【００５３】
すなわち、可変抵抗素子ＣＣの抵抗値に応じた電圧信号とメモリ位置検知回路１５６から供給されるメモリ位置検知用電圧Ｖｅｘｔとの大小関係により、テスタにおいて、可変抵抗素子ＣＣが所望の抵抗値（Ｒｃｃ）まで高抵抗化されていることが判断された場合には（図１１のステップＳ４０３：ｏｋａｙ，Ｓ４０４）、当該メモリチップ１１１Ｄの可変抵抗素子ＣＣの抵抗値を設定するための動作は終了される。
【００５４】
一方、可変抵抗素子ＣＣが所望の抵抗値（Ｒｃｃ）まで高抵抗化されていないことが判断された場合には（図１１のステップＳ４０３：ｆａｉｌ）、プログラム電圧ＶＰＧＭを所定の電圧分だけ上昇させた後（図１１のステップＳ４０５）、再度、上記したステップＳ４０１〜の処理が繰り返される。
【００５５】
こうして、各メモリチップ１１１Ａ〜１１１Ｄにおいて、第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣだけが、それぞれ、同一の抵抗値Ｒｃｃとなるように設定される。
【００５６】
次に、図１に示したマルチチップパッケージ１００において、テスタにより実行されるＩＤ書き込み／読み出し動作テストのテストシーケンスについて、図１４に示すフローチャートを参照して説明する。なお、このテストシーケンスでは、メモリチップ１１１ＤのチップＩＤ認識動作（＠ｐｋｇ）を実行する場合を例に説明する。
【００５７】
まず、メモリチップ１１１ＤのＩＤ書き込み動作を実行するため、テスタは、チップアドレス識別回路１５０の書き込み回路１５７、検証回路１５８およびｎ型ＭＯＳトランジスタ１５９をいずれも不活性化（オフ）する。そして、たとえば図１５に示すように、メモリ位置検知用電圧Ｖｅｘｔをメモリ位置検知回路１５６に供給する（図１４のステップＳ５０１）。
【００５８】
次いで、テスタは、メモリチップ１１１ＤのＩＤに相当するテスト電圧ＶｔｅｓｔをテストパッドＴＴに入力し、その結果をモニタリングする（図１４のステップＳ５０２）。すなわち、テスタは、上記テスト電圧ノード選択表３００に示したテスト電圧Ｖｔｅｓｔを、テストパッドＴＴに入力する。また、チップアドレス識別回路１５０内のＢＩＳＴ回路１５１は、上記テスト電圧ノード選択表３００に示したテスト電圧Ｖｔｅｓｔに対応するスイッチＳ１〜Ｓ５のオン／オフ制御を行って、メモリ位置検知用電圧Ｖｅｘｔの分圧信号を比較器１５４に入力させる。すると、比較器１５４は、テストパッドＴＴから入力されるテスト電圧Ｖｔｅｓｔとメモリ位置検知回路１５６から入力される分圧信号とを比較し、その比較結果をＢＩＳＴ回路１５１に出力する。これにより、ＢＩＳＴ回路１５１は、入力された比較結果によって、メモリチップ１１１Ｄの積層された位置を判断し、その結果を固有のチップアドレスとしてＲＯＭ−ＦＵＳＥ１５２に記憶させる（図１４のステップＳ５０３）。
【００５９】
次に、テスタは、メモリチップ１１１ＤのＩＤ読み出し動作をテストするため、ＩＤ読み出しコマンドとチップアドレスとを、たとえばパッド１２３，１２４より入力する。チップアドレス識別回路１５０内のアドレス比較部１５５は、パッド１２３，１２４からチップアドレスが入力されると、その入力されたチップアドレスとＲＯＭ−ＦＵＳＥ１５２からレジスタ１５３を介して読み出されるチップアドレスとを比較する。そして、２つのアドレスが合致している場合には、そのチップアドレスをチップ情報として、パッド１２３，１２４からテスタに出力する（図１４のステップＳ５０４：ｏｋａｙ）。
【００６０】
こうして、テスタは、各チップアドレスに対して、それぞれＩＤ読み出し動作が確認できた場合には（図１４のステップＳ５０４：ｏｋａｙ）、当該メモリチップのチップＩＤ書き込みが無事に終了したことを認識できる（図１４のステップＳ５０５）。また、テスタは、いずれかのチップアドレスに対して、ＩＤ読み出し動作が確認できなかった場合は（図１４のステップＳ５０４：ｆａｉｌ）、当該メモリチップのチップＩＤ書き込みが失敗したことを認識できる（図１４のステップＳ５０６）。この場合、テスタは、当該メモリチップに対する再度のＩＤ書き込み動作を実行するなどの対応を直ちに実施することが可能である。
【００６１】
ＲＯＭ−ＦＵＳＥ１５２に書き込んだ全てのチップアドレスが確認できた後においては、ＲＯＭ−ＦＵＳＥ１５２からレジスタ１５３にセットされるチップアドレスと各動作時にパッド１２３，１２４に与えられるチップアドレスとが一致するか否かにより、メモリチップ１１１Ａ〜１１１Ｄのいずれかが選択される。
【００６２】
上記のようにして、チップアドレスが書き込まれた複数のメモリチップ１１１Ａ〜１１１Ｄを積層したマルチチップパッケージ１００を製品として出荷した場合の、チップアドレスの指定方法について、以下に説明する。
【００６３】
まず、チップアドレスの指定方法としては、ＩＤ読み出し動作を利用することが考えられる。この場合、ＩＤ読み出し動作時に使用されるＣＥ（チップイネーブル）コマンドを利用する。具体的には、ＣＥコマンドを２ビット構成とし、“００”，“０１”，“１０”，“１１”のいずれかを設定することにより、マルチチップパッケージ１００内に積層された４個のメモリチップ１１１Ａ〜１１１Ｄのいずれかのチップアドレスを指定することが可能になる。
【００６４】
また、他のチップアドレスの指定方法としては、メモリチップ内のアドレスを指定するアドレスコマンドを利用することが考えられる。この場合、メモリアレイ部１１１ａの容量に応じてアドレスコマンドのビット数は異なるが、上位２ビットを利用する。具体的には、上位２ビットに、“００”，“０１”，“１０”，“１１”のいずれかを設定することにより、マルチチップパッケージ１００内に積層された４個のメモリチップ１１１Ａ〜１１１Ｄのいずれかのチップアドレスを指定することが可能になる。
【００６５】
なお、チップアドレス識別回路１５０を含むマルチチップパッケージ１００では、最上位（最上層）チップの第１のメモリ位置検知用パッド１２１（Ｐ１）および第２のメモリ位置検知用パッド１２２（Ｐ２）にテスタからのテスト電圧を受け付けさせるため、パッケージ１００の外にピンを設ける必要がある。このピンは、出荷前のテスト時に必要なピンであり、出荷後は不要になるため、仕様上はＮＣ（Ｎｏ  Ｃｏｎｎｅｃｔｉｏｎ）ピンとしておけばよい。
【００６６】
特に、パッド１２１（Ｐ１），１２２（Ｐ２）は、それぞれ、電源ピン、ＶＳＳピンと接続することにより、ＮＣピンの数をゼロにすることができるが、この場合、パッド１２１のチップ上部電極（ＴＴ）とチップ下部電極（ＴＢ）との間に図１６に示すようなスイッチ素子ＳＥを挟む必要がある。このスイッチ素子ＳＥは、チップアドレス識別時のみにオンするように制御される。
【００６７】
また、第２のメモリ位置検知用パッド１２２（Ｐ２）は外部に出さずにグランド端子に接続することが可能であり、第１のメモリ位置検知用パッド１２１（Ｐ１）は外部に出さずに電源端子に接続することが可能である。そのため、パッド１２１（Ｐ１），１２２（Ｐ２）のいずれか一方を端子に接続するようにした場合には、ＮＣピンの数を一つ減らすことが可能になる。
【００６８】
上記したように、抵抗変化型メモリ素子をメモリセルとして用いた抵抗変化型メモリチップを積層してなるマルチチップパッケージにおいて、メモリセルと同一構成の可変抵抗素子を利用して、メモリチップのチップアドレスを識別するための識別機能を実現するようにしている。
【００６９】
すなわち、複数のメモリチップを積層した際のメモリ位置検知用パッドとして、メモリセルと共通のプロセスにより同時に形成される可変抵抗素子を利用するようにしている。これにより、ＩＤ書き込みおよび読み出し動作用のテスト電圧を印加するために高抵抗化されるメモリ位置検知用パッドを、垂直ヴィアを高抵抗化するなどの特別な工程を追加したりすることなしに形成できるようになる。したがって、垂直方向に積層されたメモリチップの位置を認識するための識別機能を、より簡単に実現できるものである。
【００７０】
なお、上記した実施形態においては、いずれかのチップアドレスに対して、ＩＤ読み出し動作が確認できなかった場合（図１４のステップＳ５０４：ｆａｉｌ）、当該メモリチップのチップＩＤ書き込みが失敗したものとしてテストを終了する例を示した。これに限らず、たとえば複数回ＩＤ読み出し動作を繰り返して、メモリチップのチップＩＤ書き込みが失敗したか否かを判定するようにしてもよい。具体的には、たとえば図１７に示すように、上記した図１４のステップＳ５０１〜ステップＳ５０４と同様の処理を実行した結果、ＩＤ読み出し動作が確認できなかった場合（ステップＳ５０４：ｆａｉｌ）、ｆａｉｌ回数がＮ回（たとえば、５回）に達したか否かを確認する（ステップＳ６０１）。ｆａｉｌ回数がＮ回に達していなければ（ステップＳ６０１：Ｎｏ）、ステップＳ５０１に戻り、同様にステップＳ５０１〜ステップＳ５０４の処理を実行する。また、ｆａｉｌ回数がＮ回に達していれば（ステップＳ６０１：Ｙｅｓ）、当該メモリチップのチップＩＤ書き込みが失敗したことを認識できる（ステップＳ５０６）。この場合、テスタは、当該メモリチップに対する再度のＩＤ書き込み動作を自動的に繰り返し実行することができ、当該メモリチップが不良であるか否かを確実に判定できる。
【００７１】
また、上記した実施形態では、第１のメモリ位置検知用パッド１２１（Ｐ１）と第２のメモリ位置検知用パッド１２２（Ｐ２）とを独立させて形成する場合を例に示した。これに限らず、たとえば図１８に示すように、各層のメモリチップ１１１Ａ〜１１１Ｄ上に形成される第１のメモリ位置検知用パッド１２１（Ｐ１）と第２のメモリ位置検知用パッド１２２（Ｐ２）との間を、メタルまたはウェルなどからなるｆｕｓｅ２１１によりあらかじめ接続しておくようにしてもよい。そして、下部開口部１４１を開口する際に、最下層のメモリチップ１１１Ａ以外の、メモリチップ１１１Ｂ〜１１１Ｄのｆｕｓｅ２１１を電気的に切断する。
【００７２】
以上のように、第１のメモリ位置検知用パッド１２１（Ｐ１）と第２のメモリ位置検知用パッド１２２（Ｐ２）との間を、ｆｕｓｅ２１１を介して、あらかじめ接続する構成とした場合、最下層のメモリチップ１１１Ａにおける、第１のメモリ位置検知用パッド１２１（Ｐ１）と第２のメモリ位置検知用パッド１２２（Ｐ２）との間を接続する導通パターン１３１が不要となり、パッケージ１００内のメモリチップ１１１Ａ〜１１１Ｄの構成を単純なものとすることが可能となる。
【００７３】
また、上記した実施形態では、複数の貫通ヴィア部１０３が形成されたヴィア領域内に、第１のメモリ位置検知用パッド１２１（Ｐ１）と第２のメモリ位置検知用パッド１２２（Ｐ２）とを形成する場合を例に示したが、これに限らず、たとえば各メモリチップ１１１Ａ〜１１１Ｄ上の他の空き領域に形成するようにしてもよい。
【００７４】
また、たとえば図１９に示すように、チップＩＤ認識に用いる第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣの周囲に、アレイ状に複数のダミーの素子ＤＣを配置するようにしてもよい。この場合、可変抵抗素子ＣＣを、通常のメモリセルＭＣと同様の環境（条件）により形成することができ、可変抵抗素子ＣＣの信頼性を向上させることが可能になる。
【００７５】
または、たとえば図２０に示すように、チップＩＤ認識に用いる第１のメモリ位置検知用パッド１２１（Ｐ１）の可変抵抗素子ＣＣの加工寸法を、通常のメモリセルＭＣの加工寸法よりも大きくするようにしてもよい。可変抵抗素子ＣＣの加工寸法にゆとりをもたせることにより、可変抵抗素子ＣＣの信頼性を向上させることが可能になる。
【００７６】
また、上記した実施形態では、チップＩＤ認識に用いる第１のメモリ位置検知用パッド１２１（Ｐ１）に、１つの可変抵抗素子ＣＣを形成するようにした場合を例に説明した。これに限らず、たとえば図２１に示すように、第１のメモリ位置検知用パッド１２１（Ｐ１）のテストパッドＴＴ，ＴＢ間に複数の可変抵抗素子ＣＣを用意しておき、積層する際に、半田などの接続バンプ１０３ｂによって可変抵抗素子ＣＣ間を互いにショートさせるとともに、各メモリチップ１１１Ａ〜１１１Ｄの第１のメモリ位置検知用パッド１２１（Ｐ１）の相互を接続させるようにしてもよい。この構成とした場合、各可変抵抗素子ＣＣそのものがもつばらつき成分を平均化でき、チップＩＤ読み出し動作時の信頼性を向上させることが可能となる。
【００７７】
ただし、可変抵抗素子ＣＣの抵抗値の設定は単独で行う必要があるため、チップ単体ではショートさせない（ショートさせるのは抵抗値の設定が終了した後、たとえば積層時）。すなわち、各可変抵抗素子ＣＣの抵抗値の設定は、たとえば図２２に示すように、別々の書き込み回路１５７，１５７および検証回路（図示していない）を用いて、あくまでも個々に抵抗値の書き込みと検証とを行うことが必要になる。
【００７８】
また、上記した実施形態において、積層されるメモリチップの個数および各メモリチップにおけるアレイの積層数に制限されないことは勿論である。
【００７９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態にしたがった、半導体記憶装置（マルチチップパッケージ）の構成例を示す斜視図。
【図２】図１のマルチチップパッケージの構成例を示す断面図。
【図３】図１のマルチチップパッケージにおいて、第１，第２のメモリ位置検知用パッド間を流れる電流を示す図。
【図４】図１のマルチチップパッケージにおける、メモリチップの構成例を示す断面図。
【図５】図１のマルチチップパッケージにおける、メモリセルの構成例を示す断面図。
【図６】図１のマルチチップパッケージにおける、非線形素子の電流・電圧特性を示す図。
【図７】図１のマルチチップパッケージにおいて、可変抵抗を利用した抵抗素子により構成される回路を示す図。
【図８】図１のマルチチップパッケージにおける、メモリチップの積層方法を説明するために示す断面図。
【図９】図１のマルチチップパッケージにおいて、メモリチップが備えるチップアドレス識別回路の構成例を示す回路図。
【図１０】図１のマルチチップパッケージにおける、テスト電圧ノード選択表の一例を示す図。
【図１１】図１のマルチチップパッケージにおいて、チップＩＤ認識に用いる可変抵抗素子の抵抗値を設定するための動作について説明するために示すフローチャート。
【図１２】図１のマルチチップパッケージにおいて、チップＩＤ認識に用いる可変抵抗素子の抵抗値を書き込むための動作について説明するために示す回路図。
【図１３】図１のマルチチップパッケージにおいて、チップＩＤ認識に用いる可変抵抗素子の抵抗値を検証するための動作について説明するために示す回路図。
【図１４】図１のマルチチップパッケージにおいて、チップＩＤ認識動作について説明するために示すフローチャート。
【図１５】図１のマルチチップパッケージにおいて、チップＩＤ認識動作について説明するために示す回路図。
【図１６】図９のチップアドレス識別回路において、他の構成例を示す要部の回路図。
【図１７】図１のマルチチップパッケージにおいて、チップＩＤ認識のための他の動作について説明するために示すフローチャート。
【図１８】図１のマルチチップパッケージにおいて、第１，第２のメモリ位置検知用パッドの他の構成例を示す図。
【図１９】図１のマルチチップパッケージにおいて、チップＩＤ認識に用いる可変抵抗素子の配置例を示す図。
【図２０】図１のマルチチップパッケージにおいて、チップＩＤ認識に用いる可変抵抗素子の他の配置例を示す図。
【図２１】図１のマルチチップパッケージにおいて、チップＩＤ認識に用いる第１のメモリ位置検知用パッドの他の構成例を示す断面図。
【図２２】図２１の、チップＩＤ認識に用いる第１のメモリ位置検知用パッドの、可変抵抗素子の抵抗値を設定するための動作について説明するために示す回路図。
【符号の説明】
【００８１】
１００…マルチチップパッケージ、１０３…貫通ヴィア部、１１１Ａ〜１１１Ｄ…抵抗変化型メモリチップ、１２１…第１のメモリ位置検知用パッドＰ１、１２２…第２のメモリ位置検知用パッドＰ２、１５０…チップアドレス識別回路、１５１…ＢＩＳＴ回路、１５２…ＲＯＭ−ＦＵＳＥ、１５４…比較器、１５６…メモリ位置検知回路、１５７…書き込み回路、１５８…検証回路、ＭＣ…メモリセル、ＣＣ…可変抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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