(57)【要約】【課題】本発明は、マスクを追加することなく、周辺ロジック部で形成されるクラッド配線構造の配線を１層に抑えた半導体装置及びその製造方法を提供することを目的とする。【解決手段】本発明の１つの実施形態は、（ａ）クラッド配線構造を採用する第１配線が形成された層上の磁気メモリ部に磁気トンネル接合構造ＭＴＪを形成する工程と、（ｂ）磁気メモリ部及び周辺ロジック部上に層間絶縁膜６を堆積し、磁気トンネル接合構造ＭＴＪ上の層間絶縁膜６にクラッド配線構造を採用する第２配線を形成する工程と、（ｃ）第２配線の一部を選択的にエッチングすることで第２配線にリセス部４２を形成する工程と、（ｄ）リセス部４２を利用してセルフアラインにて第２配線の上部にクラッド部４１を形成する工程と、（ｅ）クラッド部４１を形成後に周辺ロジック部のロジック配線を形成する工程とを備える半導体装置を製造する方法である。【選択図】図１
2009283843.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上に磁気メモリ部と周辺ロジック部とを備える半導体装置を製造する方法であって、
（ａ）磁気遮蔽材によるクラッド配線構造を採用する第１配線が形成された層上の前記磁気メモリ部に磁気トンネル接合構造を形成する工程と、
（ｂ）前記磁気トンネル接合構造を含む前記磁気メモリ部及び前記周辺ロジック部上に層間絶縁膜を堆積し、前記磁気トンネル接合構造上の前記層間絶縁膜に磁気遮蔽材によるクラッド配線構造を採用する第２配線を形成する工程と、
（ｃ）前記第２配線の一部を選択的にエッチングすることで前記第２配線にリセス部を形成する工程と、
（ｄ）前記リセス部を利用してセルフアラインにて前記第２配線の上部にクラッド部を形成する工程と、
（ｅ）前記クラッド部を形成後に前記周辺ロジック部のロジック配線を形成する工程とを備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
（ｆ）前記工程（ｄ）後の前記磁気メモリ部及び前記周辺ロジック部に、絶縁膜を堆積する工程をさらに備え、
前記工程（ｅ）で形成する前記ロジック配線は、前記絶縁膜上に形成されることを特徴とする半導体装置の製造方法。
【請求項３】
同一基板上に磁気メモリ部と周辺ロジック部とを備える半導体装置であって、
前記磁気メモリ部及び前記周辺ロジック部に形成される磁気遮蔽材によるクラッド配線構造を採用する第１配線と、
前記第１配線が形成された層上の前記磁気メモリ部に形成される磁気トンネル接合構造と、
前記磁気トンネル接合構造を含む前記磁気メモリ部及び前記周辺ロジック部上に堆積される層間絶縁膜と、
前記磁気トンネル接合構造上の前記層間絶縁膜に形成される磁気遮蔽材によるクラッド配線構造を採用する第２配線と、
前記第２配線の一部を選択的にエッチングして形成したリセス部を利用してセルフアラインにて形成される前記第２配線上部のクラッド部と、
前記周辺ロジック部に形成されるロジック配線とを備える半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記クラッド上の前記磁気メモリ部及び前記周辺ロジック部に堆積される絶縁膜を備え、
前記ロジック配線は、前記絶縁膜上に形成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、同一基板に磁気メモリ部と周辺ロジック部とを備えうる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、メモリ内蔵マイコンは、市場ニーズの多様化に対応し、マイコン市場に必須の形態となりつつある。このメモリ内蔵マイコンに搭載されるメモリで主に要求される機能として不揮発性がある。そのため、現在生産されているメモリ内蔵マイコンに搭載されているメモリは、浮遊ゲートタイプに代表されるフラッシュメモリである。
【０００３】
一方、マイコンは、その動作機構上、従来からＲＡＭ機能が必要であり、一般的にＳＲＡＭを搭載している。しかし、ＳＲＡＭは不揮発性メモリではなく、フラッシュメモリもその性能上ＳＲＡＭとして機能させることができないため、両者を１つにまとめることができなかった。
【０００４】
そこで、不揮発性メモリの機能とＳＲＡＭ機能を併せ持つメモリとして、磁気抵抗メモリ（以下、ＭＲＡＭともいう）を採用し、メモリ内蔵マイコンに搭載されるメモリをＭＲＡＭにまとめている。このように、メモリ部にＭＲＡＭを採用し、同一基板にマイコン部を形成する半導体装置の具体的な例が、特許文献１〜３に開示されている。
【０００５】
【特許文献１】特表２００６−５１１９５６号公報
【特許文献２】特開２００４−３６３４１１号公報
【特許文献３】特開２００５−２９４７２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＭＲＡＭ構造の特異性により、メモリ内蔵マイコンにＭＲＡＭを搭載した場合、マイコン部の周辺ロジック形成と整合性が悪いことが問題となる。特に、電流磁場を用いてスピン回転によりデータ書き換えを行うＭＲＡＭは、電流磁場を発生させる配線構造が特異で、通常の銅（Ｃｕ）を主体とした配線の周りに磁気遮蔽材であるパーマロイ（ＮｉＦｅ）で覆うクラッド配線構造を採用している。このクラッド配線構造は、メモリアレイの横セルの磁場ディスターブを抑制し、且つ電流磁場効率を向上するために必須構造である。
【０００７】
メモリ部にクラッド配線構造を採用すると、同時形成される周辺ロジック部の配線にもクラッド配線構造を採用することが余儀なくされ、周辺ロジック部のロジック性能を制約する場合があった。また、電流磁場により磁性層のスピン回転を誘導させる目的でクラッド配線構造が採用されるため、垂直交差状態で２層分のクラッド配線構造の配線が必要となる。そのため、周辺ロジック部で形成されるクラッド配線構造の配線により、配線抵抗の増加、Ｖｉａ抵抗の増加、２層間ミスアライメントの増加等の問題が生じる場合があった。
【０００８】
なお、周辺ロジック部で形成されるクラッド配線構造の配線を１層に抑えた場合、パッド構造等を活用することで配線問題を解決することが可能となり、配線自由度を落とすことなく、マイコン部の周辺ロジック形成と整合性が改善する。但し、従来の製造方法では、メモリ部と周辺ロジック部とを別々に形成する必要があったため、マスク追加等でコストが高くなる問題があった。
【０００９】
そこで、本発明は、マスクを追加することなく、周辺ロジック部で形成されるクラッド配線構造の配線を１層に抑えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の１つの実施形態は、同一基板上に磁気メモリ部と周辺ロジック部とを備える半導体装置を製造する方法である。そして、本発明の１つの実施形態は、（ａ）磁気遮蔽材によるクラッド配線構造を採用する第１配線が形成された層上の磁気メモリ部に磁気トンネル接合構造を形成する工程と、（ｂ）磁気トンネル接合構造を含む磁気メモリ部及び周辺ロジック部上に層間絶縁膜を堆積し、磁気トンネル接合構造上の層間絶縁膜に磁気遮蔽材によるクラッド配線構造を採用する第２配線を形成する工程と、（ｃ）第２配線の一部を選択的にエッチングすることで第２配線にリセス部を形成する工程と、（ｄ）リセス部を利用してセルフアラインにて第２配線の上部にクラッド部を形成する工程と、（ｅ）クラッド部を形成後に周辺ロジック部のロジック配線を形成する工程とを備える。
【発明の効果】
【００１１】
本発明の１つの実施形態に記載の半導体装置の製造方法は、リセス部を利用してセルフアラインにて第２配線の上部にクラッド部を形成するので、トータルのマスク枚数を増加させることなく、周辺ロジック部における２層のクラッド配線を回避できる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の概略図を示す。一方、図３に、本実施の形態に係る半導体装置を説明する前提となる半導体装置の概略図を示す。図３に示す半導体装置では、マイコンの周辺ロジック部とＭＲＡＭが形成されるメモリ部とが基板１上に形成される。図３に示す基板１上には、素子分離膜や能動素子等の下層レイヤ２、層間絶縁膜３が形成されている。メモリ部の層間絶縁膜３には、磁気遮蔽材のパーマロイ４を用いてクラッド配線構造としているデジット線ＤＬが形成されている。なお、周辺ロジック部の層間絶縁膜３に形成される配線５も、デジット線ＤＬと同時に形成されるのでパーマロイ４を用いてクラッド配線構造である。また、磁気遮蔽材は、パーマロイに限られず同様の機能を有する他の材料でも良い。
【００１３】
デジット線ＤＬ上に堆積された層間絶縁膜６には、メモリ部に磁気トンネル接合構造ＭＴＪが形成され、当該磁気トンネル接合構造ＭＴＪ上にビット線ＢＬが形成される。ビット線ＢＬも、パーマロイ４を用いたクラッド配線構造である。また、磁気トンネル接合構造ＭＴＪは、層間絶縁膜３に形成された配線７やＶｉａ等を介して下層レイヤ２の能動素子に接続されている。一方、周辺ロジック部の層間絶縁膜６には、ビット線ＢＬと同時に形成されるパーマロイ４を用いたクラッド配線構造の配線８が形成される。
【００１４】
さらに、ビット線ＢＬ及び配線８の上部には、ビット線ＢＬ及び配線８よりも大きいパーマロイで形成するクラッド部４０で覆われている。ビット線ＢＬ上には絶縁膜９，１０のみであるが、図３に示す周辺ロジック部では、配線８上にクラッド部４０を介してパッド層１１が形成されている。
【００１５】
図３に示す半導体装置では、ＭＲＡＭのメモリ部と周辺ロジック部との配線形成を同時プロセスで形成するため、両方の部に形成される配線は同一構造をとることになる。そのため、図３に示す半導体装置では、ＭＲＡＭのメモリ部と同様、周辺ロジック部にもクラッド配線構造の配線が２層存在することになる。
【００１６】
具体的に、図３に示す半導体装置の製造方法を図４（ａ）〜図４（ｄ）を用いて説明する。まず、図４（ａ）では、層間絶縁膜３の層に配線５，７及びデジット配線ＤＬを形成後、メモリ部にメモリ機能を持つ磁気トンネル接合構造ＭＴＪを層間絶縁膜６の層に形成する。次に、図４（ｂ）では、磁気トンネル接合構造ＭＴＪ上に堆積させた層間絶縁膜６を所定のパターンでエッチングしてＶｉａ８１を形成するための開口を設ける。さらに、図４（ｂ）では、層間絶縁膜６を所定のパターンでエッチングして配線８及びビット線ＢＬを形成するための開口を設ける。なお、図４（ａ）〜図４（ｄ）では、説明を簡単にするために、下層レイヤ２及び基板１は図示を省略している。
【００１７】
図４（ｃ）では、図４（ｂ）で開口した部分に配線材料であるＣｕの埋め込みを行う前に、バリアメタルを介して、パーマロイ４を堆積させる。パーマロイ４は、図４（ｃ）に示すように、側壁部のみ残るように底部をスパッタリング等によりエッチングする。その後、図４（ｃ）に示すように、Ｃｕを埋め込みＣＭＰ（Chemical Mechanical Polishing）処理によりダマシン構造を形成する。
【００１８】
次に、図４（ｄ）では、ＣＭＰ処理した配線８及びビット線ＢＬ上に絶縁膜９を形成し、当該絶縁膜９に配線８及びビット線ＢＬの幅よりもオーバーサイズの溝を形成する、さらに、図４（ｄ）では、形成した溝にバリアメタルを介して、パーマロイを堆積させ、Ｃｕと同様のダマシン構造にて、クラッド部４０のパーマロイ被覆を完成させる。
【００１９】
本実施の形態に係る半導体装置では、図１に示すように、配線８とビット線ＢＬとを形成する際、メモリ部と周辺ロジック部とを別々に形成するので同一構造とならず、メモリ部はクラッド配線構造で、周辺ロジック部は通常配線構造をとる。さらに、図１に示す半導体装置では、メモリ部におけるクラッド配線構造の上部のクラッド部４１が、Ｃｕ配線であるビット線ＢＬを一部選択的にエッチングして形成したリセス部に埋め込んだ構成になっている。そのため、クラッド部４１は、ビット線ＢＬに対してセルフアライン構造となっている。なお、クラッド部４１は、パーマロイで形成されている。
【００２０】
次に、本実施の形態に係る半導体装置の製造方法について、図２（ａ）〜図２（ｄ）を用いて説明する。まず、図４（ａ）と同様に、メモリ部にメモリ機能を持つ磁気トンネル接合構造ＭＴＪを層間絶縁膜６の層に形成した後、メモリ部のみにビット配線８を形成するための開口をパターニングし、当該開口にバリアメタルを介して、パーマロイ４を堆積させる（図２（ａ））。さらに、図２（ａ）では、開口に堆積したパーマロイ４が、側壁部のみ残るように底部をスパッタリング等によりエッチングし、図２（ａ）に示すように、Ｃｕを埋め込みＣＭＰ処理によりダマシン構造を形成する。
【００２１】
その後、図２（ｂ）に示すように、層間絶縁膜６に対してエッチング選択比の高い、例えば硝酸、硫酸等のエッチング材を用いて、ビット線ＢＬのＣｕ領域の一部を選択的にエッチングしてリセス部４２を形成する。そして、図２（ｃ）では、リセス部４２を利用して、ビット線ＢＬの上部にクラッド部４１をセルフアラインにて形成する。つまり、クラッド部４１により、ビット線ＢＬの上部をパーマロイで被覆している。最後に、図２（ｄ）では、周辺ロジック部に、一般的なロジックウエハプロセスを用いて、メモリ部のプロセスと一切関係することなく配線８やＶｉａ８１等を形成する。
【００２２】
図２（ａ）〜図２（ｄ）に示すように、本実施の形態に係る半導体装置の製造方法では、ビット線ＢＬ、Ｖｉａ８１、配線８をそれぞれ形成するために３つのマスクが必要となる。一方、図４（ａ）〜図４（ｄ）に示す半導体装置の製造方法では、Ｖｉａ８１、ビット線ＢＬ及び配線８、クラッド部４０をそれぞれ形成するために３つのマスクが必要となる。そのため、本実施の形態に係る半導体装置の製造方法では、マスクを増加させることなく、Ｖｉａ８１及び配線８のクラッド配線構造化を回避することができる。
【００２３】
以上のように、本実施の形態に係る半導体装置は、ビット線ＢＬの一部を選択的にエッチングして形成したリセス部４２を利用してセルフアラインにて形成されるクラッド部４１を備えているので、マスクを追加することなく、ＭＲＡＭを混載するマイコンの周辺ロジック部におけるクラッド配線構造の配線を１層に低減することができ、ロジック性能を低下させずにＭＲＡＭ搭載できる。
【００２４】
（実施の形態２）
図５に、本実施の形態に係る半導体装置の概略図を示す。図５に示す半導体装置は、基本的に図１と同じ構成であるが、配線８がビット線ＢＬと異なる層に形成されている点が異なる。図１では、配線８はビット線ＢＬと同じ層間絶縁膜６の層に形成されていたが、図５では、絶縁膜１０の層に形成されている。つまり、配線８は、メモリ部のクラッド配線構造のビット線ＢＬ、クラッド部４１を形成した後、周辺ロジック部の絶縁膜９上に一般的なロジックウエハプロセスを用いて形成される。なお、層間絶縁膜６及び絶縁膜９の層には、配線８と配線５とを接続するためのＶｉａ８１が形成される。
【００２５】
以上のように、本実施の形態に係る半導体装置では、ロジック配線が、絶縁膜９上に形成されるので、従来同一レイヤで同一平面でしか接続できなかった配線構造を、縦方向に接続することが可能となり、平面面積を縮小することが可能となる。また、本実施の形態に係る半導体装置では、平面面積を縮小することができるので、チップ面積を縮小でき、コストダウンできる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１に係る半導体装置の概略図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図３】本発明の実施の形態１に係る半導体装置の前提となる半導体装置の概略図である。
【図４】本発明の実施の形態１に係る半導体装置の前提となる半導体装置の製造方法を説明するための図である。
【図５】本発明の実施の形態２に係る半導体装置の概略図である。
【符号の説明】
【００２７】
１  基板、２  下層レイヤ、３，６  層間絶縁膜、４  パーマロイ、７，８  配線、９，１０  絶縁膜、１１  パッド層、４０，４１  クラッド部、４２  リセス部。
【図１】
2009283843.tif 000003
【図２】
2009283843.tif 000004
【図３】
2009283843.tif 000005
【図４】
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【図５】
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