(57)【要約】      （修正有）【課題】受信装置の端子数を低減するとともに、受信装置における消費電力を抑制する。【解決手段】受信装置は、差動信号を、シリアルデータ列に変換して出力し、受けた基本クロック信号の２倍以上の周波数を有する第１のクロックおよび反転した位相を有する第２のクロック信号を生成し、第１および第２のクロック信号とを等しい遅延量だけそれぞれ遅延させた第１およびと第２の遅延クロック信号とを生成して出力する、第１及び第２の遅延クロック信号と同期して、少なくとも一部のデータ列を取り込んで出力する第１および第２のフリップフロップと、第１のフリップフロップの出力と第２のフリップフロップの出力とを受けて、この両出力とが一致するように、あるいは、第１のフリップフロップの第１の遅延クロック信号の１クロック周期前の出力と第２のフリップフロップの出力とが一致するように、遅延部における遅延量を調整する遅延量調整部とを含む。【選択図】図１
2009284176.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ列を受信する受信装置であって、
差動信号を受けて、受けた前記差動信号をシリアルデータ列に変換して出力する差動入力バッファと、
基本クロック信号を受けて、前記基本クロック信号の２倍以上の周波数を有する第１のクロックを生成して出力する生成部と、
前記第１のクロック信号を前記生成部から受けて、前記第１のクロック信号に対して反転した位相を有する第２のクロック信号を生成し、前記第１のクロック信号と前記第２のクロック信号とを等しい遅延量だけそれぞれ遅延させた第１の遅延クロック信号と第２の遅延クロック信号とを生成して出力する遅延部と、
前記第１の遅延クロック信号を前記遅延部から受けて、前記第１の遅延クロック信号に同期して、前記差動入力バッファから出力されたシリアルデータ列の少なくとも一部のデータ列を取り込んで出力する第１のフリップフロップと、
前記第２の遅延クロック信号を前記遅延部から受けて、前記第２の遅延クロック信号に同期して、前記少なくとも一部のデータ列を取り込んで出力する第２のフリップフロップと、
前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とを受けて、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とが一致するように、あるいは、前記第１のフリップフロップの前記第１の遅延クロック信号の１クロック周期前の出力と前記第２のフリップフロップの出力とが一致するように、前記遅延部における前記遅延量を調整する遅延量調整部と、
を備えたことを特徴とする受信装置。
【請求項２】
前記受信するシリアルデータ列は、一定の繰り返し周期で繰り返される複数のデータ列を含む
ことを特徴とする請求項１に記載の受信装置。
【請求項３】
前記遅延量調整部は、
前記第１の遅延クロック信号に同期して、前記第１のフリップフロップの出力をシフトさせ、前記繰り返し周期に含まれる前記第１の遅延クロック信号の数のビット数を有する第１のシフトレジスタと、
前記第２の遅延クロック信号に同期して、前記第２のフリップフロップの出力をシフトさせ、前記ビット数を有する第２のシフトレジスタと、
前記第１のシフトレジスタの出力と前記第２のシフトレジスタの出力と比較することにより、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とが一致するか否かを、あるいは、前記第１のフリップフロップの前記第１の遅延クロック信号の１クロック周期前の出力と前記第２のフリップフロップの出力とが一致する否かを判定する判定部と、
を含む
ことを特徴とする請求項１又は２に記載の受信装置。
【請求項４】
前記生成部は、ＰＬＬ回路を含み、
前記遅延部は、ＤＬＬ回路を含む
ことを特徴とする請求項１から３のいずれか１項に記載の受信装置。
【請求項５】
請求項１から４のいずれか１項に記載の受信装置と、
一定の繰り返し周期で繰り返される複数のデータ列を含むシリアルデータ列を前記受信装置へ送信する送信装置と、
を備えたことを特徴とするデータ通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信装置、及びデータ通信システムに関する。
【背景技術】
【０００２】
デジタル化された画像信号を信号処理回路に送信する場合、画像情報の高精細化に伴い送信するデータ量が増大している。例えば、デジタルカメラの撮像系を例に取れば、撮像センサーによって光電変換されたアナログ信号をアナログ／デジタル変換器（ＡＤＣ）によってデジタル信号に変換し、信号処理回路にデータを送信する装置がある。その場合、撮像センサーの多画素化と撮像速度の向上と共にＡＤＣから信号処理回路に送信するデータ量が増大している。送信するデータ量が増大すると、高速且つ低消費電力でデータを送信することが困難になる。
【０００３】
それに対して、特許文献１に示された技術では、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）による電流通信によって画像データと同期クロック信号とを送信する。これにより、特許文献１によれば、送信データ量が増大しても、高速且つ低消費電力でデータを送信することができるとされている。
【特許文献１】特開２００５−０８６２２４号公報
【特許文献２】特開２００５−１５１４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に示された技術では、同期クロック信号を受信するための端子を受信装置に設ける必要があるため、受信装置の端子数を削減することが困難になる。また、高速な同期クロック信号を受信する動作を行うことにより受信装置における消費電力が増加する可能性がある。
【０００５】
また、特許文献２に示された技術では、並列に送られてくるデータ信号の位相を合わせる目的で、データを位相変調する方法が開示されている。その場合、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ）とＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）とを有しアナログ動作を行なう位相変調回路を並列に入力される信号ごとに設ける必要があるので、集積度が課題となる。
【０００６】
本発明の目的は、受信装置の端子数を低減するとともに、受信装置における消費電力を抑制することにある。
【課題を解決するための手段】
【０００７】
本発明の第１側面に係る受信装置は、シリアルデータ列を受信する受信装置であって、差動信号を受けて、受けた前記差動信号をシリアルデータ列に変換して出力する差動入力バッファと、基本クロック信号を受けて、前記基本クロック信号の２倍以上の周波数を有する第１のクロックを生成して出力する生成部と、前記第１のクロック信号を前記生成部から受けて、前記第１のクロック信号に対して反転した位相を有する第２のクロック信号を生成し、前記第１のクロック信号と前記第２のクロック信号とを等しい遅延量だけそれぞれ遅延させた第１の遅延クロック信号と第２の遅延クロック信号とを生成して出力する遅延部と、前記第１の遅延クロック信号を前記遅延部から受けて、前記第１の遅延クロック信号に同期して、前記差動入力バッファから出力されたシリアルデータ列の少なくとも一部のデータ列を取り込んで出力する第１のフリップフロップと、前記第２の遅延クロック信号を前記遅延部から受けて、前記第２の遅延クロック信号に同期して、前記少なくとも一部のデータ列を取り込んで出力する第２のフリップフロップと、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とを受けて、前記第１のフリップフロップの出力と前記第２のフリップフロップの出力とが一致するように、あるいは、前記第１のフリップフロップの前記第１の遅延クロック信号の１クロック周期前の出力と前記第２のフリップフロップの出力とが一致するように、前記遅延部における前記遅延量を調整する遅延量調整部とを備えたことを特徴とする。
【０００８】
本発明の第２側面に係るデータ通信システムは、本発明の第１側面に係る受信装置と、撮像センサーにおけるオプティカルブラック領域から信号が出力される期間において、一定の繰り返し周期で繰り返される複数のデータ列を含むシリアルデータ列を前記受信装置へ送信する送信装置とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、受信装置の端子数を低減するとともに、受信装置における消費電力を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係るデータ通信システム１を、図１を用いて説明する。図１は、本発明の実施形態に係るデータ通信システムの構成を示す図である。
【００１１】
引き出し線１００１は、差動出力を持つＡｎａｌｏｇ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＡＤＣ、送信装置）である。
【００１２】
引き出し線１５０２は、ＡＤＣに入力されデジタル値に変換されるべきアナログ信号である。
【００１３】
引き出し線１００３は、ＡＤＣ１００１のＡ／Ｄ変換部である。
【００１４】
引き出し線１５０１は、基本クロック信号であり、Ａ／Ｄ変換部の動作クロック信号である。
【００１５】
引き出し線１５０３は、Ａ／Ｄ変換部１００３がアナログ値を変換したデジタル信号を伝送するＢｕｓである。ここで、Ｂｕｓ１５０３は、１６ビットの幅を持つものとする。
【００１６】
引き出し線１００４は、Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ（ＰＬＬ）である。ここで、ＰＬＬ１００４は、外部から基本クロック信号１５０１を受けて、受けた基本クロック信号１５０１の４倍（２倍以上）の周波数を有するクロック信号を生成してクロックライン１５０４に出力するものとする。
【００１７】
引き出し線１００５は、パラレル−シリアル変換器（以下、ＰＳ変換器とする）である。ＰＳ変換器１５０３は、１６ビットのパラレル信号を４ビットづつのシリアル信号として引き出し線１５０５、１５０６、１５０７、１５０８で示された各ラインに出力する。
【００１８】
図２は、ＰＳ変換器１００５の動作を模式的に示したタイミング図であり、夫々の波形に付した番号は図１の引き出し線の番号に対応する。
【００１９】
基本クロック信号１５０１に同期した１６ビットのデジタル信号１５０３は、基本クロック信号１５０１の４倍の周波数のクロック信号１５０４によって、ライン１５０５〜１５０８に分配される。４倍のクロック信号で４端子で出力されるため、データのレートは入力と出力とで一致する。
【００２０】
図１に示す引出し線１００６〜１００９は、差動出力バッファである。差動出力バッファ１００６〜１００９は、入力された信号を小振幅の差動信号に変換して、変換した差動信号をライン１５０９〜１５１６に出力する。
【００２１】
このように、ＡＤＣ（送信装置）１００１は、特定のシリアルデータ列をライン１５０９〜１５１６経由で後述のデジタル信号処理装置（受信装置）１００２へ送信する。ＡＤＣ１００１は、データ信号のみを送信しデータを取り込むためのクロック信号は送信しない。ここで、シリアルデータ列は、４ビットの繰り返し周期（一定の繰り返し周期）で繰り返される複数のデータ列を含む。
【００２２】
引き出し線１００２は、デジタル信号処理装置（受信装置）である。デジタル信号処理装置１００２は、ＡＤＣ１００１からの差動出力を受け取り、信号処理可能な順序に並べ替えた後に適切な処理を行なう。図１には、本実施形態に関する構成であるところのデータを受け取る部分のみを示した。
【００２３】
引き出し線１０１０〜１０１３は、差動入力バッファである。差動入力バッファ１０１０〜１０１３は、小振幅の差動信号として送られてきたデータをシングルエンドのデジタル信号に変換しライン１５１７〜１５２０に出力する。
【００２４】
引き出し線１０１７及び１０１８は、入力バッファ１０１０の出力信号をライン１５１７経由を受け取るフリップフロップ（ＦＦ）である。同様に、１０１９及び１０２０、１０２１及び１０２２、１０２３及び１０２４は、夫々、ライン１５１８、１５１９、１５２０経由で信号を受け取るＦＦである。
【００２５】
引き出し線１０１５は、ＰＬＬ回路である。ＰＬＬ回路（生成部）１０１５は、外部から基本クロック信号１５０１を受けて、基本クロック信号１５０１の４倍の周波数を有するクロック信号（第１のクロック信号）を生成しクロックライン１５２１に出力する。
【００２６】
引き出し線１０１４は、遅延回路（ＤＬＬ回路）である。遅延回路（遅延部）１０１４は、入力されたクロック信号を、そのクロック信号に対して反転した位相を有するクロック信号（第２のクロック信号）を生成し、２つのクロック信号を等しい遅延量だけ遅延させて出力する。遅延回路１０１４は、ライン１５２２で入力された制御信号により指定された遅延量だけ遅延する。遅延回路１０１４は、入力されたクロック信号と同じ周期で制御信号（ライン１５２２）で指定された時間だけ遅延したクロック信号をライン１５２３〜１５３０に出力する。
【００２７】
引き出し線１０１６は、制御回路である。制御回路（遅延量調整部）１０１６は、Ｂｕｓ１５３１で伝達されたＢｕｓ信号を元に最適なデータ取り込みクロック信号を検出する。遅延回路１０１４に対して制御信号情報をライン１５２２を通して送出する。
【００２８】
例えば、制御回路１０１６は、後述のＦＦ（第１のフリップフロップ）１０１７の出力と後述のＦＦ（第２のフリップフロップ）１０１８の出力とを受ける。制御回路１０１６は、ＦＦ１０１７の出力とＦＦ１０１８の出力とが一致するように、あるいは、ＦＦ１０１７のクロック信号１５２３の１クロック周期前の出力とＦＦ１０１８の出力とが一致するように、遅延回路１０１４における遅延量を調整する。  これにより、ＡＤＣ１００１が引き出し線１５０９〜１５１６に出力する信号を安定してＦＦ１０１７〜１０２４に取り込むことが可能となる。
【００２９】
本実施形態の動作を、図３〜図８を用いて説明する。図３は、本実施形態に係るデータ通信システムの動作を説明するために図１の構成の差動入力バッファ１０１０を入力として構成される１系列分を抜き出した図である。図４〜図８は、本実施形態に係るデータ通信システムの動作を示すタイミング図である。
【００３０】
図３の構成のうち図１の構成と同じ構成には図１と同じ符号を付してある。その他の３０００番台の符号は図１のデジタル信号処理装置１０１６の内部の構成の一部を示したものである。
【００３１】
ＦＦ３００１は、ＦＦ１０１７と伴にライン１５２３のクロック信号（第１の遅延クロック信号）で動作する典型的なシンクロナイザー回路を構成している。
【００３２】
ＦＦ３００２は、ＦＦ１０１８と伴にライン１５２４のクロック信号（第２の遅延クロック信号）で動作する典型的なシンクロナイザー回路を構成している。
【００３３】
ＦＦ３００３は、クロック信号１５２３に同期して動作しているＦＦ３００１の出力をクロック信号１５２４に同期させるためのＦＦである。ＦＦ３００３は、ＦＦ３００４〜３００６と伴にクロック信号１５２４で動作する４ビットのシフトレジスタ（第１のシフトレジスタ）を構成している。この４ビットは、データ列の繰り返し周期である４クロック周期（図４参照）に対応したものであり、繰り返し周期に含まれるクロック信号１５２３（第１の遅延クロック信号）の数のビット数である。
【００３４】
また、ＦＦ３００７〜３００９は、ＦＦ３００２と伴にクロック信号１５２４で動作する４ビットのシフトレジスタ（第２のシフトレジスタ）を構成している。この４ビットは、データ列の繰り返し周期である４クロック周期（図４参照）に対応したものである。
【００３５】
引き出し線３０１０は、図１の制御回路１０１６における信号処理の核をなす判定部である。判定部３０１０は、ライン３５０６と３５０７で伝達されたシフトレジスタ構成から２つの出力信号を検査・比較することにより、クロックライン１５２３と１５２４とに現在設定されたクロック信号の位相（遅延量）が最適か否かを判定する。
【００３６】
図４〜図８は、クロック信号１５２３、及びクロック信号１５２４の位相をずらしたときの判定部３０１０に入力される信号３５０６と３５０７との値の違いを示している。クロック信号１５２３、１５２４は、図１の遅延回路１０１４によって位相制御可能である。本実施形態では、説明を簡単にするために、遅延回路１０１４が、図９に示す様に、クロック信号の周期を１０等分した位相のクロック信号ＣＬＫ（０ｄ）〜ＣＬＫ（９ｄ）の中から選択して出力するものとする。
【００３７】
図４は、図３に示した構成の動作タイミングの一例を示した図である。図４の各波形に付された符号は、図３の符号で示された信号に対応する。図４の波形１５１７は、差動入力バッファ１０１０の出力端の波形を示している。ここでは、説明を簡単にするため１５１７に４クロックを１周期とする信号が現れるように前段のＡＤＣ１００１から信号が送られてくることとしている。便宜上各クロックサイクルに送られてくる信号をａ,ｂ,ｃ,ｄとして表記する。ａ,ｂ,ｃ,ｄは夫々０又は１の値をとるデジタル値で、そのパターンは任意とする。
【００３８】
ライン１５１７の値は、クロック信号１５２３に同期してＦＦ１０１７に、クロック信号１５２４に同期してＦＦ１０１８に、それぞれ、取り込まれる。本実施形態において、クロック信号１５２３とクロック信号１５２４とは遅延回路１０１４により互いに１８０°位相のずれたクロック信号となるように制御されるものとする。
【００３９】
図４に示した１５１７の波形と１５２３のクロック信号との位相関係は、１５１７が遷移するタイミングでクロック信号１５２３が立ち上がっていることを示している。そのためＦＦ１０１７はメタステーブル状態となり３５０１の取る値は不安定となる。
【００４０】
一方、１５１７の波形と１５２４のクロック信号との位相関係は、１５１７が安定しているタイミングでクロック信号１５２４が立ち上がっていることを示している。そのためＦＦ１０１８は安定してデータを取り込むことが出来る。
【００４１】
図４の３５０２と３５０３とは、メタステーブル状態を伝播させないためのシンクロナイザーの２段目のＦＦの出力である。３５０３は、クロック信号１５２３に同期した信号３５０２を、クロック信号１５２４に同期して遷移させた信号である。
【００４２】
ライン３５０６と３５０７とは４ビットのシフトレジスタ構成の信号である。１５１７のデータの繰返し周期が４クロックである。４クロック間隔でライン３５０６及び３５０７を評価すると、安定点のタイミングでデータを取り込んでいる信号３５０６は、一定の値をとることとなる。しかし、不安定なタイミングでデータを取り込んでいる信号３５０７は一定の値とならない。
【００４３】
図５は、図３に示した構成の動作タイミングの別の一例を示した図である。
【００４４】
クロック信号１５２３と１５２４とが図４に比較して１分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。各波形の示し信号は図４と同様であるが、クロック信号１５２３、１５２４共に１５１７の安定したタイミングでのデータ取り込みを行なえるクロック信号のタイミングを示している。そのため、５３０６、５３０７の値は安定で、互いに同じ値をとっている。
【００４５】
図６は、図３に示した構成の動作タイミングの別の一例を示した図である。
【００４６】
クロック信号１５２３と１５２４とが図５に比較して２分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。クロック信号１５２４での取り込みタイミングで１５１７が不安定な値をとるため、３５０６が不安定な値となる。
【００４７】
図７は、図３に示した構成の動作タイミングの別の一例を示した図である。
【００４８】
クロック信号１５２３と１５２４とが図６に比較して３分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。クロック信号１５２３、１５２４共に１５１７の安定したタイミングでのデータ取り込みを行なえるクロック信号のタイミングを示している。しかし、取り込みタイミングでの１５１７の位相が１クロックずれているために３５０６の値は、３５０７の値よりも１ビット左にシフトした値とをとる。
【００４９】
図８は、図３に示した構成の動作タイミングの別の一例を示した図である。
【００５０】
クロック信号１５２３と１５２４とが図７に比較して２分解能分の遅延量（図９参照）だけ遅れた位相とした時のタイミング図である。クロック信号１５２３での取り込みタイミングで１５１７が不安定な値をとるため、３５０７が不安定な値となる。
【００５１】
図３〜図８を用いて説明したように、クロック信号１５２３、１５２４の位相を１分解能ずつ後ろにずらしていくことで、３５０７の値は"不安定"→"安定"→"不安定"な値に変化する。また、３５０６の値は"安定"→"不安定"→"安定"な値に変化する。この場合、１５１７を取り込む好適なタイミングは３５０７が"不安定"から"安定"に変わるクロック信号１５２３のタイミングと３５０７が"安定"から"不安定"に変わるクロック信号１５２３のタイミングの中間のタイミングであることは明らかである。
【００５２】
上記の説明は、取り込みデータが"不安定"な値となるタイミングが存在する場合を説明した。しかし、１５１７の遷移が急峻であり、クロック信号１５２３、１５２４の位相を変化させる最小の分解能が１５１７の遷移よりも大きい場合は、３５０６と３５０７は"不安定"値をとらない場合がある。
【００５３】
図１０は、１５１７の遷移が急峻な状態でのクロック信号と取り込み位置との関係を示した図である。図中のＤａｔａは１５１７に対応し、ＣＬＫ（０ｄ）〜ＣＬＫ（９ｄ）がクロック信号１５２３、１５２４が選択するクロック信号の位相を示している。図１０に示したように全てのクロック信号が遷移点で安定な値を取り込むことが可能である。この場合、データを最も安定に取り込むことが出来るタイミングの選択に３５０７が"安定"から"不安定"に変化する１５２３のタイミングや３５０７が"不安定"から"安定"に変化する１５２３のタイミングを用いることは出来ない。
【００５４】
図１１〜図１４は、１５１７が急峻に遷移する場合のクロック信号１５２３と１５２４とで１５１７が取り込まれる位置を示した図である。図１１の位相では１５２３で取り込まれる値と１５２４で取り込まれる値が１ビットずれる値となる。図１２と図１３との位相では１５２３と１５２４で取り込まれる値が同じ値となる。図１３の位相では１５２３で取り込まれる値と１５２４で取り込まれる値が１ビットずれる値となる。このことから、より安定的に１５１７を取り込むことが出来るタイミングは、次のタイミングであることが明らかである。３５０７と３５０６とが"異なる値"から３５０７と３５０６が"同じ値"となるクロック信号１５２３のタイミングと、３５０７と３５０６とが"同じ値"から３５０７と３５０６とが"異なる値"となるタイミングとの中間のタイミングである。
【００５５】
ここで、図１５〜１８を用い、図３の判定部３０１０が実施する処理を具体的に説明する。図１５〜１８は、好適な取り込みタイミングを得るための手順を示すフローチャートである。最終的に得られる好適な取り込みタイミングは図１８中のＥＤＧＥに格納された値となる。図１５〜１８のフローチャートは図中の丸図形で示される接続端子の同じ数字で接続され、一つのフローチャートとなっている。以下、図１５〜１８での好適な取り込み位置を求めるアルゴリズムを説明する。
【００５６】
図１５に示すステップ２０００１と２００１０とは、フローチャート内で使用する変数を初期化するためのプロセスである。
【００５７】
変数Ｉは、ループを構成するための変数であり、取り込みデータの安定度を確認するためのサンプリング回数のカウントに用いている。ループ回数は、本実施形態において定数Ｎとして表現している。
【００５８】
変数Ｐｈは、図３の１５２３に対応する第一の取り込みクロック信号の位相を指定する変数で、初期値として最初の位相である０を代入している。
【００５９】
変数ｄａｔａ１＿ｓｔａｂｌｅは、変数Ｐｈで選択された図３の１５２３のクロック信号のタイミングで図３の１５１７が安定であったか否かを示す変数である。変数ｄａｔａ１＿ｓｔａｂｌｅは、値が１の場合に安定であったことを意味するものとし、初期値として安定を示す１を代入している。
【００６０】
変数ｄａｔａ２＿ｓｔａｂｌｅは、変数Ｐｈで選択された図３の１５２４のクロック信号のタイミングで図３の１５１７が安定であったか否かを示す変数である。変数ｄａｔａ２＿ｓｔａｂｌｅは、値が１の場合に安定であったことを意味するものとし、初期値として安定を示す１を代入している。
【００６１】
ステップ２０００２のＣＬＫ１＝ＣＬＫ（Ｐｈ）は、クロック信号１５２３として変数Ｐｈで示される位相のクロック信号を設定するという動作をを式で表現している。
【００６２】
ステップ２０００３のＣＬＫ２＝ＣＬＫ（Ｓｔａｇｅ／２＋Ｐｈ）は、クロック１５２４としてＳｔａｇｅ／２＋Ｐｈで示される位相のクロック信号を設定するという動作を式で表現している。式の中のＳｔａｇｅは、位相の数を示している。この値は、図９の説明において１０としていたもののことである。
【００６３】
ステップ２０００４のＷａｉｔ  ４  Ｃｌｏｃｋｓは、４クロック期間の待ち時間を意味しており、図４〜１３の説明で用いた４周期のパターンに対応する。このフローチャートでは、説明を簡単にするため、４クロックのパターンとして説明を行なう。
【００６４】
図１５の２０００５〜２０００９は、クロック信号１５２３で取り込んだデータである３５０７が安定化か不安定化かを変数Ｉが０からＮ−１までのＮ回のサンプリングで評価するフローを示している。
【００６５】
ステップ２０００５の分岐で、Ｉ＞０が成立しないとき、すなわちＩ＝０の場合はループの最初であるための安定度の評価を行なわずステップ２０００９に分岐する。
【００６６】
ステップ２０００９のＢｕｆｆ１＝ｄａｔａ↑ＣＬＫ１は、図３のクロック信号１５２３を示すＣＬＫ１の立ち上がりでサンプリングされた信号１５１７で構成された４ビットのデータ３５０７をＢｕｆｆ１に代入することを意味している。ループが２回目以上、すなわちＩ＞０が成立しているときには、２０００６の分岐が実行される。２０００６では変数ｄａｔａ１＿ｓｔａｂｌｅの値を評価し、既にループ内の処理でｄａｔａ１＿ｓｔａｂｌｅ＝０となり不安定と判定された場合には２０００９に分岐する。
【００６７】
ステップ２０００７は、Ｂｕｆｆ１とデータとを比較し一致していない場合には２０００８に分岐する。
【００６８】
ステップ２０００８では、ｄａｔａ１＿ｓｔａｂｌｅ＝０として、そのタイミングで不安定であるフラグを設定する。２０００７のｄａｔａ↑ＣＬＫ１の記述は、上で説明したのと同じ動作を意味する。
【００６９】
図１６の２１００１〜２１００５は、クロック信号１５２４で取り込んだデータである３５０６が安定化か不安定化を変数Ｉが０からＮ−１までのＮ回のサンプリングで評価するフローを示している。
【００７０】
ステップ２１００１の分岐で、Ｉ＞０が成立しないとき、すなわちＩ＝０の場合はループの最初であるための安定度の評価を行なわずステップ２１００５に分岐する。
【００７１】
ステップ２１００５のＢｕｆｆ２＝ｄａｔａ↑ＣＬＫ２は、図３のクロック信号１５２４を示すＣＬＫ２の立ち上がりでサンプリングされた信号１５１７で構成された４ビットのデータ３５０６をＢｕｆｆ２に代入することを意味している。ループが２回目以上、すなわちＩ＞０が成立しているときには、２１００２の分岐が実行される。
【００７２】
ステップ２１００２では、変数ｄａｔａ２＿ｓｔａｂｌｅの値を評価し、既にループ内の処理でｄａｔａ２＿ｓｔａｂｌｅ＝０となり不安定と判定された場合には２１００５に分岐する。
【００７３】
ステップ２１００３では、Ｂｕｆｆ１とデータとを比較し一致していない場合に２１００４に分岐する。２１００３のｄａｔａ↑ＣＬＫ２の記述は、上で説明したのと同じ動作を意味する。
【００７４】
ステップ２１００４では、ｄａｔａ１＿ｓｔａｂｌｅ＝０として、そのタイミングで不安定であるフラグを設定する。
【００７５】
ステップ２１００６では、ループ回数をカウントする変数Ｉをインクリメントする。
【００７６】
ステップ２１００７の分岐では、ループの回数の判定を行いループの回数がＮ回に満たない場合に２０００４に分岐しループを繰り返す。Ｎ回に達した場合には、２１００８に分岐する。
【００７７】
ステップ２１００８では、ｄａｔａ１＿ｓｔａｂｌｅ、ｄａｔａ２＿ｓｔａｂｌｅ、Ｂｕｆｆ１、Ｂｕｆｆ２の値を、変数Ｐｈをパラメータとした配列ｄａｔａ１＿ｖａｌｉｄ、ｄａｔａ２＿ｖａｌｉｄ、ｄａｔａ１、ｄａｔａ２に代入し保存する。
【００７８】
ステップ２１００９では、変数Ｐｈをインクリメントし、クロック信号を次の位相に変更する。
【００７９】
ステップ２１０１０の分岐では、変数Ｐｈの値を位相の段数であるＳｔａｇｅと比較し全ての位相の評価が終了していない場合に２００１０に分岐する。全ての位相の評価が終了した場合に、２２００１に分岐する。
【００８０】
ステップ２２００１から２２０１３では、データが安定しているウインドウの先頭の位相と後端の位相との計算を行なう。前述したように、データが安定しているウインドウの先頭は、データが"不安定"→"安定"に変化した時の１５２３の位相か、又は、３５０７と３５０６とが"異なる値"から３５０７と３５０６が"同じ値"となるクロック信号１５２３のタイミングである。また、同様にデータが安定しているウインドウの後端はデータが"安定"→"不安定"に変化した時の１５２３の位相か、又は、３５０７と３５０６とが"同じ値"から３５０７と３５０６が"異なる値"となるクロック信号１５２３のタイミングである。
【００８１】
ステップ２２００１から２２０１３では、配列を検査し上記の先頭位相と後端位相との検出を行なっている。
【００８２】
ステップ２２００１では、配列の引数Ｐｈに１を代入し初期化を行なう。
【００８３】
ステップ２２００２と２２００３との分岐では、クロック信号１５２３の位相がＰｈ−１とＰｈとのそれぞれ時のデータが"安定"か"不安定"かの検査を行なう。
【００８４】
ステップ２２００２では、ｄａｔａ１＿ｖａｌｉｄ［Ｐｈ−１］  ＝＝  ０で３５０７がクロック信号１５２３のＰｈ−１の位相で"不安定"であれば２２００３に分岐する。"安定"であれば２２００４に分岐する。
【００８５】
ステップ２２００３では、ｄａｔａ１＿ｖａｌｉｄ［Ｐｈ］＝＝１で３５０７がクロック信号１５２３のＰｈの位相で"安定"であれば２２００９に遷移する。
【００８６】
Ｐｈ−１の位相で"不安定"でＰｈの位相で"安定"であるのでＰｈの位相がデータが安定して取り込めるウインドウの先頭位相となる。よって、ステップ２２００９では、ウインドウ先頭を示す変数ＦＯＷにＰｈを代入する。
【００８７】
ステップ２２００３では、Ｐｈの位相で"不安定"であれば、不安定な位相が連続していることになる。よって、次の位相に遷移するため２２０１２に遷移する。
【００８８】
ステップ２２００２では、Ｐｈ−１の位相で"安定"と判定された場合に２２００４に遷移する。
【００８９】
ステップ２２００４では、ｄａｔａ１＿ｖａｌｉｄ［Ｐｈ］＝＝０でＰｈの位相で"不安定"と判定されると２２０１１に遷移する。
【００９０】
Ｐｈ−１の位相で"安定"でＰｈの位相で不安定であるので、Ｐｈ−１位相がデータを安定して取り込めるウインドウの後端位相となる。よって、ステップ２２０１２でウインドウ後端を示す変数ＥＯＷにＰｈ−１を代入する。
【００９１】
ステップ２２００４では、１５２３がＰｈの位相で"安定"と判定された場合には２２００５に遷移する。
【００９２】
ステップ２２００５と２２００６とでは、クロック信号１５２４の位相で１５１７が"安定"か"不安定"を判定する。２２００５と２２００６とのいずれかでｄａｔａ２＿ｖａｌｉｄ［*］＝＝０で"不安定"と判定された場合には、２２０１２に分岐し次の位相の検査に移行する。２２００５と２２００６の双方でｄａｔａ２＿ｖａｌｉｄ［*］＝＝１で"安定"と判定された場合には、２２００７と２２００８とで、又は、２２００７と２２０１０とでＰｈ−１の位相とＰｈの位相でのｄａｔａ１とｄａｔａ２の値の比較を行なう。
【００９３】
Ｐｈ−１の位相でｄａｔａ１とｄａｔａ２との値が異なり（２２００７でＹと判定）、Ｐｈの位相でｄａｔａ１とｄａｔａ２との値が同じであれば、Ｐｈ１の位相が安定してデータを取り込めるウインドウの先頭である。このため、２２００９に遷移しＦＯＷにＰｈを代入する。
【００９４】
Ｐｈ−１の位相でｄａｔａ１とｄａｔａ２との値が同じで（２２００７でＮと判定）、Ｐｈの位相でｄａｔａ１とｄａｔａ２との値が異なれば、Ｐｈ１−１の位相が安定してデータを取り込めるウインドウの後端である。このため、２２０１１に遷移しＥＯＷにＰｈ−１を代入する。
【００９５】
全ての位相分のループの終了判定を２２０１３で行い、終了していなければ２２００２に遷移し次の位相での評価を行なう。全ての位相での評価が終了してる場合は図１８の２３００１に遷移する。
【００９６】
ステップ２３００１から２３００５では、安定してデータを取り込めるウインドウの先頭と後端とから最も適した取り込み位相である、ウインドウの中央を計算する。ＥＯＷ＞ＦＯＷの場合（後端が先頭よりも大きな値である場合）は、最も適した取り込み位相は２３００２のＥＤＧＥ＝（ＦＯＷ＋ＥＯＷ）／２で計算される。ＥＯＷ＜ＦＯＷの場合にはＥＤＧＥ  ＝  （（ＦＯＷ  ＋  ＥＯＷ  ＋  Ｓｔａｇｅ）  ／２  ）  %  Ｓｔａｇｅで計算される。以上により、最も適した取り込み位置を検出することが可能である。
【００９７】
以上、本実施形態によれば、データの取り込みクロック信号をデータを送信する装置から供給する必要が無く受信装置でデータを安定的に取り込むことが可能となる。そのため、受信装置において、前段からのクロック信号を受信するための入力端子を削減するとともに、クロック入力バッファでの消費電力を削減することが可能となる。すなわち、受信装置の端子数を低減するとともに、受信装置における消費電力を抑制することができる。
【００９８】
本実施形態では、説明を簡単化するために送信するパターンを４クロック周期のパターンとしたが、１ビットのズレを検出できるパターンであればどの様なパターンでも問題は無い。また、クロック信号の遅延の分解能をクロック周期の１０分の１として説明したが、それ以外の分解能でも本発明が適用できることは明らかである。
【００９９】
また、本実施形態をデジタルカメラの撮像系に適用した場合、デジタルカメラの撮像系に特有の撮像センサーが有する垂直オプティカルブラック領域から出力された黒基準信号のデータをＡＤＣが信号処理回路に送信する。画像に影響の無い一部分の信号が出力されるこの期間において、周期パターン（特定のシリアルデータ列）を送信することでＡＤＣとデジタル信号処理装置との間におけるデータ転送の同期を取る構成とすることが可能である。すなわち、同期を取るための期間として画像に影響の無い垂直オプティカルブラック領域のデータ転送期間を利用することが出来る。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施形態に係るデータ通信システムの構成を示す図。
【図２】ＰＳ変換器１００５の動作を模式的に示したタイミング図。
【図３】本実施形態に係るデータ通信システムの動作を説明するために図１の構成の差動入力バッファ１０１０を入力として構成される１系列分を抜き出した図。
【図４】本実施形態に係るデータ通信システムの動作を示すタイミング図。
【図５】本実施形態に係るデータ通信システムの動作を示すタイミング図。
【図６】本実施形態に係るデータ通信システムの動作を示すタイミング図。
【図７】本実施形態に係るデータ通信システムの動作を示すタイミング図。
【図８】本実施形態に係るデータ通信システムの動作を示すタイミング図。
【図９】データとクロック信号との位相関係を示した図。
【図１０】遷移が急峻なクロック信号とデータ取り込み位置との関係を示した図。
【図１１】急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。
【図１２】急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。
【図１３】急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。
【図１４】急峻に遷移する場合のクロック信号１５２３と１５２４とでデータが取り込まれる位置を示した図。
【図１５】好適な取り込みタイミングを得るための手順を示すフローチャート。
【図１６】好適な取り込みタイミングを得るための手順を示すフローチャート。
【図１７】好適な取り込みタイミングを得るための手順を示すフローチャート。
【図１８】好適な取り込みタイミングを得るための手順を示すフローチャート。
【符号の説明】
【０１０１】
１  データ通信システム
１００１  ＡＤＣ
１００２  デジタル信号処理装置
【図１】
2009284176.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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