(57)【要約】【課題】読み出し動作の高速化やＳＲＡＭの読み出し安定性（スタティックノイズマージン）を確保するために、動作に先立ってビット線を降圧制御する場合、降圧回路をビット線に直接に接続してあるので、ビット線容量が増加し、高速化が阻害される問題があった。【解決手段】メモリセル１と、メモリセルに接続されたビット線ＢＬ，／ＢＬと、ビット線を電源電圧まで昇圧するプリチャージ回路２と、メモリセルからのデータ読み出しに先立ってビット線を電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、プリチャージ回路２は、プリチャージ用スイッチング素子ＱＰ１，ＱＰ２と高電位側電源との間に電源接続回路５が介在されており、降圧回路は、プリチャージ用スイッチング素子ＱＰ１，ＱＰ２と電源接続回路５との接続点である制御ノードＮｃと低電位側電源との間にグランド接続回路６が介在された構成となっている。【選択図】図１
2009064512.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記プリチャージ回路は、プリチャージ用スイッチング素子と高電位側電源との間に電源接続回路が介在されており、前記降圧回路は、前記プリチャージ用スイッチング素子と前記電源接続回路との接続点と低電位側電源との間にグランド接続回路が介在された構成となっている半導体記憶装置。
【請求項２】
前記電源接続回路と前記グランド接続回路は、インバータとして一括構成され、さらに共通のプリチャージ・降圧制御信号によってオン・オフ制御されるように構成されている請求項１に記載の半導体記憶装置。
【請求項３】
前記インバータとして一括構成された前記電源接続回路と前記グランド接続回路は、複数列分のメモリセルに対応する複数列分のビット線群に対して共通に接続されている請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置において、データの読み出し速度の向上を図るために、読み出し動作に先立って電源電圧プリチャージのビット線を電源電圧よりも低い所定の電圧レベルまで降圧しておき、ビット線が電源電圧レベルからグランドレベルへ変化する時間を早めるという技術がある。ビット線の電源電圧レベルからグランドレベルへの変化は次段ゲートのＰＭＯＳトランジスタで検出されるが、ビット線の降圧レベルを検出用のトランジスタの動作領域以下にすると、貫通電流や誤読み出しが発生する。ビット線にセンスアンプやＰＭＯＳのクロスドライバが接続されている場合にも、同様に誤読み出しが起きる。したがって、ビット線の降圧レベルはＰＭＯＳトランジスタのしきい値電圧付近に設定する必要がある。
【０００３】
また、ビット線が電源電圧レベルにプリチャージされているＳＲＡＭ回路において、読み出し時または書き込み時の非選択カラムでは、ワード線起動と同時に、ビット線の電源電圧レベルの電荷がＳＲＡＭの“Ｌ”データを保持しているノードに流入する。この際、流入する電荷が多いと誤書き込みが起こる。誤書き込みに対する耐性のレベルを示す指標としてスタティックノイズマージン（Static Noise Margin）という指標がある。近年では、微細化によりスタティックノイズマージンが減少してきている。その対策として、ビット線の電源電圧レベルの電位を降圧して、ワード線起動時にビット線からメモリセルの“Ｌ”データを記憶しているノードに流入する電流を減らす技術がある。この際、ビット線降圧の程度が少ないと、上記原理により誤書き込みが起こる。逆に、降圧の程度が大きすぎると、ＳＲＡＭの“Ｈ”データを保持しているノードに流入するビット線の“Ｌ”レベルの電荷により、誤書き込みが起こる。したがって、ビット線をスタティックノイズマージンを確保できるレベルに降圧する必要がある。
【０００４】
以下に図７を用いて従来の半導体記憶装置におけるビット線降圧の技術について説明する。図７（ａ）は従来の技術における半導体記憶装置の構成を示す回路図、図７（ｂ）はその動作を示すタイミングチャートである。
【０００５】
図７（ａ）において、１１はＳＲＡＭのメモリセル、１２はプリチャージ回路、１３はイコライズ回路、１４は読み出し回路、１５は降圧回路、ＢＬ，／ＢＬは相補型のビット線、ＷＬはワード線、ＰＣはプリチャージ制御信号、ＤＥＣは降圧・イコライズ制御信号、ＱＰ３１，ＱＰ３２，ＱＰ３３はプリチャージ回路１２を構成するＰＭＯＳトランジスタ、ＱＰ３４はイコライズ回路１３を構成するＰＭＯＳトランジスタ、ＱＮ３１，ＱＮ３２は降圧回路１５を構成するＮＭＯＳトランジスタ、Ｉｎｖ０はインバータである。降圧トランジスタＱＮ３１，ＱＮ３２からなる降圧回路１５は、ワード線ＷＬの起動に先立ってビット線ＢＬ，／ＢＬを降圧するために追加したものである。降圧トランジスタＱＮ３１，ＱＮ３２のソースがグランドに接続され、ドレインがビット線ＢＬ，／ＢＬに直接に接続され、ゲートがインバータＩｎｖ０を介してイコライズトランジスタＱＰ３４のゲートに接続されている。そのゲートは降圧・イコライズ制御信号ＤＥＣでドライブされるようになっている。
【０００６】
図７（ｂ）に示すように、ワード線ＷＬの起動に先立ち、まずタイミングｔ３１において、プリチャージ制御信号ＰＣがネゲートされて“Ｈ”レベルとなり、プリチャージトランジスタＱＰ３１，ＱＰ３２およびイコライズトランジスタＱＰ３３がオフし、ビット線ＢＬ，／ＢＬがフローティング状態になる。
【０００７】
次にタイミングｔ３２において、降圧・イコライズ制御信号ＤＥＣがアサートされて“Ｈ”レベルとなり、降圧回路１５における降圧トランジスタＱＮ３１，ＱＮ３２がオンになるとともに、イコライズ回路１３におけるイコライズトランジスタＱＰ３４がオンになり、ビット線ＢＬ，／ＢＬの電荷がディスチャージされ、ビット線ＢＬ，／ＢＬの電位が所定の電圧レベルに降圧される。所定の電圧レベルとしては、例えば、（ＶＤＤ−Ｖth）が考えられる。ここで、ＶＤＤはプリチャージに用いられる電源電圧、ＶthはＭＯＳトランジスタのしきい値電圧である。
【０００８】
次にタイミングｔ３３において、降圧・イコライズ制御信号ＤＥＣがネゲートされ“Ｌ”レベルになると、降圧トランジスタＱＮ３１，ＱＮ３２がオフになるとともに、イコライズトランジスタＱＰ３４がオフになり、ビット線ＢＬ，／ＢＬの降圧とイコライズが止まる。
【０００９】
次にタイミングｔ３４において、ワード線ＷＬがアサートされ、メモリセル１１からデータの読み出しが行われる。メモリセル１１に“０”が記憶されているときは、ビット線ＢＬからメモリセル１１へ電流が流れ込み、ビット線ＢＬの電位が低下し、相補ビット線／ＢＬは電位降下はない。このビット線ＢＬ＝“Ｌ”レベル、相補ビット線／ＢＬ＝“Ｈ”レベルが読み出し回路１４で“０”データと判断される。一方、メモリセル１１に“１”が記憶されているときは、相補ビット線／ＢＬからメモリセル１１へ電流が流れ込み、相補ビット線／ＢＬの電位が低下し、ビット線ＢＬは電位降下はない。このビット線ＢＬ＝“Ｈ”レベル、相補ビット線／ＢＬ＝“Ｌ”レベルが読み出し回路１４で“１”データと判断される。図７（ｂ）において、ビット線ＢＬ，／ＢＬの電位の破線は、ビット線ＢＬであるか相補ビット線／ＢＬであるかに関係なく、電位が低下している様子を表している。
【００１０】
次にタイミングｔ３５において、ワード線ＷＬが“Ｌ”レベルとされ、データ読み出しが終了する。さらにタイミングｔ３６において、プリチャージ制御信号ＰＣがアサートされて“Ｌ”レベルに変化し、プリチャージトランジスタＱＰ３１，ＱＰ３２およびイコライズトランジスタＱＰ３３がオンとなるので、ビット線ＢＬ，／ＢＬが電源電圧にプリチャージされる。
【００１１】
上記において、ビット線ＢＬ，／ＢＬの降圧のレベルは、降圧・イコライズ制御信号ＤＥＣのパルス幅に応じて調整される。降圧レベルをΔＶ、降圧・イコライズ制御信号ＤＥＣのパルス幅をＴｗとすると、ΔＶ∝Ｔｗである。すなわち、降圧レベルΔＶは降圧・イコライズ制御信号ＤＥＣのパルス幅Ｔｗにほぼ比例する。
【特許文献１】特開平６−６８６７２号公報
【特許文献２】特開２００４−７９０７５号公報
【特許文献３】特開２００４−２２０６５２号公報
【特許文献４】特開２００７−５８９７９号公報
【非特許文献１】2006VLSI [Wordline & Bitline Pulsing Schemes for Improving SRAM Cell Stabilityin Low-Vcc 65nm CMOS Design]
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、上記の従来の技術においては、降圧回路１５における降圧トランジスタＱＮ３１，ＱＮ３２が直接にビット線ＢＬ，／ＢＬに接続されている。そのため、ビット線ＢＬ，／ＢＬの負荷容量が増加し、降圧動作の迅速化に障害となっている。
【００１３】
また、ビット線ＢＬ，／ＢＬの負荷容量が増加すると降圧制御の終了タイミングがばらつきやすくなり、結果として、ビット線ＢＬ，／ＢＬの降圧レベルもばらつき、誤読み出しの原因にもなっている。
【００１４】
本発明は、このような事情に鑑みて創作したものであり、ビット線における負荷容量の増加を抑制し、ビット線に対する降圧動作の迅速化を促進でき、誤読み出しも確実に防止できる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１５】
本発明による半導体記憶装置は、メモリセルと、前記メモリセルに接続されたビット線と、前記ビット線を電源電圧まで昇圧するプリチャージ回路と、前記メモリセルからのデータ読み出しに先立って前記ビット線を前記電源電圧よりも低い所定の電圧レベルまで降圧する降圧回路とを備えた半導体記憶装置において、前記プリチャージ回路は、プリチャージ用スイッチング素子と高電位側電源との間に電源接続回路が介在されており、前記降圧回路は、前記プリチャージ用スイッチング素子と前記電源接続回路との接続点と低電位側電源との間にグランド接続回路が介在された構成となっている。
【００１６】
プリチャージ回路がアサート状態にあるときは降圧回路はネゲート状態にあり、降圧回路がアサート状態にあるときはプリチャージ回路はネゲート状態にある。つまり、プリチャージ回路と降圧回路とはその動作状態において、二律背反の関係にある。本発明は、この関係を利用して、降圧回路をビット線に接続するのに、間にプリチャージ回路を介在させる形態をとる。すなわち、プリチャージ回路においては、プリチャージ時にオンされるプリチャージ用スイッチング素子があり、このプリチャージ用スイッチング素子の一端がビット線に接続され、他端が高電位側電源に接続されている。そこで、プリチャージ用スイッチング素子と高電位側電源との間に電源接続回路を介在させて、プリチャージ用スイッチング素子と高電位側電源との常時接続状態を断つ。さらに、プリチャージ用スイッチング素子と電源接続回路との接続点を制御ノードとする。制御ノードと低電位側電源との間にグランド接続回路を介在させる。これにより、制御ノードと低電位側電源との常時接続状態も断たれた形態となる。制御ノードと高電位側電源との間に電源接続回路を介在させ、制御ノードと低電位側電源との間にグランド接続回路を介在させるのは、もし、これらの回路を介在させないと、高電位側電源と低電位側電源とが短絡してしまうので、これを回避するためである。そして、電源接続回路とグランド接続回路とを二律背反的にオン・オフ制御する。
【００１７】
プリチャージ時には、グランド接続回路のオフ状態を保ったまま電源接続回路をオン状態にする。これにより、ビット線が制御ノードから電源接続回路を介して高電位側電源に接続され、ビット線がプリチャージされる。このとき、プリチャージ用スイッチング素子はオン状態となっている。
【００１８】
降圧動作時には、電源接続回路をオフ状態にした上でグランド接続回路をオン状態にする。これにより、ビット線が制御ノードからグランド接続回路を介して低電位側電源に接続され、ビット線が降圧される。このときも、プリチャージ用スイッチング素子はオン状態となっている。
【００１９】
以上のように、降圧回路を構成するグランド接続回路が接続されるのは、プリチャージ用スイッチング素子の高電位側電源側（電源接続回路側）のノード（制御ノード）である。グランド接続回路は、ビット線と直接に接続されているのではなく、ビット線との間にプリチャージ用スイッチング素子が介在されている。よって、ビット線における負荷容量の増加は抑制されたものとなる。その結果、ビット線に対する降圧動作の迅速化を促進することが可能となる。
【００２０】
上記構成の半導体記憶装置において、前記電源接続回路と前記グランド接続回路は、インバータとして一括構成され、さらに共通のプリチャージ・降圧制御信号によってオン・オフ制御されるように構成されているという態様がある。電源接続回路とグランド接続回路に対する制御信号をプリチャージ・降圧制御信号として共有しているため、小面積化を促進することが可能になる。また、電源接続回路とグランド接続回路のオン・オフ制御が同時に行われるため、貫通電流が流れにくいというメリットがある。また、プリチャージ回路および降圧回路に対する制御信号をプリチャージ・降圧制御信号の１つのみとするので、両回路の入力信号へのセットアップの影響が少なくて済む。
【００２１】
また上記構成の半導体記憶装置において、前記インバータとして一括構成された前記電源接続回路と前記グランド接続回路は、複数列分のメモリセルに対応する複数列分のビット線群に対して共通に接続されているという態様がある。このように構成すれば、構成要素の共有化により、レイアウトサイズを大幅に縮小することが可能となる。
【発明の効果】
【００２２】
本発明によれば、ビット線における負荷容量の増加を抑制し、ビット線に対する降圧動作の迅速化を図ることができるとともに、誤読み出しも確実に防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明にかかわる半導体記憶装置の実施の形態を図面を用いて詳細に説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における半導体記憶装置の構成を示す回路図である。
【００２５】
ワード線ＷＬからのアクセスによって起動されるＳＲＡＭ（Static Random AccessMemory）のメモリセル１における一対のアクセストランジスタのソースにビット線ＢＬ，／ＢＬが接続されている。ビット線ＢＬ，／ＢＬにはまた、プリチャージ回路２、イコライズ回路３および読み出し回路４が接続されている。イコライズ回路３はイコライズトランジスタＱＰ３を有している。イコライズトランジスタＱＰ３はＰＭＯＳトランジスタからなり、ソース・ドレインがビット線ＢＬ，／ＢＬに接続され、ゲートにはイコライズ制御信号ＥＱが印加されるように構成されている。プリチャージ回路２は、プリチャージ用スイッチング素子としてのＰＭＯＳトランジスタからなるスイッチングトランジスタＱＰ１，ＱＰ２に加えて、電源接続回路５を備えている。そして、降圧回路であるグランド接続回路６が、プリチャージ回路２を介在させる状態でビット線ＢＬ，／ＢＬにつながるようになっている。プリチャージトランジスタＱＰ１は、ソースがビット線ＢＬに接続されている。プリチャージトランジスタＱＰ２は、ソースがビット線／ＢＬに接続されている。プリチャージトランジスタＱＰ１のゲートとプリチャージトランジスタＱＰ２のゲートが互いに接続され、さらにイコライズトランジスタＱＰ３のゲートにも接続されている。プリチャージトランジスタＱＰ１のドレインとプリチャージトランジスタＱＰ２のドレインが互いに接続され、制御ノードＮｃとなっている。制御ノードＮｃは電源接続回路５を介して高電位側電源（ＶＤＤ）に接続されているとともに、グランド接続回路６を介して低電位側電源（ＧＮＤ）に接続されている。電源接続回路５はプリチャージ制御信号ＰＣによってオン・オフ制御され、制御ノードＮｃを高電位側電源に対して接続・分離するようになっている。グランド接続回路６は降圧制御信号ＤＣによってオン・オフ制御され、制御ノードＮｃを低電位側電源に対して接続・分離するようになっている。電源接続回路５とグランド接続回路６のオン・オフ制御は互いに二律背反となっている。
【００２６】
グランド接続回路６は降圧機能の主部をなすものであるが、この降圧機能主部がビット線ＢＬ，／ＢＬに直接に接続されているのではなく、スイッチングトランジスタＱＰ１，ＱＰ２を介在させる状態でビット線ＢＬ，／ＢＬに接続されている。このように、ビット線ＢＬ，／ＢＬに対してスイッチングトランジスタＱＰ１，ＱＰ２を介在させた状態で降圧機能主部を設けた点が本発明の特徴である。これにより、ビット線ＢＬ，／ＢＬの負荷容量の増大を抑制している。
【００２７】
図２は図１における電源接続回路５とグランド接続回路６を具体的に示す回路図である。電源接続回路５がＰＭＯＳのプリチャージトランジスタＱＰ０で構成され、グランド接続回路６がＮＭＯＳの降圧トランジスタＱＮ０で構成されている。電源接続回路５におけるプリチャージトランジスタＱＰ０は、ソースが高電位側電源に接続され、ドレインが制御ノードＮｃに接続され、ゲートにプリチャージ制御信号ＰＣが印加されるようになっている。グランド接続回路６における降圧トランジスタＱＮ０は、ソースが低電位側電源に接続され、ドレインが制御ノードＮｃに接続され、ゲートに降圧制御信号ＤＣが印加されるようになっている。
【００２８】
次に、上記のように構成された本実施の形態の半導体記憶装置の動作を図３のタイミングチャートに従って説明する。
【００２９】
タイミングｔ０において、ロウアクティブのプリチャージ制御信号ＰＣはアサート状態にあり、降圧制御信号ＤＣはネゲート状態にあり、ロウアクティブのイコライズ制御信号ＥＱはアサート状態にある。プリチャージ制御信号ＰＣが“Ｌ”レベルであるので、プリチャージトランジスタＱＰ０はオン状態にあり、制御ノードＮｃの電位は電源電圧ＶＤＤとなっている。また、イコライズ制御信号ＥＱが“Ｌ”レベルであるので、スイッチングトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３はオン状態にある。したがって、ビット線ＢＬ，／ＢＬには制御ノードＮｃの電源電圧ＶＤＤが印加され、プリチャージが行われる。
【００３０】
ワード線ＷＬの起動（ｔ３）に先立ち、まずタイミングｔ１において、プリチャージ制御信号ＰＣがネゲートされて“Ｈ”レベルとなり、プリチャージトランジスタＱＰ０がオフする。制御ノードＮｃが電源電圧ＶＤＤから切り離されるので、ビット線ＢＬ，／ＢＬがフローティング状態になる。スイッチングトランジスタＱＰ１，ＱＰ２はオン状態のままである。
【００３１】
次にタイミングｔ２において、降圧制御信号ＤＣがアサートされて“Ｈ”レベルになり、それまでオフ状態にあった降圧トランジスタＱＮ０がオンし、制御ノードＮｃがグランドレベルに降圧される。このとき、スイッチングトランジスタＱＰ１，ＱＰ２はオン状態にあるので、制御ノードＮｃの電位降下に伴って、ビット線ＢＬ，／ＢＬが降圧される。ビット線ＢＬ，／ＢＬの電位は、一定の時定数の下に降下し、所定の電圧レベルまで降圧される。所定の電圧レベルとしては、例えば、（ＶＤＤ−Ｖth）が考えられる。ここで、ＶthはＭＯＳトランジスタのしきい値電圧である。
【００３２】
次にタイミングｔ３において、イコライズ制御信号ＥＱがネゲートされて“Ｈ”レベルになるとともに、ワード線ＷＬが起動されて“Ｈ”レベルとなる。イコライズ制御信号ＥＱが“Ｈ”レベルになると、スイッチングトランジスタＱＰ１，ＱＰ２がオフし、グランドとの接続が断たれるので、ビット線ＢＬ，／ＢＬの降圧が止まる。また、イコライズトランジスタＱＰ３がオフするので、ビット線ＢＬ，／ＢＬのイコライズも止まる。そして、ワード線ＷＬの“Ｈ”レベルにより、メモリセル１のデータの読み出しが行われる。この読み出し動作については、従来技術の場合と同様である。
【００３３】
本実施の形態によれば、降圧機能主部をなす降圧トランジスタＱＮ０がビット線ＢＬ，／ＢＬに直接に接続されているのではなく、間にスイッチングトランジスタＱＰ１，ＱＰ２を介在させているので、ビット線ＢＬ，／ＢＬの負荷容量の増大が抑制され、ビット線ＢＬ，／ＢＬが電源電圧ＶＤＤから所定の電圧レベル（ＶＤＤ−Ｖth）まで降下するときの時定数を小さくし、高速な降圧動作を実現している。ちなみに、従来技術の場合の降圧所要時間をＴu とし、本実施の形態の場合の降圧所要時間をＴaとすると、Ｔa ＜Ｔu となる。
【００３４】
さらに、スイッチングトランジスタＱＰ１，ＱＰ２としてＰＭＯＳトランジスタを用いることにより、降圧動作の際、ビット線ＢＬ，／ＢＬが降圧されると、スイッチングトランジスタＱＰ１，ＱＰ２のソース・ドレイン間電圧が減少し、ＰＭＯＳトランジスタＱＰ１，ＱＰ２の降圧能力が減少する。これにより、降圧制御の終了タイミングがばらついた場合に、ビット線の降圧レベルのばらつきが緩和される効果を持つ。
【００３５】
（実施の形態２）
図４（ａ）は本発明の実施の形態２における半導体記憶装置の構成を示す回路図である。図５は図４（ａ）の等価回路を示す回路図である。プリチャージトランジスタＱＰ０のゲートと降圧トランジスタＱＮ０のゲートが互いに接続され、これら両トランジスタでインバータＩｎｖが構成されている。プリチャージトランジスタＱＰ０と降圧トランジスタＱＮ０とは、共通の制御信号としてプリチャージ・降圧制御信号ＰＤＣで制御されるようになっている。
【００３６】
次に、上記のように構成された本実施の形態の半導体記憶装置の動作を図４（ｂ）のタイミングチャートに従って説明する。
【００３７】
タイミングｔ１０において、プリチャージ・降圧制御信号ＰＤＣは“Ｌ”レベルにあり、ロウアクティブのイコライズ制御信号ＥＱはアサート状態にある。プリチャージ・降圧制御信号ＰＤＣが“Ｌ”レベルであるので、プリチャージトランジスタＱＰ０はオン状態にあり、逆に、降圧トランジスタＱＮ０はオフ状態にある。その結果、制御ノードＮｃの電位は電源電圧ＶＤＤとなっている。また、イコライズ制御信号ＥＱが“Ｌ”レベルであるので、スイッチングトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３はオン状態にある。したがって、ビット線ＢＬ，／ＢＬには制御ノードＮｃの電源電圧ＶＤＤが印加され、プリチャージが行われる。
【００３８】
ワード線ＷＬの起動（ｔ１２）に先立ち、まずタイミングｔ１１において、プリチャージ・降圧制御信号ＰＤＣが“Ｈ”レベルとなり、プリチャージトランジスタＱＰ０がオフすると同時に、降圧トランジスタＱＮ０がオンする。結果、制御ノードＮｃが電源電圧ＶＤＤから切り離されると同時にグランドに接続される。このとき、スイッチングトランジスタＱＰ１，ＱＰ２はＯＮ状態にあるので、制御ノードＮｃの電位降下に伴って、ビット線ＢＬ，／ＢＬが降圧される。ビット線ＢＬ，／ＢＬの電位は、一定の時定数の下に降下し、所定の電圧レベル（ＶＤＤ−Ｖth）まで降圧される。
【００３９】
次にタイミングｔ１２において、イコライズ制御信号ＥＱがネゲートされて“Ｈ”レベルになるとともに、ワード線ＷＬが起動されて“Ｈ”レベルとなる。イコライズ制御信号ＥＱが“Ｈ”レベルになると、スイッチングトランジスタＱＰ１，ＱＰ２がオフし、グランドとの接続が断たれるので、ビット線ＢＬ，／ＢＬの降圧が止まる。また、イコライズトランジスタＱＰ３がオフするので、ビット線ＢＬ，／ＢＬのイコライズも止まる。そして、ワード線ＷＬの“Ｈ”レベルにより、メモリセル１のデータの読み出しが行われる。
【００４０】
次にタイミングｔ１３においてワード線ＷＬが“Ｌ”レベルとされ、データ読み出しが終了する。さらにタイミングｔ１４において、プリチャージ・降圧制御信号ＰＤＣが“Ｌ”レベルに変化し、制御ノードＮｃに対して電源電圧がプリチャージされる。そして、同時にイコライズ制御信号ＥＱがアサートされ、スイッチングトランジスタＱＰ１，ＱＰ２およびイコライズトランジスタＱＰ３がオンとなるので、ビット線ＢＬ，／ＢＬが電源電圧にプリチャージされる。
【００４１】
本実施の形態によれば、電源接続回路５（プリチャージトランジスタＱＰ０）とグランド接続回路６（降圧トランジスタＱＮ０）に対する制御信号をプリチャージ・降圧制御信号ＰＤＣとして共有しているため、小面積化を促進することが可能になる。また、電源接続回路５とグランド接続回路６のオン・オフ制御が同時に行われるため、貫通電流が流れにくいというメリットがある。
【００４２】
また、実施の形態１の場合、プリチャージ回路２に対する制御信号はプリチャージ制御信号ＰＣと降圧制御信号ＤＣとの２つであるが、本実施の形態の場合はプリチャージ・降圧制御信号ＰＤＣの１つのみである。したがって、プリチャージ回路２は、入力信号へのセットアップの影響が少ない。
【００４３】
（実施の形態３）
図６（ａ）は本発明の実施の形態３における半導体記憶装置の構成を示す回路図である。
【００４４】
列方向に並列配置されている複数のメモリセル１におけるビット線ＢＬ，／ＢＬ群に対して、それぞれの降圧機能付きのプリチャージ回路２における制御ノードＮｃに対してインバータＩｎｖを共通に接続したものである。これはすなわち、電源接続回路５（プリチャージトランジスタＱＰ０）、グランド接続回路６（降圧トランジスタＱＮ０）およびプリチャージ・降圧制御信号ＰＤＣをビット線ＢＬ，／ＢＬ群に対して共有化したものに相当する。動作については、実施の形態２の場合と同様である。
【００４５】
本実施の形態によれば、構成要素の共有化により、レイアウトサイズを大幅に縮小することができる。
【産業上の利用可能性】
【００４６】
本発明の技術は、ビット線における負荷容量の増加を抑制し、ビット線に対する降圧動作の迅速化を促進することができるので、特に低電圧で駆動されるＳＲＡＭ等の半導体記憶装置に有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態１における半導体記憶装置の構成を示す回路図
【図２】実施の形態１の電源接続回路とグランド接続回路を具体的に示す回路図
【図３】実施の形態１の半導体記憶装置の動作を示すタイミングチャート
【図４】本発明の実施の形態２における半導体記憶装置の構成を示す回路図と動作を説明するタイミングチャート
【図５】図４（ａ）の等価回路を示す回路図
【図６】本発明の実施の形態３における半導体記憶装置の構成を示す回路図と動作を説明するタイミングチャート
【図７】従来の技術における半導体記憶装置の構成を示す回路図と動作を説明するタイミングチャート
【符号の説明】
【００４８】
１  メモリセル
２  プリチャージ回路
３  イコライズ回路
４  読み出し回路
５  電源接続回路
６  グランド接続回路（降圧回路）
ＢＬ，／ＢＬ  ビット線
ＤＣ  降圧制御信号
ＥＱ  イコライズ制御信号
Ｉｎｖ  インバータ（プリチャージ・降圧制御用）
Ｎｃ  制御ノード
ＰＣ  プリチャージ制御信号
ＰＤＣ  プリチャージ・降圧制御信号
ＱＰ０  プリチャージトランジスタ（電源接続ＰＭＯＳトランジスタ）
ＱＮ０  降圧トランジスタ（グランド接続ＮＭＯＳトランジスタ）
ＱＰ１，ＱＰ２  スイッチトランジスタ（プリチャージ用スイッチング素子）
ＱＰ３  イコライズトランジスタ
ＷＬ  ワード線 
【図１】
2009064512.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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