(57)【要約】【課題】リーク電流を抑制することでデータの書込/消去の速度を向上する。【解決手段】積層膜Ｓが、シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９の積層構造によって構成されており、当該積層膜Ｓが制御ゲート電極ＣＧとシリコン窒化膜６との間に介在して形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御ゲート電極とを備え、
前記第２の絶縁膜は、
シリコン酸化膜と、
前記シリコン酸化膜上に形成された窒素含有膜と、
前記窒素含有膜上に形成され且つ比誘電率７よりも高い比誘電率を有する金属酸化物膜とを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記第２の絶縁膜は、前記金属酸化物膜上にシリコン窒化物を含んで形成されたバリア膜を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記金属酸化物膜は、アルミナ（Ａｌ２Ｏ３）膜により形成されていることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、シリコン酸化膜、窒素含有膜、およびシリコン窒化膜よりも高い比誘電率を有する金属酸化物膜を順に積層して第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極を形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記第２の絶縁膜を形成する工程では、金属酸化物膜を形成した後、前記金属酸化物膜上に直接窒化膜を含んだバリア膜を形成することを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを不揮発的に記憶可能に構成された半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置を構成するメモリセルは、電荷蓄積層に電荷を蓄積しその蓄積量に応じてデータを記憶する。この電荷蓄積層として離散トラップ膜に電子を捕獲（蓄積）する技術が開発されている（例えば、特許文献１参照）。この特許文献１記載の技術思想によれば、半導体基板上にトンネル絶縁膜／電荷トラップ層（電荷蓄積層）／ブロック絶縁膜層が形成されその上にゲート電極が構成されている。電荷蓄積層としてはシリコン窒化膜を適用している。
【０００３】
例えばデータの書込時にゲート電極および半導体基板間に高電界を印加すると電子（電荷）が半導体基板からトンネル絶縁膜を通じて電荷蓄積層に捕獲されるが、このとき電荷蓄積特性を所望の特性に調整するため、電子がゲート電極に漏洩することを極力抑制する必要がある。また、データの消去時に半導体基板およびゲート電極間に高電界を印加すると電子が電荷蓄積層から半導体基板に放出されるものの、このときの電荷放出特性を所望の特性に調整するため電子がゲート電極から電荷蓄積層に注入される作用を極力抑制する必要がある。したがって、ゲート電極と電荷蓄積層との間にブロック膜が設けられている。
【０００４】
この特許文献１に開示されているブロック膜は、高誘電膜、および電荷蓄積層および高誘電膜の間に介されたシリコン酸化膜を含んでいる構造が開示されている。その他、ブロック膜は、高誘電膜と、電荷蓄積層および高誘電膜間に介されたシリコン酸化膜と、高誘電膜およびゲート電極間に介されたシリコン酸化膜とを具備した構造も開示されている。しかしながら、この特許文献１の技術思想では、ブロック膜のリーク電流抑制作用が不十分であり、電子が電荷蓄積層から放出されることに伴い書込／消去速度の低下やメモリセルの閾値電圧の飽和などのデータの書込／消去特性が悪化してしまう。
【特許文献１】特開２００３−６８８９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、データの書込/消去特性に優れた半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極とを備え、前記第２の絶縁膜は、シリコン酸化膜と、前記シリコン酸化膜上に形成された窒素含有膜と、前記窒素含有膜上に形成され且つ比誘電率７よりも高い比誘電率を有する金属酸化物膜とを備えたことを特徴としている。
【０００７】
本発明の一態様は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電荷蓄積層を形成する工程と、前記電荷蓄積層上に、シリコン酸化膜、窒素含有膜、およびシリコン窒化膜よりも高い比誘電率を有する金属酸化物膜を順に積層して第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に制御電極を形成する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、データの書込/消去特性を良好にすることができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明の半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図１ないし図１４を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２は、メモリセル領域の一部を模式的に示す平面図である。
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に形成されている。このＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。
【００１１】
図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。
【００１２】
図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢ（図２参照）を介してＸ方向に直交するＹ方向（ビット線方向、チャネル長方向）に延設されるビット線ＢＬに接続されている。
【００１３】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。
【００１４】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びるアクティブエリアＳａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。ワード線ＷＬは、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３の制御ゲート電極ＣＧ：ゲート電極に相当）をＸ方向に連結して構成されている。
【００１５】
選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して構成されている。選択ゲート線ＳＧＬ１は、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧをＸ方向に連結して構成されている。選択ゲートトランジスタＴｒｓ２のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ２との交差領域に位置して構成されている。選択ゲート線ＳＧＬ２は、選択ゲートトランジスタＴｒｓ２の選択ゲート電極ＳＧをＸ方向に連結して構成されている。
【００１６】
図３は、図２のＡ−Ａ線（ワード線方向）に沿う断面を模式的に示しており、図４は、図２のＢ−Ｂ線（ビット線方向）に沿う断面を模式的に示している。
図３に示すように、ｐ型のシリコン基板２の上部にはウェル（図示せず）が形成されており、当該ウェルには素子分離溝３が複数離間して形成されている。これら複数の素子分離溝３は、複数のアクティブエリアＳａを図２のワード線方向に分離している。素子分離溝３内には素子分離領域Ｓｂを構成する素子分離絶縁膜４が形成されている。
【００１７】
他方、トンネル絶縁膜５が素子分離領域Ｓｂによって区画された複数のアクティブエリアＳａ上のそれぞれに形成されている。このトンネル絶縁膜５は、例えばシリコン酸化膜により形成されている。トンネル絶縁膜５は、図３に示す断面内の両側端が素子分離絶縁膜４の側面の一部に接触して構成されている。これらのトンネル絶縁膜５の上面上にはそれぞれ、シリコン窒化膜（電荷トラップ層、電荷蓄積層）６、シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９、不純物がドープされた多結晶シリコン層１０の積層構造が構成されている。これらの層５〜１０はその側面が面一に形成されており、これらの各層５〜１０のＸ方向側面は素子分離絶縁膜４の側面が対向して構成されている。
【００１８】
素子分離絶縁膜４は、例えば酸化物系絶縁膜により構成されている。この素子分離絶縁膜４は、素子分離溝３内に埋め込まれると共にその上部がシリコン基板２の上面から上方に突出して構成されており、その上面がシリコン基板２の上面より上方、さらにトンネル絶縁膜５の上面より上方に位置して構成されている。
【００１９】
素子分離絶縁膜４は、その上面が多結晶シリコン層１０の上面高さにほぼ一致する高さに形成されており、素子分離絶縁膜４の上面上および多結晶シリコン層１０の上面上に渡り不純物がドープされた多結晶シリコン層１１が形成されている。これらの多結晶シリコン層１０、１１は、制御ゲート電極ＣＧ、ワード線ＷＬとして機能する。
【００２０】
Ｙ方向断面においては、図４に示すように、トンネル絶縁膜５の上面上にシリコン窒化膜６、シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９、多結晶シリコン層１０、１１が積層形成されており、各層６〜１１がＹ方向に複数に分断されている。各層６〜１１のＹ方向脇にはシリコン基板２の表層に位置してソース／ドレイン領域２ａが形成されている。尚、図示しないが、各層６〜１１の分断領域には例えば酸化物からなる電極間絶縁膜が埋め込まれている。このようにしてメモリセルゲート電極ＭＧが層６〜１１により構成されており、電荷蓄積層となるシリコン窒化膜６と制御ゲート電極ＣＧとなる多結晶シリコン層１０との間には、シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９による積層膜Ｓが構成されている。
【００２１】
図５は、種々の積層膜Ｓを適用した場合のリーク電流特性の実験結果を示している。
上述説明した構造を適用した場合には、周辺回路がデータの書込時に制御ゲート電極ＣＧおよびシリコン基板２間に正の高電界を印加すると、電子（電荷）がシリコン基板２のチャネル領域からトンネル絶縁膜５を通じてシリコン窒化膜６に捕獲される。このとき電荷蓄積特性を所望の特性に調整するため、電子が制御ゲート電極ＣＧ側に漏洩することを極力抑制する必要がある。また、データの消去時に制御ゲート電極ＣＧおよびシリコン基板２間に負の高電界を印加すると、電子がシリコン窒化膜６からトンネル絶縁膜５を通じてシリコン基板２に放出されるものの、このときの電荷放出特性を所望の特性に調整するため、電子が制御ゲート電極ＣＧからシリコン窒化膜６に注入される作用を極力抑制する必要がある。したがって、制御ゲート電極ＣＧとシリコン窒化膜６との間に形成された積層膜Ｓによって電荷の蓄積放出特性を調整する必要があり、積層膜Ｓを通じて流れるリーク電流を極力抑制する必要がある。
【００２２】
図５（ａ）は消去時のリーク電流特性の実験結果を示しており、図５（ｂ）は書込時のリーク電流特性の実験結果を示している。比較対象としている積層構造は、（１）シリコン酸化膜（ＳｉＯ２）による単層膜、（２）シリコン酸化膜（ＳｉＯ２）＋金属酸化物膜の積層膜（図５には「ＯＨ積層膜」と記述）、（３）本実施形態の積層膜Ｓ（シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９の積層膜）（図５には「ＯＮＨ積層膜」と記述）、の３種類の積層構造である。これらの実験結果に示すように、消去時および書込時の何れの場合においてもリーク電流密度Ｊ［Ａ／ｃｍ２］の特性は、（１）→（２）→（３）の構造の順に良化することがわかる。これは、例えば（２）の構造を適用した場合には、シリコン酸化膜（Ｏ）と金属酸化物膜（Ｈ）との間の界面において化学的反応、相互拡散が生じるため、リーク電流が（３）の構造に比較して多くなるためであると推定されている。
【００２３】
図６（ａ）および図６（ｂ）は、伝導帯付近のエネルギーバンド構造を示している。これらの図６（ａ）および図６（ｂ）に示すように、（２）の構造を適用すると、エネルギー障壁がシリコン酸化膜（ＳｉＯ２：図６には「Ｏ」と記述）と金属酸化物膜（図６には「Ｈ」と記述）との間の界面近傍で低下してしまうと推定されている。これは、金属元素が金属酸化物膜「Ｈ」側からシリコン酸化膜「Ｏ」側に拡散して両者の中間的な物性になるためである。これに比較して（３）の構造を適用した場合には、シリコン窒化膜８がシリコン酸化膜７（ＳｉＯ２）と金属酸化物膜９との間にバリア膜として形成されるため、シリコン酸化膜７と金属酸化物膜９との間の化学的反応、相互拡散を抑制することができエネルギー障壁の低下を抑制できる。また、この図６に示すように、エネルギーバンド上の改善は消去時においてより効果が大きいと考えられている（図６（ｂ）のエネルギーＥ１参照）。これにより、書込み時における高電界リーク電流の低減を図ることができると共に、消去時においては高電界リーク電流の大幅な低減を図ることができる。これにより、良好な界面状態および理想的なエネルギーバンド構造を実現することができ、リーク電流を抑制することができる。
【００２４】
上記構造の製造方法について説明する。尚、以下に説明する製造方法において、図示しない他領域の製造方法については省略する。また、一般的な工程であれば必要に応じて工程を付加しても良いし、下記の工程を入れ替えて適用しても良い。
図７に示すように、シリコン基板２の表層にウェル、チャネル形成用の不純物を注入した（図示せず）後、シリコン基板２の上面上にシリコン酸化膜を熱酸化法によってトンネル絶縁膜５として形成する。次にトンネル絶縁膜５の上面上にシリコン窒化膜６を堆積する。このシリコン窒化膜６は、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスとアンモニア（ＮＨ３）ガスとを８００℃程度以下の温度条件にて反応させて減圧化学気相成長法（ＬＰ−ＣＶＤ法）により堆積する。
【００２５】
次に、図８に示すように、シリコン窒化膜６の上面上にシリコン酸化物膜７を形成する。このシリコン酸化物膜７は、ジクロロシラン（ＳｉＨ２Ｃｌ２）ガスと亜酸化窒素（Ｎ２Ｏ）ガスとを８００℃程度の温度条件にて反応させて減圧化学気相成長法（ＬＰ−ＣＶＤ法）により堆積する。
【００２６】
次に、図９に示すように、シリコン酸化物膜７の上面上にシリコン窒化膜８を形成する。このシリコン窒化膜８は、シリコン酸化物膜７の上面を窒化処理することによって形成する。具体的には、この窒化処理は、窒素（Ｎ２）を用いたラジカル窒化またはプラズマ窒化、もしくは励起された窒素分子中に発生する窒素イオンを用いることで形成できる。
【００２７】
尚、シリコン窒化膜８は、物理的な励起方法を用いて比較的低温条件（表面温度５００℃程度以下）において窒化処理することで成膜することも可能である。この場合、窒化処理するときの下地層の熱的な許容度が大きく還元性雰囲気もしくは水素の影響を受け難い場合には、例えばアンモニア（ＮＨ３）を用いた高温条件（例えば７００℃以上）における窒化処理を行っても良い。不純物の熱拡散等の影響を受ける素子に関しては、比較的低温条件、還元性または水素を含有しないソースガスを用いることが可能な条件のもとで物理的な励起法による窒化処理を行うと良い。
【００２８】
次に、図１０に示すように、シリコン窒化膜８の上面上に金属酸化物膜９を形成する。この金属酸化物膜９について例えば比誘電率が１０程度のアルミニウム酸化物（Ａｌ２Ｏ３）膜を形成する場合には、トリメチルアルミニウム（（ＣＨ３）３Ａｌ）と酸化剤（例えば、Ｏ２、Ｏ３、Ｈ２Ｏ）とを炉内に導入し、６００℃程度以下の温度条件で反応させることによって形成する。金属酸化物膜９を成膜後には、必要に応じて高密度化のためのアニール処理や、酸素欠損を補償するための酸化処理などを行う。
【００２９】
次に、図１１に示すように、金属酸化物膜９の上面上にリン（Ｐ）などの不純物を添加した多結晶シリコン層１０を形成する。この多結晶シリコン層１０は、減圧化学気相成長法により５００℃程度でシラン（ＳｉＨ４）とホスフィン（ＰＨ３）とを炉内に導入して形成する。次に、その上層にマスク１２、１３を形成する。
【００３０】
次に、図１２に示すように、フォトリソグラフィ技術によってマスク１３をパターンニングし、異方性エッチング処理により層５〜１２およびシリコン基板２の上部に素子分離溝３を形成する。
【００３１】
次に、図１３に示すように、素子分離溝３内に素子分離絶縁膜４を形成する。次に、図１４に示すように、素子分離絶縁膜４の上面上および多結晶シリコン層１０の上面上に沿うように不純物を添加した多結晶シリコン層１１を形成する。多結晶シリコン層１０、１１は、制御ゲート電極ＣＧ、ワード線ＷＬとして機能する。
【００３２】
この後、図４に示すように、多結晶シリコン層１１、１０、金属酸化物膜９、シリコン窒化膜８、シリコン酸化膜７、シリコン窒化膜６を異方性エッチング処理によってＹ方向に複数に分断することで複数のメモリセルゲート電極ＭＧを形成する。この後、メモリセルゲート電極ＭＧの両脇にシリコン基板２の表層に位置してソース／ドレイン領域２ａの形成用の不純物をイオン注入する。この後、ゲート電極ＭＧ−ＭＧ間に絶縁膜を形成する工程、ビット線コンタクト、ソース線コンタクト、上層配線（ビット線ＢＬなど）の配線製造工程などが行われるが、本実施形態の特徴には直接関係しないためその説明を省略する。
【００３３】
本実施形態によれば、積層膜Ｓが、シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９の積層構造によって構成されており、当該積層膜Ｓが制御ゲート電極ＣＧとシリコン窒化膜６との間に介在して形成されているため、書込時／消去時のリーク電流を抑制することができる。これにより、データの書込／消去の速度を向上することができ、書込／消去特性を良化できる。さらに、耐圧を向上することができるため、積層膜Ｓの薄膜化が可能となり素子動作の高速化を実現できる。
【００３４】
（第２の実施形態）
図１５は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、金属酸化物膜上にシリコン窒化物を含んだバリア膜を形成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００３５】
この図１５に示すように、金属酸化物膜９の上面上にはシリコン窒化膜１４がバリア層として形成されている。このシリコン窒化膜１４の上面上には制御ゲート電極ＣＧが形成されている。制御ゲート電極ＣＧとシリコン窒化膜６との間に形成された積層膜Ｓ２は、シリコン酸化膜７、シリコン窒化膜８、金属酸化物膜９、シリコン窒化膜１４の積層構造によって構成されている。
【００３６】
制御ゲート電極ＣＧは、不純物を添加したシリコン、金属電極、シリサイドなどによって構成される。制御ゲート電極ＣＧを形成する際の雰囲気は、シランなどの還元性雰囲気、水素含有ソースガスもしくは塩素含有ソースガスが用いられる。したがって、これらの雰囲気に曝すことによってダメージが入ることが懸念される場合もある。そこで、本実施形態ではシリコン窒化膜１４を設けている。
【００３７】
シリコン窒化膜１４は、当該シリコン窒化膜１４の下層構造と制御ゲート電極ＣＧとの間の界面における化学的反応もしくは相互拡散による特性劣化を防止する作用がある。また、このシリコン窒化膜１４は、多結晶シリコン層１０よりも上層の電極等を形成するときの雰囲気、熱、もしくは物理的ダメージによる劣化が懸念される場合にも有効に働き、雰囲気または熱によるダメージの抑制、理想的な組成もしくエネルギーバンド状態を実現することができ、デバイス特性を向上できる。
【００３８】
シリコン窒化膜１４を形成するときには、減圧化学気相成長法、原子層成長法、スパッタ法などの何れの方法を適用しても良い。比較的高温条件（例えば７００℃程度以上）にて成膜する場合には、塩素を含有しないソースを用いて形成すると良い。逆に、比較的低温条件（例えば７００℃程度以下）にて成膜する場合には、塩素を含有したソースを用いて成膜しても良い。低温条件にて形成すると劣化を最小限に抑制することができる。
【００３９】
高温条件で成膜する場合には、例えば、塩素を含有しないシリコンソースとしてビスターシャルブチルアミノシラン（ＢＴＢＡＳ）、窒化剤としてアンモニアを炉内に導入し８００℃程度以下の成膜温度条件で減圧化学気相成長法により形成すると良い。
低温条件で成膜する場合には、例えば、塩素を含有するシリコンソースとしてジクロロシラン、窒化剤としてアンモニアを用いて７００℃程度以下の温度条件にて減圧化学気相成長法により形成すると良い。すると、下地層に悪影響を与えることなくシリコン窒化膜１４を形成することができる。
【００４０】
本実施形態によれば、シリコン窒化膜１４が、属酸化物膜９と制御ゲート電極ＣＧとの間に介在して形成されているため、雰囲気または熱によるダメージを抑制することができ、理想的な組成もしくエネルギーバンド状態を実現することができ、デバイス特性を向上できる。
【００４１】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
シリコン酸化膜７と金属酸化物膜９との間に構成される膜としてシリコン窒化膜８を適用したが、窒素を含有した窒素含有膜であれば、例えば、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）を適用しても良い。
【００４２】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、メモリセルトランジスタＴｒｍがビット線方向およびワード線方向に多数並設されている構造を備えデータを不揮発的に記憶可能な構成であれば他種類の半導体記憶装置に適用しても良い。
【００４３】
制御ゲート電極ＣＧ、ワード線ＷＬは、多結晶シリコン層（ポリゲート）１０、１１の上部がタングステン（Ｗ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）などの金属によってシリサイド化されたシリサイド層を具備した構造を適用しても良いし、窒化タンタル（ＴａＮ）、タングステン（Ｗ）などの金属層、またはこれらの積層構造によって構成されていても良い。
【００４４】
金属酸化物膜９として例えばアルミナ（Ａｌ２Ｏ３）を適用した実施形態を示したが、比誘電率７よりも高い比誘電率を有する金属酸化物膜であれば何れの機能膜でも適用できる。その他の金属酸化物膜９の材質としては、例えば比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、ランタン酸化物（Ｌａ２Ｏ３）の何れか１つの単層膜を適用できる。また、ハフニウムシリケート（ＨｆＳｉＯ）膜やハフニウム・アルミネート（ＨｆＡｌＯ）膜のような三元系の化合物からなる絶縁膜を適用しても良い。シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）のうちの少なくとも何れか１つ以上の元素を含む酸化物膜を適用できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】メモリセル領域内の構造を模式的に示す平面図
【図３】メモリセルの構造を模式的に示す縦断面図（図２のＡ−Ａ線に沿って示す模式的な断面図）
【図４】メモリセルの構造を模式的に示す縦断面図（図２のＢ−Ｂ線に沿って示す模式的な断面図）
【図５】消去時および書込時におけるリーク電流特性図
【図６】消去時および書込時におけるエネルギーバンド状態を模式的に示す図
【図７】一製造段階について図３に対応して示す縦断面図（その１）
【図８】一製造段階について図３に対応して示す縦断面図（その２）
【図９】一製造段階について図３に対応して示す縦断面図（その３）
【図１０】一製造段階について図３に対応して示す縦断面図（その４）
【図１１】一製造段階について図３に対応して示す縦断面図（その５）
【図１２】一製造段階について図３に対応して示す縦断面図（その６）
【図１３】一製造段階について図３に対応して示す縦断面図（その７）
【図１４】一製造段階について図３に対応して示す縦断面図（その８）
【図１５】本発明の第２の実施形態を示す図３相当図
【符号の説明】
【００４６】
図面中、２はシリコン基板（半導体基板）、５はトンネル絶縁膜（第１の絶縁膜）、６はシリコン窒化膜（電荷蓄積層）、７はシリコン酸化膜、８はシリコン窒化膜（窒素含有膜）、９は金属酸化物膜、Ｓは積層膜（第２の絶縁膜）、ＣＧは制御ゲート電極を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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