(57)【要約】【課題】切換えノイズの少ないアナログスイッチ回路を提供する。【解決手段】一端が第１ノードＮ１に共通接続され、他端が複数の第２ノードＮ２１、Ｎ２２にそれぞれ接続された複数の第１スイッチ回路１１１、１１２と、一端が第１ノードＮ１に接続され、他端が基準電位ＧＮＤに接続された第２スイッチ回路１２と、制御信号Ｓｃに応じて、第２スイッチ回路１２をオンにし、所定の時間が経過した後にオフにする第２スイッチ制御信号Ｓ２を第２スイッチ回路１２に出力するとともに、第２スイッチ回路１２がオンしている間に、複数の第１スイッチ回路１１１、１１２のうちのいずれかを選択的にオンにするための第１スイッチ制御信号Ｓ１１、Ｓ１２を複数の第１スイッチ回路１１１、１１２に出力する制御手段１３と、を具備する。【選択図】図１
2009302616.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１ノードに共通接続され、他端が複数の第２ノードにそれぞれ接続された複数の第１スイッチ回路と、
一端が前記第１ノードに接続され、他端が基準電位に接続された第２スイッチ回路と、
制御信号に応じて、前記第２スイッチ回路をオンにし、所定の時間が経過した後にオフにする第２スイッチ制御信号を前記第２スイッチ回路に出力するとともに、前記第２スイッチ回路がオンしている間に、前記複数の第１スイッチ回路のうちのいずれかを選択的にオンにするための第１スイッチ制御信号を前記複数の第１スイッチ回路に出力する制御手段と、
を具備することを特徴とするアナログスイッチ回路。
【請求項２】
前記第１ノードおよび前記第２ノードのうちの一方に入力信号が入力され、前記選択された第１スイッチ回路を通って、前記第１ノードおよび前記第２ノードのうちの他方から前記入力信号が出力されることを特徴とする請求項１に記載のアナログスイッチ回路。
【請求項３】
前記制御手段は、
前記制御信号毎に、前記制御信号を遅延させる第１遅延回路と、前記第１遅延回路の出力信号を遅延させる第２遅延回路と、前記第２遅延回路の出力信号と前記制御信号との排他的論理和を求め、前記第２スイッチ制御信号を生成する第１論理演算回路とを有し、前記制御信号が複数の場合に、複数の前記第１論理演算回路の出力信号の論理和を前記第２スイッチ制御信号として出力する第２論理演算回路を更に有する第２スイッチ制御部と、
前記第１遅延回路の出力信号をデコードして前記第１スイッチ制御信号を生成する第３論理演算回路を有する第１スイッチ制御部と、
を具備することを特徴とする請求項１に記載のアナログスイッチ回路。
【請求項４】
前記第１論理演算回路の出力端にローパスフィルタが接続されていることを特徴とする請求項３に記載のアナログスイッチ回路。
【請求項５】
前記第１遅延回路および前記第２遅延回路は、抵抗とキャパシタによる時定数回路とシュミットトリガとの直列回路、インバータの直列回路、および伝送線路のいずれかであることを特徴とする請求項３に記載のアナログスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログスイッチ回路に関する。
【背景技術】
【０００２】
ＣＤプレーヤやヘッドホンステレオ等のオーディオ機器では、アナログ信号の切り換えを行う際に発生するポップ音と言われるノイズがスピーカやヘッドホンから非常に耳障りな音として出力される問題がある。  
これに対して、伝達する信号をソフトに切換え、聴覚上の違和感をなくしたアナログスイッチ回路が知られている（例えば、特許文献１、または特許文献２参照）。
【０００３】
特許文献１に開示されたアナログスイッチ回路は、Ｎ−ＭＯＳトランジスタとＰ−ＭＯＳトランジスタとを並列に接続したアナログスイッチと、Ｎ−ＭＯＳトランジスタおよびＰ−ＭＯＳトランジスタのゲート電圧を直線状にまたは階段状に増減変化させ、アナログスイッチのオン状態とオフ状態の中間状態におけるオン抵抗が繋がるように補完するスイッチ制御回路とを備えている。
【０００４】
特許文献２に開示されたアナログスイッチ回路は、第１及び第２のアナログ信号の何れか一方の出力状態の選択を指示する指示信号の指示に応じて、第１及び第２のアナログ信号の何れか一方を選択して出力する選択手段を有する信号切換回路であって、指示信号の指示が変化したときに、当該変化時点から任意時間の間に、第１及び第２のアナログ信号を交互に繰り返して選択するための制御信号を発生する発生手段を備え、選択手段は、指示信号の指示が変化した時に、制御信号に応じて第１及び第２のアナログ信号を交互に繰り返して選択する。
【０００５】
然しながら、特許文献１および特許文献２に開示されたアナログスイッチ回路は、切り換え時に完全にオフにならないので、入力信号のレベルが大きい場合には、切り換え時に不要な音声が出力されてしまう問題がある。
【特許文献１】特開２００４−１９４１１８号公報
【特許文献２】特開２００５−１１７６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、切換えノイズの少ないアナログスイッチ回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様のアナログスイッチ回路は、一端が第１ノードに共通接続され、他端が複数の第２ノードにそれぞれ接続された複数の第１スイッチ回路と、一端が前記第１ノードに接続され、他端が基準電位に接続された第２スイッチ回路と、御信号に応じて、前記第２スイッチ回路をオンにし、所定の時間が経過した後にオフにする第２スイッチ制御信号を前記第２スイッチ回路に出力するとともに、前記第２スイッチ回路がオンしている間に、前記複数の第１スイッチ回路のうちのいずれかを選択的にオンにするための第１スイッチ制御信号を前記複数の第１スイッチ回路に出力する制御手段と、を具備することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、切換えノイズの少ないアナログスイッチ回路が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
本発明の実施例１に係るアナログスイッチ回路について、図１乃至図５を用いて説明する。図１は本実施例のアナログスイッチ回路の構成を示すブロック図、図２はアナログスイッチ回路が有するスイッチ回路を示す回路図、図３はアナログスイッチ回路の制御手段を示す回路図、図４はアナログスイッチ回路の制御手段が有する遅延回路を示す回路図、図５はアナログスイッチ回路の動作を示すタイミングチャートである。
【００１１】
図１に示すように、本実施例のアナログスイッチ回路１０は、一端が第１ノードＮ１に共通接続され、他端が第２ノードＮ２１、Ｎ２２にそれぞれ接続された第１スイッチ回路１１１、１１２と、一端が第１ノードＮ１に接続され、他端が基準電位（接地電位）ＧＮＤに接続された第２スイッチ回路１２と、制御信号Ｓｃに応じて、第２スイッチ回路１２をオンにし、所定の時間が経過した後にオフにする第２スイッチ制御信号Ｓ２を第２スイッチ回路１２に出力するとともに、第２スイッチ回路１２がオンしている間に、第１スイッチ回路１１１、１１２のうちのいずれかを選択的にオンにするための第１スイッチ制御信号Ｓ１として、第１スイッチ制御信号Ｓ１１、Ｓ１２を第１スイッチ回路１１１、１１２に出力する制御手段１３と、を具備している。
【００１２】
始めに、第１スイッチ回路１１１が選択され、オンしている場合には、第１ノードＮ１にオーディオ信号等の入力信号Ｖｉｎが入力されると、第１スイッチ回路１１１を通って第２ノードＮ２１から入力信号Ｖｉｎが出力信号Ｖｏｕｔ１として出力されている。
【００１３】
第２スイッチ回路１２がオンになると、入力信号Ｖｉｎは第２スイッチ回路１２を通って接地電位ＧＮＤにバイパスされるので、第２ノードＮ２１からの入力信号Ｖｉｎの出力が停止する。
【００１４】
第２スイッチ回路１２がオンしている間に、第１スイッチ回路１１２を選択して、第１スイッチ回路１１１をオフにし、第１スイッチ回路１１２をオンにすれば、第１スイッチ回路１１１、１１２を切り換えるときに、耳障りなボップ音が発生するのを防止することが可能である。
【００１５】
入力信号Ｖｉｎは接地電位ＧＮＤにバイパスされているとともに、切換え時に第１スイッチ回路１１１、１１２は完全にオフになるので、入力信号Ｖｉｎのレベルがいかに大きくても、不要な音声が出力されることはない。
【００１６】
第１スイッチ回路１１１、１１２の切換えが完了した後に、第２スイッチ回路１２がオフになるので、接地電位ＧＮＤにバイパスされていた入力信号Ｖｉｎは、第１スイッチ回路１１２を通って第２ノードＮ２２から出力信号Ｖｏｕｔ２として出力される。
【００１７】
アナログスイッチ回路１０により、耳障りな音が生じることなく、オーディオ信号等の入力信号Ｖｉｎの切換えが完了する。  
始めに、第１スイッチ回路１１２が選択され、オンしている場合についても同様であり、その説明は省略する。
【００１８】
図２に示すように、第１スイッチ回路１１１は、双方向に導通するトランスミッションゲート２０である。  
トランスミッションゲート２０は、Ｎ−ＭＯＳトランジスタ２１とＰ−ＭＯＳトランジスタ２２との並列回路と、入力端がＮ−ＭＯＳトランジスタ２１のゲートに接続され、出力端がＰ−ＭＯＳトランジスタ２２のゲートに接続されたインバータ２３とを有している。
【００１９】
第１スイッチ制御信号Ｓ１１が“Ｈ”レベルのとき、インバータ２３により、互いに反転した信号がＮ−ＭＯＳトランジスタ２１のゲートとＰ−ＭＯＳトランジスタ２２のゲートに入力されるので、Ｎ−ＭＯＳトランジスタ２１とＰ−ＭＯＳトランジスタ２２がともにオンになり、双方向に導通する。
【００２０】
第１スイッチ回路１１２および第２スイッチ回路１２についても、同様であり、その説明は省略する。
【００２１】
図３に示すように、制御手段１３は、制御信号Ｓｃを遅延させる第１遅延回路３１と、第１遅延回路３１の出力信号Ｖｄ１を遅延させる第２遅延回路３２と、第２遅延回路３２の出力信号Ｖｄ２と制御信号Ｓｃとの排他的論理和を求め、第２スイッチ制御信号Ｓ２を生成するＸＯＲ回路（第１論理演算回路）３３とを有する第２スイッチ制御部３４を具備している。
【００２２】
更に、制御手段１３は、第１遅延回路３１の出力信号Ｖｄ１をデコードして第１スイッチ制御信号Ｓ１１、Ｓ１２を生成するデコーダ（第３論理演算回路）３５を有する第１スイッチ制御部３６を具備している。
【００２３】
デコーダ３５は、第１遅延回路３１の出力信号Ｖｄ１を通過させて第１制御信号Ｓ１１として出力するための配線３７と、出力信号Ｖｄ１を反転した信号を第１制御信号Ｓ１２として出力するインバータ３８とを具備している。
【００２４】
図４に示すように、第１遅延回路３１は、抵抗Ｒ１とキャパシタＣ１のＣＲ時定数回路にシュミットトリガ４１が接続されている。  
シュミットトリガ４１は、ＣＲ時定数回路の出力信号Ｖｃｒ１が低下して下側のしきい値ＶｔｈＬになるまで、出力信号Ｖｄ１を“Ｈ”レベルに維持し、ＣＲ時定数回路の出力信号Ｖｃｒ１が増加して上側のしきい値ＶｔｈＨになるまで、出力信号Ｖｄ１を“Ｌ”レベルに維持する。
【００２５】
これにより、選択信号ＳｃがH”レベルから“Ｌ“レベルに反転すると、出力信号Ｖｄ１はＣＲ時定数に応じた遅れをもって、”H”レベルから“Ｌ“レベルに反転する。  
選択信号ＳｃがＬ”レベルから“Ｈ“レベルに反転すると、出力信号Ｖｄ１はＣＲ時定数に応じた遅れをもって、”Ｌ”レベルから“Ｈ“レベルに反転する。
【００２６】
図５はアナログスイッチ回路１０の動作を示すタイミングチャートである。  
図５に示すように、初期状態として、制御信号Ｓｃが“Ｈ”レベルのとき、第１スイッチ制御信号Ｓ１１が“Ｈ”レベル、第１スイッチ制御信号Ｓ１２が“Ｌ”レベル、第２スイッチ制御信号Ｓ２が“Ｌ”レベルにある。
【００２７】
トランスミッションゲート２０はインバータ２３の入力信号が“Ｈ”レベルのときに双方向に導通するので、第１スイッチ回路１１１はオンし、第１スイッチ回路１１２はオフし、第２スイッチ回路１２はオフしている。
【００２８】
時間ｔ１で、制御信号Ｓｃが“Ｈ”レベルから“Ｌ”レベルに反転すると、第１遅延回路３１のＣＲ時定数回路の出力信号Ｖｃｒ１がＣＲ時定数に従って減少し始める。  
このとき、第２遅延回路３２の出力信号Ｖｄ２は“Ｈ”レベルのままなので、出力信号Ｖｄ２と制御信号Ｓｃとの論理レベルは不一致になり、ＸＯＲ回路３３の出力である第２スイッチ制御信号Ｓ２が“Ｈ”レベルになる。  
これにより、第２スイッチ回路１２がオンになり、入力信号Ｖｉｎが基準電位ＧＮＤにバイパスされる。
【００２９】
時間ｔ２で、出力信号Ｖｃｒ１がシユミットトリガ４１の下側のしきい値ＶｔｈＬに等しくなると、第１遅延回路３１の出力信号Ｖｄ１が“Ｈ”レベルから“Ｌ”レベルに反転する。ここで、時間ｔ２と時間ｔ１の差が、第１遅延時間τ１である。  
出力信号Ｖｄ１の反転により、第２遅延回路３２のＣＲ時定数回路の出力信号Ｖｃｒ２がＣＲ時定数に従って減少し始める。
【００３０】
出力信号Ｖｄ１が“Ｌ”レベルになると、第１スイッチ制御信号Ｓ１１が“Ｈ”レベルから“Ｌ”レベルに反転し、第１スイッチ制御信号Ｓ１２が“Ｌ”レベルから“Ｈ”レベルに反転する。  
これにより、第１スイッチ回路１１１がオフになり、第１スイッチ回路１１２がオンになり、アナログスイッチ回路１０が切り換わる。
【００３１】
時間ｔ３で、出力信号Ｖｃｒ２がシユミットトリガ４１の下側のしきい値ＶｔｈＬに等しくなると、出力信号Ｖｄ２が“Ｈ”レベルから“Ｌ”レベルに反転する。ここで、時間ｔ３と時間ｔ２の差が、第２遅延時間τ２である。
【００３２】
このとき、制御信号Ｓｃは“Ｌ”レベルのままなので、出力信号Ｖｄ２と制御信号Ｓｃとの論理レベルは一致になり、ＸＯＲ回路３３の出力である第２スイッチ制御信号Ｓ２が“Ｌ”レベルになる。  
これにより、第２スイッチ回路１２がオフになるので、入力信号Ｖｉｎが第１スイッチ回路１１１、１１２に入力される。  
第１スイッチ回路１１１がオフ、第１スイッチ回路１１２がオンに切り換わっているので、入力信号Ｖｉｎは第２ノードＮ２２から出力信号Ｖｏｕｔ２として出力される。
【００３３】
時間ｔ４で制御信号Ｓｃが“Ｌ”レベルから“Ｈ”に反転すると、上述した動作と反対の動作が行なわれる。  
即ち、出力信号Ｖｃｒ１がＣＲ時定数に従って増加し始める。出力信号Ｖｄ２と制御信号Ｓｃとが不一致になるので、第２スイッチ制御信号Ｓ２が“Ｈ”レベルになる。
【００３４】
時間ｔ５で、出力信号Ｖｃｒ１が上側のしきい値ＶｔｈＨに等しくなり、出力信号Ｖｄ１が“Ｌ”レベルから“Ｈ”レベルに反転する。  
出力信号Ｖｄ１が反転すると、出力信号Ｖｃｒ２がＣＲ時定数に従って増加し始める。出力信号Ｖｄ１が“Ｈ”レベルになると、第１スイッチ制御信号Ｓ１１が“Ｌ”レベルから“Ｈ”レベルに反転し、第１スイッチ制御信号Ｓ１２が“Ｈ”レベルから“Ｌ”レベルに反転する。  
これにより、第１スイッチ回路１１１がオンになり、第１スイッチ回路１１２がオフになり、アナログスイッチ回路１０が切り換わる。
【００３５】
時間ｔ６で、出力信号Ｖｃｒ２が上側のしきい値ＶｔｈＨに等しくなり、出力信号Ｖｄ２が“Ｌ”レベルから“Ｈ”レベルに反転する。  
出力信号Ｖｄ２と制御信号Ｓｃとが一致になり、第２制御信号Ｓ２が“Ｈ”レベルから“Ｌ”レベルに反転する。
【００３６】
これにより、アナログスイッチ回路１０をどちらの側に切り換えても、切り換えに伴う耳障りな音を防止することが可能である。
【００３７】
以上説明したように、本実施例のアナログスイッチ回路１０は、制御信号Ｓｃに応じて、第２スイッチ回路１２、および第１スイッチ回路１１１、１１２をオン・オフする制御手段１３を具備している。
【００３８】
その結果、第２スイッチ回路１２を先にオンにし、入力信号Ｖｉｎを接地電位ＧＮＤにバイパスした後に、第１スイッチ回路１１１、１１２を切り換え、第１スイッチ回路１１１、１１２を切り換えた後に、第２スイッチ回路１２をオフにすることができる。従って、切換えノイズの少ないアナログスイッチ回路１０が得られる。
【００３９】
ここでは、第１遅延回路３１が、ＣＲ時定数回路とシュミットトリガを有する場合について説明したが、別の遅延回路を用いても構わない。第２遅延回路３２についても同様である。
【００４０】
図６は別の遅延回路を示す回路図で、図６（ａ）は遅延素子にインバータを用いた遅延回路を示す回路図、図６（ｂ）は遅延素子に伝送線路を用いた遅延回路を示す回路図である。
【００４１】
図６（ａ）に示すように、第１遅延回路４２は、制御信号Ｓｃと出力信号Ｖｄ１とが同相になるように偶数個のインバータ４３の直列回路を有している。  
インバータ４３の信号伝播遅延時間をΔｔ、接続個数をｎとすると、第１遅延時間τ１は、τ１＝ｎΔｔで表わされる。
【００４２】
第１遅延回路４２は、キャパシタＣ１が不要になるので、アナログスイッチ回路１０を半導体基板にモノリシックに集積化して形成する場合に適している。
【００４３】
図６（ｂ）に示すように、第１遅延回路４４は伝送線路４５を有している。伝送線路４５は、例えば板状誘電体基板の表面に線状の導体箔を形成した構造のコプレーナ導波路である。
【００４４】
伝送線路４５の長さをＬとすると、第１遅延時間τ１はＬに依存する。第１遅延時間τ１が大きくなると、Ｌが長大になるので、分布インダクタンスと分布キャパシタンスをもつようにらせん状の遅延線路にすることが望ましい。第１遅延回路４４は、第１遅延時間τ１が比較的短い場合に適している。
【実施例２】
【００４５】
本発明の実施例２に係るアナログスイッチ回路について、図７および図８を用いて説明する。図７はアナログスイッチ回路の制御手段を示す回路図、図８はアナログスイッチ回路の動作を示すタイミングチャートである。
【００４６】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、ＸＯＲ回路の出力端にローパスフィルタを接続したことにある。
【００４７】
即ち、図７に示すように、アナログスイッチ回路の制御手段５０は、ＸＯＲ回路３３の出力端に接続されたローパスフィルタ５１を具備し、ＸＯＲ回路３３の出力信号Ｓ２をローパスフィルタ５１に通して第２スイッチ制御信号Ｓ２Ｌとして出力する。  
ローパスフィルタ５１は、例えば抵抗Ｒ２とキャパシタＣ２のＣＲ時定数回路を有する１次のローパスフィルタである。
【００４８】
図８に示すように、時間ｔ１で、制御信号Ｓｃが“Ｈ”レベルから“Ｌ”レベルに反転し、ＸＯＲ回路３３の出力信号Ｓ２が“Ｌ”レベルから“Ｈ”レベルに反転すると、第２スイッチ制御信号Ｓ２ＬはＣＲ時定数に従って増加し始める。  
時間ｔ１＋δ１で、第２スイッチ制御信号Ｓ２Ｌが第２スイッチ回路１２のトランスミッションゲート２０のしきい値Ｖｔｈ２に等しくなり、第２スイッチ回路１２がオンになる。
【００４９】
時間ｔ３で、ＸＯＲ回路３３の出力信号Ｓ２が“Ｈ”レベルから“Ｌ”レベルに反転すると、第２スイッチ制御信号Ｓ２ＬはＣＲ時定数に従って低下し始める。  
時間ｔ３＋δ２で、第２スイッチ制御信号Ｓ２Ｌが第２スイッチ回路１２のトランスミッションゲート２０のしきい値Ｖｔｈ２に等しくなり、第２スイッチ回路１２がオフになる。
【００５０】
次に、時間ｔ４で制御信号Ｓｃが“Ｌ”レベルから“Ｈ”に反転すると、上述した動作と反対の動作が行なわれるので、その説明は省略する。
【００５１】
これにより、第２スイッチ制御信号Ｓ２Ｌが緩やかに立ち上がり、緩やかに立ち下がるので、第２スイッチ回路１２を滑らかに切り替えることができる（スロースタート）。  
その結果、第２スイッチ回路１２が急峻にオン（しきい値を超えてオンするロジック的な動作）した場合に発生しやすいノイズ（インピーダンス変化）を抑制することが可能である。
【００５２】
以上説明したように、本実施例のアナログスイッチ回路の制御手段５０は、ＸＯＲ回路３３の出力端に接続されたローパスフィルタ５１を具備している。  
その結果、第２スイッチ制御信号Ｓ２Ｌの立ち上がり、立ち下がりが緩やかになり、第２スイッチ回路１２が急峻にオンした場合に発生しやすいノイズを抑制できる利点がある。
【実施例３】
【００５３】
本発明の実施例３に係るアナログスイッチ回路について、図９および図１０を用いて説明する。図９はアナログスイッチ回路の構成を示すブロック図、図１０はアナログスイッチ回路の制御手段を示す回路図である。
【００５４】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。本実施例が実施例１と異なる点は、３個以上の第１スイッチ回路を有することにある。
【００５５】
即ち、図９に示すように、本実施例のアナログスイッチ回路６０は、ｎ（ｎ≧３）個の第１スイッチ回路１１１〜１１ｎと、ｎ個の第１スイッチ回路１１１〜１１ｎのうちのいずれかを選択するための制御手段６１とを有している。
【００５６】
制御手段６１には、ｎ個の第１スイッチ回路１１１〜１１ｎのうちのいずれかを選択するために必要な制御信号Ｓｃとして、ｋ本の制御信号Ｓｃ１〜Ｓｃｋが入力されている。制御手段６１は、ｎ個の第１スイッチ回路１１１〜１１ｎのうちのいずれかを選択的にオンにするのに必要な第１スイッチ制御信号Ｓ１として、ｎ本の第１スイッチ制御信号Ｓ１１〜Ｓ１ｎを第１スイッチ回路１１１〜１１ｎに出力する。
【００５７】
アナログスイッチ回路６０は、例えば４本の制御信号Ｓｃ１〜Ｓｃ４（ｋ＝４）として４ビットＢＣＤコードが入力されると、１０個の第１スイッチ回路１１１〜１１１０（ｎ＝１０）のうちのいずれか１個の第１スイッチ回路をオンにする。
【００５８】
入力信号Ｖｉｎは、ｎ個の第１スイッチ回路１１１〜１１ｎのうちのいずれかオンされた第１スイッチ回路を通って、第２ノードＮ２１〜Ｎ２ｎのうちのオンされた第１スイッチ回路の他端が接続されている第２ノードから出力信号Ｖｏｕｔ１〜Ｖｏｕｔｎのうちのいずれかとして出力される。  
例えば、第１スイッチ回路１１２がオンしている場合に、入力信号Ｖｉｎは、第１スイッチ回路を通って、第２ノードＮ２２から出力信号Ｖｏｕｔ２として出力される。
【００５９】
図１０に示すように、制御手段６１はｋ本ある制御信号Ｓｃ１〜Ｓｃｋ毎に、制御信号Ｓｃ１〜Ｓｃｋをそれぞれ遅延させる第１遅延回路３１と、第１遅延回路３１の出力信号Ｖｄ１１〜Ｖｄ１ｋをそれぞれ遅延させる第２遅延回路３２と、第２遅延回路３２の出力信号Ｖｄ２１〜Ｖｄ２ｋと制御信号Ｓｃ１〜Ｓｃｋとのそれぞれの排他的論理和を求め、第２スイッチ制御信号Ｓ２１〜Ｓ２ｋをそれぞれ生成するＸＯＲ回路３３とを有し、複数のＸＯＲ回路３３の出力信号Ｓ２１〜Ｓ２ｋの論理和を第２スイッチ制御信号Ｓ２として出力するＯＲ回路（第２論理演算回路）６２を更に有する第２スイッチ制御部６３を具備している。
【００６０】
更に、制御手段６１は、第１遅延回路３１のそれぞれの出力信号Ｖｄ１１〜Ｖｄ１ｋをデコードして第１スイッチ制御信号Ｓ１１〜Ｓ１ｎを生成するデコーダ６４を有する第１スイッチ制御部６５を具備している。
【００６１】
制御信号Ｓｃ１〜Ｓｃｋのうちのいずれかが“Ｈ”レベルから“Ｌ”レベルに反転すると、第２スイッチ制御信号Ｓ２が“Ｌ”レベルから“Ｈ”レベルに反転する。  
制御信号Ｓｃ１〜Ｓｃｋのうちのいずれかが“Ｌ”レベルから“Ｈ”レベルに反転すると、第２スイッチ制御信号Ｓ２が“Ｈ”レベルから“Ｌ”レベルに反転する。
【００６２】
デコーダ６４は、周知のＢＣＤコードをバイナリーコードに変換するＢＣＤデコーダで、制御信号Ｓｃ１〜Ｓｃｋが４ビットのＢＣＤコードで与えられると、１０ビットの特定のビットだけをアクティブにする。  
これにより、１０個の第１スイッチ回路１１１〜１１１０のうち、ＢＣＤコードが示す数に対応した第１スイッチ回路を選択的にオンにすることができる。
【００６３】
以上説明したように、本実施例のアナログスイッチ回路６０は、制御信号Ｓｃ１〜Ｓｃｋに応じて、ｎ（ｎ≧３）個の第１スイッチ回路１１１〜１１ｎのうちのいずれか１つを選択的にオンにする選択手段６１を具備している。
【００６４】
これにより、入力信号Ｖｉｎを、選択された第１スイッチ回路を通してｎ個の第２ノードＮ２１〜Ｎ２ｎのうちのいずれか１つから出力信号Ｖｏｕｔ１〜Ｖｏｕｔｎのうちのいずれか１つとして出力することができる多数ある出力先のいずれか１つを選択して、。入力信号Ｖｉｎを視聴する場合に適している。
【００６５】
ここでは、ｎ（ｎ≧３）個の第１スイッチ回路１１１〜１１ｎのうちのいずれか１つの第１スイッチング回路を選択的にオンする場合について説明したが、デコーダ６４の論理論演算式を適宜変更することにより、いずれか２つ以上の第１スイッチ回路を選択的にオンするようにしても構わない。
【実施例４】
【００６６】
本発明の実施例４に係るアナログスイッチ回路について、図１１を用いて説明する。図１１はアナログスイッチ回路の構成を示すブロック図である。  
本実施例において、上記実施例３と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例３と異なる点は、複数の入力信号のうちのいずれかを選択して出力するようにしたことにある。
【００６７】
即ち、図１１に示すように、本実施例のアナログスイッチ回路７０は、入力信号Ｖｉｎとして複数の入力信号Ｖｉｎ１〜Ｖｉｎｎが、複数の第２ノードＮ２１〜Ｎ２ｎにそれぞれ入力されている。
【００６８】
制御信号Ｓｃ１〜Ｓｃｋに応じて、複数の第１スイッチ回路Ｓ１1〜Ｓ１ｎのうちのいずれかが選択的にオンになり、選択された第１スイッチ回路を通して、複数の入力信号Ｖｉｎ１〜Ｖｉｎｎのうちのいずれかの入力信号が、第１ノードＮ１から出力信号Ｖｏｕｔとして出力される。
【００６９】
第１スイッチ回路Ｓ１１〜Ｓ１ｎは、双方向に導通するトランスミッションゲート２０なので、第１ノードＮ１および複数の第２ノードＮ２１〜Ｎ２ｎのうちの一方に入力信号Ｖｉｎを入力し、第１ノードＮ１および複数の第２ノードＮ２１〜Ｎ２ｎのうちの他方から入力信号Ｖｉｎを出力することが可能である。
【００７０】
以上説明したように、本実施例のアナログスイッチ回路７０は、複数の第２ノードＮ２１〜Ｎ２ｎを入力側とし、第１ノードＮ１を出力側としている。  
複数の入力信号Ｖｉｎ１〜Ｖｉｎｎのうちのいずれかを選択して、視聴する場合に適している。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係るアナログスイッチ回路の構成を示すブロック図。
【図２】本発明の実施例１に係るアナログスイッチ回路が有するスイッチ回路を示す回路図。
【図３】本発明の実施例１に係るアナログスイッチ回路の制御手段を示す回路図。
【図４】本発明の実施例１に係るアナログスイッチ回路の制御手段が有する遅延回路を示す回路図。
【図５】本発明の実施例１に係るアナログスイッチ回路の動作を示すタイミングチャート。
【図６】本発明の実施例１に係る別の遅延回路を示す回路図。
【図７】本発明の実施例２に係るアナログスイッチ回路の制御手段を示す回路図。
【図８】本発明の実施例２に係るアナログスイッチ回路の動作を示すタイミングチャート。
【図９】本発明の実施例３に係るアナログスイッチ回路の構成を示すブロック図。
【図１０】本発明の実施例３に係るアナログスイッチ回路の制御手段を示す回路図。
【図１１】本発明の実施例４に係るアナログスイッチ回路の構成を示すブロック図。
【符号の説明】
【００７２】
１０、６０、７０  アナログスイッチ回路
1１、１１１〜１１ｎ  第１スイッチ回路
１２  第２スイッチ回路
１３、５０、６１  制御手段
２０  トランスミッションゲート
２１  Ｎ−ＭＯＳトランジスタ
２２  Ｐ−ＭＯＳトランジスタ
２３、３８、４３  インバータ
３１、４２、４４  第１遅延回路
３２  第２遅延回路
３３  ＸＯＲ回路（第１論理演算回路）
３４、６３  第２スイッチ制御部
３５、６４  デコーダ(第３論理演算回路)
３６、６５  第１スイッチ制御部
３７  配線
４１  シュミットトリガ
４５  伝送線路
５１  ローパスフィルタ
６２  ＯＲ回路（第２論理演算回路）
Ｎ１  第１ノード
Ｎ２１〜Ｎ２ｎ  第２ノード
Ｖｉｎ、Ｖｉｎ１〜Ｖｉｎｎ  入力信号
Ｖｏｕｔ、Ｖｏｕｔ１〜Ｖｏｕｔｎ  出力信号
Ｓｃ、Ｓｃ１〜Ｓｃｋ  制御信号
Ｓ１、Ｓ１１〜Ｓ１ｎ  第１スイッチ制御信号
Ｓ２、Ｓ２Ｌ、Ｓ２１〜Ｓ２ｋ  第２スイッチ制御信号
Ｒ１、Ｒ２  抵抗
Ｃ１、Ｃ２  キャパシタ
【図１】
2009302616.tif 000003
【図２】
2009302616.tif 000004
【図３】
2009302616.tif 000005
【図４】
2009302616.tif 000006
【図５】
2009302616.tif 000007
【図６】
2009302616.tif 000008
【図７】
2009302616.tif 000009
【図８】
2009302616.tif 000010
【図９】
2009302616.tif 000011
【図１０】
2009302616.tif 000012
【図１１】
2009302616.tif 000013