(57)【要約】【課題】  メモリセルの最小面積をより小さくし、高集積化、高密度化、大容量化を図ることが可能になるＮＡＮＤ型の不揮発性半導体記憶装置を提供する。【解決手段】  絶縁層と半導体層が半導体基板１０の表面に垂直な第１方向に沿って交互に積層され、且つ、１対の互いに対向する側面を備えて畝状に構成された積層構造部Ｌと、積層構造部Ｌの１対の側面の両方に接し、側面内における半導体基板１０の表面に平行な第２方向に一定の幅を有するように形成された電荷蓄積層ＣＳと、電荷蓄積層ＣＳの表面に接し、積層構造部Ｌ及び電荷蓄積層ＣＳを覆うように形成された第１導電体層ＣＧ１を備え、半導体層の第１導電体層ＣＧ１の第２方向の両側部分にソースドレイン領域Ａ２が形成され、ソースドレイン領域Ａ２、電荷蓄積層ＣＳ及び第１導電体層ＣＧ１により、積層構造部Ｌの１対の側面に、１つの半導体層に対し、１対のメモリセルが構成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、最下部及び最上部に絶縁層が配置されるように、前記絶縁層と半導体層が前記半導体基板表面に垂直な第１方向に沿って交互に積層された積層構造部と、電荷保持機能を有する電荷蓄積層と、ゲート端子を構成する第１導電体層と、を備え、
前記積層構造部が、１対の互いに対向する側面を備えて畝状に構成され、
前記電荷蓄積層が、前記積層構造部の１対の前記側面の両方に接し、前記側面内における前記半導体基板表面に平行な第２方向に一定の幅を有するように形成され、
前記第１導電体層が、前記電荷蓄積層表面に接し、前記積層構造部及び前記電荷蓄積層を覆うように形成され、
前記半導体層が、前記第１導電体層で前記側面が覆われていない前記半導体層の前記側面より内部領域の内、少なくとも前記第１導電体層の前記第２方向の両側部分に、前記第１導電体層で前記側面が覆われている前記半導体層の第１導電型とは異なる第２導電型のソースドレイン領域が形成され、
前記ソースドレイン領域、前記電荷蓄積層及び前記第１導電体層により、前記積層構造部の１対の前記側面に、１つの前記半導体層に対し、１対のメモリセルが構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記積層構造部が、２以上の前記半導体層を備えて構成され、前記１対のメモリセルが前記第１方向に複数組構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記積層構造部の複数を、隣接する前記積層構造部の夫々が、一方の前記側面同士が互いに対向するように、前記第１方向及び前記第２方向に直交する第３方向に配置した積層構造群を備え、
前記１対のメモリセルが、前記第３方向に複数組構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層及び前記第１導電体層が、１つの前記積層構造部に対して前記第２方向に分離して複数形成され、
前記１対のメモリセルが、前記第２方向に複数組構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記積層構造部の複数を、隣接する前記積層構造部の夫々が、一方の前記側面同士が互いに対向するように、前記第１方向及び前記第２方向に直交する第３方向に配置した積層構造群を備え、
前記電荷蓄積層及び前記第１導電体層が、前記積層構造群を構成する複数の前記積層構造部に亘って前記第２方向に分離して複数形成され、
前記１対のメモリセルが、前記第２方向及び前記第３方向に複数組構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項６】
前記積層構造部の前記側面の両方に接し前記第２方向に一定の幅を有するように形成された前記第２導電体層を備え、
前記半導体層が、前記第１導電体層または第２導電体層で前記側面が覆われていない前記半導体層の前記内部領域の内、前記第２導電体層の前記第２方向の両側部分に、前記第２導電型の前記ソースドレイン領域が形成され、
前記第２導電体層の前記第２方向の両側部分の前記ソースドレイン領域、及び、前記第２導電体層により、前記積層構造部の１対の前記側面に、１つの前記半導体層に対し、１対の選択トランジスタが構成されていることを特徴とする請求項４または５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第２導電体層が、１または複数の前記積層構造部に対して前記第２方向に分離して複数形成され、
前記１対の選択トランジスタが、前記第２方向に複数組構成されてなり、
前記選択トランジスタの夫々が、前記積層構造部の側面別、前記半導体層別に設定された選択トランジスタ群に分類され、同一の前記選択トランジスタ群を構成する前記選択トランジスタの夫々が、前記第２方向に隣接する前記ソースドレイン領域同士を接続して直列接続され、
前記メモリセルの夫々が、前記積層構造部の側面別、前記半導体層別に設定されたメモリセルユニットに分類され、同一の前記メモリセルユニットを構成する前記メモリセルの夫々が、前記第２方向に隣接する前記ソースドレイン領域同士を接続して直列接続され、
同じ前記側面の同じ前記半導体層に形成された前記メモリセルユニットと前記選択トランジスタ群が、前記第２方向に隣接する前記ソースドレイン領域同士を接続して直列接続されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記積層構造群が、前記半導体層の数が同じ前記積層構造部の複数で構成され、
前記選択トランジスタ群が、夫々、前記積層構造部夫々の前記半導体層の数をＮとした場合に、Ｎ＋２個の前記選択トランジスタで構成され、
選択対象の前記メモリセルユニットが形成された前記積層構造部の側面の一方を選択するための１対の第１選択制御線と、
選択対象の前記メモリセルユニットが形成された前記半導体層を選択するために、前記半導体層別に構成されたＮ本の第２選択制御線と、を備え、
同じ前記積層構造部に形成された前記選択トランジスタ群は、前記ソースドレイン領域により前記メモリセルユニットに接続されていない端部が、共通のビット線に接続され、前記選択トランジスタ群を構成する前記選択トランジスタの内、２個の前記選択トランジスタのゲート端子が対応する前記第１選択制御線に、Ｎ個の前記選択トランジスタのゲート端子が対応する前記第２選択制御線に夫々接続されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記選択トランジスタの夫々が、ノーマリーオフ型またはノーマリーオン型の内の何れか一方で構成される第１選択トランジスタと、前記第１選択トランジスタとは異なる型の第２選択トランジスタの何れか一方で構成され、
前記第１選択制御線に接続する前記選択トランジスタの内、選択対象となる前記積層構造部の側面に形成された前記メモリセルユニットに接続する前記選択トランジスタが前記第１選択トランジスタで構成され、他の前記選択トランジスタが前記第２選択トランジスタで構成され、
前記第２選択制御線に接続する前記選択トランジスタの内、選択対象となる前記半導体層に形成された前記メモリセルユニットに接続する前記選択トランジスタが前記第１選択トランジスタで構成され、他の前記選択トランジスタが前記第２選択トランジスタで構成されていることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記積層構造部が、前記絶縁層が酸化膜で構成され、前記半導体層が多結晶シリコン膜で構成され、
前記電荷蓄積層が、酸化膜と窒化膜を第１単位積層膜とし、１または複数の第１単位積層膜で構成される第１積層膜、または、酸化膜と窒化膜と酸化膜を第２単位積層膜とし、１または複数の第２単位積層膜で構成される第２積層膜の何れか一方で構成されていることを特徴とする請求項１〜９の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
請求項１〜１０に記載の不揮発性半導体記憶装置の製造方法であって、
前記絶縁層を構成する絶縁材料を堆積する絶縁材料堆積工程と、前記半導体層を構成する半導体材料を堆積する半導体材料堆積工程と、を有し、最初と最後に前記絶縁材料堆積工程を実行するように、前記絶縁材料堆積工程と前記半導体材料堆積工程を交互に所定回数実行して、積層膜を形成する積層膜形成工程と、
前記積層膜を畝状に形成するための第１マスクを前記積層膜上に形成し、前記積層膜をエッチングして、前記積層構造部を形成する積層構造部形成工程と、
少なくとも前記積層構造部の前記側面に、前記電荷蓄積層を構成する誘電体材料を堆積する誘電体材料堆積工程と、
少なくとも前記誘電体材料の表面に接し、前記積層構造部及び前記誘電体材料を覆うように、前記第１導電体層を構成する導電体材料を堆積する導電体材料堆積工程と、
前記誘電体材料及び前記導電体材料を、前記第２方向に一定の幅を有するように加工するための第２マスクを用い、前記誘電体材料と前記導電体材料を加工して前記電荷蓄積層と前記第１導電体層を形成する電荷蓄積層・導電体層形成工程と、
前記第１導電体層で前記側面が覆われていない前記半導体層の少なくとも前記第１導電体層の前記第２方向の両側部分に、所定の注入角度で不純物をイオン注入して、前記ソースドレイン領域を形成するソースドレイン領域形成工程と、を実行することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、特に、ＮＡＮＤ型の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一例として、電気的に書き込み及び消去可能なフラッシュメモリがある。フラッシュメモリには、例えば、高密度化及び高集積化が比較的容易であり、データの格納に適したＮＡＮＤ型フラッシュメモリと、ランダムアクセス処理が比較的高速であり、プログラムコードの格納等に適したＮＯＲ型フラッシュメモリがある。
【０００３】
ここで、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリ等の他の不揮発性メモリと比較して、比較的書き込み速度が速く、上述したように、高密度化及び高集積化が比較的容易であることから、大容量化に適している。近年、コンピュータ上で扱うデータ容量の増大等により、ＮＡＮＤ型フラッシュメモリにおいても、更なる大容量化、即ち、更なる高集積化及び高密度化が求められている。
【０００４】
尚、従来は、ＮＡＮＤ型フラッシュメモリの大容量化は、主に、微細加工技術の発展によるメモリセルの半導体基板平面に対する面積の縮小化によって実現されていた。このため、メモリセルの最小面積は、最小加工寸法をＦとすると、図１１に示すように、２Ｆ×２Ｆ＝４Ｆ２となる。近年、微細加工技術は限界に近づきつつあることから、微細加工技術によらずに、高集積化及び高密度化を実現できる技術が望まれている。
【０００５】
メモリセルの高集積化及び高密度化を図る技術としては、例えば、各メモリセルの間にあるトレンチの側面部分にメモリセルの電荷保持部及び導電体層（ゲート端子）が、トレンチの底面部分にソース領域（ドレイン領域）が、トレンチの上部に接する領域にドレイン領域（ソース領域）が夫々形成されたＮＡＮＤ型フラッシュメモリが提案されている（例えば、特許文献１参照）。
【０００６】
ここで、図１１は、上記特許文献１に記載のＮＡＮＤ型フラッシュメモリ１００におけるメモリセルアレイの構成を部分的に示している。図１１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、トレンチの側面部分にメモリセルの電荷保持部１０２が、トレンチの底面部分にソース領域（ドレイン領域）１０４が、トレンチの上部に接する領域にドレイン領域（ソース領域）１０３が夫々形成されている。尚、図１１（ｂ）は、図１１（ａ）のＥ−Ｅ’における半導体基板１１０の表面に垂直な断面を示している。図１１に示すように、上記特許文献１では、２Ｆ×２Ｆの範囲に２つのメモリセルが形成されるので、メモリセルの最小面積は、実質的に、２Ｆ×２Ｆ÷２＝２Ｆ２となる。従来のメモリセルの面積４Ｆ２と比較して、同じプロセスを利用した場合、略２倍の高集積化及び高密度化を図ることが可能になる。
【０００７】
【特許文献１】特開２００８−４９１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、例えば、同じプロセスを利用した場合、上記特許文献１に記載のメモリセルの面積は２Ｆ２となり、従来のメモリセルの面積４Ｆ２と比較して、略２倍の高集積化及び高密度化を図ることができる。しかしながら、コンピュータ上で扱うデータ容量は増大し続けており、ＮＡＮＤ型フラッシュメモリにおいて更なる大容量化、即ち、更なる高集積化及び高密度化が求められている。
【０００９】
本発明は上記の問題に鑑みてなされたものであり、その目的は、メモリセルの最小面積をより小さくし、高集積化、高密度化、大容量化を図ることが可能になるＮＡＮＤ型の不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体基板上に、最下部及び最上部に絶縁層が配置されるように、前記絶縁層と半導体層が前記半導体基板表面に垂直な第１方向に沿って交互に積層された積層構造部と、電荷保持機能を有する電荷蓄積層と、ゲート端子を構成する第１導電体層と、を備え、前記積層構造部が、１対の互いに対向する側面を備えて畝状に構成され、前記電荷蓄積層が、前記積層構造部の１対の前記側面の両方に接し、前記側面内における前記半導体基板表面に平行な第２方向に一定の幅を有するように形成され、前記第１導電体層が、前記電荷蓄積層表面に接し、前記積層構造部及び前記電荷蓄積層を覆うように形成され、前記半導体層が、前記第１導電体層で前記側面が覆われていない前記半導体層の前記側面より内部領域の内、少なくとも前記第１導電体層の前記第２方向の両側部分に、前記第１導電体層で前記側面が覆われている前記半導体層の第１導電型とは異なる第２導電型のソースドレイン領域が形成され、前記ソースドレイン領域、前記電荷蓄積層及び前記第１導電体層により、前記積層構造部の１対の前記側面に、１つの前記半導体層に対し、１対のメモリセルが構成されていることを第１の特徴とする。
【００１１】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記積層構造部が、２以上の前記半導体層を備えて構成され、前記１対のメモリセルが前記第１方向に複数組構成されていることを第２の特徴とする。
【００１２】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記積層構造部の複数を、隣接する前記積層構造部の夫々が、一方の前記側面同士が互いに対向するように、前記第１方向及び前記第２方向に直交する第３方向に配置した積層構造群を備え、前記１対のメモリセルが、前記第３方向に複数組構成されていることを第３の特徴とする。
【００１３】
上記第１または第２特徴の本発明に係る不揮発性半導体記憶装置は、前記電荷蓄積層及び前記第１導電体層が、１つの前記積層構造部に対して前記第２方向に分離して複数形成され、前記１対のメモリセルが、前記第２方向に複数組構成されていることを第４の特徴とする。
【００１４】
上記第１または第２特徴の本発明に係る不揮発性半導体記憶装置は、前記積層構造部の複数を、隣接する前記積層構造部の夫々が、一方の前記側面同士が互いに対向するように、前記第１方向及び前記第２方向に直交する第３方向に配置した積層構造群を備え、前記電荷蓄積層及び前記第１導電体層が、前記積層構造群を構成する複数の前記積層構造部に亘って前記第２方向に分離して複数形成され、前記１対のメモリセルが、前記第２方向及び前記第３方向に複数組構成されていることを第５の特徴とする。
【００１５】
上記第４または第５特徴の本発明に係る不揮発性半導体記憶装置は、前記積層構造部の前記側面の両方に接し前記第２方向に一定の幅を有するように形成された前記第２導電体層を備え、前記半導体層が、前記第１導電体層または第２導電体層で前記側面が覆われていない前記半導体層の前記内部領域の内、前記第２導電体層の前記第２方向の両側部分に、前記第２導電型の前記ソースドレイン領域が形成され、前記第２導電体層の前記第２方向の両側部分の前記ソースドレイン領域、及び、前記第２導電体層により、前記積層構造部の１対の前記側面に、１つの前記半導体層に対し、１対の選択トランジスタが構成されていることを第６の特徴とする。
【００１６】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記第２導電体層が、１または複数の前記積層構造部に対して前記第２方向に分離して複数形成され、前記１対の選択トランジスタが、前記第２方向に複数組構成されてなり、前記選択トランジスタの夫々が、前記積層構造部の側面別、前記半導体送別に設定された選択トランジスタ群に分類され、同一の前記選択トランジスタ群を構成する前記選択トランジスタの夫々が、前記第２方向に隣接する前記ソースドレイン領域同士を接続して直列接続され、前記メモリセルの夫々が、前記積層構造部の側面別、前記半導体層別に設定されたメモリセルユニットに分類され、同一の前記メモリセルユニットを構成する前記メモリセルの夫々が、前記第２方向に隣接する前記ソースドレイン領域同士を接続して直列接続され、同じ前記側面の同じ前記半導体層に形成された前記メモリセルユニットと前記選択トランジスタ群が、前記第２方向に隣接する前記ソースドレイン領域同士を接続して直列接続されていることを第７の特徴とする。
【００１７】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記積層構造群が、前記半導体層の数が同じ前記積層構造部の複数で構成され、前記選択トランジスタ群が、夫々、前記積層構造部夫々の前記半導体層の数をＮとした場合に、Ｎ＋２個の前記選択トランジスタで構成され、選択対象の前記メモリセルユニットが形成された前記積層構造部の側面の一方を選択するための１対の第１選択制御線と、選択対象の前記メモリセルユニットが形成された前記半導体層を選択するために、前記半導体層別に構成されたＮ本の第２選択制御線と、を備え、同じ前記積層構造部に形成された前記選択トランジスタ群は、前記ソースドレイン領域により前記メモリセルユニットに接続されていない端部が、共通のビット線に接続され、前記選択トランジスタ群を構成する前記選択トランジスタの内、２個の前記選択トランジスタのゲート端子が対応する前記第１選択制御線に、Ｎ個の前記選択トランジスタのゲート端子が対応する前記第２選択制御線に夫々接続されていることを第８の特徴とする。
【００１８】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記選択トランジスタの夫々が、ノーマリーオフ型またはノーマリーオン型の内の何れか一方で構成される第１選択トランジスタと、前記第１選択トランジスタとは異なる型の第２選択トランジスタの何れか一方で構成され、前記第１選択制御線に接続する前記選択トランジスタの内、選択対象となる前記積層構造部の側面に形成された前記メモリセルユニットに接続する前記選択トランジスタが前記第１選択トランジスタで構成され、他の前記選択トランジスタが前記第２選択トランジスタで構成され、前記第２選択制御線に接続する前記選択トランジスタの内、選択対象となる前記半導体層に形成された前記メモリセルユニットに接続する前記選択トランジスタが前記第１選択トランジスタで構成され、他の前記選択トランジスタが前記第２選択トランジスタで構成されていることを第９の特徴とする。
【００１９】
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記積層構造部が、前記絶縁層が酸化膜で構成され、前記半導体層が多結晶シリコン膜で構成され、前記電荷蓄積層が、酸化膜と窒化膜を第１単位積層膜とし、１または複数の第１単位積層膜で構成される第１積層膜、または、酸化膜と窒化膜と酸化膜を第２単位積層膜とし、１または複数の第２単位積層膜で構成される第２積層膜の何れか一方で構成されていることを第１０の特徴とする。
【００２０】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置の製造方法であって、前記絶縁層を構成する絶縁材料を堆積する絶縁材料堆積工程と、前記半導体層を構成する半導体材料を堆積する半導体材料堆積工程と、を有し、最初と最後に前記絶縁材料堆積工程を実行するように、前記絶縁材料堆積工程と前記半導体材料堆積工程を交互に所定回数実行して、積層膜を形成する積層膜形成工程と、前記積層膜を畝状に形成するための第１マスクを前記積層膜上に形成し、前記積層膜をエッチングして、前記積層構造部を形成する積層構造部形成工程と、少なくとも前記積層構造部の前記側面に、前記電荷蓄積層を構成する誘電体材料を堆積する誘電体材料堆積工程と、少なくとも前記誘電体材料の表面に接し、前記積層構造部及び前記誘電体材料を覆うように、前記第１導電体層を構成する導電体材料を堆積する導電体材料堆積工程と、前記誘電体材料及び前記導電体材料を、前記第２方向に一定の幅を有するように加工するための第２マスクを用い、前記誘電体材料と前記導電体材料を加工して前記電荷蓄積層と前記第１導電体層を形成する電荷蓄積層・導電体層形成工程と、前記第１導電体層で前記側面が覆われていない前記半導体層の少なくとも前記第１導電体層の前記第２方向の両側部分に、所定の注入角度で不純物をイオン注入して、前記ソースドレイン領域を形成するソースドレイン領域形成工程と、を実行することを特徴とする。
【発明の効果】
【００２１】
上記特徴の本発明に係る不揮発性半導体記憶装置によれば、絶縁層と半導体層を交互に蓄積した積層構造部を備え、積層構造部の両側側面に第２方向に一定の幅を有する電荷蓄積層及び導電体層を形成し、積層構造部を構成する半導体層の内、第１導電体層の第２方向の両側部分にソースドレイン領域を形成し、ソースドレイン領域、電荷蓄積層及び第１導電体層により１対のメモリセルを構成したので、同じメモリセルのゲート端子、ソース端子及びドレイン端子が同一平面上に配置される構成となり、簡素な構成で、特別なプロセスを必要とすることなく、上記特許文献１に記載の不揮発性半導体記憶装置以上の高集積化及び高密度化を図ることが可能になる。
【００２２】
更に、上記特徴の本発明に係る不揮発性半導体記憶装置によれば、積層構造部は、半導体基板表面に垂直な第１方向に絶縁層と半導体層を交互に積層して構成されているため、積層する半導体層の数を増加させるのみで、容易に、高集積化及び高密度化を図ることが可能になる。具体的には、最小加工寸法をＦ、半導体層の数をＮとすると、メモリセルの最小面積は、２Ｆ×２Ｆ÷（２×Ｎ）＝２Ｆ２／Ｎとなる。つまり、半導体層の数Ｎを増加させる毎にメモリセルの最小面積は小さくなることから、微細加工技術によらず、比較的容易に、大容量化を図り、低コスト化を図ることが可能になる。
【００２３】
特に、上記第２の特徴の不揮発性半導体記憶装置によれば、半導体層を２層以上備える構成であることから、２Ｆ×２Ｆの範囲に４つ以上のメモリセルが形成されるので、メモリセルの最小面積は、実質的に、２Ｆ×２Ｆ÷４＝Ｆ２以下となり、メモリセルの最小面積が実質的に２Ｆ２となる上記特許文献１に記載の不揮発性半導体装置以上に、高集積化及び高密度化を図ることができる。
【００２４】
上記第４または第５の特徴の本発明装置に係る不揮発性半導体記憶装置によれば、電荷蓄積層及び第１導電体層が、１つの積層構造部に対して第２方向に分離して複数形成され、１対のメモリセルが第２方向に複数組構成されるように構成したので、簡素な構成で、ＮＡＮＤ型のメモリセルアレイを構成することができる。
【００２５】
上記第６の特徴の本発明に係る不揮発性半導体記憶装置によれば、選択トランジスタを積層構造部に形成するように構成したので、選択トランジスタについても、メモリセルと同様に、高集積化及び高密度化を図ることが可能になる。また、ＮＡＮＤ型メモリセルアレイにおいて、処理対象のメモリセルのある列を容易に選択可能になる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る不揮発性半導体記憶装置及びその製造方法（以下、適宜「本発明装置」、「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００２７】
〈第１実施形態〉
本発明装置及び本発明方法について、図１〜図７を基に説明する。
【００２８】
先ず、本発明装置１の構成について、図１〜図３を基に説明する。ここで、図１（ａ）は、本発明装置１の概略部分構成例を示しており、図１（ｂ）は、図１（ａ）のＣＣ’を含むＹ方向及びＺ方向に平行なＹＺ平面の断面図を示している。また、図２は、本発明装置１のメモリセルアレイの概略構成例を示す等価回路図である。図３は、本発明装置１をＺ方向からみた場合の側面の部分概略構成を示している。尚、図１〜図９は、説明のために、必ずしも実際の装置とは寸法比が一致していない。
【００２９】
以下、本実施形態では、本発明装置１がＮＡＮＤ型フラッシュメモリである場合を想定して説明する。
【００３０】
本発明装置１は、図１に示すように、半導体基板１０上に、最下部及び最上部に絶縁層が配置されるように、絶縁層と半導体層が半導体基板１０の表面に垂直なＸ方向（第１方向に相当）に沿って交互に積層された積層構造部Ｌと、電荷保持機能を有する電荷蓄積層ＣＳと、ゲート端子を構成する第１導電体層ＣＧ１と、を備えて構成されている。本発明装置１は、積層構造部Ｌが、１対の互いに対向する側面を備えて畝状に構成され、電荷蓄積層ＣＳが、積層構造部Ｌの１対の側面の両方に接し、側面内における半導体基板１０の表面に平行なＹ方向（第２方向に相当）に一定の幅を有するように形成され、第１導電体層ＣＧ１が、電荷蓄積層ＣＳの表面に接し、積層構造部Ｌ及び電荷蓄積層ＣＳを覆うように形成され、半導体層が、第１導電体層ＣＧ１で側面が覆われていない半導体層の側面より内部領域の内、少なくとも第１導電体層ＣＧ１のＹ方向の両側部分に、第１導電体層ＣＧ１で側面が覆われている半導体層の第１導電型とは異なる第２導電型のソースドレイン領域Ａ２が形成され、ソースドレイン領域Ａ２、電荷蓄積層ＣＳ及び第１導電体層ＣＧ１により、積層構造部Ｌの１対の側面に、１つの半導体層に対し、１対のメモリセルが構成されている。
【００３１】
より詳細には、積層構造部Ｌは、図１に示すように、本実施形態では、半導体基板１０の表面に垂直なＸ方向（第１方向に相当）に沿って、酸化膜で構成された３層の絶縁層ＬＩ１、ＬＩ２、ＬＩ３と、多結晶シリコン膜で構成された２層のＰ型半導体層ＬＳ１、ＬＳ２を備えて構成されており、１対のメモリセルがＸ方向に２組ずつ構成されている。尚、本実施形態では、説明のために、積層構造部Ｌが２層の半導体層ＬＳ１及びＬＳ２を備え、１対のメモリセルがＸ方向に２組ずつ構成されている場合について説明するが、半導体層の数は、本発明装置１の用途やプロセス等に応じて適切に設定し、絶縁層の数は、半導体層の数より１多く設定する。
【００３２】
また、積層構造部Ｌは、本実施形態では、Ｙ方向に延伸する直方体状（畝状）に形成されており、Ｚ方向に垂直な２つの面が、１対の互いに対向する側面を構成しており、当該側面にメモリセルが構成されている。尚、本実施形態では、積層構造部Ｌが直方体状に形成されている場合について説明するが、例えば、Ｙ方向に垂直な面を底面とし、当該Ｙ方向に垂直な面が台形状の柱状に形成する等、他の形状であっても良い。
【００３３】
積層構造部Ｌの各半導体層ＬＳ１及びＬＳ２は、図１（ｂ）に示すように、後述する電荷蓄積層ＣＳを介して、後述する第１導電体層ＣＧ１で側面が覆われている半導体層ＬＳ１及びＬＳ２の側面より内部領域に、チャネル領域Ａ１が形成されている。更に、半導体層ＬＳ１及びＬＳ２は、図１（ｂ）に示すように、チャネル領域Ａ１の両側であって、第１導電体層ＣＧ１で側面が覆われていない半導体層ＬＳ１及びＬＳ２の側面より内部領域に、Ｎ型のソースドレイン領域Ａ２が形成されている。
【００３４】
更に、本実施形態の本発明装置１は、図１に示すように、２層の半導体層ＬＳ１及びＬＳ２で構成される積層構造部Ｌの複数を、隣接する積層構造部Ｌの夫々が、一方の側面同士が互いに対向するように、Ｚ方向に配置した積層構造群を備えている。これにより、本実施形態の積層構造部Ｌは、夫々、後述する１対のメモリセルが、Ｚ方向に複数組構成される。ここで、本実施形態では、図２に示すように、１つの積層構造部Ｌに形成されるメモリセルが、１つのメモリセルブロックを形成する場合について説明する。尚、メモリセルブロックの構成は、これに限られるものではなく、例えば、複数の積層構造部Ｌに形成されるメモリセルが、１つのメモリセルブロックを形成しても良いし、１つの積層構造部Ｌに複数のメモリセルブロックを設定する構成であっても良い。
【００３５】
電荷蓄積層ＣＳは、本実施形態では、酸化膜と窒化膜と酸化膜からなるＯＮＯ膜ＣＳ’（１つの第２単位積層膜で構成される第２積層膜に相当）で構成されている。尚、本実施形態では、電荷蓄積層ＣＳを、電荷を膜内に散在するトラップ順位で捕獲するＭＯＮＯＳ構造のＯＮＯ膜ＣＳ’で形成したので、電荷が電荷蓄積層ＣＳ内を自由に移動できず、結果的に、Ｘ方向及びＺ方向に隣接するメモリセル間で電気的に絶縁された状態となる。このため、図１に示すように、電荷蓄積層ＣＳをメモリセル間で絶縁する必要が無くなり、電荷蓄積層ＣＳの形成加工を容易にできる。
【００３６】
電荷蓄積層ＣＳは、図１に示すように、本実施形態では、Ｙ方向に最小加工寸法Ｆの幅を有し、積層構造群を構成する複数の積層構造部Ｌに亘ってＹ方向に分離して複数形成されている。尚、本実施形態では、図２に示すように、１つの積層構造部Ｌに対し、１６個の電荷蓄積層ＣＳが夫々Ｙ方向に分離して形成されている。
【００３７】
第１導電体層ＣＧ１は、図１に示すように、本実施形態では、電荷蓄積層ＣＳの表面に接し、電荷蓄積層ＣＳの上面全体を覆うように形成されており、メモリセルのゲート端子として機能する。本発明装置１の第１導電体層ＣＧ１は、電荷蓄積層ＣＳと同様に、Ｙ方向に最小加工寸法Ｆの幅を有し、積層構造群を構成する複数の積層構造部Ｌに亘ってＹ方向に分離して複数形成されている。また、本実施形態では、電荷蓄積層ＣＳと同様に、１６個の第１導電体層ＣＧ１が夫々Ｙ方向に分離して形成されている。
【００３８】
以上のように、積層構造部Ｌ、電荷蓄積層ＣＳ及び第１導電体層ＣＧ１を構成することにより、１つの積層構造部Ｌの１つの半導体層について、１対のメモリセルが、Ｙ方向に１６組構成される。また、２個の積層構造部Ｌ１及びＬ２を備えることから、１対のメモリセルが、Ｚ方向に２組構成される。
【００３９】
〈選択トランジスタ〉
本実施形態の本発明装置１は、図１及び図２に示すように、積層構造部Ｌ１及びＬ２が、更に、１対の側面に１対の選択トランジスタの複数を備える構成となっている。
【００４０】
より詳細には、本実施形態の積層構造部Ｌ１及びＬ２は、側面の両方に接しＹ方向に一定の幅を有するように形成された第２導電体層ＣＧ２を備えている。ここでは、第２導電体層ＣＧ２のＹ方向の幅は、第１導電体層ＣＧ１と同様に、最小加工寸法Ｆとなっている。また、本実施形態の第２導電体層ＣＧ２は、２個の積層構造部Ｌ１及びＬ２に対してＹ方向に分離して複数形成されている。尚、本実施形態の選択トランジスタの構成は、上述したメモリセルの構成と同じであり、第２導電体層ＣＧ２の半導体基板１０側に電荷蓄積層ＣＳを備えて構成されている。
【００４１】
積層構造部Ｌ１及びＬ２の各半導体層ＬＳ１及びＬＳ２は、図１（ｂ）に示すように、更に、第２導電体層ＣＧ２で側面が覆われている半導体層ＬＳ１及びＬＳ２の内部領域にチャネル領域Ａ１が形成され、第１導電体層ＣＧ１または第２導電体層ＣＧ２で側面が覆われていない半導体層ＬＳ１及びＬＳ２の内部領域の内、第２導電体層ＣＧ２のＹ方向の両側部分に、Ｎ型のソースドレイン領域Ａ２が形成されている。そして、第２導電体層ＣＧ２のＹ方向の両側部分のソースドレイン領域Ａ２、及び、第２導電体層ＣＧ２により、積層構造部Ｌ１及びＬ２の１対の側面に、１つの半導体層に対し、１対の選択トランジスタが構成されている。
【００４２】
〈回路構成〉
続いて、本発明装置１のメモリセル及び選択トランジスタの接続構成について、図１及び図２を基に説明する。尚、本実施形態では、簡単のために、積層構造部Ｌが２個形成されている場合について説明する。
【００４３】
本発明装置１は、上述したように、図１及び図２に示すように、複数のメモリセルと、処理対象のメモリセルを選択するための選択トランジスタと、処理対象のメモリセルを選択するための制御線を備えて構成されている。
【００４４】
本実施形態の本発明装置１は、上述したように、図２に示すように、２つの積層構造部Ｌ１及びＬ２を備え、１つの積層構造部Ｌに形成されるメモリセルが１つのメモリセルブロックを構成している。本発明装置１は、図１に示すように、メモリセルの夫々が、積層構造部Ｌの側面別、半導体層ＬＳ１及びＬＳ２別に設定されたメモリセルユニットＵに分類され、同一のメモリセルユニットＵを構成するメモリセルの夫々が、Ｙ方向に隣接するソースドレイン領域Ａ２同士を接続して直列接続される構成となっている。
【００４５】
ここで、本実施形態では、上述したように、１つの積層構造部Ｌが２層の半導体層ＬＳ１及びＬＳ２を備えることから、積層構造部Ｌの夫々について、４つのメモリセルユニットＵ１１〜Ｕ１４が設定されている。半導体層ＬＳ１には、メモリセルユニットＵ１１とＵ１４（図示せず）が対になるように設定され、半導体層ＬＳ２には、メモリセルユニットＵ１２とＵ１３（図示せず）が対になるように設定されている。尚、メモリセルユニットＵ１１とＵ１２の間、及び、メモリセルユニットＵ１３とＵ１４の間は、絶縁体層ＬＩ２によって電気的に絶縁され、メモリセルユニットＵ１２とＵ１３の間は、絶縁体層ＬＩ３によって電気的に絶縁されている。また、本実施形態では、上述したように、積層構造部Ｌは、１対のメモリセルがＹ方向に１６組構成されており、１つのメモリセルユニットＵは１６個のメモリセルＣＴ０ｋ〜ＣＴ１５ｋ（ｋ＝１〜メモリセルユニット数４）の直列接続で構成されている。また、メモリセルＣＴ０ｋ〜ＣＴ１５ｋのゲート端子（第１導電体層ＣＧ１）は、夫々が、対応するワード線ＷＬ０〜ＷＬ１５に接続されている。
【００４６】
本発明装置１は、図１に示すように、選択トランジスタの夫々が、積層構造部Ｌの側面別、半導体送別に設定された選択トランジスタ群に分類され、同一の選択トランジスタ群を構成する選択トランジスタの夫々が、Ｙ方向に隣接するソースドレイン領域Ａ２同士を接続して直列接続される構成となっている。尚、選択トランジスタ群は、夫々、積層構造部Ｌ夫々の半導体層の数をＮとした場合に、Ｎ＋２個の選択トランジスタで構成される。ここで、本実施形態では、半導体層の数が２層であることから、各選択トランジスタ群を構成する選択トランジスタの数は、２＋２＝４個となる。
【００４７】
更に、本発明装置１は、選択対象のメモリセルユニットＵが形成された積層構造部Ｌの側面の一方を選択するための１対の第１選択制御線と、選択対象のメモリセルユニットＵが形成された半導体層を選択するために、半導体層ＬＳ１及びＬＳ２別に構成されたＮ本の第２選択制御線と、を備えて構成されている。
【００４８】
本発明装置１は、図１及び図２に示すように、同じ側面の同じ半導体層に形成されたメモリセルユニットＵと選択トランジスタ群が、Ｙ方向に隣接するソースドレイン領域Ａ２同士を接続して直列接続されている。更に、同じ積層構造部Ｌに形成された選択トランジスタ群は、ソースドレイン領域Ａ２によりメモリセルユニットＵに接続されていない端部が、共通のビット線に接続され、選択トランジスタ群を構成する選択トランジスタの内、２個の選択トランジスタのゲート端子が対応する第１選択制御線ＳＧｉ（ｉ＝１、２）に、Ｎ個の選択トランジスタのゲート端子が対応する第２選択制御線ＳＧｊ（ｊ＝３〜Ｎ＋２）に夫々接続されている。
【００４９】
より具体的には、図１に示す積層構造部Ｌ１のメモリセルユニットＵ１１及びメモリセルユニットＵ１２が形成されている側面を選択するための選択トランジスタＳＴ１１〜ＳＴ１４のゲート端子が、第１選択制御線ＳＧ１に接続されており、他の側面を選択するための選択トランジスタＳＴ２１〜ＳＴ２４のゲート端子が、第１選択制御線ＳＧ２に接続されている。また、半導体層ＬＳ２に形成されたメモリセルを選択するための選択トランジスタＳＴ３１〜ＳＴ３４のゲート端子が第２選択制御線ＳＧ３に接続されており、半導体層ＬＳ１に形成されたメモリセルを選択するための選択トランジスタＳＴ４１〜ＳＴ４４のゲート端子が第２選択制御線ＳＧ４に、夫々接続されている。
【００５０】
また、図２において、破線円で示す選択トランジスタＳＴ１１、ＳＴ１２、ＳＴ２３、ＳＴ２４、ＳＴ３２、ＳＴ３３、ＳＴ４１、ＳＴ４４が、ノーマリーオン型のトランジスタで構成され、他の選択トランジスタＳＴ０１〜０４、ＳＴ１３、ＳＴ１４、ＳＴ２１、ＳＴ２２、ＳＴ３１、ＳＴ３４、ＳＴ４２、ＳＴ４３が、ノーマリーオフ型のトランジスタで構成されている。図２において、メモリセルブロックＭＢ２の構成は、メモリセルブロックＭＢ１の構成と同じである。尚、破線円で示す選択トランジスタをノーマリーオフ型のトランジスタで構成し、他の選択トランジスタをノーマリーオン型のトランジスタで構成するようにしても良い。
【００５１】
尚、ノーマリーオン型の選択トランジスタは、ゲート端子に接続された選択制御線の電圧（選択トランジスタのゲート電圧）が選択状態であるか非選択状態であるかに拘わらず、オン状態となる。ノーマリーオフ型の選択トランジスタは、ゲート端子に接続された選択制御線の電圧が選択状態である場合にオン状態となり、ゲート端子に接続された選択制御線の電圧が非選択状態である場合に、オフ状態となる。
【００５２】
このように構成することにより、第１選択制御線ＳＧ１及びＳＧ２、第２選択制御線ＳＧ３及びＳＧ４を適切に選択することで、処理対象のメモリセルを含むメモリセルユニットＵを選択することができ、ワード線ＷＬ０〜１５を適切に選択することで、第１選択制御線ＳＧ１及びＳＧ２、第２選択制御線ＳＧ３及びＳＧ４によって選択されたメモリセルユニットＵ内の処理対象の選択メモリセルを適切に選択することができる。
【００５３】
具体的には、例えば、メモリセルユニットＵ１１を選択する場合、第１選択制御線ＳＧ２及び第２選択制御線ＳＧ３を選択することにより、ノーマリーオフ型のトランジスタである選択トランジスタＳＴ２１及びＳＴ３１をオン状態にする。ノーマリーオン型のトランジスタである選択トランジスタＳＴ１１は、第１選択制御線ＳＧ１が非選択の状態で、選択トランジスタＳＴ４１は、第２選択制御線ＳＧ４が非選択の状態でオン状態となる。尚、メモリセルユニットＵ１２は、選択トランジスタＳＴ４２が、メモリセルユニットＵ１３は、選択トランジスタＳＴ１３及びＳＴ４３が、メモリセルユニットＵ１４は、選択トランジスタＳＴ１４が、夫々、オフ状態となるので、選択されない。これにより、メモリセルユニットＵ１１のみを選択できる。
【００５４】
同様に、メモリセルユニットＵ１２を選択する場合は、第１制御線ＳＧ２と第２制御線ＳＧ４を、メモリセルユニットＵ１３を選択する場合は、第１制御線ＳＧ１と第２制御線ＳＧ４を、メモリセルユニットＵ１４を選択する場合は、第１制御線ＳＧ１と第２制御線ＳＧ３を、夫々選択する。
【００５５】
更に、本実施形態では、図２に示すように、積層構造部Ｌ１及びＬ２は、夫々、積層構造部Ｌ別に設定された選択トランジスタＳＴ０ｋ（１〜４）を備えて構成されており、メモリセルユニットＵ０ｋの選択トランジスタ群に接続されていないソースドレイン領域Ａ２と、Ｙ方向に隣接する選択トランジスタＳＴ０ｋのソースドレイン領域Ａ２とを接続して直列接続される構成となっている。また、選択トランジスタＳＴ０ｋのメモリセルユニットＵ０ｋと接続されていないソースドレイン領域Ａ２は、メモリセルアレイ内で共通のソース線ＳＬに接続されている。
【００５６】
〈製造方法〉
次に、本発明方法について、図４〜図７を基に説明する。ここで、図４〜図７は、本発明方法の各工程における本発明装置１の半導体基板１０の表面に垂直な断面を部分的に示している。より具体的には、図４（ａ）、図５（ａ）、図６（ａ）及び図７（ａ）は、図１に示すＡ−Ａ’を含む垂直断面を、図４（ｂ）、図５（ｂ）、図６（ｂ）及び図７（ｂ）は、図１に示すＢ−Ｂ’を含む垂直断面を、図４（ｃ）、図５（ｃ）、図６（ｃ）及び図７（ｃ）は、図１に示すＣ−Ｃ’を含む垂直断面を、図４（ｄ）、図５（ｄ）、図６（ｄ）及び図７（ｄ）は、図１に示すＤ−Ｄ’を含む垂直断面を、夫々示している。
【００５７】
本発明方法では、先ず、積層膜Ｌ’を形成する積層膜形成工程を実行する。具体的には、積層膜形成工程は、絶縁層ＬＩ１、ＬＩ２、ＬＩ３を構成する絶縁材料を堆積する絶縁材料堆積工程と、半導体層ＬＳ１、ＬＳ２を構成する半導体材料を堆積する半導体材料堆積工程と、を有し、最初と最後に絶縁材料堆積工程を実行するように、絶縁材料堆積工程と半導体材料堆積工程を交互に所定回数実行する。
【００５８】
具体的には、ここでは、３回の絶縁材料堆積工程と２回の半導体材料堆積工程を実行して、積層膜Ｌ’を形成する。各絶縁材料堆積工程では、ＣＶＤ法 (ＣｈｅｍｉｃＡｌ ＶＡｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ)により、例えば、膜厚が１０ｎｍ〜５０ｎｍの酸化膜ＬＩ１’、ＬＩ２’、ＬＩ３’を形成する。尚、酸化膜ＬＩ１’、ＬＩ２’、ＬＩ３’（絶縁層ＬＩ１、ＬＩ２、ＬＩ３）の膜厚は、プロセスやトランジスタ特性等に応じて、半導体基板１０と半導体層ＬＳ１との間、半導体層ＬＳ１と半導体層ＬＳ２との間、及び、半導体層ＬＳ２と電荷蓄積層ＣＳとの間が良好に絶縁されるように設定する。
【００５９】
各半導体材料堆積工程では、ＣＶＤ法により、直前に実行された絶縁材料堆積工程で形成した酸化膜ＬＩｈ’（ｈ＝１、２）上に、例えば、膜厚が１０ｎｍ〜１００ｎｍの多結晶シリコン膜ＬＳｈ’（ｈ＝１、２）を形成する。尚、多結晶シリコン膜ＬＳ１’及びＬＳ２’（半導体層ＬＳ１及びＬＳ２）の膜厚は、膜厚がメモリセル及び選択トランジスタのチャネル幅となることを考慮して、所望のトランジスタ特性が得られるように設定する。また、当該半導体材料堆積工程は、シリコンをエピタキシャル成長させて多結晶シリコン膜ＬＳｈ’を形成するように構成しても良い。引き続き、多結晶シリコン膜ＬＳｈ’の形成後、多結晶シリコン膜ＬＳｈ’の全面にボロン等のＰ型不純物をイオン注入する。ここでは、Ｐ型不純物のドーズ量が、１×１０１６ｃｍ３から１×１０１９ｃｍ３程度になるように調整する。
【００６０】
続いて、図４に示すように、積層膜Ｌ’を畝状に形成するための第１マスクＲ１を積層膜Ｌ’上に形成し、図５に示すように、積層膜Ｌ’をエッチングして、積層構造部Ｌを形成する積層構造部形成工程を実行する。尚、本実施形態では、積層構造部形成工程と共に、選択トランジスタをノーマリーオン型またはノーマリーオフ型にするための選択トランジスタ形成工程を実行する。
【００６１】
具体的には、先ず、積層膜Ｌ’の全面に膜厚が５０ｎｍ程度の窒化膜を形成し、フォトリソグラフィにより窒化膜のパターニングを行い、第１マスクＲ１を形成する第１マスク形成処理を行う。続いて、窒化膜で形成された第１マスクＲ１を用い、積層膜Ｌ’の内、絶縁膜ＬＩ３’と多結晶シリコン膜ＬＳ２’をエッチングする。
【００６２】
引き続き、図２に示すように、積層構造部Ｌ１の上段の半導体層ＬＳ２に形成されるメモリセルを選択するための第２選択制御線ＳＧ３に接続される選択トランジスタＳＴ３２及びＳＴ３３をノーマリーオン型にするための第１処理を行う。
【００６３】
より詳細には、フォトリソグラフィにより、選択トランジスタＳＴ３２及びＳＴ３３が形成される積層構造部Ｌ１の側面に相当する領域、即ち、積層構造部Ｌ１を構成する多結晶シリコン膜ＬＳ２’の側面の内、選択トランジスタＳＴ３２及びＳＴ３３が形成される両側側面部分（第１部分領域）に対し、Ｎ型不純物をイオン注入するための開口部を有するフォトレジストを形成する。そして、積層構造部Ｌ１を構成する多結晶シリコン膜ＬＳ２’の第１部分領域に、リン等のＮ型不純物を斜め上方からイオン注入し、フォトレジストを除去する。これにより、選択トランジスタＳＴ３２及びＳＴ３３は、ノーマリーオン型となる。
【００６４】
引き続き、積層構造部Ｌ１の下段の半導体層ＬＳ１に形成されるメモリセルを選択するための第２選択制御線ＳＧ４に接続される選択トランジスタＳＴ４２及びＳＴ４３をノーマリーオフ型にするための第２処理を行う。
【００６５】
より詳細には、フォトリソグラフィにより、積層構造部Ｌ１を構成する多結晶シリコン膜ＬＳ２’の両側側面の内、選択トランジスタＳＴ４２及びＳＴ４３が形成される両側側面部分（第２部分領域）に対し、Ｐ型不純物をイオン注入するための開口部を有するフォトレジストを形成する。そして、積層構造部Ｌ１を構成する多結晶シリコン膜ＬＳ２’の第２部分領域に、ボロン等のＰ型不純物を斜め上方からイオン注入し、フォトレジストを除去する。これにより、選択トランジスタＳＴ４２及びＳＴ４３は、ノーマリーオフ型となる。尚、本実施形態では、後述する第３処理で、当該第２部分領域に対し、Ｎ型不純物がイオン注入される構成となっているため、当該Ｎ型不純物による影響を相殺させることが可能な程度に、Ｐ型不純物の注入量を設定する。
【００６６】
引き続き、第１マスク形成処理で形成した第１マスクＲ１を用い、積層膜Ｌ’の内、絶縁膜ＬＩ２’、多結晶シリコン膜ＬＳ１’、絶縁膜ＬＩ１’をエッチングし、第１マスクＲ１（窒化膜）をリン酸で除去する。これにより、図５に示すように、積層構造部Ｌが形成される。
【００６７】
引き続き、図２に示すように、積層構造部Ｌ１の側面を選択するための第１選択制御線ＳＧ１に接続される選択トランジスタＳＴ１１及びＳＴ１２、及び、第２選択制御線ＳＧ４に接続されるＳＴ４１をノーマリーオン型にするための第３処理を行う。
【００６８】
より詳細には、フォトリソグラフィにより、選択トランジスタＳＴ１１〜ＳＴ１４、ＳＴ４１〜ＳＴ４４が形成される積層構造部Ｌ１の側面に相当する領域、即ち、積層構造部Ｌ１を構成する多結晶シリコン膜ＬＳ１’及びＬＳ２’の側面の内、選択トランジスタＳＴ１１〜ＳＴ１４、ＳＴ４１〜ＳＴ４４が形成される両側側面部分（第３部分領域）に対し、Ｎ型不純物をイオン注入するための開口部を有するフォトレジストを形成する。そして、積層構造部Ｌ１のＺ方向に垂直な側面に対し、選択トランジスタＳＴ１１、ＳＴ１２、ＳＴ４１及びＳＴ４２が形成される側の斜め上方から、リン等のＮ型不純物をイオン注入し、フォトレジストを除去する。これにより、選択トランジスタＳＴ１１、ＳＴ１２、ＳＴ４１及びＳＴ４２が形成される側面に対してのみＮ型不純物がイオン注入されることとなり、選択トランジスタＳＴ１１、ＳＴ１２及びＳＴ４１は、ノーマリーオン型となる。選択トランジスタＳＴ４２は、上述したように、第２処理において、当該第３処理でイオン注入されるＮ型不純物による影響を相殺することが可能な程度にＰ型不純物の注入量を調整していることから、ノーマリーオフ型に維持される。
【００６９】
引き続き、図２に示すように、積層構造部Ｌ１の側面を選択するための第１選択制御線ＳＧ２に接続される選択トランジスタＳＴ２３及びＳＴ２４、及び、第２選択制御線ＳＧ４に接続されるＳＴ４４をノーマリーオン型にするための第４処理を行う。当該選択トランジスタ形成工程の第４処理を実行することにより、積層構造部Ｌ１の全ての選択トランジスタＳＴ１１〜１４、ＳＴ２１〜２４、ＳＴ３１〜３４、ＳＴ４１〜４４を、所望のノーマリーオン型またはノーマリーオフ型に設定することができる。
【００７０】
より詳細には、フォトリソグラフィにより、選択トランジスタＳＴ１１〜ＳＴ１４、ＳＴ４１〜ＳＴ４４が形成される積層構造部Ｌ１の側面に相当する領域、即ち、積層構造部Ｌ１を構成する多結晶シリコン膜ＬＳ１’及びＬＳ２’の側面の内、選択トランジスタＳＴ２１〜ＳＴ２４、ＳＴ４１〜ＳＴ４４が形成される両側側面部分（第４部分領域）に対し、Ｎ型不純物をイオン注入するための開口部を有するフォトレジストを形成する。そして、積層構造部Ｌ１のＺ方向に垂直な側面に対し、選択トランジスタＳＴ２３、ＳＴ２４、ＳＴ４３及びＳＴ４４が形成される側の斜め上方から、リン等のＮ型不純物をイオン注入し、フォトレジストを除去する。これにより、選択トランジスタＳＴ２３、ＳＴ２４、ＳＴ４３及びＳＴ４４が形成される側面に対してのみＮ型不純物がイオン注入されることとなり、選択トランジスタＳＴ２３、ＳＴ２４及びＳＴ４４は、ノーマリーオン型となる。選択トランジスタＳＴ４３は、上述したように、第２処理において、当該第４処理でイオン注入されるＮ型不純物による影響を相殺することが可能な程度にＰ型不純物の注入量を調整していることから、ノーマリーオフ型に維持される。
【００７１】
続いて、図６に示すように、少なくとも積層構造部Ｌ１の側面に、電荷蓄積層ＣＳを構成する誘電体材料を堆積する誘電体材料堆積工程を実行する。尚、本実施形態の電荷蓄積層ＣＳは、ＯＮＯ膜ＣＳ’で構成されており、２つの積層構造部Ｌ１及びＬ２の両方について、両側側面の全面に、ＯＮＯ膜ＣＳ’を形成する。
【００７２】
更に、図６に示すように、少なくとも誘電体材料（ＯＮＯ膜ＣＳ’）の表面に接し、積層構造部Ｌ及びＯＮＯ膜ＣＳ’を覆うように、第１導電体層ＣＧ１を構成する導電体材料ＣＧ’を堆積する導電体材料堆積工程を実行する。ここで、本実施形態では、同じ導電体材料ＣＧ’により、選択トランジスタのゲート端子を構成する第２導電体層ＣＧ２を形成するように構成されており、２つの積層構造部Ｌ１及びＬ２の全面に形成された電荷蓄積層ＣＳの全面に導電体材料ＣＧ’を堆積し、多結晶シリコン膜ＣＧ’を形成する。
【００７３】
引き続き、誘電体材料及び導電体材料ＣＧ’を、Ｙ方向に一定の幅を有するように加工するための第２マスク（図示せず）を用い、誘電体材料と導電体材料ＣＧ’を加工して電荷蓄積層ＣＳと第１導電体層ＣＧ１を形成する電荷蓄積層・導電体層形成工程を実行する。詳細には、第２マスクは、窒化膜で構成されており、メモリセルのゲート端子を構成する第１導電体層ＣＧ１及び電荷蓄積層ＣＳと、選択トランジスタのゲート端子を構成する第２導電体層ＣＧ２の両方を形成可能なパターンを備えている。フォトリソグラフィにより、第２マスクを用いて誘電体材料と導電体材料ＣＧ’をエッチングすることにより、第１導電体層ＣＧ１及び電荷蓄積層ＣＳ、第２導電体層ＣＧ２を形成し、第２マスクをリン酸で除去する。
【００７４】
引き続き、図７に示すように、第１導電体層ＣＧ１で側面が覆われていない半導体層ＬＳ１及びＬＳ２の少なくとも第１導電体層ＣＧ１のＹ方向の両側部分に、所定の注入角度でＮ型の不純物をイオン注入して、ソースドレイン領域Ａ２を形成するソースドレイン領域形成工程を実行する。本実施形態では、更に、第２導電体層ＣＧ２のＹ方向の両側部分に、第１導電体層ＣＧ１と同じ注入角度でＮ型の不純物をイオン注入して、ソースドレイン領域Ａ２を形成する。
【００７５】
尚、本実施形態の本発明方法によって製造されたメモリセルは、図１に示すように、２Ｆ×２Ｆの面積に、１対のメモリセルを２組形成することができる。このため、実質的に、本発明装置のメモリセルの最小面積は、２Ｆ×２Ｆ÷（２×２）＝Ｆ２となり、特許文献１に記載のＮＡＮＤ型フラッシュメモリにおけるメモリセルの最小面積２Ｆ２と比較して、２倍の高集積化及び高密度化を達成することができる。
【００７６】
尚、本発明方法及び本発明装置１では、プロセス等の制約によるが、積層構造部Ｌの半導体層の数を増やすことができる。半導体層の数をＮとすると、メモリセルの最小面積は、実質的に、２Ｆ×２Ｆ÷（２×Ｎ）＝２Ｆ２／Ｎとなり、高集積化及び高密度化を達成できる。
【００７７】
〈別実施形態〉
〈１〉上記第１実施形態では、半導体層ＬＳ１及びＬＳ２の導電型がＰ型、ソースドレイン領域Ａ２の導電型がＮ型である場合について説明したが、半導体層ＬＳ１及びＬＳ２の導電型がＮ型、ソースドレイン領域Ａ２の導電型がＰ型で構成されていても良い。
【００７８】
〈２〉上記第１実施形態では、本発明装置１が、２個の積層構造部Ｌ１及びＬ２を備える場合について説明したが、これに限るものではない。積層構造部Ｌの数は、本発明装置１の用途やプロセス等に応じて適切に設定する。
【００７９】
また、上記第１実施形態では、積層構造部Ｌを構成する半導体層の数が、全ての積層構造部Ｌで同じ場合について説明したが、これに限るものではなく、半導体層の数が異なる複数の積層構造部Ｌを備える構成にしても良い。
【００８０】
〈３〉また、上記第１実施形態では、積層構造部Ｌが２層の半導体層ＬＳ１及びＬＳ２を備えて構成され、選択トランジスタ群が４個の選択トランジスタで構成されている場合について説明したが、これに限るものではない。積層構造部Ｌの半導体層の数は、本発明装置１の用途やプロセス等に応じて適切に設定し、選択トランジスタ群を構成する選択トランジスタの数は、積層構造部Ｌを構成する半導体層の層数に応じて設定する。例えば、図９または図１０に示すように、積層構造部Ｌが４層の半導体層を備えて構成される場合は、選択トランジスタ群が６個の選択トランジスタで構成されるように設定しても良い。
【００８１】
尚、上記第１実施形態では、積層構造部Ｌの半導体層の数をＮとした場合に、２本の第１選択制御線とＮ本の第２選択制御線を備える場合について説明したが、これに限るものはない。選択制御線の構成は、選択トランジスタの構成や配置に応じて設定する。
【００８２】
〈４〉上記第１実施形態では、メモリセルユニットＵが１６個のメモリセルで構成されている場合について説明したが、これに限るものではない。メモリセルユニットＵのメモリセルの数は、本発明装置１の用途やプロセス等に応じて適切に設定する。
【００８３】
また、上記第１実施形態では、メモリセルユニットＵを構成するメモリセルの数が、全ての積層構造部Ｌで同じ場合について説明したが、これに限るものではなく、メモリセルの数が異なる複数の積層構造部Ｌを備える構成にしても良い。
【００８４】
〈５〉上記第１実施形態では、電荷蓄積層ＣＳが、酸化膜と窒化膜と酸化膜からなるＯＮＯ膜ＣＳ’（１つの第２単位積層膜で構成される第２積層膜）で構成される場合について説明したが、これに限るものではない。例えば、複数の第２単位積層膜で構成される第２積層膜であっても良いし、酸化膜と窒化膜を第１単位積層膜とし、１または複数の第１単位積層膜で構成される第１積層膜で構成されていても良い。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る不揮発性半導体記憶装置の概略部分構成例を示す斜視図
【図２】本発明に係る不揮発性半導体記憶装置のメモリセル及び選択トランジスタの概略接続構成例を示す等価回路図
【図３】本発明に係る不揮発性半導体記憶装置の概略部分構成例を示す部分側面視図
【図４】本発明に係る不揮発性半導体記憶装置の製造方法の各工程における不揮発性半導体記憶装置の概略部分構成例を示す部分断面図
【図５】本発明に係る不揮発性半導体記憶装置の製造方法の各工程における不揮発性半導体記憶装置の概略部分構成例を示す部分断面図
【図６】本発明に係る不揮発性半導体記憶装置の製造方法の各工程における不揮発性半導体記憶装置の概略部分構成例を示す部分断面図
【図７】本発明に係る不揮発性半導体記憶装置の製造方法の各工程における不揮発性半導体記憶装置の概略部分構成例を示す部分断面図
【図８】本発明に係る不揮発性半導体記憶装置の製造方法の別実施形態における不揮発性半導体記憶装置の概略部分構成例を示す部分断面図
【図９】本発明に係る不揮発性半導体記憶装置の別実施形態における選択メモリセルの接続構成例を示す等価回路図
【図１０】本発明に係る不揮発性半導体記憶装置の別実施形態における選択メモリセルの接続構成例を示す等価回路図
【図１１】従来技術に係る不揮発性半導体記憶装置の概略部分構成例を示す斜視図
【符号の説明】
【００８６】
１        本発明に係る不揮発性半導体記憶装置
１０      半導体基板
Ａ１      チャネル領域
Ａ２      ソースドレイン領域
ＣＧ１    第１導電体層（制御ゲート）
ＣＧ２    第２導電体層（制御ゲート）
ＣＧ’    導電体材料（多結晶シリコン膜）
ＣＳ      電荷蓄積層
ＣＳ’    ＯＮＯ膜
ＣＴ      メモリセル
Ｌ        積層構造部
Ｌ１      積層構造部
Ｌ２      積層構造部
Ｌ’      積層膜
ＬＩ１    絶縁層
ＬＳ１    半導体層
ＬＩ２    絶縁層
ＬＳ２    半導体層
ＬＩ３    絶縁層
ＬＩ１’  酸化膜
ＬＳ１’  多結晶シリコン膜
ＬＩ２’  酸化膜
ＬＳ２’  多結晶シリコン膜
ＬＩ３’  酸化膜
ＳＬ      ソース線
ＳＧ０    選択制御線
ＳＧ１    選択制御線
ＳＧ２    選択制御線
ＳＧ３    選択制御線
ＳＧ４    選択制御線
ＳＴ      選択トランジスタ
Ｕ        メモリセルユニット
ＷＬ      ワード線
１００    従来技術に係る不揮発性半導体記憶装置
１０１    絶縁膜
１０２    電荷保持部（フローティングゲート）
１０３    ソースドレイン領域
１０４    ソースドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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