(57)【要約】【課題】ＭＯＳトランジスタの特性に合わせて貫通電流を防止できる出力回路を有する半導体集積装置を提供する。【解決手段】第１、第２ＭＯＳトランジスタＭ１、Ｍ２を有する出力回路１１と、両者を交互にオンオフするドライブ回路１２と、第１、第２ＭＯＳトランジスタＭ１、Ｍ２のうち、オン状態のＭＯＳトランジスタＭ２（Ｍ１）のゲート電圧Ｖｇ２（Ｖｇ１）が、ゲート電圧Ｖｇ２（Ｖｇ１）が反転し始めるときの電圧とオン状態のＭＯＳトランジスタＭ２（Ｍ１）のしきい値Ｖｔｈ２（Ｖｔｈ１）との間に設定された第１電圧Ｖ１から、第１電圧Ｖ１としきい値Ｖｔｈ２（Ｖｔｈ１）との間に設定された第２電圧Ｖ２に至るまでの経過時間ΔＴを求め、経過時間ΔＴに応じて遅延せしめた信号をオフ状態のＭＯＳトランジスタＭ１（Ｍ２）をオンさせる制御信号Ｖｃ１（Ｖｃ２）としてドライブ回路１２に出力する制御手段１３とを具備する。【選択図】図１
2009254148.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧と基準電位との間に直列接続された第１絶縁ゲート電界効果トランジスタと第２絶縁ゲート電界効果トランジスタとを有し、前記入力電圧を変圧した電圧を出力する出力回路と、
駆動信号に応じて、前記第１絶縁ゲート電界効果トランジスタおよび前記第２絶縁ゲート電界効果トランジスタを交互にオンオフするドライブ回路と、
前記第１絶縁ゲート電界効果トランジスタおよび前記第２絶縁ゲート電界効果トランジスタのうち、オン状態の絶縁ゲート電界効果トランジスタのゲート電圧が、前記ゲート電圧が反転し始めるときの電圧とオン状態の前記絶縁ゲート電界効果トランジスタのしきい値との間に設定された第１電圧から、前記第１電圧と前記しきい値との間に設定された第２電圧に至るまでの経過時間を求め、前記経過時間に応じて遅延せしめた信号をオフ状態の前記絶縁ゲート電界効果トランジスタをオンさせる制御信号として前記ドライブ回路に出力する制御手段と、
を具備することを特徴とする半導体集積装置。
【請求項２】
前記制御手段は、
前記ゲート電圧と前記第１電圧とを比較し、第１比較結果を出力する第１電圧比較回路と、
前記ゲート電圧と前記第２電圧とを比較し、第２比較結果を出力する第２電圧比較回路と、
前記第１比較結果および前記第２比較結果を用いて、前記ゲート電圧が前記第１電圧から前記第２電圧に至るまでの経過時間を求める時間算出回路と、
前記第２比較結果を前記経過時間に応じて遅延させ、遅延した前記第２比較結果を前記ドライブ回路に出力する演算回路と、
を具備することを特徴とする請求項１に記載の半導体集積装置。
【請求項３】
前記第１電圧比較回路が、一方の入力端に前記ゲート電圧が供給され、他方の入力端に前記第１電圧に等しい第１基準電圧が供給された第１コンパレータ、または前記第１電圧に等しいしきい値を有する第１ＣＭＯＳインバータを具備し、前記第２電圧比較回路が、一方の入力端に前記ゲート電圧が供給され、他方の入力端に前記第２電圧に等しい第２基準電圧が供給された第２コンパレータ、または前記第２電圧に等しいしきい値を有する第２ＣＭＯＳインバータを具備することを特徴とする請求項２に記載の半導体集積装置。
【請求項４】
前記時間算出回路が、前記第１比較結果によりクロックのカウントを開始し、前記第２比較結果によりクロックのカウントを停止し、カウント結果を出力するカウンタ、または前記第１比較結果により信号の伝播を開始し、前記第２比較結果により前記信号の伝播を停止する多段接続されたインバータ回路と、前記信号が何段目のインバータまで伝播したかを検出する検出回路とを具備することを特徴とする請求項２に記載の半導体集積装置。
【請求項５】
前記演算回路は、前記経過時間に応じてＣＲ時定数が調節されるＣＲ時定数回路とインバータとの直列回路を具備する、または互いに異なるＣＲ時定数を有するＣＲ時定数回路とインバータとの直列回路を複数具備し、前記経過時間に応じていずれかの前記直列回路が選択されることを特徴とする請求項２に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関する。
【背景技術】
【０００２】
直列接続されたハイサイドＭＯＳトランジスタおよびローサイドＭＯＳトランジスタを交互にオンオフさせて、入力電圧を変圧した電圧を出力するＤＣ−ＤＣコンバータでは、ハイサイドおよびローサイドＭＯＳトランジスタの動作タイミングの僅かな違いなどにより、反転するときに両方のＭＯＳトランジスタが同時にオンになり、電源からグランドへ貫通電流が流れ、消費電流の増大を招く問題がある。
【０００３】
そのため、駆動信号が反転するときに両方のＭＯＳトランジスタを同時にオフするデッドタイムを設け、貫通電流を防止している（例えば特許文献１参照）。
【０００４】
特許文献１に開示されたＤＣ−ＤＣコンバータは、ローサイド・スイッチのボディー・ダイオード内の電流の導通を検出するセンスＦＥＴと、センスＦＥＴに結合され、電流の導通における変化を検出する電流検出／比較器回路と、電流検出／比較器回路に結合され、ハイサイド・スイッチとローサイド・スイッチとの間でスイッチングする際の遅延時間を予測し調整する遅延回路およびクロック／ロジック回路とを具備している。
【０００５】
然しながら、ハイサイドＭＯＳトランジスタおよびローサイドＭＯＳトランジスタの少なくともいずれかを、特性の異なる別のＭＯＳトランジスタに交換した場合に、ゲート入力容量の違いなどにより、ゲート信号の傾きが変わるので、デッドタイムの増加による変換効率の低下や、あるいは貫通電流の発生による損出が増加するなどの問題がある。
【０００６】
特に、ハイサイドＭＯＳトランジスタ、ローサイドＭＯＳトランジスタ、およびドライバＩＣを１パッケージ内に収納したＭＣＭ（Multi Chip Module）では、ＭＯＳトランジスタの仕様が変更されるたびに、デッドタイムの調整を行う必要があり、多大な時間と費用が発生するという問題がある。
【０００７】
特許文献１に開示されたＤＣ−ＤＣコンバータは、この点に関しては何も開示していない。
【特許文献１】特開２００５−９４９９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ＭＯＳトランジスタの特性に合わせて貫通電流を防止できる出力回路を有する半導体集積装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体集積装置は、入力電圧と基準電位との間に直列接続された第１絶縁ゲート電界効果トランジスタと第２絶縁ゲート電界効果トランジスタとを有し、前記入力電圧を変圧した電圧を出力する出力回路と、駆動信号に応じて、前記第１絶縁ゲート電界効果トランジスタおよび前記第２絶縁ゲート電界効果トランジスタを交互にオンオフするドライブ回路と、前記第１絶縁ゲート電界効果トランジスタおよび前記第２絶縁ゲート電界効果トランジスタのうち、オン状態の絶縁ゲート電界効果トランジスタのゲート電圧が、前記ゲート電圧が反転し始めるときの電圧とオン状態の前記絶縁ゲート電界効果トランジスタのしきい値との間に設定された第１電圧から、前記第１電圧と前記しきい値との間に設定された第２電圧に至るまでの経過時間を求め、前記経過時間に応じて遅延せしめた信号をオフ状態の前記絶縁ゲート電界効果トランジスタをオンさせる制御信号として前記ドライブ回路に出力する制御手段と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、ＭＯＳトランジスタの特性に合わせて貫通電流を防止できる出力回路を有する半導体集積装置が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例１に係る半導体集積装置について図１乃至図６を用いて説明する。図１は半導体集積装置を示す図で、図１（ａ）はその構成を示すブロック図、図１（ｂ）は要部を示すブロック図、図２は半導体集積装置の第１および第２電圧検出回路を示す回路図、図３は半導体集積装置の時間算出回路を示す回路図、図４は半導体集積装置の演算回路を示す回路図、図５は半導体集積装置の動作を示すタイミングチャート、図６は本実施例の効果を比較例と対比して示す図で、図６（ａ）が本実施例を示す図、図６（ｂ）が比較例を示す図である。
【００１３】
図１（ａ）に示すように、本実施例の半導体集積装置１０は、入力電圧Ｖｉｎと基準電位ＧＮＤとの間に直列接続されたＮチャネル第１絶縁ゲート電界効果トランジスタ（以後第１ＭＯＳトランジスタという）Ｍ１とＮチャネル第２絶縁ゲート電界効果トランジスタ（以後第２ＭＯＳトランジスタという）Ｍ２とを有し、入力電圧Ｖｉｎを変圧した電圧Ｖｏｕｔ（以後出力電圧という）を出力する出力回路１１と、駆動信号ＰＷＭに応じて、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２を交互にオンオフするドライブ回路１２とを具備している。
【００１４】
更に、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２のうち、オン状態のＭＯＳトランジスタＭ２（Ｍ１）のゲート電圧Ｖｇ２（Ｖｇ１）が、ゲート電圧Ｖｇ２（Ｖｇ１）が反転し始めるときの電圧とオン状態のＭＯＳトランジスタＭ２（Ｍ１）のしきい値Ｖｔｈ２（Ｖｔｈ１）との間に設定された第１電圧Ｖ１から、第１電圧Ｖ１としきい値Ｖｔｈ２（Ｖｈｔ１）との間に設定された第２電圧Ｖ２に至るまでの経過時間ΔＴを求め、経過時間ΔＴに応じて遅延した信号を生成し、遅延した信号をオフ状態のＭＯＳトランジスタＭ１（Ｍ２）をオンさせる制御信号Ｖｃ１（Ｖｃ２）としてドライブ回路１２に出力する制御手段１３を具備している。
【００１５】
出力回路１１において、第１ＭＯＳトランジスタＭ１（ハイサイドトランジスタ）は、ドレインが入力電圧Ｖｉｎに接続され、ソースが出力ノードＮｏｕｔに接続され、ゲートがドライブ回路１２のハイサイドドライブ回路１４に接続されている。  
第２ＭＯＳトランジスタＭ２（ローサイドトランジスタ）は、ドレインが出力ノードＮｏｕｔに接続され、ソースが基準電位ＧＮＤに接続され、ゲートがドライブ回路１２のローサイドドライブ回路１５に接続されている。
【００１６】
出力ノードＮｏｕｔには、インダクタＬとキャパシタＣを有するローパスフィルタが接続されている。ローパスフィルタにより平滑化された出力電圧Ｖｏｕｔが、一定出力電圧Ｖｄｃとして外部に出力される。
【００１７】
ドライブ回路１２において、ハイサイドドライブ回路１４は、駆動信号ＰＷＭに応じて第１ＭＯＳトランジスタＭ１を駆動するハイレベルの駆動電圧を生成する。ローサイドドライブ回路１５は、駆動信号ＰＷＭに応じて第２ＭＯＳトランジスタＭ２を駆動するローレベルの駆動電圧を生成する。
【００１８】
図１（ｂ）に示すように、制御回路１３は、ゲート電圧Ｖｇ２（Ｖｇ１）と第１電圧Ｖ１とを比較し、第１比較結果Ｖｏ１を出力する第１電圧検出回路２１と、ゲート電圧Ｖｇ２（Ｖｇ１）と第２電圧Ｖ２とを比較し、第２比較結果Ｖｏ２を出力する第２電圧検出回路２２と、第１比較結果Ｖｏ１および第２比較結果Ｖｏ２を用いて、ゲート電圧Ｖｇ２（Ｖｇ１）が第１電圧Ｖ１から第２電圧Ｖ２に至るまでの経過時間ΔＴを求める時間算出回路２３と、第２比較結果Ｖｏ２を経過時間ΔＴに応じて時間τ（ΔＴ）だけ遅延させ、遅延した第２比較結果Ｖｏ２を制御信号Ｖｃ１（Ｖｃ２）としてドライブ回路１２に出力する演算回路２４とを具備している。
【００１９】
図２に示すように、第１電圧検出回路２１は、負入力端子にゲート電圧Ｖｇ２（Ｖｇ１）が供給され、正入力端子に第１電圧Ｖ１に等しい第１基準電圧Ｖｒｅｆ１が供給される第１コンパレータ３１を具備している。  
同様に、第２電圧検出回路２２は、負入力端子にゲート電圧Ｖｇ２（Ｖｇ１）が供給され、正入力端子に第２電圧Ｖ２に等しい第２基準電圧Ｖｒｅｆ２が供給される第２コンパレータ３２を具備している。  
第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２は、例えば電源Ｖｃｃを抵抗Ｒ１、Ｒ２、Ｒ３で分圧することにより得られる。
【００２０】
ゲート電圧Ｖｇ２（Ｖｇ１）が降下し、第１電圧Ｖ１に到る時間ｔ１で、第１コンパレータ３１の第１比較結果Ｖｏ１が“Ｌ”レベルから“Ｈ”レベルになる。  
同様に、ゲート電圧Ｖｇ２（Ｖｇ１）が更に降下し、第２電圧Ｖ２に到る時間ｔ２で、第２コンパレータ３２の第２比較結果Ｖｏ２が“Ｌ”レベルから“Ｈ”レベルになる。  
ゲート電圧Ｖｇ２（Ｖｇ１）が、第１電圧Ｖ１から第２電圧Ｖ２に到るまでの経過時間ΔＴは、ｔ２−ｔ１になる。
【００２１】
図３に示すように、時間算出回路２３は、クロック信号を生成するクロック発生回路４１と、インバータとＮＡＮＤ回路を有するロジック回路４２と、ＪＫフリップフロップＦＦ１〜ＦＦｎとを有するカウンタである。
【００２２】
ロジック回路４２は、第１比較結果Ｖｏ１が“Ｌ”レベルから“Ｈ”レベルになったときを検出し、ＪＫフリップフロップＦＦ１にクロック信号ＣＬＫを出力し、第２比較結果Ｖｏ２が“Ｌ”レベルから“Ｈ”レベルになったときを検出し、クロック信号ＣＬＫの出力を停止する。
【００２３】
ＪＫフリップフロップＦＦ１〜ＦＦｎは、第１比較結果Ｖｏ１が検出されるとクロック信号ＣＬＫのカウントを開始し、第２比較結果Ｖｏ２が検出されるとクロック信号ＣＬＫのカウントを停止し、カウント結果Ｑ１〜Ｑｎを出力する。このときの経過時間ΔＴはカウント数とクロック信号ＣＬＫの周期との積で表わされる。
【００２４】
図４（ａ）に示すように、演算回路２４は、経過時間ΔＴに応じてＣＲ時定数が調整されるＣＲ時定数回路５０と、インバータ５１の直列回路を具備している。
【００２５】
ＣＲ時定数回路５０は、ソースが電源Ｖｃｃに接続され、ドレインがノードＮ３に接続され、ゲートがノードＮ４に接続されたＰ−ＭＯＳトランジスタ５２と、ドレインがノードＮ５に接続され、ソースが基準電位ＧＮＤに接続され、ゲートがノードＮ４に接続されたＮ−ＭＯＳトランジスタ５３と、一端がノードＮ５に接続され、他端が基準電位ＧＮＤに接続されたキャパシタＣ１と、スイッチ素子Ｓ１〜Ｓｎを介してノードＮ３とノードＮ５との間に共通接続され抵抗Ｒ１ａ〜Ｒｎａとを具備している。
【００２６】
ＣＲ時定数回路５０は、図３に示す時間算出回路２３のＪＫフリップフロップＦＦ１〜ＦＦｎの出力Ｑ１〜Ｑｎに基づいてスイッチ素子Ｓ１〜Ｓｎを切り替えることにより、経過時間ΔＴに応じてＣＲ時定数を調整し、遅延時間が可変できる遅延回路として機能する。
【００２７】
図４（ｂ）に示すように、時間ｔ２で第２比較結果Ｖｏ２が“Ｌ”レベルから“Ｈ”レベルになると、Ｎ―ＭＯＳトランジスタ５３がオン、Ｐ−ＭＯＳトランジスタ５２がオフになるので、ノードＮ５に蓄積されていた電荷がＮ―ＭＯＳトランジスタ５３のオン抵抗を介して放電され、ノードＮ３の電位ＶＮ３がＣＲ時定数に応じて低下する。
【００２８】
時間ｔ３でノードＮ３の電位ＶＮ３が、インバータ５１のしきい値Ｖｔｈ５３になると、インバータ５１の出力が“Ｌ”レベルから“Ｈ”レベルに反転する。
【００２９】
これにより、経過時間ΔＴに応じて、第２比較結果Ｖｏ２をτ（ΔＴ）＝ｔ３−ｔ２だけ遅延せしめた制御信号Ｖｃ１（Ｖｃ２）が得られる。
【００３０】
図５は半導体集積装置１０の動作を示すタイミングチャートである。  
図５に示すように、初期状態として、駆動信号ＰＷＭが“Ｌ”レベルで、出力電圧Ｖｏｕｔが”Ｌ”レベルのとき、第１ＭＯＳトランジスタＭ１がオフ、第２ＭＯＳトランジスタＭ２がオンであり、第１ＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が“Ｌ”レベル、第２ＭＯＳトランジスタＭ２のゲート電圧Ｖｇ２が“Ｈ”レベルにある。
【００３１】
時間ｔ０で、駆動信号ＰＷＭが“Ｌ”レベルから“Ｈ”レベルに反転すると、第２ＭＯＳトランジスタＭ２のゲート入力容量にチャージされていた電荷がローサイドドライブ回路１５の内部抵抗を介して放電され、ゲート電圧Ｖｇ２が反転し始め、“Ｈ”レベルから“Ｌ”レベルに向かって降下する。
【００３２】
時間ｔ１で、ゲート電圧Ｖｇ２が、ゲート電圧が反転し始める電圧である“Ｈ”レベルより小さく、第２ＭＯＳトランジスタＭ２のしきい値Ｖｔｈ２より大きい第１電圧Ｖ１になる。  
時間ｔ２で、ゲート電圧Ｖｇ２が第１電圧Ｖ１より小さく、しきい値Ｖｔｈ２より大きい第２電圧Ｖ２になる。  
時間ｔ３で、ゲート電圧Ｖｇ２がしきい値Ｖｔｈ２に等しくなり、第２ＭＯＳトランジスタＭ２がオフになる。
【００３３】
このとき、ゲート電圧Ｖｇ２の変化を直線近似すると、その傾きαは、下記式で表される。  
α＝（Ｖ２−Ｖ１）／（ｔ２―ｔ１）＝（Ｖ２−Ｖ１）／ΔＴ            （１）
ゲート電圧Ｖｇ２がしきい値Ｖｔｈ２に等しくなる時間ｔ３は、下記式により予測できる。  
ｔ３＝ｔ２＋（Ｖｔｈ２−Ｖ２）ΔＴ／（Ｖ２−Ｖ１）                （２）
従って、時間ｔ２から、下記式で表される遅延時間τ（ΔＴ）が経過した後に、オフ状態の第１ＭＯＳトランジスタＭ１をオンすれば良いことになる。  
τ（ΔＴ）＝ｔ３−ｔ２＝（Ｖｔｈ２−Ｖ２）ΔＴ／（Ｖ２−Ｖ１）    （３）
これにより、第１および第２ＭＯＳトランジスタＭ１、Ｍ２が同時にオンになることを防止しするとともに、第２ＭＯＳトランジスタＭ２がオフになったことを検知してから、第１ＭＯＳトランジスタＭ１をオンさせる動作を開始する場合に比べて、時間遅れが少なく、第１および第２ＭＯＳトランジスタＭ１、Ｍ２が同時にオフしているデッドタイムを最適化することが可能である。
【００３４】
本来、予測した時間ｔ３で第１ＭＯＳトランジスタＭ１をオンすることが理想であるが、予測のばらつきを考慮して、余裕時間δを見込んだ時間ｔ４＝ｔ３＋δで第１ＭＯＳトランジスタをオンすることが望ましい。
【００３５】
時間ｔ４で、第１制御信号Ｖｃ１が“Ｌ”レベルから“Ｈ”レベルになり、第１ＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が立ち上がる。  
時間ｔ５で、ゲート電圧Ｖｇ１が第１ＭＯＳトランジスタＭ１のしきい値Ｖｔｈ１に等しくなると、第１ＭＯＳトランジスタＭ１がオンになり、出力電圧Ｖｏｕｔが“Ｌ”レベルから“Ｈ”レベルになる。  
時間（ｔ５−ｔ３）が、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２が、ともにオフされているデッドタイムｔｄである。
【００３６】
図６は本実施例の効果を比較例と対比して示す図で、図６（ａ）が本実施例を示す図、図６（ｂ）が比較例を示す図である。  
ここで比較例とは、第２ＭＯＳトランジスタＭ２のしきい値Ｖｔｈ２より低いしきい値Ｖｔｈｏｆｆを設定し、ゲート電圧Ｖｇ２がしきい値Ｖｔｈｏｆｆに等しくなると、即ち第２ＭＯＳトランジスタＭ２が完全にオフした後に、オフ状態の第１ＭＯＳトランジスタをオンさせる場合を示している。始めに、比較例について説明する。
【００３７】
図６（ｂ）に示すように、比較例では、ゲート電圧Ｖｇ２が反転を開始して実線６０のように“Ｈ”レベルから“Ｌ”レベルに降下するときに、時間ｔ８で、ゲート電圧Ｖｇ２がしきい値Ｖｔｈ２に等しくなると、第２ＭＯＳトランジスタＭ２がオフになる。  
第２ＭＯＳトランジスタＭ２が完全にオフした後に、時間ｔ８ａで、ゲート電圧Ｖｇ２がしきい値Ｖｔｈｏｆｆに等しくなると、実線６０ａに示すように、ゲート電圧Ｖｇ１が立ち上がる。  
時間ｔ８ｂで、ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１に等しくなると、第１ＭＯＳトランジスタＭ１がオンになる。デッドタイムｔｄ６０はｔ８ｂ−ｔ８となる。
【００３８】
第１ＭＯＳトランジスタＭ１はそのままで、第２ＭＯＳトランジスタＭ２が、より小さいゲート入力容量を有するＭＯＳトランジスタに変更されたとすると、ゲート電圧Ｖｇ２は実線６１に示すように、実線６０より急に降下する。
【００３９】
その結果、時間ｔ８より早い時間ｔ７で、ゲート電圧Ｖｇ２がしきい値Ｖｔｈ２に等しくなり、第２ＭＯＳトランジスタＭ２がオフになる。  
第２ＭＯＳトランジスタＭ２が完全にオフした後に、時間ｔ８ａより早い時間ｔ７ａでゲート電圧Ｖｇ２がしきい値Ｖｔｈｏｆｆに等しくなると、実線６１ａに示すように、時間ｔ７ａでゲート電圧Ｖｇ１が立ち上がる。
【００４０】
時間ｔ７ｂで、ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１に等しくなると、第１ＭＯＳトランジスタＭ１がオンになる。  
時間（ｔ７ａ−ｔ７）は時間（ｔ８ａ−ｔ８）より短く、時間（ｔ７ｂ−ｔ７ａ）は時間（ｔ８ｂ−ｔ８ａ）に等しいので、デッドタイムｔｄ６１は、デッドタイムｔｄ６０より短くなる。  
これにより、第１および第２ＭＯＳトランジスタＭ１、Ｍ２がともにオンになり、貫通電流が流れる恐れが増大する。
【００４１】
第１ＭＯＳトランジスタＭ１はそのままで、第２ＭＯＳトランジスタＭ２が、より大きいゲート入力容量を有するＭＯＳトランジスタに変更されたとすると、ゲート電圧Ｖｇ２は実線６２に示すように、実線６０より緩やかに降下する。
【００４２】
その結果、時間ｔ８より遅い時間ｔ９で、ゲート電圧Ｖｇ２がしきい値Ｖｔｈ２に等しくなり、第２ＭＯＳトランジスタＭ２がオフする。  
第２ＭＯＳトランジスタＭ２が完全にオフした後に、時間ｔ８ａより遅い時間ｔ９ａで、ゲート電圧Ｖｇ２がしきい値Ｖｔｈｏｆｆに等しくなると、実線６２ａに示すように、時間ｔ９ａで、ゲート電圧Ｖｇ１が立ち上がる。
【００４３】
時間ｔ９ｂで、ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１に等しくなると、第１ＭＯＳトランジスタＭ１がオンになる。  
時間（ｔ９ａ−ｔ９）は時間（ｔ８ａ−ｔ８）より長く、時間（ｔ９ｂ−ｔ９ａ）は時間（ｔ８ｂ−ｔ８ａ）に等しいので、デッドタイムｔｄ６２は、デッドタイムｔｄ６０より長くなる。これにより、ＤＣ―ＤＣ変換効率が低下してしまう。
【００４４】
一方、図６（ａ）に示すように、本実施例では、ゲート電圧Ｖｇ２が実線６０のように降下すると、ゲート電圧Ｖｇ２が第１電圧Ｖ１から第２電圧Ｖ２に至るまでの経過時間ΔＴ６０に応じた遅延時間τ（ΔＴ６０）後に、第１ＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が、実線６０ｂのように立ち上がる。ここでは、図５に示す余裕時間δ＝０としている。
【００４５】
次に、ゲート電圧Ｖｇ２が実線６１のように、実線６０より急に降下すると、ゲート電圧Ｖｇ２が第１電圧Ｖ１から第２電圧Ｖ２に至るまでの経過時間ΔＴ６１に応じた遅延時間τ（ΔＴ６１）後に、第１ＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が、実線６１ｂのように立ち上がる。
【００４６】
ゲート電圧Ｖｇ２が実線６２のように、実線６０より緩やかに降下すると、ゲート電圧Ｖｇ２が第１電圧Ｖ１から第２電圧Ｖ２に至るまでの経過時間ΔＴ６２に応じた遅延時間τ（ΔＴ６２）後に、第１ＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が、実線６２ｂのように立ち上がる。
【００４７】
この結果、ゲート電圧Ｖｇ２の傾きに応じて、第１ＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が立ち上がる時間がシフトするので、ゲート電圧Ｖｇ２の傾きに依らず、一定のデッドタイムを得ることが可能である。
【００４８】
図７は半導体集積装置１０を、１パッケージ内に収納したＭＣＭ（Multi Chip Module）を示す図である。  
図７に示すように、ＭＣＭ１６は、基板１７、例えばセラミックス基板上に、半導体チップ、即ち第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２、ドライブ回路１２および制御手段１３を集積したドライバＩＣ１８を搭載し、ボンディングワイヤ１９により電気的に接続し、全体が樹脂（図示せず）でモールドされている。
【００４９】
ＭＣＭ１６の仕様に応じて、搭載する第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２のいずれかの特性が変わった場合でも、デッドタイムを再調整する必要がないので、少ない時間と費用でＭＣＭ１６を製造することが可能である。
【００５０】
ここで、第１、第２ＭＯＳトランジスタＭ１、Ｍ２の特性、例えば電流駆動能力が変わった場合に、それに応じて第１、第２ＭＯＳトランジスタＭ１、Ｍ２のゲート入力容量が変わるが、第１、第２ＭＯＳトランジスタＭ１、Ｍ２のしきい値Ｖｔｈ１、Ｖｔｈ２は基本的には変わらないことを意味している。
【００５１】
以上説明したように、本実施例の半導体集積装置１０は、第１ＭＯＳトランジスタＭ１および第２ＭＯＳトランジスタＭ２のうち、オン状態のＭＯＳトランジスタのゲート電圧が、第１電圧Ｖ１から、第２電圧Ｖ２に至るまでの経過時間ΔＴを求め、経過時間ΔＴに応じて遅延した信号を生成し、遅延した信号をオフ状態のＭＯＳトランジスタをオンさせる制御信号Ｖｃ２としてドライブ回路１２に出力する制御手段１３を具備している。
【００５２】
その結果、ゲート電圧Ｖｇ２の傾きに応じて、第１ＭＯＳトランジスタＭ１のゲート電圧Ｖｇ１が立ち上がる時間がシフトするので、ゲート電圧Ｖｇ２の傾きに依らず、一定のデッドタイムを得ることができる。  
従って、出力用ＭＯＳトランジスタＭ１、Ｍ２の特性に合わせて、貫通電流を防止できる出力回路１１を有する半導体集積装置１０が得られる。
【００５３】
ここでは、初期状態として、第１ＭＯＳトランジスタＭ１がオフ、第２ＭＯＳトランジスタＭ２がオンである場合について説明したが、第１ＭＯＳトランジスタＭ１がオン、第２ＭＯＳトランジスタＭ２がオフである場合でも、カッコ内の記号に示すとおり、同様である。
【００５４】
ゲート電圧Ｖｇ２の変化を直線近似した場合について説明したが、直線近似以外の近似、例えば多項式近似などを用いることも可能である。
【００５５】
出力回路１１がＮチャネルの第１および第２ＭＯＳトランジスタＭ１、Ｍ２を有する場合について説明したが、第１ＭＯＳトランジスタＭ１をＰチャネルＭＯＳトランジスタとしたＣＭＯＳ出力回路でも構わない。  
この場合、第１ゲート電圧Ｖｇ１が反対になるので、第１電圧Ｖ１をゲート電圧Ｖｇ１が反転し始めるときの電圧より大きく、しきい値Ｖｔｈ１より小さく設定し、第２電圧Ｖ２を第１電圧Ｖ１より大きく、しきい値Ｖｔｈ１より小さく設定する。
【実施例２】
【００５６】
本発明の実施例２に係る半導体集積装置について、図８を用いて説明する。図８は半導体集積装置の第１および第２電圧検出回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、第１および第２電圧検出回路をＣＭＯＳインバータで構成したことにある。
【００５７】
即ち、図８に示すように、本実施例の半導体集積装置の第１電圧検出回路は、第１電圧Ｖ１に等しいしきい値を有する第１ＣＭＯＳインバータ７１を具備している。  
同様に、第２電圧検出回路は、第２電圧Ｖ２に等しいしきい値を有する第２ＣＭＯＳインバータ７２を具備している。
【００５８】
第１ＣＭＯＳインバータ７１は、Ｐ―ＭＯＳトランジスタ７３およびＮ−ＭＯＳトランジスタ７４を有し、第２ＣＭＯＳインバータ７２は、Ｐ―ＭＯＳトランジスタ７５およびＮ−ＭＯＳトランジスタ７６を有している。
【００５９】
周知のように、ＣＭＯＳインバータのしきい値は、入出力伝達特性の入力電圧と出力電圧とが等しくなる電圧値で、Ｐ―ＭＯＳトランジスタおよびＮ−ＭＯＳトランジスタのゲート幅Ｗやゲート長Ｌを変えることにより、所要のしきい値が得られる。
【００６０】
以上説明したように、本実施例の半導体集積装置は、第１および第２電圧検出回路として、第１および第２ＣＭＯＳインバータを具備している。第１および第２電圧検出回路をＭＯＳトランジスタで構成することにより、コンパレータと分割抵抗を用いる場合より、回路構成が簡単になり、チップサイズを小さくすることができる利点がある。
【実施例３】
【００６１】
本発明の実施例３に係る半導体集積装置について、図９を用いて説明する。図９は半導体集積装置の時間算出回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、時間算出回路を多段接続されたインバータで構成したことにある。
【００６２】
即ち、図９に示すように、本実施例の半導体集積装置の時間算出回路８０は、第１比較結果Ｖｏ１により信号の伝播を開始し、第２比較結果Ｖｏ２により信号の伝播を停止する多段接続されたインバータ回路８１と、信号が何段目のインバータまで伝播したかを検出する検出回路８２とを具備している。
【００６３】
インバータ回路８１は、スイッチ素子Ｓ１ａ〜Ｓｎａを介して多段接続されたインバータＩＮＶ１〜ＩＮＶｎと、インバータＩＮＶ１〜ＩＮＶｎのうち偶数段のインバータの入力端に接続されたインバータ８４とを具備している。
【００６４】
インバータ回路８１は、初期状態ではスイッチ素子８３がオフ、スイッチ素子Ｓ１ａ〜Ｓ１ｎがオンしているので、インバータＩＮＶ１〜ＩＮＶｎのうち、奇数段のインバータの入力が“Ｌ”レベル、偶数段のインバータの入力が“Ｈ”レベルにある。
【００６５】
時間ｔ１で、第１比較結果Ｖｏ１により、スイッチ素子８３がオンすると、インバータＩＮＶ１の入力が“Ｈ”レベルになり、インバータの遅延時間Δｔｄ後に、インバータＩＮＶ１の出力が“Ｌ”レベルになり、以後、インバータの遅延時間Δｔd毎に次段のインバータの出力が反転し、信号が伝播していく。
【００６６】
時間ｔ２で、第２比較結果Ｖｏ２により、スイッチ素子Ｓ１ａ〜Ｓ１ｎがオフになると、信号の伝播が停止し、インバータＩＮＶ１〜ＩＮＶｎの入出力レベルが保持される。
【００６７】
これにより、奇数段のインバータの入力およびインバータ８４の出力を通してみた偶数段のインバータの入力のうち、信号が伝播した段数目までのインバータの入力が全て“Ｈ”レベルになる。  
信号が伝播した段数目の次段のインバータの入力は、信号がまだ伝播していないので、“Ｌ”レベルになる。
【００６８】
従って、入力が“Ｈ”レベルで、次段のインバータの入力が“Ｌ”レベルであるインバータまで信号が伝播しているので、経過時間ΔＴ＝ｔ２−ｔ１はインバータの遅延時間Δｔｄと信号が伝播したインバータの段数との積で求められる。
【００６９】
例えば、インバータＩＮＶ３まで信号が伝播したとすると、経過時間ΔＴ＝３Δｔｄ＋Ｔｄとなる。但し、Ｔｄは第１比較結果Ｖｏ１が出力されてから、インバータＩＮＶ１が動作するまでのインバータ回路８１の固有の遅延時間である。
【００７０】
検出回路８２は、時間ｔ２で第２比較結果Ｖｏ２が出力されると、第２比較結果Ｖｏ２とインバータＩＮＶ１〜ＩＮＶｎの入力とのＮＡＮＤ演算を行うＮＡＮＤ回路ＮＡ０〜ＮＡｎと、時間ｔ２で第２比較結果Ｖｏ２が出力されたときにＮＡＮＤ回路ＮＡ０〜ＮＡｎのＮＡＮＤ演算結果を次に伝えるためのスイッチ部８５と、隣り合うＮＡＮＤ演算結果に対してＸＯＲ演算を行うＸＯＲ演算部８６とを具備している。
【００７１】
これにより、ＸＯＲ演算部８６の出力Ｘ０〜Ｘｎのうち、隣り合うＮＡＮＤ演算結果が異なるときにＸＯＲ演算結果が、“Ｈ”レベルになるので、信号が何段目までのインバータに伝播したかを検出することができる。  
例えば、インバータＩＮＶ３まで信号が伝播したとすると、ＸＯＲ演算部８６の出力Ｘ３が“Ｈ”レベルになる。
【００７２】
以上説明したように、本実施例の半導体集積装置は、時間算出回路８０として、第１比較結果Ｖｏ１により信号の伝播を開始し、第２比較結果Ｖｏ２により信号の伝播を停止する多段接続されたインバータ回路８１と、信号が何段目のインバータまで伝播したかを検出する検出回路８２とを具備している。  
インバータ回路８１、検出回路８２は、ＣＭＯＳ回路などで構成できるので、クロック発生回路とカウンタを用いる場合より、回路構成が簡単になる利点がある。
【実施例４】
【００７３】
本発明の実施例４に係る半導体集積装置について、図１０を用いて説明する。図１０は半導体集積装置の演算回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、演算回路を互いに異なる遅延時間を有する遅延回路を設け、経過時間ΔＴに応じていずれかを選択するようにしたことにある。
【００７４】
即ち、図１０に示すように、本実施例の半導体集積装置の演算回路９０は、互いに異なるＣＲ時定数を有するＣＲ時定数回路９１とインバータ９２との直列回路を複数具備し、スイッチ素子Ｓ１ｂ〜Ｓｎｂに応じて経過時間ΔＴに応じていずれかの直列回路が選択されるようにしている。
【００７５】
ＣＲ時定数回路９１は、１つの抵抗Ｒ１ｂ〜ＲｎｂとキャパシタＣ１ａによる互いに異なる時定数を有すること以外は、図４（ａ）に示すＣＲ時定数回路５０と回路構成、動作原理が同じであり、その説明は省略する。
【００７６】
図９に示す時間算出回路８０の出力Ｘ０〜Ｘｎ−１により、スイッチ素子Ｓ１ｂ〜Ｓｎｂを駆動することにより、経過時間ΔＴに応じていずれかの互いに異なるＣＲ時定数を有するＣＲ時定数回路９１とインバータ９２との直列回路が選択される。  
これにより、第２比較結果Ｖｏ２を経過時間ΔＴに応じて遅延させた信号Ｖｃ１（Ｖｃ２）を得ることができる。
【００７７】
以上説明したように、本実施例の半導体集積装置の演算回路９０は、互いに異なるＣＲ時定数を有するＣＲ時定数回路９１とインバータ９２との直列回路を複数具備し、スイッチ素子Ｓ１ｂ〜Ｓｎｂに応じて経過時間ΔＴに応じていずれかの直列回路が選択されるようにしている。
【００７８】
これにより、各ＣＲ時定数回路９１とインバータ９２との直列回路において、所定の第２比較結果Ｖｏ２の遅延時間を得るのに、直列回路ごとに抵抗、キャパシタ、トランジスタなどの回路定数などを個別に最適化することができる利点がある。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係る半導体集積装置を示す図で、図１（ａ）はその構成を示すブロック図、図１（ｂ）は要部を示すブロック図。
【図２】本発明の実施例1に係る半導体集積装置の第１および第２電圧検出回路を示す回路図。
【図３】本発明の実施例1に係る半導体集積装置の時間算出回路を示す回路図。
【図４】本発明の実施例１に係る半導体集積装置の演算回路を示す回路図。
【図５】本発明の実施例１に係る半導体集積装置の動作を示すタイミンクチャート。
【図６】本発明の実施例１に係る半導体集積装置の効果を比較例と対比して示す図で、図６（ａ）が本実施例を示す図、図６（ｂ）が比較例を示す図。
【図７】本発明の実施例1に係る半導体集積装置を用いたＭＣＭを示す図。
【図８】本発明の実施例２に係る半導体集積装置の第１および第２電圧検出回路を示す回路図。
【図９】本発明の実施例３に係る半導体集積装置の時間算出回路を示す回路図。
【図１０】本発明の実施例４に係る半導体集積装置の演算回路を示す回路図。
【符号の説明】
【００８０】
１０  半導体集積装置
１１  出力回路
１２  ドライブ回路
１３  制御手段
１４  ハイサイドドライブ回路
１５  ローサイドドライブ回路
１６  ＭＣＭ
１７  基板
１８  ドライバＩＣ
１９  ボンディングワイヤ
２１  第１電圧検出回路
２２  第２電圧検出回路
２３、８０  時間算出回路
２４、９０  演算回路
３１  第１コンパレータ
３２  第２コンパレータ
４１  クロック発生回路
４２  ロジック回路
５０、９１  ＣＲ時定数回路
５１、８４、９２、ＩＮＶ１〜ＩＮＶｎ  インバータ
５２、７３、７５、９３  P−ＭＯＳトランジスタ
５３、７４、７６、９４  Ｎ−ＭＯＳトランジスタ
７１  第１ＣＭＯＳインバータ
７２  第２ＣＭＯＳインバータ
８１  インバータ回路
８２  検出回路
８３、Ｓ１〜Ｓｎ、Ｓ１ａ〜Ｓｎａ、Ｓ１ｂ〜Ｓｎｂ  スイッチ素子
８５  スイッチ部
８６  ＸＯＲ演算部
Ｍ１  第１ＭＯＳトランジスタ
Ｍ２  第２ＭＯＳトランジスタ
Ｎｏｕｔ  出力ノード
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｃ１  第１制御信号
Ｖｃ２  第２制御信号
Ｖｏ１  第１比較結果
Ｖｏ２  第２比較結果
Ｒ１、Ｒ２、Ｒ３、Ｒ１ａ〜Ｒｎａ、Ｒ１ｂ〜Ｒｎｂ  抵抗
ＦＦ１〜ＦＦｎ  ＪＫフリップフロップ
Ｃ１、Ｃ１ａ〜Ｃｎａ  キャパシタ
ＮＡ０〜ＮＡｎ  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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