(57)【要約】【課題】十分な発振余裕を維持しながら、位相雑音を低減した発振出力を得る。【解決手段】発振周波数を決定する共振回路（１２，Ｌ１，Ｃｖ）と、前記共振回路に接続されて前記発振周波数の発振出力を出力する発振部を構成する第１のＭＯＳトランジスタＭ１，Ｍ２と、前記第１のＭＯＳトランジスタに並列に接続される第２のＭＯＳトランジスタＭ３，Ｍ４と、前記発振周波数に応じて前記第２のＭＯＳトランジスタをオン，オフさせて前記第１及び第２のＭＯＳトランジスタによる等価的なゲート幅を増減可能とする制御部ＳＷ１とを具備したことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
発振周波数を決定する共振回路と、
前記共振回路に接続されて前記発振周波数の発振出力を出力する発振部を構成する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタに並列に接続される第２のＭＯＳトランジスタと、
前記発振周波数に応じて前記第２のＭＯＳトランジスタをオン，オフさせて前記第１及び第２のＭＯＳトランジスタによる等価的なゲート幅を増減可能とする制御部と
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記第２のＭＯＳトランジスタは、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第１のＭＯＳトランジスタのソースに接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに容量素子を介して接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１及び第２のＭＯＳトランジスタは、夫々第３及び第４のＭＯＳトランジスタと差動構成されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第１及び第２のＭＯＳトランジスタに並列に接続される１つの以上の第３のＭＯＳトランジスタを具備し、
前記制御部は、前記第２及び第３のＭＯＳトランジスタをオン，オフさせて、前記第１乃至第３のＭＯＳトランジスタによる等価的なゲート幅を増減可能とすることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
【請求項５】
前記共振回路は、インダクタと、発振周波数を含む情報に応じて容量が変化する可変容量部とを有し
前記制御部は、前記発振周波数を含む情報に基づいて、前記第２のＭＯＳトランジスタのゲートの電位を変化させて前記第２のＭＯＳトランジスタをオン，オフさせることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御発振器によって無線システム等の複数の発振出力を発生するものに好適な半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、携帯電話等の無線システムにおいては、ＰＬＬ（位相制御ループ）回路等を用いた周波数シンセサイザによって局部発振器の複数の発振出力を生成する。ＰＬＬ回路等においては、発振周波数を容易に制御可能なように、ＶＣＯ（電圧制御発振器）を採用している。
【０００３】
即ち、発振出力は、ＶＣＯの発振周波数をＰＬＬ回路によって制御することによって得られる。ＰＬＬ回路を構成する位相比較器に、水晶発振器からの基準周波数の発振出力（基準発振出力）とＶＣＯの出力とを与える。位相比較器は、基準発振出力とＶＣＯの発振出力との位相差を求め、位相差に基づく出力をローパスフィルタを介して制御電圧としてＶＣＯに与える。これにより、ＶＣＯから基準周波数の発振出力を得るのである。更に、ＶＣＯの出力を分周器によって分周して位相比較器に与えることで、ＶＣＯから基準周波数の分周数倍の周波数の発振出力を得ることができる。
【０００４】
ＶＣＯは、バラクタを備えたＬＣ共振回路と、電力供給用の発振トランジスタとによって構成される。ＬＣ共振回路は、バラクタ及び固定インダクタに基づく共振周波数を有し、発振トランジスタによって、共振周波数の発振出力が得られる。しかし、ＶＣＯを構成する素子のばらつきによって、正確な発振周波数を得ることができない。そこで、ＰＬＬ回路によって、基準発振出力とＶＣＯ出力との位相差に基づいて、ＶＣＯを制御する制御電圧を発生させ、この制御電圧によってバラクタの容量値を変化させることで、ＶＣＯの発振周波数を基準周波数に対応した周波数に一致させるように微調整するようになっている。
【０００５】
しかし、バラクタによる周波数可変範囲は比較的小さい。大きな周波数可変範囲が必要な場合には、ＬＣ共振回路にバラクタだけでなく、可変容量コンデンサを設け、可変容量コンデンサの容量値を制御することで、ＶＣＯの発振周波数を粗調整するようになっている。
【０００６】
なお、ＶＣＯがＩＣ化されている場合には、可変容量は、複数の固定容量コンデンサとスイッチとの組み合わせによって構成されることがある。バラクタと並列に、スイッチと固定容量コンデンサとの直列回路を複数接続し、特定のスイッチをオンにすることによって、ＬＣ共振回路の全体の容量を決定するのである。なお、スイッチとしてはＭＯＳトランジスタが採用されることが多い。
【０００７】
ところが、このようなＶＣＯでは、発振周波数が高いときと低いときとで、ＬＣ共振回路を構成する容量成分の大きさが大きく異なり、これに伴って位相雑音特性が周波数によって大きく変動し、発振周波数が高くなるにしたがって、位相雑音特性が著しく劣化する。
【０００８】
これに対し、特許文献１においては、タンク回路に接続するＭＯＳＦＥＴを、低い周波数のときと高い周波数のときとで切換えて、位相雑音を低減する技術が開示されている。
【０００９】
しかしながら、特許文献１の提案では、低い周波数のときと高い周波数のときとで流れる電流が変化し、高い周波数のときに無駄に電力を消費してしまうという問題があった。
【特許文献１】特開２００４−５２７９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、位相雑音特性が改善された電圧制御発振器を得ることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様の半導体集積回路装置は、発振周波数を決定する共振回路と、前記共振回路に接続されて前記発振周波数の発振出力を出力する発振部を構成する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタに並列に接続される第２のＭＯＳトランジスタと、前記発振周波数に応じて前記第２のＭＯＳトランジスタをオン，オフさせて前記第１及び第２のＭＯＳトランジスタによる等価的なゲート幅を増減可能とする制御部とを具備したことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、位相雑音特性を改善することができるという効果を有する。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る半導体集積回路装置を示すブロック図である。
【００１４】
図１の半導体集積回路装置は電圧制御発振器を構成する。図１において、電圧制御発振器は、コイルＬ１、バラクタ等の可変容量素子Ｃｖ、可変容量部１２及び発振部１１によって構成されている。可変容量部１２は、固定容量Ｃｆａ，Ｃｆｂ及びスイッチを構成するＭＯＳトランジスタＭｓが直列接続されて構成された可変容量が複数並列接続されて構成される。可変容量部１２の各可変容量は、可変容量素子Ｃｖと共に、コイルＬ１に並列接続される。
【００１５】
コイルＬ１の一端は発振部１１を構成するＮＭＯＳトランジスタＭ１のドレインに接続され、他端は、発振部１１を構成するＮＭＯＳトランジスタＭ２のドレインに接続される。差動対を成すトランジスタＭ１，Ｍ２のソースは共通接続されて、その接続点は抵抗Ｒ１を介して基準電位点に接続される。トランジスタＭ１のドレインはトランジスタＭ２のゲートに接続され、トランジスタＭ２のドレインはトランジスタＭ１のゲートに接続される。
【００１６】
更に、本実施の形態においては、発振部１１には、差動対のＮＭＯＳトランジスタＭ３，Ｍ４が設けられている。トランジスタＭ３，Ｍ４は夫々トランジスタＭ１，Ｍ２に並列に設けられている。即ち、トランジスタＭ１のドレインはトランジスタＭ３のドレインに共通接続され、トランジスタＭ１のソースはトランジスタＭ３のソースに共通接続される。また、トランジスタＭ２のドレインはトランジスタＭ４のドレインに共通接続され、トランジスタＭ２のソースはトランジスタＭ４のソースに共通接続される。
【００１７】
トランジスタＭ１のドレインは、コンデンサＣ１を介してトランジスタＭ４のゲートに接続され、トランジスタＭ２のドレインは、コンデンサＣ２を介してトランジスタＭ３のゲートに接続される。トランジスタＭ３，Ｍ４のゲートは夫々抵抗Ｒ２，Ｒ３を介してスイッチＳＷ１に接続される。制御部としてのスイッチＳＷ１は発振周波数が高い場合には端子Ｈｉを選択し、基準電位を抵抗Ｒ２，Ｒ３を介してトランジスタＭ３，Ｍ４のゲートに与え、発振周波数が低い場合には端子Ｌｏを選択し、所定のゲート電位Ｖｂを抵抗Ｒ２，Ｒ３を介してトランジスタＭ３，Ｍ４のゲートに与える。
【００１８】
これにより、発振周波数が高い場合にはトランジスタＭ３，Ｍ４はオフであり、発振周波数が低い場合には、トランジスタＭ３，Ｍ４はオンである。なお、コンデンサＣ１，Ｃ２によってスイッチＳＷ１からの電位はトランジスタＭ１，Ｍ２のゲートには供給されることはなく、スイッチＳＷ１によってトランジスタＭ３，Ｍ４のみをオン，オフ制御することができる。また、トランジスタＭ３，Ｍ４のゲートは、夫々、高周波的にはトランジスタＭ１，Ｍ２のゲートに接続されている。
【００１９】
図２はＩＣ化された一般的な電圧制御発振器の構成を示す回路図である。
【００２０】
図１に示す本実施の形態の回路は、図２の発振部１３に代えて発振部１１を採用した点が図２の回路と異なる。発振部１３は差動対のＮＭＯＳトランジスタＭ１，Ｍ２のみによって構成されている。
【００２１】
図１及び図２の電圧制御発振器は、コイルＬ１、可変容量素子Ｃｖ及び可変容量部１２によるＬＣ共振回路によって発振周波数が決定される。コイルＬ１のインダクタンスをＬ１、可変容量素子Ｃｖの容量値をＣｖ、可変容量部１２の固定容量Ｃｆａ，Ｃｆｂによる各可変容量の容量値を夫々Ｃｆ１，Ｃｆ２，…とすると、発振周波数ｆは、下記（１）式によって与えられる。
【００２２】
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なお、可変容量部１２の各可変容量の容量値Ｃｆ１，Ｃｆ２，…は、各可変容量を構成するトランジスタＭｓがオンの場合にのみ発生する。従って、各可変容量を構成するトランジスタＭｓをオン，オフ制御することで、可変容量部１２全体の容量値を変化させて、発振周波数を制御することができる。
【００２３】
図３は横軸に発振周波数をとり縦軸に位相雑音をとって、図２の電圧制御発振器における発振周波数と位相雑音との関係を示すグラフである。図３に示すように、位相雑音は発振周波数に応じて変動し、図２の電圧制御発振器は、発振周波数が高くなると位相雑音が増大するという欠点を有する。
【００２４】
位相雑音は、例えば電圧制御発振器を構成するいずれかの素子の特性によって、発振トランジスタＭ１，Ｍ２に流れる電流が変動して発振振幅が変動すると共に、振幅変動が容量の非線形性によって位相変動に変換されることで生じるものと考えられる。
【００２５】
ＬＣ共振回路の容量としては、可変容量素子Ｃｖ及び可変容量部１２の各固定容量Ｃｆａ，Ｃｆｂだけでなく、スイッチを構成するＭＯＳトランジスタＭｓ及び発振トランジスタＭ１，Ｍ２の寄生容量も含まれる。ＭＯＳトランジスタの寄生容量（ゲート容量）は、ゲート−ソース間電圧に依存して非線形性を有する。コイルＬ１を受動素子で構成することによってインダクタンスＬ１は線形性を有するものとすると、ＬＣ共振回路の容量の非線形性は、ＭＯＳトランジスタの寄生容量の非線形性に大きく影響を受ける。容量の非線形性が大きいほど、発振出力に生じる位相雑音は劣化することになる。
【００２６】
可変容量部１２の各可変容量は、受動素子である固定容量Ｃｆａ，Ｃｆｂ及びＭＯＳトランジスタＭｓによって構成されており、非線形性を抑えることは比較的容易である。これに対し、発振トランジスタの寄生容量は、ゲート−ソース間電圧等の影響を受け、非線形性は比較的大きい。
【００２７】
ところで、トランジスタの線形性は、一般にオーバードライブ電圧（Ｖｇ−Ｖｔｈ：Ｖｇはゲート電圧、Ｖｔｈは閾値電圧）が高いほど良好である。オーバードライブ電圧は下記（２）式を満足する。
【００２８】
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ここで、Ｉは電流、Ｌはゲート長、Ｗはゲート幅である。
【００２９】
この（２）式から明らかなように、電流を増やすか、Ｗ／Ｌを小さくすることで、線形性を向上させることができる。電流を増やすと消費電力が大きくなるので、Ｗ／Ｌを小さくすることが好ましい。しかし、Ｗ／Ｌを小さくすると、トランジスタのトランスコンダクタンスも小さくなってしまう。可変容量部１２の各トランジスタＭｓをオンにして、多くの固定容量Ｃｆａ，Ｃｆｂを接続すると、ＬＣ共振回路の損失が大きくなるので、発振を可能にするために発振トランジスタのトランスコンダクタンスを大きくする必要があり、Ｗ／Ｌを小さくすることはできない。
【００３０】
しかしながら、上記（１）式に示すように、発振周波数が低い場合には、非線形性が小さい可変容量Ｃｆａ，Ｃｆｂが多く用いられることから、非線形な発振トランジスタＭ１，Ｍ２の寄生容量が、容量全体に占める割合は小さくなり、ＬＣ共振回路全体の非線形性も小さくなるので、位相雑音の劣化は小さいものと考えられる。一方、発振周波数が高いときには、非線形性が大きな発振トランジスタの寄生容量が全体に占める割合は大きくなり、ＬＣ共振回路全体の非線形性も大きくなって、位相雑音は劣化する。しかしこの場合には、ＬＣ共振回路に接続する可変容量Ｃｆａ，Ｃｆｂは少ないので、発振トランジスタのトランスコンダクタンスを大きくする必要はない。
【００３１】
そこで、本実施の形態においては、発振周波数が高い場合と低い場合とで、発振トランジスタのＷ／Ｌを変化させることを可能にすることにより、必要なトランスコンダクタンスを確保しつつ、位相雑音の発生を抑制するものである。
【００３２】
上述したように、トランジスタＭ３のソース及びドレインは、夫々トランジスタＭ１のソース及びドレインに接続され、トランジスタＭ４のソース及びドレインは、夫々トランジスタＭ２のソース及びドレインに接続されている。また、高周波的には、トランジスタＭ３，Ｍ４のゲートは夫々トランジスタＭ１，Ｍ２のゲートに接続されている。従って、トランジスタＭ３，Ｍ４がオンの場合には、トランジスタＭ１，Ｍ２のゲート幅とトランジスタＭ３，Ｍ４のゲート幅との和のゲート幅に相当するトランジスタによって発振部１１が構成されたことと等価である。
【００３３】
即ち、トランジスタＭ３，Ｍ４がオフの場合には、トランジスタＭ１，Ｍ２のゲート幅によって、トランスコンダクタンスが決定される。これに対し、トランジスタＭ３，Ｍ４がオンの場合には、トランジスタＭ１，Ｍ２のゲート幅とトランジスタＭ３，Ｍ４のゲート幅との和のゲート幅に基づいてトランスコンダクタンスが決定されるのである。
【００３４】
次に、このように構成された実施の形態の動作について説明する。
【００３５】
いま、トランジスタＭｓをオンにして比較的多くの可変容量Ｃｆａ，ＣｆｂをＬＣ共振回路に接続することで、発振周波数を低く設定するものとする。この場合には、スイッチＳＷ１はゲート電位ＶｂをトランジスタＭ３，Ｍ４のゲートに与えて、トランジスタＭ３，Ｍ４をオンにする。
【００３６】
この場合には、多くの可変容量Ｃｆａ，ＣｆｂがＬＣ共振回路に接続されるので、上述したように、位相雑音の劣化は比較的小さい。
【００３７】
一方、トランジスタＭ３，Ｍ４のオンによって等価的なゲート幅は大きくなり、トランスコンダクタンスが大きいので発振余裕が増大し、多くの可変容量Ｃｆａ，ＣｆｂがＬＣ共振回路に接続された場合でも、確実に発振させることができる。
【００３８】
逆に、トランジスタＭｓをオフにしてＬＣ共振回路に接続される可変容量Ｃｆａ，Ｃｆｂを少なくすることで、発振周波数を高く設定するものとする。この場合には、スイッチＳＷ１は基準電位をトランジスタＭ３，Ｍ４のゲートに与えて、トランジスタＭ３，Ｍ４をオフにする。
【００３９】
ＬＣ共振回路に接続される可変容量Ｃｆａ，Ｃｆｂは少ないので、トランスコンダクタンスが小さくても確実に発振させることができる。また、トランジスタＭ３，Ｍ４がオフであるので、ゲート幅はトランジスタＭ１，Ｍ２のみのゲート幅に基づく小さい値となり、線形性を向上させて位相雑音の劣化を抑制することができる。
【００４０】
このように本実施の形態においては、２組の差動対の発振トランジスタのうち一方の差動対の発振トランジスタをオン，オフ制御することで、発振トランジスタのゲート幅を等価的に変更可能にする。発振周波数が高い場合には、一方の差動対の発振トランジスタをオフにして、発振トランジスタの実効的なゲート幅を小さくすることで、線形性を向上させる。逆に、発振周波数が低い場合には、一方の差動対の発振トランジスタをオンにして、実行的なゲート幅を大きくすることで、トランスコンダクタンスを大きくする。これにより、発振周波数に拘わらず、十分な発振余裕を得ると共に、位相雑音を低減させることができる。
【００４１】
図４は本発明の第２の実施の形態を示す回路図である。図４において図１と同一の構成要素には同一符号を付して説明を省略する。本実施の形態は発振部１１に代えて発振部１５を採用した点が第1の実施の形態と異なる。
【００４２】
発振部１５は、差動対のＮＭＯＳトランジスタＭ５，Ｍ６が付加された点が発振部１１と異なる。トランジスタＭ５はトランジスタＭ１，Ｍ３と並列に設けられ、トランジスタＭ６はトランジスタＭ２，Ｍ４と並列に設けられている。即ち、トランジスタＭ５のドレインはトランジスタＭ１，Ｍ３のドレインに共通接続され、トランジスタＭ５のソースはトランジスタＭ１，Ｍ３のソースに共通接続される。また、トランジスタＭ６のドレインはトランジスタＭ２，Ｍ４のドレインに共通接続され、トランジスタＭ６のソースはトランジスタＭ２，Ｍ４のソースに共通接続される。
【００４３】
トランジスタＭ１のドレインは、コンデンサＣ３を介してトランジスタＭ６のゲートに接続され、トランジスタＭ２のドレインは、コンデンサＣ４を介してトランジスタＭ５のゲートに接続される。トランジスタＭ５，Ｍ６のゲートは夫々抵抗Ｒ４，Ｒ５を介してスイッチＳＷ２に接続される。スイッチＳＷ２は発振周波数が高い場合には端子Ｈｉを選択し、基準電位を抵抗Ｒ４，Ｒ５を介してトランジスタＭ５，Ｍ６のゲートに与え、発振周波数が低い場合には端子Ｌｏを選択し、所定のゲート電位Ｖｂを抵抗Ｒ４，Ｒ５を介してトランジスタＭ５，Ｍ６のゲートに与える。
【００４４】
これにより、発振周波数が高い場合にはトランジスタＭ５，Ｍ６はオフであり、発振周波数が低い場合には、トランジスタＭ５，Ｍ６はオンである。なお、コンデンサＣ３，Ｃ４によってスイッチＳＷ２からの電位はトランジスタＭ１〜Ｍ４のゲートには供給されることはなく、スイッチＳＷ２によってトランジスタＭ５，Ｍ６のみをオン，オフ制御することができる。また、トランジスタＭ５，Ｍ６のゲートは、夫々、高周波的にはトランジスタＭ１，Ｍ２のゲートに接続されている。
【００４５】
このように構成された実施の形態においては、発振周波数に応じてスイッチＳＷ１，ＳＷ２を制御する。第１の実施の形態と同様に、スイッチＳＷ１，ＳＷ２が端子Ｌｏを選択すると、トランジスタＭ３〜Ｍ６がオンとなって、等価的なゲート幅が大きくなり、ＬＣ共振回路の損失が大きい場合でも発振余裕を増大させることができる。逆に、スイッチＳＷ１，ＳＷ２が端子Ｈｉを選択すると、トランジスタＭ３〜Ｍ６がオフとなって、等価的なゲート幅が小さくなり、線形性を向上させて位相雑音の劣化を抑制することができる。
【００４６】
本実施の形態においては、３つの差動対を有しているので、等価的なゲート幅を３段階又は４段階に制御可能である。いま、トランジスタＭ１，Ｍ２のゲート幅をＷ１とする。また、トランジスタＭ３，Ｍ４とトランジスタＭ５，Ｍ６のゲート幅が相互に同一の長さＷ２であるものとする。この場合には、スイッチＳＷ１，ＳＷ２を制御して、トランジスタＭ１，Ｍ２のみをオンにすることで、ゲート幅はＷ１となる。また、スイッチＳＷ１，ＳＷ２を制御して、トランジスタＭ１〜Ｍ４のみをオンにすることで、等価的なゲート幅をＷ１＋Ｗ２にすることができる。更に、スイッチＳＷ１，ＳＷ２を制御して、トランジスタＭ１〜Ｍ６をオンにすることで、等価的なゲート幅をＷ１＋Ｗ２＋Ｗ３にすることができる。
【００４７】
また、トランジスタＭ１，Ｍ２のゲート幅がＷ１であり、トランジスタＭ３，Ｍ４のゲート幅がＷ２であり、トランジスタＭ５，Ｍ６のゲート幅がＷ３（Ｗ３＞Ｗ２）であるものとする。この場合には、スイッチＳＷ１，ＳＷ２を制御して、トランジスタＭ１，Ｍ２のみをオンにすることで、ゲート幅はＷ１となる。また、スイッチＳＷ１，ＳＷ２を制御して、トランジスタＭ１〜Ｍ４のみをオンにすることで、等価的なゲート幅をＷ１＋Ｗ２にすることができる。更に、スイッチＳＷ１，ＳＷ２を制御して、トランジスタＭ１，Ｍ２，Ｍ５，Ｍ６をオンにすることで、等価的なゲート幅をＷ１＋Ｗ３にすることができる。更に、スイッチＳＷ１，ＳＷ２を制御して、トランジスタＭ１〜Ｍ６をオンにすることで、等価的なゲート幅をＷ１＋Ｗ２＋Ｗ３にすることができる。
【００４８】
このように本実施の形態においては、等価的なゲート幅を３段階又は４段階で変更可能であり、発振周波数に応じて、よりきめ細かい制御が可能である。
【００４９】
図５はトランジスタＭ３，Ｍ４のオン，オフ制御の他の例を示す回路図である。図５において図１と同一の構成要素には同一符号を付して説明を省略する。図５は抵抗Ｒ８，Ｒ９及びスイッチＳ１，Ｓ２を付加すると共に、スイッチＳＷ１に代えてスイッチＳＷ８を採用した発振部１８を用いる点が図１と異なる。
【００５０】
トランジスタＭ３のドレインは抵抗Ｒ８及びスイッチＳ１を介してトランジスタＭ３のゲートに接続されている。また、トランジスタＭ４のドレインは抵抗Ｒ９及びスイッチＳ２を介してトランジスタＭ４のゲートに接続されている。また、トランジスタＭ３のゲートは抵抗Ｒ２及びスイッチＳＷ８を介して基準電位点に接続され、トランジスタＭ４のゲートは抵抗Ｒ３及びスイッチＳＷ８を介して基準電位点に接続される。
【００５１】
発振周波数が比較的高い場合には、スイッチＳＷ１はオンであり、スイッチＳ１，Ｓ２はオフである。また、発振周波数が比較的低い場合には、スイッチＳＷ１はオフであり、スイッチＳ１，Ｓ２はオンである。スイッチＳＷ１がオンで、スイッチＳ１，Ｓ２がオフの場合には、トランジスタＭ３，Ｍ４はオフであり、等価的なゲート幅が小さくなり、発振周波数が高い場合でも線形性を向上させて位相雑音の劣化を抑制することができる。スイッチＳＷ１がオフで、スイッチＳ１，Ｓ２がオンの場合には、トランジスタＭ３，Ｍ４はオンであり、等価的なゲート幅が大きくなって、発振周波数が低くＬＣ共振回路の損失が大きい場合でも発振余裕を増大させることができる。
【００５２】
図６及び図７は変形例を示す回路図である。図６及び図７において図１と同一の構成要素には同一符号を付して説明を省略する。
【００５３】
図１及び図４においては、発振部の発振トランジスタとしてＮＭＯＳトランジスタを採用した例を示した。図６は発振部の発振トランジスタとしてＰＭＯＳトランジスタを採用した例を示している。図６の発振部２１はＮＭＯＳトランジスタＭ１〜Ｍ４に代えてＰＭＯＳトランジスタＭ１１〜Ｍ１４を採用し、抵抗Ｒ１〜Ｒ３に代えて抵抗Ｒ１１〜Ｒ１３を採用し、コンデンサＣ１，Ｃ２に代えてコンデンサＣ１１，Ｃ１２を採用し、スイッチＳＷ１に代えてスイッチＳＷ１１を採用した点が図１の発振部１１と異なる。
【００５４】
スイッチＳＷ１１が端子Ｌｏを選択すると、トランジスタＭ１３，Ｍ１４がオンとなって、等価的なゲート幅が大きくなり、ＬＣ共振回路の損失が大きい場合でも発振余裕を増大させることができる。逆に、スイッチＳＷ１２が端子Ｈｉを選択すると、トランジスタＭ１３，Ｍ１４がオフとなって、等価的なゲート幅が小さくなり、線形性を向上させて位相雑音の劣化を抑制することができる。
【００５５】
更に、図７は発振部の発振トランジスタとしてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタによって構成されるＣＭＯＳトランジスタを採用した例を示している。なお、図７の例では、スイッチＳＷ１，ＳＷ１１は連動して動作し、同時に端子Ｌｏを選択すると共に同時に端子Ｈｉを選択する。
【００５６】
なお、発振トランジスタをＣＭＯＳトランジスタによって構成した場合には、発振周波数に応じて、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの一方のトランジスタをオン、他方をオフにすることで、両方のトランジスタがオン，オフする場合に比べて、等価的なゲート幅を変化させることも可能である。  
図８は本発明の他の実施の形態を示すブロック図である。
【００５７】
制御信号生成回路３１には発振周波数情報が入力される。電圧制御発振器３２には発振周波数制御信号が入力される。電圧制御発振器３２は上記各実施の形態の半導体集積回路装置によって構成されたものである。発振周波数制御信号は、可変容量部１２のＭＳトランジスタＭｓのオン，オフを制御するための信号である。発振周波数制御信号によって、電圧制御発振器３２の発振周波数を制御することができる。なお、発振周波数制御信号を各トランジスタＭｓに独立して供給可能とすることにより、各トランジスタＭｓを独立して制御して、任意の発振周波数での発振を可能にすることができる。
【００５８】
発振周波数情報は、発振周波数制御信号によって制御する電圧制御発振器３２の発振周波数に関する情報を含む。ゲート幅制御信号生成回路３１は、発振周波数情報に基づいてゲート幅制御信号を生成して電圧制御発振器３２に出力する。ゲート幅制御信号は、上記各実施の形態のスイッチＳＷ１、ＳＷ２，ＳＷ８，ＳＷ１１を制御するためのものである。これにより、電圧制御発振器３２の発振周波数に応じて、発振部の等価的なゲート幅を変更可能である。
【００５９】
即ち、電圧制御発振器３２の発振周波数が比較的低い場合には、等価的なゲート幅を大きくして、ＬＣ共振回路の損失が大きい場合でも発振余裕を増大させることができる。逆に、電圧制御発振器３２の発振周波数が比較的高い場合には、等価的なゲート幅を小さくして、線形性を向上させて位相雑音の劣化を抑制することができる。
【００６０】
なお、ＰＬＬ回路と電圧制御発振器とを備えた周波数シンセサイザ装置においては、ＰＬＬ回路に発振周波数情報を与えて、ＰＬＬ回路から発振周波数制御信号を発生させる。ＰＬＬ回路に与える発振周波数情報をゲート幅制御信号３１にも供給することで、本発明を周波数シンセサイザ装置にも適用可能である。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置を示すブロック図。
【図２】ＩＣ化された一般的な電圧制御発振器の構成を示す回路図。
【図３】横軸に発振周波数をとり縦軸に位相雑音をとって、図２の電圧制御発振器における発振周波数と位相雑音との関係を示すグラフ。
【図４】本発明の第２の実施の形態を示す回路図。
【図５】トランジスタＭ３，Ｍ４のオン，オフ制御の他の例を示す回路図。
【図６】変形例を示す回路図。
【図７】変形例を示す回路図。
【図８】本発明の他の実施の形態を示すブロック図。
【符号の説明】
【００６２】
１１…発振部、１２…可変容量部、Ｍ１〜Ｍ４…増幅トランジスタ、Ｌ１…コイル、Ｃｖ…可変容量素子、Ｃｆａ，Ｃｆｂ…固定容量、Ｍｓ…ＭＯＳトランジスタ、Ｒ１〜Ｒ３…抵抗、Ｃ１，Ｃ２…コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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