(57)【要約】【課題】隣り合う電源ドメイン間の電圧レベル差を調整する電圧レベル調整回路を提供する。【解決手段】第１電源１３と第１回路１４との間に接続され、第１制御信号Ｓ１に応じて第１電源１３の電圧Ｖｄｄ１を調整した第１電圧Ｖ１を第１回路１４に出力する第１電圧調整回路１５と、第１電源１３とは供給源が異なる第２電源１６と、第１回路１４と信号をやり取りする第２回路１７との間に接続され、第２制御信号Ｓ２に応じて第２電源１６の電圧Ｖｄｄ２を調整した第２電圧Ｖ２を第２回路１７に出力する第２電圧調整回路１８と、第１電圧Ｖ１と第２電圧Ｖ２との電位差ΔＶを検出し、電位差ΔＶが小さくなるように、第１制御信号Ｓ１を第１電圧調整回路１５に出力し、第２制御信号Ｓ２を第２電圧調整回路１８に出力する電圧制御回路１９と、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源と第１回路との間に接続され、第１制御信号に応じて前記第１電源の電圧を調整した第１電圧を前記第１回路に出力する第１電圧調整回路と、
前記第１電源とは供給源が異なる第２電源と、前記第１回路と信号をやり取りする第２回路との間に接続され、第２制御信号に応じて前記第２電源の電圧を調整した第２電圧を前記第２回路に出力する第２電圧調整回路と、
前記第１電圧と前記第２電圧との電位差を検出し、前記電位差が小さくなるように、前記第１制御信号を前記第１電圧調整回路に出力し、前記第２制御信号を前記第２電圧調整回路に出力する電圧制御回路と、
を具備することを特徴とする電圧レベル調整回路。
【請求項２】
前記第１電圧調整回路は、第１電極が前記第１電源に共通接続され、第２電極が前記第１回路に共通接続され、制御電極に前記第１制御信号が供給される複数の第１トランジスタを具備し、
前記第２電圧調整回路は、第１電極が前記第２電源に共通接続され、第２電極が前記第２回路に共通接続され、制御電極に前記第２制御信号が供給される複数の第２トランジスタを具備し、
前記電圧制御回路は、前記電位差を検出する差動増幅器と、前記差動増幅の出力をデジタル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換結果に応じて、前記複数の第１トランジスタのうち、どのトランジスタをオンまたはオフするかを定め、前記複数の第２トランジスタのうち、どのトランジスタをオンまたはオフするかを定める演算回路と、前記演算結果に応じて、前記第１制御信号を生成する第１デコーダと、前記第２制御信号を生成する第２デコーダとを具備する
ことを特徴とする請求項１に記載の電圧レベル調整回路。
【請求項３】
前記演算回路は、前記第１電圧調整回路および前記第２電圧調整回路のうち、低い方の電圧を出力している電圧調整回路において、オンするトランジスタの数を増加させる第１電圧制御モードと、
高い方の電圧を出力している電圧調整回路において、オンするトランジスタの数を減少させる第２電圧制御モードと、を具備することを特徴とする請求項２に記載の電圧レベル調整回路。
【請求項４】
前記第１電圧調整回路は、第１電極が前記第１電源に接続され、第２電極が前記第１回路に接続され、制御電極に前記第１制御信号が供給される第１トランジスタを具備し、
前記第２電圧調整回路は、第１電極が前記第２電源に接続され、第２電極が前記第２回路に接続され、制御電極に前記第２制御信号が供給される第２トランジスタを具備し、
前記電圧制御回路は、前記第１電圧に応じた第１帰還電圧と基準電圧とを比較し、前記第１帰還電圧が前記基準電圧に等しくなるように前記第１制御信号を生成する第１差動増幅器と、前記第２電圧に応じた第２帰還電圧と前記第１帰還電圧とを比較し、前記第２帰還電圧が前記第１帰還電圧に等しくなるように前記第２制御信号を生成する第２差動増幅器とを具備することを特徴とする請求項１に記載の電圧レベル調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベル調整回路に関する。
【背景技術】
【０００２】
近年、半導体集積装置は、複数の電源ドメインを設定し、動作しない回路の電源をオフすることにより、低消費電力化を図っている。  
電源ドメインを複数設定した場合、隣り合う電源ドメインをまたぐ信号をやり取りするとき、即ち、第１電源ドメイン内において、第１電圧レベルで動作している第１回路と、第２電源ドメイン内において、第２電圧レベルで動作している第２回路の間で信号をやり取りするとき、第１電圧レベルと第２電圧レベルは、揃っていることが必要である。
【０００３】
然しながら、第１電源ドメイン内および第２電源ドメイン内において、発生する電圧降下が異なるために、第１電圧レベルと第２電圧レベルが揃わなくなり、信号のやり取りに支障をきたすという問題がある。
【０００４】
これに対して、電気的に独立した電源を２つ以上備え、第１の電源および第２の電源間の電位差を検出する半導体装置が知られている（例えば、特許文献１参照。）。
【０００５】
特許文献１に開示された半導体装置は、２つ以上の電源系（ＶＤＤ１、ＶＤＤ２）が設けられた半導体装置において、電源の電位差を検知する電源電位差検出回路を設け、電位差を検出する電源の電位が同じ場合、テストモード設定用電源間の電圧を一旦、異なる電位差を持たせてテストモードの設定（信号Ｓ）を行い、特別なテスト端子を不要にしている。
【特許文献１】特開２００１−２２８２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、隣り合う電源ドメイン間の電圧レベル差を調整する電圧レベル調整回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の電圧レベル調整回路は、第１電源と第１回路との間に接続され、第１制御信号に応じて前記第１電源の電圧を調整した第１電圧を前記第１回路に出力する第１電圧調整回路と、前記第１電源とは供給源が異なる第２電源と、前記第１回路と信号をやり取りする第２回路との間に接続され、第２制御信号に応じて前記第２電源の電圧を調整した第２電圧を前記第２回路に出力する第２電圧調整回路と、前記第１電圧と前記第２電圧との電位差を検出し、前記電位差が小さくなるように、前記第１制御信号を前記第１電圧調整回路に出力し、前記第２制御信号を前記第２電圧調整回路に出力する電圧制御回路と、を具備することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、隣り合う電源ドメイン間の電圧レベル差を調整する電圧レベル調整回路が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
本発明の実施例１に係る電圧レベル調整回路について図１乃至図３を用いて説明する。図１は本実施例に係る電圧レベル調整回路を示す回路図、図２は電圧レベル調整回路の動作を示すフローチャート、図３は電圧レベル調整回路を有する半導体集積装置を示す図である。
【００１１】
図１に示すように、本実施例の電圧レベル調整回路１０は、第１電源ドメイン１１、および第２電源ドメイン１２が設定された半導体集積装置において、第１電源１３と第１電源ドメイン１１内の第１回路１４との間に接続され、第１制御信号Ｓ１に応じて第１電源１３の電圧（以後、第１電源電圧という）Ｖｄｄ１を調整した第１電圧Ｖ１を第１回路１４に出力する第１電圧調整回路１５と、第１電源１３とは供給源が異なる第２電源１６と、第１回路１４と信号をやり取りする第２電源ドメイン１２内の第２回路１７との間に接続され、第２制御信号Ｓ２に応じて第２電源１６の電圧（以後、第２電源電圧という）Ｖｄｄ２を調整した第２電圧Ｖ２を第２回路１７に出力する第２電圧調整回路１８と、を具備している。
【００１２】
更に、電圧レベル調整回１０は、第１電圧Ｖ１と第２電圧Ｖ２との電位差ΔＶを検出し、電位差ΔＶが小さくなるように、第１制御信号Ｓ１を第１電圧調整回路１５に出力し、第２制御信号Ｓ２を第２電圧調整回路１８に出力する電圧制御回路１９を具備している。
【００１３】
第１電圧調整回路１５は、ソ−ス（第１電極）が第１電源１３に共通接続され、ドレイン（第２電極）が第１回路１４に共通接続され、ゲート（制御電極）に第１制御信号Ｓ１が供給される複数のＰチャネルＭＯＳトランジスタ（以後、第１ＭＯＳトランジスタという）Ｍ１を具備している。  
同様に、第２電圧調整回路１８はソ−ス（第１電極）が第２電源１６に共通接続され、ドレイン（第２電極）が第２回路１７に共通接続され、ゲート（制御電極）に第２制御信号Ｓ２が供給される複数のＰチャネルＭＯＳトランジスタ（以後、第２ＭＯＳトランジスタという）Ｍ２を具備している。
【００１４】
電圧制御回路１９は、電位差ΔＶを検出する差動増幅器２０と、差動増幅２０の出力をデジタル信号に変換するＡ／Ｄ変換器２１と、Ａ／Ｄ変換結果に応じて、複数の第１ＭＯＳトランジスタＭ１のうち、どのＭＯＳトランジスタをオンまたはオフするかを定め、複数の第２ＭＯＳトランジスタＭ２のうち、どのＭＯＳトランジスタをオンまたはオフするかを定める演算回路２２と、演算結果に応じて、第１制御信号Ｓ１を生成する第１デコーダ２３と、第２制御信号Ｓ２を生成する第２デコーダ２４とを具備している。
【００１５】
演算回路２２は、例えば、ＲＯＭ２５とＲＡＭ２６とを有するＣＰＵである。ＲＯＭ２５には、予め演算式、制御フローなどのプログラムや初期値などが格納されており、ＲＡＭ２６にはＡ／Ｄ変換データや演算結果などが記憶される。
【００１６】
第１デコーダ２３は、演算回路２２から受け取ったシリアルデータ（演算結果）をパラレルデータに変換する。同様に、第２デコーダ２４は、演算回路２２から受け取ったシリアルデータ（演算結果）をパラレルデータに変換する。
【００１７】
第１電圧制御回路１５は、複数の第１ＭＯＳトランジスタＭ１のうち、オンしている第１ＭＯＳトランジスタＭ１の数に応じて、第１電源電圧Ｖｄｄ１を調整する。  
第１ＭＯＳトランジスタＭ１が全てオンした場合、第１電圧Ｖ１は第１電源電圧Ｖｄｄ１から第１ＭＯＳトランジスタＭ１のドレイン・ソース間電圧Ｖｄｓ１を減じた電圧になる。  
第１ＭＯＳトランジスタＭ１が全てオフした場合、第１電圧Ｖ１は０になり、第１回路１４に電源が供給されない。
【００１８】
これにより、初期設定として、例えば、複数の第１ＭＯＳトランジスタＭ１のうち、半分の第１ＭＯＳトランジスタＭ１をオンしておき、残りの半分の第１ＭＯＳトランジスタＭ１をオフしておくことが適当である。
【００１９】
同様に、第２電圧制御回路１６は、複数の第２ＭＯＳトランジスタＭ２のうち、オンしている第２ＭＯＳトランジスタＭ２の数に応じて、第２電源電圧Ｖｄｄ２を調整する。  
第２ＭＯＳトランジスタＭ２が全てオンした場合、第２電圧Ｖ２は第２電源電圧Ｖｄｄ２から第２ＭＯＳトランジスタＭ２のドレイン・ソース間電圧Ｖｄｓ２を減じた電圧になる。  
第２ＭＯＳトランジスタＭ２が全てオフした場合、第２電圧Ｖ２は０になり、第２回路１７に電源が供給されない。
【００２０】
これにより、初期設定として、複数の第２ＭＯＳトランジスタＭ２のうち、半分の第２ＭＯＳトランジスタＭ２をオンしておき、残りの半分の第２ＭＯＳトランジスタＭ２をオフしておくことが適当である。
【００２１】
次に、電圧レベル調整回路１０の動作を、フローチャートを用いて説明する。  
図２に示すように、始めに、例えば電位差ΔＶの許容範囲δ、オンしている第１ＭＯＳトランジスタＭ１の数、第２ＭＯＳトランジスタＭ２の数などの初期設定を行う（ステップＳ０１）。
【００２２】
次に、電位差ΔＶを求め（ステップＳ０２）、電位差ΔＶが許容範囲δ内である否かを判定し（ステップＳ０３）、許容範囲δ内であれば（ステップＳ０３のＹｅｓ）、ステップＳ０２へ戻る。  
一方、電位差ΔＶが許容範囲δ外であれば（ステップＳ０３のＮｏ）、ステップＳ０４へ行く。
【００２３】
次に、電位差ΔＶの正負を判定し（ステップＳ０４）、電位差ΔＶが負の場合に（ステップＳ０４のＹｅｓ）、第１ＭＯＳトランジスタＭ１が全てオンしているか否かをチェックする（ステップＳ０５）。
【００２４】
第１ＭＯＳトランジスタＭ１が全てオンしていない場合は（ステップＳ０５のＮｏ）、オンしていない第１ＭＯＳトランジスタＭ１を、例えば１個オンさせ、オンするトランジスタの数を増加させる第１電圧制御モードを実行する（ステップＳ０６）。  
これにより、第１電圧調整回路１５による電圧降下が減少するので、第１電圧Ｖ１が増加する。
【００２５】
一方、第１ＭＯＳトランジスタＭ１が全てオンしている場合は、オンしている第２ＭＯＳトランジスタＭ２を、例えば１個オフさせ、オンするトランジスタの数を減少させる第２電圧制御モードを実行する（ステップＳ０７）。  
これにより、第２電圧調整回路１８による電圧降下が増加するので、第２電圧Ｖ２が減少する。
【００２６】
次に、終了か否かをチェックした後（ステップＳ０８）、ステップＳ０２へ戻り、上述したステップを、電位差ΔＶが許容範囲δ内に収まるまで繰り返す。
【００２７】
ステップＳ０４で、電位差ΔＶが正の場合に（ステップＳ０４のＮｏ）、第２ＭＯＳトランジスタＭ２が全てオンしているか否かをチェックする（ステップＳ０９）。
【００２８】
第２ＭＯＳトランジスタＭ２が全てオンしていない場合は（ステップＳ０９のＮｏ）、オンしていない第２ＭＯＳトランジスタＭ２を、例えば１個オンさせ、オンするトランジスタの数を増加させる第１電圧制御モードを実行する（ステップＳ１０）。  
これにより、第２電圧調整回路１８による電圧降下が減少するので、第２電圧Ｖ２が増加する。
【００２９】
一方、第２ＭＯＳトランジスタＭ２が全てオンしている場合は、オンしている第１ＭＯＳトランジスタＭ１を、例えば１個オフさせ、オンするトランジスタの数を減少させる第２電圧制御モードを実行する（ステップＳ１１）。  
これにより、第１電圧調整回路１５による電圧降下が増加するので、第１電圧Ｖ１が減少する。
【００３０】
次に、終了か否かをチェックした後（ステップＳ０８）、ステップＳ０２へ戻り、上述したステップを、電位差ΔＶが許容範囲δ内に収まるまで繰り返す。  
これにより、電位差ΔＶを許容範囲δ内に制御することが可能である。
【００３１】
図３は電圧レベル調整回路を有する半導体集積装置を示すブロック図である。  
図３に示すように、半導体集積装置４０は、半導体チップ４１に、第１電源ドメイン１１および第２電源ドメイン１２が設定され、第１電源ドメイン１１内の第１回路１４、第２電源ドメイン１２内の第２回路１７、および電圧レベル調整回路１０の第１および第２電圧調整回路１５、１８、電圧制御回路１９がモノリシックに集積して形成されている。
【００３２】
第１電圧調整回路１５はボンディングパッド４２を介して外部に引き出され、第１電源１３に接続される。  
同様に、第２電圧調整回路１８はボンディングパッド４３を介して外部に引き出され、第２電源１６に接続される。
【００３３】
第１電源ドメイン１１内のその他の回路（図示せず）は、ボンディングパッド４４に接続され、第２電源ドメイン１２内のその他の回路（図示せず）は、ボンディングパッド４５に接続されている。
【００３４】
第１電源ドメイン１１内において、電源ドメインをまたぐ信号のやり取りをしない回路は（図示せず）は、例えば第１電源電圧Ｖｄｄ１に直接接続されている。  
同様に、第２電源ドメイン１２内において、電源ドメインをまたぐ信号のやり取りをしない回路は（図示せず）は、例えば第２電源電圧Ｖｄｄ２に直接接続されている。
【００３５】
以上説明したように、本実施例の電圧レベル調整回路１０は、第１電圧調整回路１５と、第２電圧調整回路１８と、電圧制御回路１９とを具備し、第１電圧Ｖ１と第２電圧Ｖ２の差電圧ΔＶが小さくなるように第１電圧調整回路１５の第１ＭＯＳトランジスタＭ１および第２電圧調整回路１８の第２ＭＯＳトランジスタＭ２のオン・オフを制御している。
【００３６】
これにより、隣り合う電源ドメイン間の電圧レベル差を調整する電圧レベル調整回路１０が得られる。  
隣り合う電源ドメイン間の電圧レベルが揃えられるので、電圧レベル差を考慮した回路設計の手間が削減され、設計期間を短縮することができる。
【００３７】
ここでは、第１電圧制御モードが１個のＭＯＳトランジスタをオンさせ、第２電圧制御モードが１個のＭＯＳトランジスタをオフさせる場合について説明したが、複数個のトランジスタを同時にオンまたはオフするようにしても構わない。
【００３８】
これによれば、図２に示すステップの実行回数が少なくなるので、差電圧ΔＶの変動に対して応答速度を速めることができる利点がある。差電圧ΔＶが比較的大きいときに適している。
【００３９】
第１電圧調整回路１５の複数の第１ＭＯＳトランジスタＭ１が、全て同じ種類のＭＯＳトランジスタである場合ついて説明したが、しきい値が同じで、オン抵抗の異なるＭＯＳトランジスタを有していても構わない。
【００４０】
第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２がＰチャネルＭＯＳトランジスタである場合について説明したが、ＮチャネルＭＯＳトランジスタでも構わない。その場合、ドレインが第１電極であり、ソースが第２電極となる。
【００４１】
また、第１ＭＯＳトランジスタＭ１、第２ＭＯＳトランジスタＭ２として、バイポーラトランジスを用いることも可能である。その場合、エミッタ、コレクタが第１、第２電極であり、ベースが制御電極となる。
【００４２】
演算回路２２がＣＰＵで、ソフトウェアで実行する場合について説明したが、専用ロジック回路を用いてハードウェアで実行するようにしても構わない。
【実施例２】
【００４３】
本発明の実施例２に係る電圧レベル調整回路について、図４を用いて説明する。図４は電圧レベル調整回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、第１電圧および第２電圧を基準電圧に等しくするようにしたことにある。
【００４４】
即ち、図４に示すように、本実施例の電圧レベル調整回路５０の第１電圧調整回路５１は、ソース（第１電極）が第１電源１３に接続され、ドレイン（第２電極）が第１回路１４に接続され、ゲート（制御電極）に第１制御信号Ｓ１が供給されるＰチャネルＭＯＳトランジスタ（以後、第１ＭＯＳトランジスタという）５２を具備している。
【００４５】
第２電圧調整回路５３は、ソース（第１電極）が第２電源１６に接続され、ドレイン（第２電極）が第２回路１７に接続され、ゲート（制御電極）に第２制御信号Ｓ２が供給されるＰチャネルＭＯＳトランジスタ（以後、第２ＭＯＳトランジスタという）５４を具備している。
【００４６】
電圧制御回路５５は、第１電圧Ｖ１に応じた第１帰還電圧Ｖｆｂ１と基準電圧Ｖｒｅｆとを比較し、第１帰還電圧Ｖｆｂ１が基準電圧Ｖｒｅｆに等しくなるように第１制御信号Ｓ１を生成する第１差動増幅器５６と、第２電圧Ｖ２に応じた第２帰還電圧Ｖｆｂ２と第１帰還電圧Ｖｆｂ１とを比較し、第２帰還電圧Ｖｆｂ２が第１帰還電圧Ｖｆｂ１に等しくなるように第２制御信号Ｓ２を生成する第２差動増幅器５７とを具備している。
【００４７】
第１帰還電圧Ｖｆｂ１は第１電圧Ｖ１を抵抗Ｒ１と抵抗Ｒ２で分圧し、第２帰還電圧Ｖｆｂ２は第２電圧Ｖ２を抵抗Ｒ３と抵抗Ｒ４で分圧することにより得ている。  
ここで、抵抗Ｒ１と抵抗Ｒ２の分圧比と、抵抗Ｒ３と抵抗Ｒ４の分圧比とは、等しくなるように設定されている。
【００４８】
これにより、第１電圧Ｖ１と第２電圧Ｖ２とが、基準電圧Ｖｒｅｆに等しくなるように帰還制御されるので、第１電圧Ｖ１と第２電圧Ｖ２の電位差ΔＶを小さくすることが可能である。
【００４９】
以上説明したように、本実施例の電圧レベル調整回路５０は、基準電圧Ｖｒｅｆを用いて、第１電圧Ｖ１と第２電圧Ｖ２とが等しくなるように帰還制御している。  
これにより、電圧レベル調整回路５０の回路が簡単になるので、半導体チップ４１に占有する面積が減少し、半導体チップ４１のサイズを小さくすることができる利点がある。
【００５０】
ここでは、電圧レベル調整回路５０がアナログ回路である場合について説明したが、図１に示すようなデジタル方式で行うことも可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例１に係る電圧レベル調整回路を示す回路図。
【図２】本発明の実施例１に係る電圧レベル調整回路の動作を示すフローチャート。
【図３】本発明の実施例１に係る電圧レベル調整回路を有する半導体集積装置を示す図。
【図４】本発明の実施例２に係る電圧レベル調整回路を示す回路図。
【符号の説明】
【００５２】
１０、５０  電圧レベル調整回路
１１  第１電源ドメイン
１２  第２電源ドメイン
１３  第１電源
１６  第２電源
１５、５１  第１電圧調整回路
１８、５３  第２電圧調整回路
１９、５５  電圧制御回路
２０、５６、５７  差動増幅器
２１  Ａ／Ｄ変換器
２２  演算回路
２３  第１デコーダ
２４  第２デコーダ
２５  ＲＯＭ
２６  ＲＡＭ
４０  半導体集積装置
４１  半導体チップ
４２、４３、４４、４５  ボンディングパッド
５２、Ｍ１  第１ＭＯＳトランジスタ
５４、Ｍ２  第２ＭＯＳトランジスタ
Ｖｄｄ１  第１電源電圧
Ｖｄｄ２  第２電源電圧
Ｖ１  第１電圧
Ｖ２  第２電圧
Ｓ１  第１制御信号
Ｓ２  第２制御信号
Ｖｒｅｆ  基準電圧
Ｖｆｂ１  第１帰還電圧
Ｖｆｂ２  第２帰還電圧
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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