(57)【要約】【課題】液晶或いは表示装置における駆動回路において、オフセット電圧を抑制し、なおかつ、高速に出力すること実現する。【解決手段】差動対をなすトランジスタＭ１、Ｍ２に同時に入力電圧を与え、能動負荷をなす、Ｍ３、Ｍ４トランジスタをともにダイオード接続し、Ｍ３、Ｍ４のゲートに各々容量を備えることで、入力電圧に好適な動作電流、動作電圧を記憶しておき、次に、能動負荷をなす、Ｍ３のゲート−ドレイン間、Ｍ４のゲート−ドレイン間を非導通状態にして、Ｍ３、Ｍ４の各々の容量に蓄えられた電荷を保持する状態として、ボルテージフォロア状態で動作する。【選択図】図１
2009284150.tif 000002
【特許請求の範囲】
【請求項１】
第一の差動対と第一の能動負荷とを備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタのゲートに接続された第一の容量と、
前記第二のトランジスタのゲートに接続された第二の容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第一の容量及び前記第二の容量に蓄積しておく状態とされ、
第二の期間は、前記第一の能動負荷の第一のトランジスタのゲートを、第一の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを、第二の容量が電荷を保持しておく状態とされ、
前記第二の期間は、前記演算増幅器の出力期間である、
ことを特徴とするオフセットキャンセル回路。
【請求項２】
さらに第二の差動対、第二の能動負荷、及び出力部を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、さらに、
前記第一の期間は、前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、前記第二の差動対と前記第二の能動負荷を動作して、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、前記第一の差動対と前記第一の能動負荷とを動作して、前記演算増幅器が出力できる状態とされることを特徴とする請求項１に記載のオフセットキャンセル回路。
【請求項３】
第一の差動対と第一の能動負荷、及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記差動対と前記能動負荷の出力となる、前記第四のトランジスタのドレインに  接続した出力部と、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第一の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
第二の期間は、前記第一の能動負荷の第一のトランジスタのゲートを第三の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを第四の容量が電荷を保持しておく状態とされ、
前記第二の期間は、前記演算増幅器の出力する期間である、ことを特徴とするオフセットキャンセル回路。
【請求項４】
第一の差動対と第一の能動負荷及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記出力部の高電源側の駆動トランジスタであるハイサイドトランジスタと、
前記出力部の低電源側の駆動トランジスタであるローサイドトランジスタと、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第二の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、
前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
前記演算増幅器の反転入力、非反転入力、出力の全端子を接続することで、前記演算増幅器の反転入力である前記差動対の反転入力、前記演算増幅器の非反転入力である前記差動対の非反転入力、前記演算増幅器の出力に入力電圧を与えておき、
第二の期間は、
前記第一の能動負荷の第一のトランジスタのゲートの電荷を第三の容量が保持し、
前記第一の能動負荷の第二のトランジスタのゲートの電荷を第四の容量が保持しておく状態とされ、
前記演算増幅器はボルテージフォロアの構成をとることで、
前記第二の期間が前記演算増幅器の出力する期間であるようにした、
ことを特徴とするオフセットキャンセル回路。
【請求項５】
前記第一のバイアス電圧は前記ハイサイドトランジスタを飽和領域で動作させる電圧を与え、或いは、前記第二のバイアス電圧は前記ローサイドトランジスタを飽和領域で動作させる電圧を与えることを特徴とする、請求項４に記載のオフセットキャンセル回路。
【請求項６】
前記第二の能動負荷と、
前記第二の能動負荷の一方の第五のトランジスタともう一方の第六のトランジスタと、
前記第五のトランジスタに直列に接続し、カスコード回路となる、第七のトランジスタと、
前記第六のトランジスタに直列に接続し、カスコード回路となる、第八のトランジスタと、
前記第二の差動対と、
を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、
前記第一の期間は、
前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、
前記第二の差動対と前記第二の能動負荷を動作させて、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、
前記第一の差動対と前記第一の能動負荷を動作させて、前記演算増幅器が出力できる状態とされるようになっている、ことを特徴とする請求項２ないし４のいずれかに記載のオフセットキャンセル回路。
【請求項７】
前記第二の位相補償容量に代えて、
スイッチ手段により、前記第四のトランジスタのソースと第三の位相補償容量の一方の端子との接続を制御し、
前記第八のトランジスタのソースと前記第三の位相補償容量の一方の端子との接続を制御し、
前記第三の位相補償容量のもう一方の端子と前記演算増幅器の出力とを接続し、
前記第一の期間で、第三の位相補償への充放電期間を短縮することを特徴とする、請求項２または請求項４または請求項６のいずれかにに記載のオフセットキャンセル回路。
【請求項８】
請求項６に記載のオフセットキャンセル回路であって、
前記第三のトランジスタ、
前記第四のトランジスタ、
前記第七のトランジスタ、
前記第八のトランジスタ、のトランジスタの能力またはトランジスタサイズ及びゲート電圧が等しいことを特徴とするオフセットキャンセル回路。
【請求項９】
請求項６または請求項７に記載のオフセットキャンセル回路であって、
前記第三のトランジスタのゲートに第三のバイアス電圧と、
前記第四のトランジスタのゲートに第三のバイアス電圧と、
前記第七のトランジスタのゲートに第三のバイアス電圧と、
前記第八のトランジスタのゲートに第三のバイアス電圧と、
を与えておくことで、前記第一の期間を短縮することを特徴とするオフセットキャンセル回路。
【請求項１０】
第一の差動対と第一の能動負荷を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタと対になる第九のトランジスタと、
前記第二のトランジスタと対になる第十のトランジスタと、
前記第九のトランジスタと電源またはグランドとの間に、並列に第一のインピーダンス部と、第五の容量と、
前記第十のトランジスタと電源またはグランドとの間に、並列に第二のインピーダンス部と、第六の容量と、
を備え、
前記第一のトランジスタと前記第九のトランジスタのゲートを接続し、
前記第二のトランジスタと前記第十のトランジスタのゲートを接続し、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により
前記第一の期間は、前記第一の差動対の非反転入力と前記第一の差動対の反転入力が接続され、前記第一のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第九のトランジスタの電流を前記第一のインピーダンス部で電圧変換し、前記第一のインピーダンス部の電圧に応じた電荷を前記第五の容量で蓄え、前記第二のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第十のトランジスタの電流を前記第二のインピーダンス部で電圧変換し、前記第二のインピーダンス部の電圧に応じた電荷を前記第六の容量で蓄えておく状態とされ、
前記第二の期間は、
前記第一の差動対の反転入力と前記演算増幅器の出力を接続し、前記第五の容量で保持された電荷に応じて流れる電流を、前記第九のトランジスタを介して、前記第一のトランジスタに伝送し、前記第六の容量で保持された電荷に応じて流れる電流を、前記第十のトランジスタを介して、前記第二のトランジスタに伝送する状態とされ、
前記第二の期間が前記演算増幅器の出力する期間となる構成とした、ことを特徴とするオフセットキャンセル回路。
【請求項１１】
前記インピーダンス部は、抵抗、或いはインダクタ、或いは、トランジスタで構成することを特徴とする、請求項１０に記載のオフセットキャンセル回路。
【請求項１２】
請求項１から請求項１１までのいずれか１項に記載のオフセットキャンセル回路を複数個と、
前記オフセットキャンセル回路の出力電圧に応じて、光透過率が変化する液晶セルまたは発光輝度が変化する有機ＥＬセルと、を備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器及びオフセットキャンセル機能を備えた回路にかかわり、高精度な電圧を高速かつ低インピーダンスの駆動能力で発揮させる技術に関するものである。本発明において、好ましい適用対象としては、液晶表示ドライバ、有機ＥＬドライバなどを搭載した液晶または有機ＥＬ表示装置等がある。
【背景技術】
【０００２】
演算増幅器はアナログ信号の増幅や差信号の増幅のために多く用いられ、ＬＳＩの中にも多数組み込まれる基本的な回路である。演算増幅器の出力信号には、これを構成するトランジスタ特性のバラツキに起因する誤差を含む。この誤差は入力信号が０Ｖであっても、出力信号は０Ｖとならない。この入力信号に対する出力信号の誤差をオフセット電圧と言う。
【０００３】
そして従来、演算増幅器においては上記オフセット電圧を低減するために、差動増幅器や能動負荷の最適化回路設計やレイアウト設計の工夫を行ってきた（例えば非特許文献１参照）。
【０００４】
しかしながら、オフセット電圧をキャンセルするオフセットキャンセル機能なしには、こういった設計技術の集積で、オフセット電圧を低減するには限界がある。
【０００５】
ここで、演算増幅器のオフセット電圧の発生原因を説明する。
【０００６】
まず、オフセット電圧には、システマティックオフセットとランダムオフセットとがある。前者のシステマティックオフセットは、回路やレイアウト自体の製作方法に起因するため、前述のような設計手段により、抑制できる。
【０００７】
しかしながら、後者のランダムオフセット電圧は、半導体製造プロセスに起因し、ある確率で出現してしまうバラツキを有するトランジスタが主原因であるため、演算増幅器それ自体の回路設計やレイアウト設計で低減することは非常に難しい。
【０００８】
そこで、演算増幅器やバッファ回路にオフセットキャンセル機能を設けて、ランダムオフセットにも対策することが有効な手段となる。
【０００９】
このようなオフセットキャンセル機能のあるオフセットキャンセル回路には、例えば特許文献１で提供される第一のオフセットキャンセル回路と、特許文献２で提供される第二のオフセットキャンセル回路とがある。
【００１０】
第一のオフセットキャンセル回路は図１３に図示するが、演算増幅器とコンデンサ、及び、スィッチの制御を行うものがあり、コンデンサにオフセット電圧相当の電圧を記憶しておき、その電圧を演算増幅器の入力電圧と演算することで、オフセット電圧を低減しようとするものである。
【００１１】
第二のオフセットキャンセル回路は図１４に図示するが、２対の差動増幅器、コンデンサ、及び、スィッチで行うものであり、二対ある差動増幅器の第一の差動増幅器の二入力に等しい電圧を与え、第二の差動増幅器の入力の各々にコンデンサを備えた状態で、ボルテージフォロアで動作させておき、次に、第二の差動増幅器の入力を、入力電圧とオープン状態（コンデンサに蓄えられた電圧が入力）とし、第二の差動増幅器をボルテージフォロアに切り替えるものである。
【特許文献１】特開２００４−３５０２５６公報
【特許文献２】特開２００５−１１７５４７Ａ公報
【非特許文献１】ＤＡＶＩＤ  Ａ．ＪＯＨＳ，  ＫＥＮ  ＭＡＲＴＩＮ  著、“ＡＮＡＬＯＧ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＤＥＳＩＧＮ " Ｐ.１０５-Ｐ.１１８,  Ｐ.２２９-Ｐ.２３１, ,ＪＯＨＮ  ＷＩＬＬＹ  ＆  ＳＯＮＳ,ＩＮＣ， １９９７
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、第一のオフセットキャンセル回路、及び第二のオフセットキャンセル回路には、以下のような課題がある。
【００１３】
まず、第一のオフセットキャンセル回路の場合、スィッチの開閉時に寄生容量を介して、コンデンサに蓄積された電荷が変動する。電荷の変動は演算増幅器のオフセットとして現れてしまう。次に、この影響を小さくしようとすると、コンデンサを大きくして、見かけ上、寄生容量を小さくすることで対処する。コンデンサを大きくすると、チップサイズの増大、さらには、オフセットを記憶する期間を延ばす必要が出てくる。オフセットを記憶する期間は、スイッチのオン抵抗とコンデンサの値の積で制限され、コンデンサを大きくして、オフセットを対策できても、速度低下を伴ってしまう。
【００１４】
第二のオフセットキャンセル回路の場合、第一の差動増幅器がオフセットキャンセル期間中、動作しているため、オフセットキャンセル中も演算増幅器は電圧を出力することができる。ただし、この場合の演算増幅器の出力にはオフセットが付加されてしまっている。そして、第二の差動増幅器の動作に入ると、オフセット電圧を低減した、出力電圧が出力できるので、高精度な電圧を高速に出力できる。ただし、オフセット電圧を低減するために設けた、第一の差動増幅器に三つの欠点がある。一つ目と二つの目の欠点は、本来、一組の差動増幅器で構成可能な演算増幅器に、二組の差動増幅器を持つことで、単純にこの部分の面積と電流が二倍必要になる。さらに、面積の増大は、装置のコストアップにつながる。
【００１５】
これは、液晶ドライバや有機ＥＬドライバに、この演算増幅器を適用する場合、走査線分備えることになり、４００個から１０００個程度の演算増幅器が必要になる。
【００１６】
このため、１つあたりの演算増幅器の面積や消費電流は、４００倍以上の影響を受けることになり、液晶テレビや有機ＥＬテレビなどの表示装置として、決して、無視できる増加では済まない。
【００１７】
さらに、第二の差動増幅器を構成するトランジスタが製造上バラつかず、第一の差動増幅器を構成するトランジスタがばらついてしまった場合、そもそも存在しなかったオフセット電圧を付加してしまうことになってしまう。
【００１８】
このように、差動増幅器を二対持った構成であっても、高速と高精度化が図れても、電力や面積や製造コストが満たせなくなってしまう。
【００１９】
本発明は、このような事情に鑑みて創作したものであり、演算増幅器にオフセットキャンセル機能を備える場合であっても、入力電圧を高速、高精度かつ低インピーダンスに出力し、さらには消費電流の増加やチップ面積の増加を招かないオフセットキャンセル回路を提供することを目的としている。
【課題を解決するための手段】
【００２０】
（１）本発明によるオフセットキャンセル回路は、第一の差動対と第一の能動負荷とを備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタのゲートに接続された第一の容量と、
前記第二のトランジスタのゲートに接続された第二の容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第一の容量及び前記第二の容量に蓄積しておく状態とされ、
第二の期間は、前記演算増幅器の出力期間として、前記第一の能動負荷の第一のトランジスタのゲートを、第一の容量が電荷を保持しておく状態、前記第一の能動負荷の第二のトランジスタのゲートを、第二の容量が電荷を保持しておく状態とするように構成したことを特徴とするオフセットキャンセル回路である。
【００２１】
なお、この構成については、後述する実施の形態における図１を参照することができる。
【００２２】
この構成において、消費電流の増加や、チップ面積の増大なく、オフセットキャンセル回路を提供することが可能となる。
【００２３】
（２）また、本発明のオフセットキャンセル回路は、上記（１）の構成のオフセットキャンセル回路において、さらに第二の差動対、第二の能動負荷、及び出力部を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
上記スイッチ手段により、さらに、
前記第一の期間は、前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、前記第二の差動対と前記第二の能動負荷を動作して、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、前記第一の差動対と前記第一の能動負荷とを動作して、前記演算増幅器が出力できる状態とされることを特徴とする。
【００２４】
なお、この構成については、後述する実施の形態における図２を参照することができる。
【００２５】
この構成において、オフセットを記憶している期間にも電圧を出力できるため、入力電圧を高速、高精度かつ低インピーダンスに出力するオフセットキャンセル回路を提供することができる。
【００２６】
（３）また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷、及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記差動対と前記能動負荷の出力となる、前記第四のトランジスタのドレインに  接続した出力部と、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第一の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
第二の期間は、前記演算増幅器の出力する期間として、前記第一の能動負荷の第一のトランジスタのゲートを第三の容量が電荷を保持し、前記第一の能動負荷の第二のトランジスタのゲートを第四の容量が電荷を保持しておく状態とされる、ことを特徴とするオフセットキャンセル回路である。
【００２７】
なお、この構成については、後述する実施の形態における図３を参照することができる。
【００２８】
この構成において、オフセットの記憶及び供給を、より正確にできるようになるため、さらなる高精度化が可能となる。
【００２９】
（４）また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷及び出力部を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタと、
前記第一の能動負荷のもう一方の第二のトランジスタと、
前記第一のトランジスタに直列に接続し、カスコード回路となる、第三のトランジスタと、
前記第二のトランジスタに直列に接続し、カスコード回路となる、第四のトランジスタと、
前記第一のトランジスタのゲートに接続された第三の容量と、
前記第二のトランジスタのゲートに接続された第四の容量と、
前記出力部の高電源側の駆動トランジスタであるハイサイドトランジスタと、
前記出力部の低電源側の駆動トランジスタであるローサイドトランジスタと、
前記第四のトランジスタのソースと前記演算増幅器の出力の間に、第二の位相補償容量と、
を備え、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により、
第一の期間は、
前記第一のトランジスタ及び前記第二のトランジスタの各々のゲート電圧を前記第三の容量及び前記第四の容量に蓄積しておく状態とされ、
前記演算増幅器の反転入力、非反転入力、出力の全端子を接続することで、前記演算増幅器の反転入力である前記差動対の反転入力、前記演算増幅器の非反転入力である前記差動対の非反転入力、前記演算増幅器の出力に入力電圧を与えておき、
第二の期間は、
前記第一の能動負荷の第一のトランジスタのゲートの電荷を第三の容量が保持し、
前記第一の能動負荷の第二のトランジスタのゲートの電荷を第四の容量が保持しておく状態とされ、
前記演算増幅器はボルテージフォロアの構成をとることで、
前記第二の期間が前記演算増幅器の出力する期間であるようにした、
ことを特徴とするオフセットキャンセル回路である。
【００３０】
この構成については、後述する実施の形態における図４を参照することができる。
【００３１】
この構成により、オフセットを蓄える期間と、電圧を出力する期間において、位相補償容量の電圧変動が小さくなるため、再充電時間を削減でき、高速化が期待できる。
【００３２】
（５）好ましくは、上記（４）のオフセットキャンセル回路において、前記第一のバイアス電圧は前記ハイサイドトランジスタを飽和領域で動作させる電圧を与え、或いは、前記第二のバイアス電圧は前記ローサイドトランジスタを飽和領域で動作させる電圧を与える。
【００３３】
（６）また、本発明にかかわるオフセットキャンセル回路は、上記（２）または（４）のオフセットキャンセルにおいて、前記第二の能動負荷と、
前記第二の能動負荷の一方の第五のトランジスタともう一方の第六のトランジスタと、
前記第五のトランジスタに直列に接続し、カスコード回路となる、第七のトランジスタと、
前記第六のトランジスタに直列に接続し、カスコード回路となる、第八のトランジスタと、
前記第二の差動対と、
を備え、
前記第二の差動対の非反転入力に、前記入力電圧を与え、
前記スイッチ手段により、
前記第一の期間は、
前記第二の差動対の反転入力と前記演算増幅器の出力を接続し、
前記第二の差動対と前記第二の能動負荷を動作させて、前記演算増幅器が出力できる状態とされ、
前記第二の期間は、
前記第一の差動対と前記第一の能動負荷を動作させて、前記演算増幅器が出力できる状態とされるようになっている、ことを特徴とするオフセットキャンセル回路である。
【００３４】
この構成については、後述する実施の形態における図５を参照することができる。
【００３５】
（７）また、本発明にかかわるオフセットキャンセル回路は、上記（６）において、
前記第二の位相補償容量に代えて、スイッチ手段により、前記第四のトランジスタのソースと第三の位相補償容量の一方の端子との接続を制御し、
前記第八のトランジスタのソースと前記第三の位相補償容量の一方の端子との接続を制御し、
前記第三の位相補償容量のもう一方の端子と前記演算増幅器の出力とを接続し、
前記第一の期間で、第三の位相補償への充放電期間を短縮することを特徴とする、オフセットキャンセル回路である。
【００３６】
この構成については、後述する実施の形態における図６を参照することができる。
【００３７】
この構成において、ミラー位相補償に比べて高速性に優れるカスコードミラー補償構成となり、電圧出力動作の更なる高速化が実現できる。
【００３８】
（８）好ましくは、上記（６）のオフセットキャンセル回路において、
前記第三のトランジスタ、
前記第四のトランジスタ、
前記第七のトランジスタ、
前記第八のトランジスタ、のトランジスタの能力またはトランジスタサイズ及びゲート電圧が等しくする。
【００３９】
この構成により、位相補償容量の電圧変動が小さくてすむので、更なる高速動作が実現できる。
【００４０】
（９）好ましくは、上記（６）または上記（７）のオフセットキャンセル回路において、
前記第三のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第四のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第七のトランジスタのゲート電圧に第三のバイアス電圧と、
前記第八のトランジスタのゲート電圧に第三のバイアス電圧と、
を与えておく。
【００４１】
この構成によって、オフセットキャンセルを行う第一の期間と前記演算増幅器が出力する第二の期間の位相補償容量の電位変動がさらに小さくなり、オフセットを記憶する期間を短縮できる。
【００４２】
（１０）また、本発明にかかわるオフセットキャンセル回路は、第一の差動対と第一の能動負荷を備える演算増幅器において、
前記第一の能動負荷の一方の第一のトランジスタともう一方の第二のトランジスタと、
前記第一のトランジスタと対になる第九のトランジスタと、
前記第二のトランジスタと対になる第十のトランジスタと、
前記第九のトランジスタと電源またはグランドとの間に、並列に第一のインピーダンス部と、第五の容量と、
前記第十のトランジスタと電源またはグランドとの間に、並列に第二のインピーダンス部と、第六の容量と、
を備え、
前記第一のトランジスタと前記第九のトランジスタのゲートを接続し、
前記第二のトランジスタと前記第十のトランジスタのゲートを接続し、
前記第一の差動対の非反転入力に入力電圧を与え、
スイッチ手段により
前記第一の期間は、前記第一の差動対の非反転入力と前記第一の差動対の反転入力が接続され、前記第一のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第九のトランジスタの電流を前記第一のインピーダンス部で電圧変換し、前記第一のインピーダンス部の電圧に応じた電荷を前記第五の容量で蓄え、前記第二のトランジスタの電流に等しい或いは、比例関係にある電流となる前記第十のトランジスタの電流を前記第二のインピーダンス部で電圧変換し、前記第二のインピーダンス部の電圧に応じた電荷を前記第六の容量で蓄えておく状態とされ、
前記第二の期間は、
前記第一の差動対の反転入力と前記演算増幅器の出力を接続し、前記第五の容量で保持された電荷に応じて流れる電流を、前記第九のトランジスタを介して、前記第一のトランジスタに伝送し、前記第六の容量で保持された電荷に応じて流れる電流を、前記第十のトランジスタを介して、前記第二のトランジスタに伝送する状態とされ、
前記第二の期間が前記演算増幅器の出力する期間となる構成とした、ことを特徴とするオフセットオフセットキャンセル回路である。
【００４３】
この構成は、第五の容量及び第六の容量の充電電流を、演算増幅器の特性に直接関係なしに、増減できる。このため、オフセットキャンセルにおける、オフセットの記憶時間である、第五の容量及び第六の容量への充電時間の調整範囲が拡大し、電力及びオフセットキャンセル期間の選択の幅が広いという特徴を持つ。
【００４４】
（１１）上記の（１０）の構成のオフセットキャンセル回路において、前記インピーダンス部は、具体的には、抵抗、インダクタ、或いは、トランジスタで構成することができる。
【００４５】
（１２）また、本発明にかかわる表示装置は、上記（１）〜（１１）記載のオフセットキャンセル回路を複数個と、前記オフセットキャンセル回路の出力電圧に応じて、光透過率が変化する液晶セルまたは有機ＥＬセルと、を備えることを特徴とする。
【００４６】
この構成により、駆動回路のオフセット、またはそのバラツキに起因して発生する、表示むらを抑制し、高画質化が実現できる。
【発明の効果】
【００４７】
本発明によれば、演算増幅器にオフセットキャンセル機能を備える場合であっても、入力電圧を高速、高精度かつ低インピーダンスに出力し、さらには消費電流の増加やチップ面積の増加を招かないオフセットキャンセル回路を提供することをすることを目的としている。
【００４８】
ひいては、液晶或いは有機ＥＬパネルや液晶ＴＦＴ素子或いは有機ＥＬ素子などを含む表示装置全体として、低消費電力化を図り、かつ、セルごとに用意された演算増幅器の出力から液晶ＴＦＴに素子或いは有機ＥＬ素子に好適な電圧を演算増幅器のオフセット電圧を十分低減し、なおかつ、高速な駆動電圧の供給が実現できることで、高コントラスト・高輝度な液晶或いは有機ＥＬ表示装置に有利な展開をもたらす。
【発明を実施するための最良の形態】
【００４９】
以下、本発明にかかわるオフセットキャンセル回路の実施の形態を図面に基づいて詳細に説明する。なお、図中同一または相当部分には同一の符号を付し、その説明は繰り返さない。
【００５０】
（実施の形態１）
図１は本発明の実施の形態１におけるオフセットキャンセル回路の構成を示す回路図であり、図９は、オフセットキャンセル回路の制御タイミングを示す、タイミングチャートである。なお、以下で説明するスイッチは、請求項に言うスイッチ手段を構成する。実施の形態１以降も同様である。
【００５１】
トランジスタＭ１、Ｍ２は、オフセットキャンセル回路中の演算増幅器として動作する際の、差動対を構成する。
【００５２】
トランジスタＭ３、Ｍ４は能動負荷である。
【００５３】
トランジスタＭ５は、差動対のテール電流を制御するトランジスタである。
【００５４】
トランジスタＭ６は、差動対及び能動負荷の出力を入力し、演算増幅器の出力としてバッファするための出力を行うトランジスタである。
【００５５】
トランジスタＭ７は、トランジスタＭ６とともに、演算増幅器の出力の構成を行うと同時に、バイアス電圧ＶＢで制御し、トランジスタＭ５とカレントミラーとして動作するトランジスタである。
【００５６】
容量Ｃ１１は、トランジスタＭ３のゲート電位の電荷を保持する容量である。
【００５７】
容量Ｃ１２は、トランジスタＭ４のゲート電位の電荷を保持する容量である。
【００５８】
スイッチＳＷ１１＿Ｎは、トランジスタＭ３のゲート−ドレイン間の接続を制御するスイッチである。
【００５９】
スイッチＳＷ１１＿Ｐは、トランジスタＭ４のゲート−ドレイン間の接続を制御するスイッチである。
【００６０】
スイッチＳＷ１２は、トランジスタＭ２のゲート（演算増幅器の非反転入力）とトランジスタＭ１のゲート（演算増幅器の反転）との接続を制御するスイッチである。
【００６１】
スイッチＳＷ１３は、トランジスタＭ１のゲート（演算増幅器の反転入力）とトランジスタＭ６のドレイン（演算増幅器の出力）との接続を制御するスイッチである。
【００６２】
容量ＣＣは、演算増幅器の位相補償容量である。
【００６３】
スイッチＳＷ１１＿Ｎ、スイッチＳＷ１１＿Ｐ、およびスイッチＳＷ１２は、図９の制御信号ＳＷＡで開閉を制御し、制御信号ＳＷＡが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【００６４】
また、スイッチＳＷ１３は、図９の制御信号ＳＷＢで開閉を制御し、制御信号ＳＷＢが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【００６５】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図９のタイミングチャートに従って、説明する。ここで、非表示期間とはｔ=０からt=ｔ０＿1の期間であって、映像データ信号に基づく期間であり、１ライン期間とはｔ＝ｔ０１＿1からｔ＝ｔ０＿２の期間、制御信号ＳＷＡがＨ状態切り替わった時間から、映像データ信号に基づき決まる、1ラインの終わりまでの時間であり、表示期間とはｔ>=ｔ０＿１の期間、映像データ信号に基づく期間である。また、オフセット記憶期間とはｔ＝ｔ１＿1からｔ＝２＿１の期間であり、ノーオーバーラップ期間とは、制御信号ＳＷＡ，ＳＷＢのＨ状態がオーバーラップしない期間、出力期間とはｔ＝ｔ３＿１からｔ＝ｔ０＿２の期間で、制御信号ＳＷＢがＨ状態に切り替わった時間から1ラインの終わりまでの時間、である。これら期間は実施の形態１以降も同様の意義である。
【００６６】
時刻の表示の符号の意味を示す。
【００６７】
時刻、ｔＭ＿Ｎは、表示開始から、Ｎライン後のタイミングＭを表す。
【００６８】
Ｎは、表示装置のライン数分（例えば、ＱＶＧＡサイズの表示装置で、Ｎ＝２４０、
ＶＧＡサイズの表示装置で、Ｎ＝４８０）、
Ｍは、オフセットキャンセルのタイミングで、Ｍ＝０，１，２，３，４
であり、Ｍの値による動作状態の詳細は、下記に示す。
【００６９】
まず、時刻ｔ０＿１までは、非表示期間であり、入力ＩＮＰ（トランジスタＭ２への入力電圧）は、ＨＩ−Ｚ（ハイインピーダンス）、制御信号ＳＷＡ、制御信号ＳＷＢも 無視できる状態である。
【００７０】
そして、時刻ｔ０＿１となったとき、入力ＩＮＰに電圧ＶＤ１が印加される。
【００７１】
次に、時刻ｔ１＿１となったとき、オフセット記憶期間として、制御信号ＳＷＡは、Ｈへ、制御信号ＳＷＢは、Ｌへ遷移する。このタイミングでは、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐ、ＳＷ１２が導通状態、スイッチＳＷ１３は、非導通状態となる。
【００７２】
このとき、差動対をなすトランジスタＭ１、Ｍ２、能動負荷をなすトランジスタＭ３、Ｍ４には、すべてのノード電圧が等しいことが期待される。
【００７３】
しかしながら、製造上、ある確率で発生してしまう、トランジスタの不出来（オン/オフしないほどではなく、トランジスタ特性の代表値から、ずれてしまって、品質上は正しく製造できているトランジスタ；以下、ミスマッチと書く。）が出てしまうと、トランジスタＭ１、Ｍ２に全く等しい電圧を与えているにも関わらず、トランジスタＭ１、Ｍ２を流れる電流や、トランジスタＭ３、Ｍ４のゲート−ソース間電圧がずれてしまう。この電圧のずれが、ランダムオフセットの原因となる。
【００７４】
そもそも、この原因を引き起こすのが、局所的なプロセスバラツキであって、それが回路に影響を及ぼした結果、オフセット電圧として現れるのである。
【００７５】
ここで、上記の状態を想定して、トランジスタＭ１、Ｍ３，Ｍ４が、設計値通り、トランジスタが仕上がっているとする。そして、トランジスタＭ２が、上記のミスマッチの影響で、能力が高く（しきい値ＶＴが低いでもかまわない。）、製造上仕上がった場合を考える。
【００７６】
図１からオフセットキャンセルシステムを削除し、そのシステムを備えない演算増幅器を図１５に示す。図１５の場合、トランジスタＭ２の能力が上記仮定から高いとされているため、トランジスタＭ２の電流が多く流れようとする。そして、トランジスタＭ２のドレイン電圧が、ミスマッチの発生しない場合に比べて、下がることになる。そして、トランジスタＭ６のゲート電圧が下がるため、演算増幅器の出力ＯＵＴは、上昇してしまう。そして、出力電圧ＯＵＴが、トランジスタＭ１のゲート電圧に負帰還動作する。このとき、トランジスタＭ１のゲート電圧が上昇し、トランジスタＭ２の電流と等しくバランスされると、定常状態となる。そして、トランジスタＭ３とトランジスタＭ４の能動負荷も同一電流となり、安定動作できることになる。この出力電圧ＯＵＴの上昇分が、演算増幅器のオフセット電圧である。このように、オフセットキャンセルシステムなしの図１５の演算増幅器では、オフセット電圧を持ったまま、動作してしまう。
【００７７】
さて、図１のオフセットキャンセルシステムを備えた実施の形態１のオフセットキャンセル回路の場合、上記したミスマッチがあっても、ミスマッチ分の電流や電圧をトランジスタＭ３、Ｍ４のゲートに用意した、オフセット記憶期間にて、容量Ｃ１１、Ｃ１２で記憶しておくのである。
【００７８】
このため、トランジスタＭ２の能力が上がっている分を、容量Ｃ１２の電荷で記憶しておき、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐを非導通状態として、容量Ｃ１１、Ｃ１２の電荷を保持することで、能動負荷をなす、トランジスタＭ３、Ｍ４の電圧を差動対及び能動負荷を構成するトランジスタＭ１からトランジスタＭ４の製造上のバラツキ分も考慮した上で、製造仕上がり状態に応じて、電圧ＶＤ１を出力するために、好適な動作点電圧を記憶できるのである。
【００７９】
次に、時刻ｔ２＿１となったとき、ノーオーバーラップ期間として、スイッチＳＷ１１＿Ｎ、スイッチＳＷ１１＿Ｐは、非導通状態となり、容量Ｃ１１、Ｃ１２は、電荷を保持する状態となる。
【００８０】
なお、時刻ｔ２＿１と時刻ｔ３＿１との間、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐは、非導通状態、かつ、スイッチＳＷ１２、ＳＷ１３も非導通状態となる、ノーオーバーラップ期間がある。
【００８１】
これは、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のオフセット電圧を容量Ｃ１１、Ｃ１２に蓄えた電荷を流入、流出経路を遮断し、確実に、保持するためである。
【００８２】
こういった、ノーオーバーラップの期間を設けて、正確に電荷を蓄えておくのは、オフセットキャンセルを行う上で、非常に重要であり、他の実施例でも、制御信号ＳＷＡからＳＷＢ、或いは、制御信号ＳＷＢからＳＷＡへＨ状態が遷移する途中の期間にノーオーバーラップ期間を設けて、確実に、容量Ｃ１１、Ｃ１２にオフセットを記憶させているのである。
【００８３】
次に、時刻ｔ３＿１となったとき、出力期間として、スイッチＳＷ１３は、導通状態となる。ここで、時刻ｔ２＿１と時刻ｔ３＿１で処理したとおり、制御信号ＳＷＡとＳＷＢはノーオーバーラップ期間（同時にＨ状態とならない。）をもつことが重要である。
【００８４】
これは、容量Ｃ１１、Ｃ１２に保持した電荷を確実に、ホールドするためである。
【００８５】
この時刻ｔ３＿１のとき、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のミスマッチ分を記憶した容量Ｃ１１、Ｃ１２で、トランジスタＭ３、Ｍ４は、入力電圧ＶＤ１に対して、好適な動作点で動作できることで、オフセットを低減することが可能となる。
【００８６】
この時刻ｔ３＿１から、時刻ｔ４＿１までの間の出力期間が、入力電圧ＶＤ１を確実に出力できる状態となる。
【００８７】
次に、ｔ４＿１で、スイッチＳＷ１３は、非導通状態となる。
【００８８】
次に、時刻ｔ０＿２で、次のラインのオフセットキャンセル動作に推移していく。
【００８９】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【００９０】
（実施の形態２）
図２は本発明の実施の形態２におけるオフセットキャンセル回路の構成を示す回路図であり、図１０は、オフセットキャンセル回路の制御タイミングを示す、タイミングチャートである。実施の形態１の図１の回路に加えて、もう一組の差動対と能動負荷とを備える構成である。なお、図２において、図１で説明したものと同じ構成については、同じ図番号を付しており詳細な説明は省略する。
【００９１】
以下、図２を参照しながら説明する。
【００９２】
トランジスタＭ２１、Ｍ２２は差動対である。
【００９３】
トランジスタＭ２３、Ｍ２４は能動負荷である。
【００９４】
トランジスタＭ２５は、トランジスタＭ２１、Ｍ２２からなる差動対のテール電流を制御し、差動増幅器を構成している。
【００９５】
スイッチＳＷ２２は、トランジスタＭ６のゲートと、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５からなる差動増幅器（以下、差動増幅器１と記す）の出力との接続を制御するスイッチである。
【００９６】
スイッチＳＷ２１は、トランジスタＭ６のゲートと、トランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５からなる差動増幅器（以下、差動増幅器２と記す）の出力との接続を制御するスイッチである。
【００９７】
スイッチＳＷ２３は、トランジスタＭ２のゲート（演算増幅器の非反転入力）と、トランジスタＭ２１のゲート（差動対の反転入力）の接続を制御するスイッチである。
【００９８】
スイッチＳＷ２４は、トランジスタＭ２１のゲート（差動対の反転入力）と、トランジスタＭ６のドレイン（演算増幅器の出力）の接続を制御するスイッチである。
【００９９】
スイッチＳＷ２１、ＳＷ２４は、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐ、ＳＷ１２と同様に、図１０の制御信号ＳＷＡで開閉を制御し、制御信号ＳＷＡが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１００】
スイッチＳＷ２２、ＳＷ２３は、スイッチＳＷ１３と同様に、図１０の制御信号ＳＷＢで開閉を制御し、制御信号ＳＷＢが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１０１】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図１０のタイミングチャートに従って、説明する。
【０１０２】
まず、時刻ｔ０＿１までは、非表示期間であり、入力ＩＮＰ（トランジスタＭ２への入力電圧）は、ＨＩ−Ｚ、制御信号ＳＷＡ、ＳＷＢも 無視できる状態である。
【０１０３】
そして、時刻ｔ０＿１となって非表示期間から表示期間に入ったとき、入力ＩＮＰに電圧ＶＤ１が印加される。
【０１０４】
次に、時刻ｔ１＿１となってオフセット記憶期間に入ると、制御信号ＳＷＡは、Ｈ状態へ、制御信号ＳＷＢは、Ｌ状態へ遷移する。このタイミングでは、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐ、ＳＷ１２、ＳＷ２１、ＳＷ２４が導通状態、スイッチＳＷ１３、ＳＷ２２、ＳＷ２３は、非導通状態となる。
【０１０５】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタＭ１、Ｍ３、Ｍ４が設計値通り、トランジスタＭ２が、ミスマッチの影響で能力が高く（閾値ＶＴが低い、でもかまわない）、製造上仕上がった場合を考える。
【０１０６】
図２のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタＭ３、Ｍ４のゲートに用意した、容量Ｃ１１、Ｃ１２で記憶しておくと同時に、差動増幅器２の非反転入力に入力電圧ＶＤ１を印加し、差動増幅器２の反転入力にはトランジスタＭ６のドレインを接続し、差動増幅器２の出力電圧をトランジスタＭ６のゲートに印加することで、入力電圧ＶＤ１に対してオフセット電圧ＶＯＳが加算された電圧、ＶＤ１＋ＶＯＳを出力する。つまり、オフセット電圧ＶＯＳを含んではいるものの、入力電圧ＶＤ１に近い電圧を出力できる状態となっている。
【０１０７】
次に、時刻ｔ２＿１となってノーオーバーラップ期間に入ったとき、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐは、非導通状態となり、容量Ｃ１１、Ｃ１２は、電荷を保持する状態となる。
【０１０８】
次に、時刻ｔ３＿１となって出力期間に入ったとき、スイッチＳＷ１３、ＳＷ２２、ＳＷ２３は、導通状態となる。
【０１０９】
この時刻ｔ３＿１の出力期間のとき、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のミスマッチ分を記憶した容量Ｃ１１、Ｃ１２で、トランジスタＭ３、Ｍ４は、入力電圧ＶＤ１に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧ＶＤ１を出力できる状態となる。
【０１１０】
この時刻ｔ３＿１から、時刻ｔ４＿１までの出力期間が、入力電圧ＶＤ１を確実に出力できる状態である。
【０１１１】
ここで、ｔ３＿１までの時間、出力電圧は、ＶＤ１＋ＶＯＳとなっており、ｔ３＿１から始まる出力期間における出力電圧の変動は、オフセット電圧分ＶＯＳのみと小さくなるため、出力期間における収束の高速化も期待できる。
【０１１２】
次に、ｔ４＿１の出力期間の終了時点で、スイッチＳＷ１３は、非導通状態となる。
【０１１３】
次に、時刻ｔ０＿２で、次のラインのオフセットキャンセル動作に推移していく。
【０１１４】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【０１１５】
また、オフセット電圧を含むものの、１ライン期間のほぼ全期間を出力できる。
【０１１６】
これにより、演算増幅器の負荷が重く、時定数の大きい場合にも、オフセット記憶中に、電圧を所定の電圧の近傍、最良の場合、所定の電圧±オフセット電圧付近まで駆動でき、さらに、出力期間に、オフセット分だけ駆動すれば良いので、オフセットキャンセルした正確な電圧の駆動と、高速化の両立が可能となる。
【０１１７】
（実施の形態３）
図３は、本発明の実施の形態３におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図９のタイミングチャートに従う。なお、図３において、図１及び図２で説明したものと同じ構成については、同じ図番号を付しており詳細な説明は省略する。
【０１１８】
トランジスタＭ３１は、差動対をなすトランジスタＭ１と、能動負荷Ｍ３との間に介挿される。
【０１１９】
トランジスタＭ３２は、差動対をなすトランジスタＭ２と、能動負荷Ｍ４との間に介挿される。また、トランジスタＭ３１、Ｍ３２とも、バイアス電圧ＶＣで制御される。すなわちトランジスタＭ３とＭ３１とで、いわゆる低電圧カスコード構成となっており、また、トランジスタＭ４とＭ３２も、低電圧カスコード構成となっている。
【０１２０】
容量Ｃ３１は、トランジスタＭ３のゲート電位の電荷を保持する容量である。
【０１２１】
容量Ｃ３２は、トランジスタＭ４のゲート電位の電荷を保持する容量である。
【０１２２】
スイッチＳＷ３１＿Ｎは、低電圧カスコード構成をなす、トランジスタＭ３のゲートとＭ３１のドレインとの間の接続を制御するスイッチである。
【０１２３】
スイッチＳＷ３１＿Ｐは、低電圧カスコード構成をなす、トランジスタＭ４のゲートとトランジスタＭ３２のドレインとの間の接続を制御するスイッチである。
【０１２４】
容量ＣＣ１は、演算増幅器の位相補償容量である。
【０１２５】
なお、スイッチＳＷ３１＿Ｎ、ＳＷ３１＿Ｐは、スイッチＳＷ１２と同様に、図９の制御信号ＳＷＡで開閉を制御し、制御信号ＳＷＡが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１２６】
また、スイッチＳＷ１３は、図９の制御信号ＳＷＢで開閉を制御し、ＳＷＢが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１２７】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図９のタイミングチャートに従って、説明する。
【０１２８】
まず、時刻ｔ０＿１までは、非表示期間であり、入力ＩＮＰ（トランジスタＭ２への入力電圧）は、ＨＩ−Ｚ、制御信号ＳＷＡ、制御信号ＳＷＢも 無視できる状態である。
そして、時刻ｔ０＿１となったとき、入力ＩＮＰに電圧ＶＤ１が印加される。
【０１２９】
次に、時刻ｔ１＿１となったとき、制御信号ＳＷＡは、Ｈ状態へ、制御信号ＳＷＢは、Ｌ状態へ遷移する。このタイミングでは、スイッチＳＷ３１＿Ｎ、スイッチＳＷ３１＿Ｐ、スイッチＳＷ１２が導通状態、スイッチＳＷ１３は、非導通状態となる。
【０１３０】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタＭ１、Ｍ３、Ｍ４が設計値通り、トランジスタＭ２が、ミスマッチの影響で能力が高く（閾値ＶＴが低い、でもかまわない）、製造上仕上がった場合を考える。
【０１３１】
図３のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタＭ３及び、トランジスタＭ４のゲートに用意した、容量Ｃ３１、容量Ｃ３２で記憶しておく。この基本原理については、実施の形態１で示したオフセットキャンセル回路と同様である。図３のオフセットキャンセル回路ではさらに、能動負荷部分が低電圧カスコード構成をとっているため、トランジスタＭ３のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ３１を流れる電流によって決まる電圧となり、トランジスタＭ４のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ３２を流れる電流によって決まる電圧となっている。
【０１３２】
次に、時刻ｔ２＿１となったとき、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐは、非導通状態となり、容量Ｃ３１、Ｃ３２は、電荷を保持する状態となる。
【０１３３】
次に、時刻ｔ３＿１となったとき、スイッチＳＷ１３、導通状態となる。
【０１３４】
この時刻ｔ３＿１のとき、トランジスタＭ３、Ｍ４は、トランジスタＭ１、Ｍ２、Ｍ３，Ｍ４のミスマッチ分を記憶した容量Ｃ３１、Ｃ３２の電圧によって駆動されるため、入力電圧ＶＤ１に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧ＶＤ１を出力できる状態となる。
【０１３５】
この図３のオフセットキャンセル回路の場合、時刻ｔ１＿１で説明しているように、トランジスタＭ３のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ３１を流れる電流によって決まる電圧であり、トランジスタＭ４のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ３２を流れる電流によって決まる電圧となっており、これは、時刻ｔ１＿１〜時刻ｔ１＿２で、Ｃ３１、Ｃ３２を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタＭ３からトランジスタＭ１へ供給される電流、及びトランジスタＭ４からトランジスタＭ２へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【０１３６】
この時刻ｔ３＿１から、時刻ｔ４＿１までの時間が、入力電圧ＶＤ１を確実に出力できる状態である。
【０１３７】
次に、ｔ４＿１で、スイッチＳＷ１３は、非導通状態となる。
【０１３８】
次に、時刻ｔ０＿２で、次のラインのオフセットキャンセル動作に推移していく。
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【０１３９】
（実施の形態４）
図４は、本発明の実施の形態４におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図９のタイミングチャートに従う。
【０１４０】
スイッチＳＷ４１は、出力段を構成するトランジスタＭ６のゲートと、電源ＶＤＤとの接続を制御するスイッチである。
【０１４１】
スイッチＳＷ４２は、差動対および能動負荷の出力と、トランジスタＭ６のゲートの接続を制御するスイッチである。
【０１４２】
スイッチＳＷ４３は、演算増幅器の出力と、差動対の非反転入力との接続を制御するスイッチである。
【０１４３】
スイッチＳＷ４４は、出力段を構成するトランジスタＭ７のゲートと、バイアス電圧ＶＢとの接続を制御するスイッチである。
【０１４４】
スイッチＳＷ４５は、トランジスタＭ７のゲートと、電源ＶＳＳとの接続を制御するスイッチである。
【０１４５】
スイッチＳＷ４１、ＳＷ４３、ＳＷ４５は、スイッチＳＷ３１＿Ｎ、ＳＷ３１＿Ｐ、およびＳＷ１２と同様に、図９の制御信号ＳＷＡで開閉を制御し、制御信号ＳＷＡが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１４６】
スイッチＳＷ４２、ＳＷ４４は、スイッチＳＷ１３と同様に、図９の制御信号ＳＷＢで開閉を制御し、制御信号ＳＷＢが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１４７】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図９のタイミングチャートに従って、説明する。
【０１４８】
まず、時刻ｔ０＿１までは、非表示期間であり、入力ＩＮＰ（トランジスタＭ２への入力電圧）は、ＨＩ−Ｚ、制御信号ＳＷＡ、ＳＷＢも無視できる状態である。
【０１４９】
そして、時刻ｔ０＿１となったとき、入力ＩＮＰに電圧ＶＤ１が印加される。
【０１５０】
次に、時刻ｔ１＿１となったとき、制御信号ＳＷＡは、Ｈ状態へ、制御信号ＳＷＢは、Ｌ状態へ遷移する。このタイミングでは、スイッチＳＷ４１、ＳＷ４３、ＳＷ４５、ＳＷ３１＿Ｎ、ＳＷ３１＿Ｐ、ＳＷ１２が導通状態、スイッチＳＷ１３は、非導通状態となる。
【０１５１】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタＭ１、Ｍ３、Ｍ４が設計値通り、トランジスタＭ２が、ミスマッチの影響で能力が高く（閾値ＶＴが低い、でもかまわない）、製造上仕上がった場合を考えると、図４のオフセットキャンセル回路においては、実施の形態３で示したオフセットキャンセル回路と同様、ミスマッチ分の電流や電圧を、トランジスタＭ３及び、トランジスタＭ４のゲートに用意した、容量Ｃ３１、Ｃ３２で記憶し、かつ、そのときのトランジスタＭ３のドレインのドレイン電圧は、バイアス電圧ＶＣと、Ｍ３１を流れる電流によって決まる電圧となり、トランジスタＭ４のドレインは、バイアス電圧ＶＣと、Ｍ３２を流れる電流によって決まる電圧となる。
【０１５２】
さらに、図４のオフセットキャンセル回路においては、スイッチＳＷ４２が非導通状態となることで、トランジスタＭ６のゲートと、差動増幅器の出力との接続が切れ、スイッチＳＷ４１が導通状態となることで、トランジスタＭ６のゲートには、電源ＶＤＤの電圧が供給され、スイッチＳＷ４４が非導通状態となることで、トランジスタＭ７のゲートと、バイアス電圧ＶＢとの接続が切れ、スイッチＳＷ４５が導通状態となることで、Ｍ７のゲートには、電源ＶＳＳの電圧が供給され、さらにスイッチＳＷ４３が導通状態となることで、演算増幅器の出力ＯＵＴと差動増幅器の非反転入力とが、接続される。
【０１５３】
以上のスイッチ制御により、まず、演算増幅器の出力段を構成する、トランジスタＭ６、Ｍ７が、電流出力能力停止するため、演算増幅器の出力ＯＵＴはＨｉ−Ｚ状態となり、さらに、出力機能を停止した出力ＯＵＴは、差動増幅器の非反転入力と接続された状態となる。すなわち、出力ＯＵＴの電圧は、電圧ＶＤ１となる。ここで、ＶＤ１なる電圧は、演算増幅器の出力ＯＵＴにとって、出力する電圧の目標値である。
【０１５４】
次に、時刻ｔ２＿１となったとき、スイッチＳＷ３１＿Ｎ、ＳＷ３１＿Ｐは、非導通状態となり、容量Ｃ３１、Ｃ３２は、電荷を保持する状態となる。また、同時に、スイッチＳＷ４１、ＳＷ４３、ＳＷ４５も、非導通状態となる。
【０１５５】
次に、時刻ｔ３＿１となったとき、スイッチＳＷ４２、ＳＷ４４、及びＳＷ１３は、導通状態となる。
【０１５６】
この時刻ｔ３＿１のとき、トランジスタＭ３、Ｍ４は、トランジスタＭ１、Ｍ２、Ｍ３，Ｍ４のミスマッチ分を記憶した容量Ｃ３１、容量Ｃ３２の電圧によって駆動されるため、入力電圧ＶＤ１に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧ＶＤ１を出力できる状態となる。
【０１５７】
この図４のオフセットキャンセル回路の場合、時刻ｔ１＿１で説明しているように、トランジスタＭ３のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ３１、Ｍ３２を流れる電流によって決まる電圧であり、トランジスタＭ４のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ３２を流れる電流によって決まる電圧となっている。
【０１５８】
これは、時刻ｔ１＿１〜時刻ｔ１＿２で、Ｃ３１、Ｃ３２を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタＭ３からトランジスタＭ１へ供給される電流、及びトランジスタＭ４からトランジスタＭ２へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【０１５９】
ここでさらに、図４に示したオフセットキャンセル回路においては、位相補償容量ＣＣ１の接続されている両側のノードについては、差動増幅器側のノードＶＰＣＡＳの電圧は、バイアス電圧ＶＣと、トランジスタＭ３２を流れる電圧によって決まるため、殆ど変化がなく、また、演算増幅器の出力ＯＵＴは、ｔ１＿１〜ｔ２＿１のオフセットキャンセル期間において、入力電圧と同じくＶＤ１電圧が供給されている状態であったものが、ｔ３＿１以降の出力期間には、オフセットキャンセルした入力電圧ＶＤ１を出力する状態となる。すなわち。殆ど変化がないため、オフセットキャンセル期間から出力期間の遷移において、容量ＣＣ１の両端電圧の変動は殆どないため、位相補償容量の両端の電位差小さくなり、位相補償容量への充放電時間が短縮できるので、内部スルーレートが飛躍的に高められ、結果的に高速化が期待できる。
【０１６０】
この時刻ｔ３＿１から、時刻ｔ４＿１までの時間が、入力電圧ＶＤ１を確実に出力できる状態である。
【０１６１】
次に、ｔ４＿１で、スイッチＳＷ１３は、非導通状態となる。
【０１６２】
次に、時刻ｔ０＿２で、次のラインのオフセットキャンセル動作に推移していく。
【０１６３】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【０１６４】
（実施の形態５）
図５は、本発明の実施の形態５におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図１０のタイミングチャートに従う。
【０１６５】
トランジスタＭ５１は、差動対をなすトランジスタＭ２１と、能動負荷Ｍ２３との間に介挿される。
【０１６６】
トランジスタＭ５２は、差動対をなすトランジスタＭ２２と、能動負荷Ｍ２３との間に介挿される。
【０１６７】
トランジスタＭ５１、Ｍ５２とも、バイアス電圧ＶＣで制御される。すなわちトランジスタＭ２３とＭ５１とで、低電圧カスコード構成をなしており、また、トランジスタＭ２４とＭ５２も同様に、低電圧カスコード構成となっている。
【０１６８】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図１０のタイミングチャートに従って、説明する。
【０１６９】
まず、時刻ｔ０＿１までは、非表示期間であり、入力ＩＮＰ（トランジスタＭ２への入力電圧）は、ＨＩ−Ｚ、制御信号ＳＷＡ、制御信号ＳＷＢも 無視できる状態である。
【０１７０】
そして、時刻ｔ０＿１となったとき、入力ＩＮＰに電圧ＶＤ１が印加される。
【０１７１】
次に、時刻ｔ１＿１となったとき、制御信号ＳＷＡは、Ｈへ、制御信号ＳＷＢは、Ｌへ遷移する。このタイミングでは、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐ、ＳＷ１２、ＳＷ２１、スイッチＳＷ２４が導通状態、スイッチＳＷ１３、ＳＷ２２、ＳＷ２３は、非導通状態となる。
【０１７２】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタＭ１、Ｍ３、Ｍ４が設計値通り、トランジスタＭ２が、ミスマッチの影響で能力が高く（閾値ＶＴが低い、でもかまわない）、製造上仕上がった場合を考える。
【０１７３】
図５のオフセットキャンセル回路において、上記ミスマッチがある場合、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ３１、Ｍ３２からなる差動増幅器（以下差動増幅器１と記す）における、ミスマッチ分の電流や電圧を、トランジスタＭ３及び、トランジスタＭ４のゲートに用意した、容量Ｃ１１、容量Ｃ１２で記憶しておくと同時に、トランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５、Ｍ５１、Ｍ５２からなる差動増幅器（以下、差動増幅器２）の非反転入力に入力電圧ＶＤ１を印加し、差動増幅器２の反転入力にはトランジスタＭ６のドレインを接続し、差動増幅器２の出力電圧をトランジスタＭ６のゲートに印加することで、入力電圧に対してオフセット電圧が加算された電圧、ＶＤ１＋ＶＯＳを出力する。つまり、オフセット電圧を含んではいるものの、入力電圧ＶＤ１に近い電圧を出力できる状態となっている。
【０１７４】
次に、時刻ｔ２＿１となったとき、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐは、非導通状態となり、容量Ｃ１１、Ｃ１２は、電荷を保持する状態となる。
【０１７５】
次に、時刻ｔ３＿１となったとき、スイッチＳＷ１３、ＳＷ２２、ＳＷ２３は、導通状態となる。
【０１７６】
この時刻ｔ３＿１のとき、トランジスタＭ１、Ｍ２、Ｍ３，Ｍ４のミスマッチ分を記憶した容量Ｃ１１、Ｃ１２で、トランジスタＭ３、Ｍ４は、入力電圧ＶＤ１に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧ＶＤ１を出力できる状態となる。
【０１７７】
この時刻ｔ３＿１から、時刻ｔ４＿１までの時間が、入力電圧ＶＤ１を確実に出力できる状態である。
【０１７８】
ここで、ｔ３＿１までの時間、出力電圧は、ＶＤ１＋ＶＯＳとなっており、ｔ３＿１から始まる出力期間における出力電圧の変動は、オフセット電圧分ＶＯＳのみと小さくなるため、出力期間における収束の高速化が期待できる。
【０１７９】
次に、ｔ４＿１で、スイッチＳＷ１３は、非導通状態となる。
【０１８０】
次に、時刻ｔ０＿２で、次のラインのオフセットキャンセル動作に推移していく。
【０１８１】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【０１８２】
（実施の形態６）
図６は、本発明の実施の形態６におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図１０のタイミングチャートに従う。
【０１８３】
容量ＣＣ２は、演算増幅器の位相補償用の容量である。
【０１８４】
スイッチＳＷ６１は、位相補償用の容量ＣＣ２と、差動増幅器２（トランジスタＭ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ２５、Ｍ５１、Ｍ５２からなる差動増幅器）の出力側能動負荷のカスコード段ノードＶＰＣＡＳ２との接続を制御するスイッチである。
【０１８５】
スイッチＳＷ６２は、位相補償用の容量ＣＣ２と、差動増幅器１（トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ３１、Ｍ３２からなる差動増幅器）の出力側能動負荷のカスコード段ノードＶＰＣＡＳとの接続を制御するスイッチである。
【０１８６】
スイッチＳＷ６１は、スイッチＳＷ３１＿Ｎ、ＳＷ３１＿Ｐ、ＳＷ２１、ＳＷ２４、ＳＷ１２、と同様に、図６の制御信号ＳＷＡで開閉を制御し、制御信号ＳＷＡが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１８７】
スイッチＳＷ６２は、スイッチＳＷ２２、ＳＷ２３、ＳＷ１３と同様に、図６の制御信号ＳＷＢで開閉を制御し、制御信号ＳＷＢが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０１８８】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図１０のタイミングチャートに従って、説明する。
【０１８９】
まず、時刻ｔ０＿１までは、非表示期間であり、入力ＩＮＰ（トランジスタＭ２への入力電圧）は、ＨＩ−Ｚ、制御信号ＳＷＡ、制御信号ＳＷＢも無視できる状態である。
【０１９０】
そして、時刻ｔ０＿１となったとき、入力ＩＮＰに電圧ＶＤ１が印加される。
【０１９１】
次に、時刻ｔ１＿１となったとき、制御信号ＳＷＡは、Ｈ状態へ、制御信号ＳＷＢは、Ｌ状態へ遷移する。このタイミングでは、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐ、ＳＷ１２、ＳＷ２１、ＳＷ２４が導通状態、スイッチＳＷ１３、ＳＷ２２、ＳＷ２３は、非導通状態となる。
【０１９２】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタＭ１、Ｍ３、Ｍ４が設計値通り、トランジスタＭ２が、ミスマッチの影響で能力が高く（閾値ＶＴが低い、でもかまわない）、製造上仕上がった場合を考える。
【０１９３】
図６のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、トランジスタＭ３及び、トランジスタＭ４のゲートに用意した、容量Ｃ３１、Ｃ３２で記憶しておく。このとき、上記のとおり、差動増幅器の能動負荷は低電圧カスコード構成になっており、トランジスタＭ３のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ３１を流れる電流によって決まる電圧となり、トランジスタＭ４のドレインは、バイアス電圧ＶＣと、トランジスタＭ３２を流れる電流によって決まる電圧となる。また同時に、差動増幅器２の非反転入力に入力電圧ＶＤ１を印加し、差動増幅器２の反転入力にはトランジスタＭ６のドレインを接続し、差動増幅器２の出力電圧をトランジスタＭ６のゲートに印加することで、入力電圧に対してオフセット電圧が加算された電圧、ＶＤ１＋ＶＯＳを出力する。つまり、オフセット電圧を含んではいるものの、入力電圧ＶＤ１に近い電圧を出力できる状態となっている。
【０１９４】
さらに、差動増幅器２の能動負荷も低電圧カスコード構成になっていることから、トランジスタＭ２３のドレイン電圧は、バイアス電圧ＶＣと、トランジスタＭ５１を流れる電流によって決まる電圧となり、トランジスタＭ２４のドレインは、バイアス電圧ＶＣと、トランジスタＭ５２を流れる電流によって決まる電圧となる。トランジスタＭ３、Ｍ４、Ｍ２３、Ｍ２４、や、Ｍ３１、Ｍ３２、Ｍ５１、Ｍ５２のサイズをそれぞれ等しく設計すれば、トランジスタＭ２４のドレイン（ノードＶＰＣＡＳ２）と、トランジスタＭ４のドレイン（ノードＶＰＣＡＳ）の電圧はほぼ等しくなる。
【０１９５】
次に、時刻ｔ２＿１となったとき、スイッチＳＷ３１＿Ｎ、ＳＷ３１＿Ｐは、非導通状態となり、容量Ｃ１１、Ｃ１２は、電荷を保持する状態となる。
【０１９６】
次に、時刻ｔ３＿１となったとき、スイッチＳＷ１３、ＳＷ２２、ＳＷ２３は、導通状態となる。
【０１９７】
この時刻ｔ３＿１のとき、トランジスタＭ３、Ｍ４は、トランジスタＭ１、Ｍ２、Ｍ３，Ｍ４のミスマッチ分を記憶した容量Ｃ３１、容量Ｃ３２の電圧によって駆動されるため、入力電圧ＶＤ１に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧ＶＤ１を出力できる状態となる。
【０１９８】
この時刻ｔ３＿１から、時刻ｔ４＿１までの時間が、入力電圧ＶＤ１を確実に出力できる状態である。
【０１９９】
この図６のオフセットキャンセル回路の場合、時刻ｔ１＿１で説明しているように、ノードＶＰＣＡＳの電圧は、バイアス電圧ＶＣと、トランジスタＭ３２を流れる電流によって決まる電圧であり、これは、差動増幅器１を充電していた期間と、殆ど同じ電圧である。このため、カスコード構成をとっていない場合に比べ、トランジスタＭ３からトランジスタＭ１へ供給される電流、及びトランジスタＭ４からトランジスタＭ２へ供給される電流を、オフセットを記憶した電流として、より正確に、供給することができる。
【０２００】
また、ｔ３＿１までの時間、出力電圧は、ＶＤ１＋ＶＯＳとなっており、ｔ３＿１から始まる出力期間における出力電圧の変動は、オフセット電圧分ＶＯＳのみと小さい。
【０２０１】
さらに、位相補償用の容量ＣＣ２を差動増幅器１、差動増幅器２の、出力側カスコード段と、演算増幅器の出力ノードＯＵＴとの間に接続している。ここで、容量ＣＣ２の両端電圧のうち、ＯＵＴの電圧の変動は、上記の通り、ＶＤ１＋ＶＯＳからＶＤ１への、ＶＯＳ分のみである。また、他方のノードは、スイッチの切り替えにより、ＶＰＣＡＳ２からＶＰＣＡＳへ切り替わるが、上記の通り、この電圧変動も殆どない。従って、容量ＣＣ２の両端の電圧は、ほとんど変化しない。このため、位相補償容量の再充電時間は非常に短くて済み、高速動作が期待できる。
【０２０２】
次に、ｔ４＿１で、スイッチＳＷ１３は、非導通状態となる。
【０２０３】
次に、時刻ｔ０＿２で、次のラインのオフセットキャンセル動作に推移していく。
【０２０４】
上記の動作を繰り返すことで、ラインごとの入力電圧に対して、オフセットを抑制した出力電圧が出力可能となる。
【０２０５】
（実施の形態７）
図７は、本発明の実施の形態７におけるオフセットキャンセル回路の構成を示す回路図であり、このオフセットキャンセル回路の制御タイミングは、図９のタイミングチャートに従う。
【０２０６】
トランジスタＭ７１は、ソースとゲートがトランジスタＭ３と共通になっており、ドレインは、インピーダンス部Ｚ７１を介して、グランドへ接続され、容量Ｃ７１は、インピーダンス部Ｚ７１と並列に接続され、トランジスタＭ７２は、ソースとゲートがトランジスタＭ４と共通になっており、ドレインは、インピーダンス部Ｚ７２を介して、グランドへ接続され、容量Ｃ７２は、インピーダンス部Ｚ７２と並列に接続される。
【０２０７】
また、スイッチＳＷ７１＿Ｎは、トランジスタＭ７１のゲート−ドレイン間の接続を制御し、スイッチＳＷ７１＿Ｐは、トランジスタＭ７２のゲート−ドレイン間の接続を制御する。
【０２０８】
なお、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐ、ＳＷ１２は、図５の制御信号ＳＷＡで開閉を制御し、ＳＷＡがＨ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０２０９】
また、スイッチＳＷ７１＿Ｎ、ＳＷ７１＿Ｐは、スイッチＳＷ１３と同様に、図５の制御信号ＳＷＢで開閉を制御し、ＳＷＢが、Ｈ状態で、導通状態、Ｌ状態で、非導通状態になるものとする。
【０２１０】
次に、上記のように構成された本実施の形態におけるオフセットキャンセル回路の動作を図５のタイミングチャートに従って、説明する。
【０２１１】
まず、時刻ｔ０＿１までは、非表示期間であり、入力ＩＮＰ（トランジスタＭ２への入力電圧）は、ＨＩ−Ｚ、制御信号ＳＷＡ、制御信号ＳＷＢも無視できる状態である。
【０２１２】
そして、時刻ｔ０＿１となったとき、入力ＩＮＰに電圧ＶＤ１が印加される。
【０２１３】
次に、時刻ｔ１＿１となったとき、制御信号ＳＷＡは、Ｈ状態へ、制御信号ＳＷＢは、Ｌ状態へ遷移する。このタイミングでは、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐ、ＳＷ１２が、導通状態、スイッチＳＷ１３、ＳＷ７１＿Ｎ、ＳＷ７１＿Ｐは、非導通状態となる。
【０２１４】
このとき、トランジスタＭ３のゲートとドレインが接続され、かつトランジスタＭ７１のゲートにも接続され、カレントミラーとして動作するため、トランジスタＭ７１は、差動対をなすトランジスタＭ１を流れる電流に比例する電流を、インピーダンス部Ｚ７１に供給することになる。トランジスタＭ７１より供給される電流は、インピーダンス部Ｚ７１によって、電流−電圧変換されるため、ノードＶ３＿Ｎには、トランジスタＭ１を流れる電流に応じた電圧が発生し、この電圧によって、容量Ｃ７１を充電する。
【０２１５】
また、トランジスタＭ４のゲートとドレインが接続され、かつトランジスタＭ７２のゲートにも接続され、カレントミラーとして動作するため、トランジスタＭ７２は、差動対をなすトランジスタＭ２を流れる電流に比例する電流を、インピーダンス部Ｚ７２に供給することになる。トランジスタＭ７２より供給される電流は、インピーダンス部Ｚ７２によって、電流−電圧変換されるため、ノードＶ３＿Ｐには、トランジスタＭ２を流れる電流に応じた電圧が発生し、この電圧によって、容量Ｃ７２を充電する。
【０２１６】
このとき、ランダムオフセットが発生する状態を想定して、トランジスタＭ１、Ｍ３、Ｍ４が設計値通り、トランジスタＭ２が、ミスマッチの影響で能力が高く（閾値ＶＴが低い、でもかまわない）、製造上仕上がった場合を考える。
【０２１７】
図３のオフセットキャンセル回路においては、上記ミスマッチがある場合、ミスマッチ分の電流や電圧を、インピーダンス部Ｚ７１及び、インピーダンス部Ｚ７２と並列に用意した、容量Ｃ７１、Ｃ７２で記憶する。
【０２１８】
ここで、本実施例の特徴である、容量Ｃ７１、Ｃ７２への充電時間を制御する回路動作を説明する。
【０２１９】
能動負荷をなす、トランジスタＭ３やＭ４のトランジスタサイズや電流をオフセットキャンセルの期間を調整するために変更すると、演算増幅器のゲインや周波数応答に影響を与えてしまう。このため、表示装置などへの駆動を考慮して、演算増幅器の応答性を適切に設定いる場合、オフセットキャンセルを行うために、演算増幅器の応答性などを犠牲する必要が出てくる。さらに、オフセットキャンセルの期間を短くするために、容量を小さくして、充電時間の短縮を図ると、スイッチのチャージインジェクションやクロックフィードスルーの影響を受けて、オフセット電圧分を適切に蓄えて、電荷が変動してしまうので、その結果、正確な電圧を印加できなくなる。
【０２２０】
そこで、オフセットキャンセル期間を短くしたい場合、トランジスタＭ４に対して、トランジスタＭ７２を、トランジスタＭ３に対して、トランジスタＭ７１の駆動能力を大きく設定しておく。例えば、５倍大きくすれば、トランジスタＭ７１、Ｍ７２に流れる電流も５倍となり、容量Ｃ７１や、Ｃ７２への充電時間を１/５にできる。
【０２２１】
これは、オフセットキャンセル期間が１/５となることを示している。
【０２２２】
逆に、前述のスイッチによる、電荷のずれを相対的に小さくするために、容量Ｃ７１、Ｃ７２のサイズを５倍にすれば、よりオフセットを取り除くことが可能となる。
【０２２３】
この場合も、トランジスタＭ７１、Ｍ７２に流れる電流も５倍であるため、オフセット電圧の記憶期間は変わらない。
【０２２４】
このように、本実施例では、トランジスタＭ４に対して、トランジスタＭ７２を、トランジスタＭ３に対して、トランジスタＭ７１の比を設定することで、消費電流及びオフセット抑制量、及び、チップ面積を、表示装置や駆動回路に応じて、好適に合わせ込むことが可能になるのである。
【０２２５】
次に、時刻ｔ２＿１となったとき、スイッチＳＷ１１＿Ｎ、ＳＷ１１＿Ｐは、非導通状態となり、トランジスタＭ３、Ｍ４の、ゲート−ドレイン間の接続が開放される。
【０２２６】
次に、時刻ｔ３＿１となったとき、スイッチＳＷ１３、ＳＷ７１＿Ｎ、ＳＷ７１＿Ｐは、導通状態となる。
【０２２７】
この時刻ｔ３＿１のとき、トランジスタＭ７１のゲートとドレインが接続され、かつＭ３のゲートにも接続され、カレントミラーとして動作する。トランジスタＭ７１は、容量Ｃ７１に保持した電荷に応じた電流を流すことになり、トランジスタＭ３も、容量Ｃ７１に保持した電荷に応じた電流を流すことになる。
【０２２８】
また、トランジスタＭ７２のゲートとドレインが接続され、かつＭ４のゲートにも接続され、カレントミラーとして動作する。トランジスタＭ７２は、容量Ｃ７２に保持した電荷に応じた電流を流すことになり、トランジスタＭ４も、容量Ｃ７２に保持した電荷に応じた電流を流すことになる。
【０２２９】
ここで前述のとおり、容量Ｃ７１、Ｃ７２に保持されていた電荷は、それぞれ、トランジスタＭ１、トランジスタＭ２、Ｍ３、Ｍ４のミスマッチ分を記憶したものであり、トランジスタＭ３、トランジスタＭ４は、入力電圧ＶＤ１に対して、好適な動作点で動作できることで、オフセットを低減し、入力電圧ＶＤ１を出力できる状態となる。
【０２３０】
この時刻ｔ３＿１から、時刻ｔ４＿１までの時間が、入力電圧ＶＤ１を確実に出力できる状態である。
【０２３１】
次に、ｔ４＿１で、スイッチＳＷ１３は、非導通状態となる。
【０２３２】
次に、時刻ｔ０＿２で、次のラインのオフセットキャンセル動作に推移していく。
【０２３３】
上記の動作をＮライン期間繰り返すことで、オフセットを抑制した出力電圧が出力可能となる。
【０２３４】
なお、実施の形態７の変形例を図８に示す。図８は、本発明の実施形態３における、インピーダンス部Ｚ７１、及びＺ７２の、構成素子について一例を示したものである。インピーダンス部Ｚ７１、Ｚ７２は、インダクタ素子、抵抗素子のほか、バイポーラトランジスタ、ＭＯＳＦＥＴなどで構成することができる。
【０２３５】
（実施の形態８）
図１１（ａ）は、表示装置の構成を示すブロック図である。
【０２３６】
ゲートドライバは、ゲート信号を生成して、Ｎ本のゲート信号線Ｇ＿１〜Ｇ＿Ｎへ供給する。
【０２３７】
データドライバは、Ｋ個の駆動データ電圧出力回路ＤＲＶ＿１〜ＤＲＶ＿Ｋを備えており、Ｋ本のデータ信号線Ｄ＿１〜Ｄ＿Ｋのそれぞれへ、駆動データ電圧を供給する。表示パネルｌは、上記ゲート信号線とデータ信号線の、各１本ずつにより制御される、Ｎ×Ｋ個の画素回路ＰＩＸ＿１１、ＰＩＸ＿１２、・・・ＰＩＸ＿１Ｋ、ＰＩＸ＿２１、ＰＩＸ＿２２、・・・ＰＩＸ＿２Ｋ、・・・ＰＩＸ＿Ｎ１、ＰＩＸ＿Ｎ２、・・・ＰＩＸ＿ＮＫにより構成される。
【０２３８】
画素回路ＰＩＸの一例を、図１１（ｂ）に示す。
【０２３９】
ＥＬ０は発光素子であり、トランジスタＭＤＲＶより供給される電流によって、発光が制御される。
【０２４０】
スイッチＳＷＰ２は、トランジスタＭＤＲＶと発光素子ＥＬ０との間に挿まれており、トランジスタＭＤＲＶから発光素子ＥＬ０への、電流の供給を制御する。
【０２４１】
容量ＣＨは、トランジスタＭＤＲＶのゲートと、パネル電源ＶＤＤＰとの間に接続され、ＭＤＲＶの駆動電圧を保持する。
【０２４２】
スイッチＳＷＰ１は、データ信号線Ｄと、トランジスタＭＤＲＶのゲートとの接続を制御する。
【０２４３】
スイッチＳＷＰ１とスイッチＳＷＰ２は、導通状態と非道通状態を、ゲート信号Ｇにより制御される。
【０２４４】
以下、画素回路の動作を、簡単に説明する。この画素回路は、駆動データ電圧供給期間と、発行期間の二つの動作期間を持つ。
【０２４５】
駆動データ電圧供給期間には、ゲート信号線Ｇにより、ＳＷＰ１は導通状態、ＳＷＰ２は非導通状態となり、データ信号線Ｄより画素回路ＰＩＸに供給された駆動データ電圧は、容量ＣＨを充電する。また、このとき発光素子ＥＬ０は、トランジスタＭＤＲＶと切り離されているため、電流が流れず、したがって、発光しない状態になっている。
【０２４６】
次に発光期間になると、ゲート信号線Ｇによって、ＳＷＰ１は非導通状態、ＳＷＰ２は導通状態となる。このとき、容量ＣＨは、駆動データ電圧供給期間に充電された電圧を保持する状態となっており、この駆動データ電圧を、トランジスタＭＤＲＶのゲートに印加している。トランジスタＭＤＲＶは、ゲートに印加されている駆動データ電圧に応じた電流を、ＳＷＰ２を介して、発光素子ＥＬ０へ供給する。このようにして、発光素子ＥＬ０の発光を、駆動データ電圧に応じた電流によって制御する。
【０２４７】
図１２に、図１１に示した表示装置の、表示の様子を模式的に示す。表示データとしては、画面全体に、単一色を表示させた場合のものである。図１２（ａ）は、理想的な表示状態を表しており、データドライバの各駆動データ電圧出力回路ＤＲＶ＿ｉ（ｉ＝１、２、・・・Ｋ）から、各データ線Ｄ＿ｉ（ｉ＝１、２、・・・Ｋ）を通して各画素回路に、等しい駆動データ電圧が供給され、等しい輝度で表示されている。
【０２４８】
駆動データ電圧出力回路同士の間にバラツキが存在している場合について、画面全体に単一色を表示させた場合の表示の様子を、図１２（ｂ）に示す。同一のデータ信号線Ｄ＿１〜Ｄ＿Ｋに接続されている画素回路は、同一の駆動データ電圧出力回路ＤＲＶ＿１〜ＤＲＶ＿Ｋにより駆動される。
【０２４９】
このため、等しいオフセットを持った駆動データ電圧を供給される画素が、画面縦方向に並ぶことになり、画面表示上、図１２（ｂ）に示すような縦スジ、として現れてしまう。
【０２５０】
ここで、上記構成の表示装置において、データドライバに備わった、Ｋ個の駆動データ電圧出力回路ＤＲＶ＿１〜ＤＲＶ＿Ｋの出力段の増幅回路として、図１から図７までに示してきたようなオフセットキャンセル回路を使用することで、駆動データ電圧出力回路間の、オフセットによる駆動データ電圧のバラツキを抑えることが可能となり、図１２（ａ）に示したような、均一な表示が得られるようになる。
【０２５１】
各実施の形態でも述べた通り、制御信号ＳＷＡからＳＷＢ、もしくは、制御信号ＳＷＢからＳＷＡへ遷移するときには、図９、図１０にも示した通り、ノーオーバーラップ期間を含むものとする。この期間は、スイッチが完全にオフする期間（例えば、５０ｎｓ程度）とれば良い。
【０２５２】
また、位相補償容量への充電時間やオフセット記憶容量への充電時間の短縮という目的で、能動負荷をカスコード化する実施例を示したが、差動対をカスコードしても、問題ないことは言うまでもない。
【０２５３】
さらに、上述した実施の形態ではＭＯＳトランジスタを用いて説明したが、バイポーラトランジスタを用いて同様の回路を構成できることはいうまでもない。
【０２５４】
さらに本発明は、上記実施の形態に限定されることなく、特許請求の範囲に記載される技術的範囲内で自由に変形、変更可能である。
【産業上の利用可能性】
【０２５５】
本発明では、液晶表示ドライバや有機ＥＬドライバなどの電圧発生回路において、オフセット電圧を抑制し、低インピーダンスに出力することができる。
【０２５６】
さらに、ソースドライバへの適用では、複数の演算増幅器のオフセット電圧を一挙に抑制できるので、複数の出力端子のバラツキの小さい、高速で電圧ずれのない、液晶駆動回路を提供することが可能となる。
【図面の簡単な説明】
【０２５７】
【図１】本発明の実施の形態１におけるオフセットキャンセル回路の構成を示す回路図である。
【図２】本発明の実施の形態２におけるオフセットキャンセル回路の構成を示す回路図である。
【図３】本発明の実施の形態３におけるオフセットキャンセル回路の構成を示す回路図である。
【図４】本発明の実施の形態４におけるオフセットキャンセル回路の構成を示す回路図である。
【図５】本発明の実施の形態５におけるオフセットキャンセル回路の構成を示す回路図である。
【図６】本発明の実施の形態６におけるオフセットキャンセル回路の構成を示す回路図である。
【図７】本発明の実施の形態７におけるオフセットキャンセル回路の構成を示す回路図である。
【図８】本発明の実施の形態７におけるインピーダンス部の構成要素を示す回路図である。
【図９】本発明の実施の形態１における制御信号及び動作を示すタイミングチャートである。
【図１０】本発明の実施の形態２における制御信号及び動作を示すタイミングチャートである。
【図１１】本発明のオフセットキャンセル回路を利用した表示装置の構成を示すブロック図である。
【図１２】表示装置の表示の様子を示す模式図である。
【図１３】従来の技術におけるオフセットキャンセル回路の構成を示す回路図である。
【図１４】従来の技術における第二のオフセットキャンセル回路の構成を示すブロック図である。
【図１５】オフセットキャンセル機能を持たない演算増幅器の回路図である。
【符号の説明】
【０２５８】
Ｍ１〜Ｍ７，Ｍ２１〜Ｍ２５，Ｍ３１，Ｍ３２，
Ｍ５１，Ｍ５２，Ｍ７１，Ｍ７２，ＭＤＲＶ  トランジスタ
ＣＣ，ＣＣ１，ＣＣ２  位相補償容量
Ｃ１１，Ｃ１２，Ｃ３１，Ｃ３２，
Ｃ７１，Ｃ７２，Ｃ１４１，Ｃ１４２，
Ｃ０，Ｃ１，Ｃ２  オフセット電圧記憶用容量
Ｃ２９  出力負荷容量
ＣＨ  駆動データ電圧保持容量
ＳＷ１１＿Ｎ，  ＳＷ１１＿Ｐ，ＳＷ１２，ＳＷ１３，
ＳＷ２１〜ＳＷ２４，ＳＷ４１〜ＳＷ４５，
ＳＷ６１，ＳＷ６２，ＳＷ７１＿Ｎ，ＳＷ７１＿Ｐ，
ＳＷ１４１，ＳＷ１，ＳＷ２．１，ＳＷ２．２，
ＳＷ３．１，ＳＷ３．２，ＳＷ４，ＳＷＰ１，ＳＷＰ２  スイッチ
Ｚ７１，Ｚ７２  インピーダンス部
Ｒ  抵抗
Ｌ  インダクタ
Ｑ０  バイポーラトランジスタ
Ｍ０  ＭＯＳ  ＦＥＴ
ＯＰ０  演算増幅器
ＰＩＸ＿１１〜ＰＩＸ＿ＮＫ，ＰＩＸ  画素回路
ＥＬ０  発光素子
ＤＲＶ＿１〜ＤＲＶ＿Ｋ  駆動データ電圧出力回路
ＩＮＮ，ＩＮＮ２  差動段反転入力端子
ＩＮＰ，ＩＮＰ２  差動段非反転入力端子
ＯＵＴ  演算増幅器の出力端子
ＶＤＤ  電源端子（＋）
ＶＳＳ  電源端子（−）
ＶＢ，ＶＣ，Ｖ７＿Ｎ，Ｖ７＿Ｐ  バイアス電圧ノード
ＶＰＣＡＳ，ＶＰＣＡＳ２  能動負荷カスコード段ノード
Ｎ２０  入力端子
Ｎ２１  増幅器入力端子
Ｎ２２  増幅器出力端子
Ｎ２３  出力端子
ＶＤＤＰ  画素回路電源端子（＋）
ＶＳＳＰ  画素回路電源端子（−）
Ｎ１，Ｎ２  オフセットキャンセル中間ノード
Ｄ＿１〜Ｄ＿Ｋ，Ｄ  パネル  駆動データ電圧ライン
Ｇ＿１〜Ｇ＿Ｎ，Ｇ  パネル  ゲートライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１２】
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