(57)【要約】【課題】高速化を達成されたＩＧＢＴを歩留良く得ること。【解決手段】ｐ＋型のコレクタ層１と、ｎ＋型のバッファ層２と、ｎ−型のドリフト層３と、ｐ型のベース層４と、ｎ＋型のエミッタ層５と、から成る半導体層１０を有し、半導体層１０の主面１１からドリフト層３内部まで達するように形成されたトレンチ６と、トレンチ内に形成されたゲート絶縁膜７およびゲート電極２１と、エミッタ層５およびゲート電極２１上に形成された層間絶縁膜８と、ベース層４、エミッタ層５および層間絶縁膜８上に形成されたエミッタ電極２２と、コレクタ層１上に形成されたコレクタ電極２３と、を有し、コレクタ層１内部において、コレクタ層１とバッファ層２との接合界面１３に接するように形成された結晶欠陥領域９を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型の半導体領域と、
前記半導体領域上に形成された第１導電型のベース層と、
前記ベース層上に島状に形成された第２導電型のエミッタ層と、
前記半導体領域、前記ベース層および前記エミッタ層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記ベース層および前記エミッタ層上に形成されたエミッタ電極と、
前記コレクタ層上に形成されたコレクタ電極と、
前記コレクタ層内部において局所的に形成された第１導電型の結晶欠陥領域と、を有する半導体装置であって、
前記結晶欠陥領域の欠陥濃度ピーク位置が、前記コレクタ層内部であって、前記結晶欠陥領域の端部が、前記半導体領域に隣接するか又は前記半導体領域内部に位置することを特徴とする半導体装置。
【請求項２】
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型の半導体領域と、
前記半導体領域上に形成された第１導電型のベース層と、
前記ベース層上に島状に形成された第２導電型のエミッタ層と、から成る半導体層と、
前記半導体領域、前記ベース層および前記エミッタ層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記ベース層および前記エミッタ層上に形成されたエミッタ電極と、
前記コレクタ層上に形成されたコレクタ電極と、
前記コレクタ層内部において局所的に形成された第１導電型の結晶欠陥領域と、を有する半導体装置の製造方法であって、
前記半導体層側からコレクタ層側に向かって荷電粒子を注入して前記結晶欠陥領域を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子であるＩＧＢＴの構造および製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれ、ＭＯＳＦＥＴの高速動作とバイポーラトランジスタの低オン抵抗とを同時に実現するパワー半導体素子として知られている。
【０００３】
図４は、従来のトレンチ構造を有するｎチャネルＩＧＢＴの側面断面図である。
ｐ＋型のコレクタ層１と、ｎ＋型のバッファ層２と、ｎ−型のドリフト層３と、ｐ型のベース層４と、ｎ＋型のエミッタ層５と、から成る半導体層１０を有し、
半導体層１０の主面１１からドリフト層３内部まで達するように形成されたトレンチ６と、トレンチ内に形成されたゲート絶縁膜７およびゲート電極２１と、エミッタ層５およびゲート電極２１上に形成された層間絶縁膜８と、ベース層４、エミッタ層５および層間絶縁膜８上に形成されたエミッタ電極２２と、コレクタ層１上に形成されたコレクタ電極２３と、を有し、
コレクタ層１内部に結晶欠陥領域９を備える。
【０００４】
従来のＩＧＢＴにおける結晶欠陥領域９は、半導体層１０の主面１２側から研磨工程を施しコレクタ層１を例えば１４０μｍ程度に薄層化した後、主面１２側からのイオン注入工程により形成される。
【０００５】
従来のＩＧＢＴでは、ゲート電極２１に所定の閾値電圧以上の電圧が印加されたオン状態において、エミッタ電極２２とコレクタ電極２３との間にコレクタ電極２３側の電位を高くする電圧（順方向電圧）が印加されると、エミッタ層５から注入された電子が、ドリフト層３とエミッタ層５との間に発生される反転層を介してコレクタ層２３に到達することで電流が流れる。また、ゲート電極２１に印加される電圧が所定の閾値電圧以下にすることで、反転層を消失させ、電流を遮断できる。さらに、結晶欠陥領域９は、ＩＧＢＴの動作時にコレクタ層１からのキャリア注入を抑制することで、ＩＧＢＴの高速化即ちターンオフ時間の低減に寄与することが特許文献１により知られている。
【特許文献１】特開平４−２６９８７４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、イオン注入工程による結晶欠陥濃度は、イオンの注入深さを欠陥濃度ピークとして、所定の幅を持った分布となり、特に、欠陥濃度がピーク値の半分となる幅を半値幅と言う。以下、本特許請求の範囲及び明細書における結晶欠陥領域９は、注入深さを中心に半値幅と等しい幅を持った領域で形成されることとする。イオンの注入深さおよび結晶欠陥層の半値幅は、注入エネルギー（加速電圧）とイオンの質量とによって決まり、例えば、半導体層１０に対しヘリウムイオン４Ｈｅ２＋を注入深さ５０μｍになるようにイオン注入を施すと、結晶欠陥領域９は約６μｍの幅を持って形成される。
【０００７】
図３は、半導体層１０に対し前述のヘリウムイオンを注入したときのイオンの注入深さｄとＩＧＢＴのターンオフ時間ｔｆとの相関図である。注入深さは、結晶欠陥領域９の欠陥濃度ピーク位置とも換言できるため、図３に示すように、欠陥濃度ピーク位置とターンオフ時間との間には密接な関係があると言える。ターンオフ時間を改善するためには、欠陥濃度ピーク位置は、コレクタ層１内部における接合界面１３近傍であることが望ましく、欠陥濃度ピーク位置が、主面コレクタ層１内部における１２近傍である場合又はバッファ層２内部である場合、ターンオフ時間ｔｆが悪化してしまう。従って、ターンオフ時間ｔｆを短縮しＩＧＢＴを高速化するためには、結晶欠陥領域９の欠陥濃度ピーク位置を高精度に制御する必要がある。
【０００８】
しかしながら、従来のＩＧＢＴは、イオン注入の前に行う薄層化の加工精度バラツキのため、結晶欠陥領域の欠陥濃度ピーク位置の制御は困難であり、さらに薄層化されたウェハが薄層化後の製造過程で破損しやすいことから、歩留が低くなるという問題点があった。
【０００９】
そこで本発明は、良好なターンオフ時間と低オン電圧とを容易に達成できるＩＧＢＴを歩留良く得ることである。
【課題を解決するための手段】
【００１０】
上記課題を解決し上記目的を達成するために、請求項１に係る本発明の半導体装置は、
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型の半導体領域と、
前記半導体領域上に形成された第１導電型のベース層と、
前記ベース層上に島状に形成された第２導電型のエミッタ層と、
前記半導体領域、前記ベース層および前記エミッタ層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記ベース層および前記エミッタ層上に形成されたエミッタ電極と、
前記コレクタ層上に形成されたコレクタ電極と、
前記コレクタ層内部において局所的に形成された第１導電型の結晶欠陥領域と、を有する半導体装置であって、
前記結晶欠陥領域の欠陥濃度ピーク位置が、前記コレクタ層内部であって、前記結晶欠陥領域の端部が、前記半導体領域に隣接するか又は前記半導体領域内部に位置することを特徴とする半導体装置。
【００１１】
さらに、上記課題を解決し上記目的を達成するために、請求項２に係る本発明の半導体装置の製造方法は、
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型の半導体領域と、
前記半導体領域上に形成された第１導電型のベース層と、
前記ベース層上に島状に形成された第２導電型のエミッタ層と、から成る半導体層と、
前記半導体領域、前記ベース層および前記エミッタ層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記ベース層および前記エミッタ層上に形成されたエミッタ電極と、
前記コレクタ層上に形成されたコレクタ電極と、
前記コレクタ層内部において局所的に形成された第１導電型の結晶欠陥領域と、を有する半導体装置の製造方法であって、
前記半導体層側からコレクタ層側に向かって荷電粒子を注入して前記結晶欠陥領域を形成することを特徴とする半導体装置の製造方法。
【発明の効果】
【００１２】
各請求項の発明によれば、高速化とオン電圧の低減とを同時に達成するＩＧＢＴを歩留良く得ることができる。
【発明を実施するための最良の形態】
【００１３】
図１および図２を参照して本発明の実施形態に係るＩＧＢＴの一例について説明する。
【００１４】
図１は、本発明の実施形態に係るｎチャネルＩＧＢＴの側面断面図である。
ｐ＋型のコレクタ層１と、ｎ＋型のバッファ層２と、ｎ−型のドリフト層３と、ｐ型のベース層４と、ｎ＋型のエミッタ層５と、から成る半導体層１０を有し、
半導体層１０の主面１１からドリフト層３内部まで達するように形成されたトレンチ６と、トレンチ内に形成されたゲート絶縁膜７およびゲート電極２１と、エミッタ層５およびゲート電極２１上に形成された層間絶縁膜８と、ベース層４、エミッタ層５および層間絶縁膜８上に形成されたエミッタ電極２２と、コレクタ層１上に形成されたコレクタ電極２３と、を有し、
コレクタ層１内部において、コレクタ層１とバッファ層２との接合界面１３に接するように形成された結晶欠陥領域９を備える。
【００１５】
次に、本発明の実施形態に係るＩＧＢＴの製造方法の一例について説明する。
図２（ａ）に示すように、本発明の実施形態に係るＩＧＢＴにおける半導体層１０は、ｐ＋型のコレクタ層１にリン（Ｐ）を拡散してｎ＋型のバッファ層２を形成し、バッファ層２上にｎ−型のドリフト層３をエピタキシャル成長させ、ドリフト層３にボロン（Ｂ）を拡散してｐ型のベース層４を形成し、ベース層４にＰを拡散してｎ＋型のエミッタ層５を形成することで得ることができる。本実施形態においては、バッファ層２とドリフト層３とが、本発明における半導体領域を構成するが、バッファ層２は設けなくても良い。その場合、ドリフト層３が本発明の半導体領域に相当する。
【００１６】
次に、図２（ｂ）に示すように、半導体層１０の主面１１側にマスクによるパターニングを行い、反応性イオンエッチング（ＲＩＥ）等のドライエッチングによりベース層４およびエミッタ層５を貫通してドリフト層３まで到達するようにトレンチ６を形成し、熱酸化によりトレンチ６内部にＳｉＯ２から成るゲート絶縁膜７を形成し、さらにトレンチ６内部にゲート絶縁膜７を介してポリシリコンから成るゲート電極２１を形成した後、半導体層１０の主面１１を化学機械研磨（ＣＭＰ）等の研磨工程により平坦化する。ここで、トレンチ６は、平面断面的に見てストライプ状又は格子状又はドット状に形成される。
【００１７】
次に、図２（ｃ）に示すように、ＣＶＤ法によりエミッタ層５とゲート絶縁膜７とゲート電極２１上にＳｉＯ２から成る層間絶縁膜８を形成し、トレンチ６と同様の手法によりエミッタ層５とゲート絶縁膜７と層間絶縁膜８とにベース層４まで達する開口部を形成した後、Ａｌから成るエミッタ電極２２を蒸着する。
【００１８】
そして、図２（ｄ）に示すように、研磨工程によりエミッタ電極２２の凹凸を除去し、半導体層１０の主面１１側からＨｅイオン注入により結晶欠陥領域９を形成した後、２５０〜３５０℃の不活性ガス雰囲気中でアニール処理を行い、Ａｌから成るコレクタ電極２３を蒸着する。
【００１９】
本発明の実施形態に係るＩＧＢＴにおいて、結晶欠陥領域９は、その欠陥濃度ピーク位置がコレクタ層１内部であり、且つ、その端部が接合界面１３に隣接するように形成される。結晶欠陥領域９の端部は、バッファ層２内部にあっても良く、欠陥濃度ピークが、コレクタ層１内部における接合界面１３近傍即ち接合界面１３から３μｍ以内であることで、ＩＧＢＴのターンオフ時間を改善できる。
【００２０】
本発明の実施形態に係るＩＧＢＴにおける各半導体層の厚さは、コレクタ層１が２００〜３００μｍ、バッファ層２が５〜２０μｍ、ドリフト層３が２０〜７０μｍとなっている。また、各半導体層の不純物濃度は、コレクタ層１が５×１０１７〜８×１０１８ｃｍ−３、バッファ層２が５×１０１６〜５×１０１８ｃｍ−３、ドリフト層３が５×１０１３〜５×１０１５ｃｍ−３となっている。また、Ｈｅイオンの注入量は５×１０１０〜５×１０１２ｃｍ−２である。
【００２１】
本発明の実施形態に係るＩＧＢＴによれば、結晶欠陥領域９が、その欠陥濃度ピーク位置がコレクタ層１内部における接合界面１３近傍であるため、良好なターンオフ時間ｔｆと低オン電圧とを容易に達成できる。また、その製造方法によれば、半導体層１０の主面１１側からのイオン注入により結晶欠陥領域９を形成するため、加工精度バラツキおよびウェハ破損を抑制でき、ＩＧＢＴの製造歩留が改善できる。さらに、イオン注入後に行うアニール工程により、イオン注入によりドリフト層３等にも形成される結晶欠陥を回復できるため、良好な特性を有するＩＧＢＴを得ることができる。
【００２２】
本発明のＩＧＢＴおよびその製造方法は、上記の実施形態に限定されず、様々な変形が可能なものである。例えば、本発明の構造および製造方法を、トレンチ構造を有しないＩＧＢＴあるいはｐチャネルＩＧＢＴに適用しても同様の効果を得ることができる。また、イオン注入にはプロトンあるいは重金属イオンを用いても良く、注入深さを最適化することにより良好なターンオフ時間を得られる。また、アニール温度条件は、イオン注入による不要な結晶欠陥を回復できる条件であれば良い。
【図面の簡単な説明】
【００２３】
【図１】本発明のＩＧＢＴの構造を示す側面断面図である。
【図２】本発明のＩＧＢＴの製造方法を示す工程断面図である。
【図３】イオン注入深さとターンオフ時間ｔｆとの相関図である。
【図４】従来のＩＧＢＴの構造を示す側面断面図である。
【符号の説明】
【００２４】
１    コレクタ層
２    バッファ層
３    ドリフト層
４    ベース層
５    エミッタ
６    トレンチ
７    ゲート絶縁膜
８    層間絶縁膜
９    結晶欠陥領域
１０  半導体層
２１  ゲート電極
２２  エミッタ電極
２３  コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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