(57)【要約】【課題】  従来、半導体層内に高濃度不純物領域を埋め込む構造において、耐圧確保のためにその周囲に低濃度不純物領域を配置していたが、所望の耐圧を確保するために長時間で高温の熱処理工程が必要であった。【解決手段】  埋め込み高濃度不純物領域の周囲に低濃度半導体層が配置される構造を採用する。半導体層の厚みで耐圧を確保する低濃度不純物領域の幅を調整できるので、従来の不純物の拡散による低濃度不純物領域を省くことができる。高温長時間の熱処理工程が不要となり、製造工程にかかる時間を短縮できる。また低濃度半導体層に追加して不純物拡散による埋め込み低濃度不純物領域を設けてもよく、この場合は従来より熱処理温度を短縮し、高い耐圧を得ることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該一導電型半導体基板上に設けられた低濃度の第１逆導電型半導体層と、
該第１逆導電型半導体層上に設けられた低濃度の第２逆導電型半導体層と、
前記第１逆導電型半導体層および前記第２逆導電型半導体層に渡って設けられた高濃度逆導電型不純物領域と、
前記第２逆導電型半導体層表面に設けられた所望の素子領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記一導電型半導体基板と前記第１逆導電型半導体層に渡って設けられた低濃度逆導電型不純物領域を有することを特徴等する請求項１に記載の半導体装置。
【請求項３】
前記高濃度逆導電型不純物領域は、前記一導電型半導体基板と離間して設けられることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記高濃度逆導電型不純物領域の最大不純物濃度深さは、前記一導電型半導体基板と前記第１逆導電型半導体層の界面より上方に位置することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２逆導電型半導体層表面から前記高濃度逆導電型不純物領域に達して設けれられた一導電型ウェル領域を有し、該一導電型ウェル領域と前記高濃度逆導電型不純物領域によりダイオードが構成されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
一導電型半導体基板を準備し、前記一導電型半導体基板上に低濃度の第１逆導電型半導体層を積層する工程と、
該第１逆導電型半導体層表面に選択的に高濃度の第２の逆導電型不純物を注入及び拡散する工程と、
前記第１逆導電型半導体層上に低濃度の第２逆導電型半導体層を積層して該両半導体層に渡る高濃度逆導電型不純物領域を形成する工程と、
該第２逆導電型半導体層表面に所望の素子領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
一導電型半導体基板を準備し、表面に選択的に低濃度の第１の逆導電型不純物を注入及び熱処理する工程と、
前記一導電型半導体基板上に低濃度の第１逆導電型半導体層を積層し該一導電型半導体基板および該第１逆導電型半導体層に渡る低濃度逆導電型不純物領域を形成する工程と、
該第１逆導電型半導体層表面に選択的に高濃度の第２の逆導電型不純物をデポジションする工程と、
前記第１逆導電型半導体層上に低濃度の第２逆導電型半導体層を積層して該両半導体層に渡る高濃度逆導電型不純物領域を形成する工程と、
該第２逆導電型半導体層表面に所望の素子領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記高濃度逆導電型不純物領域の最大不純物濃度深さは、前記一導電型半導体基板と前記第１逆導電型半導体層の界面より上方に位置することを特徴とする請求項６および請求項７に記載の半導体装置の製造方法。
【請求項９】
前記低濃度逆導電型不純物領域の熱処理時間は１２〜１６時間程度であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記低濃度逆導電型不純物領域の熱処理温度は１２５０℃程度であることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に係り、特に高耐圧で且つ製造工程の短縮化を実現した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置において、素子領域が形成される半導体層の内部に高濃度不純物拡散領域を埋め込んだ構造が知られている。これにより、例えばバイポーラトランジスタであればコレクタ領域となる半導体層内部の抵抗を低減することができる。またＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）などでは半導体層内部に保護ダイオード（ｐｎ接合ダイオード）を形成できるので、静電破壊耐量を向上させることができる。
【０００３】
ところが、このように高濃度不純物領域を埋め込んだ構造においては、半導体層内部の空乏層の広がりが抑制され耐圧が劣化する場合がある。このため、高濃度不純物領域の周囲に、低濃度不純物領域を設ける手法も知られている（例えば特許文献１参照。）。
【０００４】
図１４は、従来の半導体装置の断面図であり、一例としてｎｐｎトランジスタの場合を示す。
【０００５】
ｐ−型半導体基板１０１上にｎ−型半導体層１０２を積層し、分離領域１０３で囲まれたｎ−型半導体層１０２表面にｎｐｎトランジスタの素子領域Ｅ’が形成される。すなわち、コレクタ領域となるｎ−型半導体層１０２表面にｐ−型ベース領域１０５が形成され、ｐ−型ベース領域１０５表面にｎ＋型エミッタ領域１０６が形成される。ｐ−型ベース領域１０５と離間したｎ−型半導体層１０２表面には、ｎ＋型コレクタコンタクト領域１０７が形成される。ｐ−型ベース領域１０５、ｎ＋型エミッタ領域１０６、ｎ＋型コレクタコンタクト領域１０７にはそれぞれ、ベース電極１１５、エミッタ電極１１６、コレクタ電極１１７が接続する。
【０００６】
ｐ−型半導体基板１０１とｎ−型半導体層１０２の境界には不純物のイオン注入及び拡散によりｎ＋型不純物領域１１２が設けられる。これにより、コレクタ電極１１７からエミッタ電極１１６に流れる電流経路の抵抗を低減することができる。
【０００７】
またｎ＋型不純物領域１１２の周囲にはｎ−型不純物領域１１０が設けられる。これにより、ｎ＋型不純物領域１１２がｐ−型半導体基板１０１と接触する場合と比較して、逆方向電圧印加時にｎ−型半導体層１０２およびｐ−型半導体基板１０１の間に十分な空乏層を広げることができ、耐圧の劣化を抑制できる。
【０００８】
図１５は、上記の半導体装置の製造方法を示す図である。
【０００９】
ｐ−型半導体基板１０１の表面に、所望の領域が開口したマスクＭを設け、低濃度のｎ型不純物を導入し、熱処理により拡散する。これによりｎ−型不純物領域１１０が形成される（図１５（Ａ））。
【００１０】
次に、ｎ−型不純物領域１１０の表面の所望の領域が開口したマスクＭを設け、高濃度のｎ型不純物を導入し、熱処理により拡散する。これにより外側をｎ−型不純物領域１１０で囲まれたｎ＋型不純物領域１１２が形成される（図１５（Ｂ））。
【００１１】
更に、ｐ−型半導体基板１０１の上にｎ−型半導体層１０２を積層し、分離領域１０３２を形成した後、ｎ−型半導体層１０２表面に所望の不純物を拡散するなどして素子領域Ｅ’を形成する（図１５（Ｃ））。
【特許文献１】特許第３２８５４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の如く、半導体層内に埋め込まれるｎ＋型不純物領域１１２の外側にはｎ−型不純物領域１１０が配置され、耐圧の劣化を抑制している。
【００１３】
この場合のｎ−型不純物領域１１０は、ｐ−型半導体基板１０１内の幅（ｐ−型半導体基板１０１とｎ＋型不純物領域１１２の間に配置された当該領域の幅）Ｘｗ’により耐圧が決まる（図１４参照）。すなわち、高い耐圧になるほど、幅Ｘｗ’を確保すべく、ｎ−型不純物領域１１０は深い（広い）拡散が必要となる。
【００１４】
ところがこのような長時間の熱処理工程が含まれると、その製造工程が長時間化する。更に熱処理炉のプロセスチューブや、熱処理炉に収納されるウエハボードが石英製の場合は特に、高温かつ長時間の下での連続使用における耐久性が悪いなどの問題もあった。
【００１５】
従って、図１４および図１５に示すような従来構造およびその製造方法では、更なる耐圧の向上が困難であった。
【００１６】
従来では例えばリン（Ｐ）をイオン注入した後、１２５０℃で３０時間程度の熱処理を行い、不純物を拡散して、幅Ｘｗ’が１６μｍ程度のｎ−型不純物領域１０２を形成できるが、石英ボートやチューブの劣化などにより安定生産には限界があった。
【課題を解決するための手段】
【００１７】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該一導電型半導体基板上に設けられた低濃度の第１逆導電型半導体層と、該第１逆導電型半導体層上に設けられた低濃度の第２逆導電型半導体層と、前記第１逆導電型半導体層および前記第２逆導電型半導体層に渡って設けられた高濃度逆導電型不純物領域と、前記第２逆導電型半導体層表面に設けられた所望の素子領域と、を具備することにより解決するものである。
【００１８】
第２に、一導電型半導体基板を準備し、前記一導電型半導体基板上に低濃度の第１逆導電型半導体層を積層する工程と、該第１逆導電型半導体層表面に選択的に高濃度の第２の逆導電型不純物を注入及び拡散する工程と、前記第１逆導電型半導体層上に低濃度の第２逆導電型半導体層を積層して該両半導体層に渡る高濃度逆導電型不純物領域を形成する工程と、該第２逆導電型半導体層表面に所望の素子領域を形成する工程と、を具備することにより解決するものである。
【００１９】
第３に、一導電型半導体基板を準備し、表面に選択的に低濃度の第１の逆導電型不純物を注入及び熱処理する工程と、前記一導電型半導体基板上に低濃度の第１逆導電型半導体層を積層し該一導電型半導体基板および該第１逆導電型半導体層に渡る低濃度逆導電型不純物領域を形成する工程と、該第１逆導電型半導体層表面に選択的に高濃度の第２の逆導電型不純物をデポジションする工程と、前記第１逆導電型半導体層上に低濃度の第２逆導電型半導体層を積層して該両半導体層に渡る高濃度逆導電型不純物領域を形成する工程と、
該第２逆導電型半導体層表面に所望の素子領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２０】
本発明によれば、以下の効果が得られる。
【００２１】
第１に、半導体層内に埋め込まれるｎ＋型不純物領域の周囲に、ｎ−型半導体層（第１ｎ−型半導体層）が配置される構造にすることにより、不純物の拡散により形成するｎ−型不純物領域を設けることなく、所望の耐圧を確保することができる。ｎ−型半導体層（第１ｎ−型半導体層）の厚みを適宜選択することによりｎ＋型不純物領域の周囲に確保すべき不純物濃度が低い領域の幅を適宜選択できるので、これにより所望の耐圧を確保することができる。この幅は容易に従来より厚くすることができ、従来より高い耐圧も確保できる。具体的には、従来構造の半導体装置では、その耐圧が２００Ｖ程度までが限界であったが、本実施形態によれば２００Ｖ以上の耐圧を実現できる。
【００２２】
第２に、更に高い耐圧が要求される場合には、ｎ−型半導体層（第１ｎ−型半導体層）とその下層に配置されるｐ−型半導体基板との間に、不純物の拡散によるｎ−型不純物領域を設ける。この場合、ｎ＋型不純物領域より下方の、ｎ−型半導体層（第１ｎ−型半導体層）とｎ−型不純物領域により所望の耐圧を確保する構造となる。従って、従来と比較して高耐圧の半導体装置を提供できる。具体的には、本実施形態によれば４００Ｖ以上耐圧の半導体装置を実現できる。
【００２３】
第３に、ｎ−型不純物領域形成のための熱処理工程が不要となる、あるいは従来より低温、短時間に形成できるので、製造工程全体に費やされる時間を短縮できる。例えば、ｎ−型半導体層の厚み（埋め込まれたｎ＋型不純物領域とｐ−型半導体基板の間の低濃度不純物領域の幅）を従来と同程度確保することにより、ｎ−型不純物領域の形成工程が不要となり、高温長時間の熱処理工程を省くことができる。
【００２４】
また、ｎ−型半導体層と、不純物の拡散によるｎ−型不純物領域によって当該低濃度不純物領域の幅を従来より大きく確保することで、耐圧を高めることができる。この場合、当該幅の一部をｎ−型半導体層が受け持つため、従来より浅い、すなわち低温かつ短時間の熱処理工程でｎ−型不純物領域を形成できる。具体的には従来、例えば１２５０℃の温度で熱処理時間が３０時間程度必要であったが、本実施形態によれば例えば１２５０℃で熱処理時間を１４時間程度に短縮できる。
【００２５】
第４に、従来より低い熱処理温度で且つ熱処理時間を短縮できるので、熱処理炉のプロセスチューブやウエハボードが石英製であっても、これらの耐久性を高めることができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施の形態を図１から図１３を参照して詳細に説明する。まず、第１の実施形態について図１および図２を参照して説明する。
【００２７】
本発明の半導体装置は、一導電型半導体基板と、第１逆導電型半導体層と、第２逆導電型半導体層と、高濃度逆導電型不純物領域と、素子領域と、から構成される。
【００２８】
一導電型半導体基板は、例えば比抵抗が５０Ω・ｃｍ程度のｐ−型シリコン半導体基板１である。
【００２９】
第１逆導電型半導体層（以下第１ｎ−型半導体層）３は、たとえばエピタキシャル成長などによりｐ−型シリコン半導体基板１上に設けられ、低濃度の不純物濃度（比抵抗が例えば２．８Ω・ｃｍ程度）を有する。その厚みは例えば８μｍ程度である。
【００３０】
第２逆導電型半導体層(以下第２ｎ−型半導体層)５は、たとえばエピタキシャル成長などにより第１ｎ−型半導体層３上に設けられ、低濃度の不純物濃度（比抵抗が例えば２．８Ω・ｃｍ程度）を有する。その厚みは例えば、１２μｍ程度である。
【００３１】
高濃度逆導電型不純物領域４は、第１ｎ−型半導体層３と第２ｎ−型半導体層５に渡って設けられた高濃度のｎ型不純物（例えば３０Ω／□）の拡散領域である。以下この領域を、埋め込みｎ＋型不純物領域４と称する。
【００３２】
埋め込みｎ＋型不純物領域４は、第１ｎ−型半導体層３と第２ｎ−型半導体層５の間の領域に埋め込まれ、その底面は、ｐ−型シリコン半導体基板１の主面より上方に位置する。つまり、埋め込みｎ＋型不純物領域４とｐ−型シリコン半導体基板１の間には、低濃度不純物領域となる第１ｎ−型半導体層３が配置され、その幅（埋め込みｎ＋型不純物領域４とｐ−型シリコン半導体基板１の間の幅）Ｘｗ１は、例えば１μｍ〜３μｍ程度である。埋め込みｎ＋型不純物領域４とｐ−型シリコン半導体基板１が直接接することはなく、第１ｎ−型半導体層３により所望の耐圧（例えば２００Ｖ〜４００Ｖ程度）を確保できる。
【００３３】
第２ｎ−型半導体層５表面には、所望の素子領域Ｅが形成される。ここでは一例として素子領域Ｅにｎｐｎバイポーラトランジスタを形成した場合を例に説明する。
【００３４】
バイポーラトランジスタは、分離領域１３（１３ａ、１３ｂ）で周囲と分離された第２ｎ−型半導体層５表面に形成される。分離領域１３は、第２ｎ−型半導体層５表面からｐ−型シリコン半導体基板１に達する高濃度のｐ型不純物領域である。
【００３５】
第２ｎ−型半導体層５表面に低濃度のｐ型不純物領域であるｐ−型ベース領域２１を設け、ベース領域２１表面に高濃度のｎ型不純物領域であるｎ＋型エミッタ領域２２を設ける。またｐ−型ベース領域２１と離間した第２ｎ−型半導体層５表面に、高濃度のｎ型不純物領域であるコレクタコンタクト領域２３を設ける。第２ｎ−型半導体層５表面には絶縁膜（例えば酸化膜）１１が設けられ、絶縁膜１１に設けたコンタクトホールを介してベース領域２１、エミッタ領域２２、コレクタ領域２３のそれぞれとコンタクトするベース電極２５、エミッタ電極２６、コレクタ電極２７が設けられる。また分離領域１３は、ＧＮＤ電極２４と接続する。
【００３６】
図２は、第１の実施形態の第２ｎ−型半導体層５、埋め込みｎ＋型不純物領域４、第１ｎ−型半導体層３、およびｐ−型シリコン半導体基板１の不純物濃度プロファイルを示す図である。尚、素子領域Ｅの不純物濃度プロファイルは省略している。
【００３７】
横軸が第２ｎ−型半導体層５表面からの深さであり、縦軸が不純物濃度である。
【００３８】
埋め込みｎ＋型不純物領域４は、ｐ−型シリコン半導体基板１の主面と離間して、これより浅い位置に設けられる(図１参照)。埋め込みｎ＋型不純物領域４は、不純物濃度プロファイルにおいて最大不純物濃度となる深さ（以下最大不純物濃度深さ）Ｘｊが、ｐ−型シリコン半導体基板１と第１ｎ−型半導体層３の界面Ｂ１より上方の、第１ｎ−型半導体層３と第２ｎ−型半導体層５の界面Ｂ２付近に位置する。ここでは最大不純物濃度深さＸｊは、第２ｎ−型半導体層２表面（Ｘｊ＝０）からの深さとし、約１２μｍ程度である。また最大不純物濃度は、１Ｅ１８〜１Ｅ１９ｃｍ−３である。
【００３９】
埋め込みｎ＋型不純物領域４により、コレクタ電極２７からエミッタ電極２６に流れる電流経路の抵抗を低減することができる。しかし埋め込みｎ＋型不純物領域４とｐ−型シリコン半導体基板１が接すると、逆方向電圧印加時にこれらの領域で形成されるｐｎ接合から広がる空乏層が抑制され、耐圧が劣化する。
【００４０】
そこで、埋め込みｎ＋型不純物領域４の下方に第１ｎ−型半導体層３の一部が配置される構造を採用する。これによりｐ型シリコン半導体基板１は、低濃度不純物領域である第１ｎ−型半導体層３とｐｎ接合を形成するので、逆方向電圧印加時には空乏層が十分に広がり、高い耐圧を確保することができる。
【００４１】
埋め込みｎ＋型不純物領域４下方の第１ｎ−型半導体層３の幅（低濃度不純物領域の幅）Ｘｗ１（図１参照）は、第１ｎ−型半導体層２の厚みにより適宜選択できる。つまり低濃度不純物領域の幅Ｘｗ１を従来のｎ−型不純物領域１１０の幅Ｘｗ’と同等以上となるように第１ｎ−型半導体層３を形成することで、従来と同等以上の耐圧を確保しつつ、不純物の拡散領域であるｎ−型不純物領域１１０（図１４参照）を省くことができる。後に詳述するがこれにより製造工程全体にかかる時間を短縮できる。
【００４２】
具体的には、幅Ｘｗ１を１μｍ〜３μｍ程度（第１ｎ−型半導体層３の厚みＤ＝７μｍ〜９μｍ程度）の場合は、２００Ｖ〜４００Ｖの耐圧を実現できる。
【００４３】
図１４に示す従来構造では、幅Ｘｗ’が１６μｍ程度の場合に、ｎ−型不純物領域１１０があれば、４００Ｖ〜１０００Ｖ程度の耐圧を確保できるが、ｎ−型不純物領域１１０を省くと、耐圧は２００Ｖ程度に低減する。本実施形態では、従来構造（図１４）のｎ−型不純物領域１１０を省いた構造でありながら、それより高い耐圧を確保できる。
【００４４】
次に、図３および図４を参照して本発明の第２の実施形態について説明する。図３は半導体装置の構造を示す断面図であり、図４は第２の実施形態の不純物濃度プロファイルを示す図である。
【００４５】
第２の実施形態は、更に低濃度逆導電型不純物領域を設けるものである。
【００４６】
図３を参照して、低濃度逆導電型不純物領域２は、ｐ−型シリコン半導体基板１と第１ｎ−型半導体層３に渡って設けられ、低濃度の不純物（例えばドーズ量５Ｅ１２ｃｍ−２）をイオン注入し、拡散した領域である。以下この領域を埋め込みｎ−型不純物領域２と称する。
【００４７】
すなわち、埋め込みｎ−型不純物領域２は、第１ｎ−型半導体層３と接してこれより下方および上方に設けられ、ｐ＋型シリコン半導体基板１とｐｎ接合を形成する。素子領域Ｅは第１の実施形態と同様であるので説明は省略する。
【００４８】
第２の実施形態では埋め込みｎ−型不純物領域２を設けることにより、埋め込みｎ＋型不純物領域４下方の低濃度不純物領域の幅Ｘｗ２を、第１ｎ−型半導体層３による低濃度不純物領域の幅Ｘｗ２１より大きくできる。すなわち、第１ｎ−型半導体層３より下方に拡散された低濃度不純物領域の幅Ｘｗ２２に応じて耐圧を向上させることができる。
【００４９】
図４は、第２ｎ−型半導体層５、埋め込みｎ＋型不純物領域４、第１ｎ−型半導体層３、埋め込みｎ−型不純物領域２およびｐ−型シリコン半導体基板１の不純物濃度プロファイルを示す。素子領域（バイポーラトランジスタ）の不純物濃度プロファイルは省略している。また横軸が第２ｎ−型半導体層５表面（Ｘｊ＝０）からの深さであり、縦軸が不純物濃度である。
【００５０】
第２の実施形態も、埋め込みｎ＋型不純物領域４は、ｐ型シリコン半導体基板１の主面と離間して、これより浅い位置に設けられる(図３参照)。すなわち埋め込みｎ＋型不純物領域４は、最大不純物濃度深さＸｊが、ｐ型シリコン半導体基板１と第１ｎ−型半導体層３の界面Ｂ１より上方の、第１ｎ−型半導体層３と第２ｎ−型半導体層５の界面Ｂ２付近に位置する。最大不純物濃度および最大不純物濃度深さＸｊは、第１の実施形態と同様である。
【００５１】
埋め込みｎ＋型不純物領域４の周囲（側面および下方）は、第１ｎ−型半導体層３が配置され、更にその下方には埋め込みｎ−型不純物領域２が配置され、これらがｐ＋型シリコン半導体基板１とｐｎ接合を形成する。これにより逆方向電圧印加時には空乏層が十分に広がり、高い耐圧を確保することができる。
【００５２】
例えば、埋め込みｎ＋型不純物領域４下方の第１ｎ−型半導体層３による低濃度不純物領域の幅Ｘｗ２１を１μｍ〜３μｍ程度、その下方の埋め込みｎ−型不純物領域２による低濃度不純物領域の幅Ｘｗ２２を１０μｍ程度にすることにより、トータルの低濃度不純物領域の幅Ｘｗ２は１１μｍ〜１３μｍ程度となり、４００Ｖ以上１０００Ｖ以下程度の耐圧を確保することができる。
【００５３】
第１の実施形態の如く、第１ｎ−型半導体層３の厚みを厚くして、低濃度不純物領域の幅Ｘｗ１を広げる場合、エピタキシャル成長層を厚くすることによりコストも増加する。
【００５４】
第２の実施形態では第１ｎ−型半導体層３に埋め込みｎ−型不純物領域２を追加することで、比較的薄いエピタキシャル成長層であって高耐圧の半導体装置を容易に実現できる。
【００５５】
このとき、第１ｎ−型半導体層３によって所望の耐圧を確保するために必要な低濃度不純物領域の幅Ｘｗ２１をある程度まで確保できるので埋め込みｎ−型不純物領域２による低濃度不純物領域の幅Ｘｗ２２を従来より小さくしても、高い耐圧を確保できる。埋め込みｎ−型不純物領域２は、不純物の熱処理による拡散領域であるので、これを設ける場合であっても従来より熱処理時間を短縮し、熱処理温度も低温にできる。
【００５６】
図５を参照して、本発明の第３の実施形態について説明する。上記の実施形態は、素子領域Ｅに、ｎｐｎバイポーラトランジスタが形成される場合を例に説明したが、これに限らず他の素子でも同様に実施できる。
【００５７】
図５は、素子領域ＥにＣＭＯＳを形成した場合の一例であり、図５（Ａ）は構造を示す断面図であり、図５（Ｂ）は図５（Ａ）の等価回路である。
【００５８】
ここでは主に素子領域Ｅの構成について説明する。他の構成要素は、第２の実施形態と同様である。
【００５９】
分離領域１３で分離された第２ｎ−型半導体層５表面に、低濃度のｐ型不純物を拡散してｐウェル領域３１を形成する。ｐウェル領域３１の表面にｎ−型不純物領域（ドレイン低濃度領域）３２を形成し、その表面にｎ＋型ドレイン領域３３を形成する。またｐウェル領域３１の表面にｎ＋型ソース領域３４を形成する。ｎ＋型ソース領域３４に隣接してｐ＋型バックゲート領域３５を設ける。表面には絶縁膜（酸化膜）１１を介してゲート電極３６を設け、ｎ＋型ドレイン領域３３およびｎ＋型ソース領域３４にそれぞれコンタクトするドレイン電極４２、ソース電極４３を設けてｎチャネル型ＭＯＳＦＥＴを形成する。
【００６０】
また、第２ｎ−型半導体層５表面にｐ＋型ソース領域３７、ｐ＋型ドレイン領域３８とｎ＋型バックゲート領域３９設け、絶縁膜１１を介してゲート電極４１を設ける。更に、ソース電極４４、ドレイン電極４５を形成してｐチャネル型ＭＯＳＦＥＴを形成する。
【００６１】
更に、埋め込みｎ＋型不純物領域４に達するｎ＋型不純物領域４６を形成し、Ｖｃｃ電極４７を形成する。また分離領域１３にコンタクトするＧＮＤ電極４８を形成する。
【００６２】
ｎチャネル型ＭＯＳＦＥＴのソース電極４３は配線によりＧＮＤ電極４８に、ｐチャネル型ＭＯＳＦＥＴのソース電極４４は配線によりＶｃｃ電極４７に通じている。
【００６３】
これ以外の構成は、図３のｎｐｎバイポーラトランジスタと同様であるので説明は省略する。また、素子領域Ｅを除く不純物濃度プロファイルは、図４と同様である。
【００６４】
図５（Ｂ）を参照して、この場合の埋め込みｎ＋型不純物領域４は、ｎチャネルＭＯＳＦＥＴのｐウェル領域３１とｐｎ接合を形成し、保護ダイオードとして機能する（図５（Ａ））。
【００６５】
Ｖｃｃ電極４７−ＧＮＤ電極４８間に外部から印加される静電気放電は、ｐチャネル型ＭＯＳＦＥＴのソース電極４４−ｎチャネル型ＭＯＳＦＥＴのソース電極４３にも印加されるが、前述のｐｎ接合によるダイオードにより逃すことができ、ＣＭＯＳを保護することができる。
【００６６】
また、埋め込みｎ＋型不純物領域４を使用してダイオードを形成することにより、第２ｎ−型半導体層５表面でダイオードを作るより面積を大きく作ることができ、基板表面の面積を有効活用できる。またダイオードの面積を大きく作れることにより、静電気放電のエネルギーをより吸収し保護ダイオードとして有効となる。
【００６７】
更に、埋め込みｎ＋型不純物領域４を設けることにより、ｐチャネルＭＯＳＦＥＴが形成される第２ｎ−型半導体層５の電位を安定させる効果もある。
【００６８】
このような目的で半導体層内に設けられる埋め込みｎ＋型不純物領域４も、ｐ−型シリコン半導体基板１と直接接することにより半導体層内の耐圧を劣化させる問題がある。つまり埋め込みｎ＋型不純物領域４の周囲に、不純物濃度の低い領域を確保する必要がある。本実施形態では、埋め込みｎ＋型不純物領域４の下方に配置される第１ｎ−型半導体層３および埋め込みｎ−型不純物領域２により、高い耐圧を確保できる。また埋め込みｎ−型不純物領域２は、従来より低温、短時間で形成できるので、製造工程に費やす時間を短縮でき、プロセス装置の耐久性を向上させることができる。
【００６９】
尚、図５では第２の実施形態において素子領域ＥにＣＭＯＳを形成した場合を例に説明したが、第１の実施形態の如く、耐圧に応じて埋め込みｎ−型不純物領域２を設けない構造であってもよい。
【００７０】
デバイスに応じて、必要な耐圧を得る為に、第１の実施形態、第２の実施形態、第３の実施形態を選択することが可能である。
【００７１】
図６から図９を参照して、本発明の半導体装置の第１の実施形態の製造方法について説明する。
【００７２】
第１工程（図６）：一導電型半導体基板を準備し、一導電型半導体基板上に低濃度の第１逆導電型半導体層を積層する工程。
【００７３】
ｐ−型シリコン半導体基板１（比抵抗５０Ω・ｃｍ）を準備する。表面に絶縁膜（例えば酸化膜）１１を形成し、レジストによるマスク（不図示）を設けて、分離領域の形成領域を開口する。高濃度のｐ型不純物（例えばボロン（Ｂ））を注入（ドーズ量：１Ｅ１４ｃｍ−２、注入エネルギー：１６０ＫｅＶ）し、分離領域１３ａ’を形成する（図６（Ａ））。
【００７４】
その後、ｐ−型シリコン半導体基板１上に第１ｎ−型半導体層３を例えばエピタキシャル成長などにより積層する。第１ｎ−型半導体層３は、比抵抗が例えば２．８Ω・ｃｍ、厚みが８μｍである。注入されたｐ型不純物は拡散し、分離領域１３ａが形成される（図６（Ｂ））。
【００７５】
第２工程（図７）：第１逆導電型半導体層表面に選択的に高濃度の第２の逆導電型不純物をデポジションする工程。
【００７６】
新たな酸化膜１１を設け、レジストによるマスク（不図示）を設けてｎ＋型不純物領域の形成領域を開口する。第１ｎ−型半導体層３表面に高濃度のｎ型不純物を導入する。具体的にはアンチモン（Ｓｂ）を含有した液体４ａを塗布する（図７（Ａ））。
【００７７】
その後、１２５０℃（５０分）程度熱処理を行いデポジションする。これにより、第１ｎ−型半導体層３表面に、ｎ＋型不純物領域４’が形成される（図７（Ｂ））。
【００７８】
第３工程（図８）：第１逆導電型半導体層上に低濃度の第２逆導電型半導体層を積層して両半導体層に渡る高濃度逆導電型不純物領域を形成する工程。
【００７９】
酸化膜１１を除去し、第１ｎ−型半導体層３上に第２ｎ−型半導体層５を例えばエピタキシャル成長などにより積層する。第２ｎ−型半導体層５は、比抵抗が例えば２．８Ω・ｃｍ、厚みが１２μｍである。
【００８０】
これにより、ｎ＋型不純物領域４’は、第２ｎ−型半導体層５側にも拡散し、第１ｎ−型半導体層３および第２ｎ−型半導体層５に渡る埋め込みｎ＋型不純物領域４が形成される。
【００８１】
ｎ＋型半導体領域４は、第１ｎ−型半導体層３表面へのデポジション時の熱処理（図７（Ａ）（Ｂ）参照）と第２ｎ−型半導体層５のエピタキシャル成長工程により拡散される。つまり、ｎ＋型半導体領域４は第１ｎ−型半導体層３と第２ｎ−型半導体層５の界面Ｂ２付近の領域において、最高不純物濃度（１Ｅ１８〜１Ｅ１９ｃｍ−３）を有する。
【００８２】
第２ｎ−型半導体層５表面からの最高不純物濃度深さＸｊは、約１２μｍとなり、ｐ型シリコン半導体基板１と第１ｎ−型半導体層３の界面Ｂ１より上方に位置する。
【００８３】
埋め込みｎ＋型不純物領域４の周囲及び下方には、第１ｎ−型半導体層３が配置される。これにより、ｐ−型シリコン半導体基板１は、低濃度の第１ｎ−型半導体層３とｐｎ接合を形成し、逆方向電圧印加時における所望の耐圧を確保できる。第１ｎ−型半導体層３の厚みを厚くすると、埋め込みｎ＋型不純物領域４下方の低濃度不純物領域の幅Ｘｗ１を大きくできる。つまり耐圧を高めるには第１ｎ−型半導体層３の厚みを厚くすればよく、従来構造（図１４参照）における不純物拡散によるｎ−型不純物領域１１０の形成工程を省略でき、製造工程にかかる時間を短縮できる。従来では、ｎ−型不純物領域１１０を形成するための熱処理時間は３０時間程度必要であったが、時間短縮が実現する。
【００８４】
また、高温長時間の熱処理工程が不要になるので、ウエハボートやプロセスチューブが石英製であっても、これらの劣化を緩和できる。
【００８５】
例えば本実施形態の条件において、第１ｎ−型半導体層３の幅Ｘｗ１を１μｍ〜３μｍ程度にすることにより、２００Ｖ〜４００Ｖ程度の耐圧を確保することができる。
【００８６】
第５工程（図９）：第２逆導電型半導体層表面に所望の素子領域を形成する工程。
【００８７】
分離領域を形成するため、全面に新たな酸化膜１１を設け、所望の位置を開口する。ＰＢＦ（Poly  Boron  Film）をデポジションし、ｐ型不純物を拡散（１２３０℃、８時間）し、分離領域１３ｂを形成する。分離領域１３ｂは、その下方の分離領域１３ａに達し、素子領域の形成領域の周囲に、分離領域１３が形成される（図９（Ａ））。
【００８８】
分離領域１３で周囲と分離された第２ｎ−型半導体層５表面に、所望の素子領域を形成する。すなわち、第２ｎ−型半導体層５表面に、ｐ型不純物を拡散してｐ−型ベース領域２１を形成し、ｐ−型ベース領域２１表面に高濃度のｎ型不純物を拡散してｎ＋型エミッタ領域２２を形成する。またｐ−型ベース領域２１と離間した第２ｎ−型半導体層５表面に高濃度のｎ型不純物を拡散してコレクタコンタクト領域２３を形成する（図９（Ｂ））。
【００８９】
その後、ベース領域２１、エミッタ領域２２、コレクタ領域２３にそれぞれコンタクトするベース電極２５、エミッタ電極２６、コレクタ電極２７を形成し、図１に示す最終構造を得る。
【００９０】
図１０から図１３を参照して、本発明の半導体装置の第２の実施形態の製造方法について説明する。尚、第１の実施形態と重複する部分は詳細な説明を省略する。
【００９１】
第１工程（図１０）：一導電型半導体基板を準備し、表面に選択的に低濃度の第１の逆導電型不純物を注入及び拡散する工程。
【００９２】
ｐ−型シリコン半導体基板１を準備し、表面に所望の領域が開口した酸化膜１１を設け、選択的に低濃度のｎ型不純物（例えばリン（Ｐ））をイオン注入（ドーズ量：５Ｅ１２ｃｍ−２程度、注入エネルギー１６０ＫｅＶ）する（図１０（Ａ）)。ｐ−型シリコン半導体基板１は第１の実施形態と同様である。
【００９３】
その後熱処理（１２５０℃、１４時間）を行い、ｎ型不純物を拡散する。これにより、ｐ−型シリコン半導体基板１表面にｎ−型不純物領域２’が形成される（図１０（Ｂ））。
【００９４】
酸化膜１１を除去して新たな酸化膜１１を形成し、分離領域の形成領域を開口する。開口部からｐ型不純物(ボロン（Ｂ）)を注入（ドーズ量：２Ｅ１４ｃｍ−２、注入エネルギー：１４０ＫｅＶ）し、分離領域１３ａ’を形成する（図１０（Ｃ））。
【００９５】
第２工程（図１１）：一導電型半導体基板上に低濃度の第１逆導電型半導体層を積層し両半導体層に渡る低濃度逆導電型不純物領域を形成する工程。
【００９６】
酸化膜１１を除去し、ｐ型シリコン半導体基板１上に第１ｎ−型半導体層３を例えばエピタキシャル成長などにより積層する。第１ｎ−型半導体層３は、第１の実施形態と同様である。
【００９７】
これにより、ｎ−型半導体領域２’は、更に第１ｎ−型半導体層３側にも拡散し、ｐ型シリコン半導体基板１および第１ｎ型半導体層３に渡るｎ−型半導体領域２が形成される。
【００９８】
同時に、ｐ型不純物も更に拡散し、分離領域１３ａが形成される。
【００９９】
第３工程（図１２）：第１逆導電型半導体層表面に選択的に高濃度の第２の逆導電型不純物を注入及び拡散する工程。
【０１００】
新たな酸化膜１１を設け、レジストによるマスク（不図示）を設けてｎ＋型不純物領域の形成領域を開口する。第１ｎ−型半導体層３表面にｎ型不純物を導入する。具体的にはアンチモン（Ｓｂ）を含有した液体４ａを塗布する（図１２（Ａ））。
【０１０１】
その後、１２５０℃（５０分）程度で熱処理を行いデポジションする。これにより、第１ｎ−型半導体層３表面に、ｎ＋型不純物領域４’が形成される（図１２（Ｂ））。
【０１０２】
第４工程（図１３）：第１逆導電型半導体層上に低濃度の第２逆導電型半導体層を積層して両半導体層に渡る高濃度逆導電型不純物領域を形成する工程。
【０１０３】
酸化膜１１を除去し、第１ｎ−型半導体層３上に第２ｎ−型半導体層５を例えばエピタキシャル成長などにより積層する。第２ｎ−型半導体層５は、第１の実施形態と同様である。
【０１０４】
これにより、ｎ＋型不純物領域４’は、第２ｎ−型半導体層５側にも拡散し、第１ｎ−型半導体層３および第２ｎ−型半導体層５に渡る埋め込みｎ＋型不純物領域４が形成される。
【０１０５】
埋め込みｎ＋型不純物領域４は、第１の実施形態と同様に、第１ｎ−型半導体層３と第２ｎ−型半導体層５の界面Ｂ２付近の領域において、最高不純物濃度（１Ｅ１８〜１Ｅ１９ｃｍ−３）を有する。
【０１０６】
埋め込みｎ＋型不純物領域４の周囲及び下方には、第１ｎ−型半導体層３および埋め込みｎ−型不純物領域２が配置される。これにより、ｐ−型シリコン半導体基板１は、低濃度の第１ｎ−型半導体層３または埋め込みｎ−型不純物領域２とｐｎ接合を形成し、逆方向電圧印加時における所望の耐圧を確保できる。第１ｎ−型半導体層３の厚みを厚くすると、埋め込みｎ＋型不純物領域４下方の第１ｎ−型半導体層３による低濃度不純物領域の幅Ｘｗ２１を大きくできる。つまり耐圧を高めるには第１ｎ−型半導体層３の厚みを厚くすればよい。
【０１０７】
ただし、エピタキシャル成長層の場合はコストも高くなるので、その厚みの増加にも限界がある。そこで、埋め込みｎ−型不純物領域２を設けて耐圧の不足分を補う。第１ｎ−型半導体層２によりある程度の耐圧は確保できるので、埋め込みｎ−型不純物領域２による低濃度不純物領域の幅Ｘｗ２２が従来より小さくても、トータルの低濃度不純物領域の幅Ｘｗ２を広げることができ、耐圧としては従来構造より高くすることができる。
【０１０８】
また、この場合不純物の熱処理及び拡散による埋め込みｎ−型不純物領域２を追加することになるが、従来より拡散時間を短縮し且つ熱処理温度を低温にできる。具体的には、１２５０℃で１４時間程度の熱処理により埋め込みｎ−型不純物領域２を形成すると、低濃度不純物領域の幅Ｘｗ２２は１０μｍ程度で、４００Ｖ程度の耐圧を確保できる。尚、第１ｎ−型半導体層３の幅Ｘｗ２１は１μｍ〜３μｍ程度、トータルの低濃度不純物領域の幅Ｘｗ２は１１μｍ〜１３μｍ程度である。
【０１０９】
また、高温長時間の熱処理工程が不要になるので、ウエハボートやプロセスチューブが石英製であっても、これらの劣化を緩和できる。
【０１１０】
第５工程：第２逆導電型半導体層表面に所望の素子領域を形成する工程。
【０１１１】
本工程は、第１の実施形態と同様であるので、図示および詳細な説明は省略するが、ｐ型不純物の拡散により分離領域１３ｂを形成して第２ｎ−半導体層５表面からｐ−型シリコン半導体基板１に達する分離領域１３を形成し、分離領域１３で囲まれた第２ｎ−型半導体層５表面に素子領域Ｅを形成する（図３参照）。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１の実施形態の半導体装置を説明するための断面図である。
【図２】本発明の第１の実施形態の半導体装置の不純物濃度プロファイルである。
【図３】本発明の第２の実施形態の半導体装置を説明するための断面図である。
【図４】本発明の第２の実施形態の半導体装置の不純物濃度プロファイルである。
【図５】本発明の第３の実施形態の半導体装置を説明するための（Ａ）断面図、（Ｂ）等価回路図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。
【図７】本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。
【図８】本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。
【図９】本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の第２の実施形態の半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の第２の実施形態の半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の第２の実施形態の半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の第２の実施形態の半導体装置の製造方法を説明するための断面図である。
【図１４】従来の半導体装置を説明するための断面図である。
【図１５】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【０１１３】
１    ｐ−型シリコン半導体基板
２    埋め込みｎ−型不純物領域
３    第１ｎ−型半導体層
４    埋め込みｎ＋型不純物領域
５    第２ｎ−型半導体層
１１  絶縁膜（酸化膜）
１３ａ、１３ｂ、１３    分離領域
２１    ｐ−型ベース領域
２２    ｎ＋型エミッタ領域
２３    ｎ＋型コレクタコンタクト領域
２４、４８    ＧＮＤ電極
２５    ベース電極
２６    エミッタ電極
２７    コレクタ電極
３１    ｐウェル領域
３２    ドレイン低濃度領域
３４、３７    ソース領域
３３、３８    ドレイン領域
３５    ｐ＋型バックゲート領域
３６、４１    ゲート電極
３９    ｎ＋型バックゲート領域
４３、４４    ソース電極
４２、４５    ドレイン電極
４６    ｎ＋型不純物領域
４７    Ｖｃｃ電極
１０１    ｐ−型シリコン半導体基板
１０２    ｎ−型半導体層
１０３    分離領域
１０５    ｐ−型ベース領域
１０６    ｎ＋型エミッタ領域
１０７    ｎ＋型コレクタコンタクト領域
１１０    ｎ−型不純物領域
１１２    ｎ＋型不純物領域
１１５    エミッタ電極
１１６    ベース電極
１１７    コレクタ電極
Ｘｗ１、Ｘｗ２、Ｘｗ２１、Ｘｗ２２、Ｘｗ’  低濃度不純物領域の幅
Ｘｊ    最大不純物濃度深さ
Ｂ１、Ｂ２    界面
【図１】
2009302325.tif 000003
【図２】
2009302325.tif 000004
【図３】
2009302325.tif 000005
【図４】
2009302325.tif 000006
【図５】
2009302325.tif 000007
【図６】
2009302325.tif 000008
【図７】
2009302325.tif 000009
【図８】
2009302325.tif 000010
【図９】
2009302325.tif 000011
【図１０】
2009302325.tif 000012
【図１１】
2009302325.tif 000013
【図１２】
2009302325.tif 000014
【図１３】
2009302325.tif 000015
【図１４】
2009302325.tif 000016
【図１５】
2009302325.tif 000017