(57)【要約】      （修正有）【課題】プログラム検証動作において検証電圧の降下を防止し、アンダープログラム問題を解決する不揮発性メモリ装置のプログラム方法を提供する。【解決手段】不揮発性メモリ装置のプログラム方法は、選択されたメモリセルブロックに対してプログラム動作を行う段階５１０と、非選択のメモリセルブロックに含まれたメモリセルストリングのチャネルに充電された電荷を放電させる段階５２０と、前記選択されたメモリセルブロックに対して検証動作を行う段階５３０を含むことを特徴とする。また、当不揮発性メモリ装置のプログラム方法は、選択されたメモリセルブロックに対してプログラム動作を行う段階と、非選択のメモリセルブロックをグローバルワードラインと接続させる段階と、共通ソースラインと可変電圧入力端を接地させる段階と、前記非選択のメモリセルブロックに含まれたメモリセルストリングのチャネルに充電された電荷を放電させる段階を含む。【選択図】図５
2009283118.tif 000002
【特許請求の範囲】
【請求項１】
選択されたメモリセルブロックに対してプログラム動作を行う段階と、
非選択のメモリセルブロックに含まれたメモリセルストリングのチャネルに充電された電荷を放電させる段階と、
前記選択されたメモリセルブロックに対して検証動作を行う段階を含むことを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項２】
前記プログラム動作を行う段階は
共通ソースラインと可変電圧入力端に電源電圧を印加させる段階と、
グローバルワードラインを介して伝達されるプログラム電圧及びパス電圧を選択されたメモリセルブロックに伝達させる段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項３】
前記メモリセルストリングのチャネルに充電された電荷を放電させる段階は、
前記非選択のメモリセルブロックと接続されたローカル高電圧スイッチング部をターンオンさせる段階と、
共通ソースラインと可変電圧入力端を接地させる段階と、
グローバルワードラインを介して伝達されるパス電圧を前記非選択のメモリセルブロックに含まれたドレイン選択トランジスタ及びソース選択トランジスタのゲートに印加させる段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項４】
前記メモリセルストリングのチャネルに充電された電荷を放電させる段階は、
前記非選択のメモリセルブロックをグローバルワードラインと接続させる段階と、
共通ソースラインと可変電圧入力端を接地させる段階と、
前記グローバルワードラインを介して高電圧を前記非選択のメモリセルブロックに含まれたドレイン選択トランジスタ及びソース選択トランジスタのゲートに印加させる段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項５】
前記検証動作を行う段階は、前記非選択のメモリセルブロックとグローバルワードラインとの接続を遮断させる段階と、
前記選択されたメモリセルブロックに検証電圧を印加する段階を含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項６】
選択されたメモリセルブロックに対してプログラム動作を行う段階と、
非選択のメモリセルブロックをグローバルワードラインと接続させる段階と、
共通ソースラインと可変電圧入力端を接地させる段階と、
前記非選択のメモリセルブロックに含まれたメモリセルストリングのチャネルに充電された電荷を放電させる段階を含むことを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項７】
前記選択されたメモリセルブロックに対して検証動作を行う段階を含むことを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項８】
前記メモリセルストリングのチャネルに充電された電荷を放電させる段階は、前記グローバルワードラインを介して高電圧を前記非選択のメモリセルブロックに含まれたドレイン選択トランジスタ及びソース選択トランジスタのゲートに印加させる段階を含むことを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項９】
前記メモリセルストリングのチャネルに充電された電荷を放電させる段階は、前記非選択のメモリセルブロックに含まれたドレイン選択トランジスタ及びソース選択トランジスタをターンオンさせる段階を含むことを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置のプログラム方法に関するものである。
【背景技術】
【０００２】
最近電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータを再作成しなければならないリフレッシュ(refresh)機能が不要な不揮発性メモリ素子に対する需要が増加している。
【０００３】
前記不揮発性メモリセルは、電気的なプログラム／消去動作が可能な素子であり、薄い酸化膜に印加される強い電場により電子が移動しながらセルのしきい値電圧を変化させてプログラム及び消去動作を行う。
【０００４】
前記不揮発性メモリ装置は、通常、データが格納されるセルがマトリックス状に構成されたメモリセルアレイ、前記メモリセルアレイの特定セルに対してメモリを書き込むか、または特定セルに格納されたメモリを読み出す頁バッファを含む。前記頁バッファは、特定メモリセルと接続されたビットライン対、メモリセルアレイに記録するデータを臨時格納するか、またはメモリセルアレイから特定セルのデータを読み出して臨時格納するレジスタ、特定ビットラインまたは特定レジスタの電圧レベルを感知する感知ノード、前記特定ビットラインと感知ノードの接続如何を制御するビットライン選択部を含む。
【０００５】
このような不揮発性メモリ装置のプログラム検証動作において、プログラム動作が行われないメモリセルブロックにより漏洩電流が発生する問題がある。これにより検証動作が行われるメモリセルブロックに印加される検証電圧のレベルが減少してプログラム対象セルのしきい値電圧が低くなるアンダープログラム現象が発生するようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述した問題により本発明が解決しようとする課題は、プログラム検証動作で検証電圧の降下を防止してアンダープログラム問題を解決する不揮発性メモリ装置のプログラム方法を提供するものである。
【課題を解決するための手段】
【０００７】
前述した課題を解決するための本発明の不揮発性メモリ装置のプログラム方法は選択されたメモリセルブロックに対してプログラム動作を行う段階と、非選択のメモリセルブロックに含まれたメモリセルストリングのチャネルに充電された電荷を放電させる段階と、前記選択されたメモリセルブロックに対して検証動作を行う段階を含むことを特徴とする。
【０００８】
また、本発明の不揮発性メモリ装置のプログラム方法は、選択されたメモリセルブロックに対してプログラム動作を行う段階と、非選択のメモリセルブロックをグローバルワードラインと接続させる段階と、共通ソースラインと可変電圧入力端を接地させる段階と、前記非選択のメモリセルブロックに含まれたメモリセルストリングのチャネルに充電された電荷を放電させる段階を含むことを特徴とする。
【発明の効果】
【０００９】
前述した本発明の構成により非選択のメモリセルブロックにより、選択されたメモリセルブロックに印加される検証電圧が降下される現象を防止することができる。これにより、プログラム対象セルのしきい値電圧が低くなるアンダープログラム現象を防止する効果がある。
【図面の簡単な説明】
【００１０】
【図１】通常の不揮発性メモリ装置のメモリセルブロックの構成を示した図面である。
【図２】通常の不揮発性メモリ装置でプログラム及び検証動作を行う場合、非選択のメモリセルブロックで漏洩電流が発生する現象を説明するための図面である。
【図３】通常の不揮発性メモリ装置のプログラム検証動作で非選択のメモリセルブロックに印加される電圧を示した波形図である。
【図４】本発明の一実施例による不揮発性メモリ装置のプログラム検証動作で非選択のメモリセルブロックに印加される電圧を示した波形図である。
【図５】本発明の一実施例による不揮発性メモリ装置のプログラム方法を示した順序図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照し、本発明の望ましい実施例を詳察する。本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されるものであり、単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図面において同一符号は同一の要素を指す。
【００１２】
図１は、通常の不揮発性メモリ装置のメモリセルブロックの構成を示した図面である。
【００１３】
前記不揮発性メモリ装置(100)は、複数のメモリセルブロック(140, 142, 144, 146)、プログラム電圧、パス電圧、読み出し／検証電圧、消去電圧等の高電圧を発生して伝達する高電圧発生部(110)、前記高電圧発生部(110)に出力される各種高電圧をグローバルワードライン(GWL)に伝達するグローバル高電圧スイッチング部(120)、前記グローバルワードライン(GWL)を通じて伝達される各種高電圧をローカルワードライン(LWL)を通じて選択的に各メモリセルブロックに伝達するローカル高電圧スイッチング部(130, 132, 134, 136)を含む。
【００１４】
前記高電圧発生部(110)は、高電圧を発生させるポンプ回路(図示せず)、前記ポンプ回路から出力される高電圧を特定レベルに安定させるレギュレータ回路(図示せず)を含む。従って、プログラム動作、消去動作、読み出し／検証動作などに用いられる各種高電圧を発生させることがある。
【００１５】
前記グローバル高電圧スイッチング部(120)は、前記高電圧発生部(110)とグローバルワードライン(GWL)間に接続され、制御信号(SEL)によりターンオンされるスイッチング素子(N120)を含む。従って、前記制御信号(SEL)の印加により前記高電圧がグローバルワードライン(GWL)に印加される。
【００１６】
前記ローカル高電圧スイッチング部(130, 132, 134, 136)は、前記グローバルワードライン(GWL)を通じて伝達される各種高電圧をローカルワードライン(LWL)を通じて選択的に各メモリセルブロックに伝達する第１〜第ｎのローカル高電圧スイッチング素子(N130, N132, N134, N136)を含む。前記各ローカル高電圧スイッチング素子は、グローバルワードラインと各メモリセルブロック間に接続され、ブロックスイッチ(図示せず)から伝達されるブロック選択信号(BLKWL)によりターンオンされる。
【００１７】
このような構成において、特定メモリセルブロック(140)に対してプログラム動作を行う場合、該当メモリセルブロックと接続されたローカル高電圧スイッチング素子(N130)がターンオンされ、グローバルワードラインに印加されるプログラム電圧、パス電圧などを該当メモリセルブロックに伝達する。選択されていないメモリセルブロックと接続されたローカル高電圧スイッチング素子(N132, N134, N136)はターンオフされてグローバルワードラインに印加される高電圧を遮断させる。即ち、非選択のメモリセルブロックのローカルワードライン(LWL)はフローティング状態となる。この時、非選択のメモリセルブロックから漏洩電流が発生し、選択されたメモリセルブロックに印加される高電圧のレベルが低くなる問題が発生している。
【００１８】
図２は、通常の不揮発性メモリ装置でプログラム及び検証動作を行う場合、非選択のメモリセルブロックから漏洩電流が発生する現象を説明するための図面である。
【００１９】
(a)は、選択されたメモリセルブロックにおいてプログラム動作が行われる場合、非選択のメモリセルブロックの状態を説明するための、メモリセルストリングの断面図である。一つのメモリセルブロックには多数のメモリセルストリングが含まれている。各メモリセル(MC0, MC1,・・・, MCn)は、コントロールゲートとフローティングゲートを含み、複数のメモリセルが直列接続されている。一方、前記メモリセル(MCn)とビットライン(BL)を選択的に接続させるドレイン選択トランジスタ(DST)、前記メモリセル(MC0)と共通ソースライン(CSL)を共通に接続させるソース選択トランジスタ(SST)が含まれる。
【００２０】
プログラムの動作時には、前記グローバルワードライン(GWL)を通じてプログラム電圧(Vpgm)とパス電圧(Vpass)が印加され、これは選択されたメモリセルブロックのローカルワードライン(LWL)に伝達される。そして共通ソースライン(CSL)はハイレベルに維持される。ビットライン(BL)の場合、プログラム対象セルは、ロウレベルに維持されなければならず、消去対象セルはハイレベルに維持されなければならない。このために頁バッファの可変電圧入力端(VIRPWR)をハイレベルに維持させた状態で、プログラム対象セルと接続されるビットラインは、ロウレベルにディスチャージさせる構成を用いるようになる。この時、前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)は、他のメモリセルブロックと共通に接続されるため、該当ブロックの選択如何と無関係に同一の電圧を有するようになる。即ち、前記ドレイン選択トランジスタ(DST)、ソース選択トランジスタ(SST)、メモリセル(MC)のゲートに印加される電圧はローカルワードライン(LWL)を通じて印加されるため、選択されたメモリセルにのみ印加されるが、前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)は全体メモリセルブロックが共通に接続されるため、該当ブロックの選択如何と無関係に同一の電圧を有するようになる。
【００２１】
この時、非選択のメモリセルブロックのメモリセルストリングでも選択されたメモリセルブロックのプログラム動作の影響を一部受けるようになる。即ち、非選択のメモリセルに対しても共通ソースライン(CSL)と可変電圧入力端(VIRPWR)を通じてハイレベル電圧(VCC)が印加され、各選択トランジスタとメモリセルのゲートはフローティングされている状態である。従って、ビットライン(BL)とドレイン選択トランジスタ(DST)間のジャンクションカップリングキャパシタンス(junction coupling capacitance)により、ドレイン選択トランジスタ(DST)のゲート電圧が共に上昇するようになる。上昇したゲート電圧によりビットライン(BL)の電荷がメモリセルストリングのチャネルに流入する。同様に、共通ソースライン(CSL)とソース選択トランジスタ(SST)間のジャンクションカップリングキャパシタンスによりソース選択トランジスタ(SST)のゲート電圧が共に上昇するようになる。上昇したゲート電圧により共通ソースライン(CSL)の電荷がメモリセルストリングのチャネルに流入する。プログラム動作時には、各選択トランジスタのバウンシング(bouncing)によりチャネルに電荷が流入して一定電位を維持するようになる。
【００２２】
(b)は、選択されたメモリセルブロックで検証動作が行われる場合、非選択のメモリセルブロックの状態を説明するための、メモリセルストリングの断面図である。
【００２３】
検証動作時には前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)に印加される電圧がいずれもロウレベルに遷移される。検証動作では、セルのプログラム如何を確認するために、ハイレベルにプリチャージさせたビットラインと検証対象セルを含むメモリセルストリングを接続させ、ビットラインの電圧レベルが変化するかを判断して確認する。この時、共通ソースラインは接地させ、頁バッファの感知ノードをプリチャージさせることによりビットラインをプリチャージさせる。即ち、可変電圧入力端(VIRPWR)を通じずにビットラインをプリチャージさせるようになる。検証対象セルがプログラムされた場合には該当セルがターンオフされ、セルストリングを経由する電流経路が形成されないため、ビットラインがプリチャージされた電圧レベルをそのまま維持するようになる。しかし、検証対象セルがプログラムされない場合には該当セルがターンオンされ、電流経路が形成され、ビットラインは接地でディスチャージされる。このような構成のために、前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)に印加される電圧がいずれもロウレベルになるようにする。これは、当業者の立場で通常の技術内容に該当するところ、詳細な内容説明は省略する。
【００２４】
一方、このような検証動作では、前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)がロウレベルを維持するため、前記チャネルに電荷がこれ以上流入せず、チャネルに充電された電荷が漏洩電流を通じて放電され始める。選択されたメモリセルブロックの検証動作間、非選択のメモリセルブロックでこのような漏洩電流が発生するため、選択されたメモリセルブロックに印加される検証電圧のレベルも低くなる問題がある。各ワードラインに印加される検証電圧が低くなるため、全体プログラム対象セルのしきい値電圧が目標電圧より低くなるアンダープログラム(under program)現象が発生する。
【００２５】
図３は、通常の不揮発性メモリ装置のプログラム検証動作で非選択のメモリセルブロックに印加される電圧を示した波形図である。
【００２６】
まず、前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)をハイレベルに維持させる。また、グローバルドレイン選択ライン(GDSL)とグローバルワードライン(GWL)にハイレベル電圧を印加してプログラム動作を行う(T1)。先で説明した内容によりプログラム動作時には非選択のメモリセルブロックに含まれたセルストリングのチャネルに電荷が充電されて0V以上の一定電位を有するようになる。
【００２７】
次に、グローバルワードライン(GWL)から伝達される検証電圧(PV1)により検証動作を行う(T2)。この時、先の図２の(b)に対する説明により非選択のメモリセルブロックのチャネルに充電された電荷が徐々に放電されながら、グローバルワードライン(GWL)の検証電圧(PV1)が多少低くなる。マルチレベルセルプログラム動作により一回のプログラム動作後に複数の検証動作を行う場合にも前記と同様に検証電圧(PV2)が低くなる。グローバルワードライン(GWL)の電圧は、ローカルワードライン(LWL)にそのまま伝達されて各メモリセルのゲートに印加されるところ、検証電圧が低くなるため、全体プログラム対象セルのしきい値電圧が目標電圧より低くなるアンダープログラム現象が発生する。
【００２８】
図４は本発明の一実施例による不揮発性メモリ装置のプログラム検証動作で非選択のメモリセルブロックに印加される電圧を示した波形図であり、図５は本発明の一実施例による不揮発性メモリ装置のプログラム方法を示した順序図である。
【００２９】
まず、選択されたメモリセルブロックに対してプログラム動作を行う(段階510)。
【００３０】
このために、前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)をハイレベルに維持させる。また、グローバルドレイン選択ライン(GDSL)とグローバルワードライン(GWL)にハイレベル電圧を印加してプログラム動作を行う(T1)。先で説明した内容によりプログラム動作時には非選択のメモリセルブロックに含まれたセルストリングのチャネルに電荷が充電されて0V以上の一定電位を有するようになる。これは、先で説明した図３の内容の通りである。
【００３１】
次に、前記非選択のメモリセルブロックに含まれたセルストリングのチャネルに充電された電荷を放電させる(段階520)。
【００３２】
このために、前記共通ソースライン(CSL)と可変電圧入力端(VIRPWR)がロウレベルに遷移された後に、非選択のメモリセルブロックのドレイン選択トランジスタ(DST)とソース選択トランジスタ(SST)を一定期間ターンオンさせる(T2)。即ち、ブロックスイッチ(図示せず)を通じて非選択のメモリセルブロックのローカル高電圧スイッチング部(130, 132, 134, 136)をターンオンさせる。これと同時に高電圧発生部のパス電圧(Vpass)をグローバルワードライン(GWL, GSSL, GDSL)を通じて各ドレイン選択トランジスタ(DST)及びソース選択トランジスタ(SST)に印加させる。このような動作によれば、図２の(a)のようにセルストリングのチャネルに充電された電荷が接地状態である共通ソースライン(CSL)と可変電圧入力端(VIRPWR)を通じて一時に放電される。
【００３３】
次に、選択されたメモリセルブロックに対して検証動作を行う(段階530)。
【００３４】
このために、グローバルワードライン(GWL)から伝達される検証電圧(PV1)により検証動作を行う(T3, T4)。検証動作の遂行に先立ち、非選択のメモリセルブロックに含まれたセルストリングのチャネルに充電された電荷を一時に放電させるようになるため、検証動作で発生する漏洩電流が最大化され得る。これは、まさにグローバルワードライン(GWL)を通じて伝達される検証電圧のレベルが低くならず、目標とするまま維持できることを意味する。このような構成によりアンダープログラム現象を防止することができる。
【図１】
2009283118.tif 000003
【図２】
2009283118.tif 000004
【図３】
2009283118.tif 000005
【図４】
2009283118.tif 000006
【図５】
2009283118.tif 000007