(57)【要約】【課題】同一基板上に形成される種類の異なるトランジスタ間において、段差を残さずに共通の層間絶縁膜の研磨処理が可能な半導体装置の製造方法を提供する。【解決手段】同一半導体基板上に複数の異なる種類のトランジスタを形成し（ステップＳ１）、これらのトランジスタの上部に層間絶縁膜を形成し（ステップＳ２）、層間絶縁膜の表面の半導体基板からの高さが異なる領域を露出させたフォトレジストパターンを層間絶縁膜上に形成して、露出した領域をエッチングし（ステップＳ３）、化学的機械研磨により層間絶縁膜を平坦化する（ステップＳ４）。【選択図】図１
2009129990.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板上に複数の異なる種類のトランジスタを形成する工程と、
前記トランジスタの上部に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面の前記半導体基板からの高さが異なる領域を露出させたフォトレジストパターンを前記層間絶縁膜上に形成する工程と、
露出した前記領域をエッチングする工程と、
化学的機械研磨により前記層間絶縁膜を平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記フォトレジストパターンは、前記層間絶縁膜の下方であって、前記領域に対応するパターンの形成において用いたマスクを用いて形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数の異なる種類のトランジスタは、ゲート上に互いに膜厚の異なる応力膜を形成した複数のＭＯＳＦＥＴを含み、前記応力膜を形成する際に用いたマスクを用いて、前記応力膜の膜厚差に起因して前記層間絶縁膜に生じる高さの異なる前記領域のうち、高いほうの前記領域を露出させた前記フォトレジストパターンを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記複数の異なる種類のトランジスタは、ソース領域及びドレイン領域に形成された溝上に形成したシリコンゲルマニウム混晶層を有するＭＯＳＦＥＴを含み、前記溝を形成する際に用いたマスクを用いて、前記ソース領域及び前記ドレイン領域と、前記シリコンゲルマニウム混晶層を有さない他のＭＯＳＦＥＴの他のソース領域及び他のドレイン領域との高低差に起因して前記層間絶縁膜に生じる高さの異なる前記領域のうち、高いほうの前記領域を露出させた前記フォトレジストパターンを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記複数の異なる種類のトランジスタは、イオン注入工程において注入するイオンの原子量または注入量が異なる複数のＭＯＳＦＥＴを含み、素子分離領域で分離された前記ＭＯＳＦＥＴの形成領域にイオン注入を行う際に使用したマスクを用いて、前記素子分離領域に充填された絶縁膜の膜厚の違いに起因して前記層間絶縁膜に生じる高さの異なる前記領域のうち、高いほうの前記領域を露出させた前記フォトレジストパターンを形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、半導体基板上に形成される複数のトランジスタのゲート上に形成された、層間絶縁膜を研磨する工程を有した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の製造においては、フォトリソグラフィー工程における露光マージンを確保するために、化学的機械研磨（Chemical Mechanical Polishing：以下ＣＭＰと記す）を行って半導体装置の平坦化を行うことが必須になってきている。
【０００３】
半導体装置の製造においてＣＭＰは、大きく分けて絶縁膜の研磨と配線金属膜の研磨に用いられる。特に、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート上部に成膜した層間絶縁膜を平坦化することは、多層配線構造を実現するためには不可欠である。
【０００４】
ところで、層間絶縁膜の研磨の際に、回路パターン密度の高い領域と低い領域があると、研磨後に段差が残存する、いわゆるグローバル段差が発生する問題があった。これを解消するために、回路パターン密度の高い領域上の層間絶縁膜を予めエッチングにより除去したり、回路パターン密度の低い領域にダミーパターンを配置することが行われている。
【０００５】
一方、近年、半導体装置におけるトランジスタの高速化のために、Ｓｉ（シリコン）結晶を歪ませてキャリアの移動度を上げる技術が知られている。
その一つとして、ゲート上に応力膜（ストレスライナー膜と呼ばれることもある）を形成してチャネル領域のシリコン結晶を歪ませる技術がある（たとえば、特許文献１参照）。この手法では、ｎチャネル型ＭＯＳＦＥＴ（以下ｎＭＯＳと略す）のゲート上には引っ張り応力膜を形成してチャネル領域に引っ張り応力を与え、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）のゲート上には圧縮応力膜を形成してチャネル領域に圧縮応力を与えている。
【０００６】
また、シリコン結晶を歪ませてキャリアの移動度を上げる他の手法として、ｐＭＯＳのソース領域及びドレイン領域をエッチングした後、ＳｉＧｅ（シリコンゲルマニウム）混晶層を成長させることで、チャネル領域に圧縮応力を加える技術が知られている（たとえば、特許文献２参照）。
【特許文献１】特開２００５−５７３０１号公報
【特許文献２】特開２００６−１８６２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、応力膜を使用する技術において、引っ張り応力膜及び圧縮応力膜の膜厚は、ＭＯＳＦＥＴの性能要求でそれぞれ異なるため、異なる場合がある。その場合、ｎＭＯＳ形成領域とｐＭＯＳ形成領域の間で、応力膜上部に形成する層間絶縁膜において、基板からの高さが異なる領域が生じ、段差となる。このような段差は、ＣＭＰによる研磨後も除去しきれないという問題があった。
【０００８】
また、ｐＭＯＳのソース領域及びドレイン領域にシリコンゲルマニウム混晶を使用する技術では、ソース領域及びドレイン領域に形成する溝の掘り込み量、シリコンゲルマニウム混晶層の成長量によっては、ｎＭＯＳ形成領域のソース領域及びドレイン領域と、ｐＭＯＳ形成領域のソース領域及びドレイン領域との間に段差が生じる場合がある。その場合にも、ｎＭＯＳ形成領域とｐＭＯＳ形成領域の間で、ソース領域及びドレイン領域の上部の層間絶縁膜において、基板からの高さに差が生じる。このような段差も、ＣＭＰによる研磨後に除去しきれないという問題があった。
【０００９】
また、以下のような場合にも、ＣＭＰで研磨しきれない段差が生じる可能性がある。
半導体装置の製造工程においては、ウェル注入やチャネル注入時の半導体基板へのダメージを防止するための犠牲酸化膜や、イオン注入工程において使用されるフォトレジスト層を除去する際、薬液による表面処理が行われる。このとき、素子分離領域に埋め込まれた絶縁膜も同時にエッチングされるが、エッチングレートは注入されるイオンの原子量や注入量により異なる。そのため、複数の種類のトランジスタを混載する場合、トランジスタ形成領域ごとに、素子分離領域の絶縁膜のエッチングレートにばらつきが生じ、素子分離領域の絶縁膜の膜厚は、トランジスタ形成領域ごとに異なる。そのため、その上部に形成する層間絶縁膜において、基板からの高さに差が生じる。
【００１０】
以上のように、同一基板上に形成される種類の異なるトランジスタ間で、基板からの高さが異なる領域が存在すると、その上部に共通に形成される層間絶縁膜にＣＭＰで除去しきれない段差が残り、その後の配線工程などに影響を与える問題があった。
【００１１】
上記の点を鑑みて、本発明者は、同一基板上に形成される種類の異なるトランジスタ間において、段差を残さずに共通の層間絶縁膜の研磨処理が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、以下のような工程を有する半導体装置の製造方法が提供される。この半導体装置の製造方法は、同一半導体基板上に複数の異なる種類のトランジスタを形成する工程と、前記トランジスタの上部に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面の前記半導体基板からの高さが異なる領域を露出させたフォトレジストパターンを前記層間絶縁膜上に形成する工程と、露出した前記領域をエッチングする工程と、化学的機械研磨により前記層間絶縁膜を平坦化する工程と、を有する。
【発明の効果】
【００１３】
層間絶縁膜に生じる、複数の異なる種類のトランジスタに起因した高低差を、ＣＭＰにより除去できるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体装置の製造方法の概略の流れを説明するフローチャートである。
【００１５】
まず、同一半導体基板上に複数の異なる種類のトランジスタを形成する（ステップＳ１）。異なる種類のトランジスタとは、ｎＭＯＳとｐＭＯＳや、同じｎＭＯＳやｐＭＯＳでもイオン注入工程などで注入するイオンや注入量が異なるものも含む。また、トランジスタの高速化のために、ゲート上に引っ張り応力膜や圧縮応力膜を形成したＭＯＳＦＥＴや、ソース領域及びドレイン領域にシリコンゲルマニウム混晶を成長させたＭＯＳＦＥＴなどでもよい。
【００１６】
上記のようなトランジスタを形成した後、トランジスタ上部に層間絶縁膜を形成する（ステップＳ２）。このとき、種類の異なるトランジスタ間で、層間絶縁膜の表面の基板からの高さが異なり、高低差ができる場合がある。
【００１７】
図２は、層間絶縁膜に高低差を生じさせる種類の異なるトランジスタの一例を示す断面図である。
ｐＭＯＳ形成領域１０ａとｎＭＯＳ形成領域１０ｂにおいて、シリコン基板１１上にそれぞれゲート酸化膜１２ａ，１２ｂ、ゲート電極１３ａ，１３ｂからなるゲートと、側壁酸化膜１４ａ，１４ｂが形成されている。そして、ゲート上に、ｐＭＯＳ形成領域１０ａでは、圧縮応力膜１５ａを形成し、ｎＭＯＳ形成領域１０ｂでは、引っ張り応力膜１５ｂを形成している。ところが、圧縮応力膜１５ａ及び引っ張り応力膜１５ｂの膜厚は、ＭＯＳＦＥＴの性能要求でそれぞれ異なるため、図のように、異なる場合がある。その場合、応力膜上に形成する層間絶縁膜１６の表面のシリコン基板１１からの高さが、ｐＭＯＳ形成領域１０ａとｎＭＯＳ形成領域１０ｂとで差が生じる。
【００１８】
図３は、層間絶縁膜上の段差を残したままＣＭＰを行った場合の半導体装置の断面図である。
図２のような段差を残したままＣＭＰを行うと、その段差は除去しきれずに、図３のように、残ってしまう可能性がある。
【００１９】
そのため、本実施の形態の半導体装置の製造方法では、トランジスタ間で、その上部に位置する層間絶縁膜の表面の基板からの高さが異なる領域のうち、高いほうをエッチングして高低差を低減する（ステップＳ３）。このとき、上記の高さが異なる領域に対応する、層間絶縁膜の下方のパターンの形成において用いたマスクを再利用して、層間絶縁膜上に高いほうの領域を露出させたレジストパターンを形成し、露出した層間絶縁膜の領域をエッチングする（詳細は後述する）。
【００２０】
図４は、高低差低減処理工程における半導体装置の一例の断面図である。
図２のような半導体装置の場合、シリコン基板１１からの高さが異なる層は、ｐＭＯＳ及びｎＭＯＳの応力膜である。すなわち、ｐＭＯＳの圧縮応力膜１５ａと、ｎＭＯＳの引っ張り応力膜１５ｂである。そこで、これらの層を形成するときに用いたマスクを用いる。詳細は後述するが、図３のような半導体装置にフォトレジストを塗布し、ｎＭＯＳ形成領域１０ｂを開口したマスクを用いてリソグラフィを行い、ｐＭＯＳ形成領域１０ａをカバーし、ｎＭＯＳ形成領域１０ｂ上を露出させたフォトレジストパターン１７を形成する。その後、段差に対応したエッチング量でエッチングを行うことで、図４のように、ｐＭＯＳ形成領域１０ａとｎＭＯＳ形成領域１０ｂ間の層間絶縁膜１６の表面の、シリコン基板１１からの高さをそろえることができる。つまり、段差をなくすことができる。
【００２１】
その後、ＣＭＰを行う（ステップＳ４）。
図５は、図４の半導体装置に対してＣＭＰを行った場合の断面図である。
図のように、ゲート上部の層間絶縁膜１６の局所的な段差は、ＣＭＰによって除去され平坦化が実現される。そして、ステップＳ３の工程で、ｐＭＯＳ形成領域１０ａとｎＭＯＳ形成領域１０ｂ上の層間絶縁膜１６の広い領域間の高低差を低減させていれば、ＣＭＰにより完全に段差を除去することが可能である。
【００２２】
このように、本実施の形態の半導体装置の製造方法によれば、異なる種類のトランジスタ間の対応するパターン（領域や層）で基板からの高さが異なる場合に、その上部の層間絶縁膜で発生する段差を低減でき、ＣＭＰにより段差を解消することが可能になる。また、段差の要因となるパターンを形成する際に用いたマスクを用いてフォトレジストパターンを形成するので、層間絶縁膜の段差をエッチングする際の位置合わせが容易になる。
【００２３】
以下、本実施の形態の半導体装置の製造方法を、形成するトランジスタ種類の違いに応じ、３つに分けて、それぞれ詳細に説明する。
なお、以下の製造条件や膜厚などは一例であり、特にその値に限定されるものではない。
【００２４】
まず、半導体装置におけるトランジスタの高速化のために、ゲート上に応力膜を形成してチャネル領域のシリコン結晶を歪ませる技術を用いたトランジスタを有する半導体装置の製造方法を、第１の実施の形態として説明する。
【００２５】
図６〜図１０は、第１の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、図示しない素子分離領域で画定されたｐＭＯＳ形成領域２０ａと、ｎＭＯＳ形成領域２０ｂを同一のシリコン基板２１上に設け、それぞれに対して、ゲート酸化膜２２ａ，２２ｂ、ゲート電極２３ａ，２３ｂからなるゲートと、側壁酸化膜２４ａ，２４ｂを形成する。そしてその上部に、シリコン窒化膜からなる引っ張り応力膜２５を、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）により１０〜１５０ｎｍ程度堆積する（図６（Ａ））。
【００２６】
次に、引っ張り応力膜２５上に、ポジ型のフォトレジスト２６を塗布し、ｐＭＯＳ形成領域２０ａのみ光を通すように作成されたマスク２７を用いて、フォトリソグラフィー技術により、ｐＭＯＳ形成領域２０ａのフォトレジスト２６を露光する（図６（Ｂ））。
【００２７】
なお、側壁酸化膜２４ａ，２４ｂの形成後に、イオン注入によりソース領域及びドレイン領域を形成するが、ここでは図示を省略している。
露光が終わると、感光したフォトレジスト２６を除去することで、ｐＭＯＳ形成領域２０ａを開口したフォトレジストパターン２６ａを形成し、露出したｐＭＯＳ形成領域２０ａの引っ張り応力膜２５をドライエッチングにより除去する（図７（Ａ））。
【００２８】
その後、ｎＭＯＳ形成領域２０ｂ上のフォトレジストパターン２６ａを除去し、シリコン基板２１上に、２番目の応力膜としてシリコン窒化膜からなる圧縮応力膜２８を、たとえば、プラズマＣＶＤにより、図のように引っ張り応力膜２５よりも薄い膜厚で、１０〜１５０ｎｍ程度堆積する（図７（Ｂ））。
【００２９】
そして、圧縮応力膜２８の上部にフォトレジスト２９を塗布し、ｎＭＯＳ形成領域２０ｂのみ光を通すように作成されたマスク３０を用いて、フォトリソグラフィー技術により、ｎＭＯＳ形成領域２０ｂのフォトレジスト２９を露光する（図８（Ａ））。
【００３０】
露光が終わると、感光したフォトレジスト２９を除去することで、ｎＭＯＳ形成領域２０ｂを開口したフォトレジストパターン２９ａを形成し、露出したｎＭＯＳ形成領域２０ｂの圧縮応力膜２８をドライエッチングにより除去する（図８（Ｂ））。
【００３１】
その後、ｐＭＯＳ形成領域２０ａ上のフォトレジストパターン２９ａを除去し、シリコン基板２１上に、たとえば、Ｐ（リン）あるいはＢ（ホウ素）を含有したシリコン酸化膜である層間絶縁膜３１を、たとえば、ＣＶＤ法により、２００〜１０００ｎｍ程度堆積する（図９（Ａ））。
【００３２】
たとえば、引っ張り応力膜２５の膜厚を１００ｎｍ、圧縮応力膜２８の膜厚を８０ｎｍとした場合、この時点で、ｎＭＯＳ形成領域２０ｂの全ての層の合計膜厚は、ｐＭＯＳ形成領域２０ａの全ての層の合計膜厚より２０ｎｍ厚くなっている。
【００３３】
このまま、ＣＭＰを行うと、この高低差を除去しきれない。そこで、本実施の形態の半導体装置の製造方法では、次に、この高低差を低減する処理を行う。
まず、層間絶縁膜３１の上にフォトレジスト３２を塗布し、段差の原因となっていた引っ張り応力膜２５と、圧縮応力膜２８を形成する工程で用いたマスクのうち、ｐＭＯＳ形成領域２０ａを覆うように開口されたマスク３０を再利用して、フォトリソグラフィー技術により、ｎＭＯＳ形成領域２０ｂのフォトレジスト３２を露光する（図９（Ｂ））。
【００３４】
その後、感光したフォトレジスト３２を除去することでｎＭＯＳ形成領域２０ｂを開口したフォトレジストパターン３２ａを形成し（図１０（Ａ））、露出したｎＭＯＳ形成領域２０ｂの層間絶縁膜３１を、たとえば、ドライエッチングにより、ｐＭＯＳ形成領域２０ａ上の領域の高さと等しくなるように除去する（図１０（Ｂ））。
【００３５】
このドライエッチング工程では、ドライエッチング用装置に、たとえば、Ｃ4Ｆ8（オクタフルオロシクロブタン）ガスを０．５〜１０ｓｃｃｍ程度、Ｏ2（酸素）ガスを０．５〜１０ｓｃｃｍ程度、Ａｒ（アルゴン）ガスを５０〜１０００ｓｃｃｍ程度導入し、雰囲気ガスの全圧を、たとえば、２０〜２００ｍＴｏｒｒ程度に設定し、チャンバーの温度を、たとえば、１０〜２００℃に設定して行う。
【００３６】
エッチング量は、ｐＭＯＳ形成領域２０ａに形成されたシリコン基板２１からの合計膜厚と、ｎＭＯＳ形成領域２０ｂに形成されたシリコン基板２１からの合計膜厚との差分と同等にすることが望ましい。この差分は、成膜工程の設計値から算出することもできるし、光学式膜厚測定装置により、シリコン基板２１上の膜厚を測定することにより求めることもできる。また、原子間力顕微鏡や段差測定装置により直接高さの差を測定するようにしてもよい。
【００３７】
以降は、ｐＭＯＳ形成領域２０ａ上のフォトレジストパターン３２ａを除去し、たとえば、全膜厚の合計が１５０〜７００ｎｍ程度になるまで、ＣＭＰを行うことで、図５で示したように、表面を段差なく平坦化できる。
【００３８】
ＣＭＰの条件は、たとえば、研磨ヘッド圧力は３〜７０ｋＰａ、研磨ヘッド回転数は６０〜１５０回転／分、研磨テーブル回転数は６０〜１５０回転／分、スラリー供給量は０．０５〜０．３リットル／分で行う。
【００３９】
以上の工程をフローチャートでまとめる。
図１１は、第１の実施の形態の半導体装置の製造方法の流れを示すフローチャートである。
【００４０】
まず、図６（Ａ）で示したように、ゲート酸化膜２２ａ，２２ｂやゲート電極２３ａ，２３ｂなどのゲート部分を作成し（ステップＳ１０）、引っ張り応力膜２５を成膜する（ステップＳ１１）。その後、図６（Ｂ）、図７（Ａ）のようにｐＭＯＳ形成領域２０ａ上の引っ張り応力膜２５を除去する（ステップＳ１２）。次に、図７（Ｂ）のように圧縮応力膜２８を成膜した後（ステップＳ１３）、図８のようにｎＭＯＳ形成領域２０ｂ上の圧縮応力膜２８を除去する（ステップＳ１４）。その後、図９（Ａ）のように層間絶縁膜３１を成膜する（ステップＳ１５）。そして、図９（Ｂ）、図１０のように、ステップＳ１４の工程で使用したマスク３０を用い、ｎＭＯＳ形成領域２０ｂの層間絶縁膜の部分除去を行い、ｐＭＯＳ形成領域２０ａとｎＭＯＳ形成領域２０ｂ間での層間絶縁膜３１の表面のシリコン基板２１からの高さを一致させる（ステップＳ１６）。その後、層間絶縁膜３１のＣＭＰを行う（ステップＳ１７）。
【００４１】
なお、ステップＳ１１，Ｓ１２からなる工程群と、ステップＳ１３，Ｓ１４からなる工程群は、入れ替えてもかまわない。
また、上記では、引っ張り応力膜２５の膜厚が、圧縮応力膜２８よりも厚いため、層間絶縁膜３１を除去する際に、ｎＭＯＳ形成領域２０ｂのみ光を通すように作成されたマスク３０を用いてフォトレジストパターン３２ａを形成したが、逆に圧縮応力膜２８の膜厚が、引っ張り応力膜２５よりも厚い場合には、ステップＳ１６の工程では、ｐＭＯＳ形成領域２０ａのみ光を通すように作成されたマスク２７を用いて、ｐＭＯＳ形成領域２０ａを開口させたフォトレジストパターンを形成し、ｐＭＯＳ形成領域２０ａの層間絶縁膜３１の部分除去を行う。
【００４２】
このように、段差の要因となる応力膜を形成する際に用いたマスクを用いてフォトレジストパターンを形成することで、層間絶縁膜の段差をエッチングする際の位置合わせが容易になる。
【００４３】
また、上記の説明では、引っ張り応力膜２５や圧縮応力膜２８の除去工程や、層間絶縁膜３１の部分除去工程で、ポジ型のフォトレジストを用いたが、ネガ型のフォトレジストを使用するようにしてもよい。その場合には、使用するマスク２７，３０の開口部が逆になる。
【００４４】
また、第１の実施の形態の半導体装置の製造方法の場合、層間絶縁膜３１の部分除去工程で使用するマスクは、マスク２７またはマスク３０の代わりに、ｐＭＯＳ形成領域２０ａもしくはｎＭＯＳ形成領域２０ｂのいずれか一方にのみイオン注入を行うときに使用するマスクを用いてもよい。
【００４５】
また、上記では、引っ張り応力膜と圧縮応力膜の膜厚差に起因した、層間絶縁膜の段差を低減させる場合について説明したが、複数のｎＭＯＳ同士による引っ張り応力膜の膜厚、または複数のｐＭＯＳ同士による圧縮応力膜の膜厚が異なる場合であっても同様の手法で層間絶縁膜の段差を低減させることが可能である。たとえば、同一のシリコン基板上に形成されるｎＭＯＳ同士で、膜厚の厚い引っ張り応力膜上に形成された層間絶縁膜の領域を露出させたフォトレジストパターンを形成して、露出した層間絶縁膜の領域をエッチングすることで段差を低減でき、ＣＭＰにより段差なく層間絶縁膜を平坦化することができるようになる。
【００４６】
次に、第２の実施の形態の半導体装置の製造方法を説明する。
第２の実施の形態の半導体装置の製造方法は、半導体装置におけるトランジスタの高速化のために、ｐＭＯＳのソース領域及びドレイン領域に、シリコンゲルマニウム混晶層を形成して、チャネル領域のシリコン結晶を歪ませる技術を用いた半導体装置の製造方法に関するものである。
【００４７】
図１２〜図１５は、第２の実施の形態の半導体装置の製造方法の各工程における断面図である。
まず、図示しない素子分離領域で画定されたｎＭＯＳ形成領域４０ａと、ｐＭＯＳ形成領域４０ｂを同一のシリコン基板４１上に設け、それぞれに対して、ゲート酸化膜４２ａ，４２ｂ、ゲート電極４３ａ，４３ｂからなるゲートと、側壁酸化膜４４ａ，４４ｂを形成する。そして、ポジ型のフォトレジスト４５を塗布した後、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域のみ光を通すように作成されたマスク４６を用いて、フォトリソグラフィー技術により、フォトレジスト４５を露光する（図１２（Ａ））。
【００４８】
次に、露光したフォトレジスト４５を除去して、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域を開口したフォトレジストパターン４５ａを形成する。そして、フォトレジストパターン４５ａをマスクとして、ドライエッチングにより、ｐＭＯＳ形成領域４０ｂのシリコン基板４１を、たとえば、５〜５０ｎｍ程度掘り込む（図１２（Ｂ））。
【００４９】
その後、フォトレジストパターン４５ａを除去し、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域に、選択エピタキシャル成長によって、シリコンゲルマニウム混晶層４７を、たとえば、上記の掘り込み量よりも厚く、５〜７０ｎｍ程度形成する（図１３（Ａ））。
【００５０】
このとき、ｎＭＯＳ形成領域４０ａのソース領域及びドレイン領域と、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域には、シリコン基板４１の掘り込み量と、シリコンゲルマニウム混晶層４７の厚さにより決定される段差が生じる。たとえば、掘り込み量を２０ｎｍ、シリコンゲルマニウム混晶層４７の厚さを４０ｎｍとすると、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域の高さは、ｎＭＯＳ形成領域４０ａのソース領域及びドレイン領域に比べて２０ｎｍ高くなる。
【００５１】
次に、公知のサリサイド技術によって、ソース領域及びドレイン領域に、ＮｉＳｉ（ニッケルシリサイド）などの金属シリサイド層４８を、たとえば、５〜１００ｎｍ程度の膜厚で形成した後、ＣＶＤ法によりシリコン窒化膜４９を、たとえば、１０〜１５０ｎｍ程度の膜厚で成膜し、さらに、リンあるいはホウ素を含有したシリコン酸化膜である層間絶縁膜５０を、たとえば、２００〜１０００ｎｍ程度の膜厚で成膜する（図１３（Ｂ））。
【００５２】
このとき、ｎＭＯＳ形成領域４０ａと、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域間で生じた段差の影響で、層間絶縁膜５０の表面のシリコン基板４１からの高さは、ｎＭＯＳ形成領域４０ａと、ｐＭＯＳ形成領域４０ｂとで異なる。両者のソース領域及びドレイン領域間の段差が２０ｎｍの場合、層間絶縁膜５０の表面に生じる高低差も２０ｎｍ程度となる。
【００５３】
次に、ポジ型のフォトレジスト５１を塗布した後、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域に溝を形成する際に使用した前述のマスク４６を用い、フォトレジスト５１を露光する（図１４（Ａ））。
【００５４】
次に、感光したフォトレジスト５１を除去することで、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域上の層間絶縁膜５０を露出させるフォトレジストパターン５１ａを形成する。そして、フォトレジストパターン５１ａをマスクとして、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域上の層間絶縁膜５０を、ドライエッチングする（図１４（Ｂ））。ドライエッチングは、シリコン基板４１からｎＭＯＳ形成領域４０ａのソース領域及びドレイン領域上の層間絶縁膜５０の表面までの高さとの差がなくなる程度にエッチングする。たとえば、高低差が２０ｎｍの場合、エッチング量も２０ｎｍとする。
【００５５】
このときの高低差は、ｐＭＯＳ形成領域４０ｂのシリコン基板４１の掘り込み量と、シリコンゲルマニウム混晶層４７の厚さの設計値から算出することも可能であるし、ｎＭＯＳ形成領域４０ａのソース領域及びドレイン領域と、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域上に積層された膜（この場合、シリコンゲルマニウム混晶層４７のシリコン基板４１上の部分を含む）の合計膜厚を、それぞれ光学式膜厚測定装置により測定し、その差分から算出することも可能である。また、原子間力顕微鏡や段差測定装置により、ｎＭＯＳ形成領域４０ａと、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域上の層間絶縁膜５０の段差を直接測定するようにしてもよい。
【００５６】
なお、エッチングは、ドライエッチングに限らず、フッ化水素酸などの薬液によるウェットエッチングで行ってもよい。
以降は、層間絶縁膜５０上のフォトレジストパターン５１ａを除去し、たとえば、全膜厚の合計が、たとえば、１５０〜７００ｎｍ程度になるまで、ＣＭＰを行うことで、表面を段差なく平坦化できる（図１５）。
【００５７】
以上の工程をフローチャートでまとめる。
図１６は、第２の実施の形態の半導体装置の製造方法の流れを示すフローチャートである。
【００５８】
まず、ゲート酸化膜４２ａ，４２ｂやゲート電極４３ａ，４３ｂなどのゲート部分を作成する（ステップＳ２０）。その後、図１２で示したように、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域をエッチングし（ステップＳ２１）、図１３（Ａ）のように、シリコンゲルマニウム混晶層４７を形成する（ステップＳ２２）。そして、金属シリサイド層４８や、シリコン窒化膜４９の形成などの工程を行った後、図１３（Ｂ）のように、層間絶縁膜５０を成膜する（ステップＳ２３）。そして、図１４のように、ステップＳ２１の工程で使用したマスク４６を用いて、ｐＭＯＳ形成領域４０ｂの層間絶縁膜５０の部分除去を行い、ｎＭＯＳ形成領域４０ａとｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域上の層間絶縁膜５０の表面のシリコン基板４１からの高さの差を低減させる（ステップＳ２４）。その後、層間絶縁膜５０のＣＭＰを行う（ステップＳ２５）。
【００５９】
なお、上記では、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域のシリコン基板４１の掘り込み量が、シリコンゲルマニウム混晶層４７の厚さを下回る場合について説明したが、掘り込み量が上回る場合もある。その場合は、ｎＭＯＳ形成領域４０ａのソース領域及びドレイン領域上の層間絶縁膜５０をエッチングする必要がある。これは、図１４（Ａ）のポジ型のフォトレジスト５１の代わりに、ネガ型のフォトレジストを使用して、同様のマスク４６を用いることで、同様の効果を得ることができる。なお、その場合、ｎＭＯＳ形成領域４０ａのソース領域及びドレイン領域上の層間絶縁膜５０以外にも、ゲート領域上の層間絶縁膜５０がエッチングされるが、局所的な凹凸となるので、ＣＭＰにより除去することが可能である。
【００６０】
また、ステップＳ２１の、ｐＭＯＳ形成領域４０ｂのソース領域及びドレイン領域のエッチングの際に、ネガ型のフォトレジストを用いてもよい。その場合には、使用するマスク２７の開口部が逆になる。
【００６１】
このように、段差の要因となるソース領域及びドレイン領域の溝を形成する際に用いたマスクを用いて層間絶縁膜上にフォトレジストパターンを形成することで、層間絶縁膜の段差をエッチングする際の位置合わせが容易になる。
【００６２】
次に、第３の実施の形態の半導体装置の製造方法を説明する。
第３の実施の形態の半導体装置の製造方法は、同一の半導体基板上に、イオン注入工程において注入するイオンの原子量または注入量が異なる複数のＭＯＳＦＥＴを有する半導体装置の製造方法に関するものである。
【００６３】
図１７〜図２１は、第３の実施の形態の半導体装置の製造方法の各工程における断面図である。
第３の実施の形態の半導体装置の製造方法では、図１７（Ａ）のように、特定トランジスタ形成領域６０ａと、その他のトランジスタ形成領域６０ｂを、同一のシリコン基板６１に設けている。たとえば、特定トランジスタ形成領域６０ａは、他のトランジスタ形成領域６０ｂよりも、イオン注入工程におけるイオンの原子量または注入量が大きいＭＯＳＦＥＴを形成する領域である。そして、それぞれの領域を他の領域と分離するための、酸化膜などの絶縁膜が充填された素子分離領域６２ａ，６２ｂを形成する。その後、熱酸化により、活性領域上に犠牲酸化膜６３を、たとえば、３〜３０ｎｍ程度形成する。さらに、犠牲酸化膜６３を形成したシリコン基板６１上に、ポジ型のフォトレジスト６４を塗布し、特定トランジスタ形成領域６０ａのみに光を通すように作成されたマスク６５を使用して、フォトリソグラフィー技術により特定トランジスタ形成領域６０ａのフォトレジスト６４を露光する。
【００６４】
そして、感光したフォトレジスト６４を除去することで、特定トランジスタ形成領域６０ａを露出させたフォトレジストパターン６４ａを形成する。その後、形成したフォトレジストパターン６４ａをマスクとして、特定トランジスタ形成領域６０ａのみに、イオン注入を行う（図１７（Ｂ））。このイオン注入工程では、たとえば、原子量の大きいイオン（たとえば、Ｉｎ（インジウム）イオン、Ｓｂ（アンチモン）イオン、Ａｓ（砒素）イオン）が用いられる。たとえば、インジウムイオンを用いた場合、１〜２００ｋｅＶ程度の加速電圧で、１．０×１０11〜１．０×１０15ｃｍ-2程度のドーズ量で注入する。この際、特定トランジスタ形成領域６０ａの活性領域だけではなく、素子分離領域６２ａの絶縁膜にもイオンが注入される。
【００６５】
次に、フォトレジストパターン６４ａの除去を行う。なお、ここでは、イオン注入工程は１工程のみ記述するが、実際には複数回あり、特定トランジスタ形成領域６０ａ以外に、その他のトランジスタ形成領域６０ｂにもイオン注入が行われるが、図示を省略している。その他のトランジスタ形成領域６０ｂのイオン注入は、特定トランジスタ形成領域６０ａでのイオン注入のときよりも、小さい原子量のイオン（たとえば、リンイオン、ホウ素イオン）で、１〜２００ｋｅＶ程度の加速電圧で、１．０×１０11〜１．０×１０15ｃｍ-2程度のドーズ量で行う。
【００６６】
フォトレジストパターン６４ａの除去後、フッ化水素酸によるケミカルエッチング工程を行い、活性領域上の犠牲酸化膜６３を除去した後、ゲート酸化膜６５ａ，６５ｂ、ゲート電極６６ａ，６６ｂからなるゲートと、側壁酸化膜６７ａ，６７ｂを特定トランジスタ形成領域６０ａ、その他のトランジスタ形成領域６０ｂに形成する（図１８（Ａ））。
【００６７】
ここまでの過程において、イオン注入工程後のレジスト除去工程で行われる薬液処理や、犠牲酸化膜６３を除去するためのケミカルエッチング工程中に、素子分離領域６２ａ，６２ｂに充填された絶縁膜も一部除去され膜厚が減少する。絶縁膜の膜厚減少量は、エッチングレートにより異なる。エッチングレートは注入されるイオンの原子量及び注入量により異なる。一般的に注入されるイオンの原子量が大きいほど、絶縁膜の酸化レートは速くなる。また、イオンの注入量が大きいほど、エッチングレートは速くなる。
【００６８】
そのため、図１８（Ａ）のように、特定トランジスタ形成領域６０ａの素子分離領域６２ａに充填された絶縁膜の膜厚と、他のトランジスタ形成領域６０ｂの素子分離領域６２ｂに充填された絶縁膜の膜厚との間に差が生じる。
【００６９】
次に、ソース領域及びドレイン領域上に金属シリサイド層６８を、たとえば、５〜１００ｎｍ程度形成した後、ＣＶＤ法によりシリコン窒化膜６９を、たとえば、１０〜１５０ｎｍ程度成膜し、さらに、リンあるいはホウ素を含有したシリコン酸化膜である層間絶縁膜７０を、たとえば、２００〜１０００ｎｍ程度成膜する（図１８（Ｂ））。このとき、特定トランジスタ形成領域６０ａの素子分離領域６２ａ上の層間絶縁膜７０と、その他のトランジスタ形成領域６０ｂの素子分離領域６２ｂ上の層間絶縁膜７０の高さには、素子分離領域６２ａ，６２ｂに埋め込まれた絶縁膜の膜厚差分と同等の差が生じる。
【００７０】
次に、ネガ型のフォトレジスト７１を塗布した後、図１７のイオン注入工程で使用したマスク６５を用いて、特定トランジスタ形成領域６０ａ上のフォトレジスト７１を露光する（図１９）。その後、感光していないフォトレジスト７１を除去することで、特定トランジスタ形成領域６０ａをマスクしたフォトレジストパターン７１ａが形成される。そして、フォトレジストパターン７１ａをマスクとして、ドライエッチングにより、その他のトランジスタ形成領域６０ｂの層間絶縁膜７０をエッチングする（図２０）。
【００７１】
なお、このエッチング時の層間絶縁膜７０の除去量は、素子分離領域６２ａ，６２ｂに埋め込まれた絶縁膜の膜厚差よりも少なくすることが望ましい。たとえば、膜厚差が２５ｎｍとすると、除去量は２０ｎｍ程度とする。その理由は、層間絶縁膜７０が、素子分離領域６２ａ，６２ｂ上以外の部分では、特定トランジスタ形成領域６０ａ、その他のトランジスタ形成領域６０ｂとも同等の高さであるため、除去量を多くすると、その他のトランジスタ形成領域６０ｂの平均的な高さが特定トランジスタ形成領域６０ａよりも低くなってしまうからである。
【００７２】
より望ましくは、除去量は、素子分離領域６２ａ，６２ｂ上の層間絶縁膜７０に生じるシリコン基板６１からの高さの差に、シリコン基板６１表面に占める素子分離領域６２ａ，６２ｂの面積率を掛けた値とすることが好ましい。
【００７３】
なお、層間絶縁膜７０の高さの差は、素子分離領域６２ａ，６２ｂ上に積層された膜の合計膜厚を、成膜工程の設計値から計算、もしくは光学式膜厚測定装置により計測し、その差分を算出することからも求めることが可能であるし、原子間力顕微鏡や段差測定装置により、直接高さの差を測定することも可能である。また、層間絶縁膜７０の高さの差は、図１８（Ａ）のように、素子分離領域６２ａ，６２ｂに埋め込まれた絶縁膜の膜厚差とほぼ等しいため、この膜厚差を、シリコン窒化膜６９の成膜前に測定することで見積もることができる。
【００７４】
なお、エッチングは、ドライエッチングに限らず、フッ化水素酸などの薬液によるウェットエッチングで行ってもよい。
以降は、層間絶縁膜７０上のフォトレジストパターン７１ａを除去し、たとえば、全膜厚の合計が１５０〜７００ｎｍ程度になるまで、ＣＭＰを行うことで、表面を段差なく平坦化できる（図２１）。
【００７５】
以上の工程をフローチャートでまとめる。
図２２は、第３の実施の形態の半導体装置の製造方法の流れを示すフローチャートである。
【００７６】
まず、素子分離領域６２ａ，６２ｂを形成し（ステップＳ３０）、その後、犠牲酸化膜６３を形成する（ステップＳ３１）。次に、図１７のように、ポジ型のフォトレジスト６４と、マスク６５を利用して、特定トランジスタ形成領域６０ａへのイオン注入を行う（ステップＳ３２）。その後、他のトランジスタ形成領域６０ｂのイオン注入工程などを行った後、犠牲酸化膜６３を除去する（ステップＳ３３）。そして、図１８（Ａ）のように、ゲート酸化膜６５ａ，６５ｂ、ゲート電極６６ａ，６６ｂなどのゲート部分を作成する（ステップＳ３４）。そして、金属シリサイド層６８や、シリコン窒化膜６９などの形成工程を経た後、図１８（Ｂ）のように、層間絶縁膜７０を成膜する（ステップＳ３５）。次に、図１９、図２０のように、ネガ型のフォトレジスト７１を使用して特定トランジスタ形成領域６０ａ以外のトランジスタ形成領域６０ｂ上の層間絶縁膜７０を部分的に除去する工程を行う（ステップＳ３６）。このとき使用するマスク６５は、ステップＳ３２の工程で使用したものと同一である。層間絶縁膜７０の部分除去の後はＣＭＰを行い、層間絶縁膜７０を平坦化する（ステップＳ３７）。
【００７７】
なお、特定トランジスタ形成領域６０ａの素子分離領域６２ａに充填された絶縁膜が、それ以外の領域の素子分離領域６２ｂに充填された絶縁膜よりも厚くなっている場合には、図１９で示した、ネガ型のフォトレジスト７１の代わりにポジ型のものを用い、特定トランジスタ形成領域６０ａの層間絶縁膜７０を部分除去すればよい。
【００７８】
また、図１７に示した、特定トランジスタ形成領域６０ａへのイオン注入工程において、ポジ型のフォトレジスト６４の代わりに、ネガ型を用いてもよい。その場合、特定トランジスタ形成領域６０ａ部分を覆い、他のトランジスタ形成領域６０ｂ部分を開口するようなマスクを用いる。そして、層間絶縁膜７０の除去の際には、特定トランジスタ形成領域６０ａのイオン注入工程で使用したマスクを用いて、目的とする領域がエッチング可能なように、フォトレジスタの種類を適宜選択すればよい。
【００７９】
また、犠牲酸化膜６３の形成及び除去工程を行わない場合でも、特定トランジスタ形成領域６０ａと、それ以外のトランジスタ形成領域６０ｂで素子分離領域６２ａ，６２ｂに充填される絶縁膜の膜厚に差がある場合には、上記と同じ工程を用いることで、同様の効果を得ることができる。
【００８０】
また、３つ以上のトランジスタ形成領域で、それぞれ素子分離領域に充填される絶縁膜の膜厚が異なる場合には、それぞれのトランジスタ形成領域へのイオン注入工程にて使用したマスクを用いて、層間絶縁膜の部分除去を行う工程を複数回行えばよい。
【００８１】
このように、段差の要因となる活性領域へのイオン注入工程の際に用いたマスクを用いて層間絶縁膜上にフォトレジストパターンを形成するので、層間絶縁膜の段差をエッチングする際の位置合わせが容易になる。
【００８２】
以上、本実施の形態の半導体装置の製造方法を３つ説明してきたが、これらを組み合わせてもよいことは言うまでもない。その場合、異なる種類のトランジスタ間で、その上部に形成される層間絶縁膜に高低差を有する領域があった場合、層間絶縁膜の形成工程の前に、高低差を生じさせる領域を形成する要因となる工程で用いたマスクを用いて層間絶縁膜上にフォトレジストパターンを形成し、高いほうの層間絶縁膜の領域をエッチングすることで、トランジスタ間での高低差を低減することができ、ＣＭＰにより完全に平坦化することができる。
【図面の簡単な説明】
【００８３】
【図１】本実施の形態の半導体装置の製造方法の概略の流れを説明するフローチャートである。
【図２】層間絶縁膜に高低差を生じさせる種類の異なるトランジスタの一例を示す断面図である。
【図３】層間絶縁膜上の段差を残したままＣＭＰを行った場合の半導体装置の断面図である。
【図４】高低差低減処理工程における半導体装置の一例の断面図である。
【図５】図４の半導体装置に対してＣＭＰを行った場合の断面図である。
【図６】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その１）。
【図７】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その２）。
【図８】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その３）。
【図９】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その４）。
【図１０】第１の実施の形態の半導体装置の製造方法の各工程における断面図である（その５）。
【図１１】第１の実施の形態の半導体装置の製造方法の流れを示すフローチャートである。
【図１２】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その１）。
【図１３】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その２）。
【図１４】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その３）。
【図１５】第２の実施の形態の半導体装置の製造方法の各工程における断面図である（その４）。
【図１６】第２の実施の形態の半導体装置の製造方法の流れを示すフローチャートである。
【図１７】第３の実施の形態の半導体装置の製造方法の各工程における断面図である（その１）。
【図１８】第３の実施の形態の半導体装置の製造方法の各工程における断面図である（その２）。
【図１９】第３の実施の形態の半導体装置の製造方法の各工程における断面図である（その３）。
【図２０】第３の実施の形態の半導体装置の製造方法の各工程における断面図である（その４）。
【図２１】第３の実施の形態の半導体装置の製造方法の各工程における断面図である（その５）。
【図２２】第３の実施の形態の半導体装置の製造方法の流れを示すフローチャートである。
【符号の説明】
【００８４】
１０ａ  ｐＭＯＳ形成領域
１０ｂ  ｎＭＯＳ形成領域
１１  シリコン基板
１２ａ，１２ｂ  ゲート酸化膜
１３ａ，１３ｂ  ゲート電極
１４ａ，１４ｂ  側壁酸化膜
１５ａ  圧縮応力膜
１５ｂ  引っ張り応力膜
１６  層間絶縁膜
【図１】
2009129990.tif 000003
【図２】
2009129990.tif 000004
【図３】
2009129990.tif 000005
【図４】
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【図５】
2009129990.tif 000007
【図６】
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【図７】
2009129990.tif 000009
【図８】
2009129990.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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