(57)【要約】【課題】ソース領域の深さに関係なくドレイン−ソース間の耐圧を確保できるようにする。【解決手段】ｎ+型ソース領域４の下方にｐ+型層６を備えた構成とする。これにより、ｎ+型ソース領域４を形成する際に注入されたｎ型不純物がｎ+型ソース領域４の所望深さよりも深い位置まで入り込んだとしても、それをｐ+型層６にて補償することが可能となる。このため、ｎ+型ソース領域４の下方においてｐ+型層６およびｐ型ベース領域３がパンチスルーしてしまうことを防止でき、ｎ+型ソース領域４の深さに関係なくドレイン−ソース間の耐圧を確保することが可能となる。【選択図】図１
2009283540.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板（１）の上に形成された第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上部に形成された第２導電型のベース領域（３）と、
前記ベース領域（３）の上部に形成された第１導電型のソース領域（４）と、
前記ソース領域（４）および前記ベース領域（３）を貫通し、前記ドリフト層（２）に達するように形成されたトレンチ（７）と、
前記トレンチ（７）の表面に形成されたゲート絶縁膜（８）と、
前記トレンチ（７）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続された第１電極（１０）と、
前記基板（１）の裏面側に形成された第２電極（１３）とを備え、
前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（７）の側面に位置する前記ベース領域（３）の表面部にチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記第１電極（１０）および前記第２電極（１３）の間に電流を流す反転型素子を備えた炭化珪素半導体装置であって、
前記ベース領域（３）のうち前記ソース領域（４）の下方に位置する部分に、前記ベース領域（３）よりも高濃度とされた第２導電型層（６）が形成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２導電型層（６）は、前記トレンチ（７）の側面に配置された前記ゲート絶縁膜（８）から所定間隔離間して配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第２導電型層（６）は、前記トレンチ（７）の側面に配置された前記ゲート絶縁膜（８）から０．３μｍ以上離間して配置されていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記ソース領域（４）を挟んで前記トレンチ（７）と反対側には、前記ベース領域（３）よりも高濃度で構成された、前記ベース領域（３）と前記第１電極（１０）との電気的接続を行うためのコンタクト領域（５）が備えられ、該コンタクト領域（５）と前記第２導電型層（６）とが同じ深さかつ同じ濃度とされていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
炭化珪素からなる第１または第２導電型の基板（１）を用意する工程と、
前記基板（１）の上に第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の上部に第２導電型のベース領域（３）を形成する工程と、
前記ベース領域（３）内に該ベース領域（３）よりも高濃度となる第２導電型層（６）を形成する工程と、
前記ベース領域（３）の上部に、前記第２導電型層（６）が下方に位置するように第１導電型のソース領域（４）を形成する工程と、
前記ソース領域（４）および前記ベース領域（３）を貫通し、前記ドリフト層（２）に達するようにトレンチ（７）を形成する工程と、
前記トレンチ（７）の表面にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（７）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（４）および前記ベース領域（３）に電気的に接続される第１電極（１０）を形成する工程と、
前記基板（１）の裏面側に第２電極（１３）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記第２導電型層（６）の形成工程では、該第２導電型層（６）の形成予定領域が開口するマスク（２１）を配置したのち、該マスク（２１）を用いて第２導電型不純物をイオン注入することにより前記第２導電型層（６）を形成し、
前記ソース領域（４）を形成する工程では、前記第２導電型層（６）を形成したときに用いた前記マスク（２１）を用いて第１導電型不純物をイオン注入することにより前記ソース領域（４）を形成することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第２導電型層（６）の形成工程では、前記第２導電型層（６）が前記トレンチ（７）の側面に形成される前記ゲート絶縁膜（８）から所定間隔離間するように前記第２導電型層（６）を形成し、
前記ソース領域（４）を形成する工程では、前記第２導電型層（６）を形成する際に用いた前記マスク（２１）に対して前記ソース領域（４）の形成予定領域を開口させる工程を行ってから、該マスク（２１）を用いて前記ソース領域（４）を形成することを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記ソース領域（４）を挟んで前記トレンチ（７）と反対側に、前記ベース領域（３）と前記第１電極（１０）との電気的接続を行うためのコンタクト領域（５）を前記ベース領域（３）よりも高濃度となるように形成する工程を有し、
前記コンタクト領域（５）を形成する工程と前記第２導電型層（６）を形成する工程とを同時に行うことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、高い電界破壊強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では電界破壊強度が強いため、大電流の制御を行うことができる。そのため、ハイブリットカー用のモーターの制御への活用が期待されている。
【０００３】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、トレンチゲート構造を採用する場合、以下の問題がある。
【０００４】
すなわち、ベース領域の厚み（深さ）はソース領域の厚み分とチャネル長とを合せた寸法となる。したがって、チャネル抵抗を低くするためにはベース領域の厚みを薄くすると良いが、ベース領域の厚みや濃度によってドレイン−ソース間の耐圧が決まるので、ベース領域の厚みおよび濃度については慎重に設定することが必要となる。さらに、ソース領域のうちのトレンチ角部に位置する部分はトレンチ形状を整える際のプロセス中に若干失われることがあるため、失われても良いようにソース領域の厚みを十分に確保することが必要であり、それを見込んでベース領域の厚みを設定しなければならない。
【０００５】
このため、従来では、ソース領域の厚みを十分に確保しつつ、チャネル抵抗の低減とドレイン−ソース間の耐圧確保を図れるように、ベース領域の厚みおよび濃度を設定している。
【特許文献１】特開２００７−２８１２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ドレイン−ソース間の耐圧を得るためにベース領域の濃度を薄くした場合、ソース領域の深さによっては耐圧が低下し、パンチスルーしてしまうという懸念がある。これは、ソース領域をイオン注入により形成したときに、深い位置まで原子が入り込み、深さ方向の濃度分布が所望の深さで止まらず、更に深いところまで低濃度領域が連続することに起因している。具体的には、図７に示すように、所望深さが０．７μｍの位置までソース領域を形成しようとした場合、０．７μｍより深い領域では濃度が徐々に薄くなっているものの、深い位置まで原子が入り込んだ状態となっている。このため、ソース領域の深さに関係なくドレイン−ソース間の耐圧を確保できる構造が望まれる。
【０００７】
本発明は上記点に鑑みて、ソース領域の深さに関係なくドレイン−ソース間の耐圧を確保できるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、ゲート電極（９）への印加電圧を制御することでトレンチ（７）の側面に位置するベース領域（３）の表面部にチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、第１電極（１０）および第２電極（１３）の間に電流を流す反転型素子を備えた炭化珪素半導体装置において、ベース領域（３）のうちソース領域（４）の下方に位置する部分に、ベース領域（３）よりも高濃度とされた第２導電型層（６）を形成することを特徴としている。
【０００９】
このように、ソース領域（４）の下方に第２導電型層（６）を備えた構成としているため、ソース領域（４）を形成する際に注入された第１導電型不純物がソース領域（４）の所望深さよりも深い位置まで入り込んだとしても、それを第２導電型層（６）にて補償することが可能となる。このため、ソース領域（４）の下方において第２導電型層（６）およびベース領域（３）がパンチスルーしてしまうことを防止でき、ソース領域（４）の深さに関係なくドレイン−ソース間の耐圧を確保することが可能となる。
【００１０】
請求項２に記載の発明では、第２導電型層（６）は、トレンチ（７）の側面に配置されたゲート絶縁膜（８）から所定間隔離間して配置されていることを特徴としている。
【００１１】
このように、第２導電型層（６）をゲート絶縁膜（８）から所定間隔離間した構造とすれば、第２導電型層（６）がチャネル領域に干渉しないようにできるため、チャネル移動度を損なわないようにできる。例えば、請求項３に記載したように、第２導電型層（６）をトレンチ（７）の側面に配置されたゲート絶縁膜（８）から０．３μｍ以上離間して配置すれば良い。
【００１２】
請求項４に記載の発明では、ソース領域（４）を挟んでトレンチ（７）と反対側には、ベース領域（３）よりも高濃度で構成された、ベース領域（３）と第１電極（１０）との電気的接続を行うためのコンタクト領域（５）が備えられ、該コンタクト領域（５）と第２導電型層（６）とが同じ深さかつ同じ濃度とされていることを特徴としている。
【００１３】
このように、コンタクト領域（５）と第２導電型層（６）とが同じ深さかつ同じ濃度となるようにすることもできる。
【００１４】
請求項５ないし８に記載の発明は、上記請求項１ないし４に記載の発明の製造方法に関するものである。これらの製造方法に基づき、上記請求項１ないし４に記載の炭化珪素半導体装置を製造することができる。
【００１５】
すなわち、請求項５に示すように、炭化珪素からなる第１または第２導電型の基板（１）を用意する工程と、基板（１）の上に第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、ドリフト層（２）の上部に第２導電型のベース領域（３）を形成する工程と、ベース領域（３）内に該ベース領域（３）よりも高濃度となる第２導電型層（６）を形成する工程と、ベース領域（３）の上部に、第２導電型層（６）が下方に位置するように第１導電型のソース領域（４）を形成する工程と、ソース領域（４）およびベース領域（３）を貫通し、ドリフト層（２）に達するようにトレンチ（７）を形成する工程と、トレンチ（７）の表面にゲート絶縁膜（８）を形成する工程と、トレンチ（７）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（４）およびベース領域（３）に電気的に接続される第１電極（１０）を形成する工程と、基板（１）の裏面側に第２電極（１３）を形成する工程と、を含む製造方法により、請求項１に記載した炭化珪素半導体装置を製造することができる。
【００１６】
この場合、請求項６に示すように、第２導電型層（６）の形成工程では、該第２導電型層（６）の形成予定領域が開口するマスク（２１）を配置したのち、該マスク（２１）を用いて第２導電型不純物をイオン注入することにより第２導電型層（６）を形成し、ソース領域（４）を形成する工程では、第２導電型層（６）を形成したときに用いたマスク（２１）を用いて第１導電型不純物をイオン注入することによりソース領域（４）を形成することができる。
【００１７】
このようにすれば、ソース領域（４）の形成用マスクと第２導電型層（６）の形成用マスクとを兼用できるため、炭化珪素半導体装置の製造工程の簡略化を図ることができる。
【００１８】
また、請求項７に示すように、第２導電型層（６）の形成工程では、第２導電型層（６）がトレンチ（７）の側面に形成されるゲート絶縁膜（８）から所定間隔離間するように第２導電型層（６）を形成し、ソース領域（４）を形成する工程では、第２導電型層（６）を形成する際に用いたマスク（２１）に対してソース領域（４）の形成予定領域を開口させる工程を行ってから、該マスク（２１）を用いてソース領域（４）を形成することもできる。
【００１９】
このようにすれば、請求項２または３に記載の炭化珪素半導体装置を製造できると共に、ソース領域（４）と第２導電型層（６）とをセルフアライメント（自己整合）で形成できる。
【００２０】
また、請求項８に示すように、ソース領域（４）を挟んでトレンチ（７）と反対側に、ベース領域（３）と第１電極（１０）との電気的接続を行うためのコンタクト領域（５）をベース領域（３）よりも高濃度となるように形成する工程を行い、コンタクト領域（５）を形成する工程と第２導電型層（６）を形成する工程とを同時に行うことにより、請求項４に記載の炭化珪素半導体装置を製造することができる。そして、このような製造方法とすれば、コンタクト領域（５）と第２導電型層（６）とを同時に形成できるため、炭化珪素半導体装置の製造工程の簡略化を図ることができる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２３】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの断面図である。なお、図１では、ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。
【００２４】
図１に示すように、表面が（０００−１）ｃ面で構成された窒素（ｎ型不純物）濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１が半導体基板として用いられており、このｎ+型基板１の表面に窒素濃度が例えば８．０×１０15／ｃｍ3で厚さ１５μｍ程度のｎ-型ドリフト層２が形成されている。ｎ-型ドリフト層２の表層部にはｐ+型ベース領域３が形成されていると共に、このｐ型ベース領域３の上層部分にｎ+型ソース領域４およびｐ+型コンタクト領域５が形成されている。さらに、ｐ+型ベース領域３のうちｎ+型ソース領域４の下方（直下）に位置する部分にｐ+型層６が形成されている。
【００２５】
ｐ型ベース領域３は、ボロンもしくはアルミニウム（ｐ型不純物）濃度が１．０×１０16〜１．０×１０18／ｃｍ3（例えば１．０×１０17／ｃｍ3）、厚さが０．５〜３．０μｍ（例えば２．０μｍ）程度で構成されている。ｎ+型ソース領域４は、表層部の窒素濃度（表面濃度）が１．０×１０20〜１．０×１０21／ｃｍ3（例えば１．０×１０21／ｃｍ3）、厚さ０．２〜１．０μｍ（例えば０．３μｍ）程度で構成されている。また、ｐ+型層６は、ボロンもしくはアルミニウム（ｐ型不純物）濃度が１．０×１０18／ｃｍ3〜１．０×１０21／ｃｍ3（例えば１．０×１０19／ｃｍ3）、厚さ０．１〜１．０μｍ（例えば０．３μｍ）程度とされている。ｐ+型層６は、後述するトレンチ７の側面から所定間隔（例えば０．３μｍ以上）離間した配置とされており、その間隔は、ｐ型ベース領域３のうちトレンチ７の側面に位置する部分に形成されるチャネル領域の妨げにならない程度とされている。なお、チャネル領域の妨げにならない程度の間隔とは、チャネル領域に干渉しない程度という意味であり、ｐ型ベース領域３の不純物濃度などによって決まる。
【００２６】
また、ｐ+型層６の間を通り抜け、かつ、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が２．０μｍ、深さが２．０μｍのトレンチ７が形成されている。このトレンチ７の側面と接するようにｐ型ベース領域３およびｎ+型ソース領域４が配置されている。トレンチ７の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ７内が埋め尽くされている。
【００２７】
トレンチ７は、底面がｎ+型基板１の表面と同じ（０００−１）ｃ面、側面が［１１−２０］方向に延設された面、例えばａ（１１２０）面とされている。ゲート酸化膜８は、トレンチ７の表面を熱酸化することで、またはＣＶＤ法等による成膜で形成されたものである。熱酸化で形成した場合は、トレンチ７の底部での酸化レートがトレンチ７の側面での酸化レートよりも５倍程度速いことから、ゲート酸化膜８の厚みはトレンチ７の側面上で４０ｎｍ程度、トレンチ７の底部上で２００ｎｍ程度となっている。
【００２８】
上述したｐ+型コンタクト領域５は、隣接するトレンチ７の間に配置されるｐ型ベース領域３の中央部、つまりｎ+型ソース領域４を挟んでトレンチ７の反対側に位置するように配置されている。
【００２９】
また、ｎ+型ソース領域４およびｐ+型コンタクト領域５の表面やゲート電極９の表面には、ソース電極１０およびゲート配線１１が形成されている。ソース電極１０およびゲート配線１１は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やゲート電極９がｎドープの場合にはゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト領域５やゲート電極９がｐドープの場合にはゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１０およびゲート配線１１は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホール１２ａを通じてソース電極１０はｎ+型ソース領域４およびｐ+型コンタクト領域５と電気的に接触させられ、また層間絶縁膜１２に形成された図示しないコンタクトホールを通じてゲート配線１１はゲート電極９と電気的に接触させられている。
【００３０】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３１】
このように構成されたＭＯＳＦＥＴは、ゲート電極９に対してゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ７の側面に配置されたゲート酸化膜８と接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１３との間に電流を流す。このとき、本実施形態では、ｐ+型層６がチャネル領域に干渉しないようにゲート酸化膜８から所定間隔（例えば０．３μｍ以上）離間した配置とされているため、チャネル移動度を損なわないようにできる。
【００３２】
また、ｎ+型ソース領域４の下方にｐ+型層６を備えた構成としているため、ｎ+型ソース領域４を形成する際に注入されたｎ型不純物がｎ+型ソース領域４の所望深さよりも深い位置まで入り込んだとしても、それをｐ+型層６にて補償することが可能となる。このため、ｎ+型ソース領域４の下方においてｐ+型層６およびｐ型ベース領域３がパンチスルーしてしまうことを防止でき、ｎ+型ソース領域４の深さに関係なくドレイン−ソース間の耐圧を確保することが可能となる。
【００３３】
次に、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造方法について説明する。図２〜図５は、図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。この図を参照して説明する。
【００３４】
〔図２（ａ）に示す工程〕
まず、表面が（０００−１）ｃ面で構成された窒素濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。そして、このｎ+型基板１の表面に窒素濃度が例えば８．０×１０15／ｃｍ3で厚さ１５μｍ程度のｎ-型ドリフト層２をエピタキシャル成長させる。次に、ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク（図示せず）を形成したのち、フォトリソグラフィ工程を経て、ｐ型ベース領域３の形成予定領域においてマスクを開口させる。そして、マスク上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、例えばボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3、厚さ２．０μｍ程度のｐ型ベース領域３を形成する。その後、マスクを除去する。
【００３５】
なお、ここではｐ型ベース領域３をイオン注入によって形成した場合について説明したが、ｐ型不純物をドープしたエピタキシャル成長によってｐ型ベース領域３を形成しても構わない。
【００３６】
〔図２（ｂ）に示す工程〕
ｐ型ベース領域３（および図示しないがｎ-型ドリフト層２の露出部分）の上に、例えばＬＴＯ等で構成されるマスク２０を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト領域５の形成予定領域においてマスク２０を開口させる。続いて、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入したのち、注入されたイオンを活性化することで、１．０×１０19〜１．０×１０21／ｃｍ3（例えば１．０×１０20／ｃｍ3）、厚さが０．２〜１．０μｍ（例えば０．７μｍ）程度のｐ+型コンタクト領域５が形成される。その後、マスク２０を除去する。
【００３７】
〔図２（ｃ）に示す工程〕
ｐ型ベース領域３やｐ+型コンタクト領域５（および図示しないがｎ-型ドリフト層２の露出部分）の上に、例えばＬＴＯ等で構成されるマスク２１を成膜し、フォトリソグラフィ工程を経て、ｐ+型層６の形成予定領域においてマスク２１を開口させる。続いて、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入したのち、注入されたイオンを活性化することで、１．０×１０18／ｃｍ3〜１．０×１０21／ｃｍ3（例えば１．０×１０19／ｃｍ3）、厚さ０．１〜１．０μｍ（例えば０．３μｍ）程度のｐ+型層６が形成される。
【００３８】
〔図３（ａ）に示す工程〕
先程使用したマスク２１に対してフォトリソグラフィ工程を行い、ｎ+型ソース領域４の形成予定領域上においてマスク２１を開口させる。続いて、ｎ型不純物（例えば窒素）をイオン注入したのち、注入されたイオンを活性化することで、表層部の窒素濃度が１．０×１０20〜１．０×１０21／ｃｍ3（例えば１．０×１０21／ｃｍ3）、厚さ０．２〜１．０μｍ（例えば０．３μｍ）程度のｎ+型ソース領域４が形成される。その後、マスク２１を除去する。このように、ｎ+型ソース領域４の形成用マスクとｐ+型層６の形成用マスクを兼用することにより、これらをセルフアライメント（自己整合）で形成できると共に、マスク成膜工程を省略でき、製造工程の簡略化を図ることが可能となる。
【００３９】
〔図３（ｂ）に示す工程〕
ｐ型ベース領域３やｎ+型ソース領域４およびｐ+型コンタクト領域５（さらに図示しないがｎ-型ドリフト層２の露出部分）の上に、例えばＬＴＯ等で構成されるエッチングマスク２２を成膜し、フォトリソグラフィ工程を経て、トレンチ７の形成予定領域においてエッチングマスク２２を開口させる。そして、エッチングマスク２２を用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ７を形成する。その後、エッチングマスク２２を除去する。
【００４０】
〔図３（ｃ）に示す工程〕
ゲート酸化膜形成工程を行い、ゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成している。このようなゲート酸化によれば、トレンチ７の底面がｎ+型基板１の表面と同じ（０００−１）ｃ面、側面が［１１−２０］方向に延設された面、例えばａ（１１２０）面とされているため、トレンチ７の底部での酸化レートがトレンチ７の側面での酸化レートよりも５倍程度速くなる。このため、例えばゲート酸化膜８の厚みはトレンチ７の側面上で４０ｎｍ程度、トレンチ７の底部上で２００ｎｍ程度となる。
【００４１】
続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、フォトリソグラフィ・エッチングにて形成されたレジストをマスクとして用いてポリシリコン層およびゲート酸化膜８をパターニングする。これにより、トレンチ７内にゲート酸化膜８およびゲート電極９を残すことができる。
【００４２】
この後の工程に関しては、従来と同様であり、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト領域５に繋がるコンタクトホール１２ａを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール１２ａ内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１０やゲート配線１１を形成する。そして、ｎ+型基板１の裏面側にドレイン電極１３を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００４３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ+型層６の構造を変更したものである。本実施形態のＭＯＳＦＥＴの基本構造は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４４】
図４は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、ｐ+型層６をｎ+型ソース領域４の下方に配置しているが、本実施形態の場合、ｐ+型層６をトレンチ７の側面においてゲート酸化膜８と接するように形成している。このように、ｐ+型層６がゲート酸化膜８と接するような形状であっても良い。ただし、このような構造の場合、ｐ+型層６がチャネル領域に干渉することになるため、第１実施形態と比べてチャネル移動度が低くなる。
【００４５】
このような構造のＭＯＳＦＥＴの製造方法に関しては、ほぼ第１実施形態と同様であるが、ｐ+型層６がゲート酸化膜８と接するような形状、つまりｎ+型ソース領域４と同様の形状となるため、図２（ｃ）に示す工程を省略し、最初からマスク２１をｎ+型ソース領域４およびｐ+型層６の形成予定領域を開口させるような形状にパターニングしておけば良い。このため、ＭＯＳＦＥＴの製造工程の簡略化を図ることが可能となる。
【００４６】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してｐ+型コンタクト領域５の構造を変更したものである。本実施形態のＭＯＳＦＥＴの基本構造は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４７】
図５は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、ｐ+型コンタクト領域５の深さをｐ+型層６と同じ深さにしている。このようにしても、第１実施形態と同様の効果を得ることができる。
【００４８】
このような構造のＭＯＳＦＥＴの製造方法に関しては、ほぼ第１実施形態と同様であるが、ｐ+型コンタクト領域５をｐ+型層６と同等の深さにしているため、これらを同時に形成することが可能となる。このため、図２（ｂ）、（ｃ）に示す工程を同時に行うことが可能となる。
【００４９】
なお、図２（ｂ）、（ｃ）に示す工程を同時に行う場合、マスク２０をｐ+型コンタクト領域５とｐ+型層６の形成予定領域を開口させるようにパターニングしておき、ｐ型不純物をイオン注入すれば良い。ただし、この場合、ｎ+型ソース領域４をｐ+型層６の形成用マスクと別マスクを用いて形成することになる。
【００５０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第２実施形態と第３実施形態とを組み合わせたものである。本実施形態のＭＯＳＦＥＴの基本構造は第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５１】
図６は、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。この図に示されるように、ｐ+型層６をトレンチ７の側面においてゲート酸化膜８と接するように形成しており、かつ、ｐ+型コンタクト領域５の深さをｐ+型層６と同じ深さにしている。このような構造にしても、ｎ+型ソース領域４の深さに関係なくドレイン−ソース間の耐圧を確保することが可能となる。
【００５２】
このような構造のＭＯＳＦＥＴの製造方法に関しては、ほぼ第１実施形態と同様であるが、ｐ+型コンタクト領域５をｐ+型層６と同等の深さにし、かつ、ｐ+型層６がゲート酸化膜８に接する構造となっているため、これらをエピタキシャル成長によって形成することもできる。これにより、ＭＯＳＦＥＴの製造工程の簡略化を図ることが可能となる。        
【００５３】
（他の実施形態）
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、ここではトレンチゲート構造の反転型素子としてＭＯＳＦＥＴを例に挙げて説明したが、ＩＧＢＴに関しても本発明を適用することができる。
【００５４】
また、上記各実施形態では、各部の濃度や厚みなどの一例を示したが、これらは単なる一例に過ぎず、ＭＯＳＦＥＴの設計ルールに応じて適宜変更できるものである。さらに、上記各実施形態では、（０００−１）ｃ面を用いて［１１−２０］方向を側面とするトレンチ７を形成するようにした場合について説明したが、これに関しても単に一例を示したに過ぎず、他の面方位の基板を用いても構わない。
【００５５】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図２】図１に示すトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。
【図３】図２に続くトレンチゲート型のＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図５】本発明の第３実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図６】本発明の第４実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの断面図である。
【図７】ＭＯＳＦＥＴにおける深さ方向のｎ型不純物の濃度分布を示したグラフである。
【符号の説明】
【００５７】
１      ｎ+型基板
２      ｎ-型ドリフト層
３      ｐ型ベース領域
４      ｎ+型ソース領域
５      ｐ+型コンタクト領域
６      ｐ+型層
７      トレンチ
８      ゲート酸化膜
９      ゲート電極
１０    ソース電極
１１    ゲート配線
１２    層間絶縁膜
１２ａ  コンタクトホール
１３    ドレイン電極
２０    マスク
２１    マスク
２２    エッチングマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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