(57)【要約】【課題】従来の半導体記憶装置は、リーク電流によりデータの読み出し不良が発生する問題があった。【解決手段】本発明にかかる半導体記憶装置は、伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、負荷トランジスタ２１と駆動トランジスタ１１の接続点に接続される第１の伝達トランジスタ３１と、第１の伝達トランジスタ３１とビット線ＤＢとの間に接続される第２の伝達トランジスタ４１と、第１の伝達トランジスタ３１と第２の伝達トランジスタ４１との接続点と定電圧ノードＶＤＤとの間に接続され、第１の伝達トランジスタ３１及び第２の伝達トランジスタ４１の少なくとも一方に対して排他的に導通状態となる補償トランジスタ５１と、を有するものである。【選択図】図１
2009064482.tif 000002
【特許請求の範囲】
【請求項１】
伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、
前記負荷トランジスタと前記駆動トランジスタの接続点に接続される第１の伝達トランジスタと、
前記第１の伝達トランジスタとビット線との間に接続される第２の伝達トランジスタと、
前記第１の伝達トランジスタと前記第２の伝達トランジスタとの接続点と定電圧ノードとの間に接続され、前記第１の伝達トランジスタ及び前記第２の伝達トランジスタの少なくとも一方に対して排他的に導通状態となる補償トランジスタと、
を有する半導体記憶装置。
【請求項２】
前記定電圧ノードには、前記ビット線の論理値がハイレベルであるときの電圧値と同じ電圧値の電圧が供給される請求項１に記載の半導体記憶装置。
【請求項３】
前記定電圧ノードには、前記メモリセルの電源電圧が供給される請求項１に記載の半導体記憶装置。
【請求項４】
前記補償トランジスタは、前記第１の伝達トランジスタが遮断状態であるときに導通状態となる請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記補償トランジスタは、前記第１の伝達トランジスタ及び前記第２のトランジスタとは異なる制御信号によって導通状態が制御される請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記補償トランジスタが遮断状態となる期間は、前記第１の伝達トランジスタあるいは前記第２の伝達トランジスタが導通状態となる期間よりも長い請求項１乃至５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、前記第１、第２の伝達トランジスタ及び前記補償トランジスタを有する前記メモリセルが一つの前記ビット線に対して複数接続される請求項１乃至６のいずれか１項に記載の半導体記憶装置。
【請求項８】
伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成され、複数の前記メモリセルが一つのビット線に接続され、複数の前記メモリセルのうち選択した一つのメモリセルに対してデータの読み出し動作又は書き込み動作を行なう半導体記憶装置であって、
前記メモリセルは、
前記負荷トランジスタと前記駆動トランジスタの接続点に接続される第１の伝達トランジスタと、
前記第１の伝達トランジスタとビット線との間に接続される第２の伝達トランジスタと、
前記第１の伝達トランジスタと前記第２の伝達トランジスタとの接続点と定電圧ノードとの間に接続され、他のメモリセルに対する前記読み出し動作又は前記書き込み動作が行なわれている期間に前記定電圧ノードに供給される電圧を前記第１、第２の伝達トランジスタの接続点に供給する補償トランジスタと、
を有する半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一つにＳＲＡＭ（Static Random Access Memory）がある。ここで、ＳＲＡＭの回路の一例を図５に示す。図５に示すＳＲＡＭ１００は、ビット線ＤＴ、ＤＢによって構成されるビット線対に複数のメモリセルＦ１〜Ｆｎが接続される。メモリセルＦ１〜Ｆｎは、それぞれ駆動トランジスタ１１０、１１１、負荷トランジスタ１２０、１２１、伝達トランジスタ１３０、１３１を有している。そして、駆動トランジスタと負荷トランジスタとが接続される接点に形成される記憶ノードに記憶されたデータを伝達トランジスタを介してビット線ＤＴ、ＤＢに伝達することで、データを読み出す。
【０００３】
ここで、メモリセルＦ１に記憶されたデータの読み出し動作のタイミングチャートを図６に示す。図６に示す例では、メモリセルＦ１のビット線ＤＴ側の記憶ノードＤ０１がロウレベル（例えば、接地電圧）、ビット線ＤＢ側の記憶ノードＥ０１がハイレベル（例えば、電源電圧）を保持しており、メモリセルＦｎ−１のビット線ＤＴ側の記憶ノードＤ０ｎ−１がハイレベル、ビット線ＤＢ側の記憶ノードＥ０ｎ−１がロウレベルを保持しており、メモリセルＦｎのビット線ＤＴ側の記憶ノードＤ０ｎがハイレベル、ビット線ＤＢ側の記憶ノードＥ０ｎがロウレベルを保持しているものとする。
【０００４】
図６に示すタイミングチャートでは、タイミングＴ１１〜Ｔ１２の期間にメモリセルＦ１を選択するワード線ＷＬ１がハイレベルとなる。一方、タイミングＴ１１〜Ｔ１２の期間であっても、メモリセルＦｎ−１、Ｆｎを選択するワード線ＷＬｎ−１、ＷＬｎはロウレベルを維持する。従って、タイミングＴ１１〜Ｔ１２の期間にメモリセルＦ１の記憶ノードＤ０１、Ｅ０１からビット線ＤＴ、ＤＢにデータが読み出される。データが読み出された結果、ビット線ＤＴはロウレベルとなり、ビット線ＤＢはハイレベルを維持する。
【０００５】
しかし、ＳＲＡＭ１００では、メモリセルＦｎ−１、Ｆｎのビット線ＤＢ側の記憶ノードＥ０ｎ−１、Ｅ０ｎがロウレベルを保持しているのに対して、ビット線ＤＢがデータ読み出し後にハイレベルとなる。これによって、メモリセルＦｎ−１、Ｆｎの伝達トランジスタ１３１のソースドレイン間に電位差が生じる。ここで、ワード線ＷＬｎ−１、ＷＬｎがロウレベルであるため伝達トランジスタ１３１は遮断した状態であるが、ビット線ＤＢと記憶ノードとの間の電位差によってメモリセルＦｎ−１、Ｆｎの伝達トランジスタ１３１のソースドレイン間にリーク電流Ｉｌｅａｋが流れる。また、ビット線ＤＢ側の記憶ノードＥ０１とビット線ＤＢとの電位差は実質的になくなるため、伝達トランジスタ１３１は導通する状態であるものの、遮断状態と等価な状態となる。そのため、ビット線ＤＢは、ハイインピーダンス状態となる。このようなことから、このリーク電流Ｉｌｅａｋによって、ＳＲＡＭ１００では、ハイレベルを維持すべきビット線ＤＢの電位が低下する。図６に示すタイミングチャートにおいても、タイミングＴ１１〜Ｔ１２でビット線ＤＢの電位が低下している。
【０００６】
近年の半導体記憶装置は、消費電力を低減するために動作電源電圧を低く設定する。そのため、ビット線ＤＴ、ＤＢにおけるハイレベルとロウレベルとの電位差が小さくなっている。このような半導体記憶装置において、ビット線の電位低下が発生すると、ビット線が接続されるセンスアンプにおいて、ビット線間の電位差を正しく検出できず、データの読み出し不良が発生する問題がある。
【０００７】
そこで、ビット線の電位低下によるデータの読み出し不良を回避する技術が特許文献１に開示されている。特許文献１では、メモリセル及びビット線に加えて、リーク検知線、リーク生成回路及び信号補正回路を有している。リーク検知線は、ビット線と平行に配置される。リーク生成回路は、リーク検知線に対してリーク電流を供給する。信号補正回路は、リーク検知線の電位状態を検知し、ビット線により伝達された信号を補正する。つまり、特許文献１では、リーク電流による電位低下が発生するリーク検知線の電位とビット線の電位とに基づいてビット線により伝達される信号の電位レベルを補正する。これによって、特許文献１では、リーク電流によるビット線の電位低下が発生した場合のデータの読み出し不良を回避する。
【特許文献１】特開２００４−２８８３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１では、リーク検知線、リーク生成回路及び信号補正回路がメモリセル及びビット線に対して追加されるため、回路規模が大きくなる問題がある。また、リーク生成回路とメモリセルとは異なるトランジスタで形成される。そのため、製造工程におけるトランジスタのばらつきによって、リーク生成回路で生成されるリーク電流の電流量とメモリセルで発生するリーク電流の電流量とがばらつく可能性がある。つまり、特許文献１では、メモリセルのリーク電流とリーク生成回路のリーク電流とが必ずしも対応しない場合があり、データの読み出し精度が低下する問題がある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成される半導体記憶装置であって、前記負荷トランジスタと前記駆動トランジスタの接続点に接続される第１の伝達トランジスタと、前記第１の伝達トランジスタとビット線との間に接続される第２の伝達トランジスタと、前記第１の伝達トランジスタと前記第２の伝達トランジスタとの接続点と定電圧ノードとの間に接続され、前記第１の伝達トランジスタ及び前記第２の伝達トランジスタの少なくとも一方に対して排他的に導通状態となる補償トランジスタと、を有する半導体記憶装置である。
【００１０】
本発明の別の態様は、伝達トランジスタ、負荷トランジスタ及び駆動トランジスタによって一つのメモリセルが形成され、複数の前記メモリセルが一つのビット線に接続され、複数の前記メモリセルのうち選択した一つのメモリセルに対してデータの読み出し動作又は書き込み動作を行なう半導体記憶装置であって、前記メモリセルは、前記負荷トランジスタと前記駆動トランジスタの接続点に接続される第１の伝達トランジスタと、前記第１の伝達トランジスタとビット線との間に接続される第２の伝達トランジスタと、前記第１の伝達トランジスタと前記第２の伝達トランジスタとの接続点と定電圧ノードとの間に接続され、他のメモリセルに対する前記読み出し動作又は前記書き込み動作が行なわれている期間に前記定電圧ノードに供給される電圧を前記第１、第２の伝達トランジスタの接続点に供給する補償トランジスタと、を有する半導体記憶装置である。
【００１１】
本発明の半導体記憶装置によれば、補償トランジスタが第１、第２の伝達トランジスタと排他的に導通状態となる。これによって、ビット線と非選択メモリセルの記憶ノードとの間に電位差が生じた場合であっても、補償トランジスタによって第１の伝達トランジスタと第２の伝達トランジスタとの接続点に定電圧ノードからの電圧が供給されるため、第２の伝達トランジスタのソースドレイン間に電位差が生じることがない。その結果、非選択メモリセルの第２の伝達トランジスタのソースドレイン間にリーク電流が流れることがない。これによって、本発明の半導体記憶装置は、ビット線からメモリセルに流れるリーク電流を防止することが可能である。
【発明の効果】
【００１２】
本発明にかかる半導体記憶装置は、リーク電流に起因するデータの読み出し不良を防止することが可能である。
【発明を実施するための最良の形態】
【００１３】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態では、半導体記憶装置の一例としてＳＲＡＭについて説明する。図１にＳＲＡＭ１の回路図を示す。図１に示すようにＳＲＡＭ１は、ビット線ＤＴ、ＤＢによって構成されるビット線対に複数のメモリセルが接続される。本実施の形態では、一つのビット線対に対してメモリセルＣ１〜Ｃｎが接続される。また、ＳＲＡＭ１は、ビット線ＤＴ、ＤＢの電位差をセンスアンプ（不図示）で検出することでメモリセルに記憶されたデータを読み出す。
【００１４】
メモリセルＣ１〜Ｃｎは同じ構成であるため、ここではメモリセルＣ１を例にメモリセルについて説明する。メモリセルＣ１は、駆動トランジスタ１０、１１、負荷トランジスタ２０、２１、第１の伝達トランジスタ３０、３１、第２の伝達トランジスタ４０、４１、を有する。本実施の形態では、駆動トランジスタ１０、１１、第１の伝達トランジスタ３０、３１、第２の伝達トランジスタ４０、４１をＮＭＯＳトランジスタで形成し、負荷トランジスタ２０、２１、補償トランジスタ５０、５１をＰＭＯＳトランジスタで形成する。
【００１５】
駆動トランジスタ１０と負荷トランジスタ２０は、電源電圧を供給する電源ノードＶＤＤと接地電圧を供給する接地ノードＶＳＳとの間に直列に接続される。また、駆動トランジスタ１０のゲートと負荷トランジスタ２０のゲートは、共通に接続される。駆動トランジスタ１０のドレインと負荷トランジスタ２０のドレインとの接続点は、第１の記憶ノードＡ０１となる。駆動トランジスタ１１と負荷トランジスタ２１は、電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続される。また、駆動トランジスタ１１のゲートと負荷トランジスタ２１のゲートは、共通に接続される。駆動トランジスタ１１のドレインと負荷トランジスタ２１のドレインとの接続点は、第２の記憶ノードＢ０１となる。そして、第１の記憶ノードＡ０１は、駆動トランジスタ１１及び負荷トランジスタ２１のゲートに接続される。第２の記憶ノードＢ０１は、駆動トランジスタ１０及び負荷トランジスタ２０のゲートに接続される。
【００１６】
第１の伝達トランジスタ３０は第１の記憶ノードＡ０１に接続される。第２の伝達トランジスタ４０は、第１の伝達トランジスタ３０とビット線ＤＴとの間に接続される。つまり、第１の伝達トランジスタ３０と第２の伝達トランジスタ４０とは第１の記憶ノードＡ０１とビット線ＤＴとの間に直列に接続される。第１の伝達トランジスタ３０と第２の伝達トランジスタ４０との接続点を以下では第１の補償ノードＡ１１と称す。第１の伝達トランジスタ３０のゲート及び第２の伝達トランジスタ４０のゲートはともにワード線ＷＬ１に接続される。ワード線ＷＬ１は、第１、第２の伝達トランジスタ及び補償トランジスタの導通状態を制御する制御信号を伝達する。ＳＲＡＭ１は、この制御信号に基づきデータの書き込み及び読み出しを行なうメモリセルを選択する。補償トランジスタ５０は、第１の補償ノードＡ１１と定電圧ノードとの間に接続される。補償トランジスタ５０のゲートは、ワード線ＷＬ１に接続される。定電圧ノードの電圧は、ビット線の論理値がハイレベルであるときの電圧と同じ電圧が供給されるノードである。そのため、本実施の形態では、定電圧ノードとして電源ノードＶＤＤを用いる。
【００１７】
第１の伝達トランジスタ３１は第２の記憶ノードＢ０１に接続される。第２の伝達トランジスタ４１は、第１の伝達トランジスタ３１とビット線ＤＢとの間に接続される。つまり、第１の伝達トランジスタ３１と第２の伝達トランジスタ４１とは第２の記憶ノードＢ０１とビット線ＤＢとの間に直列に接続される。第１の伝達トランジスタ３１と第２の伝達トランジスタ４１との接続点を以下では第２の補償ノードＢ１１と称す。第１の伝達トランジスタ３１のゲート及び第２の伝達トランジスタ４１のゲートはともにワード線ＷＬ１に接続される。補償トランジスタ５１は、第２の補償ノードＢ１１と定電圧ノード（例えば、電源ノードＶＤＤ）との間に接続される。補償トランジスタ５１のゲートは、ワード線ＷＬ１に接続される。
【００１８】
なお、メモリセルＣｎ−１では、第１の記憶ノードＡ０１に対応するノードを第１の記憶ノードＡ０ｎ−１と称し、第１の補償ノードＡ１１に対応するノードを第１の補償ノードＡ１ｎ−１と称し、第２の記憶ノードＢ０１に対応するノードを第２の記憶ノードＢ０ｎ−１と称し、第２の補償ノードＢ１１に対応するノードを第２の補償ノードＢ１ｎ−１と称する。メモリセルＣｎでは、第１の記憶ノードＡ０１に対応するノードを第１の記憶ノードＡ０ｎと称し、第１の補償ノードＡ１１に対応するノードを第１の補償ノードＡ１ｎと称し、第２の記憶ノードＢ０１に対応するノードを第２の記憶ノードＢ０ｎと称し、第２の補償ノードＢ１１に対応するノードを第２の補償ノードＢ１ｎと称する。また、メモリセルＣｎ−１のワード線をワード線ＷＬｎ−１と称し、メモリセルＣｎのワード線をワード線ＷＬｎと称す。
【００１９】
次に、本実施の形態にかかるＳＲＡＭ１におけるデータの読み出し動作について説明する。ここでは、一つのビット線対に、異なる論理値を保持する複数のメモリセルが接続され、複数のメモリセルのいずれか一つからデータを読み出す場合について説明する。メモリセルが保持する論理値には、第１の記憶ノードにロウレベル（例えば、接地電圧と同じ電圧であって、図１において"Ｌ"で示す）を保持し、第２の記憶ノードにハイレベル（例えば、電源電圧と同じ電圧値であって、図１において"Ｈ"で示す）を保持する第１の論理値と、第１の記憶ノードにハイレベル保持し、第２の記憶ノードにロウレベルを保持する第２の論理値とがある。図１に示す例では、メモリセルＣ１が第１の論理値を保持しており、メモリセルＣｎ−１、Ｃｎが第２の論理値を保持している。
【００２０】
図２にＳＲＡＭ１における読み出し動作のタイミングチャートを示す。図２は、メモリセルＣ１からデータを読み出す場合のタイミングチャートを示す。読み出し動作は、ワード線ＷＬ１がハイレベルとなるタイミングＴ１〜Ｔ２の期間に行なわれる。なお、ＳＲＡＭ１は、メモリセルへのアクセスが行なわれない期間にプリチャージ動作を行ない、ビット線対をプリチャージ電圧とする。本実施の形態におけるプリチャージ電圧は、電源電圧と同じ電圧値とする。
【００２１】
タイミングＴ１において、ワード線ＷＬ１がロウレベルからハイレベルになると、第１の伝達トランジスタ３０、３１、第２の伝達トランジスタ４０、４１は導通した状態となる。一方、補償トランジスタ５０、５１は、遮断状態となる。これによって、ビット線ＤＴと第１の記憶ノードＡ０１とが電気的に接続された状態となり、第１の記憶ノードＡ０１に保持されているデータ（ここでは、ロウレベル）に基づきビット線ＤＴがロウレベルになる。一方、ビット線ＤＢ及び第２の記憶ノードＢ０１も電気的に接続された状態となるが、第１の記憶ノードＡ０１に保持されているデータがハイレベルであるため、ビット線ＤＴはハイレベルを維持する。このとき第２の記憶ノードＢ０１とビット線ＤＢとの電位差は実質的になくなるため、第１の伝達トランジスタ３１及び第２の伝達トランジスタ４１は導通する状態であるものの、遮断状態と等価な状態となる。そのため、ビット線ＤＢは、ハイインピーダンス状態となる。
【００２２】
これに対して、ワード線ＷＬｎ−１、ＷＬｎはロウレベルを維持するため、メモリセルＣｎ−１、Ｃｎでは、第１の伝達トランジスタ３０、３１、第２の伝達トランジスタ４０、４１は遮断状態であり、補償トランジスタ５０、５１は導通した状態である。従って、メモリセルＣｎ−１では、ビット線ＤＴと第１の記憶ノードＡ０ｎ−１とが遮断された状態であり、ビット線ＤＢと第２の記憶ノードＢ０ｎ−１とが遮断された状態となる。また、第１の補償ノードＡ１ｎ−１及び第２の補償ノードＢ１ｎ−１には電源電圧が供給される。ここで、メモリセルＣｎ−１の第２の記憶ノードＢ０ｎ−１にはロウレベルが保持されており、ビット線ＤＢがハイレベルとなっている。
【００２３】
そのため、第１の伝達トランジスタ３１のソースドレイン間に電位差が発生して第１の伝達トランジスタ３１を介して第２の補償ノードＢ１ｎ−１から第２の記憶ノードＢ０ｎ−１にリーク電流が流れる。一方、第２の補償ノードＢ１ｎ−１には補償トランジスタ５１を介して電源電圧が供給されるため、第２の伝達トランジスタ４１のソースドレイン間には電位差が発生せず、第２の伝達トランジスタのソースドレイン間には、リーク電流が流れない。つまり、ビット線ＤＢがハイインピーダンス状態であっても、ビット線ＤＢからメモリセルＣｎ−１に流れ込むリーク電流は発生しないため、ビット線ＤＢの電位が低下することがない。
【００２４】
メモリセルＣｎには、メモリセルＣｎ−１と同じ論理値を保持し、ロウレベルの制御信号（ワード線ＷＬｎの電位）が供給されている。そのため、メモリセルＣｎにおいても、メモリセルＣｎ−１と同様にビット線ＤＢからメモリセルＣｎに流れ込むリーク電流は発生しない。
【００２５】
上記説明より、本実施の形態にかかるＳＲＡＭ１は、データの読み出し期間において第１の伝達トランジスタ及び第２の伝達トランジスタに対して補償トランジスタを排他的に導通状態となるように制御する。つまり、第１、第２の伝達トランジスタが遮断状態であるとき、補償トランジスタが補償ノードの電圧値を低電圧ノードの電圧値（例えば、ビット線がハイレベルであるときの電圧値）と同じにする。これによって、ハイレベルのビット線に接続される第２の伝達トランジスタのソースドレイン間の電位差が実質的になくなる。従って、ロウレベルを保持する記憶ノードが遮断状態の伝達トランジスタを介してハイレベルを維持するハイインピーダンス状態のビット線に接続される場合であっても、第２の伝達トランジスタのソースドレイン間に流れるリーク電流を防止することが可能である。つまり、ＳＲＡＭ１は、ハイインピーダンス状態のビット線から電荷を引き抜くことがないため、ハイインピーダンス状態のビット線の電位を低下させることはない。
【００２６】
また、本実施の形態にかかるＳＲＡＭ１では、他のメモリセルにおいてデータの読み出し動作が行なわれている期間に、読み出し動作の対象となっていないメモリセルの補償トランジスタを導通状態とする。これによって、読み出し動作対象となっていないメモリセルのビット線と記憶ノードとの間に電位差が生じた場合であっても、第２の伝達トランジスタのソースドレイン間に流れるリーク電流を防止することができる。従って、ハイインピーダンス状態のビット線から読み出し動作の対象となっていないメモリセルに流れるリーク電流を防止して、ビット線の電位低下を防止することができる。つまり、本実施の形態にかかるＳＲＡＭ１は、一つのビット線に複数のメモリセルが接続される場合により顕著な効果を奏する。
【００２７】
このように、ビット線の電圧値を安定化させることで、ＳＲＡＭ１は、ビット線間の電位差を安定して確保できる。そのため、ＳＲＡＭ１は、低い動作電源電圧を用いた場合であっても、データの読み出し不良を防止することができる。また、特許文献１に記載の半導体記憶装置ではリーク生成回路及び信号補正回路を追加していたが、本実施の形態のＳＲＡＭ１では一対の補償トランジスタ及び伝達トランジスタを追加するのみである。従って、回路規模の増大も抑制することが可能である。
【００２８】
なお、第１の伝達トランジスタと補償トランジスタとがともに導通状態となった場合、記憶ノードのデータが破壊される恐れがある。そのため、データの破壊を防止するために、補償トランジスタは、第１の伝達トランジスタと排他的に導通状態となるように制御されることが好ましい。
【００２９】
実施の形態２
実施の形態２にかかるＳＲＡＭ２の回路図を図４に示す。図４に示すように、ＳＲＡＭ２は、ワード線ＷＬ１〜ＷＬｎとは異なる制御信号線ＣＮＴ１〜ＣＮＴｎを有する。制御信号線ＣＮＴ１〜ＣＮＴｎは、それぞれメモリセルＣ１〜Ｃｎの補償トランジスタ５０、５１のゲートに接続される。本実施の形態では、ワード線ＷＬ１〜ＷＬｎを介して伝達される制御信号によって第１の伝達トランジスタ３０、３１及び第２の伝達トランジスタ４０、４１の導通状態を制御し、制御信号線ＣＮＴ１〜ＣＮＴｎを介して伝達される制御信号によって補償トランジスタ５０、５１の導通状態を制御する。
【００３０】
ここで、ＳＲＡＭ２における２つの制御信号の関係を図５に示す。なお、図５では、一例としてメモリセルＣ１に与えられる制御信号のみを示した。図５に示すように、ワード線ＷＬ１の制御信号は、データの読み出し期間（タイミングＴ４〜Ｔ５）においてハイレベルとなる。これに対して、制御信号線ＣＮＴ１の制御信号は、データの読み出し期間よりも長い期間（タイミングＴ３〜Ｔ６）においてハイレベルとなる。つまり、ＳＲＡＭ２では、第１、第２の伝達トランジスタが導通状態となる期間よりも長い期間において補償トランジスタが遮断状態となる。
【００３１】
補償トランジスタと第１、第２の伝達トランジスタは、データの読み出し期間において排他的に導通状態となっていればデータの読み出しにおいて問題はない。しかし、第２の伝達トランジスタと補償トランジスタは異なる導電型のトランジスタである。そのため、第１、第２のトランジスタと補償トランジスタとでは、閾値電圧が異なる。このとき、同じ制御信号に基づき第１、第２のトランジスタと補償トランジスタを制御した場合、第１の伝達トランジスタと補償トランジスタがともに導通状態となる場合がある。このような状態となると、第１の伝達トランジスタを介して記憶ノードに電源電圧が印加され、記憶ノードに保持されているロウレベルデータが破壊される恐れがある。
【００３２】
これに対して、ＳＲＡＭ２では、補償トランジスタが遮断状態となった後に伝達トランジスタを導通状態とする。これによって、ＳＲＡＭ２は、ロウレベルを保持している記憶ノードに電源電圧が印加されることを防止することが可能になる。また、ＳＲＡＭ２では、記憶ノードからのデータの読み出しが完了した後に補償トランジスタを導通状態とする。これによって、伝達トランジスタが導通状態である場合に補償トランジスタが導通状態となることがない。
【００３３】
上記説明より、実施の形態２にかかるＳＲＡＭ２は、実施の形態１にかかるＳＲＡＭ１よりも、データの破壊を防止する能力が高く、データの信頼性を向上させることが可能である。なお、データの読み出し期間と補償トランジスタを遮断状態とする期間との差は、リーク電流の増大を防止するため小さく設定することが好ましい。
【００３４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１にかかるＳＲＡＭの回路図である。
【図２】実施の形態１にかかるＳＲＡＭにおける読み出し動作のタイミングチャートである。
【図３】実施の形態２にかかるＳＲＡＭの回路図である。
【図４】実施の形態２における制御信号の関係を示すタイミングチャートである。
【図５】一般的なＳＲＡＭの回路図である。
【図６】ＳＲＡＭの読み出し動作における課題を説明するためのタイミングチャートである。
【符号の説明】
【００３６】
１、２    ＳＲＡＭ
１０、１１    駆動トランジスタ
２０、２１    負荷トランジスタ
３０、３１、４０、４１    伝達トランジスタ
５０、５１    補償トランジスタ
ＤＴ、ＤＢ    ビット線
ＷＬ１〜ＷＬｎ    ワード線
ＶＤＤ    電源ノード
ＶＳＳ    接地ノード
Ａ０１〜Ａ０ｎ、Ｂ０１〜Ｂ０ｎ    記憶ノード
Ａ１１〜Ａ１ｎ、Ｂ１１〜Ｂ１ｎ    補償ノード
Ｃ１〜Ｃｎ    メモリセル
ＣＮＴ１〜ＣＮＴｎ    制御信号線
【図１】
2009064482.tif 000003
【図２】
2009064482.tif 000004
【図３】
2009064482.tif 000005
【図４】
2009064482.tif 000006
【図５】
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【図６】
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