(57)【要約】【課題】読み出し時間をより短くすることが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置１００の差動アンプ回路７は、初段アンプ回路６の出力であるアンプ用入力ＭＯＳトランジスタ６ｂとアンプ用基準ＭＯＳトランジスタ６ｄとの間の電位ＶＳＡＭと、電位Ｖｒｅｆと、を比較し、この比較結果に応じた信号を出力する。インバータ８は、この信号の位相を反転させた信号ＳＯＵＴを出力する。この信号ＳＯＵＴに基づいてメモリセルに記憶されたデータが読み出される。【選択図】図３
2009129472.tif 000002
【特許請求の範囲】
【請求項１】
電源に一端が接続され、ダイオード接続された第１導電型の第１の負荷ＭＯＳトランジスタと、
前記第１の負荷ＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能な不揮発性メモリセルと、
前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の負荷ＭＯＳトランジスタと、
前記第２の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性リファレンスセルと、
前記電源に一端が接続され、前記第２の負荷ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、前記第２の負荷ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第３の負荷ＭＯＳトランジスタと、
前記第３の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、ダイオード接続された第２導電型の第１の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１の負荷ＭＯＳトランジスタの他端にゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、初段アンプ回路を構成する第１導電型のアンプ用入力ＭＯＳトランジスタと、
前記アンプ用入力ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れ、前記初段アンプ回路を構成する第２導電型のアンプ用基準ＭＯＳトランジスタと、を備え、
前記初段アンプ回路の出力である前記アンプ用入力ＭＯＳトランジスタと前記アンプ用基準ＭＯＳトランジスタとの間の電位に基づいて、前記メモリセルに記憶されたデータを読み出すことを特徴とする半導体記憶装置。
【請求項２】
しきい値電圧が互いに異なる複数の前記不揮発性リファレンスセルを有し、
複数の前記リファレンスセルにそれぞれ対応して、前記第２の負荷ＭＯＳトランジスタ、第３の負荷ＭＯＳトランジスタ、第１の基準ＭＯＳトランジスタ、および前記初段アンプ回路が複数設けられ、
複数の前記初段アンプ回路のアンプ用基準ＭＯＳトランジスタのゲートが、前記第１の負荷ＭＯＳトランジスタの他端に共通に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第４の負荷ＭＯＳトランジスタと、
前記第４の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第２の基準ＭＯＳトランジスタと、
前記第４の負荷ＭＯＳトランジスタの他端と前記接地との間で、前記第２の基準ＭＯＳトランジスタと並列に接続されたダミーセルと、
前記初段アンプ回路の出力電位および前記第４の負荷ＭＯＳトランジスタと前記２の基準ＭＯＳトランジスタとの間の電位が入力され、これらの電位を比較し、この比較結果に応じた信号を出力する差動アンプと、をさらに備え、
前記メモリセルが複数設けられ、
複数の前記メモリセルにそれぞれ対応して、前記初段アンプ回路および前記差動アンプ回路が複数設けられ、
複数の前記初段アンプ回路のアンプ用基準ＭＯＳトランジスタのゲートに、前記第１の基準ＭＯＳトランジスタのゲートの電位が共通して印加され、
前記第４の負荷ＭＯＳトランジスタと前記２の基準ＭＯＳトランジスタとの間の電位が、複数の前記差動アンプ回路に共通に入力されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記アンプ用入力ＭＯＳトランジスタのゲートに一端が接続されたブート容量をさらに備え、
前記初段アンプ回路の起動とともに、前記ブート容量の他端の電位が昇圧されることを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体記憶装置。
【請求項５】
電源に一端が接続され、ダイオード接続された第１導電型の第１の負荷ＭＯＳトランジスタと、
前記第１の負荷ＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能な不揮発性メモリセルと、
前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の負荷ＭＯＳトランジスタと、
前記第２の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性リファレンスセルと、
前記電源に一端が接続され、前記第２の負荷ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、前記第２の負荷ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第３の負荷ＭＯＳトランジスタと、
前記第３の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、ダイオード接続された第２導電型の第１の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１の負荷ＭＯＳトランジスタの他端にゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、初段アンプ回路を構成する第１導電型のアンプ用入力ＭＯＳトランジスタと、
前記アンプ用入力ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れ、前記初段アンプ回路を構成する第２導電型のアンプ用基準ＭＯＳトランジスタと、
前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第４の負荷ＭＯＳトランジスタと、
前記第４の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第２導電型の第２の基準ＭＯＳトランジスタと、
前記第４の負荷ＭＯＳトランジスタの他端と前記接地との間で、前記第２の基準ＭＯＳトランジスタと並列に接続されたダミーセルと、
前記初段アンプ回路の出力である前記アンプ用入力ＭＯＳトランジスタと前記アンプ用基準ＭＯＳトランジスタとの間の電位、および前記第４の負荷ＭＯＳトランジスタと前記２の基準ＭＯＳトランジスタとの間の電位が入力され、これらの電位を比較し、この比較結果に応じた信号を出力する差動アンプ回路と、を備え、
前記差動アンプ回路の出力信号に基づいて、前記メモリセルに記憶されたデータを読み出すことを特徴とする半導体記憶装置。
【請求項６】
電源に一端が接続され、ダイオード接続された第１導電型の第１の負荷ＭＯＳトランジスタと、
前記第１の負荷ＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能な不揮発性メモリセルと、
前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の負荷ＭＯＳトランジスタと、
前記第２の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性リファレンスセルと、
前記電源に一端が接続され、前記第２の負荷ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、前記第２の負荷ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第３の負荷ＭＯＳトランジスタと、
前記第３の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、ダイオード接続された第２導電型の第１の基準ＭＯＳトランジスタと、
前記電源に一端が接続され、前記第１の負荷ＭＯＳトランジスタの他端にゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、初段アンプ回路を構成する第１導電型のアンプ用入力ＭＯＳトランジスタと、
前記アンプ用入力ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れ、前記初段アンプ回路を構成する第２導電型のアンプ用基準ＭＯＳトランジスタと、
前記初段アンプ回路の出力である前記アンプ用入力ＭＯＳトランジスタと前記アンプ用基準ＭＯＳトランジスタとの間の電位、および電源電位と接地電位の中間の固定電位が入力され、これらの電位を比較し、この比較結果に応じた信号を出力する差動アンプ回路と、を備え、
前記差動アンプ回路の出力信号に基づいて、前記メモリセルに記憶されたデータを読み出すことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば、ＮＯＲ型フラッシュメモリ等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＥＥＰＲＯＭセルにより構成され、電気的に書き込みおよび一括消去可能な半導体記憶装置（フラッシュメモリ）が種々開発されている。例えば、ＮＯＲ型フラッシュメモリの読み出し動作およびベリファイ動作は、選択されたメモリセルとリファレンスセルに流れる電流とをセンスアンプ（差動アンプ回路）により比較することで実行される（例えば、特許文献１参照。）。
【０００３】
上記従来の半導体記憶装置の読み出し動作において、例えば、メモリセルとその電流源により読み出し電圧が生成される。同様に、リファレンスセルとその電流源により基準電圧が生成される。該センスアンプは、生成されたこれらの電位を差動電圧入力とし、比較結果に応じた信号を出力する。この信号に基づいて、メモリセルに記憶されたデータが取得される。
【０００４】
該センスアンプの高速かつ安定な動作のためには、差動電位差が大きいことが望まれる。例えば、センスアンプの安定動作に必要な電圧をVとした時、その電位差が得られる時間ｔは、以下に示す式（１）で表される。
ｔ＝ＣＶ／（（Ｉｃｅｌｌ−Ｉｌｏａｄ)−（Ｉｒｅｆ−Ｉｒｌｏａｄ）)・・・（１）
【０００５】
なお、式（１）において、Cは、メモリセル側の電流源からメモリセルに至る経路の寄生容量を表し、リファレンスセル側の電流源からリファレンスセルに至る経路も等価の寄生容量を持つように設計されている。また、セル電流をＩｃｅｌｌ、リファレンスセル電流（参照電流）をＩｒｅｆとし、メモリセル側の電流源からの供給電流をＩｌｏａｄ、リファレンス側の電流源からの供給電流をＩｒｌｏａｄとする。
【０００６】
式（１）に示すように、時間ｔは、メモリセルに記憶されたデータのセンスアンプにおける判定時間を与える。また、近年、半導体記憶装置の微細化により、配線寄生容量Cは大きく、セル電流は小さくなる傾向にある。特に、多値データを記憶する半導体記憶装置においては、セル電流差はより小さくなる傾向にある。
【０００７】
微細化によりもたらされる上記傾向が与える結果は、式（１）が示すように、読み出し時間ｔの増加である。すなわち、既述の従来技術では、半導体記憶装置が微細化され、多値データの記憶に使用された場合、読み出し時間が増加し得るという問題があった。
【特許文献１】特開２００７−４２１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、読み出し時間をより短くすることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体記憶装置は、電源に一端が接続され、ダイオード接続された第１導電型の第１の負荷ＭＯＳトランジスタと、前記第１の負荷ＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能な不揮発性メモリセルと、前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の負荷ＭＯＳトランジスタと、前記第２の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性リファレンスセルと、前記電源に一端が接続され、前記第２の負荷ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、前記第２の負荷ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第３の負荷ＭＯＳトランジスタと、前記第３の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、ダイオード接続された第２導電型の第１の基準ＭＯＳトランジスタと、前記電源に一端が接続され、前記第１の負荷ＭＯＳトランジスタの他端にゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、初段アンプ回路を構成する第１導電型のアンプ用入力ＭＯＳトランジスタと、前記アンプ用入力ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れ、前記初段アンプ回路を構成する第２導電型のアンプ用基準ＭＯＳトランジスタと、を備え、前記初段アンプ回路の出力である前記アンプ用入力ＭＯＳトランジスタと前記アンプ用基準ＭＯＳトランジスタとの間の電位に基づいて、前記メモリセルに記憶されたデータを読み出すことを特徴とする。
【００１０】
本発明の他の態様に係る半導体記憶装置は、電源に一端が接続され、ダイオード接続された第１導電型の第１の負荷ＭＯＳトランジスタと、前記第１の負荷ＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能な不揮発性メモリセルと、前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の負荷ＭＯＳトランジスタと、前記第２の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性リファレンスセルと、前記電源に一端が接続され、前記第２の負荷ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、前記第２の負荷ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第３の負荷ＭＯＳトランジスタと、前記第３の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、ダイオード接続された第２導電型の第１の基準ＭＯＳトランジスタと、前記電源に一端が接続され、前記第１の負荷ＭＯＳトランジスタの他端にゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、初段アンプ回路を構成する第１導電型のアンプ用入力ＭＯＳトランジスタと、前記アンプ用入力ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れ、前記初段アンプ回路を構成する第２導電型のアンプ用基準ＭＯＳトランジスタと、前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第４の負荷ＭＯＳトランジスタと、前記第４の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第２導電型の第２の基準ＭＯＳトランジスタと、前記第４の負荷ＭＯＳトランジスタの他端と前記接地との間で、前記第２の基準ＭＯＳトランジスタと並列に接続されたダミーセルと、前記初段アンプ回路の出力である前記アンプ用入力ＭＯＳトランジスタと前記アンプ用基準ＭＯＳトランジスタとの間の電位、および前記第４の負荷ＭＯＳトランジスタと前記２の基準ＭＯＳトランジスタとの間の電位が入力され、これらの電位を比較し、この比較結果に応じた信号を出力する差動アンプ回路と、を備え、前記差動アンプ回路の出力信号に基づいて、前記メモリセルに記憶されたデータを読み出すことを特徴とする。
【００１１】
本発明のさらに他の態様に係る半導体記憶装置は、電源に一端が接続され、ダイオード接続された第１導電型の第１の負荷ＭＯＳトランジスタと、前記第１の負荷ＭＯＳトランジスタの他端と接地との間に接続され、しきい値電圧が調整可能な不揮発性メモリセルと、前記電源に一端が接続され、ダイオード接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有する第１導電型の第２の負荷ＭＯＳトランジスタと、前記第２の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、しきい値電圧が調整可能な不揮発性リファレンスセルと、前記電源に一端が接続され、前記第２の負荷ＭＯＳトランジスタのゲートにゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、前記第２の負荷ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れる第１導電型の第３の負荷ＭＯＳトランジスタと、前記第３の負荷ＭＯＳトランジスタの他端と前記接地との間に接続され、ダイオード接続された第２導電型の第１の基準ＭＯＳトランジスタと、前記電源に一端が接続され、前記第１の負荷ＭＯＳトランジスタの他端にゲートが接続され、前記第１の負荷ＭＯＳトランジスタと同じサイズを有し、初段アンプ回路を構成する第１導電型のアンプ用入力ＭＯＳトランジスタと、前記アンプ用入力ＭＯＳトランジスタの他端と前記接地との間に接続され、前記第１の基準ＭＯＳトランジスタと同じサイズを有し、前記第１の基準ＭＯＳトランジスタに流れる電流をカレントミラーした電流が流れ、前記初段アンプ回路を構成する第２導電型のアンプ用基準ＭＯＳトランジスタと、前記初段アンプ回路の出力である前記アンプ用入力ＭＯＳトランジスタと前記アンプ用基準ＭＯＳトランジスタとの間の電位、および電源電位と接地電位の中間の固定電位が入力され、これらの電位を比較し、この比較結果に応じた信号を出力する差動アンプ回路と、を備え、前記差動アンプ回路の出力信号に基づいて、前記メモリセルに記憶されたデータを読み出すことを特徴とする。
【発明の効果】
【００１２】
本発明の一態様に係る半導体記憶装置によれば、読み出し時間をより短くすることができる。
【発明を実施するための最良の形態】
【００１３】
【比較例】
【００１４】
図１は、比較例となる半導体記憶装置（ＮＯＲ型フラッシュメモリ）の回路構成の一例を示す図である。
【００１５】
既述のように、図１に示す半導体記憶装置の読み出し動作において、例えば、メモリセルとその電流源により読み出し電圧（Ｖｓａ）が生成される。同様に、リファレンスセルとその電流源により基準電圧（Ｖｒｅｆ）が生成される。センスアンプ（差動アンプ回路）は、生成されたこれらの電位を差動電圧入力とし、比較結果に応じた信号（ＳＯＵＴ）を出力する。この信号に基づいて、メモリセルに記憶されたデータが取得される。
【００１６】
ここで、図２は、図１に示す従来の半導体記憶装置のセンスアンプの各信号波形を示す図である。図２に示すように、信号ＳＡＥＮＢが“Ｈｉｇｈ”から“Ｌｏｗ”になり、読み出し電圧（Ｖｓａ）および基準電圧（Ｖｒｅｆ）が上昇する。図１に示す半導体記憶装置では、既述のように、例えば、多値化によりセル電流が小さくなると、これらの電圧の差動電位差ΔＶが、センスアンプの判定に必要な大きさになるまでの時間が増加する。
【００１７】
さらに、差動電位差ΔＶが小さいまま判定動作を開始すると、例えば、微細化により配線寄生容量が増大している場合、センスアンプの判定動作時間が長くなる。
【００１８】
このように、上記従来の半導体記憶装置では、微細化、記憶データの多値化に伴い、読み出し時間が増加し得るという課題があった。
【００１９】
以下、出願人が見出した上記課題に対応して、本発明を適用した各実施例について図面を参照しながら説明する。
【００２０】
なお、以下の実施例では、第１導電型ＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電型ＭＯＳトランジスタをｎＭＯＳトランジスタとして説明する。しかし、同様の動作を実現するように、回路の極性を変更し、第１導電型ＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電型ＭＯＳトランジスタをｐＭＯＳトランジスタとしてもよい。
【実施例１】
【００２１】
図３は、本発明の一態様である実施例１に係る半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００の要部構成を示す回路図である。図３に示すように、半導体記憶装置１００は、電流源１と、この電流源１が出力する電流を補助する補助電流源２と、ｎＭＯＳトランジスタ３と、カラムゲート４と、メモリセルアレイ５と、を備える。
【００２２】
電流源１は、電源に一端（ソース）が接続され、信号ＳＡＥＮＢが印加される第１の配線１０１にゲートが接続されたｐＭＯＳトランジスタ１ａと、このｐＭＯＳトランジスタ１ａを介して電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタである負荷ＭＯＳトランジスタ１ｂと、を有する。
【００２３】
補助電流源２は、電源に一端（ソース）が接続され、信号ＰＣＨＧＢが印加される第２の配線１０２にゲートが接続されたｐＭＯＳトランジスタ２ａと、このｐＭＯＳトランジスタ２ａを介して電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタである負荷ＭＯＳトランジスタ２ｂと、を有する。
【００２４】
ｎＭＯＳトランジスタ３は、負荷ＭＯＳトランジスタ１ｂ、２ｂの他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタ３のしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【００２５】
カラムゲート４は、ｎＭＯＳトランジスタ３の他端（ソース）とビット線ＢＬとの間に直列に接続されたｎＭＯＳトランジスタ４ａ、４ｂで構成されている。これらのｎＭＯＳトランジスタ４ａ、４ｂのゲートは、カラム選択線に接続され、このカラム選択線に印加される信号に応じて、ビット線ＢＬが選択されるようになっている。
【００２６】
メモリセルアレイ５は、複数本ずつのビット線ＢＬとワード線ＷＬ０〜ＷＬ５との交差部にメモリセル５ａが配置された構造となっている。このメモリセル５ａは、例えば、しきい値電圧が調整可能な不揮発性トランジスタ（例えば、浮遊ゲートに電子を注入する、或いは、電荷蓄積層としての窒化膜に電子をトラップさせることでしきい値調整可能なＥＥＰＲＯＭセル）により構成されている。各列に配置されたメモリセル５ａのドレインは、対応するビット線ＢＬに接続されている。
【００２７】
また、メモリセル５ａのゲート（制御ゲート）は、ワード線ＷＬ０〜ＷＬ５に接続されている。メモリセル５ａのソースは、共通ソース線ＳＬを介して接地に接続されている。すなわち、メモリセル５ａは、ｎＭＯＳトランジスタ３およびカラムゲート４を介して、ｐＭＯＳトランジスタ１ｂの他端（ドレイン）と接地との間に接続されている。
【００２８】
また、図３に示すように、半導体記憶装置１００は、基準電圧発生回路１０３を備える。この基準電圧発生回路１０３は、電流源１１と、この電流源１１が出力する電流を補助する補助電流源１２と、ｎＭＯＳトランジスタ１３と、ダミーカラムゲート１４と、リファレンスセルアレイ１５と、を備える。
【００２９】
電流源１１は、電源に一端（ソース）が接続され、第１の配線１０１にゲートが接続されたｐＭＯＳトランジスタ１１ａと、このｐＭＯＳトランジスタ１１ａを介して電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタである負荷ＭＯＳトランジスタ１１ｂと、を有する。この負荷ＭＯＳトランジスタ１１ｂは、負荷ＭＯＳトランジスタ１ｂと同じサイズを有する。
【００３０】
補助電流源２は、電源に一端（ソース）が接続され、第２の配線１０２にゲートが接続されたｐＭＯＳトランジスタ１２ａと、このｐＭＯＳトランジスタ１２ａを介して電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタである負荷ＭＯＳトランジスタ１２ｂと、を有する。
【００３１】
ｎＭＯＳトランジスタ１３は、負荷ＭＯＳトランジスタ１１ｂ、１２ｂの他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタ１３のしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【００３２】
ダミーカラムゲート１４は、ｎＭＯＳトランジスタ１３の他端（ソース）と基準ビット線ＢＬｒｅｆとの間に直列に接続されたｎＭＯＳトランジスタ１４ａ、１４ｂで構成されている。これらのｎＭＯＳトランジスタ１４ａ、１４ｂのゲートには、所定の電圧が印加されている。これにより、ｎＭＯＳトランジスタ４ａ、４ｂによる寄生容量とｎＭＯＳトランジスタ１４ａ、１４ｂによる寄生容量が等しくなるようになっている。
【００３３】
リファレンスセルアレイ１５は、基準ビット線ＢＬｒｅｆに接続されたリファレンスセル１５ａとダミーセル１５ｂとが配置された構造となっている。
【００３４】
このリファレンスセル１５ａは、例えば、メモリセル５と同様の構成およびサイズを有する、しきい値電圧が調整可能な不揮発性トランジスタ（例えば、浮遊ゲートに電子を注入する、或いは、電荷蓄積層としての窒化膜に電子をトラップさせることでしきい値調整可能なＥＥＰＲＯＭセル）により構成されている。リファレンスセル１５ａのドレインは、対応する基準ビット線ＢＬｒｅｆに接続されている。
【００３５】
また、リファレンスセル１５ａのゲート（制御ゲート）は、配線ＷＬｒｅｆに接続され、所定の電圧が印加されている。リファレンスセル１５ａのソースは、共通ソース線ＳＬｒｅｆを介して接地に接続されている。すなわち、リファレンスセル１５ａは、ｎＭＯＳトランジスタ１３およびダミーカラムゲート１４を介して、ｐＭＯＳトランジスタ１１ｂの他端（ドレイン）と接地との間に接続されている。
【００３６】
また、ダミーセル１５ｂは、例えば、メモリセル５およびリファレンスセル１５ａと同様の構成およびサイズを有する、しきい値電圧が調整可能な不揮発性トランジスタにより構成されている。
【００３７】
ダミーセル１５ｂのドレインは、対応する基準ビット線ＢＬｒｅｆに接続されている。ダミーセル１５ｂのゲート（制御ゲート）は、接地に接続されている。ダミーセル１５ｂのソースは、共通ソース線ＳＬｒｅｆを介して接地に接続されている。これにより、ダミーセル１５ｂは、オフ状態になっている。
【００３８】
このように、リファレンスセルアレイ１５は、リファレンスセル１５ａおよびダミーセル１５ｂを有することにより、メモリセルアレイ５と寄生容量が等しくなるように設定されている。これにより、電流源からリファレンスセル１５aに至る経路は、電流源からメモリセル５aに至る経路の寄生容量と、等価の寄生容量を持つようになる。
【００３９】
また、基準電圧発生回路１０３は、電流源２１と、ｎＭＯＳトランジスタ２３と、ダミーカラムゲート２４と、基準ＭＯＳトランジスタ２５と、を備える。
【００４０】
電流源２１は、電源に一端（ソース）が接続され、第１の配線１０１にゲートが接続されたｐＭＯＳトランジスタ２１ａと、このｐＭＯＳトランジスタ２１ａを介して電源に一端（ソース）が接続され、負荷ＭＯＳトランジスタ１１ｂのゲートにゲートが接続されたｐＭＯＳトランジスタである負荷ＭＯＳトランジスタ２１ｂと、を有する。この負荷ＭＯＳトランジスタ２１ｂは、負荷ＭＯＳトランジスタ１ｂ、１１ｂと同じサイズを有する。
【００４１】
したがって、負荷ＭＯＳトランジスタ２１ｂには、負荷ＭＯＳトランジスタ１１ｂに流れる電流Ｉｒｅｆ０をカレントミラーした電流Ｉｒｅｆｐが流れる。そして、電流Ｉｒｅｆ０の電流値と電流Ｉｒｅｆｐの電流値とは等しくなる。
【００４２】
ｎＭＯＳトランジスタ２３は、負荷ＭＯＳトランジスタ２１ｂの他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタ２３のしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【００４３】
ダミーカラムゲート２４は、ｎＭＯＳトランジスタ２３と基準ＭＯＳトランジスタ２５との間に直列に接続されたｎＭＯＳトランジスタ２４ａ、２４ｂで構成されている。これらのｎＭＯＳトランジスタ２４ａ、２４ｂのゲートには、所定の電圧が印加されている。これにより、ｎＭＯＳトランジスタ４ａ、４ｂによる寄生容量とｎＭＯＳトランジスタ２４ａ、２４ｂによる寄生容量が等しくなるようになっている。
【００４４】
基準ＭＯＳトランジスタ２５は、ダイオード接続されたｎＭＯＳトランジスタである。このｎＭＯＳトランジスタの一端（ソース）は、ダミーカラムゲート２４およびｎＭＯＳトランジスタ２３を介して、負荷ＭＯＳトランジスタ２１ａの他端（ドレイン）に接続されている。すなわち、基準ＭＯＳトランジスタ２５は、負荷ＭＯＳトランジスタ２１ａの他端（ドレイン）と接地との間に接続されている。ここで、基準ＭＯＳトランジスタ２５に流れる電流Ｉｒｅｆｎは、電流源２１から出力された電流Ｉｒｅｆｐと等しい。
【００４５】
また、図３に示すように、半導体記憶装置１００は、電流源３１と、この電流源３１が出力する電流を補助する補助電流源３２と、ｎＭＯＳトランジスタ３３と、カラムゲート３４と、基準ＭＯＳトランジスタ３５ａと、ダミーセル３５ｂと、を備える。
【００４６】
電流源３１は、電源に一端（ソース）が接続され、第１の配線１０１にゲートが接続されたｐＭＯＳトランジスタ３１ａと、このｐＭＯＳトランジスタ３１ａを介して電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタである負荷ＭＯＳトランジスタ３１ｂと、を有する。この負荷ＭＯＳトランジスタ３１ｂは、負荷ＭＯＳトランジスタ１ｂ、１１ｂ、２１ｂと同じサイズを有する。
【００４７】
補助電流源３２は、電源に一端（ソース）が接続され、配線１０２にゲートが接続されたｐＭＯＳトランジスタ３２ａと、このｐＭＯＳトランジスタ３２ａを介して電源に一端（ソース）が接続され、ダイオード接続されたｐＭＯＳトランジスタである負荷ＭＯＳトランジスタ３２ｂと、を有する。
【００４８】
ｎＭＯＳトランジスタ３３は、負荷ＭＯＳトランジスタ３１ｂ、３２ｂの他端（ドレイン）に一端（ドレイン）が接続されている。このｎＭＯＳトランジスタ３３のしきい値電圧は、０Ｖ近傍に設定され、このしきい値電圧以上の所定の固定電圧ＢＩＡＳが印加されている。
【００４９】
ダミーカラムゲート３４は、ｎＭＯＳトランジスタ３３と基準ＭＯＳトランジスタ３５との間に直列に接続されたｎＭＯＳトランジスタ３４ａ、３４ｂで構成されている。これらのｎＭＯＳトランジスタ３４ａ、３４ｂのゲートには、所定の電圧が印加されている。これにより、ｎＭＯＳトランジスタ４ａ、４ｂによる寄生容量とｎＭＯＳトランジスタ３４ａ、３４ｂによる寄生容量が等しくなるようになっている。
【００５０】
基準ＭＯＳトランジスタ３５ａは、基準ＭＯＳトランジスタ２５と同じサイズで、互いにゲートを共通とし、カレントミラー接続されたｎＭＯＳトランジスタである。
【００５１】
このｎＭＯＳトランジスタの一端（ソース）は、ダミーカラムゲート３４およびｎＭＯＳトランジスタ３３を介して、負荷ＭＯＳトランジスタ３１ａ、３２ａの他端（ドレイン）に接続されている。すなわち、基準ＭＯＳトランジスタ３５ａは、負荷ＭＯＳトランジスタ３１ａ、３２ａの他端（ドレイン）と接地との間に接続されている。
【００５２】
したがって、基準ＭＯＳトランジスタ３５ａには、基準ＭＯＳトランジスタ２５に流れる電流Ｉｒｅｆｎをカレントミラーした電流Ｉｒｅｆが流れる。そして、電流Ｉｒｅｆｎの電流値と電流Ｉｒｅｆの電流値とは等しくなる。
【００５３】
また、ダミーセル３５ｂのドレインは、対応するダミービット線ＢＬＲに接続されている。ダミーセル３５ｂのゲート（制御ゲート）は、接地に接続されている。ダミーセル３５ｂのソースは、共通ソース線ＳＬＲを介して接地に接続されている。これにより、ダミーセル３５ｂは、オフ状態になっている。
【００５４】
また、ダミーセル３５ｂは、メモリセルアレイ５のメモリセル５ａと寄生容量が等しくなるように設定されている。これにより、ビット線ＢＬとダミービット線ＢＬＲ間の寄生容量が等しくなる。これにより、より精度よくカレントミラーすることができる。
【００５５】
また、図３に示すように、半導体記憶装置１００は、初段アンプ回路６と、差動アンプ回路７と、インバータ８と、リセット回路９と、を備える。
【００５６】
初段アンプ回路６は、ｐＭＯＳトランジスタ６ａと、アンプ用入力ＭＯＳトランジスタ６ｂと、ｎＭＯＳトランジスタ６ｃと、アンプ用基準ＭＯＳトランジスタ６ｄと、を有する。
【００５７】
ｐＭＯＳトランジスタ６ａは、電源に一端（ソース）が接続され、接地にゲートが接続されている。アンプ用入力ＭＯＳトランジスタ６ｂは、ｐＭＯＳトランジスタ６ａを介して、電源に一端（ソース）が接続されたｐＭＯＳトランジスタである。このアンプ用入力ＭＯＳトランジスタ６ｂは、負荷ＭＯＳトランジスタ１ｂの他端（ドレイン）にゲートが接続され、電圧Ｖｓａが印加されている。このアンプ用入力ＭＯＳトランジスタ６ｂは、負荷ＭＯＳトランジスタ１ｂと同じサイズを有する。これにより、電流Ｉｃｅｌｌと電流Ｉｃｅｌｌｃとが等しくなる。
【００５８】
ｎＭＯＳトランジスタ６ｃは、アンプ用入力ＭＯＳトランジスタ６ｂとアンプ用基準ＭＯＳトランジスタ６ｄとの間に接続されている。このｎＭＯＳトランジスタ６ｃのゲートには、信号ＣＭＥＮ１が入力されている。この信号ＣＭＥＮ１に応じてｎＭＯＳトランジスタ６ｃがオン／オフし、初段アンプ回路６の動作が制御される。
【００５９】
アンプ用基準ＭＯＳトランジスタ６ｄは、ｐＭＯＳトランジスタ６ｃを介して負荷ＭＯＳトランジスタ６ｂの他端（ドレイン）に一端（ソース）が接続され、接地に他端（ドレイン）が接続されたｎＭＯＳトランジスタである。
【００６０】
このアンプ用基準ＭＯＳトランジスタ６ｄのゲートは、基準ＭＯＳトランジスタ２５のゲートに接続され、電位ＶＲＥＦｎが印加されている。また、アンプ用基準ＭＯＳトランジスタ６ｄは、基準ＭＯＳトランジスタ２５、３５ａと同じサイズを有する。これにより、電流Ｉｒｅｆｎと電流Ｉｒｅｆｃとが等しくなる。
【００６１】
したがって、アンプ用基準ＭＯＳトランジスタ６ｄには、基準ＭＯＳトランジスタ２５に流れる電流Ｉｒｅｆｎをカレントミラーした電流Ｉｒｅｆｃが流れる。そして、電流Ｉｒｅｆｎの電流値と電流Ｉｒｅｆｃの電流値とは等しくなる。
【００６２】
上述のように、初段アンプ回路６は、メモリセル５ａの電流Ｉｃｅｌｌをカレントミラーした電流Ｉｃｅｌｌｃを流す回路とリファレンスセル１５ａの電流Ｉｒｅｆをカレントミラーした電流Ｉｒｅｆｃを流す回路とを直列に接続して構成される。
【００６３】
また、アンプ用入力ＭＯＳトランジスタ６ｂとアンプ用基準ＭＯＳトランジスタ６ｄとの間の電位が、初段アンプ回路６の出力信号ＶＳＡＭとして出力されるようになっている。すなわち、初段アンプ回路６は、電位Ｖｓａに応じて、出力信号ＶＳＡＭを出力する。例えば、電位Ｖｓａが高くなると電流Ｉｃｅｌｌｃが増加して、出力信号ＶＳＡＭの電位が低くなる。一方、電位Ｖｓａが低くなると電流Ｉｃｅｌｌｃが制限され、出力信号ＶＳＡＭの電位が高くなる。
【００６４】
この初段アンプ回路６の出力信号ＶＳＡＭは、初段アンプ回路６の容量が小さいので、電流Ｉｃｅｌｌｃと電流Ｉｒｅｆｃとの差により得られる動作点へ高速に遷移する。
【００６５】
また、差動アンプ回路７は、ｐＭＯＳトランジスタ７ａ、７ｂ、７ｄと、ｎＭＯＳトランジスタ７ｃ、７ｅと、を有する。ｐＭＯＳトランジスタ７ａは、電源に一端（ソース）が接続され、差動アンプ回路７の動作を制御するための信号ＣＭＥＮＢ２がゲートに入力される。
【００６６】
ｐＭＯＳトランジスタ７ｂは、ｐＭＯＳトランジスタ７ａの他端（ドレイン）に一端（ソース）が接続され、アンプ用入力ＭＯＳトランジスタ６ｂの他端（ドレイン）にゲートが接続されている。
【００６７】
ｎＭＯＳトランジスタ７ｃは、ｐＭＯＳトランジスタ７ｂの他端（ドレイン）に一端（ドレイン）が接続され、接地に他端（ソース）が接続されている。ｐＭＯＳトランジスタ７ｄは、ｐＭＯＳトランジスタ７ａの他端（ドレイン）に一端（ソース）が接続され、負荷ＭＯＳトランジスタ３１ｂの他端（ドレイン）にゲートが接続されている。
【００６８】
ｎＭＯＳトランジスタ７ｅは、ｐＭＯＳトランジスタ７ｄの他端（ドレイン）に一端（ドレイン）が接続され、接地に他端（ソース）が接続されている。さらに、ｎＭＯＳトランジスタ７ｅは、ｎＭＯＳトランジスタ７ｃのゲートにゲートが接続され、ダイオード接続されている。
【００６９】
このような差動アンプ回路７は、初段アンプ回路６の出力電位ＶＳＡＭ、および負荷ＭＯＳトランジスタ３１ｂと基準ＭＯＳトランジスタ３５ａとの間の電位Ｖｒｅｆが入力され、これらの電位を比較し、この比較結果に応じた信号を出力するようになっている。
【００７０】
インバータ８は、この差動アンプ回路７の出力信号の位相を反転した信号ＳＯＵＴを出力する。この信号ＳＯＵＴに基づいて、メモリセル５ａに記憶されたデータが読み出される。すなわち、初段アンプ回路６の出力信号であるＶＳＡＭに基づいて、信号ＳＯＵＴが生成され、メモリセル５ａに記憶されたデータが読み出される。
【００７１】
リセット回路９は、例えば、差動アンプ回路７の出力と接地との間に接続され、ゲートに信号ＲＳＴが入力されるｎＭＯＳトランジスタで構成される。このリセット回路９は、信号ＲＳＴに応じて、インバータ８に入力される信号を“Ｌｏｗ”にリセットするようになっている。
【００７２】
ここで、以上のような構成を有する半導体記憶装置１００の動作について説明する。
【００７３】
図４は、図３に示す半導体記憶装置１００の各信号の波形を示す図である。図４に示すように、時間ｔ０で、信号ＰＣＨＧＢ、ＳＡＥＮＢ、ＣＭＥＮＢ２が“Ｈｉｇｈ”から“Ｌｏｗ”になることにより、各電流源１、１１、２１、３１、補助電流源２、１２、３２が活性化され、電位Ｖｓａ、Ｖｒｅｆが上昇する。
【００７４】
次に、時間ｔ１で、信号ＰＣＨＧＢが“Ｈｉｇｈ”になり、各補助電流源２、１２、３２が非活性化される。これにより、プリチャージ動作は終了し、メモリセル５ａが保持しているデータに応じた電流Ｉｃｅｌｌが流れる。
【００７５】
次に、時間ｔ２で、信号ＣＭＥＮ１が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、初段アンプ回路６が活性化される。
【００７６】
ここで、メモリセル５ａが保持しているデータがＤａｔａ１の場合、電流Ｉｃｅｌｌがメモリセル５aに流れるセル電流と等しくなる。これにより電位Ｖｓａが電位Ｖｒｅｆよりも低くなる。これにより、初段アンプ回路６は、出力電位ＶＳＡＭ（Ｄａｔａ１）を出力する。
【００７７】
一方、メモリセル５ａが保持しているデータがＤａｔａ０の場合、電流Ｉｃｅｌｌが流れない。これにより電位Ｖｓａが電位Ｖｒｅｆよりも高くなる。これにより、初段アンプ回路６は、出力電位ＶＳＡＭ（Ｄａｔａ１）よりも低い出力電位ＶＳＡＭ（Ｄａｔａ０）を出力する。
【００７８】
ここで、既述のように、初段アンプ回路６の容量が小さいので、初段アンプ回路６の出力である電位ＶＳＡＭは、電流Ｉｃｅｌｌと電流Ｉｒｅｆの差により得られる動作点へ高速に遷移する。これにより、差動アンプ回路７に必要な所望の差動入力電位差ΔＶが高速に得られる。
【００７９】
次に、時間ｔ３で、信号ＲＳＴが“Ｈｉｇｈ”から“Ｌｏｗ”になり、リセット回路９によるリセットが解除され、差動アンプ回路７が電位ＶＳＡＭと電位Ｖｒｅｆを比較した結果に応じた信号がインバータ８に入力される。そして、インバータ８は、この信号を反転させた信号をＳＯＵＴとして出力する。
【００８０】
ここで、微細化により配線寄生容量が増大しても、上記差動電位差ΔＶが十分大きいので、差動アンプ回路７の判定動作時間は短縮される。
【００８１】
以上のように、本実施例に係る半導体記憶装置によれば、読み出し時間をより短くすることができる。特に、セル電流が低減される微細化されたメモリ、及びセル電流とリファレンス電流差が低減される多値メモリで有効である。
【００８２】
なお、本実施例においては、差動アンプ回路の出力信号に基づいて、メモリセルに記憶されたデータを読み出すようにしているが、初段アンプ回路の出力に基づいて、メモリセルに記憶されたデータを読み出すようにしてもよい。
【実施例２】
【００８３】
実施例１では、メモリセルに記憶されたデータを読み出すための構成の一例について述べた。本実施例では、特に、多値化されたメモリセルに記憶されたデータを読み出すための構成の一例について述べる。
【００８４】
図５は、本発明の一態様である実施例２に係る半導体記憶装置２００の要部構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００８５】
図５に示すように、半導体記憶装置２００は、電流源１と、補助電流源２と、ｎＭＯＳトランジスタ３と、カラムゲート４と、メモリセルアレイ５と、を備える。このメモリセルアレイ５のメモリセル５ａは、既述のように、しきい値電圧が調整可能であり、多値データの記憶が可能とされている。
【００８６】
また、図５に示すように、半導体記憶装置２００は、複数（ここでは、３個）の基準電圧発生回路１０３−１〜１０３−３を備える。さらに、半導体記憶装置２００は、基準電圧発生回路１０３−１〜１０３−３それぞれに対応して、初段アンプ回路６と、差動アンプ回路７と、インバータ８と、リセット回路９と、を備える。さらに、半導体記憶装置２００は、基準電圧発生回路１０３−１〜１０３−３それぞれに対応して、電流源３１と、補助電流源３２と、ｎＭＯＳトランジスタ３３と、カラムゲート３４と、基準ＭＯＳトランジスタ３５ａと、ダミーセル３５ｂと、を備える。
【００８７】
各初段アンプ回路６のアンプ用入力ＭＯＳトランジスタ６ｂのゲートは、負荷ＭＯＳトランジスタ１ｂの他端（ドレイン）に共通に接続されている。これにより、各アンプ用入力ＭＯＳトランジスタ６ｂのゲートには、電位Ｖｓａが共通に印加される。したがって、各アンプ用入力ＭＯＳトランジスタ６ｂには、電流Ｉｃｅｌｌをカレントミラーした電流Ｉｃｅｌｌｃ１、２、３が流れることになる。各アンプ用入力ＭＯＳトランジスタ６ｂのサイズは同じに設定されるので、各電流Ｉｃｅｌｌｃ１、２、３は等しくなる。
【００８８】
基準電圧発生回路１０３−１〜１０３−３は、実施例１の図３に示す基準電圧発生回路１０３と同じ構成を有する。また、基準電圧発生回路１０３−１〜１０３−３のリファレンスセル１５ａは、互いにしきい値電圧が異なる。すなわち、半導体記憶装置２００には、しきい値電圧が異なる複数のリファレンスセル１５ａが設けられていることになる。さらに、半導体記憶装置２００は、複数のリファレンスセル１５ａにそれぞれ対応するように、少なくとも負荷ＭＯＳトランジスタ１１ｂ、２１ｂ、基準ＭＯＳトランジスタ２５が設けられていることになる。
【００８９】
基準電圧発生回路１０３−１は、そのリファレンスセル１５ａに流れる電流に応じて、電位ＶＲＥＦｎ１を生成する。この電位ＶＲＥＦｎ１がゲートに印加された基準ＭＯＳトランジスタ３５ａには、電流Ｉｒｅｆ１が流れる。また、電位ＶＲＥＦｎ１は、基準電圧発生回路１０３−１に接続された初段アンプ回路６のアンプ用基準ＭＯＳトランジスタ６ｄのゲートに入力される。これにより、このアンプ用基準ＭＯＳトランジスタ６ｄに電流Ｉｒｅｆｃ１が流れる。実施例１で述べたように、電流Ｉｒｅｆ１と電流Ｉｒｅｆｃ１は等しくなる。
【００９０】
また、同様に、基準電圧発生回路１０３−２は、そのリファレンスセル１５ａに流れる電流に応じて、電位ＶＲＥＦｎ２を生成する。この電位ＶＲＥＦｎ２がゲートに印加された基準ＭＯＳトランジスタ３５ａには、電流Ｉｒｅｆ２が流れる。また、電位ＶＲＥＦｎ２は、基準電圧発生回路１０３−２に接続された初段アンプ回路６のアンプ用基準ＭＯＳトランジスタ６ｄのゲートに入力される。これにより、このアンプ用基準ＭＯＳトランジスタ６ｄに電流Ｉｒｅｆｃ２が流れる。実施例１で述べたように、電流Ｉｒｅｆ２と電流Ｉｒｅｆｃ２は等しくなる。
【００９１】
また、同様に、基準電圧発生回路１０３−３は、そのリファレンスセル１５ａに流れる電流に応じて、電位ＶＲＥＦｎ３を生成する。この電位ＶＲＥＦｎ３がゲートに印加された基準ＭＯＳトランジスタ３５ａには、電流Ｉｒｅｆ３が流れる。また、電位ＶＲＥＦｎ３は、基準電圧発生回路１０３−３に接続された初段アンプ回路６のアンプ用基準ＭＯＳトランジスタ６ｄのゲートに入力される。これにより、このアンプ用基準ＭＯＳトランジスタ６ｄに電流Ｉｒｅｆｃ３が流れる。実施例１で述べたように、電流Ｉｒｅｆ３と電流Ｉｒｅｆｃ３は等しくなる。
【００９２】
なお、既述のように、基準電圧発生回路１０３−１〜３の各リファレンスセル１５ａのしきい値電圧が異なるように設定されているため、電位ＶＲＥＦｎ１、２、３の値は、それぞれ異なる。これにより、電流Ｉｒｅｆ１、２、３の値もそれぞれ異なることとなる。
【００９３】
また、基準電圧発生回路１０３−１〜３のカレントミラー構成等を調整して、電位ＶＲＥＦｎ１、２、３が等しくなるように設定してもよい。この場合、各基準ＭＯＳトランジスタ３５ａのサイズが異なるように設定される。これにより、各基準ＭＯＳトランジスタ３５ａに流れる電流Ｉｒｅｆ１、２、３の値がそれぞれ異なることとなる。
【００９４】
ここで、図６Ａは、図５に示す多値化されたメモリセルに流れる電流Ｉｃｅｌｌと、基準となる電流Ｉｒｅｆ１、２、３と、記憶された多値データとの関係を示す図である。また、図６Ｂは、図６Ａに示す多値データと図５に示す各インバータの出力ＳＯＵＴとの関係を示す図である。
【００９５】
図６Ａ、６Ｂに示すように、メモリセルに流れる電流Ｉｃｅｌｌと電流Ｉｒｅｆ１、２、３との関係に基づいて、各インバータ８の出力ＳＯＵＴの論理が決定される。この各出力ＳＯＵＴの論理に対応して、メモリセル５ａに記憶されたデータが判定される。
【００９６】
また、図６Ｃは、図５に示す半導体記憶装置２００の各信号の波形を示す図である。図６Ｃに示すように、時間ｔ０で、信号ＰＣＨＧＢ、ＳＡＥＮＢ、ＣＭＥＮＢ２が“Ｈｉｇｈ”から“Ｌｏｗ”になることにより、各電流源、補助電流源が活性化され、電位Ｖｓａ、Ｖｒｅｆ１、２、３が上昇する。
【００９７】
次に、時間ｔ１で、信号ＰＣＨＧＢが“Ｈｉｇｈ”になり、各補助電流源が非活性化される。これにより、プリチャージ動作は終了し、メモリセル５ａが保持しているデータに応じた電流Ｉｃｅｌｌが流れる。
【００９８】
次に、時間ｔ２で、信号ＣＭＥＮ１が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、各初段アンプ回路６が活性化される。
【００９９】
ここで、実施例１と同様に、初段アンプ回路６の容量が小さいので、初段アンプ回路６の出力である電位ＶＳＡＭ１、２、３は、電流Ｉｃｅｌｌと電流Ｉｒｅｆ１、２、３の差により得られる動作点へ高速に遷移する。これにより、差動アンプ回路７に必要な所望の差動入力電位差ΔＶが高速に得られる。
【０１００】
次に、時間ｔ３で、信号ＲＳＴが“Ｈｉｇｈ”から“Ｌｏｗ”になり、リセット回路９によるリセットが解除され、それぞれの差動アンプ回路７が電位ＶＳＡＭ１、２、３と電位Ｖｒｅｆ１、２、３を比較した結果に応じた信号がインバータ８に入力される。そして、インバータ８は、この信号を反転させた信号をＳＯＵＴ１、２、３として出力する。このＳＯＵＴ１、２、３により、メモリセル５ａに記憶された多値データが判定される。
【０１０１】
このような多値読み出しにおいても、実施例１と同様に、微細化により配線寄生容量が増大しても、上記差動電位差ΔＶが十分大きいので、差動アンプ回路７の判定動作時間は短縮される。
【０１０２】
以上のように、本実施例に係る半導体記憶装置によれば、読み出し時間をより短くすることができる。
【実施例３】
【０１０３】
実施例２では、多値読み出しに対応して、電位Ｖｓａを各初段アンプ回路で共有する構成の一例について述べた。本実施例では、基準電圧発生回路が出力する電位を複数の差動アンプ回路で共有して、回路面積および消費電流を削減する構成の一例について述べる。
【０１０４】
図７は、本発明の一態様である実施例２に係る半導体記憶装置３００の要部構成の一例を示す回路図である。なお、実施例１、２と同様の符号を付された構成は、実施例１、２と同様の構成である。なお、図７において、簡単のため、インバータ８およびリセット回路９が省略されている。
【０１０５】
図７に示すように、半導体記憶装置３００は、複数（ここでは、３個）のメモリセルアレイ５−１、５−２、５−３を備える。なお、これらのメモリセルアレイ５−１、５−２、５−３は、実施例２のメモリセルアレイ５と同じ構成を有する。
【０１０６】
また、半導体記憶装置３００は、実施例２と同様に、これらのメモリセルアレイ５−１、５−２、５−３それぞれに対応して、初段アンプ回路６−１〜６−３、差動アンプ回路７−１〜７−３を備える。なお、これらの初段アンプ回路６−１〜６−３および差動アンプ回路７−１〜７−３は、実施例２の初段アンプ回路６および差動アンプ回路７と同じ構成を有する。
【０１０７】
また、半導体記憶装置３００は、基準電圧発生回路１０３−１〜１０３−３それぞれに対応して、電流源３１と、補助電流源３２と、ｎＭＯＳトランジスタ３３と、カラムゲート３４と、基準ＭＯＳトランジスタ３５ａと、ダミーセル３５ｂと、を備える。
【０１０８】
ここで、図７に示すように、各初段アンプ回路６−１に供給される電位ＶＲＥＦｎ１は、同じ基準電圧発生回路１０３−１から供給されるようになっている。すなわち、複数の初段アンプ回路６−１のアンプ用基準ＭＯＳトランジスタ６ｄのゲートに、基準電圧発生回路１０３−１の基準ＭＯＳトランジスタ２５のゲートの電位（基準電圧発生回路１０３−１の出力電位）ＶＲＥＦｎ１が共通して印加される。
【０１０９】
同様に、各初段アンプ回路６−２に供給される電位ＶＲＥＦｎ２は、同じ基準電圧発生回路１０３−２から供給されるようになっている。すなわち、複数の初段アンプ回路６−２のアンプ用基準ＭＯＳトランジスタ６ｄのゲートに、基準電圧発生回路１０３−２の基準ＭＯＳトランジスタ２５のゲートの電位（基準電圧発生回路１０３−２の出力電位）ＶＲＥＦｎ２が共通して印加される。
【０１１０】
同様に、各初段アンプ回路６−３に供給される電位ＶＲＥＦｎ３は、同じ基準電圧発生回路１０３−３から供給されるようになっている。すなわち、複数の初段アンプ回路６−３のアンプ用基準ＭＯＳトランジスタ６ｄのゲートに、基準電圧発生回路１０３−３の基準ＭＯＳトランジスタ２５のゲートの電位（基準電圧発生回路１０３−３の出力電位）ＶＲＥＦｎ３が共通して印加される。
【０１１１】
このように、基準電圧発生回路１０３−１〜１０３−３が、電位ＶＲＥＦｎ１〜３を供給するために共有して用いられている。
【０１１２】
また、各差動アンプ回路７−１に供給される電位Ｖｒｅｆ１は、基準電圧発生回路１０３−１に接続された同じ基準ＭＯＳトランジスタ３５ａと負荷ＭＯＳトランジスタ３１ｂとの間から供給されるようになっている。すなわち、負荷ＭＯＳトランジスタ３１ｂと基準ＭＯＳトランジスタ２５との間の電位Ｖｒｅｆ１が、複数の差動アンプ回路７−１に共通に入力されている。
【０１１３】
また、各差動アンプ回路７−２に供給される電位Ｖｒｅｆ２は、基準電圧発生回路１０３−２に接続された同じ基準ＭＯＳトランジスタ３５ａと負荷ＭＯＳトランジスタ３１ｂとの間から供給されるようになっている。すなわち、負荷ＭＯＳトランジスタ３１ｂと基準ＭＯＳトランジスタ２５との間の電位Ｖｒｅｆ２が、複数の差動アンプ回路７−２に共通に入力されている。
【０１１４】
また、各差動アンプ回路７−３に供給される電位Ｖｒｅｆ３は、基準電圧発生回路１０３−３に接続された同じ基準ＭＯＳトランジスタ３５ａと負荷ＭＯＳトランジスタ３１ｂとの間から供給されるようになっている。すなわち、負荷ＭＯＳトランジスタ３１ｂと基準ＭＯＳトランジスタ２５との間の電位Ｖｒｅｆ３が、複数の差動アンプ回路７−３に共通に入力されている。
【０１１５】
このように基準電圧発生回路１０３−１〜１０３−３が、電位Ｖｒｅｆ１〜３を供給するために共有して用いられている。すなわち、半導体記憶装置３００の回路面積および消費電流を削減することができる。
【０１１６】
なお、上記構成を有する半導体記憶装置３００の動作は、実施例２の半導体記憶装置と同様である。
【０１１７】
以上のように、本実施例に係る半導体記憶装置によれば、回路面積および消費電流を削減することができる。また、実施例１と同様に、読み出し時間をより短くすることができる。
【実施例４】
【０１１８】
実施例１では、メモリセルに記憶されたデータを読み出すための構成の一例について述べた。本実施例では、特に、補助電流源によるプリチャージが完了する前に初段アンプ回路を動作させる構成の一例について述べる。
【０１１９】
図８は、本発明の一態様である実施例４に係る半導体記憶装置４００の要部構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１２０】
図８に示すように、半導体記憶装置４００は、実施例１と比較して、リセット電流源６１を、さらに備える。他の構成は、実施例１と同様である。このリセット電流源６１は、電源とアンプ用基準ＭＯＳトランジスタ６ｄのドレインとの間に直列に接続された、ｐＭＯＳトランジスタ６１ａと、リセットＭＯＳトランジスタ６１ｂと、を有する。ｐＭＯＳトランジスタ６１ａは、接地にゲートが接続されている。
【０１２１】
リセットＭＯＳトランジスタ６１ｂは、信号ＣＭＥＮ３がゲートに入力されるようになっている。この信号ＣＭＥＮ３に応じて、リセットＭＯＳトランジスタ６１ｂがオンし、電流Ｉｍｇｎが流れるようになっている。これにより、初段アンプ回路６が起動している場合に、電位ＶＳＡＭが電位Ｖｒｅｆより高くなるように設定される。
【０１２２】
ここで、図９は、図８に示す半導体記憶装置４００の各信号の波形を示す図である。図９に示すように、時間ｔ０で、信号ＰＣＨＧＢ、ＳＡＥＮＢ、ＣＭＥＮＢ２が“Ｈｉｇｈ”から“Ｌｏｗ”になることにより、各電流源１、１１、２１、３１、補助電流源２、１２、３２が活性化され、電位Ｖｓａ、Ｖｒｅｆが上昇する。
【０１２３】
さらに、信号ＣＭＥＮ１が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、初段アンプ回路６が活性化される。このように、初段アンプ回路６が実施例１と比較して、速く活性化される。
【０１２４】
次に、時間ｔ１で、信号ＰＣＨＧＢが“Ｈｉｇｈ”になり、各補助電流源が非活性化される。これにより、プリチャージが完了し、放電が開始される。
【０１２５】
なお、信号ＣＭＥＮ３は“Ｌｏｗ”であるので、リセットＭＯＳトランジスタ６１ｂはオンし、電流Ｉｍｇｎが流れている。したがって、初段アンプ回路６の出力である電位ＶＳＡＭは、電位Ｖｒｅｆより高く維持されている。これにより、電位Ｖｓａがある値に維持され、安定する。すなわち、初段アンプ回路６の出力が安定することになる。
【０１２６】
次に、時間ｔ２で、信号ＣＭＥＮ３が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、リセットＭＯＳトランジスタ６１ｂがオフされる。これにより、初段アンプ回路６の出力である電位ＶＳＡＭは、メモリセルに記憶されたデータ（設定されたしきい値電圧）に応じて、変化する。
【０１２７】
ここで、実施例１と同様に、初段アンプ回路６の容量が小さいので、初段アンプ回路６の出力である電位ＶＳＡＭは、電流Ｉｃｅｌｌと電流Ｉｒｅｆの差により得られる動作点へ高速に遷移する。これにより、差動アンプ回路７に必要な所望の差動入力電位差ΔＶが高速に得られる。
【０１２８】
次に、時間ｔ３で、信号ＲＳＴが“Ｈｉｇｈ”から“Ｌｏｗ”になり、リセット回路９によるリセットが解除され、それぞれの差動アンプ回路７が電位ＶＳＡＭと電位Ｖｒｅｆを比較した結果に応じた信号がインバータ８に入力される。そして、インバータ８は、この信号を反転させた信号をＳＯＵＴとして出力する。このＳＯＵＴ１、２、３により、メモリセル５ａに記憶された多値データが判定される。
【０１２９】
このような多値読み出しにおいても、実施例１と同様に、微細化により配線寄生容量が増大しても、上記差動電位差ΔＶが十分大きいので、差動アンプ回路７の判定動作時間は短縮される。
【０１３０】
既述のように、初段アンプ回路が出力する電位ＶＳＡＭが、プリチャージの完了後、電位Ｖｒｅｆ以上に維持される。これにより、差動アンプ回路７が疑似データを出力するのを抑制することができる
以上のように、本実施例に係る半導体記憶装置によれば、より正確に読み出し動作をすることができる。さらに、実施例１と同様に、読み出し時間をより短くすることができる。
【実施例５】
【０１３１】
実施例１では、メモリセルに記憶されたデータを読み出すための構成の一例について述べた。本実施例では、特に、初段アンプ回路６の起動によるノイズの影響を低減するための構成の一例について述べる。
【０１３２】
図１０は、本発明の一態様である実施例５に係る半導体記憶装置５００の要部構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１３３】
図１０に示すように、半導体記憶装置５００は、実施例１と比較して、アンプ用入力ＭＯＳトランジスタ６ｂのゲートに一端が接続されたブート容量６２を、さらに備える。他の構成は、実施例１と同様である。
【０１３４】
このブート容量６２の他端には、電位ＢＯＯＴが印加されるようになっている。電位ＢＯＯＴが昇圧されることにより、ブート容量６２の一端の電位（すなわち、電位Ｖｓａ）が昇圧されるようになっている。
【０１３５】
ここで、図１１は、図１０に示す半導体記憶装置５００の各信号の波形を示す図である。図１１に示すように、時間ｔ０で、信号ＰＣＨＧＢ、ＳＡＥＮＢ、ＣＭＥＮＢ２が“Ｈｉｇｈ”から“Ｌｏｗ”になることにより、各電流源、補助電流源が活性化され、電位Ｖｓａ、Ｖｒｅｆが上昇する。
【０１３６】
次に、時間ｔ１で、信号ＰＣＨＧＢが“Ｈｉｇｈ”になり、各補助電流源が非活性化される。
【０１３７】
次に、時間ｔ２で、信号ＣＭＥＮ１が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、ｎＭＯＳトランジスタ６ｃがオンして、電流Ｉｃｅｌｌｃ、Ｉｒｅｆｃが流れて初段アンプ回路６が起動する。すなわち、初段アンプ回路６が活性化される。
【０１３８】
ここで、既述の実施例１の構成では、初段アンプ回路６の起動により、初段アンプ回路６のアンプ用入力ＭＯＳトランジスタ６ｂのゲート容量を経由して電位Ｖｓａにノイズが重畳され、電位が低下する。
【０１３９】
一方、本実施例５においては、時間ｔ２’において、初段アンプ回路６の起動とともに、ブート容量６２の他端の電位ＢＯＯＴが昇圧される。これにより、ブート容量６２の一端の電位（すなわち、電位Ｖｓａ）が昇圧される。これにより、電位Ｖｓａが所望の値に調整され、初段アンプ回路６の起動時のノイズの影響が低減される。
【０１４０】
また、実施例１と同様に、初段アンプ回路６の容量が小さいので、各初段アンプ回路６の出力信号ＶＳＡＭは、電流Ｉｃｅｌｌと電流Ｉｒｅｆの差により得られる動作点へ高速に遷移する。これにより、差動アンプ回路７に必要な所望の差動入力電位差ΔＶが高速に得られる。
【０１４１】
次に、時間ｔ３で、信号ＲＳＴが“Ｈｉｇｈ”から“Ｌｏｗ”になり、リセット回路９によるリセットが解除され、差動アンプ回路７が電位ＶＳＡＭと電位Ｖｒｅｆを比較した結果に応じた信号がインバータ８に入力される。そして、インバータ８は、この信号を反転させた信号をＳＯＵＴとして出力する。この信号ＳＯＵＴにより、メモリセル５ａに記憶された多値データが判定される。
【０１４２】
以上のように、本実施例に係る半導体記憶装置によれば、初段アンプ回路６の起動時のノイズの影響を低減することができる。さらに、実施例１と同様に、読み出し時間をより短くすることができる。
【実施例６】
【０１４３】
実施例５では、初段アンプ回路６の起動によるノイズの影響を低減するための構成の一例について述べた。本実施例では、初段アンプ回路６の起動によるノイズの影響を低減するための構成の他の例について述べる。
【０１４４】
図１２は、本発明の一態様である実施例６に係る半導体記憶装置６００の要部構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１４５】
図１２に示すように、半導体記憶装置６００は、実施例１と比較して、アンプ用入力ＭＯＳトランジスタ６ｂの他端（ドレイン）に一端が接続され、負荷ＭＯＳトランジスタ３１ｂの他端（ドレイン）に他端が接続された容量６３を、さらに備える。他の構成は、実施例１と同様である。
【０１４６】
ここで、図１３は、図１２に示す半導体記憶装置６００の各信号の波形を示す図である。図１３に示すように、時間ｔ０で、信号ＰＣＨＧＢ、ＳＡＥＮＢ、ＣＭＥＮＢ２が“Ｈｉｇｈ”から“Ｌｏｗ”になることにより、各電流源、補助電流源が活性化され、電位Ｖｓａ、Ｖｒｅｆが上昇する。
【０１４７】
次に、時間ｔ１で、信号ＰＣＨＧＢが“Ｈｉｇｈ”になり、各補助電流源が非活性化される。
【０１４８】
次に、時間ｔ２で、信号ＣＭＥＮ１が“Ｌｏｗ”から“Ｈｉｇｈ”に変化し、ｎＭＯＳトランジスタ６ｃがオンして、電流Ｉｃｅｌｌｃ、電流Ｉｒｅｆｃが流れて初段アンプ回路６が起動する。すなわち、初段アンプ回路６が活性化される。
【０１４９】
実施例５で述べたように、初段アンプ回路６の起動により、初段アンプ回路６のアンプ用入力ＭＯＳトランジスタ６ｂのゲート容量を経由して電位Ｖｓａにノイズが重畳され、電位が低下する。
【０１５０】
そこで、本実施例６では、容量素子６３を設けることにより、電位Ｖｓａの低下に連動させて、電位Ｖｒｅｆを低下させる。すなわち、電位Ｖｓａと電位Ｖｒｅｆに印加されるノイズの位相を合わせる。これによりノイズの影響が相殺される。したがって、差動アンプ回路７を安定動作させることができる。
【０１５１】
また、実施例１と同様に、初段アンプ回路６の容量が小さいので、各初段アンプ回路６の出力信号ＶＳＡＭは、電流Ｉｃｅｌｌと電流Ｉｒｅｆの差により得られる動作点へ高速に遷移する。これにより、差動アンプ回路７に必要な所望の差動入力電位差ΔＶが高速に得られる。
【０１５２】
次に、時間ｔ３で、信号ＲＳＴが“Ｈｉｇｈ”から“Ｌｏｗ”になり、リセット回路９によるリセットが解除され、差動アンプ回路７が電位ＶＳＡＭと電位Ｖｒｅｆを比較した結果に応じた信号がインバータ８に入力される。そして、インバータ８は、この信号を反転させた信号をＳＯＵＴとして出力する。この信号ＳＯＵＴにより、メモリセル５ａに記憶された多値データが判定される。
【０１５３】
以上のように、本実施例に係る半導体記憶装置によれば、初段アンプ回路６の起動時のノイズの影響を低減することができる。さらに、実施例１と同様に、読み出し時間をより短くすることができる。
【実施例７】
【０１５４】
既述の各実施例では、電位ＶＳＡＭと電位Ｖｒｅｆとを差動アンプ回路により比較する。そして、この比較に応じた信号を、インバータを介して、データを判定するための信号ＳＯＵＴとして出力する。
【０１５５】
しかし、電位ＶＳＡＭに、メモリセルに記憶されたデータとの相関を判定できる十分な振幅があれば、この電位ＶＳＡＭに基づいて信号ＳＯＵＴを出力してもよい。そこで、本実施例では、差動アンプ回路を省略した構成の一例について述べる。
【０１５６】
図１４は、本発明の一態様である実施例７に係る半導体記憶装置７００の要部構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１５７】
図１４に示すように、半導体記憶装置７００は、実施例１と比較して、初段アンプ回路６の出力（アンプ用入力ＭＯＳトランジスタ６ｂとアンプ用基準ＭＯＳトランジスタ６ｄとの間）に入力が接続されたインバータ７０８ａと、このインバータ７０８ａの出力に入力が接続され、信号ＳＯＵＴを出力するインバータ７０８ｂと、さらに備える。
【０１５８】
しかし、実施例１と比較して、差動アンプ回路７、インバータ８、リセット回路９、および差動アンプ回路７に電位Ｖｒｅｆを供給するための構成が不要となる。他の構成は、実施例１と同様である。
【０１５９】
このように、半導体記憶装置７００は、初段アンプ回路６の出力である電位ＶＳＡＭ（アンプ用入力ＭＯＳトランジスタ６ｂとアンプ用基準ＭＯＳトランジスタ６ｄとの間の電位）に基づいて、メモリセルに記憶されたデータを読み出すための信号ＳＯＵＴを出力する。
【０１６０】
これにより、半導体記憶装置７００は、実施例１と比較して、回路を簡略化し、さらなる高速化を図ることができる。また、実施例１と同様に、初段アンプ回路６の容量が小さいので、各初段アンプ回路６の出力信号ＶＳＡＭは、電流Ｉｃｅｌｌと電流Ｉｒｅｆの差により得られる動作点へ高速に遷移する。これにより、差動アンプ回路７に必要な所望の差動入力電位差ΔＶが高速に得られる。
【０１６１】
以上のように、本実施例に係る半導体記憶装置によれば、回路を簡略化し、さらなる高速化を図ることができる。さらに、実施例１と同様に、読み出し時間をより短くすることができる。
【実施例８】
【０１６２】
実施例１では、電位ＶＳＡＭと電位Ｖｒｅｆとを差動アンプ回路により比較する。そして、この比較に応じた信号を、インバータを介して、データを判定するための信号ＳＯＵＴとして出力する。しかし、電位Ｖｒｅｆを生成するための回路で消費電流が発生する。また、電位Ｖｒｅｆは、電位ＶＳＡＭの振幅の中心に位置するのが好ましい。
【０１６３】
そこで、本実施例では、電位Ｖｒｅｆに代えて、差動アンプ回路７に固定電位を入力する構成の一例について述べる。
【０１６４】
図１５は、本発明の一態様である実施例８に係る半導体記憶装置８００の要部構成の一例を示す回路図である。なお、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【０１６５】
図１５に示すように、半導体記憶装置８００の差動アンプ回路７は、初段アンプ回路６の出力であるアンプ用入力ＭＯＳトランジスタ６ｂとアンプ用基準ＭＯＳトランジスタ６ｄとの間の電位ＶＳＡＭ、および電源電位ＶＤＤと接地電位ＶＳＳとの中間の固定電位（１/２）×ＶＤＤが入力されている。なお、実施例１と比較して、差動アンプ回路７に電位Ｖｒｅｆを供給するための構成が不要となる。他の構成は、実施例１と同様である。
【０１６６】
差動アンプ回路７は、電位ＶＳＡＭと固定電位（１/２）×ＶＤＤとを比較し、この比較結果に応じた信号を出力する。
【０１６７】
インバータ８は、この信号の位相を反転した信号をＳＯＵＴとして出力する。
【０１６８】
これにより、半導体記憶装置７００は、実施例１と比較して、回路を簡略化し、消費電流を低減することができる。
【０１６９】
また、実施例１と同様に、初段アンプ回路６の容量が小さいので、各初段アンプ回路６の出力信号ＶＳＡＭは、電流Ｉｃｅｌｌと電流Ｉｒｅｆの差により得られる動作点へ高速に遷移する。これにより、差動アンプ回路７に必要な所望の差動入力電位差ΔＶが高速に得られる。
【０１７０】
以上のように、本実施例に係る半導体記憶装置によれば、回路を簡略化し、消費電流の削減を図ることができる。さらに、実施例１と同様に、読み出し時間をより短くすることができる。
【０１７１】
なお、上述した各実施例は、ＮＯＲ型フラッシュメモリに限らず、ＮＡＮＤ型フラッシュメモリ等の各種半導体記憶装置に適用可能である。
【０１７２】
（応用例）
以下、上記構成および機能を有する半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００を半導体チップに搭載した一例について説明する。なお、各実施例で述べた、半導体記憶装置２００、３００、４００、５００、６００、７００、および８００に対しても同様の説明が適用し得る。
【０１７３】
図１６は、本発明の一態様である実施例１に係る半導体記憶装置、例えば、ＮＯＲ型フラッシュメモリ１００を備えた半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））１０００の一例を示す断面図である。
【０１７４】
図１６に示すように、半導体チップ１０００は、基板１００１上に順次積層されたＮＡＮＤ型フラッシュメモリ１００２、スペーサ１００３、ＮＯＲ型フラッシュメモリ１００、スペーサ１００４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）１００５、およびコントローラ１００６を同一パッケージ内に搭載している。
【０１７５】
ＮＡＮＤ型フラッシュメモリ１００２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１０００において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。
【０１７６】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１００２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１００５は、例えば、ワーク用メモリとして使用される。
【０１７７】
コントローラ１００６は、主としてＮＡＮＤ型フラッシュメモリ１００２に対するデータ入出力制御、データ管理を行う。コントローラ１００６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１７８】
ＮＡＮＤ型フラッシュメモリ１００２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１００５、およびコントローラ１００６は、ワイヤ１００７により基板１００１にボンディングされている。
【０１７９】
基板１００１の裏面に設けられた各半田ボール１００８は、それぞれワイヤ１００７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。
【０１８０】
次に、上記半導体チップ１０００を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１８１】
図１７は、半導体チップ１０００を内部に実装する携帯電話を示す図である。図１７に示すように、携帯電話２０００は、メイン画面２００１を有する本体上部２００２と、キーパッド２００３を有する本体下部２００４と、を備えている。この携帯電話２０００には、半導体チップ１０００が搭載される。
【０１８２】
携帯電話２０００に搭載されたＣＰＵ（図示せず）は、半導体チップ１０００にインターフェイス（図示せず）を介してアクセスし、データ等の転送を行うようになっている。携帯電話２０００は、例えば、ＮＡＮＤ型フラッシュメモリ１００２をユーザデータの格納領域として、ＮＯＲ型フラッシュメモリ１００をファームウェア等のプログラム格納領域として使用する。
【０１８３】
この様なメモリシステムにおいて、ＮＯＲ型フラッシュメモリ１００には、より短い時間でのデータ読み出しが要求される。また、アプリケーションソフトの高機能化に伴い、格納すべきプログラムのデータ量も増大傾向にある。
【０１８４】
本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００は、上述したように、例えば、記憶容量を増加させるために記憶データを多値化した場合であっても、読み出し時間を犠牲にすることなく、高速なデータ読み出しを実現することが可能である。
【０１８５】
なお、半導体チップ１０００は、上記携帯電話以外にも、パーソナルコンピュータ、デジタルスチルカメラ、ＰＤＡ等の各種電子機器に適用することができる。
【図面の簡単な説明】
【０１８６】
【図１】比較例となる半導体記憶装置（ＮＯＲ型フラッシュメモリ）の回路構成の一例を示す図である。
【図２】図１に示す半導体記憶装置のセンスアンプの各信号波形を示す図である。
【図３】本発明の一態様である実施例１に係る半導体記憶装置１００の要部構成を示す回路図である。
【図４】図１に示す半導体記憶装置１００の各信号の波形を示す図である。
【図５】本発明の一態様である実施例２に係る半導体記憶装置２００の要部構成の一例を示す回路図である。
【図６Ａ】図５に示す多値化されたメモリセルに流れる電流Ｉｃｅｌｌと、基準となる電流Ｉｒｅｆ１、２、３と、記憶された多値データとの関係を示す図である。
【図６Ｂ】図６Ａに示す多値データと図５に示す各インバータの出力ＳＯＵＴとの関係を示す図である。
【図６Ｃ】図５に示す半導体記憶装置２００の各信号の波形を示す図である。
【図７】本発明の一態様である実施例２に係る半導体記憶装置３００の要部構成の一例を示す回路図である。
【図８】本発明の一態様である実施例４に係る半導体記憶装置４００の要部構成の一例を示す回路図である。
【図９】図８に示す半導体記憶装置４００の各信号の波形を示す図である。
【図１０】本発明の一態様である実施例５に係る半導体記憶装置５００の要部構成の一例を示す回路図である。
【図１１】図１０に示す半導体記憶装置５００の各信号の波形を示す図である。
【図１２】本発明の一態様である実施例６に係る半導体記憶装置６００の要部構成の一例を示す回路図である。
【図１３】図１２に示す半導体記憶装置６００の各信号の波形を示す図である。
【図１４】本発明の一態様である実施例７に係る半導体記憶装置７００の要部構成の一例を示す回路図である。
【図１５】本発明の一態様である実施例８に係る半導体記憶装置８００の要部構成の一例を示す回路図である。
【図１６】本発明の一態様である実施例１に係る半導体記憶装置（ＮＯＲ型フラッシュメモリ）１００を備えた半導体チップの一例を示す断面図である。
【図１７】図１６に示す半導体チップを格納する携帯電話を示す図である。
【符号の説明】
【０１８７】
１、１１、２１、３１  電流源
１ａ、１１ａ、２１ａ、３１ａ  ｐＭＯＳトランジスタ
１ｂ、１１ｂ、２１ｂ、３１ｂ  負荷ＭＯＳトランジスタ
２  補助電流源
２ａ、１２ａ、２２ａ、３２ａ  ｐＭＯＳトランジスタ
２ｂ、１２ｂ、２２ｂ、３２ｂ  負荷ＭＯＳトランジスタ
３、１３、２３、３３  ｎＭＯＳトランジスタ
４  カラムゲート
４ａ、４ｂ  ｎＭＯＳトランジスタ
５  メモリセルアレイ
５ａ  メモリセル
６、６−１、６−２、６−３  初段アンプ回路
６ａ  ｐＭＯＳトランジスタ
６ｂ  アンプ用入力ＭＯＳトランジスタ
６ｃ  ｎＭＯＳトランジスタ
６ｄ  アンプ用基準ＭＯＳトランジスタ
７、７−１、７−２、７−３  差動アンプ回路
７ａ、７ｂ、７ｄ  ｐＭＯＳトランジスタ
７ｃ、７ｅ  ｎＭＯＳトランジスタ
８  インバータ
９  リセット回路
１４、２４、３４  ダミーカラムゲート
１４ａ、１４ｂ、２４ａ、２４ｂ、３４ａ、３４ｂ  ｎＭＯＳトランジスタ
１５  リファレンスセルアレイ
１５ａ  リファレンスセル
１５ｂ  ダミーセル
２５、３５ａ  基準ＭＯＳトランジスタ
３５ｂ  ダミーセル
６１  リセット電流源
６１ａ  ｐＭＯＳトランジスタ
６１ｂ  リセットＭＯＳトランジスタ
６２  ブート容量
６３  容量素子
１００、２００、３００、４００、５００、６００、７００、８００  半導体記憶装置
１０３、１０３−１、１０３−２、１０３−３  基準電圧発生回路
７０８ａ、７０８ｂ  インバータ
１０００  半導体チップ
１００１  基板
１００２  ＮＡＮＤ型フラッシュメモリ
１００３、１００４  スペーサ
１００５  ＳＤＲＡＭ
１００６  コントローラ
１００７  ワイヤ
１００８  半田ボール
２０００  携帯電話
２００１  メイン画面
２００２  本体上部
２００３  キーパッド
２００４  本体下部
【図１】
2009129472.tif 000003
【図２】
2009129472.tif 000004
【図３】
2009129472.tif 000005
【図４】
2009129472.tif 000006
【図５】
2009129472.tif 000007
【図６Ａ】
2009129472.tif 000008
【図６Ｂ】
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【図６Ｃ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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