(57)【要約】【課題】ゲート電極間にエアギャップを制御良く形成する。【解決手段】本発明の半導体装置の製造方法では、半導体基板２上のゲート絶縁膜３上に浮遊ゲート電極用の多結晶シリコン層４を形成するときに、多結晶シリコン層４の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、この多結晶シリコン層４上に形成したゲート間絶縁膜５上に制御ゲート電極用の多結晶シリコン層９を形成するときに、多結晶シリコン層９の上下方向の中間部のドーパント濃度を、その上下部のドーパント濃度よりも高くするように形成し、複数のゲート電極の側面が露出した状態で熱酸化処理を行なった後、エッチングすることにより、多結晶シリコン層４、９の各側面に凹部１１、１２を形成し、複数のゲート電極間に絶縁膜７を埋め込み、埋め込まれた絶縁膜７の中にエアギャップ８を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極用の多結晶シリコン層を形成する工程であって、前記多結晶シリコン層の上下方向の中間部のドーパント濃度を、前記多結晶シリコン層の上下部のドーパント濃度よりも高くするように形成する工程と、
前記浮遊ゲート電極用の多結晶シリコン層上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲート電極用の多結晶シリコン層を形成する工程であって、前記多結晶シリコン層の上下方向の中間部のドーパント濃度を、前記多結晶シリコン層の上下部のドーパント濃度よりも高くするように形成する工程と、
前記制御ゲート電極用の多結晶シリコン層上に形成されたマスクパターンをマスクとして前記各多結晶シリコン層および前記ゲート間絶縁膜を分断し、複数のゲート電極を形成する工程と、
前記複数のゲート電極の側面が露出した状態で熱酸化処理を行なう工程と、
薬液を用いたエッチングにより、シリコン酸化膜を選択的に除去して、前記制御ゲート電極用の多結晶シリコン層および前記浮遊ゲート電極用の多結晶シリコン層の各側面に凹部を形成する工程と、
前記複数のゲート電極間に絶縁膜を埋め込み、埋め込まれた絶縁膜の中の前記凹部に対応する部分に エアギャップを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に浮遊ゲート電極用の多結晶シリコン層を形成する工程であって、前記多結晶シリコン層の上下方向の中間部のドーパント濃度を、前記多結晶シリコン層の上下部のドーパント濃度よりも高くするように形成する工程と、
前記浮遊ゲート電極用の多結晶シリコン層上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲート電極用の多結晶シリコン層を形成する工程であって、前記多結晶シリコン層の上下方向の中間部のドーパント濃度を、前記多結晶シリコン層の上下部のドーパント濃度よりも高くするように形成する工程と、
前記制御ゲート電極用の多結晶シリコン層上に形成されたマスクパターンをマスクとして前記各多結晶シリコン層および前記ゲート間絶縁膜を分断し、複数のゲート電極を形成する工程と、
前記複数のゲート電極の側面が露出した状態でドライエッチングを行なうことにより、前記制御ゲート電極用の多結晶シリコン層および前記浮遊ゲート電極用の多結晶シリコン層の各側面に凹部を形成する工程と、
前記複数のゲート電極間に絶縁膜を埋め込み、埋め込まれた絶縁膜の中の前記凹部に対応する部分に エアギャップを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記多結晶シリコン層にドープするドーパントは、リン（Ｐ）であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板の表面に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された複数のゲート電極であって、それぞれ、前記トンネル絶縁膜上に形成された浮遊ゲート電極と、前記浮遊ゲート電極上に形成されたゲート間絶縁膜と、前記ゲート間絶縁膜上に形成された制御ゲート電極とを有するゲート電極と、
前記ゲート電極間の前記半導体基板上に形成された電極間絶縁膜と
を具備し、
前記複数のゲート電極の前記浮遊ゲート電極および前記制御ゲート電極は、それぞれ中間部のゲート幅が端部のゲート幅より狭い形状を有し、
前記電極間絶縁膜の前記浮遊ゲート電極および前記制御ゲート電極の前記中間部に対応する部分にエアギャップが形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隣接メモリセル間にエアギャップを存在させるように構成された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置は、電源の供給がなくても記憶を保持できるため、例えばマルチメディアカード用の記憶素子として広く普及している。近年更なる大容量化が望まれており、メモリセルをさらに高集積化する必要がある。メモリセルの高集積化にともなう問題点として、隣接セル間容量の増大があげられる。通常の素子の構造においては、隣接メモリセルのゲート電極間に絶縁体として、シリコン酸化物を埋め込んでいる。これは、シリコン酸化物の形成方法が容易であると共に、他の絶縁体として一般的に用いられているシリコン窒化物と比較して、誘電率が約半分であり、隣接メモリセル間容量を低下させることが可能であるためである。しかし、メモリセル間隔が狭くなってくると、隣接メモリセル間容量は、その距離に反比例して増大するため、素子の動作速度が遅くなったり、誤動作(誤書き込みや誤読み出し)が発生することがあった。
【０００３】
そこで、隣接メモリセル間容量を低下させるために、隣接メモリセルのゲート電極間に何も形成しない構成、つまり、誘電率が最小のエアギャップを存在させる構成が考えられている（特許文献１参照）。しかし、従来はゲート電極間にシリコン酸化膜を埋め込む際に、各ゲート電極の上部がシリコン酸化膜で塞がれることでエアギャップを形成していたが、この方法では制御良くエアギャップを形成するのは困難であった。
【特許文献１】特開２００７−１５７９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ゲート電極間にエアギャップを制御良く形成することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極用の多結晶シリコン層を形成する工程であって、前記多結晶シリコン層の上下方向の中間部のドーパント濃度を、前記多結晶シリコン層の上下部のドーパント濃度よりも高くするように形成する工程と、前記浮遊ゲート電極用の多結晶シリコン層上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜上に制御ゲート電極用の多結晶シリコン層を形成する工程であって、前記多結晶シリコン層の上下方向の中間部のドーパント濃度を、前記多結晶シリコン層の上下部のドーパント濃度よりも高くするように形成する工程と、前記制御ゲート電極用の多結晶シリコン層上に形成されたマスクパターンをマスクとして前記各多結晶シリコン層および前記ゲート間絶縁膜を分断し、複数のゲート電極を形成する工程と、前記複数のゲート電極の側面が露出した状態で熱酸化処理を行なう工程と、薬液を用いたエッチングにより、シリコン酸化膜を選択的に除去して、前記制御ゲート電極用の多結晶シリコン層および前記浮遊ゲート電極用の多結晶シリコン層の各側面に凹部を形成する工程と、前記複数のゲート電極間に絶縁膜を埋め込み、埋め込まれた絶縁膜の中の前記凹部に対応する部分に エアギャップを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００６】
本発明によれば、ゲート電極間にエアギャップを制御良く形成することができる。
【発明を実施するための最良の形態】
【０００７】
（第１の実施形態）
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図１ないし図１１を参照しながら説明する。尚、以下の参照図面において、同一または類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００８】
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１の電気的構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【０００９】
ＮＡＮＤ型フラッシュメモリ装置１のメモリセルアレイＡｒは、２（複数）個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（ストリングユニット）Ｓｕが行列状に形成されることにより構成されている。
【００１０】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１１】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。また、図３は、図２のＡ−Ａ線に沿う断面図を模式的に示している。半導体基板としてのシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されている。これにより、素子領域（活性領域：アクティブエリア）Ｓａが、図２中のＹ方向に沿って形成されており、Ｘ方向に複数に分離形成されている。
【００１３】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。一対の選択ゲート線ＳＧＬ１間の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１４】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧ（積層ゲート電極に相当）が形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１５】
図３は、図２中のＡ−Ａ線に沿う断面図（製造工程の途中の状態の断面図）を模式的に示し、素子領域Ｓａ上のメモリセルトランジスタのゲート電極ＭＧとその周辺構造を中心に示している。この図３に示すように、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板２上にシリコン酸化膜３を介して、多結晶シリコン層４、ゲート間絶縁膜５、金属シリサイド層６を順に積層した構造をなしている。
【００１６】
シリコン酸化膜３は、シリコン基板２の表面が熱酸化処理されることによって形成され、ゲート絶縁膜、トンネル絶縁膜として機能する膜である。多結晶シリコン層４は、リン等の不純物がドープされており、浮遊ゲート電極ＦＧとして構成される。金属シリサイド層６は、制御ゲート電極ＣＧとして機能するように形成された合金層であり、ワード線ＷＬの抵抗値を低減させる。尚、制御ゲート電極ＣＧを、すべて金属シリサイド層から構成する代わりに、多結晶シリコン層と金属シリサイド層の２層構造で構成しても良い。
【００１７】
ゲート間絶縁膜５は、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間の絶縁膜、多結晶シリコン層４および金属シリサイド層６の導電層間絶縁膜として機能する絶縁膜である。このゲート間絶縁膜５は、例えばＯＮＯ膜、即ち、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜で構成されている。なお、ゲート間絶縁膜５としてアルミナ等の高誘電率膜で構成してもよい。
【００１８】
また、メモリセルトランジスタのゲート電極ＭＧ−ＭＧ間のシリコン基板２の表層には、ソース／ドレイン領域として低濃度の不純物拡散層（図示しない）が形成されている。そして、各ゲート電極ＭＧ−ＭＧ間のシリコン基板２上には、シリコン酸化膜７が電極間絶縁膜として形成されている。更に、ゲート電極ＭＧ−ＭＧ間におけるシリコン酸化膜７の中には、何も形成しない空洞またはボイド、即ち、エアギャップ８が形成されている。
【００１９】
尚、上記シリコン酸化膜７の上には、層間絶縁膜（図示しない）が形成され、この層間絶縁膜の上にはバリア膜としてシリコン窒化膜（図示しない）形成され、更に、上記シリコン窒化膜の上には層間絶縁膜（図示しない）が形成されている。
【００２０】
次に、上記構造の製造方法について図４ないし図１１を参照しながら説明する。尚、以下の説明では、本実施形態に係る特徴部分を中心に説明するが、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の領域の構造を形成するために必要な工程があれば付加しても良い。
【００２１】
まず、図４に示すように、シリコン基板２に熱酸化処理を施しシリコン酸化膜３を形成し、次にＬＰ−ＣＶＤ法により多結晶シリコン層４、ゲート間絶縁膜５、多結晶シリコン層９を順次積層形成する。ここで、浮遊ゲート電極ＦＧ用の多結晶シリコン層４および制御ゲート電極ＣＧ用の多結晶シリコン層９を形成する方法について、図５を参照して説明する。なお、図５は制御ゲート電極ＣＧ用の多結晶シリコン層９の形成方法を説明する図であるが、浮遊ゲート電極ＦＧ用の多結晶シリコン層４も同じ方法で形成される。この図５に示すように、まず、ゲート間絶縁膜５上に、アンドープ非晶質シリコン層９ａを、第１の所定膜厚Ｘｎｍ形成する。このアンドープ非晶質シリコン層９ａは、５００〜５３０℃に加熱した炉内にシラン（ＳｉＨ４）ガスを２００〜１０００ｓｃｃｍ流入させて形成する。
【００２２】
続いて、このアンドープ非晶質シリコン層９ａ上にリン（Ｐ）をドーパントとしたドープ非晶質シリコン層９ｂを第２の所定膜厚Ｙｎｍ形成する。このＰドープ非晶質シリコン層９ｂの形成条件は、上記アンドープ非晶質シリコン層９ａの上記した形成条件に、ホスフィン（ＰＨ３）を数〜２００ｓｃｃｍの範囲で供給して形成する。次いで、Ｐドープ非晶質シリコン層６ｂ上にアンドープ非晶質シリコン層９ｃを第３の所定膜厚Ｚｎｍ形成する。このアンドープ非晶質シリコン層９ｃの形成条件は、上記アンドープ非晶質シリコン層９ａの形成条件と同じである。
【００２３】
上述したように、多結晶シリコン層４、９は、それぞれＰがドープされた非晶質シリコン層を上下に挟むようにアンドープ非晶質シリコン層が設けられた構成となっている。換言すると、多結晶シリコン層４、９は、それぞれアンドープ非晶質シリコン層からなる上層、下層と、Ｐドープ非晶質シリコン層からなる中間層から構成されている。
【００２４】
尚、上記したアンドープ非晶質シリコン層９ａ、Ｐドープ非晶質シリコン層９ｂおよびアンドープ非晶質シリコン層９ｃは、同一装置にて連続して成膜を行って形成しても良いし、同一装置にて各層毎に成膜を一時中断して形成しても良いし、また、別の装置にて各層を成膜処理するように構成しても良い。この場合、各層の成膜を一時中断したり、複数の装置にて成膜を実施したりすると、各層の境界に自然酸化膜を形成することができるから、次工程以降に高温工程があった場合に、３つの層中にＰが均一に拡散することを抑制できる。尚、各層の膜厚、Ｘ、Ｙ、Ｚｎｍは、所望の膜厚にそれぞれ調整することが可能である。
【００２５】
そして、浮遊ゲート電極ＦＧ用の多結晶シリコン層４も、上記制御ゲート電極ＣＧ用の多結晶シリコン層９と同様にして、アンドープ非晶質シリコン層、Ｐドープ非晶質シリコン層およびアンドープ非晶質シリコン層から構成されている。
【００２６】
この後、上記制御ゲート電極ＣＧ用の多結晶シリコン層９（非晶質シリコン層９ａ、９ｂ、９ｃ）上に、これを加工するためのハードマスクとしてシリコン窒化膜１０を形成する（図６参照）。このシリコン窒化膜１０の形成時に温度を上げすぎると、制御ゲート電極ＣＧ用の非晶質シリコン層９ａ、９ｂ、９ｃの中のドーパントＰが各層内に均一に拡散してしまうおそれがある。このため、シリコン窒化膜１０を形成する方法として、ドーパントＰが均一に拡散しない５００℃以下の低温で形成可能な成膜方法を用いる。
【００２７】
次に、シリコン窒化膜１０の上にレジスト（図示しない）を塗布してフォトリソグラフィ処理によりパターンニングし、ドライエッチング処理（例えばＲＩＥ(Reactive Ion Etching)法）によりシリコン窒化膜１０を加工する（図６参照）。続いて、当該加工されたシリコン窒化膜１０をマスクとしてＲＩＥ法によるエッチング処理にてメモリセルトランジスタのゲート電極ＭＧ形成用の積層膜、即ち、非晶質シリコン層（多結晶シリコン層）９、ゲート間絶縁膜５、非晶質シリコン層（多結晶シリコン層）４、シリコン酸化膜３を加工する（図６参照）。次いで、レジストを除去する。尚、レジストの除去処理は、シリコン窒化膜１０を加工した直後であっても良い。また、ゲート電極形成領域ＭＧ−ＭＧ間のシリコン酸化膜３も加工しているが、残存させても良い。
【００２８】
加工形成された多結晶シリコン層４、９は、それぞれ中央部で濃く、端部に向かうにしたがい薄くなるドーパント（Ｐ）濃度勾配を有している。
この後、ゲート電極ＭＧの側面（即ち、ワードラインの側面）が露出した状態で、熱酸化処理を実施する。具体的には、酸素雰囲気下で、９５０〜１１００℃、２０〜６０秒の熱酸化処理を実施する。この工程で、制御ゲート電極ＣＧ用の非晶質シリコン層９および浮遊ゲート電極ＦＧ用の非晶質シリコン層４は多結晶化される。また、非晶質シリコン層４、９の側面がそれぞれ酸化される。この酸化においては、ドーパント（Ｐ）の濃度の違いによって酸化の進行度合いが異なり、Ｐ濃度の濃い各非晶質シリコン層の上下方向における中間領域（図７において、符号４ｄ、９ｄで示す領域）で酸化膜厚が最大となり、上下端部に向かうにしたがって酸化膜厚が減少するようにシリコン酸化膜が形成される。
【００２９】
続いて、図８に示すように、薬液を用いたエッチングにより、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧの側壁に形成されたシリコン酸化膜を選択的に除去する。本工程により、ゲート電極ＭＧの側面（即ち、ワードラインの側面）のうちの、制御ゲート電極ＣＧ９および浮遊ゲート電極ＦＧ４の側面に、凹部１１および凹部１２が形成される。凹部１１および凹部１２は、全体として浅底形状の凹部であり、その上下方向の中間部分が深く、上下端部が浅い形状である。すなわち、各ゲート電極ＭＧは、それぞれ制御ゲート電極６および浮遊ゲート電極４の上下方向における中間部のゲート幅が上下端部のゲート幅より狭い形状となるように形成される。
【００３０】
各ゲート電極ＭＧの制御ゲート電極６および浮遊ゲート電極４のそれぞれに凹部１１、１２が形成されることにより、隣接するゲート電極間の距離は制御ゲート電極６および浮遊ゲート電極４それぞれの中央付近で最大となりそれぞれの端部に向かうに従い減少する構成となる。
【００３１】
次に、図９に示すように、ゲート電極ＭＧ−ＭＧ間（即ち、ワードライン間）にＬＰ−ＣＶＤ法により、シリコン酸化膜７を形成する。この場合、具体的には、６００〜７００℃の範囲で、テトラエトキシシラン（ＴＥＯＳ）を１００〜１０００ｓｃｃｍ供給し、ゲート電極ＭＧ−ＭＧ間にシリコン酸化膜７を埋め込む。本工程において、シリコン酸化膜７は、ゲート電極ＭＧの側面に沿って一様に形成されるため、上記凹部１１、１２に対応する部分には、最終的に何も成膜されないボイド、即ち、 エアギャップ８が形成される。
【００３２】
この後、図１０に示すように、ゲート電極ＭＧ−ＭＧ間のシリコン酸化膜７を部分的に除去すると共に、ハードマスク用のシリコン窒化膜１０を除去する。次いで、図１１に示すように、制御ゲート電極ＣＧ用の多結晶シリコン層９およびシリコン酸化膜７上に金属膜１３をスパッタにより形成する。この場合、金属膜１３としては、Ｃｏ、Ｎｉ、Ｒｕ、Ｗ等の金属を用いる。
【００３３】
次に、熱処理により、金属膜１３と多結晶シリコン層９とを化合させることによって、制御ゲート電極ＣＧ用の金属シリサイド膜６を形成する。この後、未反応の金属膜１３を剥離する金属剥離処理を行なうことにより、図３に示す構成を得る。
【００３４】
このような構成の本実施形態によれば、ゲート電極ＭＧの側面に凹部１１、１２を形成することにより、ゲート電極ＭＧ−ＭＧ間にシリコン酸化膜７が存在しないボイド、即ち、シリコン酸化膜７が埋まらないエアギャップ８を確実に形成することができる。これにより、ゲート電極ＭＧ−ＭＧ間の隣接メモリセル間容量を効果的に抑制することができ、従って、メモリセルに対して書き込みまたは読み出し動作をさせる際、誤書き込みや誤読み出しを防止することができる。特に、本実施形態の場合、制御ゲート電極ＣＧ用の非晶質シリコン層９および浮遊ゲート電極ＦＧ用の非晶質シリコン層４のＰ濃度プロファイルを適宜調整することにより、深さや横方向の大きさ等が種々異なる形状のエアギャップ８を形成することが可能となる。
【００３５】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００３６】
上記実施形態では、ワードラインの側面に凹部１１、１２を形成するときに、非晶質シリコン層４、９内にＰ濃度差を設け、Ｐ濃度差による酸化速度の違いを利用し、形成されたシリコン酸化膜を薬液を用いたエッチングにより除去して、凹部１１、１２を形成したが、これに代えて、非晶質シリコン層４、９内にＰ濃度差を設け、Ｐ濃度差によるドライエッチング速度の違いを利用して凹部１１、１２を形成するように構成しても良い。
【００３７】
この場合、具体的には、非晶質シリコン層４、９内にＰ濃度差を設けるまでの工程、即ち、図４〜図６までの工程は、上記実施形態と同じである。この後、ゲート電極ＭＧの側面が露出した状態（図６に示す状態）で、ドライエッチング処理を実施する。この場合、オクタフルオロシクロブテン（Ｃ４Ｆ８）ガスを用い、シリコン基板に対して高選択な条件でドライエッチングする。この工程において、制御ゲート電極ＣＧ用の非晶質シリコン層９および浮遊ゲート電極ＦＧ用の非晶質シリコン層４は、その内部のＰ濃度の違いによって、ドライエッチングの進行度合いが異なるため、Ｐ濃度の濃い領域のみ選択的にエッチングされることから、図８に示す構成が得られる。尚、この後の工程（図９、図１０、図１１、図３）は、上記実施形態と同じである。そして、このような構成の変形実施形態においても、上記実施形態とほぼ同じ作用効果を得ることができる。
【００３８】
また、本発明はＮＡＮＤ型フラッシュメモリ装置に限らず、ＮＯＲ型、ＡＮＤ型などその他の不揮発性半導体装置に適用することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係るメモリセル領域の電気的構成を示す図
【図２】模式的に示す平面図
【図３】図２のＡ−Ａ線に沿って示す模式的な縦断側面図
【図４】製造工程の一段階を模式的に示す縦断側面図（その１）
【図５】制御ゲート電極ＣＧ用の多結晶シリコン層（非晶質シリコン層）を拡大して模式的に示す縦断側面図
【図６】製造工程の一段階を模式的に示す縦断側面図（その２）
【図７】製造工程の一段階を模式的に示す縦断側面図（その３）
【図８】製造工程の一段階を模式的に示す縦断側面図（その４）
【図９】製造工程の一段階を模式的に示す縦断側面図（その５）
【図１０】製造工程の一段階を模式的に示す縦断側面図（その６）
【図１１】製造工程の一段階を模式的に示す縦断側面図（その７）
【符号の説明】
【００４０】
図面中、１はフラッシュメモリ装置、２はシリコン基板、３はシリコン酸化膜、４は多結晶シリコン層、５はゲート間絶縁膜、６は金属シリサイド層、７はシリコン酸化膜、８はエアギャップ、９は多結晶シリコン層、９ａはアンドープ非晶質シリコン層、９ｂはＰドープ非晶質シリコン層、９ｃはアンドープ非晶質シリコン層、１１、１２は凹部である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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