(57)【要約】【課題】入力電圧の低電位側のトランスコンダクタンスと入力電圧の高電位側のトランスコンダクタンスの値を一定に合わせる。【解決手段】Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０には差動入力段１と出力段２が設けられる。差動入力段１には第１の差動増幅部１１、第２の差動増幅部１２、短絡防止部１３、及びバイアス切替部２１が設けられる。第１の差動増幅部１１には差動対をなすＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２とＰｃｈ  ＭＯＳトランジスタＭＰＴ１が設けられる。第２の差動増幅部１２には差動対をなすＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２と定電流源１４が設けられる。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２の飽和領域でのトランスコンダクタンスとＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２の飽和領域でのトランスコンダクタンスが同一になるように設定される。【選択図】図１
2009302619.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部とを有する差動入力段と、
前記入力電圧のレベルに応じて、前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切り替えるバイアス切替部と、
を具備することを特徴とする演算増幅器。
【請求項２】
第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部とを有する差動入力段と、
前記入力電圧のレベルに応じて、前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切り替えるバイアス切替部と、
前記第１の差動増幅部から出力される第１の信号と前記第２の差動増幅部から出力される第２の信号が入力され、前記第１及び第２の信号を合成した出力信号を出力する出力段と、
を具備することを特徴とする演算増幅器。
【請求項３】
前記差動入力段には、ソースが前記第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが低電位側電源に接続される第３のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと、ソースが前記第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、ゲートが前記低電位側電源に接続される第４のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのドレインの間の短絡を防止する短絡防止部を具備することを特徴とする請求項１又は２に記載の演算増幅器。
【請求項４】
高電位側電源と前記第１及び第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのソースの間に定電流源を具備することを特徴とする請求項１乃至３のいずれか１項に記載の演算増幅器。
【請求項５】
前記バイアス切替部に、ソースが前記第１及び第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタのソースに接続され、ゲートに一定なバイアス電圧が入力される第５のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタを具備することを特徴とする請求項１乃至４のいずれか１項に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器（operational  amplifier  オペアンプとも呼称される）に係り、特に演算増幅器の入力範囲が供給電源の最小値から最大値までの全範囲でＲａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器は、入力信号を増幅して出力し、初期増幅する差動入力段と駆動機能を提供して更なる増幅も可能とする出力段とを含む。演算増幅器の差動入力段には、初期利得を提供し、増幅器に一定のバンド幅と一定な利得を与えるためにトランスコンダクタンス（ｇｍとも呼称される）が一定なＲａｉｌ  ｔｏ  Ｒａｉｌ動作する差動増幅回路が一般的に用いられている。なお、「Ｒａｉｌ  ｔｏ  Ｒａｉｌ」はモトローラ社の商標である（例えば、特許文献１参照。）。
【０００３】
近年、電子機器の低消費電力化及び多機能化の進展に伴い、 差動増幅回路などをＣＭＯＳで構成されるＲａｉｌ  ｔｏ  Ｒａｉｌ動作の演算増幅器が多用されている。ところが、特許文献１などに記載される演算増幅器では、差動入力段の差動増幅回路を差動対をなすＰｃｈ  ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタと差動対をなすＮｃｈ  ＭＯＳトランジスタから構成している。このため、入力電圧の低電位側のトランスコンダクタンスと入力電圧の高電位側のトランスコンダクタンスの値を一定に合わせることが難しいという問題点がある。
【特許文献１】特開２００２−１８５２７２号公報（頁９、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、入力電圧の低電位側のトランスコンダクタンスと入力電圧の高電位側のトランスコンダクタンスの値を容易に一定に合わせることのできるＲａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の演算増幅器は、第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部とを有する差動入力段と、前記入力電圧のレベルに応じて、前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切り替えるバイアス切替部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の演算増幅器は、第１の入力電圧がゲートに入力される第１のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のディプレッション型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｐｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部とを有する差動入力段と、前記入力電圧のレベルに応じて、前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切り替えるバイアス切替部と、前記第１の差動増幅部から出力される第１の信号と前記第２の差動増幅部から出力される第２の信号が入力され、前記第１及び第２の信号を合成した出力信号を出力する出力段とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、入力電圧の低電位側のトランスコンダクタンスと入力電圧の高電位側のトランスコンダクタンスの値を容易に一定に合わせることのできるＲａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る演算増幅器について、図面を参照して説明する。図１は演算増幅器としてのＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図である。本実施例では、Ｄ型（ディプレッション型）Ｐｃｈ  ＭＯＳトランジスタの差動対とＥ型（エンハンスメント型）Ｐｃｈ  ＭＯＳトランジスタの差動対をＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプに適用している。
【００１０】
図１に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０には、差動入力段１と出力段２が設けられる。Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０は、ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）から構成され、入力電圧Ｖｉｎが高電位側電源ＶＤＤレベルから低電位側電源ＶＳＳレベルの範囲までＲａｉｌ  ｔｏ  Ｒａｉｌ動作する演算増幅器である。
【００１１】
差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、短絡防止部１３、及びバイアス切替部２１が設けられる。差動入力段１は、＋側の入力電圧Ｖｉｎ＋と同相の−側の入力電圧Ｖｉｎ−が入力され、差動増幅された信号を出力段２に出力する。
【００１２】
第１の差動増幅部１１には、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ６、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１、及びＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ２が設けられる。第１の差動増幅部１１は、差動増幅された信号を出力段２のノードＮ６及びＮ９に出力する。
【００１３】
ここで、Ｄ型とはディプレッション型とも呼称される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタは、ノーマリーオントランジスタである。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１と、これ以降記載されるＭＯＳトランジスタで、Ｄ型と表記されないＭＯＳトランジスタはすべてＥ型（エンハンスメント型とも呼称される）である。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは絶縁ゲート型電界効果トランジスタとも呼称される。
【００１４】
Ｐｃｈ  ＭＯＳトランジスタＭＰＴ６は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ１に接続され、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及ＭＤＰ２側にバイアス電流Ｉｂ４を供給する。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１は、ソースがノードＮ１に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ２は、ソースがノードＮ１に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋と同相の−側の入力電圧Ｖｉｎ―が入力される。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２は差動対を構成する。差動対をなすＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２にはバイアス電流Ｉｂ４が供給される。
【００１５】
第２の差動増幅部１２には、定電流源１４、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１、及びＰｃｈ  ＭＯＳトランジスタＭＰＴ２が設けられる。第２の差動増幅部１２は差動増幅された信号を出力段２のノードＮ６及びＮ９に出力する。
【００１６】
定電流源１４は、高電位側電源ＶＤＤとノードＮ４の間に設けられ、一定なバイアス電流Ｉｂを生成する。定電流源１４は、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２側にバイアス電流Ｉｂ２を供給し、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５側にバイアス電流ＩＢ３を供給する。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１は、ソースがノードＮ４に接続され、ゲートに＋側の入力電圧Ｖｉｎ＋が入力される。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ２は、ソースがノードＮ４に接続され、ゲートに−側の入力電圧Ｖｉｎ−が入力される。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２は差動対を構成する。
【００１８】
短絡防止部１３には、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ３とＰｃｈ  ＭＯＳトランジスタＭＰＴ４が設けられる。
【００１９】
Ｐｃｈ  ＭＯＳトランジスタＭＰＴ３は、ソースがＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１のドレインに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰＴ１のドレイン及び出力段２のノードＮ９に接続される。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ４は、ソースがＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ２のドレインに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＭＰＴ２のドレイン及び出力段２のノードＮ６に接続される。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ３及びＭＰＴ４のゲートはノードＮ２に接続され、ノードＮ２は接地電位である低電位側電源ＶＳＳに接続される。
【００２０】
ここで、第１の差動増幅部１１がオフ、第２の差動増幅部１２がオンしているとき、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１のドレインからＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１のドレイン側に電流が流れ込み、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ２のドレインからＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ２のドレイン側に電流が流れ込む。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２は、Ｅ型（エンハンスメント型）ＭＯＳトランジスタよりもインピーダンスが非常に低い。このため、短絡防止部１３が無い場合、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１のドレインとＰｃｈ  ＭＯＳトランジスタＭＰＴ２のドレインの間が短絡する。
【００２１】
つまり、短絡防止部１３は、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１のドレインからＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１のドレイン側に電流が流れ込むのをカットし、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ２のドレインからＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ２のドレイン側に電流が流れ込むのをカットする。その結果、短絡防止部１３はＰｃｈ  ＭＯＳトランジスタＭＰＴ１のドレインとＰｃｈ  ＭＯＳトランジスタＭＰＴ２のドレインの間の短絡を防止する。
【００２２】
バイアス切替部２１には、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ７、Ｎｃｈ  ＭＯＳトランジスタＭＮＴ１、及びＮｃｈ  ＭＯＳトランジスタＭＮＴ２が設けられる。
【００２３】
Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５は、ソースがノードＮ４に接続され、ゲートに一定なバイアス電圧Ｖ１が入力される。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５はオン時に低電位側電源ＶＳＳ側にバイアス電流Ｉｂ３を流す。ここで、バイアス電圧Ｖ１と高電位側電源ＶＤＤ電圧の関係は、
0＜V1＜VDD・・・・・・・・・・・・式（１）
に設定される。
【００２４】
なお、第２の差動増幅部１２がオフしているとき、バイアス電流Ｉｂ３はバイアス電流Ｉｂとなる。第２の差動増幅部１２がオンし、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５がオフしているとき、バイアス電流Ｉｂ２はバイアス電流Ｉｂとなる。
【００２５】
Ｎｃｈ  ＭＯＳトランジスタＭＮＴ２は、ドレインがゲートとＰｃｈ  ＭＯＳトランジスタＭＰＴ５のドレインに接続され、ソースが低電位側電源ＶＳＳに接続される。
【００２６】
Ｎｃｈ  ＭＯＳトランジスタＭＮＴ１は、ドレインがノードＮ３に接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＭＮＴ２に接続され、ソースが低電位側電源ＶＳＳに接続される。Ｎｃｈ  ＭＯＳトランジスタＭＮＴ１とＮｃｈ  ＭＯＳトランジスタＭＮＴ２はカレントミラー回路を構成する。Ｎｃｈ  ＭＯＳトランジスタＭＮＴ１は、Ｎｃｈ  ＭＯＳトランジスタＭＮＴ２から低電位側電源ＶＳＳ側に流れるバイアス電流Ｉｂ３に比例したバイアス電流Ｉｂ１を低電位側電源ＶＳＳ側に流す。ここでは、ミラー比が１に設定され、バイアス電流Ｉｂ１とバイアス電流Ｉｂ３は同じ電流レベルとなる。
【００２７】
Ｐｃｈ  ＭＯＳトランジスタＭＰＴ７は、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレイン及びノードＮ３に接続され、バイアス電流Ｉｂ１を低電位側電源ＶＳＳ側に流す。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ７と第１の差動増幅部１１のＰｃｈ  ＭＯＳトランジスタＭＰＴ６はカレントミラー回路を構成する。
【００２８】
Ｐｃｈ  ＭＯＳトランジスタＭＰＴ６は、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ７から低電位側電源ＶＳＳ側に流れるバイアス電流Ｉｂ１に比例したバイアス電流Ｉｂ４を、差動対をなすＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２側に流す。ここでは、ミラー比が１に設定され、バイアス電流Ｉｂ４とバイアス電流Ｉｂ１は同じ電流レベルとなる。
【００２９】
つまり、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５はバイアス切替を行う。具体的には、第２の差動増幅部１２のノードＮ４（差動対をなすＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２のソース）の電位によって発生するゲート・ソース間電圧で、差動対をなすＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２側に流れるバイアス電流Ｉｂ２を制御することとなる。また、第１の差動増幅部１１の差動対をなすＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２側に流れるバイアス電流Ｉｂ４を制御することになる。
【００３０】
出力段２には、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ８、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ９、Ｎｃｈ  ＭＯＳトランジスタＭＮＴ３、Ｎｃｈ  ＭＯＳトランジスタＭＮＴ４、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。出力段２は、第１の差動増幅部１１から出力される信号と第２の差動増幅部１２から出力される信号が入力され、２つの信号を一つに合成し、合成された信号を増幅して出力信号Ｓｏｕｔとして出力する。
【００３１】
Ｐｃｈ  ＭＯＳトランジスタＭＰＴ８は、ソースが高電位側電源ＶＤＤに接続され、ゲートがドレイン及びノードＮ５に接続される。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ９は、ソースが高電位側電源ＶＤＤに接続され、ゲートがＰｃｈ  ＭＯＳトランジスタＭＰＴ８のゲートに接続され、ドレインがノードＮ７に接続される。Ｐｃｈ  ＭＯＳトランジスタＭＰＴ８及びＭＰＴ９はカレントミラー回路を構成する。ノードＮ７から出力信号Ｓｏｕｔが出力される。
【００３２】
Ｎｃｈ  ＭＯＳトランジスタＭＮＴ３は、ドレインがノードＮ５に接続され、ソースがノードＮ６、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ２のドレイン、及びＰｃｈ  ＭＯＳトランジスタＭＰＴ４のドレインに接続され、ゲートがノードＮ８に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。
【００３３】
Ｎｃｈ  ＭＯＳトランジスタＭＮＴ４は、ドレインがノードＮ７に接続され、ソースがノードＮ９、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１のドレイン、及びＰｃｈ  ＭＯＳトランジスタＭＰＴ３のドレインに接続され、ゲートがノードＮ８に接続され、ゲートに一定なバイアス電圧Ｖ２が印加される。
【００３４】
抵抗Ｒ１は、一端がノードＮ６に接続され、他端が低電位側電源ＶＳＳに接続される。抵抗Ｒ２は一端がノードＮ９に接続され、他端が低電位側電源ＶＳＳに接続される。
【００３５】
ここで、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０を構成するＭＯＳトランジスタの非飽和領域（３極管領域）でのドレイン電流Ｉｄ１とトランスコンダクタンス（ｇｍ１）は、
Id1＝β×{(Vg−Vth)×Vd−(Vd2／2)}・・・・・・・・・・式（２）
β＝(μ×εox×εo×Wg)／(tox×Lg)・・・・・・・・・・式（３）
gm1＝β|Vd｜・・・・・・・・・・・・・・・・・・・・・式（４）
で表される。
【００３６】
Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０を構成するＭＯＳトランジスタの飽和領域（５極管領域）でのドレイン電流Ｉｄ２とトランスコンダクタンス（ｇｍ２）は、
Id2＝{β×(Vg−Vth)2}／2・・・・・・・・・・・・・・・式（５）
gm2＝β|Vg−Vth｜≒(2Id2)1/2・・・・・・・・・・・・・式（６）
で表される。
【００３７】
なお、Ｖｇはゲート電圧、ＶｔｈはＭＯＳトランジスタの閾値電圧、Ｖｄはドレイン電圧、μは移動度（Ｎｃｈの場合は電子の移動度、Ｐｃｈの場合はホールの移動度）、εｏｘはゲート絶縁膜の比誘電率、ε０は誘電率、Ｗｇはゲート幅、ｔｏｘはゲート絶縁膜の膜厚、Ｌｇはゲート長である。ここでは、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０は、飽和領域で動作するように設計されている。
【００３８】
飽和領域（５極管領域）でのトランスコンダクタンス（ｇｍ２）では、Ｅ型（エンハンスメント型）のＭＯＳトランジスタとＤ型（ディプレッション型）のＭＯＳトランジスタを比較した場合、閾値の絶対値の差分とβを積分した分だけ差異が生じる。
【００３９】
次に、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプの動作について図２を参照して説明する。図２はＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス（ｇｍ）の関係を示す図である。
【００４０】
図２に示すように、Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０では、入力電圧Ｖｉｎに対して３つの動作領域が存在する。
【００４１】
入力電圧Ｖｉｎの信号レベルが高電位側電源Ｖｄｄ側のとき、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２がオフし、第２の差動増幅部１２が動作を停止し、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５がオンし、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２がオンし、第１の差動増幅部１１が動作する。
【００４２】
Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０の総合トランスコンダクタンス（ｇｍ）はＤ型Ｐｃｈ側のｇｍ（ｇｍｄｐ）で表される（Ｄ型Ｐｃｈ側動作領域）。この領域では、一定なバイアス電流ＩＢ４がＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２が供給され、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２は飽和（５極管）動作する。
【００４３】
入力電圧Ｖｉｎの信号レベルが低電位側電源Ｖｓｓ側のとき、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５がオフし、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２がオフし、第１の差動増幅部１１が動作を停止し、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２がオンし、第２の差動増幅部１２が動作する。
【００４４】
Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ５０の総合トランスコンダクタンス（ｇｍ）はＰｃｈ側のｇｍ（ｇｍｐ）で表される（Ｐｃｈ側動作領域）。この領域では、一定なバイアス電流ＩＢ２がＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２に供給され、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２は飽和（５極管）動作する。
【００４５】
本実施例では、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２の飽和領域（５極管領域）でのトランスコンダクタンス（ｇｍ２ａ）とＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２の飽和領域（５極管領域）でのトランスコンダクタンス（ｇｍ２ｂ）を同一になるように設定し、Ｄ型Ｐｃｈ側のｇｍ（ｇｍｄｐ）とＰｃｈ側のｇｍ（ｇｍｐ）を同一にしている。
【００４６】
その方法は、式６に基づいて、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２の閾値電圧の絶対値の増加分による｜Ｖｄ−Ｖｔｈ｜の低下をβを増大させることにより補整し、ｇｍ２ａとｇｍ２ｂを同一にしている。Ｅ型Ｐｃｈ  ＭＯＳトランジスタの移動度（μ）とＤ型Ｐｃｈ  ＭＯＳトランジスタの移動度（μ）はほぼ同一の値を有する。
【００４７】
βの補整として、例えば、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２のゲート幅（Ｗｇ）を変更することにより対応している。即ち、パラメータを１項目変更させることにより容易にｇｍ２ａとｇｍ２ｂを同一にすることができる。ここでは、ゲート幅（Ｗｇ）を変更しているが、代わりにゲート長（Ｌｇ）を変更させてもよい。
【００４８】
入力電圧Ｖｉｎの信号レベルがバイアス電圧Ｖ１を中心とする領域では、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２とＰｃｈ  ＭＯＳトランジスタＭＰＴ５及びＭＰＴ６がともにオン（飽和（５極管）動作）し、第１の差動増幅部１１及び第２の差動増幅部１２が動作する（Ｐｃｈ＆Ｄ型Ｐｃｈ動作領域）。
【００４９】
入力電圧Ｖｉｎの信号レベルがバイアス電圧Ｖ１のとき、ｇｍ２ａとｇｍ２ｂが同一の値になるように設定され、Ｄ型Ｐｃｈ側のｇｍ（ｇｍｄｐ）とＰｃｈ側のｇｍ（ｇｍｐ）が同一の値となる。
【００５０】
入力電圧Ｖｉｎの信号レベルが、バイアス電圧Ｖ１にＰｃｈ  ＭＯＳトランジスタＭＰＴ５の閾値電圧の絶対値｜Ｖｔｈ（ＭＰＴ５）｜が加算された電圧のとき、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２のソース（ノードＮ４）・ゲート間電圧がＰｃｈ  ＭＯＳトランジスタＭＰＴ５のソース（ノードＮ４）・ゲート間電圧よりも閾値電圧の絶対値｜Ｖｔｈ（ＭＰＴ５）｜分だけ減少する。その結果、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２がオフし、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５だけオンする。
【００５１】
入力電圧Ｖｉｎの信号レベルが、バイアス電圧Ｖ１にＰｃｈ  ＭＯＳトランジスタＭＰＴ５の閾値電圧の絶対値｜Ｖｔｈ（ＭＰＴ５）｜が減算された電圧のとき、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５のソース（ノードＮ４）・ゲート間電圧がＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２のソース（ノードＮ４）・ゲート間電圧よりも閾値電圧の絶対値｜Ｖｔｈ（ＭＰＴ５）｜分だけ減少する。その結果、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ５がオフし、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２だけオンする。ここで、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２の閾値電圧の絶対値は、閾値電圧の絶対値｜Ｖｔｈ（ＭＰＴ５）｜と略同一の値に設定される。
【００５２】
上述したように、本実施例の演算増幅器では、差動入力段１と出力段２が設けられる。差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、短絡防止部１３、及びバイアス切替部２１が設けられる。第１の差動増幅部１１には、差動対をなすＤ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２とＰｃｈ  ＭＯＳトランジスタＭＰＴ１が設けられる。第２の差動増幅部１２には、差動対をなすＰｃｈ  ＭＯＳトランジスタＭＰＴ１及びＭＰＴ２と定電流源１４が設けられる。短絡防止部１３には、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ３とＰｃｈ  ＭＯＳトランジスタＭＰＴ４が設けられ、Ｐｃｈ  ＭＯＳトランジスタＭＰＴ１のドレインとＰｃｈ  ＭＯＳトランジスタＭＰＴ２のドレインの間の短絡を防止する。Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２のゲート幅（Ｗｇ）を変更させて、Ｄ型Ｐｃｈ  ＭＯＳトランジスタＭＤＰＴ１及びＭＤＰＴ２の飽和領域でのトランスコンダクタンスとＰｃｈ  ＭＯＳトランジスタＭＰＴ５及びＭＰＴ６の飽和領域でのトランスコンダクタンスを同一にしている。
【００５３】
このため、第１の差動増幅部１１側だけが動作する入力電圧の高電位側のトランスコンダクタンスと第２の差動増幅部１２側だけが動作する入力電圧の低電位側のトランスコンダクタンスを容易に一定に合わせることができる。
【００５４】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００５５】
例えば、実施例では、Ｒａｉｌ  ｔｏ  ＲａｉｌオペアンプをＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。また、第１の差動増幅部１１の差動対をＤ型（ディプレッション型）Ｐｃｈ  ＭＯＳトランジスタで構成し、第２の差動増幅部１２の差動対をＥ型（エンハンスメント型）Ｐｃｈ  ＭＯＳトランジスタで構成しているが、代わりに第１の差動増幅部１１の差動対をＥ型（エンハンスメント型）Ｎｃｈ  ＭＯＳトランジスタで構成し、第２の差動増幅部１２の差動対をＤ型（ディプレッション型）Ｎｃｈ  ＭＯＳトランジスタで構成してもよい。この場合、他のＭＯＳトランジスタもＰｃｈからＮｃｈへ変更し、ＮｃｈからＰｃｈへ変更するのがよい。
【００５６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部とを有する差動入力段と、前記入力電圧のレベルに応じて、前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切り替えるバイアス切替部とを具備する演算増幅器。
【００５７】
（付記２）  第１の入力電圧がゲートに入力される第１のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第１の入力電圧とは同相の第２の入力電圧がゲートに入力される第２のエンハンスメント型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第１の差動増幅部と、前記第１の入力電圧がゲートに入力される第１のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタと前記第２の入力電圧がゲートに入力される第２のディプレッション型Ｎｃｈ絶縁ゲート型電界効果トランジスタとが差動対をなす第２の差動増幅部とを有する差動入力段と、前記入力電圧のレベルに応じて、前記第１の差動増幅部に流れる第１のバイアス電流と前記第２の差動増幅部に流れる第２のバイアス電流とを切り替えるバイアス切替部と、前記第１の差動増幅部から出力される第１の信号と前記第２の差動増幅部から出力される第２の信号が入力され、前記第１及び第２の信号を合成した出力信号を出力する出力段とを具備する演算増幅器。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプを示す回路図。
【図２】本発明の実施例１に係るＲａｉｌ  ｔｏ  Ｒａｉｌオペアンプの入力電圧に対するトランスコンダクタンス（ｇｍ）の関係を示す図。
【符号の説明】
【００５９】
１  差動入力段
２  出力段
１１  第１の差動増幅部
１２  第２の差動増幅部
１３  短絡防止部
１４  定電流源
２１  バイアス切替部
５０  Ｒａｉｌ  ｔｏ  Ｒａｉｌオペアンプ
Ｉｂ、Ｉｂ１〜４  バイアス電流
ＭＤＰＴ１、ＭＤＰＴ２  Ｄ型Ｐｃｈ  ＭＯＳトランジスタ
ＭＮＴ１〜４  Ｎｃｈ  ＭＯＳトランジスタ
ＭＰＴ１〜９  Ｐｃｈ  ＭＯＳトランジスタ
Ｎ１〜９  ノード
Ｒ１、Ｒ２  抵抗
Ｓｏｕｔ  出力信号
Ｖ１、Ｖ２  バイアス電圧
Ｖｉｎ＋  ＋側の入力電圧
Ｖｉｎ−  −側の入力電圧
ＶＤＤ  高電位側電源
ＶＳＳ  低電位側電源
【図１】
2009302619.tif 000003
【図２】
2009302619.tif 000004