(57)【要約】【課題】イオン注入用のマスクとしてポリシリコン層を用いる際、ポリシリコン層の厚さが薄かったりポリシリコン層の幅が狭い場合においても、所望のイオン注入を行うことができる、半導体素子の製造方法を提供する。【解決手段】半導体基板１上にパターン化されたポリシリコン層２ａ，２ｂを形成する。ポリシリコン層２ａ，２ｂ上に所定の幅Ｌｂを有するレジスト層７を形成する。ポリシリコン層２ａ，２ｂ及びレジスト層７をマスクとして半導体基板１にイオン注入を行って、半導体基板１にイオン注入領域３ａ（３ｂ）、４ａ（４ｂ）を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に、パターン化されたポリシリコン層を形成するステップと、
前記ポリシリコン層上に、所定の幅を有するレジスト層を形成するステップと、
前記ポリシリコン層及び前記レジスト層をマスクとして、前記半導体基板にイオン注入を行い、前記半導体基板にイオン注入領域を形成するステップと、
を有する半導体素子の製造方法。
【請求項２】
前記所定の幅は、前記ポリシリコン層と同じ幅、または、前記ポリシリコン層よりも狭い幅であることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記所定の幅は、隣り合う前記イオン注入領域が互いに絶縁されるように設定されていることを特徴とする請求項２記載の半導体素子の製造方法。
【請求項４】
半導体基板上に、パターン化されたポリシリコン層を形成するステップと、
前記ポリシリコン層上に、所定の幅を有する第１のレジスト層を形成するステップと、
前記半導体基板上に、前記半導体基板の所定の領域を露出させる開口部を有し、前記第１のレジスト層よりも分子量の大きい樹脂を含む第２のレジスト層を形成するステップと、
前記ポリシリコン層及び前記第１のレジスト層を第１のマスクとし、前記第２のレジスト層を第２のマスクとして、前記半導体基板にイオン注入を行い、前記半導体基板にイオン注入領域を形成するステップと、
を有する半導体素子の製造方法。
【請求項５】
前記所定の幅は、前記ポリシリコン層と同じ幅、または、前記ポリシリコン層よりも狭い幅であることを特徴とする請求項４記載の半導体素子の製造方法。
【請求項６】
前記所定の幅は、隣り合う前記イオン注入領域が互いに絶縁されるように設定されていることを特徴とする請求項５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を製造する過程におけるイオン注入方法を改善した半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子は、様々な分野に広く用いられており、例えばその一形態として、撮像装置に用いられる固体撮像素子がある。
【０００３】
固体撮像素子の一例が特許文献１に記載されており、このような固体撮像素子を製造する過程で、半導体基板にイオン注入を行うイオン注入工程がある。イオン注入用のマスクとして、一般的に、レジストやポリシリコンが用いられている。
【０００４】
ところで、イオン注入用のマスクとして用いられるレジストは、一般的に、高感度で高耐熱性を有する分子量の大きい樹脂が用いられる。また、マスクとして機能するためにはある程度の厚さが必要である。このような分子量が大きく、かつ、厚いレジストを用いると、解像度が悪くなるため、微細なパターンを形成したり微細な領域にイオン注入を行うことが困難になる。
【０００５】
一方、イオン注入用のマスクとしてポリシリコンを用いる場合は、一般的に、レジストを用いる場合に比べて厚さを薄くできるので、微細なパターンを形成したり微細な領域にイオン注入を行うことが容易である。
しかしながら、特許文献１に記載されているような固体撮像素子では、ポリシリコン層が例えば２層に積層された積層構造を有するため、各ポリシリコン層の厚さをより薄くする必要がある。
その理由は、ポリシリコン層が厚いとポリシリコン層の厚さに応じて絶縁膜の厚さが厚くなるため、外部から入射した不要な光（漏れ光）が固体撮像素子の内部に形成された駆動素子に達する可能性が高くなるからである。そして、駆動素子への漏れ光の量が増大すると、駆動素子が誤動作する場合がある。
【０００６】
ここで、イオン注入用のマスクとしてポリシリコンを用いた際の従来の問題点について、図１１を用いて説明する。
図１１は、イオン注入用のマスクとしてポリシリコンを用いた際の従来の問題点を説明するための模式的断面図である。
【０００７】
図１１（ａ）は、シリコンウエハ等の半導体基板１０１上に、パターン化されたポリシリコン層１０２を形成し、このポリシリコン層１０２をマスクとして半導体基板１０１にイオン注入を行って、ソース１０３及びドレイン１０４を形成したときの理想的なモデルを示すものである。
しかしながら、図１１（ｂ），（ｃ）に示すように、半導体基板１０１上に形成されたポリシリコン層１１２，１２２は、複数のシリコン結晶体からなる多結晶体であるため、ポリシリコン層１１２，１２２中には結晶粒界１１５，１２５が存在する。
そして、結晶粒界１１５，１２５が存在するポリシリコン層１１２，１２２をマスクとしてイオン注入を行うと、注入されるイオンがこの結晶粒界１１５，１２５を通って半導体基板１０１に達して、ソース１１３とドレイン１１４との距離が短くなったり｛図１１（ｂ）参照｝、ソース１２３とドレイン１２４との間に不要なイオン注入領域１２７が形成される｛図１１（ｃ）参照｝場合がある。
特に、ポリシリコン層１１２，１２２が薄いと、結晶粒界１１５，１２５の長さも短くなるため、上記の問題が起こりやすくなる。
【０００８】
また、図１１（ｄ）に示すように、ポリシリコン層１３２の幅が狭い場合に、このポリシリコン層１３２に結晶粒界１３５が存在すると、ソース１３３とドレイン１３４との間隔Ｌａが短くなりすぎて、ショート不良となる場合がある。
【０００９】
そこで、上記問題を解決する手段の一例が特許文献２に開示されている。
特許文献２に開示されている発明は、半導体基板上にポリシリコン層を形成し、さらにこのポリシリコン層上にパターン化されたレジストを形成し、このレジストをエッチングマスクとしてポリシリコン層を部分的にエッチングしてパターン化し、このパターン化されたポリシリコン層及び上記レジストをイオン注入用のマスクとして、半導体基板にイオン注入を行うものである。
【特許文献１】特開２００７−１６５８６８号公報
【特許文献２】特開昭６２−１４５８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に開示されている発明では、ポリシリコン層をパターン化した際に、パターン化されたポリシリコン層の側壁やレジストの側壁に、ポリシリコンのエッチング残渣が角（つの）状に堆積する場合がある。
このエッチング残渣は、その後に行われるイオン注入の妨げになったり、レジストを塗布した際の塗布不良（ストリエーション）の原因となる。
【００１１】
そこで、本発明が解決しようとする課題は、イオン注入用のマスクとしてポリシリコン層を用いる際、ポリシリコン層の厚さが薄かったりポリシリコン層の幅が狭い場合においても、半導体基板に所望のイオン注入を行うことが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明は、
１）半導体基板（１）上に、パターン化されたポリシリコン層（２ａ，２ｂ）を形成するステップと、前記ポリシリコン層上に、所定の幅（Ｌｂ）を有するレジスト層（７）を形成するステップと、前記ポリシリコン層及び前記レジスト層をマスクとして、前記半導体基板にイオン注入を行い、前記半導体基板にイオン注入領域（３ａ(３ｂ)，４ａ(４ｂ)）を形成するステップと、を有する半導体素子の製造方法を提供する。
２）また、前記所定の幅は、前記ポリシリコン層と同じ幅、または、前記ポリシリコン層よりも狭い幅であることを特徴とする１）記載の半導体素子の製造方法を提供する。
３）また、前記所定の幅は、隣り合う前記イオン注入領域が互いに絶縁されるように設定されていることを特徴とする２）記載の半導体素子の製造方法を提供する。
４）また、半導体基板（１１）上に、パターン化されたポリシリコン層（１２ａ，１２ｂ）を形成するステップと、前記ポリシリコン層上に、所定の幅（Ｌｅ，Ｌｆ）を有する第１のレジスト層（１７ａ，１７ｂ）を形成するステップと、前記半導体基板上に、前記半導体基板の所定の領域を露出させる開口部（１８ａ）を有し、前記第１のレジスト層よりも分子量の大きい樹脂を含む第２のレジスト層（１８）を形成するステップと、前記ポリシリコン層及び前記第１のレジスト層を第１のマスクとし、前記第２のレジスト層を第２のマスクとして、前記半導体基板にイオン注入を行い、前記半導体基板にイオン注入領域（１３ａ，１３ｂ，１４）を形成するステップと、を有する半導体素子の製造方法を提供する。
５）また、前記所定の幅は、前記ポリシリコン層と同じ幅、または、前記ポリシリコン層よりも狭い幅であることを特徴とする４）記載の半導体素子の製造方法を提供する。
６）また、前記所定の幅は、隣り合う前記イオン注入領域が互いに絶縁されるように設定されていることを特徴とする５）記載の半導体素子の製造方法を提供する。
【発明の効果】
【００１３】
本発明によれば、イオン注入用のマスクとしてポリシリコン層を用いる際、ポリシリコン層の厚さが薄かったりポリシリコン層の幅が狭い場合においても、半導体基板に所望のイオン注入を行うことができるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を、好ましい実施例である第１実施例及び第２実施例により図１〜図１０を用いて説明する。
【００１５】
＜第１実施例＞
まず、本発明に係る半導体素子の製造方法の第１実施例を、図１〜図４を用いて説明する。
図１〜図４は、本発明に係る半導体素子の製造方法の第１実施例を説明するための模式的断面図であり、各図中の（ａ），（ｂ）は各図毎にそれぞれ対応している。
第１実施例では、半導体素子の製造方法の一形態である、イオン注入によるトランジスタの形成方法を例に挙げて説明する。
【００１６】
まず、図１に示すように、シリコンウエハ等の半導体基板１上に、ポリシリコン膜を成膜した後、このポリシリコン膜をフォトリソグラフィ法を用いて部分的にエッチングすることにより、パターン化されたポリシリコン層２ａ，２ｂを形成する。
ポリシリコン層２ａ，２ｂの側壁や、フォトリソグラフィ法で用いたレジスト（図示せず）の側壁に、ポリシリコンのエッチング残渣が角（つの）状に堆積する場合があるが、アッシング処理，リン酸系エッチング処理，及びバッファードフッ酸系エッチング処理を順次行うことにより、このエッチング残渣を除去することができる。
【００１７】
ところで、前述したように、ポリシリコン膜は、複数のシリコン結晶体からなる多結晶体であるため、結晶粒界が存在する。
一例として、図１（ａ）は、ポリシリコン層２ａの略中央部に結晶粒界６ａが存在する場合を示し、図１（ｂ）は、ポリシリコン層２ｂの側壁近傍に結晶粒界６ｂ，６ｃが存在する場合を示している。
【００１８】
次に、図２に示すように、ポリシリコン層２ａ，２ｂ上に、ポリシリコン層２ａ，２ｂよりも狭い幅Ｌｂを有するレジスト層７を形成する。
図２（ａ）は、ポリシリコン層２ａ中の結晶粒界６ａがレジスト層７で覆われている状態を示し、図２（ｂ）は、ポリシリコン層２ｂ中の結晶粒界６ｂ，６ｃがレジスト層７で覆われていない状態を示している。
レジスト層７の幅Ｌｂをポリシリコン層２ａ，２ｂの幅と同じにすることが望ましいが、レジスト層７をパターン化する際に用いる露光マスクとポリシリコン層２ａ，２ｂとの位置合わせを行うときに、実際には位置合わせのばらつきが生じるため、第１実施例では、この位置合わせのばらつきを考慮して、レジスト層７の幅Ｌｂをポリシリコン層２ａ，２ｂの幅よりも若干狭くしている。
【００１９】
なお、レジスト層７をパターン化する際に用いる露光マスクとして、ポリシリコン層２ａ，２ｂをパターン化する際に用いた露光マスクと同じものを用いることができる。
同じ露光マスクを用いた場合には、レジスト層７をパターン化するための露光条件や現像条件を調整することにより、レジスト層７の幅Ｌｂをポリシリコン層２ａ，２ｂの幅よりも狭くすることができる。
【００２０】
次に、図３に示すように、レジスト層７及びポリシリコン層２ａ，２ｂをマスクとして、半導体基板１にイオン注入を行うことにより、ソース３ａ，３ｂ及びドレイン４ａ，４ｂを形成する。
【００２１】
図３（ａ）に示すように、結晶粒界６ａをレジスト層７で覆っておくことにより、イオン注入の際に、注入されるイオンがこの結晶粒界６ａを通って半導体基板１に達することを防止できる。従って、イオン注入領域であるソース３ａとドレイン４ａとの間隔を、これらが互いにショートしない距離Ｌｃ、換言すればソース３ａとドレイン４ａとの絶縁性を確保できる距離Ｌｃに管理できるため、ソース３ａとドレイン４ａとのショート不良の発生を防止することができる。
また、図３（ｂ）に示すように、レジスト層７の幅Ｌｂを所定の値以上に設定しておくことにより、注入されるイオンがこの結晶粒界６ｂ，６ｃを通って半導体基板１に達したとしても、ソース３ｂとドレイン４ｂとの間隔を、これらが互いにショートしない距離Ｌｄ、換言すればソース３ｂとドレイン４ｂとの絶縁性を確保できる距離Ｌｄに管理できるため、ソース３ｂとドレイン４ｂとのショート不良の発生を防止することができる。
【００２２】
その後、図４に示すように、レジスト層７を除去することにより、ソース３ａ及びドレイン４ａを有し、ポリシリコン層２ａをゲートとするトランジスタＴＲ１、並びに、ソース３ｂ及びドレイン４ｂを有し、ポリシリコン層２ｂをゲートとするトランジスタＴＲ２を得る。
【００２３】
上述した手順によれば、特に、半導体基板上に形成されたポリシリコン層上に、所定の幅を有するレジスト層を形成し、これらレジスト層及びポリシリコン層をマスクとして半導体基板にイオン注入を行うことにより、ソースやドレイン等のイオン注入領域を、互いがショートしない良好な状態で形成することができる。
また、上述した手順によれば、特に、ポリシリコン層をパターン化した際に、パターン化されたポリシリコン層の側壁やレジストの側壁に、ポリシリコンのエッチング残渣が角（つの）状に堆積した場合においても、所定の処理を施してこのエッチング残渣を除去した後にイオン注入を行うので、従来の課題であったエッチング残渣によるイオン注入の妨げやレジストを塗布した際の塗布不良（ストリエーション）の発生を防止することができる。
【００２４】
＜第２実施例＞
次に、本発明に係る半導体素子の製造方法の第２実施例を、図５〜図７を用いて説明する。
図５〜図７は、本発明に係る半導体素子の製造方法の第２実施例を説明するための図である。
図５において、（ａ）は平面図、（ｂ）は（ａ）中のＡ１−Ａ２線における模式的断面図、（ｃ）は（ａ）中のＢ１−Ｂ２線における模式的断面図である。
図６において、（ａ）は平面図、（ｂ）は（ａ）中のＣ１−Ｃ２線における模式的断面図、（ｃ）は（ａ）中のＤ１−Ｄ２線における模式的断面図である。
図７において、（ａ）は平面図、（ｂ）は（ａ）中のＥ１−Ｅ２線における模式的断面図、（ｃ）は（ａ）中のＦ１−Ｆ２線における模式的断面図である。
また、各図中の（ａ）〜（ｃ）はそれぞれ対応するものである。
【００２５】
第２実施例では、半導体素子の製造方法の一形態である、イオン注入によるトランジスタの形成方法を例に挙げて説明する。
第２実施例は、第１実施例と比較して、特に、第１のレジスト層とポリシリコン層とを有して構成された第１のマスク、及び、第２のレジスト層のみにより構成された第２のマスクを用いて、半導体基板にイオン注入を行う点に特徴を有する。
【００２６】
図５に示すように、まず、シリコンウエハ等の半導体基板１１上に、ポリシリコン膜を成膜した後、このポリシリコン膜をフォトリソグラフィ法を用いて部分的にエッチングすることにより、パターン化されたポリシリコン層１２ａ，１２ｂを形成する。
ポリシリコン層１２ａ，１２ｂの側壁や、フォトリソグラフィ法で用いたレジスト（図示せず）の側壁に、ポリシリコンのエッチング残渣が角（つの）状に堆積する場合があるが、アッシング処理，リン酸系エッチング処理，及びバッファードフッ酸系エッチング処理を順次行うことにより、このエッチング残渣を除去することができる。
【００２７】
ところで、前述したように、ポリシリコン膜は、複数のシリコン結晶体からなる多結晶体であるため、結晶粒界が存在する。
一例として、図５（ｂ）に示すように、一方のポリシリコン層１２ａではその略中央部に結晶粒界１６ａが存在し、他方のポリシリコン層１２ｂではその側壁近傍に結晶粒界１６ｂ，１６ｃが存在する場合を示している。
【００２８】
次に、ポリシリコン層１２ａ，１２ｂ上に、ポリシリコン層１２ａ，１２ｂよりも狭い幅Ｌｅ，Ｌｆを有する第１のレジスト層１７ａ，１７ｂを形成する。
図５（ｂ）に示すように、一方のポリシリコン層１２ａでは結晶粒界１６ａが第１のレジスト層１７ａで覆われており、他方のポリシリコン層１２ｂでは結晶粒界１６ｂ，１６ｃが第１のレジスト層１７ｂで覆われていない状態を示している。
第１のレジスト層１７ａ，１７ｂの幅Ｌｅ，Ｌｆをポリシリコン層１２ａ，１２ｂの幅と同じにすることが望ましいが、第１のレジスト層１７ａ，１７ｂをパターン化する際に用いる露光マスクとポリシリコン層１２ａ，１２ｂとの位置合わせを行うときに、実際には位置合わせのばらつきが生じるため、第２実施例では、この位置合わせのばらつきを考慮して、第１のレジスト層１７ａ，１７ｂの幅Ｌｅ，Ｌｆをポリシリコン層１２ａ，１２ｂの幅よりも若干狭くしている。
【００２９】
なお、第１のレジスト層１７ａ，１７ｂをパターン化する際に用いる露光マスクとして、ポリシリコン層１２ａ，１２ｂをパターン化する際に用いた露光マスクと同じものを用いることができる。
同じ露光マスクを用いた場合には、第１のレジスト層１７ａ，１７ｂをパターン化するための露光条件や現像条件を調整することにより、第１のレジスト層１７ａ，１７ｂの幅Ｌｅ，Ｌｆをポリシリコン層１２ａ，１２ｂの幅よりも狭くすることができる。
【００３０】
さらに、半導体基板１１上に、半導体基板１１の所定の領域を露出させる開口部１８ａを有する第２のレジスト層１８を形成する。
【００３１】
ここで、第１のレジスト層１７ａ，１７ｂ及び第２のレジスト層１８について詳細に説明する。
【００３２】
第１のレジスト層１７ａ，１７ｂは微細なポリシリコン層１２ａ，１２ｂ上に形成されるため、第１のレジスト層１７ａ，１７ｂを形成するためのレジストとして、高解像度タイプのレジストを用いる。一般的に、高解像度タイプのレジストは、分子量の比較的小さい樹脂を主成分としている。分子量の小さい樹脂は、分子量の大きい樹脂に比べてイオン注入用のマスクとしての性能が劣る。
しかしながら、第１のレジスト層１７ａ，１７ｂの主たる目的は、ポリシリコン層の所定の範囲内に存在する結晶粒界を覆うことであり、また、イオン注入の際には、第１のレジスト層１７ａ，１７ｂ及びポリシリコン層１２ａ，１２ｂが２層構造のマスクとして機能するため、第１のレジスト層１７ａ，１７ｂとして高解像度タイプのレジストを用いることができ、また、その厚さを第２のレジスト層１８よりも薄くすることができる。
【００３３】
一方、第２のレジスト層１８は、この層のみでイオン注入用のマスクとして機能するため、第１のレジスト層１７ａ，１７ｂに比べて、分子量の大きい樹脂を主成分とする耐熱性のレジストを用いる。また、その厚さについても、第１のレジスト層１７ａ，１７ｂよりも厚くする。
【００３４】
次に、図６に示すように、第１のレジスト層１７ａ，１７ｂ及びポリシリコン層１２ａ，１２ｂを第１のマスクとし、第２のレジスト層１８を第２のマスクとして、半導体基板１１にイオン注入を行うことにより、ソース１３ａ，１３ｂ、及びドレイン１４を形成する。
【００３５】
図６に示すように、結晶粒界１６ａを第１のレジスト層１７ａで覆っておくことにより、イオン注入の際に、注入されるイオンがこの結晶粒界１６ａを通って半導体基板１１に達することを防止できる。従って、イオン注入領域である一方のソース１３ａとドレイン１４との間隔を、これらが互いにショートしない距離Ｌｇ、換言すれば一方のソース１３ａとドレイン１４との絶縁性を確保できる距離Ｌｇに管理できるため、一方のソース１３ａとドレイン１４とのショート不良の発生を防止することができる。
また、第１のレジスト層１７ｂの幅Ｌｆを所定の値以上に設定しておくことにより、注入されるイオンがこの結晶粒界１６ｂ，１６ｃを通って半導体基板１１に達したとしても、イオン注入領域であるドレイン１４と他方のソース１３ｂとの間隔を、これらが互いにショートしない距離Ｌｈ、換言すればドレイン１４と他方のソース１３ｂとの絶縁性を確保できる距離Ｌｈに管理できるため、ドレイン１４と他方のソース１３ｂとのショート不良の発生を防止することができる。
【００３６】
その後、図７に示すように、第１のレジスト層１７ａ，１７ｂ及び第２のレジスト層１８を除去することにより、ソース１３ａ，１３ｂ、及びドレイン１４を有し、ポリシリコン層１２ａ，１２ｂをゲートとするトランジスタＴＲ３を得る。
【００３７】
上述した手順によれば、特に、半導体基板上に形成されたポリシリコン層上に、所定の幅を有し高解像度の第１のレジストを主成分とする第１のレジスト層を形成し、また、半導体基板の所定の領域を開口する開口部を有し上記第１のレジストよりも分子量の大きい第２のレジストを主成分とする第２のレジスト層を形成し、第１のレジスト層及びポリシリコン層を第１のマスクとし、第２のレジスト層を第２のマスクとして、半導体基板にイオン注入を行うことにより、ソース及びドレイン等のイオン注入領域を、互いがショートしない良好な状態で形成することができる。
また、上述した手順によれば、特に、ポリシリコン層をパターン化した際に、パターン化されたポリシリコン層の側壁やレジストの側壁に、ポリシリコンのエッチング残渣が角（つの）状に堆積した場合においても、所定の処理を施してこのエッチング残渣を除去した後にイオン注入を行うので、課題であったエッチング残渣によるイオン注入の妨げやレジストを塗布した際の塗布不良（ストリエーション）を防止することができる。
【００３８】
＜変形例＞
ここで、上述した第２実施例の変形例について、図８〜図１０を用いて説明する。
図８〜図１０は、上述した第２実施例の変形例を説明するための図である。
図８において、（ａ）は平面図、（ｂ）は（ａ）中のＧ１−Ｇ２線における模式的断面図、（ｃ）は（ａ）中のＨ１−Ｈ２線における模式的断面図である。
図９において、（ａ）は平面図、（ｂ）は（ａ）中のＪ１−Ｊ２線における模式的断面図、（ｃ）は（ａ）中のＫ１−Ｋ２線における模式的断面図である。
図１０において、（ａ）は平面図、（ｂ）は（ａ）中のＭ１−Ｍ２線における模式的断面図、（ｃ）は（ａ）中のＮ１−Ｎ２線における模式的断面図である。
また、各図中の（ａ）〜（ｃ）はそれぞれ対応するものである。
【００３９】
変形例は、第２実施例と比較して、特に、第１のレジスト層と第２のレジスト層との形成順序を逆にしている点に特徴を有する。
【００４０】
図８に示すように、上述した第２実施例と同様の手順により、シリコンウエハ等の半導体基板１１上に、パターン化されたポリシリコン層１２ａ，１２ｂを形成する。
ポリシリコン層１２ａ，１２ｂの側壁や、フォトリソグラフィ法で用いたレジストの側壁に、ポリシリコンのエッチング残渣が角（つの）状に堆積する場合があるが、アッシング処理，リン酸系エッチング処理，及びバッファードフッ酸系処理を順次行うことにより、このエッチング残渣を除去することができる。
なお、第２実施例と同様に、ポリシリコン層１２ａではその略中央部に結晶粒界１６ａが存在し、ポリシリコン層１２ｂではその側壁近傍に結晶粒界１６ｂ，１６ｃが存在している。
【００４１】
次に、半導体基板１１上に、半導体基板１１の所定の領域を露出させる開口部２８ａを有する第２のレジスト層２８を形成する。
【００４２】
さらに、ポリシリコン層１２ａ，１２ｂ及び第２のレジスト層２８上に、ポリシリコン層１２ａ，１２ｂよりも狭い幅Ｌｉ，Ｌｊを有する第１のレジスト層２７ａ，２７ｂを形成する。
図８に示すように、一方のポリシリコン層１２ａでは結晶粒界１６ａが第１のレジスト層２７ａで覆われており、他方のポリシリコン層１２ｂでは結晶粒界１６ｂ，１６ｃが第１のレジスト層２７ｂで覆われていない状態を示している。
【００４３】
第１のレジスト層２７ａ，２７ｂとして、上述した第２実施例の第１のレジスト層１７ａ，１７ｂと同様のレジストを用いることができ、第２のレジスト層２８として、上述した第２実施例の第２のレジスト層１８と同様のレジストを用いることができる。
また、第１のレジスト層２７ａ，２７ｂの幅Ｌｉ，Ｌｊをポリシリコン層１２ａ，１２ｂの幅よりも若干狭くした理由は、第２実施例で詳述した理由と同様である。
【００４４】
第２実施例と同様に、第１のレジスト層２７ａ，２７ｂをパターン化する際に用いる露光マスクとして、ポリシリコン層１２ａ，１２ｂをパターン化した際に用いた露光マスクと同じものを用いることができる。
同じ露光マスクを用いた場合には、第１のレジスト層２７ａ，２７ｂをパターン化するための露光条件や現像条件を調整することにより、第１のレジスト層２７ａ，２７ｂの幅Ｌｉ，Ｌｊをポリシリコン層１２ａ，１２ｂの幅よりも狭くすることができる。
【００４５】
次に、図９に示すように、第１のレジスト層２７ａ，２７ｂ及びポリシリコン層１２ａ，１２ｂを第１のマスクとし、第２のレジスト層２８を第２のマスクとして、半導体基板１１にイオン注入を行うことにより、ソース２３ａ，２３ｂ、及び、ドレイン２４を形成する。
【００４６】
前述した第２実施例と同様に、結晶粒界１６ａを第１のレジスト層２７ａで覆っておくことにより、イオン注入の際に、注入されるイオンがこの結晶粒界１６ａを通って半導体基板１１に達することを防止できる。従って、イオン注入領域である一方のソース２３ａとドレイン２４との間隔を、これらが互いにショートしない距離Ｌｋ、換言すれば一方のソース２３ａとドレイン２４との絶縁性を確保できる距離Ｌｋに管理できるため、一方のソース２３ａとドレイン２４とのショート不良の発生を防止することができる。
また、第１のレジスト層２７ｂの幅Ｌｊを所定の値以上に設定しておくことにより、注入されるイオンがこの結晶粒界１６ｂ，１６ｃを通って半導体基板１１に達したとしても、イオン注入領域であるドレイン２４と他方のソース２３ｂとの間隔を、これらが互いにショートしない距離Ｌｍ、換言すればドレイン２４と他方のソース２３ｂとの絶縁性を確保できる距離Ｌｍに管理できるため、ドレイン２４と他方のソース２３ｂとのショート不良の発生を防止することができる。
【００４７】
その後、図１０に示すように、第１のレジスト層２７ａ，２７ｂ及び第２のレジスト層２８を除去することにより、ソース２３ａ，２３ｂ、及びドレイン２４を有し、ポリシリコン層１２ａ，１２ｂをゲートとするトランジスタＴＲ４を得る。
【００４８】
上述した手順によれば、特に、半導体基板上に形成されたポリシリコン層上に、半導体基板の所定の領域を開口する開口部を有し第１のレジストよりも分子量の大きい第２のレジストを主成分とする第２のレジスト層を形成し、また、所定の幅を有し高解像度の第１のレジストを主成分とする第１のレジスト層を形成し、第１のレジスト層及びポリシリコン層を第１のマスクとし、第２のレジスト層を第２のマスクとして、半導体基板にイオン注入を行うことにより、ソース及びドレイン等のイオン注入領域を、互いがショートしない良好な状態で形成することができる。
また、上述した手順によれば、特に、ポリシリコン層をパターン化した際に、パターン化されたポリシリコン層の側壁やレジストの側壁に、ポリシリコンのエッチング残渣が角（つの）状に堆積した場合においても、所定の処理を施してこのエッチング残渣を除去した後にイオン注入を行うので、課題であったエッチング残渣によるイオン注入の妨げやレジストを塗布した際の塗布不良（ストリエーション）を防止することができる。
【００４９】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【００５０】
例えば、第１実施例，第２実施例，及び変形例では、半導体基板そのものにイオン注入を行ったが、これに限定されるものではなく、半導体基板上に半導体層を形成し、この半導体層にイオン注入を行うようにしてもよい。
【００５１】
また、第１実施例，第２実施例，及び変形例におけるポリシリコン層の形状やイオン注入領域の形状は、これらに限定されるものではない。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る半導体素子の製造方法の第１実施例を説明するための模式的断面図である。
【図２】本発明に係る半導体素子の製造方法の第１実施例を説明するための模式的断面図である。
【図３】本発明に係る半導体素子の製造方法の第１実施例を説明するための模式的断面図である。
【図４】本発明に係る半導体素子の製造方法の第１実施例を説明するための模式的断面図である。
【図５】本発明に係る半導体素子の製造方法の第２実施例を説明するための模式的断面図である。
【図６】本発明に係る半導体素子の製造方法の第２実施例を説明するための模式的断面図である。
【図７】本発明に係る半導体素子の製造方法の第２実施例を説明するための模式的断面図である。
【図８】第２実施例の変形例を説明するための模式的断面図である。
【図９】第２実施例の変形例を説明するための模式的断面図である。
【図１０】第２実施例の変形例を説明するための模式的断面図である。
【図１１】イオン注入用のマスクとして用いられるポリシリコンの厚さが薄い場合の従来の問題点を説明するための模式的断面図である。
【符号の説明】
【００５３】
１，１１＿半導体基板、  ２ａ，２ｂ，１２ａ，１２ｂ＿ポリシリコン層、  ３ａ，３ｂ，１３ａ，１３ｂ，２３ａ，２３ｂ＿ソース、  ４ａ，４ｂ，１４，２４＿ドレイン、  ６ａ，６ｂ，６ｃ，１６ａ，１６ｂ，１６ｃ＿結晶粒界、  ７，１７ａ，１７ｂ，１８＿レジスト層、  １８ａ＿開口部、  Ｌｂ，Ｌｃ，Ｌｅ，Ｌｆ，Ｌｉ，Ｌｊ＿幅、  Ｌｄ，Ｌｇ，Ｌｈ，Ｌｋ，Ｌｍ＿距離、  ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４＿トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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