(57)【要約】【課題】小占有面積かつ高密度なＬＵＴ演算器を実現することが可能な半導体信号処理装置を提供する。【解決手段】複数のサブメモリアレイの各々は、複数のメモリセルＭＣと、各々が対応の第１のビット線ＢＬを通して流れる電流と対応の第２のビット線ＺＢＬを通して流れる電流とを比較する複数の読み出し回路ＳＡとを含み、各メモリセルＭＣおよび各ダミーセルＤＭＣは、選択されると記憶データに基づいてそれぞれ対応の第１のビット線ＢＬおよび対応の第２のビット線ＺＢＬを通して参照電流を流し、デコーダは、各々がサブメモリアレイのアドレスおよびサブメモリアレイにおけるメモリセル行のアドレスを示す複数のアドレス信号を受けて、１または複数のサブメモリアレイにおける１または複数のメモリセル行に対応する複数のメモリセルＭＣおよび複数のダミーセルＤＭＣを並行して選択する。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のサブメモリアレイを備え、
前記複数のサブメモリアレイの各々は、
行列状に配置され、データを不揮発的に記憶する複数のメモリセルと、
前記メモリセル列に対応して設けられた複数のダミーセルと、
前記メモリセル列に対応して設けられた複数の第１のビット線および複数の第２のビット線と、
前記第１のビット線および前記第２のビット線の組に対応して設けられ、各々が対応の前記第１のビット線を通して流れる電流と対応の前記第２のビット線を通して流れる電流とを比較し、前記比較結果を示す信号を出力する複数の読み出し回路とを含み、
各前記メモリセルは、選択されると記憶データに基づいて対応の前記第１のビット線を通して電流を流し、
各前記ダミーセルは、選択されると対応の前記第２のビット線を通して参照電流を流し、
さらに、
各々が前記サブメモリアレイのアドレスおよび前記サブメモリアレイにおける前記メモリセル行のアドレスを示す複数のアドレス信号を受けて、前記複数のアドレス信号に基づいて１または複数の前記サブメモリアレイにおける１または複数の前記メモリセル行に対応する複数の前記メモリセルおよび複数の前記ダミーセルを並行して選択するデコーダを備える半導体信号処理装置。
【請求項２】
前記半導体信号処理装置は、さらに、
受けた演算フラグに基づいて、選択された前記ダミーセルが前記第２のビット線を通して流す電流量を制御する演算制御回路を備える請求項１に記載の半導体信号処理装置。
【請求項３】
前記メモリセル行は、複数のサブメモリセル行に分割され、
各前記アドレス信号は、さらに、前記メモリセル行における前記サブメモリセル行のアドレスを示し、
前記デコーダは、前記複数のアドレス信号に基づいて１または複数の前記サブメモリセル行に対応する１または複数の前記メモリセルおよび１または複数の前記ダミーセルを並行して選択することが可能に構成されている請求項１に記載の半導体信号処理装置。
【請求項４】
前記半導体信号処理装置は、さらに、
各前記サブメモリセル行に対応する１または複数の前記読み出し回路の出力信号の配列順序を入れ替えて出力することが可能に構成されたシフト回路を備える請求項３に記載の半導体信号処理装置。
【請求項５】
前記サブメモリセル行に対応する複数の前記メモリセルは、データおよび他の前記サブメモリセル行のアドレスを記憶し、
前記デコーダは、さらに、前記並行して選択された複数の前記メモリセルのうち、前記アドレスを記憶する１または複数の前記メモリセルに対応する１または複数の前記読み出し回路の出力信号に基づいて、１または複数の前記サブメモリセル行に対応する１または複数の前記メモリセルおよび１または複数の前記ダミーセルを選択する請求項３に記載の半導体信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体信号処理装置に関し、特に、ＬＵＴ（Look Up Table）機能を有する半導体信号処理装置に関する。
【背景技術】
【０００２】
処理システムの小型・軽量化および高速処理を実現するために、メモリとロジック（処理装置）とが同一半導体基板上に集積化されたＳＯＣ（システム・オン・チップ）と呼ばれるシステムＬＳＩ（大規模集積回路装置）が広く用いられてきている。システムＬＳＩにおいては、メモリとロジックとがチップ上配線で接続されるため、高速で大量のデータを転送することができ、高速処理が可能となる。このようなシステムＬＳＩに組込むのに適した半導体メモリとして、非特許文献１（T. Tsuji et. al.,“A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture”, Symposium on VLSI, Digest of Technical Papers, June 2006）においては、ＭＲＡＭ（マグネティック・ランダム・アクセス・メモリ）が提案されている。この非特許文献１においては、ビット線および書込ワード線を流れる電流により磁場を誘起し、この電流誘起磁場によりＭＴＪ（マグネティック・トンネル・ジャンクション；磁気トンネル接合）素子の磁化方向を設定するＭＲＡＭセル構造が示されている。
【０００３】
一方、携帯端末機器などのモバイル用途においては、音声および画像のような大量のデータを高速に処理するデジタル信号処理の重要性が高まってきている。従来のＣＰＵ（中央演算処理装置）およびＤＳＰ（デジタル信号処理装置）を用いたソフトウェアベースの処理では、現状のマルチメディア処理で要求される性能を達成することができない。このため、ハードウェアロジックを用いた処理が、一般的に行なわれる。
【０００４】
しかしながら、半導体プロセスの微細化およびシステムの複雑化に伴って、半導体プロセスコストの上昇、設計期間および検証期間の長期化ならびにそれに伴うコスト増大という問題が生じる。そのため、ソフトウェアの置き換えにより、種々の大規模なデータ処理を高速で行なうことが強く要求されてきている。また、当然、組込用途という側面から、低消費電力で高い処理能力、すなわち高エネルギ処理能力が強く要求されてきている。
【０００５】
このような要求を満たすものとして、半導体メモリアレイの各メモリセル列に対応して演算器を配置し、複数の演算器において並列に演算処理を行なう構成が、特許文献１（特開２００６−９９２３２号公報）に示されている。この特許文献１に示される構成においては、演算処理内容は、マイクロプログラムの内容を変更することにより設定することができる。この特許文献１に示される構成においては、メモリアレイと演算器との間のデータ転送部にデータ転送回路として、各メモリセル列に対応してセンスアンプおよびライトドライバが設けられる。メモリセルは、演算対象データおよび演算結果データを格納するために利用される。
【０００６】
特許文献１に示される構成においては、ＳＩＭＤ（シングル・インストラクション・マルチプル・データ・ストリーム）演算器とメモリとを密に結合させて、メモリ−プロセッサ間のデータ転送のボトルネックを解消しかつ超並列演算により、ハードウェアに近い演算性能を実現することを図る。
【０００７】
この特許文献１の構成は、１ビットまたは２ビットの細粒度プロセシングエレメントを利用することおよびこの演算器がメモリからのビット単位のデータをベースに演算を実施することを特徴としている。すなわち、特許文献１の構成においては、複数の演算器がビットシリアル態様で並列に演算を実行することにより、高性能演算処理を実現する。
【０００８】
また、このような演算器を設けることなく、メモリセルに演算機能を持たせる構成が、特許文献２（特開２００４−２６４８９６号公報）に示されている。この特許文献２に示される構成においては、ビット線対の間にデータを記憶する記憶キャパシタおよび負荷キャパシタを直列に接続する。この強誘電体キャパシタの直列体の両端に参照電圧および演算データを印加し、これらの強誘電体キャパシタの接続ノードから演算結果を出力する。この特許文献２においては、強誘電体キャパシタの分極のヒステリシスを利用し、記憶データと演算データとの論理値の一致／不一致に応じて、移動電荷量が異なることを利用する。
【０００９】
また、１つの強誘電体キャパシタを用いて記憶データと書込データとの演算を実行する構成が、特許文献３（特開２００７−２１３７４７号公報）に示される。この特許文献３に示される構成においては、ビット線対の一方に、演算データの論理値に応じてワンショットパルス信号を印加し、このビット線対の他方の電位をセンスアンプで増幅する。この特許文献３においても、強誘電体キャパシタの記憶データと演算データとの論理値の一致／不一致により、移動電荷量が異なることを利用する。
【００１０】
また、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルに演算機能を持たせる構成が、特許文献４（特開平７−２４９２９０号公報）に示される。この特許文献４に示される構成においては、ＳＲＡＭセルのアクセストランジスタを、互いに独立にオン／オフ制御可能とし、また、ハイ側セル電源電圧およびロー側セル電源電圧も行単位で制御する。ビット線の接続、アクセストランジスタのオン／オフ制御およびハイ側およびロー側セル電源電圧の制御を組合せることにより、各種論理演算を実行することを図る。
【００１１】
また、ＤＲＡＭセル（ダイナミック・ランダム・アクセス・メモリセル）を用いて、メモリセルの記憶データの演算処理をセンスアンプにおいて実行する構成が、特許文献５（特開平８−３１１６８号公報）に示される。この特許文献５に示される構成においては、複数のメモリセルと複数のダミーセルとをビット線対の異なるビット線に結合する。これらの複数のダミーセルの記憶データを中間値、“１”、および“０”のいずれかに設定することにより、複数のメモリセルの記憶データに対する論理演算を実行する。
【００１２】
また、メモリセルを用いて演算を行なう構成が、特許文献６（特開平７−１８２８７４号公報）に示される。この特許文献６に示される構成においては、演算回路は、ビット線及びスタティックな記憶回路に接続され、演算結果出力端子を有する。そして、演算回路は、ビット線から入力された入力データと記憶回路に記憶された記憶データとの１ビットの算術演算あるいは論理演算を実行し、演算結果を演算結果出力端子から出力する。
【００１３】
また、メモリセルを用いて演算を行なう構成が、特許文献７（特開２０００−２８４９４３号公報）に示される。この特許文献７に示される構成においては、半導体メモリは、複数のメモリセルと、Ｘアドレスに対応するワード線と、Ｙアドレスに対応するペアビット線とを有する。また、論理演算回路は、ペアビット線ごとに設けられる。また、論理演算回路を同時に活性化する論理選択信号線が設けられる。そして、論理演算回路の演算結果が、少なくとも１つの選択Ｘアドレスの全Ｙアドレスに同時に書込まれる。このように、論理演算回路をペアビット線ごとに設けることにより、全ペアビット線のデータを同時に演算することができ、多数データの演算を短時間で実行できる。
【特許文献１】特開２００６−９９２３２号公報
【特許文献２】特開２００４−２６４８９６号公報
【特許文献３】特開２００７−２１３７４７号公報
【特許文献４】特開平７−２４９２９０号公報
【特許文献５】特開平８−３１１６８号公報
【特許文献６】特開平７−１８２８７４号公報
【特許文献７】特開２０００−２８４９４３号公報
【特許文献８】特開２００７−２２６９４４号公報
【非特許文献１】T. Tsuji et. al.,“A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture”, Symposium on VLSI, Digest of Technical Papers, June 2006
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述の特許文献２から７に示される構成においては、メモリセルまたはセンスアンプを用いて論理演算を実行している。これにより、セルの記憶データをメモリ外部に読出して、別途設けられた演算器により演算処理を行なう必要性をなくし、演算処理を高速化することを図る。
【００１５】
また、これらの特許文献２から５に示される構成においては、各メモリセル列ごとに演算を行なっているため、ハードウェアの大きな追加なしで、細粒度の演算を実現することが可能である。
【００１６】
しかしながら、特許文献２に示される構成のように、２つの直列接続される強誘電体キャパシタを用いる場合、非破壊読出を行なうことが可能であることが記載されているものの、この演算処理時における強誘電体キャパシタのヒステリシス特性の歪を回避するために、演算処理後に演算データと逆のデータの書込を行なって、リストア動作を行なっている。したがって、演算時において、演算データの転送、演算およびリストア動作が必要とされ、このリストア動作により演算サイクルを短くすることができず、高速動作を実現するのが困難となる。
【００１７】
また、特許文献３に示される構成においては、１つの強誘電体キャパシタと２つのトランスファーゲートとが、１つの演算子セルとして利用されているものの、演算時には強誘電体キャパシタの記憶データは、破壊的に読出される。したがって、同一データに対し異なる演算データを加えて演算処理を実行することができない。
【００１８】
また、特許文献２および３のように、強誘電体キャパシタを利用する場合、この強誘電体キャパシタの分極状態に応じた電荷の移動を利用している。したがって、センスアンプでこの移動電荷量を検出するためには、ある大きさの電荷量を移動させる必要がある。このため、十分な量の電荷を移動させるために、キャパシタサイズはある大きさが必要とされ、高集積化する上での１つの障害となる。
【００１９】
特許文献４および６においては、ＳＲＡＭセルを用いており、トランジスタ素子数が多く、セルサイズが、他のＭＲＡＭセル、ＤＲＡＭセルに比べて大きい。このため、大容量のメモリアレイを小占有面積で実現するのが困難であり、携帯機器などにおいて大量のデータを処理する用途に適用するのが困難である。
【００２０】
特許文献５に示される構成においては、ＤＲＡＭセルが用いられており、セルサイズを小さくすることは可能である。しかしながら、ＤＲＡＭセルにおいては、データは破壊的に読出される。特に、この特許文献５のように複数のメモリセルを並行して１つのビット線に結合した場合、その記憶データは完全に破壊される。従って、特許文献３の場合と同様、メモリセルの記憶データを繰り返し利用して演算を実行することができなくなる。
【００２１】
また、特許文献７に示される構成のように、ペアビット線ごとに論理演算回路を設けると、大容量のメモリアレイを小占有面積で実現するのが困難である。
【００２２】
ところで、論理仕様をプログラムすることによって種々の論理回路を実現できるロジックデバイスとして、ＬＵＴ（Look Up Table）を搭載したＦＰＧＡ（Field Programmable Gate Array）がある。たとえば、Ｎビット×Ｍビットの容量を有するメモリを用いれば、Ｎビットの入力データに対してＭビットのデータを出力する論理関数機能を持つＬＵＴ演算器を実現することができる。そして、このメモリとしてＦＰＧＡを用いることにより、プログラマブルなＬＵＴ演算器を実現することができる。その一方で、このような従来のＬＵＴ演算器では、実現できる論理関数がメモリ容量に直接、制約されてしまう。
【００２３】
ここで、複数の機能を実現するＬＵＴ演算器が、特許文献８（特開２００７−２２６９４４号公報）に示される。この特許文献８に示される構成においては、メモリセルは、自セルに接続する制御信号線が活性化されると、モード制御信号に応じてデータの読み書きと、演算対象データの演算結果を構成する所定値の出力とのいずれか一方を実行する。そして、アドレスデコーダは、データの書込アドレス、データの読み出しアドレスまたは演算対象データの信号入力を受け付け、データの書込、データの読み出しまたは演算処理のいずれかに応じて、入力された信号に対応する制御信号線を活性化する。このような構成により、真理値表のデータを入力しておくメモリセルを用意することなく回路規模が維持され、かつ２つの独立した演算機能を有するＬＵＴ演算器を実現することができる。
【００２４】
しかしながら、特許文献８に示される構成のように、メモリセルを多機能化する方法では、記憶容量の増大によってメモリアレイの占有面積が大幅に増加してしまう。
【００２５】
それゆえに、本発明の目的は、小占有面積かつ高密度なＬＵＴ演算器を実現することが可能な半導体信号処理装置を提供することである。
【課題を解決するための手段】
【００２６】
本発明の一実施例の形態に係る半導体信号処理装置は、要約すれば、デコーダが、各々がサブメモリアレイのアドレスおよびサブメモリアレイにおけるメモリセル行のアドレスを示す複数のアドレス信号を受けて、複数のアドレス信号に基づいて１または複数のサブメモリアレイにおける１または複数のメモリセル行に対応する複数のメモリセルおよび複数のダミーセルを並行して選択する。各メモリセルが、選択されると記憶データに基づいて対応の第１のビット線を通して電流を流す。各ダミーセルが、選択されると対応の第２のビット線を通して参照電流を流す。そして、複数の読み出し回路が、第１のビット線および第２のビット線の組に対応して設けられ、各々が対応の第１のビット線を通して流れる電流と対応の第２のビット線を通して流れる電流とを比較し、比較結果を示す信号を出力する。
【発明の効果】
【００２７】
本発明の一実施例の形態によれば、演算機能を読み出し回路に持たせているため、ＳＲＡＭセルのように多数のトランジスタを用いる必要がなく、レイアウト面積を小さくすることができる。
【００２８】
また、メモリセル列ごとに読み出し回路を設けることにより、細粒度の演算を別途演算器を設けることなく実現することができる。
【００２９】
また、各メモリセル行の記憶データ列同士の論理演算を行なうことにより、各メモリセル行が記憶する物理的なメモリ空間から、このメモリ空間より遥かに大きい仮想メモリ空間を作り出すことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００３１】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体信号処理装置において用いられるメモリセルの断面構造を概略的に示す図である。
【００３２】
以下では、演算子セルアレイ１０において行列上に配置された複数のメモリセルのうち、ｉ番目のメモリセル行＜ｉ＞、ｊ番目のメモリセル行＜ｊ＞およびｋ番目のメモリセル行＜ｋ＞の最大３つのメモリセル行が並行して選択される場合について説明する。そして、メモリセル行＜ｉ＞、メモリセル行＜ｊ＞およびメモリセル行＜ｋ＞に対応するメモリセルＭＣＩ、ＭＣＪおよびＭＣＫを代表的に図示する。これらのメモリセルＭＣＩ、ＭＣＪおよびＭＣＫは、各々、１つのトランジスタおよび１つのＭＴＪ素子で構成されるＭＲＡＭセルである。
【００３３】
図１において、半導体基板領域１表面に、間をおいて、高濃度Ｎ型不純物領域２Ｉ，４Ｉ，２Ｊ，４Ｊ，２Ｋ，４Ｋが配置される。不純物領域２Ｉおよび４Ｉの間のチャネル形成領域３Ｉ上に、図示しないゲート絶縁膜を介してゲート電極５Ｉが形成される。同様、不純物領域２Ｊおよび４Ｊの間のチャネル形成領域３Ｊ上に、図示しないゲート絶縁膜を介してゲート電極５Ｊが形成される。また、不純物領域２Ｋおよび４Ｋの間のチャネル形成領域３Ｋ上に、図示しないゲート絶縁膜を介してゲート電極５Ｋが形成される。
【００３４】
不純物領域２Ｉおよび４Ｉとゲート電極５Ｉとにより、メモリセルＭＣＩのアクセストランジスタが形成される。ゲート電極５Ｉは、読出ワード線ＲＷＬ＜ｉ＞を構成する。メモリセルＭＣＩにおいて、アクセストランジスタに対応してその上層に、可変抵抗素子として、可変磁気抵抗素子（ＭＴＪ素子）ＭＴＪＩが設けられる。
【００３５】
可変磁気抵抗素子ＭＴＪＩは、磁化方向が固定される固定層ＦＸＬと、磁化方向が記憶データに応じて変更される自由層ＦＲＬと、これらの固定層ＦＸＬおよび自由層ＦＲＬの間のトンネルバリア層ＴＢＬとを有する。自由層ＦＲＬは、上部電極ＵＥＬＲを介してビット線ＢＬに結合される。固定層ＦＸＬは、局所配線ＬＩＩに、図示しない下部電極を介して接続される。局所配線ＬＩＩは、プラグ６Ｉおよび７Ｉと中間層配線８Ｉとにより、不純物領域２Ｉに電気的に結合される。可変磁気抵抗素子ＭＴＪＩ下部において、中間層配線８Ｉと同一配線層に、導電線９Ｉが配置される。この導電線９Ｉは、書込ワード線ＷＷＬ＜ｉ＞を構成する。
【００３６】
メモリセルＭＣＪにおいては、不純物領域２Ｊおよび４Ｊとゲート電極５Ｊとにより、アクセストランジスタが形成される。ゲート電極５Ｊは、別の読出ワード線ＲＷＬ＜ｊ＞を構成する。
【００３７】
このメモリセルＭＣＪのアクセストランジスタ形成領域上部に、また、可変磁気抵抗素子ＭＴＪＪが設けられる。この可変磁気抵抗素子ＭＴＪＪは、可変磁気抵抗素子ＭＴＪＩと同一の構成を有するため、その参照符号は省略する。可変磁気抵抗素子ＭＴＪＪは、局所配線ＬＩＪ、プラグ６Ｊおよび７Ｊ、ならびに中間層配線８Ｊを介して不純物領域２Ｊに電気的に結合される。
【００３８】
可変磁気抵抗素子ＭＴＪＪの下部において、中間層配線８Ｊと同一配線層に、導電線９Ｊが配置される。導電線９Ｊは、別の書込ワード線ＷＷＬ＜ｊ＞を構成する。
【００３９】
また、メモリセルＭＣＫにおいては、不純物領域２Ｋおよび４Ｋとゲート電極５Ｋとにより、アクセストランジスタが形成される。ゲート電極５Ｋは、別の読出ワード線ＲＷＬ＜ｋ＞を構成する。
【００４０】
このメモリセルＭＣＫのアクセストランジスタ形成領域上部に、また、可変磁気抵抗素子ＭＴＪＫが設けられる。この可変磁気抵抗素子ＭＴＪＫは、可変磁気抵抗素子ＭＴＪＩと同一の構成を有するため、その参照符号は省略する。可変磁気抵抗素子ＭＴＪＫは、局所配線ＬＩＫ、プラグ６Ｋおよび７Ｋ、ならびに中間層配線８Ｋを介して不純物領域２Ｋに電気的に結合される。
【００４１】
可変磁気抵抗素子ＭＴＪＫの下部において、中間層配線８Ｋと同一配線層に、導電線９Ｋが配置される。導電線９Ｋは、別の書込ワード線ＷＷＬ＜ｋ＞を構成する。
【００４２】
図２は、図１に示すメモリセルＭＣＩ、ＭＣＪおよびＭＣＫの電気的等価回路を示す図である。図２において、メモリセルＭＣＩは、ビット線ＢＬとソース線ＳＬＩの間に直列に接続されるアクセストランジスタＡＴＩおよび可変磁気抵抗素子ＭＴＪＩを含む。メモリセルＭＣＪは、ビット線ＢＬとソース線ＳＬＪの間に直列に接続される可変磁気抵抗素子ＭＴＪＪおよびアクセストランジスタＡＴＪを含む。メモリセルＭＣＫは、ビット線ＢＬとソース線ＳＬＫの間に直列に接続される可変磁気抵抗素子ＭＴＪＫおよびアクセストランジスタＡＴＫを含む。図２においては、ソース線ＳＬＩ、ＳＬＪおよびＳＬＫは、ビット線ＢＬと直交する方向に配設されるように示すが、これらのソース線ＳＬＩ、ＳＬＪおよびＳＬＫは、ビット線ＢＬと並行に配設されてもよい。ソース線ＳＬＩ、ＳＬＪおよびＳＬＫは、接地ノードに結合される。
【００４３】
アクセストランジスタＡＴＩ、ＡＴＪおよびＡＴＫは、それぞれ、読出ワード線ＲＷＬ＜ｉ＞、ＲＷＬ＜ｊ＞およびＲＷＬ＜ｋ＞の電位に応答して選択的にオンする。書込ワード線ＷＷＬ＜ｉ＞、ＷＷＬ＜ｊ＞およびＷＷＬ＜ｋ＞は、それぞれ可変磁気抵抗素子ＭＴＪＩ、ＭＴＪＪおよびＭＴＪＫと物理的に分離されかつ磁気的に結合される。
【００４４】
ビット線ＢＬ、書込ワード線ＷＷＬ＜ｉ＞、ＷＷＬ＜ｊ＞およびＷＷＬ＜ｋ＞を流れる電流が誘起する磁界により、可変磁気抵抗素子ＭＴＪＩ、ＭＴＪＪおよびＭＴＪＫの自由層ＦＲＬの磁化方向が設定される。
【００４５】
図３は、可変磁気抵抗素子の自由層および固定層の磁化方向とその抵抗値の関係を概略的に示す図である。図３においては、磁化方向を矢印で示す。
【００４６】
図３（Ａ）に示すように、固定層ＦＸＬおよび自由層ＦＲＬの磁化方向が異なる場合（反平行の場合）、磁気抵抗効果により、可変磁気抵抗素子を通して流れる電流に対する電気的抵抗が高くなる。このとき、この可変磁気抵抗素子は、電流に対して高抵抗状態となり、抵抗値Ｒｍａｘを有する。
【００４７】
一方、図３（Ｂ）に示すように、固定層ＦＸＬと自由層ＦＲＬの磁化方向が一致するとき、すなわち平行なときには、この可変磁気抵抗素子は、電流に対して低抵抗状態となり、抵抗値Ｒｍｉｎを有する。
【００４８】
アクセストランジスタＡＴ（ＡＴＩ，ＡＴＪ，ＡＴＫ）がオン状態のとき、ビット線ＢＬおよびソース線ＳＬ（ＳＬＩ，ＳＬＪ）を流れる電流量は、可変磁気抵抗素子ＭＴＪ（ＭＴＪＩ，ＭＴＪＪ，ＭＴＪＫ）の抵抗値に従って異なる。この電流量を、図示しないセンスアンプで検知することにより、このメモリセルＭＣ（ＭＣＩ，ＭＣＪ，ＭＣＫ）の記憶データを読出す。一例として、高抵抗状態をデータ“０”に対応付け、低抵抗状態を、データ“１”に対応付ける。
【００４９】
データ書込時においては、図２に示すアクセストランジスタＡＴＩ、ＡＴＪおよびＡＴＫをオフ状態に維持する。書込ワード線ＷＷＬ（ＷＷＬ＜ｉ＞、ＷＷＬ＜ｊ＞またはＷＷＬ＜ｋ＞）を通して所定の方向に電流を流し、磁界を誘起する。ビット線ＢＬを通して、書込データに応じた方向に電流を流す。ビット線ＢＬを流れる電流が誘起する磁界と書込ワード線ＷＷＬを流れる電流が誘起する磁界の合成磁界により、可変磁気抵抗素子ＭＴＪの自由層ＦＲＬの磁化方向を、固定層の磁化方向に対し平行状態または反平行状態に設定する。この自由層の磁化方向により、可変磁気抵抗素子ＭＴＪの抵抗状態が設定され、データの書込が行なわれる。
【００５０】
このメモリセルＭＣのデータは、可変磁気抵抗素子の自由層の磁化方向により設定される。外部から、自由層の磁化方向を反転させる原因が印加されない限り、自由層ＦＲＬの磁化方向は変化しない。したがって、メモリセルＭＣは、不揮発的にデータを記憶することができる。また、この自由層ＦＲＬの磁化方向は、ビット線電流および書込ワード線電流の誘起する磁界により決定され、書込時、たとえばフラッシュメモリのように、トンネル絶縁膜などを介して電流は流れない。したがって、層間絶縁膜の劣化の問題は回避することができ、可変磁気抵抗素子の書換回数は、ほぼ無限大である。
【００５１】
また、この可変磁気抵抗素子の自由層の磁化方向は、ビット線ＢＬおよび書込ワード線ＷＷＬを流れる電流により決定されるため、高速の書込を行なうことができる。また、データ読出も、ビット線ＢＬを流れる電流量に従って行なわれるため、高速で読出を行なうことができる。また、可変磁気抵抗素子ＭＴＪＩ、ＭＴＪＪおよびＭＴＪＫを通して流れる電流の大きさに応じてデータの読出が行なわれ、この可変磁気抵抗素子ＭＴＪＩ、ＭＴＪＪおよびＭＴＪＫの自由層の磁化方向は、読出電流により反転しない。したがって、非破壊的にデータの読出を行なうことができ、ＤＲＡＭセルおよび強誘電体キャパシタのようなリストア動作が不要となり、データ読出サイクルを短くすることができる。
【００５２】
本発明においては、このＭＲＡＭセルの特長を利用して、メモリセルの記憶データと図示しないセンスアンプの増幅動作とを利用して、演算操作を実行する。
【００５３】
図４は、本発明の第１の実施の形態に係る半導体信号処理装置のメモリセルのアレイ内配置を概略的に示す図である。図４においては、２つのメモリセル列に対応する回路を代表的に示す。
【００５４】
メモリセルＭＣＩ１およびＭＣＩ２に対しては、読出ワード線ＲＷＬ＜ｉ＞および書込ワード線ＷＷＬ＜ｉ＞が配設され、メモリセルＭＣＪ１およびＭＣＪ２に対しては、読出ワード線ＲＷＬ＜ｊ＞および書込ワード線ＷＷＬ＜ｊ＞が設けられ、メモリセルＭＣＫ１およびＭＣＫ２に対しては、読出ワード線ＲＷＬ＜ｋ＞および書込ワード線ＷＷＬ＜ｋ＞が設けられる。メモリセルＭＣＩ１およびＭＣＩ２に対しては、行方向に延在するソース線ＳＬ＜ｉ＞が設けられる。メモリセルＭＣＪ１およびＭＣＪ２に対しては、行方向に延在するソース線ＳＬ＜ｊ＞が設けられる。メモリセルＭＣＫ１およびＭＣＫ２に対しては、行方向に延在するソース線ＳＬ＜ｋ＞が設けられる。これらのソース線ＳＬ＜ｉ＞、ＳＬ＜ｊ＞およびＳＬ＜ｋ＞は、共通ソース線ＳＬＣＭを介して接地ノードに結合される。
【００５５】
メモリセルＭＣＩ１、ＭＣＪ１およびＭＣＫ１が接続されているビット線ＢＬ＜１＞と対をなすビット線ＺＢＬ＜１＞に接続されたダミーセルＤＭＣＡ１およびＤＭＣＢ１が設けられる。メモリセルＭＣＩ２、ＭＣＪ２およびＭＣＫ２が接続されているビット線ＢＬ＜２＞と対をなすビット線ＺＢＬ＜２＞に接続されたダミーセルＤＭＣＡ２およびＤＭＣＢ２が設けられる。ダミーセルＤＭＣＡ１およびＤＭＣＡ２に対しては、ダミー読出ワード線ＤＲＷＬ１およびダミー書込ワード線ＤＷＷＬ１が設けられ、ダミーセルＤＭＣＢ１およびＤＭＣＢ２に対しては、ダミー読出ワード線ＤＲＷＬ２およびダミー書込ワード線ＤＷＷＬ２が設けられる。ダミーセルＤＭＣＡ１およびＤＭＣＡ２のダミーソース線ＤＳＬ１は、基準電圧ＶＲＥＦ１が供給される基準電位ノードＶＲＥＦ１または基準電圧ＶＲＥＦ３が供給される基準電位ノードＶＲＥＦ３にスイッチＳＷ１を介して結合される。ダミーセルＤＭＣＢ１およびＤＭＣＢ２のダミーソース線ＤＳＬ２は、基準電圧ＶＲＥＦ２が供給される基準電位ノードＶＲＥＦ２または基準電圧ＶＲＥＦ４が供給される基準電位ノードＶＲＥＦ４にスイッチＳＷ２を介して結合される。これらのダミーセルＤＭＣＡ１、ＤＭＣＡ２、ＤＭＣＢ１およびＤＭＣＢ２は、ともに低抵抗状態に設定され、抵抗値Ｒｍｉｎを有する。
【００５６】
基準電位ノードＶＲＥＦ１およびＶＲＥＦ３のいずれをダミーソース線ＤＳＬ１と接続するか、基準電位ノードＶＲＥＦ２およびＶＲＥＦ４のいずれをダミーソース線ＤＳＬ２と接続するかは、後述するようにメモリセルＭＣから読み出したデータに対して行なわれる演算の種類によって決まる。
【００５７】
メモリセルＭＣの列およびダミーセルＤＭＣの列に対応してビット線ＢＬおよびＺＢＬがそれぞれ設けられる。メモリセルＭＣＩ１、ＭＣＪ１およびＭＣＫ１は、ビット線ＢＬ＜１＞に並列に結合され、ダミーセルＤＭＣＡ１およびＤＭＣＢ１は、補のビット線ＺＢＬ＜１＞に結合される。メモリセルＭＣＩ２、ＭＣＪ２およびＭＣＫ２は、ビット線ＢＬ＜２＞に並列に結合され、ダミーセルＤＭＣＡ２およびＤＭＣＢ２は、補のビット線ＺＢＬ＜２＞に結合される。
【００５８】
読出ワード線ＲＷＬ＜ｉ＞、ＲＷＬ＜ｊ＞およびＲＷＬ＜ｋ＞の一端に、読出ドライバＲＷＤＶＩ、ＲＷＤＶＪおよびＲＷＤＶＫがそれぞれ設けられる。ダミー読出ワード線ＤＲＷＬ１およびＤＲＷＬ２の一端に、読出ドライバＤＲＷＤＶ１およびＤＲＷＤＶ２がそれぞれ設けられる。書込ワード線ＷＷＬ＜ｉ＞、ＷＷＬ＜ｊ＞およびＷＷＬ＜ｋ＞の一端に、書込ドライバＷＷＤＶＩ、ＷＷＤＶＪおよびＷＷＤＶＫがそれぞれ設けられる。ダミー書込ワード線ＤＷＷＬ１およびＤＷＷＬ２の一端に、書込ドライバＤＷＷＤＶ１およびＤＷＷＤＶ２がそれぞれ設けられる。
【００５９】
読出ドライバＲＷＤＶＩ、ＲＷＤＶＪ、ＲＷＤＶＫ、ＤＲＷＤＶ１およびＤＲＷＤＶ２は、データ読み出し時、対応の読出ワード線を選択状態へ駆動する。書込ドライバＷＷＤＶＩ、ＷＷＤＶＪ、ＷＷＤＶＫ、ＤＷＷＤＶ１およびＤＷＷＤＶ２は、データ書込時、対応の書込ワード線を選択状態へ駆動する。
【００６０】
ビット線ＢＬ＜１＞およびＺＢＬ＜１＞の一端に、センスアンプＳＡ１が設けられる。また、ビット線ＢＬ＜１＞の両端に、書込ドライバＷＤＶＡ１およびＷＤＶＡ２がそれぞれ設けられ、また補のビット線ＺＢＬ＜１＞の両端に、書込ドライバＤＷＤＶＡ１およびＤＷＤＶＡ２がそれぞれ設けられる。書込ドライバＷＤＶＡ１およびＷＤＶＡ２は、データ書込時、相補データＤおよび／Ｄに従ってビット線ＢＬ＜１＞に電流を流す。同様に、書込ドライバＤＷＤＶＡ１およびＤＷＤＶＡ２も、相補データＤＤおよび／ＤＤに従って、補のビット線ＺＢＬ＜１＞に双方向に電流を流す。これらの書込ドライバＷＤＶＡ１、ＷＤＶＡ２、ＤＷＤＶＡ１、およびＤＷＤＶＡ２を双方向ドライバで構成することにより、ビット線ＢＬ＜１＞およびＺＢＬ＜１＞に、書込データに応じて双方向に電流を流すことができ、メモリセルＭＣＩ１、ＭＣＪ１およびＭＣＫ１に対し、データを書込むことができる。
【００６１】
同様に、ビット線ＢＬ＜２＞およびＺＢＬ＜２＞の一端に、センスアンプＳＡ２が設けられる。また、ビット線ＢＬ＜２＞の両端に、書込ドライバＷＤＶＢ１およびＷＤＶＢ２が設けられ、また補のビット線ＺＢＬ＜２＞の両端に、書込ドライバＤＷＤＶＢ１およびＤＷＤＶＢ２が設けられる。書込ドライバＷＤＶＢ１およびＷＤＶＢ２は、データ書込時、相補データＤおよび／Ｄに従ってビット線ＢＬ＜２＞に電流を流す。同様に、書込ドライバＤＷＤＶＢ１およびＤＷＤＶＢ２も、相補データＤＤおよび／ＤＤに従って、補のビット線ＺＢＬ＜２＞に双方向に電流を流す。これらの書込ドライバＷＤＶＢ１、ＷＤＶＢ２、ＤＷＤＶＢ１、およびＤＷＤＶＢ２を双方向ドライバで構成することにより、ビット線ＢＬ＜２＞およびＺＢＬ＜２＞に、書込データに応じて双方向に電流を流すことができ、メモリセルＭＣＩ２、ＭＣＪ２およびＭＣＫ２に対し、データを書込むことができる。
【００６２】
ただし、ダミーセルＤＭＣは、低抵抗状態に設定されるため、補のビット線ＺＢＬに対して設けられる書込ドライバＤＷＤＶＡ１、ＤＷＤＶＡ２、ＤＷＤＶＢ１およびＤＷＤＶＢ２は、供給電流の方向が固定されることから、双方向に電流を供給することは、特に要求されない。
【００６３】
このセンスアンプＳＡ、１対の書込ドライバＷＤＶおよび１対の書込ドライバＤＷＤＶが、各ビット線対に対応して設けられる。
【００６４】
なお、ダミーセルＤＭＣＡ１、ＤＭＣＡ２、ＤＭＣＢ１およびＤＭＣＢ２のダミーソース線ＤＳＬ１およびＤＳＬ２が、接地ノードではなく、基準電位ノードＶＲＥＦ１〜ＶＲＥＦ４に結合されるのは、以下の理由による。すなわち、データ読出時、これらの基準電位ノードの電圧ＶＲＥＦ１〜ＶＲＥＦ４を所望の値に設定した場合、これらのダミーセルＤＭＣＡ１、ＤＭＣＡ２、ＤＭＣＢ１およびＤＭＣＢ２を通してそれぞれ流れる電流量を、メモリセルＭＣＩ、ＭＣＪおよびＭＣＫを通して流れる電流の中間値またはそれより大きい値に設定することができる。演算処理時においては、後に詳細に説明するように、メモリセルＭＣＩ、ＭＣＪおよびＭＣＫが並行して選択され、これらのメモリセルの記憶データに応じた電流がビット線ＢＬを通して流れる。このビット線上の合成電流に対して基準電圧ＶＲＥＦ１〜ＶＲＥＦ４の電圧レベルを調整することにより、補のビット線ＺＢＬを通して流れるダミーセル電流を調整することで、必要とされる演算を実行する。
【００６５】
データ書込時においては、メモリセルＭＣＩ、ＭＣＪおよびＭＣＫを順次選択して、１対の書込ドライバＷＤＶによりデータを書込む。データ読出時においては、読出ワード線ＲＷＬ＜ｉ＞、ＲＷＬ＜ｊ＞およびＲＷＬ＜ｋ＞を並行して選択状態へ駆動し、メモリセルＭＣＩ、ＭＣＪおよびＭＣＫの可変磁気抵抗素子ＭＴＪＩ、ＭＴＪＪおよびＭＴＪＫを並列にビット線ＢＬに結合する。
【００６６】
次に、本発明の第１の実施の形態に係る半導体信号処理装置１０１において、１つのメモリセル行＜ｉ＞を選択した場合における読み出し動作について説明する。
【００６７】
図５は、メモリセルＭＣＩの記憶データの組み合わせを一覧にして示す図である。図５に示すように、メモリセルＭＣＩの可変磁気抵抗素子ＭＴＪＩの抵抗状態の組み合わせとして、２つの状態が存在する。状態Ｓ（０）は、メモリセルＭＣＩの可変磁気抵抗素子ＭＴＪＩが、高抵抗状態Ｈ（Ｒｍａｘ）である。状態Ｓ（１）は、可変磁気抵抗素子ＭＴＪＩが、低抵抗状態Ｌ（Ｒｍｉｎ）である。ここで、高抵抗状態をデータ“０”に対応付け、低抵抗状態をデータ“１”に対応付けている。
【００６８】
データ書込時において、メモリセル行＜ｉ＞に対応する複数のメモリセルＭＣＩを並行して選択し、各可変磁気抵抗素子ＭＴＪＩの抵抗状態を設定する。すなわち、書込時には、書込ワード線ＷＷＬ＜ｉ＞を選択し、図４に示す１対の書込ドライバＷＤＶを用いて、各ビット線ＢＬを通して書込データに応じた方向に電流を流す。
【００６９】
読出時においては、メモリセル行＜ｉ＞に対応する複数のメモリセルＭＣＩを選択し、各可変磁気抵抗素子ＭＴＪＩを並行して各ビット線ＢＬに結合する。したがって、読出時においては、各可変磁気抵抗素子ＭＴＪＩを通して流れる電流が各ビット線ＢＬを通して流れる。
【００７０】
一方、各メモリセル列において、ダミーセルＤＭＣＡおよびＤＭＣＢは、データ読出時、１つのダミーセルが選択される。すなわち、ダミー読出ワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれかが選択される。これらのダミーセルＤＭＣＡおよびＤＭＣＢは、低抵抗状態Ｌ（Ｒｍｉｎ）であり、抵抗値Ｒｍｉｎを有する。基準電圧ＶＲＥＦ１〜ＶＲＥＦ４の電圧レベルを選択することにより、ダミーセルＤＭＣＡおよびＤＭＣＢを流れる電流量を調整する。ここでは、ダミー読出ワード線ＤＲＷＬ１が選択されてダミーセルＤＭＣＡが選択され、また、基準電位ノードＶＲＥＦ１にダミーセルＤＭＣＡが接続される場合について説明する。
【００７１】
図６は、データ読出時におけるビット線ＢＬおよびＺＢＬを流れる電流に応じた読出電位の関係を示す図である。図６において、縦軸にビット線ＢＬおよびＺＢＬの電位を示し、横軸に時間を示す。なお、データ読出前、ビット線ＢＬおよびＺＢＬは、所定電圧レベル（読出電圧レベル）にプリチャージされる。
【００７２】
メモリセルＭＣＩが状態Ｓ（０）のときには、メモリセルＭＣＩ（可変磁気抵抗素子ＭＴＪＩ）は高抵抗状態であり、メモリセルＭＣＩを流れる電流が最も小さい状態である。この場合、ビット線ＢＬの電位低下は最も遅い。
【００７３】
一方、状態Ｓ（１）においては、メモリセルＭＣＩ（可変磁気抵抗素子ＭＴＪＩ）は低抵抗状態であり、多くの電流をビット線ＢＬからソース線ＳＬへ流す。したがって、この場合、ビット線電位は最も早くかつ大きく低下する。
【００７４】
また、ダミーセルＤＭＣＡは低抵抗状態Ｌ（Ｒｍｉｎ）である。メモリセルＭＣＩのソース線は接地電圧レベルに維持される。したがって、基準電圧ＶＲＥＦ１を接地電圧以上の電圧レベルに設定することにより、ダミーセルＤＭＣＡを通して流れる電流を、状態Ｓ（０）のときにビット線ＢＬを通して流れる電流よりも大きく、かつ状態Ｓ（１）のときにビット線ＢＬを通して流れる電流よりも小さくすることができる。従って、ダミーセルＤＭＣＡ選択時の補のビット線ＺＢＬの電位を、状態Ｓ（０）と状態Ｓ（１）の間の状態に設定することができる。この場合のダミーセルＤＭＣＡを通して流れる電流Ｉｄ１については、以下のように表わすことができる。
【００７５】
Ｉｌ＞Ｉｄ１＞Ｉｈ
ただし、ＩｈおよびＩｌは、それぞれ、高抵抗状態および低抵抗状態のメモリセルＭＣを通して流れる電流を示す。
【００７６】
センスアンプＳＡによりビット線ＢＬおよびＺＢＬの電流を差動増幅してメモリセルＭＣＩの記憶データの読出を行なう。この場合、センスアンプＳＡにおいては、ダミーセルＤＭＣＡを通して流れる電流を基準値として用いて、ビット線電流の２値判断を行なっている。従って、センスアンプＳＡの出力は、メモリセルＭＣＩの１ビットの記憶データの論理値を示している。
【００７７】
図７は、本発明の第１の実施の形態に係る半導体信号処理装置におけるセンスアンプの出力信号とメモリセルＭＣＩの記憶状態との対応を一覧にして示す図である。
【００７８】
図７に示すように、状態Ｓ（０）においては、可変磁気抵抗素子ＭＴＪＩは高抵抗状態Ｈ（Ｒｍａｘ）であり、データ“０”を記憶している。この状態においては、図６に示すようにビット線ＢＬの電流は補のビット線ＺＢＬの電流よりも小さく、ビット線ＢＬの電位は補のビット線ＺＢＬよりも高い。このとき、センスアンプの出力信号は“１”となる。
【００７９】
状態Ｓ（１）においては、メモリセルＭＣＩは低抵抗状態Ｌ（Ｒｍｉｎ）であり、データ“１”を記憶している。この状態においては、図６に示すようにビット線ＢＬの電流は補のビット線ＺＢＬの電流よりも大きく、ビット線ＢＬの電位は補のビット線ＺＢＬよりも低い。このとき、センスアンプの出力信号は “０”となる。
【００８０】
したがって、センスアンプからは、メモリセルＭＣＩの記憶データのＮＯＴ演算結果が出力される。
【００８１】
次に、半導体信号処理装置１０１において、２つのメモリセル行＜ｉ＞および＜ｊ＞を選択した場合における読み出し動作について説明する。
【００８２】
図８は、メモリセルＭＣＩおよびＭＣＪの記憶データの組み合わせを一覧にして示す図である。図８に示すように、メモリセルＭＣＩおよびＭＣＪの可変磁気抵抗素子ＭＴＪＩおよびＭＴＪＪの抵抗状態の組み合わせとして、４つの状態が存在する。状態Ｓ（０，０）は、メモリセルＭＣＩおよびＭＣＪの可変磁気抵抗素子ＭＴＪＩおよびＭＴＪＪが、ともに、高抵抗状態Ｈ（Ｒｍａｘ）である。状態Ｓ（１，０）は、可変磁気抵抗素子ＭＴＪＩおよびＭＴＪＪが、それぞれ低抵抗状態Ｌ（Ｒｍｉｎ）および高抵抗状態Ｈ（Ｒｍａｘ）である。ここで、高抵抗状態をデータ“０”に対応付け、低抵抗状態を、データ“１”に対応付けている。
【００８３】
状態Ｓ（０，１）は、可変磁気抵抗素子ＭＴＪＩおよびＭＴＪＪが、それぞれ高抵抗状態Ｈ（Ｒｍａｘ）および低抵抗状態Ｌ（Ｒｍｉｎ）である。状態Ｓ（１，１）は、可変磁気抵抗素子ＭＴＪＩおよびＭＴＪＪが、ともに低抵抗状態Ｌ（Ｒｍｉｎ）である。
【００８４】
データ書込時において、メモリセル行＜ｉ＞に対応する複数のメモリセルＭＣＩとメモリセル行＜ｊ＞に対応する複数のＭＣＪとを個々に選択し、各可変磁気抵抗素子ＭＴＪＩおよび各可変磁気抵抗素子ＭＴＪＪの抵抗状態を設定する。すなわち、書込時には、書込ワード線ＷＷＬ＜ｉ＞およびＷＷＬ＜ｊ＞を順次選択し、図４に示す１対の書込ドライバＷＤＶを用いて、各ビット線ＢＬを通して書込データに応じた方向に電流を流す。
【００８５】
読出時においては、メモリセル行＜ｉ＞に対応する複数のメモリセルＭＣＩおよびメモリセル行＜ｊ＞に対応する複数のメモリセルＭＣＪを並行して選択し、可変磁気抵抗素子ＭＴＪＩおよび可変磁気抵抗素子ＭＴＪＪの各組を並行して各ビット線ＢＬに結合する。したがって、読出時においては、可変磁気抵抗素子ＭＴＪＩおよび可変磁気抵抗素子ＭＴＪＪの各組を通して流れる電流の合成電流が各ビット線ＢＬを通して流れる。
【００８６】
一方、各メモリセル列において、ダミーセルＤＭＣＡおよびＤＭＣＢは、データ読出時、１つのダミーセルが選択される。すなわち、ダミー読出ワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれかが選択される。これらのダミーセルＤＭＣＡおよびＤＭＣＢは、低抵抗状態Ｌ（Ｒｍｉｎ）であり、抵抗値Ｒｍｉｎを有する。基準電圧ＶＲＥＦ１〜ＶＲＥＦ４の電圧レベルを選択することにより、ダミーセルＤＭＣＡおよびＤＭＣＢを流れる電流量を調整する。まず、ダミー読出ワード線ＤＲＷＬ１が選択されてダミーセルＤＭＣＡが選択され、また、基準電位ノードＶＲＥＦ１にダミーセルＤＭＣＡが接続される場合について説明する。
【００８７】
図９は、データ読出時のビット線および補のビット線への可変磁気抵抗素子の接続態様を示す図である。図９において、メモリセルＭＣＩおよびＭＣＪが並列に接続される。データ読出時、アクセストランジスタＡＴＩおよびＡＴＪが並行して選択され、ビット線ＢＬと接地ノードとの間に並列に可変磁気抵抗素子ＭＴＪＩおよびＭＴＪＪが、記憶データに応じた電流ＩＩおよびＩＪを流す。補のビット線ＺＢＬには、ダミーセルＤＭＣ（ＤＭＣＡまたはＤＭＣＢ）が、基準電圧ＶＲＥＦ（ＶＲＥＦ１〜ＶＲＥＦ４のいずれか）の電圧レベルに応じた電流ＩＤを流す。これらのビット線の合成電流ＩＩ＋ＩＪと補のビット線ＺＢＬのダミーセル電流ＩＤとの大小に応じて、データの読出を実行する。
【００８８】
図１０は、データ読出時におけるビット線ＢＬおよびＺＢＬを流れる電流に応じた読出電位の関係を示す図である。図１０において、縦軸にビット線ＢＬおよびＺＢＬの電位を示し、横軸に時間を示す。
【００８９】
メモリセルＭＣＩおよびＭＣＪが状態Ｓ（０，０）のときには、メモリセルＭＣＩおよびＭＣＪは高抵抗状態であり、メモリセルＭＣＩおよびＭＣＪを流れる電流が最も小さい状態である。この場合、ビット線ＢＬの電位低下は最も遅い。ここで、データ読出時においては、ビット線ＢＬおよびＺＢＬは、所定電圧レベル（読出電圧レベル）にプリチャージされる。
【００９０】
一方、状態Ｓ（１，１）においては、メモリセルＭＣＩおよびＭＣＪは、ともに低抵抗状態であり、多くの電流をビット線ＢＬからソース線ＳＬへ流す。したがって、この場合、ビット線電位は最も早くかつ大きく低下する。
【００９１】
状態Ｓ（１，０）およびＳ（０，１）は、高抵抗状態と低抵抗状態の組み合わせであり、状態Ｓ（０，０）およびＳ（１，１）のビット線電流の中間の電流が流れる。したがって、状態Ｓ（１，０）およびＳ（０，１）の場合、ビット線の読出電位は、この状態Ｓ（０，０）およびＳ（１，１）の間となる。
【００９２】
また、ダミーセルＤＭＣＡおよびＤＭＣＢは、ともに低抵抗状態Ｌ（Ｒｍｉｎ）である。メモリセルＭＣＩおよびＭＣＪのソース線は接地電圧レベルに維持される。したがって、基準電圧ＶＲＥＦ１を接地電圧以上の電圧レベルに設定することにより、ダミーセルＤＭＣＡを通して流れる電流を、状態Ｓ（０，０）のときにビット線ＢＬを流れる電流よりも大きくかつ状態Ｓ（０，１）およびＳ（１，０）のときにビット線ＢＬを流れる電流よりも小さくすることができる。従って、ダミーセルＤＭＣＡ選択時の補のビット線ＺＢＬの電位を、状態Ｓ（０，０）と状態Ｓ（１，０）およびＳ（０，１）との間に設定することができる。この場合のダミーセルＤＭＣＡを通して流れる電流Ｉｄ１については、以下のように表わすことができる。
【００９３】
Ｉｌ＞Ｉｄ１＞Ｉｈ、
２×Ｉｈ＜Ｉｄ１＜Ｉｈ＋Ｉｌ
ただし、ＩｈおよびＩｌは、それぞれ、高抵抗状態および低抵抗状態のメモリセルＭＣを流れる電流を示す。
【００９４】
次に、ダミー読出ワード線ＤＲＷＬ２が選択されてダミーセルＤＭＣＢが選択され、また、基準電位ノードＶＲＥＦ２にダミーセルＤＭＣＢが接続される場合について説明する。
【００９５】
ダミーセルＤＭＣＢを選択し、基準電圧ＶＲＥＦ２を負電圧に設定した場合、１つの低抵抗状態のメモリセルＭＣを通して流れる電流よりも大きな電流を、補のビット線ＺＢＬに流すことができる。従って、ダミーセルＤＭＣＢ選択時の補のビット線ＺＢＬの電位を、状態Ｓ（１，０）およびＳ（０，１）と状態Ｓ（１，１）との間に設定することができる。この場合のダミーセルＤＭＣＢを通して流れる電流Ｉｄ２については、以下のように表わすことができる。
【００９６】
Ｉｌ＜Ｉｄ２、
２×Ｉｌ＞Ｉｄ２＞Ｉｈ＋Ｉｌ
センスアンプＳＡによりビット線ＢＬおよびＺＢＬの電流を差動増幅してメモリセルＭＣＩおよびＭＣＪの記憶データの読出を行なう。この場合、センスアンプＳＡにおいては、ダミーセルＤＭＣを通して流れる電流を基準値として用いて、ビット線電流の２値判断を行なっている。従って、センスアンプＳＡの出力は、メモリセルＭＣＩおよびＭＣＪの２ビットの記憶データの組み合わせを２分類したうちのいずれか一方を示しており、センスアンプＳＡにより、メモリセルＭＣＩおよびＭＣＪの記憶データに対する論理演算を行なうことができる。
【００９７】
図１１は、本発明の第１の実施の形態に係る半導体信号処理装置におけるセンスアンプの出力信号とメモリセルＭＣＩおよびＭＣＪの記憶状態との対応を一覧にして示す図である。
【００９８】
図１１に示すように、状態Ｓ（０，０）においては、可変磁気抵抗素子ＭＴＪＩおよびＭＴＪＪがともに高抵抗状態Ｈ（Ｒｍａｘ）であり、データ“０”を記憶している。この状態においては、ダミーセルＤＭＣＡ（基準電圧ＶＲＥＦ１）およびＤＭＣＢ（基準電圧ＶＲＥＦ２）のいずれを選択しても、図１０に示すように、ビット線ＢＬの電流は補のビット線ＺＢＬの電流よりも小さく、ビット線ＢＬの電位は補のビット線ＺＢＬよりも高い。このとき、センスアンプの出力信号は“１”となる。
【００９９】
状態Ｓ（１，０）および状態Ｓ（０，１）の場合、メモリセルＭＣＩおよびＭＣＪの一方が高抵抗状態Ｈ（Ｒｍａｘ）であり、他方が低抵抗状態Ｌ（Ｒｍｉｎ）である。したがって、基準電圧ＶＲＥＦ１を選択した場合には、ビット線ＢＬの電流は補のビット線ＺＢＬの電流よりも大きく、ビット線ＢＬの電位が補のビット線ＺＢＬよりも低くなる。このとき、センスアンプの出力信号は“０”となる。また、基準電圧ＶＲＥＦ２を選択した場合には、ビット線ＢＬの電流は補のビット線ＺＢＬの電流よりも小さく、ビット線ＢＬの電位が補のビット線ＺＢＬよりも高くなる。このとき、センスアンプの出力信号は“１”となる。
【０１００】
状態Ｓ（１，１）の場合、メモリセルＭＣＩおよびＭＣＪはともに低抵抗状態Ｌ（Ｒｍｉｎ）であり、データ“１”を記憶している。この場合、基準電圧ＶＲＥＦ１およびＶＲＥＦ２のいずれを選択しても、図１０に示すように、ビット線ＢＬの電流は補のビット線ＺＢＬの電流よりも大きく、ビット線ＢＬの電位は、補のビット線ＺＢＬよりも低くなる。このとき、センスアンプの出力信号は“０”となる。
【０１０１】
したがって、図１１に示すように、基準電圧ＶＲＥＦ１を選択した場合、センスアンプからは、メモリセルＭＣＩおよびＭＣＪの記憶データのＮＯＲ演算結果が出力され、また、基準電圧ＶＲＥＦ２を選択した場合、センスアンプからは、メモリセルＭＣＩおよびＭＣＪの記憶データのＮＡＮＤ演算結果が出力される。
【０１０２】
なお、センスアンプとしては、交差結合ラッチ型センスアンプが用いられてもよい。しかしながら、この交差結合型ラッチセンスアンプは、ビット線ＢＬおよびＺＢＬの電位差を増幅する電圧検出型センスアンプである。したがって、より高速でセンス動作を行なうために、電流検出型センスアンプを利用することが好ましい。
【０１０３】
図１２は、本発明の第１の実施の形態に係る電流検出型センスアンプの構成の一例を示す図である。図１２において、センスアンプＳＡは、カレントミラー段を構成するＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１−ＰＴ３と、ビット線ＢＬへＭＯＳトランジスタＰＴ１からの電流を供給するＮチャネルＭＯＳトランジスタＮＴ１と、別のカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＴ４−ＰＴ６と、ＭＯＳトランジスタＰＴ６から補のビット線ＺＢＬへ電流を供給するＮチャネルＭＯＳトランジスタＮＴ６とを含む。
【０１０４】
ＭＯＳトランジスタＰＴ１およびＮＴ１がビット線ＢＬとノードＮＤ１の間の直列に接続される。ＭＯＳトランジスタＰＴ１は、そのゲートおよびドレインが相互接続され、カレントミラー段のマスタとして動作する。ＭＯＳトランジスタＮＴ１は、そのゲートにセンス基準電圧Ｖｒｅｆｓを受け、ビット線ＢＬの電位の上昇を抑制しつつビット線電流を供給する。このセンス基準電圧Ｖｒｅｆｓは、データ読出時、メモリセルＭＣのビット線ＢＬの大きな電流が流れ、このビット線電流の誘起磁界によりメモリセルの記憶データが破壊されるのを防止する。
【０１０５】
ＭＯＳトランジスタＰＴ６およびＮＴ６は、ノードＮＤ１と補のビット線ＺＢＬの間に直列に接続される。ＭＯＳトランジスタＰＴ６は、ゲートおよびドレインが相互接続され、カレントミラー段のマスタとして動作する。ＭＯＳトランジスタＮＴ６は、センス基準電圧Ｖｒｅｆｓをゲートに受け、ＭＯＳトランジスタＰＴ６から供給される電流を補のビット線ＺＢＬへ供給する。ＭＯＳトランジスタＰＴ２−ＰＴ５は、それぞれのソースノードが電源ノードに結合される。
【０１０６】
センスアンプＳＡは、さらに、カレントミラー段を構成するＮチャネルＭＯＳトランジスタＮＴ２およびＮＴ３と、別のカレントミラー段を構成するＮチャネルＭＯＳトランジスタＮＴ４およびＮＴ５を含む。
【０１０７】
ＭＯＳトランジスタＮＴ２は、ＭＯＳトランジスタＰＴ２とノードＮＤとの間に接続され、そのゲートおよびドレインが相互接続される。ＭＯＳトランジスタＮＴ３は、ＭＯＳトランジスタＰＴ４とノードＮＤ２の間に接続され、そのゲートがＭＯＳトランジスタＮＴ２のゲートに接続される。ＭＯＳトランジスタＮＴ４は、ＭＯＳトランジスタＰＴ３とノードＮＤ２との間に接続され、そのゲートがＭＯＳトランジスタＮＴ５のゲートに接続される。ＭＯＳトランジスタＮＴ５は、ＭＯＳトランジスタＰＴ５とノードＮＤ２の間に接続され、かつそのゲートおよびドレインが相互接続される。
【０１０８】
ＭＯＳトランジスタＮＴ２およびＮＴ５により電流／電圧変換された信号が中間センス信号として出力される。
【０１０９】
センスアンプＳＡは、さらに、センスアンプ活性化信号／ＳＥの活性化時導通し、ノードＮＤ１を電源ノードに接続するＰチャネルＭＯＳトランジスタＰＴ７と、センスアンプ活性化信号ＳＥの活性化時導通し、ノードＮＤ２を接地ノードＧＮＤに結合するＮチャネルＭＯＳトランジスタＮＴ７を含む。センスアンプ活性化信号／ＳＥおよびＳＥは、それぞれ、活性化時、論理ローレベルおよび論理ハイレベルである。
【０１１０】
センスアンプＳＡは、さらに、ＭＯＳトランジスタＮＴ２およびＮＴ５により電流／電圧変換された中間センス出力信号ＳＯＴおよび／ＳＯＴを増幅して最終センス出力信号ＳＯＵＴおよび／ＳＯＵＴを生成する最終増幅回路ＳＭＰを含む。この最終増幅回路ＳＭＰは、センスアンプ活性化信号／ＳＥの非活性化時、出力ハイインピーダンス状態である。この図１２に示すセンスアンプＳＡの動作について説明する。
【０１１１】
センスアンプ活性化信号／ＳＥおよびＳＥの非活性化時、ＭＯＳトランジスタＰＴ７およびＮＴ７は、オフ状態である。この状態においては、ＭＯＳトランジスタＰＴ２およびＰＴ５により、中間センス出力信号ＳＯＴおよび／ＳＯＴは、電源電圧ＶＤＤレベルに維持される。ノードＮＤ１は、ＭＯＳトランジスタＰＴ１、ＮＴ１、およびＰＴ６、ＮＴ１により、ビット線ＢＬおよびＺＢＬと同様の電位レベルに維持される。また、最終センス出力信号ＳＯＵＴおよび／ＳＯＵＴも出力ハイインピーダンス状態のプリチャージレベル（例えば論理ハイレベル）に維持される。
【０１１２】
センス動作時には、先ず、読出ワード線選択前に、センスアンプ活性化信号／ＳＥを活性化し、ＭＯＳトランジスタＰＴ７およびＮＴ７をオン状態とする。応じて、ノードＮＤ１が電源ノードに結合され、ＭＯＳトランジスタＰＴ１およびＰＴ６が動作し、ビット線ＢＬおよびＺＢＬが充電される。この場合、またセンスアンプ活性化信号ＳＥは、並行して活性化されてもよい。センス動作開始時までセンスアンプ活性化信号ＳＥの活性化が遅延されても良い。読出ワード線ＲＷＬは、まだ、非選択状態であり、ビット線ＢＬおよびＺＢＬが、ＭＯＳトランジスタＮＴ１およびＮＴ６から供給される電流に従って所定電圧レベルにプリチャージされる。
【０１１３】
プリチャージ動作が完了すると、次いで、読出ワード線を選択状態へ駆動する。このときまでには、センスアンプ活性化信号ＳＥが活性化される。応じて、選択メモリセルを介してビット線ＢＬからソース線に、その記憶データに応じたセル電流Ｉｃｅｌｌが流れる。一方、補のビット線ＺＢＬにおいても、ダミーセルにより、ダミーセル電流Ｉｄｕｍｍｙが流れる。これらの電流ＩｃｅｌｌおよびＩｄｕｍｍｙは、ＭＯＳトランジスタＰＴ１およびＰＴ６により、それぞれ供給され、ＭＯＳトランジスタＰＴ１を介して流れる電流のミラー電流が、ＭＯＳトランジスタＰＴ２およびＰＴ３を介して流れ、ＭＯＳトランジスタＰＴ６を介して流れる電流のミラー電流がＭＯＳトランジスタＰＴ４およびＰＴ５を介して流れる。従って、これらのビット線を介して流れるセル電流Ｉｃｅｌｌおよびダミーセル電流Ｉｄｕｍｍｙのミラー電流が、それぞれ、ＭＯＳトランジスタＮＴ２およびＮＴ５を介してそれぞれ流れる。
【０１１４】
ＭＯＳトランジスタＮＴ２およびＮＴ５の電流／電圧変換動作により、セル電流Ｉｃｅｌｌがダミーセル電流Ｉｄｕｍｍｙよりも大きい場合には、中間センス出力信号／ＳＯＴが論理ハイレベルとなり、中間センス出力信号ＳＯＴが論理ローレベルとなる。逆に、セル電流Ｉｃｅｌｌがダミーセル電流Ｉｄｕｍｍｙよりも小さい場合には、中間センス出力信号／ＳＯＴが論理ローレベルとなり、中間センス出力信号ＳＯＴが論理ハイレベルとなる。これらの中間センス出力信号ＳＯＴおよび／ＳＯＴは、次段の最終増幅回路ＳＭＰによりさらに増幅され、電源電圧レベルおよび接地電圧レベルの最終センス出力信号ＳＯＵＴおよび／ＳＯＵＴが、生成される。
【０１１５】
なお、ＭＯＳトランジスタＮＴ３およびＮＴ４については、以下の動作が行なわれる。すなわち、ＭＯＳトランジスタＮＴ２は、ＭＯＳトランジスタＰＴ２からの電流を放電し、ＭＯＳトランジスタＮＴ３は、ＭＯＳトランジスタＮＴ２のミラー電流を放電することができる。同様、ＭＯＳトランジスタＰＴ５を流れる電流のミラー電流が、ＭＯＳトランジスタＮＴ５を介して流れ、ＭＯＳトランジスタＮＴ４は、ＭＯＳトランジスタＮＴ５を介して流れる電流のミラー電流を放電することができる。
【０１１６】
したがって、ＭＯＳトランジスタＰＴ３およびＮＴ４には、セル電流Ｉｃｅｌｌとダミーセル電流Ｉｄｕｍｍｙのうちの小さいほうの電流が流れ、ＭＯＳトランジスタＰＴ４およびＮＴ３においても、ダミーセル電流Ｉｄｕｍｍｙとセル電流Ｉｃｅｌｌの小さいほうの電流が流れる。ＭＯＳトランジスタＮＴ７へは、セル電流Ｉｃｅｌｌとダミーセル電流Ｉｄｕｍｍｙの合計電流とこれらの電流の小さいほうの電流の２倍の電流との和が常時流れる。従って、１ビットセルデータを読出して２値判定を行なう場合には、センス動作の安定化のために、これらのＭＯＳトランジスタＰＴ３、ＰＴ４、ＮＴ３、およびＮＴ４は、ＭＯＳトランジスタＮＴ７を介して流れる電流量を一定とする機能を有する。
【０１１７】
しかしながら、これらのＭＯＳトランジスタＰＴ３、ＮＴ４、ＮＴ３、およびＮＴ４は、特に設けられなくてもよい。また、これに代えて、ＭＯＳトランジスタＰＴ３およびＮＴ４の接続ノードおよびＭＯＳトランジスタＰＴ４およびＮＴ３の接続ノードから、センス出力信号ＳＯＵＴおよび／ＳＯＵＴが、それぞれ取り出される構成が用いられてもよい。
【０１１８】
上述のように、センスアンプＳＡが、複数のメモリセルの記憶データに対するＮＯＲ演算結果およびＮＡＮＤ演算結果を示す信号を生成している。また、メモリセルの記憶データの論理値を変更せずに読み出す場合、ならびにＯＲ演算およびＡＮＤ演算結果をセンスアンプにより生成する場合には、図１２に示すセンス出力信号を後述するメインアンプ回路１４またはデータパス１８において反転すればよい。
【０１１９】
基準電圧ＶＲＥＦ１〜ＶＲＥＦ４によりダミーセル電流Ｉｄｕｍｍｙの電流レベルを調整することにより、ＮＯＲ演算およびＮＡＮＤ演算を選択的に行なうことができる。
【０１２０】
図１３は、本発明の第１の実施の形態に係る半導体信号処理装置の全体の構成を概略的に示す図である。
【０１２１】
図１３において、半導体信号処理装置１０１は、演算子セルアレイ１０と、行選択駆動回路１２と、メインアンプ回路１４と、データパス１８と、制御回路２０とを備える。
【０１２２】
演算子セルアレイ１０は、複数の演算子セルサブアレイブロックＯＡＲ０−ＯＡＲ１５に分割される。図１３においては、演算子セルアレイ１０は、１６個の演算子セルサブアレイブロックに分割される構成を一例として示すが、この数は１６に限定されない。
【０１２３】
演算子セルサブアレイブロックＯＡＲ０−ＯＡＲ１５の各々は、サブメモリアレイＭＬＡを含む。サブメモリアレイＭＬＡにおいて、メモリセルＭＣが行列状に配列され、また、各メモリセル列に対応して、ダミーセルが設けられる。演算子セルサブアレイブロックＯＡＲ０はエントリ＜０＞〜エントリ＜１５＞を有し、演算子セルサブアレイブロックＯＡＲ１はエントリ＜１６＞〜エントリ＜３１＞を有し、以降同様に、各演算子セルサブアレイブロックＯＡＲは１６個のエントリを有する。演算子セルサブアレイブロックＯＡＲ１５はエントリ＜２４０＞〜エントリ＜２５５＞を有する。
【０１２４】
１つの演算子セルサブアレイブロックにおいて１または複数のメモリセル行および複数のダミーセルを選択して、メモリセルの記憶データに対する演算処理を実行する。また、演算子セルサブアレイブロックＯＡＲ０−ＯＡＲ１５の各々は、複数のセンスアンプＳＡが設けられるセンスアンプ帯２６を含む。
【０１２５】
演算子セルアレイ１０に対し、行選択駆動回路１２が設けられる。この行選択駆動回路１２は、演算子セルサブアレイブロックＯＡＲ０−ＯＡＲ１５それぞれに対応して設けられる行ドライブ回路ＸＤＲ０−ＸＤＲ１５を含む。これらの行ドライブ回路ＸＤＲ０−ＸＤＲ１５の各々は、たとえば制御回路２０を介して半導体信号処理装置１０１の外部から受けたアドレス信号に基づいて、対応の演算子セルサブアレイブロックにおけるメモリセル行を選択する。したがって、行ドライブ回路ＸＤＲ０−ＸＤＲ１５は、行アドレス信号をデコードする行アドレスデコード回路と、データ読出時、デコードされた行アドレス信号に基づいて読出ワード線を選択状態に駆動する読出ワード線ドライブ回路と、データ書込時、デコードされた行アドレス信号に基づいて書込ワード線を選択状態に駆動する書込ワード線ドライブ回路とを含む。
【０１２６】
この演算子セルアレイ１０のデータ入出力経路に、メインアンプ回路１４およびデータパス１８が設けられる。メインアンプ回路１４は、演算子セルサブアレイブロックＯＡＲ０−ＯＡＲ１５の各ビット線対ＢＬおよびＺＢＬに対応して設けられるメインアンプを含む。メインアンプ回路１４において、各メインアンプが演算子セルアレイ１０において選択された演算子セルサブアレイブロックから読出されたデータ（センスアンプ出力信号）を並列に増幅する。これにより、演算子セルアレイ１０において選択された演算子セルサブアレイブロックのエントリ（１行のメモリセルで構成される）のデータに対するセンスアンプ出力をビットごとに並列に増幅する。
【０１２７】
データパス１８は、メインアンプ回路１４からの転送データの保持およびこの転送データに対応する外部へのデータＤＯＵＴ［ｍ：０］の出力、ならびに外部からの入力データＤＩＮ［ｍ：０］の保持および入力データＤＩＮに対応するメモリセルに対する書込データの生成を実行する。
【０１２８】
なお、図１３において、選択された演算子セルサブアレイブロックに対するデータの書込を行なう回路は示していないが、同様、このデータ書込を行なうデータ書込回路も設けられる。また、指定された演算内容に応じてダミーセルの選択および基準電位ノードの選択を行なう回路も設けられる。このダミーセル選択回路は、行ドライブ回路ＸＤＲにおいて選択的にダミー読出ワード線を選択するダミーワード線駆動回路により実現される。また、行ドライブ回路ＸＤＲは、スイッチＳＷ１およびＳＷ２をそれぞれ制御する演算制御回路を含む。すなわち、演算制御回路は、外部から受けた演算フラグに基づいて、選択されたダミーセルＤＭＣがビット線ＺＢＬを通して流す電流量を制御する。
【０１２９】
半導体信号処理装置１０１における内部演算処理の設定および動作タイミング制御は、制御回路２０により行なわれる。この制御回路２０は、プログラム命令を格納する命令メモリを含み、この命令メモリ内のプログラムに従って内部の演算指定および内部タイミングの生成を行なってもよい。また、これに代えて、制御回路２０は、外部からの命令に従って、内部演算処理の設定および内部動作タイミングの生成を行なってもよい。
【０１３０】
図１４は、本発明の第１の実施の形態に係る半導体信号処理装置におけるアドレスデコード回路の構成を概略的に示す図である。
【０１３１】
図１４において、行選択駆動回路１２は、演算子セルサブアレイブロックＯＡＲ０−ＯＡＲ１５それぞれに対応して設けられる行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５を含む。行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５は、それぞれ行ドライブ回路ＸＤＲ０−ＸＤＲ１５に含まれる。
【０１３２】
制御回路２０は、外部から受けたアドレス信号Ａ＜７：０＞およびＢ＜７：０＞に基づいて、制御信号ＸＰＡ＜３：０＞、ＸＯＡ＜３：０＞、ＸＰＢ＜３：０＞、ＸＯＢ＜３：０＞、ＸＬＡ＜３：０＞、ＸＤＡ＜３：０＞、ＸＬＢ＜３：０＞およびＸＤＢ＜３：０＞を生成し、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５へ出力する。また、制御回路２０は、タイミング信号ＲＸＴを生成し、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５へ出力する。
【０１３３】
ここで、アドレス信号Ａ＜７：０＞およびＢ＜７：０＞の各々は、１つの演算子セルサブアレイブロックＯＡＲにおける１つのエントリのアドレスを示す。
【０１３４】
行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５の各々は、制御回路２０から受けた複数の制御信号に基づいて、対応の演算子セルサブアレイブロックＯＡＲにおける１または複数のエントリを選択するためのエントリ選択信号Ｅｎｔｒｙを生成する。
【０１３５】
行選択駆動回路１２において、読出ドライバＲＷＤＶは、データ読み出し時、対応の行アドレスデコード回路ＳＬＣから受けたエントリ選択信号Ｅｎｔｒｙに基づいて対応の読出ワード線ＲＷＬを選択状態へ駆動する。
【０１３６】
図１５は、本発明の第１の実施の形態に係る半導体信号処理装置のアドレスマップを示す図である。
【０１３７】
図１５において、アドレス信号Ａの上位４ビットすなわちアドレス信号Ａ＜７：４＞は、演算子セルサブアレイブロックＯＡＲ１５−ＯＡＲ０のうちのいずれか１つを選択するための信号である。また、アドレス信号Ａの下位４ビットすなわちアドレス信号Ａ＜３：０＞は、ある演算子セルサブアレイブロックＯＡＲにおけるエントリ＜０＞−エントリ＜１５＞のうちのいずれか１つを選択するための信号である。したがって、アドレス信号Ａ＜７：０＞により、１６個の演算子セルサブアレイブロックＯＡＲの各々における１６個のエントリ、すなわち２５６個のエントリを選択的に指定することができる。
【０１３８】
図１６は、本発明の第１の実施の形態に係る半導体信号処理装置における制御回路２０の構成を示す図である。
【０１３９】
図１６において、制御回路２０は、反転ゲートＩＮＶ１，ＩＮＶ２と、制御信号生成回路ＸＧ１〜ＸＧ８とを含む。
【０１４０】
反転ゲートＩＮＶ１，ＩＮＶ２は、それぞれアドレス信号Ａ＜７：０＞およびＢ＜７：０＞の論理レベルを反転し、反転した信号をアドレス信号Ａｎ＜７：０＞およびＢｎ＜７：０＞として出力する。
【０１４１】
制御信号生成回路ＸＧ１は、アドレス信号Ａ＜１：０＞およびＡｎ＜１：０＞に基づいて、アドレス信号Ａによって選択されるべきエントリ（以下、選択エントリＡと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＡ＜３：０＞を生成する。制御信号生成回路ＸＧ２は、アドレス信号Ａ＜３：２＞およびＡｎ＜３：２＞に基づいて、選択エントリＡのアドレスの上位２ビットに対応する制御信号ＸＬＡ＜３：０＞を生成する。制御信号生成回路ＸＧ３は、アドレス信号Ａ＜５：４＞およびＡｎ＜５：４＞に基づいて、選択エントリＡが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＡ＜３：０＞を生成する。制御信号生成回路ＸＧ４は、アドレス信号Ａ＜７：６＞およびＡｎ＜７：６＞に基づいて、選択エントリＡが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＡ＜３：０＞を生成する。
【０１４２】
制御信号生成回路ＸＧ５は、アドレス信号Ｂ＜１：０＞およびＢｎ＜１：０＞に基づいて、アドレス信号Ｂによって選択されるべきエントリ（以下、選択エントリＢと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＢ＜３：０＞を生成する。制御信号生成回路ＸＧ６は、アドレス信号Ｂ＜３：２＞およびＢｎ＜３：２＞に基づいて、選択エントリＢのアドレスの上位２ビットに対応する制御信号ＸＬＢ＜３：０＞を生成する。制御信号生成回路ＸＧ７は、アドレス信号Ｂ＜５：４＞およびＢｎ＜５：４＞に基づいて、選択エントリＢが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＢ＜３：０＞を生成する。制御信号生成回路ＸＧ８は、アドレス信号Ｂ＜７：６＞およびＢｎ＜７：６＞に基づいて、選択エントリＢが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＢ＜３：０＞を生成する。
【０１４３】
図１７は、本発明の第１の実施の形態に係る半導体信号処理装置における制御信号生成回路ＸＧ１の構成を示す図である。
【０１４４】
図１７において、制御信号生成回路ＸＧ１は、ＮＯＲゲートＧ１〜Ｇ４と、フリップフロップＦＦ１〜ＦＦ４とを含む。
【０１４５】
ＮＯＲゲートＧ１は、アドレス信号Ａ＜０＞およびＡ＜１＞の論理和の反転信号をフリップフロップＦＦ１へ出力する。フリップフロップＦＦ１は、ＮＯＲゲートＧ１から受けた信号をクロックＣＬＫのタイミングで保持し、かつ制御信号ＸＤＡ＜０＞として出力する。
【０１４６】
ＮＯＲゲートＧ２は、アドレス信号Ａ＜１＞およびＡｎ＜０＞の論理和の反転信号をフリップフロップＦＦ２へ出力する。フリップフロップＦＦ２は、ＮＯＲゲートＧ２から受けた信号をクロックＣＬＫのタイミングで保持し、かつ制御信号ＸＤＡ＜１＞として出力する。
【０１４７】
ＮＯＲゲートＧ３は、アドレス信号Ａ＜０＞およびＡｎ＜１＞の論理和の反転信号をフリップフロップＦＦ３へ出力する。フリップフロップＦＦ３は、ＮＯＲゲートＧ３から受けた信号をクロックＣＬＫのタイミングで保持し、かつ制御信号ＸＤＡ＜２＞として出力する。
【０１４８】
ＮＯＲゲートＧ４は、アドレス信号Ａｎ＜０＞およびＡｎ＜１＞の論理和の反転信号をフリップフロップＦＦ４へ出力する。フリップフロップＦＦ４は、ＮＯＲゲートＧ４から受けた信号をクロックＣＬＫのタイミングで保持し、かつ制御信号ＸＤＡ＜３＞として出力する。
【０１４９】
制御信号生成回路ＸＧ２〜ＸＧ８の構成は制御信号生成回路ＸＧ１の構成と同様である。
【０１５０】
図１８は、本発明の第１の実施の形態に係る半導体信号処理装置における行アドレスデコード回路ＳＬＣの構成を示す図である。
【０１５１】
図１８において、行アドレスデコード回路ＳＬＣは、ＡＮＤゲートＧ１１〜Ｇ２８と、ＯＲゲートＧ２９〜Ｇ３３と、ハーフラッチ回路ＬＴ１〜ＬＴ１６とを含む。ハーフラッチ回路ＬＴ１〜ＬＴ１６の各々は、反転ゲートＩＮＶＡ，ＩＮＶＢ，ＩＮＶＣ，ＩＮＶＤと、ＮチャネルＭＯＳトランジスタＭＮＡと、ＰチャネルＭＯＳトランジスタＭＮＢ，ＭＮＣとを含む。  ハーフラッチ回路ＬＴ１〜ＬＴ４の各々において、制御信号ＸＬ＜０＞が反転ゲートＩＮＶＡへ出力される。ハーフラッチ回路ＬＴ１〜ＬＴ４において、制御信号ＸＤ０＜０＞〜ＸＤ０＜３＞がＮチャネルＭＯＳトランジスタＭＮＡのゲートへそれぞれ出力される。
【０１５２】
ハーフラッチ回路ＬＴ５〜ＬＴ８の各々において、制御信号ＸＬ＜１＞が反転ゲートＩＮＶＡへ出力される。ハーフラッチ回路ＬＴ５〜ＬＴ８において、制御信号ＸＤ１＜０＞〜ＸＤ１＜３＞がＮチャネルＭＯＳトランジスタＭＮＡのゲートへそれぞれ出力される。
【０１５３】
ハーフラッチ回路ＬＴ９〜ＬＴ１２の各々において、制御信号ＸＬ＜２＞が反転ゲートＩＮＶＡへ出力される。ハーフラッチ回路ＬＴ９〜ＬＴ１２において、制御信号ＸＤ２＜０＞〜ＸＤ２＜３＞がＮチャネルＭＯＳトランジスタＭＮＡのゲートへそれぞれ出力される。
【０１５４】
ハーフラッチ回路ＬＴ１３〜ＬＴ１６の各々において、制御信号ＸＬ＜３＞が反転ゲートＩＮＶＡへ出力される。ハーフラッチ回路ＬＴ１３〜ＬＴ１６において、制御信号ＸＤ３＜０＞〜ＸＤ３＜３＞がＮチャネルＭＯＳトランジスタＭＮＡのゲートへそれぞれ出力される。
【０１５５】
ハーフラッチ回路ＬＴ１〜ＬＴ１６の各々において、ＮチャネルＭＯＳトランジスタＭＮＡは、反転ゲートＩＮＶＡの出力端子に接続されるソースと、ＰチャネルＭＯＳトランジスタＭＮＢのゲートおよび反転ゲートＩＮＶＢの入力端子に接続されるドレインとを有する。ＰチャネルＭＯＳトランジスタＭＮＢは、ＰチャネルＭＯＳトランジスタＭＮＣのドレインに接続されるドレインと、基準電位ノードＶＤＤに接続されるソースとを有する。ＰチャネルＭＯＳトランジスタＭＮＣは、基準電位ノードＶＤＤに接続されるソースと、反転ゲートＩＮＶＢの出力端子および反転ゲートＩＮＶＣの入力端子に接続されるゲートとを有する。反転ゲートＩＮＶＣの出力端子と反転ゲートＩＮＶＤの入力端子とが接続される。エントリ選択信号Ｅｎｔｒｙは、反転ゲートＩＮＶＤから出力される。
【０１５６】
ＡＮＤゲートＧ１１は、制御信号ＸＰＡ＜ｋ＞およびＸＯＡ＜ｌ＞の論理積を制御信号ＢＳＡとして出力する。また、ＡＮＤゲートＧ１２は、制御信号ＸＰＢ＜ｋ＞およびＸＯＢ＜ｌ＞の論理積を制御信号ＢＳＢとして出力する。制御信号ＢＳＡおよびＢＳＢは、それぞれ演算子セルサブアレイブロックＯＡＲを選択するための信号である。
【０１５７】
また、ＡＮＤゲートＧ１１が受ける制御信号ＸＰＡ＜ｋ＞およびＸＯＡ＜ｌ＞ならびにＡＮＤゲートＧ１２が受けるＸＰＢ＜ｋ＞およびＸＯＢ＜ｌ＞の組み合わせは、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５においてそれぞれ異なる。すなわち、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５では、制御信号ＸＰＡ＜ｋ＞、ＸＯＡ＜ｌ＞、ＸＰＢ＜ｋ＞およびＸＯＢ＜ｌ＞は、それぞれ制御信号ＸＰＡ＜０＞、ＸＯＡ＜０＞、ＸＰＢ＜０＞およびＸＯＢ＜０＞、制御信号ＸＰＡ＜０＞、ＸＯＡ＜１＞、ＸＰＢ＜０＞およびＸＯＢ＜１＞、制御信号ＸＰＡ＜０＞、ＸＯＡ＜２＞、ＸＰＢ＜０＞およびＸＯＢ＜２＞、制御信号ＸＰＡ＜０＞、ＸＯＡ＜３＞、ＸＰＢ＜０＞およびＸＯＢ＜３＞、制御信号ＸＰＡ＜１＞、ＸＯＡ＜０＞、ＸＰＢ＜１＞およびＸＯＢ＜０＞、制御信号ＸＰＡ＜１＞、ＸＯＡ＜１＞、ＸＰＢ＜１＞およびＸＯＢ＜１＞、制御信号ＸＰＡ＜１＞、ＸＯＡ＜２＞、ＸＰＢ＜１＞およびＸＯＢ＜２＞、制御信号ＸＰＡ＜１＞、ＸＯＡ＜３＞、ＸＰＢ＜１＞およびＸＯＢ＜３＞、制御信号ＸＰＡ＜２＞、ＸＯＡ＜０＞、ＸＰＢ＜２＞およびＸＯＢ＜０＞、制御信号ＸＰＡ＜２＞、ＸＯＡ＜１＞、ＸＰＢ＜２＞およびＸＯＢ＜１＞、制御信号ＸＰＡ＜２＞、ＸＯＡ＜２＞、ＸＰＢ＜２＞およびＸＯＢ＜２＞、制御信号ＸＰＡ＜２＞、ＸＯＡ＜３＞、ＸＰＢ＜２＞およびＸＯＢ＜３＞、制御信号ＸＰＡ＜３＞、ＸＯＡ＜０＞、ＸＰＢ＜３＞およびＸＯＢ＜０＞、制御信号ＸＰＡ＜３＞、ＸＯＡ＜１＞、ＸＰＢ＜３＞およびＸＯＢ＜１＞、制御信号ＸＰＡ＜３＞、ＸＯＡ＜２＞、ＸＰＢ＜３＞およびＸＯＢ＜２＞、ならびに制御信号ＸＰＡ＜３＞、ＸＯＡ＜３＞、ＸＰＢ＜３＞およびＸＯＢ＜３＞である。
【０１５８】
ＡＮＤゲートＧ１３は、制御信号ＸＬＡ＜３：０＞と制御信号ＢＳＡとの論理積を制御信号ＸＬＬＡ＜３：０＞として出力する。ＡＮＤゲートＧ１４は、制御信号ＸＬＢ＜３：０＞と制御信号ＢＳＢとの論理積を制御信号ＸＬＬＢ＜３：０＞として出力する。ＡＮＤゲートＧ１５は、制御信号ＸＤＡ＜３：０＞と制御信号ＢＳＡとの論理積を制御信号ＸＤＬＡ＜３：０＞として出力する。ＡＮＤゲートＧ１６は、制御信号ＸＤＢ＜３：０＞と制御信号ＢＳＢとの論理積を制御信号ＸＤＬＢ＜３：０＞として出力する。
【０１５９】
ＡＮＤゲートＧ１７、Ｇ１８およびＧ２５ならびにＯＲゲートＧ２９は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜０＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜０＞の論理積との論理和を算出し、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ０＜３：０＞としてハーフラッチ回路ＬＴ１〜ＬＴ４へ出力する。
【０１６０】
ＡＮＤゲートＧ１９、Ｇ２０およびＧ２６ならびにＯＲゲートＧ３０は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜１＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜１＞の論理積との論理和を算出し、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ１＜３：０＞としてハーフラッチ回路ＬＴ５〜ＬＴ８へ出力する。
【０１６１】
ＡＮＤゲートＧ２１、Ｇ２２およびＧ２７ならびにＯＲゲートＧ３１は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜２＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜２＞の論理積との論理和を算出し、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ２＜３：０＞としてハーフラッチ回路ＬＴ９〜ＬＴ１２へ出力する。
【０１６２】
ＡＮＤゲートＧ２３、Ｇ２４およびＧ２８ならびにＯＲゲートＧ３２は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜３＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜３＞の論理積との論理和を算出し、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ３＜３：０＞としてハーフラッチ回路ＬＴ１３〜ＬＴ１６へ出力する。
【０１６３】
ＯＲゲートＧ３３は、制御信号ＸＬＬＡ＜３：０＞およびＸＬＬＢ＜３：０＞の論理和を制御信号ＸＬ＜３：０＞として出力する。
【０１６４】
ハーフラッチ回路ＬＴ１〜ＬＴ４は、それぞれ制御信号ＸＤ０＜０＞〜ＸＤ０＜３＞が論理ハイレベルの場合であって制御信号ＸＬ＜０＞が論理ハイレベルのときに、論理ハイレベルのエントリ選択信号Ｅｎｔｒｙを保持するとともに出力する。
【０１６５】
ハーフラッチ回路ＬＴ５〜ＬＴ８は、それぞれ制御信号ＸＤ１＜０＞〜ＸＤ１＜３＞が論理ハイレベルの場合であって制御信号ＸＬ＜１＞が論理ハイレベルのときに、論理ハイレベルのエントリ選択信号Ｅｎｔｒｙを保持するとともに出力する。
【０１６６】
ハーフラッチ回路ＬＴ９〜ＬＴ１２は、それぞれ制御信号ＸＤ２＜０＞〜ＸＤ２＜３＞が論理ハイレベルの場合であって制御信号ＸＬ＜２＞が論理ハイレベルのときに、論理ハイレベルのエントリ選択信号Ｅｎｔｒｙを保持するとともに出力する。
【０１６７】
ハーフラッチ回路ＬＴ１３〜ＬＴ１６は、それぞれ制御信号ＸＤ３＜０＞〜ＸＤ３＜３＞が論理ハイレベルの場合であって制御信号ＸＬ＜３＞が論理ハイレベルのときに、論理ハイレベルのエントリ選択信号Ｅｎｔｒｙを保持するとともに出力する。
【０１６８】
ここで、演算子セルサブアレイブロックＯＡＲの番号をｍ（たとえば、演算子セルサブアレイブロックＯＡＲ０の番号はｍ＝０）とし、ハーフラッチ回路ＬＴ１〜ＬＴ１６の番号をｎ（たとえば、ハーフラッチ回路ＬＴ１の番号はｎ＝１）とすると、ハーフラッチ回路ＬＴから出力される論理ハイレベルのエントリ選択信号Ｅｎｔｒｙの番号、すなわち選択されるエントリの番号は、以下の式で表される。
【０１６９】
１６×（ｍ−１）＋（ｎ−１）
ここで、アドレス信号Ａ＜７：０＞の各ビットを｛Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０｝とし、アドレス信号Ｂ＜７：０＞の各ビットを｛Ｂ７，Ｂ６，Ｂ５，Ｂ４，Ｂ３，Ｂ２，Ｂ１，Ｂ０｝とする。
【０１７０】
図１６〜図１８に示した制御回路２０および行アドレスデコード回路ＳＬＣの動作は以下のようになる。すなわち、半導体信号処理装置１０１では、｛Ａ７，Ａ６，Ａ５，Ａ４｝＝｛Ｂ７，Ｂ６，Ｂ５，Ｂ４｝の場合には、｛Ａ７，Ａ６，Ａ５，Ａ４｝で示されるアドレスにおける１つの演算子セルサブアレイブロックＯＡＲのみが選択される。この場合において、｛Ａ３，Ａ２，Ａ１，Ａ０｝＝｛Ｂ３，Ｂ２，Ｂ１，Ｂ０｝のときには、選択された演算子セルサブアレイブロックＯＡＲ内の｛Ａ３，Ａ２，Ａ１，Ａ０｝で示されるアドレスにおける１エントリが選択される。また、｛Ａ３，Ａ２，Ａ１，Ａ０｝≠｛Ｂ３，Ｂ２，Ｂ１，Ｂ０｝の場合には、選択された演算子セルサブアレイブロックＯＡＲ内の｛Ａ３，Ａ２，Ａ１，Ａ０｝で示されるアドレスにおけるエントリと、｛Ｂ３，Ｂ２，Ｂ１，Ｂ０｝で示されるアドレスにおけるエントリの合計２エントリが選択される。
【０１７１】
一方、｛Ａ７，Ａ６，Ａ５，Ａ４｝≠｛Ｂ７，Ｂ６，Ｂ５，Ｂ４｝の場合には、｛Ａ７，Ａ６，Ａ５，Ａ４｝で示されるアドレスにおける演算子セルサブアレイブロックＯＡＲと、｛Ｂ３，Ｂ２，Ｂ１，Ｂ０｝で示されるアドレスにおける演算子セルサブアレイブロックＯＡＲとが選択される。そして、｛Ａ３，Ａ２，Ａ１，Ａ０｝＝｛Ｂ３，Ｂ２，Ｂ１，Ｂ０｝の場合には、選択された各演算子セルサブアレイブロックＯＡＲ内の｛Ａ３，Ａ２，Ａ１，Ａ０｝で示されるアドレスにおける１エントリが選択される。また、｛Ａ３，Ａ２，Ａ１，Ａ０｝≠｛Ｂ３，Ｂ２，Ｂ１，Ｂ０｝の場合には、｛Ａ７，Ａ６，Ａ５，Ａ４｝で示されるアドレスにおける演算子セルサブアレイブロックＯＡＲ内の｛Ａ３，Ａ２，Ａ１，Ａ０｝で示されるアドレスにおけるエントリと、｛Ｂ７，Ｂ６，Ｂ５，Ｂ４｝で示されるアドレスにおける演算子セルサブアレイブロックＯＡＲ内の｛Ｂ３，Ｂ２，Ｂ１，Ｂ０｝で示されるアドレスにおけるエントリとが選択される。
【０１７２】
図１９は、本発明の第１の実施の形態に係る半導体信号処理装置がＬＵＴ演算によって生成する仮想エントリ空間を示す図である。
【０１７３】
図１９を参照して、半導体信号処理装置１０１は、以下のような実エントリ空間ＲＳＰを有する。すなわち、エントリ＜０＞すなわちメモリセル行＜０＞における各メモリセルの記憶データ列が”１０１０１０１０１０１０１”であり、エントリ＜１＞における各メモリセルの記憶データ列が”０１０１０１０１０１０１０”であり、エントリ＜２＞における各メモリセルの記憶データ列が”１１００１１００１１００１”であり、エントリ＜ｉ＞における各メモリセルの記憶データ列が”００１１００１１００１１０”であり、エントリ＜ｊ＞における各メモリセルの記憶データ列が”０００１１１０００１１１０”であり、エントリ＜ｎ−２＞における各メモリセルの記憶データ列が”１１１１１１１１１１１１１”であり、エントリ＜ｎ−１＞における各メモリセルの記憶データ列が”１１１０００１１１０００１”である。
【０１７４】
半導体信号処理装置１０１では、２つのエントリすなわち２つのメモリセル行を選択し、かつ選択した２つのエントリの記憶データ列同士の演算種別を選択することにより、実エントリ空間ＲＳＰを拡張して以下のような仮想エントリ空間ＶＳＰを作り出すことができる。すなわち、アドレス信号Ａ＜７：０＞およびＢ＜７：０＞ならびに演算フラグに基づいて、エントリ＜０＞および＜１＞を選択し、かつＡＮＤ演算を選択する場合、データＤＯＵＴは”０００００００００００００”となる。また、エントリ＜０＞および＜１＞を選択し、かつＯＲ演算を選択する場合、データＤＯＵＴは”１１１１１１１１１１１１１”となる。また、エントリ＜０＞および＜２＞を選択し、かつＡＮＤ演算を選択する場合、データＤＯＵＴは”１０００１０００１０００１”となる。また、エントリ＜０＞および＜２＞を選択し、かつＯＲ演算を選択する場合、データＤＯＵＴは”１１１０１１１０１１１０１”となる。また、エントリ＜ｉ＞および＜ｊ＞を選択し、かつＡＮＤ演算を選択する場合、データＤＯＵＴは”０００１００００００１１０”となる。また、エントリ＜ｉ＞および＜ｊ＞を選択し、かつＯＲ演算を選択する場合、データＤＯＵＴは”００１１１１１１０１１１０”となる。また、エントリ＜ｎ−２＞および＜ｎ−１＞を選択し、かつＡＮＤ演算を選択する場合、データＤＯＵＴは”１１１０００１１１０００１”となる。また、エントリ＜ｎ−２＞および＜ｎ−１＞を選択し、かつＯＲ演算を選択する場合、データＤＯＵＴは”１１１１１１１１１１１１１”となる。
【０１７５】
図２０は、本発明の第１の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を概念的に示す図である。
【０１７６】
図２０を参照して、半導体信号処理装置１０１において、図１８に示す回路を含むアドレスデコーダＡＤＥＣは、それぞれエントリのアドレスを示すアドレス信号Ａ＜７：０＞およびＢ＜７：０＞を受けて、実エントリ空間ＲＳＰにおける２つのエントリを選択する。
【０１７７】
そして、行選択駆動回路１２に含まれる演算制御回路ＯＤＥＣは、演算種別を示す演算フラグＯＰＦを受けて、選択された実エントリ空間ＲＳＰにおける２つのエントリの記憶データ列に対して演算フラグＯＰＦに基づくビット演算を実行する。これにより、仮想エントリ空間ＶＳＰのデータ列が生成される。
【０１７８】
ここで、本発明の実施の形態に係る半導体信号処理装置の主な使用例は、以下のようになる。すなわち、演算子セルアレイ１０における各メモリセルの記憶データは、半導体信号処理装置１０１が組み込まれるシステムに応じて変更されるが、半導体信号処理装置１０１の動作時において動的には変更されない。そして、このシステムにおいて、半導体信号処理装置１０１の外部から異なるアドレス信号および演算フラグを次々と半導体信号処理装置１０１へ与え、演算子セルアレイ１０から記憶データを読み出すことにより半導体信号処理装置１０１から演算処理結果を得る。
【０１７９】
以上のように、本発明の第１の実施の形態に係る半導体信号処理装置では、制御回路２０および行選択駆動回路１２は、受けたアドレス信号に基づいて１または複数のメモリセル行に対応する複数のメモリセルＭＣおよび複数のダミーセルＤＭＣを並行して選択する。そして、センスアンプＳＡは、対応のビット線ＢＬを通して流れる電流と対応のビット線ＺＢＬを通して流れる電流とを比較し、比較結果を示す信号を出力する。このように、センスアンプを用いて各メモリセル行の記憶データ列同士の論理演算を行なうことにより、半導体信号処理装置１０１の外部にデータを読出して演算処理を行なう必要がなく、高速の演算処理が実行される。
【０１８０】
また、制御回路２０および行選択駆動回路１２は、各々が演算子セルサブアレイブロックＯＡＲのアドレスおよび演算子セルサブアレイブロックＯＡＲにおけるエントリのアドレスを示すアドレス信号ＡおよびＢを受ける。そして、制御回路２０および行選択駆動回路１２は、アドレス信号ＡおよびＢに基づいて１または２の演算子セルサブアレイブロックＯＡＲにおける１または２のエントリすなわちメモリセル行に対応する複数のメモリセルＭＣおよび複数のダミーセルＤＭＣを並行して選択する。これにより、演算子セルアレイ１０が記憶する物理的な真理値データ列から、この真理値データ列で構成される実エントリ空間より遥かに大きい仮想エントリ空間を作り出すことができる。すなわち、従来のＬＵＴ演算器に比べて、はるかに高密度な論理情報を格納するＬＵＴ演算器を実現することができる。
【０１８１】
したがって、本発明の第１の実施の形態に係る半導体信号処理装置では、小占有面積かつ高密度なＬＵＴ演算器を実現することができる。
【０１８２】
また、本発明の第１の実施の形態に係る半導体信号処理装置では、メモリセルＭＣにおいて、可変磁気抵抗素子を記憶素子として利用している。これにより、メモリセルの記憶データを破壊することなくその記憶データを読み出すことができるため、メモリセルの記憶データを繰り返し利用して演算を実行することができる。
【０１８３】
また、特許文献３および７に示される構成のように、強誘電体キャパシタおよびＤＲＡＭセルをそれぞれ利用する場合、データを検知して増幅するセンスアンプは、電圧検出型のセンスアンプである。したがって、センスアンプのセンスノードに電圧差が十分に生じるまで、センス動作を行なうことができない。従って、この電圧検出型センスアンプは、電流検出型センスアンプに比べて、センス動作が遅く、高速に演算結果を出力することができず、高速の演算処理を実現するのが困難となるという問題が生じる。
【０１８４】
また、モバイル機器などにおいては、低電源電圧で動作することが要求される。したがって、特許文献２および３に示される構成のようにキャパシタを用いて電荷を移動させて演算処理を行なう場合、このような低電源電圧下においては十分な量の電荷を移動させることができず、正確な演算処理を保障することができなくなるという問題が生じる。
【０１８５】
しかしながら、本発明の第１の実施の形態に係る半導体信号処理装置では、センスアンプＳＡとして電流検出型のセンスアンプを用いる。すなわち、増幅回路により、電流を検出し、高速で増幅動作を行なって、演算結果データを生成することができる。また、電流量を検出しているため、低電源電圧下においても十分な大きさの電流差を生成してデータの検知増幅を行なうことができ、低電源電圧下においても確実に、演算処理を実行することができる。
【０１８６】
なお、本発明の第１の実施の形態に係る半導体信号処理装置では、メモリセルとしてＭＲＡＭセルを用いたが、ＭＲＡＭセルに限らず、バルクシリコン上に形成され、データを不揮発的に記憶する他のメモリセルであってもよい。たとえば、フラッシュメモリのような電流センス型の非破壊（キャパシタレス）読み出しメモリであってもよい。さらに、同じく非破壊（キャパシタレス）読み出しメモリであり、ＳＯＩ（Silicon on Insulator）基板上にシリアル接続された２つのトランジスタをメモリセルとして使用するＴＴＲＡＭ（Twin Transistor Random Access Memory）であってもよい。このＴＴＲＡＭへの本発明の適用例については、後述する本発明の第５の実施の形態において詳細に説明する。
【０１８７】
なお、本発明の第１の実施の形態に係る半導体信号処理装置では、２つのエントリすなわち２つのメモリセル行に対応する複数のメモリセルを並行して選択する構成であるとしたが、これに限定するものではない。３つ以上のメモリセル行に対応する複数のメモリセルを並行して選択する構成であってもよい。これは、図１６〜図１８に示す構成を拡張することにより、容易に実現することができる。
【０１８８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１８９】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体信号処理装置と比べてさらに細かい単位の選択動作を可能にした半導体信号処理装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体信号処理装置と同様である。
【０１９０】
図２１は、本発明の第２の実施の形態に係る半導体信号処理装置におけるアドレスデコード回路の構成を概略的に示す図である。
【０１９１】
図２１において、制御回路２０は、外部から受けたアドレス信号Ａ＜７：０＞、Ｂ＜７：０＞、Ｃ＜７：０＞、Ｄ＜７：０＞、Ｅ＜７：０＞、Ｆ＜７：０＞、Ｇ＜７：０＞およびＨ＜７：０＞に基づいて、制御信号ＸＰＡ＜３：０＞、ＸＯＡ＜３：０＞、ＸＰＢ＜３：０＞、ＸＯＢ＜３：０＞、ＸＰＣ＜３：０＞、ＸＯＣ＜３：０＞、ＸＰＤ＜３：０＞、ＸＯＤ＜３：０＞、ＸＰＥ＜３：０＞、ＸＯＥ＜３：０＞、ＸＰＦ＜３：０＞、ＸＯＦ＜３：０＞、ＸＰＧ＜３：０＞、ＸＯＧ＜３：０＞、ＸＰＨ＜３：０＞、ＸＯＨ＜３：０＞、ＸＬＡ＜３：０＞、ＸＤＡ＜３：０＞、ＸＬＢ＜３：０＞、ＸＤＢ＜３：０＞、ＸＬＣ＜３：０＞、ＸＤＣ＜３：０＞、ＸＬＤ＜３：０＞、ＸＤＤ＜３：０＞、ＸＬＥ＜３：０＞、ＸＤＥ＜３：０＞、ＸＬＦ＜３：０＞、ＸＤＦ＜３：０＞、ＸＬＧ＜３：０＞、ＸＤＧ＜３：０＞およびＸＬＨ＜３：０＞、ＸＤＨ＜３：０＞を生成し、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５へ出力する。
【０１９２】
また、制御回路２０は、外部から受けたアドレス信号ＸＣＡ＜３：０＞、ＸＣＢ＜３：０＞、ＸＣＣ＜３：０＞、ＸＣＤ＜３：０＞、ＸＣＥ＜３：０＞、ＸＣＦ＜３：０＞、ＸＣＧ＜３：０＞およびＸＣＨ＜３：０＞を行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５へ出力する。また、制御回路２０は、タイミング信号ＲＸＴを生成し、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５へ出力する。
【０１９３】
ここで、アドレス信号Ａ＜７：０＞〜Ｈ＜７：０＞の各々は、１つの演算子セルサブアレイブロックＯＡＲにおける１つのエントリのアドレスを示す。
【０１９４】
行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５の各々は、制御回路２０から受けた複数の制御信号に基づいて、対応の演算子セルサブアレイブロックＯＡＲにおける１または複数のエントリを選択するためのエントリ選択信号Ｅｎｔｒｙを生成する。
【０１９５】
行選択駆動回路１２において、読出ドライバＲＷＤＶは、データ読み出し時、対応の行アドレスデコード回路ＳＬＣから受けたエントリ選択信号Ｅｎｔｒｙに基づいて対応の読出ワード線ＲＷＬを選択状態へ駆動する。
【０１９６】
図２２は、本発明の第２の実施の形態に係る半導体信号処理装置のアドレスマップを示す図である。
【０１９７】
図２２において、半導体信号処理装置１０２では、サブメモリアレイＭＬＡがたとえばワード線方向に４つのサブブロックに分割される。すなわち、メモリセル行が４つのサブメモリセル行に分割される。アドレス信号ＸＣＡ＜０＞〜ＸＣＡ＜３＞は、それぞれサブブロックＳＢＬ０〜ＳＢＬ３に対応している。
【０１９８】
したがって、アドレス信号Ａ＜７：０＞およびＸＣＡ＜０＞〜ＸＣＡ＜３＞により、１６個の演算子セルサブアレイブロックＯＡＲの各々における１６個のエントリ、すなわち２５６個のエントリを選択的に指定し、かつ指定されたエントリすなわちメモリセル行のうちの４つのサブメモリセル行を選択的に指定することができる。
【０１９９】
図２３〜図２６は、本発明の第２の実施の形態に係る半導体信号処理装置における制御回路２０の構成を示す図である。
【０２００】
図２３〜図２６において、制御回路２０は、反転ゲートＩＮＶ１〜ＩＮＶ８と、制御信号生成回路ＸＧ１〜ＸＧ３２とを含む。
【０２０１】
反転ゲートＩＮＶ１〜ＩＮＶ８は、それぞれアドレス信号Ａ＜７：０＞〜Ｈ＜７：０＞の論理レベルを反転し、反転した信号をアドレス信号Ａｎ＜７：０＞〜Ｈｎ＜７：０＞として出力する。
【０２０２】
制御信号生成回路ＸＧ９は、アドレス信号Ｃ＜１：０＞およびＣｎ＜１：０＞に基づいて、アドレス信号Ｃによって選択されるべきエントリ（以下、選択エントリＣと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＣ＜３：０＞を生成する。制御信号生成回路ＸＧ１０は、アドレス信号Ｃ＜３：２＞およびＣｎ＜３：２＞に基づいて、選択エントリＣのアドレスの上位２ビットに対応する制御信号ＸＬＣ＜３：０＞を生成する。制御信号生成回路ＸＧ１１は、アドレス信号Ｃ＜５：４＞およびＣｎ＜５：４＞に基づいて、選択エントリＣが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＣ＜３：０＞を生成する。制御信号生成回路ＸＧ１２は、アドレス信号Ｃ＜７：６＞およびＣｎ＜７：６＞に基づいて、選択エントリＣが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＣ＜３：０＞を生成する。
【０２０３】
制御信号生成回路ＸＧ１３は、アドレス信号Ｄ＜１：０＞およびＤｎ＜１：０＞に基づいて、アドレス信号Ｄによって選択されるべきエントリ（以下、選択エントリＤと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＤ＜３：０＞を生成する。制御信号生成回路ＸＧ１４は、アドレス信号Ｄ＜３：２＞およびＤｎ＜３：２＞に基づいて、選択エントリＤのアドレスの上位２ビットに対応する制御信号ＸＬＤ＜３：０＞を生成する。制御信号生成回路ＸＧ１５は、アドレス信号Ｄ＜５：４＞およびＤｎ＜５：４＞に基づいて、選択エントリＤが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＤ＜３：０＞を生成する。制御信号生成回路ＸＧ１６は、アドレス信号Ｄ＜７：６＞およびＤｎ＜７：６＞に基づいて、選択エントリＤが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＤ＜３：０＞を生成する。
【０２０４】
制御信号生成回路ＸＧ１７は、アドレス信号Ｅ＜１：０＞およびＥｎ＜１：０＞に基づいて、アドレス信号Ｅによって選択されるべきエントリ（以下、選択エントリＥと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＥ＜３：０＞を生成する。制御信号生成回路ＸＧ１８は、アドレス信号Ｅ＜３：２＞およびＥｎ＜３：２＞に基づいて、選択エントリＥのアドレスの上位２ビットに対応する制御信号ＸＬＥ＜３：０＞を生成する。制御信号生成回路ＸＧ１９は、アドレス信号Ｅ＜５：４＞およびＥｎ＜５：４＞に基づいて、選択エントリＥが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＥ＜３：０＞を生成する。制御信号生成回路ＸＧ２０は、アドレス信号Ｅ＜７：６＞およびＥｎ＜７：６＞に基づいて、選択エントリＥが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＥ＜３：０＞を生成する。
【０２０５】
制御信号生成回路ＸＧ２１は、アドレス信号Ｆ＜１：０＞およびＦｎ＜１：０＞に基づいて、アドレス信号Ｆによって選択されるべきエントリ（以下、選択エントリＦと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＦ＜３：０＞を生成する。制御信号生成回路ＸＧ２２は、アドレス信号Ｆ＜３：２＞およびＦｎ＜３：２＞に基づいて、選択エントリＦのアドレスの上位２ビットに対応する制御信号ＸＬＦ＜３：０＞を生成する。制御信号生成回路ＸＧ２３は、アドレス信号Ｆ＜５：４＞およびＦｎ＜５：４＞に基づいて、選択エントリＦが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＦ＜３：０＞を生成する。制御信号生成回路ＸＧ２４は、アドレス信号Ｆ＜７：６＞およびＦｎ＜７：６＞に基づいて、選択エントリＦが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＦ＜３：０＞を生成する。
【０２０６】
制御信号生成回路ＸＧ２５は、アドレス信号Ｇ＜１：０＞およびＧｎ＜１：０＞に基づいて、アドレス信号Ｇによって選択されるべきエントリ（以下、選択エントリＧと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＧ＜３：０＞を生成する。制御信号生成回路ＸＧ２６は、アドレス信号Ｇ＜３：２＞およびＧｎ＜３：２＞に基づいて、選択エントリＧのアドレスの上位２ビットに対応する制御信号ＸＬＧ＜３：０＞を生成する。制御信号生成回路ＸＧ２７は、アドレス信号Ｇ＜５：４＞およびＧｎ＜５：４＞に基づいて、選択エントリＧが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＧ＜３：０＞を生成する。制御信号生成回路ＸＧ２８は、アドレス信号Ｇ＜７：６＞およびＧｎ＜７：６＞に基づいて、選択エントリＧが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＧ＜３：０＞を生成する。
【０２０７】
制御信号生成回路ＸＧ２９は、アドレス信号Ｈ＜１：０＞およびＨｎ＜１：０＞に基づいて、アドレス信号Ｈによって選択されるべきエントリ（以下、選択エントリＨと称する。）のアドレスの下位２ビットに対応する制御信号ＸＤＨ＜３：０＞を生成する。制御信号生成回路ＸＧ３０は、アドレス信号Ｈ＜３：２＞およびＨｎ＜３：２＞に基づいて、選択エントリＨのアドレスの上位２ビットに対応する制御信号ＸＬＨ＜３：０＞を生成する。制御信号生成回路ＸＧ３１は、アドレス信号Ｈ＜５：４＞およびＨｎ＜５：４＞に基づいて、選択エントリＨが属する演算子セルサブアレイブロックＯＡＲのアドレスの下位２ビットに対応する制御信号ＸＯＨ＜３：０＞を生成する。制御信号生成回路ＸＧ３２は、アドレス信号Ｈ＜７：６＞およびＨｎ＜７：６＞に基づいて、選択エントリＨが属する演算子セルサブアレイブロックＯＡＲのアドレスの上位２ビットに対応する制御信号ＸＰＨ＜３：０＞を生成する。
【０２０８】
制御信号生成回路ＸＧ９〜ＸＧ３２の構成は図１７に示した制御信号生成回路ＸＧ１の構成と同様である。
【０２０９】
図２７〜図２９は、本発明の第２の実施の形態に係る半導体信号処理装置における行アドレスデコード回路ＳＬＣの構成を示す図である。
【０２１０】
図２７〜図２９において、行アドレスデコード回路ＳＬＣは、ＡＮＤゲートＧ５１〜Ｇ１１０と、ＯＲゲートＧ１１１〜Ｇ１４０と、ハーフラッチ回路ＬＴ１〜ＬＴ１６とを含む。
【０２１１】
ＡＮＤゲートＧ５１〜Ｇ５８は、それぞれ制御信号ＸＰＡ＜ｋ＞およびＸＯＡ＜ｌ＞の論理積、制御信号ＸＰＢ＜ｋ＞およびＸＯＢ＜ｌ＞の論理積、制御信号ＸＰＣ＜ｋ＞およびＸＯＣ＜ｌ＞の論理積、制御信号ＸＰＤ＜ｋ＞およびＸＯＤ＜ｌ＞の論理積、制御信号ＸＰＥ＜ｋ＞およびＸＯＥ＜ｌ＞の論理積、制御信号ＸＰＦ＜ｋ＞およびＸＯＦ＜ｌ＞の論理積、制御信号ＸＰＧ＜ｋ＞およびＸＯＧ＜ｌ＞の論理積および制御信号ＸＰＨ＜ｋ＞およびＸＯＨ＜ｌ＞の論理積を制御信号ＢＳＡ、ＢＳＢ、ＢＳＣ、ＢＳＤ、ＢＳＥ、ＢＳＦ、ＢＳＧおよびＢＳＨとして出力する。制御信号ＢＳＡ〜ＢＳＨは、それぞれ演算子セルサブアレイブロックＯＡＲを選択するための信号である。
【０２１２】
また、ＡＮＤゲートＧ５１が受ける制御信号ＸＰＡ＜ｋ＞およびＸＯＡ＜ｌ＞の組み合わせは、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５においてそれぞれ異なる。すなわち、行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５では、制御信号ＸＰＡ＜ｋ＞およびＸＯＡ＜ｌ＞は、それぞれ制御信号ＸＰＡ＜０＞およびＸＯＡ＜０＞、制御信号ＸＰＡ＜０＞およびＸＯＡ＜１＞、制御信号ＸＰＡ＜０＞およびＸＯＡ＜２＞、制御信号ＸＰＡ＜０＞およびＸＯＡ＜３＞、制御信号ＸＰＡ＜１＞およびＸＯＡ＜０＞、制御信号ＸＰＡ＜１＞およびＸＯＡ＜１＞、制御信号ＸＰＡ＜１＞およびＸＯＡ＜２＞、制御信号ＸＰＡ＜１＞およびＸＯＡ＜３＞、制御信号ＸＰＡ＜２＞およびＸＯＡ＜０＞、制御信号ＸＰＡ＜２＞およびＸＯＡ＜１＞、制御信号ＸＰＡ＜２＞およびＸＯＡ＜２＞、制御信号ＸＰＡ＜２＞およびＸＯＡ＜３＞、制御信号ＸＰＡ＜３＞およびＸＯＡ＜０＞、制御信号ＸＰＡ＜３＞およびＸＯＡ＜１＞、制御信号ＸＰＡ＜３＞およびＸＯＡ＜２＞、ならびに制御信号ＸＰＡ＜３＞およびＸＯＡ＜３＞である。行アドレスデコード回路ＳＬＣ０−ＳＬＣ１５における、ＡＮＤゲートＧ５１が受ける制御信号ＸＰＢ＜ｋ＞およびＸＯＢ＜ｌ＞の組み合わせ、制御信号ＸＰＣ＜ｋ＞およびＸＯＣ＜ｌ＞の組み合わせ、制御信号ＸＰＤ＜ｋ＞およびＸＯＤ＜ｌ＞の組み合わせ、制御信号ＸＰＥ＜ｋ＞およびＸＯＥ＜ｌ＞の組み合わせ、制御信号ＸＰＦ＜ｋ＞およびＸＯＦ＜ｌ＞の組み合わせ、制御信号ＸＰＧ＜ｋ＞およびＸＯＧ＜ｌ＞の組み合わせ、ならびに制御信号ＸＰＨ＜ｋ＞およびＸＯＨ＜ｌ＞の組み合わせは、制御信号ＸＰＡ＜ｋ＞およびＸＯＡ＜ｌ＞の上記組み合わせと同様である。
【０２１３】
ＡＮＤゲートＧ５９〜Ｇ６６は、それぞれ制御信号ＸＬＡ＜３：０＞〜ＸＬＨ＜３：０＞と制御信号ＢＳＡ〜ＢＳＨとの論理積を制御信号ＸＬＬＡ＜３：０＞〜ＸＬＬＨ＜３：０＞として出力する。
【０２１４】
ＡＮＤゲートＧ６７〜Ｇ７４は、それぞれ制御信号ＸＤＡ＜３：０＞〜ＸＤＨ＜３：０＞と制御信号ＢＳＡ〜ＢＳＨとの論理積を制御信号ＸＤＬＡ＜３：０＞〜ＸＤＬＨ＜３：０＞として出力する。
【０２１５】
ＡＮＤゲートＧ７５〜Ｇ８２、ＯＲゲートＧ１１１〜Ｇ１１４、ＯＲゲートＧ１２７およびＡＮＤゲートＧ９１は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜０＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜０＞の論理積と、制御信号ＸＤＬＣ＜３：０＞および制御信号ＸＬＬＣ＜０＞の論理積と、制御信号ＸＤＬＤ＜３：０＞および制御信号ＸＬＬＤ＜０＞の論理積と、制御信号ＸＤＬＥ＜３：０＞および制御信号ＸＬＬＥ＜０＞の論理積と、制御信号ＸＤＬＦ＜３：０＞および制御信号ＸＬＬＦ＜０＞の論理積と、制御信号ＸＤＬＧ＜３：０＞および制御信号ＸＬＬＧ＜０＞の論理積と、制御信号ＸＤＬＨ＜３：０＞および制御信号ＸＬＬＨ＜０＞の論理積との論理和を算出する。そして、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ０＜３：０＞としてハーフラッチ回路ＬＴ１〜ＬＴ４へ出力する。
【０２１６】
ＡＮＤゲートＧ９３〜Ｇ１００、ＯＲゲートＧ１１９〜Ｇ１２２、ＯＲゲートＧ１２９およびＡＮＤゲートＧ１０９は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜１＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜１＞の論理積と、制御信号ＸＤＬＣ＜３：０＞および制御信号ＸＬＬＣ＜１＞の論理積と、制御信号ＸＤＬＤ＜３：０＞および制御信号ＸＬＬＤ＜１＞の論理積と、制御信号ＸＤＬＥ＜３：０＞および制御信号ＸＬＬＥ＜１＞の論理積と、制御信号ＸＤＬＦ＜３：０＞および制御信号ＸＬＬＦ＜１＞の論理積と、制御信号ＸＤＬＧ＜３：０＞および制御信号ＸＬＬＧ＜１＞の論理積と、制御信号ＸＤＬＨ＜３：０＞および制御信号ＸＬＬＨ＜１＞の論理積との論理和を算出する。そして、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ１＜３：０＞としてハーフラッチ回路ＬＴ５〜ＬＴ８へ出力する。
【０２１７】
ＡＮＤゲートＧ８３〜Ｇ９０、ＯＲゲートＧ１１５〜Ｇ１１８、ＯＲゲートＧ１２８およびＡＮＤゲートＧ９２は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜２＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜２＞の論理積と、制御信号ＸＤＬＣ＜３：０＞および制御信号ＸＬＬＣ＜２＞の論理積と、制御信号ＸＤＬＤ＜３：０＞および制御信号ＸＬＬＤ＜２＞の論理積と、制御信号ＸＤＬＥ＜３：０＞および制御信号ＸＬＬＥ＜２＞の論理積と、制御信号ＸＤＬＦ＜３：０＞および制御信号ＸＬＬＦ＜２＞の論理積と、制御信号ＸＤＬＧ＜３：０＞および制御信号ＸＬＬＧ＜２＞の論理積と、制御信号ＸＤＬＨ＜３：０＞および制御信号ＸＬＬＨ＜２＞の論理積との論理和を算出する。そして、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ３＜３：０＞としてハーフラッチ回路ＬＴ９〜ＬＴ１２へ出力する。
【０２１８】
ＡＮＤゲートＧ１０１〜Ｇ１０８、ＯＲゲートＧ１２３〜Ｇ１２６、ＯＲゲートＧ１３０およびＡＮＤゲートＧ１１０は、制御信号ＸＤＬＡ＜３：０＞および制御信号ＸＬＬＡ＜３＞の論理積と、制御信号ＸＤＬＢ＜３：０＞および制御信号ＸＬＬＢ＜３＞の論理積と、制御信号ＸＤＬＣ＜３：０＞および制御信号ＸＬＬＣ＜３＞の論理積と、制御信号ＸＤＬＤ＜３：０＞および制御信号ＸＬＬＤ＜３＞の論理積と、制御信号ＸＤＬＥ＜３：０＞および制御信号ＸＬＬＥ＜３＞の論理積と、制御信号ＸＤＬＦ＜３：０＞および制御信号ＸＬＬＦ＜３＞の論理積と、制御信号ＸＤＬＧ＜３：０＞および制御信号ＸＬＬＧ＜３＞の論理積と、制御信号ＸＤＬＨ＜３：０＞および制御信号ＸＬＬＨ＜３＞の論理積との論理和を算出する。そして、制御信号ＲＸＴが論理ハイレベルのときにこの論理和を制御信号ＸＤ３＜３：０＞としてハーフラッチ回路ＬＴ１３〜ＬＴ１６へ出力する。
【０２１９】
ＯＲゲートＧ１３１〜Ｇ１３４およびＯＲゲートＧ１３９は、制御信号ＸＬＬＡ＜３：０＞、ＸＬＬＢ＜３：０＞、ＸＬＬＣ＜３：０＞、ＸＬＬＤ＜３：０＞、ＸＬＬＥ＜３：０＞、ＸＬＬＦ＜３：０＞、ＸＬＬＧ＜３：０＞およびＸＬＬＨ＜３：０＞の論理和を制御信号ＸＬ＜３：０＞として出力する。
【０２２０】
ＯＲゲートＧ１３５〜Ｇ１４０は、アドレス信号ＸＣＡ＜３：０＞、ＸＣＢ＜３：０＞、ＸＣＣ＜３：０＞、ＸＣＤ＜３：０＞、ＸＣＥ＜３：０＞、ＸＣＦ＜３：０＞、ＸＣＧ＜３：０＞およびＸＣＨ＜３：０＞の論理和をアドレス信号ＸＣ＜３：０＞として出力する。
【０２２１】
図３０は、本発明の第２の実施の形態に係る半導体信号処理装置の構成を概略的に示す図である。
【０２２２】
図３０において、半導体信号処理装置１０２では、サブメモリアレイＭＬＡがたとえばワード線方向に４つのサブブロックＳＢＬ０，ＳＢＬ１，ＳＢＬ２，ＳＢＬ３に分割される。すなわち、メモリセル行が４つのサブメモリセル行に分割される。図３０では、エントリ＜０＞，＜ｉ＞，＜ｊ＞に対応する回路を代表的に示す。
【０２２３】
半導体信号処理装置１０２では、読出ワード線ＲＷＬ＜０＞、ＲＷＬ＜ｉ＞およびＲＷＬ＜ｊ＞上の信号とサブブロック選択制御信号であるアドレス信号ＸＣ＜０＞〜ＸＣ＜３＞とのＡＮＤ演算による、階層ワード線スキームによって、任意のサブブロックを選択可能としている。
【０２２４】
より詳細には、半導体信号処理装置１０２は、半導体信号処理装置１０１と比べて、行選択駆動回路１２が、さらに、サブメモリアレイＭＬＡにおけるエントリおよびサブブロックの各組に対応して設けられる複数のＡＮＤゲートを含む。
【０２２５】
ＡＮＤゲートＧ０１〜Ｇ０３、ＧＩ０〜ＧＩ３およびＧＪ０〜ＧＪ３は、それぞれエントリ＜０＞，＜ｉ＞，＜ｊ＞に対応して設けられる。
【０２２６】
行選択駆動回路１２は、選択すべきエントリに対応する読出ドライバＲＷＤＶをオンし、かつサブブロック選択制御信号すなわちアドレス信号ＸＣ＜０＞〜ＸＣ＜３＞のうち、選択すべきサブブロックに対応するサブブロック選択制御信号を論理ハイレベルへ駆動することにより、選択すべきサブブロックにおけるエントリに対応するメモリセルＭＣを活性化する。
【０２２７】
図３１は、本発明の第２の実施の形態に係る半導体信号処理装置がＬＵＴ演算によって生成する仮想エントリ空間を示す図である。
【０２２８】
図３１を参照して、半導体信号処理装置１０２は、以下のような実エントリ空間ＲＳＰを有する。すなわち、各サブブロックにおけるエントリ＜０＞に対応する各メモリセルの記憶データ列が”１０１０１０”であり、各サブブロックにおけるエントリ＜１＞に対応する各メモリセルの記憶データ列が”０１０１０１”であり、各サブブロックにおけるエントリ＜ｉ＞に対応する各メモリセルの記憶データ列が”１１００１１”であり、各サブブロックにおけるエントリ＜ｊ＞に対応する各メモリセルの記憶データ列が”１１１０００”である。
【０２２９】
半導体信号処理装置１０２は、実エントリ空間ＲＳＰにおける各サブメモリセル行に対応する各メモリセルの記憶データ列を複数任意に読み出して連結するか、あるいはこれらの記憶データ列同士の演算を複数行なってから連結することにより、仮想エントリ空間ＶＳＰにおけるデータ列を生成する。
【０２３０】
たとえば、エントリ＜０，０＞すなわちサブブロックＳＢＬ０におけるエントリ＜０＞、エントリ＜１，１＞すなわちサブブロックＳＢＬ１におけるエントリ＜１＞、エントリ＜ｉ，２＞すなわちサブブロックＳＢＬ２におけるエントリ＜ｉ＞およびエントリ＜ｊ，３＞すなわちサブブロックＳＢＬ３におけるエントリ＜ｊ＞を選択し、これらの記憶データ列を読み出して連結する。この場合、データＤＯＵＴは”１０１０１００１０１０１１１００１１１１１０００”となる。
【０２３１】
また、エントリ＜０，０＞およびエントリ＜１，０＞を選択し、これらの記憶データ列を読み出して論理積を算出し、エントリ＜１，１＞およびエントリ＜ｉ，１＞を選択し、これらの記憶データ列を読み出して論理積を算出し、エントリ＜ｉ，２＞およびエントリ＜ｊ，２＞を選択し、これらの記憶データ列を読み出して論理積を算出し、エントリ＜ｊ，３＞およびエントリ＜０，３＞を選択し、これらの記憶データ列を読み出して論理積を算出し、各論理積を連結する。この場合、データＤＯＵＴは”０００００００１０００１１１０００１１０１０００”となる。
【０２３２】
また、エントリ＜０，０＞およびエントリ＜１，０＞を選択し、これらの記憶データ列を読み出して論理和を算出し、エントリ＜１，１＞およびエントリ＜ｉ，１＞を選択し、これらの記憶データ列を読み出して論理和を算出し、エントリ＜ｉ，２＞およびエントリ＜ｊ，２＞を選択し、これらの記憶データ列を読み出して論理和を算出し、エントリ＜ｊ，３＞およびエントリ＜０，３＞を選択し、これらの記憶データ列を読み出して論理和を算出し、各論理和を連結する。この場合、データＤＯＵＴは”１１１１１１１１０１０１１１１０１１１１１０１０”となる。
【０２３３】
図３２は、本発明の第２の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を概念的に示す図である。
【０２３４】
図３２を参照して、半導体信号処理装置１０２において、図２８に示す回路を含むアドレスデコーダＡＤＥＣは、エントリのアドレスをそれぞれ示すアドレス信号Ａ＜７：０＞〜アドレス信号Ｈ＜７：０＞とサブブロックをそれぞれ示すアドレス信号ＸＣＡ＜３：０＞〜ＸＣＨ＜３：０＞を受けて、実エントリ空間ＲＳＰにおけるサブメモリセル行を最大８つ選択する。
【０２３５】
そして、行選択駆動回路１２に含まれる演算制御回路ＯＤＥＣは、演算種別を示す演算フラグＯＰＦを受けて、選択された実エントリ空間ＲＳＰにおける最大８つのサブメモリセル行の記憶データ列に対して演算フラグＯＰＦに基づくビット演算を実行する。これにより、仮想エントリ空間ＶＳＰのデータ列が生成される。
【０２３６】
なお、半導体信号処理装置１０２では、最大８つの異なるサブメモリセル行を選択することができるが、６つの異なるサブメモリセル行を選択する場合には、たとえばアドレス信号Ｆ＜７：０＞、Ｇ＜７：０＞およびＨ＜７：０＞の示すアドレスを同じにすればよい。
【０２３７】
図３２は、アドレス信号Ａ＜７：０＞〜Ｅ＜７：０＞の示すアドレスが異なり、アドレス信号Ｆ＜７：０＞〜Ｈ＜７：０＞の示すアドレスがアドレス信号Ｅ＜７：０＞の示すアドレスと同じ場合を示している。たとえば、アドレス信号Ａ＜７：０＞〜Ｄ＜７：０＞がそれぞれエントリ＜０＞、エントリ＜１＞、エントリ＜２＞およびエントリ＜３＞のアドレスを示しており、アドレス信号Ｅ＜７：０＞〜Ｈ＜７：０＞がそれぞれエントリ＜ｉ＞のアドレスを示しており、アドレス信号ＸＣＡ＜３：０＞、ＸＣＢ＜３：０＞、ＸＣＣ＜３：０＞、ＸＣＤ＜３：０＞、ＸＣＥ＜３：０＞、ＸＣＦ＜３：０＞、ＸＣＧ＜３：０＞およびＸＣＨ＜３：０＞がそれぞれ”０００１”、”００１０”、”０１００”、”１０００”、”０００１”、”００１０”、”０１００”および”１０００”である。
【０２３８】
この場合、エントリ＜０，０＞、エントリ＜１，１＞、エントリ＜２，２＞、エントリ＜３，３＞、エントリ＜ｉ，０＞、エントリ＜ｉ，１＞、エントリ＜ｉ，２＞およびエントリ＜ｉ，３＞の記憶データ列を読み出す。
【０２３９】
そして、演算フラグＯＰＦがＡＮＤ演算を示している場合、エントリ＜０，０＞およびエントリ＜ｉ，０＞の記憶データ列の論理積を算出し、エントリ＜１，１＞およびエントリ＜ｉ，１＞の記憶データ列の論理積を算出し、エントリ＜２，２＞およびエントリ＜ｉ，２＞の記憶データ列の論理積を算出し、エントリ＜３，３＞およびエントリ＜ｉ，３＞の記憶データ列の論理積を算出し、これらの論理積を連結する。
【０２４０】
また、演算フラグＯＰＦがＯＲ演算を示している場合、エントリ＜０，０＞およびエントリ＜ｉ，０＞の記憶データ列の論理和を算出し、エントリ＜１，１＞およびエントリ＜ｉ，１＞の記憶データ列の論理和を算出し、エントリ＜２，２＞およびエントリ＜ｉ，２＞の記憶データ列の論理和を算出し、エントリ＜３，３＞およびエントリ＜ｉ，３＞の記憶データ列の論理和を算出し、これらの論理和を連結する。
【０２４１】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２４２】
＜第３の実施の形態＞
本実施の形態は、第２の実施の形態に係る半導体信号処理装置と比べて読み出しデータの再配列機能を追加した半導体信号処理装置に関する。以下で説明する内容以外は第２の実施の形態に係る半導体信号処理装置と同様である。
【０２４３】
図３３は、本発明の第３の実施の形態に係る半導体信号処理装置の全体の構成を概略的に示す図である。
【０２４４】
図３３において、半導体信号処理装置１０３は、半導体信号処理装置１０２と比べて、さらに、データシフト回路１５を備える。
【０２４５】
データシフト回路１５は、メインアンプ回路１４とデータパス１８との間に接続される。データシフト回路１５は、サブブロックＳＢＬ０、ＳＢＬ１、ＳＢＬ２およびＳＢＬ３からそれぞれ出力される読み出しデータすなわちセンスアンプＳＡの出力信号の配列順序を入れ替えて出力することが可能に構成されている。
【０２４６】
図３４は、本発明の第３の実施の形態に係る半導体信号処理装置におけるデータシフト回路１５の構成を示す図である。
【０２４７】
図３４において、メインアンプ回路１４は、たとえば２４個のメインアンプＭＡ１〜ＭＡ２４を含む。データシフト回路１５は、たとえば２４個のマルチプレクサＧＭ１〜ＧＭ２４を含む。
【０２４８】
メインアンプＭＡ１〜ＭＡ６、ＭＡ７〜ＭＡ１２、ＭＡ１３〜ＭＡ１８およびＭＡ１９〜ＭＡ２４は、それぞれ信号線ＲＧＩＯ経由で受けたサブブロックＳＢＬ０、ＳＢＬ１、ＳＢＬ２およびＳＢＬ３における各センスアンプＳＡからの出力信号を増幅し、それぞれ読み出しデータとしてデータシフト回路１５へ出力する。
【０２４９】
メインアンプＭＡ１、ＭＡ７、ＭＡ１３およびＭＡ１９の各々は、データシフト回路１５におけるマルチプレクサＧＭ１、ＧＭ７、ＧＭ１３およびＧＭ１９へ読み出しデータを出力する。メインアンプＭＡ２、ＭＡ８、ＭＡ１４およびＭＡ２０の各々は、データシフト回路１５におけるマルチプレクサＧＭ２、ＧＭ８、ＧＭ１４およびＧＭ２０へ読み出しデータを出力する。メインアンプＭＡ３、ＭＡ９、ＭＡ１５およびＭＡ２１の各々は、データシフト回路１５におけるマルチプレクサＧＭ３、ＧＭ９、ＧＭ１５およびＧＭ２１へ読み出しデータを出力する。メインアンプＭＡ４、ＭＡ１０、ＭＡ１６およびＭＡ２２の各々は、データシフト回路１５におけるマルチプレクサＧＭ４、ＧＭ１０、ＧＭ１６およびＧＭ２２へ読み出しデータを出力する。メインアンプＭＡ５、ＭＡ１１、ＭＡ１７およびＭＡ２３の各々は、データシフト回路１５におけるマルチプレクサＧＭ５、ＧＭ１１、ＧＭ１７およびＧＭ２３へ読み出しデータを出力する。メインアンプＭＡ６、ＭＡ１２、ＭＡ１８およびＭＡ２４の各々は、データシフト回路１５におけるマルチプレクサＧＭ６、ＧＭ１２、ＧＭ１８およびＧＭ２４へ読み出しデータを出力する。
【０２５０】
マルチプレクサＧＭ１〜ＧＭ６の各々は、制御回路２０から受けた制御信号ＤＳＥＬ０に基づいて、サブブロックＳＢＬ０、ＳＢＬ１、ＳＢＬ２およびＳＢＬ３のうちのいずれか１つに対応するメインアンプＭＡから受けた読み出しデータを選択する。そして、マルチプレクサＧＭ１〜ＧＭ６は、選択した読み出しデータをそれぞれデータＤＯＵＴ＜０＞〜ＤＯＵＴ＜５＞として出力する。
【０２５１】
マルチプレクサＧＭ７〜ＧＭ１２の各々は、制御回路２０から受けた制御信号ＤＳＥＬ１に基づいて、サブブロックＳＢＬ０、ＳＢＬ１、ＳＢＬ２およびＳＢＬ３のうちのいずれか１つに対応するメインアンプＭＡから受けた読み出しデータを選択する。そして、マルチプレクサＧＭ７〜ＧＭ１２は、選択した読み出しデータをそれぞれデータＤＯＵＴ＜６＞〜ＤＯＵＴ＜１１＞として出力する。
【０２５２】
マルチプレクサＧＭ１３〜ＧＭ１８の各々は、制御回路２０から受けた制御信号ＤＳＥＬ２に基づいて、サブブロックＳＢＬ０、ＳＢＬ１、ＳＢＬ２およびＳＢＬ３のうちのいずれか１つに対応するメインアンプＭＡから受けた読み出しデータを選択する。そして、マルチプレクサＧＭ１３〜ＧＭ１８は、選択した読み出しデータをそれぞれデータＤＯＵＴ＜１２＞〜ＤＯＵＴ＜１７＞として出力する。
【０２５３】
マルチプレクサＧＭ１９〜ＧＭ２４の各々は、制御回路２０から受けた制御信号ＤＳＥＬ３に基づいて、サブブロックＳＢＬ０、ＳＢＬ１、ＳＢＬ２およびＳＢＬ３のうちのいずれか１つに対応するメインアンプＭＡから受けた読み出しデータを選択する。そして、マルチプレクサＧＭ１９〜ＧＭ２４は、選択した読み出しデータをそれぞれデータＤＯＵＴ＜１８＞〜ＤＯＵＴ＜２３＞として出力する。
【０２５４】
図３５は、本発明の第３の実施の形態に係る半導体信号処理装置におけるデータシフト回路１５の動作を示す図である。
【０２５５】
エントリの記憶データ列は、必ずしも１つのメモリセル行の全サブブロック分である必要はなく、１つのメモリセル行の全サブブロックのうちのいくつかのサブブロック分で済む場合がある。
【０２５６】
図３５は、１つのエントリが１つのメモリセル行に対応しておらず、１つのエントリの記憶データ列が３つのサブブロック分の記憶データ列である場合を示している。
【０２５７】
たとえば、エントリ＜１＞に対応するデータ列がサブブロックＳＢＬ３、ＳＢＬ０およびＳＢＬ１の順番に記憶されている場合には、制御回路２０は、制御信号ＤＳＥＬ０を”１，１”とし、制御信号ＤＳＥＬ１を”０，０”とし、制御信号ＤＳＥＬ２を”０，１”としてマルチプレクサＧＭ１〜ＧＭ６、ＧＭ７〜ＧＭ１２およびＧＭ１３〜ＧＭ１８へそれぞれ出力する。
【０２５８】
そうすると、マルチプレクサＧＭ１〜ＧＭ６は、それぞれメインアンプＭＡ１９〜ＭＡ２４から受けた読み出しデータを選択する。マルチプレクサＧＭ７〜ＧＭ１２は、それぞれメインアンプＭＡ１〜ＭＡ６から受けた読み出しデータを選択する。マルチプレクサＧＭ１３〜ＧＭ１８は、それぞれメインアンプＭＡ７〜ＭＡ１２から受けた読み出しデータを選択する。
【０２５９】
これにより、サブブロックＳＢＬ３の記憶データ列”１０１０１０”、サブブロックＳＢＬ０の記憶データ列”１１００１１”およびサブブロックＳＢＬ１の記憶データ列”１１１０００”がこの順番に整列される。すなわち、データＤＯＵＴが”１０１０１０１１００１１１１１０００”となる。
【０２６０】
図３６は、本発明の第３の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を示す図である。
【０２６１】
図３６において、１番目のメモリセル行の各サブブロックにおける各メモリセルの記憶データ列が”１０１０１０”であり、２番目のメモリセル行のサブブロックＳＢＬ０における各メモリセルの記憶データ列が”１１００１１”であり、２番目のメモリセル行のサブブロックＳＢＬ１〜ＳＢＬ３における各メモリセルの記憶データ列が”０１０１０１”であり、３番目のメモリセル行のサブブロックＳＢＬ０における各メモリセルの記憶データ列が”１１１０００”であり、３番目のメモリセル行のサブブロックＳＢＬ１〜ＳＢＬ３における各メモリセルの記憶データ列が”１１００１１”であり、４番目のメモリセル行のサブブロックＳＢＬ０における各メモリセルの記憶データ列が”１０１０１０”であり、２番目のメモリセル行のサブブロックＳＢＬ１〜ＳＢＬ３における各メモリセルの記憶データ列が”１１１０００”である。
【０２６２】
図３６は、図３５と同様に、１つのエントリが１つのメモリセル行に対応しておらず、１つのエントリの記憶データ列が３つのサブブロック分の記憶データ列である場合を示している。
【０２６３】
すなわち、エントリ＜０＞は、サブブロックＳＢＬ０〜ＳＢＬ２における１番目のメモリセル行に対応している。エントリ＜１＞は、サブブロックＳＢＬ３における１番目のメモリセル行ならびにサブブロックＳＢＬ０およびＳＢＬ１における２番目のメモリセル行に対応している。エントリ＜２＞は、サブブロックＳＢＬ２およびＳＢＬ３における２番目のメモリセル行ならびにサブブロックＳＢＬ０における３番目のメモリセル行に対応している。エントリ＜３＞は、サブブロックＳＢＬ１〜ＳＢＬ３における３番目のメモリセル行ならびにサブブロックＳＢＬ０における４番目のメモリセル行に対応している。エントリ＜４＞は、サブブロックＳＢＬ０〜ＳＢＬ２における４番目のメモリセル行に対応している。エントリ＜５＞は、サブブロックＳＢＬ３における４番目のメモリセル行およびサブブロックＳＢＬ０およびＳＢＬ１における５番目のメモリセル行に対応している。
【０２６４】
エントリ＜０＞を選択する場合、データＤＯＵＴは”１０１０１０１０１０１０１０１０１０”となる。また、エントリ＜１＞を選択する場合、データＤＯＵＴは”１０１０１０１１００１１０１０１０１”となる。
【０２６５】
図３７は、本発明の第３の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を示す図である。図３７における各メモリセル行の記憶データ列の内容は図３６と同様である。
【０２６６】
図３７は、１つのエントリが１つのメモリセル行に対応しておらず、１つのエントリの記憶データ列が２つのサブブロック分の記憶データ列である場合を示している。
【０２６７】
すなわち、エントリ＜０＞、＜２＞、＜４＞および＜６＞は、それぞれサブブロックＳＢＬ０およびＳＢＬ１における１番目、２番目、３番目および４番目のメモリセル行に対応している。エントリ＜１＞、＜３＞、＜５＞および＜７＞は、それぞれサブブロックＳＢＬ２およびＳＢＬ３における１番目、２番目、３番目および４番目のメモリセル行に対応している。
【０２６８】
たとえばエントリ＜０＞を選択する場合およびエントリ＜１＞を選択する場合、データＤＯＵＴは”１０１０１０１０１０１０”となる。
【０２６９】
ここで、本発明の第３の実施の形態に係る半導体信号処理装置では、読み出し対象である１つのエントリのデータ列長が１つのメモリセル行のデータ列長と異なる場合には、読み出しデータの再配列を行なう、すなわちサブブロック単位で記憶データ列を並べ替えることにより、エントリのデータ列の先頭位置を外部出力データＤＯＵＴのビットフィールドに合わせることができる。そして、各エントリのデータ列を実エントリ空間に隙間なく格納することができるため、無駄のない実エントリ空間を作り出すことができる。
【０２７０】
図３８は、本発明の第３の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を示す図である。図３８における各メモリセル行の記憶データ列の内容は図３６と同様である。
【０２７１】
図３８は、１つのエントリが１つのメモリセル行に対応しておらず、１つのエントリの記憶データ列が３つのサブブロック分の記憶データ列である場合を示している。また、各エントリは、異なるサブブロックにおける異なるメモリセル行で構成されている。
【０２７２】
すなわち、エントリ＜０＞は、サブブロックＳＢＬ０における１番目のメモリセル行、サブブロックＳＢＬ１における２番目のメモリセル行、サブブロックＳＢＬ２における３番目のメモリセル行に対応している。エントリ＜１＞は、サブブロックＳＢＬ１における１番目のメモリセル行、サブブロックＳＢＬ２における２番目のメモリセル行、サブブロックＳＢＬ３における３番目のメモリセル行に対応している。エントリ＜２＞は、サブブロックＳＢＬ２における１番目のメモリセル行、サブブロックＳＢＬ３における２番目のメモリセル行、サブブロックＳＢＬ０における３番目のメモリセル行に対応している。エントリ＜３＞は、サブブロックＳＢＬ３における１番目のメモリセル行、サブブロックＳＢＬ０における２番目のメモリセル行、サブブロックＳＢＬ１における３番目のメモリセル行に対応している。エントリ＜４＞は、サブブロックＳＢＬ０における４番目のメモリセル行、サブブロックＳＢＬ１における５番目のメモリセル行、サブブロックＳＢＬ２における６番目のメモリセル行に対応している。
【０２７３】
本発明の第３の実施の形態に係る半導体信号処理装置では、上記のような種々のエントリ空間を、図３４に示すようなハードウェア構成によって実現することができる。
【０２７４】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２７５】
＜第４の実施の形態＞
本実施の形態は、第２の実施の形態に係る半導体信号処理装置と比べてより高度な演算機能を実現した半導体信号処理装置に関する。以下で説明する内容以外は第２の実施の形態に係る半導体信号処理装置と同様である。
【０２７６】
図３９は、本発明の第４の実施の形態に係る半導体信号処理装置の構成を概略的に示す図である。
【０２７７】
図３９において、半導体信号処理装置１０４は、半導体信号処理装置１０１と比べて、制御回路２０が、さらに、アドレス選択回路ＡＳＥＬを備える。
【０２７８】
サブブロックＳＢＬにおける１つのメモリセル行すなわちサブメモリセル行に対応する複数のメモリセルは、データおよび他のサブメモリセル行のアドレスを記憶している。
【０２７９】
半導体信号処理装置１０４の動作は以下のようになる。すなわち、まず、アドレス選択回路ＡＳＥＬは、外部から受けたアドレス信号ＥＸＴＡＤＲを選択して行選択駆動回路１２へ出力する。
【０２８０】
行選択駆動回路１２は、アドレス信号ＥＸＴＡＤＲが示すアドレスにおける各サブメモリセル行を選択する。これにより、選択されたサブメモリセル行に格納されているアドレスおよびデータが読み出される。
【０２８１】
アドレス選択回路ＡＳＥＬは、読み出されたアドレスを示すアドレス信号ＩＮＴＡＤＲを演算子セルサブアレイブロックＯＡＲから受けて、このアドレス信号ＩＮＴＡＤＲを選択して行選択駆動回路１２へ出力する。
【０２８２】
行選択駆動回路１２は、アドレス信号ＩＮＴＡＤＲが示すアドレスにおける各サブメモリセル行を選択する。
【０２８３】
具体的には、たとえば、外部から受けたアドレス信号ＥＸＴＡＤＲによって、まず、各サブメモリセル行すなわちエントリ＜０，０＞、エントリ＜ｉ，１＞およびエントリ＜ｊ，２＞が選択される。
【０２８４】
そうすると、これらのエントリに対応する各メモリセル群が記憶しているアドレス情報が、アドレス選択回路ＡＳＥＬを介して行選択駆動回路１２へ送られ、次のサイクルにおけるエントリ選択に使用される。また、エントリ＜０，０＞、エントリ＜ｉ，１＞およびエントリ＜ｊ，２＞に対応する各メモリセル群が記憶しているデータ列は、連結されてデータＤＯＵＴ［ｍ：０］として半導体信号処理装置１０４の外部へ出力される。
【０２８５】
図４０は、本発明の第４の実施の形態に係る半導体信号処理装置の動作を概念的に示す図である。
【０２８６】
図４０において、半導体信号処理装置１０４は、トリガとなる初期データを受けて、レイヤ１においてデータ１を出力し、かつ次のレイヤ２に遷移し、レイヤ２においてデータ２を出力し、かつ次のレイヤ３に遷移し、レイヤ３においてデータ２を出力する。このように、半導体信号処理装置１０４では、演算子セルアレイ１０におけるエントリ空間が自己発火方式のスイッチングボックスとして機能する。
【０２８７】
図４１は、本発明の第４の実施の形態に係る半導体信号処理装置の動作におけるデータの流れを概念的に示す図である。
【０２８８】
図４１において、半導体信号処理装置１０４は、トリガとなる外部アドレスＥＸＴＡＤＲを受けて、外部アドレスＥＸＴＡＤＲに対応する３つのエントリをエントリ空間の中から選択する。そして、選択した各エントリからデータ列を取り出して外部へ出力する。また、選択した各エントリから取り出したアドレスに対応する３つのエントリを選択する。以降同様に、選択した各エントリからのデータ列の取り出しおよび外部への出力と、選択した各エントリからのアドレスの取り出しおよび新たなエントリの選択を繰り返す。
【０２８９】
このように、本発明の第４の実施の形態に係る半導体信号処理装置では、最初の外部アドレスＥＸＴＡＤＲを起点として、自己発火的に実エントリ空間における各エントリを次々とアクセスし、データを外部へ出力するフローを実現することができる。
【０２９０】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０２９１】
＜第５の実施の形態＞
本実施の形態は、ＴＴＲＡＭの構造を採用した半導体信号処理装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体信号処理装置と同様である。
【０２９２】
図４２は、本発明の第５の実施の形態に係る半導体信号処理装置において用いられるユニット演算子セルの電気的等価回路を示す図である。このユニット演算子セル（メモリセル）ＵＯＥは、ＳＯＩ（シリコン・オン・インシュレータ：silicon on insulator）構造の素子（トランジスタ；以下、ＳＯＩトランジスタと称す）で構成される。図４２において、ユニット演算子セルＵＯＥは、２つのＰチャネルＳＯＩトランジスタＰＱ１およびＰＱ２と、２つのＮチャネルＳＯＩトランジスタＮＱ１およびＮＱ２を含む。ＳＯＩトランジスタＰＱ１およびＰＱ２は、それぞれ、書込ポートＷＰＲＴＡおよびＷＰＲＴＢとＳＯＩトランジスタＮＱ１およびＮＱ２のボディ領域との間に接続され、それぞれのゲートが、書込ワード線ＷＷＬに結合される。
【０２９３】
ＳＯＩトランジスタＮＱ１は、ソース線ＳＬと読出ポートＲＰＲＴＡとの間に接続され、かつそのゲートが読出ワード線ＲＷＬＡに接続される。ＳＯＩトランジスタＮＱ２は、ＳＯＩトランジスタＮＱ１と読出ポートＲＰＲＴＢとの間に接続されかつそのゲートが読出ワード線ＲＷＬＢに結合される。
【０２９４】
書込ポートＷＰＲＴＡおよびＷＰＲＴＢからの書込データＤＩＮＡおよびＤＩＮＢに従って、ＳＯＩトランジスタＮＱ１およびＮＱ２のボディ領域の電位が設定される。ＳＯＩトランジスタにおいては、ボディ領域の電位に応じて、そのしきい値電圧が異なる。すなわち、ＳＯＩトランジスタＮＱ１およびＮＱ２において、ボディ領域の電位が高い場合、このＳＯＩトランジスタＮＱ１およびＮＱ２のバックゲート−ソース間が、ＰＮ接合のビルトイン電圧以下の電圧レベルで正方向にバイアスされ、これらのＳＯＩトランジスタＮＱ１およびＮＱ２のしきい値電圧が低くなる。一方、これらのＳＯＩトランジスタＮＱ１およびＮＱ２のボディ領域の電位が低い場合には、これらのＳＯＩトランジスタＮＱ１およびＮＱ２のしきい値電圧が高くなる。したがって、ＳＯＩトランジスタＮＱ１およびＮＱ２は、そのボディ領域の電位に従って情報を記憶することができる。また、ＳＯＩトランジスタＮＱ１およびＮＱ２のボディ領域は、他の領域から分離されており、電源遮断時においてもデータを記憶することができる。
【０２９５】
このボディ領域、すなわち記憶ノードＳＮＡおよびＳＮＢの電圧レベルは、書込ドライバの電源電圧等の調整により、正確にＰＮ接合ビルトイン電圧以下のレベルとなるように設定することができ、記憶データに応じて確実にＳＯＩトランジスタのしきい値電圧を設定することができる。
【０２９６】
図４３は、図４２に示すユニット演算子セルの平面レイアウトを概略的に示す図である。図４３において、破線で囲む領域にＰ型トランジスタが形成される。このＰ型トランジスタ形性領域において、高濃度Ｐ型領域１ａおよび１ｂがＹ方向に沿って整列して配置される。Ｐ型領域１ａおよび１ｂの間に、Ｎ型領域２ａが配置される。
【０２９７】
また、高濃度Ｐ型領域１ｃおよび１ｄが同じくＹ方向に沿って整列して配置される。これらのＰ型領域１ｃおよび１ｄの間に、Ｎ型領域２ｂが配置される。このＰ型領域１ｄに対してＹ方向に整列して、Ｐ型領域４ａが配置される。
【０２９８】
Ｐ型トランジスタ形成領域外部において、Ｐ型領域１ｄおよび４ａに隣接して、高濃度Ｎ型領域３ａ、３ｂおよび３ｃが配置される。Ｎ型領域３ａおよび３ｂの間に、Ｐ型トランジスタ形成領域からＰ型領域４ａが延在して配置され、また、Ｎ型領域３ｂおよび３ｃの間に、Ｐ型トランジスタ形成領域からＰ型領域４ｂが延在して配置される。
【０２９９】
Ｎ型領域２ａおよび２ｂ上に、ゲート電極配線５ａがＸ方向に延在するように配置され、Ｐ型領域４ａ上にゲート電極配線５ｂが配置される。また、Ｐ型領域４ｂ上に整列して、ゲート電極配線５ｃがＸ方向に延在するように配置される。図４３においては、これらのゲート電極配線５ａ、５ｂおよび５ｃは、ユニット演算子セルＵＯＥ内の領域のみ延在するように示すが、これらは連続的にＸ方向に沿って延在して配置される。
【０３００】
ゲート電極配線５ａと整列して、Ｘ方向に連続的に延在して第１金属配線６ａが配置され、また、ゲート電極配線５ｃに整列して、第１金属配線６ｄがＸ方向に連続的に延在して配置される。これらの第１金属配線６ａおよび６ｄの間に、Ｘ方向に連続的に延在して、第１金属配線６ｂおよび６ｃが互いに間をおいて配置される。第１金属配線６ａは、図示しない領域においてゲート電極配線５ａと電気的に接続され、書込ワード線ＷＷＬを構成する。第１金属配線６ｂは、ビア／コンタクト８ｃを介して下層のＮ型領域３ａに電気的に接続され、ソース線ＳＬを構成する。ゲート電極配線５ｂに隣接して配置される第１金属配線６ｃは、図示しない領域においてゲート電極配線５ｂと電気的に接続され、読出ワード線ＲＷＬＡを構成する。第１金属配線６ｄは、図示しない領域においてゲート電極配線５ｃと電気的に接続され、読出ワード線ＲＷＬＢを構成する。
【０３０１】
各活性領域（トランジスタが形成される領域）の境界領域にＹ方向に沿って連続的に延在して第２金属配線７ａ−７ｄが配置される。第２金属配線７ａは、ビア／コンタクト８ｅおよび中間第１配線を介してＮ型領域３ｃに電気的に接続される。第２金属配線７ｂは、ビア／コンタクト８ｄおよび中間第１配線を介してＮ型領域３ｂに電気的に接続される。第２金属配線７ｃは、ビア／コンタクト８ｂおよび中間第１配線を介してＰ型領域１ｃに接続される。第２金属配線７ｄは、ビア／コンタクト８ａおよび中間第１配線を介してＰ型領域１ａに電気的に接続される。
【０３０２】
第２金属配線７ａおよび７ｂは、それぞれ読出ポートを介して出力データＤＯＵＴＢおよびＤＯＵＴＡを伝達し、第２金属配線７ｃおよび７ｄが、書込ポートを介してそれぞれ入力データＤＩＮＡおよびＤＩＮＢを伝達する。すなわち、第２金属配線７ｂおよび７ａが、それぞれ、図４２に示す読出ポートＲＰＲＴＡおよびＲＰＲＴＢを構成し、第２金属配線７ｃおよび７ｄが、それぞれ、図４２に示す書込ポートＷＰＲＴＡおよびＷＰＲＴＢを構成する。
【０３０３】
この図４３に示す平面レイアウトにおいて、Ｐ型領域１ａおよび１ｂとＮ型領域２ａとゲート電極配線５ａとにより、ＰチャネルＳＯＩトランジスタＰＱ２が構成され、Ｐ型領域１ｃおよび１ｄとＮ型領域２ｂとゲート電極配線５ａとにより、ＰチャネルＳＯＩトランジスタＰＱ１が構成される。Ｎ型領域３ａおよび３ｂとＰ型領域４ａとゲート電極配線５ｂとにより、ＮチャネルＳＯＩトランジスタＮＱ１が構成される。Ｎ型領域３ｂおよび３ｃとＰ型領域４ｂと上層のゲート電極配線５ｃとにより、ＮチャネルＳＯＩトランジスタＮＱ２が構成される。
【０３０４】
図４４は、図４３に示す平面レイアウトのＳＯＩトランジスタＰＱ１およびＮＱ１の斜視図を概略的に示す図である。図４４においては、図面を簡略化するために、これらのＳＯＩトランジスタＰＱ１およびＮＱ１のゲート電極配線を示していない。
【０３０５】
図４４に示すように、ＳＯＩトランジスタＰＱ１およびＮＱ１は、半導体基板ＭＢ上に形成される埋込絶縁膜ＳＦ上に形成される。Ｐ型領域１ｃが、書込ポートＷＰＲＴＡに結合され、Ｎ型領域３ａがソース線ＳＬに結合され、Ｎ型領域３ｂが読出ポートＲＰＲＴＡに結合される。Ｎ型領域３ａおよび３ｂの間のＰ型領域４ａが、ＳＯＩトランジスタＮＱ１のボディ領域を構成する。Ｐ型領域４ａは、高濃度Ｐ型領域１ｄに隣接して配置されており、したがって、Ｐ型領域１ｄおよび４ａは、電気的に連結された状態にある。また、Ｎ型領域２ｂが、ＳＯＩトランジスタＰＱ１のボディ領域を構成する。
【０３０６】
ＳＯＩトランジスタＰＱ１において、ボディ領域（Ｎ型領域）２ｂ表面にチャネルを形成することにより、書込ポートＷＰＲＴＡから伝達される電荷が、Ｐ型領域１ｄを介してＰ型領域４ａに伝達されて蓄積される。ＳＯＩトランジスタＮＱ１のボディ領域の電圧を書込データに応じた電圧レベルに設定し、そのしきい値電圧を記憶データに応じたレベルに設定する。Ｎ型領域３ｂは、プリチャージノードを構成し、Ｐ型領域４ａの電圧レベルに拘わらず、領域４ａおよび３ｂの間のＰＮ接合が導通しない電圧レベルに維持される。また、ソース線ＳＬは、通常電源電圧ＶＣＣレベルに維持され、ボディ領域とソース線との間のＰＮ接合の導通は防止される。
【０３０７】
データの読出時においては、ＳＯＩトランジスタＮＱ１のボディ領域上に形成されるゲート電極配線に論理ハイレベルの電圧を印加する。このゲート電極への印加電圧により、Ｐ型領域４ａ表面に選択的に記憶データに応じてチャネルが形成され、ソース線ＳＬから読出ポートＲＰＲＴＡに、記憶データに応じた電流が流れる。この電流を検出することによりデータを読出す。ボディ領域（Ｐ型領域）４ａに蓄積される電荷は保存されたままであり、データを不揮発的に記憶することができる。
【０３０８】
また、ソース線ＳＬからのＳＯＩトランジスタＮＱ１およびＮＱ２のしきい値電圧に応じた電流量を検出するだけであり、高速のデータの読出を行なうことができる。
【０３０９】
本発明の第５の実施の形態に係る半導体信号処理装置の全体の構成は、図４に示した本発明の第１の実施の形態に係る半導体信号処理装置の全体の構成と同様であるため、ここでは詳細な説明を繰り返さない。
【０３１０】
図４５は、図４に示す演算子セルアレイ１０およびメインアンプ回路１４の構成をより具体的に示す図である。図４５においては、演算子セルアレイ１０に含まれる演算子セルサブアレイブロックＯＡＲＩおよびＯＡＲＪを代表的に示す。また、これらの演算子セルサブアレイブロックＯＡＲＩおよびＯＡＲＪは同一構成を有するため、図４５においては、演算子セルサブアレイブロックＯＡＲＩの内部構成を示す。
【０３１１】
図４５において、演算子セルサブアレイブロックＯＡＲＩは、ユニット演算子セルＵＯＥおよびダミーセルＤＭＣが配置されるメモリセルアレイＭＬＡと、センスアンプＳＡが配置されるセンスアンプ帯２６とを含む。メモリセルアレイＭＬＡにおいては、ダミーセルＤＭＣが配置されるダミーセル帯３４と、ユニット演算子セルＵＯＥの読出ポートを選択するための読出ポート選択回路３６とが設けられる。
【０３１２】
ユニット演算子セル列に対応してビット線対ＢＬＰが配置される。ユニット演算子セルＵＯＥは、前述のように、読出ポートＲＰＲＴＡおよびＲＰＲＴＢを有し、各ビット線対ＢＬＰは、対応の列のユニット演算子セルの読出ポートＲＰＲＴＡおよびＲＰＲＴＢにそれぞれ結合されるビット線ＢＬＡおよびＢＬＢ（ＢＬＡ／Ｂ）と、ダミーセルＤＭＣが接続される補のビット線ＺＢＬとを含む。読出ポート選択回路３６により、ビット線ＢＬＡおよびＢＬＢの一方が選択される。
【０３１３】
センスアンプ帯２６の各センスアンプＳＡは、読出ポート選択回路３６により選択されたビット線ＢＬＡ／Ｂと、補のビット線ＺＢＬとを流れる電流量を検出し、該検出結果に応じた信号を生成する。
【０３１４】
センスアンプ帯２６の各センスアンプＳＡは、グローバル読出データ線対ＲＧＬＰに結合される。グローバル読出データ線対ＲＧＬＰは、各演算子セルサブアレイブロック（ＯＡＲ０−ＯＡＲ１５）に共通にかつ各演算子セルサブアレイブロックのセンスアンプＳＡに対応して配置され、選択された演算子セルサブアレイブロックのセンスアンプＳＡの出力をメインアンプ回路１４に含まれるメインアンプＭＡに伝達する。
【０３１５】
各演算子セルサブアレイブロックＯＡＲに共通にかつ各演算子セルサブアレイブロックのユニット演算子セル列に対応して、複数のグローバル書込データ線対ＷＧＬＰが配置される。各グローバル書込データ線対ＷＧＬＰは、対応の選択された演算子セルサブアレイブロックのユニット演算子セルの書込ポートＷＰＲＴＡおよびＷＰＲＴＢにそれぞれ結合される。
【０３１６】
メインアンプ回路１４においては、グローバル読出データ線対ＲＧＬＰそれぞれに対してメインアンプＭＡが設けられる。
【０３１７】
図４６は、図４５に示す演算子セルサブアレイブロックＯＡＲＩの具体的構成の一例を示す図である。図４６においては、ユニット演算子セル行＜ｉ＞に属するユニット演算子セルＵＯＥＩ０およびＵＯＥＩ１、ユニット演算子セル行＜ｊ＞に属するユニット演算子セルＵＯＥＪ０およびＵＯＥＪ１、ならびにユニット演算子セル行＜ｋ＞に属するユニット演算子セルＵＯＥＫ０およびＵＯＥＫ１に関連する部分の構成を代表的に示す。
【０３１８】
図４６において、ユニット演算子セルＵＯＥＩ０およびＵＯＥＩ１に対しては、読出ワード線ＲＷＬＡ＜ｉ＞、読出ワード線ＲＷＬＢ＜ｉ＞および書込ワード線ＷＷＬ＜ｉ＞が配設され、ユニット演算子セルＵＯＥＪ０およびＵＯＥＪ１に対しては、読出ワード線ＲＷＬＡ＜ｊ＞、読出ワード線ＲＷＬＢ＜ｊ＞および書込ワード線ＷＷＬ＜ｊ＞が設けられ、ユニット演算子セルＵＯＥＫ０およびＵＯＥＫ１に対しては、読出ワード線ＲＷＬＡ＜ｋ＞、読出ワード線ＲＷＬＢ＜ｋ＞および書込ワード線ＷＷＬ＜ｋ＞が設けられる。
【０３１９】
ユニット演算子セルＵＯＥＩ０、ＵＯＥＪ０およびＵＯＥＫ０すなわちユニット演算子セル列＜０＞に対し、ビット線ＲＢＬＡ０およびＲＢＬＢ０とグローバル書込データ線ＷＧＬＡ０およびＷＧＬＢ０が設けられる。このグローバル書込データ線ＷＧＬＡ０およびＷＧＬＢ０は、ユニット演算子セルＵＯＥＩ０、ＵＯＥＪ０およびＵＯＥＫ０の各々の書込ポートＷＰＲＴＡおよびＷＰＲＴＢにそれぞれ結合される。このユニット演算子セルＵＯＥＩ０、ＵＯＥＪ０およびＵＯＥＫ０の各々の読出ポートＲＰＲＴＡおよびＲＰＲＴＢは、ビット線ＲＢＬＡ０およびＲＢＬＢ０にそれぞれ結合される。これらのビット線ＲＢＬＡ０およびＲＢＬＢ０は、図４５に示すビット線ＢＬＡ／Ｂに対応する。
【０３２０】
スイッチＤＭＳＷ１は、基準電圧ＶＲＥＦ１を供給する基準電圧源ＶＲＥＦ１（電源と供給電圧とを同一参照符号で示す）とダミートランジスタＤＴＡおよびダミートランジスタＤＴＢ１とを接続するか、基準電圧ＶＲＥＦ２を供給する基準電圧源ＶＲＥＦ２とダミートランジスタＤＴＡおよびダミートランジスタＤＴＢ１とを接続するかを切り替える。
【０３２１】
ユニット演算子セルＵＯＥＩ０、ＵＯＥＪ０およびＵＯＥＫ０すなわちユニット演算子セル列＜０＞に対応してダミーセルＤＭＣ０が配置される。ダミーセルＤＭＣ０は、ダミートランジスタ選択線ＤＣＬＡが選択されると導通し、かつ基準電圧源ＶＲＥＦ１およびＶＲＥＦ２からの電流を補のビット線ＺＲＢＬ０に供給するダミートランジスタＤＴＡと、スイッチＤＭＳＷ１と補のビット線ＺＲＢＬ０の間に直列に接続され、ダミートランジスタ選択線ＤＣＬＢが選択されると導通し、基準電圧源ＶＲＥＦ１およびＶＲＥＦ２からの電流を補のビット線ＺＲＢＬ０に供給する２つのダミートランジスタＤＴＢ０およびＤＴＢ１とを含む。これらのダミートランジスタＤＴＡ、ＤＴＢ０およびＤＴＢ１は、低しきい値電圧を有するＮチャネルＳＯＩトランジスタで構成される。ダミーセルＤＭＣ１の構成はダミーセルＤＭＣ０と同様である。
【０３２２】
ユニット演算子セルＵＯＥにおいてＳＯＩトランジスタＮＱ１およびＮＱ２のいずれか一方が選択される場合には、ダミーセルＤＭＣ０およびＤＭＣ１において、ダミートランジスタＤＴＡが選択されて導通する。ＳＯＩトランジスタＮＱ１およびＮＱ２の両方が選択される場合には、ダミートランジスタＤＴＢ０およびＤＴＢ１が選択されて導通する。これは、ユニット演算子セルＵＯＥにおいて、１つのＳＯＩトランジスタが選択される場合および直列接続された２つのＳＯＩトランジスタが選択される場合のそれぞれに対応した参照電流を生成するためである。
【０３２３】
基準電圧源ＶＲＥＦ１は、ユニット演算子セルＵＯＥＩ０に含まれるＳＯＩトランジスタＮＱ１およびＮＱ２が高しきい値電圧および低しきい値電圧時にそれぞれ供給する電流量の間の電流を供給する。基準電圧ＶＲＥＦ１は、たとえば電源電圧ＶＣＣの１／２未満に設定される。
【０３２４】
読出ポート選択回路３６は、ユニット演算子セル行に対応して設けられる複数のスイッチ回路ＰＲＳＷＣを含む。すなわち、ビット線ＲＢＬＡ０およびＲＢＬＢ０に対し、スイッチ回路ＰＲＳＷＣ０が設けられる。スイッチ回路ＰＲＳＷＣ０は、スイッチＰＲＳＷＡおよびＰＲＳＷＢを含む。スイッチＰＲＳＷＡは、ダミートランジスタ選択信号ＰＲＭＸに従って、ビット線ＲＢＬＡ０およびＲＢＬＢ０の一方を、ビット線ＲＢＬ０に接続する。補のビット線ＺＲＢＬ０は、センスアンプＳＡ０に結合される。また、スイッチＰＲＳＷＢは、ダミートランジスタ選択信号ＰＲＭＸに従って、ビット線ＲＢＬＢ０とソース線ＳＬＥＸとを接続するか否かを切り替える。これにより、後述するようにユニット演算子セルＵＯＥにおけるＳＯＩトランジスタＮＱ１の記憶データ、ＳＯＩトランジスタＮＱ２の記憶データならびにＳＯＩトランジスタＮＱ１およびＮＱ２の記憶データ同士の論理演算結果を選択的に読み出すことが可能となる。
【０３２５】
なお、ダミートランジスタ選択信号ＰＲＭＸは多ビット信号であり、ビット線対ごとに、その接続を設定することができる。
【０３２６】
ビット線ＲＢＬ０とビット線ＺＲＢＬ０との間にセンスアンプＳＡ０、ビット線プリチャージ／イコライズ回路ＢＬＥＱ０および読出ゲートＣＳＧ０が設けられる。センスアンプＳＡ０は、交差結合されるＮチャネルＳＯＩトランジスタおよび交差結合されるＰチャネルＳＯＩトランジスタと、センスアンプ活性化信号／ＳＯＰおよびＳＯＮに従って選択的に導通するセンス活性化ＰチャネルＳＯＩトランジスタおよびセンス活性化ＮチャネルＳＯＩトランジスタを含む。センス活性化ＳＯＩトランジスタの導通時、センス電源ノード（交差結合されるＳＯＩトランジスタが結合される電源ノード）にセンス電源電圧ＶＢＬおよび接地電圧を供給する。センス電源電圧ＶＢＬは、電源電圧ＶＣＣレベルであっても良く、中間電圧レベルであっても良い。センス電源電圧ＶＢＬは、読出ワード線の選択時の電圧レベルであればよい。
【０３２７】
このセンスアンプＳＡ０は、交差結合型のセンスアンプであり、ビット線ＲＢＬ０およびＺＲＢＬ０の電位差を差動的に増幅する。センスアンプＳＡ０は、非特許文献１に示されるようにゲートとボディ領域とが結合されるＳＯＩトランジスタで構成されてもよい。また、センスアンプＳＡとしては、後述するようにビット線ＲＢＬおよびＺＲＢＬを流れる電流のミラー電流を生成するカレントミラー動作を利用する電流検出型のセンスアンプが用いられても良い。
【０３２８】
ビット線プリチャージ／イコライズ回路ＢＬＥＱ０は、ビット線プリチャージ指示信号ＢＬＰに従って、ビット線ＺＲＢＬ０およびＲＢＬ０に、ビット線プリチャージ電圧ＶＰＣを供給する。このビット線プリチャージ電圧ＶＰＣは、ユニット演算子セルＵＯＥ内のＮチャネルＳＯＩトランジスタＮＱ１およびＮＱ２の読出ポートとボディ領域の間のＰＮ接合が、そのボディ領域の電圧レベルに拘わらず非導通状態に維持される電圧レベルである。
【０３２９】
読出ゲートＣＳＧ０は、読出ゲート選択信号（演算子セルサブアレイブロック選択信号）ＣＳＬに従って、ビット線ＲＢＬ０およびＺＲＢＬ０を、グローバル読出データ線ＲＧＬ０およびＺＲＧＬ０に結合する。
【０３３０】
なお、センスアンプ帯２６に含まれるセンスアンプＳＡ０、ビット線プリチャージ／イコライズ回路ＢＬＥＱ０および読出ゲートＣＳＧ０を構成するトランジスタは、ＳＯＩトランジスタでなく、通常のバルク型のＭＯＳトランジスタであってもよい。
【０３３１】
ユニット演算子セルＵＯＥＩ１、ＵＯＥＪ１およびＵＯＥＫ１すなわちユニット演算子セル列＜１＞に対しても、ダミーセルＤＭＣ１およびスイッチ回路ＰＲＳＷＣ１が設けられ、また、センスアンプＳＡ１、ビット線プリチャージ／イコライズ回路ＢＬＥＱ１および読出ゲートＣＳＧ１が設けられる。これらのセンスアンプＳＡ０およびＳＡ１は、共通にセンスアンプ活性化信号／ＳＯＰおよびＳＯＮに応答して活性化され、またビット線プリチャージ／イコライズ回路ＢＬＥＱ０およびＢＬＥＱ１も、共通にビット線プリチャージ指示信号ＢＬＰに応答して活性化される。読出ゲートＣＳＧ０およびＣＳＧ１も、共通に読出ゲート選択信号ＣＳＬに従って導通する。
【０３３２】
行ドライブ回路ＸＤＲは、１または複数のユニット演算子セル行に対応する複数のユニット演算子セルＵＯＥを並行して選択状態に駆動する。また、行ドライブ回路ＸＤＲは、１または複数のユニット演算子セル行に対応する複数のダミーセルＤＭＣを並行して選択状態に駆動する。選択された１または複数のダミーセルＤＭＣは、ダミートランジスタ選択線ＤＣＬＡおよびＤＣＬＢのいずれが選択されるかに従って２種類の参照電流のいずれかを対応の補のビット線ＺＲＢＬに供給する。したがって、メモリセルアレイＭＬＡにおいて、１または複数のエントリに対応する複数のユニット演算子セルＵＯＥの記憶データの並列読出が行なわれ、また並列書込が実行される。
【０３３３】
図４７は、ユニット演算子セルにおける２つのＮチャネルＳＯＩトランジスタが選択された場合のセンスアンプに対するトランジスタの接続態様を概略的に示す図である。図４７において、ユニット演算子セルにおいては、ソース線ＳＬとビット線ＲＢＬとの間にＮチャネルＳＯＩトランジスタＮＱ１およびＮＱ２が直列に接続される。同様に、ダミーセルにおいても、ダミートランジスタＤＴＢ０およびＤＴＢ１が基準電圧源ＶＲＥＦと補のビット線ＺＲＢＬとの間に直列に接続される。これらのビット線ＲＢＬおよびＺＲＢＬがセンスアンプＳＡに結合され、センスアンプＳＡによりこれらのビット線ＲＢＬおよびＺＲＢＬの電位差または電流差が増幅される。
【０３３４】
この場合、図４６において、スイッチ回路ＰＲＳＷＣ０は、ビット線ＲＢＬＢ０とビット線ＲＢＬ０とを結合する。
【０３３５】
図４８は、図４７に示すユニット演算子セルおよびダミーセルの接続態様におけるデータ読出時の動作を示す信号波形図である。以下、図４８を参照して、図４７に示すユニット演算子セルＵＯＥに対するデータ読出動作について説明する。
【０３３６】
なお、以下の説明において、ＳＯＩトランジスタＮＱ１およびＮＱ２が、しきい値電圧の高い状態をデータ“０”を記憶する状態に対応付け、しきい値電圧の低い状態をデータ“１”を記憶する状態に対応付ける。
【０３３７】
プリチャージ期間においては、ビット線ＲＢＬおよび補のビット線ＺＲＢＬは、図４６に示すビット線プリチャージ／イコライズ回路ＢＬＥＱにより、プリチャージ電圧ＶＰＣレベルにプリチャージされる。
【０３３８】
そして、読出サイクルが始まると、読出ワード線ＲＷＬＡおよびＲＷＬＢとダミートランジスタ選択線ＤＣＬＢとが選択状態へ駆動される。
【０３３９】
図４９は、図４７に示すユニット演算子セルおよびダミーセルの接続態様における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。図４９に示すように、ＳＯＩトランジスタＮＱ１およびＮＱ２の記憶データの組み合わせとして、４つの状態が存在する。状態Ｓ（０，０）は、ＳＯＩトランジスタＮＱ１およびＮＱ２の記憶データが、ともにデータ”０”である。状態Ｓ（１，０）は、ＳＯＩトランジスタＮＱ１およびＮＱ２の記憶データが、それぞれデータ”１”およびデータ”０”である。状態Ｓ（０，１）は、ＳＯＩトランジスタＮＱ１およびＮＱ２の記憶データが、それぞれデータ”０”およびデータ”１”である。状態Ｓ（１，１）は、ＳＯＩトランジスタＮＱ１およびＮＱ２の記憶データが、ともにデータ”１”である。
【０３４０】
図５０は、データ読出時におけるビット線ＲＢＬおよびＺＲＢＬを流れる電流に応じた読出電位の関係を示す図である。図５０において、縦軸にビット線ＲＢＬおよびＺＲＢＬの電位を示し、横軸に時間を示す。
【０３４１】
ソース線ＳＬ上の電圧はたとえば電源電圧ＶＣＣレベルであり、ダミーセルＤＭＣに供給される基準電圧ＶＲＥＦ１よりも高い電圧レベルである。
【０３４２】
ＳＯＩトランジスタＮＱ１およびＮＱ２の少なくともいずれか一方がデータ“０”を格納している場合（状態Ｓ（１，０）、状態Ｓ（０，１）および状態Ｓ（０，０））、少なくともいずれか一方のＳＯＩトランジスタのしきい値電圧が高いため、ダミーセルＤＭＣを通して流れる電流量は少ない。
【０３４３】
これに対して、ＳＯＩトランジスタＮＱ１およびＮＱ２がデータ“１”を格納している場合（状態Ｓ（１，１））、両方のＳＯＩトランジスタのしきい値電圧が低いため、ダミーセルＤＭＣを通して流れる電流量は多い。
【０３４４】
したがって、ＳＯＩトランジスタＮＱ１およびＮＱ２がデータ“１”を格納している場合、ソース線ＳＬから読出ポートＲＰＲＴＢを介してビット線ＲＢＬに、大きな電流が流れる。ダミーセルＤＭＣにおいては、ダミートランジスタＤＴＢ０およびＤＴＢ１を介して基準電圧源ＶＲＥＦ１から補のビット線ＺＲＢＬに電流が流れる。基準電圧ＶＲＥＦ１は、ソース線ＳＬに供給される電圧（電源電圧ＶＣＣレベル）とビット線プリチャージ電圧ＶＰＣとの間の電圧レベルを有する。この状態においては、ユニット演算子セルＵＯＥからの電流量が、ダミーセルＤＭＣからの電流量よりも大きく、ビット線ＲＢＬの電位は、補のビット線ＺＲＢＬの電位よりも高くなる。
【０３４５】
一方、ＳＯＩトランジスタＮＱ１およびＮＱ２の少なくともいずれか一方がデータ“０”を格納している場合、ダミーセルＤＭＣが補のビット線ＺＲＢＬへ供給する電流量が、ユニット演算子セルＵＯＥがビット線ＲＢＬへ供給する電流量よりも大きくなる。この電流量の差により、ビット線ＲＢＬの電位は、補のビット線ＺＲＢＬの電位よりも低くなる。
【０３４６】
この状態で、センスアンプ活性化信号／ＳＯＰおよびＳＯＮを論理ローレベルおよび論理ハイレベルに設定し、センスアンプＳＡを活性化する。ビット線ＲＢＬおよびＺＲＢＬにおいて読出されたデータ(電位または電流量)が、センスアンプＳＡにより差動増幅される。
【０３４７】
センスアンプＳＡの論理ハイレベル出力電圧は、センスハイ側電源電圧ＶＢＬの電圧レベルであり、図４８に示す波形図においては、プリチャージ電圧ＶＰＣの２倍の電圧レベルである。ボディ領域（記憶ノード）のＰＮ接合においてはビルトイン電圧以下の電圧が印加されるだけであり、ボディ領域のＰＮ接合の導通による記憶データの破壊は生じない。
【０３４８】
これにより、センスアンプＳＡのハイ側電源電圧ＶＢＬのレベルを有する電圧が、ビット線ＲＢＬおよびＺＲＢＬのいずれかに伝達されても、ＳＯＩトランジスタＮＱ１およびＮＱ２ならびにダミートランジスタの各々のボディ領域におけるＰＮ接合が順バイアスされてボディ領域に電荷が流入することが回避され、記憶データの破壊を生じさせることなく、正確に、センス動作を行なうことができる。
【０３４９】
この後、図４６に示す読出ゲートＣＳＧを読出ゲート選択信号ＣＳＬにより選択して、対応のメインアンプＭＡにセンスアンプＳＡの出力信号を伝達する。
【０３５０】
なお、データの読出は、非破壊読出であり、記憶データの再書込を行なうリストア機能は要求されない。したがって、センスアンプ動作前に読出ワード線ＲＷＬＡおよびＲＷＬＢが非選択状態に駆動されても良い。リストア期間をなくすことにより読出サイクルを短縮することができる。
【０３５１】
図４９に示すように、状態Ｓ（１，１）すなわちＳＯＩトランジスタＮＱ１およびＮＱ２がともにデータ“１”を格納しているときのみ、ユニット演算子セルＵＯＥは、ダミーセルＤＭＣよりも大きな電流を供給するため、センスアンプの出力信号ＳＯＵＴは、“１”となる。一方、状態Ｓ（１，０）およびＳ（０，１）すなわちＳＯＩトランジスタＮＱ１およびＮＱ２の一方がデータ“１”を格納している場合ならびに状態Ｓ（０，０）すなわちＳＯＩトランジスタＮＱ１およびＮＱ２がともにデータ“０”を格納している場合には、センスアンプＳＡの出力信号ＳＯＵＴは、“０”となる。したがって、このセンスアンプＳＡの出力信号ＳＯＵＴは、ＳＯＩトランジスタＮＱ１およびＮＱ２の記憶データのＡＮＤ演算結果を表わしている。また、センスアンプＳＡの出力信号ＳＯＵＴを反転させれば、ユニット演算子セルの２つの記憶データのＮＡＮＤ演算結果が得られる。
【０３５２】
このようにして、装置外部にデータを読出すことなく、内部でユニット演算子セルの記憶データを読出すだけで、記憶データの論理演算を実行して演算結果を得ることができる。
【０３５３】
ＳＯＩトランジスタＮＱ１は、図４７においては図示しない読出ポートＲＰＲＴＡを介してビット線ＲＢＬＡに結合される。この場合、ビット線ＲＢＬＡはフローティング状態であり、データ読出時、ビット線ＲＢＬの充電電位と同電位に充電されれば、その後、電位は変化せず、ビット線ＲＢＬにおける電位および電流量の読出には何ら悪影響は及ぼさない。
【０３５４】
図５１は、ユニット演算子セルにおける１つのＳＯＩトランジスタが選択された場合のセンスアンプに対するトランジスタの接続態様を概略的に示す図である。図５１において、ＳＯＩトランジスタＮＱ１の選択時には、ソース線ＳＬとビット線ＲＢＬとの間に、ＳＯＩトランジスタＮＱ１が１つ接続される。一方ダミーセルＤＭＣにおいても、ダミートランジスタ選択線ＤＣＬＡが選択されて、基準電圧源ＶＲＥＦと補のビット線ＺＲＢＬとの間に、ダミートランジスタＤＴＡが接続される。センスアンプＳＡのセンス動作は、先の図４７および図４８に示す場合と同様である。
【０３５５】
この場合、図４６において、スイッチ回路ＰＲＳＷＣ０は、ビット線ＲＢＬＡ０とビット線ＲＢＬ０とを結合する。また、行ドライブ回路ＸＤＲは、読出ワード線ＲＷＬＡおよびダミートランジスタ選択線ＤＣＬＡを選択状態へ駆動する。
【０３５６】
図５２は、図５１に示すユニット演算子セルおよびダミーセルの接続態様における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【０３５７】
図５２において、ＳＯＩトランジスタＮＱ１がデータ“０”を記憶している場合には（状態Ｓ（０））、ダミートランジスタＤＴＡから補のビット線ＺＲＢＬへ流れる電流量が、ＳＯＩトランジスタＮＱ１を介してソース線ＳＬから読出ポートＲＰＲＴＡを介してビット線ＲＢＬへ流れる電流量よりも大きくなる。したがって、この場合、センスアンプＳＡの出力信号ＳＯＵＴは、論理ローレベル（“０”）である。一方、ＳＯＩトランジスタＮＱ１がデータ“１”を格納している場合には（状態Ｓ（１））、ダミートランジスタＤＴＡを介して流れる電流量よりも、ＳＯＩトランジスタＮＱ１から読出ポートＲＰＲＴＡを介してビット線ＲＢＬへ流れる電流量が大きくなる。したがって、この場合、センスアンプＳＡの出力信号ＳＯＵＴは論理ハイレベル（“１”）となる。
【０３５８】
したがって、センスアンプＳＡの出力信号は、ＳＯＩトランジスタＮＱ１の記憶データと同じ論理値のデータとなる。センスアンプＳＡの出力信号を反転させるまたはＳＯＩトランジスタＮＱ１に書込データの反転値を記憶させて読出すと、書込データのＮＯＴ演算結果を、センスアンプＳＡの出力として得ることができる。
【０３５９】
図５３は、ユニット演算子セルにおける１つのＳＯＩトランジスタが選択された場合のセンスアンプに対するトランジスタの接続態様を概略的に示す図である。図５３において、ＳＯＩトランジスタＮＱ２の選択時には、ソース線ＳＬＥＸとビット線ＲＢＬとの間に、ＳＯＩトランジスタＮＱ２が１つ接続される。一方ダミーセルＤＭＣにおいても、ダミートランジスタ選択線ＤＣＬＡが選択されて、基準電圧源ＶＲＥＦと補のビット線ＺＲＢＬとの間に、ダミートランジスタＤＴＡが接続される。センスアンプＳＡのセンス動作は、先の図４７および図４８に示す場合と同じである。
【０３６０】
この場合、図４６において、スイッチ回路ＰＲＳＷＣ０は、ビット線ＲＢＬＡ０とビット線ＲＢＬ０とを結合し、かつビット線ＲＢＬＢ０とソース線ＳＬＥＸとを結合する。また、行ドライブ回路ＸＤＲは、読出ワード線ＲＷＬＡおよびダミートランジスタ選択線ＤＣＬＡを選択状態へ駆動する。
【０３６１】
図５４は、図５３に示すユニット演算子セルおよびダミーセルの接続態様における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【０３６２】
図５４において、ＳＯＩトランジスタＮＱ２がデータ“０”を記憶している場合には（状態Ｓ（０））、ダミートランジスタＤＴＡから補のビット線ＺＲＢＬへ流れる電流量が、ＳＯＩトランジスタＮＱ２を介してソース線ＳＬＥＸから読出ポートＲＰＲＴＡを介してビット線ＲＢＬへ流れる電流量よりも大きくなる。したがって、この場合、センスアンプＳＡの出力信号は、論理ローレベル（“０”）である。一方、ＳＯＩトランジスタＮＱ２がデータ“１”を格納している場合には（状態Ｓ（１））、ダミートランジスタＤＴＡを介して流れる電流量よりも、ＳＯＩトランジスタＮＱ２から読出ポートＲＰＲＴＡを介してビット線ＲＢＬへ流れる電流量が大きくなる。したがって、この場合、センスアンプＳＡの出力信号は論理ハイレベル（“１”）となる。
【０３６３】
したがって、センスアンプＳＡの出力信号は、ＳＯＩトランジスタＮＱ２の記憶データと同じ論理値のデータとなる。センスアンプＳＡの出力信号を反転させるまたはＳＯＩトランジスタＮＱ２に書込データの反転値を記憶させて読出すと、書込データのＮＯＴ演算結果を、センスアンプＳＡの出力に得ることができる。
【０３６４】
次に、半導体信号処理装置１０５において、２つのユニット演算子セル行＜ｉ＞および＜ｊ＞を選択した場合における読み出し動作について説明する。
【０３６５】
図５５は、ユニット演算子セル行＜ｉ＞および＜ｊ＞かつ同一ユニット演算子セル列に属する２つのユニット演算子セルにおける１つのＳＯＩトランジスタが選択された場合における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【０３６６】
ここでは、ユニット演算子セル行＜ｉ＞に対応するユニット演算子セルＵＯＥＩにおけるＮチャネルＳＯＩトランジスタＮＱ１（以下、ＮチャネルＳＯＩトランジスタＮＱ１（ＵＯＥＩ）とも称する。）とユニット演算子セル行＜ｊ＞に対応するユニット演算子セルＵＯＥＪにおけるＮチャネルＳＯＩトランジスタＮＱ２（以下、ＮチャネルＳＯＩトランジスタＮＱ２（ＵＯＥＪ）とも称する。）とを選択する場合について説明する。また、これらのＳＯＩトランジスタは、同一ユニット演算子セル列に属している。
【０３６７】
図５５に示すように、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）の記憶データの組み合わせとして、４つの状態が存在する。状態Ｓ（０，０）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）の記憶データが、ともにデータ”０”である。状態Ｓ（１，０）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）の記憶データが、それぞれデータ”１”およびデータ”０”である。状態Ｓ（０，１）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）の記憶データが、それぞれデータ”０”およびデータ”１”である。状態Ｓ（１，１）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）の記憶データが、ともにデータ”１”である。
【０３６８】
なお、データ書込時においては、ユニット演算子セル行＜ｉ＞に対応する複数のユニット演算子セルＵＯＥＩとユニット演算子セル行＜ｊ＞に対応する複数のユニット演算子セルＵＯＥＪとを個々に選択し、選択された複数のユニット演算子セルＵＯＥにおけるＳＯＩトランジスタＮＱ１およびＮＱ２のしきい値電圧を設定する。すなわち、書込時には、書込ワード線ＷＷＬ＜ｉ＞およびＷＷＬ＜ｊ＞を順次選択し、図示しない書込ドライバを用いて、各グローバル書込データ線対ＷＧＬＰへ書込データに応じた電圧を印加する。
【０３６９】
データ読出時において、ユニット演算子セル行＜ｉ＞に対応する複数のユニット演算子セルＵＯＥＩおよびユニット演算子セル行＜ｊ＞に対応する複数のユニット演算子セルＵＯＥＪを並行して選択し、選択された複数のユニット演算子セルＵＯＥにおけるＳＯＩトランジスタＮＱを並行して各ビット線ＲＢＬに結合する。したがって、読出時においては、同一ビット線ＲＢＬに結合された各ＳＯＩトランジスタＮＱを通して流れる電流の合成電流が各ビット線ＲＢＬを通して流れる。
【０３７０】
また、各ユニット演算子セル列のダミーセルＤＭＣにおいて、ダミートランジスタＤＴＡとダミートランジスタＤＴＢ０およびＤＴＢ１とは、データ読出時、いずれか一方が選択される。すなわち、ダミートランジスタ選択線ＤＣＬＡおよびＤＣＬＢのいずれかが選択状態へ駆動される。また、基準電圧ＶＲＥＦ１およびＶＲＥＦ２のいずれかを選択することにより、ダミーセルＤＭＣを流れる電流量を調整する。ここでは、まず、ダミートランジスタ選択線ＤＣＬＡが選択状態へ駆動されてダミートランジスタＤＴＡが選択され、また、基準電圧源ＶＲＥＦ１にダミートランジスタＤＴＡが結合される場合について説明する。
【０３７１】
図５６は、データ読出時におけるビット線ＲＢＬおよびＺＲＢＬを流れる電流に応じた読出電位の関係を示す図である。図５６において、縦軸にビット線ＲＢＬおよびＺＲＢＬの電位を示し、横軸に時間を示す。
【０３７２】
図５６において、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）が状態Ｓ（０，０）のときには、一方のＳＯＩトランジスタのしきい値電圧が高いため、ダミーセルＤＭＣを通して流れる電流量は最も少ない。
【０３７３】
一方、状態Ｓ（１，１）においては、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）の両方のしきい値電圧が低いため、ダミーセルＤＭＣを通して流れる電流量は最も多い。
【０３７４】
状態Ｓ（１，０）およびＳ（０，１）は、低しきい値電圧と高しきい値電圧との組み合わせであり、状態Ｓ（０，０）およびＳ（１，１）のビット線電流の中間の電流が流れる。したがって、状態Ｓ（１，０）およびＳ（０，１）の場合、ビット線の読出電位は、状態Ｓ（０，０）およびＳ（１，１）の間となる。
【０３７５】
また、基準電圧ＶＲＥＦ１を電源電圧ＶＣＣの１／２未満の電圧レベルに設定することにより、ダミートランジスタＤＴＡを通して流れる電流を、状態Ｓ（０，０）のときにビット線ＲＢＬを流れる電流よりも大きくかつ状態Ｓ（０，１）およびＳ（１，０）のときにビット線ＲＢＬを流れる電流よりも小さくすることができる。従って、ダミートランジスタＤＴＡ選択時の補のビット線ＺＲＢＬの電位を、状態Ｓ（０，０）と状態Ｓ（１，０）およびＳ（０，１）との間に設定することができる。この場合のダミートランジスタＤＴＡを通して流れる電流Ｉｄ１については、以下のように表わすことができる。
【０３７６】
Ｉｌ＞Ｉｄ１＞Ｉｈ、
２×Ｉｈ＜Ｉｄ１＜Ｉｈ＋Ｉｌ
ただし、ＩｈおよびＩｌは、それぞれ、高しきい値状態および低しきい値状態のＳＯＩトランジスタＮＱを流れる電流を示す。
【０３７７】
次に、ダミートランジスタ選択線ＤＣＬＡが選択状態へ駆動されてダミートランジスタＤＴＡが選択され、また、基準電圧源ＶＲＥＦ２にダミートランジスタＤＴＡが結合される場合について説明する。
【０３７８】
ダミートランジスタＤＴＡを選択し、基準電圧ＶＲＥＦ１より所定値だけ大きい基準電圧ＶＲＥＦ２を選択した場合、１つのＳＯＩトランジスタＮＱが選択されていてかつそのしきい値電圧が低いユニット演算子セルＵＯＥを通して流れる電流よりも大きな電流を、補のビット線ＺＲＢＬに流すことができる。従って、ダミートランジスタＤＴＡ選択時の補のビット線ＺＲＢＬの電位を、状態Ｓ（１，０）およびＳ（０，１）と状態Ｓ（１，１）との間に設定することができる。この場合のダミートランジスタＤＴＡを通して流れる電流Ｉｄ２については、以下のように表わすことができる。
【０３７９】
Ｉｌ＜Ｉｄ２、
２×Ｉｌ＞Ｉｄ２＞Ｉｈ＋Ｉｌ
センスアンプＳＡによりビット線ＲＢＬおよびＺＲＢＬの電位または電流を差動増幅してユニット演算子セルＵＯＥＩおよびＵＯＥＪの記憶データの読出を行なう。この場合、センスアンプＳＡにおいては、ダミーセルＤＭＣの電位またはダミーセルＤＭＣを通して流れる電流を基準値として用いて、ビット線電位またはビット線電流の２値判断を行なっている。従って、センスアンプＳＡの出力は、ユニット演算子セルＵＯＥＩおよびＵＯＥＪの各々の１ビットの記憶データの組み合わせを２分類したうちのいずれか一方を示しており、センスアンプＳＡにより、ユニット演算子セルＵＯＥＩおよびＵＯＥＪの記憶データに対する論理演算を行なうことができる。
【０３８０】
図５５に示すように、状態Ｓ（０，０）においては、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）がともに高しきい値状態であり、データ“０”を記憶している。この状態においては、基準電圧ＶＲＥＦ１およびＶＲＥＦ２のいずれを選択しても、図５６に示すように、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも小さく、ビット線ＲＢＬの電位は補のビット線ＺＲＢＬよりも低いため、センスアンプの出力信号は“０”となる。
【０３８１】
状態Ｓ（１，０）および状態Ｓ（０，１）の場合、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）の一方が高しきい値状態であり、他方が低しきい値状態である。したがって、基準電圧ＶＲＥＦ１を選択した場合には、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも大きく、ビット線ＲＢＬの電位が補のビット線ＺＲＢＬよりも高くなるため、センスアンプの出力信号は“１”となる。また、基準電圧ＶＲＥＦ２を選択した場合には、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも小さく、ビット線ＲＢＬの電位が補のビット線ＺＲＢＬよりも低くなるため、センスアンプの出力信号は“０”となる。
【０３８２】
状態Ｓ（１，１）の場合、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）およびＮＱ２（ＵＯＥＪ）はともに低しきい値電圧状態であり、データ“１”を記憶している。この場合、基準電圧ＶＲＥＦ１およびＶＲＥＦ２のいずれを選択しても、図５６に示すように、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも大きく、ビット線ＲＢＬの電位は、補のビット線ＺＲＢＬよりも高くなるため、センスアンプの出力信号は“１”となる。
【０３８３】
したがって、図５５に示すように、基準電圧ＶＲＥＦ１を選択した場合、センスアンプからは、ユニット演算子セルＵＯＥＩおよびＵＯＥＪの記憶データのＯＲ演算結果が出力され、また、基準電圧ＶＲＥＦ２を選択した場合、センスアンプからは、ユニット演算子セルＵＯＥＩおよびＵＯＥＪの記憶データのＡＮＤ演算結果が出力される。
【０３８４】
なお、センスアンプとしては、電圧検出型センスアンプと比べてセンス動作が高速な電流検出型センスアンプを利用することが好ましい。
【０３８５】
図５７は、本発明の第５の実施の形態に係る電流検出型センスアンプの構成の一例を示す図である。図５７において、センスアンプＳＡは、カレントミラー段を構成するＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴ１−ＰＴ３と、ビット線ＲＢＬへＭＯＳトランジスタＰＴ１からの電流を供給するＮチャネルＭＯＳトランジスタＮＴ１と、別のカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＴ４−ＰＴ６と、ＭＯＳトランジスタＰＴ６から補のビット線ＺＲＢＬへ電流を供給するＮチャネルＭＯＳトランジスタＮＴ６とを含む。
【０３８６】
ＭＯＳトランジスタＰＴ１およびＮＴ１がビット線ＲＢＬとノードＮＤ１との間に直列に接続される。ＭＯＳトランジスタＰＴ１は、そのゲートおよびドレインが相互接続され、カレントミラー段のマスタとして動作する。ＭＯＳトランジスタＮＴ１は、そのゲートにセンス基準電圧Ｖｒｅｆｓを受け、ビット線ＲＢＬの電位の上昇を抑制しつつビット線電流を供給する。このセンス基準電圧Ｖｒｅｆｓは、データ読出時、ユニット演算子セルＵＯＥのビット線ＲＢＬの大きな電流が流れ、このビット線電流の誘起磁界によりユニット演算子セルの記憶データが破壊されるのを防止する。
【０３８７】
ＭＯＳトランジスタＰＴ６およびＮＴ６は、ノードＮＤ１と補のビット線ＺＲＢＬとの間に直列に接続される。ＭＯＳトランジスタＰＴ６は、ゲートおよびドレインが相互接続され、カレントミラー段のマスタとして動作する。ＭＯＳトランジスタＮＴ６は、センス基準電圧Ｖｒｅｆｓをゲートに受け、ＭＯＳトランジスタＰＴ６から供給される電流を補のビット線ＺＲＢＬへ供給する。ＭＯＳトランジスタＰＴ２−ＰＴ５は、それぞれのソースノードが電源ノードに結合される。
【０３８８】
センスアンプＳＡは、さらに、カレントミラー段を構成するＮチャネルＭＯＳトランジスタＮＴ２およびＮＴ３と、別のカレントミラー段を構成するＮチャネルＭＯＳトランジスタＮＴ４およびＮＴ５を含む。
【０３８９】
ＭＯＳトランジスタＮＴ２は、ＭＯＳトランジスタＰＴ２とノードＮＤとの間に接続され、そのゲートおよびドレインが相互接続される。ＭＯＳトランジスタＮＴ３は、ＭＯＳトランジスタＰＴ４とノードＮＤ２との間に接続され、そのゲートがＭＯＳトランジスタＮＴ２のゲートに接続される。ＭＯＳトランジスタＮＴ４は、ＭＯＳトランジスタＰＴ３とノードＮＤ２との間に接続され、そのゲートがＭＯＳトランジスタＮＴ５のゲートに接続される。ＭＯＳトランジスタＮＴ５は、ＭＯＳトランジスタＰＴ５とノードＮＤ２との間に接続され、かつそのゲートおよびドレインが相互接続される。
【０３９０】
ＭＯＳトランジスタＮＴ２およびＮＴ５により電流／電圧変換された信号が中間センス信号として出力される。
【０３９１】
センスアンプＳＡは、さらに、センスアンプ活性化信号／ＳＥの活性化時導通し、ノードＮＤ１を電源ノードに接続するＰチャネルＭＯＳトランジスタＰＴ７と、センスアンプ活性化信号ＳＥの活性化時導通し、ノードＮＤ２を接地ノードＧＮＤに結合するＮチャネルＭＯＳトランジスタＮＴ７を含む。センスアンプ活性化信号／ＳＥおよびＳＥは、それぞれ、活性化時、論理ローレベルおよび論理ハイレベルである。
【０３９２】
センスアンプＳＡは、さらに、ＭＯＳトランジスタＮＴ２およびＮＴ５により電流／電圧変換された中間センス出力信号ＳＯＴおよび／ＳＯＴを増幅して最終センス出力信号ＳＯＵＴおよび／ＳＯＵＴを生成する最終増幅回路ＳＭＰを含む。この最終増幅回路ＳＭＰは、センスアンプ活性化信号／ＳＥの非活性化時、出力ハイインピーダンス状態である。この図５７に示すセンスアンプＳＡの動作について説明する。
【０３９３】
センスアンプ活性化信号／ＳＥおよびＳＥの非活性化時、ＭＯＳトランジスタＰＴ７およびＮＴ７は、オフ状態である。この状態においては、ＭＯＳトランジスタＰＴ２およびＰＴ５により、中間センス出力信号ＳＯＴおよび／ＳＯＴは、電源電圧ＶＣＣレベルに維持される。ノードＮＤ１は、ＭＯＳトランジスタＰＴ１、ＮＴ１、ＰＴ６およびＮＴ１により、ビット線ＲＢＬおよびＺＲＢＬと同様の電位レベルに維持される。また、最終センス出力信号ＳＯＵＴおよび／ＳＯＵＴも出力ハイインピーダンス状態のプリチャージレベル（例えば論理ハイレベル）に維持される。
【０３９４】
センス動作時には、先ず、読出ワード線選択前に、センスアンプ活性化信号／ＳＥを活性化し、ＭＯＳトランジスタＰＴ７およびＮＴ７をオン状態とする。応じて、ノードＮＤ１が電源ノードに結合され、ＭＯＳトランジスタＰＴ１およびＰＴ６が動作し、ビット線ＲＢＬおよびＺＲＢＬが充電される。この場合、またセンスアンプ活性化信号ＳＥは、並行して活性化されてもよい。センス動作開始時までセンスアンプ活性化信号ＳＥの活性化が遅延されても良い。読出ワード線ＲＷＬは、まだ、非選択状態であり、ビット線ＲＢＬおよびＺＲＢＬが、ＭＯＳトランジスタＮＴ１およびＮＴ６から供給される電流に従って所定電圧レベルにプリチャージされる。
【０３９５】
プリチャージ動作が完了すると、次いで、読出ワード線を選択状態へ駆動する。このときまでには、センスアンプ活性化信号ＳＥが活性化される。応じて、選択ユニット演算子セルを介してビット線ＲＢＬからソース線に、その記憶データに応じたセル電流Ｉｃｅｌｌが流れる。一方、補のビット線ＺＲＢＬにおいても、ダミーセルにより、ダミーセル電流Ｉｄｕｍｍｙが流れる。これらの電流ＩｃｅｌｌおよびＩｄｕｍｍｙは、ＭＯＳトランジスタＰＴ１およびＰＴ６により、それぞれ供給され、ＭＯＳトランジスタＰＴ１を介して流れる電流のミラー電流が、ＭＯＳトランジスタＰＴ２およびＰＴ３を介して流れ、ＭＯＳトランジスタＰＴ６を介して流れる電流のミラー電流がＭＯＳトランジスタＰＴ４およびＰＴ５を介して流れる。従って、これらのビット線を介して流れるセル電流Ｉｃｅｌｌおよびダミーセル電流Ｉｄｕｍｍｙのミラー電流が、それぞれ、ＭＯＳトランジスタＮＴ２およびＮＴ５を介してそれぞれ流れる。
【０３９６】
ＭＯＳトランジスタＮＴ２およびＮＴ５の電流／電圧変換動作により、セル電流Ｉｃｅｌｌがダミーセル電流Ｉｄｕｍｍｙよりも大きい場合には、中間センス出力信号／ＳＯＴが論理ハイレベルとなり、中間センス出力信号ＳＯＴが論理ローレベルとなる。逆に、セル電流Ｉｃｅｌｌがダミーセル電流Ｉｄｕｍｍｙよりも小さい場合には、中間センス出力信号／ＳＯＴが論理ローレベルとなり、中間センス出力信号ＳＯＴが論理ハイレベルとなる。これらの中間センス出力信号ＳＯＴおよび／ＳＯＴは，次段の最終増幅回路ＳＭＰによりさらに増幅され、電源電圧レベルおよび接地電圧レベルの最終センス出力信号ＳＯＵＴおよび／ＳＯＵＴが、生成される。
【０３９７】
なお、ＭＯＳトランジスタＮＴ３およびＮＴ４については、以下の動作が行なわれる。すなわち、ＭＯＳトランジスタＮＴ２は、ＭＯＳトランジスタＰＴ２からの電流を放電し、ＭＯＳトランジスタＮＴ３は、ＭＯＳトランジスタＮＴ２のミラー電流を放電することができる。同様、ＭＯＳトランジスタＰＴ５を流れる電流のミラー電流が、ＭＯＳトランジスタＮＴ５を介して流れ、ＭＯＳトランジスタＮＴ４は、ＭＯＳトランジスタＮＴ５を介して流れる電流のミラー電流を放電することができる。
【０３９８】
したがって、ＭＯＳトランジスタＰＴ３およびＮＴ４には、セル電流Ｉｃｅｌｌとダミーセル電流Ｉｄｕｍｍｙのうちの小さいほうの電流が流れ、ＭＯＳトランジスタＰＴ４およびＮＴ３においても、ダミーセル電流Ｉｄｕｍｍｙとセル電流Ｉｃｅｌｌの小さいほうの電流が流れる。ＭＯＳトランジスタＮＴ７へは、セル電流Ｉｃｅｌｌとダミーセル電流Ｉｄｕｍｍｙの合計電流とこれらの電流の小さいほうの電流の２倍の電流との和が常時流れる。従って、１ビットセルデータを読出して２値判定を行なう場合には、センス動作の安定化のために、これらのＭＯＳトランジスタＰＴ３、ＰＴ４、ＮＴ３、およびＮＴ４は、ＭＯＳトランジスタＮＴ７を介して流れる電流量を一定とする機能を有する。
【０３９９】
しかしながら、これらのＭＯＳトランジスタＰＴ３、ＮＴ４、ＮＴ３、およびＮＴ４は、特に設けられなくてもよい。また、これに代えて、ＭＯＳトランジスタＰＴ３およびＮＴ４の接続ノードおよびＭＯＳトランジスタＰＴ４およびＮＴ３の接続ノードから、センス出力信号ＳＯＵＴおよび／ＳＯＵＴが、それぞれ取り出される構成が用いられてもよい。
【０４００】
上述のように、センスアンプＳＡが、複数のユニット演算子セルの記憶データに対するＯＲ演算結果およびＡＮＤ演算結果を示す信号を生成している。また、ユニット演算子セルの記憶データの論理値を反転して読み出す場合、ならびにＮＯＲ演算およびＮＡＮＤ演算結果をセンスアンプにより生成する場合には、図５７に示すセンス出力信号をメインアンプ回路１４またはデータパス１８において反転すればよい。
【０４０１】
基準電圧ＶＲＥＦ１およびＶＲＥＦ２によりダミーセル電流Ｉｄｕｍｍｙの電流レベルを調整することにより、ＯＲ演算およびＡＮＤ演算を選択的に行なうことができる。
【０４０２】
次に、半導体信号処理装置１０５において、３つのユニット演算子セル行＜ｉ＞、＜ｊ＞および＜ｋ＞を選択した場合における読み出し動作について説明する。
【０４０３】
図５８は、ユニット演算子セル行＜ｉ＞、＜ｊ＞および＜ｋ＞かつ同一ユニット演算子セル列に属する３つのユニット演算子セルにおける１つのＳＯＩトランジスタがそれぞれ選択された場合における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【０４０４】
ここでは、ＮチャネルＳＯＩトランジスタＮＱ１（ＵＯＥＩ）と、ＮチャネルＳＯＩトランジスタＮＱ１（ＵＯＥＪ）と、ＮチャネルＳＯＩトランジスタＮＱ１（ＵＯＥＫ）とを選択する場合について説明する。また、これらのＳＯＩトランジスタは、同一ユニット演算子セル列に属している。
【０４０５】
図５８に示すように、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）の記憶データの組み合わせとして、８つの状態が存在する。上述した説明と同様に、状態Ｓ（Ａ，Ｂ，Ｃ）のとき、ＡはＳＯＩトランジスタＮＱ１（ＵＯＥＩ）のしきい値電圧状態を表し、ＢはＳＯＩトランジスタＮＱ１（ＵＯＥＪ）のしきい値電圧状態を表し、ＣはＳＯＩトランジスタＮＱ１（ＵＯＥＫ）のしきい値電圧状態を表す。たとえば、状態Ｓ（０，０，０）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）の記憶データが、ともにデータ”０”である。状態Ｓ（１，１，１）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）が、ともにデータ”１”である。
【０４０６】
なお、データ書込時においては、ユニット演算子セル行＜ｉ＞に対応する複数のユニット演算子セルＵＯＥＩとユニット演算子セル行＜ｊ＞に対応する複数のユニット演算子セルＵＯＥＪとユニット演算子セル行＜ｋ＞に対応する複数のユニット演算子セルＵＯＥＫとを個々に選択し、選択された複数のユニット演算子セルＵＯＥにおけるＳＯＩトランジスタＮＱ１およびＮＱ２のしきい値電圧を設定する。すなわち、書込時には、書込ワード線ＷＷＬ＜ｉ＞、ＷＷＬ＜ｊ＞およびＷＷＬ＜ｋ＞を順次選択し、図示しない書込ドライバを用いて、各グローバル書込データ線対ＷＧＬＰへ書込データに応じた電圧を印加する。
【０４０７】
データ読出時において、ユニット演算子セル行＜ｉ＞に対応する複数のユニット演算子セルＵＯＥＩ、ユニット演算子セル行＜ｊ＞に対応する複数のユニット演算子セルＵＯＥＪおよびユニット演算子セル行＜ｋ＞に対応する複数のユニット演算子セルＵＯＥＫを並行して選択し、選択された複数のユニット演算子セルＵＯＥにおけるＳＯＩトランジスタＮＱを並行して各ビット線ＲＢＬに結合する。したがって、読出時においては、同一ビット線ＲＢＬに結合された各ＳＯＩトランジスタＮＱを通して流れる電流の合成電流が各ビット線ＲＢＬを通して流れる。
【０４０８】
また、各ユニット演算子セル列のダミーセルＤＭＣにおいて、ダミートランジスタＤＴＡとダミートランジスタＤＴＢ０およびＤＴＢ１とは、データ読出時、いずれか一方が選択される。すなわち、ダミートランジスタ選択線ＤＣＬＡおよびＤＣＬＢのいずれかが選択される。また、基準電圧ＶＲＥＦ１およびＶＲＥＦ２のいずれかを選択することにより、ダミーセルＤＭＣを流れる電流量を調整する。ここでは、まず、ダミートランジスタ選択線ＤＣＬＡが選択状態へ駆動されてダミートランジスタＤＴＡが選択され、また、基準電圧源ＶＲＥＦ１にダミートランジスタＤＴＡが結合される場合について説明する。
【０４０９】
図５９は、データ読出時におけるビット線ＲＢＬおよびＺＲＢＬを流れる電流に応じた読出電位の関係を示す図である。図５９において、縦軸にビット線ＲＢＬおよびＺＲＢＬの電位を示し、横軸に時間を示す。
【０４１０】
図５９において、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）が状態Ｓ（０，０，０）のときには、各ＳＯＩトランジスタのしきい値電圧が高いため、ダミーセルＤＭＣを通して流れる電流量は最も少ない。
【０４１１】
一方、状態Ｓ（１，１，１）においては、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）のしきい値電圧がいずれも低いため、ダミーセルＤＭＣを通して流れる電流量は最も多い。
【０４１２】
状態Ｓ（１，０，０）、Ｓ（０，１，０）およびＳ（０，０，１）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）のうちの２つのしきい値電圧が高く、他の１つのしきい値電圧が低い。これらの状態では、状態Ｓ（０，０，０）およびＳ（１，１，１）のビット線電流の間の電流が流れる。したがって、状態Ｓ（１，０，０）、Ｓ（０，１，０）およびＳ（０，０，１）では、ビット線の読出電位は、状態Ｓ（０，０，０）およびＳ（１，１，１）の間となる。
【０４１３】
また、状態Ｓ（１，１，０）、Ｓ（１，０，１）およびＳ（０，１，１）は、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）のうちの２つの閾値が低く、他の１つの閾値が高い。これらの状態では、状態Ｓ（０，０，０）およびＳ（１，１，１）のビット線電流の間の電流が流れ、かつ状態Ｓ（１，０，０）、Ｓ（０，１，０）およびＳ（０，０，１）と比べてビット線電流が大きくなる。したがって、状態Ｓ（１，１，０）、Ｓ（１，０，１）およびＳ（０，１，１）では、ビット線の読出電位は、状態Ｓ（１，０，０）、Ｓ（０，１，０）およびＳ（０，０，１）と状態Ｓ（１，１，１）の間となる。
【０４１４】
また、基準電圧ＶＲＥＦ１を電源電圧ＶＣＣの１／２未満の電圧レベルに設定することにより、ダミートランジスタＤＴＡを通して流れる電流を、状態Ｓ（０，０，０）のときにビット線ＲＢＬを流れる電流よりも大きくかつ状態Ｓ（１，０，０）、Ｓ（０，１，０）およびＳ（０，０，１）のときにビット線ＲＢＬを流れる電流よりも小さくすることができる。従って、ダミートランジスタＤＴＡ選択時の補のビット線ＺＲＢＬの電位を、状態Ｓ（０，０，０）と状態Ｓ（１，０，０）、Ｓ（０，１，０）およびＳ（０，０，１）との間に設定することができる。この場合のダミートランジスタＤＴＡを通して流れる電流Ｉｄ１については、以下のように表わすことができる。
【０４１５】
Ｉｌ＞Ｉｄ１＞Ｉｈ、
３×Ｉｈ＜Ｉｄ１＜２×Ｉｈ＋Ｉｌ
ただし、ＩｈおよびＩｌは、それぞれ、高しきい値状態および低しきい値状態のＳＯＩトランジスタＮＱを流れる電流を示す。
【０４１６】
次に、ダミートランジスタ選択線ＤＣＬＡが選択状態へ駆動されてダミートランジスタＤＴＡが選択され、また、基準電圧源ＶＲＥＦ２にダミートランジスタＤＴＡが結合される場合について説明する。
【０４１７】
ダミートランジスタＤＴＡを選択し、基準電圧ＶＲＥＦ１より所定値だけ大きい基準電圧ＶＲＥＦ２を選択した場合、１つのＳＯＩトランジスタＮＱが選択されていてかつそのしきい値電圧が低いユニット演算子セルＵＯＥを通して流れる電流よりも大きな電流を、補のビット線ＺＲＢＬに流すことができる。従って、ダミートランジスタＤＴＡ選択時の補のビット線ＺＲＢＬの電位を、状態Ｓ（１，１，０）、Ｓ（１，０，１）およびＳ（０，１，１）と状態Ｓ（１，１，１）との間に設定することができる。この場合のダミートランジスタＤＴＡを通して流れる電流Ｉｄ２については、以下のように表わすことができる。
【０４１８】
Ｉｌ＜Ｉｄ２、
３×Ｉｌ＞Ｉｄ２＞Ｉｈ＋２×Ｉｌ
センスアンプＳＡによりビット線ＲＢＬおよびＺＲＢＬの電位または電流を差動増幅してユニット演算子セルＵＯＥＩ、ＵＯＥＪおよびＵＯＥＫの記憶データの読出を行なう。この場合、センスアンプＳＡにおいては、ダミーセルＤＭＣの電位またはダミーセルＤＭＣを通して流れる電流を基準値として用いて、ビット線電位またはビット線電流の２値判断を行なっている。従って、センスアンプＳＡの出力は、ユニット演算子セルＵＯＥＩ、ＵＯＥＪおよびＵＯＥＫの各々の１ビットの記憶データの組み合わせを２分類したうちのいずれか一方を示しており、センスアンプＳＡにより、ユニット演算子セルＵＯＥＩ、ＵＯＥＪおよびＵＯＥＫの記憶データに対する論理演算を行なうことができる。
【０４１９】
図５８に示すように、状態Ｓ（０，０，０）においては、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）がともに高しきい値状態であり、データ“０”を記憶している。この状態においては、基準電圧ＶＲＥＦ１およびＶＲＥＦ２のいずれを選択しても、図５９に示すように、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも小さく、ビット線ＲＢＬの電位は補のビット線ＺＲＢＬよりも低いため、センスアンプの出力信号は“０”となる。
【０４２０】
状態Ｓ（１，０，０）、Ｓ（０，１，０）、Ｓ（０，０，１）、Ｓ（１，１，０）、Ｓ（１，０，１）およびＳ（０，１，１）では、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）のうちの少なくともいずれか１つが低しきい値状態である。したがって、基準電圧ＶＲＥＦ１を選択した場合には、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも大きく、ビット線ＲＢＬの電位が補のビット線ＺＲＢＬよりも高くなる。このとき、センスアンプの出力信号は“１”となる。また、基準電圧ＶＲＥＦ２を選択した場合には、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも小さく、ビット線ＲＢＬの電位が補のビット線ＺＲＢＬよりも低くなる。このとき、センスアンプの出力信号は“０”となる。
【０４２１】
状態Ｓ（１，１，１）の場合、ＳＯＩトランジスタＮＱ１（ＵＯＥＩ）、ＮＱ１（ＵＯＥＪ）およびＮＱ１（ＵＯＥＫ）はともに低しきい値電圧状態であり、データ“１”を記憶している。この場合、基準電圧ＶＲＥＦ１およびＶＲＥＦ２のいずれを選択しても、図５９に示すように、ビット線ＲＢＬの電流は補のビット線ＺＲＢＬの電流よりも大きく、ビット線ＲＢＬの電位は、補のビット線ＺＲＢＬよりも高くなるため、センスアンプの出力信号は“１”となる。
【０４２２】
したがって、図５８に示すように、基準電圧ＶＲＥＦ１を選択した場合、センスアンプからは、ユニット演算子セルＵＯＥＩ、ＵＯＥＪおよびＵＯＥＫの記憶データのＯＲ演算結果が出力され、また、基準電圧ＶＲＥＦ２を選択した場合、センスアンプからは、ユニット演算子セルＵＯＥＩ、ＵＯＥＪおよびＵＯＥＫの記憶データのＡＮＤ演算結果が出力される。
【０４２３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０４２４】
【図１】本発明の第１の実施の形態に係る半導体信号処理装置において用いられるメモリセルの断面構造を概略的に示す図である。
【図２】図１に示すメモリセルＭＣＩ、ＭＣＪおよびＭＣＫの電気的等価回路を示す図である。
【図３】可変磁気抵抗素子の自由層および固定層の磁化方向とその抵抗値の関係を概略的に示す図である。
【図４】本発明の第１の実施の形態に係る半導体信号処理装置のメモリセルのアレイ内配置を概略的に示す図である。
【図５】メモリセルＭＣＩの記憶データの組み合わせを一覧にして示す図である。
【図６】データ読出時におけるビット線ＢＬおよびＺＢＬを流れる電流に応じた読出電位の関係を示す図である。
【図７】本発明の第１の実施の形態に係る半導体信号処理装置におけるセンスアンプの出力信号とメモリセルＭＣＩの記憶状態との対応を一覧にして示す図である。
【図８】メモリセルＭＣＩおよびＭＣＪの記憶データの組み合わせを一覧にして示す図である。
【図９】データ読出時のビット線および補のビット線への可変磁気抵抗素子の接続態様を示す図である。
【図１０】データ読出時におけるビット線ＢＬおよびＺＢＬを流れる電流に応じた読出電位の関係を示す図である。
【図１１】本発明の第１の実施の形態に係る半導体信号処理装置におけるセンスアンプの出力信号とメモリセルＭＣＩおよびＭＣＪの記憶状態との対応を一覧にして示す図である。
【図１２】本発明の第１の実施の形態に係る電流検出型センスアンプの構成の一例を示す図である。
【図１３】本発明の第１の実施の形態に係る半導体信号処理装置の全体の構成を概略的に示す図である。
【図１４】本発明の第１の実施の形態に係る半導体信号処理装置におけるアドレスデコード回路の構成を概略的に示す図である。
【図１５】本発明の第１の実施の形態に係る半導体信号処理装置のアドレスマップを示す図である。
【図１６】本発明の第１の実施の形態に係る半導体信号処理装置における制御回路２０の構成を示す図である。
【図１７】本発明の第１の実施の形態に係る半導体信号処理装置における制御信号生成回路ＸＧ１の構成を示す図である。
【図１８】本発明の第１の実施の形態に係る半導体信号処理装置における行アドレスデコード回路ＳＬＣの構成を示す図である。
【図１９】本発明の第１の実施の形態に係る半導体信号処理装置がＬＵＴ演算によって生成する仮想エントリ空間を示す図である。
【図２０】本発明の第１の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を概念的に示す図である。
【図２１】本発明の第２の実施の形態に係る半導体信号処理装置におけるアドレスデコード回路の構成を概略的に示す図である。
【図２２】本発明の第２の実施の形態に係る半導体信号処理装置のアドレスマップを示す図である。
【図２３】本発明の第２の実施の形態に係る半導体信号処理装置における制御回路２０の構成を示す図である。
【図２４】本発明の第２の実施の形態に係る半導体信号処理装置における制御回路２０の構成を示す図である。
【図２５】本発明の第２の実施の形態に係る半導体信号処理装置における制御回路２０の構成を示す図である。
【図２６】本発明の第２の実施の形態に係る半導体信号処理装置における制御回路２０の構成を示す図である。
【図２７】本発明の第２の実施の形態に係る半導体信号処理装置における行アドレスデコード回路ＳＬＣの構成を示す図である。
【図２８】本発明の第２の実施の形態に係る半導体信号処理装置における行アドレスデコード回路ＳＬＣの構成を示す図である。
【図２９】本発明の第２の実施の形態に係る半導体信号処理装置における行アドレスデコード回路ＳＬＣの構成を示す図である。
【図３０】本発明の第２の実施の形態に係る半導体信号処理装置の構成を概略的に示す図である。
【図３１】本発明の第２の実施の形態に係る半導体信号処理装置がＬＵＴ演算によって生成する仮想エントリ空間を示す図である。
【図３２】本発明の第２の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を概念的に示す図である。
【図３３】本発明の第３の実施の形態に係る半導体信号処理装置の全体の構成を概略的に示す図である。
【図３４】本発明の第３の実施の形態に係る半導体信号処理装置におけるデータシフト回路１５の構成を示す図である。
【図３５】本発明の第３の実施の形態に係る半導体信号処理装置におけるデータシフト回路１５の動作を示す図である。
【図３６】本発明の第３の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を示す図である。
【図３７】本発明の第３の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を示す図である。
【図３８】本発明の第３の実施の形態に係る半導体信号処理装置が行なうＬＵＴ演算を示す図である。
【図３９】本発明の第４の実施の形態に係る半導体信号処理装置の構成を概略的に示す図である。
【図４０】本発明の第４の実施の形態に係る半導体信号処理装置の動作を概念的に示す図である。
【図４１】本発明の第４の実施の形態に係る半導体信号処理装置の動作におけるデータの流れを概念的に示す図である。
【図４２】本発明の第５の実施の形態に係る半導体信号処理装置において用いられるユニット演算子セルの電気的等価回路を示す図である。
【図４３】図４２に示すユニット演算子セルの平面レイアウトを概略的に示す図である。
【図４４】図４３に示す平面レイアウトのＳＯＩトランジスタＰＱ１およびＮＱ１の斜視図を概略的に示す図である。
【図４５】図４に示す演算子セルアレイ１０およびメインアンプ回路１４の構成をより具体的に示す図である。
【図４６】図４５に示す演算子セルサブアレイブロックＯＡＲＩの具体的構成の一例を示す図である。
【図４７】ユニット演算子セルにおける２つのＮチャネルＳＯＩトランジスタが選択された場合のセンスアンプに対するトランジスタの接続態様を概略的に示す図である。
【図４８】図４７に示すユニット演算子セルおよびダミーセルの接続態様におけるデータ読出時の動作を示す信号波形図である。
【図４９】図４７に示すユニット演算子セルおよびダミーセルの接続態様における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【図５０】データ読出時におけるビット線ＲＢＬおよびＺＲＢＬを流れる電流に応じた読出電位の関係を示す図である。
【図５１】ユニット演算子セルにおける１つのＳＯＩトランジスタが選択された場合のセンスアンプに対するトランジスタの接続態様を概略的に示す図である。
【図５２】図５１に示すユニット演算子セルおよびダミーセルの接続態様における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【図５３】ユニット演算子セルにおける１つのＳＯＩトランジスタが選択された場合のセンスアンプに対するトランジスタの接続態様を概略的に示す図である。
【図５４】図５３に示すユニット演算子セルおよびダミーセルの接続態様における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【図５５】ユニット演算子セル行＜ｉ＞および＜ｊ＞かつ同一ユニット演算子セル列に属する２つのユニット演算子セルにおける１つのＳＯＩトランジスタが選択された場合における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【図５６】データ読出時におけるビット線ＲＢＬおよびＺＲＢＬを流れる電流に応じた読出電位の関係を示す図である。
【図５７】本発明の第５の実施の形態に係る電流検出型センスアンプの構成の一例を示す図である。
【図５８】ユニット演算子セル行＜ｉ＞、＜ｊ＞および＜ｋ＞かつ同一ユニット演算子セル列に属する３つのユニット演算子セルにおける１つのＳＯＩトランジスタがそれぞれ選択された場合における記憶データとセンスアンプの出力信号の論理値との関係を一覧にして示す図である。
【図５９】データ読出時におけるビット線ＲＢＬおよびＺＲＢＬを流れる電流に応じた読出電位の関係を示す図である。
【符号の説明】
【０４２５】
１０  演算子セルアレイ、１２  行選択駆動回路、１３  制御用デコーダ、１４  メインアンプ回路、１８  データパス、２０  制御回路、２６  センスアンプ帯、２７  論理演算回路、１０１〜１０５  半導体信号処理装置、ＡＴ，ＡＴＩ，ＡＴＪ，ＡＴＫ  アクセストランジスタ、ＢＬ  ビット線、ＢＵＦ１，ＢＵＦ２  バッファ、ＤＭＣ，ＤＭＣＡ１，ＤＭＣＡ２  ダミーセル、ＤＭＣＢ，ＤＭＣＢ１  ダミーセル、ＲＷＤＶＩ，ＲＷＤＶＪ，ＲＷＤＶＫ，ＤＲＷＤＶ１，ＤＲＷＤＶ２  読出ドライバ、ＤＲＷＬ１，ＤＲＷＬ２  ダミー読出ワード線、ＤＳＬ１，ＤＳＬ２  ダミーソース線、ＤＷＤＶ，ＤＷＤＶＡ１，ＤＷＤＶＡ２，ＤＷＤＶＢ１，ＤＷＤＶＢ２，ＤＷＷＤＶ１，ＤＷＷＤＶ２  書込ドライバ、ＤＷＷＬ１，ＤＷＷＬ２  ダミー書込ワード線、Ｇ１，ＧＩ０〜ＧＩ３，ＧＪ０〜ＧＪ３，ＧＫ０〜ＧＫ３  ＡＮＤゲート、Ｇ２  マルチプレクサ、ＧＢＬ  グローバルビット線、ＧＲＡ  比較増幅回路、ＭＣ，ＭＣＩ，ＭＣＩ１，ＭＣＩ２，ＭＣＪ，ＭＣＪ１，ＭＣＪ２，ＭＣＫ，ＭＣＫ１，ＭＣＫ２  メモリセル、ＭＬＡ，ＭＬＡＩ，ＭＬＡＫ  サブメモリアレイ、ＭＬＡＳＥＬＤＶ  サブブロック選択ドライバ、ＭＴＪ，ＭＴＪＩ，ＭＴＪＩ，ＭＴＪＪ  可変磁気抵抗素子、ＮＴ１，ＮＴ２，ＮＴ３，ＮＴ４，ＮＴ５，ＮＴ６，ＮＴ７，ＳＡＴ１，ＺＳＡＴ１，ＳＡＴ２，ＺＳＡＴ２，ＴＲ１  トランジスタ、ＯＡＲ，ＯＡＲ０〜ＯＡＲ３１  演算子セルサブアレイブロック，ＰＴ１〜ＰＴ７  トランジスタ、ＲＷＤＶ，ＲＷＤＶＩ  読出ドライバ、ＲＷＬ  読出ワード線、ＳＡ，ＳＡ１，ＳＡ２  センスアンプ、ＳＡＤＶ１，ＳＡＤＶ２  センスアンプ選択ドライバ、ＳＡＬ１，ＳＡＬ２  信号線、ＳＢＬＡ，ＳＢＬＢ，ＳＢＬＣ，ＳＢＬＤ  サブブロック、ＳＬ，ＳＬＩ，ＳＬＪ，ＳＬＫ  ソース線、ＳＬＣＭ  共通ソース線、ＳＷ，ＳＷ１，ＳＷ１１，ＳＷ２，ＳＷＯＡＲ  スイッチ、ＳＭＰ  最終増幅回路、ＷＤＶ，ＷＤＶＡ１，ＷＤＶＢ１，ＷＷＤＶＩ，ＷＷＤＶＪ，ＷＷＤＶＫ  書込ドライバ、ＷＷＬ  書込ワード線、ＸＤＲ０〜ＸＤＲ３１  行ドライブ回路、ＺＢＬ  ビット線、ＺＳＡＬ１，ＺＳＡＬ２  信号線、１５  データシフト回路、ＡＤＥＣ  アドレスデコーダ、ＡＳＥＬ  アドレス選択回路、ＦＦ１〜ＦＦ４  フリップフロップ、ＸＧ１〜ＸＧ３２  制御信号生成回路、ＯＤＥＣ  演算制御回路、ＩＮＶ１〜ＩＮＶ８，ＩＮＶＡ，ＩＮＶＢ，ＩＮＶＣ，ＩＮＶＤ  反転ゲート、Ｇ１〜Ｇ４  ＮＯＲゲート、Ｇ１１〜Ｇ２８，Ｇ５１〜Ｇ１１０，Ｇ０１〜Ｇ０３，ＧＩ０〜ＧＩ３，ＧＪ０〜ＧＪ３  ＡＮＤゲート、Ｇ２９〜Ｇ３３，Ｇ１１１〜Ｇ１４０  ＯＲゲート、ＬＴ１〜ＬＴ１６  ハーフラッチ回路、ＭＮＡ  ＮチャネルＭＯＳトランジスタ、ＭＮＢ，ＭＮＣ  ＰチャネルＭＯＳトランジスタ、ＭＡ１〜ＭＡ２４  メインアンプ、ＧＭ１〜ＧＭ２４  マルチプレクサ、ＳＢＬ０，ＳＢＬ１，ＳＢＬ２，ＳＢＬ３  サブブロック、１９  列選択駆動回路、２８  サブ書込ワード線ドライバ帯、３４  ダミーセル帯、３６  読出ポート選択回路、ＲＢＬ，ＺＲＢＬ  ビット線、ＢＬＥＱ，ＢＬＥＱ０，ＢＬＥＱ１  イコライズ回路、ＢＳＤＶ  サブアレイブロック選択ドライバ、ＤＭＣ０，ＤＭＣ１  ダミーセル、ＤＴＡ，ＤＴＢ０，ＤＴＢ１  ダミートランジスタ、ＮＱ１，ＮＱ２，ＰＱ１，ＰＱ２  ＳＯＩトランジスタ、ＯＰＳＥＬＤＶ  演算選択ドライバ、ＳＬ，ＳＬＥＸ  ソース線、ＤＭＳＷ１，ＳＷ，ＳＷ１，ＳＷ１１，ＳＷ２，ＳＷＯＡＲ，ＰＲＳＷＡ，ＰＲＳＷＢ  スイッチ、ＰＲＳＷＣ０，ＰＲＳＷＣ１  スイッチ回路、ＶＲＥＦ１〜ＶＲＥＦ４  基準電圧源、ＷＷＡＤＶ，ＷＷＢＤＶ  書込ドライバ、ＷＤＡＴＡＤＶ，ＷＤＡＴＢＤＶ  書込データドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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