(57)【要約】【課題】  ドハティ（doherty）増幅器において、高価な増幅素子のみを用いることなく、増幅効率を維持したまま、より経済的に有利な増幅器を構成する。【解決手段】    ドハティ増幅器において、キャリア増幅器に用いる増幅素子としてピーク増幅器に用いる増幅素子よりも効率特性の良好な増幅素子を用い、ピーク増幅器に用いる増幅素子として効率特性がキャリア増幅器で用いられる増幅素子より劣る増幅素子を用いる。【効果】  効率特性の異なる増幅素子を用いることで、増幅効率を劣化させずに経済的に有利にドハティ増幅器を構成することができる。【選択図】  図４
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【特許請求の範囲】
【請求項１】
入力信号を分配する入力分配回路と、該入力分配回路の一方の出力信号をＡＢ級で動作して増幅する第１の増幅器と、該入力分配回路の他方の出力信号をＢ級またはＣ級で動作して増幅することで前記第１の増幅器が飽和する入力レベル以上において動作する第２の増幅器と、第１の増幅器の出力インピーダンスを可変する第１の伝送線路と、第２の増幅器の出力インピーダンスを可変する第２の伝送線路と、第１の増幅器の出力と第２の増幅器の出力との位相を調整する第３の伝送線路と、前記第１の増幅器と第２の増幅器の出力信号を合成する出力合成回路とを備えた増幅器において、
前記第１の増幅回路に用いる増幅素子として前記第２の増幅回路に用いる増幅素子よりも高効率な増幅素子を用いることを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関し、複数の増幅回路の出力を合成して出力とする増幅器に関する。
【背景技術】
【０００２】
従来、CDMA（Code Division Multiple Access）信号やマルチキャリア信号を電力増幅する場合、共通増幅器に歪補償手段を付加し、共通増幅器の動作範囲を飽和領域付近まで広げることで低消費電力化を図っていた。歪補償手段としては、フィードフォワード歪補償やプリディストーション歪補償などがある。しかし、低消費電力化の要求が高まる一方、このような歪補償手段だけでは低消費電力化の限界が近づいており、近年、新たな高効率増幅器としてドハティ（doherty）増幅器が注目され、実用化されている（例えば、非特許文献１を参照。）
【０００３】
図１は従来のドハティ増幅器の構成図である。１は入力端子、２は分配器、３は移相器、４はキャリア増幅器、５はピーク増幅器、６はドハティ合成部、７はλ／４変成器、８は出力端子、９は出力負荷である。
【０００４】
まず、入力端子１から入った信号は、分配器２で分配される。分配された一方の信号は、キャリア増幅器４に入力される。キャリア増幅器４は、増幅素子４２と、増幅素子４２の入力側と整合を取る入力整合回路４１と、増幅素子４２の出力側と整合を取る出力整合回路４３から構成されており、入力された上記一方の信号を増幅して出力する。そしてキャリア増幅器４の出力は、λ/４変成器６１でインピーダンス変換される。
【０００５】
また、分配器２で分配されたもう一方の信号は、移相器３で位相を９０度遅らされ、ピーク増幅器５に入力される。ピーク増幅器５はキャリア増幅器４と同様に、入力整合回路５１と、増幅素子５２と、出力整合回路５３から構成されており、入力された上記信号を増幅して出力する。
【０００６】
上記λ/４変成器６１からの出力及びピーク増幅器５からの出力は合成点６２において合成される。合成された信号は、出力負荷Ｚ0に整合するため、λ/４変成器７でインピーダンス変換され、出力端子８を介して出力負荷９に接続される。ここで、λ/４変成器６１と合成点６２とを合わせて、ドハティ合成部６と呼ぶ。
【０００７】
キャリア増幅器４とピーク増幅器５はそれぞれ、増幅素子４２がＡＢ級にバイアスされ、増幅素子５２がＢ級又はＣ級にバイアスされている点で異なる。そのため、増幅素子５２が動作する入力までは増幅素子４２は単独で動作し、増幅素子４２が飽和領域に入る（増幅素子４２の線形性が崩れ始める）と増幅素子５２が動作し始め、増幅素子４２とともに負荷を駆動する。このとき増幅出力整合回路４３の負荷線は、高い抵抗から低い抵抗へ移動するが、増幅素子４２は飽和領域にあるので効率は良い。入力端子１からの入力が更に増加すると、増幅素子５２も飽和し始めるが、増幅素子４２、５２ともに飽和しているのでこのときも効率は良い。
【０００８】
図２は、図１のドハティ増幅器に係る理論上のコレクタ効率ないしドレイン効率とバックオフの関係を示す図である。なおここでいうコレクタ効率とは、コレクタに印加される電源の電圧とその電源から供給される電流の積に対する、コレクタから取り出せる無線周波出力電力の割合の意味であり、ドレイン効率についても同様である。また、図２の横軸はバックオフであり、増幅素子４２、５２の両方が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対しどれだけ余裕があるかを示す数値である。
【０００９】
図２において、点線は、一般的なＢ級増幅器の効率を示し、実線は、簡単なモデルにおけるドハティ増幅器の効率を示している。
【００１０】
入力レベルがＡ区間にあるときは、基本的にキャリア増幅器４のみ動作する。バックオフが６ｄＢになる付近でキャリア増幅器４は飽和し始め、効率はＢ級増幅器の最大効率付近まで達する。ドハティ増幅器の最大出力をＰ0とすると、このときキャリア増幅器４の出力は約Ｐ0／４である。
【００１１】
バックオフが６ｄＢ以下のＢ区間では、入力レベルが増加するに従い、キャリア増幅器４の出力は約Ｐ0／４からＰ0／２へ増加し、ピーク増幅器５の出力はほぼ０からＰ0／２へ増加する。このときキャリア増幅器４及びピーク増幅器５の出力電力の和は、入力端子１への入力電力に対し、区間Ａのときと同じ比例定数で比例する。ピーク増幅器５が動作し始めると効率は一旦低下するが、キャリア増幅器５も飽和し始めるコンプレッション点で再びピークを迎える。コンプレッション点において、キャリア増幅器４とキャリア増幅器５の出力は等しくなる。
【００１２】
ここで、現在普及しているW-CDMA（Wideband Code Division Multiple Access）等のデジタル変調方式を用いた通信においては、その原理上、増幅器の平均出力電力に対して飽和電力を十分に大きくする、すなわちバックオフを十分に取る必要がある。CDMA信号やマルチキャリア信号は高いピークファクタ、すなわちピーク電力と平均電力の比を有するが、通常の増幅器では７〜１２ｄＢのピークファクタに対応できるように、コンプレッション点からその分を下げた点を動作点としている。
【００１３】
このように、ドハティ増幅器は、主として作用する増幅器（上記のキャリア増幅器４）が飽和しても、それ以上のレベルの部分を補助的な増幅器である他の増幅器（上記のピーク増幅器５）で増幅し、これら２ つの増幅器の出力信号を合成して出力するものであり、増幅効率に優れた電力増幅器として注目されている。
【非特許文献１】W. H. Doherty著 “A New High Efficiency Power Amplifier for Modulated Waves", Proc. IRE, Vol. 24, No. 9, Sept. 1936
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ドハティ増幅器を構成する場合の増幅素子としては、シリコン系のLD−MOS FET（Lateral Diffused−Metal Oxide Semiconductor  Field Effect Transistor）や化合物系のGaAs  FET、GaN  FETなどの種類がある。一般的に、化合物系の増幅素子はシリコン系のものに比べて効率は高いが、同時に価格も高くなる。一方、経済的に増幅器を構成する目的で、効率は劣化するものの安価なシリコン系を採用する場合も多いが、化合物系の増幅素子を使用する場合に比べて性能（効率）は低下する。
【００１５】
本発明は、上記課題を解決するため、効率特性の異なる増幅素子を用いることで、増幅効率を劣化させることなく経済的に有利にドハティ増幅器を構成することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明では、入力信号を分配する入力分配回路と、該入力分配回路の一方の出力信号をＡＢ級で動作して増幅する第１の増幅器と、該入力分配回路の他方の出力信号をＢ級またはＣ級で動作して増幅することで前記第１の増幅器が飽和する入力レベル以上において動作する第２の増幅器と、第１の増幅器の出力インピーダンスを可変する第１の伝送線路と、第２の増幅器の出力インピーダンスを可変する第２の伝送線路と、第１の増幅器の出力と第２の増幅器の出力との位相を調整する第３の伝送線路と、前記第１の増幅器と第２の増幅器の出力信号を合成する出力合成回路とを備えた増幅器において、前記第１の増幅回路に用いる増幅素子として前記第２の増幅回路に用いる増幅素子よりも高効率な増幅素子を用いることを特徴とする。
【発明の効果】
【００１７】
ドハティ増幅器は、原理上、低入力時には、片側の増幅器は動作せず、１つの増幅器（キャリア増幅器）で動作し、ピーク信号が入力された時のみ、もう片側の増幅器（ピーク増幅器）が動作する。ここで、ピーク増幅器は常時動作しているわけでなく、また、動作点付近では平均電力の効率にほとんど影響を及ぼさない。上記のことから、本発明のように、常時飽和状態で動作するキャリア増幅器（ABクラス）には、効率特性の良好な一方で高価な増幅素子を用い、ピーク信号が入力された時のみ動作するピーク増幅器（Cクラス）には、キャリア増幅器と比較して効率特性が多少劣るが安価な増幅素子を用いることにより、高価な増幅素子のみで構成する場合に比べて、経済的に有利なドハティ増幅器を構成することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施例を説明する。
【００１９】
図３は図１に示すドハティ増幅器の入出力特性の例である。横軸はバックオフであり、増幅素子４２、５２の両方が飽和する最小の入力端子１への入力レベル、即ちコンプレッションポイントを０ｄＢとし、入力レベルがコンプレッションポイントに対してどれだけ余裕があるかを示す数値である。縦軸は、出力端子８での出力レベルである。
【００２０】
図３中のBは、キャリア増幅器をABクラスとして動作させた場合の入出力特性であり、6ｄBバックオフ点の出力レベルは、キャリア増幅器とピーク増幅器を合成した最大出力レベルをPoとすると、Po/４である。キャリア増幅器はこの点では飽和状態にあり、また、6ｄBバックオフ点から0ｄBバックオフ点までの領域では、飽和状態を維持しながら、出力レベルがPo/2まで上昇する。
【００２１】
図３中のCは、ピーク増幅器をCクラスとして動作させた場合の入出力特性であり、6ｄBバックオフ点から0ｄBバックオフ点に向かって出力レベルが増加し、０ｄBバックオフ点で出力レベルがPo/2となる。
【００２２】
図３中のAは、キャリア増幅器とピーク増幅器を合成した場合の入出力特性であり、6ｄBバックオフ点から、BとCが合成しAの入出力特性となる。０ｄBバックオフ点の出力レベルはPoである。ここで、上記の図３の説明のように、6ｄBバックオフ点以上では、ピーク増幅器は動作していないということが分かる。
【００２３】
次に図４のドハティ増幅器の効率特性例について説明する。図４はドハティ増幅器の効率特性の例を示す図であり、図２と同様、縦軸はドハティ増幅器に係る効率（コレクタ効率ないしドレイン効率）、横軸はバックオフである。
【００２４】
図４中のDは、キャリア増幅器（ABクラス）とピーク増幅器（Cクラス）の両方を同じ効率特性の増幅素子で構成した場合の効率特性の例である。6ｄBバックオフ点でキャリア増幅器が飽和し最大効率となる。また、6ｄBバックオフ点から0ｄBバックオフ点までの領域では、ピーク増幅器が飽和状態を維持したキャリア増幅器に合成するため、多少効率特性が劣化するが、ピーク増幅器も飽和状態である0ｄBバックオフ点で再び最大効率となる。
【００２５】
一方、図４中のEは、キャリア増幅器（ABクラス）の増幅素子の効率よりピーク増幅器（Cクラス）の増幅素子の効率が劣る場合の効率特性である。まず、6ｄBバックオフ点でキャリア増幅器が飽和し最大効率となる。しかし、6ｄBバックオフ点から0ｄBバックオフ点までの領域では、ピーク増幅器が飽和状態を維持したキャリア増幅器に合成することによる効率特性の劣化分に加えてピーク増幅素子単体の効率劣化分のために、効率がD（キャリア増幅器とピーク増幅器を同じ効率特性の増幅素子で構成した場合）より劣化する。
【００２６】
ただし、ピークファクタが6ｄB以上の信号を増幅する場合、通常、増幅器の増幅素子のバックオフを6ｄB以上とるため、上記ピーク増幅器の素子単体による劣化分は動作点付近の平均電力の効率にほとんど影響を及ぼさない。そのため、E（ピーク増幅器の増幅素子の効率がキャリア増幅器の増幅素子より劣る場合）の効率特性でも動作点付近の効率性能はほとんど劣化しない。
【００２７】
このように、ピーク増幅器の増幅素子単体の効率性能がキャリア増幅器の増幅素子の効率性能より劣っている場合でも、6ｄBバックオフ点以上では動作点付近の効率性能をほとんど劣化させずにすむ。そのため、ピークファクタが6ｄB以上の信号を増幅する場合、ピーク増幅器の効率をキャリア増幅器の効率より低くすることが可能になり、経済的により有利なドハティ増幅器を構成することができる。
【００２８】
以下、本発明の実施構成の例を説明する。
【００２９】
本発明に係る増幅器の構成は、キャリア増幅器の増幅素子及びピーク増幅器の増幅素子以外、図１の従来のドハティ増幅器と同様の構成である。そのため、増幅素子以外の構成についての説明は従来例と同様であり、ここでは省略する。また、キャリア増幅器を構成する増幅素子に付する番号は４２、ピーク増幅器を構成する増幅素子に付する番号は５２とし、図１の従来のドハティ増幅器と同様とする。
【００３０】
ここで、本発明の実施例では、キャリア増幅器を構成する増幅素子４２として、効率特性の良好な増幅素子である化合物系素子、例えばGaAs  FETやGaN  FETを適用する。また、ピーク増幅器を構成する増幅素子５２として、一般的に化合物系素子よりも効率特性の劣るシリコン系素子、例えばLD-MOS  FETを適用する。
【００３１】
図５は増幅素子の種類が違う場合の効率特性の例を示す図である。図５中のFはGaN  FETの効率特性例であり、Gは、LD-MOS  FETの効率特性例である。このように増幅素子の種類の違いによって効率特性が異なっており、LD-MOS  FETの効率特性はGaN  FETの効率特性に比べて劣っていることが分かる。
【００３２】
また、上記の例のように増幅素子の種類が異なる場合だけでなく、別の実施例として、同一種類の増幅素子の中から効率の高いものを選別してキャリア増幅器を構成する増幅素子４２として用い、効率の低いものをピーク増幅器を構成する増幅素子５２として用いる。
【００３３】
上記のように、同一の増幅素子の中から効率の異なるものを選別して増幅器に適用することで、同一の増幅素子の中で効率性能にばらつきがある場合であっても、ドハティ増幅器全体としての効率を大きく落とすことなく、経済的に有利に増幅器を構成することが可能となる。
【産業上の利用可能性】
【００３４】
本発明は、ドハティ増幅器において、高価な増幅素子のみで構成する場合に比べて、経済的に有利なドハティ増幅器を構成することが可能という、優れた効果を得ることができる。
【図面の簡単な説明】
【００３５】
【図１】従来のドハティ増幅器の構成図
【図２】図１のドハティ増幅器に係る理論上のコレクタ効率ないしドレイン効率を示す図
【図３】ドハティ増幅器の入出力特性例
【図４】ドハティ増幅器の効率特性例
【図５】増幅素子の種類が違う場合の効率特性例
【符号の説明】
【００３６】
１  入力端子
２  分配器
３  移相器
３１  伝送線路
３３  伝送線路
３４  伝送線路切り替えスイッチ
４  キャリア増幅器
４１  入力整合回路
４２  増幅素子
４３出力整合回路
５  ピーク増幅器
５１  入力整合回路
５２  増幅素子
５３  出力整合回路
６  ドハティ合成部
６１  λ／４変成器
６２  ノード
７    λ／４変成器
８    出力端子
９    出力負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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