(57)【要約】【課題】抵抗素子と容量素子との並列回路が半導体スイッチング素子のコレクタ−ゲート間に設けられている構成において、容量素子が過充電されないように放電経路を確保することができる、スイッチング装置の提供を目的とする。【解決手段】半導体スイッチング素子Ｑ１のスイッチング装置であって、半導体スイッチング素子Ｑ１のコレクタ−ゲート間に設けられ、並列接続された抵抗素子Ｒ１と容量素子Ｃ１とを有する並列回路と、前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が第１の基準値を超えると前記並列回路側の向きに電流を流すツェナーダイオードＺ１，Ｚ２と、前記並列回路と前記コレクタとの間に設けられ、前記並列回路側の向きに自身に印加される電圧が第２の基準値を超えると前記コレクタ側の向きに電流を流すツェナーダイオードＺ３とを備えることを特徴とする、スイッチング装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体スイッチング素子を備え、
前記半導体スイッチング素子のスイッチング装置であって、
前記半導体スイッチング素子のコレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が第１の基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記並列回路側の向きに自身に印加される電圧が第２の基準値を超えると前記コレクタ側の向きに電流を流す第２の電流制限素子とを備えることを特徴とする、スイッチング装置。
【請求項２】
前記第２の基準値は、前記半導体スイッチング素子のコレクタの電圧上昇により前記並列回路の耐圧が超えないように設定される、請求項１に記載のスイッチング装置。
【請求項３】
前記半導体スイッチング素子は、該半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータのスイッチング素子である、請求項１又は２に記載のスイッチング装置。
【請求項４】
前記第２の電流制限素子は、ツェナーダイオードである、請求項１から３のいずれか一項に記載のスイッチング装置。
【請求項５】
前記第２の電流制限素子は、バリスタである、請求項１から３のいずれか一項に記載のスイッチング装置。
【請求項６】
コレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が第１の基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記並列回路側の向きに自身に印加される電圧が第２の基準値を超えると前記コレクタ側の向きに電流を流す第２の電流制限素子と、を備える複数の半導体スイッチング素子を有し、
第１の半導体スイッチング素子のエミッタと第２の半導体スイッチング素子のコレクタとを接続した構成が含まれる、スイッチング装置。
【請求項７】
前記第２の基準値は、前記半導体スイッチング素子のコレクタの電圧上昇により前記並列回路の耐圧が超えないように設定される、請求項６に記載のスイッチング装置。
【請求項８】
前記第１の半導体スイッチング素子は、該第１の半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータの上アーム素子であり、
前記第２の半導体スイッチング素子は、該第２の半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータの下アーム素子である、請求項６又は７に記載のスイッチング装置。
【請求項９】
前記第２の電流制限素子は、ツェナーダイオードである、請求項６から８のいずれか一項に記載のスイッチング装置。
【請求項１０】
前記第２の電流制限素子は、バリスタである、請求項６から８のいずれか一項に記載のスイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子のスイッチング装置に関する。
【背景技術】
【０００２】
従来技術として、コレクタとエミッタとゲートとを有する電力半導体コンポーネントをサージ電圧から保護する装置が知られている（例えば、特許文献１参照）。この保護装置は、図９（ａ）に示されるように、直列に接続されたｎ＋Ｎ個のツェナーダイオードＺ１からＺｎ＋Ｎを含む主枝路１と、主枝路１のＮ個のツェナーダイオードＺｎ＋１からＺｎ＋Ｎに並列に接続されたコンデンサ５を含む二次枝路２と、二次枝路２のコンデンサ５に並列に接続された抵抗器８を含む追加枝路３とを備えるものである。また、主枝路１は、ｎ＋Ｎ個のツェナーダイオードＺ１からＺｎ＋Ｎに直列に接続された抵抗器６とそれらのｎ＋Ｎ個のツェナーダイオードと逆向きの保護ダイオード７とを含んでいる。
【０００３】
特許文献１の開示内容によると、主枝路１のＮ個のツェナーダイオードＺｎ＋１からＺｎ＋Ｎに並列にコンデンサ５を接続することによって、静的閾値電圧Ｖｓｔａｔｉｃ（＝（ｎ＋Ｎ）×Ｖｚ）と動的閾値電圧Ｖｄｙｎａｍｉｃ（＝ｎ×Ｖｚ）とを設けて、ＩＧＢＴのオフ時にＶｃｅが動的閾値電圧Ｖｄｙｎａｍｉｃへの到達によってサージ電圧を制限することを図っているとともに、ＩＧＢＴが短絡などにより不飽和状態になった場合であっても、コンデンサ５に並列接続された抵抗器８を介して不飽和期間中にコンデンサ５を放電可能にすることによって、正常動作時と同様に、ＩＧＢＴのオフ時のサージ電圧を動的閾値Ｖｄｙｎａｍｉｃで制限することを図っている。
【特許文献１】特開２００３−１９９３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図９（ａ）の保護ダイオード７は、一般に、ゲート側からコレクタ側に電流が回り込むことによる誤作動を防止する逆流防止ダイオードであることが知られている。しかしながら、図９（ｂ）に示されるように、逆流防止ダイオードＤをコンデンサＣに対してコレクタ側に設けた構成では、コレクタに印加される電圧が高くなることによりコンデンサＣに過電圧が印加されても、逆流防止ダイオードＤの存在によって、放電抵抗Ｒを介してのみしか過充電分を放電できない。
【０００５】
そこで、本発明は、抵抗素子と容量素子との並列回路が半導体スイッチング素子のコレクタ−ゲート間に設けられている構成において、当該容量素子が過充電されないように放電経路を確保することができる、スイッチング装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、第１の発明に係るスイッチング装置は、
半導体スイッチング素子を備え、
前記半導体スイッチング素子のスイッチング装置であって、
前記半導体スイッチング素子のコレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が第１の基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記並列回路側の向きに自身に印加される電圧が第２の基準値を超えると前記コレクタ側の向きに電流を流す第２の電流制限素子とを備えることを特徴とする。
【０００７】
第２の発明は、第１の発明に係るスイッチング装置であって、
前記第２の基準値は、前記半導体スイッチング素子のコレクタの電圧上昇により前記並列回路の耐圧が超えないように設定されることを特徴とする。
【０００８】
第３の発明は、第１又は第２の発明に係るスイッチング装置であって、
前記半導体スイッチング素子は、該半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータのスイッチング素子であることを特徴とする。
【０００９】
第４の発明は、第１から第３のいずれか一の発明に係るスイッチング装置であって、
前記第２の電流制限素子は、ツェナーダイオードであることを特徴とする。
【００１０】
第５の発明は、第１から第３のいずれか一の発明に係るスイッチング装置であって、
前記第２の電流制限素子は、バリスタであることを特徴とする。
【００１１】
また、上記目的を達成するため、第６の発明に係るスイッチング装置は、
コレクタ−ゲート間に設けられ、並列接続された抵抗素子と容量素子とを有する並列回路と、
前記並列回路と前記コレクタとの間に設けられ、前記コレクタ側の向きに自身に印加される電圧が第１の基準値を超えると前記並列回路側の向きに電流を流す第１の電流制限素子と、
前記並列回路と前記コレクタとの間に設けられ、前記並列回路側の向きに自身に印加される電圧が第２の基準値を超えると前記コレクタ側の向きに電流を流す第２の電流制限素子と、を備える複数の半導体スイッチング素子を有し、
第１の半導体スイッチング素子のエミッタと第２の半導体スイッチング素子のコレクタとを接続した構成が含まれることを特徴とする。
【００１２】
第７の発明は、第６の発明に係るスイッチング装置であって、
前記第２の基準値は、前記半導体スイッチング素子のコレクタの電圧上昇により前記並列回路の耐圧が超えないように設定されることを特徴とする。
【００１３】
第８の発明は、第６又は第７の発明に係るスイッチング装置であって、
前記第１の半導体スイッチング素子は、該第１の半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータの上アーム素子であり、
前記第２の半導体スイッチング素子は、該第２の半導体スイッチング素子のコレクタの電圧が変動し得るインバータ又はコンバータの下アーム素子であることを特徴とする。
【００１４】
第９の発明は、第６から第８のいずれか一の発明に係るスイッチング装置であって、
前記第２の電流制限素子は、ツェナーダイオードであることを特徴とする。
【００１５】
第１０の発明は、第６から第８のいずれか一の発明に係るスイッチング装置であって、
前記第２の電流制限素子は、バリスタであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、抵抗素子と容量素子との並列回路が半導体スイッチング素子のコレクタ−ゲート間に設けられている構成において、当該容量素子が過充電されないように放電経路を確保することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。図１は、本発明に係るスイッチング装置の一実施形態であるモータ／ジェネレータ駆動システム１００の概略構成図である。モータ／ジェネレータ駆動システム１００は、直流電源の車載のバッテリ１０と、バッテリ１０の出力電圧を昇圧するＤＣ−ＤＣコンバータ２０と、ＤＣ−ＤＣコンバータ２０による昇圧後の出力電圧（以下、「昇圧電圧」という）を安定させる平滑コンデンサ３０と、ＤＣ−ＤＣコンバータ２０による昇圧電圧を三相交流に変換してブラシレスＤＣモータなどのモータ５０を制御するインバータ４０とを有している。なお、インバータ４０は、ジェネレータ６０によって発電された電力を制御するものでもよい。また、ＤＣ−ＤＣコンバータ２０は、インバータ４０側からの入力電圧を降圧変換してその降圧電圧をバッテリ１０側に出力するものでもよい。
【００１８】
ＤＣ−ＤＣコンバータ２０は、スイッチングレギュレータなどの電圧変換制御回路によって、バッテリ１０側の電圧を昇圧変換してインバータ４０側に昇圧電圧を出力する（又は、インバータ４０側の電圧を降圧変換してバッテリ１０側に降圧電圧を出力する）。この昇圧電圧（インバータ４０側の電圧）が、インバータ４０内の、上アーム側のスイッチング素子と下アーム側のスイッチング素子とが接続された各相の直列回路の両端に印加される。電圧変換制御回路は、例えば、ダイオードＤ１３をコレクタ−エミッタ間に並列に備える上アーム側のスイッチング素子Ｑ１３と、ダイオードＤ１４をコレクタ−エミッタ間に並列に備える下アーム側のスイッチング素子Ｑ１４と、一端を素子Ｑ１３と素子Ｑ１４との接続点に接続され他端をバッテリ１０の出力電位に接続されるリアクトル２５と、素子Ｑ１３を駆動する駆動回路Ｃ１３と、素子Ｑ１４を駆動する駆動回路Ｃ１４とを備える。昇圧変換動作及び降圧変換動作は、周知のため、説明を省略する。
【００１９】
ＤＣ−ＤＣコンバータ２０の正極端子２２ｐは正側配線７０ｐを介してインバータ４０の正極入力端子４１ｐに接続される。また、ＤＣ−ＤＣコンバータ２０の負極端子２２ｎは負側配線７０ｎを介してインバータ４０の負極入力端子４１ｎに接続される。
【００２０】
インバータ４０は、モータ５０の制御回路４６と、ジェネレータ６０の制御回路４７とを有する。制御回路４６は、Ｕ相のスイッチング素子Ｑ１（Ｑ２）をスイッチングさせる駆動信号を出力する駆動回路Ｃ１（Ｃ２）と、Ｖ相のスイッチング素子Ｑ３（Ｑ４）をスイッチングさせる駆動信号を出力する駆動回路部Ｃ３（Ｃ４）と、Ｗ相のスイッチング素子Ｑ５（Ｑ６）をスイッチングさせる駆動信号を出力する駆動回路Ｃ５（Ｃ６）とを有する。制御回路４６は、三相（Ｕ，Ｖ，Ｗ）の駆動信号（例えば、ＰＷＭ信号）に従い各スイッチング素子のオン／オフを制御することによって、ＤＣ−ＤＣコンバータ２０による昇圧後の直流電力を交流電力に変換してモータ５０を駆動する。すなわち、モータ５０の三相巻線に制御回路４６によって三相交流電流を流すと回転磁界が発生することを利用して、モータ５０の回転が制御される。ジェネレータ６０の制御回路４７は、制御回路４６と制御方法が異なるだけであって、制御回路４６と同様の構成であるので、その説明を省略する。
【００２１】
なお、スイッチング素子Ｑ１〜Ｑ１４は、ＮチャンネルＩＧＢＴ，ＮチャンネルＭＯＳＦＥＴ，ｎｐｎ型バイポーラトランジスタ等の半導体から構成される素子である。
【００２２】
スイッチング素子Ｑ１，３，５は、インバータ４０の正極入力端子４１ｐの電源電圧に短絡するハイサイドのスイッチング素子であり、スイッチング素子Ｑ２，４，６は、インバータ４０の負極入力端子４１ｎのグランド電圧（基準電圧）に短絡するローサイドのスイッチング素子である。各スイッチング素子Ｑ１〜６には、ダイオードが並列に接続（又は、内蔵）される。各ダイオードＤ１〜６は、グランドから電源電圧への方向（エミッタからコレクタへの方向）を順方向とする（電源電圧側がカソードとなる）。スイッチング素子Ｑ１３，Ｑ１４も同様である。
【００２３】
スイッチング素子Ｑ１とＱ２との接続点Ｐｕは、インバータ４０のＵ相出力端子４２ｕを介して、モータ５０のＵ相コイルに接続される。スイッチング素子Ｑ３とＱ４との接続点Ｐｖは、インバータ４０のＶ相出力端子４２ｖを介して、モータ５０のＶ相コイルに接続される。スイッチング素子Ｑ５とＱ６との接続点Ｐｗは、インバータ４０のＷ相出力端子４２ｗを介して、モータ５０のＷ相コイルに接続される。
【００２４】
図２は、インバータ４０のＵ相の制御回路の詳細構成図である。インバータ４０の他相の制御回路についても同様の構成のため、その説明は省略する。ＤＣ−ＤＣコンバータ２０の電圧変換制御回路についても、同様の構成でもよい。
【００２５】
スイッチング素子Ｑ１は、直流電源の電源電圧ＶＤ（正極入力端子４１ｐの電源電圧に相当）に短絡するハイサイドのスイッチング素子であり、スイッチング素子Ｑ２は、グランド電圧（基準電圧）に短絡するローサイドのスイッチング素子である。スイッチング素子Ｑ１，Ｑ２のそれぞれのコレクタ−エミッタ間にはダイオードＤ１，Ｄ２が並列に接続（又は、内蔵）される。ダイオードＤ１，Ｄ２は、グランドから電源電圧への方向（エミッタからコレクタへの方向）を順方向とするフリーホイールダイオードである。スイッチング素子Ｑ１のエミッタとＱ２のコレクタとの接続点Ｐｕは、モータ５０のＵ相コイルに接続される。
【００２６】
また、ゲート駆動回路Ｃ１は、スイッチング素子Ｑ１をスイッチングさせる駆動信号を出力し、ゲート抵抗Ｒｇ１を介して、スイッチング素子Ｑ１をオン／オフさせる。同様に、ゲート駆動回路Ｃ２は、スイッチング素子Ｑ２をスイッチングさせる駆動信号を出力し、ゲート抵抗Ｒｇ２を介して、スイッチングＱ２をオン／オフさせる。
【００２７】
スイッチング素子Ｑ１（Ｑ２）のコレクタ−ゲート間には、高耐圧ツェナーダイオードＺ１，Ｚ２（Ｚ４，Ｚ５）と、逆流及び過充電防止用ツェナーダイオードＺ３（Ｚ６）と、高耐圧コンデンサＣ１（Ｃ２）と放電用抵抗Ｒ１（Ｒ２）との並列回路とを備える。
【００２８】
スイッチング素子Ｑ１（Ｑ２）のコレクタ−エミッタ間にサージが発生し、コレクタ−エミッタ間電圧Ｖｃｅが直列接続されたツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）の降伏電圧（ツェナー電圧）によって設定され得る切替閾値Ｖｔｈを超えると、ツェナーＺ１，Ｚ２がオンして、ツェナーダイオードＺ３（Ｚ６）を介して、コンデンサＣ１（Ｃ２）の充電が始まる。スイッチング素子の駆動時にゲートからコレクタへ電流が流れるのを防止するツェナーダイオードＺ３（Ｚ６）は、サージ電圧が発生するコレクタ側との間にツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）が存在するため、高耐圧品でなくてもよい（例えば、２０Ｖ耐圧）。Ｚ１等の高耐圧ツェナーダイオードの段数は、切替閾値Ｖｔｈをどのような値に設定するかによって、決められる。例えば、切替閾値Ｖｔｈを５５０Ｖに設定するならば、図２に示されるように、ツェナー電圧２７０Ｖの高耐圧ツェナーダイオード２段とダイオード１段とを直列に接続すればよい。このオーダーの耐圧であれば、小型の表面実装パッケージを利用することができる。このような製品は、市場に多品種流通しているので、豊富なツェナー電圧値を選択することができ、実機でのサージ電圧の調整作業も容易となる。
【００２９】
切替閾値Ｖｔｈの温度特性については、例えば、コレクタ−エミッタ間電圧の絶対最大定格Ｖｃｅｓ＝１３００Ｖ程度のＩＧＢＴでは、Ｖｃｅｓの温度係数が約＋０．５〜０．６Ｖ／℃である。一方、Ｖｔｈを５５０Ｖ付近に設定すれば、２７０Ｖツェナーの温度係数が約＋０．２５Ｖ／℃であるため、２段直列にすると約＋０．５Ｖ／℃となる。したがって、ほぼＶｃｅｓとＶｔｈの温度特性がそろうため、全温度範囲で安定した動作が可能となる。
【００３０】
高耐圧コンデンサＣ１（Ｃ２）の耐圧は、高耐圧ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）と直列接続となるため、低く抑えることが可能となる。例えば、電源電圧ＶＤ（＝６５０Ｖ）、コレクタ−エミッタ間に発生し得るサージ電圧が１０００Ｖ以下、切替閾値Ｖｔｈ（＝５５０Ｖ）とすれば、高耐圧コンデンサＣ１（Ｃ２）にかかる電圧は通常動作時でも最大で４５０Ｖになる。４０％増しのマージンをみて６３０Ｖ耐圧品を使用したとしても、高耐圧ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）がない場合に比べ約半分の耐圧品を使用することができるようになる。コンデンサＣ１（Ｃ２）はスイッチング素子Ｑ１（Ｑ２）のコレクタ−ゲート間に接続されているため、ミラー効果が有効に働き、ｐＦオーダーの小容量値（例えば、１０００ｐＦ）にて十分な効果が得られる。つまり、コレクタ−エミッタ間電圧Ｖｃｅが切替閾値Ｖｔｈ以上になると、等価的にスイッチング素子Ｑ１（Ｑ２）の帰還容量が増加するため、オフサージ電圧を抑制することができる。このオーダーの耐圧、容量値であれば、高周波特性に優れた小型のチップ積層セラミックコンデンサが使用できるようになる。また、チップ積層セラミックコンデンサは、市場に多品種流通しているため、豊富な定数が選択でき、実機でのサージ電圧調整作業も容易になる。
【００３１】
放電用抵抗Ｒ１（Ｒ２）は、コンデンサＣ１（Ｃ２）に充電された電荷を放電するためのものである。スイッチング素子Ｑ１（Ｑ２）のコレクタ−エミッタ間に次のサージが発生する時（例えば、半導体スイッチング素子Ｑ１（Ｑ２）が次回ターンオフする時）までに、コンデンサＣ１（Ｃ２）の電圧が下限電圧（＝ＶＤ−Ｖｔｈ）まで下がるような放電用抵抗Ｒ１（Ｒ２）が設定されるとよい（なお、下限電圧（＝ＶＤ−Ｖｔｈ）は、ツェナーダイオードＺ３（Ｚ６）のダイオードドロップ分は除いている）。したがって、放電用抵抗Ｒ１（Ｒ２）の抵抗値は、ｋΩからＭΩオーダー（例えば、１ｋΩ以上１ＭΩ以下）であればよい。
【００３２】
放電用抵抗Ｒ１（Ｒ２）の抵抗値を高く設定することによって、切替閾値Ｖｔｈを電源電圧ＶＤより低く設定することができる。高抵抗値にすることによってツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）を介してコレクタ側から常時流れる電流は微小となるため、発熱は無視できるからである。したがって、切替閾値Ｖｔｈは、電源電圧ＶＤより低くも高くも設定できるので、回路定数を広範囲に調整することができる。
【００３３】
図３は、オフサージ電圧を抑制する場合のタイミングチャートを示す。Ｐはスイッチング素子Ｑの損失（Ｐ＝Ｖｃｅ×Ｉｃｅ）であり、Ｖｃｅはコレクタ−エミッタ間電圧、Ｉｃｅはコレクタ電流、Ｐｔｏｎはターンオン時のスイッチング損失、Ｐｔｏｆｆはターンオフ時のスイッチング損失を示す。点線波形は図２の保護回路Ｐ１（Ｐ２）を有する場合の波形を示し、実線波形は図２の保護回路Ｐ１（Ｐ２）を有しない場合の波形を示す。スイッチング素子Ｑ１（Ｑ２）がターンオフ時において、Ｖｃｅが切替閾値Ｖｔｈ以下のときには保護回路Ｐ１（Ｐ２）の有無で差がない。しかしながら、Ｖｃｅが切替閾値Ｖｔｈを超えると、ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）がオンして、ツェナーダイオードＺ３（Ｚ６）を介して、コンデンサＣ１の充電が始まる。コンデンサＣ１はスイッチング素子Ｑ１（Ｑ２）のコレクタ−ゲート間に接続されているため、ミラー効果が有効に働き、ｐＦオーダーの小容量値にて十分な効果が得られる。つまり、ＶｃｅがＶｔｈ以上になると、スイッチング素子Ｑ１（Ｑ２）のゲート−コレクタ間の寄生容量にコンデンサＣ１（Ｃ２）が並列接続されることにより、等価的にスイッチング素子Ｑ１（Ｑ２）の帰還容量が増加するため、オフサージ電圧を抑制することができる。
【００３４】
図４は、スイッチング損失を抑制する場合のタイミングチャートを示す。点線波形は図２の保護回路Ｐ１（Ｐ２）を有する場合の波形を示し、実線波形は図２の保護回路Ｐ１（Ｐ２）を有しない場合の波形を示す。スイッチング損失を低減する場合は、ゲート抵抗Ｒｇ１（Ｒｇ２）の抵抗値を下げることによって、Ｖｃｅの立ち上がりを高速化することによって損失を低減することができる。
【００３５】
また、Ｒｇ１，Ｒｇ２の抵抗値を調整することによって、オフサージ電圧を抑えつつ、スイッチング損失を低減することも可能である。つまり、オフサージ電圧とスイッチング損失の抑制というトレードオフ特性を改善することができる。
【００３６】
図５は、高耐圧コンデンサＣ１，Ｃ２の容量値を１０００ｐＦとした場合のオフサージ電圧の波形を示した図である。図５に示されるように、保護回路Ｐ１（Ｐ２）を有しない場合の実線波形に比べ、保護回路Ｐ１（Ｐ２）を有する場合の点線波形のほうが、ターンオフ時のサージ電圧を低減することができる。
【００３７】
なお、図２の回路構成の制御応答は、高耐圧ツェナーＺ１，Ｚ２（Ｚ４，Ｚ５）のスイッチング時間（オフからオンまでの時間）が支配的である。ノイズリミッタやサージ吸収用ダイオードとして使用されることも多い高耐圧ツェナーのスイッチング時間は十分無視できる値であるため、制御遅れによりサージ電圧が増大するというおそれはなく、スイッチング周波数の高周波化にも容易に対応することができる。
【００３８】
ところで、図１に示されるように、電源電圧ＶＤはＤＣ−ＤＣコンバータ２０と平滑コンデンサ３０などによって略一定値に制御されているところ、モータ５０の回生やジェネレータ６０の発電やＤＣ−ＤＣコンバータ２０の故障などによって、電源電圧ＶＤが急激に変動する場合がある。ＤＣ−ＤＣコンバータ２０の出力経路やモータ５０の回生電力の回収経路やジェネレータ５０の発電電力の回収経路が電源電圧ＶＤに接続されているからである。特に、ＤＣ−ＤＣコンバータ２０等のこれらの複数の制御装置が電源電圧ＶＤに接続されていると、電源電圧ＶＤの変動要因となり得る現象が重複して発生することによって、想定以上に電源電圧ＶＤが急増したり急減したりするおそれがある。また、スイッチング素子Ｑ１がオン状態のときに電源電圧ＶＤが急変すれば、接続点Ｐｕの電圧（スイッチング素子Ｑ２のコレクタ電圧）も急変することになる。
【００３９】
電源電圧ＶＤが増加すると、図２に示されるように、ツェナーダイオードＺ１，Ｚ２（Ｚ４，Ｚ５）とツェナーダイオードＺ３（Ｚ６）を介して、コンデンサＣ１（Ｃ２）に電圧（＝ＶＤ−降伏電圧−ダイオード順方向電圧）が印加されることになる。しかしながら、ツェナーダイオードＺ３（Ｚ６）のツェナー電圧をコンデンサＣ１（Ｃ２）及び抵抗Ｒ１（Ｒ２）の耐圧を超えないように設定することによって、コンデンサＣ１（Ｃ２）が過充電や過電圧になる前に、放電用抵抗Ｒ１（Ｒ２）を通る放電経路とツェナーダイオードＺ３（Ｚ６）を通る放電経路の２つの経路でのコンデンサＣ１（Ｃ２）の放電が可能となる。コンデンサＣ１（Ｃ２）からの放電電力は、スイッチング素子Ｑ１がオフ状態であっても、正極入力端子４１ｐを介して、平滑コンデンサ３０やＤＣ−ＤＣコンバータ２０に供給される。
【００４０】
ツェナーダイオードＺ３（Ｚ６）のツェナー電圧は、コンデンサＣ１（Ｃ２）の耐圧値より小さい値に設定するとよい。例えば、コンデンサＣ１（Ｃ２）の耐圧が６３０Ｖの場合、その耐圧値より小さい５６０Ｖのツェナー電圧を有するツェナーダイオードをＺ３（Ｚ６）として選定すればよい。また、ツェナーダイオードＺ３（Ｚ６）のツェナー電圧は、スイッチング素子Ｑ１（Ｑ２）をオンにするためゲート電圧を印加するときに放電用抵抗Ｒ１（Ｒ２）を介してゲート側からコレクタ側に電流が流れないように、スイッチング素子Ｑ１（Ｑ２）をオンにするためのゲート電圧より大きい値に設定するとよい。
【００４１】
このように、ツェナーダイオードＺ３（Ｚ６）を通る放電経路が新たに形成されることによって、放電用抵抗Ｒ１（Ｒ２）に流れる電流が減少するため、消費電力が抑えられ、放電用抵抗Ｒ１（Ｒ２）の定格を下げることができる。また、過充電や過電圧によるコンデンサＣ１（Ｃ２）や放電用抵抗Ｒ１（Ｒ２）のショート等の故障を防ぐことができる。逆に、ツェナーダイオードＺ３（Ｚ６）のツェナー電圧に応じて、コンデンサＣ１（Ｃ２）や放電用抵抗Ｒ１（Ｒ２）の耐圧等の定格を下げるなどの調整をすることも可能になる。もちろん、インバータ４０やＤＣ−ＤＣコンバータ２０における他の上下アームの放電抵抗についても同様のことが言える。
【００４２】
したがって、上述の実施例によれば、電源電圧ＶＤが上昇しても、放電経路を確保して、放電用抵抗の消費電力の抑制や過充電によるコンデンサの破壊などを防止することができる。すなわち、コンデンサで受け入れた大電圧がツェナーダイオードＺ３（Ｚ６）の閾値を超える電圧であればコレクタ側に戻され得るので、放電用抵抗に流れる電流の減少やコンデンサの過電圧の低減を図ることができる。
【００４３】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４４】
図６は、高耐圧ツェナーダイオードＺ１，Ｚ２（Ｚ４、Ｚ５）及びツェナーダイオードＺ３（Ｚ６）との代わりに、バリスタＶ１（Ｖ２）を使った場合の構成図である。この場合も、上述の図２の場合と同様の効果が得られる。バリスタも積層セラミック製のチップ部品が多品種で流通しているため、サージ電圧の調整も容易となる。バリスタは、非直線性抵抗素子であって、印加電圧が高くなると急激にその電気抵抗が小さくなる性質を有する。抵抗値が急激に下がるときの電圧をバリスタ電圧という。
【００４５】
図７は、スイッチング素子Ｑ１のゲートエミッタ間にプルダウン抵抗Ｒｐｄを追加した場合の回路である。高耐圧ツェナーダイオードＺ１，Ｚ２の寄生容量値が、コンデンサＣ１に対して無視できない場合には、例えば、スイッチング素子Ｑ１のゲートエミッタ間にプルダウン抵抗Ｒｐｄを追加するなどによって、ゲインを調整することもできる。つまり、スイッチング素子Ｑ１のゲートに流れ込む電流の一部をＲｐｄで分流することにより、ツェナーダイオードＺ１，Ｚ２の寄生容量の影響を解消することができる。
【００４６】
図８は、スイッチング素子Ｑ１のゲートの直前に抵抗Ｒｌｐｆを追加した場合の回路である。抵抗Ｒｌｐｆとスイッチング素子Ｑ１のゲート容量とによってローパスフィルタを形成することができるので、高周波成分のノイズをカットすることができ、回路をより安定動作させることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明に係るスイッチング装置の一実施形態であるモータ／ジェネレータ駆動システム１００の概略構成図である。
【図２】インバータ４０のＵ相の制御回路の詳細構成図である。
【図３】オフサージ電圧を抑制する場合のタイミングチャートを示す。
【図４】スイッチング損失を抑制する場合のタイミングチャートを示す。
【図５】高耐圧コンデンサＣ１，Ｃ２の容量値を１０００ｐＦとした場合のオフサージ電圧の波形を示した図である。
【図６】高耐圧ツェナーダイオードＺ１，Ｚ２（Ｚ４、Ｚ５）及びツェナーダイオードＺ３（Ｚ６）との代わりに、バリスタＶ１（Ｖ２）を使った場合の構成図である。
【図７】スイッチング素子Ｑ１のゲートエミッタ間にプルダウン抵抗Ｒｐｄを追加した場合の回路である。
【図８】スイッチング素子Ｑ１のゲートの直前に抵抗Ｒｌｐｆを追加した場合の回路である。
【図９】保護回路の一例である。
【符号の説明】
【００４８】
Ｚ１，Ｚ２，Ｚ４，Ｚ５  高耐圧ツェナーダイオード
Ｚ３，Ｚ６  逆流及び過充電防止用ツェナーダイオード
Ｃ１，Ｃ２  コンデンサ
Ｒ１，Ｒ２  放電用抵抗
Ｑ１〜Ｑ１４  スイッチング素子
Ｐ１，Ｐ２  保護回路
ＶＤ  電源電圧
Ｖ１，Ｖ２  バリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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