(57)【要約】【課題】ゲート電極の形状を改良して、インパクトイオン化の原因となるドレイン端での電界集中を防止可能な薄膜トランジスタを備えた半導体装置、この半導体装置の製造方法、および当該半導体装置を素子基板として用いた電気光学装置を提供すること。【解決手段】半導体装置１０ｘの薄膜トランジスタ３０ｎにおいて、ゲート電極３ｎは、その表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有しているため、ゲート電極３ｎには、電界の集中するエッジ部分がない。このため、ゲート電極３ｎのエッジ部分に対してゲート絶縁層２を介して対向するチャネル領域１３０ｎのドレイン端では、電界が集中しないので、インパクトイオン化が発生しにくい。それ故、下地絶縁層１２上に形成された薄膜トランジスタ３０ｎであっても、良好な電流−ゲート電圧特性を有する。【選択図】図２
2009064861.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に形成された島状の半導体層、該半導体層の表面を覆うゲート絶縁層、および該ゲート絶縁層を介して前記半導体層に対向するゲート電極を備えた薄膜トランジスタを有する半導体装置において、
前記ゲート電極は、当該ゲート電極の表面を酸化してなる酸化膜により覆われて、エッジ部分が丸みを有していることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、導電性のシリコン膜からなり、
前記酸化膜は、前記シリコン膜に対する熱酸化膜からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁層は、少なくとも最上層がシリコン酸化膜からなり、
前記ゲート電極は、前記ゲート絶縁層と接する底面も酸化されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
絶縁層上に形成された島状の半導体層、該半導体層の表面を覆うゲート絶縁層、および該ゲート絶縁層を介して前記半導体層に対向するゲート電極を備えた薄膜トランジスタを有する半導体装置の製造方法において、
前記絶縁層上に前記半導体層および前記ゲート絶縁層を形成した後、
前記ゲート絶縁層の表面に前記ゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の表面を酸化させるゲート電極酸化工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記ゲート電極形成工程では、前記ゲート電極を導電性のシリコン膜により形成し、
前記ゲート電極酸化工程では、酸素含有雰囲気中で前記ゲート電極の表面に熱酸化を行なうことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極酸化工程では、３５０℃以上の温度条件で熱酸化を行なうことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極酸化工程では、８５０〜１０００℃の温度条件で熱酸化を行なうことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁層の少なくとも最上層はシリコン酸化膜により形成することを特徴とする請求項５乃至７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
請求項１乃至３の何れか一項に記載の半導体装置を備えた電気光学装置であって、
前記半導体装置は、複数の画素が形成された素子基板であることを特徴とする電気光学装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上に薄膜トランジスタを備えた半導体装置、半導体装置の製造方法、および電気光学装置に関するものである。
【背景技術】
【０００２】
薄膜トランジスタは、オペアンプなどに代表されるアナログ回路を同一基板上に内蔵した液晶装置の構成素子や、有機エレクトロルミネッセンス装置において有機エレクトロルミネッセンス素子に対する駆動用トランジスタなどに用いられている。このような用途において、薄膜トランジスタは、図１２（ａ）に示すように、絶縁層１２上に形成された島状の半導体層１ｎ、半導体層１ｎの表面を覆うゲート絶縁層２、およびゲート絶縁層２を介して半導体層１ｎに対向するゲート電極３ｎを備えている。
【０００３】
このような構成の薄膜トランジスタのドレイン電流−ゲート電圧特性は、図１２（ｂ）に点線Ｌ１２で示すように表される。図１２（ｂ）には、薄膜トランジスタの理想的なドレイン電流−ゲート電圧特性を実線Ｌ１１で示してある、これらの特性を比較すると分るように、絶縁層１２上に形成された島状の半導体層１ｎを用いた薄膜トランジスタでは、シリコン基板上に薄膜トランジスタを形成した場合と違って電荷の引き抜きができないので、インパクトイオン化が原因で電流−ゲート電圧特性が劣化している。すなわち、図１２（ａ）に示す薄膜トランジスタのチャネル領域１３０ｎにおいて、ドレイン電圧がピンチオフ点を超えるとドレイン端に比較的大きな電界が集中し、この電界が一定の電界強度を超えると、電界によって加速された電子によってインパクトイオン化が起こり、電子・正孔対が生成する。このため、本来のキャリアと逆極性のキャリアが生じ、逆極性のキャリアがドレイン電界によってチャネル領域に侵入する。このため、逆極性のキャリアによりチャネル領域１３０ｎのポテンシャルを引き下げる結果、ドレイン電流が増加することとなる。また、ゲート絶縁層２中に固定電荷を発生させて薄膜トランジスタの閾値を変化させる。
【０００４】
一方、ドレイン端の電界集中を緩和することを目的に、チャネル領域１３０ｎと隣接する位置に低濃度領域１１２ｎ、１２２ｎを設けたＬＤＤ（Lightly Doped Drain）構造が採用されることがある（例えば、特許文献１参照）。
【特許文献２】特開２００６−２３７６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、かかる低濃度領域１１２ｎ、１２２ｎを設けると、ソース−ドレイン耐圧は向上する一方、電界効果移動度が低下し、寄生抵抗が増大してしまう。このため、低濃度領域の不純物濃度を低下させるにも限界がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、ゲート電極の形状を改良して、インパクトイオン化の原因となるドレイン端での電界集中を防止可能な薄膜トランジスタを備えた半導体装置、この半導体装置の製造方法、および当該半導体装置を素子基板として用いた電気光学装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、絶縁層上に形成された島状の半導体層、該半導体層の表面を覆うゲート絶縁層、および該ゲート絶縁層を介して前記半導体層に対向するゲート電極を備えた薄膜トランジスタを有する半導体装置において、前記ゲート電極は、当該ゲート電極の表面を酸化してなる酸化膜により覆われて、エッジ部分が丸みを有していることを特徴とする。
【０００８】
本発明において、ゲート電極は、その表面を酸化してなる酸化膜により覆われて、エッジ部分が丸みを有しているため、ゲート電極には、電界の集中するエッジ部分がない。このため、ゲート電極のエッジ部分に対してゲート絶縁層を介して対向するチャネル領域のドレイン端では、電界が集中しないので、インパクトイオン化が発生しない。それ故、絶縁層上に形成された薄膜トランジスタであっても、良好な電流−ゲート電圧特性を有することになる。
【０００９】
本発明において、前記ゲート電極は、導電性のシリコン膜からなり、前記酸化膜は、前記シリコン膜に対する熱酸化膜からなることが好ましい。熱酸化によれば、角張った部分での酸化速度が、平坦な部分の酸化速度に比して高いので、ゲート電極のエッジが厚く酸化される結果、エッジ部分が丸みを有している構造を容易に実現することができる。
【００１０】
本発明において、前記ゲート絶縁層は、少なくとも最上層がシリコン酸化膜からなり、前記ゲート電極は、前記ゲート絶縁層と接する底面も酸化されていることが好ましい。ゲート絶縁層においてゲート電極と接する部分がシリコン酸化膜であれば、熱酸化時、ゲート絶縁層を酸素が拡散してゲート電極の底部を酸化する結果、エッジ部分が丸みを有している構造を容易に実現することができる。
【００１１】
本発明において、絶縁層上に形成された島状の半導体層、該半導体層の表面を覆うゲート絶縁層、および該ゲート絶縁層を介して前記半導体層に対向するゲート電極を備えた薄膜トランジスタを有する半導体装置の製造方法において、前記絶縁層上に前記半導体層および前記ゲート絶縁層を形成した後、前記ゲート絶縁層の表面に前記ゲート電極を形成するゲート電極形成工程と、前記ゲート電極の表面を酸化させるゲート電極酸化工程と、を行なうことを特徴とする。
【００１２】
本発明を適用した半導体装置の製造方法において、前記ゲート電極形成工程では、前記ゲート電極を導電性のシリコン膜により形成し、前記ゲート電極酸化工程では、酸素含有雰囲気中で前記ゲート電極の表面に熱酸化を行なうことが好ましい。
【００１３】
この場合、前記ゲート電極酸化工程では、３５０℃以上の温度条件、好ましくは、８５０〜１０００℃の温度条件で熱酸化を行なう。温度が３５０℃以上であれば、熱酸化によりシリコン酸化膜を形成することができ、温度が８５０℃以上であれば、比較的短時間の熱酸化によりシリコン酸化膜を形成することができる。但し、１０００℃を超えると、半導体層も酸化してしまうおそれがあることから、温度は１０００℃以下が好ましい。
【００１４】
本発明において、前記ゲート絶縁層の少なくとも最上層はシリコン酸化膜により形成することが好ましい。
【００１５】
本発明を適用した半導体装置は、投射型表示装置のライトバルブとして使用される電気光学装置、携帯電話機やモバイルコンピュータなどの電子機器に用いられる表示装置や、プリンタヘッドなどに使用される電気光学装置に用いることができ、この場合、前記半導体装置は、複数の画素が形成された素子基板である。このような電気光学装置において、本発明を適用した薄膜トランジスタは、液晶装置において素子基板上の駆動回路にオペアンプなどに代表されるアナログ回路や、各画素に構成された有機エレクトロルミネッセンス素子の駆動用に用いられる。
【発明を実施するための最良の形態】
【００１６】
以下に、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能とするため、各層や各部材毎に縮尺を相違させてある。
【００１７】
［半導体装置の構成］
（基本構成）
図１は、本発明を適用した半導体装置に構成された薄膜トランジスタの断面図である。図１に示す半導体装置１０ｘは、絶縁基板１０ｂ上に、ｎチャネル型の薄膜トランジスタ３０ｎおよびｐチャネル型の薄膜トランジスタ３０ｐが構成されており、かかる薄膜トランジスタは、ｎチャネル型の薄膜トランジスタ３０ｎおよびｐチャネル型の薄膜トランジスタ３０ｐが各々、独立して回路に用いられることがあるとともに、ＣＭＯＳ回路を構成するように電気的に接続されて用いられることもある。
【００１８】
本形態の半導体装置１０ｘにおいて、絶縁基板１０ｂの上には下地絶縁層１２が形成されており、ｎチャネル型の薄膜トランジスタ３０ｎは、下地絶縁層１２の上層に島状に形成された多結晶シリコン膜からなる半導体層１ｎと、この半導体層１ｎを覆うゲート絶縁層２と、このゲート絶縁層２の上層に形成されたゲート電極３ｎとを備えている。ゲート絶縁層２は、厚さが１００ｎｍ程度のシリコン酸化膜で形成されている。ゲート絶縁層２では、シリコン窒化膜とシリコン酸化膜が積層された構造が採用される場合があるが、いずれの場合も、ゲート絶縁層２の最上層は、シリコン酸化膜であることが好ましい。なお、ｎチャネル型の薄膜トランジスタ３０ｎおよびｐチャネル型の薄膜トランジスタ３０ｐは、絶縁基板１０ｂの上に直接形成される場合があり、この場合、絶縁基板１０ｂ自身が絶縁層に相当する。
【００１９】
半導体層１ｎは、ゲート絶縁層２を介してゲート電極３ｎに対向するチャネル領域１３０ｎに対してチャネル長方向の両側に、ソース領域およびドレイン領域のうちの一方とされるｎ型の第１不純物導入領域１１０ｎと、ソース領域およびドレイン領域のうちの他方とされるｎ型の第２不純物導入領域１２０ｎとを備えている。ゲート電極３ｎの上層には層間絶縁膜７が形成されている。層間絶縁膜７の上層には、ソース電極およびドレイン電極のうちの一方とされる第１電極８１ｎと、ソース電極およびドレイン電極ののうちの他方とされる第２電極８２ｎが形成されており、第１電極８１ｎおよび第２電極８２ｎは各々、層間絶縁膜７に形成されたコンタクトホールを介して第１不純物導入領域１１０ｎおよび第２不純物導入領域１２０ｎに接続されている。
【００２０】
本形態において、第１不純物導入領域１１０ｎおよび第２不純物導入領域１２０ｎのうち、ドレイン領域とされる不純物導入領域は、チャネル領域１３０ｎに隣接する低濃度領域と、この低濃度領域に対してチャネル領域とは反対側に位置する高濃度領域とを備えており、ｎチャネル型の薄膜トランジスタ３０ｎはＬＤＤ構造を有している。但し、本形態において、薄膜トランジスタ３０ｎは、電流が流れる方向が切り換わる場合があるので、かかる電流が流れる方向の切り換わりによって、第１不純物導入領域１１０ｎと第２不純物導入領域１２０ｎとでは、ソース領域とドレイン領域と入れ替わる。従って、第１不純物導入領域１１０ｎおよび第２不純物導入領域１２０ｎの双方が、チャネル領域１３０ｎに隣接する低濃度領域１１２ｎ、１２２ｎと、この低濃度領域１１２ｎ、１２２ｎに対してチャネル領域１３０ｎとは反対側に位置する高濃度領域１１１ｎ、１２１ｎとを備えている。低濃度領域１１２ｎ、１２２ｎはゲート電極３ｎに対して自己整合的に形成されている。
【００２１】
ｐチャネル型の薄膜トランジスタ３０ｐは、導電型が反対である他、ｎチャネル型の薄膜トランジスタ３０ｎと同一の構造を有しており、下地絶縁層１２の上層に島状に形成された多結晶シリコン膜からなる半導体層１ｐと、この半導体層１ｐを覆うゲート絶縁層２と、このゲート絶縁層２の上層に形成されたゲート電極３ｐとを備えている。半導体層１ｐは、ゲート絶縁層２を介してゲート電極３ｐに対向するチャネル領域１３０ｐに対してチャネル長方向の両側に、ソース領域およびドレイン領域のうちの一方とされるｐ型の第１不純物導入領域１１０ｐと、ソース領域およびドレイン領域のうちの他方とされるｐ型の第２不純物導入領域１２０ｐとを備えている。ゲート電極３ｐの上層には層間絶縁膜７が形成されている。層間絶縁膜７の上層には、ソース電極およびドレイン電極のうちの一方とされる第１電極８１ｐと、ソース電極およびドレイン電極のうちの他方とされる第２電極８２ｐが形成されており、第１電極８１ｐおよび第２電極８２ｐは各々、層間絶縁膜７に形成されたコンタクトホールを介して第１不純物導入領域１１０ｐおよび第２不純物導入領域１２０ｐに接続されている。本形態において、第１不純物導入領域１１０ｐおよび第２不純物導入領域１２０ｐのうち、ドレイン領域とされる不純物導入領域は、チャネル領域１３０ｐに隣接する低濃度領域と、この低濃度領域に対してチャネル領域１３０ｐとは反対側に位置する高濃度領域とを備えており、ｐチャネル型の薄膜トランジスタ３０ｐはＬＤＤ構造を有している。本形態では、第１不純物導入領域１１０ｐおよび第２不純物導入領域１２０ｐの双方が、チャネル領域１３０ｐに隣接する低濃度領域１１２ｐ、１２２ｐと、この低濃度領域１１２ｐ、１２２ｐに対してチャネル領域１３０ｐとは反対側に位置する高濃度領域１１１ｐ、１２１ｐとを備えており、低濃度領域１１２ｐ、１２２ｐはゲート電極３ｐに対して自己整合的に形成されている。
【００２２】
（ゲート電極３ｎ、３ｐの詳細構成）
図２（ａ）、（ｂ）は各々、本発明を適用した半導体装置に構成された薄膜トランジスタのゲート電極を熱酸化した後の断面図、および熱酸化前の断面図である。
【００２３】
詳しくは後述するが、本形態の半導体装置１０ｘにおいて、ゲート電極３ｎは、不純物が導入された導電性シリコン膜からなる。また、図２（ａ）に示すように、ゲート電極３ｎは、ゲート電極３ｎの表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有している。シリコン酸化膜３ｓの厚さは、例えば、１．５〜３０ｎｍである。
【００２４】
かかるシリコン酸化膜３ｓは、図２（ｂ）に示すように、ゲート電極３ｎを形成した後、酸素ガスを２％程度含有する雰囲気中での熱酸化により形成された熱酸化膜である。また、ゲート電極３ｎに対する熱酸化は、ゲート絶縁層２の上層にゲート電極３ｎを形成した状態で行なわれるが、本形態においては、ゲート絶縁層２がシリコン酸化膜からなるため、熱酸化時、ゲート絶縁層２を介して酸素がゲート電極３ｎの底部まで拡散、結合するので、ゲート電極３ｎの底部にもシリコン酸化膜３ｓが形成されている。シリコン酸化膜３ｓの厚さは、例えば、１．５〜３０ｎｍである。なお、酸素雰囲気を構成するにあたっては、酸素ガスを用いる他、清浄な空気や水蒸気を加熱雰囲気中に含ませてもよい。
【００２５】
また、図１に示すように、ゲート電極３ｐも、ゲート電極３ｎと同様、不純物が導入された導電性シリコン膜からなり、ゲート電極３ｐも、図２（ａ）を参照して説明したように、ゲート電極３ｎの表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有している。また、ゲート電極３ｐの底部にもシリコン酸化膜３ｓが形成されている。
【００２６】
（本形態の主な効果）
図３は、本発明を適用した半導体装置に構成した薄膜トランジスタのドレイン電流−ゲート電圧特性を示すグラフであり、本発明を適用した薄膜トランジスタのドレイン電流−ゲート電圧特性を実線Ｌ１で示し、従来の薄膜トランジスタのドレイン電流−ゲート電圧特性を点線Ｌ１２で示してある。
【００２７】
以上説明したように、本形態の半導体装置１０ｘの薄膜トランジスタ３０ｎにおいて、ゲート電極３ｎは、その表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有しているため、ゲート電極３ｎには、電界の集中するエッジ部分がない。このため、ゲート電極３ｎのエッジ部分に対してゲート絶縁層２を介して対向するチャネル領域１３０ｎのドレイン端では、電界が集中しないので、インパクトイオン化が発生しにくい。それ故、絶縁層（下地絶縁層１２）上に形成された薄膜トランジスタ３０ｎであっても、図３に実線Ｌ１で示すように、従来の薄膜トランジスタと比較して良好な電流−ゲート電圧特性を有する。
【００２８】
なお、上記の作用、効果などは、ｐチャネル型の薄膜トランジスタ３０ｐでも同様であるため、説明を省略する。
【００２９】
（製造方法）
次に、図４および図５を参照して、本形態の半導体装置１０ｘを製造する際の薄膜トランジスタの製造方法の一例を説明する。図４および図５は、本形態の薄膜トランジスタの製造方法を示す工程断面図である。まず、図４（ａ）に示すように、超音波洗浄等により清浄化したガラス製等の絶縁基板１０ｂを準備した後、必要に応じて、基板温度が１５０〜４５０℃の温度条件下で、プラズマＣＶＤ法などの方法により、絶縁基板１０ｂの全面にシリコン酸化膜からなる下地絶縁層１２を形成する。次に、基板温度が１５０〜４５０℃の温度条件下で、下地絶縁層１２の上層に、非晶質のシリコン膜をプラズマＣＶＤ法により、例えば、４０〜５０ｎｍの厚さに形成した後、レーザアニール法や急速加熱法などにより、シリコン膜を多結晶化させ、多結晶シリコン膜からなる半導体層１を得る。
【００３０】
次に、フォトリソグラフィ技術を用いて半導体層１をパターニングし、図４（ｂ）に示すように、島状の多結晶シリコン膜からなる半導体層１ｎ、１ｐを形成する。
【００３１】
次に、図４（ｃ）に示すように、半導体層１ｎ、１ｐを熱酸化して、シリコン酸化膜からなるゲート絶縁層２を形成する。
【００３２】
次に、図４（ｄ）に示すゲート電極形成工程において、ゲート絶縁層２の上層に、不純物を含有するシリコン膜からなる導電膜を形成した後、フォトリソグラフィ技術を用いて導電膜をパターニングし、ゲート電極３ｎ、３ｐを形成する。ゲート電極形成工程において、不純物を含有するシリコン膜からなる導電膜を形成するにあたっては、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）により、アモルファスシリコン膜を形成する。この際、リンイオンを当該雰囲気内に導入しておくことで、アモルファスシリコン膜内に高濃度のリンイオンをドープしておく。その後、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、多結晶シリコン膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。
【００３３】
次に、図５（ａ）に示す低濃度ｎ型不純物導入工程においては、ｐチャネル型の薄膜トランジスタ３０ｐ用の半導体層１ｐ側をレジストマスク９１で覆った状態で、ゲート電極３ｎをマスクにして、低濃度ｎ型の不純物イオン（リンイオン）をｎチャネル型の薄膜トランジスタ３０ｎ用の半導体層１ｎに導入し、ゲート電極３ｎに対して自己整合的にｎ型の低濃度領域１１２ｎ、１２２ｎを形成する。その結果、半導体層１ｎにおいて、ゲート電極３ｎで覆われていた領域にチャネル領域１３０ｎが形成される。
【００３４】
次に、図５（ｂ）に示す低濃度ｐ型不純物導入工程においては、ｎチャネル型の薄膜トランジスタ３０ｎ用の半導体層１ｎ側をレジストマスク９２で覆った状態で、ゲート電極３ｐをマスクにして、低濃度ｐ型の不純物イオン（ボロンイオン）をｐチャネル型の薄膜トランジスタ３０ｐ用の半導体層１ｐに導入し、ゲート電極３ｐに対して自己整合的にｐ型の低濃度領域１１２ｐ、１２２ｐを形成する。その結果、半導体層１ｐにおいて、ゲート電極３ｐで覆われていた領域にチャネル領域１３０ｐが形成される。
【００３５】
次に、図５（ｃ）に示す高濃度ｎ型不純物導入工程において、半導体層１ｐ側を覆うとともに、ゲート電極３ｎを広めに覆うレジストマスク９３を形成した状態で、高濃度ｎ型の不純物イオン（リンイオン）を半導体層１ｎに導入し、ｎ型の高濃度領域１１１ｎ、１２１ｎを形成する。その結果、半導体層１ｎにおいて、レジストマスク９３で覆われていたチャネル領域近傍に低濃度領域１１２ｎ、１２２ｎが残る。
【００３６】
次に、図５（ｄ）に示す高濃度ｐ型不純物導入工程において、半導体層１ｎ側を覆うとともに、ゲート電極３ｐを広めに覆うレジストマスク９４を形成した状態で、高濃度ｐ型の不純物イオン（ボロンイオン）を半導体層１ｐに導入し、ｐ型の高濃度領域１１１ｐ、１２１ｐを形成する。その結果、半導体層１ｐにおいて、レジストマスク９３で覆われていたチャネル領域近傍に低濃度領域１１２ｐ、１２２ｐが残る。
【００３７】
次に、図５（ｅ）に示すゲート電極酸化工程においては、レジストマスクを除去した状態で、酸素ガスを２％程度含有する雰囲気中で、温度が３５０℃以上の条件、例えば、８５０〜１０００℃の条件でゲート電極３ｎ、３ｐを熱酸化する。その結果、図２（ａ）、（ｂ）を参照して説明したように、ゲート電極３ｎ、３ｐは、ゲート電極３ｎの表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有することになる。すなわち、ゲート電極３ｎ、３ｐを熱酸化する際、エッジ部分３ｗ、３ｘ、３ｙ、３ｚがまだ角張っている状態では、平坦部分よりも角張った部分で熱酸化が早く進行するため、エッジ部分３ｗ、３ｘ、３ｙ、３ｚに厚いシリコン酸化膜３ｓが形成される結果、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有することになる。エッジ部分３ｗ、３ｘ、３ｙ、３ｚをかかる形状とするには、シリコン酸化膜３ｓの厚さについては、例えば、１．５〜３０ｎｍに設定すればよい。
【００３８】
また、本形態では、ゲート絶縁層２がシリコン酸化膜からなるため、熱酸化時、ゲート絶縁層２を介して酸素がゲート電極３ｎの底部まで拡散、結合するため、ゲート電極３ｎの底部にもシリコン酸化膜３ｓが形成されている。なお、酸素を含有する雰囲気を構成するにあたっては、酸素ガスを用いる他、清浄な空気や水蒸気を加熱雰囲気中に含ませてもよい。
【００３９】
加熱温度については、温度が３５０℃以上であれば、熱酸化によりシリコン酸化膜３ｓを形成することができ、温度が８５０℃以上であれば、比較的短時間の熱酸化によりシリコン酸化膜３ｓを形成することができる。但し、１０００℃を超えると、半導体層１ｎ、１ｐも酸化してしまうおそれがあることから、温度は１０００℃以下が好ましい。
【００４０】
それ以降は、図１に示すように、層間絶縁膜形成工程において、ＣＶＤ法などを用いて、シリコン酸化膜からなる層間絶縁膜７を形成した後、コンタクトホールを形成し、しかる後に、モリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、第１電極８１ｎ、８１ｐ、および第２電極８２ｎ、８２ｐを形成する。その結果、ｎチャネル型の薄膜トランジスタ３０ｎ、およびｎチャネル型の薄膜トランジスタ３０ｎを備えた半導体装置１０ｘが完成する。
【００４１】
［電気光学装置への適用１］
図１〜図５を参照して説明した半導体装置およびその製造方法は、例えば、以下に説明する液晶装置などといった電気光学装置の素子基板に適用することができる。以下、電気光学装置として、ＴＦＴアクティブマトリクス駆動形式の液晶装置に本発明を適用した例を説明する。
【００４２】
（全体構成）
図６は、本発明を適用した液晶装置（電気光学装置）の電気的構成を示すブロック図である。図６に示すように、電気光学装置１００は、概ね、液晶パネル１００ｐ、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１によって構成されており、画像処理回路２０２、タイミング発生回路２０３および電源回路２０１は、液晶パネル１００ｐに接続されたフレキシブル基板（図示せず）に実装されたＩＣなどにより構成されている。タイミング発生回路２０３では、液晶パネル１００ｐの各画素１００ａを駆動するためのドットクロックが生成され、このドットクロックに基づいて、クロック信号ＶＣＫ、ＨＣＫ、反転クロック信号ＶＣＫＢ、ＨＣＫＢ、転送開始パルスＨＳＰ、ＶＳＰが生成される。画像処理回路２０２は、外部から入力画像データが入力されると、この入力画像データに基づいて画像信号を生成し、液晶パネル１００ｐに供給する。電源回路２０１は、複数の電源ＶＤＤ、ＶＳＳ、ＶＨＨ、ＶＬＬを生成して液晶パネル１００ｐに供給する。
【００４３】
液晶パネル１００ｐは、その中央領域に複数の画素１００ａがマトリクス状に配列された画素領域１０ａを備えている。かかる液晶パネル１００ｐにおいて、後述する素子基板１０には、画素領域１０ａの内側で複数本のデータ線６ａおよび複数本の走査線３ｃが縦横に延びており、それらの交点に対応する位置に画素１００ａが構成されている。複数の画素１００ａの各々には、画素スイッチング素子としての薄膜トランジスタ３０および画素電極９ａが形成されている。薄膜トランジスタ３０のソースにはデータ線６ａが電気的に接続され、薄膜トランジスタ３０のゲートには走査線３ｃが電気的に接続され、薄膜トランジスタ３０のドレインには画素電極９ａが電気的に接続されている。
【００４４】
素子基板１０において、画素領域１０ａの外側領域には走査線駆動回路１０４およびデータ線駆動回路１０１が構成されている。データ線駆動回路１０１は各データ線６ａの一端に電気的に接続しており、画像処理回路２０２から供給される画像信号を各データ線６ａに順次供給する。走査線駆動回路１０４は、各走査線３ｃに電気的に接続しており、走査信号を各走査線３ｃに順次供給する。
【００４５】
各画素１００ａにおいて、画素電極９ａは、後述する対向基板に形成された共通電極と液晶を介して対向し、液晶容量５０ａを構成している。また、各画素１００ａには、液晶容量５０ａで保持される画像信号がリークするのを防ぐために、液晶容量５０ａと並列に保持容量６０が付加されている。本形態では、保持容量６０を構成するために、走査線３ｃと並列するように容量線３ｂが形成されており、かかる容量線３ｂは共通電位線ＣＯＭに接続され、所定の電位に保持されている。なお、保持容量６０は前段の走査線３ｃとの間に形成される場合もある。
【００４６】
（液晶パネルおよび素子基板の構成）
図７（ａ）、（ｂ）は各々、本発明を適用した電気光学装置１００に用いた素子基板１０において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置１００を切断したときの断面図である。
【００４７】
図７（ａ）、（ｂ）に示すように、電気光学装置１００の液晶パネル１００ｐでは、所定の隙間を介して素子基板１０と対向基板２０とが所定の隙間を介してシール材（図示せず）によって貼り合わされている。素子基板１０には、ガラスなどからなる絶縁基板１０ｂの表面にシリコン酸化膜などからなる下地絶縁層１２が形成されているとともに、その表面側において、画素電極９ａに隣接する位置にｎチャネル型の薄膜トランジスタ３０が形成されている。薄膜トランジスタ３０は、多結晶シリコン膜からなる島状の半導体層１ａに対して、チャネル領域１ｇ、低濃度ソース領域１ｂ、高濃度ソース領域１ｄ、低濃度ドレイン領域１ｃ、および高濃度ドレイン領域１ｅが形成されたＬＤＤ構造を備えている。また、半導体層１ａの表面側にはゲート絶縁層２が形成されており、ゲート絶縁層２の表面にゲート電極３ａ（走査線３ｃの一部）が形成されている。低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃは、ゲート電極３ａをマスクとして、低濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された半導体領域であり、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅは、レジストマスクを用いて、高濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された半導体領域である。また、チャネル領域１ｇは必要に応じてチャネルドープされている。
【００４８】
薄膜トランジスタ３０の上層側には、層間絶縁膜７、８が形成されている。層間絶縁膜７の表面にはデータ線６ａおよびドレイン電極６ｂが形成され、データ線６ａは、層間絶縁膜７に形成されたコンタクトホール７ａを介して高濃度ソース領域１ｄに電気的に接続している。また、ドレイン電極６ｂは、層間絶縁膜７に形成されたコンタクトホール７ｂを介して高濃度ドレイン領域１ｅに電気的に接続している。層間絶縁膜８の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜８に形成されたコンタクトホール８ａを介してドレイン電極６ｂに電気的に接続している。画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁層２と同時形成された絶縁層（誘電体膜）を介して、走査線３ｃと同層の容量線３ｂが上電極として対向することにより、保持容量６０が構成されている。
【００４９】
このように構成した素子基板１０と対向基板２０とは、画素電極９ａと共通電極２１とが対面するように配置され、かつ、これらの基板間には、シール材（図示せず）により囲まれた空間内に電気光学物質としての液晶５０が封入されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６、２２により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【００５０】
（駆動回路の構成）
再び図６（ａ）において、本形態の電気光学装置１００では、素子基板１０の表面側のうち、画素領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４などの内部回路が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、図８（ａ）、（ｂ）に示すように、Ｐチャネル型の薄膜トランジスタ８０とＮチャネル型の薄膜トランジスタ９０とを備えた相補回路などを有しており、このような相補回路の構成を簡単に説明する。図８（ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板に形成した相補型薄膜トランジスタの平面図、およびそのＢ−Ｂ′線に相当する位置で素子基板を切断したときの断面図である。
【００５１】
図８（ａ）、（ｂ）において、駆動回路のトランジスタは、Ｐチャネル型の薄膜トランジスタ８０とＮチャネル型の薄膜トランジスタ９０とからなる相補型薄膜トランジスタとして構成されている。このような薄膜トランジスタ８０、９０は、画素スイッチング用の薄膜トランジスタ３０の製造工程の一部を利用して形成されたものであり、薄膜トランジスタ８０、９０を構成する半導体層１ｐ、１ｎは、薄膜トランジスタ３０を構成する半導体層１ａと同じく単結晶シリコン層である。
【００５２】
Ｎチャネル型の薄膜トランジスタ９０は、チャネル領域１ｏの両側にＮ型のソース領域（高濃度ソース領域１ｓおよび低濃度ソース領域１ｑ）、およびドレイン領域（高濃度ドレイン領域１ｒおよび低濃度ドレイン領域１ｔ）を備えており、Ｐチャネル型の薄膜トランジスタ８０は、チャネル領域１ｉの両側にＰ型のソース領域（高濃度ソース領域１ｌおよび低濃度ソース領域１ｊ）、およびドレイン領域（高濃度ドレイン領域１ｍおよび低濃度ドレイン領域１ｋ）を備えている。半導体層１ｐ、１ｎの表面側にはゲート絶縁層２が形成されている。
【００５３】
薄膜トランジスタ８０、９０では、高電位線６ｅと低電位線６ｇが層間絶縁膜７およびゲート絶縁層２を貫通するコンタクトホール７ｅ、７ｇを介して、半導体層１ｐ、１ｎの高濃度ソース領域１ｌ、１ｓに電気的に接続されている。また、出力配線６ｆは、層間絶縁膜７およびゲート絶縁層２を貫通するコンタクトホール７ｆ、７ｋを介して半導体層１ｐ、１ｎの高濃度ドレイン領域１ｍ、１ｒに電気的にそれぞれ接続されている。また、入力配線６ｈは、層間絶縁膜７を貫通するコンタクトホール７ｈを介して共通のゲート電極３ｅに接続されている。
【００５４】
（ゲート電極酸化工程）
このような構成の素子基板１０を製造する際、本形態では、図９（ａ）、（ｂ）に示すように、下地絶縁層１２上に半導体層１ａ、１ｎ、１ｐ、およびゲート絶縁層２を形成した後、ゲート電極形成工程において、ゲート絶縁層２の表面にゲート電極３ａ、３ｅを形成する。次に、図２（ａ）、（ｂ）を参照して説明したゲート電極酸化工程において、酸素を含有する雰囲気中で、温度が３５０℃以上の条件、例えば、８５０〜１０００℃の条件でゲート電極３ａ、３ｅを熱酸化する。その結果、図９（ｃ）、（ｄ）に示すように、ゲート電極３ａ、３ｅは、ゲート電極３ａ、３ｅの表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有することになる。従って、ゲート電極３ａ、３ｅには、電界の集中するエッジ部分がないため、ゲート電極３ａ、３ｅのエッジ部分に対してゲート絶縁層２を介して対向するチャネル領域１ｇ、１ｏ、１ｉのドレイン端では、電界が集中しない。それ故、インパクトイオン化が発生しないので、絶縁層（下地絶縁層１２）上に形成された薄膜トランジスタ３０、８０、９０であっても、図３に実線Ｌ１で示すように、良好な電流−ゲート電圧特性を有する。
【００５５】
また、本形態では、ゲート電極３ａ、３ｅに熱酸化を行う際、容量線３ｂも熱酸化される。このため、容量線３ｂも、ゲート電極３ａ、３ｅと同様、表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分が丸みを有することになる。それ故、容量線３ｂには、電界の集中するエッジ部分がないため、保持容量６０の耐電圧を向上することができる。
【００５６】
［電気光学装置への適用２］
（素子基板１０の別の構成）
図１０（ａ）、（ｂ）は各々、本発明を適用した液晶装置に用いた別の素子基板において相隣接する画素の平面図、およびこの液晶装置の画素１つ分のＣ−Ｃ′断面図である。なお、図１０（ａ）では、半導体層は細くて短い点線で示し、ゲート電極３ａおよび走査線３ｃは太い実線で示し、データ線６ａおよびそれと同時形成された薄膜は一点鎖線で示し、容量線５ｂは二点鎖線で示し、画素電極９ａおよびそれと同時形成された薄膜は太くて長い点線で示し、後述する中継電極は細い実線で示してある。
【００５７】
図１０（ａ）、（ｂ）に示すように、素子基板１０上には、複数の画素１００ａの各々に矩形状の画素電極９ａが形成されており、各画素電極９ａの縦横の境界に各々沿ってデータ線６ａおよび走査線３ｃが形成されている。データ線６ａおよび走査線３ｃは各々、直線的に延びている。また、データ線６ａと走査線３ｃとが交差する領域に薄膜トランジスタ３０が形成されている。また、素子基板１０上には、走査線３ｃと重なるように容量線５ｂが形成されている。本形態において、容量線５ｂは、走査線３ｃと重なるように直線的に延びた主線部分と、データ線６ａと走査線３ｃとの交差部分でデータ線６ａに重なるように延びた副線部分とを備えている。
【００５８】
素子基板１０は、石英基板やガラス基板などの透光性材料からなる絶縁基板１０ｂ（基板本体）、その液晶層５０側の表面に形成された画素電極９ａ、画素スイッチング用の薄膜トランジスタ３０、および配向膜１６を主体として構成されており、対向基板２０は、石英基板やガラス基板などの透光性基板２０ｂ、その液晶層５０側表面に形成された共通電極２１、および配向膜２２を主体として構成されている。
【００５９】
素子基板１０において、画素電極９ａに隣接する位置には薄膜トランジスタ３０が形成されている。薄膜トランジスタ３０は、ＬＤＤ構造を有しており、半導体層１ａには、ゲート電極３ａ（走査線３ｃの一部）に対してゲート絶縁層２を介して対向するチャネル領域１ｇ、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅが形成されている。
【００６０】
半導体層１ａは、多結晶シリコン膜によって構成され、ゲート絶縁層２は、半導体層１ａに対する熱酸化膜により形成されている。走査線３ｃは、不純物を含有する導電性の多結晶シリコン膜からなる。
【００６１】
走査線３ｃの上層側には、高濃度ソース領域１ｄへ通じるコンタクトホール８２、および高濃度ドレイン領域１ｅへ通じるコンタクトホール８３を備えたシリコン酸化膜などからなる第１層間絶縁膜４１が形成されている。第１層間絶縁膜４１の上層には中継電極４ａ、４ｂが形成されている。中継電極４ａは、走査線３ｃとデータ線６ａとの交差する位置を基点として走査線３ｃおよびデータ線６ａに沿って延出する略Ｌ字型に形成されており、中継電極４ｂは、中継電極４ｂと離間した位置において、データ線６ａに沿うように形成されている。中継電極４ａは、コンタクトホール８３を介して高濃度ドレイン領域１ｅに電気的に接続され、中継電極４ｂは、コンタクトホール８２を介して高濃度ソース領域１ｄに電気的に接続されている。
【００６２】
中継電極４ａ、４ｂの上層側には、シリコン窒化膜などからなる誘電体膜４２が形成されており、この誘電体膜４２を介して、中継電極４ａと対向するように容量線５ｂが形成され、蓄積容量５５が形成されている。中継電極４ａ、４ｂは導電性のポリシリコン膜や金属膜等からなり、容量線５ｂは、導電性のポリシリコン膜、高融点金属を含む金属シリサイド膜、それらの積層膜、金属膜からなる。
【００６３】
容量線５ｂの上層側には、中継電極４ａへ通じるコンタクトホール８７、および中継電極４ｂへ通じるコンタクトホール８１を備えたシリコン酸化膜などからなる第２層間絶縁膜４３が形成されている。第２層間絶縁膜４３の上層にはデータ線６ａおよびドレイン電極６ｂが形成されている。データ線６ａはコンタクトホール８１を介して中継電極４ｂに電気的に接続し、中継電極４ｂを介して高濃度ソース領域１ｄに電気的に接続している。ドレイン電極６ｂはコンタクトホール８７を介して中継電極４ａに電気的に接続し、中継電極４ａを介して、高濃度ドレイン領域１ｅに電気的に接続している。データ線６ａおよびドレイン電極６ｂは、導電性のポリシリコン膜、高融点金属を含む金属シリサイド膜、それらの積層膜、金属膜からなる。
【００６４】
データ線６ａおよびドレイン電極６ｂの上層側には、シリコン酸化膜などからなる第３層間絶縁膜４４が形成されている。また、第３層間絶縁膜４４の上層側には、シリコン酸化膜などからなる第４層間絶縁膜４５が形成されている。第３層間絶縁膜４４および第４層間絶縁膜４５には、ドレイン電極６ｂへ通じるコンタクトホール８６が形成されている。
【００６５】
第４層間絶縁膜４５の上層には、ＩＴＯ膜などからなる透光性の画素電極９ａが形成されており、画素電極９ａは、コンタクトホール８６を介してドレイン電極６ｂに電気的に接続されている。画素電極９ａの表面には配向膜１６が形成されている。
【００６６】
これに対して、対向基板２０では、透光性基板２０ｂにおいて素子基板１０と対向する面側に共通電極２１および配向膜２２が形成されている。
【００６７】
（ゲート電極酸化工程）
このような構成の素子基板１０を製造する際、本形態では、図１１（ａ）に示すように、下地絶縁層１２上に半導体層１ａおよびゲート絶縁層２を形成した後、ゲート電極形成工程において、ゲート絶縁層２の表面にゲート電極３ａを形成する。次に、図２（ａ）、（ｂ）を参照して説明したゲート電極酸化工程において、酸素を含有する雰囲気中で、温度が３５０℃以上の条件、例えば、８５０〜１０００℃の条件でゲート電極３ａを熱酸化する。その結果、図１１（ｂ）に示すように、ゲート電極３ａは、ゲート電極３ａの表面を酸化してなるシリコン酸化膜３ｓにより覆われて、エッジ部分３ｗ、３ｘ、３ｙ、３ｚが丸みを有することになる。従ってそ、ゲート電極３ａには、電界の集中するエッジ部分がないため、ゲート電極３ａのエッジ部分に対してゲート絶縁層２を介して対向するチャネル領域１ｇのドレイン端では、電界が集中しない。それ故、インパクトイオン化が発生しないので、下地絶縁層１２上に形成された薄膜トランジスタ３０であっても、図３に実線Ｌ１で示すように、良好な電流−ゲート電圧特性を有する。
【００６８】
［その他の実施の形態］
上記形態においては、ゲート電極酸化工程において、酸素を含有する雰囲気中で、温度が３５０℃以上の条件、例えば、８５０〜１０００℃の条件でゲート電極を熱酸化したが、かかる条件での熱酸化の前あるいは後に、不活性雰囲気中で１０００℃を越える温度で加熱して、半導体層に導入した不純物を活性化するための加熱処理を連続して行なってもよい。かかる方法によれば、温度および雰囲気を変えて、２つの加熱処理を連続して行なうので、生産性の向上を図ることができる。
【００６９】
上記形態においては、ゲート電極を形成した直後にゲート電極酸化工程を行なったが、ゲート電極を覆うようにシリコン酸化膜からなる層間絶縁膜を形成した状態で、酸素含有雰囲気中でゲート電極酸化工程を行なってもよい。この場合、層間絶縁膜を拡散する酸素によってゲート電極の酸化を行なうことができるとともに、層間絶縁膜の耐電圧や耐湿性度などを向上させるための焼成処理とを同時に行なうことができ、生産性の向上を図ることができる。
【００７０】
上記形態においては、導電性シリコン膜によってゲート電極を形成したが、熱酸化により表面を酸化可能な導電膜であれば、アルミニウム膜やタンタル膜、シリサイド膜などによって、ゲート電極を形成してもよい。
【００７１】
上記形態においては、半導体層が多結晶シリコン層によって構成されていたが、単結晶シリコンからなる半導体層が絶縁層上に島状に形成されている場合に本発明を適用してもよい。このような構成は、石英基板と単結晶シリコン基板とが絶縁層を介して貼り合わされたＳＯＩ（Silicon On Insulator）基板を用いることにより実現することができる。このようなＳＯＩ基板は、例えば、単結晶シリコン基板上にシリコン酸化膜を形成した上で石英基板と貼り合わせる方法、あるいは石英基板と単結晶シリコン基板の双方にシリコン酸化膜を形成した上でシリコン酸化膜同士を接触させて貼り合わせる方法を採用できる。
【００７２】
上記形態では、半導体装置として液晶装置の素子基板を例に説明したが、有機エレクトロルミネッセンス装置において、有機エレクトロルミネッセンス素子、および当該素子を駆動する薄膜トランジスタが絶縁層上に形成された素子基板に本発明を適用してもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明を適用した半導体装置に構成された薄膜トランジスタの断面図である。
【図２】（ａ）、（ｂ）は各々、本発明を適用した半導体装置に構成された薄膜トランジスタのゲート電極を熱酸化した後の断面図、および熱酸化前の断面図である。
【図３】本発明を適用した半導体装置に構成した薄膜トランジスタのドレイン電流−ゲート電圧特性を示すグラフである。
【図４】本発明を適用した半導体装置の薄膜トランジスタの製造方法を示す工程断面図である。
【図５】本発明を適用した半導体装置の薄膜トランジスタの製造方法を示す工程断面図である。
【図６】本発明を適用した半導体装置を素子基板として用いた電気光学装置の電気的構成を示すブロック図である。
【図７】（ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板において相隣接する画素の平面図、およびそのＡ−Ａ′線に相当する位置で電気光学装置を切断したときの断面図である。
【図８】（ａ）、（ｂ）は各々、本発明を適用した電気光学装置に用いた素子基板に形成した相補型薄膜トランジスタの平面図、およびそのＢ−Ｂ′線に相当する位置で素子基板を切断したときの断面図である。
【図９】図７および図８に示す薄膜トランジスタのゲート電極に対する酸化工程の説明図である。
【図１０】（ａ）、（ｂ）は各々、本発明を適用した液晶装置に用いた別の素子基板において相隣接する画素の平面図、およびこの液晶装置の画素１つ分のＣ−Ｃ′断面図である。
【図１１】図１０に示す薄膜トランジスタのゲート電極に対する酸化工程の説明図である。
【図１２】従来の薄膜トランジスタのドレイン電流−ゲート電圧特性を示すグラフである。
【符号の説明】
【００７４】
１ｎ、１ｐ・・半導体層、２・・ゲート絶縁層、３ｎ、３ｐ・・ゲート電極、３ｓ・・シリコン酸化膜、３ｗ、３ｘ、３ｙ、３ｚ・・ゲート電極のエッジ部分、１０ｂ・・絶縁基板、１０ｘ・・半導体装置、１２・・下地絶縁層、３０ｎ、３０ｐ・・薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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