(57)【要約】【課題】エピタキシャル成長層上に形成したシリサイド層やエピタキシャル成長層と半導体基板とがショートを起こすのを防止することを可能にする。【解決手段】半導体基板１１に形成された素子分離領域１４によって分離された該半導体基板１１の素子形成領域１２と、前記半導体基板１１上に形成された絶縁膜４１と、前記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように前記絶縁膜４１に形成された開口部４２と、前記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５とを有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された素子分離領域によって分離された該半導体基板の素子形成領域と、
前記半導体基板上に形成された絶縁膜と、
前記素子形成領域の選択エピタキシャル成長させる領域上を含むように前記絶縁膜に形成された開口部と、
前記開口部内の半導体基板の素子形成領域より選択エピタキシャル成長により形成された半導体層と
を有することを特徴とする半導体装置。
【請求項２】
前記半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、
前記第１領域は前記半導体層で形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、
前記第２領域は前記半導体層で形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、
前記第４領域は前記半導体層で形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体層は前記絶縁膜の開口部における厚さよりも厚く形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体層は前記絶縁膜上の一部にかぶさるように形成されている
ことを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体層上に形成されたシリサイド層を有し、
前記シリサイド層は、前記絶縁膜によって前記半導体基板と分離されている
ことを特徴とする請求項１記載の半導体装置。
【請求項８】
前記半導体層上に選択エピタキシャル成長により形成された第２半導体層を有し、
前記第２半導体層は、前記絶縁膜によって前記半導体基板と分離されている
ことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、
前記第１領域は前記第２半導体層で形成され、
前記第２領域は前記半導体層で形成されている
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
半導体基板に素子分離領域を形成して素子形成領域を分離する工程と、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜における前記素子形成領域の選択エピタキシャル成長させる領域上を含むように開口部を形成する工程と、
前記開口部内の半導体基板の素子形成領域より選択エピタキシャル成長により半導体層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを記憶素子に用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている（例えば、非特許文献１−３、特許文献１参照）。
【０００４】
また、本発明の出願人およびＴ−ＲＡＭ社から、選択エピタキシャル成長技術を使う製造方法が提案されている（例えば、特許文献２参照）。
【０００５】
Ｔ−ＲＡＭ社はサイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造を形成した後に、選択エピ技術を使い、ＣＭＯＳ製造技術で適用されているエレベーテッドソース／ドレイン（Elevated Source/Drain）と同様な選択エピタキシャル製造技術を用いている。一方、本発明の出願人は、サイリスタの主要機能部分であるｐ１／ｎ１／ｐ２／ｎ２構造のいずれか、または複数 (例えばｐ１、ｎ２)を選択エピタキシャル成長技術で形成するというものである。
【０００６】
デバイスのスケーリングに伴い（特に９０ｎｍノード世代以降）、選択エピタキシャル成長を行う活性領域が小さくなってくる。また、選択エピタキシャル成長時には、ファセットが発生する（エピタキシャル成長層の側部が傾斜面で形成される）ので、選択エピタキシャル成長膜の形状が四角錘または台形状に成長する。このため、活性領域端部でのエピ膜の実効的な膜厚が薄くなるので、このエピタキシャル成長層に対してシリサイドプロセスを行うと、図１８（１）に示すように、最悪のケースではシリサイド層１１６がエピタキシャル成長層１１５を突き抜け、シリコン基板１１１に達してショートする。またはショートはしなくてもエピタキシャル成長層１１５の実効的膜厚が薄くなり、特性が劣化することが考えられる。さらに、図１８（２）に示すように、エピタキシャル成長層１１５−１、１１５−２のように２層もしくは２層以上に積み上げる場合には、例えば上層部のエピタキシャル成長層１１５−２がシリコン基板１１１とショートまたはそれに近い状態になる。
【０００７】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【特許文献２】米国特許第６８８８１７６号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、サイリスタの構成要素を選択エピタキシャル成長技術で形成した場合、ファセットが発生してエピタキシャル成長層の形状が四角錘または台形状に成長するため、このエピタキシャル成長層にシリサイドプロセスを施した場合、シリサイド反応により形成されるシリサイド層がエピタキシャル成長層を突き抜けるのを防止することが困難な点である。また、エピタキシャル成長層を２層以上に積み上げる場合には、上層部の選択エピタキシャル成長層がシリコン基板とショートする可能性がある点である。
【０００９】
本発明は、エピタキシャル成長層上に形成したシリサイド層やエピタキシャル成長層と半導体基板とがショートを起こすのを防止することを可能にする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体基板に形成された素子分離領域によって分離された該半導体基板の素子形成領域と、前記半導体基板上に形成された絶縁膜と、前記素子形成領域の選択エピタキシャル成長させる領域上を含むように前記絶縁膜に形成された開口部と、前記開口部内の半導体基板の素子形成領域より選択エピタキシャル成長により形成された半導体層とを有することを特徴とする。
【００１１】
本発明の半導体装置では、選択エピタキシャル成長させる領域上を含むように開口部が形成された絶縁膜に囲まれているため、開口部内の半導体基板の素子形成領域より選択エピタキシャル成長により形成された半導体層は、開口部側壁に沿っても成長されるため、その成長された膜厚分だけ半導体層上面と半導体基板との距離が大きくなる。
【００１２】
本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成して素子形成領域を分離する工程と、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜における前記素子形成領域の選択エピタキシャル成長させる領域上を含むように開口部を形成する工程と、前記開口部内の半導体基板の素子形成領域より選択エピタキシャル成長により半導体層を形成する工程とを有することを特徴とする。
【００１３】
本発明の半導体装置の製造方法では、絶縁膜に選択エピタキシャル成長させる領域上を含むように開口部を形成するため、開口部内の半導体基板の素子形成領域より選択エピタキシャル成長により形成される半導体層は、開口部側壁に沿っても成長されるため、その成長された膜厚分だけ半導体層上面と半導体基板との距離を大きくすることができる。
【発明の効果】
【００１４】
本発明の半導体装置は、半導体層の周囲において半導体層上面と半導体基板との距離が大きくなるため、半導体層の上面にシリサイド層や第２半導体層を形成しても、シリサイド層や第２半導体層が半導体基板とショートすることやリーク電流を発生させることが防止できるので、サリサイドプロセスマージンが拡大され、また第２半導体層と半導体基板とのショートがなくなり、プロセスマージンの拡大が図れ、安定したばらつきの少ない半導体装置となるという利点がある。
【００１５】
本発明の半導体装置の製造方法は、半導体層の周囲において半導体層上面と半導体基板との距離を大きくすることができるため、半導体層の上面にシリサイド層や第２半導体層を形成しても、シリサイド層や第２半導体層が半導体基板とショートすることやリーク電流を発生させることが防止できるので、サリサイドプロセスマージンが拡大され、また第２半導体層と半導体基板とのショートがなくなり、プロセスマージンの拡大が図れ、安定したばらつきの少ない半導体装置を製造できるという利点がある。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００１７】
図１に示すように、半導体基板１１に形成された素子分離領域１４によって素子形成領域１２が分離されている。上記半導体基板１１は、例えばシリコン基板からなる。また、上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されている。
【００１８】
上記半導体基板１１上には絶縁膜４１が形成されている。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。上記絶縁膜４１には、上記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように開口部４２が形成されている。この例では、上記開口部４２は、素子形成領域１２側にかかるように形成されている。すなわち、素子形成領域１２よりも狭く形成されている。
【００１９】
そして、上記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により半導体層１５が形成されている。この半導体層１５は、例えば上記絶縁膜４１の開口部４２における厚さよりも厚く形成されていることが好ましい。また、上記半導体層１５は上記絶縁膜４１上の一部にかぶさるように形成されていることが好ましい。
【００２０】
上記半導体層１５上にはシリサイド層１６が形成されている。このシリサイド層１６は、上記絶縁膜４１によって上記半導体基板１１と分離されている。
【００２１】
上記構成では、選択エピタキシャル成長させる領域上を含むように開口部４２が形成された絶縁膜４１に囲まれているため、開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５は、開口部４２側壁に沿っても成長されるため、その成長された膜厚分だけ半導体層１５上面と半導体基板１１との距離が大きくなる。このため、半導体層１５の上面にシリサイド層１６を形成しても、シリサイド層１６が半導体基板１１とショートすることが防止できるので、サリサイドプロセスマージンが拡大され、安定したばらつきの少ない半導体装置１を構成できるという利点がある。さらに、半導体層１５が絶縁膜４１側にかぶさるように成長されれば、シリサイド層１６と半導体基板１１とのショートはさらに確実に防止できる。
【００２２】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、前記図１を用いて説明する。
【００２３】
例えば、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。
【００２４】
次いで、上記半導体基板１１上に絶縁膜４１を形成する。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、素子形成領域１２の選択エピタキシャル成長させる領域上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、素子形成領域１２の選択エピタキシャル成長させる領域上の上記絶縁膜４１に開口部４２を形成する。ここでは、上記選択エピタキシャル成長させる領域は開口部４２内の素子形成領域１２となる。
【００２５】
次に、選択エピタキシャル成長により、上記開口部４２内の素子形成領域１２上に半導体層１５を形成する。この半導体層１５を、例えばｐ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用いる。また、ｎ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）等のガスを用いる。また、必要に応じて、エピタキシャル成長前に半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００２６】
その後、通常のシリサイドプロセスによって、上記半導体層１５の上層にシリサイド層１６を、例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイドで形成する。
【００２７】
上記製造方法では、絶縁膜４１に選択エピタキシャル成長させる領域上を含むように開口部４２を形成するため、開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成される半導体層１５は、開口部４２側壁に沿っても成長されるため、その成長された膜厚分だけ半導体層１５上面と半導体基板１１との距離を大きくすることができる。このため、半導体層１５の上面にシリサイド層１６を形成しても、シリサイド層１６が半導体基板１１とショートすることが防止できるので、サリサイドプロセスマージンが拡大され、安定したばらつきの少ない半導体装置１を製造できるという利点がある。さらに、半導体層１５が絶縁膜４１側にかぶさるように成長されれば、シリサイド層１６と半導体基板１１とのショートはさらに確実に防止できる。
【００２８】
次に、上記第１実施例の変形例を、図２の概略構成断面図によって説明する。
【００２９】
図２に示すように、半導体基板１１に形成された素子分離領域１４によって素子形成領域１２が分離されている。上記半導体基板１１は、例えばシリコン基板からなる。また、上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されている。
【００３０】
上記半導体基板１１上には絶縁膜４１が形成されている。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。上記絶縁膜４１には、上記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように開口部４２が形成されている。この例では、上記開口部４２は、素子分離領域１４側にかかるように形成されている。すなわち、素子形成領域１２よりも広く形成されている。
【００３１】
そして、上記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により半導体層１５が形成されている。この半導体層１５は、例えば上記絶縁膜４１の開口部４２における厚さよりも厚く形成されていることが好ましい。また、上記半導体層１５は上記絶縁膜４１上の一部にかぶさるように形成してもよい。
【００３２】
上記半導体層１５上にはシリサイド層１６が形成されている。このシリサイド層１６は、上記絶縁膜４１によって上記半導体基板１１と分離されている。
【００３３】
上記構成では、選択エピタキシャル成長させる領域上を含むように開口部４２が形成された絶縁膜４１に囲まれているため、また、エピタキシャル成長は横方向にも成長するため、開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５は、開口部４２側壁に接する状態で成長されるため、その成長された膜厚分だけ半導体層１５上面と半導体基板１１との距離が大きくなる。このため、半導体層１５の上面にシリサイド層１６を形成しても、シリサイド層１６が半導体基板１１とショートすることが防止できるので、サリサイドプロセスマージンが拡大され、安定したばらつきの少ない半導体装置２を構成できるという利点がある。さらに、半導体層１５が絶縁膜４１側にかぶさるように成長されれば、シリサイド層１６と半導体基板１１とのショートはさらに確実に防止できる。
【００３４】
上記第１実施例（変形例も含む）では、開口部４２に接してエピタキシャル成長される半導体層１５部分を、シリサイド層１６が半導体基板１１とショートを起こさないような膜厚よりも厚く成長させることが重要である。
【００３５】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図３の概略構成断面図によって説明する。
【００３６】
図３に示すように、半導体基板１１に形成された素子分離領域１４によって素子形成領域１２が分離されている。上記半導体基板１１は、例えばシリコン基板からなる。また、上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されている。
【００３７】
上記半導体基板１１上には絶縁膜４１が形成されている。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。上記絶縁膜４１には、上記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように開口部４２が形成されている。この例では、上記開口部４２は、素子形成領域１２側にかかるように形成されている。すなわち、素子形成領域１２よりも狭く形成されている。
【００３８】
そして、上記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により半導体層１５が形成されている。この半導体層１５は、例えば上記絶縁膜４１の開口部４２における厚さよりも厚く形成されていることが好ましい。また、上記半導体層１５は上記絶縁膜４１上の一部にかぶさるように形成されていることが好ましい。
【００３９】
上記半導体層１５上には第２半導体層１７が形成されている。この第２半導体層１７は、上記絶縁膜４１によって上記半導体基板１１と分離されている。
【００４０】
上記構成では、選択エピタキシャル成長させる領域上を含むように開口部４２が形成された絶縁膜４１に囲まれているため、開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５は、開口部４２側壁に沿っても成長されるため、その成長された膜厚分だけ半導体層１５上面と半導体基板１１との距離が大きくなる。このため、半導体層１５の上面に第２半導体層１７を形成しても、第２半導体層１７が半導体基板１１とショートすることが防止できるので、プロセスマージンの拡大が図れ、安定したばらつきの少ない半導体装置３を構成できるという利点がある。さらに、半導体層１５が絶縁膜４１側にかぶさるように成長されれば、第２半導体層１７と半導体基板１１とのショートはさらに確実に防止できる。
【００４１】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、前記図１を用いて説明する。
【００４２】
例えば、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。
【００４３】
次いで、上記半導体基板１１上に絶縁膜４１を形成する。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、素子形成領域１２の選択エピタキシャル成長させる領域上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、素子形成領域１２の選択エピタキシャル成長させる領域上の上記絶縁膜４１に開口部４２を形成する。ここでは、上記選択エピタキシャル成長させる領域は開口部４２内の素子形成領域１２となる。
【００４４】
次に、選択エピタキシャル成長により、上記開口部４２内の素子形成領域１２上に半導体層１５を形成する。この半導体層１５を、例えばｐ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用いる。また、ｎ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）等のガスを用いる。また、必要に応じて、エピタキシャル成長前に半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００４５】
連続して選択エピタキシャル成長により、上記半導体層１５上に第２半導体層１７を成膜する。この第２半導体層１７を、例えばｐ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用いる。また、ｎ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）等のガスを用いる。
【００４６】
上記製造方法では、絶縁膜４１に選択エピタキシャル成長させる領域上を含むように開口部４２を形成するため、開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成される半導体層１５は、開口部４２側壁に沿っても成長されるため、その成長された膜厚分だけ半導体層１５上面と半導体基板１１との距離を大きくすることができる。このため、半導体層１５の上面に第２半導体層１７を形成しても、第２半導体層１７が半導体基板１１とショートすることが防止できるので、プロセスマージンが拡大され、安定したばらつきの少ない半導体装置３を製造できるという利点がある。さらに、半導体層１５が絶縁膜４１側にかぶさるように成長されれば、第２半導体層１７と半導体基板１１とのショートはさらに確実に防止できる。
【００４７】
次に、上記構成の半導体装置３におけるリーク電流特性を調べた。第２半導体層１７側に電圧を印加し、半導体基板１１側をアースとした。その結果を図４のリーク電流と印加電圧の関係図に示す。図中の比較例は、絶縁膜４１を形成しないで、半導体基板１１の素子形成領域１２に直接エピタキシャル成長させたものである。
【００４８】
図４に示すように、印加電圧の絶対値が大きくなるに従い、比較例ではリーク電流が増加しているが、本発明の半導体装置３では、比較例と比較してリーク電流が非常に小さく、ほとんど流れていないことがわかる。なお、半導体装置３の絶縁膜４１はｍ、厚さ２０ｎｍの窒化シリコン膜で形成したものである。
【００４９】
次に、上記第２実施例の変形例を、図５の概略構成断面図によって説明する。
【００５０】
図５に示すように、半導体基板１１に形成された素子分離領域１４によって素子形成領域１２が分離されている。上記半導体基板１１は、例えばシリコン基板からなる。また、上記素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成されている。
【００５１】
上記半導体基板１１上には絶縁膜４１が形成されている。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。上記絶縁膜４１には、上記素子形成領域１２の選択エピタキシャル成長させる領域上を含むように開口部４２が形成されている。この例では、上記開口部４２は、素子分離領域１４側にかかるように形成されている。すなわち、素子形成領域１２よりも広く形成されている。
【００５２】
そして、上記開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により半導体層１５が形成されている。この半導体層１５は、例えば上記絶縁膜４１の開口部４２における厚さよりも厚く形成されていることが好ましい。また、上記半導体層１５は上記絶縁膜４１上の一部にかぶさるように形成してもよい。
【００５３】
連続して選択エピタキシャル成長により、上記半導体層１５上に第２半導体層１７を成膜する。この第２半導体層１７を、例えばｐ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用いる。また、ｎ型に形成する場合には、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）、ホスフィン（ＰＨ3）等のガスを用いる。
【００５４】
上記構成では、選択エピタキシャル成長させる領域上を含むように開口部４２が形成された絶縁膜４１に囲まれているため、また、エピタキシャル成長は横方向にも成長するため、開口部４２内の半導体基板１１の素子形成領域１２より選択エピタキシャル成長により形成された半導体層１５は、開口部４２側壁に接する状態で成長されるため、その成長された膜厚分だけ半導体層１５上面と半導体基板１１との距離が大きくなる。このため、半導体層１５の上面に第２半導体層１７を形成しても、第２半導体層１７が半導体基板１１とショートすることが防止できるので、プロセスマージンが拡大され、安定したばらつきの少ない半導体装置４を構成できるという利点がある。さらに、半導体層１５が絶縁膜４１側にかぶさるように成長されれば、第２半導体層１７と半導体基板１１とのショートはさらに確実に防止できる。
【００５５】
上記第２実施例（変形例も含む）では、開口部４２に接してエピタキシャル成長される半導体層１５部分を、第２半導体層１７が半導体基板１１とショートを起こさないような膜厚よりも厚く成長させることが重要である。
【００５６】
次に、本発明の半導体装置およびその製造方法を、サイリスタＲＡＭに適用した一実施の形態の第１例を、図６〜図１１の製造工程断面図によって説明する。図６〜図１１では、一例として、素子分離領域を挟んで二つのサイリスタを形成する製造方法を示す。
【００５７】
図６に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２、１３を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２の下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２、１３の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。
【００５８】
次に、図７に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００５９】
次に、各素子形成領域１２、１３に形成された上記ゲート絶縁膜２１上にゲート電極２２を形成する。上記ゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００６０】
各ゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００６１】
次に、図８に示すように、各ゲート電極２２の側壁にサイドウォール２４、２５を形成する。例えば、ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２４、２５を形成することができる。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００６２】
次に、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極２２、２２間の素子形成領域１２、１３上を開口したイオン注入マスク（図示せず）を形成する。次いで、上記イオン注入マスクを用いたイオン注入技術により、上記ゲート電極２２、２２間の半導体基板１１中にｎ型のドーパントを導入して、各素子形成領域１２、１３に第１ｎ型領域ｎ１（第２領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば１．５×１０19ｃｍ-3になるように設定する。この濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスクを除去する。
【００６３】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００６４】
また、上記サイドウォール２４、２５の形成は第１ｎ型領域ｎ１を形成するイオン注入後に行ってもよい。
【００６５】
次に、通常のレジスト塗布、リソグラフィー技術により、各ゲート電極２２、２２の他方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク（図示せず）を形成する。次いで、このイオン注入マスクを用いたイオン注入技術により、各ゲート電極２２、２２の他方側に半導体基板１１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２（第４領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば５×１０20ｃｍ-3になるように設定する。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスクを除去する
【００６６】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００６７】
また、第１ｎ型領域ｎ１、第２ｎ型領域ｎ２の形成順序は上記手順と異なっていても差し支えない。先に第２ｎ型領域ｎ２を形成し、後に第１ｎ型領域ｎ１を形成してもよい。上記アニールも第１ｎ型領域ｎ１、第２ｎ型領域ｎ２ともに形成後１回で行ってもよいし、選択トランジスタのソース／ドレイン活性化アニールなどの工程とかねても良い。
【００６８】
次に、図９に示すように、各ゲート電極２２、サイドウォール２４、２５等を被覆する絶縁膜４１を形成する。この絶縁膜４１は、後の工程で行う選択エピタキシャル成長のマスクとなるもので、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、各ゲート電極２２、２２間の素子形成領域１２、１３上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域ｎ１上の上記絶縁膜４１に開口部４２、４２を形成する。したがって、各ゲート電極２２、２２間の素子分離領域１４上には絶縁膜４１が残される。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域ｎ１）面を露出させることができる。ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。さらには、この工程はサイドウォール２４、２５の形成と同時に行ってもよい。また、膜厚は次に成長させる第１ｐ型領域ｐ１のエピ膜より薄い膜厚に設定する。
【００６９】
また、この半導体基板１１（第１ｎ型領域ｎ１）面を露出させる工程において、選択性のある窒化シリコン膜を活性領域である素子形成領域１２、１３毎に開口するが、本発明においては、上記素子分離領域１４上に残した絶縁膜４１が活性領域の素子形成領域１２、１３に一部かかる様に形成してもよい。または、活性領域素子形成領域１２、１３かからなくてもエピタキシャル成長に対して選択性を有するサイドウォール２４、２５と次の工程で形成される選択エピタキシャル成長層とが接するように開口してもよい。すなわち、選択エピタキシャル成長させる第１ｎ型領域ｎ１の周囲に絶縁膜が形成されていることが重要である。
【００７０】
次に、図１０に示すように、各第１ｎ型領域ｎ１上の上記開口部４２に第１伝導型（ｐ型）の第１ｐ型領域ｐ１（第１領域）を形成する。この第１ｐ型領域ｐ１は、例えば選択エピタキシャル成長により形成され、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００７１】
上記実施例では、第２ｎ型領域ｎ２をイオン注入法で形成したが、本発明方法による選択エピタキシャル法で行ってもよい。その場合は、上記に続いて、再び窒化シリコン膜を例えば２０ｎｍ堆積し、その後に、第２ｎ型領域ｎ２となる領域をレジストでパターニングして開口し、その後、窒化シリコン膜をエッチングする。
【００７２】
ここでは一例として、窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【００７３】
次に、第２ｎ型領域ｎ２を選択エピタキシャル成長により成膜する。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【００７４】
また、上記実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０００℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００７５】
次に、図１１に示すように、各ゲート電極２２、各第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記絶縁膜４１（前記図９参照）を除去する。なお、第２ｎ型領域ｎ２を選択エピタキシャル成長により形成した場合には、そのときに用いた窒化シリコン膜も除去する。このとき、第１ｐ型領域ｐ１のひさし状に出た部分、すなわち、絶縁膜４１上にかぶさるよう形成された部分の下部の絶縁膜４１は残される。この残された絶縁膜４１によって、後に形成されるシリサイド層１６と半導体基板１１とのショートが防止される。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２２上に、サリサイド工程によってシリサイド層１６を、例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００７６】
上記説明したように、本発明の半導体装置５は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第４領域）を順に接合したサイリスタ構造を有するもので、上記第１ｐ型領域ｐ１が絶縁膜４１に形成された開口部４２内の素子形成領域１２、１３から選択エピタキシャル成長により形成されていることを特徴とする。図面では、開口部４２の一部がサイドウォール２４、２５にかかっているが、サイドウォール２４、２５は酸化シリコン膜もしくは窒化シリコン膜で形成されていることから、選択エピタキシャル成長のマスクとしての機能を有するので、問題はない。そして、シリサイド層１６が絶縁膜４１、サイドウォール２４、２５によって半導体基板１１と隔絶され、半導体基板１１とのショートを防止していることを特徴とする。
【００７７】
次に、本発明の半導体装置およびその製造方法を、サイリスタＲＡＭに適用した一実施の形態の第２例を、図１２〜図１７の製造工程断面図によって説明する。図１２〜図１７では、一例として、素子分離領域を挟んで二つのサイリスタを形成する製造方法を示す。
【００７８】
図１２に示すように、半導体基板１１を用意する。この半導体基板１１には例えばシリコン基板を用いる。そして上記半導体基板１１に素子形成領域１２、１３を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）、ＳＴＩ（Shallow Trench Isolation）、ＤＴＩ（Deep Trench Isolation）などの技術により形成される。上記素子形成領域１２下部には、例えばｎウエル領域１８が形成されている。その後、半導体基板１１の素子形成領域１２、１３の上部を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２（第３領域）になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、濃度は、例えば１×１０18ｃｍ-3であり、１×１０17ｃｍ-3から１×１０19ｃｍ-3程度が望ましい。基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。
【００７９】
次に、図１３に示すように、上記半導体基板１１上にゲート絶縁膜２１を形成する。このゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜２１は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００８０】
次に、各第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜２１上にゲート電極２２を形成する。上記ゲート電極２２は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００８１】
各ゲート電極２２は、例えば、上記ゲート絶縁膜２１上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスクとして、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００８２】
次に、図１４に示すように、各ゲート電極２２の側壁にサイドウォール２４、２５を形成する。例えば、ゲート電極２２を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール２４、２５を形成することができる。上記サイドウォール２４、２５は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。
【００８３】
次に、通常のレジスト塗布、リソグラフィー技術により、各ゲート電極２２、２２の他方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク（図示せず）を形成する。次いで、このイオン注入マスクを用いたイオン注入技術により、各ゲート電極２２、２２の他方側に半導体基板１１中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２（第４領域）を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、濃度は例えば５×１０20ｃｍ-3になるように設定する。この濃度は、１×１０19ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要であり、またカソード電極として動作することが重要である。また、リンの代わりにヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスクを除去する
【００８４】
続いて、活性化のアニールとして例えば加熱して１０５０℃に達した後、直ぐに冷却工程に入るスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。また、選択トランジスタのソース／ドレイン活性化アニールなどの工程とかねても良い。
【００８５】
次に、図１５に示すように、各ゲート電極２２、サイドウォール２４、２５等を被覆する絶縁膜４１を形成する。この絶縁膜４１は、例えば窒化シリコン膜で形成され、例えば２０ｎｍの厚さに形成される。次いで、通常のレジスト塗布、リソグラフィー技術により、各ゲート電極２２、２２間の素子形成領域１２、１３上を開口したエッチングマスク（図示せず）を形成する。その後、このエッチングマスクを用いたエッチング加工により、各第１ｎ型領域が形成される領域上の上記絶縁膜４１に開口部４２、４２を形成する。したがって、各ゲート電極２２、２２間の素子分離領域１４上には絶縁膜４１が残される。このエッチング加工により、選択エピタキシャル成長部分のみ半導体基板１１（第１ｎ型領域が形成される領域）面を露出させることができる。ここでは一例として、上記絶縁膜４１に窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性を取るためであるので、選択性が維持できればその他の種類の絶縁膜を用いることができる。その後、上記エッチングマスクを除去する。さらには、この工程はサイドウォール２４、２５の形成と同時に行ってもよい。また、膜厚は次に成長させる第１ｐ型領域ｐ１のエピ膜より薄い膜厚に設定する。
【００８６】
また、この半導体基板１１（第１ｎ型領域ｎ１が形成される領域）面を露出させる工程において、選択性のある窒化シリコン膜を活性領域である素子形成領域１２、１３毎に開口するが、本発明においては、上記素子分離領域１４上に残した絶縁膜４１が活性領域の素子形成領域１２、１３に一部かかる様に形成してもよい。または、活性領域素子形成領域１２、１３かからなくてもエピタキシャル成長に対して選択性を有するサイドウォール２４、２５と次の工程で形成される選択エピタキシャル成長層とが接するように開口してもよい。すなわち、選択エピタキシャル成長させる第１ｎ型領域ｎ１が形成される領域の周囲に絶縁膜が形成されていることが重要である。
【００８７】
次に、図１６に示すように、各開口部４２内の素子形成領域１２、１３上に第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第２領域）を形成する。この第１ｎ型領域ｎ１は、例えば選択エピタキシャル成長により形成され、膜中のヒ素（Ａｓ）濃度が１×１０18ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば１００ｎｍとした。上記ドーパント（ヒ素）濃度は、１×１０17ｃｍ-3から１×１０20ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましい。また使用するガスは、ホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。また、このとき必要に応じて、半導体基板１１表面をＨＦなどの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【００８８】
連続して選択エピタキシャル成長により、図１７に示すように、各第１ｎ型領域ｎ１上に上記第１ｐ型領域ｐ１（第１領域）を成膜する。この第１ｐ型領域ｐ１は、膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3となるようにした。このときの選択エピタキシャル成長条件は、例えばシラン系ガスとともにドーパントの原料ガスにジボラン（Ｂ2Ｈ6）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また上記膜厚は５０ｎｍ〜３００ｎｍ程度が望ましいが、第１ｐ型領域ｐ１がアノード電極として機能を果たせる範囲であればよい。また、残された絶縁膜４１が第１ｐ型領域ｐ１と半導体基板１１とのショートを防止している。
【００８９】
上記第２実施例では、第２ｎ型領域ｎ２をイオン注入法で形成したが、本発明方法による選択エピタキシャル法で行ってもよい。その場合は、上記に続いて、再び窒化シリコン膜を例えば２０ｎｍ堆積し、その後に、第２ｎ型領域ｎ２となる領域をレジストでパターニングして開口し、その後、窒化シリコン膜をエッチングする。
【００９０】
ここでは一例として、窒化シリコン膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種、膜厚でもよい。
【００９１】
次に、第２ｎ型領域ｎ２を選択エピタキシャル成長により成膜する。このときの条件は、例えばシラン系ガスとともにドーパントの原料ガスにアルシン（ＡｓＨ3）ガスを用い、成膜時の基板温度を例えば７５０℃に設定するとともに、原料ガスの供給量、成膜雰囲気の圧力等を調整して、膜厚は例えば２００ｎｍとした。上記ドーパント（ヒ素）濃度は、例えば１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましく、ここでは、一例として１×１０20ｃｍ-3とした。また膜厚は５０ｎｍから３００ｎｍ程度が望ましいが、第２ｎ型領域ｎ２がカソード電極として機能を果たせる範囲であればよい。勿論使用するガスはホスフィン（ＰＨ3）や有機ソースなど、ｎ型不純物がドーピングされるものであればよい。
【００９２】
上記説明したように、本発明の半導体装置６は、第１伝導型（例えばｐ型）の第１ｐ型領域ｐ１（第１領域）、第１伝導型とは逆伝導型の第２伝導型（例えばｎ型）の第１ｎ型領域ｎ１（第２領域）、第１伝導型（ｐ型）の第２ｐ型領域ｐ２（第３領域）、第２伝導型（ｎ型）の第１ｎ型領域ｎ１（第４領域）を順に接合したサイリスタ構造を有するもので、上記第１ｐ型領域ｐ１が絶縁膜４１に形成された開口部４２内の素子形成領域１２、１３から選択エピタキシャル成長により形成されていることを特徴とする。図面では、開口部４２の一部がサイドウォール２４、２５にかかっているが、サイドウォール２４、２５は酸化シリコン膜もしくは窒化シリコン膜で形成されていることから、選択エピタキシャル成長のマスクとしての機能を有するので、問題はない。そして、第１半導体層１７が絶縁膜４１、サイドウォール２４、２５によって半導体基板１１と隔絶され、半導体基板１１とのショートを防止していることを特徴とする。
【００９３】
また、上記第２実施例では、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２の順で作製したが、第２ｎ型領域ｎ２、第１ｐ型領域ｐ１の順に形成してもよい。また、このとき必要に応じて、シリコン（Ｓｉ）基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。また、必要に応じて第１ｐ型領域ｐ１または第２ｎ型領域ｎ２を成膜した後、いずれかまたは両方において活性化アニールを行ってもよい。活性化のアニールとして例えば加熱を１０００℃まで行った後、直ぐに冷却工程に入るスパイクアニールを行う。このときのアニール条件は上記ドーパントの活性化が行える範囲でよい。
【００９４】
なお、上記アニールによって、第１ｎ型領域ｎ１中のｎ型不純物が半導体基板１１中に拡散して、半導体基板１１側にも、第１ｎ型領域ｎ１が形成される。
【００９５】
次に、必要に応じて、シリサイド層の形成工程を行う。このシリサイド層の形成工程は、まず各ゲート電極２２、各第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出させるため、各領域上の上記絶縁膜４１を除去する。なお、第２ｎ型領域ｎ２を選択エピタキシャル成長により形成した場合には、そのときに用いた窒化シリコン膜も除去する。このとき、第２半導体層１７のひさし状に出た部分、すなわち、絶縁膜４１上にかぶさるよう形成された部分の下部の絶縁膜４１は残される。この残された絶縁膜４１によって、後に形成されるシリサイド層１６と半導体基板１１とのショートが防止される。そして、層間絶縁膜（図示せず）を形成する前に、各露出された第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極２２上に、サリサイド工程によってシリサイド層を、例えばチタンシリサイド、コバルトシリサイド、ニッケルシリサイドで形成する。その後、層間絶縁膜を形成し、通常のＣＭＯＳ工程と同様の配線工程を行う。
【００９６】
次に、上記第１、第２実施例の変形例を以下に説明する。
【００９７】
上記第１、第２実施例における選択エピタキシャル成長は、ｎ型不純物もしくはｐ型不純物をドープしながらエピタキシャル成長を行った。しかし、エピタキシャル成長層の全層または一部の層をノンドープでエピタキシャル成長を行い、その後、イオン注入法や固層拡散法により、所定の不純物をドーピングしてもよい。
【００９８】
上記第１、第２実施例では、半導体基板１１としてバルクシリコン基板を用いることを前提としていたが、ＳＯＩ（Silicon on insulator）基板で作成することもできる。
【００９９】
また、上記第１、第２実施例において、一方のサイリスタのｎ型不純物とｐ型不純物を入れ替えて形成し、他方のサイリスタのｎ型不純物とｐ型不純物は入れ替えずに形成することで、相補型の半導体装置を形成することもできる。
【図面の簡単な説明】
【０１００】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】第１実施例の変形例を示した概略構成断面図である。
【図３】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図４】リーク電流と印加電圧の関係図である。
【図５】第２実施例の変形例を示した概略構成断面図である。
【図６】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第１例を示した製造工程断面図である。
【図７】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第１例を示した製造工程断面図である。
【図８】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第１例を示した製造工程断面図である。
【図９】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第１例を示した製造工程断面図である。
【図１０】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第１例を示した製造工程断面図である。
【図１１】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第１例を示した製造工程断面図である。
【図１２】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第２例を示した製造工程断面図である。
【図１３】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第２例を示した製造工程断面図である。
【図１４】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第２例を示した製造工程断面図である。
【図１５】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第２例を示した製造工程断面図である。
【図１６】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第２例を示した製造工程断面図である。
【図１７】本発明の半導体装置およびその製造方法をサイリスタＲＡＭに適用した一実施の形態の第２例を示した製造工程断面図である。
【図１８】従来技術の課題を示した概略構成断面図である。
【符号の説明】
【０１０１】
１…半導体装置、１１…半導体基板、１２…素子形成領域、１４…素子分離領域、１５…半導体層、４１…絶縁膜、４２…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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