(57)【要約】【課題】小型化及び多ピン化を実現することができる半導体パッケージの製造方法を提供する。【解決手段】銅板１の表面に配線パターン３を形成し、裏面に外部端子４を形成した後に、銅板の表面に半導体チップ５をフリップチップ接続する。続いて、銅板と半導体チップとの間隙にアンダーフィル材６を注入し、更には半導体チップをモールド樹脂で封止した後に、銅板をエッチングして導電路８を形成する。その後、導電後にはんだバンプ１０を形成し、ダイシング処理を行なう。【選択図】図１
2009129922.tif 000002
【特許請求の範囲】
【請求項１】
導電性材料から成る基板の表面に配線パターンを形成すると共に、同基板の裏面に外部端子を形成する工程と、
前記基板の表面に半導体チップを搭載すると共に、同半導体チップと前記配線パターンとを電気的に接続する工程と、
前記半導体チップを絶縁材料で封止する工程と、
前記基板をエッチングすることにより、前記配線パターンと前記外部端子とを接続する導電路を形成する工程とを備える
半導体パッケージの製造方法。
【請求項２】
前記外部端子をエッチングマスクとして機能させて前記基板のエッチングを行なうことで前記導電路を形成する
ことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記外部端子は、前記半導体チップの搭載領域に対応する領域にも形成する
ことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
基板の所定領域に貫通孔を形成する工程と、
前記基板の表面に配線パターンを形成し、同基板の裏面に外部端子を形成すると共に、前記貫通孔の内壁に前記配線パターンと前記外部端子とを電気的に接続する導電膜を形成する工程と、
前記基板の表面に半導体チップを搭載すると共に、同半導体チップと前記配線パターンとを電気的に接続する工程と、
前記半導体チップを絶縁材料で封止する工程と、
前記基板をエッチングする工程とを備える
半導体パッケージの製造方法。
【請求項５】
前記外部端子は、前記半導体チップの搭載領域に対応する領域にも形成する
ことを特徴とする請求項４に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージの製造方法に関する。詳しくは、パッケージの小型化を実現することができる半導体パッケージの製造方法に係るものである。
【背景技術】
【０００２】
近年、電子機器の小型化に伴い、半導体パッケージも小型化、高密度化が必要とされ、ＱＦＮ（Ｑｕａｄ  Ｆｌａｔ  Ｎｏｎ−Ｌｅａｄｅｄ  Ｐａｃｋａｇｅ）タイプ等の半導体パッケージが大量に利用される様になってきている（例えば、特許文献１参照。）。
【０００３】
図６はＱＦＮタイプの半導体パッケージを説明するための模式図（図６（ａ）は模式的な断面図、図６（ｂ）は模式的な底面図）であり、ここで示す半導体パッケージ１０１は、半導体素子１０２が導電性接着剤等によりダイパッド１０３の上に接着されている。また、半導体素子の電極部（図示せず）がボンディングワイヤー１０４でリード端子１０５に接続されており、更に、半導体素子を外界から保護するために、封止体としての封止樹脂（例えば、エポキシ樹脂）１０６で半導体素子を封止している。
なお、図６（ｂ）で示す様に、リード端子は半導体パッケージの下面より辺縁まで露出しており、下面中央部にダイパッドも露出している。
【０００４】
図７は上記したＱＦＮタイプの半導体パッケージの製造工程を説明するための模式図であり、ＱＦＮタイプの半導体パッケージの製造方法では、先ず、図７（ａ）で示す様に、エッチングによって所定のパターンが形成された銅製のリードフレーム１０７のダイパッド１０３上に半導体素子１０２を導電性接着剤等を用いて接着し、ボンディングワイヤー１０４で半導体素子上の電極部（図示せず）とリード端子１０５を接続する。
続いて、リードフレーム１０７を封止金型１０８内に装填し、この状態で封止金型内にエポキシ樹脂等の封止樹脂１０６を流入して封止を行ない（図７（ｂ）参照。）、その後、リードフレームから単体の半導体パッケージへ分離するために、図７（ｃ）で示す様にダイシングテープ１１０に貼り合わせた状態で、ダイヤモンド粒子を貼り付けた切断ブレード１０９、或いは図示しない切断成形金型等で切断加工が行われることによって、図６に示す様なＱＦＮタイプの半導体パッケージを得ることができる。
【０００５】
【特許文献１】特開２００２−３６８１７９号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来の半導体パッケージの製造方法では、リードフレームのパターンを形成するにあたってエッチング技術を用いており、即ち、図８（ａ）で示す様に、銅板１２０の表裏面にマスク材として機能するレジスト１２１を汎用のフォトリソグラフィー技術を用いて形成した後に、図８（ｂ）で示す様に、汎用のエッチング技術を用いて銅板をエッチングすることによってリードフレームのパターンを形成しており、リードフレームのファインピッチを実現しようとした場合には銅板の厚さの制限を受けてしまい、例えば、厚さが１２５μｍ程度の銅板の場合であれば、約１５０μｍピッチ（インナーリード幅は約８０μｍ）が製造限界となり、リードフレームのファインピッチ化が制限されることで、半導体パッケージの小型化、多ピン化の要請に充分に対応することができない。
【０００７】
なお、半導体パッケージの小型化を図る技術として、半導体ウェーハの活性面に再配置用の樹脂層を設け、半導体ウェーハに作りこまれている多数の半導体チップの入出力パッドを一括して再配置してから、その半導体ウェーハを個々のチップサイズ・パッケージにダイシングするといったウェーハレベル・チップサイズ・パッケージが注目を浴びているが（例えば、特開平１０−１７８１２４号公報、特開２０００−３６５１８号公報、特開２００１−１４４２２３号公報、特開２００２−７６２０３号公報、特開２００２−３７３９６８号公報）、歩留りの向上が難しく、半導体パッケージのコストアップが懸念されている。
【０００８】
本発明は以上の点に鑑みて創案されたものであって、小型化及び多ピン化を実現することができる半導体パッケージの製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の半導体パッケージの製造方法では、導電性材料から成る基板の表面に配線パターンを形成すると共に、同基板の裏面に外部端子を形成する工程と、前記基板の表面に半導体チップを搭載すると共に、同半導体チップと前記配線パターンとを電気的に接続する工程と、前記半導体チップを絶縁材料で封止する工程と、前記基板をエッチングすることにより、前記配線パターンと前記外部端子とを接続する導電路を形成する工程とを備える。
【００１０】
ここで、基板の表面に配線パターンを形成し、基板の表面に半導体チップを搭載して半導体チップと配線パターンとを電気的に接続した状態で半導体チップを絶縁材料で封止し、その後に基板をエッチングすることによって、基板をエッチングした後に配線パターンを絶縁材料内に残存させることができる。
【００１１】
また、導電性材料から成る基板をエッチングすることにより、配線パターンと外部端子とを接続する導電路を形成することによって、基板の裏面に形成した外部端子と半導体チップとを電気的に接続することができる。
【００１２】
また、本発明の半導体パッケージの製造方法では、基板の所定領域に貫通孔を形成する工程と、前記基板の表面に配線パターンを形成し、同基板の裏面に外部端子を形成すると共に、前記貫通孔の内壁に前記配線パターンと前記外部端子とを電気的に接続する導電膜を形成する工程と、前記基板の表面に半導体チップを搭載すると共に、同半導体チップと前記配線パターンとを電気的に接続する工程と、前記半導体チップを絶縁材料で封止する工程と、前記基板をエッチングする工程とを備える。
【００１３】
ここで、基板の所定領域に貫通孔を形成し、基板の表面に配線パターンを、基板の裏面に外部端子を形成すると共に、貫通孔の内壁に配線パターンと外部端子とを電気的に接続する導電膜を形成し、続いて、基板の表面に半導体チップを搭載して半導体チップと配線パターンとを電気的に接続した状態で半導体チップを絶縁材料で封止し、その後に基板をエッチングすることによって、基板をエッチングした後に配線パターンを絶縁材料内に残存させることができると共に、導電膜を介して基板の裏面に形成した外部端子と半導体チップとを電気的に接続することができる。
【発明の効果】
【００１４】
本発明の半導体パッケージの製造方法では、基板の表面に形成した配線パターンが基板のエッチング後も絶縁材料中に残存することとなり、半導体パッケージ中における半導体チップの配線パターンがファインピッチ化でき、半導体パッケージの小型化及び多ピン化が実現することとなる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図であり、本発明を適用した半導体パッケージの製造方法の一例では、先ず、図１（ａ）で示す様に、汎用のフォトリソグラフィー技術を用いて、銅板１の表裏面にマスク材として機能するめっき用レジスト２を形成する。
【００１６】
次に、ニッケルめっき処理を施して露出した銅板の表裏面にニッケルめっき層を成膜し、その後、金めっき処理を施して露出した銅板の表裏面のニッケルめっき層上に金めっき層を成膜し（図１（ｂ）参照。）、続いて、めっき用レジストを剥離することによって、銅板の表面にＮｉ−Ａｕめっき層から成る配線パターン３を形成すると共に、銅板の裏面にＮｉ−Ａｕめっき層から成る外部端子４を形成する（図１（ｃ）参照。）。
【００１７】
なお、ニッケルめっき層の成膜及び金めっき層の成膜の際には、銅板をシード層（めっきリード）として機能させて電解メッキ処理を行なっている。
【００１８】
次に、図１（ｄ）で示す様に、銅板の表面に形成された配線パターン３上に半導体チップ５をフリップチップ接続によって搭載し、続いて、ディスペンサ１５を用いて銅板と半導体チップの間隙にアンダーフィル材６を塗布し、アンダーフィル材をキュアする（図１（ｅ）参照。）。
【００１９】
ここで、本実施例ではフリップチップ接続によって半導体チップを配線パターン上に搭載する場合を例に挙げて説明を行っているが、配線パターン上に半導体チップを搭載することができるのであれば充分であって、必ずしもフリップチップ接続によって半導体チップを搭載する必要はなく、半導体チップをフェイスアップ方式で配線パターン上に搭載し、ワイヤーボンディング処理によって半導体チップと配線パターンとを電気的に接続しても構わない。
【００２０】
また、本実施例では、ディスペンサを用いてアンダーフィル材を塗布する場合を例に挙げて説明を行っているが、銅板と半導体チップとの間隙を絶縁材料で充填することができるのであれば充分であって、必ずしもディスペンサを用いてアンダーフィル材を塗布する必要はなく、シート樹脂による封止やトランスファーモールド技術による封止であっても良い。
【００２１】
続いて、半導体チップの裏面に保護テープ７を貼り合わせた後に、汎用のトランスファーモールド技術を用いて半導体チップをエポキシ樹脂等のモールド樹脂によって封止する（図２（ｆ）参照。）。
【００２２】
ここで、本実施例では、トランスファーモールド技術を用いて半導体チップを封止する場合を例に挙げて説明を行っているが、半導体チップを封止することができれば充分であって、必ずしもトランスファーモールド技術を用いて封止する必要はなく、ポッティング技術による封止やシート樹脂による封止であっても良い。
【００２３】
また、本実施例では、銅板と半導体チップとの間隙にアンダーフィル材を塗布した後に、改めて半導体チップを封止する場合を例に挙げているが、例えばトランスファーモールド技術を用いて、一括して銅板と半導体チップとの間隙に絶縁材料を充填すると共に半導体チップの封止を行っても良い。
【００２４】
なお、本実施例では半導体チップの裏面保護のために保護テープを貼り合わせる場合を例に挙げて説明を行っているが、保護テープは必ずしも必要というわけでは無い。
【００２５】
次に、銅板の裏面に形成した外部端子をエッチングマスクとして機能させて、塩化銅（ＣｕＣｌ２）、塩化鉄（ＦｅＣｌ３）やアルカリエッチャント（Ｃｕ（ＮＨ３）４Ｃｌ２）をエッチング液として用いて、銅板の選択エッチングを行なうことによって、銅板の表面に形成した配線パターンをアンダーフィル材の中に残存させると共に、配線パターンと外部端子とを電気的に接続する導電路８を形成する（図２（ｇ）参照。）。
【００２６】
続いて、汎用のトランスファーモールド技術を用いて導電路をエポキシ樹脂等のモールド樹脂９によって封止し、外部端子に半田バンプ１０を形成することで、半導体パッケージの結合体１１を得ることができる（図２（ｈ）参照。）。
【００２７】
ここでの封止は、導電路を封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて行なう必要は無く、ソルダーレジストを塗布しても良いし、ポッティング法を用いて封止を行っても良いが、生産性を考慮した場合にはトランスファーモールド技術による封止が好ましいと考えられる。
【００２８】
その後、半導体パッケージの結合体にダイシングテープ１２を貼り合わせ、図２（ｉ）で示す様に、ダイシングブレード１３によって半導体パッケージの結合体を個片化することによって、図２（ｊ）で示す様な半導体パッケージを得ることができる。なお、図２（ｊ）は半導体パッケージの断面図及び底面図を示している。
【００２９】
本発明を適用した半導体パッケージの製造方法の一例では、銅板をエッチングすることによりリードフレームを形成するのではなく、めっき処理により形成した配線パターンを使用しているために、配線パターンのファインピッチ化（例えば、１５０μｍ以下のピッチ）が可能であり、半導体パッケージの小型化及び多ピン化を実現することができる。
【００３０】
また、半導体チップの搭載領域に対応する銅板の裏面に外部端子を形成することによって、従来のリードフレームを用いた半導体パッケージでは使用することができなかった半導体チップ下の領域についても有効に活用することができ、結果として半導体パッケージの小型化を図ることができる。
【００３１】
図３は本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式図であり、本発明を適用した半導体パッケージの製造方法の他の一例では、先ず、図３（ａ）で示す様に、金型加工により銅板１に貫通孔１４を形成する。
【００３２】
また、汎用のフォトリソグラフィー技術を用いて、銅板１の表裏面にマスク材として機能するめっき用レジスト２を形成する（図３（ｂ）参照。）。
【００３３】
次に、ニッケルめっき処理を施して露出した銅板の表裏面及び貫通孔の内壁にニッケルめっき層を成膜し、その後、金めっき処理を施して露出した銅板の表裏面及び貫通孔の内壁のニッケルめっき層上に金めっき層を成膜し（図３（ｃ）参照。）、続いて、めっき用レジストを剥離することによって、銅板の表面にＮｉ−Ａｕめっき層から成る配線パターン３を形成し、銅板の裏面にＮｉ−Ａｕめっき層から成る外部端子４を形成すると共に、貫通孔の内壁にＮｉ−Ａｕめっき層から成る導電膜１６を形成する（図３（ｄ）参照。）。
【００３４】
なお、ニッケルめっき層の成膜及び金めっき層の成膜の際には、銅板をシード層（めっきリード）として機能させて電解メッキ処理を行なっている。
【００３５】
次に、図３（ｅ）で示す様に、銅板の表面に形成された配線パターン３上に半導体チップ５をフェイスアップ方式で搭載し、半導体チップの電極（図示せず）と配線パターンとを電気的に接続するワイヤーボンディング処理を行なう。
【００３６】
なお、本実施例では、配線パターンの中のボンディング領域（図５中符合Ａで示す部分）と、半導体チップの搭載領域に設けられた導電膜とが電気的に接続される様に配線パターンが形成されており（図５（ａ）参照。）、配線パターン上にフェイスアップ方式で搭載された半導体チップとワイヤーボンディング処理がなされることで（図５（ｂ）参照。）、半導体チップ下の領域に形成された外部端子を活用することができることとなる。
【００３７】
ここで、本実施例では、半導体チップをフェイスアップ方式で配線パターン上に搭載し、ワイヤーボンディング処理によって半導体チップと配線パターンとを電気的に接続する場合を例に挙げて説明を行っているが、配線パターン上に半導体チップを搭載することができるのであれば充分であって、必ずしもフェイスアップ方式で配線パターン上に搭載する必要は無く、フリップチップ接続によって半導体チップを配線パターン上に搭載しても良い。
【００３８】
続いて、汎用のトランスファーモールド技術を用いて半導体チップをエポキシ樹脂等のモールド樹脂によって封止する（図３（ｆ）参照。）。
【００３９】
ここで、本実施例ではトランスファーモールド技術を用いて半導体チップを封止する場合を例に挙げて説明を行っているが、半導体チップを封止することができれば充分であって、必ずしもトランスファーモールド技術を用いて封止する必要はなく、ポッティング技術による封止等であっても良い。
【００４０】
次に、塩化銅（ＣｕＣｌ２）、塩化鉄（ＦｅＣｌ３）やアルカリエッチャント（Ｃｕ（ＮＨ３）４Ｃｌ２）をエッチング液として用いて、銅板の選択エッチングを行なうことによって、銅板を完全に除去することで銅板の表面に形成した配線パターンをモールド樹脂の中に残存させる（図４（ｇ）参照。）。
【００４１】
続いて、汎用のトランスファーモールド技術を用いて導電膜をエポキシ樹脂等のモールド樹脂９によって封止し（図４（ｈ）参照。）、外部端子に半田バンプ１０を形成することで、半導体パッケージの結合体１１を得ることができる（図４（ｉ）参照。）。
【００４２】
ここでの封止は、導電膜を封止することができれば充分であり、必ずしもトランスファーモールド技術を用いて行なう必要は無く、ポッティング法を用いて封止を行っても良いが、生産性を考慮した場合にはトランスファーモールド技術による封止が好ましいと考えられる。
【００４３】
その後、図４（ｊ）で示す様に、ダイシングブレード１３によって半導体パッケージの結合体を個片化することによって、図４（ｋ）で示す様な半導体パッケージを得ることができる。なお、図４（ｋ）は半導体パッケージの断面図及び底面図を示している。
【００４４】
本発明を適用した半導体パッケージの製造方法の他の一例では、上記した本発明を適用した半導体パッケージの一例と同様に、半導体パッケージの小型化及び多ピン化を実現することができる。
【００４５】
また、銅板に貫通孔を形成し、この貫通孔の内壁に形成した導電膜によって配線パターンと外部端子との電気的接続を確保しているために、配線パターンと外部端子との電気的接続をエッチング処理により形成した導電路により実現する場合と比較すると、よりファインピッチにも対応が可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図（１）である。
【図２】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図（２）である。
【図３】本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式図（１）である。
【図４】本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式図（２）である。
【図５】配線パターンを説明するための模式図である。
【図６】ＱＦＮタイプの半導体パッケージを説明するための模式図である。
【図７】ＱＦＮタイプの半導体パッケージの製造工程を説明するための模式図である。
【図８】リードフレームのエッチングを説明するための模式図である。
【符号の説明】
【００４７】
１    銅板
２    めっき用レジスト
３    配線パターン
４    外部端子
５    半導体チップ
６    アンダーフィル材
７    保護テープ
８    導電路
９    モールド樹脂
１０    半田バンプ
１１    半導体パッケージの結合体
１２    ダイシングテープ
１３    ダイシングブレード
１４    貫通孔
１５    ディスペンサ
１６    導電膜
【図１】
2009129922.tif 000003
【図２】
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【図３】
2009129922.tif 000005
【図４】
2009129922.tif 000006
【図５】
2009129922.tif 000007
【図６】
2009129922.tif 000008
【図７】
2009129922.tif 000009
【図８】
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