(57)【要約】【課題】不揮発性半導体記憶装置の電荷を蓄積する層に効果的に電界を印加することができるＳＴＩ構造を有する不揮発性半導体記憶装置の製造方法を提供する。【解決手段】シリコン基板１０上にトンネル絶縁膜層１２、電荷蓄積層１３、緩衝層３１およびＣＭＰストッパ層３２を順に形成し、シリコン基板１０に至る所定の深さの素子分離溝３４を形成し、素子分離溝３４内の緩衝層３１の位置に対応する部分でボイド１１１が形成されるようにＳＴＩ１１を形成し、ストッパ層３２を除去した後、ＳＴＩ１１の上面がトンネル絶縁膜層１２よりも上に位置し、凹部１１２の底部がトンネル絶縁膜層１２の下面よりも下に位置するようにボイド１１１を用いてＳＴＩ１１をエッチングし、ＳＴＩ１１の表面に凹部１１２を形成し、緩衝層３１を除去し、電荷蓄積層１３とＳＴＩ１１の上面にブロック層１４と電極層１５を順に積層する。【選択図】        図４−３
2009283865.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトンネル絶縁膜層と、電荷蓄積層と、緩衝層と、後の工程での素子分離絶縁膜の除去時のストッパとなるストッパ層と、を順に形成する第１の工程と、
前記ストッパ層、前記緩衝層、前記電荷蓄積層、前記トンネル絶縁膜層および前記半導体基板をエッチングして素子分離溝を形成する第２の工程と、
前記素子分離溝内の前記緩衝層の位置に対応する部分でボイドが形成されるように素子分離絶縁膜を形成する第３の工程と、
前記ストッパ層を除去した後、前記ボイドを用いて前記素子分離絶縁膜のエッチングを行い、前記素子分離絶縁膜の上面の前記素子分離溝と接する部分が前記トンネル絶縁膜層の上面よりも上に位置し、中央部付近が前記トンネル絶縁膜層の下面よりも下に位置するように前記素子分離絶縁膜の表面に凹部を形成する第４の工程と、
前記緩衝層を除去する第５の工程と、
前記電荷蓄積層と前記素子分離絶縁膜の上面にブロック層と電極層を順に積層する第６の工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板上にトンネル絶縁膜層と、電荷蓄積層と、緩衝層と、後の工程での素子分離絶縁膜の除去時のストッパとなるストッパ層と、を順に形成する第１の工程と、
前記ストッパ層、前記緩衝層、前記電荷蓄積層、前記トンネル絶縁膜層および前記半導体基板をエッチングして素子分離溝を形成する第２の工程と、
前記素子分離溝内の前記緩衝層の位置に対応する部分で合わせ目の弱いシームが形成されるように素子分離絶縁膜を形成する第３の工程と、
前記ストッパ層を除去した後、前記シームを用いて前記素子分離絶縁膜のエッチングを行い、前記素子分離絶縁膜の上面の前記素子分離溝と接する部分が前記トンネル絶縁膜層の上面よりも上に位置し、中央部付近が前記トンネル絶縁膜層の下面よりも下に位置するように前記素子分離絶縁膜の表面に凹部を形成する第４の工程と、
前記緩衝層を除去する第５の工程と、
前記電荷蓄積層と前記素子分離絶縁膜の上面にブロック層と電極層を順に積層する第６の工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第３の工程では、ＴＥＯＳ（Tetraethoxysilane）／Ｏ3またはＴＥＯＳ／Ｈ2Ｏを原料にＣＶＤ法によって前記素子分離絶縁膜としてのシリコン酸化膜を形成することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記電荷蓄積層は、シリコン窒化膜であり、前記緩衝層は、前記シリコン窒化膜と前記ストッパ層と膜質の異なる薄膜であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記緩衝層はアモルファスシリコンからなることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置の製造技術の進展によって、電気的に書込み消去可能な不揮発性半導体記憶装置の寸法が微細化してきている。ナノメートルサイズのゲート長を有する不揮発性半導体記憶装置において、隣接するセル間を分離するＳＴＩ（Shallow  Trench  Isolation）の高さは、所定のセル特性を発揮させるために所望の高さに制御される。たとえば、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタを有するメモリセルと、低電圧トランジスタを有する低電圧トランジスタ領域および高電圧トランジスタを有する高電圧トランジスタ領域を有する周辺回路部と、を備える半導体記憶装置において、高電圧トランジスタ領域に形成されているＳＴＩの深さをメモリセルと低電圧トランジスタ領域のＳＴＩの深さよりも深くするように、ＳＴＩを制御性よく形成する方法が開示されている（たとえば、特許文献１参照）。
【０００３】
ところで、ＭＯＮＯＳ型トランジスタにおいて、消去時および書込み時に高い電界を電荷蓄積層に効果的に印加するためには、ＳＴＩの上面の高さを電荷蓄積層の上面の高さよりも低くすることがよいことが知られている。しかし、上記特許文献１に記載のＭＯＮＯＳ型トランジスタ間を分離するためのＳＴＩの上面は、ゲート電極と同じ高さを有しており、しかも平らである（基板面とほぼ平行な面を有している）。そのため、特許文献１に記載のＭＯＮＯＳ型メモリにおいては、消去時および書込み時に電荷蓄積層に効果的に高い電界を印加することができないという問題点があった。また、フローティングゲート型トランジスタを用いた不揮発性半導体記憶装置についても同様の問題点を有していた。
【０００４】
【特許文献１】特開２００５−１１６５５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、不揮発性半導体記憶装置の電荷を蓄積する層に効果的に電界を印加することができるＳＴＩ構造を有する不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板上にトンネル絶縁膜層と、電荷蓄積層と、緩衝層と、後の工程での素子分離絶縁膜の除去時のストッパとなるストッパ層と、を順に形成する第１の工程と、前記ストッパ層、前記緩衝層、前記電荷蓄積層、前記トンネル絶縁膜層および前記半導体基板をエッチングして素子分離溝を形成する第２の工程と、前記素子分離溝内の前記緩衝層の位置に対応する部分でボイドが形成されるように素子分離絶縁膜を形成する第３の工程と、前記ストッパ層を除去した後、前記ボイドを用いて前記素子分離絶縁膜のエッチングを行い、前記素子分離絶縁膜の上面の前記素子分離溝と接する部分が前記トンネル絶縁膜層の上面よりも上に位置し、中央部付近が前記トンネル絶縁膜層の下面よりも下に位置するように前記素子分離絶縁膜の表面に凹部を形成する第４の工程と、前記緩衝層を除去する第５の工程と、前記電荷蓄積層と前記素子分離絶縁膜の上面にブロック層と電極層を順に積層する第６の工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【０００７】
また、本発明の一態様によれば、半導体基板上にトンネル絶縁膜層と、電荷蓄積層と、緩衝層と、後の工程での素子分離絶縁膜の除去時のストッパとなるストッパ層と、を順に形成する第１の工程と、前記ストッパ層、前記緩衝層、前記電荷蓄積層、前記トンネル絶縁膜層および前記半導体基板をエッチングして素子分離溝を形成する第２の工程と、前記素子分離溝内の前記緩衝層の位置に対応する部分で合わせ目の弱いシームが形成されるように素子分離絶縁膜を形成する第３の工程と、前記ストッパ層を除去した後、前記シームを用いて前記素子分離絶縁膜のエッチングを行い、前記素子分離絶縁膜の上面の前記素子分離溝と接する部分が前記トンネル絶縁膜層の上面よりも上に位置し、中央部付近が前記トンネル絶縁膜層の下面よりも下に位置するように前記素子分離絶縁膜の表面に凹部を形成する第４の工程と、前記緩衝層を除去する第５の工程と、前記電荷蓄積層と前記素子分離絶縁膜の上面にブロック層と電極層を順に積層する第６の工程と、を含むことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、不揮発性半導体記憶装置の電荷を蓄積する層に効果的に電界を印加することが可能なＳＴＩ構造を有する不揮発性半導体記憶装置の製造方法を提供することができるという効果を有する。
【発明を実施するための最良の形態】
【０００９】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置の製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１０】
（第１の実施の形態）
ここでは、最初に不揮発性半導体記憶装置の概略構成について説明し、その後に、本発明にかかる不揮発性半導体記憶装置の製造方法について詳細に説明する。不揮発性半導体記憶装置は、メモリセルトランジスタがマトリクス状に配置されるメモリセルと、電界効果型トランジスタによるロジック回路を構成する周辺回路部と、を有する。
【００１１】
図１は、メモリセルとしてＮＡＮＤ型ＥＥＰＲＯＭ（Electronically  Erasable  and  Programmable  Read  Only  Memory）を採用した場合のメモリセルの等価回路図である。この図に示されるように、メモリセルを構成するＭＩＳ（Metal-Insulator-Semiconductor）型トランジスタＭ０，Ｍ１，・・・，Ｍ１４，Ｍ１５は直列接続される。各トランジスタＭ０〜Ｍ１５は、フローティングゲート型でもよいし、ＭＯＮＯＳ型でもよいが、この第１の実施の形態では、シリコン窒化膜からなる電荷蓄積層を有するＭＯＮＯＳ型トランジスタである場合を示す。各トランジスタＭ０〜Ｍ１５のゲート電極、つまり制御ゲートにはそれぞれワード線を構成するデータ選択線ＷＬ０〜ＷＬ１５が接続される。また、各トランジスタＭ０〜Ｍ１５のバックゲートにはウェル電位Ｗｅｌｌが与えられる。
【００１２】
直列接続されるトランジスタＭ０〜Ｍ１５の一端のトランジスタＭ０は、選択トランジスタＳ１を介してビット線ＢＬに接続され、他端のトランジスタＭ１５は、選択トランジスタＳ２を介してソース線ＳＬに接続される。なお、選択トランジスタＳ１のゲートにはＳＳＬ信号線が接続され、選択トランジスタＳ２のゲートにはＧＳＬ信号線が接続される。
【００１３】
ここでメモリセルには、ＳＳＬ信号線およびＧＳＬ信号線が接続されるが、これらのブロック選択線は、ひとつのブロックには少なくとも１本あればよく、たとえば高密度化のために、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成される。
【００１４】
以上のような構成を通じて、いわゆるＮＡＮＤセルブロック５が構成される。そして、このＮＡＮＤセルブロック５がデータ選択線ＷＬ０〜ＷＬ１５の延在方向に複数配列されて、メモリセルが形成される。このメモリセルの動作や構成などについては、よく知られるところであるので、説明を省略する。
【００１５】
図２は、図１に示すような回路構成のブロックが複数配列されてなるメモリセルを有する不揮発性半導体記憶装置の一部平面図である。この図に示されるように、メモリセル１は、図中で上下方向に走る複数のビット線ＢＬが形成されている。このビット線ＢＬの厚さ方向の下側には、図中左右方向に走る複数のワード線ＷＬ０〜ＷＬ１５が配置されている。各ワード線ＷＬ０〜ＷＬ１５の間には、ビット線ＢＬの下以外の部分に素子分離領域であるＳＴＩ１１が形成され、ソース／ドレイン領域８が絶縁分離されている。またビット線ＢＬのＳＳＬ信号線に隣接したソース／ドレイン領域８には、ビット線コンタクト４が形成されており、ビット線ＢＬのＧＳＬ信号線に隣接した領域には、接地電位が与えられるソース線コンタクト３が接続されている。
【００１６】
図３は、本発明の不揮発性半導体記憶装置の製造方法で製造される不揮発性半導体記憶装置の一例を模式的に示す断面図であり、図２のＡ−Ａ断面図に対応している。この不揮発性半導体記憶装置は、半導体基板としてのシリコン基板１０のＳＴＩ（素子分離絶縁膜）１１で分離された領域にＭＯＮＯＳ型トランジスタが形成される。
【００１７】
ＭＯＮＯＳ型トランジスタは、シリコン基板１０上に、シリコン酸化膜などからなるトンネル絶縁膜層１２、シリコン窒化膜からなる電荷蓄積層１３、シリコン酸化膜やアルミナなどからなるブロック層１４およびポリシリコンやニッケルシリサイド、タングステン、窒化タングステンなど、またはこれらの積層膜などからなる電極層１５が順に積層した構造を有する。なお、ワード線の延在方向に隣接するＭＯＮＯＳ型トランジスタ間でトンネル絶縁膜層１２と電荷蓄積層１３とは分離されているが、ブロック層１４と電極層１５とは連続して形成されている。電極層１５は、たとえば、図の左右方向に延在するようにパターニングされ、この電極層１５上には、層間絶縁膜２０が形成される。そして、層間絶縁膜２０上には、紙面に垂直な方向に延在するようにパターニングされたビット線４が形成される。
【００１８】
また、ワード線の延在方向に隣接するＭＯＮＯＳ型トランジスタ間を分離するＳＴＩ１１の上面１１ａは、トンネル絶縁膜層１２の上面よりも高い位置で隣接するセル部の電荷蓄積層１３と接触しており、中央付近には凹部１１２が設けられている。この凹部１１２の底部１１ｂの位置は、トンネル絶縁膜層１２の下面よりも低い位置にあればよい。この図３の例では、ＳＴＩ１１の上面１１ａは、電荷蓄積層１３の上面と一致しており、凹部１１２の底部１１ｂの位置は、シリコン基板１０の上面よりも下に位置している。このような電荷蓄積層１３とＳＴＩ１１のそれぞれの上面に形成されるブロック層１４および電極層１５は、下地の形状に影響を受け、ブロック層１４と電極層１５との界面は、電荷蓄積層１３とＳＴＩ１１の上面とほぼ平行に形成される。
【００１９】
このような構造のメモリセルにおいては、ＳＴＩ１１の中央付近の凹部１１２に合わせて電極層１５が形成されるので、この凹部１１２の形状に合わせてセル部（電荷蓄積層１３）に電界が集中してかかりやすくなる。その結果、従来のＭＯＮＯＳ型トランジスタの構造に比して、同じ電圧をかけてもセルに強い電界を印加することが可能になる。
【００２０】
また、電荷蓄積層１３の側面にブロック層１４を構成する高誘電率膜を這わせることが可能となるので、カップリング比を上昇させることができ、より低い電圧で電荷蓄積層１３に電荷を蓄積させることが可能になる。さらに、ＭＯＮＯＳ型トランジスタにおけるＹｕｐｉｎ効果の増大を抑制することも可能となる。
【００２１】
つぎに、このような構造を有する不揮発性半導体記憶装置の製造方法について説明する。図４−１〜図４−１０は、この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である。なお、ここでは、図３と同様に、図２のＡ−Ａ断面に対応する断面図を示している。まず、シリコン基板１０のメモリセルを形成する領域上に、シリコン酸化膜などからなるトンネル絶縁膜層１２と、シリコン窒化膜からなる電荷蓄積層１３と、をＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法によって堆積させる。ついで、電荷蓄積層１３上に、緩衝層３１と、ＣＭＰ（Chemical  Mechanical  Polishing）ストッパ層３２と、を順に堆積する。ここで、ＣＭＰストッパ層３２は、後の工程で、シリコン基板１０にＳＴＩ１１を埋め込んだ後に余分なＳＴＩ１１をＣＭＰ法で除去する際のストッパとして機能する膜であり、シリコン窒化膜などによって形成される。また、緩衝層３１は、シリコン基板１０とＣＭＰストッパ層３２とは膜質の異なる素材からなる膜であり、たとえば、アモルファスシリコンやシリコン酸化膜などを使用することができる。その後、ＣＭＰストッパ層３２上の全面にレジストを塗布し、フォトリソグラフィ技術とエッチング技術を用いて、ＳＴＩ１１を形成する領域のＣＭＰストッパ層３２が露出するようにパターニングを行って、マスク３３を形成する（図４−１）。
【００２２】
ついで、パターニングをしたマスク３３を用いて、ＲＩＥ（Reactive  Ion  Etching）法によって、ＣＭＰストッパ層３２、緩衝層３１、電荷蓄積層１３、トンネル絶縁膜層１２およびシリコン基板１０をエッチングする（図４−２）。このとき、ＳＴＩ１１を形成するのに必要な深さとなるようにシリコン基板１０をエッチングする。これによって、シリコン基板１０には素子分離溝３４が形成される。
【００２３】
その後、原料にＴＥＯＳ（Tetraethoxysilane）／Ｏ3やＴＥＯＳ／Ｈ2Ｏなどを用いたＣＶＤ法によって、素子分離溝３４内にシリコン酸化膜（ＳｉＯ2）からなるＳＴＩ１１を形成する（図４−３）。ここでは、ＳＴＩ１１は、ＣＭＰストッパ層３２の上面よりも高く形成される。また、このＳＴＩ形成工程では、素子分離溝３４の側面を構成する材料によって、シリコン酸化膜の成長速度が異なる。素子分離溝３４に形成されるＳＴＩ１１の成長速度は、シリコン基板１０内では速く、トンネル絶縁膜層１２および電荷蓄積層１３では遅く、緩衝層３１では速く、ＣＭＰストッパ層３２では遅くなる。その結果、電荷蓄積層１３から緩衝層３１にかけて、成長速度が速くなるため、緩衝層３１の部分では、紙面に垂直な方向に延在したボイド（void）１１１が形成される。そして、緩衝層３１からＣＭＰストッパ層３２にかけて、成長速度が遅くなるため、再びボイド１１１のない密なＳＴＩ１１が形成されることになる。
【００２４】
このように第１の実施の形態では、素子分離溝３４の側面を構成する層の膜質を変えることによって、素子分離溝３４内でのＳＴＩ１１の成長速度を変え、ＳＴＩ１１の所定の位置（素子分離溝３４内の所定の深さ）である緩衝層３１脇にボイド１１１を形成するようにしている。
【００２５】
ついで、ＣＭＰ法を用いて、ＣＭＰストッパ層３２よりも上に形成されるＳＴＩ１１を除去する（図４−４）。このとき、ＣＭＰストッパ層３２がエッチングストッパの役割を有し、ＣＭＰストッパ層３２が露出した時点でＣＭＰ処理が停止する。
【００２６】
その後、ＣＭＰストッパ層３２に対するＳＴＩ１１の選択比が大きくなるような条件でＲＩＥ法によってエッチングを行い、ＳＴＩ１１をエッチバックする（図４−５）。このとき、ＳＴＩ１１の上面は、ＣＭＰストッパ層３２の厚さの範囲内となるように制御する。
【００２７】
ついで、ホット燐酸を用いて、シリコン窒化膜からなるＣＭＰストッパ層３２を剥離する（図４−６）。これによって、緩衝層３１が露出する。その後、緩衝層３１に対するＳＴＩ１１（シリコン酸化膜）の選択比が大きくなるような条件でＲＩＥ法またはウエットエッチング法によって、ＳＴＩ１１をエッチングする（図４−７）。ＳＴＩ１１のエッチングは、図４−６の緩衝層３１の上面がＳＴＩ１１と接触する部分３１１から始まり、ＳＴＩ１１の露出している領域（側面と上面）から順にエッチングされていく。そして、ボイド１１１よりも上のＳＴＩ１１が除去される。ボイド１１１の上半分が除去された後は、ボイド１１１の下半分の形状を維持したまま、エッチングが行われる。その結果、下に凸状の断面を有する凹部１１２を表面とするＳＴＩ１１が形成される。このとき、ＳＴＩ１１の最上面１１ａがトンネル絶縁膜層１２の上面よりも上の位置となるように、エッチングが制御される。
【００２８】
このエッチングによって、トランジスタが形成される各領域に接触するＳＴＩ１１の最上面１１ａがトンネル絶縁膜層１２よりも上の位置でありながら、ＳＴＩ１１の表面の最も低い位置１１ｂはトンネル絶縁膜層１２の下面よりも下となるような凹部１１２を有するＳＴＩ１１が形成される。
【００２９】
ついで、緩衝層３１をＲＩＥ法やウエットエッチング法によって除去した後（図４−８）、ＣＶＤ法などによってＳｉＯ2膜やＡｌ2Ｏ3膜などの高誘電率材料からなるブロック層１４を形成し（図４−９）、さらにスパッタ法や蒸着法などの方法によってポリシリコンやニッケルシリサイド、タングステン、窒化タングステンなど、またはこれらの積層膜などからなる電極層１５を形成する（図４−１０）。そして、電極層１５または電極層１５とブロック層１４とを所定の形状にパターニングして、層間絶縁膜２０とビット線４を形成することによって、図２〜図３に示される構造を有するメモリセルが得られる。
【００３０】
この第１の実施の形態によれば、ＭＯＮＯＳ型トランジスタの電荷蓄積層１３上に、電荷蓄積層１３を側壁としたときの成長速度に比して速いＳＴＩ１１の成長速度を有する緩衝層３１と、緩衝層３１を側壁としたときの成長速度に比して遅いＳＴＩ１１の成長速度を有するＣＭＰストッパ層３２とを順に積層した構造に素子分離溝３４を形成し、ここにＴＥＯＳ／Ｏ3などを原料とするＣＶＤ法によってＳＴＩ１１を形成するようにした。これによって、ＳＴＩ１１の成長速度が遅い電荷蓄積層１３、速い緩衝層３１、遅いＣＭＰストッパ層３２と経る際に、ＳＴＩ１１の成長速度が速い緩衝層３１の位置でボイド１１１が形成される。そして、このボイド１１１を用いたエッチングを行うことによって、メモリセルトランジスタの形成領域との接触部分ではトンネル絶縁膜層１２の上面よりも高い位置に上面１１ａを有し、隣接するメモリセルトランジスタの形成領域間の中央部付近ではトンネル絶縁膜層１２の下面よりも低い位置に底部１１ｂを有する凹部１１２が形成されたＳＴＩ１１を形成することができるという効果を有する。また、この構造によって、トンネル絶縁膜層１２の側面がＳＴＩ１１でしっかりと覆われるので、エッチング中にトンネル絶縁膜層１２がダメージを受けることがない。
【００３１】
さらに、ワード線の延在方向に沿って切断した断面において、中央部を端部よりも落としこむように表面に凹部１１２を形成したＳＴＩ１１を用いて不揮発性半導体記憶装置を製造したので、電極層１５が電荷蓄積層１３の上面と側面とを囲むように形成され、電界が集中するようになり、従来の構造に比して電荷蓄積層１３に強い電界を印加することができる。また、電荷蓄積層１３の側面にブロック層１４を構成する高誘電率膜を這わせることが可能となるので、カップリング比を上昇させることもできる。その結果、従来よりも低い電圧で効果的に電荷蓄積層１３に電荷を蓄積することができる。また、ＭＯＮＯＳ型トランジスタにおいてもＹｕｐｉｎ効果の増大を抑制することができる。
【００３２】
（第２の実施の形態）
図５−１〜図５−４は、この発明の第２の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である。なお、ここでも、図３と同様に、図２のＡ−Ａ断面に対応する断面図を示している。まず、第１の実施の形態の図４−１〜図４−２で説明したように、シリコン基板１０のメモリセルを形成する領域上に、シリコン酸化膜などからなるトンネル絶縁膜層１２と、シリコン窒化膜からなる電荷蓄積層１３と、アモルファスシリコンなどからなる緩衝層３１と、シリコン窒化膜などからなるＣＭＰストッパ層３２と、を順に堆積し、ＳＴＩ１１を形成する領域のＣＭＰストッパ層３２が露出するようにレジストのパターニングを行って、マスクを形成した後、シリコン基板１０に所定の深さの素子分離溝３４が形成されるように、エッチングを行う。なお、ここでも電荷蓄積層１３や緩衝層３１、ＣＭＰストッパ層３２に求められる条件は、第１の実施の形態と同様である。
【００３３】
ついで、原料にＴＥＯＳ／Ｏ3やＴＥＯＳ／Ｈ2Ｏなどを用いたＣＶＤ法によって、素子分離溝３４内にＳｉＯ2からなるＳＴＩ１１を形成する（図５−１）。ここでは、ＳＴＩ１１は、ＣＭＰストッパ層３２の上面よりも高く形成される。また、このＳＴＩ形成工程では、第１の実施の形態と同様に、素子分離溝３４の側面を構成する材料によって、成長速度が異なる。素子分離溝３４に形成されるＳＴＩ１１の成長速度は、シリコン基板１０内では速く、トンネル絶縁膜層１２および電荷蓄積層１３では遅く、緩衝層３１では速く、ＣＭＰストッパ層３２では遅くなる。その結果、電荷蓄積層１３から緩衝層３１にかけて、成長速度が速くなるため、緩衝層３１に対応する部分のＳＴＩ１１には、合わせ目の弱いシーム（seam）１１５が紙面に垂直な方向に延在して形成される。そして、緩衝層３１からＣＭＰストッパ層３２にかけて、成長速度が遅くなるため、再び密なＳＴＩ１１が形成されることになる。
【００３４】
このように第２の実施の形態では、素子分離溝３４の側面を構成する層の膜質を変えることによって、素子分離溝３４内でのＳＴＩ１１の成長速度を変え、ＳＴＩ１１の所定の位置（素子分離溝３４内の所定の深さ）にシーム１１５を形成するようにしている。
【００３５】
ついで、ＣＭＰ法を用いて、ＣＭＰストッパ層３２よりも上に形成されるＳＴＩ１１を除去し（図５−２）、ＣＭＰストッパ層３２に対するＳＴＩ１１の選択比が大きくなるような条件でＲＩＥ法によってエッチングを行い、ＳＴＩ１１をエッチバックする（図５−３）。このとき、ＳＴＩ１１の上面は、ＣＭＰストッパ層３２の厚さの範囲内となるように制御する。
【００３６】
ついで、ホット燐酸を用いて、シリコン窒化膜からなるＣＭＰストッパ層３２を剥離して、緩衝層３１を露出させ（図５−４）、緩衝層３１（アモルファスシリコン膜）に対するＳＴＩ１１（シリコン酸化膜）の選択比が大きくなるような条件でＲＩＥまたはウエットエッチングによって、ＳＴＩ１１をエッチングする（図５−５）。ＳＴＩ１１のエッチングは、図５−５の緩衝層３１の上面がＳＴＩ１１と接触する部分３１１から始まり、ＳＴＩ１１の露出している領域（側面と上面）から順にエッチングされていく。そして、シーム１１５よりも上のＳＴＩ１１が除去される。シーム１１５の上半分が除去された後は、シーム１１５の合わせ目の弱い箇所が最初に除去される結果、隣接するメモリセルトランジスタ間の中央部付近に凹部が形成され、この凹部形状を維持したままＳＴＩ１１の上面を落とし込むようにエッチングを行い、図４−７に示されるように、下に凸状の断面を有する凹部１１２がＳＴＩ１１の表面に形成される。このとき、ＳＴＩ１１の最上面１１ａがトンネル絶縁膜層１２の上面よりも上の位置となるように、エッチングが制御される。また、ＳＴＩ１１の表面の最も低い位置１１ｂはトンネル絶縁膜層１２の下面よりも下となる。
【００３７】
その後、第１の実施の形態の図４−８〜図４−１０で示した工程と同様に、緩衝層３１をＲＩＥやウエットエッチングによって除去した後、ＣＶＤ法などによってＳｉＯ2膜やＡｌ2Ｏ3膜などの高誘電率材料からなるブロック層１４を形成し、さらにスパッタ法や蒸着法などの方法によってポリシリコンやニッケルシリサイド、タングステン、窒化タングステンなど、またはこれらの積層膜などからなる電極層１５を形成する。そして、電極層１５または電極層１５とブロック層１４とを所定の形状にパターニングして、層間絶縁膜２０とビット線ＢＬを形成することによって、図２〜図３に示される構造を有するメモリセルが得られる。
【００３８】
この第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。
【００３９】
なお、上述した説明では、不揮発性半導体記憶装置としてＭＯＮＯＳ型トランジスタを例に挙げて説明したが、ＴＡＮＯＳ（TaN-Al2O3-Nitride-Oxide-Silicon）型トランジスタやＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）型トランジスタなどの電荷蓄積層１３を有する不揮発性半導体記憶装置のほか、電荷蓄積層１３が導電性材料で構成されるフローティングゲート型トランジスタなどの不揮発性半導体記憶装置に対しても同様に上述した実施の形態を適用することができる。
【００４０】
また、上述した説明では、ＳＴＩ１１の表面に凹部１１２を形成する場合を示したが、この凹部の断面形状は、Ｖ字型やＵ字型などリセス構造を有していれば任意の形状でよい。
【００４１】
さらに、緩衝層３１としてアモルファスシリコンを用いる場合、アモルファスシリコンの材質の違い、すなわち、通常のアモルファスシリコン、リンをドーピングしたアモルファスシリコン、酸素を含んだアモルファスシリコンなどの違いによって、シリコン酸化膜の成長速度が大きく異なることが実験により知得された。この性質を用い、緩衝層３１であるアモルファスシリコンの材質を代えることにより所望の寸法のボイド／シームを形成することが可能になった。
【図面の簡単な説明】
【００４２】
【図１】メモリセルとしてＮＡＮＤ型ＥＥＰＲＯＭを採用した場合のメモリセルの等価回路図である。
【図２】図１に示すような回路構成のブロックが複数配列されてなるメモリセルを有する不揮発性半導体記憶装置の一部平面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法で製造される不揮発性半導体記憶装置の一例を模式的に示す断面図である。
【図４−１】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その１）。
【図４−２】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その２）。
【図４−３】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その３）。
【図４−４】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その４）。
【図４−５】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その５）。
【図４−６】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その６）。
【図４−７】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その７）。
【図４−８】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その８）。
【図４−９】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その９）。
【図４−１０】この発明の第１の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その１０）。
【図５−１】この発明の第２の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その１）。
【図５−２】この発明の第２の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その２）。
【図５−３】この発明の第２の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その３）。
【図５−４】この発明の第２の実施の形態による不揮発性半導体記憶装置の製造方法の処理手順の一例を模式的に示す断面図である（その４）。
【符号の説明】
【００４３】
１０…シリコン基板、１１…ＳＴＩ、１２…トンネル絶縁膜層、１３…電荷蓄積層、１４…ブロック層、１５…電極層、２０…層間絶縁膜、３１…緩衝層、３２…ＣＭＰストッパ層、３３…マスク、３４…素子分離溝、１１１…ボイド、１１２…凹部、１１５…シーム。
【図１】
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【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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【図４−１０】
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【図５−１】
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【図５−２】
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【図５−３】
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【図５−４】
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