(57)【要約】【課題】光信号を伝送するのに要する光電力を減少させて低消費電力化を図り、かつ信号伝送特性の高品質化を図るコンプリメンタリー光配線システムを提供する。【解決手段】本システムは、入デジタル電気入力信号の立ち上がりエッジに同期した第１の電気パルス信号と、デジタル電気入力信号の立ち下がりエッジに同期した第２の電気パルス信号とを生成する送信回路２と、第１の電気パルス信号を第１の光信号に変換する第１の発光素子３と、第２の電気パルス信号を第２の光信号に変換する第２の発光素子４と、第１の光信号を伝送する第１の光伝送路５と、第２の光信号を伝送する第２の光伝送路６と、第１の光伝送路５にて伝送された第１の光信号を第３の電気パルス信号に変換する第１の受光素子７と、第２の光伝送路６にて伝送された第２の光信号を第４の電気パルス信号に変換する第２の受光素子８と、第３および第４の電気パルス信号に同期させて、デジタル電気入力信号に対応するデジタル電気出力信号を生成して出力端子９から出力する受信回路１０と、を備える。【選択図】図１
2009302703.tif 000002
【特許請求の範囲】
【請求項１】
デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期した第１の電気パルス信号と、前記デジタル電気入力信号の立ち下がりエッジに同期した第２の電気パルス信号とを生成する送信回路と、
前記第１の電気パルス信号を第１の光信号に変換する第１の発光素子と、
前記第２の電気パルス信号を第２の光信号に変換する第２の発光素子と、
前記第１の光信号を伝送する第１の光伝送路と、
前記第２の光信号を伝送する第２の光伝送路と、
前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、
前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、
前記第３および第４の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システム。
【請求項２】
デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第１の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第１の電気パルス信号を生成する第１の送信部と、前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第２の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第２の電気パルス信号を生成する第２の送信部と、を有する送信回路と、
前記第１の電気パルス信号に同期した第１の光信号を生成する第１の発光素子と、
前記第２の電気パルス信号に同期した第２の光信号を生成する第２の発光素子と、
前記第１の光信号を伝送する第１の光伝送路と、
前記第２の光信号を伝送する第２の光伝送路と、
前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、
前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、
前記第３および第４の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システム。
【請求項３】
前記デジタル電気入力信号を遅延させた遅延信号の遅延時間が、前記デジタル電気入力信号の最小パルス幅の１／２よりも短いことを特徴とする請求項１または２に記載のコンプリメンタリー光配線システム。
【請求項４】
デジタル電気入力信号の立ち上がりエッジに同期して論理が反転する第１の分周信号を生成する第１の分周回路と、前記デジタル電気入力信号の立ち下がりエッジに同期して論理が反転する第２の分周信号を生成する第２の分周回路と、前記第１の分周信号の論理変化に同期したタイミングで第１の電気パルス信号を生成する第１の電気パルス信号生成回路と、前記第２の分周信号の論理変化に同期したタイミングで第２の電気パルス信号を生成する第２の電気パルス信号生成回路と、を有する送信回路と、
前記第１の電気パルス信号に同期した第１の光信号を生成する第１の発光素子と、
前記第２の電気パルス信号に同期した第２の光信号を生成する第２の発光素子と、
前記第１の光信号を伝送する第１の光伝送路と、
前記第２の光信号を伝送する第２の光伝送路と、
前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、
前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、
前記第３および第４の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システム。
【請求項５】
前記送信回路と前記受信回路とに接続されて、前記受信回路から前記送信回路にフィードバック信号を伝送するフィードバック信号伝送路を備え、
前記受信回路は、前記デジタル電気出力信号のピーク電圧が所定の基準電圧を超えたか否かを示す前記フィードバック信号を生成するフィードバック信号発生回路を有し、
前記送信回路は、前記フィードバック信号に基づいて、前記第１および第２の光信号の光出力量を制御する制御回路を有することを特徴とする請求項１乃至４のいずれかに記載のコンプリメンタリー光配線システム。
【請求項６】
デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジに同期した第１および第２の電気パルス信号を生成する送信回路と、
前記第１の電気パルス信号に同期した第１の光信号を生成する第１の発光素子と、
前記第２の電気パルス信号に同期した第２の光信号を生成する第２の発光素子と、
前記第１の光信号を伝送する第１の光伝送路と、
前記第２の光信号を伝送する第２の光伝送路と、
前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、
前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、
前記第３および第４の電気パルス信号に同期させて前記デジタル電気入力信号に対応するデジタル電気出力信号を生成するデジタル受信信号生成回路と、前記デジタル電気出力信号のピーク電圧が所定の基準電圧を超えたか否かを示すフィードバック信号を生成するフィードバック信号発生回路と、を有する受信回路と、
前記送信回路と前記受信回路とに接続されて、前記フィードバック信号を前記受信回路から前記送信回路に伝送するフィードバック信号伝送路と、を備え、
前記送信回路は、前記フィードバック信号に基づいて、前記第１および第２の光信号の光出力量を制御する制御回路を有することを特徴とするコンプリメンタリー光配線システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル電気入力信号を光信号に変換して光伝送路を介して伝送するコンプリメンタリー光配線システムに関する。
【背景技術】
【０００２】
近年、ＬＳＩチップ間の信号伝送における遅延や損失、ノイズなどの問題が重要視されており、特に、パーソナルコンピュータや携帯電話等のモバイル通信機器においては、各種無線電波信号と機器内の電気信号のノイズ干渉が問題となっている。より具体的には、電磁ノイズを放射することで他の電子機器・回路に影響を与えるＥＭＩ（Electromagnetic Interference：電磁干渉）や、他の電子機器・回路からの電磁ノイズにより影響を受けるＥＭＳ（Electromagnetic Susceptibility：電磁妨害感受性）が問題となっている。このため、ＥＭＩとＥＭＳの両立を図るＥＭＣ（Electromagnetic Compatibility：電磁的両立性）という概念が、機器設計の場においてますます重要になってきている。
【０００３】
こうした状況の中、高速・低損失であるだけでなく、電磁ノイズフリーでもある光信号をＬＳＩチップ間の信号伝送に適用しようとする機運が高まっている。しかしながら、モバイル機器においてはバッテリー等の有限の電力源が使用されるため、機器内の電子部品は低消費電力であることが強く求められる。これは光を信号伝送手段として用いる場合においても同様である。これまでに、例えば特許文献１、２に記載されたコンプリメンタリー光配線方式や、特許文献３、４、５、６などの光配線方式が提案されている。
【特許文献１】特開平３−５８５３２号公報
【特許文献２】特開２００１−２８５１９５号公報
【特許文献３】特開平７−３８５０４号公報
【特許文献４】特開昭５４−１５２９０１号公報
【特許文献５】特開昭６０−７４８２５号公報
【特許文献６】米国特許４，３９７，０４２公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、光信号を伝送するのに要する光電力を減少させて低消費電力化を図り、かつ信号伝送特性の高品質化を図るコンプリメンタリー光配線システムを提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期した第１の電気パルス信号と、前記デジタル電気入力信号の立ち下がりエッジに同期した第２の電気パルス信号とを生成する送信回路と、前記第１の電気パルス信号を第１の光信号に変換する第１の発光素子と、前記第２の電気パルス信号を第２の光信号に変換する第２の発光素子と、前記第１の光信号を伝送する第１の光伝送路と、前記第２の光信号を伝送する第２の光伝送路と、前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、前記第３および第４の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システムが提供される。
【０００６】
また、本発明の一態様によれば、デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第１の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第１の電気パルス信号を生成する第１の送信部と、前記デジタル電気入力信号の最小パルス幅よりも短い時間だけ前記デジタル電気入力信号を遅延させた第２の遅延信号と前記デジタル電気入力信号とを合成することにより、前記デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第２の電気パルス信号を生成する第２の送信部と、を有する送信回路と、前記第１の電気パルス信号に同期した第１の光信号を生成する第１の発光素子と、前記第２の電気パルス信号に同期した第２の光信号を生成する第２の発光素子と、前記第１の光信号を伝送する第１の光伝送路と、前記第２の光信号を伝送する第２の光伝送路と、前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、前記第３および第４の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システムが提供される。
【０００７】
また、本発明の一態様によれば、デジタル電気入力信号の立ち上がりエッジに同期して論理が反転する第１の分周信号を生成する第１の分周回路と、前記デジタル電気入力信号の立ち下がりエッジに同期して論理が反転する第２の分周信号を生成する第２の分周回路と、前記第１の分周信号の論理変化に同期したタイミングで第１の電気パルス信号を生成する第１の電気パルス信号生成回路と、前記第２の分周信号の論理変化に同期したタイミングで第２の電気パルス信号を生成する第２の電気パルス信号生成回路と、を有する送信回路と、前記第１の電気パルス信号に同期した第１の光信号を生成する第１の発光素子と、前記第２の電気パルス信号に同期した第２の光信号を生成する第２の発光素子と、前記第１の光信号を伝送する第１の光伝送路と、前記第２の光信号を伝送する第２の光伝送路と、前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、前記第３および第４の電気パルス信号に同期させて、前記デジタル電気入力信号に対応するデジタル電気出力信号を生成する受信回路と、を備えることを特徴とするコンプリメンタリー光配線システムが提供される。
【０００８】
また、本発明の一態様によれば、デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジに同期した第１および第２の電気パルス信号を生成する送信回路と、前記第１の電気パルス信号に同期した第１の光信号を生成する第１の発光素子と、前記第２の電気パルス信号に同期した第２の光信号を生成する第２の発光素子と、前記第１の光信号を伝送する第１の光伝送路と、前記第２の光信号を伝送する第２の光伝送路と、前記第１の光伝送路にて伝送された前記第１の光信号を第３の電気パルス信号に変換する第１の受光素子と、前記第２の光伝送路にて伝送された前記第２の光信号を第４の電気パルス信号に変換する第２の受光素子と、前記第３および第４の電気パルス信号に同期させて前記デジタル電気入力信号に対応するデジタル電気出力信号を生成するデジタル受信信号生成回路と、前記デジタル電気出力信号のピーク電圧が所定の基準電圧を超えたか否かを示すフィードバック信号を生成するフィードバック信号発生回路と、を有する受信回路と、前記送信回路と前記受信回路とに接続されて、前記フィードバック信号を前記受信回路から前記送信回路に伝送するフィードバック信号伝送路と、を備え、前記送信回路は、前記フィードバック信号に基づいて、前記第１および第２の光信号の光出力量を制御する制御回路を有することを特徴とするコンプリメンタリー光配線システムが提供される。
【発明の効果】
【０００９】
本発明によれば、光信号を伝送するのに要する光電力を減少させて低消費電力化を図ることができるとともに、信号伝送特性の高品質化が可能になる。
【発明を実施するための最良の形態】
【００１０】
まず、光信号を伝送する手法として従来から種々提案されている特許文献１〜６について、本発明の各実施形態との相違点を簡単に説明しておく。
【００１１】
特許文献１および２では、デジタル電気入力信号の遷移時に流れるＣＲ微分電流によって２つのダイオード型発光素子を交互に発光させ、デジタル電気入力信号の立ち上がり情報と立ち下がり情報のみを信号伝達することで、光電力の大幅な低減を図っている。しかしながら、特許文献１および２の技術は、パターン効果による波形歪みや時定数制限による発光電流量不足、さらにはバースト動作時の突入電流による過大パルス発生などの、信号伝送特性を悪化させる各種問題を抱えている。
【００１２】
具体的に説明すると、ＣＲ微分電流の減衰時間はＣＲ時定数に比例しているため、キャパシタと発光素子のそれぞれが有する容量の合計Ｃと、発光素子それぞれが有する抵抗Ｒの積で決まるＣＲ時定数が、デジタル電気入力信号の最小パルス幅に比べて十分に小さくなければならない。ＣＲ時定数が十分に小さくないと、短い時間間隔でＣＲ微分電流パルスが連続した場合に、これらパルス同士に重なりが生じ、後続のＣＲ微分電流波形が変化してしまう。すなわち、電気入力パルスの波形（パルス間隔）に依存してＣＲ微分電流の波形が変化する、所謂パターン効果が生じる。
【００１３】
また、例えば１Ｇｂｐｓを超える（最小ビット幅が１ｎｓよりも小さい）高速電気入力パルスに対しては、ＣＲ時定数を十分に小さくするためにキャパシタの容量を極端に小さくしなければならないが、このとき発光素子の発光に必要な発光電流を十分に発生させることが困難である。
【００１４】
さらに、ダイオード型発光素子特有のオン電圧特性（立ち上がり電圧ＶＦ）に起因して、キャパシタが完全に放電している状態（キャパシタ電圧〜０Ｖ）から動作状態（キャパシタ電圧〜ＶＦ）に至るバースト動作時に、ＶＦ分を充電するための大きな突入電流が流れ、過大パルスが生成されやすい。
【００１５】
このように、特許文献１および２には信号伝送特性の悪化につながる各種の課題があるが、本発明では、後述のように微分処理を行わずにパルス信号を生成することで、その解決を図っている。
【００１６】
特許文献３には、クロック信号とデータ信号をそれぞれパルス化し、光伝送する光配線回路が開示されている。パルス化により、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも消費電力の低減が可能である。しかし、データ信号のパルス化は、パルス化されたクロック信号を用いてクロック周期で成されるため、“１１１１・・・・”と続く連続ビットのデータ信号を送信する場合には、ビットごとに光信号が生成されてしまう。そのため、本発明のようにデジタル電気入力信号の立ち上がり情報と立ち下がり情報のみ光伝送する場合と比べて、消費電力低減の効果が著しく小さい。すなわち、本発明に係るコンプリメンタリー光配線システムでは、信号の遷移確率（立ち上がり、および立ち下がりの頻度）が低いＮＲＺ方式のデジタル電気入力信号において大幅な光電力低減が可能であるのに対し、特許文献３はその効果を全く享受することができない。
【００１７】
さらに特許文献３では、受信側にて生成されるデータ信号が必ずＲＺ方式となるため、ＮＲＺ方式のデータ信号伝送のためには受信側にＲＺ方式からＮＲＺ方式への変換回路が別途必要になり、機器コストが増大するおそれがある。
【００１８】
なお、特許文献３はＣＲ微分電流を用いないため、特許文献１，２で述べたパターン効果、発光電流量不足、過大パルス発生等の問題を回避することが可能である。しかしながら、パルス化されたクロック信号を用いてデータ信号をパルス化しており、送信側回路にクロック信号入力が必須である。また、受信側でのデータ信号再生にもクロック信号を用いており、データ信号のみならずクロック信号も光伝送する必要がある。そのため、送信回路や受信回路が複雑化するだけでなく、光信号の伝送媒体にクロック信号線が必要となり、伝送媒体の小型化が困難になる。さらに、遷移確率が最も高いクロック信号伝送のために、消費電力が増大する。これに対し本発明は、後述のようにデジタル電気入力信号のみでのパルス化が可能であり、クロック信号等、別の信号入力および伝送を必ずしも必要としない。
【００１９】
特許文献４には、クロック信号とデータ信号それぞれを、クロック信号と等しい周期を有する別々のゲート信号でそれぞれパルス化し、光信号に変換して伝送する技術が開示されている。特許文献４では、新たにゲート信号を生成する必要があるため、回路が複雑なものになる。また特許文献３と同様、デジタル電気入力信号の連続ビットの送信において、ビットごとに光パルスが生成されるため、消費電力低減の効果が著しく小さい。受信側にて生成されるデータ信号は必ずＲＺ方式となってしまうため、ＮＲＺ方式の信号伝送のためには、受信側にＲＺ方式からＮＲＺ方式への変換回路が別途必要になる。さらに、データ信号のみならずクロック信号も光伝送する必要があり、伝送媒体が大型化するとともに、低消費電力化の効果が著しく小さい。
【００２０】
特許文献５には、デジタル電気入力信号を微分処理して、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジでパルス信号を生成し、生成されたパルス信号を光信号に変換する技術が開示されている。本発明と異なり、特許文献５では、立ち上がりエッジに対応する光パルスと立ち下がりエッジに対応する光信号が共に同じ光伝送路で伝送される。そのため受信側回路は、伝送されてきた光信号がデジタル電気入力信号の立ち上がりエッジと立ち下がりエッジのどちらに相当するか識別することができず、光信号が到達する度にデジタル電気出力信号の立ち上げ、立ち下げを順に行うのみである。その結果、例えばノイズの影響により受信側が光信号を１つでも受信し損ねると、それ以降デジタル電気出力信号を正しく生成することができなくなってしまう。さらに、デジタル電気入力信号のパルス幅が狭い場合には、立ち上がりエッジに対応する光信号と立ち下がりエッジに対応する光信号が干渉し合って、光伝送および光信号受信に問題が発生するおそれがある。
【００２１】
特許文献６には、デジタル電気入力信号の「１」（ハイ）と「０」（ロウ）を、一定電位に対してそれぞれ逆極性となるようにパルス化し、光伝送する光配線回路が開示されている。パルス化により、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも低消費電力になる可能性がある。しかしながら特許文献６では、連続するパルス間などのパルス非伝送時は、正極性パルスと負極性パルスの中間の強度を有する光信号を生成する。そのため、本発明のようにパルスのみ光信号伝送する場合に比べて、消費電力低減の効果が著しく小さい。
【００２２】
本発明によれば、上述した従来技術の様々な課題を解決し、消費電力の低減と信号伝送特性の高品質化を両立することが可能なコンプリメンタリー光配線システムが提供される。以下、図面を参照しながら、本発明の実施形態について詳細を説明する。
【００２３】
（第１の実施形態）
図１は本発明の第１の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図、図２は図１のシステム内部のノードＡ〜Ｄのタイミング図である。図１のシステムは、入力端子１から入力されたデジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号とを合成することにより、デジタル電気入力信号の立ち上がりエッジに同期し、遅延時間相当のパルス幅を有する第１の電気パルス信号と、デジタル電気入力信号の立ち下がりエッジに同期し、遅延時間相当のパルス幅を有する第２の電気パルス信号とを生成する送信回路２と、第１の電気パルス信号を第１の光信号に変換する第１の発光素子３と、第２の電気パルス信号を第２の光信号に変換する第２の発光素子４と、第１の光信号を伝送する第１の光伝送路５と、第２の光信号を伝送する第２の光伝送路６と、第１の光伝送路５にて伝送された第１の光信号を第３の電気パルス信号に変換する第１の受光素子７と、第２の光伝送路６にて伝送された第２の光信号を第４の電気パルス信号に変換する第２の受光素子８と、第３および第４の電気パルス信号に同期させて、デジタル電気入力信号に対応するデジタル電気出力信号を生成して出力端子９から出力する受信回路１０と、を備えている。
【００２４】
送信回路２は、後述の実施形態で具体的に説明するように、微分処理は行わずに、ロジック回路やトランジスタを用いて第１および第２の電気パルス信号を生成するため、微分処理に特有の時定数制限による発光電流量不足やパターン効果による波形歪み、さらにはバースト動作時の突入電流による過大パルス発生などの、信号伝送特性を悪化させる問題を抑制できる。送信回路２が生成する第１および第２の電気パルス信号のパルス幅は、デジタル電気入力信号の最小パルス幅よりも狭いため、送信回路２は短パルス発生回路と呼ぶこともできる。送信回路２（もしくはその一部）は、１個のＩＣチップからなるドライバＩＣで実現可能である。その場合、ドライバＩＣの中に別の回路（機能）を含んでも良い。例えば、ドライバＩＣの信号入力部にパラレル−シリアル信号入力変換回路を有しても良い。
【００２５】
第１および第２の発光素子３，４は、それぞれ別個の部品で構成してもよいし、２個を１つのウェハ上に集積した発光素子アレイであってもよい。第１および第２の光伝送路５，６は、光ファイバでも、光導波路でもよい。第１および第２の受光素子７，８も、それぞれ別個の部品で構成してもよいし、２個を１つのウェハ上に集積した受光素子アレイであってもよい。
【００２６】
受信回路１０は、第１の受光素子７のアノードと第２の受光素子８のカソードとの接続経路上の電圧を入力端に取り込んで増幅する増幅回路１１を有する。増幅回路１１は、例えばＣＭＯＳ回路で構成され、その入力端は容量性の負荷を有する。増幅回路１１の入力端は、立ち上がりエッジに同期した第１の電気パルス信号に対応する第１の光信号を受光する第１の受光素子７の受光電流によって充電され、立ち下がりエッジに同期した第２の電気パルス信号に対応する第２の光信号を受光する第２の受光素子８の受光電流によって放電される。これにより、デジタル電気入力信号と同じ論理情報を有するパルス電圧波形が増幅回路１１の入力端に生成される。この電圧波形を増幅回路１１にて増幅することにより、デジタル電気出力信号が生成される。受信回路１０（もしくはその一部）は、１個のＩＣチップからなるレシーバＩＣで実現可能である。その場合、レシーバＩＣの中に、別の回路（機能）を含んでも良い。例えば、レシーバＩＣの信号出力部にシリアル−パラレル信号出力変換回路を有しても良い。
【００２７】
図２は、デジタル電気入力信号Ａ、第１の電気パルス信号Ｂ、第２の電気パルス信号Ｃ、デジタル電気出力信号Ｄの信号波形を示している。図示のように、第１の電気パルス信号Ｂは、デジタル電気入力信号Ａの立ち上がりエッジに同期した短パルスである。第２の電気パルス信号Ｃは、デジタル電気入力信号Ａの立ち下がりエッジに同期した短パルスである。デジタル電気出力信号Ｄは、第１の電気パルス信号Ｂの立ち上がりエッジに同期して立ち上がり、第２の電気パルス信号Ｃの立ち上がりエッジに同期して立ち下がるパルスを発生する。これにより、デジタル電気出力信号Ｄはデジタル電気入力信号Ａと同等の信号になる。
【００２８】
なお、実際の動作においては、第１および第２の電気パルス信号の生成、第１および第２の光信号の生成および伝達、第３および第４の電気パルス信号の生成、およびデジタル電気出力信号の生成といった各回路における信号生成・伝達に一定の時間を要するため、各ノードにおける信号のタイミングは必ずしも図２に示したものになるとは限らない。しかしながら、このようなタイミングのずれは本発明の趣旨とは別次元の問題であるため、特に断らない限り、以後無視することとする。
【００２９】
このように、第１の実施形態では、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジの情報のみを第１および第２の光信号として、それぞれ専用の第１および第２の光伝送路５，６を介して受信回路１０に伝送するため、第１および第２の発光素子３，４の発光頻度および発光時間が少なくて済み、光電力の削減が図れる。
【００３０】
本実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号とを合成して、遅延時間相当のパルス幅を有する第１および第２の電気パルス信号を生成している。仮に、デジタル電気入力信号の最小パルス幅と等しいかそれよりも長い時間だけデジタル電気入力信号を遅延させたとすると、デジタル電気入力信号と遅延信号の間で、同じ最小パルス（１ビット単パルス）の時間的重なりがなくなる（例えば、デジタル電気入力信号においてある最小パルスが立ち下がると同時かその後に、遅延信号において同じ最小パルスが立ち上がる）ため、パルス合成が困難になる。さらにこの場合、デジタル電気入力信号の立ち上がりエッジに対応した第１の光信号が立ち下がる前に、立ち下がりエッジに対応した第２の光信号が発生し、両者に時間的重なりが生じるため、受信回路におけるデジタル電気出力信号の生成も困難になる。これらの結果、送信回路および受信回路が複雑なものとなり、ジッタ・ノイズの増大や、回路面積の増大を招く。本実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号を用いて、第１および第２の電気パルス信号を生成しているため、上述の問題は生じない。
【００３１】
なお、上述の遅延時間がデジタル電気入力信号の最小パルス幅とほぼ等しい場合、第１および第２の電気パルス信号のパルス幅は、デジタル電気入力信号の最小パルス幅とほぼ等しくなる。この場合、デジタル電気入力信号の最小パルスを送る場合に、第１および第２の電気パルス信号のパルス幅の合計が、デジタル電気入力信号の最小パルス２ビット相当になり、１ビットの信号伝送に２ビット分の信号伝送エネルギーを消費するという低消費電力化と逆転的な状況が生じてしまう。しかしながら、ＬＳＩ等の論理回路で用いられるデジタル信号は一般的にＮＲＺ信号が用いられており、連続ビットデータ（“１１１１・・・”、“００００・・・”）ではビット間に立ち上がりエッジや立ち下がりエッジがなく、その間のパルス信号伝送が不要になる。従ってこの場合、デジタル電気入力信号の平均連続ビット長が２ビット以上であれば、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも消費電力が低減可能となる。さらに、第１および第２の電気パルス信号のパルス幅が、デジタル電気入力信号の最小パルス幅とほぼ等しいため、デジタル電気入力信号のビットレートを光配線経路（第１および第２の発光素子３，４から第１および第２の光伝送路５，６を介して第１および第２の受光素子７，８に至る経路）の最高伝送帯域まで上げることが可能になり、消費電力の低減を図りながら、高い伝送帯域を確保できる。
【００３２】
本実施形態では、デジタル電気入力信号の立ち上がりエッジ情報と立ち下がりエッジ情報とを別々の光伝送路で伝送するため、伝送されてきた光パルスが、デジタル電気入力信号の立ち上がりエッジと立ち下がりエッジのどちらに相当するかを容易に識別することができる。そのため、例えばノイズの影響により、受信側が光パルスを１つもしくは複数受信し損ねても、後続の光パルスを受信すれば、デジタル電気出力信号を正しく生成することができるようになる。また、デジタル電気入力信号のパルス幅が狭い場合でも、立ち上がりエッジに対応する光パルスと立ち下がりエッジに対応する光パルスが干渉し合あうおそれが無い。
【００３３】
本実施形態の送信回路２は、微分処理を行わずに第１および第２の電気パルス信号を生成し、時定数制限による発光電流量不足やパターン効果による波形歪み、さらにはバースト動作時の突入電流による過大パルス発生などの問題は生じないため、第１および第２の電気パルス信号の電圧振幅は非常に安定的で、伝送エラーを防止できる。
【００３４】
本実施形態では、立ち上がりエッジに対応する第１の電気パルス信号を第１の発光素子３に与えるための電気線路と、立ち下がりエッジに対応する第２の電気パルス信号を第２の発光素子４に与えるための電気線路とを別個に設けている。そのため、第１および第２の発光素子３，４の各アノード部は回路的に独立であり、両発光素子に対して別個にバイアス電流を供給することが可能である。これにより、特許文献１，２に示された回路のように発光素子が直列接続された場合と比べて、バイアス電流を与えるのに必要な電源電圧を半分程度（例えば１．５〜２．０Ｖ）に抑えることができ、通常の電子機器に供給される電源電圧のみで十分に対応可能な光配線システムを構成することができる。
【００３５】
第１の実施形態では、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた遅延信号を用いたが、遅延信号の遅延時間を、デジタル電気入力信号の最小パルス幅の１／２以下に設定すると、以下の効果が得られる。
【００３６】
遅延信号の遅延時間をデジタル電気入力信号の最小パルス幅の１／２以下に設定すると、デジタル電気入力信号の立ち上がりエッジに同期した第１の電気パルス信号のパルス幅と、立ち下がりエッジに同期した第２の電気パルス信号のパルス幅が、デジタル電気入力信号の最小パルス幅の半分以下になる。そのため、デジタル電気入力信号の最小パルス（１ビット単パルス）を伝送する場合にも、立ち上がりエッジに同期した第１の電気パルス信号のパルス幅と、立ち下がりエッジに同期した第２の電気パルス信号のパルス幅の合計が、デジタル電気入力信号の最小パルス１ビット相当以下になり、すべてのビットパターンに対して、デジタル電気入力信号をそのまま光伝送する一般的な光配線よりも消費電力を低減できる。ただしこの場合、デジタル電気入力信号のビットレートは、光配線経路（第１および第２の発光素子３，４から第１および第２の光伝送路５，６を介して第１および第２の受光素子７，８に至る経路）の最高伝送帯域の１／２以下に制限される。しかしながら、光配線の伝送品質の良さ（例えば、耐電磁ノイズ特性）を生かしながら、最高ビットレートよりも消費電力の低減が要望されるような用途、例えば電池で駆動するモバイル機器などにおいて、連続駆動時間を長時間化するなどの高い効果を発揮する。
【００３７】
このように、第１および第２の電気パルス信号を生成するのに用いる遅延信号の遅延時間は、用途に応じて適宜選定するのが望ましく、本実施形態に係るコンプリメンタリー光配線装置を内蔵する機器やシステムに応じて最適値を設定するのが望ましい。特に、ＬＳＩ等の論理回路で一般的に用いられるＮＲＺ信号を用いたデジタル機器においては、遅延信号の遅延時間をデジタル電気入力信号の最小パルス幅（１ビット相当）以下にすることで、消費電力の低減が期待できる。
【００３８】
（第２の実施形態）
第２の実施形態は、第１の実施形態の具体例である。
【００３９】
図３は本発明の第２の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図４は図３に示した各部のタイミング図である。図３では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。
【００４０】
図３のコンプリメンタリー光配線システムは、送信回路２と受信回路１０の内部構成に特徴がある。図３の送信回路２は、単一信号（シングルエンド信号）であるデジタル電気入力信号を差動信号に変換する差動変換バッファ１２と、差動信号を構成する一対の信号のそれぞれを遅延させる第１および第２の遅延回路１３，１４と、第１の電気パルス信号を生成するための縦続接続されたＮＭＯＳトランジスタＱ１，Ｑ２と、第１の発光素子３にバイアス電流を供給する抵抗素子１５と、第２の電気パルス信号を生成するための縦続接続されたＮＭＯＳトランジスタＱ３，Ｑ４と、第２の発光素子４にバイアス電流を供給する抵抗素子１６とを有する。
【００４１】
差動変換バッファ１２は、デジタル電気入力信号と同じ論理の信号を第１の差動出力端子から出力し、デジタル電気入力信号の反転信号を第２の差動出力端子から出力する。
【００４２】
第１の遅延回路１３は第２の差動出力端子から出力された信号Ａ’を遅延させ、第２の遅延回路１４は第１の差動出力端子から出力された信号Ａを遅延させる。第１および第２の遅延回路１３，１４は、例えば、図５に示すような抵抗素子ＲとキャパシタＣで構成されるＲＣ遅延回路や、インバータ回路を直列に偶数段接続したバッファ回路などで構成可能であるが、具体的な回路構成は特に限定されない。
【００４３】
ＭＯＳトランジスタＱ１，Ｑ２は、第１の発光素子３のカソードと接地端子の間に縦続接続されており、ＭＯＳトランジスタＱ１のゲートは第１の差動出力端子に接続され、ＭＯＳトランジスタＱ２のゲートは第１の遅延回路１３の出力端子に接続されている。
【００４４】
ＭＯＳトランジスタＱ３，Ｑ４は、第２の発光素子４のカソードと接地端子の間に縦続接続されており、ＭＯＳトランジスタＱ３のゲートは第２の差動出力端子に接続され、ＭＯＳトランジスタＱ４のゲートは第２の遅延回路１４の出力端子に接続されている。
【００４５】
第１の発光素子３のカソードと接地端子の間には抵抗素子１５が、第２の発光素子４のカソードと接地端子の間には抵抗素子１６が接続されている。これら抵抗素子１５，１６は、第１および第２の発光素子３，４にバイアス電流を流すためのものである。バイアス電流は、第１および第２の発光素子３，４のアノード−カソード間の電圧が第１および第２の発光素子３，４のオン電圧（電流立ち上がり電圧）になる程度（例えば１００μＡ）でよい。これにより、バイアス電流を供給しない場合と比べて、第１および第２の発光素子３，４のインピーダンスを例えば１／１０に低減することができ、第１および第２の発光素子３，４の発光を制御するＭＯＳトランジスタＱ１〜Ｑ４の駆動負荷を低減できるとともに、第１および第２の発光素子３，４のダイオード電流が立ち上がる領域よりも上の比較的線形な微分抵抗領域で変調処理を行うことが可能になる。なお、抵抗素子１５，１６は固定抵抗であっても可変抵抗であっても良い。抵抗素子１５，１６が可変抵抗の場合、バイアス電流量を制御することによって、発光に要する電流量や、発光強度の調整が可能である。
【００４６】
図４に示すように、第１の差動出力端子から出力された信号ＡおよびＢ（共にデジタル電気入力信号と同等）が時刻ｔ１でロウからハイになると、第１の遅延回路１３の出力Ｃは、時刻ｔ１よりも遅れて時刻ｔ２のときにハイからロウに変化する。このとき、ＭＯＳトランジスタＱ１，Ｑ２は、時刻ｔ１〜ｔ２の間のみ共にオンして、ＭＯＳトランジスタＱ１，Ｑ２に電流（第１の電気パルス信号）Ｄが流れる。この電流により、第１の発光素子３は光短パルス（第１の光信号）を生成する。
【００４７】
また、デジタル電気入力信号Ａが時刻ｔ３でハイからロウになると（信号Ａ’およびＥがロウからハイになると）、第２の遅延回路１４の出力Ｆは、時刻ｔ３よりも遅れて時刻ｔ４のときにハイからロウに変化する。このとき、ＭＯＳトランジスタＱ３，Ｑ４は、時刻ｔ３〜ｔ４の間のみ共にオンして、ＭＯＳトランジスタＱ３，Ｑ４に電流（第２の電気パルス信号）Ｇが流れる。この電流により、第２の発光素子４は光短パルス（第２の光信号）を生成する。
【００４８】
図３の受信回路１０は、第１の受光素子７のアノードに接続される抵抗素子１８と、第２の受光素子８のアノードに接続される抵抗素子２０と、ＳＲフリップフロップ２１とを有する。抵抗素子１８，２０は、第１および第２の受光素子７，８を流れる電流を電圧に変換するためのものである。
【００４９】
ＳＲフリップフロップ２１は、図３に示したように例えば２つのインバータ回路１７，１９と２つのＮＡＮＤ回路から構成される。インバータ回路１７は入力端子Ｓに入力された信号を反転し、インバータ回路１９は入力端子Ｒに入力された信号を反転する。ＳＲフリップフロップ２１は、入力端子Ｓに入力される信号がロウからハイになると出力端子Ｑから出力される信号がロウからハイになり（セット動作と呼ばれる）、入力端子Ｒに入力される信号がロウからハイになると出力端子Ｑから出力される信号がハイからロウになる（リセット動作と呼ばれる）。したがって、ＳＲフリップフロップ２１の出力端子Ｑは、第３の電気パルス信号がハイに遷移するとハイになり、第４の電気パルス信号がハイに遷移するとロウになる。このようにして出力端子９ａから出力される信号がデジタル電気出力信号である。
【００５０】
受信回路１０の出力は、ＳＲフリップフロップ２１のＱ端子の出力信号のみのシングルエンド出力でもよいが、ＳＲフリップフロップ２１にＱ端子と／Ｑ（Ｑの反転）端子の両方が設けられている場合には、／Ｑ端子９ｂからデジタル電気出力信号の反転信号をデジタル電気出力信号と共に出力してもよい（図３の点線）。この場合、デジタル電気出力信号が差動出力で得られる。
【００５１】
図３は、送信回路２に入力されるデジタル電気入力信号がシングルエンド信号である例を示しているが、これは差動信号であってもよい。この場合、差動変換バッファ１２が不要となる。あるいは、差動変換バッファ１２の代わりに、差動信号のデジタル電気入力信号を増幅する差動バッファを設けてもよい。差動信号のデジタル電気入力信号が入力される場合は、通常はデジタル電気出力信号も差動信号にするが、シングルエンド信号としてもよい。
【００５２】
図３では、２つのトランジスタを遅延時間差をもたせて駆動する例を示したが、１個のトランジスタだけで第１または第２の電気パルス信号を生成することも可能である。例えば、図６は図３の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図、図７は図６に示した各部のタイミング図である。図６のシステムは、送信回路２の内部構成が図３とは異なっており、それ以外は図３と同じである。図６の送信回路２は、差動変換バッファ１２と、第１および第２の遅延回路１３，１４と、ＮＯＲ回路２２，２３と、ＮＭＯＳトランジスタＱ５，Ｑ６とを有する。
【００５３】
第１の遅延回路１３は、差動変換バッファ１２の第１の差動出力端子から出力された信号Ａ（デジタル電気入力信号と同等）を遅延させる。ＮＯＲ回路２２は、第１の遅延回路１３の出力信号Ｂと、差動変換バッファ１２の第２の差動出力端子から出力された信号Ｃ（Ａ’）（ デジタル電気入力信号の反転）との間でＮＯＲ演算を行った結果の信号を出力する。ＮＯＲ回路２２は、第１の遅延回路１３の出力信号Ｂとデジタル電気入力信号の反転信号Ｃとが共にロウのときにハイを出力する。
【００５４】
第２の遅延回路１４は、第２の差動出力端子から出力された信号Ａ’を遅延させる。ＮＯＲ回路２３は、第２の遅延回路１４の出力信号Ｅと第１の差動出力端子から出力された信号Ｆ（Ａ）（ デジタル電気入力信号と同等）との間でＮＯＲ演算を行った結果の信号を出力する。ＮＯＲ回路２３は、第２の遅延回路１４の出力信号Ｅとデジタル電気入力信号と同等信号Ｆとが共にロウのときにハイを出力する。
【００５５】
ＮＯＲ回路２２の出力信号はＭＯＳトランジスタＱ５のゲートに入力され、ＮＯＲ回路２３の出力信号はＭＯＳトランジスタＱ６のゲートに入力される。これにより、ＭＯＳトランジスタＱ５は、デジタル電気入力信号の立ち上がりエッジから短期間だけオンし、第１の電気パルス信号Ｄを生成し、第１の光信号が生成されるとともに、ＭＯＳトランジスタＱ６は、デジタル電気入力信号の立ち下がりエッジから短期間だけオンし、第２の電気パルス信号Ｇを生成し、第２の光信号が生成される。
【００５６】
このように、図６の回路は、結果的には図３と同様のタイミングで動作し、得られる効果も同様である。
【００５７】
図３と図６においては、受光電流が抵抗素子によって電圧変換される、所謂ハイインピーダンス回路で受信回路１０が構成される例を示したが、アンプと負帰還の抵抗素子によって構成されるトランスインピーダンス回路を採用してもよい。例えば、図８は図３の変形例であり、受信回路１０をトランスインピーダンス構成にした場合の概略構成を示す回路図である。図８の受信回路１０は、図３の抵抗素子１８の代わりに、第１の受光素子７のアノードが負側入力端子１に接続されたオペアンプ２４と、このオペアンプ２４の入出力端子間に介挿される抵抗素子２５とを有し、図３の抵抗素子２０の代わりに、第２の受光素子８のアノードが負側入力端子１に接続されたオペアンプ２６と、このオペアンプ２６の入出力端子間に介挿される抵抗素子２７とを有する。オペアンプ２４，２６の正側入力端子はいずれも接地されている。
【００５８】
このように、図８の受信回路１０では、オペアンプ２４と抵抗素子２５、およびオペアンプ２６と抵抗素子２７を設けることで、トランスインピーダンス方式を実現している。トランスインピーダンス方式の場合、抵抗素子２５，２７の抵抗値により信号ゲインが決定され、図３のハイインピーダンス方式よりも広帯域動作が可能で、雑音が少ないという特性がある。
【００５９】
なお、図６の受信回路１０も、図８と同様のトランスインピーダンス方式の受信回路１０に変更可能である。
【００６０】
図９は図３または図６のシステムを実装したコンプリメンタリー光配線モジュールの一例を示す斜視図である。図９のモジュールは、フレキシブルプリント基板（ＦＰＣ：Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔｓ)上に実装された送信回路２を内蔵する送信側ドライバＩＣ２８と、第１および第２の発光素子３，４を内蔵する発光素子アレイ２９と、第１および第２の受光素子７，８を内蔵する受光素子アレイ３０と、受信回路１０を内蔵する受信側レシーバＩＣ３１とを備えている。
【００６１】
発光素子アレイ２９と受光素子アレイ３０の間の第１および第２の光伝送路５，６はそれぞれ、第１および第２の光導波路３２，３３で形成されている。これら第１および第２の光導波路３２，３３の全長は、例えば１０〜２０ｃｍである。ＦＰＣの両端には、送信側ドライバＩＣ２８に接続された複数の接触端子３４と、受信側レシーバＩＣ３１に接続された複数の接触端子３５とが設けられており、これら接触端子３４，３５は、不図示のコネクタに装着されるか、あるいは他の回路基板上にワイヤボンディングや半田付けで接続される。
【００６２】
ＦＰＣは形状を任意に変更可能であるが、ＦＰＣを大きく曲げたり捻ったりしても、第１および第２の光導波路３２，３３を伝搬する第１および第２の光信号が遮断されたり、光強度が弱くなったり、ノイズを含んだりしないように作製することが可能である。したがって、図９のような実装形態を採用すれば、小型かつ薄型のシステムを構築でき、製造コストも下げられるため、例えば携帯電話等の小型電子機器における可動部の高速信号配線に幅広く適用可能である。
【００６３】
（第３の実施形態）
第３の実施形態は、第１の実施形態（図１）の送信回路２を具体化した一例である。
【００６４】
図１０は本発明の第３の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図１１は図１０に示した各部のタイミング図である。図１０のシステムは、送信回路２の内部構成が図１と異なる他は、図１と同様に構成されている。
【００６５】
図１０の送信回路２は、デジタル電気入力信号Ａ，Ｂ，およびＥを反転かつ遅延させた、遅延信号Ｃ，Ｆを生成するインバータ回路４１と、デジタル電気入力信号と遅延信号との論理積を演算するＡＮＤ回路４２と、デジタル電気入力信号と遅延信号とのＮＯＲ演算を行うＮＯＲ回路４３とを有する。遅延信号の遅延時間は、インバータ回路４１の信号伝達時間によって決まる。すなわちインバータ回路４１は、ここでは遅延回路としても機能する。
【００６６】
ＡＮＤ回路４２は、デジタル電気入力信号Ａの立ち上がりエッジに同期して、インバータ回路４１の遅延時間相当の短いパルス幅を有する第１の電気パルス信号Ｄを生成する。ＮＯＲ回路４３は、デジタル電気入力信号の立ち下がりエッジに同期して、インバータ回路４１の遅延時間相当の短いパルス幅を持つ第２の電気パルス信号Ｇを生成する。第１の発光素子３は、第１の電気パルス信号に同期して光短パルス（第１の光信号）を生成し、第２の発光素子４は、第２の電気パルス信号に同期して光短パルス（第２の光信号）を生成する。
【００６７】
このように、第３の実施形態では、インバータ回路４１の信号伝達時間を利用して遅延信号を生成している。遅延時間は、インバータ回路４１内部のトランジスタサイズ（ゲート幅）や接続段数を調整することにより、最適化することができる。ただし、複数のインバータ回路を接続する場合には、接続段数が偶数か奇数かによって論理が変化し、正しく動作しなくなることがあるので注意が必要である。なお、遅延回路としてインバータ回路４１の代わりに図５に示したＲＣ遅延回路を用いても良いが、その場合は論理が反転しないため、別途インバータ回路を接続して論理を反転させる必要がある。
【００６８】
図１０では、インバータ回路４１の後段側に、ＡＮＤ回路４２とＮＯＲ回路４３を配置しているが、両回路の信号伝達時間はそれぞれ異なるため、第１および第２の電気パルス信号が生成されるタイミングがずれ、デジタル電気出力信号にてジッタが増大するおそれがある。これを回避するために、インバータ回路４１、ＡＮＤ回路４２およびＮＯＲ回路４３を構成する各ＭＯＳトランジスタサイズの調整や、各ＭＯＳトランジスタの入力部への負荷容量や負荷抵抗素子の接続により、ジッタの削減を図るのが望ましい。
【００６９】
図１２は図１０の変形例を示す回路図である。図１２では、第１および第２の発光素子３，４のアノードと電源端子との間に抵抗素子４４，４５を接続している。これら抵抗素子４４，４５は、第１および第２の発光素子３，４に個別にバイアス電流を供給するためのものである。  抵抗素子４４，４５によって供給されるバイアス電流は、第２の実施例で述べたように、第１および第２の発光素子３，４のアノード電圧が第１および第２の発光素子３，４のオン電圧（電流立ち上がり電圧）になる程度（例えば１００μＡ）でよい。
【００７０】
（第４の実施形態）
第４の実施形態は、送信回路２の内部構成が第３の実施形態（図１０）と異なるものである。
【００７１】
図１３は本発明の第４の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図である。図１３のシステムは、送信回路２の内部構成が図１０と異なる他は、図１０と同様に構成されている。
【００７２】
図１３の送信回路２は、図１０と同様のインバータ回路４１、ＡＮＤ回路４２およびＮＯＲ回路４３を有する他に、第１の発光素子３のカソードと接地端子との間に並列接続されるＮＭＯＳトランジスタＱ５および抵抗素子１５と、第２の発光素子４のカソードと接地端子との間に並列接続されるＮＭＯＳトランジスタＱ６および抵抗素子１６とを有する。
【００７３】
ＮＭＯＳトランジスタＱ５のゲートにはＡＮＤ回路４２の出力端子が接続され、ＮＭＯＳトランジスタＱ６のゲートにはＮＯＲ回路４３の出力端子が接続されている。
【００７４】
ＮＭＯＳトランジスタＱ５，Ｑ６は、第１および第２の発光素子３，４に供給する電流を補う増幅回路として機能する。ＮＭＯＳトランジスタＱ５，Ｑ６は、第１および第２の発光素子３，４から電流を引き込む動作を行うため、第１の発光素子３と抵抗素子１５との位置関係、および第２の発光素子４と抵抗素子１６との位置関係が図１２とは逆になっている。
【００７５】
図１３のＡＮＤ回路４２とＮＯＲ回路４３の出力負荷は、それぞれＮＭＯＳトランジスタＱ５，Ｑ６のゲート容量のみであるため、図１０や図１２における出力負荷（発光素子３，４そのもの）よりも小さくなる。したがって、図１０や図１２に比べて、ＡＮＤ回路４２とＮＯＲ回路４３を構成する不図示のＭＯＳトランジスタのサイズを縮小できるだけでなく、十分な電流を第１および第２の発光素子３，４に供給でき、発光強度の向上、および光伝送の安定性と信頼性の向上が可能である。
【００７６】
ＮＭＯＳトランジスタＱ５，Ｑ６をＰＭＯＳトランジスタに置き換えてもよいが、この場合は、抵抗素子１５，１６を電源端子側に配置し、第１および第２の発光素子３，４を接地側に（カソードが接地端子に接続されるように）配置し、ＰＭＯＳトランジスタのソースは電源端子に、ドレインは第１、第２の発光素子３，４のアノードと抵抗素子１５，１６の接続ノードに接続するのが望ましい。また、ＰＭＯＳトランジスタはＮＭＯＳトランジスタと反対の論理でオン・オフするため、ＡＮＤ回路４２の代わりにＮＡＮＤ回路を、ＮＯＲ回路４３の代わりにＯＲ回路を設けるのが望ましい。
【００７７】
なお、図１０、図１２または図１３の抵抗素子１５，１６の少なくとも１つを可変抵抗素子にし、さらに（もしくは）、ＮＭＯＳトランジスタＱ５、Ｑ６のソースと接地端子の間に可変抵抗素子を挿入してもよい。例えば、図１４は図１３の変形例を示す回路図である。図１４の送信回路２は、ＮＭＯＳトランジスタＱ５のソースと接地端子の間に接続される可変抵抗素子５１と、ＮＭＯＳトランジスタＱ５のドレインと接地端子の間に直列接続される抵抗５２および可変抵抗素子５３と、ＮＭＯＳトランジスタＱ６のソースと接地端子の間に接続される可変抵抗素子５４と、ＮＭＯＳトランジスタＱ６のドレインと接地端子の間に直列接続される抵抗５５および可変抵抗素子５６とを有する。
【００７８】
可変抵抗素子５１，５３，５４，５６は、例えばＭＯＳトランジスタで形成することができる。図１５（ａ）は３つのＭＯＳトランジスタＱ７〜Ｑ９からなる可変抵抗素子の回路図、図１５（ｂ）は１つのＭＯＳトランジスタＱ１０だけで構成される可変抵抗素子の回路図である。
【００７９】
図１５（ａ）と図１５（ｂ）において、２つの端子５７，５８が可変抵抗素子の両端子であり、各ＭＯＳトランジスタＱ７〜Ｑ１０のゲートには制御端子５９ａ〜５９ｄが接続されている。図１５（ａ）の可変抵抗素子の場合、制御端子５９ａ〜５９ｃに入力される制御信号によって３つのＭＯＳトランジスタＱ７〜Ｑ９のうちオンになるトランジスタの数を制御することで、可変抵抗素子の抵抗値を複数通りに変化させることができる。図１５（ｂ）の可変抵抗素子の場合、制御端子５９ｄに入力される制御信号の電圧レベルをアナログ制御することにより、ＭＯＳトランジスタＱ１０のソース−ドレイン間の抵抗値を制御することができる。
【００８０】
このように、図１４の送信回路２は、可変抵抗素子５１，５３，５４，５６を有するため、第１および第２の発光素子３，４に供給されるバイアス電流量および（もしくは）発光電流量を可変制御できる。したがって、例えば、低速動作の低消費電力モードではバイアス電流や駆動電流を抑制し、高速動作モードではバイアス電流や発光電流を増やすといった動作状態の切替が可能になり、消費電力をきめ細やかに制御できる。
【００８１】
上述した図１０、図１２、図１３および図１４の送信回路２は、デジタル電気入力信号を反転遅延するインバータ回路を有するが、このインバータ回路の代わりに、遅延時間を制御可能な可変遅延回路を設けてもよい。
【００８２】
図１６は図１０の変形例を示す回路図である。図１６の送信回路２は、図１０のインバータ回路４１を可変遅延回路６１に変えた他は、図１０と同様に構成されている。可変遅延回路６１は、信号伝達遅延時間を調整可能である。これにより、第１および第２の電気パルス信号のパルス幅を可変制御することができる。
【００８３】
図１７（ａ）は図１６の可変遅延回路６１の内部構成の第１例を示す回路図、図１７（ｂ）は図１６の可変遅延回路６１の内部構成の第２例を示す回路図である。図１７（ａ）の可変遅延回路６１は、入出力端子６１ａ，６１ｂと、インバータ回路６２を構成するＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１２と、ソースがいずれも出力端子６１ｂに接続されて個別にゲート電圧を制御可能な３つのＰＭＯＳトランジスタＱ１３〜Ｑ１５と、各ＰＭＯＳトランジスタＱ１３〜Ｑ１５のドレインと接地端子の間に接続されるキャパシタＣ１〜Ｃ３とを有する。３つのＰＭＯＳトランジスタＱ１３〜Ｑ１５とキャパシタＣ１〜Ｃ３は、インバータ回路６２の出力容量の可変制御を実現するものである。各ＰＭＯＳトランジスタＱ１３〜Ｑ１５のゲートには制御端子６３ａ〜６３ｃがそれぞれ接続されている。
【００８４】
図１７（ａ）では、制御端子６３ａ〜６３ｃに入力される制御信号により、３つのＰＭＯＳトランジスタＱ１３〜Ｑ１５がオンする数を制御する。ＰＭＯＳトランジスタＱ１３〜Ｑ１５がオンかオフかでインバータ回路６２の出力容量が変化する。この出力容量の変化は、可変遅延回路６１の後段側のゲート負荷（図１６のＡＮＤ回路４２やＮＯＲ回路４３のゲート容量）の変化と見なすことができ、これによりＡＮＤ回路４２やＮＯＲ回路４３の入力論理が変化するまでの時間、すなわち可変遅延回路６１の遅延時間が可変制御される。
【００８５】
図１７（ｂ）の可変遅延回路６１は、入出力端子６１ａ，６１ｂと、インバータ回路６２を構成するＰＭＯＳトランジスタＱ１１およびＮＭＯＳトランジスタＱ１２と、ＰＭＯＳトランジスタＱ１１のソースに並列接続される３つのＰＭＯＳトランジスタＱ１６〜Ｑ１８と、これらＰＭＯＳトランジスタＱ１６〜Ｑ１８のゲートにそれぞれ接続されるインバータ回路６４〜６６と、ＮＭＯＳトランジスタＱ１２のソースに並列接続される３つのＮＭＯＳトランジスタＱ１９〜Ｑ２１とを有する。
【００８６】
図１７（ｂ）の制御端子６３ａ〜６３ｃに入力される制御信号は、３つのＮＭＯＳトランジスタＱ１９〜Ｑ２１のゲートに供給されるとともに、インバータ６４〜６６で反転されて３つのＰＭＯＳトランジスタＱ１６〜Ｑ１８のゲートに供給される。制御信号により、ＰＭＯＳトランジスタＱ１６〜Ｑ１８とＮＭＯＳトランジスタＱ１９〜Ｑ２１がオンする数を制御し、これにより、インバータ回路６２の電源経路と接地経路の抵抗値を制御することができる。インバータ回路６２の電源経路と接地経路の抵抗値が変化すると、可変遅延回路６１の後段側のゲート負荷（図１６のＡＮＤ回路４２やＮＯＲ回路４３のゲート容量）に供給される電流量が変化するため、これによりＡＮＤ回路４２やＮＯＲ回路４３の入力論理が変化するまでの時間、すなわち可変遅延回路６１の遅延時間が可変制御される。
【００８７】
このようにして第１および第２の電気パルス信号のパルス幅を可変制御することで、第１および第２の発光素子３，４の発光量を制御できる。例えば、コンピュータプログラムのコマンド伝送など、ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ：符号誤り率）を低く抑える必要のある信号伝送時にはパルス幅を大きくして、受信側にて生成されるデジタル電気出力信号のＳ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ）比を大きくし、その一方で、連続データの大量伝送などのようにＢＥＲが多少大きくても構わない場合はパルス幅を狭くして消費電力を削減するといった使い方が可能となる。
【００８８】
上述した図１０、図１２、図１３、図１４または図１６に示した送信回路２の内部構成は適宜変更可能である。図１８は図１０、図１２、図１３、図１４または図１６に示した送信回路２の内部構成の変形例を示す回路図、図１９は図１８のノードＡ〜Ｈのタイミング図である。図１８の送信回路２は、インバータ回路４１の他に、第１の電気パルス信号を生成するための遅延回路６７およびＮＯＲ回路６８と、第２の電気パルス信号を生成するための遅延回路６９およびＮＯＲ回路４３とを有する。
【００８９】
遅延回路６７は、縦続接続された４つのインバータ回路６７ａ〜６７ｄからなり、初段のインバータ回路６７ａにはデジタル電気入力信号が入力される。ＮＯＲ回路６８は、デジタル電気入力信号Ａをインバータ回路４１で反転遅延させた遅延信号Ｃと、デジタル電気入力信号Ａを遅延回路６７で遅延させた遅延信号ＢとのＮＯＲ演算を行って、第１の電気パルス信号Ｄを生成する。
【００９０】
遅延回路６９は、縦続接続された２つのインバータ回路６９ａ，６９ｂからなり、初段のインバータ回路６９ａにはデジタル電気入力信号Ａを反転遅延させた遅延信号が入力される。ＮＯＲ回路４３は、デジタル電気入力信号Ａ（Ｅ）と、デジタル電気入力信号をインバータ回路４１で反転遅延させ、さらに遅延回路６９で遅延させた遅延信号ＦとのＮＯＲ演算を行って、第２の電気パルス信号Ｇを生成する。
【００９１】
図１９に示すように、第１の電気パルス信号Ｄと第２の電気パルス信号Ｇはいずれも同じパルス幅を持っており、そのパルス幅は、ＮＯＲ回路６８，４３に入力されるそれぞれ２つの信号が有する遅延差であるインバータ回路３段分の信号伝達遅延時間に相当する。遅延回路６７，６９におけるインバータ回路の接続段数を調整することで、第１および第２の電気パルス信号のパルス幅を任意に設定可能である。
【００９２】
なお、ＮＯＲ回路６８の２つの入力信号は、ＮＯＲ回路４３の２つの入力信号よりも、インバータ回路を１段分余計に通過しており、第１の電気パルス信号は第２の電気パルス信号よりも総遅延量が大きく、デジタル電気出力信号のジッタ増大につながるおそれがある。このようなジッタの増大を回避するため、インバータ回路６７ａ〜６７ｄ、６９ａ〜６９ｂや、ＮＯＲ回路４３，６８を構成する各ＭＯＳトランジスタのサイズを調整したり、各ＭＯＳトランジスタの入力部に負荷容量や負荷抵抗素子を接続するなどして、ジッタの抑制を図るのが望ましい。
【００９３】
上述したように、第１〜第４の実施形態に係るコンプリメンタリー光配線システムは、その内部の回路構成を種々に変更可能である。
【００９４】
上述した第１〜第４の実施形態では、シングルエンドのデジタル電気入力信号を送信回路２に入力する例を説明したが、差動のデジタル電気入力信号を送信回路２に入力してもよい。例えば、図２０は差動のデジタル電気入力信号を送信回路２に入力する一例を示すコンプリメンタリー光配線システムの概略構成を示す回路図、図２１は図２０のノードＡ〜Ｈのタイミング図である。図２０の送信回路２は、差動入力端子１ａ，１ｂから差動のデジタル電気入力信号が入力されるのに伴って、図１８の送信回路２を一部変更したものである。以下では、差動のデジタル電気入力信号を構成する２つの信号を第１の差動入力信号Ａと第２の差動入力信号Ａ’と呼ぶ。
【００９５】
図２０の送信回路２は、第１の電気パルス信号Ｄを生成するＮＯＲ回路６８と、第２の電気パルス信号Ｇを生成するＮＯＲ回路４３とを有する。ＮＯＲ回路６８は、第１の差動入力信号Ａを遅延させる遅延回路６７の出力信号Ｂと第２の差動入力信号Ａ’（Ｃ）とのＮＯＲ演算を行って、第１の電気パルス信号Ｄを生成する。ＮＯＲ回路４３は、第２の差動入力信号Ａ’を遅延させる遅延回路６９の出力信号Ｆと第１の差動入力信号Ａ（Ｅ）とのＮＯＲ演算を行って、第２の電気パルス信号Ｇを生成する。
【００９６】
遅延回路６７，６９はいずれもインバータ回路４段分の信号伝達遅延で入力信号を遅延させる。このため、第１および第２の電気パルス信号は、インバータ回路の４段分の信号伝達遅延に相当するパルス幅を持っている。これら電気パルス信号により、第１および第２の発光素子３，４はそれぞれ第１および第２の光信号を生成する。
【００９７】
図２０の送信回路２においても、遅延回路６７，６９内のインバータ回路の段数を変えることで、第１および第２の電気パルス信号のパルス幅を任意に設定可能である。また、図２０では、第１および第２の差動入力信号を遅延回路６７，６９とＮＯＲ回路４３，６８に直接入力しているが、第１および第２の差動入力信号をまず差動バッファで受けて、差動バッファの出力を、第１の差動入力信号Ａおよび第２の差動入力信号Ａ’として、遅延回路６７，６９とＮＯＲ回路４３，６８に供給してもよい。
【００９８】
上述した種々の送信回路２の内部構成は、必要に応じて適宜組合わせることが可能である。例えば図２０の送信回路２に、図１３や図１４等に示したバイアス抵抗素子や可変抵抗素子、図１６に示した可変遅延回路を設けてもよい。また例えば、図２０の入力をシングルエンド信号入力とし、差動増幅器によってデジタル電気入力信号を差動信号に変換してもよい。
【００９９】
（第５の実施形態）
上述した第１〜第４の実施形態では、送信回路２内で、立ち上がりエッジに同期した第１の電気パルス信号と立ち下がりエッジに同期した第２の電気パルス信号とを別個に生成したが、両エッジに同期した一つの信号を生成した後に、第１および第２の電気パルス信号に分離してもよい。
【０１００】
図２２は本発明の第５の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図、図２３は図２２のノードＡ〜Ｅのタイミング図である。図２２のシステムは、送信回路２の構成に特徴がある。図２２の送信回路２は、短パルス発生回路７１と分離回路７２を有する。この短パルス発生回路７１は、図２３の波形Ｂに示すように、デジタル電気入力信号の立ち上がりエッジに同期したパルスと立ち下がりエッジに同期したパルスとを含む短パルス信号を生成する。個々の短パルスは、デジタル電気入力信号の最小パルス幅よりも狭いパルス幅を持っている。
【０１０１】
分離回路７２は、短パルス信号を、立ち上がりエッジに同期した第１の電気パルス信号Ｃと立ち下がりエッジに同期した第２の電気パルス信号Ｄに分離する。第１の電気パルス信号Ｃは第１の発光素子３に供給され、第２の電気パルス信号Ｄは第２の発光素子４に供給される。
【０１０２】
第１の発光素子３で生成された光短パルス（第１の光信号）は第１の光伝送路５を介して伝送され、第２の発光素子４で生成された光短パルス（第２の光信号）は第２の光伝送路６を介して伝送される。
【０１０３】
第１の受光素子７は、第１の光信号を受光して第３の電気パルス信号に変換する。第２の受光素子８は、第２の光信号を受光して第４の電気パルス信号に変換する。受信回路１０内の増幅回路１１の入力端は、第３および第４の電気パルス信号により充放電される。増幅回路１１は、その入力端の電圧を増幅してデジタル電気出力信号を生成する。
【０１０４】
このように、第５の実施形態では、デジタル電気入力信号の立ち上がりエッジおよび立ち下がりエッジ情報を含む短パルス信号を生成した後に、短パルス信号を分離して第１および第２の電気パルス信号を生成するため、上述した第１〜第４の実施形態と同様に、光電力を削減でき、発光電流不足やパターン効果、過大パルス発生等の不具合も起きない。
【０１０５】
（第６の実施形態）
第６の実施形態は、第５の実施形態における送信回路２の具体例である。
【０１０６】
図２４は本発明の第６の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図２５は図２４のノードＡ〜Ｈのタイミング図である。
【０１０７】
図２４の短パルス発生回路７１は、デジタル電気入力信号を反転遅延させるインバータ回路７３と、デジタル電気入力信号とインバータ回路７３からの遅延信号との排他的論理和の反転演算を行うＸＮＯＲ回路７４とを有する。
【０１０８】
図２４の分離回路７２は、デジタル電気入力信号を遅延させる遅延回路７５と、インバータ回路７３の出力信号を遅延させる遅延回路７６と、遅延回路７５の出力信号ＢとＸＮＯＲ回路７４の出力信号ＣとのＡＮＤ演算を行って第１の電気パルス信号を分離するＡＮＤ回路７７と、遅延回路７６の出力信号ＦとＸＮＯＲ回路７４の出力信号ＥとのＡＮＤ演算を行って第２の電気パルス信号を分離するＡＮＤ回路７８とを有する。
【０１０９】
図２５に示すように、ＸＮＯＲ回路７４は、デジタル電気入力信号を遅延させた遅延信号とデジタル電気入力信号から、デジタル電気入力信号の立ち上がりエッジに同期したパルスと立ち下がりエッジに同期したパルスを含む短パルス信号Ｃ（Ｅ）を生成する。
【０１１０】
ＸＮＯＲ回路７４の信号伝達遅延時間は非常に大きく、例えばインバータ回路７５ａ，７５ｂ，７６ａ，もしくは７６ｂの信号伝達遅延時間の４倍程度である。そこで、デジタル電気入力信号およびその遅延信号を短パルス信号と同程度に遅延させるべく、遅延回路７５，７６を設けている。これにより、ＡＮＤ回路７７からは、短パルス信号に含まれる立ち上がりエッジに同期したパルスのみが第１の電気パルス信号Ｄとして抽出される。また、ＡＮＤ回路７８からは、短パルス信号に含まれる立ち下がりエッジに同期したパルスのみが第２の電気パルス信号Ｇとして抽出される。図２５は、上述のＸＮＯＲ回路およびインバータ回路の信号伝達遅延を考慮したタイミング図とした。
【０１１１】
なお、遅延回路７５，７６内のインバータ回路の接続段数は、実際のＸＮＯＲ回路７４の信号伝達遅延時間に合わせて調整するのが望ましい。
【０１１２】
図２４の送信回路２に、図１４で示したのと同様の抵抗素子を追加して、バイアス電流量や発光電流量を制御することができる。図２６は図２４の変形例を示す回路図である。図２６の送信回路２は、図１４と同様に、ＮＭＯＳトランジスタＱ５のソースと接地端子間に接続される可変抵抗素子５１と、ＮＭＯＳトランジスタＱ５のドレインと接地端子間に直列接続される抵抗素子５２および可変抵抗素子５３と、ＮＭＯＳトランジスタＱ６のソースと接地端子間に接続される可変抵抗素子５４と、ＮＭＯＳトランジスタＱ６のドレインと接地端子間に直列接続される抵抗素子５５および可変抵抗素子５６とを有する。
【０１１３】
また、図２６では、短パルス発生回路７１内に可変遅延回路７３を設けているが、図２４のように通常のインバータ回路７３に置換してもよい。
【０１１４】
この他、短パルス発生回路７１と分離回路７２の内部構成は、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、図２７は図２４とは異なる回路構成の分離回路７２を設けた変形例を示す回路図、図２８は図２７のノードＡ〜Ｉのタイミング図である。図２７の分離回路７２は、第１の電気パルス信号を分離する第１の相補型パスゲート８１と、第２の電気パルス信号を分離する第２の相補型パスゲート８２とを有する。
【０１１５】
第１および第２の相補型パスゲート８１，８２はそれぞれ、入出力端子同士が接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタを有する。第１の相補型パスゲート８１内のＰＭＯＳトランジスタのゲートと第２の相補型パスゲート８２内のＮＭＯＳトランジスタのゲートには、負論理のハーフクロック入力端子８３ａ，８３ｂが接続されている。第１の相補型パスゲート８１内のＮＭＯＳトランジスタのゲートと第２の相補型パスゲート８２内のＰＭＯＳトランジスタのゲートには、正論理のハーフクロック入力端子８４ａ，８４ｂが接続されている。  ここでハーフクロックとは、図２８の波形Ｃ、Ｄ、Ｆ、Ｇに示すようにデジタル電気入力信号の最小ビット幅の２倍に等しい周期を持つクロックである。
【０１１６】
図２８では、簡略化のために、ＸＮＯＲ回路７４の信号伝達遅延を無視して各信号波形を図示している。第１の相補型パスゲート８１内のＮＭＯＳトランジスタとＰＭＯＳトランジスタは、負論理のハーフクロックＣがロウで正論理のハーフクロックＤがハイのときに共にオンして、ＸＮＯＲ回路７４の出力信号Ｂを伝達する。第１の相補型パスゲート８１がオンするタイミングでは、ＸＮＯＲ回路７４の出力信号Ｂにはデジタル電気入力信号Ａの立ち上がりエッジに同期したパルスのみが含まれている。したがって、第１の相補型パスゲート８１にて、デジタル電気入力信号Ａの立ち上がりエッジに同期したパルスを分離でき、第１の電気パルス信号Ｅが生成される
第２の相補型パスゲート８２内のＮＭＯＳトランジスタとＰＭＯＳトランジスタは、正論理のハーフクロックＦがロウで負論理のハーフクロックＧがハイのときに共にオンして、ＸＮＯＲ回路７４の出力信号Ｂを伝達する。第２の相補型パスゲート８２がオンするタイミングでは、ＸＮＯＲ回路７４の出力信号Ｂにはデジタル電気入力信号Ａの立ち下がりエッジに同期したパルスのみが含まれている。したがって、第２の相補型パスゲート８２にて、デジタル電気入力信号Ａの立ち下がりエッジに同期したパルスを分離でき、第２の電気パルス信号Ｈが生成される。
【０１１７】
このように、第６の実施形態では、ハーフクロックを別途用意する必要はあるものの、立ち上がりエッジ情報と立ち下がりエッジ情報を含む短パルス信号から簡易且つ確実に立ち上がりエッジ情報と立ち下がりエッジ情報を分離でき、第１および第２の電気パルス信号を生成できる。
【０１１８】
（第７の実施形態）
第７の実施形態は、１本の信号にて、デジタル電気入力信号の立ち上がりエッジに同期したパルスと立ち下がりエッジに同期したパルスとを伝送し、かつ両パルスを識別できるようにしたものである。
【０１１９】
図２９は本発明の第７の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図、図３０は図２９のノードＡ〜Ｃのタイミング図である。図２９の送信回路２は、逆極性の短パルスを含む電気パルス信号を生成可能な短パルス発生回路９１を有する。この短パルス発生回路９１は、デジタル電気入力信号Ａの立ち上がりエッジと立ち下がりエッジで互いに逆極性の短パルスＢを生成する。図３０の例では、デジタル電気入力信号の立ち上がりエッジに同期して負極性の短パルスを生成し、立ち下がりエッジに同期して正極性の短パルスを生成している。
【０１２０】
このように、短パルス発生回路９１で生成される電気パルス信号は、デジタル電気入力信号の立ち上がりエッジに同期した短パルス（第１の電気パルス信号）と、立ち下がりエッジに同期した短パルス（第２の電気パルス信号）とを、互いに逆極性にして合成したものである。
【０１２１】
短パルス発生回路９１で生成された電気パルス信号は、第１の発光素子３のカソードと第２の発光素子４のアノードとの接続経路に供給される。電気パルス信号に負極性の短パルスが含まれている場合は、この接続経路上の電圧が低下し、第１の発光素子３のアノード−カソード間電圧が高くなって、立ち上がりエッジに同期した光短パルス（第１の光信号）が第１の発光素子３にて生成される。電気パルス信号に正極性の短パルスが含まれている場合は、この接続ノードの電圧が上昇し、第２の発光素子４のアノード−カソード間電圧が高くなって、立ち下がりエッジに同期した光短パルス（第２の光信号）が第２の発光素子４にて生成される。
【０１２２】
これら２つの光短パルスはそれぞれ第１および第２の光伝送路５，６を伝搬し、第１および第２の受光素子７，８にて受光される。第１の受光素子７はデジタル電気入力信号の立ち上がりエッジに同期した第３の電気パルス信号を生成し、第２の受光素子８はデジタル電気入力信号の立ち下がりエッジに同期した第４の電気パルス信号を生成する。これら第３および第４の電気パルス信号に応じて増幅回路１１の入力端の電圧が変化し、増幅回路１１によって増幅されることで、デジタル電気出力信号が生成される。
【０１２３】
図２９の短パルス発生回路９１は、デジタル電気入力信号と、デジタル電気入力信号をその最小パルス幅よりも短い時間だけ遅延させた遅延信号とに基づいて、逆極性の短パルスを含む電気パルス信号を生成する。このようにして生成される電気パルス信号は、ＣＲ微分回路で生成される信号ではないため、上述したような発光電流不足やパターン効果、過大パルス発生等の不具合は起きない。また、デジタル電気入力信号のエッジ情報のみを伝送し、連続するパルス間などの非パルス伝送時は第１および第２の発光素子３，４が発光しないように電圧を設定可能であるため、光電力を削減することができる。
【０１２４】
なお、図２９のシステムでは、発光素子３，４が直列接続されているため、第１〜第６の実施形態に比べてバイアス電圧が２倍になるが、送信回路２と第１および第２の発光素子３，４との間の配線数を削減できるなど、比較的単純な構成でのシステム構築が可能である。
【０１２５】
（第８の実施形態）
第８の実施形態は、第７の実施形態の短パルス発生回路９１の内部構成を具体化したものである。
【０１２６】
図３１は本発明の第８の実施形態に係るコンプリメンタリー光配線システムの回路図、図３２は図３１のノードＡ〜Ｅのタイミング図である。
【０１２７】
図３１の短パルス発生回路９１は、デジタル電気入力信号を反転遅延させる可変遅延回路９２と、デジタル電気入力信号の立ち上がりエッジに同期した第１の電気パルス信号を生成するＡＮＤ回路９３と、デジタル電気入力信号の立ち下がりエッジに同期した第２の電気パルス信号を生成するＮＯＲ回路９４と、第１および第２の電気パルス信号を合成して逆極性のパルスを含む電気パルス信号を生成する差動増幅回路９５とを有する。
【０１２８】
差動増幅回路９５は、一対のＮＭＯＳトランジスタＱ２２，Ｑ２３と、一対のＮＭＯＳトランジスタＱ２２，Ｑ２３のソースに接続される電流源９６と、一対のＮＭＯＳトランジスタＱ２２，Ｑ２３のドレインにそれぞれ接続される抵抗素子９７，９８とを有する。一方のＮＭＯＳトランジスタＱ２２のドレインから、第１および第２の電気パルス信号を逆極性で合成した電気パルス信号が出力される。
【０１２９】
差動増幅回路９５内のＮＭＯＳトランジスタＱ２２は、ＡＮＤ回路９３の出力である第１の電気パルス信号ＢがＮＯＲ回路９４の出力である第２の電気パルス信号Ｃよりも高電圧のときに、ＮＭＯＳトランジスタＱ２３よりも低抵抗になって大きな電流が流れ、そのドレイン電圧が低下する。この場合は、負極性の短パルスが生成される。ＮＭＯＳトランジスタＱ２３は、ＮＯＲ回路９４の出力である第２の電気パルス信号ＣがＡＮＤ回路９３の出力である第１の電気パルス信号Ｂよりも高電圧のときに、ＮＭＯＳトランジスタＱ２２よりも低抵抗になって大きな電流が流れる。このとき、対の関係にあるＮＭＯＳトランジスタＱ２２を流れる電流が減少し、そのドレイン電圧は上昇する。この場合は、正極性の短パルスが生成される。なお、ＡＮＤ回路９３およびＮＯＲ回路９４が共にロウのとき、ＮＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ２３には同程度の電流が流れ、ＮＭＯＳトランジスタＱ２２のドレイン端子は正極性と負極性の短パルスの中間電位となる。
【０１３０】
ＡＮＤ回路９３が生成する第１の電気パルス信号とＮＯＲ回路９４が生成する第２の電気パルス信号は、それぞれ可変遅延回路９２の遅延時間に応じたパルス幅を持っている。このパルス幅は、可変遅延回路９２の遅延量を調整することにより、任意に変更可能である。なお、可変遅延回路９２の代わりにインバータ回路を用いて固定遅延としても良い。
【０１３１】
このようにして、差動増幅回路９５は、第１の電気パルス信号がハイのときは負極性の短パルスを、第２の電気パルス信号がハイのときは正極性の短パルスをそれぞれ含む電気パルス信号Ｄを生成する。
【０１３２】
電気パルス信号Ｄは、第１および第２の発光素子３，４の接続ノードに供給されて、第１および第２の光信号が生成される。これら光信号は第１および第２の光伝送路５，６を伝搬して第１および第２の受光素子７，８で受光される。第１および第２の受光素子７，８は第３および第４の電気パルス信号を生成し、これら電気パルス信号に基づいて増幅回路１１はデジタル電気出力信号Ｅを生成する。
【０１３３】
このように、第８の実施形態では、差動増幅回路９５を用いることで、逆極性の短パルスを含む電気パルス信号を容易に生成できる。
【０１３４】
（第９の実施形態）
上述した第１〜第８の実施形態では、一種類の短パルス発生回路９１を用いて第１および第２の電気パルス信号を生成した。これに対して、第９の実施形態は、第１の電気パルス信号と第２の電気パルス信号をそれぞれ別個の回路で生成するものである。
【０１３５】
図３３は本発明の第９の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図、図３４は図３３のノードＡ〜Ｈのタイミング図である。
【０１３６】
図３３の送信回路２は、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた第１の遅延信号とデジタル電気入力信号とを合成することにより、デジタル電気入力信号の立ち上がりエッジに同期したタイミングで第１の電気パルス信号を生成する第１の送信部１０１と、デジタル電気入力信号の最小パルス幅よりも短い時間だけデジタル電気入力信号を遅延させた第２の遅延信号とデジタル電気入力信号とを合成することにより、デジタル電気入力信号の立ち下がりエッジに同期したタイミングで第２の電気パルス信号を生成する第２の送信部１０２と、を有する。
【０１３７】
第１の送信部１０１は、デジタル電気入力信号Ａを遅延させて第１の遅延信号Ｂを生成する遅延回路１０３と、第１の遅延信号Ｂがゲートに入力されるＰＭＯＳトランジスタＱ２４と、デジタル電気入力信号Ａ（Ｃ）が直接ゲートに入力されるＮＭＯＳトランジスタＱ２５とを有する。ＰＭＯＳトランジスタＱ２４のソースは電源端子に接続され、そのドレインは第１の発光素子３のアノードに接続される。ＮＭＯＳトランジスタＱ２５のドレインは第１の発光素子３のカソードに接続され、そのソースは接地されている。
【０１３８】
第２の送信部１０２は、デジタル電気入力信号Ａを遅延させて第２の遅延信号Ｆを生成する遅延回路１０４と、第２の遅延信号Ｆがゲートに入力されるＮＭＯＳトランジスタＱ２６と、デジタル電気入力信号Ａ（Ｅ）が直接ゲートに入力されるＰＭＯＳトランジスタＱ２７とを有する。ＰＭＯＳトランジスタＱ２７のソースは電源端子に接続され、ドレインは第２の発光素子４のアノードに接続される。ＮＭＯＳトランジスタＱ２６のドレインは第２の発光素子４のカソードに接続され、そのソースは接地されている。
【０１３９】
デジタル電気入力信号Ａがロウからハイに切り替わると、第１の送信部１０１内のＮＭＯＳトランジスタＱ２５はすぐにオンするが、ＰＭＯＳトランジスタＱ２４は遅延回路１０３があるために、少し遅れてオンからオフに切り替わる。このため、デジタル電気入力信号Ａがロウからハイに切り替わった直後は、遅延回路１０３の信号伝達遅延相当の時間だけ、第１の送信部１０１内のＮＭＯＳトランジスタＱ２５とＰＭＯＳトランジスタＱ２４が共にオンする。これにより、第１の発光素子３に電流（第１の電気パルス信号）Ｄが流れて、光短パルス（第１の光信号）が出力される。
【０１４０】
同様に、デジタル電気入力信号Ａがハイからロウに切り替わると、第２の送信部１０２内のＰＭＯＳトランジスタＱ２７はすぐにオンするが、ＮＭＯＳトランジスタＱ２６は遅延回路１０４があるために、少し遅れてオンからオフに切り替わる。このため、デジタル電気入力信号Ａがハイからロウに切り替わった直後は、遅延回路１０４の信号伝達遅延相当の時間だけ、第２の送信部１０２内のＮＭＯＳトランジスタＱ２６とＰＭＯＳトランジスタＱ２７が共にオンする。これにより、第２の発光素子４に電流（第２の電気パルス信号）Ｇが流れて、光短パルス（第２の光信号）が出力される。
【０１４１】
第１および第２の光信号は、第１および第２の光伝送路５，６をそれぞれ伝搬して、第１および第２の受光素子７，８にて受光される。第１および第２の受光素子７，８は、第３および第４の電気パルス信号を生成し、これら信号に応じて増幅回路１１の入力端の電圧が変化する。増幅回路１１はこの電圧を増幅して、デジタル電気出力信号Ｈを生成する。
【０１４２】
このように、図３３のシステムでは、第１の送信部１０１では第１の電気パルス信号を生成し、第２の送信部１０２では第２の電気パルス信号を生成する。第１の送信部１０１の回路構成と第２の送信部１０２の回路構成はほぼ同じであるため、対称性がよく、回路的なジッタが生じにくいという特徴がある。
【０１４３】
第１および第２の送信部１０１，１０２の内部構成は、図３３に示したものに限定されない。図３５は図３３の変形例を示す回路図、図３６は図３５のノードＡ〜Ｈのタイミング図である。図３５の第１の送信部１０１は、デジタル電気入力信号を遅延させて第１の遅延信号を生成する遅延回路１０３と、第１の遅延信号がゲートに入力されるＮＭＯＳトランジスタＱ２８と、デジタル電気入力信号が直接ゲートに入力されるＮＭＯＳトランジスタＱ２５とを有する。第２の送信部１０２は、デジタル電気入力信号を遅延させて第２の遅延信号を生成する遅延回路１０４と、デジタル電気入力信号が直接ゲートに入力されるＰＭＯＳトランジスタＱ２７と、第２の遅延信号がゲートに入力されるＮＭＯＳトランジスタＱ２９とを有する。
【０１４４】
図３５は、遅延回路１０３，１０４を構成するインバータ回路の個数が図３３と異なり、その出力は入力に対して反転論理となっている。そのため、遅延回路１０３，１０４の後段側のトランジスタＱ２８，Ｑ２９の導電型が図３３とは逆になっている。
【０１４５】
図３６に示すように、デジタル電気入力信号Ａ（Ｃ）がロウからハイになると、遅延回路１０３の出力Ｂは、信号伝達遅延相当の時間だけ遅れてハイからロウに変化する。したがって、遅延回路１０３の信号伝達遅延相当の時間だけＮＭＯＳトランジスタＱ２８，Ｑ２５が共にオンし、第１の電気パルス信号Ｄが生成される。これにより、第１の発光素子３は光短パルス（第１の光信号）を生成する。
【０１４６】
また、デジタル電気入力信号Ａ（Ｅ）がハイからロウになると、遅延回路１０４の出力Ｆは、信号伝達遅延相当の時間だけ遅れてロウからハイに変化する。したがって、遅延回路１０４の信号伝達遅延相当の時間だけＰＭＯＳトランジスタＱ２７，Ｑ２９が共にオンし、第２の電気パルス信号Ｇが生成される。これにより、第２の発光素子４は光短パルス（第２の光信号）を生成する。
【０１４７】
第１および第２の光信号は、第１および第２の光伝送路５，６をそれぞれ伝搬して、第１および第２の受光素子７，８にて受光される。第１および第２の受光素子７，８は、第３および第４の電気パルス信号を生成し、これら信号に応じて増幅回路１１の入力端の電圧が変化する。増幅回路１１はこの電圧を増幅して、デジタル電気出力信号Ｈを生成する。
【０１４８】
図３３と図３５の第１および第２の送信部１０１，１０２を任意に組み合わせて構成してもよい。すなわち、第１の送信部１０１の内部構成は図３３と図３５のいずれでもよく、また第２の送信部１０２の内部構成は図３３と図３５のいずれでもよい。また、第１および第２の送信部１０１，１０２内に設けるＮＭＯＳトランジスタとＰＭＯＳトランジスタの数や接続順序を任意に変更してもよい。さらに、ここでは第１および第２の発光素子３，４が２つのトランジスタに挟まれる回路構成を示したが、発光素子のアノードが電源に接続され、カソード側に２つのトランジスタを配置する構成でも良いし、発光素子のカソードが接地され、アノード側に２つのトランジスタを配置する構成でも良い。これら接続順序についても、第１および第２の送信部それぞれにおいて、任意に変更可能である。
【０１４９】
第１および第２の発光素子３，４は、互いに電気的に独立であり、個別にバイアス電流を供給することが可能である。図３７は図３３の回路にバイアス電流供給の抵抗素子１０５〜１０８を追加した回路図、図３８は図３７のノードＡ〜Ｈのタイミング図である。
【０１５０】
図３７の第１の送信部１０１は、図３３の構成に加えて、電源端子と第１の発光素子３のアノードの間に、ＰＭＯＳトランジスタＱ２４と並列接続される可変抵抗素子１０５と、第１の発光素子３のカソードと接地端子の間に、ＮＭＯＳトランジスタＱ２５と並列接続される可変抵抗素子１０６とを有する。図３７の第２の送信部１０２は、図３３の構成に加えて、電源端子と第２の発光素子４のアノードの間に、ＰＭＯＳトランジスタＱ２７と並列接続される可変抵抗素子１０７と、第２の発光素子４のカソードと接地端子の間に、ＮＭＯＳトランジスタＱ２６と並列接続される可変抵抗素子１０８とを有する。
【０１５１】
図３８において、デジタル電気入力信号Ａ（Ｃ）がロウからハイになると、第１の送信部１０１内の遅延回路１０３の信号伝達遅延相当の時間だけ、ＰＭＯＳトランジスタＱ２４とＮＭＯＳトランジスタＱ２５が共にオンする。これらトランジスタＱ２４，Ｑ２５のいずれか一方のみがオンのときは、オンのトランジスタと可変抵抗素子１０５，１０６を介して第１の発光素子３にバイアス電流が供給される。このバイアス電流は、第１の発光素子３のオン電圧（電流が流れ始める電圧）近傍となるように、例えば１００μＡとする。これにより、第１の発光素子３に電流が流れ始める領域よりも上の比較的線形な微分抵抗領域で第１の発光素子３を動作させることができる。
【０１５２】
デジタル電気入力信号がハイからロウになると、第２の送信部１０２内の遅延回路１０４の信号伝達遅延相当の時間だけ、ＰＭＯＳトランジスタＱ２７とＮＭＯＳトランジスタＱ２６が共にオンする。これらトランジスタＱ２６，Ｑ２７のいずれか一方のみがオンのときは、オンのトランジスタと可変抵抗素子１０７，１０８を介して第２の発光素子４にバイアス電流が供給される。このバイアス電流は、第２の発光素子４のオン電圧（電流が流れ始める電圧）近傍となるように、例えば１００μＡとする。これにより、第２の発光素子４に電流が流れ始める領域よりも上の比較的線形な微分抵抗領域で第２の発光素子４を動作させることができる。
【０１５３】
第１の送信部１０１内のＰＭＯＳトランジスタＱ２４とＮＭＯＳトランジスタＱ２５が共にオフの間（図３８のＢがハイかつＣがロウ）、または、第２の送信部１０２内のＰＭＯＳトランジスタＱ２７とＮＭＯＳトランジスタＱ２６が共にオフの間（図３８のＥがハイかつＦがロウ）も、第１または第２の発光素子３，４には可変抵抗素子１０５〜１０８を介してバイアス電流が供給されるが、一方のトランジスタがオンの場合と比べると、図３８のＤ，Ｇに示すように、供給されるバイアス電流は小さい。
【０１５４】
ここで、第１の送信部１０１内のＰＭＯＳトランジスタＱ２４とＮＭＯＳトランジスタＱ２５、および、第２の送信部１０２内のＰＭＯＳトランジスタＱ２７とＮＭＯＳトランジスタＱ２６について、共にオンになる直前は必ずどちらか一方のトランジスタがオンであり、可変抵抗素子１０５〜１０８によってバイアス電流が供給される。そのため、第１および第２の発光素子３，４の動作に問題がないばかりか、むしろ無駄なバイアス電流を削減して低消費電力化を図ることができる。
【０１５５】
（第１０の実施形態）
第１０の実施形態は、デジタル電気入力信号を分周した分周信号の論理変化を利用して第１および第２の電気パルス信号を生成するものである。
【０１５６】
図３９は本発明の第１０の実施形態に係るコンプリメンタリー光配線システムの回路図、図４０は図３９のノードＡ〜Ｆのタイミング図である。図３９のシステムは、送信回路２の構成が上述した各実施形態とは異なっており、受信側の構成は共通である。
【０１５７】
図３９の送信回路２は、デジタル電気入力信号の立ち上がりエッジに同期して論理が反転する第１の分周信号を生成する第１の分周回路１１１と、デジタル電気入力信号の立ち下がりエッジに同期して論理が反転する第２の分周信号を生成する第２の分周回路１１３と、第１の分周信号の論理変化に同期したタイミングで第１の電気パルス信号を生成する第１の電気パルス信号生成回路１１４と、第２の分周信号の論理変化に同期したタイミングで第２の電気パルス信号を生成する第２の電気パルス信号生成回路１１５とを有する。
【０１５８】
第１および第２の分周回路１１１，１１３は、Ｄフリップフロップ１１１ａ，１１３ａを有する。また、第２の分周回路１１３は入力にインバータ回路１１２を有する。Ｄフリップフロップ１１１ａ，１１３ａは、／Ｑ端子とＤＩ端子を短絡させて、Ｑ端子から二分周した信号を出力する。
【０１５９】
図４０に示すように、第１の分周回路１１１の出力信号Ｂは、デジタル電気入力信号Ａの立ち上がりエッジで反転する信号である。
【０１６０】
第１の電気パルス信号生成回路１１４は、信号Ｂがゲートに入力されるＰＭＯＳトランジスタＱ３０と、信号Ｂがゲートに入力されるＮＭＯＳトランジスタＱ３１とを有する。ＰＭＯＳトランジスタＱ３０のソースは電源端子に接続され、そのドレインは第１の発光素子３のアノードに接続され、ＮＭＯＳトランジスタＱ３１のドレインは第１の発光素子３のカソードに接続され、そのソースは接地されている。
【０１６１】
第１の分周回路１１１の出力信号Ｂがロウからハイ、およびハイからロウに遷移すると、一瞬、ＰＭＯＳトランジスタＱ３０とＮＭＯＳトランジスタＱ３１が同時にオンし、両トランジスタＱ３０，Ｑ３１間に貫通電流（第１の電気パルス信号）Ｃが流れる。この貫通電流によって、第１の発光素子３は光短パルス（第１の光信号）を生成する。
【０１６２】
第２の分周回路１１３の出力信号Ｄは、デジタル電気入力信号Ａを反転した信号の立ち上がりエッジ、すなわちデジタル電気入力信号Ａの立ち下がりエッジで反転する信号である。
【０１６３】
第２の電気パルス信号生成回路１１５は、信号Ｄがゲートに入力されるＰＭＯＳトランジスタＱ３２と、信号Ｄがゲートに入力されるＮＭＯＳトランジスタＱ３３とを有する。ＰＭＯＳトランジスタＱ３２のソースは電源端子に接続され、そのドレインは第２の発光素子４のアノードに接続され、ＮＭＯＳトランジスタＱ３３のドレインは第２の発光素子４のカソードに接続され、そのソースは接地されている。
【０１６４】
第２の分周回路１１３の出力信号Ｂがロウからハイ、およびハイからロウに遷移すると、一瞬、ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３３が同時にオンし、両トランジスタ間に貫通電流（第２の電気パルス信号）Ｅが流れる。この貫通電流によって、第２の発光素子４は光短パルス（第２の光信号）を生成する。
【０１６５】
上述した貫通電流は、ＣＭＯＳ回路ではリーク電流として扱われる電流であるが、ここでは貫通電流を積極的に利用することで、回路の低消費電力化を図っている。貫通電流の大きさは、例えば第１および第２の電気パルス信号生成回路１１４，１１５の入力部に負荷容量を追加して、信号の電圧変化を緩やかにすると大きくなり、負荷容量を小さくして、電圧変化を急峻にすると小さくなる。
【０１６６】
このように、第１０の実施形態では、第１および第２の分周回路１１１，１１３でデジタル電気入力信号の立ち上がりエッジ情報と立ち下がりエッジ情報とを分離し、分周信号が論理変化するエッジで流れる貫通電流を利用して第１および第２の光信号を生成するため、光電力を削減でき、ＣＲ微分回路を用いたときのような発光電流不足やパターン効果、過大パルス発生等の不具合は起きない。
【０１６７】
第１および第２の発光素子３，４は互いに電気的に独立であるため、図３７と同様に、個別にバイアス電流を供給することができる。
【０１６８】
図４１は図３９の回路にバイアス電流供給のための抵抗素子を追加し、さらに電気パルス信号生成回路の入力信号の電圧変化を緩やかにするための負荷容量を追加した変形例を示す回路図である。
【０１６９】
図４１の送信回路２は、図３９の回路構成に加えて、電源端子と第１の発光素子３のアノードとの間に接続される可変抵抗素子１１６と、第１の発光素子３のカソードと接地端子との間に接続される可変抵抗素子１１７と、電源端子と第２の発光素子４のアノードとの間に接続される可変抵抗素子１１８と、第２の発光素子４のカソードと接地端子との間に接続される可変抵抗素子１１９と、第１の電気パルス信号生成回路１１４の入力端子と接地端子との間に接続される可変キャパシタ１２０と、第２の電気パルス信号生成回路１１５の入力端子と接地端子との間に接続される可変キャパシタ１２１とを有する。
【０１７０】
ＰＭＯＳトランジスタＱ３０とＮＭＯＳトランジスタＱ３１の一方のみがオンのときには、オンのトランジスタと可変抵抗素子１１６，１１７を通って第１の発光素子３にバイアス電流が供給される。同様に、ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３３の一方のみがオンのときには、オンのトランジスタと可変抵抗素子１１８，１１９の一方を通って第２の発光素子４にバイアス電流が供給される。
【０１７１】
可変キャパシタ１２０，１２１は、第１および第２の電気パルス信号生成回路１１４，１１５の入力負荷容量を可変調整するためのものである。可変キャパシタ１２０，１２１の容量を調整することにより、第１および第２の分周回路１１１，１１３の出力信号（電気パルス信号生成回路１１４，１１５の入力信号）の遷移時間を制御できる。これにより、ＰＭＯＳトランジスタＱ３０とＮＭＯＳトランジスタＱ３１に流れる貫通電流と、ＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３３に流れる貫通電流を調整することができ、第１および第２の発光素子３，４で生成される光短パルスのパルス幅（および発光量）を制御できる。
【０１７２】
図４２は図４１における可変キャパシタ１２０，１２１の内部構成の一例を示す回路図である。図４２の可変キャパシタは、一端側の接続端子１２２と、この接続端子１２２に各ソースが接続される３つのＰＭＯＳトランジスタＱ３４〜Ｑ３６と、各ＰＭＯＳトランジスタＱ３４〜Ｑ３６のドレインと接地端子との間に接続されるキャパシタ１２３〜１２５とを有する。各ＰＭＯＳトランジスタＱ３４〜Ｑ３６のゲートには制御端子１２６〜１２８が接続され、これら制御端子１２６〜１２８に入力される制御信号により、各ＰＭＯＳトランジスタＱ３４〜Ｑ３６のオン・オフが個別に制御される。制御信号により、オン状態のＰＭＯＳトランジスタＱ３４〜Ｑ３６の数を制御し、これにより容量を調整することができる。
【０１７３】
ところで、図３９と図４１では、第１および第２の分周回路１１１，１１３の具体例として、Ｄフリップフロップ１１１ａ，１１３ａを用いる例を説明したが、これは一例にすぎず、種々の回路構成にて同様の機能を実現可能である。また、第１および第２の発光素子３，４に貫通電流を流すＰＭＯＳトランジスタＱ３０，Ｑ３２とＮＭＯＳトランジスタＱ３１，Ｑ３３の数や接続順序に特に制限はない。例えば、第１の発光素子３のアノードを電源に接続し、そのカソードと接地端子の間にＰＭＯＳトランジスタＱ３０とＮＭＯＳトランジスタＱ３１を配置し、もしくは、第２の発光素子４のアノードを電源に接続し、そのカソードと接地端子の間にＰＭＯＳトランジスタＱ３２とＮＭＯＳトランジスタＱ３３を配置しても良い。
【０１７４】
（第１１の実施形態）
第１１の実施形態は、送信回路２で生成する第１および第２の電気パルス信号のパルス幅を受信回路１０側からフィードバック制御できるようにしたものである。
【０１７５】
図４３は本発明の第１１の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図である。図４３のシステムは、図１０のシステムと比較して、送信回路２の構成と受信回路１０の構成がそれぞれ一部異なっており、また、送信回路２と受信回路１０の間には、受信回路１０で生成されたフィードバック信号を送信回路２に伝送するためのフィードバック経路１３１が設けられている。
【０１７６】
図４３の送信回路２は、短パルス発生回路９１の他に制御回路１３２を有する。短パルス発生回路９１は、図１０と同様のＡＮＤ回路４２とＮＯＲ回路４３を有する他に、デジタル電気入力信号を反転遅延させる可変遅延回路１３３を有する。制御回路１３２は、受信回路１０からフィードバック経路１３１を介して伝送されたフィードバック信号に基づいて、可変遅延回路１３３の遅延時間を制御する。
【０１７７】
図４３の受信回路１０は、図１０と同様の増幅回路１１の他に、増幅回路１１で生成されたデジタル電気出力信号の信号特性に基づいてフィードバック信号を生成するフィードバック信号発生回路１３４を有する。
【０１７８】
フィードバック信号は、フィードバック経路１３１を介して送信回路２に伝送されるが、電気信号の状態で伝送してもよいし、光信号に変換して伝送してもよい。光信号に変換する場合は、受信回路１０に発光素子を、送信回路２に受光素子を設ける必要がある。
【０１７９】
受信回路１０内のフィードバック信号発生回路１３４は、その内部に、不図示のピーク検出回路とコンパレータを有する。ピーク検出回路は、デジタル電気出力信号のピーク電圧を検出する。コンパレータは、検出されたピーク電圧と基準電圧を比較し、例えば、ピーク電圧が基準電圧以上であれば「０」、基準電圧未満であれば「１」のフィードバック信号を生成する。
【０１８０】
送信回路２内の制御回路１３２は、フィードバック信号が「１」、すなわちデジタル電気出力信号のピーク電圧が基準電圧未満であれば、可変遅延回路１３３の遅延量を大きくする。これにより、ＡＮＤ回路４２とＮＯＲ回路４３で生成される第１および第２の電気パルス信号のパルス幅が大きくなり、第１および第２の発光素子３，４の発光量が増大する。発光量が増大すると、第１および第２の受光素子７，８での受光量も増大し、デジタル電気出力信号のピーク電圧が増大する。この結果、ピーク電圧が基準電圧以上になると、フィードバック信号は「０」になる。このフィードバック信号を受信した制御回路１３２は、今度は、可変遅延回路９２の遅延量を小さくする。これにより、第１および第２の電気パルス信号のパルス幅が小さくなり、第１および第２の発光素子３，４の発光量が減少し、発光電力が低減される。以上のようなフィードバック制御を行うことにより、第１および第２の発光素子３，４で生成される第１および第２の光信号の発光強度が最適化される。
【０１８１】
このように第１１の実施形態では、デジタル電気出力信号のピーク電圧に応じて、送信回路２内の第１および第２の電気パルス信号のパルス幅を制御するため、所望の信号レベルを持ったデジタル電気出力信号を生成できる。
【０１８２】
図４３に示した制御回路１３２、フィードバック経路１３１およびフィードバック信号発生回路１３４は、上述した種々の実施形態の回路にも適用可能である。例えば、図４４は図４１の回路に制御回路１３２、フィードバック経路１３１およびフィードバック信号発生回路１３４を追加した変形例を示すブロック図である。図４４の場合、送信回路２内の制御回路１３２は、受信回路１０からのフィードバック信号に基づいて、第１および第２の分周回路１１１，１１３の出力端子に接続された可変キャパシタ１２０，１２１の容量を制御する。これにより、第１および第２の分周回路１１１，１１３から出力される分周信号の論理反転に要する遷移時間を制御することができ、貫通電流量を可変制御できる。その結果、第１および第２の発光素子３，４で生成される第１および第２の光信号の光出力量が制御される。
【０１８３】
なお、上述した光出力量の制御は、フィードバック信号に基づいて図２６や図３７に示した可変抵抗素子の抵抗値を可変制御し、第１および第２の発光素子３，４に供給されるバイアス電流量や発光電流量を制御することでも実現可能である。
【０１８４】
上述した説明では、フィードバック信号がデジタル信号の例を説明したが、フィードバック信号は電圧レベルが連続的に変化するアナログ信号であってもよい。
【０１８５】
（その他の変形例）
上述した各実施形態では、送信回路２の内部構成の種々のバリエーションを主に説明したが、受信回路１０の内部構成も適宜変更可能である。
【０１８６】
図４５は図１０の回路の第１の変形例を示す回路図であり、受信回路１０の内部構成が図１０とは異なる例を示している。図４５の受信回路１０は、第１の受光素子７のアノードと第２の受光素子８のカソードとの接続経路に一端が接続され、他端が接地されたキャパシタ１４１を有する。
【０１８７】
第１の光伝送路５を介して伝送された第１の光信号が第１の受光素子７で受光された場合には、第１の受光素子７を流れる電流（第３の電気パルス信号）によってキャパシタ１４１が充電される。第２の光伝送路６を介して伝送された第２の光信号が第２の受光素子８で受光された場合には、第２の受光素子８を流れる電流（第４の電気パルス信号）によってキャパシタ１４１の蓄積電荷が放電される。
【０１８８】
このような単純な充放電動作により、デジタル電気入力信号と同程度の電圧レベルを持つデジタル電気出力信号を出力端子９に生成することが可能である。
【０１８９】
図４６は図１０の回路の第２の変形例を示す回路図であり、受信回路１０の内部構成が図１０や図４５とは異なる例を示している。図４６の受信回路１０は、第１の受光素子７のカソードと電源端子との間に接続される抵抗素子１４２と、第２の受光素子８のカソードと電源端子との間に接続される抵抗素子１４３と、端子／Ｓの電圧によりセットされて端子／Ｒの電圧によりリセットされるＳＲフリップフロップ１４４とを有する。
【０１９０】
ここで示したＳＲフリップフロップ１４４は、例えば２つのＮＡＮＤ回路１４５，１４６で構成される。第１の受光素子７のカソードと抵抗素子１４２との接続経路／Ｓと、第２の受光素子８と抵抗素子１４３との接続経路／Ｒは、これら受光素子７，８に光信号入力がない状態では電源電圧まで充電されている。光信号を受信すると、これら受光素子７，８に流れる電流により、接続経路／Ｓ，／Ｒの電位が低下する。
【０１９１】
図４６のＳＲフリップフロップ１４４は負論理動作タイプであり、第１の受光素子７のカソードと抵抗素子１４２との接続経路／Ｓの電位が、／Ｓに接続されたＮＡＮＤ回路１４５内のＭＯＳトランジスタの閾値電圧を下回ったときにセット状態となり、Ｑ端子は「１」になる。また、第２の受光素子８のカソードと抵抗素子１４３との接続経路／Ｒの電位が、／Ｒに接続されたＮＡＮＤ回路１４６内のＭＯＳトランジスタの閾値電圧を下回ったときにリセット状態となり、Ｑ端子は「０」になる。
【０１９２】
このようにして、ＳＲフリップフロップ１４４のＱ端子は、デジタル電気入力信号の立ち上がりエッジで「１」になり、立ち下がりエッジで「０」になる。
【０１９３】
図４６の受信回路１０では、抵抗素子１４２，１４３を流れる受光信号電流によってＳＲフリップフロップ１４４の入力電圧が変化する。このとき受光信号電流は、第１および第２の受光素子７，８とＳＲフリップフロップ１４４の入力端子それぞれのキャパシタンスＣと、第１および第２の受光素子７，８と抵抗素子１４２，１４３それぞれの抵抗Ｒによって決まるＣＲ時定数の制限を受けるため、高速信号動作が困難になる。また、受光信号電流の一部は電源側または接地側に流れるため、電力効率も悪い。そこで、このような問題を解決可能な回路構成も考えられる。
【０１９４】
図４７は図４６の受信回路１０を改良した第３の変形例を示す回路図である。図４７の受信回路１０は、図４６の抵抗素子１４２の代わりにＰＭＯＳトランジスタ１４７を接続し、図４６の抵抗素子１４３の代わりにＰＭＯＳトランジスタ１４８を接続している。ＰＭＯＳトランジスタ１４７のゲートはＳＲフリップフロップ１４４の／Ｑ端子に接続され、ＰＭＯＳトランジスタ１４８のゲートはＳＲフリップフロップ１４４のＱ端子に接続されている。
【０１９５】
図４７の回路において、ＰＭＯＳトランジスタ１４７のドレインと第１の受光素子７のカソードとの接続経路の電位は、ＰＭＯＳトランジスタ１４７がオンになった直後は電源電圧に等しく、第１の受光素子７が光信号を受光した直後は接地電圧に等しい。同様に、ＰＭＯＳトランジスタ１４８のドレインと第２の受光素子８のカソードとの接続経路の電位は、ＰＭＯＳトランジスタ１４８がオンになった直後は電源電圧に等しく、第２の受光素子８が光信号を受光した直後は接地電圧に等しい。
【０１９６】
以下、図４７の回路の動作を説明する。仮に、ＳＲフリップフロップ１４４が（／Ｓ，／Ｒ）＝（１，１）、（Ｑ，／Ｑ）＝（０，１）とする。すなわち、ＰＭＯＳトランジスタ１４７がオフで、ＰＭＯＳトランジスタ１４８がオンとする。
【０１９７】
この状態で、第１の受光素子７が光信号を受光したとすると、ＰＭＯＳトランジスタ１４７がオフであるため、（／Ｓ，／Ｒ）＝（０，１）となって、（Ｑ，／Ｑ）＝（１，０）となる。これにより、ＰＭＯＳトランジスタ１４７がオンで、ＰＭＯＳトランジスタ１４８がオフとなって、再び（／Ｓ，／Ｒ）＝（１，１）となるが、（Ｑ，／Ｑ）＝（１，０）のままである。
【０１９８】
次に、第２の受光素子８が光信号を受光したとすると、ＰＭＯＳトランジスタ１４８がオフであるため、（／Ｓ，／Ｒ）＝（１，０）となって、（Ｑ，／Ｑ）＝（０，１）となる。これにより、ＰＭＯＳトランジスタ１４７がオフで、ＰＭＯＳトランジスタ１４８がオンになって、再び（／Ｓ，／Ｒ）＝（１，１）となるが、（Ｑ，／Ｑ）＝（０，１）のままである。
【０１９９】
デジタル電気入力信号は、立ち上がりエッジと立ち下がりエッジが交互に繰り返されるため、図４７の受信回路１０でも、ＳＲフリップフロップ１４４のセット動作とリセット動作が交互に繰り返される。すなわち、図４７の受信回路１０では、ＰＭＯＳトランジスタ１４７，１４８によるＳＲフリップフロップ１４４のセット入力端子とリセット入力端子の充電動作を遮断した状態で、第１および第２の受光素子７，８の受光によってセット入力端子とリセット入力端子の放電動作を行う。これにより、生成される受光電流はすべて有効利用することができ、コンプリメンタリー光配線システムのさらなる低電力化が可能になる。
【０２００】
なお、図４７の受信回路１０において、ＰＭＯＳトランジスタ１４７，１４８の代わりにＮＭＯＳトランジスタを用いてもよい。この場合、ＮＭＯＳトランジスタが接地側で、第１および第２の受光素子７，８が電源側に配置されるように直列接続し、正論理動作のＳＲフリップフロップ１４４を設けるのが望ましい。なお、ＳＲフリップフロップ１４４は、ＮＡＮＤ回路１４５，１４６以外の論理回路を用いて構成してもよい。
【０２０１】
図４５〜図４７に示した受信回路は、上述した種々の実施形態の受信回路として用いることもできる。
【０２０２】
本発明は、上述した各実施形態に限定されるものではない。上述した各実施形態で説明した各ブロックや各回路、ブロック内や回路内の各回路素子、その他構成部品は一例であり、同様の機能を果たす代替品に適宜置換可能である。例えば、上記では、ＭＯＳトランジスタを使用する例を説明したが、ＭＯＳ以外の電界効果トランジスタやバイポーラトランジスタ、Ｂｉ−ＣＭＯＳトランジスタを使用してもよい。また、第１および第２の発光素子３，４は、発光ダイオードや半導体レーザ等の種々の発光素子が使用可能である。また、第１および第２の受光素子７，８は、ＰＩＮフォトダイオード、ＭＳＭフォトダイオード、アバランシェ・フォトダイオード、フォトコンダクタ等の種々の受光素子が使用可能である。また、第１および第２の光伝送路５，６は、光ファイバでもよいし、光導波路でもよい。
【０２０３】
この他、本発明の主旨と技術的範囲を逸脱しない限り、種々の加工および変更を施すことが可能である。また、上述した各種実施形態は、必要に応じて適宜組合わせてもよい。
【図面の簡単な説明】
【０２０４】
【図１】本発明の第１の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図。
【図２】図１のシステム内部のノードＡ〜Ｄのタイミング図。
【図３】本発明の第２の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図。
【図４】図３の各部のタイミング図。
【図５】第１および第２の遅延回路の内部構成の一例を示す回路図。
【図６】図３の変形例を示すコンプリメンタリー光配線システムの概略構成を示す回路図。
【図７】図６の各部のタイミング図。
【図８】図３の変形例であり、受信回路１０をトランスインピーダンス構成にした場合の概略構成を示す回路図。
【図９】図３または図６のシステムを実装したコンプリメンタリー光配線モジュールの一例を示す斜視図。
【図１０】本発明の第３の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図。
【図１１】図１０のシステム内部のノードＡ〜Ｈのタイミング図。
【図１２】図１０の変形例を示す回路図。
【図１３】本発明の第４の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図。
【図１４】図１３の変形例を示す回路図。
【図１５】（ａ）は３つのＭＯＳトランジスタＱ７〜Ｑ９からなる可変抵抗素子の回路図、（ｂ）は１つのＭＯＳトランジスタＱ１０だけで構成される可変抵抗素子の回路図。
【図１６】図１０の変形例を示す回路図。
【図１７】（ａ）は図１６の可変遅延回路６１の内部構成の第１例を示す回路図、（ｂ）は図１６の可変遅延回路６１の内部構成の第２例を示す回路図。
【図１８】図１０、図１２、図１３、図１４または図１６に示した送信回路２の内部構成の変形例を示す回路図。
【図１９】図１８のノードＡ〜Ｈのタイミング図。
【図２０】差動のデジタル電気入力信号を送信回路２に入力する一例を示すコンプリメンタリー光配線システムの概略構成を示す回路図。
【図２１】図２０のノードＡ〜Ｈのタイミング図。
【図２２】本発明の第５の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図。
【図２３】図２２のノードＡ〜Ｅのタイミング図。
【図２４】本発明の第６の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図。
【図２５】図２４のノードＡ〜Ｈのタイミング図。
【図２６】図２４の変形例を示す回路図。
【図２７】図２４とは異なる回路構成の分離回路７２を設けた変形例を示す回路図。
【図２８】図２７のノードＡ〜Ｉのタイミング図。
【図２９】本発明の第７の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図。
【図３０】図２９のノードＡ〜Ｃのタイミング図。
【図３１】本発明の第８の実施形態に係るコンプリメンタリー光配線システムの回路図。
【図３２】図３１のノードＡ〜Ｅのタイミング図。
【図３３】本発明の第９の実施形態に係るコンプリメンタリー光配線システムの概略構成を示す回路図。
【図３４】図３３のノードＡ〜Ｈのタイミング図。
【図３５】図３３の変形例を示す回路図。
【図３６】図３５のノードＡ〜Ｈのタイミング図。
【図３７】図３３の回路にバイアス電流供給の抵抗素子１０５〜１０８を追加した回路図。
【図３８】図３７のノードＡ〜Ｈのタイミング図。
【図３９】本発明の第１０の実施形態に係るコンプリメンタリー光配線システムの回路図。
【図４０】図３９のノードＡ〜Ｆのタイミング図。
【図４１】図３９の回路にバイアス電流供給の抵抗素子を追加した変形例を示す回路図。
【図４２】図４１の可変キャパシタ１２０，１２１の内部構成の一例を示す回路図。
【図４３】本発明の第１１の実施形態に係るコンプリメンタリー光配線システムの概略構成を示すブロック図。
【図４４】図３９の回路に制御回路１３２、フィードバック経路１３１およびフィードバック信号発生回路１３４を追加した変形例を示すブロック図。
【図４５】図１０の回路の第１の変形例を示す回路図。
【図４６】図１０の回路の第２の変形例を示す回路図。
【図４７】図４６の受信回路１０を改良した第３の変形例を示す回路図。
【符号の説明】
【０２０５】
２  送信回路。３  第１の発光素子。４  第２の発光素子。５  第１の光伝送路。６  第２の光伝送路。７  第１の受光素子。８  第２の受光素子。１０  受信回路。１１増幅回路。７１，９１  短パルス発生回路。７２  分離回路。１０１  第１の送信部。１０２  第２の送信部。１１１  第１の分周回路。１１３  第２の分周回路。１１４  第１の電気パルス信号生成回路。１１５  第２の電気パルス信号生成回路。１３１  フィードバック経路。１３２  制御回路。１３４  フィードバック信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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