(57)【要約】【課題】ドレイン側のゲート酸化膜に与え得るダメージを軽減し得る不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法を提供する。【解決手段】不揮発性メモリ１０では、浮遊ゲート電極１５と並んで配置される制御ゲート電極１８の一部１８ａの下方でソース１２から浮遊ゲート電極１５のソース側端１５ａまで伸びる空乏層Ｄｐにおける浮遊ゲート電極１５のソース側端１５ａ近傍（空乏層先端Ｄｐｐ）と半導体基板１１との間αでアバランシェブレークダウンが生じる電圧をソース１２に印加してデータを消去する。これにより、消去はソース１２側から行うので、書込みおよび消去をドレイン１３側から行う場合に比べて、ドレイン１３側のゲート酸化膜１４に与え得るダメージを軽減することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタであって、
データの消去過程において、前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方でソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを特徴とする不揮発性メモリトランジスタ。
【請求項２】
前記浮遊ゲート電極の上部には、前記浮遊ゲート電極の上部に形成される前記制御ゲート電極の残部に並んで、前記浮遊ゲート電極に対して容量結合可能な結合電極が形成される請求項１記載の不揮発性メモリトランジスタであって、
前記データの消去過程において、前記結合電極には、前記制御ゲート電極、前記ソース、ドレインおよび前記半導体基板のいずれの電位よりも低い電圧が印加されることを特徴とする不揮発性メモリトランジスタ。
【請求項３】
前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項１または２記載の不揮発性メモリトランジスタであって、
データの消去過程において、前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを特徴とする不揮発性メモリトランジスタ。
【請求項４】
データの消去過程において、前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを特徴とする請求項１〜３のいずれか一項に記載の不揮発性メモリトランジスタ。
【請求項５】
請求項１〜４のいずれか一項に記載の不揮発性メモリトランジスタをマトリクス状に複数配置して構成される不揮発性メモリ装置であって、
同一の行または列に配置される複数の前記不揮発性メモリトランジスタは、それぞれの前記ソースに接続されるソース電極が同一のソース配線に接続され、かつ、それぞれの前記制御ゲート電極が同一の制御ゲート配線に接続されることを特徴とする不揮発性メモリ装置。
【請求項６】
半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタのデータ消去方法であって、
前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方においてソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを特徴とする不揮発性メモリトランジスタのデータ消去方法。
【請求項７】
前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項６記載の不揮発性メモリトランジスタのデータ消去方法であって、
前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを特徴とする不揮発性メモリトランジスタのデータ消去方法。
【請求項８】
前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを特徴とする請求項６または７記載の不揮発性メモリトランジスタのデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるスプリットゲート構造を有する不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法に関するものである。
【背景技術】
【０００２】
スプリットゲート構造を有する不揮発性メモリ（不揮発性メモリトランジスタ）１００は、例えば、図４に示すように、Ｐ型の半導体基板１０１と、この半導体基板１０１上に形成されるゲート酸化膜１０４と、このゲート酸化膜１０４上に形成される浮遊ゲート電極１０５と、この浮遊ゲート電極１０５の上部および側部に酸化膜１０６を介して形成され一部１０８ａが半導体基板１０１のチャネル形成領域Ｃｈ上で浮遊ゲート電極１０５と並んで配置される制御ゲート電極１０８と、を備えている。そして、これに書き込まれたデータを消去する方法としては、例えば、下記特許文献１に開示される「不揮発性半導体記憶装置の消去方法」がある。
【０００３】
なお、図４に示す半導体基板１０１の表面には、ｎ＋拡散層からなるソース１０２とドレイン１０３とがそれぞれ形成されており、これらは半導体基板１０１よりも高い不純物濃度のＰ型領域（図略）でくるまれている。また、ゲート酸化膜１０４は、ソース−ドレイン間の半導体基板１１の表面を覆う厚さ７０Å〜２００Åのトンネル膜として機能する。さらに、酸化膜１０６は、酸化膜−窒化膜−酸化膜の３層構造からなる。
【０００４】
このように構成される不揮発性メモリ１００のデータの書込みは、チャネルホットエレクトロン（ＣＨＥ；Channel Hot Electron）またはドレインアバランシェチャネルホットエレクトロン（ＤＡＣＨＥ；Drain Avalanche Channel Hot Electron）と称される現象を用いて行われる。
【０００５】
即ち、図４(A) に示すように、例えば、ドレイン１０３に５Ｖ（＝Ｖｄ）を、制御ゲート電極１０８に８Ｖ（＝Ｖcg）を、それぞれ印加し、ソース１０２および半導体基板１１を接地（０Ｖ（＝Ｖｓ，Ｖｂ））して、ドレイン１０３の近傍でのインパクトイオニゼーションにより生じた電子ｅを浮遊ゲート電極１０５に注入する。これにより、ＭＯＳトランジスタとしての不揮発性メモリ１００の閾値電圧Ｖｔが上がるので、データが書き込まれた状態となる。
【０００６】
これに対してデータの消去は、ホットホール（ＨＨ；Hot Hole）消去と称される方法で行われる。即ち、図４(B) に示すように、制御ゲート電極１０８および半導体基板１０１を接地（０Ｖ（＝Ｖcg，Ｖｂ））し、ソース１０２を開放（Ｏpen(＝Ｖｓ））した状態で、ドレイン１０３と半導体基板１１との間でアバランシェブレークダウンが生じる電圧、例えば８Ｖ（＝Ｖｄ）をドレイン１０３に印加する。これにより発生した高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極１０５に注入することによって、データの書込みで浮遊ゲート電極１０５に帯電した電子ｅが中和される。これにより、不揮発性メモリ１００の閾値電圧Ｖｔが下がるので、データが消去された状態になる。
【特許文献１】特許第２８４８２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような従来の不揮発性メモリ１００によると、上述したように、データの書込みおよび消去は、いずれもドレイン電圧Ｖｄをドレイン１０３に印加する駆動制御を行っているため、不揮発性メモリ１００のデータを書き換えるたびにドレイン１０３の近傍に位置するゲート酸化膜１０４にダメージが集中し易くなるという問題がある。
【０００８】
また、図５に示すように、不揮発性メモリ１００をマトリックス状に配列するメモリセルアレー１２０を構成した場合には、データの書込みや消去にドレイン電圧Ｖｄを印加する必要上、ビット線（ドレイン線Ｄ１〜Ｄ４）を使用することになるため、データを消去するときにもビット線単位でのまとまり、例えば、ビット線Ｄ１を選択したときには図５に示す一点鎖線内の不揮発性メモリ１００をひとまとまりとして消去する。このため、一般的なＥＥＰＲＯＭと同様にワード単位で消去する仕様要求に応えることができないという問題がある。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、ドレイン側のゲート酸化膜に与え得るダメージを軽減し得る不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法を提供することにある。
また、本発明の別の目的は、メモリセルアレーを構成した場合には、ワード単位でまとめてデータを消去し得る不揮発性メモリトランジスタ、不揮発性メモリ装置および不揮発性メモリトランジスタのデータ消去方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、特許請求の範囲に記載の請求項１の不揮発性メモリトランジスタでは、半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタであって、データの消去過程において、前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方でソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを技術的特徴とする。
【００１１】
特許請求の範囲に記載の請求項２の不揮発性メモリトランジスタでは、前記浮遊ゲート電極の上部には、前記浮遊ゲート電極の上部に形成される前記制御ゲート電極の残部に並んで、前記浮遊ゲート電極に対して容量結合可能な結合電極が形成される請求項１記載の不揮発性メモリトランジスタであって、前記データの消去過程において、前記結合電極には、前記制御ゲート電極、前記ソース、ドレインおよび前記半導体基板のいずれの電位よりも低い電圧が印加されることを技術的特徴とする。
【００１２】
特許請求の範囲に記載の請求項３の不揮発性メモリトランジスタでは、前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項１または２記載の不揮発性メモリトランジスタであって、データの消去過程において、前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを技術的特徴とする。
【００１３】
特許請求の範囲に記載の請求項４の不揮発性メモリトランジスタでは、請求項１〜３のいずれか一項に記載の不揮発性メモリトランジスタにおいて、データの消去過程において、前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを技術的特徴とする。
【００１４】
上記目的を達成するため、特許請求の範囲に記載の請求項５の不揮発性メモリ装置では、請求項１〜４のいずれか一項に記載の不揮発性メモリトランジスタをマトリクス状に複数配置して構成される不揮発性メモリ装置であって、同一の行または列に配置される複数の前記不揮発性メモリトランジスタは、それぞれの前記ソースに接続されるソース電極が同一のソース配線に接続され、かつ、それぞれの前記制御ゲート電極が同一の制御ゲート配線に接続されることを技術的特徴とする。
【００１５】
上記目的を達成するため、特許請求の範囲に記載の請求項６の不揮発性メモリトランジスタのデータ消去方法では、半導体基板と、この半導体基板上に形成されるゲート酸化膜と、このゲート酸化膜上に形成される浮遊ゲート電極と、この浮遊ゲート電極の上部および側部に酸化膜を介して形成され一部が前記半導体基板のチャネル形成領域上で前記浮遊ゲート電極と並んで配置される制御ゲート電極と、を備えた不揮発性メモリトランジスタのデータ消去方法であって、前記浮遊ゲート電極と並んで配置される前記制御ゲート電極の前記一部の下方においてソースから前記浮遊ゲート電極のソース側端まで伸びる空乏層における前記浮遊ゲート電極のソース側端近傍と前記半導体基板との間でアバランシェブレークダウンが生じる電圧を前記ソースに印加することを技術的特徴とする。
【００１６】
特許請求の範囲に記載の請求項７の不揮発性メモリトランジスタのデータ消去方法では、前記浮遊ゲート電極のドレイン側端が、前記ゲート酸化膜を介して前記ドレインと容量結合可能に前記ドレインに重なって位置する請求項６記載の不揮発性メモリトランジスタのデータ消去方法であって、前記ドレインには、前記ソースおよび前記制御ゲート電極の電位以下かつ前記半導体基板の電位以上の電圧が印加されることを技術的特徴とする。
【００１７】
特許請求の範囲に記載の請求項８の不揮発性メモリトランジスタのデータ消去方法では、請求項６または７記載の不揮発性メモリトランジスタのデータ消去方法において、前記制御ゲート電極には、前記ソースの電位よりも高い電圧が印加されることを技術的特徴とする。
【発明の効果】
【００１８】
請求項１の発明や請求項６の発明では、データの消去過程において、浮遊ゲート電極と並んで配置される制御ゲート電極の一部の下方でソースから浮遊ゲート電極のソース側端まで伸びる空乏層における浮遊ゲート電極のソース側端近傍（空乏層の先端）と半導体基板との間でアバランシェブレークダウンが生じる電圧をソースに印加する。これにより、アバランシェブレークダウンにより発生した高エネルギー状態にあるホールを浮遊ゲート電極に注入し、データの書込みで浮遊ゲート電極に帯電した電子を中和することができる。
【００１９】
つまり、ドレインに電圧を印加することなく、ソースに電圧を印加することによりデータを消去し得るので、書込みをドレイン側から行っても消去はソース側から行うことが可能になる。したがって、書込みおよび消去をドレイン側から行う場合に比べて、ドレイン側のゲート酸化膜に与え得るダメージを軽減することができる。また、データの消去をソース側から行うことが可能になるので、メモリセルアレーを構成した場合にはワード単位でまとめてデータを消去することができる。
【００２０】
請求項２の発明では、データの消去過程において、浮遊ゲート電極に対して容量結合可能な結合電極には、制御ゲート電極、ソース、ドレインおよび半導体基板のいずれの電位よりも低い電圧が印加される。これにより、結合電極に容量的に結合する浮遊ゲート電極の電位を、結合電極の電位とほぼ同様に、制御ゲート電極、ソース、ドレインおよび半導体基板のいずれの電位よりも低い電圧に固定できるので、浮遊ゲートのソース側端の近傍のチャネルの電位をこのような低い電圧に下げられる。したがって、空乏層の浮遊ゲート電極のソース側端近傍（空乏層の先端）と半導体基板との間でアバランシェブレークダウンをより確実に生じさせることができる。また、浮遊ゲート電極の電位を結合電極の電位により制御できるため、これを用いてアバランシェブレークダウンが発生する電圧を調整することが可能となる。
【００２１】
請求項３の発明や請求項７の発明では、浮遊ゲート電極のドレイン側端が、ゲート酸化膜を介してドレインと容量結合可能にドレインに重なって位置し、ドレインには、ソースおよび制御ゲート電極の電位以下かつ半導体基板の電位以上の電圧が印加される。これにより、浮遊ゲート電極の電位を、ドレインの電位とほぼ同様に、ソースおよび制御ゲート電極の電位以下かつ半導体基板の電位以上に固定できるので、浮遊ゲートのソース側端の近傍のチャネルの電位をこのような電位に下げられる。したがって、空乏層の浮遊ゲートのソース側端近傍と半導体基板との間でアバランシェブレークダウンをより確実に生じさせることができる。また、浮遊ゲート電極の電位をドレインの電位により制御できるため、これを用いてアバランシェブレークダウンが発生する電圧を調整することが可能となる。
【００２２】
請求項４の発明や請求項８の発明では、制御ゲート電極には、ソースの電位よりも高い電圧が印加される。これにより、制御ゲート電極には、アバランシェ電圧よりも高い電圧が印加されるので、空乏層の浮遊ゲート電極のソース側端近傍と半導体基板との間におけるアバランシェブレークダウンの発生を促進することができる。したがって、アバランシェブレークダウンをより一層確実に生じさせることができる。
【００２３】
請求項５の発明では、同一の行または列に配置される複数の不揮発性メモリトランジスタは、それぞれのソースに接続されるソース電極が同一のソース配線に接続され、かつ、それぞれの制御ゲート電極が同一の制御ゲート配線に接続される。これにより、これらの不揮発性メモリトランジスタに書き込まれたデータを消去する際には、各不揮発性メモリトランジスタに対して、ソース線単位、つまりワード単位でソース電圧を印加することができるので、同一の行または列に配置される複数の不揮発性メモリトランジスタのデータを同時に一括して消去することができる。したがって、ワード単位でまとめてデータを消去することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の「半導体記憶装置およびそのデータ消去方法」を適用した不揮発性メモリとそれに記憶されたデータの消去過程の実施形態について図を参照して説明する。まず本実施形態に係る不揮発性メモリ１０の構成を図１に基づいて説明する。なお、図１は、不揮発性メモリ１０の構成例およびその駆動例を示す説明図（図１(A) は書込み過程を示すもの、図１(B) は消去過程を示すもの）で、不揮発性メモリ１０の断面を模式的に示したものである。
【００２５】
図１(A) に示すように、不揮発性メモリ１０は、スプリットゲート構造を有する半導体記憶装置で、いわゆるフラッシュメモリのメモリセル（Ｎチャネル型ＭＯＳトランジスタ）に相当するものである。
【００２６】
本実施形態では、例えば、Ｐ導電型の半導体基板（またはＮ導電型の半導体基板の表層部に形成されるＰ導電型のウェル）１１内に対称に形成されるＮ導電型拡散領域（Ｎ＋）のソース１２およびドレイン１３、これらに挟まれてチャネルとして機能し得るチャネル形成領域Ｃｈ、この半導体基板１１の表層（半導体基板上）に形成されるゲート酸化膜１４、このゲート酸化膜１４（７０Å〜２００Åのトンネル膜）上に形成される浮遊ゲート電極１５、制御ゲート電極１８等から構成されている。
【００２７】
浮遊ゲート電極１５は、チャネル形成領域Ｃｈ上のゲート酸化膜１４上のドレイン１３側に片寄って図１の紙面垂直方向に帯状に形成されている。この浮遊ゲート電極１５の周囲は、酸化膜１６で覆われており、これを介して浮遊ゲート電極１５の上部および側部に制御ゲート電極１８が形成されている。なお、この酸化膜１６は、例えば、酸化膜−窒化膜−酸化膜の三層構造のいわゆるＯＮＯ膜で構成されている。
【００２８】
即ち、制御ゲート電極１８は、その一部１８ａが酸化膜１６を介して浮遊ゲート電極１５上の一部を覆うように、またこの一部１８ａに連続して残部１８ｂがソース１２方向に位置する浮遊ゲート電極１５の側部を覆いながらソース１２側のゲート酸化膜１４上に位置するように、それぞれ形成されている。これにより、制御ゲート電極１８と浮遊ゲート電極１５とがチャネル形成領域Ｃｈ上において並んで配置される、スプリットゲート構造をなしている。また、ドレイン１３と浮遊ゲート電極１５とがゲート酸化膜１４を介してオーバラップする（重なる）ように配置されており、電気的に比較的大きな結合容量で容量結合可能に構成されている。
【００２９】
なお、ドレイン１３をＰ−層でくるむ場合にはポケット１３ａが形成される（図１に示すドレイン１３先端下部の破線）。また、ソース１２にはソース電圧Ｖｓ、ドレイン１３にはドレインＶｄ、制御ゲート電極１８には制御ゲート電圧Ｖcg、をそれぞれ印加可能に配線されている。また半導体基板１１にも基板電圧Ｖｂを印加可能に配線されている。
【００３０】
このように不揮発性メモリ１０を構成することにより、例えば、データの書込み過程においては、図１(A) に示すような各電圧がソース１２、ドレイン１３、制御ゲート電極１８および半導体基板１１に印加される。
【００３１】
即ち、データの書込みにおいては、ソース電圧Ｖｓおよび基板電圧Ｖｂを同電位、例えば０Ｖにするため、ソース１２および半導体基板１１をそれぞれ接地し、基板電圧Ｖｂに対して正の電圧（例えば５Ｖ）をドレイン電圧Ｖｄとしてドレイン１３に印加した状態で、基板電圧Ｖｂに対して正の電圧（例えば８Ｖ）の制御ゲート電圧Ｖcgを制御ゲート電極１８に印加する。
【００３２】
不揮発性メモリ１０を駆動する電圧関係をこのように設定することで、図１(A) に示す太矢印方向にソース１２からドレイン１３に向かって電子ｅが移動し、そのうちの一部の電子ｅが高エネルギー状態にあるホットエレクトロン（ＨＥ；Hot Electron）として、同図に細矢印で示すように浮遊ゲート電極１５に注入される。これにより、ＭＯＳトランジスタとしての不揮発性メモリ１０の閾値電圧Ｖｔが上昇するため、例えばこれをデータが書き込まれた状態と定義することで、データの書込みとなる。
【００３３】
これに対し、データの消去過程においては、図１(B) に示すような各電圧がソース１２、ドレイン１３、制御ゲート電極１８および半導体基板１１に印加される。
【００３４】
即ち、データの消去においては、ドレイン電圧Ｖｄを例えば０Ｖにするためドレイン１３を接地した状態で、ドレイン電圧Ｖｄに対して正の電圧（例えば８Ｖ）を制御ゲート電圧Ｖcgとして制御ゲート電極１８に印加する。これにより、ソース−ドレイン間のチャネル形成領域Ｃｈにチャネルが形成されるので、そのうえでドレイン電圧Ｖｄに対して正の電圧（例えば８Ｖ）のソース電圧Ｖｓをソース１２に印加し、半導体基板１１には例えば０Ｖを印加する。これにより、ゲート酸化膜１４上に配置された制御ゲート電極１８の一部１８ａの下にあたるチャネル形成領域Ｃｈでは空乏層Ｄｐが形成されてドレイン１３方向および半導体基板１１の高電位方向に伸びる。
【００３５】
このとき、浮遊ゲート電極１５は、ドレインに対して電気的に容量結合可能にオーバラップしているので、浮遊ゲート電極１５の電位はドレインの電位（０Ｖ）よりも低い電位に保たれる。つまり、浮遊ゲート電極１５が結合容量を介して実質的に接地されるため、浮遊ゲート電極１５の電位は０Ｖになる。
【００３６】
このため、空乏層Ｄｐの成長を浮遊ゲート電極１５の下で止めるとともに、空乏層Ｄｐの伸展方向先端付近、つまり空乏層の浮遊ゲート電極１５のソース側端１５ａの近傍付近（空乏層先端Ｄｐｐと半導体基板１１との間）αでアバランシェブレークダウンが生じる。このため、アバランシェブレークダウンにより発生した高エネルギー状態にあるホールｈ、つまりホットホール（ＨＨ；Hot Hole）ｈが浮遊ゲート電極１５に注入されると、データの書込みで浮遊ゲート電極１５に帯電した電子ｅが中和されることから、ＭＯＳトランジスタとしての不揮発性メモリ１０の閾値電圧Ｖｔが降下して書き込まれたデータは消去（ホットホール消去）される。
【００３７】
特に、ソース１２に印加されるソース電圧Ｖｓよりも高い電圧を制御ゲート電極１８に印加することにより、チャネルＣｈが形成され易くなるため、浮遊ゲート電極１５のソース側端の近傍（空乏層先端Ｄｐｐと半導体基板１１との間）αでアバランシェブレークダウンをより確実に生じさせることができる。
【００３８】
このように本実施形態に係る不揮発性メモリ１０によると、データの消去過程において、浮遊ゲート電極１５と並んで配置される制御ゲート電極１８の一部１８ａの下方でソース１２から浮遊ゲート電極１５のソース側端１５ａまで伸びる空乏層Ｄｐにおける浮遊ゲート電極１５のソース側端１５ａ近傍（空乏層先端Ｄｐｐ）と半導体基板１１との間αでアバランシェブレークダウンが生じる電圧をソース１２に印加する。これにより、アバランシェブレークダウンにより発生したホットホールｈを浮遊ゲート電極１５に注入することで、データの書込みで浮遊ゲート電極１５に帯電した電子ｅを中和することができる。
【００３９】
つまり、ドレイン１３にドレイン電圧Ｖｄを印加することなく、ソース１２にソース電圧Ｖｓを印加することによりデータを消去し得るので、書込に過程でデータの書込みをドレイン１３側から行ってもデータの消去はソース１２側から行うことが可能になる。したがって、書込みおよび消去をドレイン１３側から行う場合に比べて、ドレイン１３側のゲート酸化膜１４に与え得るダメージを軽減することができる。
【００４０】
また、ドレイン１３をＰ−層のポケット１３ａでくるむ構成を採る場合には、書き込み時のチャネルホットエレクトロン（ＣＨＥ）の生成のみを考慮して構成すれば良いため、当該不揮発性メモリ１０の設計を容易にすることが可能となる。
【００４１】
また、このように不揮発性メモリ１０は、ソース１２側からデータを消去することができることから、例えば、図２に示すように、不揮発性メモリ１０をマトリックス状に配列してメモリセルアレー（不揮発性メモリ装置）を構成しても、複数の不揮発性メモリ１０をワード単位でまとめてデータの消去をすることが可能となる。
【００４２】
即ち、図２に示すように、１６個の不揮発性メモリ１０を４行４列に配置し（図２に示す符号ＭＣ11，ＭＣ12，ＭＣ13，ＭＣ14，ＭＣ21，ＭＣ22，ＭＣ23，ＭＣ24，ＭＣ31，ＭＣ32，ＭＣ33，ＭＣ34，ＭＣ41，ＭＣ42，ＭＣ43，ＭＣ44）、隣り合う不揮発性メモリ１０の、ドレイン１３を行（図２に示す左右方向）に、ソース１２および制御ゲート電極１８を列（図２に示す上下方向）に、それぞれまとめて接続する。
【００４３】
これにより、例えば、１行目に配置されるＭＣ11，ＭＣ12，ＭＣ13，ＭＣ14のそれぞれのドレイン１３にはドレイン線Ｄ１を介してドレイン電圧Ｖｄを印加することができ、また１列目に配置されるＭＣ11，ＭＣ21，ＭＣ31，ＭＣ41のそれぞれのソース１２にはソース線Ｓ１を介してソース電圧Ｖｓを印加することができ、さらに１列目に配置されるＭＣ11，ＭＣ21，ＭＣ31，ＭＣ41のそれぞれの制御ゲート電極１８には制御ゲート線ＣＧ１を介して制御ゲート電圧Ｖcgを印加することができる。なお、ソース線Ｓ１〜Ｓ４はソース配線、制御ゲート線ＣＧ１〜ＣＧ４は制御ゲート線に、それぞれ相当する。
【００４４】
このため、図５を参照して説明した従来のメモリセルアレー１２０では、不揮発性メモリ１００のデータを消去する際に、ビット線（ドレイン線Ｄ１〜Ｄ４）単位でのまとまりとして消去する必要があったが、図２に示すメモリセルアレー２０では、不揮発性メモリ１０のソース１２にはソース線Ｓ１を介してワード線（ソース線Ｓ１〜Ｓ４）単位でソース電圧Ｖｓを印加することができる。したがって、同図に示す一点鎖線内の不揮発性メモリ１０のデータをワード単位でまとめて消去することができるので、一般的なＥＥＰＲＯＭと同様、ワード単位で消去する仕様要求に応えることが可能となる。
【００４５】
なお、図２に示すメモリセルアレー２０では、不揮発性メモリ１０を４行４列に配置したものを例示したが、実際には、このようなメモリセルアレーは、例えば１００万個オーダーの不揮発性メモリ１０で構成され、この場合においてもワード単位でまとめてデータを消去することができる。
【００４６】
また、メモリセルアレー２０は、ビット線（ドレイン線Ｄ１〜Ｄ４）およびソース線Ｓ１〜Ｓ４に接続される列選択回路と、ワード線（制御ゲート線ＣＧ１〜ＣＧ４）に接続される行選択回路と、これら選択回路に接続されてデータの書込み時、消去時および読出し時のそれぞれに、ドレイン電圧Ｖｄ、ソース電圧Ｖｓ、制御ゲート電圧Ｖcgおよび基板電圧Ｖｂを制御し得る制御回路と、からなる駆動制御回路によって駆動制御される。
【００４７】
また、図３に示す不揮発性メモリ１０’のように、制御ゲート電極１８の残部１８ｂに並んで、浮遊ゲート電極１５に対して容量結合可能な結合電極１９を酸化膜１６を介して浮遊ゲート電極１５の上部に形成し、データの消去過程において、制御ゲート電極１８、ソース１２、ドレイン１３および半導体基板１１のいずれの電位よりも低い電圧（例えば−８Ｖ）を結合電極１９の結合電極電圧Ｖcpとして印加しても良い。
【００４８】
これにより、結合電極１９に容量的に結合する浮遊ゲート電極１５の電位を、結合電極１９の電位とほぼ同様に、制御ゲート電極１８、ソース１２、ドレイン１３および半導体基板１１のいずれの電位よりも低い結合電極電圧Ｖcp（例えば−８Ｖ）に固定できるので、浮遊ゲート電極１５のソース側端１５ａの近傍のチャネル電位をこのような低い電圧に下げられる。したがって、浮遊ゲート電極１５のソース側端１５ａの近傍でアバランシェブレークダウンをより確実に生じさせることができる。
【００４９】
また、この場合、結合電極電圧Ｖcpによって、アバランシェブレークダウンが発生する電圧を調整することが可能となる。さらに、ドレイン１３と浮遊ゲート電極１５とを電気的に容量結合可能にオーバラップさせる構成を採る必要もなくなるうえに、データの消去時にはドレイン電圧Ｖｄを０Ｖに固定することなく開放電圧（電気的に浮かせた状態の電圧）に設定できるので、ラッチアップの発生も防止することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係る不揮発性メモリの構成例およびその駆動例を示す説明図で、図１(A) は書込み過程を示すもの、図１(B) は消去過程を示すもの、である。
【図２】本実施形態に係るメモリセルアレーの構成例を示す回路図で、破線内は一括消去可能な単位の例を示す。
【図３】本実施形態に係る不揮発性メモリの他の構成例を示す説明図である。
【図４】従来の不揮発性メモリの構成例およびその駆動例を示す説明図で、図４(A) は書込み過程を示すもの、図４(B) は消去過程を示すもの、である。
【図５】従来のメモリセルアレーの構成例を示す回路図で、破線内は一括消去可能な単位の例を示す。
【符号の説明】
【００５１】
１０…不揮発性メモリ（不揮発性メモリトランジスタ）
１１…半導体基板
１２…ソース
１３…ドレイン
１３ａ…ポケット
１４…ゲート酸化膜
１５…浮遊ゲート電極
１５ａ…浮遊ゲート電極のソース側端
１６…酸化膜
１８…制御ゲート電極
１８ａ…制御ゲート電極の一部
１８ｂ…制御ゲート電極の残部
１９…結合電極
２０…メモリセルアレー（不揮発性メモリ装置）
ｅ…電子
ｈ…ホール
Ｃｈ…チャネル形成領域
ＣＧ１〜ＣＧ４…制御ゲート線（制御ゲート配線）
Ｄｐ…空乏層
Ｄｐｐ…空乏層先端
ＭＣ11〜ＭＣ44…メモリセル（不揮発性メモリトランジスタ）
Ｓ１〜Ｓ４…ソース線（ソース配線）
α…空乏層先端と半導体基板との間（空乏層における浮遊ゲート電極のソース側端近傍と半導体基板との間）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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