(57)【要約】【課題】撮像領域から読み出される信号におけるノイズ成分を低減しつつ、周辺領域を微細化できる撮像装置の製造方法、撮像装置、及び撮像システムを提供する。【解決手段】撮像装置の製造方法は、複数の画素が配される撮像領域と、前記撮像領域の周辺において前記複数の画素を制御する制御回路が配される周辺領域とを含む半導体基板を有する撮像装置の製造方法であって、前記周辺領域に、前記制御回路に含まれる複数の素子を電気的に分離するためのＳＴＩ型の第１の素子分離部を形成する第１のステップと、前記撮像領域に、前記複数の画素のそれぞれに含まれる複数の素子を電気的に分離するためのＬＯＣＯＳ型の第２の素子分離部を形成する第２のステップとを備える。【選択図】図２
2009064980.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配される撮像領域と、前記撮像領域の周辺において前記複数の画素を制御する制御回路が配される周辺領域とを含む半導体基板を有する撮像装置の製造方法であって、
前記周辺領域に、前記制御回路に含まれる複数の素子を電気的に分離するためのＳＴＩ型の第１の素子分離部を形成する第１のステップと、
前記撮像領域に、前記複数の画素のそれぞれに含まれる複数の素子を電気的に分離するためのＬＯＣＯＳ型の第２の素子分離部を形成する第２のステップと、
を備えたことを特徴とする撮像装置の製造方法。
【請求項２】
前記第１のステップは、前記第２のステップより前に行われる
ことを特徴とする請求項１に記載の撮像装置の製造方法。
【請求項３】
前記第１のステップは、
前記周辺領域の一部の領域において、前記半導体基板の表面をエッチングすることにより、前記半導体基板の表面に溝を形成する溝形成ステップと、
前記溝に絶縁膜を埋め込む埋め込みステップと、
前記絶縁膜の表面を平坦化する平坦化ステップと、
を含む
ことを特徴とする請求項２に記載の撮像装置の製造方法。
【請求項４】
前記第１の素子分離部の前記半導体基板の表面からの高さは、前記第２の素子分離部の前記半導体基板の表面からの高さより低い
ことを特徴とする請求項２又は３に記載の撮像装置の製造方法。
【請求項５】
前記第１のステップは、前記埋め込みステップの後に、熱処理する熱処理ステップをさらに含み、
前記熱処理の温度は、前記第２のステップにおいて前記第２の素子分離部を形成するために前記半導体基板を熱酸化するための温度より高い
ことを特徴とする請求項３に記載の撮像装置の製造方法。
【請求項６】
複数の画素が配される撮像領域と、前記撮像領域の周辺において前記複数の画素を制御する制御回路が配される周辺領域とを含む半導体基板を有する撮像装置であって、
前記周辺領域には、
前記複数の画素を制御する制御回路と、
前記制御回路に含まれる複数の素子を電気的に分離するＳＴＩ型の第１の素子分離部と、
が配され、
前記撮像領域には、
複数の画素と、
前記複数の画素のそれぞれに含まれる複数の素子を電気的に分離するＬＯＣＯＳ型の第２の素子分離部と、
が配され、
前記第１の素子分離部の前記半導体基板の表面からの高さは、前記第２の素子分離部の前記半導体基板の表面からの高さより低い
ことを特徴とする撮像装置。
【請求項７】
請求項６に記載の撮像装置と、
前記撮像装置の撮像面へ像を形成する光学系と、
前記撮像装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置の製造方法、撮像装置、及び撮像システムに関する。
【背景技術】
【０００２】
ＭＯＳ型センサなどの撮像装置は、複数の画素が配される撮像領域と、前記撮像領域の周辺において前記複数の画素を制御する制御回路が配される周辺領域とを含む半導体基板を有する。撮像領域において複数の画素のそれぞれに含まれる複数の素子を分離する素子分離部と、周辺領域において制御回路に含まれる複数の素子を分離する素子分離部とは、同一の素子分離構造とされるのが一般的である。
【０００３】
ここで、周辺領域と撮像領域とにおいて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離部を形成すると、全体として微細化できるので、撮像装置のチップ面積を低減できる。ＳＴＩ型の素子分離部を形成する場合には、溝を形成し、その溝に絶縁膜を埋める。ここで、その溝を形成する際に半導体基板にエッチングダメージ（例えば、プラズマダメージ）が与えられる場合や、その溝に埋められた絶縁膜によって半導体基板に応力がかかる場合がある。
【０００４】
それに対して、特許文献１の技術では、半導体基板の撮像領域において、素子分離部を形成する際に、周辺領域よりも深さが浅い溝を形成して、その浅い溝に絶縁膜を埋め込むことにより素子分離部を形成している。特許文献１によれば、これにより、半導体基板の撮像領域において、周辺領域よりも、結晶格子のひずみや結晶欠陥等が発生することを低減できるとされている。
【特許文献１】特開２００５−３４７３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１の技術では、依然として、素子分離部を形成する際に、撮像領域において、半導体基板がエッチングされてその表面に溝が形成される。これにより、その撮像領域に含まれる画素がエッチングダメージ（例えば、プラズマダメージ）を受けたり、画素に金属不純物が混入したりすることがある。この結果、暗電流等が発生することがあるので、撮像領域の画素から読み出される信号におけるノイズ成分が増加することがある。
【０００６】
また、特許文献１の技術では、素子分離部を形成する際に、半導体基板の表面に形成された溝に絶縁膜が埋め込まれるので、埋め込まれた絶縁膜によって半導体基板に応力がかかることがある。この結果、暗電流等が発生することがあるので、撮像領域の画素から読み出される信号におけるノイズ成分が増加することがある。
【０００７】
一方、周辺領域と撮像領域とにおいて、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）型の素子分離部を形成すれば、上述の問題を回避することができる。この場合、全体として微細化することが困難になる。
【０００８】
ここで、本発明者は、検討を行った結果、次のような見解に至った。
【０００９】
撮像領域では、微小なアナログ信号を読み出す必要があるのに対し、周辺領域では、増幅された信号やデジタル信号を扱う。すなわち、エッチングダメージ等の上述の問題は、撮像領域に比べ、周辺領域においてあまり問題にならない。
【００１０】
また、周辺領域において、制御回路の高速化、多機能化、低消費電力化が求められている。すなわち、素子を微細化する必要性は、撮像領域に比べ、周辺領域において高い。
【００１１】
本発明の目的は、撮像領域から読み出される信号におけるノイズ成分を低減しつつ、周辺領域を微細化できる撮像装置の製造方法、撮像装置、及び撮像システムを提供することにある。
【課題を解決するための手段】
【００１２】
本発明の第１側面に係る撮像装置の製造方法は、複数の画素が配される撮像領域と、前記撮像領域の周辺において前記複数の画素を制御する制御回路が配される周辺領域とを含む半導体基板を有する撮像装置の製造方法であって、前記周辺領域に、前記制御回路に含まれる複数の素子を電気的に分離するためのＳＴＩ型の第１の素子分離部を形成する第１のステップと、前記撮像領域に、前記複数の画素のそれぞれに含まれる複数の素子を電気的に分離するためのＬＯＣＯＳ型の第２の素子分離部を形成する第２のステップとを備えたことを特徴とする。
【００１３】
なお、ＳＴＩは、Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎの略である。ＬＯＣＯＳは、ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎの略である。
【００１４】
本発明の第２側面に係る撮像装置は、複数の画素が配される撮像領域と、前記撮像領域の周辺において前記複数の画素を制御する制御回路が配される周辺領域とを含む半導体基板を有する撮像装置であって、前記周辺領域には、前記複数の画素を制御する制御回路と、前記制御回路に含まれる複数の素子を電気的に分離するＳＴＩ型の第１の素子分離部とが配され、前記撮像領域には、複数の画素と、前記複数の画素のそれぞれに含まれる複数の素子を電気的に分離するＬＯＣＯＳ型の第２の素子分離部とが配され、前記第１の素子分離部の前記半導体基板の表面からの高さは、前記第２の素子分離部の前記半導体基板の表面からの高さより低いことを特徴とする。
【００１５】
本発明の第３側面に係る撮像システムは、本発明の第２側面に係る撮像装置と、前記撮像装置の撮像面へ像を形成する光学系と、前記撮像装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、撮像領域から読み出される信号のノイズ成分を低減しつつ、周辺領域を微細化できる。
【発明を実施するための最良の形態】
【００１７】
本発明は、デジタルスチルカメラやデジタルビデオカメラなどに使用される撮像装置及びその製造方法に関する。
【００１８】
本発明の実施形態に係る撮像装置２００の概略構成を、図１及び図２を用いて説明する。図１は、本発明の実施形態に係る撮像装置２００の回路構成を示す図である。図２は、本発明の実施形態に係る撮像装置２００の断面構成を示す図である。なお、本実施形態の説明及び各図において、説明を簡単にするために、コンタクト、配線層、カラーフィルタ、マイクロレンズなどの詳細な構成の説明は省略する。
【００１９】
撮像装置２００は、半導体基板ＳＢを有する。半導体基板ＳＢは、撮像領域２２０と周辺領域２１０とそれらの境界領域２３０とを含む。
【００２０】
撮像領域２２０には、複数の画素Ｐと第２の素子分離部２２１とが配されている。複数の画素Ｐは、行方向及び列方向に配列されている。画素Ｐは、リセットトランジスタ２２５、フォトダイオード２２６、転送ゲート２２７、フローティングディフュージョン（以下、ＦＤとする）２２８、及び、増幅トランジスタ２２９を含む。リセットトランジスタ２２５は、ＦＤ２２８をリセットする。フォトダイオード２２６は、入射した光を光電変換して電荷（信号）を蓄積する。転送ゲート２２７は、フォトダイオード２２６により蓄積された電荷（信号）をＦＤ２２８へ転送する。ＦＤ２２８は、電荷（信号）を電圧（信号）に変換する。増幅トランジスタ２２９は、ＦＤ２２８から入力された信号を増幅して列信号線ＲＬへ出力する。このようにして、画素Ｐから信号が読み出される。
【００２１】
ここで、仮に、画素Ｐの特にフォトダイオード２２６の近傍に、エッチングダメージ、金属不純物、結晶格子のひずみ、結晶欠陥等があるとすると、暗電流が発生することがある。この場合、その画素Ｐから読み出される信号におけるノイズ成分が増加することがある。
【００２２】
なお、撮像領域２２０では、画素Ｐの周囲にウエル領域２４０（図２参照）が形成されている。第２の素子分離部２２１は、ＬＯＣＯＳ型の素子分離部であり、ＬＯＣＯＳ法により複数の画素Ｐのそれぞれに含まれる複数の素子（２２５，２２６，２２７，２２８，２２９等）同士や、画素と画素とを電気的に分離する。
【００２３】
ここで、撮像領域２２０では、第２の素子分離部２２１が、半導体基板ＳＢをエッチングする工程を含まない方法により形成されている。これにより、撮像領域２２０において、画素Ｐがエッチングダメージを受けることや、画素Ｐに金属不純物が混入することを低減できるので、画素Ｐから読み出される信号におけるノイズ成分を抑制することができる。
【００２４】
周辺領域２１０は、撮像領域２２０の周辺に位置する。周辺領域２１０には、制御回路と第１の素子分離部２１１とが配される。制御回路は、複数の画素Ｐを制御するための回路や画素Ｐからの信号を出力するための回路を含む。制御回路は、例えば、複数の画素Ｐの行を走査するための垂直走査回路ＶＳＲ、各列の画素Ｐから信号を読み出すための読み出し回路ＲＣ、読み出し回路の列を走査するための水平走査回路ＨＳＲを含む。読み出し回路には、例えば、画素Ｐからの信号を増幅するための回路、出力する出力線やスイッチが含まれる。第１の素子分離部２１１は、ＳＴＩ法により制御回路に含まれる複数の素子や回路（ＶＳＲ，ＲＣ，ＨＳＲ等）を電気的に分離するＳＴＩ型の素子分離部である。
【００２５】
ここで、周辺領域２１０では、回路規模が増大する傾向にあり、素子を微細化することが求められている。それに対して、第１の素子分離部２１１は、半導体基板に形成された溝に絶縁膜を埋めることにより形成されている。このため、設計される素子分離部の寸法と実際に形成される素子分離部の寸法との差をほとんどなくすことができるので、周辺領域２１０において素子間隔を微細にでき、回路を微細化できる。
【００２６】
一方、撮像領域２２０では、周辺領域２１０に比べると、回路規模が小さいので、素子を微細化する必要性が小さい。すなわち、周辺領域２１０における素子のみを微細化すれば、撮像装置２００のチップ面積を十分に低減できる。
【００２７】
境界領域２３０は、撮像領域２２０と周辺領域２１０との境界に位置する。なお、境界領域２３０には、フォトダイオード２２６の周囲のウエル領域２４０が撮像領域２２０から延在された活性領域２３１を含んでも良い。この場合、その活性領域２３１には、ウエル領域２４０に電圧を供給するためのウエルコンタクト（図示せず）が形成されても良い。これにより、ウエル領域２４０の電位を安定させることができるので、フォトダイオード２２６の電荷蓄積動作を安定させることができる。
【００２８】
境界領域２３０を設けない場合には、撮像領域２２０へのエッチングダメージを低減するため、撮像領域２２０と周辺領域２１０との間には第２の素子分離部２２１を配すればよい。
【００２９】
ここで、撮像領域２２０の第２の素子分離部２２１と、周辺領域２１０の第１の素子分離部２１１とを比較してみる。
【００３０】
第２の素子分離部２２１の半導体基板ＳＢの表面からの高さＨ１は、第１の素子分離部２１１の半導体基板ＳＢの表面からの高さＨ２より低い。この特徴は、後述するように、第２の素子分離部２２１を形成する工程（第１のステップ）が、第１の素子分離部２１１を形成する工程（第２のステップ）より前に行われることに起因している。
【００３１】
次に、本発明の実施形態に係る撮像装置２００の製造方法を、図３〜図９を用いて説明する。図３〜図９は、本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図である。
【００３２】
図３に示す工程（第１のステップ）では、撮像領域２２０及び周辺領域２１０に延在するように、シリコン基板ＳＢの表面を酸化してパッド酸化膜２１４を形成する。このパッド酸化膜２１４の厚さは、例えば、５〜２０ｎｍである。
【００３３】
次に、撮像領域２２０及び周辺領域２１０に延在するように、ＣＶＤ法等により、パッド酸化膜２１４の上に第１シリコン窒化膜２１５を形成する。第１シリコン窒化膜２１５の厚さは、例えば、１００〜２００ｎｍである。
【００３４】
図４に示す工程（第１のステップの溝形成ステップ）では、周辺領域２１０の一部の領域において、半導体基板ＳＢの表面をエッチングすることにより、半導体基板ＳＢの表面に溝（トレンチ）２１６を形成する。
【００３５】
具体的には、周辺領域２１０において、フォトリソグラフィー技術を用いてレジストパターンを形成し、そのレジストパターンをマスクとしてシリコン基板ＳＢを異方性エッチングする。これにより、シリコン基板ＳＢに溝２１６を形成する。この溝２１６は、ＳＴＩ法において形成される溝であり、大きなアスペクト比（深さ／幅）で形成される。溝２１６の深さは、例えば、２５０〜４００ｎｍである。溝２１６の側壁と半導体基板ＳＢの表面に対する法線とのなす角度は、例えば、０〜２０°である。
【００３６】
次に（第１のステップの埋め込みステップ）、周辺領域２１０において、溝２１６に第１の絶縁膜２１１を埋め込む。具体的には、溝２１６の表面を例えば５〜５０ｎｍの厚さで酸化した後に、ＨＤＰ（高密度プラズマ）法により溝内に絶縁膜を埋め込む。
【００３７】
その後（第１のステップの平坦化ステップ）、ＣＭＰ法などにより第１の絶縁膜２１１の表面を平坦化する。ここで、第１シリコン窒化膜２１５は、ＣＭＰ法などによる表面の平坦化を行う際のストッパーとしての役割を担っている（図５参照）。
【００３８】
さらに、（第１のステップの熱処理ステップ）、溝２１６（図４参照）に埋め込まれた第１の絶縁膜２１１を焼きしめるために熱処理する。これにより、シリコン基板ＳＢの結晶欠陥が低減し、結晶性が回復する。ここで、第１の絶縁膜２１１を焼きしめるための熱処理の温度は、後の工程において第２の素子分離部２２１を形成するために半導体基板ＳＢを熱酸化するための温度より高い。また、第１の絶縁膜２１１を熱処理する際の雰囲気は、不活性ガスや真空などの不活性雰囲気である。
【００３９】
このように、周辺領域２１０では、高アクペクト比（深さ／幅）の溝に絶縁膜を埋め込んで焼きしめて形成するＳＴＩ型の素子分離部を用いることでより微細化が可能となる。
【００４０】
次に、図６に示す工程（第２のステップ）では、ＣＶＤ法等より、第１シリコン窒化膜２１５の上に第２シリコン窒化膜２１８を形成する。第２シリコン窒化膜２１８の厚さは、例えば、５０〜２００ｎｍである。
【００４１】
図７に示す工程（第２のステップ）では、撮像領域２２０において、フォトリソグラフィー技術を用いてレジストパターンを形成し、そのレジストパターンをマスクとして第２シリコン窒化膜２１８及び第１シリコン窒化膜２１５を異方性エッチングする。これにより、第２シリコン窒化膜２１８及び第１シリコン窒化膜２１５に開口２２２を形成してパッド酸化膜２１４の一部を露出させる。ここで、半導体基板ＳＢの表面が露出しない程度にパッド酸化膜２１４の上部がエッチングされる。すなわち、パッド酸化膜２１４の途中でエッチングを停止させることによって、半導体基板ＳＢの撮像領域２２０の画素Ｐがエッチングダメージ（プラズマダメージ）を受けにくく、画素Ｐに金属不純物が混入しにくい。
【００４２】
図８に示す工程（第２のステップ）では、撮像領域２２０において、パッド酸化膜２１４における開口２２２で露出された領域を選択的に熱酸化する。これにより、第２の絶縁膜が成長して第２の素子分離部２２１が形成される。第２の素子分離部２２１は、ＬＯＣＯＳ法により複数の画素Ｐのそれぞれに含まれる複数の素子（２２５，２２６，２２７，２２８，２２９等）同士や画素同士を電気的に分離するための膜である。第２の素子分離部２２１の厚さは、例えば、３００〜５００ｎｍである。第２の素子分離部２２１の側面と半導体基板ＳＢの表面に対する法線とのなす角度は、例えば、５５〜７５°である。ここで、第２の素子分離部２２１を形成するために半導体基板ＳＢを熱酸化する温度は、第１の素子分離部２１１を熱処理するための温度より低い。また、第２の素子分離部２２１を熱処理する際の雰囲気は、酸素などの酸化雰囲気である。
【００４３】
図９に示す工程では、熱リン酸等により、第１シリコン窒化膜２１５及び第２シリコン窒化膜２１８を除去する。さらに、バッファードフッ酸によりパッド酸化膜２１４を除去する。その後、フォトダイオード２２６、配線層（図示せず）、カラーフィルタ層（図示せず）、マイクロレンズ（図示せず）などを形成する。
【００４４】
以上のように、撮像領域２２０において、半導体基板ＳＢをエッチングする工程を含まないＬＯＣＯＳ型の素子分離部を形成する。これにより、撮像領域２２０において、画素Ｐがエッチングダメージを受けにくくでき、画素Ｐに金属不純物が混入しにくくなるようにすることができ、画素Ｐにおける結晶格子のひずみや結晶欠陥等を低減できる。更に、溝に絶縁膜を埋め込むことを行わないので、素子分離部（絶縁膜）が画素Ｐに及ぼす応力を低減できる。これにより、画素Ｐにおける結晶格子のひずみや結晶欠陥等を低減できる。この結果、暗電流等の発生を低減できるので、撮像領域２２０の画素Ｐから読み出される信号におけるノイズ成分を抑制できる。
【００４５】
また、周辺領域２１０において、微細化に適したＳＴＩ型の素子分離部を形成する。これにより、周辺領域２１０において素子を微細化できる。
【００４６】
したがって、本実施形態によれば、撮像領域２２０から読み出される信号におけるノイズ成分を低減しつつ、周辺領域２１０を微細化できる。
【００４７】
また、ＳＴＩ法により第１の素子分離部２１１を形成した後にＬＯＣＯＳ法により第２の素子分離部２２１を形成するので、第２の素子分離部２２１を先に形成する場合に比べて第１の素子分離部２１１の表面を平坦化することが容易になる。これにより、第１の素子分離部２１１の半導体基板ＳＢの表面からの高さＨ１を、第２の素子分離部２２１の半導体基板ＳＢの表面からの高さＨ２より容易に低くできる（図２参照）。この結果、高さＨ２が高さＨ１より大きい場合に発生する問題（例えば、素子を形成するためのスペースが制限されて微細化が困難になることなど）を低減できる。
【００４８】
さらに、ＳＴＩ型の第１の素子分離部２１１を形成した後にＬＯＣＯＳ型の第２の素子分離部２２１を形成するので、第２の素子分離部２２１に高温の熱がかかって必要以上に（設計値からずれて）膨張することを低減できる。また、第２の素子分離部２２１に高温の熱がかかることによるストレスや不純物の熱拡散などを低減できる。
【００４９】
なお、第１の素子分離部２１１がＳＴＩ型であり、第２の素子分離部２２１がＬＯＣＯＳ型であるので、図１０に示すように、第２の素子分離部２２１の側面の傾斜角Ｂは、第１の素子分離部２１１の側面の傾斜角Ａより大きくなる。
【００５０】
次に、本発明の撮像装置を適用した撮像システムの一例を図１１に示す。
【００５１】
撮像システム９０は、図１１に示すように、主として、光学系、撮像装置２００及び信号処理部を備える。光学系は、主として、シャッター９１、撮影レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００５２】
シャッター９１は、光路上において撮影レンズ９２の手前に設けられ、露出を制御する。
【００５３】
撮影レンズ９２は、入射した光を屈折させて、撮像装置の画素配列（撮像面）に被写体の像を形成する。
【００５４】
絞り９３は、光路上において撮影レンズ９２と撮像装置２００との間に設けられ、撮影レンズ９２を通過後に撮像装置２００へ導かれる光の量を調節する。
【００５５】
撮像装置２００は、撮像領域２２０に形成された被写体の像を画像信号に変換する。撮像装置２００は、その画像信号を撮像領域２２０から読み出して出力する。
【００５６】
撮像信号処理回路９５は、撮像装置２００に接続されており、撮像装置２００から出力された画像信号を処理する。
【００５７】
Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）をデジタル信号へ変換する。
【００５８】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００５９】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。
【００６０】
外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００６１】
タイミング発生部９８は、撮像装置２００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像装置２００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像装置２００、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００６２】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００６３】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００６４】
以上の構成により、撮像装置２００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態に係る撮像装置２００の回路構成を示す図。
【図２】本発明の実施形態に係る撮像装置２００の断面構成を示す図。
【図３】本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図。
【図４】本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図。
【図５】本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図。
【図６】本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図。
【図７】本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図。
【図８】本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図。
【図９】本発明の実施形態に係る撮像装置２００の製造方法を示す工程断面図。
【図１０】素子分離部の構造を示す断面図。
【図１１】実施形態に係る撮像装置を適用した撮像システムの構成図。
【符号の説明】
【００６６】
２１１  第１の素子分離部
２１９  溝
２２１  第２の素子分離部
【図１】
2009064980.tif 000003
【図２】
2009064980.tif 000004
【図３】
2009064980.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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