(57)【要約】【課題】アドレスの桁上げを伴う演算を実行する場合、回路規模の増加による面積増加を抑制しつつ演算動作の高速化を実現可能なアドレス発生回路を提供する。【解決手段】本発明のアドレス発生回路は、分割入力アドレスに基づき所定の演算を実行して分割出力アドレスを出力する複数のアドレス演算回路を多段接続して構成され、少なくとも１つのアドレス演算回路は、予め０に設定された入力キャリーを想定して分割入力アドレスに基づき第１の演算結果を出力する第１の桁上げ先見回路１２、１４と、予め１に設定された入力キャリーを想定して分割入力アドレスに基づき演算を実行して第２の演算結果を出力する第２の桁上げ先見回路１３、１５と、下位からのキャリーが０のときは第１の演算結果を分割出力アドレスとして選択出力し、下位からのキャリーが１のときは第２の演算結果を分割出力アドレスとして選択出力する選択回路１６、１７とを備えて構成される。【選択図】図１
2009129503.tif 000002
【特許請求の範囲】
【請求項１】
入力アドレスに基づき桁上げを伴う所定の演算を実行して出力アドレスを発生するアドレス発生回路であって、
前記入力アドレスを分割したＮ個（Ｎは２以上の整数）の分割入力アドレスの各々に基づき前記所定の演算を実行して前記出力アドレスを分割したＮ個の分割出力アドレスの各々を出力するＮ個のアドレス演算回路を、前記入力アドレス及び前記出力アドレスの下位側から上位側の順に多段接続して構成され、
前記Ｎ個のアドレス演算回路のうちの少なくとも１つのアドレス演算回路は、
予め０に設定されたキャリーが下位から伝播されることを想定した状態で、前記分割入力アドレスに基づき前記所定の演算を実行して前記分割出力アドレスに対応する第１の演算結果を出力する第１の桁上げ先見回路と、
予め１に設定されたキャリーが下位から伝播されることを想定した状態で、前記分割入力アドレスに基づき前記所定の演算を実行して前記分割出力アドレスに対応する第２の演算結果を出力する第２の桁上げ先見回路と、
前記第１の桁上げ先見回路及び前記第２の桁上げ先見回路に接続され、下位から伝播されるキャリーが０のときは前記第１の演算結果を前記分割出力アドレスとして選択出力し、下位から伝播されるキャリーが１のときは前記第２の演算結果を前記分割出力アドレスとして選択出力する選択回路と、
を備えることを特徴とするアドレス発生回路。
【請求項２】
前記少なくとも１つのアドレス演算回路において、
前記第１の桁上げ先見回路は前記第１の演算結果に付随する第１のキャリーを検出し、
前記第２の桁上げ先見回路は前記第２の演算結果に付随する第２のキャリーを検出し、
前記選択回路は、前記第１の演算結果が選択出力されたときは前記第１のキャリーを選択するとともに、前記第２の演算結果が選択出力されたときは前記第２のキャリーを選択し、選択されたキャリーが次段の前記アドレス演算回路に伝播されることを特徴とする請求項１に記載のアドレス発生回路。
【請求項３】
前記第１の桁上げ先見回路と前記第２の桁上げ先見回路のうち、一方は前記第１の演算結果又は前記第２の演算結果に付随するキャリーを検出し、他方はキャリーの検出を行わず、
前記選択回路は、下位側の１又は２以上の前記アドレス演算回路から伝播される１又は２以上のキャリーの組み合わせに基づき前記第１の演算結果又は第２の演算結果を選択出力することを特徴とする請求項１に記載のアドレス発生回路
【請求項４】
前記Ｎ個のアドレス演算回路のうち先頭のアドレス演算回路は、最下位の前記分割入力アドレスと外部からの入力キャリーに基づき前記所定の演算を実行して最下位の前記分割出力アドレスを出力し、かつ当該分割出力アドレスに付随するキャリーを検出する桁上げ先見回路であることを特徴とする請求項１に記載のアドレス発生回路。
【請求項５】
前記Ｎ個のアドレス演算回路のうち前記先頭のアドレス演算回路を除くＮ−１個のアドレス演算回路は、前記第１の桁上げ先見回路と、前記第２の桁上げ先見回路と、前記選択回路を備えていることを特徴とする請求項４に記載のアドレス発生回路。
【請求項６】
前記第１の桁上げ先見回路及び前記第２の桁上げ先見回路は、前記分割入力アドレスの桁上げ加算を実行する桁数分の複数のフルアダーと、前記桁上げ加算により発生するキャリーを検出するキャリー検出回路を含んで構成されることを特徴とする請求項２に記載のアドレス発生回路。
【請求項７】
前記選択回路は、前記第１の桁上げ先見回路の前記複数のフルアダーの各々の出力と前記分割出力アドレスの各伝送線との間に接続される複数の第１スイッチと、前記第２の桁上げ先見回路の前記複数のフルアダーの各々の出力と前記分割出力アドレスの各伝送線との間に接続される複数の第２スイッチとを含み、前記第１スイッチと前記第２スイッチは、互いに逆相の信号により開閉制御されることを特徴とする請求項６に記載のアドレス発生回路。
【請求項８】
請求項１に記載のアドレス発生回路を備え、前記入力アドレスを変換して前記出力アドレスを発生し、当該出力アドレスに基づき読み出し動作と書き込み動作を制御する半導体記憶装置。
【請求項９】
前記所定の演算は、インクリメント演算であることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記アドレス発生回路は、バーストシーケンスに対応する連続アドレスを前記出力アドレスとして順次発生することを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力アドレスと入力キャリーに基づき所定の演算を実行して出力アドレスを発生するアドレス発生回路に関し、特に、アドレスを数桁ずつに分割して入出力し、かつ演算に伴うキャリー検出を行う構成を備えたアドレス発生回路とそれを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、アクセス時に必要なアドレスに基づき桁上げ加算等の所定の演算を実行するアドレス発生回路を備えている。この主のアドレス発生回路では、桁数が多いアドレスに対する桁上げ演算が不可欠である。従来から、例えば、図１２に示す構成を備えたアドレス発生回路が広く用いられている。図１２に示すアドレス発生回路は、９桁の入力アドレスＡ［１０：２］の桁上げ加算を行う機能を有している。なお、アクセス時に用いる１１桁のアドレスＡ［１０：０］の下位２ビットは演算に用いないものとする。図１２において、下位から順に９つのフルアダー（ＦＡと表記）２００が多段に接続され、桁上げ加算の結果が９桁の出力アドレスＡＡ［１０：２］として出力される。最下位のフルアダー２００に外部からキャリーＣ１が入力され、各々のフルアダー２００からキャリーＣ２〜Ｃ９が順次上位に伝播されていく。
【０００３】
図１４は、図１２のアドレス発生回路のタイミングチャートを示している。まず、タイミングＴ０においてキャリーＣ１が１に確定し、かつ９桁の入力アドレスＡ［１０：２］が確定する。そして、先頭のフルアダー２００の演算動作に要する時間ｔＰＤ０が経過した後に最下位の出力アドレスＡＡ２とキャリーＣ２が出力される。これ以降、各段のフルアダー２００により出力アドレスＡＡ３〜ＡＡ１０とキャリーＣ２〜Ｃ９が順次出力されていく。この場合、タイミングＴ０から時間ｔＰＤａが経過した時点で、最上位の出力アドレスＡＡ１０の出力が完了し、ｔＰＤａ＝ｔＰＤ０×９の関係が成り立つ。このように、図１２の構成によれば、アドレスの桁数が多くなると、それに比例して演算時間が増大することになる。
【０００４】
一方、高速な桁上げ加算を実現するため、図１３に示す構成を備えたアドレス発生回路が提案されている。図１３に示すアドレス発生回路は、図１２とは異なる構成により、９桁の入力アドレスＡ［１０：２］の桁上げ加算を行う機能を有している。図１３において、９桁の入力アドレスＡ［１０：２］は、上位入力アドレスＡ［１０：８］、中位入力アドレスＡ［７：５］、下位入力アドレスＡ［４：２］と３桁ずつに分割される。同様に、９桁の出力アドレスＡＡ［１０：２］は、上位出力アドレスＡＡ［１０：８］、中位出力アドレスＡＡ［７：５］、下位出力アドレスＡＡ［４：２］と３桁ずつに分割される。
【０００５】
そして、下位入力アドレスＡ［４：２］及びキャリーＣ１を入力して下位出力アドレスＡＡ［４：２］及びキャリーＣ４を出力する桁上げ先見回路３０１と、中位入力アドレスＡ［７：５］及びキャリーＣ４を入力して中位出力アドレスＡＡ［７：５］及びキャリーＣ７を出力する桁上げ先見回路３０２と、上位入力アドレスＡ［１０：８］及びキャリーＣ７を入力して上位出力アドレスＡＡ［１０：８］を出力する桁上げ先見回路３０３が設けられている。桁上げ先見回路３０１、３０２、３０３の各々は、３桁の桁上げ加算を行う１つの第１フルアダー（ＦＡ１と表記）４０１及び２つの第２フルアダー（ＦＡ２と表記）４０２、４０３とキャリー検出回路４０４を含んで構成される（各構成要素の回路構成については、図２及び図３参照）。
【０００６】
図１５は、図１３のアドレス発生回路のタイミングチャートを示している。図１４の場合と同様、タイミングＴ０においてキャリーＣ１が１に確定し、かつ９桁の入力アドレスＡ［１０：２］が確定する。そして、桁上げ先見回路３０１の演算動作に要する時間ｔＰＤ０が経過した後に下位出力アドレスＡＡ［４：２］とキャリーＣ４が出力される。続いて、時間ｔＰＤ０がさらに経過した時点で桁上げ先見回路３０２から中位出力アドレスＡＡ［７：５］とキャリーＣ７が出力される。最後に、タイミングＴ０から時間ｔＰＤｂが経過した時点で、桁上げ先見回路３０３から上位出力アドレスＡＡ［１０：８］が出力される。この場合、ｔＰＤｂ＝ｔＰＤ０×３の関係が成り立つので、図１５に比べて演算時間を削減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図１３の構成を採用した場合であっても、アドレスの桁数が増加した場合の高速化には制約がある。すなわち、図１５からわかるように、アドレスの分割数に比例してトータルの演算時間ｔＰＤｂが定まるので、演算時間の短縮にはアドレスの分割数を減らすのが有利である。しかし、アドレスの分割数を減らすと各桁上げ先見回路が多ビットの構成になり、多段ゲートを用いてキャリー検出を行う必要があるので、回路構成の複雑化による面積増加と低電圧動作時のマージン低下が問題となる。
【０００８】
このような問題への対策として、隣接する桁上げ先見回路の間でキャリーの受け渡しを不要にする構成が提案されている（例えば、特許文献１参照）。例えば、図１３の桁上げ先見回路３０２、３０３のように下位から伝播されるキャリーＣ４、Ｃ７を入力するのではなく、予め０に設定されたキャリーの入力を想定した桁上げ先見回路と、予め１に設定されたキャリーの入力を想定した桁上げ先見回路とをそれぞれ独立に設けるものである。そして、両方の桁上げ先見回路の演算結果をマルチプレクサにより選択的に出力する構成とすれば（図８参照）、下位からのキャリーの伝播を待つことなく演算を実行でき高速化に適している。
【０００９】
しかしながら、上記の構成を採用したとしても、アドレスの桁数が多くなって分割数が増加したときは、キャリーの受け渡しを想定する箇所が多くなり、その組み合わせが増加する。例えば、図１３の構成では、受け渡すべきキャリーＣ４、Ｃ７の０、１の組み合わせが４通りになるので、４系統の回路を構成する必要がある（図８参照）。このように分割数の増加に伴い、桁上げ先見回路の個数の増加とマルチプレクサの構成の複雑化を招くので、回路規模の増大による面積増加が問題となる。
【００１０】
そこで、本発明は上記従来の課題を解決するためになされたものであり、アドレスの桁上げを伴う演算を実行する際、アドレスの桁数が多い場合でも演算動作の高速化を図るとともに、回路規模の増加による面積増加を回避することが可能なアドレス発生回路を提供することを目的とする。
【特許文献１】特開平４−２２７５３３号公報
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明のアドレス発生回路は、入力アドレスに基づき桁上げを伴う所定の演算を実行して出力アドレスを発生するアドレス発生回路であって、前記入力アドレスを分割したＮ個（Ｎは２以上の整数）の分割入力アドレスの各々に基づき前記所定の演算を実行して前記出力アドレスを分割したＮ個の分割出力アドレスの各々を出力するＮ個のアドレス演算回路を、前記入力アドレス及び前記出力アドレスの下位側から上位側の順に多段接続して構成され、前記Ｎ個のアドレス演算回路のうちの少なくとも１つのアドレス演算回路は、予め０に設定されたキャリーが下位から伝播されることを想定した状態で、前記分割入力アドレスに基づき前記所定の演算を実行して前記分割出力アドレスに対応する第１の演算結果を出力する第１の桁上げ先見回路と、予め１に設定されたキャリーが下位から伝播されることを想定した状態で、前記分割入力アドレスに基づき前記所定の演算を実行して前記分割出力アドレスに対応する第２の演算結果を出力する第２の桁上げ先見回路と、前記第１の桁上げ先見回路及び前記第２の桁上げ先見回路に接続され、下位から伝播されるキャリーが０のときは前記第１の演算結果を前記分割出力アドレスとして選択出力し、下位から伝播されるキャリーが１のときは前記第２の演算結果を前記分割出力アドレスとして選択出力する選択回路とを備えている。
【００１２】
本発明のアドレス発生回路によれば、入力アドレスと出力アドレスがそれぞれＮ分割され、Ｎ個の分割入力アドレスに基づき桁上げ演算を実行してＮ個の分割出力アドレスを出力するＮ個のアドレス演算回路が多段接続された構成が採用される。そして、少なくとも１つのアドレス演算回路において、下位から伝播されるキャリーを用いることなく、予めキャリーが０／１にそれぞれ設定された第１／第２の桁上げ先見回路を設け、両者の演算出力を実際のキャリーに基づき選択回路により選択出力するように構成される。よって、かかる構成を有するアドレス演算回路では、前段のキャリー検出を待つ必要がなくなり、各桁上げ先見回路における演算を同時に実行することができる。従って、特に桁数が多いアドレスに対する桁上げ演算を実行する場合、比較的小さい回路規模により演算動作の高速化を実現可能となる。
【００１３】
本発明のアドレス発生回路は、前記少なくとも１つのアドレス演算回路において、前記第１の桁上げ先見回路は前記第１の演算結果に付随する第１のキャリーを検出し、前記第２の桁上げ先見回路は前記第２の演算結果に付随する第２のキャリーを検出し、前記選択回路は、前記第１の演算結果が選択出力されたときは前記第１のキャリーを選択するとともに、前記第２の演算結果が選択出力されたときは前記第２のキャリーを選択し、選択されたキャリーが次段の前記アドレス演算回路に伝播されるように構成してもよい。
【００１４】
本発明のアドレス発生回路において、前記第１の桁上げ先見回路と前記第２の桁上げ先見回路のうち、一方は前記第１の演算結果又は前記第２の演算結果に付随するキャリーを検出し、他方はキャリーの検出を行わず、前記選択回路は、下位側の１又は２以上の前記アドレス演算回路から伝播される１又は２以上のキャリーの組み合わせに基づき前記第１の演算結果又は第２の演算結果を選択出力するように構成してもよい。
【００１５】
本発明のアドレス回路において、前記Ｎ個のアドレス演算回路のうち先頭のアドレス演算回路は、最下位の前記分割入力アドレスと外部からの入力キャリーに基づき前記所定の演算を実行して最下位の前記分割出力アドレスを出力し、かつ当該分割出力アドレスに付随するキャリーを検出する桁上げ先見回路により構成してもよい。この場合、前記Ｎ個のアドレス演算回路のうち前記先頭のアドレス演算回路を除くＮ−１個のアドレス演算回路は、前記第１の桁上げ先見回路と、前記第２の桁上げ先見回路と、前記選択回路を備えていてもよい。
【００１６】
本発明のアドレス回路において、前記第１の桁上げ先見回路及び前記第２の桁上げ先見回路は、前記分割入力アドレスの桁上げ加算を実行する桁数分の複数のフルアダーと、前記桁上げ加算により発生するキャリーを検出するキャリー検出回路を含めて構成してもよい。この場合、前記選択回路は、前記第１の桁上げ先見回路の前記複数のフルアダーの各々の出力と前記分割出力アドレスの各伝送線との間に接続される複数の第１スイッチと、前記第２の桁上げ先見回路の前記複数のフルアダーの各々の出力と前記分割出力アドレスの各伝送線との間に接続される複数の第２スイッチとを含み、前記第１スイッチと前記第２スイッチは、互いに逆相の信号により開閉制御するように構成してもよい。
【００１７】
一方、本発明の半導体記憶装置は、上述のアドレス発生回路を備え、前記入力アドレスを変換して前記出力アドレスを発生し、当該出力アドレスに基づき読み出し動作と書き込み動作を制御するように構成される。この場合、前記所定の演算は、インクリメント演算であってもよい。また、前記アドレス発生回路は、バーストシーケンスに対応する連続アドレスを前記出力アドレスとして順次発生するように構成してもよい。
【発明の効果】
【００１８】
以上説明したように本発明によれば、Ｎ分割されたアドレスに対して桁上げ演算を実行するアドレス発生回路において、多段接続されたＮ個のアドレス演算回路のうち少なくとも１つのアドレス演算回路に、下位からの伝播キャリーが予め０と１に固定された２つの桁上げ先見回路の各演算出力を実際のキャリーに基づき選択出力する構成を採用した。よって、下位からのキャリーの受け渡しに要する時間を待つことなく、各々の桁上げ先見回路を独立に動作させることができ、迅速に桁上げ演算の結果を得ることができる。また、アドレスの分割数Ｎを増加させる場合であっても、キャリーの組み合わせに対応した演算結果をマルチプレクサにより選択する必要がないので、回路構成の複雑化を招くことがなく面積増加を回避することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態について図面を参照しながら説明する。以下では、本発明を半導体記憶装置としてのＤＲＡＭ(Dynamic Random Access Memory)に対して適用した場合について、構成が異なる２つの実施形態を順次説明する。
【００２０】
［第１実施形態］
以下、本発明の第１実施形態について説明する。図１は、第１実施形態において、ＤＲＡＭの機能モードに応じたアドレスを発生するアドレス発生回路の全体構成を示すブロック図である。第１実施形態のアドレス発生回路は、９桁の入力アドレスＡ［１０：２］とキャリーＣ１を入力し、機能モードに適合する９桁の出力アドレスＡＡ［１０：２］を発生して出力する。第１実施形態のアドレス発生回路が搭載されるＤＲＡＭにおいて、１１桁のアドレスＡ［１０：０］のうち下位２桁の入力アドレスＡ［１：０］とこれに対応するキャリーは、４ビットプリフェッチ機能に基づいて別途生成されることを想定している。そして、９桁の入力アドレスＡ［１０：２］は、上位入力アドレスＡ［１０：８］、中位入力アドレスＡ［７：５］、下位入力アドレスＡ［４：２］と３桁ずつに分割され、各々が本発明の分割入力アドレスとして機能する。同様に、９桁の出力アドレスＡＡ［１０：２］は、上位出力アドレスＡＡ［１０：８］、中位出力アドレスＡＡ［７：５］、下位出力アドレスＡＡ［４：２］と３桁ずつに分割され、各々が本発明の分割出力アドレスとして機能する。
【００２１】
図１に示すように、第１実施形態のアドレス発生回路は、５つの桁上げ先見回路１１、１２、１３、１４、１５と、２つのセレクタ部１６、１７を備えて構成される。このうち、最下位の桁上げ先見回路１１は、単独で本発明のアドレス演算回路として機能する。また、２つの桁上げ先見回路１２、１３及びセレクタ部１６は、一体的に本発明のアドレス演算回路として機能する。また、２つの桁上げ先見回路１４、１５及びセレクタ部１７も、一体的に本発明のアドレス演算回路として機能する。すなわち、図１のアドレス発生回路は、３つのアドレス演算回路が３段に接続された構成を有している。なお、セレクタ部１６、１７の各々は、本発明の選択回路として機能する。
【００２２】
以上の構成において、桁上げ先見回路１１は、下位入力アドレスＡ［４：２］及びキャリーＣ１を入力して下位出力アドレスＡＡ［４：２］を出力する。桁上げ先見回路１２は、中位入力アドレスＡ［７：５］を入力して中位アドレスＡｂ［７：５］を出力する。桁上げ先見回路１３は、中位入力アドレスＡ［７：５］を入力して中位アドレスＡｃ［７：５］を出力する。桁上げ先見回路１４は、上位入力アドレスＡ［１０：８］を入力して上位アドレスＡｂ［１０：８］を出力する。桁上げ先見回路１５は、上位入力アドレスＡ［１０：８］を入力して上位アドレスＡｃ［１０：８］を出力する。ここで、桁上げ先見回路１２、１４では、キャリー入力Ｃ４ｉｎ、Ｃ７ｉｎがそれぞれ予め０に設定され、桁上げ先見回路１３、１５では、キャリー入力Ｃ４ｉｎ、Ｃ７ｉｎがそれぞれ予め１に設定されている。
【００２３】
セレクタ部１６は、Ｃ４ｉｎ＝０の側の桁上げ先見回路１２から出力される中位アドレスＡｂ［７：５］と、Ｃ４ｉｎ＝１の側の桁上げ先見回路１３から出力される中位アドレスＡｃ［７：５］を入力し、桁上げ先見回路１１から出力されるキャリーＣ４に基づいて一方を選択的に中位出力アドレスＡＡ［７：５］として出力する。セレクタ部１７は、Ｃ７ｉｎ＝０の側の桁上げ先見回路１４から出力される上位アドレスＡｂ［１０：８］と、Ｃ７ｉｎ＝１の側の桁上げ先見回路１５から出力される上位アドレスＡｃ［１０：８］を入力し、セレクタ部１６から出力されるキャリーＣ７に基づいて一方を選択的に上位出力アドレスＡＡ［１０：８］として出力する。このように、桁上げ先見回路１１からの下位出力アドレスＡＡ［４：２］と、セレクタ部１６からの中位出力アドレスＡＡ［７：５］と、セレクタ部１７からの上位出力アドレスＡＡ［１０：８］とが一体的に９桁の出力アドレスＡＡ［１０：２］を構成し、アドレス発生回路から出力される。
【００２４】
５つの桁上げ先見回路１１〜１５に着目すると、入出力されるアドレス及びキャリーの組合せが異なるが、それぞれの回路構成は共通であり、１つの第１フルアダー２１（ＦＡ１と表記）と、２つの第２フルアダー２２、２３（ＦＡ２と表記）と、１つのキャリー検出回路２４を含んでいる。以下、図２及び図３を参照して、桁上げ先見回路１１〜１５の回路構成について説明する。
【００２５】
図２は、桁上げ先見回路１１〜１５に含まれる第１フルアダー２１及び第２フルアダー２２、２３の回路構成を示している。図２（Ａ）に示す第１フルアダー２１は、ＥＸＯＲゲート１０１、１０２、１０３と、ＡＮＤゲート１０４、１０５から構成される。２つの入力Ａ、Ｂは、それぞれＥＸＯＲゲート１０１及びＡＮＤゲート１０４に入力される。ここで、入力Ａは図１の入力アドレスＡの１ビットに対応するが、入力Ｂについては固定値が付与される。ＥＸＯＲゲート１０２は、ＥＸＯＲゲート１０１の出力とキャリー入力Ｃｉｎを入力し、入力Ａ、Ｂの和である出力Ｓを出力する。また、ＥＸＯＲゲート１０３は、ＡＮＤゲート１０４、１０５の各出力を入力し、キャリー出力Ｃｏｕｔを出力する。一方、第１フルアダー２１においては、ＥＸＯＲゲート１０１の出力である出力Ｐと、ＡＮＤゲート１０４の出力である出力Ｇがともに未使用となっている。
【００２６】
これに対し、図２（Ｂ）に示す第２フルアダー２２、２３は、第１フルアダー２１と同様のＥＸＯＲゲート１０１、１０２、１０３と、ＡＮＤゲート１０４、１０５から構成される。しかし、第２フルアダー２２、２３の場合は、第１フルアダー２１と入出力構成が異なっている。すなわち、第２フルアダー２２、２３においては、出力Ｓに加えて、第１フルアダー２１では未使用の出力Ｐ、Ｇがともに出力されるとともに、上述のキャリー出力Ｃｏｕｔは未使用となっている。なお、第２フルアダー２２、２３の入力側では、第１フルアダー２１と同様、入力Ａが入力アドレスＡの１ビットに対応する一方、入力Ｂについては固定値が付与される。
【００２７】
図３は、桁上げ先見回路１１〜１５に含まれるキャリー検出回路２４の回路構成を示すとともに、桁上げ先見回路１１〜１５における接続関係を示している。図３に示すように、キャリー検出回路２４は、ＡＮＤゲート１２１、１２２、１２３と、ＯＲゲート１２４、１２５を含んで構成される。第１フルアダー２１及び２つの第２フルアダー２２、２３においては、それぞれの入力Ａとして、連続する３ビットのアドレスＡｎ、Ａｎ＋１、Ａｎ＋２が入力されるとともに、それぞれの出力Ｓとして、連続する３ビットの出力アドレスＡＡｎ、ＡＡｎ＋１、ＡＡｎ＋２が出力される。
【００２８】
キャリーＣｎ−１は、第１フルアダー２１のキャリー入力Ｃｉｎとして入力され、第１フルアダー２１のキャリー出力ＣｏｕｔとしてキャリーＣｎが出力される。このキャリーＣｎは、キャリー検出回路２４の２つのＡＮＤゲート１２１、１２３に入力されるとともに、一方の第２フルアダー２２のキャリー入力Ｃｉｎとして入力される。ＡＮＤゲート１２１は、キャリーＣｎと第２フルアダー２２の出力Ｇの論理積を出力し、ＯＲゲート１２４は、ＡＮＤゲート１２１の出力と第２フルアダー２２の出力Ｐの論理和をキャリーＣｎ＋１として出力する。このキャリーＣｎ＋１は、他方の第２フルアダー２３のキャリー入力Ｃｉｎとして出力される。
【００２９】
ＡＮＤゲート１２２は、第２フルアダー２２の出力Ｐと第２フルアダー２３の出力Ｇの論理積を出力する。ＡＮＤゲート１２３は、上述のキャリーＣｎと、第２フルアダー２２の出力Ｇと、第２フルアダー２３の出力Ｇの論理積を出力する。そして、ＯＲゲート１２５は、ＡＮＤゲート１２２、１２３のそれぞれの出力と、第２フルアダー２３の出力Ｐの論理和をキャリーＣｎ＋２として外部に出力する。このように桁上げ先見回路１１〜１５においては、連続する３ビットのアドレスＡｎ、Ａｎ＋１、Ａｎ＋２に対し、桁上げに伴って順次キャリーを伝播させることなく、３桁分のキャリーＣｎ、Ｃｎ＋１、Ｃｎ＋２を一括して生成することができる。
【００３０】
図１に戻って、図３に示されるキャリーＣｎ、Ｃｎ＋１、Ｃｎ＋２は、下位の桁上げ先見回路１１のキャリーＣ２、Ｃ３、Ｃ４に対応するとともに、中位の桁上げ先見回路１２のキャリーＣｂ５、Ｃｂ６、Ｃｂ７と中位の桁上げ先見回路１３のキャリーＣｃ５、Ｃｃ６、Ｃｃ７にそれぞれ対応する。一方、上位の桁上げ先見回路１４、１５では、キャリーＣｎ＋２に対応するキャリーＣｂ１０、Ｃｃ１０は未使用であり、キャリーＣｎ、Ｃｎ＋１がキャリー桁上げ先見回路１４のキャリーＣｂ８、Ｃｂ９とキャリー桁上げ先見回路１５のキャリーＣｃ８、Ｃｃ９にそれぞれ対応する。
【００３１】
次に、セレクタ部１６、１７の回路構成を説明する。図１に示すように、前段のセレクタ部１６には、１つのインバータ２５と、６つのトランジスタＱ１〜Ｑ６と、出力側の２つのトランジスタＱ７、Ｑ８が含まれる。なお、トランジスタＱ１〜Ｑ８としては、例えばＮＭＯＳ型のトランジスタが用いられる。トランジスタＱ１〜Ｑ３、Ｑ７の各ゲートには、インバータ２５を介してキャリーＣ４の反転信号が接続され、トランジスタＱ４〜Ｑ６、Ｑ８の各ゲートにはキャリーＣ４が直接接続されている。トランジスタＱ１、Ｑ２、Ｑ３の各一端には、Ｃ４ｉｎ＝０側の桁上げ先見回路１２の各アドレスＡｂ５、Ａｂ６、Ａｂ７が接続されている。また、トランジスタＱ４、Ｑ５、Ｑ６の各一端には、Ｃ４ｉｎ＝１側の桁上げ先見回路１２の各アドレスＡｃ５、Ａｃ６、Ａｃ７が接続されている。
【００３２】
トランジスタＱ１、Ｑ４が直列接続され、中間ノードから出力アドレスＡＡ５が出力される。同様に、トランジスタＱ２、Ｑ５が直列接続され、中間ノードから出力アドレスＡＡ６が出力されるとともに、トランジスタＱ３、Ｑ６が直列接続され、中間ノードから出力アドレスＡＡ７が出力される。このような構成において、入力側のキャリーＣ４が０のときは、トランジスタＱ１、Ｑ２、Ｑ３がオン、トランジスタＱ４、Ｑ５、Ｑ６がオフとなり、桁上げ先見回路１２のアドレスＡｂ５、Ａｂ６、Ａｂ７が出力アドレスＡＡ５、ＡＡ６、ＡＡ７として出力される。これに対し、入力側のキャリーＣ４が１のときは、トランジスタＱ１、Ｑ２、Ｑ３がオフ、トランジスタＱ４、Ｑ５、Ｑ６がオンとなり、桁上げ先見回路１３のアドレスＡｃ５、Ａｃ６、Ａｃ７が出力アドレスＡＡ５、ＡＡ６、ＡＡ７として出力される。
【００３３】
一方、トランジスタＱ７の一端には桁上げ先見回路１２のキャリーＣｂ７が接続され、トランジスタＱ８の一端には桁上げ先見回路１３のキャリーＣｃ７が接続されている。そして、直列接続されたトランジスタＱ７、Ｑ８の中間ノードからキャリーＣ７が出力される。入力側のキャリーＣ４が０のときは、トランジスタＱ７がオン、トランジスタＱ８がオフとなり、桁上げ先見回路１２のキャリーＣｂ７がキャリーＣ７として出力される。これに対し、入力側のキャリーＣ４が１のときは、トランジスタＱ７がオフ、トランジスタＱ８がオンとなり、桁上げ先見回路１３のキャリーＣｃ７がキャリーＣ７として出力される。
【００３４】
後段のセレクタ部１７には、セレクタ部１６と同様の１つのインバータ２５と６つのトランジスタＱ１〜Ｑ６が含まれるが、最終段のアドレス発生回路からのキャリーを後段に伝播する必要がないため、出力側のトランジスタＱ７、Ｑ８は含まれない。セレクタ部１７においてインバータ２５及びトランジスタＱ１〜Ｑ６の部分の構成は、上述の説明で、キャリーＣ４をキャリーＣ７に置き換え、アドレスＡｂ５〜Ａｂ７、Ａｃ５〜Ａｃ７、ＡＡ５〜ＡＡ７をそれぞれアドレスＡｂ８〜Ａｂ１０、Ａｃ８〜Ａｃ１０、ＡＡ８〜ＡＡ１０で置き換えれば、セレクタ部１６の場合と共通であるので説明を省略する。
【００３５】
次に、第１実施形態のアドレス発生回路の動作について図４及び図５を参照して説明する。図４は、アドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生しない場合のタイミングチャートの一例を示している。まず、タイミングＴ０を起点に考えると、外部から入力されるキャリーＣ１が０に確定するとともに、１１桁のアドレスＡ［１０：０］が確定し、そのうちの９桁の入力アドレスＡ［１０：２］がアドレス発生回路に入力される。これにより、桁上げ先見回路１１における演算動作が開始されるとともに、キャリー入力Ｃ４ｉｎ、Ｃ７ｉｎが予め設定されている桁上げ先見回路１２〜１５における演算動作も開始される。
【００３６】
タイミングＴ０から、各々の桁上げ先見回路１１〜１５における演算動作に要する時間ｔＰＤ０が経過したとき、桁上げ先見回路１１では、下位出力アドレスＡＡ［４：２］が確定し、かつキャリーＣ４が確定して０に変化する。このとき、桁上げ先見回路１２〜１５から出力される各アドレスＡｂ［７：５］、Ａｃ［７：５］、Ａｂ［１０：８］、Ａｃ［１０：８］及びキャリーＣｂ４、Ｃｃ４、Ｃｂ７、Ｃｃ７が同時に確定する。これ以降の動作のタイミングは、セレクタ部１６、１７における選択動作に依存する。
【００３７】
キャリーＣ４が０に確定したことを受け、セレクタ部１６において、中位アドレスＡｂ［７：５］がトランジスタＱ１〜Ｑ３を介して中位出力アドレスＡＡ［７：５］として選択出力されるとともに、キャリーＣｂ７がトランジスタＱ７を介してキャリーＣ７として選択出力される。さらに、キャリーＣ７が０に確定したことを受け、セレクタ部１７において、上位アドレスＡｂ［１０：８］がトランジスタＱ１〜Ｑ３を介して上位出力アドレスＡＡ［１０：８］として選択出力される。この場合、タイミングＴ０から、セレクタ部１６、１７における時間ｔＰＤ１が経過した時点で動作が完了する。この時間ｔＰＤ１は、上記の時間ｔＰＤ０よりも、セレクタ部１６、１７における２回の選択動作の分だけ長い時間となる。
【００３８】
一方、図５は、アドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生する場合のタイミングチャートの一例を示している。図４と同様のタイミングＴ０において、外部から入力されるキャリーＣ１が１に確定するとともに、１１桁のアドレスＡ［１０：０］が確定する。図４と比べると、キャリーＣ１の変化が逆になっている。この状態でアドレス発生回路では、桁上げ先見回路１１〜１５における演算動作が開始され、図４と同様の時間ｔＰＤ０が経過したとき、出力アドレスＡＡ［４：２］、キャリーＣ４、アドレスＡｂ［７：５］、Ａｃ［７：５］、Ａｂ［１０：８］、Ａｃ［１０：８］、キャリーＣｂ７、Ｃｃ７が同時に確定する。これ以降の動作のタイミングは、セレクタ部１６、１７における選択動作に依存する。
【００３９】
キャリーＣ４が１に確定したことを受け、セレクタ部１６において、中位アドレスＡｃ［７：５］がトランジスタＱ４〜Ｑ６を介して中位出力アドレスＡＡ［７：５］として選択出力されるとともに、キャリーＣｃ７がトランジスタＱ８を介してキャリーＣ７として選択出力される。さらに、キャリーＣ７が１に確定したことを受け、セレクタ部１７において、上位アドレスＡｃ［１０：８］がトランジスタＱ４〜Ｑ６を介して上位出力アドレスＡＡ［１０：８］として選択出力される。この場合、タイミングＴ０から図４と同様の時間ｔＰＤ１が経過した時点で動作が完了する。
【００４０】
次に、第１実施形態のアドレス発生回路の適用例について説明する。第１実施形態のアドレス発生回路は、例えば、ＤＲＡＭの動作モードに適合するアドレスのインクリメント機能回路に用いることができる。図６は、ＤＲＡＭの動作モードにおけるバーストシーケンスの設定例を示している。一般に、バーストシーケンスは、クロック信号に同期して連続するアドレスのデータ列を高速に入出力する動作モードである。バーストシーケンスに関する設定データは、ＤＲＡＭのモードレジスタに保持される。
【００４１】
図６においては、バーストシーケンスの設定データとして、アドレス発生回路に入力される１１桁のアドレスＡ［１０：０］のパターン、ラップ制御（モード）、バーストタイプ、バースト長、バーストサイクルごとのバーストアドレスが示されている。ラップ制御のモードには、アドレス発生回路にて生成されるアドレスのうち、下位２ビットのみ変移し上位アドレスが固定であるＷｒａｐモードと、下位２ビットに加えて上位アドレスも変移するＮｏＷｒａｐモードがある。バーストタイプには、アドレスを順番にインクリメントするシーケンシャルタイプ（Ｓｅｑ．）と、アドレスをインターリーブしつつ変移させるインターリーブタイプ（Ｉｎｔ．）がある。バースト長は、連続して入出力されるデータ数を表し、図６の例では４に設定される。
【００４２】
上述したように、下位２桁の入力アドレスＡ［１：０］は４ビットプリフェッチ機能に基づき生成されるので、上位９桁の入力アドレスＡ［１０：２］がアドレス発生回路に入力され、演算結果として出力アドレスＡＡ［１０：２］が生成される。図６に示すように、入力アドレスＡ［１０：２］を上位９桁に含むアドレスＡ［１０：０］を開始アドレスとし、４つのバーストサイクルにおいて順番にインクリメントされたバーストアドレス（１６進）が示されている。例えば、ＮｏＷｒａｐモードにおいて、バーストアドレスが００３から００４に変移する際、アドレスＡ［３］に桁上がりが生じることがわかる。
【００４３】
以上説明したように、第１実施形態のアドレス発生回路を用いることにより、桁数が大きいアドレスを入力し、インクリメント演算などの桁上げ演算を実行する場合、高速に連続アドレスを発生することができる。図１に示すように、所定数の桁ごとに分割された桁上げ先見回路１１〜１５を独立に動作させ、それぞれにおいてキャリー検出を行うので、例えば、アドレスの任意の桁を加算する際に下位アドレスの桁上げ結果を待つ時間を削減することができる。この場合、各々の桁上げ先見回路１１〜１５では、下位から上位にキャリーを受け渡すことなく、予め０に設定された入力キャリーを想定した桁上げ先見回路１２、１４の系列と、予め１に設定された入力キャリーを想定した桁上げ先見回路１３、１５の系列とを区分し、実際のキャリーに応じて２系列の演算結果を選択的に用いる構成を採用している。そのため、マルチプレクサ等を用いた複雑な構成を設けることなく、高速なアドレス演算を少ない回路規模で実現することができる。
【００４４】
ここで、第１実施形態における構成上の効果について図７及び図８を参照して説明する。図７は、図１のアドレス発生回路の全体構成に対応する機能ブロックを示している。一方、図８は、図７との比較のため、桁上げ先見回路を含む従来の構成を用いて図７と同等の機能を実現するために想定される機能ブロック図を示している。
【００４５】
まず、図７においては、既に述べたように、５つの桁上げ先見回路１１〜１５と、２つのセレクタ部１６、１７を用いて、入力された９桁の入力アドレスＡ［１０：２］に基づき９桁の出力アドレスＡＡ［１０：２］を出力するアドレス発生回路が構成される。これに対し、図８においては、９つの桁上げ先見回路５１〜５９とマルチプレクサ（ＭＵＸ）６０を用いて、図７と同じ機能のアドレス発生回路が構成される。すなわち、下位入力アドレスＡ［４：２］を入力して下位出力アドレスＡＡ［４：２］を出力する桁上げ先見回路５１と、中位入力アドレスＡ［７：５］を入力して中位出力アドレスＡＡ［７：５］を出力する４つの桁上げ先見回路５２〜５５と、上位入力アドレスＡ［１０：８］を入力して上位出力アドレスＡＡ［１０：８］を出力する４つの桁上げ先見回路５６〜５９と、キャリーＣ４、Ｃ７に基づき４系統の出力アドレスＡＡ［１０：２］を選択出力するマルチプレクサ６０が設けられている。
【００４６】
図８の構成において、４系統の出力アドレスＡＡ［１０：２］は、桁上げ先見回路５２〜５９に対する４通りのキャリー入力Ｃ４ｉｎ、Ｃ７ｉｎの組合せに対応している。具体的には、Ｃ４ｉｎ＝０、Ｃ７ｉｎ＝０に設定された桁上げ先見回路５２、５６の系統と、Ｃ４ｉｎ＝１、Ｃ７ｉｎ＝０に設定された桁上げ先見回路５３、５７の系統と、Ｃ４ｉｎ＝０、Ｃ７ｉｎ＝１に設定された桁上げ先見回路５４、５８の系統と、Ｃ４ｉｎ＝１、Ｃ７ｉｎ＝１に設定された桁上げ先見回路５５、５９の系統である。マルチプレクサ６０は、桁上げ先見回路５１から出力されるキャリーＣ４と桁上げ先見回路５２〜５５から出力されるキャリーＣ７に応じて、上記４つの系統の１つを選択し、対応する９桁の出力アドレスＡＡ［１０：２］を出力する。
【００４７】
図７及び図８の構成を比較すると明らかなように、第１実施形態（図７）では桁上げ先見回路１１〜１５が５個設けられるのに対し、従来の構成（図８）では桁上げ先見回路５１〜５９が９個必要である。また、第１実施形態ではセレクタ部１６、１７が設けられるが、図８のように４系統の出力アドレスＡＡ［１０：２］を選択する必要がなく、マルチプレクサ６０は不要となるので、より高速動作が可能である。このように、図７の回路規模は全体的に図８と比べても十分小さくなるため面積削減に有効であり、かつ高速化にも適している。
【００４８】
［第２実施形態］
以下、本発明の第２実施形態について説明する。図９は、第２実施形態において、第１実施形態と同様の機能を有するアドレス発生回路の全体構成を示すブロック図である。第２実施形態のアドレス発生回路は、第１実施形態の場合と同様、９桁の入力アドレスＡ［１０：２］とキャリーＣ１を入力し、機能モードに適合する９桁の出力アドレスＡＡ［１０：２］を発生して出力する。第２実施形態のアドレス発生回路は、５つの桁上げ先見回路１１、１３、１５、３１、３２と、２つのセレクタ部３３、３４を備えて構成される。このうち、桁上げ先見回路１１，１３、１５の構成については、第１実施形態の図１と共通するので、説明を省略する。
【００４９】
桁上げ先見回路３１、３２は、第１フルアダー２１及び第２フルアダー２２、２３を含む一方、キャリー検出回路２４を含まない点で図１とは異なる。これらの第１フルアダー２１及び第２フルアダー２２、２３は、図２と同様の回路構成を有するが、予め０に設定されたキャリー入力Ｃｉｎが第１フルアダー２１に加えて第２フルアダー２２、２３においても共通に接続されている。
【００５０】
セレクタ部３３は、図１のセレクタ部１６と同様のインバータ２５及びトランジスタＱ１〜Ｑ６を含むが、出力側のトランジスタＱ７、Ｑ８は含まれない。セレクタ部３３は、一方の桁上げ先見回路３１の中位アドレスＡｂ［７：５］と他方の桁上げ先見回路１３の中位アドレスＡｃ［７：５］を入力し、桁上げ先見回路１１から出力されるキャリーＣ４に基づいて一方を選択的に中位出力アドレスＡＡ［７：５］として出力する。図１とは異なり、キャリーＣ７についてセレクタ部３３では選択出力されず、桁上げ先見回路１３から直接キャリーＣ７がセレクタ部３４に伝播される。
【００５１】
一方、セレクタ部３４には、セレクタ部３３と同様のインバータ２５及びトランジスタＱ１〜Ｑ６に加えて、インバータ２６及びトランジスタＱａ、Ｑｂ、Ｑｃが付加されている。セレクタ部３３において、トランジスタＱ１〜Ｑ３の各ゲートにはインバータ２５を介して上述のキャリーＣ７の反転信号が接続され、トランジスタＱ４〜Ｑ６の各ゲートにはキャリーＣ７が直接接続されている。さらに、トランジスタＱ１〜Ｑ３とそれぞれ並列に接続されたトランジスタＱａ、Ｑｂ、Ｑｃの各ゲートには、インバータ２６を介して、桁上げ先見回路１１から出力されるキャリーＣ４の反転信号が接続されている。
【００５２】
図９に示す構成によれば、桁上げ先見回路３１、３２にキャリー検出回路２４を設けることなく、桁上げ先見回路１１、１３の各キャリーＣ４、Ｃ７の組み合わせに応じて、セレクタ部３４による適切な選択動作を行うことができる。この場合、セレクタ部３４の部品点数は若干増えるが、桁上げ先見回路３１、３２及びセレクタ部３３の回路規模を十分に削減することができる。
【００５３】
次に、第２実施形態のアドレス発生回路の動作について図１０及び図１１を参照して説明する。図１０は、アドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生しない場合のタイミングチャートの一例を示している。まず、タイミングＴ０を起点に考えると、外部から入力されるキャリーＣ１が０に確定するとともに、１１桁のアドレスＡ［１０：０］が確定し、そのうちの９桁の入力アドレスＡ［１０：２］がアドレス発生回路に入力される。これにより、桁上げ先見回路１１における演算動作が開始されるとともに、桁上げ先見回路３１、３２、１３、１５における演算動作も開始される。
【００５４】
タイミングＴ０から、各々の桁上げ先見回路３１、３２、１３、１５における演算動作に要する時間ｔＰＤ０が経過したとき、桁上げ先見回路１１では、下位出力アドレスＡＡ［４：２］が確定し、かつキャリーＣ４が確定して０に変化する。このとき、桁上げ先見回路３１、１３、３２、１５から出力される各アドレスＡｂ［７：５］、Ａｃ［７：５］、Ａｂ［１０：８］、Ａｃ［１０：８］及びキャリーＣ７が同時に確定する。これ以降の動作のタイミングは、セレクタ部３３、３４における選択動作に依存する。
【００５５】
キャリーＣ４が０に確定したことを受け、セレクタ部３３において、中位アドレスＡｂ［７：５］がトランジスタＱ１〜Ｑ３を介して中位出力アドレスＡＡ［７：５］として選択出力される。次いで、キャリーＣ４、Ｃ７が０に確定したことを受け、セレクタ部３４において、上位アドレスＡｂ［１０：８］が上位出力アドレスＡＡ［１０：８］として選択出力される。この場合、タイミングＴ０から、時間ｔＰＤ２が経過した時点で動作が完了する。この時間ｔＰＤ２は、セレクタ部３３、３４における１回の選択動作に対応するので、図４の時間ｔＰＤ１に比べて短縮される。
【００５６】
一方、図１１は、アドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生する場合のタイミングチャートの一例を示している。図１０と同様のタイミングＴ０において、外部から入力されるキャリーＣ１が１に確定するとともに、１１桁のアドレスＡ［１０：０］が確定する。図１０と比べると、キャリーＣ１の変化が逆になっている。この状態でアドレス発生回路では、桁上げ先見回路１１、１３、１５、３１、３２における演算動作が開始され、図１０と同様の時間ｔＰＤ０が経過したとき、下位出力アドレスＡＡ［４：２］、キャリーＣ４、各アドレスＡｂ［７：５］、Ａｃ［７：５］、Ａｂ［１０：８］、Ａｃ［１０：８］、キャリーＣ７が同時に確定する。これ以降の動作のタイミングは、セレクタ部３３、３４における選択動作に依存する。
【００５７】
キャリーＣ４が１に確定したことを受け、セレクタ部３３において、中位アドレスＡｃ［７：５］がトランジスタＱ４〜Ｑ６を介して中位出力アドレスＡＡ［７：５］として選択出力される。次いで、キャリーＣ４、Ｃ７が１に確定したことを受け、セレクタ部３４において、上位アドレスＡｃ［１０：８］が上位出力アドレスＡＡ［１０：８］として選択出力される。図１０の場合と同様、タイミングＴ０から、セレクタ部３３、３４における１回の選択動作に対応する時間ｔＰＤ２が経過した時点で動作が完了する。
【００５８】
以上の第２実施形態のアドレス発生回路は、基本的な動作及び効果については第１実施形態と共通するが、桁上げ先見回路３１、３２においてキャリー検出回路２４を設けなくて済むので回路規模の削減効果が大きくなる。また、キャリーＣ４が選択回路１７に直接入力されるので、桁上げ加算の演算動作のさらなる高速化が可能である。
【００５９】
以上、本実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態の限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記各実施形態では、入力アドレスＡと出力アドレスＡＡが３つに分割され、これに対応する３つのアドレス演算回路が多段接続された構成を示したが、入力アドレスＡと出力アドレスＡＡをＮ（Ｎは２以上の整数）分割し、Ｎ個のアドレス演算回路を多段接続する構成に対しても本発明を適用することができる。この場合、Ｎ個のアドレス演算回路のうち、少なくとも１つ（Ｎ個全てであってもよい）のアドレス演算回路を、第１の桁上げ先見回路、第２の桁上げ先見回路、選択回路から構成して上記の桁上げ演算を実行すれば、本発明の効果を享受することができる。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態のアドレス発生回路の全体構成を示すブロック図である。
【図２】桁上げ先見回路１１〜１５に含まれる第１フルアダー２１及び第２フルアダー２２、２３の回路構成を示す図である。
【図３】桁上げ先見回路１１〜１５に含まれるキャリー検出回路２４の回路構成と桁上げ先見回路１１〜１５における接続関係を示す図である。
【図４】第１実施形態のアドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生しない場合のタイミングチャートの一例を示している。
【図５】第１実施形態のアドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生する場合のタイミングチャートの一例を示している。
【図６】ＤＲＡＭの動作モードにおけるバーストシーケンスの設定例を示す図である。
【図７】図１のアドレス発生回路の全体構成に対応する機能ブロック図である。
【図８】図７との比較のため、桁上げ先見回路を含む従来の構成を用いて図７と同等の機能を実現するために想定される機能ブロック図である。
【図９】第２実施形態のアドレス発生回路の全体構成を示すブロック図である。
【図１０】第２実施形態のアドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生しない場合のタイミングチャートの一例を示している。
【図１１】第２実施形態のアドレス発生回路において入力アドレスＡ［１０：２］に対する桁上がりが発生する場合のタイミングチャートの一例を示している。
【図１２】従来のアドレス発生回路の全体構成を示すブロック図である。
【図１３】高速な桁上げを実現するための従来のアドレス発生回路の全体構成を示すブロック図である。
【図１４】図１２のアドレス発生回路のタイミングチャートを示す図である。
【図１５】図１３のアドレス発生回路のタイミングチャートを示す図である。
【符号の説明】
【００６１】
１１、１２、１３、１４、１５、３１、３２…桁上げ先見回路
１６、１７、３３、３４…セレクタ部
２１…第１フルアダー
２２、２３…第２フルアダー
２４…キャリー検出回路
２５、２６…インバータ
１０１、１０２、１０３…ＥＸＯＲゲート
１０４、１０５、１２１、１２２、１２３…ＡＮＤゲート
１２４、１２５…ＯＲゲート
Ｑ１〜Ｑ８、Ｑａ、Ｑｂ、Ｑｃ…トランジスタ
【図１】
2009129503.tif 000003
【図２】
2009129503.tif 000004
【図３】
2009129503.tif 000005
【図４】
2009129503.tif 000006
【図５】
2009129503.tif 000007
【図６】
2009129503.tif 000008
【図７】
2009129503.tif 000009
【図８】
2009129503.tif 000010
【図９】
2009129503.tif 000011
【図１０】
2009129503.tif 000012
【図１１】
2009129503.tif 000013
【図１２】
2009129503.tif 000014
【図１３】
2009129503.tif 000015
【図１４】
2009129503.tif 000016
【図１５】
2009129503.tif 000017