(57)【要約】【課題】複数の機種に展開される集積回路装置の低コスト化を実現する集積回路装置及びその端子配置方法を提供する。【解決手段】マスクＲＯＭを内蔵する集積回路装置は、ＥＰＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、前記ＥＰＲＯＭにアクセスするＥＰＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、前記処理回路によってアクセスされる前記マスクＲＯＭとを含み、前記第１の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じである。【選択図】図３
2009302280.tif 000002
【特許請求の範囲】
【請求項１】
マスクＲＯＭ（Read Only Memory）を内蔵する集積回路装置であって、
ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、
前記ＥＰＲＯＭにアクセスするＥＰＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、
前記処理回路によってアクセスされる前記マスクＲＯＭとを含み、
前記第１の共通外部端子群が、
当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、
前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じであることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記第１の共通外部端子群は、
前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、当該集積回路装置の前記第２の辺のコーナ部に配置されることを特徴とする集積回路装置。
【請求項３】
請求項１において、
前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺に対向する第３の辺に沿って配置される外部端子群と共通の第２の共通外部端子群を含み、
前記第２の共通外部端子群が、
当該集積回路装置の周囲の４辺のうち前記第３の辺に対応する第４の辺に沿って配置され、
前記第１の辺に配置される全端子群を構成する各端子の並び順序と前記第２の辺に配置される全端子群を構成する各端子の並び順序とが同じであり、且つ前記第３の辺に配置される全端子群を構成する各端子の並び順序と前記第４の辺に配置される全端子群を構成する各端子の並び順序とが同じであることを特徴とする集積回路装置。
【請求項４】
請求項１において、
前記第１の共通外部端子群は、
前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺において、当該集積回路装置で削除される第１及び第２の削除端子群の間に配置された前記外部端子群と共通の端子群であることを特徴とする集積回路装置。
【請求項５】
ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置であって、
マスクＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、
前記マスクＲＯＭにアクセスするマスクＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、
前記処理回路によってアクセスされる前記ＥＰＲＯＭとを含み、
前記第１の共通外部端子群が、
当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、
前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じであることを特徴とする集積回路装置。
【請求項６】
請求項５において、
前記第１の共通外部端子群は、
前記マスクＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、当該集積回路装置の前記第２の辺のコーナ部に配置されることを特徴とする集積回路装置。
【請求項７】
請求項５において、
前記マスクＲＯＭを内蔵する集積回路装置の前記第１の辺に対向する第３の辺に沿って配置される外部端子群と共通の第２の共通外部端子群を含み、
前記第２の共通外部端子群が、
当該集積回路装置の周囲の４辺のうち前記第３の辺に対応する第４の辺に沿って配置され、
前記第１の辺に配置される全端子群を構成する各端子の並び順序と前記第２の辺に配置される全端子群を構成する各端子の並び順序とが同じであり、且つ前記第３の辺に配置される全端子群を構成する各端子の並び順序と前記第４の辺に配置される全端子群を構成する各端子の並び順序とが同じであることを特徴とする集積回路装置。
【請求項８】
請求項５において、
前記第２の辺において、当該集積回路装置で追加される第１及び第２の追加端子群の間に、前記第１の共通外部端子群が配置されることを特徴とする集積回路装置。
【請求項９】
マスクＲＯＭ（Read Only Memory）を内蔵する集積回路装置の端子配置方法であって、
当該集積回路装置において、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通する第１の共通外部端子群を決定する端子群決定ステップと、
当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って、前記端子群決定ステップにおいて決定された前記第１の共通外部端子群を配置する端子群配置ステップとを含み、
前記端子群配置ステップは、
前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように、前記第１の共通外部端子群を配置することを特徴とする集積回路装置の端子配置方法。
【請求項１０】
請求項９において、
前記第１の共通外部端子群は、
前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、
前記第２の辺のコーナ部に前記第１の共通外部端子群を配置することを特徴とする集積回路装置の端子配置方法。
【請求項１１】
請求項９において、
前記第１の共通外部端子群は、
前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺において、当該集積回路装置で削除される第１及び第２の削除端子群の間に配置された前記外部端子群と共通の端子群であることを特徴とする集積回路装置の端子配置方法。
【請求項１２】
ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置の端子配置方法であって、
当該集積回路装置において、マスクＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通する第１の共通外部端子群を決定する端子群決定ステップと、
当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って、前記端子群決定ステップにおいて決定された前記第１の共通外部端子群を配置する端子群配置ステップとを含み、
前記端子群配置ステップは、
前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように、前記第１の共通外部端子群を配置することを特徴とする集積回路装置の端子配置方法。
【請求項１３】
請求項１２において、
前記第１の共通外部端子群は、
前記マスクＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、
前記第２の辺のコーナ部に前記第１の共通外部端子群を配置することを特徴とする集積回路装置の端子配置方法。
【請求項１４】
請求項１２において、
前記第２の辺において、当該集積回路装置で追加される第１及び第２の追加端子群の間に、前記第１の共通外部端子群を配置することを特徴とする集積回路装置の端子配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び集積回路装置の端子配置方法に関する。
【背景技術】
【０００２】
近年、集積回路装置を搭載したシステムの高機能化や低消費電力化の要求に加えて、低コスト化、及び開発期間の短縮化の要求が高くなっている。そのため、集積回路装置の製造メーカ側は、内部回路を共通化して、機能や端子数の変化に富んだ一連の集積回路装置群を開発し、ユーザのシステムに最適な集積回路装置を提供できるようにしている。集積回路装置として、例えば中央演算処理装置（Central Processing Unit：ＣＰＵ）やメモリを内蔵するマイクロコンピュータにおいても、フラッシュＲＯＭ（Read Only Memory）内蔵版やマスクＲＯＭ内蔵版を揃えて複数の機種への展開を行うことで、システム開発の容易化と低コスト化とを両立させることができる。
【０００３】
このような複数の機種への展開が行われるマイクロコンピュータ等の半導体装置については、例えば特許文献１に開示されている。特許文献１では、バウンダリスキャン機能を搭載する以前のマイクロコンピュータとの互換性を保証するために、外部端子の数を増やすことなくバウンダリスキャン機能を搭載できる半導体装置に関する技術が開示されている。
【０００４】
【特許文献１】国際公開第９９／５２０３３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されている技術では、一部の端子の機能を兼用させることで互換性を保証しているため、端子数が異なる機種間では、却って回路規模を無駄に大きくしてしまう。また、特許文献１に開示されている技術では、同一端子数の機種間においては互換性を確保できるものの、機能を兼用させるための追加回路が必要となる。そのため、回路規模が大きくなってしまい、ユーザのシステムに最適な半導体装置を用いて低コスト化を図ることができないという問題がある。
【０００６】
また、集積回路装置として、例えばマイクロコンピュータでは、マスクＲＯＭ内蔵版の低コスト化のために、フラッシュＲＯＭ内蔵版に対してマスクＲＯＭ内蔵版の端子数が削減されていることが多い。しかしながら、これらのマイクロコンピュータでは、内部回路の配置効率の観点でチップの形状を正方形に近い形状とすることが多く、フラッシュＲＯＭ内蔵版とマスクＲＯＭ内蔵版とで同一機能の端子が互いに異なる辺に配置されることがある。そのため、特許文献１に開示された技術を用いても、フラッシュＲＯＭ内蔵版を用いて開発したユーザが、マスクＲＯＭ内蔵版をシステムに実装する際に、ボンディング条件等において不都合を生じてしまう。これにより、ユーザのシステムに最適な半導体装置を用いて低コスト化を図ることができないという問題がある。
【０００７】
従って、フラッシュＲＯＭ内蔵版を用いてシステムを開発しても、ボンディング条件等がほぼ同一のままマスクＲＯＭ内蔵版を提供できれば、システムの実装が容易となり、集積回路装置のユーザ側と製造メーカ側の両方において低コスト化が実現できる。
【０００８】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、複数の機種に展開される集積回路装置の低コスト化を実現する集積回路装置及びその端子配置方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明は、マスクＲＯＭ（Read Only Memory）を内蔵する集積回路装置であって、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、前記ＥＰＲＯＭにアクセスするＥＰＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、前記処理回路によってアクセスされる前記マスクＲＯＭとを含み、前記第１の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じである集積回路装置に関係する。
【００１０】
本発明においては、ＥＰＲＯＭ内蔵の集積回路装置の第１の辺に配置される外部端子群と共通の第１の共通外部端子群を、該ＥＰＲＯＭ内蔵の集積回路装置の第１の辺に対応するマスクＲＯＭ内蔵の集積回路装置の第２の辺に、外部端子群を構成する各外部端子の並び順序と、第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように配置している。ここで、マスクＲＯＭ内蔵の集積回路装置が備える処理回路は、ＥＰＲＯＭを内蔵する集積回路装置において該ＥＰＲＯＭにアクセスするＥＰＲＯＭ版処理回路の機能の少なくとも一部を有する。
【００１１】
これにより、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置を、より低コスト化が可能なマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、チップ自体を基板実装する際や該チップを搭載したパッケージを実装する際のボンディング条件を大幅に変更する必要がなくなる。従って、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷を軽減できるので、開発工数を短縮化できるようになる。
【００１２】
また本発明に係る集積回路装置では、前記第１の共通外部端子群は、前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、当該集積回路装置の前記第２の辺のコーナ部に配置されてもよい。
【００１３】
本発明によれば、両集積回路装置においてコーナ部に共通の外部端子群を配置するようにしたので、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置をマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、ボンディング条件を大幅に変更する必要がなくなり、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷をより一層軽減できるので、開発工数を短縮化できるようになる。
【００１４】
また本発明に係る集積回路装置では、前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺に対向する第３の辺に沿って配置される外部端子群と共通の第２の共通外部端子群を含み、前記第２の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第３の辺に対応する第４の辺に沿って配置され、前記第１の辺に配置される全端子群を構成する各端子の並び順序と前記第２の辺に配置される全端子群を構成する各端子の並び順序とが同じであり、且つ前記第３の辺に配置される全端子群を構成する各端子の並び順序と前記第４の辺に配置される全端子群を構成する各端子の並び順序とが同じであってもよい。
【００１５】
本発明によれば、両集積回路装置において対向する辺に共通する外部端子群がある場合に、対向する辺に配置される全端子の並び順序を変更することなくそのまま配置するようにしたので、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置をマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、ボンディング条件を大幅に変更する必要がなくなり、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷をより一層軽減できるので、開発工数を短縮化できるようになる。
【００１６】
また本発明に係る集積回路装置では、前記第１の共通外部端子群は、前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺において、当該集積回路装置で削除される第１及び第２の削除端子群の間に配置された前記外部端子群と共通の端子群であってもよい。
【００１７】
本発明によれば、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置をマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、ボンディング条件を大幅に変更する必要がなくなり、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷をより一層軽減できるので、開発工数を短縮化できるようになる。
【００１８】
また本発明は、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置であって、マスクＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、前記マスクＲＯＭにアクセスするマスクＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、前記処理回路によってアクセスされる前記ＥＰＲＯＭとを含み、前記第１の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じである集積回路装置に関係する。
【００１９】
本発明においては、マスクＲＯＭ内蔵の集積回路装置の第１の辺に配置される外部端子群と共通の第１の共通外部端子群を、該マスクＲＯＭ内蔵の集積回路装置の第１の辺に対応するＥＰＲＯＭ内蔵の集積回路装置の第２の辺に、外部端子群を構成する各外部端子の並び順序と、第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように配置している。ここで、ＥＰＲＯＭ内蔵の集積回路装置が備える処理回路は、マスクＲＯＭを内蔵する集積回路装置において該マスクＲＯＭにアクセスするマスクＲＯＭ版処理回路の機能の少なくとも一部を有する。
【００２０】
これにより、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置を、より低コスト化が可能なマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、チップ自体を基板実装する際や該チップを搭載したパッケージを実装する際のボンディング条件を大幅に変更する必要がなくなる。従って、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷を軽減できるので、開発工数を短縮化できるようになる。
【００２１】
また本発明に係る集積回路装置では、前記第１の共通外部端子群は、前記マスクＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、当該集積回路装置の前記第２の辺のコーナ部に配置されてもよい。
【００２２】
また本発明に係る集積回路装置では、前記マスクＲＯＭを内蔵する集積回路装置の前記第１の辺に対向する第３の辺に沿って配置される外部端子群と共通の第２の共通外部端子群を含み、前記第２の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第３の辺に対応する第４の辺に沿って配置され、前記第１の辺に配置される全端子群を構成する各端子の並び順序と前記第２の辺に配置される全端子群を構成する各端子の並び順序とが同じであり、且つ前記第３の辺に配置される全端子群を構成する各端子の並び順序と前記第４の辺に配置される全端子群を構成する各端子の並び順序とが同じであってもよい。
【００２３】
また本発明に係る集積回路装置では、前記第２の辺において、当該集積回路装置で追加される第１及び第２の追加端子群の間に、前記第１の共通外部端子群が配置されてもよい。
【００２４】
上記のいずれかの発明によれば、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置をマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、ボンディング条件を大幅に変更する必要がなくなり、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷をより一層軽減できるので、開発工数を短縮化できるようになる。
【００２５】
また本発明は、マスクＲＯＭ（Read Only Memory）を内蔵する集積回路装置の端子配置方法であって、当該集積回路装置において、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通する第１の共通外部端子群を決定する端子群決定ステップと、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って、前記端子群決定ステップにおいて決定された前記第１の共通外部端子群を配置する端子群配置ステップとを含み、前記端子群配置ステップは、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように、前記第１の共通外部端子群を配置する集積回路装置の端子配置方法に関係する。
【００２６】
本発明によれば、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置を、より低コスト化が可能なマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、チップ自体を基板実装する際や該チップを搭載したパッケージを実装する際のボンディング条件を大幅に変更する必要がなくなる。従って、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷を軽減できるので、開発工数を短縮化できるようになる。
【００２７】
また本発明に係る集積回路装置の端子配置方法では、前記第１の共通外部端子群は、前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、前記第２の辺のコーナ部に前記第１の共通外部端子群を配置することができる。
【００２８】
また本発明に係る集積回路装置の端子配置方法では、前記第１の共通外部端子群は、前記ＥＰＲＯＭを内蔵する集積回路装置の前記第１の辺において、当該集積回路装置で削除される第１及び第２の削除端子群の間に配置された前記外部端子群と共通の端子群であってもよい。
【００２９】
上記のいずれかの発明によれば、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置をマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、ボンディング条件を大幅に変更する必要がなくなり、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷をより一層軽減できるので、開発工数を短縮化できるようになる。
【００３０】
また本発明は、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）を内蔵する集積回路装置の端子配置方法であって、当該集積回路装置において、マスクＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通する第１の共通外部端子群を決定する端子群決定ステップと、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って、前記端子群決定ステップにおいて決定された前記第１の共通外部端子群を配置する端子群配置ステップとを含み、前記端子群配置ステップは、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように、前記第１の共通外部端子群を配置する集積回路装置の端子配置方法に関係する。
【００３１】
本発明によれば、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置を、より低コスト化が可能なマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、チップ自体を基板実装する際や該チップを搭載したパッケージを実装する際のボンディング条件を大幅に変更する必要がなくなる。従って、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷を軽減できるので、開発工数を短縮化できるようになる。
【００３２】
また本発明に係る集積回路装置の端子配置方法では、前記第１の共通外部端子群は、前記マスクＲＯＭを内蔵する集積回路装置の前記第１の辺のコーナ部に配置された前記外部端子群と共通であり、前記第２の辺のコーナ部に前記第１の共通外部端子群を配置することができる。
【００３３】
また本発明に係る集積回路装置の端子配置方法では、前記第２の辺において、当該集積回路装置で追加される第１及び第２の追加端子群の間に、前記第１の共通外部端子群を配置することができる。
【００３４】
上記のいずれかの発明によれば、ＥＰＲＯＭ内蔵の集積回路装置を用いて開発されたシステム上において、このＥＰＲＯＭ内蔵の集積回路装置をマスクＲＯＭ内蔵の集積回路装置に置き換えたとしても、ボンディング条件を大幅に変更する必要がなくなり、ユーザは、より低コストでシステム開発を行うことができるようになる。また、集積回路装置の製造メーカ側にとっても、端子配置の位置決めの負荷をより一層軽減できるので、開発工数を短縮化できるようになる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３６】
なお、以下の実施形態では、本発明に係る集積回路装置としてＣＰＵ及びメモリを内蔵するマイクロコンピュータを例に説明するが、内部回路が共通化され一部の機能や端子数が異なる複数の機種に展開された集積回路装置であれば、以下で説明する本発明を適用できる。また、以下では、複数の機種に展開されるマイクロコンピュータの１つが、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）としてＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の１つであるフラッシュＲＯＭを内蔵するものとして説明するが、本発明はこれに限定されるものではない。
【００３７】
図１（Ａ）、図１（Ｂ）に、本発明に係る実施形態におけるマイクロコンピュータの構成例の機能ブロック図を示す。図１（Ａ）、図１（Ｂ）は、一部の機能や端子数が異なる複数の機種に展開されたマイクロコンピュータのうち、フラッシュＲＯＭ（広義には、ＥＰＲＯＭ（Erasable Programmable Read Only Memory））内蔵版とマスクＲＯＭ内蔵版の機能ブロック図の例を表す。図１（Ａ）は、フラッシュＲＯＭを内蔵するマイクロコンピュータ（フラッシュＲＯＭ内蔵マイクロコンピュータ）１００の構成例のブロック図を表す。図１（Ｂ）は、マスクＲＯＭを内蔵するマイクロコンピュータ（マスクＲＯＭ内蔵マイクロコンピュータ）２００の構成例のブロック図を表す。図１（Ｂ）において、図１（Ａ）と同一部分には同一符号を付し、適宜説明を省略する。
【００３８】
図１（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００は、処理回路１１０と、フラッシュＲＯＭ１３０と、マスクＲＯＭ内蔵マイクロコンピュータ２００の外部端子群と共通の共通外部端子群（第１の共通外部端子群）Ｐ１、Ｐ２とを含む。
【００３９】
処理回路１１０は、図１（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００の処理回路（マスクＲＯＭ版処理回路）の機能の少なくとも一部を有する。処理回路１１０は、例えばマスクＲＯＭ内蔵マイクロコンピュータ２００の処理回路がマスクＲＯＭをアクセスする際に用いるアドレスと同じアドレスを用いて、フラッシュＲＯＭ１３０へのアクセス動作を行う。図１（Ａ）では、処理回路１１０は、ＣＰＵ１１２、ＲＡＭ（Random Access Memory)１１４、第１及び第２の周辺回路１１６、１１８、Ｉ／Ｏポート１２０、表示メモリ１２２、ＬＣＤ（Liquid Crystal Display）駆動回路１２４、及びバス１２６を含む。
【００４０】
また、フラッシュＲＯＭ内蔵マイクロコンピュータ１００は、フラッシュＲＯＭコントローラ１３２及び電源回路１３４を含む。
【００４１】
ＣＰＵ１１２、ＲＡＭ１１４、第１及び第２の周辺回路１１６、１１８、Ｉ／Ｏポート１２０、表示メモリ１２２、ＬＣＤ駆動回路１２４、フラッシュＲＯＭ１３０、及び電源回路１３４は、バス１２６を介し電気的に接続される。
【００４２】
共通外部端子群Ｐ１、Ｐ２は、それぞれ１又は複数の端子により構成される。フラッシュＲＯＭ内蔵マイクロコンピュータ１００がチップのみで構成される場合には、共通外部端子群を構成する端子は、チップ上に配置されるパッド、該パッドに対応して設けられたＩ／Ｏセルにより構成される。フラッシュＲＯＭ内蔵マイクロコンピュータ１００が、チップを実装したＩＣ（Integrated Circuit）パッケージにより構成される場合には、チップ上に配置されるパッド、該パッドに対応して設けられたＩ／Ｏセル、及び該パッドとボンディングワイヤにより電気的に接続されるＩＣパッケージのピン等により構成される。
【００４３】
ＣＰＵ１１２は、フラッシュＲＯＭ１３０又はＲＡＭ１１４に記憶されたプログラムをバス１２６を介して読み出し、該プログラムに対応した処理を実行することで、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の全体の制御を司る。
【００４４】
フラッシュＲＯＭコントローラ１３２には、１又は複数の端子により構成される外部端子群Ｐ３を介して書き込み指示信号が入力される。このとき、フラッシュＲＯＭコントローラ１３２は、ＣＰＵ１１２からの書き込みデータ又は外部端子群Ｐ３を介して入力された書き込みデータをフラッシュＲＯＭ１３０に書き込む制御を行う。また、フラッシュＲＯＭコントローラ１３２には、外部端子群Ｐ３を介してテスト信号が入力される。このとき、フラッシュＲＯＭコントローラ１３２は、外部端子群Ｐ３を介してフラッシュＲＯＭ１３０からデータを読み出す制御を行う。
【００４５】
ＲＡＭ１１４には、ＣＰＵ１１２、第１及び第２の周辺回路１１６、１１８、及びＩ／Ｏポート１２０のワークエリアとして、データが一時的に格納されたり、表示メモリ１２２に格納される表示データが一時的に格納されたりする。
【００４６】
第１の周辺回路１１６は、例えば割り込みコントローラ、タイマ回路やウオッチドッグタイマにより構成され、バス１２６を介してＣＰＵ１１２により設定された条件で動作し、その動作結果をＣＰＵ１１２に通知することができるようになっている。
【００４７】
第２の周辺回路１１８は、例えばプログラマブルタイマやシリアルインターフェス回路により構成され、バス１２６を介してＣＰＵ１１２により設定された条件で動作し、Ｉ／Ｏポート１２０を経由して、１又は複数の端子により構成される共通外部端子群Ｐ２を介して信号が入力又は出力されるようになっている。
【００４８】
Ｉ／Ｏポート１２０は、汎用ポートとして機能し、共通外部端子群Ｐ２を構成する端子のうち１又は複数の端子を介して信号の入力や出力が行われる。
【００４９】
表示メモリ１２２には、ＣＰＵ１１２により生成された図示しないＬＣＤパネルの１画面分の表示データが記憶される。表示メモリ１２２に記憶された表示データは、ＬＣＤ駆動回路１２４に送られる。ＬＣＤ駆動回路１２４は、ＣＰＵ１１２により設定された表示駆動条件で、１又は複数の端子により構成される共通外部端子群Ｐ１を介して電気的に接続されるＬＣＤパネルを駆動する。
【００５０】
電源回路１３４は、図１（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００を構成する各回路ブロックの電源を生成する。この電源回路１３４は、バス１２６を介してＣＰＵ１１２により設定された条件で、各回路ブロックの電源電圧を生成する。
【００５１】
このように、図１（Ａ）において、処理回路１１０は、フラッシュＲＯＭ１３０にアクセスし、共通外部端子群Ｐ１、Ｐ２を介して処理回路１１０の処理内容に対応した信号が入力又は出力される。
【００５２】
図１（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００は、処理回路２１０と、マスクＲＯＭ２３０と、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の外部端子群と共通の共通外部端子群（第１の共通外部端子群）Ｐ１、Ｐ２とを含む。
【００５３】
処理回路２１０は、図１（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００の処理回路（ＥＰＲＯＭ版処理回路）の機能の少なくとも一部を有する。処理回路２１０は、例えばフラッシュＲＯＭ内蔵マイクロコンピュータ１００の処理回路がフラッシュＲＯＭをアクセスする際に用いるアドレスと同じアドレスを用いて、マスクＲＯＭ２３０へのアクセス動作を行う。図１（Ｂ）では、処理回路２１０は、ＣＰＵ１１２、ＲＡＭ１１４、第１及び第２の周辺回路１１６、１１８、Ｉ／Ｏポート１２０、表示メモリ１２２、ＬＣＤ駆動回路１２４、及びバス２２６を含む。
【００５４】
なお、図１（Ｂ）では、処理回路２１０の機能は処理回路１１０の機能と同一であるものとして説明するが、処理回路２１０が、処理回路１１０の機能と共通する機能を有していればよい。
【００５５】
また、マスクＲＯＭ内蔵マイクロコンピュータ２００は、電源回路２３４を含む。
【００５６】
ＣＰＵ１１２、ＲＡＭ１１４、第１及び第２の周辺回路１１６、１１８、Ｉ／Ｏポート１２０、表示メモリ１２２、ＬＣＤ駆動回路１２４、マスクＲＯＭ２３０、及び電源回路２３４は、バス２２６を介し電気的に接続される。
【００５７】
図１（Ｂ）の共通外部端子群Ｐ１、Ｐ２もまた、図１（Ａ）の共通外部端子群Ｐ１、Ｐ２と同様に、それぞれ１又は複数の端子により構成される。マスクＲＯＭ内蔵マイクロコンピュータ２００がチップのみで構成される場合には、共通外部端子群を構成する端子は、チップ上に配置されるパッド、該パッドに対応して設けられたＩ／Ｏセルにより構成される。マスクＲＯＭ内蔵マイクロコンピュータ２００が、チップを実装したＩＣパッケージにより構成される場合には、チップ上に配置されるパッド、該パッドに対応して設けられたＩ／Ｏセル、及び該パッドとボンディングワイヤにより電気的に接続されるＩＣパッケージのピン等により構成される。
【００５８】
ＣＰＵ１１２は、バス２２６を介してマスクＲＯＭ２３０又はＲＡＭ１１４に記憶されたプログラムを読み出し、該プログラムに対応した処理を実行することで、マスクＲＯＭ内蔵マイクロコンピュータ２００の全体の制御を司る。
【００５９】
電源回路２３４は、図１（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００を構成する各回路ブロックの電源を生成する。この電源回路２３４は、バス２２６を介してＣＰＵ１１２により設定された条件で、各回路ブロックの電源電圧を生成する。なお、電源回路２３４は、フラッシュＲＯＭ１３０の高電圧電源を生成する必要がないため電源回路１３４と異なるが、電源回路２３４は電源回路１３４と同一であってもよい。
【００６０】
このように、図１（Ｂ）において、処理回路２１０は、マスクＲＯＭ２３０にアクセスし、共通外部端子群Ｐ１、Ｐ２を介して処理回路２１０の処理内容に対応した信号が入力又は出力される。
【００６１】
以上のように複数の機種に展開されるマイクロコンピュータは、ユーザのシステム開発フローの各開発段階においてそれぞれ採用される。
【００６２】
図２に、図１（Ａ）、図１（Ｂ）のマイクロコンピュータを用いたユーザのシステム開発フローの一例を示す。
【００６３】
まず、ユーザ側が、システムの仕様（処理内容、動作条件等）を決定する（ステップＳ１０）。ユーザのシステムの仕様が決定されると、ユーザ側は、図１（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００をシステムに実装した状態で、当該システムのプログラム開発を行う（ステップＳ１２）。ステップＳ１２ではデバッグが繰り返され、システムのハードウェアとソフトウェアの両面で不具合の発見や動作の確認が行われ、最終的にプログラムが決定される（ステップＳ１４）。
【００６４】
ステップＳ１４で決定されたプログラムのコードは、マスクＲＯＭ内蔵マイクロコンピュータ２００の製造工程においてマスクＲＯＭ２３０に作り込まれ（ステップＳ１６）、ユーザはマスクＲＯＭ内蔵マイクロコンピュータ２００を実装したシステムで量産化を行うことになる（ステップＳ１８、エンド）。
【００６５】
このように、まず、書き換え可能なフラッシュＲＯＭ１３０を内蔵するフラッシュＲＯＭ内蔵マイクロコンピュータ１００をユーザのシステムに実装した状態で、システムのプログラムの開発が行われる。その後、開発されたソフトウェアのコードが、低コスト化が可能なマスクＲＯＭ内蔵マイクロコンピュータ２００にＲＯＭ化され、システムの量産化（製品化）が行われる。
【００６６】
従って、ユーザのシステムにおいて、できるだけ低コストで、フラッシュＲＯＭ内蔵マイクロコンピュータ１００をマスクＲＯＭ内蔵マイクロコンピュータ２００に置き換え可能であることが望ましい。
【００６７】
そこで、本実施形態において、マスクＲＯＭ内蔵マイクロコンピュータ２００では、フラッシュＲＯＭ内蔵マイクロコンピュータ１００と共通の第１の共通外部端子群Ｐ１、Ｐ２が、フラッシュＲＯＭ内蔵マイクロコンピュータ１００と同じ側の辺に配置される。このとき、両方の共通外部端子群を構成する端子の並び順（パッドの並び順）が同じであることが望ましい。なお、両方の共通外部端子群を構成する端子のピッチ（パッドピッチ）についても、そのまま同じピッチであることが望ましい。
【００６８】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００に着目すると、フラッシュＲＯＭ内蔵マイクロコンピュータ１００は、マスクＲＯＭ内蔵マイクロコンピュータ２００と共通の第１の共通外部端子群Ｐ１、Ｐ２が、マスクＲＯＭ内蔵マイクロコンピュータ２００と同じ側の辺に配置される。このとき、両方の共通外部端子群を構成する端子の並び順（パッドの並び順）が同じであることが望ましい。なお、両方の共通外部端子群を構成する端子のピッチ（パッドピッチ）についても、そのまま同じピッチであることが望ましい。
【００６９】
図３に、本実施形態におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００とマスクＲＯＭ内蔵マイクロコンピュータ２００のチップレイアウトのイメージの一例を示す。図３は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００とマスクＲＯＭ内蔵マイクロコンピュータ２００のチップレイアウトの一部のみを模式的に表している。
【００７０】
図３において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のチップ又はそのＩＣパッケージに形成された位置揃え用マーク１９２を基準とすることで、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の向きを定義できる。また、マスクＲＯＭ内蔵マイクロコンピュータ２００のチップ又はそのＩＣパッケージに形成された位置揃え用マーク２９２を基準とすることで、マスクＲＯＭ内蔵マイクロコンピュータ２００の向きを定義できる。従って、位置揃え用マーク１９２、２９２を基準に、互いの辺の向きを揃えることができる。なお、位置揃え用マーク１９２、２９２の機能は、例えばＩＣパッケージの切欠き部により実現されてもよい。
【００７１】
ここで、第１の共通外部端子群Ｐ１（又はＰ２）が、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のチップの周囲の４辺のうちフラッシュＲＯＭ内蔵版外部端子群配置辺（第１の辺）１９０の縁部に沿って配置される外部端子群と共通の端子群である。このとき、マスクＲＯＭ内蔵マイクロコンピュータ２００の第１の共通外部端子群Ｐ１（又はＰ２）が、当該チップの周囲の４辺のうち、フラッシュＲＯＭ内蔵版外部端子群配置辺（第１の辺）１９０に対応するマスクＲＯＭ内蔵版外部端子群配置辺（第２の辺）２９０の縁部に沿って配置される。そして、外部端子群を構成する各外部端子の第１の方向ＤＩＲ１の並び順序（ｐｉｎ１、ｐｉｎ２、・・・、ｐｉｎＮ）と、第１の共通外部端子群Ｐ１（又はＰ２）を構成する各共通外部端子の第１の方向ＤＩＲ１の並び順序（ｐｉｎ１、ｐｉｎ２、・・・、ｐｉｎＮ）とが同じである。
【００７２】
また、フラッシュＲＯＭ内蔵マイクロコンピュータ１００に着目すると、第１の共通外部端子群Ｐ１（又はＰ２）が、マスクＲＯＭ内蔵マイクロコンピュータ２００のチップの周囲の４辺のうちマスクＲＯＭ内蔵版外部端子群配置辺（第１の辺）２９０の縁部に沿って配置される外部端子群と共通の端子群である。このとき、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の第１の共通外部端子群Ｐ１（又はＰ２）が、当該チップの周囲の４辺のうち、マスクＲＯＭ内蔵版外部端子群配置辺（第１の辺）２９０に対応するフラッシュＲＯＭ内蔵版外部端子群配置辺（第２の辺）１９０の縁部に沿って配置される。そして、外部端子群を構成する各外部端子の第１の方向ＤＩＲ１の並び順序（ｐｉｎ１、ｐｉｎ２、・・・、ｐｉｎＮ）と、第１の共通外部端子群Ｐ１（又はＰ２）を構成する各共通外部端子の第１の方向ＤＩＲ１の並び順序（ｐｉｎ１、ｐｉｎ２、・・・、ｐｉｎＮ）とが同じである。
【００７３】
こうすることで、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を用いて開発されたシステム上において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を、より低コスト化が可能なマスクＲＯＭ内蔵マイクロコンピュータ２００に置き換えたとしても、チップ自体を基板実装する際や該チップを搭載したＩＣパッケージを実装する際のボンディング条件を大幅に変更する必要がなくなる。従って、ユーザは、より低コストでシステム開発を行うことができるようになる。
【００７４】
また、図３のように、共通外部端子群を両チップ（両ＩＣ）の同じ辺側に配置することで、マイクロコンピュータの製造メーカ側にも、次のような利点がある。
【００７５】
図４及び図５に、本実施形態におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００又はマスクＲＯＭ内蔵マイクロコンピュータ２００の設計フローの一例を示す。図４及び図５は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００又はマスクＲＯＭ内蔵マイクロコンピュータ２００のレイアウト設計のフローの一例を表す。
【００７６】
例えば、図示しないＣＰＵ及びメモリを有するレイアウト設計装置（端子配置装置）において、図４及び図５の処理内容を実現するプログラムをメモリに格納しておき、該メモリからプログラムを読み出したＣＰＵがプログラムに対応した処理を実現することで、以下の処理をソフトウェア処理により実現できる。
【００７７】
まず、使用する回路ライブラリ、大まかなチップサイズ、レイアウト方針等の仕様を決定（設定）すると（ステップＳ３０）、各マクロブロックのレイアウトを行う（ステップＳ３２）。このマクロブロックの配置位置は、操作者が指定したり、所与の配置アルゴリズムに従って決定されたりしてもよい。
【００７８】
次に、チップの周辺を構成する各辺の縁部に沿って端子（パッド及びＩ／Ｏセル）を配置する（ステップＳ３４）。
【００７９】
マスクＲＯＭ内蔵マイクロコンピュータ２００の場合、ステップＳ３４では、図５に示すように、端子群決定ステップとして、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ内蔵版外部端子群配置辺（第１の辺）１９０に沿って配置される外部端子群と共通する第１の共通外部端子群を決定する（ステップＳ５０）。
【００８０】
その後、端子群配置ステップとして、マスクＲＯＭ内蔵マイクロコンピュータ２００の周囲の４辺のうち、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ内蔵版外部端子群配置辺（第１の辺）１９０に対応するマスクＲＯＭ内蔵版外部端子群配置辺（第２の辺）２９０の縁部に沿って、ステップＳ５０において決定された第１の共通外部端子群を配置する（ステップＳ５２）。なお、ステップＳ５２では、外部端子群を構成する各外部端子の並び順序と、第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように、第１の共通外部端子群を配置する。このステップＳ５２では、更に、第１の共通外部端子群以外の端子群については、端子配置可能領域のうち空き領域に配置することが望ましい。
【００８１】
また、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の場合、ステップＳ３４では、図５に示すように、端子群決定ステップとして、マスクＲＯＭ内蔵マイクロコンピュータ２００のマスクＲＯＭ内蔵版外部端子群配置辺（第１の辺）２９０に沿って配置される外部端子群と共通する第１の共通外部端子群を決定する（ステップＳ５０）。
【００８２】
その後、端子群配置ステップとして、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の周囲の４辺のうち、マスクＲＯＭ内蔵マイクロコンピュータ２００のマスクＲＯＭ内蔵版外部端子群配置辺（第１の辺）２９０に対応するフラッシュＲＯＭ内蔵版外部端子群配置辺（第２の辺）１９０の縁部に沿って、ステップＳ５０において決定された第１の共通外部端子群を配置する（ステップＳ５２）。なお、ステップＳ５２では、外部端子群を構成する各外部端子の並び順序と、第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じになるように、第１の共通外部端子群を配置する。このステップＳ５２では、更に、第１の共通外部端子群以外の端子群については、端子配置可能領域のうち空き領域に配置することが望ましい。
【００８３】
ステップＳ３４において共通外部端子群が配置されると、その他の回路ブロックを含めてフロアプランを決定する（ステップＳ３６）。このステップＳ３６は、例えば所与のフロアプラン生成アルゴリズムに従って決定してもよい。その後、公知の自動配置配線処理によりロジック部の自動配置配線を行った後（ステップＳ３８）、チップ全体のレイアウト検証を行って（ステップＳ４０）、一連のレイアウト設計のフローを終了する（エンド）。
【００８４】
このように、本実施形態によれば、ステップＳ３４の端子配置ステップの処理負荷が簡素化されるため、製造メーカ側にとって、レイアウト設計の開発期間を短縮できるようになる。
【００８５】
図６に、図１（Ａ）、図１（Ｂ）に示す本実施形態のマイクロコンピュータの端子配置図の一例を示す。図６は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の端子配置とマスクＲＯＭ内蔵マイクロコンピュータ２００の端子配置とを模式的に表す。
【００８６】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００とマスクＲＯＭ内蔵マイクロコンピュータ２００との間では、ＬＣＤ駆動信号を出力する外部端子群を共通端子群３００、３０２、３０４とし、Ｉ／Ｏポートとして機能する外部端子群を共通端子群３１０とし、電源回路等のアナログ回路の外部端子群を共通端子群３２０とする。共通端子群３００、３０２、３０４、３１０、３２０は、それぞれフラッシュＲＯＭ内蔵マイクロコンピュータ１００とマスクＲＯＭ内蔵マイクロコンピュータ２００と同じ辺に配置される。
【００８７】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００に特有のフラッシュＲＯＭ１３０のテスト用端子群３３０については、フラッシュＲＯＭ内蔵マイクロコンピュータ１００においてのみ、その空き端子が割り当てられる。
【００８８】
このように、本実施形態によれば、システム開発側及びマイクロコンピュータの製造側の低コスト化を図ることができるようになる。
【００８９】
本実施形態におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００とマスクＲＯＭ内蔵マイクロコンピュータ２００は、図６に示すものに限定されるものではない。
【００９０】
図７（Ａ）、図７（Ｂ）に、本実施形態の第１の構成例を示す。図７（Ａ）は、第１の構成例におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００のチップレイアウトイメージを表す。図７（Ｂ）は、第１の構成例におけるマスクＲＯＭ内蔵マイクロコンピュータ２００のチップレイアウトイメージを表す。図７（Ａ）において、図１（Ａ）と同一部分には同一符号を付し、適宜説明を省略する。図７（Ｂ）において、図１（Ｂ）と同一部分には同一符号を付し、適宜説明を省略する。更に、図７（Ａ）、図７（Ｂ）において、同一部分には同一符号を付し、適宜説明を省略する。
【００９１】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００には、図７（Ａ）に示すように、ＲＡＭ１１４、表示メモリ１２２、フラッシュＲＯＭ１３０のそれぞれが配置されると共に、電源回路１３４等のアナログ回路により構成されるマクロブロック１８０が配置される。このとき、図７（Ａ）に示すように、図７（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と共通の共通外部端子群Ｊ１〜Ｊ８のそれぞれがチップの各辺の縁部に沿って配置されるものとする。図７（Ａ）の外部端子群Ｋ１〜Ｋ４は、図７（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と非共通の外部端子群であり、マスクＲＯＭ内蔵マイクロコンピュータ２００では削除される端子群である。また、図７（Ａ）の回路ブロックＬ１〜Ｌ３は、図７（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と非共通の回路ブロックであり、マスクＲＯＭ内蔵マイクロコンピュータ２００では削除される回路ブロックである。
【００９２】
このように、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の共通外部端子群は、マスクＲＯＭ内蔵マイクロコンピュータ２００のマスクＲＯＭ版外部端子配置辺（第１の辺）のコーナ部に配置された外部端子群と共通である。この共通外部端子群は、マスクＲＯＭ版外部端子配置辺に対応するフラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ版外部端子配置辺（第２の辺）のコーナ部に配置される。
【００９３】
マスクＲＯＭ内蔵マイクロコンピュータ２００には、図７（Ｂ）に示すように、図７（Ａ）のＲＡＭ１１４、表示メモリ１２２、マスクＲＯＭ２３０のそれぞれが配置されると共に、電源回路２３４等のアナログ回路により構成されるマクロブロック２８０が配置される。このとき、図７（Ｂ）に示すように、図７（Ａ）の共通外部端子群Ｊ１〜Ｊ８のそれぞれが、図７（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００と同じ辺の縁部に沿って配置される。
【００９４】
このように、マスクＲＯＭ内蔵マイクロコンピュータ２００の共通外部端子群は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ版外部端子配置辺（第１の辺）のコーナ部に配置された外部端子群と共通である。この共通外部端子群は、フラッシュＲＯＭ版外部端子配置辺に対応するマスクＲＯＭ内蔵マイクロコンピュータ２００のマスクＲＯＭ版外部端子配置辺（第２の辺）のコーナ部に配置される。
【００９５】
このような第１の構成例によれば、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を用いて開発されたシステム上において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を、より低コスト化が可能なマスクＲＯＭ内蔵マイクロコンピュータ２００に置き換えたとしても、ボンディング条件が大幅に変更する必要がなくなり、より低コストでシステム開発を行うことができるようになる。また、マイクロコンピュータの製造メーカ側にとっては、レイアウト設計の開発期間を短縮できるようになる。
【００９６】
図８（Ａ）、図８（Ｂ）に、本実施形態の第２の構成例を示す。図８（Ａ）は、第２の構成例におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００のチップレイアウトイメージを表す。図８（Ｂ）は、第２の構成例におけるマスクＲＯＭ内蔵マイクロコンピュータ２００のチップレイアウトイメージを表す。図８（Ａ）において、図１（Ａ）と同一部分には同一符号を付し、適宜説明を省略する。図８（Ｂ）において、図１（Ｂ）と同一部分には同一符号を付し、適宜説明を省略する。更に、図８（Ａ）、図８（Ｂ）において、同一部分には同一符号を付し、適宜説明を省略する。
【００９７】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００には、図８（Ａ）に示すように、ＲＡＭ１１４、表示メモリ１２２、フラッシュＲＯＭ１３０のそれぞれが配置されると共に、電源回路１３４等のアナログ回路により構成されるマクロブロック１８０が配置される。このとき、図８（Ａ）に示すように、図８（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と共通の共通外部端子群Ｊ１０〜Ｊ１５のそれぞれがチップの各辺の縁部に沿って配置されるものとする。図８（Ａ）の外部端子群Ｋ１０、Ｋ１１は、図８（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と非共通の外部端子群であり、マスクＲＯＭ内蔵マイクロコンピュータ２００では削除される端子群である。また、図８（Ａ）の回路ブロックＬ１０〜Ｌ１２は、図８（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と非共通の回路ブロックであり、マスクＲＯＭ内蔵マイクロコンピュータ２００では削除される回路ブロックである。
【００９８】
このように、フラッシュＲＯＭ内蔵マイクロコンピュータ１００は、マスクＲＯＭ内蔵マイクロコンピュータ２００のマスクＲＯＭ版外部端子配置辺（第１の辺）に対向する対向配置辺（第３の辺）の縁部に沿って配置される外部端子群と共通の第２の共通外部端子群（例えば図８（Ａ）、図８（Ｂ）ではＪ１４）を含む。そして、第２の共通外部端子群が、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の周囲の４辺のうち、対向配置辺（第３の辺）に対応する第４の辺の縁部に沿って配置される。このとき、マスクＲＯＭ版外部端子配置辺に配置される全端子群を構成する各端子の並び順序と、フラッシュＲＯＭ版外部端子配置辺（第２の辺）に配置される全端子群を構成する各端子の並び順序とが同じである。更に、対向配置辺（第３の辺）に配置される全端子群を構成する各端子の並び順序と、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の周囲の４辺のうち対向配置辺（第３の辺）に対応する第４の辺の配置される全端子群を構成する各端子の並び順序とが同じである。
【００９９】
マスクＲＯＭ内蔵マイクロコンピュータ２００には、図８（Ｂ）に示すように、ＲＡＭ１１４、表示メモリ１２２、マスクＲＯＭ２３０のそれぞれが配置されると共に、電源回路２３４等のアナログ回路により構成されるマクロブロック２８０が配置される。このとき、図８（Ｂ）に示すように、図８（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００と共通の共通外部端子群Ｊ１０〜Ｊ１５のそれぞれがチップの各辺の縁部に沿って配置されるものとする。
【０１００】
このように、マスクＲＯＭ内蔵マイクロコンピュータ２００は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ版外部端子配置辺（第１の辺）に対向する対向配置辺（第３の辺）の縁部に沿って配置される外部端子群と共通の第２の共通外部端子群（例えば図８（Ａ）、図８（Ｂ）ではＪ１４）を含む。そして、第２の共通外部端子群が、マスクＲＯＭ内蔵マイクロコンピュータ２００の周囲の４辺のうち、対向配置辺（第３の辺）に対応する第４の辺の縁部に沿って配置される。このとき、フラッシュＲＯＭ版外部端子配置辺に配置される全端子群を構成する各端子の並び順序と、マスクＲＯＭ版外部端子配置辺（第２の辺）に配置される全端子群を構成する各端子の並び順序とが同じである。更に、対向配置辺（第３の辺）に配置される全端子群を構成する各端子の並び順序と、マスクＲＯＭ内蔵マイクロコンピュータ２００の周囲の４辺のうち対向配置辺（第３の辺）に対応する第４の辺の配置される全端子群を構成する各端子の並び順序とが同じである。
【０１０１】
このような第２の構成例によれば、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を用いて開発されたシステム上において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を、より低コスト化が可能なマスクＲＯＭ内蔵マイクロコンピュータ２００に置き換えたとしても、ボンディング条件が大幅に変更する必要がなくなり、より低コストでシステム開発を行うことができるようになる。また、マイクロコンピュータの製造メーカ側にとっては、レイアウト設計の開発期間を短縮できるようになる。
【０１０２】
図９（Ａ）、図９（Ｂ）に、本実施形態の第３の構成例を示す。図９（Ａ）は、第３の構成例におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００のチップレイアウトイメージを表す。図９（Ｂ）は、第３の構成例におけるマスクＲＯＭ内蔵マイクロコンピュータ２００のチップレイアウトイメージを表す。図９（Ａ）、図９（Ｂ）において、マクロブロックについては図示を省略すると共に、同一部分には同一符号を付し、適宜説明を省略する。
【０１０３】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００には、図９（Ａ）に示すように、図９（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と共通の共通外部端子群Ｊ２０〜Ｊ２３のそれぞれがチップの各辺の縁部に沿って配置されるものとする。図９（Ａ）の外部端子群Ｋ２０〜Ｋ２７は、図９（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と非共通の外部端子群であり、マスクＲＯＭ内蔵マイクロコンピュータ２００では削除される端子群である。
【０１０４】
このように、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の共通外部端子群（例えばＪ２１）は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ版外部端子配置辺（第１の辺）において、マスクＲＯＭ内蔵マイクロコンピュータ２００で削除される第１及び第２の削除端子群（例えばＫ２１、Ｋ２２）の間に配置された外部端子群と共通の端子群である。
【０１０５】
マスクＲＯＭ内蔵マイクロコンピュータ２００には、図９（Ｂ）に示すように、図９（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００と共通の共通外部端子群Ｊ２０〜Ｊ２３のそれぞれがチップの各辺の縁部に沿って配置される。
【０１０６】
このように、マスクＲＯＭ内蔵マイクロコンピュータ２００の共通外部端子群（例えばＪ２１）は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ版外部端子配置辺（第１の辺）において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００において追加される第１及び第２の追加端子群（例えばＫ２１、Ｋ２２）の間に配置された外部端子群と共通の端子群である。
【０１０７】
このような第３の構成例によれば、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を用いて開発されたシステム上において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を、より低コスト化が可能なマスクＲＯＭ内蔵マイクロコンピュータ２００に置き換えたとしても、ボンディング条件が大幅に変更する必要がなくなり、より低コストでシステム開発を行うことができるようになる。また、マイクロコンピュータの製造メーカ側にとっては、レイアウト設計の開発期間を短縮できるようになる。
【０１０８】
図１０（Ａ）、図１０（Ｂ）に、本実施形態の第４の構成例を示す。図１０（Ａ）は、第４の構成例におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００のチップレイアウトイメージを表す。図１０（Ｂ）は、第４の構成例におけるマスクＲＯＭ内蔵マイクロコンピュータ２００のチップレイアウトイメージを表す。図１０（Ａ）、図１０（Ｂ）において、マクロブロックについては図示を省略すると共に、同一部分には同一符号を付し、適宜説明を省略する。
【０１０９】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００には、図１０（Ａ）に示すように、図１０（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と共通の共通外部端子群Ｊ３０〜Ｊ３３のそれぞれがチップの各辺の縁部に沿って配置される。図１０（Ａ）の外部端子群Ｋ３０〜Ｋ３３は、図１０（Ｂ）のマスクＲＯＭ内蔵マイクロコンピュータ２００と非共通の外部端子群であり、マスクＲＯＭ内蔵マイクロコンピュータ２００では削除される端子群である。
【０１１０】
このように、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の共通外部端子群（例えばＪ３１）は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ版外部端子配置辺（第１の辺）において、マスクＲＯＭ内蔵マイクロコンピュータ２００で削除される第１及び第２の削除端子群（例えばＫ３０、Ｋ３１）の間に配置された外部端子群と共通の端子群である。また、共通外部端子群Ｊ３０、Ｊ３２については、フラッシュＲＯＭ内蔵マイクロコンピュータ１００とマスクＲＯＭ内蔵マイクロコンピュータ２００とにおいて、それぞれ同じ辺にそのまま全端子の並び順が同一になるように配置されている。
【０１１１】
マスクＲＯＭ内蔵マイクロコンピュータ２００には、図１０（Ｂ）に示すように、図１０（Ａ）のフラッシュＲＯＭ内蔵マイクロコンピュータ１００と共通の共通外部端子群Ｊ３０〜Ｊ３３のそれぞれがチップの各辺の縁部に沿って配置される。
【０１１２】
このように、マスクＲＯＭ内蔵マイクロコンピュータ２００の共通外部端子群（例えばＪ３１）は、フラッシュＲＯＭ内蔵マイクロコンピュータ１００のフラッシュＲＯＭ版外部端子配置辺（第１の辺）において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００で追加される第１及び第２の追加端子群（例えばＫ３０、Ｋ３１）の間に配置された外部端子群と共通の端子群である。
【０１１３】
このような第４の構成例によれば、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を用いて開発されたシステム上において、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を、より低コスト化が可能なマスクＲＯＭ内蔵マイクロコンピュータ２００に置き換えたとしても、ボンディング条件が大幅に変更する必要がなくなり、より低コストでシステム開発を行うことができるようになる。また、マイクロコンピュータの製造メーカ側にとっては、レイアウト設計の開発期間を短縮できるようになる。
【０１１４】
上記の実施形態又はその構成例では、フラッシュＲＯＭ内蔵マイクロコンピュータ１００及びマスクＲＯＭ内蔵マイクロコンピュータ２００で共通する外部端子については、互いに対応する同じ辺側に配置する共に、非共通の外部端子のみを削除するものとして説明したが、本発明はこれに限定されるものではない。
【０１１５】
例えばフラッシュＲＯＭ内蔵マイクロコンピュータ１００に対してマスクＲＯＭ内蔵マイクロコンピュータ２００において削除される端子がＬＣＤパネルに駆動信号を出力する外部端子であるものとする。このとき、フラッシュＲＯＭ内蔵マイクロコンピュータ１００が有する表示メモリ１２２のメモリ領域のうち、マスクＲＯＭ内蔵マイクロコンピュータ２００では上記の削除対象の端子に対応するメモリ領域を削除するようにしてもよい。
【０１１６】
図１１（Ａ）、図１１（Ｂ）に、本実施形態の変形例におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００及びマスクＲＯＭ内蔵マイクロコンピュータ２００が有する表示メモリのメモリイメージの一例を示す。図１１（Ａ）は、本変形例におけるフラッシュＲＯＭ内蔵マイクロコンピュータ１００が有する表示メモリのメモリイメージを表す。図１１（Ｂ）は、本変形例におけるマスクＲＯＭ内蔵マイクロコンピュータ２００が有する表示メモリのメモリイメージを表す。
【０１１７】
フラッシュＲＯＭ内蔵マイクロコンピュータ１００に対してマスクＲＯＭ内蔵マイクロコンピュータ２００において削除される端子がＬＣＤパネルに駆動信号を出力する外部端子であるものとする。このとき、フラッシュＲＯＭ内蔵マイクロコンピュータ１００の表示メモリ１２２は、図１１（Ａ）に示すようなメモリ領域Ｄ１〜Ｄ３を有するものとする。ここで、マスクＲＯＭ内蔵マイクロコンピュータ２００において、削除対象の端子に対応するメモリ領域Ｄ２は削除され、図１１（Ｂ）に示すように表示メモリ１２２のメモリ領域Ｄ１、Ｄ３となる。
【０１１８】
従って、フラッシュＲＯＭ内蔵マイクロコンピュータ１００においてソフトウェア開発を行う場合、表示メモリ１２２のメモリ領域Ｄ１、Ｄ３のみをアクセス可能なメモリ領域とする。こうすることで、フラッシュＲＯＭ内蔵マイクロコンピュータ１００を用いてユーザのシステム上で開発されたソフトウェアの変更を行うことなく、図１１（Ｂ）のようにメモリ領域が削減されたマスクＲＯＭ内蔵マイクロコンピュータ２００を用いてそのまま実行することが可能となる。
【０１１９】
このように、本変形例によれば、ソフトウェア開発の互換性を保ちつつ、マスクＲＯＭ内蔵マイクロコンピュータ２００のより一層の低コスト化を図ることができるようになる。
【０１２０】
以上、本発明に係る集積回路装置及びその端子配置方法を上記の実施形態、その構成例又はその変形例に基づいて説明したが、本発明は上記の実施形態、その構成例又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２１】
（１）上記の実施形態、その構成例又はその変形例では、集積回路装置として、複数の機種に展開されるマイクロコンピュータを例に説明したが、本発明はこれに限定されるものではなく、例えばＬＣＤパネルや有機ＥＬパネル等の電気光学装置の駆動装置、表示コントローラ等の制御回路装置や情報処理装置にも適用できる。
【０１２２】
（２）上記の実施形態、その構成例又はその変形例では、複数の機種に展開されるマイクロコンピュータとして、フラッシュＲＯＭを内蔵するマイクロコンピュータ及びマスクＲＯＭを内蔵するマイクロコンピュータを例に説明したが、本発明はこれに限定されるものではなく、内蔵する回路ブロックの種類や機能が異なるマイクロコンピュータ間や、単にメモリ容量や端子数が異なるマイクロコンピュータ間にも適用できる。
【図面の簡単な説明】
【０１２３】
【図１】図１（Ａ）、図１（Ｂ）は本発明に係る実施形態におけるマイクロコンピュータの構成例の機能ブロック図。
【図２】図１（Ａ）、図１（Ｂ）のマイクロコンピュータを用いたユーザのシステム開発フローの一例を示す図。
【図３】本実施形態のフラッシュＲＯＭ内蔵マイクロコンピュータとマスクＲＯＭ内蔵マイクロコンピュータのチップレイアウトのイメージの一例を示す図。
【図４】本実施形態におけるフラッシュＲＯＭ内蔵マイクロコンピュータ又はマスクＲＯＭ内蔵マイクロコンピュータの設計フローの一例を示す図。
【図５】本実施形態におけるフラッシュＲＯＭ内蔵マイクロコンピュータ又はマスクＲＯＭ内蔵マイクロコンピュータの設計フローの一例を示す図。
【図６】図１（Ａ）、図１（Ｂ）のマイクロコンピュータの端子配置図の一例を示す図。
【図７】図７（Ａ）、図７（Ｂ）は本実施形態の第１の構成例を示す図。
【図８】図８（Ａ）、図８（Ｂ）は本実施形態の第２の構成例を示す図。
【図９】図９（Ａ）、図９（Ｂ）は本実施形態の第３の構成例を示す図。
【図１０】図１０（Ａ）、図１０（Ｂ）は本実施形態の第４の構成例を示す図。
【図１１】図１１（Ａ）、図１１（Ｂ）は本変形例のフラッシュＲＯＭ内蔵マイクロコンピュータ及びマスクＲＯＭ内蔵マイクロコンピュータが有する表示メモリのメモリイメージの一例を示す図。
【符号の説明】
【０１２４】
１００…フラッシュＲＯＭ内蔵マイクロコンピュータ、  １１０，２１０…処理回路、
１１２…ＣＰＵ、  １１４…ＲＡＭ、  １１６…第１の周辺回路、
１１８…第２の周辺回路、  １２０…Ｉ／Ｏポート、  １２２…表示メモリ、
１２４…ＬＣＤ駆動回路、  １３０…フラッシュＲＯＭ、
１３２…フラッシュＲＯＭコントローラ、  １３４，２３４…電源回路、
１８０…マクロブロック、  １９０…フラッシュＲＯＭ内蔵版外部端子群配置辺、
１９２，２９２…位置揃え用マーク、
２００…マスクＲＯＭ内蔵マイクロコンピュータ、  ２３０…マスクＲＯＭ、
２９０…マスクＲＯＭ内蔵版外部端子群配置辺、
３００，３０２，３０４，３１０，３２０，Ｊ１〜Ｊ８，Ｊ１０〜Ｊ１５，Ｊ２０〜Ｊ２３，Ｊ３０〜Ｊ３３，Ｐ１，Ｐ２…共通外部端子群、
３３０…テスト用端子群、  ＤＩＲ１…第１の方向、
Ｋ１〜Ｋ４，Ｋ１０，Ｋ１１，Ｋ２０〜Ｋ２７，Ｋ３０〜Ｋ３３…外部端子群
Ｌ１〜Ｌ３，Ｌ１０〜Ｌ１２…回路ブロック、  Ｐ３…外部端子群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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