(57)【要約】【課題】ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口加工する際に、溝パターンにおける半導体基板の削れ量の増大を抑制する。【解決手段】本発明の半導体装置は、半導体基板１上にメモリセルアレイを備え、各メモリセルにおけるホールパターンからなるビット線コンタクトをワード線方向に配列し、各メモリセルにおけるソース線コンタクトをワード線方向に延びる溝パターンから構成したものにおいて、半導体基板１の表面におけるソース線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２とＲＩＥのバリヤ膜１３とを積層して設け、半導体基板１の表面におけるビット線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部位に、シリコン酸化膜１２を設け、バリヤ膜が存在しないように構成した。【選択図】図１４
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【特許請求の範囲】
【請求項１】
素子分離領域により区画形成された素子領域が所定方向に沿って複数形成された半導体基板と、
前記半導体基板の上方に、それぞれ前記所定方向に直交する直交方向に延設して形成された第１および第２の選択ゲート線と、
前記半導体基板の上方の前記第１および第２の選択ゲート線間に、それぞれ前記直交方向に延設して形成された複数のワード線と、
前記素子領域と前記ワード線との間に形成された電荷蓄積層を有するメモリセルトランジスタと、
前記素子領域と前記第１の選択ゲート線との間に形成された第１のゲート電極を有する第１の選択ゲートトランジスタと、
前記素子領域と前記第２の選択ゲート線との間に形成された第２のゲート電極を有する第２の選択ゲートトランジスタと、
前記半導体基板の上方に前記素子領域に対応して、前記所定方向に延設して形成された複数のビット線と、
それぞれホールパターンからなり、前記素子領域に対応して前記直交方向に複数配設して形成され、前記第１の選択ゲートトランジスタを介して前記ビット線と前記メモリセルトランジスタとを接続するビット線コンタクトと、
前記直交方向に延設された溝パターンからなり、前記第２の選択ゲートトランジスタを介して前記メモリセルトランジスタをソース線に接続するソース線コンタクトとを具備し、
前記ソース線コンタクトと前記第２のゲート電極との間には、前記第２のゲート電極に接触する第１のシリコン酸化膜と、前記ソース線コンタクトに接触する第２のシリコン酸化膜と、前記第１および第２のシリコン酸化膜の間に形成されたシリコン窒化膜が形成され、
前記ビット線コンタクトと前記第１のゲート電極との間には、前記第１のゲート電極に接触して前記第１のシリコン酸化膜が形成され、前記ビット線コンタクトに接触して前記第２のシリコン酸化膜が形成され、さらに前記第１および第２のシリコン酸化膜が直接接触するよう形成されたことを特徴とする半導体装置。
【請求項２】
前記ビット線コンタクトは、１つおきにビット線方向にずらして２列に配置するように構成したことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にメモリセルを行列状に配置したメモリセルアレイを備え、前記各メモリセルにおけるホールパターンからなるビット線コンタクトをワード線方向に配列し、前記各メモリセルにおけるソース線コンタクトをワード線方向に延びる溝パターンから構成するようにした半導体装置の製造方法において、
前記半導体基板の活性領域上に、ゲート酸化膜とフローティングゲート電極と電極間絶縁膜とコントロールゲート電極を積層してなるゲート電極を形成する工程と、
前記半導体基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程と、
前記シリコン窒化膜における前記ビット線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部分を除去する工程と、
前記半導体基板上に第１層間絶縁膜を形成し、平坦化処理を行う工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記シリコン窒化膜の前記部分を除去する工程は、前記シリコン窒化膜上にレジストを形成する工程と、
前記レジストにおける前記ビット線コンタクトを囲む選択ゲートトランジスタのゲート電極間の部分に開口部をリソグラフィ技術により形成する工程と、
前記レジストをマスクとしてReactive Ion Etching法により前記シリコン窒化膜を除去する工程とを備えたことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型またはＮＯＲ型フラッシュメモリ装置などの半導体記憶装置に好適する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の開発において、大容量化・低コストを達成するため素子の微細化が年々進められている。例えばＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進行している。各配線ピッチの微細化を行う場合に、ライン配線と同程度に微細化したコンタクトホールを高アスペクトで開口することは困難なため、ビット線コンタクト及びソース線コンタクトの配置を１つおきにビット線方向にずらした所謂チドリ配置が提案されている。このチドリ配置の一例を、特許文献１に示す。
【０００３】
上記したビット線コンタクト及びソース線コンタクトをチドリ配置した構成において、更に微細化を実行しようとした場合、ソース線コンタクトに着目し、これをライン状の１本の溝パターンで構成することにより、ソース線コンタクトを設ける領域（選択ゲート間の領域）の幅を更に狭くする構成が提案されている。この溝パターンでソース線コンタクトを構成する半導体記憶装置の一例を、特許文献２に示す。
【０００４】
このような構成の半導体記憶装置を製造する場合において、ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口する加工を行う際には、Reactive Ion Etching（以下、ＲＩＥと称する）法により加工する。ＲＩＥ法の場合、一般的にホールパターンよりも溝パターンの方がエッチングレートが高くなる。このため、ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口する場合、溝パターン（ソース線コンタクト）におけるエッチングレートが高くなり、溝パターンの深さが深くなる、即ち、シリコン基板の削れ量が増大する。このように、シリコン基板の削れ量が増大すると、この後に形成されるＴｉ等のバリヤメタル成膜及びシリサイド化の際に、拡散層まで反応が近接しやすくなり、ジャンクションリークが発生するという問題点があった。
【特許文献１】特開２００５−３５４００３号公報
【特許文献２】特開２００６−３０３００９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口する加工を行う際に、ソース線コンタクトの溝パターンにおける半導体基板の削れ量の増大を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、素子分離領域により区画形成された素子領域が所定方向に沿って複数形成された半導体基板と、前記半導体基板の上方に、それぞれ前記所定方向に直交する直交方向に延設して形成された第１および第２の選択ゲート線と、前記半導体基板の上方の前記第１および第２の選択ゲート線間に、それぞれ前記直交方向に延設して形成された複数のワード線と、前記素子領域と前記ワード線との間に形成された電荷蓄積層を有するメモリセルトランジスタと、前記素子領域と前記第１の選択ゲート線との間に形成された第１のゲート電極を有する第１の選択ゲートトランジスタと、前記素子領域と前記第２の選択ゲート線との間に形成された第２のゲート電極を有する第２の選択ゲートトランジスタと、前記半導体基板の上方に前記素子領域に対応して、前記所定方向に延設して形成された複数のビット線と、それぞれホールパターンからなり、前記素子領域に対応して前記直交方向に複数配設して形成され、前記第１の選択ゲートトランジスタを介して前記ビット線と前記メモリセルトランジスタとを接続するビット線コンタクトと、前記直交方向に延設された溝パターンからなり、前記第２の選択ゲートトランジスタを介して前記メモリセルトランジスタをソース線に接続するソース線コンタクトとを具備し、  前記ソース線コンタクトと前記第２のゲート電極との間には、前記第２のゲート電極に接触する第１のシリコン酸化膜と、前記ソース線コンタクトに接触する第２のシリコン酸化膜と、前記第１および第２のシリコン酸化膜の間に形成されたシリコン窒化膜が形成され、前記ビット線コンタクトと前記第１のゲート電極との間には、前記第１のゲート電極に接触して前記第１のシリコン酸化膜が形成され、前記ビット線コンタクトに接触して前記第２のシリコン酸化膜が形成され、さらに前記第１および第２のシリコン酸化膜が直接接触するよう形成されたところに特徴を有する。
【発明の効果】
【０００７】
本発明によれば、ビット線コンタクトのホールパターンと、ソース線コンタクトの溝パターンを同時に開口する加工を行う際に、ソース線コンタクトの溝パターンにおける半導体基板の削れ量の増大を防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１４を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１１】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１２】
図２はメモリセル領域の一部のレイアウトパターンを示す。この図２において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。上記活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。この場合、ワード線ＷＬと活性領域３は、格子状に形成されており、例えばワード線ＷＬ３２本を一組とするＮＡＮＤ列を形成している。
【００１３】
また、ＮＡＮＤ列の両端には、それぞれ一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。一対の選択ゲート線ＳＧＬ１がドレイン側であり、一対の選択ゲート線ＳＧＬ２がソース側である。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、ホール配置を１つおきにビット線方向にずらして２列に配置（即ち、隣接するもの同士でビット線方向に交互にずらして２列に配置）されており、これにより所謂チドリ配置される構成となっている。
【００１４】
また、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳがそれぞれ形成されている。ソース線コンタクトＣＳは、ビット線コンタクトＣＢとは異なり、ライン状の１本の溝パターンから構成されたワード線方向に延びるライン状パターンである。
【００１５】
また、上記構成の場合、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置することにより、セルアレイを形成している。また、ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１、２と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１６】
次に、上記したＮＡＮＤ型フラッシュメモリ装置のゲート形成からビット線コンタクトＣＢ及びソース線コンタクトＣＳ形成までの製造工程について、図３ないし図１４を参照して説明する(前後の工程の説明は省略する)。尚、図３ないし図１４中の（ａ）は、ビット線コンタクトＣＢの周辺部分の断面図（図２中のＡ−Ａ線に沿う断面図）であり、図３ないし図１４中の（ｂ）は、ソース線コンタクトＣＳの周辺部分の断面図（図２中のＢ−Ｂ線に沿う断面図）である。また、本実施形態では、ビット線コンタクトＣＢはチドリ配置されているため、Ａ−Ａ線に沿う断面では、ひとつおきにビット線コンタクトＣＢが明示されるが、ビット線方向に例えば１００ｎｍずらした位置に残りのビット線コンタクトＣＢが同様に存在する。
【００１７】
まず、図３に示すように、半導体基板としてのシリコン基板１上に、ゲート酸化膜５、フローティングゲート電極用のポリシリコン膜６、ＯＮＯ膜やＮＯＮＯＮ膜等からなる電極間絶縁膜（インターポリ絶縁膜）７、コントロールゲート電極用のポリシリコン膜８、ゲート加工用のマスク材としてのシリコン窒化膜９を順次形成する。そして、フォトリソグラフィ法およびＲＩＥ法を用いてゲート電極ＭＧ、ＳＧのパターンニングを行なう（図３はゲート電極加工後の状態を示す）。
【００１８】
続いて、図４に示すように、ＬＰ−ＣＶＤ法により例えば５ｎｍ程度のシリコン酸化膜１０を形成する（図４はサイドウオール形成後の状態を示す）。その後、図５に示すように、ＬＰ−ＣＶＤ法によりＬＤＤ形成のためのシリコン酸化膜１１を約５０ｎｍ成膜し、ＲＩＥ法によりスペーサ状に加工する（図５はＬＤＤスペーサ加工後の状態を示す）。
【００１９】
次に、図６に示すように、ＬＰ−ＣＶＤ法により、シリコン酸化膜１２、及び、コンタクト加工のストッパ材、即ち、ＲＩＥのバリヤ膜としての例えばシリコン窒化膜１３を例えば２０ｎｍ程度成膜する（図６はライナーシリコン窒化膜（シリコン窒化膜１３）成膜後の状態を示す）。続いて、図７に示すように、レジスト１４を形成する。そして、図８に示すように、リソグラフィ技術により、ドレイン部、即ち、ビット線コンタクトＣＢを形成するための凹部１５に対応するように開口する開口部１４ａをレジスト１４に形成する（図８（ａ））。この場合、上記開口部１４ａは、シリコン基板４の表面におけるビット線コンタクトＣＢを囲む選択ゲートトランジスタのゲート電極ＳＧ間の部位に対応している。そして、ソース部、即ち、ソース線コンタクトＣＳを形成するための凹部１６は、レジスト１４でカバーされている（図８（ｂ））。この後、図８（ａ）に示すように、ＲＩＥ技術により、ドレイン部、即ち、ビット線コンタクトＣＢ形成用の凹部１５内の底面及び側面と、ゲート電極ＳＧの上面のうちの凹部１５寄りの部分とに形成されているシリコン窒化膜１３を除去する。
【００２０】
続いて、図９に示すように、レジスト１４を除去した後、例えばＨＤＰ膜からなる第１層間絶縁膜１７を形成し、凹部１５、１６内、即ち、ゲート電極間を埋め込み、その後、ＣＭＰ法によりシリコン窒化膜１３をストッパとして平坦化処理を行う（図９は第１層間絶縁膜を形成した後、平坦化処理後の状態を示す）。
【００２１】
この後、図１０に示すように、コントロールゲート電極用のポリシリコン膜８上のシリコン窒化膜９、シリコン酸化膜１２及びシリコン窒化膜１３をＲＩＥ法によりエッチバックする（図１０はマスクのシリコン窒化膜（シリコン窒化膜９）のエッチバック後の状態を示す）。続いて、図１１に示すように、スパッタ法により約３０ｎｍのＣｏ膜をスパッタし、ＲＴＡ処理によりシリサイド化を行うことにより、コバルトシリサイド膜１８を形成する。この後、未反応Ｃｏ膜については、硫酸を含む薬液処理により剥離する（図１１はコバルトシリサイド膜形成後の状態を示す）。
【００２２】
次に、図１２に示すように、プラズマＣＶＤ法により第２層間絶縁膜としてシリコン酸化膜１９を例えば４００ｎｍ程度成膜する。この後、図１３に示すように、リソグラフィ技術により２種類のコンタクトパターン、即ち、ビット線コンタクトＣＢ用のホールパターン（ドレイン部）とソース線コンタクトＣＳ用の溝パターン（ソース部）を形成し、ＲＩＥ法により第１及び第２層間絶縁膜１７、１９を加工する。これにより、ビット線コンタクトＣＢ用のホール２０（図１３（ａ）参照）と、ソース線コンタクトＣＳ用のライン状の溝２１（図１３（ｂ）参照）が形成される。尚、この後は、図示しないが、ホール２０、溝２１内に導体を埋め込んでビット線コンタクトプラグ及びワード線コンタクトプラグを形成する。そして、Ｔｉなどのバリヤメタル成膜及びシリサイド化などを行った後、上層への多層配線プロセスへ続く構成となっている。
【００２３】
上記構成の場合、ビット線コンタクトＣＢ用のホール２０は、図１４（ａ）に示すように、第１及び第２層間絶縁膜１７、１９、シリコン酸化膜１２を貫通し、シリコン基板１の表面を少し掘る程度まで形成されている。尚、シリコン基板１の表面には、イオン注入により不純物拡散領域１ａが形成されると共に高濃度の不純物拡散領域１ｂが形成されており、ＬＤＤ構造を構成している。この不純物拡散領域１ａ、１ｂがドレイン領域となっている。上記不純物拡散領域１ｂの深さ寸法ｄは、例えば約４０ｎｍ程度に構成されている。即ち、ジャンクション（接合）は、シリコン基板１の表面から約４０ｎｍ程度の深さに設けられている。
【００２４】
また、ソース線コンタクトＣＳ用のライン状の溝２１は、図１４（ｂ）に示すように、第１及び第２層間絶縁膜１７、１９、シリコン窒化膜１３，シリコン酸化膜１２を貫通し、シリコン基板４の表面を少し掘る程度（ビット線コンタクトＣＢ用のホール２０の深さよりも少し深い程度）まで形成されている。尚、シリコン基板１の表面には、イオン注入により不純物拡散領域１ａが形成されると共に高濃度の不純物拡散領域１ｂが形成されており、ＬＤＤ構造を構成している。この不純物拡散領域１ａ、１ｂがソース領域となっている。上記不純物拡散領域１ｂの深さ寸法ｄは、例えば４０ｎｍ程度に構成されている。即ち、ジャンクション（接合）は、シリコン基板１の表面から約４０ｎｍ程度の深さに設けられている。
【００２５】
ここで、ビット線コンタクトＣＢ用のホール２０とソース線コンタクトＣＳ用のライン状の溝２１をＲＩＥ法により同時に加工する場合、溝２１の方がホール２０よりもエッチングレートが高くなるため、従来構成においては、溝２１の方がホール２０よりもシリコン基板１の削り量が多くなる。これに対して、本実施形態においては、ビット線コンタクトＣＢ用の凹部１５の底面からシリコン窒化膜１３を除去したので、このシリコン窒化膜１３をエッチングする時間が不要になることから、ホール２０全体のエッチングに要する時間を短縮することができる。これにより、溝２１のエッチング時間も同じように短縮されるので、溝２１の方のシリコン基板１の削り量が従来構成に比べて大幅に少なくなる。この結果、ジャンクションリークの発生を抑制することができる。
【００２６】
ちなみに、従来構成では、ビット線コンタクトＣＢ用の凹部１５の底面にシリコン窒化膜１３が成膜されているので、ホール２０を開口するために、上記シリコン窒化膜１３をエッチオフする必要がある。この場合、加工ステップとして、層間絶縁膜を加工する第１のステップ（対シリコン窒化膜選択比高め）と、シリコン窒化膜１３を加工する第２のステップ（対シリコン選択比取れない）があるが、上記従来構成の場合には、ソース線コンタクトＣＳ用の溝２１を加工する際に、第１のステップにてシリコン窒化膜１３のつき抜け現象（ビット線コンタクトＣＢのホール２０とのエッチングレートの違いにより）が発生し、第２のステップと相まってシリコン基板１の削れ量がかなり多かった。このようにシリコン基板１の削れ量が多くなることの弊害としては、この後に形成されるＴｉなどのバリヤメタル成膜及びシリサイド化の際に、不純物拡散層まで反応が近接しやすくなり、ジャンクションリークが発生することがあった。これに対して、本実施形態によれば、上述したようにジャンクションリークの発生を抑制することができる。
【００２７】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
【００２８】
上記実施形態では、図６に示す工程において、シリコン酸化膜１２の上にバリア膜としてシリコン窒化膜１３を形成したが、シリコン酸化膜１２との加工選択性がある膜であれば良く、例えばポリシリコン膜を形成しても良い。また、上記実施形態では、ビット線コンタクトＣＢをチドリ配置するように構成したが、隣接するビット線コンタクトＣＢをずらさずに一列に並べて配置するように構成しても良い。
【００２９】
また、上記実施形態では、本発明をＮＡＮＤ型フラッシュメモリ装置に適用したが、他の半導体記憶装置、例えばＮＯＲ型フラッシュメモリ装置に適用しても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】製造工程の一段階における模式的な縦断面図（その１）
【図４】製造工程の一段階における模式的な縦断面図（その２）
【図５】製造工程の一段階における模式的な縦断面図（その３）
【図６】製造工程の一段階における模式的な縦断面図（その４）
【図７】製造工程の一段階における模式的な縦断面図（その５）
【図８】製造工程の一段階における模式的な縦断面図（その６）
【図９】製造工程の一段階における模式的な縦断面図（その７）
【図１０】製造工程の一段階における模式的な縦断面図（その８）
【図１１】製造工程の一段階における模式的な縦断面図（その９）
【図１２】製造工程の一段階における模式的な縦断面図（その１０）
【図１３】製造工程の一段階における模式的な縦断面図（その１１）
【図１４】製造工程の一段階における模式的な拡大縦断面図
【符号の説明】
【００３１】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ、３は活性領域、５はゲート酸化膜、６はフローティングゲート電極用のポリシリコン膜、７は電極間絶縁膜、８はコントロールゲート電極用のポリシリコン膜、９はシリコン窒化膜、１０はシリコン酸化膜、１１はシリコン酸化膜、１２はシリコン酸化膜、１３はシリコン窒化膜（バリヤ膜）、１５、１６は凹部、１７は第１層間絶縁膜、１８はコバルトシリサイド膜、１９はシリコン酸化膜、２０はホール、２１は溝である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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