(57)【要約】【課題】スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極間の抵抗変化率が十分に大きなスピントランジスタ、及びこのようなスピントランジスタの製造方法を提供する。【解決手段】本発明に係るスピントランジスタ３０は、固定層３、フリー層５、及び固定層３とフリー層５との間に設けられた半導体層４とを有する磁気抵抗効果素子１４と、磁気抵抗効果素子１４の積層方向の一方の端面１４Ｔ１に電気的に接続されたソース電極層１２と、磁気抵抗効果素子１４の積層方向の他方の端面１４Ｔ２に電気的に接続されたドレイン電極層２０と、半導体層４の側面４Ｌに設けられたゲート絶縁層１６を介して半導体層４の横方向に隣接するゲート電極層１８とを備えることを特徴とする。【選択図】図３
2009064826.tif 000002
【特許請求の範囲】
【請求項１】
固定層、フリー層、及び前記固定層と前記フリー層との間に設けられた半導体層を有する磁気抵抗効果素子と、
前記磁気抵抗効果素子の積層方向の一方の端面に電気的に接続されたソース電極層と、
前記磁気抵抗効果素子の積層方向の他方の端面に電気的に接続されたドレイン電極層と、
前記半導体層の側面に設けられたゲート絶縁層を介して前記半導体層の横方向に隣接するゲート電極層と、  
を備えることを特徴とするスピントランジスタ。
【請求項２】
前記ゲート電極層は、前記半導体層を横方向から挟むように一対設けられていることを特徴とする請求項１に記載のスピントランジスタ。
【請求項３】
前記ゲート電極層に電圧を印加するためのゲート電圧印加手段と、
前記ドレイン電極層に電圧を印加するためのドレイン電圧印加手段と、
をさらに備えることを特徴とする請求項１又は２に記載のスピントランジスタ。
【請求項４】
前記固定層は、非磁性層を介して積層された第一強磁性層及び第二強磁性層を含み、前記第一強磁性層と前記第二強磁性層は、それぞれの磁化方向が互いに反平行となるように交換結合していることを特徴とする請求項１〜３のいずれか一項に記載のスピントランジスタ。
【請求項５】
前記磁気抵抗効果素子の積層方向に電流を流すことにより、前記フリー層の磁化方向を反転させることが可能となっていることを特徴とする請求項１〜４のいずれか一項に記載のスピントランジスタ。
【請求項６】
前記半導体層の厚さが、１〜３０ｎｍであることを特徴とする請求項１〜５のいずれか一項に記載のスピントランジスタ。
【請求項７】
前記半導体層は、Ｓｉ、Ｇｅ及びＺｎＯからなる群から選ばれた少なくとも一種を含むことを特徴とする請求項１〜６のいずれか一項に記載のスピントランジスタ。
【請求項８】
前記フリー層及び前記固定層のうち少なくとも一方は、前記半導体層とショットキー接触していることを特徴とする請求項１〜７のいずれか一項に記載のスピントランジスタ。
【請求項９】
前記磁気抵抗効果素子は、前記フリー層と前記半導体層との間、及び前記固定層と前記半導体層との間のうち少なくとも一方に、トンネルバリア層をさらに有することを特徴とする請求項１〜７のいずれか一項に記載のスピントランジスタ。
【請求項１０】
第一電極層を形成する工程と、
固定層、フリー層、及び前記固定層と前記フリー層との間に設けられた半導体層とを有する磁気抵抗効果素子を、前記磁気抵抗効果素子の積層方向の一方の端面が前記第一電極層と電気的に接続されるように形成する工程と、
前記半導体層の側面にゲート絶縁層を形成する工程と、
前記ゲート絶縁層を介して前記半導体層の横方向に隣接するようにゲート電極層を形成する工程と、
第二電極層を、前記磁気抵抗効果素子の積層方向の他方の端面と電気的に接続されるように形成する工程と、
を備えることを特徴とするスピントランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
近年、スピンエレクトロニクスに対する研究が注目されている。スピントランジスタは、電子のスピンを利用したトランジスタであり、新技術のイノベーションを起こすものとして期待されている。スピントランジスタは、新たな構造の記憶素子（特許文献１、特許文献２参照）や、多機能の論理回路（特許文献５参照）として利用することもでき、また、磁性体プロセスを用いて製造されることから、磁性素子の制御素子としての利用も考えられる。
【０００３】
特に、特許文献１の図１１、特許文献３の図４及び特許文献４の図４においては、ソース電極及びドレイン電極を構成する２つの強磁性金属間に、非磁性の半導体層を設け、この半導体層上に、ゲート絶縁層を介してゲート電極層を設けた、又は半導体層とショットキー接触させたゲート電極を設けたスピントランジスタが開示されている。
【０００４】
この従来技術のスピントランジスタにおいては、ソース電極によってスピン偏極した電子が半導体層に注入される。即ち、ソース電極は通常の電極としての機能と、スピン偏極電子注入層としての機能とを兼ねている。また、半導体層に注入される電子のスピンの偏極方向はソース電極の磁化方向に依存し、半導体層に注入される電子のスピン偏極率はスピン偏極電子注入層であるソース電極のスピン偏極率に依存する。
【０００５】
そして、半導体層のチャネルを通ってドレイン内に注入される電子は、その偏極の方向に依存して散乱される。換言すれば、ソース電極から半導体チャネルに注入された電子は、ドレイン電極側でスピン依存散乱する。即ち、ドレイン電極は通常の電極としての機能と、特定の方向に偏極した電子を優先的に受け入れるスピンフィルタ層としての機能を兼ねている。そのため、ソース電極とドレイン電極の磁化の向きが平行の場合には、ソース・ドレイン電極間の抵抗は小さくなり、反平行の場合にはその抵抗は大きくなる。
【特許文献１】特開２００４−１１１９０４号公報
【特許文献２】国際公開ＷＯ２００４／０７９８２７号パンフレット
【特許文献３】米国第６，８７３，５４５ Ｂ２号明細書
【特許文献４】米国第５，６５４，５６６号明細書
【特許文献５】国際公開ＷＯ２００４／０８６６２５号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
スピントランジスタの記憶素子等への応用を考えた場合、スピン偏極電子注入層とスピンフィルタ層（上述の従来のスピントランジスタにおいては、ソース電極とドレイン電極）の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極間の抵抗変化率は大きい程好ましい。そして、このソース・ドレイン電極間の抵抗変化率は、ソース電極から半導体層に注入され、ドレイン電極に注入される際の電子のスピン偏極率に依存する。
【０００７】
しかしながら、従来のスピントランジスタにおいては、ソース電極から半導体層に注入されたスピン偏極電子は、ドレイン電極に到達するまでの間にスピン拡散されてスピン偏極率が減少するため、スピン偏極電子注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極間の抵抗変化率を十分に高くすることが困難であるという問題があった。
【０００８】
即ち、半導体層を通過するスピン偏極電子は、一定の距離を通過すると、半導体層内の電子等によってスピン拡散されてスピン偏極情報を失ってしまう。このようにスピン偏極電子がスピン偏極情報を失うまでに進む平均距離は、スピン拡散長と呼ばれる。このスピン拡散長はスピン偏極電子が通過する領域の電子密度が増加すると急激に減少してしまう。そして、従来のスピントランジスタにおいては、ソース電極から半導体層に注入されたスピン偏極電子は、ゲート電圧の印加によって形成された電子密度の高いチャネル内を通過してドレイン電極に到達する。そのため、ソース電極から半導体層に注入されたスピン偏極電子は、ドレイン電極に到達する前にスピン偏極率が大きく減少してしまうため、スピン偏極電子注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合におけるソース・ドレイン電極間の抵抗変化率が小さくなってしまうという問題があった。
【０００９】
このような問題は、ソース電極とドレイン電極間の距離を短くし、半導体層に形成されるチャネル長を短くすれば軽減することができる。しかし、従来技術におけるスピントランジスタでは、ソース電極とドレイン電極間の距離の短縮化には微細加工技術上の限界があり、上述の問題を十分に解決することはできなかった。
【００１０】
本発明は、このような課題に鑑みてなされたものであり、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極間の抵抗変化率が十分に大きなスピントランジスタ、及びこのようなスピントランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題を解決するため、本発明に係るスピントランジスタは、固定層、フリー層、及び固定層とフリー層との間に設けられた半導体層とを有する磁気抵抗効果素子と、磁気抵抗効果素子の積層方向の一方の端面に電気的に接続されたソース電極層と、磁気抵抗効果素子の積層方向の他方の端面に電気的に接続されたドレイン電極層と、半導体層の側面に設けられたゲート絶縁層を介して半導体層の横方向に隣接するゲート電極層とを備えることを特徴とする。
【００１２】
本発明のスピントランジスタによれば、ゲート電極層に電圧を印加することにより、この電圧に対応して半導体層内にチャネルが形成されるため、ソース電極層から固定層（又はフリー層）を経由して半導体層のチャネル内に流れ込むキャリアが増加する。そのため、通常の電界効果トランジスタと同様の機能を発揮する。また、この際、固定層（又はフリー層）はスピン偏極キャリア注入層として機能するため、固定層（又はフリー層）の磁化方向と同方向にスピン偏極したキャリアが半導体層に注入される。
【００１３】
そして、半導体層に注入されたスピン偏極キャリアは、フリー層（又は固定層）を経由してドレイン電極層に流れ込む。この際、フリー層（又は固定層）は、スピンフィルタ層として機能するため、半導体層に注入されたスピン偏極キャリアは、半導体層とフリー層（又は固定層）との界面において、スピン依存散乱することとなる。
【００１４】
即ち、スピン偏極キャリア注入層の磁化の向きがスピンフィルタ層の磁化の向きとは逆向きの場合、半導体層に注入されたスピン偏極キャリアは半導体層とスピンフィルタ層の界面において大部分が反射され、ドレイン電極層には流れ込まない。一方、スピン偏極キャリア注入層の磁化の向きがスピンフィルタ層の磁化の向きと同一の場合、半導体層に注入されたスピン偏極キャリアは半導体層とスピンフィルタ層の界面を大部分が通過し、ドレイン電極層に流れ込む。そのため、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合とでは、ソース・ドレイン電極層間の抵抗値が異なることとなる。
【００１５】
そして、本発明のスピントランジスタでは、ゲート電極層は、半導体層の側面に設けられたゲート絶縁層を介して半導体層の横方向に隣接しているため、半導体層に形成されるチャネル長は半導体層の厚さと同程度となる。そのため、スピン偏極キャリア注入層から半導体層に注入されたスピン偏極キャリアが半導体層内でスピン拡散する確率は低くなり、スピン偏極率の高いキャリアがスピンフィルタ層に到達する。従って、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極層間の抵抗変化率が十分に大きなスピントランジスタを得ることができる。
【００１６】
さらに、ゲート電極層は、半導体層を横方向から挟むように一対設けられていることが好ましい。これにより、一対のゲート電極層に電圧を印加することにより、半導体層に２つのチャネルを形成することができる。その結果、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極層間の抵抗変化率がさらに大きなスピントランジスタを得ることができる。
【００１７】
さらに、本発明に係るスピントランジスタは、ゲート電極層に電圧を印加するためのゲート電圧印加手段と、ドレイン電極層に電圧を印加するためのドレイン電圧印加手段とをさらに備えることが好ましい。これにより、容易にゲート電圧及びドレイン電圧を印加することが可能なスピントランジスタを得ることができる。
【００１８】
さらに、固定層は、非磁性層を介して積層された第一強磁性層及び第二強磁性層を含み、第一強磁性層と第二強磁性層は、それぞれの磁化方向が互いに反平行となるように交換結合していることが好ましい。これにより、固定層の磁化の向きがより安定となるため、スピントランジスタの動作を安定化させることができる。
【００１９】
さらに、本発明に係るスピントランジスタは、磁気抵抗効果素子の積層方向に電流を流すことにより、フリー層の磁化方向を反転させることが可能となっていることが好ましい。これにより、磁気抵抗効果素子に電流を流すだけで出力特性を変化させることが可能なスピントランジスタを得ることができる。また、フリー層の磁化方向を外部磁界によって反転させるための機構が不要となるため、スピントランジスタの小型化を図ることができる。さらに、フリー層の磁化方向と固定層の磁化方向とが平行の状態及び反平行の状態の２状態を１ビットに対応させると、不揮発性半導体メモリとして使用することが可能なスピントランジスタを得ることができる。
【００２０】
さらに、半導体層の厚さが、１〜３０ｎｍであることが好ましい。これにより、半導体層に注入されたスピン偏極キャリアは、半導体層内でスピン拡散することが実質的になくなり、スピン偏極キャリアはスピン偏極キャリア注入層からスピンフィルタ層までバリスティック伝導することとなる。そのため、スピンフィルタ層に到達するキャリアのスピン偏極度をより高くすることができるため、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極層間の抵抗変化率がさらに大きなスピントランジスタを得ることができる。また、半導体層の厚さは１ｎｍ以上であるため、ゲート電極層に電圧を印加していない場合にはドレイン電流は流れず、スピントランジスタの電界効果トランジスタとしての機能は保持されることとなる。
【００２１】
さらに、半導体層は、Ｓｉ、Ｇｅ及びＺｎＯからなる群から選ばれた少なくとも一種を含むことが好ましい。
【００２２】
さらに、フリー層及び固定層のうち少なくとも一方は、半導体層とショットキー接触していることが好ましい。これにより、スピン偏極キャリアが、フリー層と半導体層の界面、及び固定層と半導体層の界面を通過する際にスピン拡散される確率を減少させることができる。その結果、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極層間の抵抗変化率がさらに大きなスピントランジスタを得ることができる。
【００２３】
また、磁気抵抗効果素子は、フリー層と半導体層との間、及び固定層と半導体層との間のうち少なくとも一方に、トンネルバリア層をさらに有することが好ましい。これにより、スピン偏極キャリアがフリー層と半導体層間及び固定層と半導体層間を通過する際に、スピン偏極キャリアがスピン拡散される確率を減少させることができる。その結果、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極層間の抵抗変化率がさらに大きなスピントランジスタを得ることができる。
【００２４】
本発明に係るスピントランジスタの製造方法は、第一電極層を形成する工程と、固定層、フリー層、及び固定層とフリー層との間に設けられた半導体層とを有する磁気抵抗効果素子を、磁気抵抗効果素子の積層方向の一方の端面が第一電極層と電気的に接続されるように形成する工程と、半導体層の側面にゲート絶縁層を形成する工程と、ゲート絶縁層を介して半導体層の横方向に隣接するようにゲート電極層を形成する工程と、第二電極層を、磁気抵抗効果素子の積層方向の他方の端面と電気的に接続されるように形成する工程とを備えることを特徴とする。
【００２５】
本発明のスピントランジスタの製造方法によれば、第一電極層及び第二電極層のうちの一方をソース電極層、他方をドレイン電極層とした電界効果トランジスタを得ることができる。即ち、ゲート電極層に電圧を印加することにより、半導体層内にチャネルが形成されるため、ソース電極層から固定層（又はフリー層）を経由して半導体層のチャネル内に流れ込むキャリアが増加する。そのため、通常の電界効果トランジスタと同様の機能を発揮する。また、この際、固定層（又はフリー層）はスピン偏極キャリア注入層として機能するため、固定層（又はフリー層）の磁化方向と同方向にスピン偏極したキャリアが半導体層に流れ込む。
【００２６】
そして、半導体層に注入されたスピン偏極キャリアは、フリー層（又は固定層）を経由してドレイン電極層に流れ込む。この際、フリー層（又は固定層）は、スピンフィルタ層として機能するため、半導体層に注入されたスピン偏極キャリアは、半導体層とフリー層（又は固定層）との界面において、スピン依存散乱することとなる。
【００２７】
即ち、スピン偏極キャリア注入層の磁化の向きがスピンフィルタ層の磁化の向きとは逆向きの場合、半導体層内に注入されたスピン偏極キャリアは半導体層とスピンフィルタ層の界面において大部分が反射され、ドレイン電極層にはあまり流れ込まない。一方、スピン偏極キャリア注入層の磁化の向きがスピンフィルタ層の磁化の向きと同一の場合、半導体層内に注入されたスピン偏極キャリアは半導体層とスピンフィルタ層の界面を大部分が通過し、ドレイン電極層に流れ込む。そのため、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合とでは、ソース・ドレイン電極層間の抵抗値が異なることとなる。
【００２８】
そして、本発明のスピントランジスタの製造方法によって得られるスピントランジスタにおいては、ゲート電極層は、半導体層の側面に設けられたゲート絶縁層を介して半導体層の横方向に隣接しているため、半導体層に形成されるチャネル長は半導体層の厚さと同程度となる。この半導体層の厚さは半導体層を形成する際の成膜条件によって容易に制御可能であり、薄くすることが可能である。そのため、チャネル長の短縮化が微細加工技術上の制限を受ける従来のスピントランジスタと比較して、チャネル長を短くすることが可能である。これにより、スピン偏極キャリア注入層から半導体層に注入されたスピン偏極キャリアが半導体層内でスピン拡散される確率を低減させ、スピン偏極率の高いキャリアをスピンフィルタ層に到達させることができる。その結果、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極層間の抵抗変化率が十分に大きなスピントランジスタを得ることができる。
【発明の効果】
【００２９】
本発明によれば、スピン偏極キャリア注入層とスピンフィルタ層の磁化の向きが平行の場合と反平行の場合における、ソース・ドレイン電極間の抵抗変化率が十分に大きなスピントランジスタ、及びこのようなスピントランジスタの製造方法が提供される。
【発明を実施するための最良の形態】
【００３０】
以下、実施の形態に係るスピントランジスタ及びその製造方法について、添付図面を参照しながら詳細に説明する。なお、各図面において、同一要素には同一符号を用いることとし、重複する説明は省略する。また、図面中の構成要素内及び構成要素間の寸法比は、図面の見易さのため、それぞれ任意となっている。
【００３１】
図１は、本実施形態に係るスピントランジスタ３０の斜視図であり、図２は、図１のＩＩ−ＩＩ線に沿ったスピントランジスタ３０の端面図である。なお、図１においては、図面の見易さのため、図２におけるシリコン基板１０、ゲート絶縁層１６、及び保護層２２の図示を省略している。
【００３２】
図１及び図２に示すように、スピントランジスタ３０は、Ｚ軸に沿った方向を積層方向とする磁気抵抗効果素子１４と、磁気抵抗効果素子１４の積層方向の一方の端面１４Ｔ１に電気的に接続されたソース電極層１２と、磁気抵抗効果素子１４の積層方向の他方の端面１４Ｔ２に電気的に接続されたドレイン電極層２０と、磁気抵抗効果素子１４の側面１４Ｌに設けられたゲート絶縁層１６を介して磁気抵抗効果素子１４の横方向に隣接するゲート電極層１８とを備えている。
【００３３】
磁気抵抗効果素子１４は、後述するように複数の層がＺ軸に沿った方向に積層された磁気抵抗効果を有する素子である。ソース電極層１２及びドレイン電極層２０は、それぞれＹ軸に沿った方向に凸部を有する平面的な形状の電極層であり、それぞれのＹ軸に沿った方向の凸部間に磁気抵抗効果素子１４が配置されている。また、ドレイン電極層２０は、Ｚ軸に沿った方向に凹部及び凸部を有しており、このＺ軸に沿った方向の凸部が磁気抵抗効果素子１４の積層方向の他方の端面１４Ｔ２と接している。ソース電極層１２及びドレイン電極層２０は、例えばＣｕ等の金属で形成されており、それぞれ磁気抵抗効果素子１４と電気的に接続されている。なお、ソース電極層１２及びドレイン電極層２０はこのような形状に限られず、例えばＺ軸に沿った方向から見て矩形状等であってもよく、ドレイン電極層２０は、後述のようにゲート電極層１８と電気的に絶縁されていれば、Ｚ軸に沿った方向の凹部及び凸部はなくてもよい。
【００３４】
また、図２に示すように、ソース電極層１２、磁気抵抗効果素子１４及びドレイン電極層２０は、この順にシリコン基板上に積層されている。ゲート絶縁層１６は、磁気抵抗効果素子１４の側面１４Ｌ、即ち、磁気抵抗効果素子１４の積層方向と直交する直線と交差する側面１４Ｌに設けられている。また、ゲート絶縁層１６は、ゲート電極層１８をシリコン基板１０、ソース電極層１２、及び磁気抵抗効果素子１４から電気的に絶縁するための下部ゲート絶縁層１６ａと、ゲート電極層１８をドレイン電極層２０から電気的に絶縁するための上部ゲート絶縁層１６ｂとから構成されている。下部ゲート絶縁層１６ａ及び上部ゲート絶縁層１６ｂは、それぞれＳｉＯ２等の絶縁体で形成されている。なお、上部及び下部という用語は、それぞれ相対的なＺ軸の正側の位置及び負側の位置を意味するものであり、重力の方向とは無関係である。
【００３５】
一対のゲート電極層１８は、磁気抵抗効果素子１４の横方向に隣接するように、即ち、
磁気抵抗効果素子１４に対して磁気抵抗効果素子１４の積層方向と直交する方向に隣接するようにゲート絶縁層１６を介して設けられている。また、ゲート電極層１８は、ソース電極層１２及びドレイン電極層２０と同様の材料で形成されている。
【００３６】
そして、ドレイン電極層２０及び上部ゲート絶縁層１６ｂを覆うように、ＳｉＯ２等の絶縁体からなる保護層２２が形成されている。
【００３７】
また、図１及び図２に示すように、ソース電極層１２、ドレイン電極層２０、及びゲート電極層１８には、それぞれ一対のソース電極層用パッド２４、ドレイン電極層用パッド２８、及びゲート電極層用パッド２６が電気的に接触するように設けられている。ソース電極層用パッド２４、ドレイン電極層用パッド２８、及びゲート電極層用パッド２６は、それぞれの一部が保護層２２の外部に突出しており、その他の部分は保護層２２内に埋設されている。
【００３８】
そのため、ゲート電極層用パッド２６とソース電極層用パッド２４との間に電圧を印加することにより、スピントランジスタ３０にゲート電圧を印加することができる。同様に、ドレイン電極層用パッド２８とソース電極層用パッド２４との間に電圧を印加することより、スピントランジスタ３０にドレイン電圧を印加することができる。即ち、ゲート電極層用パッド２６とソース電極層用パッド２４とでゲート電圧印加手段となり、ドレイン電極層用パッド２８とソース電極層用パッド２４とでドレイン電圧印加手段となる。
【００３９】
なお、図１においては、ソース電極層用パッド２４、ドレイン電極層用パッド２８、及びゲート電極層用パッド２６のうち保護層２２内に埋設されている部分を破線で示している。また、ソース電極層用パッド２４及びドレイン電極層用パッド２８は、ソース電極層１２及びドレイン電極層２０にそれぞれ２つ設けられているが、１つ設けられていてもよく、３つ以上設けられていてもよい。
【００４０】
次に、図３を用いて、磁気抵抗効果素子１４及びその近傍の構成について詳細に説明する。図３は、図２における磁気抵抗効果素子１４付近の拡大断面図である。
【００４１】
図３に示すように、磁気抵抗効果素子１４は、固定層３、フリー層５、及び固定層３とフリー層５との間に設けられた半導体層４を有している。具体的には、磁気抵抗効果素子１４は、ソース電極層１２と接する反強磁性層２と、反強磁性層２と交換結合して磁化の向き３ＡＭがＸ軸の正方向に固定された下部強磁性層３Ａ（第一強磁性層）と、Ｒｕなどの導電性金属からなる非磁性層３Ｂと、非磁性層３Ｂを介して磁化の向き３ＣＭが下部強磁性層３Ａの磁化の向き３ＡＭと反対向き（Ｙ軸の負方向）に固定された上部強磁性層３Ｃ（第二強磁性層）と、上部強磁性層３Ｃとショットキー接触する半導体層４と、半導体層４とショットキー接触し強磁性材料で構成されたフリー層５とが、この順に積層されたものである。また、磁気抵抗効果素子１４の厚さ１４ｔの範囲は、特に制限されないが、例えば２０〜１００ｎｍである。なお、反強磁性層２とソース電極層１２との間に、Ｔａ等の下地層を挿入してもよく、また、フリー層５とドレイン電極層２０との間に、Ｔａ等のキャップ層を挿入してもよい。
【００４２】
強磁性とは、隣り合うスピンが同一の方向を向いて整列し、全体として大きな磁気モーメントを持つ物質の磁性であり、強磁性体は外部磁場が無い場合においても自発磁化を有する。室温で強磁性を示す物質としては、Ｆｅ、Ｃｏ、Ｎｉ及びＧｄがある。下部強磁性層３Ａ、上部強磁性層３Ｃ、及びフリー層５を構成する強磁性材料としては、Ｃｏ、Ｎｉ−Ｆｅ合金、Ｃｏ−Ｆｅ合金等を好適に用いることができ、また、後述のようにスピン偏極キャリア注入機能又はスピンフィルタ機能を高める観点から、室温におけるスピン分極率がほぼ１００％であるハーフメタル、具体的には、ＮｉＭｎＳｂやＣｏＭｎＳｉなどのホイスラー合金、ＣｒＡｓやＣｒＳｂなどの閃亜鉛鉱型化合物、Ｌａ０．７Ｓｒ０．３ＭｎＯ３などのペロブスカイト型化合物等を好適に用いることができる。反強磁性層２を構成する反強磁性体としては、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎ、ＮｉＭｎ等を用いることができる。
【００４３】
半導体層４を構成する材料としては、Ｓｉ、Ｇｅ又はＺｎＯ、或いはこれらの材料からなる群から選ばれた少なくとも一種を含むものを好適に用いることができる。半導体層４の導電型は、ｎ型及びｐ型のいずれも可能である。また、半導体層４の厚さ４ｔの範囲は、後述のように半導体層４内に形成されるチャネル長を十分に短くする観点から、好ましくは１〜３０ｎｍ、さらに好ましくは１〜２０ｎｍである。
【００４４】
また、ゲート絶縁層１６は、磁気抵抗効果素子１４の側面１４Ｌの一部である半導体層４の側面４Ｌ、即ち、半導体層４の積層方向と直交する直線と交差する側面４Ｌに設けられている。
【００４５】
一対のゲート電極層１８は、半導体層４の横方向に隣接するように、即ち、半導体層４に対して半導体層４の積層方向と直交する方向に隣接するようにゲート絶縁層１６を介して設けられている。そして、下部ゲート絶縁層１６ａの幅１６ａｗ、即ち、半導体層４とゲート電極層１８との離間距離１６ａｗは、後述のようにゲート電極層１８とソース電極層１２との間に電圧を印加した場合に半導体層４内にチャネルが形成される大きさにされており、例えば、１〜１０ｎｍとされている。
【００４６】
次に、図１に示した本実施形態のスピントランジスタ３０の動作について説明する。
【００４７】
図４は、図２及び図３に示したゲート絶縁層１６を介してゲート電極層１８に隣接する半導体層４、半導体層４とソース電極層１２との間に配置された上部強磁性層３Ｃ、及び半導体層４とドレイン電極層２０との間に配置されたフリー層５のエネルギーバンド図である。同図では、半導体層４の導電型がｎ型であって、ゲート電極層１８に電圧を印加せず、ドレイン電極層２０に電圧を印加した場合を示している。なお、ドレイン電極層２０への電圧の印加とは、ドレイン電極層用パッド２８及びソース電極層用パッド２４を介して、ドレイン電極層２０とソース電極層１２との間に電圧を印加することを意味する（図１〜図３参照）。また、エネルギーバンド図においては、縦の正方向に大きいほどエネルギーが高く、縦の負方向に大きいほど電位が高い。
【００４８】
ソース電極層１２から強磁性材料で構成された上部強磁性層３Ｃに注入された電子ｅｍは、上部強磁性層３Ｃの磁化の向き３ＣＭと同じ方向（但し、電子の符号は負）の偏極スピンを有する。上部強磁性層３Ｃと半導体層４との間のショットキー接触ＳＪによって形成されたポテンシャル障壁（空乏層）ＰＢの厚みｔは、トンネル効果が生じる厚みよりも大きく、上部強磁性層３Ｃ内の電子ｅｍは半導体層４内には注入されない。なお、同図中のＥｃは半導体層４の伝導帯の下端のエネルギー準位、Ｅｖは価電子帯の上端のエネルギー準位を示している。
【００４９】
図５は、図４と同じ箇所のエネルギーバンド図である。同図では、ゲート電極層１８及びドレイン電極層２０に電圧を印加した場合を示している。なお、ゲート電極層１８への電圧の印加とは、ゲート電極層用パッド２６及びソース電極層用パッド２４を介して、ゲート電極層１８とソース電極層１２との間に電圧を印加することを意味する（図１〜図３参照）。
【００５０】
図１〜図３のゲート電極層１８に正電位を印加することにより、この正電位に対応して半導体層４内のゲート電極層１８と隣接する部分にｎ型のチャネルが形成される。即ち、半導体層４内において、その厚さ方向にｎ型のチャネルが形成される。このチャネルの形成と同時に、上部強磁性層３Ｃと半導体層４との間のショットキー接触ＳＪによって形成されたポテンシャル障壁ＰＢの厚みｔが減少し、半導体層４のチャネル内に流れ込む電子ｅｓが増加する。このようにゲート電圧の有無によって、ソース電極層１２から上部強磁性層３Ｃを経由して半導体層４のチャネル内に流れ込む電子数を制御することが可能であるため、本実施形態のスピントランジスタ３０は通常の電界効果トランジスタと同様の機能を発揮する。
【００５１】
また、上述のように上部強磁性層３Ｃから半導体層４内に注入された電子ｅｓは、上部強磁性層３Ｃと同方向にスピン偏極している。即ち、固定層３は、半導体層４と接する上部強磁性層３Ｃと同方向にスピン偏極した電子を半導体層４内に注入するスピン偏極キャリア注入層３として機能する。なお、磁化の向き３ＣＭに平行なスピンの電子の状態密度と、反平行なスピンの状態密度との比は、磁化の向き３ＣＭに平行な電子の数と、反平行な電子の数との比となる。また、固定層３は上部強磁性層３Ｃと下部強磁性層３Ａの２つの強磁性層を有しているが、固定層３は上部強磁性層３Ｃと同方向にスピン偏極した電子を半導体層４内に注入するため、スピン偏極キャリア注入層３の磁化方向とは、半導体層４と接する上部強磁性層３Ｃの磁化方向３ＣＭを意味する。
【００５２】
そして、図５に示すように上部強磁性層３Ｃの磁化の向き３ＣＭがフリー層５の磁化の向き５Ｍとは逆向きの場合、この半導体層４内に注入されたスピン偏極電子ｅｓは、磁気抵抗効果によって半導体層４とフリー層５の界面で大部分が反射され、ドレイン電極層２０にはあまり流れ込まない。
【００５３】
次に、フリー層５の磁化の方向５Ｍを反転させて上部強磁性層３Ｃの磁化の向き３ＣＭと同方向とした場合について図６を用いて説明する。図６は、図４と同じ箇所のエネルギーバンド図である。同図では、ゲート電極層１８及びドレイン電極層２０に電圧を印加し、かつ、フリー層５の磁化の方向５Ｍを反転させて上部強磁性層３Ｃの磁化の向き３ＣＭと同方向とした状態を示している。
【００５４】
図６に示す状態の場合、上部強磁性層３Ｃの磁化の向き３ＣＭがフリー層５の磁化の向き５Ｍと同一であるため、半導体層４内に注入された電子ｅｓは、磁気抵抗効果によって半導体層４とフリー層５の界面で反射されることはなく、大部分がドレイン電極層２０に流れ込む。
【００５５】
なお、フリー層５を構成する強磁性材料とは、自発磁化を有するものであり、外部磁場が存在しないときにおいても磁気モーメントを有するものである。磁気モーメントの方向に平行なスピンを持つ電子の状態と、反平行なスピンを持つ電子の状態では、エネルギーが異なる。そのため、スピンの向きによって伝導する電子の数が異なることとなる。
【００５６】
また、上述のように半導体層４からフリー層５にスピン偏極電子ｅｓが流れ込む場合には、磁気抵抗効果が生じる。具体的には、スピン偏極電子ｅｓが半導体層４とフリー層５の界面を通過してドレイン電極層２０に移動するときにおいては、スピン偏極電子ｅｓのスピンの方向と、フリー層５の磁化の方向５Ｍとの相対方向に依存して、スピン偏極電子ｅｓが半導体層４とフリー層５の界面を通過する確率が変化する。従って、フリー層５は、その磁化方向５Ｍと同方向にスピン偏極した電子を優先的に通過させるスピンフィルタ層５として機能する。
【００５７】
そして、スピン偏極電子ｅｓの偏極方向は上部強磁性層３Ｃの磁化の向き３ＣＭで決定されるため、スピン偏極キャリア注入層３（固定層３）とスピンフィルタ層５（フリー層５）の磁化の向き３ＣＭ及び５Ｍが平行の場合と反平行の場合とでは、ゲート電圧値が同じであってもソース電極層１２とドレイン電極層２０間の抵抗値が異なることとなる。また、スピン偏極キャリア注入層３とスピンフィルタ層５の磁化の向きが平行の場合と反平行の場合における、ソース電極層１２とドレイン電極層２０間の抵抗変化率は、半導体層４内に注入されたスピン偏極電子ｅｓのスピンフィルタ層５に到達する際のスピン偏極率が高い程高くなる。
【００５８】
以上のように、上述のスピントランジスタ３０では、上部強磁性層３Ｃは強磁性体金属であり、半導体層４の導電型はｎ型であり、この強磁性体金属の仕事関数φｍ、及び半導体層４の仕事関数φｓは、φｍ＞φｓの関係を満たしている。
【００５９】
すなわち、上部強磁性層３Ｃと半導体層４とはショットキー接触ＳＪを形成しており、ショットキー接触ＳＪにより形成されるポテンシャル障壁ＰＢの厚みｔは、ゲート電極層１８へ印加される電位に応じてトンネル効果が生じる厚み以下に減少可能である。
【００６０】
仕事関数がφｍ＞φｓの関係を満たす場合には、上部強磁性層３Ｃと半導体層４との間にスパイク状のポテンシャル障壁ＰＢが形成される。このポテンシャル障壁ＰＢにより、ゲート電極層１８に正電位を印加するまでは、平衡状態においては（図４）、上部強磁性層３Ｃから半導体層４内には電子ｅｍが流れ込みにくくなるが、ゲート電位を上昇させた場合には（図５、図６）、印加された電位に応じて半導体層４のエネルギーが低下するため、スパイク状のポテンシャル障壁ＰＢの厚みｔが減少し、トンネル効果によって上部強磁性層３Ｃから半導体層４内に電子ｅｍが流れ込むことができる。
【００６１】
また、図４〜図６を参照すると、フリー層５を構成する金属のフェルミ準位ＥＦと、これに隣接する半導体層４の伝導帯Ｅｃの下端との間には、電位差φＤが存在している。ゲート電圧の印加により、半導体層４のエネルギーバンドが曲がる結果、ポテンシャル障壁ＰＢが薄くなるので、電子ｅｍが上部強磁性層３Ｃから半導体層４の伝導帯にトンネルするようになり、スピントランジスタ３０に電流が流れる。フリー層５では、拡散伝導または、全く散乱が無い理想的な場合にはバリスティック伝導により、半導体層４からフリー層５に電子ｅｓが移動し、この結果としてフリー層５と半導体層４との界面での電位差φＤが定まる。
【００６２】
また、上述のスピントランジスタ３０においては、磁気抵抗効果素子１４の積層方向に電流を流すことにより、下記の原理によりフリー層５の磁化方向５Ｍを反転させることが可能となっている。即ち、図３において、磁気抵抗効果素子１４に対してＺ軸の正側から負側に向かう方向に電流を流すと、上部強磁性層３Ｃからスピン偏極した電子が半導体層４を経由してフリー層５に注入される。図３のように上部強磁性層３Ｃの磁化の向き３ＣＭと、フリー層５の磁化の向き５Ｍが反平行の場合、半導体層４内のスピン偏極電子ｅｓの大部分は半導体層４とフリー層５の界面で散乱されるが、その一部はフリー層５内に注入される。すると、フリー層５の磁化の向き５Ｍは、上部強磁性層３Ｃの磁化の向き３ＣＭと平行となるように回転するようなトルクを受ける。そして、このトルクが一定以上の大きさの場合、フリー層５の磁化の向き５Ｍは、上部強磁性層３Ｃの磁化の向き３ＣＭと平行となるように反転する。
【００６３】
その後、さらにフリー層５の磁化の向き５Ｍを上部強磁性層３Ｃの磁化の向き３ＣＭと反平行になるように反転させるためには、磁気抵抗効果素子１４に流す電流の極性を逆にする。この場合、フリー層５からは上部強磁性層３Ｃと同方向に偏極する電子が優先的に上部強磁性層３Ｃ内に流れ込む。すると、フリー層５内には上部強磁性層３Ｃと反対方向に偏極する電子が残り、この電子によってフリー層５の磁化の向き５Ｍは、上部強磁性層３Ｃの磁化の向き３ＣＭと反平行となるように回転するようなトルクを受ける。そして、このトルクが一定以上の大きさの場合、フリー層５の磁化の向き５Ｍは、上部強磁性層３Ｃの磁化の向き３ＣＭと反平行になるように反転する。
【００６４】
実際に磁気抵抗効果素子１４に電流を流すことによってフリー層５の磁化方向５Ｍを反転させられるか否かは、フリー層５の磁化方向５Ｍが受けるトルクの大きさや、フリー層５の材質、形状等に依存する。また、このトルクの大きさは、磁気抵抗効果素子１４に流す電流の大きさや、フリー層５や固定層３に流れる電子のスピン偏極率等に依存する。本実施形態に係るスピントランジスタ３０においては、これらの条件が適切に調整されており、磁気抵抗効果素子１４に電流を流すことによってフリー層５の磁化方向５Ｍを反転させることが可能となっている。
【００６５】
次に、半導体層４の導電型がｐ型である場合について説明する。この場合のスピントランジスタ３０の構造は図１等に示したものと同一である。
【００６６】
図７は、図２及び図３に示したゲート絶縁層１６を介してゲート電極層１８に隣接する半導体層４、半導体層４とソース電極層１２との間に配置された上部強磁性層３Ｃ、及び半導体層４とドレイン電極層２０との間に配置されたフリー層５のエネルギーバンド図である。同図では、半導体層４の導電型がｐ型であって、ゲート電極層１８に電圧を印加せず、ドレイン電極層２０に電圧を印加した場合を示している。
【００６７】
上部強磁性層３Ｃと半導体層４との界面はショットキー接触ＳＪを形成しており、ゲート電圧を印加しないときには、半導体層４内の正孔は上部強磁性層３Ｃ及びフリー層５のいずれにも注入されず、上部強磁性層３Ｃ内の電子ｅｍは、半導体層４のエネルギーバンドの曲がりの山を越えられないため、半導体層４内には注入されない。
【００６８】
図８は、図７と同じ箇所のエネルギーバンド図である。同図では、ゲート電極層１８及びドレイン電極層２０に電圧を印加した場合を示している。
【００６９】
図１〜図３のゲート電極層１８に正電位を印加することにより、この正電位に対応して半導体層４内のゲート電極層１８と隣接する部分にｎ型のチャネルが形成される。即ち、半導体層４内において、その厚さ方向にｎ型のチャネルが形成される。このチャネルの形成と同時に、半導体層４のエネルギーバンドの山の高さ（エネルギー）が低下し、上部強磁性層３Ｃ内の電子ｅｍは、半導体層４内に注入される。上部強磁性層３Ｃは強磁性体からなるため、上部強磁性層３Ｃから半導体層４内に注入された電子ｅｓは、一方向のスピンを有している。
【００７０】
フリー層５の磁化の向き５Ｍが、上部強磁性層３Ｃの磁化の向き３ＣＭとは逆向きの場合、この電子ｅｓは、磁気抵抗効果によって半導体層４とフリー層５の界面において大部分が反射され、フリー層５にはあまり流れ込まない。
【００７１】
次に、フリー層５の磁化の方向５Ｍを反転させて上部強磁性層３Ｃの磁化の向き３ＣＭと同方向とした場合について図９を用いて説明する。図９は、図７と同じ箇所のエネルギーバンド図である。同図では、ゲート電極層１８及びドレイン電極層２０に電圧を印加し、かつ、フリー層５の磁化の向き５Ｍを反転させた状態を示している。
【００７２】
図９に示す状態の場合、フリー層５の磁化の向き５Ｍが上部強磁性層３Ｃの磁化の向き３ＣＭと同一であるため、半導体層４の反転チャネル内に注入された電子ｅｓは、半導体層４とフリー層５の界面を通過して、フリー層５に流れ込む。なお、フリー層５に生じる電位差φＤは、フリー層５の磁化の向き５Ｍが上部強磁性層３Ｃの磁化の向き３ＣＭと平行の場合には、反平行の場合よりも小さい。
【００７３】
以上のように、半導体層４の導電型がｐ型のスピントランジスタ３０では、上部強磁性層３Ｃは強磁性体金属であり、上部強磁性層３Ｃを構成する強磁性体金属の仕事関数φｍ、及び半導体層４の仕事関数φｓは、φｍ＜φｓの関係を満たしており、上部強磁性層３Ｃと半導体層４とはショットキー接触しており、半導体層４の伝導帯の下端の電位は、ゲート電極層１８へ印加される電位に応じて、上部強磁性層３Ｃから半導体層４へ電子が流れるように上昇可能である。
【００７４】
仕事関数がφｍ＜φｓの関係を満たす場合には、価電子帯の上端Ｅｖと金属との間には、正孔に対するポテンシャル障壁ＰＢが生じる一方で、半導体層４の金属との界面の近傍には電子ｅｍに対する緩やかなエネルギー障壁ＥＰが存在するため（図７参照）、キャリアの移動は生じず、平衡状態においては、上部強磁性層３Ｃから半導体層４内には電子は流れ込まない。ゲート電位を上昇させた場合には、ゲート電位の上昇に応じて半導体層４のゲート電極層１８に隣接する部分に電子が集まってくるが、これと共に、印加された電位に応じて緩やかなエネルギー障壁ＥＰは低下し、換言すれば、伝導帯Ｅｃの下端の電位が上昇し、上部強磁性層３Ｃから半導体層４内に電子ｅｍが流れ込むことができるようになる。
【００７５】
次に、本実施形態に係るスピントランジスタ３０の製造方法を、図１０〜図１６を用いて説明する。図１０〜図１６の（Ａ）はスピントランジスタ３０の中間体の平面図である。また、図１０〜１５の（Ｂ）及び図１６の（Ｂ）（Ｃ）及び（Ｄ）は、それぞれ各図の平面図（Ａ）における所定の線に沿ったスピントランジスタ３０の中間体の端面図である。
【００７６】
まず、図１０に示すように、シリコン基板１０上に所定形状にパターニングされたＣｕ等の導電性材料からなるソース電極層１２（第一電極層）を形成し、全面に磁気抵抗効果素子１４をソース電極層１２と電気的に接続されるように形成し、将来磁気抵抗効果素子１４を残す部分にパターニングされたレジストマスク１５を形成する。ここで、ソース電極層１２及び磁気抵抗効果素子１４は、例えばスパッタリング装置を用いて成膜することができる。
【００７７】
続いて、図１１に示すように、磁気抵抗効果素子１４のうちレジストマスク１５によってマスクされていない部分を、イオンミリング等によって除去する。これにより、磁気抵抗効果素子１４のパターンが形成される。
【００７８】
次に、図１２に示すように、磁気抵抗効果素子１４の側面と、ソース電極層１２とシリコン基板１０の露出表面に、ＳｉＯ２等からなる下部ゲート絶縁層１６ａを形成した後、この下部ゲート絶縁層１６ａを介して磁気抵抗効果素子１４の横方向に隣接するようにパターニングされたＣｕ等の導電性材料からなる一対のゲート電極層１８を形成する。ここで、下部ゲート絶縁層１６ａは、例えばＳｉ（ＯＣ２Ｈ５）４を用いたＣＶＤ装置によって成膜することができる。
【００７９】
そして、図１３に示すように、ＳｉＯ２等からなる上部ゲート絶縁層１６ｂを全面に成膜した後、ＣＭＰ等によって表面全体を平坦化し、上部ゲート絶縁層１６ｂのうち磁気抵抗効果素子１４の上に積層している部分にスルーホールを形成して磁気抵抗効果素子１４を露出させる。このスルーホールは、例えば、平坦化された上部ゲート絶縁層１６ｂ上のスルーホールの形成予定領域以外をマスクするレジストパターンを形成した後に、上部ゲート絶縁層１６ｂのうちのマスクされていない領域を例えばＣ４Ｆ８等を用いた反応性イオンエッチング装置等によって除去し、レジストパターンを除去することにより形成することができる。
【００８０】
続いて、図１４に示すように、所定形状にパターニングされたＣｕ等の導電性材料からなるドレイン電極層２０を、磁気抵抗効果素子１４と電気的に接続されるように例えばスパッタリング装置を用いて形成する。
【００８１】
次に、図１５に示すように、例えばＳｉ（ＯＣ２Ｈ５）４を用いたＣＶＤ装置によって全体にＳｉＯ２等からなる保護層２２を形成した後に、表面をＣＭＰ等によってラッピングして平坦化する。
【００８２】
そして、図１６に示すように、保護層２２の表面に、将来ドレイン電極層用パッド２８、ソース電極層用パッド２４、及びゲート電極層用パッド２６を形成する領域以外をレジストでマスクし、マスクされていない領域の保護層２２を、例えばＣ４Ｆ８等を用いた反応性イオンエッチング装置等によって除去してドレイン電極層２０、ソース電極層１２、及びゲート電極層１８に達するスルーホールを形成し、スパッタ装置等によってＡｕ等の導電性材料を成膜して一対のドレイン電極層用パッド２８、ソース電極層用パッド２４、及びゲート電極層用パッド２６を形成する。
【００８３】
その後、固定層３の上部強磁性層３Ｃ及び下部強磁性層３Ａの磁化方向３ＣＭ及び３ＡＭを固定するために、Ｘ軸方向に磁場を印加した状態で反強磁性層２のブロッキング温度程度まで加熱した後に冷却する（図３参照）。これにより、上部強磁性層３Ｃ及び下部強磁性層３Ａの磁化方向３ＣＭ及び３ＡＭが固定されるのと同時に、フリー層５の磁化容易軸がＸ軸方向に設定される。以上の工程により、本実施形態のスピントランジスタ３０が得られる。
【００８４】
上述のような本実施形態のスピントランジスタ３０では、ゲート電極層１８は、半導体層４の側面４Ｌに設けられたゲート絶縁層１６を介して半導体層４の横方向に隣接しているため、半導体層４に形成されるチャネル長は半導体層４の厚さ４ｔと同程度となる（図３参照）。この半導体層４の厚さ４ｔは、半導体層４の積層方向の厚さであるため、半導体層４を形成する際の成膜条件によって容易に制御可能であり、薄くすることが可能である。そのため、チャネル長の短縮化が微細加工技術上の制限を受ける従来のスピントランジスタと比較して、チャネル長を短くすることが可能である。
【００８５】
さらに、本実施形態の場合半導体層４の厚さ４ｔの範囲は、好ましくは１〜３０ｎｍ、さらに好ましくは１〜２０ｎｍとされているため、半導体層４に注入されたスピン偏極電子ｅｓは、半導体層４内でスピン拡散することが実質的になくなり、スピン偏極電子ｅｓはスピン偏極キャリア注入層３からスピンフィルタ層５までバリスティック伝導することとなる。これにより、スピン偏極率の高い電子がスピンフィルタ層５に到達する。その結果、スピン偏極キャリア注入層３とスピンフィルタ層５の磁化の向きが平行の場合と反平行の場合における、ソース電極層１２及びドレイン電極層２０間の抵抗変化率が十分に大きなスピントランジスタを得ることができる。また、半導体層４の厚さは１ｎｍ以上であるため、ゲート電極層１８に電圧を印加していない場合にはドレイン電流は流れず、スピントランジスタ３０の電界効果トランジスタとしての機能は保持されている。
【００８６】
さらに、本実施形態のスピントランジスタ３０においては、ゲート電極層１８は、半導体層４を横方向から挟むように一対設けられている（図２及び図３参照）。そのため、一対のゲート電極層１８に電圧を印加することにより、半導体層４に２つのチャネルを形成することができる。その結果、スピン偏極キャリア注入層３とスピンフィルタ層５の磁化の向き３ＣＭと５Ｍが平行の場合と反平行の場合における、ソース電極層１２とドレイン電極層２０間の抵抗変化率がさらに大きなスピントランジスタが得られる。
【００８７】
さらに、本実施形態のスピントランジスタ３０は、ゲート電極層１８に電圧を印加するためのゲート電圧印加手段であるゲート電極層用パッド２６及びソース電極層用パッド２４と、ドレイン電極層２０に電圧を印加するためのドレイン電圧印加手段であるドレイン電極層用パッド２８及びソース電極層用パッド２４とを備えている（図１及び図２参照）。そのため、容易にゲート電圧及びドレイン電圧を印加することが可能なスピントランジスタ３０が得られる。
【００８８】
さらに、本実施形態のスピントランジスタ３０は、固定層３は、非磁性層３Ｂを介して積層された下部強磁性層３Ａ及び上部強磁性層３Ｃを含み、下部強磁性層３Ａと上部強磁性層３Ｃは、それぞれの磁化方向が互いに反平行となるように交換結合している（図３参照）。そのため、固定層３の磁化の向き３ＣＭがより安定となるため、スピントランジスタ３０の動作が安定化されている。
【００８９】
さらに、本実施形態のスピントランジスタ３０は、磁気抵抗効果素子１４の積層方向に電流を流すことにより、フリー層５の磁化方向５Ｍを反転させることが可能となっている。そのため、磁気抵抗効果素子１４に電流を流すだけで出力特性を変化させることが可能なスピントランジスタ３０が得られる。また、フリー層５の磁化方向５Ｍを外部磁界によって反転させるための機構が不要となるため、スピントランジスタ３０の小型化が図られている。さらに、フリー層５の磁化方向５Ｍと固定層３の磁化方向３ＣＭとが平行の状態及び反平行の状態の２状態を１ビットに対応させると、不揮発性半導体メモリとして使用することが可能なスピントランジスタ３０が得られる。
【００９０】
さらに、本実施形態のスピントランジスタ３０は、フリー層５及び固定層３は、それぞれ半導体層４とショットキー接触している。そのため、スピン偏極電子ｅｓが、フリー層５と半導体層４の界面、及び固定層３と半導体層４の界面を通過する際にスピン拡散される確率が減少させられている。その結果、スピン偏極キャリア注入層３とスピンフィルタ層５の磁化の向き３ＣＭ及び５Ｍが平行の場合と反平行の場合における、ソース電極層１２及びドレイン電極層２０間の抵抗変化率が十分に大きなスピントランジスタが得られる。
【００９１】
本発明は上記実施形態に限定されるものではなく、様々な変形態様が可能である。
【００９２】
例えば、図１７に示すように、磁気抵抗効果素子１４ａは、フリー層５と半導体層４との間、及び固定層３と半導体層４との間に、それぞれトンネルバリア層８及び７をさらに有してもよい。これにより、上述の実施形態のようにフリー層５及び固定層３をそれぞれ半導体層４とショットキー接触させた場合と同様に、スピン偏極電子がフリー層５と半導体層４間及び固定層３と半導体層４間を通過する際に、スピン偏極電子がスピン拡散される確率を減少させることができる。その結果、スピン偏極キャリア注入層３とスピンフィルタ層５の磁化の向き３ＣＭ及び５Ｍが平行の場合と反平行の場合における、ソース電極層１２及びドレイン電極層２０間の抵抗変化率が十分に大きなスピントランジスタが得られる。また、磁気抵抗効果素子１４ａは、トンネルバリア層８及び７のいずれか一方のみを有していてもよい。
【００９３】
また、上述の実施形態においては、フリー層５及び固定層３は、それぞれ半導体層４とショットキー接触しているが、一方のみショットキー接触して他方はオーミック接触する態様であってもよく、或いは両方がオーミック接触する態様であってもよい。
【００９４】
また、上述の実施形態においては、磁気抵抗効果素子１４の積層方向に電流を流すことにより、フリー層５の磁化方向５Ｍを反転させることが可能となっているが、フリー層５に外部磁界を印加することによりフリー層５の磁化方向５Ｍを反転させてもよい。
【００９５】
また、上述の実施形態においては、固定層３は、非磁性層３Ｂを介して積層された下部強磁性層３Ａ及び上部強磁性層３Ｃを含み、下部強磁性層３Ａと上部強磁性層３Ｃは、それぞれの磁化方向が互いに反平行となるように交換結合している（図３参照）が、そのような態様に限られない。例えば、固定層３は、非磁性層３Ｂと下部強磁性層３Ａを含まず、上部強磁性層３Ｃのみで構成してもよい。さらに、固定層３を上部強磁性層３Ｃのみで構成した上で、磁気抵抗効果素子１４が反強磁性層２を含まない態様も可能である。この場合、上部強磁性層３Ｃを硬磁性材料で構成したり、形状磁気異方性・誘導磁気異方性等を付与したりすることにより、その磁化方向３ＣＭを固定すればよい。
【００９６】
また、上述の実施形態においては、ゲート電極層１８は、半導体層４を横方向から挟むように一対設けられている（図２及び図３参照）が、ゲート電極層１８は一つであってもスピントランジスタ３０は動作可能である。さらに、ゲート電極層１８は、半導体層４を横方向から全体を取り囲むように設けられていてもよい。
【００９７】
また、上述の実施形態においては、磁気抵抗効果素子１４の半導体層４よりも固定層３側の端面である一方の端面１４Ｔ１と接触する電極をソース電極層１２とし、磁気抵抗効果素子１４の半導体層４よりもフリー層５側の端面である他方の端面１４Ｔ２と接触する電極をドレイン電極層２０としているが（図３参照）、一方の端面１４Ｔ１と接触する電極をドレイン電極層とし、他方の端面１４Ｔ２と接触する電極をソース電極層としてもよい。この場合、固定層３はスピンフィルタ層となり、フリー層５はスピン偏極キャリア注入層となる。
【００９８】
なお、従来の半導体ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）においては、通常、キャリアの発生する方を「ソース」と定義しており、ゲート直下の半導体の導電型はソースの導電型とは異なっている。一方、本実施形態のスピントランジスタ３０においては、キャリアはスピン偏極した電子または正孔であり、半導体層４の導電型に拘わらず、キャリアが半導体層４に流れ込む方をソース電極層とする。なお、ソース電極層から注入されるのが正孔の場合には、正孔の保持するスピンとしては、抜けた電子の電子状態のスピンと反対のスピンを保持しているものとする。
【図面の簡単な説明】
【００９９】
【図１】実施形態に係るスピントランジスタ３０の斜視図である。
【図２】図１におけるＩＩ−ＩＩ線に沿ったスピントランジスタ３０の端面図である。
【図３】図２の磁気抵抗効果素子１４付近の拡大端面図である。
【図４】スピントランジスタ３０のエネルギーバンド図である。
【図５】スピントランジスタ３０のエネルギーバンド図である。
【図６】スピントランジスタ３０のエネルギーバンド図である。
【図７】スピントランジスタ３０のエネルギーバンド図である。
【図８】スピントランジスタ３０のエネルギーバンド図である。
【図９】スピントランジスタ３０のエネルギーバンド図である。
【図１０】スピントランジスタ３０の中間体の平面図及び端面図である。
【図１１】スピントランジスタ３０の中間体の平面図及び端面図である。
【図１２】スピントランジスタ３０の中間体の平面図及び端面図である。
【図１３】スピントランジスタ３０の中間体の平面図及び端面図である。
【図１４】スピントランジスタ３０の中間体の平面図及び端面図である。
【図１５】スピントランジスタ３０の中間体の平面図及び端面図である。
【図１６】スピントランジスタ３０の中間体の平面図及び端面図である。
【図１７】実施形態の変形例を示す端面図である。
【符号の説明】
【０１００】
２・・・反強磁性層、３・・・固定層（スピン偏極キャリア注入層）、４・・・半導体層、４Ｌ・・・半導体層の側面、５・・・フリー層（スピンフィルタ層）、１２・・・ソース電極層、１４・・・磁気抵抗効果素子、１６・・・ゲート絶縁層、１８・・・ゲート電極層、２０・・・ドレイン電極層、３０・・・スピントランジスタ。
【図１】
2009064826.tif 000003
【図２】
2009064826.tif 000004
【図３】
2009064826.tif 000005
【図４】
2009064826.tif 000006
【図５】
2009064826.tif 000007
【図６】
2009064826.tif 000008
【図７】
2009064826.tif 000009
【図８】
2009064826.tif 000010
【図９】
2009064826.tif 000011
【図１０】
2009064826.tif 000012
【図１１】
2009064826.tif 000013
【図１２】
2009064826.tif 000014
【図１３】
2009064826.tif 000015
【図１４】
2009064826.tif 000016
【図１５】
2009064826.tif 000017
【図１６】
2009064826.tif 000018
【図１７】
2009064826.tif 000019