(57)【要約】      （修正有）【課題】書き込み時間の増大を可及的に抑制するとともに誤書き込みの発生を防止することを可能にする。【解決手段】不揮発性メモリセルの第１アドレスに対応する第１書き込みデータの書き込み処理を実行中に、第１アドレスに続く第２アドレスを取り込み保持する書き込みアドレスバッファ２０と、第１アドレスに対応する前記第１書き込みデータの書き込み処理を実行中に、前記第２アドレスに対応する第２書き込みデータを取り込み保持する書き込みデータバッファ２２と、書き込みデータバッファと書き込み負荷回路との間に接続され、書き込み負荷回路に入力される第１書き込みデータと第２書き込みデータとの間に、書き込み処理を実行しないディセイブル期間を設定するディセイブル期間生成回路３６とを備え、選択トランジスタに入力されるアドレス信号は、ディセイブル期間中に、第１アドレスから前記第２アドレスへ切り替わることを特徴とする。【選択図】図１０
2009129478.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルと、同一列方向の複数の前記不揮発性メモリセルのドレイン領域が共通接続されるビット線と、同一行方向の複数の前記不揮発性メモリセルのゲート電極が共通接続されるワード線とを有するメモリセルアレイと、
アドレス信号に基づいて前記ビット線を選択する選択トランジスタと、
書き込みデータに基づいて書き込み電圧を生成し、前記選択トランジスタを介して前記ビット線に印可する書き込み負荷回路と、
アドレス信号の切り替わりに同期して書き込みデータを切り替える制御回路と、
前記不揮発性メモリセルの第１アドレスに対応する第１書き込みデータの書き込み処理を実行中に、前記第１アドレスに続く第２アドレスを取り込み保持する書き込みアドレスバッファと、
前記第１アドレスに対応する前記第１書き込みデータの書き込み処理を実行中に、前記第２アドレスに対応する第２書き込みデータを取り込み保持する書き込みデータバッファと、
前記書き込みデータバッファと前記書き込み負荷回路との間に接続され、前記書き込み負荷回路に入力される前記第１書き込みデータと前記第２書き込みデータとの間に、書き込み処理を実行しないディセイブル期間を設定するディセイブル期間生成回路とを備え、前記選択トランジスタに入力されるアドレス信号は、前記ディセイブル期間中に、前記第１アドレスから前記第２アドレスへ切り替わることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記書き込み回路は、前記ディセイブル期間中に、前記選択トランジスタに接続されるデータ線の電位を放電する放電経路を更に備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
書き込みデータに対応するアドレス信号に遅延を与える遅延回路を更に備え、前記遅延回路の遅延によって、前記ディセイブル期間中に前記第１アドレスの書き込み電荷が放電されかつ前記第２書き込みデータに対して前記第２アドレスのセットアップ時間が確保されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ディセイブル期間は、前記制御回路が出力するクロックをトリガーとして、前記クロックの周期の半分の周期となるように制御されることを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項５】
前記ディセイブル期間は、前記制御回路が出力するクロックをトリガーとして、遅延素子の遅延時間によって調整されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置、例えばフラッシュメモリの大容量化、低コスト化に伴い、１つのメモリセルに複数ビットのデータを保持する多値化が進んできている。しかし、多値であるがゆえに非常に狭い閾値分布が要求され、かつその閾値調整の時間（書き込み時間）の短縮化が要求されるようになってきている。
【０００３】
この書き込み時間の短縮化を図るために、パイプライン方式で書き込みを行う技術が開示されている（例えば、特許文献１参照）。このパイプライン方式の書き込みは、次のように行われる。
【０００４】
まず、現在のページを取得しページバッファに保持する。その後、次のページを取得し、中間バッファに保持するとともに、ページバッファに保持された現在のページを、メモリセルアレイにプログラムする（書き込む）ために使用する。
【０００５】
そして上記次のページがページバッファに取り込まれ、この次のページがメモリアレイにプログラムされる（書き込まれる）のと並行して、別のページが入力されて中間バッファに保持される。以上の手順が繰り返されることによって、書き込み時間の短縮化を図っている。
【０００６】
しかし、この特許文献１のパイプライン方式の書き込みにおいては、アドレスと書き込みデータとのスキューによって、書き込みが行われないはずのアドレスに対応するメモリセルに書き込み電圧が印加され、誤書き込みが発生する。
【特許文献１】特開２００３−１９６９８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、書き込み時間の増大を可及的に抑制するとともに誤書き込みの発生を防止することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様による不揮発性半導体記憶装置は、複数の不揮発性メモリセルと、同一列方向の複数の前記不揮発性メモリセルのドレイン領域が共通接続されるビット線と、同一行方向の複数の前記不揮発性メモリセルのゲート電極が共通接続されるワード線とを有するメモリセルアレイと、アドレス信号に基づいて前記ビット線を選択する選択トランジスタと、書き込みデータに基づいて書き込み電圧を生成し、前記選択トランジスタを介して前記ビット線に印可する書き込み負荷回路と、アドレス信号の切り替わりに同期して書き込みデータを切り替える制御回路と、前記不揮発性メモリセルの第１アドレスに対応する第１書き込みデータの書き込み処理を実行中に、前記第１アドレスに続く第２アドレスを取り込み保持する書き込みアドレスバッファと、前記第１アドレスに対応する前記第１書き込みデータの書き込み処理を実行中に、前記第２アドレスに対応する第２書き込みデータを取り込み保持する書き込みデータバッファと、前記書き込みデータバッファと前記書き込み負荷回路との間に接続され、前記書き込み負荷回路に入力される前記第１書き込みデータと前記第２書き込みデータとの間に書き込み処理を実行しないディセイブル期間を設定するディセイブル期間生成回路とを備え、前記選択トランジスタに入力されるアドレス信号は、前記ディセイブル期間中に、前記第１アドレスから前記第２アドレスへ切り替わることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、書き込み時間の増大を可及的に抑制するとともに誤書き込みの発生を防止することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を以下に図面を参照して詳細に説明する。
【００１１】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置は、例えば、ＮＯＲ型フラッシュメモリである。本実施形態によるＮＯＲ型フラッシュメモリ１００の構成例を図３に示す。本実施形態のＮＯＲ型フラッシュメモリ１００は、同時並列的に読み出し及び書き込みが可能なｎ（≧１）個のメモリセルアレイ４からなるメモリブロック２と、アドレスバッファ１０と、入出力バッファ（以下、Ｉ／Ｏバッファともいう）１２と、制御回路１４と、データラッチ１６と、書き込みアドレス用バッファ２０と、書き込みデータ用バッファ２２と、ディセイブル期間生成回路２４と、読み出し／書き込みアドレス選択スイッチ２８と、読み出し／書き込みデータ選択スイッチ３０と、バースト回路３２と、を備えている。
【００１２】
メモリセルアレイ４は、マトリクス状に配列された複数のメモリセルを有している。各メモリセルは、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたフローティングゲートと、このフローティングゲート上に形成された電極間絶縁膜と、この電極間絶縁膜上に形成された制御ゲートとを備えている。
【００１３】
そして、同一列のメモリセルのドレイン領域は同じビット線に接続されている。また、同一行のメモリセルのそれぞれの制御ゲートは同じワード線に接続されている。このように構成されたフラッシュメモリにおいては、各メモリセルの閾値調整（データの書き込み）は、ソース領域及び半導体基板を接地電位として、制御ゲート及びドレイン領域に正の電圧を印加し、チャネル領域に電流を流すことでホットエレクトロンを発生させ、フローティングゲートに電子を注入することによって行われる。データの消去は、制御ゲートに負の電圧を、半導体基板に正の電圧を印加し、フローティングゲートから電子を引き抜くことによって行われる。
【００１４】
同一列のメモリセルは、同じ列内の隣接するメモリセルと、ソース領域またはドレイン領域を共有している。そして、同一列のメモリセルのドレイン領域は、ビット線コンタクトを介し、共通のビット線に並列接続されている。また、同一行のメモリセルのそれぞれの制御ゲートは、共通のワード線に接続されている。
【００１５】
アドレスバッファ１０は、外部からのアドレス信号を一時的に保持する。この保持されたアドレス信号は、制御回路１４およびデータラッチ１６に送られる。
【００１６】
制御回路１４は、外部から入力されるチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢ、およびアウトプットイネーブル信号ＯＥＢを受け、これらの信号に基づいて、ＮＯＲ型フラッシュメモリ１００内の各回路の動作を制御する各種制御信号を発生する。
【００１７】
例えば、チップイネーブル信号ＣＥＢに基づく制御信号はアドレスバッファ１０に供給され、この制御信号に基づいてアドレスバッファ１０におけるアドレス信号の出力動作が制御される。
【００１８】
また、例えば、アウトプットイネーブル信号ＯＥＢに基づく制御信号はＩ／Ｏバッファ１２に供給され、この制御信号に基づいてＩ／Ｏバッファ１２におけるデータの出力動作が制御される。
【００１９】
また、例えば、ライトイネーブル信号ＷＥＢに基づく制御信号は、データラッチ１６のデータのラッチ動作、書き込みアドレス用バッファ２０の書き込みアドレスの保持動作、書き込みデータ用バッファ２２の書き込みデータの保持動作、およびメモリセルアレイ４のメモリセルの制御ゲートへの電圧印加動作を制御する。
【００２０】
Ｉ／Ｏバッファ１２はデータの書き込み時には外部から供給されるデータをデータラッチ１６に供給し、読み出し時には図示しないセンスアンプ回路でセンスされたデータを、バースト回路３２を介して外部に出力する。
【００２１】
データラッチ１６は制御回路１４からの制御信号に基づいて、入出力バッファ１２から供給されるデータをラッチする。
【００２２】
書き込みアドレス用バッファ２０はフリップフロップ回路であって、制御回路１４からのクロック信号ＣＬＫに基づいて動作し、書き込み対象メモリセルのアドレスを一時的に保持する。書き込みアドレス用バッファ２０は、書き込みが行われている最中に、この書き込みが行われている現在のアドレスの次のアドレスを制御回路１４から受けとり、保持する。
【００２３】
一方、書き込みデータ用バッファ２２はフリップフロップ回路であって、制御回路１４からのクロック信号ＣＬＫに基づいて動作し、データラッチ１６からの書き込みデータを一時的に保持する。書き込みデータ用バッファ２２は、書き込みが行われている最中に、この書き込みが行われている現在のデータの次のデータをデータラッチ１６から受けとり、保持する。
【００２４】
すなわち、本実施形態においては、書き込みアドレス用バッファ２０および書き込みデータ用バッファ２２を用いて、パイプライン方式の書き込みを行っている。これにより書き込み時間の短縮化を実現することができる。
【００２５】
書き込みアドレス用バッファ２０に保持されたアドレスは、読み出し／書き込みアドレス選択スイッチ２８を介してメモリブロック２のメモリセルアレイ４に供給される。また、書き込みデータ用バッファ２２に保持されたデータは、ディセイブル期間生成回路２４、書き込み負荷回路６、および読み出し／書き込みデータ選択スイッチ３０を介してメモリブロック２のメモリセルアレイ４に供給される。そして、書き込みアドレスに対応するメモリセルに書き込みデータが書き込まれるように制御回路１４によって制御される。
【００２６】
メモリセルアレイ４からのデータの読み出しは、まず、アドレスバッファ１０からバースト回路３２に読み出し開始アドレスが与えられる。すると、バースト回路３２は、読み出し／書き込みアドレス選択スイッチ２８を介してメモリセルアレイ４に読み出しアドレスを出力する。これにより、この読み出しアドレスに対応するメモリセルから図示しないセンスアンプによってデータが読み出され、読み出し／書き込みデータ選択スイッチ３０、バースト回路３２、入出力バッファ１２を介して外部に出力される。
【００２７】
本実施形態においては、書き込みアドレスの更新に同期して書き込みデータも更新している。例えば図４に示すように、ディセイブル期間生成回路２４から出力された書き込みデータは、書き込み負荷回路６に入力される。
【００２８】
書き込みデータに応じて書き込み負荷回路６が出力する電圧を、選択トランジスタＣＳ及びビット線ＢＬを介して複数のメモリセルＭＣのドレイン領域に供給することで書き込みが行われる。書き込み対象のメモリセルＭＣの制御ゲートに接続されたワード線には所定の正電圧が印加される。
【００２９】
この書き込み負荷回路６は、ディセイブル期間生成回路２４を介して入力される書き込みデータを反転するインバータ７と、このインバータ７の出力に基づいて、プログラム電圧ＶＤＤＰを、選択トランジスタＣＳを介してメモリセルＭＣに供給し、書き込みを行うｐチャネルＭＯＳトランジスタ８ａと、を備えている。
【００３０】
選択トランジスタＣＳのゲートには書き込みアドレスが供給され、この書き込みアドレスの更新に同期して書き込みデータも更新されるように、制御回路１４がタイミング制御している。
【００３１】
そして本実施形態においては、この時、更に図１に示すように、書き込みデータを強制的にディセイブルにする期間を設け、その期間中に書き込みアドレスが切り替わるようにしている。書き込みデータを強制的にディセイブルにすることは、図３に示したディセイブル期間生成回路２４によって行われる。
【００３２】
ディセイブル期間生成回路２４の一具体例を図２に示す。この具体例のディセイブル期間生成回路２４は、書き込みデータ用バッファ２２からのデータを反転させるインバータ２４ａと、制御回路１４からの制御信号ＡＤＤＩＮＣＥＮＤを反転させるインバータ２４ｂと、このインバータ２４ｂの出力および制御回路１４からの制御信号ＡＤＤＩＮＣＥＮに基づいてＮＯＲ演算を行うＮＯＲゲート２４ｃと、このＮＯＲゲート２４ｃの出力およびインバータ２４ａの出力に基づいてＮＯＲ演算を行うＮＯＲゲート２４ｄと、を備えている。
【００３３】
制御信号ＡＤＤＩＮＣＥＮは、図１に示すように、クロック信号ＣＬＫのあるクロックの立ち上がりに同期して「Ｈ」レベルとなり、そのクロックの次のクロックの立ち上がりに同期して「Ｌ」レベルとなる。また、制御信号ＡＤＤＩＮＣＥＮＤは、図１に示すように、制御信号ＡＤＤＩＮＣＥＮからクロック信号ＣＬＫの半周期遅れの信号となっている。
【００３４】
制御信号ＡＤＤＩＮＣＥＮおよび制御信号ＡＤＤＩＮＣＥＮＤがともに「Ｌ」レベルのときは、ＮＯＲゲート２４ｃの２つの入力は「Ｈ」レベルと「Ｌ」レベルとなり、ＮＯＲゲート２４ｃの出力は「Ｌ」レベルとなる。このとき、ＮＯＲゲート２４ｄは、インバータ２４ａの出力、すなわち書き込みデータ用バッファ２２の出力を書き込み負荷回路６に供給することになる。
【００３５】
この状態で、クロック信号ＣＬＫの立ち上がりに同期して制御信号ＡＤＤＩＮＣＥＮが立ち上がり、「Ｈ」レベルになっても、ＮＯＲゲート２４ｃの出力は「Ｌ」レベルのままであり、ＮＯＲゲート２４ｄは、書き込みデータ用バッファ２２の出力を書き込み負荷回路６に供給することになる。
【００３６】
続いて、制御信号ＡＤＤＩＮＣＥＮが立ち上がりからクロック信号ＣＬＫの半周期遅れて制御信号ＡＤＤＩＮＣＥＮＤが立ち上がって、「Ｈ」レベルとなっても、ＮＯＲゲート２４ｃの出力は「Ｌ」レベルのままであり、ＮＯＲゲート２４ｄは、書き込みデータ用バッファ２２の出力を書き込み負荷回路６に供給することになる。
【００３７】
その後、制御信号ＡＤＤＩＮＣＥＮが立ち下がり、「Ｌ」レベルになると、ＮＯＲゲート２４ｃの出力は「Ｈ」レベルとなり、ＮＯＲゲート２４ｄの出力は強制的に「Ｌ」レベルとされる。すなわち、書き込みが強制的に実行されなくなる。
【００３８】
この書き込みが強制的に実行されなくなる期間、すなわちディセイブル期間は、制御信号ＡＤＤＩＮＣＥＮＤが立ち下がり、「Ｌ」レベルになることにより、終了する。
【００３９】
（比較例）
本実施形態の比較例として、書き込みアドレスの更新に同期して書き込みデータも更新するが、この時、書き込みデータを強制的にディセイブルにする期間を設けない不揮発性半導体記憶装置を考える。
【００４０】
この比較例の不揮発性半導体記憶装置においては、図５（ａ）に示すように、例えば、アドレスＡｄｄ０にデータを書き込まず、アドレスＡｄｄ１にデータを書き込む場合に、書き込みデータ信号の立ち上がりのタイミングが早くてアドレス信号と書き込みデータ信号との間にスキューが生じると、データを書き込まないアドレスＡｄｄ０に書き込み電圧が印加されて誤書き込みが発生する。
【００４１】
また、図５（ｂ）に示すように、例えば、アドレスＡｄｄ０にデータを書き込み、アドレスＡｄｄ１にデータを書き込まない場合に、書き込みデータ信号の立ち上がりのタイミングが遅くてアドレス信号と書き込みデータ信号との間にスキューが生じると、書き込まないアドレスＡｄｄ１に書き込み電圧が印加されて誤書き込みが発生する。
【００４２】
これに対して、本実施形態においては、図６に示すように、アドレスの切り替わり時に書き込みデータを強制的にディセイブルにして、データが書き込まれない期間（ディセイブル期間）を設けているので、アドレス信号と書き込みデータ信号との間にスキューが生じても、誤書き込みが発生するのを防止することができる。
【００４３】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置、例えば、ＮＯＲ型フラッシュメモリについて、図７乃至図９を参照して説明する。本実施形態に係るＮＯＲ型フラッシュメモリは、書き込み負荷回路３４を除き、第１実施形態のＮＯＲ型フラッシュメモリ１００と実質的に同様の構成を備える。尚、第１実施形態と実質的に同様の構成については同じ参照符号を付す。
【００４４】
図７は、本実施形態のＮＯＲ型フラッシュメモリの書き込み負荷回路３４の一具体例を示す回路図である。本実施形態に係る書き込み負荷回路３４は、図４に示す第１実施形態の書き込み負荷回路６の構成に加え、インバータ７の出力をゲートに受け、ドレインがｐチャネルＭＯＳトランジスタ８ａのドレインと共通に接続されソースが接地されたｎチャネルＭＯＳトランジスタ８ｂを新たに設けた構成となっている。
【００４５】
アドレスの切り替わる際に書き込みデータが強制的にディセイブルされる期間中は、このｎチャネルＭＯＳトランジスタ８ｂによって、図８に示すように、ビット線ＢＬの電位が強制的に放電される。これにより、ビット線ＢＬに残留する電荷による次アドレスの誤書き込みを防止することができる。
【００４６】
また、図９に示すように、書き込み対象データが入力されるデータ線ＤＬと、書き込み非対象データが入力されるデータ線ＤＬとの間に容量結合が生じる。この容量結合により、書き込み非対象データが入力されるデータ線ＤＬの電位が上昇し、誤書き込みが発生する可能性がある。本実施形態の書き込み負荷回路６は、書き込み非対象データが入力されるデータ線ＤＬを、ｎチャネルＭＯＳトランジスタ８ｂを介して放電しているため、容量結合による誤書き込みも防止することができる。
【００４７】
なお、本実施形態も第１実施形態と同様に、アドレス信号と書き込みデータ信号との間にスキューが生じても、誤書き込みが発生するのを防止することができることは云うまでもない。
【００４８】
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置、例えば、ＮＯＲ型フラッシュメモリについて、図１０乃至図１２を参照して説明する。本実施形態によるＮＯＲ型フラッシュメモリは、ディセイブル期間生成回路３６、遅延回路１９を除き、第１実施形態のＮＯＲ型フラッシュメモリ１００と実質的に同様の構成を備える。尚、第１実施形態と実質的に同様の構成については同じ参照符号を付す。
【００４９】
図１０は、本実施形態のＮＯＲ型フラッシュメモリの部分的構成を示すブロック図である。本実施形態のＮＯＲ型フラッシュメモリは、第１実施形態のＮＯＲ型フラッシュメモリの構成に加え、書き込みアドレス用バッファ２０に入力するクロック信号ＣＬＫを遅延させる遅延回路１９を設けるとともに、ディセイブル期間生成回路３６内部に、ＮＯＲゲート２４ｃに入力する制御信号ＡＤＤＩＮＣＥＮＤを遅延させる遅延回路２４ｅを設けた構成となっている。
【００５０】
本実施形態のＮＯＲ型フラッシュメモリの波形図を図１１に示す。制御信号ＡＤＤＩＮＣＥＮＤが「Ｌ」レベルのときは、インバータ２４ｂの出力が「Ｈ」レベルとなるので、ＮＯＲゲート２４ｃの出力は「Ｌ」レベルとなる。このとき、ＮＯＲゲート２４ｄは、インバータ２４ａの出力、すなわちフリップフロップ２２の出力を書き込み負荷回路６に供給することになる。
【００５１】
この状態で、クロック信号ＣＬＫの立ち上がりに同期して制御信号ＡＤＤＩＮＣＥＮＤが立ち上がり、「Ｈ」レベルになると、ＮＯＲゲート２４ｃの一つの入力端子には、「Ｌ」レベルの制御信号ＡＤＤＩＮＣＥＮＤが遅延回路２４ｅによって遅延されて入力されているので、ＮＯＲゲート２４ｃの出力は「Ｈ」レベルとなり、ＮＯＲゲート２４ｄの出力は強制的に「Ｌ」レベルとされる。すなわち、書き込みが強制的に実行されなくなる。
【００５２】
一方、アドレス用バッファ２０は、遅延回路１９によって遅延されたクロック信号ＣＬＫを受けるので、アドレスの切り替わりは、クロック信号ＣＬＫの立ち上がり、すなわち制御信号ＡＤＤＩＮＣＥＮＤの立ち上がりから遅延回路１９によって遅延された時間だけ遅れる。
【００５３】
そして、本実施形態においては、遅延回路２４ｅの遅延時間が遅延回路１９の遅延時間より長くなるように設定されているので、制御信号ＡＤＤＩＣＥＮＤの立ち上がりは、アドレスが切り替わった後に、遅延回路２４ｅを介してＮＯＲゲート２４ｃに伝えられる。
【００５４】
制御信号ＡＤＤＩＣＥＮの立ち上がりが遅延回路２４ｅを介して、ＮＯＲゲート２４ｃの上記一方の入力端子に伝わると、制御信号ＡＤＤＩＮＣＥＮＤは「Ｈ」レベルであるので、ＮＯＲゲート２４ｃの出力は「Ｌ」レベルとなり、ＮＯＲゲート２４ｄは、インバータ２４ａの出力、すなわちフリップフロップ２２の出力を書き込み負荷回路６に供給することになる。
【００５５】
これにより、書き込みが強制的に実行されなくなる期間、すなわちディセイブル期間が終了する。以上の説明からわかるように、本実施形態においては、ディセイブル期間は遅延回路２４ｅの遅延時間に等しくなる。また、本実施形態のディセイブル期間生成回路３６には制御信号ＡＤＤＩＮＣＥは用いられない。
【００５６】
このように構成された本実施形態の不揮発性半導体記憶装置においては、図１２に示すように、書き込みデータに対し、ある遅延をアドレスに与えることで、書き込み強制ディセイブル期間中に、前アドレスの書き込み電荷を放電し、かつ次アドレスの誤書き込みを防止するアドレスセットアップ時間を確保することができる。
【００５７】
本実施形態も第２実施形態と同様の効果を奏することができることは云うまでもない。
【００５８】
（応用例）
以下、上記構成および機能を有するＮＯＲ型フラッシュメモリ１００を半導体チップに搭載した一例について説明する。尚、応用例に係るＮＯＲ型フラッシュメモリ１００に対しては、上述した第１実施形態乃至第３実施形態で示した構成が適用し得る。
【００５９】
図１３は、本発明の一態様である第１実施形態に係るＮＯＲ型フラッシュメモリ１００を備えた半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））１０００の一例を示す断面図である。
【００６０】
図１３に示すように、半導体チップ１０００は、基板１００１上に順次積層されたＮＡＮＤ型フラッシュメモリ１００２、スペーサ１００３、ＮＯＲ型フラッシュメモリ１００、スペーサ１００４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）１００５、およびコントローラ１００６を同一パッケージ内に搭載している。
【００６１】
ＮＡＮＤ型フラッシュメモリ１００２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１０００において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。
【００６２】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１００２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１００５は、例えば、ワーク用メモリとして使用される。
【００６３】
コントローラ１００６は、主としてＮＡＮＤ型フラッシュメモリ１００２に対するデータ入出力制御、データ管理を行う。コントローラ１００６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【００６４】
ＮＡＮＤ型フラッシュメモリ１００２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１００５、およびコントローラ１００６は、ワイヤ１００７により基板１００１にボンディングされている。
【００６５】
基板１００１の裏面に設けられた各半田ボール１００８は、それぞれワイヤ１００７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。
【００６６】
次に、上記半導体チップ１０００を、電子機器の一例である携帯電話に適用する場合について説明する。
【００６７】
図１４は、半導体チップ１０００を内部に実装する携帯電話を示す図である。図１４に示すように、携帯電話２０００は、メイン画面２００１を有する本体上部２００２と、キーパッド２００３を有する本体下部２００４と、を備えている。この携帯電話２０００には、半導体チップ１０００が搭載される。
【００６８】
携帯電話２０００に搭載されたＣＰＵ（図示せず）は、半導体チップ１０００にインターフェイス（図示せず）を介してアクセスし、データ等の転送を行うようになっている。携帯電話２０００は、例えば、ＮＡＮＤ型フラッシュメモリ１００２をユーザデータの格納領域として、ＮＯＲ型フラッシュメモリ１００をファームウェア等のプログラム格納領域として使用する。
【００６９】
この様なメモリシステムにおいて、ＮＯＲ型フラッシュメモリ１００には、書き込み時間の短縮、データ転送の高い信頼性が要求される。また一方で、アプリケーションソフトの高機能化に伴い、格納すべきプログラムのデータ量も増大傾向にある。
【００７０】
本発明の一態様である第１実施形態に係るＮＯＲ型フラッシュメモリ１００は、多値データを保持可能なメモリセルを備えるとともに、誤書き込みの発生を防止することが可能なパイプライン方式を適用することで、上記課題を解決することが可能である。
【００７１】
尚、半導体チップ１０００は、上記携帯電話以外にも、パーソナルコンピュータ、デジタルスチルカメラ、ＰＤＡ等の各種電子機器に適用することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１実施形態による不揮発性半導体記憶装置の書き込みアドレスと書き込みデータとのタイミングを示す波形図。
【図２】第１実施形態の不揮発性半導体記憶装置に係るディセイブル期間生成回路の一具体例を示す回路図。
【図３】第１実施形態による不揮発性半導体記憶装置の構成を示すブロック図。
【図４】第１実施形態の不揮発性半導体記憶装置に係る書き込み回路の一具体例を示す回路図。
【図５】第１実施形態の比較例による不揮発性半導体記憶装置において、書き込みアドレスと書き込みデータとの間にスキューが生じた場合の誤書き込みを説明する波形図。
【図６】第１実施形態による不揮発性半導体記憶装置の効果を示す波形図。
【図７】第２実施形態の不揮発性半導体記憶装置に係る書き込み回路の一具体例を示す回路図。
【図８】第２実施形態による不揮発性半導体記憶装置の書き込みアドレスと書き込みデータとのタイミングを示す波形図。
【図９】第２実施形態による不揮発性半導体記憶装置の効果を説明する回路図。
【図１０】第３実施形態による不揮発性半導体記憶装置の一部の構成を示す回路図。
【図１１】第３実施形態による不揮発性半導体記憶装置の書き込みアドレスと書き込みデータとのタイミングを示す波形図。
【図１２】第３実施形態による不揮発性半導体記憶装置の効果を示す波形図。
【図１３】第１実施形態による不揮発性半導体記憶装置を備えた半導体チップの構成を示す断面図。
【図１４】第１実施形態による不揮発性半導体記憶装置を備えた半導体チップを格納する携帯電話を示す模式図。
【符号の説明】
【００７３】
２  メモリブロック
４  メモリセルアレイ
６  書き込み負荷回路
１０  アドレスバッファ
１２  入出力バッファ（Ｉ／Ｏバッファ）
１４  制御回路
１６  データラッチ
２０  書き込みアドレス用バッファ
２２  書き込みデータ用バッファ
２４  ディセイブル期間生成回路
２８  読み出し／書き込みアドレス選択スイッチ
３０  読み出し／書き込みデータ選択スイッチ
３２  バースト回路
３４  書き込み負荷回路
３６  ディセイブル期間生成回路
１０００  半導体チップ
１００１  基板
１００２  ＮＡＮＤ型フラッシュメモリ
１００３、１００４  スペーサ
１００５  ＰＳＲＡＭ
１００６  コントローラ
１００７  ワイヤ
１００８  半田ボール
２０００  携帯電話
２００１  メイン画面
２００２  本体上部
２００３  キーパッド
２００４  本体下部
【図１】
2009129478.tif 000003
【図２】
2009129478.tif 000004
【図３】
2009129478.tif 000005
【図４】
2009129478.tif 000006
【図５】
2009129478.tif 000007
【図６】
2009129478.tif 000008
【図７】
2009129478.tif 000009
【図８】
2009129478.tif 000010
【図９】
2009129478.tif 000011
【図１０】
2009129478.tif 000012
【図１１】
2009129478.tif 000013
【図１２】
2009129478.tif 000014
【図１３】
2009129478.tif 000015
【図１４】
2009129478.tif 000016