(57)【要約】【課題】ブレークダウン電圧の向上とオン抵抗の低減を同時に可能とする半導体装置を提供する。【解決手段】半導体装置は、第１領域１２、ソース領域２０、第２領域１４、ドレイン領域３０、ゲート絶縁層６０、フィールド絶縁層５０、ゲート電極４０を具備する。第１領域１２は表面領域に設けられる。ソース領域２０は第１領域１２の表面領域に設けられる。第２領域１４は表面領域に設けられる。ドレイン領域３０は第２領域１４の表面領域に設けられる。ゲート絶縁層６０はソース領域２０と第２領域１４との間の表面上に設けられる。フィールド絶縁層５０はドレイン領域３０とゲート絶縁層６０との間の表面領域に設けられる。ゲート電極４０はゲート絶縁層６０とフィールド絶縁層５０の一部を覆う。フィールド絶縁層５０はゲート電極４０と重なる部分で、ゲート絶縁層６０側が薄くなるような段差５１を有する。【選択図】図３
2009283784.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面領域に設けられた第１導電型の第１領域と、
前記第１領域の表面領域に設けられた第２導電型のソース領域と、
前記半導体基板の表面領域に設けられた第２導電型の第２領域と、
前記第２領域の表面領域に設けられた第２導電型のドレイン領域と、
前記ソース領域と前記第２領域との間の前記半導体基板の表面上に設けられたゲート絶縁層と、
前記ドレイン領域と前記ゲート絶縁層との間の前記半導体基板の表面領域に設けられたフィールド絶縁層と、
前記ゲート絶縁層と前記フィールド絶縁層の一部を覆うゲート電極と
を具備し、
前記フィールド絶縁層は、前記ゲート電極と重なる部分において、前記ゲート絶縁層側が薄くなるような段差を有する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記フィールド絶縁層における前記段差よりも前記ゲート絶縁層側の最大膜厚は、前記段差よりも前記ドレイン領域側の最大膜厚と比較して薄い
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記フィールド絶縁層は、前記段差よりも前記ゲート絶縁層側に、前記半導体基板の表面と略平行な面を有する
半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記フィールド絶縁層における前記段差よりも前記ゲート絶縁層側の最大膜厚は、前記ゲート絶縁層の膜厚と比較して厚い
半導体装置。
【請求項５】
半導体基板の表面上に絶縁層、前記半導体基板の表面領域に第２導電型の第２領域、及び前記第２領域の表面領域にフィールド絶縁層をそれぞれ形成する工程と、
前記フィールド絶縁層の一部分に対応した開口部を含んだパターンを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記フィールド絶縁層の一部分の上部を除去する工程と
前記半導体基板の表面に形成されたゲート絶縁層及び前記段差を含む前記フィールド絶縁層の一部を覆うようにゲート電極を形成する工程と、
前記半導体基板の表面領域に第１導電型の第１領域を形成する工程と、
前記第１領域の表面領域に第２導電型のソース領域、及び、前記第２領域の表面領域に第２導電型のドレイン領域、をそれぞれ形成する工程と
を具備する
半導体装置の製造方法。
【請求項６】
半導体基板の第１形成領域及び第２形成領域の表面上にそれぞれ第１絶縁層及び第２絶縁層、前記第１形成領域及び前記第２形成領域の表面領域にそれぞれ第２導電型の第２領域及び第４領域、及び前記第２領域及び第４領域の表面領域にそれぞれ第１フィールド絶縁層及び第２フィールド絶縁層、をそれぞれ形成する工程と、
前記第１形成領域の前記第１絶縁層の一部分及び前記第１フィールド絶縁層の一部分の上部を除去して段差を形成する工程と、
熱酸化より、前記第１形成領域の表面に第１ゲート絶縁層を形成し、前記第２形成領域の表面に前記第２絶縁膜を厚くした第２ゲート絶縁層を形成する工程と、
前記第１ゲート絶縁層及び前記段差を含む前記第１フィールド絶縁層の一部を覆うように第１ゲート電極を形成し、前記第２ゲート絶縁層及び前記第２フィールド絶縁層の一部を覆うように第２ゲート電極を形成する工程と、
前記第１形成領域及び第２形成領域の表面領域にそれぞれ第１導電型の第１領域及び第３領域を形成する工程と、
前記第１領域の表面領域に第２導電型の第１ソース領域、及び、前記第２領域の表面領域に第２導電型の第１ドレイン領域、をそれぞれ形成し、
前記第３領域の表面領域に第２導電型の第２ソース領域、及び、前記第４領域の表面領域に第２導電型の第２ドレイン領域、をそれぞれ形成する工程と
を具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にフィールドドレイン構造を有する高耐圧用の半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
フィールドドレイン構造を有する高耐圧用の半導体装置が知られている。その半導体装置のて一例としてのトランジスタが、特開２００５−１８３６３３号公報の背景技術に記載されている。図１は、典型的なフィールドドレイン構造を有する高耐圧用のトランジスタを示す断面図である。このトランジスタには、半導体基板１１０の表面に、第２導電型のソース領域１４０と、それを囲繞する第１導電型の領域１２０と、第２導電型の高濃度ドレイン領域１６０と、それを囲繞する第２導電型の低濃度のフィールド領域１５０が形成されている。ソース領域１４０と第２導電型フィールド領域１５０の間に位置する第１導電型領域１２５（１２０、１１０）の表面は薄いゲート絶縁層１７５で被覆されている。第２導電型フィールド領域１５０の表面は絶縁分離層１７０で被覆されている。絶縁分離層１７０は、第１導電型領域１２５と第２導電型フィールド領域１５０の境界線近傍からドレイン領域１６０に向けて徐々に厚くなっている（１７０ａ）。ゲート絶縁層１７５及び絶縁分離層１７０の一部を覆うようにゲート電極１８０が設けられている。
【０００３】
フィールドドレイン構造を有するトランジスタのブレークダウン電圧（ＢＶｄｓ）は、一般に、フィールド酸化膜（図１の場合、絶縁分離層１７０）にオーバーラップするゲート電極（同、ゲート電極１８０）の位置、オフセット層（同、フィールド領域１５０）の濃度、フィールド酸化膜（同、絶縁分離層１７０）の膜厚等に依存する。なお、特開２００５−１８３６３３号公報に開示された半導体装置は、図１の構成において、絶縁分離層１７０が、所定厚みに達した位置よりもドレイン領域１６０に近い範囲（１７０ａと１７０ｂとに挟まれた厚みのある領域）において、少なくとも局所的に厚みを減じられている。
【０００４】
また、特開平１１−３１７５１９号公報に半導体装置およびその製造方法が開示されている。図２は、特開平１１−３１７５１９号公報の半導体装置を示す断面図である。この半導体装置は、第１導電型半導体基板２０１と、該第１導電型半導体基板２０１上に形成された第２導電型半導体層２０４と、該第２導電型半導体層２０４上に形成された絶縁膜２１６と、第２導電型半導体層２０４の表面領域に形成された第１導電型不純物拡散層２２５と、該第１導電型不純物拡散層２２５の表面領域に形成された第２導電型ソース領域２３１と、第２導電型半導体層２０４の表面領域に第１導電型不純物拡散層２２５と所定の間隔をあけて形成された第２導電型ドレイン領域２２０と、第２導電型ソース領域２３１と第２導電型ドレイン領域２２０との間の第２導電型半導体層２０４の表面領域に形成された、絶縁物からなる素子分離層２１３と、第２導電型ソース領域２３１、第１導電型不純物拡散層２２５および素子分離層２１３の上部に絶縁膜２１６を介して形成された、ポリシリコンからなるゲート電極２１７とを少なくとも有する。素子分離層２１３は、第１面と、第１面より低い位置に第２面を含有し、第１面は第２導電型ソース領域２３１に、第２面は第２導電型ドレイン領域２２０に近接して配置され、ゲート電極２１７は、第１面および第２面を連続して被覆するように形成されている。
【０００５】
すなわち、この半導体装置では、ドレイン領域２２０近傍の素子分離層２１３が薄くなっている。また、ゲート電極２１７は、素子分離層２１３の厚い部分（ソース領域２３１側）と薄い部分（ドレイン領域２２０側）とを連続して被覆している。そして、第１導電型不純物拡散層２２５（Ｐウェル）とＮ型ドリフト領域２１４との接合界面近傍においては、素子分離層２１３は厚く形成されている。このとき、第１導電型不純物拡散層２２５（Ｐウェル）とＮ型ドリフト領域２１４の見かけ上の接合濃度が上昇せず、トランジスタがオンの状態の耐圧低下が防止されると記載されている。また、ドレイン領域２２０近傍においては、素子分離層２１３が薄く形成されているため、ドリフト領域２２０表面の蓄積層形成が積極的に促進され、オン抵抗の低減を図ることができると記載されている。
【０００６】
【特許文献１】特開２００５−１８３６３３号公報
【特許文献２】特開平１１−３１７５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１に示すような典型的なフィールドドレイン構造を有するトランジスタでは、フィールド酸化膜（絶縁分離層１７０）エッジ、フィールド酸化膜（絶縁分離層１７０）上のゲート電極（ゲート電極１８０）のエッジ、ドレイン高濃度層（高濃度ドレイン領域１６０）近傍のどこかでＢＶｄｓが決まる。ＢＶｄｓを向上させるには、フィールド酸化膜（絶縁分離層１７０）を厚くすることが望ましいが、それに伴いオン抵抗が増加してしまう。また、図２に示すような、フィールド酸化膜（絶縁分離層１７０）がドレイン領域側で薄くソース領域側で厚い構造を有するトランジスタでは、オン抵抗の低減は可能かもしれない。しかし、ゲート電極（ゲート電極２１７）のエッジ下のフィールド酸化膜（絶縁分離層２１３）が薄いことから、オフ時のＢＶｄｓを向上させることは困難であると考えられる。ブレークダウン電圧（ＢＶｄｓ）の向上とオン抵抗の低減を同時に可能とする半導体装置が望まれる。
【課題を解決するための手段】
【０００８】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体装置は、第１領域（１２）と、ソース領域（２０）と、第２領域（１４）と、ドレイン領域（３０）と、ゲート絶縁層（６０）と、フィールド絶縁層（５０）と、ゲート電極（４０）とを具備する。第１領域（１２）は、半導体基板（１０）の表面領域に設けられ、第１導電型（Ｐ）である。ソース領域（２０）は、第１領域（１２）の表面領域に設けられ、第２導電型（Ｎ）である。第２領域（１４）は、半導体基板（１０）の表面領域に設けられ、第２導電型（Ｎ）である。ドレイン領域（３０）は、第２領域（１４）の表面領域に設けられ、第２導電型（Ｎ）である。ゲート絶縁層（６０）は、ソース領域（２０）と第２領域（１４）との間の半導体基板（１０）の表面上に設けられている。フィールド絶縁層（５０）は、ドレイン領域（３０）とゲート絶縁層（６０）との間の半導体基板（１０）の表面領域に設けられている。ゲート電極（４０）は、ゲート絶縁層（６０）とフィールド絶縁層（５０）の一部を覆う。フィールド絶縁層（５０）は、ゲート電極（４０）と重なる部分において、ゲート絶縁層（６０）側が薄くなるような段差（５１）を有する。
【００１０】
本発明では、フィールド絶縁層（５０）におけるゲート電極（４０）とオーバーラップする部分に段差（５１）を設け、ゲート絶縁層（６０）側のフィールド絶縁層（５０）を相対的に薄くしている。それにより、ゲート電極（４０）のドレイン領域（３０）側の端部下のフィールド絶縁層（５０）は厚いため、電界を緩和することが可能になり、ブレークダウン電圧を向上させることが出来る。一方、段差（５１）よりもゲート絶縁層（６０）側のゲート電極（４０）下のフィールド絶縁層（５０）は薄いため、フィールド領域（１４）表面の蓄積層がより形成され易くなるため、オン抵抗を低減することができる。すなわち、ブレークダウン電圧の向上とオン抵抗の低減とを同時に達成することが可能となる。
【００１１】
本発明の半導体装置の製造方法は、半導体基板（１０）の表面上に絶縁層（６０ａ）、半導体基板（１０）の表面領域に第２導電型（Ｎ）の第２領域（１４）、及び第２領域（１４）の表面領域にフィールド絶縁層（５０）をそれぞれ形成する工程と；フィールド絶縁層（５０）の一部分に対応した開口部を含んだパターンを有するレジスト膜（９２）を形成する工程と、レジスト膜（９２）をマスクとしてフィールド絶縁層（５０）の一部分の上部を除去する工程と；半導体基板（１０）の表面上に形成されたゲート絶縁層（６０）及び段差（５１）を含むフィールド絶縁層（５０）の一部を覆うようにゲート電極（４０）を形成する工程と；半導体基板（１０）の表面領域に第１導電型（Ｐ）の第１領域（１２）を形成する工程と；第１領域（１２）の表面領域に第２導電型（Ｎ）のソース領域（２０）、及び、第２領域（１４）の表面領域に第２導電型（Ｎ）のドレイン領域（３０）、をそれぞれ形成する工程とを具備する。
【００１２】
本発明で製造された半導体装置は、フィールド絶縁層（５０）におけるゲート電極（４０）とオーバーラップする部分に段差（５１）を有し、ゲート絶縁層（６０）側のフィールド絶縁層（５０）が相対的に薄いので、上記半導体装置と同様に、ブレークダウン電圧の向上とオン抵抗の低減とを同時に達成することが可能となる。
【００１３】
本発明の半導体装置の製造方法は、半導体基板（１０）の第１形成領域及び第２形成領域の表面上にそれぞれ第１絶縁層（６０ａ）及び第２絶縁層（６０ａ）、第１形成領域及び第２形成領域の表面領域にそれぞれ第２導電型（Ｎ）の第２領域（１４）及び第４領域（１４）、及び第２領域（１４）及び第４領域（１４）の表面領域にそれぞれ第１フィールド絶縁層（５０ａ）及び第２フィールド絶縁層（５０ａ）、をそれぞれ形成する工程と；第１形成領域の第１絶縁層（６０ａ）の一部分及び第１フィールド絶縁層（５０ａ）の一部分の上部を除去して段差（５１）を形成する工程と；熱酸化より、第１形成領域の表面に第１ゲート絶縁層（６０）を形成し、第２形成領域の表面に第２絶縁膜（６０ａ）を厚くした第２ゲート絶縁層（６０Ａ）を形成する工程と；第１ゲート絶縁層（６０）及び段差（５１）を含む第１フィールド絶縁層（５０）の一部を覆うように第１ゲート電極（４０）を形成し、第２ゲート絶縁層（６０Ａ）及び第２フィールド絶縁層（５０Ａ）の一部を覆うように第２ゲート電極（４０）を形成する工程と；第１形成領域及び第２形成領域の表面領域にそれぞれ第１導電型（Ｐ）の第１領域（１２）及び第３領域（１２）を形成する工程と；第１領域の表面領域に第２導電型（Ｎ）の第１ソース領域（２０）、及び、第２領域の表面領域に第２導電型（Ｎ）の第１ドレイン領域（３０）、をそれぞれ形成し、第３領域の表面領域に第２導電型（Ｎ）の第２ソース領域（２０）、及び、第４領域の表面領域に第２導電型（Ｎ）の第２ドレイン領域（３０）、をそれぞれ形成する工程とを具備する。
【００１４】
本発明では、膜厚のことなるゲート絶縁層（６０、６０Ａ）を有する二種類のトランジスタを同時に形成することが出来る。これらのトランジスタのうち、少なくとも一つはフィールド絶縁層（５０）におけるゲート電極（４０）とオーバーラップする部分に段差（５１）を有し、ゲート絶縁層（６０）側のフィールド絶縁層（５０）が相対的に薄いので、上記半導体装置と同様に、ブレークダウン電圧の向上とオン抵抗の低減とを同時に達成することが可能となる。
【発明の効果】
【００１５】
本発明により、ブレークダウン電圧（ＢＶｄｓ）の向上とオン抵抗の低減とを同時に可能とする半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の半導体装置及び半導体装置の製造方法における実施の形態に関して、添付図面を参照して説明する。
【００１７】
（第１の実施の形態）
図３は、本実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置１は、第１領域としてのＰウェル１２と、ソース領域２０と、第２領域としてのフィールド領域１４と、ドレイン領域３０と、ゲート絶縁層６０と、フィールド絶縁層５０と、ゲート電極４０とを備えるトランジスタ１Ａを具備している。
【００１８】
Ｐウェル１２は、シリコン基板に例示されるＰ型の半導体基板１０の表面領域に設けられている。Ｐウェル１２は、導電型がＰ型であり、半導体基板１０と比較してＰ型不純物濃度が高い。ソース領域２０は、Ｐウェル１２内における半導体基板１０の表面領域に設けられている。ソース領域２０は、導電型がＮ型であり、ドレイン領域３０と同程度のＮ型不純物濃度を有する。ソース領域２０は、コンタクト７１を介して上部の配線層と接続されている。
【００１９】
フィールド領域１４は、半導体基板１０の表面領域に設けられている。フィールド領域１４は、導電型がＮ型であり、ドレイン領域３０と比較してＮ型不純物濃度が低い。ドレイン領域３０は、フィールド領域１４内における半導体基板１０の表面領域に設けられている。ドレイン領域３０は、導電型がＮ型である。ドレイン領域３０は、コンタクト７２を介して上部の配線層と接続されている。
【００２０】
ゲート絶縁層６０は、ソース領域２０とフィールド領域１４との間の半導体基板１０の表面上に設けられている。ゲート絶縁層６０の一端はソース領域２０の一部の表面に達し、他端はフィールド絶縁層５０の端部５２に達している。ゲート絶縁層６０は、酸化シリコン膜に例示される。
【００２１】
フィールド絶縁層５０は、フィールド領域１４内の半導体基板１０の表面領域におけるドレイン領域３０とゲート絶縁層６０との間に設けられている。フィールド絶縁層５０は、ゲート電極４０と重なる部分において、ゲート絶縁層６０側が薄くなるような高さΔの段差５１を有している。フィールド絶縁層５０における段差５１よりもゲート絶縁層６０側の最大膜厚（底面５４からの厚み、以下同じ）ｔ１は、段差５１よりもドレイン領域３０側の最大膜厚ｔ０と比較して薄い（ｔ１＜ｔ０）。また、フィールド絶縁層５０における段差５１よりもゲート絶縁層６０側の最大膜厚ｔ１は、ゲート絶縁層６０の膜厚ｔ１１と比較して厚い（ｔ１＞ｔ１１）。そして、フィールド絶縁層５０は、段差５１よりもゲート絶縁層６０側に、半導体基板１０の表面と略平行な平面を含む平坦部５３を有している。平坦部５３は、フィールド絶縁層５０のゲート絶縁層６０側の端部５２の近傍から段差５１までの範囲（幅Ｌ）であり、その範囲の任意の位置での膜厚ｔは、ｔ１１＜ｔ（≦ｔ１）＜ｔ０である。フィールド絶縁層５０は、酸化シリコン膜に例示される。
【００２２】
また、段差５１の高さΔは、フィールド絶縁層５０のゲート絶縁層６０側の端部５２の近傍から段差５１までの範囲の任意の位置での膜厚ｔが上記ｔ１１＜ｔ＜ｔ０を満たし、後述されるオン抵抗を低減することができる程度に設定されていれば、特に制限は無い。ただし、平坦部５３の上面の位置が、ゲート絶縁層６０の上面の位置と同じか、又は高くなるように高さΔが設定されていることが好ましい。また、ゲート電極４０が無い部分のフィールド絶縁層５０の上面の位置とゲート絶縁層６０の上面の位置との中間、又はそれよりも上側の位置に高さΔが設定されていることが好ましい。フィールド絶縁層５０の平坦部５３での膜厚が薄くなりすぎると、その部分での電界によりブレークダウン電圧（ＢＶｄｓ）が決まる可能性が高くなり、ＢＶｄｓを向上できなくなるからである。
【００２３】
また、図３において段差５１は一段の例を示しているが、図３の段差５１の位置からフィールド絶縁層５０のゲート絶縁層６０側の端部５２の位置までに、複数の段差を設けて、段差５１の機能をもたせることも可能である。その場合、図３の段差５１の位置から端部５２の位置までに、フィールド絶縁層５０の上面が半導体基板１０側に単調に近づくようにする。更に、緩やかな傾斜面とすることも可能である。このような構成にすることにより、ゲート電極４０の段差に対するステップカバレッジをより容易にしながら、オン抵抗を下げることが出来る。
【００２４】
ゲート電極４０は、ゲート絶縁層６０とフィールド絶縁層５０の一部（段差５１を含む）を覆っている。ゲート電極４０の一端はソース領域２０側のゲート絶縁層６０の端部近傍に達し、他端はフィールド絶縁層５０の段差５１を越えた領域に達している。ゲート電極４０は、ポリシリコン膜に例示される。ゲート電極４０は、コンタクト（図示されず）を介して上部の配線層と接続されている。
【００２５】
上記の本実施の形態では、図３に示すように、フィールドドレイン構造を有するトランジスタは、フィールド絶縁層５０に段差５１を有し、その段差５１を覆うようにゲート電極４０を有している。そして、フィールド絶縁層５０の薄い領域はゲート電極４０で完全に覆われ、厚い領域はゲート電極４０で部分的に覆われている。このように、フィールド絶縁層５０におけるゲート電極４０とオーバーラップする部分に段差５１をつけることにより、以下のような効果を得ることが出来る。（１）ゲート電極４０のドレイン領域３０側の端部下のフィールド絶縁層５０は厚いため、電界を緩和することが可能になり、ＢＶｄｓを向上させることが出来る。（２）段差５１よりもゲート絶縁層６０側のゲート電極４０下のフィールド絶縁層５０は薄いため、オフセット層（フィールド領域１４）表面の蓄積層がより形成され易いため、オン抵抗を低減することができる。すなわち、ブレークダウン電圧（ＢＶｄｓ）の向上とオン抵抗の低減とを同時に達成することが可能となる。
【００２６】
次に、本実施の形態に係る半導体装置の製造方法について説明する。図４〜図１２は、本実施の形態に係る半導体装置の製造方法の一例を示す断面図である。なお、本実施の形態に係る半導体装置の製造方法は、一例であり本発明の範囲内で適宜変更可能である。
【００２７】
図４に示すように、半導体基板１０としてのＰ型（Ｐ−）シリコン基板上に酸化膜６０ａを形成する。次に、フィールド領域１４を形成するための開口部を含むパターンを有するフォトレジスト膜（図示されず）を酸化膜６０ａ上に形成する。そして、フォトレジスト膜をマスクとして、その開口部の底部の酸化膜６０ａを介してＮ型不純物（例示：Ｐ（リン）、Ａｓ（ヒ素））の注入を行い、不純物注入層１４ａを形成する。その後、そのフォトレジスト膜を除去する。酸化膜６０ａが露出する。
【００２８】
続いて、酸化膜６０ａ上に窒化膜９１を形成する。次に、フィールド絶縁層５０を形成するための開口部を含むパターンを有するフォトレジスト膜（図示されず）を窒化膜９１上に形成する。そして、そのフォトレジスト膜をマスクとして、その開口部の窒化膜９１をエッチングにより除去する。その後、そのフォトレジスト膜を除去する。窒化膜９１には、フィールド絶縁層５０を形成するための開口部９１ａが形成される。
【００２９】
次に、図５に示すように、窒化膜９１形成された開口部９１ａの半導体基板１０を局所酸化して、絶縁層５０ａを形成する。この絶縁層５０ａを形成するとき、窒化膜９１ａの端部の下方にも酸化用の酸素が侵入する。その結果、半導体基板１０の熱酸化が横方向（表面方向）にも進行する。その結果、絶縁層５０ａの両端には、層の膜厚が徐々に薄くなっているバーズビークという突端部が形成される。
【００３０】
また、この絶縁層５０ａを形成する熱酸化に伴い、不純物注入層１４ａ中のＮ型不純物は拡散して、不純物濃度が低濃度なフィールド領域１４を形成する。このとき、バーズビークの下方の領域にもＮ型不純物が拡散してフィールド領域１４を形成する。ただし、このバーズビークの下方の領域は、Ｎ型不純物が注入された直下から横方向にずれているので、不純物濃度は更に低くなる。
【００３１】
次に、図６に示すように、窒化膜１４をエッチングにより除去する。続いて、図７に示すように、絶縁層５０ａの段差５１及び平坦部５３を形成するための開口部を含むパターンを有するフォトレジスト膜９２を絶縁層５０ａ及び酸化膜６０ａ上に形成する。そして、図８に示すように、そのフォトレジスト膜９２をマスクとして、絶縁層５０ａをエッチングする。それにより、所定の位置に段差５１及び平坦部５３を有するフィールド絶縁層５０を形成する。このエッチング方法としては、例えば、フッ酸系の薬液によるウエットエッチにより行うことができる。このとき、フォトレジスト膜９２の無い領域における半導体基板１０の表面の酸化膜６０ａも一緒に除去される。その後、そのフォトレジスト膜９２を除去する。
【００３２】
続いて、図９に示すように、酸化膜６０ａが除去された半導体基板１０の表面に熱酸化によりゲート絶縁層６０を形成する。このとき、酸化膜の形成条件により、フィールド絶縁層５０とは独立して、所望の膜厚を有するゲート絶縁層を形成することが出来る。次に、図１０に示すように、ポリシリコン膜（図示されず）を形成する。続いて、ゲート電極４０を形成するためのパターンを有するフォトレジスト膜（図示されず）をそのポリシリコン膜上に形成する。そして、そのフォトレジスト膜をマスクとして、ポリシリコン膜をエッチングし、ゲート電極４０を形成する。その後、そのフォトレジスト膜を除去する。
【００３３】
その後、図１１に示すように、ゲート電極４０をマスクとして、Ｐ型不純物（例示:Ｂ（ボロン））を注入して、Ｐウェル１２を形成する。次に、Ｐウェル１２の表面領域に高濃度のＮ型不純物を注入し、ソース領域２０を形成する。それと同時に、フィールド領域１４の表面領域に高濃度のＮ型不純物を注入し、ドレイン領域３０を形成する。
【００３４】
次に、図１２に示すように、全体を覆うように層間絶縁膜（図示されず）を形成する。そして、その層間絶縁膜を貫通するように、ソース領域２０に対してコンタクト７１、ドレイン領域３０に対してコンタクト７２、ゲート電極４０に対してコンタクト（図示されず）を形成する。
【００３５】
上記各工程を含む本実施の形態の半導体装置の製造方法を実行することにより、本発明の半導体装置（図１２、図３）を製造することができる。
【００３６】
上記の本実施の形態の半導体装置の製造方法で製造された半導体装置は、図３に示す構成を有しているので、既述のようなブレークダウン電圧（ＢＶｄｓ）の向上とオン抵抗の低減とを同時に満たすことが可能となる。
【００３７】
（第２の実施の形態）
図１３は、本実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態では、ゲート絶縁層の膜厚が異なるＮ型で高耐圧用のトランジスタ（片方向）を同一ウエハー上に形成する。すなわち、この半導体装置１は、ゲート絶縁層の膜厚が互いに異なるトランジスタ１Ａとトランジスタ１Ｂとを具備する。トランジスタ１Ａは、第１の実施の形態のトランジスタと同じであり、Ｐウェル１２と、ソース領域２０と、フィールド領域１４と、ドレイン領域３０と、ゲート絶縁層６０と、フィールド絶縁層５０と、ゲート電極４０とを具備する。トランジスタ１Ｂは、ウェル１２と、ソース領域２０と、フィールド領域１４と、ドレイン領域３０と、ゲート絶縁層６０Ａと、フィールド絶縁層５０Ａと、ゲート電極４０とを具備する。
【００３８】
トランジスタ１Ｂは、ゲート絶縁層６０Ａとフィールド絶縁層５０Ａの膜厚がトランジスタ１Ａのそれらと互いに異なっている。すなわち、ゲート絶縁層６０Ａは、ゲート絶縁層６０と比較してその膜厚が厚くなっている。また、フィールド絶縁層５０Ａは、フィールド絶縁層５０と比較して段差５１や平坦部５３を有していない。トランジスタ１Ｂにおけるその他の構成については、トランジスタ１Ａ（第１の実施の形態）と同じであるのでその説明を省略する。
【００３９】
トランジスタ１Ａにおけるゲート電極４０の端部下のフィールド絶縁層６０膜厚は、トランジスタ１Ｂにおけるゲート電極４０の端部下のフィールド絶縁層６０Ａ膜厚と同等であるため、トランジスタ１Ａ、１ＢのＢＶｄｓは同等にすることが出来る。
【００４０】
また、用途に応じた複数の種類の高耐圧用のトランジスタを同一ウエハー上に形成することが可能となる。そのとき、第１の実施の形態で示したように、少なくとも一方のトランジスタについて、ブレークダウン電圧（ＢＶｄｓ）の向上とオン抵抗の低減とを同時に達成することが可能となる。
【００４１】
次に、本実施の形態に係る半導体装置の製造方法について説明する。図１４〜図２０は、本実施の形態に係る半導体装置の製造方法の一例を示す断面図である。図中、左側がトランジスタ１Ｂを示し、右側がトランジスタ１Ａを示している。なお、本実施の形態に係る半導体装置の製造方法は、一例であり本発明の範囲内で適宜変更可能である。
【００４２】
初期の工程は、第１の実施の形態における図４から図６までの工程と同じであるのでその説明を省略する。図１４は、図６の状態を示している。続いて、図１５に示すように、トランジスタ１Ａ側においては、フィールド絶縁層５０の段差５１及び平坦部５３を形成するための開口部を含むパターンを有するフォトレジスト膜９２を絶縁層５０ａ及び酸化膜６０ａ上に形成する。一方、このとき、トランジスタ１Ｂ側においては、絶縁層５０ａ及び酸化膜６０ａの全面を覆うようにフォトレジスト膜９２を形成する。
【００４３】
次に、図１６に示すように、トランジスタ１Ａ側においては、そのフォトレジスト膜９２をマスクとして、絶縁層５０ａをエッチングする。それにより、所定の位置に段差５１及び平坦部５３を有するフィールド絶縁層５０を形成する。このエッチング方法としては、例えば、フッ酸系の薬液によるウエットエッチにより行うことができる。このとき、フォトレジスト膜９２の無い領域における半導体基板１０の表面の酸化膜６０ａも一緒に除去される。一方、このとき、トランジスタ１Ｂ側においては、絶縁層５０ａ及び酸化膜６０ａは、フォトレジスト膜９２で覆われているのでエッチングされることは無い。この絶縁層５０ａは、フィールド絶縁層５０Ａとなる。その後、そのフォトレジスト膜９２を除去する。
【００４４】
続いて、図１７に示すように、トランジスタ１Ａ側においては、酸化膜６０ａが除去された半導体基板１０の表面に熱酸化によりゲート絶縁層６０を形成する。このとき、酸化膜の形成条件により、フィールド絶縁層５０とは独立して、所望の膜厚を有するゲート絶縁層を形成することが出来る。一方、このとき、トランジスタ１Ｂ側においては、熱酸化により酸化膜６０ａの膜厚が厚くなりゲート絶縁層６０Ａとなる。この工程により、トランジスタ１Ｂのゲート絶縁層６０Ａを厚く、トランジスタ１Ａのゲート絶縁層６０を薄くすることが出来る。
【００４５】
以降の図１８〜図２０に示す工程は、第１の実施の形態における図１０〜図１２までの工程と同じであるのでその説明を省略する。
【００４６】
上記各工程を含む本実施の形態の半導体装置の製造方法を実行することにより、本発明の半導体装置（図２０、図１３）を製造することができる。
【００４７】
本実施の形態の半導体装置の製造方法により、工程の増加を招くこと無く、ゲート絶縁層の膜厚が異なる少なくとも二種類の高耐圧用のトランジスタを同一ウエハー上に形成することが可能となる。そのとき、少なくとも一方のトランジスタについて、ブレークダウン電圧（ＢＶｄｓ）の向上とオン抵抗の低減とを同時に達成することが可能となる。
【００４８】
上記各実施の形態では、Ｎ型の高耐圧用のトランジスタ（片方向）に限定して実施の形態を説明している。しかし、本発明はそれらの実施の形態に限定されるものではなく、同様のことをＰ型の高耐圧用のトランジスタ（片方向）、Ｎ型の高耐圧用のトランジスタ（双方向）、Ｐ型の高耐圧用のトランジスタ（双方向）に対しても適用することが可能である。その場合にも、上記実施の形態と同様の効果を得ることが出来る。
【図面の簡単な説明】
【００４９】
【図１】図１は典型的フィールドドレイン構造を有する高耐圧用トランジスタを示す断面図である。
【図２】図２は特開平１１−３１７５１９号公報の半導体装置を示す断面図である。
【図３】図３は本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図４】図４は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図５】図５は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図６】図６は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図７】図７は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図８】図８は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図９】図９は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１０】図１０は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１１】図１１は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１２】図１２は本発明の第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１３】図１３は本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図１４】図１４は本発明の第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１５】図１５は本発明の第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１６】図１６は本発明の第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１７】図１７は本発明の第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１８】図１８は本発明の第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図１９】図１９は本発明の第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図２０】図２０は本発明の第２の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【符号の説明】
【００５０】
１、１ａ    半導体装置
１Ａ、１Ｂ    トランスタ
１０    半導体基板
１２    Ｐウェル
１４    フィールド領域
１４ａ    不純物注入層
２０    ソース領域
３０    ドレイン領域
４０    ゲート電極
５０、５０Ａ    フィールド絶縁層
５１    段差
５２    端部
５３    平坦部
５４    底面
６０、６０Ａ    ゲート絶縁層
６０ａ    酸化膜
７１、７２    コンタクト
８０    素子分離層
９１    窒化膜
９１ａ    開口部
９２    フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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