(57)【要約】【課題】閾値電圧の異なる複数の薄膜トランジスタを、同一基板上に形成する。【解決手段】基板１と、基板１に支持された薄膜トランジスタ１０、２０とを備えた半導体装置であって、薄膜トランジスタ１０は、ボトムゲート電極１５と一部だけが重なるように配置されたトップゲート電極１６を備え、薄膜トランジスタ２０は、ボトムゲート電極２５と全体が重なるか、または一部だけが重なるように配置されたトップゲート電極２６を備え、トップゲート電極２６の一部だけがボトムゲート電極２５と重なっている場合には、トップゲート電極２６のうちボトムゲート電極２５と重なっていない領域２７のチャネル方向の長さＬ２は、トップゲート電極１６のうちボトムゲート電極１５と重なっていない領域１７のチャネル方向の長さＬ１よりも小さい。【選択図】  図１
2009283554.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板に支持された第１のＴＦＴおよび第２のＴＦＴとを備えた半導体装置であって、
前記第１のＴＦＴは、
第１のチャネル領域、第１のソース領域および第１のドレイン領域を有する第１の半導体層と、
前記基板と前記第１の半導体層との間に設けられた第１のボトムゲート電極と、
前記第１の半導体層の前記第１のボトムゲート電極が設けられた側とは反対側に設けられ、前記第１のボトムゲート電極と一部だけが重なるように配置された第１のトップゲート電極とを備え、
前記第２のＴＦＴは、
第２のチャネル領域、第２のソース領域および第２のドレイン領域を有する第２の半導体層と、
前記基板と前記第２の半導体層との間に設けられた第２のボトムゲート電極と、
前記第２の半導体層の前記第２のボトムゲート電極が設けられた側とは反対側に設けられ、前記第２のボトムゲート電極と全体が重なるか、または一部だけが重なるように配置された第２のトップゲート電極とを備え、
前記第１のボトムゲート電極のチャネル方向の長さは、前記第１のトップゲート電極のチャネル方向の長さ以上であって、
前記第２のボトムゲート電極のチャネル方向の長さは、前記第２のトップゲート電極のチャネル方向の長さ以上であって、
前記第２のトップゲート電極の一部だけが前記第２のボトムゲート電極と重なっている場合には、前記第２のトップゲート電極のうち前記第２のボトムゲート電極と重なっていない部分のチャネル方向の長さは、前記第１のトップゲート電極のうち前記第１のボトムゲート電極と重なっていない部分のチャネル方向の長さよりも小さい、半導体装置。
【請求項２】
前記第１のトップゲート電極のうち前記第１のボトムゲート電極と重なっていない部分のチャネル方向の長さは１μｍ以上である、請求項１に記載の半導体装置。
【請求項３】
前記第２のトップゲート電極のうち前記第２のボトムゲート電極と重なっていない部分のチャネル方向の長さは０．５μｍ以下である、請求項２に記載の半導体装置。
【請求項４】
前記第２の半導体層は、前記第２のチャネル領域と前記第２のソース領域との間、および前記第２のチャネル領域と前記第２のドレイン領域との間に、前記第２のソース領域および前記第２のドレイン領域よりも不純物濃度の低い低濃度不純物領域をさらに有し、
前記第２のトップゲート電極のチャネル方向の長さと前記第２のボトムゲート電極のチャネル方向の長さは実質的に等しく、
前記第２のトップゲート電極は前記低濃度不純物領域と重なっていない、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２の半導体層は、前記第２のチャネル領域と前記第２のソース領域との間、および前記第２のチャネル領域と前記第２のドレイン領域との間に、前記第２のソース領域および前記第２のドレイン領域よりも不純物濃度の低い低濃度不純物領域をさらに有し、
前記第２のトップゲート電極は前記低濃度不純物領域と重なっている、請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記第１のトップゲート電極のチャネル方向の長さは前記第２のトップゲート電極のチャネル方向の長さと実質的に等しく、
前記第１のボトムゲート電極のチャネル方向の長さは前記第２のボトムゲート電極のチャネル方向の長さと実質的に等しい、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第１のＴＦＴの閾値電圧の絶対値は、前記第２のＴＦＴの閾値電圧の絶対値より大きい、請求項６に記載の半導体装置。
【請求項８】
前記第１のトップゲート電極のチャネル方向の長さと前記第１のボトムゲート電極のチャネル方向の長さとは実質的に等しく、
前記第２のトップゲート電極のチャネル方向の長さと前記第２のボトムゲート電極のチャネル方向の長さとは実質的に等しい、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
基板に支持された第１のボトムゲート電極および第２のボトムゲート電極を形成する工程（ａ）と、
前記第１のボトムゲート電極および前記第２のボトムゲート電極を覆うゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上に半導体膜を形成し、前記半導体膜をパターニングすることによって、前記ゲート絶縁膜を間に介して前記第１のボトムゲート電極に対向する第１の半導体層と、前記ゲート絶縁膜を間に介して前記第２のボトムゲート電極に対向する第２の半導体層とを形成する工程（ｃ）と、
前記第１の半導体層の上に、前記第１のボトムゲート電極と一部だけが重なる第１のトップゲート電極を形成し、前記第２の半導体層の上に、前記第２のボトムゲート電極と全体が重なるか、または一部だけが重なる第２のトップゲート電極を形成する工程（ｄ）と、
前記工程（ｃ）の後に、前記第１の半導体層および前記第２の半導体層に対して同じ種類の不純物を同時にイオン注入する工程（ｅ）とを包含し、
前記工程（ｄ）において、
前記第１のボトムゲート電極のチャネル方向の長さが前記第１のトップゲート電極のチャネル方向の長さ以上であり、前記第２のボトムゲート電極のチャネル方向の長さが前記第２のトップゲート電極のチャネル方向の長さ以上であり、かつ、前記第２のトップゲート電極の一部だけが前記第２のボトムゲート電極と重なっている場合には、前記第２のトップゲート電極のうち前記第２のボトムゲート電極と重なっていない部分のチャネル方向の長さが、前記第１のトップゲート電極のうち前記第１のボトムゲート電極と重なっていない部分のチャネル方向の長さよりも小さいという関係になるように、前記第１のトップゲート電極および前記第２のトップゲート電極を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置には、画素電極への電荷の注入を制御する薄膜トランジスタ（「画素用ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）」と呼ぶ。）と、駆動回路や種々の機能回路などの周辺回路を構成する薄膜トランジスタ（「周辺回路用ＴＦＴ」と呼ぶ。）とが設けられている。これらのＴＦＴは、薄膜堆積やフォトリソグラフィなどの製造技術により、ガラスなどの絶縁基板上に集積される。画素用ＴＦＴは、絶縁基板の表示領域に設けられ、周辺回路用ＴＦＴは表示領域の周辺に設けられる。
【０００３】
一般に、周辺回路用ＴＦＴのうち駆動回路に用いられるＴＦＴには、特に高いオン電流特性（電流駆動力）が要求される。電流駆動力を増大させるためのＴＦＴ構造として、従来から、シリコン薄膜を挟んで２つのゲート電極（トップゲート電極およびボトムゲート電極）が設けられたダブルゲート構造が提案されている（特許文献１参照）。ダブルゲート構造を有するＴＦＴでは、オン動作時に、チャネル領域の上部にトップゲート電極による反転層が形成されると共に、チャネル領域の下部にボトムゲート電極による反転層が形成されるので、チャネル領域に流れるオン電流を大きくすることができる。
【０００４】
また、画素用ＴＦＴおよび周辺回路用ＴＦＴには、それぞれの目的に応じて異なった閾値電圧が要求される。一般的に、ＴＦＴの閾値電圧の制御は、アクセプターまたはドナーとなる不純物をＴＦＴのチャネル領域に導入することによって行われる（チャネルドープ）。従来では、要求される閾値電圧に応じてチャネル領域の不純物濃度を変化させることにより、様々な閾値電圧を有するＴＦＴを形成していた。
【特許文献１】特開２００７-１５７９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
チャネルドープにより閾値電圧の異なる複数種類のＴＦＴを同一基板上に形成するためには、それぞれの閾値電圧の値に応じてチャネル領域へのイオン注入工程を複数回行う必要がある。すなわち、ドーピングマスクを用いて一部のＴＦＴにのみ選択的にチャネルドープを行った後、ドーピングマスクを除去するといった工程を繰り返す必要があるため、プロセスが煩雑になるという課題が生じていた。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、その主な目的は、ダブルゲート構造を有し、かつ閾値電圧の異なる複数種類の薄膜トランジスタを、簡便なプロセスで製造する方法およびそのような方法で製造される半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、基板と、前記基板に支持された第１のＴＦＴおよび第２のＴＦＴとを備えた半導体装置であって、前記第１のＴＦＴは、第１のチャネル領域、第１のソース領域および第１のドレイン領域を有する第１の半導体層と、前記基板と前記第１の半導体層との間に設けられた第１のボトムゲート電極と、前記第１の半導体層の前記第１のボトムゲート電極が設けられた側とは反対側に設けられ、前記第１のボトムゲート電極と一部だけが重なるように配置された第１のトップゲート電極とを備え、前記第２のＴＦＴは、第２のチャネル領域、第２のソース領域および第２のドレイン領域を有する第２の半導体層と、前記基板と前記第２の半導体層との間に設けられた第２のボトムゲート電極と、前記第２の半導体層の前記第２のボトムゲート電極が設けられた側とは反対側に設けられ、前記第２のボトムゲート電極と全体が重なるか、または一部だけが重なるように配置された第２のトップゲート電極とを備え、前記第１のボトムゲート電極のチャネル方向の長さは、前記第１のトップゲート電極のチャネル方向の長さ以上であって、前記第２のボトムゲート電極のチャネル方向の長さは、前記第２のトップゲート電極のチャネル方向の長さ以上であって、前記第２のトップゲート電極の一部だけが前記第２のボトムゲート電極と重なっている場合には、前記第２のトップゲート電極のうち前記第２のボトムゲート電極と重なっていない部分のチャネル方向の長さは、前記第１のトップゲート電極のうち前記第１のボトムゲート電極と重なっていない部分のチャネル方向の長さよりも小さい。
【０００８】
ある実施形態において、前記第１のトップゲート電極のうち前記第１のボトムゲート電極と重なっていない部分のチャネル方向の長さは１μｍ以上である。
【０００９】
ある実施形態において、前記第２のトップゲート電極のうち前記第２のボトムゲート電極と重なっていない部分のチャネル方向の長さは０．５μｍ以下である。
【００１０】
ある実施形態において、前記第２の半導体層は、前記第２のチャネル領域と前記第２のソース領域との間、および前記第２のチャネル領域と前記第２のドレイン領域との間に、前記第２のソース領域および前記第２のドレイン領域よりも不純物濃度の低い低濃度不純物領域をさらに有し、前記第２のトップゲート電極のチャネル方向の長さと前記第２のボトムゲート電極のチャネル方向の長さは実質的に等しく、前記第２のトップゲート電極は前記低濃度不純物領域と重なっていない。
【００１１】
ある実施形態において、前記第２の半導体層は、前記第２のチャネル領域と前記第２のソース領域との間、および前記第２のチャネル領域と前記第２のドレイン領域との間に、前記第２のソース領域および前記第２のドレイン領域よりも不純物濃度の低い低濃度不純物領域をさらに有し、前記第２のトップゲート電極は前記低濃度不純物領域と重なっている。
【００１２】
ある実施形態において、前記第１のトップゲート電極のチャネル方向の長さは前記第２のトップゲート電極のチャネル方向の長さと実質的に等しく、前記第１のボトムゲート電極のチャネル方向の長さは前記第２のボトムゲート電極のチャネル方向の長さと実質的に等しい。
【００１３】
ある実施形態において、前記第１のＴＦＴの閾値電圧の絶対値は、前記第２のＴＦＴの閾値電圧の絶対値より大きい。
【００１４】
ある実施形態において、前記第１のトップゲート電極のチャネル方向の長さと前記第１のボトムゲート電極のチャネル方向の長さとは実質的に等しく、前記第２のトップゲート電極のチャネル方向の長さと前記第２のボトムゲート電極のチャネル方向の長さとは実質的に等しい。
【００１５】
本発明の半導体装置の製造方法は、基板に支持された第１のボトムゲート電極および第２のボトムゲート電極を形成する工程（ａ）と、前記第１のボトムゲート電極および前記第２のボトムゲート電極を覆うゲート絶縁膜を形成する工程（ｂ）と、前記ゲート絶縁膜の上に半導体膜を形成し、前記半導体膜をパターニングすることによって、前記ゲート絶縁膜を間に介して前記第１のボトムゲート電極に対向する第１の半導体層と、前記ゲート絶縁膜を間に介して前記第２のボトムゲート電極に対向する第２の半導体層とを形成する工程（ｃ）と、前記第１の半導体層の上に、前記第１のボトムゲート電極と一部だけが重なる第１のトップゲート電極を形成し、前記第２の半導体層の上に、前記第２のボトムゲート電極と全体が重なるか、または一部だけが重なる第２のトップゲート電極を形成する工程（ｄ）と、前記工程（ｃ）の後に、前記第１の半導体層および前記第２の半導体層に対して同じ種類の不純物を同時にイオン注入する工程（ｅ）とを包含し、前記工程（ｄ）において、前記第１のボトムゲート電極のチャネル方向の長さが前記第１のトップゲート電極のチャネル方向の長さ以上であり、前記第２のボトムゲート電極のチャネル方向の長さが前記第２のトップゲート電極のチャネル方向の長さ以上であり、かつ、前記第２のトップゲート電極の一部だけが前記第２のボトムゲート電極と重なっている場合には、前記第２のトップゲート電極のうち前記第２のボトムゲート電極と重なっていない部分のチャネル方向の長さが、前記第１のトップゲート電極のうち前記第１のボトムゲート電極と重なっていない部分のチャネル方向の長さよりも小さいという関係になるように、前記第１のトップゲート電極および前記第２のトップゲート電極を形成する。
【発明の効果】
【００１６】
本発明によると、簡便なプロセスによって、閾値電圧の異なる２種類の薄膜トランジスタを同一基板上に備えた半導体装置を製造することができる。また、簡便な製造方法によって製造できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明による好ましい実施形態の半導体装置を説明する。本実施形態の半導体装置は、例えばアクティブマトリクス基板であり、液晶表示装置や有機ＥＬ表示装置等に広く用いられる。
【００１８】
図１（ａ）、（ｂ）は、本実施形態の半導体装置１００を模式的に示す断面図および平面図である。図１（ａ）は、図１（ｂ）のＩ―Ｉ線に沿った断面を模式的に示す図である
。
【００１９】
図１（ａ）に示すように、本実施形態の半導体装置１００は、基板１と、基板１に支持された薄膜トランジスタ１０および薄膜トランジスタ２０とを備える。薄膜トランジスタ１０は、チャネル領域１１、ソース領域１２およびドレイン領域１３を有する半導体層１４と、基板１と半導体層１４との間に設けられたボトムゲート電極１５と、半導体層１４のボトムゲート電極１５が設けられた側とは反対側に設けられ、ボトムゲート電極１５と一部だけが重なるように配置されたトップゲート電極１６とを備えている。本明細書において、「トップゲート電極１６がボトムゲート電極１５と一部だけ重なる」とは、図１（ａ）、（ｂ）に示すように、トップゲート電極１６のうちボトムゲート電極１５と重なっていない部分１７が存在することをいう。
【００２０】
一方、薄膜トランジスタ２０は、チャネル領域２１、ソース領域２２およびドレイン領域２３を有する半導体層２４と、基板１と半導体層２４との間に設けられたボトムゲート電極２５と、半導体層２４のボトムゲート電極２５が設けられた側とは反対側に設けられたトップゲート電極２６とを備えている。トップゲート電極２６は、その全体がボトムゲート電極２５と重なるように配置されている。
【００２１】
なお、図１（ｂ）に示すように、トップゲート電極１６、２６とは、ゲート配線１６ｂ、２６ｂのうち半導体層１４、２４のそれぞれと重なっている部分のことをいう。同様に、ボトムゲート電極１５、２５とは、ゲート配線１５ｂ、２５ｂのうち半導体層１４、２４のそれぞれと重なっている部分のことをいう。
【００２２】
ボトムゲート電極１５と半導体層１４、およびボトムゲート電極２５と半導体層２４との間には、ゲート絶縁膜２が設けられている。一方、半導体層１４とトップゲート電極１６、および半導体層２４とトップゲート電極２６との間には、ゲート絶縁膜３が設けられている。
【００２３】
図１（ａ）、（ｂ）に示す薄膜トランジスタ１０、２０では、トップゲート電極１６のチャネル長方向の長さはボトムゲート電極１５のチャネル長方向の長さと等しく、トップゲート電極２６のチャネル長方向の長さはボトムゲート電極２５のチャネル長方向の長さと等しい。ただし、ボトムゲート電極１５のチャネル方向の長さは、トップゲート１６のチャネル長方向の長さより大きくてもよい。同様に、ボトムゲート電極２５のチャネル方向の長さは、トップゲート２６のチャネル長方向の長さより大きくてもよい。
【００２４】
また、図１（ａ）、（ｂ）に示す薄膜トランジスタ２０では、トップゲート電極２６の全体がボトムゲート電極２５と重なっているが、トップゲート電極２６の一部だけがボトムゲート電極２５と重なっていてもよい。そのような半導体装置２００を、図２（ａ）、（ｂ）を参照しながら説明する。簡単のため、図２（ａ）、（ｂ）に示す半導体装置２００のうち図１（ａ）、（ｂ）に示される構成要素と同様の機能を有するものには、共通の参照符号を付してここではその詳細な説明を省略する。
【００２５】
図２（ａ）、（ｂ）に示す薄膜トランジスタ２０´では、トップゲート電極２６´の一部だけがボトムゲート電極２５´と重なっており、トップゲート電極２６´の下に、ボトムゲート電極２５´が配置されていない領域が存在する。トップゲート電極２６´のうちボトムゲート電極２５´と重なっていない部分２７のチャネル方向の長さＬ２は、トップゲート電極１５のうちボトムゲート電極１６と重なっていない部分１７のチャネル方向の長さＬ１よりも小さい。
【００２６】
従来では、同一基板上に閾値電圧の異なる複数種類のＴＦＴを形成する場合には、それぞれのＴＦＴのチャネルに異なる濃度の不純物を導入する必要があり、プロセスが煩雑になるという課題が生じていた（チャネルドープ）。これに対し、本実施形態では、トップゲート電極１６がボトムゲート電極１５と重なるチャネル方向の長さが、トップゲート電極２６がボトムゲート電極２５と重なるチャネル方向の長さよりも小さいことにより、薄膜トランジスタ１０の閾値電圧が薄膜トランジスタ２０の閾値電圧と異なる値に制御される。トップゲート電極１６、２６の位置は、トップゲート電極１６、２６を形成する際のマスクの位置のみによって変更することができる。このように、本実施形態の半導体装置１００、２００は、簡便に製造されうる構造を有する。
【００２７】
次に、本実施形態の半導体装置１００の製造方法を説明する。
【００２８】
まず、図３（ａ）に示すように、基板１に支持されたボトムゲート電極１５、２５を形成する。
【００２９】
次に、図３（ｂ）に示すように、ボトムゲート電極１５、２５を覆うゲート絶縁膜２を形成する。
【００３０】
次に、図３（ｃ）に示すように、ゲート絶縁膜２の上に半導体膜を形成し、半導体膜をパターニングすることによって、ゲート絶縁膜２を間に介してボトムゲート電極１５に対向する半導体層１４と、ゲート絶縁膜を間に介してボトムゲート電極２５に対向する半導体層２４とを形成する。
【００３１】
次に、図４（ａ）に示すように、半導体層１４、２４を覆うゲート絶縁膜３を形成した後、半導体層１４の上に、ボトムゲート電極１５と一部だけが重なるトップゲート電極１６を形成し、半導体層２４の上に、ボトムゲート電極２５と全体が重なるトップゲート電極２６を形成する。
【００３２】
次に、図４（ｂ）に示すように、半導体層１４、２４に対して同じ種類の不純物を同時にイオン注入する。これにより、半導体層１４に、ソース領域１２、２２およびドレイン領域１３、２３が形成される。
【００３３】
次に、本実施形態の半導体装置２００を製造する方法について説明する。
【００３４】
まず図３（ａ）から（ｃ）に示す工程を行った後、図５（ａ）に示すように、半導体層１４、２４を覆うゲート絶縁膜３を形成した後、半導体層１４の上に、ボトムゲート電極１５と一部だけが重なるトップゲート電極１６を形成し、半導体層２４の上に、ボトムゲート電極２５´と一部だけが重なるトップゲート電極２６´を形成する。このとき、トップゲート電極２６´のうちボトムゲート電極２５´と重なっていない部分のチャネル方向の長さＬ２が、トップゲート電極１６のうちボトムゲート電極１５と重なっていない部分のチャネル方向の長さＬ１よりも小さいという関係になるように、トップゲート電極１６、２６´を形成する。
【００３５】
次に、図５（ｂ）に示すように、半導体層１４、２４に対して同じ種類の不純物を同時にイオン注入する。
【００３６】
本実施形態の半導体装置１００の製造方法では、ボトムゲート電極１５に対するトップゲート電極１６の相対的な位置と、ボトムゲート電極２５に対するトップゲート電極２６の相対的な位置とを異ならせるだけで、薄膜トランジスタ１０、２０の閾値電圧を互いに異ならせることができる。ボトムゲート電極１５、２５に対するトップゲート電極１６、２６の相対的な位置は、トップゲート電極１６、２６を形成するためのマスクの位置のみによって変更することができる。
【００３７】
従来では、同一基板上に閾値電圧の異なる複数種類のＴＦＴを形成する場合には、それぞれのＴＦＴのチャネルに異なる濃度の不純物を導入する必要があり、プロセスが煩雑になるという課題が生じていた（チャネルドープ）。これに対し、本実施形態の製造方法では、煩雑なチャネルドープのプロセスを経ることなく、閾値電圧の異なる薄膜トランジスタ１０、２０（または２０´）を形成することができる。
【００３８】
次に、本発明のより具体的な実施形態を説明する。
【００３９】
（第１の実施形態）
以下、図６を参照しながら、本発明による第１の実施形態の半導体装置３００を説明する。図６に示す半導体装置３００のうち図１（ａ）、（ｂ）に示される構成要素と同様の機能を有するものには、共通の参照符号を付している。
【００４０】
本実施形態の半導体装置３００は、基板１と、基板１に支持された薄膜トランジスタ１０および薄膜トランジスタ２０とを備える。
【００４１】
薄膜トランジスタ１０は、チャネル領域１１、ソース領域１２およびドレイン領域１３を有する半導体層１４と、基板１と半導体層１４との間に設けられたボトムゲート電極１５と、半導体層１４のボトムゲート電極１５が設けられた側とは反対側に設けられ、ボトムゲート電極１５と一部だけが重なるように配置されたトップゲート電極１６とを備えている。
【００４２】
一方、薄膜トランジスタ２０は、チャネル領域２１、ソース領域２２およびドレイン領域２３を有する半導体層２４と、基板１と半導体層２４との間に設けられたボトムゲート電極２５と、半導体層２４のボトムゲート電極２５が設けられた側とは反対側に設けられたトップゲート電極２６とを備えている。トップゲート電極２６は、その全体がボトムゲート電極２５と重なるように配置されている。
【００４３】
ボトムゲート電極１５と半導体層１４、およびボトムゲート電極２５と半導体層２４との間には、ゲート絶縁膜２が設けられている。一方、半導体層１４とトップゲート電極１６、および半導体層２４とトップゲート電極２６との間には、ゲート絶縁膜３が設けられている。
【００４４】
さらに、本実施形態の半導体装置３００は、トップゲート電極１６およびトップゲート電極２６を覆う層間絶縁膜４を有している。層間絶縁膜４の上には、ソース配線１８ａ、ドレイン配線１８ｂ、ソース配線２８ａおよびドレイン配線２８ｂが設けられている。ソース配線１８ａおよびドレイン配線１８ｂは、層間絶縁膜４に形成されたコンタクトホール１９ａ、１９ｂを介して、ソース領域１２およびドレイン領域１３とそれぞれ電気的に接続されている。一方、ソース配線２８ａおよびドレイン配線２８ｂは、層間絶縁膜４に形成されたコンタクトホール２９ａ、２９ｂを介して、ソース領域２２およびドレイン領域２３とそれぞれ電気的に接続されている。層間絶縁膜４の上には、ソース配線１８ａ、ドレイン配線１８ｂ、ソース配線２８ａおよびドレイン配線２８ｂを覆うように、保護膜５が設けられている。
【００４５】
なお、本実施形態の半導体装置３００は、薄膜トランジスタ２０の代わりに、図２（ａ）、（ｂ）を参照しながら前述した薄膜トランジスタ２０´を有していてもよい。すなわち、トップゲート電極２６´のチャネル長方向の一部のみがボトムゲート電極２５´と重なっていてもよい。この場合には、図２（ａ）、（ｂ）に示すように、トップゲート電極２６´ のうちボトムゲート電極２５´ と重なっていない部分２７のチャネル方向の長さＬ２を、トップゲート電極１６のうちボトムゲート電極１５と重なっていない部分１７のチャネル方向の長さＬ１よりも小さくする必要がある。
【００４６】
本実施形態によると、図１から図５を参照して説明した実施形態と同様の効果を得ることができる。
【００４７】
ここで、トップゲート電極のうちボトムゲート電極と重なっていない部分のチャネル方向の長さの値（「長さＬ」と呼ぶ）と閾値電圧との関係を調べて長さＬの好ましい値を検討したので、その方法および結果を説明する。まず、長さＬの異なるＮチャネル型のサンプルＴＦＴおよびＰチャネル型のサンプルＴＦＴをそれぞれ９個作製した。これらのサンプルＴＦＴのトップゲート電極およびボトムゲート電極のゲート長は４. ０μｍとし、ゲート幅は１０μｍとした。これらのサンプルＴＦＴでは、トップゲート電極と半導体層との間に設けられたゲート絶縁膜の厚さは８０ｎｍとし、ボトムゲート電極と半導体層との間に設けられたゲート絶縁膜の厚さは１５０ｎｍとした。次いで、これらのサンプルＴＦＴの閾値電圧の測定を行った。
【００４８】
図７は、長さＬと閾値電圧Ｖthとの関係を示すグラフである。図７に示す縦軸は閾値電圧値（Ｖｔｈ）、横軸は、トップゲート電極に対するボトムゲート電極のズレ量を示している。トップゲート電極の全体がボトムゲート電極と重なっている場合のズレ量を０とし、ボトムゲート電極がトップゲート電極に対して左にずれた場合のズレ量を正とし、ボトムゲート電極がトップゲート電極に対して右にずれた場合のズレ量を負とする。したがって、ズレ量の絶対値が、トップゲート電極のうちボトムゲート電極と重なっていない部分のチャネル方向の長さＬとなる。図７において、丸がプロットされたプロファイルはＮチャネル型のＴＦＴの測定結果を示し、三角がプロットされたプロファイルはＰチャネル型のＴＦＴの測定結果を示す。図７から、Ｎチャネル型トランジスタおよびＰチャネル型トランジスタの両方において、ズレ量が−０．５μｍから０．５μｍの範囲内の場合には、閾値電圧がほぼ一定であることがわかる。これに対し、ズレ量が−１μｍまたは１μｍのときの閾値電圧は、ズレ量が−０．５μｍから０．５μｍの範囲内のときの閾値電圧と比較して、０．３Ｖほど変化していることがわかる。この結果から、ズレ量が０のときの閾値電圧に対して０．３Ｖ以上異なる閾値電圧を有するＴＦＴを形成するためには、ズレ量を−１μｍ以下または１μｍ以上、すなわち長さＬを１μｍ以上に設定することが好ましいといえる。さらに、ズレ量が−１．５μｍ以下または１．５μｍ以上のときの閾値電圧は、ズレ量が−０．５μｍから０．５μｍの範囲内のときの閾値電圧と比較して、０．５Ｖ以上変化していることがわかる。この結果から、ズレ量が０のときの閾値電圧と０．５Ｖ以上異なる閾値電圧を有するＴＦＴを形成するためには、ズレ量を−１．５μｍ以下または１．５μｍ以上、すなわち長さＬを１．５μｍ以上に設定することが好ましいといえる。
【００４９】
トップゲート電極のうちボトムゲート電極と重なっていない部分のチャネル方向の長さＬが大きくなりすぎると（例えば１．５μｍ以上）、チャネル領域のうちボトムゲート電極と重なっている部分の長さが小さくなり、ボトムゲート電極はゲート電極としての機能を果たさなくなる。このようなＴＦＴは、ダブルゲート構造を有するＴＦＴではなく、トップゲート電極のみを有するＴＦＴとしての性質を示す。
【００５０】
図８（ａ）から（ｄ）は、ゲート電圧とドレイン電流との関係を示すグラフである。図８（ａ）はダブルゲート構造を有するＮチャネル型ＴＦＴ、図８（ｂ）はトップゲート電極のみを有するＮチャネル型ＴＦＴ、図８（ｃ）はダブルゲート構造を有するＰチャネル型ＴＦＴ、図８（ｄ）はトップゲート電極のみを有するＰチャネル型ＴＦＴのＩ-Ｖ特性の測定結果をそれぞれ示す。図８（ａ）から（ｄ）のそれぞれにおいて、プロファイル（ｓ）は飽和領域のドレイン電流を示し、プロファイル（ｌ）は線形領域のドレイン電流を示す。これらのプロファイルから閾値電圧（Ｖｔｈ）を算出した。この結果から、それぞれの閾値電圧は、図８（ａ）で１．２１Ｖ、図８（ｂ）で１．７１Ｖ、図８（ｃ）で−１．２１Ｖ、図８（ｄ）で−１．７０Ｖとなった。Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴのいずれにおいても、ダブルゲート構造を有するＴＦＴとトップゲート電極のみを有するＴＦＴとでは、閾値電圧が約０．５Ｖ異なることがわかる。この０．５Ｖは、図７において、ズレ量が−１．５μｍまたは１．５μｍのときの閾値電圧と、ズレ量が０のときの閾値電圧との差の値に等しい。これらの結果から、長さＬが１．５μｍ以上になれば、ダブルゲート構造ＴＦＴは、トップゲート電極のみを有するＴＦＴと同等の閾値電圧を有することがわかる。
【００５１】
次に、図９（ａ）から図１０（ｃ）を参照しながら、本実施形態の半導体装置３００を製造する方法の一例を説明する。
【００５２】
まず、図９（ａ）に示すように、基板１上にボトムゲート電極１５およびボトムゲート電極２５を形成する。基板１は、絶縁性表面を有していればよく、石英基板、ガラス基板などの絶縁性基板や、表面に絶縁膜を形成した導電性基板（Ｓｉ基板、金属基板）であってもよい。本実施形態では、基板１として、表面に下地絶縁膜が形成されたガラス基板を用いている。下地絶縁膜としては、窒化シリコン膜または酸化窒化シリコン膜などの単層膜あるいは積層膜を用いることができる。一方、ボトムゲート電極１５およびボトムゲート電極２５は、基板１の表面に、スパッタ法等により、導電膜（厚さ：例えば５０ｎｍ）を形成し、この導電膜のパターニングを行うことにより形成される。導電膜としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどの金属、またはこれらの金属を主成分とする合金や化合物を用いることができる。
【００５３】
次に、図９（ｂ）に示すように、ボトムゲート電極１５およびボトムゲート電極２５を覆うゲート絶縁膜（厚さ：例えば１５０ｎｍ）２を化学気相成長法（ＣＶＤ法）等によって形成する。例えば、ゲート絶縁膜２としては、ＳｉＮ膜（厚さ：例えば５０ｎｍ）と、ＳｉＮ膜上に形成されたＳｉＯ2膜（厚さ：例えば１００ｎｍ）とからなる積層構造を用いることができる。なお、ゲート絶縁膜２の構造はこれに限定されず、例えばＳｉＯ2膜の単層構造としてもよい。
【００５４】
続いて、ゲート絶縁膜２の上に、結晶質シリコン膜１４ａを形成する。結晶質シリコン膜１４ａの厚さは、例えば４０ｎｍ以上１００ｎｍ以下とする。結晶質シリコン膜１４ａは、ＣＶＤ法でゲート絶縁膜２の上に非晶質シリコン膜を堆積させた後、レーザー光を照射して非晶質シリコン膜を結晶化させることによって形成できる。レーザー光としては、パルス発振型または連続発振型のエキシマレーザー光が望ましいが、連続発振型のアルゴンレーザー光でも良い。また、結晶化を助長するための触媒元素（例えばＮｉ）を非晶質シリコン膜表面に付着させた後、固層成長法による結晶化を行い、更にレーザー光照射等の熱処理を行うことにより再結晶化を進行させてもよい。このような結晶化方法を採用することにより、結晶性に優れる結晶質シリコン膜１４ａを得ることができる。表面が平坦な結晶質シリコン膜１４ａを得るためには、上記のレーザー熱処理を２回に分けて行うことが好ましい。この場合、１回目のレーザー熱処理は酸素雰囲気で行い、それによって結晶欠陥の少ない良質な結晶質シリコン膜１４ａを形成する。１回目のレーザー熱処理によって再結晶化が行われた結晶質シリコン膜１４ａの表面には、結晶質シリコン膜１４ａの厚さ程度の段差を有する凹凸が形成される場合がある。そのような凹凸の形成された状態の結晶質シリコン膜１４ａ上に、本実施形態で形成するような薄いゲート絶縁膜３を形成すると、ゲート絶縁膜３の絶縁破壊耐圧が低下してしまう可能性がある。そこで、本実施形態では、２回目のレーザー熱処理を窒素雰囲気中で行うことにより、結晶質シリコン膜１４ａの表面を平坦化している。このようにして、平坦化された表面を有する結晶質シリコン膜１４ａが得られる。得られた結晶質シリコン膜１４ａにおける表面凹凸の段差は、この後の工程で形成されるゲート絶縁膜３の厚さよりも小さいことが好ましい。
【００５５】
次に、図９（ｃ）に示すように、結晶質シリコン膜１４ａのパターニングを行うことにより、半導体層１４および半導体層２４を形成する。半導体層１４は、ゲート絶縁膜２を介してボトムゲート電極１５に対向させ、半導体層２４は、ゲート絶縁膜２を介してボトムゲート電極２５に対向させる。結晶質シリコン膜１４ａは、結晶質シリコン膜１４ａの上にレジスト（図示せず）を形成してエッチングを行うことによりパターニングされる。
【００５６】
次に、図１０（ａ）に示すように、半導体層１４および半導体層２４を覆うゲート絶縁膜（厚さ：例えば８０ｎｍ）３を形成する。本実施形態では、ゲート絶縁膜３としてＳｉＯ2膜をＣＶＤ法によって形成する。なお、ゲート絶縁膜３として、窒化シリコン層（上層）およびＳｉＯ2膜（下層）の二層を形成してもよい。
【００５７】
なお、ゲート絶縁膜３を形成する前に、半導体層１４および半導体層２４の表面に酸化膜を形成することによって、表面を良好な状態に改善してもよい。このような酸化膜の形成は、酸化性の薬液（例えば常温のオゾン水、１００℃の硝酸等）を用いて行ってもよいし、酸素プラズマ法や原子層エピタキシャル成長法によって行ってもよい。このような酸化膜を形成しておくことにより、半導体層１４および半導体層２４とゲート絶縁膜３の界面を良好な状態にすることができる。なお、上記界面の改善は、他の方法によって行うこともできる。例えば、ＣＶＤ法によって半導体層１４および半導体層２４上にＳｉＯ2膜を堆積した後、２５０℃、１ＭＰａの水蒸気雰囲気で１時間の熱処理を行なってもよい。
【００５８】
次に、図１０（ｂ）に示すように、ゲート絶縁膜３の上に、トップゲート電極１６（厚さ：例えば３００ｎｍ）およびトップゲート電極２６を形成する。
【００５９】
図１０（ｂ）に示す破線１６ａ、２６ａは、それぞれ、トップゲート電極１６およびトップゲート電極２６のチャネル長方向の中心線を示している。トップゲート電極１６のチャネル長方向の中心は、ボトムゲート電極１５のチャネル長方向の中心から所定の距離だけずれるように位置づけられる。一方、トップゲート電極２６のチャネル長方向の中心は、ボトムゲート電極２５のチャネル長方向の中心と一致するように位置づけられる。その結果、トップゲート電極１６は、ボトムゲート電極１５と一部だけが重なるように配置され、トップゲート電極２６は、その全体がボトムゲート電極２５と重なるように配置される。
【００６０】
なお、図２に示すような薄膜トランジスタ２０´を形成する場合には、トップゲート電極２６´を、ボトムゲート電極２５´と一部だけが重なるように配置させる。この場合には、トップゲート電極２６´のうちボトムゲート電極２５´と重なっていない部分のチャネル方向の長さは、トップゲート電極１６のうちボトムゲート電極１５と重なっていない部分のチャネル方向の長さよりも小さくする。
【００６１】
トップゲート電極１６およびトップゲート電極２６の形成方法は、ボトムゲート電極１５およびボトムゲート電極２５の形成方法と同じであってもよく、例えばスパッタ法によりＷ膜を形成した後、Ｗ膜上にフォトレジストを形成し、フォトレジストをマスクとしてＷ膜をエッチングすることによって行うことができる。なお、トップゲート電極１６およびトップゲート電極２６は、Ｗ膜等を用いて形成された単層構造を有していてもよいし、例えばＴａＮ膜およびＷ膜を積層することによって形成された二層以上の積層構造を有していてもよい。
【００６２】
次に、図１０（ｃ）に示すように、トップゲート電極１６およびトップゲート電極２６をマスクとして、半導体層１４および半導体層２４に不純物をドーピングする。これによって、半導体層１４のうちトップゲート電極１６と重ならない領域にソース領域１２およびドレイン領域１３が形成され、半導体層１４のうちトップゲート電極１６と重なる領域はチャネル領域１１となる。同様に、半導体層２４のうちトップゲート電極２６と重ならない領域にソース領域２２およびドレイン領域２３が形成され、半導体層２４のうちトップゲート電極２６と重なる領域はチャネル領域２１となる。
【００６３】
図１０（ｃ）に示す工程では、半導体層１４および半導体層２４に、同じ種類の不純物を同時にイオン注入する。これによって、半導体層１４における不純物のプロファイルと半導体層２４の不純物のプロファイルとは、実質的に等しくなる。不純物としては、Ｎチャネル型薄膜トランジスタを作製する場合にはリン、Ｐチャネル型薄膜トランジスタを作製する場合にはホウ素等を用いることができる。
【００６４】
この後、工程の図示は省略するが、層間絶縁膜４、コンタクトホール１９ａ、１９ｂ、２９ａ、２９ｂ、ソース配線１８ａ、ドレイン配線１８ｂ、ソース配線２８ａ、ドレイン配線２８ｂおよび保護膜５を形成することにより、図６に示すような半導体装置３００を得ることができる。
【００６５】
（第２の実施形態）
以下、図１１を参照しながら、本発明による第２の実施形態の半導体装置４００を説明する。図１１に示す半導体装置４００のうち図６に示される構成要素と同様の機能を有するものには、共通の参照符号を付している。
【００６６】
図１１に示すように、本実施形態の半導体装置４００は薄膜トランジスタ３０および薄膜トランジスタ４０を有している。薄膜トランジスタ３０において、半導体層１４のうちチャネル領域１１とソース領域１２およびドレイン領域１３のそれぞれとの間には、ＬＤＤ領域３２、３３が形成されている。同様に、薄膜トランジスタ４０において、半導体層２４のうちチャネル領域２１とソース領域２２およびドレイン領域２３のそれぞれとの間には、ＬＤＤ領域４２、４３が形成されている。ＬＤＤ領域３２、３３、４２、４３は、ソース領域１２、２２およびドレイン領域１３、２３よりも低い不純物濃度を有する。それ以外の構造は第１の実施形態と同様であるため、ここではその詳細な説明を省略する。
【００６７】
なお、本実施形態の半導体装置４００では、トップゲート電極２６の全体がボトムゲート電極２５と重なっているが、図２（ａ）、（ｂ）に示す半導体装置２００と同様に、トップゲート電極２６の一部だけがボトムゲート電極２５と重なっていてもよい。
【００６８】
本実施形態によると、図１から図５を参照して説明した実施形態と同様の効果を得ることができる。さらに、ＬＤＤ領域３２、３３、４２、４３が形成されているため、ホットエレクトロンの発生が抑制されるといった利点がある。
【００６９】
次に、図１２（ａ）、（ｂ）を参照しながら、本実施形態の半導体装置４００を作製する方法の一例を説明する。
【００７０】
まず、第１の実施形態と同様の方法で、トップゲート電極１６およびトップゲート電極２６までを形成する。具体的には、図９（ａ）から図１０（ｂ）に示す工程と同様の工程を行う。
【００７１】
次に、図１２（ａ）に示すように、半導体層１４および半導体層２４に、ＬＤＤ領域３２、３３、４２、４３を形成する。具体的には、トップゲート電極１６およびトップゲート電極２６をマスクとして、半導体層１４および半導体層２４に不純物をドーピングする。これによって、半導体層１４のうちトップゲート電極１６と重ならない領域にＬＤＤ領域３２、３３が形成され、半導体層１４のうちトップゲート電極１６と重なる領域はチャネル領域１１となる。同様に、半導体層２４のうちトップゲート電極２６と重ならない領域にＬＤＤ領域４２、４３が形成され、半導体層２４のうちトップゲート電極２６と重なる領域はチャネル領域２１となる。
【００７２】
次に、図１２（ｂ）に示すように、トップゲート電極１６およびトップゲート電極２６の側面にサイドウォールスペーサ３５、４５を形成する。その後、トップゲート電極１６、トップゲート電極２６、サイドウォールスペーサ３５、４５をマスクとして不純物をドーピングすることにより、半導体層１４にソース領域１２およびドレイン領域１３を形成すると共に、半導体層２４にソース領域２２およびドレイン領域２３を形成する。半導体層１４、２４のうちサイドウォールスペーサ３５、４５で覆われた領域は、ＬＤＤ領域３２、３３、４２、４３として残る。
【００７３】
図１２（ａ）、（ｂ）に示す工程では、半導体層１４および半導体層２４に、同じ種類の不純物を同時にイオン注入する。これによって、半導体層１４における不純物のプロファイルと半導体層２４の不純物のプロファイルとは、実質的に等しくなる。不純物としては、Ｎチャネル型薄膜トランジスタを作製する場合にはリン、Ｐチャネル型薄膜トランジスタを作製する場合にはホウ素等を用いることができる。
【００７４】
この後、工程の図示は省略するが、層間絶縁膜４、コンタクトホール１９ａ、１９ｂ、２９ａ、２９ｂ、ソース配線１８ａ、ドレイン配線１８ｂ、ソース配線２８ａ、ドレイン配線２８ｂおよび保護膜５を形成することにより、図１１に示すような半導体装置４００を得ることができる。
【００７５】
（第３の実施形態）
以下、図１３を参照しながら、本発明による第３の実施形態の半導体装置５００を説明する。図１３に示す半導体装置５００のうち図６に示される構成要素と同様の機能を有するものには、共通の参照符号を付している。
【００７６】
図１３に示すように、本実施形態の半導体装置５００は薄膜トランジスタ５０および薄膜トランジスタ６０を有しており、薄膜トランジスタ５０および薄膜トランジスタ６０はＬＤＤ領域５２、５３、６２、６３を有する。ＬＤＤ領域５２、５３、６２、６３は、ソース領域１２およびドレイン領域１３よりも低い不純物濃度を有する。
【００７７】
薄膜トランジスタ５０におけるボトムゲート電極５５は、トップゲート電極１６よりもゲート長方向に長く、薄膜トランジスタ６０におけるボトムゲート電極６５は、トップゲート電極２６よりもゲート長方向に長い。それ以外の構造は第１の実施形態と同様であるため、ここではその詳細な説明を省略する。
【００７８】
なお、本実施形態の半導体装置５００では、トップゲート電極２６の全体がボトムゲート電極６５と重なっているが、図２（ａ）、（ｂ）に示す半導体装置２００と同様に、トップゲート電極２６の一部だけがボトムゲート電極６５と重なっていてもよい。
【００７９】
本実施形態によると、図１から図５を参照して説明した実施形態と同様の効果を得ることができる。さらに、ボトムゲート電極６５のゲート長がトップゲート電極２６のゲート長よりも大きいため、マスクずれなどが生じても、トップゲート電極２６の全体をボトムゲート電極６５と重ねることができる。
【００８０】
次に、図１４（ａ）、（ｂ）を参照しながら、本実施形態の半導体装置５００を製造する方法の一例を説明する。
【００８１】
まず、第１の実施形態と同様の方法で、トップゲート電極１６およびトップゲート電極２６までを形成する。具体的には、図９（ａ）から図１０（ｂ）に示す工程を行う。ただし、本実施形態では、ボトムゲート電極５５およびボトムゲート電極６５のチャネル方向の長さを、トップゲート電極１６およびトップゲート電極２６のチャネル方向の長さよりも大きくしておく。
【００８２】
次に、図１４（ａ）に示すように、半導体層１４および半導体層２４に、ＬＤＤ領域５２、５３、６２、６３を形成する。具体的には、トップゲート電極１６およびトップゲート電極２６をマスクとして、半導体層１４および半導体層２４に不純物をドーピングする。半導体層１４および半導体層２４には、同じ種類の不純物を同時にイオン注入する。これによって、半導体層１４のうちトップゲート電極１６と重ならない領域にＬＤＤ領域５２、５３が形成され、半導体層１４のうちトップゲート電極１６と重なる領域はチャネル領域１１となる。同様に、半導体層２４のうちトップゲート電極２６と重ならない領域にＬＤＤ領域６２、６３が形成され、半導体層２４のうちトップゲート電極２６と重なる領域はチャネル領域２１となる。
【００８３】
次に、図１４（ｂ）に示すように、トップゲート電極１６およびトップゲート電極２６の側面にサイドウォールスペーサ５６、６６を形成する。その後、不純物をドーピングすることにより、半導体層１４にソース領域１２およびドレイン領域１３を形成すると共に、半導体層２４にソース領域２２およびドレイン領域２３を形成する。
【００８４】
図１４（ａ）、（ｂ）に示す工程では、半導体層１４および半導体層２４に、同じ種類の不純物を同時にイオン注入する。半導体層１４における不純物のプロファイルと半導体層２４の不純物のプロファイルとは、実質的に等しくなる。不純物としては、Ｎチャネル型薄膜トランジスタを作製する場合にはリン、Ｐチャネル型薄膜トランジスタを作製する場合にはホウ素等を用いることができる。
【００８５】
この後、工程の図示は省略するが、層間絶縁膜４、コンタクトホール１９ａ、１９ｂ、２９ａ、２９ｂ、ソース配線１８ａ、ドレイン配線１８ｂ、ソース配線２８ａ、ドレイン配線２８ｂおよび保護膜５を形成することにより、図１３に示すような半導体装置５００を得ることができる。
【００８６】
（第４の実施形態）
以下、図１５を参照しながら、本発明による第４の実施形態の半導体装置６００を説明する。簡単のため、図１５に示す半導体装置６００のうち図６に示される構成要素と同様の機能を有するものには、共通の参照符号を付している。
【００８７】
図１５に示すように、本実施形態の半導体装置６００は薄膜トランジスタ７０および薄膜トランジスタ８０を有しており、薄膜トランジスタ７０および薄膜トランジスタ８０はＬＤＤ領域７２、７３、８２、８３を有する。ＬＤＤ領域７２、７３、８２、８３は、ソース領域１２およびドレイン領域１３よりも低い不純物濃度を有する。
【００８８】
薄膜トランジスタ７０におけるトップゲート電極７６は、ＬＤＤ領域７２、７３と重なるように設けられている（ＧＯＬＤ構造）。一方、薄膜トランジスタ８０におけるボトムゲート電極８５およびトップゲート電極８６は、ＬＤＤ領域８２、８３のそれぞれと重なるように設けられている。それ以外の構造は第１の実施形態と同様であるため、ここではその詳細な説明を省略する。
【００８９】
なお、本実施形態の半導体装置６００では、トップゲート電極８６の全体がボトムゲート電極８５と重なっているが、図２（ａ）、（ｂ）に示す半導体装置２００と同様に、トップゲート電極８６の一部だけがボトムゲート電極８５と重なっていてもよい。
【００９０】
本実施形態によると、図１から図５を参照して説明した実施形態と同様の効果を得ることができる。さらに、ＬＤＤ領域７２、７３、８２、８３が設けられ、かつ薄膜トランジスタ７０におけるトップゲート電極７６がＬＤＤ領域７２、７３と重なり、薄膜トランジスタ８０におけるトップゲート電極８６がＬＤＤ領域８２、８３と重なっていることにより、ホットエレクトロンの発生が抑制されると共に、オン電流特性（電流駆動力）の低下も抑制される。
【００９１】
次に、図１６（ａ）、（ｂ）を参照しながら、本実施形態の半導体装置６００を製造する方法の一例を説明する。
【００９２】
本実施形態の製造方法では、まず、第１の実施形態と同様の方法で、ゲート絶縁膜３までを形成する。具体的には、図９（ａ）から図１０（ａ）に示す工程を行う。
【００９３】
次に、図１６（ａ）に示すように、レジストマスク７４、８４を形成する。レジストマスク７４のチャネル方向の長さはボトムゲート電極７５よりも小さくし、レジストマスク８４のチャネル方向の長さはボトムゲート電極８５よりも小さくする。その後、レジストマスク７４、８４の上方から不純物のドーピングを行う。これによって、半導体層１４のうちレジストマスク７４と重ならない領域にＬＤＤ領域７２、７３が形成され、半導体層１４のうちレジストマスク７４と重なる領域はチャネル領域１１となる。同様に、半導体層２４のうちレジストマスク８４と重ならない領域にＬＤＤ領域８２、８３が形成され、半導体層２４のうちレジストマスク８４と重なる領域はチャネル領域２１となる。
【００９４】
レジストマスク７４、８４を除去した後、図１６（ｂ）に示すように、ゲート絶縁膜３の上にトップゲート電極７６およびトップゲート電極８６を形成する。トップゲート電極７６はＬＤＤ領域７２、７３と重なるように、トップゲート電極８６はＬＤＤ領域８２、８３と重なるように形成する。
【００９５】
続いて、トップゲート電極７６およびトップゲート電極８６をマスクとして用いて不純物のドーピングを行う。これによって、半導体層１４のうちトップゲート電極７６と重ならない領域にソース領域１２およびドレイン領域１３が形成される。同様に、半導体層２４のうちトップゲート電極８６と重ならない領域にソース領域２２およびドレイン領域２３が形成される。
【００９６】
図１６（ａ）、（ｂ）に示す工程では、半導体層１４および半導体層２４に、同じ種類の不純物を同時にイオン注入する。これによって、半導体層１４における不純物のプロファイルと半導体層２４の不純物のプロファイルとは、実質的に等しくなる。不純物としては、Ｎチャネル型薄膜トランジスタを作製する場合にはリン、Ｐチャネル型薄膜トランジスタを作製する場合にはホウ素等を用いることができる。
【００９７】
この後、工程の図示は省略するが、層間絶縁膜４、コンタクトホール１９ａ、１９ｂ、２９ａ、２９ｂ、ソース配線１８ａ、ドレイン配線１８ｂ、ソース配線２８ａ、ドレイン配線２８ｂおよび保護膜５を形成することにより、図１５に示すような半導体装置６００を得ることができる。
【産業上の利用可能性】
【００９８】
本発明は、薄膜トランジスタを用いて形成された回路を有する種々の装置に用いることができ、液晶表示装置や有機ＥＬ表示装置に好適に適用される。
【図面の簡単な説明】
【００９９】
【図１】（ａ）および（ｂ）は、本発明による好ましい実施形態の半導体装置１００を模式的に示す断面図および平面図である。
【図２】（ａ）および（ｂ）は本発明による好ましい実施形態の半導体装置２００を模式的に示す断面図および平面図である。
【図３】（ａ）から（ｃ）は、本発明による好ましい実施形態の半導体装置１００の製造方法を説明するための断面図である。
【図４】（ａ）および（ｂ）は、本発明による好ましい実施形態の半導体装置１００の製造方法を説明するための断面図である。
【図５】（ａ）および（ｂ）は、本発明による好ましい実施形態の半導体装置２００の製造方法を説明するための断面図である。
【図６】本発明による第１の実施形態の半導体装置３００を示す断面図である。
【図７】トップゲート電極のうちボトムゲート電極と重なっていない部分のチャネル長方向の長さＬの値と閾値電圧との関係を示すグラフである。
【図８】（ａ）から（ｄ）は、ゲート電圧とドレイン電流との関係を示すグラフである。
【図９】（ａ）から（ｃ）は、本発明による第１の実施形態の半導体装置３００の製造方法を説明するための工程断面図である。
【図１０】（ａ）から（ｃ）は、本発明による第１の実施形態の半導体装置３００の製造方法を説明するための工程断面図である。
【図１１】本発明による第２の実施形態の半導体装置４００を示す断面図である。
【図１２】（ａ）および（ｂ）は、本発明による第２の実施形態の半導体装置４００の製造方法を説明するための工程断面図である。
【図１３】本発明による第３の実施形態の半導体装置５００を示す断面図である。
【図１４】（ａ）および（ｂ）は、本発明による第３の実施形態の半導体装置５００の製造方法を説明するための工程断面図である。
【図１５】本発明による第４の実施形態の半導体装置６００を示す断面図である。
【図１６】（ａ）および（ｂ）は、本発明による第４の実施形態の半導体装置６００の製造方法を説明するための工程断面図である。
【符号の説明】
【０１００】
１      基板
２、３      ゲート絶縁膜
４      層間絶縁膜
５      保護膜
１０、２０、３０、４０、５０、６０、７０、８０      ＴＦＴ
１１、２１      チャネル領域
１２、２２      ソース領域
１３、２３      ドレイン領域
１４、２４      半導体層
１５、２５、２５´５５、６５、７５、８５      ボトムゲート電極
１６、２６、２６´、７６、８６      トップゲート電極
１５ｂ、１６ｂ、２５ｂ、２６ｂ、  ゲート配線
３２、３３、４２、４３、５２、５３、６２、６３、７２、７３、８２、８３      ＬＤＤ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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