(57)【要約】【課題】データ転送効率の低下を防止することが可能なメモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイスを提供すること。【解決手段】メモリコントローラデバイス２には、メモリデバイス３が接続される。メモリデバイス３には、ＳＤＲＡＭ６ａないし６ｈが搭載される。またメモリコントローラデバイス２には、メモリコントローラ部４および物理層部５が備えられる。メモリコントローラ部４からの読み出し指示に応じて、ＳＤＲＡＭ６ａないし６ｈからデータが読み出され、物理層部５のデータ受信回路１３に入力される。遅延回路１１は、ラウンドトリップタイムＲＴＴの値に応じて、終端期間ＴＴがデータ到着期間ＡＴの全てを含むように、終端期間ＴＴに遅延時間ＤＴＣＳを付与する。データ受信回路は、終端期間ＴＴの間に終端抵抗ＯＤＴ１およびＯＤＴ２をオン状態に維持する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリデバイスが搭載されたメモリデバイス装置が接続されることが可能なメモリコントローラデバイスであって、
前記メモリデバイスのデータの読み出しを指示するメモリコントローラと、
前記メモリコントローラからの読み出し指示に応じて前記メモリデバイス装置の１のメモリデバイスから読み出されたデータが到着する期間が含まれ、かつ少なくとも１つの他のメモリデバイスの、読み出し指示からデータが読み出されるまでの遅延時間の一部が含まれない、所定の期間に読み出し信号を終端する物理部と
を有することを特徴とするメモリコントローラデバイス。
【請求項２】
前記物理部は、
前記複数のメモリデバイス毎の、読み出し時間情報を有している
ことを特徴とする請求項１に記載のメモリコントローラデバイス。
【請求項３】
前記物理部は、前記読み出し時間情報に応じて前記所定の期間の始点を設定する設定部を備える
ことを特徴とする請求項２に記載のメモリコントローラデバイス。
【請求項４】
前記読み出し時間情報は、複数のメモリデバイス毎の前記遅延時間であり、
前記メモリコントローラは前記所定の期間を指示する制御信号を出力し、
前記設定部は、前記メモリコントローラから入力される前記制御信号を前記遅延時間の値に応じて遅延させる
ことを特徴とする請求項３に記載のメモリコントローラデバイス。
【請求項５】
前記設定部は、
前記遅延時間が大きくなることに応じて前記制御信号の遅延量を大きくし、
前記遅延時間が小さくなることに応じて前記制御信号の遅延量を小さくする
ことを特徴とする請求項４に記載のメモリコントローラデバイス。
【請求項６】
前記物理部は第１クロックを備え、
前記設定部は、
前記制御信号に前記第１クロックの半周期以上の遅延量を付与する第１調整部と、
前記制御信号に前記第１クロックの半周期よりも小さい遅延量を付与する第２調整部と
を備えることを特徴とする請求項４に記載のメモリコントローラデバイス。
【請求項７】
前記物理部は、
前記設定部によって遅延された前記制御信号に応じて、前記データが入力される端子を終端抵抗に接続する終端部
を備えることを特徴とする請求項４に記載のメモリコントローラデバイス。
【請求項８】
前記物理部は、前記メモリコントローラから入力される前記制御信号に対してクロック遅延を付与し前記メモリデバイス装置に供給するダミークロック回路部を備える
ことを特徴とする請求項４に記載のメモリコントローラデバイス。
【請求項９】
複数のメモリデバイスが搭載されたメモリデバイス装置が接続されることが可能なメモリコントローラデバイスの制御方法であって、
読み出し指示に応じて前記メモリデバイス装置の１のメモリデバイスから読み出されたデータが到着する期間が含まれ、かつ少なくとも１つの他のメモリデバイスの、読み出し指示からデータが読み出されるまでの遅延時間の一部が含まれない、所定の期間に読み出し信号を終端する
ことを特徴とするメモリコントローラデバイスの制御方法。
【請求項１０】
複数のデータ送信デバイスが搭載されたデータ送信デバイス装置が接続されることが可能なデータ受信デバイスであって、
前記データ送信デバイスのデータの読み出しを指示するデータ受信コントローラと、
前記データ受信コントローラからの読み出し指示に応じて前記データ送信デバイス装置の１のデータ送信デバイスから読み出されたデータが到着する期間が含まれ、かつ少なくとも１つの他のデータ送信デバイスの、読み出し指示からデータが読み出されるまでの遅延時間の一部が含まれない、所定の期間に読み出し信号を終端する物理部と
を有することを特徴とするデータ受信デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイスに関し、特にデータ転送効率の低下を防止することが可能なメモリコントローラデバイス等に関するものである。
【背景技術】
【０００２】
従来のメモリシステム１０１を図７に示す。メモリシステム１０１は、メモリコントローラデバイス１０２、メモリデバイス１０３を備える。メモリコントローラデバイス１０２は、メモリコントローラ部１０４、データ送受信のための物理層部１０５を備える。物理層部１０５にはデータ受信回路１１３が備えられる。
【０００３】
メモリデバイス１０３には複数のＳＤＲＡＭ（Synchronous DRAM）（不図示）が搭載されている。メモリデバイス１０３内部における、複数のＳＤＲＡＭへのクロック供給経路は、デイジーチェインにより構成されている。メモリデバイス１０３と物理層部１０５とは、クロック信号線ＣＷによって接続される。複数のＳＤＲＡＭの各々には、クロック信号線ＣＷおよびクロック供給経路を介してクロックＣＫが入力される。また複数のＳＤＲＡＭの各々には、不図示のコマンド信号線およびコマンド供給経路を介して、メモリコントローラ部１０４から出力されたリードコマンドが入力される。
【０００４】
メモリデバイス１０３内部の複数のＳＤＲＡＭとデータ受信回路１１３とは、ストローブ信号線ＳＷおよびデータ信号線ＤＷによって接続される。複数のＳＤＲＡＭから出力されるデータ信号ＤＱは、データ信号線ＤＷを介してデータ受信回路１１３に入力される。また複数のＳＤＲＡＭから出力されるデータストローブ信号ＤＱＳは、ストローブ信号線ＳＷを介してデータ受信回路１１３に入力される。データ受信回路１１３からは受信データ信号ＲＤが出力され、メモリコントローラ部１０４に入力される。
【０００５】
データ受信回路１１３の入力端子には、オン／オフを制御可能な終端抵抗（不図示）が備えられる。終端抵抗は、入力信号の反射を低減し、波形品質を確保するための抵抗である。終端抵抗は、メモリデバイス１０３からデータ受信回路１１３にデータが入力されるリード期間中においてはオン状態にする必要がある。
【０００６】
また特許文献１ないし特許文献３には、その他のメモリシステムの一例が開示されている。
【特許文献１】特開2000-195263号公報
【特許文献２】特開2007-115366号公報
【特許文献３】特開平10-336008号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリコントローラデバイス１０２からリードコマンドが出力されてから、データ受信回路１１３にデータ信号ＤＱおよびデータストローブ信号ＤＱＳが入力されるまでの時間が、ラウンドトリップタイムである。そしてラウンドトリップタイムには、クロックＣＫの伝播遅延時間が含まれている。すると、メモリデバイス１０３内部の複数のＳＤＲＡＭへのクロック供給経路は、デイジーチェインにより構成されていることから、ＳＤＲＡＭ毎にクロック供給経路の長さが異なる。よってラウンドトリップタイムにＳＤＲＡＭ間差が発生する。すると信号線のコンフリクトを防ぐために、終端抵抗をオン状態とする期間を、実際のリード期間よりも十分に大きなマージンを有する期間に設定する必要がある。これにより信号線の占有時間が長くなり、バス効率を落とすことになるため問題である。
【０００８】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、データ転送効率の低下を防止することが可能なメモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイスを提供することを提案する。
【課題を解決するための手段】
【０００９】
前記目的を達成するために本開示のメモリコントローラデバイスでは、複数のメモリデバイスが搭載されたメモリデバイス装置が接続されることが可能なメモリコントローラデバイスであって、メモリデバイスのデータの読み出しを指示するメモリコントローラと、メモリコントローラからの読み出し指示に応じてメモリデバイス装置の１のメモリデバイスから読み出されたデータが到着する期間が含まれ、かつ少なくとも１つの他のメモリデバイスの、読み出し指示からデータが読み出されるまでの遅延時間の一部が含まれない、所定の期間に読み出し信号を終端する物理部とを有することを特徴とする。
【００１０】
また本開示のメモリコントローラデバイスの制御方法では、複数のメモリデバイスが搭載されたメモリデバイス装置が接続されることが可能なメモリコントローラデバイスの制御方法であって、読み出し指示に応じてメモリデバイス装置の１のメモリデバイスから読み出されたデータが到着する期間が含まれ、かつ少なくとも１つの他のメモリデバイスの、読み出し指示からデータが読み出されるまでの遅延時間の一部が含まれない、所定の期間に読み出し信号を終端することを特徴とする。
【００１１】
メモリコントローラデバイスには、メモリデバイス装置が接続される。メモリデバイス装置には、複数のメモリデバイスが搭載される。またメモリコントローラデバイスには、メモリコントローラが備えられる。メモリコントローラは、メモリデバイスのデータの読み出しを指示する。メモリコントローラからの読み出し指示に応じて、メモリデバイス装置の１のメモリデバイスからデータが読み出され、メモリコントローラデバイスに入力される。
【００１２】
物理部は、「所定の期間」に読み出し信号を終端する。ここで「終端する」とは、信号の反射を低減し、波形品質を確保するための処理を行うことである。そして「所定の期間」には、１のメモリデバイスから読み出されたデータが到着する期間が含まれるが、少なくとも１つの他のメモリデバイスの遅延時間の一部が含まれない。なお、遅延時間の一部が含まれないという概念には、遅延時間の全部が含まれない場合が包含されることは言うまでもない。
【００１３】
作用を説明する。メモリコントローラからのメモリデバイスのデータの読み出しの指示が、各メモリデバイスへ伝播される際の伝播遅延量は、メモリデバイス間で異なる。するとメモリデバイスの、読み出し指示からデータが読み出されるまでの遅延時間には、メモリデバイス間差が存在する。よって「メモリデバイスから読み出されたデータが到着する期間」の始点にも、メモリデバイス間差が存在する。
【００１４】
ここで対比として、複数のメモリデバイスの全てについての「読み出し指示からデータが読み出されるまでの遅延時間」を含むように、「所定の期間」を設定する場合を説明する。これは、各々始点が異なる「データが到着する期間」の全てを含むように、「所定の期間」がマージンを持った大きな値に設定される場合である。この場合、複数のメモリデバイスの何れの「データが到着する期間」においても、終端処理を行うことが可能となる。しかしマージンを持った大きな値を有する「所定の期間」の間、信号線を専有することになるため、データ転送効率を落とすことになるため問題である。
【００１５】
しかし本開示のメモリコントローラデバイスでは、「所定の期間」は、メモリデバイスから読み出されたデータが到着する期間の全てを含むように設定される。かつ「所定の期間」は、他のメモリデバイスの、読み出し指示からデータが読み出されるまでの遅延時間の一部が含まれないように設定される。すなわち「所定の期間」の値が、１つのメモリデバイス分の「データが到着する期間」に合わせた小さな値に設定される。そして「データが到着する期間」の各々異なる始点に対応して、「所定の期間」の始点が調整される。この「所定の期間」の調整は、「データが到着する期間」を含むように、「読み出し指示からデータが読み出されるまでの遅延時間」の値に応じて行われる。
【００１６】
これにより、複数のメモリデバイスの何れの「データが到着する期間」においても終端処理を行うことと、「所定の期間」の値を小さくすることとを両立することができる。よって小さな値を有する「所定の期間」の間しか信号線を専有しないため、データ転送効率の低下を防止することが可能となる。
【００１７】
また本開示のデータ受信デバイスでは、複数のデータ送信デバイスが搭載されたデータ送信デバイス装置が接続されることが可能なデータ受信デバイスであって、データ送信デバイスのデータの読み出しを指示するデータ受信コントローラと、データ受信コントローラからの読み出し指示に応じてデータ送信デバイス装置の１のデータ送信デバイスから読み出されたデータが到着する期間が含まれ、かつ少なくとも１つの他のデータ送信デバイスの、読み出し指示からデータが読み出されるまでの遅延時間の一部が含まれない、所定の期間に読み出し信号を終端する物理部とを有することを特徴とする。
【００１８】
ここでデータ受信デバイスは、前述したメモリコントローラデバイスに対応する。またデータ受信コントローラは、前述したメモリコントローラに対応する。またデータ送信デバイス装置は、前述したメモリデバイス装置に対応する。またデータ送信デバイスは、前述したメモリデバイスに対応する。よって前述したメモリコントローラデバイスおよびメモリコントローラデバイスの制御方法と同様にして、データ転送効率の低下を防止することが可能となる。なお詳細な説明はここでは省略する。
【発明の効果】
【００１９】
本開示のメモリコントローラデバイス、メモリコントローラデバイスの制御方法およびデータ受信デバイスによれば、データ転送効率の低下を防止することが可能なメモリコントローラデバイス等を提供することが可能になる。
【発明を実施するための最良の形態】
【００２０】
本発明のメモリシステム１に係る実施形態を図１ないし図４を用いて説明する。図１に、本実施形態に係るメモリシステム１の回路図を示す。メモリシステム１は、メモリコントローラデバイス２、メモリデバイス３を備える。メモリデバイス３は、ＳＤＲＡＭ６ａないし６ｈを備える。メモリデバイス３の端子ＣＰ３は、クロック信号線ＣＷを介して、メモリコントローラデバイス２の端子ＣＰ２に接続される。またメモリデバイス３はＤＤＲ３規格のメモリデバイスであり、フライ−バイ・アーキテクチャが採用されている。このアーキテクチャでは、ＳＤＲＡＭ６ａないし６ｈは端子ＣＰ３に対してデイジーチェイン接続される。そして端子ＣＰ３には、クロックＣＫおよび逆相クロックＣＫＸが入力される。ＳＤＲＡＭ６ａからは、データストローブ信号ＤＱＳａおよびＤＱＳＸａが出力され端子ＳＰ３ａに入力される。またＳＤＲＡＭ６ａからはデータ信号ＤＱａが出力され端子ＤＰ３ａに入力される。なおＳＤＲＡＭ６ｂないし６ｈの構成はＳＤＲＡＭ６ａと同様であるため、ここでは詳細な説明は省略する。
【００２１】
メモリコントローラデバイス２は、メモリコントローラ部４、物理層部５を備える。物理層部５は、メモリコントローラ部４とメモリデバイス３とのデータ送受信に用いられる回路である。物理層部５には、クロック発生回路１５、遅延回路１１ａないし１１ｈ、データ受信回路１３ａないし１３ｈ、データ受信回路１４ａないし１４ｈが備えられる。クロック発生回路１５には、メモリコントローラ部４からクロックＩＴＸＣＫが入力される。クロック発生回路１５から出力されるクロックＣＫおよび逆相クロックＣＫＸは、端子ＣＰ２に入力される。遅延回路１１ａにはＯＤＴ制御信号ＣＳａおよび遅延制御信号ＤＳａが入力され、第２遅延ＯＤＴ制御信号ＤＣＳ２ａが出力される。第２遅延ＯＤＴ制御信号ＤＣＳ２ａは、データ受信回路１３ａおよび１４ａに入力される。
【００２２】
データ受信回路１３ａには端子ＤＰ２ａが接続される。端子ＤＰ２ａは、データ信号線ＤＷａを介して、メモリデバイス３の端子ＤＰ３ａに接続される。データ受信回路１３ａにはＳＤＲＡＭ６ａからデータ信号ＤＱａが入力され、受信データ信号ＲＤＱａが出力される。データ受信回路１４ａには端子ＳＰ２ａが接続される。端子ＳＰ２ａは、ストローブ信号線ＳＷａを介して、メモリデバイス３の端子ＳＰ３ａに接続される。そしてデータ受信回路１４ａにはＳＤＲＡＭ６ａからデータストローブ信号ＤＱＳａおよびＤＱＳＸａが入力され、受信データストローブ信号ＲＤＱＳａが出力される。
【００２３】
なお遅延回路１１ｂないし１１ｈの構成は遅延回路１１ａと同様である。またデータ受信回路１３ｂないし１３ｈの構成はデータ受信回路１３ａと同様であり、データ受信回路１４ｂないし１４ｈの構成はデータ受信回路１４ａと同様である。よってここでは詳細な説明は省略する。また物理層部５は、メモリコントローラ部４から出力されたリードコマンド等をメモリデバイス３へ伝達する回路も備えるが、当該回路の構成はクロック発生回路１５と同様であるため、ここでは詳細な説明は省略する。
【００２４】
図２に、クロック発生回路１５、遅延回路１１ａ、データ受信回路１３ａの詳細な内部回路を示す。クロック発生回路１５はレイテンシ部２５、フリップフロップ２６、ドライバ２７を備える。クロック発生回路１５のレイテンシ部２５は、内部クロックＸ２ＣＬＫが入力されたフリップフロップが２段直列接続された構成を有する。レイテンシ部２５にはクロックＩＴＸＣＫが入力され、所定のレイテンシが付与されたクロックＲＣＫが出力される。フリップフロップ２６にはクロックＲＣＫおよび内部クロックＸ２ＣＬＫが入力される。そしてフリップフロップ２６からは、ドライバ２７を介して、クロックＣＫおよび逆相クロックＣＫＸが出力される。クロックＣＫは端子ＣＰ２１に入力され、逆相クロックＣＫＸは端子ＣＰ２２に入力される。
【００２５】
遅延回路１１ａは、レイテンシ部１７ａ、遅延制御信号演算回路１６ａ、遅延粗調整部２１ａ、遅延微調整部２４ａ、ダミードライバ１８ａを備える。レイテンシ部１７ａは、内部クロックＸ２ＣＬＫが入力されたフリップフロップが２段直列接続された構成を有する。レイテンシ部１７ａにはＯＤＴ制御信号ＣＳａが入力され、所定のレイテンシが付与された第１ＯＤＴ制御信号ＲＣＳａが出力される。遅延制御信号演算回路１６ａには遅延制御信号ＤＳａが入力され、遅延量信号ＤＤａが出力される。遅延粗調整部２１ａには第１ＯＤＴ制御信号ＲＣＳａ、遅延量信号ＤＤａおよび内部クロックＸ２ＣＬＫが入力され、第１遅延ＯＤＴ制御信号ＤＣＳ１ａが出力される。遅延微調整部２４ａはＤＬＬ回路２２ａおよびフリップフロップ２３ａを備える。ＤＬＬ回路２２ａには内部クロックＸ２ＣＬＫおよび遅延量信号ＤＤａが入力され、遅延クロックＤＣＬＫａが出力される。フリップフロップ２３ａには第１遅延ＯＤＴ制御信号ＤＣＳ１ａおよび遅延クロックＤＣＬＫａが入力される。フリップフロップ２３ａからは、ダミードライバ１８ａを介して第２遅延ＯＤＴ制御信号ＤＣＳ２ａが出力され、データ受信回路１３ａに入力される。
【００２６】
データ受信回路１３ａは、ドライバセル３１ａ、レシーバセル３２ａ、終端抵抗ＯＤＴ１ａおよびＯＤＴ２ａ、スイッチＳＷ１ａおよびＳＷ２ａを備える。レシーバセル３２ａの入力端子には、スイッチＳＷ１ａおよび終端抵抗ＯＤＴ１ａを介して所定電位が供給されると共に、スイッチＳＷ２ａおよび終端抵抗ＯＤＴ２ａを介して所定電位が供給される。レシーバセル３２ａの入力端子には、データ信号ＤＱａが入力される。スイッチＳＷ１ａおよびＳＷ２ａには、第２遅延ＯＤＴ制御信号ＤＣＳ２ａが入力される。レシーバセル３２ａからは、受信データ信号ＲＤＱａが出力され、メモリコントローラ部４へ入力される。
【００２７】
次に、本発明に係るメモリシステム１の動作を説明する。図３のタイミングチャートを用いて説明する。第１に、メモリデバイス３のＳＤＲＡＭ６ａ（図１）からデータを読み出す場合を例として説明する。これはラウンドトリップタイムが最も小さい場合である。図３の時刻ｔ１において、物理層部５の不図示の回路からリードコマンドＲＣＭＤが出力され、クロックＣＫと共にＳＤＲＡＭ６ａへ入力される。すると時刻ｔ１からラウンドトリップタイムＲＴＴａの経過後に、ＳＤＲＡＭ６ａから物理層部５へ、データストローブ信号ＤＱＳａおよびデータ信号ＤＱａが入力される。ここでラウンドトリップタイムＲＴＴａは、次の３つの遅延時間の和となる。
（１）メモリコントローラデバイス２からＳＤＲＡＭ６ａへ至るクロック経路ＣＰａ（図１）での、クロックＣＫの遅延時間。
（２）ＳＤＲＡＭ６ａにリードコマンドＲＣＭＤおよびクロックＣＫが入力されてから、データストローブ信号ＤＱＳａおよびデータ信号ＤＱａが読み出されるまでの、ＳＤＲＡＭ６ａでの内部遅延時間。
（３）データ信号線ＤＷａでのデータ信号ＤＱａの遅延時間、およびストローブ信号線ＳＷａでのデータストローブ信号ＤＱＳａの遅延時間。
【００２８】
また遅延回路１１ａでの動作を説明する。遅延回路１１ａは、ラウンドトリップタイムＲＴＴａに合わせて、第１ＯＤＴ制御信号ＲＣＳａを遅延させる回路である。図３の時刻ｔ１にリードコマンドＲＣＭＤが出力される事に応じて、メモリコントローラ部４から遅延制御信号演算回路１６ａへは、遅延制御信号ＤＳａが入力される。  遅延制御信号演算回路１６ａには、ＳＤＲＡＭ６ａのラウンドトリップタイムＲＴＴａが予め保持されている。そして遅延制御信号演算回路１６ａは、入力される遅延制御信号ＤＳａに応じて遅延量信号ＤＤａを出力する。ここで遅延量信号ＤＤａは、ラウンドトリップタイムＲＴＴａに応じた遅延量を第１ＯＤＴ制御信号ＲＣＳａに付与する旨を、遅延粗調整部２１ａおよび遅延微調整部２４ａに指示する信号である。なおラウンドトリップタイムＲＴＴａを予め求めるに方法としては、例えば、シミュレーションによる方法が挙げられる。
【００２９】
遅延粗調整部２１ａは、内部クロックＸ２ＣＬＫの半サイクル以上の遅延量の調整を行う粗調整回路である。遅延粗調整部２１ａは、遅延量信号ＤＤａに応じた遅延を第１ＯＤＴ制御信号ＲＣＳａに付与して、第１遅延ＯＤＴ制御信号ＤＣＳ１ａとして出力する。第１遅延ＯＤＴ制御信号ＤＣＳ１ａは遅延微調整部２４ａに入力される。
【００３０】
遅延微調整部２４ａは、内部クロックＸ２ＣＬＫの半サイクルよりも小さい遅延量の調整を行う微調整回路である。ＤＬＬ回路２２ａは、遅延量信号ＤＤａに応じた遅延を内部クロックＸ２ＣＬＫに付与して、遅延クロックＤＣＬＫａとして出力する。フリップフロップ２３ａは、遅延クロックＤＣＬＫａに応じた遅延を第１遅延ＯＤＴ制御信号ＤＣＳ１ａに付与して、第２遅延ＯＤＴ制御信号ＤＣＳ２ａとして出力する。
【００３１】
以上より、遅延粗調整部２１ａおよび遅延微調整部２４ａによって、ラウンドトリップタイムＲＴＴａに応じた遅延時間ＤＴＣＳａが第１ＯＤＴ制御信号ＲＣＳａに付与されることで、第２遅延ＯＤＴ制御信号ＤＣＳ２ａが生成される（図３、矢印Ａ１）。
【００３２】
第２遅延ＯＤＴ制御信号ＤＣＳ２ａは、ダミードライバ１８ａを介して、データ受信回路１３ａのスイッチＳＷ１ａおよびＳＷ２ａに入力される。スイッチＳＷ１ａおよびＳＷ２ａは、第２遅延ＯＤＴ制御信号ＤＣＳ２ａがハイレベルとされる終端期間ＴＴａにおいて導通状態とされる。よってデータ受信回路１３ａでは、終端期間ＴＴａにおいて終端処理が行われる。
【００３３】
第２に、ＳＤＲＡＭ６ｈからデータを読み出す場合を例として説明する。これはラウンドトリップタイムが最も大きい場合である。図３の時刻ｔ１において、物理層部５の不図示の回路からリードコマンドＲＣＭＤが出力され、クロックＣＫと共にＳＤＲＡＭ６ｈへ入力される。すると時刻ｔ１からラウンドトリップタイムＲＴＴｈの経過後に、ＳＤＲＡＭ６ｈから物理層部５へ、データストローブ信号ＤＱＳｈおよびデータ信号ＤＱｈが入力される。ここでラウンドトリップタイムＲＴＴｈは、次の３つの遅延時間の和となる。
（１）メモリコントローラデバイス２からＳＤＲＡＭ６ｈへ至るクロック経路ＣＰｈ（図１）での、クロックＣＫの遅延時間。
（２）ＳＤＲＡＭ６ｈでの内部遅延時間。
（３）データ信号線ＤＷｈでのデータ信号ＤＱｈの遅延時間、およびストローブ信号線ＳＷｈでのデータストローブ信号ＤＱＳｈの遅延時間。
【００３４】
ここで、ラウンドトリップタイムＲＴＴａとＲＴＴｈとの間には、ラウンドトリップタイム差ＲＴＤ２が発生する。これは、ＳＤＲＡＭ６ａないし６ｈへのクロック供給経路がデイジーチェインにより構成されていることから、クロック経路ＣＰａとＣＰｈとの間に経路長の差が存在するためである。そしてクロック経路ＣＰａの長さが最短であり、クロック経路ＣＰｈの長さが最長であるため、ラウンドトリップタイム差ＲＴＤ２がラウンドトリップタイムのＳＤＲＡＭ間差の最大値となる。
【００３５】
そして遅延回路１１ｈによって、ラウンドトリップタイムＲＴＴｈに応じた遅延時間ＤＴＣＳｈが第１ＯＤＴ制御信号ＲＣＳｈに付与されることで、第２遅延ＯＤＴ制御信号ＤＣＳ２ｈが生成される（図３、矢印Ａ２）。なお第２遅延ＯＤＴ制御信号ＤＣＳ２ｈの生成過程は、前述した第２遅延ＯＤＴ制御信号ＤＣＳ２ａの生成過程と同様であるため、ここでは説明を省略する。第２遅延ＯＤＴ制御信号ＤＣＳ２ｈは、データ受信回路１３ｈに入力される。データ受信回路１３ｈでは、第２遅延ＯＤＴ制御信号ＤＣＳ２ｈがハイレベルとされる終端期間ＴＴｈにおいて終端処理が行われる。
【００３６】
以上より、終端期間ＴＴａの値は、１つのＳＤＲＡＭ６ａ分の到着期間ＡＴａに合わせた小さな値に設定される。また終端期間ＴＴｈの値は、１つのＳＤＲＡＭ６ｈ分の到着期間ＡＴｈに合わせた小さな値に設定される。そしてＳＤＲＡＭ６ａからデータを読み出す際には、ラウンドトリップタイムＲＴＴａの値に応じて、終端期間ＴＴａが到着期間ＡＴａの全てを含むように、遅延時間ＤＴＣＳａの値が調整される。またＳＤＲＡＭ６ｈからデータを読み出す際には、ラウンドトリップタイムＲＴＴｈの値に応じて、終端期間ＴＴｈが到着期間ＡＴｈの全てを含むように、遅延時間ＤＴＣＳｈの値が調整される。これにより、ラウンドトリップタイム差ＲＴＤ２が存在する場合においても、小さな値を有する終端期間ＴＴａおよびＴＴｂの期間内で終端処理を行うように、終端抵抗のオン／オフタイミングを設定することができる。なお、ＳＤＲＡＭ６ｂないし６ｇからデータを読み出す際の遅延時間の調整動作についても同様であるため、ここでは詳細な説明は省略する。
【００３７】
なお、第２遅延ＯＤＴ制御信号ＤＣＳ２ａに付与される遅延時間ＤＴＣＳａは、クロックＣＫを基準として与えられるため、クロックＣＫと第２遅延ＯＤＴ制御信号ＤＣＳ２ａとは位相をなるべく揃える必要がある。そして本実施形態に係るメモリコントローラデバイス２では、レイテンシ部２５とレイテンシ部１７ａとは同一の回路構成とされる。よってレイテンシ部２５によってクロックＩＴＸＣＫに付与されるレイテンシと、レイテンシ部１７ａによってＯＤＴ制御信号ＣＳａに付与されるレイテンシとは同一となる。またドライバ２７とダミードライバ１８ａとは同一の回路構成とされる。よってドライバ２７によってクロックＣＫに付与される遅延量と、ダミードライバ１８ａによって第２遅延ＯＤＴ制御信号ＤＣＳ２ａに付与される遅延量とは同一となる。これにより、クロックＣＫと第２遅延ＯＤＴ制御信号ＤＣＳ２ａとの位相を揃える事が出来るため、より正確に遅延時間ＤＴＣＳａを制御することが可能となる。
【００３８】
効果を説明する。まず対比として、図７の回路において、終端処理を行う終端期間を、ＳＤＲＡＭからデータが到着する到着期間に対してマージンをもった大きな値に設定する場合を説明する。図４にタイミングチャートを示す。図４では、最も小さなラウンドトリップタイムＲＴＴ１を有するデータ信号ＤＱ１およびデータストローブ信号ＤＱＳ１がデータ受信回路１１３に入力される場合と、最も大きなラウンドトリップタイムＲＴＴ２を有するデータ信号ＤＱ２およびデータストローブ信号ＤＱＳ２がデータ受信回路１１３に入力される場合とを示している。データストローブ信号ＤＱＳ１が入力される到着期間ＡＴ１の始点と、データストローブ信号ＤＱＳ２が入力される到着期間ＡＴ２の始点との間には、ラウンドトリップタイム差ＲＴＤ１が存在する。
【００３９】
そして到着期間ＡＴ１の全部と到着期間ＡＴ２の全部とが終端期間ＴＴ＿Ａに含まれるように、ＯＤＴ制御信号ＲＣＳ＿Ａの終端期間ＴＴ＿Ａが設定される。言い換えると、終端期間ＴＴ＿Ａは、ラウンドトリップタイムＲＴＴ１とＲＴＴ２との差であるラウンドトリップタイム差ＲＴＤ１の全期間を含むように、マージンを持った大きな値に設定される。
【００４０】
これにより、ラウンドトリップタイムがラウンドトリップタイムＲＴＴ１からＲＴＴ２の範囲内で変化する場合においても、データの到着期間ＡＴ１およびＡＴ２において必ず終端処理を行うことが可能となる。しかしマージンを持った大きな値を有する終端期間ＴＴ＿Ａの間、データ信号線ＤＷおよびストローブ信号線ＳＷを専有することになるため、データ転送効率を落とすことになるため問題である。
【００４１】
しかし本実施形態に係るメモリシステム１では、図３に示すように、ラウンドトリップタイムが最大である場合（ＳＤＲＡＭ６ｈからデータを読み出す場合）の終端期間ＴＴｈは、ラウンドトリップタイムＲＴＴａの全部を含まないように設定される。言い換えると、終端期間ＴＴｈは、ラウンドトリップタイムＲＴＴａとＲＴＴｈとの差であるラウンドトリップタイム差ＲＴＤ２の一部が含まれないように設定される。これにより終端期間ＴＴｈの長さは、到着期間ＡＴｈの全部を含むが、到着期間ＡＴａの一部を含まないような小さな値に設定される。
【００４２】
またラウンドトリップタイムが最小である場合（ＳＤＲＡＭ６ａからデータを読み出す場合）の終端期間ＴＴａは、ラウンドトリップタイムＲＴＴｈの一部が含まれないように設定される。これにより終端期間ＴＴａの長さは、到着期間ＡＴａの全部を含むが、到着期間ＡＴｈの一部を含まないような小さな値に設定される。
【００４３】
以上より本実施形態に係るメモリシステム１では、終端期間ＴＴａないしＴＴｈの各々の始点を、ラウンドトリップタイムＲＴＴａないしＲＴＴｈの各々の値に応じて調整する。これにより終端期間ＴＴａないしＴＴｈの各々に、必ずデータ到着期間ＡＴａないしＡＴｈの各々を含めることが可能となる。よって小さな値を有する終端期間ＴＴａないしＴＴｈの間しか信号線を専有しないため、データ転送効率の低下を防止することが可能となる。
【００４４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００４５】
本実施形態では、物理層部５に遅延制御信号演算回路１６ａないし１６ｈが備えられる場合を説明した。すなわち物理層部５に、ＳＤＲＡＭごとのラウンドトリップタイムが保持されている場合を説明した。しかしこの形態に限られず、物理層部５以外にラウンドトリップタイムが保持されていてもよいことは言うまでもない。例えばメモリコントローラ部４にＳＤＲＡＭごとのラウンドトリップタイムが保持されているとしてもよい。この場合、メモリコントローラ部４に備えられる遅延制御信号演算回路から遅延量信号ＤＤａないしＤＤｈが出力され、遅延回路１１ａないし１１ｈの各々に入力される形態とすることができる。
【００４６】
また本実施形態では、メモリシステム１について説明したが、本発明が適用されるシステムはメモリシステムに限られない。例えば図５に示すようなデータ送受信システム２０１に本発明を適用してもよい。データ送受信システム２０１は、データ受信デバイス２０２、データ送信デバイス装置２０３を備える。データ受信デバイス２０２は、コントローラ部２０４、物理層部２０５を備える。物理層部２０５にはデータ受信回路２１３が備えられる。データ送信デバイス装置２０３には、データ受信デバイス２０２へデータを送信するためのデータ送信デバイスが複数搭載されている。データ送信デバイス装置２０３と物理層部２０５とは、クロック信号線ＣＷによって接続される。またデータ送信デバイス装置２０３内部における、複数のデータ送信デバイスへのクロック供給経路は、デイジーチェインにより構成されている。複数のデータ送信デバイスの各々には、クロック信号線ＣＷおよびクロック供給経路を介してクロックＣＫが入力される。データ送信デバイス装置２０３内部のデータ送信デバイスから出力される送信データＴＤは、データ信号線ＤＷを介してデータ受信回路２１３に入力される。データ受信回路２１３の入力端子には、オン／オフを制御可能な終端抵抗（不図示）が備えられる。
【００４７】
ここで送信データＴＤのラウンドトリップタイムには、データ送信デバイス間差が存在する。しかしデータ送受信システム２０１は、本実施形態に係るメモリシステム１と同様にして、終端期間ＴＴの始点をラウンドトリップタイムの値に応じて調整する機能を備える。よってラウンドトリップタイムにデータ送信デバイス間差が存在する場合においても、送信データＴＤの到着期間内に必ず終端処理を行うことが可能となる。なお終端期間の始点の調整方法の詳細については、本実施形態に係るメモリシステム１と同様であるため、ここでは説明を省略する。
【００４８】
また本実施形態では、メモリシステムが１つのメモリデバイスを備える形態を説明したが、この形態に限られず、複数のメモリデバイスを備える形態としてもよいことは言うまでもない。例えば図６に示すようなメモリシステム３０１としてもよい。メモリシステム３０１は、メモリコントローラデバイス３０２、メモリデバイス３０３および４０３を備える。メモリコントローラデバイス３０２は、メモリコントローラ部３０４、物理層部３０５を備える。物理層部３０５のクロック発生回路３１５と、メモリデバイス４０３および４０４とは、共通のクロック信号線ＣＷ２によって接続される。そしてクロック発生回路３１５から出力されるクロックＣＫは、メモリデバイス３０３および４０３に共通に入力される。遅延回路３１１にはＯＤＴ制御信号ＣＳ３および遅延制御信号ＤＳ３が入力される。遅延回路３１１は、ラウンドトリップタイムの値に応じた遅延時間をＯＤＴ制御信号ＣＳ３に付与して、第２遅延ＯＤＴ制御信号ＤＣＳ３として出力する。データ受信回路３１３には、第２遅延ＯＤＴ制御信号ＤＣＳ３およびデータ信号ＤＱ３ａないしＤＱ３ｈが入力される。また遅延回路４１１にはＯＤＴ制御信号ＣＳ４および遅延制御信号ＤＳ４が入力される。遅延回路４１１は、ラウンドトリップタイムの値に応じた遅延時間をＯＤＴ制御信号ＣＳ４に付与して、第２遅延ＯＤＴ制御信号ＤＣＳ４として出力する。データ受信回路４１３には第２遅延ＯＤＴ制御信号ＤＣＳ４およびデータ信号ＤＱ４ａないしＤＱ４ｈが入力される。なお詳細な回路構成および動作については、本実施形態に係るメモリシステム１と同様であるため、ここでは説明を省略する。
【００４９】
これにより、データ受信回路３１３でメモリデバイス３０３に対応した終端処理を行うことと、データ受信回路４１３でメモリデバイス４０３に対応した終端処理を行うこととを、並行して行うことができる。よってメモリデバイス３０３および４０３の両方において、データ転送効率の低下を防止することが可能となる。なおメモリシステムに備えられるメモリデバイスは２つに限られず、３つ以上であってもよいことは言うまでもない。
【００５０】
なお、ＳＤＲＡＭ６ａないし６ｈはメモリデバイスの一例、メモリデバイス３はメモリデバイス装置の一例、メモリコントローラデバイスはメモリコントローラデバイスの一例、物理層部５は物理部の一例、ラウンドトリップタイムＲＴＴａないしＲＴＴｈは遅延時間の一例、遅延回路１１ａないし１１ｈは設定部の一例、ＯＤＴ制御信号ＣＳａないしＣＳｈは制御信号の一例、内部クロックＸ２ＣＬＫは第１クロックの一例、遅延粗調整部２１ａは第１調整部の一例、遅延微調整部２４ａは第２調整部の一例、データ受信回路１３ａないし１３ｈおよびデータ受信回路１４ａないし１４ｈは終端部の一例、レイテンシ部１７ａ、ダミードライバ１８ａはダミークロック回路部のそれぞれ一例である。
【図面の簡単な説明】
【００５１】
【図１】メモリシステム１の回路図
【図２】クロック発生回路１５、遅延回路１１ａ、データ受信回路１３ａの詳細回路図
【図３】メモリシステム１の動作を説明するタイミングチャート
【図４】比較動作を説明するタイミングチャート
【図５】データ送受信システム２０１の回路図
【図６】メモリシステム３０１の回路図
【図７】従来のメモリシステム１０１の回路図
【符号の説明】
【００５２】
１  メモリシステム
２  メモリコントローラデバイス
３  メモリデバイス
４  メモリコントローラ部
５  物理層部
６ａないし６ｈ  ＳＤＲＡＭ
ＲＴＴａないしＲＴＴｈ  ラウンドトリップタイム
１１ａないし１１ｈ  遅延回路
ＣＳａないしＣＳｈ  ＯＤＴ制御信号
ＣＫ  クロック
Ｘ２ＣＬＫ  内部クロック
２１ａ  遅延粗調整部
２４ａ  遅延微調整部
１３ａないし１３ｈ、１４ａないし１４ｈ  データ受信回路
１７ａ  レイテンシ部
１８ａ  ダミードライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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