(57)【要約】【課題】ゲート電極である金属膜／多結晶シリコン膜間の接触抵抗が大きい場合であっても、ゲートコンタクトプラグに印加した電界を十分な速度で十分に金属膜に伝えることができる半導体装置、およびその製造方法を得ることを目的とする。【解決手段】本発明の一実施形態における半導体装置は、半導体基板１と、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成された金属膜４、当該金属膜４上に形成された多結晶シリコン膜５、を有するゲート電極６と、ゲート電極６上に形成された層間絶縁膜１１と、層間絶縁膜１１および多結晶シリコン膜５を貫通して金属膜４と接触するように形成されたコンタクトプラグ１２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された金属膜、当該金属膜上に形成された多結晶シリコン膜、を有するゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記層間絶縁膜および前記多結晶シリコン膜を貫通して前記金属膜と接触するように形成されたコンタクトプラグと、を備える半導体装置。
【請求項２】
前記多結晶シリコン膜の一部の領域の表層に形成されたシリサイド層と、
前記多結晶シリコン膜の他の領域上に形成されたハードマスクと、をさらに備え、
前記コンタクトプラグは、前記層間絶縁膜、前記ハードマスクおよび前記多結晶シリコン膜を貫通して前記金属膜と接触するように形成される、請求項１に記載の半導体装置。
【請求項３】
前記金属膜は、高融点金属の合金、高融点金属と希土類金属の合金、その窒化物、酸化物および炭化物を含む合金のいずれかからなる、請求項１または２に記載の半導体装置。
【請求項４】
前記金属膜は、ＴｉＮ、ＴａＣ、ＴａＮ、Ｌａ化合物、Ｍｇ化合物およびＡｌ化合物のいずれかからなる、請求項３に記載の半導体装置。
【請求項５】
（ａ）半導体基板を準備する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に金属膜、多結晶シリコン膜をこの順で積層してゲート電極を形成する工程と、
（ｄ）前記ゲート電極上に層間絶縁膜を形成する工程と、
（ｅ）前記金属膜が露出するように、前記層間絶縁膜および前記多結晶シリコン膜にエッチングを行いコンタクトホールを形成する工程と、
（ｆ）前記コンタクトホールに金属を堆積してコンタクトプラグを形成する工程と、を備える半導体装置の製造方法。
【請求項６】
（ｇ）前記工程（ｃ）の後、前記多結晶シリコン膜上であって前記コンタクトプラグを形成する領域にハードマスクを形成する工程と、
（ｈ）前記工程（ｇ）の後、前記多結晶シリコン膜の表層であって前記ハードマスクが形成されていない領域にシリサイド層を形成する工程と、をさらに備え、
前記工程（ｅ）は、前記金属膜が露出するように、前記層間絶縁膜、前記ハードマスクおよび前記多結晶シリコン膜にエッチングを行いコンタクトホールを形成する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｃ）は、高融点金属の合金、高融点金属と希土類金属の合金、その窒化物、酸化物および炭化物を含む合金のいずれかからなる金属膜を形成する、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｃ）は、ＴｉＮ、ＴａＣ、ＴａＮ、Ｌａ化合物、Ｍｇ化合物およびＡｌ化合物のいずれかからなる金属膜を形成する、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にＭＩＰＳ（Metal Inserted Poly-Si Stack）構造を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、ゲート電極におけるしきい値電圧を調整する構造として、ゲート絶縁膜と多結晶シリコン膜との間に金属膜を有するＭＩＰＳ（Metal Inserted Poly-Si Stack）構造が知られている。
【０００３】
図４は、ＭＩＰＳ構造を有する従来の半導体装置の構成を示した断面図である。図に示すように、ＭＩＰＳ構造（ゲート絶縁膜３と多結晶シリコン膜５との間に金属膜４を有する構造）を有する従来の半導体装置は、ゲートコンタクトプラグ１２が多結晶シリコン膜５の表層に形成されたシリサイド膜１０とのみ接触する構造である。すなわち、ゲートコンタクトプラグ１２に印加された電界は、多結晶シリコン膜５／金属膜４の接触を介してチャネル部に及ぶこととなる。このＭＩＰＳ構造に関連した技術が下記非特許文献１に開示されている。
【０００４】
【非特許文献１】H.T.Huang,et.al、45nm High-k/Metal-Gate CMOS Technology for GPU/NPU Applications with Highest PFET Performance、IEDM２００７、ｐ．２８５−２８８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、金属膜と多結晶シリコン膜との間の接触抵抗が大きい場合においては、特に微細なＭＯＳデバイスでは、コンタクトプラグからゲート上部の多結晶シリコン膜に印加した電界が十分な速度で十分に金属膜に伝わらないという問題があった。
【０００６】
そこで本発明はかかる問題を解決するためになされたものであり、ゲート電極である金属膜／多結晶シリコン膜間の接触抵抗が大きい場合であっても、ゲートコンタクトプラグに印加した電界を十分な速度で十分に金属膜に伝えることができる半導体装置、およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態における半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された金属膜、当該金属膜上に形成された多結晶シリコン膜、を有するゲート電極と、ゲート電極上に形成された層間絶縁膜と、層間絶縁膜および多結晶シリコン膜を貫通して金属膜と接触するように形成されたコンタクトプラグと、を備える。
【０００８】
本発明の一実施形態における半導体装置の製造方法は、はじめに半導体基板を準備し、半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上に金属膜、多結晶シリコン膜をこの順で積層してゲート電極を形成する。次に、ゲート電極上に層間絶縁膜を形成する。次に、金属膜が露出するように、層間絶縁膜および多結晶シリコン膜にエッチングを行いコンタクトホールを形成する。次に、コンタクトホールに金属を堆積してコンタクトプラグを形成する。
【発明の効果】
【０００９】
本発明の一実施形態における半導体装置およびその製造方法によれば、ゲート電極のコンタクトプラグを多結晶シリコン膜を貫通して形成することで、コンタクトプラグとゲート電極との接触がＭｅｔａｌ／Ｍｅｔａｌ接触となる。これにより、接触抵抗は、〜１０-9ｏｈｍ・ｃｍ2となり、多結晶シリコン膜／金属膜間の接触抵抗に対して１桁〜７桁の低減を図ることができる。また、接触抵抗の低減を可能にすることにより、ゲートコンタクトに印加した電界を十分な速度で十分に金属膜に伝えることができる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
図１は、本発明の実施の形態における半導体装置の構成を示した断面図である。以下、図１を参照して本実施の形態における半導体装置の構成について説明する。本実施の形態における半導体装置は、素子分離領域２が形成されたシリコン基板１（半導体基板）、シリコン基板１上に形成されたｈｉｇｈ−ｋゲート絶縁膜３（ゲート絶縁膜）、ｈｉｇｈ−ｋゲート絶縁膜３上に形成された金属膜４（本実施の形態ではＴｉＮ），多結晶シリコン膜５（ｐｏｌｙ−Ｓｉ）からなるゲート電極６を備える。すなわち、本実施の形態における半導体装置はＭＩＰＳ構造を有する。
【００１１】
さらに、ゲート電極６の側面に形成されたオフセットスペーサー７およびサイドウォール８（本実施の形態では第１のサイドウォール８ａ、第２のサイドウォール８ｂからなる２層構造）、多結晶シリコン膜５の一部の領域の表層に形成されたシリサイド膜１０（本実施の形態ではＮｉ）、多結晶シリコン膜５の他の領域上（シリサイド膜１０の形成されていない領域）及びサイドウォール８上に形成されたハードマスク９（本実施の形態ではシリコン酸化膜）、ハードマスク９上に形成された層間絶縁膜１１（本実施の形態では第１の層間絶縁膜１１ａ（シリコン窒化膜）、第２の層間絶縁膜１１ｂ（シリコン酸化膜）からなる２層構造）を備える。
【００１２】
さらに、層間絶縁膜１１、ハードマスク９および多結晶シリコン膜５を貫通して金属膜４と接触するように形成されたコンタクトプラグ１２（本実施の形態ではバリアメタル膜１２ａ（ＴｉＮ）と金属プラグ１２ｂ（タングステン）からなる）を備える。
【００１３】
図１に示すように、ゲート電極６のコンタクトプラグ１２を多結晶シリコン膜５を貫通して形成することにより、コンタクトプラグ１２とゲート電極６との接触はＭｅｔａｌ／Ｍｅｔａｌ接触となる。
【００１４】
図２、図３は、本実施の形態における半導体装置の製造方法を示した断面図である。以下図１〜図３を参照して本実施の形態における半導体装置の製造方法について説明する。はじめにシリコン基板１に素子分離領域２、ウェル領域（図示せず）を形成する（図２（ａ））。
【００１５】
次に、シリコン基板１上にｈｉｇｈ−ｋゲート絶縁膜３、金属膜４および多結晶シリコン膜５をこの順で積層し、フォト／ドライエッチング工程によりＭＩＰＳ構造のゲート電極６を形成する（図２ｂ））。次に、ゲート電極６の側面にオフセットスペーサー７、サイドウォール８を形成する（図２（ｃ））。
【００１６】
次に、ゲートコンタクトを形成する領域のゲート電極６、オフセットスペーサー７およびサイドウォール８上にハードマスク９を形成する。次に、このシリコン基板１上に金属膜を成膜した後に熱処理を行い、ハードマスク８が形成されていない多結晶シリコン膜５の表層にシリサイド層１０を形成する（図３（ｄ））。
【００１７】
次に、シリコン窒化膜１１ａ、シリコン酸化膜１１ｂ等のコンタクト層間絶縁膜１１を堆積し、フォト／ドライエッチング工程により層間絶縁膜１１、ハードマスク９および多結晶シリコン膜５を貫通して金属層４が露出するようにコンタクトホール１３を形成する（図３（ｅ））。
【００１８】
次に、バリアメタル膜１２ａのＴｉＮおよび金属プラグ１２ｂのタングステンを堆積し、ＣＭＰ法によりコンタクトホール１３内のみにＴｉＮ１２ａ／タングステン１２ｂを残してコンタクトプラグ１２を形成することで、図１に示す半導体装置が形成される。
【００１９】
ここで、金属膜４は高融点金属の合金、高融点金属と希土類金属の合金、その窒化物、酸化物および炭化物を含む合金のいずれかを用いて形成する。さらに詳しくは、ＴｉＮ、ＴａＣ、ＴａＮ、Ｌａ化合物、Ｍｇ化合物およびＡｌ化合物のいずれかを用いる。これらを金属膜として用いることにより、生産性の向上とともにしきい値電圧の低減を可能とする。
【００２０】
以上より、本実施の形態における半導体装置、およびその製造方法によれば、ゲート電極６のコンタクトプラグ１２を多結晶シリコン膜５を貫通して形成することで、コンタクトプラグ１２とゲート電極６との接触がＭｅｔａｌ／Ｍｅｔａｌ接触となる。これにより、接触抵抗は、〜１０-9ｏｈｍ・ｃｍ2となり、多結晶シリコン膜５／金属膜４間の接触抵抗に対して１桁〜７桁の低減を図ることができる。また、接触抵抗の低減を可能にすることにより、ゲートコンタクトプラグ１２に印加した電界を十分な速度で十分に金属膜４に伝えることができる。
【産業上の利用可能性】
【００２１】
本発明は、ＭＯＳトランジスタを利用した製品全般に適用することができる。特に、４５ｎｍノード以降のＳｏＣ（System-on-chip）製品全般に適用することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明における半導体装置の構成を示した断面図である。
【図２】本発明における半導体装置の製造工程を示した断面図である。
【図３】本発明における半導体装置の製造工程を示した断面図である。
【図４】従来技術における半導体装置の構成を示した断面図である。
【符号の説明】
【００２３】
１  シリコン基板、２  素子分離領域、３  ｈｉｇｈ−ｋゲート絶縁膜、４  金属膜、５  多結晶シリコン膜、６  ゲート電極、７  オフセットスペーサー、８  サイドウォール、８ａ  第１のサイドウォール、８ｂ  第２のサイドウォール、９  ハードマスク、１０  シリサイド膜、１１  層間絶縁膜、１１ａ  第１の層間絶縁膜、１１ｂ  第２の層間絶縁膜、１２  コンタクトプラグ、１２ａ  バリアメタル膜、１２ｂ  金属プラグ、１３  コンタクトホール。
【図１】
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【図２】
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【図３】
2009302320.tif 000005
【図４】
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