(57)【要約】【課題】誤って複数の接続部が相手側ユニットと接続された場合にデータの衝突及び動作異常等が生じるのを回避しながら、複数種類のデータ通信形式に対して基板及びソフトウエア等の共通化が図れるインターフェース回路を提供する。【解決手段】Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のいずれか一方のコネクタ１１，１２を介してイネーブル信号が入力されるのに応じて、バッファ１３，１４によって他方のコネクタ１１，１２を介したデータ通信が無効にされる。また、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のうちのデータ通信が無効にされたコネクタ１１，１２を介してリセット信号が出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
相手側ユニットとの接続のために設けられ、異なるデータ通信形式に対応した複数の接続部と、
前記各接続部ごとに対応して設けられ、前記各接続部を介したデータ通信の有効、無効を切り替える複数の切替部と、
前記複数の接続部のうちのいずれか１つの接続部を介して前記相手側ユニットから第１の信号が入力されるのに応じて、前記いずれか１つの接続部以外の前記接続部に対応する前記切替部に、前記いずれか１つの接続部以外の前記接続部を介したデータ通信を無効にさせる制御部と、を備えることを特徴とするインターフェース回路。
【請求項２】
請求項１に記載のインターフェース回路において、
前記制御部は、前記複数の接続部のうちの複数の接続部を介して前記相手側ユニットから前記第１の信号が入力されるのに応じて、前記第１の信号が入力されたすべての接続部に対応する前記切替部に、対応する前記接続部を介したデータ通信を無効にさせることを特徴とするインターフェース回路。
【請求項３】
請求項２に記載のインターフェース回路において、
前記制御部は、前記複数の接続部のうちのデータ通信を無効にした接続部を介して第２の信号を出力することを特徴とするインターフェース回路。
【請求項４】
請求項１ないし請求項３のいずれかに記載のインターフェース回路において、
前記第１の信号は、前記相手側ユニットから前記接続部を介して与えられる電源電圧であることを特徴とするインターフェース回路。
【請求項５】
請求項１ないし請求項４のいずれかに記載のインターフェース回路において、
前記制御部は、
前記接続部ごとに対応して設けられ、前記複数の接続部のうちの対応するいずれか１つの接続部を介して入力される前記第１の信号に応じて所定のデータが登録される複数のレジスタを備え、前記複数のレジスタのうちの複数のレジスタに前記所定のデータが登録されるのに応じて、前記所定のデータが登録されている前記レジスタに対応する前記接続部に対応する前記切替部に、対応する前記接続部を介したデータ通信を無効とさせるための信号を出力することを特徴とするインターフェース回路。
【請求項６】
請求項１ないし請求項５のいずれかに記載のインターフェース回路において、
前記制御部は、前記複数の接続部のうちのいずれか１つの接続部を介して入力される前記第１の信号を反転させ、あるいは反転させずに、前記複数の接続部のうちの前記いずれか１つの接続部以外の接続部に対応する前記切替部に入力し、その切替部に対応する前記接続部を介したデータ通信を無効にさせることを特徴とするインターフェース回路。
【請求項７】
請求項１ないし請求項４のいずれかに記載のインターフェース回路において、
前記制御部は、
前記接続部ごとに対応して設けられ、前記複数の接続部のうちの対応するいずれか１つの接続部を介して入力される前記第１の信号に応じて所定のデータが登録される複数のレジスタと、
前記複数のレジスタのうちの複数のレジスタに前記所定のデータが登録されるのに応じて、前記所定のデータが登録されている前記レジスタに対応する前記接続部に対応する前記切替部に、対応する前記接続部を介したデータ通信を無効とさせるための信号を出力する論理回路とを備えることを特徴とするインターフェース回路。
【請求項８】
請求項１ないし請求項５のいずれかに記載のインターフェース回路において、
前記制御部は、ソフトウェアに基づいて動作することにより、前記接続部を介して入力されて前記第１の信号に応じて前記切替部を制御することを特徴とするインターフェース回路。
【請求項９】
請求項１ないし請求項６のいずれかに記載のインターフェース回路において、
前記インターフェース回路は、前記相手側ユニットの機能を追加するための増設基板に設けられることを特徴とするインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インターフェース回路に関する。
【背景技術】
【０００２】
例えば、メインシステムと、そのメインシステムの機能を追加するための増設基板との間のデータ通信方式は複数の種類があるため、増設基板のインターフェースは接続相手であるメインシステムのデータ通信方式に対応させる必要がある。
【０００３】
この点に関し、従来の構成では、データ通信形式の異なるメインシステムに対応させる必要がある場合には、同じ機能を追加するための増設基板であっても、データ通信形式の種類に応じて複数種類の増設基板、及び増設基板用のソフトウェアを用意していた。しかし、このような構成では手間及びコストが嵩む。
【０００４】
複数種類のデータ通信形式に対応させるため、増設基板に異なるデータ通信形式に対応した複数の接続部を設ける構成が考えられる。しかし、単純に複数の接続部を増設基板に設けただけでは、誤って複数の接続部が同時に相手側ユニットと接続された場合に、複数の接続部を介してデータ通信が同時に行われてまい、データの衝突及び動作異常等が生じるおそれがある。
【０００５】
なお、マザーボードの外部バスの切り替えに関する先行技術文献として特許文献１が挙げられる。
【特許文献１】特開２００２−１１２２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の解決すべき課題は、誤って複数の接続部が相手側ユニットと接続された場合にデータの衝突及び動作異常等が生じるのを回避しながら、複数種類のデータ通信形式に対して基板及びソフトウエア等の共通化が図れるインターフェース回路の提供である。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明に係るインターフェース回路は、相手側ユニットとの接続のために設けられ、異なるデータ通信形式に対応した複数の接続部と、前記各接続部ごとに対応して設けられ、前記各接続部を介したデータ通信の有効、無効を切り替える複数の切替部と、前記複数の接続部のうちのいずれか１つの接続部を介して前記相手側ユニットから第１の信号が入力されるのに応じて、前記いずれか１つの接続部以外の前記接続部に対応する前記切替部に、前記いずれか１つの接続部以外の前記接続部を介したデータ通信を無効にさせる制御部とを備える。
【０００８】
また、本発明に係るインターフェース回路において、前記制御部は、前記複数の接続部のうちの複数の接続部を介して前記相手側ユニットから前記第１の信号が入力されるのに応じて、前記第１の信号が入力されたすべての接続部に対応する前記切替部に、対応する前記接続部を介したデータ通信を無効にさせる。
【０００９】
また、本発明に係るインターフェース回路において、前記制御部は、前記複数の接続部のうちのデータ通信を無効にした接続部を介して第２の信号を出力する。
【００１０】
また、本発明に係るインターフェース回路において、前記第１の信号は、前記相手側ユニットから前記接続部を介して与えられる電源電圧である。
【００１１】
また、本発明に係るインターフェース回路において、前記制御部は、前記接続部ごとに対応して設けられ、前記複数の接続部のうちの対応するいずれか１つの接続部を介して入力される前記第１の信号に応じて所定のデータが登録される複数のレジスタを備え、前記複数のレジスタのうちの複数のレジスタに前記所定のデータが登録されるのに応じて、前記所定のデータが登録されている前記レジスタに対応する前記接続部に対応する前記切替部に、対応する前記接続部を介したデータ通信を無効とさせるための信号を出力する。
【００１２】
また、本発明に係るインターフェース回路において、前記制御部は、前記複数の接続部のうちのいずれか１つの接続部を介して入力される前記第１の信号を反転させ、あるいは反転させずに、前記複数の接続部のうちの前記いずれか１つの接続部以外の接続部に対応する前記切替部に入力し、その切替部に対応する前記接続部を介したデータ通信を無効にさせる。
【００１３】
また、本発明に係るインターフェース回路において、前記制御部は、前記接続部ごとに対応して設けられ、前記複数の接続部のうちの対応するいずれか１つの接続部を介して入力される前記第１の信号に応じて所定のデータが登録される複数のレジスタと、前記複数のレジスタのうちの複数のレジスタに前記所定のデータが登録されるのに応じて、前記所定のデータが登録されている前記レジスタに対応する前記接続部に対応する前記切替部に、対応する前記接続部を介したデータ通信を無効とさせるための信号を出力する論理回路とを備える。
【００１４】
また、本発明に係るインターフェース回路において、前記制御部は、ソフトウェアに基づいて動作することにより、前記接続部を介して入力されて前記第１の信号に応じて前記切替部を制御する。
【００１５】
また、本発明に係るインターフェース回路において、前記インターフェース回路は、前記相手側ユニットの機能を追加するための増設基板に設けられる。
【発明の効果】
【００１６】
本発明によれば、複数の接続部のうちのいずれか１つの接続部を介して相手側ユニットから第１の信号が入力されるのに応じて、その接続部以外の接続部を介したデータ通信が無効にされる。それ故、誤って複数の接続部が相手側ユニットと接続されても、複数の接続部を介したデータ通信が競合する等のトラブルを回避できる。その結果、誤って複数の接続部が相手側ユニットと接続された場合にデータの衝突及び動作異常等が生じるのを回避しながら、複数種類のデータ通信形式に対して基板及びソフトウエア等の共通化が図れる。
【００１７】
本発明によれば、複数の接続部のうちの複数の接続部を介して相手側ユニットから第１の信号が入力されるのに応じて、第１の信号が入力されたすべての接続部を介したデータ通信が無効にされる。それ故、仮に誤って複数の接続部が相手側ユニットと同時に接続された場合にも、データの衝突及び動作異常等が生じるのを確実に回避できる。
【００１８】
本発明によれば、複数の接続部のうちのデータ通信が無効にされた接続部を介して第２の信号が出力される。それ故、無効にされた接続部に接続された相手側ユニットに、第２の信号に基づいてその相手側ユニットが接続されている接続部が無効であることを認識させられる。
【００１９】
本発明によれば、第１の信号として、相手側ユニットから接続部を介して与えられる電源電圧が用いられるため、相手側ユニットに特別な信号を出力させることなく、接続部が相手側ユニットと接続されたことをインターフェース回路に認識させられる。
【００２０】
本発明によれば、接続部ごとに対応して設けられた複数のレジスタのうちの複数のレジスタに所定のデータが登録された場合には、所定のデータが登録されているレジスタに対応する接続部を介したデータ通信が無効とされる。それ故、複数の接続部が同時に相手側ユニットと接続された場合に、それらの接続部を介したデータ通信を確実に無効にでき、複数の接続部を介したデータ通信が競合する等のトラブルを確実に回避できる。
【００２１】
本発明によれば、複数の接続部のうちのいずれか１つの接続部を介して入力される第１の信号が反転され、あるいは反転させずに、前記いずれか１つの接続部以外の接続部に対応する切替部の切り替えに用いられる。それ故、マイコン等による複雑な情報処理を用いることなく、簡易な回路構成により、切替部の状態を確実に切り替えられる。
【００２２】
本発明によれば、接続部ごとに対応して設けられた複数のレジスタのうちの複数のレジスタに所定のデータが登録された場合には、所定のデータが登録されているレジスタに対応する接続部を介したデータ通信が無効とされる。それ故、複数の接続部が同時に相手側ユニットと接続された場合に、それらの接続部を介したデータ通信を確実に無効にでき、複数の接続部を介したデータ通信が競合する等のトラブルを確実に回避できる。
【００２３】
また、レジスタの状態に基づいて動作する論理回路を用いて切替部の状態を切り替えるため、マイコン等による複雑な情報処理を用いることなく、簡易な回路構成により、切替部の状態を確実に切り替えられる。
【００２４】
本発明によれば、制御部がソフトウェアに基づいて動作することにより切替部を制御するため、切替部の制御等に関する仕様の変更が必要な場合等に、ハードウェアを変更しなくとも、ソフトウェアを変更するだけで容易に対応できる。
【００２５】
本発明によれば、本発明に係るインターフェース回路が、相手側ユニットの機能を追加するための増設基板に設けられる。それ故、誤って複数の接続部が相手側ユニットと接続された場合にデータの衝突及び動作異常等が生じるのを回避しながら、複数種類のデータ通信形式に対して増設基板及びソフトウエア等の共通化が図れる。
【発明を実施するための最良の形態】
【００２６】
［第１実施形態］
図１は本発明の第１実施形態に係るインターフェース回路が適用された増設基板１、及びその増設基板１と接続される相手側ユニットとしてのメイン基板２の構成を示す図である。図１に示すように、増設基板１は、例えば、メイン基板２の機能を追加するためにメイン基板２に接続される。例えば、メイン基板２が印刷に関する情報処理を行うものである場合、増設基板１により追加される機能としては、ＰＣＬ（Printer Control Language）に関する機能等が挙げられる。
【００２７】
増設基板１は、接続部としてのＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２と、切替部としてのＩ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４と、制御部１５とを備えている。制御部１５は、ＣＰＵ（Central Processing Unit）２１、反転回路２２，２３、バッファ２４，２５及び認識レジスタ制御回路２６，２７を備えている。なお、接続部として２つのＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を設けたが、３つ以上のコネクタを設けてもよい。この場合、切替部としてのバッファ１３，１４の数もコネクタの数に応じて追加される。
【００２８】
Ｉ／Ｆ１コネクタ１１とＩ／Ｆ２コネクタ１２とは、互いに異なるデータ通信形式に対応している。例えば、Ｉ／Ｆ１コネクタ１１がＰＣＩ（Peripheral Component Interconnect）バスに対応している場合、Ｉ／Ｆ２コネクタ１２はＩＳＡ（Industry Standard Architecture）等の他のデータ通信形式に対応している。このため、本実施形態に係る増設基板１は、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のいずれか一方を選択してメイン基板２に接続することにより、異なるデータ通信形式を採用した２種類のメイン基板２に対応できる。
【００２９】
Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２は、データ通信形式が適合するメイン基板２のＩ／Ｆコネクタ３に接続される。 メイン基板２には、データ通信形式に対応した１種類のＩ／コネクタ３が設けられる場合と、異なるデータ通信形式に対応した複数種類のＩ／Ｆコネクタ３が設けられる場合とがある。
【００３０】
Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４は、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２ごとに対応して１つずつ設けられている。そして、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４は、後述の信号ライン３５，３６を介して入力される切替信号等に応じて、ローインピーダンスとハイインピーダンスとの間で切り替わる。Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４がローインピーダンスのときは、後述する信号ライン３１，３２の信号の通過が許容され、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が有効となる。Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４がハイインピーダンスのときは、後述する信号ライン３１，３２の信号の通過が遮断され、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が無効となる。なお、変形例として、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４が遮断状態にあるときに、信号ライン３１，３２を介して外部から入力される信号のみを遮断し、信号ライン３１，３２を介して外部に出力される信号の通過は許容してもよい。
【００３１】
Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４の具体的な動作は種々の形態が採用できるが、例えば次の形態が挙げられる。初期状態では、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４がローインピーダンスに設定される。そして、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４は、信号ライン３５，３６を介してローレベルの切替信号が入力されている間、ローインピーダンスからハイインピーダンスに切り替わる。
【００３２】
また、増設基板１には、複数組の信号ライン３１〜３６が設けられている。信号ライン３１は、複数の配線からなり、その一端がＩ／Ｆ１コネクタ１１に接続され、他端が制御部１５等に接続され、Ｉ／Ｆ１コネクタ１１を介したデータ通信等に用いられる。信号ライン３１には、Ｉ／Ｆ１バッファ１３が挿入されている。同様に、信号ライン３２は、複数の配線からなり、その一端がＩ／Ｆ２コネクタ１２に接続され、他端が制御部１５等に接続され、Ｉ／Ｆ２コネクタ１２を介したデータ通信等に用いられる。信号ライン３２には、Ｉ／Ｆ２バッファ１４が挿入されている。
【００３３】
信号ライン３１，３２には、配線３１１，３２１と複数の配線３１２，３２２とが含まれている。配線３１１，３２１は、メイン基板２から与えられる第１の信号としてのイネーブル信号を伝達する。このイネーブル信号は、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２がメイン基板２と接続されたことを増設基板１に認識させるための信号であり、例えば所定の基準レベル以上の電圧値を有している。具体的には、イネーブル信号として、例えばメイン基板２から与えられる電源電圧が用いられる。複数の配線３１２，３２２は、データ通信用である。
【００３４】
信号ライン３３は、ＣＰＵ２１とＩ／Ｆ１コネクタ１１との間をＩ／Ｆ１バッファ１３を介さずに接続し、ＣＰＵ２１が出力する第２の信号としてのリセット信号をＩ／Ｆ１コネクタ１１に伝達する。同様に、信号ライン３４は、ＣＰＵ２１とＩ／Ｆ２コネクタ１２との間をＩ／Ｆ２バッファ１４を介さずに接続し、ＣＰＵ２１が出力する第２の信号としてのリセット信号をＩ／Ｆ２コネクタ１２に伝達する。リセット信号は、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が無効となっていることをメイン基板２に認識させるための信号である。
【００３５】
信号ライン３５は、その一端が信号ライン３２のイネーブル信号を伝達する配線３２１におけるＩ／Ｆ２バッファ１４の下流側に接続され、他端がＩ／Ｆ１バッファ１３に接続されており、前述の切替信号をＩ／Ｆ１バッファ１３に伝達する。この信号ライン３５には、認識レジスタ制御回路２６、反転回路２２及びバッファ２４が信号ライン３５の前記一端側から前記他端側に向けてこの記載の順序で直列に挿入されている。配線３２１は、Ｉ／Ｆ２コネクタ１２とＩ／Ｆ２バッファ１４との間でプルダウンされている。信号ライン３５又は配線３２１は、Ｉ／Ｆ２バッファ１４と認識レジスタ制御回路２６との間でプルダウンされている。信号ライン３５は、バッファ２４とＩ／Ｆ１バッファ１３との間でプルダウンされている。
【００３６】
認識レジスタ制御回路２６は、後述する認識レジスタ２１２を制御するものであり、図２に示すように、ＡＮＤ回路２６１，２６２、反転回路２６３，２６４及びＯＲ回路２６５を備えている。ＡＮＤ回路２６１には、配線３２１のＩ／Ｆ２バッファ１４の上流側及び下流側における信号（イネーブル信号）と、後述するＣＰＵ２１から反転回路２６３を介して入力される制御信号とが入力される。ＡＮＤ回路２６１には、配線３２１のＩ／Ｆ２バッファ１４の上流側における信号と、配線３２１のＩ／Ｆ２バッファ１４の下流側から反転回路２６４を介して入力される信号と、ＣＰＵ２１から出力される前記制御信号とが入力される。ＯＲ回路２６５には、ＡＮＤ回路２６１，２６２の出力信号が入力される。ＯＲ回路２６５の出力信号は、信号ライン３５を介して反転回路２２に入力される。
【００３７】
ＣＰＵ２１から出力される前記制御信号は、後述するように、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２と接続され、両方の認識レジスタ２１１，２１２が「１」になった場合にハイレベルになり、それ以外の場合はローレベルになる。このため、Ｉ／Ｆ２コネクタ１２のみがメイン基板２と接続され、Ｉ／Ｆ２コネクタ１２を介してイネーブル信号が入力されるのに伴って、ＡＮＤ回路２６１の出力信号がローベルからハイレベルに切り替わる。これに伴って、ＯＲ回路２６５の出力信号がローベルからハイレベルに切り替わる。そして、Ｉ／Ｆ２コネクタ１２を介したイネーブル信号の入力の解除に伴って、ＯＲ回路２６５の出力信号がハイレベルからローベルに切り替わる。
【００３８】
Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２と接続されて電源がオンされた場合等は、後述するように、両方の認識レジスタ２１１，２１２が「１」になり、バッファ１３，１４が共にハイインピーダンスに切り替えられる。この場合は、Ｉ／Ｆ２コネクタ１２を介してイネーブル信号が入力されている間、ＡＮＤ回路２６２の出力信号がローベルからハイレベルに切り替わる。これに伴って、ＯＲ回路２６５の出力信号がローベルからハイレベルに切り替わる。そして、Ｉ／Ｆ２コネクタ１２を介したイネーブル信号の入力の解除に伴って、ＯＲ回路２６５の出力信号がハイレベルからローベルに切り替わる。
【００３９】
反転回路２２は、信号ライン３５の前記一端側（認識レジスタ制御回路２６側）からイネーブル信号（ハイレベル信号）が入力されたときに、そのイネーブル信号を反転させてローレベルの切替信号としてＩ／Ｆ１バッファ１３側に出力する。反転回路２２にイネーブル信号が入力されていないときは、ハイレベルの切替信号が反転回路２２からＩ／Ｆ１バッファ１３側に出力される。バッファ２４は、ＣＰＵ２１が出力する制御信号により、ローインピーダンスとハイインピーダンスとの間で変化する。初期状態では、バッファ２４はローインピーダンスになっている。
【００４０】
このため、バッファ２４がローインピーダンスのときは、信号ライン３５の前記一端側から認識レジスタ制御回路２６を介して与えられるイネーブル信号が、反転回路２２で反転されてローレベルの切替信号としてＩ／Ｆ１バッファ１３に入力される。また、上記のように反転回路２２にハイレベル信号（イネーブル信号）が入力されていないときには、ハイレベルの切替信号が反転回路２２から出力される。このため、この状態でバッファ２４をローインピーダンスからハイインピーダンスに切り替えることによっても、ローレベルの切替信号がＩ／Ｆ１バッファ１３に入力される。
【００４１】
信号ライン３６は、その一端が信号ライン３１のイネーブル信号を伝達する配線３１１におけるＩ／Ｆ１バッファ１３の下流側に接続され、他端がＩ／Ｆ２バッファ１４に接続されており、前述の切替信号をＩ／Ｆ２バッファ１４に伝達する。この信号ライン３６には、認識レジスタ制御回路２７、反転回路２３及びバッファ２５が信号ライン３６の前記一端側から前記他端側に向けてこの記載の順序で直列に挿入されている。配線３１１は、Ｉ／Ｆ１コネクタ１１とＩ／Ｆ１バッファ１３との間でプルダウンされている。信号ライン３６又は配線３１１は、Ｉ／Ｆ１バッファ１３と認識レジスタ制御回路２６との間でプルダウンされている。信号ライン３６は、バッファ２５とＩ／Ｆ２バッファ１４との間でプルダウンされている。
【００４２】
認識レジスタ制御回路２７は、後述する認識レジスタ２１１を制御するものであり、図３に示すように、ＡＮＤ回路２７１，２７２、反転回路２７３，２７４及びＯＲ回路２７５を備えている。ＡＮＤ回路２７１には、配線３１１のＩ／Ｆ１バッファ１３の上流側及び下流側における信号（イネーブル信号）と、後述するＣＰＵ２１から反転回路２７３を介して入力される前記制御信号とが入力される。ＡＮＤ回路２７１には、配線３２１のＩ／Ｆ１バッファ１３の上流側における信号と、配線３２１のＩ／Ｆ１バッファ１３の下流側から反転回路２７４を介して入力される信号と、ＣＰＵ２１から出力される前記制御信号とが入力される。ＯＲ回路２７５には、ＡＮＤ回路２７１，２７２の出力信号が入力される。ＯＲ回路２７５の出力信号は、信号ライン３５を介して反転回路２２に入力される。
【００４３】
このため、Ｉ／Ｆ１コネクタ１１のみがメイン基板２と接続され、Ｉ／Ｆ１コネクタ１１を介してイネーブル信号が入力されるのに伴って、ＡＮＤ回路２７１の出力信号がローベルからハイレベルに切り替わる。これに伴って、ＯＲ回路２７５の出力信号がローベルからハイレベルに切り替わる。そして、Ｉ／Ｆ１コネクタ１１を介したイネーブル信号の入力の解除に伴って、ＯＲ回路２７５の出力信号がハイレベルからローベルに切り替わる。
【００４４】
Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方が同時にメイン基板２と接続された場合は、Ｉ／Ｆ１コネクタ１１を介してイネーブル信号が入力されている間、ＡＮＤ回路２７２の出力信号がローベルからハイレベルに切り替わる。これに伴って、ＯＲ回路２７５の出力信号がローベルからハイレベルに切り替わる。そして、Ｉ／Ｆ１コネクタ１１を介したイネーブル信号の入力の解除に伴って、ＯＲ回路２７５の出力信号がハイレベルからローベルに切り替わる。
【００４５】
反転回路２３は、信号ライン３６の前記一端側（認識レジスタ制御回路２６側）からイネーブル信号（ハイレベル信号）が入力されたときに、そのイネーブル信号を反転させてローレベルの切替信号としてＩ／Ｆ２バッファ１４側に出力する。反転回路２３にイネーブル信号が入力されていないときは、ハイレベル信号が反転回路２３からＩ／Ｆ２バッファ１４側に出力される。バッファ２５は、ＣＰＵ２１が出力する制御信号により、ローインピーダンスとハイインピーダンスとの間で変化する。初期状態では、バッファ２５はローインピーダンスになっている。
【００４６】
このため、バッファ２５がローインピーダンスのときは、信号ライン３６の前記一端側から認識レジスタ制御回路２７を介して与えられるイネーブル信号が、反転回路２３で反転されてローレベルの切替信号としてＩ／Ｆ２バッファ１４に入力される。また、上記のように反転回路２３にハイレベル信号（イネーブル信号）が入力されていないときには、ハイレベル信号が反転回路２３から出力される。このため、この状態でバッファ２５をローインピーダンスからハイインピーダンスに切り替えることによっても、ローレベルの切替信号がＩ／Ｆ２バッファ１４に入力される。
【００４７】
制御部１５のＣＰＵ２１は、バッファ２４，２５を介したＩ／Ｆ１バッファ１３，１４の制御、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したリセット信号の出力、及び、この増設基板１に割り当てられた所定の機能に関する情報処理を行う。その所定の機能に関する情報処理では、Ｉ／Ｆ１コネクタ１１又はＩ／Ｆ２コネクタ１２を介してメイン基板２とデータ通信を行いながら、その機能に関する情報処理が行われる。
【００４８】
また、ＣＰＵ２１は、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の数と同数（本実施形態では、２つ）の認識レジスタ２１１，２１２と、論理回路としてのＡＮＤ回路２１３とを有している。認識レジスタ２１１，２１２は、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２ごとに対応して設けられ、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２とメイン基板２との接続の状態のＣＰＵ２１による認識に用いられる。より詳細には、ＣＰＵ２１の電源がオフされている場合には、認識レジスタ２１１，２１２は不定となっている。そして、認識レジスタ２１１，２１２は、ＣＰＵ２１の電源オンに伴って「０」（初期値）に設定された後、対応するＩ／Ｆ１コネクタ１１又はＩ／Ｆ２コネクタ１２からのイネーブル信号の入力に応じて「０」から「１」（更新値）になる。対応するＩ／Ｆ１コネクタ１１又はＩ／Ｆ２コネクタ１２から認識レジスタ２６，２７を介して与えられるイネーブル信号（ハイレベル信号）の入力が解除されるのに伴って、認識レジスタ２１１，２１２が「１」から「０」になる。
【００４９】
ＡＮＤ回路２１３は、認識レジスタ２１１，２１２の状態のＡＮＤを取って得られる信号をバッファ２４，２５に与え、バッファ２４，２５の状態を切り替える。すなわち、認識レジスタ２１１，２１２が共に「１」である場合には、ＡＮＤ回路２１３からハイレベルの制御信号がバッファ２４，２５に出力され、これに応じてバッファ２４，２５がハイインピーダンスになる。一方、認識レジスタ２１１，２１２が共に「０」である場合及び「０」と「１」の組み合わせである場合には、ＡＮＤ回路２１３からローレベルの制御信号がバッファ２４，２５に出力され、これに応じてバッファ２４，２５がローインピーダンスになる。
【００５０】
次に、図４から図６を参照して、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２がメイン基板２と接続されたときの増設基板１の動作について説明する。図４は増設基板１のＩ／Ｆ１コネクタ１１がメイン基板２と接続された場合の動作の説明図であり、図５及び図６はＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の接続の状態の変化に応じて各信号が変化する様子を示すタイミングチャートである。なお、図４中の破線で示す矢印付きのラインは、Ｉ／Ｆ２バッファ１４によってＩ／Ｆ２コネクタ１２を介したデータ通信が無効とされている様子を示している（後述の図９も同様）。また、図５及び図６の各タイミングチャートにおける破線の部分は、信号が不定であることを示している。
【００５１】
まず、図４に示すようにＩ／Ｆ１コネクタ１１がメイン基板２のコネクタ３と接続された場合の動作について説明する。この場合は、図５の期間１０１に示すように、Ｉ／Ｆ１コネクタ１１を介してメイン基板２からイネーブル信号が入力されのに伴って、認識レジスタ制御回路２７の出力信号がローベルからハイレベルに切り替わる。これに応じて、ＣＰＵ２１の一方の認識レジスタ２１１が「０」から「１」になる。このとき、他方の認識レジスタ２１２は「０」のままであるため、ＡＮＤ回路２１３からローレベルの制御信号が出力され、これによってバッファ２４，２５がローインピーダンスに維持される。
【００５２】
また、認識レジスタ制御回路２７から出力されるハイレベルの出力信号が、反転回路２３にて反転され、ローレベルの切替信号としてバッファ２５を介してＩ／Ｆ２バッファ１４に入力され、Ｉ／Ｆ２バッファ１４がハイインピーダンスになる。これによって、Ｉ／Ｆ２コネクタ１２を介したデータ通信が無効となる。その結果、この状態で仮にＩ／Ｆ２コネクタ１２がメイン基板２と接続されても、Ｉ／Ｆ２コネクタ１２を介してデータ通信が行われるのを阻止できる。
【００５３】
また、ＣＰＵ２１は、認識レジスタ２１１の「０」から「１」への変化に応じて、データ通信が無効とされたＩ／Ｆ２コネクタ１２側に信号ライン３４を介してリセット信号を出力する。この状態で仮にＩ／Ｆ２コネクタ１２がメイン基板２と接続された場合に、そのリセット信号により、メイン基板２にＩ／Ｆ２コネクタ１２が無効であることを認識させられる。
【００５４】
なお、上記のようにＩ／Ｆ１コネクタ１１を介したイネーブル信号の入力に伴ってバッファ２４がローインピーダンスになったとき、認識レジスタ制御回路２６の出力信号はローレベルのままなので、反転回路２２からはハイレベルの切替信号が出力される。このハイレベルの切替信号がバッファ２４を介してＩ／Ｆ１バッファ１３に入力される。しかし、Ｉ／Ｆ１バッファ１３は、このハイレベルの切替信号の入力によっては変化せず、ローインピーダンスに維持される。
【００５５】
図５の期間１０２で示すように、Ｉ／Ｆ１コネクタ１１とメイン基板２との接続が解除された場合には、Ｉ／Ｆ１コネクタ１１を介したイネーブル信号の入力の解除に伴って、認識レジスタ２１１，２１２がリセットされる。これと共に、Ｉ／Ｆ２バッファ１４に入力される切替信号がローベルからハイレベルに切り替わり、Ｉ／Ｆ２バッファ１４がハイインピーダンスからローインピーダンスに切り替わる。
【００５６】
続いて、図５の期間１０３で示すように、Ｉ／Ｆ２コネクタ１２がメイン基板２のコネクタ３と接続された場合には、Ｉ／Ｆ２コネクタ１２を介してイネーブル信号が入力されるのに伴って、認識レジスタ制御回路２６の出力信号がハイレベルに切り替わる。これに応じて、ＣＰＵ２１の一方の認識レジスタ２１２が「０」から「１」になる。このとき、他方の認識レジスタ２１１は「０」のままであるため、ＡＮＤ回路２１３からローレベルの制御信号が出力され、これによってバッファ２４，２５がローインピーダンスに維持される。
【００５７】
また、認識レジスタ制御回路２７から出力されるハイレベルの出力信号が反転回路２２にて反転され、ローレベルの切替信号としてバッファ２４を介してＩ／Ｆ１バッファ１３に入力され、Ｉ／Ｆ１バッファ１３がハイインピーダンスになる。これによって、Ｉ／Ｆ１コネクタ１１を介したデータ通信が無効となる。
【００５８】
また、ＣＰＵ２１は、認識レジスタ２１２の「０」から「１」への変化に応じて、データ通信が無効とされたＩ／Ｆ１コネクタ１１側に信号ライン３３を介してリセット信号を出力する。
【００５９】
なお、上記のようにＩ／Ｆ２コネクタ１２を介したイネーブル信号の入力に伴ってバッファ２５がローインピーダンスになったとき、認識レジスタ制御回路２６の出力信号はローレベルのままなので、反転回路２３からはハイレベルの切替信号が出力される。このハイレベルの切替信号がバッファ２５を介してＩ／Ｆ２バッファ１４に入力される。しかし、Ｉ／Ｆ２バッファ１４は、このハイレベルの切替信号の入力によっては変化せず、ローインピーダンスに維持される。
【００６０】
次に、誤ってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２がメイン基板２のコネクタ３に同時に接続され、Ｉ／Ｆ１コネクタ１１を介したイネーブル信号の入力とＩ／Ｆ２コネクタ１２を介したイネーブル信号の入力が同時にあった場合の動作について説明する。このような状況は、誤ってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２のコネクタ３に接続された状態で、メイン基板２及び増設基板１を含む装置全体の電源がオンされたときに生じ得る。
【００６１】
図６の期間１１１で示すように、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したイネーブル信号の入力が同時にあった場合には、認識レジスタ制御回路２６，２７の出力信号が同時にローベルからハイレベルに切り替わる。これに伴って、認識レジスタ２１１，２１２が共に「０」から「１」に変化し、ＡＮＤ回路２１３の出力がローベルからハイレベルに変化し、バッファ２４，２５がローインピーダンスからハイインピーダンスに切替わる。これに応じて、信号ライン３５，３６を介してＩ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４にローレベルの切替信号が入力され、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４が共にローインピーダンスからハイインピーダンスに切り替わる。その結果、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が無効になる。また、これに伴って、ＣＰＵ２１から信号ライン３３，３４を介してＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２にリセット信号が出力される。
【００６２】
なお、バッファ１３，１４がハイインピーダンスになっても、認識レジスタ制御回路２６，２７の出力信号は、上述のように、コネクタ１１，１２を介してイネーブル信号が入力されている間、ハイレベルに維持される。このため、認識レジスタ２１１，２１２も「１」のまま維持される。
【００６３】
そして、図６の期間１１２で示すように、Ｉ／Ｆ２コネクタ１２が接続されたままでＩ／Ｆ１コネクタ１１の接続が解除された場合には、Ｉ／Ｆ１コネクタ１１を介したイネーブル信号の入力が解除される。これに伴って、認識レジスタ制御回路２７の出力信号がハイレベルからローレベルに切り替わり、認識レジスタ２１１が「１」から「０」になる。これによって、ＡＮＤ回路２１３の出力がハイレベルからローレベルになり、バッファ２４，２５がハイインピーダンスからローインピーダンスに切り替わる。
【００６４】
これと共に、認識レジスタ制御回路２７の出力信号がハイレベルからローレベルに切り替わるのに伴って、反転回路２３からの出力がローレベルからハイレベルに切り替わる。これによって、ハイレベルの切替信号が信号ライン３６及びバッファ２５を介してＩ／Ｆ２バッファ１４に入力される。これに伴って、Ｉ／Ｆ２バッファ１４がハイインピーダンスからローインピーダンスに切り替わり、Ｉ／Ｆ２コネクタ１２を介したデータ通信が有効となる。一方、Ｉ／Ｆ１バッファ１３は、信号ライン３５を介したローレベルの切替信号の入力が維持されるため、ハイインピーダンスに維持される。
【００６５】
以上のように、本実施形態によれば、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のいずれか一方のコネクタ１１，１２を介してイネーブル信号が入力されるのに応じて、他方のコネクタ１１，１２を介したデータ通信が無効にされる。それ故、誤ってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２と接続された場合でも、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が競合する等のトラブルを回避できる。その結果、誤ってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２と接続された場合にデータの衝突及び動作異常等が生じるのを回避しながら、複数種類のデータ通信形式に対して増設基板１、及び増設基板１に用いるソフトウエア等の共通化が図れる。
【００６６】
また、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のうちのデータ通信が無効にされたコネクタ１１，１２を介してリセット信号が出力される。それ故、その無効とされたコネクタ１１，１２にメイン基板２が接続されている場合には、そのメイン基板２に、そのリセット信号に基づいて、メイン基板２が接続されているコネクタ１１，１２が無効であることを認識させられる。これによって、メイン基板２側で無効されたコネクタ１１，１２への電源の供給の停止、又はクロック信号の送信の停止等の対応ができる。
【００６７】
また、コネクタ１１，１２を介して入力されたイネーブル信号が認識レジスタ制御回路２６，２７を介して反転回路２２，２３に入力され、反転回路２２，２３で反転されて、他のコネクタ１１，１２に対応するバッファ１３，１４の切替信号として用いられる。それ故、マイコン等による複雑な情報処理を用いることなく、簡易な回路構成により、バッファ１３，１４の状態を確実に切り替えられる。
【００６８】
また、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２からのイネーブル信号の入力を認識するための認識レジスタ２１１，２１２が設けられている。そして、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方から同時にイネーブル信号が入力された場合には、認識レジスタ２１１，２１２が共に「０」から「１」に変化し、ＡＮＤ回路２１３の出力がハイレベルに維持される。このため、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４にローベルの切替信号が入力され、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４によってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２が無効にされる。それ故、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２に接続され、その両方から同時にイネーブル信号が入力された場合にも、両コネクタ１１，１２を介したデータ通信を確実に無効にでき、コネクタ１１，１２を介したデータ通信が競合する等のトラブルを確実に回避できる。
【００６９】
また、認識レジスタ２１１，２１２の状態に基づいて動作するＡＮＤ回路２１３を用いてＩ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４の状態を切り替える。このため、マイコン等による複雑な情報処理を用いることなく、簡易な回路構成により、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４の状態を確実に切り替えられる。
【００７０】
また、イネーブル信号として、メイン基板２から与えられる電源電圧が用いられた場合には、メイン基板２に特別な信号を出力させることなく、コネクタ１１，１２がメイン基板２と接続されたことを増設基板１に認識させられる。
【００７１】
なお、上述の第１実施形態では、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介して入力されるイネーブル信号を反転させてＩ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４に入力して、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４をハイインピーダンスに切り替えた。この点に関する変形例として、イネーブル信号を反転させずにＩ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４に入力して、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４をハイインピーダンスに切り替えてもよい。
【００７２】
［第２実施形態］
図７は、本発明の第２実施形態に係るインターフェース回路が適用された増設基板１０の構成を示す図である。本実施形態に係る増設基板１０の構成において上述の第１実施形態に係る増設基板１と共通する部分には同一の参照符号を用いる。また、ここでは構成及び動作等の異なる点についてのみ記載し、説明の重複を回避する。
【００７３】
本実施形態に係る増設基板１０では、図７に示すように、ＣＰＵ２１がＩ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４の状態を切り替える。このＣＰＵ２１による切り替えは、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したイネーブル信号の入力の有無等に基づいてＣＰＵ２１がソフトウェアにより動作することにより行われる。
【００７４】
これに関連して、本実施形態では反転回路２２，２３、バッファ２４，２５、認識レジスタ制御回路２６，２７及びＡＮＤ回路２１３が省略され、信号ライン３５，３６の一端側は配線３１１，３２１ではなくＣＰＵ２１に接続されている。また、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４は、信号ライン３５，３６を介してＣＰＵ２１から与えられる切替信号に従ってローインピーダンスとハイインピーダンスとの間で切り替わる。
【００７５】
また本実施形態では、配線３１１のＩ／Ｆ１コネクタ１１とＩ／Ｆ１バッファ１３との間との間の電圧レベル、及び、配線３２１のＩ／Ｆ２コネクタ１２とＩ／Ｆ２バッファ１４との間の電圧レベルが、信号ライン３７，３８を介してＣＰＵ２１に入力される。この入力される電圧レベルに基づいて、ＣＰＵ２１が、コネクタ１１，１２の接続の状況を監視する。これによって、バッファ１３，１４がハイインピーダンスになっている状態でも、コネクタ１１，１２に対するイネーブル信号の入力の有無を監視できる。
【００７６】
ＣＰＵ２１のＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したイネーブル信号等に基づいて動作について、図８及び図９を参照して説明する。図８はＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の接続の状態に応じたＣＰＵ２１の処理を示すフローチャートであり、図９は増設基板１０のＩ／Ｆ１コネクタ１１がメイン基板２と接続された場合の動作の説明図である。
【００７７】
図８のステップＳ１で、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のいずれか一方又は両方がメイン基板２と接続され、増設基板１０に電源が供給された場合には、ステップＳ２に進み、認識レジスタ２１１，２１２が共に「０」に設定される。
【００７８】
続くステップＳ３で、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４がローインピーダンスに設定され、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が有効になる。このとき、コネクタ１１及びコネクタ１２のいずれか一方又は両方からイネーブル信号（ハイレベル信号）が入力され、そのイネーブル信号が配線３１１，３２１を介してＣＰＵ２１に入力された場合には、対応する認識レジスタ２１１，２１２が「０」から「１」になる。続くステップＳ４で、認識レジスタ２１１，２１２の値が読み込まれる。
【００７９】
なお、認識レジスタ２１１が「１」になった場合は、配線３１１及び信号ライン３７からＣＰＵ２１に入力される信号が共にローレベルになったときに、認識レジスタ２１１が「０」になる。また、認識レジスタ２１２が「１」になった場合は、配線３２１及び信号ライン３８からＣＰＵ２１に入力される信号が共にローレベルになったときに、認識レジスタ２２１が「０」になる。
【００８０】
続くステップＳ５では、認識レジスタ２１１，２１２の値が判定される。そして、認識レジスタ２１１が「１」で認識レジスタ２１２が「０」である場合はステップＳ６に進み、認識レジスタ２１１が「０」で認識レジスタ２１２が「１」である場合はステップＳ１０に進む。認識レジスタ２１１，２１２の両方が「１」である場合は、ステップＳ１５に進む。
【００８１】
ステップＳ６では、Ｉ／Ｆ１コネクタ１１はメイン基板２と接続され、Ｉ／Ｆ２コネクタ１２はメイン基板２と接続されていないと判断される。続くステップＳ７で、Ｉ／Ｆ２バッファ１４に対し、Ｉ／Ｆ２バッファ１４をハイインピーダンスに切り替えるための切替信号（ディスイネーブル信号）が与えられる。続くステップＳ８で、Ｉ／Ｆ２バッファ１４によってＩ／Ｆ２コネクタ１２を介したデータ通信が無効になる。これによって、この状態で仮にＩ／Ｆ２コネクタ１２がメイン基板２と接続されても、Ｉ／Ｆ２コネクタ１２を介してデータ通信が行われるのを阻止できる。
【００８２】
続くステップＳ９で、Ｉ／Ｆ２コネクタ１２にリセット信号が出力される。続くステップＳ１４で、認識レジスタ２１１，２１２の値が読み込まれた後、ステップＳ５に戻る。
【００８３】
ステップＳ１０では、Ｉ／Ｆ１コネクタ１１はメイン基板２と接続されておらず、Ｉ／Ｆ２コネクタ１２はメイン基板２と接続されていると判断される。続くステップＳ１１で、Ｉ／Ｆ１バッファ１３に対し、Ｉ／Ｆ１バッファ１４をハイインピーダンスに切り替えるための切替信号（ディスイネーブル信号）が与えられる。続くステップＳ１２で、Ｉ／Ｆ１バッファ１３によってＩ／Ｆ１コネクタ１１を介したデータ通信が無効になる。これによって、この状態で仮にＩ／Ｆ１コネクタ１１がメイン基板２と接続されても、Ｉ／Ｆ１コネクタ１１を介してデータ通信が行われるのを阻止できる。
【００８４】
続くステップＳ１３で、Ｉ／Ｆ１コネクタ１１にリセット信号が出力される。続くステップＳ１４で、認識レジスタ２１１，２１２の値が読み込まれた後、ステップＳ５に戻る。
【００８５】
ステップＳ１５では、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２と接続されたと判断される。続くステップＳ１６で、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４に対し、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４をハイインピーダンスに切り替えるための切替信号（ディスイネーブル信号）が与えられる。続くステップＳ１７で、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４によってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が無効になる。続くステップＳ１８で、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２にリセット信号が出力される。続くステップＳ１４で、認識レジスタ２１１，２１２の値が読み込まれた後、ステップＳ５に戻る。
【００８６】
以上のように、本実施形態によれば、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のいずれか一方のコネクタ１１，１２を介してイネーブル信号が入力されるのに応じて、他方のコネクタ１１，１２を介したデータ通信が無効にされる。それ故、誤ってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２と接続された場合でも、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２を介したデータ通信が競合する等のトラブルを回避できる。その結果、誤ってＩ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２と接続された場合にデータの衝突及び動作異常等が生じるのを回避しながら、複数種類のデータ通信形式に対して増設基板１、及び増設基板１に用いるソフトウエア等の共通化が図れる。
【００８７】
また、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２のうちのデータ通信が無効にされたコネクタ１１，１２を介してリセット信号が出力される。それ故、その無効とされたコネクタ１１，１２にメイン基板２が接続されている場合には、そのメイン基板２に、そのリセット信号に基づいて、メイン基板２が接続されているコネクタ１１，１２が無効であることを認識させられる。これによって、メイン基板２側で無効されたコネクタ１１，１２への電源の供給の停止、又はクロック信号の送信の停止等の対応ができる。
【００８８】
また、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２からのイネーブル信号の入力を認識するための認識レジスタ２１１，２１２が設けられているため、Ｉ／Ｆ１コネクタ１１及びＩ／Ｆ２コネクタ１２の両方がメイン基板２に接続され、その両方から同時にイネーブル信号が入力された場合にも、両コネクタ１１，１２を介したデータ通信を確実に無効にでき、コネクタ１１，１２を介したデータ通信が競合する等のトラブルを確実に回避できる。
【００８９】
また、ＣＰＵ２１が、ソフトウェアに基づいて動作することによりＩ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４を制御する。このため、Ｉ／Ｆ１バッファ１３及びＩ／Ｆ２バッファ１４の制御等に関する仕様の変更が必要な場合等に、ハードウェアを変更しなくとも、ソフトウェアを変更するだけで容易に対応できる。
【００９０】
また、上述の第２実施形態に係る構成において、イネーブル信号として、メイン基板２から与えられる電源電圧を用いてもよい。この場合には、メイン基板２に特別な信号を出力させることなく、コネクタ１１，１２がメイン基板２と接続されたことを増設基板１に認識させられる。
【００９１】
なお、上述の第１及び第２実施形態では、本発明に係るインターフェース回路を増設基板１，１０に適用したが、本発明に係るインターフェース回路は、データ通信形式の異なる複数のコネクタ（接続）を有する機器であれば任意の機器に適用できる。例えば、本発明に係るインターフェース回路をメイン基板に適用してもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態に係るインターフェース回路が適用された増設基板、及びその増設基板と接続されるメイン基板の構成を示す図である。
【図２】Ｉ／Ｆ２コネクタに対応した認識レジスタを制御する認識レジスタ制御回路の構成を示す図である。
【図３】Ｉ／Ｆ１コネクタに対応した認識レジスタを制御する認識レジスタ制御回路の構成を示す図である。
【図４】図１の増設基板のＩ／Ｆ１コネクタがメイン基板と接続された場合の動作の説明図である。
【図５】Ｉ／Ｆ１コネクタ及びＩ／Ｆ２コネクタの接続の状態の変化に応じて各信号が変化する様子を示すタイミングチャートである。
【図６】Ｉ／Ｆ１コネクタ及びＩ／Ｆ２コネクタの接続の状態の変化に応じて各信号が変化する様子を示すタイミングチャートである。
【図７】本発明の第２実施形態に係るインターフェース回路が適用された増設基板の構成を示す図である。
【図８】Ｉ／Ｆ１コネクタ及びＩ／Ｆ２コネクタの接続の状態に応じたＣＰＵの処理を示すフローチャートである。
【図９】図７の増設基板のＩ／Ｆ１コネクタがメイン基板と接続された場合の動作の説明図である。
【符号の説明】
【００９３】
１，１０  増設基板
２  メイン基板
１１  Ｉ／Ｆ１コネクタ
１２  Ｉ／Ｆ２コネクタ
１３  Ｉ／Ｆ１バッファ
１４  Ｉ／Ｆ２バッファ
１５  制御部
２１  ＣＰＵ
２２，２３  反転回路
２４，２５  バッファ
２６，２７  認識レジスタ制御回路
２１１，２１２  認識レジスタ
２１３  ＡＮＤ回路
【図１】
2009237788.tif 000003
【図２】
2009237788.tif 000004
【図３】
2009237788.tif 000005
【図４】
2009237788.tif 000006
【図５】
2009237788.tif 000007
【図６】
2009237788.tif 000008
【図７】
2009237788.tif 000009
【図８】
2009237788.tif 000010
【図９】
2009237788.tif 000011