(57)【要約】      （修正有）【課題】下から順に、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極、トンネル絶縁膜の各層を形成した構造において、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供する。【解決手段】シリコン基板１上にシリコン酸化膜２を介して、制御ゲート電極ＣＧとして機能する導電膜３、高誘電体膜を含有した導電膜間絶縁膜４、リン、砒素またはボロンによる不純物を添加した多結晶シリコンから構成され、浮遊ゲート電極ＦＧとして機能する導電膜５を順に形成する。その後、４００℃以上６００℃以下の温度範囲内の低温条件下でプラズマ酸化処理によって導電膜５上にシリコン酸化膜７を形成する。シリコン酸化膜７および８上には、シリコン層９が形成されている。ソース／ドレイン領域が積層ゲート電極６のＹ方向両脇で且つシリコン酸化膜８の上側に形成されている。【選択図】図３Ｂ
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して制御ゲート電極膜を形成する工程と、
前記制御ゲート電極膜上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に浮遊ゲート電極膜を形成する工程と、
６００℃以下の温度条件下においてプラズマを用いた成膜処理により前記浮遊ゲート電極膜上にトンネル絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記ゲート間絶縁膜を、高誘電体膜を含有した構成とすることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記ゲート間絶縁膜を構成する前記高誘電体膜を前記制御ゲート電極膜上に形成後、前記浮遊ゲート電極膜を形成する前に、前記高誘電体膜を９００℃以上の高温にて緻密化処理することを特徴とする請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記トンネル絶縁膜を形成する工程では、２００℃以上の温度条件下におけるプラズマを用いた成膜処理によって形成することを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記浮遊ゲート電極膜はリン、砒素またはボロンを添加した非晶質シリコンの状態で前記高誘電体膜上に形成され、前記トンネル絶縁膜は前記非晶質シリコンの状態の浮遊ゲート電極膜上に形成されることを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層ゲート電極を備えた不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置では、メモリセルの微細化に伴い、半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート電極とその上方に形成される制御ゲート電極との間の電極間絶縁膜としてアルミナ（Ａｌ２Ｏ３）膜等の高誘電体膜を用いることが考えられている（例えば、特許文献１参照）。
【０００３】
アルミナ（Ａｌ２Ｏ３）膜等の高誘電体膜は、例えば９００℃以上の高温にて熱処理を施すことで緻密化する必要がある。浮遊ゲート電極の上に高誘電体膜を形成すると、高温熱処理の影響により、既に形成されている浮遊ゲート電極の下のトンネル絶縁膜を構成するシリコン酸化膜に粘性流動が起きてシリコン酸化膜中に欠陥が生じ、この欠陥が電子またはホールのトラップ準位となり、欠陥を通じてリーク電流が流れ、浮遊ゲート電極に蓄積される電荷を長期間保持できなくなるという問題を生じる可能性がある。
【０００４】
この問題を解決するために、制御ゲート電極をゲート間絶縁膜の下側に構成し、浮遊ゲート電極をゲート間絶縁膜の上側に構成が考えられる（例えば、特許文献２参照）。
この特許文献２に開示されている技術によれば、半導体基板の上に基板絶縁膜を形成し、その上にコントロールゲート、ゲート間絶縁膜、フローティングゲート、トンネルゲート絶縁膜の複数の各層を順に形成し、この複数の積層膜間を埋込絶縁膜によって埋込み、その上にソース・ドレイン領域となるｎ型不純物層を備えた半導体層を形成している。この技術を用いれば、トンネル絶縁膜は高誘電体膜を形成した後に形成されるので、高誘電体膜形成時の高温熱処理の影響がトンネル絶縁膜に及ぶことがなくなる。
【０００５】
しかし、この特許文献２の製造方法では、トンネル絶縁膜を熱酸化法によって形成しているため、当該トンネル絶縁膜の膜質が悪化し、やはりリーク電流が大きくなり、浮遊ゲート電極に蓄積される電荷を長期間保持できなくなるという問題を生じてしまう。
【特許文献１】特開２００６−２０３１２０号公報
【特許文献２】特開平６−８５２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、半導体基板上に絶縁膜を介して制御ゲート電極を形成する工程と、前記制御ゲート電極上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極上に６００℃以下の温度条件下においてプラズマを用いた処理によりトンネル絶縁膜を形成する工程とを備えた不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、トンネル絶縁膜の膜質を向上できる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
以下、本発明の半導体装置を、ＮＡＮＤ型フラッシュメモリ装置に適用した第１の実施形態について図１ないし図１４を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との比率、各層の厚みの比率等は現実のものとは異なる。
【００１０】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路図を示しており、図２は、メモリセル領域の構造を模式的な平面図によって示している。
【００１１】
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置Ｚは、メモリセル領域Ｍおよび周辺回路領域（図示せず)の両領域に区画されている。図１に示すように、メモリセル領域ＭにはメモリセルアレイＡｒが構成されており、周辺回路領域には当該メモリセルアレイＡｒを駆動するための周辺回路（図示せず)が構成されている。尚、周辺回路は、メモリセルアレイＡｒのメモリセルに不揮発的に記憶されたデータを読出／書込などを行うために設けられている。
【００１２】
ＮＡＮＤ型のフラッシュメモリ装置Ｚのメモリセル領域ＭのメモリセルアレイＡｒは、２（複数）個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲート電極Ｔｒｓ１およびＴｒｓ２間に直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。このＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域（図示せず)を共用して形成されている。
【００１３】
図１中、Ｘ方向に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線)ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１４】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向に延伸するビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延伸するソース線ＳＬに接続されている。
【００１５】
図１に示すように、ＮＡＮＤセルユニットＳｕはＸ方向に複数並設されているが、これらＸ方向に並設されたＮＡＮＤセルユニットＳｕが１つのブロックＢ１を構成しており、当該ブロックＢ１がＹ方向に複数構成されている。図１には、２つのブロックＢ１、Ｂ２を示している。
【００１６】
図２は、メモリセル領域の一部のレイアウトパターンを模式的に示す平面図である。
メモリセルトランジスタＴｒｍのワード線ＷＬが、素子領域Ｓａの延伸方向と直交する図２中Ｘ方向に沿って形成されている。ワード線ＷＬと交差する素子領域Ｓａには、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧが構成されている。これらのゲート電極ＭＧは、Ｘ方向およびＹ方向に並設されている。ワード線ＷＬは、図２中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設されたゲート電極ＭＧを結合して形成されている。
【００１７】
図３Ａは、図２のＡ−Ａ線に沿う縦断面図を模式的に示しており、図３Ｂは、図２のＢ−Ｂ線に沿う縦断面図を模式的に示している。
これらの図３Ａおよび図３Ｂに示すように、ｐ型のシリコン基板１上には、シリコン酸化膜（絶縁膜）２を介して導電膜３、導電膜間絶縁膜４、導電膜５を順に形成した積層ゲート電極６が形成されている。積層ゲート電極６は、各メモリセルのゲート電極ＭＧを構成している。図３Ｂに示すように、導電膜３は、Ｘ方向に沿って延設されており、複数のゲート電極ＭＧを連結している。
【００１８】
これらの複数の積層ゲート電極６の導電膜５の上には、それぞれシリコン酸化膜７がゲート絶縁膜として形成されている。Ｙ方向に隣り合う複数の積層ゲート電極６および６間、複数のシリコン酸化膜７および７間には電極間絶縁膜としてシリコン酸化膜８が埋込まれている。
【００１９】
導電膜３はタングステン（Ｗ）などの金属から構成され、制御ゲート電極ＣＧとして機能する。導電膜５はリン、砒素またはボロンによる不純物を添加した多結晶シリコンから構成され、浮遊ゲート電極ＦＧとして機能する。導電膜間絶縁膜４は所謂高誘電体膜を含んだ構造によって構成され、ゲート電極ＣＧ、ＦＧ間のゲート間絶縁膜として機能する。すなわち、積層ゲート電極６は、シリコン基板１上に下から制御ゲート電極ＣＧ、ゲート間絶縁膜、浮遊ゲート電極ＦＧを積層した構造をなしている。
【００２０】
ここで、本実施形態において、高誘電体膜とは、ＯＮＯ膜（比誘電率：５程度）よりも比誘電率が大きい絶縁膜で、９００℃以上の高温アニール処理にて膜中の欠陥を補償するものとする。例えば、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）等の酸化物又は窒化物のいずれかの単層膜、若しくはこれらのいくつかを積層した複合膜が考えられる。
【００２１】
具体的には、比誘電率が約６の酸化ストロンチウム（ＳｒＯ）膜、比誘電率が約８のアルミナ（Ａｌ２Ｏ３）膜、比誘電率が約１０の酸化マグネシウム（ＭｇＯ）膜、比誘電率が約１４の酸化スカンジウム（Ｓｃ２Ｏ３）膜又は酸化ガドリニウム（Ｇｄ２Ｏ３）膜、比誘電率が約１６の酸化イットリウム（Ｙ２Ｏ３）膜又は酸化サマリウム（Ｓｍ２Ｏ３）膜、比誘電率が約２２の酸化ハフニウム（ＨｆＯ２）膜又は酸化ジルコニウム（ＺｒＯ２）膜、比誘電率が約２５の酸化タンタル（Ｔａ２Ｏ５）膜又は酸化ランタン（Ｌａ２Ｏ３）膜、比誘電率が約３５の酸化バリウム（ＢａＯ）膜、比誘電率が約４０の酸化ビスマス（Ｂｉ２Ｏ３）膜等が考えられる。あるいは、上記の膜とＳｉＯ２膜又はＳｉ３Ｎ４膜（比誘電率：約７）との複合膜も考えられる。複合膜の場合には、３層以上の積層膜を使用することもできるが、膜全体の比誘電率が５．０程度より大きいことが望ましい。さらに、上記の酸化物又は窒化物を構成する金属のいずれか２元素を含む酸化物又は窒化物のような３元系絶縁膜、例えば、ハフニウム・アルミネート（ＨｆＡｌＯ）を使用することもできる。
【００２２】
図３Ａに示すように、シリコン酸化膜７および８上には、シリコン層９が形成されている。シリコン層９全体にはｐ型の不純物が導入されており、例えばリンや砒素などのｎ型の不純物が拡散されたソース／ドレイン領域９ａが積層ゲート電極６のＹ方向両脇で且つシリコン酸化膜８の上側に形成されている。
【００２３】
図４ないし図１３を参照しながら製造方法を説明する。尚、本実施形態の特徴に特に関係しない形成工程については説明を省略する。
図４に示すように、シリコン基板１上にＣＶＤ(Chemical Vapor Deposition)法によりシリコン酸化膜２（絶縁膜）を堆積する。次に、図５に示すように、シリコン酸化膜２上にタングステン（Ｗ）などの金属を制御ゲート電極ＣＧ用の導電膜３（制御ゲート電極膜）として形成する。次に、図６に示すように、導電膜３上に導電膜間絶縁膜４を形成する。この場合、導電膜間絶縁膜４を、ＣＶＤ法によってＡｌ２Ｏ３、ＨｆＡｌＯｘなどの所謂高誘電体膜をシリコン酸化膜で上下に挟んで形成する。
【００２４】
アルミナ（Ａｌ２Ｏ３）膜等の高誘電体膜は、９００℃以上の高温にて熱処理を施すことで緻密化する必要がある。本実施形態においては、上述したトンネル絶縁膜としてシリコン酸化膜７を形成する前段階において、所定温度（例えば１０３０℃）でＮ２またはＡｒ雰囲気内において３０分程度熱処理する。
【００２５】
次に、図７に示すように、導電膜間絶縁膜４上に例えばリン、砒素またはボロンを添加した非晶質シリコンを導電膜５として堆積する。なお、この非晶質シリコン膜は後に多結晶シリコンに変質される。次に、図８に示すように、ハードマスク材としてシリコン酸化膜１１を堆積すると共に当該シリコン酸化膜１１上にレジスト１２を塗布しリソグラフィ技術によってパターンニングする。次に、レジスト１２をマスクとして異方性エッチング（例えばＲＩＥ法）によりシリコン酸化膜１１を加工する。尚、シリコン酸化膜１１は必要に応じて設ければ良い。
【００２６】
次に、図９に示すように、レジスト１２およびシリコン酸化膜１１をマスクとしてＲＩＥ法により導電膜５をエッチング加工する。次に、図１０に示すように、導電膜間絶縁膜４、導電膜３をＲＩＥ法によりエッチング加工し、レジスト１２およびシリコン酸化膜１１を除去する。尚、このエッチング処理では、導電膜５をＸ方向およびＹ方向に複数に分断し、導電膜間絶縁膜４および導電膜３をＹ方向に複数に分断する。このとき、各膜３〜５は、Ｙ方向側面が面一に形成される。
【００２７】
次に、図１１に示すように、シリコン酸化膜８をＬＰ−ＣＶＤ法により堆積し、ＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜８を平坦化処理する。この場合、特に導電膜５脇上部のシリコン酸化膜８には、上述のソース／ドレイン領域９ａを形成するためのｎ型の不純物を予め導入する。
【００２８】
次に、図１２に示すように、４００℃以上６００℃以下の範囲内の低温条件下においてプラズマ酸化処理により導電膜５上にシリコン酸化膜７を形成する。このとき、低温にて酸化処理がなされることによって、シリコンが非晶質化して形成された導電膜５の多結晶化が妨げられる。これにより、シリコン酸化膜７および導電膜５間の界面の凹凸を回避しながら導電膜５上にシリコン酸化膜７を形成することができ、単結晶シリコン上にゲート絶縁膜を形成した場合と比較してほぼ同様のリーク電流特性を得ることができる。
【００２９】
次に、図１３に示すように、絶縁膜２およびシリコン酸化膜８にシリコン基板１の上面まで貫通するコンタクトホール１３を形成し、当該コンタクトホール１３内、シリコン酸化膜８上、シリコン酸化膜７上にＣＶＤ法により非晶質シリコンを堆積し、窒素（Ｎ２）雰囲気またはアルゴン（Ａｒ）による不活性ガス雰囲気中で６００℃以下の温度条件下においてシリコン基板２をシードとして非晶質シリコンを固相成長することで単結晶のシリコン層９を形成する。尚、図１３においては、シリコン基板１上にシリコン層９を直接接触するように堆積している図を示しているが、当該領域は、図２には図示しない別領域である。
【００３０】
次に、図３Ａに示すように、シリコン酸化膜８に導入された不純物を熱処理して固相拡散することによって積層ゲート電極６のＹ方向両脇に位置してシリコン層９に不純物を拡散し当該シリコン層９にソース／ドレイン領域９ａを形成する。
【００３１】
発明者らは、６００℃以下の温度（例えば、代表的に４００℃の温度）の条件下のＡｒ／Ｏ２雰囲気においてプラズマ酸化処理を用いてシリコン酸化膜７を形成した場合のリーク電流特性（Ｉ−Ｖ特性）を測定している。図１４は、シリコン酸化膜７の膜厚が８０［Å］に形成されている場合のリーク電流特性を示している。尚、図１４には、比較対象として６００℃よりも高い温度（例えば、代表的に８５０℃のドライＯ２雰囲気中）にて加熱して形成された熱酸化膜（シリコン酸化膜）のリーク電流特性も併せて示している。
【００３２】
この図１４に示すように、シリコン酸化膜７を４００℃の温度条件にて成膜した場合、６．５［ＭＶ／ｃｍ］以上の電界を印加した条件下において、リーク電流は１．０×１０−９［Ａ／ｃｍ２］と得られている。同様な条件で８５０℃の熱酸化膜を適用して測定すると、リーク電流は１．０×１０−２［Ａ／ｃｍ２］と得られており７．０［ＭＶ／ｃｍ］以上の電界を印加すると絶縁破壊する。このように、酸化膜が６００℃以上の温度条件において成膜されていると、グレインの凹凸が大きくなり許容範囲外に達し電界が当該酸化膜と多結晶シリコンと酸化膜との間の界面に集中し、リーク電流が急激に増大してしまう。上述においては、シリコン酸化膜７が特に４００℃の温度条件のプラズマ酸化処理にて成膜されているためリーク電流を抑制できる。
【００３３】
特許文献１の製造方法では、トンネル絶縁膜が高温熱処理によって構成されているが、膜厚均一性に劣るという問題を生じる。本実施形態においては、トンネル絶縁膜としてのシリコン酸化膜７を４００℃以上６００℃以下の範囲の温度条件下においてプラズマ酸化処理によって形成しているため、面方位依存性がなくなりシリコン酸化膜７の膜質を良化することができる。
【００３４】
Ａｌ２Ｏ３またはＨｆＡｌＯｘによるＨｉｇｈ−ｋ材料の高誘電体膜を導電膜間絶縁膜４の主材料膜として用いてゲート間絶縁膜を構成しているため、膜厚を薄くすることなく導電膜間絶縁膜４を構成することができリーク電流を抑制できる。
【００３５】
（第２の実施形態）
図１５は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、２００℃の温度条件下でトンネル絶縁膜を形成しているところにある。
図１５は、プラズマ酸化処理による処理速度を示している。この図１５では、マイクロ波出力１５００［Ｗ］、圧力０．１［Ｔｏｒｒ］、Ｏ２／Ａｒ＝１［％］の条件下における酸化処理速度を示している。６００℃では酸化処理速度が１４５［Å／ｍｉｎ］で速いのに対し、２００℃では４７［Å／ｍｉｎ］と遅くなる。２００℃未満の温度条件下で所定膜厚１００Åの酸化膜を形成するためには２分以上必要であり、生産性が悪化してしまう。したがって、酸化処理は２００℃以上の温度条件で行うと良い。
【００３６】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ｐ型のシリコン基板２に代えてｎ型のシリコン基板にｐウェルなどを形成した半導体基板を適用しても良い。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイに適用したが、ＮＯＲ型フラッシュメモリ装置や、他のＥＥＰＲＯＭなどの不揮発性半導体記憶装置に適用しても良い。
【００３７】
前述実施形態においては、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間のゲート間絶縁膜を構成する材料として、アルミナ（Ａｌ２Ｏ３）またはハフニウムアルミネート（ＨｆＡｌＯｘ）によるＨｉｇｈ−ｋ材料の高誘電体膜を適用しているが、ハフニア（ＨｆＯ２）など比誘電率が４以上の他の高誘電体膜を適用しても良い。
【００３８】
トンネル絶縁膜を６００℃以下の温度条件であれば、室温、２００℃以上、４００℃以上の何れの温度条件下で形成しても良い。
前述実施形態は、発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を上述の実施形態に例示したものに特定するものでない。この発明の技術的思想は、特許請求の範囲内において、種々の変更を加えることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係るメモリセル領域の一部の電気的構成図
【図２】模式的に示す平面図
【図３Ａ】図２のＡ−Ａ線に沿う縦断面図
【図３Ｂ】図２のＢ−Ｂ線に沿う縦断面図
【図４】各製造段階を模式的に示す図３Ａ相当図（その１）
【図５】各製造段階を模式的に示す図３Ａ相当図（その２）
【図６】各製造段階を模式的に示す図３Ａ相当図（その３）
【図７】各製造段階を模式的に示す図３Ａ相当図（その４）
【図８】各製造段階を模式的に示す図３Ａ相当図（その５）
【図９】各製造段階を模式的に示す図３Ａ相当図（その６）
【図１０】各製造段階を模式的に示す図３Ａ相当図（その７）
【図１１】各製造段階を模式的に示す図３Ａ相当図（その８）
【図１２】各製造段階を模式的に示す図３Ａ相当図（その９）
【図１３】各製造段階を模式的に示す図３Ａ相当図（その１０）
【図１４】リーク電流特性図
【図１５】本発明の第２の実施形態に係る酸化処理速度の温度依存性を示す図
【符号の説明】
【００４０】
図面中、１はシリコン基板（半導体基板）、２はシリコン酸化膜（絶縁膜）、３は導電膜（制御ゲート電極膜）、４は導電膜間絶縁膜（ゲート間絶縁膜）、５は導電膜（浮遊ゲート電極膜）、６は積層ゲート電極、７はシリコン酸化膜（トンネル絶縁膜）、９はシリコン層、Ｚはフラッシュメモリ装置（半導体装置）、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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