(57)【要約】【課題】研磨粒子によるパターン形成不良を抑制して、高い歩留まりでデュアルダマシン配線を形成可能な半導体装置の製造方法を得ることを目的とする。【解決手段】本発明における半導体装置の製造方法は、半導体基板１の上面上に絶縁膜６、配線溝パターン８を形成したハードマスク７を形成する。次に、配線溝パターン８を埋め込むように第１のレジスト膜９を形成し、ハードマスク７上の第１のレジスト膜９を除去して平坦化する。次に、第１のレジスト膜９の表面を除去し、第１のレジスト膜９の表面を洗浄する。次に、接続孔パターン１４を形成した第２のレジスト膜１３を形成し、第１のレジスト膜９および絶縁膜６の表層に接続孔パターン１４を転写する。次に、ハードマスク７の配線溝パターン８をマスクとして、絶縁膜６をエッチングして配線溝８および接続孔１４を形成する。次に、絶縁膜６に形成された配線溝８および接続孔１４に金属を埋め込む。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）上面上に絶縁膜およびハードマスクがこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記ハードマスクに配線溝パターンを形成する工程と、
（ｃ）前記ハードマスク上であって前記配線溝パターンを埋め込むように第１のレジスト膜を形成する工程と、
（ｄ）前記ハードマスク上の前記第１のレジスト膜を除去して前記半導体基板を平坦化する工程と、
（ｅ）前記工程（ｄ）の後、前記第１のレジスト膜の表面を除去する工程と、
（ｆ）前記工程（ｅ）の後、前記第１のレジスト膜の表面を洗浄する工程と、
（ｇ）前記工程（ｆ）の後、前記第１のレジスト膜および前記ハードマスク上に第２のレジスト膜を形成する工程と、
（ｈ）前記第１のレジスト膜上の前記第２のレジスト膜に接続孔パターンを形成する工程と、
（ｉ）前記第２のレジスト膜の接続孔パターンをマスクとして、前記第１のレジスト膜および前記絶縁膜の表層に前記接続孔パターンを転写する工程と、
（ｊ）前記第１のレジスト膜および前記第２のレジスト膜を除去し、前記ハードマスクの配線溝パターンをマスクとして、前記絶縁膜をエッチングして前記配線溝および前記接続孔を形成する工程と、
（ｋ）前記絶縁膜に形成された前記配線溝および前記接続孔に金属を埋め込む工程と、を備える半導体装置の製造方法。
【請求項２】
前記工程（ａ）で準備する半導体基板の前記絶縁膜は、エッチングストッパー層および層間絶縁膜を備え、
前記工程（ｉ）は、前記層間絶縁膜の表層に前記接続孔パターンを転写し、
前記工程（ｊ）は、前記層間絶縁膜に前記接続孔および前記配線溝を形成し、前記ストッパー層に前記接続孔を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ｇ）は、下層レジスト膜および上層レジスト膜の少なくとも２層以上のレジスト膜を有する前記第２のレジスト膜を形成し、
前記工程（ｈ）は、前記上層レジスト膜に接続孔パターンを形成し、
前記工程（ｉ）は、前記上層レジスト膜の接続孔パターンをマスクとして、前記下層レジスト膜および前記絶縁膜の表層に前記接続孔パターンを転写する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
（ａ）上面上に絶縁膜、ハードマスクおよび第１のレジスト膜がこの順で積層して形成された半導体基板を準備する工程と、
（ｂ）前記第１のレジスト膜に接続孔パターンを形成する工程と、
（ｃ）前記第１のレジスト膜の接続孔パターンをマスクとして、前記ハードマスクおよび前記絶縁膜に接続孔パターンを転写する工程と、
（ｄ）前記第１のレジスト膜を除去し、前記ハードマスク上であって前記接続孔パターンを埋め込むように第２のレジスト膜を形成する工程と、
（ｅ）前記ハードマスク上の前記第２のレジスト膜を除去して前記半導体基板を平坦化する工程と、
（ｆ）前記工程（ｅ）の後、前記第２のレジスト膜の表面を除去する工程と、
（ｇ）前記工程（ｆ）の後、前記第２のレジスト膜の表面を洗浄する工程と、
（ｈ）前記工程（ｇ）の後、前記第２のレジスト膜および前記ハードマスク上に第３のレジスト膜を形成する工程と、
（ｉ）前記第２のレジスト膜上を含む前記第３のレジスト膜に配線溝パターンを形成する工程と、
（ｊ）前記第３のレジスト膜の配線溝パターンをマスクとして、前記ハードマスク膜および前記絶縁膜の表層に前記配線溝パターンを転写する工程と、
（ｋ）前記第２のレジスト膜および前記第３のレジスト膜を除去し、前記ハードマスクの配線溝パターンをマスクとして、前記絶縁膜をエッチングして前記配線溝および前記接続孔を形成する工程と、
（ｌ）前記絶縁膜に形成された前記配線溝および前記接続孔に金属を埋め込む工程と、を備える半導体装置の製造方法。
【請求項５】
前記工程（ａ）で準備する半導体基板の前記絶縁膜は、エッチングストッパー層および層間絶縁膜を備え、
前記工程（ｃ）は、前記層間絶縁膜に前記接続孔パターンを転写し、
前記工程（ｊ）は、前記層間絶縁膜の表層に前記配線溝パターンを転写し、
前記工程（ｋ）は、前記層間絶縁膜に前記接続孔および前記配線溝を形成し、前記ストッパー層に前記接続孔を形成する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）で準備する半導体基板の前記第１のレジスト膜は、下層レジスト膜および上層レジスト膜の少なくとも２層以上のレジスト膜を備え、
前記工程（ｂ）は、前記上層レジスト膜に接続孔パターンを形成し、
前記工程（ｃ）は、前記上層レジスト膜の接続孔パターンをマスクとして、前記下層レジスト膜、前記ハードマスクおよび前記絶縁膜に接続孔パターンを転写する、請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｈ）は、下層レジスト膜および上層レジスト膜の少なくとも２層以上のレジスト膜を有する前記第３のレジスト膜を形成し、
前記工程（ｉ）は、前記上層レジスト膜に配線溝パターンを形成し、
前記工程（ｊ）は、前記上層レジスト膜の配線溝パターンをマスクとして、前記下層レジスト膜、ハードマスクおよび前記絶縁膜の表層に前記配線溝パターンを転写する、請求項４から６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にデュアルダマシンプロセスを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デバイスの高速化・低消費電力化のために、配線の微細化、層間絶縁膜の低誘電率化が進められている。また、配線材料として従来用いられていたアルミニウム（Ａｌ）に代わり、電気抵抗の低い銅（Ｃｕ）が用いられている。Ｃｕを用いることにより、電気抵抗を低く抑えながら配線を微細化することができる。Ｃｕ配線の形成方法としては埋め込み配線（ダマシン配線）が主流になっている。この埋め込み配線の形成方法の一つとして、ビア（接続孔）とトレンチ（配線溝）を一回で形成するデュアルダマシン法が用いられている。
【０００３】
従来からデュアルダマシンの形成方法として、ビアを先に形成するビアファーストフローが行われてきた。図４は、一般的なビアファーストのデュアルダマシン形成フローを示した断面図である。以下に、一般的なビアファーストフローについて説明する。はじめに、配線２が施された半導体基板１上に、絶縁膜６（エッチングストッパー膜３、層間絶縁膜４、キャップ膜５）、ハードマスク７および第１のレジスト膜２４（下層レジスト膜２１、中間層レジスト膜２２、上層レジスト膜２３）を形成し、上層レジスト膜２３に接続孔パターン１４を形成する（図４（ａ））。ここで、上層レジスト膜２３は感光性を有し、イメージング機能をもつ材料、中間層レジスト膜２２は、上層および下層レジスト膜とエッチングの選択性を持つ材料で、例えばシリコンを多く含む材料が挙げられる。そして下層レジスト膜２１は中間層及びパターニングしたい下地絶縁膜とエッチングの選択性を持つ材料で例えばカーボンを多く含む材料が挙げられる。
【０００４】
次に、上層レジスト膜２３をマスクとして、第１のレジスト膜２４をエッチングし（図４（ｂ））、さらにハードマスク７、キャップ層５および層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図４（ｃ））。次に、アッシングを行って第１のレジスト膜２４を除去し（図４（ｄ））、接続孔１４を埋め込むように第２のレジスト膜２５を塗布する（図４（ｅ））。次に、エッチングを行ってハードマスク７上の第２のレジスト膜２５を除去した後（図４（ｆ））、ハードマスク７上に第３のレジスト膜２９（下層レジスト膜２６、中間層レジスト膜２７、上層レジスト膜２８）を形成し（図４（ｇ））、上層レジスト膜２８に配線溝パターン８を形成する（図４（ｈ））。次に、上層レジスト膜２８をマスクとして、第３のレジスト膜２９をエッチングし（図４（ｉ））、さらにハードマスク７、キャップ層５および層間絶縁膜４をエッチングして配線溝パターン８を転写する（図４（ｊ））。次に、アッシングを行って第２のレジスト膜２５および第３のレジスト膜２９を除去した後（図４（ｋ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図４（ｌ））。次に、配線溝８および接続孔１４を埋め込むように金属膜１５（Ｃｕ）を成膜し（図４（ｍ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５を除去することで、ダマシン配線が形成される（図４（ｎ））。
【０００５】
しかしながら、上述したような一般的なビアファーストフローでは、アッシング工程（図４（ｄ），（ｋ））が２回入るため、層間絶縁膜４が受けるダメージが大きくなる。特に４５ｎｍ以降では、層間絶縁膜４にｋ値２．７以下の低誘電率膜（Ｌｏｗ−ｋ膜）が用いられ、よりプラズマダメージに弱くなったため影響が大きくなる。
【０００６】
そこで、トレンチから先に形成するトレンチファーストフローが検討されている。図５は、一般的なトレンチファーストのデュアルダマシン形成フローを示した断面図である。以下に、一般的なトレンチファーストフローについて説明する。はじめに、配線２が施された半導体基板１上に、絶縁膜６（エッチングストッパー膜３、層間絶縁膜４、キャップ膜５）、ハードマスク７を形成し、ハードマスク７に配線溝パターン８を形成する（図５（ａ））。次に、ハードマスク７上に第２のレジスト膜１３（下層レジスト膜１０、中間層レジスト膜１１、上層レジスト膜１２）を形成し（図５（ｂ））、上層レジスト膜１２に接続孔パターン１４を形成する（図５（ｃ））。ここで、上層レジスト膜１２は感光性を有し、イメージング機能を持つ材料、中間層レジスト膜１１は、上層および下層レジスト膜とエッチングの選択性を持つ材料で、例えばシリコンを多く含む材料が挙げられる。そして下層レジスト膜１０は中間層及びパターニングしたい下地絶縁膜とエッチングの選択性を持つ材料で例えばカーボンを多く含む材料が挙げられる。
【０００７】
次に、上層レジスト膜１２をマスクとして、第２のレジスト膜１３をエッチングし（図５（ｄ））、さらにキャップ層５および層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図５（ｅ））。次に、アッシングを行って第２のレジスト膜１３を除去した後（図５（ｆ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図５（ｇ））。次に、配線溝８および接続孔１４を埋め込むように金属膜１５（Ｃｕ）を成膜し（図５（ｈ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５を除去することで、ダマシン配線が形成される（図４（ｉ））。
【０００８】
しかしながら、上述したような一般的なトレンチファーストフローでは、ハードマスク７に配線溝パターン８を形性後の段差がある上で、第２のレジスト膜１３を塗布し、ビアのリソグラフィー工程へ移行する。このため、パターン崩れや、デフォーカス等が発生しやすくなる。これを改善する手法として、トレンチハードマスク７の薄膜化があげられるが、ドライエッチのマージンを減らすことになるため難しい。代替案として、トレンチのハードマスク７加工後に一旦レジストを塗布し、ＣＭＰで不要な部分を除去して平坦化するプロセスが提案されている。
【０００９】
図６は、上述した平坦化プロセスを追加したトレンチファーストのデュアルダマシン形成フローを示した断面図である。ハードマスク７に配線溝パターン８を形成した後（図６（ａ））、配線溝パターン８を埋め込むように第１のレジスト膜９を塗布する（図６（ｂ））。次に、ＣＭＰによりハードマスク７が露出するように第１のレジスト膜９を除去して、半導体基板１を平坦化する（図６（ｃ））。ここでレジスト膜９は、中間層レジスト膜１１をマスクとして下層レジスト膜１０をエッチングする際に同時にエッチングできる材料であればよく、下層レジスト膜１０と同じ材料でなくともよい。以降の製造工程は、図５に示したトレンチファーストフローと同様のため説明を省略する。この様に半導体基板１を平坦化してから第２のレジスト膜１３形成工程（図６（ｄ））へと移行するため、図５で説明したようなパターン崩れやデフォーカスの発生を軽減することができる。
【００１０】
上述した技術に関連する内容が、下記特許文献１，２に記載されている。
【００１１】
【特許文献１】特開２００６−１９６９６号公報
【特許文献２】特開２００６−３４４８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、レジストＣＭＰで研磨対象のレジストは、一般的に化学的には安定であるが、機械強度的には弱いため、ＣＭＰのスラリー（研磨剤）中の研磨粒子（シリカ等）が食い込みやすい。従って、研磨粒子が食い込んだまま後工程に移行すると、この研磨粒子が異物となってパターン形成不良を引き起こし、歩留まりを低下させるという問題があった。
【００１３】
そこで本発明はかかる問題を解決するためになされたものであり、研磨粒子によるパタン形成不良を抑制して、高い歩留まりでデュアルダマシン配線を形成可能な半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一実施形態における半導体装置の製造方法は、半導体基板の上面上に絶縁膜およびハードマスクを形成し、ハードマスクに配線溝パターンを形成する。次に、ハードマスク上であって配線溝パターンを埋め込むように第１のレジスト膜を形成し、ハードマスク上の第１のレジスト膜を除去して半導体基板を平坦化する。次に、第１のレジスト膜の表面を除去し、第１のレジスト膜の表面を洗浄する。次に、第１のレジスト膜およびハードマスク上に第２のレジスト膜を形成し、第１のレジスト膜上の第２のレジスト膜に接続孔パターンを形成する。次に、第２のレジスト膜の接続孔パターンをマスクとして、第１のレジスト膜および絶縁膜の表層に接続孔パターンを転写する。次に、第１のレジスト膜および第２のレジスト膜を除去し、ハードマスクの配線溝パターンをマスクとして、絶縁膜をエッチングして配線溝および接続孔を形成する。次に、絶縁膜に形成された配線溝および接続孔に金属を埋め込む。
【００１５】
本発明の他の一実施形態における半導体装置の製造方法は、半導体基板の上面上に絶縁膜、ハードマスクおよび第１のレジスト膜を形成し、第１のレジスト膜に接続孔パターンを形成する。次に、第１のレジスト膜の接続孔パターンをマスクとして、ハードマスクおよび絶縁膜に接続孔パターンを転写する。次に、第１のレジスト膜を除去し、ハードマスク上であって接続孔パターンを埋め込むように第２のレジスト膜を形成し、ハードマスク上の前記第２のレジスト膜を除去して半導体基板を平坦化する。次に、第２のレジスト膜の表面を除去し、第２のレジスト膜の表面を洗浄する。次に、第２のレジスト膜およびハードマスク上に第３のレジスト膜を形成し、第２のレジスト膜上を含む第３のレジスト膜に配線溝パターンを形成する。次に、第３のレジスト膜の配線溝パターンをマスクとして、ハードマスク膜および前記絶縁膜の表層に配線溝パターンを転写する。次に、第２のレジスト膜および第３のレジスト膜を除去し、ハードマスクの配線溝パターンをマスクとして、絶縁膜をエッチングして配線溝および接続孔を形成する。次に、絶縁膜に形成された配線溝および接続孔に金属を埋め込む。
【発明の効果】
【００１６】
本発明の一実施形態および他の一実施形態における半導体装置の製造方法によれば、研磨粒子などが食い込みやすいレジスト表面から、研磨粒子などの異物を除去することができ、かつ、除去した後の窪みや傷は、レジストを再塗布した際に埋まるため、研磨粒子起因のパターン形成不良による歩留まり低下を抑制することができる。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態１＞
図１は、本発明の実施の形態１におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。以下、図１を参照して本実施の形態における半導体装置の製造方法について説明する。
【００１８】
はじめに、配線２が施された半導体基板１上に、絶縁膜６、ハードマスク７を形成し、ハードマスク７に配線溝パターン８を形成する（図１（ａ））。本実施の形態では、絶縁膜６として、エッチングストッパー膜３、層間絶縁膜４、キャップ膜５を形成する。また、層間絶縁膜４は、比誘電率≒２．４程度のＣＶＤ系のボーラスＳｉＯＣ膜を用いて、キャップ層５は、比誘電率≒３のＳｉＯＣ膜を用いる。また、ＴＥＯＳ膜をハードマスク７として成膜する。
【００１９】
次に、ハードマスク７に形成した配線溝パターン８を埋め込むように第１のレジスト膜９を塗布する（図１（ｂ））。第１のレジスト膜９は、後述する第２のレジスト膜１３の下層レジスト膜１０と同じ材料を用いてもよいし、埋め込み性のよいレジスト材で、かつドライエッチングの特性が下層レジスト膜１０の材料とあまり変わらないものであればよい。また、第１のレジスト膜９は、トレンチの深さの２倍以上の膜厚とする。次に、ＣＭＰでハードマスク７上の不要な第１のレジスト膜９を研磨除去して半導体基板１を平坦化する（図１（ｃ））。
【００２０】
次に、アッシングを行い、第１のレジスト膜９の表面を除去（エッチバック）した後、第１のレジスト膜９を洗浄する（図１（ｄ））。図２は、図１（ｄ）で示す工程の詳細を示したフローである。以下に、図２のフローについて説明する。まず、図１（ｃ）で第１のレジスト膜９を研磨する際、レジストＣＭＰのスラリーにはシリカなどの研磨粒子１６を含むものを用いるため、機械強度的に弱い第１のレジスト膜９の表面には、研磨粒子１６が食い込んでしまう（図２（ａ））。そこで、本発明ではＯ2プラズマを用いて低レートに制御したアッシングを行い、３０ｎｍ程度第１のレジスト膜９を除去（エッチバック）する（図２（ｂ））。このアッシング条件として、例えば基板温度２３度、Ｏ2流量２００ｓｃｍ、圧力３０Ｐａ、ＲＦパワー２５０Ｗで数秒間処理する。これにより研磨粒子１６などの異物が浮かび上がって除去しやすくなる。次に、超音波洗浄（メガソニック洗浄）や、ブラシ洗浄などの、レジストをそれ以上エッチングしない（膜減りさせない）ウェット洗浄を用いて、浮かび上がった異物（研磨粒子１６）のみを洗浄除去する（図２（ｃ））。図２（ｃ）に示すように、第１のレジスト膜９表面には、異物が食い込んでいた痕が窪みとなって残る場合があるが、これは次の工程（図１（ｅ））のレジスト再塗布で埋め込まれるため、平坦化されて欠陥にはならない（図２（ｄ））。
【００２１】
次に、図２（ｃ）に示す洗浄工程を行った後、ハードマスク７上に第２のレジスト膜１３を形成する（図１（ｅ））。本実施の形態では、加工精度を確保するために第２のレジスト膜１３として、下層レジスト膜１０、中間層レジスト膜１１、上層レジスト膜１２を形成し、多層レジスト構造とする。
【００２２】
次に、上層レジスト膜１２に接続孔パターン１４を形成して（図１（ｆ））、上層レジスト膜１２をマスクとして、第２のレジスト膜１３をエッチングし（図１（ｇ））、さらにキャップ層５および層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図１（ｈ））。
【００２３】
次に、アッシングを行って第１のレジスト膜９および第２のレジスト膜１３を除去した後（図１（ｉ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図１（ｊ））。
【００２４】
次に、配線溝８および接続孔１４を埋め込むように金属膜１５（本実施の形態ではＣｕを用いる）を成膜し（図１（ｋ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５を除去することにより、ダマシン配線が形成される（図１（ｌ））。
【００２５】
以上より、研磨粒子１６が食い込みやすいレジスト（本実施の形態では第１のレジスト膜９）表面から、研磨粒子１６を浮き上がらせて洗浄することにより、研磨粒子１６などの異物を除去することができる。さらに、研磨粒子１６などの異物を除去した後の窪みや傷は、レジスト（本実施の形態では第２のレジスト膜１３）を再塗布した際に埋まるため、後工程の研磨粒子１６起因のパターン形成不良による歩留まり低下を抑制することができる。
【００２６】
＜実施の形態２＞
実施の形態１で説明したレジストＣＭＰおよび洗浄工程を用いて研磨粒子を除去する技術は、ビアファーストのデュアルダマシン形成フローで用いた場合にも同様の効果がある。図２は、本発明の実施の形態２におけるビアファーストのデュアルダマシン形成フローを示した断面図である。以下、図２を参照して本実施の形態における半導体装置の製造方法について説明する。ここで、図１と同じ符号が付してある構成は実施の形態1と同様とする。
【００２７】
はじめに、配線２が施された半導体基板１上に絶縁膜６、ハードマスク７、第１のレジスト膜２４を形成する。本実施の形態では、絶縁膜６として、エッチングストッパー膜３、層間絶縁膜４、キャップ膜５を形成する。また、加工精度を確保するために第１のレジスト膜２４として、下層レジスト膜２１、中間層レジスト膜２２、上層レジスト膜２３を形成し、多層レジスト構造とする。次に、上層レジスト膜２３に接続孔パターン１４を形成して（図３（ａ））、上層レジスト膜２３をマスクとして、第１のレジスト膜２４をエッチングし（図３（ｂ））、さらにハードマスク７、キャップ層５、層間絶縁膜４をエッチングして接続孔パターン１４を転写する（図３（ｃ））。
【００２８】
次に、アッシングを行って第１のレジスト膜２４を除去した後（図３（ｄ））、接続孔パターン１４を埋め込むように第２のレジスト膜２５を塗布する（図３（ｅ））。次に、ＣＭＰでハードマスク７上の不要な第２のレジスト膜２５を研磨除去して半導体基板１を平坦化する（図３（ｆ））。
【００２９】
次に、アッシングを行い、第２のレジスト膜２５の表面を除去（エッチバック）し、第２のレジスト膜を洗浄する（図３（ｇ））。ここで、実施の形態１中で説明した図２は、図３（ｇ）工程の詳細を示したフローと同様であるため、レジストＣＭＰおよび洗浄工程の詳細の説明を省略する。
【００３０】
次に、ハードマスク７および第２のレジスト膜２５上に第３のレジスト膜２９を形成する（図３（ｈ））。本実施の形態では、加工精度を確保するために第３のレジスト膜２９として、下層レジスト膜２６、中間層レジスト膜２７、上層レジスト膜２８を形成し、多層レジスト構造とする。
【００３１】
次に、上層レジスト膜２８に配線溝パターン８を形成して（図３（ｉ））、上層レジスト膜２８をマスクとして、第３のレジスト膜２９をエッチングし（図３（ｊ））、さらにハードマスク７、キャップ層５、層間絶縁膜４をエッチングして配線溝パターン８を転写する（図３（ｋ））。
【００３２】
次に、アッシングを行って、第２のレジスト膜２５および第３のレジスト膜２６を除去した後（図３（ｌ））、ハードマスク７の配線溝パターン８をマスクとしてエッチングを行い、絶縁膜６内に配線溝８および接続孔１４を形成する（図３（ｍ））。
【００３３】
次に、配線溝８および接続孔１４を埋め込むように金属膜１５（本実施の形態ではＣｕを用いる）を成膜し（図３（ｎ））、ＣＭＰによってキャップ層５が露出するまで金属膜１５除去することにより、ダマシン配線が形成される（図３（ｏ））。
【００３４】
以上より、研磨粒子１６が食い込みやすいレジスト（本実施の形態では第２のレジスト膜２５）表面から、研磨粒子１６を浮き上がらせて洗浄することにより、研磨粒子１６などの異物を除去することができる。さらに、研磨粒子１６などの異物を除去した後の窪みや傷は、レジスト（本実施の形態では第３のレジスト膜２９）を再塗布した際に埋まるため、後工程の研磨粒子１６起因のパターン形成不良による歩留まり低下を抑制することができる。
【産業上の利用可能性】
【００３５】
本発明は、４５ｎｍルール以降のＣｕ配線を用いる半導体装置に適用することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。
【図２】本発明の実施の形態１における研磨粒子を除去するフローを示した断面図である。
【図３】本発明の実施の形態２におけるビアファーストのデュアルダマシン形成フローを示した断面図である。
【図４】従来技術におけるビアファーストのデュアルダマシン形成フローを示した断面図である。
【図５】従来技術におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。
【図６】従来技術におけるトレンチファーストのデュアルダマシン形成フローを示した断面図である。
【符号の説明】
【００３７】
１  半導体基板、２  配線、３  エッチングストッパー膜、４  層間絶縁膜、５  キャップ膜、６  絶縁膜、７  ハードマスク、８  配線溝パターン、９，２４  第１のレジスト膜、１０，２１，２６  下層レジスト膜、１１，２２，２７  中間層レジスト膜、１２，２３，２８  上層レジスト膜、１３，２５  第２のレジスト膜、１４  接続孔パターン、１５  金属膜、１６  研磨粒子、２９  第３のレジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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