(57)【要約】【課題】増幅トランジスタの１／ｆノイズを抑圧できると共に、飽和電荷量を大きく取れる固体撮像装置を提供する。【解決手段】画素内の読み出しトランジスタ１２の第１のゲート絶縁膜２２を、画素内の増幅トランジスタ１４の第２のゲート絶縁膜２３よりも厚く形成し、かつ、画素内の増幅トランジスタ１４の第２のゲート絶縁膜２３を、画素外の周辺の微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８の第３のゲート絶縁膜２４よりも厚く形成する。【選択図】図５
2009283552.tif 000002
【特許請求の範囲】
【請求項１】
画素をマトリクス上に配した画素領域と、画素を駆動して出力信号を取り出す周辺回路部とを備えた、ＭＯＳ型の固体撮像素子であって、
前記画素領域は、
少なくとも１つのフォトダイオードと、
前記フォトダイオードに蓄積された電荷を読み出す読み出しトランジスタと、
読み出された前記電荷を電圧に変換する不純物拡散層からなるフローティングディフュージョンと、
前記フローティングディフュージョンを所定の電圧にリセットするリセットトランジスタと、
前記フローティングディフュージョンの電位をゲート入力とする増幅トランジスタとを、少なくとも構成要素とし、
前記画素内の前記読み出しトランジスタが用いる第１のゲート絶縁膜は、前記画素内の前記増幅トランジスタが用いる第２のゲート絶縁膜よりも厚く、
前記増幅トランジスタが用いる第２のゲート絶縁膜は、前記周辺回路部の一部のトランジスタが用いる第３のゲート絶縁膜よりも厚いことを特徴とする、固体撮像素子。
【請求項２】
前記周辺回路部のアナログ回路部分のトランジスタに、前記第１のゲート絶縁膜又は前記第２のゲート絶縁膜を用いることを特徴とする、請求項１に記載の固体撮像素子。
【請求項３】
前記アナログ回路部のうちのコラムアンプ部のトランジスタに、前記第１のゲート絶縁膜又は前記第２のゲート絶縁膜を用いることを特徴とする、請求項２に記載の固体撮像素子。
【請求項４】
前記アナログ回路部のうちのコラム回路内に配置されたＭＯＳキャパシタに、前記第１のゲート絶縁膜又は前記第２のゲート絶縁膜を用いることを特徴とする、請求項３に記載の固体撮像素子。
【請求項５】
前記周辺回路部のＩ／Ｏ部分の回路内のトランジスタに、前記第１のゲート絶縁膜又は前記第２のゲート絶縁膜を用いることを特徴とする、請求項１に記載の固体撮像素子。
【請求項６】
前記画素内に前記増幅トランジスタと直列するように行選択トランジスタが配置され、
前記増幅トランジスタと前記行選択トランジスタとに、前記第２のゲート絶縁膜を用いることを特徴とする、請求項１に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に、画素内に増幅トランジスタを有するＭＯＳ型の固体撮像素子に関する。
【背景技術】
【０００２】
近年、携帯電話、デジタルスチルカメラ、及びムービーカメラ等の画像情報取得手段としてのＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置への要求は、高画質を保持しながら、画素ピッチ縮小による高解像度、低消費電力、低コストを実現することにある。画素微細化に伴ってＭＯＳ型の固体撮像装置の画素数が多くなり、この大量の画素情報を高速に読み出すことや高速に画像処理することが求められている。
【０００３】
これを実現するために、画素を配列した画素領域外に、高速アナログ−デジタル（ＡＤ）変換回路やＡＤ変換によって得られた画像信号を処理するＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）回路が搭載された、高機能なＭＯＳ型の固体撮像装置への要求が高まっている。このため、画素領域以外で規模の大きな回路ブロックが必要になってきている。
【０００４】
また、画素の微細化に伴い、画素に入射する光量が画素面積に比例して減少するために１画素当たりの感度が低くなり、信号量／ノイズ量の比であるＳ／Ｎ比が低下する。このＳ／Ｎ比を向上するために、ノイズ量を低減することが求められる。画素内で発生するノイズでは、増幅トランジスタで発生する１／ｆノイズが課題であり、画素微細化に伴い、増幅トランジスタの１／ｆノイズの低減が求められている。
【０００５】
また、画素の微細化に伴って単位画素内のフォトダイオードの面積が小さくなるため、画素で取り扱える最大電荷量が減少する傾向にある。このために、フォトダイオードのｎ型拡散層の濃度を大きくするが、濃度が大きくなるとフォトダイオードの電位が大きくなり、フォトダイオードに蓄積された信号電荷の読み出し不良が起こり、残像が発生する。この残像を防止するためにフォトダイオードのｎ型拡散層の濃度を増加すると共に、読み出しゲートに印加する電圧を昇圧して高くする工夫が行われている。
【０００６】
図１に、一般的なＭＯＳ型の固体撮像装置のレイアウト構成図を示す。
画素領域８は、画素の２次元的な配列からなり、画素領域８の画素は、垂直走査回路１及び水平走査回路３によって駆動される。画素領域８では、光電変換され蓄積された信号電荷が画素内の増幅トランジスタによって増幅されて、画素信号としてコラム回路２に読み出される。コラム回路２は、画素増幅トランジスタのしきい値のバラツキによる画素信号バラツキを低減するノイズキャンセル機能と、ノイズキャンセルされた信号を保持するアナログメモリ機能とがある。コラム回路２に保持されたアナログ信号は、水平走査回路３により走査されて出力アンプ回路５に送られる。出力アンプ回路５は、アナログ信号を増幅してセンサから出力信号を出力する。垂直走査回路１、コラム回路２、水平走査回路３、及び出力アンプ回路５を制御するタイミングパルスは、タイミング発生回路４で発生される。Ｉ／Ｏ回路７は、センサ全体を制御するパルス信号を入力するバッファ機能と、この固体撮像装置の出力信号を入力するＡＦＥ素子等に出力信号のサンプリングタイミングを供給する信号等の出力バッファ機能とを持つ。
【０００７】
図２は、図１の画素領域８、コラム回路２、及び水平走査回路３の詳細な回路構成を示す図である。図３は、図２における画素の駆動を説明するためのタイミング波形を示す図である。
ある行に含まれる全画素は、図３のリセット期間において、読み出し制御線１１０及びリセット制御線１２０の両方を“Ｈ”電位にすることにより、フォトダイオード１１及びフローティングディフュージョン１６がリセットされる。そして、蓄積時間が経過した後、信号電荷の読み出し動作が行われる。読み出し期間中は、行選択信号線が“Ｈ”にセットされ、まず期間前半にリセット制御線１２０が“Ｈ”にセットされてフローティングディフュージョン１６のリセットが行われ、リセット制御線１２０が“Ｌ”電位にセットされる。
【０００８】
この状態のフローティングディフュージョン１６のリセット電位は、増幅トランジスタ１４で増幅され垂直共通信号線２７０を介して、コラム回路２に送られる。期間後半には読み出し制御線１１０が“Ｈ”電位にセットされ、フォトダイオード１１の信号電荷がフローティングディフュージョン１６に転送される。この後、読み出し制御線１１０は“Ｌ”電位に戻る。
【０００９】
この信号電荷が読み出された状態のフローティングディフュージョン１６の読み出し電位は、増幅トランジスタ１４で増幅され垂直共通信号線２７０を介して、コラム回路２に送られる。コラム回路２では、このリセット電位信号と読み出し電位信号との差分を取り、増幅トランジスタ１４のしきい値バラツキで発生するノイズ成分を除去する。従って、完全に暗状態であればフローティングディフュージョン１６に読み出される電荷は無く、フローティングディフュージョン１６のリセット電位と読み出し電位とは完全に一致することになる。
【００１０】
増幅トランジスタ１４がノイズ成分を持たなければ、コラム回路２に送られるリセット電位信号と読み出し電位信号との差分はゼロとなる。ところが、ＭＯＳ型半導体プロセスの微細化が進み、微細なＭＯＳ型トランジスタでは１／ｆノイズが発生していることが一般的に知られている。増幅トランジスタ１４では、この１／ｆノイズにより、完全に暗状態であっても増幅トランジスタ１４で増幅されてコラム回路２に送られるリセット電位信号と読み出し電位信号とはノイズ分だけ差が発生する。従って、コラム回路２で差分を取ってもノイズ成分として残り画質の劣化を引き起こす。
【００１１】
このＭＯＳトランジスタの１／ｆノイズは、特許文献１にあるようにゲート酸化膜を薄くすることで低減出来ることが知られている。ところが、単純に画素内の全てのトランジスタのゲート酸化膜を薄くすると、ゲート酸化膜の薄膜化に伴ってゲート酸化膜の耐圧が低減するために、例えば読み出しトランジスタ１２の読み出し時のゲート電圧を下げる必要がある。読み出し時のゲート電圧を下げると読み出しが不十分になり、フォトダイオード１１から読み出し可能な最大電荷量（以下、飽和電荷量と記述する）が低下しダイナミックレンジが減少したり、又は読み出し不十分な為に残像と呼ばれるノイズが発生して画質劣化を引き起こす。
【００１２】
画素の微細化に伴うフォトダイオード面積減少による飽和電荷量減少を対策するために、むしろ読み出しトランジスタ１２のゲート電圧を高くして飽和電荷量を増やすことが行われており、画素内のトランジスタのゲート酸化膜を単純に薄くすることは出来ない。このため、特許文献１では画素内の読み出しトランジスタ１２のゲート酸化膜を厚くし、増幅トランジスタ１４のゲート酸化膜を薄くするという工夫を行っている。
【００１３】
上記のように、画素領域８内のトランジスタで２種類の膜厚のゲート酸化膜を用いる固体撮像装置では、従来は周辺の回路にも２種類のゲート酸化膜のトランジスタを用いていた。具体的には、画素信号を増幅し、ノイズキャンセルを行うコラム回路２や出力アンプ回路５等のアナログ回路では、厚いゲート酸化膜（例えば、膜厚９ｎｍでゲート長が０．４ｕｍ又はそれ以上）のトランジスタを用いて、３．３Ｖの電源電圧で駆動される。一方、タイミング発生回路４等の単純なロジック回路には、薄いゲート酸化膜（例えば、膜厚５ｎｍでゲート長が０．２５μｍ）のトランジスタを用いて、２．５Ｖの電源電圧で駆動される。
【００１４】
アナログ回路では、画素信号の増幅等が行われるために動作のダイナミックレンジを大きく取るために高い電源電圧が必要で、一方ロジック回路では低消費電力を図るため電源電圧を低くするためである。ところが、画素の微細化に伴って固体撮像装置の多画素化が進むと、同一フレーム期間内により多画素の信号を読み出すことが要請されるため、読み出し周波数が大きくなり消費電力が大きくなるという問題がある。
【００１５】
この問題を対策するために、画素内の増幅トランジスタ１４のゲート酸化膜をより薄くして、例えば２〜３ｎｍのゲート酸化膜を使用すると、画素領域８外の周辺ロジック回路でこのゲート酸化膜でゲート長の短い微細なトランジスタを用いることができ、１．２〜１．５Ｖ電源電圧駆動が可能となり消費電力が低減できる。
【００１６】
逆に、この薄膜のゲート酸化膜を画素内の増幅トランジスタ１４に適用すると、電源電圧が１．２〜１．５Ｖとなりダイナミックレンジが減り画素信号の振幅が小さくなるという問題が起こる。このため、画素内のダイナミックレンジを維持したまま、周辺回路の低消費電力化を実現することは困難である。
【特許文献１】特開２００６−２５３３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述した通り、従来の固体撮像装置では、画素の微細化に伴う画素内増幅トランジスタの１／ｆノイズの増加と飽和電荷量の減少とを同時に対策するために、画素内で２種類の膜厚のゲート酸化膜を用い、読み出しトランジスタのゲート酸化膜を厚くし、増幅トランジスタのゲート酸化膜を薄くしている。
【００１８】
しかしながら、単純にこの２種類のゲート酸化膜を画素領域以外の周辺回路のトランジスタとして採用すると、周辺回路のロジック回路の電源電圧を小さくすることに限界がある。このため、低消費電力化を図ることが困難となり、また微細なトランジスタを採用することができない。従って、周辺ロジック回路の高速動作が困難となると共に、周辺回路のトランジスタサイズを小さくできないためチップサイズが大きくなる。
【００１９】
それ故に、本発明の目的は、増幅トランジスタの１／ｆノイズを抑圧できると共に、飽和電荷量を大きく取れる固体撮像装置を提供することである。また同時に、本発明の目的は、周辺ロジック回路の低消費電力化を図り、周辺ロジック回路の面積を低減させた固体撮像装置を提供することである。
【課題を解決するための手段】
【００２０】
本発明は、画素をマトリクス上に配した画素領域と、画素を駆動して出力信号を取り出す周辺回路部とを備えた、ＭＯＳ型の固体撮像素子に向けられている。そして、上記目的を達成するために、本発明の固体撮像素子は、少なくとも１つのフォトダイオードと、フォトダイオードに蓄積された電荷を読み出す読み出しトランジスタと、読み出された電荷を電圧に変換する不純物拡散層からなるフローティングディフュージョンと、フローティングディフュージョンを所定の電圧にリセットするリセットトランジスタと、フローティングディフュージョンの電位をゲート入力とする増幅トランジスタとを、少なくとも画素領域の構成要素とする。さらに、画素内の読み出しトランジスタが用いる第１のゲート絶縁膜は、画素内の増幅トランジスタが用いる第２のゲート絶縁膜よりも厚く、増幅トランジスタが用いる第２のゲート絶縁膜は、周辺回路部の一部のトランジスタが用いる第３のゲート絶縁膜よりも厚くする。
【００２１】
好ましくは、周辺回路のアナログ回路部分のトランジスタに、第１のゲート絶縁膜又は第２のゲート絶縁膜を用いる。このトランジスタは、アナログ回路部分のうちのコラムアンプ部のトランジスタが望ましい。また、アナログ回路部分のうちのコラム回路内に配置されたＭＯＳキャパシタに、第１のゲート絶縁膜又は第２のゲート絶縁膜を用いてもよい。また、周辺回路のＩ／Ｏ部分の回路内のトランジスタに、第１のゲート絶縁膜又は第２のゲート絶縁膜を用いてもよい。さらには、画素内に増幅トランジスタと直列するように行選択トランジスタが配置されている場合には、増幅トランジスタと行選択トランジスタとに、第２のゲート絶縁膜を用いることができる。
【発明の効果】
【００２２】
上記本発明によれば、増幅トランジスタの１／ｆノイズを低減できる。また、同時に読み出しトランジスタの読み出し時のゲート電圧に大きな電圧を用いて飽和電荷量を維持することができる。さらには、同時に画素領域以外の主にデジタル回路部分を低電圧で駆動して消費電力を低減できる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置のレイアウト構成を示す平面図である。この第１の実施形態に係る固体撮像装置のレイアウト構成は、上述した一般的な固体撮像装置と同じである。また、画素領域８、コラム回路２、及び水平走査回路３の詳細な構成を示す回路図は、図２と同様である。
【００２４】
第１の実施形態では、タイミング発生回路４、垂直走査回路１の一部、水平走査回路３、Ｉ／Ｏ回路７の一部のトランジスタのゲート絶縁膜厚は、例えば２〜３ｎｍに設定される。このゲート絶縁膜を駆動する電源電圧は、１．２Ｖ〜１．８Ｖである。最も低電圧で低消費電力が図れる１．２Ｖ系とすると、ゲート絶縁膜厚は２．１ｎｍとなる。また、画素内の増幅トランジスタ１４のゲート絶縁膜厚は、例えば４．５〜７ｎｍに設定される。このゲート絶縁膜厚は、画素の駆動電源電圧に応じて、耐圧が保持される信頼性上問題ない範囲で最小の値を選択する。ゲート絶縁膜が薄いほどトランジスタの１／ｆノイズが低減されるからである。画素内の読み出しトランジスタ１２のゲート絶縁膜厚は、この増幅トランジスタ１４よりも厚く例えば７．５ｎｍ〜９．５ｎｍに設定される。
【００２５】
この構成により、読み出しトランジスタ１２には増幅トランジスタ１４よりも大きな電圧を印加することが可能となり、より多くの電荷をフォトダイオード１１より転送することが可能となる。このため、飽和電荷量を大きくすることができ、ダイナミックレンジを大きくすることが可能となる。
【００２６】
図４は、第１の実施形態に係る固体撮像装置の単位画素の概略レイアウトを示す平面図である。図４では、活性領域、素子分離領域、及びポリシリコンゲート領域を記述している。図５（ａ）は、図４の画素レイアウトにおけるＡ−Ａ’部分の概略断面図である。この断面図には、フローティングディフュージョン１６、フォトダイオード１１、読み出しトランジスタ１２、増幅トランジスタ１４、及び行選択トランジスタ１５の断面が描かれている。図５（ｂ）は、タイミング発生回路４、垂直走査回路１、水平走査回路３、及びＩ／Ｏ回路７の中で使用されている微細トランジスタの断面概略図である。この図５（ｂ）には、微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８の断面が描かれている。
以下、この図４及び図５を用いて、第１の実施形態に係る固体撮像装置の構造を説明する。
【００２７】
トランジスタやフォトダイオード等の構成要素は、活性領域内に形成される。この活性領域は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）からなる素子分離領域２１によって定義される。図５（ａ）からわかるように、単位画素にはＳｉ基板２０内にｐウェル領域が形成されており、その中にフォトダイオード及びトランジスタが形成される。フォトダイオード１１は、ｎ型領域であり、その上部にはｐ型領域を設けてＳｉ表面で発生する暗電流を低減している。トランジスタは、Ｓｉ基板２０の表面の活性領域上にゲート絶縁膜を形成して、その上にポリシリコンからなるゲート電極が形成される。その後、このゲート電極に自己整合的に形成されたｎ型又はｐ型の拡散領域からなるソース及びドレインが形成される。ただし、読み出しトランジスタ１２のソースに相当するフォトダイオード１１のｎ型領域であるが、このｎ型領域は読み出しトランジスタ１２のソースと光生成電子の収集の２つの機能を持つため、ゲート電極に自己整合的に形成されない場合が多い。
【００２８】
図５（ｂ）では、ｐウェル領域内に微細ｎ型トランジスタ１７とｎウェル内に微細ｐ型トランジスタ１８とが形成されている。微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８の構造は、ゲート絶縁膜が形成された上に、ポリシリコンからなるそれぞれゲート電極が形成されている。このゲート電極に対して、自己整合的に形成されたｎ型及びｐ型の拡散領域からなるソース及びドレインが形成されている。
【００２９】
本第１の実施形態の特徴は、図５の断面図からわかるように、周辺回路で用いられる微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８のゲート絶縁膜が、画素内のトランジスタ１２、１４、及び１５のゲート絶縁膜よりも薄く、かつ、画素内においては読み出しトランジスタ１２のゲート絶縁膜が増幅トランジスタ１４のゲート絶縁膜より厚い。すなわち、読み出しトランジスタ１２のゲート絶縁膜（第１のゲート絶縁膜２２）は、増幅トランジスタ１４のゲート絶縁膜（第２のゲート絶縁膜２３）よりも厚く、さらに第２のゲート絶縁膜２３は、微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８のゲート絶縁膜（第３のゲート絶縁膜２４）よりも厚く構成されている。
【００３０】
図６は、第１の実施形態に係る固体撮像装置における上記第１〜第３のゲート絶縁膜２２〜２４の製造工程を説明する断面図である。この図６では、図５（ａ）の画素の断面構造と、図５（ｂ）の周辺回路で用いられる微細トランジスタの断面構造とを、並列して示している。なお、拡散領域等の熱酸化工程の説明に関係しない構造は省略している。
【００３１】
まず、Ｓｉ基板２０に素子分離領域２１が形成され後、素子分離領域２１で定義される活性領域に、ＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）等を用いた第１の熱酸化によってゲート絶縁膜が形成される（図６（ａ））。この後、フォトリソグラフィープロセスを用いて第２のゲート絶縁膜領域２６を開口するフォトレジスト２８が形成される（図６（ｂ））。この状態でフッ酸の希釈液を用いてウェットエッチングを行い、第２のゲート絶縁膜領域２６の熱酸化膜を除去する。フォトレジスト２８の開口する部分は、図４にフォトレジスト開口領域３０として示している。このフォトレジスト開口領域３０は、増幅トランジスタ１４の第２のゲート絶縁膜を形成する領域を含み、他のトランジスタ、すなわち行選択トランジスタ１５、リセットトランジスタ１３、及び読み出しトランジスタ１２のゲート絶縁膜を含まず、かつフォトダイオード１１の領域を含まないように配置されている。この配置により、増幅トランジスタ１４の第２のゲート絶縁膜領域の熱酸化膜だけをウェットエッチングを用いて除去することができる。
【００３２】
次に、フォトレジスト２８は剥離され、ＲＴＰ等を用いて第２の熱酸化が行われる（図６（ｃ））。次に、フォトリソグラフィープロセスを用いて第３のゲート絶縁膜領域２７を開口するフォトレジスト２９が形成される（図６（ｄ））。この状態でフッ酸の希釈液を用いてウェットエッチングを行い、第３のゲート絶縁膜領域２７の熱酸化膜を除去する。その後、フォトレジスト２９は剥離され、ＲＴＰ等を用いて第３の熱酸化が行われる（図６（ｅ））。
【００３３】
この結果、第１のゲート絶縁膜領域２５には、第１〜第３の熱酸化によって酸化膜（絶縁膜）が形成され、第２のゲート絶縁膜領域２６には、第２及び第３の熱酸化によって酸化膜（絶縁膜）が形成され、第３のゲート絶縁膜領域２７には、第３の熱酸化によって酸化膜（絶縁膜）が形成される。従って、第１のゲート絶縁膜領域２５の熱酸化膜は、第２ゲート絶縁膜領域２６の熱酸化膜よりも厚く、第２のゲート絶縁膜領域２６の熱酸化膜は、第３のゲート絶縁膜領域２７の熱酸化膜よりも厚くなる。
【００３４】
この第１〜第３の熱酸化のプロセス条件、例えば熱酸化に用いるガスの酸素濃度、酸化温度、及び酸化時間等を制御することにより、第１〜第３のゲート絶縁膜領域２５〜２７の酸化膜厚を所望の膜厚に制御することができる。通常、第３の熱酸化の後に熱酸化膜表面の窒化をＲＴＰプロセス等で行う。これは、熱酸化膜表面を窒化することにより、微細ｐ型トランジスタ１８のゲート材料であるボロンドープポリシリコンからのＢ原子のＳｉ基板２０への拡散を防止することができるためである。
【００３５】
その後、ポリシリコンが成膜され、フォトリソグラフィープロセスとエッチングプロセスとを用いて所望の形状に加工され、ポリシリコンからなるゲート電極３１が形成される（図６（ｅ））。
【００３６】
以上の工程により、トランジスタのゲート絶縁膜として膜厚の異なる第１〜第３のゲート絶縁膜２２〜２４が形成され、画素内の読み出しトランジスタ１２の第１のゲート絶縁膜２２が一番厚く、画素内の増幅トランジスタ１４の第２のゲート絶縁膜２３が次ぎに厚く、画素領域外の周辺回路で用いられる微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８の第３のゲート絶縁膜２４が一番薄くなる。
【００３７】
読み出しトランジスタ１２のゲート酸化膜である第１のゲート絶縁膜２２は、例えば７．５ｎｍ〜９．５ｎｍに設定され、増幅トランジスタ１４のゲート酸化膜である第２のゲート絶縁膜２３は、例えば４．５ｎｍ〜６．５ｎｍに設定される。このゲート絶縁膜厚では、画素内のＶＤＤ電源は３．３Ｖで駆動でき、読み出しトランジスタ１２にはフォトダイオード１１の信号電荷を転送するときに３．５〜４．５Ｖの電圧を印加できる。第１のゲート絶縁膜２２の膜厚を大きく取れば、その分だけ読み出しトランジスタ１２に大きな電圧をかけることができ、その分だけフォトダイオード１１から残像なしで多くの信号電荷を転送が可能となる。
【００３８】
微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８のゲート酸化膜である第３のゲート絶縁膜２４は、例えば２．１ｎｍに設定される。このゲート絶縁膜厚では、ゲート長として１１０ｎｍのトランジスタが実現でき、ＶＤＤとして１．２Ｖを用いることができる。このことにより、１．２Ｖと低い電源電圧で高速な動作が可能となる。また、ゲート長が小さく面積の小さな微細トランジスタを用いることで、画素領域外の周辺回路ブロックの面積を小さくすることができ、チップのコストダウンを図ることが可能となる。
【００３９】
なお、図１に示した固体撮像装置の回路ブロックの構成で、画素領域８以外の周辺回路のトランジスタは、低い電源電圧で駆動する微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８のみで構成されるわけではない。例えば、Ｉ／Ｏ回路７は、Ｉ／Ｏの入出力の電圧を周辺ＩＣの入出力仕様に合わせる必要があり、通常２．５Ｖ〜３．３Ｖである。このため、Ｉ／Ｏ回路７の大部分の電源電圧には２．５Ｖ〜３．３Ｖが用いられ、その回路部分のトランジスタとしてはゲート絶縁膜の小さい微細なトランジスタが用いられることはなく、画素内で用いる第１のゲート絶縁膜２２及び第２のゲート絶縁膜２３のいずれかのトランジスタを用いることになる。
【００４０】
Ｉ／Ｏ回路７以外にもアナログ回路を含むコラム回路２及び出力アンプ５等は、画素信号を増幅する機能を持つ部分では３．３Ｖ程度の電源電圧が必要であり、この部分では第１のゲート絶縁膜２２又は第２のゲート絶縁膜２３が用いられる。特に、コラム回路２の中で用いる容量の部分は注意が必要である。
【００４１】
図２において、クランプ容量２００、コラムアンプ２１０、コラムアンプ帰還容量２２０、及びコラムアンプリセットトランジスタ２３０を用いて、画素からの信号が増幅される。画素信号を増幅することによりＳ／Ｎ比（画素信号とノイズの比）を大きく取ることができるため、高感度の固体撮像装置にとってコラムアンプは必須の技術である。コラムアンプ回路のゲインは、コラムアンプ帰還容量２２０の容量値をクランプ容量２００の容量値で割った値となる。従って、このコラムアンプを用いた増幅ゲインは、クランプ容量２００及びコラムアンプ帰還容量２２０がばらつくとゲインがばらつくことになり、画像としては縦線の画像不良となる。このため、クランプ容量２００及びサンプル容量２５０を大きいサイズに設計してバラツキを抑制する必要がある。
【００４２】
また、コラムアンプ２１０で増幅された画素信号は、列ＣＤＳ回路２４０（ブロックで表し回路の詳細は省略する）でノイズキャンセルされる。すなわち、コラムアンプ２１０で発生するオフセット電圧のバラツキをキャンセルする回路であり、この列ＣＤＳ回路２４０においてもＭＯＳ容量が用いられる。このＭＯＳ容量のバラツキもまた、ノイズキャンセルの精度に影響するため、ＭＯＳ容量のサイズを大きくすることが望ましい。
【００４３】
また、列ＣＤＳ回路２４０でノイズキャンセルされた信号は、サンプル容量２５０に蓄積され、列選択トランジスタ２６０及び水平共通信号線３００を介して出力アンプ３３０に送られる。このサンプル容量２５０に蓄積された電荷は、出力アンプ３３０に送られる際に水平共通信号線３００の寄生容量と分け合って、電圧としては低下する。従って、サンプル容量２５０のサイズが大きいほど、サンプル容量２５０に蓄積される電荷は大きくなるため、出力アンプ５に送る際に電圧の低下を抑圧できる。よって、以降に乗ってくるノイズ、例えば出力アンプ５で発生するノイズ等の影響を受けにくくなる。従って、サンプル容量２５０を大きいサイズに設計することが望ましい。
【００４４】
以上のように、このクランプ容量２００、コラムアンプ帰還容量２２０、列ＣＤＳ回路２４０内の容量、及びサンプル容量２５０は、ＭＯＳ容量で形成され、コラム回路２で発生するノイズを抑圧するためには大きな容量のＭＯＳ容量が必要である。コラム回路２内のＭＯＳ容量は、チップサイズに影響が大きく、このＭＯＳ容量のゲート絶縁膜は、なるべく薄くしてＭＯＳ容量の面積を小さくすることが望ましい。
【００４５】
このＭＯＳ容量は、画像信号を増幅するアナログ回路部分であるため、薄い第３のゲート絶縁膜２４を用いることはできず、第１のゲート絶縁膜２２又は第２のゲート絶縁膜２３を用いることになる。特に、ＭＯＳ容量のサイズを小さくするために第２のゲート絶縁膜２３を用いることが望ましい。このように、増幅トランジスタ１４で用いられる第２のゲート絶縁膜をアナログ回路で用いられるＭＯＳ容量に適用することで、チップサイズの低減を図ることができる。
【００４６】
（第２の実施形態）
図７は、第２の実施形態に係る固体撮像装置の単位画素の概略レイアウトを示す平面図である。この第２の実施形態に係る固体撮像装置のレイアウトは、上記第１の実施形態に係る固体撮像装置とほぼ同じであるが、フォトレジスト開口領域３０が増幅トランジスタ１４と行選択トランジスタ１５との活性領域を覆っていることが異なる。
【００４７】
増幅トランジスタ１４に加えて行選択トランジスタ１５のゲート酸化膜は、第２のゲート絶縁膜２２となる。行選択トランジスタ１５と増幅トランジスタ１４とは、回路的に直列になっており、増幅トランジスタ１４のソースと行選択トランジスタ１５のドレインとは、同じｎ型拡散領域であり、この部分にはコンタクトが形成されることがない。画素微細化のためには、この増幅トランジスタ１４と行選択トランジスタ１５が隣接するゲート電極との距離を最小に設計することが有利である。
【００４８】
このように、増幅トランジスタ１４と行選択トランジスタ１５が隣接するゲート電極との距間が小さい場合は、第１の実施形態のように増幅トランジスタ１４のゲート絶縁膜のみを第２のゲート絶縁膜とすると、フォトレジスト開口領域３０のフォトリソグラフィー工程の合わせマージンや形状再現性等の加工上の問題がある。よって、この第２の実施形態のように、増幅トランジスタ１４に加えて行選択トランジスタ１５のゲート酸化膜を第２のゲート絶縁膜とすることで、同様の効果が得られる。
【００４９】
但し、行選択トランジスタ１５のゲート絶縁膜が薄くなるために行選択トランジスタ１５に印加できる最大電圧は低下するため、画素動作上の制限は加わる可能性がある。例えば、行選択トランジスタ１５のゲート電圧は、リセットトランジスタ１３や読み出しトランジスタ１２より低くする必要が出てくる場合がある。
【００５０】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る固体撮像装置のレイアウト構成を示す平面図である。第３の実施形態に係る固体撮像装置は、画素領域８以外の周辺回路としてＡＤ変換回路及び信号処理回路を搭載したものである。よって、第３の実施形態では、周辺回路規模が大きくなっている。
【００５１】
コラム回路２に、並列に画素信号をＡＤ変換するコラムＡＤ変換回路２ａと、その結果を保持するデジタルメモリ回路２ｂとが、配置されている。そして、このＡＤ変換された画素信号を信号処理する信号処理回路９が配置されている。コラムＡＤ変換回路２ａ及びデジタルメモリ回路２ｂは、第３のゲート絶縁膜２４を持つ微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８を用いている。この部分は、微細トランジスタを採用することでブロック面積の縮小を図っている。また、微細トランジスタを用いることで、電源電圧は第１の実施形態と同様に低いで電源電圧（例えば１．２Ｖ）を用いることができ、かつ、高速の処理を行うことができる。
【００５２】
この高速処理により、高フレームレート等の高機能を実現できる。この第３の実施形態でも、第１の実施形態と同様に、画素内の読み出しトランジスタ１２には第１のゲート絶縁膜が用いられ、増幅トランジスタ１４には第２のゲート絶縁膜が用いられることで、増幅トランジスタ１４の１／ｆノイズを低減すると共に、高い飽和信号電荷量を実現することができる。
【００５３】
以上のように、本発明の各実施形態に係る固体撮像装置によれば、画素内の読み出しトランジスタ１２のゲート絶縁膜、画素内の増幅トランジスタ１４のゲート絶縁膜、画素外の周辺の微細ｎ型トランジスタ１７及び微細ｐ型トランジスタ１８のゲート絶縁膜の順に厚さが薄くなる、第１〜第３のゲート絶縁膜２２〜２４を用いることで、増幅トランジスタ１４の１／ｆノイズを抑圧できる。また、飽和電荷量を大きく取ることで、Ｓ／Ｎ比の大きくすることができると共に、画素領域外の回路で微細トランジスタを採用することが可能となる。さらに、チップサイズの縮小によるコストダウン、低電圧駆動による低消費電力、及び高速動作による高フレームレート等の高機能を実現することができる。
【産業上の利用可能性】
【００５４】
本発明は、携帯電話、デジタルスチルカメラ、及びムービーカメラ等の画像機器に利用可能であり、特に大量の画素情報を高速に処理したい場合等に適している。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態に係る固体撮像装置及び従来の固体撮像装置に共通するレイアウト構成を示す図
【図２】本発明の第１の実施形態に係る固体撮像装置及び従来の固体撮像装置に共通する回路構成を示す図
【図３】図２における画素の駆動を説明するためのタイミング波形を示す図
【図４】第１の実施形態に係る固体撮像装置の単位画素の概略レイアウトを示す図
【図５】図４の画素レイアウトにおける概略断面図
【図６】本発明の第１の実施形態に係る固体撮像装置におけるゲート絶縁膜の製造工程を説明する図
【図７】本発明の第２の実施形態に係る固体撮像装置の単位画素の概略レイアウトを示す図
【図８】本発明の第３の実施形態に係る固体撮像装置のレイアウト構成を示す図
【符号の説明】
【００５６】
１  垂直走査回路
２  コラム回路
２ａ  コラムＡＤ変換回路
２ｂ  デジタルメモリ回路
３  水平走査回路
４  タイミング発生回路
５  出力アンプ回路
７  Ｉ／Ｏ回路
８  画素領域
９  信号処理回路
１１  フォトダイオード
１２  読み出しトランジスタ
１３  リセットトランジスタ
１４  増幅トランジスタ
１５  行選択トランジスタ
１６  フローティングディフュージョン
１７  微細ｎ型トランジスタ
１８  微細ｐ型トランジスタ
２０  Ｓｉ基板
２１  素子分離領域
２２〜２４  ゲート絶縁膜
２５〜２７  ゲート絶縁膜領域
２８〜２９  フォトレジスト
３０  フォトレジスト開口領域
１１０  読み出し制御線
１２０  リセット制御線
２００  クランプ容量
２１０  コラムアンプ
２２０  コラムアンプ帰還容量
２３０  コラムアンプリセットトランジスタ
２４０  列ＣＤＳ回路
２５０  サンプル容量
２６０  列選択トランジスタ
２７０  垂直共通信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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