(57)【要約】【課題】電源電圧の変動により、信号処理回路が受ける影響を低減する。【解決手段】第１信号処理部４２は、入力信号Ｓ１に所定の信号処理を施し、その少なくともひとつの特性値に変化を与える。第２信号処理部４４は、第１信号処理部４２の後段に設けられ、第１信号処理部４２の出力信号Ｓ２に所定の信号処理を施し、その特性値に変化を与える。第２信号処理部４４が信号の特性値に与える変化量は、電源電圧Ｖｄｄに対する依存性を有する。第１信号処理部４２が信号の特性値に与える変化量は調節可能に構成される。制御回路４６は、第２信号処理部４４に供給される電源電圧Ｖｄｄをモニタし、電源電圧Ｖｄｄに応じて第１信号処理部４２が信号の特性値に与える変化量を調節する。【選択図】図１
2009232381.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に所定の信号処理を施し、その少なくともひとつの特性値に変化を与える第１信号処理部と、前記第１信号処理部の後段に設けられ、前記第１信号処理部の出力信号に前記所定の信号処理を施し、その特性値に変化を与える第２信号処理部と、を含み、前記第１、第２信号処理部の一方が信号の特性値に与える変化量は、電源電圧に対する依存性を有しており、他方が信号の特性値に与える変化量は調節可能に構成される信号処理回路と、
前記第１、第２信号処理部の前記一方に供給される電源電圧をモニタし、前記電源電圧に応じて前記第１、第２信号処理部の他方が信号の特性値に与える変化量を調節する制御回路と、
を備えることを特徴とする半導体回路。
【請求項２】
前記制御回路は、前記第１信号処理部および前記第２信号処理部が、全体として信号に与える変化量が一定となるように、前記第１、第２信号処理部の前記他方が信号の特性値に与える変化量を調節することを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記制御回路は、前記第１、第２信号処理部の前記一方が信号の特性値に与える変化量の変動と逆極性の変動を、前記第１、第２信号処理部の前記他方が信号の特性値に与える変化量に重畳することを特徴とする請求項１に記載の半導体回路。
【請求項４】
前記第１、第２信号処理部は、遅延回路であることを特徴とする請求項１から３のいずれかに記載の半導体回路。
【請求項５】
前記制御回路は、
基準クロックを遅延させ、遅延クロックを生成する可変遅延回路と、
前記基準クロックと前記遅延クロックの位相差を検出し、位相差に応じたレベルを有する位相差信号を生成し、当該位相差信号にもとづいて前記可変遅延回路の遅延量をフィードバック制御する位相検出器と、
を備え、前記位相差信号にもとづいて、前記第１、第２信号処理部の前記他方が信号の特性値に与える遅延量を調節することを特徴とする請求項４に記載の半導体回路。
【請求項６】
入力されたクロックに遅延を与える請求項４に記載の半導体回路を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に対してある信号処理を施す半導体回路に関する。
【背景技術】
【０００２】
入力信号に対してある信号処理を施し、入力信号の特性値、たとえば位相、振幅、周波数特性に変化を与えて出力する信号処理回路が種々の半導体回路（以下、ＩＣという）に広く利用されている。こうした信号処理回路としては、遅延回路や増幅器、フィルタなどが例示される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述の信号処理回路が信号の特性値に与える変化量は、電源電圧依存性を有する場合がある。たとえば多段接続されたバッファ（インバータ）で構成される遅延回路は、電源電圧によって遅延量が影響を受けることが知られている。こうした信号処理回路の電源電圧をスイッチング電源により生成すると、電源電圧のリップルの影響で信号の特性値に与えられる変化量が変動する。つまり遅延回路の場合、遅延量にジッタが重畳され、増幅器の場合、信号の振幅にリップルが重畳される。
【０００４】
本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、電源電圧の変動の影響を抑制した半導体回路の提供にある。
【課題を解決するための手段】
【０００５】
本発明のある態様の半導体回路は、信号処理回路と、制御回路と、を備える。
信号処理回路は、入力信号に所定の信号処理を施し、その少なくともひとつの特性値に変化を与える第１信号処理部と、第１信号処理部の後段に設けられ、第１信号処理部の出力信号に所定の信号処理を施し、その特性値に変化を与える第２信号処理部と、を含む。第１、第２信号処理部の一方が信号の特性値に与える変化量は、電源電圧に対する依存性を有する。第１、第２信号処理部の他方が信号の特性値に与える変化量は調節可能に構成される。制御回路は、第１、第２信号処理部の一方に供給される電源電圧をモニタし、電源電圧に応じて第１、第２信号処理部の他方が信号の特性値に与える変化量を調節する。
【０００６】
「信号処理」とは、遅延、増幅、フィルタリングなどを意味し、「特性値」とは、信号の位相、振幅、周波数などをいう。
この態様によれば、電源電圧の変動が、一方の信号処理部が入力信号の特性値に与える変化量の変動を引き起こす状況において、電源電圧変動の影響により信号処理部の一方において発生する特性値の変化量の変動を、他方によってキャンセルすることができる。その結果、半導体回路全体が入力信号の特性値に与える変化量の変動を抑制できる。
【０００７】
制御回路は、第１信号処理部および第２信号処理部が、全体として信号に与える変化量が一定となるように、第１、第２信号処理部の他方が信号の特性値に与える変化量を調節してもよい。
【０００８】
制御回路は、第１、第２信号処理部の一方が信号の特性値に与える変化量の変動と逆極性の変動を、第１、第２信号処理部の他方が信号の特性値に与える変化量に重畳してもよい。
この場合、２つの信号処理部が信号特性値に与える変化量の変動を好適にキャンセルできる。
【０００９】
第１、第２信号処理部は、遅延回路であってもよい。この場合、半導体回路全体として入力信号に与える遅延量を安定化でき、ジッタの少ない信号を生成できる。
【００１０】
第１、第２信号処理部は増幅回路であってもよい。あるいはフィルタであってもよい。
【００１１】
制御回路は、基準クロックを遅延させ、遅延クロックを生成する可変遅延回路と、基準クロックと遅延クロックの位相差を検出し、位相差に応じたレベルを有する位相差信号を生成し、当該位相差信号にもとづいて可変遅延回路の遅延量をフィードバック制御する位相検出器と、を備えてもよい。制御回路は、位相差信号にもとづいて、第１、第２信号処理部の他方が信号の特性値に与える遅延量を調節してもよい。
位相差信号は電源電圧の変動に追従するため、この位相差信号を利用することにより、第２信号処理部を好適に制御でき、全体としての遅延量を安定化できる。
【００１２】
本発明の別の態様は、試験装置である。この試験装置は、入力されたクロックに遅延を与える上述の半導体回路を備える。
クロックに与えられる遅延量のジッタを抑制することができ、試験精度を高めることができる。
【００１３】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明のある態様によれば、電源電圧の変動が信号処理に及ぼす影響を低減できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１６】
図１は、本発明の実施の形態に係る半導体回路６の構成を示すブロック図である。半導体回路６は全体として、入力信号Ｓ１に対して所定の信号処理を施し、出力信号Ｓ３を生成する。信号処理の内容は限定されるものではないが、入力信号Ｓ１の少なくともひとつの特性値に変化が与えられる。たとえば信号処理が遅延処理であれば、入力信号Ｓ１の特性値である位相（エッジのタイミング）に変化が与えられる。そのほか、信号処理が増幅処理であれば、入力信号Ｓ１の特性値である振幅に変化が与えられ、信号処理がフィルタリングであれば、入力信号Ｓ１の周波数特性に変化が与えられる。本技術は例示されない様々な信号処理にも適用可能である。
【００１７】
半導体回路６は、信号処理回路４０、制御回路４６、電源回路４８を備える。
【００１８】
信号処理回路４０は、第１信号処理部４２および第２信号処理部４４を含む。第１信号処理部４２および第２信号処理部４４は、直列に接続されており、入力信号Ｓ１に対して２段階で同様の信号処理を行い、出力信号Ｓ３を生成する。
【００１９】
前段の第１信号処理部４２は、半導体回路６の入力信号である第１信号Ｓ１に所定の信号処理を施し、その特性値に変化を与えて第２信号Ｓ２として出力する。後段の第２信号処理部４４は、第１信号処理部４２から出力される第２信号Ｓ２に所定の信号処理を施し、その特性値に変化を与えて第３信号Ｓ３を生成する。
【００２０】
電源回路４８は電源電圧Ｖｄｄを生成し、第１信号処理部４２および第２信号処理部４４に供給する。
【００２１】
以下、理解の容易化を目的として、信号処理が「遅延」である場合を例に具体的に説明する。第１信号Ｓ１はたとえばパルス信号であり、半導体回路６は全体として第１信号Ｓ１に所定の遅延量τを与える。
【００２２】
第１信号処理部４２が第１信号Ｓ１の特性値（つまり位相）に与える変化量をτ１、第２信号処理部４４が第２信号Ｓ２の特性値（つまり位相）に与える変化量をτ２と書く。つまり半導体回路６は、所定の遅延量τを２段階で分割して与え、１段目の第１信号処理部４２により遅延量τ１を、２段目の第２信号処理部４４により遅延量τ２を与える。τ＝τ１＋τ２である。
【００２３】
第１信号処理部４２および第２信号処理部４４のいずれか一方が、それ自身の入力信号である第１信号Ｓ１、第２信号Ｓ２に与える遅延量τ１、τ２は、電源電圧Ｖｄｄに対する依存性を有している。
第１信号処理部４２および第２信号処理部４４の他方は、信号に与える遅延量が調節可能に構成される。つまり可変遅延回路である。
【００２４】
実施の形態では、第２信号処理部４４の遅延量τ２が電源電圧依存性を有し、他方の第１信号処理部４２の遅延量τ１が調節可能であるとして説明する。ただし第１信号処理部４２と第２信号処理部４４の関係は逆であってもよい。
【００２５】
図２は、遅延回路である第２信号処理部４４により与えられる遅延量τ２の電源電圧依存性を示す図である。たとえば第２信号処理部４４が、多段接続されたインバータで構成される場合、電源電圧Ｖｄｄに依存して遅延量τ２が変化する。具体的には電源電圧Ｖｄｄが高くなるに従い、遅延量τ２は小さくなる。もし第２信号処理部４４が増幅回路であれば、その利得が電源電圧依存性を有するであろう。
【００２６】
制御回路４６は、一方の第２信号処理部４４に供給される電源電圧Ｖｄｄをモニタし、電源電圧Ｖｄｄに応じて他方の第１信号処理部４２の遅延量τ１を調節する。制御回路４６が遅延量τ１を制御するために生成する信号を、制御信号ＣＮＴという。
【００２７】
制御回路４６は、第１信号処理部４２および第２信号処理部４４が、全体として信号に与える変化量（遅延量）τが一定となるように、第１信号処理部４２が信号に与える遅延量τ１を適応的に調節する。
【００２８】
半導体回路６の設計段階において、第２信号処理部４４の遅延量τ２の電源電圧依存性は、シミュレーションあるいは実験により取得可能である。つまり、遅延量τ２とその目標値τｄ２の誤差Δτ２は、電源電圧Ｖｄｄの関数として既知となる。第２信号処理部４４は、その誤差Δτ２を打ち消すように、第１信号処理部４２の遅延量τ１を調節する。
【００２９】
図３は、第１信号処理部４２および制御回路４６の第１の構成例を示す回路図である。可変遅延回路である第１信号処理部４２は、直列に接続された複数の遅延素子ＤＬＹ１〜ＤＬＹｍを備える。各遅延素子の出力にはタップが設けられており、タップに現れる信号はセレクタ４３に入力される。セレクタ４３は、いずれかの信号を選択するか切り替え可能に構成される。
【００３０】
制御回路４６は、デジタル／アナログ変換回路であり、電源電圧Ｖｄｄをデジタル値ＤＩＧに変換する。セレクタ４３は、制御回路４６から出力されるデジタル値ＤＩＧをデコードし、その値に応じたタップを選択する。このデジタル値ＤＩＧは図１の制御信号ＣＮＴに相当する。
【００３１】
セレクタ４３のデコーダを、第２信号処理部４４の遅延量τ２の電源電圧依存性に応じて設計することにより、半導体回路６全体の遅延量τを、電源電圧の変動によらずに一定に保つことができる。
【００３２】
図４は、第１信号処理部４２および制御回路４６の第２の構成例を示す回路図である。第１信号処理部４２は、電流もしくは電圧のバイアス信号Ｓｂｉａｓによって遅延量τ１が調節可能な可変遅延回路である。制御回路４６は、電源電圧Ｖｄｄに応じてバイアス信号Ｓｂｉａｓを調節し、第１信号処理部４２へと供給する。このバイアス信号Ｓｂｉａｓは図１の制御信号ＣＮＴに相当する。
【００３３】
図４の回路によっても、制御回路４６が生成するバイアス信号Ｓｂｉａｓと電源電圧Ｖｄｄの関係を、第２信号処理部４４の遅延量τ２の電源電圧依存性に応じて設計することにより、半導体回路６全体の遅延量τを、電源電圧の変動によらずに一定に保つことができる。当業者であれば、バイアス信号Ｓｂｉａｓと電源電圧Ｖｄｄの関係に応じて、制御回路４６を加算器や減算器、増幅器などを適切に組み合わせることにより構成できよう。
【００３４】
図５は、図１の半導体回路６の具体的な構成例を示す回路図である。図５の制御回路４６は、可変遅延回路５０、位相検出器５２、係数設定部５４を含み、いわゆるＤＬＬ（Delay Locked Loop）を利用して構成される。
【００３５】
可変遅延回路５０は、基準クロックＲＥＦＣＬＫを遅延させて、遅延クロックＣＫｄを生成する。位相検出器５２は、基準クロックＲＥＦＣＬＫと遅延クロックＣＫｄの位相差を検出し、位相差に応じたレベルを有する位相差信号ＰＤを生成する。位相検出器５２は、生成した位相差信号ＰＤにもとづいて可変遅延回路５０の遅延量をフィードバック制御する。可変遅延回路５０は信号処理回路４０の遅延回路である第２信号処理部４４と同じ電源電圧Ｖｄｄを受けて動作する。
【００３６】
可変遅延回路５０により、電源電圧Ｖｄｄが変動しても、その変動を打ち消すように可変遅延回路５０の遅延量が調節され、遅延クロックＣＫｄの位相がロックされる。したがって位相検出器５２により生成される位相差信号ＰＤは、電源電圧Ｖｄｄに追従して変化することになる。
【００３７】
制御回路４６は、電源電圧Ｖｄｄに追従して変化する位相差信号ＰＤにもとづいて、第１信号処理部４２の遅延量τ１を調節する。係数設定部５４は、位相差信号ＰＤを受け、これに所定の演算を施して可変遅延回路である第１信号処理部４２へと調節する。係数設定部５４の演算処理の内容は、位相差信号ＰＤの値と第１信号処理部４２の遅延量τ１の値に応じて設計される。
【００３８】
ＤＬＬとして構成される制御回路４６はデジタル制御、アナログ制御のいずれの形式であってもよい。
【００３９】
デジタル制御の場合、可変遅延回路５０は遅延素子の段数が切り換え可能な図３の形式の回路が利用してもよい。この場合、係数設定部５４はいわば図３で説明したデコーダとして機能する。
アナログ制御の場合、可変遅延回路５０はアナログ的なバイアス信号Ｓｂｉａｓに応じて遅延が調節される図４に示す形式で構成してもよい。この場合、アナログ信号の位相差信号ＰＤにたとえば所定の係数を乗じて第１信号処理部４２へと供給してもよい。係数は、半導体回路６の設計段階においてキャリブレーションしておくことが望ましい。
【００４０】
可変遅延回路である第１信号処理部４２と、可変遅延回路５０は、同じ構成としてもよいし、異なっていてもよい。同じ構成である場合、係数設定部５４における補正処理が簡素化できるという利点がある。ただし構成が異なる場合であっても、係数設定部５４の演算処理を最適化すれば、遅延量τ１を適切に制御することは可能である。
【００４１】
以上が実施の形態に係る半導体回路６の構成である。続いて半導体回路６の動作を説明する。図６は、図１の半導体回路６の動作を示すタイムチャートである。図６の上段は、電源電圧Ｖｄｄを示し、下段は第１信号処理部４２による遅延量τ１、第２信号処理部４４による遅延量τ２および半導体回路６全体の遅延量τを示す。
【００４２】
電源電圧Ｖｄｄは理想的には目標電圧に安定化されるが、現実的には負荷変動や入力電圧変動の影響を受け、図６に示すように変動する。電源電圧Ｖｄｄが変動することにより、第２信号処理部４４の遅延量τ２が変動する。制御回路４６は第２信号処理部４４の遅延量τ２の目標値との誤差Δτ２をキャンセルするように、第１信号処理部４２の遅延量τ１を調節する。その結果、全体の遅延τ＝τ１＋τ２は電源電圧Ｖｄｄの変動の影響を受けずに一定値に保たれる。
【００４３】
別の観点から見れば、制御回路４６は、第２信号処理部４４の遅延量τ２の変動Δτ２と逆極性の変動Δτ１を、第１信号処理部４２の遅延量τ１に重畳しているとも理解できる。
【００４４】
以上、実施の形態に係る半導体回路６について説明した。続いて、半導体回路６に適したアプリケーションを説明する。半導体回路６は半導体試験装置（以下、単に試験装置）１００に用いることができる。
【００４５】
試験装置１００の内部にはさまざまな箇所に遅延回路が用いられ、図１の半導体回路６は、こうした遅延回路に好適に利用できる。
【００４６】
図７は、実施の形態に係る試験装置１００の構成例を示すブロック図である。試験装置１００は、ＤＵＴ２００から出力される被試験データが期待値と一致するかを判定する。たとえばＤＵＴ２００はメモリである。
【００４７】
試験装置１００は、タイミング発生器１０２、パターン発生器１０４、波形整形器１０６、ライトドライバ１０８、コンパレータ１１０、論理比較部１１２を備える。
【００４８】
パターン発生器１０４は、タイミングセット信号（以下、「ＴＳ信号」という。）を生成して、タイミング発生器１０２に供給する。タイミング発生器１０２は、ＴＳ信号により指定されたタイミングデータにもとづいて周期クロックＣＫｐ及び遅延クロックＣＫｄを発生して、周期クロックＣＫｐをパターン発生器１０４に供給し、遅延クロックＣＫｄを波形整形器１０６に供給する。そして、パターン発生器１０４は、ＤＵＴ２００が有する複数の記憶領域であるブロックのそれぞれを示すアドレスＡＤＤ、及び複数のブロックのそれぞれに書き込むべき複数の試験パターンデータＤｔを発生して、波形整形器１０６に供給する。
【００４９】
波形整形器１０６は、タイミング発生器１０２から供給された遅延クロックＣＫｄにもとづいて、パターン発生器１０４が発生した試験パターンデータＤｔに応じた試験パターン信号Ｓｔを生成する。そして、波形整形器１０６は、パターン発生器１０４から供給されたアドレスＡＤＤ、及び生成した試験パターン信号Ｓｔを、ライトドライバ１０８を介してＤＵＴ２００に供給する。
【００５０】
また、パターン発生器１０４は、ＤＵＴ２００がアドレスＡＤＤ及び試験パターン信号Ｓｔに応じて出力すべき出力データである期待値データＤｅｘｐを予め発生して、論理比較部１１２に供給する。
【００５１】
コンパレータ１１０は、ＤＵＴ２００からアドレスＡＤＤに対応するデータＤｏを読み出し論理比較部１１２へと出力する。論理比較部１１２は、ＤＵＴ２００から読み出されたデータＤｏとパターン発生器１０４から供給された期待値データＤｅｘｐとを比較して、ＤＵＴ２００の良否を判定する。
【００５２】
図８（ａ）、（ｂ）は、タイミング発生器１０２の構成を示すブロック図である。図８（ａ）はタイミング発生器１０２の構成を、同図（ｂ）は、タイミング発生器に使用される遅延回路の構成例を示す。図８（ａ）に示すように、タイミング発生器１０２は、数百ＭＨｚの基準クロックＲＥＦＣＬＫから、テストレートに応じたパルスを切り出すパルス選択部１０３と、選択されたパルスを遅延させる遅延回路４ａ、４ｂを備える。
【００５３】
パルス選択部１０３には、基準クロックＣＬＫＲＥＦと、基準クロックＲＥＦＣＬＫよりも低い周波数のパルス信号（以下、レート信号ＲＡＴＥという）が入力されている。パルス選択部１０３の機能は簡易的にＡＮＤゲートで表現でき、基準クロックＲＥＦＣＬＫのエッジを、レート信号ＲＡＴＥで設定されるウィンドウで切り出す。パルス選択部１０３からはテストレートに応じた周波数のパルスＣＫｒが出力される。
【００５４】
遅延回路４ａ、４ｂは、パルス選択部１０３の出力ＣＫｒに対して、ＴＳ信号に応じた遅延を与え、周期クロックＣＫｐ、遅延クロックＣＫｄを生成する。実施の形態に係る半導体回路６の遅延安定化技術は、遅延回路４ａ、４ｂの少なくとも一方、好ましくは両方に適用される。
【００５５】
図８（ｂ）に示すように、遅延回路４ａ、４ｂは、前段に設けられた前置遅延回路３０と、後段に設けられた後置遅延回路３２を備える。遅延回路４ａ、４ｂはそれぞれ、パルスＣＫｒに対して、全体として０〜２ｎｓの可変遅延を与える。前置遅延回路３０は、数ｎｓオーダの刻みで粗い遅延（Course Delay）を与え、後置遅延回路３２は数十ｐｓオーダの刻みで密な遅延（Fine Delay）を与える。
【００５６】
図１で説明した半導体回路６の技術は、前置遅延回路３０および後置遅延回路３２それぞれに適用できる。
【００５７】
前置遅延回路３０は、複数ｍ個（ｍは整数）のサブ遅延回路Ｄ１〜Ｄｍと、セレクタ３１を備える。サブ遅延回路Ｄ１〜Ｄｍはカスケード接続されており、それぞれが所定の遅延量τｄ１〜τｄｍを与える。サブ遅延回路Ｄ１〜Ｄｍの接続ノードにはタップＴ１〜Ｔｍが設けられており、ｉ番目のタップからは、１段目〜i段目の遅延量τ１〜τｉの合成遅延Στｄｉを受けたパルスが出力される。セレクタ３１は、ＴＳ信号に応じて複数のタップに発生するパルスのいずれかを選択する。
【００５８】
サブ遅延回路Ｄ１〜Ｄｍそれぞれが、図１の半導体回路６に対応し、したがってサブ遅延回路Ｄ１〜Ｄｍはそれぞれ、第１信号処理部４２と第２信号処理部４４に分割されている。図８（ｂ）において、サブ遅延回路Ｄ１〜Ｄｍはそれぞれ、多段接続された遅延素子を含んで構成され、第１信号処理部４２は前段の遅延素子を含み、第２信号処理部４４が後段の遅延素子を含んでいる。第１信号処理部４２に含まれる前段の遅延素子の遅延量は、図示しない制御信号ＣＮＴによって可変に構成され、第２信号処理部４４に含まれる後段の遅延素子の遅延量は電源電圧Ｖｄｄに応じて変動する。
【００５９】
この前置遅延回路３０によれば、電源電圧のリップルが、サブ遅延回路Ｄ１〜Ｄｍそれぞれの遅延量τｄ１〜τｄｍに及ぼす影響を抑制することができる。
【００６０】
後段の後置遅延回路３２についても、図１の半導体回路６に対応した構成を有している。つまり後置遅延回路３２は、第１サブ遅延回路３４と第２サブ遅延回路３６に分割されて構成される。第１サブ遅延回路３４は図１の第１信号処理部４２に相当し、第２サブ遅延回路３６は図１の第２信号処理部４４に相当する。第１サブ遅延回路３４および第２サブ遅延回路３６の構成も特に限定されるものではないが、複数の多段接続された遅延素子を含んで構成され、ＴＳ信号に応じて遅延素子の段数が切り換え可能な構成であってもよい。あるいは遅延素子のバイアスが調節に構成されてもよい。
【００６１】
後置遅延回路３２についても、図１の半導体回路６と同様の構成とすることにより、第１サブ遅延回路３４と第２サブ遅延回路３６で電源電圧のリップルに起因する遅延量のジッタを相殺することができる。
【００６２】
試験装置１００は、一般的な電子機器や半導体回路よりも高いタイミング精度が要求され、特にタイミング発生器１０２のジッタは、試験精度に大きく影響するため、極力抑制する必要がある。従来の試験装置では、タイミング発生器１０２のジッタを抑制するために、リップルフリーの電源電圧を生成可能なリニアレギュレータを用いるのが一般的であった。しかしながらリニアレギュレータを用いた場合であっても、レギュレータの負荷変動や入力電圧変動によって電源電圧が変動することは避けられず、この電源電圧変動がジッタの原因となっていた。
【００６３】
実施の形態に係る半導体回路６を利用すれば、電源電圧変動によるタイミング信号のジッタを低減することができる。
【００６４】
また、リニアレギュレータの効率はスイッチングレギュレータのそれに比べて著しく劣るため、従来の試験装置で消費される電力は非常に高くなっていた。ところが従来の試験装置において、リニアレギュレータに代えてスイッチング電源を用いようとすれば、電源電圧のリップルによって遅延回路の遅延量が変動するため、スイッチング電源への置換は困難であった。実施の形態に係る半導体回路６を利用すればスイッチング電源のリップルにともなう遅延量の変動を抑制できるため、試験装置にスイッチング電源を用いることが可能となり、ひいては消費電力を低減することができる。
【００６５】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係る半導体回路の構成を示すブロック図である。
【図２】遅延回路である第２信号処理部により与えられる遅延量の電源電圧依存性を示す図である。
【図３】第１信号処理部および制御回路の第１の構成例を示す回路図である。
【図４】第１信号処理部および制御回路の第２の構成例を示す回路図である。
【図５】図１の半導体回路の具体的な構成例を示す回路図である。
【図６】図１の半導体回路の動作を示すタイムチャートである。
【図７】実施の形態に係る試験装置の構成例を示すブロック図である。
【図８】図８（ａ）、（ｂ）は、タイミング発生器の構成を示すブロック図である。
【符号の説明】
【００６７】
６…半導体回路、４ａ…遅延回路、４ｂ…遅延回路、４０…信号処理回路、４２…第１信号処理部、４３…セレクタ、４４…第２信号処理部、４６…制御回路、４８…電源回路、５０…可変遅延回路、５２…位相検出器、５４…係数設定部、１００…試験装置、１０２…タイミング発生器、１０３…パルス選択部、１０４…パターン発生器、１０６…波形整形器、１０８…ライトドライバ、１１０…コンパレータ、１１２…論理比較部、２００…ＤＵＴ、Ｓ１…第１信号、Ｓ２…第２信号、Ｓ３…第３信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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