(57)【要約】【課題】入力の３状態を示すデジタル信号を出力する３値入力回路を提供する。【解決手段】入力端子ＩＮと第１の電源ＶＤＤとの接続及び非接続を制御するプルアップ用スイッチ素子２０と、入力端子ＩＮと第２の電源ＶＳＳとの接続及び非接続を制御するプルダウン用スイッチ素子２２と、を備え、プルアップ用スイッチ素子２０とプルダウン用スイッチ素子２２とを時分割で排他的にオン／オフ動作させ、それぞれの動作状態のときの入力端子の状態を保持して２つの出力端子から出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力端子の３つの状態を２つの出力端子の状態の組み合わせに変換して出力する３値入力回路であって、
前記入力端子と第１の電源との接続及び非接続を制御するプルアップ用スイッチ素子と、
前記入力端子と第２の電源との接続及び非接続を制御するプルダウン用スイッチ素子と、
を備え、
前記プルアップ用スイッチ素子と前記プルダウン用スイッチ素子とを時分割で排他的にオン／オフ動作させ、それぞれの動作状態のときの前記入力端子の状態を保持して前記２つの出力端子から出力することを特徴とする３値入力回路。
【請求項２】
請求項１に記載の３値入力回路であって、
前記プルアップ用スイッチ素子がオンである場合の前記入力端子の状態をラッチして、前記２つの出力端子の一方から出力するプルアップ出力回路と、
前記プルダウン用スイッチ素子がオンである場合の前記入力端子の状態をラッチして、前記２つの出力端子の他方から出力するプルダウン出力回路と、
を備えることを特徴とする３値入力回路。
【請求項３】
請求項１又は２に記載の３値入力回路であって、
前記プルアップ用スイッチ素子のオン／オフを制御するプルアップ制御信号と、前記プルダウン用スイッチ素子のオン／オフを制御するプルダウン制御信号と、を生成する回路であって、
前記プルアップ用スイッチ素子と前記プルダウン用スイッチ素子とが同時にオン状態とならないように前記プルアップ制御信号及び前記プルダウン制御信号を生成することを特徴とするプル信号生成回路を備えることを特徴とする３値入力回路。
【請求項４】
請求項３に記載の３値入力回路であって、
前記プル信号生成回路は、前記プルアップ用スイッチ素子をオンさせるオン期間より前記プルアップ用スイッチ素子をオフさせるオフ期間を長くする前記プルアップ制御信号を生成することを特徴とする３値入力回路。
【請求項５】
請求項３又は４に記載の３値入力回路であって、
前記プル信号生成回路は、前記プルダウン用スイッチ素子をオンさせるオン期間より前記プルダウン用スイッチ素子をオフさせるオフ期間を長くする前記プルダウン制御信号を生成することを特徴とする３値入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル的に３値入力を実現する３値入力回路に関する。
【背景技術】
【０００２】
入力端子のハイレベル、ローレベル及びオープンの状態を出力端子のレベルとして伝達する３値入力回路が知られている。
【０００３】
例えば、図１１に示すように、入力端子ＩＮに接続された抵抗１０，１２からなる電圧分割回路と、閾値電圧が異なる２つのインバータ回路１４，１６と、によって構成される３値入力回路が開示されている（特許文献１等）。
【０００４】
第１のインバータ回路１４はＰチャネル電界効果トランジスタ１４ａ及びＮチャネル電界効果トランジスタ１４ｂからなり、第２のインバータ回路１６はＰチャネル電界効果トランジスタ１６ａ及びＮチャネル電界効果トランジスタ１６ｂからなる。インバータ回路１４は入力端子ＩＮと出力端子ＯＵＴ１との間に接続される。インバータ回路１６は入力端子ＩＮと出力端子ＯＵＴ２との間に接続される。
【０００５】
【特許文献１】特許第２６８９８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、従来の３値入力回路は入力端子ＩＮの状態をトランジスタの閾値電圧に応じてアナログ的に検出し、出力端子ＯＵＴ１，ＯＵＴ２の出力状態を変化させる。そのため、各トランジスタにおいて所望の閾値電圧を設定するために素子面積が大きくなってしまうという問題があった。
【０００７】
また、各トランジスタを相補的に接続する必要があるため、閾値電圧がばらつくと３値入力回路の動作が不安定になるという問題もある。加えて、各トランジスタの閾値電圧のばらつきを考慮した設計を行う必要があり、設計が難しいという問題も生ずる。
【課題を解決するための手段】
【０００８】
本発明の１つの態様は、入力端子の３つの状態を２つの出力端子の状態の組み合わせに変換して出力する３値入力回路であって、前記入力端子と第１の電源との接続及び非接続を制御するプルアップ用スイッチ素子と、前記入力端子と第２の電源との接続及び非接続を制御するプルダウン用スイッチ素子と、を備え、前記プルアップ用スイッチ素子と前記プルダウン用スイッチ素子とを時分割で排他的にオン／オフ動作させ、それぞれの動作状態のときの前記入力端子の状態を保持して前記２つの出力端子から出力することを特徴とする。
【０００９】
また、前記プルアップ用スイッチ素子がオンである場合の前記入力端子の状態をラッチして、前記２つの出力端子の一方から出力するプルアップ出力回路と、前記プルダウン用スイッチ素子がオンである場合の前記入力端子の状態をラッチして、前記２つの出力端子の他方から出力するプルダウン出力回路と、を備えることが好適である。
【００１０】
また、前記プルアップ用スイッチ素子のオン／オフを制御するプルアップ制御信号と、前記プルダウン用スイッチ素子のオン／オフを制御するプルダウン制御信号と、を生成する回路であって、前記プルアップ用スイッチ素子と前記プルダウン用スイッチ素子とが同時にオン状態とならないように前記プルアップ制御信号及び前記プルダウン制御信号を生成することを特徴とするプル信号生成回路を備えることが好適である。
【００１１】
また、前記プル信号生成回路は、前記プルアップ用スイッチ素子をオンさせるオン期間より前記プルアップ用スイッチ素子をオフさせるオフ期間を長くする前記プルアップ制御信号を生成することが好適である。
【００１２】
また、前記プル信号生成回路は、前記プルダウン用スイッチ素子をオンさせるオン期間より前記プルダウン用スイッチ素子をオフさせるオフ期間を長くする前記プルダウン制御信号を生成することが好適である。
【発明の効果】
【００１３】
本発明によれば、入力の３状態を示すデジタル信号を出力する３値入力回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態における３値入力回路１００は、図１に示すように、プルアップ用トランジスタ２０、プルダウン用トランジスタ２２、シュミットバッファ２４、プル信号生成回路２６、プルアップ出力回路２８、プルダウン出力回路３０を含んで構成される。
【００１５】
プルアップ用トランジスタ２０は、Ｐチャネル電界効果トランジスタで構成することができる。プルアップ用トランジスタ２０のドレインは電源電圧ＶＤＤに接続され、ソースは入力端子ＩＮに接続される。プルアップ用トランジスタ２０のゲートはＮＯＴ素子３２の出力端子に接続される。プルダウン用トランジスタ２２は、Ｎチャネル電界効果トランジスタで構成することができる。プルダウン用トランジスタ２２のドレインは入力端子ＩＮに接続され、ソースは接地される。
【００１６】
シュミットバッファ２４は、入力値をパルスに変換して出力する素子である。具体的には、まず入力電圧が上側の閾電圧より低い場合には出力はローレベル（Ｌ）となり、入力電圧が閾電圧の上側に達した場合には出力はハイレベル（Ｈ）に変化する。この状態で入力電圧が閾電圧の上側を下まわっても、閾電圧の下側より高い状態であれば出力はハイレベル（Ｈ）のまま維持される。そして入力電圧が閾電圧の下側を下まわった場合に出力はローレベル（Ｌ）となる。このとき、閾電圧の上限値と下限値の差をヒステリシス電圧と呼び、この値が大きいほど対ノイズ性が高くなる。
【００１７】
プル信号生成回路２６は、ＮＯＴ素子２６ａ、バッファ素子２６ｂ、ＯＲ素子２６ｃ、ＡＮＤ素子２６ｄ、ＮＯＴ素子２６ｅを含んで構成される。ＮＯＴ素子２６ａの入力端にはプル信号ＰＵＬＬが入力され、出力端はバッファ素子２６ｂ，ＯＲ素子２６ｃ，ＡＮＤ素子２６ｄの入力端に接続される。バッファ素子２６ｂの出力端はＯＲ素子２６ｃ，ＡＮＤ素子２６ｄの入力端に接続される。ＯＲ素子２６ｃの出力端はＮＯＴ素子２６ｅの入力端に接続される。ＮＯＴ素子２６ｅの出力はプルアップ出力回路２８とＮＯＴ素子３２へプルアップ信号ＰＵＯＮとして出力される。ＡＮＤ素子２６ｄの出力はプルダウン出力回路３０とプルダウン用トランジスタ２２のゲートにプルダウン信号ＰＤＯＮとして出力される。
【００１８】
プルアップ出力回路２８は、ＡＮＤ素子２８ａ、ＮＯＴ素子２８ｂ、ＡＮＤ素子２８ｃ、ＡＮＤ素子２８ｄ、ＯＲ素子２８ｅ、フリップ・フロップ２８ｆを含んで構成される。ＡＮＤ素子２８ａには、イネーブル信号ＥＮＡＢＬＥ及びプルアップ信号ＰＵＯＮが入力される。ＡＮＤ素子２８ａの出力端は、ＮＯＴ素子２８ｂの入力端及びＡＮＤ素子２８ｄの入力端に接続される。ＮＯＴ素子２８ｂの出力端はＡＮＤ素子２８ｃの入力端に接続される。ＡＮＤ素子２８ｃの入力端にはフリップ・フロップ２８ｆの出力端が接続される。ＡＮＤ素子２８ｄの入力端にはシュミットバッファ２４の出力端が接続される。ＡＮＤ素子２８ｃとＡＮＤ素子２８ｄの出力端はＯＲ素子２８ｅの入力端に接続され、ＯＲ素子２８ｅの出力端がフリップ・フロップ２８ｆの入力端に接続される。フリップ・フロップ２８ｆのクロック端子にはシステムクロック信号が入力される。フリップ・フロップ２８ｆの出力がプルアップ出力信号となる。プルアップ出力回路２８は、イネーブル信号ＥＮＡＢＬＥとプルアップ信号ＰＵＯＮとがハイレベルであるときの入力端子ＩＮの状態をラッチする回路である。
【００１９】
プルダウン出力回路３０は、ＡＮＤ素子３０ａ、ＮＯＴ素子３０ｂ、ＡＮＤ素子３０ｃ、ＡＮＤ素子３０ｄ、ＯＲ素子３０ｅ、フリップ・フロップ３０ｆを含んで構成される。ＡＮＤ素子３０ａには、イネーブル信号ＥＮＡＢＬＥ及びプルダウン信号ＰＤＯＮが入力される。ＡＮＤ素子３０ａの出力端は、ＮＯＴ素子３０ｂの入力端及びＡＮＤ素子３０ｄの入力端に接続される。ＮＯＴ素子３０ｂの出力端はＡＮＤ素子３０ｃの入力端に接続される。ＡＮＤ素子３０ｃの入力端にはフリップ・フロップ３０ｆの出力端が接続される。ＡＮＤ素子３０ｄの入力端にはシュミットバッファ２４の出力端が接続される。ＡＮＤ素子３０ｃとＡＮＤ素子３０ｄの出力端はＯＲ素子３０ｅの入力端に接続され、ＯＲ素子３０ｅの出力端がフリップ・フロップ３０ｆの入力端に接続される。フリップ・フロップ３０ｆのクロック端子にはシステムクロック信号（ＣＬＫ）が入力される。フリップ・フロップ３０ｆの出力がプルダウン出力信号となる。プルダウン出力回路３０は、イネーブル信号ＥＮＡＢＬＥとプルダウン信号ＰＤＯＮとがハイレベルであるときの入力端子ＩＮの状態をラッチする回路である。
【００２０】
このように構成される３値入力回路１００の動作について図２のタイミングチャートを参照して説明する。以下では、入力端子ＩＮに入力される信号がハイレベル、ローレベルである場合、及び、入力端子ＩＮがオープンである場合について説明する。なお、入力端子ＩＮのハイレベルはシュミットバッファ２４の上側の閾電圧より高く、入力端子ＩＮのローレベルはシュミットバッファ２４の下側の閾電圧より低く設定する。また、プルアップ用トランジスタ２０のドレインに印加される電源電圧ＶＤＤは論理回路のハイレベル以上の電圧とし、プルダウン用トランジスタ２２に印加される電源電圧ＶＳＳは論理回路のローレベル以下の電圧とする。
【００２１】
システムクロック信号は所定の周波数を有するパルス信号である。ここでは、イネーブル信号はシステムクロック信号の４倍の周期を有し、プル信号はシステムクロック信号の倍の周期を有するパルス信号としている。
【００２２】
プル信号生成回路２６に入力されるプル信号がハイレベルになると、少し遅れたタイミングでＡＮＤ素子２６ｄの出力ＰＤＯＮがローレベルとなり、さらに少し遅れたタイミングでＮＯＴ素子２６ｅの出力ＰＵＯＮがハイレベルとなる。また、プル信号生成回路２６に入力されるプル信号がローレベルになると、少し遅れたタイミングでＮＯＴ素子２６ｅの出力ＰＵＯＮがローレベルとなり、さらに少し遅れたタイミングでＡＮＤ素子２６ｄの出力ＰＤＯＮがハイレベルとなる。出力ＰＵＯＮがハイレベルになるとプルアップ用トランジスタ２０がオンされ、出力ＰＤＯＮがハイレベルになるとプルダウン用トランジスタ２２がオンされる。
【００２３】
なお、プル信号生成回路２６は変化のタイミングが一致しないように出力ＰＵＯＮと出力ＰＤＯＮとを変化させる。これによって、プルアップ用トランジスタ２０とプルダウン用トランジスタ２２とが同時にスイッチングされてシュミットバッファ２４の入力が不安定になることを防いでいる。
【００２４】
入力端子ＩＮがハイレベルの場合、プルアップ用トランジスタ２０がオン、プルダウン用トランジスタ２２がオンのいずれにおいてもシュミットバッファ２４の入力はハイレベルであり、シュミットバッファ２４からはハイレベルが出力される。
【００２５】
プルアップ出力回路２８は、シュミットバッファ２４の出力及びイネーブル信号及び出力ＰＵＯＮがハイレベルのときに、システムクロック信号ＣＬＫの立上りのタイミングで出力ＱＵＰをハイレベルに保持する。一方、プルダウン出力回路３０は、シュミットバッファ２４の出力及びイネーブル信号及び出力ＰＤＯＮがハイレベルのときに、システムクロック信号ＣＬＫの立上りのタイミングで出力ＱＤＮをハイレベルに保持する。
【００２６】
このように、入力端子ＩＮがハイレベルである場合、出力ＱＵＰ及び出力ＱＤＮの両方がハイレベルとなる。
【００２７】
次に、入力端子ＩＮがローレベルの場合、プルアップ用トランジスタ２０がオン、プルダウン用トランジスタ２２がオンのいずれにおいてもシュミットバッファ２４の入力はローレベルであり、シュミットバッファ２４からはローレベルが出力される。
【００２８】
プルアップ出力回路２８は、シュミットバッファ２４の出力がローレベル及びイネーブル信号及び出力ＰＵＯＮがハイレベルのときに、システムクロック信号ＣＬＫの立上りのタイミングで出力ＱＵＰをローレベルに保持する。一方、プルダウン出力回路３０は、シュミットバッファ２４の出力がローレベル及びイネーブル信号及び出力ＰＤＯＮがハイレベルのときに、システムクロック信号ＣＬＫの立上りのタイミングで出力ＱＤＮをローレベルに保持する。
【００２９】
このように、入力端子ＩＮがローレベルである場合、出力ＱＵＰ及び出力ＱＤＮの両方がローレベルとなる。
【００３０】
次に、入力端子ＩＮがオープンになっている場合、プルアップ用トランジスタ２０がオンの場合、シュミットバッファ２４の入力はハイレベルとなり、シュミットバッファ２４からはハイレベルが出力される。プルダウン用トランジスタ２２がオンの場合、シュミットバッファ２４の入力はローレベルとなり、シュミットバッファ２４からはローレベルが出力される。
【００３１】
プルアップ出力回路２８は、シュミットバッファ２４の出力がハイレベル及びイネーブル信号及び出力ＰＵＯＮがハイレベルのときに、システムクロック信号ＣＬＫの立上りのタイミングで出力ＱＵＰをハイレベルに保持する。一方、プルダウン出力回路３０は、シュミットバッファ２４の出力がローレベル及びイネーブル信号及び出力ＰＤＯＮがハイレベルのときに、システムクロック信号ＣＬＫの立上りのタイミングで出力ＱＤＮをローレベルに保持する。
【００３２】
このように、入力端子ＩＮがオープンである場合、出力ＱＵＰはハイレベル及び出力ＱＤＮがローレベルとなる。
【００３３】
このようにして、本実施の形態における３値入力回路１００は、入力端子ＩＮのハイレベル、ローレベル及びオープンの３状態に応じて、出力ＱＵＰ及び出力ＱＤＮの組み合わせを変更する。すなわち、（１）出力ＱＵＰ及び出力ＱＤＮが共にハイレベルの場合には入力端子ＩＮはハイレベル、（２）出力ＱＵＰ及び出力ＱＤＮが共にローレベルの場合には入力端子ＩＮはローレベル、（３）出力ＱＵＰがハイレベル及び出力ＱＤＮがローレベルの場合には入力端子ＩＮはオープンであることを示すことができる。
【００３４】
なお、３値入力回路１００においてイネーブル信号ＥＮＡＢＬＥを常にハイレベルにしても、図３に示すように、入力端子ＩＮの３状態に応じた出力ＱＵＰ及び出力ＱＤＮを得ることができる。
【００３５】
また、入力端子ＩＮから入力される信号の急峻な変化を吸収するためにＥＳＤ保護用のトランジスタ３４ａ，３４ｂを設けてもよい。
【００３６】
＜変形例１＞
上記実施の形態における３値入力回路１００の構成では、プルアップとプルダウンの切り替えを頻繁に行うことによって、図４の入力端子の電流に示すように、プルアップ用トランジスタ２０又はプルダウン用トランジスタ２２を介して電流が流れて回路としての消費電力が高くなる。
【００３７】
そこで、イネーブル信号ＥＮＡＢＬＥ及びプル信号ＰＵＬＬを図５に示す信号生成回路２００によって生成することが好適である。
【００３８】
信号生成回路２００は、カウンタ３６、第１セレクタ３８、第２セレクタ４０、フリップ・フロップ４２，４４を含んで構成される。カウンタ３６は、システムクロック信号ＣＬＫを受けて、０から所定値までカウントをサイクリックに行い、そのカウンタ値を出力する。本実施の形態では、カウンタ３６は、０から６３までカウントアップを行う、６３の次はまた０にカウンタ値を戻してカウントアップを繰り返す。第１セレクタ３８は、カウンタ３６から出力されるカウンタ値を受けて、カウンタ値が第１の値及び第１の値に１を加えた値のときにハイレベル（Ｈ）を出力し、それ以外の値のときにローレベル（Ｌ）を出力する。例えば、カウンタ値が６２及び６３のときにハイレベル（Ｈ）を出力し、それ以外の値のときにローレベル（Ｌ）を出力する。第２セレクタ４０は、カウンタ３６から出力されるカウンタ値を受けて、カウンタ値が第１の値に１を加えた値のときにローレベル（Ｌ）を出力し、それ以外の値のときにハイレベル（Ｈ）を出力する。例えば、本実施の形態では、カウンタ値が６３のときにローレベル（Ｌ）を出力し、それ以外の値のときにハイレベル（Ｈ）を出力する。フリップ・フロップ４２は、第１セレクタ３８からの出力を受けて、システムクロック信号ＣＬＫが入力されるタイミングで第１セレクタ３８からの出力状態をラッチして出力する。フリップ・フロップ４４は、第２セレクタ４０からの出力を受けて、システムクロック信号ＣＬＫが入力されるタイミングで第２セレクタ４０からの出力状態をラッチして出力する。
【００３９】
図６に、信号生成回路２００で生成されるイネーブル信号及びプル信号のタイミングチャートを示す。図６に示すように、カウンタ値が６２，６３のときに第１セレクタ３８がハイレベルとなり、カウンタ値が０に戻ったときに第１セレクタ３８がローレベルになるので、それに伴ってフリップ・フロップ４２の出力はカウンタ値が６２になりクロック信号がローレベルからハイレベルに変化したときにハイレベルとなり、カウンタ値が０になりクロック信号がローレベルからハイレベルに変化したときにローレベルに戻るパルス信号を出力する。また、カウンタ値が６３のときに第２セレクタ４０がローレベルとなり、カウンタ値が０に戻ったときに第２セレクタ４０がローレベルになるので、それに伴ってフリップ・フロップ４４の出力はカウンタ値が６３になりクロック信号がローレベルからハイレベルに変化したときにローレベルとなり、カウンタ値が０になりクロック信号がローレベルからハイレベルに変化したときにハイレベルに戻るパルス信号を出力する。
【００４０】
このような信号生成回路２００で生成された信号ＥＮＡＢＬＥと信号ＰＵＬＬを３値入力回路１００に入力することによって、図７のタイミングチャートに示すような出力を得ることができる。すなわち、（１）入力端子ＩＮがハイレベルの場合には出力ＱＵＰ及び出力ＱＤＮが共にハイレベル、（２）入力端子ＩＮがローレベルの場合には出力ＱＵＰ及び出力ＱＤＮが共にローレベル、（３）入力端子ＩＮがオープンの場合には出力ＱＵＰがハイレベル及び出力ＱＤＮがローレベルとなる。
【００４１】
また、入力端子ＩＮがハイレベルの場合、プルダウン用トランジスタ２２がオンとなっているときのみに入力端子ＩＮに電流が流れるので、入力端子ＩＮを流れる電流は図４に示す場合よりも少なくなる。
【００４２】
＜変形例２＞
イネーブル信号ＥＮＡＢＬＥ及びプル信号ＰＵＬＬを図８に示す信号生成回路３００によって生成することも好適である。
【００４３】
信号生成回路３００は、カウンタ３６、第１セレクタ３８、フリップ・フロップ４２，４４及び第３セレクタ４６を含んで構成される。第３セレクタ４６を除いて信号生成回路２００と同様であるので、以下では第３セレクタ４６の動作を主に説明する。
【００４４】
第３セレクタ４６は、カウンタ３６から出力されるカウンタ値，プルアップ出力回路２８の出力信号ＱＵＰ及びフリップ・フロップ４２の出力ＰＵＬＬのフィードバック信号を受けて、カウンタの値が第１の値に２を加えた値のときに出力信号ＱＵＰを出力し、カウンタの値が第１の値に１を加えた値のときにローレベル（Ｌ）を出力し、それ以外のときにフィードバック信号を出力する。
【００４５】
例えば、第１の値が６２の場合、カウンタ値が第１の値に１を加えた６３のときにローレベル（Ｌ）を出力する。また、カウンタ値が第１の値に２を加えた０（６３→０とサイクリックにカウントされる）のときに出力信号ＱＵＰがハイレベル（Ｈ）であればハイレベル（Ｈ）を出力し、出力信号ＱＵＰがローレベル（Ｌ）であればローレベル（Ｌ）を出力する。カウンタ値が６３，０以外の値のときにはフィードバック信号を出力する。
【００４６】
図９に、信号生成回路３００で生成されるイネーブル信号及びプル信号のタイミングチャートを示す。図９に示すように、カウンタ値が６２，６３のときに第１セレクタ３８がハイレベルとなり、カウンタ値が０に戻ったときに第１セレクタ３８がローレベルになるので、それに伴ってフリップ・フロップ４２の出力はカウンタ値が６２になったときにハイレベルとなり、カウンタ値が０になったときにローレベルに戻るパルス信号を出力する。
【００４７】
また、出力信号ＱＵＰがハイレベルである場合、カウンタ値が６３のときに第３セレクタ４６がローレベルとなり、カウンタ値が０に戻ったときに第３セレクタ４６がハイレベルになるので、それに伴ってフリップ・フロップ４４の出力は、カウンタ値が６３になりクロック信号がローレベルからハイレベルに変化したときにローレベルとなり、カウンタ値が０になりクロック信号がローレベルからハイレベルに変化したときにハイレベルにラッチされる。その後、再びカウンタ値が６３になりクロック信号がローレベルからハイレベルに変化するまで、第３セレクタ４６は、フリップ・フロップ４４によってハイレベルにラッチされた信号ＰＵＬＬを出力し続け、これによりフリップ・フロップ４４もハイレベルにラッチされ続ける。
【００４８】
一方、出力信号ＱＵＰがローレベルである場合、カウンタ値が６３のときに第３セレクタ４６がローレベルとなり、カウンタ値が０に戻ったときにも第３セレクタ４６がローレベルに維持されるので、それに伴ってフリップ・フロップ４４の出力は、カウンタ値が６３及び０になりクロック信号がローレベルからハイレベルに変化したときにローレベルにラッチされる。その後、再びカウンタ値が６３になりクロック信号がローレベルからハイレベルに変化するまで、第３セレクタ４６は、フリップ・フロップ４４によってローレベルにラッチされた信号ＰＵＬＬを出力し続け、これによりフリップ・フロップ４４もローレベルにラッチされ続ける。
【００４９】
このような信号生成回路３００で生成された信号ＥＮＡＢＬＥと信号ＰＵＬＬを３値入力回路１００に入力することによって、図１０のタイミングチャートに示すような出力を得ることができる。すなわち、（１）入力端子ＩＮがハイレベルの場合には出力ＱＵＰ及び出力ＱＤＮが共にハイレベル、（２）入力端子ＩＮがローレベルの場合には出力ＱＵＰ及び出力ＱＤＮが共にローレベル、（３）入力端子ＩＮがオープンの場合には出力ＱＵＰがハイレベル及び出力ＱＤＮがローレベルとなる。
【００５０】
また、入力端子ＩＮがハイレベルの場合、プルダウン用トランジスタ２２がオンとなっているときのみに入力端子ＩＮに電流が流れるので、入力端子ＩＮを流れる電流は図４に示す場合よりも少なくなる。さらに、入力端子ＩＮがローレベルの場合、プルアップ用トランジスタ２０がオンとなっているときのみに入力端子ＩＮに電流が流れるので、入力端子ＩＮを流れる電流は図４に示す場合よりも少なくなる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態における３値入力回路の構成を示す図である。
【図２】本発明の実施の形態における３値入力回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態における３値入力回路の動作を示すタイミングチャートである。
【図４】本発明の実施の形態における３値入力回路の入力端子の電流を示すタイミングチャートである。
【図５】本発明の変形例１における信号生成回路の構成を示す図である。
【図６】本発明の変形例１における信号生成回路の動作を示すタイミングチャートである。
【図７】本発明の変形例１における３値入力回路の動作を示すタイミングチャートである。
【図８】本発明の変形例２における信号生成回路の構成を示す図である。
【図９】本発明の変形例２における信号生成回路の動作を示すタイミングチャートである。
【図１０】本発明の変形例２における３値入力回路の動作を示すタイミングチャートである。
【図１１】従来の３値入力回路の構成を示す図である。
【符号の説明】
【００５２】
１０，１２  抵抗、１４，１６  インバータ回路、１４ａ  Ｐチャネル電界効果トランジスタ、１４ｂ  Ｎチャネル電界効果トランジスタ、１６ａ  Ｐチャネル電界効果トランジスタ、１６ｂ  Ｎチャネル電界効果トランジスタ、２０  プルアップ用トランジスタ、２２  プルダウン用トランジスタ、２４  シュミットバッファ、２６  プル信号生成回路、２６ａ  ＮＯＴ素子、２６ｂ  バッファ素子、２６ｃ  ＯＲ素子、２６ｄ  ＡＮＤ素子、２６ｅ  ＮＯＴ素子、２８  プルアップ出力回路、２８ａ  ＡＮＤ素子、２８ｂ  ＮＯＴ素子、２８ｃ  ＡＮＤ素子、２８ｄ  ＡＮＤ素子、２８ｅ  ＯＲ素子、２８ｆ  フリップ・フロップ、３０  プルダウン出力回路、３０ａ  ＡＮＤ素子、３０ｂ  ＮＯＴ素子、３０ｃ  ＡＮＤ素子、３０ｄ  ＡＮＤ素子、３０ｅ  ＯＲ素子、３０ｆ  フリップ・フロップ、３２  ＮＯＴ素子、３４ａ，３４ｂ  トランジスタ、３６  カウンタ、３８  第１セレクタ、４０  第２セレクタ、４２，４４  フリップ・フロップ、４６  第３セレクタ、１００  ３値入力回路、２００，３００  信号生成回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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