(57)【要約】【課題】高精度に設定された受端抵抗を備えた半導体集積回路装置を提供する。【解決手段】第１回路の第１端子は、所望の抵抗値を有する抵抗素子が接続され、電圧比較部は、第１端子の電圧と第１中間電圧との比較出力信号を形成し、制御論理部は、スイッチ部を制御して第２中間電圧を第２抵抗回路のＭＯＳＦＥＴのゲートに供給し、第１抵抗回路の複数のＭＯＳＦＥＴのオン／オフ制御により合成抵抗値を一方から他方に向けて変化させ、電圧比較出力が反転した時点のオン／オフ制御検知して記憶する。スイッチ部を制御して電圧比較出力を第２抵抗回路のＭＯＳＦＥＴのゲートに供給する。第２回路の第３抵抗回路は、第１抵抗回路と同様な複数のＭＯＳＦＥＴがオン／オフ制御され、第４抵抗回路のＭＯＳＦＥＴのゲートは、第２抵抗回路のＭＯＳＦＥＴのゲートと同じ電圧比較出力が供給される。【選択図】図１
2009302631.tif 000002
【特許請求の範囲】
【請求項１】
第１回路、第２回路及び第３回路を有し、
上記第１回路は、
第１端子と、
第１抵抗回路と、
第２抵抗回路と、
電圧比較部と、
スイッチ部と、
制御論理部とを有し、
上記第１端子は、動作電圧に対応した外部の第１電圧との間に所望の抵抗値を有する抵抗素子を接続するものであり、
上記第１抵抗回路は、上記第１端子と動作電圧に対応した第２電圧との間に並列形態に設けられた複数の第１ＭＯＳＦＥＴを有し、
上記第２抵抗回路は、上記第１端子と上記第２電圧との間に設けられた第２ＭＯＳＦＥＴを有し、
上記電圧比較部は、上記第１端子の電圧と、上記第１電圧と上記第２電圧との間の第１中間電圧との比較出力信号を形成し、
上記制御論理部は、
上記スイッチ部を制御して上記第１電圧と第２電圧との間の第２中間電圧を上記第２ＭＯＳＦＥＴのゲートに供給し、上記複数の第１ＭＯＳＦＥＴのオン／オフ制御により合成抵抗値を最大値から最小値に又は最小値から最大値に向けて変化させ、上記電圧比較部の比較出力信号が一方から他方に反転した時点の上記複数の第１ＭＯＳＦＥＴのオン状態の組み合わせを検知して記憶する第１動作と、
上記記憶情報により上記第１ＭＯＳＦＥＴのオン／オフ状態にし、上記スイッチ部を制御して上記電圧比較部の比較出力信号を上記第２ＭＯＳＦＥＴのゲートに供給する第２動作とを行い、
上記第２回路は、
第２端子と、
第１抵抗回路と同様の回路構成にされた複数の第３ＭＯＳＦＥＴからなる第３抵抗回路と、
第２抵抗回路と同様な回路構成にされた第４ＭＯＳＦＥＴからなる第４抵抗回路を有し、
上記複数の第３ＭＯＳＦＥＴは、上記複数の第１ＭＯＳＦＥＴのオン／オフを制御する上記記憶情報により同様にオン／オフ制御され、
上記第４ＭＯＳＦＥＴのゲートは、上記第２ＭＯＳＦＥＴのゲートに供給される上記電圧比較部の比較出力信号が供給され、
上記第３回路は、上記第２端子から供給される入力信号を受信する入力回路を有する半導体集積回路装置。
【請求項２】
請求項１において、
上記制御論理部は、電源投入直後に上記第１動作を行い、その後に第２動作を行う半導体集積回路装置。
【請求項３】
請求項１において、
上記第１中間電圧と第２中間電圧は、上記第１電圧と第２電圧との中点電圧にそれぞれ設定される半導体集積回路装置。
【請求項４】
請求項１において、
上記制御論理部は、出荷前に上記第１動作を行い、上記記憶情報を不揮発性記憶手段に記憶させ、出荷後は上記第２動作のみを行う半導体集積回路装置。
【請求項５】
請求項１において、
上記第１電圧は正の電源電圧であり、上記第２電圧は回路の接地電位であり、
上記第１ないし第４抵抗回路は、ＮチャネルＭＯＳＦＥＴで構成される半導体集積回路装置。
【請求項６】
請求項１において、
上記第１電圧は回路の接地電位であり、上記第２電圧は電源電圧であり、
上記第１ないし第４抵抗回路は、ＰチャネルＭＯＳＦＥＴで構成される半導体集積回路装置。
【請求項７】
第１回路、第２回路及び第３回路を有し、
上記第１回路は、
第１端子と、
第１抵抗回路と、
電圧比較部と、
スイッチ部と、
制御論理部とを有し、
上記第１端子は、動作電圧に対応した外部の第１電圧との間に所望の抵抗値を有する抵抗素子を接続するものであり、
上記第１抵抗回路は、上記第１端子と動作電圧に対応した第２電圧との間に並列形態に設けられた複数の第１ＭＯＳＦＥＴと、上記複数の第１ＭＯＳＦＥＴのそれぞれゲートと回路ノードとの間に設けられた複数の第２スイッチＭＯＳＦＥＴとを有し、
上記電圧比較部は、上記第１端子の電圧と、上記第１電圧と上記第２電圧との中点電圧との比較出力信号を形成し、
上記制御論理部は、
上記スイッチ部を制御して上記中点電圧を上記回路ノードに供給し、上記複数の第２ＭＯＳＦＥＴのオン／オフ制御により上記複数の第１ＭＯＳＦＥＴの合成抵抗値を最大値から最小値に又は最小値から最大値に向けて変化させ、上記電圧比較部の比較出力信号が一方から他方に反転した時点の上記複数の第２ＭＯＳＦＥＴのオン状態の組み合わせを検知して記憶する第１動作と、
上記記憶情報により上記第２ＭＯＳＦＥＴのオン／オフ状態にし、上記スイッチ部を制御して上記電圧比較部の比較出力信号を回路ノードに供給する第２動作とを行い、
上記第２回路は、
第２端子と、
第１抵抗回路と同様の回路構成にされた複数の第３ＭＯＳＦＥＴ及び複数の第４スイッチＭＯＳＦＥＴからなる第２抵抗回路を有し、
上記複数の第４スイッチＭＯＳＦＥＴは、上記複数の第２スイッチＭＯＳＦＥＴのオン／オフを制御する上記記憶情報により同様にオン／オフ制御され、
上記第３回路は、上記第２端子から供給される入力信号を受信する入力回路を有する半導体集積回路装置。
【請求項８】
請求項１ないし７のいずれかにおいて
上記電圧比較部の出力端子には、容量手段を有する半導体集積回路装置。
【請求項９】
請求項１ないし８のいずれかにおいて
上記第１回路を共通にして上記第２回路と第３回路とが一対とされて複数個設けられる半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、終端抵抗を内蔵する半導体集積回路装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
伝送線路の特性インピーダンスに整合された受端抵抗をＭＯＳＦＥＴで構成し、その抵抗値をＮビットの信号（Ｎは整数）によりデジタル制御し、プロセスばらつき等に依存することなく受端抵抗の抵抗値を実現することができる。本願発明を成した後の公知例調査において、特開平１１−１４５８１４号公報によりプログラマブルインピーダンス出力回路が存在することが報告された。この公報においては、並列形態にされてデジタル制御信号により選択的に駆動される第１出力バッファを構成する複数の出力ＭＯＳＦＥＴと、第２出力バッファを構成する複数の出力ＭＯＳＦＥＴのゲート電圧を変化させて出力インピーダンスを無段階に微調整するアナログ制御部とを有する。
【特許文献１】特開平１１−１４５８１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
受端抵抗を内蔵した半導体集積回路装置では、受端抵抗の抵抗値を伝送線路の特性インピーダンスに整合させるべく規格範囲内に保つ必要がある。しかしＭＯＳＦＥＴを使用して受端抵抗を構成した場合、プロセスばらつきや実使用時の外部変化（温度、電圧）により抵抗値が変化して規格を満たせない場合が生じる。受端抵抗の抵抗値が規格を外れた場合、受信信号の品質が悪化して誤動作等の障害が生じてしまう。あるいは、上記受端抵抗の抵抗値の変動を考慮した遅い伝送速度での信号伝達を行うことが必要になる。そこでＭＯＳＦＥＴプロセスばらつきや外部環境（温度、電圧）の変化に影響されず、抵抗値を規格範囲内に保つことが出来る回路が必要になった。上記報告された公報の技術は、出力回路の出力インピーダンスを制御するものであり、上記受端抵抗とは回路機能そのものが異なる。
【０００４】
この発明の１つの目的は、高精度に設定された受端抵抗を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成でプロセスばらつきや実使用時の外部変化に影響され無い受端抵抗を内蔵した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される１つの実施例は、以下の通りである。半導体集積回路装置は、第１回路、第２回路及び第３回路を有する。上記第１回路は、第１端子、第１抵抗回路、第２抵抗回路、電圧比較部、スイッチ部及び制御論理部を有する。上記第１端子は、外部の第１電圧との間に所望の抵抗値を有する抵抗素子が接続される。上記第１抵抗回路は、上記第１端子と第２電圧との間に複数の第１ＭＯＳＦＥＴが並列形態に設けられる。上記第２抵抗回路は、上記第１端子と上記第２電圧との間に第２ＭＯＳＦＥＴが設けられる。上記電圧比較部は、上記第１端子の電圧と、第１中間電圧との比較出力信号を形成する。上記制御論理部は、上記スイッチ部を制御して第２中間電圧を上記第２ＭＯＳＦＥＴのゲートに供給し、上記複数の第１ＭＯＳＦＥＴのオン／オフ制御により合成抵抗値を最大値から最小値に又は最小値から最大値に向けて変化させ、上記電圧比較部の比較出力信号が一方から他方に反転した時点の上記複数の第１ＭＯＳＦＥＴのオン状態の組み合わせを検知して記憶する第１動作と、上記記憶情報により上記第１ＭＯＳＦＥＴのオン／オフ状態にし、上記スイッチ部を制御して上記電圧比較部の比較出力信号を上記第２ＭＯＳＦＥＴのゲートに供給する第２動作を行う。上記第２回路は、第２端子、第１抵抗回路と同様の回路構成にされた複数の第３ＭＯＳＦＥＴからなる第３抵抗回路、第２抵抗回路と同様な回路構成にされた第４ＭＯＳＦＥＴからなる第４抵抗回路を有する。上記複数の第３ＭＯＳＦＥＴは、上記複数の第１ＭＯＳＦＥＴのオン／オフを制御する上記記憶情報により同様にオン／オフ制御され、上記第４ＭＯＳＦＥＴのゲートは、上記第２ＭＯＳＦＥＴのゲートに供給される上記電圧比較部の比較出力信号が供給される。上記第３回路は、上記第２端子から供給される入力信号を受信する入力回路を有する。
【発明の効果】
【０００６】
受端抵抗の抵抗値を高精度に調整することが可能となる。ＬＳＩの実使用時に受端抵抗の調整を行う必要がなく再調整も不要な為システムの安定稼動が可能となる。
【発明を実施するための最良の形態】
【０００７】
図１には、この発明に係る半導体集積回路装置に搭載される受端抵抗回路の一実施例の回路図が示されている。同図の半導体集積回路装置は、公知のＣＭＯＳ集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。同図においては、半導体集積回路装置に形成される複数の受信端子に対応して設けられる受端抵抗のうち、１つの端子に対応した回路が代表として例示的に示されている。
【０００８】
この実施例の受端抵抗回路は、調整セルと通常セルから構成される。通常セルは、端子ＰＤ２と回路の接地電位との間に接続されるプルダウン受端抵抗を構成する。調整セルは、上記通常セルの受端抵抗値の制御を行う回路である。受信信号が入力される端子ＰＤ２が複数個ある場合、上記通常セルは、同図に例示的に示された回路が各端子に対応してそれぞれ設けられる。これに対して、上記調整セルは、上記複数個の通常セルに対して共通に設けられる。
【０００９】
調整セルは、第１抵抗回路ＤＣ１と、第２抵抗回路ＡＣ１を有する。上記第１抵抗回路ＤＣ１は、いわばデジタル抵抗回路であり、端子ＰＤ１と回路の接地電位ＶＳＳとの間に、複数個のＮチャネルＭＯＳＦＥＴＱ１１〜Ｑ１５が並列形態に設けられる。上記第２抵抗回路ＡＣ１は、いわばアナログ抵抗回路であり、上記端子ＰＤ１と回路の接地電位ＶＳＳとの間に設けられた１つのＮチャネルＭＯＳＦＥＴＱ１６で構成される。第１抵抗回路ＤＣ１は、特に制限されないが、５つのＭＯＳＦＥＴで構成され、そのうち同図には２つのＭＯＳＦＥＴＱ１１とＱ１５が代表として示されている。残りのＭＯＳＦＥＴＱ１２〜Ｑ１４は、括弧で示したように省略されている。
【００１０】
上記第１抵抗回路ＤＣ１の各ＭＯＳＦＥＴＱ１１〜Ｑ１５は、それぞれが同じチャネル長で、チャネル幅が１：２：４：８：１６のように２の巾乗に対応して設定される。これにより、チャネル幅が１６のＭＯＳＦＥＴＱ１５のオン抵抗値を１単位抵抗値とすると、上記５つのＭＯＳＦＥＴＱ１５〜Ｑ１１のオン状態の組み合わせにより、１〜３２単位抵抗値のような３２段階に変化する可変抵抗素子、つまりはデジタル抵抗素子として動作させることができる。上記第２抵抗回路ＡＣ１のＭＯＳＦＥＴＱ１６は、それ自身でゲートに供給せされる制御電圧によりオン抵抗値がアナログ制御される可変抵抗素子として動作する。
【００１１】
上記プルダウン受端抵抗の抵抗値制御を行う場合、調整セルの端子ＰＤ１と外部の電源電圧ＶＤＤとの間に抵抗Ｒが接続される。この抵抗Ｒの抵抗値は、上記基準電圧ＶＲＥＦの電圧値に対応して決められる。例えば、基準電圧ＶＲＥＦが電源電圧ＶＤＤの１／２の中点電圧であるときには、端子ＰＤ２に接続される受端抵抗の抵抗値と等しく設定される。つまり、端子ＰＤ２に接続される伝送線路の特性インピーダンスが５０Ωのときには、受端抵抗の抵抗値を５０Ωに設定すべく、上記抵抗Ｒは５０Ωのものが接続される。
【００１２】
電圧比較回路ＡＭＰは、端子ＰＤ１の電圧と、基準電圧ＶＲＥＦを比較し、比較出力信号ＶＣを形成する。スイッチＳＷは、接点ａとｂを有しており、接点ａ側に接続されたときにはＭＯＳＦＥＴＱ１６のゲートに基準電圧ＶＲＥＦを供給し、接点ｂに接続されたときには上記比較出力信号ＶＣを上記ＭＯＳＦＥＴＱ１６のゲートに供給する。安定的なＭＯＳＦＥＴＱ１６の抵抗制御動作を行うために、出力端子にはキャパシタＣが設けられる。このキャパシタＣの容量値は、例えば１ｆないし１００ｆ程度にされる。
【００１３】
論理制御回路ＬＯＧＣは、シーケンス制御回路であり、電源投入直後に以下の第１動作を行い、その後に第２動作を実施する。レジスタＲＥＧは、記憶回路であり、上記論理制御回路ＬＯＧＣからの入力信号により制御信号ｄ１〜ｄ５及びＤ１〜Ｄ５を保持して出力する。ＣＬＫは、クロック信号であり、レジスタＲＥＧの動作に使用される。
【００１４】
上記論理制御回路ＬＯＧＣは、上記第１動作において、スイッチＳＷを接点ａ側に接続させて、第２抵抗回路ＡＣ１のＭＯＳＦＥＴＱ１６のゲートに基準電圧ＶＲＥＦを供給する。特に制限されないが、最もオン抵抗値の大きなＭＯＳＦＥＴＱ１１をオン状態にすべくレジスタＲＥＧを介して信号ｄ１をハイレベル（論理１）に、他の信号ｄ２〜ｄ５をロウレベル（論理０）にする。これにより、ＭＯＳＦＥＴＱ１１をオン状態にして第１抵抗回路ＤＣ１を最も大きな抵抗値にする。なお、第１抵抗回路ＤＣ１は、全ＭＯＳＦＥＴＱ１１〜Ｑ１５の全てがオフ状態のときが理論的には最も抵抗値は大きいが、上記終端抵抗としての抵抗値ではないので除かれる。
【００１５】
端子ＰＤ１の電圧ＶＰＤ１は、上記抵抗Ｒと上記第１抵抗回路ＤＣ１のＭＯＳＦＥＴＱ１１と第２抵抗回路ＡＣ１のＭＯＳＦＥＴＱ１６の合成抵抗との抵抗比に対応された分圧電圧となる。電圧比較回路ＡＭＰは、上記電圧ＶＰＤ１と基準電圧ＶＲＥＦを比較して比較出力信号ＶＣを形成する。例えば、上記基準電圧ＶＲＥＦが電源電圧ＶＤＤの中点電圧（ＶＤＤ／２）であり、ＶＰＤ１＞ＶＲＥＦのときには比較出力信号ＶＣはハイレベルになる。
【００１６】
上記論理制御回路ＬＯＧＣは、上記１回目の比較出力信号ＶＣを受けて、レジスタＲＥＧを通してＭＯＳＦＥＴＱ１１に代えてＭＯＳＦＥＴＱ１２をオン状態にするよう信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５を０１０００のように変化させる。ここで、０はロウレベル、１はハイレベルを表す。これにより、上記第１抵抗回路ＤＣ１の抵抗値が前記１単位抵抗値分だけ小さくなり、端子ＰＤ１の電圧ＶＰＤ１が低下する。電圧比較回路ＡＭＰは、上記低下した電圧ＶＰＤ１と基準電圧ＶＲＥＦを比較して比較出力信号ＶＣを形成する。まだ、ＶＰＤ１＞ＶＲＥＦのときには比較出力信号ＶＣはハイレベルのままとなる。
【００１７】
上記論理制御回路ＬＯＧＣは、上記２回目の比較出力信号ＶＣを受けて、レジスタＲＥＧを通してＭＯＳＦＥＴＱ１１とＭＯＳＦＥＴＱ１２をオン状態にするよう信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５を１１０００のように変化させる。特に制限されないが、制御論理回路ＬＯＧＣは、加算回路を有しており、上記比較出力信号ＶＣのハイレベルにより１つ前の信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５に＋１の加算動作を行う。レジスタＲＥＧは、クロックＣＬＫに同期して上記加算結果を取り込込むので、信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５は、前記クロックＣＬＫに同期して１００００，０１０００、１１０００…のような２進計数動作を行う。ここで、ｄ１が最下位ビットで、ｄ５が最上位ビットである。
【００１８】
上記２進計数動作は、前記クロックＣＬＫに対応してＶＰＤ１＜ＶＲＥＦになるまで順次に行われ、上記第１抵抗回路ＤＣ１の抵抗値がクロックＣＬＫに同期して前記１単位抵抗値分ずつ小さくされる。上記比較出力信号ＶＣがハイレベル／ロウレベルに変化したとき、つまりは最初に上記ＶＰＤ１＜ＶＲＥＦにとされたときに上記第１動作から第２動作に入り、上記信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５のレベルが固定され、同じレベルの信号が信号Ｄ１〜Ｄ５として通常セルに供給される。制御論理回路ＬＯＧＣは、上記第２動作においてスイッチＳＷを接点ｂに切り替える。これにより、第２抵抗回路ＡＣ１のＭＯＳＦＥＴＱ１６のゲートには、上記電圧ＶＰＤ１が供給される。
【００１９】
通常セルは、第３抵抗回路ＤＣ２と、第４抵抗回路ＡＣ２を有する。第３抵抗回路ＤＣ２は、上記調整セルの第１抵抗回路ＤＣ１と同じ構成のＭＯＳＦＥＴＱ２１〜Ｑ２５から構成され、それぞれのゲートには上記信号Ｄ１〜Ｄ５が供給される。第４抵抗回路ＡＣ２は、上記調整セルの第２抵抗回路ＡＣ１と同じ構成のＭＯＳＦＥＴＱ２６から構成され、ゲートは上記ＭＯＳＦＥＴＱ１６と共通に接続される。
【００２０】
図２には、この発明に係る受端抵抗回路の動作を説明するための特性図が示されている。同図は、上記第１抵抗回路ＤＣ１と第２抵抗回路ＡＣ１による合成抵抗値（Ω）と、２進信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５を１０進で表した制御値の関係を示した抵抗特性図である。制御値が１０進値で０、つまり２進信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５が０００００で、第１抵抗回路ＤＣ１（第３抵抗回路ＤＣ２）のＭＯＳＦＥＴＱ１１〜Ｑ１５（Ｑ２１〜Ｑ２５）がオフ状態で、第２抵抗回路ＡＣ１（第４抵抗回路ＡＣ２）のＭＯＳＦＥＴＱ１６（Ｑ２６）による合成抵抗値が約７３Ω程度になっている。
【００２１】
制御値が１０進値で１、つまり２進信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５が１００００になり、第１抵抗回路ＤＣ１（第３抵抗回路ＤＣ２）のＭＯＳＦＥＴＱ１１（Ｑ２１）のみがオン状態となり、抵抗値が約７０Ω程度に低下する。以下、前記ＭＯＳＦＥＴＱ１１〜Ｑ１５（Ｑ２１〜Ｑ２５）のオン／オフ状態の組み合わせにより順次に抵抗値が低下し、第１抵抗回路ＤＣ１（第３抵抗回路ＤＣ２）のＭＯＳＦＥＴＱ１１〜Ｑ１５（Ｑ２１〜Ｑ２５）の全てがオン状態となる最低抵抗値の３９Ω程度になる。
【００２２】
前記のように伝送線路の特性インピーダンスが５０Ωのときには、抵抗Ｒが５０Ωにされる。このときには、例えば１０進で表した制御値が１２（２進信号ｄ１，ｄ２，ｄ３，ｄ４，ｄ５が００１１０）のときに、ＶＰＤ１＜ＶＲＥＦになり、第１抵抗回路ＤＣ１（第３抵抗回路ＤＣ２）のＭＯＳＦＥＴＱ１３とＱ１４（Ｑ２３とＱ２４）がオン状態になり、他はオフ状態で固定維持される。この状態では、拡大図で示したように、抵抗目標値５０Ωに対して誤差分が生じている。上記受端抵抗の抵抗値の誤差分は、上記第２動作により解消される。つまり、第２動作によりスイッチＳＷが接点ｂ側に切り替えられるので、電圧比較回路ＡＭＰは、ＶＰＤ１＝ＶＲＥＦになるようにＭＯＳＦＥＴＱ１６（Ｑ２６）のゲート電圧ＶＣを生成することにより上記誤差分が解消される。
【００２３】
上記状態は、ＭＯＳＦＥＴＱ１１〜Ｑ１６（Ｑ２１〜Ｑ２６）のプロセスばらつきによる誤差分を解消するよう動作すること他、温度変化や電圧変化による上記第１抵抗回路ＤＣ１（第３抵抗回路ＤＣ２）と第２抵抗回路ＡＣ１（第４抵抗回路ＡＣ２）との合成抵抗値の変動分も補償するよう機能する。
【００２４】
第３図には、温度変化による受端抵抗変化量を説明するための特性図が示されている。温度ｔ１のときに前記第１動作と第２動作が行われて、受端抵抗の抵抗値は５０Ωに設定される。もしも、上記第１動作と第２動作による設定値のままであると、温度の上昇とともにＭＯＳＦＥＴＱ１１〜Ｑ１６（Ｑ２１〜Ｑ２６）による受端抵抗の抵抗値は増大するという正の温度特性を持つ。例えば、温度がｔ２のように高くなった場合には、抵抗値は５５Ωのように増大するので前記電圧ＶＰＤ１を増大させる。このように受端抵抗値が大きくなるうとすると、ＶＰＤ１＞ＶＲＥＦとなり、電圧比較出力ＶＣがハイレベル側に増大する。これにより、ＭＯＳＦＥＴＱ１６（Ｑ２６）のゲート電圧が前記ＶＲＥＦのときよりも高くなり、ＭＯＳＦＥＴＱ１６（Ｑ２６）のオン抵抗値を低下させて、上記合成抵抗値が５０Ωになるように自動調整することになる。
【００２５】
第４図には、電圧変化による受端抵抗変化量を説明するための特性図が示されている。電源電圧ＶＤＤが電圧ｖ１のときに前記第１動作と第２動作が行われて、受端抵抗の抵抗値は５０Ωに設定される。もしも、上記第１動作と第２動作による設定値のままであると、電圧の上昇とともにＭＯＳＦＥＴＱ１１〜Ｑ１６（Ｑ２１〜Ｑ２６）による受端抵抗の抵抗値は減少する。例えば、電圧がｖ２のように高くなった場合には、抵抗値は４８Ωのように減少するので前記電圧ＶＰＤ１を減少させる。このように受端抵抗値が小さくなるうとすると、ＶＰＤ１＜ＶＲＥＦとなり、電圧比較出力ＶＣがロウレベル側に減少する。これにより、ＭＯＳＦＥＴＱ１６（Ｑ２６）のゲート電圧が前記ＶＲＥＦのときよりも低くなり、ＭＯＳＦＥＴＱ１６（Ｑ２６）のオン抵抗値を増大させて、上記合成抵抗値が５０Ωになるように自動調整することになる。
【００２６】
図５には、この発明に係る受端抵抗回路の動作説明図が示されている。図５（Ａ）は、温度、電圧の組み合わせ例が示されている。温度は、最小値（ＭＩＮ）ｔ１、代表値ｔ２、最大値（ＭＡＸ）ｔ３であり、電圧は最小値（ＭＩＮ）ｖ１、代表値ｖ２、最大値（ＭＡＸ）ｖ３である。図５（Ｂ）は、前記図３の各温度ｔ１〜ｔ３に対応した抵抗値の例が示されている。もしも、温度ｔ１のときに前記第１動作のみで受端抵抗の抵抗値を設定すると最大変化量が１０Ωとなり、目標値に対して２０％もの大幅な変化となる。温度ｔ２のときに前記第１動作のみで受端抵抗の抵抗値を設定すると最大変化量が５Ωとなり、目標値に対して１０％もの大幅な変化となる。図５（Ｃ）は、前記図４の各電圧ｖ１〜ｖ３に対応した抵抗値の例が示されている。もしも、電圧ｖ１のときに前記第１動作のみで受端抵抗の抵抗値を設定すると最大変化量が５Ωとなり、目標値に対して１０％もの大幅な変化となる。電圧ｖ２のときに前記第１動作のみで受端抵抗の抵抗値を設定すると最大変化量が３Ωとなり、目標値に対して６％もの変化となる。
【００２７】
本願発明においては、前記第１動作及び第２動作により、前記ＭＯＳＦＥＴのプログラばらつきの他に、温度や電圧の変動に対する前記図５に示したような大幅な受端抵抗の抵抗値の変動も抑制することができるので、上記のような受端抵抗値の変動を考慮したマージンを設定することなく、信号伝達動作を安定的にしかも高速に行うようにすることができる。
【００２８】
図６には、この発明に係る調整セルの等価回路図が示されている。同図は、前記第２動作に対応した等価回路である。前記第２動作では、電圧比較回路ＡＭＰの比較出力信号ＶＣが第２抵抗回路ＡＣ１のＭＯＳＦＥＴＱ１６のゲートに供給された状態である。
【００２９】
図７には、上記図６の電圧比較回路ＡＭＰの入出力特性図が示されている。入力信号（ＰＤ１側）がＶＲＥＦのときには、出力側（ＶＣ）もＶＲＥＦと等しくされる。
【００３０】
図８には、ＮチャネルＭＯＳＦＥＴＱ１６のゲート，ソース間電圧Ｖgsとドレイン−ソース間電流Ｉdsの特性図が示されている。ＶgsがＶＲＥＦの前後で電流Ｉdsがリニアに変化する可変抵抗領域が利用される。
【００３１】
図９には、前記第２動作での受端抵抗回路（第１抵抗回路と第２抵抗回路の合成抵抗）の抵抗特性図が示されている。電圧比較回路ＡＭＰの比較出力信号ＶＣの増大に対応して、端子ＰＤ１側からみた抵抗値がリニアに低下する。これにより、例えば、受端抵抗回路（第１抵抗回路と第２抵抗回路の合成抵抗）の抵抗値を５０Ωに制御することができる。つまり、ＶＰＤ１＞ＶＲＥＦのときは、受端抵抗回路の抵抗値が大きくなり、電圧比較回路ＡＭＰがこれを検知して比較出力信号ＶＣを上昇させるので、ＭＯＳＦＥＴＱ１６のオン抵抗値が小さくなり、上記受端抵抗回路の抵抗値を小さくするよう制御する。逆に、ＶＰＤ１＜ＶＲＥＦのときは、受端抵抗回路の抵抗値が小さくなり、電圧比較回路ＡＭＰがこれを検知して比較出力信号ＶＣを低下させるので、ＭＯＳＦＥＴＱ１６のオン抵抗値が大きくなり、上記受端抵抗回路の抵抗値を大きくするよう制御する。
【００３２】
図１０には、この発明に係る半導体集積回路装置に搭載される受端抵抗回路の他の一実施例の回路図が示されている。この実施例の通常セルは、端子ＰＤ２と電源電圧ＶＤＤとの間に接続されるプルアップ受端抵抗を構成する。これに対応して調整セルも、上記プルアップ受端抵抗を制御する構成とされる。前記図１と異なる点は、前記ＭＯＳＦＥＴＱ１１〜Ｑ１６及びＱ２１〜Ｑ２６がＰチャネルＭＯＳＦＥＴとされ、電源電圧ＶＤＤ側に接続される。また、端子ＰＤ１には、回路の接地電位ＶＳＳとの間に抵抗Ｒが設けられる。他の構成は、前記図１と同様である。この実施例では、特に制限されないが、制御論理部ＬＯＧＣに電圧比較回路が設けられる。回路の簡素化のためには、前記図１の実施例のように前記受端抵抗の抵抗値をアナログ制御を行う電圧比較回路ＡＭＰを利用することが有利である。クロックＣＬＫは、図１のように外部から入力されるのではなく、ＬＳＩ内部の適当なクロックが利用される。
【００３３】
図１１には、この発明に係る半導体集積回路装置に搭載される受端抵抗回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１の実施例の変形例であり、レジスタＲＥＧが不揮発性メモリＥＰＲＯＭに置き換えられる。この実施例においては、ＬＳＩ出荷前試験時に調整セルにて第１抵抗回路ＤＣ１を用いてデジタル制御する受端抵抗の調整を行う。調整はＰＡＤ１に目標値と同じ抵抗Ｒを接続し行う。デジタル制御する受端抵抗のビット（ｄ１〜ｄ５＝Ｄ１〜Ｄ５）を変化させＰＡＤ１の電位がＶＲＥＦになつた時、第１抵抗回路ＤＣ１（第３抵抗回路ＤＣ２）の受端抵抗は目標値となる。調整時の電圧、温度は、前記図５に示したような規格の代表値とする。代表値で設定を行うことで、設定時と実使用時における外部環境の差を小さくすることができる。
【００３４】
不揮発性メモリＥＰＲＯＭに上記調整を行ったビットを記憶させる。デジタル制御する受端抵抗のビットは不揮発性メモリＥＰＲＯＭに記憶させた値となる。ＬＳＩの実使用時には、スイッチＳＷは接点ｂ側に固定的に接続されており、上記誤差分や外部環境（温度、電圧）の変化が起きた場合の受端抵抗の制御がアナログ制御部（ＡＣ１，ＡＣ２）により自動調整で行われる。つまり、電源投入されると、上記不揮発性メモリＥＰＲＯＭの内容により第１抵抗回路ＤＣ１（第３抵抗回路ＤＣ２）によるデジタル抵抗調整動作が実施されるとともに、上記第２抵抗回路ＡＣ１（第４抵抗回路ＡＣ２）によるアナログ制御が実施されて、受端抵抗の抵抗値が設定される。
【００３５】
調整セルの電圧ＶＰＤ１と基準電圧ＶＲＥＦを電圧比較回路ＡＭＰで比較し、比較出力信号ＶＣを出力する。電圧比較回路の出力端子には、安定化容量としてのキャパシタＣが接続されている。電圧比較回路ＡＭＰは、（１）ＶＰＤ１＞ＶＲＥＦ（受端抵抗が大きい）ならば、ＶＲＥＦより大きい比較出力信号ＶＣを出力する。アナログ制御のＮチャネルＭＯＳＦＥＴＱ１６（Ｑ２６）のゲート電位は、デジタル制御の受端抵抗調整時に固定したＶＲＥＦより大きくなる為、受端抵抗の抵抗値は小さくなる。また、（２）ＶＰＤ１＜ＶＲＥＦ（受端抵抗が小さい）ならば、ＶＲＥＦより小さい比較出力信号ＶＣを出力する。アナログ制御のＮチャネルＭＯＳＦＥＴＱ１６（Ｑ２６）のゲート電位はＶＲＥＦより小さくなる為、受端抵抗の抵抗値は大きくなる。
【００３６】
前記図１や図１０の実施例では、記憶回路にレジスタＲＥＧやフリップフロップ回路ＦＦを用いるので、ＬＳＩの実使用時においても電源投入の都度第１動作を行って、前記第１抵抗回路ＤＣ１（第２抵抗回路ＤＣ２）を用いたデジタル制御による受端抵抗の設定を行った後に、第２動作による第２抵抗回路ＡＣ１（第４抵抗回路ＡＣ２）を用いたアナログ制御を行う。
【００３７】
図１２には、この発明に係る半導体集積回路装置に搭載される受端抵抗回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１の実施例の変形例であり、第１抵抗回路ＤＣ１（第４抵抗回路ＤＣ２）にもアナログ制御機能が付加される。つまり、第１抵抗回路ＤＣ１の抵抗素子として動作するＭＯＳＦＥＴＱ１１〜Ｑ１５のゲートは、スイッチＭＯＳＦＥＴＱ１１０〜Ｑ１５０を介して第２抵抗回路ＡＣ１のＭＯＳＦＥＴＱ１６のゲートと接続される。そして、これらスイッチＭＯＳＦＥＴＱ１１０〜Ｑ１５０のゲートに、前記デジタル信号ｄ１〜ｄ５が供給される。
【００３８】
第３抵抗回路ＤＣ２も前記第１抵抗回路ＤＣ１と同様に、抵抗素子として動作するＭＯＳＦＥＴＱ２１〜Ｑ２５のゲートは、スイッチＭＯＳＦＥＴＱ２１０〜Ｑ２５０を介して第４抵抗回路ＡＣ２のＭＯＳＦＥＴＱ２６のゲートと接続される。そして、これらスイッチＭＯＳＦＥＴＱ１１０〜Ｑ１５０のゲートに、前記デジタル信号Ｄ１〜Ｄ５が供給される。
【００３９】
この構成では、前記第１抵抗回路ＤＣ１のＭＯＳＦＥＴＱ１１〜Ｑ１５は、前記図１のような電源電圧ＶＤＤに対応した固定的な抵抗値を持つのではなく、第１動作時には基準電圧ＶＲＥＦに対応した抵抗値で動作する。そして、第２動作時には、スイッチＳＷが接点ｂ側に切り替えられるので、上記電圧比較回路ＡＭＰの比較出力信号ＶＣにより抵抗値が変化する可変抵抗素子として動作する。これにより、第１抵抗回路ＤＣ１（第４抵抗回路ＤＣ２）は、第１動作ではデジタル制御が行われ、第２動作ではアナログ制御が行われることになる。この構成では、受端抵抗の制御可能な抵抗値範囲を広くすることができる。
【００４０】
図１３には、この発明に係る半導体集積回路装置に搭載される受端抵抗回路の更に他の一実施例の回路図が示されている。この実施例は、前記図１２の実施例の変形例であり、第２抵抗回路ＡＣ１（第３抵抗回路ＡＣ２）が省略される。つまり、ＭＯＳＦＥＴＱ１１〜Ｑ１５（Ｑ２１〜Ｑ２５）がデジタル制御とアナログ制御の両方が行われるために、抵抗回路ＤＡＣ１，ＤＡＣ２のように表すことができ、アナログ制御専用回路である前記図１２の第２抵抗回路ＡＣ１及び第４抵抗回路ＡＣ２を省略するものである。
【００４１】
前記図１１ないし図１３の実施例において、前記第１抵抗回路ＤＣ１のデジタル制御に用いられるクロックは、前記図１０と同様に内部の適当なクロックが利用される。また、前記論理制御回路ＬＯＧＣとレジスタＲＥＧは、２進のカウンタ回路に置き換えることが可能である。例えば、前記電圧比較回路ＡＭＰの比較出力信号ＶＣのハイレベル（ＶＰＤ１＞ＶＲＥＦ）のときに、クロックＣＬＫに同期して＋１の計数動作を行って前記信号ｄ１〜ｄ５（Ｄ１〜Ｄ５）を形成することができる。
【００４２】
図１４には、この発明に係る半導体集積回路装置の入出力部の一実施例のブロック図が示されている。第１半導体集積回路装置ＬＳＩ１の端子ＰＤ１３と、第２半導体集積回路装置ＬＳＩ２の端子ＰＤ２２とは伝送線路Ｌ１により接続される。上記端子ＰＤ１３は、出力回路（ドライバ）ＴＸ１の出力端子に接続され、上記端子ＰＤ２２は、入力回路（レシーバ）ＲＸ２の入力端子に接続される。これにより、第１半導体集積回路装置ＬＳＩ１から第２半導体集積回路装置ＬＳＩ２に向けて信号伝達が行われる。逆に、第２半導体集積回路装置ＬＳＩ２から第１半導体集積回路装置ＬＳＩ１に向けて信号伝達を行うために、端子ＰＤ２３と端子ＰＤ１２が伝送線路Ｌ２により接続され、上記端子ＰＤ２３に第２半導体集積回路装置ＬＳＩ２の出力回路（ドライバ）ＴＸ２の出力端子に接続され、第１半導体集積回路装置ＬＳＩ１の上記端子ＰＤ１２に入力回路（レシーバ）ＲＸ１の入力端子に接続される。
【００４３】
上記第１半導体集積回路装置ＬＳＩ１において、上記出力回路ＴＸ１には、内部回路で形成された伝送すべき信号が伝えられる。上記入力回路ＲＸ１の受信信号は、上記内部回路に伝えられる。同様に上記第１半導体集積回路装置ＬＳＩ２においても、上記出力回路ＴＸ２には、内部回路で形成された伝送すべき信号が伝えられる。上記入力回路ＲＸ２の受信信号は、上記内部回路に伝えられる。
【００４４】
この実施例では、上記２つの第１，第２半導体集積回路装置ＬＳＩ１，ＬＳＩ２との間で高速に安定的な信号伝達を行うために、上記第２半導体集積回路装置ＬＳＩ２においては、入力端子ＰＤ２２に対応して通常セルが設けられる。この通常セルは、プルダウン可変抵抗素子として示されており、前記図１、図１１〜図１３に示したような構成とされる。この通常セルの抵抗値は、前記実施例のような調整セルにより制御される。調整セルに接続される端子ＰＤ２１には、伝送線路Ｌ１の特性インピーダンスに対応した抵抗Ｒが設けられる。これにより、通常セルの抵抗値（受端抵抗値）は、上記抵抗Ｒに等しく制御され、結果として伝送線路Ｌ１の特性インピーダンスと整合されて、インピーダンス不整合等による反射等の問題が解消されて高速信号伝達が可能になる。
【００４５】
上記第２半導体集積回路装置ＬＳＩ１においても、入力端子ＰＤ１２に対応して通常セルが設けられる。この通常セルも、前記同様にプルダウン可変抵抗素子として示されており、前記図１、図１１〜図１３に示したような構成とされる。この通常セルの抵抗値は、前記実施例のような調整セルにより制御される。調整セルに接続される端子ＰＤ１１には、伝送線路Ｌ２の特性インピーダンスに対応した抵抗Ｒが設けられる。これにより、通常セルの抵抗値（受端抵抗値）は、上記抵抗Ｒに等しく制御され、結果として伝送線路Ｌ２の特性インピーダンスと整合されて、インピーダンス不整合等による反射等の問題が解消されて高速信号伝達が可能になる。
【００４６】
図１５には、この発明に係る半導体集積回路装置の入出力部の他の一実施例のブロック図が示されている。この実施例の通常セルは、前記図１４とは異なりプルアップ可変抵抗素子として示されており、前記図１０に示したような構成とされる。他の構成は、前記図１４と同様であるので説明を省略する。
【００４７】
図１６には、この発明に係る半導体集積回路装置の入出力部の更に他の一実施例のブロック図が示されている。この実施例の通常セルは、プルダウン可変抵抗素子及びプルアップ可変抵抗素子の両方が設けられる。つまり、通常セルは、第１，第２半導体集積回路装置ＬＳＩ１，ＬＳＩ２の端子ＰＤ１２，ＰＤ２２のそれぞれに対して例えば前記図１に示した受端抵抗回路と、図１０に示した受端抵抗回路の両方が設けられる。これらの２つの受端抵抗回路に対応した調整セルは、上記プルダウン受端抵抗回路に対応したものと、プルアップ受端抵抗回路に対応したものの２つが設けられる。これにより、受端抵抗回路の抵抗値設定に用いられる抵抗Ｒもプルアップ用とプルダンウ用の２つの端子ＰＤ１１Ｎ，ＰＤ１１Ｐ及びＰＤ２１Ｎ，ＰＤ２１Ｐにそれぞれ設けられる。
【００４８】
以上説明した本願発明においては、ＭＯＳＦＥＴのプロセスばらつきに関係なく受端抵抗の抵抗値を所望の抵抗値に高精度に設定できる。そして、ＬＳＩの実使用時に外部環境（温度、電圧）の変化が起きた場合、アナログ制御での受端抵抗で動的に調整を行う為、再調整が不要である。ＬＳＩの実使用時に受端抵抗の調整を行う必要がなく再調整も不要な為、システムの安定稼動が可能である。
【００４９】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、半導体集積回路装置ＬＳＩの信号端子が方形のチップの周辺部に分割されて配置され、それぞれの温度等が異なる可能性を持つ場合には、それぞれの予測される温度分布に対応して、あるいは電圧変動に対応して信号端子を複数に分割し、それぞれに対応して上記調整セルを設けて上記温度分布あるいは電圧変動部分に対応して通常セルの抵抗値を制御するものとしてもよい。前記デジタル制御を行う抵抗回路ＤＣ１，ＤＣ２等を構成するＭＯＳＦＥＴは、前記のように２の巾乗に対応してチャネル幅を異なることの他、可変抵抗特性が前記図２よりもより直線的になるようにそれぞれのチャネル幅を設定するものや使用するＭＯＳＦＥＴの数を増加又は減少させるもの等種々の実施形態を採ることができる。
【００５０】
前記スイッチＳＷの接点ａを通して供給せされる基準電圧は、前記電圧比較回路ＡＭＰに供給される基準電圧と等しくする必要はなく、ＭＯＳＦＥＴＱ１６の可変抵抗特性に合わせて適当に設定するものであってもよい。電圧比較回路ＡＭＰに供給される基準電圧ＶＲＥＦは、前記電源電圧ＶＤＤの中点電圧（ＶＤＤ／２）である必要はない。例えば、基準電圧ＶＲＥＦをＶＤＤ／３の電圧に設定すると、抵抗Ｒと受端抵抗の抵抗値比が２：１になるようにされる。つまり、受端抵抗回路の抵抗値は、抵抗Ｒの１／２の抵抗値に設定される。前記図１１の実施例の不揮発性メモリは、電気的に切断されるヒューズ手段やレーザー光線で切断されるヒューズ手段を用いるものであってもよい。
【産業上の利用可能性】
【００５１】
この発明は、受端抵抗を内蔵し、抵抗値を一定に保つ必要があるインターフエイス回路を備えた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００５２】
【図１】この発明に係る半導体集積回路装置に搭載される受端抵抗回路の一実施例の回路図である。
【図２】この発明に係る受端抵抗回路の動作を説明するための特性図である。
【図３】温度変化による受端抵抗変化量を説明するための特性図である。
【図４】電圧変化による受端抵抗変化量を説明するための特性図である。
【図５】この発明に係る受端抵抗回路の動作説明図である。
【図６】この発明に係る調整セルの等価回路図である。
【図７】図６の電圧比較回路ＡＭＰの入出力特性図である。
【図８】ＭＯＳＦＥＴのゲート，ソース間電圧Ｖgsとドレイン−ソース間電流Ｉdsの特性図である。
【図９】この発明の一実施例における第２動作での受端抵抗回路の抵抗特性図である。
【図１０】この発明に係る半導体集積回路装置に搭載される受端抵抗回路の他の一実施例の回路図である。
【図１１】この発明に係る半導体集積回路装置に搭載される受端抵抗回路の更に他の一実施例の回路図である。
【図１２】この発明に係る半導体集積回路装置に搭載される受端抵抗回路の更に他の一実施例の回路図である。
【図１３】この発明に係る半導体集積回路装置に搭載される受端抵抗回路の更に他の一実施例の回路図である。
【図１４】この発明に係る半導体集積回路装置の入出力部の一実施例のブロック図である。
【図１５】この発明に係る半導体集積回路装置の入出力部の他の一実施例のブロック図である。
【図１６】この発明に係る半導体集積回路装置の入出力部の更に他の一実施例のブロック図である。
【符号の説明】
【００５３】
ＡＭＰ…電圧比較回路、ＤＣ１…第１抵抗回路、ＡＣ１…第２抵抗回路、ＤＣ２…第３抵抗回路、ＡＣ２…第４抵抗回路、ＬＯＧＣ…論理制御回路、ＲＥＧ…レジスタ、Ｒ…抵抗、Ｃ…キャパシタ、ＳＷ…スイッチ、ＥＰＲＯＭ…不揮発性メモリ、
Ｑ１１〜Ｑ２６…ＭＯＳＦＥＴ、Ｑ１１０〜Ｑ２５０…スイッチＭＯＳＦＥＴ、
ＴＸ１，２…出力回路（ドライバ）、ＲＸ１，２…入力回路（レシーバ）
ＬＳ１１…第１半導体集積回路装置、ＬＳＩ２…第２半導体集積回路装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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