(57)【要約】【課題】ＴＦＴアレイ基板のアレイ検査において、各画素に対して個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させる。【解決手段】複数の画素にそれぞれ設けられた複数の第１ＴＦＴと、各第１ＴＦＴにそれぞれ接続された複数の補助容量と、複数の画素の間に互いに平行に延び、各第１ＴＦＴにそれぞれ接続された複数のソース線１６ａと、各ソース線１６ａにそれぞれ接続された複数の接続端子２１とを備えたＴＦＴアレイ基板であって、各接続端子２１にそれぞれ接続された複数の第２ＴＦＴ５ｂと、複数の第２ＴＦＴ５ｂの隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられ、その隣り合う各第２ＴＦＴ５ｂにそれぞれ接続された複数の検査端子２３と、各第２ＴＦＴ５ｂのオン／オフを制御して、各検査端子２３に接続されたＮ個の第２ＴＦＴ５ｂの１個をオン状態にする制御回路２５ａとを備えている。【選択図】図４
2009198590.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた複数の画素と、
上記各画素にそれぞれ設けられた複数の第１薄膜トランジスタと、
上記各第１薄膜トランジスタにそれぞれ接続された複数の補助容量と、
上記複数の画素の間に互いに平行に延びるように設けられ、上記各第１薄膜トランジスタにそれぞれ接続された複数のソース線と、
上記各ソース線にそれぞれ接続された複数の接続端子とを備えた薄膜トランジスタアレイ基板であって、
上記各接続端子にそれぞれ接続された複数の第２薄膜トランジスタと、
上記複数の第２薄膜トランジスタの隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられ、該隣り合う各第２薄膜トランジスタにそれぞれ接続された複数の検査端子と、
上記各第２薄膜トランジスタのオン／オフを制御して、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えていることを特徴とする薄膜トランジスタアレイ基板。
【請求項２】
請求項１に記載された薄膜トランジスタアレイ基板において、
上記制御回路は、互いに平行に延びるように設けられ上記各検査端子に接続されたＮ個の第２薄膜トランジスタにそれぞれ接続されたＮ本の制御信号線を備えていることを特徴とする薄膜トランジスタアレイ基板。
【請求項３】
請求項１に記載された薄膜トランジスタアレイ基板において、
上記制御回路は、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの隣り合う２個毎に設けられ該隣り合う各第２薄膜トランジスタにそれぞれ接続された複数の第３薄膜トランジスタと、互いに平行に延びるように設けられ上記隣り合う２個の第２薄膜トランジスタにそれぞれ接続された２本の第１制御信号線と、互いに平行に延びるように設けられ上記複数の第３薄膜トランジスタの隣り合う２個にそれぞれ接続された２本の第２制御信号線とを備えていることを特徴とする薄膜トランジスタアレイ基板。
【請求項４】
請求項３に記載された薄膜トランジスタアレイ基板において、
上記制御回路は、上記複数の第３薄膜トランジスタの隣り合う２個毎に設けられ該隣り合う各第３薄膜トランジスタにそれぞれ接続された複数の第４薄膜トランジスタと、互いに平行に延びるように設けられ上記複数の第４薄膜トランジスタの隣り合う２個にそれぞれ接続された２本の第３制御信号線とを備えていることを特徴とする薄膜トランジスタアレイ基板。
【請求項５】
請求項１に記載された薄膜トランジスタアレイ基板において、
上記各接続端子は、集積回路チップを接続するための端子であることを特徴とする薄膜トランジスタアレイ基板。
【請求項６】
請求項１に記載された薄膜トランジスタアレイ基板において、
上記各ソース線に交差する方向に互いに平行に延びるように設けられ、上記各第１薄膜トランジスタにそれぞれ接続された複数のゲート線を備え、
上記各ゲート線は、モノリシックに形成された駆動回路に接続されていることを特徴とする薄膜トランジスタアレイ基板。
【請求項７】
請求項１に記載された薄膜トランジスタアレイ基板において、
上記制御回路は、各々、正スイッチとして動作する複数の正スイッチ薄膜トランジスタと、各々、逆スイッチとして動作する複数の逆スイッチ薄膜トランジスタとのスイッチング制御により、上記各検査端子に接続されたＮ個の第２薄膜トランジスタがＡＮＤ回路としてそれぞれ機能するように構成されていることを特徴とする薄膜トランジスタアレイ基板。
【請求項８】
マトリクス状に設けられた複数の画素と、
上記各画素にそれぞれ設けられた複数の第１薄膜トランジスタと、
上記各第１薄膜トランジスタにそれぞれ接続された複数の補助容量と、
上記複数の画素の間に互いに平行に延びるように設けられ、上記各第１薄膜トランジスタにそれぞれ接続された複数のソース線と、
上記各ソース線にそれぞれ接続された複数の接続端子と、
上記各接続端子にそれぞれ接続された複数の第２薄膜トランジスタと、
上記複数の第２薄膜トランジスタの隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられ、該隣り合う各第２薄膜トランジスタにそれぞれ接続された複数の検査端子と、
上記各第２薄膜トランジスタのオン／オフを制御して、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えた薄膜トランジスタアレイ基板の検査方法であって、
上記制御回路に制御信号を入力することにより、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にするＴＦＴ制御ステップと、
上記各検査端子に検査信号を入力することにより、上記ＴＦＴ制御ステップでオン状態にされた各第２薄膜トランジスタに接続された接続端子、該接続端子に接続されたソース線、及び該ソース線に接続されたオン状態の上記第１薄膜トランジスタを介して、該第１薄膜トランジスタに接続された補助容量に電荷を書き込んだ後に、該補助容量に書き込まれた電荷を上記各検査端子から読み出して、上記各画素の欠陥の有無を検出する欠陥検出ステップとを備えることを特徴とする薄膜トランジスタアレイ基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板及びその検査方法に関し、特に、薄膜トランジスタアレイ基板のアレイ検査技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示パネルは、各々、画像の最小単位である複数の画素がマトリクス状に配列され、例えば、各画素毎に薄膜トランジスタ（以下、ＴＦＴと称する）及びそのＴＦＴに接続された画素電極をそれぞれ有するＴＦＴアレイ基板と、そのＴＦＴアレイ基板に対向して配置され共通電極を有する対向基板と、それらの両基板の間に封入された液晶層とを備えている。
【０００３】
この液晶表示パネルを検査する方法としては、例えば、ＴＦＴアレイ基板の全ての画素電極と、対向基板の共通電極とにそれぞれ検査用信号を入力して、全ての画素を点灯状態にすると共に、液晶表示パネルの背面からバックライトからの光を当てることにより、欠陥のある画素（欠陥画素）を検出して、検査を行う点灯検査が広く知られている。
【０００４】
上記点灯検査では、検出された欠陥画素などにより、液晶表示パネルが不良と判断されると、その液晶表示パネルを構成していた対向基板などが無駄になってしまうので、近年、ＴＦＴアレイ基板をパネル状態でなく基板状態で検査する電荷検出法などのアレイ検査が注目されている。ここで、電荷検出法では、ＴＦＴアレイ基板の全画素に実動作と同様な電荷を書き込み、所定の時間経過した後に、その書き込まれた電荷を読み出し、その変化から各画素の正常・不良を判定する。
【０００５】
例えば、特許文献１には、表示を制御するための複数の薄膜制御素子に接続された端子パッドを備えた配線を個々に延長配線を介して非表示領域において延長し、各延長配線にスイッチング素子を介して検査用の端子パッド部を形成してなる表示装置が開示されている。そして、これによれば、スイッチング素子で検査用の端子パッドの導通を切り替えて、導通させた場合に通電して薄膜制御素子の検査ができる、と記載されている。
【０００６】
また、特許文献２には、複数のデータ線に、検査用の表示信号の供給をスイッチングするための検査用スイッチング素子が個別に接続され、各検査用スイッチング素子には、検査用スイッチング素子を介してデータ線に検査用の表示信号を供給する検査用表示信号線が共通に配設されると共に、検査用スイッチング素子を導通・遮断する制御信号を入力する制御信号線が、隣接するデータ線に異なる制御信号が入力されるように複数本配設されたアクティブマトリクス型液晶表示パネルが開示されている。そして、これによれば、工程数を増やすことなく、信号系統間のリーク欠陥を識別可能で、かつデータ線間のリークも目視にて検出可能な液晶表示パネルを提供することができる、と記載されている。
【０００７】
また、特許文献３には、複数の検査用端子が所定のルールに従って複数の列に並ぶように配列された液晶表示パネルが開示されている。そして、これによれば、導電ラバーなどの簡易な帯状検査用端子を用いた検査装置により電極の断線、短絡などの検査が可能になるため、ピンタイプのプローブを使用するものに比べて、構造が簡単で安価な検査装置を用いた中間機能検査を行うことができる、と記載されている。
【０００８】
また、特許文献４には、表示基板上に形成された液晶表示部と、表示基板上に形成された信号線及び走査線と、表示基板上に形成され信号線及び走査線の一部又は全てを入力として所定の論理演算を行い、入力に対し出力の数を減少させる論理回路と、論理回路の出力信号を外部に取り出すための検査端子とを具備してなる液晶表示装置が開示されている。そして、これによれば、駆動ＩＣの動作テスト、実装検査、及び液晶表示部の検査を容易に行うことができる、と記載されている。
【特許文献１】特開２００５−２４１９８８号公報
【特許文献２】特開平１１−３３８３７６号公報
【特許文献３】特開２００６−２１５３０２号公報
【特許文献４】特開平５−２６５０２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、集積回路チップのベアチップがガラス基板に実装されたＣＯＧ（Chip On Glass）実装構造を有するＴＦＴアレイ基板を検査する際には、ベアチップの底面に配置された複数のバンプにそれぞれ対応してＴＦＴアレイ基板上に設けられた複数の接続端子に対し、針状のプローブピンをそれぞれ当接させる必要がある。ここで、一般的なＣＯＧ実装構造を有するＴＦＴアレイ基板では、上記複数の接続端子の端子間ピッチが４０μｍ〜６０μｍと狭くなっており、その狭いピッチで配置された複数の接続端子に、各々、極細に形成された複数のプローブピンをそれぞれ確実に当接させる必要があるので、検査効率の低下を招くおそれがある。
【００１０】
なお、上記各特許文献では、各画素を点灯させる点灯検査を想定しており、ＴＦＴアレイ基板に対するアレイ検査を想定していないので、例えば、特許文献１では、複数の画素に対して検査用の端子パッド部を介して電荷を一括して書き込むことができるものの、書き込まれた電荷を個別に読み出すことが不可能と考えられ、また、特許文献２〜４では、特定の画素に対する書き込み及び読み出しが不可能と考えられる。なお、特許文献４では、チップ実装後の液晶表示装置から出力される信号を論理回路により減らして受け取って検査するだけの簡易的な検査になってしまうと考えられる。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、薄膜トランジスタアレイ基板のアレイ検査において、各画素に対して個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、各接続端子にそれぞれ接続された複数の第２薄膜トランジスタに対して隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられた複数の検査端子と、各第２薄膜トランジスタのオン／オフを制御して各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えるようにしたものである。
【００１３】
具体的に本発明に係る薄膜トランジスタアレイ基板は、マトリクス状に設けられた複数の画素と、上記各画素にそれぞれ設けられた複数の第１薄膜トランジスタと、上記各第１薄膜トランジスタにそれぞれ接続された複数の補助容量と、上記複数の画素の間に互いに平行に延びるように設けられ、上記各第１薄膜トランジスタにそれぞれ接続された複数のソース線と、上記各ソース線にそれぞれ接続された複数の接続端子とを備えた薄膜トランジスタアレイ基板であって、上記各接続端子にそれぞれ接続された複数の第２薄膜トランジスタと、上記複数の第２薄膜トランジスタの隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられ、該隣り合う各第２薄膜トランジスタにそれぞれ接続された複数の検査端子と、上記各第２薄膜トランジスタのオン／オフを制御して、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えていることを特徴とする。
【００１４】
上記の構成によれば、薄膜トランジスタアレイ基板が、各接続端子にそれぞれ接続された複数の第２薄膜トランジスタに対して隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられた複数の検査端子と、各第２薄膜トランジスタのオン／オフを制御して各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えているので、例えば、制御回路に制御信号を入力することにより、各検査端子に接続されたＮ個の第２薄膜トランジスタの１個がオン状態になる。このとき、各検査端子に検査信号を入力することにより、オン状態にされた各第２薄膜トランジスタに接続された接続端子、その接続端子に接続されたソース線、及びそのソース線に接続されたオン状態の第１薄膜トランジスタを介して、その第１薄膜トランジスタに接続された補助容量に電荷を書き込んだ後に、その補助容量に書き込まれた電荷を読み出すことが可能になる。そのため、各画素に対して個別の書き込み及び読み出しを行うことにより、各画素の欠陥の有無を検出することが可能になる。また、検査信号を入出力する各検査端子が複数の第２薄膜トランジスタの隣り合うＮ個毎に設けられているので、アレイ検査時にプローブピンを当接させる端子の個数が少なくなると共に、各検査端子を、例えば、各接続端子の幅のＮ倍程度に大きく設計することが可能になる。これにより、セル当たりのプロービングピンを減ずることが可能になるので、同時計測するセル数の増加により、基板当たりでのプローブピンを当接させる回数が少なくなると共に、各検査端子に当接するプローブピンを従来よりも太く設計することが可能になるので、プローピングピンの強度が高くなり、その交換頻度の低減化が図られ、検査の効率が向上することになる。したがって、薄膜トランジスタアレイ基板のアレイ検査において、各画素に対する個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることが可能になる。
【００１５】
上記制御回路は、互いに平行に延びるように設けられ上記各検査端子に接続されたＮ個の第２薄膜トランジスタにそれぞれ接続されたＮ本の制御信号線を備えていてもよい。
【００１６】
上記の構成によれば、例えば、Ｎ本の制御信号線の１本に制御信号を入力することにより、各検査端子に接続されたＮ個の第２薄膜トランジスタの１個が具体的にオン状態になる。
【００１７】
上記制御回路は、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの隣り合う２個毎に設けられ該隣り合う各第２薄膜トランジスタにそれぞれ接続された複数の第３薄膜トランジスタと、互いに平行に延びるように設けられ上記隣り合う２個の第２薄膜トランジスタにそれぞれ接続された２本の第１制御信号線と、互いに平行に延びるように設けられ上記複数の第３薄膜トランジスタの隣り合う２個にそれぞれ接続された２本の第２制御信号線とを備えていてもよい。
【００１８】
上記の構成によれば、例えば、２本の第１制御信号線の一方に制御信号を入力することにより、隣り合う第２薄膜トランジスタの一方がオン状態になり、また、２本の第２制御信号線の一方に制御信号を入力することにより、隣り合う第３薄膜トランジスタの一方がオン状態になるので、各検査端子に接続された隣り合う４個の第２薄膜トランジスタのうち、１個が具体的にオン状態になる。
【００１９】
上記制御回路は、上記複数の第３薄膜トランジスタの隣り合う２個毎に設けられ該隣り合う各第３薄膜トランジスタにそれぞれ接続された複数の第４薄膜トランジスタと、互いに平行に延びるように設けられ上記複数の第４薄膜トランジスタの隣り合う２個にそれぞれ接続された２本の第３制御信号線とを備えていてもよい。
【００２０】
上記の構成によれば、例えば、２本の第１制御信号線の一方に制御信号を入力することにより、隣り合う第２薄膜トランジスタの一方がオン状態になり、また、２本の第２制御信号線の一方に制御信号を入力することにより、隣り合う第３薄膜トランジスタの一方がオン状態になり、さらに、２本の第３制御信号線の一方に制御信号を入力することにより、隣り合う第４薄膜トランジスタの一方がオン状態になるので、各検査端子に接続された隣り合う８個の第２薄膜トランジスタのうち、１個が具体的にオン状態になる。
【００２１】
ここで、制御回路を構成するトランジスタとしては、画素欠陥の計測目的とした電荷の充電／放電をするための電流のオン／オフを制御する型（以下、電流制御型と称する）のトランジスタ、及び電流制御型のトランジスタのゲートの電圧を制御する型（以下、電圧制御型と称する）のトランジスタを用いることが可能である。すなわち、上記各第３薄膜トランジスタ及び各第４薄膜トランジスタとして、全て電流制御型のトランジスタを用いてもよいが、特性の許す範囲内において、電流制御型及び電圧制御型のトランジスタを適宜組み合わせて用いてもよい。
【００２２】
上記各接続端子は、集積回路チップを接続するための端子であってもよい。
【００２３】
上記の構成によれば、アレイ検査時に用いるプローブピンを、一般的に端子間のピッチが狭いＣＯＧ実装用の各接続端子でなく、各検査端子に当接させることになるので、本発明の作用効果が具体的に奏される。
【００２４】
上記各ソース線に交差する方向に互いに平行に延びるように設けられ、上記各第１薄膜トランジスタにそれぞれ接続された複数のゲート線を備え、上記各ゲート線は、モノリシックに形成された駆動回路に接続されていてもよい。
【００２５】
上記の構成によれば、各ゲート線がモノリシックに形成された駆動回路に接続されているので、アレイ検査する際には、その駆動回路から供給されるゲート信号により、各第１薄膜トランジスタが具体的にオン状態になる。
【００２６】
上記制御回路は、各々、正スイッチとして動作する複数の正スイッチ薄膜トランジスタと、各々、逆スイッチとして動作する複数の負スイッチ薄膜トランジスタとのスイッチング制御により、上記各検査端子に接続されたＮ個の第２薄膜トランジスタがＡＮＤ回路としてそれぞれ機能するように構成されていてもよい。
【００２７】
上記の構成によれば、例えば、正スイッチ（”１”）として動作する３個の正スイッチ薄膜トランジスタ、及び逆スイッチ（”０”）として動作する３個の負スイッチ薄膜トランジスタを用いて、各検査端子に接続された隣り合う８個の第２薄膜トランジスタ（ＡＮＤ回路）が、それぞれ、”１１１”、”１１０”、”１０１”、”１００”、”０１１”、”０１０”、”００１”及び”０００”に制御されるので、各検査端子に接続された隣り合う８個の第２薄膜トランジスタのうち、１個が具体的にオン状態になる。
【００２８】
また、本発明に係る薄膜トランジスタアレイ基板の検査方法は、マトリクス状に設けられた複数の画素と、上記各画素にそれぞれ設けられた複数の第１薄膜トランジスタと、上記各第１薄膜トランジスタにそれぞれ接続された複数の補助容量と、上記複数の画素の間に互いに平行に延びるように設けられ、上記各第１薄膜トランジスタにそれぞれ接続された複数のソース線と、上記各ソース線にそれぞれ接続された複数の接続端子と、上記各接続端子にそれぞれ接続された複数の第２薄膜トランジスタと、上記複数の第２薄膜トランジスタの隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられ、該隣り合う各第２薄膜トランジスタにそれぞれ接続された複数の検査端子と、上記各第２薄膜トランジスタのオン／オフを制御して、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えた薄膜トランジスタアレイ基板の検査方法であって、上記制御回路に制御信号を入力することにより、上記各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にするＴＦＴ制御ステップと、上記各検査端子に検査信号を入力することにより、上記ＴＦＴ制御ステップでオン状態にされた各第２薄膜トランジスタに接続された接続端子、該接続端子に接続されたソース線、及び該ソース線に接続されたオン状態の上記第１薄膜トランジスタを介して、該第１薄膜トランジスタに接続された補助容量に電荷を書き込んだ後に、該補助容量に書き込まれた電荷を上記各検査端子から読み出して、上記各画素の欠陥の有無を検出する欠陥検出ステップとを備えることを特徴とする。
【００２９】
上記の方法によれば、薄膜トランジスタアレイ基板が、各接続端子にそれぞれ接続された複数の第２薄膜トランジスタに対して隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられた複数の検査端子と、各第２薄膜トランジスタのオン／オフを制御して各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えているので、ＴＦＴ制御ステップにおいて、制御回路に制御信号を入力することにより、各検査端子に接続されたＮ個の第２薄膜トランジスタの１個がオン状態になり、欠陥検出ステップにおいて、各検査端子に検査信号を入力することにより、ＴＦＴ制御ステップでオン状態にされた各第２薄膜トランジスタに接続された接続端子、その接続端子に接続されたソース線、及びそのソース線に接続されたオン状態の第１薄膜トランジスタを介して、その第１薄膜トランジスタに接続された補助容量に電荷を書き込んだ後に、その補助容量に書き込まれた電荷を各検査端子から読み出すことが可能になる。そのため、欠陥検出ステップでは、各画素に対して個別の書き込み及び読み出しを行うことにより、各画素の欠陥の有無を検出することが可能になる。また、検査信号を入出力する各検査端子が複数の第２薄膜トランジスタの隣り合うＮ個毎に設けられているので、アレイ検査時にプローブピンを当接させる端子の個数が少なくなると共に、各検査端子を、例えば、各接続端子の幅のＮ倍程度に大きく設計することが可能になる。これにより、セル当たりのプロービングピンを減ずることが可能になるので、同時計測するセル数の増加により、基板当たりでのプローブピンを当接させる回数が少なくなると共に、各検査端子に当接するプローブピンを従来よりも太く設定することが可能になるので、プローピングピンの強度が高くなり、その交換頻度の低減化が図られ、検査の効率が向上することになる。したがって、薄膜トランジスタアレイ基板のアレイ検査において、各画素に対する個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることが可能になる。
【発明の効果】
【００３０】
本発明によれば、各接続端子にそれぞれ接続された複数の第２薄膜トランジスタに対して隣り合うＮ（Ｎは、２以上の自然数）個毎に設けられた複数の検査端子と、各第２薄膜トランジスタのオン／オフを制御して各検査端子に接続されたＮ個の第２薄膜トランジスタの１個をオン状態にする制御回路とを備えているので、薄膜トランジスタアレイ基板のアレイ検査において、各画素に対して個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３２】
《発明の実施形態１》
図１〜図５は、本発明に係るＴＦＴアレイ基板及びその検査方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴアレイ基板３０の平面図である。また、図２は、ＴＦＴアレイ基板３０の各画素を拡大した平面図であり、図３は、図２中のIII−III線に沿ったＴＦＴアレイ基板３０の断面図である。
【００３３】
ＴＦＴアレイ基板３０は、図１及び図２に示すように、マトリクス状に設けられた複数の画素Ｐと、各画素Ｐにそれぞれ設けられた画素電極１８と、各画素電極１８にそれぞれ接続された複数の第１ＴＦＴ５ａと、各第１ＴＦＴ５ａにそれぞれ接続された複数の補助容量３と、各画素電極１８の間に互いに平行に延びるように設けられた複数のソース線１６ａと、各画素電極１８の間に各ソース線１６ａに直交する方向に互いに平行に延びるように設けられた複数の容量線１４ｂと、各容量線１４ｂの間に互いに平行に延びるように設けられた複数のゲート線１４ａとを備えている。
【００３４】
各画素電極１８は、画像の最小単位である画素Ｐを構成し、マトリクス状に配置されることにより、画像表示を行う表示領域Ｄを構成している。
【００３５】
各第１ＴＦＴ５ａは、図２及び図３に示すように、ガラス基板などの絶縁基板１０にベースコート膜１１を介して設けられた半導体層１２ａと、半導体層１２ａを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられたゲート電極（１４ａ）と、ゲート電極（１４ａ）を覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に設けられたソース電極（１６ａ）及びドレイン電極１６ｂとを備えている。さらに、第１層間絶縁膜１５上には、図３に示すように、ソース電極（１６ａ）及びドレイン電極１６ｂを覆うように第２層間絶縁膜１７が設けられている。そして、第２層間絶縁膜１７上には、図３に示すように、複数の画素電極１８がマトリクス状に設けられている。ここで、ゲート電極（１４ａ）は、図２に示すように、各ゲート線１４ａが側方に突出した部分である。また、ソース電極（１６ａ）は、図２及び図３に示すように、各ソース線１６ａの一部であり、ゲート絶縁膜１３及び第１層間絶縁膜１５の積層膜に形成されたコンタクトホールＣ１を介して半導体層１２ａに接続されている。さらに、ドレイン電極１６ｂは、図２及び図３に示すように、ゲート絶縁膜１３及び第１層間絶縁膜１５の積層膜に形成されたコンタクトホールＣ２を介して半導体層１２ａに接続されていると共に、第２層間絶縁膜１７に形成されたコンタクトホールＣ３を介して各画素電極１８に接続されている。
【００３６】
各補助容量３は、図２及び図３に示すように、ガラス基板などの絶縁基板１０にベースコート膜１１を介して設けられた半導体層１２ａと、半導体層１２ａを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられた容量線１４ｂとを備えている。
【００３７】
また、ＴＦＴアレイ基板３０は、図１に示すように、図中左辺に各ゲート線１４ａが接続されモノリシックに形成されたゲートドライバ２６が設けられ、図中下辺に各ソース線１６ａが接続されてソースドライバとして機能する集積回路チップのベアチップが実装される実装領域２８、並びにゲートドライバ２６及び実装領域２８から引き出された複数の入力端子２７が設けられている。
【００３８】
ここで、図４は、ＴＦＴアレイ基板３０の実装領域２８の平面図であり、図５は、図４中のV−V線に沿ったＴＦＴアレイ基板３０の断面図である。
【００３９】
実装領域２８には、図４に示すように、各ソース線１６ａの端部にそれぞれ接続された複数の接続端子２１と、各接続端子２１にそれぞれ接続された複数の第２ＴＦＴ５ｂと、隣り合う８個の第２ＴＦＴ５ｂ毎に設けられ、それらの８個の第２ＴＦＴ５ｂにそれぞれ接続された複数の検査端子２３と、互いに平行に延びるように設けられ各検査端子２３に接続された８個の第２ＴＦＴ５ｂにそれぞれ接続された８本の制御信号線１６ｅとを備えている。ここで、各制御信号線１６ｅは、各第２ＴＦＴ５ｂのオン／オフを制御して、各検査端子２３に接続された８個の第２ＴＦＴ５ｂの１個をオン状態にする制御回路２５ａである。また、各制御信号線１６ｅは、その端部に入力端子２２を備えている。
【００４０】
各第２ＴＦＴ５ｂは、図４及び図５に示すように、絶縁基板１０にベースコート膜１１を介して設けられた半導体層１２ｂと、半導体層１２ｂを覆うように設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられたゲート電極１４ｄ、各接続端子２１に接続された第１導電層１４ｃ、及び共通の検査端子２３に接続された第２導電層１４ｅと、ゲート電極１４ｄ、第１導電層１４ｃ及び第２導電層１４ｅを覆うように設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に設けられたソース電極１６ｃ及びドレイン電極１６ｄとを備えている。ここで、ゲート電極１４ｄは、図４に示すように、第１層間絶縁膜１５に形成されたコンタクトホールＣ８を介して各制御信号線１６ｅに接続されている。また、ソース電極１６ｃは、ゲート絶縁膜１３及び第１層間絶縁膜１５の積層膜に形成されたコンタクトホールＣ５を介して半導体層１２ｂに接続されていると共に、第１層間絶縁膜１５に形成されたコンタクトホールＣ７を介して第２導電層１４ｅに接続されている。さらに、ドレイン電極１６ｄは、ゲート絶縁膜１３及び第１層間絶縁膜１５の積層膜に形成されたコンタクトホールＣ４を介して半導体層１２ｂに接続されていると共に、第１層間絶縁膜１５に形成されたコンタクトホールＣ６を介して第１導電層１４ｃに接続されている。
【００４１】
各接続端子２１は、実装領域２８に実装されるベアチップの底面に配列された複数のバンプに重畳するように設けられている。また、各検査端子２３の幅は、各接続端子２１の幅の８倍程度（例えば、端子間ピッチが３００μｍ〜５００μｍ）に設計されている。なお、各接続端子２１、各入力端子２２及び各検査端子２３は、例えば、各ゲート線１４ａなどを構成する金属導電膜、各ソース線１６ａなどを構成する金属導電膜、及び各画素電極１８を構成する透明導電膜の積層膜により構成されている。
【００４２】
上記構成のＴＦＴアレイ基板３０は、カラーフィルター層及び共通電極を有する対向基板（不図示）と、それらの両基板の間に封入された液晶層（不図示）と共に、アクティブマトリクス駆動型の液晶表示パネルを構成する。
【００４３】
次に、ＴＦＴアレイ基板３０の製造方法について一例を挙げて説明する。
【００４４】
まず、ガラス基板などの絶縁基板１０の基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜を成膜してベースコート膜１１を形成する。
【００４５】
続いて、ベースコート膜１１が形成され基板全体に、原料ガスとしてジシランなどを用いて、プラズマＣＶＤ法により、アモルファスシリコン膜を成膜した後、レーザ光の照射などによる加熱処理を行ってポリシリコン膜に変成する。その後、そのポリシリコン膜をフォトリソグラフィによりパターニングして半導体層１２ａ及び１２ｂを形成する。
【００４６】
さらに、半導体層１２ａ及び１２ｂが形成された基板全体に、プラズマＣＶＤ法により、酸化シリコン膜を成膜してゲート絶縁膜１３を形成する。
【００４７】
そして、ゲート絶縁膜１３上の基板全体に、スパッタリング法により、窒化タンタル膜及びタングステン膜を順次成膜し、その後、ＰＥＰ技術により、パターニングしてゲート線（ゲート電極）１４ａ及び１４ｄ、容量線１４ｂ、第１導電層１４ｃ、並びに第２導電層１４ｅを形成する。
【００４８】
続いて、ゲート電極（１４ａ）及び１４ｄをマスクとして、ゲート絶縁膜１３を介して半導体層１２ａ及び１２ｂにリン又はボロンをドープして、ゲート電極１４ａ及び１４ｄに重なる部分にチャネル領域、その外側にソース領域及びドレイン領域を形成し、その後、加熱処理を行い、ドープしたリン又はボロンの活性化処理を行う。なお、半導体層１２ａの容量線１４ｂに重なる領域については、容量線１４ｂを形成する前に、別途、リン又はボロンをドープする。
【００４９】
さらに、ゲート線（ゲート電極）１４ａ及び１４ｄ、容量線１４ｂ、第１導電層１４ｃ、並びに第２導電層１４ｅが形成された基板全体に、プラズマＣＶＤ法により、窒化シリコン膜及び酸化シリコン膜を順に成膜して第１層間絶縁膜１５を形成する。
【００５０】
その後、第１層間絶縁膜１５、及びゲート絶縁膜１３と第１層間絶縁膜１５との積層膜を部分的にエッチング除去して、コンタクトホールＣ１、Ｃ２、Ｃ４〜Ｃ８を形成する。
【００５１】
そして、第１層間絶縁膜１５上の基板全体に、スパッタリング法により、チタン膜、アルミニウム膜及びチタン膜を順次成膜し、その後、フォトリソグラフィによりパターニングして、ソース線（ソース電極）１６ａ及び１６ｃ、ドレイン電極１６ｂ及び１６ｄ、並びに各制御信号線１６ｅを形成する。
【００５２】
続いて、加熱処理を行い、半導体層１２ａ及び１２ｂを水素化して、そのダングリングボンドを終端化する。
【００５３】
さらに、ソース線（ソース電極）１６ａ及び１６ｃ、ドレイン電極１６ｂ及び１６ｄ、並びに各制御信号線１６ｅが形成された基板全体に、アクリル樹脂などをスピンコーティング法で塗布して、第２層間絶縁膜１７を形成する。
【００５４】
その後、第２層間絶縁膜１７を部分的にエッチング除去して、コンタクトホールＣ３を形成する。
【００５５】
最後に、第２層間絶縁膜１７が形成された基板全体に、スパッタリング法により、ＩＴＯ（Indium Tin Oxide）膜を成膜した後、フォトリソグラフィによりパターニングして、画素電極１８を形成する。
【００５６】
以上のようにして、ＴＦＴアレイ基板３０を製造することができる。
【００５７】
次に、ＴＦＴアレイ基板３０の検査方法について説明する。なお、本実施形態の検査方法は、ＴＦＴ制御ステップ及び欠陥検出ステップを備える。
【００５８】
＜ＴＦＴ制御ステップ＞
各入力端子２２及び各検査端子２３に複数のプローブピンをそれぞれ当接させた後に、８個並んだ入力端子２２（図４参照）の１個に制御信号を各プローブピンを介して入力することにより、各検査端子２３に接続された８個の第２ＴＦＴ５ｂの１個をオン状態にする。なお、図４では、各入力端子２２が紙面の制約上小さく図示されているが、各入力端子２２は、各検査端子２３のピッチとの均衡を考慮してほぼ等間隔に配置することが好ましく、配置する空間の許す範囲内において、実装領域２８の外側の領域に比較的大きく設計されても構わない。
【００５９】
＜欠陥検出ステップ＞
上記ＴＦＴ制御ステップが行われたＴＦＴアレイ基板３０に対して、各検査端子２３に各プローブピンを介して検査ソース信号を入力することにより、オン状態にされた各第２ＴＦＴ５ｂに接続された接続端子２１、その接続端子２１に接続されたソース線１６ａ、及びそのソース線１６ａに接続され、ゲートドライバ２６からのゲート検査信号によりオン状態にされた第１ＴＦＴ５ａを介して、その第１ＴＦＴ５ａに接続された補助容量３に電荷を書き込んだ後に、その補助容量３に書き込まれた電荷を読み出して、各画素Ｐの欠陥の有無を検出する。ここで、欠陥画素がない領域では、各画素Ｐで読み出される電荷量がほぼ均一に検出され、また、欠陥画素がない領域では、欠陥画素の電荷量がその周囲の各画素Ｐの電荷量と異なって検出される。したがって、検出される電荷量の相対値によって欠陥の有無、位置及び性質などを識別することができる。
【００６０】
以上のようにして、ＴＦＴアレイ基板３０を検査することができる。
【００６１】
以上説明したように、本実施形態のＴＦＴアレイ基板３０及びその検査方法によれば、各接続端子２１にそれぞれ接続された複数の第２ＴＦＴ５ｂに対して隣り合う８個毎に設けられた複数の検査端子２３と、各第２ＴＦＴ５ｂのオン／オフを制御して各検査端子２３に接続された８個の第２ＴＦＴ５ｂの１個をオン状態にする制御回路２５ａとして、８本の制御信号線１６ｅを備えているので、ＴＦＴ制御ステップにおいて、各制御信号線１６ｅに制御信号を入力することにより、各検査端子２３に接続された８個の第２ＴＦＴ５ｂの１個がオン状態になり、欠陥検出ステップにおいて、各検査端子２３に検査ソース信号を入力することにより、ＴＦＴ制御ステップでオン状態にされた各第２ＴＦＴ５ｂに接続された接続端子２１、その接続端子２１に接続されたソース線１６ａ、及びそのソース線１６ａに接続されたオン状態の第１ＴＦＴ５ａを介して、その第１ＴＦＴ５ａに接続された補助容量３に電荷を書き込んだ後に、その補助容量３に書き込まれた電荷を読み出すことができる。そのため、欠陥検出ステップでは、各画素Ｐに対して個別の書き込み及び読み出しを行うことにより、各画素Ｐの欠陥の有無を検出することができる。また、検査ソース信号を入出力する各検査端子２３が複数の第２ＴＦＴ５ｂの隣り合う８毎に設けられているので、アレイ検査時にプローブピンを当接させる端子の個数が少なくなると共に、各検査端子２３を、例えば、各接続端子２１の幅の８倍程度に大きく設計することができる。これにより、プローブピンを当接させる回数が少なくなると共に、各検査端子に当接するプローブピンを従来よりも太く設定することができるので、検査の効率を向上させることができる。したがって、ＴＦＴアレイ基板のアレイ検査において、各画素に対する個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることができる。
【００６２】
また、本実施形態では、８個の接続端子２１を１個の検査端子２３に集約させる構成を例示したが、本発明は、Ｎ（Ｎは、２以上の自然数）個の接続端子を１個の検査端子に集約させる構成に適用することができる。
【００６３】
《発明の実施形態２》
図６は、本実施形態のＴＦＴアレイ基板を構成する制御回路２５ｂの平面図である。なお、以下の各実施形態において、図１〜図５と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００６４】
上記実施形態１では、制御回路２５ａとして、８本の制御信号線１６ｅを例示したが、本実施形態では、制御回路２５ｂとして、２本の第１制御信号線１６ｅａ、２本の第２制御信号線１６ｅｂ、２本の第３制御信号線１６ｅｃ、複数の第３ＴＦＴ５ｃ、及び複数の第４ＴＦＴ５ｄを例示する。
【００６５】
具体的に実装領域２８には、図６に示すように、制御回路２５ｂとして、各検査端子２３に集約された８個の第２ＴＦＴ５ｂの隣り合う２個毎に設けられ、その隣り合う各第２ＴＦＴ５ｂのソース電極１６ｃにそれぞれ第２導電層１４ｅを介してそのソース電極１６ｃに接続された複数の第３ＴＦＴ５ｃと、互いに平行に延びるように設けられ、その隣り合う２個の第２ＴＦＴ５ｂのゲート電極１４ｄにそれぞれ接続された２本の第１制御信号線１６ｅａと、互いに平行に延びるように設けられ、それらの複数の第３ＴＦＴ５ｃの隣り合う２個のゲート電極１４ｄにそれぞれ接続された２本の第２制御信号線１６ｅｂと、複数の第３ＴＦＴ５ｃの隣り合う２個毎に設けられ、その隣り合う各第３ＴＦＴ５ｃのドレイン電極１６ｄにそれぞれ第３導電層１４ｆを介してそのドレイン電極１６ｄに接続され、そのソース電極１６ｃが第４導電層１４ｇを介して検査端子２３に接続された複数の第４ＴＦＴ５ｄと、互いに平行に延びるように設けられ、それらの複数の第４ＴＦＴ５ｄの隣り合う２個のゲート電極１４ｄにそれぞれ接続された２本の第３制御信号線１６ｅｃとを備えている。また、各制御信号線１６ｅａ〜ｅｃは、その端部に入力端子２２ａ〜２２ｃをそれぞれ備えている。なお、各第３ＴＦＴ５ｃ及び各第４ＴＦＴ５ｄの構成は、上記実施形態１で説明した各第２ＴＦＴ５ｂの構成と実質的に同じである。また、各第３ＴＦＴ５ｃと各第４ＴＦＴ５ｄとを接続する第３導電層１４ｆ、及び各第４ＴＦＴ５ｄと各検査端子２３とを接続する第４導電層１４ｇは、ゲート電極１４ｄと同一層に同一材料により形成される。
【００６６】
そして、本実施形態のＴＦＴアレイ基板を検査する際には、ＴＦＴ制御ステップにおいて、各入力端子２２ａ〜２２ｃ及び各検査端子２３に複数のプローブピンをそれぞれ当接させた後に、各入力端子２２ａ〜２２ｃの一方に制御信号を各プローブピンを介して入力することにより、２本の第１制御信号線１６ｅａの一方に制御信号が入力されて、隣り合う第２ＴＦＴ５ｂの一方がオン状態になり、また、２本の第２制御信号線１６ｅｂの一方に制御信号が入力されて、隣り合う第３ＴＦＴ５ｃの一方がオン状態になり、さらに、２本の第３制御信号線１６ｅｃの一方に制御信号が入力されて、隣り合う第４ＴＦＴ５ｄの一方がオン状態になるので、各検査端子２３に接続された隣り合う８個の第２ＴＦＴ５ｂのうち、１個がオン状態になる。
【００６７】
以上説明したように、本実施形態のＴＦＴアレイ基板及びその検査方法によれば、各接続端子２１にそれぞれ接続された複数の第２ＴＦＴ５ｂに対して隣り合う８個毎に設けられた複数の検査端子２３と、各第２ＴＦＴ５ｂのオン／オフを制御して各検査端子２３に集約された８個の第２ＴＦＴ５ｂの１個をオン状態にする制御回路として、２本の第１制御信号線１６ｅａ、２本の第２制御信号線１６ｅｂ、２本の第３制御信号線１６ｅｃ、複数の第３ＴＦＴ５ｃ、及び複数の第４ＴＦＴ５ｄを備えているので、上記実施形態１と同様に、ＴＦＴアレイ基板のアレイ検査において、各画素に対する個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることができる。
【００６８】
《発明の実施形態３》
図７は、本実施形態のＴＦＴアレイ基板を構成する制御回路２５ｃの平面図である。
【００６９】
上記実施形態２では、電流制御型の各第２ＴＦＴ５ｂ、並びに制御回路２５ｂとして、電流制御型の各第３ＴＦＴ５ｃ及び各第４ＴＦＴ５ｄと、各制御信号線１６ｅａ、１６ｅｂ及び１６ｅｃとを例示したが、本実施形態では、図７に示すように、電流制御型の第２ＴＦＴ５ｘ、並びに制御回路２５ｃとして、電圧制御型の正スイッチＴＦＴ５ｎｐ、及び逆スイッチＴＦＴ５ｐｎと、それらを接続するための制御信号線１４ｈｘ、１４ｈｙ、１４ｈｚ、１４ｎａ、１４ｎｂ、１４ｐａ、１４ｐｂ、１６ｆｘｎ、１６ｆｙｎ、１６ｆｚｎ、１６ｆｘｐ、１６ｆｙｐ、１６ｆｚｐ、１６ｆａ、１６ｆｂ、１６ｆｄ、１６ｘ、１６ｙ及び１６ｚとを例示する。なお、制御信号線１４ｈｘ、１４ｈｙ、１４ｈｚ、１４ｎａ、１４ｎｂ、１４ｐａ及び１４ｐｂは、上記実施形態１で説明したゲート電極１４ｄと同一層に同一材料により形成される。また、制御信号線１６ｆｘｎ、１６ｆｙｎ、１６ｆｚｎ、１６ｆｘｐ、１６ｆｙｐ、１６ｆｚｐ、１６ｆａ、１６ｆｂ、１６ｆｄ、１６ｘ、１６ｙ及び１６ｚは、上記実施形態１で説明したソース電極１６ｃと同一層に同一材料により形成される。
【００７０】
具体的に制御回路２５ｃは、図７に示すように、各検査端子２３に集約された８個のＡＮＤ回路として機能する各第２ＴＦＴ５ｘを、３個の正スイッチＴＦＴ５ｎｐと、そのＮＯＴ回路として機能する３個の逆スイッチＴＦＴ５ｐｎとによりスイッチ制御するように構成されている。すなわち、８個のＡＮＤ回路は、動作用電源に接続される入力端子２２Ｖｈ（オン）及び２２Ｖｌ（オフ）を介する正スイッチ（”１”）及び逆スイッチ（”０”）の動作により、それぞれ、”１１１”、”１１０”、”１０１”、”１００”、”０１１”、”０１０”、”００１”及び”０００”に制御されるように構成されている。
【００７１】
そして、本実施形態のＴＦＴアレイ基板を検査する際には、各入力端子２２ｘ〜２２ｚ、２２Ｖｈ及び２２Ｖｌ、並びに各検査端子２３に複数のプローブピンをそれぞれ当接させた後に、各入力端子２２ｘ〜２２ｚ、２２Ｖｈ及び２２Ｖｌに各プローブピンを介して所定の制御信号の組み合わせを入力することにより、８個の第２ＴＦＴ５ｘの１個がＡＮＤ回路によって動作し、検査端子２３と８個の接続端子２１の所定の１個とが１対１で導通することになる。
【００７２】
以上説明したように、本実施形態のＴＦＴアレイ基板及びその検査方法によれば、各接続端子２１にそれぞれ接続された複数の第２ＴＦＴ５ｘに対して隣り合う８個毎に設けられた複数の検査端子２３と、各第２ＴＦＴ５ｘのオン／オフを制御して各検査端子２３に集約された８個の第２ＴＦＴ５ｘの１個をオン状態にする制御回路２５ｃとして、電圧制御型の正スイッチＴＦＴ５ｎｐ、逆スイッチＴＦＴ５ｐｎ、及びそれらを接続するための各制御信号線を備えているので、上記実施形態１及び２と同様に、ＴＦＴアレイ基板のアレイ検査において、各画素に対する個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることができる。
【００７３】
また、本実施形態及び上記実施形態２では、８個の接続端子２１を１個の検査端子２３に集約させる構成を例示したが、本発明は、２個の接続端子を１個の検査端子に、４個の接続端子を１個の検査端子に、１６個の接続端子を１個の検査端子に、というように、配置する空間、及びデバイス特性の許す範囲内において、Ｎ（Ｎの最大数は２ｎ、ｎは自然数）個の接続端子を１個の検査端子に集約させる構成に適用することができる。
【００７４】
また、上記各実施形態によれば、電気的なアレイ検査によって、高精度で定量的な検査を高速に行うことができるので、ＴＦＴアレイ基板の製造工程の状況を正確に管理し、工程のフィードバック、基板の修正などにより、製造歩留まりを向上させることができ、品質の向上、及びコストダウンを実現することができる。
【００７５】
また、上記各実施形態によれば、セル当たりにプロービングするピン数を減じた結果、同時計測できるセル単位数を、例えば、２セルから８セル程度に増やすことができる。さらに、基板１枚辺り、例えば、１２０回のプロービング動作（プローブピンの当接動作）をしなければならなかった処理を、３０回のプロービング動作に減らすことができるので、１枚の基板１枚当たりの処理時間を、例えば、２０分から６分程度に短縮することができる。
【００７６】
また、上記各実施形態によれば、プローブピンの針当て（当接）回数が減るので、ピン先の磨耗を抑制することができ、製造設備の停止時間が短縮され、稼働率のアップにも貢献することができる。
【００７７】
また、上記各実施形態では、検査用の制御回路２５ａ〜２５ｃをベアチップのバンプが接続される接続端子２３に直結させた構成を例示したが、本発明は、これに限定されるものではなく、例えば、非入力側の領域など、ＴＦＴアレイ基板の通常の駆動において使用しない領域に、特定の画素に対して書き込み及び読み出しを行うための検査用の制御回路を設けてもよい。
【００７８】
また、上記各実施形態では、ＣＯＧ実装構造を有するＴＦＴアレイ基板を例示したが、本発明は、デジタルフルモノリシック駆動のように、ＤＡＣ（digital-to-analog converter）などの信号変換により、一方向にしか信号を伝達できず、駆動用の入力端子から検査用の出力情報を取り出せない表示装置にも適用することができる。
【産業上の利用可能性】
【００７９】
以上説明したように、本発明は、接続端子の端子間ピッチが狭いＴＦＴアレイ基板において、各画素に対する個別の書き込み及び読み出しを行うと共に、検査の効率を可及的に向上させることができるので、ＣＯＧ実装構造を有するＴＦＴアレイ基板の検査について有用である。
【図面の簡単な説明】
【００８０】
【図１】実施形態１に係るＴＦＴアレイ基板３０の平面図である。
【図２】ＴＦＴアレイ基板３０の各画素を拡大した平面図である。
【図３】図２中のIII−III線に沿ったＴＦＴアレイ基板３０の断面図である。
【図４】ＴＦＴアレイ基板３０の実装領域２８の平面図である。
【図５】図４中のV−V線に沿ったＴＦＴアレイ基板３０の断面図である。
【図６】実施形態２に係るＴＦＴアレイ基板を構成する制御回路２５ｂの平面図である。
【図７】実施形態３に係るＴＦＴアレイ基板を構成する制御回路２５ｃの平面図である。
【符号の説明】
【００８１】
Ｐ          画素
３          補助容量
５ａ        第１ＴＦＴ
５ｂ        第２ＴＦＴ
５ｃ        第３ＴＦＴ
５ｄ        第４ＴＦＴ
５ｎｐ      正スイッチＴＦＴ
５ｐｎ      逆スイッチＴＦＴ
５ｘ        第２ＴＦＴ（ＡＮＤ型ＴＦＴ）
１４ａ      ゲート線
１４ｈｘ〜１４ｈｚ，１４ｎａ，１４ｎｂ，１４ｐａ，１４ｐｂ    制御信号線
１６ａ      ソース線
１６ｅ      制御信号線
１６ｅａ    第１制御信号線
１６ｅｂ    第２制御信号線
１６ｅｃ    第３制御信号線
１６ｆｘｎ，１６ｆｙｎ，１６ｆｚｎ，１６ｆｘｐ，１６ｆｙｐ，１６ｆｚｐ，１６ｆａ，１６ｆｂ，１６ｆｄ，１６ｘ，１６ｙ，１６ｚ    制御信号線
１８        画素電極
２１        接続端子
２２，２２ａ〜２２ｃ，２２Ｖｈ，２２Ｖｌ，２２ｘ〜２２ｚ    入力端子
２３        検査端子
２５ａ〜２５ｃ    制御回路
２６        駆動回路
２８        実装領域（集積回路チップ）
３０        ＴＦＴアレイ基板
【図１】
2009198590.tif 000003
【図２】
2009198590.tif 000004
【図３】
2009198590.tif 000005
【図４】
2009198590.tif 000006
【図５】
2009198590.tif 000007
【図６】
2009198590.tif 000008
【図７】
2009198590.tif 000009