(57)【要約】      （修正有）【課題】書き込み単位に応じて、疑似的な二値データまたは多値データをメモリセルに記憶することが可能な不揮発性半導体記憶装置を提供する。【解決手段】第１の単位のデータの組の一方から上位ビットを、他方から下位ビットを選択して得られる多値データを、前記メモリセルの各閾値電圧に割り当てることにより、１つのメモリセルに複数ビットのデータの記憶が可能であり、前記第１の単位でデータを処理する第１の書き込み動作では、前記上位ビットまたは下位ビットの何れかの論理を固定して、閾値電圧の差が最大になる２つの多値データを割り当てて、疑似的な二値状態として１つの前記メモリセルに１ビットの入力データを記憶し、前記第１の単位よりも大きい第２の単位でデータを処理する第２の書き込み動作では、１つの前記メモリセルに複数ビットの入力データを記憶すると共に、前記第２の単位でのエラー訂正用のパリティデータを前記メモリセルに記憶する。【選択図】図１
2009129477.tif 000002
【特許請求の範囲】
【請求項１】
第１の単位のデータの組の一方から上位ビットを、他方から下位ビットを選択して得られる多値データを、前記メモリセルの各閾値電圧に割り当てることにより、１つのメモリセルに複数ビットのデータを記憶することが可能な不揮発性半導体記憶装置であって、
前記第１の単位でデータを処理する第１の書き込み動作では、前記上位ビットまたは前記下位ビットの何れか一方の論理を固定して、閾値電圧の差が最大になる２つの多値データを割り当てることにより、疑似的な二値状態として１つの前記メモリセルに１ビットの入力データを記憶し、
前記第１の単位よりも大きい第２の単位でデータを処理する第２の書き込み動作では、多値状態として１つの前記メモリセルに複数ビットの入力データを記憶するとともに、前記第２の単位でエラー訂正を行うためのパリティデータを前記メモリセルに記憶する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２の単位のアドレス空間を、前記疑似的な二値状態または前記多値状態として制御するものであり、
前記メモリセルが前記擬似的な二値状態である場合には、前記第２の単位毎に第１のフラグデータが記憶され、一方、前記メモリセルが前記多値状態である場合には、前記第２の単位毎に第２のフラグデータが記憶され、
前記第１のフラグデータおよび前記第２のフラグデータが共に記憶されていない場合は、前記第１の書き込み動作および前記第２の書き込み動作によるデータ処理が共に可能であり、
前記第１のフラグデータが記憶され、且つ、前記第２のフラグデータが記憶されていない場合は、前記第１の書き込み動作によるデータ処理が可能であり、且つ、前記第２の書き込み動作によるデータ処理が禁止され、
前記第２のフラグデータが記憶され、且つ、前記第１のフラグデータが記憶されていない場合は、前記第１の書き込み動作および前記第２の書き込み動作によるデータ処理が共に禁止される
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１の書き込み動作によるデータ処理をする場合に、指定されたアドレス空間に対応する前記第１のフラグデータおよび前記第２のフラグデータを読み出し、前記疑似的な二値状態であると判定された場合には、前記第１のフラグの書き込みを省略してデータ処理を行う
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のフラグデータを、前記第２の書き込み動作において前記パリティデータが記憶される前記メモリセルに記憶し、
前記第２のフラグデータを、前記疑似的な二値状態として１つの前記メモリセルに記憶する
ことを特徴とする請求項２または請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のフラグデータが記憶されている場合、論理が固定されたアドレス空間に対応するデータを読み出さず、論理が固定されていないアドレス空間に対応する入力データを読み出す
ことを特徴とする請求項２乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば、多値データを記憶可能なメモリセルを備えるフラッシュメモリに関する。
【背景技術】
【０００２】
一般に、ＮＯＲ型フラッシュメモリに代表される不揮発性半導体記憶装置には、１ワード（１６ビット）単位でメモリセルに書き込みができるワード書き込み動作と、書き込み時間を短縮化するために複数ワードの書き込みを可能にするページ書き込み動作とがある。
【０００３】
近年、フラッシュメモリの大容量化、低コスト化に伴い、１つのメモリセルに複数ビットのデータを保持する多値化が進んできている（例えば、特許文献１参照。）。
【０００４】
ＮＯＲ型フラッシュメモリのメモリセルを多値化した場合、一回のページ書き込み動作で書き込みできるワード数は、従来の８ワード、１６ワード、３２ワードから、例えば、５１２ワードというように、非常に大きくなってきている。これは、書き込み高速化や、信頼性向上のためのＥＣＣ（Error-Correcting Code）対応等によるものである（例えば、特許文献２参照。）。
【特許文献１】特開２００５−１０８３０３号公報
【特許文献２】特開２００１−２１００８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、書き込み単位に応じて、疑似的な二値データまたは多値データをメモリセルに記憶することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、第１の単位のデータの組の一方から上位ビットを、他方から下位ビットを選択して得られる多値データを、前記メモリセルの各閾値電圧に割り当てることにより、１つのメモリセルに複数ビットのデータを記憶することが可能な不揮発性半導体記憶装置であって、前記第１の単位でデータを処理する第１の書き込み動作では、前記上位ビットまたは前記下位ビットの何れか一方の論理を固定して、閾値電圧の差が最大になる２つの多値データを割り当てることにより、疑似的な二値状態として１つの前記メモリセルに１ビットの入力データを記憶し、前記第１の単位よりも大きい第２の単位でデータを処理する第２の書き込み動作では、多値状態として１つの前記メモリセルに複数ビットの入力データを記憶するとともに、前記第２の単位でエラー訂正を行うためのパリティデータを前記メモリセルに記憶することを特徴とする。
【発明の効果】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置は、書き込み単位に応じて、疑似的な二値データまたは多値データをメモリセルに記憶することができる。
【発明を実施するための最良の形態】
【０００８】
例えば、メモリセルの各閾値に対して、消去状態を（１１）とし、順次、閾値が低いほうから（１０）、（００）、（０１）として多値データを割り当てる。多値データを記憶するメモリセルの隣接する閾値の間隔は、二値データを記憶する場合と比較して、狭い範囲に制御する必要がある。
【０００９】
したがって、メモリセルに記憶される多値データは、信頼性を向上するためにパリティデータを設けて、ＥＣＣ回路により保証するのが一般的である。パリティデータに対する救済効率を上げるため、また、書き込み時間を高速化するために、多値データの書き込み時には、ページ書き込み動作によって、例えば、５１２ワード（８１９２ビット）といったような大量のデータを一括して処理する必要がある。
【００１０】
ページ書き込み動作では、例えば、５１２ワードの本体データと、この本体データに関連づけられたパリティデータと、後述するフラグデータとを含めた単位がメモリセルに書き込まれる。多値データを記憶するメモリセルに対してページ書き込み動作を行った場合、５１２ワード（８１９２ビット）の本体データが、４０９６個のメモリセルに記憶保持されることとなる。
【００１１】
一方、１ワード単位でデータ処理を行うワード書き込み動作を多値として実現する場合、多値データのデータ圧縮方式として、１ワード単位で閉じた形でデータを圧縮するＩＯ圧縮方式が採用される。上述した５１２ワードの本体データ単位でパリティデータを生成する場合、1ワード分のデータが新たに追加される度に、上記パリティデータを更新する必要が生じる。
【００１２】
しかし、フラッシュメモリでは一般に、データの書き込み単位よりも消去単位の方が大きく設定されているため、１ワード単位の書き込みに対しては、既述のようなパリティデータの更新ができないという問題がある。
【００１３】
本発明の一態様である下記実施例に係る不揮発性半導体記憶装置では、上記問題を解決しつつ、書き込み単位に応じて、疑似的な二値データまたは多値データをメモリセルに記憶する。
【００１４】
以下、各実施例について図面を参照しながら説明する。尚、以下の実施例では、不揮発性半導体記憶装置として、特に、ＮＯＲ型フラッシュメモリに適用した場合の例について説明する。
【実施例１】
【００１５】
図１は、本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００の構成を示す図である。
【００１６】
図１に示すように、ＮＯＲ型フラッシュメモリ１００は、メモリセルアレイ１と、デコーダ２と、センスアンプ３と、制御回路４と、アドレスバッファ５と、入出力バッファ６と、データラッチ回路７と、データ圧縮回路８と、パリティ生成回路９と、バースト回路１０と、ＥＣＣ訂正回路１１と、マルチプレックサ１２と、を備える。
【００１７】
メモリセルアレイ１は、マトリックス状に配置された複数のメモリセルを有する。選択行方向に配列された複数のメモリセルの制御ゲート電極は、ワード線に共通接続され、選択列方向に配列された複数のメモリセルのドレイン領域は、ビット線コンタクトを介してビット線に共通接続されている。
【００１８】
１つのワード線に接続されたメモリセル群は、本体データ（外部から入力された書き込みデータ）を格納するデータ領域として使用される複数のメモリセルと、本体データに関連づけられたパリティデータおよび後述するフラグデータが記憶されるパリティ／フラグ領域として使用される複数のメモリセルと、に相当する。本実施例では、１つのワード線に接続された上記メモリセル群が、一回のページ書き込み動作によって処理される単位をなすこととする。
【００１９】
以下、ワード書き込み動作とは、例えば、１６ビットの入力データの一括処理動作（第１の書き込み動作）、ページ書き込み動作とは、複数ワード、すなわち、少なくとも２ワード（３２ビット）以上の入力データの一括処理動作（第２の書き込み動作）を意味する。
【００２０】
デコーダ２は、制御回路４が出力する制御信号に応じて、メモリセルアレイ１のビット線選択、ワード線選択及び駆動を行う。
【００２１】
センスアンプ３は、メモリセルアレイ１のビット線に接続され、メモリセルに格納されたデータを読み出し、また出力する。
【００２２】
アドレスバッファ５は、外部からのアドレス信号を受けて、内部アドレス信号を生成する。このアドレスバッファ５で生成される内部アドレス信号は、制御回路４、データラッチ回路７、バースト回路１０に供給される。
【００２３】
入出力バッファ６は、例えば、一回の転送サイクルで同時に１６ビット（１ワード）分のデータの入出力が可能なデータ入出力端子（図示せず）に接続され、データの書き込み時には、外部から供給されるデータをデータラッチ回路７および制御回路４に供給する。また、入出力バッファ６は、データの読み出し時には、読み出されたデータがバースト回路１０を介して入力され、この入力されたデータを外部に出力する。
【００２４】
制御回路４は、外部から入力されるチップイネーブル信号ＣＥＢ、ライトイネーブル信号ＷＥＢおよびアウトプットイネーブル信号ＯＥＢを受けるとともに、内部アドレス信号およびデータ信号を受ける。制御回路４は、これらの入力信号に基づいて、各内部回路の動作を制御するための各種制御信号を出力する。
【００２５】
データラッチ回路７は、内部アドレス信号および入力データ信号を受けて、この内部アドレス信号が示す領域に入力データをラッチするとともに、ラッチした入力データをデータ圧縮回路８およびパリティ生成回路９に出力する。データラッチ回路７は、例えば、少なくとも２５６ビットのデータを保持可能であるとする。
【００２６】
データ圧縮回路８は、制御回路４から出力されたフラグデータ、データラッチ回路７から出力された本体データ、およびパリティ生成回路９から出力されたパリティデータを、アドレス圧縮する。
【００２７】
ここで、図２は、本実施例におけるアドレス圧縮方式を説明するための図である。また、図３Ａは、圧縮された多値データが割り当てられるメモリセルの各閾値と、セル分布度数と、の関係を示す図である。
【００２８】
本実施例においては、多値データ圧縮方式として、１ワード単位で閉じた形のＩＯ圧縮方式ではなく、異なる転送サイクルで入力された１ワード単位のデータを組み（多値圧縮ペア）として処理するアドレス圧縮方式を用いる。ここで、例えば、２５６ビット単位で、多値圧縮ペアを構成する場合を想定する。データラッチ回路７に保持される２５６ビットの入力データの内、例えば、前半の１２８ビット（８ワード）を上位ビット“ｍ（ｍ＝０，１）”側データ、後半の１２８ビット（８ワード）を下位ビット“ｎ（ｎ＝０，１）”側データとして、多値データ“ｍｎ”を構成する。
【００２９】
以下、ページ書き込み動作において、上位ビット側の入力データを、１ワード単位毎に、ページ０、１・・・７と呼ぶ。また、下位ビット側の入力データを、１ワード単位毎に、ページ８、９・・・１５と呼ぶ。各ページは、１６ビット（１ワード）のデータ容量を有する。
【００３０】
上位ビット側のページ０〜ページ７と下位ビット側のページ８〜ページ１５とにおけるそれぞれの順序が同じデータの組、例えば、ページ０とページ８の組を多値圧縮ペアとする。したがって、ページ１とページ９の組も多値圧縮ペアとなり、ページ２とページ１０の組も多値圧縮ペアとなる。
【００３１】
多値圧縮ペア、例えばページ０とページ８は、それぞれ１６ビットのデータであり、それぞれ、１６個のバイナリビットＩＯ＜０＞、ＩＯ＜１＞、・・・、ＩＯ＜１５＞から構成されているものとする。ここで、各ＩＯ＜ｉ＞（ｉ＝０、・・・、１５）は、ｉ番目の入出力端子から入力されたバイナリビットを表している。
【００３２】
図２に示すように、例えば、多値圧縮ペアとなる２つのページ（例えば、ページ０とページ８）の同じＩＯアドレスＩＯ＜ｉ＞に位置づけされたデータを関連付け、メモリセルの各閾値に割り当てることで多値データを記憶するものである（図３Ａ）。
【００３３】
尚、多値圧縮ペアとなる２つのページは、必ずしも上記関係に限られず、異なるページ同士を多値圧縮ペアとすれば良い。また、異なるページ間のビットを圧縮するのであれば、必ずしも同じＩＯアドレスに位置づけされたデータを関連付けなくとも良い。
【００３４】
図３Ｂは、圧縮された疑似二値データが割り当てられるメモリセルの各閾値と、セル分布度数との関係を示す図である。また、図３Ｃは、ワード書き込み動作で書き込まれたデータの割り付けを示す図である。
【００３５】
本実施例では、１ワード単位でのデータの書き込みに関しては、閾値電圧の差が最も広い、（１１）、（０１）の二状態を使い、疑似的な二値データとしてメモリセルに書き込む（図３Ｂ）。これにより、パリティデータを生成しなくても、データの信頼性が確保される。
【００３６】
この疑似的な二値データを書き込む際には、例えば、下位ビット側のページ８ＩＯ＜０＞のビットを強制的に“１”に固定することで、ページ０ＩＯ＜０＞のビット（二値データ）を、（１１）、或いは（０１）データとしてメモリセルに書き込む。すなわち、例えば、ページ８〜ページ１５からなる下位ビット側データを、外部入力に関係なく、例えば、強制的に“１”に固定する。これにより、実際に有効なアドレス空間は半分になる（図３Ｃ）。
【００３７】
また、図１に示すように、パリティ生成回路９は、データラッチ回路７から出力されたデータに応じて、このデータをＥＣＣ訂正するためのパリティデータを生成する。パリティデータは、例えば、一回のページ書き込み動作によって処理される５１２ワード（８１９２ビット）単位で生成されることとする。
【００３８】
ＥＣＣ訂正回路１１は、センスアンプ３から出力された読み出しデータを、パリティデータに基づいて訂正し、訂正されたデータ（以下、訂正データと呼ぶ）を出力する。
【００３９】
マルチプレックサ１２は、ＥＣＣ訂正回路１１から出力された訂正データが入力されるとともに、後述するフラグデータが入力される。このマルチプレックサ１１は、該訂正データをバースト回路１０に出力する。さらに、マルチプレックサ１は、制御回路４から出力された該フラグデータの出力を要請する制御信号の入力に応じて、該フラグデータをバースト回路１０に出力する。
【００４０】
バースト回路１０は、内部アドレス信号に応じて、外部クロック信号ＣＬＫに同期して、読み出すデータのアドレスを連続してデコーダ２に出力する。また、バースト回路１０は、外部クロック信号ＣＬＫに同期して、マルチプレックサ１２から出力されたデータ信号を入出力バッファ６に出力する（バースト読み出し動作）。
【００４１】
既述のように、パリティ生成単位である、例えば５１２ワード単位のアドレス空間で、メモリセルを多値状態、または、疑似的な二値状態に制御することが可能となる。
【００４２】
ただし、上述のようにパリティデータが５１２ワード単位で生成されるので、例えば、５１２ワードの領域が多値状態であるときに、多値データを上書きすることはできない。また、該５１２ワードの領域が多値状態であるときに、疑似的な二値状態を上書きすること、該５１２ワードの領域が疑似的な二値状態であるときに多値状態を上書きすることも、同様にできない。
【００４３】
また、該５１２ワードの領域が疑似的な二値状態であるとき、例えば強制的にデータを“1”に固定しているページ８にデータを書き込むこともできない。すなわち、“１”データにマスクされた下位ビットは、有効なアドレス空間から除外する必要がある。
【００４４】
このような制限があるため、例えば５１２ワード単位のアドレス空間が、多値状態として制御されているのか、疑似的な二値状態として制御されているのか、或いは、初期の消去状態なのかを記憶しておく必要がある。これらの状態に応じて、上記の制御をしなくてはならない。
【００４５】
そこで、本実施例では、パリティ生成単位である例えば５１２ワード単位（一回のページ書き込み動作によって処理される単位）毎に、上記状態を判別するためのフラグデータを設ける。
【００４６】
ここで、図４は、本体データに付随して設けられるパリティデータおよびフラグデータのビット数の割り付けを示す図である。また、図５は、本体データに付随して設けられるパリティデータおよびフラグデータのメモリセル数の割り付けの一例を示す図である。また、また、図６は、メモリセルに記憶される論理とフラグデータが示す状態との関連づけを示す図である。
【００４７】
図４に示すように、本実施例では、例えば、５１２ワード単位毎に生成されるパリティデータとともに、疑似的な二値状態を示す疑似二値フラグデータ（第１のフラグデータ）と、多値状態を示す多値フラグデータ（第２のフラグデータ）と、を設ける。以下、単にフラグデータと言う場合は、両方のフラグデータを意味する。
【００４８】
図５に示すように、例えば、多値フラグデータと疑似二値フラグデータとを、ＥＣＣ救済を必要としない疑似的な二値状態で２つのメモリセルで記憶する。すなわち、図１、図５に示すように、本体データ、付随するフラグデータ、および付随するパリティデータは、１度に消去される最小消去単位でもあり、１つのワード線に接続された複数のメモリセルに記憶される。
【００４９】
また、図６に示すように、フラグデータは、例えば、消去状態では（１１）、多値状態では（０１）、疑似的な二値状態では（１０）、書き込み禁止状態では（００）と定義して、メモリセルに記憶される。疑似二値フラグデータを記憶する場合は、対応するビットの論理を例えば“１”から“０”に書き換える。多値フラグデータを記憶する場合は、対応するビットの論理を例えば“１”から“０”に書き換える。
【００５０】
また、図７は、本体データに付随して設けられるパリティデータおよびフラグデータのメモリセルの割り付けの他の例を示す図である。また、図８は、本体データに付随して設けられるパリティデータおよびフラグデータのメモリセルの割り付けのさらに他の例を示す図である。
【００５１】
図７に示すように、多値フラグデータと疑似二値フラグデータとを、多値状態で１つのメモリセルで記憶するようにしても良い。
【００５２】
また、疑似二値フラグデータが書き込まれる場合には、データのＥＣＣ訂正はされず、パリティデータは必要ない。したがって、５１２ワード単位のアドレス空間を疑似二値状態として制御する場合は、図８に示すように、パリティデータを記憶するためのメモリセルに、疑似二値フラグデータを記憶するようにしても良い。これにより、メモリセルの数を減らし、回路面積を削減することができる。
【００５３】
ここで、ＮＯＲ型フラッシュメモリ１００における上記フラグデータ（疑似二値フラグデータ、多値フラグデータ）を用いたワード書き込み動作およびページ書き込み動作について説明する。
【００５４】
先ず、ワード書き込み動作のフローの一例について説明する。図９は、本実施例に係るＮＯＲ型フラッシュメモリ１００のワード書き込み動作の一例を示すフローチャートである。
【００５５】
先ず、制御回路４は、内部アドレス信号およびデータ信号の入力に応じて、ワード単位の書き込みを認識する。そして、制御回路４は、フラグ読み出しのための制御信号をデコーダ２に出力する（ステップＳ１）。
【００５６】
次に、デコーダ２は、該制御信号に応じて、メモリセルアレイ１のビット線選択、ワード線選択をし、指定されたアドレスに対応するメモリセルを駆動させる。これにより、指定されたアドレスを含む５１２ワード単位のアドレス空間の状態を示すフラグデータがメモリセルアレイ１から読み出され、センスアンプ３を介して、制御回路４にフラグデータが入力される（ステップＳ２）。
【００５７】
次に、制御回路４は、入力されたフラグデータが、多値状態を示すか否かを判断する（ステップＳ３）。
【００５８】
例えば、制御回路４は、ステップＳ３で、該フラグデータが多値状態を示すと判断した場合には、既述のように、本体データが多値状態で記憶されておりワード単位の書き込みができないので、書き込み動作を終了する。
【００５９】
一方、制御回路４は、ステップＳ３で、該フラグデータが多値状態を示さないと判断した場合には、消去状態であるか、本体データが疑似二値状態で記憶されているので、ワード単位の書き込みができると判断し、ステップＳ４に進む。
【００６０】
そして、制御回路４は、指定されたアドレスが、疑似二値状態にするため例えばデータが“１”に固定されたページのアドレスか否かを判断する（ステップＳ４）。
【００６１】
例えば、制御回路４は、指定されたアドレスが、例えばデータが“１”に固定されたページのアドレスであると判断した場合には、記憶されるデータの論理が確定しており書き込みが不可であるので、書き込み動作を終了する。
【００６２】
一方、制御回路４は、指定されたアドレスが、例えばデータが“１”に固定されたワードのアドレスではないと判断した場合には、ステップＳ５に進む。
【００６３】
指定されたアドレスが、データが固定されたワードのアドレスではない場合は、ワード単位の書き込みが可能である。したがって、制御回路４は、二値状態を示すフラグデータを設定し、データ圧縮回路８に出力するとともに、フラグデータを書きこむための制御信号をデコーダ２に出力する。
【００６４】
そして、データ圧縮回路８は、データ圧縮したフラグデータを出力する。そして、デコーダ２は、該制御信号およぶデータ圧縮回路８の出力に応じて、メモリセルアレイ１のビット線選択、ワード線選択し、指定されたアドレスに対応するメモリセルを駆動させ、該フラグデータを書き込む（ステップＳ５）。
【００６５】
次に、該フラグデータのベリファイ動作が実施される（ステップＳ６）。
【００６６】
次に、制御回路４は、センスアンプ３の出力に基づいて、ベリファイが完了したかを判断する（ステップＳ７）。
【００６７】
ベリファイが完了していない場合は、ステップＳ５に戻り、再度、ベリファイ動作を実施する。
【００６８】
一方、ベリファイが完了した場合は、ステップＳ８に進む。
【００６９】
次に、制御回路４は、指定されたアドレスに本体データを書きこむための制御信号をデコーダ２に出力する。そして、データ圧縮回路８は、データ圧縮した本体データを出力する。そして、デコーダ２は、該制御信号およぶデータ圧縮回路８の出力に応じて、メモリセルアレイ１のビット線選択、ワード線選択し、アドレス指定されたメモリセルを駆動させ、該本体データを書き込む（ステップＳ８）。
【００７０】
次に、該本体データのベリファイ動作が実施される（ステップＳ９）。
【００７１】
次に、制御回路４は、センスアンプ３の出力に基づいて、ベリファイが完了したかを判断する（ステップＳ１０）。
【００７２】
ベリファイが完了していない場合は、ステップＳ８に戻り、再度、ベリファイ動作を実施する。
【００７３】
一方、ベリファイが完了した場合は、書き込み動作を終了する。
【００７４】
以上のＮＯＲ型フラッシュメモリ１００の動作により、ワード書き込み動作が実施される。
【００７５】
既述のように、図９に示すフローでは、ワード単位での書き込みコマンド入力後、初期動作中にフラグデータを読み出し、本体データが多値状態か疑似的な二値状態かを判断する。
【００７６】
ここで、ワード単位の書き込み時に、疑似的な二値状態を示すフラグデータがすでに書かれていた場合には、疑似的な二値状態を示すフラグを書き込む動作をしないで、すぐ指定のアドレスに本体データを書き込む。これにより、ワード単位の書き込み時間を短縮することができる。
【００７７】
以下、上記ワード単位の書き込み動作のフローの他の例について説明する。
【００７８】
図１０は、本実施例に係るＮＯＲ型フラッシュメモリ１００のワード単位の書き込み動作の他の例を示すフローチャートである。
【００７９】
尚、図１０において、ステップＳ１乃至ステップＳ４までの動作は、図９に示すステップＳ１乃至ステップＳ４までの動作と同様である。また、ＮＯＲ型フラッシュメモリ１００のステップＳ５乃至ステップＳ１０までの動作は、図９に示すステップＳ５乃至ステップＳ１０までの動作と同様である
ステップＳ４で、制御回路４が、指定されたアドレスが、データが“１”に固定されたページのアドレスではないと判断した場合には、ステップＳ４ａに進む。
【００８０】
ステップＳ４ａでは、制御回路４は、入力されたフラグデータが、疑似的な二値状態を示すか否かを判断する。
【００８１】
例えば、制御回路４は、ステップＳ４ａで、該フラグデータが疑似的な二値状態を示すと判断した場合には、改めて疑似的な二値状態を示すフラグデータを書き込む必要がないので、ステップＳ８に進む。
【００８２】
一方、制御回路４は、ステップＳ３で、該フラグデータが疑似的な二値状態を示さないと判断した場合には、疑似的な二値状態を示すフラグデータを書き込む必要があるので、ステップＳ５に進む。
【００８３】
以降のフローは、図９に示すフローと同様である。
【００８４】
以上のＮＯＲ型フラッシュメモリ１００の動作により、ワード単位の書き込み動作時間の短縮が図られる。
【００８５】
次に、複数ワード（例えば、５１２ワード）単位の書き込み動作（ページ書き込み動作）のフローの一例について説明する。
【００８６】
図１１は、本実施例に係るＮＯＲ型フラッシュメモリのページ書き込み動作の一例を示すフローチャートである。
【００８７】
先ず、制御回路４は、内部アドレス信号およびデータ信号の入力に応じて、ページ単位の書き込みを認識する。そして、制御回路４は、フラグ読み出しのための制御信号をデコーダ２に出力する（ステップＳ１１）。
【００８８】
次に、デコーダ２は、該制御信号に応じて、メモリセルアレイ１のビット線選択、ワード線選択し、指定されたアドレスのメモリセルを駆動させる。これにより、指定された５１２ワード単位のアドレス空間の状態を示すフラグデータがメモリセルアレイ１から読み出され、センスアンプ３を介して、制御回路４にフラグデータが入力される（ステップＳ１２）。
【００８９】
次に、制御回路４は、入力されたフラグデータが、多値状態を示すか否かを判断する（ステップＳ１３）。
【００９０】
例えば、制御回路４は、ステップＳ１３で、該フラグデータが多値状態を示すと判断した場合には、既述のように、本体データが多値状態で記憶されており複数ワード単位の書き込みができないので、書き込み動作を終了する。
【００９１】
一方、制御回路４は、ステップＳ１３で、該フラグデータが多値状態を示さないと判断した場合には、消去状態であるか、本体データが疑似的な二値状態で記憶されていると判断される。
【００９２】
そこで、制御回路４は、入力されたフラグデータが、疑似的な二値状態を示すか否かを判断する（ステップＳ１４）。
【００９３】
例えば、制御回路４は、ステップＳ１４で、該フラグデータが疑似的な二値状態を示すと判断した場合には、複数ワード単位の書き込みをすることができないので、書き込み動作を終了する。
【００９４】
一方、ステップＳ１４で、制御回路４が、該フラグデータが疑似二値状態を示さないと判断した場合には、消去状態であると判断される。
【００９５】
ここで、指定された５１２ワード単位のアドレス空間が消去状態の場合は、複数ワード単位の書き込みが可能である。したがって、制御回路４は、多値状態を示すフラグデータを設定し、データ圧縮回路８に出力するとともに、フラグデータを書きこむための制御信号をデコーダ２に出力する。
【００９６】
そして、データ圧縮回路８は、データ圧縮したフラグデータを出力する。そして、デコーダ２は、該制御信号およびデータ圧縮回路８の出力に応じて、メモリセルアレイ１のビット線選択、ワード線選択し、アドレス指定されたメモリセルを駆動させ、該フラグデータを書き込む（ステップＳ１５）。
【００９７】
次に、該フラグデータのベリファイ動作が実施される（ステップＳ１６）。
【００９８】
次に、制御回路４は、センスアンプ３の出力に基づいて、ベリファイが完了したかを判断する（ステップＳ１７）。
【００９９】
ベリファイが完了していない場合は、ステップＳ１５に戻り、再度、ベリファイ動作を実施する。
【０１００】
一方、ベリファイが完了した場合は、ステップＳ１８に進む。
【０１０１】
次に、制御回路４は、指定されたアドレスに本体データを書きこむための制御信号をデコーダ２に出力する。そして、データ圧縮回路８は、データ圧縮した本体データを出力する。そして、デコーダ２は、該制御信号およびデータ圧縮回路８の出力に応じて、メモリセルアレイ１のビット線選択、ワード線選択し、アドレス指定されたメモリセルを駆動させ、該本体データを書き込む（ステップＳ１８）。尚、本体データに関連付けられたパリティデータも、所定のメモリセルに同様に書き込まれる。
【０１０２】
次に、該本体データおよびパリティデータのベリファイ動作が実施される（ステップＳ１９）。
【０１０３】
次に、制御回路４は、センスアンプ３の出力に基づいて、ベリファイが完了したか否かを判断する（ステップＳ１０）。
【０１０４】
ベリファイが完了していない場合は、ステップＳ８に戻り、再度、ベリファイ動作を実施する。
【０１０５】
一方、ベリファイが完了した場合は、書き込み動作を終了する。
【０１０６】
以上のＮＯＲ型フラッシュメモリ１００の動作により、ページ書き込み動作が実施される。
【０１０７】
ここで、ＮＯＲ型フラッシュメモリ１００の読み出し動作（バースト読み出し動作）について説明する。
【０１０８】
図１において、バースト回路１０は、読み出しのための内部アドレス信号を受けると、外部クロック信号ＣＬＫに同期して、読み出すデータを指定するアドレスを連続してデコーダ２に出力する。デコーダ２は、バースト回路１０の出力に応じて、メモリセルアレイ１のビット線選択、ワード線選択し、アドレス指定されたメモリセルを駆動させる。これにより、読み出されたフラグデータがバースト回路１０に入力されるとともに、ＥＣＣ訂正回路１１に読み出された本体データ、フラグデータ、パリティデータが入力される。
【０１０９】
そして、制御回路４は、アドレスバッファ５、入出力バッファ６から専用のコマンド（フラグ出力コマンド）が入力されると、マルチプレックサ１２にフラグ出力コマンドを出力する。マルチプレックサ１２は、このフラグ出力コマンドに応じて、訂正データとともにフラグデータをバースト回路１０に出力する。そして、バースト回路１０は、外部クロック信号ＣＬＫに同期して、入力された該訂正データおよび該フラグデータを出力データとして、入出力バッファ６に出力する。
【０１１０】
これにより、指定された５１２ワード単位のアドレス空間が、多値状態であるのか、疑似的な二値状態であるのかを示す情報を外部に出力することができる。よって、ＮＯＲ型フラッシュメモリを制御する外部システムが、５１２ワード単位のアドレス空間が、多値状態として制御されているのか、疑似的な二値状態として制御されているのか、或いは、初期の消去状態なのかを管理することが可能となる。
【０１１１】
また、上述のように、５１２ワード単位のデータが読み出される際に、例えば５１２ワード単位にある多値状態を示す多値フラグデータと疑似的な二値状態を示す疑似二値フラグデータも一括して読み出される。
【０１１２】
ＥＣＣ訂正回路１１は、多値フラグデータが入力されれば、ＥＣＣ救済を実施する。一方、ＥＣＣ訂正回路１１は、多値フラグデータが入力されなければＥＣＣ救済を実施しない。
【０１１３】
図１２は、本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００のバースト読み出し動作の一例を示す図である。
【０１１４】
バースト回路１０は、図１２に示すように、多値状態を示す多値フラグデータが入力されれば、読み出された全てのデータを、外部クロックＣＬＫに同期して出力する。
【０１１５】
また、バースト回路１０は、疑似的な二値状態を示す疑似二値フラグデータが入力されれば、疑似的な二値データを構成するために強制的に論理を固定したページのアドレスに対応するデータを、読み出された本体データに拘わらず、該固定された論理（例えば、“１”）として出力するようにしても良い。これにより、論理を“１”に固定したページ内のメモリセルの保持するデータが、“１”から“０”に不良しても、外部には不良として現れない。
【０１１６】
さらに、バースト回路１０は、疑似的な二値状態を示すフラグが入力されれば、強制的に論理を固定したページのアドレスに対応するデータは無効であるので、図１２に示すように、そのアドレス空間に対応するデータを読み飛ばす。そして、バースト回路１０は、残りの有効なアドレス空間に対応するデータのみを出力する。
【０１１７】
すなわち、疑似二値フラグデータが記憶されている場合、論理が固定された一方のページのデータを読み出さず、他方のページに記憶されたデータを読み出す。これにより、実質的なデータ読み出し速度を向上することができる。
【０１１８】
以上のように、本実施例に係るＮＯＲ型フラッシュメモリ１００によれば、書き込み単位に応じて、疑似的な二値データまたは多値データをメモリセルに記憶することができる。
【０１１９】
（応用例）
以下、上記構成および機能を有するＮＯＲ型フラッシュメモリ１００を半導体チップに搭載した一例について説明する。
【０１２０】
図１３は、本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００を備えた半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））１０００の一例を示す断面図である。
【０１２１】
図１３に示すように、半導体チップ１０００は、基板１００１上に順次積層されたＮＡＮＤ型フラッシュメモリ１００２、スペーサ１００３、ＮＯＲ型フラッシュメモリ１００、スペーサ１００４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）１００５、およびコントローラ１００６を同一パッケージ内に搭載している。
【０１２２】
ＮＡＮＤ型フラッシュメモリ１００２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１０００において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。
【０１２３】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１００２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１００５は、例えば、ワーク用メモリとして使用される。
【０１２４】
コントローラ１００６は、主としてＮＡＮＤ型フラッシュメモリ１００２に対するデータ入出力制御、データ管理を行う。コントローラ１００６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１２５】
ＮＡＮＤ型フラッシュメモリ１００２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１００５、およびコントローラ１００６は、ワイヤ１００７により基板１００１にボンディングされている。
【０１２６】
基板１００１の裏面に設けられた各半田ボール１００８は、それぞれワイヤ１００７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。
【０１２７】
尚、実施例１におけるＥＣＣ訂正回路１１は、既述のようにＮＯＲ型フラッシュメモリ１００内に設けられてもよく、または、コントローラ１００６内に設けられていても良い。この場合、ＮＡＮＤ型フラッシュメモリ１００２とＥＣＣ訂正回路を共用しても良いし、ＮＡＮＤ型フラッシュメモリ１００２とＮＯＲ型フラッシュメモリ１００とで、それぞれ異なるＥＣＣ訂正回路を有していても良い。また、ＥＣＣ訂正回路１１は、コントローラ１００２の外部に独立して設けられていても良い。
【０１２８】
次に、上記半導体チップ１０００を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１２９】
図１４は、半導体チップ１０００を内部に実装する携帯電話を示す図である。図１４に示すように、携帯電話２０００は、メイン画面２００１を有する本体上部２００２と、キーパッド２００３を有する本体下部２００４と、を備えている。この携帯電話２０００には、半導体チップ１０００が搭載される。
【０１３０】
携帯電話２０００に搭載されたＣＰＵ（図示せず）は、半導体チップ１０００にインターフェイス（図示せず）を介してアクセスし、データ等の転送を行うようになっている。携帯電話２０００は、例えば、ＮＡＮＤ型フラッシュメモリ１００２をユーザデータの格納領域として、ＮＯＲ型フラッシュメモリ１００をファームウェア等のプログラム格納領域として使用する。
【０１３１】
この様なメモリシステムにおいて、ＮＯＲ型フラッシュメモリ１００には、１ワード単位での高速な書き込み動作が要求される。また一方で、アプリケーションソフトの高機能化に伴い、格納すべきプログラムのデータ量も増大傾向にある。
【０１３２】
本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００は、上述したように、ワード書き込み動作で入力されるデータを疑似的な二値状態で記憶し、ページ書き込み動作で入力されるデータを多値状態で記憶することで、上記２つの相反する課題を共に解決することが可能である。
【０１３３】
尚、半導体チップ１０００は、上記携帯電話以外にも、パーソナルコンピュータ、デジタルスチルカメラ、ＰＤＡ等の各種電子機器に適用することができる。
【図面の簡単な説明】
【０１３４】
【図１】本発明の一態様である実施例１に係るフラッシュメモリの構成を示す図である。
【図２】本発明の一態様である実施例１におけるアドレス圧縮を説明するための図である。
【図３Ａ】圧縮された多値データが割り当てられるメモリセルの各閾値と、セル分布度数と、の関係を示す図である。
【図３Ｂ】圧縮された疑似二値データが割り当てられるメモリセルの各閾値と、セル分布度数と、の関係を示す図である。
【図３Ｃ】ワード単位で書き込まれたデータの割り付けを示す図である。
【図４】本体データに付随して設けられるパリティデータおよびフラグデータのビット数の割り付けを示す図である。
【図５】本体データに付随して設けられるパリティデータおよびフラグデータのメモリセルの割り付けの一例を示す図である。
【図６】メモリセルに記憶される論理とフラグデータが示す状態との関連づけを示す図である。
【図７】本体データに付随して設けられるパリティデータおよびフラグデータのメモリセルの割り付けの他の例を示す図である。
【図８】本体データに付随して設けられるパリティデータおよびフラグデータのメモリセルの割り付けのさらに他の例を示す図である。
【図９】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリのワード書き込み動作の一例を示すフローチャートである。
【図１０】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリのワード書き込み動作の他の例を示すフローチャートである。
【図１１】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリのページ書き込み動作の一例を示すフローチャートである。
【図１２】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリ１００のバースト読み出し動作の一例を示す図である。
【図１３】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリを備えた半導体チップの一例を示す断面図である。
【図１４】本発明の一態様である実施例１に係るＮＯＲ型フラッシュメモリを備えた半導体チップを格納する携帯電話を示す図である。
【符号の説明】
【０１３５】
１  メモリセルアレイ
２  デコーダ
３  センスアンプ
４  制御回路
５  アドレスバッファ
６  入出力バッファ
７  データラッチ回路
８  データ圧縮回路
９  パリティ生成回路
１０  バースト回路
１１  ＥＣＣ訂正回路
１２  マルチプレックサ
１００  フラッシュメモリ
１０００  半導体チップ
１００１  基板
１００２  ＮＡＮＤ型フラッシュメモリ
１００３、１００４  スペーサ
１００５  ＰＳＲＡＭ
１００６  コントローラ
１００７  ワイヤ
１００８  半田ボール
２０００  携帯電話
２００１  メイン画面
２００２  本体上部
２００３  キーパッド
２００４  本体下部
【図１】
2009129477.tif 000003
【図２】
2009129477.tif 000004
【図３Ａ】
2009129477.tif 000005
【図３Ｂ】
2009129477.tif 000006
【図３Ｃ】
2009129477.tif 000007
【図４】
2009129477.tif 000008
【図５】
2009129477.tif 000009
【図６】
2009129477.tif 000010
【図７】
2009129477.tif 000011
【図８】
2009129477.tif 000012
【図９】
2009129477.tif 000013
【図１０】
2009129477.tif 000014
【図１１】
2009129477.tif 000015
【図１２】
2009129477.tif 000016
【図１３】
2009129477.tif 000017
【図１４】
2009129477.tif 000018