(57)【要約】【課題】半導体チップに接合されたインナリードの曲げによる応力を低減する手段を提供する。【解決手段】ベースフィルムの半導体装置形成領域に設定されたチップ搭載領域と、チップ搭載領域に形成された複数のインナリードと、インナリードと端子との間を接続するアウタリードと、アウタリードを覆うソルダレジスト層と、を備えたＣＯＦ用フィルムにおいて、ソルダレジスト層のチップ搭載領域側に、厚さを厚くした厚膜部を形成する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
ベースフィルムの半導体装置形成領域に設定されたチップ搭載領域と、
前記チップ搭載領域に形成された複数のインナリードと、
前記インナリードと端子との間を接続するアウタリードと、
前記アウタリードを覆うソルダレジスト層と、を備えたＣＯＦ用フィルムにおいて、
前記ソルダレジスト層の前記チップ搭載領域側に、厚さを厚くした厚膜部を形成したことを特徴とするＣＯＦ用フィルム。
【請求項２】
請求項１において、
前記厚膜部を、前記チップ搭載領域の周囲に形成したことを特徴とするＣＯＦ用フィルム。
【請求項３】
請求項１において、
前記厚膜部を、厚さの薄いソルダレジスト層の前記ベースフィルムの巻取方向の直交方向の全長に渡って形成したことを特徴とするＣＯＦ用フィルム。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記ベースフィルムの厚さは、５０μｍ以下であることを特徴とするＣＯＦ用フィルム。
【請求項５】
請求項１ないし請求項４のいずれか一項に記載のＣＯＦ用フィルムの、前記チップ搭載領域に、前記インナリードに接合する電極端子を有する半導体チップを搭載したことを特徴とする半導体装置。
【請求項６】
半導体装置形成領域にチップ搭載領域が設定されたベースフィルムを準備する工程と、
前記ベースフィルム上に、導電性材料からなる導電体層を形成する工程と、
前記導電体層をパターニングして、前記チップ搭載領域に複数のインナリードを形成すると共に、前記インナリードと端子との間を接続するアウタリードを形成する工程と、
前記アウタリードを覆う第１のソルダレジスト層を形成する工程と、
前記第１のソルダレジスト層上の、前記チップ搭載領域側に第２のソルダレジスト層を形成する工程と、を備えることを特徴とするＣＯＦ用フィルムの製造方法。
【請求項７】
請求項６において、
前記第２のソルダレジスト層を、前記チップ搭載領域の周囲に形成することを特徴とするＣＯＦ用フィルムの製造方法。
【請求項８】
請求項６において、
前記第２のソルダレジスト層を、前記第１のソルダレジスト層の前記ベースフィルムの巻取方向の直交方向の全長に渡って形成することを特徴とするＣＯＦ用フィルムの製造方法。
【請求項９】
請求項６ないし請求項８のいずれか一項において、
前記ベースフィルムの厚さは、５０μｍ以下であることを特徴とするＣＯＦ用フィルムの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）型の半導体装置を連続的に製造するときに用いるＣＯＦ用フィルム、半導体装置およびＣＯＦ用フィルムの製造方法に関する。
【背景技術】
【０００２】
従来のテープキャリアは、ポリイミドからなる長尺のベースフィルムの両側の縁領域に、複数のスプロケットホールを所定のピッチで配列し、ベースフィルムの半導体装置形成領域のチップ搭載領域に形成されたデバイスホールにインナリードを形成すると共に、インナリードと端子とを接続するアウタリードを形成し、そのインナリードに半導体チップのバンプ電極を接合し、デバイスホールおよびその周囲にエポキシ樹脂からなる封止層を形成して半導体装置を連続的に製造している。
【０００３】
また、テープキャリアの巻取方向の直交方向に複数の切欠部を設け、その切欠部を跨ぐアウタリードの両面にシリコーンレジン等の保護用樹脂を塗布し、テープキャリアの折曲を容易にして液晶表示装置の小型化を図っている（例えば、特許文献１参照。）。
【特許文献１】特開平２−１３２４１８号公報（主に公報第２頁右下欄−第３頁右上欄、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来の技術は、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）型の半導体装置の折曲性を向上させる技術であるが、近年においては、液晶表示装置のドライバ用の半導体装置は、ＣＯＦ型の半導体装置が主流になってきており、１巻のＣＯＦ用フィルムから製造する半導体装置の数を増すために製品ピッチが小さくなってきている。
このＣＯＦ型の半導体装置を形成するためのＣＯＦ用フィルムは、折曲性を向上させるために、ＴＣＰ型半導体装置用のテープキャリアの厚さ（通常、７５μｍ程度）に較べて薄い厚さ（５０μｍ以下）に形成されている。
【０００５】
また、ドライバ用の半導体チップの多機能化に伴って、デバイスホールや切欠等を設けないことを前提として、インナリードおよびアウタリードにより形成される配線パターンの厚さを薄く、幅を細くして微細化を図っている。
このような従来のＣＯＦ型の半導体装置について、図９、図１０を用いて説明する。
図９は従来の半導体装置を形成したＣＯＦ用フィルムの上面を示す説明図、図１０は図９のＸ−Ｘ断面線に沿った断面を示す説明図である。
【０００６】
なお、図９において、上側の図は、説明のために封止層を除いた状態で、半導体チップおよびソルダレジスト層を透明なものとして示し、下側の図は、封止層、半導体チップおよびソルダレジスト層を除いた状態を示す。
図９、図１０において、１はＣＯＦ用フィルムである。
２はＣＯＦ用フィルム１のベースフィルムであり、比較的耐熱性の高いポリイミド等の樹脂材料で製作された薄い厚さ（５０μｍ以下）の長尺のテープ状部材であって、その巻取方向（ベースフィルム２の長手方向をいう。）に沿った両側の縁領域２ａに図示しないスプロケットの歯に嵌合するスプロケットホール３が規定の等ピッチでそれぞれ１列に穿孔されている。
【０００７】
５は半導体チップであり、図１０に示すように、図示しない回路素子に電気的に接続された電極端子としてのバンブ電極６を有しており、ベースフィルム２の縁領域２ａの間の半導体装置形成領域２ｂに、巻取方向に沿って所定のピッチで設定されたチップ搭載領域８に搭載される。
チップ搭載領域８は、ベースフィルム２の半導体装置形成領域２ｂの中央部に、ベースフィルム２上に搭載される半導体チップ５より一回り大きい領域（図９の下側の図に細い２点鎖線で示す矩形の領域）、つまり半導体チップ５の接合後に、封止樹脂を注入するための隙間を半導体チップ５の外径形状の側面の周囲に加えた領域として設定されている。
【０００８】
１０はインナリードであり、図９に示すように、チップ搭載領域８内のベースフィルム２上に複数形成され、半導体チップ５のバンプ電極６が、それぞれ半田等により接合される。
１１はアウタリードであり、図示しない外部配線との信号の入出力に用いる端子１２と、バンプ電極６が接合されるインナリード１０との間を接続する。
【０００９】
上記のインナリード１０、アウタリード１１、端子１２は、銅（Ｃｕ）等の導電性材料の薄膜（例えば、厚さ２〜１２μｍ）をパターニングして一体に形成され、これらによりベースフィルム２上に配線パターンが形成される。
１４はソルダレジスト層であり、ベースフィルム２の半導体装置形成領域２ｂに設定されたソルダレジスト形成領域１５（図９の下側の図に太い２点鎖線で示す矩形とチップ搭載領域８との間の領域）のアウタリード１１が形成されたベースフィルム２上、つまりインナリード１０が形成されたチップ搭載領域８および端子１２上を除く配線パターンが形成されたベースフィルム２上を覆う、配線パターンの保護、およびその強度確保のための保護層であって、ポリイミド系等のレジスト材料を塗布して５〜４０μｍの厚さに形成される。
【００１０】
１６は封止層であり、チップ搭載領域８のベースフィルム２と半導体チップ５の下面との間に、インナリード１０とバンプ電極６との接合部の強度向上および保護のための、比較的粘度の低いエポキシ系等の封止樹脂を注入して、チップ搭載領域８およびその周囲のソルダレジスト層１４上に形成される。
上記のスプロケットホール３が形成されたベースフィルム２と、その上に形成されたインナリード１０、アウタリード１１および端子１２からなる配線パターンと、ソルダレジスト層１４とにより、従来のＣＯＦ用フィルム１が形成される。
【００１１】
１８はカットエリアであり、図９の下側の図に荒い破線で示す矩形の領域、つまりベースフィルム２の半導体装置形成領域２ｂのソルダレジスト形成領域１５および全ての端子１２を含む矩形の領域として設定され、このカットエリア１８をＣＯＦ用フィルム１から打抜いて、１つのＣＯＦ型の半導体装置２０が形成される。
２２は不良品カットエリアであり、図９の下側の図に細かい破線で示す矩形の領域、つまりチップ搭載領域８に搭載された半導体チップ５を含む矩形の領域として設定され、ベースフィルム２上に形成された半導体装置２０の検査時に不良と判定された半導体装置２０を区別するために、不良品カットエリア２２を打抜いて半導体チップ５を抜取る領域として設定されている。
【００１２】
このような半導体装置２０は、図１１に示すように、ＣＯＦ用フィルム１上に所定のピッチで複数形成され、その後に、検査工程において半導体装置２０の電気特性等が検査される。
このとき、不良と判定された半導体装置２０は、その不良品カットエリア２２がパンチ等を用いて打抜かれる。
【００１３】
この打抜き作業のときに、作業員は、ベースフィルム２の、不良と判定された半導体装置２０が形成された部位の側縁部を指で摘んで持上げるが、ＣＯＦ用フィルム１のベースフィルム２は折曲性を向上させるために薄く形成されているので、図１２に示すように、ベースフィルム２の側縁部が折れ曲がり、その影響は、図１３に示すように、製品ピッチが小さく形成されている巻取方向の前後に隣合う半導体装置２０にも及び、ポリイミドからなるＣＯＦ用フィルム１と銅等の金属からなる配線パターンとの曲げ部における伸びの相違、つまり弾性係数の相違による応力が生じ、その応力が配線パターンの強度を超えると配線パターンが破断し、良品と判定された半導体装置２０に不良が生じてしまうという問題がある。
【００１４】
このことは、図１０のＹ部を拡大した図１４示すように、ベースフィルム２の巻取方向の直交方向に形成されたインナリード１０（図９に示すＡ部）においては、半導体チップ５のバンプ電極６に接合された状態で曲げによる力が作用するので、図１４に示すインナリード１０のＺ部の応力が過大になり易く、特に問題になる。
また、ベースフィルム２の持上げ量が過大になると、ベースフィルム２の巻取方向に形成されたインナリード１０（図９に示すＢ部）の応力が過大になって、同様の問題が生ずる。
【００１５】
本発明は、上記の問題点を解決するためになされたもので、半導体チップに接合されたインナリードの曲げによる応力を低減する手段を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は、上記課題を解決するために、ベースフィルムの半導体装置形成領域に設定されたチップ搭載領域と、前記チップ搭載領域に形成された複数のインナリードと、前記インナリードと端子との間を接続するアウタリードと、前記アウタリードを覆うソルダレジスト層と、を備えたＣＯＦ用フィルムにおいて、前記ソルダレジスト層の前記チップ搭載領域側に、厚さを厚くした厚膜部を形成したことを特徴とする。
【発明の効果】
【００１７】
これにより、本発明は、ソルダレジスト層の薄膜部の曲りを大きくして、厚膜部となっているチップ搭載領域側の曲りを抑制することができ、ベースフィルムの巻取方向の直交方向に形成されたインナリードに生ずる応力を低減して、そのインナリードの破断を防止することができると共に、ベースフィルムの巻取方向に形成されたインナリードに生ずる応力を低減して、そのインナリードの破断を防止することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下に、図面を参照して本発明によるＣＯＦ用フィルムの実施例について説明する。
【実施例】
【００１９】
図１は実施例の半導体装置を形成したＣＯＦ用フィルムの上面を示す説明図、図２は図１のＣ−Ｃ断面線に沿った断面を示す説明図、図３は図２の半導体装置の部分拡大図、図４は図１のＤ−Ｄ断面線に沿った断面を示す説明図、図５実施例の半導体装置の製造方法を示す説明図である。
なお、上記図９、図１０と同様の部分は、同一の符号を付してその説明を省略する。
【００２０】
また、図１において、上側の図は、説明のために封止層を除いた状態で、半導体チップおよびソルダレジスト層を透明なものとして示し、下側の図は、封止層、半導体チップおよびソルダレジスト層を除いた状態を示す。図５は図３と同様の断面を示す。
図１ないし図４において、３０は第２のソルダレジスト層であり、図９、図１０を用いて説明したソルダレジスト層１４（本説明では区別のために、第１のソルダレジスト層１４という。）上のチップ搭載領域８の周囲に、第１のソルダレジスト層１４と同様の材料を同様の厚さに積層して形成されている。
【００２１】
これにより、本実施例のＣＯＦ用フィルム１においては、その第１のソルダレジスト層１４のチップ搭載領域８側に、第１のソルダレジスト層１４と第２のソルダレジスト層３０とが積層されて厚くなった厚膜部が形成され、第２のソルダレジスト層３０の外側の端部に、第１のソルダレジスト層１４の上面の鉛直方向に形成された平面からなる段差部３２が形成される。
【００２２】
なお、第１のソルダレジスト層１４のみが形成されている領域を薄膜部ともいう。
この場合に、ベースフィルム２の巻取方向の直交方向の第２のソルダレジスト層３０は、図１に示すように、パッド電極６が接合される、巻取方向の直交方向に形成されたインナリード１０から、直接巻取方向の直交方向に延在するアウタリード１１の部位（図１に示すＡ部）を全て含む領域に形成されている。
【００２３】
以下に、図５にＰで示す工程に従って、本実施例のＣＯＦ用フィルムおよび半導体装置の製造方法について説明する。
Ｐ１、膜厚３８μｍ程度のポリイミドからなるベースフィルム２の両側の縁領域２ａにスプロケットホール３を形成し、その一の面に、厚さ６μｍ程度の銅箔を貼付けて、導電性材料からなる導電体層３５を形成する。
【００２４】
Ｐ２、フォトリソグラフィおよびエッチングにより導電体層３５をパターニングして、チップ搭載領域８の複数のインナリード１０と、端子１２と、これらの間を接続するアウタリード１１とからなる配線パターンを形成する。
Ｐ３、スクリーン印刷法により、チップ搭載領域８および端子１２上を除く配線パターンが形成されたベースフィルム２上、つまりソルダレジスト形成領域１５上にレジスト材料を塗布して、アウタリード１１が形成されたベースフィルム２上に、厚さ２０μｍ程度の第１のソルダレジスト層１４を形成する。
【００２５】
Ｐ４、再度、スクリーン印刷法により、第１のソルダレジスト層１４上のチップ搭載領域８側にレジスト材料を塗布して、チップ搭載領域８の周囲に、厚さ２０μｍ程度の第２のソルダレジスト層３０を形成する。
このようにして、第１のソルダレジスト層１４上のチップ搭載領域８側に第２のソルダレジスト層３０を積層して、チップ搭載領域８側に厚膜部を形成したソルダレジスト層から、ベースフィルム２上に形成された配線パターンの端子１２とインナリード１０とを露出させた本実施例のＣＯＦ用フィルム１が形成される。
【００２６】
Ｐ５、他の工程で形成された半導体チップ５を準備し、ＣＯＦ用フィルム１のチップ搭載領域８に露出しているインナリード１０上に、半導体チップ５のバンプ電極６を半田または金（Ａｕ）等で接合する。
Ｐ６、半導体チップ５の接合後に、第１および第２のソルダレジスト層１４、３０のチップ搭載領域８側の端面と、半導体チップ５の外径形状を形成する側面との隙間から、チップ搭載領域８のベースフィルム２と半導体チップ５との間に封止樹脂を注入して、チップ搭載領域８およびその周囲の第２のソルダレジスト層３０上に封止層１６を形成して、ＣＯＦ用フィルム１のチップ搭載領域８に半導体チップ５を搭載する。
【００２７】
このようにして、ＣＯＦ用フィルム１の各チップ搭載領域８に、順次に半導体チップ５が搭載され、図６に示す、複数の半導体装置２０が所定のピッチで形成されたＣＯＦ用フィルム１が製造され、検査工程において良品と判定された半導体装置２０は、そのカットエリア１８で打抜かれて、１つのＣＯＦ型の半導体装置２０が形成される。
また、半導体装置２０の検査工程において、不良と判定された半導体装置２０は、その不良品カットエリア２２がパンチ等を用いて打抜かれる。
【００２８】
この打抜き作業のときに、作業員が、ベースフィルム２の不良と判定された半導体装置２０が形成された部位の側縁部を指で摘んで持上げたとしても、本実施例のＣＯＦ用フィルム１は、第１のソルダレジスト層１４上に第２のソルダレジスト層３０を積層して、チップ搭載領域８側に厚膜部を形成してあるので、図７に示すように、第１のソルダレジスト層１４のみが形成された薄膜部の曲りを大きくして、厚膜部となっているチップ搭載領域８側の曲りを抑制することができ、バンプ電極６が接合された、ベースフィルム２の巻取方向の直交方向に形成された図１に示すＡ部のインナリード１０に生ずる応力を低減して、インナリード１０の破断を防止することができ、ＣＯＦ型の半導体装置２０の製造における歩留りを向上させることができる。
【００２９】
また、本実施例の第２のソルダレジスト層３０は、チップ形成領域８の周囲に形成してあるので、ベースフィルム２の持上げ量が過大になったとしても、上記と同様に、ベースフィルム２の巻取方向に形成された図１に示すＢ部のインナリード１０の応力が過大になることはなく、バンプ電極６が接合された、巻取方向に形成されたインナリード１０の破断を防止することができる。
【００３０】
更に、５０μｍ以下の厚さ（本実施例では、３８μｍ）に形成されたベースフィルム２に、それぞれ２０μｍ程度の厚さの第１および第２のソルダレジスト層１４、３０を積層して厚さ４０μｍ程度の膜厚部を形成するので、ベースフィルム２と第１および第２のソルダレジスト層１４、３０とを合せた厚さを、ＴＣＰ型の半導体装置を形成するテープキャリアの厚さと同程度にすることができ、インナリード１０の近傍の強度を非常に高い強度とすることができる。
【００３１】
更に、本実施例のチップ搭載領域８の周囲には、第１および第２のソルダレジスト層１４、３０を積層した膜厚部が形成されているので、この膜厚部を、封止材料を注入する際のダムとしても機能させることができる。
なお、本実施例では、第２のソルダレジスト層３０の段差部３２は、第１のソルダレジスト層１４の上面の鉛直方向に形成された平面で形成されるとして説明したが、図８に示すように、第２のソルダレジスト層３０の外側の端部に、第１のソルダレジスト層１４の上面に向かって拡大する円弧面または斜面からなる段差部３２を形成するようにしてもよい。
【００３２】
このようにすれば、第１のソルダレジスト層１４のみが形成された薄膜部の曲りの曲率半径を大きくして、薄膜部に形成されたアウタリード１１の応力をより低減することが可能になる。
また、本実施例では、第２のソルダレジスト層３０をチップ形成領域８の周囲に形成して、段差部３２の外側に第１のソルダレジスト層１４を残した状態で形成するとして説明したが、第２のソルダレジスト層３０を、第１のソルダレジスト層１４のベースフィルム２の巻取方向の直交方向の全長に渡って形成するようにしてもよい。
【００３３】
このようにすれば、上記したＡ部におけるインナリード１０および全長に渡って形成された第２のソルダレジスト層３０下に形成されたアウタリード１１の更なる応力低減を図ることができる。
以上説明したように、本実施例では、ＣＯＦ用フィルムに形成された配線パターンのアウタリードを覆うソルダレジスト層のチップ搭載領域側に、厚さを厚くした厚膜部を形成したことによって、ソルダレジスト層の薄膜部の曲りを大きくして、厚膜部となっているチップ搭載領域側の曲りを抑制することができ、ベースフィルムの巻取方向の直交方向に形成されたインナリードに生ずる応力を低減して、そのインナリードの破断を防止することができると共に、ベースフィルムの巻取方向に形成されたインナリードに生ずる応力を低減して、そのインナリードの破断を防止することができる。
【図面の簡単な説明】
【００３４】
【図１】実施例の半導体装置を形成したＣＯＦ用フィルムの上面を示す説明図
【図２】図１のＣ−Ｃ断面線に沿った断面を示す説明図
【図３】図２の半導体装置の部分拡大図
【図４】図１のＤ−Ｄ断面線に沿った断面を示す説明図
【図５】実施例の半導体装置の製造方法を示す説明図
【図６】実施例の半導体装置を連続形成したＣＯＦ用フィルムの上面を示す説明図
【図７】図３のＥ部における折曲げ状態を示す説明図
【図８】実施例のソルダレジスト層の他の形態を示す説明図
【図９】従来の半導体装置を形成したＣＯＦ用フィルムの上面を示す説明図
【図１０】従来の半導体装置のＸ−Ｘ断面線に沿った断面を示す説明図
【図１１】従来の半導体装置を連続形成したＣＯＦ用フィルムの上面を示す説明図
【図１２】従来のＣＯＦ用フィルムを摘み上げた状態の側面を示す説明図
【図１３】従来のＣＯＦ用フィルムを摘み上げた状態の上面を示す説明図
【図１４】図１０のＹ部における折曲げ状態を示す説明図
【符号の説明】
【００３５】
１    ＣＯＦ用フィルム
２    ベースフィルム
２ａ  縁領域
２ｂ  半導体装置形成領域
３    スプロケットホール
５    半導体チップ
６    バンプ電極
８    チップ搭載領域
１０  インナリード
１１  アウタリード
１２  端子
１４  ソルダレジスト層（第１のソルダレジスト層）
１５  ソルダレジスト形成領域
１６  封止層
１８  カットエリア
２０  半導体装置
２２  不良品カットエリア
３０  第２のソルダレジスト層
３２  段差部
３５  導電体層
【図１】
2009302200.tif 000003
【図２】
2009302200.tif 000004
【図３】
2009302200.tif 000005
【図４】
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【図５】
2009302200.tif 000007
【図６】
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【図７】
2009302200.tif 000009
【図８】
2009302200.tif 000010
【図９】
2009302200.tif 000011
【図１０】
2009302200.tif 000012
【図１１】
2009302200.tif 000013
【図１２】
2009302200.tif 000014
【図１３】
2009302200.tif 000015
【図１４】
2009302200.tif 000016