(57)【要約】【課題】入力信号のサンプル／ホールドに割り当てる時間を削減することなくキャパシタの充電のために必要とされる消費電力を低減可能なサンプルホールド回路を提供する。【解決手段】正相入力信号及び逆相入力信号を夫々受けて電荷を充電する第１の動作モードと、第１の動作モードにおいて充電された電荷を保持しつつオペアンプ１３０の反転入力端子及び非反転出力端子間と非反転入力端子及び反転出力端子間とを夫々短絡し、正相出力信号及び逆相出力信号を出力する第２の動作モードと、保持している電荷を放電する第３の動作モードとを順次繰り返す第１のキャパシタ対１１１Ａ及び１１２Ａと、第１のキャパシタ対の動作モードが第１及び第２の動作モードの場合に第３の動作モード、第３の動作モードの場合に第１及び第２の動作モードに夫々遷移する第２のキャパシタ対１１１Ｂ及び１１２Ｂとを具備する。【選択図】      図１
2009284338.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、
正相入力信号及び逆相入力信号を夫々受けて電荷を充電する第１の動作モードと、前記第１の動作モードにおいて充電された電荷を保持しつつ前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、正相出力信号及び逆相出力信号を出力する第２の動作モードと、保持している電荷を放電する第３の動作モードとを順次繰り返す第１及び第２のキャパシタ対とを具備し、
前記第２のキャパシタ対は、前記第１のキャパシタ対の動作モードが前記第１及び第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ対の動作モードが前記第３の動作モードの場合に前記第１及び第２の動作モードに夫々遷移する
ことを特徴とするサンプルホールド回路。
【請求項２】
請求項１記載のサンプルホールド回路を含むアナログ−デジタル変換器。
【請求項３】
縦列に複数接続された変換ステージを含むアナログ−デジタル変換器において、
前記変換ステージの少なくとも１つは、
アナログ正相入力信号及びアナログ逆相入力信号と、基準信号とを比較してデジタル信号を生成する比較器と、
非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、
一端が共通に接続される第１及び第２のキャパシタと一端が共通に接続される第３及び第４のキャパシタとを含み、前記第１及び第２のキャパシタの他端と前記第３及び第４のキャパシタの他端とが前記アナログ正相入力信号と前記アナログ逆相入力信号とを夫々受けて電荷を充電する第１の動作モードと、前記第３及び第４のキャパシタの他端に前記デジタル信号に応じた参照電圧が夫々印加され、前記第１のキャパシタと前記第２のキャパシタとが前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、前記アナログ正相入力信号及び前記アナログ逆相信号と前記参照電圧との間の残差信号であるアナログ正相出力信号及びアナログ逆相出力信号を出力する第２の動作モードと、前記第１乃至第４のキャパシタの保持している電荷を放電する第３の動作モードとを順次繰り返す第１及び第２のキャパシタ群とを具備し、
前記第２のキャパシタ群は、前記第１のキャパシタ群の動作モードが前記第１及び第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ群の動作モードが前記第３の動作モードの場合に前記第１及び第２の動作モードに夫々遷移する
ことを特徴とするアナログ−デジタル変換器。
【請求項４】
非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、
正相入力信号及び逆相入力信号を夫々受けて電荷を充電する第１の動作モードと、前記第１の動作モードにおいて充電された電荷を保持しつつ前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、正相出力信号及び逆相出力信号を出力する第２の動作モードと、前記第２の動作モードにおいて保持された電荷を放電する第３の動作モードとを順次繰り返す第１、第２及び第３のキャパシタ対とを具備し、
前記第２のキャパシタ対は、前記第１のキャパシタ対の動作モードが前記第１の動作モードの場合に前記第２の動作モード、前記第１のキャパシタ対の動作モードが前記第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ対の動作モードが前記第３の動作モードの場合に前記第１の動作モードに夫々遷移し、
前記第３のキャパシタ対は、前記第１のキャパシタ対の動作モードが前記第１の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ対の動作モードが前記第２の動作モードの場合に前記第１の動作モード、前記第１のキャパシタ対の動作モードが前記第３の動作モードの場合に前記第２の動作モードに夫々遷移する
ことを特徴とするサンプルホールド回路。
【請求項５】
請求項４記載のサンプルホールド回路を含むアナログ−デジタル変換器。
【請求項６】
縦列に複数接続された変換ステージを含むアナログ−デジタル変換器において、
前記変換ステージの少なくとも１つは、
アナログ正相入力信号及びアナログ逆相入力信号と、基準信号とを比較してデジタル信号を生成する比較器と、
非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、
一端が共通に接続される第１及び第２のキャパシタと一端が共通に接続される第３及び第４のキャパシタとを含み、前記第１及び第２のキャパシタの他端と前記第３及び第４のキャパシタの他端とが前記アナログ正相入力信号と前記アナログ逆相入力信号とを夫々受けて電荷を充電する第１の動作モードと、前記第３及び第４のキャパシタの他端に前記デジタル信号に応じた参照電圧が夫々印加され、前記第１のキャパシタと前記第２のキャパシタとが前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、前記アナログ正相入力信号及び前記アナログ逆相信号と前記参照電圧との間の残差信号であるアナログ正相出力信号及びアナログ逆相出力信号を出力する第２の動作モードと、前記第１乃至第４のキャパシタの保持している電荷を放電する第３の動作モードとを順次繰り返す第１、第２及び第３のキャパシタ群とを具備し、
前記第２のキャパシタ群は、前記第１のキャパシタ群の動作モードが前記第１の動作モードの場合に前記第２の動作モード、前記第１のキャパシタ群の動作モードが前記第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ群の動作モードが前記第３の動作モードの場合に前記第１の動作モードに夫々遷移し、
前記第３のキャパシタ群は、前記第１のキャパシタ群の動作モードが前記第１の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ群の動作モードが前記第２の動作モードの場合に前記第１の動作モード、前記第１のキャパシタ群の動作モードが前記第３の動作モードの場合に前記第２の動作モードに夫々遷移する
ことを特徴とするアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプルホールド回路及びパイプライン型アナログ−デジタル変換器に関する。
【背景技術】
【０００２】
サンプルホールド回路は、入力段からの入力信号をサンプル／ホールドする回路である。具体的には、サンプルホールド回路は、スイッチ、キャパシタ（スイッチトキャパシタ）及びオペアンプを含み、スイッチの切り替えによって入力信号のサンプル／ホールドを行う。キャパシタの一端はオペアンプの入力端子に接続されており、他端は上記入力信号を供給する入力段及びオペアンプの出力端子のいずれか一方にスイッチを介して接続される。
【０００３】
具体的には、入力信号のサンプル時（以下、単にサンプルモードと称する）において、キャパシタの他端はスイッチを介して入力段に接続される。即ち、キャパシタは入力段からの入力信号の電圧に応じて充電される。一方、入力信号のホールド時（以下、単にホールドモードと称する）には、サンプルモードにおいて充電された電荷が保持された状態でキャパシタの他端はオペアンプの出力端子に接続される。サンプルホールド回路の動作モードは、上記サンプルモード及びホールドモードに周期的に遷移し、入力信号をサンプル／ホールドする。
【０００４】
また、パイプライン型アナログーデジタル変換器（以下、単にパイプライン型Ａ／Ｄ変換器と称する）は、サンプルホールド回路及び複数段縦続接続された変換ステージを含む。変換ステージは、サンプルホールド回路に構成が類似する乗算型デジタル−アナログ変換器（以下、単にＭＤＡＣと称する）と、アナログ入力信号をデジタル信号に変換するための比較器とで構成される。ＭＤＡＣもサンプルホールド回路と同様に、前段から入力されるアナログ入力信号をサンプル／ホールドする。
【０００５】
サンプルホールド回路及びＭＤＡＣは、キャパシタの充電により入力信号のサンプルを実現する点が共通する。例えば、ＭＤＡＣ中のキャパシタの充電には前段のＭＤＡＣ中のオペアンプが使用され、当該オペアンプの消費電力がパイプライン型Ａ／Ｄ変換器の全体の消費電力において比較的大きな割合を占めることが知られている。
【０００６】
サンプルホールド回路及びＭＤＡＣは、通常、入力信号のサンプル／ホールドを連続して行うため、各サンプルモードの開始時においてキャパシタには直前に保持されていた電荷が残存している。従って、各サンプルモードにおいて、入力信号の電圧の最小値から最大値までまたは最大値から最小値までに応じた量の電荷をキャパシタに充電することもあり得る。
【０００７】
非特許文献１記載のパイプライン型Ａ／Ｄ変換器は、入力信号のサンプル／ホールドを連続して行わず、入力信号をサンプルする前に上記キャパシタに保持されている電荷を一旦放電するようにしている。非特許文献１記載のパイプライン型Ａ／Ｄ変換器によれば、各キャパシタに対して一度に充電しなければならない電荷の最大量を抑えることができる。
【非特許文献１】K. Honda et Al. "A 14b Low-power Pipelined A/D Converter Using a Pre-charging Technique", Dig. Symp. VLSI Circuits, pp.196-197, June 2007
【発明の開示】
【発明が解決しようとする課題】
【０００８】
非特許文献１記載のパイプライン型Ａ／Ｄ変換器は、入力信号のサンプル／ホールドの他にキャパシタの放電を行う時間が別途必要となる。従って、入力信号のサンプル／ホールドに割り当て可能な時間が相対的に少なくなる。即ち、入力信号をサンプルする際に、短時間でキャパシタの充電を行わなければならない。
【０００９】
従って、本発明は、入力信号のサンプル／ホールドに割り当てる時間を削減することなくキャパシタの充電のために必要とされる消費電力を低減可能なサンプルホールド回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様に係るサンプルホールド回路は、非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、正相入力信号及び逆相入力信号を夫々受けて電荷を充電する第１の動作モードと、前記第１の動作モードにおいて充電された電荷を保持しつつ前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、正相出力信号及び逆相出力信号を出力する第２の動作モードと、保持している電荷を放電する第３の動作モードとを順次繰り返す第１及び第２のキャパシタ対とを具備し、前記第２のキャパシタ対は、前記第１のキャパシタ対の動作モードが前記第１及び第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ対の動作モードが前記第３の動作モードの場合に前記第１及び第２の動作モードに夫々遷移する。
【００１１】
本発明の他の態様に係るＡ／Ｄ変換器は、縦列に複数接続された変換ステージを含むアナログ−デジタル変換器において、前記変換ステージの少なくとも１つは、アナログ正相入力信号及びアナログ逆相入力信号と、基準信号とを比較してデジタル信号を生成する比較器と、非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、一端が共通に接続される第１及び第２のキャパシタと一端が共通に接続される第３及び第４のキャパシタとを含み、前記第１及び第２のキャパシタの他端と前記第３及び第４のキャパシタの他端とが前記アナログ正相入力信号と前記アナログ逆相入力信号とを夫々受けて電荷を充電する第１の動作モードと、前記第３及び第４のキャパシタの他端に前記デジタル信号に応じた参照電圧が夫々印加され、前記第１のキャパシタと前記第２のキャパシタとが前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、前記アナログ正相入力信号及び前記アナログ逆相信号と前記参照電圧との間の残差信号であるアナログ正相出力信号及びアナログ逆相出力信号を出力する第２の動作モードと、前記第１乃至第４のキャパシタの保持している電荷を放電する第３の動作モードとを順次繰り返す第１及び第２のキャパシタ群とを具備し、前記第２のキャパシタ群は、前記第１のキャパシタ群の動作モードが前記第１及び第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ群の動作モードが前記第３の動作モードの場合に前記第１及び第２の動作モードに夫々遷移する。
【００１２】
本発明の他の態様に係るサンプルホールド回路は、非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、正相入力信号及び逆相入力信号を夫々受けて電荷を充電する第１の動作モードと、前記第１の動作モードにおいて充電された電荷を保持しつつ前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、正相出力信号及び逆相出力信号を出力する第２の動作モードと、前記第２の動作モードにおいて保持された電荷を放電する第３の動作モードとを順次繰り返す第１、第２及び第３のキャパシタ対とを具備し、前記第２のキャパシタ対は、前記第１のキャパシタ対の動作モードが前記第１の動作モードの場合に前記第２の動作モード、前記第１のキャパシタ対の動作モードが前記第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ対の動作モードが前記第３の動作モードの場合に前記第１の動作モードに夫々遷移し、前記第３のキャパシタ対は、前記第１のキャパシタ対の動作モードが前記第１の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ対の動作モードが前記第２の動作モードの場合に前記第１の動作モード、前記第１のキャパシタ対の動作モードが前記第３の動作モードの場合に前記第２の動作モードに夫々遷移する。
【００１３】
本発明の他の態様に係るＡ／Ｄ変換器は、縦列に複数接続された変換ステージを含むアナログ−デジタル変換器において、前記変換ステージの少なくとも１つは、アナログ正相入力信号及びアナログ逆相入力信号と、基準信号とを比較してデジタル信号を生成する比較器と、非反転入力端子及び反転入力端子と、非反転出力端子及び反転出力端子とを有するオペアンプと、一端が共通に接続される第１及び第２のキャパシタと一端が共通に接続される第３及び第４のキャパシタとを含み、前記第１及び第２のキャパシタの他端と前記第３及び第４のキャパシタの他端とが前記アナログ正相入力信号と前記アナログ逆相入力信号とを夫々受けて電荷を充電する第１の動作モードと、前記第３及び第４のキャパシタの他端に前記デジタル信号に応じた参照電圧が夫々印加され、前記第１のキャパシタと前記第２のキャパシタとが前記反転入力端子及び非反転出力端子間と前記非反転入力端子及び反転出力端子間とを夫々短絡し、前記アナログ正相入力信号及び前記アナログ逆相信号と前記参照電圧との間の残差信号であるアナログ正相出力信号及びアナログ逆相出力信号を出力する第２の動作モードと、前記第１乃至第４のキャパシタの保持している電荷を放電する第３の動作モードとを順次繰り返す第１、第２及び第３のキャパシタ群とを具備し、前記第２のキャパシタ群は、前記第１のキャパシタ群の動作モードが前記第１の動作モードの場合に前記第２の動作モード、前記第１のキャパシタ群の動作モードが前記第２の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ群の動作モードが前記第３の動作モードの場合に前記第１の動作モードに夫々遷移し、前記第３のキャパシタ群は、前記第１のキャパシタ群の動作モードが前記第１の動作モードの場合に前記第３の動作モード、前記第１のキャパシタ群の動作モードが前記第２の動作モードの場合に前記第１の動作モード、前記第１のキャパシタ群の動作モードが前記第３の動作モードの場合に前記第２の動作モードに夫々遷移する。
【発明の効果】
【００１４】
本発明によれば、入力信号のサンプル／ホールドに割り当てる時間を削減することなくキャパシタの充電のために必要とされる消費電力を低減可能なサンプルホールド回路を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して、本発明の実施形態について説明する。  
（第１の実施形態）  
図１に示すように、本発明の第１の実施形態に係るサンプルホールド回路は、キャパシタ１１１Ａ及び１１２Ａ、スイッチ１２１Ａ〜１２９Ａ、キャパシタ１１１Ｂ及び１１２Ｂ、スイッチ１２１Ｂ〜１２９Ｂ及びオペアンプ１３０を有する。尚、キャパシタ１１１Ａ、１１２Ａ、１１１Ｂ及び１１２Ｂのキャパシタンスは全て等しい。
【００１６】
本実施形態に係るサンプルホールド回路は、スイッチ１２１Ａ〜１２９Ａ及びスイッチ１２１Ｂ〜１２９ＢのＯＮ／ＯＦＦによって異なる動作を実現する。具体的には、本実施形態に係るサンプルホールド回路の動作は、後述する第１乃至第４のフェーズで構成される。第１乃至第４のフェーズにおける、サンプルホールド回路の接続状態は、図１乃至図４において夫々示す通りである。
【００１７】
本実施形態に係るサンプルホールド回路は、第１及び第３のフェーズにおいて図示しない入力段から入力される正相入力信号Ｖin+及び逆相入力信号Ｖin-をサンプルし、これらサンプルした正相入力信号Ｖin+及び逆相入力信号Ｖin-をホールドして第２及び第４のフェーズにおいて正相出力信号Ｖout+及び逆相出力信号Ｖout-を出力する。ここで、正相入力信号Ｖin+、逆相入力信号Ｖin-、正相出力信号Ｖout+及び逆相出力信号Ｖout-は、全てアナログ信号であって、最小値をＶrefm、最大値をＶrefpとする。また、正相入力信号Ｖin+及び逆相入力信号Ｖin-の同相電圧をＶcom（＝(Ｖin+＋Ｖin-)／2）とする。
【００１８】
キャパシタ１１１Ａの一端は、スイッチ１２３Ａ及び１２４Ａを介してキャパシタ１１２Ａの一端に接続される（第１、第３及び第４のフェーズ）か、スイッチ１２７Ａを介してオペアンプ１３０の反転入力端子に接続される（第２のフェーズ）。一方、キャパシタ１１１Ａの他端は、スイッチ１２１Ａを介して正相入力信号Ｖin+を受ける（第１のフェーズ）か、スイッチ１２５Ａを介してオペアンプ１３０の非反転出力端子に接続される（第２のフェーズ）か、スイッチ１２９Ａを介してキャパシタ１１２Ａの他端に接続される（第３及び第４のフェーズ）。
【００１９】
キャパシタ１１２Ａの一端は、スイッチ１２４Ａ及び１２３Ａを介してキャパシタ１１１Ａの一端に接続される（第１、第３及び第４のフェーズ）か、スイッチ１２８Ａを介してオペアンプ１３０の非反転入力端子に接続される（第２のフェーズ）。一方、キャパシタ１１２Ａの他端は、スイッチ１２２Ａを介して逆相入力信号Ｖin-を受ける（第１のフェーズ）か、スイッチ１２６Ａを介してオペアンプ１３０の反転出力端子に接続される（第２のフェーズ）か、スイッチ１２９Ａを介してキャパシタ１１１Ａの他端に接続される（第３及び第４のフェーズ）。
【００２０】
キャパシタ１１１Ｂの一端は、スイッチ１２３Ｂ及び１２４Ｂを介してキャパシタ１１２Ｂの一端に接続される（第１、第２及び第３のフェーズ）か、スイッチ１２７Ｂを介してオペアンプ１３０の反転入力端子に接続される（第４のフェーズ）。一方、キャパシタ１１１Ｂの他端は、スイッチ１２１Ｂを介して正相入力信号Ｖin+を受ける（第３のフェーズ）か、スイッチ１２５Ｂを介してオペアンプ１３０の非反転出力端子に接続される（第４のフェーズ）か、スイッチ１２９Ｂを介してキャパシタ１１２Ｂの他端に接続される（第１及び第２のフェーズ）。
【００２１】
キャパシタ１１２Ｂの一端は、スイッチ１２４Ｂ及び１２３Ｂを介してキャパシタ１１１Ｂの一端に接続される（第１、第２及び第３のフェーズ）か、スイッチ１２８Ｂを介してオペアンプ１３０の非反転入力端子に接続される（第４のフェーズ）。一方、キャパシタ１１２Ｂの他端は、スイッチ１２２Ｂを介して逆相入力信号Ｖin-を受ける（第３のフェーズ）か、スイッチ１２６Ｂを介してオペアンプ１３０の反転出力端子に接続される（第４のフェーズ）か、スイッチ１２９Ｂを介してキャパシタ１１１Ｂの他端に接続される（第１及び第２のフェーズ）。
【００２２】
オペアンプ１３０は、反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有するいわゆる全差動型オペアンプである。オペアンプ１３０の反転入力端子及び非反転出力端子間は、スイッチ１２７Ａ、キャパシタ１１１Ａ及びスイッチ１２５Ａを介して接続されたり（第２のフェーズ）、スイッチ１２７Ｂ、キャパシタ１１１Ｂ及びスイッチ１２５Ｂを介して接続されたり（第４のフェーズ）、開放されたり（第１及び第３のフェーズ）する。また、オペアンプ１３０の非反転入力端子及び反転入力端子間は、スイッチ１２８Ａ、キャパシタ１１２Ａ及びスイッチ１２６Ａを介して接続されたり（第２のフェーズ）、スイッチ１２８Ｂ、キャパシタ１１２Ｂ及びスイッチ１２６Ｂを介して接続されたり（第４のフェーズ）、開放されたり（第１及び第３のフェーズ）する。
【００２３】
以下、本実施形態に係るサンプルホールド回路の動作をフェーズ毎に説明する。  
図１に示すように、第１のフェーズにおいて本実施形態に係るサンプルホールド回路は、サンプルモードで動作している。より詳細には、スイッチ１２１Ａ〜１２４ＡがＯＮ、スイッチ１２５Ａ〜１２９ＡがＯＦＦとなることにより、キャパシタ１１１Ａ及びキャパシタ１１２Ａが正相入力信号Ｖin+及び逆相入力信号Ｖin-を夫々サンプルしている。
【００２４】
一方、キャパシタ１１１Ｂ及び１１２Ｂは、正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプルを行っていない。スイッチ１２３Ｂ、１２４Ｂ及び１２９ＢがＯＮ、スイッチ１２１Ｂ、１２２Ｂ及び１２５Ｂ〜１２８ＢがＯＦＦとなることにより、キャパシタ１１１Ｂ及びキャパシタ１１２Ｂの両端が接続され、両端に印加される電圧も等しい。即ち、前述したようにキャパシタ１１１Ｂ及びキャパシタ１１２Ｂのキャパシタンスは等しいため、キャパシタ１１１Ｂ及びキャパシタ１１２Ｂの保持する電荷は放電され平均化する。尚、このような放電を行うことの技術的意義は、後述する。
【００２５】
図２に示すように、第２のフェーズにおいて本実施形態に係るサンプルホールド回路は、ホールドモードで動作している。より詳細には、スイッチ１２１Ａ〜１２４Ａ及び１２９ＡがＯＦＦとなることにより、上記第１のフェーズにおいてキャパシタ１１１Ａ及びキャパシタ１１２Ａによって夫々サンプルされた正相入力信号Ｖin+及び逆相入力信号Ｖin-がホールドされている。そして、スイッチ１２５Ａ〜１２８ＡがＯＮとなることにより、これらホールドされた正相入力信号Ｖin+及び逆相入力信号Ｖin-が正相出力信号Ｖout+及び逆相出力信号Ｖout-として夫々出力される。一方、スイッチ１２１Ｂ〜１２８ＢのＯＮ／ＯＦＦは、上記第１のフェーズと同様である。
【００２６】
図３に示すように、第３のフェーズにおいて本実施形態に係るサンプルホールド回路は、サンプルモードで動作している。より詳細には、スイッチ１２１Ｂ〜１２４ＢがＯＮ、スイッチ１２５Ｂ〜１２９ＢがＯＦＦとなることにより、キャパシタ１１１Ｂ及び１１２Ｂが正相入力信号Ｖin+及び逆相入力信号Ｖin-を夫々サンプルしている。
【００２７】
一方、キャパシタ１１１Ａ及び１１２Ａは、第１のフェーズにおけるキャパシタ１１１Ｂ及び１１２Ｂと同様に、正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプルを行わない。スイッチ１２３Ａ、１２４Ａ及び１２９ＡがＯＮ、スイッチ１２１Ａ、１２２Ａ及び１２５Ａ〜１２８ＡがＯＦＦとなることにより、キャパシタ１１１Ａ及び１１２Ａの両端が接続され、キャパシタ１１１Ａ及び１１２Ａの保持する電荷は放電され平均化する。従って、上記第２のフェーズにおいてキャパシタ１１１Ａ及び１１２Ａの保持する電荷に偏りがあったとしても、当該キャパシタ１１１Ａ及び１１２Ａの両端に印加される電圧は共に正相入力信号Ｖin+及び逆相入力信号Ｖin-の同相電圧Ｖcomとなる。
【００２８】
図４に示すように、第４のフェーズにおいて本実施形態に係るサンプルホールド回路は、ホールドモードで動作している。より詳細には、スイッチ１２１Ｂ〜１２４Ｂ及び１２９ＢがＯＦＦとなることにより、上記第３のフェーズにおいてキャパシタ１１１Ｂ及び１１２Ｂによって夫々サンプルされた正相入力信号Ｖin+及び逆相入力信号Ｖin-がホールドされている。そして、スイッチ１２５Ｂ〜１２８ＢがＯＮとなることにより、これらホールドされた正相入力信号Ｖin+及び逆相入力信号Ｖin-が正相出力信号Ｖout+及び逆相出力信号Ｖout-として夫々出力される。一方、スイッチ１２１Ａ〜１２８ＡのＯＮ／ＯＦＦは、上記第３のフェーズと同様である。
【００２９】
本実施形態に係るサンプルホールド回路は、以上のような第１乃至第４のフェーズを順に繰り返し、正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプル／ホールドを行う。ところで、前述したように第１及び第２のフェーズにおけるキャパシタ１１１Ｂ及び１１２Ｂ及び第３及び第４のフェーズにおけるキャパシタ１１１Ａ及び１１２Ａは、正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプル／ホールドを行わない。即ち、本実施形態に係るサンプルホールド回路は、キャパシタ１１１Ａ及び１１２Ａを用いたサンプル／ホールドと、キャパシタ１１１Ｂ及びキャパシタ１１２Ｂを用いたサンプル／ホールドとを相補的に行っている。
【００３０】
以下、このようにキャパシタ１１１Ａ及び１１２Ａと、キャパシタ１１１Ｂ及び１１２Ｂの２組のキャパシタを用いて入力信号のサンプル／ホールドと、電荷の放電とを行うことの技術的意義を説明する。
【００３１】
図５及び図６に示すように、通常のサンプルホールド回路は、１組のキャパシタ１１及び１２を用いて正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプル／ホールドを連続して行う。具体的には、サンプルモード時には図５に示すように、キャパシタ１１の一端及びキャパシタ１２の一端は、スイッチ２３及びスイッチ２４を介して接続され、キャパシタ１１の他端及びキャパシタ１２の他端は、スイッチ２１及びスイッチ２２を介して正相入力信号Ｖin+及び逆相入力信号Ｖin-を夫々受ける。尚、キャパシタ１１及びキャパシタ１２のキャパシタンスは等しいものとする。
【００３２】
一方、ホールドモード時には図６に示すように、スイッチ２１及び２２がＯＦＦとなり、キャパシタ１１の他端及びキャパシタ１２の他端は、正相入力信号Ｖin+及び逆相入力信号Ｖin-から夫々切り離される。また、オペアンプ３０の反転入力端子及び非反転出力端子間は、キャパシタ１１及びスイッチ２５を介して接続され、非反転入力端子及び反転出力端子間は、キャパシタ１２及びスイッチ２６を介して接続される。オペアンプ３０の非反転入力端子からはサンプルモード時にキャパシタ１１によってサンプルされた正相入力信号Ｖin+に略等しい逆相出力信号Ｖout-が出力され、反転入力端子からはサンプルモード時にキャパシタ１２によってサンプルされた逆相入力信号Ｖin-に略等しい正相出力信号Ｖout+が出力される。
【００３３】
このように、１組のキャパシタを用いて連続して入力信号のサンプル／ホールドを行う場合、直前にサンプル／ホールドした信号に応じた電荷がキャパシタに残存した状態で、次のサンプル／ホールドを行うことになる。例えば、サンプルモードにおいて、正相入力信号Ｖin+及び逆相入力信号Ｖin-として電圧Ｖrefp及びＶrefmが夫々与えられたとする。このとき、キャパシタ１１には、他端に印加される電圧がＶrefp、一端に印加される電圧がＶcomとなるような電荷が入力段によって充電される。一方、キャパシタ１２には、他端に印加される電圧がＶrefm、一端に印加される電圧がＶcomとなるような電荷が入力段によって充電される。次のホールドモードでは、キャパシタ１１及び１２に充電された電荷が保持される。
【００３４】
上記ホールドモードに続くサンプルモードでは、正相入力信号Ｖin+及び逆相入力信号Ｖin-として電圧Ｖrefm及びＶrefpが夫々与えられたとする。このとき、キャパシタ１１には、他端に印加される電圧がＶrefm、一端に印加される電圧がＶcomとなるような電荷が入力段によって充電される。一方、キャパシタ１２には、他端に印加される電圧がＶrefp、一端に印加される電圧がＶcomとなるような電荷が入力段によって充電される。上記ホールドモードではキャパシタ１１及び１２の電荷は保持されているので、キャパシタ１１は他端の電圧がＶrefpからＶrefmに下降するまで充電が必要であり、キャパシタ１２は他端の電圧がＶrefmからＶrefpに上昇するまで充電が必要である。
【００３５】
本実施形態に係るサンプルホールド回路は、サンプルモードに先だってキャパシタによって保持されている電荷の放電を行うようにしている。例えば、第１のフェーズにおいて正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプルを行うキャパシタ１１１Ａ及び１１２Ａは、直前の第３及び第４のフェーズにおいて両端を短絡され、第２のフェーズにおいて保持していた電荷を放電している。また、第３のフェーズにおいて正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプルを行うキャパシタ１１１Ｂ及び１１２Ｂは、直前の第１及び第２のフェーズにおいて両端を短絡され、第４のフェーズにおいて保持していた電荷を放電している。即ち、キャパシタ１１１Ａ、１１２Ａ、１１１Ｂ及び１１２Ｂの両端に印加される電圧は、サンプルモードに先だってＶcomになるようにリセットされている。
【００３６】
従って、入力段がキャパシタ１１１Ａ、１１２Ａ、１１１Ｂ及び１１２Ｂに対して行わなければならない充電量の最大値は、従来の半分程度となる。より詳細には、キャパシタ１１、１２、１１１Ａ、１１２Ａ、１１１Ｂ及び１１２ＢのキャパシタンスをＣとすると、従来のサンプルホールド回路において必要とされる充電量の最大値は「Ｃ｜Ｖrefp−Ｖrefm｜」であったが、本実施形態に係るサンプルホールド回路において必要とされる充電量の最大値は「Ｃ｜Ｖrefp−Ｖcom｜」である。ここで同相電圧Ｖcomは、電圧Ｖrefp及び電圧Ｖrefmの相加平均に等しいので、本実施形態に係るサンプルホールド回路において必要とされる充電量の最大値は、「Ｃ｜Ｖrefp−Ｖrefm｜／2」である。
【００３７】
以上説明したように、本実施形態に係るサンプルホールド回路は、キャパシタを２組用いて相補的にサンプル／ホールドを行い、一方のキャパシタがサンプル／ホールドを行っている間に他方のキャパシタが放電を行うようにしている。従って、本実施形態に係るサンプルホールド回路によれば、サンプルモードにおいて必要とされる充電量の最大値を従来の半分程度に抑えられる。即ち、入力段の消費電力を低減できる。
【００３８】
（第２の実施形態）  
図７に示すように、本発明の第２の実施形態に係るＡ／Ｄ変換器は、いわゆるパイプライン型Ａ／Ｄ変換器であって、サンプルホールド回路１００と、縦続接続されたＮ段（Ｎは複数）の変換ステージ２００−１、…、２００−Ｋ、２００−（Ｋ＋１）、…、２００−Ｎとを有する。
【００３９】
サンプルホールド回路１００は、例えば前述した第１の実施形態に係るサンプルホールド回路である。サンプルホールド回路１００によってサンプル／ホールドされたアナログ入力信号は、初段の変換ステージ２００−１に入力され、基準信号との比較結果に応じたデジタル信号に変換される。また、初段の変換ステージ２００−１は、上記比較結果に応じたアナログ信号（後述する残差信号）を次段の変換ステージ２００−２に入力する。変換ステージ２００−２は、前段の変換ステージ２００−１から入力されるアナログ信号を、基準信号との比較結果に応じたデジタル信号に変換し、当該比較結果に応じたアナログ信号（残差信号）を次段の変換ステージ２００−３に入力する。以下、変換ステージ２００−３乃至２００−Ｎは同様に動作し、各変換ステージ２００−１乃至２００−Ｎから得られたデジタル信号を合成することにより、上記アナログ入力信号のＡ／Ｄ変換が実現される。
【００４０】
以下、本実施形態に係るＡ／Ｄ変換器における変換ステージ２００−１乃至２００−Ｎの任意の１つである変換ステージ２００−Ｋを説明する。  
変換ステージ２００−Ｋは、図８に示すように、キャパシタ２４１Ａ〜２４４Ａ及び２４１Ｂ〜２４４Ｂ、スイッチ２５１Ａ〜２６４Ａ及び２５１Ｂ〜２６４Ｂ、オペアンプ２７０及び比較器２８０を有する。尚、キャパシタ２４１Ａ〜２４４Ａ及び２４１Ｂ〜２４４Ｂのキャパシタンスは全て等しい。また、キャパシタ２４１Ａ〜２４４Ａ及び２４１Ｂ〜２４４Ｂ、スイッチ２５１Ａ〜２６４Ａ及び２５１Ｂ〜２６４Ｂ及びオペアンプ２７０は、いわゆるＭＤＡＣを構成している。
【００４１】
変換ステージ２００−Ｋは、スイッチ２５１Ａ〜２６４Ａ及び２５１Ｂ〜２６４ＢのＯＮ／ＯＦＦによって異なる動作を実現する。具体的には、変換ステージ２００−Ｋの動作は、後述する第１乃至第４のフェーズで構成される。第１乃至第４のフェーズにおける変換ステージの接続状態は、図８乃至図１１において夫々示す通りである。
【００４２】
変換ステージ２００−Ｋは、第１及び第３のフェーズにおいて前段の変換ステージ２００−（Ｋ−１）から入力される正相入力信号Ｖin+及び逆相入力信号Ｖin-を比較器２８０によって基準信号と比較してデジタル信号Ｖdに変換すると共に、上記正相入力信号Ｖin+及び逆相入力信号Ｖin-をサンプルする。尚、デジタル信号Ｖdは、１ビット信号に限られない。
【００４３】
変換ステージ２００−Ｋは、第２及び第４のフェーズにおいて、上記第１及び第３のフェーズにおいてサンプルされた正相入力信号Ｖin+及び逆相入力信号Ｖin-をホールドし、上記比較結果に応じた残差信号である正相出力信号Ｖout+及び逆相出力信号Ｖout-を次段の変換ステージ２００−（Ｋ＋１）に入力する。尚、隣接する変換ステージは、互いに異なるフェーズで動作している。即ち、例えば変換ステージ２００−Ｋが第１または第３のフェーズで動作していれば、隣接する変換ステージ２００−（Ｋ−１）及び２００−（Ｋ＋１）は第２または第４のフェーズで動作している。一方、変換ステージ２００−Ｋが第２または第４のフェーズで動作していれば、隣接する変換ステージ２００−（Ｋ−１）及び２００−（Ｋ＋１）は第１または第３のフェーズで動作している。
【００４４】
ここで、正相入力信号Ｖin+、逆相入力信号Ｖin-、正相出力信号Ｖout+及び逆相出力信号Ｖout-は、全てアナログ信号であって最小値をＶrefm、最大値をＶrefpとする。また、正相入力信号Ｖin+及び逆相入力信号Ｖin-の同相電圧をＶcom（＝(Ｖin+＋Ｖin-)／2）とする。
【００４５】
キャパシタ２４１Ａの一端及びキャパシタ２４３Ａの一端は共通に接続される。キャパシタ２４１Ａの一端及びキャパシタ２４３Ａの一端は、スイッチ２５３Ａ及び２５４Ａを介してキャパシタ２４２Ａの一端及びキャパシタ２４４Ａの一端に接続される（第１、第３及び第４のフェーズ）か、スイッチ２６１Ａを介してオペアンプ２７０の反転入力端子に接続される（第２のフェーズ）。一方、キャパシタ２４１Ａの他端は、スイッチ２５１Ａを介して正相入力信号Ｖin+を受ける（第１のフェーズ）か、スイッチ２５５Ａを介してオペアンプ２７０の非反転出力端子に接続される（第２のフェーズ）か、スイッチ２６４Ａを介してキャパシタ２４２Ａの他端に接続される（第３及び第４のフェーズ）。
【００４６】
キャパシタ２４２Ａの一端及びキャパシタ２４４Ａの一端は共通に接続される。キャパシタ２４２Ａの一端及びキャパシタ２４４Ａの一端は、スイッチ２５４Ａ及び２５３Ａを介してキャパシタ２４１Ａの一端及びキャパシタ２４３Ａの一端に接続される（第１、第３及び第４のフェーズ）か、スイッチ２６２Ａを介してオペアンプ２７０の非反転入力端子に接続される（第２のフェーズ）。一方、キャパシタ２４２Ａの他端は、スイッチ２５２Ａを介して逆相入力信号Ｖin-を受ける（第１のフェーズ）か、スイッチ２５６Ａを介してオペアンプ２７０の反転出力端子に接続される（第２のフェーズ）か、スイッチ２６４Ａを介してキャパシタ２４１Ａの他端に接続される（第３及び第４のフェーズ）。
【００４７】
キャパシタ２４３Ａの他端は、スイッチ２５７Ａを介して正相入力信号Ｖin+を受ける（第１のフェーズ）か、スイッチ２５９Ａを介して後述する参照電圧を受ける（第２のフェーズ）か、スイッチ２６３Ａを介してキャパシタ２４４Ａの他端に接続される（第３及び第４のフェーズ）。キャパシタ２４４Ａの他端は、スイッチ２５２Ａを介して逆相入力信号Ｖin-を受ける（第１のフェーズ）か、スイッチ２６０Ａを介して参照電圧を受ける（第２のフェーズ）か、スイッチ２６３Ａを介してキャパシタ２４３Ａの他端に接続される（第３及び第４のフェーズ）。
【００４８】
キャパシタ２４１Ｂの一端及びキャパシタ２４３Ｂの一端は共通に接続される。キャパシタ２４１Ｂの一端及びキャパシタ２４３Ｂの一端は、スイッチ２５３Ｂ及び２５４Ｂを介してキャパシタ２４２Ｂの一端及びキャパシタ２４４Ｂの一端に接続される（第１、第２及び第３のフェーズ）か、スイッチ２６１Ｂを介してオペアンプ２７０の反転入力端子に接続される（第４のフェーズ）。一方、キャパシタ２４１Ｂの他端は、スイッチ２６４Ｂを介してキャパシタ２４２Ｂの他端に接続される（第１及び第２のフェーズ）か、スイッチ２５１Ｂを介して正相入力信号Ｖin+を受ける（第３のフェーズ）か、スイッチ２５５Ｂを介してオペアンプ２７０の非反転出力端子に接続される（第４のフェーズ）。
【００４９】
キャパシタ２４２Ｂの一端及びキャパシタ２４４Ｂの一端は共通に接続される。キャパシタ２４２Ｂの一端及びキャパシタ２４４Ｂの一端は、スイッチ２５４Ｂ及び２５３Ｂを介してキャパシタ２４１Ｂの一端及びキャパシタ２４３Ｂの一端に接続される（第１、第２及び第３のフェーズ）か、スイッチ２６２Ｂを介してオペアンプ２７０の非反転入力端子に接続される（第４のフェーズ）。一方、スイッチ２６４Ｂを介してキャパシタ２４１Ｂの他端に接続される（第１及び第２のフェーズ）か、キャパシタ２４２Ｂの他端は、スイッチ２５２Ｂを介して逆相入力信号Ｖin-を受ける（第３のフェーズ）か、スイッチ２５６Ｂを介してオペアンプ２７０の反転出力端子に接続される（第４のフェーズ）。
【００５０】
キャパシタ２４３Ｂの他端は、スイッチ２６３Ｂを介してキャパシタ２４４Ｂの他端に接続される（第１及び第２のフェーズ）か、スイッチ２５７Ｂを介して正相入力信号Ｖin+を受ける（第３のフェーズ）か、スイッチ２５９Ｂを介して参照電圧を受ける（第４のフェーズ）。キャパシタ２４４Ｂの他端は、スイッチ２６３Ｂを介してキャパシタ２４３Ｂの他端に接続される（第１及び第２のフェーズ）か、スイッチ２５２Ｂを介して逆相入力信号Ｖin-を受ける（第３のフェーズ）か、スイッチ２６０Ｂを介して参照電圧を受ける（第４のフェーズ）。
【００５１】
オペアンプ２７０は、上記オペアンプ１３０と同様に、反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有するいわゆる全差動型オペアンプである。オペアンプ２７０の反転入力端子及び非反転出力端子間は、スイッチ２６１Ａ、キャパシタ２４１Ａ及びスイッチ２５５Ａを介して接続されたり（第２のフェーズ）、スイッチ２６１Ｂ、キャパシタ２４１Ｂ及びスイッチ２５５Ｂを介して接続されたり（第４のフェーズ）、開放されたり（第１及び第３のフェーズ）する。また、オペアンプ２７０の非反転入力端子及び反転入力端子間は、スイッチ２６２Ａ、キャパシタ２４２Ａ及びスイッチ２５６Ａを介して接続されたり（第２のフェーズ）、スイッチ２６２Ｂ、キャパシタ２４２Ｂ及びスイッチ２５６Ｂを介して接続されたり（第４のフェーズ）、開放されたり（第１及び第３のフェーズ）する。
【００５２】
比較器２８０は、第１及び第３のフェーズにおいて、前段から入力される正相入力信号Ｖin+及び逆相入力信号Ｖin-を、所定の基準信号と比較し、比較結果に応じたデジタル信号Ｖdを出力する。また、続く第２及び第４のフェーズにおいて、上記デジタル信号Ｖdの値に応じてＶrefp、ＶcomまたはＶrefmのいずれかが参照電圧として選択される。選択された参照電圧は、スイッチ２５９Ａ及び２６０Ａを介してキャパシタ２４３Ａの他端及びキャパシタ２４４Ａの他端に印加される（第２のフェーズ）か、スイッチ２５９Ｂ及び２６０Ｂを介してキャパシタ２４３Ｂの他端及びキャパシタ２４４Ｂの他端に印加される（第４のフェーズ）。
【００５３】
以下、変換ステージ２００−Ｋの動作をフェーズ毎に説明する。  
図８に示すように、第１のフェーズにおいて変換ステージ２００−Ｋは、前段の変換ステージ２００−（Ｋ−１）から入力される正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプル及び電圧比較（デジタル化）を行う。より詳細には、スイッチ２５１Ａ〜２５４Ａ、２５７Ａ及び２５８ＡがＯＮ、スイッチ２５５Ａ、２５６Ａ及び２５９Ａ〜２６４ＡがＯＦＦとなることにより、キャパシタ２４１Ａ及び２４３Ａと、キャパシタ２４２Ａ及び２４４Ａとが正相入力信号Ｖin+と逆相入力信号Ｖin-とを夫々サンプルしている。また、比較器２８０は、正相入力信号Ｖin+及び逆相入力信号Ｖin-を基準信号と比較し、比較結果を示すデジタル信号Ｖdを出力している。
【００５４】
一方、キャパシタ２４１Ｂ〜２４４Ｂは、正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプルを行っていない。スイッチ２５３Ｂ、２５４Ｂ、２６３Ｂ及び２６４ＢがＯＮ、スイッチ２５１Ｂ、２５２Ｂ及び２５５Ｂ〜２６２ＢがＯＦＦとなることにより、キャパシタ２４１Ｂ〜２４４Ｂの一端が共通に接続され、キャパシタ２４１Ｂの他端及びキャパシタ２４２Ｂの他端はスイッチ２６４Ｂを介して共通に接続され、キャパシタ２４３Ｂの他端及びキャパシタ２４４Ｂの他端はスイッチ２６３Ｂを介して共通に接続されている。従って、キャパシタ２４１Ｂ及び２４２Ｂの両端に印加される電圧が等しくなり、また、キャパシタ２４３Ｂ及び２４４Ｂの両端に印加される電圧も等しくなる。前述したように、キャパシタ２４１Ｂ〜２４４Ｂのキャパシタンスは全て等しいためキャパシタ２４１Ｂ及び２４２Ｂの保持する電荷は放電され平均化し、キャパシタ２４３Ｂ及び２４４Ｂの保持する電荷も放電され平均化する。更に、キャパシタ２４１Ｂ及び２４２Ｂの両端に印加される電圧と、キャパシタ２４３Ｂ及び２４４Ｂの両端に印加される電圧も等しいため、結局、キャパシタ２４１Ｂ〜２４４Ｂの保持する電荷は放電され平均化する。尚、このような放電を行うことの技術的意義は、後述する。
【００５５】
図９に示すように、第２のフェーズにおいて、スイッチ２５１Ａ、２５２Ａ、２５７Ａ及び２５８ＡがＯＦＦとなることにより、上記第１のフェーズにおいてキャパシタ２４１Ａ〜２４４Ａによって夫々サンプルされた正相入力信号Ｖin+及び逆相入力信号Ｖin-がホールドされる。また、第２のフェーズでは、上記第１のフェーズにおいて生成したデジタル信号Ｖdに応じた参照電圧がスイッチ２５９Ａ及び２６０Ａを介してキャパシタ２４３Ａ及び２４４Ａの他端に入力される。従って、キャパシタ２４１Ａ〜２４４Ａの保持している電荷の移動が生じ、正相入力信号Ｖin+及び逆相入力信号Ｖin-と参照電圧との間のいわゆる残差信号が、正相出力信号Ｖout+及び逆相出力信号Ｖout-として夫々出力される。上記正相出力信号Ｖout+及び逆相出力信号Ｖout-は、次段の変換ステージ２００−（Ｋ＋１）において夫々正相入力信号Ｖin+及び逆相入力信号Ｖin-として処理される。一方、スイッチ２５１Ｂ〜２６４ＢのＯＮ／ＯＦＦは、上記第１のフェーズと同様である。
【００５６】
図１０に示すように、第３のフェーズにおいて変換ステージ２００−Ｋは、前段の変換ステージ２００−（Ｋ−１）から入力される正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプル及びデジタル化を行う。より詳細には、スイッチ２５１Ｂ〜２５４Ｂ、２５７Ｂ及び２５８ＢがＯＮ、スイッチ２５５Ｂ、２５６Ｂ及び２５９Ｂ〜２６４ＢがＯＦＦとなることにより、キャパシタ２４１Ｂ及び２４３Ｂと、キャパシタ２４２Ｂ及び２４４Ｂとが正相入力信号Ｖin+と逆相入力信号Ｖin-とを夫々サンプルしている。また、比較器２８０は、正相入力信号Ｖin+及び逆相入力信号Ｖin-を基準信号と比較し、比較結果を示すデジタル信号Ｖdを出力している。
【００５７】
一方、キャパシタ２４１Ａ〜２４４Ａは、第１のフェーズにおけるキャパシタ２４１Ｂ〜２４４Ｂと同様に、正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプルを行わない。スイッチ２５３Ａ、２５４Ａ、２６３Ａ及び２６４ＡがＯＮ、２５１Ａ、２５２Ａ及び２５５Ａ〜２６２ＡがＯＦＦとなることにより、キャパシタ２４１Ａ〜２４４Ａの保持する電荷が放電され平均化している。従って、上記第２のフェーズにおいてキャパシタ２４１Ａ〜２４４Ａの保持する電荷に偏りがあったとしても、当該キャパシタ２４１Ａ〜２４４Ａの両端に印加される電圧は共に正相入力信号Ｖin+及び逆相入力信号Ｖin-の同相電圧Ｖcomとなる。
【００５８】
図１１に示すように、第４のフェーズにおいてスイッチ２５１Ｂ、２５２Ｂ、２５７Ｂ及び２５８ＢがＯＦＦとなることにより、上記第３のフェーズにおいてキャパシタ２４１Ｂ〜２４４Ｂによって夫々サンプルされた正相入力信号Ｖin+及び逆相入力信号Ｖin-がホールドされる。また、第４のフェーズでは、上記第３のフェーズにおいて生成したデジタル信号Ｖdに応じた参照電圧がスイッチ２５９Ｂ及び２６０Ｂを介してキャパシタ２４３Ｂ及び２４４Ｂの他端に入力される。従って、キャパシタ２４１Ｂ〜２４４Ｂの保持している電荷の移動が生じ、正相入力信号Ｖin+及び逆相入力信号Ｖin-と参照電圧との間の残差信号が、正相出力信号Ｖout+及び逆相出力信号Ｖout-として夫々出力される。上記正相出力信号Ｖout+及び逆相出力信号Ｖout-は、次段の変換ステージ２００−（Ｋ＋１）において夫々正相入力信号Ｖin+及び逆相入力信号Ｖin-として処理される。一方、スイッチ２５１Ｂ〜２６４ＢのＯＮ／ＯＦＦは、上記第３のフェーズと同様である。
【００５９】
変換ステージ２００−Ｋは、以上のような第１乃至第４のフェーズを順に繰り返し、前段からの正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプル及びデジタル化と、残差信号に相当する正相出力信号Ｖout+及び逆相出力信号Ｖout-の次段への出力とを行う。ところで、前述したように第１及び第２のフェーズにおけるキャパシタ２４１Ｂ〜２４４Ｂ及び第３及び第４のフェーズにおけるキャパシタ２４１Ａ〜２４４Ａは、上記信号処理に用いられない。即ち、変換ステージ２００−Ｋは、キャパシタ２４１Ａ〜２４４Ａを用いた信号処理と、キャパシタ２４１Ｂ〜２４４Ｂを用いた信号処理とを相補的に行っている。
【００６０】
以下、このようにキャパシタ２４１Ａ〜２４４Ａと、キャパシタ２４１Ｂ〜２４４Ｂの２組のキャパシタを用いて上記信号処理と、電荷の放電とを行うことの技術的意義を説明する。
【００６１】
図１２及び図１３に示すように、通常の変換ステージは、１組のキャパシタ４１〜４４を用いて上記信号処理を連続して行う。具体的には、前段の変換ステージ２００−（Ｋ−１）から入力される正相入力信号Ｖin+及び逆相入力信号Ｖin-のサンプル及び電圧比較（デジタル化）を行う際には、各要素の接続状態は図１２に示す通りである。即ち、キャパシタ４１〜４４の一端は共通に接続され、キャパシタ４１及び４３の他端はスイッチ５１及び５７を介して夫々正相入力信号Ｖin+を受け、キャパシタ４２及び４４の他端はスイッチ５２及び５８を介して夫々逆相入力信号Ｖin-を受ける。尚、キャパシタ４１〜４４のキャパシタンスは全て等しいものとする。また、比較器８０は、正相入力信号Ｖin+及び逆相入力信号Ｖin-のデジタル化を行ってデジタル信号Ｖdを出力する。
【００６２】
一方、正相出力信号Ｖout+及び逆相出力信号Ｖout-を次段の変換ステージ２００−（Ｋ＋１）に出力する際には、図１３に示すように、スイッチ５１、５２、５７及び５８がＯＦＦとなり、キャパシタ４１〜４４の他端は、正相入力信号Ｖin+及び逆相入力信号Ｖin-から夫々切り離される。また、オペアンプ７０の反転入力端子及び非反転出力端子間はキャパシタ４１及びスイッチ５５を介して接続され、非反転入力端子及び反転出力端子間はキャパシタ４２及びスイッチ５６を介して接続される。また、上記デジタル信号Ｖdに応じて選択された参照電圧が、スイッチ５９及び６０を介してキャパシタ４３及び４４に夫々入力される。オペアンプ７０の非反転出力端子及び反転出力端子から残差信号に相当する正相出力信号Ｖout+及び逆相出力信号Ｖout-が夫々取り出され、次段の変換ステージへ出力される。
【００６３】
このように、同じキャパシタを用いて連続して入力信号の信号処理を行う場合、直前の信号処理において充電された電荷がキャパシタに残存した状態で次の信号処理を行うことになる。例えば、図１２に示す接続状態において、前段の変換ステージから正相入力信号Ｖin+及び逆相入力信号Ｖin-として電圧Ｖrefp及びＶrefmが夫々与えられたとする。このとき、キャパシタ４１及び４３には、他端に印加される電圧がＶrefp、一端に印加される電圧がＶcomとなるような電荷が前段の変換ステージ中のオペアンプによって充電される。一方、キャパシタ４２及び４４には、他端に印加される電圧がＶrefm、一端に印加される電圧がＶcomとなるような電荷が前段の変換ステージ中のオペアンプによって充電される。このとき、図１３に示す接続状態において、残差信号としての正相出力信号Ｖout+及び逆相出力信号Ｖout-は夫々Ｖrefp及びＶrefmとなる。
【００６４】
次に、再び図１２に示す接続状態となった際に、前段の変換ステージから正相入力信号Ｖin+及び逆相入力信号Ｖin-として電圧Ｖrefm及びＶrefpが夫々与えられたとする。このとき、キャパシタ４１及び４３には、他端に印加される電圧がＶrefm、一端に印加される電圧がＶcomとなるような電荷が前段の変換ステージ中のオペアンプによって充電される。一方、キャパシタ４２及び４４には、他端に印加される電圧がＶrefp、一端に印加される電圧がＶcomとなるような電荷が前段の変換ステージ中のオペアンプによって充電される。即ち、前段の変換ステージ中のオペアンプは、キャパシタ４１及び４３の他端の電圧がＶrefpからＶrefmに下降するまで充電し、キャパシタ４２及び４４の他端の電圧がＶrefmからＶrefpに上昇するまで充電する必要がある。
【００６５】
本実施形態に係るＡ／Ｄ変換器中の変換ステージは、入力信号のサンプルに先だってキャパシタによって保持されている電荷の放電を行うようにしている。例えば、第１のフェーズにおいて入力信号のサンプルを行うキャパシタ２４１Ａ〜２４４Ａは、直前の第３及び第４のフェーズにおいて電荷を放電している。また、第３のフェーズにおいて入力信号のサンプルを行うキャパシタ２４１Ｂ〜２４４Ｂは、直前の第１及び第２のフェーズにおいて電荷を放電している。即ち、キャパシタ２４１Ａ〜２４４Ａ及び２４１Ｂ〜２４４Ｂの両端に印加される電圧は、入力信号のサンプルを行う前にＶcomになるようにリセットされている。従って、前段の変換ステージ中のオペアンプがキャパシタ２４１Ａ〜２４４Ａ及び２４１Ｂ〜２４４Ｂに対して行わなければならない充電量の最大値は、従来の半分程度となる。
【００６６】
以上説明したように、本実施形態に係るＡ／Ｄ変換器中の変換ステージは、キャパシタを２組用いて相補的に信号処理を行い、一方のキャパシタが信号処理を行っている間に他方のキャパシタが放電を行うようにしている。従って、本実施形態に係るＡ／Ｄ変換器によれば、各変換ステージのキャパシタに対して前段の変換ステージ中のオペアンプが行わなければならない充電量の最大値を従来の半分程度に抑えられる。即ち、各変換ステージ及び初段の変換ステージ中のキャパシタに対して充電を行うサンプルホールド回路の消費電力を低減できる。
【００６７】
尚、図８乃至図１１に示す破線領域を図１４に示す破線領域に夫々置き換えてもよい。即ち、スイッチ２６３Ａ及び２６４Ａとスイッチ２６３Ｂ及びスイッチ２６４Ｂとを、夫々スイッチ２６３Ａ〜２６６Ａとスイッチ２６３Ｂ〜２６６Ｂとに置き換えてもよい。尚、スイッチ２６３及び２６４と、スイッチ２６５及び２６６のＯＮ／ＯＦＦするタイミングは同じである。スイッチ２６３及び２６４に加え、スイッチ２６５及び２６６を設けることにより、以下に説明するように、放電の効果を向上させることができる。
【００６８】
キャパシタ２４１〜２４４はキャパシタンスが等しいとしたが、実際には製造ばらつきなどにより、キャパシタ２４１〜２４４間でキャパシタンスは必ずしも一致しない。キャパシタンスが異なれば、キャパシタ２４１〜２４４が保持する電荷は一致しないため、キャパシタ２４１及び２４２、キャパシタ２４３及び２４４の両端を夫々短絡するだけでは放電による効果を十分に得られない。一方、スイッチ２６５及び２６６を用いれば、キャパシタ２４１〜２４４間で保持している電荷を更に分散させて平均化することができる。
【００６９】
（第３の実施形態）  
前述した第１の実施形態に係るサンプルホールド回路を用いて２入力信号のサンプル／ホールドを行う場合、各入力信号に対し２組のキャパシタが必要となる。即ち、２入力信号に第１の実施形態に係るサンプルホールド回路を適用するためには、４組のキャパシタが必要となる。
【００７０】
図１５に示すように、本発明の第３の実施形態に係るサンプルホールド回路は、キャパシタ３１１Ａ及び３１２Ａ、スイッチ３２１Ａ〜３２９Ａ、キャパシタ３１１Ｂ及び３１２Ｂ、スイッチ３２１Ｂ〜３２９Ｂ、キャパシタ３１１Ｃ及び３１２Ｃ、スイッチ３２１Ｃ〜３２９Ｃ及びオペアンプ３３０を有する。尚、キャパシタ３１１Ａ、３１２Ａ、３１１Ｂ、３１２Ｂ、３１１Ｃ及び３１２Ｃのキャパシタンスは全て等しい。
【００７１】
本実施形態に係るサンプルホールド回路は、２入力信号のサンプル／ホールドを行う。本実施形態に係るサンプルホールド回路は、スイッチ３２１Ａ〜３２９Ａ、３２１Ｂ〜３２９Ｂ及び３２１Ｃ〜３２９ＣのＯＮ／ＯＦＦによって異なる動作を実現する。具体的には、本実施形態に係るサンプルホールド回路の動作は、後述する第１乃至第６のフェーズで構成される。
【００７２】
第１乃至第６のフェーズにおける、サンプルホールド回路の接続状態は、図１５乃至図２０において夫々示す通りである。本実施形態に係るサンプルホールド回路は、第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-に対するサンプルモードと、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-に対するホールドモードとを同時に実行する（第１、第３及び第５のフェーズ）。一方、本実施形態に係るサンプルホールド回路は、第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-に対するホールドモードと、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-に対するサンプルモードとを同時に実行する（第２、第４及び第６のフェーズ）。即ち、本実施形態に係るサンプルホールド回路は、両入力信号に対する動作モードが重複しないように実行することにより、オペアンプ３３０を共有化している。ここで、第１の正相入力信号Ｖin_1+、第１の逆相入力信号Ｖin_1-、第１の正相出力信号Ｖout_1+、第１の逆相出力信号Ｖout_1-、第２の正相入力信号Ｖin_2+、第２の逆相入力信号Ｖin_2-、第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-は、全てアナログ信号であって、最小値をＶrefm、最大値をＶrefpとする。また、第１の正相入力信号Ｖin_1+、第１の逆相入力信号Ｖin_1-、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-の同相電圧をＶcom（＝(Ｖin_1+＋Ｖin_1-)／2＝(Ｖin_2+＋Ｖin_2-)／2）とする。
【００７３】
キャパシタ３１１Ａの一端は、スイッチ３２３Ａ及び３２４Ａを介してキャパシタ３１２Ａの一端に接続される（第１、第３、第４及び第６のフェーズ）か、スイッチ３２７Ａを介してオペアンプ３３０の反転入力端子に接続される（第２及び第５のフェーズ）。一方、キャパシタ３１１Ａの他端は、スイッチ３２１Ａを介して第１の正相入力信号Ｖin_1+を受ける（第１のフェーズ）か、スイッチ３２５Ａを介してオペアンプ３３０の非反転出力端子に接続される（第２及び第５のフェーズ）か、スイッチ３２９Ａを介してキャパシタ３１２Ａの他端に接続される（第３及び第６のフェーズ）か、スイッチ３２１Ａを介して第２の正相入力信号Ｖin_2+を受ける（第４のフェーズ）。
【００７４】
キャパシタ３１２Ａの一端は、スイッチ３２４Ａ及び３２３Ａを介してキャパシタ３１１Ａの一端に接続される（第１、第３、第４及び第６のフェーズ）か、スイッチ３２８Ａを介してオペアンプ３３０の非反転入力端子に接続される（第２及び第５のフェーズ）。一方、キャパシタ３１２Ａの他端は、スイッチ３２２Ａを介して第１の逆相入力信号Ｖin_1-を受ける（第１のフェーズ）か、スイッチ３２６Ａを介してオペアンプ３３０の反転出力端子に接続される（第２及び第５のフェーズ）か、スイッチ３２９Ａを介してキャパシタ３１１Ａの他端に接続される（第３及び第６のフェーズ）か、スイッチ３２２Ａを介して第２の逆相入力信号Ｖin_2-を受ける（第４のフェーズ）。
【００７５】
キャパシタ３１１Ｂの一端は、スイッチ３２７Ｂを介してオペアンプ３３０の反転入力端子に接続される（第１及び第４のフェーズ）か、スイッチ３２３Ｂ及び３２４Ｂを介してキャパシタ３１２Ｂの一端に接続される（第２、第３、第５及び第６のフェーズ）。一方、キャパシタ３１１Ｂの他端は、スイッチ３２５Ｂを介してオペアンプ３３０の非反転出力端子に接続される（第１及び第４のフェーズ）か、スイッチ３２９Ｂを介してキャパシタ３１２Ｂの他端に接続される（第２及び第５のフェーズ）か、スイッチ３２１Ｂを介して第１の正相入力信号Ｖin_1+を受ける（第３のフェーズ）か、スイッチ３２１Ｂを介して第２の正相入力信号Ｖin_2+を受ける（第６のフェーズ）。
【００７６】
キャパシタ３１２Ｂの一端は、スイッチ３２８Ｂを介してオペアンプ３３０の非反転入力端子に接続される（第１及び第４のフェーズ）か、スイッチ３２４Ｂ及び３２３Ｂを介してキャパシタ３１１Ｂの一端に接続される（第２、第３、第５及び第６のフェーズ）。一方、キャパシタ３１２Ｂの他端は、スイッチ３２６Ｂを介してオペアンプ３３０の反転出力端子に接続される（第１及び第４のフェーズ）か、スイッチ３２９Ｂを介してキャパシタ３１１Ｂの他端に接続される（第２及び第５のフェーズ）か、スイッチ３２２Ｂを介して第１の逆相入力信号Ｖin_1-を受ける（第３のフェーズ）か、スイッチ３２２Ｂを介して第２の逆相入力信号Ｖin_2-を受ける（第６のフェーズ）。
【００７７】
キャパシタ３１１Ｃの一端は、スイッチ３２３Ｃ及び３２４Ｃを介してキャパシタ３１２Ｃの一端に接続される（第１、第２、第４及び第５のフェーズ）か、スイッチ３２７Ｃを介してオペアンプ３３０の反転入力端子に接続される（第３及び第６のフェーズ）。一方、キャパシタ３１１Ｃの他端は、スイッチ３２９Ｃを介してキャパシタ３１２Ｃの他端に接続される（第１及び第４のフェーズ）か、スイッチ３２１Ｃを介して第２の正相入力信号Ｖin_2+を受ける（第２のフェーズ）か、スイッチ３２５Ｃを介してオペアンプ３３０の非反転出力端子に接続される（第３及び第６のフェーズ）か、スイッチ３２１Ｃを介して第１の正相入力信号Ｖin_1+を受ける（第５のフェーズ）。
【００７８】
キャパシタ３１２Ｃの一端は、スイッチ３２４Ｃ及び３２３Ｃを介してキャパシタ３１１Ｃの一端に接続される（第１、第２、第４及び第５のフェーズ）か、スイッチ３２８Ｃを介してオペアンプ３３０の非反転入力端子に接続される（第３及び第６のフェーズ）。一方、キャパシタ３１２Ｃの他端は、スイッチ３２９Ｃを介してキャパシタ３１１Ｃの他端に接続される（第１及び第４のフェーズ）か、スイッチ３２２Ｃを介して第２の逆相入力信号Ｖin_2-を受ける（第２のフェーズ）か、スイッチ３２６Ｃを介してオペアンプ３３０の反転出力端子に接続される（第３及び第６のフェーズ）か、スイッチ３２２Ｃを介して第１の逆相入力信号Ｖin_1-を受ける（第５のフェーズ）。
【００７９】
オペアンプ３３０は、上記オペアンプ１３０及び２７０と同様に、反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有するいわゆる全差動型オペアンプである。オペアンプ３３０の反転入力端子及び非反転出力端子間は、スイッチ３２７Ｂ、キャパシタ３１１Ｂ及びスイッチ３２５Ｂを介して接続されたり（第１及び第４のフェーズ）、スイッチ３２７Ａ、キャパシタ３１１Ａ及びスイッチ３２５Ａを介して接続されたり（第２及び第５のフェーズ）、スイッチ３２７Ｃ、キャパシタ３１１Ｃ及びスイッチ３２５Ｃを介して接続されたり（第３及び第６のフェーズ）する。また、オペアンプ３３０の非反転入力端子及び反転入力端子間は、スイッチ３２８Ｂ、キャパシタ３１２Ｂ及びスイッチ３２６Ｂを介して接続されたり（第１及び第４のフェーズ）、スイッチ３２８Ａ、キャパシタ３１２Ａ及びスイッチ３２６Ａを介して接続されたり（第２及び第５のフェーズ）、スイッチ３２８Ｃ、キャパシタ３１２Ｃ及びスイッチ３２６Ｃを介して接続されたり（第３及び第６のフェーズ）する。
【００８０】
以下、本実施形態に係るサンプルホールド回路の動作をフェーズ毎に説明する。  
尚、図１８乃至図２０に示す第４乃至第６のフェーズにおける、本実施形態に係るサンプルホールド回路の動作は、図１５乃至図１７に示す第１乃至第３のフェーズにおいて第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-と第２の正相入力信号Ｖin_2+及び第２逆相入力信号Ｖin_2-とを夫々入れ替え、第１の正相出力信号Ｖout_1+及び第１の逆相出力信号Ｖout_1-と第２の正相出力信号Ｖout_2+及び第２逆相出力信号Ｖout_2-とを夫々入れ替えた場合と等価であるため、説明を省略する。
【００８１】
図１５に示すように、第１のフェーズにおいて本実施形態に係るサンプルホールド回路は、第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-に対してサンプルモードで動作している。より詳細には、スイッチ３２１Ａ〜３２４ＡがＯＮ、スイッチ３２５Ａ〜３２９ＡがＯＦＦとなることにより、キャパシタ３１１Ａ及びキャパシタ３１２Ａが第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-を夫々サンプルしている。
【００８２】
同時に、第１のフェーズにおいて本実施形態に係るサンプルホールド回路は、第６のフェーズにおいてサンプルされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-に対してホールドモードで動作している。より詳細には、スイッチ３２１Ｂ〜３２４Ｂ及び３２９ＢがＯＦＦとなることにより、第６のフェーズにおいてキャパシタ３１１Ｂ及びキャパシタ３１２Ｂによって夫々サンプルされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-がホールドされている。そして、スイッチ３２５Ｂ〜３２８ＢがＯＮとなることにより、これらホールドされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-が第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-として夫々出力される。
【００８３】
一方、スイッチ３２３Ｃ、３２４Ｃ及び３２９ＣがＯＮ、スイッチ３２１Ｃ、３２２Ｃ及び３２５Ｃ〜３２８ＣがＯＦＦとなることにより、キャパシタ３１１Ｃ及びキャパシタ３１２Ｃの両端が接続されている。即ち、第６のフェーズにおいてキャパシタ３１１Ｃ及び３１２Ｃの保持していた電荷が放電され平均化している。このような放電を行うことの技術的意義は、前述した通りである。
【００８４】
図１６に示すように、第２のフェーズにおいて本実施形態に係るサンプルホールド回路は、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-に対してサンプルモードで動作している。より詳細には、スイッチ３２１Ｃ〜３２４ＣがＯＮ、スイッチ３２５Ｃ〜３２９ＣがＯＦＦとなることにより、キャパシタ３１１Ｃ及びキャパシタ３１２Ｃが第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-を夫々サンプルしている。
【００８５】
同時に、第２のフェーズにおいて本実施形態に係るサンプルホールド回路は、第１のフェーズにおいてサンプルされた第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-に対してホールドモードで動作している。より詳細には、スイッチ３２１Ａ〜３２４Ａ及び３２９ＡがＯＦＦとなることにより、第１のフェーズにおいてキャパシタ３１１Ａ及び３１２Ａによって夫々サンプルされた第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-がホールドされている。そして、スイッチ３２５Ａ〜３２８ＡがＯＮとなることにより、これらホールドされた第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-が第１の正相出力信号Ｖout_1+及び第１の逆相出力信号Ｖout_1-として夫々出力される。
【００８６】
一方、スイッチ３２３Ｂ、３２４Ｂ及び３２９ＢがＯＮ、スイッチ３２１Ｂ、３２２Ｂ及び３２５Ｂ〜３２８ＢがＯＦＦとなることにより、キャパシタ３１１Ｂ及び３１２Ｂの両端が接続されている。即ち、第１のフェーズにおいてキャパシタ３１１Ｂ及び３１２Ｂの保持していた電荷が放電され平均化している。
【００８７】
図１７に示すように、第３のフェーズにおいて本実施形態に係るサンプルホールド回路は、第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-に対してサンプルモードで動作している。より詳細には、スイッチ３２１Ｂ〜３２４ＢがＯＮ、スイッチ３２５Ｂ〜３２９ＢがＯＦＦとなることにより、キャパシタ３１１Ｂ及び３１２Ｂが第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-を夫々サンプルしている。
【００８８】
同時に、第３のフェーズにおいて本実施形態に係るサンプルホールド回路は、第２のフェーズにおいてサンプルされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-に対してホールドモードで動作している。より詳細には、スイッチ３２１Ｃ〜３２４Ｃ及び３２９ＣがＯＦＦとなることにより、第２のフェーズにおいてキャパシタ３１１Ｃ及び３１２Ｃによって夫々サンプルされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-がホールドされている。そして、スイッチ３２５Ｃ〜３２８ＣがＯＮとなることにより、これらホールドされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-が第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-として夫々出力される。
【００８９】
一方、スイッチ３２３Ａ、３２４Ａ及び３２９ＡがＯＮ、スイッチ３２１Ａ、３２２Ａ及び３２５Ａ〜３２８ＡがＯＦＦとなることにより、キャパシタ３１１Ａ及び３１２Ａの両端が接続されている。即ち、第２のフェーズにおいてキャパシタ３１１Ａ及び３１２Ａの保持していた電荷が放電され平均化している。
【００９０】
本実施形態に係るサンプルホールド回路は、前述した第１の実施形態に係るサンプルホールド回路と同様に、サンプルモードに先だってキャパシタによって保持されている電荷の放電を行うようにしている。例えば、第１のフェーズにおいて第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-のサンプルを行うキャパシタ３１１Ａ及び３１２Ａは、直前の第６のフェーズにおいて両端を短絡され、第５のフェーズにおいて保持していた電荷を放電している。また、第２のフェーズにおいて第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-のサンプルを行うキャパシタ３１１Ｃ及び３１２Ｃは、直前の第１のフェーズにおいて両端を短絡され、第６のフェーズにおいて保持していた電荷を放電している。また、第３のフェーズにおいて第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-のサンプルを行うキャパシタ３１１Ｂ及び３１２Ｂは、直前の第２のフェーズにおいて両端を短絡され、第１のフェーズにおいて保持していた電荷を放電している。即ち、本実施形態に係るサンプルホールド回路は、前述した第１の実施形態に係るサンプルホールド回路を２入力信号に対して適用した場合と等価な効果が得られる。更に、本実施形態に係るサンプルホールド回路は、３組のキャパシタ３１１Ａ及び３１２Ａ、３１１Ｂ及び３１２Ｂ、３１１Ｃ及び３１２Ｃを用いて実現されるため、前述した第１の実施形態に係るサンプルホールド回路を２入力信号に対して適用した場合に比べ必要とされるキャパシタを１組減らすことが可能となる。即ち、本実施形態に係るサンプルホールド回路によれば、前述した第１の実施形態に係るサンプルホールド回路を２入力信号に対して適用した場合と同様の消費電力削減効果が得られると共に、回路規模を小さくすることができる。
【００９１】
（第４の実施形態）  
図２１に示すように、本発明の第４の実施形態に係るＡ／Ｄ変換器は、いわゆるパイプライン型Ａ／Ｄ変換器であって、２入力信号に対してＡ／Ｄ変換を行う。具体的には、本実施形態に係るＡ／Ｄ変換器は、サンプルホールド回路３００−１と、縦続接続されたＮ段（Ｎは複数）の変換ステージ４００−１−１、…、４００−Ｋ−１、４００−（Ｋ＋１）−１、…、４００−Ｎ−１とを用いて第１のアナログ入力信号に対してＡ／Ｄ変換を行う。また、本実施形態に係るＡ／Ｄ変換器は、サンプルホールド回路３００−２と、縦続接続されたＮ段の変換ステージ４００−１−２、…、４００−Ｋ−２、４００−（Ｋ＋１）−２、…、４００−Ｎ−２とを用いて第２のアナログ入力信号に対してＡ／Ｄ変換を行う。
【００９２】
サンプルホールド回路３００−１及び３００−２は、例えば前述した第１の実施形態または第３の実施形態に係るサンプルホールド回路である。サンプルホールド回路３００−１によってサンプル／ホールドされた第１のアナログ入力信号は、初段の変換ステージ４００−１−１に入力され、基準信号との比較結果に応じた第１のデジタル信号に変換される。また、サンプルホールド回路３００−２によってサンプル／ホールドされた第２のアナログ入力信号は、初段の変換ステージ４００−１−２に入力され、基準信号との比較結果に応じた第２のデジタル信号に変換される。初段の変換ステージ４００−１−１及び４００−１−２は、上記比較結果に応じた第１及び第２のアナログ信号（残差信号）を次段の変換ステージ４００−２−１及び４００−２−２に夫々入力する。変換ステージ４００−２−１及び４００−２−２は、前段の変換ステージ４００−１−１及び４００−１−２から入力されるアナログ信号を、基準信号との比較結果に応じた第１及び第２のデジタル信号に変換し、当該比較結果に応じたアナログ信号を次段の変換ステージ４００−３−１及び４００−３−２に夫々入力する。以下、変換ステージ４００−３−１及び４００−３−２乃至４００−Ｎ−１及び４００−Ｎ−２は同様に動作し、各変換ステージ４００−１−１及び４００−１−２乃至４００−Ｎ−１及び４００−Ｎ−２から得られたデジタル信号を合成することにより、上記第１及び第２のアナログ入力信号のＡ／Ｄ変換が実現される。
【００９３】
以下、本実施形態に係るＡ／Ｄ変換器における変換ステージ４００−１−１及び４００−１−２乃至４００−Ｎ−１及び４００−Ｎ−２の任意の１つである変換ステージ４００−Ｋ−１及び４００−Ｋ−２を説明する。尚、図２１では、変換ステージ４００−Ｋ−１及び４００−Ｋ−２は、分離して描かれているが、実際には図２２乃至図２７に示すように、一部の構成要素を共有している。以下の説明では、変換ステージ４００−Ｋ−１及び４００−Ｋ−２をまとめて変換ステージ４００−Ｋと称する。
【００９４】
変換ステージ４００−Ｋは、図２２に示すように、キャパシタ４４１Ａ〜４４４Ａ、４４１Ｂ〜４４４Ｂ及び４４１Ｃ〜４４４Ｃ、スイッチ４５１Ａ〜４６４Ａ、４５１Ｂ〜４６４Ｂ、４５１Ｃ〜４６４Ｃ、オペアンプ４７０及び比較器４８１及び４８２を有する。尚、キャパシタ４４１Ａ〜４４４Ａ、４４１Ｂ〜４４４Ｂ及び４４１Ｃ〜４４４Ｃのキャパシタンスは全て等しい。また、キャパシタ４４１Ａ〜４４４Ａ、４４１Ｂ〜４４４Ｂ及び４４１Ｃ〜４４４Ｃ、スイッチ４５１Ａ〜４６４Ａ、４５１Ｂ〜４６４Ｂ、４５１Ｃ〜４６４Ｃ及びオペアンプ４７０は、いわゆるＭＤＡＣを構成している。
【００９５】
変換ステージ４００−Ｋは、スイッチ４５１Ａ〜４６４Ａ、４５１Ｂ〜４６４Ｂ及び４５１Ｃ〜４６４ＣのＯＮ／ＯＦＦによって異なる動作を実現する。具体的には、変換ステージ４００−Ｋの動作は、後述する第１乃至第６のフェーズで構成される。第１乃至第６のフェーズにおける、変換ステージ４００−Ｋの接続状態は、図２２乃至図２７において夫々示す通りである。
【００９６】
変換ステージ４００−Ｋは、第１、第３及び第５のフェーズにおいて前段の変換ステージ４００−（Ｋ−１）から入力される第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-を比較器４８１によって基準信号と比較して第１のデジタル信号Ｖd_1に変換すると共に、上記第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-をサンプルする。同時に、変換ステージ４００−Ｋは、直前のフェーズ（第６、第２または第４のフェーズ）においてサンプルされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-をホールドし、当該直前のフェーズにおける比較結果に応じた残差信号として第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-を次段の変換ステージ４００−（Ｋ＋１）に入力する。
【００９７】
一方、変換ステージ４００−Ｋは、第２、第４及び第６のフェーズにおいて前段の変換ステージ４００−（Ｋ−１）から入力される第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-を比較器４８２によって基準信号と比較して第２のデジタル信号Ｖd_2に変換すると共に、上記第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-をサンプルする。同時に、変換ステージ４００−Ｋは、直前のフェーズ（第１、第３または第５のフェーズ）においてサンプルされた第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-をホールドし、当該直前のフェーズにおける比較結果に応じた残差信号として第１の正相出力信号Ｖout_1+及び第１の逆相出力信号Ｖout_1-を次段の変換ステージ４００−（Ｋ＋１）に入力する。
【００９８】
ここで、第１の正相入力信号Ｖin_1+、第１の逆相入力信号Ｖin_1-、第１の正相出力信号Ｖout_1+、第１の逆相出力信号Ｖout_1-、第２の正相入力信号Ｖin_2+、第２の逆相入力信号Ｖin_2-、第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-は、全てアナログ信号であって、最小値をＶrefm、最大値をＶrefpとする。また、第１の正相入力信号Ｖin_1+、第１の逆相入力信号Ｖin_1-、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-の同相電圧をＶcom（＝(Ｖin_1+＋Ｖin_1-)／2＝(Ｖin_2+＋Ｖin_2-)／2）とする。また、第１のデジタル信号Ｖd_1及び第２のデジタル信号Ｖd_2は、１ビット信号に限られない。
【００９９】
尚、隣接する変換ステージは、互いに異なるフェーズで動作している。即ち、例えば変換ステージ４００−Ｋが第１、第３または第５のフェーズで動作していれば、隣接する変換ステージ４００−（Ｋ−１）及び４００−（Ｋ＋１）は第２、第４または第６のフェーズで動作している。一方、変換ステージ４００−Ｋが第２、第４または第６のフェーズで動作していれば、隣接する変換ステージ４００−（Ｋ−１）及び４００−（Ｋ＋１）は第１、第３または第５のフェーズで動作している。
【０１００】
キャパシタ４４１Ａの一端及びキャパシタ４４３Ａの一端は共通に接続される。キャパシタ４４１Ａの一端及びキャパシタ４４３Ａの一端は、スイッチ４５３Ａ及び４５４Ａを介してキャパシタ４４２Ａの一端及びキャパシタ４４４Ａの一端に接続される（第１、第３、第４及び第６のフェーズ）か、スイッチ４６１Ａを介してオペアンプ４７０の反転入力端子に接続される（第２及び第５のフェーズ）。一方、キャパシタ４４１Ａの他端は、スイッチ４５１Ａを介して第１の正相入力信号Ｖin_1+を受ける（第１のフェーズ）か、スイッチ４５５Ａを介してオペアンプ４７０の非反転出力端子に接続される（第２及び第５のフェーズ）か、スイッチ４６４Ａを介してキャパシタ４４２Ａの他端に接続される（第３及び第６のフェーズ）か、スイッチ４５１Ａを介して第２の正相入力信号Ｖin_2+を受ける（第４のフェーズ）。
【０１０１】
キャパシタ４４２Ａの一端及びキャパシタ４４４Ａの一端は共通に接続される。キャパシタ４４２Ａの一端及びキャパシタ４４４Ａの一端は、スイッチ４５４Ａ及び４５３Ａを介してキャパシタ４４１Ａの一端及びキャパシタ４４３Ａの一端に接続される（第１、第３、第４及び第６のフェーズ）か、スイッチ４６２Ａを介してオペアンプ４７０の非反転入力端子に接続される（第２及び第５のフェーズ）。一方、キャパシタ４４２Ａの他端は、スイッチ４５２Ａを介して第１の逆相入力信号Ｖin_1-を受ける（第１のフェーズ）か、スイッチ４５６Ａを介してオペアンプ４７０の反転出力端子に接続される（第２及び第５のフェーズ）か、スイッチ４６４Ａを介してキャパシタ４４１Ａの他端に接続される（第３及び第６のフェーズ）か、スイッチ４５２Ａを介して第２の逆相入力信号Ｖin_2-を受ける（第４のフェーズ）。
【０１０２】
キャパシタ４４３Ａの他端は、スイッチ４５７Ａを介して第１の正相入力信号Ｖin_1+を受ける（第１のフェーズ）か、スイッチ４５９Ａを介して参照電圧を受ける（第２及び第５のフェーズ）か、スイッチ４６３Ａを介してキャパシタ４４４Ａの他端に接続される（第３及び第６のフェーズ）か、スイッチ４５７Ａを介して第２の正相入力信号Ｖin_2+を受ける（第４のフェーズ）。キャパシタ４４４Ａの他端は、スイッチ４５２Ａを介して第１の逆相入力信号Ｖin_1-を受ける（第１のフェーズ）か、スイッチ４６０Ａを介して参照電圧を受ける（第２及び第５のフェーズ）か、スイッチ４６３Ａを介してキャパシタ４４３Ａの他端に接続される（第３及び第６のフェーズ）か、スイッチ４５２Ａを介して第２の逆相入力信号Ｖin_2-を受ける（第４のフェーズ）。
【０１０３】
キャパシタ４４１Ｂの一端及びキャパシタ４４３Ｂの一端は共通に接続される。キャパシタ４４１Ｂの一端及びキャパシタ４４３Ｂの一端は、スイッチ４６１Ｂを介してオペアンプ４７０の反転入力端子に接続される（第１及び第４のフェーズ）か、スイッチ４５３Ｂ及び４５４Ｂを介してキャパシタ４４２Ｂの一端及びキャパシタ４４４Ｂの一端に接続される（第２、第３、第５及び第６のフェーズ）。一方、キャパシタ４４１Ｂの他端は、スイッチ４５５Ｂを介してオペアンプ４７０の非反転出力端子に接続される（第１及び第４のフェーズ）か、スイッチ４６４Ｂを介してキャパシタ４４２Ｂの他端に接続される（第２及び第５のフェーズ）か、スイッチ４５１Ｂを介して第１の正相入力信号Ｖin_1+を受ける（第３のフェーズ）か、スイッチ４５１Ｂを介して第２の正相入力信号Ｖin_2+を受ける（第６のフェーズ）。
【０１０４】
キャパシタ４４２Ｂの一端及びキャパシタ４４４Ｂの一端は共通に接続される。キャパシタ４４２Ｂの一端及びキャパシタ４４４Ｂの一端は、スイッチ４６２Ｂを介してオペアンプ４７０の非反転入力端子に接続される（第１及び第４のフェーズ）か、スイッチ４５４Ｂ及びスイッチ４５３Ｂを介してキャパシタ４４１Ｂの一端及びキャパシタ４４３Ｂの一端に接続される（第２、第３、第５及び第６のフェーズ）。一方、キャパシタ４４２Ｂの他端は、スイッチ４５６Ｂを介してオペアンプ４７０の反転出力端子に接続される（第１及び第４のフェーズ）か、スイッチ４６４Ｂを介してキャパシタ４４１Ｂの他端に接続される（第２及び第５のフェーズ）か、スイッチ４５２Ｂを介して第１の逆相入力信号Ｖin_1-を受ける（第３のフェーズ）か、スイッチ４５２Ｂを介して第２の逆相入力信号Ｖin_2-を受ける（第６のフェーズ）。
【０１０５】
キャパシタ４４３Ｂの他端は、スイッチ４５９Ｂを介して参照電圧を受ける（第１及び第４のフェーズ）か、スイッチ４６３Ｂを介してキャパシタ４４４Ｂの他端に接続される（第２及び第５のフェーズ）か、スイッチ４５７Ｂを介して第１の正相入力信号Ｖin_1+を受ける（第３のフェーズ）か、スイッチ４５７Ｂを介して第２の正相入力信号Ｖin_2+を受ける（第６のフェーズ）。キャパシタ４４４Ｂの他端は、スイッチ４６０Ｂを介して参照電圧を受ける（第１及び第４のフェーズ）か、スイッチ４６３Ｂを介してキャパシタ４４３Ｂの他端に接続される（第２及び第５のフェーズ）か、スイッチ４５２Ｂを介して第１の逆相入力信号Ｖin_1-を受ける（第３のフェーズ）か、スイッチ４５２Ｂを介して第２の逆相入力信号Ｖin_2-を受ける（第６のフェーズ）。
【０１０６】
キャパシタ４４１Ｃの一端及びキャパシタ４４３Ｃの一端は共通に接続される。キャパシタ４４１Ｃの一端及びキャパシタ４４３Ｃの一端は、スイッチ４５３Ｃ及び４５４Ｃを介してキャパシタ４４２Ｃの一端及びキャパシタ４４４Ｃの一端に接続される（第１、第２、第４及び第５のフェーズ）か、スイッチ４６１Ｃを介してオペアンプ４７０の反転入力端子に接続される（第３及び第６のフェーズ）。一方、キャパシタ４４１Ｃの他端は、スイッチ４６４Ｃを介してキャパシタ４４２Ｃの他端に接続される（第１及び第４のフェーズ）か、スイッチ４５１Ｃを介して第２の正相入力信号Ｖin_2+を受ける（第２のフェーズ）か、スイッチ４５５Ｃを介してオペアンプ４７０の非反転出力端子に接続される（第３及び第６のフェーズ）か、スイッチ４５１Ｃを介して第１の正相入力信号Ｖin_1+を受ける（第５のフェーズ）。
【０１０７】
キャパシタ４４２Ｃの一端及びキャパシタ４４４Ｃの一端は共通に接続される。キャパシタ４４２Ｃの一端及びキャパシタ４４４Ｃの一端は、スイッチ４５４Ｃ及び４５３Ｃを介してキャパシタ４４１Ｃの一端及びキャパシタ４４３Ｃの一端に接続される（第１、第２、第４及び第５のフェーズ）か、スイッチ４６２Ｃを介してオペアンプ４７０の非反転入力端子に接続される（第３及び第６のフェーズ）。一方、キャパシタ４４２Ｃの他端は、スイッチ４６４Ｃを介してキャパシタ４４１Ｃの他端に接続される（第１及び第４のフェーズ）か、スイッチ４５２Ｃを介して第２の逆相入力信号Ｖin_2-を受ける（第２のフェーズ）か、スイッチ４５６Ｃを介してオペアンプ４７０の反転出力端子に接続される（第３及び第６のフェーズ）か、スイッチ４５２Ｃを介して第１の逆相入力信号Ｖin_1-を受ける（第５のフェーズ）。
【０１０８】
キャパシタ４４３Ｃの他端は、スイッチ４６３Ｃを介してキャパシタ４４４Ｃの他端に接続される（第１及び第４のフェーズ）か、スイッチ４５７Ｃを介して第２の正相入力信号Ｖin_2+を受ける（第２のフェーズ）か、スイッチ４５９Ｃを介して参照電圧を受ける（第３及び第６のフェーズ）か、スイッチ４５７Ｃを介して第１の正相入力信号Ｖin_1+を受ける（第５のフェーズ）。キャパシタ４４４Ｃの他端は、スイッチ４６３Ｃを介してキャパシタ４４３Ｃの他端に接続される（第１及び第４のフェーズ）か、スイッチ４５２Ｃを介して第２の逆相入力信号Ｖin_2-を受ける（第２のフェーズ）か、スイッチ４６０Ｃを介して参照電圧を受ける（第３及び第６のフェーズ）か、スイッチ４５２Ｃを介して第１の逆相入力信号Ｖin_1-を受ける（第５のフェーズ）。
【０１０９】
オペアンプ４７０は、上記オペアンプ１３０、２７０及び３３０と同様に、反転入力端子、非反転入力端子、反転出力端子及び非反転出力端子を有するいわゆる全差動型オペアンプである。オペアンプ４７０の反転入力端子及び非反転出力端子間は、スイッチ４６１Ｂ、キャパシタ４４１Ｂ及びスイッチ４５５Ｂを介して接続されたり（第１及び第４のフェーズ）スイッチ４６１Ａ、キャパシタ４４１Ａ及びスイッチ４５５Ａを介して接続されたり（第２及び第５のフェーズ）、スイッチ４６１Ｃ、キャパシタ４４１Ｃ及びスイッチ４５５Ｃを介して接続されたり（第３及び第６のフェーズ）する。
【０１１０】
比較器４８１は、第１、第３及び第５のフェーズにおいて前段から入力される第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-を、基準信号と比較し、比較結果に応じた第１のデジタル信号Ｖd_1を出力する。また、続く第２、第４及び第６のフェーズにおいて、上記第１のデジタル信号Ｖd_1の値に応じてＶrefp、ＶcomまたはＶrefmのいずれかが参照電圧として選択される。選択された参照電圧は、スイッチ４５９Ａ及び４６０Ａを介してキャパシタ４４３Ａの他端及びキャパシタ４４４Ａの他端で受けられる（第２のフェーズ）か、スイッチ４５９Ｂ及び４６０Ｂを介してキャパシタ４４３Ｂの他端及びキャパシタ４４４Ｂの他端で受けられる（第４のフェーズ）か、スイッチ４５９Ｃ及び４６０Ｃを介してキャパシタ４４３Ｃの他端及びキャパシタ４４４Ｃの他端で受けられる（第６のフェーズ）。
【０１１１】
一方、比較器４８２は、第２、第４及び第６のフェーズにおいて前段から入力される第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-を、基準信号と比較し、比較結果に応じた第２のデジタル信号Ｖd_2を出力する。また、続く第３、第５及び第１のフェーズにおいて、上記第２のデジタル信号Ｖd_2の値に応じてＶrefp、ＶcomまたはＶrefmのいずれかが参照電圧として選択される。選択された参照電圧は、スイッチ４５９Ｂ及び４６０Ｂを介してキャパシタ４４３Ｂの他端及びキャパシタ４４４Ｂの他端で受けられる（第１のフェーズ）か、スイッチ４５９Ｃ及び４６０Ｃを介してキャパシタ４４３Ｃの他端及びキャパシタ４４４Ｃの他端で受けられる（第３のフェーズ）か、スイッチ４５９Ａ及び４６０Ａを介してキャパシタ４４３Ａの他端及びキャパシタ４４４Ａの他端で受けられる（第５のフェーズ）。
【０１１２】
以下、変換ステージ４００−Ｋの動作をフェーズ毎に説明する。尚、図２５乃至２７に示す第４乃至第６のフェーズにおける、変換ステージ４００−Ｋの動作は、図２２乃至図２４に示す第１乃至第３のフェーズにおいて第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-と第２の正相入力信号Ｖin_2+及び第２逆相入力信号Ｖin_2-とを夫々入れ替え、第１の正相出力信号Ｖout_1+及び第１の逆相出力信号Ｖout_1-と第２の正相出力信号Ｖout_2+及び第２逆相出力信号Ｖout_2-とを夫々入れ替えた場合と等価であるため、説明を省略する。
【０１１３】
図２２に示すように、第１のフェーズにおいて変換ステージ４００−Ｋは、前段の変換ステージ４００−（Ｋ−１）から入力される第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-のサンプル及びデジタル化を行う。より詳細には、スイッチ４５１Ａ〜４５４Ａ、４５７Ａ及び４５８ＡがＯＮ、スイッチ４５５Ａ、４５６Ａ及び４５９Ａ〜４６４ＡがＯＦＦとなることにより、キャパシタ４４１Ａ及び４４３Ａと、キャパシタ４４２Ａ及び４４４Ａとが第１の正相入力信号Ｖin_1+と第１の逆相入力信号Ｖin_1-とを夫々サンプルしている。また、比較器４８１は、第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-を基準信号と比較し、比較結果を示す第１のデジタル信号Ｖd_1を出力している。
【０１１４】
一方、キャパシタ４４１Ｂ〜４４４Ｂは、スイッチ４５１Ｂ、４５２Ｂ、４５７Ｂ及び４５８ＢがＯＦＦしている。直前の第６のフェーズにおいてキャパシタ４４１Ｂ〜４４４Ｂによって夫々サンプルされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-がホールドされる。また、第１のフェーズでは、直前の第６のフェーズにおいて生成した第２のデジタル信号Ｖd_2に応じた参照電圧がスイッチ４５９Ｂ及び４６０Ｂを介してキャパシタ４４３Ｂの他端及びキャパシタ４４４Ｂの他端に入力される。従って、キャパシタ４４１Ｂ〜４４４Ｂの保持している電荷の移動が生じ、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-と参照電圧との間の残差信号が、第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-として出力される。第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-は、次段の変換ステージ４００−（Ｋ＋１）において夫々第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-として処理される。
【０１１５】
一方、スイッチ４５３Ｃ、４５４Ｃ、４６３Ｃ及び４６４ＣがＯＮ、スイッチ４５１Ｃ、４５２Ｃ及び４５５Ｃ〜４６２ＣがＯＦＦとなることにより、キャパシタ４４１Ｃ〜４４４Ｃの一端が共通に接続され、キャパシタ４４１Ｃの他端及びキャパシタ４４２Ｃの他端はスイッチ４６４Ｃを介して共通に接続され、キャパシタ４４３Ｃの他端及びキャパシタ４４４Ｃの他端はスイッチ４６３Ｃを介して共通に接続されている。従って、キャパシタ４４１Ｃ及び４４２Ｃの両端に印加される電圧が等しくなり、また、キャパシタ４４３Ｃ及び４４４Ｃの両端に印加される電圧も等しくなる。前述したように、キャパシタ４４１Ｃ〜４４４Ｃのキャパシタンスは全て等しいためキャパシタ４４１Ｃ及び４４２Ｃの保持する電荷は放電され平均化し、キャパシタ４４３Ｃ及び４４４Ｃの保持する電荷も放電され平均化する。更に、キャパシタ４４１Ｃ及び４４２Ｃの両端に印加される電圧と、キャパシタ４４３Ｃ及び４４４Ｃの両端に印加される電圧も等しいため、結局、キャパシタ４４１Ｃ〜４４４Ｃの保持する電荷は放電され平均化する。このような放電を行うことの技術的意義は、前述した通りである。
【０１１６】
図２３に示すように、第２のフェーズにおいて変換ステージ４００−Ｋは、前段の変換ステージ４００−（Ｋ−１）から入力される第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-のサンプル及びデジタル化を行う。より詳細には、スイッチ４５１Ｃ〜４５４Ｃ、４５７Ｃ及び４５８ＣがＯＮ、スイッチ４５５Ｃ、４５６Ｃ及び４５９Ｃ〜４６４ＣがＯＦＦとなることにより、キャパシタ４４１Ｃ及び４４３Ｃと、キャパシタ４４２Ｃ及び４４４Ｃとが第２の正相入力信号Ｖin_2+と第２の逆相入力信号Ｖin_2-とを夫々サンプルしている。また、比較器４８２は、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-を基準信号と比較し、比較結果を示す第２のデジタル信号Ｖd_2を出力している。
【０１１７】
一方、キャパシタ４４１Ａ〜４４４Ａは、スイッチ４５１Ａ、４５２Ａ、４５７Ａ及び４５８ＡがＯＦＦしている。直前の第１のフェーズにおいてキャパシタ４４１Ａ〜４４４Ａによって夫々サンプルされた第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-がホールドされる。また、第２のフェーズでは、直前の第１のフェーズにおいて生成した第１のデジタル信号Ｖd_1に応じた参照電圧がスイッチ４５９Ａ及び４６０Ａを介してキャパシタ４４３Ａの他端及びキャパシタ４４４Ａの他端に入力される。従って、キャパシタ４４１Ａ〜４４４Ａの保持している電荷の移動が生じ、第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-と参照電圧との間の残差信号が、第１の正相出力信号Ｖout_1+及び第１の逆相出力信号Ｖout_1-として出力される。第１の正相出力信号Ｖout_1+及び第１の逆相出力信号Ｖout_1-は、次段の変換ステージ４００−（Ｋ＋１）において夫々第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-として処理される。
【０１１８】
一方、スイッチ４５３Ｂ、４５４Ｂ、４６３Ｂ及び４６４ＢがＯＮ、スイッチ４５１Ｂ、４５２Ｂ及び４５５Ｂ〜４６２ＢがＯＦＦとなることにより、キャパシタ４４１Ｂ〜４４４Ｂの一端が共通に接続され、キャパシタ４４１Ｂの他端及びキャパシタ４４２Ｂの他端はスイッチ４６４Ｂを介して共通に接続され、キャパシタ４４３Ｂの他端及びキャパシタ４４４Ｂの他端はスイッチ４６３Ｂを介して共通に接続されている。従って、キャパシタ４４１Ｂ〜４４４Ｂの保持する電荷は放電され平均化する。
【０１１９】
図２４に示すように、第３のフェーズにおいて変換ステージ４００−Ｋは、前段の変換ステージ４００−（Ｋ−１）から入力される第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-のサンプル及びデジタル化を行う。より詳細には、スイッチ４５１Ｂ〜４５４Ｂ、４５７Ｂ及び４５８ＢがＯＮ、スイッチ４５５Ｂ、４５６Ｂ及び４５９Ｂ〜４６４ＢがＯＦＦとなることにより、キャパシタ４４１Ｂ及び４４３Ｂと、キャパシタ４４２Ｂ及び４４４Ｂとが第１の正相入力信号Ｖin_1+と第１の逆相入力信号Ｖin_1-とを夫々サンプルしている。また、比較器４８１は、第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-を基準信号と比較し、比較結果を示す第１のデジタル信号Ｖd_1を出力している。
【０１２０】
一方、キャパシタ４４１Ｃ〜４４４Ｃは、スイッチ４５１Ｃ、４５２Ｃ、４５７Ｃ及び４５８ＣがＯＦＦしている。直前の第２のフェーズにおいてキャパシタ４４１Ｃ〜４４４Ｃによって夫々サンプルされた第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-がホールドされる。また、第３のフェーズでは、直前の第２のフェーズにおいて生成した第２のデジタル信号Ｖd_2に応じた参照電圧がスイッチ４５９Ｃ及び４６０Ｃを介してキャパシタ４４３Ｃの他端及びキャパシタ４４４Ｃの他端に入力される。従って、キャパシタ４４１Ｃ〜４４４Ｃの保持している電荷の移動が生じ、第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-と参照電圧との間の残差信号が、第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-として出力される。第２の正相出力信号Ｖout_2+及び第２の逆相出力信号Ｖout_2-は、次段の変換ステージ４００−（Ｋ＋１）において夫々第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-として処理される。
【０１２１】
一方、スイッチ４５３Ａ、４５４Ａ、４６３Ａ及び４６４ＡがＯＮ、スイッチ４５１Ａ、４５２Ａ及び４５５Ａ〜４６２ＡがＯＦＦとなることにより、キャパシタ４４１Ａ〜４４４Ａの一端が共通に接続され、キャパシタ４４１Ａ及び４４２Ａの他端はスイッチ４６４Ａを介して共通に接続され、キャパシタ４４３Ａ及び４４４Ａの他端はスイッチ４６３Ａを介して共通に接続されている。従って、キャパシタ４４１Ａ〜４４４Ａの保持する電荷は放電され平均化する。
【０１２２】
本実施形態に係るＡ／Ｄ変換器中の各変換ステージは、前述した第２の実施形態に係るＡ／Ｄ変換器と同様に、入力信号のサンプルに先だってキャパシタによって保持されている電荷の放電を行うようにしている。例えば、第１のフェーズにおいて第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-のサンプルを行うキャパシタ４４１Ａ〜４４４Ａは、直前の第６のフェーズにおいて両端を短絡され、第５のフェーズにおいて保持していた電荷を放電している。また、第２のフェーズにおいて第２の正相入力信号Ｖin_2+及び第２の逆相入力信号Ｖin_2-のサンプルを行うキャパシタ４４１Ｃ〜４４４Ｃは、直前の第１のフェーズにおいて両端を短絡され、第６のフェーズにおいて保持していた電荷を放電している。また、第３のフェーズにおいて第１の正相入力信号Ｖin_1+及び第１の逆相入力信号Ｖin_1-のサンプルを行うキャパシタ４４１Ｂ〜４４４Ｂは、直前の第２のフェーズにおいて両端を短絡され、第１のフェーズにおいて保持していた電荷を放電している。即ち、本実施形態に係るＡ／Ｄ変換器は、前述した第２の実施形態に係るＡ／Ｄ変換器を２入力信号に対して適用した場合と等価な効果が得られる。更に、本実施形態に係るＡ／Ｄ変換器中の各変換ステージは、３組のキャパシタ４４１Ａ〜４４４Ａ、４４１Ｂ〜４４４Ｂ及び４４１Ｃ〜４４４Ｃを用いて実現されるため、前述した第１の実施形態に係るＡ／Ｄ変換器を２入力信号に対して適用した場合に比べ各変換ステージにおいて必要とされるキャパシタを１組減らすことが可能となる。即ち、本実施形態に係るＡ／Ｄ変換器によれば、前述した第２の実施形態に係るＡ／Ｄ変換器を２入力信号に対して適用した場合と同様の消費電力削減効果が得られると共に、回路規模を小さくすることができる。
【０１２３】
尚、図２８に示すように、本実施形態に係るＡ／Ｄ変換器は、２入力信号に限らず１入力信号に対して適用してもよい。１入力信号に対して本実施形態に係るＡ／Ｄ変換器を適用することにより、高サンプルレートのデジタル信号を得ることができる。
【０１２４】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記各実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２５】
【図１】第１の実施形態に係るサンプルホールド回路の１つの接続状態を示すブロック図。
【図２】図１の他の接続状態を示すブロック図。
【図３】図１及び図２の他の接続状態を示すブロック図。
【図４】図１乃至図３の他の接続状態を示すブロック図。
【図５】図１乃至図４に示すサンプルホールド回路の技術的意義を説明するための図。
【図６】図１乃至図４に示すサンプルホールド回路の技術的意義を説明するための図。
【図７】第２の実施形態に係るアナログ−デジタル変換器を示すブロック図。
【図８】図７の変換ステージの１つの接続状態を示すブロック図。
【図９】図８の他の接続状態を示すブロック図。
【図１０】図８及び図９の他の接続状態を示すブロック図。
【図１１】図８乃至図１０の他の接続状態を示すブロック図。
【図１２】図８乃至図１１に示す変換ステージの技術的意義を説明するための図。
【図１３】図８乃至図１１に示す変換ステージの技術的意義を説明するための図。
【図１４】図８乃至図１１における破線領域の変形例を示すブロック図。
【図１５】第３の実施形態に係るサンプルホールド回路の１つの接続状態を示すブロック図。
【図１６】図１５の他の接続状態を示すブロック図。
【図１７】図１５及び図１６の他の接続状態を示すブロック図。
【図１８】図１５乃至図１７の他の接続状態を示すブロック図。
【図１９】図１５乃至図１８の他の接続状態を示すブロック図。
【図２０】図１５乃至図１９の他の接続状態を示すブロック図。
【図２１】第４の実施形態に係るアナログ−デジタル変換器の一例を示すブロック図。
【図２２】図２１の変換ステージの１つの接続状態を示すブロック図。
【図２３】図２２の他の接続状態を示すブロック図。
【図２４】図２２及び図２３の他の接続状態を示すブロック図。
【図２５】図２２乃至図２４の他の接続状態を示すブロック図。
【図２６】図２２乃至図２５の他の接続状態を示すブロック図。
【図２７】図２２乃至図２６の他の接続状態を示すブロック図。
【図２８】図２１のアナログ−デジタル変換器の他の例を示すブロック図。
【符号の説明】
【０１２６】
１１，１２・・・キャパシタ
２１〜２６・・・スイッチ
３０・・・オペアンプ
４１〜４４・・・キャパシタ
５１〜６０・・・スイッチ
７０・・・オペアンプ
８０・・・比較器
１００・・・サンプルホールド回路
１１１，１１２・・・キャパシタ
１２１〜１２９・・・スイッチ
１３０・・・オペアンプ
２００・・・変換ステージ
２４１〜２４４・・・キャパシタ
２５１〜２６６・・・スイッチ
２７０・・・オペアンプ
２８０・・・比較器
３００・・・サンプルホールド回路
３１１，３１２・・・キャパシタ
３２１〜３２８・・・スイッチ
３３０・・・オペアンプ
４００・・・変換ステージ
４４１〜４４４・・・キャパシタ
４５１〜４６４・・・スイッチ
４７０・・・オペアンプ
４８１，４８２・・・比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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