(57)【要約】【課題】外部から印加されたアドレス信号を制御する内部制御信号を、外部から印加されたコマンド信号を制御する他の内部制御信号よりも早い時点でアクティブにし、データのアクセスのための十分な時間を確保することができる半導体メモリ装置及びその動作方法を提供すること。【解決手段】本発明の半導体メモリ装置は、外部コマンドをデコードし、それに対応する内部動作の実行を指示する内部コマンド信号を出力するコマンドデコード部と、該コマンドデコード部の出力に対応して、外部から入力されたアドレスをデコードした内部アドレス信号を、前記内部動作を制御するストローブ信号よりも先にアクティブにする制御部と、前記内部アドレス信号及び前記ストローブ信号がいずれもアクティブになったとき、データアクセス信号を生成するデコード部とを備える。【選択図】図２Ａ
2009064537.tif 000002
【特許請求の範囲】
【請求項１】
外部コマンドをデコードし、それに対応する内部動作の実行を指示する内部コマンド信号を出力するコマンドデコード部と、
該コマンドデコード部の出力に対応して、外部から入力されたアドレスをデコードした内部アドレス信号を、前記内部動作を制御するストローブ信号よりも先にアクティブにする制御部と、
前記内部アドレス信号及び前記ストローブ信号がいずれもアクティブになったとき、データアクセス信号を生成するデコード部と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記制御部が、
前記コマンドデコード部の出力に対応して、互いに異なる時点でアクティブになるアドレスラッチストローブ信号及びカラムアクセスパルスを出力する制御信号生成部と、
前記カラムアクセスパルスに対応して、前記ストローブ信号を出力するストローブ信号生成部と、
前記アドレスラッチストローブ信号に対応して、入力されたアドレスをデコードして内部アドレス信号を出力する内部アドレス生成部と
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記アドレスラッチストローブ信号が、前記カラムアクセスパルスよりもシステムクロックの半周期だけ早くアクティブになることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記制御信号生成部が、
前記コマンドデコード部の出力に対応して、互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが読み出しコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力するクロック位相シフト部と、
該クロック位相シフト部の出力を、前記外部コマンドの入力時点から書き込みレイテンシの経過時点まで遅延させるレイテンシ制御部と、
該レイテンシ制御部の出力をバースト長だけ遅延して互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが書き込みコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力する内部コマンド位相変更部と
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記クロック位相シフト部が、
前記コマンドデコード部の出力を入力とする信号入力部と、
該信号入力部の出力を前記システムクロックの半周期だけ遅延し、前記システムクロックの１周期分のアクティブ期間を有する前記アドレスラッチストローブ信号を出力する第１パルス生成部と、
前記アドレスラッチストローブ信号を前記システムクロックの半周期だけ遅延した後、前記カラムアクセスパルスとして出力する第２パルス生成部と
を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記信号入力部が、
前記デコード部の出力に対応して反転値を伝達する入力部と、
該入力部の出力を反転して出力するラッチと
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第１パルス生成部及び第２パルス生成部の各々が、
入力信号を前記システムクロックに対応して通過させるトランスファゲートと、
該トランスファゲートの出力をラッチするラッチと
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項８】
前記内部コマンド位相変更部が、
前記レイテンシ制御部の出力を、バースト長に対応する前記システムクロックの周期だけ遅延させるバースト遅延部と、
該バースト遅延部の出力を、前記システムクロックが半周期経過した時点で前記アドレスラッチストローブ信号を出力する第１パルス出力部と、
前記アドレスラッチストローブ信号を前記システムクロックの半周期だけ遅延した後、前記カラムアクセスパルスとして出力する第２パルス出力部と
を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項９】
前記バースト遅延部が、
前記システムクロックの立ち上がりエッジに対応して入力される信号を伝達する第１単位遅延部と、
前記システムクロックの立ち下がりエッジに対応して入力される信号を伝達する第２単位遅延部とを備え、
前記バースト長に対応して、前記第１単位遅延部と第２単位遅延部とが交互に直列接続されていることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第１単位遅延部及び第２単位遅延部の各々が、
前記システムクロックに対応して入力される信号を伝達するトランスファゲートと、
該トランスファゲートの出力信号を一定時間保持させるラッチ型バッファと
を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記レイテンシ制御部が、前記クロック位相シフト部によって１周期遅延された信号を受信し、既設定の書き込みレイテンシよりも１周期少ない値に対応する遅延量だけ入力信号を遅延して出力することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１２】
前記レイテンシ制御部が、前記クロック位相シフト部から遅延なく伝達された信号を受信し、既設定の書き込みレイテンシに対応する遅延量だけ入力信号を遅延して出力することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１３】
前記デコード部が、
前記内部アドレス信号及び前記ストローブ信号をアクティブにするか否かをプリデコードするカラムプリデコーダと、
該カラムプリデコーダの出力に対応して、カラム選択信号を出力するカラムデコーダと
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１４】
前記内部アドレス信号が、前記ストローブ信号よりもシステムクロックの半周期だけ早くアクティブになることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１５】
前記外部コマンドが読み出しコマンドの場合、前記外部コマンドの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点でストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記外部コマンドが書き込みコマンドの場合、前記外部コマンドに対応する最後のデータの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点で前記ストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１７】
前記データアクセス信号が、システムクロックの１周期分のアクティブ期間を有するカラム選択信号であり、前記アドレスが、前記システムクロックの２周期分の有効ウィンドウを有することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１８】
外部コマンドをデコードし、それに対応するカラムアクセス動作の実行を指示するＣＡＳコマンド信号を出力するステップと、
前記ＣＡＳコマンド信号に対応して、内部動作を制御するストローブ信号よりも、外部から入力されたアドレスをデコードした内部アドレス信号を先にアクティブにするステップと、
前記内部アドレス信号及び前記ストローブ信号がいずれもアクティブになったとき、データアクセス信号を生成するステップと
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項１９】
前記内部アドレス信号を先にアクティブにするステップが、
前記ＣＡＳコマンド信号に対応して、互いに異なる時点でアクティブになるアドレスラッチストローブ信号及びカラムアクセスパルスを出力するステップと、
前記カラムアクセスパルスに対応して、前記ストローブ信号を出力するステップと、
前記アドレスラッチストローブ信号に対応して、入力されたアドレスをデコードして内部アドレス信号を出力するステップと
を含むことを特徴とする請求項１８に記載の半導体メモリ装置の動作方法。
【請求項２０】
前記アドレスラッチストローブ信号及びカラムアクセスパルスを出力するステップが、
前記ＣＡＳコマンド信号に対応して、互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが読み出しコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力するステップと、
前記カラムアクセスパルスを、前記外部コマンドの入力時点から書き込みレイテンシの経過時点まで遅延させるステップと、
前記遅延された信号をバースト長だけ更に遅延して互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが書き込みコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力するステップと
を含むことを特徴とする請求項１９に記載の半導体メモリ装置の動作方法。
【請求項２１】
前記アドレスラッチストローブ信号を、前記カラムアクセスパルスよりもシステムクロックの半周期だけ早くアクティブにすることを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
【請求項２２】
前記外部コマンドが読み出しコマンドの場合、前記外部コマンドの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点で前記ストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする請求項１８に記載の半導体メモリ装置の動作方法。
【請求項２３】
前記外部コマンドが書き込みコマンドの場合、前記外部コマンドに対応する最後のデータの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点で前記ストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする請求項１８に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、特に、入力されたコマンド及びアドレスをデコードした後、それに対応する内部動作を行うため、一定のタイミングマージンを確保することができる装置及びその動作方法に関する。
【背景技術】
【０００２】
複数の半導体装置で構成されるシステムにおいて、半導体メモリ装置は、データを格納するためのものである。データ処理装置、例えば、中央処理装置（ＣＰＵ）などがデータを要求すると、半導体メモリ装置は、データを要求する装置から入力されたアドレスに対応するデータを出力したり、そのアドレスに対応する位置にデータ要求装置から提供されるデータを格納したりする。
【０００３】
半導体装置で構成されるシステムの動作速度の高速化及び半導体集積回路技術の発達に伴い、半導体メモリ装置は、より速い速度でデータを出力又は格納することが求められている。半導体メモリ装置が、より速い速度で安全な動作を行うためには、半導体メモリ装置内の複数の回路の高速動作はもちろん、回路間の信号又はデータを高速で伝達することが必要である。
【０００４】
実際、半導体メモリ装置は、単位セルに格納されたデータを読み出したり、外部から入力されるデータを単位セルに伝送するための複数の制御回路、そして、このデータを伝達するための接続線及び接続装置により、動作遅延が発生している。また、半導体メモリ装置から出力されたデータが、システム内のデータ要求装置に伝達される過程においても遅延が発生する。高速で動作するシステムにおいて、信号及びデータの伝達にかかる遅延は、システムの性能の低下に止まらず、動作の安定性及び信頼性を低下させる要因になる。データの伝達経路で発生する遅延は、与えられた動作環境に応じて変化する可能性が大きく、これは、半導体メモリ装置の動作に悪影響を及ぼす。
【０００５】
一般的に、半導体メモリ装置は、外部装置からコマンドが入力された後、単位セルのデータを出力する動作（一般的に、メモリ動作における読み出し動作）が速ければ速いほど、その動作性能は向上する。特に、イメージのような多量のデータを迅速に処理するグラフィック作業に用いられる半導体メモリ装置の場合、データの出力にかかる時間は、非常に重要な性能の指標となる。このように、半導体メモリ装置は、より速い動作が求められているのに対し、外部コマンドによって行われる内部動作は更に複雑化している。仮に、各々の内部動作が所定の時間内に行われない場合、半導体メモリ装置の動作は信頼性を失ってしまう。
【０００６】
図１Ａは、従来の半導体メモリ装置の読み出し動作を説明するためのタイミング図である。
【０００７】
同図に示すように、カラム選択信号ＹＩは、外部から入力された読み出しコマンドＲＤをデコードして生成される。ここで、半導体メモリ装置のＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）レイテンシＣＬは８であり、これは、半導体メモリ装置が、外部から読み出しコマンドＲＤの印加後、システムクロックＣＬＫ／ＣＬＫ＃の８周期後にデータパッドを介してデータを出力することを意味する。
【０００８】
従来の半導体メモリ装置では、読み出しコマンドＲＤをデコードして内部読み出しコマンドＩＮＴＥＲＮＡＬ＿ＲＤをアクティブにし、内部読み出しコマンドＩＮＴＥＲＮＡＬ＿ＲＤがアクティブになった時点でカラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及び読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤを同時にアクティブにする。このとき、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及び読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤのアクティブ時点は、外部から印加された読み出しコマンドＲＤ及びアドレスが印加されるときの基準となるシステムクロックＣＬＫ／ＣＬＫ＃に同期している。したがって、読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤによって生成されるカラムアドレスＡＤＤＲＥＳＳ<３：８>も、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤのアクティブ時点と同一時点で生成される。
【０００９】
具体的に説明すると、カラムアドレスＡＤＤＲＥＳＳ<３：８>は、読み出しコマンドＲＤの入力後、システムクロックの１周期後、すなわち、１ｔＣＫ経過後に生成され、コマンドの最小間隔ｔＣＣＤによって２ｔＣＫ分の有効なパルス幅を有する。同様に、カラム選択信号ＹＩを生成するカラムアクセス読み出しパルスＣＡＳＰ６ＲＤは、読み出しコマンドＲＤの入力後１ｔＣＫで生成され、カラムアドレスＡＤＤＲＥＳＳ<３：８>と同じタイミングで生成される。ここで、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤは、カラム選択信号ＹＩのパルス幅である１ｔＣＫの幅を有する。
【００１０】
このようなカラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアドレスＡＤＤＲＥＳＳ<３：８>がそれぞれデコードされ、カラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤを生成する。外部から入力されたアドレスに対応するバンク内の単位セルを制御するカラムプリデコーダ及びカラムデコーダは、カラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤに対応して、カラム選択信号ＹＩを生成する。外部から入力されたコマンドに対応するカラムストローブ信号ＳＴＲＯＢＥ及び外部から入力されたアドレスに対応するバンクアドレスＢＡＮＫ＿ＡＤＤは、カラムプリデコーダ及びカラムデコーダに入力される前に、互いに異なる信号経路によって生成され移動される。つまり、半導体メモリ装置は、外部から入力されたアドレスをデコードして内部の単位セルを制御する内部アドレス信号を生成するための回路と、外部から入力されたコマンドをデコードして外部コマンドに対応する内部動作を制御する内部コマンド信号を生成するための回路とを別途に備える。
【００１１】
半導体メモリ装置内でのコマンド及びアドレスは、互いに異なる回路によってデコードされて内部に伝達されるため、コマンド及びアドレスに起因して生成された内部コマンド信号及び内部アドレス信号、例えば、カラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤは、同一時点での内部伝達が困難になる。図１Ａに示すように、カラムプリデコーダに入力されるカラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤのアクティブ時点が一致しないことがあり、その結果として、カラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤに対応して生成されるカラム選択信号ＹＩのアクティブ時点が正確でなく、パルス幅の十分な保障が難しくなる。
【００１２】
図１Ｂは、従来の半導体メモリ装置の書き込み動作を説明するためのタイミング図である。同図に示すように、書き込み動作は、図１Ａに示す読み出し動作とは異なり、書き込みコマンドＷＴの入力後、書き込みレイテンシＷＬだけ経過した後、データパッドを介してデータが入力され、半導体メモリ装置内の単位セルに格納される。ここでは、書き込みレイテンシＷＬが４、バースト長ＢＬが８の半導体メモリ装置を一例として説明する。
【００１３】
書き込みコマンドＷＴが外部から入力された後、書き込みレイテンシＷＬ及びバースト長ＢＬだけクロックが経過すると、書き込みコマンドＷＴに対応する最後のデータまで入力され、それから更に１ｔＣＫ経過すると、カラムアクセス書き込みパルスＣＡＳＰ６ＷＴ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤを同時に生成する。外部から書き込みコマンドＷＴ及びアドレスが印加されるときの基準となるシステムクロックＣＬＫ、ＣＬＫ＃を基準として同一時点で書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤと、それによって生成されるカラムアドレスＡＤＤＲＥＳＳ<３：８>とが内部に伝達される。
【００１４】
書き込み動作の場合、カラムアクセス書き込みパルスＣＡＳＰ６ＷＴ及びカラム選択信号ＹＩが１ｔＣＫ分のアクティブ期間を有する点と、カラムアドレスＡＤＤＲＥＳＳ<３：８>が２ｔＣＫ分の有効ウィンドウを有する点とが、読み出し動作と類似している。しかし、内部動作は、書き込みコマンドＷＴの入力後、１ｔＣＫ経過後に開始するのではなく、それに対応するデータが全て伝達された後、１ｔＣＫ経過後に開始する点で区別される。
【００１５】
読み出し動作と同様に、カラムアクセス書き込みパルスＣＡＳＰ６ＷＴ及びカラムアドレスＡＤＤＲＥＳＳ<３：８>に基づいて生成されるカラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤは、互いに異なる回路及び経路によって生成されてカラムプリデコーダに伝達される。したがって、書き込み動作においても、半導体メモリ装置内でのコマンド及びアドレスは、互いに異なる回路によってデコードされて内部に伝達されるため、コマンド及びアドレスに起因して生成される内部コマンド信号及び内部アドレス信号、例えば、カラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤは、同一時点での内部伝達が困難になる。
【００１６】
互いに異なる時点で伝達されるカラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤを用いてカラム選択信号ＹＩを生成するためには、別の遅延回路や同期化回路などによってカラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤの伝達時点を調節する。すなわち、カラムストローブ信号ＳＴＲＯＢＥ及びバンクアドレスＢＡＮＫ＿ＡＤＤの伝達時点を調節し、それから生成されるカラム選択信号ＹＩのアクティブ期間及びアクティブ時点を安定化する。しかし、このような過程は、アドレスアクセスタイムｔＡＡに大きく影響し、その他、プロセス、電圧レベル、及び温度といった半導体メモリ装置の動作環境の変化により、精度が大きく低下する。これは、高速で動作する半導体メモリ装置、例えば、ＧＤＤＲ５やＤＤＲ４などの半導体メモリ装置の場合、外部から入力される読み出しコマンド及び書き込みコマンドに対応する内部動作のタイミングマージンを減少させる原因となる。
【００１７】
上述した従来の外部コマンド及び外部アドレスをデコードして半導体メモリ装置内に伝達する方法は、外部で用いるシステムクロックを基準として外部コマンド及び外部アドレスに該当する２つの内部信号を同時に生成することである。つまり、外部コマンド及び外部アドレスに対応してＣＡＳコマンドが入力されると、半導体メモリ装置の内部において、カラムアドレスＡＤＤＲＥＳＳ<３：８>と、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ又はカラムアクセス書き込みパルスＣＡＳＰ６ＷＴとを同時に生成する。しかし、上述のように、カラムアドレスＡＤＤＲＥＳＳ<３：８>と、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ又はカラムアクセス書き込みパルスＣＡＳＰ６ＷＴとは、内部に伝達される経路が互いに異なり、各信号をデコードして内部動作のための内部信号を派生するための回路の構成及び動作が異なるため、これらの信号が単位セルへのアクセスのためのカラムデコード部に伝達されるとき、その伝達時点で差が生じてしまう。このような差により、半導体メモリ装置の高速動作時、動作の信頼性の確保が難しくなる（以上に述べた従来技術につき、例えば、特許文献１参照）。
【特許文献１】特開平９‐１５３２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで、本発明は、高速で動作する半導体メモリ装置における内部動作のタイミングマージンを確保するためのものであって、その目的は、外部から印加されたアドレス信号を制御する内部制御信号を、外部から印加されたコマンド信号を制御する他の内部制御信号よりも早い時点でアクティブにし、データのアクセスのための十分な時間を確保することができる半導体メモリ装置及びその動作方法を提供することにある。
【課題を解決するための手段】
【００１９】
以上の課題を解決するため、第一の発明は、外部コマンドをデコードし、それに対応する内部動作の実行を指示する内部コマンド信号を出力するコマンドデコード部と、該コマンドデコード部の出力に対応して、外部から入力されたアドレスをデコードした内部アドレス信号を、前記内部動作を制御するストローブ信号よりも先にアクティブにする制御部と、前記内部アドレス信号及び前記ストローブ信号がいずれもアクティブになったとき、データアクセス信号を生成するデコード部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２０】
また、第二の発明は、第一の発明を基礎として、前記制御部が、前記コマンドデコード部の出力に対応して、互いに異なる時点でアクティブになるアドレスラッチストローブ信号及びカラムアクセスパルスを出力する制御信号生成部と、前記カラムアクセスパルスに対応して、前記ストローブ信号を出力するストローブ信号生成部と、前記アドレスラッチストローブ信号に対応して、入力されたアドレスをデコードして内部アドレス信号を出力する内部アドレス生成部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２１】
また、第三の発明は、第二の発明を基礎として、前記アドレスラッチストローブ信号が、前記カラムアクセスパルスよりもシステムクロックの半周期だけ早くアクティブになることを特徴とする半導体メモリ装置を提供する。
【００２２】
また、第四の発明は、第二の発明を基礎として、前記制御信号生成部が、前記コマンドデコード部の出力に対応して、互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが読み出しコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力するクロック位相シフト部と、該クロック位相シフト部の出力を、前記外部コマンドの入力時点から書き込みレイテンシの経過時点まで遅延させるレイテンシ制御部と、該レイテンシ制御部の出力をバースト長だけ遅延して互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが書き込みコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力する内部コマンド位相変更部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２３】
また、第五の発明は、第四の発明を基礎として、前記クロック位相シフト部が、前記コマンドデコード部の出力を入力とする信号入力部と、該信号入力部の出力を前記システムクロックの半周期だけ遅延し、前記システムクロックの１周期分のアクティブ期間を有する前記アドレスラッチストローブ信号を出力する第１パルス生成部と、前記アドレスラッチストローブ信号を前記システムクロックの半周期だけ遅延した後、前記カラムアクセスパルスとして出力する第２パルス生成部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２４】
また、第六の発明は、第五の発明を基礎として、前記信号入力部が、前記デコード部の出力に対応して反転値を伝達する入力部と、該入力部の出力を反転して出力するラッチとを備えることを特徴とする半導体メモリ装置を提供する。
【００２５】
また、第七の発明は、第五の発明を基礎として、前記第１パルス生成部及び第２パルス生成部の各々が、入力信号を前記システムクロックに対応して通過させるトランスファゲートと、該トランスファゲートの出力をラッチするラッチとを備えることを特徴とする半導体メモリ装置を提供する。
【００２６】
また、第八の発明は、第四の発明を基礎として、前記内部コマンド位相変更部が、前記レイテンシ制御部の出力を、バースト長に対応する前記システムクロックの周期だけ遅延させるバースト遅延部と、該バースト遅延部の出力を、前記システムクロックが半周期経過した時点で前記アドレスラッチストローブ信号を出力する第１パルス出力部と、前記アドレスラッチストローブ信号を前記システムクロックの半周期だけ遅延した後、前記カラムアクセスパルスとして出力する第２パルス出力部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２７】
また、第九の発明は、第八の発明を基礎として、前記バースト遅延部が、前記システムクロックの立ち上がりエッジに対応して入力される信号を伝達する第１単位遅延部と、前記システムクロックの立ち下がりエッジに対応して入力される信号を伝達する第２単位遅延部とを備え、前記バースト長に対応して、前記第１単位遅延部と第２単位遅延部とが交互に直列接続されていることを特徴とする半導体メモリ装置を提供する。
【００２８】
また、第十の発明は、第九の発明を基礎として、前記第１単位遅延部及び第２単位遅延部の各々が、前記システムクロックに対応して入力される信号を伝達するトランスファゲートと、該トランスファゲートの出力信号を一定時間保持させるラッチ型バッファとを備えることを特徴とする半導体メモリ装置を提供する。
【００２９】
また、第十一の発明は、第四の発明を基礎として、前記レイテンシ制御部が、前記クロック位相シフト部によって１周期遅延された信号を受信し、既設定の書き込みレイテンシよりも１周期少ない値に対応する遅延量だけ入力信号を遅延して出力することを特徴とする半導体メモリ装置を提供する。
【００３０】
また、第十二の発明は、第四の発明を基礎として、前記レイテンシ制御部が、前記クロック位相シフト部から遅延なく伝達された信号を受信し、既設定の書き込みレイテンシに対応する遅延量だけ入力信号を遅延して出力することを特徴とする半導体メモリ装置を提供する。
【００３１】
また、第十三の発明は、第一の発明を基礎として、前記デコード部が、前記内部アドレス信号及び前記ストローブ信号をアクティブにするか否かをプリデコードするカラムプリデコーダと、該カラムプリデコーダの出力に対応して、カラム選択信号を出力するカラムデコーダとを備えることを特徴とする半導体メモリ装置を提供する。
【００３２】
また、第十四の発明は、第一の発明を基礎として、前記内部アドレス信号が、前記ストローブ信号よりもシステムクロックの半周期だけ早くアクティブになることを特徴とする半導体メモリ装置を提供する。
【００３３】
また、第十五の発明は、第十四の発明を基礎として、前記外部コマンドが読み出しコマンドの場合、前記外部コマンドの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点でストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする半導体メモリ装置を提供する。
【００３４】
また、第十六の発明は、第十四の発明を基礎として、前記外部コマンドが書き込みコマンドの場合、前記外部コマンドに対応する最後のデータの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点で前記ストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする半導体メモリ装置を提供する。
【００３５】
また、第十七の発明は、第一の発明を基礎として、前記データアクセス信号が、システムクロックの１周期分のアクティブ期間を有するカラム選択信号であり、前記アドレスが、前記システムクロックの２周期分の有効ウィンドウを有することを特徴とする半導体メモリ装置を提供する。
【００３６】
また、第十八の発明は、外部コマンドをデコードし、それに対応するカラムアクセス動作の実行を指示するＣＡＳコマンド信号を出力するステップと、前記ＣＡＳコマンド信号に対応して、内部動作を制御するストローブ信号よりも、外部から入力されたアドレスをデコードした内部アドレス信号を先にアクティブにするステップと、前記内部アドレス信号及び前記ストローブ信号がいずれもアクティブになったとき、データアクセス信号を生成するステップとを含むことを特徴とする半導体メモリ装置の動作方法を提供する。
【００３７】
また、第十九の発明は、第十八の発明を基礎として、前記内部アドレス信号を先にアクティブにするステップが、前記ＣＡＳコマンド信号に対応して、互いに異なる時点でアクティブになるアドレスラッチストローブ信号及びカラムアクセスパルスを出力するステップと、前記カラムアクセスパルスに対応して、前記ストローブ信号を出力するステップと、前記アドレスラッチストローブ信号に対応して、入力されたアドレスをデコードして内部アドレス信号を出力するステップとを含むことを特徴とする半導体メモリ装置の動作方法を提供する。
【００３８】
また、第二十の発明は、第十九の発明を基礎として、前記アドレスラッチストローブ信号及びカラムアクセスパルスを出力するステップが、前記ＣＡＳコマンド信号に対応して、互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが読み出しコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力するステップと、前記カラムアクセスパルスを、前記外部コマンドの入力時点から書き込みレイテンシの経過時点まで遅延させるステップと、前記遅延された信号をバースト長だけ更に遅延して互いに異なる時点でアクティブになる２つの信号を生成し、前記外部コマンドが書き込みコマンドのときに用いられるアドレスラッチストローブ信号及びカラムアクセスパルスとして出力するステップとを含むことを特徴とする半導体メモリ装置の動作方法を提供する。
【００３９】
また、第二十一の発明は、第二十の発明を基礎として、前記アドレスラッチストローブ信号を、前記カラムアクセスパルスよりもシステムクロックの半周期だけ早くアクティブにすることを特徴とする半導体メモリ装置の動作方法を提供する。
【００４０】
また、第二十二の発明は、第十八の発明を基礎として、前記外部コマンドが読み出しコマンドの場合、前記外部コマンドの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点で前記ストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする半導体メモリ装置の動作方法を提供する。
【００４１】
また、第二十三の発明は、第十八の発明を基礎として、前記外部コマンドが書き込みコマンドの場合、前記外部コマンドに対応する最後のデータの入力後、システムクロックが半周期経過した時点で前記内部アドレス信号を生成するアドレスラッチストローブ信号をアクティブにし、前記システムクロックが１周期経過した時点で前記ストローブ信号を生成するカラムアクセスパルスを生成することを特徴とする半導体メモリ装置の動作方法を提供する。
【００４２】
高速で動作する半導体メモリ装置において、外部から印加されたコマンド信号及びアドレス信号をデコードして内部に伝達する過程で生じ得る時間差を克服するため、アドレス信号に対応する動作を制御する内部信号を、コマンド信号に対応する動作を制御する内部信号よりも先にアクティブにする。コマンド信号に対応する内部信号は、一般的に、基準となるシステムクロックの１周期、（すなわち、１ｔＣＫ）分のアクティブ期間を有するのに対し、アドレス信号は、コマンドの最小間隔ｔＣＣＤを規定する仕様により、通常、システムクロックの２周期分の有効ウィンドウを有する。このような差を用いて、アドレス信号に関連する内部制御信号を、コマンド信号に関連する信号よりも先に動作させることにより、コマンド信号に関連する複数の内部信号のアクティブ期間に十分なデータアクセスが行われるようにする。特に、本発明では、データアクセスのための十分な動作マージンを確保し、その他、プロセス、電圧レベル、及び温度といった半導体メモリ装置の動作環境の変化にもおいても、半導体メモリ装置が安定して動作できるようにする。
【発明の効果】
【００４３】
本発明により、高速で動作する半導体メモリ装置における内部動作のタイミングマージンを確保するため、外部から印加されたアドレス信号を制御する内部制御信号を、外部から印加されたコマンド信号を制御する他の内部制御信号よりも早い時点でアクティブにし、データのアクセスのための十分な時間を確保することができる半導体メモリ装置及びその動作方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するため、添付した図面を用いて本発明の好ましい実施形態を説明する。
【００４５】
図２Ａは、本発明の一実施形態に係る半導体メモリ装置の読み出し動作を説明するためのタイミング図である。
【００４６】
同図に示すように、読み出し動作の場合、外部から読み出しコマンドＲＤが入力された直後、システムクロックの立ち下がりエッジで読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤをアクティブにし、それにより、カラムアクセスに関連するカラムアドレスＡＤＤＲＥＳＳ<３：８>が生成される。つまり、カラムアドレスＡＤＤＲＥＳＳ<３：８>は、従来とは異なり、読み出しコマンドＲＤの印加後０．５ｔＣＫで生成され、コマンドの最小間隔ｔＣＣＤに基づいて２ｔＣＫの有効ウィンドウを有することができる。反面、カラム選択信号ＹＩのソースとなるカラムアクセス読み出しパルスＣＡＳＰ６ＲＤは、カラムアドレスＡＤＤＲＥＳＳ<３：８>と０．５ｔＣＫの時間差が生じる時点となる、読み出しコマンドＲＤの印加後１ｔＣＫで生成され、１ｔＣＫのアクティブ期間を有する。したがって、カラムアドレスＡＤＤＲＥＳＳ<３：８>のアクティブ時点は、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤよりも０．５ｔＣＫだけ早い。
【００４７】
ここで、アドレスの有効ウィンドウは、カラムアクセスのための制御信号のアクティブ期間よりも長いため、カラムアドレスＡＤＤＲＥＳＳ<３：８>及びカラムアクセス読み出しパルスＣＡＳＰ６ＲＤは、互いに異なる回路によってデコードされて半導体メモリ装置内に伝達される時点で差が生じても、内部動作を行うのに十分な動作マージンが保障され得る。つまり、カラムアドレスＡＤＤＲＥＳＳ<３：８>及びカラムアクセス読み出しパルスＣＡＳＰ６ＲＤの伝達経路や論理ゲートの数などによる遅延差や、プロセス、電圧レベル、及び温度といった動作環境の変化による遅延差があるとしても、カラム選択信号ＹＩのアクティブ期間がカラムアドレスＡＤＤＲＥＳＳ<３：８>の有効ウィンドウ内にあるため、内部動作を行うのに必要な動作マージンが十分に保障され得る。
【００４８】
図２Ｂは、本発明の一実施形態に係る半導体メモリ装置の書き込み動作を説明するためのタイミング図である。
【００４９】
同図に示すように、書き込み動作の場合も、読み出し動作と類似の動作を行い、書き込み動作の特性により、書き込みコマンドＷＴの印加後、書き込みレイテンシＷＬ及びバースト長ＢＬだけの時間が経過してから書き込みコマンドＷＴに対応するカラムアドレスＡＤＤＲＥＳＳ<３：８>及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴを順次アクティブにする。ここで、書き込みコマンドＷＴの印加後、書き込みレイテンシＷＬ及びバースト長ＢＬだけの時間は、書き込みコマンドＷＴに対応する最後のデータまでの全てが入力される時間を意味する。
【００５０】
読み出し動作と同様に、最後のデータの入力直後、０．５ｔＣＫ経過後に、すなわち、システムクロックＣＬＫの立ち下がりエッジに同期して書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤを生成し、これに対応してカラムアドレスＡＤＤＲＥＳＳ<３：８>が生成される。書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤがアクティブになった後、０．５ｔＣＫ経過後にカラムアクセス書き込みパルスＣＡＳＰ６ＷＴがアクティブになる。ここで、カラムアドレスＡＤＤＲＥＳＳ<３：８>の有効ウィンドウ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴのアクティブ期間は、読み出し動作と同じである。同様に、カラムアドレスＡＤＤＲＥＳＳ<３：８>及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴが、互いに異なる回路によってデコードされて半導体メモリ装置内に伝達される時点で差が生じても、書き込みコマンドＷＴに関連する内部動作を行うのに必要な動作マージンが十分に保障され得る。
【００５１】
本発明は、コマンド及びアドレスが同一時点で半導体メモリ装置に印加されても、それに対応する内部信号のアクティブ時点を０．５ｔＣＫ異ならせることにより、内部動作の動作マージンを確保する技術である。従来は、コマンド及びアドレスを制御するための信号を同一時点で生成するか、１つの内部信号を用いて制御することにより、コマンド及びアドレスをデコードして内部に伝達する回路で動作遅延が異なる場合、別の遅延回路を用いてコマンド及びアドレスの伝達時点を調節していた。しかしながら、このような方法は、高速で動作する半導体メモリ装置、例えば、ＧＤＤＲ５やＤＤＲ４などの半導体メモリ装置には不向きであり、別途に用いられる遅延回路は、プロセス、電圧レベル、及び温度といった動作環境の変化に応じて遅延値が変更され、誤動作を引き起こす可能性がある。これを克服するため、本発明は、カラムアドレスを生成するストローブ信号を、コマンドに関連するストローブ信号よりも０．５ｔＣＫ早く生成して２つの信号が０．５ｔＣＫの時間差を有するようにし、２つの信号が、デコーディング及び伝達のための回路を経るたびにシステムクロックに同期させ、非同期遅延要素及び環境の変化に応じて変更される動作遅延を最小化した。また、２つの信号が、データアクセスを行う最終的な内部回路のバンクカラムデコーダまで、互いに異なる経路を経て伝達されても、０．５ｔＣＫの時間差を保持することで、最適な動作時点を確保することができる。
【００５２】
図３は、本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。
【００５３】
同図に示すように、半導体メモリ装置は、外部コマンドをデコードし、それに対応する内部動作の実行を指示する内部コマンド信号を出力するコマンドデコード部２００と、コマンドデコード部２００の出力に対応して、外部から入力されたアドレスをデコードした内部アドレス信号ＢＡＮＫ＿ＡＤＤを、内部動作を制御するストローブ信号ＳＴＲＯＢＥよりも先にアクティブにする制御部と、内部アドレス信号ＢＡＮＫ＿ＡＤＤ及びストローブ信号ＳＴＲＯＢＥがいずれもアクティブになったとき、データアクセス信号（ここでは、カラム選択信号ＹＩ）を生成するデコード部とを備える。
【００５４】
ここで、制御部は、コマンドデコード部２００の出力に対応して、互いに異なる時点でアクティブになる読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤと、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴとを出力する制御信号生成部４００と、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴに対応して、ストローブ信号ＳＴＲＯＢＥを出力するストローブ信号生成部５００と、読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤに対応して、入力されたアドレスをデコードして内部アドレス信号ＢＡＮＫ＿ＡＤＤを出力する内部アドレス生成部６００とを備える。また、デコード部は、内部アドレス信号ＢＡＮＫ＿ＡＤＤ及びストローブ信号ＳＴＲＯＢＥをアクティブにするか否かをプリデコードするカラムプリデコーダ、すなわち、第１カラムデコーダ７００と、第１カラムデコーダ７００の出力に対応して、カラム選択信号ＹＩを出力するカラムデコーダ、すなわち、第２カラムデコーダ８００とを備える。
【００５５】
同図に示すように、内部アドレス信号ＢＡＮＫ＿ＡＤＤ及びストローブ信号ＳＴＲＯＢＥは、互いに異なる経路によって生成されて第１カラムデコーダ７００に入力される。従来の方式では、互いに異なる経路によって動作遅延の差が生じる場合、これを補正するために別の遅延回路を用いていた。しかし、上述のように、本発明では、制御信号生成部４００から出力される読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤと、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴとが、０．５ｔＣＫの時間差を有してアクティブになるため、別の遅延回路を用いる必要はない。また、第１カラムデコーダ７００に入力されるストローブ信号ＳＴＲＯＢＥのアクティブ期間が１ｔＣＫ、内部アドレス信号ＢＡＮＫ＿ＡＤＤが２ｔＣＫの有効ウィンドウを有し、ストローブ信号ＳＴＲＯＢＥよりも０．５ｔＣＫ先に入力されるため、第１カラムデコーダ７００は、安全な動作マージンを確保するようになった。特に、内部アドレス信号ＢＡＮＫ＿ＡＤＤ及びストローブ信号ＳＴＲＯＢＥの生成過程において、半導体メモリ装置内の様々な環境変数によって誤差が生じても、ストローブ信号ＳＴＲＯＢＥのアクティブ時点の前後に０．５ｔＣＫの動作マージンが存在するため、十分な補償が可能となる。
【００５６】
外部から入力された読み出しコマンド又は書き込みコマンドは、コマンドデコード部２００に入力され、読み出しコマンド又は書き込みコマンドと共に印加されたアドレスＡＤＤＲＥＳＳは、アドレスバッファ３００に印加される。コマンドデコード部２００は、読み出しコマンド又は書き込みコマンドに対応する内部コマンド信号ＲＡＳＢ、ＣＡＳＢ、ＷＥＢ、ＣＳＢの結合によって生成されるカラムアクセスコマンドＣＡＳ＿ＣＭＤを制御信号生成部４００に出力し、アドレスバッファ３００は、入力されたアドレスを内部アドレス生成部６００に伝達する。
【００５７】
制御信号生成部４００は、読み出し動作なのか書き込み動作なのかによって互いに異なる動作を行う。読み出し動作の場合、制御信号生成部４００は、読み出しコマンドの入力後、システムクロックＣＬＫが半周期経過した時点で内部アドレス信号ＢＡＮＫ＿ＡＤＤを生成する読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤをアクティブにし、システムクロックＣＬＫが１周期経過した時点でストローブ信号ＳＴＲＯＢＥを生成するカラムアクセス読み出しパルスＣＡＳＰ６ＲＤを生成する。反面、書き込み動作の場合、制御信号生成部４００は、書き込みコマンドに対応する最後のデータの入力後、システムクロックＣＬＫが半周期経過した時点で内部アドレス信号ＢＡＮＫ＿ＡＤＤを生成する書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤをアクティブにし、システムクロックＣＬＫが１周期経過した時点でストローブ信号ＳＴＲＯＢＥを生成するカラムアクセス書き込みパルスＣＡＳＰ６ＷＴを生成する。
【００５８】
図４は、図３に示す制御信号生成部４００を説明するためのブロック図である。
【００５９】
同図に示すように、制御信号生成部４００は、コマンドデコード部２００から出力されるカラムアクセスコマンドＣＡＳ＿ＣＭＤに対応して、互いに異なる時点でアクティブになる２つの信号を生成し、外部コマンドが読み出しコマンドのときに用いられる読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及びカラムアクセス読み出しパルスＣＡＳＰ６ＲＤとして出力するクロック位相シフト部４２０と、クロック位相シフト部４２０の出力を、外部コマンドの入力時点から書き込みレイテンシＷＬの経過時点まで遅延させるレイテンシ制御部４４０と、レイテンシ制御部４４０の出力をバースト長ＢＬだけ遅延して互いに異なる時点でアクティブになる２つの信号を生成し、外部コマンドが書き込みコマンドのときに用いられる書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴとして出力する内部コマンド位相変更部４６０とを備える。
【００６０】
制御信号生成部４００は、読み出し動作及び書き込み動作において、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴよりも、読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤを０．５ｔＣＫだけ早くアクティブにし、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴをストローブ信号生成部５００に出力し、読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤを内部アドレス生成部６００に出力する。
【００６１】
読み出し動作の場合、レイテンシ制御部４４０及び内部コマンド位相変更部４６０を介さずに、クロック位相シフト部４２０からカラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及び読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤが出力される。外部から読み出しコマンドが印加されると、コマンドデコード部２００は、カラムアクセスコマンドＣＡＳ＿ＣＭＤを出力し、これに対応してシステムクロックＣＬＫの立ち下がりエッジに読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤを先にアクティブにした後、システムクロックＣＬＫの次の立ち上がりエッジに、すなわち、０．５ｔＣＫ経過後にカラムアクセス読み出しパルスＣＡＳＰ６ＲＤをアクティブにする。これにより、内部アドレス信号ＢＡＮＫ＿ＡＤＤは、ストローブ信号ＳＴＲＯＢＥよりも０．５ｔＣＫだけ早い時点で第１カラムデコーダ７００に伝達される。内部アドレス信号ＢＡＮＫ＿ＡＤＤは２ｔＣＫの有効ウィンドウを有し、ストローブ信号ＳＴＲＯＢＥは１ｔＣＫのアクティブ期間を有するため、半導体メモリ装置は、ストローブ信号ＳＴＲＯＢＥのアクティブ期間の前後に０．５ｔＣＫの動作マージンを有することができる。
【００６２】
書き込み動作の場合、クロック位相シフト部４２０で、位相の遅延なく、カラムアクセスコマンドＣＡＳ＿ＣＭＤに対応して信号が出力され、レイテンシ制御部４４０によって書き込みレイテンシだけ遅延された後、更に内部コマンド位相変更部４６０でバースト長に該当する分だけ遅延された後、０．５ｔＣＫの位相差を有してアクティブになるカラムアクセス書き込みパルスＣＡＳＰ６ＷＴ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤを出力する。その後、ストローブ信号生成部５００及び内部アドレス生成部６００を介してストローブ信号ＳＴＲＯＢＥ及び内部アドレス信号ＢＡＮＫ＿ＡＤＤが出力される過程は、読み出し動作と類似している。
【００６３】
前述のように、制御信号生成部４００から出力される読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤは、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴよりも０．５ｔＣＫ先にアクティブになり、内部アドレス信号ＢＡＮＫ＿ＡＤＤが、ストローブ信号ＳＴＲＯＢＥよりも０．５ｔＣＫだけ早く第１カラムデコーダ７００に入力され得る。
【００６４】
内部アドレス生成部６００は、読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及び書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤに対応して、内部アドレス信号ＢＡＮＫ＿ＡＤＤを第１カラムデコーダ７００に、バンクアドレスＢＫ＿ＡＤＤをストローブ信号生成部５００に出力する。ストローブ信号生成部５００は、制御信号生成部４００から出力されたカラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴを受信し、バンクアドレスＢＫ＿ＡＤＤに対応するストローブ信号ＳＴＲＯＢＥを生成して第１カラムデコーダ７００に出力する。このとき、ストローブ信号ＳＴＲＯＢＥのアクティブ期間は、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴと同一に保持される。
【００６５】
その後、バンク内に存在する第１カラムデコーダ７００は、ストローブ信号ＳＴＲＯＢＥ及び内部アドレス信号ＢＡＮＫ＿ＡＤＤがいずれもアクティブになると、それに対応する出力信号を生成し、第２カラムデコーダ８００は、これに基づいてデータアクセスのためのカラム選択信号ＹＩを出力する。本発明は、このような過程で、ストローブ信号ＳＴＲＯＢＥと内部アドレス信号ＢＡＮＫ＿ＡＤＤとの時間差を保持して動作マージンを確保することにより、半導体メモリ装置の動作環境の変化に応じてデータアクセス時間ｔＡＡを異ならせる遅延回路を省くことができ、これにより、半導体メモリ装置の高速動作が可能となる。
【００６６】
図５は、図４に示すクロック位相シフト部４２０を説明するための回路図である。クロック位相シフト部４２０は、コマンドデコード部２００から出力されたカラムアクセスコマンドＣＡＳ＿ＣＭＤに対応して、０．５ｔＣＫの時間差を有してアクティブになる信号を生成するためのものであって、読み出し動作を一例として説明する。
【００６７】
同図に示すように、クロック位相シフト部４２０は、カラムアクセスコマンドを入力とする信号入力部４２２と、信号入力部４２２の出力を０．５ｔＣＫだけ遅延した後、システムクロックＣＬＫの１ｔＣＫ分のアクティブ期間を有する読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤを出力する第１パルス生成部４２４と、第１パルス生成部４２４の出力をシステムクロックの０．５ｔＣＫだけ更に遅延した後、カラムアクセス読み出しパルスＣＡＳＰ６ＲＤとして出力する第２パルス生成部４２６とを備える。
【００６８】
具体的には、信号入力部４２２は、コマンドデコード部２００の出力に対応して反転値を伝達する入力部と、入力部の出力を反転して出力するラッチとで構成される。ここで、入力部及びラッチは、電源起動信号ＰＷＲＵＰによって制御され、電源起動信号ＰＷＲＵＰが非アクティブになると、入力部は非アクティブになり、ラッチは論理ローレベルの信号を伝達する。第１パルス生成部４２４及び第２パルス生成部４２６の各々は、トランスファゲートと、ラッチとを備えている。しかし、第１パルス生成部４２４内のトランスファゲートは、システムクロックＣＬＫの立ち下がりエッジに対応して入力信号を通過させるのに対し、第２パルス生成部４２６内のトランスファゲートは、システムクロックＣＬＫの立ち上がりエッジに対応して入力信号を通過させる。第１パルス生成部４２４及び第２パルス生成部４２６に備えられたトランスファゲートが、互いに異なるシステムクロックの位相で信号を伝達することにより、第１パルス生成部４２４及び第２パルス生成部４２６から出力される２つの信号は、０．５ｔＣＫの位相差を有する。
【００６９】
書き込み動作の場合は、前述した読み出し動作とは異なり、第１パルス生成部４２４及び第２パルス生成部４２６を介さずに、信号入力部４２２の出力がレイテンシ制御部４４０に入力される。この場合、遅延なく、レイテンシ制御部４４０で書き込みレイテンシだけ入力された信号を遅延して内部コマンド位相変更部４６０に出力する。一方、これとは異なり、本発明の他の実施形態では、第２パルス生成部４２６の出力をレイテンシ制御部４４０に入力する。この場合、第２パルス生成部４２６によって既にシステムクロックＣＬＫの１周期だけ遅延されているため、レイテンシ制御部４４０では、書き込みレイテンシよりも１少ない、すなわち、システムクロックの１周期減った分だけ入力信号を遅延して内部コマンド位相変更部４６０に出力する。例えば、書き込みレイテンシが４であれば、１少ない３だけ入力信号を遅延する。書き込み動作に関連してどのような選択をするのかによって回路の構成が変化し得ることは、当業者にとって周知であることから、具体的な説明は省略する。
【００７０】
図６は、図４に示す内部コマンド位相変更部４６０を説明するための回路図である。
【００７１】
同図に示すように、内部コマンド位相変更部４６０は、レイテンシ制御部４４０の出力をバースト長に対応するシステムクロックＣＬＫの周期だけ遅延させるバースト遅延部４６２と、バースト遅延部４６２の出力をシステムクロックＣＬＫが半周期経過した時点で書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤを出力する第１パルス出力部４６４と、書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤをシステムクロックＣＬＫの半周期だけ遅延した後、カラムアクセス書き込みパルスＣＡＳＰ６ＷＴとして出力する第２パルス出力部４６６とを備える。
【００７２】
具体的には、バースト遅延部４６２は、システムクロックＣＬＫの立ち上がりエッジに対応して入力される信号を伝達する第１単位遅延部４６２＿１と、システムクロックＣＬＫの立ち下がりエッジに対応して入力される信号を伝達する第２単位遅延部４６２＿２とを備え、バースト長に対応する分だけ入力信号を遅延するため、第１単位遅延部４６２＿１と第２単位遅延部４６２＿２とが交互に直列接続されている。第１単位遅延部４６２＿１及び第２単位遅延部４６２＿２の各々は、システムクロックＣＬＫに対応して入力される信号を伝達するトランスファゲートと、トランスファゲートの出力信号を一定時間保持させるラッチ型バッファとを備える。
【００７３】
バースト遅延部４６２でバースト長だけ遅延された信号は、第１パルス出力部４６４及び第２パルス出力部４６６により、０．５ｔＣＫだけの時間差を有してアクティブになる書き込みアドレスラッチストローブ信号ＣＡＳＰ６ＷＴ＿ＡＤＤ及びカラムアクセス書き込みパルスＣＡＳＰ６ＷＴが出力される。読み出し動作では、クロック位相シフト部４２０から読み出しアドレスラッチストローブ信号ＣＡＳＰ６ＲＤ＿ＡＤＤ及びカラムアクセス読み出しパルスＣＡＳＰ６ＲＤを出力したが、書き込み動作では、クロック位相シフト部４２０ではなく、内部コマンド位相変更部４６０がその役割を代替する。
【００７４】
図７は、図３に示す第１カラムデコーダ７００を説明するための回路図である。
【００７５】
同図に示すように、第１カラムデコーダ７００は、内部アドレス信号ＢＡＮＫ＿ＡＤＤ及びストローブ信号ＳＴＲＯＢＥをアクティブにするか否かをプリデコードして第２カラムデコーダ８００に出力する。内部アドレス信号ＢＡＮＫ＿ＡＤＤ及びストローブ信号ＳＴＲＯＢＥは、互いに異なる時点で第１カラムデコーダ７００に入力されるが、これら２つの信号は、０．５ｔＣＫのマージンを有して生成された信号であるため、両信号の動作時点の一致は比較的容易である。第１カラムデコーダ７００は、内部アドレス信号ＢＡＮＫ＿ＡＤＤ及びストローブ信号ＳＴＲＯＢＥの動作マージンを用いて、データアクセス時間ｔＡＡを十分に保障できるようにプリデコーディングの結果を出力し、第２カラムデコーダ８００は、これに基づいてカラム選択信号ＹＩを出力する。
【００７６】
本発明に係る半導体メモリ装置は、プロセス、電圧レベル、及び温度といった半導体メモリ装置の動作環境の変化においても、データアクセスのための十分な動作マージンを確保することができる。
【００７７】
また、外部コマンドに対応する内部動作を外部からのシステムクロックに同期して行うようにすることにより、非同期遅延要素から半導体メモリ装置の動作マージンが減少することを防止し、十分な動作マージンを確保することができる。
【００７８】
以上、本発明は、上記した実施形態及び添付した図面に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な置換、変形及び変更が可能であることは、本発明の属する技術分野における通常の知識を有する者にとって自明である。
【図面の簡単な説明】
【００７９】
【図１Ａ】従来の半導体メモリ装置の読み出し動作を説明するためのタイミング図である。
【図１Ｂ】従来の半導体メモリ装置の書き込み動作を説明するためのタイミング図である。
【図２Ａ】本発明の一実施形態に係る半導体メモリ装置の読み出し動作を説明するためのタイミング図である。
【図２Ｂ】本発明の一実施形態に係る半導体メモリ装置の書き込み動作を説明するためのタイミング図である。
【図３】本発明の一実施形態に係る半導体メモリ装置を説明するためのブロック図である。
【図４】図３に示す制御信号生成部を説明するためのブロック図である。
【図５】図４に示すクロック位相シフト部を説明するための回路図である。
【図６】図４に示す内部コマンド位相変更部を説明するための回路図である。
【図７】図３に示す第１カラムデコーダを説明するための回路図である。
【符号の説明】
【００８０】
１００      セルアレイ
１５０      センスアンプ
２００      コマンドデコード部
３００      アドレスバッファ
４００      制御信号生成部
５００      ストローブ信号生成部
６００      内部アドレス生成部
７００      カラムプリデコーダ（第１カラムデコーダ）
８００      カラムデコーダ（第２カラムデコーダ）
【図１Ａ】
2009064537.tif 000003
【図１Ｂ】
2009064537.tif 000004
【図２Ａ】
2009064537.tif 000005
【図２Ｂ】
2009064537.tif 000006
【図３】
2009064537.tif 000007
【図４】
2009064537.tif 000008
【図５】
2009064537.tif 000009
【図６】
2009064537.tif 000010
【図７】
2009064537.tif 000011