(57)【要約】【課題】入力信号の信号伝搬の高速化及び信号の伝搬精度の向上を図った信号出力回路を提供する。【解決手段】入力信号及び制御信号を受け、前記制御システム号がアクティブレベルのときに動作状態となり、インアクティブ状態のときに非動作となるクロックドインバータ回路を有する信号出力回路において、前記制御信号がインアクティブレベルのときに前記クロックドインバータ回路の入力を前記入力信号に関わらず所定の電位レベルに保持する制御回路を備える。【選択図】図１
2009284267.tif 000002
【特許請求の範囲】
【請求項１】
入力信号及び制御信号を受け、前記制御信号がアクティブレベルのときに動作状態となり、インアクティブ状態のときに非動作となるクロックドインバータ回路を有する信号出力回路において、
前記制御信号がインアクティブレベルのときに前記クロックドインバータ回路の入力を前記入力信号に関わらず所定の電位レベルに保持する制御回路を備えたことを特徴とする信号出力回路。
【請求項２】
前記制御回路は、
前記入力信号及び前記制御信号を第１及び第２の入力端にそれぞれ受け、前記クロックドインバータ回路の入力端に出力端が接続されたゲート回路を有し、前記制御信号がインアクティブレベルのときに前記出力端を前記入力信号に関わらず所定の電位レベルに保持することを特徴とする請求項１に記載の信号出力回路。
【請求項３】
前記ゲート回路はＮＡＮＤ回路であることを特徴とする請求項１又は２に記載の信号出力回路。
【請求項４】
前記ゲート回路はＮＯＲ回路であることを特徴とする請求項１又は２に記載の信号出力回路。
【請求項５】
第１の入力信号及び第１の制御信号を受け、前記第１の制御信号の論理レベルに応じて動作、非動作が制御される第１のクロックドインバータ回路と、
第２の入力信号及び第２の制御信号を受け、前記第２の制御信号の論理レベルに応じて動作、非動作が制御される第２のクロックドインバータ回路とを含んだセレクタ回路であって、
前記第１の制御信号が前記第１のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第１のクロックドインバータ回路の入力を前記第１の入力信号に関わらず所定の電位レベルに保持し、前記第２の制御信号が前記第２のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第２のクロックドインバータ回路の入力を前記第２の入力信号に関わらず所定の電位レベルに保持する制御回路を備えたことを特徴とするセレクタ回路。
【請求項６】
前記制御回路は、
前記第１の入力信号及び前記第１の制御信号を第１及び第２の入力端にそれぞれ受け、前記第１のクロックドインバータ回路の入力端に出力端が接続された第１のゲート回路と、前記２の入力信号及び前記第２の制御信号を第３及び第４の入力端にそれぞれ受け、前記第２のクロックドインバータ回路の入力端に出力端が接続された第２のゲート回路とを有し、
前記第１の制御信号が前記第１のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第１のゲート回路の出力端を前記第１の入力信号に関わらず所定の電位レベルに保持し、前記第２の制御信号が前記第２のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第２のゲート回路の出力端を前記第２の入力信号に関わらず所定の電位レベルに保持することを特徴とする請求項５に記載のセレクタ回路。
【請求項７】
前記制御回路は、
前記第１の制御信号をゲートに受け、前記第１のクロックドインバータ回路及び第１の電源ラインの間に設けられた第１のＭＯＳトランジスタと、
前記第２の制御信号をゲートに受け、前記第２のクロックドインバータ回路及び第２の電源ラインの間に設けられた第２のＭＯＳトランジスタとを有し、
前記第１の制御信号が前記第１のクロックドインバータ回路を非動作状態とする論理レベルをとるとき前記第１のＭＯＳトランジスタはオフ状態であり、前記第２の制御信号が前記第２のクロックドインバータ回路を非動作状態とする論理レベルをとるとき前記第２のＭＯＳトランジスタはオフ状態となることを特徴とする請求項５又は６に記載のセレクタ回路。
【請求項８】
前記第２の制御信号は前記第１の制御信号の逆相の信号であって、前記第１及び第２のＭＯＳトランジスタは同じ導電型のＭＯＳトランジスタであることを特徴とする請求項７に記載のセレクタ回路。
【請求項９】
前記第２の制御信号は前記第１の制御信号と同相の信号であって、前記第1及び第２のＭＯＳトランジスタは互いに異なる導電型のＭＯＳトランジスタであることを特徴とする請求項７に記載のセレクタ回路。
【請求項１０】
前記第1及び第２のゲート回路はＮＡＮＤ回路であることを特徴とする請求項８に記載のセレクタ回路。
【請求項１１】
前記第1及び第２のゲート回路の一方はＮＡＮＤ回路であり、他方はＮＯＲ回路であることを特徴とする請求項９に記載のセレクタ回路。
【請求項１２】
前記第１のクロックドインバータ回路の出力端と前記第２のクロックドインバータ回路の出力端とは互いに接続されていることを特徴とする請求項５乃至１１のいずれかに記載のセレクタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号を選択的に出力する信号出力回路およびこれを用いたセレクタ回路に関する。
【背景技術】
【０００２】
入力信号を出力側に選択的に出力する信号出力回路としてクロックドインバータ回路が有る。従来のクロックドインバータ回路の構成の一例を図５に示す。同図において、クロックドインバータ回路は、ＰＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２からなるＣＭＯＳインバータ回路とを有している。
【０００３】
また、クロックドインバータ回路は、上記ＣＭＯＳインバータ回路のＰＭＯＳトランジスタ５１と電源電圧ＶDDが供給される電源ラインとの間に接続されるＰＭＯＳトランジスタ５０と、上記ＣＭＯＳインバータ回路を構成するＮＭＯＳトランジスタ５２のソースと接地間に接続されたＮＭＯＳトランジスタ５３と、入力される信号ＩＮ１を位相反転して上記ＣＭＯＳインバータ回路に入力するインバータ５４と、選択信号ＳＥＬ１を位相反転させるインバータ５５とを有している。
【０００４】
さらに、選択信号ＳＥＬ１がＮＭＯＳトランジスタ５３のゲートに、インバータ５５により選択信号ＳＥＬ１が位相反転された信号がＰＭＯＳトランジスタ５０のゲートに、それぞれ入力されるようになっている。
上記構成において、入力端子５０１より入力された選択信号ＳＥＬ１がハイレベル（活性状態）となると、ＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５３がともにオン状態となり、ＰＭＯＳトランジスタ５１、ＮＭＯＳトランジスタ５２で構成されるＣＭＯＳインバータ回路に電源が供給されて動作状態となる。
【０００５】
この結果、入力端子５００から入力される信号ＩＮ１がインバータ５４、上記ＣＭＯＳインバータ回路を介して出力端子５０２に出力される。
また、入力端子５０１より入力選択信号ＳＥＬ１がローレベル（非活性状態）となると、ＰＭＯＳトランジスタ５０、ＮＭＯＳトランジスタ５３がオフ状態となり、信号ＩＮ１の状態にかかわらず、出力端子５０２は、電源電圧VDD、接地（グランド）と切り離された高インピーダンス状態となる。
【０００６】
次に、従来のクロックドインバータ回路の他の構成例を図６に示す。同図において、クロックドインバータ回路は、電源電圧VDDが供給される電源ラインと接地との間にＰＭＯＳトランジスタ６０、６１、ＮＭＯＳトランジスタ６２、６３が直列に接続されている。
また、ＰＭＯＳトランジスタ６０とＮＭＯＳトランジスタ６３のゲートは相互に接続され、これらのゲートには入力端子６００より信号ＩＮ１がインバータ１４を介して入力されるようになっている。
【０００７】
また、ＰＭＯＳトランジスタ６１のドレインとＮＭＯＳトランジスタ６２のドレインとの接続点は出力端子６０２に接続されている。
選択信号ＳＥＬ１は、ＰＭＯＳトランジスタ６２のゲートに、また選択信号ＳＥＬ１はインバータ６５を介してＰＭＯＳトランジスタ６１のゲートに入力されるようになっている。
【０００８】
上記構成において、入力端子６０１より入力された選択信号ＳＥＬ１がハイレベル（活性状態）となると、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２がともにオン状態となり、ＰＭＯＳトランジスタ６０、ＮＭＯＳトランジスタ６３で構成されるＣＭＯＳインバータ回路に電源が供給されて動作状態となる。
【０００９】
この結果、入力端子６００から入力される信号ＩＮ１がインバータ６４、上記ＣＭＯＳインバータ回路を介して出力端子６０２に出力される。
また、入力端子６０１より入力選択信号ＳＥＬ１がローレベル（非活性状態）となると、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２がオフ状態となり、信号ＩＮ１の状態にかかわらず、出力端子５０２は、電源電圧VDD、接地（グランド）と切り離された高インピーダンス状態となる。
【００１０】
上述したクロックドインバータ回路を用いた従来のセレクタ回路の構成の一例を図７に示す。このセレクタ回路は、図５に示したクロックドインバータを二つ、用いて、これらの出力端を共通接続し、二つの入力信号ＩＮ１，ＩＮ２を選択信号ＳＥＬ１により選択的に出力するように構成したものである。
【００１１】
すなわち、図７において、電源電圧VDDが供給される電源ラインと接地との間にＰＭＯＳトランジスタ７０、７１、ＮＭＯＳトランジスタ７２、７３が直列に接続されており、またＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２のゲートが相互に接続され、ＣＭＯＳインバータ回路を構成している。
また、入力端子７００より信号ＩＮ１がインバータ７８−１を介してＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２からなるＣＭＯＳインバータ回路に入力されるようになっている。
【００１２】
また、電圧VDDが供給される電源ラインと接地との間にＰＭＯＳトランジスタ７４、７５、ＮＭＯＳトランジスタ７６、７７が直列に接続されており、またＰＭＯＳトランジスタ７５、ＮＭＯＳトランジスタ７６のゲートが相互に接続され、ＣＭＯＳインバータ回路を構成している。
また、入力端子７０２より信号ＩＮ２がインバータ７８−３を介してＰＭＯＳトランジスタ７５、ＮＭＯＳトランジスタ７６からなるＣＭＯＳインバータ回路に入力されるようになっている。
【００１３】
また、ＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２からなるＣＭＯＳインバータ回路の出力端と、ＰＭＯＳトランジスタ７５、ＮＭＯＳトランジスタ７６からなるＣＭＯＳインバータ回路の出力端は共通接続され、出力端子７０３に接続されている。
また、選択信号ＳＥＬ１は、ＮＭＯＳトランジスタ７３、ＰＭＯＳトランジスタ７４のゲートに、また選択信号ＳＥＬ１はインバータ７８−２を介してＰＭＯＳトランジスタ７０、ＮＭＯＳトランジスタ７７のゲートに入力されるようになっている。
【００１４】
選択信号ＳＥＬ１のレベルによって、信号ＩＮ１と信号ＩＮ２を切り替えて出力端子７０３に出力信号ＯＵＴとして出力する。
クロックドインバータは、入力信号伝搬用のＣＭＯＳインバータ回路をそれぞれ、構成するＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２、ＰＭＯＳトランジスタ７５、ＮＭＯＳトランジスタ７６は出力端子７０３から内側に、信号遮断用のＰＭＯＳトランジスタ７０、ＮＭＯＳトランジスタ７３、ＰＭＯＳトランジスタ７４、ＮＭＯＳトランジスタ７７は出力端子７０３から外側に接続されている。
【００１５】
上記構成において、選択信号ＳＥＬ１がハイレベルになると、入力信号遮断用のＰＭＯＳトランジスタ７０とＮＭＯＳトランジスタ７３がオン状態になり、ＰＭＯＳトランジスタ７４とＮＭＯＳトランジスタ７７がオフ状態になるため、入力信号ＩＮ１が出力端子７０３に出力信号ＯＵＴとして伝搬される。
【００１６】
このとき、オン状態となっているＰＭＯＳトランジスタ７０とＮＭＯＳトランジスタ７３のゲート容量・ドレイン拡散層容量はそれぞれ電源電圧ＶDDと接地電位ＶＳＳにあらかじめ充放電されているため、入力信号伝搬用のＰＭＯＳトランジスタ７１またはＮＭＯＳトランジスタ７３のゲート容量およびその他の出力端子７０３の寄生容量を充放電するだけでよいため、選択的に入力される信号ＩＮ１を高速に伝搬できるという利点を有する。
【００１７】
しかしながら、このとき、非選択状態にある入力信号ＩＮ２のレベルによってノードＮ２（インバータ７８−３の出力端）のレベルが変化し、ＰＭＯＳトランジスタ７５またはＮＭＯＳトランジスタ７６のうちの一方がオン状態となるため、オン状態となり出力端子７０３に接続された状態となった何れか一方のＭＯＳトランジスタは出力端子７０３における寄生容量として作用する。
【００１８】
一般にＮＭＯＳトランジスタに対してＰＭＯＳトランジスタの移動度は小さいため、クロックドインバータを構成するＮＭＯＳトランジスタのゲート幅をＷとすると、クロックドインバータを構成するＰＭＯＳトランジスタのゲート幅はそのＰＮ比倍（ＰＮ＝２〜３程度）のＰＮ×Ｗになる。すなわち、非選択状態にある入力信号ＩＮ２のレベルによって、異なるゲート容量のＰＭＯＳトランジスタ７５とＮＭＯＳトランジスタ７６のいずれか一方がオン状態となるために、選択状態にある入力信号の伝搬時間が異なる。
【００１９】
さらに、非選択状態にある入力信号ＩＮ２のレベル遷移に伴うノードＮ２のレベル遷移と同時に選択状態にある入力信号ＩＮＩが入力端子７０１から出力端子７０３に伝搬した際に、ノードＮ２のレベル変動によるＰＭＯＳトランジスタ７５とＮＭＯＳトランジスタ７６のゲート容量を介したカップリングノイズが出力端子７０３に重畳し、出力端子７０３より出力される信号波形が乱れる。
【００２０】
以上のように、非選択状態にある入力信号ＩＮ２のレベル遷移によって、選択状態にある入力信号ＩＮ１の入力端子７００から出力端子７０３への伝搬時間が変動し、伝搬精度が低下する。特にＤＬＬやＰＬＬなどにセレクタ回路を適用する場合には、この低い伝搬精度は出力ジッタを招くため、望ましくない。
【００２１】
次に、入力信号の伝搬精度を重視した従来のセレクタ回路の他の構成例を図８に示す。このセレクタ回路は、図６に示したクロックドインバータを二つ、用いて、これらの出力端を共通接続し、二つの入力信号ＩＮ１，ＩＮ２を選択信号ＳＥＬ１により選択的に出力するように構成したものである。
【００２２】
すなわち、図８において、電源電圧VDDが供給される電源ラインと接地との間にＰＭＯＳトランジスタ８０、８１、ＮＭＯＳトランジスタ８２、８３が直列に接続されており、またＰＭＯＳトランジスタ８０、ＮＭＯＳトランジスタ８３のゲートが相互に接続され、ＣＭＯＳインバータ回路を構成している。
また、入力端子８００より信号ＩＮ１がインバータ８８−１を介してＰＭＯＳトランジスタ８０、ＮＭＯＳトランジスタ８３からなるＣＭＯＳインバータ回路に入力されるようになっている。
【００２３】
また、電圧VDDが供給される電源ラインと接地との間にＰＭＯＳトランジスタ８４、８５、ＮＭＯＳトランジスタ８６、８７が直列に接続されており、またＰＭＯＳトランジスタ８４、ＮＭＯＳトランジスタ８７のゲートが相互に接続され、ＣＭＯＳインバータ回路を構成している。
【００２４】
また、入力端子８０２より信号ＩＮ２がインバータ８８−３を介してＰＭＯＳトランジスタ８４、ＮＭＯＳトランジスタ８７からなるＣＭＯＳインバータ回路に入力されるようになっている。
【００２５】
また、ＰＭＯＳトランジスタ８０、ＮＭＯＳトランジスタ８３からなるＣＭＯＳインバータ回路の出力端と、ＰＭＯＳトランジスタ８４、ＮＭＯＳトランジスタ８７からなるＣＭＯＳインバータ回路の出力端は共通接続され、出力端子８０３に接続されている。
【００２６】
また、入力端子８０１より入力される選択信号ＳＥＬ１は、ＮＭＯＳトランジスタ８２、ＰＭＯＳトランジスタ８５のゲートに入力され、また選択信号ＳＥＬ１はインバータ８８−２を介してＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８６のゲートに入力されるようになっている。
選択信号ＳＥＬ１のレベルによって、信号ＩＮ１と信号ＩＮ２を切り替えて出力端子８０３に出力信号ＯＵＴとして出力する。
【００２７】
図８に示すセレクタ回路では、図７に示したセレクタ回路とは逆に、クロックドインバータの入力信号伝搬用のＣＭＯＳインバータ回路をそれぞれ、構成するＰＭＯＳトランジスタ８０、ＮＭＯＳトランジスタ８３、ＰＭＯＳトランジスタ８４、ＮＭＯＳトランジスタ８７は出力端子８０３から外側に、遮断用のＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２、ＰＭＯＳトランジスタ８５、ＮＭＯＳトランジスタ８６は出力端子８０３から内側に接続されている。
【００２８】
上記構成において、選択信号ＳＥＬ１がハイレベルになると、入力信号遮断用のＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ８２がオン状態となり、入力信号遮断用のＰＭＯＳトランジスタ８５、ＮＭＯＳトランジスタ８６がオフ状態となるため、入力信号ＩＮ１が出力端子８０３に出力信号ＯＵＴとして伝搬される。
【００２９】
ここで、オフ状態となる入力信号遮断用のＰＭＯＳトランジスタ８５とＮＭＯＳトランジスタ８６が出力端子８０３から内側にあるため、非選択状態にある入力信号ＩＮ２のレベル遷移は出力端子８０３に影響を与えず、入力信号ＩＮ１が入力端から出力ＯＵＴへの伝搬時間が―定なので、高精度である。
【００３０】
しかしながら、選択状態にある入力信号ＩＮの入力端子８００から出力端子８０３への信号伝搬において、入力信号伝搬用のＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタ８０またはＮＭＯＳトランジスタ８３のゲート容量およびその他のＯＵＴの寄生容量のみならず、入力信号遮断用のＰＭＯＳトランジスタ８１またはＮＭＯＳトランジスタ８２のゲート容量も充放電しなければならないため、選択状態にある入力信号を伝搬するのは低速になってしまう。
【００３１】
高速化するためにＭＯＳトランジスタのゲート幅を広げて駆動能力を上げても、これに比例して充放電すべきゲート容量も増大するため、効果は限定される。特に低消費電力を狙って低電圧でかつ高速に動作させる回路、たとえばＤＬＬやＰＬＬにセレクタ回路を適用する場合には、充放電速度が遅いためにレールツーレールで伝搬しなくなると、デューティサイクルのずれが増幅され出力ジッタを招くため、望ましくないという問題がある。
【００３２】
これに対して、一端がそれぞれの入力端子に他端が一つの出力端子にそれぞれ接続された複数のＣＭＯＳ型のトランスファゲートを有するスイッチ回路と、前記スイッチ回路の出力を制御する複数の出力制御信号の全ての論理の組み合わせに対して二つ以上の前記トランスファゲートが同時にオン状態にならないように前記スイッチ回路の制御を行う制御回路とを備えた信号選択回路を含むＣＭＯＳ型半導体集積回路が提案されている（例えば、特許文献１参照）。
【００３３】
また、セレクタとして機能する論理回路を、ＭＯＳトランジスタを使用して構成した回路が提案されている（例えば、特許文献２参照）。
さらに、複数の入力信号から選択された一つの信号を出力するセレクタ回路（例えば、特許文献３参照）。
【００３４】
特許文献１に記載の信号選択回路を含むＣＭＯＳ型半導体集積回路は、選択した信号の入力端子から出力端子までの信号伝播時間を最小にすることで、動作速度の向上を図るものである。
また、特許文献２に記載のセレクタ回路として機能する論理回路は、出力端子と高電位側の電源との間のオン抵抗を小さくでき、また、出力端子等に付加される寄生容量を小さくでき、高速に動作できるようにしたものである。
【００３５】
さらに、特許文献３に記載のセレクタ回路は、信号波形の鈍り、信号伝達の遅延を抑制させるように構成され、また、負荷容量低減による信号遅延の改善を図るものである。
【００３６】
【特許文献１】特開平０５−３１５９２２号公報
【特許文献２】特開平１１−１３６１１２号公報
【特許文献３】特開２００６−１５７２８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３７】
しかしながら、特許文献１乃至３に記載されたセレクタ回路は、いずれも信号伝搬速度の向上を図るものであり、信号の伝搬精度については検討されていない。
【００３８】
本発明は、このような事情に鑑みてなされたものであり、入力信号の信号伝搬の高速化及び信号の伝搬精度の向上を図った信号出力回路及びこれを用いたセレクタ回路を提供することを目的とする。
【課題を解決するための手段】
【００３９】
上記目的を達成するために本発明の信号出力回路は、入力信号及び制御信号を受け、前記制御システム号がアクティブレベルのときに動作状態となり、インアクティブ状態のときに非動作となるクロックドインバータ回路を有する信号出力回路において、
前記制御信号がインアクティブレベルのときに前記クロックドインバータ回路の入力を前記入力信号に関わらず所定の電位レベルに保持する制御回路を備えたことを特徴とする。
【００４０】
また、本発明の信号出力回路は、前記制御回路は、前記入力信号及び前記制御信号を第１及び第２の入力端にそれぞれ受け、前記クロックドインバータ回路の入力端に出力端が接続されたゲート回路を有し、前記制御信号がインアクティブレベルのときに前記出力端を前記入力信号に関わらず所定の電位レベルに保持することを特徴とする。
【００４１】
また、本発明の信号出力回路は、前記ゲート回路はＮＡＮＤ回路であることを特徴とする。
また、本発明の信号出力回路は、前記ゲート回路はＮＯＲ回路であることを特徴とする。
【００４２】
また、本発明のセレクタ回路は、第１の入力信号及び第１の制御信号を受け、前記第１の制御信号の論理レベルに応じて動作、非動作が制御される第１のクロックドインバータ回路と、第２の入力信号及び第２の制御信号を受け、前記第２の制御信号の論理レベルに応じて動作、非動作が制御される第２のクロックドインバータ回路とを含んだセレクタ回路であって、前記第１の制御信号が前記第１のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第１のクロックドインバータ回路の入力を前記第１の入力信号に関わらず所定の電位レベルに保持し、前記第２の制御信号が前記第２のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第２のクロックドインバータ回路の入力を前記第２の入力信号に関わらず所定の電位レベルに保持する制御回路を備えたことを特徴とする。
【００４３】
また、本発明のセレクタ回路は、前記制御回路は、前記第１の入力信号及び前記第１の制御信号を第１及び第２の入力端にそれぞれ受け、前記第１のクロックドインバータ回路の入力端に出力端が接続された第１のゲート回路と、前記２の入力信号及び前記第２の制御信号を第３及び第４の入力端にそれぞれ受け、前記第２のクロックドインバータ回路の入力端に出力端が接続された第２のゲート回路とを有し、前記第１の制御信号が前記第１のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第１のゲート回路の出力端を前記第１の入力信号に関わらず所定の電位レベルに保持し、前記第２の制御信号が前記第２のクロックドインバータ回路を非動作状態とする論理レベルをとるときに前記第２のゲート回路の出力端を前記第２の入力信号に関わらず所定の電位レベルに保持することを特徴とする。
【００４４】
また、本発明のセレクタ回路は、前記制御回路は、前記第１の制御信号をゲートに受け、前記第１のクロックドインバータ回路及び第１の電源ラインの間に設けられた第１のＭＯＳトランジスタと、前記第２の制御信号をゲートに受け、前記第２のクロックドインバータ回路及び第２の電源ラインの間に設けられた第２のＭＯＳトランジスタとを有し、前記第１の制御信号が前記第１のクロックドインバータ回路を非動作状態とする論理レベルをとるとき前記第１のＭＯＳトランジスタはオフ状態であり、前記第２の制御信号が前記第２のクロックドインバータ回路を非動作状態とする論理レベルをとるとき前記第２のＭＯＳトランジスタはオフ状態となることを特徴とする。
【００４５】
また、本発明のセレクタ回路は、前記第２の制御信号は前記第１の制御信号の逆相の信号であって、前記第１及び第２のＭＯＳトランジスタは同じ導電型のＭＯＳトランジスタであることを特徴とする。
また、本発明のセレクタ回路は、前記第２の制御信号は前記第１の制御信号と同相の信号であって、前記第1及び第２のＭＯＳトランジスタは互いに異なる導電型のＭＯＳトランジスタであることを特徴とする。
【００４６】
また、本発明のセレクタ回路は、前記第1及び第２のゲート回路はＮＡＮＤ回路であることを特徴とする。
また、本発明のセレクタ回路は、前記第1及び第２のゲート回路の一方はＮＡＮＤ回路であり、他方はＮＯＲ回路であることを特徴とする。
また、本発明のセレクタ回路は、前記第１のクロックドインバータ回路の出力端と前記第２のクロックドインバータ回路の出力端とは互いに接続されていることを特徴とする。
【発明の効果】
【００４７】
以上説明したように、本発明の信号出力回路では、入力信号及び制御信号を受け、前記制御信号がアクティブレベルのときに動作状態となり、インアクティブ状態のときに非動作となるクロックドインバータ回路を有する信号出力回路において、前記制御信号がインアクティブレベルのときに前記クロックドインバータ回路の入力を前記入力信号に関わらず所定の電位レベルに保持する制御回路を備える。
【００４８】
ここで、電源電圧を供給する電源ラインと接地間には、クロックドインバータを構成するインバータ回路に直列にスイッチとして機能するＮＭＯＳトランジスタが上記制御回路の構成要素として挿入され、あるいは電源ラインとインバータ回路との間にＰＭＯＳトランジスタが上記制御回路の構成要素として挿入されており、このＮＭＯＳトランジスタが予め接地電位（ＶSS）に放電され、あるいは上記ＰＭＯＳトランジスタが予め電源電位ＶDDに充電されているために、入力信号が入力端子から出力端子まで伝搬される際に、上記インバータを構成するＭＯＳトランジスタのゲート容量及び出力端子における寄生容量を充放電するだけでよいので、入力信号の伝搬の高速化が図れる。
【００４９】
また、本発明のセレクタ回路によれば、上記構成の信号出力回路を複数、設け、前記複数の信号出力回路の各々の前記ＣＭＯＳインバータの出力端を共通接続するとともに、前記複数の信号出力回路の各信号出力回路の制御回路に使用する各制御信号は、単一または、各信号出力回路に対応して個別に入力され、これらの制御信号のうちの何れか一つの制御信号は活性状態（アクティブレベル）となり、このとき他の制御信号は非活性状態（インアクティブレベル）となるように動作するように構成したので、入力信号伝搬の高速化が図れるとともに、非選択状態にある信号のレベル遷移が出力端子に影響を与えないで済み、選択状態にある入力信号の信号伝搬時間が一定となり、信号伝搬精度の向上が図れる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施形態を、図面を参照して説明する。まず、本発明の実施形態に係る信号出力回路について説明する。
本発明の実施形態に係る信号出力回路は、入力信号及び制御信号を受け、前記制御信号号がアクティブレベルのときに動作状態となり、インアクティブ状態のときに非動作となるクロックドインバータ回路を有する信号出力回路において、前記制御信号がインアクティブレベルのときに前記クロックドインバータ回路の入力を前記入力信号に関わらず所定の電位レベルに保持する制御回路を備えたことを特徴としている。
【００５１】
本発明の第１実施形態に係る信号出力回路の構成を図１に示す。同図において、本発明の第１実施形態に係る信号出力回路は、ソースが電源電圧ＶDD（第１の電源）が供給される電源ラインに接続され、ドレインが出力端子１０２に接続されたＰＭＯＳトランジスタ１０と、ＰＭＯＳトランジスタ１０のドレインにドレインが接続され、かつゲートがＰＭＯＳトランジスタ１０のゲートに接続されてなるＮＭＯＳトランジスタ１１とからなるＣＭＯＳインバータと、ＮＭＯＳトランジスタ１１のソースにドレインが接続され、ソースが接地電位（第２の電源）に接続され、制御信号としての選択信号ＳＥＬ１がゲートに入力されるＮＭＯＳトランジスタ１２と、信号ＩＮ１及び選択信号ＳＥＬ１が入力され、これらの論理積結果を上記ＣＭＯＳインバータに出力するＮＡＮＤゲート１３とからなる制御回路とを有している。ＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ11及びＮＭＯＳトランジスタ１２でクロックドインバータを構成している。
【００５２】
上記構成において、入力端子１０１より入力される選択信号ＳＥＬ１がローレベル（インアクティブ状態）にあるときは、ＮＭＯＳトランジスタ１２がオフ状態にあり、このときＮＡＮＤゲート１３は、出力端の電位をハイレベルに保持するため、ＰＭＯＳトランジスタ１０は入力がハイレベルでオフ状態にあるので、上記ＣＭＯＳインバータ回路には電源が供給されず、このため上記ＣＭＯＳインバータ回路は非動作状態となり、入力信号ＩＮ１がＮＡＮＤゲート１３を介して上記ＣＭＯＳインバータ回路に入力されても該ＣＭＯＳインバータ回路による信号ＩＮ１に基づくスイッチング動作は行われない。
【００５３】
一方、入力端子１０１より入力される選択信号ＳＥＬ１がハイレベル（アクティブ状態）となると、ＮＭＯＳトランジスタ１２がオン状態となり、ＰＭＯＳトランジスタ１０、ＮＭＯＳトランジスタ１１からなるＣＭＯＳインバータ回路に電源が供給され、該ＣＭＯＳインバータ回路は動作状態となり、入力端子１００から入力された入力信号ＩＮ１は、ＮＡＮＤゲート１３及び前記ＣＭＯＳインバータ回路を介して出力端子１０２に伝搬され、出力される。
【００５４】
このとき、ＣＭＯＳインバータ回路に直列にスイッチとして機能するＮＭＯＳトランジスタ１２が上記制御回路の構成要素として挿入されており、このＮＭＯＳトランジスタ１２が予め接地電位（ＶSS）に放電されているために、入力信号が入力端子から出力端子まで伝搬される際に、上記ＣＭＯＳインバータ回路を構成するＭＯＳトランジスタのゲート容量及び出力端子における寄生容量を充放電するだけでよいので、入力信号の伝搬の高速化が図れる。
【００５５】
次に本発明の第２実施形態に係る信号出力回路の構成を図２に示す。同図において、本発明の第２実施形態に係る信号出力回路は、ドレインが出力端子２０２に接続されたＰＭＯＳトランジスタ２１と、ＰＭＯＳトランジスタ２１のドレインにドレインが接続され、ゲートが前記第１のＰＭＯＳトランジスタのゲートに接続され、かつソースが接地電位（第２の電源）に接続されたＮＭＯＳトランジスタ２２とからなるＣＭＯＳインバータと、電源電圧ＶDD（第１の電源）が供給される電源ラインにソースが接続され、ドレインがＰＭＯＳトランジスタ２１のソースに接続されたＰＭＯＳトランジスタ２０と、制御信号としての選択信号ＳＥＬ１が入力され、その反転出力をＰＭＯＳトランジスタ２０のゲートに出力するインバータ２２３と、該インバータ２３の出力及び信号ＩＮ１が入力され、これらの論理和結果を上記ＣＭＯＳインバータに出力するＮＯＲゲート２４とからなる制御回路とを有している。
ＰＭＯＳトランジスタ２０、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２からなるＣＭＯＳインバータ回路とからクロックドインバータを構成している。
【００５６】
上記構成において、入力端子２００より入力される選択信号ＳＥＬ１がローレベル（インアクティブ状態）にあるときは、ＰＭＯＳトランジスタ２０がオフ状態にあり、ＮＯＲゲート２４は出力端の電位をローレベルに保持するためにＮＭＯＳトランジスタ２２は入力がローレベルでオフ状態にあるので、上記ＣＭＯＳインバータ回路には電源が供給されず、このため上記ＣＭＯＳインバータ回路は非動作状態となり、入力信号ＩＮ１がＮＯＲゲート２４を介して上記ＣＭＯＳインバータ回路に入力されても該ＣＭＯＳインバータ回路による信号ＩＮ１に基づくスイッチング動作は行われない。
【００５７】
一方、入力端子２００より入力される選択信号ＳＥＬ１がハイレベル（アクティブ状態）となると、ＰＭＯＳトランジスタ２０がオン状態となり、ＰＭＯＳトランジタ２１、ＮＭＯＳトランジスタ２２１１からなるＣＭＯＳインバータ回路に電源が供給され、該ＣＭＯＳインバータ回路は動作状態となり、入力端子２０１から入力された信号ＩＮ１は、ＮＯＲゲート２４及び前記ＣＭＯＳインバータ回路を介して出力端子２０２に伝搬され、出力される。
【００５８】
このとき、ＣＭＯＳインバータ回路に直列にスイッチとして機能するＰＭＯＳトランジスタ２０が上記制御回路の構成要素として挿入されており、このＰＭＯＳトランジスタ２０が予め電源電位（ＶDD）に充電されているために、入力信号が入力端子２０１から出力端子２０２まで伝搬される際に、上記ＣＭＯＳインバータ回路を構成するＭＯＳトランジスタのゲート容量及び出力端子２０２における寄生容量を充放電するだけでよいので、入力信号の伝搬の高速化が図れる。
【００５９】
次に、本発明の第１実施形態に係るセレクタ回路の構成を図３に示す。本発明の第１実施形態に係るセレクタ回路は、図１に示した信号出力回路を二つ使用し、これらの出力端を共通接続し、二つの入力信号ＩＮ１，ＩＮ２を選択信号ＳＥＬにより選択的に出力するように構成したものである。
【００６０】
すなわち、本発明の第１実施形態に係るセレクタ回路は、ソースが電源電圧ＶDD（第１の電源）が供給される電源ラインに接続され、ドレインが出力端子３０３に接続されたＰＭＯＳトランジスタ３０と、ＰＭＯＳトランジスタ３０のドレインにドレインが接続され、かつゲートがＰＭＯＳトランジスタ３０のゲートに接続されてなるＮＭＯＳトランジスタ３１とからなる第１のＣＭＯＳインバータと、単一の制御信号である選択信号ＳＥＬ１を位相反転させるインバータ３８と、ＮＭＯＳトランジスタ３１のソースにドレインが接続され、ソースが接地電位（第２の電源）に接続され、選択信号ＳＥＬ１がゲートに入力されるＮＭＯＳトランジスタ３２と、ソースが、電源電圧ＶDD（第１の電源）が供給される電源ラインに接続され、ドレインが出力端子３０３に接続されたＰＭＯＳトランジスタ３３と、ＰＭＯＳトランジスタ３３のドレインにドレインが接続され、かつゲートがＰＭＯＳトランジスタ３３のゲートに接続されてなるＮＭＯＳトランジスタ３４とからなる第２のＣＭＯＳインバータと、ＮＭＯＳトランジスタ３４のソースにドレインが接続され、ソースが接地電位（第２の電源）に接続され、選択信号ＳＥＬ１がインバータ３８を介してゲートに入力されるＮＭＯＳトランジスタ３５と、信号ＩＮ１及び選択信号ＳＥＬ１が入力され、これらの論理積結果を前記第２のＣＭＯＳインバータに出力するＮＡＮＤゲート３６と、信号ＩＮ２及びインバータ３８を介して位相反転された選択信号が入力され、これらの論理積結果を第２のＣＭＯＳインバータに出力するＮＡＮＤゲート３７とを有している。
【００６１】
上記構成において、選択信号ＳＥＬ１がハイレベル（アクティブ状態）の場合、ＮＡＮＤゲート３６が入力端子３００から入力された選択状態にある信号ＩＮ１をＮＡＮＤゲート３６の出力端であるノードＮ１に伝搬する。このときＮＭＯＳトランジスタ３２がオン状態となっており、ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ３２からなるＣＭＯＳインバータ回路が動作状態にあるので、入力ＩＮ１が出力ＯＵＴに伝搬される。
【００６２】
一方、ＮＡＮＤゲート３７の一方の入力端に選択信号ＳＥＬ１の反転信号が入力されるためにＮＡＮＤゲート３７の出力ノードＮ２がハイレベルに固定される。このためにＰＭＯＳトランジスタ３３はオフ状態となり、また、ＮＭＯＳトランジスタ３５もゲートに選択信号ＳＥＬ１の反転信号が入力されるためにオフ状態となる。この結果、非選択状態にある入力信号ＩＮ２のレベル遷移は出力端子３０３には伝搬されない。
【００６３】
このとき、ＮＭＯＳトランジスタ３２のゲート容量及びドレイン拡散層容量は接地電位ＶSSに予め放電されているため、選択状態にある入力信号ＩＮが入力端子３００から出力端子３０３まで伝搬される際に、入力信号伝搬用の上記ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタ３０またはＮＭＯＳトランジスタ３１のゲート容量およびその他の出力端子３０３の寄生容量を充放電するだけでよいため、選択状態にある入力信号伝搬の高速化が図れる。
【００６４】
それに加えて、非選択状態にある信号ＩＮ２のレベル遷移は既述したように出力端子３０３に影響を与えないため、入力端子３００からから出力端子３０３への信号の伝搬時間が一定なので、信号伝搬精度が高精度となる。すなわち、本発明の第１実施形態によれば、信号伝搬速度の高速化かつ信号伝搬精度の高精度化を測ったセレクタを実現できる。
【００６５】
また、図７および図８に示した従来例では、既述したようにＰＭＯＳトランジスタのゲート幅がＰＮ×Ｗであるのに対して、本構成では、ＰＭＯＳトランジスタはカスコード接続されていないため同じ駆動能力を得るためには半分のゲート幅ＰＮ×Ｗ／２で十分である。
【００６６】
すなわち、本実施形態では信号選択側の信号出力回路を構成するＰＭＯＳトランジスタ３０のゲート容量及びドレイン拡散層容量、および非選択側の信号出力回路を構成するＰＭＯＳトランジスタ３３のドレイン拡散層容量がいずれもほぼ半分となるため、従来に比較して高速に充放電できるという利点を有する。
さらに、入力端子３００→ノードＮ１およびノードＮ１→出力端子３０３がいずれもＰＭＯＳトランジスタ１段、ＮＭＯＳトランジスタ２段のカスコード構成となっているため、信号の立上りと立下りの伝搬に関して対称であるという従来からの利点を失うことはない。
【００６７】
次に、本発明の第２実施形態に係るセレクタ回路の構成を図４に示す。本実施形態に係るセレクタ回路は、図１に示した信号出力回路を複数、設け、前記複数の信号出力回路の各々の前記ＣＭＯＳインバータの出力端を共通接続するとともに、前記複数の信号出力回路の各信号出力回路の制御回路に使用する各制御信号を、各信号出力回路に対応して個別に入力し、これらの制御信号のうちの何れか一つの制御信号はアクティブ状態となり、このとき他の制御信号はインアクティブ状態となるように動作するように構成したものである。
【００６８】
本発明の第２実施形態に係るセレクタ回路は、図１に示した信号出力回路と同一構成の信号出力回路４０００、４００１、４００２とを有している。
各信号出力回路４０００、４００１、４００２の出力端は共通接続され、出力端子４０６に接続されている。各信号出力回路の構成の説明は、図１と同様であるので詳細な説明は省略する。
【００６９】
信号出力回路４０００は、ＰＭＯＳトランジスタ４０、ＮＭＯＳトランジスタ４１からなるＣＭＯＳインバータ回路と、該ＣＭＯＳインバータ回路と接地電位間に接続されるＮＭＯＳトランジスタ４２と、ＮＡＮＤゲート４９−１とから構成されている。
また、ＮＡＮＤゲート４９−１には入力信号ＩＮ１及び選択信号ＳＥＬ１が入力され、ＮＭＯＳトランジスタ４２のゲートには選択信号ＳＥＬ１が入力されるようになっている。
【００７０】
また信号出力回路４００１は、ＰＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ４４からなるＣＭＯＳインバータ回路と、該ＣＭＯＳインバータ回路と接地電位間に接続されるＮＭＯＳトランジスタ４５と、ＮＡＮＤゲート４９−２とから構成されている。
また、ＮＡＮＤゲート４９−２には入力信号ＩＮ２及び選択信号ＳＥＬ２が入力され、ＮＭＯＳトランジスタ４５のゲートには選択信号ＳＥＬ２が入力されるようになっている。
【００７１】
さらに、信号出力回路４００２は、ＰＭＯＳトランジスタ４６、ＮＭＯＳトランジスタ４７からなるＣＭＯＳインバータ回路と、該ＣＭＯＳインバータ回路と接地電位間に接続されるＮＭＯＳトランジスタ４８と、ＮＡＮＤゲート４９−３とから構成されている。
また、ＮＡＮＤゲート４９−３には入力信号ＩＮ３及び選択信号ＳＥＬ３が入力され、ＮＭＯＳトランジスタ４８のゲートには選択信号ＳＥＬ３が入力されるようになっている。
【００７２】
選択信号ＳＥＬ１、２、３のいずれか一つの選択信号がアクティブ状態（例えば、ハイレベル）の状態にあるときは、他の選択信号はインアクティブ状態（例えば、ローレベル）にあるものとする。
【００７３】
上記構成において、選択信号ＳＥＬ１〜３のいずれか一つの選択信号ＳＥＬがハイレベルとなると、選択信号ＳＥＬ１〜３により、選択状態となる入力信号ＩＮ１〜３のいずれかの信号が選択的に出力される。
第１実施形態に係るセレクタ回路は２入力１選択出力となるように構成されていたのに対し、第２実施形態に係るセレクタ回路は３入力１選択出力となるように構成した点、すなわち、各信号出力回路にそれぞれ独立の選択信号ＳＥＬ１〜３を使用するようにした点が異なるだけであり、それ以外の構成、動作は第１実施形態と変わるところは無い。
【００７４】
本発明の第２実施形態に係るセレクタ回路においても第１実施形態に係るセレクタ回路と同様の記述した特徴、効果を有している。すなわち、本発明の第２実施形態に係るセレクタ回路によれば、信号伝搬速度の高速化かつ信号伝搬精度の高精度化を図ったセレクタを実現できる。
【００７５】
次に、本発明の第３実施形態に係るセレクタ回路の構成を図９に示す。本発明の第３実施形態に係るセレクタ回路は、図３に示した第１実施形態に係るセレクタ回路の変形例であり、第１実施形態に係るセレクタ回路において、インバータ３８を不要とするように構成したものである。すなわち、第１の実施形態に係るセレクタ回路（図３）において、二つのクロックドインバータのうちの一方のクロックドインバータは、第１の電源電圧ＶDDが供給される電源ラインと第２の電源電圧（接地電位）との間にＣＭＯＳインバータ回路と第１の導電型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）とが直列に接続されてなり、他方のクロックドコンバータは、第１の電源電圧ＶDDが供給される電源ラインと第２の電源電圧（接地電位）との間に第１の導電型とは異なる第２の導電型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）とＣＭＯＳインバータ回路とが直列に接続されてなり、制御信号としての選択信号ＳＥＬ1が前記第１の導電型のＭＯＳトランジスタ及び第２の導電型のＭＯＳトランジスタのゲートに直接入力されるように構成され、かつ第２のクロックドインバータの入力端に出力端が接続され、入力信号(ＩＮ2)及び制御信号が入力される第２のゲート回路としてのＮＡＮＤゲートの代わりにＮＯＲゲートに置き換えたものである。
【００７６】
すなわち、図９において、本発明の第３実施形態に係るセレクタ回路は、ソースが、電源電圧ＶDD（第１の電源）が供給される電源ラインに接続され、ドレインが出力端子９０３に接続されたＰＭＯＳトランジスタ９０、及びＰＭＯＳトランジスタ９０のドレインにドレインが接続され、かつゲートがＰＭＯＳトランジスタ９０のゲートに接続されてなるＮＭＯＳトランジスタ９１からなる第１のＣＭＯＳインバータと、ＮＭＯＳトランジスタ９１のソースにドレインが接続され、ソースが接地電位（第２の電源）に接続され、選択信号ＳＥＬ１がゲートに入力されるＮＭＯＳトランジスタ９２と、ソースが、電源電圧ＶDD（第１の電源）が供給される電源ラインに接続され、選択信号ＳＥＬ１がゲートに入力されるＰＭＯＳトランジスタ９３と、ＰＭＯＳトランジスタ９３のドレインにソースが接続され、ドレインが出力端子９０３に接続されたＰＭＯＳトランジスタ９４、及びＰＭＯＳトランジスタ９４のドレインにドレインが接続され、ゲートがＰＭＯＳトランジスタ９４のゲートに接続され、かつソースが接地電位（第２の電源）に接続されてなるＮＭＯＳトランジスタ９５とからなる第２のＣＭＯＳインバータと、信号ＩＮ１及び選択信号ＳＥＬ１が入力され、これらの論理積結果を前記第１のＣＭＯＳインバータの入力端に出力するＮＡＮＤゲート９６と、信号ＩＮ２及び選択信号ＳＥＬ１が入力され、これらの論理積結果を前記第２のＣＭＯＳインバータの入力端に出力するＮＯＲゲート９７とを有している。
【００７７】
上記構成において、選択信号ＳＥＬ１がハイレベル（アクティブレベル）になった場合、ＮＡＮＤゲート９６が入力端子９００から入力された選択状態にある信号ＩＮ１をＮＡＮＤゲート９６の出力端に伝搬する。このときＮＭＯＳトランジスタ９２、ＰＭＯＳトランジスタ９０がオン状態となっているため、ＰＭＯＳトランジスタ９０及びＮＭＯＳトランジスタ９１からなるＣＭＯＳインバータ回路が動作状態にあるので、入力ＩＮ１が出力ＯＵＴに伝搬される。
【００７８】
一方、ＮＯＲゲート９７の一方の入力端に選択信号ＳＥＬ１（ハイレベル）が入力されるためにＮＯＲゲート９７の出力端の電位がローレベルに固定される。このためにＮＭＯＳトランジスタ９５はオフ状態となり、また、ＰＭＯＳトランジスタ９３もゲートに選択信号ＳＥＬ１（ハイレベル）が入力されるためにオフ状態となる。この結果、非選択状態にある入力信号ＩＮ２のレベル遷移は出力端子３０３には伝搬されない。
【００７９】
このとき、ＮＭＯＳトランジスタ９２のゲート容量及びドレイン拡散層容量は接地電位ＶSSに予め放電されているため、選択状態にある入力信号ＩＮが入力端子９００から出力端子９０３まで伝搬される際に、入力信号伝搬用の上記ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタ９０またはＮＭＯＳトランジスタ９１のゲート容量およびその他の出力端子９０３の寄生容量を充放電するだけでよいため、選択状態にある入力信号伝搬の高速化が図れる。
【００８０】
それに加えて、非選択状態にある信号ＩＮ２のレベル遷移は既述したように出力端子９０３に影響を与えないため、入力端子９００からから出力端子９０３への信号の伝搬時間が一定なので、信号伝搬精度が高精度となる。すなわち、本発明の第３実施形態によれば、信号伝搬速度の高速化かつ信号伝搬精度の高精度化を測ったセレクタを実現できる。
これらの効果に加えて、さらに第１実施形態に比して、インバータが不要になるので、回路構成の簡素化、コストの低減が図れる。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態に係る信号出力回路の構成を示す回路図。
【図２】本発明の第２実施形態に係る信号出力回路の構成を示す回路図。
【図３】本発明の第１実施形態に係るセレクタ回路の構成を示す回路図。
【図４】本発明の第２実施形態に係るセレクタ回路の構成を示す回路図。
【図５】従来のクロックドインバータの構成の一例を示す回路図。
【図６】従来のクロックドインバータの構成の他の例を示す回路図。
【図７】従来のセレクタ回路の構成の一例を示す回路図。
【図８】従来のセレクタ回路の構成の他の例を示す回路図。
【図９】本発明の第３実施形態に係るセレクタ回路の構成を示す回路図。
【符号の説明】
【００８２】
１００、１０１、２００、２０１、３００，３０１，３０２、４００、４０１、４０２、４０３、４０４、４０５、９００、９０１、９０２…入力端子、１０２、２０２、３０３、４０６、９０３…出力端子、１０、２０、２１、３０、３３、４０、４３、４６、９０、９３、９４…ＰＭＯＳトランジスタ、１１、１２、２２、３１，３２、３４，３５、４１、４２、４４、４５、４７、４８、９１、９２、９５…ＮＭＯＳトランジスタ、１３，３６、３７、４９−１、４９−２、４９−３、９６…ＮＡＮＤゲート、２３、３８、５４、５５…インバータ、２４、９７…ＮＯＲゲート、４０００、４００１、４００２…信号出力回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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