(57)【要約】【課題】電源を供給するためのバッファ回路を設けることなくクロック生成回路を構成することができる。【解決手段】クロック生成回路１１０は、反転回路が複数段連結され、反転回路の１つに対して、クロックの生成を開始させる起動信号と所定段の反転回路からの出力信号とが入力されると共に、隣接する反転回路同士の間に、デジタル信号への変換の対象となる対象アナログ信号の大きさに応じてインピーダンスが変化する素子を設け、対象アナログ信号の大きさに応じた周波数のクロックを生成する。カウンタ１９２は、クロック生成回路１１０が生成したクロックを計数し、計数値を出力する。【選択図】図１
2009284388.tif 000002
【特許請求の範囲】
【請求項１】
反転回路が複数段連結され、前記反転回路の１つに対して、クロックの生成を開始させる起動信号と所定段の前記反転回路からの出力信号とが入力されると共に、隣接する前記反転回路同士の間に、デジタル信号への変換の対象となる対象アナログ信号の大きさに応じてインピーダンスが変化する素子を設け、前記対象アナログ信号の大きさに応じた周波数のクロックを生成するクロック生成回路と、
前記クロック生成回路が生成したクロックを計数し、計数値を出力する計数部と
を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記素子は抵抗素子である
ことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記素子は容量素子である
ことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項４】
前記抵抗素子は、３つの端子を備え、第１の端子が前段の前記反転回路の出力端子に接続され、第２の端子が後段の前記反転回路に接続され、前記第１の端子と前記第２の端子との間に流れる電流を制御する制御端子に前記対象アナログ信号が供給されるＭＯＳトランジスタである
ことを特徴とする請求項２に記載のＡ／Ｄ変換回路。
【請求項５】
前記クロック生成回路に含まれる複数の前記反転回路の各々が出力する出力信号に基づいてデータを生成するデータ生成部と、
前記データ生成部が生成した前記データと、前記計数部が出力する計数値とに基づいて、前記アナログ信号の大きさに応じたデジタルデータを生成するデジタルデータ生成部と、
を備えたことを特徴とする請求項１から請求項４のいずれか１項に記載のＡ／Ｄ変換回路。
【請求項６】
入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、
前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換する請求項１から請求項５のいずれか１項に記載のＡ／Ｄ変換回路と
を備えたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路およびＡ／Ｄ変換回路を備える固体撮像装置に関する。
【背景技術】
【０００２】
従来、Ａ／Ｄ（アナログ／デジタル）変換回路の一例として、図８に示す構成が知られている（例えば、非特許文献１参照）。図８は、従来知られているＡ／Ｄ変換回路の構成を示した図である。
【０００３】
図示する例では、Ａ／Ｄ変換回路１９０は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路としての１個の否定論理積（ＮＡＮＤ）回路１９１１と、反転回路としての複数のインバータ（ＩＮＶ）回路１９１２とをリング状に連結するクロック生成回路１９１と、クロック生成回路１９１からの出力信号を計測するカウンタ１９２およびエンコーダ１９３と、カウンタ１９２からの出力信号を保持するラッチ回路１９４と、エンコーダ１９３からの出力信号を保持するラッチ回路１９５と、ラッチ回路１９４およびラッチ回路１９５からの出力信号を加算して保持するラッチ回路１９６と、ラッチ回路１９６を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する演算器１９７とを含んでいる。
【０００４】
また、図示する例では、クロック生成回路１９１内のＮＡＮＤ回路１９１１、インバータ回路１９１２およびインバータ回路１９１２に電源の供給を行うための電源ライン１９１３は、Ａ／Ｄ変換の対象となるアナログ入力信号Ｖｉｎの入力端子１９８とバッファ回路１９９を介して接続される。また、エンコーダ１９３とラッチ１９４，１９５はクロック（ＣＬＫ）信号ＣＫｓが入力される。
【０００５】
次に、Ａ／Ｄ変換回路１９０の動作について説明する。図８に示したとおり、クロック生成回路１９１は、パルス信号ＳｔａｒｔＰを、リング状に構成された１個のＮＡＮＤ回路１９１１と複数のインバータ回路１９１２からなる回路内を周回させる。
【０００６】
カウンタ１９２は、アナログ入力信号Ｖｉｎおよびクロック（ＣＬＫ）信号ＣＫｓの周期に応じて変化するパルス信号ＳｔａｒｔＰがクロック生成回路１９１内の回路を周回した回数をカウントし、二進数のデジタルデータとして出力する。エンコーダ１９３は、クロック生成回路１９１内の回路において、アナログ入力信号Ｖｉｎおよびクロック（ＣＬＫ）信号ＣＫｓの周期に応じて変化するパルス信号ＳｔａｒｔＰが周回中の位置を検出し、二進数のデジタルデータとして出力する。
【０００７】
ラッチ回路１９４はカウンタ１９２が出力するデジタルデータを保持する。ラッチ回路１９５はエンコーダ１９３が出力するデジタルデータを保持する。ラッチ回路１９６は、ラッチ回路１９４が保持したデジタルデータを上位ビット、ラッチ回路１９５が保持したデジタルデータを下位ビットとして取り込み、これらのデジタルデータを加算することにより、クロック信号ＣＫｓの周期におけるアナログ入力信号Ｖｉｎに応じた二進数のデジタルデータを生成し保持する。
【０００８】
演算器１９７は、ラッチ回路１９６が保持したデジタルデータと、ラッチ回路１９６が保持する前のデジタルデータとの差分を演算し、演算したデジタルデータＤＴを外部の後段回路に出力する。
【０００９】
図９は、Ａ／Ｄ変換回路１９０におけるアナログ入力信号Ｖｉｎの大きさと、回路内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間との関係を示した図である。Ａ／Ｄ変換回路１９０では、アナログ入力信号Ｖｉｎが低い場合、パルス信号ＳｔａｒｔＰの伝播遅延時間は大きくなり、アナログ入力信号Ｖｉｎが高い場合、パルス信号ＳｔａｒｔＰの伝播遅延時間は小さくなる。したがって、このパルス信号ＳｔａｒｔＰの伝播遅延時間に応じたデジタルデータがＡ／Ｄ変換回路１９０から出力される。
【００１０】
図１０は、Ａ／Ｄ変換回路１９０におけるサンプリング周期とデジタルデータを出力するタイミングとの関係を示した図である。Ａ／Ｄ変換回路１９０は、サンプリング周期であるクロック信号ＣＫｓの周期に応じて、デジタルデータＤＴを周期的に出力する。図示する例においては、サンプリング周期２１１１ではデジタルデータ２１２１を出力し、サンプリング周期２１１２ではデジタルデータ２１２２を出力し、サンプリング周期２１１３ではデジタルデータ２１２３を出力している。
【００１１】
上述したとおり、Ａ／Ｄ変換回路１９０は、アナログ入力信号Ｖｉｎに対応したデジタルデータＤＴを、クロック信号ＣＫｓの周期に応じて周期的に出力する。
【００１２】
また、Ａ／Ｄ変換回路に含まれるクロック生成回路として、クロック生成回路を構成する反転回路同士の間に遅延素子を設けた構成が知られている（例えば、特許文献１参照）。この構成によれば、遅延素子が無い場合と比較して、クロック生成回路のクロック信号の伝播速度を遅くすることで、配線抵抗や配線容量および寄生素子による影響を受け難くすることにより誤動作の低減が可能となる。
【特許文献１】特開２００７−１３４７８６号公報
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.38,NO.1,JANUARY2003An ALL=Digital Analog-to-Digital Converter With 12-uV/LSB Using Moving-Average Filtering
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１および非特許文献１に記載のＡ／Ｄ変換回路に含まれるクロック生成回路は、Ａ／Ｄ変換の対象となるアナログ入力信号Ｖｉｎに応じた電源を供給するバッファ回路が必要である。そのため、Ａ／Ｄ変換回路（クロック生成回路）は、回路が複雑となり、回路の面積も増大し、消費電力も増大してしまうという問題がある。
【００１４】
本発明は、上記の課題を解決するためになされたものであり、電源を供給するためのバッファ回路を設けることなくクロック生成回路を構成することができるＡ／Ｄ変換回路および固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明は、反転回路が複数段連結され、前記反転回路の１つに対して、クロックの生成を開始させる起動信号と所定段の前記反転回路からの出力信号とが入力されると共に、隣接する前記反転回路同士の間に、デジタル信号への変換の対象となる対象アナログ信号の大きさに応じてインピーダンスが変化する素子を設け、前記対象アナログ信号の大きさに応じた周波数のクロックを生成するクロック生成回路と、前記クロック生成回路が生成したクロックを計数し、計数値を出力する計数部とを備えることを特徴とするＡ／Ｄ変換回路である。
【００１６】
これにより、容易な回路で、回路の面積が小さく、消費電力を小さくすることができる。また、電源を供給するためのバッファ回路を設けることなくＡ／Ｄ変換回路を構成することができる。また、クロック生成回路の電源として、Ａ／Ｄ変換の対象となるアナログ信号に応じた電源を供給する必要がなくなるため、他の（定）電源との共通化が可能となる。
【００１７】
また、本発明のＡ／Ｄ変換回路において、前記素子は抵抗素子であることを特徴とする。
【００１８】
また、本発明のＡ／Ｄ変換回路において、前記素子は容量素子であることを特徴とする。
【００１９】
また、本発明のＡ／Ｄ変換回路において、前記抵抗素子は、３つの端子を備え、第１の端子が前段の前記反転回路の出力端子に接続され、第２の端子が後段の前記反転回路に接続され、前記第１の端子と前記第２の端子との間に流れる電流を制御する制御端子に前記対象アナログ信号が供給されるＭＯＳトランジスタであることを特徴とする。
【００２０】
これにより、抵抗素子を容易な構成で実現することが可能となる。
【００２１】
また、本発明は、前記クロック生成回路に含まれる複数の前記反転回路の各々が出力する出力信号に基づいてデータを生成するデータ生成部と、前記データ生成部が生成した前記データと、前記計数部が出力する計数値とに基づいて、前記アナログ信号の大きさに応じたデジタルデータを生成するデジタルデータ生成部と、を備えたことを特徴とするＡ／Ｄ変換回路である。
【００２２】
これにより、クロック生成回路を構成する反転回路からの出力をＡ／Ｄ変換の下位ビットのデータ生成に用いることができるため、Ａ／Ｄ変換の分解能が向上する。
【００２３】
また、本発明は、入射される電磁波の大きさに応じた画素信号を出力する複数の画素が行列状に配された撮像部と、前記撮像部に含まれる前記画素が出力する前記画素信号をデジタル信号に変換するＡ／Ｄ変換回路とを備えたことを特徴とする固体撮像装置である。
【００２４】
これにより、容易な構成でＡ／Ｄ変換回路を内蔵した固体撮像装置が実現できる。
【発明の効果】
【００２５】
本発明によれば、電源を供給するためのバッファ回路を設けることなくクロック生成回路を構成することができる。
【発明を実施するための最良の形態】
【００２６】
（第一の実施形態）
以下、図面を参照し、本発明の第一の実施形態を説明する。本実施形態におけるＡ／Ｄ（アナログ／デジタル）変換回路は、クロック生成回路と、クロック生成回路からの出力信号を計測するカウンタ（計数部）およびエンコーダ（データ生成部）と、カウンタからの出力信号を保持する第１のラッチ回路と、エンコーダからの出力信号を保持する第２のラッチ回路と、第１のラッチ回路および第２のラッチ回路からの出力信号を加算して保持する第３のラッチ回路と、第３のラッチ回路を用いて前信号と現信号との差分を演算し、外部の後段回路へ出力する演算器（デジタルデータ生成部）とを含んでいる。
【００２７】
また、本実施形態におけるＡ／Ｄ変換回路と、図８で示したＡ／Ｄ変換回路とは、クロック生成回路の構成のみが異なり、クロック生成回路以外の各部は図８で示した各部と同様の構成である。
【００２８】
図１は、本実施形態におけるクロック生成回路１１０の回路を示した回路図である。本実施形態におけるクロック生成回路１１０はＮＡＮＤ（否定論理積）回路と、インバータ（ＩＮＶ）回路と、可変抵抗素子（ＶＲ）とを含む。図示する例では、クロック生成回路１１０は、ＮＡＮＤ１１１、ＩＮＶ１２１〜１３４、ＮＡＮＤ１１２の順に接続されている。また、ＮＡＮＤ１１２はＮＡＮＤ１１１に接続されている。また、隣接するＮＡＮＤ１１１、ＩＮＶ１２１〜１３４、ＮＡＮＤ１１２の間に可変抵抗素子ＶＲ１４１〜１５６が接続されている。可変抵抗素子ＶＲ１４１〜１５６は、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じて抵抗値（インピーダンス）が変化する。
【００２９】
また、クロック生成回路１１０は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ１１１）と、反転回路として動作する１４個のインバータ回路（ＩＮＶ１２１〜１３４）とをリング状に連結すると共に、ＮＡＮＤ１１２の入力端のみ、フィードフォワードループとしてＩＮＶ１３１からの出力を受けるように構成したものである。これは、パルス信号ＳｔａｒｔＰが入力されている間、クロック生成回路１１０に含まれる各反転回路の遅延時間に応じた周期で各反転回路の出力が発振するようにするためである。なお、フィードフォワードループの構成としては、ＮＡＮＤ１１２の挿入位置を含め、上述した構成に限る必要はない。
【００３０】
また、ＮＡＮＤ１１１，１１２とＩＮＶ１２１〜１３４との出力はエンコーダ１９３に入力され、ＩＮＶ１２７の出力はカウンタ１９２に入力される。カウンタ１９２とエンコーダ１９３との動作は図８に示したカウンタ１９２とエンコーダ１９３と同様である。
【００３１】
また、図示していないが、本実施形態のクロック生成回路１１０を構成する各反転回路の上側電源端子あるいは下側電源端子は、所望の（定）電源と共通の電源に接続している。
【００３２】
なお、各反転回路の間に可変抵抗素子以外の抵抗素子あるいは容量素子を付加した構成としてもよい。具体的な例については第二の実施形態で説明する。
【００３３】
図２は、本実施形態におけるクロック生成回路１１０の一部（図１における符号１００の部分）を示した部分拡大図である。本実施形態におけるクロック生成回路１１０全体の構成を図２に示す構成としてもよい。
【００３４】
図２に示す例では、可変抵抗素子ＶＲ１４１はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタである。可変抵抗素子ＶＲ１４１が備える第１の端子Ｐ１＿１／Ｎ１＿１が前段の反転回路（ＮＡＮＤ１１１）の出力端子に接続されている。また、第２の端子Ｐ２＿１／Ｎ２＿１が後段の反転回路（ＩＮＶ１２１）の入力端子に接続されている。また、第１の端子Ｐ１＿１／Ｎ１＿１と第２の端子Ｐ１＿２／Ｎ１＿２との間に流れる電流を制御する制御端子Ｐ１＿３／Ｎ１＿３に、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じた電圧が供給される。
【００３５】
また、他の可変抵抗素子ＶＲ１４２〜ＶＲ１５６についてもＰＭＯＳトランジスタおよびＮＭＯＳトランジスタであり、各反転回路と同様に接続している。
【００３６】
これにより、容易な構成で可変抵抗素子を実現することが可能となる。図示する例では可変抵抗素子としてＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを用いた構成としたが、ＰＭＯＳトランジスタ単独で構成してもよく、ＮＭＯＳトランジスタ単独で構成してもよく、拡散抵抗単独で構成してもよく、組み合わせて構成してもよい。
【００３７】
上述した構成とすることで、可変抵抗素子と後段の容量（例えば、反転回路の入力容量）とでローパスフィルタが形成され、それに応じた周波数のクロックがクロック生成回路１１０より出力される。そのため、Ａ／Ｄ変換の対象となるアナログ信号に応じた電源を供給するバッファ回路をクロック生成回路１１０に設けることなくＡ／Ｄ変換回路を実現することができる。これにより、Ａ／Ｄ変換回路を容易な回路で構成でき、回路の面積を小さくすることができ、消費電力を小さくすることができる。
【００３８】
なお、上述した構成では、アナログ入力信号Ｖｉｎの入力端子からみると、各反転回路の入力インピーダンスはハイインピーダンスとなる。このため、アナログ入力信号Ｖｉｎのドライブ能力によらず、信号値は影響されない。よって従来技術では必要であったバッファ回路は本実施形態では必要なくなる。
【００３９】
（第二の実施形態）
以下、図面を参照し、本発明の第二の実施形態を説明する。本実施形態におけるＡ／Ｄ変換回路と、図８で示したＡ／Ｄ変換回路１９０とは、クロック生成回路の構成のみが異なり、クロック生成回路以外の各部は図８で示した各部と同様の構成である。
【００４０】
また、本実施形態と第一の実施形態との違いは、クロック生成回路に含まれるインピーダンスが変化する素子として、本実施形態では可変容量素子を用いたことである。
【００４１】
図３は、本実施形態におけるクロック生成回路１３０の回路を示した回路図である。本実施形態におけるクロック生成回路１３０はＮＡＮＤ回路と、インバータ回路と、可変容量素子（ＶＣ）とを含む。図示する例では、クロック生成回路１３０は、ＮＡＮＤ３１１、ＩＮＶ３２１〜３３４、ＮＡＮＤ３１２の順に接続されている。また、ＮＡＮＤ３１２はＮＡＮＤ３１１に接続されている。また、隣接するＮＡＮＤ３１１、ＩＮＶ３２１〜３３４、ＮＡＮＤ３１２の間に可変容量素子ＶＣ３４１〜３５６が接続されている。可変容量素子ＶＣ３４１〜３５６は、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じて容量値（インピーダンス）が変化する。
【００４２】
また、クロック生成回路１３０は、一方の入力端にパルス信号ＳｔａｒｔＰを受けて動作する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ３１１）と、反転回路として動作する１４個のインバータ回路（ＩＮＶ３２１〜３３４）とをリング状に連結すると共に、ＮＡＮＤ３１２の入力端のみ、フィードフォワードループとしてＩＮＶ３３１からの出力を受けるように構成したものである。これは、パルス信号ＳｔａｒｔＰが入力されている間、クロック生成回路１３０に含まれる各反転回路の遅延時間に応じた周期で各反転回路の出力が発振するようにするためである。なお、フィードフォワードループの構成としては、ＮＡＮＤ３１２の挿入位置を含め、上述した構成に限る必要はない。
【００４３】
また、ＮＡＮＤ３１１，３１２とＩＮＶ３２１〜３３４との出力はエンコーダ１９３に入力され、ＩＮＶ３２７の出力はカウンタ１９２に入力される。カウンタ１９２とエンコーダ１９３との動作は図８に示したカウンタ１９２とエンコーダ１９３と同様である。
【００４４】
本実施形態では、Ａ／Ｄ変換の対象となるアナログ信号Ｖｉｎに応じて容量値が変化する（インピーダンスが変化する）可変容量素子（ＶＣ３４１〜３４６）を反転回路の各々の間に設けている。また、図示していないが、本実施形態のクロック生成回路１３０を構成する各反転回路の上側電源あるいは下側電源は、所望の（定）電源と共通の電源に接続している。なお、各反転回路の間に抵抗素子あるいは可変容量素子以外の容量素子を付加した構成としてもよい。
【００４５】
上述した構成とすることで、前段の抵抗（例えば、反転回路の出力抵抗）と可変容量素子とでローパスフィルタが形成され、それに応じた周波数のクロックがクロック生成回路１３０より出力される。そのため、Ａ／Ｄ変換の対象となるアナログ信号に応じた電源を供給するバッファ回路をクロック生成回路１３０に設けることなくＡ／Ｄ変換回路を実現することができる。これにより、Ａ／Ｄ変換回路を容易な回路で構成でき、回路の面積を小さくすることができ、消費電力を小さくすることができる。
【００４６】
なお、本実施形態においても第一の実施形態と同様に、アナログ入力信号Ｖｉｎの入力端子からみると、各反転回路の入力インピーダンスはハイインピーダンスとなる。このため、アナログ入力信号Ｖｉｎのドライブ能力によらず、信号値は影響されない。よって従来技術では必要であったバッファ回路は本実施形態では必要なくなる。
【００４７】
（第三の実施形態）
以下、図面を参照し、本発明の第三の実施形態を説明する。図４は本実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。図示する例では、固体撮像装置１は、入射された電磁波の大きさに応じた信号を生成し、生成した信号を出力する単位画素３が複数、行列状に配された撮像部２を備えている。また、撮像部２に含まれる単位画素３の各行を選択するための垂直選択部１２を備えている。また、撮像部２から出力される信号を電圧信号として読み出すための読出電流源部５を備えている。また、読出電流源部５が読み出した電圧信号をＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ、相関２重サンプリング）処理およびクランプ処理などの処理を行うためのアナログ処理部７を備えている。また、アナログ処理部７が処理を行った電圧信号に応じて、Ａ／Ｄ変換を行うためのカラム部１０を有するＡ／Ｄ変換部９を備えている。また、カラム部１０内に記憶されたデータを選択し読み出すための水平選択部１４を備えている。また、水平選択部１４が読み出したデータを出力する出力部１７を備えている。また、固体撮像装置１の各部の制御を行う制御部２０を備えている。
【００４８】
なお、図４に示した撮像部２は、簡単のため４行×６列の単位画素３から構成される例を示したが、現実には、撮像部２の各行や各列には、数十から数千の単位画素３が配置されている。また、図示しないが、撮像部２を構成する単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、及び、トランジスタ回路によって構成されている。
【００４９】
単位画素３は、行選択のための垂直制御線１１（１１＿１〜４）を介して垂直選択部１２と接続している。また、単位画素３から出力される信号は、垂直信号線１３（１３＿１〜６）を介して読出電流源部５およびアナログ処理部７と接続している。
【００５０】
図５は、本実施形態における読出電流源部５の回路の一例を示した回路図である。図示する例では、読出電流源部５はＮＭＯＳトランジスタを用いて構成されている。ドレイン端子５１には撮像部２からの垂直信号線１３が接続され、制御端子５２（ゲート端子）には適宜所望の電圧が印加され、ソース端子５３はＧＮＤ（グランド）に接続された構成となっている。これにより、画素からの信号が電圧モードとして出力されることになる。なお、図示する例では、読出電流源部５としてＮＭＯＳトランジスタを用いた場合について説明しているがこれに限る必要はない。
【００５１】
図４に示したカラム部１０は、ＲＤＬ１０１（Ｒｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅ、リングディレイライン）と、カウンタ１０３と、メモリ１０５とを備える。ＲＤＬ１０１は、アナログ処理部７を介した撮像部２からの信号Ｖｉｎに応じて抵抗値が変化する可変抵抗素子を各反転回路間に設けたクロック生成部である。カウンタ１０３はＲＤＬ１０１が出力するカウントパルスのカウント処理を行う。メモリ１０５はカウンタ１０３がカウントした値を保持する。
【００５２】
図６は、クロック生成部であるＲＤＬ１０１の回路の一例を示した回路図である。図示する例では、一方の入力端に起動信号ＳｔａｒｔＰを受けて動作を開始する起動用反転回路である１個のＮＡＮＤ回路（ＮＡＮＤ６４１）と、反転回路である多数のインバータ回路（ＩＮＶ６２１〜６３４）とをリング状に連結すると共に、フィードフォワードループとしてＩＮＶ６３１からの出力をＮＡＮＤ６１２の入力１あるいは入力２のいずれかに入力するように構成したものである。
【００５３】
なお、ＮＡＮＤ６１２の挿入位置を含め、フィードフォワードループの構成はこれに限る必要はなく、ＲＤＬ１０１から後段のカウンタ１０３へのクロックもＩＮＶ６２７からの出力に限る必要もない。
【００５４】
本実施形態の特徴として、各反転回路の間にＡ／Ｄ変換の対象となるアナログ処理部７を介した撮像部２からの信号Ｖｉｎに応じて抵抗値が変化する可変抵抗素子（ＶＲ６４１〜６５６）を設けている。
【００５５】
なお、図示しないが、図６のＲＤＬ１０１を構成する各反転回路の上側電源端子あるいは下側電源端子は所望の（定）電源と共通に接続している。また、各反転回路の間に可変抵抗素子以外の抵抗素子あるいは容量素子を別途付加した構成としても構わない。さらに、カラム部１０内に、ＲＤＬ１０１を構成する複数個の反転回路の各々の出力信号を検出する検出手段およびその値を保持するメモリ手段を内蔵するようにしても構わない。
【００５６】
また、カウンタ１０３としては制御が容易な非同期型カウンタ回路を用いることが望ましいが、同期型カウンタ回路を用いるようにしても構わない。なお、撮像部２から出力される画素信号は、リセットレベルなどの基準レベルとリセットレベルに重畳された真の信号レベルとで表されるので、真の信号レベルを抽出するには、リセットレベルと信号レベルとの差分を処理することが必要となる。
【００５７】
この差分処理には、カウンタ１０３を構成するカウンタ回路としてアップカウントモードとダウンカウントモードを有するアップ／ダウンカウンタを用いることにより容易に行うことができる。例えば、リセットレベルを読み出す時はアップカウントモード、信号レベルを読み出す時はダウンカウントモードにてカウント処理を行うようにすればよい。なお、リセットレベルを読み出す時はダウンカウントモード、信号レベルを読み出す時はアップカウントモードにてカウント処理をしても構わない。また、差分処理は、必ずしもカウンタ１０３で実施する必要はないので、カウンタ１０３を構成するカウンタ回路としてアップ／ダウンカウンタを用いることに限る必要はない。
【００５８】
図７は、本実施形態におけるアナログ処理部７の一例を示した回路図である。図示する例では、ノイズ除去手段としてＣＤＳ処理機能を備えるようにした構成である。アナログ処理部７は、垂直信号線１３に接続されたクランプ容量７１（Ｃｃｌｐ）と、クランプ容量７１をクランプバイアス７２（Ｖｃｌｐ）にクランプするためのクランプスイッチ７３（ＳＷ＿ｃｌｐ）と、信号をサンプルホールドするためのサンプルホールド容量７４（Ｃｓｈ）と、サンプルホールドスイッチ７５（ＳＷ＿ｓｈ）とを備えている。
【００５９】
ＣＤＳ処理を行う場合、アナログ処理部７は、制御部２０から与えられるクランプパルス（ＣＬＰ）とサンプルパルス（ＳＨ）との２つのパルスに基づいて、垂直信号線１３を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分処理を行う。これにより、画素ごとの固定なバラツキであるＦＰＮ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ、固定パターンノイズ）やリセットノイズといわれるノイズ成分を取り除く。なお、アナログ処理部７は必要に応じて、ＣＤＳ処理機能以外に、信号の増幅機能を有するＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ、プログラマブルゲインアンプ）回路やその他の処理機能などを設けるようにしても構わない。
【００６０】
垂直選択部１２や水平選択部１４は、制御部２０から与えられる駆動パルスに応答して選択動作を実施するようになっている。なお、各垂直制御線１１＿１〜４には単位画素３を駆動するための種々のパルス信号が含まれる。また、図示しないが、垂直選択部１２は信号を読み出す行の基本的な制御を行う垂直シフトレジスタあるいはデコーダで構成されており、電子シャッタ用の行制御を行うシフトレジスタあるいはデコーダを有していても構わない。また、水平選択部１４も同様に水平シフトレジスタあるいはデコーダを有して構成されており、Ａ／Ｄ変換部９を構成するカラム回路１０内にメモリされたデータを所定の順に選択し、その選択した画素情報を水平信号線１５に出力する選択手段としての機能を有する。
【００６１】
また、図示しないが、制御部２０は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するＴＧ（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ、タイミングジェネレータ）の機能ブロックと、ＴＧと通信を行うための機能ブロックとを備える。なお、制御部２０は、撮像部２、垂直選択部１２および水平選択部１４など、他の機能要素とは独立して別の半導体集積回路として構成しても構わない。その場合、撮像部２、垂直選択部１２および水平選択部１４などからなる撮像デバイスと制御部２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして構成しても構わない。
【００６２】
出力部１７は、撮像部２から水平信号線１５を介して出力される各単位画素３の画素信号を適当なゲインで増幅した後、撮像信号として外部回路に出力する。この出力部１７は、例えば、バッファリングのみを行う場合や、バッファリングの前に黒レベル調整、列バラツキ補正、色処理などを行う信号処理機能を内蔵しても構わない。さらに、出力部１７は、ｎビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。その場合、例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、位相同期回路）等の逓倍回路を固体撮像装置１に内蔵するようにしても構わない。
【００６３】
上述したとおり、クロック生成部に、Ａ／Ｄ変換の対象となる撮像部からの信号に応じた電源を供給するバッファ回路を設ける必要がないので容易な構成で固体撮像装置が実現できる。
【００６４】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第一の実施形態におけるクロック生成回路の回路を示した回路図である。
【図２】本発明の第一の実施形態におけるクロック生成回路の一部を示した部分拡大図である。
【図３】本発明の第二の実施形態におけるクロック生成回路の回路を示した回路図である。
【図４】本発明の第三の実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。
【図５】本発明の第三の実施形態における読出電流源部の回路の一例を示した回路図である。
【図６】本発明の第三の実施形態におけるＲＤＬの回路の一例を示した回路図である。
【図７】本発明の第三の実施形態におけるアナログ処理部の一例を示した回路図である。
【図８】従来知られているＡ／Ｄ変換回路の構成を示した構成図である。
【図９】Ａ／Ｄ変換回路におけるアナログ入力信号の大きさと、回路内を走行するパルス信号の伝播遅延時間との関係を示した図である。
【図１０】Ａ／Ｄ変換回路におけるサンプリング周期とデジタルデータを出力するタイミングとの関係を示した図である。
【符号の説明】
【００６６】
１・・・固体撮像装置、２・・・撮像部、３・・・単位画素、５・・・読出電流源部、７・・・アナログ処理部、９・・・Ａ／Ｄ変換部、１０・・・カラム部、１１・・・垂直制御線、１２・・・垂直選択部、１３・・・垂直信号線、１４・・・水平選択部、１５・・・水平信号線、１７・・・出力部、２０・・・制御部、５１・・・ドレイン端子、５２・・・ゲート端子、５３・・・ソース端子、７１・・・クランプ容量、７２・・・クランプバイアス、７３・・・クランプスイッチ、７４・・・サンプルホールド容量、７５・・・サンプルホールドスイッチ、１０１・・・ＲＤＬ、１０３，１９２・・・カウンタ、１０５・・・メモリ、１１０，１３０，１９１・・・クロック生成回路、１１１，１１２，３１１，３１２，６１１，６１２・・・ＮＡＮＤ、１２１〜１３４，３２１〜３３４，６２１〜６３４・・・インバータ、１４１〜１５６，３４１〜３５６，６４１〜６５６・・・可変抵抗素子、１９０・・・Ａ／Ｄ変換回路、１９３・・・エンコーダ、１９４〜１９６・・・ラッチ回路、１９７・・・演算器、１９９・・・バッファ回路、１９１１・・・ＮＡＮＤ、１９１２・・・インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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