(57)【要約】【課題】ＣＭＯＳ撮像素子のローリングシャッタ歪みを低減化する。【解決手段】ＣＭＯＳ撮像素子４３は１／６０秒で１フレームの画像信号を生成する。また、ＣＭＯＳ撮像素子４３は１／３０秒に１フレームの画像信号を生成する。ＣＭＯＳ撮像素子４３は画像信号をプログレッシブ出力する。ＣＭＯＳ画像信号画像処理ユニット３０はＣＭＯＳ撮像素子４３から画像信号を受信する。画像信号をフレームメモリ３３に格納する。インターレース処理回路３４はフレームメモリ３３に格納された画像信号をインターレース出力する。また、インターレース処理回路３４は１／３０秒に１フレームの画像信号をインターレース出力する。【選択図】図３
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【特許請求の範囲】
【請求項１】
電子内視鏡に設けられるＣＭＯＳ撮像素子に画像を撮像させ、撮像により前記ＣＭＯＳ撮像素子が生成する画像信号をモニタに供給するための信号処理を施す内視鏡制御ユニットであって、
前記モニタに動画像を表示するための１フレームの前記画像信号に相当する画像の切替えにかかる所定の長さの第１の期間より短い第２の期間に、前記ＣＭＯＳ撮像素子に１フレームの画像信号を生成させる撮像素子コントローラと、
前記撮像素子が生成した１フレームの前記画像信号を前記第１の期間かけて前記モニタに出力するように、前記画像信号に第１の信号処理を施す第１の信号処理部とを備える
ことを特徴とする内視鏡制御ユニット。
【請求項２】
前記第１の信号処理部は、前記画像信号を構成する第１の画素信号群と第２の画素信号群とを別々にインターレース出力することを特徴とする請求項１に記載の内視鏡制御ユニット。
【請求項３】
前記信号処理部は、同じフレームの前記画像信号を構成する前記第１、第２の画素信号群を別々にインターレース出力することを特徴とする請求項２に記載の内視鏡制御ユニット。
【請求項４】
前記第１の期間は前記第２の期間の偶数倍であり、
前記第１、第２の画素信号群は、前記第１、第２の画素信号群が出力されるときに前記第１の信号処理部が受信する別々のフレームの前記画像信号を構成する前記第１、第２の画素信号群である
ことを特徴とする請求項２に記載の内視鏡制御ユニット。
【請求項５】
前記信号処理部による前記第１の信号処理が施される前に、同じフレームの前記画像信号を構成する前記第１の画素信号群の画素信号を用いて前記第２の画素信号群の画素信号の色補間処理を施す第２の信号処理部を備えることを特徴とする請求項３または請求項４に記載の内視鏡制御ユニット。
【請求項６】
前記撮像素子が生成した前記画像信号を外部機器に、プログレッシブ出力、または同じフレームの前記画像信号を構成する第１の画素信号群と第２の画素信号群とを別々にインターレース出力する第３の信号処理部を備えることを特徴とする請求項１に記載の内視鏡制御ユニット。
【請求項７】
前記ＣＭＯＳ撮像素子は、前記画像信号を構成する複数の画素信号を同時に複数出力可能であることを特徴とする請求項１〜請求項６のいずれか１項に記載の内視鏡制御ユニット。
【請求項８】
電子内視鏡に設けられるＣＭＯＳ撮像素子と、
前記ＣＭＯＳ撮像素子が撮像により生成した画像信号に基づく画像を表示するモニタと、
前記モニタに動画像を表示するための１フレームの前記画像信号に相当する画像の切替えにかかる所定の長さの第１の期間より短い第２の期間に、前記ＣＭＯＳ撮像素子に１フレームの画像信号を生成させる撮像素子コントローラと、
前記撮像素子が生成した１フレームの前記画像信号を前記第１の期間かけて前記モニタに出力するように、前記画像信号に第１の信号処理を施す第１の信号処理部とを備える
ことを特徴とする内視鏡ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ撮像素子を用いた電子内視鏡において動く被写体を撮像するときに発生するローリングシャッタ歪みの影響の低減化に関する。
【背景技術】
【０００２】
動画を撮像する機器として挿入管の先端に撮像素子を設けた電子内視鏡が知られている。従来の電子内視鏡には、ＣＣＤ撮像素子が用いられていた。しかし、ＣＣＤ撮像素子の駆動や画像信号の伝送には多くの信号線が必要であり、電子内視鏡の挿入管の細径化の障害となっていた。
【０００３】
ＣＣＤ撮像素子より製造コストや電力消費量が低く、また必要な信号線の数も少ないＣＭＯＳ撮像素子が知られている（特許文献１参照）。このようなＣＭＯＳ撮像素子を電子内視鏡に用いることが望まれている。
【０００４】
しかし、一般的にＣＭＯＳ撮像素子にはライン露光により撮像させるため、高速で動く被写体を撮像する場合に被写体像にローリングシャッタ歪みが生じることが問題であった。
【特許文献１】特開平１１−１９６３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明では、ローリングシャッタ歪みの影響を低減化するように、動く被写体をＣＭＯＳ撮像素子に撮像させ、撮像に基づきＣＭＯＳ撮像素子が生成する画像信号の信号処理を行う内視鏡制御ユニットの提供を目的とする。
【課題を解決するための手段】
【０００６】
本発明の内視鏡制御ユニットは、電子内視鏡に設けられるＣＭＯＳ撮像素子に画像を撮像させ撮像によりＣＭＯＳ撮像素子が生成する画像信号をモニタに供給するための信号処理を施す内視鏡制御ユニットであって、モニタに動画像を表示するための１フレームの画像信号に相当する画像の切替えにかかる所定の長さの第１の期間より短い第２の期間にＣＭＯＳ撮像素子に１フレームの画像信号を生成させる撮像素子コントローラと、撮像素子が生成した１フレームの画像信号を第１の期間かけてモニタに出力するように、画像信号に第１の信号処理を施す第１の信号処理部とを備えることを特徴としている。
【０００７】
なお、第１の信号処理部は、画像信号を構成する第１の画素信号群と第２の画素信号群とを別々にインターレース出力することが好ましい。
【０００８】
また、信号処理部は、同じフレームの前記画像信号を構成する第１、第２の画素信号群を別々にインターレース出力することが好ましい。
【０００９】
また、第１の期間は前記第２の期間の偶数倍であり、第１、第２の画素信号群は第１、第２の画素信号群が出力されるときに第１の信号処理部が受信する別々のフレームの画像信号を構成する第１、第２の画素信号群であることが好ましい。
【００１０】
また、信号処理部による第１の信号処理が施される前に、同じフレームの画像信号を構成する第１の画素信号群の画素信号を用いて第２の画素信号群の画素信号の色補間処理を施す第２の信号処理部を備えることが好ましい。
【００１１】
また、撮像素子が生成した画像信号を外部機器にプログレッシブ出力、または同じフレームの画像信号を構成する第１の画素信号群と第２の画素信号群とを別々にインターレース出力する第３の信号処理部を備えることが好ましい。
【００１２】
また、ＣＭＯＳ撮像素子は、画像信号を構成する複数の画素信号を同時に複数出力可能であることが好ましい。
【００１３】
また、本発明の内視鏡ユニットは、電子内視鏡に設けられるＣＭＯＳ撮像素子と、ＣＭＯＳ撮像素子が撮像により生成した画像信号に基づく画像を表示するモニタと、モニタに動画像を表示するための１フレームの画像信号に相当する画像の切替えにかかる所定の長さの第１の期間より短い第２の期間にＣＭＯＳ撮像素子に１フレームの画像信号を生成させる撮像素子コントローラと、撮像素子が生成した１フレームの画像信号を第１の期間かけてモニタに出力するように画像信号に第１の信号処理を施す第１の信号処理部とを備えることを特徴としている。
【発明の効果】
【００１４】
本発明によれば、モニタによって定められた画像信号のフレーム期間と異なるフレーム期間で生成される画像信号をモニタに出力することが可能になる。したがって、内視鏡に設けられるＣＭＯＳ撮像素子のフレーム期間を短縮化することが可能となり、ローリングシャッタ歪みの影響を低減化可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の第１の実施形態を適用した内視鏡制御ユニットを有する内視鏡システムの内部構成を概略的に示すブロック図である。
【００１６】
内視鏡システム１０は、内視鏡プロセッサ２０、電子内視鏡４０、およびモニタ１１によって構成される。内視鏡プロセッサ２０は、電子内視鏡４０、及びモニタ１１に接続される。
【００１７】
内視鏡プロセッサ２０から被写体に照射するための照明光が電子内視鏡４０に供給される。照明光を照射された被写体が電子内視鏡４０により撮像される。電子内視鏡４０の撮像により生成する画像信号が内視鏡プロセッサ２０に送られる。
【００１８】
内視鏡プロセッサ２０では、電子内視鏡４０から得られた画像信号に対して所定の信号処理が施される。所定の信号処理を施した画像信号はモニタ１１に送信され、送信された画像信号に相当する画像がモニタ１１に表示される。
【００１９】
内視鏡プロセッサ２０には光源２１、画像処理ユニット３０、タイミングジェネレータ２２（撮像素子コントローラ）、およびシステムコントローラ２３などが設けられる。光源２１は被写体に照射する照明光をライトガイド４１の入射端に出射する。また、後述するように、画像処理ユニット３０では画像信号に対して所定の信号処理が施される。タイミングジェネレータ２２により内視鏡システム１０の各部位の動作の時期が制御される。システムコントローラ２３により内視鏡システム１０全体の動作が制御される。
【００２０】
内視鏡プロセッサ２０と電子内視鏡４０とを接続すると、光源２１と電子内視鏡４０に設けられるライトガイド４１とが光学的に接続される。光源２１から出射される照明光がライトガイド４１を介して電子内視鏡４０の出射端から挿入管４２の先端付近に照射される。
【００２１】
照明光が照射されたときの被写体の反射光による光学像が、ＣＭＯＳ撮像素子４３の受光面に到達する。ＣＭＯＳ撮像素子４３には、タイミングジェネレータ２２からクロック信号および読出し開始信号が送信される。クロック信号および読出し開始信号に基づいて、受光する光学像に対応する画像信号が生成される。
【００２２】
図２に示すように、ＣＭＯＳ撮像素子４３の受光面には複数の画素４３ｐがマトリックス状に配置される。各画素はベイヤー方式に配置されるＲＧＢカラーフィルタによって覆われる。
【００２３】
各画素を覆うカラーフィルタに応じた色の光の受光量に応じた画素信号が、画素４３ｐ毎に生成される。すなわち、各画素信号の信号強度は、ＲＧＢいずれかの受光量に応じたＲ画素信号成分、Ｇ画素信号成分、またはＢ画素信号成分である。１フレームの画像信号は、全画素４３ｐの画素信号によって構成される。
【００２４】
ＣＭＯＳ撮像素子４３には一つの信号出力線４３ｏを設けられており、プログレッシブ出力方式で画像信号が生成、出力される。すなわち、１行目に配置された画素４３ｐから順番に画素信号が生成、出力される。１行目の画素信号が出力されると、順番に２、３、…、最終行の画素信号が順番に生成、出力される。
【００２５】
ＣＭＯＳ撮像素子４３は、読出し開始信号を受信すると、１フレームの画像信号を１／６０秒（第２の期間）で生成し、出力する。なお、クロック信号に基づいて、ＣＭＯＳ撮像素子４３は読出す行や列の選択などの画像信号生成のための各動作を実行する。
【００２６】
読出し開始信号１／３０秒毎に、ＯＮとなる。したがって、ＣＭＯＳ撮像素子４３では、１／３０秒毎に１フレームの画像信号が生成される。生成された画像信号は、画像処理ユニット３０に送信される。
【００２７】
図３に示すように、画像処理ユニット３０は、前段信号処理回路３１、色補間処理回路３２（第２の信号処理部）、フレームメモリ３３、インターレース処理回路３４（第１の信号処理部）、プログレッシブ処理回路３５（第３の信号処理部）、Ｄ／Ａコンバータ３６、およびインターフェース３７などによって構成される。
【００２８】
ＣＭＯＳ撮像素子４３から受信した画像信号は前段信号処理回路３１において、相関二重サンプリング（ＣＤＳ）処理およびＡ／Ｄ変換処理が施される。したがって、画像信号はアナログ信号からデジタル信号に変換される。
【００２９】
デジタル信号に変換された画像信号は、色補間処理回路３２に送信される。前述のように、各画素に対応する画素信号はＲＧＢのいずれか一つの色情報であり、他の２色の色情報を有していない。そこで、色補間処理回路３２において、同じフレームの画像信号を構成する周囲の画素の画素信号を用いて各画素の画素信号の色情報が補間される。なお、色補間処理回路３２はラインバッファ（図示せず）を有しており、ラインバッファに格納された各行の画素信号を用いて色補間処理が施される。
【００３０】
色補間処理の施された画像信号は、フレームメモリ３３に格納される。インターレース処理回路３４は、フレームメモリ３３に格納された画像信号をインターレース出力方式でＤ／Ａコンバータ３６に出力する。また、プログレッシブ処理回路３４は、フレームメモリ３３に格納された画像信号をプログレッシブ出力方式でインターフェース３７に出力する。以下に、インターレース処理回路３４およびプログレッシブ処理回路３５における信号の出力について詳細に説明する。
【００３１】
図４に示すように、ＣＭＯＳ撮像素子４３では、１／６０秒を１フレーム期間とし、２フレーム期間に一度の割合で１フレームの画像信号が生成され、フレームメモリ３３に格納される。なお、前述のように、ＣＭＯＳ撮像素子４３の１フレーム期間中に、順番に１、２、３、…最終行の画素信号が順番にフレームメモリ３３に格納される（撮像素子出力／フレームメモリ格納欄参照）。
【００３２】
インターレース処理回路３４およびプログレッシブ処理回路３５は、１／３０秒（第１の期間）を１フレーム期間、即ち、ＣＭＯＳ撮像素子４３の画像信号生成におけるフレーム期間の２倍の長さの期間でフレームメモリ３３に格納された画像信号を、それぞれインターレース出力およびプログレッシブ出力する。
【００３３】
インターレース処理回路３４は、１／３０秒のフレーム期間の最初の１／６０秒間を奇数フィールド期間（画像処理ユニットフレーム期間欄およびインターレース出力フィールド期間欄参照）としてフレームメモリ３３に格納された奇数行の画素信号（第１の画素信号群）をＤ／Ａコンバータ３６に送信する。
【００３４】
さらに、インターレース処理回路３４は、１／３０秒のフレーム期間の残りの１／６０秒の期間を偶数フィールドとしてフレームメモリ３３に格納された偶数行の画素信号（第１の画素信号群）をＤ／Ａコンバータ３７に送信する。すなわち、偶数行の画素信号はフレームメモリ３３に次のフレームの画像信号が格納される前にインターレース処理回路３４に読出され、送信されるので、同じフレームの画像信号を構成する奇数行の画素信号と偶数行の画素信号とがインターレース出力される。
【００３５】
なお、奇数行および偶数行の画素信号は、ＣＭＯＳ撮像素子４３が各画素信号を生成して出力するときの１／２の速さでＤ／Ａコンバータ３６に送信される（インターレース出力欄参照）。Ｄ／Ａコンバータ３６では、奇数フィールドおよび偶数フィールドの画像信号がデジタル信号からアナログ信号に変換され、モニタ１１に送信される。
【００３６】
プログレッシブ処理回路３５は、ＣＭＯＳ撮像素子４３が各画素信号を生成して出力するときの１／２の速さで画素信号をインターフェース３３に送信する（プログレッシブ出力欄参照）。インターフェース３７には、外部メモリ１２や他の内視鏡プロセッサ２０など接続可能であり、プログレッシブ出力される画像信号はこれらの外部機器に送信される。
【００３７】
以上のように、本発明の第１の実施形態である内視鏡制御ユニットによれば、ローリングシャッタ歪みの影響を低減化可能である。以下に、歪みが低減化される仕組みについて説明する。
【００３８】
通常のモニタは、例えばＮＴＳＣなどの規格により、１／６０秒毎に奇数フィールドおよび偶数フィールドが切替えられる３０ｆｐｓのフレームレートで、表示される画像が切替えられている。そのため、モニタには、３０ｆｐｓのフレームレートで画像信号が入力される必要がある。
【００３９】
一方で、３０ｆｐｓのフレームレートで画像信号を入力させるために１／３０秒間に１フレームの画像信号をＣＭＯＳ撮像素子に生成させると、同じフレームの画像信号において最初の画素信号のための受光時期と最後の画素信号のための受光時期とが長くなるため、ローリングシャッタ歪みの影響が表示される画像に現れていた。
【００４０】
そこで第１の実施形態の内視鏡制御ユニットでは、モニタ固有のフレームレートより高いフレームレートで生成される画像信号がインターレース処理回路３４によりモニタ固有のフレームレートに変換して出力可能である。したがって、１フレームの画像信号の生成期間を、モニタ１１における表示画像の切替えにかかる期間より短縮することが可能となり、ローリングシャッタ歪みの影響が従来の内視鏡システムより低減化される。
【００４１】
次に、本発明の第２の実施形態の内視鏡制御ユニットについて説明する。第２の実施形態は、ＣＭＯＳ撮像素子の駆動パターン、画像処理ユニットの構成、およびインターレース処理回路によるインターレース出力方式が第１の実施形態と異なっている。以下に、第１の実施形態と異なる点を説明する。なお、第１の実施形態と同じ機能を有する部位には、同じ符号を付す。
【００４２】
ＣＭＯＳ撮像素子４３０（図５参照）は、第１の実施形態と同様に、プログレッシブ出力方式で、画像信号を生成し、出力する。また、第１の実施形態と同様に、読出し開始信号を受信すると、１フレームの画像信号を１／６０秒で生成し、出力する。
【００４３】
第１の実施形態と異なり、１／６０秒毎に読出し開始信号がＯＮに切替わる。したがって、ＣＭＯＳ撮像素子４３０では、１／６０秒毎に１フレームの画像信号が生成される。つまり、図６に示すように、ＣＭＯＳ撮像素子４３０では、１／６０秒を１フレーム期間とし、フレーム期間毎に１フレームの画像信号が生成される。第１の実施形態同様、生成された画像信号は画像処理ユニット３００に送信される。
【００４４】
第１の実施形態と同じく、画像処理ユニット３００（図５参照）は、前段信号処理回路３１、色補間処理回路３２、インターレース処理回路３４、プログレッシブ処理回路３５、Ｄ／Ａコンバータ３６、およびインターフェース３７などによって構成される。第１の実施形態と異なり、画像処理ユニット３００にはフレームメモリが設けられない。
【００４５】
第１の実施形態と同じく、ＣＭＯＳ撮像素子４３０から受信した画像信号は、前段信号処理回路３１においてＣＤＳ処理およびＡ／Ｄ変換処理が施され、さらに色補間処理回路３２において、色補間処理が施される。
【００４６】
色補間処理の施された画像信号は、直接インターレース処理回路３４およびプログレッシブ処理回路３５に送信される。
【００４７】
インターレース処理回路３４は、奇数フィールド期間（図６画像処理ユニットフレーム期間欄およびインターレース出力フィールド期間欄参照）中に画像処理ユニット３００が受信する画像信号の奇数行の画素信号のみをＤ／Ａコンバータ３６に送信する。なお、同じフレームの画像信号の偶数行の画素信号は破棄される。
【００４８】
また、インターレース処理回路３４は、偶数フィールド期間中に画像処理ユニット３００が受信する画像信号の偶数行の画素信号のみをＤ／Ａコンバータ３６に送信する。なお、同じフレームの画像信号の奇数行の画素信号は破棄される。
【００４９】
プログレッシブ処理回路３５は、ＣＭＯＳ撮像素子４３０が各画素信号を生成して出力するときと同じ速さで画素信号をインターフェース３７に送信する（プログレッシブ出力欄参照）。
【００５０】
以上のように、本発明の第２の実施形態の内視鏡制御ユニットによっても、ローリングシャッタ歪みの影響を低減化可能である。また、第２の実施形態によれば、フレームメモリを省くことが出来るので、製造コストを低減化することが可能である。
【００５１】
次に、本発明の第３の実施形態の内視鏡制御ユニットについて説明する。第３の実施形態は、ＣＭＯＳ撮像素子による画像信号生成の速さ、インターレース出力時に用いられる画像信号、および画像信号生成の速さに対するインターレース出力の速さが第１の実施形態と異なっている。なお、第１の実施形態と同じ機能を有する部位には、同じ符号を付す。
【００５２】
第３の実施形態のＣＭＯＳ撮像素子４３は、第１の実施形態と同様に、プログレッシブ出力方式で、画像信号を生成し、出力する。なお、第１の実施形態と異なり、第３の実施形態のＣＭＯＳ撮像素子４３は、読出し開始信号を受信すると、１フレームの画像信号を１／１２０秒で生成し、出力する。すなわち、第３の実施形態のＣＭＯＳ撮像素子４３は、１／１２０秒を１フレーム期間とする。
【００５３】
さらに、第１の実施形態と異なり、１／６０秒毎に読出し開始信号がＯＮに切替わる。したがって、第３の実施形態のＣＭＯＳ撮像素子４３では、１／６０秒毎に１フレームの画像信号が生成される（図７参照）。生成された画像信号は画像処理ユニット３０に送信される。
【００５４】
第１の実施形態と同様に、画像処理ユニット３０に送信された画像信号は、ＣＤＳ処理、Ａ／Ｄ変換処理、色補間処理が施され、フレームメモリ３３に格納される。
【００５５】
第１の実施形態同様、インターレース処理回路３４は、１／３０秒のフレーム期間の最初の１／６０秒間を奇数フィールド期間（画像処理ユニットフレーム期間欄およびインターレース出力フィールド期間欄参照）としてフレームメモリ３３に格納された奇数行の画素信号をＤ／Ａコンバータ３６に送信する。
【００５６】
さらに、インターレース処理回路３４は、１／３０秒のフレーム期間の残りの１／６０秒の期間を偶数フィールドとしてフレームメモリ３３に格納された偶数行の画素信号をＤ／Ａコンバータ３７に送信する。
【００５７】
ただし、第１の実施形態と異なり、偶数行の画素信号を読出すときには、フレームメモリ３３に次のフレームの画像信号が格納される。したがって、それぞれ別々の画像信号を構成する奇数行の画素信号と偶数行の画素信号とがインターレース出力される。
【００５８】
したがって、奇数行および偶数行の画素信号は、ＣＭＯＳ撮像素子４３が各画素信号を生成して出力するときの１／４の速さでＤ／Ａコンバータ３６に送信される（インターレース出力欄参照）。
【００５９】
以上のように、本発明の第３の実施形態の内視鏡制御ユニットによっても、ローリングシャッタ歪みの影響を低減化可能である。なお、第３の実施形態では、第１の実施形態の２倍の速さで１フレームの画像信号を生成するので、更なるローリングシャッタ歪みの低減化が可能である。
【００６０】
なお、第１、第２の実施形態においてＣＭＯＳ撮像素子４３、４３０が生成する画像信号のフレーム期間はモニタ１１へ送信する画像信号のフレーム期間の１／２倍、第３の実施形態においてＣＭＯＳ撮像素子４３が生成する画像信号のフレーム期間はモニタ１１へ送信する画像信号のフレーム期間の１／４倍であるが、０より大きく１未満であれば何倍であってもよい。すなわち、ＣＭＯＳ撮像素子４３が生成する画像信号のフレーム期間よりモニタ１１へ送信する画像信号のフレーム期間が短ければ、本実施形態同様にローリングシャッタ歪みの影響を低減化可能である。
【００６１】
また、第１〜第３の実施形態において、クロック信号の周波数を高くすることによりＣＭＯＳ撮像素子による画像信号生成のフレーム期間を短縮することが可能である。または、図８に示すように、複数の信号出力線４３ｏを備える多チャンネル型のＣＭＯＳ撮像素子４３００を用いることによっても画像信号生成のフレーム期間を短縮することが可能である。
【００６２】
また、第１〜第３の実施形態において、色補間処理回路３２はインターレース処理回路３４の前に設けられインターレース出力する前に色補間が行われる構成であるが、インターレース処理回路３４の後に色保管処理回路３２が設けられる構成であってもよい。ただし、第１〜第３の実施形態のように、インターレース出力する前に色補間することにより奇数行の画素信号は隣接する偶数行の画素信号を用いて、偶数行の画素信号は隣接する奇数行の画素信号を用いた色補間が可能であって、より色の再現性を高くすることが可能である。
【００６３】
また、第１〜第３の実施形態において、画像信号を外部機器にプログレッシブ出力するためにプログレッシブ処理回路３５が設けられる構成であるが、外部機器にインターレース出力する回路であってもよいし、設けられなくてもよい。外部機器に出力するための回路の機能、有無に関わらず、ローリングシャッタ歪みの低減化が可能である。なお、インターレース出力をする場合には、同じフレームの画像信号を構成する奇数フィールドの画素信号と偶数フィールドの画素信号とが出力されることが好ましい。
【００６４】
また、第１の実施形態においてプログレッシブ出力する画像信号のフレーム期間は１／３０秒、第２、第３の実施形態においてプログレッシブ出力する画像信号のフレーム期間は１／６０秒であるが、フレーム期間はいくらであってもよい。
【００６５】
また、第２の実施形態において、モニタ１１へ送信する画像信号のフレーム期間はＣＭＯＳ撮像素子４３０が生成する画像信号のフレーム期間の２倍であるが、偶数倍であれば第２の実施形態と同様にフレームメモリ３３を省くことが可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態である内視鏡制御ユニットを有する内視鏡システムの内部構成を概略的に示すブロック図である。
【図２】ＣＭＯＳ撮像素子の概略構成を示すブロック図である。
【図３】第１、第３の実施形態の画像処理ユニットの概略構成を示すブロック図である。
【図４】第１の実施形態において、ＣＭＯＳ撮像素子による画像信号生成とインターレース処理回路による画像信号の送信の時期を説明するためのタイミングチャートである。
【図５】第２の実施形態の画像処理ユニットの概略構成を示すブロック図である。
【図６】第２の実施形態において、ＣＭＯＳ撮像素子による画像信号生成とインターレース処理回路による画像信号の送信の時期を説明するためのタイミングチャートである。
【図７】第３の実施形態において、ＣＭＯＳ撮像素子による画像信号生成とインターレース処理回路による画像信号の送信の時期を説明するためのタイミングチャートである。
【図８】多チャンネル型のＣＭＯＳ撮像素子の概略構成を示すブロック図である。
【符号の説明】
【００６７】
１０  内視鏡システム
１１  モニタ
２０  内視鏡プロセッサ
２２  タイミングジェネレータ
３０、３００  画像処理ユニット
３２  色補間処理回路
３３  フレームメモリ
３４  インターレース処理回路
３５  プログレッシブ処理回路
４０  電子内視鏡
４３、４３０、４３００  ＣＭＯＳ撮像素子
４３ｏ  信号出力線
４３ｐ  画素
【図１】
2009254736.tif 000003
【図２】
2009254736.tif 000004
【図３】
2009254736.tif 000005
【図４】
2009254736.tif 000006
【図５】
2009254736.tif 000007
【図６】
2009254736.tif 000008
【図７】
2009254736.tif 000009
【図８】
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