(57)【要約】【課題】メモリアレイ領域上に信号線を配設した場合に、信号線のノイズ成分の影響により、誤動作が生じるのを防止する。【解決手段】メモリアレイ領域１１において、ビット線ＢＬ0〜ＢＬ5はＹ方向に延びており、ワード線ＷＬ0〜ＷＬ2、ソース線ＳＬ1〜ＳＬ3はＹ方向と直交するＸ方向に延びている。ビット線ＢＬ0〜ＢＬ5とワード線ＷＬ0〜ＷＬ2の各交差点に対応して、メモリセルＭＣが配置されている。電源線１８Ａは、メモリアレイ領域１１上に形成され、ビット線ＢＬ0〜ＢＬ5、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3に対して斜めに交差している。ここで、３層メタル構造が採用され、ビット線ＢＬ0〜ＢＬ5は第１メタル層で、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3は、その上層の第２メタル層で、電源線１８Ａはその上層の第３メタル層で形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体チップ上に配置され、複数のビット線と、前記複数のビット線と交差した複数のワード線と、各ビット線と各ワード線の交差点に対応して配置された複数のメモリセルとを備えたメモリアレイ領域と、
前記半導体チップ上に前記メモリアレイ領域に隣接して配置され、前記メモリセルの動作を制御する複数の制御回路と、
前記制御回路において利用される信号線と、を備え、
前記信号線は、前記メモリアレイ領域内で、前記ビット線及び前記ワード線に対して斜めに交差するように延びていることを特徴とする半導体記憶装置。
【請求項２】
前記信号線は、前記制御回路に電源電位を供給するための電源線であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記信号線は、前記制御回路に接地電位を供給するための接地線であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
半導体チップ上に配置され、複数のビット線と、前記複数のビット線と交差した複数のワード線と、各ビット線と各ワード線の交差点に対応して配置された複数のメモリセルとを備えたメモリアレイ領域と、
前記半導体チップ上に前記メモリアレイ領域に隣接して配置され、前記メモリセルの動作を制御する複数の制御回路と、
前記制御回路に電源電位を供給する電源線と、
前記制御回路に接地電位を供給する接地線と、を備え、
前記電源線及び前記接地線は、前記メモリアレイ領域内で、前記ビット線及び前記ワード線に対して斜めに交差するように延びていることを特徴とする半導体記憶装置。
【請求項５】
前記電源線及び前記接地線は、互いに交差しないように、前記メモリアレイ領域内で折り返されていること特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記接地線は、互いに交差しないように、前記メモリアレイ領域内で互いに平行に延びていること特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、メモリアレイ領域内の配線レイアウトに関する。
【背景技術】
【０００２】
近年、電気的にプログラム及び消去可能な不揮発性メモリ（EEPROM; Electrically Erasable Read Only Memory）は、携帯電話やデジタルスチルカメラなどの電子機器に広く用いられている。EEPROMは、フローティングゲートに電荷が蓄積されているか否かで２値またはそれ以上の情報を記録し、フローティングゲートの電荷の有無によるソース領域とドレイン領域との間の導通の変化によって情報を読み取る。
【０００３】
EEPROMのメモリアレイ領域内において、複数のビット線、複数のワード線、複数のソース線がそれぞれ縦方向、横方向に延びるように配線され、それらの交差点に対応して複数のメモリセルが配置されている。また、メモリアレイ領域に隣接して、メモリセルの書き込み、読み出し、消去等の動作を制御するための各種の制御回路が設けられている。
【０００４】
この種のEEPROMは特許文献１〜５に記載されている。また、DRAMにおいて、ビット線同士を交差させたビット線ツイスト方式を採用した半導体記憶装置が、特許文献６に記載されている。
【特許文献１】米国特許第５０２９１３０号
【特許文献２】米国特許第５０４５４８８号
【特許文献３】米国特許５０６７１０８号
【特許文献４】特開平１１−２７４３２９号公報
【特許文献５】特開２００５−１５９３３６号公報
【特許文献６】特開２００１−１６８３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、EEPROMやDRAM等の半導体記憶装置において、チップサイズを小さくするために、メモリアレイ領域で用いられるビット線やワード線以外の一般の信号線（上記制御回路において利用される信号線）をメモリアレイ領域上に配設することを検討した。
【０００６】
しかしながら、ビット線等は、メモリセル領域内で細長く延びているためにインピーダンスが大きいことから、信号線とビット線等の間に形成されるカップリング容量により、信号線のノイズがビット線等に乗り、半導体記憶装置の誤動作を生じやすいことが判明した。特に、ノイズ成分が多い信号線においては、その影響は大きい。
【０００７】
そこで、本発明は、メモリアレイ領域上に信号線を配設したときに、信号線のノイズの影響を抑制した信号線の配線レイアウトを提供し、半導体記憶装置のチップサイズを小さくすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の主な特徴は、以下の通りである。本発明の半導体記憶装置は、半導体チップ上に配置され、複数のビット線と、前記複数のビット線と交差した複数のワード線と、各ビット線と各ワード線の交差点に対応して配置された複数のメモリセルとを備えたメモリアレイ領域と、前記半導体チップ上に前記メモリアレイ領域に隣接して配置され、前記メモリセルの動作を制御する複数の制御回路と、前記制御回路において利用される信号線と、を備え、前記信号線は、前記メモリアレイ領域内で、前記ビット線及び前記ワード線に対して斜めに交差するように延びていることを特徴とする。
【０００９】
また、本発明の半導体記憶装置は、半導体チップ上に配置され、複数のビット線と、前記複数のビット線と交差した複数のワード線と、各ビット線と各ワード線の交差点に対応して配置された複数のメモリセルとを備えたメモリアレイ領域と、前記半導体チップ上に前記メモリアレイ領域に隣接して配置され、前記メモリセルの動作を制御する複数の制御回路と、前記制御回路に電源電位を供給する電源線と、前記制御回路に接地電位を供給する接地線と、を備え、前記電源線及び前記接地線は、前記メモリアレイ領域内で、前記ビット線及び前記ワード線に対して斜めに交差するように延びていることを特徴とする。
【発明の効果】
【００１０】
本発明の半導体記憶装置によれば、メモリアレイ領域上に信号線を配設した場合に、信号線のノイズ成分の影響により、誤動作が生じるのを防止することができる。これにより、誤動作を招くことなく、メモリアレイ領域上に信号線を自由に配設することができるので、半導体記憶装置のチップサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態による半導体記憶装置について図面を参照しながら説明する。図１は、半導体記憶装置(EEPROM)のレイアウトを示す平面図である。図２は図１のメモリアレイ領域１１の破線Ｃで囲まれた部分の拡大図である。
【００１２】
図示のように、半導体チップ１０上に、メモリアレイ領域１１が配置されている。メモリアレイ領域１１に隣接して、ロウアドレス信号に基づいて複数のワード線ＷＬiの中から１つを選択するロウデコーダ１２、カラムアドレス信号に基づいて複数のビット線ＢＬｊの中から１つを選択するカラムデコーダ１３が配置されている。また、カラムデコーダ１３に隣接して、第１アナログ回路１４が配置されている。第２アナログ回路１５は、メモリアレイ領域１１を間に挟んで、カラムデコーダ１３の反対側に配置されている。デジタル回路１６は、第１アナログ回路１４に隣接して配置されている。
【００１３】
第１アナログ回路１４は、カラムデコーダ１３によって選択されたビット線から出力されるデータをセンスするセンスアンプ、メモリセルＭＣへのデータ書き込み、データ消去に用いる高電圧を発生する高電圧発生回路（具体的には、チャージポンプ回路等）を含んでいる。第２アナログ回路１５は、前記高電圧発生回路を含んでいる。デジタル回路１６は、メモリセルＭＣへのデータ書き込み、メモリセルＭＣからのデータ読み出し及びメモリセルＭＣのデータ消去等の動作シーケンスを制御するための制御ロジック回路を含んでいる。
【００１４】
また、デジタル回路１６に隣接して半導体チップ１０の端部に、外部から電源電位ＶＤＤが印加される電源パッド１７が配置されている。第２アナログ回路１５に隣接して半導体チップ１０の端部に、外部から接地電位ＧＮＤが印加される接地パッド１９が配置されている。即ち、電源パッド１７と接地パッド１９とは間にメモリアレイ領域１１、カラムデコーダ１３、第１アナログ回路１４、第２アナログ回路１５、デジタル回路１６を挟んで、半導体チップ１０の両端部にそれぞれ配置されている。
【００１５】
そして、電源パッド１７から電源線１８Ａ（信号線の一例）が引き出されている。電源線１８Ａはカラムデコーダ１３、第１アナログ回路１４、第２アナログ回路１５、デジタル回路１６等に電源電位を供給するために配設されているが、メモリアレイ領域１１を横切って、第２アナログ回路１５まで延びている。これにより、半導体チップ１０のチップサイズを小さくすることができる。
【００１６】
図２に示すように、メモリアレイ領域１１において、ビット線ＢＬ0〜ＢＬ5はＹ方向に
延びており、ワード線ＷＬ0〜ＷＬ2、ソース線ＳＬ1〜ＳＬ3はＹ方向と直交するＸ方向に延びている。ビット線ＢＬ0〜ＢＬ5とワード線ＷＬ0〜ＷＬ2の各交差点に対応して、メモリセルＭＣが配置されている。電源線１８Ａは、メモリアレイ領域１１上に形成され、ビット線ＢＬ0〜ＢＬ5、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3に対して斜めに交差している。ここで、３層メタル構造が採用され、ビット線ＢＬ0〜ＢＬ5は第１メタル層で、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3は、その上層の第２メタル層で、電源線１８Ａはその上層の第３メタル層で形成されている。尚、図２ではメモリアレイ領域１１の一部を示しているが、メモリアレイ領域１１の全体が同様に構成されている。
【００１７】
図３は、図１のＸ−Ｘ線に沿った断面図であり、上記交差部分の具体的な断面構造を示している。図示のように、半導体基板１０１上に第１層間絶縁膜３１を介してビット線ＢＬ３が形成され、ビット線ＢＬ３上に第２層間絶縁膜３２を介して、ワード線ＷＬ0、ＷＬ1及びソース線ＳＬ0が形成され、ワード線ＷＬ0、ＷＬ1及びソース線ＳＬ0上に第３層間絶縁膜３３を介して、電源線１８Ａが形成されている。
【００１８】
電源線１８Ａとビット線ＢＬの間、電源線１８Ａとワード線の間、電源線１８Ａとソース線の間には、第３層間絶縁膜３３を介して、それぞれカップリング容量が形成されるが、上述のように、電源線１８Ａは、メモリアレイ領域１１上に形成され、ビット線、ワード線及びソース線に対して斜めに交差しているので、１本のビット線等に着目すると、ビット線等と電源線１８Ａのカップリング容量は、図４のように電源線２２をビット線ＢＬ0〜ＢＬ5と平行に配設するレイアウトに比べると、小さくすることができる。
【００１９】
即ち、図４のレイアウトでは、電源線２２は、ビット線ＢＬ1〜ＢＬ2上を完全に覆っているので、電源線２２とビット線ＢＬ1〜ＢＬ2とのカップリング容量は非常に大きい。従って、ビット線ＢＬ1〜ＢＬ2に電源線２２のノイズが乗って、誤動作を起こすおそれが大きい。これに対して、本実施形態のレイアウトでは、各ビット線に着目すると、電源線１８Ａと各ビット線とのオーバーラップの面積は均等に小さくなっているので、電源線１８Ａと各ビット線とのカップリング容量も均等に小さくなっている。
【００２０】
これにより、本実施形態によれば、電源線１８Ａのノイズ成分がカップリング容量を介して、ビット線等に乗り、EEPROMの誤動作が生じるのを防止することができる。ビット線等と電源線１８Ａのカップリング容量を最小にするためには、ビット線等と電源線１８Ａの交差する角度が４５°となるようにレイアウトを行うことが好ましい。
【００２１】
また、図５に示すように、ソース線ＳＬ0〜ＳＬ3は、ビット線ＢＬ0〜ＢＬ3と平行に配設しても良い。この場合、ソース線ＳＬ0〜ＳＬ3及びビット線ＢＬ0〜ＢＬ3は第１メタル層で形成され、ワード線ＷＬ1〜ＷＬ4は第２メタル層で形成される。
【００２２】
また、図１に示すように、接地パッド１９から引き出された接地線２０Ａ（信号線の一例）は、カラムデコーダ１３、第１アナログ回路１４、第２アナログ回路１５、デジタル回路１６等に接地電位を供給するために配設され、メモリアレイ領域１１を横切って、その反対側のデジタル回路１６まで延びている。そして、接地線２０Ａは電源線１８Ａと同様に、メモリアレイ領域１１上に配設され、ビット線、ワード線及びソース線に対して斜めに交差している。ビット線等と電源線１８Ａのカップリング容量を最小にするためには、同様に、ビット線等と接地線２０Ａの交差する角度が４５°となるようにレイアウトすることが好ましい。
【００２３】
電源線１８Ａと接地線２０Ａは、同層の配線で、例えば、第３メタル層で形成されることが好ましいが、この場合は互いに交差することはできない。もし両者が交差すると短絡してしまうからである。そこで、図１のように、電源線１８Ａと接地線２０Ａは、互いに交差しないように、メモリアレイ領域１１内で折り返されることが好ましい。すなわち、電源線１８Ａは、メモリアレイ領域１１の右下端から略中央まで斜めに延び、それから斜めに折り返して、メモリアレイ領域１１の右上端に至る。接地線２０Ａは、メモリアレイ領域１１の左上端から略中央まで斜めに延び、それから斜めに折り返して、メモリアレイ領域１１の左下端に至る。
【００２４】
さらに、図６に示すように、電源線１８Ｂと接地線２０Ｂは、折り返されることなく、互いに交差しないように、メモリアレイ領域１１内を延びていてもよい。電源線１８Ｂと接地線２０Ｂは互いに平行であることが好ましい。その他の構成は、図１と同様である。
【００２５】
以上、電源線１８Ａ，１８Ｂと接地線２０Ａ，２０Ｂのレイアウトについて説明したが、これ以外の一般の信号線を同様に配置しても良い。これは、ノイズ成分の多い信号線をメモリアレイ領域１１上に配設する場合に有効である。例えば、図１に示すように、デジタル回路１６から第２アナログ回路１５に至る、制御用の信号線２１Ａを配設する場合、電源線１８Ａ、接地線２０Ａと同様に、信号線２１Ａは、メモリアレイ領域１１を横断し、ビット線、ワード線及びソース線に対して斜めに交差する。また、図６に示すように、デジタル回路１６から第２アナログ回路１５に至る、制御用の信号線２１Ｂを配設する場合、電源線１８Ｂ、接地線２０Ｂと同様に、信号線２１Ｂは、メモリアレイ領域１１を横断し、ビット線、ワード線及びソース線に対して斜めに交差する。このような信号線２１Ａ，２１Ｂのレイアウトによれば、上述したノイズの影響の低減等の効果を得ることができる。
【００２６】
最後に、メモリセルＭＣの具体的な構成例について、図７を参照して説明する。このメモリセルＭＣは、スプリットゲート型であり、半導体基板１０１上に所定間隔を隔てて形成されたドレイン領域１１３及びソース領域１１４の間にチャネル領域１１５が形成されている。チャネル領域１１５の一部上からソース領域１１４の一部上にゲート絶縁膜１０５を介して延在するフローティングゲート１０９が形成され、該フローティングゲート１０９の上部及び側部を、トンネル絶縁膜１１０を介して被覆し、かつドレイン領域１１３の一部上に延在したコントロールゲート１１２が形成されている。
【００２７】
ドレイン領域１１３は対応するビット線ＢＬｉに接続され、ソース領域１１４は対応するワード線ＷＬｉに接続され、ソース領域１１４は対応するソース線ＳＬｉに接続されている。
【００２８】
以下に、スプリットゲート型のメモリセルＭＣの動作を述べる。先ず、データを書き込むときには、コントロールゲート１１２とソース領域１１４に前記高電圧発生回路からの高電圧を（例えばコントロールゲート１１２に2V、ソース領域１１４に12V）印加し、チャネル領域１１５に電流を流すことによりフローティングゲート１０９に熱電子を注入して蓄積させる。
【００２９】
また、データを消去するときには、ドレイン領域１１３及びソース領域１１４を接地して、コントロールゲート１１２に高電圧（例えば15V）を印加することにより、フローティングゲート１０９に蓄積されている電子をファウラー・ノルドハイムトンネル電流（Fowler-Nordheim tunneling current、以下FNトンネル電流と言う）としてコントロールゲート１１２へ引き抜く。フローティングゲート１０９の上部には突起部１０９aが形成されているので、ここに電界が集中し、より低電圧でFNトンネル電流を流すことができる。
【００３０】
尚、上記実施形態においては、EEPROMについて説明したが、本発明はこれに限らず、DRAMやマスクROM等の半導体記憶装置に広く適用することができる。また、上記実施形態においては、ビット線、ワード線に加えて、ソース線があるが、半導体記憶装置の種類によっては、ソース線が存在しないものもあり、本発明はそのような半導体記憶装置にも適用することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態による半導体記憶装置の平面図である。
【図２】メモリアレイ領域の部分拡大図である。
【図３】図２のＸ−Ｘ線における断面図である。
【図４】対比例によるメモリアレイ領域の部分拡大図である。
【図５】メモリアレイ領域の部分拡大図である。
【図６】本発明の実施形態による半導体記憶装置の平面図である。
【図７】スプリットゲート型のメモリセルを示す断面図である。
【符号の説明】
【００３２】
１０  半導体チップ      １１  メモリアレイ領域      １２  ロウデコーダ
１３  カラムデコーダ      １４  第１アナログ回路      １５  第２アナログ回路
１６  デジタル回路      １７  接地パッド              １８Ａ，１８Ｂ  電源線
１９  接地パッド      ２０Ａ，２０Ｂ  接地線      ２１Ａ，２１Ｂ  信号線
ＢＬ0〜ＢＬ5  ビット線      ＷＬ0〜ＷＬ3  ワード線  
ＳＬ0〜ＳＬ3  ソース線
３１  第１層間絶縁膜      ３２  第２層間絶縁膜      ３３  第３層間絶縁膜
１０１  半導体基板      １０５  ゲート絶縁膜    
１０９  フローティングゲート      １０９ａ  突起部      １１０  トンネル絶縁膜
１１２  コントロールゲート      １１３  ドレイン領域
１１４  ソース領域      １１５  チャネル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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