(57)【要約】【課題】ＭＩＳトランジスタを有する半導体装置の性能を向上させる。【解決手段】シリコン基板１の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域ｓｄｎ，ｓｄｐと、その側壁を覆う側壁絶縁膜ＩＳと、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面上に、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥと、ゲート電極ＧＥの側方下部からソース・ドレイン領域ｓｄｎ，ｓｄｐの側方下部に渡って形成されたエクステンション領域ｅｘｎ，ｅｘｐとを有する半導体装置であって、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁は順テーパ状の傾斜を有しており、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥと隣り合う方の側壁は、順テーパ状の傾斜を有している。【選択図】図１
2009302317.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に所定の距離を隔てて配置された、半導体層からなる一対のソース・ドレイン領域と、
（ｂ）前記ソース・ドレイン領域の側壁に隣接して配置された側壁絶縁膜と、
（ｃ）前記半導体基板の主面上のうち、一対の前記ソース・ドレイン領域の間であって、前記側壁絶縁膜に平面的に挟まれた位置に、ゲート絶縁膜を隔てて配置されたゲート電極と、
（ｄ）前記半導体基板の主面内のうち、前記ゲート電極の側方下部の位置から、前記ソース・ドレイン領域の端部に平面的に重なる位置に達する領域に形成された、第１半導体領域とを有し、
前記第１半導体領域は、前記ソース・ドレイン領域と電気的に接続するようにして形成され、
前記第１半導体領域の不純物濃度は、前記ソース・ドレイン領域の不純物濃度よりも低く、
前記ソース・ドレイン領域の側壁は、端部に近付くほど前記半導体基板からの高さが低くなるような、順テーパ状の傾斜を有しており、
前記側壁絶縁膜の側壁のうち、前記ゲート絶縁膜および前記ゲート電極に隣り合う方の側壁は、順テーパ状の傾斜を有していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の主面は、一対の前記ソース・ドレイン領域の間であって、前記側壁絶縁膜に平面的に挟まれた位置に、他の領域の前記半導体基板の主面よりも低い、溝状のリセス部を有し、
前記ゲート絶縁膜および前記ゲート電極は、前記リセス部を覆うようにして形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記ゲート絶縁膜の比誘電率は、酸化シリコンよりも高いことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記ゲート電極は、窒化チタン、窒化モリブデン、または、ハフニウムシリサイドを主体とする導体膜からなることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ソース・ドレイン領域は、シリコンとゲルマニウムとの混晶を主体とする前記半導体層からなることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記ソース・ドレイン領域は、その表面側の一部または全部が、金属シリサイド層により形成されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記側壁絶縁膜は、下層から順に、第１側壁絶縁膜および第２側壁絶縁膜とからなる積層構造を有し、
前記第１側壁絶縁膜の比誘電率は、前記第２側壁絶縁膜の比誘電率と同等か、それよりも低いことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記半導体基板は、前記主面側から順に、ＳＯＩ層、埋め込み絶縁層、および、支持基板を有し、
前記（ａ）〜（ｄ）の構成は、前記半導体基板のＳＯＩ層に形成されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記半導体基板のＳＯＩ層の厚さは、４〜１００ｎｍであることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記半導体基板の埋め込み絶縁層の厚さは、３〜５０ｎｍであることを特徴とする半導体装置。
【請求項１１】
（ａ）半導体基板の主面上に、所定の距離を隔てて配置された、半導体層からなる一対のソース・ドレイン領域を形成する工程と、
（ｂ）一対の前記ソース・ドレイン領域の側壁に隣接するようにして、側壁絶縁膜を形成する工程と、
（ｃ）前記半導体基板の主面上のうち、一対の前記ソース・ドレイン領域の間であって、前記側壁絶縁膜に平面的に挟まれた位置に、順に、第１絶縁膜からなるゲート絶縁膜および第１導体膜からなるゲート電極を形成する工程とを有し、
前記（ａ）工程では、前記ソース・ドレイン領域の側壁は、端部に近付くほど前記半導体基板からの高さが低くなるような順テーパの傾斜を有するようにして、前記ソース・ドレイン領域を形成し、
前記（ｂ）工程では、前記側壁絶縁膜の側壁のうち、前記ゲート絶縁膜および前記ゲート電極に隣り合う方の側壁は、順テーパ状の傾斜を有するようにして、前記側壁絶縁膜を形成し、
前記（ｃ）工程では、前記半導体基板の主面を一体的に覆うようにして順に形成した前記第１絶縁膜および前記第１導体膜を、前記側壁絶縁膜に平面的に挟まれた位置に残し、他を除去することで、前記ゲート電極および前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ａ）工程の前に、更に、
（ｄ）前記半導体基板の主面に、ダミーゲート電極を形成する工程と、
（ｅ）前記ダミーゲート電極の側壁およびその側方下部の前記半導体基板を覆うようにして、第１ダミー側壁絶縁膜を形成する工程とを有し、
前記（ａ）工程の後、前記（ｂ）工程の前に、更に、
（ｆ）前記第１ダミー側壁絶縁膜を除去する工程と、
（ｇ）前記半導体基板の主面内のうち、前記ダミーゲート電極の側方下部の位置から、前記ソース・ドレイン領域の端部に平面的に重なる位置に達する領域に、前記ソース・ドレイン領域と電気的に接続し、かつ、前記ソース・ドレイン領域よりも不純物濃度の低い第１半導体領域を形成する工程と、
（ｈ）前記ダミーゲート電極を除去する工程とを有し、
前記（ａ）工程では、前記半導体基板の主面のうち、前記ダミーゲート電極および前記第１ダミー側壁絶縁膜に覆われていない領域に前記半導体層を積み上げることで、前記ソース・ドレイン領域を形成し、
前記（ｇ）工程では、前記ダミーゲート電極および前記ソース・ドレイン領域をイオン注入マスクとして、前記半導体基板の主面にイオン注入を施し、その後、熱処理を施すことで前記第１半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｂ）工程の後、前記（ｃ）工程の前に、更に、
（ｉ）前記半導体基板の主面のうち、一対の前記ソース・ドレイン領域の間であって、前記側壁絶縁膜に平面的に挟まれた位置に、他の領域の前記半導体基板の主面よりも低い、溝状のリセス部を形成する工程を有し、
前記（ｃ）工程では、前記半導体基板の前記リセス部を覆うようにして、前記ゲート絶縁膜および前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｉ）工程は、
（ｉ１）前記半導体基板の主面のうち、前記側壁絶縁膜に平面的に挟まれた位置の前記半導体基板の主面およびその主面内部の領域に酸化膜を形成する工程と、
（ｉ２）前記酸化膜を除去することで、当該領域に溝状の前記リセス部を形成する工程とを有し、
前記（ｉ２）工程では、ウェットエッチングによって、前記リセス部を除去することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程では、エッチングによって、前記側壁絶縁膜に平面的に挟まれた位置以外の、前記第１導体膜および前記第１絶縁膜を除去することで、前記ゲート電極および前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１絶縁膜として、酸化シリコンよりも比誘電率の高い絶縁膜を用いて、前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１導体膜として、窒化チタン、窒化モリブデン、または、ハフニウムシリサイドを主体とする導体膜を用いて、前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ａ）工程では、シリコンとゲルマニウムとの混晶を主体とする前記半導体層を積み上げることで、前記ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｃ）工程の後に、更に、
（ｊ）前記ソース・ドレイン領域の表面側の一部または全部を、金属シリサイド化することで、前記ソース・ドレイン領域の一部または全部に、金属シリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記側壁絶縁膜として、下層から順に、第１側壁絶縁膜および第２側壁絶縁膜とからなる積層構造を形成し、
前記第１側壁絶縁膜の比誘電率は、前記第２側壁絶縁膜の比誘電率と同等か、それよりも低くなるようにして、前記側壁絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記半導体基板は、前記主面側から順に、ＳＯＩ層、埋め込み絶縁層、および、支持基板を有し、
前記（ａ）〜（ｊ）工程は、前記半導体基板のＳＯＩ層に施す工程であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記半導体基板のＳＯＩ層の厚さは、４〜１００ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記半導体基板の埋め込み絶縁層の厚さは、３〜５０ｎｍであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、ゲート長を短くすることで高性能化されたＭＩＳトランジスタを備える半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
デジタル家電用マイコンやパーソナルコンピュータなどに用いられる大規模集積回路（Large Scale Integrated Circuit：ＬＳＩ）や、移動体通信端末に用いられるアナログ高周波用電子部品（例えば、送信用アンプ、受信用集積回路など）には、高速化、低消費電力化、多機能化、または、低コスト化などといった高性能化が求められている。集積回路を構成する電子素子として、例えば、シリコン（Ｓｉ）電界効果型トランジスタ（Field Effect Transistor：ＦＥＴともいう）においては、これまで、フォトリソグラフィ技術を駆使し、主にゲート長を短縮化することによって、素子の高性能化（電流駆動力の向上、消費電力の低減）が実現されてきた。
【０００３】
しかしながら、ゲート長が１００ｎｍ以下のＭＩＳ（Metal Insulator Semiconductor）型の電界効果型トランジスタ（以下、単にＭＩＳトランジスタ）においては、性能向上率が飽和（または減少）してしまう。これは、ゲート絶縁膜の薄膜化に伴うゲートリーク電流の増加と、多結晶シリコン（ポリシリコンともいう）ゲート電極の空乏化に伴う等価酸化膜厚（Equivalent Oxide Thickness：ＥＯＴ）の薄膜化限界が最たる原因となっている。この課題を解決するために、酸化シリコン（ＳｉＯ２）ゲート絶縁膜を高誘電率（ｈｉｇｈ−Ｋ）ゲート絶縁膜に置き換え、また、ポリシリコンゲート電極を金属ゲート（メタルゲート）電極に置き換えることで、ＭＩＳトランジスタの性能向上を図る技術がある。
【０００４】
ゲートにｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極を適用することで、酸化シリコン膜と同じ等価酸化膜厚を得るための、ゲート絶縁膜の物理膜厚を厚くできる。これにより、ゲートリーク電流を低減でき、また、ゲート空乏化を抑制できるので、駆動電流を向上させることができる。しかしながら、これらｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極となる材料は、酸化シリコンやポリシリコンと比べて熱耐性が低い。このため、製造工程中に作用するプロセス熱により相変化し、ゲートリーク電流の増大や、フラットバンド電圧の変化等のデバイス特性の劣化を招く。従って、ｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極材料にかかる熱負荷が、より少ないデバイス形成プロセスが必要になる。
【０００５】
例えば、特開２００１−０６８５６３号公報（特許文献１）には、ｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極に熱負荷をかけずにＭＩＳトランジスタを形成する技術として、ダマシンゲートプロセス技術が開示されている。
【０００６】
また、例えば、特開２００６−１９０８２１（特許文献２）、特開２００７−０７３６９５号公報（特許文献３）、および、特開２００７−０８８０４６号公報（特許文献４）には、基板上にソース・ドレイン領域を積み上げた後、ダミーゲートに対して側壁膜を形成し、ダミーゲートを除去した部分に、ｈｉｇｈ−Ｋゲート絶縁膜およびメタルゲート電極の材料を埋め込む技術が開示されている。また、この特許文献２〜４には、積み上げソース・ドレイン領域に直接ゲート絶縁膜を形成する方法も開示されている。
【０００７】
また、例えば「２００３年シンポジウムオンＶＬＳＩテクノロジー（2003 Symposium on VLSI Technology）」、ｐ．１１〜１２（非特許文献１）には、トランジスタのチャネル領域にリセス構造を適用する技術が開示されている。
【特許文献１】特開２００１−０６８５６３号公報
【特許文献２】特開２００６−１９０８２１号公報
【特許文献３】特開２００７−０７３６９５号公報
【特許文献４】特開２００７−０８８０４６号公報
【非特許文献１】「２００３年シンポジウムオンＶＬＳＩテクノロジー（2003 Symposium on VLSI Technology）」、ｐ．１１〜１２
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者らが検討したダマシンゲートプロセスでは、ソース・ドレイン領域に注入した不純物を活性化するための熱処理（アニール）の後に、ｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極を形成する。従って、ｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極への熱負荷を低減できる。これにより、ｈｉｇｈ−Ｋゲート絶縁膜の相変化を抑制し、ゲートリーク電流の増大やフラットバンド電圧の変化等のデバイス特性の劣化を防ぐことができる。
【０００９】
しかしながら、本発明者らの更なる検討により、上記のダマシンゲートプロセス技術は、以下に記すような課題を有することが明らかになった。
【００１０】
本発明者らが検討した加工技術によれば、ゲート幅の最小加工寸法は、液浸ＡｒＦを用いても、ゲート長３２ｎｍ程度である。即ち、ダマシンゲートプロセスで形成できるダミーゲート電極の寸法は、ゲート長にして３２ｎｍ以上となる。
【００１１】
また、本発明者らの検討によれば、３２ｎｍ程度のゲート長のダミーゲートにおいて、ライナー膜による応力を印加するのに必要な高さは１００ｎｍ程度である。つまり、ダミーゲートを良好な形状に加工し、かつライナー膜の応力を正常に作用させるには、アスペクト比が３以上のダミーゲートとする必要がある。Ｈｉｇｈ−Ｋゲート絶縁膜およびメタルゲート電極となる材料は、上記の通り、ダミーゲートを除去した後の溝に埋め込むことになる。即ち、本発明者らが検討したダマシンゲートプロセス技術によれば、ｈｉｇｈ−Ｋゲート絶縁膜およびメタルゲート電極となる材料は、アスペクト比が３以上の深い溝に埋め込まなければならない。
【００１２】
例えば、ゲート長３２ｎｍのＭＩＳトランジスタを形成する場合、良好な特性を得るために必要なｈｉｇｈ−Ｋゲート、および、メタルゲート電極の物理膜厚は、それぞれ、２〜３ｎｍ、および、１０ｎｍ程度で、合計１３ｎｍである。Ｈｉｇｈ−Ｋゲート絶縁膜やメタルゲート電極を溝に埋め込む場合は、まず、これらの材料を半導体基板全体に堆積することで溝を埋め込む。そして、本発明者らの検討によれば、このようなアスペクト比が３以上である溝を埋め込むと、ゲート下端部に空洞（ボイド）ができることが分かった。このようなボイドの発生は、オン／オフ特性などといったＭＩＳトランジスタの特性を劣化させる原因となる。本発明者らの更なる検討によれば、上記のようなダマシンゲートプロセスを用いて、上記の膜厚のｈｉｇｈ−Ｋゲート絶縁膜とメタルゲート電極とを形成する場合、ゲート長４５ｎｍ程度以下から、ゲート下端部の空洞の発生が顕著になることが分かった。
【００１３】
また、ソース・ドレイン領域を積み上げた後にダミーゲートを除去し、ｈｉｇｈ−Ｋゲート絶縁膜とメタルゲート電極とを形成するプロセスの場合には、以下のような課題を有することが分かった。ソース・ドレイン領域の積み上げ部に直接ゲート絶縁膜を形成すると、ゲート電極とソース・ドレイン領域とは、非常に薄いｈｉｇｈ−Ｋゲート絶縁膜のみで隔てられた構造となる。その結果、ゲート電極とソース・ドレイン領域との間に、ゲート絶縁膜と同等の寄生容量が発生する。このような寄生容量が生じることは、回路動作の更なる高速化にとって妨げとなる。
【００１４】
以上のように、本発明者らの検討したダマシンゲート技術は、ｈｉｇｈ−Ｋゲート絶縁膜とメタルゲート電極とを用いたＭＩＳトランジスタを形成する方法として好適である。その一方で、よりゲート長の短いＭＩＳトランジスタを、ボイドのような空洞を発生させることなく形成し、より高性能な半導体装置を実現するためには、上記のダマシンゲート技術の更なる改良が必要であることが、本発明者らの更なる検討によって明らかになった。
【００１５】
そこで、本発明の目的は、ＭＩＳトランジスタを有する半導体装置の性能を向上させる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願においては複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１８】
半導体基板の主面上に半導体層を積み上げて形成された一対のソース・ドレイン領域と、その側壁を覆う側壁絶縁膜と、側壁絶縁膜に平面的に挟まれた位置の半導体基板の主面上に、ゲート絶縁膜を隔てて配置されたゲート電極と、ゲート電極の側方下部からソース・ドレイン領域の側方下部に渡って形成された第１半導体領域とを有する半導体装置であって、ソース・ドレイン領域の側壁は順テーパ状の傾斜を有しており、側壁絶縁膜の側壁のうち、ゲート絶縁膜およびゲート電極と隣り合う方の側壁は、順テーパ状の傾斜を有している。
【発明の効果】
【００１９】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２０】
即ち、不揮発性半導体記憶装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２１】
本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本実施の形態１の半導体装置およびその製造方法を、図１〜図２１を用いて詳しく説明する。
【００２３】
まず、図１を用いて、本実施の形態１の半導体装置の構成に関して説明する。図１には、本実施の形態１の半導体装置の要部断面図を示している。本実施の形態１の半導体装置は、シリコン基板（半導体基板）１上に形成された、ｎチャネル型ＭＩＳトランジスタＱｎ（以下、単にｎ型ＭＩＳトランジスタＱｎ）、および、ｐチャネル型ＭＩＳトランジスタＱｐ（以下、単にｐ型ＭＩＳトランジスタＱｐ）を有している。ここで、ｎ型とは、多数キャリアが電子であるような半導体領域の導電型または導電状態を表し、ｐ型とは、多数キャリアが正孔（ホールともいう）であるような半導体領域の導電型または導電状態を表す。なお、シリコン基板１の導電型は、ｐ型であってもｎ型であっても良い。
【００２４】
ｎ型ＭＩＳトランジスタＱｎは、シリコン基板１の主面に形成されたｐ型の半導体領域であるｐウェルｐｗ内に配置されている。ｐ型ＭＩＳトランジスタＱｐは、シリコン基板１の主面に形成されたｎ型の半導体領域であるｎウェルｎｗ内に配置されている。これらは、シリコン基板１の主面上に形成された分離部２によって規定された、活性領域（アクティブ領域ともいう）に配置されている。分離部２は、浅溝に酸化シリコンを主体とする絶縁膜を埋め込んだ、所謂ＳＴＩ（Shallow Trench Isolation）構造である。図では、ｎ型ＭＩＳトランジスタＱｎとｐ型ＭＩＳトランジスタＱｐとは、分離部２を隔てて隣り合って配置されたｐウェルｐｗとｎウェルｎｗとに形成された場合を示しているが、この限りではない。
【００２５】
以下では、本実施の形態１の半導体装置が有するｎ型ＭＩＳトランジスタＱｎの構成を詳しく説明する。本実施の形態１のｎ型ＭＩＳトランジスタＱｎは、以下の構成を有する。
【００２６】
本実施の形態１のｎ型ＭＩＳトランジスタＱｎは、シリコン基板１のｐウェルｐｗの主面上に積み上げるようにして形成された、ｎ型の半導体層からなる一対のｎ型ソース・ドレイン領域（ソース・ドレイン領域）ｓｄｎを有する。一対のｎ型ソース・ドレイン領域ｓｄｎは、シリコン基板１の主面上に所定の距離を隔てて配置されている。
【００２７】
ここで、本実施の形態１のｎ型ソース・ドレイン領域ｓｄｎは、その側壁が以下のような形状を有している。ｎ型ソース・ドレイン領域ｓｄｎの側壁は、所謂順テーパ状の傾斜を有している。即ち、その側壁は、端部に近付くほどシリコン基板１の主面からの高さが低くなるような形状となっている。
【００２８】
また、本実施の形態１のｎ型ＭＩＳトランジスタＱｎは、ｎ型ソース・ドレイン領域ｓｄｎの側壁に隣接して配置された、スペーサ状の側壁絶縁膜ＩＳを有する。
【００２９】
ここで、本実施の形態１の側壁絶縁膜ＩＳは、そのｎ型ソース・ドレイン領域ｓｄｎに隣接しない方の側壁が、以下のような形状を有している。即ち、側壁絶縁膜ＩＳのｎ型ソース・ドレイン領域ｓｄｎに隣接しない方の側壁は、端部に近付くほどシリコン基板１の主面からの高さが低くなるような、所謂順テーパ状となっている。ここで、上記の、側壁絶縁膜ＩＳにおけるｎ型ソース・ドレイン領域ｓｄｎに隣接しない方の側壁とは、後に説明するゲート絶縁膜ＩＧおよびゲート電極ＧＥに隣り合う方の側壁である。また、図では、側壁絶縁膜ＩＳの当該側壁面は曲面であり、その断面は上に凸の弧状であるように示しているが、当該側壁面は平面であっても良い。
【００３０】
上記のように、ｎ型ソース・ドレイン領域ｓｄｎや側壁絶縁膜ＩＳが順テーパ状の傾斜を有していることの効果は、後に詳しく説明する。
【００３１】
なお、側壁絶縁膜ＩＳは、第１側壁絶縁膜ＩＳ１と第２側壁絶縁膜ＩＳ２との積層構造となっていても良い。この場合、第１側壁絶縁膜ＩＳ１は、ｎ型ソース・ドレイン領域ｓｄｎの側壁から、その側方下部のシリコン基板１の主面に渡って、比較して薄く覆うように形成されている。第２側壁絶縁膜ＩＳ２は、比較して薄い第１側壁絶縁膜を覆うように、比較して厚く形成されている。即ち、側壁絶縁膜ＩＳは、ｎ型ソース・ドレイン領域ｓｄｎに近い方から順に形成された、第１側壁絶縁膜ＩＳ１と第２側壁絶縁膜ＩＳ２とを有している。例えば、第１側壁絶縁膜ＩＳ１は酸化シリコンを主体とする絶縁膜で形成され、第２側壁絶縁膜ＩＳ２は、窒化シリコンを主体とする絶縁膜で形成されている。
【００３２】
また、本実施の形態１のｎ型ＭＩＳトランジスタＱｎは、シリコン基板１の主面上において、ゲート絶縁膜ＩＧを隔てて配置されたゲート電極ＧＥを有する。ゲート電極ＧＥは、シリコン基板１の主面上のうち、一対のｎ型ソース・ドレイン領域ｓｄｎの間であって、側壁絶縁膜ＩＳに平面的に挟まれた位置に配置されている。ゲート絶縁膜ＩＧは、側壁絶縁膜ＩＳとゲート電極ＧＥとの境界から、シリコン基板１とゲート電極ＧＥとの境界に渡って、それぞれ両者を隔てるようにして一体的に形成されている。
【００３３】
ここで、上記では、側壁絶縁膜ＩＳの側壁のうち、ｎ型ソース・ドレイン領域ｓｄｎに隣接しない方の側壁が順テーパ形状を有すると説明した。これは、言い換えれば、側壁絶縁膜ＩＳの側壁のうち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥに隣り合う方の側壁が、順テーパ状の傾斜を有していることと同義である。
【００３４】
また、本実施の形態１のｎ型ＭＩＳトランジスタＱｎは、シリコン基板１の主面内に形成されたｎ型の半導体領域である、ｎ型エクステンション領域（第１半導体領域）ｅｘｎを有する。ｎ型エクステンション領域ｅｘｎは、シリコン基板１の主面内のうち、ゲート電極ＧＥの側方下部の位置から、ｎ型ソース・ドレイン領域ｓｄｎの端部に平面的に重なる位置に達する領域に渡って形成されている。ｎ型エクステンション領域ｓｄｎとｎ型ソース・ドレイン領域ｓｄｎとは同じｎ型の導電型であり、上記の互いに平面的に重なる位置において電気的に接続されている。
【００３５】
このようなｎ型エクステンション領域は、ゲート電極ＧＥ下のシリコン基板１表面であるチャネル領域と、ｎ型ソース・ドレイン領域ｓｄｎとの間で、キャリアを円滑に授受するために形成されている。従って、ｎ型エクステンション領域ｅｘｎのｎ型不純物濃度は、ｎ型ＭＩＳトランジスタＱｎに要求される特性に応じて決まる。通常、ｎ型エクステンション領域ｅｘｎのｎ型不純物濃度は、ｎ型ソース・ドレイン領域ｓｄｎのｎ型不純物濃度よりも低い。
【００３６】
上記の構成を有するｎ型ＭＩＳトランジスタＱｎは、シリコン基板１上において層間絶縁膜ＩＬで覆われ、層間絶縁膜ＩＬ中に形成されたコンタクトプラグＣＰを介して、層間絶縁膜ＩＬ上に形成された配線層ＭＬに電気的に接続している。より具体的には、ｎ型ＭＩＳトランジスタＱｎのｎ型ソース・ドレイン領域ｓｄｎやゲート電極ＧＥには導電性のコンタクトプラグＣＰが電気的に接続されており、配線層ＭＬを通じて、外部から電気的に導通し得る構造となっている。これらの層間絶縁膜ＩＬ、コンタクトプラグＣＰ、および、配線層ＭＬからなる配線構造は更に上層にも同様に形成され、多層配線構造を有していても良い。
【００３７】
以上が、本実施の形態１の半導体装置が有するｎ型ＭＩＳトランジスタＱｎおよび配線構造の基本的な構成である。以下では、当該ｎ型ＭＩＳトランジスタＱｎが上記のような構成であることの効果に関し、詳しく説明する。
【００３８】
本実施の形態１の半導体装置が有するｎ型ＭＩＳトランジスタＱｎでは、上記のようなゲート構造とすることで、以下のような効果をもたらす。即ち、順テーパ状の側壁絶縁膜ＩＳの内側に配置されたゲート電極ＧＥとすることで、最小加工寸法よりもゲート長の短いゲート電極ＧＥを有したｎ型ＭＩＳトランジスタＱｎを実現できる。ゲート長とは、ゲート電極ＧＥのうち、シリコン基板１と向かい合う底部の領域の寸法であり、特に、キャリアの移動方向に沿った方向に見た長さである。言い換えれば、ゲート電極ＧＥの側方下部に配置されたｎ型エクステンション領域ｅｘｎ間の距離とほぼ等しい。より具体的には、本実施の形態１のｎ型ＭＩＳトランジスタＱｎは、ゲート長が３２ｎｍ以下のゲート電極ＧＥを有している。
【００３９】
更に、本実施の形態１のゲート電極ＧＥは、上記のように短いゲート長を有していても、ボイドのような空洞を持たない。以上のように、本実施の形態１によれば、オン／オフ特性などといったＭＩＳトランジスタの特性を劣化させること無く、ＭＩＳトランジスタのゲート長をより短くすることができる。結果として、ＭＩＳトランジスタを有する半導体装置の性能を向上させることができる。
【００４０】
以上のような本実施の形態１のｎ型ＭＩＳトランジスタＱｎが発現し得る効果のうち、製法上の特長によってもたらされるものに関しては、後の製造方法の説明とともに詳しく説明する。
【００４１】
また、本実施の形態１の半導体装置が有するｎ型ＭＩＳトランジスタＱｎは、上記のような基本的な構成に加え、以下のような構成を有している方が、より好ましい。
【００４２】
ゲート絶縁膜ＩＧを形成する絶縁性材料は、酸化シリコンを主体とする絶縁膜であっても良いが、酸化シリコンよりも比誘電率の高い、所謂ｈｉｇｈ−Ｋ絶縁膜である方が、より好ましい。酸化シリコンよりも比誘電率の高いゲート絶縁膜ＩＧとして、例えば、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉｘＮｙ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、または、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）を主体とする絶縁膜がある。このようなｈｉｇｈ−Ｋ材料によってゲート絶縁膜ＩＧを形成することで、等価酸化膜厚を減少させることができる。即ち、酸化シリコン膜を用いた場合と比較して、ゲート絶縁膜ＩＧの物理膜厚を厚くしても同等の電界効果をもたらすことができる。これにより、上記のような効果を有する本実施の形態１のｎ型ＭＩＳトランジスタＱｎにおいて、リーク電流を低減できる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【００４３】
また、ゲート電極ＧＥを形成する導電性材料は、不純物を含むポリシリコンを主体とする導体膜であっても良いが、窒化チタン（ＴｉＮ）、窒化モリブデン（ＭｏＮ）、または、ハフニウムシリサイド（ＨｆＳｉ）などを主体とする導体膜を用いた所謂メタルゲート電極材料である方が、より好ましい。なぜなら、このようなメタルゲート電極材料によってゲート電極ＧＥを形成することで、ポリシリコン膜を用いた場合よりも、空乏化し難いゲート電極ＧＥとすることができるからである。これにより、上記のような効果を有する本実施の形態１のｎ型ＭＩＳトランジスタＱｎにおいて、駆動電流を向上させることができる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【００４４】
また、ｎ型ソース・ドレイン領域ｓｄｎは、ｎ型となる不純物を含んだシリコンを主体とする半導体層であっても良いが、シリコンとゲルマニウム（Ｇｅ）との混晶を主体とする半導体層であるほうが、より好ましい。なぜなら、後に詳しく説明するように、シリコン基板１上に新たに積み上げることで形成されるｎ型ソース・ドレイン領域シリコンｓｄｎを、シリコンとゲルマニウムとの混晶とすることで、シリコンの単結晶からなるチャネル領域に応力を作用させることができる。このようなチャネル領域への応力は、チャネル移動度（チャネル領域におけるキャリア移動度）を向上させる効果がある。これにより、上記のような効果を有する本実施の形態１のｎ型ＭＩＳトランジスタＱｎにおいて、駆動電流をより向上させることができる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【００４５】
また、ｎ型ソース・ドレイン領域ｓｄｎは、上記のようなシリコン、またはシリコンとゲルマニウムとの混晶からなる半導体層であっても良いが、その表面側の一部または全部が、金属シリサイド層ｓｃによって形成されている方が、より好ましい。なぜなら、ｎ型ソース・ドレイン領域ｓｄｎの表面に半導体層よりも抵抗値の低い金属シリサイド層ｓｃを設けることで、コンタクトプラグＣＰとのオーミック接続が実現できるからである。これにより、上記のような効果を有する本実施の形態１のｎ型ＭＩＳトランジスタＱｎにおいて、駆動電流をより向上させることができる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【００４６】
ここで、ｎ型ソース・ドレイン領域ｓｄｎの一部が金属シリサイド層ｓｃによって形成された構造とした場合、ｎ型ソース・ドレイン領域ｓｄｎにおいては、金属シリサイド層ｓｃ以外の領域がｎ型の半導体層となる。ｎ型ソース・ドレイン領域として形成される上記の金属シリサイド層ｓｃとしては、例えば、コバルトシリサイド、ニッケルシリサイド、白金シリサイド、タングステンシリサイド、または、モリブデンシリサイドを主体とする金属シリサイド層ｓｃなどがある。なお、図では、ｎ型ソース・ドレイン領域ｓｄｎの全部が金属シリサイド層ｓｃによって形成された場合を示している。
【００４７】
また、ｎ型ソース・ドレイン領域ｓｄｎの側壁を覆う側壁絶縁膜ＩＳは、単一層の絶縁膜で形成されていても良いが、上述のように、下層から、第１側壁絶縁膜ＩＳ１と第２側壁絶縁膜ＩＳ２とを有する２層の積層構造で形成されていても良い。この場合、特に、第１側壁絶縁膜ＩＳ１の比誘電率は、第２側壁絶縁膜ＩＳ２の比誘電率と同等か、それよりも低い方が、より好ましい。なぜなら、このような構造とすることで、ｎ型ＭＩＳトランジスタＱｎの駆動電流をより向上できるからである。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。上記では、このような第１側壁絶縁膜ＩＳ１および第２側壁絶縁膜ＩＳ２の組み合わせの一例として、それぞれ、酸化シリコン膜および窒化シリコン膜を適用した構造を示した。一方、本実施の形態１の半導体装置では、これらの材料に限定されるものではなく、例えば、酸窒化シリコン、酸化タンタル、酸化チタン、または、酸化アルミニウムなどを主体とする絶縁膜の中から、上記の条件に合うものを組み合わせて、側壁絶縁膜ＩＳとして適用しても良い。
【００４８】
以上では、本実施の形態１の半導体装置が有するｎ型ＭＩＳトランジスタＱｎの構成について詳しく説明した。一方、前述のように、本実施の形態１の半導体装置は、同一のシリコン基板１上のうちのｎウェルｎｗに形成された、ｐ型ＭＩＳトランジスタＱｐを有していても良い。
【００４９】
ｐ型ＭＩＳトランジスタＱｐは、ｎ型ＭＩＳトランジスタを構成する半導体層（または半導体領域）においては極性が逆であり、他は同様であるような構成を有する。より具体的には、ｐ型ＭＩＳトランジスタＱｐは、ｎ型ＭＩＳトランジスタＱｎと同様の構成のゲート絶縁膜ＩＧ、ゲート電極ＧＥ、および、側壁絶縁膜ＩＳを有する。また、ｐ型ＭＩＳトランジスタＱｐは、ｎ型ＭＩＳトランジスタＱｎのｎ型ソース・ドレイン領域ｓｄｎおよびｎ型エクステンション領域ｅｘｎとは極性が逆であり、かつ、同様の形状の、ｐ型ソース・ドレイン領域（ソース・ドレイン領域）ｓｄｐおよびｐ型エクステンション領域（第１半導体領域）ｅｘｐを有する。そして、ｐ型ＭＩＳトランジスタＱｐは、ｎ型ＭＩＳトランジスタＱｎと同様の配線構造（層間絶縁膜ＩＬ、コンタクトプラグＣＰ、配線層ＭＬ）によって、外部との電気的な導通が可能となっている。
【００５０】
ｎ型ＭＩＳトランジスタＱｎにおいて、上記で説明したような、その構成がもたらす効果については、ｐ型ＭＩＳトランジスタＱｐの同様の構成においても、同様の効果を有する。
【００５１】
なお、図中に示すように、本実施の形態１の半導体装置は、一対のｎ型ソース・ドレイン領域ｓｄｎの側壁のうち、互いに向かい合っていない側の側壁にも、側壁絶縁膜ＩＳが形成され、また、互いに向かい合っていない側の側方下部のシリコン基板１にも、ｎ型エクステンション領域ｅｘｎが形成されている。これらは、本実施の形態１の半導体装置における必須の構成要素ではなく、製造工程上形成される構成である。ｐ型ＭＩＳトランジスタＱｐにおける側壁絶縁膜ＩＳおよびｐ型エクステンション領域ｅｘｐに関しても同様である。
【００５２】
次に、本実施の形態１の半導体装置の製造方法について、図２〜図１９を用いて詳しく説明する。なお、以下の工程によって形成される構成において、上記で説明したものと同様の構成に関しては同様の効果を有するものとし、ここでの重複した説明は省略する。
【００５３】
まず、図２に示すように、シリコン基板１の主面に、ｐウェルｐｗ、ｎウェルｎｗ、および、ＳＴＩ構造の分離部２を形成する。
【００５４】
ｐウェルｐｗとｎウェルｎｗとは、イオン注入法により、不純物を注入し、これを熱処理によって活性化および拡散させることで形成する。異なる領域に異なる導電型となる不純物を注入するときは、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜（図示しない）を形成し、これをイオン注入マスクとして、不純物イオンを打ち分ける。また、不純物の活性化および拡散のための熱処理は、他の工程で必要となる熱処理と共通して施しても良い。これにより、工程数を削減できる。以後、種々の導電型を有する半導体領域を形成する方法は同様とする。
【００５５】
ＳＴＩ構造の分離部２は、シリコン基板１の所定の領域に、異方性エッチング法によって浅い溝を形成し、その内部を酸化シリコンによって埋め込むようにして形成する。分離部２は、シリコン基板１の主面上に、種々の素子を形成するアクティブ領域を規定するために形成する。
【００５６】
次に、図３に示すように、シリコン基板１の主面上において、ｐウェルｐｗおよびｎウェルｎｗの両領域の主面上に、ダミーゲート絶縁膜Ｄ１を介してダミーゲート電極Ｄ２を形成する。これらは、以下のような方法によって形成する。
【００５７】
まず、シリコン基板１の主面上を熱酸化法などによって酸化することで、後にダミーゲート絶縁膜Ｄ１となる膜状の酸化シリコン膜を形成する。その後、当該酸化シリコン膜を覆うようにして、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって、後にダミーゲート電極Ｄ２となる膜状のポリシリコン膜（または、シリコンゲルマニウム膜、金属シリサイド膜、金属膜などでも良い）を形成する。その後、当該ポリシリコン膜を覆うようにして、ＣＶＤ法などによって、窒化シリコンを主体とする絶縁膜からなるキャップ膜３を形成する。
【００５８】
続いて、フォトリソグラフィ法および異方性エッチングによってキャップ膜３を加工する。そして、このキャップ膜３をエッチングマスクとして、下層のポリシリコン膜および酸化シリコン膜に、順に異方性エッチングを施すことで、ダミーゲート電極Ｄ２およびダミーゲート絶縁膜Ｄ１を形成する。
【００５９】
次に、図４に示すように、シリコン基板１の主面、ダミーゲート電極Ｄ２、および、キャップ膜３の表面を薄く覆うようにして、１〜１０ｎｍ程度のエッチングストップ膜４を形成する。これには、例えば、減圧ＣＶＤ法などによって酸化シリコン膜を形成することで、上記のエッチングストップ膜４とする。
【００６０】
続いて、ダミーゲート電極Ｄ２の側壁およびその側方下部のシリコン基板１を、エッチングストップ膜４を介して覆うようにして、第１ダミー側壁絶縁膜Ｄ３を形成する。これには、まず、ＣＶＤ法などによって、エッチングストップ膜４を覆うようにして、２０〜４０ｎｍ程度の膜厚の窒化シリコンを主体とする絶縁膜を形成する。その後、当該窒化シリコン膜に対して、反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）法のような異方性エッチングを施す。ここでは、エッチングマスクなどは形成せずに、窒化シリコン膜に対して全面的に異方性エッチングを施す。
【００６１】
ここで、ダミーゲート電極Ｄ２の段差部では、平坦な部分と比較して厚く窒化シリコン膜が形成されている。従って、全面的に異方性エッチングを施した場合、平端部の窒化シリコン膜を除去しても、ダミーゲート電極Ｄ２の側壁を覆うようにして窒化シリコン膜を残すことができる。このようにして、ダミーゲート電極Ｄ２の側壁を覆う窒化シリコン膜からなる、第１ダミー側壁絶縁膜Ｄ３を形成する。上記のようにして、所望の膜を段差部の側壁にサイドウォール状に残すために、当該膜に全面的に異方性エッチングを施す方法を、エッチバックと記す。
【００６２】
なお、本工程では、窒化シリコン膜に対するエッチバックの際に、下層のシリコン基板１の主面などに異方性エッチングのダメージを与えないように、エッチングストップ膜４を設ける。従って、エッチングストップ膜４の材料としては、所定の異方性エッチングに対して、第１ダミー側壁絶縁膜Ｄ３との選択比がより大きい材料を用いることが望ましく、上記の酸化シリコン膜に限定されるものではない。本実施の形態１の製造方法では、上記のような材料の組み合わせとして、エッチングストップ膜４として酸化シリコン膜を、第１ダミー側壁絶縁膜Ｄ３として窒化シリコン膜を適用した方法を示した。
【００６３】
次に、図５に示すように、エッチングストップ膜４のうち、第１ダミー側壁絶縁膜Ｄ３に覆われていない部分を除去する。これには、例えば、フッ酸（弗化水素、ＨＦ）溶液に浸すことによる等方的なウェットエッチングによって、酸化シリコン膜からなるエッチングストップ膜４のうち、露出した部分を除去する。本工程では、等方性エッチングを適用することで、下地のシリコン基板１の主面などに与えるダメージが少ないエッチング工程により、エッチングストップ膜４を除去できる。
【００６４】
上記の工程を終えた時点で、ダミーゲート電極Ｄ２、第１ダミー側壁絶縁膜Ｄ３、および、分離部２が形成されていない領域で、シリコン基板１の主面が露出していることになる。そして、本実施の形態１の製造方法では、上記のようにシリコン基板１の主面が露出した箇所に、３０〜５０ｎｍ程度の膜厚の半導体層からなるソース・ドレイン領域ｓｄを形成する。即ち、本工程では、シリコン基板１の主面のうち、ダミーゲート電極Ｄ２および第１ダミー側壁絶縁膜に覆われていない領域に半導体層を積み上げることで、ソース・ドレイン領域ｓｄを形成したことになる。
【００６５】
これには、例えば、ジクロールシラン（ＳｉＨ２Ｃｌ２）および塩化水素（ＨＣｌ）ガスを用いた減圧ＣＶＤ法によってシリコンを堆積する。この方法によれば、上記のシリコン基板１が露出した部分に堆積されるシリコン層は、基板単結晶に倣ってエピタキシャル成長する。このような選択エピタキシャル成長法によって、シリコン基板１の主面上に、所定の距離を隔てて配置された、半導体層からなる一対のソース・ドレイン領域を形成する。なお、本工程でソース・ドレイン領域ｓｄとして結晶成長させたシリコン層には、所定の不純物を含ませない。
【００６６】
更に、本工程では、選択エピタキシャル成長の結晶成長条件を制御することで、シリコン基板１上に積み上げて形成するソース・ドレイン領域ｓｄの側壁に、所定の結晶面に依存した傾斜（ファセット）を形成することができる。例えば、結晶成長条件の選択性を上げると（処理温度を上げる、または、塩化水素ガスの流量を上げる等）、ファセットが形成され易くなる。このとき形成されるファセット面は（１１１）、（１１３）面などであり、シリコン基板１の主面（（１００）面であるとする）に対して、その傾斜角度はそれぞれ２５度、５５度となり、順テーパ形状となる範囲で垂直にはならない。従って、本工程では、ソース・ドレイン領域ｓｄは、その側壁に、上記図１で説明したような順テーパ状の傾斜を有するようにして形成される。本実施の形態１の製造方法において、上記のような傾斜を持たせて、ソース・ドレイン領域ｓｄを形成することの、製法上の効果に関しては後に詳細を説明する。
【００６７】
また、上記の工程では、シリコン層をエピタキシャル成長によって積み上げることで、ソース・ドレイン領域ｓｄを形成する方法を示した。一方、本実施の形態１の製造方法では、シリコンとゲルマニウムとの混晶を主体とする半導体層を積み上げることで、ソース・ドレイン領域ｓｄを形成する方が、より好ましい。その理由は、ソース・ドレイン領域ｓｄとしてシリコンゲルマニウム混晶を用いることで、上記図１を用いて説明した効果を有するからである。
【００６８】
シリコンゲルマニウム混晶層は、選択エピタキシャル成長法を用いて形成する。より具体的には、例えば、ジクロールシラン、モノゲルマン（ＧｅＨ４）、および、塩化水素ガスを用いた減圧ＣＶＤ法によって、シリコンゲルマニウム混晶層をエピタキシャル成長させることができる。上記のシリコン層によるソース・ドレイン領域ｓｄと同様、シリコンゲルマニウム混晶層によるソース・ドレイン領域ｓｄにおいても、成長条件を変えることで、ファセット面の面方位を順テーパ状となる範囲内で変更することができる。
【００６９】
次に、図６に示すように、第１ダミー側壁絶縁膜Ｄ３を除去する。これには、例えば、熱リン酸（Ｈ３ＰＯ４）に浸すことによる等方的なウェットエッチングによって、窒化シリコン膜からなる第１ダミー側壁絶縁膜Ｄ３を除去する。このとき、同様の窒化シリコン膜からなるキャップ膜３も除去される。本工程では、等方性エッチングを適用することで、下地のソース・ドレイン領域ｓｄの表面などに与えるダメージが少ないエッチング工程により、第１ダミー側壁絶縁膜Ｄ３を除去できる。
【００７０】
次に、図７に示すように、シリコン基板１の主面のうち、後にｐ型ＭＩＳトランジスタＱｐ（上記図１参照）を形成するｎウェルｎｗの領域を覆うように、フォトリソグラフィ法などによってフォトレジスト膜５を形成する。その後、フォトレジスト膜５をイオン注入マスクとして、シリコン基板１の主面のうち、後にｎ型ＭＩＳトランジスタＱｎ（上記図１参照）を形成するｐウェルｐｗの領域にイオン注入ＤＰ１を施す。イオン注入ＤＰ１では、ｎ型不純物として、例えばヒ素（Ａｓ）やリン（Ｐ）などを、加速電圧５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２程度で注入する。
【００７１】
このとき、イオン注入ＤＰ１を施したｐウェルｐｗの主面において、所定の厚さをもって形成されているダミーゲート電極Ｄ２およびソース・ドレイン領域ｓｄは、当該イオン注入ＤＰ１に対してのイオン注入マスクとなる。従って、イオン注入ＤＰ１によって不純物イオンが導入される領域は、ダミーゲート電極Ｄ２の側方下部の位置から、ソース・ドレイン領域ｓｄの端部に平面的に重なる位置に達する領域である。
【００７２】
ここで、ソース・ドレイン領域ｓｄは、上述のように、側壁が順テーパ状の傾斜を有しており、端部に向かって薄くなっている。これにより、イオン注入ＤＰ１によって注入される不純物は、ソース・ドレイン領域ｓｄの端部において透過し、シリコン基板１の主面まで達する。従って、ソース・ドレイン領域ｓｄの端部に平面的に重なる位置にも、イオン注入ＤＰ１が施される。イオン注入ＤＰ１を施した後、フォトレジスト膜５を除去する。
【００７３】
その後、例えば、ＲＴＡ（Rapid Thermal Annealing）法などにより、１０００℃で１秒程度の熱処理を施す。この熱処理により、注入した不純物を活性化および拡散させる。以上の工程により、イオン注入ＤＰ１によって不純物イオンが注入された、ダミーゲート電極Ｄ２の側方下部の位置から、ソース・ドレイン領域ｓｄの端部に平面的に重なる位置に達する領域に、ｎ型エクステンション領域ｅｘｎが形成される。
【００７４】
なお、一対のソース・ドレイン領域ｓｄにおいては、それぞれが対向する側の端部だけでなく、それとは反対側の端部においても、側壁には順テーパ状の傾斜が形成されている。従って、ｎ型エクステンション領域ｓｄｎは、ソース・ドレイン領域ｓｄの両端下部に形成されることになる。このうち、素子構成として必須なのは、一対のソース・ドレイン領域ｓｄが互いに向かい合う端部側に形成されたｎ型エクステンション領域ｅｘｎである。即ち、上述の、ダミーゲート電極Ｄ２の側方下部の位置から、ソース・ドレイン領域ｓｄの端部に平面的に重なる位置に達する領域に形成されたｎ型エクステンション領域ｅｘｎが、素子を構成する要素となる。
【００７５】
また、上記でイオン注入マスクとなるとして説明したソース・ドレイン領域ｓｄであるが、これは、シリコンを結晶成長させた半導体層であり、イオン注入ＤＰ１およびその後の熱処理によって、同様にｎ型導電化される。以後、イオン注入ＤＰ１によってｎ型導電化したソース・ドレイン領域ｓｄを、ｎ型ソース・ドレイン領域ｓｄｎと記述する。上述のように、ｎ型ソース・ドレイン領域ｓｄｎとｎ型エクステンション領域ｅｘｎとは、その端部において平面的に重なっており、電気的に接続されている。
【００７６】
次に、図８に示すように、シリコン基板１の主面のうち、後にｎ型ＭＩＳトランジスタＱｎ（上記図１参照）を形成するｐウェルｐｗの領域を覆うように、フォトリソグラフィ法などによってフォトレジスト膜６を形成する。その後、フォトレジスト膜６をイオン注入マスクとして、シリコン基板１の主面のうち、後にｐ型ＭＩＳトランジスタＱｐ（上記図１参照）を形成するｎウェルｎｗの領域にイオン注入ＤＰ２を施す。イオン注入ＤＰ２では、ｐ型不純物として、例えばホウ素（Ｂ）などを、上記図７のイオン注入ＤＰ１と同様の加速電圧、ドーズ量で注入する。その後、フォトレジスト膜６を除去する。
【００７７】
このようなイオン注入ＤＰ２は、極性および注入箇所が異なることを除いては、上記図７のイオン注入ＤＰ１と同様である。即ち、本工程のイオン注入ＤＰ２によって、上記図７で説明したｎ型エクステンション領域ｅｘｎおよびｎ型ソース・ドレイン領域ｓｄｎと比較して、極性が逆であり、かつ、形状が同様であるｐ型エクステンション領域ｅｘｐおよびｐ型ソース・ドレイン領域ｓｄｐが、ｎウェルｎｗ内およびｎウェルｎｗ上に形成される。その後、上記図７で説明した熱処理と同様の熱処理によって、注入した不純物を活性化および拡散させる。
【００７８】
また、上記では、ｎ型ソース・ドレイン領域ｓｄｎおよびｎ型エクステンション領域ｅｘｎを、ｐ型ソース・ドレイン領域ｓｄｐおよびｐ型エクステンション領域ｅｘｐよりも先に形成するとして工程を説明したが、これらは順序が逆であっても良い。また、注入した注入した不純物を活性化および拡散させるための熱処理は、同一の工程で施しても良い。
【００７９】
次に、図９に示すように、例えば上記図８のエッチングストップ膜４、ダミーゲート電極Ｄ２、および、ダミーゲート絶縁膜Ｄ１を除去する。これは、例えば、フッ酸による酸化シリコン膜のウェットエッチングや、アンモニア過酸化水素水（ＡＰＭともいう）洗浄による多結晶シリコン膜のウェットエッチングなどによる。
【００８０】
次に、図１０に示すように、シリコン基板１の表面全面に、減圧ＣＶＤ法を用いて、１〜１０ｎｍ程度の膜厚の酸化シリコンを主体とする第１側壁絶縁膜ＩＳ１を形成する。その後、当該第１側壁絶縁膜ＩＳ１上に、減圧ＣＶＤ法を用いて、２０〜４０ｎｍ程度の膜厚の窒化シリコンを主体とする第２側壁絶縁膜ＩＳ２を形成する。
【００８１】
その後、第２側壁絶縁膜ＩＳ２に対してエッチバックを施す。このとき、段差部に形成されていた第２側壁絶縁膜ＩＳ２は見かけ上厚いため、平坦な部分に形成されていた第２側壁絶縁膜ＩＳ２が全て除去されても、残すことができる。即ち、シリコン基板１上において段差部を形成していたｎ型およびｐ型ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁を覆うような形状の、第２側壁絶縁膜ＩＳ２を形成することができる。なお、本工程によれば、第２側壁絶縁膜ＩＳ２は、一対のｎ型ソース・ドレイン領域ｓｄｎ（ｐ型ソース・ドレイン領域ｓｄｐ）が互い向かい合う方の側壁だけでなく、分離部２に面する方の側壁にも形成される。
【００８２】
次に、図１１に示すように、フッ酸によるウェットエッチングを施すことで、第２側壁絶縁膜ＩＳ２に覆われておらず、露出した部分の第１側壁絶縁膜ＩＳ１を除去する。ここで、本実施の形態１の製造方法では、側壁絶縁膜ＩＳを単一層の絶縁膜で形成しても良いが、上述のように、下層から順に、第１側壁絶縁膜ＩＳ１、第２側壁絶縁膜ＩＳ２を形成し、２層の積層構造を形成しても良い。この場合、特に、第１側壁絶縁膜ＩＳ１の比誘電率は、第２側壁絶縁膜ＩＳ２の比誘電率と同等か、それよりも低い方が、より好ましい。その理由および効果は、上記図１を用いて説明した通りである。上記では、このような第１側壁絶縁膜ＩＳ１および第２側壁絶縁膜ＩＳ２の組み合わせの一例として、それぞれ、酸化シリコン膜および窒化シリコン膜を適用した構造を示した。一方、本実施の形態１の製造方法では、これらの材料に限定されるものではなく、例えば、酸窒化シリコン、酸化タンタル、酸化チタン、または、酸化アルミニウムなどを主体とする絶縁膜の中から、上記の条件に合うものを組み合わせて、側壁絶縁膜ＩＳとして形成しても良い。
【００８３】
以上のようにして、本実施の形態１の製造方法では、一対のｎ型ソース・ドレイン領域ｓｄｎ（ｐ型ソース・ドレイン領域ｓｄｐ）の側壁に隣接するようにして、第１側壁絶縁膜ＩＳ１および第２側壁絶縁膜ＩＳ２からなる側壁絶縁膜ＩＳを形成する。
【００８４】
ここで、本実施の形態１の製造方法によれば、側壁絶縁膜ＩＳは、その側壁のうち、ソース・ドレイン領域ｓｄｎ，ｓｄｐと隣接しない方の側壁は、順テーパ状の傾斜を有するようにして形成される。なぜなら、本実施の形態１の製造方法では、上記図５の工程で説明したように、下地となっているソース・ドレイン領域ｓｄｎ，ｓｄｐを、その側壁が順テーパを持つように形成するからである。このような順テーパ状の側壁を有するソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁を覆うようにして側壁絶縁膜ＩＳを形成する場合、第２側壁絶縁膜ＩＳ２に対して異方性エッチングによってエッチバックする際に、自己整合的（セルフアライン）に、その側壁は順テーパ状に加工される。
【００８５】
一般的に、エッチバックによってスペーサ状の側壁膜を形成する場合、完全に異方的なエッチングでない限り、側壁膜のエッジ部分は曲面になる。一方、本実施の形態１の製造方法では、上記のようにして、順テーパ状の、より緩やかな傾斜を有するようにして、側壁絶縁膜ＩＳを形成する。本実施の形態１の製造方法において、上記のような傾斜を持たせて、側壁絶縁膜ＩＳを形成することの、製法上の効果に関しては後に詳細を説明する。
【００８６】
次に、図１２に示すように、シリコン基板１の表面全面に、第１絶縁膜Ｉ１および第１導体膜Ｅ１を順に形成する。第１絶縁膜Ｉ１および第１導体膜Ｅ１は、後に加工して、それぞれ、ゲート絶縁膜ＩＧおよびゲート電極ＧＥ（上記図１参照）となる材料である。
【００８７】
第１絶縁膜Ｉ１としては、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化タンタル、酸化チタン、酸化アルミニウム、酸化ハフニウム、または、酸窒化ハフニウムシリコンを主体とする絶縁膜を形成する。後にゲート絶縁膜ＩＧとなる第１絶縁膜Ｉ１としては、酸化シリコンを主体とする絶縁膜を用いるよりも、酸化シリコンよりも比誘電率の高い後者の絶縁膜を用いた方が、より好ましい。その理由および効果に関しては上記図１を用いた説明と同様である。
【００８８】
第１導体膜Ｅ１としては、不純物を含むポリシリコン、窒化チタン、窒化モリブデン、または、ハフニウムシリサイドなどを主体とする導体膜を用いた所謂メタルゲート電極材料である方が、より好ましい。その理由および効果に関しては上記図１を用いた説明と同様である。
【００８９】
次に、図１２に示すように、シリコン基板１の主面上のうち、一対のｎ型ソース・ドレイン領域ｓｄｎ（ｐ型ソース・ドレイン領域ｓｄｐ）の間であって、側壁絶縁膜ＩＳに平面的に挟まれた位置に、順に、ゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する。これには、シリコン基板１の主面を覆うようにして順に形成した第１絶縁膜Ｉ１および第１導体膜Ｅ１を、側壁絶縁膜ＩＳに平面的に挟まれた位置に残し、他を除去することで、第１絶縁膜Ｉ１からなるゲート絶縁膜ＩＧ、および、第１導体膜Ｅ１からなるゲート電極ＧＥを、上記のような形状となるように形成する。このように、本実施の形態１の製造方法では、ソース・ドレイン領域ｓｄｎ，ｓｄｐおよび側壁絶縁膜ＩＳによって形成される溝状の部分に、第１絶縁膜Ｉ１および第１導体膜Ｅ１を埋め込むことで、ゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する。所謂ダマシンゲートプロセスである。
【００９０】
このとき、ゲート絶縁膜ＩＧおよびゲート電極ＧＥは、上記図３で形成したダミーゲート絶縁膜Ｄ１およびダミーゲート電極Ｄ２と、ほぼ同じ位置に形成される。より具体的には、ダミーゲート電極Ｄ２で覆われていない位置に、選択的に、ソース・ドレイン領域ｓｄを形成し、その側壁に側壁絶縁膜ＩＳを形成し、その側壁絶縁膜ＩＳによって規定された領域にゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する。従って、自己整合的に、ダミーゲート電極Ｄ２が配置されていた箇所に、ゲート電極ＧＥが形成される。その寸法の差は、第１ダミー側壁絶縁膜Ｄ３と側壁絶縁膜ＩＳとの寸法の差である。このようにしてゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成することで、エクステンション領域ｅｘｎ，ｅｘｐは、ゲート電極ＧＥの側方下部から、ソース・ドレイン領域ｓｄｎ，ｓｄｐの端部に平面的に重なる位置に渡って位置するような構造が形成されることになる。
【００９１】
ここで、側壁絶縁膜ＩＳによって形成される溝状の部分に、第１絶縁膜Ｉ１および第１導体膜Ｅ１を埋め込み、他を除去する際には、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）法などを用いても良い。一方、本実施の形態１の製造方法では、エッチングによって、上記のような形状に第１絶縁膜Ｉ１および第１導体膜Ｅ１を加工する方が、より好ましい。即ち、上記図１３の工程では、エッチングによって、側壁絶縁膜に平面的に挟まれた位置以外の、第１導体膜Ｅ１および第１絶縁膜Ｉ１を除去することで、ゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する。より具体的には、まず、ＲＩＥ法などの異方性エッチングによって第１導体膜Ｅ１をエッチバックして、当該領域に埋め込む。続いて、ウェットエッチングによって、第１導体膜Ｅ１に覆われていない第１絶縁膜Ｉ１を除去する。こうすることで、ＣＭＰなどによる機械的なダメージを生じることなく、ゲート電極ＧＥおよびゲート絶縁膜ＩＧを形成できる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【００９２】
ここで、上記のようにしてゲート電極ＧＥを形成した場合の、電極引き出し部の形成方法を、図１４〜図１６を用いて説明する。当該平面図には、便宜上、ハッチングを施している。本実施の形態１の製造方法では、シリコン基板１上に積み上げたソース・ドレイン領域ｓｄｎ，ｓｄｐの溝の間にゲート電極ＧＥを形成する。従って、分離部２には溝が形成されず、分離部２上をゲート電極ＧＥがまたがる部分において、ゲート電極ＧＥが断線する。即ち、このままでは、ゲート電極ＧＥに電気的に接続するための引き出し部を素子領域の外部に設けても、引き出し部とゲート電極ＧＥとを電気的に接続できない。
【００９３】
これに対し、本実施の形態１の製造方法では、以下のようにして引き出し部とゲート電極ＧＥとの電気的な接続を実現する。
【００９４】
上記図９の工程において、ダミーゲート電極Ｄ２などを除去した後の状態を平面的に見ると、図１４に示すように、ソース・ドレイン領域ｓｄｎ，ｓｄｐと分離部２およびシリコン基板１からなる。その後、上記図１１の断面図に対応する図１５に示すように、ソース・ドレイン領域ｓｄｎ，ｓｄｐの側壁を覆うように、側壁絶縁膜ＩＳを形成する。この段階で、向かい合う側壁絶縁膜ＩＳの間には、平面的に見て、シリコン基板１が露出している。後の工程（上記図１２、図１３など）では、この部分に、ゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する。
【００９５】
その後、図１６に示すように、フォトリソグラフィ法および異方性エッチング法などにより、側壁絶縁膜ＩＳの間の溝を延長するような溝を、分離部２の上面に形成する。これにより、後の工程で第１導体膜Ｅ１を堆積し、エッチバックすることでゲート電極ＧＥを形成する際に、分離部２上の溝にも第１導体膜Ｅ１が埋め込まれる。従って、ゲート電極ＧＥは分離部２上において断線されずに、素子領域外部にまで引き出すことができる。なお、分離部２上の第１導体膜は、少なくともゲート電極ＧＥと電気的に接続すれば良く、その幅が、ゲート電極ＧＥと同様の幅である必要は無い。言い換えれば、分離部２の上面に形成する溝は、向かい合う側壁絶縁分離部２の間の溝よりも幅広であっても良い。
【００９６】
以上の工程で、シリコン基板１上には、ｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐの基本構成が形成されたことになる。更に、続く工程では、図１７に示すように、ソース・ドレイン領域ｓｄｎ，ｓｄｐの表面側の一部に、金属シリサイド層ｓｃを形成する方が、より好ましい。その理由は、上記図１を用いて説明した通りである。
【００９７】
金属シリサイド層ｓｃは、所謂サリサイド技術によって形成する。まず、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タングステン（Ｗ）、または、モリブデン（Ｍｏ）などの金属をシリコン基板１上に堆積する。続いて、熱処理を施すことで、上記金属材料と、シリコン基板１上に露出したシリコンの部分（本実施の形態１では、ソース・ドレイン領域ｓｄｎ，ｓｄｐ）とが化合（金属シリサイド化）反応を起こし、金属シリサイド（コバルトシリサイド、ニッケルシリサイド、白金シリサイド、タングステンシリサイド、または、モリブデンシリサイドなど）が形成される。その後、シリサイド化されなかった金属膜の部分をエッチングにより除去することで、金属シリサイド層ｓｃを形成する。
【００９８】
また、上記のような金属シリサイド層ｓｃは、図１８に示すように、ソース・ドレイン領域ｓｄｎ，ｓｄｐの全部に渡って形成しても良い。以下では、ソース・ドレイン領域ｓｄｎ，ｓｄｐの全部に金属シリサイド層ｓｃを形成するとして、後の工程を説明する。
【００９９】
また、上記のようにして金属シリサイド層ｓｃを形成する過程で、ソース・ドレイン領域ｓｄｎ，ｓｄｐに注入した不純物は、表面からの金属シリサイド化の侵入に伴い、下端のシリコン成長層／金属シリサイド層ｓｃ界面に偏析する（雪かき効果）。従って、シリコン成長層／金属シリサイド層ｓｃ界面の不純物濃度は高濃度（例えば、１×１０２０ｃｍ−３以上）になる。これにより、ソース・ドレイン領域ｓｄｎ，ｓｄｐ内部での、シリコン成長層と金属シリサイド層ｓｃとの間のコンタクト抵抗は、ＭＩＳトランジスタの高速動作に影響しないほど十分に低い値となる。これは、シリコンゲルマニウム混晶層を積み上げることで、ソース・ドレイン領域ｓｄｎ，ｓｄｐを形成した場合でも同様である。
【０１００】
なお、上記の雪かき効果によって、エクステンション領域ｅｘｎ，ｅｘｐの不純物濃度は、ソース・ドレイン領域ｓｄｎ，ｓｄｐの不純物濃度よりも低くなる。
【０１０１】
次に、図１９に示すように、フォトリソグラフィ法およびエッチング法などによって、上記図１を用いて説明した構成の、層間絶縁膜ＩＬ、コンタクトプラグＣＰ、および、配線層ＭＬからなる配線構造を形成する。本実施の形態１の製造方法では、以上の工程によって、上記図１に示した構造の半導体装置を形成する。
【０１０２】
以上が、本実施の形態１のＭＩＳトランジスタＱｎ，Ｑｐを有する半導体装置の製造方法である。以下では、本実施の形態１の製造方法が有する上記の構成がもたらす効果について、より詳しく説明する。
【０１０３】
まず、本実施の形態１の製造方法によれば、ソース・ドレイン領域ｓｄｎ，ｓｄｐやエクステンション領域ｅｘｎ，ｅｘｐを形成してから、ゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する。即ち、ゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する前に、ソース・ドレイン領域ｓｄｎ，ｓｄｐやエクステンション領域ｅｘｎ，ｅｘｐへの熱処理を施すことができる。従って、ゲート絶縁膜ＩＧとしてｈｉｇｈ−Ｋ絶縁膜を適用する場合や、ゲート電極ＧＥとしてメタルゲート材料を適用する場合にも、それらに与える熱処理の影響を低減できる。これにより、ゲートリーク電流の増大や、フラットバンド電圧の変化等のデバイス特性の劣化を低減できる。
【０１０４】
また、本実施の形態１の製造方法によれば、上記図１１の工程で、側壁絶縁膜ＩＳの開口部に露出するシリコン基板１の寸法が、ゲート電極ＧＥのゲート長となる。そして、側壁絶縁膜ＩＳの加工は、フォトリソグラフィ法などの形状加工によらず、異方性エッチングによるエッチバックによって行う。即ち、ゲート電極ＧＥのゲート長を、フォトリソグラフィ法の最小加工寸法によらずに設定できる。より具体的には、側壁絶縁膜ＩＳが薄ければゲート長は長くなり、側壁絶縁膜ＩＳが厚ければゲート長は短くなる。言い換えれば、側壁絶縁膜ＩＳの膜厚を選ぶことにより、ゲート長を任意に変えることができる。そして、本発明者らの検証によれば、この向かい合う側壁絶縁膜ＩＳの間隔によって決まるゲート長は、３２ｎｍ以下にすることが可能である。このように、よりゲート長の短いＭＩＳトランジスタを備えた半導体装置を形成することができる。
【０１０５】
更に、本実施の形態１の製造方法では、上記のように、ソース・ドレイン領域ｓｄｎ，ｓｄｐに傾斜を持たせて形成するため、その上に形成する側壁絶縁膜ＩＳの側壁にも、より緩やかな順テーパ状の傾斜が形成される。このように、側壁絶縁膜ＩＳが順テーパ状の傾斜を持っていることで、本実施の形態１の製造方法では、第１導体膜Ｅ１を埋め込む際に、ボイドのような空洞を発生し難い。なぜなら、第１導体膜Ｅ１を埋め込む対象となる側壁絶縁膜ＩＳで囲まれた領域の側壁面が順テーパ形状を有することで、上部ほど開口部が広い形状となっているため、膜を埋め込み易いからである。これにより、ゲート電極ＧＥへのボイドの発生を低減し、オン／オフ特性などといった特性を劣化させることなく、ＭＩＳトランジスタを有する半導体装置を形成できる。
【０１０６】
以上のように、ｈｉｇｈ−Ｋ／メタルゲート構造を有するＭＩＳトランジスタにおいて、熱処理の影響を低減し、かつ、ゲート長をより短くし得るダマシンゲートプロセス技術において、本実施の形態１の製造方法を適用することで、ゲート電極ＧＥの埋め込み性を向上させ、ボイドなどの空洞が発生し難い製造方法とすることができる。これにより、オン／オフ特性などといったＭＩＳトランジスタの特性を劣化させること無く、ＭＩＳトランジスタのゲート長をより短くすることができる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１０７】
なお、本実施の形態１の製造方法は、最小加工寸法以下のゲート長を実現でき、かつ、ゲート電極ＧＥの埋め込み性を向上し得るという観点では、酸化シリコン膜のゲート絶縁膜ＩＧであり、ポリシリコン膜のゲート電極ＧＥであるＭＩＳトランジスタの製造方法に適用しても効果的である。これに対し、上記のように熱処理による影響を回避できることから、本実施の形態１の製造方法は、ｈｉｇｈ−Ｋ絶縁膜のゲート絶縁膜ＩＧ、メタルゲート材料のゲート電極ＧＥであるＭＩＳトランジスタの製造方法に適用して、より効果的である。
【０１０８】
更に、本実施の形態１の製造方法では、上記図５に示すように、ダミーゲート絶縁膜Ｄ１、ダミーゲート電極Ｄ２、および、第１ダミー側壁絶縁膜Ｄ３を形成する。そして、これらのダミー構造に覆われていない領域のシリコン基板１の箇所に、選択的に、半導体層を結晶成長によって積み増すことで、ソース・ドレイン領域ｓｄを形成する。このように、ダミー構造を形成することで、自己整合的にソース・ドレイン領域ｓｄを形成できる。
【０１０９】
また、本実施の形態１の製造方法では、上記図７、図８に示すように、イオン注入ＤＰ１，ＤＰ２によって、エクステンション領域ｅｘｎ，ｅｘｐを形成する。このとき、ダミーゲート電極Ｄ２およびソース・ドレイン領域ｓｄがイオン注入マスクとなり、シリコン基板１の所望の位置に、自己整合的に、エクステンション領域ｅｘｎ，ｅｘｐを形成できる。
【０１１０】
このように、本実施の形態１の製造方法では、ダミーゲート絶縁膜Ｄ１、ダミーゲート電極Ｄ２、および、第１ダミー側壁絶縁膜Ｄ３からなるダミー構造を用いることで、上述のような特徴的な構造を、自己整合的に形成することができる。これは、加工精度を向上させるという効果をもたらす。また、製造工程を簡略化するという効果をもたらす。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１１１】
また、本実施の形態１の半導体装置およびその製造方法では、ＭＩＳトランジスタＱｎ，Ｑｐを形成する基板をシリコン基板１として説明した。以下では、本実施の形態１の他の半導体装置およびその製造方法として、基板にＳＯＩ（Silicon on Insulator）基板を用いる技術に関し、詳しく説明する。
【０１１２】
図２０には、本実施の形態１の他の半導体装置として、上記図１のシリコン基板１をＳＯＩ基板（半導体基板）７に置き換えた構造を示す。基板としてＳＯＩ基板７を適用していることを除いては、上記図１の構成と同様である。ＳＯＩ基板７は、主面側から順に、ＳＯＩ層７ａ、埋め込み絶縁層７ｂ、および、支持基板７ｃを有する。ＳＯＩ層７ａは、例えば、シリコン単結晶などの半導体層である。埋め込み絶縁層７ｂは、例えば、酸化シリコンを主体とする絶縁膜である。支持基板７ｃは、例えば、シリコン単結晶などからなり、上記２層を支持する厚い基板である。そして、上記図１で説明したｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐを構成する要素が、ＳＯＩ基板７のＳＯＩ層７ａに形成された構造となっている。
【０１１３】
また、このような構造の半導体装置の製造方法としては、上記図２〜図１９を用いて説明した製造方法において、シリコン基板１をＳＯＩ基板７に置き換え、他は同様の工程を施す。より具体的には、上記図２で説明した工程と同様の工程により、図２１に示すように、ＳＯＩ基板７に分離部２を形成する。続く工程では、上記図２〜図１９を用いて説明した製造方法と同様にして、特に、ｎ型ＭＩＳトランジスタＱｎおよびｐ型ＭＩＳトランジスタＱｐを形成するための工程をＳＯＩ層７ａに施すことで、上記図２０に示す構成の半導体装置を形成できる。
【０１１４】
以上のようにして、本実施の形態１の半導体装置およびその製造方法において、基板としてＳＯＩ基板７を適用することの効果について、詳しく説明する。ここでは、特にＳＯＩ基板７を適用したことにより新たに生じ得る効果を説明する。上記図１〜図１９を用いて説明した構成と同様の構成を有するものに関しては、同様の効果を有することとし、ここでの重複した説明は省略する。
【０１１５】
ＳＯＩ基板７を用いることは、ＭＩＳトランジスタＱｎ，Ｑｐを低電力で動作させることができるため、好適である。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１１６】
また、この観点から、ＳＯＩ層７ａの膜厚が１００ｎｍを越えると、低電力動作および高速動作の面で、上述のシリコン基板１と同等になる。一方、ＳＯＩ層７ａの膜厚が３ｎｍ以下であると、キャリアの散乱が大きくなることからチャネル移動度の低下が顕著となり、駆動電流が低下する。そこで、ＳＯＩ層７ａの膜厚は４〜１００ｎｍであるようなＳＯＩ基板７を適用する方が、より好ましい。これにより、閾値電圧以下の特性（サブスレッショールド特性）が向上し、より低電力、より高速での動作が可能となる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１１７】
また、埋め込み絶縁層７ｂの膜厚が５０ｎｍを越えると、バックバイアス効果が小さくなる。一方、埋め込み絶縁層７ｂの膜厚が２ｎｍ以下であると、トンネルリーク電流が増大する。そこで、埋め込み絶縁層７ｂの膜厚は３〜５０ｎｍであるようなＳＯＩ基板７を適用する方が、より好ましい。これにより、バックバイアス制御を用いた４端子ＭＩＳトランジスタを形成できる。当該４端子ＭＩＳトランジスタは、オフリーク電流の低減、オン電流の向上を実現でき、また、閾値電圧のばらつきを抑制する回路を構成できる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１１８】
また、埋め込み絶縁層７ｂの膜厚を、更に１０ｎｍ以下とする方が、より好ましい。なぜなら、こうすることで、ＭＩＳトランジスタＱｎ，Ｑｐの短チャネル効果を、より効果的に抑制できる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１１９】
（実施の形態２）
本実施の形態２の半導体装置に関して、上記実施の形態１の半導体装置と比較しながら説明する。
【０１２０】
図２２に示すように、本実施の形態２の半導体装置が有するＭＩＳトランジスタＱｎ，Ｑｐは、そのゲート構造周辺の要部ｐ０１において、上記実施の形態１の半導体装置（上記図１参照）と異なる構造を有する。なお、本実施の形態２の半導体装置は、以下で説明する構成以外においては、上記実施の形態１の半導体装置と同様の構成を有し、その効果も同様であるとし、ここでの重複した説明は省略する。
【０１２１】
図２３に、上記図２２の要部ｐ０１の拡大図を示す。図では、特に、ｎ型ＭＩＳトランジスタＱｎのゲート構造周辺の要部ｐ０１を示し、ｎ型ＭＩＳトランジスタＱｎの構造に関して説明するが、ｐ型ＭＩＳトランジスタＱｐにおいても同様である。
【０１２２】
本実施の形態２の半導体装置が有するｎ型ＭＩＳトランジスタＱｎは、シリコン基板１の主面のうち、ゲート絶縁膜ＩＧを隔ててゲート電極ＧＥが形成されている位置に、リセス部ｒｃを有する。即ち、本実施の形態２のシリコン基板１の主面は、一対のｎ型ソース・ドレイン領域ｓｄｎの間であって、側壁絶縁膜ＩＳに平面的に挟まれた位置に、他の領域のシリコン基板１の主面よりも低いような、溝状のリセス部ｒｃを有している。言い換えれば、シリコン基板１の主面は、側壁絶縁膜ＩＳに挟まれた位置でくぼんだ構造となっている。そして、本実施の形態２の半導体装置が有するｎ型ＭＩＳトランジスタＱｎのゲート絶縁膜ＩＧおよびゲート電極ＧＥは、リセス部ｒｃを覆うようにして形成されている。
【０１２３】
このように、本実施の形態２の半導体装置が、そのゲート構造においてリセス部ｒｃを有する構造であると、以下に示す効果を発現し得る。即ち、エクステンション領域ｅｘｎ，ｅｘｐをより浅く形成できるので、ゲート間隔（ゲートピッチ）が狭くても、短チャネル効果を起こし難い構造とすることができる。これにより、本実施の形態２のＭＩＳトランジスタＱｎ，Ｑｐを用いることで、上記実施の形態１で説明した効果を持つ半導体装置において、更に低消費電力での動作を実現できる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１２４】
以下では、上記のような効果を有する半導体装置の製造方法を説明する。特に、上記図２３などで説明したリセス部ｒｃを有するゲート構造の形成方法について、詳しく説明する。その他の構成の製造方法に関して特筆しない工程は、上記実施の形態１の製造方法（上記図２〜図１９）と同様である。本実施の形態２の製造方法の各工程が有する効果に関しても、上記実施の形態１の製造方法と同様の工程であれば同様の効果を有することとし、ここでの重複した説明は省略する。
【０１２５】
まず、本実施の形態２の製造方法では、上記図２〜図１１で説明したものと同様の工程によって、同様の構成を形成する。
【０１２６】
次に、図２４に示すように、シリコン基板１の主面のうち、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面およびその主面内部の領域に酸化シリコン膜（酸化膜）ＩＲを形成する。これには、例えば、低温減圧プラズマ酸化法を用いて、シリコン基板１の表面に酸化シリコンを主体とする絶縁膜からなる酸化シリコン膜ＩＲを形成する。ここで、酸化シリコン膜ＩＲはシリコンの酸化によって形成されるから、本工程で酸化シリコン膜ＩＲが形成されるのは、シリコン基板１の主面においてシリコンが露出していた箇所である。即ち、酸化シリコン膜ＩＲは、側壁絶縁膜ＩＳに平面的に挟まれた位置のシリコン基板１の主面と、ソース・ドレイン領域ｓｄｎ，ｓｄｐの表面とに形成される。また、酸化法によって酸化シリコン膜ＩＲを形成した場合、元のシリコン基板１の主面上に酸化膜が成長するのと同時に、元のシリコン基板１の主面内部の領域にも酸化膜が成長していく。従って、上記のように、シリコン基板１の主面およびその主面内部の領域に酸化シリコン膜ＩＲを形成することができる。
【０１２７】
次に、酸化シリコン膜ＩＲを除去することで、図２５に示すように、リセス部ｒｃを形成する。上記図２４の工程で、酸化シリコン膜ＩＲは、シリコン基板１の主面内部の領域にも形成されていた。このような酸化シリコン膜ＩＲを除去することで、本図２５のように、チャネル部のシリコン基板１の主面がくぼんだ構造の、溝状のリセス部ｒｃを形成することができる。より具体的には、酸化シリコン膜ＩＲは、例えば、フッ酸水溶液などによるウェットエッチングを施すことで除去する。
【０１２８】
以上のようにして、本実施の形態２の製造方法では、シリコン基板１の主面のうち、一対のソース・ドレイン領域ｓｄｎ，ｓｄｐの間であって、側壁絶縁膜ＩＳに平面的に挟まれた位置に、他の領域のシリコン基板１よりも低い、溝状のリセス部ｒｃを形成する。本実施の形態２の製造方法において、上記のように、酸化シリコン膜ＩＲを形成し、それをウェットエッチングにより除去することによってリセス部ｒｃを形成するという方法を適用することの効果に関しては、後に詳しく説明する。
【０１２９】
次に、図２６に示すように、上記図１２と同様の工程を施すことで、上記図１２と同様の第１絶縁膜Ｉ１と第１導体膜Ｅ１とを形成する。ここでは、特に、リセス部ｒｃをも覆うようにして、第１絶縁膜Ｉ１および第１導体膜Ｅ１を形成する。
【０１３０】
次に、図２７に示すように、上記図１３と同様の工程を施すことで、第１絶縁膜Ｉ１と第１導体膜Ｅ１とを加工することで、上記図１３と同様のゲート絶縁膜ＩＧとゲート電極ＧＥとを形成する。ここでは、特に、リセス部ｒｃを覆うようにして、ゲート絶縁膜ＩＧおよびゲート電極ＧＥを形成する。
【０１３１】
以上のような、本実施の形態２の製造方法によって、上述の効果を有するリセス部ｒｃを備えたＭＩＳトランジスタＱｎ，Ｑｐの基本構造を形成することができる。
【０１３２】
続く工程では、図２８に示すように、上記図１７〜図１９を用いて説明した工程と同様の工程を施すことで、上記図１７〜図１９と同様の、金属シリサイド層ｓｃ、層間絶縁膜ＩＬ、コンタクトプラグＣＰ、および、配線層ＭＬを形成する。本実施の形態２の製造方法では、以上の工程によって、上記図２２に示した構造の半導体装置を形成する。
【０１３３】
以上が、本実施の形態１のＭＩＳトランジスタＱｎ，Ｑｐを有する半導体装置の製造方法である。以下では、本実施の形態１の製造方法が有する上記の構成がもたらす効果について、より詳しく説明する。
【０１３４】
本実施の形態２の製造方法では、上記図２２のようなリセス部ｒｃを形成する方法を説明した。例えば、非特許文献１には、異方的なドライエッチングによって、トランジスタのチャネル部にリセス構造を形成する方法が開示されている。本実施の形態２の半導体装置の製造方法においても、異方性エッチングによってリセス部ｒｃを形成しても良い。一方、本実施の形態２の半導体装置の製造方法では、上記図２４、図２５の工程のように、酸化シリコン膜ＩＲを形成し、それをウェットエッチングにより除去することによってリセス部ｒｃを形成する方が、より好ましい。その理由を以下で説明する。
【０１３５】
上記非特許文献１に基づいた製造方法によれば、異方性エッチングによってリセス部ｒｃを形成するためには、ゲート構造を形成するためのエッチングマスクとは異なるエッチングマスクを用いなければならない。即ち、自己整合的なプロセスによらないので、ゲート寸法や不純物濃度のばらつきがトランジスタ特性に与える影響が大きくなる。特に、本発明者らの検討によれば、チャネル長が４５ｎｍ以下の微細デバイスへの適用は困難である。また、一般的に、異方性エッチングは対象となる材料の表面にダメージを与える。本工程で形成するリセス構造の表面は、ＭＩＳトランジスタのチャネル領域の一部である。このようにチャネル領域にダメージが与えられると、駆動電流の低下や、特性ばらつきの増大を招く原因となる。
【０１３６】
これに対し、本実施の形態２の製造方法では、自己整合的に形成した酸化シリコン膜ＩＲを除去することでリセス部ｒｃを形成する。更に、その除去手段として、ウェットエッチングによる等方的なエッチングを適用している。これにより、上記のようなゲート寸法や不純物濃度のばらつき、また、駆動電流の低下や特性のばらつきなどといった、ＭＩＳトランジスタの特性の劣化を改善することができる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１３７】
また、本実施の形態２の半導体装置およびその製造方法では、半導体基板として、上記図２０と同様のＳＯＩ基板７を適用する方が、より好ましい。図２９には、上記図２２の半導体装置におけるシリコン基板１を、ＳＯＩ基板７に置き換えた構造の半導体装置を示している。まず、本実施の形態２の半導体装置において、基板をＳＯＩ基板７とした効果は、上記実施の形態１の他の半導体装置として、上記図２２を用いて説明したものと同様の効果を有する。
【０１３８】
更に、本実施の形態２の半導体装置では、ＭＩＳトランジスタＱｎ，Ｑｐがリセス部ｒｃを有しており、そのような構成をＳＯＩ基板７上に形成することで、以下のような効果を有する。即ち、ＳＯＩ基板７上に、上記のようなリセス部ｒｃを有するＭＩＳトランジスタＱｎ，Ｑｐを形成した構造では、ゲート絶縁膜ＩＧ下のＳＯＩ層７ａが更に薄くなり、チャネル領域をより薄くすることができる。従って、短チャネル効果が抑制され、かつ、リーク電流を低減できる。結果として、ＭＩＳトランジスタを有する半導体装置の性能をより向上させることができる。
【０１３９】
また、製造方法に関しても、上記図２４〜図２８で説明した製造方法をＳＯＩ基板７に対して施すことで、本図２９の構造の半導体装置を形成できる。この点も、上記実施の形態１における説明と同様である。その製造方法を構成する要素工程においても、上記図２４〜図２８で説明したものと同様の効果を有する。
【０１４０】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４１】
例えば、上記実施の形態１，２で説明したエクステンション領域ｅｘｎ，ｅｘｐを形成する工程（例えば、上記図７、図８などの工程）の後に、ハロー領域を形成しても良い。これには、まず、適宜ｎ型またはｐ型となる不純物イオンを、例えば、加速電圧５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２程度で、斜め注入する。その後、例えば、ＲＴＡ法などにより、１０００℃で１秒程度の熱処理を施すことで形成できる。
【０１４２】
例えば、上記実施の形態１，２で説明した半導体領域などのｎ型、ｐ型の極性は、それぞれ逆であっても良い。
【０１４３】
また、例えば、上記実施の形態１，２で示した半導体装置では、同一基板上に形成される複数の素子を形成する領域を規定する分離部２として、ＳＴＩ構造のものを示した。分離部２としては、所謂ＬＯＣＯＳ（Local Oxidation of Silicon）構造であっても良い。
【産業上の利用可能性】
【０１４４】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０１４５】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】本発明の実施の形態１である半導体装置の製造工程中であり、図９に対応する製造工程中における要部平面図である。
【図１５】図１４に続く半導体装置の製造工程中であり、図１０に対応する製造工程中における要部平面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部平面図である。
【図１７】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１８】図１３に続く半導体装置の他の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】本発明の実施の形態１である他の半導体装置の要部断面図である。
【図２１】本発明の実施の形態１である他の半導体装置の製造工程中における要部断面図である。
【図２２】本発明の実施の形態２である半導体装置の要部断面図である。
【図２３】図２２の半導体装置の一部を拡大した拡大図である。
【図２４】本発明の実施の形態２である半導体装置の製造工程中であり、図１１に続く製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】本発明の実施の形態２である他の半導体装置の要部断面図である。
【符号の説明】
【０１４６】
１  シリコン基板（半導体基板）
２  分離部
３  キャップ膜
４  エッチングストップ膜
５，６  フォトレジスト膜
７  ＳＯＩ基板（半導体基板）
７ａ  ＳＯＩ層
７ｂ  埋め込み絶縁層
７ｃ  支持基板
ＣＰ  コンタクトプラグ
Ｄ１  ダミーゲート絶縁膜
Ｄ２  ダミーゲート電極
Ｄ３  第１ダミー側壁絶縁膜
ＤＰ１，ＤＰ２  イオン注入
Ｅ１  第１導体膜
ｅｘｎ  ｎ型エクステンション領域（第１半導体領域）
ｅｘｐ  ｐ型エクステンション領域（第１半導体領域）
ＧＥ  ゲート電極
Ｉ１  第１絶縁膜
ＩＧ  ゲート絶縁膜
ＩＬ  層間絶縁膜
ＩＲ  酸化シリコン膜（酸化膜）
ＩＳ  側壁絶縁膜
ＩＳ１  第１側壁絶縁膜
ＩＳ２  第２側壁絶縁膜
ＭＬ  配線層
ｎｗ  ｎウェル
ｐｗ  ｐウェル
Ｑｎ  ｎ型ＭＩＳトランジスタ
Ｑｐ  ｐ型ＭＩＳトランジスタ
ｒｃ  リセス部
ｓｃ  金属シリサイド層
ｓｄ  ソース・ドレイン領域
ｓｄｎ  ｎ型ソース・ドレイン領域（ソース・ドレイン領域）
ｓｄｐ  ｐ型ソース・ドレイン領域（ソース・ドレイン領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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