(57)【要約】      （修正有）【課題】ワードラインに形成したニッケルシリサイド膜にかかる熱工程を低減しつつ、コンタクトプラグ部分の抵抗も同時に低減する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置であって、浮遊ゲート１３と制御ゲートを有する２層ゲート構造からなり、ワード線となる制御ゲートがニッケルシリサイド膜２３で形成され、半導体基板１１上に配列形成された複数の不揮発性メモリセルと、基板１１の表面のコンタクトすべき基板コンタクト部に設けられ、下層が半導体２２で上層がニッケルシリサイド膜２４で形成された第１のコンタクトプラグと、制御ゲートのニッケルシリサイド膜２３上及び第１のコンタクトプラグのニッケルシリサイド膜２４上に形成され、各々を上部の配線層にそれぞれ接続するための第２のコンタクトプラグ２７，２８とを備えた。【選択図】図２
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【特許請求の範囲】
【請求項１】
浮遊ゲートと制御ゲートを有する２層ゲート構造からなり、ワード線となる制御ゲートがニッケルシリサイド膜で形成され、半導体基板上に配列形成された複数の不揮発性メモリセルと、
前記基板の表面のコンタクトすべき基板コンタクト部に設けられ、下層が半導体で上層がニッケルシリサイド膜で形成された第１のコンタクトプラグと、
前記制御ゲート上及び前記第１のコンタクトプラグ上に形成され、各々を上部の配線層にそれぞれ接続するための第２のコンタクトプラグと、
を具備してなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のコンタクトプラグの下層は多結晶シリコン膜であり、前記第２のコンタクトプラグはタングステン膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のコンタクトプラグのニッケルシリサイド膜の底部は、前記制御ゲートの底部よりも低いものであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に、浮遊ゲートと制御ゲートを有する２層ゲート構造からなり、ワード線となる制御ゲートが多結晶シリコン膜で形成された複数の不揮発性メモリセルを形成する工程と、
前記基板の表面とコンタクトすべき基板コンタクト部上に多結晶シリコン膜を形成する工程と、
前記制御ゲートの多結晶シリコン膜を上面側からシリサイド化し、底部が前記制御ゲートと浮遊ゲートとの間の電極間絶縁膜に直接接するニッケルシリサイド膜を形成すると共に、前記基板コンタクト部の多結晶シリコン膜の上部をシリサイド化し、前記多結晶シリコン膜とニッケルシリサイド膜との積層構造からなる第１のコンタクトプラグを形成する工程と、
前記制御ゲートと前記第１のコンタクトプラグを上部の配線層にそれぞれ接続するための第２のコンタクトプラグを形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記基板コンタクト部上に多結晶シリコン膜を形成する際に、該多結晶シリコン膜の上面が前記制御ゲートの上面よりも低くなるように形成し、
前記基板コンタクト部の多結晶シリコン膜の上部をシリサイド化してニッケルシリサイド膜を形成する際に、該ニッケルシリサイド膜の下面が前記制御ゲートの下面よりも低くなるように形成することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートと制御ゲートを有する２層ゲート構造の不揮発性メモリセルを用いた不揮発性半導体記憶装置に係わり、特にワードラインの寄生抵抗を低減するために制御ゲートをサリサイドプロセスによるシリサイド材料で形成した不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年のパターンの微細化の進行により、フラッシュメモリ素子のワードライン幅は急激に縮小し、ワードラインの寄生抵抗を十分に低減することが年々難しくなってきている。ワードラインの抵抗を低減させる手法として、ワードラインとなる多結晶シリコン膜上にタングステンシリサイド膜やコバルトシリサイド膜などを積層する方法がある。
【０００３】
図５は、ワードラインにサリサイド工程によるコバルトシリサイドを用いた従来のフラッシュメモリ素子の概略構成を示す断面図である。なお、図中の５１はｐ型シリコン基板、５２はトンネル絶縁膜、５３はフローティングゲート、５５はインターポリ絶縁膜、５６はリンドープ多結晶シリコンからなるコントロールゲート（ワードライン）、５８はｎ型拡散層（ソース・ドレイン）、６０はシリコン酸化膜、６１はＢＰＳＧ膜、６３はコバルトシリサイド膜、６５はシリコン窒化膜、６６はシリコン酸化膜、６７はＴｉ／ＴｉＮ積層膜（バリアメタル膜）、６８はタングステン膜を示している。
【０００４】
この素子において、コバルトシリサイド膜６３は、コントロールゲート５６として形成された多結晶シリコン膜上にコバルト膜を堆積した後、熱処理してコバルトと多結晶シリコンとを反応させる、いわゆるサリサイドプロセスにより形成される。また、ワードラインや基板コンタクトと上層の配線との接続にはタングステンが用いられる。
【０００５】
具体的には、シリコン酸化膜６６及びシリコン窒化膜６５にコバルトシリサイド膜６３及びｎ型拡散層５８の表面に達するコンタクトホールを形成した後、コンタクトホール内部にＴｉ／ＴｉＮ積層膜（バリアメタル膜）６７をスパッタ法やＣＶＤ法などの手法を用いて堆積する。このとき、バリアメタル膜６７とｎ型拡散層５８の表層に対してオーミック接合を形成するために、Ｔｉ膜を形成した後に５５０℃以上の熱工程を加えてＴｉＳｉ2 化させることが必要である。このＴｉＳｉ2 化の熱工程はＴｉＮ膜形成時やＴｉＮ膜形成後のアニール処理によって加えられる。その後、バリアメタル膜６７が形成されたコンタクトホール内部にＣＶＤ法等の手法でタングステン膜６８を埋め込み、ＣＭＰ等の手法でコンタクトホールの外側にあるタングステン膜６８及びバリアメタル膜６７を除去することにより、コンタクトプラグが形成される。
【０００６】
ところで、ワードラインの線幅が７０ｎｍ以下にまで細くなっていくとタングステンシリサイドやコバルトシリサイドなどの材料を用いても寄生抵抗を十分に低減することが困難となるため、細線での低抵抗化がさらに容易なニッケルシリサイド膜をサリサイドプロセスによって形成することが求められるようになってきている。しかし、ニッケルシリサイド膜はタングステンシリサイドやコバルトシリサイドに比して耐熱性が低いため、バリアメタル層とｎ型拡散層領域の間でオーミック接合を形成する際の５５０℃以上の熱工程に耐えることができない。
【０００７】
また、フラッシュメモリ素子の微細化に伴い、インターポリ絶縁膜（ＩＰＤ）についても薄膜化していく必要があり、特にワードラインの線幅が５０ｎｍを切る世代になると例えアルミナのような高誘電率の絶縁膜材料を用いたとしても酸化膜厚換算の絶縁膜厚を十分に薄膜化することが困難になっていくことが予想されている。そのため、ワードラインへ電圧を印加した際にリンドープ多結晶シリコン側で生じる空乏化による実効絶縁膜厚の増加もなくすことが求められており、コントロールゲート部分を多結晶から金属に変更することが必要となる。
【０００８】
コントロールゲート部分に金属を用いる場合には、単純に多結晶シリコンの代わりに高融点金属を用いようとすると製造プロセスに大幅な変更を加える必要があり、実施には大きな困難が伴う。そこで、多結晶シリコンで形成したコントロールゲート部分を全てサリサイドプロセスによってシリサイド膜に変化させるいわゆるＦＵＳＩプロセスを採用することが検討されるようになってきており、ＦＵＳＩプロセスに適した代表的材料としてもニッケルシリサイド膜が挙げられる。
【０００９】
このように、今後のフラッシュメモリ素子の微細化を進めるに当たりニッケルシリサイドを用いたサリサイドプロセスの適用が強く求められるが、ニッケルシリサイド膜にはタングステンシリサイド膜やコバルトシリサイド膜に比べて耐熱性が著しく低いという欠点が存在している。そして、ニッケルシリサイド膜で形成したワードラインでは、コンタクトプラグとｎ型拡散層間でオーミック接合を形成する際に必要となる５５０℃程度の熱工程を許容することは非常に難しいという問題がある。
【００１０】
一方、基板コンタクト部における接合リークを抑えるために、基板コンタクト部に多結晶シリコンとコバルトシリサイドとの積層構造からなるコンタクトプラグを形成する方法が提案されている（例えば、特許文献１参照）。しかし、この構造では、コバルトシリサイドを用いているため、コンタクトプラグやワードラインの十分な抵抗低下は得られない。また、上記の構造において、基板コンタクト部の抵抗を低減するために全ての多結晶シリコンをシリサイド化すると、コバルトシリサイドと基板表面が直接接触することに加え、基板表面もシリサイド化されてしまう等の不都合が生じる。
【特許文献１】米国特許 US 6,720,579
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ワードラインに形成したニッケルシリサイド膜にかかる熱工程を低減しつつコンタクトプラグ部分の抵抗も同時に低減することができ、メモリセルの更なる微細化に寄与し得る不揮発性半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１３】
即ち、本発明の一態様に係わる不揮発性半導体記憶装置は、浮遊ゲートと制御ゲートを有する２層ゲート構造からなり、ワード線となる制御ゲートがニッケルシリサイド膜で形成され、半導体基板上に配列形成された複数の不揮発性メモリセルと、前記基板の表面のコンタクトすべき基板コンタクト部に設けられ、下層が半導体で上層がニッケルシリサイド膜で形成された第１のコンタクトプラグと、前記制御ゲート上及び前記第１のコンタクトプラグ上に形成され、各々を上部の配線層にそれぞれ接続するための第２のコンタクトプラグと、を具備してなることを特徴とする。
【００１４】
また、本発明の別の一態様に係わる不揮発性半導体記憶装置の製造方法は、半導体基板上に、浮遊ゲートと制御ゲートを有する２層ゲート構造からなり、ワード線となる制御ゲートが多結晶シリコン膜で形成された複数の不揮発性メモリセルを形成する工程と、前記基板の表面とコンタクトすべき基板コンタクト部上に多結晶シリコン膜を形成する工程と、前記制御ゲートの多結晶シリコン膜を上面側からシリサイド化し、底部が前記制御ゲートと浮遊ゲートとの間の電極間絶縁膜に直接接するニッケルシリサイド膜を形成すると共に、前記基板コンタクト部の多結晶シリコン膜の上部をシリサイド化し、前記多結晶シリコン膜とニッケルシリサイド膜との積層構造からなる第１のコンタクトプラグを形成する工程と、前記制御ゲートと前記第１のコンタクトプラグを上部の配線層にそれぞれ接続するための第２のコンタクトプラグを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、基板コンタクト部分に設けるコンタクトプラグを半導体とニッケルシリサイドとの積層構造にすることにより、ワードラインに形成したニッケルシリサイド膜にかかる熱工程を低減しつつコンタクトプラグ部分の抵抗も同時に低減することができ、メモリセルの更なる微細化に寄与することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１７】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、本実施形態のメモリセルは、フローティングゲート（浮遊ゲート）とコントロールゲート（制御ゲート）を積層した２層ゲート構造であり、複数個が直列接続され、各々の直列接続部の両側にセレクトゲートを設けたＮＡＮＤセルユニットを構成している。
【００１８】
まず、図１（ａ）に示すように、ｐ型のシリコン基板１１上に、シリコン酸化膜からなるトンネル絶縁膜１２とリンドープの多結晶シリコンからなるフローティングゲート１３を堆積する。続いて、フローティングゲート１３，トンネル絶縁膜１２，及びシリコン基板１１をＲＩＥ等の異方性エッチングでエッチングして溝を形成した後、この溝内部にシリコン酸化膜を埋め込むことにより素子分離絶縁膜１４を形成する。
【００１９】
次いで、全面にシリコン酸化膜やシリコン窒化膜からなるインターポリ絶縁膜（ＩＰＤ）１５を形成した後、セレクトゲートとなる領域上の前記インターポリ絶縁膜１５の一部１５ａを開口する。続いて、リンドープ多結晶シリコン膜１６を堆積し、ＣＭＰ法などによって多結晶シリコン膜１６の表面を平坦化した後、多結晶シリコン膜１６上にシリコン窒化膜（キャップ層）１７を堆積する。なお、この状態における矢視Ａ−Ａ’断面は図３（ａ）に示すようになる。
【００２０】
次いで、図１（ｂ）に示すように、図１（ａ）で説明したフローティングゲートの加工方向に対して垂直方向に溝加工を行い、シリコン窒化膜１７，多結晶シリコン膜１６，インターポリ絶縁膜１５，フローティングゲート１３，及びトンネル絶縁膜１２を分離することでワードラインを形成する。その後、基板１１の表面にリンなどの不純物をイオン注入し熱処理を行うことにより、ｎ型拡散層（ソース・ドレイン領域）１８を形成する。
【００２１】
次いで、図１（ｃ）に示すように、ＣＶＤ法によってシリコン酸化膜１９を堆積した後に、ＲＩＥ法などの手法によってシリコン酸化膜１９をエッチバックし、シリコン窒化膜１７の表面を露出させる。さらに、基板コンタクト部分のシリコン酸化膜１９を除去する。続いて、全面に窒化膜ライナー膜２０を形成した後、ＣＶＤ法によってＢＰＳＧ等のシリコン酸化膜２１を堆積し、ＣＭＰによりシリコン酸化膜２１の表面を平坦化する。
【００２２】
次いで、図２（ｄ）に示すように、ＲＩＥ法などの手法でシリコン酸化膜２１及びシリコン窒化膜２０に対して開口を形成し、ｎ型拡散層１８の表面に達する第１のコンタクトホールを形成する。続いて、希フッ酸等の処理を用いることでｎ型拡散層１８の表面に存在する自然酸化膜を除去した後にリンドープ多結晶シリコン膜２２を堆積し、第１のコンタクトホールの外側の多結晶シリコン膜２２をＲＩＥ等のプロセスでエッチバックすることにより、第１のコンタクトホール内部に多結晶シリコン膜２２を埋め込み、第１のコンタクトプラグを形成する。その後、１０００℃以上のＲＴＡ処理を加えることにより、多結晶シリコン膜２２とｎ型拡散層１８との間になおも存在する自然酸化膜層は凝集してしまい、完全なオーミックコンタクトを形成することができる。
【００２３】
次いで、図２（ｅ）に示すように、シリコン窒化膜２０、シリコン窒化膜キャップ層１７及びシリコン酸化膜１９の表層をＲＩＥ等の手法でエッチングし、多結晶シリコン膜１６の表面を露出させる。続いて、希フッ酸等の薬液処理によってワードラインの多結晶シリコン膜１６及び第１のコンタクトプラグの多結晶シリコン膜２２の表面に存在する自然酸化膜を除去した後に、ニッケル膜をスパッタ堆積し、熱処理を行うことで、多結晶シリコン膜１６，２２をシリサイド化する。
【００２４】
その後、未反応のニッケル膜を塩酸加水や硫酸加水、アンモニア加水などの薬液でエッチング除去する。このとき、スパッタ堆積するニッケル膜厚を調節することで、コントロールゲートの多結晶シリコン膜１６の全体をシリサイド化してニッケルシリサイド膜２３にし、ＦＵＳＩ化する。一方、第１のコンタクトプラグでは、多結晶シリコン膜２２の上部にのみニッケルシリサイド膜２４を形成する。
【００２５】
ここで、基板コンタクト部分において、全ての多結晶シリコン膜２２をシリサイド化するのではなく、多結晶シリコンとニッケルシリサイドとの積層構造で第１のコンタクトプラグを形成しているので、ニッケルシリサイド膜２４と基板１１の表面が直接接触するのを避けることができ、しかも基板１１の表面がシリサイド化される等の不都合も生じない。
【００２６】
また、ワードラインは基本的には全ての多結晶シリコンがシリサイド化されたＦＵＳＩ構造であるが、一部にシリサイド化されずに多結晶シリコンが残っていても問題はない。具体的には、コントロールゲートの多結晶シリコン膜１６を上面側からシリサイド化し、底部がコントロールゲートとフローティングゲートとの間のインターポリ絶縁膜１５に直接接するまでシリサイド化すればよい。このとき、望ましいのはコントロールゲートの全体が完全にシリサイド化することであるが、角部に一部多結晶シリコンが残っていてもその量が少ない限り殆ど問題とならない。
【００２７】
次いで、図２（ｆ）に示すように、全面にシリコン窒化膜（ライナー膜）２５，シリコン酸化膜２６を堆積し、ＣＭＰ等の手法によってシリコン酸化膜２６の表面を平坦化する。この状態における矢視Ｂ−Ｂ’断面は図３（ｂ）に示すようになる。続いて、ＲＩＥ法などの手法でシリコン酸化膜２６，シリコン窒化膜２５に対して開口を形成し、ワードライン上のニッケルシリサイド膜２３及び第１のコンタクトプラグ上部のニッケルシリサイド膜２４に達する第２のコンタクトホールを形成する。その後、この第２のコンタクトホール内部に、スパッタ法やＣＶＤ法などの手法を用いてチタン膜及びチタン窒化膜を順に堆積することにより、Ｔｉ／ＴｉＮ積層膜（バリアメタル膜）２７を形成する。
【００２８】
このとき、Ｔｉ／ＴｉＮ積層膜２７は基板シリコンではなくニッケルシリサイド膜に対してのみオーミック接合を形成すればよいため、必ずしもＴｉＳｉ2 を形成できる熱工程を加える必要はない。即ち、Ｔｉ膜を成膜する際にニッケルシリサイド膜表層に残る自然酸化膜を前処理などで除去しさえすれば、４００℃程度の熱工程でも十分に低抵抗なオーミックコンタクトを形成することができる。
【００２９】
その後、Ｔｉ／ＴｉＮ積層膜２７が埋め込まれたコンタクトホール内部にＣＶＤ法等の手法により、第２のコンタクトプラグとしてのタングステン膜２８を埋め込み、ＣＭＰ等の手法でコンタクトホールの外側にあるタングステン膜２８及びＴｉ／ＴｉＮ積層膜２７を除去する。なお、図２（ｆ）の断面図には、ワードライン上の第２のコンタクトプラグが示されていないが、他の断面においてワードライン上に第２のコンタクトプラグが形成されているのは言うまでもない。
【００３０】
最後に、コンタクトホール内部に埋め込まれたタングステン膜２８に接続する配線層（図示せず）を形成することにより、フラッシュメモリ素子が完成する。
【００３１】
このように、本実施形態よれば、ワードラインはニッケルシリサイドのＦＵＳＩ構造、基板コンタクト部は多結晶シリコンとニッケルシリサイドの積層構造としているので、耐熱性の低いニッケルシリサイド膜をワードライン領域にＦＵＳＩとして設けた場合においても、このシリサイド膜を形成した後の熱工程を十分に小さくすることができる。このため、ニッケルシリサイド膜の凝集等の問題を招くことなく、寄生抵抗やＩＰＤ絶縁膜の実効絶縁膜厚を小さくすることが可能となる。
【００３２】
即ち、ワードラインの寄生抵抗を低減するためにコントロールゲートをサリサイド工程による低抵抗のニッケルシリサイド膜２３で形成しても、基板コンタクト部におけるコンタクトプラグでオーミックコンタクトを取るための熱工程を十分に低温化することができ、ニッケルシリサイド膜２３の凝集を引き起こさずにメモリセルを形成することが可能となる。
【００３３】
また、本実施形態においては、リンドープ多結晶シリコンからなる第１のコンタクトプラグの上部をワードライン表面と同時にシリサイド化しているが、図２（ｃ）における多結晶シリコン膜２２のエッチバック量を調整することによって、第１のコンタクトプラグの多結晶シリコン領域をどの程度残すかも調節することができる。
【００３４】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図である。なお、図１及び図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
本実施形態が先に説明した第１の実施形態と異なる点は、基板コンタクト部におけるニッケルシリサイド層をより深い位置まで形成したことにある。
【００３６】
前記図１（ａ）〜（ｃ）に示す工程までは第１の実施形態と同様であり、本実施形態ではこれに続き、図４（ａ）に示すように、ＲＩＥ法などの手法でシリコン酸化膜２１及びシリコン窒化膜２０に対して開口を形成し、ｎ型拡散層１８の表面に達する第１のコンタクトホールを形成する。続いて、希フッ酸等の処理を用いることでｎ型拡散層１８の表面に存在する自然酸化膜を除去した後にリンドープの多結晶シリコン膜３２を堆積し、第１のコンタクトホールの外側の多結晶シリコン膜をＲＩＥ等のプロセスでエッチバックすることにより、第１のコンタクトホール内部に多結晶シリコン膜３２を埋め込み、第１のコンタクトプラグを形成する。
【００３７】
ここで、多結晶シリコン膜３２のエッチバック量を第１の実施形態よりも多くし、多結晶シリコン膜３２の上面をコントロールゲートとなる多結晶シリコン膜１６の上面よりも低い位置にする。その後、１０００℃以上のＲＴＡ処理を加えることにより、多結晶シリコン膜３２とｎ型の拡散層１８の間になおも存在する自然酸化膜層は凝集してしまい、完全なオーミックコンタクトを形成することができる。
【００３８】
次いで、図４（ｂ）に示すように、シリコン窒化膜２０、シリコン窒化膜キャップ層１７及びシリコン酸化膜１９の表層をＲＩＥ等の手法でエッチングし、多結晶シリコン膜１６の表面を露出させる。続いて、希フッ酸等の薬液処理によってワードラインの多結晶シリコン膜１６及び第１のコンタクトプラグの多結晶シリコン膜３２の表面に存在する自然酸化膜を除去した後に、ニッケル膜をスパッタ堆積し、熱処理を行うことで、多結晶シリコン膜１６，３２の反応をニッケルシリサイド膜に変化させる。その後、未反応のニッケル膜を塩酸加水や硫酸加水、アンモニア加水などの薬液でエッチング除去する。このとき、スパッタ堆積するニッケル膜厚を調節することで、コントロールゲートの多結晶シリコン膜１６の全体をシリサイド化してニッケルシリサイド膜２３にし、ＦＵＳＩ化する。一方、第１のコンタクトプラグでは、多結晶シリコン膜３２の上部にのみニッケルシリサイド膜３４を形成するが、このニッケルシリサイド膜３４の底部はコントロールゲートのニッケルシリサイド膜２３の底部よりも低いものとなる。
【００３９】
これ以降は、先の実施形態と同様に、図４（ｃ）に示すように、全面にシリコン窒化膜（ライナー膜）２５，シリコン酸化膜２６を堆積した後、シリコン酸化膜２６，シリコン窒化膜２５に対して、ワードライン上のニッケルシリサイド膜２３及び第１のコンタクトプラグ上部のニッケルシリサイド領域３４に達する第２のコンタクトホールを形成する。その後、この第２のコンタクトホール内部にＴｉ／ＴｉＮ積層膜（バリアメタル膜）２７をスパッタ法やＣＶＤ法などの手法を用いて堆積する。
【００４０】
このとき、Ｔｉ／ＴｉＮ積層膜２７はニッケルシリサイド膜に対してのみオーミック接合を形成すればよいため、必ずしもＴｉＳｉ2 を形成できる熱工程を加える必要はない。即ち、Ｔｉ膜を成膜する際にニッケルシリサイド膜表層に残る自然酸化膜を前処理などで除去しさえすれば、４００℃程度の熱工程でも十分に低抵抗なオーミックコンタクトを形成することができる。
【００４１】
その後、先の実施形態と同様に、Ｔｉ／ＴｉＮ積層膜２７が埋め込まれたコンタクトホール内部に、第２のコンタクトプラグとしてのタングステン膜２８を埋め込む。最後に、コンタクトホール内部に埋め込まれたタングステン膜２８に接続する配線層（図示せず）を形成することにより、フラッシュメモリ素子が完成する。
【００４２】
このように本実施形態によれば、ワードラインはニッケルシリサイドのＦＵＳＩ構造、基板コンタクト部は多結晶シリコンとニッケルシリサイドの積層構造としているので、第１の実施形態と同様の効果が得られる。さらに、基板コンタクト部におけるニッケルシリサイド膜３４を、コントロールゲートとしてのニッケルシリサイド膜２３よりも低い位置まで形成しているので、基板コンタクト部における多結晶シリコン膜３２の厚みを小さくすることができ、これにより基板コンタクト部における直列抵抗をより低減することが可能となる。
【００４３】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、複数の不揮発性メモリセルを直列接続してＮＡＮＤセルユニットを構成した例を説明したが、これに限らず、浮遊ゲートと制御ゲートの２層ゲート構造のメモリセルを有する各種の不揮発性半導体記憶装置に適用することができる。また、第１のコンタクトプラグの下層は必ずしも多結晶シリコン膜に限定されるものではなく、シリコンを含む半導体材料であればよい。
【００４４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程の前半を示す断面図。
【図２】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程の後半を示す断面図。
【図３】第１の実施形態に係わる不揮発性半導体記憶装置の製造工程を説明するためのもので、図１（ａ）の矢視Ａ−Ａ’断面及び図２（ｆ）の矢視Ｂ−Ｂ’断面を示す図。
【図４】第２の実施形態に係わる不揮発性半導体記憶装置の製造工程を示す断面図。
【図５】従来の不揮発性半導体記憶装置の概略構造を示す断面図。
【符号の説明】
【００４６】
１１…ｐ型シリコン基板
１２…トンネル絶縁膜
１３…リンドープ多結晶シリコン膜（フローティングゲート）
１４…素子分離絶縁膜
１５…インターポリ絶縁膜
１６…リンドープ多結晶シリコン膜（コントロールゲート）
１７…シリコン窒化膜（キャップ層）
１８…ｎ型拡散層（ソース・ドレイン領域）
１９…シリコン酸化膜
２０…シリコン窒化膜（ライナー膜）
２１…シリコン酸化膜
２２…リンドープ多結晶シリコン膜
２３…ニッケルシリサイド膜
２４…ニッケルシリサイド膜
２５…シリコン窒化膜
２６…シリコン酸化膜
２７…Ｔｉ／ＴｉＮ積層膜（バリアメタル膜）
２８…タングステン膜
３２…リンドープ多結晶シリコン膜
３４…ニッケルシリサイド膜
【図１】
2009064964.tif 000003
【図２】
2009064964.tif 000004
【図３】
2009064964.tif 000005
【図４】
2009064964.tif 000006
【図５】
2009064964.tif 000007