(57)【要約】【課題】エッチングによって形成されるサイドウォールゲートのばらつきを抑制する技術を提供する。【解決手段】第１の工程では、半導体基板の表面を露出する第１開口部を有する材料を形成する。第２の工程では、材料の上面と材料の側面と半導体基板の表面とに、第１絶縁膜と導電体膜とを順に形成する。第３の工程では、導電体膜表面に、第２開口部を有する第１導電体保護膜を形成し、第２開口部を第２絶縁膜で埋める。第４の工程では、第２絶縁膜をマスクに第１導電体保護膜を除去する。第５の工程では、第１導電体保護膜と第２絶縁膜とをマスクとして、導電体膜を除去する。第６の工程では、第２開口部の第２絶縁膜を除去した後、露出している導電体膜の表面に第２導電体保護膜を形成する。第７の工程では、第１導電体保護膜を除去した後、第２導電体保護膜をマスクにして、導電体を選択的に除去してゲートを形成する。【選択図】図１
2009302197.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、前記半導体基板の表面を露出する第１開口部を有する材料を形成する第１の工程と、
前記材料の上面と前記材料の側面と前記半導体基板の表面とに、第１絶縁膜と導電体膜とを順に形成する第２の工程と、
前記導電体膜表面に、第２開口部を有する第１導電体保護膜を形成し、前記第２開口部を第２絶縁膜で埋める第３の工程と、
前記第２絶縁膜をマスクに前記第１導電体保護膜を除去して前記導電体膜を露出する第４の工程と、
前記第１導電体保護膜と前記第２絶縁膜とをマスクとして、前記材料の上面に形成された前記第１絶縁膜が露出するように前記導電体膜を除去する第５の工程と、
前記第２開口部の前記第２絶縁膜を除去した後、露出している前記導電体膜の表面に第２導電体保護膜を形成する第６の工程と、
前記第１導電体保護膜を除去した後、前記第２導電体保護膜をマスクにして、前記導電体を選択的に除去してゲートを形成する第７の工程と
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第５の工程は、
前記第１導電体保護膜と前記第２絶縁膜とをマスクとし、前記導電体膜に対するエッチングを実行して前記材料上面の前記第１絶縁膜を露出する工程と、
前記第１絶縁膜側面と前記第１導電体保護膜側面との間の前記導電体膜を、所定の高さにする工程と
を含む
半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第３の工程は、
前記第２絶縁膜の表面を、前記材料の上面を含む面よりも低くする工程を含む
半導体装置の製造方法。
【請求項４】
請求項１から３の何れか１項に記載の半導体装置の製造方法において、
前記第３の工程は、
前記第２絶縁膜を全体に形成したあとに平坦化し、平坦化した前記第２絶縁膜を前記材料の上面を含む面までエッチバックする工程を含む
半導体装置の製造方法。
【請求項５】
請求項１から４の何れか１項に記載の半導体装置の製造方法において、さらに、
前記ゲートの前記半導体基板の表面に不純物を注入して拡散層を形成する第８の工程と、
露出した前記材料の表面と、前記ゲートの表面と、前記拡散層の表面とにシリサイドを形成する第９の工程と
を具備する
半導体装置の製造方法。
【請求項６】
請求項１から５の何れか１項に記載の半導体装置の製造方法において、
前記第１の工程で形成される前記材料は、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたワードゲートと
を含み、
前記第２の工程で形成される前記第１絶縁膜は、
電荷蓄積層を含む
半導体装置の製造方法。
【請求項７】
請求項１から５の何れか１項に記載の半導体装置の製造方法において、
前記第１の工程で形成される前記材料は、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたフローティングゲートと、
前記フローティングゲートの上に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成されたワードゲートとを含む
半導体装置の製造方法。
【請求項８】
請求項１から５の何れか１項に記載の半導体装置の製造方法において、
前記第１の工程は、
前記材料を窒化膜で形成し、
前記第７の工程は、
前記ゲートを形成した後、前記窒化膜を除去する工程を含む
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路に適用される素子として、サイドウォール形状のゲート（以下、サイドウォールゲートと呼ぶ）を有する半導体素子（以下、サイドウォールゲート素子と呼ぶ。）が知られている。サイドウォールゲート素子は一般的にセルフアライン（自己整合型）技術で製造されるので、より微細化することが可能になってきている。サイドウォールゲートを適切に形成する技術として、例えば、特許文献１に記載の技術が知られている。
【０００３】
特許文献１（特開２００７−１８４３２３号公報）には、制御ゲート絶縁膜を介して制御ゲート電極を形成する第１電極形成工程と、半導体基板の表面に、記憶ノード絶縁膜を形成する工程と、その記憶ノード絶縁膜の表面にメモリゲート電極を形成する第２電極形成工程とを含む半導体装置の製造方法が記載されている。
【０００４】
その第２電極形成工程では、記憶ノード絶縁膜の表面にメモリゲート電極層を形成する工程と、そのメモリゲート電極層の表面に、そのメモリゲート電極層よりもエッチング速度が遅い補助膜を形成する工程と、そのメモリゲート電極層およびその補助膜に対して異方性エッチングを行なう工程とを含んでいる。
【０００５】
また、上述の技術以外にも、例えば特許文献２（特開２００２−２６１１７６号公報）に記載されているような、半導体記憶装置の製造方法に関する技術が知られている。
【０００６】
【特許文献１】特開２００７−１８４３２３号公報
【特許文献２】特開２００２−２６１１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
セルフアライン技術によって製造されるサイドウォールゲートの形状は、エッチングの加工精度や面内均一性に依存する。例えば、エッチングによってサイドウォールゲートを形成する場合、ウェハの面内バラツキに起因して、高さがばらつくことがある。同一のプロセスで製造された半導体素子のゲートの形状がばらつくと、各ゲートの抵抗が変わってしまい、素子の性能にバラツキが生じてしまうことがある。
【０００８】
本発明が解決しようとする課題は、エッチングによって形成されるサイドウォールゲートの形状ばらつきを抑制する技術を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
上記の課題を解決するために、以下の製造方法によって半導体装置を製造する。その製造方法の第１の工程では、半導体基板（２）の上に、前記半導体基板（２）の表面を露出する第１開口部を有する材料（６）（４４、４５、４８、４９）（６６）を形成する。第２の工程では、前記材料（６）（４４、４５、４８、４９）（６６）の上面と前記材料（６）（４４、４５、４８、４９）（６６）の側面と前記半導体基板（２）の表面とに、第１絶縁膜（１２）（２９）と導電体膜（２４）とを順に形成する。第３の工程では、前記導電体膜（２４）表面に、第２開口部（３４）を有する第１導電体保護膜（２５）を形成し、前記第２開口部（３４）を第２絶縁膜（２６）で埋める。第４の工程では、前記第２絶縁膜（２６）をマスクに前記第１導電体保護膜（２５）を除去して前記導電体膜（２４）を露出する。第５の工程では、前記第１導電体保護膜（２５）と前記第２絶縁膜（２６）とをマスクとして、前記材料（６）（４４、４５、４８、４９）（６６）の上面に形成された前記第１絶縁膜（１２）（２９）が露出するように前記導電体膜（２４）を除去する。第６の工程では、前記第２開口部（３４）の前記第２絶縁膜（２６）を除去した後、露出している前記導電体膜（２４）の表面に第２導電体保護膜（２８）を形成する。第７の工程では、前記第１導電体保護膜（２５）を除去した後、前記第２導電体保護膜（２８）をマスクにして、前記導電体を選択的に除去してゲート（４、４６、６４）を形成する。
【発明の効果】
【００１１】
本発明によると、エッチングによって形成されるサイドウォールゲートの形状ばらつきを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１２】
［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図１は、本実施形態に係る不揮発性半導体メモリ装置１の構造を示す断面図である。特に、図１は、不揮発性半導体メモリ装置１に備えられたメモリセル３の断面構造を示している。図１を参照して、本実施の形態に係るメモリセル３の構造を説明する。メモリセル３は、ソース／ドレイン拡散層７と、複数のゲート電極（コントロールゲート４、ワードゲート６）と、第１ゲート絶縁膜１１と第２ゲート絶縁膜１２とを含んでいる。また、ソース／ドレイン拡散層７には、拡散層シリサイド１６が備えられている。
【００１３】
ソース／ドレイン拡散層７は半導体基板２に形成され、ソースまたはドレインとして機能する。本実施形態においては、半導体基板２が、Ｐ型シリコン基板（Ｐ型ウェル）である場合を例示する。この場合、ソース／ドレイン拡散層７とは、Ｎ型拡散層領域である。また、二つのソース／ドレイン拡散層７間の半導体領域がチャネル領域である。そのチャネル領域上に、複数のゲート電極（コントロールゲート４、ワードゲート６）が設けられている。
【００１４】
図１に示されているように、複数のゲート電極は、ワードゲート６と、そのワードゲート６の両側に設けられた２つのコントロールゲート（コントロールゲート４）である。ワードゲート６には、ワードゲートシリサイド１５が備えられている。また、コントロールゲート４には、コントロールゲートシリサイド１３が備えられている。ワードゲート６は、第１ゲート絶縁膜１１を介して半導体基板２の表面上に形成されている。一方、コントロールゲート４とは、第２ゲート絶縁膜１２を介して半導体基板２の表面上に形成されている。
【００１５】
コントロールゲート４は、サイドウォール１８とサイドウォール１９とによって、周囲の導電体から電気的に絶縁されている。以下の説明において、コントロールゲート４は、単に「コントロールゲートＣＧ」と参照される場合もある。コントロールゲートＣＧは、ワードゲート６と第２ゲート絶縁膜１２を介して隣接している。つまり、ワードゲート６とコントロールゲートＣＧは、互いに近接しているが、電気的には絶縁されている。図１に示されているように、本実施形態のメモリセル３は、半導体基板２とコントロールゲートＣＧの間から、ワードゲート６とコントロールゲートＣＧの間まで延在する第２ゲート絶縁膜１２を備えている。
【００１６】
その第２ゲート絶縁膜１２は、ボトム絶縁膜２１、電荷トラップ膜２２及びトップ絶縁膜２３を含んでいる。ボトム絶縁膜２１は、半導体基板２側の絶縁膜であり、電荷トラップ膜２２、半導体基板２およびワードゲート６の間に形成されている。一方、トップ絶縁膜２３は、コントロールゲートＣＧ側の絶縁膜であり、電荷トラップ膜２２とコントロールゲートＣＧとの間に形成されている。電荷トラップ膜２２は、電荷をトラップする性質を有する絶縁膜であり、ボトム絶縁膜２１とトップ絶縁膜２３に挟まれている。第２ゲート絶縁膜１２は、例えばＯＮＯ膜である。この場合、ボトム絶縁膜２１、電荷トラップ膜２２、及びトップ絶縁膜２３は、それぞれシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜である。
【００１７】
以上に説明されたコントロールゲートＣＧ、第２ゲート絶縁膜１２及び電荷トラップ膜２２が、ワードゲート６の両側に形成されている。すなわち、図１で示されたメモリセル３は、ワードゲート６を共有するＭＯＮＯＳトランジスタを含む「ツインＭＯＮＯＳ構造」を有している。各ＭＯＮＯＳトランジスタにおいて、電荷トラップ膜２２に電子が注入されると閾値電圧は上昇し、電荷トラップ膜２２から電子が引き抜かれると閾値電圧は減少する。このような閾値電圧の変化を利用することにより、各ＭＯＮＯＳトランジスタは、データ“１”、“０”を不揮発的に記憶する。図１で示されたメモリセル３の各々は、２ビットの情報を記憶することができる。
【００１８】
以下に、第１実施形態における、メモリセル３の製造工程について説明を行う。図２は、メモリセル３の製造における第１工程を例示する断面図である。第１工程においては、半導体基板２に第１ゲート絶縁膜１１となる酸化膜を成膜し、その上にワードゲート６となるポリシリコン膜を成膜する。そして、そのポリシリコン膜の上にレジストパターンを形成した後、エッチングを行って、第１ゲート絶縁膜１１と、ワードゲート６とを形成する。
【００１９】
図３は、メモリセル３の製造における第２工程を例示する断面図である。第２工程においては、ボトム絶縁膜２１、電荷トラップ膜２２、トップ絶縁膜２３を順に成膜することで第２ゲート絶縁膜１２を形成し、その第２ゲート絶縁膜１２の上にポリシリコン膜２４を形成する。このポリシリコン膜２４は、後の工程において、コントロールゲート４となる。また、図３に示されているように、第２工程においては、ポリシリコン膜２４が、開口部３４を有するように形成する。
【００２０】
図４は、メモリセル３の製造における第３工程を例示する断面図である。第３工程においては、ポリシリコン膜２４の上に窒化膜２５を形成し、その窒化膜２５の上に酸化膜２６を形成する。図４に示されているように、第３工程においては、上述の開口部３４が完全に埋まるように酸化膜２６を形成する。
【００２１】
図５は、メモリセル３の製造における第４工程を例示する断面図である。第４工程においては、酸化膜２６をＣＭＰによってＣＭＰ位置２７まで平坦化する。換言すると、ワードゲート６の上に乗っている窒化膜２５の表面が露出するまで、酸化膜２６に対するＣＭＰを行う。その後、酸化膜２６をエッチバックする。このとき、半導体基板２から酸化膜２６の表面までの高さが、半導体基板２からワードゲート６の上の第２ゲート絶縁膜１２の上面までの高さと略等しくなるまでエッチバックする。換言すると、酸化膜２６の表面が、ワードゲート６の上の第２ゲート絶縁膜１２の上面を含む面と同等か、それよりも低くなるまでエッチングを行う。これによって、二つのワードゲート６の間の開口部３４を酸化膜２６で埋める形とする。
図６は、メモリセル３の製造における第５工程を例示する断面図である。第５工程においては、酸化膜２６をマスクにして、露出している窒化膜２５をエッチングにより除去する。それによって、ポリシリコン膜２４の一部を露出する。
【００２２】
図７は、メモリセル３の製造における第６工程を例示する断面図である。第６工程においては、露出しているポリシリコン膜２４を、所定の高さまでエッチングする。このとき、後の工程で形成されるコントロールゲート４のゲート長Ｌは、第２ゲート絶縁膜１２と窒化膜２５とによって維持される。したがって、第６工程では、ゲート長Ｌを変化させること無くポリシリコン膜２４の高さを変えることができる。
【００２３】
図８は、メモリセル３の製造における第７工程を例示する断面図である。第７工程においては、酸化膜２６を除去して窒化膜２５を露出する。そして、窒化膜２５と第２ゲート絶縁膜１２との間に露出しているポリシリコン膜２４の表面を酸化して、酸化膜２８を形成する。
【００２４】
図９は、メモリセル３の製造における第８工程を例示する断面図である。第８工程においては、まず、窒化膜２５を除去する。そして、窒化膜２５が除去されたことによって露出したポリシリコン膜２４の一部を、酸化膜２８をマスクにして選択的に除去し、コントロールゲート４と形成する。コントロールゲート４のゲート長Ｌは、酸化膜２８によって維持される。
【００２５】
図１０は、メモリセル３の製造における第９工程を例示する断面図である。第９工程においては、酸化膜２８と、余分な第２ゲート絶縁膜１２とを除去する。第９工程において、ワードゲート６の上の第２ゲート絶縁膜１２と、二つの素子の間の第２ゲート絶縁膜１２とを除去する。このとき、酸化膜２８を同時に取り除くことによって、コントロールゲート４の表面を露出する。
【００２６】
図１１は、メモリセル３の製造における第１０工程を例示する断面図である。第１０工程においては、コントロールゲート４の側面にサイドウォール１８を形成する。また、コントロールゲート４の上面の一部に、サイドウォール１９を形成する。そして、半導体基板２に不純物を注入することによって、ソース／ドレイン拡散層７を形成する。
【００２７】
図１２は、メモリセル３の製造における第１１工程を例示する断面図である。第１１工程においては、ソース／ドレイン拡散層７の表面に拡散層シリサイド１６を形成する。またこのとき、コントロールゲート４の表面にコントロールゲートシリサイド１３を形成し、ワードゲート６の表面に、ワードゲートシリサイド１５を形成する。
【００２８】
不揮発性半導体メモリ装置１に備えられるメモリセル３を、本実施形態の製造方法で製造することによって、コントロールゲート４のゲート長Ｌを維持したまま、その高さを決定することが可能である。本実施形態では、ゲート長Ｌを維持する窒化膜２５を酸化膜２６で保護しつつ、窒化膜２５の余分な箇所を除去してポリシリコン膜２４を露出している。したがって、窒化膜２５のエッチングレートに依存することなく、ポリシリコン膜２４に対するエッチングをおこなって、その高さを決定することが可能である。
【００２９】
［比較例］
以下に、本願発明の理解を容易にするための比較例について説明を行う。図１３は、半導体チップを製造するためのウェハ３１を例示している。ウェハ３１は、同一のプロセスによって製造される複数の半導体チップを含んでいる。ウェハ３１の第１領域３２に形成されるチップに含まれる素子と、第２領域３３に形成されるチップに含まれる素子は、バラツキ無く形成されることが好ましい。しかしながら、上述の実施形態に述べた半導体装置の製造方法を適用せずに、サイドウォールゲートを有する半導体素子を製造した場合に、エッチングのウェハ面内ばらつきに起因して、そのサイドウォールゲート高さがばらついてしまうことがある。
【００３０】
図１４は、サイドウォールゲートの形状がばらついたときの、メモリセル３の構造を例示する断面図である。図１４の（ａ）は、コントロールゲートＣＧ（コントロールゲート４）の形状が正常なメモリセル３の断面の構成を例示している。
【００３１】
図１４の（ｂ）は、コントロールゲートＣＧの高さが、設計された高さよりも低くなってしまった場合のメモリセル３の断面の構成を例示している。図１４の（ｂ）に示されているように、コントロールゲートＣＧが通常よりも低くなってしまうと、そのコントロールゲートＣＧの断面積が小さくなる。断面積の縮小は、抵抗の増大を招き、そのため、メモリセル３の動作スピードが低下してしまう。また、コントロールゲートＣＧが通常よりも低くなってしまうと、サイドウォール１８の大きさが不十分になり、シリサイドを形成したときに、コントロールゲート４に形成されるシリサイドと、ソース／ドレイン拡散層７に形成されるシリサイドとが、ショートしてしまう場合がある。さらに、コントロールゲートＣＧが通常よりも低くなってしまうと、ソース／ドレイン拡散層７を形成するときの不純物が、コントロールゲートＣＧを突き抜けて基板に到達してしまい、しきい値が変動してしまうことがある。さらに、その突き抜けた不純物によって、コントロールゲートＣＧ下の絶縁膜にダメージが生じることがある。
【００３２】
図１４の（ｃ）は、コントロールゲートＣＧの高さが、設計された高さよりも高くなってしまった場合のメモリセル３の断面の構成を例示している。図１４の（ｃ）に示されているように、コントロールゲートＣＧが通常よりも高くなってしまうと、サイドウォール１９の大きさが不十分になり、シリサイドを形成したときに、コントロールゲート４に形成されるシリサイドと、ワードゲート６に形成されるシリサイドとが、ショートしてしまう場合がある。
【００３３】
上述した本実施形態の製造方法によってメモリセル３を形成することで、コントロールゲートＣＧの形状のバラツキを抑制し、適切に動作する不揮発性半導体メモリ装置１を構成することが可能である。
【００３４】
［第２実施形態］
以下に、図面を参照して、本発明の第２実施形態について説明を行う。図１５は、第２実施形態において製造対象となる不揮発性半導体記憶素子４１の構成を例示する断面図である。不揮発性半導体記憶素子４１は、ソース／ドレイン拡散層４２と複数のゲート電極（コントロールゲート４６、ワードゲート４５、フローティングゲート４４）と、第１ゲート絶縁膜４８と、第２ゲート絶縁膜５０とを含んでいる。また、ソース／ドレイン拡散層４２には、シリサイド５６が備えられている。
【００３５】
ソース／ドレイン拡散層４２は、半導体基板２に形成されており、ソースまたはドレインとして機能する。第２実施形態においては、半導体基板２が、Ｐ型シリコン基板（Ｐ型ウェル）である場合を例示する。この場合、ソース／ドレイン拡散層４２は、Ｎ型拡散層領域である。また、二つのソース／ドレイン拡散層４２の間の半導体領域がチャネル領域である。そのチャネル領域上に、複数のゲート電極（コントロールゲート４６、ワードゲート４５、フローティングゲート４４）が設けられている。
【００３６】
図１５に示されているように、複数のゲート電極は、ワードゲート４５と、そのワードゲート４５の両側に設けられた２つのコントロールゲート（コントロールゲート４６）と、ワードゲート４５の下に設けられたフローティングゲート４４である。ワードゲート４５には、シリサイド６０が備えられている。コントロールゲート４６には、シリサイド５８が備えられている。また、ソース／ドレイン拡散層４２には、シリサイド５６が形成されている。
【００３７】
フローティングゲート４４は、第１ゲート絶縁膜４８を介して半導体基板２の表面上に形成されている。また、フローティングゲート４４とワードゲート４５との間には、層間絶縁膜４９が構成されている。さらに、コントロールゲート４６は、第２ゲート絶縁膜５０を介して半導体基板２の表面上に形成されている。コントロールゲート４６は、サイドウォール５２とサイドウォール５３とによって、周囲の導電体から電気的に絶縁されている。
【００３８】
以下の説明において、二つのコントロールゲート４６は、単に「コントロールゲートＣＧ」と参照される場合もある。コントロールゲート４６は、第２ゲート絶縁膜５０を介してフローティングゲート４４とワードゲート４５に隣接している。つまり、コントロールゲートＣＧは、フローティングゲート４４、ワードゲート４５と互いに近接しているが、電気的には絶縁されている。
【００３９】
以下に、第２実施形態の不揮発性半導体記憶素子４１の製造に関して説明を行う。なお、以下では、第２実施形態の製造工程に対する理解を容易にするために、上述の第１実施形態と異なる製造工程に対して説明を行う。
【００４０】
図１６Ａは、第２実施形態の半導体装置の製造における第１工程を例示する断面図である。図１６Ａは、上述の第１実施形態の第１工程に対応している。図１６Ａに示されているように、第２実施形態の第１工程において、半導体基板２の上に、第１ゲート絶縁膜４８となる絶縁膜と、フローティングゲート４４となるポリシリコン膜と、層間絶縁膜４９となる絶縁膜と、ワードゲート４５となるポリシリコン膜を形成した後、所定のパターンのレジストを形成してエッチングを行う。
【００４１】
図１６Ｂは、第２実施形態の半導体装置の製造における第２工程を例示する断面図である。図１６Ｂは、上述の第１実施形態の第２工程に対応している。図１６Ｂに示されているように、第２実施形態の第２工程において、酸化膜２９を形成し、その酸化膜２９の上にポリシリコン膜２４を形成する。このポリシリコン膜２４は、後の工程において、コントロールゲート４６となる。また、図１６Ｂに示されているように、その第２工程においては、ポリシリコン膜２４が、開口部３４を有するように形成する。
【００４２】
その後、上述の第１実施形態と同様に不揮発性半導体記憶素子４１を製造し、図１５に例示した不揮発性半導体記憶素子４１を構成する。第２実施形態の不揮発性半導体記憶素子４１は、第１実施形態のメモリセル３と同様の製造方法で製造することによって、コントロールゲート４６のゲート長Ｌを維持したまま、その高さを決定することが可能である。
【００４３】
［第３実施形態］
以下に、図面を参照して、本発明の第３実施形態について説明を行う。図１７は、第３実施形態において製造対象となるトランジスタ６１の構成を例示する断面図である。トランジスタ６１は、第１ソース／ドレイン拡散層６２と、第２ソース／ドレイン拡散層６３と、ゲート６４と、ゲート絶縁膜６５とを含んでいる。第１ソース／ドレイン拡散層６２と第２ソース／ドレイン拡散層６３とは半導体基板２に形成されている。第１ソース／ドレイン拡散層６２と第２ソース／ドレイン拡散層６３とは、ソースまたはドレインとして機能する。本実施形態においては、半導体基板２が、Ｐ型シリコン基板（Ｐ型ウェル）である場合を例示する。この場合、第１ソース／ドレイン拡散層６２と第２ソース／ドレイン拡散層６３とは、Ｎ型拡散層領域である。また、第１ソース／ドレイン拡散層６２と第２ソース／ドレイン拡散層６３と間の半導体領域がチャネル領域である。そのチャネル領域上に、ゲート６４が設けられている。
【００４４】
以下に、第３実施形態のトランジスタ６１の製造に関して説明を行う。なお、以下では、第３実施形態の製造工程に対する理解を容易にするために、上述の第１実施形態と異なる製造工程に対して説明を行う。
【００４５】
図１８Ａは、第３実施形態の半導体装置の製造における第１工程を例示する断面図である。図１８Ａは、上述の第１実施形態の第１工程に対応している。図１８Ａを参照すると、第３実施形態の第１工程において、半導体基板２の上にＳｉＮ膜を成膜し、そのＳｉＮ膜の上に所定のパターンのレジストを形成してエッチングを行い、窒化膜６６を形成する。
【００４６】
図１８Ｂは、第３実施形態の半導体装置の製造における第２工程を例示する断面図である。図１８Ｂは、上述の第１実施形態の第２工程に対応している。図１８Ｂを参照すると、第２実施形態の第２工程において、酸化膜２９を形成し、その酸化膜２９の上にポリシリコン膜２４を形成する。このポリシリコン膜２４は、後の工程において、ゲート６４となる。また、図１８Ｂに示されているように、その第２工程においては、ポリシリコン膜２４が、開口部３４を有するように形成する。その後、第１実施形態の第３工程から第８工程と同様の工程を実施する。
【００４７】
図１８Ｃは、第３実施形態の半導体装置の製造における第３工程を例示する断面図である。図１８Ｃに示されているように、その第３工程では、上述の第１実施形態の第９工程と同様の工程を行った後に、窒化膜６６を除去する。その後、上述の第１実施形態と同様にトランジスタ６１を製造し、図１７に例示したトランジスタ６１を構成する。第３実施形態のトランジスタ６１は、第１実施形態のメモリセル３と同様の製造方法で製造することによって、ゲート６４のゲート長Ｌを維持したまま、その高さを決定することが可能である。なお、上述の複数の実施形態は、その構成・動作が矛盾しない範囲において組み合わせて実施することが可能である。
【図面の簡単な説明】
【００４８】
【図１】図１は、本実施形態に係る不揮発性半導体メモリ装置１の構造を示す断面図である。
【図２】図２は、メモリセル３の製造における第１工程を例示する断面図である。
【図３】図３は、メモリセル３の製造における第２工程を例示する断面図である。
【図４】図４は、メモリセル３の製造における第３工程を例示する断面図である。
【図５】図５は、メモリセル３の製造における第４工程を例示する断面図である。
【図６】図６は、メモリセル３の製造における第５工程を例示する断面図である。
【図７】図７は、メモリセル３の製造における第６工程を例示する断面図である。
【図８】図８は、メモリセル３の製造における第７工程を例示する断面図である。
【図９】図９は、メモリセル３の製造における第８工程を例示する断面図である。
【図１０】図１０は、メモリセル３の製造における第９工程を例示する断面図である。
【図１１】図１１は、メモリセル３の製造における第１０工程を例示する断面図である。
【図１２】図１２は、メモリセル３の製造における第１１工程を例示する断面図である。
【図１３】図１３は、半導体チップを製造するためのウェハ３１を例示している。
【図１４】図１４は、サイドウォールゲートの形状がばらついたメモリセル３の構造を例示する断面図である。
【図１５】図１５は、第２実施形態において製造対象となる不揮発性半導体記憶素子４１の構成を例示する断面図である。
【図１６Ａ】図１６Ａは、第２実施形態の半導体装置の製造における第１工程を例示する断面図である。
【図１６Ｂ】図１６Ｂは、第２実施形態の半導体装置の製造における第２工程を例示する断面図である。
【図１７】図１７は、第３実施形態において製造対象となるトランジスタ６１の構成を例示する断面図である。
【図１８Ａ】図１８Ａは、第３実施形態の半導体装置の製造における第１工程を例示する断面図である。
【図１８Ｂ】図１８Ｂは、第３実施形態の半導体装置の製造における第２工程を例示する断面図である。
【図１８Ｃ】図１８Ｃは、第３実施形態の半導体装置の製造における第３工程を例示する断面図である。
【符号の説明】
【００４９】
１…不揮発性半導体メモリ装置
２…半導体基板
３…メモリセル
４…コントロールゲート
６…ワードゲート
７…ソース／ドレイン拡散層
１１…第１ゲート絶縁膜
１２…第２ゲート絶縁膜
１３…コントロールゲートシリサイド
１５…ワードゲートシリサイド
１６…拡散層シリサイド
１８…サイドウォール
１９…サイドウォール
２１…ボトム絶縁膜
２２…電荷トラップ膜
２３…トップ絶縁膜
２４…ポリシリコン膜
２５…窒化膜
２６…酸化膜
２７…ＣＭＰ位置
２８…酸化膜
２９…酸化膜
３１…ウェハ
３２…第１領域
３３…第２領域
３４…開口部
４１…不揮発性半導体記憶素子
４２…ソース／ドレイン拡散層
４４…フローティングゲート
４５…ワードゲート
４６…コントロールゲート
４８…第１ゲート絶縁膜
４９…層間絶縁膜
５０…第２ゲート絶縁膜
５２…サイドウォール
５３…サイドウォール
５６…シリサイド
５８…シリサイド
６０…シリサイド
６１…トランジスタ
６２…第１ソース／ドレイン拡散層
６３…第２ソース／ドレイン拡散層
６４…ゲート
６５…ゲート絶縁膜
６６…窒化膜
ＣＧ…コントロールゲート
Ｌ…ゲート長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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