(57)【要約】【課題】横型のＭＩＳＦＥＴを形成して成る半導体装置およびその製造方法において、簡単な構成により、生産性の向上、およびオン抵抗とドレインソース間の接合静電容量の積の低減を図る。【解決手段】半導体装置１は、ＳＯＩ基板２の主表面に横型のＭＩＳＦＥＴを形成して成り、基板２の主表面には、ＭＩＳＦＥＴのソース領域３とドレイン領域４間の電流経路を拡大させるための凹凸構造６が設けられており、凹凸構造６の凹部１１と凸部１２の境界が斜めに傾斜している面によって構成されている。凹凸構造６表面の角度変化が緩やかで膜切れが発生しにくく、ゲート絶縁膜５１やゲート電極５を生産性良く容易に形成できる。凹凸構造６により、オン抵抗（Ｒとする）が低減され、平面状態より凹んでいる凹部１１におけるドレインソース間容量（Ｃとする）が最適化されＣＲ積を低減できる。【選択図】図１
2009283758.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板の主表面に横型のＭＩＳＦＥＴを形成して成る半導体装置であって、
前記基板の主表面には、ＭＩＳＦＥＴのソース領域とドレイン領域間の電流経路を拡大させるための凹凸構造が設けられており、前記凹凸構造の凹部と凸部の境界が斜めに傾斜している面によって構成されていることを特徴とする半導体装置。
【請求項２】
前記主表面には前記ＭＩＳＦＥＴのソース領域、ドレイン領域、およびゲート電極を他素子に電気接続するための複数の電極パッドが設けられており、
前記凹凸構造が前記電極パッドの下地部分には形成されていないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＩＳＦＥＴのソース領域とドレイン領域との境界領域が平面視で入り込んで配置されており、前記ソース領域とドレイン領域との境界領域にはゲート領域が形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記凹凸構造は、前記ゲート領域が平面視で湾曲している部分には形成されていないことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記凹凸構造における凹部のＳＯＩ基板の絶縁層からの厚みが０．５μｍから１．５μｍの間にあることを特徴とする請求項１乃至請求項４のいずれか一項に記載の半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の半導体装置の製造方法であって、
少なくとも前記ＭＩＳＦＥＴのゲート絶縁膜形成前に、前記基板の主表面に湿式の異方性エッチングを行うことにより、前記凹凸構造を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板の主表面に横型のＭＩＳＦＥＴを形成して成る半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＩＳＦＥＴのオン抵抗を低減するために有効チャネル幅を広げる試みが提案されている。例えば、ベース領域の両側のソース領域およびドレイン領域と、これらに接しているゲート絶縁膜およびその上のゲート電極と、が形成されたＭＩＳＦＥＴにおいて、ベース領域表面であってゲート絶縁膜を介してゲート電極と接している領域に凹凸構造を形成し、これによりＭＩＳＦＥＴの形成領域を広げることなく実質的にチャネル幅を広げるものが知られている（例えば、特許文献１参照）。
【特許文献１】特開平８−２６４７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した特許文献１に示されるようなＭＩＳＦＥＴにおいては、オン抵抗の低減が図られているものの、歩留りよく量産を行うことや、ソースドレイン間の接合容量の低減、ＣＲ積（ドレインソース間の接合静電容量とオン抵抗との積）の低減などについては考慮されていない。
【０００４】
本発明は、上記課題を解消するものであって、簡単な構成により、生産性を向上できると共にオン抵抗とドレインソース間の接合静電容量の積の低減を実現できる横型のＭＩＳＦＥＴを形成して成る半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を達成するために、請求項１の発明は、ＳＯＩ基板の主表面に横型のＭＩＳＦＥＴを形成して成る半導体装置であって、前記基板の主表面には、ＭＩＳＦＥＴのソース領域とドレイン領域間の電流経路を拡大させるための凹凸構造が設けられており、前記凹凸構造の凹部と凸部の境界が斜めに傾斜している面によって構成されているものである。
【０００６】
請求項２の発明は、請求項１に記載の半導体装置において、前記主表面には前記ＭＩＳＦＥＴのソース領域、ドレイン領域、およびゲート電極を他素子に電気接続するための複数の電極パッドが設けられており、前記凹凸構造が前記電極パッドの下地部分には形成されていないものである。
【０００７】
請求項３の発明は、請求項１または請求項２に記載の半導体装置において、前記ＭＩＳＦＥＴのソース領域とドレイン領域との境界領域が平面視で入り込んで配置されており、前記ソース領域とドレイン領域との境界領域にはゲート領域が形成されているものである。
【０００８】
請求項４の発明は、請求項３に記載の半導体装置において、前記凹凸構造は、前記ゲート領域が平面視で湾曲している部分には形成されていないものである。
【０００９】
請求項５の発明は、請求項１乃至請求項４のいずれか一項に記載の半導体装置において、前記凹凸構造における凹部のＳＯＩ基板の絶縁層からの厚みが０．５μｍから１．５μｍの間にあるものである。
【００１０】
請求項６の発明は、請求項１乃至請求項５のいずれか一項に記載の半導体装置の製造方法であって、少なくとも前記ＭＩＳＦＥＴのゲート絶縁膜形成前に、前記基板の主表面に湿式の異方性エッチングを行うことにより、前記凹凸構造を形成するものである。
【発明の効果】
【００１１】
請求項１の発明によれば、凹凸構造によるオン抵抗の低減と共に、ＳＯＩ基板における絶縁層の存在によって活性層の厚みが最適化されてドレインソース間の接合静電容量を減らすことができるので、オン抵抗とドレインソース間の接合静電容量の積の低減を実現したＭＩＳＦＥＴから成る半導体装置が得られる。また、凹凸構造が傾斜した境界面を有して構成されているので、垂直側壁、角凸部、隅凹部などのような成膜に不適とされるところがなく、凹凸構造の表面に信頼性の高い高品質の薄膜を形成してゲート絶縁膜やゲート電極を生産性良く容易に形成できる。
【００１２】
請求項２の発明によれば、電極パッドの下地部分には凹凸が形成されていないので、信頼性良くワイヤボンディングなどの電気接続を行うことができ、歩留まりや生産性を高くできる。
【００１３】
請求項３の発明によれば、ソース領域とドレイン領域との境界領域には、ゲート領域、従ってチャネル領域が形成され、境界領域がより入り込むことにより、チャネル領域がより拡大されるので、電流経路がより拡大され、オン抵抗をより下げることができる。
【００１４】
請求項４の発明によれば、耐圧低下を回避できる。すなわち、ゲート領域、従ってチャネル領域がその幅方向において平面視で湾曲している部分においては、一般に、直線部分に比べて空乏層の伸展が悪いので電界集中が発生し、耐圧低下を引き起こす可能性がある。そこで、このような場所には凹凸構造を形成しないこととして、電流経路の乱れや構造変化による電界集中の影響を回避して耐圧低下を回避する。
【００１５】
請求項５の発明によれば、活性層の厚みが最適化されて、オン抵抗とドレインソース間の接合静電容量の積の低減を実現したＭＩＳＦＥＴから成る半導体装置が得られる。
【００１６】
請求項６の発明によれば、凸部と凹部間に傾斜した境界面を有する凹凸構造を容易に形成でき、凹凸構造によるオン抵抗の低減と共に、ＳＯＩ基板における絶縁層の存在によって活性層の厚みが最適化されてドレインソース間の接合静電容量を減らすことができるので、オン抵抗とドレインソース間の接合静電容量の積の低減を実現したＭＩＳＦＥＴから成る半導体装置を製造できる。また、凹凸構造が傾斜した境界面を有して構成されるので、垂直側壁、角凸部、隅凹部などのような成膜に不適とされるところがなく、凹凸構造の表面に信頼性の高い高品質の薄膜を形成してゲート絶縁膜やゲート電極を生産性良く容易に形成できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係るＳＯＩ基板の主表面に横型のＭＩＳＦＥＴを形成して成る半導体装置およびその製造方法について、図面を参照して説明する。
【００１８】
（第１の実施形態）
図１、図２、図３は第１の実施形態に係る半導体装置を示す。半導体装置１は、ＳＯＩ基板２の主表面に横型のＭＩＳＦＥＴを形成して成り、基板の主表面には、ＭＩＳＦＥＴのソース領域３とドレイン領域４との間の電流経路を拡大させるための凹凸構造６が設けられている。
【００１９】
ＳＯＩ基板２は、支持基板であるシリコン基板２１、その上の埋め込み酸化膜から成る絶縁層２２、および、絶縁層２２上に形成されたシリコン層であるＳＯＩ層２３を備えている。ＳＯＩ層２３の表面が、ＳＯＩ基板２の主表面である。
【００２０】
ＭＩＳＦＥＴは、ＳＯＩ基板２のＳＯＩ層２３に、チャネル領域を形成するための第１導電型（例えばｐ型）の領域を挟んで、第２導電型（ｎ型）のソース領域３およびドレイン領域４を形成し、ソース領域３とドレイン領域４との間に、例えばシリコン酸化膜からなるゲート絶縁膜５１を介してゲート電極５を形成して構成されている。
【００２１】
本実施形態に示す半導体装置１は、上述のように、シリコン酸化膜をゲート絶縁膜５１とする横型のＭＯＳＦＥＴをＭＩＳＦＥＴとしてＳＯＩ基板２の主表面に備えている。この半導体装置１は、単一のＭＯＳＦＥＴ素子を備えたチップ状の素子であり、ＳＯＩ基板２の主表面に多数のＭＯＳＦＥＴ素子を形成した後、ダイシングすることにより個片化して得られる。
【００２２】
半導体装置１において、ゲート電極５が、ＳＯＩ基板２の主表面に平面視で略四角形のリング状に形成され、ゲート電極５から成るリングの内部にドレイン領域４が形成され、外部にソース領域３が形成されている。ＳＯＩ基板２の主表面には、ソース領域３、ドレイン領域４、およびゲート電極５を他素子に電気接続するための複数の電極パッド７が設けられている。
【００２３】
凹凸構造６は、ＭＩＳＦＥＴのソース領域３とドレイン領域４の間の電流経路を拡大させるための構造であり、その凹部１１と凸部１２の境界が斜めに傾斜している面１３によって構成されている。すなわち、凹凸構造６の凹部１１は、平面視で四角形の開口を有し、その開口の中に四角形の底面があり、開口周縁と底面は４つの傾斜した面１３によって接続されている。このように、凹凸構造６が傾斜した境界面１３を有して構成されているので、その構造には垂直側壁、角凸部、隅凹部などのような成膜に不適とされるところがなく、凹凸構造表面の角度変化が緩やかであるので膜切れが発生しにくく、凹凸構造６の表面に信頼性の高い高品質の薄膜を形成してゲート絶縁膜５１やゲート電極５を生産性良く容易に形成できる。
【００２４】
ソース領域３とドレイン領域４の間の電流は、矢印ｘで示す方向にＳＯＩ基板２の主表面に沿って流れるので、この電流経路に直交する方向の沿面距離が長い程、電流経路の断面積が大きくなる。従って、ゲート電極５の成すリングに沿って凹凸を繰り返す凹凸構造６によって、リングに沿う沿面距離が拡大され、電流経路が拡大され、ここを流れる電流に対する抵抗、すなわちオン抵抗が低減される。
【００２５】
さらに述べると、素子表面に凹凸をつけて、従来のフラットな場合と比べてチップの表面積を拡大することにより、チップサイズ当たりの電流容量を増加でき、低オン抵抗を実現することが可能となる。この点、半導体装置１は、横型のＭＩＳＦＥＴ素子を備えて成り、主表面近傍のみで電流を通電できるので、表面積が広くなったことを最大限に生かすことができる。
【００２６】
また、半導体装置１は、ＳＯＩ基板２を用いて形成した横型のＭＩＳＦＥＴであり、凹凸構造６が形成されることにより、平面状態より凹んでいる凹部１１におけるドレインソース間容量（Ｃとする）が低減される。従って、本発明の半導体装置１によれば、凹凸構造６によるオン抵抗（Ｒとする）とドレインソース間の接合静電容量Ｃの積であるＣＲ積（低いのが望ましいとされる）を低減することができる。なお、ＣＲ積について、さらに後述する（図４参照）。
【００２７】
また、上述の凹凸構造６は、電極パッド７を形成する部分には形成されていない。例えば、ワイヤーボンディングを行う領域にまで凹凸をつけておくと、ボンディング部における密着性が悪く、ボンディングワイヤが外れてしまう虞がある。そのため、ワイヤーボンディングを行う部分は凹凸構造６形成を行わないようにして、密着性を従来品と同じ程度に保つことが可能になる。すなわち、本構成によると、電極パッド７の下地部分には凹凸が形成されておらず、平坦となるので、ワイヤボンディングなどの電気接続を信頼性良く行うことができ、歩留まりや生産性を高くすることができる。
【００２８】
また、凹凸構造６は、ＭＩＳＦＥＴのゲート領域（ゲート電極５）が平面視で湾曲している部分などには形成されていない。このような構成によれば、耐圧低下を回避できる。すなわち、ゲート領域、従ってチャネル領域がその幅方向において湾曲している部分においては、一般に、直線部分に比べて空乏層の伸展が悪いので電界集中が発生し、耐圧低下を引き起こす可能性がある。このような湾曲部分に、凹凸構造６があると、シリコン表面の凹凸により、さらに空乏層の伸びが不均一となり、さらに耐圧を引き下げることになる。そこで、このような場所には凹凸構造６を形成しないことにより、電流経路の乱れや構造変化による電界集中の影響を回避して耐圧低下を回避することができる。
【００２９】
上述のＣＲ積について、図４を参照して、さらに説明する。半導体装置１において、凹凸構造６における凹部１１のＳＯＩ基板２の絶縁層２２からの厚み（活性層厚ｄ、図２参照）は、０．５μｍから１．５μｍの間に設定されている。活性層厚ｄは、０．５μｍ以下となった場合、縦方向（厚み方向）の電流経路が制限され、オン抵抗Ｒが上がることがシミュレーションより予測されている。そのため、凹部１１における活性層厚ｄを、ｄ＝０．５μｍ以上として形成することによって、オン抵抗Ｒの上昇を防止する。また、活性層厚ｄが、ｄ＝１．５μｍ以上となった場合は、ＣＲ積が大きくなることがシミュレーションより予測されるので、凹部１１における活性層厚ｄは、ｄ＝０．５〜１．５μｍ程度が望ましい。
【００３０】
本発明によれば、凹凸構造６によるオン抵抗Ｒの低減と共に、ＳＯＩ基板２における絶縁層２２の存在によって活性層厚ｄが最適化されてドレインソース間の接合静電容量を減らすことができるので、オン抵抗Ｒとドレインソース間の接合静電容量Ｃの積の低減を実現したＭＩＳＦＥＴから成る半導体装置１が実現される。
【００３１】
（第２の実施形態）
図５、図６、図７は第２の実施形態に係る半導体装置を示す。これらの図に示した半導体装置１は、上述の第１の実施形態における半導体装置１において、ＭＩＳＦＥＴのソース領域３とドレイン領域４との境界領域、すなわちゲート領域が、平面視で入り込んで配置されているものであり、他の点は第１の実施形態と同様である。従って、凹凸構造６は、第１の実施形態と同様に、ゲート領域が平面視で湾曲している部分には形成されていない。
【００３２】
図５の半導体装置１は、図１に示した略四角のリング状のゲート電極５について、四角形の対向する２辺におけるゲート電極５がつづら折れの構成とされたものである。また、図６のものは、同じく前記四角形の４辺におけるゲート電極５がそれぞれつづら折れの構成とされたものである。また、図７のものは、ゲート電極５が中央のドレイン領域４を囲むリングを放射状につづら折れの構成とされたものである。
【００３３】
このような構成によれば、ソース領域３とドレイン領域４との境界領域には、ゲート領域、従ってチャネル領域が形成され、境界領域が互いに深く入り込むことにより、チャネル領域がより拡大されるので、電流経路がより拡大され、オン抵抗Ｒをより下げることができる。また、ゲート領域（チャネル領域、ゲート電極５）が湾曲している部分においては凹凸構造６を形成しないので、耐圧低下は発生しない。
【００３４】
（製造方法）
図８は、上述の第１、第２の実施形態における半導体装置１を製造する方法を示すフローチャートである。上記図１、図２に加え、図８を参照して半導体装置１の製造方法を説明する。半導体装置１の製造にあたり、ＳＯＩ基板２の主表面に、ドーピング、成膜、パターニングなどの公知の方法を用いて、ソース領域３、ドレイン領域４などを形成し（Ｓ１）、その後、湿式異方性エッチングにより、凹凸構造６を形成する（Ｓ２）。この湿式異方性エッチングにより凹凸構造６を形成する工程は、一番最初に、すなわち、ステップＳ１より前に行ってもよい。
【００３５】
凹凸構造６を形成した後は、ゲート絶縁膜５１の形成（Ｓ３）、ゲート電極５、各電極パッド７などの形成を行い、ダイシングによりチップ化処理を行って（Ｓ４）、個片化した半導体装置１が得られる。
【００３６】
上述のステップＳ２における凹凸構造の形成は、ＫＯＨなどのエッチング溶液を用いる湿式の異方性エッチングにより容易に行える。この異方性エッチングの特徴として、常に一定の傾きをもって、単結晶シリコンをエッチングできるので、凹部１１の開口に合わせた開口を有するマスクを用いて、凹凸構造６を容易に、歩留り良く形成できる。この凹凸構造６の形成は、少なくともゲート絶縁膜５１の形成前に行えばよい。
【００３７】
なお、本発明は、上記構成に限られることなく種々の変形が可能である。例えば、上述した各実施形態の構成を互いに組み合わせた構成とすることができる。半導体装置１として、１個のＭＯＳＦＥＴを備えた素子の例を示したが、半導体装置１は、複数の素子を備えたものとすることもできる。また、凹凸構造６は、横型のＭＩＳＦＥＴに限らず、他の横型のトランジスタ、サイリスタ、トライアック、ダイオード、ＩＧＢＴなどのパワー系半導体素子を形成する際にも適用でき、効果的に特性を向上できる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態に係る半導体装置の平面図。
【図２】図１におけるＡ部を切り出した拡大斜視図。
【図３】同上半導体装置における凹凸構造の部分拡大断面斜視図。
【図４】同上半導体装置における凹部の絶縁層からの厚みの変化に対するオン抵抗およびＣＲ積の変化を示すグラフ。
【図５】第２の実施形態に係る半導体装置の平面図。
【図６】同上半導体装置の変形例を示す平面図。
【図７】同上半導体装置の変形例を示す平面図。
【図８】上記第１、第２の実施形態に係る半導体装置の製造方法のフローチャート。
【符号の説明】
【００３９】
１    半導体装置
２    ＳＯＩ基板
３    ソース領域
４    ドレイン領域
５    ゲート電極
６    凹凸構造
７    電極パッド
１１    凹部
１２    凸部
１３    面（傾斜面）
２２    絶縁層
５１    ゲート絶縁膜
ｄ    活性層厚
【図１】
2009283758.tif 000003
【図２】
2009283758.tif 000004
【図３】
2009283758.tif 000005
【図４】
2009283758.tif 000006
【図５】
2009283758.tif 000007
【図６】
2009283758.tif 000008
【図７】
2009283758.tif 000009
【図８】
2009283758.tif 000010