(57)【要約】      （修正有）【課題】加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法を提供する。【解決手段】要素メモリ層を複数積層した不揮発性記憶装置において、要素メモリ層のそれぞれは、複数の第１配線５０と、第２配線７０と、第１配線５０と第２配線７０との間に設けられ、記録層を含む積層構造体６０と、を有し、第１及び第２配線の少なくともいずれか一方は、配線どうしの間隔が狭い部分と広い部分とを有する。これら配線どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、配線どうしの間隔が広い部分に配線に接続された接続部（第１接続部５２、第２接続部７２）が設けられている。記録層には、例えば、抵抗変化材料や相変化メモリ材料を用いることができる。積層構造体６０は、バリア層やヒータ層、各種の整流素子を含むことができる。【選択図】図１
2009283681.tif 000002
【特許請求の範囲】
【請求項１】
要素メモリ層を複数積層した不揮発性記憶装置であって、
前記要素メモリ層のそれぞれは、
第１の方向に延在する複数の第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、
前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、
を有し、
前記第１及び前記第２配線の少なくともいずれか一方は、隣接する配線どうしの間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように設けられ、
前記第２間隔は、前記不揮発性記憶装置のデザインルールＦの４倍の周期で配列し、
前記第２間隔は、前記デザインルールＦよりも広く、
前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかが設けられてなることを特徴とする不揮発性記憶装置。
【請求項２】
前記いずれか一方は、ビット線であり、
前記いずれか他方は、ワード線であり、
前記第２間隔の側に、前記いずれか他方が延在して設けられ、
前記積層構造体は、前記いずれか一方の配列方向に対して垂直な前記いずれか一方の側面と、前記配列方向に対して垂直な前記いずれか他方の側面と、の間に設けられてなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記いずれか一方は、前記配列方向に対して平行な平面内で、絶縁層を介して複数層積み重ねられてなることを特徴とする請求項２記載の不揮発性記憶装置。
【請求項４】
第１の方向に延在する複数の第１配線と、
前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、
前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、
を有する要素メモリ層を複数積層した不揮発性記憶装置の製造方法であって、
基板の上に、前記第１及び第２配線の少なくともいずれか一方となる第１導電膜を形成する第１の工程と、
前記第１導電膜を、前記不揮発性記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記いずれか一方についてその隣接する配線どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように加工する第２の工程と、
前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかを形成する第３の工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項５】
前記いずれか一方は、ビット線となる第１配線であり、
前記いずれか他方は、ワード線となる第２配線であり、
前記第２間隔の側に、前記いずれか他方、が設けられ、
前記第１の工程は、前記基板の前記主面上に前記第１導電膜と絶縁層とを交互に複数層積層する工程であり、
前記第２の工程は、前記積層された前記第１導電膜と前記絶縁膜とを一括加工する工程であり、
前記第３の工程は、前記一括加工された前記第１導電膜の、前記第２間隔側の、前記基板の主面と垂直な側面に、前記積層構造体及び前記第２配線を形成する工程であることを特徴とする請求項４記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、ＮＡＮＤ型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなる特性の高均一化、高信頼性化、高速動作化、高集積化に限界があると言われており、新しい不揮発性メモリの開発が望まれている。
【０００３】
その中で、例えば、相変化メモリ素子や抵抗変化素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み／消去動作にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善することから、今後の要求に応える、特性の高均一化、高信頼性化、高速動作化、高密度化を実現するものとして期待されている。
【０００４】
抵抗変化型メモリは、ＮＡＮＤ型フラッシュメモリと異なり、ランダムアクセスメモリとしてのＮＡＮＤ型動作は不可能であり、ワードライン、ビットラインを独立に制御することが必要になるので、周辺回路へ接続するコンタクトの数がメモリ層を積層すると共に増大してしまう。そのため、積層数を増やすと、厳しい合わせ精度が要求されるコンタクト形成工程も増えてしまうために、リワーク等に伴う工程増が課題となることが予測される。また、上下層間の短絡を防ぐために、積層されたメモリ層間の距離の短縮が困難であるという問題があった。なお、メモリ層間の距離の短縮が困難な主因には、従来の可変抵抗素子や相変化メモリ素子の構造では積層されたワードラインとビットラインとが交差する間に、ダイオードや抵抗変化材料を形成する必要があることも１つの要因になっていた。
【０００５】
なお、特許文献１に、ハードマスクの側壁に形成した側壁膜を用いて、リソグラフィの解像限界以下の配線パターンを形成する技術が開示されている。
【特許文献１】特開２００８−２７９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、要素メモリ層を複数積層した不揮発性記憶装置であって、前記要素メモリ層のそれぞれは、第１の方向に延在する複数の第１配線と、前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、を有し、前記第１及び前記第２配線の少なくともいずれか一方は、隣接する配線どうしの間隔が、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように設けられ、前記第２間隔は、前記不揮発性記憶装置のデザインルールＦの４倍の周期で配列し、前記第２間隔は、前記デザインルールＦよりも広く、前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかが設けられてなることを特徴とする不揮発性記憶装置が提供される。
【０００８】
本発明の別の一態様によれば、第１の方向に延在する複数の第１配線と、前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、を有する要素メモリ層を複数積層した不揮発性記憶装置の製造方法であって、基板の上に、前記第１及び第２配線の少なくともいずれか一方となる第１導電膜を形成する第１の工程と、前記第１導電膜を、前記不揮発性記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に形成された側壁をマスクパターンとして用い、前記いずれか一方についてその隣接する配線どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように加工する第２の工程と、前記第１及び第２配線の前記いずれか一方の前記第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかを形成する第３の工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式図である。  
図２は、本発明の第１の実施形態に係る不揮発性記憶装置の積層構造を例示する模式図である。  
図３は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路図である。  
図４は、本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式的平面図である。  
図５は、本発明の第１の実施形態に係る不揮発性記憶装置の製造方法の要部を例示する工程順断面図である。  
すなわち、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’線断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ’線断面図である。  
また、図２（ａ）は模式的斜視図、図２（ｂ）は図２（ａ）のＡ−Ａ’線断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ’線断面図である。
【００１２】
図１に表したように、本発明の第１の実施形態に係る不揮発性記憶装置１０は、第１の方向に延在する複数の第１配線５０と、第１の方向に対して非平行な第２の方向に延在する複数の第２配線７０と、第１配線５０と第２配線７０との間に設けられ、記録層を含む積層構造体６０と、を有する要素メモリ層を有する。
【００１３】
そして、不揮発性記憶装置１０は、第１配線５０どうしの間隔が狭い部分と広い部分とを有する。これら第１配線５０どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、第１配線５０どうしの間隔が広い部分に第１配線５０に接続された接続部（第１接続部５２）が設けられている。
【００１４】
また、不揮発性記憶装置１０は、第２配線７０どうしの間隔が狭い部分と広い部分とを有する。これら第２配線７０どうしの間隔が狭い部分と広い部分とは、交互に配列している。そして、第２配線７０どうしの間隔が広い部分に第２配線７０に接続された接続部（第２接続部７２）が設けられている。
【００１５】
これらの接続部（第１接続部５２及び第２接続部７２の少なくともいずれか）は、第１配線５０及び第２配線７０の少なくともいずれかを、周辺回路と接続するコンタクトプラグとすることができる。そして、後述するように、第１配線５０、積層構造体６０及び第２配線７０からなる要素メモリ層がさらに複数積層され、上記の接続部（第１接続部５２及び第２接続部７２の少なくともいずれか）は、第１配線５０及び第２配線７０の少なくともいずれかを、その配線（電極）が属する層とは別の層の例えば配線（電極）と接続することができる。  
なお、不揮発性記憶装置１０は、上記の第１配線５０どうしの間隔が狭い部分と広い部分と、第２配線７０どうしの間隔が狭い部分と広い部分との両方を有している場合であるが、本発明の実施形態に係る不揮発性記憶装置は、これに限らず、第１配線５０どうしの間隔が狭い部分と広い部分と、第２配線７０どうしの間隔が狭い部分と広い部分と、の少なくともいずれかを有していれば良い。従って、第１配線５０どうしの間隔が広い部分に設けられる接続部（第１接続部５２）、及び、第２配線７０どうしの間隔が広い部分に設けられる接続部（第２接続部７２）の少なくともいずれかを有していれば良い。
【００１６】
すなわち、不揮発性記憶装置１０において、第１配線５０及び第２配線７０の少なくともいずれかは、前記いずれかどうしの間隔が、第１間隔と、前記第１間隔よりも広く、第１間隔と交互に配列した第２間隔と、で配列するように配列している。  
そして、第２間隔側の前記いずれかどうしの間に、前記いずれか他方、並びに、前記第１配線及び前記第２配線の少なくともいずれかと接続された接続部、の少なくともいずれかが設けられる。  
上記において、前記いずれかの間とは、前記いずれかに接する場合も含む。
【００１７】
そして、第１配線５０は、例えばワード線（ワードライン）ＷＬとすることができ、その場合は、第２配線７０はビット線（ビットライン）ＢＬとすることができる。ただし、本発明の実施形態に係る不揮発性記憶装置においては、ワード線ＷＬとビット線ＢＬとは、互いに入れ替えても良く、すなわち、第１配線５０をビット線ＢＬとし、第２配線７０をワード線ＷＬとすることができる。
【００１８】
不揮発性記憶装置１０においては、第１配線５０と第２配線７０とが３次元的に交差するクロスポイントに、記録層を含む積層構造体６０が設けられている。記録層には、例えば、抵抗変化材料や相変化メモリ材料を用いることができる。これらの材料に関しては後述する。また、積層構造体６０は、バリア層やヒータ層を含むことができる。また、積層構造体６０は、ｐｉｎダイオードやシットキーダイオード等各種の整流素子を含むことができる。
【００１９】
図２に表したように、本実施形態に係る不揮発性記憶装置１０は、第１配線５０と、第２配線７０と、第１配線５０と第２配線７０との間に設けられた記録層を含む積層構造体６０と、を有する要素メモリ層６３を複数積層した構造を有する。  
不揮発性記憶装置１０の場合は、第１配線５０が延在する第１の方向と、第２配線７０が延在する第２の方向とを含む平面に平行な平面に、要素メモリ層６３が積層されている。ただし、後述するように、第１の方向と第２の方向とを含む平面に垂直な方向に、要素メモリ層を複数積層（横方向に並べて積層）することもできる。
【００２０】
なお、図１では、第１配線５０及び第２配線７０とは、それぞれ６本描かれているが、本発明はこれに限らず、第１配線５０と第２配線７０の本数は任意である。なお、図２及び図３では、説明の煩雑さを避けるために、各層の配線が４本ずつの場合として例示している。
【００２１】
図２に表したように、ワード線ＷＬ１１〜ＷＬ１４（例えば第１配線５０）の上にビット線ＢＬ１１〜ＢＬ１４（例えば第２の配線７０）が３次元的に交差して設けられ、その間に１層目の要素メモリ層６３の積層構造体６０（記録層６１及び整流素子６２を含む）が挟まれている。さらに、ビット線ＢＬ１１〜ＢＬ１４の上にワード線ＷＬ２１〜ＷＬ２４が３次元的に交差して設けられ、その間に２層目の積層構造体６０が挟まれている。そして、ワード線ＷＬ２１〜ＷＬ２４の上にビット線ＢＬ２１〜ＢＬ２４が３次元的に交差して設けられ、その間に３層目の積層構造体６０が挟まれている。ビット線ＢＬ２１〜ＢＬ２４の上にワード線ＷＬ３１〜ＷＬ３４が３次元的に交差して設けられ、その間に４層目の積層構造体６０が挟まれている。
【００２２】
このように、３次元的に配線が交差するそれぞれの間に、記録層６１を含む積層構造体６０が挟まれ、それぞれの単位記録セルが構成される。なお、これらの図に例示した不揮発性記憶装置１０では、記録層６１が４層積層された構成を有しているが、本発明はこれに限らず、積層される要素メモリ層６３の数は任意である。  
また、図３に表したように、不揮発性記憶装置１０においては、各層の配線（ワード線とビット線）が、上下の層（上下のセル）で共有（シェア）されるシェアードビットライン／ワードライン構造を有している。このとき、各要素メモリ層において、下側の配線を第１配線５０とし、上側の配線を第２配線７０とすることができる。すなわち、各層において、共有される配線は、例えば下側の層に着目すると第２配線７０となり、上側の層に着目すると第１配線５０となり、互いに兼用されるものとすることができる。ただし、本発明はこれに限らず、積層されたそれぞれの要素メモリ層（セル）で、ワード線とビット線（第１配線５０と第２配線７０）とを、それぞれ独立して設けても良い。
【００２３】
さらに、図１に表したように、第１配線５０どうしの間隔は、距離ｔ１の部分と、距離ｔ１よりも長い距離ｔ２の部分とが交互に配列している。なお、第１配線５０の幅、すなわち幅ｔ３は実質的に一定とすることができる。  
また、第１配線５０は、第１狭ピッチＬ１と第１広ピッチＬ２で配列している。ここで、第１狭ピッチＬ１＝距離ｔ１＋幅ｔ３であり、第１広ピッチＬ２＝距離ｔ２＋幅ｔ３である。そして、距離ｔ１の間隔で配列した一対の第１配線５０を、第１配線対５１ということにすると、第１配線対５１は、第１ピッチＬ３で配列している。この時、第１ピッチＬ３＝第１狭ピッチＬ１＋第１広ピッチＬ２＝距離ｔ１＋距離ｔ２＋２×幅ｔ３である。
【００２４】
同様に、第２配線７０どうしの間隔は、距離ｔ４の部分と、距離ｔ４よりも長い距離ｔ５の部分とが交互に配列している。なお、第２配線７０の幅、すなわち幅ｔ６は実質的に一定とすることができる。  
また、第２配線７０は、第２狭ピッチＬ４と第２広ピッチＬ５で配列している。ここで、第２狭ピッチＬ４＝距離ｔ４＋幅ｔ６であり、第２広ピッチＬ５＝距離ｔ５＋幅ｔ６である。そして、距離ｔ４の間隔で配列した一対の第２配線７０を、第２配線対７１ということにすると、第２配線対７１は、第２ピッチＬ６で配列している。この時、第２ピッチＬ６＝第２狭ピッチＬ４＋第２広ピッチＬ５＝距離ｔ４＋距離ｔ５＋２×幅ｔ６である。
【００２５】
すなわち、第１配線５０及び第２配線７０の少なくともいずれかは、前記いずれかどうしの間隔が、第１間隔（上記の距離ｔ１または距離ｔ４）と、第１間隔よりも広い第２間隔（上記の距離ｔ２または距離ｔ５）と、が交互に配列するように配列している。
【００２６】
そして、不揮発性記憶装置１０のデザインルールをＦとすると、第１配線５０に関する第１間隔（距離ｔ１）を、４Ｆの周期で設けることができる。そして、第１配線５０に関する第２間隔（距離ｔ２）を、４Ｆの周期で設けることができる。そして、第１配線対５１を、４Ｆの周期で設けることができる。すなわち、上記の第１ピッチＬ３を４Ｆとすることができる。  
この時、第１配線対５１を形成する一対の第１配線５０どうしの間隔、すなわち、距離ｔ１は、Ｆよりも短く設定される。そして、隣接する第１配線対５１どうしの間隔、すなわち、距離ｔ２はＦよりも長く設定される。そして、隣接する第１配線対５１どうしの間に接続部が設けられる。ただし、本実施形態に係る不揮発性記憶装置１０は、これに限らず、第１配線対５１が４Ｆ周期で設けられ、距離ｔ２がＦよりも長く設定され、その距離ｔ２の間隔を有する第１配線対５１どうしの間に接続部が配置されれば良い。
【００２７】
そして、不揮発性記憶装置１０では、第２配線に関する第１間隔（距離ｔ４）を、４Ｆの周期で設けることができる。そして、第２配線に関する第２間隔（距離ｔ５）を、４Ｆの周期で設けることができる。そして、第２配線対７１を４Ｆの周期で設けることができる。すなわち、上記の第２ピッチＬ６を４Ｆとすることができる。  
この時、第２配線対７１を形成する一対の第２配線７０どうしの間隔、すなわち、距離ｔ４は、Ｆよりも短く設定される。そして、隣接する第２配線対７１どうしの間隔、すなわち、距離ｔ５はＦよりも長く設定される。そして、隣接する第２配線対７１どうしの間に接続部が設けられる。ただし、本実施形態に係る不揮発性記憶装置１０は、これに限らず、第２配線対７１が４Ｆ周期で設けられ、距離ｔ５がＦよりも長く設定され、その距離ｔ５の間隔を有する第２配線対７１どうしの間に接続部が配置されれば良い。
【００２８】
すなわち、不揮発性記憶装置１０は、ビット線ＢＬとビット線ＢＬに直交するワード線のクロスポイントに抵抗変化型メモリ素子が形成されたメモリ層が、基板と平行に複数層積層された構造を有し、各メモリ層を形成するワード線ＷＬ及びビット線ＢＬの少なくともいずれかは、４Ｆ周期で周期的に配置されたワード線対、またはビット線対をなし、対を形成する配線間のスペースはＦよりも狭く、隣接する配線対間のスペースはＦよりも広くなる構造を有し、隣接する配線対間に、配線を上層または下層の配線と接続するための接続部を有すことができる。
【００２９】
これにより、接続部をＦよりも大きくできるので、リソグラフィが容易になり、また、配線の幅（第１配線５０の幅ｔ３及び第２配線７０の幅ｔ６の少なくともいずれか）を太くできるので、配線の抵抗を低減でき、安定した動作を実現する構成の不揮発性記憶装置が得られる。
【００３０】
ここで、本実施形態に係る不揮発性記憶装置１０におけるデザインルールＦについて説明する。なお、以下の説明では、ワード線ＷＬ方向もビット線ＢＬ方向も同じデザインルールが用いられるものとして説明する。  
図４に表したように、１つのメモリセル８０ａは、１つの第１配線５０ａと１つの第２配線７０ａとが３次元的に交差する領域で規定される。この時、メモリセル８０ａが占有する占有面８１ａの面積を面積Ｓとする。すなわち、図４に例示したように、着目している１つのメモリセル８０ａに隣接して４つのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅがあるとする。そして、これらのメモリセル８０ｂ、８０ｃ、８０ｄ、８０ｅも、メモリセル８０ａと同じ面積Ｓの占有面８１ｂ、８１ｃ、８１ｄ、８１ｅを有するとする。
【００３１】
この時、メモリセル８０ａの占有面８１ａと、隣接するメモリセルの占有面とのワード線ＷＬに沿った境界は、例えば、メモリセル８０ａを規定する第１配線５０ａと隣接する第１配線５０ｂとの間の中心線、及び、第１配線５０ａと隣接する別の第１配線５０ｃとの間の中心線とすることができる。同様に、メモリセル８０ａの占有面と、隣接するメモリセルの占有面とのビット線ＢＬに沿った境界は、メモリセル８０ａを規定する第２配線７０ａと隣接する第２配線７０ｂとの間の中心線、及び、第２配線７０ａと隣接する別の第２配線７０ｃとの間の中心線とすることができる。これら４つの中心線で囲まれた領域が、占有面８１ａとなる。
【００３２】
そして、不揮発性記憶装置１０においては、第１配線対５１及び第２配線対７１の周期が４Ｆであるので、４×Ｓ＝（４Ｆ）２となり、すなわち、Ｓ＝４Ｆ２となる。従って、不揮発性記憶装置１０におけるデザインルールＦは、１層のメモリ層において、１つのメモリセルが占有する面積をＳとして、Ｆ＝（Ｓ／４）１／２とすることができる。
【００３３】
以下、このように、互いの間隔が狭い部分と広い部分を有する配線の作成方法の概略について説明する。以下では、一例として、第１配線５０を、互いの間隔が狭い部分と広い部分を有するパターンに形成する方法を例示する。そして、以下では、Ｆが２５ｎｍの場合として説明する
まず図５（ａ）に表したように、基板４０の上に第１配線５０となる導電膜５９、ハードマスクとなるＣＶＤ（Chemical Vapor Deposition）成膜シリコン酸化膜８５、シリコン窒化膜８６を形成し、リソグラフィ技術で、ピッチがＬ３（＝４Ｆ、すなわち１００ｎｍ）で、幅Ｗ１が例えば３０ｎｍのレジストマスクパターン８７を形成する。
【００３４】
そして、図５（ｂ）に表したように、シリコン窒化膜８６をホット燐酸処理し、シリコン窒化膜８６をスリミング（外形を縮小）し、幅Ｗ２を例えば１５ｎｍに加工する。
【００３５】
次に、図５（ｃ）に表したように、基板全面にアモルファスシリコン膜８９を２０ｎｍの厚さで形成した後、反応性イオンエッチング技術により前記シリコン窒化膜８６の側壁にのみ、アモルファスシリコン膜８９を残存させる。
【００３６】
次に、図５（ｄ）に表したように、シリコン窒化膜８６をホット燐酸処理で除去し、アモルファスシリコン膜８９をマスクとして、ＣＶＤ成膜シリコン酸化膜８５を加工する。
【００３７】
次に、図５（ｅ）に表したように、アモルファスシリコン膜８９を除去し、ＣＶＤ成膜シリコン酸化膜８５によるハードマスクを形成し、このハードマスクを用いて導電膜５９を加工する。
【００３８】
このような方法、すなわち、ダブルパターニング技術により、第１配線５０を、互いの間隔が狭い部分と広い部分とを有するように形成することができる。そして、第１配線５０の第１配線対５１は、４Ｆの周期、すなわち、第１ピッチＬ３で配列する。そして、第１配線対５１を形成する一対の第１配線５０どうしの間隔（距離ｔ１）は、Ｆよりも短くなる（加工の変換差を無視するとこの場合１５ｎｍ）。そして、配線の幅は、加工の変換差を無視すると２０ｎｍとなり、そして、隣接する第１配線対５１どうしの間隔（距離ｔ２）はＦよりも長くなる（加工の変換差を無視すると４５ｎｍ）。
【００３９】
なお、上記においては、説明を簡単にするために、第１配線５０となる導電膜５９のみを加工する方法を例示したが、第１配線５０の上に積層される記憶層となる膜、整流素子となる膜、及び、各種のバリア層を一括して加工することができる。この方法については、後述する実施例により詳しく説明する。  
また、第２配線７０も上記と同様の方法によって加工することができる。
【００４０】
このように、本実施形態に係る不揮発性記憶装置１０では、メモリセルを形成するワード線及びビット線を従来技術の２Ｆ周期配置から４Ｆ周期配置と変えることで、ワード線対、またはビット線対の、対を形成する配線間のスペースをＦより広くとるができ、これにより、上下層の接続部のサイズをＦよりも大きくすることで、合わせ精度の緩和を可能にする。  
例えば、積層された抵抗変化型メモリのワード線を４Ｆ周期構造とすることで、ワード線の間隔が広い部分（第２間隔）も受けることができ、コンタクトプラグの形成が容易となる。
【００４１】
すなわち、本実施形態に係る不揮発性記憶装置１０によれば、加工精度を緩和し、配線抵抗を低減し、工程数を削減した高性能・高集積度の不揮発性記憶装置が提供できる。
【００４２】
このような構造は、相変化メモリ素子や抵抗変化素子を用いた不揮発性記憶装置において可能である。すなわち、例えば、フラッシュメモリ（特にＮＡＮＤ型）とＤＲＡＭは、微細化で先行しているが、ＮＡＮＤ型の場合、動作電圧が通常約３０Ｖと高いために、本実施形態に係る不揮発性記憶装置１０ように、同一平面内の配線間のスペースを不均等にするとＦ＝３０ｎｍ以下では配線間のスペース（ここには配線間の絶縁層が存在する）に印可される電界が１０ＭＶ／ｃｍを超えてしまい、絶縁破壊をおこさない誘電体膜が存在しなくなってしまうので、本実施形態の構造は採用できない。また、ＮＯＲ型フラッシュメモリやＤＲＡＭの場合には、各セルにコンタクトプラグ形成が必要（上述のＮＡＮＤ型ではセル毎のコンタクトは存在しない)であるため、単純な２Ｆ周期性の崩れたコンタクトを形成するリソグラフィ技術の難度が高くなるという問題があり、この場合も本実施形態の構造は採用し難い。これに対し、相変化メモリ素子や抵抗変化素子を用いる本実施形態に係る不揮発性記憶装置１０においては、セル部にコンタクトは存在しないので、この問題はなく、高密度の記録部を実現できる。
【００４３】
（第１の実施例） 
本実施形態の第１の実施例を以下説明する。  
本実施例は、デザインルールＦが２５ｎｍの抵抗変化素子を用いた不揮発性記憶装置に本発明を適用した例であり、本発明の対象であるコンタクト形成について説明するため、最下層のワードライン、及びその上層のビットラインの形成工程についてのみ詳しく説明する。  
まず、本実施例の不揮発性記憶装置１１の製造方法について説明する。
【００４４】
図６〜図８は、本発明の第１の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、上段の左側の図は、ビット線方向の断面図（ビット線の延在方向に垂直な平面で切断した断面図）、上段の右側の図は、ワード線方向の断面図（ワード線の延在方向に垂直な平面で切断した断面図）、下段の左側の図は上段の左側の図の上面図、下段の右側の図は上段の右図の上面図である。そして、図６（ｂ）は図６（ａ）に続く図である。  
図７は、図６に続く工程順断面図であり、図８は、図７に続く工程順断面図である。  
図９は、本発明の第１の実施例に係る不揮発性記憶装置の接続部の構造を例示する模式的斜視図である。
【００４５】
図６（ａ）に表したように、半導体基板１０１の上に、抵抗変化型メモリの周辺回路となるトランジスタ１０２、ＳＴＩ（Shallow Trench Isolation）１０３、コンタクトプラグ１０４、１０５、１０６、Ｍ０配線（ソース配線）１０７及びＭ１配線（ビット配線）１０８を公知の半導体製造技術によって形成し、層間絶縁膜１０９で絶縁する。特に、コンタクトプラグ１０６は、後述のビットライン及びワードラインが接続できるように、同図の上面図のような千鳥配置で予め形成しておく。
【００４６】
次に、図６（ｂ）に表したように、基板全面を層間絶縁膜１１０で覆って平坦化した後、コンタクトプラグ１０６に連通する溝を形成する。この溝は最終的にコンタクトプラグとなる。次に、メモリ素子の１層目のビットラインとなるタングステン膜１１１、抵抗変化素子となるMetal-Semiconductor-Metal構造と、ｐｉｎダイオード（整流素子）となるｎ型半導体／ｉｎｔｒｉｎｓｉｃ半導体／ｐ型半導体積層膜を積層した、ＭＳＭ／ダイオード積層膜１１２、ＣＭＰ（Chemical Mechanical Polishing）のストッパーのタングステン膜１１３、ハードマスクとなるＣＶＤ成膜シリコン酸化膜１１４、シリコン窒化膜１１５を形成する。
【００４７】
次に、図７（ａ）に表したように、図５に例示したダブルパターニング技術によりビットラインの加工のためのマスクを作製する。すなわち、リソグラフィ技術で４Ｆ（Ｆ＝２５ｎｍなので１００ｎｍ）周期の３０ｎｍ幅のマスクパターンを形成し、シリコン窒化膜１１５を加工する。次に、ホット燐酸処理でシリコン窒化膜１１５をスリミング（外形を縮小）し、幅１５ｎｍにする。次に、基板全面にアモルファスシリコン膜１１６を２０ｎｍの厚さで形成し、反応性イオンエッチング技術により前記シリコン窒化膜１１５の側壁にのみ残存せしめる。
【００４８】
次に、図７（ｂ）に表したように、シリコン窒化膜１１５をホット燐酸処理で除去し、アモルファスシリコン膜１１６をマスクとしてＣＶＤ成膜シリコン酸化膜１１４を加工してからアモルファスシリコン膜１１６を除去し、シリコン酸化膜１１４のハードマスクを形成する。  
次に、このハードマスクを用いて下層の積層膜を一括加工し、１層目のワードラインを形成する。  
このとき、図７（ｂ）の上段の右図に表したように、前記溝中に埋め込まれたタングステン膜１１１も加工されることにより、タングステン膜１１１がコンタクトプラグとなる。また、コンタクトプラグは、千鳥状に配置されており、合わせ精度を１０ｎｍの場合で、Ｆの２倍の５０ｎｍ以上の径のコンタクトプラグの形成が可能である。
【００４９】
このとき、図９に示したように、コンタクトプラグ１０６の上部が、タングステン膜１１１の加工の際にオーバーエッチングして、ビットラインと同じような上面形状になるように加工することにより配線間の短絡の可能性を抑制することができる。
【００５０】
次に、図８（ａ）に表したように、基板全面に層間絶縁膜１１７を形成してワードライン間を埋め込み、ＣＭＰ技術で層間絶縁膜１１７及び、シリコン酸化膜１１４を除去して平坦化した後、コンタクトプラグ１０６に連通する溝を形成する。
【００５１】
次に、図８（ｂ）に表したように、第１層目のワードラインとなるタングステン膜１１８、ＭＳＭ／ダイオード積層膜１１９、ＣＭＰのストッパーのタングステン膜１２０、及び、ハードマスクとなるシリコン酸化膜／シリコン窒化膜積層膜を形成する。  
次に、前記積層膜を前記ワードラインと同様にダブルパターニング加工して、４Ｆ周期の配線を形成する。配線間のスペースはワードラインと同様に狭いスペースが１５ｎｍであり、広いスペースが４５ｎｍである。  
次に、基板全面に層間絶縁膜１２１を形成してワードライン間を埋め込み、ＣＭＰ技術で層間絶縁膜１２１及び、ハードマスクのシリコン酸化膜を除去して平坦化する。  以上で、４Ｆ周期のワードライン加工が終了する。
【００５２】
以下同様して、２層目以降のビットラインとワードラインを形成して抵抗変化型メモリのメモリセルを形成するが、製造工程としては同一手順の繰り返しであるため、説明は省略する。  
以上のようにして、本実施例の不揮発性記憶装置１１が完成する。
【００５３】
なお、本実施例ではMetal-Insulator-Metal（ＭＩＭ）積層膜を構成する抵抗変化材料等の詳細な説明は省略したが、上記Insulator層としては、両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、ＺｎＦｅｘＯｙ、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ（ＧｅｘＳｂｙＴｅｚ）、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
【００５４】
また、上記のMetal層としては、上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。
【００５５】
また、ダイオード材料としては、シリコン、ゲルマニウム等の半導体以外に、ＮｉＯ、ＴｉＯ、ＣｕＯ、ＩｎＺｎＯ等の金属酸化物半導体を組み合わせて用いることも可能であり、また金属と半導体との界面を用いるショットキーダイオードを利用することも可能である。
【００５６】
このように本実施例の不揮発性記憶装置１１では、積層された高集積度の抵抗変化型メモリをより合わせ精度を緩和したリソグラフィ工程で製造することができるようになるので、さらに高ビット密度な不揮発性記憶装置を提供できる。
【００５７】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式的斜視図である。  
図１０に表したように、本発明の第２の実施形態に係る不揮発性記憶装置２０においては、積層されたビット線が一括加工により形成される例である。  
すなわち、基板５４の上に、ビット線となる第１配線５０と絶縁層５５とが積層され、その積層膜が、一括して加工される。そして、第１配線５０どうしの間隔が狭い部分（ｔ１）と広い部分（ｔ２）とを有する。これら第１配線５０どうしの間隔が狭い部分と広い部分とは交互に配列している。そして、第１配線５０どうしの間隔が広い部分に第１配線５０に接続された図示しない接続部（第１接続部５２）が設けられている。
【００５８】
そして、狭い方の距離ｔ１の間隔で配列した第１配線対５１は、４Ｆのピッチ（周期）で配列している。狭い方の距離ｔ１を有する第１間隔と、広い方の距離ｔ２を有する第２間隔はそれぞれ４Ｆのピッチ（周期）で配列している。
【００５９】
そして、この場合は、狭い方の距離ｔ１の配線（電極）間には、絶縁層５５が埋め込まれている。一方、広い方の距離ｔ２の配線（電極）間には、記録層６１が設けられている。そして、記録層６１の上には、例えば整流素子であるショットキーダイオードとなる半導体層５７がさらに設けられている。
【００６０】
そして、その上に、第１配線５０に対して非平行な方向に第２配線７０が帯状に設けられている。第２配線７０も第１配線５０と同様に、そして、第２配線７０どうしの間隔が狭い部分（ｔ４）と広い部分（ｔ５）とを有することができる（図では省略して描かれている）。すなわち、これら第２配線７０どうしの間隔が狭い部分と広い部分とが交互に配列し、そして、第２配線７０どうしの間隔が広い部分に第２配線７０に接続された図示しない接続部（第２接続部７２）を設けることができる。そして、狭い方の距離ｔ４の間隔で配列した第２配線対７１は、４Ｆのピッチで配列することができる。ただし、第２配線７０に関して関しては、これに限らず、どのようなピッチ、間隔であっても良い。
【００６１】
すなわち、図１０に例示した不揮発性記憶装置２０では、ビット線（第１配線）５０が、ビット線５０の配列方向に平行な平面内で、基板５４の主面に垂直な方向に積層されて形成されている。そして、ビット線（第１配線）５０に隣接して、基板５４の主面に平行方向に、すなわち、ビット線（第１配線５０）の横に並んで記録層６１が設けられている。そして、そのさらに横に並んで整流素子の一部となる半導体層５７が設けられ、そして、そのさらに横に並んで、ワード線（第２配線）７０が延在して設けられている。  
なお、ワード配線７０は、ビット配線５０の上方に位置する部分とビット配線５０の側方に位置する部分とで単一の材料で形成されても良いし、異なる材料で形成されても良い。
【００６２】
すなわち、第１配線対５１どうしの間（第１配線５０どうしの間隙のうち広い方の間隙の間）において、第１配線５０の側面（基板５４の主面に対して垂直な面）と、第２配線７０の側面（基板５４の主面に対して垂直な面）と、の間に記録層６１を含む積層構造体６０が設けられている。
【００６３】
そして、記録層６１を含む積層構造体６０は、第１配線５０の配列方向（基板５４の主面に平行な方向）に並んで、横方向に複数並べられている。すなわち、不揮発性記憶装置２０においては、要素メモリ層は、第１配線５０の配列方向（基板５４の主面に平行方向）に複数積層されている。
【００６４】
すなわち、本実施形態に係る不揮発性記憶装置２０は、第１配線５０及び第２配線７０の少なくともいずれかは、前記いずれかどうしの間隔が、第１間隔と、前記第１間隔よりも広く、第１間隔と交互に配列する第２間隔と、で配列するように配列し、前記第２間隔は、４Ｆの周期で配列し、前記第２間隔は、Ｆよりも広く、第２間隔側の前記いずれかどうしの間に、前記いずれか他方、並びに、第１配線及び第２配線の少なくともいずれかと接続された接続部、の少なくともいずれかが設けられている不揮発性記憶装置である。具体的には、前記いずれかは、ビット線５０であり、前記いずれか他方は、ワード線７０である。そして、第２間隔側のビット線５０どうしの間に、ワード線７０が延在して設けられている。そして、積層構造体６０（記録層６１及び半導体層５７）は、ビット線５０の配列方向（例えば基板５４の主面に平行方向）に対して垂直なビット線５０の側面と、前記配列方向（例えば基板５４の主面に平行方向）に対して垂直なワード線７０の側面との間に設けられている。
【００６５】
すなわち、ビット線５０、積層構造体６０、及び、ワード線７０の延在部、を有する要素メモリ層６３は、基板５４の主面に対して垂直方向に積層され、この要素メモリ層６３が、基板５４の主面に平行方向（ビット線５０の配列方向）にさらに積層されている（横に並べられている）。
【００６６】
このように、不揮発性記憶装置２０は、第１の方向に延在する複数の第１配線５０と、第１の方向に対して非平行な第２の方向に延在する複数の第２配線７０と、第１配線５０と第２配線７０（第２配線７０の延在部）との間に設けられ、記録層６１を含む積層構造体６０と、を有する要素メモリ層６３を複数積層した（基板５４の主面に平行な方向に並べた）構造を有する。
【００６７】
そして、図１０に表したように、ビット線５０は、ビット線５０の配列方向に平行な平面内（基板５４の主面に平行な平面内）で、絶縁層５５を介して複数、積み重ねられている。
【００６８】
このように、不揮発性記憶装置２０においては、ビット線ＢＬ（第１配線５０）を４Ｆ周期の構造とし、ビット線ＢＬどうしの間隔が狭い部分と広い部分とを交互に設けることで、隣接するビット線ＢＬ間のスペースをＦよりも広くすることが可能である。これにより、例えば、上記の記録層６１及び半導体層５７のような多層膜構造をビット線ＢＬどうしの間に作りこむことが可能になる。
【００６９】
このように、不揮発性記憶装置２０においては、隣接配線間のスペースを広くすることができるので基板の主面に対して平行な方向に積層して、複雑な膜構造を作りこむことが可能になる。そして、従来、基板の主面に対して垂直の方向に積層して形成していた整流素子（例えばダイオード）や記録層（抵抗変化材料、相変化材料）を、基板の主面に対して平行な方向に形成することができ、メモリセル部の段差低減が可能となる。さらに、リソグラフィ工程、特に微細加工を必要とするcritical  lithography工程数の削減が可能となる。
【００７０】
さらに、積層されたビットラインが一括加工により形成されて積層メモリが形成できるので、積層数が増えてもリソグラフィ工程が大幅に増大しないという利点がある。
【００７１】
このように、本実施形態に係る不揮発性記憶装置２０及び上記で説明した製造方法によれば、加工精度を緩和し、配線抵抗を低減し、工程数を削減した高性能・高集積度の不揮発性記憶装置及びその製造方法が提供される。
【００７２】
（第２の実施例）  
本発明の第２の実施形態に係る第２の実施例の不揮発性記憶装置は、図１０に例示した構造、すなわち、積層されたビットラインが一括加工により形成された積層メモリの例であり、積層数が増えてもリソグラフィ工程が大幅に増大しないという利点がある。
【００７３】
図１１〜図１８は、本発明の第２の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、上段の左側の図は、ビット線方向の断面図（ビット線の延在方向に垂直な平面で切断した断面図）、上段の右側の図は、ワード線方向の断面図（ワード線の延在方向に垂直な平面で切断した断面図）、下段の左側の図は上段の左側の図の上面図、下段の右側の図は上段の右図の上面図である。そして、図１１（ｂ）は図１１（ａ）に続く図である。  
また、図１２は図１１に続く工程順断面図であり、図１３は図１２に続く工程順断面図であり、図１４は図１３に続く工程順断面図であり、図１５は図１４に続く工程順断面図であり、図１６は図１５に続く工程順断面図であり、図１７は図１６に続く工程順断面図であり、図１８は図１７に続く工程順断面図である。  
図１９は、本発明の第２の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。
【００７４】
以下、本実施例の不揮発性記憶装置２１の製造方法について説明する。  
まず、図１１（ａ）に表したように、半導体基板２０１上に抵抗変化型メモリの周辺回路となるトランジスタ２０２、ＳＴＩ２０３、コンタクトプラグ２０４、２０５、２０６、Ｍ０配線２０７、Ｍ１配線２０８及び層間絶縁膜２００を公知の半導体製造技術によって形成する。特にコンタクトプラグは、後述のビットライン及びワードラインの一括コンタクトが接続できるように、図１１（ａ）の上面図のような千鳥配置で予め形成しておく。
【００７５】
さらに、図１１（ｂ）に表したように、全面を層間絶縁膜２０９で覆って平坦化し、リソグラフィ技術及び反応性イオンエッチング技術によってビットラインコンタクトとなる溝を形成する。次に、基板全面にビットラインとなるタングステン膜２１０を形成し、リソグラフィ技術及び反応性イオンエッチング技術によってタングステン膜２１０をセル領域だけ残して板状に加工する。次に、基板全面に層間絶縁膜２１１を形成し、平坦化する。
【００７６】
次に、図１２に表したように、上記と同様の手順を繰り返してビットラインとなる板状のタングステン膜２１２、２１３、２１４を積層し、１層毎に下層のコンタクトプラグ２０６と接続できるように加工し、層間絶縁膜を形成して平坦化する。ここでは煩雑さを避けるために、各層の層間絶縁膜をまとめて層間絶縁膜２１５と表記した。次に、基板全面にシリコン窒化膜１２６、シリコン酸化膜２１７を形成する。
【００７７】
次に、図１３に表したように、シリコン酸化膜２１７をリソグラフィ技術、及び反応性イオンエッチング技術で加工し、１００ｎｍ周期（Ｆ＝２５ｎｍに対して４Ｆ相当)で、幅３０ｎｍのパターンを形成する。続いて、ウエットエッチングによるスリミングにより、前記パターン幅を１５ｎｍまで細める。続いて、アモルファスシリコン膜１２８を２０ｎｍの厚さで成膜し、前記１５ｎｍ幅のパターンの側壁にのみ残存せしめる。
【００７８】
次に、図１４に表したように、シリコン酸化膜２１７をウエットエッチングで除去し、アモルファスシリコン膜２１８をマスクとして、前記シリコン窒化膜２１６及び層間絶縁膜／タングステン膜積層膜を一括加工する。このとき、積層膜の加工において、層間絶縁膜２０９、及びタングステン膜２１０を完全に加工し、第１の実施例と同様にコンタクトプラグ２０６の上部まで加工することで、各ビット線の短絡を防止する。  
以上で、不揮発性記憶装置のビットラインとなる配線が形成される。
【００７９】
次に、図１５に表したように、基板全面にＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）によりシリコン酸化膜２１９を形成し、隣接するビットライン間の狭スペース側のスペースを完全に埋め込む。
【００８０】
次に、図１６に表したように、リソグラフィ技術及びウエットエッチング技術により前記シリコン酸化膜２１９をビットライン間の狭スペース側のスペースを除いて除去する。なお、適切なエッチング技術、例えば反応ガスによるドライエッチングを用いることでリソグラフィ工程を省略することも可能である。  
そして、基板全面に抵抗変化材料膜２２０（例えばＴｉＯ２）、整流素子となるショットキーダイオードを形成するための金属酸化物半導体膜２２１（例えばＨｆＯ２)、ショットキーダイオードを形成するための導電体膜２２２（例えばＴｉＮ）を形成し、ビット線間のスペースを完全に埋め込む。本実施例の不揮発性記憶装置２１では、４Ｆ周期構造を採用することにより、隣接するビット線間のスペースをＦよりも広くすることが可能であるため、本実施例のような多層膜構造をビット線間に作りこむことが可能になる。
【００８１】
次に、図１７に表したように、リソグラフィ技術及び反応性イオンエッチング技術により、ワード線側のコンタクトプラグに連通するコンタクトホールを開口する。
【００８２】
次に、図１８に表したように、基板全面に導電体膜２２３（例えばＴｉＮ）を形成し、これまでビット線加工について記述してきたのと同様のリソグラフィ技術、及び側壁転写加工によるdouble patterning技術を用いて、前記導電体膜２２３、導電体膜２２２を加工する。  
以上により、ワードラインを形成することができる。  
以下、上層の配線層を形成するが、詳細な説明は省略する。
【００８３】
以上により、図１９に例示した本実施例の不揮発性記憶装置２１が作製される。なお、図１９は、不揮発性記憶装置２１のセル部を模式的に例示している。
【００８４】
本実施例の不揮発性記憶装置２１によって、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置が提供される。
【００８５】
本実施例の不揮発性記憶装置２１の構造では、積層数を増やしても、積層されたビット線の両端を切り落とすリソグラフィは必要であるが、ワードライン、ビットラインの加工に用いる最先端のリソグラフィ工程は、ワード線及びビット線ともに各１回で可能である。また、コンタクトプラグのサイズをＦよりも大きくすることが可能であるため、最先端のリソグラフィ技術の適用が不要になるという利点がある。また、ビット線の加工は一括加工であるために積層された各ビット線間の合わせが不要になるという利点がある。
【００８６】
なお、本実施例では、Metal-Insulator-Metal（ＭＩＭ）積層膜を構成する抵抗変化材料等の詳細な説明は省略したが、上記Insulator層としては、両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、例えば、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙ、並びに、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。また、これらの材料を２つ以上混合した材料を含むことができる。さらには、これらの材料からなる層を複数積層した構造を用いることができる。
【００８７】
また、上記のMetal層としては、上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。
【００８８】
また、ショットキーダイオードの電極材料としては、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能であり、ショットキーダイオードの半導体材料としては、ＮｉＯｘ、ＣｕＯｘ、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３等の金属酸化物半導体を単独、または適宜組み合わせて用いることも可能である。
【００８９】
本実施例の不揮発性記憶装置２１によって、高集積度な抵抗変化型メモリをリソグラフィ工程、特に最先端のリソグラフィ工程を大幅に増やすことなく実現することが可能になるので、抵抗変化型メモリのさらなる高集積化が可能になる。
【００９０】
このように、本実施例の不揮発性記憶装置２１及び上に説明した製造方法によれば、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法が提供できる。
【００９１】
（第３の実施例）
本発明の第２の実施形態に係る第３の実施例の不揮発性記憶装置２２も、第２の実施例の不揮発性記憶装置２１と同様に、積層されたビットラインが一括加工により形成された積層メモリの例であるが、ワードラインを不揮発性記憶装置２１のような反応性イオンエッチングではなく、ＣＭＰで加工する例である。
【００９２】
図２０〜図２４は、本発明の第３の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。すなわち、上段の左側の図は、ビット線方向の断面図（ビット線の延在方向に垂直な平面で切断した断面図）、上段の右側の図は、ワード線方向の断面図（ワード線の延在方向に垂直な平面で切断した断面図）、下段の左側の図は上段の左側の図の上面図、下段の右側の図は上段の右図の上面図である。  
また、図２１は図２０に続く工程順断面図であり、図２２は図２１に続く工程順断面図であり、図２３は図２２に続く工程順断面図であり、図２４は図２３に続く工程順断面図である。  
図２５は、本発明の第３の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。
【００９３】
まず、本実施例の不揮発性記憶装置２２の製造方法を説明する。  
まず、図２０に表したように、半導体基板３０１の上に抵抗変化型メモリの周辺回路となるトランジスタ３０２、ＳＴＩ３０３、コンタクトプラグ３０４、３０５、３０６、Ｍ０配線３０７、Ｍ１配線３０８及び層間絶縁膜３００を公知の半導体製造技術によって形成する。特にコンタクトプラグは、後述のビットライン及びワードラインの一括コンタクトが接続できるように、実施例２と同様の千鳥配置で予め形成しておく。  
さらに、全面を層間絶縁膜３０９で覆って平坦化し、リソグラフィ技術及び反応性イオンエッチング技術によってビットラインコンタクトとなる溝を形成する。次に、基板全面にビットラインとなる板状のタングステン膜３１０、３１１、３１２、３１３を積層し、１層毎に下層のコンタクトプラグ３０６と接続できるように加工し、層間絶縁膜３１４を形成して各ビットラインを分離するとともに平坦化する。  
ここでは煩雑さを避けるために、タングステン膜と交互に形成される各層の層間絶縁膜をまとめて層間絶縁膜３１４と表記した。  
次に、基板全面にシリコン窒化膜３１５、ハードマスクとなるシリコン酸化膜を形成する。
【００９４】
次に、図２１に表したように、実施例２に記載したのと同様なdouble  patterning技術を用いて、１００ｎｍ周期（Ｆ＝２５ｎｍで４Ｆ相当)で、１５ｎｍ幅のスペースを介して対状に配列する、厚さ２０ｎｍのアモルファスシリコン膜を形成し、前記シリコン窒化膜３１５及び層間絶縁膜／タングステン膜積層膜を一括加工する。  
以上で抵抗変化型メモリのビットラインとなる配線が形成される。  
続いて、ハードマスクのシリコン酸化膜の残膜をウエットエッチングで除去する。
【００９５】
次に、図２２に表したように、基板全面にシリコン窒化膜３１６を形成し、隣接するビットライン間の狭スペース側のスペースを完全に埋め込む。続いて、ＳＯＧ（Spin On Glass）膜３１７を基板全面に塗布し、適切なキュアを行うことでシリコン酸化膜に転換させる。続いて、ＣＭＰ技術により前記シリコン窒化膜３１５、及びシリコン窒化膜３１６をストッパーとして、ＳＯＧ膜３１７を平坦化する。  
次に、リソグラフィ技術及び反応性イオンエッチング技術により、前記ＳＯＧ膜３１７を１００ｎｍ周期で３０ｎｍ幅の縞状になるようにエッチバックし、さらに、前記シリコン窒化膜３１５、３１６を反応性イオンエッチングにより加工して、積層されたビット線と直交する縞状パターンを形成する。次に、シリコン窒化膜３１６を熱燐酸で１０ｎｍ程度の深さでエッチングして、ワード線のタングステン膜表面から除去する。  
以上で、ワード線の鋳型となる縞状パターンが形成される。  
なお、本構造ではビット線方向のデザインルールは２５ｎｍであるが、ワード線方向のデザインルールは５０ｎｍである。これは、本構造ではＳＯＧに形成した溝内に多層膜を作りこむために微細化に限界があるためである。
【００９６】
次に、図２３に表したように、基板全面に抵抗変化材料膜３１８（例えばＴｉＯ２）、整流素子であるショットキーダイオードを形成するための金属酸化物半導体膜３１９（例えばＨｆＯ２）、ショットキーダイオードを形成するための導電体膜３２０（例えばＴｉＮ）を形成し、ビット線間のスペースを完全に埋め込む。  
次に、リソグラフィ技術及び反応性イオンエッチング技術により、ワード線側のコンタクトプラグに連通するコンタクトホールを開口する。
【００９７】
次に、図２４に表したように、基板全面に導電体膜３２１（例えばＴｉＮ)を形成し、続いてＣＭＰ技術により前記シリコン窒化膜３１５をストッパーとして、導電体膜３２０、３２１を加工する。  
以上で、ワードラインを形成することができる。  
以下、上層の配線層を形成するが詳細な説明は省略する。  
このようにして、図２５に例示する本実施例の不揮発性記憶装置２２が作製できる。
【００９８】
本実施例の不揮発性記憶装置２２の構造では、積層数を増やしても、積層されたビット線の両端を切り落とすリソグラフィは必要であるが、ワードライン、ビットラインの加工に用いる最先端のリソグラフィ工程は、ワード線及びビット線ともに各１回で作製可能である。また、コンタクトプラグのサイズをＦよりも大きくすることが可能であるため、最先端のリソグラフィ技術の適用が不要になるという利点がある。また、ビット線の加工は一括加工であるために積層された各ビット線間の合わせが不要になるという利点がある。
【００９９】
また、図１８に例示した第２の実施例の不揮発性記憶装置２１では、ショットキーダイオードを形成する金属酸化物半導体膜は、ビットライン間スペースの側壁を覆うように形成されるが、図２５に表したように、本実施例の不揮発性記憶装置２２では、ショットキーダイオードを形成する金属酸化物半導体膜３１９は、ワード線毎に分離される。これにより、セルを選択した場合に金属酸化物半導体膜３１９を介して非選択ワードラインに電流が流れる迷走電流を抑制することが可能であり、また貴金属のように反応性イオンエッチング加工に適さない金属の使用が比較的容易であるという利点がある。
【０１００】
なお、本実施例の不揮発性記憶装置２２ではビット線を積層したが、これに代えてワード線を積層することも可能である。ただし、抵抗変化型の不揮発性記憶装置では、セル毎に抵抗変化素子とダイオード（整流素子）とを設ける必要があり、基板に水平な面内にダイオードを作りこむ必要があるので、構造の単純なショットキーダイオードが適している。
【０１０１】
ショットキーダイオードにおいて良好な整流特性を実現するためには、電子を注入する電極／半導体界面状態の制御が重要であり、半導体形成後に電極を形成することが好ましい。
【０１０２】
そして、半導体形成後に電極を形成する場合、ショットキーダイオードは電極から半導体への電子注入が高抵抗になるので、後作りの電極はワード線であることが望ましい。
【０１０３】
すなわち、ユニポーラ型抵抗変化型メモリではビット線に高電圧が印加された時、ワード線側へのリークがないこと、すなわちワード線に負電圧を印加した場合の抵抗が高いことが要求されるので、ショットキーバリアはワード線／半導体界面に作られる。
【０１０４】
なお、本実施例では、Metal-Insulator-Metal（ＭＩＭ）積層膜を構成する抵抗変化材料等の詳細な説明は省略したが、上記Insulator層としては両端に印加された電圧により、その抵抗状態が変わる任意の物質を有することができ、ＮｂＯｘ、ＣｒドープＳｒＴｉＯ３−ｘ、ＰｒｘＣａｙＭｎＯｚ、ＺｒＯｘ、ＮｉＯｘ、ＴｉドープＮｉＯｘ、ＺｎＯｘ、ＴｉＯｘ、ＴｉＯｘＮｙ、ＣｕＯｘ、ＧｄＯｘ、ＣｕＴｅｘ、ＨｆＯｘ、ＺｎＭｎｘＯｙ、及びＺｎＦｅｘＯｙ、並びに、両端に印加された電圧で発生するジュール熱によりその抵抗状態が変わるカルコゲナイド系のＧＳＴ、ＧＳＴにドーピングを施したＮドープトＧＳＴ、ＯドープトＧＳＴ、ＧｅｘＳｂｙ、及び、ＩｎｘＧｅｙＴｅｚからなる群から選択された少なくとも１つを含むことができる。
【０１０５】
また、上記のMetal層としては、上記抵抗変化材料と反応して可変抵抗性を損なわない材料、例えば窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能である。
【０１０６】
また、ショットキーダイオード材料の電極材料としては、窒化タングステン、窒化チタン、窒化チタンアルミニウム、窒化タンタル、窒化チタンシリサイド、タンタルカーバイド、チタンシリサイド、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、ニッケル白金シリサイド、白金、ルテニウム、白金ロジウム、イリジウム等を用いることが可能であり、ショットキーダイオードの半導体材料としては、ＮｉＯｘ、ＣｕＯｘ、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２、Ｌａ２Ｏ３、Ｐｒ２Ｏ３等の金属酸化物半導体を単独、または適宜組み合わせて用いることも可能である。
【０１０７】
本実施例の不揮発性記憶装置２２によって、高集積度な抵抗変化型メモリをリソグラフィ工程、特に最先端のリソグラフィ工程を大幅に増やすことなく実現することが可能になるので、抵抗変化型メモリのさらなる高集積化が可能になる。
【０１０８】
このように本実施例の不揮発性記憶装置２２によれば、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置及びその製造方法が提供できる。
【０１０９】
以上、本発明の実施形態を３通りの実施例を用いて示したが、本発明の実施形態はこれに留まるものではなく、実施例中にも示された材料系を適宜組み合わせて使用することが可能であり、さらに積層数を増やした場合にも適用可能であり、コンタクトの規則的な引き出しが可能であることは明らかである。従って、本発明により抵抗変化型メモリの積層化による高集積化が比較的容易に実現できることになる。
【０１１０】
（第３の実施の形態）
図２６は、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。  
本発明の第３の実施形態に係る不揮発性記憶装置の製造方法は、第１の方向に延在する複数の第１配線と、前記第１の方向に対して非平行な第２の方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間に設けられ、記録層を含む積層構造体と、を有する要素メモリ層を複数積層した構造を有する不揮発性記憶装置の製造方法である。
【０１１１】
そして、図２６に表したように、本発明の第３の実施形態に係る不揮発性記憶装置の製造方法においては、まず、基板の上に、第１及び第２配線の少なくともいずれか一方となる第１導電膜を形成する（ステップＳ１１０）。第１導電膜としては、例えば、図５に例示した導電膜５９を用いることができる。
【０１１２】
そして、第１導電膜を、不揮発性記憶装置のデザインルールＦの４倍の周期で形成されたダミーパターンの側面に設けられた側壁をマスクパターンとして用い、前記いずれか一方についてその隣接する配線どうしの間隔を、第１間隔と、前記第１間隔よりも広い第２間隔と、が交互に配列するように加工する（ステップＳ１２０）。これには、例えば、図５（ｂ）〜（ｅ）で説明した方法を用いることができる。
【０１１３】
そして、第１及び第２配線の前記いずれか一方の第２間隔の側に、前記第１及び第２配線のいずれか他方と、前記第１及び前記第２配線の前記いずれか一方と接続された接続部と、の少なくともいずれかを形成する（ステップＳ１３０）。これには、例えば、実施例１〜３で説明した方法を用いることができる。
【０１１４】
本実施形態に係る不揮発性記憶装置の製造方法により、４Ｆ周期構造を容易に作製することができる。また、側壁転写で発生しやすい隣り合うスペース間のばらつきを積極的に活用して、広い間隔の間に接続部や配線を設けることができる。
【０１１５】
このように、本実施形態に係る不揮発性記憶装置の製造方法によれば、加工精度を緩和し、配線抵抗を低減し、または、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置の製造方法が提供される。
【０１１６】
（第４の実施の形態）
図２７は、本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。  
本発明の第４の実施形態に係る不揮発性記憶装置の製造方法においては、上記の第３の実施形態の製造方法において、第１配線及び第２配線の少なくともいずれか一方が、ビット線となる第１配線であり、そして、前記いずれか他方がワード線となる第２配線であり、第２間隔の側のビット線どうしの間に、ワード線が設けられる。すなわち、第２の実施形態に係る不揮発性記憶装置を製造する方法である。
【０１１７】
図２７に表したように、第４の実施形態に係る不揮発性記憶装置の製造方法においては、まず、第１導電膜を形成する工程として、基板５４の主面上に第１導電膜と絶縁層とを交互に複数層積層する（ステップＳ２１０）。  
そして、第１導電膜を加工する工程として、積層された第１導電膜と絶縁膜とを一括加工する（ステップＳ２２０）。  
そして、第２間隔側のビットどうしの間にワード線を形成する工程として、前記一括加工された第１導電膜の、第２間隔側の、基板の主面と垂直な側面に、積層構造体及び第２配線を形成する（ステップＳ２３０）。
【０１１８】
このような方法により、実施例２及び実施例３で説明した不揮発性記憶装置２１、２２が作製できる。  
すなわち、上記の方法によれば、一括加工でセル部を形成することで、積層されたセル間の熱履歴やプロセスダメージが等しくなるので、積層されたセル間のセル特性を揃えることが従来技術に比べて容易になる。そして、従来は基板の主面に対して垂直方向に形成していた膜構造を、基板の主面に対して平行方向に形成することを可能にし、積層されたメモリ層間の距離を短縮することができる。
【０１１９】
このように、本実施形態に係る不揮発性記憶装置の製造方法によれば、加工精度を緩和し、配線抵抗を低減し、基板に平行方向に記録層を積層して高性能・高集積度化し、工程数を削減した不揮発性記憶装置の製造方法が提供される。
【０１２０】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置及びその製造方法を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１２１】
その他、本発明の実施の形態として上述した不揮発性記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１２２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【０１２３】
【図１】本発明の第１の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式図である。
【図２】本発明の第１の実施形態に係る不揮発性記憶装置の積層構造を例示する模式図である。
【図３】本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する回路図である。
【図４】本発明の第１の実施形態に係る不揮発性記憶装置の構造を例示する模式的平面図である。
【図５】本発明の第１の実施形態に係る不揮発性記憶装置の製造方法の要部を例示する工程順断面図である。
【図６】本発明の第１の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。
【図７】図６に続く工程順断面図である。
【図８】図７に続く工程順断面図である。
【図９】本発明の第１の実施例に係る不揮発性記憶装置の接続部の構造を例示する模式的斜視図である。
【図１０】本発明の第２の実施形態に係る不揮発性記憶装置の要部の構造を例示する模式的斜視図である。
【図１１】本発明の第２の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。
【図１２】図１１に続く工程順断面図である。
【図１３】図１２に続く工程順断面図である。
【図１４】図１３に続く工程順断面図である。
【図１５】図１４に続く工程順断面図である。
【図１６】図１５に続く工程順断面図である。
【図１７】図１６に続く工程順断面図である。
【図１８】図１７に続く工程順断面図である。
【図１９】本発明の第２の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。
【図２０】本発明の第３の実施例の不揮発性記憶装置の製造方法を例示する工程順断面図である。
【図２１】図２０に続く工程順断面図である。
【図２２】図２１に続く工程順断面図である。
【図２３】図２２に続く工程順断面図である。
【図２４】図２３に続く工程順断面図である。
【図２５】本発明の第３の実施例の不揮発性記憶装置の要部の構成を例示する模式的斜視図である。
【図２６】本発明の第３の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
【図２７】本発明の第４の実施形態に係る不揮発性記憶装置の製造方法を例示するフローチャート図である。
【符号の説明】
【０１２４】
１０、１１、２０、２１、２２  不揮発性記憶装置
４０、５４  基板
５０、５０ａ、５０ｂ、５０ｃ  第１配線（ビット線）
５１  第１配線対
５２  第１接続部（接続部）
５５  絶縁層
５７  半導体層
５９  導電膜
６０  積層構造体
６１  記録層
６２  整流素子
６３  要素メモリ層
７０、７０ａ、７０ｂ、７０ｃ  第２配線（ワード線）
７１  第２配線対
７２  第２接続部（接続部）
８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ  メモリセル
８１ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅ  占有面
８５、１１４、２１７  シリコン酸化膜
８６、１１５、２１６、３１５、３１６  シリコン窒化膜
８７  レジストマスクパターン
８９、１１６、２１８  アモルファスシリコン膜
１０１、２０１、３０１  半導体基板（基板）
１０２、２０２、３０２  トランジスタ
１０３、２０３、３０３  ＳＴＩ
１０４、１０５、１０６、２０４、２０５、２０６、３０４、３０５、３０６  コンタクトプラグ
１０７、２０７、３０７  Ｍ０配線
１０８、２０８、３０８  Ｍ１配線
１０９、１１０、１１７、１２１、２００、２０９、２１１、２１５、３００、３０９、３１４  層間絶縁膜
１１１、１１３、１１８、１２０、２１０、２１２、２１３、２１４、３１０、３１１、３１２、３１３  タングステン膜
１１２、１１９  ＭＳＭ／ダイオード積層膜
２２０、３１８  抵抗変化材料膜
２２１、３１９  金属酸化物半導体膜
２２２、２２３、３２０、３２１  導電体膜
３１７  ＳＯＧ膜
ＢＬ、ＢＬ１１〜ＢＬ１４、ＢＬ２１〜ＢＬ２４  ビット線
Ｆ  デザインルール
Ｗ１、Ｗ２  幅
ＷＬ、ＷＬ１１〜ＷＬ１４、ＷＬ２１〜ＷＬ２４、ＷＬ３１〜ＷＬ３４  ワード線
【図１】
2009283681.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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