(57)【要約】【課題】書き込み時間を短縮することが可能な不揮発性半導体記憶装置の閾値制御方法を提供する。【解決手段】閾値電圧を調整することにより多値状態を保持可能なメモリセルと、複数の前記メモリセルに共通接続されるワード線とを有し、消去状態以外の状態に調整される前記メモリセルに対してベリファイ読み出しを行い、目標閾値に達していない前記メモリセルに対して、前記ワード線に印加される書き込み電圧を増加させて書き込みを行う不揮発性半導体記憶装置の閾値制御方法であって、第１の目標閾値に調整される第１のメモリセルの書き込み時に前記ワード線に印加される書き込み電圧が、前記第１の目標閾値の次に閾値電圧が高い第２の目標閾値に調整される第２のメモリセルの書き込み開始電圧以上となった場合に、前記第１のメモリセルと、前記第１のメモリセルと共通の前記ワード線に接続される前記第２のメモリセルとに対して、同時に書き込みを行うステップ、を備える。【選択図】図９
2009129480.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧を調整することにより多値状態を保持可能なメモリセルと、複数の前記メモリセルに共通接続されるワード線とを有し、消去状態以外の状態に調整される前記メモリセルに対してベリファイ読み出しを行い、目標閾値に達していない前記メモリセルに対して、前記ワード線に印加される書き込み電圧を増加させて書き込みを行う不揮発性半導体記憶装置の閾値制御方法であって、
第１の目標閾値に調整される第１のメモリセルの書き込み時に前記ワード線に印加される書き込み電圧が、前記第１の目標閾値の次に閾値電圧が高い第２の目標閾値に調整される第２のメモリセルの書き込み開始電圧以上となった場合に、前記第１のメモリセルと、前記第１のメモリセルと共通の前記ワード線に接続される前記第２のメモリセルとに対して、同時に書き込みを行うステップ、
を備えていることを特徴とする不揮発性半導体記憶装置の閾値制御方法。
【請求項２】
最も閾値電圧が高い第３の目標閾値に調整される第３のメモリセルの閾値分布を調整した後に、前記第３のメモリセルと共通の前記ワード線に接続される前記第１のメモリセルの閾値分布を調整し、前記第１のメモリセルの閾値分布を調整した後に、前記第３のメモリセルと共通の前記ワード線に接続される前記第２のメモリセルの閾値分布を調整する書き込みステップ、
を更に備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置の閾値制御方法。
【請求項３】
前記第１のメモリセルの書き込み時に前記ワード線に印加される書き込み電圧が、前記第２のメモリセルの書き込み開始電圧以上となった場合に、前記第１のメモリセルおよび前記第２のメモリセルに対して順にベリファイ読み出しを行い、前記第１の目標閾値に達していないと判定された前記第１のメモリセルおよび前記第２の目標閾値に達していないと判定された前記第２のメモリセルに対して、前記ワード線に印加される書き込み電圧を増加させて書き込みを行うステップ、
を更に備えている請求項１または請求項２に記載の不揮発性半導体記憶装置の閾値制御方法。
【請求項４】
前記書き込み電圧が規定値よりも低い場合は、非選択の前記ワード線に第１の負電圧を印加した状態で、第１の所定数の前記メモリセルに対して一括して書き込みを行うステップと、
前記書き込み電圧が前記規定値以上である場合は、非選択の前記ワード線に前記第１の負電圧よりも高い第２の負電圧を印加した状態で、前記第１の所定数よりも小さい前記第２の所定数の前記メモリセルに対して一括して書き込みを行うステップと、
を更に備えたことを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置の閾値制御方法。
【請求項５】
前記第１のメモリセルおよび前記第２のメモリセルの閾値分布を調整する場合は、非選択の前記ワード線に第１の負電圧を印加した状態で、第１の所定数の前記メモリセルに対して一括して書き込みを行うステップと、
前記第３のメモリセルの閾値分布を調整する場合は、非選択の前記ワード線に前記第１の負電圧よりも高い第２の負電圧を印加した状態で、前記第１の所定数よりも小さい前記第２の所定数の前記メモリセルに対して一括して書き込みを行うステップと、
を更に備えたことを特徴とする請求項３に記載の不揮発性半導体記憶装置の閾値制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の閾値制御方法に係り、例えば、メモリセルに記憶される多値データの調整方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えばフラッシュメモリの大容量化、低コスト化に伴い、１つのメモリセルに複数ビットのデータを保持する多値化が進んできている。多値メモリにおいては、各データ状態に対応する閾値電圧が広い分布を有すると、隣り合う状態間の間隔が狭くなって、データの読み出しを確実に実行することが困難となるので、メモリセルのそれぞれの閾値に対して非常に狭い分布が要求される。狭い閾値電圧分布を得るための書き込み方法が、例えば、特許文献１に開示されている。
【０００３】
このような多値メモリにおいては、メモリセルの微細化に伴い、あるメモリセルに隣接するメモリセルの閾値の変動が、上記あるメモリセルの閾値を変動させてしまう隣接効果が問題になってきている。
【０００４】
また、非常に狭い閾値分布が要求されるにもかかわらず、その調整時間（書き込み時間）の短縮化が要求されるようになってきている。書き込み速度を向上させるための書き込み方法が、例えば、特許文献２に開示されている。
【特許文献１】特開２００４−９４９８７号公報
【特許文献２】特開２００７−１４１４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、書き込み時間を短縮することが可能な不揮発性半導体記憶装置の閾値制御方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様による不揮発性半導体記憶装置の閾値制御方法は、閾値電圧を調整することにより多値状態を保持可能なメモリセルと、複数の前記メモリセルに共通接続されるワード線とを有し、消去状態以外の状態に調整される前記メモリセルに対してベリファイ読み出しを行い、目標閾値に達していない前記メモリセルに対して、前記ワード線に印加される書き込み電圧を増加させて書き込みを行う不揮発性半導体記憶装置の閾値制御方法であって、第１の目標閾値に調整される第１のメモリセルの書き込み時に前記ワード線に印加される書き込み電圧が、前記第１の目標閾値の次に閾値電圧が高い第２の目標閾値に調整される第２のメモリセルの書き込み開始電圧以上となった場合に、前記第１のメモリセルと、前記第１のメモリセルと共通の前記ワード線に接続される前記第２のメモリセルとに対して、同時に書き込みを行うステップ、を備えていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、書き込み時間を短縮することが可能な不揮発性半導体記憶装置の閾値制御方法を提供できる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態を説明する前に、不揮発性半導体記憶装置がＮＯＲ型フラッシュメモリである場合を例にとって、隣接効果について説明する。
【０００９】
一般的に、ＮＯＲ型フラッシュメモリは、図１３に示すように、マトリクス状に配列された複数のメモリセルＭＣを有している。尚、図１３においては、同一列のメモリセルＭＣのみを示している。各メモリセルＭＣは、半導体基板に形成されたソース領域Ｓおよびドレイン領域Ｄと、ソース領域Ｓとドレイン領域Ｄとの間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜（図示せず）と、このゲート絶縁膜上に形成されたフローティングゲートＦＧと、このフローティングゲートＦＧ上に形成された電極間絶縁膜（図示せず）と、この電極間絶縁膜上に形成された制御ゲートＣＧとを備えている。
【００１０】
同一列のメモリセルＭＣは、同じ列内の隣接するメモリセルＭＣと、ソース領域Ｓまたはドレイン領域Ｄを共有している。そして、同一列のメモリセルＭＣのドレイン領域Ｄは、ビット線コンタクトＢＣ（図示せず）を介し、共通のビット線ＢＬに並列接続されている。また、同一行のメモリセルＭＣのそれぞれの制御ゲートＣＧは、共通のワード線ＷＬに接続されている。
【００１１】
図１３においては、各メモリセルＭＣのソース領域Ｓを介して接地電位が供給される構造のＮＯＲ型フラッシュメモリを示しているが、図１４に示すように、同一行のメモリセルＭＣのソース領域Ｓをビット線ＢＬ以下のソース線ＳＬで接続し、このソース線ＳＬを介して接地電位が供給される構造であっても良い。
【００１２】
このように構成されたＮＯＲ型フラッシュメモリにおいては、各メモリセルＭＣの閾値調整（書き込み）は、制御ゲートＣＧとドレイン領域Ｄとに所定の電圧を印加し、ソース領域Ｓと半導体基板とを接地電位とすることで生じるチャネルホットエレクトロンをフローティングゲートＦＧに注入することによって行われる。
【００１３】
あるメモリセルＭＣのフローティングゲートＦＧに電子が注入されると、図１５に示すように、上記メモリセルＭＣに隣接するメモリセルＭＣのフローティングゲートＦＧとの間で容量結合Ｃが生じ、上記隣接するメモリセルＭＣの閾値電圧が変化するという隣接効果が起こる。
【００１４】
ＮＯＲ型フラッシュメモリにおいては、図１６に示すように、同一列のメモリセルＭＣのドレイン領域Ｄは、ビット線コンタクトＢＣを介してビット線ＢＬに接続される。このため、ビット線方向（同一列方向）の、ドレイン領域Ｄを共通にする隣接するメモリセル間では、ビット線コンタクトＢＣにより電位遮蔽されて、隣接効果は生じない。
【００１５】
しかし、ワード線方向（同一行方向）の隣接するメモリセル間、およびビット線方向（同一列方向）の、ソース領域Ｓを共通にする隣接するメモリセル間では、隣接効果が生じる。ただし、ワード線方向（同一行方向）のソース領域Ｓが共通のソース配線ＳＬに接続される図１４に示すＮＯＲ型フラッシュメモリにおいては、このソース配線ＳＬによって電位遮蔽され、ワード線方向（同一行方向）のメモリセルＭＣ間にのみ、隣接効果が生じる。尚、ＮＡＮＤ型フラッシュメモリにおいては、同一列のメモリセルが直列に接続された構造であるため、隣接効果は、全ての隣接するメモリセル間で生じる。
【００１６】
したがって、図１３に示すＮＯＲ型フラッシュメモリにおいては少なくとも２本のワード線ＷＬに接続されるメモリセル群への書き込みデータ、図１４に示すＮＯＲ型フラッシュメモリにおいては少なくとも１本のワード線ＷＬに接続されるメモリセル群への書き込みデータが書き込み前に確定していないと、相互に隣接効果が発生する関係にあるメモリセル群を、すべてほぼ同時に閾値調整をすることができない。
【００１７】
以下の実施形態においては、図１４に示す構造のＮＯＲ型フラッシュメモリを想定し、少なくとも１本のワード線に接続されるメモリセル群の書き込みデータが確定されているとして、説明する。そして、以下の実施形態においては、各メモリセルＭＣの多値分布を、消去状態を（１１）とした上で、残りの３状態を閾値の低いほうから（１０）、（００）、（０１）と定義する。
【００１８】
以下に図面を参照して本発明の実施形態を説明する。
【００１９】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置の多値データ調整方法を説明する。図１は、第１実施形態による不揮発性半導体記憶装置の多値データ調整方法を適用し得るＮＯＲ型フラッシュメモリ１００の全体構成の一例を概略的に示すブロック図である。尚、前述した一般的なＮＯＲ型フラッシュメモリと実質的に同様の構成については同一の参照符号を付し、説明を省略する。
【００２０】
本実施形態のＮＯＲ型フラッシュメモリ１００は、例えば、アドレスラッチ１０１、アドレスカウンタ１０２、アドレスバッファ１０３、Ｉ／Ｏバッファ１０４、データラッチ１０５、メモリセルアレイ１０６、リード用センスアンプ回路１０７、カラムゲート回路１０８、ページバッファ１０９、多値圧縮回路１１０、書き込み回路１１１、ベリファイ用センスアンプ回路１１２、コマンドレジスタ１１３、内部コントローラ１１４、ロウデコーダ１１５、カラムデコーダ１１６、チャージポンプ回路１１７、レギュレータ回路１１８を有する。
【００２１】
図１において、アドレスラッチ１０１は、外部のアドレスバスからアドレスを受けてラッチする。アドレスカウンタ１０２は、アドレスラッチ１０１のラッチアドレスを受けてカウントする。アドレスバッファ１０３は、アドレスカウンタ１０２のカウント出力を受け、書き込み、読み出し、または消去するメモリセルＭＣに対応した内部アドレスを出力する。
【００２２】
Ｉ／Ｏバッファ１０４は、外部のデータバスと内部のデータラッチ１０５との間で読み出しデータ／書き込みデータを授受する。メモリセルアレイ１０６は、上述した一般的なＮＯＲ型フラッシュメモリと同様、複数の不揮発性メモリセルＭＣがマトリクス状に配置された構造を備えており、各々のメモリセルに接続されるワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬが設けられている。また、メモリセルアレイ１０６は、同時並列的に書き込みおよび読み出しが可能なバンクと呼ばれる単位に分割されていても良い。
【００２３】
リード用センスアンプ（Ｓ／Ａ）回路１０７は、読み出し時にメモリセルアレイ１０６内のメモリセルＭＣのデータを、カラムゲート回路１０８を介してセンスして、データラッチ１０５に出力する。例えば、ワード線ＷＬに所定の読み出し電圧を印加して、ビット線ＢＬを流れるセル電流とリファレンスセル（図示せず）を流れる参照電流とを比較することにより、メモリセルＭＣのデータを読み出す。
【００２４】
メモリセルＭＣは、比較例と同様に、フローティングゲートＦＧに注入される電子の量を細分化して制御することにより、４値データの記憶が可能とされている。即ち、各メモリセルＭＣの多値分布は、消去状態を（１１）とした上で、残りの３状態を閾値電圧の低い方から（１０）、（００）、（０１）と定義する。尚、多値分布に対するデータの割付はこれに限るものではない。メモリセルＭＣが記憶可能なデータも４値に限らず、例えば、ｎ値データ（ｎは４以上の正の整数）の記憶が可能な構成とすることが可能である。
【００２５】
ページバッファ１０９は、データラッチ１０５から供給される書き込みデータをラッチする。ページバッファは、少なくとも１本のワード線ＷＬに接続されるメモリセル群の書き込みデータを確定するのに必要な数だけ用意される。
【００２６】
多値圧縮回路１１０は、書き込み時にページバッファ１０９から供給される多値書き込みデータを圧縮し、書き込み回路１１１に出力する。書き込み回路１１１は、書き込み時に多値圧縮回路１１０から供給される書き込みデータが入力され、カラムゲート回路１０８を介して、メモリセルアレイ１０６内の対応するビット線ＢＬに書き込み電圧を供給する。
【００２７】
ベリファイ用センスアンプ回路１１２は、所望の閾値電圧以上まで書き込みが行われたか否かを検証するベリファイ読み出し時に、メモリセルアレイ１０６内のメモリセルＭＣのデータを、カラムゲート回路１０８を介してセンスして、ページバッファ１０９に出力する。例えば、ワード線ＷＬに所定のベリファイ電圧を印加して、ビット線ＢＬを流れるセル電流とリファレンスセル（図示せず）を流れる参照電流とを比較することにより、メモリセルＭＣのデータを読み出す。
【００２８】
ベリファイ読み出しを行うことで、書き込みデータとベリファイ用センスアンプ１１２の出力データとを内部コントローラ１１４が比較し、一致していたら、ページバッファ１０９にラッチした書き込みデータを書き込み非対象データに更新し、一致していない場合は、ページバッファ１０９にラッチされたデータを更新せずに維持する。書き込みおよびベリファイ読み出しを繰り返して行うことで、既に十分書き込みがなされたメモリセルＭＣには以降書き込みを行わず、書き込み不足のメモリセルＭＣに対してのみ書き込みを続けることが可能となる。
【００２９】
コマンドレジスタ１１３は、外部のコントロールバスから入力されるコマンド（書き込みコマンド、読み出しコマンド、或いは消去コマンド等）を保持する。内部コントローラ１１４は、コマンドレジスタ１１３で保持されているコマンドを受けて、ＮＯＲ型フラッシュメモリ１００内の各回路を制御するための制御信号を発生する。
【００３０】
ロウデコーダ１１５は、アドレスバッファ１０３から出力される内部アドレスを受けて、メモリセルアレイ１０６内の対応するワード線ＷＬを選択する。ロウデコーダ１１５により選択されたワード線ＷＬには、書き込み、読み出し、消去等の各動作に応じて、書き込み電圧、読み出し電圧、消去電圧等が印加される。
【００３１】
カラムデコーダ１１６は、アドレスバッファ１０３から出力される内部アドレスを受け、内部アドレスに応じてカラムゲート回路１０８内のカラムゲートを選択駆動する。これにより、メモリセルアレイ１０６内の選択されたビット線ＢＬに接続されたメモリセルＭＣのデータをリード用センスアンプ回路１０７、或いはベリファイ用センスアンプ回路１１２に読み出すことが可能となる。
【００３２】
昇圧回路であるチャージポンプ回路１１７は、外部電源電圧を昇圧して書き込み、読み出し、消去等の各動作に応じた高電圧（書き込み用電圧、消去用電圧等）を発生し、メモリセルアレイ１０６、書き込み回路１１１、ロウデコーダ１１５等に供給する。
【００３３】
レギュレータ回路１１８は、メモリセルＭＣの書き込み時や読み出し時にワード線、すなわちメモリセルＭＣのコントロールゲートＣＧに供給する電圧をチャージポンプ回路１１７で得られる電圧から生成し出力する。レギュレータ回路１１８で発生された電圧はロウデコーダ１１５を経由してメモリセルアレイ１０６内のワード線ＷＬに供給される。
【００３４】
以下、上記構成を有するＮＯＲ型フラッシュメモリ１００を例として、本実施形態に係る多値データ調整方法を説明する。
【００３５】
フラッシュメモリにおいて、上述した隣接効果を削減するためには、書き込み対象のメモリセルＭＣの閾値を調整し終わった後に、隣接するメモリセルの閾値変動を極力抑制する必要がある。そのためには、まず相互に隣接効果が発生する関係にあるメモリセル群は、すべてほぼ同時に閾値調整をする必要がある。
【００３６】
また、一般にＮＯＲ型フラッシュメモリは、書き込み単位（例えば、１６ビットのワード単位）よりも消去単位（例えば、１２８Ｋバイトのブロック単位）の方が大きく、書き込み過ぎても、書き込み過ぎたメモリセルＭＣのデータのみを消去することができないので、メモリセルＭＣの多値データ調整時（メモリセルへの書き込みを行う時）は、過書き込みに対し注意する必要がある。
【００３７】
図２に、本実施形態に係る多値データ調整方法により制御されるメモリセルＭＣの各状態の閾値分布を模式的に示す。本実施形態に係る多値データ調整方法においては、図２に示すように、状態（１０）、（００）、（０１）のそれぞれの目標閾値（ベリファイ電圧）Ｖｔｈを、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３とし、それぞれの閾値分布の目標幅Ｗｔｈを、Ｗｔｈ１、Ｗｔｈ２、Ｗｔｈ３とする。
【００３８】
すなわち、状態（１０）となるメモリセルＭＣの調整後の閾値は、Ｖｔｈ１〜Ｖｔｈ１＋Ｗｔｈ１の間に存在している必要があり、状態（００）となるメモリセルＭＣの調整後の閾値は、Ｖｔｈ２〜Ｖｔｈ２＋Ｗｔｈ２の間に存在している必要があり、状態（０１）となるメモリセルＭＣの調整後の閾値は、Ｖｔｈ３〜Ｖｔｈ３＋Ｗｔｈ３の間に存在している必要がある。また、データ読み出し時に、読み出し用センスアンプ回路１０７が各状態を判別するために、Ｖｔｈ２＞Ｖｔｈ１＋Ｗｔｈ１、Ｖｔｈ３＞Ｖｔｈ２＋Ｗｔｈ２の関係を満たしている。
【００３９】
多値の調整が行われるべきメモリセル群は、多値の調整前は、全てのメモリセルが消去状態（１１）にあるものとする。すなわち、メモリセルＭＣの閾値の上限がＶｔｈ０（＜Ｖｔｈ１）以下であり、また、下限が０Ｖ以上であるものとする。メモリセルＭＣの閾値が０Ｖより低い場合（過消去状態）、ワード線ＷＬ電圧が０Ｖでビット線ＢＬから電流がリークしてしまうためである。データ消去後に弱い書き込みとベリファイ読み出しを繰り返すことで、消去状態（１１）にあるメモリセルＭＣの閾値は０〜Ｖｔｈ０の間に設定される。
【００４０】
本実施形態の多値データ調整方法を図３に示す。本実施形態の多値データ調整方法においては、閾値調整の必要な状態（１０）、（００）、（０１）に関し、２種類の書き込み方式（第１の書き込み方式、および第２の書き込み方式）を定義する。
【００４１】
まず、第１の書き込み方式により、メモリセルＭＣに対する書き込みを行う。第１の書き込み方式においては、ベリファイ読み出しを行わないでメモリセルＭＣに対する書き込みを行うことを特徴とする（図３のステップＳ１参照）。この第１の書き込み方式は、調整後に状態（１０）、（００）、（０１）のいずれかになるメモリセルＭＣに対して、「過書き込み」が生じない書き込み電圧を、ロウデコーダ１１５により選択されたワード線ＷＬを介して当該メモリセルＭＣの制御ゲートＣＧに印加することによって行う。
【００４２】
この第１の書き込み方式による閾値調整は、各状態に対応した所定の書き込み電圧Ｖｐｒｇを１回のみワード線ＷＬに印加することによって行っても良いし、所定のステップアップ幅Ｖｓｔｅｐで増加する書き込み電圧を、複数回に分けて印加することによって行っても良い。いずれにしても、過書き込みが生じない書き込み電圧とする。ステップアップ幅Ｖｓｔｅｐは、各状態（１０）、（００）、（０１）で異なる値に設定しても良いし、また、増加率は一定であっても良いし、一定でなくとも良い。
【００４３】
ここで、「過書き込み」が生じないとは、調整後のメモリセルの状態が、例えば状態（０１）となる場合は、この第１の書き込みによるメモリセルＭＣの閾値の上限がＶｔｈ３＋Ｗｔｈ３以下であることを意味する。
【００４４】
この第１の書き込み方式による閾値調整を、書き込み対象である選択ワード線ＷＬに接続されたメモリセル群の内、調整後に状態（１０）、（００）、（０１）となるべき全てのメモリセルＭＣに対して行う。尚、ある状態の閾値調整を行う（書き込みを行う）時、同一ワード線ＷＬに接続される他の状態となるべきメモリセルＭＣは、非選択（ドレイン領域Ｄにビット線ＢＬから０Ｖが供給される）とされている。
【００４５】
この時、まず、調整後に最も閾値の高い状態（０１）となるメモリセルＭＣに対して第１の書き込み方式を実施し、続いて、調整後の状態が（００）および（１０）のいずれか一方となる全てのメモリセルＭＣに対して第１の書き込み方式を実施し、その後、他方となる全てのメモリセルＭＣに対して第１の書き込み方式を実施することが好ましい（図４（ａ）参照）。
【００４６】
これは、ＮＯＲ型フラッシュメモリ１００においては、調整後に最も閾値の高い状態（０１）となるメモリセルＭＣに、隣接効果による過書き込みが発生しても問題がないからである。最も閾値の高い状態（０１）の分布が隣接効果により高電圧側にシフトしたとしても、より閾値の高い状態は存在しないためデータ誤読み出しの問題はないこと、また、ＮＯＲ型フラッシュメモリにおいては、メモリセルＭＣがビット線ＢＬに並列に接続されているため、ＮＡＮＤ型フラッシュメモリのように非選択のメモリセルのオン状態を保証する必要がなく、非選択のメモリセルＭＣのセル電流を確保するマージンを考慮しなくとも良いことによる。
【００４７】
図４（ａ）における括弧内の数字は、第１の書き込み方式による閾値調整を行う好ましい順番を示している。この第１の書き込み方式では、ベリファイ読み出しを行うことなく書き込みが行われるため、相対的に書き込み特性の良いメモリセルＭＣと相対的に書き込み特性の悪いメモリセルＭＣとを区別することなく電子が注入され、各々の状態に対応する閾値分布の幅はかなり広がった状態となっている（図４（ａ）参照）。
【００４８】
第１の書き込み方式による閾値調整は、書き込み後のメモリセルＭＣの閾値電圧の上限をできるだけ高くすることにより、その後の第２の書き込み方式による閾値調整に要する時間を短くすることができる。また、第１の書き込みを複数回に分けて行うことにより、書き込み電流を抑制し、一括書き込みするメモリセル数を増やすことができる。また、ベリファイ読み出しを省略することで書き込み時間を短縮することが可能となる。
【００４９】
第１の書き込み方式では、過書き込みの生じない範囲で目標閾値近傍まで閾値を高くすることが可能であるが、第１の書き込み方式が終了した時点での各状態の閾値をどの程度の範囲に設定するかは、メモリセルＭＣの書き込み特性、要求される書き込み時間等を考慮して適宜設定すれば良い。例えば、図４（ａ）のように、第１の書き込み方式による閾値調整が終了した時点で、各状態の閾値分布が目標閾値（ベリファイ電圧）Ｖｔｈを超えない程度に設定すれば良い。
【００５０】
次に、調整後に状態（１０）、（００）、（０１）となるべき各メモリセルＭＣに対して、第２の書き込み方式による閾値調整を行う。第２の書き込み方式においては、メモリセルＭＣに対する書き込み後、当該メモリセルＭＣの目標閾値（ベリファイ電圧）Ｖｔｈに対するベリファイ読み出しを、ベリファイ用センスアンプ回路１１２を用いて行い、書き込み不足のメモリセルＭＣ、すなわち閾値が上記目標閾値を超えないメモリセルＭＣに対しては、ロウデコーダ１１５により選択されたワード線ＷＬに印加する書き込み電圧Ｖｐｒｇを所定のステップアップ幅Ｖｓｔｅｐで増加させながら追加書き込みを行うことを特徴とする（図３のステップＳ２〜５参照）。
【００５１】
ステップアップ幅Ｖｓｔｅｐは、各状態（１０）、（００）、（０１）で異なる値に設定しても良いし、また、増加率は一定であっても良いし、一定でなくとも良い。また、第１の書き込み方式とは異なる値を設定しても良い。
【００５２】
この追加書き込みとベリファイ読み出しは、書き込み不足が解消するまで繰り返す。この場合、最初にワード線ＷＬに印加する書き込み電圧は、書き込み特性の良いメモリセルＭＣに対しても、「過書き込み」が生じない電圧に設定される。
【００５３】
また、第１の書き込み方式から第２の書き込み方式に移行した後、最初の書き込みを行う前に、ベリファイ用センスアンプ回路１１２を用いてベリファイ読み出しを行う（図３のステップＳ２参照）。これにより、既に十分に書き込まれたメモリセルＭＣに対し更に書き込みが行われることを防止できる。
【００５４】
すべてのメモリセルＭＣがベリファイ読み出しをパスして第２の書き込み方式による閾値調整が終了すると、各メモリセルＭＣの閾値は、目標閾値Ｖｔｈ〜目標閾値Ｖｔｈ＋目標幅Ｗｔｈの範囲に位置することになる。例えば、当該メモリセルＭＣの多値調整後の状態が（０１）であるならばＶｔｈ３〜Ｖｔｈ３＋Ｗｔｈ３の範囲に位置し、（００）であるならばＶｔｈ２〜Ｖｔｈ２＋Ｗｔｈ２の範囲に位置し、（１０）であるならばＶｔｈ１〜Ｖｔｈ１＋Ｗｔｈ１の範囲に位置する（図４（ｂ）参照）。
【００５５】
尚、図４（ｂ）は、第２の書き込み方式による閾値調整が終了後の、各状態におけるメモリセルＭＣの閾値分布を示す模式図である。この第２の書き込み方式も、第１の書き込み方式と同様に、まず、調整後に最も閾値の高い状態（０１）となるメモリセル１０に対して、第２の書き込み方式を実施し、続いて、調整後の状態が（００）および（１０）のいずれか一方となる全てのメモリセルＭＣに対して、第２の書き込みを実施し、その後、他方となる全てのメモリセルＭＣに対して第２の書き込みを実施することが好ましい。
【００５６】
図４（ｂ）における括弧内の数字は、第２の書き込み方式による閾値調整を行う好ましい順番を示している。これは、上述したように、ＮＯＲ型フラッシュメモリにおいては、調整後に最も閾値の高い状態（０１）となるメモリセルＭＣに、隣接効果による過書き込みが発生しても問題がないからである。
【００５７】
以上説明したように、本実施形態によれば、相互に隣接効果が発生する関係にあるメモリセル群に対して、ベリファイを行わないで過書き込みが生じないように書き込みを行う第１の書き込み方式を用いて閾値調整を行い、その後、過書き込みが生じないように、まずベリファイ読み出しを行い、書き込み不足のメモリセルＭＣに対して追加書き込みとベリファイ読み出しを行う第２の書き込み方式を用いて閾値調整を行う。
【００５８】
すなわち、第１の書き込み方式により、一本のワード線ＷＬに接続されるメモリセルＭＣの閾値分布を、各状態の目標閾値に対してある程度全体的に近い位置にシフトさせることにより、その後の最終的な閾値分布を決定する第２の書き込み方式による閾値調整の際に受ける隣接効果を低減させることが可能である。よって、メモリセルＭＣの各閾値の分布を狭くすることができるとともに隣接効果を抑制することができる。
【００５９】
また、本実施形態においては、状態（１０）、（００）、（０１）となるメモリセルＭＣの全てに対して第１の書き込み方式を実施し、その後に、状態（１０）、（００）、（０１）となるメモリセルＭＣの全てに対して第２の書き込み方式を実施したが、これに限定されるものではない。例えば、状態（１０）、（００）、（０１）となるメモリセルＭＣの内、特定の状態のみに対し第１の書き込み方式を実施しても良い。また、状態（１０）、（００）、（０１）となるメモリセルＭＣの内、特定の状態のみに対し第２の書き込み方式を実施しても良い。更に、例えば、下記に示す複数の変形例が考えられる。
【００６０】
（変形例１）
まず、状態（０１）となるメモリセルＭＣに対して、第１の書き込み方式を実施し、目標閾値に対してある程度近い閾値分布を形成する。続いて、状態（１０）または状態（００）に対し第１の書き込み方式を実施する前に、状態（０１）となるメモリセルＭＣに対して、第２の書き込み方式を実施する。これにより、状態（１０）となるメモリセルＭＣの閾値電圧はＶｔｈ１〜Ｖｔｈ１＋Ｗｔｈ１の範囲に位置する。
【００６１】
次に、状態（１０）および状態（００）のうち一方の状態となるメモリセルＭＣに対して第１の書き込みを実施し、続いて第２の書き込み方式を実施する。その後に、他方の状態となるメモリセルＭＣに対して第１の書き込み方式を実施し、続いて第２の書き込み方式を実施する。
【００６２】
状態（０１）の分布は、上述したように隣接効果による閾値電圧の変化がある程度許容されるので、このような方法によっても、メモリセルＭＣの各閾値の分布を狭くすることができるとともに隣接効果を抑制することができる。
【００６３】
（変形例２）
まず、状態（０１）となるメモリセルＭＣに対しては、第１の書き込み方式を実施し、目標閾値に対してある程度近い閾値分布を形成する。続いて、状態（０１）となるメモリセルＭＣに対して、第２の書き込み方式を実施する。これにより、状態（１０）となるメモリセルＭＣの閾値電圧はＶｔｈ１〜Ｖｔｈ１＋Ｗｔｈ１の範囲に位置する。
【００６４】
次に、状態（１０）および状態（００）のうち一方の状態となるメモリセルＭＣに対して、第１の書き込み方式を実施することなく、第２の書き込み方式により書き込み方式を実施し、他方の状態となるメモリセルＭＣに対して、第１の書き込み方式を実施することなく、第２の書き込み方式により書き込み方式を実施する。
【００６５】
状態（０１）の分布は、上述したように隣接効果による閾値電圧の変化がある程度許容されるので、このような方法によっても、メモリセルＭＣの各閾値の分布を狭くすることができるとともに隣接効果を抑制することができる。
【００６６】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置の多値データ調整方法を説明する。本実施形態は、例えば、第１実施形態に示したＮＯＲ型フラッシュメモリ１００に対して適用可能である。
【００６７】
第１実施形態の第１の書き込み方式はベリファイ読み出しを行わないので、書き込みを行った後の各状態（１０）、（００）、（０１）に対応するメモリセルＭＣの閾値分布は、広い。この広い閾値分布に対して第２の書き込み方式を行って閾値分布を狭くする場合、目標閾値に対して、第１の書き込み方式による書き込み終了後の閾値が遠いメモリセルＭＣは、第２の書き込み方式による閾値調整の過程での閾値変動量が大きいことになる。
【００６８】
そうすると、目標閾値に対して、第１の書き込み方式による書き込み終了後の閾値が近いメモリセルＭＣは、すぐに第２の書き込み方式による閾値調整が終了するが、一方、第１の書き込み方式による書き込み終了後の閾値が遠いメモリセルＭＣは、追加書き込み、ベリファイ読み出しが繰り返されることとなる。したがって、第１の書き込み方式による書き込み終了後の閾値が目標閾値に対して近く、すぐに第２の書き込み方式による閾値調整が終了してしまったメモリセルＭＣに対する隣接効果が非常に大きくなってしまう。
【００６９】
そこで、本実施形態においては、第２の書き込み方式における閾値調整を２段階に分けて行うことを特徴とする。すなわち、第２の書き込み方式における閾値調整において、最初に目標閾値（ベリファイ電圧）Ｖｔｈよりも低い閾値電圧（ロウベリファイ電圧）ＶＬｔｈを用いて各状態（１０）、（００）、（０１）の閾値調整を行い、第１の多値分布を形成する。その後、最終的な目標閾値Ｖｔｈを用いて、再度各状態（１０）、（００）、（０１）の閾値調整を行い、第２の多値分布を形成する。
【００７０】
本実施形態では、第２の書き込み方式において、第１の多値分布を形成する際に実施される閾値調整をロウベリファイステップ、次に、第２の多値分布を形成する際に実施される閾値調整をベリファイステップと称する。以下、本実施形態に係る閾値調整方法について、図５乃至図６（ｃ）を参照して説明する。
【００７１】
図５は、本実施形態に係る多値データ閾値調整を示すフローチャートである。また、図６（ａ）、６（ｂ）、６（ｃ）に、図５の書き込みシーケンスを適用した場合のメモリセルＭＣの各状態の閾値分布を模式的に示す。
【００７２】
まず、本実施形態の多値データ調整方法は、図６（ａ）に示すように、第１実施形態と同様に、第１の書き込み方式による書き込みを、調整後に状態（１０）、（００）、（０１）となる全てのメモリセルＭＣに対して行う。第１実施形態と同様、この第１の書き込み方式による閾値調整は、所定の書き込み電圧を１回のみワード線ＷＬに印加することによって行っても良いし、所定のステップアップ幅で増加する書き込み電圧を、複数回に分けて印加することによって行っても良い。（図５のステップＳ１参照）。
【００７３】
第１の書き込み方式による閾値調整においては、第１実施形態と同様に、調整後に最も閾値の高い状態（０１）となるメモリセルＭＣに対して書き込みを行い、続いて、調整後の状態が（００）および（１０）のいずれか一方となる全てのメモリセルに対して書き込みを行い、その後、他方となる全てのメモリセルに対して書き込みを行うことが好ましい。図６（ａ）における括弧内の数字は、第１の書き込み方式による閾値調整を行う好ましい順番を示している。
【００７４】
その後、図６（ｂ）に示すように、第２の書き込み方式（ロウベリファイステップ）による閾値調整を行い、第１の多値分布を形成する（図５のステップＳ２〜Ｓ５参照）。このロウベリファイステップで行われる書き込みは、第１実施形態とは異なり、ベリファイ読み出しを行う際にワード線ＷＬに印可される電圧は、各状態の目標閾値Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３よりも低い第１の値（ロウベリファイ電圧）ＶＬｔｈ１、ＶＬｔｈ２、ＶＬｔｈ３にそれぞれ設定される。
【００７５】
この第１の値ＶＬｔｈ１、ＶＬｔｈ２、ＶＬｔｈ３を用いたベリファイ読み出しと追加書き込みとを繰り返すことで、各状態の閾値調整が行われる。尚、最終的な目標電圧（ベリファイ電圧）よりも低い値を設定して行われるベリファイ読み出しを、以下ではロウベリファイ読み出しと呼ぶこととする。
【００７６】
また、第１の多値分布は、各第１の値に対して目標幅となる第２の値ＷＬｔｈ１、ＷＬｔｈ１、ＷＬｔｈ１がそれぞれ設定される。第１の多値分布を形成後のメモリセルＭＣの閾値は、各状態に対して、第１の値ＶＬｔｈ〜第１の値ＶＬｔｈ＋第２の値ＷＬｔｈの範囲内にそれぞれ存在することになる。
【００７７】
ロウベリファイステップにおいては、各メモリセルＭＣに対して、当該メモリセルＭＣの目標閾値に対するロウベリファイ読み出しを行い、書き込み不足のメモリセルＭＣ、すなわち閾値電圧が上記目標閾値を超えないメモリセルＭＣに対しては、ワード線ＷＬに印加する電圧を所定のステップアップ幅で増加させながら追加書き込みとロウベリファイ読み出しを行う。この追加書き込みとロウベリファイ読み出しは、書き込み不足が解消するまで繰り返す。
【００７８】
尚、本実施形態では、第１の書き込み方式から第２の書き込み方式のロウベリファイステップに移行した後、最初の書き込みを行う前に、ロウベリファイ読み出しを行う（図５のステップＳ２参照）。これにより、既に十分に書き込まれたメモリセルＭＣに対し更に書き込みが行われることを防止できる。ただし、第１の多値分布は、最終的な第２の多値分布に比較して閾値電圧が低く設定されているため、過書き込みの可能性が十分低ければ、最初のベリファイ読み出しを省略しても良い。
【００７９】
このロウベリファイステップを行うことにより形成される第１の多値分布においては、各状態の閾値電圧は、状態（１０）はＶＬｔｈ１〜ＶＬｔｈ１＋ＷＬｔｈ１の範囲、状態（００）はＶＬｔｈ２〜ＶＬｔｈ２＋ＷＬｔｈ２の範囲、状態（１０）はＶＬｔｈ２〜ＶＬｔｈ２＋ＷＬｔｈ２の範囲になるように制御される。
【００８０】
ここで、第１の多値分布における各状態の閾値電圧は、例えば、ＶＬｔｈ１＋ＷＬｔｈ１＜Ｖｔｈ１、ＶＬｔｈ２＋ＷＬｔｈ２＜Ｖｔｈ２、ＶＬｔｈ３＋ＷＬｔｈ３＜Ｖｔｈ３なる条件を満たすように設定することができる。第１の多値分布と第２の多値分布との間の閾値電圧差が小さければ、以降のベリファイステップでの書き込み時間を短縮することが可能である。また、第１の多値分布と第２の多値分布との間の閾値電圧差がある程度大きければ、過書き込みの可能性を低減させることが可能である。
【００８１】
ロウベリファイステップによる閾値調整においては、第１次実施形態と同様に、調整後に最も閾値の高い状態（０１）となるメモリセルＭＣに対して書き込みを行い、続いて、調整後の状態が（００）および（１０）のいずれか一方となる全てのメモリセルに対して書き込みを行い、その後、他方となる全てのメモリセルに対して書き込みを行うことが好ましい。図６（ｂ）における括弧内の数字は、第１の書き込み方式による閾値調整を行う好ましい順番を示している。
【００８２】
その後、図６（ｃ）に示すように、第２の書き込み方式（ベリファイステップ）による閾値調整を行い、第２の多値分布（最終の多値分布）を形成する（図５のステップＳ６〜Ｓ９参照）。すなわち、各メモリセルＭＣに対して、当該メモリセルＭＣの目標閾値に対するベリファイ読み出しを行い、書き込み不足のメモリセルＭＣすなわち、閾値電圧が上記目標閾値を超えないメモリセルＭＣに対しては、ワード線ＷＬに印加する書き込み電圧Ｖｐｒｇを所定のステップアップ幅Ｖｓｔｅｐで増加させながら追加書き込みとベリファイ読み出しを行う。
【００８３】
この追加書き込みとベリファイ読み出しは、書き込み不足が解消するまで繰り返す。このベリファイステップを行うことにより形成される第２の多値分布においては、それぞれの状態にあるメモリセルＭＣの閾値は、第１実施形態で最終的に形成される閾値分布と同様に、目標閾値Ｖｔｈ〜目標閾値Ｖｔｈ＋目標幅Ｗｔｈの範囲内に存在することになる。
【００８４】
すなわち、当該メモリセル１０の多値調整後の状態が（０１）であるならばＶｔｈ３〜Ｖｔｈ３＋Ｗｔｈ３の範囲に位置し、（００）であるならばＶｔｈ２〜Ｖｔｈ２＋Ｗｔｈ２の範囲に位置し、（１０）であるならばＶｔｈ１〜Ｖｔｈ１＋Ｗｔｈ１の範囲に位置する（図６（ｃ）参照）。
【００８５】
尚、第２の書き込み方式のロウベリファイステップから第２の書き込み方式のベリファイステップに移行した後、最初の書き込みを行う前に、ベリファイ読み出しを行う（図５のステップＳ６参照）。これにより、既に十分に書き込まれたメモリセルＭＣに対し更に書き込みが行われることを防止できる。
【００８６】
ベリファイステップによる閾値調整においては、第１次実施形態と同様に、調整後に最も閾値の高い状態（０１）となるメモリセル１０に対して、書き込みを行い、続いて、調整後の状態が（００）および（１０）のいずれか一方となる全てのメモリセルに対して書き込みを行い、その後、他方となる全てのメモリセルに対して書き込みを行うことが好ましい。図６（ｃ）における括弧内の数字は、第１の書き込み方式による閾値調整を行う好ましい順番を示している。
【００８７】
以上説明したように、本実施形態によれば、第１の多値分布を形成し、その後に第２の多値分布（最終の多値分布）を形成しているので、第２の多値分布を形成する際のメモリセルＭＣの閾値変動量を削減することが可能となり、隣接効果を抑制することができる。
【００８８】
尚、本実施形態においては、第１の多値分布の形成時に発生する隣接効果は、この第１の多値分布を形成する際の閾値を、目標とする閾値よりも低く設定しているため、その差で吸収することが可能となり、第２の多値分布の形成には影響が出ないようにしている。
【００８９】
また、第２の多値分布形成時の書き込み開始時にワード線ＷＬに印加される書き込み電圧Ｖｐｒｇは、書き込み特性の良いメモリセルＭＣが過書き込みにならないように、第１の多値分布形成終了時のワード線ＷＬに印加した電圧よりも低い電圧から実行することが好ましい。
【００９０】
また、本実施形態においては、調整後に状態（１０）、（００）、（０１）となるメモリセルＭＣの全てに対して第１の書き込み方式を実施し、その後に、調整後に状態（１０）、（００）、（０１）となるメモリセルＭＣの全てに対して第２の書き込み方式のロウベリファイステップを実施し、その後に、調整後に状態（１０）、（００）、（０１）となるメモリセルＭＣの全てに対して第２の書き込み方式のベリファイステップを実施したが、これに限定されるものではない。
【００９１】
例えば、状態（１０）、（００）、（０１）となるメモリセルＭＣの内、特定の状態のみに対し第１の書き込み方式を実施しても良い。また、状態（１０）、（００）、（０１）となるメモリセルＭＣの内、特定の状態のみに対し第２の書き込み方式のロウベリファイステップを実施しても良い。また、状態（１０）、（００）、（０１）となるメモリセルＭＣの内、特定の状態のみに対し第２の書き込み方式のベリファイステップを実施しても良い。
【００９２】
更に、第１実施形態で述べたように、状態（０１）の分布は隣接効果による閾値電圧の変化がある程度許容されるので、例えば、状態（０１）の閾値電圧を先に調整し（状態（１０）となるメモリセルＭＣに対し、第１の書き込み方式、第２の書き込み方式のロウベリファイステップ、第２の書き込み方式のベリファイステップを実施し）、その後、状態（１０）、または（００）の閾値電圧を調整しても良い。この場合、状態（０１）となるメモリセルＭＣの閾値調整は、ロウベリファイステップを省略しても良い。
【００９３】
各状態に応じて、第１の書き込み方式を実施するか否か、第２の書き込み方式のロウベリファイステップを実施するか否か、第２の書き込み方式のベリファイステップを実施するか否かを設定することで、第１実施形態の変形例で述べたような種々の変形例を実現し得るものである。
【００９４】
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置の多値データ調整方法を、図７乃至図９を参照して説明する。図７および図８は、本実施形態の多値データ調整方法の手順を示すフローチャートである。図９は、本実施形態の多値データ調整方法において、ワード線ＷＬに印加される電圧の波形図である。本実施形態は、例えば、第１実施形態に示したＮＯＲ型フラッシュメモリ１００に対して適用可能である。
【００９５】
以下、書き込み時に選択ワード線ＷＬに印加する書き込み電圧Ｖｐｒｇは、状態（１０）の書き込み開始電圧をＶｐｒｇ１、状態（００）の書き込み開始電圧をＶｐｒｇ２、状態（０１）の書き込み開始電圧をＶｐｒｇ３に設定されているとして説明する。ここで、Ｖｐｒｇ１＜Ｖｐｒｇ２＜Ｖｐｒｇ３の関係が成立しているものとする。
【００９６】
本実施形態の多値データ調整方法は、まず、書き込み電圧Ｖｐｒｇを書き込み開始電圧Ｖｐｒｇ１に設定する（図７のステップＳ１０）。そして、書き込み対象である選択ワード線ＷＬに接続されたメモリセル群の内、調整後に閾値が最も低い状態（１０）となるメモリセルＭＣの全てに対して、ベリファイ読み出し（時刻ｔ１〜ｔ２）を行う（図７のステップＳ１１）。
【００９７】
ベリファイ読み出しの結果、ステップＳ１２でベリファイがパスしたと判定されたメモリセルＭＣ、すなわちベリファイ電圧Ｖｔｈ１以上の閾値電圧まで書き込まれたメモリセルＭＣは、次の書き込み動作（ステップＳ１３）で書き込み対象から除かれる。一方、ベリファイ読み出しの結果、ベリファイがパスしないと判定されたメモリセルＭＣ、すなわちベリファイ電圧Ｖｔｈ１まで閾値電圧が達していないメモリセルＭＣは、ステップＳ１３で書き込み（時刻ｔ２〜ｔ３）がなされる。また、ステップＳ１２で、状態（１０）となるメモリセルＭＣの全てがベリファイをパスしたと判定された場合、図８に示すステップＳ２８に進む。
【００９８】
その後、書き込み電圧Ｖｐｒｇが増大（ステップアップ）された（ステップＳ１４）後、ステップＳ１５において、書き込み電圧Ｖｐｒｇが、調整後の閾値が次に低い状態（００）の書き込み開始電圧Ｖｐｒｇ２以上か否か判定され、書き込み開始電圧Ｖｐｒｇ２を超えない場合にステップＳ１１に戻り、再度ベリファイ読み出し（時刻ｔ３〜ｔ４）が行われる。
【００９９】
すなわち、状態（１０）となるメモリセルＭＣの全てがベリファイをパスしたと判定される、または、書き込み電圧Ｖｐｒｇが書き込み開始電圧Ｖｐｒｇ２と一致するかまたは初めて超えるまで、ベリファイ読み出し動作（時刻ｔ１〜ｔ２、時刻ｔ３〜ｔ４）と書き込み動作（時刻ｔ２〜ｔ３）とが繰り返される（図７のステップＳ１１〜Ｓ１５参照）。
【０１００】
また、各書き込み動作においてワード線ＷＬに印加される書き込み電圧Ｖｐｒｇは、直前の書き込み動作においてワード線ＷＬに印加された電圧よりもＶｓｔｅｐ（ステップアップ幅）増加された値となる。尚、増加する電圧Ｖｓｔｅｐは一定値であっても良いし、一定値でなくとも良い。例えば、時刻ｔ２〜ｔ３においてワード線ＷＬに印加される書き込み電圧Ｖｐｒｇは、Ｖｐｒｇ１＋Ｖｓｔｅｐとなる。以下、Ｖｓｔｅｐは一定値であるものとして説明する。
【０１０１】
そして、状態（１０）となるメモリセルＭＣへのベリファイ読み出し動作と書き込み動作とが繰り返される途中で、ワード線ＷＬに印加される書き込み電圧Ｖｐｒｇが、書き込み開始電圧Ｖｐｒｇ２に一致するか、または初めて超えた場合に（時刻ｔ５）、状態（１０）のベリファイ読み出しと状態（００）のベリファイ読み出しとを順に行う（図７のステップＳ１６、Ｓ１７、図９の時刻ｔ５〜ｔ６、ｔ６〜ｔ７）。その後、ステップＳ１８で、ベリファイをパスしたか否かの判定を行う。
【０１０２】
ベリファイ読み出しの結果、ステップＳ１８で、状態（１０）、（００）となるメモリセルＭＣの全てがベリファイをパスしたと判定された場合は、図８に示すステップＳ３９に進む。これに対して、ベリファイがパスしないと判定されたメモリセルＭＣ、すなわち、ベリファイ電圧Ｖｔｈ１まで閾値電圧が達していない、状態（１０）となるメモリセルＭＣ、およびベリファイ電圧Ｖｔｈ２まで閾値電圧が達していない、状態（００）となるメモリセルＭＣは、ステップＳ１９で同時に書き込みがなされる（図７のステップＳ１９、図９の時刻ｔ７〜ｔ８）。
【０１０３】
その後、書き込み電圧Ｖｐｒｇが増大された（ステップＳ２０）後、ステップＳ２１において書き込み電圧Ｖｐｒｇが、調整後の閾値が状態（０１）の書き込み開始電圧Ｖｐｒｇ３以上か否か判定され、書き込み開始電圧Ｖｐｒｇ３を超えない場合にステップＳ１６に戻り、再度ベリファイ読み出し（時刻ｔ８〜ｔ９、ｔ９〜ｔ１０）が行われる。
【０１０４】
すなわち、状態（１０）、（００）となるメモリセルＭＣの全てがベリファイをパスしたと判定される、または、書き込み電圧Ｖｐｒｇが書き込み開始電圧Ｖｐｒｇ３と一致するかまたは初めて超えるまで、ベリファイ読み出し動作（時刻ｔ５〜ｔ６、時刻ｔ６〜ｔ７、時刻ｔ８〜ｔ９、時刻ｔ９〜ｔ１０）と、書き込み動作（時刻ｔ７〜ｔ８、時刻ｔ１０〜ｔ１１）とが繰り返される（図７のステップＳ１６〜Ｓ２１参照）。
【０１０５】
そして、状態（１０）、（００）となるメモリセルＭＣへのベリファイ読み出し動作と書き込み動作とが繰り返される途中で、ワード線ＷＬに印加される書き込み電圧Ｖｐｒｇが、書き込み開始電圧Ｖｐｒｇ３に一致するか、または初めて超えた場合に（時刻ｔ１１）、状態（１０）のベリファイ読み出しと、状態（００）のベリファイ読み出しと、状態（０１）のベリファイ読み出しとを順に行う（図７のステップＳ２２、Ｓ２３、Ｓ２４、図９の時刻ｔ１１〜ｔ１２、ｔ１２〜ｔ１３、ｔ１３〜ｔ１４）。その後、ステップＳ２５で、ベリファイをパスしたか否かの判定を行う。
【０１０６】
ベリファイ読み出しの結果、ステップＳ２５で、状態（１０）、（００）、（０１）となるメモリセルＭＣの全てがベリファイをパスしたと判定された場合は、書き込み対象である選択ワード線ＷＬに接続されたメモリセル群の閾値調整を終了する。これに対して、ベリファイがパスしないと判定されたメモリセルＭＣ、すなわち、ベリファイ電圧Ｖｔｈ１まで閾値電圧が達していない、状態（１０）となるメモリセルＭＣ、ベリファイ電圧Ｖｔｈ２まで閾値電圧が達していない、状態（００）となるメモリセルＭＣ、およびベリファイ電圧Ｖｔｈ３まで閾値電圧が達していない、状態（０１）となるメモリセルＭＣは、ステップＳ２６で同時に書き込みがなされる（図７のステップＳ２６、図９の時刻ｔ１４〜ｔ１５）。
【０１０７】
その後、書き込み電圧Ｖｐｒｇが増大された（ステップＳ２７）後、ステップＳ２２に戻り、再度ベリファイ読み出し（時刻ｔ１５〜ｔ１６、ｔ１６〜ｔ１７、ｔ１７〜ｔ１８）が行われる。
【０１０８】
すなわち、状態（１０）、（００）、（０１）となるメモリセルＭＣの全てがベリファイをパスしたと判定されるまで、ベリファイ読み出し動作（時刻ｔ１１〜ｔ１２、時刻ｔ１２〜ｔ１３、時刻ｔ１３〜ｔ１４、時刻ｔ１５〜ｔ１６、ｔ１６〜ｔ１７、ｔ１７〜ｔ１８）と、書き込み動作（時刻ｔ１４〜ｔ１５）とが繰り返される（図７のステップＳ２２〜Ｓ２７参照）。
【０１０９】
図７に示すステップＳ１２で、状態（１０）となるメモリセルＭＣの全てがベリファイをパスした場合は、図８に示すステップＳ２８に進み、書き込み電圧Ｖｐｒｇが書き込み開始電圧Ｖｐｒｇ２に設定される。そして、書き込み対象である選択ワード線ＷＬに接続されたメモリセル群の内、調整後に状態（００）となるメモリセルＭＣの全てに対して、ベリファイ読み出しを行う（図８のステップＳ２９）。
【０１１０】
ベリファイ読み出しの結果、ステップＳ３０でベリファイがパスしたと判定されたメモリセルＭＣ、すなわちベリファイ電圧Ｖｔｈ２以上の閾値電圧まで書き込まれたメモリセルＭＣは、次の書き込みステップ（ステップＳ３１）で書き込み対象から除かれる。一方、ベリファイ読み出しの結果、ベリファイがパスしないと判定されたメモリセルＭＣ、すなわちベリファイ電圧Ｖｔｈ２まで閾値電圧が達していないメモリセルＭＣは、ステップＳ３１で書き込みがなされる。また、ステップＳ３０で、状態（００）となるメモリセルＭＣの全てがベリファイをパスしたと判定された場合、図８に示すステップＳ３９に進む。
【０１１１】
その後、書き込み電圧Ｖｐｒｇが増大された（ステップＳ３２）後、ステップＳ３３において書き込み電圧Ｖｐｒｇが、状態（０１）の書き込み開始電圧Ｖｐｒｇ３以上か否か判定され、書き込み開始電圧Ｖｐｒｇ３を超えない場合にステップＳ２９に戻り、再度ベリファイ読み出しが行われる。
【０１１２】
すなわち、状態（００）、（０１）となるメモリセルＭＣの全てがベリファイをパスしたと判定される、または、書き込み電圧Ｖｐｒｇが書き込み開始電圧Ｖｐｒｇ３と一致するかまたは初めて超えるまで、ベリファイ読み出し動作と書き込み動作とが繰り返される（図８のステップＳ２９〜Ｓ３３参照）。そして、ベリファイ読み出し動作と書き込み動作とが繰り返される途中で、書き込み電圧Ｖｐｒｇが書き込み開始電圧Ｖｐｒｇ３と一致するかまたは初めて超えた場合に、状態（００）のベリファイ読み出しと、状態（０１）のベリファイ読み出しとを順に行う（図８のステップＳ３４、Ｓ３５）。その後、ステップＳ３６で、ベリファイをパスしたか否かの判定を行う。
【０１１３】
ベリファイ読み出しの結果、ステップＳ３６で、ベリファイがパスしたと判定された場合は、書き込み対象である選択ワード線ＷＬに接続されたメモリセル群の閾値調整を終了する。これに対して、ベリファイがパスしないと判定されたメモリセルＭＣ、すなわち、ベリファイ電圧Ｖｔｈ２まで閾値電圧が達していない、状態（００）となるメモリセルＭＣ、およびベリファイ電圧Ｖｔｈ３まで閾値電圧が達していない、状態（０１）となるメモリセルＭＣは、ステップＳ３７で同時に書き込みがなされる。
【０１１４】
その後、書き込み電圧Ｖｐｒｇが増大された（ステップＳ３８）後、ステップＳ３４に戻り、再度ベリファイ読み出し（時刻ｔ１５〜ｔ１６、ｔ１６〜ｔ１７、ｔ１７〜ｔ１８）が行われる。
【０１１５】
すなわち、状態（００）、（０１）となるメモリセルＭＣの全てがベリファイをパスしたと判定されるまで、ベリファイ読み出し動作と、書き込み動作とが繰り返される（図８のステップＳ３４〜Ｓ３８参照）。
【０１１６】
また、図７に示すステップＳ１８で、状態（１０）、（００）となるメモリセルＭＣの全てがベリファイをパスしたと判定された場合、または図８に示すステップＳ３０で、状態（００）となるメモリセルＭＣの全てがベリファイをパスしたと判定された場合は、図８のステップ３９に進み、書き込み電圧Ｖｐｒｇが書き込み開始電圧Ｖｐｒｇ３に設定される。そして、書き込み対象である選択ワード線ＷＬに接続されたメモリセル群の内、調整後に状態（０１）となるメモリセルＭＣの全てに対して、ベリファイ読み出しを行う（図８のステップＳ４０）。
【０１１７】
ベリファイ読み出しの結果、ステップＳ４１でベリファイがパスしたと判定されたメモリセルＭＣ、すなわちベリファイ電圧Ｖｔｈ３以上の閾値電圧まで書き込まれたメモリセルＭＣは、次の書き込み動作（ステップＳ４２）で書き込み対象から除かれ、処理を終了する。一方、ベリファイ読み出しの結果、ベリファイがパスしないと判定されたメモリセルＭＣ、すなわちベリファイ電圧Ｖｔｈ３まで閾値電圧が達していないメモリセルＭＣは、ステップＳ４２で書き込みがなされる。その後、書き込み電圧Ｖｐｒｇが増大された（ステップＳ４３）後、ステップＳ４０に戻り、再度ベリファイ読み出しが行われる。
【０１１８】
すなわち、ステップＳ４１で、状態（０１）となるメモリセルＭＣの全てがベリファイをパスするまで、ベリファイ読み出し動作と書き込み動作とが繰り返される（図８のステップＳ４０〜Ｓ４３参照）。
【０１１９】
尚、図７乃至図９では明記しないが、状態（１０）となるメモリセルＭＣと、状態（００）となるメモリセルＭＣと、状態（０１）となるメモリセルＭＣとに対する書き込みおよびベリファイ読み出しを繰り返す中で、例えば、ベリファイ読み出しの結果、書き込みが不十分と判定された状態（１０）となるメモリセルＭＣ、または、状態（００）となるメモリセルＭＣが無くなった場合、状態（０１）となるメモリセルＭＣおよび書き込みが不十分の状態（１０）となるメモリセルＭＣ、または、状態（００）となるメモリセルMCに対してのみ書き込みが行われる。この場合、状態（１０）および状態（００）に対応したベリファイ読み出しは省略して良い。
【０１２０】
また、ベリファイ読み出しの結果、例えば、書き込みが不十分と判定された状態（０１）となるメモリセルＭＣが無くなり、且つ、書き込みが不十分と判定された状態（１０）となるメモリセルＭＣ、または、状態（００）となるメモリセルＭＣが未だ残っている場合、状態（１０）となるメモリセルＭＣ、または、状態（００）となるメモリセルＭＣに対してのみ書き込みが行われる。この場合、状態（１０）または状態（００）に対応したベリファイ読み出しは省略して良い。
【０１２１】
すなわち、最終的に、書き込み対象である選択ワード線ＷＬに接続された、状態（１０）、状態（００）、状態（０１）となるべき全てのメモリセルＭＣが、ベリファイ読み出しの結果、書き込みが十分であると判定されることで、書き込み動作が終了する。尚、例えば、書き込み開始から所定の書き込み時間が経過した場合、或いは、所定の回数だけ書き込み電圧を増大（ステップアップ）した場合に、書き込みが失敗であるとして途中で書き込みを中止するように構成することも当然可能である。
【０１２２】
このように、本実施形態においては、調整閾値の低い状態（１０）となるメモリセルＭＣから状態（００）となるメモリセルＭＣに、そして状態（０１）となるメモリセルＭＣに、書き込み電圧を増大させて順次書き込んでいく。そして、書き込み電圧を増大させて、書き込み動作およびベリファイ読み出し動作を繰り返していくと、次の調整閾値である状態、例えば、状態（００）となるメモリセルＭＣに対する書き込み開始電位と一致する。すると、ベリファイ読み出しがパスしない状態（１０）となるメモリセルＭＣの他に、状態（００）となるメモリセルに対しても書き込み対象として同時に処理可能にしているので、書き込み時間の短縮を図ることができる。
【０１２３】
尚、メモリセルＭＣの書き込み特性が良く、書き込み電圧Ｖｐｒｇが次に閾値の高い状態（００）の書き込み開始電圧Ｖｐｒｇ２に達する前に、状態（１０）の書き込みが終了した場合、書き込み電圧Ｖｐｒｇを状態（００）の書き込み開始電圧Ｖｐｒｇ２にセットし、書き込みを開始しても良い。状態（００）の書き込み開始後に、書き込み電圧が状態（０１）の書き込み開始電圧Ｖｐｒｇ３に達した場合、状態（００）および状態（０１）に対する書き込みを行えば良い。
【０１２４】
また、メモリセルＭＣの書き込み特性が良く、書き込み電圧Ｖｐｒｇが次に閾値の高い状態（０１）の書き込み開始電圧に達する前に、状態（１０）および状態（００）の書き込みが終了した場合、書き込み電圧Ｖｐｒｇを状態（０１）の書き込み開始電圧Ｖｐｒｇ３にセットし、書き込みを開始しても良い。
【０１２５】
また、本実施形態に係る多値データ調整方法は、第１実施形態、第２実施形態と組み合わせて用いても良い。すなわち、第１実施形態における第２の書き込み方式、第２実施形態における第２の書き込み方式において、本実施形態に係る多値データ調整方法を使用しても良い。第２実施形態においては、ロウベリファイステップおよびベリファイステップの両方に対し本実施形態を適用しても良いし、何れか一方に本実施形態を適用しても良い。
【０１２６】
以上説明したように、本実施形態によれば、書き込み対象である選択ワード線ＷＬに接続された、複数の閾値状態に調整されるメモリセルＭＣに対して同時に書き込みを行うので、書き込み時間の短縮を図ることができる。
【０１２７】
尚、本実施形態においては、調整閾値が低い状態（１０）から始めて、調整閾値が段々高くなる状態に移行していった。しかし、本実施形態の一変形例として、以下のような多値データ調整方法を用いても良い。
【０１２８】
（変形例１）
まず調整閾値の最も高い状態（０１）となるメモリセルＭＣに対して書き込みステップとベリファイステップを繰り返して行うことにより、状態（０１）となるメモリセルに対する閾値調整を完了する。その後、本実施形態と同様に、調整閾値の最も低い状態（１０）から書き込み動作とベリファイ読み出し動作とを繰り返す。
【０１２９】
そして、書き込み電圧Ｖｐｒｇが次の調整閾値となる状態（００）の書き込み開始電位Ｖｐｒｇ２と一致した場合には、ベリファイ読み出しがパスしていない状態（１０）となるメモリセルＭＣと共に、状態（００）となるメモリセルＭＣに対しても書き込み動作とベリファイ読み出し動作とを繰り返す。
【０１３０】
この繰り返しは、ベリファイ読み出しがパスしていない状態（１０）となるメモリセルＭＣが無くなるまで行われる。その後、状態（００）となるメモリセルＭＣに対して書き込み動作とベリファイ読み出し動作とを繰り返す。
【０１３１】
この変形例による多値データ調整方法は、本実施形態と同様に、書き込み時間の短縮を図ることができる。また、本変形例においては、まず、調整閾値の高い状態（０１）となるメモリセルＭＣに対して、閾値の調整を行って所望の分布を形成した後、他の調整閾値の状態となるメモリセルＭＣに対して閾値調整を行うので、状態（１０）、（００）となるメモリセルＭＣが受ける隣接効果を抑制することができる。
【０１３２】
（第４実施形態）
次に、本発明の第４実施形態による不揮発性半導体記憶装置の多値データ調整方法を、図１０を参照して説明する。図１０は、本実施形態の多値データ調整方法の手順を示すフローチャートである。本実施形態は、例えば、第１実施形態に示したＮＯＲ型フラッシュメモリ１００に対して適用可能である。
【０１３３】
本実施形態の多値データ調整方法は、第１実施形態および第２実施形態において、書き込み動作中に中断動作（サスペンド動作）が発生した場合の多値データ調整方法である。本実施形態においては、例えば、外部のコマンドバスから入力されるサスペンドコマンドによりサスペンド状態とされ、書き込み動作を中断して読み出し動作を実行し、また、外部のコマンドバスから入力されるレジュームコマンドによりサスペンド状態から復帰する機能を有した不揮発性半導体記憶装置を想定する。
【０１３４】
まず、図１０のステップＳ５０に示すように、調整後に状態（１０）、（００）、（０１）のいずれかとなる各メモリセルＭＣに対して書き込みを行う。この書き込み中にサスペンドコマンドが入力されると（ステップＳ５１）、書き込み中のメモリセルＭＣの閾値調整が終了する前であっても、即時に書き込み動作を中止する。
【０１３５】
そして、上記書き込みが第１の書き込み方式によるものであるか、或いは、第２の書き込み方式によるものであるか判定し（ステップＳ５２）、ベリファイ読み出しを伴う第２の書き込み方式の場合には、中断から復帰後（レジューム後）、ベリファイ読み出しを行う（ステップＳ５３）。
【０１３６】
その後、ベリファイ読み出し結果を参照して、サスペンドコマンドの入力に従って書き込みを途中で中止した、書き込み対象のメモリセルＭＣの閾値調整が終了したか否かの判定を行い（ステップＳ５４）、終了していない場合には、ステップＳ５０に戻り、追加書き込みを行う。
【０１３７】
また、ステップＳ５２において、ベリファイ読み出しを伴わない第１の書き込み方式の場合には、中断から復帰後（レジューム後）、書き込みアドレスをインクリメントして（ステップＳ５６）、その後、ステップＳ５０に戻り書き込み動作を行う。このように、ベリファイ読み出しを伴わない第１の書き込み方式の場合、レジューム後に過書き込みを防止するため、同一アドレスのメモリセルＭＣに対する再書き込みを行わず、次のアドレスのメモリセルＭＣに対する書き込みから開始する。
【０１３８】
書き込み中にサスペンドコマンドの入力がない場合は、書き込み後にステップＳ５５に進み、上記書き込みが第２の書き込み方式によるものであるか否かの判定を行う（ステップＳ５５）。ベリファイ読み出しを伴わない第１の書き込み方式の場合には、書き込みアドレスをインクリメントしてステップＳ５０に戻り、書き込みを実行する。
【０１３９】
ステップ５５において、ベリファイ読み出しを伴う第２の書き込み方式の場合には、ステップＳ５３に進み、ベリファイ読み出しを行う。このように、ベリファイ読み出しを伴う第２の書き込み方式の場合、レジューム後に過書き込みを防止するため、同一アドレスのメモリセルＭＣに対するベリファイ読み出しから開始し、その後書き込みを実行する。
【０１４０】
上述したように、本実施形態においては、過書き込み防止のため、書き込み中のメモリセルＭＣの閾値調整が終了する前であっても、即時に書き込み動作を中止し、ベリファイを伴う第２の書き込み方式の場合には、中断から復帰後（レジューム後）、ベリファイ読み出しから行うことで過書き込みを防止し、その後の閾値分布を保証する。また、ベリファイ読み出しを伴わない第１の書き込み方式の場合には、レジューム後に同一アドレスのメモリセルＭＣに対する再書き込みを行わず、次のアドレスのメモリセルＭＣに対する書き込みから開始することで過書き込みを防止し、その後の閾値分布を保証する。
【０１４１】
尚、第1実施形態および第２実施形態と第３実施形態を組み合わせた場合についても、同様に本実施形態を適用することが可能である。
【０１４２】
（第５実施形態）
次に、本発明の第５実施形態に係る不揮発性半導体記憶装置の多値データ調整方法を、図１１乃至図１２（ｂ）を参照して説明する。図１１は、本実施形態の多値データ調整方法の手順を示すフローチャートであり、図１２（ａ）、１２（ｂ）は、本実施形態の多値データ調整方法を説明する模式図である。本実施形態は、例えば、第１実施形態に示したＮＯＲ型フラッシュメモリ１００に対して適用可能である。
【０１４３】
以下、書き込み（電子の注入）対象となるメモリセルＭＣを選択メモリセル、選択メモリセルが接続されるワード線ＷＬを選択ワード線、選択メモリセルが接続されるビット線ＢＬを選択ビット線と呼び、選択メモリセル以外のメモリセルＭＣを非選択メモリセル、選択ワード線以外のワード線ＷＬを非選択ワード線、選択ビット線以外のビット線ＢＬを非選択ビット線ＢＬと呼ぶ場合がある。
【０１４４】
ＮＯＲ型フラッシュメモリの場合、書き込み時に同一ビット線ＢＬ上の非選択メモリセルが流すリーク電流によって、書き込みを行うべき当該メモリセルＭＣの書き込み特性が劣化し、書き込み時間が増加する。
【０１４５】
そのため、図１２（ａ）に示すように、非選択メモリセルのワード線ＷＬの電圧を、負側（例えば、−１Ｖ）に下げて、リーク電流を抑制する方法がとられる。しかしながら、選択メモリセルに接続されたワード線ＷＬに印加される書き込み電圧Ｖｐｒｇ（例えば、＋９Ｖ）が高いと、その負電位と正電位の差（例えば、１０Ｖ）でメモリセルＭＣ、或いは周辺素子の耐圧を超える事象が発生するおそれがある。尚、書き込み時に非選択ワード線に印加される上述の負電圧を、以下、制御電圧Ｖｒｅｇと呼ぶこととする。
【０１４６】
本実施形態においては、第３実施形態のように多値分布を形成していく途中で、図１２（ｂ）に示すように、ワード線ＷＬの書き込み電圧Ｖｐｒｇが規定値を超えない値までは制御電圧Ｖｒｅｇをより低い値に下げて（例えば、−３Ｖ）、一括書き込みメモリセル数を、例えば１６ビット（１ワード）から６４ビット（４ワード）に増やす。
【０１４７】
そして、書き込み電圧Ｖｐｒｇを増大させて書き込みを行う途中で、書き込み電圧Ｖｐｒｇが規定値以上の電圧になったら制御電圧Ｖｒｅｇを戻し（例えば、図１２（ａ）に示すように−１Ｖ）、一括書き込みメモリセル数も例えば６４ビット（４ワード）から１６ビット（１ワード）に戻すことで、書き込み時間の短縮を図ることができる。ここで、一括書き込みメモリセル数を変更する（切り替える）規定値は、メモリセルＭＣ、或いは周辺素子の耐圧、および許容されるリーク電流等を考慮して適宜決定すれば良い。
【０１４８】
本実施形態の多値データ調整方法は、まず、図１１のステップＳ６０に示すように、例えば、１６ビット一括書き込みを行った後、ベリファイ読み出しを行う（ステップＳ６１）。そして、ベリファイ読み出しの結果、１６ビット全てのメモリセルＭＣの書き込みが終了したか否かを判定し（ステップＳ６２）、書き込み終了と判定された場合は、調整動作を終了する。
【０１４９】
ベリファイ読み出しの結果、目標閾値Ｖｔｈに達しないメモリセルＭＣがあり、書き込みが終了しない場合は、ステップＳ６３に進み、書き込み電圧Ｖｐｒｇ（すなわちワード線ＷＬに印加する電圧）をＶｓｔｅｐ（ステップアップ幅）増大させる。
【０１５０】
そして、この書き込み電圧Ｖｐｒｇに対してデータが書き込まれるメモリセルＭＣの耐圧に余裕があるか否か（書き込み電圧Ｖｐｒｇが規定値以上であるか否か）をステップＳ６４で判定し、余裕がない場合は、選択されたワード線ＷＬに接続される１６個のメモリセルＭＣに対して一括書き込み（すなわち１６ビットの一括書き込み）を行い（ステップＳ６５）、余裕が在る場合は、非選択のメモリセルＭＣのワード線ＷＬの電圧を下げて、選択ワード線ＷＬに接続される６４個のメモリセルＭＣに対して一括書き込み（すなわち６４ビットの一括書き込み）を行う（ステップＳ６６）。
【０１５１】
そして、一括書き込みが終了するとステップＳ６７に進み、現在のアドレスが最後のアドレスでない場合はステップＳ６１に戻り、ベリファイ読み出しを行う。最後のアドレスである場合は現在のアドレスに１を加えてステップＳ６０に戻り、上述した動作を繰り返す。
【０１５２】
以上説明したように、本実施形態によれば、ワード線ＷＬに印加する電圧の耐圧違反が発生しない範囲では負側の電圧をより下げて、一括書き込みを行うメモリセル数を増やすことで、書き込み時間の短縮を図ることができる。尚、本実施形態は、上述した第１実施形態乃至第４実施形態と組み合わせて適用することも可能である。
【０１５３】
（第６実施形態）
次に、本発明の第６実施形態による不揮発性半導体記憶装置の多値データ調整方法を説明する。本実施形態は、例えば、第１実施形態に示したＮＯＲ型フラッシュメモリ１００に対して適用可能である。
【０１５４】
本実施形態の多値データ調整方法は、第１実施形態または第２実施形態のように多値分布を形成していく場合、選択ワード線ＷＬに印加される書き込み電圧Ｖｐｒｇを比較的高くしなくてもいい、低い閾値の状態（１０）、（００）となるメモリセルＭＣの多値データを調整する時に、非選択メモリセルのワード線ＷＬに印加する制御電圧Ｖｒｅｇをより下げて、一括書き込みメモリセル数を増やし、高い閾値の状態（０１）となるメモリセルＭＣの調整時には負側の電圧を戻し、一括書き込みメモリセル数も少なくすることにより行う。これにより、書き込み時間の短縮を図ることができる。尚、本実施形態は、上述した第１実施形態乃至第４実施形態と組み合わせて適用することも可能である。
【０１５５】
（応用例）
以下、上記構成および機能を有するＮＯＲ型フラッシュメモリ１００を半導体チップに搭載した一例について説明する。尚、応用例に係るＮＯＲ型フラッシュメモリ１００に対しては、上述した第１実施形態乃至第６実施形態で示した制御方法が適用し得る。
【０１５６】
図１７は、本発明の一態様である第１実施形態に係るＮＯＲ型フラッシュメモリ１００を備えた半導体チップ（マルチ・チップ・パッケージ：ＭＣＰ（Multi Chip Package））１０００の一例を示す断面図である。
【０１５７】
図１７に示すように、半導体チップ１０００は、基板１００１上に順次積層されたＮＡＮＤ型フラッシュメモリ１００２、スペーサ１００３、ＮＯＲ型フラッシュメモリ１００、スペーサ１００４、ＰＳＲＡＭ（Pseudo Static Random Access Memory）１００５、およびコントローラ１００６を同一パッケージ内に搭載している。
【０１５８】
ＮＡＮＤ型フラッシュメモリ１００２は、例えば、多値データの記憶が可能な複数のメモリセルを有している。また、半導体チップ１０００において、ＰＳＲＡＭに換えて、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を用いた構成であっても良い。
【０１５９】
上記メモリのうち、メモリシステムによる用途により、ＮＡＮＤ型フラッシュメモリ１００２は、例えば、データ格納用メモリとして使用される。また、ＮＯＲ型フラッシュメモリ１００は、例えば、プログラム格納用メモリとして使用される。また、ＰＳＲＡＭ１００５は、例えば、ワーク用メモリとして使用される。
【０１６０】
コントローラ１００６は、主としてＮＡＮＤ型フラッシュメモリ１００２に対するデータ入出力制御、データ管理を行う。コントローラ１００６は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
【０１６１】
ＮＡＮＤ型フラッシュメモリ１００２、ＮＯＲ型フラッシュメモリ１００、ＰＳＲＡＭ１００５、およびコントローラ１００６は、ワイヤ１００７により基板１００１にボンディングされている。
【０１６２】
基板１００１の裏面に設けられた各半田ボール１００８は、それぞれワイヤ１００７に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００８が二次元的に配置された表面実装型のＢＧＡ（Ball Grid Array）が採用される。
【０１６３】
次に、上記半導体チップ１０００を、電子機器の一例である携帯電話に適用する場合について説明する。
【０１６４】
図１８は、半導体チップ１０００を内部に実装する携帯電話を示す図である。図１８に示すように、携帯電話２０００は、メイン画面２００１を有する本体上部２００２と、キーパッド２００３を有する本体下部２００４と、を備えている。この携帯電話２０００には、半導体チップ１０００が搭載される。
【０１６５】
携帯電話２０００に搭載されたＣＰＵ（図示せず）は、半導体チップ１０００にインターフェイス（図示せず）を介してアクセスし、データ等の転送を行うようになっている。携帯電話２０００は、例えば、ＮＡＮＤ型フラッシュメモリ１００２をユーザデータの格納領域として、ＮＯＲ型フラッシュメモリ１００をファームウェア等のプログラム格納領域として使用する。
【０１６６】
この様なメモリシステムにおいて、ＮＯＲ型フラッシュメモリ１００には、高速な書き込み動作が要求される。また一方で、アプリケーションソフトの高機能化に伴い、格納すべきプログラムのデータ量も増大傾向にある。
【０１６７】
本発明の一態様である第１実施形態に係るＮＯＲ型フラッシュメモリ１００は、多値データを保持可能なメモリセルを備えるとともに、上述した閾値調整方法を用いて書き込み時間を短縮することで、上記課題を解決することが可能である。
【０１６８】
尚、半導体チップ１０００は、上記携帯電話以外にも、パーソナルコンピュータ、デジタルスチルカメラ、ＰＤＡ等の各種電子機器に適用することができる。
【図面の簡単な説明】
【０１６９】
【図１】第１実施形態による不揮発性半導体記憶装置の構成を示すブロック図。
【図２】第１実施形態の多値データを記憶可能なメモリセルの閾値分布を示す模式図。
【図３】第１実施形態の多値データ調整方法の手順を示すフローチャート。
【図４】第１実施形態の多値データ調整方法の各手順後のメモリセルの閾値分布を示す模式図。
【図５】第２実施形態の多値データ調整方法の手順を示すフローチャート。
【図６】第２実施形態の多値データ調整方法の各手順後のメモリセルの閾値分布を示す模式図。
【図７】第３実施形態の多値データ調整方法の手順を示すフローチャート。
【図８】第３実施形態の多値データ調整方法の手順を示すフローチャート。
【図９】第３実施形態の多値データ調整方法のワード線に印加する電圧波形図。
【図１０】第４実施形態の多値データ調整方法の手順を示すフローチャート。
【図１１】第５実施形態の多値データ調整方法の手順を示すフローチャート。
【図１２】第５実施形態の多値データ調整方法を説明する図。
【図１３】一般的なＮＯＲ型フラッシュメモリの第１の例の構成を示す図。
【図１４】一般的なＮＯＲ型フラッシュメモリの第２の例の構成を示す図。
【図１５】一般的なフラッシュメモリの隣接効果の生成原因を説明する模式図。
【図１６】一般的なＮＯＲ型フラッシュメモリの隣接効果の影響範囲を説明する平面図。
【図１７】第１実施形態による不揮発性半導体記憶装置を備えた半導体チップの構成を示す断面図。
【図１８】第１実施形態による不揮発性半導体記憶装置を備えた半導体チップを格納する携帯電話を示す模式図。
【符号の説明】
【０１７０】
ＭＣ  メモリセル
Ｓ  ソース領域
Ｄ  ドレイン領域
ＳＬ  ソース線
ＦＧ  フローティングゲート
ＣＧ  制御ゲート
ＢＣ  ビット線コンタクト
ＢＬ  ビット線
ＷＬ  ワード線
１００  ＮＯＲ型フラッシュメモリ
１０１  アドレスラッチ
１０２  アドレスカウンタ
１０３  アドレスバッファ
１０４  I／Oバッファ
１０５  データラッチ
１０６  メモリセルアレイ
１０７  リード用センスアンプ回路
１０８  カラムゲート回路
１０９  ページバッファ
１１０  多値圧縮回路
１１１  書き込み回路
１１２  ベリファイ用センスアンプ回路
１１３  コマンドレジスタ
１１４  内部コントローラ
１１５  ロウデコーダ
１１６  カラムデコーダ
１１８  レギュレータ回路
１０００  半導体チップ
１００１  基板
１００２  ＮＡＮＤ型フラッシュメモリ
１００３、１００４  スペーサ
１００５  ＰＳＲＡＭ
１００６  コントローラ
１００７  ワイヤ
１００８  半田ボール
２０００  携帯電話
２００１  メイン画面
２００２  本体上部
２００３  キーパッド
２００４  本体下部
【図１】
2009129480.tif 000003
【図２】
2009129480.tif 000004
【図３】
2009129480.tif 000005
【図４】
2009129480.tif 000006
【図５】
2009129480.tif 000007
【図６】
2009129480.tif 000008
【図７】
2009129480.tif 000009
【図８】
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【図９】
2009129480.tif 000011
【図１０】
2009129480.tif 000012
【図１１】
2009129480.tif 000013
【図１２】
2009129480.tif 000014
【図１３】
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【図１４】
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【図１５】
2009129480.tif 000017
【図１６】
2009129480.tif 000018
【図１７】
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【図１８】
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