(57)【要約】【課題】高周波応答特性を低下させずにリーク電流を低減させることができ、しかもゲート長の短縮化を図ることが可能な半導体装置を提供する。【解決手段】電子供給層４にＡｌＧａＡｓ層４ＡとＩｎＧａＰ層４Ｂの積層構造を用い、半導体表面に形成する絶縁膜６にＳｉＮ膜６ＡとＳｉＯ2膜６Ｂの積層構造を用いる。絶縁膜６に電子供給層４を露出させる開口６０を形成する際に、半導体と接触しているＳｉＮ膜６Ａがサイドエッチングされることで、開口６０の電子供給層４側の内周面６１とゲート電極７との接触が回避され、しかもゲート電極７の周囲にＩｎＧａＰ層４Ｂのみを露出させることができる。【選択図】図１
2009302166.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板上に形成されたチャネル層と、
前記チャネル層上に形成された電子供給層と、
前記電子供給層上に形成された、前記電子供給層を露出させる開口を有する絶縁膜と、
前記絶縁膜上から前記開口を通じて前記電子供給層に延び、その先端で前記電子供給層とショットキー接合されたゲート電極と、を備え、
前記電子供給層は、前記チャネル層上に積層された第１電子供給層と、この第１電子供給層上に積層された、第１電子供給層よりも表面準位密度が低くかつ第１電子供給層よりも酸化し難い第２電子供給層とを含み、
前記絶縁膜は、前記電子供給層上に積層されたＳｉＮ膜と、このＳｉＮ膜上に積層されたＳｉＯ2膜とを含み、これらのＳｉＮ膜およびＳｉＯ2膜は、それぞれ前記開口を構成する内周面を有し、
前記ＳｉＯ2膜の内周面は、前記ゲート電極に接触し、前記ＳｉＮ膜の内周面は、前記ゲート電極に接触しないように前記ＳｉＯ2膜の内周面から後退している、半導体装置。
【請求項２】
前記第１電子供給層はＡｌＧａＡｓ層であり、前記第２電子供給層はＩｎＧａＰ層である、請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ＩｎＧａＰ層とショットキー接合されている、請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記ＡｌＧａＡｓ層とショットキー接合されている、請求項２に記載の半導体装置。
【請求項５】
半絶縁性基板上にチャネル層を形成する第１のステップと、
前記チャネル層上に、第１電子供給層およびこの第１電子供給層よりも表面準位密度が低くかつ酸化し難い第２電子供給層をこの順に積層して、電子供給層を形成する第２のステップと、
前記電子供給層上に、ＳｉＮ膜およびＳｉＯ2膜をこの順に積層して、絶縁膜を形成する第３のステップと、
ドライエッチングにより前記絶縁膜に前記電子供給層を露出させる開口を設ける第４のステップと、
前記絶縁膜の上からゲート電極となる金属膜を堆積させて、この金属膜を前記開口を通じて前記電子供給層にショットキー接合させる第５のステップと、
前記開口の周縁部上に位置する部分を残すように前記絶縁膜上から前記金属膜を取り除いてゲート電極を形成する第６のステップと、
を含む半導体装置の製造方法。
【請求項６】
前記第４のステップでは、ＣＨＦ3とＳＦ6を混合したエッチングガスを用いてドライエッチングを行う、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置としては、ＧａＡｓをはじめとする化合物半導体を用いた電界効果トランジスタ（以下、「ＦＥＴ」（Field Effect Transistor）と称する。）などが知られている。このようなＦＥＴは、無線通信とりわけ携帯電話端末のパワーアンプやＲＦスイッチ等に広く用いられている。ＦＥＴの中でも特にＰＨＥＭＴ（Pseudomorphic High Electron Mobility Transistor）は、高周波特性に優れている。このＰＨＥＭＴは、ＦＥＴなど能動素子と、半導体抵抗、金属抵抗素子および容量などの受動素子とを集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）などの半導体装置にも広く用いられている。
【０００３】
ＭＭＩＣに用いられるＰＨＥＭＴに限らず、ＦＥＴでは一般的にリーク電流の低減が求められている。図６に、ショットキー障壁を利用したＴ型ゲート構造を有する一般的なＦＥＴを示す。このＦＥＴでは、半導体基板１１上に形成された絶縁膜１２に開口１２ａが形成され、この開口１２ａを通じてゲート電極１３が半導体基板１１にショットキー接合されている。
【０００４】
図６に示したＦＥＴでは、ゲート電極１３が半導体基板１１の表面近傍でも開口１２ａの内周面に接触しているため、半導体基板１１における開口１２ａの内周面直下の部分に歪が集中し、その部分の電界が局所的に強くなる。そのため、ショットキー接合の逆方向耐圧が低下してＲＦ特性の出力電圧が下がったり、リーク電流が増大したりするという問題がある。
【０００５】
この問題に対する対策として、特許文献１には、図７（ａ）〜（ｄ）に示すような製造方法によってＦＥＴを製造することが開示されている。この製造方法を具体的に説明すると、まず図７（ａ）に示すように、半導体基板１１上に、ウェットエッチングに対するエッチングレートの相対的に大きなＳｉＮ膜１２ａおよびウェットエッチングに対するエッチングレートの相対的に小さなＳｉＮ膜１２ｂをこの順に積層し、絶縁膜１２を形成する。ＳｉＮ膜１２ａ，１２ｂのエッチングレートは、Ｐ−ＣＶＤでの成膜条件を制御することで調整する。ついで、絶縁膜１２上に、スペーサーとなるＳｉＯ2膜１５を形成する。その後、図７（ｂ）に示すように、レジスト１６でゲート用開口形状をパターニングし、ふっ酸によるウェットエッチングを行うことで、エッチングレートの違いを利用してサイドエッチング量の異なる、すなわち半導体基板１１側の内周面１２１がその上側の内周面１２２から後退した開口１２０を絶縁膜１２に形成する。ウェットエッチング後は、図７（ｃ）に示すように、レジスト１６の上から半導体基板１１に金属を蒸着させてゲート電極１３を形成し、その後にレジスト１６上に堆積した金属膜１３０をリフトオフする。これにより、図７（ｄ）に示すように、開口１２０の半導体基板１１側の内周面１２２とゲート電極１３とが接触しないＦＥＴが製造される。
【特許文献１】特開平６−１７７１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＰＨＥＭＴでは、ショットキー層としてＡｌＧａＡｓ層を用いることが一般的であり、ＡｌＧａＡｓ層は表面準位密度が高いことが一般に知られている。このようなショットキー層にＡｌＧａＡｓ層を用いたＴ型ゲート構造のＰＨＥＭＴにおいて、特許文献１の製造方法によって開口のＡｌＧａＡｓ層側の内周面とゲート電極との接触を避けた場合、ＡｌＧａＡｓ層が露出されてしまい、ＡｌＧａＡｓ層表面の自然酸化によって表面準位形成が促進され、高周波での応答特性の劣化といった問題を起こしてしまう。
【０００７】
また、ＭＭＩＣにおいてゲート用開口の大きさはゲート長を意味しており、ウェットエッチングによる絶縁膜の開口形成では０．５μｍ以下とゲート長が短いゲートを均一性良く形成することは難しい。ＭＭＩＣの高速動作にはゲート長の短縮化が欠かせなく、ウェットエッチングを用いた特許文献１の製造方法はＭＭＩＣの高速動作に適応したＰＨＥＭＴの製造に適していないといえる。
【０００８】
さらに、特許文献１の製造方法で製造されたＦＥＴでは、Ｔ型ゲート電極の頭部と半導体基板の間の絶縁膜が全て一般的な容量膜であるＳｉＮで構成されるので、ＭＭＩＣとして使用する際に電極―半導体基板間の容量としてロスが発生してしまう。
【０００９】
本発明は上記課題を解決するものであり、高周波応答特性を低下させずにリーク電流を低減させることができ、しかもゲート長の短縮化を図ることが可能な半導体装置およびこの半導体装置を製造する製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
Ｔ型ゲート構造のＰＨＥＭＴにおいては、リーク電流低減のために、絶縁膜の開口のショットキー層側の内周面とゲート電極との接触を避けることが必要である。しかしながら前述の特許文献１の製造方法を用いた場合、ショットキー層であるＡｌＧａＡｓ層の露出による表面準位形成が起こるため、ＭＭＩＣとして適応性に問題がある。そこで、本発明の一態様では、ＡｌＧａＡｓ層よりも表面準位密度が低くて高周波応答に優れ、しかもＡｌＧａＡｓ層よりも酸化し難いＩｎＧａＰ層をＡｌＧａＡｓ層の上に被せて電子供給層を形成する。ただし、ＩｎＧａＰ単層をショットキー層に用いたＰＨＥＭＴはＡｌＧａＡｓ層をショットキー層に用いたＰＨＥＭＴに比べて耐圧が低く、リーク電流が増大する傾向があるため、ＡｌＧａＡｓ層上にＩｎＧａＰ層を５ｎｍ以下の膜厚で積層することが好ましい。
【００１１】
上記の構造とすることで、Ｔ型ゲート構造のＰＨＥＭＴにおいてゲート電極の周囲で電子供給層を露出させたとしても、高周波応答特性を低下させることなくリーク電流を低減させることができる。
【００１２】
一方、ＭＭＩＣでの高速動作を実現する短ゲートを均一性良く形成するためには、ドライエッチングによる微細加工が必要となる。ドライエッチングによって電子供給層側の内周面がゲート電極と接触しない形状の開口を形成するには、絶縁膜をＳｉＯ2膜とＳｉＮ膜の積層構造とすることが好ましい。ここで、ＳｉＯ2膜とＳｉＮ膜のドライエッチレートの違いを利用することで、ドライエッチングのオーバーエッチングによってＳｉＮ膜にサイドエッチングを施す。このドライエッチングにはＩＣＰ方式のドライエッチング装置を使用し、エッチングガスにはＣＨＦ3とＳＦ6の混合ガスを用いることが好ましい。
【００１３】
上記のドライエッチングにより絶縁膜にゲート用開口を形成してフォトレジストを除去した後、法線蒸着もしくは法線性の強いロングスロースパッタ法またはコリメートスパッタ法といった手法でゲート電極材料を成膜することで、ゲート用開口の電子供給層側の内周面とゲート電極との接触を避けることが可能となる。
【００１４】
ゲート電極材料成膜後、ゲート電極形状をフォトレジストによりパターニングし、エッチングすることでＴ型のゲート電極を形成することが可能となる。本構造ではＴ型ゲート電極の頭部と電子供給層との間の絶縁膜がＳｉＮ膜とＳｉＯ2膜の積層構造になっているため、容量としても誘電率が低く、ロスの発生を抑制することが可能となる。
【００１５】
以上のような観点から、本発明は、半絶縁性基板上に形成されたチャネル層と、前記チャネル層上に形成された電子供給層と、前記電子供給層上に形成された、前記電子供給層を露出させる開口を有する絶縁膜と、前記絶縁膜上から前記開口を通じて前記電子供給層に延び、その先端で前記電子供給層とショットキー接合されたゲート電極と、を備え、前記電子供給層は、前記チャネル層上に積層された第１電子供給層と、この第１電子供給層上に積層された、第１電子供給層よりも表面準位密度が低くかつ第１電子供給層よりも酸化し難い第２電子供給層とを含み、前記絶縁膜は、前記電子供給層上に積層されたＳｉＮ膜と、このＳｉＮ膜上に積層されたＳｉＯ2膜とを含み、これらのＳｉＮ膜およびＳｉＯ2膜は、それぞれ前記開口を構成する内周面を有し、前記ＳｉＯ2膜の内周面は、前記ゲート電極に接触し、前記ＳｉＮ膜の内周面は、前記ゲート電極に接触しないように前記ＳｉＯ2膜の内周面から後退している、半導体装置を提供する。
【００１６】
また、本発明は、半絶縁性基板上にチャネル層を形成する第１のステップと、前記チャネル層上に、第１電子供給層およびこの第１電子供給層よりも表面準位密度が低くかつ酸化し難い第２電子供給層をこの順に積層して、電子供給層を形成する第２のステップと、前記電子供給層上に、ＳｉＮ膜およびＳｉＯ2膜をこの順に積層して、絶縁膜を形成する第３のステップと、ドライエッチングにより前記絶縁膜に前記電子供給層を露出させる開口を設ける第４のステップと、前記絶縁膜の上からゲート電極となる金属膜を堆積させて、この金属膜を前記開口を通じて前記電子供給層にショットキー接合させる第５のステップと、前記開口の周縁部上に位置する部分を残すように前記絶縁膜上から前記金属膜を取り除いてゲート電極を形成する第６のステップと、を含む半導体装置の製造方法を提供する。
【発明の効果】
【００１７】
本発明によれば、リーク電流が低く高周波応答特性に優れ、しかも高速動作が可能な半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下に図面を参照しながら本発明の実施例について説明する。
【００１９】
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１０Ａを示す断面図であり、図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）は、図１に示した半導体装置１０Ａの製造方法を説明する説明図である。本実施形態の半導体装置１０Ａは、ＰＨＥＭＴであり、ゲート電極７と、これを挟んで配置されたソース電極およびドレイン電極とを備えている。なお、ソース電極およびドレイン電極については、図示を省略している。
【００２０】
具体的には、半導体装置１０Ａは、半絶縁性基板１と、半絶縁性基板１上に形成されたバッファ層２と、バッファ層２上に形成されたチャネル層３と、チャネル層３上に形成された電子供給層４と、電子供給層４上の所定位置に形成されたオーミックコンタクト層５と、電子供給層４上に当該電子供給層４をオーミックコンタクト層５の上から覆うように形成された絶縁膜６とを備えている。絶縁膜６には、電子供給層４におけるオーミックコンタクト層５の間に位置する部分を露出させる開口６０が設けられている。そして、ゲート電極７は、絶縁膜６の上から開口６０を通じて電子供給層４に延びる略Ｔ型の断面となっており、その先端で電子供給層４とショットキー接合されている。
【００２１】
本実施形態では、半絶縁性基板１としてＧａＡｓ基板が採用されている。また、バッファ層２にはＧａＡｓ層が用いられ、チャネル層３には高純度ＧａＡｓ層が用いられている。オーミックコンタクト層５は、例えばｎ+型ＧａＡｓ層である。
【００２２】
電子供給層４は、チャネル層３上に積層された第１電子供給層４Ａと、この第１電子供給層４Ａ上に積層された第２電子供給層４Ｂとを含む。第２電子供給層４Ｂは、第１電子供給層４Ａよりも、表面準位密度が高くかつ酸化し難いものである。本実施形態では、第１電子供給層４ＡにＡｌＧａＡｓ層が用いられ、第２電子供給層４ＢにＩｎＧａＰ層が用いられていて、ＩｎＧａＰ層にゲート電極７がショットキー接合されている。ただし、第１電子供給層４Ａと第２電子供給層４Ｂの組み合わせはこれに限られるものではなく、上記の条件を満たせばその組み合わせは適宜選定可能である。
【００２３】
絶縁膜６は、電子供給層４およびオーミックコンタクト層５の上に積層されたＳｉＮ膜６Ａと、このＳｉＮ膜６Ａ上に積層されたＳｉＯ2膜６Ｂとを含む。これらのＳｉＮ膜６ＡおよびＳｉＯ2膜６Ｂは、それぞれ開口６０を構成する内周面６１，６２を有している。ＳｉＯ2膜６Ｂの内周面６２は、ゲート電極７に接触しており、ＳｉＮ膜６Ａの内周面６１は、ゲート電極７に接触しないようにＳｉＯ2膜６Ｂの内周面６２から径方向外側に後退している。すなわち、絶縁膜６の開口６０の電子供給層４側の内周面６１はゲート電極７と接触していない。
【００２４】
より詳しくは、ＳｉＮ膜６Ａの内周面６１は、電子供給層４に向かって広がるテーパー状をなしている。内周面６１のＳｉＯ2膜６Ｂ側の端部とゲート電極７との間の距離、すなわちＳｉＯ2膜６Ｂの裏面に沿ったゲート電極７から内周面６１までの距離は１０ｎｍ以上であることが好ましく、内周面６１の電子供給層４側の端部とゲート電極７との間の距離、すなわち第２電子供給層４Ｂの表面に沿ったゲート電極７から内周面６１までの距離は５０ｎｍ以下であることが好ましい。
【００２５】
ゲート電極７を構成する材料は、ＩｎＧａＰとショットキー接合を形成できる材料であれば問題ないが、ＩｎＧａＰと熱的に安定な材料であるＷＳｉ，ＷＳｉＮ，Ｍｏ，Ｔａ，ＴａＮといった高融点材料を選択することが望ましい。また、前述の高融点材料は金属抵抗が高いため、Ａｌ、ＡｌとＳｉ，Ｃｕ，Ｔｉ等とのＡｌ合金、またはＡｕといった低抵抗な材料をその上に積層し、配線抵抗を低減することが望ましい。また、高融点材料と低抵抗材料を積層する際に金属同士の密着性を高める為にＴｉを間に挟んで積層することが望ましい。
【００２６】
次に、図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）を参照して、図１に示す半導体装置１０Ａを製造する製造方法について説明する。
【００２７】
まず、図２（ａ）に示すように、半絶縁性基板１上に、バッファ層２およびチャネル層３をこの順に積層した後、チャネル層３の上に、例えば２０ｎｍの第１電子供給層（ＡｌＧａＡｓ層）４Ａおよび例えば５ｎｍの第２電子供給層（ＩｎＧａＰ層）４Ｂをこの順に積層して、電子供給層４を形成する。さらに、その上にオーミックコンタクト原層５０を形成する。
【００２８】
次いで、図２（ｂ）に示すように、ゲート形成領域にエッチングできるようにフォトレジスト８１によりオーミックコンタクト層形状をパターニングし、ドライエッチングおよびウェットエッチングを利用してオーミックコンタクト層５を形成してオーミックコンタクト層５の間から電子供給層４の第２電子供給層４Ｂを露出させる。
【００２９】
次いで、図２（ｃ）に示すように、フォトレジスト８１を剥離した後、第２電子供給層４Ｂおよびオーミックコンタクト層５上に一様に、例えば１００ｎｍのＳｉＮ膜６Ａおよび例えば３００ｎｍのＳｉＯ2膜６Ｂをこの順にＰ−ＣＶＤを用いて積層して、絶縁膜６を形成する。
【００３０】
次いで、図３（ａ）に示すように、ゲート用開口形状をフォトレジスト８２により例えば直径０．４μｍでパターニングし、ＣＨＦ3とＳＦ6を混合したエッチングガスを用いたドライエッチにより絶縁膜６に開口６０を設けて第２電子供給層４Ｂを露出させる。このようなドライエッチングの場合、ＳｉＮ膜６ＡのエッチングレートはＳｉＯ2膜６Ｂのエッチングレートに比べて非常に大きいため、オーバーエッチング時にＳｉＮ膜６Ａだけにサイドエッチングが形成されやすい。そのため、ＣＨＦ3とＳＦ6のガス比率を制御し、ＩｎＧａＰに比べてＳｉＮの選択比が高く、ＳｉＮのエッチングレートが速い低デポ性のエッチングガス条件にすることで、第２電子供給層４Ｂをほとんどエッチングすることなく、１０〜５０ｎｍ程度ＳｉＮ膜６Ａをサイドエッチングすることができる。これにより、ＳｉＮ膜６Ａの内周面６１をＳｉＯ2膜６Ｂの内周面６２から外側に後退させることができる。
【００３１】
次いで、図３（ｂ）に示すように、フォトレジスト８２を剥離した後に、ゲート電極材料を絶縁膜６の上に一様に成膜して、金属膜７０を堆積させる。これにより、金属膜７０が絶縁膜６の開口６０を通じて第２電子供給層４Ｂにショットキー接合する。その際、法線蒸着もしくは法線性の高いロングスロースパッタ法あるいはコリメートスパッタ法によるスパッタにて成膜する。法線性の強い成膜方法を用いることで、サイドエッチングされたＳｉＮ膜６Ａに対してゲート電極材料が付着せず、ゲート電極材料とＳｉＮ膜６Ａの内周面６１との間に１０〜５０ｎｍの隙間を形成することができる。
【００３２】
次いで、図３（ｃ）に示すように、金属膜７０の所望の領域にフォトレジスト８３によってパターニングし、ドライエッチングによって開口６０の周縁部上に位置する部分を残すように絶縁膜６上から金属膜７０を取り除くことで、Ｔ型のゲート電極７を形成することができる。
【００３３】
最後にフォトレジスト８３を剥離することで図１に示すような半導体装置１０Ａを製造することができる。
【００３４】
以上の方法を用いることで、低リーク電流で高周波応答特性に優れ、高速動作が可能なゲート長の短い半導体装置１０Ａを均一性良く製造することが可能となる。すなわち、このように製造された半導体装置１０Ａでは、絶縁膜６の開口６０の電子供給層４側の内周面６１とゲート電極７とが接触していないので、歪みの集中が起き難く、リーク電流を小さく抑えることができる。また、この半導体装置１０Ａは、第１電子供給層４ＡであるＡｌＧａＡｓ層が第２電子供給層４ＢであるＩｎＧａＰ層に覆われているので、高周波応答特性に優れている。さらに、ドライエッチングにより、ゲート長を短く（本実施形態では０．４μｍ）することができるため、高速動作が可能な半導体装置１０Ａとすることができる。さらには、Ｔ型のゲート電極７の頭部と第２電子供給層４Ｂの間の絶縁膜６がＳｉＮ膜６ＡとＳｉＯ2膜６Ｂの積層構造になっているので、容量としても誘電率が低く、ロスの発生を抑制することができる。
【００３５】
なお、本実施形態では、ＡｌＧａＡｓ層の膜厚を２０ｎｍとしているが、ＡｌＧａＡｓ層の膜厚は用途に応じて変更してもよい。また、本実施形態においては、絶縁膜６の開口６０の大きさを直径０．４μｍとしているが、直径０．５μｍ以下であれば問題ない。また、本実施形態においてＳｉＮ膜６Ａのサイドエッチング量を１０〜５０ｎｍとしているが、内周面６１がオーミックコンタクト層５に到達しなければサイドエッチング量は特に問わない。
【００３６】
＜第２実施形態＞
図４（ａ）は、本発明の第２実施形態に係る半導体装置１０Ｂを示す断面図である。なお、本第２実施形態および後述する第３実施形態において第１実施形態と同一構成部分については同一符号を付して、その説明を省略する。
【００３７】
この半導体装置１０Ｂでは、第１電子供給層４ＡであるＡｌＧａＡｓ層がゲート電極７とショットキー接合されたショットキー層となっており、第２電子供給層４ＢであるＩｎＧａＰ層はゲート電極７に隣接する表面層となっている。すなわち、第２電子供給層４Ｂには、絶縁膜６の開口６０の電子供給層４と反対側の内周面６２を投影した位置にその投影形状と同形状の開口４１が形成されており、この開口４１によって第１電子供給層４Ａが露出させられている。そして、開口４１を通じてゲート電極７と第１電子供給層４Ａがショットキー接合されている。このような半導体装置１０Ｂを製造するには、次のようにすればよい。
【００３８】
まず、第１実施形態と同様にして、絶縁膜６の形成およびドライエッチングによる絶縁膜６への開口６０の形成を行う。次いで、エッチングガスを変更、もしくはＣＨＦ3とＳＦ6のガス比率を変更して、図４（ｂ）に示すように第２電子供給層４ＢであるＩｎＧａＰ層を異方性エッチングして開口４１を形成し、第１電子供給層４ＡであるＡｌＧａＡｓ層を露出させる。その後に、第１実施形態と同様にして、金属膜の形成および加工を行ってゲート電極７を形成すれば、図４（ａ）に示すような半導体装置１０Ｂを製造することができる。
【００３９】
＜第３実施形態＞
図５（ａ）は本発明の第３実施形態に係る半導体装置１０Ｃを示す断面図である。この半導体装置１０Ｃでは、第２実施形態と同様に、第１電子供給層４ＡであるＡｌＧａＡｓ層がゲート電極７とショットキー接合されたショットキー層となっている。ただし、第３実施形態では、第２電子供給層４ＢであるＩｎＧａＰ層がゲート電極７に僅かに接触する表面層となっている。すなわち、第３実施形態では、第１電子供給層４Ａを露出させる第２電子供給層４Ｂの開口４１が、第１電子供給層４Ａに向かうにつれて段々と窄まるようなクレーター状になっている。このような半導体装置１０Ｃを製造するには、次のようにすればよい。
【００４０】
まず、第１実施形態と同様にして、絶縁膜６の形成およびドライエッチングによる絶縁膜６への開口６０の形成を行う。次いで、図５（ｂ）に示すように第２電子供給層４ＢであるＩｎＧａＰ層を塩酸によるウェットエッチングにて等方性エッチングして開口４１を形成し、第１電子供給層４ＡであるＡｌＧａＡｓ層を露出させる。その後に、第１実施形態と同様にして、金属膜の形成および加工を行ってゲート電極７を形成すれば、図５（ａ）に示すような半導体装置１０Ｃを製造することができる。
【００４１】
＜変形例＞
前記各実施形態では、チャネル層３がバッファ層２を介して半絶縁性基板１上に形成されているが、バッファ層２を省略してチャネル層３を直接半絶縁性基板１上に形成することも可能である。
【００４２】
また、半絶縁性基板１としては、ＧａＡｓ基板以外にも、例えばＧａＮ基板を用いることも可能である。この場合には、チャネル層３ならびに第１電子供給層４Ａおよび第２電子供給層４Ｂを半絶縁性基板１に応じて変更すればよい。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は図１に示した半導体装置の製造方法を説明する説明図である。
【図３】（ａ）〜（ｃ）は図１に示した半導体装置の製造方法を説明する説明図である。
【図４】（ａ）は本発明の第２実施形態に係る半導体装置を示す断面図、（ｂ）はこの半導体装置の製造方法を説明する説明図である。
【図５】（ａ）は本発明の第３実施形態に係る半導体装置を示す断面図、（ｂ）はこの半導体装置の製造方法を説明する説明図である。
【図６】従来の半導体装置を示す断面図である。
【図７】従来の半導体装置の製造方法を説明する説明図である。
【符号の説明】
【００４４】
１    半絶縁性基板
２    バッファ層
３    チャネル層
４    電子供給層
４Ａ  第１電子供給層（ＡｌＧａＡｓ層）
４Ｂ  第２電子供給層（ＩｎＧａＰ層）
５    オーミックコンタクト層
６    絶縁膜
６Ａ  ＳｉＮ膜
６Ｂ  ＳｉＯ2膜
６０  開口
６１，６２  内周面
７    ゲート電極
１０Ａ〜１０Ｃ  半導体装置
【図１】
2009302166.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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