(57)【要約】      （修正有）【課題】抵抗素子の膜厚が薄くても、抵抗素子と上層配線と接続する為のコンタクトホールを形成する際に、コンタクトホールが抵抗素子を突き抜けてしまうことを防止する半導体装置及びその製造方法を提供する。【解決手段】基板上にゲート絶縁膜４を形成し、ゲート絶縁膜４上に第１の金属膜５、および第２の金属膜６を含む積層膜を形成し、ゲート電極形成領域及び抵抗素子部形成領域に前記積層膜が残るように、パターニングを行う。その後、ゲート電極形成領域及び前記抵抗素子部形成領域に、コンタクトホール形成領域を設定し、コンタクトホール形成予定領域を保護した状態で、抵抗素子形成予定領域の前記第２の金属膜６を除去し、その後に前記積層膜を覆うように層間膜９を形成し、コンタクトホール形成予定領域に形成された前記層間膜９を除去し、前記第２の金属膜６に達するコンタクトホールを形成する工程とを具備する。【選択図】図２
2009283497.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の金属膜を形成する工程と、
前記第１の金属膜上に第２の金属膜を形成する工程と、
前記第１および第２の金属膜を含む積層膜に対して、ゲート電極形成領域及び抵抗素子部形成領域に前記積層膜が残るように、パターニングを行う工程と、
前記ゲート電極形成領域及び前記抵抗素子部形成領域に、コンタクトホール形成領域を設定する工程と、
前記コンタクトホール形成予定領域を保護した状態で、前記抵抗素子形成予定領域の前記第２の金属膜を除去する工程と、
前記第２の金属膜を除去する工程の後に、前記積層膜を覆うように層間膜を形成する工程と、
前記コンタクトホール形成予定領域に形成された前記層間膜を除去し、前記第２の金属膜に達するコンタクトホールを形成する工程と、
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載された半導体装置の製造方法であって、
更に、
前記第１の金属膜を形成する工程と前記第２の金属膜を形成する工程との間に実施され、前記第１の金属膜上に導電性のエッチング犠牲層を形成する工程、
を具備する
半導体装置の製造方法。
【請求項３】
請求項１又は２に記載された半導体装置の製造方法であって、
更に、
前記パターニングを行う工程と前記第２の金属膜を除去する工程との間に実施され、前記第２の金属膜が形成された基板上にストレスライナー層を形成する工程
を具備する
半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載された半導体装置の製造方法であって、
前記コンタクトホール形成領域を設定する工程は、前記コンタクトホールを形成する工程において前記コンタクトホールが形成される可能性のある全ての領域を、前記コンタクトホール形成領域として設定する工程を含み、
前記コンタクトホールが形成される可能性のある領域は、前記コンタクトホールの位置のばらつきをマージンとして含んだ領域である
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載された半導体装置の製造方法であって、
第１の金属膜は、窒化タンタルシリコン膜である
半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれかに記載された半導体装置の製造方法であって、
前記第２の金属膜は、タングステン膜である
半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載された半導体装置の製造方法であって、
前記第１の金属膜を形成する工程は、
第１導電型トランジスタにおけるゲート電極として用いられる第１導電型用の第１の金属膜を形成する工程と、
前記第１導電型用の第１の金属膜を形成する工程の後に、第２導電型トランジスタにおけるゲート電極として用いられる第２導電型用の第１の金属膜を形成する工程とを備える
半導体装置の製造方法。
【請求項８】
請求項７に記載された半導体装置の製造方法であって、
前記１の金属膜を形成する工程は、更に、前記抵抗素子形成領域において、前記第１導電型用の第１の金属膜と前記第２導電型用の第１の金属膜とのうちのいずれか一方を除去する工程を含んでいる
半導体装置の製造方法。
【請求項９】
請求項７に記載された半導体装置の製造方法であって、
前記第２の金属膜を除去する工程は、前記第２導電型用の第１の金属膜をエッチング犠牲層として、前記第２の金属膜をエッチングする工程を含んでいる
半導体装置の製造方法。
【請求項１０】
請求項７に記載された半導体装置の製造方法であって、
前記第１の金属膜を形成する工程は、更に、
前記第２導電型トランジスタ形成領域に形成された前記第１導電型用の第１の金属膜を除去する工程と、
前記第１導電型トランジスタ形成領域に形成された前記第２導電型用の第１の金属膜を除去する工程とを備えている
半導体装置の製造方法。
【請求項１１】
請求項１０に記載された半導体装置の製造方法であって、
前記第１導電型用の第１の金属膜を除去する工程及び前記第２導電型用の第１の金属膜を除去する工程は、前記第１導電型トランジスタ形成領域と前記第２導電型トランジスタ形成領域間において、前記第１導電型用の第１の金属膜と前記第２導電型用の第１の金属膜とが離隔するように、前記第１導電型用の第１の金属膜と前記第２導電型用の第１の金属膜とを除去する工程を備えている
半導体装置の製造方法。
【請求項１２】
請求項７に記載された半導体装置の製造方法であって、
更に、
前記第１の金属膜を形成する工程の後に、前記第１導電型トランジスタ及び前記第２導電型トランジスタとは別の第３のトランジスタのゲート電極として、第３金属膜を形成する工程を具備し、
前記第２の金属膜を除去する工程は、前記第３金属膜をエッチング犠牲層として、前記第２の金属膜を除去する工程を備えている
半導体装置の製造方法。
【請求項１３】
基板上のトランジスタ形成領域に設けられたゲート電極と、
前記基板上の抵抗素子部形成領域に設けられた抵抗素子部と、
前記ゲート電極及び前記抵抗素子部を被覆するように設けられた層間膜と、
前記層間膜に設けられ、前記抵抗素子部まで到達するコンタクトホールと、
を具備し、
前記ゲート電極及び前記抵抗素子部のそれぞれは、第１の金属膜と、前記第１の金属膜上に形成された第２の金属膜とを含み、
前記抵抗素子部において、前記第２の金属膜は、前記コンタクトホールに対応する位置にのみ設けられている
半導体装置。
【請求項１４】
請求項１３に記載された半導体装置であって、
前記第１の金属膜と前記第２の金属膜の間には、導電性のエッチング犠牲層が設けられている
半導体装置。
【請求項１５】
請求項１３又は１４に記載された半導体装置であって、
第１の金属膜は、窒化タンタルシリコン膜である
半導体装置。
【請求項１６】
請求項１３乃至１５のいずれかに記載された半導体装置であって、
前記第２の金属膜は、タングステン膜である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ゲート電極及び抵抗素子として金属膜を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、半導体基板上に、ゲート電極が設けられる。ゲート電極の空乏化防止や、ゲート電極の低抵抗化のために、ゲート電極として金属電極を用いることが検討されている。半導体基板上には、ゲート電極の他にも、抵抗素子が設けられることがある。抵抗素子を構成する材料として、ポリシリコンが挙げられる。
【０００３】
ゲート電極としてポリシリコンを用い、抵抗素子としてもポリシリコンを用いれば、ゲート電極と抵抗素子とを同一プロセスで形成することができる。しかし、ゲート電極に金属電極を用い、抵抗素子としてポリシリコンを用いる場合には、両者を同一工程で形成することができず、製造プロセスが複雑になる。
【０００４】
関連技術として、特許文献１（特開２００１−３５１８７７号公報）が挙げられる。図１は、特許文献１に記載された半導体装置の断面図である。図１に示されるように、基板上に、ゲート電極及び抵抗体が形成されている。ゲート電極は、下層のゲート電極と上層のゲート電極とを備えている。抵抗体と下層のゲート電極とを同じ材料により形成することで、工程数の増加が抑制されることが開示されている。
【０００５】
他の関連技術として、特許文献２（特開２０００−３０７０６０号公報）が挙げられる。特許文献２には、抵抗素子の抵抗体となる多結晶シリコン膜の上に高融点金属シリサイドを堆積させ、抵抗素子の接続部分にのみ高融点金属シリサイドを残すことにより、コンタクト開口時のコンタクトの過剰の掘られを無くすことができることが記載されている。
【０００６】
【特許文献１】特開２００１−３５１８７７号公報
【特許文献２】特開２０００−３０７０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ゲート電極として金属電極を用いる場合、製造プロセスを簡単にするために、抵抗素子としてゲート電極と同じ金属膜を用いることが考えられる。しかし、ポリシリコン膜と比較すると、金属膜は導電性が高い。そのため、抵抗素子として所望の抵抗値を得るためには、抵抗素子の膜厚を、ポリシリコン膜を用いたときよりも薄くしなければならない。
【０００８】
抵抗素子には、上層配線がコンタクトホールを介して接続される。コンタクトホールを形成するために、抵抗素子部を被覆する膜がエッチングされる。抵抗素子の膜厚が薄いと、コンタクトホールを形成するためのエッチングを行う際、抵抗素子までもが除去されやすくなる、という問題点がある。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、そのゲート絶縁膜上に第１の金属膜を形成する工程と、その第１の金属膜上に第２の金属膜を形成する工程と、その第１および第２の金属膜を含む積層膜に対して、ゲート電極形成領域及び抵抗素子部形成領域に前記積層膜が残るように、パターニングを行う工程と、そのゲート電極形成領域及びその抵抗素子部形成領域に、コンタクトホール形成領域を設定する工程と、そのコンタクトホール形成予定領域を保護した状態で、その抵抗素子形成予定領域のその第２の金属膜を除去する工程と、その第２の金属膜を除去する工程の後に、前記積層膜を覆うように層間膜を形成する工程と、そのコンタクトホール形成予定領域に形成された前記層間膜を除去し、コンタクトホールを形成する工程とを具備する。
【００１０】
この発明によれば、ゲート電極を金属膜により形成することができる。
また、第２の金属膜を除去する工程により、抵抗素子部の実質的な膜厚を、第１の金属膜分の厚みに抑えることができる。従って、抵抗素子部として金属膜を用いているにもかかわらず、抵抗素子部の抵抗値を所望の値にすることができる。
更には、コンタクトホール形成領域には、第１の金属膜上に第２の金属膜が残っている。すなわち、コンタクトホール形成領域では、抵抗素子部の厚みとして、第１の金属膜に第２の金属膜が加えられた厚みが確保される。そのため、コンタクトホールを形成する工程において、コンタクトホールが抵抗素子部を突き抜けてしまうことが防止される。
【００１１】
本発明に係る半導体装置は、基板上のトランジスタ形成領域に設けられたゲート電極と、その基板上の抵抗素子部形成領域に設けられた抵抗素子部と、そのゲート電極及びその抵抗素子部を被覆するように設けられた層間膜と、その層間膜に設けられ、その抵抗素子部まで到達するコンタクトホールとを具備する。そのゲート電極及びその抵抗素子部のそれぞれは、第１の金属膜と、その第１の金属膜上に形成された第２の金属膜とを含んでいる。その抵抗素子部において、その第２の金属膜は、そのコンタクトホールに接続される位置にのみ設けられている。
【発明の効果】
【００１２】
本発明によれば、抵抗素子の膜厚が薄くても、抵抗素子と上層配線と接続する為のコンタクトホールを形成する際に、コンタクトホールが抵抗素子を突き抜けてしまうことの防止できる、半導体装置及び半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１３】
（実施形態）
図２は、本発明の実施形態に係る半導体装置を示す断面図である。この半導体装置は半導体基板１を備えている。半導体基板１上には、トランジスタの形成されるトランジスタ形成領域と、抵抗素子部の形成される抵抗素子形成領域とが設けられている。
【００１４】
トランジスタ形成領域には、ソース／ドレイン注入領域３と、ゲート絶縁膜４と、ゲート電極７とが設けられている。ソース／ドレイン注入領域３と、ゲート絶縁膜４と、ゲート電極７と、半導体基板１とによって、トランジスタが形成されている。
【００１５】
ゲート電極７は、ゲート絶縁膜４を介して、半導体基板１上に設けられている。ゲート電極７は、ゲート絶縁膜４に接する第１の金属膜５と、第１の金属膜５上に設けられた第２の金属膜６とを備えている。すなわち、ゲート電極７は、二層構造である。ゲート電極７の両側部には、シリコン窒化膜などに例示されるサイドウォール１２が設けられている。サイドウォール１２上には、ストッパ窒化膜１５（ストレスライナ膜１５）が設けられている。
【００１６】
ソース／ドレイン注入領域３は、半導体基板１の表面部分に設けられている。ソース／ドレイン注入領域３は、ゲート電極７の設けられた領域を挟むように設けられている。ソース／ドレイン注入領域３上には、シリサイド層１３が設けられている。
【００１７】
一方、抵抗素子部形成領域では、半導体基板１の表面部分に、素子分離領域２（以下、ＳＴＩ）が設けられている。素子分離領域２上には、ゲート絶縁膜４と同じ絶縁膜を介して、抵抗素子部８が設けられている。抵抗素子部８は、ゲート電極７と同様に、第１の金属膜５と第２の金属膜６とを備えている。但し、第２の金属膜６は、第１の金属膜６上の一部にのみ設けられている。抵抗素子部８の側部には、ゲート電極７と同様に、サイドウォール１２が設けられており、サイドウォール１２上にはストッパ窒化膜１５が設けられている。
【００１８】
トランジスタ部分と抵抗素子部８とは、層間膜９によって被覆されている。層間膜９上には、配線層１０が設けられている。層間膜９には、複数のコンタクトホール１１（以下、コンタクトホール群と記載されることもある）が形成されている。具体的には、層間膜９に、ゲート電極７と配線層１０とを接続するコンタクトホール１１と、シリサイド１３と配線層１０とを接続するコンタクトホール１１と、抵抗素子部８と配線層１０とを接続するコンタクトホール１１とが形成されている。抵抗素子部８と配線層１０とは、コンタクトホール１１により、第２の金属膜６が存在する部分で接続されている。
【００１９】
この半導体装置では、ゲート電極７として、金属膜が用いられているため、ゲート電極７を低抵抗化することができる。一方で、抵抗素子部８は、部分的に第２の金属膜が設けられているものの、実質的には第１の金属膜５により形成されている。第１の金属膜５の厚みを薄くすることにより、抵抗素子部８として要求される抵抗値を実現することが可能である。
【００２０】
ここで、本明細書中で用いられる「金属膜」とは、「金属的な導電性を有する導電性膜」を意味するものとする。例えば、ＴｉＮ、ＴａＮ、及びＴａＳｉＮなどの窒化物、ＲｕＯ２などの酸化物、及びＴａＣなどの炭化物も、金属的な導電性を有するものとし、本明細書中における「金属膜」に含まれるものとする。一方、Ｓｉ（不純物を含むものもある）やＧｅ等は導電性を示すが、その性質は半導体的であるため、本明細書中の「金属膜」には含まれないものとする。
【００２１】
続いて、本実施形態に係る半導体装置の製造方法について説明する。図３Ａ乃至図３Ｇは、この半導体装置の製造方法を示す工程断面図である。
【００２２】
まず、図３Ａに示されるように、抵抗素子形成予定の領域において、半導体基板１の表面部分に素子分離領域２を形成する。さらに、半導体基板１上に、ゲート絶縁膜４を配置する。
【００２３】
次に、図３Ｂに示されるように、ゲート絶縁膜４上に、第１の金属膜５と、第２の金属膜６と、ハードマスク１４とを、この順で積層する。
【００２４】
次に、図３Ｃに示されるように、ゲート電極７形成予定の領域と抵抗素子部８形成予定の領域とをハードマスク１４によりマスクした状態で、第１の金属膜５と第２の金属膜６とをエッチングする。その後、ハードマスク１４を残したままで、公知のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ作製プロセスに従って素子形成を行い、ソース／ドレイン注入領域３、シリサイド１３、及びサイドウォール１２を形成する。シリサイド１３を形成する際には、ハードマスク１４の存在により、ゲート電極形成予定領域及び抵抗素子部形成予定領域にシリサイドが形成されることはない。
【００２５】
次に、図３Ｄに示されるように、トランジスタ形成領域及び抵抗素子形成予定領域上に、ストッパー窒化膜１５を堆積させる。このストッパー窒化膜１５は、エッチングストッパ及びストレスライナとして機能する膜である。ストッパー窒化膜１５としては、例えば、ＳｉＮ膜が用いられる。
【００２６】
次に、図３Ｅに示されるように、レジスト１６によりトランジスタ形成領域及び抵抗素子形成領域を被覆する。リソグラフィ工程により、抵抗素子形成予定領域におけるストッパ窒化膜１５及びハードマスク１４を除去する。これにより、第２金属膜６が露出する。この際、抵抗素子部８におけるコンタクトホール形成予定領域Ｃについては、ストッパ窒化膜１５及びハードマスク１４を残したままにしておく。
【００２７】
なお、本実施形態において、「抵抗素子部８におけるコンタクトホール形成領域Ｃ」とは、「リソグラフィー工程における目合わせずれ及び開口面積のばらつきのマージンを含んだ領域であり、コンタクトホールが開口される可能性のある領域」を指すこととする。
【００２８】
次に、図３Ｆに示されるように、レジスト１６を除去する。ハードマスク１４及びストッパ窒化膜１５をマスクとして、第２の金属膜６をエッチングする。この際、コンタクトホール形成予定領域Ｃでは、マスクにより保護されているため、第２の金属膜６はエッチングされない。
【００２９】
次に、図３Ｇに示されるように、層間膜９として酸化膜を全面に堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、平坦化を行う。平坦化後、層間膜９、ストッパ窒化膜１５、及びハードマスク１４をエッチングし、コンタクトホール群１１を形成する。この際、ゲート電極７を露出させるコンタクトホール１１と、ソース／ドレイン注入領域１２上のシリサイド１３を露出させるコンタクトホール１１と、抵抗素子部８における第２の金属膜６を露出させるコンタクトホール１１とが、同時に形成される。
【００３０】
コンタクトホール群１１をエッチングする際には、まず、層間膜９がエッチングされ、続いてストッパ窒化膜１５及びハードマスク１４がエッチングされる。抵抗素子部８に対するコンタクトホール１１は、ソース／ドレイン注入領域１２（シリサイド１３）に対するコンタクトホール１１よりも短い。層間膜９のエッチング時には、コンタクトホール群１１の長さの差に対応して、抵抗素子部８におけるストッパ窒化膜１５が露出する時間が早くなる。通常、エッチング条件は、層間膜９（ＳｉＯ２）の方がストッパ窒化膜１５（ＳｉＮ）よりも選択的にエッチングされる条件に設定される。しかし、それでも層間膜９をエッチングした後のストッパ窒化膜１５の残膜は、抵抗素子部８のほうがソースドレイン注入領域１２部分よりも少なくなる。その後、ストッパ窒化膜１５をエッチングする際には、抵抗素子部８の方がソース／ドレイン注入領域１２側よりも早く露出する。すなわち、エッチング時に抵抗素子部８が露出している時間が長くなる。抵抗素子部８の膜厚が薄い場合、抵抗素子部８が削られ、抵抗素子部８までもが除去されてしまう懸念がある。これに対して、本実施形態では、抵抗素子部８のコンタクトホール形成領域Ｃにおいて、第１の金属膜５に加え第２の金属膜６の厚みが確保されている。第１の金属膜５の厚みが薄くても、コンタクトホール群１１を形成する際に、抵抗素子部８までもがエッチングされ、抵抗素子部８が突き破られることはない。
【００３１】
その後、層間膜９上にコンタクトホール群１１を埋めるように、配線層１０が形成される。これにより、図２で示した半導体装置が製造される。
【００３２】
続いて、第１の金属膜５について詳細に説明する。
【００３３】
第１の金属膜５は、ゲート絶縁膜４に接する金属膜である。トランジスタ形成領域に形成されるトランジスタがｎＭＯＳＦＥＴである場合、ゲート絶縁膜４に接するゲート電極７の構成材料としては、仕事関数がミッドギャップ（４．６ｅＶ）より小さい材料が求められる。一方、ｐＭＯＳＦＥＴがトランジスタ形成領域に形成される場合、仕事関数がミッドギャップより大きい材料が求められる。従って、第１の金属膜５は、ｐＭＯＳＦＥＴに用いられる場合と、ｎＭＯＳＦＥＴに用いられる場合とで、異なるものが用いられることもある。一方、抵抗素子部８として用いられる観点からは、第１の金属膜５に仕事関数に関する制限はない。
【００３４】
続いて、第１の金属膜５の膜厚、及び抵抗率について説明する。
【００３５】
第１の金属膜５の膜厚は以下のように、抵抗素子部８に求められる抵抗値に基づいて決定されることが望ましい。
抵抗素子部８に求められるシート抵抗値が２００Ω／□程度であるとする。２００ｕΩ・ｃｍの抵抗率を有する金属膜を使用する場合、そのシート抵抗値を実現するためには、１０ｎｍの厚さが必要となる。したがって、第１の金属膜５の厚みは、抵抗率が２００ｕΩ・ｃｍであれば、１０ｎｍに設定される。同様に、抵抗率が４００ｕΩ・ｃｍの金属膜を用いる場合には、２０ｎｍに設定されることが望ましい。
一方、ゲート電極７として使用される観点から、第１の金属膜５が有する仕事関数をそのまま発現させるためには、５ｎｍ以上の膜厚であることが望ましい。膜厚を５ｎｍ以上にする場合、既述したように、抵抗素子部８の抵抗値の観点から、第１の金属膜の抵抗率は１００ｕΩ・ｃｍ以上であることが望ましい。
さらに、ドライエッチング加工の観点からの制約も存在する。エッチングされにくい金属膜を第１の金属膜として用いる場合、第１の金属膜５の膜厚は、出来るだけ薄い方が望ましい。
【００３６】
以上のことから、第１金属膜５としては、抵抗率が６００ｕΩ・ｃｍ以下の金属膜が選択され、膜厚が３０ｎｍ以下に設定されることが望ましい。
【００３７】
表１は、第１の金属膜５として用いられる材料の一例を示している。上述のように、仕事関数がミッドギャップ（４．６ｅＶ）より小さい材料がｎＭＯＳＦＥＴ用のゲート電極７として用いられる。仕事関数がミッドギャップ以上である材料が、ｎＭＯＳＦＥＴ用の第１の金属膜５として用いられる。
【００３８】
（表１）
2009283497.tif 000003
【００３９】
続いて、第２の金属膜６について詳細に説明する。
【００４０】
第２の金属膜６は、既述の通り、コンタクトホール形成領域における抵抗素子部８の厚さを確保することを目的として設けられる。ゲート電極として金属膜を用いたＭＯＳトランジスタでは、ゲート電極として、金属膜と多結晶シリコン膜とが積層された電極を用いることも考えられる。しかし多結晶シリコン膜を用いた場合には、ゲート抵抗が大きくなり、高周波特性が劣化してしまうことがある。これに対して、本実施形態では、第２の金属膜６を用いることにより、多結晶シリコン膜を用いた場合よりも、抵抗率を小さくすることができる。その結果、良好な高周波特性を得ることができる。第２の金属膜６は、ゲート絶縁膜４には接しない。従って、第２の金属膜６に対する仕事関数の制約はない。従って、ｎＭＯＳＦＥＴを形成する場合と、ｐＭＯＳＦＥＴを形成する場合とで、異なる材料が選択される必要はない。
【００４１】
ゲート電極７や抵抗素子部８は、出来るだけ半導体基板１に対して垂直に加工されることが求められる。そのため、第２の金属膜６としては、ドライエッチング時にエッチングされ易い材料が望ましい。
【００４２】
図３Ｆで示したように、抵抗素子部８の第２の金属膜６は、コンタクトホール形成領域Ｃを除いてエッチングされる。このため、第１の金属膜５に対する第２の金属膜６のドライエッチング選択比は、高いことが望ましい。すなわち、第２の金属膜５は、第１の金属膜１５がエッチングされないような条件においても、選択的にエッチングされるような材料により形成されることが好ましい。そのような材料を選択することで、第２の金属膜１４をエッチングする際に第１の金属膜５が露出しても、第１の金属膜５の膜減りが抑制される。その結果、抵抗素子部８における抵抗値のばらつきを抑制することができる。
【００４３】
表２は、第２の金属膜６の候補となる材料の例を示している。ドライエッチング加工が容易であり、抵抗率が小さいことから、表２に例示されるＷやＭｏは、第２の金属膜６として好適である。ＷやＭｏは、抵抗率が約５ｕΩ・ｃｍである。表１で示した第１の金属膜５の候補と抵抗率を比較すると、ＷやＭｏの抵抗率は、１／１０〜１／１００程度である。そのため、ゲート電極７の抵抗値（ゲート抵抗）を小さくすること出来る。その一方、抵抗素子部８として用いるには、抵抗値が低すぎる。従って、ＷやＭｏは、第１の金属膜５としてではなく、第２の金属膜６として用いられることが好適である。
【００４４】
（表２）
2009283497.tif 000004
【００４５】
第２の金属膜６の膜厚について説明する。第２の金属膜６として、ドライエッチングされ易い材料が選択された場合、ドライエッチング加工の行い易さの観点からは、第２の金属膜６の膜厚に制約はない。但し、コンタクトホール１１を形成する際（図３Ｇ参照）に、第２の金属膜６までもが完全に除去されると、第１の金属膜５が露出し、第１の金属膜５が削られてしまうことがある。露出した第１の金属膜５が、コンタクトホール１１を形成する際のオーバーエッチング時に除去されてしまうと、コンタクト抵抗が増大し、ばらつきも大きくなることがある。そのため、第２の金属膜６の膜厚は、「コンタクトホール１１を形成する際のエッチング工程を経ても第２の金属膜６が残存しているような膜厚」であることが望ましい。また、コンタクトホール群１１を形成する際には、ソース／ドレイン注入領域１２に対するコンタクトホール１１と抵抗素子部８に対するコンタクトホール１１とが同時に開口される。抵抗素子部８に対するコンタクトホール１１は、ソース／ドレイン注入領域１２に対するコンタクトホール１１よりも短いため、抵抗素子部８では、第２の金属膜６が露出している時間も長くなる。すなわち、オーバーエッチング時間が長くなる。従って、第２の金属膜６の膜厚は、コンタクトホール１１の高さの差も考慮して、設定される。
【００４６】
続いて、抵抗素子部形成領域における第２の金属膜６をエッチングする際（図３Ｆ参照）のエッチング条件について説明する。
【００４７】
既述したように、第１の金属膜５が削られると、抵抗素子部８の抵抗値がばらついてしまう。従って、抵抗素子部８の第２の金属膜６をエッチングする際のエッチング条件としては、第１の金属膜５がエッチングされずに第２の金属膜６だけが選択的にエッチングされるような条件であることが望ましい。
【００４８】
なお、第２の金属膜６のエッチング方法としては、ドライエッチングが好適である。ドライエッチングは異方性のエッチングである。そのため、ストッパ窒化膜１５などによってマスクされた部分がサイドエッチングにより除去されることはない。一方、等方的なエッチングであるウェットエッチングを用いた場合、ストッパ窒化膜１５により保護された部分がサイドエッチングにより削られることがある。すなわち、コンタクトホール形成領域（Ｃ）における第２の金属膜６が削られてしまうことがある。そのため、ウェットエッチングを用いる場合には、サイドエッチ量をマージンとして考慮し、エッチングを行う必要がある。
【００４９】
以上説明したように、本実施形態によれば、ゲート電極に金属膜を用いることができ、ゲート抵抗を小さくすることができる。また、抵抗素子部８の実質的な厚みを第１の金属膜５の膜厚に抑えながらも、第２の金属膜６によってコンタクトホール１１形成時に抵抗素子部８が削られることを防止できる。その結果、抵抗素子部８の抵抗値を多結晶シリコン抵抗体と同等程度に抑えた上に、抵抗値のばらつきを小さくすることが可能となる。
【００５０】
（変形例）
続いて、本実施形態の変形例について説明する。既述の実施形態では、抵抗素子部形成領域において第２の金属膜６をエッチングする際に、第２の金属膜６のみを選択的にエッチングすることについて説明した。しかし、第１の金属膜５と第２の金属膜６とのエッチング選択比を大きく設定できないこともある。例えば、第２の金属膜６としてＷを用い、第１の金属膜５として、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、及びＷＮ等を用いたとする。この場合、第２の金属膜６（Ｗ）のオーバーエッチング時に、第１の金属膜５が数ｎｍから数１０ｎｍ程度エッチングされてしまうと予想される。第１の金属膜５の初期膜厚が薄い場合、そのオーバーエッチングによる膜減りにより、抵抗素子部８の抵抗値がばらついてしまうことが考えられる。
【００５１】
そこで本変形例では、第１の金属膜５と第２の金属膜６の間に、導電性のエッチング犠牲層（バリア層１７）が設けられる。
【００５２】
図４Ａ乃至図４Ｇは、本変形例における半導体装置の製造方法を示す工程断面図である。
【００５３】
まず、図４Ａに示されるように、半導体基板１上に、ＳＴＩ２及びゲート絶縁膜４が形成される。
【００５４】
次に、図４Ｂに示されるように、第１の金属膜５、バリア層１７、第２の金属膜６、及びハードマスク１４がこの順で形成される。
【００５５】
次に、図４Ｃに示されるように、積層された膜がパターニングされる。そして、サイドウォール１２及びシリサイド１３が形成される。
【００５６】
次に、図４Ｄに示されるように、ストッパ窒化膜１５が形成される。
【００５７】
次に、図４Ｅに示されるように、レジスト１６を用いたリソグラフィ法により、抵抗素子部形成予定領域における第２の金属膜６が露出される。この際、コンタクトホール形成予定領域Ｃでは、第２の金属膜６は保護される。
【００５８】
次に、図４Ｆに示されるように、第２の金属膜１４及びバリア層１７が、ハードマスク１４及びストッパ窒化膜１５をマスクとして、エッチングされる。
【００５９】
次に、図４Ｇに示されるように、層間膜９が形成される。更に、層間膜９にコンタクトホール群１１が形成される。
【００６０】
その後、配線層１０（図示せず）が形成され、本変形例に係る半導体装置が製造される。
【００６１】
本変形例によれば、バリア層１７を設けることにより、第２の金属膜６をエッチングする際に、下地である第１の金属膜６が削られることを防止できる。
【００６２】
バリア層１７としては、導電性の材料が用いられる。バリア層１７としては、第２の金属膜のドライエッチング選択比を大きく取れ、かつ第１の金属膜に対するドライエッチング選択比を大きく取れる材料が好適である。
【００６３】
例えば、第１および第２の金属膜の膜厚が、それぞれ２０ｎｍ及び８０ｎｍであると仮定する。第１の金属膜５に対する第２の金属膜６のドライエッチング選択比が５であると仮定する。すなわち、第１の金属膜５がエッチングされる量は、同一条件で第２の金属膜６がエッチングされる量の１／５であるものと仮定する。抵抗素子部８における第２の金属膜６を完全に除去するためには、３０％のオーバーエッチングが必要であるとする。この場合、抵抗素子部８の第１の金属膜６は、オーバーエッチング時に、「８０ｎｍｘ０．３／５＝４．８ｎｍ」により、４．８ｎｍほど除去されてしまうことになる。第１の金属膜６は、最小の場合、「２０−４．８＝１５．２ｎｍ」により、１５．２ｎｍしか残らない。また、第１の金属膜６の膜厚のばらつきは、最大で、「４．８／２０＝２４％」により、２４％に達する。第１の金属膜６の膜減り量が大きい場合、半導体基板１面内における、膜厚のばらつきも大きくなる。
これに対して、本変形例では、バリア層１７を設けることにより、第１の金属膜６の膜厚のばらつきを抑えることが可能である。バリア層１７として、バリア層１７に対する第２の金属膜６のドライエッチング選択比が５である材料を用いたとする。また、第１の金属膜に対するバリア層１７のドライエッチング選択比が、３であるとする。バリア層１７の膜厚が、１０ｎｍであるとする。この場合、抵抗素子部８におけるバリア層１７は、最大で、「８０ｎｍ×３０％／５＝４．８ｎｍ」により、４．８ｎｍほど除去される。残ったバリア層１７の膜厚は、「１０ｎｍ−４．８ｎｍ＝５．２ｎｍ」により、５．２ｎｍである。残ったバリア層１７を除去するために、バリア層１７の残膜（５．２ｎｍ）に対して１００％となるオーバーエッチングを行ったとする。すなわち、バリア層１７が、５．２ｎｍ分だけ余分に除去されるようなオーバーエッチングを行ったとする。この場合、第１の金属膜５が除去される量は、「５．２ｎｍ／３＝１．７ｎｍ」により、１．７ｎｍである。第１の金属膜５の膜厚のばらつきは、最大で、「１．７／２０＝８．５％」により、８．５％に抑えることができる。バリア層１７を設けない場合と比較すると、第１の金属膜５の膜厚ばらつきを抑制することができる。
【００６４】
バリア層１７の膜厚は、抵抗素子部８における第２の金属膜６を除去する際のオーバーエッチステップによって完全に除去されないような厚みに設定される。バリア層１７の膜厚の上限に特に制限はない。但し、第１の金属膜５が削られる量を減らす観点からは、出来るだけ薄いほうが好ましい。
【００６５】
エッチング選択比の観点から、第１の金属膜６がＴａＳｉＮやＷＮ等である場合、バリア層１７の具体的な材料として、ＴｉＮを用いることが好ましい。
【００６６】
また、第２に金属膜６として、例えばＷがＣＶＤ法により形成される場合には、原料ガスや雰囲気ガス中にフッ素が含まれることがある。このような場合、バリア層１７が、フッ素の影響を排除する為に、フッ素に対するバリア性を有していることが好適である。フッ素に対するバリア性の観点からは、バリア層１７として、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、及びＨｆＮなどが好適である。
【００６７】
続いて、本発明をより具体的に説明する為、実施例を説明する。
【００６８】
（実施例１）
本実施例では、トランジスタとして、ＮＭＯＳトランジスタ（第１導電型トランジスタ）とＰＭＯＳトランジスタ（第２導電型トランジスタ）との双方が形成されるＣＭＯＳトランジスタを例に挙げて説明する。ＮＭＯＳ側の第１の金属膜５−Ｎ（第１導電型用の第１の金属膜）としてＨｆＣが用いられるものとする。ＰＭＯＳ側の第１の金属膜５−Ｐ（第２導電型用の第１の金属膜）としてＴｉＮが用いられるものとする。第２の金属膜６として、Ｗが用いられるものとする。抵抗素子部８における第１の金属膜５としては、ＨｆＮ層が用いられるものとする。ゲート絶縁膜４としては、ＨｆＳｉＯＮを用いた。ゲート絶縁膜４としては、ＳｉＯＮ膜、Ｈｆを含むＨｉｇｈ−ｋ膜なども用いることができる。
【００６９】
図５Ａ乃至図５Ｇは、本実施例における半導体装置の製造方法を示す工程断面図である。
【００７０】
図５Ａに示されるように、公知のＣＭＯＳ製造プロセスに従って、半導体基板１上に拡散層、ＳＴＩ２、及びゲート絶縁膜４を形成した。その後、ｐＭＯＳトランジスタに用いられる第１の金属膜５−Ｐとして、ＴｉＮ膜を成膜した。第１の金属膜５−Ｐは、Ｔｉターゲットを用いた窒素中において反応性スパッタリング法により、成膜された。第１の金属膜５−Ｐは、１０ｎｍの膜厚で成膜された。
【００７１】
図５Ｂに示されるように、第１の金属膜５−Ｐ上に、ハードマスク１８を形成した。ハードマスク１８は、リソグラフィ法により、ＰＭＯＳ形成領域に形成した。ハードマスク１８としては、アモルファスシリコン（ａ−Ｓｉ）膜を用いた。さらに、アンモニア過酸化水素水溶液を用いて、ＮＭＯＳ形成領域及び抵抗素子形成領域における第１の金属膜５ーＰをウェットエッチングした。ウェットエッチング時には、サイドエッチにより、ＰＭＯＳ形成領域における第１の金属膜５−Ｐの一部が削られることが考えられる。但し、第１の金属膜５−Ｐは、後工程で、ドライエッチングによって所望のゲート形状や抵抗素子形状に加工されるので、この段階では第１の金属膜５−Ｐの一部が多少削られても問題は無い。
【００７２】
図５Ｃに示されるように、ウェットエッチングにより、ハードマスク１８を選択的に除去した。その後、ＮＭＯＳ側の第１の金属膜５−Ｎとして、ＨｆＮ膜を成膜した。第１の金属膜５−Ｎの膜厚は、１０ｎｍであった。第１の金属膜５−Ｎは、窒素中で反応性スパッタリング法により、成膜された。更に、第１の金属膜５−Ｎ上に、第２の金属膜６として、Ｗを成膜した。第２の金属膜６は、ＣＶＤ法により、８０ｎｍの膜厚で成膜された。
【００７３】
以上の工程により、ＰＭＯＳ形成領域には、上から順に、Ｗ膜（第２の金属膜６）、ＨｆＮ膜（第１の金属膜５−Ｎ）、及びＴｉＮ膜（第１の金属膜５−Ｐ）が形成されていることになる。一方、ＮＭＯＳ形成領域及び抵抗素子形成領域には、ゲート絶縁膜４に、Ｎ第１の金属膜５−Ｎと、第２の金属膜６とがこの順で積層されていることになる。
【００７４】
次に、ゲート電極および抵抗素子部分を加工するためのハードマスク１４を全面に成膜した。ハードマスク１４としては、６０ｎｍのＳｉＮ膜を用いた。ハードマスク１４は、ＣＶＤ法により、６０ｎｍの膜厚で成膜された。レジストを用いたリソグラフィー工程により、ゲート電極７および抵抗素子部８のみがのこるように、ハードマスク１４をエッチング加工した。レジストを除去した後、残ったハードマスク１４をマスクとして、ゲート絶縁膜４が露出するように、エッチングを行った。この時、ＨｆＮ（第１の金属膜５−Ｎ）は、Ｃｌ２およびＯ２を含むガスを用いて、ドライエッチングした。エッチング後のハードマスク１４の膜厚は、約３０ｎｍであった。引き続き、ハードマスク１４を残したままで、公知のＣＭＯＳ製造プロセスに従い、オフセットスペーサの形成、エクステンション注入、サイドウォール１２の形成、ソースドレイン注入領域３の形成、及びシリサイド１３の形成を行った。この際、ハードマスク１４が残っているため、シリサイド金属とＷ（第２の金属膜６）とは接しない。従って、シリサイド１３は、ソースドレイン注入領域３上にのみに選択的に形成された（図５Ｄ）。
【００７５】
次に、ストレスライナー膜１５として、ＳｉＮ膜をプラズマＣＶＤ法により、全面に堆積させた。ストレスライナー膜１５は、チャネル部分へストレスを印加させる目的、及び、コンタクトホール１１を形成する際のエッチングストッパーとしての目的から、成膜された。ストレスライナー膜１５は、４０ｎｍの膜厚で成膜された。
さらに、レジスト１６を用いたリソグラフィ法により、抵抗素子形成領域における第２の金属膜６が露出するように、ストレスライナー膜１５及びハードマスク１４を除去した。この際、コンタクトホール形成領域Ｃは、ストレスライナー膜１５及びハードマスク１４により被覆されたままにした（図５Ｅ）。
【００７６】
次に、レジスト１６を除去した。その後、ハードマスク１４及びストレスライナー膜１５をマスクとして、第２の金属膜６（Ｗ）を、反応性イオンエッチング（ＲＩＥ）により、除去した（図５Ｆ）。反応性イオンエッチングは、ＳＦ６ガスを用いて行われた。この際、オーバーエッチングにより、下地である第１の金属膜５−Ｎ（ＨｆＮ）が削られる可能性がある。但し、エッチング条件を調整することにより、Ｗ／ＨｆＮのエッチング選択比を、約３０程度に設定することが可能である。第２の金属膜６をエッチングする際のオーバーエッチ量は、３０％に設定された。オーバーエッチング時に、ＨｆＮ層（第１の金属膜５−Ｎ）が削られた量は、「８０ｎｍ×３０％×１／３０＝０．８ｎｍ」により、０．８ｎｍ程度であった。
第２の金属膜６（Ｗ）をエッチングした後における第１の金属膜５−Ｎ（ＨｆＮ）のシート抵抗は、１１０±１５Ω／□であった。すなわち、抵抗素子としての抵抗値のばらつきは、非常に小さい範囲に抑制できたことが確認され、抵抗素子としての機能を十分果たすことが可能であることが確認された。
【００７７】
次に、層間膜９として、ＳｉＯ２膜を、ＣＶＤ法により、３００ｎｍの膜厚で堆積させた。これにより、抵抗素子形成領域において第２の金属膜６が除去された部分が、層間膜９により埋め込まれた。この際、露出した第１の金属膜５−Ｎが酸化することを防止する為、層間膜９（ＳｉＯ２）を埋め込む前に、薄い追加膜２１を形成してもよい。本実施例では、追加ＳｉＮ膜２１として、１０ｎｍのＳｉＮ膜を形成した。その後、ＣＭＰ法により、層間膜９の表面を平坦化した。更に、リソグラフィ工程により、コンタクトホール群１１を形成するためのＲＩＥを行った（図５Ｇ）。
【００７８】
ゲート電極７及び抵抗素子部８には、層間膜９の下に、ストッパー窒化膜１５（５０ｎｍ）及びハードマスク１４（ＳｉＮ；３０ｎｍ）が存在している。一方、ソース／ドレイン注入領域３上（シリサイド１３上）には、ハードマスク１４は存在しない。そのため、ソース／ドレイン注入領域３に達するコンタクトホール１１部分では、ハードマスク１４の厚み分ほど、オーバーエッチングされることになる。但し、ソースドレイン注入領域３における層間膜９の膜厚は、ゲート電極７及びハードマスク１４の厚み分ほど、ゲート電極７部分や抵抗素子部８における層間膜９の厚みよりも厚い。従って、ソース／ドレイン注入領域３上のサリサイド１３に対して、過大なオーバーエッチは加わらない。
【００７９】
抵抗素子部８に達するコンタクトホール１１部分では、層間膜９のエッチング時に、オーバーエッチングにより、ＳｉＮ層（ストレスライナー膜２１及びハードマスク１４）がある程度除去された。従って、ＳｉＮ層をエッチングする際に、オーバーエッチングにより、下地の抵抗素子部８が削られてしまうことが予想された。しかし、抵抗素子部８に達するコンタクトホール１１部分では、第２の金属膜６（Ｗ）の膜厚が８０ｎｍもある。従って、ＳｉＮ層をエッチングした後でも、第２の金属膜６の膜減りが抵抗素子部８全体の抵抗値に影響することはなかった。
【００８０】
仮に、抵抗素子部８のコンタクトホール形成領域Ｃに第２の金属膜６（Ｗ）が設けられていなかったとする。この場合、コンタクトホール１１を形成する際に、オーバーエッチングプロセスにより、第１の金属膜５−Ｎ（ＨｆＮ）がさらされることになる。ＣＭＰ後の層間膜９の膜厚は、約２００ｎｍである。２００ｎｍの層間膜９を完全にエッチングするためには、通常、６０ｎｍ程度余分に層間膜９が除去されるように、オーバーエッチングが行われる。また、ゲート電極７上には、前述したように、ストッパー窒化膜（５０ｎｍ）とハードマスク１４（３０ｎｍ）とが存在している。そのため、第１の金属膜５−Ｎは、少なくとも１９０ｎｍ相当の膜厚を除去するようなエッチング雰囲気下に曝される。たとえ、第１の金属膜５−Ｎ（ＨｆＮ）がエッチングされにくい条件下でエッチングが行われたとしても、第１の金属膜５−Ｎが完全に除去されたり、膜厚が非常に薄くなってしまうことが懸念され、コンタクト抵抗が増大すると懸念される。
【００８１】
本実施例によれば、抵抗素子部８に達するコンタクトホール１１の下地が、第２の金属膜６（Ｗ）と第１の金属膜５−Ｎ（ＨｆＮ）の２層構造であるため、第２の金属膜６がコンタクトホール１１形成時のオーバーエッチング量を緩和させる。これにより、コンタクト抵抗の増大が抑制される。その上、抵抗素子部８において、コンタクトホール形成領域以外の領域は、第１の金属膜５−Ｎだけで形成される。これにより、抵抗素子部８として求められる抵抗値を得ることができる。
【００８２】
第２の金属膜６を選択的にエッチングできるような第１の金属膜５−Ｎと第２の金属膜６の組み合わせについて説明する。第２の金属膜６としてＷを用いた場合、第１の金属膜５−Ｎとしては、Ｒｕ、Ｐｔ、及びＰｄなどの貴金属の酸化物、Ｒｕ、Ｐｔ、及びＰｄなどの貴金属のシリサイド、Ｈｆを含むシリサイド、及びＨｆを含む窒化物等が好適に用いられる。このような組み合わせであれば、エッチング条件を適宜調整することにより、第２の金属膜６を選択的にエッチングすることが可能である。第２の金属膜６を選択的にエッチングすることが難しい組み合わせの場合には、ウェットエッチングやドライエッチングなどのエッチング条件を調整する必要がある。エッチングの種類としては、コンタクトホールの開口サイズの観点から、ドライエッチングが好ましいことがある。
【００８３】
（実施例２）
本実施例では、バリア層１７を設けた場合の例について説明する。本実施例では、第１の金属膜５として、ＮＭＯＳ側（５−Ｎ）にＴａＳｉＮ膜を、ＰＭＯＳ側（５−Ｐ）にＴｉＮ膜を用いた。また、およびバリア層１７としてＴｉＮ膜を用いた。第２の金属膜６として、Ｗを用いた。抵抗素子部分の抵抗線部分（第１の金属膜５）としては、第１の金属膜５−Ｎと同じＴａＳｉＮ膜を用いた。ＴａＳｉＮに対するＷのエッチング選択比は、それほど大きくすることはできない。そのため、バリア層１７として、ＴｉＮ層が用いられた。
【００８４】
図６Ａ乃至図６Ｇは、本実施例に係る半導体装置の製造方法を示す工程断面図である。まず、公知のＣＭＯＳプロセスに従い、半導体基板１上に、拡散層とゲート絶縁膜４とを形成した。ゲート絶縁膜４としては、ＨｆＳｉＯＮ膜を用いた。ゲート絶縁膜４としては、ＳｉＯＮ及びＨｆを含むＨｉｇｈ−ｋゲート絶縁膜などを用いることができる。
【００８５】
次に、第１の金属膜５−Ｎとして、ＴａＳｉＮ膜を成膜した（図６Ａ）。第１の金属膜５−Ｎは、ＴａＳｉＮターゲットを用いた窒素中で、反応性スパッタリング法により、２０ｎｍの膜厚で成膜された。
【００８６】
次に、図６Ｂに示されるように、リソグラフィー工程を用いて、第１の金属膜５−Ｎ上に、ハードマスク１８として、アモルファスシリコン（ａ−Ｓｉ）層を形成した。ハードマスク１８は、ＮＭＯＳ領域および抵抗素子形成領域に形成された。更に、アンモニア過酸化水素水溶液を用いて、第１の金属膜５−Ｎをウェットエッチングした。ウェットエッチング時のサイドエッチにより、ハードマスク１８で保護された部分でも、第１の金属膜５−Ｎの一部がエッチングされる。但し、後工程において、ドライエッチングにより、第１の金属膜５−Ｎの形状が所望の形状に加工される。従って、この段階では、ウェットエッチング時のサイドエッチを懸念する必要はさほどない。
【００８７】
その後、ウェットエッチングによって、ハードマスク１８を選択的に除去した。続いて、Ｔｉターゲットを窒素中で反応性スパッタすることにより、膜厚１０ｎｍのＴｉＮ膜を成膜した。このＴｉＮ膜は、ｐＭＯＳ側の第１の金属膜５−Ｐと、バリア層１７の両方として機能する。その後、第２の金属膜６として、Ｗを成膜した。Ｗは、ＣＶＤ法により、８０ｎｍの膜厚で成膜された（図６Ｃ）。
【００８８】
以上の工程により、ＰＭＯＳ形成領域には、上層から、第２の金属膜６（Ｗ）及び第１の金属膜５−Ｐ（バリア層１７）ＴｉＮ積層構造が形成される。一方、ＮＭＯＳ形成領域及び抵抗素子部形成領域には、ゲート絶縁膜４上に、第１の金属膜５−Ｎ（ＴａＳｉＮ層）、第１の金属膜５−Ｐ（バリア層１７）、及び第２の金属膜６（Ｗ）がこの順で形成された。。
【００８９】
次に、ハードマスク１４を成膜した。ハードマスク１４は、ゲート電極７及び抵抗素子部８の形状を加工するために、成膜された。ハードマスク１４としては、６０ｎｍのＳｉＮ膜が用いられた。このＳｉＮ膜は、ＣＶＤ法により成膜された。更に、リソグラフィー法により、ゲート電極形成予定の領域および抵抗素子部形成予定の領域にのみハードマスク１４を残し、他の部分のハードマスク１４を除去した。リソグラフィ法で用いたレジストを除去した後、残ったハードマスク１４をマスクとして、側壁が垂直になるように、ゲート絶縁膜４までをエッチングした。エッチング後のハードマスク１４の膜厚は、約３０ｎｍであった。次に、ハードマスク１４を残したまま、公知のＣＭＯＳ製造プロセスに従い、オフセットスペーサ形成、エクステンション注入、サイドウォール１２形成、ソース／ドレイン注入領域３の形成、及びサリサイド１３の形成を行った。このとき、ゲート電極７の上面及び抵抗素子部８の上面には、ハードマスク１４が残っている。従って、サリサイド金属と第２の金属膜６であるＷとは接することはない。サリサイド１３は、ソースドレイン注入領域３上にのみに形成される（図６Ｄ）。
【００９０】
次に、ストレスライナー膜１５として、ＳｉＮ膜を４０ｎｍの膜厚で全面に成膜した。ストレスライナー膜１５は、チャネル部へのストレス印加及びコンタクトホール形成時のエッチングストッパーとして、形成される。更に、レジスト１６を用い、リソグラフィ工程により、抵抗素子形成領域における第２の金属膜６が露出するように、ストレスライナー膜１５及びハードマスク１４を除去した。この際、コンタクトホール形成領域Ｃについては、ストレスライナー膜１５及びハードマスク１４を残した（図６Ｅ）。
【００９１】
次に、レジスト１６を除去し、ＳｉＮ層（ストレスライナー膜１５及びハードマスク１４）をマスクとして、第２の金属膜６をエッチングした。第２の金属膜６は、ＳＦ６ガスを用い、反応性イオンエッチング（ＲＩＥ）により、エッチングされた。第２の金属膜６をエッチングする際には、ＴｉＮ膜（第１の金属膜５−Ｐ、バリア層１７）に対してオーバーエッチングが実施される。第２の金属膜６をエッチングするときのエッチング条件を調整することにより、Ｗ／ＴｉＮのエッチング選択比を約１０程度に設定することが可能である。
【００９２】
本実施例では、第２の金属膜６をエッチングするにあたり、５０％のオーバーエッチングが適用された。この条件では、ＴｉＮ膜（５−Ｐ，１７）は、「８０ｎｍ×５０％×１／１０＝４ｎｍ」により、４ｎｍ程度エッチングされると見込まれる。一方、抵抗素子形成領域において、コンタクトホール１１が形成される領域は、ＳｉＮ膜（ストレスライナー膜及びハードマスク１４）で覆われており、第２の金属膜６は残存する。更に、露出したＴｉＮ膜（５−Ｐ、１７）を、ドライエッチングにより除去した（図６Ｆ）。
【００９３】
ＴｉＮ膜（５−Ｐ、１７）に対するドライエッチングは、ハロゲン系のエッチングガスを用いて実施された。このとき、エッチングガスやパワーを調整することにより、ＴｉＮ（５−Ｐ、１７）／第１の金属膜５−Ｎ（ＴａＳｉＮ）のエッチング選択比を、３程度に設定することが可能である。ＴｉＮ膜（５−Ｐ、１７）の残膜が最大６ｎｍであるとし、オーバーエッチングの条件を１００％に設定するとする。すなわち、ＴｉＮ膜（５−Ｐ、１７）が１２ｎｍほどエッチングされるような条件で、ＴｉＮ膜（５−Ｐ、１７）をエッチングしたとする。このとき、ＴｉＮ残膜が最小（６ｎｍ）の部分では、下地の第１の金属膜５−Ｎ（ＴａＳｉＮ）の膜減り量は、「６ｎｍ×１００％×１／３＝２ｎｍ」により、２ｎｍである。第１の金属膜５−Ｎの膜厚は２０ｎｍであるので、その膜減り量は、約１０％である。従って、抵抗素子としての抵抗値のばらつきを、非常に小さい範囲に抑制できた。本実施例の場合、第１の金属膜５−Ｎ（ＴａＳｉＮ）の抵抗率は、約４００ｕΩ・ｃｍであった。抵抗素子部８におけるシート抵抗値は、第２の金属膜６（Ｗ）およびＴｉＮ膜（１５−Ｐ、１７）をエッチングした後で、２１５±２０Ω／□であった。この値は、抵抗素子としての機能を十分果たすことが可能な値である。
【００９４】
仮に、抵抗素子部８に第１の金属膜５−Ｎが設けられておらず、抵抗素子部８を構成する膜が、ＴｉＮ膜（５−Ｐ、１７）及び第２の金属膜６の積層膜であった場合について考える。この場合、前述したように、１０ｎｍのＴｉＮ膜（５−Ｐ、１７）が、第２の金属膜６をエッチングする際に、約４ｎｍほど膜減りする。そのため、非常に大きな膜厚ばらつきが懸念される。
【００９５】
次に、層間膜９として、ＳｉＯ２膜を、ＣＶＤ法により、３００ｎｍの膜厚で成膜した。これにより、抵抗素子形成領域において、第２の金属膜６が除去された部分が、層間膜９により埋め込まれた。露出した第１の金属膜５−Ｎ（ＴａＳｉＮ）の酸化防止のため、層間膜９を埋め込む前に、追加保護膜２１を形成してもよい。本実施例では、追加保護膜２１として、１０ｎｍのＳｉＮ膜が形成された。
【００９６】
その後、ＣＭＰ法により、層間膜９を平坦化した。その後、リソグラフィ工程を経て、コンタクトホール１１を形成するためのＲＩＥを行った（図６Ｇ）。ゲート電極７形成領域及び抵抗素子形成領域では、コンタクトホール形成領域において、層間膜９の下層にストレスライナ膜１５（５０ｎのＳｉＮ膜）及びハードマスク１４（３０ｎｍのＳｉＮ膜）が存在している。一方、ソース／ドレイン注入領域３に対するコンタクトホール形成領域では、ストレスライナ膜１５（５０ｎｍのＳｉＮ膜）のみが存在し、ハードマスク１４は存在しない。そのため、ソース／ドレイン注入領域３に達するコンタクトホール１１部分では、ハードマスク１４の厚み分ほど、オーバーエッチングされることになる。但し、ソースドレイン注入領域３における層間膜９の膜厚は、ゲート電極７及びハードマスク１４の厚み分ほど、ゲート電極７部分や抵抗素子部８における層間膜９の厚みよりも厚い。従って、ソース／ドレイン注入領域３上のサリサイド１３に対して、過大なオーバーエッチは加わらない。
【００９７】
抵抗素子形成領域におけるコンタクトホール形成領域では、抵抗素子部８は、第２の金属膜６（Ｗ）と、ＴｉＮ膜（第１の金属膜５−Ｐ、１７）と第１の金属膜５−Ｎ（ＴａＳｉＮ）との積層構造である。第２の金属膜６の厚みが８０ｎｍであり、十分に厚い。従って、ＳｉＮ層（ストレスライナ膜１５及びハードマスク１４）をエッチングした時に、オーバーエッチにより第２の金属膜６が多少削られても、第２の金属膜６の膜減りが抵抗素子部８全体の抵抗値に影響することはなかった。
【００９８】
仮に、抵抗素子部８に第２の金属膜６が設けられておらず、抵抗素子部８を構成する膜が、ＴｉＮ膜（５−Ｐ、１７）及び第１の金属膜５−Ｎ（ＴａＳｉＮ）からなる積層膜であった場合について考える。ＳｉＮ層（ストレスライナ膜及びハードマスク１４）は、例えば、ＣＨ２Ｆ２等を含むハロゲン系ガスによりエッチングされる。ＴｉＮ膜（５−Ｐ、１７）及び第１の金属膜５−Ｎ（ＴａＳｉＮ）は、ハロゲン系ガスによりエッチングされやすい。従って、ＳｉＮ層（ストレスライナ膜及びハードマスク１４）をエッチングする際のオーバーエッチングにより、ＴｉＮ膜（５−Ｐ、１７）及び第１の金属膜５−Ｎ（ＴａＳｉＮ）からなる積層膜が全てエッチングされてしまったり、膜厚が非常に薄くなったりする可能性があり、コンタクト抵抗が増大する懸念がある。
【００９９】
以上説明したように、本実施例によれば、抵抗素子部８が、コンタクトホール１１が達する部分において、第２の金属膜６（Ｗ）とＴｉＮ膜（５−Ｐ、１７）と第１の金属膜５−Ｎ（ＴａＳｉＮ）との積層構造となっていることにより、コンタクトホール１１形成時のオーバーエッチングによりコンタクト抵抗が増大することを防止できる。更に、抵抗素子部８は、コンタクトホール１１が設けられた部分以外では、第２の金属膜６が除去されている。第１の金属膜６の厚みを薄くすることにより、抵抗素子部８の抵抗値を、金属膜を用いているにもかかわらず、所望の値にすることができる。
【０１００】
また、本実施例では、バリア層１７を設けることにより、材料の観点からは第２の金属膜６を第１の金属膜５−Ｎに対して選択的にエッチングすることが難しい場合でも、第２の金属膜６を選択的にエッチングすることができる。
【０１０１】
（実施例３）
本実施例では、実施例２と比較して、第１の金属膜５−Ｎと第１の金属膜５−Ｐとの形成順序が変更されている。それ以外の点については、実施例２と同様である。すなわち、本実施例では、第１の金属膜５−ＮとしてＴａＳｉＮ膜を用いた。第１の金属膜５−Ｐとして、ＷＮ膜を用いた。バリア層１７として、ＴｉＮ膜をもちいた。第２の金属膜６としてＷ膜を用いた。抵抗素子部８における第１の金属膜５（抵抗線部分）としては、実施例２と同様に、第１の金属膜５−Ｎ（ＴａＳｉＮ層）と同じ材料を用いた。
【０１０２】
図７Ａ乃至図７Ｇは、本実施例に係る半導体装置の製造方法を示す工程断面図である。
【０１０３】
まず、公知のＣＭＯＳ製造プロセスに従い、半導体基板１上に、拡散層とゲート絶縁膜４とＳＴＩ２とを作製した。ゲート絶縁膜４としては、ＨｆＯＮゲート絶縁膜を用いた。ゲート絶縁膜４としては、ＳｉＯＮでもＨｆを含むＨｉｇｈ−ｋゲート絶縁膜でもよい。
【０１０４】
次に、第１の金属膜５−ＰとしてＷＮ膜を、全面に堆積させた。第１の金属膜５−Ｐは、Ｗターゲットを用いた窒素中で反応性スパッタリング法を行うことにより、１０ｎｍの膜厚で成膜された（図７Ａ）。
【０１０５】
次に、ａ−Ｓｉハードマスク１８を形成した。リソグラフィ工程により、ＰＭＯＳ領域をハードマスク１８により保護して、第１の金属膜５−Ｐ（ＷＮ膜）をエッチングした。第１の金属膜５−Ｐは、ふっ酸系エッチング液により、エッチングされた（図７Ｂ）。
【０１０６】
次に、ハードマスク１８を、ウェットエッチングにより除去した。続いて、第１の金属膜５−Ｎ（ＴａＳｉＮ膜）を、全面に堆積させた。第１の金属膜５−Ｎは、ＴａＳｉＮターゲットを用いた窒素中で反応性スパッタリング法を行うことにより、膜厚２０ｎｍで成膜された。更に、Ｔｉターゲットを用いて窒素中で反応性スパッタリングを行うことにより、バリア層１７として１０ｎｍのＴｉＮ膜を成膜した。次に、ＣＶＤ法により、第２の金属膜６として、８０ｎｍの膜厚のＷ膜を成膜した（図７Ｃ）。
【０１０７】
以上の工程により、ＰＭＯＳ形成領域では、ゲート絶縁膜４上に、第１の金属膜５−Ｐ、第１の金属膜５−Ｎ、バリア層１７、及び第２の金属膜６がこの順番で形成された。一方、ＮＭＯＳ形成領域と抵抗素子部領域では、ゲート絶縁膜４上に、第１の金属膜５−Ｎと、バリア層１７と、第２の金属膜６とがこの順番で形成された。
【０１０８】
以降の工程は、実施例２と同様である。すなわち、図７Ｄに示されるように、ゲート電極７及び抵抗素子部８が形成されるように、ゲート絶縁膜４上に形成された積層膜がパターニングされる。図７Ｅに示されるように、ＳｉＮ膜（ストレスライナ膜１５及びハードマスク１４）が形成された後、リソグラフィ工程により、抵抗素子形成領域における第２の金属膜６が露出される。図７Ｆに示されるように、抵抗素子形成領域における第２の金属膜６及びバリア層１７が除去される。このとき、抵抗素子形成領域において、コンタクトホールが形成される予定の領域Ｃについては、第２の金属膜６が残される。次に、図７Ｇに示されるように、層間膜９が形成され、コンタクトホール１１が層間膜９に形成される。層間膜９上に、コンタクトホール１１を埋め込むように配線層が形成され、本実施例の半導体装置が製造される。
【０１０９】
以上説明したように、本実施例では、バリア層１７（ＴｉＮ）と第１の金属膜５−Ｐ（ＷＮ）とが異なる材料により形成される。このような場合でも、既述の実施例と同様の作用を奏することができる。
【０１１０】
（実施例４）
既述の実施例では、ＮＭＯＳ形成領域又はＰＭＯＳ形成領域における第１の金属膜５が、第１の金属膜５−Ｎと第１の金属膜５−Ｐとの積層構造により形成された。これに対して、本実施例では、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域のそれぞれにおいて、第１の金属膜５を単層構造により形成した。
【０１１１】
本実施例では、第１の金属膜５−ＮとしてＴａＳｉＮ膜を用いた。第１の金属膜５−Ｐとして、ＷＮ膜を用いた。バリア層１７としてＴａＮ膜を用いた。第２の金属膜６としてＷ膜を用いた。抵抗素子部８における第１の金属膜５（抵抗線部分）として、実施例２と同じく、最下層の第１の金属膜５−Ｎ（ＴａＳｉＮ膜）と同じ材料を用いた。
【０１１２】
図８Ａ乃至図８Ｅは、本実施例に係る半導体装置の製造方法を示す工程断面図である。
【０１１３】
図８Ａに示されるように、実施例２と同様に、半導体基板１上に、ＳＴＩ１、ゲート絶縁膜４、及び第１の金属膜５−Ｐ（ＷＮ膜）を形成した。そして、ハードマスク１８−１を用いて、ＰＭＯＳ領域にのみ、第１の金属膜５−Ｐを残した。
【０１１４】
図８Ｂに示されるように、続いて、ハードマスク１８−１を残したまま、実施例２と同様の方法で、第１の金属膜５−Ｎ（ＴａＳｉＮ膜）を全面に堆積させた。ＮＭＯＳ形成領域と抵抗素子領域のみが保護されるように、ハードマスク１８−２を形成した。
【０１１５】
続いて、実施例２と同様の方法により、第１の金属膜５−Ｎ（ＴａＳｉＮ）を、ハードマスク１８−２をマスクとして、アンモニア過酸化水素水溶液を用いて、ウェットエッチングした。このとき、先に成膜された第１の金属膜５−Ｐ（ＷＮ膜）は、ａ−Ｓｉハードマスク１８−１によって保護されている。したがって、わずかなサイドエッチを除き、アンモニア過酸化水素水溶液に侵されることはない。その後、ａ−Ｓｉハードマスク１８−２を、ウェットエッチングにより除去した（図８Ｃ）。
【０１１６】
次に、バリア層１７としてＴｉＮ膜を成膜した。更に、第２の金属膜６としてＷ膜を成膜した（図８Ｄ）。
【０１１７】
その後、既述の実施例と同様の工程を施した。最終的に、図８Ｅに示されるような半導体装置が作成された。
【０１１８】
本実施例では、第１の金属膜５−Ｎと第１の金属膜５−Ｐのそれぞれをパターニングする。従って、既述の実施例と比較すると、リソグラフィー工程が１回増える。しかし、第１の金属膜５が単層構造により形成される。その結果、ゲート絶縁膜４上に形成された積層膜を、ゲート電極７及び抵抗素子部８に対応した形状にドライエッチングする際に、エッチングされる膜厚の量を薄くすることができる。ドライエッチング工程における難易度を下げることが可能である。
【０１１９】
また、半導体装置の構造が、ＮＭＯＳ領域におけるゲート電極７と、ＰＭＯＳ領域におけるゲート電極とが共有される構造である場合、ＮＭＯＳ領域とＰＭＯＳ領域とにおける第１の金属膜５の相互拡散が懸念される。これに対して、本実施例では、ＮＭＯＳ領域の第１の金属膜５−Ｎと、ＰＭＯＳ領域の第１の金属膜５−Ｐとを空間的に離隔させることができるので、第１の金属膜５の相互拡散を防止することができる。
【０１２０】
図９は、本実施例に係る半導体装置の作用を説明する為の説明図である。図９（ａ）は、ＮＭＯＳ形成領域、ＰＭＯＳ形成領域、及びゲート電極の配置を示す平面図である。図９（ｂ）は、本実施例における半導体装置の断面構造を示す図である。図９（ｃ）は、実施例３における半導体装置の断面構造を示す図であり、比較のために描かれている。
【０１２１】
図９（ｂ）に示されるように、本実施例では、第１の金属膜５−Ｎと第１の金属膜５−Ｐとを、空間的に離隔させることができる。ＮＭＯＳ形成領域におけるゲート電極７と、ＰＭＯＳ形成領域におけるゲート電極７とは、その後に成膜されるバリア層１７及び第２の金属膜６により、電気的に接続される。
【０１２２】
バリア層１７として、ＴａＮ膜やＴｉＮ膜を使用すれば、ＮＭＯＳ形成領域とＰＭＯＳ形成領域との間で構成元素が相互拡散することを効果的に防ぐことができ、閾値を精度良く制御することができる。
【０１２３】
一方、図９（ｃ）に示されるように、実施例３の場合には、ＮＭＯＳ形成領域とＰＭＯＳ形成領域との境界部分（ｎ／ｐ境界２２）で、第１の金属膜５−Ｐと第１の金属膜５−Ｎとが接触する。第１の金属膜５として選択した材料によっては、不純物の活性化工程などで相互拡散が起こり、実効的な仕事関数が変化し、トランジスタの閾値がばらつく可能性がある。
【０１２４】
続いて、実施例４の変形例について説明する。図１０Ａ及び図１０Ｂは、実施例４の変形例の製造方法を示す工程断面図である。
【０１２５】
本変形例では、図１０Ａに示されるように、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域とは別に、第３のトランジスタ形成領域を設定した。この第３のトランジスタ形成領域では、第１の金属膜５−Ｎ及び第１の金属膜５−Ｐの両方を、エッチングにより除去した。第３のトランジスタ形成領域では、ゲート絶縁膜４と第２の金属膜６との間に、バリア層１７だけが形成された。
【０１２６】
その後、図１０Ｂに示されるように、トランジスタを形成した。第３のトランジスタ形成領域においては、ゲート電極７は、バリア層１７及び第２の金属膜６により形成された。
【０１２７】
このように、本変形例によれば、新たな工程を追加することなく、第３のトランジスタを形成することができる。
【０１２８】
例えば、バリア層１７として、ミッドギャップの仕事関数を持つＴａＮ等を選択すれば、第３のトランジスタとして、閾値電圧（Ｖｔｈ）が０．５Ｖ〜０．６Ｖ程度の比較的高閾値のトランジスタを作成することができる。これにより、素子の作製オプションを広げることができる。
【０１２９】
以上、実施例１〜４を例に挙げて本発明を詳細に説明した。これらの実施例は、本発明の一部の例に過ぎず、本発明の趣旨を逸脱しない範囲で変更可能である。例えば、ＰＭＯＳ側のゲート電極７としては、ＲｕやＰｔ等を用いることも可能であり、ＮＭＯＳ側のゲート電極７としてＴａＮ、ＴａＣ、ＨｆＣ等を用いることも可能である。また、バリア層１７としては、ＴａＳｉＮ、ＴａＮ等に例示されるように、多岐な材料を用いることができる。また、第２の金属膜６としては、Ｗ膜のほかに、Ｍｏ膜等も用いることができる。使用される材料に応じて、エッチング時に用いられるウェットエッチング液やドライエッチングガスは、適宜適当な条件が選択される。
【図面の簡単な説明】
【０１３０】
【図１】従来の半導体装置を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の断面図である。
【図３Ａ】実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｂ】実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｃ】実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｄ】実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｅ】実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｆ】実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図３Ｇ】実施形態に係る半導体装置の製造方法を示す工程断面図である。
【図４Ａ】実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｂ】実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｃ】実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｄ】実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｅ】実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｆ】実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図４Ｇ】実施形態の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図５Ａ】実施例１の半導体装置の製造方法を示す工程断面図である。
【図５Ｂ】実施例１の半導体装置の製造方法を示す工程断面図である。
【図５Ｃ】実施例１の半導体装置の製造方法を示す工程断面図である。
【図５Ｄ】実施例１の半導体装置の製造方法を示す工程断面図である。
【図５Ｅ】実施例１の半導体装置の製造方法を示す工程断面図である。
【図５Ｆ】実施例１の半導体装置の製造方法を示す工程断面図である。
【図５Ｇ】実施例１の半導体装置の製造方法を示す工程断面図である。
【図６Ａ】実施例２の半導体装置の製造方法を示す工程断面図である。
【図６Ｂ】実施例２の半導体装置の製造方法を示す工程断面図である。
【図６Ｃ】実施例２の半導体装置の製造方法を示す工程断面図である。
【図６Ｄ】実施例２の半導体装置の製造方法を示す工程断面図である。
【図６Ｅ】実施例２の半導体装置の製造方法を示す工程断面図である。
【図６Ｆ】実施例２の半導体装置の製造方法を示す工程断面図である。
【図６Ｇ】実施例２の半導体装置の製造方法を示す工程断面図である。
【図７Ａ】実施例３の半導体装置の製造方法を示す工程断面図である。
【図７Ｂ】実施例３の半導体装置の製造方法を示す工程断面図である。
【図７Ｃ】実施例３の半導体装置の製造方法を示す工程断面図である。
【図７Ｄ】実施例３の半導体装置の製造方法を示す工程断面図である。
【図７Ｅ】実施例３の半導体装置の製造方法を示す工程断面図である。
【図７Ｆ】実施例３の半導体装置の製造方法を示す工程断面図である。
【図７Ｇ】実施例３の半導体装置の製造方法を示す工程断面図である。
【図８Ａ】実施例４の半導体装置の製造方法を示す工程断面図である。
【図８Ｂ】実施例４の半導体装置の製造方法を示す工程断面図である。
【図８Ｃ】実施例４の半導体装置の製造方法を示す工程断面図である。
【図８Ｄ】実施例４の半導体装置の製造方法を示す工程断面図である。
【図８Ｅ】実施例４の半導体装置の製造方法を示す工程断面図である。
【図９】実施例４の作用を説明する為の説明図である。
【図１０Ａ】実施例４の変形例の製造方法を示す工程断面図である。
【図１０Ｂ】実施例４の変形例の製造方法を示す工程断面図である。
【符号の説明】
【０１３１】
１  基板
２  ＳＴＩ
３  ソース／ドレイン注入領域
４  ゲート絶縁膜
５  第１の金属膜
６  第２の金属膜
７  ゲート電極
８  抵抗素子部
９  層間膜
１０  配線層
１１  コンタクトホール
１２  サイドウォール
１３  シリサイド層
１４  ハードマスク
１５  ストッパー窒化膜（ストレスライナー膜）
１６  レジスト
１７  バリア層
１８  ａ−ｓｉハードマスク
２１  追加ＳｉＮ膜
２２  ｎ／ｐ境界
【図１】
2009283497.tif 000005
【図２】
2009283497.tif 000006
【図３Ａ】
2009283497.tif 000007
【図３Ｂ】
2009283497.tif 000008
【図３Ｃ】
2009283497.tif 000009
【図３Ｄ】
2009283497.tif 000010
【図３Ｅ】
2009283497.tif 000011
【図３Ｆ】
2009283497.tif 000012
【図３Ｇ】
2009283497.tif 000013
【図４Ａ】
2009283497.tif 000014
【図４Ｂ】
2009283497.tif 000015
【図４Ｃ】
2009283497.tif 000016
【図４Ｄ】
2009283497.tif 000017
【図４Ｅ】
2009283497.tif 000018
【図４Ｆ】
2009283497.tif 000019
【図４Ｇ】
2009283497.tif 000020
【図５Ａ】
2009283497.tif 000021
【図５Ｂ】
2009283497.tif 000022
【図５Ｃ】
2009283497.tif 000023
【図５Ｄ】
2009283497.tif 000024
【図５Ｅ】
2009283497.tif 000025
【図５Ｆ】
2009283497.tif 000026
【図５Ｇ】
2009283497.tif 000027
【図６Ａ】
2009283497.tif 000028
【図６Ｂ】
2009283497.tif 000029
【図６Ｃ】
2009283497.tif 000030
【図６Ｄ】
2009283497.tif 000031
【図６Ｅ】
2009283497.tif 000032
【図６Ｆ】
2009283497.tif 000033
【図６Ｇ】
2009283497.tif 000034
【図７Ａ】
2009283497.tif 000035
【図７Ｂ】
2009283497.tif 000036
【図７Ｃ】
2009283497.tif 000037
【図７Ｄ】
2009283497.tif 000038
【図７Ｅ】
2009283497.tif 000039
【図７Ｆ】
2009283497.tif 000040
【図７Ｇ】
2009283497.tif 000041
【図８Ａ】
2009283497.tif 000042
【図８Ｂ】
2009283497.tif 000043
【図８Ｃ】
2009283497.tif 000044
【図８Ｄ】
2009283497.tif 000045
【図８Ｅ】
2009283497.tif 000046
【図９】
2009283497.tif 000047
【図１０Ａ】
2009283497.tif 000048
【図１０Ｂ】
2009283497.tif 000049