(57)【要約】【課題】所望のツェナー特性およびサージ耐量を有する双方向ツェナーダイオードを低製造コストで製造できる技術を提供する。【解決手段】ｐ＋＋型高濃度基板７の主面上のｎ＋型エピタキシャル層８の表面にｐ＋＋型半導体領域１２、ｐ＋＋型半導体領域１３およびｐ＋＋型半導体領域１４を形成し、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１２、１３とによる２つのツェナー接合を形成する。ｐ＋＋型半導体領域１４は、凹部１０の側部および底部にも形成され、ｐ＋＋型高濃度基板７に達し、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１３とによるツェナー接合を表面電極２３およびｐ＋＋型半導体領域１４を介してｐ＋＋型高濃度基板７と導通させる。また、平面でｐ＋＋型半導体領域１２を取り囲み、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１２とによるツェナー接合よりも深い溝部１７を形成する。【選択図】図９
2009283750.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の主面上に形成された第２導電型の第１半導体層と、
前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に形成された凹部と、
前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に互いに離間して形成された前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域と、
前記半導体基板の前記主面上の前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域と、
前記第１半導体層の前記表面の一部にて、平面で前記第１半導体領域を囲むように形成された前記第１半導体領域より深い溝部と、
前記第１半導体領域上に形成され、前記第１半導体領域と電気的に接続する第１電極と、
前記第１電極と離間して形成され、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極と、
を有することを特徴とする半導体装置。
【請求項２】
（ａ）第１導電型の半導体基板の主面上に第２導電型の第１半導体層を形成する工程、
（ｂ）前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に凹部を形成する工程、
（ｃ）前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域を互いに離間して形成し、前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域を形成する工程、
（ｄ）前記第１半導体層の前記表面の一部に、前記第１半導体領域より深い溝部を平面で前記第１半導体領域を囲むように形成する工程、
（ｅ）前記第１半導体領域上に前記第１半導体領域と電気的に接続する第１電極を形成し、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極を前記第１電極と離間して形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）第１導電型の半導体基板の主面上に第２導電型の第１半導体層を形成する工程、
（ｂ）前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に前記第１半導体層を貫通して前記半導体基板に達する凹部を形成する工程、
（ｃ）前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域を互いに離間して形成し、前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域を形成する工程、
（ｄ）前記第１半導体層の前記表面の一部に、前記第１半導体領域より深い溝部を平面で前記第１半導体領域を囲むように形成する工程、
（ｅ）前記第１半導体領域上に前記第１半導体領域と電気的に接続する第１電極を形成し、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極を前記第１電極と離間して形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）第１導電型の半導体基板の主面上に第２導電型の第１半導体層を形成する工程、
（ｂ）前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に凹部を形成する工程、
（ｃ）前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域を互いに離間して形成し、前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域を形成する工程、
（ｄ）前記第１半導体領域上に前記第１半導体領域と電気的に接続する第１電極を形成し、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極を前記第１電極と離間して形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）第１導電型の半導体基板の主面上に第２導電型の第１半導体層を形成する工程、
（ｂ）前記半導体基板の前記主面上の第２領域において、前記第１半導体層の表面に前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域を互いに離間して形成し、前記第２領域以外の第１領域において、前記第１半導体層の前記表面に前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域を形成する工程、
（ｃ）前記第１半導体層の前記表面の一部に、前記第１半導体領域より深い溝部を平面で前記第１半導体領域を囲むように形成する工程、
（ｄ）前記第１半導体領域上に前記第１半導体領域と電気的に接続する第１電極を形成し、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極を前記第１電極と離間して形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、サージ保護用の双方向ツェナーダイオードおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−５６１６号公報（特許文献１）には、１つの双方向ＰＩＮダイオード素子の周辺をメサ形状とし、ＨＢＴ（Heterojunction Bipolar Transistor）と一体に形成することで、ダイオード素子の特性がヘテロ接合半導体素子の構成材料層の特性によって制約されることを少なくする技術を開示している。
【０００３】
特開２００７−１１６０５８号公報（特許文献２）には、素子分離領域をメサ構造とし、そのメサ側面に沿うように表面電極を配置することにより、短い製造期間で双方向ツェナーダイオードを製造できる技術を開示している。
【０００４】
特開２００４−１７９５７２号公報（特許文献３）には、基板の両面に２つの電極が形成されながら、２つのダイオードを基板の表面側に形成することで、同一平面（表面）に２つの接合を形成し、一方を裏面側と拡散領域で導通させ双方向ツェナー特性を得る技術が開示されている。
【特許文献１】特開２００７−５６１６号公報
【特許文献２】特開２００７−１１６０５８号公報
【特許文献３】特開２００４−１７９５７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
自動車向けＣＡＮ（Control Area Network）は、シリアル通信プロトコルであり、自動車内にある複数のＥＣＵ（Electric Control Unit）間の通信をネットワークにより行なうことで、ワイヤーハーネスの数量の削減および車体重量の削減の実現を目的として制定されたものである。ＣＡＮは、元々は自動車内での通信のための規格として制定されたものであるが、通信エラー検出能力および通信エラー通知能力が高く、通信としての安定性と信頼性が高いことから、現在では産業機器、医療機器、船舶および農業機械など、自動車以外の分野でも広く採用されている。
【０００６】
ＬＩＮ（Local Interconnect Network）も、自動車内にある複数のＥＣＵ間の通信をネットワークにより行なうことで、ワイヤーハーネスの数量の削減および車体重量の削減の実現を目的として制定されたものである。ＬＩＮは、低コストのネットワークの実現をめざして規格が制定されており、ＣＡＮと比較すると高速な応答性や高速性が求められない機器に採用されることが多くなっている。
【０００７】
本発明者らは、上記ＣＡＮおよびＬＩＮにおけるサージ保護用のツェナーダイオードについて検討している。このサージ保護用のツェナーダイオードは、その用途から順逆方向ともにツェナー特性が得られるような構造となった、いわゆる双方向ツェナーダイオードである。このような双方向ツェナー特性を得るためには、ダイオード素子が形成される半導体ウエハ（以下、単にウエハと記す）の主面と裏面とを電気的に接続する導通層を形成する必要があるが、その形成には長時間の熱処理による不純物拡散工程が必要となり、所望の特性が得られ難くなってしまう課題が存在した。また、長時間の熱処理を行うことから、製造コストを増大させてしまうことになっていた。
【０００８】
上記特許文献１が開示するメサ形状は、ＨＢＴ素子とダイオード素子とが一体である場合のダイオード特性の改善を目的としたものであり、ダイオード単体の場合には、効果を得ることが困難となる。
【０００９】
また、特許文献１が開示するメサ形状は、素子分離機能としてのものであり、電気的に導通させるための機能を有していない。
【００１０】
また、特許文献１が開示する構造の場合には、アノード端子およびカソード端子が共にウエハの表面に設けられているため、３端子型のパッケージング構造となる。一方で、双方向ツェナーダイオード単体の場合には、アノード端子およびカソード端子がウエハの表面または裏面に１つだけ配置されることから、２端子型のパッケージング構造となる。
【００１１】
上記特許文献２が開示する製造工程のうち、表面電極を形成する工程では、スパッタリング法あるいは蒸着法を用いている。しかしながら、スパッタリング法あるいは蒸着法を用いた場合には、メサ側面へ表面電極を形成することが困難となる。ここで、めっき法によって表面電極を形成する手段も考えられるが、めっき後に金属膜のパターニングを行いう工程が必要となる。
【００１２】
上記特許文献３が開示する技術では、前述したような長時間の熱処理による不純物拡散工程で拡散領域を形成することから、基板中の不純物濃度プロファイルが崩れ、所望の双方向ツェナー特性を得られなくなってしまうことになる。
【００１３】
本発明の目的は、所望のツェナー特性およびサージ耐量を有する双方向ツェナーダイオードを低製造コストで製造できる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
（１）本発明による半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の主面上に形成された第２導電型の第１半導体層と、
前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に形成された凹部と、
前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に互いに離間して形成された前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域と、
前記半導体基板の前記主面上の前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域と、
前記第１半導体層の前記表面の一部にて、平面で前記第１半導体領域を囲むように形成された前記第１半導体領域より深い溝部と、
前記第１半導体領域上に形成され、前記第１半導体領域と電気的に接続する第１電極と、
前記第１電極と離間して形成され、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極と、
を有する。
【００１７】
（２）また、本発明による半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の主面上に形成された第２導電型の第１半導体層と、
前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に前記第１半導体層を貫通して前記半導体基板に達するように形成された凹部と、
前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に互いに離間して形成された前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域と、
前記半導体基板の前記主面上の前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域と、
前記第１半導体層の前記表面の一部にて、平面で前記第１半導体領域を囲むように形成された前記第１半導体領域より深い溝部と、
前記第１半導体領域上に形成され、前記第１半導体領域と電気的に接続する第１電極と、
前記第１電極と離間して形成され、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極と、
を有する。
【００１８】
（３）また、本発明による半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の主面上に形成された第２導電型の第１半導体層と、
前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に形成された凹部と、
前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に互いに離間して形成された前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域と、
前記半導体基板の前記主面上の前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに形成された、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域と電気的に接続する第１電極と、
前記第１電極と離間して形成され、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極と、
を有する。
【００１９】
（４）また、本発明による半導体装置は、
第１導電型の半導体基板と、
前記半導体基板の主面上に形成された第２導電型の第１半導体層と、
前記半導体基板の前記主面上の第２領域において、前記第１半導体層の表面に互いに離間して形成された前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域と、
前記半導体基板の前記主面上の前記第２領域以外の第１領域において、前記第１半導体層の前記表面に形成された、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域と、
前記第１半導体層の前記表面の一部にて、平面で前記第１半導体領域を囲むように形成された前記第１半導体領域より深い溝部と、
前記第１半導体領域上に形成され、前記第１半導体領域と電気的に接続する第１電極と、
前記第１電極と離間して形成され、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極と、
を有する。
【００２０】
（５）また、本発明による半導体装置の製造方法は、
（ａ）第１導電型の半導体基板の主面上に第２導電型の第１半導体層を形成する工程、
（ｂ）前記半導体基板の前記主面上の第１領域にて、前記第１半導体層の表面に凹部を形成する工程、
（ｃ）前記半導体基板の前記主面上の前記第１領域以外の第２領域において、前記第１半導体層の表面に前記第１導電型の第１半導体領域および前記第１導電型の第２半導体領域を互いに離間して形成し、前記第１領域において、前記第１半導体層の前記表面と、前記凹部の側壁および底部とに、前記半導体基板と電気的に接続する前記第１導電型の第３半導体領域を形成する工程、
（ｄ）前記第１半導体層の前記表面の一部に、前記第１半導体領域より深い溝部を平面で前記第１半導体領域を囲むように形成する工程、
（ｅ）前記第１半導体領域上に前記第１半導体領域と電気的に接続する第１電極を形成し、前記第２半導体領域上から前記第３半導体領域上へ延在し、前記第２半導体領域および前記第３半導体領域と電気的に接続する第２電極を前記第１電極と離間して形成する工程、
を含む。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
所望のツェナー特性およびサージ耐量を有する双方向ツェナーダイオードを低製造コストで製造できる。
【発明を実施するための最良の形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２８】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
（実施の形態１）
図１は、ＣＡＮ−ＢＵＳラインの回路図の一例である。ＥＣＵ１、２は、ＣＡＮ−ＢＵＳライン３、４と電気的に接続され、このＣＡＮ−ＢＵＳライン３、４を介して通信を行う構造となっている。ＥＣＵ１は、配線５、６を介してＣＡＮ−ＢＵＳライン３、４と電気的に接続されるＣＡＮトランシーバーＣＴを有し、配線５、６と接地電位との間には、それぞれ双方向ツェナーダイオードＤ１、Ｄ２が接続され、ＣＡＮトランシーバーＣＴをサージから保護する構造となっている。なお、図示は省略するが、ＥＣＵ２にもＥＣＵ１と同様のＣＡＮトランシーバーおよび双方向ツェナーダイオードが含まれている。
【００３２】
本実施の形態１の半導体装置は、上記双方向ツェナーダイオードＤ１、Ｄ２となる双方向ツェナーダイオード素子を有するものである。この本実施の形態１の半導体装置について、その製造工程と併せて図１〜図１３を用いて説明する。図３、図５、図７、図９および図１１は、それぞれ、図２、図４、図６および図８中のＡ−Ａ線に沿った断面を示したものである。なお、平面図である図２、図４、図６および図８においては、その図を用いて説明する部材を示す線を、他の部材を示す線より相対的に太く図示している。
【００３３】
まず、図２および図３に示すように、ｐ型（第１導電型）の導電型を示す不純物（たとえばＢ（ホウ素））が高濃度でドープされたＳｉ（シリコン）からなるウエハ状のｐ＋＋型高濃度基板（半導体基板）７を用意する。このｐ＋＋型高濃度基板７にドープされたＢの濃度は、３×１０１８ｃｍ−３程度とすることを例示できる。
【００３４】
続いて、ｐ＋＋型高濃度基板７の主面上にｎ型（第２導電型）の導電型を示す不純物（たとえばＳｂ（アンチモン））がドープされたｎ型のＳｉ層をエピタキシャル成長させることにより、ｎ＋型エピタキシャル層（第１半導体層）８を形成する。このｎ＋型エピタキシャル層８は、抵抗率が０．０５Ω・ｃｍ程度であり、その厚さは３０μｍ程度とすることを例示できる。
【００３５】
続いて、ｐ＋＋型高濃度基板７に熱酸化処理を施し、ｎ＋型エピタキシャル層８の表面に酸化シリコン膜９を形成する。
【００３６】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜９をエッチングする。次いで、さらにそのフォトレジスト膜をマスクとしてｎ＋型エピタキシャル層８をｐ＋＋型高濃度基板７に達するまでドライエッチングし、ｐ＋＋型高濃度基板７の主面上の所定の第１領域に凹部１０を形成する。この凹部１０を形成する際のエッチングはウエットエッチングでもよい。
【００３７】
次に、上記フォトレジスト膜および酸化シリコン膜９を除去した後、図４および図５に示すように、ｐ＋＋型高濃度基板７上に酸化シリコン膜１１を成膜する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、酸化シリコン膜１１をパターニングする。
【００３８】
続いて、パターニングされた酸化シリコン膜１１をマスクとしてｎ＋型エピタキシャル層８に選択的にｐ型不純物（たとえばＢ）を導入し、ｎ＋型エピタキシャル層８の表面にｐ＋＋型半導体領域（第１半導体領域）１２、ｐ＋＋型半導体領域（第２半導体領域）１３、ｐ＋＋型半導体領域（第３半導体領域）１４およびｐ＋＋型ガードリング領域１５を形成する。これらｐ＋＋型半導体領域１２〜１４およびｐ＋＋型ガードリング領域１５は、互いに離間して形成される。なお、ｐ＋＋型半導体領域１４とｐ＋＋型ガードリング領域１５とは、一部が接続する。また、ｐ＋＋型半導体領域１４は、凹部１０の側部および底部にも形成され、ｐ＋＋型高濃度基板７に達する。それにより、ｐ＋＋型高濃度基板７の主面上の凹部１０が形成された所定の第１領域以外の第２領域では、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１２、１３とによる２つのツェナー接合を形成することができる。また、ｐ＋＋型ガードリング領域１５は、ｐ＋＋型高濃度基板７を切断して個々の半導体チップ（以下、単にチップと記す）へ個片化した際に、チップの周囲を取り囲み、チップ内への金属の侵入を防ぐゲッタリング機能を備える。
【００３９】
後の工程で、ｐ＋＋型半導体領域１３とｐ＋＋型半導体領域１４とを電気的に接続する電極が形成されると、２つのツェナー接合のうち、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１３とによるツェナー接合は、その電極およびｐ＋＋型半導体領域１４を介してｐ＋＋型高濃度基板７と導通させることができるようになる。
【００４０】
ところで、凹部１０を形成せずに、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１３とによるツェナー接合とｐ＋＋型高濃度基板７とを導通させるｐ＋＋型半導体領域１４を形成しようとすると、ｐ＋＋型半導体領域１４を形成する不純物を拡散させるための熱処理（たとえば約１２００℃）が長時間（たとえば約１５０時間）となる。このような熱処理を行うと、ｐ＋＋型高濃度基板７とｎ＋型エピタキシャル層８との間の不純物の濃度プロファイルが所望のものから崩れてしまい、所望の特性の双方向ツェナーダイオードＤ１、Ｄ２が得られなくなってしまうことから、ｎ＋型エピタキシャル層８を、たとえば約３０μｍから約５０μｍへ厚くすることで対応することになる。しかしながら、ｎ＋型エピタキシャル層８が厚くなったことによって、双方向ツェナーダイオードＤ１、Ｄ２の動作抵抗が大きくなり、所望の電圧仕様での双方向ツェナーダイオードＤ１、Ｄ２による保護回路が実現できなくなってしまうことが懸念される。
【００４１】
一方、本実施の形態１によれば、前述したように凹部１０を形成し、この凹部１０の側部および底部からも不純物を導入することでｐ＋＋型半導体領域１４を形成するので、ｎ＋型エピタキシャル層８を厚くすることなくｐ＋＋型半導体領域１４を形成することができる。それにより、動作抵抗の小さい所望の特性を有する双方向ツェナーダイオードＤ１、Ｄ２を製造することが可能となる。
【００４２】
次に、上記酸化シリコン膜１１を除去した後、図６および図７に示すように、熱処理あるいはＣＶＤ（Chemical Vapor Deposition）法により、ｐ＋＋型高濃度基板７上に酸化シリコン膜１６を成膜する。次いで、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、酸化シリコン膜１６をパターニングする。
【００４３】
続いて、パターニングされた酸化シリコン膜１６をマスクとしてｎ＋型エピタキシャル層８（一部ｐ＋＋型半導体領域１２を含む）をエッチングし、平面でｐ＋＋型半導体領域１２を取り囲み、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１２とによるツェナー接合よりも深い（ｐ＋＋型半導体領域１２より深い）溝部１７を形成する。この溝部１７を形成する際のエッチングはドライエッチングでもウエットエッチングでもどちらでもよい。
【００４４】
本発明者らが行った実験によれば、ツェナー接合部に曲線部（たとえば図５中のｐ＋＋型半導体領域１２における底部かつ端部の曲線部）が存在する場合には、所望の降伏電圧（ツェナー特性）および静電破壊強度（サージ耐量）を備えていない双方向ツェナーダイオードＤ１、Ｄ２となってしまうことがわかった。そこで、本実施の形態１では、平面でｐ＋＋型半導体領域１２を取り囲み、ｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１２とによるツェナー接合よりも深い溝部１７を形成することにより、そのような曲線部を除去している。それにより、所望の降伏電圧および静電破壊強度を備えた双方向ツェナーダイオードＤ１、Ｄ２を実現している。
【００４５】
ところで、上記溝部１７を形成しない場合には、双方向ツェナーダイオードに所望の降伏電圧および静電破壊強度を備えさせるために、ツェナー接合部の周辺に不純物の導入によってガードリング層を形成する方法と、さらに深いツェナー接合を形成することによって前述の曲線部の曲率を大きくしてしまう方法とが考えられる。しかしながら、ガードリング層を形成する方法を形成する方法の場合には、前述の曲線部が残ってしまうために、双方向ツェナーダイオードの動作中にその曲線部からの空乏層の伸びを完全には止められず、完全な対策とすることが困難であり、さらに双方向ツェナーダイオードの動作容量が大きくなってしまう不具合が懸念される。また、さらに深いツェナー接合を形成する方法の場合には、ｐ＋＋型半導体領域１２を形成するため不純物の熱拡散に要する時間が長時間化し、不純物の熱拡散に要する時間が長時間化したことによりｐ＋＋型半導体領域１２が拡大し、チップが大型化してしまう不具合が懸念される。チップが大型化してしまった場合には、製造コストが増大してしまうことが懸念される。
【００４６】
一方、本実施の形態１によれば、上記溝部１７を形成したことにより、ツェナー接合を深く形成することなくツェナー接合部の曲線部を除去することができる。また、溝部１７を形成したことにより、ｐ＋＋型高濃度基板７の主面と水平な方向では、双方向ツェナーダイオードＤ１、Ｄ２の動作中にｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１２とによるツェナー接合部から伸びる空乏層を溝部１７で止めることが可能となる。その結果、動作容量の増大およびチップの大型化を防ぎつつ、短い工期で所望の降伏電圧および静電破壊強度を備えた双方向ツェナーダイオードＤ１、Ｄ２を製造することが可能となる。
【００４７】
次に、上記酸化シリコン膜１６を除去した後、図８および図９に示すように、たとえば熱酸化法あるいはＣＶＤ法によりｐ＋＋型高濃度基板７上に酸化シリコン膜を成膜し、表面保護膜１８を形成する。この表面保護膜１８は、必要に応じてその酸化シリコン膜上にＰＳＧ（Phospho Silicate Glass）膜あるいは窒化シリコン膜等を積層した構造としてもよい。
【００４８】
続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして表面保護膜１８をエッチングし、ｐ＋＋型半導体領域１２に達する開口部１９、ｐ＋＋型半導体領域１３に達する開口部２０、およびｐ＋＋型半導体領域１４に達する開口部２１を形成する。
【００４９】
続いて、開口部１９〜２１内を含む表面保護膜１８上に、たとえばスパッタリング法を用いてＡｌ（アルミニウム）とＳｉ（シリコン）とからなる合金膜を堆積する。次いで、フォトレジスト膜（図示は省略）をマスクにして、その合金膜をエッチングすることにより、開口部１９下でｐ＋＋型半導体領域１２と電気的に接続する表面電極（第１電極）２２と、開口部２０下でｐ＋＋型半導体領域１３と電気的に接続し開口部２１下でｐ＋＋型半導体領域１４と電気的に接続する表面電極（第２電極）２３とを形成する。これにより、２つのツェナー接合のうちｎ＋型エピタキシャル層８とｐ＋＋型半導体領域１３とによるツェナー接合をｐ＋＋型高濃度基板７と導通させることができる。
【００５０】
続いて、図１０および図１１に示すように、ｐ＋＋型高濃度基板７の裏面をグラインディングにより研削し、後述するパッケージ形態に合わせて、ｐ＋＋型高濃度基板７を薄くする。続いて、たとえばスピンエッチング装置を用いたウエットエッチング法によりｐ＋＋型高濃度基板７の裏面をエッチングし、ｐ＋＋型高濃度基板７の裏面の加工歪を除去する。
【００５１】
続いて、ｐ＋＋型高濃度基板７を洗浄した後、たとえばスパッタリング法あるいは蒸着法を用いてｐ＋＋型高濃度基板７の裏面にＡｕ（金）膜を堆積し、裏面電極２４を形成する。
【００５２】
続いて、ｐ＋＋型高濃度基板７をダイシングにより分割し、単位素子の双方向ツェナーダイオードを有するチップを形成する。
【００５３】
次に、個々のチップを封止樹脂により封止し、パッケージングする。このパッケージングにおいては、図１２に例示するように、リード２５にチップが有する上記裏面電極２４を接続する。そして、表面電極２２を、ボンディングワイヤ２６を介してリード２７と電気的に接続する。続いて、リード２５、２７の内端部、チップおよびボンディングワイヤ２６を封止樹脂２８により封止し、リード２５、２７の外端部を実装用に外部に露出させたパッケージを形成する。
【００５４】
その後、必要に応じて、極性識別用のマークを封止樹脂２８に付与し、本実施の形態１の半導体装置を製造する。
【００５５】
ここで、図１３は、本実施の形態１の双方向ツェナーダイオードＤ１、Ｄ２におけるツェナー電圧Ｖｚとツェナー電流Ｉｚとの関係（ツェナー特性）を示したものである。図１３に示すように、前述の所望の静電破壊強度（サージ耐量）を備えていない双方向ツェナーダイオードでは、ツェナー電圧が低下し、特性を示す波形に異常ブレークダウンを示すスナップバック波形が現れる。一方、本実施の形態１の双方向ツェナーダイオードＤ１、Ｄ２では、そのようなツェナー電圧の低下およびスナップバック波形の出現を防ぐことができる。
【００５６】
（実施の形態２）
本実施の形態２は、前記実施の形態１の双方向ツェナーダイオードＤ１、Ｄ２を備えたチップにおける、凹部１０の構造を変えたものである。
【００５７】
すなわち、図１４に示すように、本実施の形態２においては、前記実施の形態１ではｐ＋＋型高濃度基板７まで達するように形成していた凹部１０（図３参照）を、ｎ＋型エピタキシャル層８内のみで形成し、凹部１０の底部では、ｐ＋＋型半導体領域１４をｐ＋＋型高濃度基板７と接続するように形成する。凹部１０の形成深さ以外の各製造工程については、前記実施の形態１と同様である。
【００５８】
このような本実施の形態２の双方向ツェナーダイオードによっても、前記実施の形態１の双方向ツェナーダイオードと同様の効果を得ることができる。
【００５９】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
たとえば、前記実施の形態においては、ツェナー接合と高濃度基板とを電気的に接続する半導体領域を形成するための凹部、および１つのツェナー接合部の周辺にツェナー接合よりも深い溝部を形成する場合について説明したが、どちらか一方のみでもよい。すなわち、凹部のみを形成した場合でも、高濃度基板上のエピタキシャル層を薄くできるので、動作抵抗の小さい双方向ツェナーダイオードを実現できる。また、溝部のみを形成した場合でも、ツェナー接合部の曲線部を除去できるので、所望の降伏電圧および静電破壊強度を備えた双方向ツェナーダイオードを実現できる。
【００６１】
また、前記実施の形態においては、双方向ツェナーダイオードにおける１つのツェナー接合部の周辺にツェナー接合よりも深い溝部を形成する場合について説明したが、導通方向が一方向の単体ツェナーダイオードにおいても、ツェナー接合部の周辺にツェナー接合よりも深い溝部を形成してもよい。
【００６２】
また、前記実施の形態においては、ｐ＋＋型高濃度基板を用いて双方向ツェナーダイオードを形成する場合について説明したが、逆の導電型を有するｎ＋＋型高濃度基板を用いて双方向ツェナーダイオードを形成してもよい。この場合、ｎ＋＋型高濃度基板に形成するエピタキシャル層、半導体領域およびガードリング領域は、すべて前記実施の形態とは逆の導電型とする。
【産業上の利用可能性】
【００６３】
本発明の半導体装置およびその製造方法は、ツェナーダイオードを備えた半導体装置およびその製造工程に広く適用することができる。
【図面の簡単な説明】
【００６４】
【図１】ＣＡＮ−ＢＵＳラインの回路の一例を示す回路図である。
【図２】本発明の一実施の形態である半導体装置の製造工程を説明する要部平面図である。
【図３】本発明の一実施の形態である半導体装置の製造工程を説明する要部断面図である。
【図４】図２に続く半導体装置の製造工程中の要部平面図である。
【図５】図３に続く半導体装置の製造工程中の要部断面図である。
【図６】図４に続く半導体装置の製造工程中の要部平面図である。
【図７】図５に続く半導体装置の製造工程中の要部断面図である。
【図８】図６に続く半導体装置の製造工程中の要部平面図である。
【図９】図７に続く半導体装置の製造工程中の要部断面図である。
【図１０】図８に続く半導体装置の製造工程中の要部平面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の断面図である。
【図１３】本発明の一実施の形態である半導体装置に含まれる双方向ツェナーダイオードにおけるツェナー電圧とツェナー電流との関係を示す特性（ツェナー特性）を示す説明図である。
【図１４】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００６５】
１、２  ＥＣＵ
３、４  ＣＡＮ−ＢＵＳライン
５、６  配線
７  ｐ＋＋型高濃度基板（半導体基板）
８  ｎ＋型エピタキシャル層（第１半導体層）
９  酸化シリコン膜
１０  凹部
１１  酸化シリコン膜
１２  ｐ＋＋型半導体領域（第１半導体領域）
１３  ｐ＋＋型半導体領域（第２半導体領域）
１４  ｐ＋＋型半導体領域（第３半導体領域）
１５  ｐ＋＋型ガードリング領域
１６  酸化シリコン膜
１７  溝部
１８  表面保護膜
１９〜２１  開口部
２２  表面電極（第１電極）
２３  表面電極（第２電極）
２４  裏面電極
２５  リード
２６  ボンディングワイヤ
２７  リード
２８  封止樹脂
ＣＴ  ＣＡＮトランシーバー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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