(57)【要約】【課題】ウェハの反り量を低減することにより生産性を向上させた半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、ウェハ上に絶縁膜を形成する工程と、前記絶縁膜上に第１の配線９を形成する工程と、前記第１の配線及び前記絶縁膜の上に第１のＴＥＯＳ膜１０を成膜する工程と、前記第１のＴＥＯＳ膜上にＳＯＧ膜１１を塗布し、４３５〜４６５℃の温度で熱処理することにより、前記第１のＴＥＯＳ膜上に厚さ４５０〜５５０ｎｍのＳＯＧ膜を形成する工程と、前記ＳＯＧ膜の上に第２のＴＥＯＳ膜１２を成膜する工程と、前記第２のＴＥＯＳ膜上に第２の配線１５を形成する工程と、前記第２の配線及び前記第２のＴＥＯＳ膜の上に窒化シリコンからなる保護膜１６を成膜する工程と、を具備することを特徴とする。【選択図】      図１
2009302093.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上に、前記ウェハに印加される高周波出力を２５０〜３５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を６５０〜７５０ＷとしたプラズマＣＶＤ法により厚さ２２５〜２７５ｎｍの第１のＴＥＯＳ膜を成膜する工程と、
前記第１のＴＥＯＳ膜上にＳＯＧ膜を塗布し、４３５〜４６５℃の温度で熱処理することにより、前記第１のＴＥＯＳ膜上に厚さ４５０〜５５０ｎｍのＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜の上に、前記ウェハに印加される高周波出力を２５０〜３５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を６５０〜７５０ＷとしたプラズマＣＶＤ法により厚さ９４．５〜１１５．５ｎｍの第２のＴＥＯＳ膜を成膜する工程と、
前記第２のＴＥＯＳ膜上に第２の配線を形成する工程と、
前記第２の配線及び前記第２のＴＥＯＳ膜の上に、前記ウェハに印加される高周波出力を４２２〜４３３ＷとしたプラズマＣＶＤ法により厚さ６３０〜７７０ｎｍの窒化シリコンからなる保護膜を成膜する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ２２５〜２７５ｎｍの第１のＴＥＯＳ膜を成膜する工程と、
前記第１のＴＥＯＳ膜上にＳＯＧ膜を塗布し、３８５〜４１５℃の温度で熱処理することにより、前記第１のＴＥＯＳ膜上に厚さ４５０〜５５０ｎｍのＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ９４．５〜１１５．５ｎｍの第２のＴＥＯＳ膜を成膜する工程と、
前記第２のＴＥＯＳ膜上に第２の配線を形成する工程と、
前記第２の配線及び前記第２のＴＥＯＳ膜の上に、前記ウェハに印加される高周波出力を４１２〜４１８ＷとしたプラズマＣＶＤ法により厚さ６３０〜７７０ｎｍの窒化シリコンからなる保護膜を成膜する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ２２５〜２７５ｎｍの第１のＴＥＯＳ膜を成膜する工程と、
前記第１のＴＥＯＳ膜上にＳＯＧ膜を塗布し、４３５〜４６５℃の温度で熱処理することにより、前記第１のＴＥＯＳ膜上に厚さ２５０〜３５０ｎｍのＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ厚さ９４．５〜１１５．５ｎｍの第２のＴＥＯＳ膜を成膜する工程と、
前記第２のＴＥＯＳ膜上に第２の配線を形成する工程と、
前記第２の配線及び前記第２のＴＥＯＳ膜の上に、前記ウェハに印加される高周波出力を４１２〜４１８ＷとしたプラズマＣＶＤ法により厚さ６３０〜７７０ｎｍの窒化シリコンからなる保護膜を成膜する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか一項において、前記第１及び第２のＴＥＯＳ膜それぞれを成膜する際の成膜温度及び成膜圧力は、３３５〜３６５℃の温度範囲、１．８〜２．６Ｔｏｒｒの圧力範囲であり、前記保護膜を成膜する際の成膜温度及び成膜圧力は、４００〜４４０℃の温度範囲、４．０〜５．２Ｔｏｒｒの圧力範囲であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特にウェハの反り量を低減することにより生産性を向上させた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化・高速化に伴い、多層配線化が進んでいる。この多層配線化においては、下層側の配線と上層側の配線との間に層間絶縁膜を形成している。また、下層側の配線のパターン段差部における上層側の段差被覆性を向上させて、上層側の配線の断線を低減させる為に、層間絶縁膜を平坦化する必要がある。その為、流動性があり、段差部を埋めることができる、平坦化が可能なＳＯＧ膜等の塗布膜が層間絶縁膜として多用されている（例えば特許文献１参照）。
【０００３】
また、配線の多層化が進んでいるなか、これらの複数の配線は、絶縁膜と配線を構成する導電性膜を交互に繰り返し形成することにより形成される。さらに、絶縁膜と導電性膜を交互に形成する毎に段差が生じていく。その為、平坦化を目的としたＳＯＧ膜が多用されている。
【０００４】
【特許文献１】特許平７−１７６５３０号公報（段落０００１〜００１５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体集積回路装置（例えばＩＣ）はトランジスタ形成後に、層間絶縁膜、配線及び保護膜が形成される。配線形成によって生じた段差はＳＯＧ膜によって平坦化される。ＳＯＧ膜を用いることにより、平坦性は向上するが、ＳＯＧ膜が持つ膜応力が大きい。その為、ＳＯＧ膜を用いることにより、ウェハに反りが生じる。図３（ａ）に示すように、ＩＣ形成前のウェハ５０は全くストレスがかかっていない為、ウェハ５０自体は反っていない。しかし、図３（ｂ）に示すように、ＩＣ形成後においては、ウェハ５０ａ上に積層されたＳＯＧ膜の膜応力（引張り応力）が大きい為ウェハ５０ａに過剰なストレスがかかり、ＩＣ面を表面にした場合、ウェハ５０ａは凹方向に反ってしまう。また、膜応力において、引張り応力とは膜を成膜した面が凹に反り、圧縮応力とは引張り応力と逆に凸に反ることを示している。
【０００６】
ここでウェハの反り量とＳＯＧ膜のストレスの関係について以下に説明する。
図３（ｃ）はウェハ５０ｃとその上に形成された膜５１を模式的に示したものである。また、ウェハの反り量とストレスの関係式を下記式（１）に示す。また、ウェハ５０ｃの反り量はウェハ５０ｃ上に、対象物の凹凸を測定するプローブをあてた状態で、一定の距離Ｄを移動させることにより、図３（ｂ）に示す反り量ｄを測定する。ウェハ５０ｃにかかるストレスは式（１）で示され、膜厚Ｔｓの二乗に比例している。また、ＳＯＧ膜もこれと同様の膜厚依存を示す。
【０００７】
【数１】
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【０００８】
上述したようにウェハに過剰なストレスがかかり、ウェハの反り量が大きくなれば、安定したダイシングができない為、生産性の低下を招くことになる。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ウェハの反り量を低減することにより生産性を向上させた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上に、前記ウェハに印加される高周波出力を２５０〜３５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を６５０〜７５０ＷとしたプラズマＣＶＤ法により厚さ２２５〜２７５ｎｍの第１のＴＥＯＳ膜を成膜する工程と、
前記第１のＴＥＯＳ膜上にＳＯＧ膜を塗布し、４３５〜４６５℃の温度で熱処理することにより、前記第１のＴＥＯＳ膜上に厚さ４５０〜５５０ｎｍのＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜の上に、前記ウェハに印加される高周波出力を２５０〜３５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を６５０〜７５０ＷとしたプラズマＣＶＤ法により厚さ９４．５〜１１５．５ｎｍの第２のＴＥＯＳ膜を成膜する工程と、
前記第２のＴＥＯＳ膜上に第２の配線を形成する工程と、
前記第２の配線及び前記第２のＴＥＯＳ膜の上に、前記ウェハに印加される高周波出力を４２２〜４３３ＷとしたプラズマＣＶＤ法により厚さ６３０〜７７０ｎｍの窒化シリコンからなる保護膜を成膜する工程と、
を具備することを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法は、ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ２２５〜２７５ｎｍの第１のＴＥＯＳ膜を成膜する工程と、
前記第１のＴＥＯＳ膜上にＳＯＧ膜を塗布し、３８５〜４１５℃の温度で熱処理することにより、前記第１のＴＥＯＳ膜上に厚さ４５０〜５５０ｎｍのＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ９４．５〜１１５．５ｎｍの第２のＴＥＯＳ膜を成膜する工程と、
前記第２のＴＥＯＳ膜上に第２の配線を形成する工程と、
前記第２の配線及び前記第２のＴＥＯＳ膜の上に、前記ウェハに印加される高周波出力を４１２〜４１８ＷとしたプラズマＣＶＤ法により厚さ６３０〜７７０ｎｍの窒化シリコンからなる保護膜を成膜する工程と、
を具備することを特徴とする。
【００１２】
本発明に係る半導体装置の製造方法は、ウェハ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１の配線を形成する工程と、
前記第１の配線及び前記絶縁膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ２２５〜２７５ｎｍの第１のＴＥＯＳ膜を成膜する工程と、
前記第１のＴＥＯＳ膜上にＳＯＧ膜を塗布し、４３５〜４６５℃の温度で熱処理することにより、前記第１のＴＥＯＳ膜上に厚さ２５０〜３５０ｎｍのＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜の上に、前記ウェハに印加される高周波出力を４５０〜５５０Ｗとし且つ前記ウェハに対向する対向電極に印加される高周波出力を４５０〜５５０ＷとしたプラズマＣＶＤ法により厚さ９４．５〜１１５．５ｎｍの第２のＴＥＯＳ膜を成膜する工程と、
前記第２のＴＥＯＳ膜上に第２の配線を形成する工程と、
前記第２の配線及び前記第２のＴＥＯＳ膜の上に、前記ウェハに印加される高周波出力を４１２〜４１８ＷとしたプラズマＣＶＤ法により厚さ６３０〜７７０ｎｍの窒化シリコンからなる保護膜を成膜する工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、第１及び第２のＴＥＯＳ膜、ＳＯＧ膜、保護膜の成膜条件を調整することにより、ウェハの反り量を低減することができ、その結果、生産性を向上させることができる。
【００１４】
また、本発明に係る半導体装置の製造方法において、前記第１及び第２のＴＥＯＳ膜それぞれを成膜する際の成膜温度及び成膜圧力は、３３５〜３６５℃の温度範囲、１．８〜２．６Ｔｏｒｒの圧力範囲であり、前記保護膜を成膜する際の成膜温度及び成膜圧力は、４００〜４４０℃の温度範囲、４．０〜５．２Ｔｏｒｒの圧力範囲であることが好ましい。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明の実施形態について説明する。
図１（ａ）、（ｂ）及び（ｃ）は本発明の第１の実施形態に係る半導体装置を説明する為の断面図である。
【００１６】
まず、図１（ａ）に示すように、シリコン基板（ウェハ）１に素子分離膜であるＬＯＣＯＳ酸化膜２を形成する。次いで、シリコン基板１の表面上にゲート絶縁膜３となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜３及びＬＯＣＯＳ酸化膜２の上にＣＶＤ（Chemical  Vapor  Deposition）法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法にて加工形成する。これにより、ゲート絶縁膜３上にゲート電極４が形成される。その後、ゲート電極４及びＬＯＣＯＳ酸化膜２をマスクとしてシリコン基板１に不純物イオンをイオン注入することにより、シリコン基板１に低濃度不純物層によるＬＤＤ領域１７が形成される。
【００１７】
次いで、ゲート電極４及びＬＯＣＯＳ酸化膜２を含む基板の全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバック法にてシリコン窒化膜をエッチングすることにより、ゲート電極４の側壁にサイドウォール５が形成される。次いで、ゲート電極４、サイドウォール５及びＬＯＣＯＳ酸化膜２をマスクとしてシリコン基板１に不純物イオンをイオン注入し、熱処理を施す。これにより、シリコン基板１のソース・ドレイン領域１８には自己整合的に拡散層が形成される。
【００１８】
次いで、ゲート電極４、サイドウォール５及びＬＯＣＯＳ酸化膜２を含む基板の全面上にＣＶＤ法にて第１の層間絶縁膜８を成膜する。その後、第１の層間絶縁膜８にコンタクトホール７形成する。次いで、このコンタクトホール７内及び第１の層間絶縁膜８上にスパッタリング法により金属膜を成膜し、その後ＣＭＰ法により、第１の層間絶縁膜８上の金属膜を除去する。これによって、第１の層間絶縁膜８にはソース・ドレイン領域１８及びゲート電極４に電気的に接続された第１のプラグ６が形成される。その後、スパッタリング法により、第１の層間絶縁膜８上及び第１のプラグ６上に配線層を形成し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工することにより、配線層からなる第１の配線９が形成される。
【００１９】
次いで、図１（ｂ）に示すように、第１の層間絶縁膜８及び第１の配線９上にテトラエトキシシランを用いたプラズマＣＶＤ法により、第１のＰ−ＴＥＯＳ膜１０を成膜する。この際、第１のＰ−ＴＥＯＳ膜１０の厚さは、２５０ｎｍであるが、第１のＰ−ＴＥＯＳ膜１０の厚さは２２５〜２７５ｎｍの範囲内であれば良い。また、この際の成膜条件は表１に示すとおりである。この表１に示すように、ウェハに印加するＨＦ（高周波：１３．５６ＭＨｚ）及び前記ウェハに対向する対向電極に印加するＬＦ（低周波：２８０ＫＨｚ）それぞれの出力を改善することにより、第１のＰ−ＴＥＯＳ膜１０の引張応力を改善前の成膜条件で成膜した場合より高くすることができる。具体的には、第１のＰ−ＴＥＯＳ膜１０の圧縮応力を約１．８×１０９ｄｙｎｅ／ｃｍ２程度まで高くすることができる。なお、本実施の形態では、ＨＦの出力を３００Ｗとし、ＬＦの出力を７００Ｗとしているが、ＨＦの出力は２５０〜３５０Ｗの範囲内であればよく、ＬＦの出力は６５０〜７５０Ｗの範囲内であればよい。また、本実施の形態では、成膜温度及び成膜圧力を３５０℃、２．２Ｔｏｒｒとしているが、成膜温度は３３５〜３６５℃の範囲内であればよく、成膜圧力は１．８〜２．６Ｔｏｒｒの範囲内であればよい。
【００２０】
【表１】
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【００２１】
次いで、第１のＰ−ＴＥＯＳ膜１０上にＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜１１を塗布し、熱処理を行う。この際、ＳＯＧ膜１１の厚さは、５００ｎｍであるが、ＳＯＧ膜１１の厚さは４５０〜５５０ｎｍの範囲内であれば良い。また、このときの熱処理時のキュア温度は４５０℃とするが、キュア温度は４３５〜４６５℃の範囲内であれば良い。これにより得られたＳＯＧ膜の引張り応力は１．０４×１０９ｄｙｎｅ／ｃｍ２程度となる。なお、キュア温度を低くするとＳＯＧ膜の引張り応力は低くなり、例えばキュア温度を４００℃とするとＳＯＧ膜の引張り応力は２．９５×１０８ｄｙｎｅ／ｃｍ２程度となる。
【００２２】
その後、ＳＯＧ膜１１上にプラズマＣＶＤ法により、第２のＰ−ＴＥＯＳ膜１２を成膜する。この際、第２のＰ−ＴＥＯＳ膜１２の厚さは、１０５ｎｍであるが、第２のＰ−ＴＥＯＳ膜１２の厚さは９４．５〜１１５．５ｎｍの範囲内であれば良い。また、成膜条件は、第１のＰ−ＴＥＯＳ膜１０の成膜条件と同様であり、第２のＰ−ＴＥＯＳ膜１２の圧縮応力を約１．５×１０９ｄｙｎｅ／ｃｍ２程度まで高くすることができる。このように、第１の層間絶縁膜８及び第１の配線９上には、第１のＰ−ＴＥＯＳ膜１０、ＳＯＧ膜１１及び第２のＰ−ＴＥＯＳ膜１２の３層構造からなる第２の層間絶縁膜が形成される。その後、第２の層間絶縁膜にｖｉａホール１３を形成する。
【００２３】
次いで、図１（ｃ）に示すように、このｖｉａホール１３及び第２のＰ−ＴＥＯＳ膜１２上にスパッタリング法、CVD法により金属膜を成膜し、その後エッチング法により、第２のＰ−ＴＥＯＳ膜１２上の金属膜を除去する。これによって、３層構造からなる第２の層間絶縁膜には第１の配線９に電気的に接続された第２のプラグ１４が形成される。その後、スパッタリング法により、第２のＰ−ＴＥＯＳ膜１２及び第２のプラグ１４上に配線層を形成し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工することにより、配線層からなる第２の配線１５が形成される。
【００２４】
次いで、第２の配線１５及び第２のＰ−ＴＥＯＳ膜１２上に、プラズマＣＶＤ法により例えば窒化シリコン膜（ＰＳＩＮ）からなる保護膜１６を形成する。この際、保護膜１６の厚さは、７００ｎｍであるが、保護膜１６の厚さは６３０〜７７０ｎｍの範囲内であれば良い。また、この際の成膜条件は表２に示すとおりであり、またＰＳＩＮを成膜する際の原料ガスは、ＳｉＮ４、ＨＮ３、Ｎ２を用いる。この表２に示すように、ウェハに印加するＨＦ（高周波：１３．５６ＭＨｚ）の出力を改善することにより、保護膜１６の圧縮応力を改善前の成膜条件で成膜した場合より高くすることができる。具体的には、保護膜１６の圧縮応力を約２．５×１０９ｄｙｎｅ／ｃｍ２程度まで高くすることができる。なお、本実施の形態では、ＨＦの出力を４２５Ｗとしているが、ＨＦの出力は４２２〜４３３Ｗの範囲内であればよい。また、ウェハに対向する対向電極にはアース電位を印加する。また、本実施の形態では、成膜温度及び成膜圧力を４２０℃、４．６Ｔｏｒｒとしているが、成膜温度は４００〜４４０℃の範囲内であればよく、成膜圧力は４．０〜５．２Ｔｏｒｒの範囲内であればよい。
【００２５】
【表２】
2009302093.tif 000005
【００２６】
以上、本発明の第１の実施形態によれば、第２の層間絶縁膜は、第１のＰ−ＴＥＯＳ膜１０、ＳＯＧ膜１１及び第２のＰ−ＴＥＯＳ膜１２の３層構造を有しており、第２のＰ−ＴＥＯＳ膜１２上には保護膜１６が形成されている。ＳＯＧ膜１１は引張り応力を示すのに対し、第１、第２のＰ−ＴＥＯＳ膜１０，１２及び保護膜１６は圧縮応力を示している。従来技術では、ＳＯＧ膜の引張り応力が大きい為、ウェハが凹方向に反ってしまっていた。しかし、本実施形態では、第１、第２のＰ−ＴＥＯＳ膜１０，１２及び保護膜１６を成膜する際に、成膜条件を変更することにより、あえて第１、第２のＰ−ＴＥＯＳ膜１０，１２及び保護膜１６を高ストレス化している。その為、第１、第２のＰ−ＴＥＯＳ膜１０，１２及び保護膜１６の圧縮応力とＳＯＧ膜１１の引張り応力によってウェハにかかるストレスを相殺することが可能となる。その結果、保護膜形成後、プロセス終了した時点において、ウェハの反り量が低減される。また、反り量の低減により、安定したダイシングができ、生産性の向上が可能となる。
【００２７】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。ただし、第１の実施形態と同様の部分の説明は省略する。
【００２８】
第１のＰ−ＴＥＯＳ膜、ＳＯＧ膜及び第２のＰ−ＴＥＯＳ膜の３層構造からなる第２の層間絶縁膜を形成する工程の際に、ＳＯＧ膜１１を塗布し、熱処理を行う。このとき、熱処理時のキュア温度は４００℃とし第１の実施形態より低温化する。これにより、ＳＯＧ膜の引張り応力を第１の実施形態のそれより低くすることができる。具体的には、ＳＯＧ膜の引張り応力を２．９５×１０８ｄｙｎｅ／ｃｍ２程度まで低くすることができる。なお、本実施の形態では、キュア温度を４００℃としているが、キュア温度は３８５〜４１５℃の範囲内であれば良い。
【００２９】
また、第１及び第２のＰ−ＴＥＯＳ膜においては表１に示す改善前の成膜条件によって成膜している。これにより、第１及び第２のＰ−ＴＥＯＳ膜の圧縮応力を第１の実施形態のそれより低くすることができる。具体的には、第１及び第２のＰ−ＴＥＯＳ膜の圧縮応力を１．８×１０８ｄｙｎｅ／ｃｍ２程度まで高くすることができる。なお、本実施の形態では、ＨＦの出力を５００Ｗとし、ＬＦの出力を５００Ｗとしているが、ＨＦの出力は４５０〜５５０Ｗの範囲内であればよく、ＬＦの出力は４５０〜５５０Ｗの範囲内であればよい。
【００３０】
また、第２の層間絶縁膜上に形成された保護膜においては表２に示す改善前の成膜条件によって成膜している。これにより、保護膜の圧縮応力を第１の実施形態のそれより低くすることができる。具体的には、保護膜の圧縮応力を２．５×１０８ｄｙｎｅ／ｃｍ２程度まで低くすることができる。なお、本実施の形態では、ＨＦの出力を４１５Ｗとしているが、ＨＦの出力は４１２〜４１８Ｗの範囲内であればよい。これらの点を除いては、第１の実施形態と同様である。
【００３１】
以上、本発明の第２の実施形態においても第１の実施形態と同様の効果を得ることができる。ＳＯＧ膜を形成する工程において、キュア温度を低温化することによって、ＳＯＧ膜の引張り応力を低減している。その為、あえてＰ−ＴＥＯＳ膜及び保護膜を高ストレス化することなく、もともとＰ−ＴＥＯＳ膜及び保護膜にある圧縮応力によって、ＳＯＧ膜の引張り応力を相殺することが可能となる。
【００３２】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。ただし、第１の実施形態と同様の部分の説明は省略する。
【００３３】
第１のＰ−ＴＥＯＳ膜、ＳＯＧ膜及び第２のＰ−ＴＥＯＳ膜の３層構造からなる第２の層間絶縁膜を形成する工程の際に、ＳＯＧ膜１１を塗布し、熱処理を行う。このとき、塗布するＳＯＧ膜の材料を減らし、形成されるＳＯＧ膜を薄膜化する。また、ＳＯＧ膜の膜厚は２５０ｎｍ程度まで薄膜化が可能であるが、ＳＯＧ膜１１の厚さは２５０〜３５０ｎｍの範囲内であれば良い。これにより、ＳＯＧ膜の引張り応力を第１の実施形態のそれより低くすることができる。具体的には、ＳＯＧ膜の引張り応力を２．９５×１０８ｄｙｎｅ／ｃｍ２程度まで低くすることができる。なお、本実施の形態では、キュア温度を４５０℃としているが、キュア温度は４３５〜４６５℃の範囲内であれば良い。
【００３４】
また、第１及び第２のＰ−ＴＥＯＳ膜においては表１に示す改善前の成膜条件によって成膜している。これにより、第１及び第２のＰ−ＴＥＯＳ膜の圧縮応力を第１の実施形態のそれより低くすることができる。具体的には、第１及び第２のＰ−ＴＥＯＳ膜の圧縮応力を１．８×１０８ｄｙｎｅ／ｃｍ２程度まで高くすることができる。なお、本実施の形態では、ＨＦの出力を５００Ｗとし、ＬＦの出力を５００Ｗとしているが、ＨＦの出力は４５０〜５５０Ｗの範囲内であればよく、ＬＦの出力は４５０〜５５０Ｗの範囲内であればよい。
【００３５】
また、第２の層間絶縁膜上に形成された保護膜においては表２に示す改善前の成膜条件によって成膜している。これにより、保護膜の圧縮応力を第１の実施形態のそれより低くすることができる。具体的には、保護膜の圧縮応力を２．５×１０８ｄｙｎｅ／ｃｍ２程度まで高くすることができる。なお、本実施の形態では、ＨＦの出力を４１５Ｗとしているが、ＨＦの出力は４１２〜４１８Ｗの範囲内であればよい。これらの点を除いては、第１の実施形態と同様である。
【００３６】
以上、本発明の第３の実施形態においても第１の実施形態と同様の効果を得ることができる。ＳＯＧ膜を形成する工程において、ＳＯＧ膜厚を薄膜化することにより、ＳＯＧ膜の引張り応力を低減している。その為、あえてＰ−ＴＥＯＳ膜及び保護膜を高ストレス化することなく、もともとＰ−ＴＥＯＳ膜及び保護膜にある圧縮応力によって、ＳＯＧ膜の圧縮応力を相殺することが可能となる。
【００３７】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。ただし、第１の実施形態と同様の部分の説明は省略する。
【００３８】
まず、図２に示すＬＯＣＯＳ酸化膜２２、ゲート絶縁膜２３、ゲート電極２４、ＬＤＤ領域４１、サイドウォール２５、ソース・ドレイン領域４２、第１の層間絶縁膜２８、コンタクトホール２７、第１のプラグ２６及び第１の配線２９を形成するまでの工程においては、第１の実施形態と同様の製造方法が用いられる。
【００３９】
その後、図２に示すように、第１の層間絶縁膜２８及び第１の配線２９上にＣＶＤ法により、第１のＰ−ＴＥＯＳ膜３０を成膜する。次いで、第１のＰ−ＴＥＯＳ膜３０上に第１のＳＯＧ膜３１を塗布し、熱処理を行う。その後、第１のＳＯＧ膜３１上に第２のＰ−ＴＥＯＳ膜３２を成膜することによって、第１のＰ−ＴＥＯＳ膜３０、第１のＳＯＧ膜３１及び第２のＰ−ＴＥＯＳ膜３２の３層構造からなる第２の層間絶縁膜を形成する。この際、第１及び第２のＰ−ＴＥＯＳ膜３０、３２を成膜する工程において、成膜条件の変更によりＰ−ＴＥＯＳ膜のストレスをコントロールする。また、第１のＳＯＧ膜３１の熱処理においてもキュア温度の変更によりＳＯＧ膜のストレスをコントロールする。
【００４０】
次いで、第１のＰ−ＴＥＯＳ膜３０、第１のＳＯＧ膜３１及び第２のＰ−ＴＥＯＳ膜３２の３層構造からなる第２の層間絶縁膜に第１のｖｉａホール４４を形成する。次いで、この第１のｖｉａホール４４及び第２のＰ−ＴＥＯＳ膜３２上に金属膜を成膜し、ＣＭＰ法によって第２のＰ−ＴＥＯＳ膜３２上の金属膜を除去することによって、第２のプラグ４３が形成される。その後、第２のＰ−ＴＥＯＳ膜３２及び第２のプラグ４３上に第２の配線３５を形成する。
【００４１】
その後、第２のＰ−ＴＥＯＳ膜３２及び第２の配線３５上に第３のＰ−ＴＥＯＳ膜３７を成膜する。次いで、第３のＰ−ＴＥＯＳ膜３７上に第２のＳＯＧ膜３８を形成し、その後、第２のＳＯＧ膜３８上に第４のＰ−ＴＥＯＳ膜３９を成膜する。これにより、第３のＰ−ＴＥＯＳ膜３７、第２のＳＯＧ膜３８及び第４のＰ−ＴＥＯＳ膜３９の３層構造からなる第３の層間絶縁膜を形成する。この際、第３及び第４のＰ−ＴＥＯＳ膜３７、３９を成膜する工程において、成膜条件の変更によりＰ−ＴＥＯＳ膜のストレスをコントロールする。また、第２のＳＯＧ膜３８の熱処理においてもキュア温度の変更によりＳＯＧ膜のストレスをコントロールする。
【００４２】
次いで、第３のＰ−ＴＥＯＳ膜３７、第２のＳＯＧ膜３８及び第４のＰ−ＴＥＯＳ膜３９の３層構造からなる第３の層間絶縁膜に第２のｖｉａホール３３を形成する。次いで、この第２のｖｉａホール３３及び第４のＰ−ＴＥＯＳ膜３９上に金属膜を成膜し、ＣＭＰ法によって第４のＰ−ＴＥＯＳ膜３９上の金属膜を除去することによって、第３のプラグ３４が形成される。その後、第４のＰ−ＴＥＯＳ膜３９及び第３のプラグ３４上に第３の配線４０を形成する。
【００４３】
その後、第３の配線４０及び第４のＰ−ＴＥＯＳ膜３９上に保護膜３６を形成する。このとき、保護膜３６の形成時に下層のＰ−ＴＥＯＳ膜及びＳＯＧ膜のストレスによって生じるウェハへのストレスを考慮して、保護膜３６を成膜する必要がある。多層配線構造において、予め、積層する層間絶縁膜によって生じる各膜種の膜応力を考慮し、保護膜形成の時点においてそれぞれの膜応力が相殺されるように、各膜の形成においてストレスコントロールしている。
【００４４】
以上、本発明の第４の実施形態においても第１の実施形態と同様の効果を得ることができる。つまり、第１乃至第３の実施形態より配線層の数が増えても、第１乃至第３の実施形態と同様の技術思想によってウェハ全体のストレスをコントロールすることにより、第１の実施形態と同様の効果を得ることができる。
【００４５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、第２の配線層及び第３の配線層までの多層配線構造としたが、配線構造は第３の配線層以上であっても、第２の配線層以下であっても良い。また、上記実施形態では、第１及び第２のＰ−ＴＥＯＳ膜を成膜する際にウェハに印加する高周波電源のＨＦ（高周波）を１３．５６ＭＨｚとし、対向電極に印加する低周波電源のＬＦ（低周波）を２８０ＫＨｚとし、保護膜を成膜する際にウェハに印加する高周波電源のＨＦ（高周波）を１３．５６ＭＨｚとしているが、周波数を種々変更して実施することも可能である。
【図面の簡単な説明】
【００４６】
【図１】（ａ）、（ｂ）及び（ｃ）は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）及び（ｃ）は従来の半導体装置のウェハ反り状態を説明する為の断面図。
【符号の説明】
【００４７】
２１・・・シリコン基板、２，２２・・・ＬＯＣＯＳ酸化膜、３，２３・・・ゲート絶縁膜、４，２４・・・ゲート電極、５，２５・・・サイドウォール、６，２６・・・第１のプラグ、７，２７・・・コンタクトホール、８，２８・・・第１の層間絶縁膜、９，２９・・・第１の配線、１０，３０・・・第１のＰ−ＴＥＯＳ膜、１１，３１・・・第１のＳＯＧ膜、１２，３２・・・第２のＰ−ＴＥＯＳ膜、１３，４４・・・第１のｖｉａホール、１４，４３・・・第２のプラグ、１５，３５・・・第２の配線、１６，３６・・・保護膜、３４・・・第３のプラグ、３３・・・第２のｖｉａホール、３７・・・第３のＰ−ＴＥＯＳ膜、３８・・・第２のＳＯＧ膜、３９・・・第４のＰ−ＴＥＯＳ膜、４０・・・第３の配線、１７，４１・・・ＬＤＤ領域、１８，４２・・・ソース・ドレイン領域、５０，５０ａ，５０ｃ・・・ウェハ、５１・・・膜
【図１】
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【図２】
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【図３】
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