(57)【要約】【課題】バックバイアス電圧の印加により、製造後においても特性を調整することができる受動素子を備えた半導体装置を提供する。ゲート電極から電荷蓄積層に正孔を注入する不揮発性メモリにおいて、電荷保持特性を低下させることなく、正孔注入の高効率化を実現する。【解決手段】支持基板１とＢＯＸ層２とＳＯＩ層３とからなるＳＯＩ基板の主面には、ＳＯＩ層３の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８Ｃと、ゲート電極８Ｃの両側のＳＯＩ層３に形成されたｎ＋型半導体領域１７とを含むＭＯＳバラクタＱｖが形成されている。ＭＯＳバラクタＱｖは、ゲート電極８Ｃの下部の支持基板１（ｐ型ウエル６）にバイアス電圧を印加することによって、ＳＯＩ層３とゲート絶縁膜７とゲート電極８Ｃとで形成される容量が変化するように構成されている。【選択図】図１１
2009064860.tif 000002
【特許請求の範囲】
【請求項１】
単結晶シリコンからなる支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された単結晶シリコンからなるＳＯＩ層とからなるＳＯＩ基板の主面の第１領域に完全空乏型の可変容量素子が形成された半導体装置であって、
前記可変容量素子は、前記ＳＯＩ層上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の両側の前記ＳＯＩ層に形成された第１拡散層とを含み、前記第１ゲート電極の下部の前記支持基板にバイアス電圧を印加することによって、前記ＳＯＩ層と前記第１ゲート絶縁膜と前記第１ゲート電極とで形成される容量が変化するように構成されていることを特徴とする半導体装置。
【請求項２】
前記バイアス電圧が正方向であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記可変容量素子は、前記ＳＯＩ層に反転層が形成される状態において、容量素子としての動作が行われることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記可変容量素子は、前記ＳＯＩ層に蓄積層が形成される状態において、容量素子としての動作が行われることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ＳＯＩ基板の主面の第２領域には、前記ＳＯＩ層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ＳＯＩ層に形成された第２拡散層とを含み、前記第２ゲート電極の下部の前記支持基板にバイアス電圧を印加することによって、しきい値電圧が変化するように構成された完全空乏型のＭＯＳトランジスタが形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記支持基板に印加される前記バイアス電圧は、前記ＳＯＩ基板に形成された制御回路によって最適化されることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記可変容量素子は、それぞれが複数の第１ゲート電極を備えた第１可変容量素子と第２可変容量素子とからなり、前記第１可変容量素子の複数の第１ゲート電極と前記第２可変容量素子の複数の第１ゲート電極とが互いに入れ違いに配置されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
単結晶シリコンからなる支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成された単結晶シリコンからなるＳＯＩ層とからなるＳＯＩ基板の主面の第１領域に完全空乏型の抵抗素子が形成された半導体装置であって、
前記抵抗素子は、前記ＳＯＩ層上に第１絶縁膜を介して形成された第１導電層と、第１導電層の両側の前記ＳＯＩ層に形成された第１拡散層とを含み、前記第１導電層の下部の前記支持基板にバイアス電圧を印加することによって、前記第１導電層の下部の前記ＳＯＩ層の電気抵抗が変化するように構成されていることを特徴とする半導体装置。
【請求項９】
前記バイアス電圧が正方向であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１導電層の上部には、前記第１導電層を覆うように配置された第１層配線が形成され、前記第１層配線を通じて前記抵抗素子の固定電位が供給されることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記ＳＯＩ基板の主面の第２領域には、前記ＳＯＩ層上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両側の前記ＳＯＩ層に形成された第２拡散層とを含み、前記第２ゲート電極の下部の前記支持基板にバイアス電圧を印加することによって、しきい値電圧が変化するように構成された完全空乏型のＭＯＳトランジスタが形成されていることを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記第１導電層は、フローティング状態の第１ゲート電極で構成されていることを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、無線情報通信機器などに用いられるバラクタ（可変容量素子）や抵抗素子を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
論理素子用シリコン電界効果型半導体装置は、半導体素子のたゆまざる微細化によって集積度および動作速度などの性能向上と、単一素子あたりの消費電力低減とを続けてきた。しかしながら、素子の加工寸法が５０ｎｍを下回る世代に至り、性能向上と消費電力低減の両立が困難になっている。
【０００３】
このような問題が生じている原因として、例えば、キャリアの速度飽和による動作電流の限界、ゲート酸化膜からのリーク電流の増大などがあり、これらを解決するための代表的手段として、高誘電率ゲート絶縁膜や、歪シリコンなどの高移動度チャネルが開発されている。前者は、極薄膜化したゲート絶縁膜を通じて流れるトンネルリーク電流を抑えることで、主に電子回路の待機状態における消費電力を低減するものである。また、後者は、同一の素子寸法における出力電流を増大させることにより、動作速度を向上させたり、あるいは動作速度が一定の状態において消費電力を低減させるものである。
【０００４】
これらの問題に加えて、微細化の進行に伴う新たな課題として、素子のばらつきの増大がより深刻になってきている。素子のばらつきが大きくなると、全ての回路を正常に動作させるために必要な電圧マージンを確保させる必要から、微細化と共に進めてきた電源電圧の低減が困難になる。
【０００５】
これは、単一素子あたりの消費電力の低減を困難にすることになり、微細化と共に集積度の上がった半導体チップの消費電力を増大させてしまう。さらに、素子のばらつきが大きいと、消費電力性能の悪い素子がチップ全体の消費電力を大幅に増大させてしまうことにもなる。このため、これまで可能であった、微細化によって同一面積のチップでの消費電力を変えずに回路規模や機能を増大させることが困難になってきている。
【０００６】
素子のばらつきを抑制して半導体チップの性能を飛躍的に向上することが可能な技術として、特許文献１（特開２００５−２５１７７６号公報）に示すようなシリコンオンインシュレータ（ＳＯＩ：Silicon On Insulator)技術が開示されている。この技術は、従来のＳＯＩ技術と異なり、ＳＯＩ層および埋め込み絶縁（ＢＯＸ：Buried Oxide）層を非常に薄くしたＳＯＩ基板を用いて完全空乏型ＳＯＩ（ＦＤＳＯＩ：fully-depleted Silicon-On-Insulator）素子を形成すると共に、ＢＯＸ層の裏面からバイアス電圧を印加することによって、素子のしきい値電圧を変化させることを可能とするものである。
【０００７】
上記した完全空乏型ＳＯＩ技術を用いると、例えば消費電力が大きい方にばらついたチップのバイアス電圧を素子製造後に調整して消費電力を適正値に戻すということが可能になるので、チップの歩留まりを向上させることができる。さらに、チップ内を複数の領域に分割し、各々の領域に対して独立してバイアス電圧を自動的に調整するような回路構成にしてやれば、チップ内の全てのトランジスタの特性が良く揃うので、チップの消費電力をさらに低減させることが可能になる。
【０００８】
さらに、最近の半導体集積回路チップにおいては、高性能な論理回路を搭載しつつ、同時にアナログ回路や高周波回路を同一チップ上に集積することが求められている。このような回路を構成するためには、論理回路用のトランジスタに加えて、容量素子や抵抗素子といった受動素子も同一チップ上に集積する必要がある。本発明が対象とする、上記完全空乏型ＳＯＩ技術を用いた半導体装置においても、受動素子の集積化が必要となっている。
【０００９】
受動素子のうち、バラクタ（可変容量素子）は、従来、ｐｎ接合容量を用いたダイオード型と、ＭＯＳトランジスタ構造を用いたＭＯＳ容量型とがあり、後者については、特許文献２〜４に記載がある。
【００１０】
特許文献２（特開２００５−０７２１２５号公報）は、ＳＯＩ型素子におけるＭＯＳバラクタ構造が開示されているが、基板への電圧印加は、ドレイン電圧と同電圧に固定されており、ＢＯＸ層裏面の領域には高濃度の不純物が導入されている。特許文献３（特開２００４−１４０１４８号公報）は、ＳＯＩ型ＭＯＳ容量に関するものであるが、基板電位を与えない技術が開示されている。特許文献４（特開２００３−３１８４１７号公報）は、バルク型のＭＯＳ容量にバックバイアスを印加した構造において、ＭＯＳトランジスタのピンチオフ発生電圧をバックバイアスにより制御するモードが用いられており、電圧による容量変化が急峻になる特性が開示されている。
【００１１】
また、受動素子のうち抵抗素子は、従来より、シリコン基板に不純物を拡散して形成したウエル抵抗が用いられている。ウエル抵抗については、特許文献５〜７に記述がある。特許文献５（特開２００３−１７４０９４号公報）では、ＳＯＩ層をブリーダー抵抗として動作させる際にＢＯＸ層裏面のシリコン層にも同一の電位を与えている。特許文献６（特開２００１−１４４２５４号公報）には、ＳＯＩ層のチャネル抵抗をゲート電圧で制御させる方法が開示されている。特許文献７（特開２００６−０４９７１１号公報）では、ＳＯＩ層をブリーダー抵抗として動作させる際に、ＳＯＩ層に接するゲート電極にも同一の電位を与えている。
【特許文献１】特開２００５−２５１７７６号公報
【特許文献２】特開２００５−０７２１２５号公報
【特許文献３】特開２００４−１４０１４８号公報
【特許文献４】特開２００３−３１８４１７号公報
【特許文献５】特開２００３−１７４０９４号公報
【特許文献６】特開２００１−１４４２５４号公報
【特許文献７】特開２００６−０４９７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記背景技術で示した完全空乏型ＳＯＩ素子を搭載したチップにさらに受動素子を集積させようとする場合、従来のバルク素子とは異なる基板を使用するので、従来どおりのプロセスを適用することができない。
【００１３】
すなわち、完全空乏型ＳＯＩ素子に用いられるＳＯＩ基板は、通常、ＳＯＩ層が２０ｎｍ程度以下と非常に薄いため、この部分に通常のプロセスを用いて受動素子を作製することは困難である。このため、完全空乏型ＳＯＩ用の薄膜ＳＯＩ基板を用いても問題なく受動素子として機能できるための素子構造やプロセスが必要となる。
【００１４】
本発明が対象とする、特許文献１に示したような薄いＢＯＸ層をもつ完全空乏型ＳＯＩ素子においては、薄いＳＯＩ層とＢＯＸ層とを部分的に除去してその下部にあるバルクシリコン基板を露出させることにより、この部分にバルクシリコン素子を作製することが可能である。このため、バルクシリコン基板上に作製したものと同等の性能の受動素子を作製することは、上記除去プロセスを付加する必要はあるものの、比較的容易に行うことができる。
【００１５】
しかしながら、従来のバルク型受動素子においては、あらかじめ設計された素子寸法あるいは不純物濃度に応じて、得られる素子特性が固定されており、アナログ回路の設計容易性という観点では、より広範囲に制御可能な受動素子、特に製造後に特性を微調整できる素子があることが望まれる。
【００１６】
例えば、前述したバラクタのうち、ダイオード型は、ｐｎ接合に加えたバイアス電圧を変化させることで容量を可変としているが、構造上、基板へ抜ける寄生容量が大きくなり、かつ寄生抵抗の低減も困難なため、受動素子の品質を表すＱ値を高くすることが難しい。一方、後者のＭＯＳ型は、ＭＯＳトランジスタのゲートとチャネルとの間に形成される容量を利用するものであるが、交流振幅の大きさによっては容量制御性が悪化するという問題点がある。
【００１７】
また、前述したウエル抵抗は、シリコン基板に形成されるために寄生容量が増大してＱ値が低くなること、抵抗値の制御は、不純物濃度および抵抗素子の寸法、すなわち長さと幅の比で行う必要があり、製造後に調整することができない。
【００１８】
抵抗素子は、ウエル抵抗以外にも配線層の一部に、例えば多結晶シリコン層や金属層を形成してこれを利用する方法がある。この場合、配線層内に形成するために寄生容量を小さくでき、Ｑ値も高く取れる、さらに、製造後にレーザートリミングあるいはヒューズなどの方法により抵抗値の調整が行えるという利点も有するが、これは個別のチップ毎に行う必要があり、あらかじめチップに仕込まれた回路により自動的に調整を行うなどの方法が取れないため、必然的にチップの製造コストを上昇させることになる。
【００１９】
本発明が対象とする完全空乏型ＳＯＩ素子においては、薄いＢＯＸ層を介したバックバイアス制御により、素子特性を自由に制御できるという大きな特長を有する。上記の如く、バルク領域に従来どおりの受動素子を作製することも可能ではあるが、バックバイアス制御の特性を積極的に利用することにより、受動素子の特性を製造後に外部から任意に制御することで設計が容易で製造上の利点の多い受動素子を提供することができる。
【００２０】
本発明は、このように完全空乏型ＳＯＩ素子の構造に基づいて素子特性を任意に制御でき、かつ高品質な受動素子を作製するために生み出されたものであり、詳細な内容は以下の記述で明らかにされる。
【００２１】
本発明の目的は、バックバイアス電圧の印加により、製造後においても特性を調整することができる受動素子を備えた半導体装置を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２４】
まず、本発明が対象とする完全空乏型ＳＯＩ素子（以下、ＦＤＳＯＩ素子という）の動作について説明する。
【００２５】
基板材料にはＢＯＸ層の厚さが薄い、例えば１０ｎｍ〜２０ｎｍ程度のＳＯＩ基板を用いる。ＳＯＩ型ＭＯＳトランジスタは、通常のバルクＭＯＳトランジスタと同様にソース、ドレイン、ゲート電極があり、さらに基板（ボディー）電極が形成される。バルクＭＯＳトランジスタの場合は、シリコン基板とのコンタクト部分にウエルと同一導電型で高不純物濃度の拡散層を設けて基板電極としているが、ＳＯＩ型ＭＯＳトランジスタの場合、基板電極はＳＯＩ層およびＢＯＸ層を除去して露出したＢＯＸ層の裏面の支持基板（シリコン基板）にバルクＭＯＳトランジスタと同様の拡散層を設けて基板電極とする。ちなみに、ウエルは、拡散層と同じくＢＯＸ層の裏面の支持基板内に設ける。これらの構造の詳細は特許文献１に詳しいため、ここでは省略する。
【００２６】
このようなＳＯＩ型ＭＯＳトランジスタにおいては、基板電極に印加したバックバイアス電圧によって、ＭＯＳトランジスタのしきい値電圧を任意に制御することができる。バックバイアス制御は、バルクＭＯＳトランジスタでも可能であるが、大きな相違点は、ＳＯＩ型トランジスタにおいては、バックバイアスを正に印加することが可能ということである。なお、ここで示した正方向のバイアスの意味は、ＮＭＯＳトランジスタの場合はソースに対して基板の電位が高い方向、ＰＭＯＳトランジスタの場合はこの逆、という関係を示している。
【００２７】
バルク素子においてバックバイアスを正に印加した場合、ソースと基板電極との電位差がｐｎ接合のビルトインポテンシャル（約０．６Ｖ）を超えたときにｐｎ接合が順方向となり、基板電極からソースへの電流リークが発生してバックバイアスを印加することができない。これに対し、ＦＤＳＯＩ素子では、基板電極およびウエル部分はＢＯＸ絶縁膜により完全に分離されているので、ＢＯＸ絶縁耐圧を超えない限りは任意のバイアス電圧を印加することが可能である。なお、ＢＯＸ絶縁耐圧は、ＢＯＸ層の厚さが１０ｎｍと薄い場合においても１０Ｖ程度は確保できるため、特に問題になることはない。
【００２８】
このように、バックバイアスを正に印加したときのデバイス動作上の特徴は、ＢＯＸ層の裏面の領域が空乏化することである。このため、ＳＯＩ層から支持基板に抜ける寄生容量が大幅に低減することになる。従って、支持基板側を空乏化させたモードでＭＯＳバラクタなどの受動素子を動作させて交流電流を流してやると、Ｑ値が高くなり、損失を低減することができる。
【００２９】
なお、前記特許文献２においては、支持基板側の不純物濃度が高いために、実用的なバックバイアス電圧の範囲内で空乏化が生じることがないので、ＳＯＩ層のチャネル部分から支持基板への寄生容量が大きくなり、バラクタの動作特性を可変にすることができない。特許文献３においても動作特性は固定となる。特許文献４においてはバルク型であるために、しきい値電圧の高くなる負側へのバックバイアス印加となり、寄生容量の低減は難しい。また、ピンチオフ特性による容量可変であるために、容量可変特性が急峻になり、制御が難しい。
【００３０】
次に、ＳＯＩ型ＭＯＳバラクタの動作を以下に説明する。ＳＯＩ型ＭＯＳトランジスタと同様、Ｎ型、Ｐ型のいずれを構成することも可能であり、それぞれ反転型と蓄積型が構成できる。ソース、ドレイン、基板（順にＳ、Ｄ、Ｂと略記）およびチャネルの不純物導電型を表１に示す。また、上記の各構成に対応する容量特性を図１に示す。
【００３１】
【表１】
2009064860.tif 000003
【００３２】
図１に示したように、バックバイアス電圧Ｖｂｇにより容量が変化するポイントを連続的に変化させることができる。このため、交流振幅の異なる種々の回路に適用する場合においても、それに合わせて最適な容量可変曲線を取るようにバックバイアス電圧Ｖｂｇを調整してやることができる。
【００３３】
また、ＭＯＳトランジスタの製造工程では種々の製造ばらつきによって特性が変動するが、ＳＯＩ型ＭＯＳバラクタの場合は、製造ばらつきが生じても、製造後にバックバイアス電圧の設定点を調整することによって、特性を一定に保つことができる。
【００３４】
また、上記バックバイアス電圧の設定点は完全自動で行うことができる、すなわち、受動素子を校正する回路ブロック内に動作特性、例えば周波数をモニタする回路を設けておき、このモニタ値に応じて自動的に特性を所望の値になるようなフィードバック型のバイアス電圧発生回路を設けておけばよい。このような回路は小規模のものであっても問題はなく、アナログ回路全体の占有面積に比べて極く僅かな面積増加に留まるのが通例である。特に、アナログ回路の周波数帯域あるいは変調モードなどが複数あるような場合には、各周波数帯域あるいはモードに応じて自動的にバイアス電圧を切り替え、同一の回路でマルチバンド、マルチモードなどに対応させることもできる。上記バイアス調整は、勿論、製造後にフューズなどを用いて外部からの調整を行うことも可能である。
【００３５】
次に、ＳＯＩ型抵抗素子の動作を説明する。ＳＯＩ層に適度な不純物を導入することで導電型と抵抗率を調整し、寸法比（抵抗体の長さＬと幅Ｗの比）を調整すること、および電極部分に同一導電型で高濃度不純物の拡散層を設けることなどは、通常のウエル抵抗の場合と同様である。
【００３６】
本発明の抵抗素子の従来との相違点は、ＳＯＩ構造であって、薄いＢＯＸ層の裏面の支持基板に適度な不純物を導入し、かつこの部分に可変のバックバイアスを印加することである。特に、前述の通り、正側にバックバイアスを印加してやると、支持基板が空乏化するために寄生容量が大幅に低減してＱ値が向上する。また、ＳＯＩ層の表面側には通常のＭＯＳトランジスタではゲート電極が配置されるが、本発明の素子の場合は、ゲート電極が配置される場合と配置されない場合の両方が可能になる。
【００３７】
まず、ゲート電極が配置される場合、上記拡散層は、ＭＯＳトランジスタの拡散層形成と同様にセルフアラインプロセスにより形成することができる。ゲート電極をグランド、Ｖｄｄあるいは任意の電圧源に接続してやることで、抵抗値も任意に変化させることができる。しかしこの場合は、ＳＯＩ層からゲート電極に対して交流的には接地されていることになるため、ゲート容量分が大きな寄生容量として見えてしまう。
【００３８】
これを低減するためにはゲート酸化膜厚を厚くすればよいが、極薄ＳＯＩ層上のゲート絶縁膜は、論理コアＭＯＳトランジスタ用として用意されるのが通常であるため、また、ＳＯＩ層を酸化してゲート絶縁膜とする必要上、むやみに厚くすることはできないし、工程を複雑化させてしまう。これよりも簡単な方法は、ゲート電極をフローティングとすることである。こうすることにより、ＳＯＩ層から見たときのゲート電極は、寄生容量としては見えなくなる。
【００３９】
抵抗値の調整はフロントゲートではなく、バックバイアス電圧によって行う。この場合、バックバイアス電圧を正側に印加してやると、ＳＯＩ層のチャネルの抵抗値はより低くなる方向に変化し、かつ支持基板側は空乏化するため、Ｑ値が高くできる。このとき、チャネルの抵抗率は低い方向に変化するために、素子の占有面積も小さくすることができる。抵抗値の微調整は、製造後であっても、バックバイアス電圧の調整によって行うことができる。なお、ＳＯＩ層のチャネルの抵抗変化は、バックゲートにより制御されるノーマリオン型のＭＯＳトランジスタと考えれば容易に理解できる。
【００４０】
もう一つの方法は、フロントゲートを設けない方法である。この場合、拡散層の形成はセルフアラインプロセスを用いることができないが、ＣＭＯＳ素子の製造プロセスにおいては、ＮＭＯＳとＰＭＯＳの拡散層を別々に形成するためにマスクを使用する。このとき、抵抗素子のうち、拡散層以外の部分をマスクで覆っておけば、拡散層形成用の高濃度不純物が形成されることがなく、マスクの設計変更のみで工程数を上記セルフアラインプロセスより増やさずに製造することができる。この方法においても、前記のバックバイアス印加方法は、全く同様に行うことができる。
【００４１】
上記のように、フロントゲートによる電位固定がない抵抗素子の場合、外部からの誘導電界などによりＳＯＩ層表面のポテンシャルが変動して抵抗値が変化する可能性がある。これを防止するためには、例えば第１配線層などを抵抗素子を覆うように設計して固定電位を与えるようにすればよい。
【００４２】
前述した特許文献５や特許文献７では、フロントゲートやＳＯＩ層裏面を固定電位として同様の効果を得ているが、この場合は、電位固定用の電極が交流電流経路と近接していることから寄生容量が大きくなり、Ｑ値が低下してしまう懸念がある。本発明においては、ＳＯＩ層裏面の空乏化、フロントゲート排除あるいは非接地によって寄生容量を低減し、かつ、寄生容量に大きな影響を与えない第１配線層以上の高さにある、抵抗素子から離れた部分にシールディング層を設けることで、同様の効果が得られる。
【００４３】
使用する基板は、次に述べるような仕様のものを用いることが望ましい。まず、ＳＯＩ層の厚さは、同時に論理回路用のＳＯＩ型ＭＯＳトランジスタを作製するために、概ね２００ｎｍ以下のものを用いることが望ましい。ＳＯＩ型ＭＯＳトランジスタの場合は、必要なゲート長に応じてトランジスタの仕上がり状態での膜厚が最適値になるように、ＳＯＩ層を犠牲酸化するなどの方法で調整する。目安としては、ゲート長の半分以下ないしは３分の１以下程度の膜厚にすることが望ましい。
【００４４】
なお、ＬＳＩの全領域に対してこのような膜厚にする必要はなく、例えばバラクタないしは抵抗素子の部分については上記のような膜厚制限はなく、必要なＱ値、抵抗値、容量値などに応じて適宜必要な膜厚に設定すればよい。但し、各領域で膜厚が異なることは製造工程の複雑化につながるため、膜厚を共通化することがより望ましいことは言うまでもない。ＳＯＩ層の不純物濃度は、通常１０１５／ｃｍ３台程度の低濃度とし、必要に応じてイオン注入により濃度調整を行う。
【００４５】
次に、ＢＯＸ層の厚さは、バックバイアスによる制御を容易にするために、５ｎｍ以上、５０ｎｍ以下程度にすることが望ましい。
【００４６】
支持基板の不純物濃度は任意であるが、通常は上記ＳＯＩ層と同様、低濃度にしておき、必要に応じてＢＯＸ層の裏面に対してイオン注入などの方法により適切な量の不純物を導入すればよい。特に、ＢＯＸ層の裏面のバックバイアスを正バイアスにして空乏化させる場合は、この部分の不純物濃度を低濃度（目安としては、１０１９／ｃｍ３程度以下）にしておくことが望ましい。表１において、Ｎ反転およびＮ蓄積の場合に支持基板１がＮ型あることが望ましく、Ｐ反転およびＰ蓄積の場合に支持基板１がＰ型であることが望ましい。一方、論理回路用ＭＯＳトランジスタの形成領域においては、短チャネル特性の確保のために、１０１７／ｃｍ３程度以上、１０１９／ｃｍ３程度以下の範囲にすることが良好である。また、高周波回路を混載する場合においては、支持基板の不純物濃度をさらに低濃度、目安としてはシリコンの抵抗率にして１０００Ωｃｍ程度になるような、いわゆる高抵抗シリコン基板を支持基板として用いると、高周波信号損失が減少して好適である。
【００４７】
基板の面方位は、通常のシリコンデバイスにおけると同様、（１００）面を表面にしたＳＯＩ基板を用いるのが通例であるが、ＰＭＯＳトランジスタの性能を向上するために（１１０）面を用いることも可能であるし、（１００）面と（１１０）面とが混在したハイブリッド面方位基板を用いることも可能である。本発明で対象とする受動素子においては、結晶面方位に対する制限はなく、他の要請により設定された面方位に応じて適度な容量特性あるいは抵抗特性となるように、適宜、不純物濃度、膜厚、素子寸法比などを調整すればよい。
【００４８】
また、各素子の形成される方向、すなわち素子において電流の流れる方向と、素子を形成する結晶（ＳＯＩ層）の面内結晶方位は、上記結晶面方位によって適宜最適な方向に設定されることになるが、これに関しても、上記面方位に関することと同様、本受動素子に対して制限事項が生じることはなく、所望の特性になるように、不純物濃度など、上記と同様のパラメータを適宜調整してやればよい。
【００４９】
また、短チャネル論理素子の性能を向上させる目的で、シリコン結晶あるいはＳＯＩ層に歪を印加する技術がしばしば用いられるが、これも本受動素子の動作に対して制限を与えるものではない。すなわち、受動素子の特性は、同時に作製される論理回路用ＭＯＳトランジスタの特性に対する要請に応じて、上記と同様に適宜パラメータを調整してやればよい。
【発明の効果】
【００５０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５１】
本発明によれば、バックバイアスにより、特性を自由に調整可能な、特に、製造後においても自動的に調整可能なバラクタや抵抗素子のような受動素子をＳＯＩ型ＭＯＳトランジスタと共通したプロセスで製造することができる。
【００５２】
また、バックバイアス電圧を正方向に印加することにより、寄生容量が小さく、Ｑ値の大きい受動素子を提供することができる。
【００５３】
これにより、高性能、かつ低電力の論理回路が形成される半導体基板に高性能アナログ回路、高周波回路を容易に混載することが可能となるので、高性能、かつ低消費電力の情報通信端末などを提供することが可能となる。
【発明を実施するための最良の形態】
【００５４】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００５５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００５６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に以下の実施の形態において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
【００５７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面は模式的なものであり、厚みと平面寸法との関係や、各層の厚みの比率などは、以下の説明を参酌して判断すべきものである。
【００５８】
また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧等を実施の形態のように特定するものではない。
【００５９】
（実施の形態１）
本発明の実施の形態１による半導体装置の製造方法を図２〜図１１を用いて工程順に説明する。各図の符号Ａ〜Ｄで示す領域はＦＤＳＯＩ素子形成領域であり、このうち、領域（Ａ）はＮＭＯＳトランジスタ形成領域、領域（Ｂ）はＰＭＯＳトランジスタ形成領域、領域（Ｃ）はＭＯＳバラクタ形成領域、領域（Ｄ）は抵抗素子形成領域をそれぞれ示している。また、領域（Ｅ）はバルク素子形成領域を示しているが、説明を簡単にするために、バルクＮＭＯＳトランジスタのみを図示および説明し、他の素子の図示および説明は省略する。
【００６０】
まず、図２に示すような支持基板１とＢＯＸ層２とＳＯＩ層３とからなるＳＯＩ基板を用意する。支持基板１は、面方位が（１００）、抵抗率が５Ωｃｍ程度のｐ型単結晶シリコンからなる。ＳＯＩ層３は、面方位が（１００）、オリエンテーションフラットまたはノッチと平行な方向の結晶方位が＜１１０＞、厚さが３０ｎｍのｐ型単結晶シリコンからなる。ＢＯＸ層２は、厚さが１０ｎｍの酸化シリコン膜からなる。
【００６１】
次に、図３に示すように、公知のＳＴＩ(Shallow Trench Isolation)を技術を用いて、ＳＯＩ層３の表面から支持基板１に達する深さ３００ｎｍ程度の素子分離溝４を形成する。
【００６２】
次に、図４に示すように、領域（Ｅ）のＳＯＩ層３とＢＯＸ層２をドライエッチングおよびウェットエッチングすることによって、支持基板１の表面を露出させる。このとき、ＦＤＳＯＩ素子形成領域においても、ウエルとコンタクトを取る領域のＳＯＩ層３とＢＯＸ層２を除去し、支持基板１の表面を露出させる。露出した支持基板１の表面は、ＢＯＸ層２と支持基板１との貼り合わせ界面であるため、必要に応じて犠牲酸化などを行い、表面層の一部を除去する。
【００６３】
次に、図５に示すように、不純物のイオン注入と、不純物を活性化するための急速熱処理とを行うことにより、支持基板１にｎ型ウエル５およびｐ型ウエル６を形成する。領域（Ａ）のｐ型ウエル６および領域（Ｂ）のｎ型ウエル５は、不純物濃度が１０１８／ｃｍ３程度となるように調整する。また、領域（Ｃ）のｐ型ウエル６および領域（Ｄ）のｎ型ウエル５は、不純物濃度が１０１７／ｃｍ３程度となるように調整する。領域（Ｅ）のｐ型ウエル６は、この領域に形成される素子の特性に応じて最適な不純物濃度に調整する。
【００６４】
次に、図６に示すように、領域（Ａ〜Ｄ）のＳＯＩ層３の表面と、領域（Ｅ）の支持基板１の表面とを熱酸化して膜厚２ｎｍ程度のゲート絶縁膜７を形成した後、ゲート絶縁膜７上にＣＶＤ法で多結晶シリコン膜８を堆積し、さらに、多結晶シリコン膜８上にＣＶＤ法でゲート保護用の酸化シリコン膜９を堆積する。
【００６５】
次に、図７に示すように、酸化シリコン膜９、多結晶シリコン膜８およびゲート絶縁膜７をドライエッチングすることにより、領域（Ａ）にＮＭＯＳトランジスタのゲート電極８Ａを形成し、領域（Ｂ）にＰＭＯＳトランジスタのゲート電極８Ｂを形成する。また、領域（Ｃ）にＭＯＳバラクタのゲート電極８Ｃを形成し、領域（Ｅ）にバルクＮＭＯＳトランジスタのゲート電極８Ｅを形成する。このとき、本実施の形態では、領域（Ｅ）に多結晶シリコン膜８を残さないが、領域（Ｅ）に多結晶シリコン膜８を残し、この多結晶シリコン膜８で抵抗素子を形成することもできる。
【００６６】
次に、図８に示すように、ゲート電極８Ａ〜８Ｃのそれぞれの両側のＳＯＩ層３と、ゲート電極８Ｅの両側の支持基板１（ｐ型ウエル６）とに不純物をイオン注入することにより、ｎ−型半導体領域１０、１２、１３およびｐ−型半導体領域１１を形成する。
【００６７】
次に、図９に示すように、ＣＶＤ法で堆積した酸化シリコン膜をドライエッチングしてゲート電極８Ａ、８Ｂ、８Ｃ、８Ｅのそれぞれの側壁にサイドウォールスペーサ１４を形成する。続いて、ｎ−型半導体領域１０、１２、１３およびｐ−型半導体領域１１のそれぞれの表面にシリコンエピタキシャル層２１を成長させる。このとき同時に、ウエル（ｎ型ウエル５、ｐ型ウエル６）とコンタクトを取る領域の支持基板１の表面にもシリコンエピタキシャル層２１を成長させる。
【００６８】
次に、図１０に示すように、ゲート電極８Ａ〜８Ｃ、８Ｅおよびシリコンエピタキシャル層２１に不純物をイオン注入する。このイオン注入は、シリコンエピタキシャル層２１に注入された不純物がその下部のＳＯＩ層３またはウエルに達するようなエネルギーで行う。また、領域（Ｃ）のシリコンエピタキシャル層２１は、電極形成領域以外の領域をフォトレジスト膜で覆っておき、電極形成領域のみに不純物をイオン注入する。
【００６９】
これにより、領域（Ａ）には、ＮＭＯＳトランジスタのソース、ドレインを構成するｎ＋型半導体領域１５が形成されると共に、ｎ＋型半導体領域１５の上部にｎ型エピタキシャル層２１ｎが形成される。また、領域（Ａ）のｐ型ウエル６の一部には、基板電極となるｐ＋型半導体領域２０が形成されると共に、ｐ＋型半導体領域２０の上部にｐ型エピタキシャル層２１ｐが形成される。
【００７０】
領域（Ｂ）には、ＰＭＯＳトランジスタのソース、ドレインを構成するｐ＋型半導体領域１６が形成されると共に、ｐ＋型半導体領域１６の上部にｐ型エピタキシャル層２１ｐが形成される。また、領域（Ｂ）のｎ型ウエル５の一部には、基板電極となるｎ＋型半導体領域１９が形成されると共に、ｎ＋型半導体領域１９の上部にｎ型エピタキシャル層２１ｎが形成される。
【００７１】
領域（Ｃ）には、ＭＯＳバラクタのソース、ドレインを構成するｎ＋型半導体領域１７が形成されると共に、ｎ＋型半導体領域１７の上部にｎ型エピタキシャル層２１ｎが形成される。また、領域（Ｃ）のｐ型ウエル６の一部には、基板電極となるｐ＋型半導体領域２０が形成されると共に、ｐ＋型半導体領域２０の上部にｐ型エピタキシャル層２１ｐが形成される。
【００７２】
領域（Ｄ）のシリコンエピタキシャル層２１の一部には、抵抗素子の電極となる一対のｎ型エピタキシャル層２１ｎが形成される。また、領域（Ｄ）のｎ型ウエル５の一部には、基板電極となるｎ＋型半導体領域１９が形成されると共に、ｎ＋型半導体領域１９の上部にｎ型エピタキシャル層２１ｎが形成される。
【００７３】
領域（Ｅ）には、バルクＮＭＯＳトランジスタのソース、ドレインを構成するｎ＋型半導体領域１８が形成されると共に、ｎ＋型半導体領域１８の上部にｎ型エピタキシャル層２１ｎが形成される。また、領域（Ｅ）のｐ型ウエル６の一部には、基板電極となるｐ＋型半導体領域２０が形成されると共に、ｐ＋型半導体領域２０の上部にｐ型エピタキシャル層２１ｐが形成される。
【００７４】
図示はしないが、この後、公知のシリサイド化技術を用いてｎ型エピタキシャル層２１ｎの表面とｐ型エピタキシャル層２１ｐの表面にシリサイド層を形成する。シリサイド層は、ＮｉシリサイドあるいはＣｏシリサイドなどで構成する。
【００７５】
ここまでの工程により、領域（Ａ）にＳＯＩ型のＮＭＯＳトランジスタＱｎが形成され、領域（Ｂ）にＳＯＩ型のＰＭＯＳトランジスタＱｐが形成される。また、領域（Ｃ）にＳＯＩ型のＭＯＳバラクタＱｖが形成され、領域（Ｄ）にＳＯＩ型の抵抗素子Ｒが形成される。さらに、領域（Ｅ）にバルクＮＭＯＳトランジスタＢＱｎが形成される。
【００７６】
次に、図１１に示すように、ＣＶＤ法を用いて酸化シリコン膜からなる層間絶縁膜２３を堆積した後、層間絶縁膜２３をドライエッチングすることにより、ｎ型エピタキシャル層２１ｎの表面を露出するコンタクトホール２４と、ｐ型エピタキシャル層２１ｐの表面を露出するコンタクトホール２５とを形成する。
【００７７】
続いて、コンタクトホール２４、２５の内部にＷ膜などからなるプラグ２６を形成した後、層間絶縁膜２３の上部にＡｌ合金膜などからなる第１層配線２７〜４２を形成する。領域（Ｄ）の抵抗素子Ｒを覆う第１層配線３８は、外部からの誘導電界などに起因する抵抗値の変動を防止するシールディング層として機能する。その後の配線形成工程は、公知の技術と同一であるため、図示および説明は省略する。
【００７８】
本実施の形態では、シリコンエピタキシャル層２１を用いて抵抗素子Ｒを形成したが、ゲート電極８Ａ〜８Ｃ、８Ｅの材料である多結晶シリコン膜を用いて抵抗素子を形成することもできる。この場合の抵抗素子は、ＭＯＳバラクタと同じく、ゲート電極を備えた構造になっているが、このゲート電極は、いかなる配線層とも接続せずにオープン状態とする。
【００７９】
本実施の形態では、ゲート電極８Ａ〜８Ｃ、８Ｅを多結晶シリコン膜で形成したが、多結晶シリコン膜を完全にシリサイド化した、いわゆるフルシリサイドゲート電極とすることもできる。また、例えばＴｉＮ膜などの金属材料でゲート電極を形成することを妨げるものではない。すなわち、論理回路用ＭＯＳトランジスタを形成するプロセスを利用して同時に受動素子を形成することができる。
【００８０】
このように、本実施の形態によれば、論理回路用ＭＯＳトランジスタを形成するプロセスと同じマスク枚数で、かつ同等の製造工程数によりＭＯＳバラクタおよび抵抗素子を作製することができる。また、このとき、ＣＭＯＳトランジスタの製造プロセスと同様、チャネルに相当する部分の導電型と、ソース、ドレインに相当する部分の導電型をそれぞれ所望の極性に変えてやることにより、所望の特性を得ることができる。次に、このようにして作製された受動素子の特性について、以下の実施の形態で詳細に説明する。
【００８１】
（実施の形態２）
本実施の形態では、前記実施の形態１で製造したＭＯＳバラクタＱｖの電気特性について説明する。このＭＯＳバラクタは、前記表１に示した組合せのうち、Ｎチャネル反転型の構成になっている。すなわち、ｐ型ウエル６には１０１７／ｃｍ３台のｐ型不純物（ホウ素）がドーピングされており、ＳＯＩ層３の不純物濃度は、１０１６／ｃｍ３台に抑えてある。ｎ＋型半導体領域（ソース、ドレイン）１７には１０２０／ｃｍ３程度のｎ型不純物（例えば砒素）がドーピングされており、支持基板１（ｐ型ウエル６）とのコンタクト部分（ｐ＋型半導体領域２０）には１０２０／ｃｍ３程度のｐ型不純物（ホウ素）がドーピングされている。ゲート絶縁膜７の厚さは２ｎｍであり、ＢＯＸ層２の厚さは１０ｎｍである。また、素子形成後のＳＯＩ層３の膜厚は１５ｎｍである。
【００８２】
上記の条件で作製されたＭＯＳバラクタＱｖの容量特性を図１２に示す。これは、図１で示したところのｎチャネル反転型の特性となる。図の横軸は、フロントゲートの電圧Ｖｇであり、縦軸は、面積あたりに換算した容量である。図には３本の曲線が示されているが、それぞれバックバイアス電圧が１．２Ｖ、０Ｖ、−１．２Ｖの場合に対応している。
【００８３】
バックバイアスを負に印加すると、容量が立ち上がるゲート電圧が上昇し、カーブがより急峻になる。反対に、バックバイアスを正に印加すると、より低いフロントゲート電圧で容量が立ち上がり、かつ立ち上がり曲線が緩やかになる。いずれのバックバイアス電圧においても、容量変化曲線はスムーズなため、可変容量としては使い易い特性になっている。
【００８４】
ＭＯＳバラクタＱｖは、ＣＭＯＳ製造プロセスによって作製されるので、逆極性を持つＭＯＳバラクタを同時に作製することができる。例えば上記と同一濃度（１０１７／ｃｍ３台）のｎ型不純物（例えばリン）をドーピングしてｎ型ウエルを形成し、このｎ型ウエルの上部のＳＯＩ層３に上記と同一濃度（１０２０／ｃｍ３程度）のホウ素をドーピングしてソース、ドレインを形成し、支持基板１とのコンタクト部分に上記と同一濃度（１０２０／ｃｍ３程度）のリンをドーピングしてｎ＋型半導体領域を形成した場合、図１３に示すようなＰチャネル反転型の特性が得られた。これは、丁度図１２に示したものの正負が完全に逆になった特性となっている。
【００８５】
また、上記と同一濃度のホウ素をドーピングしてｐ型ウエルを形成し、このｐ型ウエルの上部のＳＯＩ層３に上記と同一濃度のホウ素をドーピングしてソース、ドレインを形成し、支持基板１とのコンタクト部分に上記と同一濃度のリンをドーピングした場合、図１４に示すようなＰチャネル蓄積型の特性が得られた。
【００８６】
さらに、上記と同一濃度のリンをドーピングしてｎ型ウエルを形成し、このｎ型ウエルの上部のＳＯＩ層３に上記と同一濃度のリンをドーピングしてソース、ドレインを形成し、支持基板１とのコンタクト部分に上記と同一濃度のリンをドーピングした場合、図１５に示すようなＮチャネル蓄積型の特性が得られた。
【００８７】
また、上記いずれの場合においても、バックバイアス電圧が正方向（これはｎチャネルに対してはＶｂｇ＝１．２Ｖの場合に相当し、ｐチャネルに対してはＶｂｇ＝−１．２Ｖの場合に相当する）に印加すると、ＢＯＸ層２の裏面の支持基板１に空乏層が広がるため、バックバイアスを０から負方向に印加した場合、あるいはまた、同一の不純物濃度構成によって作製されるバルク型のＭＯＳバラクタに０から負方向への同様のバイアスを印加した場合に比べて、およそ１／３から１／５程度に寄生容量が低減した。
【００８８】
（実施の形態３）
本実施の形態では、前記実施の形態１で製造したＭＯＳバラクタＱｖを差動型とした場合の素子レイアウトと、これを用いた電圧制御発振回路について説明する。
【００８９】
まず、ＭＯＳバラクタＱｖを差動型とした電圧制御発振回路を図１６に示す。この電圧制御発振回路は、２個のＮＭＯＳトランジスタＱｎと、２個のＭＯＳバラクタＱｖと、２個のインダクタ（Ｃ）とで構成されており、ＮＭＯＳトランジスタＱｎとＭＯＳバラクタＱｖは、前記実施の形態１で製造したものである。また、素子作製の条件は、前記実施の形態２で示したものと同一である。この条件でＦＤＳＯＩ素子を動作されるために、電源電圧Ｖｄｄは１．２Ｖとなっている。この電圧でＮＭＯＳトランジスタＱｎとＭＯＳバラクタＱｖは、いずれも問題なく動作した。
【００９０】
図１６に示す電圧制御発振回路においては、２個のＮＭＯＳトランジスタＱｎと、２個のＭＯＳバラクタＱｖとがそれぞれ対になっている。特に、対になった２個のＭＯＳバラクタＱｖが差動動作をするために、互いのゲート電極を入れ違いにフィンガー状に形成すると、Ｑ値がより一層高くなり、良好な特性が得られる。
【００９１】
このような差動動作に適したＭＯＳバラクタの平面レイアウトを図１７に示す。また、図１７のＡ−Ａ線に沿った断面構造を図１８に示す。図中の符号４３は第２層目の層間絶縁膜、４５はバックバイアス電圧を給電するための第２層配線、４６はゲート電極Ｖｇを給電するための第２層配線である。
【００９２】
ＭＯＳバラクタのアクティブ領域は横一線に配置されており、アクティブ領域の両端にはバックバイアス電圧Ｖｂｇを印加するためのｐ＋型半導体領域２０が形成されている。アクティブ領域には、２種類のゲートフィンガーが（この図では計４本入れ違いに）配置されている。フィンガーに挟まれた領域は、トランジスタでいえばソース、ドレインに対応する部分であり、ここにはｎ＋型半導体領域１７が形成されている。本発明のＳＯＩ型ＭＯＳバラクタの場合、ｎ＋型半導体領域１７は、一定電圧の電圧源に接続されることが通例であり、本実施の形態では０Ｖの電圧が印加されている。コントロール電圧ＶＣＯは、２つのバックバイアス端子（ｐ＋型半導体領域２０）に印加される。
【００９３】
本実施の形態に示した回路の動作特性は、バックバイアス電圧Ｖｂｇが０Ｖの場合には通常のバルク型とほぼ同等な特性であり、既存の回路をそのまま置き換えることができた。さらに、回路定数を調整してバックバイアス電圧Ｖｂｇを正方向（中心値としては＋０．５Ｖ）になるようにしてやると、バラクタの寄生抵抗が１／３程度まで減少する結果、コントロール電圧ＶＣＯの周波数調整レンジをおよそ２０％広げることができた。さらにまた、バックバイアス電圧Ｖｂｇを同じく正方向に＋０．２Ｖから＋１．２Ｖの範囲で可変するようにしてやると、周波数調整レンジがさらに広がり、従来のバラクタを使用した同一構成のコントロール電圧ＶＣＯに比べて６０％向上させることができた。
【００９４】
（実施の形態４）
本実施の形態では、前記実施の形態１で製造した抵抗素子Ｒの電気特性について説明する。ＳＯＩ層３の厚さ、ＢＯＸ層２の厚さなどについては、実施の形態２に示したものと同一である。支持基板１に形成されたウエルの不純物濃度と導電型も同じである。支持基板１とのコンタクト部分に形成されたｐ＋型半導体領域（ソース、ドレイン）１６には、１０２０／ｃｍ３程度のホウ素がドーピングされている。ＭＯＳトランジスタで言えばチャネルに相当する部分のＳＯＩ層３には、低濃度（１０１７／ｃｍ３程度）のリンがドーピングされている。
【００９５】
実施の形態１で製造した抵抗素子Ｒにはゲート電極がないが、この状態でもノーマリーオン型のＮＭＯＳトランジスタにゲート電圧０Ｖを印加したのと同様の抵抗特性を示すことになる。ＳＯＩ層３のソース、ドレインに相当する部分には、実施の形態２に示したものと同じ濃度の砒素がドーピングされている。また、実施の形態１にも示したが、チャネル表面電位を安定化するために、抵抗素子Ｒの上部にはシールディング層として機能する第一層配線３８が形成されている。チャネル表面と第一層配線３８とを隔てている層間絶縁膜２３の厚さは４００ｎｍであり、寄生容量はゲート電極を設けてこれを交流的に接地する場合に比べると格段に小さい。
【００９６】
上記のように構成された抵抗素子の特性を図１９に示す。図の横軸はバックバイアス電圧Ｖｂｇである。この図は、ＭＯＳトランジスタで言えばゲート長に相当するところの拡散層間の距離が１μｍの場合であり、チャネル幅で規格化した抵抗値（Ωμｍ）になっている。
【００９７】
図に示されるように、バックバイアス電圧を−１．２Ｖから１．２Ｖまで変化させたときに、抵抗値は直線的に３０％程度変化させることができた。バックバイアス電圧は、ＢＯＸ層２を構成する酸化シリコン膜の耐圧以内であれば、さらに大きくすることが可能なので、これより数倍の抵抗変化も可能である。
【００９８】
抵抗素子Ｒは、ＣＭＯＳ製造プロセスによって作製されるので、逆極性を持つ抵抗素子を同時に作製することができる。例えば上記と同一濃度のホウ素をドーピングしてｐ型ウエルを形成し、このｐ型ウエルの上部のＳＯＩ層３に上記と同一濃度のホウ素をドーピングしてソース、ドレインを形成し、支持基板１とのコンタクト部分に上記と同一濃度のリンをドーピングして抵抗素子を形成した場合、図１９に示した特性と同等の抵抗変化特性が得られた。但し、ｎ型シリコンよりもｐ型シリコンの方が移動度が低いため、同一の不純物濃度で抵抗素子を形成した場合、抵抗値は図１９に示した場合と比べて約２倍に増加した。
【００９９】
また、上記いずれの場合においても、バックバイアス電圧が正方向（これは、ｎチャネルに対してはＶｂｇがプラスの場合、ｐチャネルに対してはＶｂｇがマイナスの場合に相当する）に印加すると、ＢＯＸ層２の裏面の支持基板１に空乏層が広がるため、バックバイアスを０から負方向に印加した場合、あるいはまた、同一の不純物濃度構成によって作製されるバルク型の抵抗素子（この場合は、通常基板バイアスは印加しない）場合に比べて、およそ１／３から１／５程度に寄生容量が低減した。
【０１００】
（実施の形態５）
本実施の形態では、実施の形態２に示すようなバックバイアス依存性を持つＭＯＳバラクタや、実施の形態４に示すようなバックバイアス依存性を持つ抵抗素子を含む回路の動作特性を、同じチップ上に組み込んだ制御ロジックを用いて制御する方法を説明する。
【０１０１】
回路例を図２０に示す。この回路においては、しきい値可変ＭＯＳ（ここではゼロゲートバイアスとしている）と電流センス抵抗とが配置されており、チップ毎ないしはチップ内の各領域によりばらつきのあるＭＯＳトランジスタ、バラクタ、可変抵抗の特性を電流センス抵抗からの出力電圧をバイアス発生回路を通してしきい値可変ＭＯＳのバックバイアス端子にフィードバックをかけるようにする。バラクタないしは可変抵抗素子のバックバイアス依存性としきい値可変ＭＯＳのバックバイアス依存性の相互関係は、あらかじめ校正されている。
【０１０２】
ＶＣＯなど、被制御回路の特性をその回路の動作モード（例えば発振周波数）を所定の値にするために、制御ロジック回路からしかるべき出力をバイアス発生回路に入力してやれば、その入力値に応じて被制御回路内のバラクタなどの受動素子が所望の特性になるようにフィードバック制御される。このような制御系を設けることで、被制御回路の特性を任意に制御しつつ、チップ間ないしはチップ内の特性ばらつきも抑えることができる。
【０１０３】
実際に、論理回路用ＭＯＳトランジスタのしきい値電圧ばらつきの標準偏差が３０ｍＶのプロセスを用いたとき、上記フィードバック制御回路を設けない場合には、全チップのうち２０％が規格外になるような設計の回路を製作した場合でも、上記フィードバック制御回路を設けることにより、全チップが規格内に入った。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更が可能であることはいうまでもない。
【産業上の利用可能性】
【０１０５】
本発明は、無線情報通信機器などに用いられるバラクタや抵抗素子を備えた半導体装置に適用することができる。
【図面の簡単な説明】
【０１０６】
【図１】本発明のバラクタの容量特性を示すグラフである。
【図２】本発明の半導体装置の製造方法を示すＳＯＩ基板の要部断面図である。
【図３】図２に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図４】図３に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図５】図４に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図６】図５に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図７】図６に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図８】図７に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図９】図８に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図１０】図９に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図１１】図１０に続く製造方法を示すＳＯＩ基板の要部断面図である。
【図１２】本発明のＭＯＳバラクタの容量特性を示すグラフである。
【図１３】本発明のＭＯＳバラクタの容量特性を示すグラフである。
【図１４】本発明のＭＯＳバラクタの容量特性を示すグラフである。
【図１５】本発明のＭＯＳバラクタの容量特性を示すグラフである。
【図１６】本発明のＭＯＳバラクタを差動型とした電圧制御発振回路図である。
【図１７】本発明のＭＯＳバラクタを差動型として用いる場合の好ましい平面レイアウト図である。
【図１８】図１７のＡ−Ａ線に沿った断面図である。
【図１９】本発明の抵抗素子の特性を示すグラフである。
【図２０】本発明のＭＯＳバラクタと抵抗素子とを含む回路の動作特性を制御する方法を説明する回路図である。
【符号の説明】
【０１０７】
１  支持基板
２  ＢＯＸ層
３  ＳＯＩ層
４  素子分離溝
５  ｎ型ウエル
６  ｐ型ウエル
７  ゲート絶縁膜
８  多結晶シリコン膜
８Ａ、８Ｂ、８Ｃ、８Ｅ  ゲート電極
９  酸化シリコン膜
１０、１２、１３  ｎ−型半導体領域
１１  ｐ−型半導体領域
１４  サイドウォールスペーサ
１５、１７、１８  ｎ＋型半導体領域（ソース、ドレイン）
１６  ｐ＋型半導体領域（ソース、ドレイン）
１９  ｎ＋型半導体領域
２０  ｐ＋型半導体領域
２１  シリコンエピタキシャル層
２１ｎ  ｎ型エピタキシャル層
２１ｐ  ｐ型エピタキシャル層
２３  層間絶縁膜
２４、２５  コンタクトホール
２６  プラグ
２７〜４２  第１層配線
４３  層間絶縁膜
４５、４６  第２層配線
ＢＱｎ  バルクＮＭＯＳトランジスタ
Ｃ  インダクタ
Ｑｎ  ＮＭＯＳトランジスタ
Ｑｐ  ＰＭＯＳトランジスタ
Ｑｖ  ＭＯＳバラクタ
Ｒ  抵抗素子
【図１】
2009064860.tif 000004
【図２】
2009064860.tif 000005
【図３】
2009064860.tif 000006
【図４】
2009064860.tif 000007
【図５】
2009064860.tif 000008
【図６】
2009064860.tif 000009
【図７】
2009064860.tif 000010
【図８】
2009064860.tif 000011
【図９】
2009064860.tif 000012
【図１０】
2009064860.tif 000013
【図１１】
2009064860.tif 000014
【図１２】
2009064860.tif 000015
【図１３】
2009064860.tif 000016
【図１４】
2009064860.tif 000017
【図１５】
2009064860.tif 000018
【図１６】
2009064860.tif 000019
【図１７】
2009064860.tif 000020
【図１８】
2009064860.tif 000021
【図１９】
2009064860.tif 000022
【図２０】
2009064860.tif 000023