(57)【要約】【課題】ムラ補正用データの測定時間を短縮するとともに、垂直方向の電源ラインにおける抵抗成分の影響を排除する。【解決手段】パネル３８には、水平ラインの画素に電源供給する複数ＰＶＤＤラインが、画素の水平ラインごとに設けられる。また、前記複数の電源ラインの抵抗とそこを流れる電流とから各画素までの電圧降下を演算によって求め、求められた各画素における電圧降下をキャンセルするように表示データを補正する電圧降下補正手段と、画素ごとのＴＦＴ特性のばらつきに起因する輝度ムラを該当画素についての表示データと予め求められている該当画素についての補正データとで演算を行い補正する表示ムラの補正手段と、を設ける。そして、基板の端部には、ＰＶＤＤラインの１本または複数本のグループごとに、それぞれ別々に前記独立したＰＶＤＤ端子が設けられている。【選択図】図１２
2009198691.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された画素ごとに、表示用の有機ＥＬ素子と、この有機ＥＬ素子への電流供給を制御するＴＦＴと、を有するアクティブ型有機ＥＬ表示モジュールであって、
画素の水平ラインごとに設けられ、対応する水平ラインの画素に電源供給する複数の電源ラインと、
前記複数の電源ラインの抵抗とそこを流れる電流とから各画素までの電圧降下を演算によって求め、求められた各画素における電圧降下をキャンセルするように表示データを補正する電圧降下補正手段と、
画素ごとのＴＦＴ特性のばらつきに起因する輝度ムラを該当画素についての表示データと予め求められている該当画素についての補正データとで演算を行い補正する表示ムラの表示ムラ補正手段と、
を備え、
前記画素が形成された基板の端部には、複数の独立した配線端子が設けられ、
前記複数の電源ラインは、１本または複数本のグループごとに、それぞれ別々に前記独立した配線端子に接続されていることを特徴とするアクティブ型の有機ＥＬ表示モジュール。
【請求項２】
請求項１に記載のアクティブ型有機ＥＬ表示モジュールであって、
前記グループは、電源ライン１本ずつであり、前記複数の電源ラインは、１本ずつ別々に前記独立した配線端子に接続されていることを特徴とするアクティブ型の有機ＥＬ表示モジュール。
【請求項３】
マトリクス状に配置された画素ごとに、表示用の有機ＥＬ素子と、この有機ＥＬ素子への電流供給を制御するＴＦＴと、を有するアクティブ型有機ＥＬ表示モジュールであって、
画素の水平ラインごとに設けられ、対応する水平ラインの画素に電源供給する複数の電源ラインと、
前記複数の電源ラインの抵抗とそこを流れる電流とから各画素までの電圧降下を演算によって求め、求められた各画素における電圧降下をキャンセルするように表示データを補正する電圧降下補正手段と、
画素ごとのＴＦＴ特性のばらつきに起因する輝度ムラを該当画素についての表示データと予め求められている該当画素についての補正データとで演算を行い補正する表示ムラの表示ムラ補正手段と、
を備え、
前記画素が形成された基板の端部には、複数の独立した配線端子が設けられ、
前記複数の電源ラインは、１本または複数本のグループごとに、それぞれ別々に前記独立した配線端子に接続されており、
各接続端子は、導体によって接続されていることを特徴とするアクティブ型の有機ＥＬ表示モジュール。
【請求項４】
請求項３に記載の有機ＥＬ表示モジュールにおいて、
前記グループは、電源ライン１本ずつであり、前記複数の電源ラインは、１本ずつ別々に前記独立した配線端子に接続されていることを特徴とするアクティブ型の有機ＥＬ表示モジュール。
【請求項５】
請求項３または４に記載の有機ＥＬ表示モジュールについての製造方法であって、
測定画素の属する水平ラインの電源ラインのグループのみに前記配線端子部に外部から電圧を与えて対応する１または複数の電源ラインに流れる電流を測定するムラ補正データの採集工程と、
全ての前記配線端子を導体によって結合する組み立て工程と、
を含むことを特徴とするアクティブ型有機ＥＬ表示モジュールの製造方法。
【請求項６】
請求項３または４に記載の有機ＥＬ表示モジュールの製造方法であって、
複数の前記電源ラインのグループの前記配線端子部に外部から電圧を与えて、対応するグループの電源ラインに流れる電流をそれぞれ同時に測定し、同時に複数の画素のムラ補正データを採集する工程と、
全ての前記配線端子を導体によって結合する組み立て工程と、
を含むことを特徴とするアクティブ型有機ＥＬ表示モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリクス状に配置された画素ごとに、表示用の有機ＥＬ素子と、この有機ＥＬ素子への電流供給を制御するＴＦＴと、を有するアクティブ型有機ＥＬ表示モジュールに関する。
【背景技術】
【０００２】
図１に基本的なアクティブ型の有機ＥＬ表示装置における１画素分の回路（画素回路）の構成を、図２に表示モジュールの構成の一例と入力信号を示す。
【０００３】
図１に示すように、画素回路は、ソースまたはドレインがデータラインＤａｔａに接続され、ゲートがゲートラインＧａｔｅに接続された選択ＴＦＴ２と、この選択ＴＦＴ２のドレインまたはソースがゲートに接続され、ソースが電源ＰＶｄｄに接続された駆動ＴＦＴ１と、駆動ＴＦＴ１のゲートソース間を接続する保持容量Ｃと、駆動ＴＦＴ１のドレインにアノードが接続されカソードが低電圧電源ＣＶに接続される有機ＥＬ素子３とから構成されている。
【０００４】
また、図２に示すように、図１に示す画素回路を有する画素部１４がマトリクス状に配置されて、表示部が構成されており、この表示部の各画素部を駆動するためにソースドライバ１０およびゲートドライバ１２が設けられている。
【０００５】
そして、画像データ信号、水平同期信号、画素クロック、その他駆動信号がソースドライバ１０に供給され、水平同期信号、垂直同期信号、その他駆動信号がゲートドライバ１２に供給される。ソースドライバ１０からは、垂直方向のデータラインＤａｔａが画素部１４の列ごとに伸び、ゲートドライバ１２からは水平方向のゲートラインＧａｔｅが画素部１４の行ごとに伸びている。
【０００６】
水平方向に伸びるゲートライン（Ｇａｔｅ）をハイレベルにして、選択ＴＦＴ２をオンし、その状態で垂直方向に伸びるデータライン（Ｄａｔａ）に表示輝度に応じた電圧を有するデータ信号を載せることで、データ信号が保持容量Ｃに蓄積される。これによって、駆動ＴＦＴ１が保持容量Ｃに蓄積されたデータ信号に応じた駆動電流を有機ＥＬ素子３に供給して、有機ＥＬ素子３が発光する。
【０００７】
ここで、有機ＥＬ素子３の電流と発光量とはほぼ比例関係にある。通常、駆動ＴＦＴ１のゲート−ＰＶｄｄ間（Ｖｇｓ）には画像の黒レベル付近でドレイン電流が流れ始めるような電圧（Ｖｔｈ）を与える。また、画像信号の振幅としては、白レベル付近で所定の輝度となるような振幅を与える。
【０００８】
図３は、駆動ＴＦＴ１の入力信号電圧（データラインＤａｔａの電圧）に対する有機ＥＬ素子３に流れる電流ＣＶ電流（輝度に対応する）の関係を示している。そして、黒レベル電圧として、Ｖｂを与え、白レベル電圧として、Ｖｗを与えるように、データ信号（Ｄａｔａ電圧）を決定することで、有機ＥＬ素子３における発光量を黒から白に制御することができ、適切な階調制御を行うことができる。ここで、図３から明らかなように、画素の入力電圧（Ｄａｔａ電圧）と電流は完全な比例関係には無い。そこで、図４に示すように、ガンマ補正回路（γＬＵＴ）１６（１６ｒ，１６ｇ，１６ｂ）を通し画像データと輝度の関係がリニアになるようにしている。画像データ信号は、画素ごとの輝度を表す信号であり、カラー信号であるため色ごとの画像データ信号ｒｎ，ｇｎ，ｂｎから形成されている。従って、ＲＧＢの各色に対応して３つのガンマ補正回路１６ｒ，１６ｇ，１６ｂが設けられ、これらからガンマ補正後の画像データ信号Ｒｎ，Ｇｎ，Ｂｎが出力される。従って、ソースドライバ１０には、画像データ信号Ｒｎ，Ｇｎ，Ｂｎが供給され、これがデータラインＤａｔａに供給され、これらがＲ表示用、Ｇ表示用、Ｂ表示用の画素部１４にそれぞれ供給される。なお、ソースドライバ１０は、図に示すように、画素ごとの画像データ信号を一旦記憶するシフトレジスタ１０ａと、シフトレジスタ１０ａに記憶された１水平ライン分の画像データ信号をラッチし、１水平ラインのデータを同時にＤ／Ａ変換して出力するデータラッチ＆Ｄ／Ａ１０ｂを含んでいる。また、複数の画素部１４がマトリクス状に配置された領域が表示パネルの有効画素領域１８として図示されており、ここにおいて画像データ信号に基づく表示が行われる。
【０００９】
ここで、１つの画素をある入力電圧でドライブした時の輝度は、駆動ＴＦＴ１のＶｔｈによって異なり、ＰＶｄｄ−Ｖｔｈ付近の入力電圧が、黒を表示する時の信号電圧に対応する。また、ＴＦＴのＶ−Ｉカーブの傾き（μ）も同様にばらつくことがあり、この場合は同じ輝度を出すための入力振幅（Ｖｐ−ｐ）、黒レベルを表示するための電圧から白レベルを表示するための電圧までの振幅も異なる。
【００１０】
表示パネル（画素マトリクス：有効画素領域）内における各画素部１４における駆動ＴＦＴ１のＶｔｈやμがばらつくと、通常は表示パネルにおける輝度ムラとなる。この輝度ムラを補正する目的で、各画素をそれぞれいくつかの信号レベルで点灯した際に流れるパネル電流を測定し、個々の画素の駆動ＴＦＴ１のＶ−Ｉカーブを求めることが行われている。そして、測定した画素ごとのＶ−Ｉカーブを基に画素ごとの補正用データを算出し、もとの画像データ信号と演算を行ってパネルに供給することで輝度ムラを軽減することができる（特許文献１〜５参照）。
【００１１】
また、図１の画素回路には、配線に伴う浮遊容量と抵抗成分が描かれていないが、実際には各種配線ラインには、図５に示すように配線抵抗及び浮遊容量等による分布定数回路（ＲＣ分布定数回路）２０が存在している。すなわち、ゲートラインＧａｔｅにおける分布定数回路２０−１、データラインにおける分布定数回路２０−２、電源ラインにおける分布定数回路２０−３、有機ＥＬ素子３から電源ＣＶまでの分布定数回路２０−４が存在する。図２に示すように、ＰＶＤＤライン（電源ライン）には、複数の画素が接続されているので、抵抗成分があると他の画素の電流の大小により有機ＥＬ素子３を駆動する駆動ＴＦＴ１のソースの電圧が変化してしまう。すなわち、同じＰＶＤＤラインに接続された画素が複数あるが、画素の電流が大きいほど、電圧降下が大きくなる。選択ＴＦＴ２がオンとなり、駆動ＴＦＴ１のソース電圧が降下した状態で保持容量ＣにＤａｔａ電圧の書き込みを行うと、Ｖｇｓの絶対値が小さくなるので、有機ＥＬ素子３に流れる画素電流（ＣＶ電流）が減少し発光輝度が下がる。図６は、画素の各々の水平ラインに対し平行に電源ラインを持つパネルの場合に、上記の電圧降下が原因で起こるクロストークと言われている現象を示している。グレーの背景に、白のウィンドウを表示した場合にｂ及びｃの部分の輝度がｄ及びｅの部分よりも暗くなってしまう。これは白を含む水平ラインの電流が白を含まない水平ラインの電流よりも大きく、電圧降下が大きくなることによる。
【００１２】
この問題を解決するため、特許文献６では、水平ラインの全画素のデータからその水平ラインの各画素に流れる電流を予測し、電源ラインの抵抗と、予測した電流から各画素に供給されるＤａｔａ電圧の電圧降下を求め、この結果を元に補正した画像データ信号を各画素に供給している。これにより、水平方向の電源ラインの抵抗成分による電圧降下を実質的にキャンセルすることができる。
【００１３】
この場合、各水平ラインの電源ラインを接続し、これら水平電源ラインに電源を供給している垂直の電源ラインの抵抗は無視できるほど低いことが必要である。もし、垂直の電源ラインに抵抗成分があると、それによる電圧降下の影響で、垂直方向に輝度が変化してしまう。
【００１４】
【特許文献１】特開２００４−２６４７９３号公報
【特許文献２】特開２００５−２８４１７２号公報
【特許文献３】特許第３４３７１５２号公報
【特許文献４】特許第３６２８０１４号公報
【特許文献５】特許第３８８７８２６号公報
【特許文献６】ＷＯ２００３−０２７９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のように、画素電流を測定する際は、画素データを保持容量Ｃに書き込んだ後、ＰＶＤＤまたはＣＶ電流を観測する。しかし、ＰＶＤＤ及びＣＶラインの配線抵抗及び浮遊容量等により、測定電流は変化し、画素データ書き込み後に徐々に増加する。従って、電流が十分安定したところで電流の測定を行う必要があり、安定した後の画素電流を全ての有効画素について測定するとかなりの測定時間が必要となる。
【００１６】
有機ＥＬ素子３に流れる電流ＩｄとＰＶＤＤ電流（電源ＰＶＤＤから流れる電流Ｉｐｖｄｄ）の関係の一例を図７に示す。このように、各画素におけるＰＶｄｄに流れる電流が安定するまでには、かなりの時間が掛かる。
【００１７】
また、通常、ムラの補正値には画素回路の電源電圧の降下は考慮されていない。従って、この補正の精度は、画素の電源電圧の低下とともに低下する。従って、前述した特許文献６のような各画素における電源電圧降下の補正をムラ補正と同時に行うことが好適であると考えられる。しかし、この場合に垂直のＰＶＤＤラインに抵抗成分があると垂直方向に電源電圧の不均一な分布ができ、これが表示ムラの原因となる。
【課題を解決するための手段】
【００１８】
本発明は、マトリクス状に配置された画素ごとに、表示用の有機ＥＬ素子と、この有機ＥＬ素子への電流供給を制御するＴＦＴと、を有するアクティブ型有機ＥＬ表示モジュールであって、画素の水平ラインごとに設けられ、対応する水平ラインの画素に電源供給する複数の電源ラインと、前記複数の電源ラインの抵抗とそこを流れる電流とから各画素までの電圧降下を演算によって求め、求められた各画素における電圧降下をキャンセルするように表示データを補正する電圧降下補正手段と、画素ごとのＴＦＴ特性のばらつきに起因する輝度ムラを該当画素についての表示データと予め求められている該当画素についての補正データとで演算を行い補正する表示ムラの表示ムラ補正手段と、を備え、前記画素が形成された基板の端部には、複数の独立した配線端子が設けられ、前記複数の電源ラインは、１本または複数本のグループごとに、それぞれ別々に前記独立した配線端子に接続されていることを特徴とする。
【００１９】
また、本発明は、マトリクス状に配置された画素ごとに、表示用の有機ＥＬ素子と、この有機ＥＬ素子への電流供給を制御するＴＦＴと、を有するアクティブ型有機ＥＬ表示モジュールであって、画素の水平ラインごとに設けられ、対応する水平ラインの画素に電源供給する複数の電源ラインと、前記複数の電源ラインの抵抗とそこを流れる電流とから各画素までの電圧降下を演算によって求め、求められた各画素における電圧降下をキャンセルするように表示データを補正する電圧降下補正手段と、画素ごとのＴＦＴ特性のばらつきに起因する輝度ムラを該当画素についての表示データと予め求められている該当画素についての補正データとで演算を行い補正する表示ムラの表示ムラ補正手段と、を備え、前記画素が形成された基板の端部には、複数の独立した配線端子が設けられ、前記複数の電源ラインは、１本または複数本のグループごとに、それぞれ別々に前記独立した配線端子に接続されており、各接続端子は、導体によって接続されていることを特徴とする。
【００２０】
また、前記グループは、電源ライン１本ずつであり、前記複数の電源ラインは、１本ずつ別々に前記独立した配線端子に接続されていることが好適である。
【００２１】
また、本発明に係る前記アクティブ型有機ＥＬ表示モジュールについての製造方法は、測定画素の属する水平ラインの電源ラインのグループのみに前記配線端子部に外部から電圧を与えて対応する１または複数の電源ラインに流れる電流を測定するムラ補正データの採集工程と、全ての前記配線端子を導体によって結合する組み立て工程と、を含むことを特徴とする。
【００２２】
また、複数の前記電源ラインのグループの前記配線端子部に外部から電圧を与えて、対応するグループの電源ラインに流れる電流をそれぞれ同時に測定し、同時に複数の画素のムラ補正データを採集することが好適である。
【発明の効果】
【００２３】
本発明によれば、表示ムラ補正用データの測定時間を短縮することができ、さらに垂直方向の電源ラインにおける抵抗成分の影響を排除して、表示ムラの発生を抑制することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面に基づいて説明する。
【００２５】
「実施形態の基本的構成」
本実施形態では、マトリクス状に配置された画素に供給する電源の電源ラインを画素の水平ラインごとに備え、これらの水平方向の電源ラインの一端または両端を１本ごと、または複数本ごとに端部で接続し、画素が形成される基板端部のそれぞれ独立な配線端子に接続する。
【００２６】
そして、製造工程において画素電流を測定する際は、測定画素の属する水平ラインが接続された前記配線端子のみに外部から電圧を与えて、その電源ラインに流れる電流を測定する。測定後は、前記配線端子を、それに接続される低抵抗の配線材によって全て結合し、パネル駆動用の電源に接続する。
【００２７】
そして、画素電流測定時は、測定する画素の属する水平ラインが接続されているＰＶＤＤライン以外のＰＶＤＤラインは切り離されているので、他のラインの、消灯時のリーク電流を含めた画素電流を除外することができ測定の精度を上げることができる。また、ＰＶＤＤラインの寄生容量（図５に示した分布定数３の容量成分）が減少し、Ｉｐｖｄｄの立ち上がり時間が速くなる。この点で、全ての水平ラインをそれぞれ独立な電源端子に接続することが望ましい。また、端子数を減らすため、垂直方向の接続線の抵抗分と、電流測定速度と、測定精度が許容できる範囲で、複数の水平ラインの端部を接続して独立した電源端子に接続することも好適である。
【００２８】
水平方向の電源ラインの抵抗とそれを流れる電流による電圧降下が無視できない程度に大きく、輝度の均一性に影響を与える場合は、各画素までの電圧降下を演算によって求め、電圧降下をキャンセルするように表示データを補正する。
【００２９】
図８Ａ，図８ＢにＰＶＤＤラインとＰＶＤＤ端子３５の配置例を示す。図８Ａの例では水平ＰＶＤＤライン４本を片側のＰＶＤＤ端子３５で結合しており、図８Ｂの例では水平ＰＶＤＤライン４本を両側のＰＶＤＤ端子３５で結合している。
【００３０】
垂直方向の電源ライン（垂直ＰＶＤＤライン）の抵抗は無視できるとして、図８Ｂに示す両側にＰＶＤＤ端子３５を持つ場合の１ラインの抵抗成分に関する等価回路を図９に示す。画素の間隔は同じで、画素間の抵抗も同じとして、これをＲｈとする。また、左側ＰＶＤＤ端子３５から画素１まで、及び右側ＰＶＤＤ端子３５から画素Ｎまでの距離は画素間の距離とは異なり、抵抗もＲｈとは異なると考えられ、これらの抵抗をそれぞれＲｈ１＋Ｒｈ，Ｒｈ２とする。このとき、ラインｍにおける左側ＰＶＤＤ端子から画素ｎまでの電圧降下（ΔＶｍｎ）は、次式のようにΔＶｍ（ｎ−１）を用いて表される。
【数１】
2009198691.tif 000003
2009198691.tif 000004
2009198691.tif 000005
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・
・
・
2009198691.tif 000007
ここで、jＬmは図９の左側ＰＶＤＤ端子３５から流入する電流で、両側のＰＶＤＤ端子３５に印加される電圧が同じであるとすれば次式で表される。
【数２】
2009198691.tif 000008
【００３１】
また、図８Ａのように左側のＰＶＤＤ端子３５のみを電源に接続する場合は、左側ＰＶＤＤ端子３５から流れる電流ｊＬｍは以下の式で表される。
【数３】
2009198691.tif 000009
【００３２】
水平ライン（ｍライン）内の各画素に流す電流ｉｍ１〜ｉｍＮは各画素の画像データから求めることができるので、Ｒｈ１，Ｒｈ２及びＲｈがあらかじめ既知であれば、水平方向ｎ番目の画素までの電圧降下ΔＶｍｎを演算によって求めることができる。
【００３３】
従って、このΔＶｍｎの電圧降下分を画素ごとに画像データに加算することによって、水平ＰＶＤＤラインにおける電圧降下による画素電流の低下を補正することができる。
【００３４】
ところで、Ｄ／Ａ変換前の画像データ（Ｄｍｎ）と画素駆動電圧（Ｄａｔａラインの電圧Ｖｍｎ）とは比例関係にあるので、比例定数をＡとすれば、Ｄｍｎ＝ＡＶｍｎ及びΔＤｍｎ＝ＡΔＶｍｎと表せる。また、入力データと画素電流の関係を直線とするためのガンマ補正機能を有する表示装置において、画素電流（ｉｍｎ）はガンマ補正前の画像データ（ｄｍｎ）と比例関係にあるので、比例定数をＫとすれば、ｉｍｎ＝Ｋｄｍｎと表せる。ＪＬｍ＝ＡｊＬｍとすれば、数１と数２はそれぞれ、γＬＵＴ前後の画像データを用いて次のように書き換えることができる。
【００３５】
すなわち、数１より、次式が得られる。
【数４】
2009198691.tif 000010
【００３６】
ここで、
2009198691.tif 000011
【００３７】
また、数２より、次式が得られる。
【数５】
2009198691.tif 000012
【００３８】
また、図８Ｂのように、左端のＰＶＤＤ端子３５のみを電源に接続する場合は、次のように表される。
【００３９】
まず、数３より、次式が得られる。
【数６】
2009198691.tif 000013
【００４０】
「具体例」
図１０Ａ及び図１０Ｂは、左側のみにＰＶＤＤ端子３５があり、このＰＶＤＤ端子３５にＰＶＤＤ電源が繋がる場合の、測定時と出荷時のモジュール形態の例を示している。この例では、ＰＶＤＤ端子３５は、図１０Ｂに示すように、出荷前に結合用フレキシブルケーブル（ＦＰＣ）３２を用いてＴＣＯＮ＆画像処理ボード（プリント基板（ＰＣＢ））３０の電源供給端子３４に接続される。ＦＰＣ３２と表示パネルを構成するアレー基板（パネル）３８との接続にはＡＣＦ（異方性導電膜）などを、また、ＴＣＯＮ＆画像処理ボード３０との接続には接続抵抗を下げるためコネクタまたは半田付けなどを用いることが好適である。パネルの両側に垂直ＰＶＤＤラインを持つ場合は、出荷前に、右側も、左側ＰＶＤＤ端子３５と同様にＦＰＣなどを用いて全ての水平ＰＶＤＤ端子３５を接続すると同時に、ＰＣＢの電源供給端子に接続する。
【００４１】
電流測定時は、図１１のように、電流測定用ボード３９から出たＦＰＣ３２をパネルクランプ治具３６のパネル３８のＰＶＤＤ端子３５が配置される位置に載置し、パネルクランプ治具３６を用いてＦＰＣ３２のコンタクト部３２ａとパネル３８のＰＶＤＤ端子３５とを重ね合わせ、上部より加圧することでＦＰＣ３２の端子とパネル３８のＰＶＤＤ端子３５を接触させる。なお、有機ＥＬパネル３８は、パネルクランプ治具３６の点線の位置に配置するが、位置決め用ピン４０を設けることで有機ＥＬパネルの位置決めを助けている。
【００４２】
図１２は、電流測定時の回路構成を示すブロック図である。ＴＣＯＮ＆画像処理ボード３０の画像処理＆テスト信号発生ブロック６０は、電流測定用ボード３９のＣＰＵ４６の指令に従って、画素電流測定のための画素データを発生する。すなわち、順次１画素ずつ点灯するための画像信号が発生されて、これがパネル３８に供給される。ＴＣＯＮ＆画像処理ボード３０には、パネル用電源電圧発生ブロック６２が設けられており、ここでは上述した電源供給端子３４に供給されるＰＶＤＤ電圧をはじめとするパネルの駆動に必要な各種の電源電圧を発生する。
【００４３】
なお、通常の画面表示の場合、画像処理＆テスト信号発生ブロック６０は、外部から供給される画像信号に基づくパネル供給用の画像信号を出力する。この画像処理＆テスト信号発生ブロック６０からの画素信号は、γＬＵＴ＆ＩＲドロップ補正演算ブロック６４に供給される。γＬＵＴ＆ＩＲドロップ補正演算ブロック６４は、ガンマ補正を行うとともに、電源ラインにおける電圧降下についての補正を行う。γＬＵＴ＆ＩＲドロップ補正演算ブロック６４の出力は、ムラ補正ブロック６６に供給される。このムラ補正ブロック６６は、補正データ用メモリ６８に記憶されている画素ごとの補正データに基づいて画像信号を補正する。なお、補正データ用メモリ６８には、１画素ごとに点灯して測定した画素電流に基づいて算出した画素ごとの補正データが記憶されている。
【００４４】
さらに、ＴＣＯＮ＆画像処理ボード３０には、タイミング発生回路７０が設けられており、このタイミング発生回路７０からは、各ブロックの駆動用パルス及びパネル上のドライバ駆動用パルスなどが出力される。
【００４５】
ここで、タイミング発生回路７０は、画素電流測定時においては、全画素を高速に測定するため、通常の表示動作とは違うタイミング信号が出力できるようにすることが好ましい。これによって、測定を高速に終了することができる。この場合には、パネル３８のソースドライバとゲートドライバも画素電流測定用のタイミング信号に応じて動作できるように設計する必要がある。
【００４６】
次に電流測定用ボード３９の回路構成について説明する。
【００４７】
パネル３８のＰＶＤＤ端子３５は、ＰＶＤＤラインセレクタ４９を介し、ＰＶＤＤ端子３５ごとに選択されて、ＯＰアンプ４１の−入力に接続される。このＯＰアンプ４１の＋入力端にはＰＶＤＤ電圧が供給されている。また、ＰＶＤＤ端子３５からは、画素電流Ｉｐｖｄｄが供給され、−入力端子と出力端子の間には帰還抵抗Ｒ１配置されている。従って、ＯＰアンプ４１の出力端子には、（ＰＶＤＤ電圧＋Ｉｐｖｄｄ×Ｒ１）の電圧が出力される。
【００４８】
ＯＰアンプ４１の出力は、抵抗Ｒ２を介しＯＰアンプ４２の−入力端に入力され、このＯＰアンプ４２の出力端と−入力端の間には、帰還抵抗Ｒ３が配置され、＋入力端には後述する所定のフィードバック電圧値が供給されている。従って、ＯＰアンプ４２のゲインは、抵抗Ｒ２，Ｒ３により決定される。なお、抵抗Ｒ２，Ｒ３の抵抗値は、後段のＡ／Ｄ変換器４４への入力が最適な振幅となるように設定する。
【００４９】
Ａ／Ｄ変換器４４の出力はＣＰＵ４６に供給される。ここで、Ａ／Ｄ変換器４４におけるＡ／Ｄ変換は、所定の画素電流測定期間に行われ、画素電流を流した時（点灯期間）と停止した時（消灯期間）の電流値の差をＣＰＵ４６で計算し、その結果を当該画素の画素電流とする。これにより、これらのサンプリング間隔に比べて周期の長いノイズ成分を除去することができる。またこの場合、図１４に示すように、画素電流値が十分落ち着いたタイミングでＡ／Ｄ変換すると良い。すなわち、点灯期間及び消灯期間の後半部分が好適である。
【００５０】
また、１画素の電流はμＡオーダーまたはそれ以下なので、Ａ／Ｄ変換器４４までのトータルのゲインは非常に大きく、ＯＰアンプ４２の出力のＤＣレベルは非常に不安定となる。従って、消灯時のＡ／Ｄ出力値をもとに、ＯＰアンプ４２にバイアス電圧をフィードバックすることにより、点灯時の電圧と消灯時の電圧がＡ／Ｄ変換器４４の入力の範囲内に入るように制御している。
【００５１】
この例では、Ａ／Ｄ変換器４４の出力は１０ビットであり、これが比較器４８に入力される。比較器４８は、Ａ／Ｄ変換器４４の消灯時の出力値を１０と比較し、１０より小の時、ＳＷ１を閉じる。これによって、オフセット用電源が抵抗Ｒ４を介し、他端がグランドに接続されたコンデンサＣ１の一端に供給され、ここに充電される。このコンデンサＣ１の充電電圧は、ＯＰアンプ４３の＋入力端に供給されている。このＯＰアンプ４３は、出力端と−入力端が短絡されており、コンデンサＣ１の充電電圧を安定化して出力する。ＯＰアンプ４３の出力は、分圧抵抗Ｒ５，Ｒ６を介しグランドに接続されており、抵抗Ｒ５，Ｒ６の接続点がＯＰアンプ４２の＋入力端に供給されている。
【００５２】
従って、ＳＷ１がオンして、コンデンサＣ１に充電電流が供給され、この電圧が高くなると、ＯＰアンプ４２の＋入力端へ供給されるバイアス電圧が上昇する。
【００５３】
また、消灯時の出力値が２０より大の時、比較器４８は、ＳＷ２を閉じる。これによって、コンデンサＣ１の一端が抵抗Ｒ４を介しグランドに接続され、コンデンサＣ１の充電電圧が減少する。従って、ＯＰアンプ４２のバイアス電圧が低下する。また、消灯時の出力値が１０と２０の間にあるときはＳＷ１，ＳＷ２ともに開いているので、コンデンサＣ１の電圧はそのまま保たれ、ＯＰアンプ４２のバイアス電圧は維持される。なお、スイッチのオンオフによるノイズの影響を避けるため、ＳＷ１，ＳＷ２のオンオフは、１水平ライン又は１垂直ラインの測定が終了した時等に全画素を消灯させて間欠的に行い、この期間以外の、すなわち画素電流測定中はＳＷ１，ＳＷ２ともにオフすることが好適である。また、応答速度はＳＷ１，ＳＷ２のオンしている期間とＣ１×Ｒ４の時定数により決定されるが、必要範囲内でできるだけ遅くした方が測定精度への影響が少なくなる。なお、画素電流の測定における各種タイミングは電流測定ボード３９に設けられたタイミング発生回路７２からのタイミングクロックにより制御される。
【００５４】
このようにして、図１２の構成によれば、消灯時における画素電流についてのＡ／Ｄ変換器４４の出力が所定の範囲内（この例では１０〜２０）に収まるようにフィードバック制御をするため、消灯時における画素電流が変化しても、その状態において、点灯時との比較を比較的正しく行うことができる。
【００５５】
図１３は、図１６に示す順に画素電流を高速に測定していくための駆動タイミングの一例である。図１５は、Ｍ行、Ｎ列の表示エリアにおける画素の配置を示しており、ｍ行ｎ列の画素をｐｉｘ（ｎ，ｍ）で示している。
【００５６】
図１３に示すように、ｍ行の水平ＰＶＤＤ（ＰＶＤＤｍ）に電源を供給するタイミングとそのｍ行の水平ラインのゲート（Ｇｅｔｅｍ）を選択する（Ｈレベルにする）タイミングは同じになっていて、測定する画素の列（ｎ列）のみに測定用データ電圧（Ｄａｔａｎ）を出力する。測定画素以外の画素に電流が流れないように、ソースドライバの他の出力には黒レベルに相当する値以上の電圧を出力する。また、図１６Ａ，１６Ｂに示すように、ｐｉｘ（ｎ，１）からｐｉｘ（ｎ，Ｍ）までの縦一列の測定が終わるまではｎ列のデータのみを変化させ、その後、次の縦１列のｐｉｘ（ｎ＋１，１）からｐｉｘ（ｎ＋１，Ｍ）までをｎ＋１列のデータのみを変化させながら測定する。また、前述のオフセット電圧供給用のＳＷ１及びＳＷ２のオンオフは、ｐｉｘ（ｎ，Ｍ）の測定とｐｉｘ（ｎ＋１，１）の測定の間に行うことが好適である。
【００５７】
この例では、１水平ラインごとに順次ＰＶＤＤ電圧を供給し、１画素ずつ測定しているが、電流測定回路を複数用意し、同時に複数の水平ＰＶＤＤラインに電圧を与えながら電流を測定することもできる。この場合は、電圧を供給した水平ＰＶＤＤラインのゲートを同時に選択し、同じ列の複数の画素の電流を同時に測定することができる。このようにして測定時間を短縮することも可能である。図１７はパネルの上部と下部それぞれ１本ずつの水平ＰＶＤＤラインに同時に電圧を供給し、２画素の電流を同時に測定する場合の回路構成を示す図である。
【００５８】
また、この例では、垂直方向に移動しながら画素電流を測定しているが、水平方向に測定を行っても良い。その場合は、１水平ラインの測定が終わるまでそのラインの水平ＰＶＤＤの電源とゲートラインはオンしておき、１画素ずつ点灯と消灯を行いながら測定画素を移動していく。なお、この場合も各画素の電流は図１４のように点灯時と消灯時の電流値の差をとることにより求めることが好適である。
【図面の簡単な説明】
【００５９】
【図１】基本的なアクティブ型の有機ＥＬ表示装置における１画素分の回路（画素回路）の構成例を示す図である。
【図２】表示モジュールの構成の一例と入力信号を示す図である。
【図３】駆動ＴＦＴ１の入力信号電圧（データラインＤａｔａの電圧）に対する有機ＥＬ素子３に流れる電流ＣＶ電流（輝度に対応する）の関係を示す図である。
【図４】画像信号のガンマ補正のための構成を示す図である。
【図５】配線抵抗及び浮遊容量等による分布定数回路（ＲＣ分布定数回路）を示す図である。
【図６】クロストークによる表示ムラを示す図である。
【図７】有機ＥＬ素子に流れる電流ＩｄとＰＶｄｄ電流の関係の一例を示す図である。
【図８Ａ】ＰＶＤＤラインとＰＶＤＤ端子（左側のみ）の配置例を示す。
【図８Ｂ】ＰＶＤＤラインとＰＶＤＤ端子（両側）の配置例を示す。
【図９】両側にＰＶＤＤ端子を持つ場合の１ラインの抵抗成分に関する等価回路を示す図である。
【図１０Ａ】左側のみにＰＶＤＤ端子があり、このＰＶＤＤ端子にＰＶＤＤ電源が繋がる場合の、測定時のモジュール形態の例を示す図である。
【図１０Ｂ】左側のみにＰＶＤＤ端子があり、このＰＶＤＤ端子にＰＶＤＤ電源が繋がる場合の、出荷時のモジュール形態の例を示す図である。
【図１１】パネルと電流測定用ボードの接続を示す図である。
【図１２】電流測定時の回路構成を示すブロック図である。
【図１３】画素電流を順に測定していくための駆動タイミングの一例を示す図である。
【図１４】画素電流の測定タイミングを示す図である。
【図１５】Ｍ行、Ｎ列の表示エリアにおける画素の配置を示す図である。
【図１６Ａ】画素電流測定時における画素選択順を示す図である。
【図１６Ｂ】画素電流測定時における画素選択順を示す図である。
【図１７】同時に２画素の電流を測定する場合の回路構成を示す図である。
【符号の説明】
【００６０】
１０  ソースドライバ、１２  ゲートドライバ、１４  画素部、１６ｒ，１６ｇ，１６ｂ  ガンマ補正回路、１８  有効画素領域、２０  ＲＣ分布定数回路、３０  ＴＣＯＮ＆画像処理ボード、３２  ＦＰＣ、３４  電源供給端子、３５  ＰＶＤＤ端子、３６  パネルクランプ治具、３８  パネル、３９  電流測定用ボード、４０  位置決め用ピン、４１，４２，４３  ＯＰアンプ、４４  Ａ／Ｄ変換器、４８  比較器、４９  ＰＶＤＤラインセレクタ、６０  画像処理＆テスト信号発生ブロック、６２  パネル用電源電圧発生ブロック、６４  γＬＵＴ＆ＩＲドロップ補正演算ブロック、６６  ムラ補正ブロック、６８  補正データ用メモリ、７０，７２  タイミング発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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