(57)【要約】【課題】信号線同士のノイズを低減することにより安定的な動作が可能な不揮発性記憶装置を提供する。【解決手段】第１層（１Ｍ）の金属配線層２０２にデータ線ＢＤＥが形成され、センスアンプ帯ＳＡＧとコンタクトホール２１３を介して電気的に結合される。第２層（２Ｍ）の金属配線層２０４にサブコラムデコーダ１２５ａで用いる接地電圧ＧＮＤが供給される接地線が形成される。金属配線層２０２の上層の第２層の金属配線層２０９にセンスアンプ帯ＳＡＧで用いる接地電圧ＧＮＤが供給される接地線が形成される。金属配線層２０７，２０８の上層の第３層（３Ｍ）の金属配線層２０６に接地電圧ＧＮＤを供給する接地線を形成し、コンタクトホール２１５および２１６をそれぞれ介して第２層（２Ｍ）の金属配線層２０４，２０９と電気的に結合した構造となっている。【選択図】図１９
2009283136.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリアレイに対する読出データを伝達する複数の第１のデータ線と、
前記複数の第１のデータ線に伝達される前記読出データを増幅するセンスアンプと、
前記複数の第１のデータ線と同一方向に沿って配置され、前記センスアンプを制御する制御信号を伝達する制御信号線と、
前記複数の第１のデータ線と同一方向に沿って配置され、前記センスアンプの動作のために用いられる固定電圧を供給する第１の電源線と、
前記複数の第１のデータ線と同一方向に沿って配置され、周辺回路の動作のために用いられる前記固定電圧を供給する第２の電源線とを備え、
前記複数の第１のデータ線は、前記第１および第２の電源線と同一の配線層に形成されるとともに、前記第１および第２の電源線の間に配置され、
前記複数の第１のデータ線と隣接する前記制御信号線は、前記配線層と異なる配線層に形成され、
前記第１の電源線および第２の電源線は、前記異なる配線層を用いて前記複数の第１のデータ線を覆うようにコンタクトホールを用いて電気的に結合される、不揮発性記憶装置。
【請求項２】
前記複数の第１のデータ線にそれぞれ対応して設けられ、各々が対応する第１のデータ線と電気的に結合されて前記読出データを前記センスアンプに伝達する複数の第２のデータ線をさらに備え、
前記複数の第１のデータ線と前記複数の第２のデータ線は互いに直交し、
前記複数の第２のデータ線のうちの第１の領域に位置する第１のグループと電気的に結合される前記第１のデータ線と、前記複数の第２のデータ線のうちの第２の領域に位置する前記第２のグループと電気的に結合される前記第１のデータ線とを互いに交互に配置する、請求項１記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関し、より特定的には、低電圧動作が可能な不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年の微細化加工技術の進展に伴い、チップのサイズを縮小するためメモリのセルサイズの縮小とともにトランジスタのサイズ（酸化膜の膜厚等）も縮小されてきている。しかしながら、メモリデバイスにおいては、種々の動作を実行する際に用いる動作電圧が異なるため、全ての回路領域を酸化膜の膜厚の薄い、サイズの小さなトランジスタ（以下、薄膜トランジスタとも称する）で構成することは難しい。特に、フラッシュメモリ等においては、各種動作シーケンスにおいて、様々な動作電圧が用いられるため、高電圧等が印加されるメモリにおいては膜厚の厚い、比較的サイズの大きなトランジスタ（以下、厚膜トランジスタとも称する）が用いられる構成が一般的である。一方、高速性が要求されるセンスアンプ等においては低動作電圧で高速動作が可能な比較的サイズの小さな膜厚の薄いトランジスタが用いられる。これに伴い、全体としてチップとしてのサイズを縮小することが可能である。従来においても、このチップとしてのサイズを縮小するためにトランジスタサイズを縮小する方式がさまざま提案されており、特開平８−３２９６９０号公報においては、メモリセルのウェル構造を改良することによって、メモリセルの動作電圧を低減し、それによって周辺回路のトランジスタの膜厚を薄く形成することが可能な不揮発性記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３２９６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のようにチップ内に２種類のトランジスタが存在する場合、すなわち薄膜トランジスタと厚膜トランジスタとで構成されている場合には、高電圧が薄膜トランジスタに印加されないように制御することが必要である。
【０００５】
特にフラッシュメモリにおいては各種動作シーケンスによってメモリセルおよびその周辺回路に種々の電圧レベルが供給されるため、高電圧を動作電圧とする場合には膜厚の薄い薄膜トランジスタが破壊されないようにしなければならない。
【０００６】
本発明の目的は、上記のような問題を解決するためになされたものであって、薄膜トランジスタで構成される回路が破壊されないようにする不揮発性記憶装置を提供することである。
【０００７】
また、近年のトランジスタサイズの縮小により動作電圧が比較的低くなるに伴い、ドライバ回路を構成するトランジスタの閾値電圧と動作電圧の電圧レベルとの差も小さくなってきている。このためトランジスタの閾値電圧の影響により、所望の動作電圧をドライバ回路から供給することが難しくなってきている。
【０００８】
本発明の別の目的は、このような問題を解決するためになされたものであって、低動作電圧でも確実に所望の動作電圧を供給可能なドライバ回路を有する不揮発性記憶装置を提供することである。
【０００９】
また、本発明のさらに別の目的は、種々のドライバ回路の駆動能力を向上させることにより高速かつ安定的な動作が可能な不揮発性記憶装置を提供することである。
【００１０】
また、本発明のさらに別の目的は、信号線同士のノイズを低減することにより安定的な動作が可能な不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明のある局面に従う不揮発性記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、各々が、メモリアレイの所定個のメモリセル行毎に対応して設けられる複数のソース線と、複数のソース線の一端側に対応して設けられ、各々が制御信号に応答して固定電圧と対応するソース線とを電気的に結合する複数のドライバトランジスタとを備える。行方向に沿って、メモリアレイは、第１および第２のメモリブロックに分割される。第１のメモリブロックのメモリセルと電気的に結合される複数のソース線のうちの第１のグループの本数と、第２のメモリブロックのメモリセルと電気的に結合される複数のソース線のうちの第２のグループの本数とは異なる。
【００１２】
本発明の別の局面に従う不揮発性記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリアレイに対する書込データおよび読出データを伝達するデータ線と、外部からのアドレス指示に応答してメモリアレイの列選択動作を実行する列デコーダと、メモリアレイの選択されたメモリセルと、データ線とを電気的に結合する列選択ゲートと、列デコーダからの指示に応答して列選択ゲートを駆動するゲートドライバとを備える。ゲートドライバは、データ読出時において列デコーダからの指示に応答してデータ読出時にメモリセルに与えられる昇圧電圧以下の所定電圧を動作電圧として列選択ゲートを駆動する。
【００１３】
好ましくは、ゲートドライバの動作電圧は、データ書込時に昇圧電圧よりも高い電圧に設定される。データ書込後、ゲートドライバの動作電圧を昇圧電圧以下に設定するための電圧調整回路をさらに備える。
【００１４】
特に、データ書込後、電圧調整回路は、昇圧電圧からトランジスタのしきい値電圧分降下した電圧レベルに設定する。
【００１５】
本発明の別の局面に従う不揮発性記憶装置は、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリアレイに対する読出データを伝達する複数の第１のデータ線と、複数の第１のデータ線に伝達される読出データを増幅するセンスアンプと、複数の第１のデータ線と同一方向に沿って配置され、センスアンプを制御する制御信号を伝達する制御信号線と、複数の第１のデータ線と同一方向に沿って配置され、センスアンプの動作のために用いられる固定電圧を供給する第１の電源線と、複数の第１のデータ線と同一方向に沿って配置され、周辺回路の動作のために用いられる固定電圧を供給する第２の電源線とを備える。複数の第１のデータ線は、第１および第２の電源線と同一の配線層に形成されるとともに、第１および第２の電源線の間に配置される。複数の第１のデータ線と隣接する制御信号線は、配線層と異なる配線層に形成される。第１の電源線および第２の電源線は、異なる配線層を用いて複数の第１のデータ線を覆うようにコンタクトホールを用いて電気的に結合される。
【００１６】
好ましくは、複数の第１のデータ線にそれぞれ対応して設けられ、各々が対応する第１のデータ線と電気的に結合されて読出データをセンスアンプに伝達する複数の第２のデータ線をさらに備える。複数の第１のデータ線と複数の第２のデータ線は互いに直交する。複数の第２のデータ線のうちの第１の領域に位置する第１のグループと電気的に結合される第１のデータ線と、複数の第２のデータ線のうちの第２の領域に位置する第２のグループと電気的に結合される第１のデータ線とを互いに交互に配置する。
【００１７】
本発明のさらに別の局面に従う不揮発性記憶装置は、複数のメモリセルを有するメモリアレイを備える。メモリアレイは、複数の不良のメモリセルと置換される冗長情報および所定の固定情報を記憶するために設けられるスペアメモリ領域を含む。スペアメモリ領域は、冗長情報を伝達するために設けられる複数の冗長ビット線と、所定の固定情報を伝達するために設けられる固定ビット線とを含む。複数の冗長ビット線は、固定ビット線により分割されて、第１および第２のグループに分割され、データ読出時において、第１および第２のグループのうちの一本ずつが選択され、固定ビット線は、固定電圧と電気的に結合される。
【００１８】
好ましくは、データ読出時において、第１および第２のグループのうちの選択された冗長ビット線以外の冗長ビット線は、固定電圧と電気的に結合される。
【発明の効果】
【００１９】
本発明の一実施例によれば、第１および第２のメモリブロックにメモリアレイが分割された場合に、各メモリブロックに設けられるソース線の本数が異なる。メモリブロックがソース線に与える負荷に応じて本数を変えることにより、ソース線の負荷を軽減することができ、ソース線の電圧レベルの変動を抑制することができドライバトランジスタの駆動能力を向上させることができる。
【００２０】
本発明の別の実施例によれば、データ読出時に列デコーダがゲートドライバに与える動作電圧をデバイス電圧よりも高くワード線昇圧電圧以下の所定電圧に設定する。これにより、ゲートドライバにデバイス電圧よりも高い動作電圧を供給することによりゲートドライバの駆動能力を向上させることができる。
【００２１】
本発明の別の実施例によれば、複数の第１のデータ線は、第１および第２の電源線との間に配置される。また、複数の第１のデータ線を覆うようにコンタクトホールを介して異なる配線層を用いて第１および第２の電源線とが互いに電気的に結合される。これにより、第１のデータ線を跨るようにして配線層が設けられるため隣接する制御信号線からのノイズを低減することができる。
【００２２】
本発明のさらに別の実施例によれば、冗長情報と固定情報を記憶するスペアメモリ領域において、固定情報を伝達する固定ビット線を冗長情報を伝達する第１および第２のグループの冗長ビット線の間に設ける。これにより、固定ビット線がシールド線として働き、カップリングノイズの影響を抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態に従うメモリデバイス１の概略ブロック図である。
【図２】本発明の実施の形態１に従う読出／書込系回路を説明する概念図である。
【図３】各種シーケンスにおける本発明の実施の形態１に従う読出／書込系回路に与えられる電圧レベルを説明する図である。
【図４】リード時におけるセンスアンプの動作について説明するタイミングチャート図である。
【図５】ライト時における動作について説明するタイミングチャート図である。
【図６】本発明の実施の形態２に従う行選択系回路の回路構成図である。
【図７】ＶＰ生成回路１５ｃおよびＶＰＷＬ分配回路２０ａの概略ブロック図である。
【図８】本発明の実施の形態２に従う行選択系回路に与えれられる各動作シーケンス時の電圧レベルを説明する図である。
【図９】過消去状態のメモリセルの閾値分布を説明する概念図である。
【図１０】過消去問題に対する対策を施した消去シーケンスのフローチャート図である。
【図１１】従来の列選択系回路の回路構成図である。
【図１２】ドライバ回路を構成するトランジスタの断面構造図である。
【図１３】本発明の実施の形態３に従う列選択系回路の構成図である。
【図１４】各種シーケンスにおける本発明の実施の形態３に従う列選択系回路に与えられる電圧レベルを説明する図である。
【図１５】書込時における列選択系回路の動作に伴う、ＶＰＹ電圧生成回路２０ｈの生成する電圧ＶＰＹを説明するタイミングチャート図である。
【図１６】ソース線ドライバの駆動能力を補強する方式を説明する概念図である。
【図１７】本発明の実施の形態に従うメモリアレイ７０およびその周辺回路を詳細に説明する構成図である。
【図１８】メモリアレイ７０のスペア領域ＳＢＬＫの詳細を説明する概念図である。
【図１９】Ｚ−Ｚ＃間におけるセンスアンプ帯と電気的に結合されるデータ線ＢＤＥの配線構造を説明する断面構造図である。
【図２０】ブロックＢＬＫ＜０＞とブロックＢＬＫ＜１＞に対応して設けられるデータ線ＢＤＥを共有するために用いられる本発明の接続配線の配置方式について説明する図である。
【発明を実施するための形態】
【００２４】
以下において、本発明の実施の形態について図面を参照しながら詳細に説明する。なお図中における同一符号は、同一または相当部分を示すものとする。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態に従うメモリデバイス１の概略ブロック図である。
【００２６】
図１を参照して、本発明の実施の形態に従うメモリデバイス１は、外部アドレスＡＤＤの入力を受けて内部アドレスＩＡＤを出力するアドレスバッファ５と、内部アドレスＩＡＤの入力を受けてメモリデバイス１における種々の動作制御を実行する制御回路１０と、メモリデバイス１内で用いられる電圧を生成する電圧生成回路１５と、電圧生成回路１５から生成された電圧を受けてその電圧レベルを調整して分配する電圧分配回路２０とを備える。なお、本発明の実施の形態においては、メモリデバイスの電源電圧として１つの電源電圧ＶＣＣ（デバイス電圧とも称する）（１．８Ｖ）が与えられる。この与えられた電源電圧ＶＣＣを用いて電圧生成回路１５において各種動作シーケンスで用いられるワード線昇圧電圧もしくは降圧電圧等が生成される。
【００２７】
また、メモリデバイス１は、アドレスバッファ５から出力される内部アドレスＩＡＤの入力を受けてプリデコード信号を生成するプリデコーダ３０と、プリデコーダ３０から出力されるプリデコード信号の入力を受けてメモリアレイ７０の行および列の選択動作を実行する選択回路２５と、行列状に集積配置されたメモリセルを含むメモリアレイ７０と、メモリセル行にそれぞれ対応して設けられた複数のワード線およびソース線をそれぞれ駆動するワード線／ソース線ドライバ帯６５と、選択回路２５の選択動作に従いメモリアレイにおける列を選択するゲート制御部６０と、データ読出時およびデータ書込時それぞれにおける読出データおよび書込データをそれぞれ増幅して出力する読出／書込制御回路５５と、データ読出時にデータを出力するデータ出力回路５０と、データ出力回路５０から受けた読出データをバッファ処理して外部端子４６に出力するとともに、外部端子４６から入力された書込データを読出／書込制御回路５５の書込ドライバに伝達する入出力バッファ４５と、読出／書込制御回路５５におけるセンスアンプを制御するセンスアンプ制御回路３５とを備える。メモリアレイ７０およびゲート制御部６０の詳細な構成については後に詳述する。
【００２８】
選択回路２５は、プリデコーダ３０からのプリデコード信号に基づいてメモリセル行に対応して設けられたワード線を選択するロウデコーダ２５ａと、プリデコーダ３０からのプリデコード信号に基づいてメモリセル列に対応して設けられたビット線を選択するコラムデコーダ２５ｂとを含む。
【００２９】
制御回路１０は、アドレスバッファ５から入力される内部アドレスＩＡＤに基づいて、メモリデバイス１における種々の動作シーケンスを指示するためのコマンドを生成するコマンド制御回路１０ａと、電圧生成回路１５における各回路の動作電圧を制御するための電圧制御回路１０ｂと、通常動作モードのリード、書込、消去と異なるデータ読出時およびデータ書込時のベリファイ動作を制御するためのベリファイ制御回路１０ｃと、各回路への制御信号を生成する制御信号生成回路１０ｄとを含む。
【００３０】
また、電圧生成回路１５は、電圧ＶＰＳを生成するＶＰＳ生成回路１５ａと、ワード線を駆動するために用いられる電圧ＶＮと電圧ＶＰをそれぞれ生成するＶＮ生成回路１５ｂおよびＶＰ生成回路１５ｃと、ソース線ドライバの動作電圧ＶＰＳＷおよびＶＮＳＷをそれぞれ生成するＶＰＳＷ生成回路１５ｄおよびＶＮＳＷ生成回路１５ｅと、メモリアレイのメモリセル等に対するウェル電圧ＰＷを生成するＰＷ生成回路１５ｆと、ワード線ＷＬを活性化する際等に用いられるワード線昇圧電圧ＶＢＯＯＳＴを生成するＶＢＯＯＳＴ生成回路１５ｇと、データ書込時において、書込ドライバに対して供給する高電圧の電圧ＶＰＬを生成するＶＰＬ生成回路１５ｈとを含む。
【００３１】
電圧分配回路２０は、電圧ＶＰを受けて電圧ＶＰＷＬ１，ＶＰＷＬ２としてそれぞれ分配するＶＰＷＬ分配回路２０ａと、電圧ＶＮを受けて電圧ＶＮＷＬ１，ＶＮＷＬ２としてそれぞれ分配するＶＮＷＬ分配回路２０ｂと、電圧ＶＰＳおよびワード線昇圧電圧ＶＢＯＯＳＴを受けて電圧ＶＰＹとして出力するＶＰＹ生成回路２０ｈとを含む。
【００３２】
本実施の形態１においては、薄膜トランジスタで構成されているセンスアンプ帯と、厚膜トランジスタで構成されているメモリアレイ７０およびゲート制御部６０等（以下、読出／書込系回路とも称する）において、薄膜トランジスタで構成されるセンスアンプ帯のトランジスタに高電圧が印加されないようにする方式について説明する。
【００３３】
図２は、本発明の実施の形態１に従う読出／書込系回路を説明する概念図である。
図２を参照して、本発明の実施の形態１に従う読出／書込系回路は、読出／書込制御回路５５に含まれるセンスアンプＳＡと書込ドライバＷＤＲＶと、ゲート制御部６０と、行列状に配置された複数のメモリセルを備えるメモリアレイ７０とを含む。ここで、センスアンプＳＡは、薄膜トランジスタで構成され、書込ドライバＷＤＲＶと、ゲート制御部６０と、メモリアレイ７０は、厚膜トランジスタで構成されている。本例においては、一例としてメモリアレイ７０において１つのメモリセルＭＣが示されている。このメモリセルＭＣは、いわゆるメモリセルトランジスタであり、ゲートがワード線ＷＬと電気的に結合される。ソース側である一端側をビット線ＢＬと電気的に結合し、ドレイン側である他端側をソース線ＳＬと電気的に結合する。他のメモリセルＭＣについても同様である。
【００３４】
センスアンプＳＡは、定電流生成部７１と、インバータ７４，８１と、トランジスタ７５〜８０と、プリチャージ用のトランジスタ８２とを含む。なお、本例においては、一例としてトランジスタ７５，７６，８２は、ＰチャネルＭＯＳトランジスタとする。また、トランジスタ７７〜８０は、ＮチャネルＭＯＳトランジスタとする。
【００３５】
定電流生成部７１は、ゲートレベル調整回路７３と、トランジスタ７２（ＰチャネルＭＯＳトランジスタ）とを含む。
【００３６】
トランジスタ７２は、電源電圧ＶＣＣと出力ノードＮｂとの間に配置され、そのゲートはゲートレベル調整回路７３からの制御電圧ＶＲＳＡの入力を受ける。
【００３７】
ゲートレベル調整回路７３は、トランジスタ７２のゲート−ソース間電圧を一定となるように制御電圧ＶＲＳＡの電圧レベルを調整し、トランジスタ７２を流れる電流量を一定にする。なお、本実施の形態において、電源電圧ＶＣＣは、１．８Ｖに設定されている。
【００３８】
トランジスタ７５〜７７は、電源電圧ＶＣＣと接地電圧ＧＮＤの間に直列にそれぞれ接続され、トランジスタ７５のゲートは、インバータ７４を介する制御信号ＳＡＥの反転信号の入力を受ける。トランジスタ７６および７７のゲートはともにノードＮｃと電気的に結合される。トランジスタ７８は、ノードＮｂとノードＮｃとの間に配置され、そのゲートはトランジスタ７６および７７の接続ノードＮａと電気的に結合される。トランジスタ７９は、ノードＮａと接地電圧ＧＮＤとの間に配置され、そのゲートはインバータ７４を介する制御信号ＳＡＥの反転信号の入力を受ける。トランジスタ８０は、ノードＮｃと接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＲＳＴＢＤの入力を受ける。
【００３９】
センスアンプＳＡは、データ読出時に、ノードＮｃと電気的に結合されるデータ線ＢＤＥを介して選択されたメモリセルＭＣに流れる電流量に基づいて、メモリセルＭＣの記憶データをセンスし、増幅して読出データＳＡＯＵＴとして出力する。
【００４０】
具体的には、選択されたメモリセルを流れる通過電流に基づいて設定されるノードＮｃの電圧レベルに基づいてノードＮｂの電圧レベルが設定され、読出データＳＡＯＵＴが出力される。たとえば、通過電流が大きくノードＮｃが比較的低い電圧レベルである場合には、トランジスタ７６がオンして、ノードＮａの電圧レベルは上がり、トランジスタ７８はノードＮｂの電圧レベルをさらに下げる。すなわち、ノードＮｂの電圧レベルが「Ｌ」レベルに増幅される。
【００４１】
一方、通過電流が小さくノードＮｃが比較的高い電圧レベルに設定された場合には、トランジスタ７７がオンしてノードＮａの電圧レベルは下がり、トランジスタ７８はノードＮｂの電圧レベルを上げる。すなわち、ノードＮｂの電圧レベルが「Ｈ」レベルに増幅される。この増幅動作に基づきインバータ８１は、ノードＮｂに与えられる電圧レベル信号を反転して読出データＳＡＯＵＴとして出力する。
【００４２】
次に、ゲート制御部６０について説明する。後に詳細に説明するがここでは、簡略的に説明する。
【００４３】
ゲート制御部６０は、トランジスタ６１，６２と、コラム選択回路ＣＡＳＧと、ゲートトランジスタＳＧと、データ線ＢＤＥとを含む。トランジスタ６１，６２，ＳＧは、一例としてＮチャネルＭＯＳトランジスタとする。
【００４４】
トランジスタ６１は、センスアンプＳＡのノードＮｃとデータ線ＢＤＥとの間に配置され、そのゲートは制御信号ＳＥＬの入力を受ける。トランジスタ６２は、データ線ＢＤＥと接地電圧ＧＮＤとの間に配され、そのゲートは制御信号ＩＳＥＬの入力を受ける。制御信号ＳＥＬおよびＩＳＥＬは、制御信号生成回路１０ｄから出力される。ここで、トランジスタ６１は、センスアンプＳＡとデータ線ＢＤＥとを電気的に分離する分離回路として機能する。また、トランジスタ６２は、リード前にデータ線ＢＤＥと接地電圧ＧＮＤとを電気的に結合するためのリセット回路として機能する。
【００４５】
コラム選択回路ＣＡＳＧは、列を選択する選択回路のコラムデコーダ２５ｂからの制御信号ＣＡＵおよびＣＡＬの入力を受けて、メインビット線ＭＢＬとデータ線ＢＤＥとを電気的に結合する。ゲートトランジスタＳＧは、制御信号ＳＧＬに応答してビット線ＢＬと選択されたメモリセルＭＣとを電気的に結合する。
【００４６】
コラム選択回路ＣＡＳＧは、トランジスタＣＡＧａとＣＡＧｂとを含む。本例においては、一例としてトランジスタＣＡＧａおよびＣＡＧｂは、ＮチャネルＭＯＳトランジスタとする。
【００４７】
トランジスタＣＡＧａおよびＣＡＧｂは、データ線ＢＤＥとメインビット線ＭＢＬとの間に配置され、それぞれ制御信号ＣＡＵおよびＣＡＬの入力を受ける。たとえば、ともに制御信号ＣＡＵおよびＣＡＬが「Ｈ」である場合に、データ線ＢＤＥとメインビット線ＭＢＬとが電気的に結合する。
【００４８】
図３は、各種シーケンスにおける本発明の実施の形態１に従う読出／書込系回路に与えられる電圧レベルを説明する図である。
【００４９】
まず、リード時の動作について説明する。
ゲート制御部６０は、制御信号ＳＥＬを５Ｖ（「Ｈ」レベル）に設定することにより、センスアンプＳＡのノードＮｃとデータ線ＢＤＥとを電気的に結合する。また、コラム選択回路ＣＡＳＧにおいて、入力される所定の制御信号ＣＡＵおよびＣＡＬ（５Ｖ−Ｖｔｈ＝「Ｈ」レベル）に応答して、選択されたメインビット線ＭＢＬとデータ線ＢＤとが電気的に結合される。また、制御信号ＳＧＬ（５Ｖ＝「Ｈ」レベル）に応答して、選択されたメモリセルＭＣと電気的に結合されるビット線ＢＬと、メインビット線ＭＢＬとが電気的に結合される。次に、センスアンプＳＡが活性化される。すなわち制御信号ＳＡＥが１．８Ｖ（「Ｈ」レベル）に設定されることにより、センスアンプＳＡから選択されたメモリセルＭＣへの電流経路が形成される。本例においては、制御信号ＴＸＬＡＴＤ（「Ｌ」レベル）を入力することによりトランジスタ８２をオンして、データ線ＢＤの電圧レベルを０．７Ｖにプリチャージする。この状態において、選択されたメモリセルＭＣと電気的に結合されるワード線ＷＬを活性化することにより、メモリセルに通過電流が流れ、通過電流に基づくデータ読出動作が実行される。制御信号ＶＲＳＡは、１．８Ｖ−αに設定されるが、このαは所望の定電流を供給するための所定電圧である。
【００５０】
図４のタイミングチャートを用いてリード時におけるセンスアンプの動作について説明する。
【００５１】
図４を参照して、時刻Ｔ３ａにおいて、制御信号ＳＡＥの「Ｈ」レベルの立上がりに伴いリードが実行される。また、同様のタイミングで、トランジスタ８２に制御信号ＴＸＬＡＴＤ（「Ｌ」レベル）が入力される。これに伴い、トランジスタ８２がオンし、データ線ＢＤＥが所定電圧（０．７Ｖ）にプリチャージされる。ここで、本発明の実施の形態１に従うセンスアンプＳＡは、ノードＮｃの電圧レベルをトランジスタ７８のゲート電極にフィードバックするトランジスタ７６とトランジスタ７７とを有する。従来では、トランジスタ７７のみが設けられた構成であり、従来ではトランジスタ７５を用いてノードＮａの電圧レベルを上げて微調整していた。しかしながら、ゲインが小さかったためノードＮａの電圧レベルの微調整が十分になされておらず、ノードＮｃの電圧レベルの設定に比較的時間を要していた。
【００５２】
本構成とすることにより、ノードＮａの電圧レベルの微調整をトランジスタ７７および７６を用いて実行することができるためノードＮｃの電圧レベルすなわちデータ線ＢＤＥの電圧レベルを所望の電圧レベルすなわち０．７Ｖに設定する期間が短くなる（時刻ｔ３ｂ）。すなわち、トランジスタ７８のゲート電圧を調整する調整機構を設けることにより、ノードＮｃに設定される電圧レベルの時間（プリチャージ期間）が短縮され、高速なデータ読出動作を実行することができる。本例においては、トランジスタ７６を設けたことにより時刻ｔ３に読出データＳＡＯＵＴが確定する。一方、トランジスタ７６を設けない場合には、点線で示されるように時刻ｔ４に読出データＳＡＯＵＴが確定する。
【００５３】
次に、書込時の動作について説明する。
図３を参照して、コラム選択回路ＣＡＳＧは、制御信号ＣＡＵおよびＣＡＬ（１０Ｖ＝「Ｈ」レベル）に応答して、選択されたメインビット線ＭＢＬとデータ線ＢＤＥとを電気的に結合する。また、制御信号ＳＧＬ（１０Ｖ＝「Ｈ」レベル）に応答して、選択されたメモリセルＭＣと電気的に結合されるビット線ＢＬと、メインビット線ＭＢＬとが電気的に結合される。これに伴い、書込ドライバＷＤＲＶと選択されたメモリセルＭＣとが電気的に結合される。書込ドライバＷＤＲＶは、制御信号ＤＶＥ（１．８Ｖ＝「Ｈ」レベル）を受けて活性化され、入力される書込データＷＤのデータレベルに基づいて、ＶＰＬ生成回路１０ｈから５Ｖ／０Ｖの電圧がデータ線ＢＤＥに供給される。この状態において、選択されたメモリセルＭＣと電気的に結合されるワード線ＷＬを活性化することにより、メモリセルに書込データに応じた電圧が供給されＣＨＥ（チャネルホットエレクトロン）により、所望の書込データに基づくデータ書込動作が実行される。なお、制御信号ＤＶＥは、制御信号生成回路１０ｄから出力される。
【００５４】
この場合、データ線ＢＤＥには高電圧（５Ｖ）が印加される。ここで、トランジスタ６１のゲートに制御信号ＳＥＬ（０Ｖ＝「Ｌ」レベル）が与えられる。すなわち、トランジスタ６１はオフとされる。これにより、書込時においてはデータ線ＢＤＥに高電圧が印加されるがトランジスタ６１によりデータ線ＢＤＥとセンスアンプＳＡとを電気的に分離する。本構成により薄膜トランジスタで構成されたセンスアンプＳＡに高電圧が印加されることを防止することができ、トランジスタの膜厚が薄いすなわち薄膜トランジスタを保護することができる。
【００５５】
図５のタイミングチャートを用いてライト時における動作について説明する。
図５を参照して、時刻ｔ１までの期間において、データ書込を実行する書込パルスが印加される。ここでは、制御信号ＳＥＬおよびＩＳＥＬは「Ｌ」レベルに設定されている。したがって、トランジスタ６１はオフしており、データ線ＢＤＥとセンスアンプＳＡとは電気的に分離されている。時刻ｔ１において、書込パルスの印加が終了する。これに伴い、制御信号ＤＶＥを「Ｌ」レベルに設定し、書込ドライバＷＤＲＶを非活性化する。さらに、制御信号ＩＳＥＬを「Ｈ」レベルに設定する。これに伴い、トランジスタ６２がオンする。このトランジスタ６２のオンに伴い、接地電圧ＧＮＤとデータ線ＢＤＥとが電気的に結合されて、接地電圧レベルすなわち０Ｖに設定されてデータ線ＢＤＥがリセットされる。十分にリセットした時刻ｔ２において、制御信号ＩＳＥＬを「Ｌ」レベルに設定するとともに、制御信号ＳＥＬを「Ｈ」レベルに設定する。これに伴い、データ線ＢＤＥは、接地電圧ＧＮＤとの電気的な結合を終了するとともに、センスアンプＳＡと電気的に結合し、以降、所望のデータ書込動作が実行されたか否かを判定するいわゆるベリファイリードが実行される。
【００５６】
次に、消去時の動作について説明する。
再び図３を参照して、消去時においては、メモリアレイ７０におけるワード線ＷＬおよびソース線ＳＬの電圧レベルが変化する。一方、読出／書込制御回路５５は非活性化状態である。具体的には、センスアンプＳＡを活性化させる制御信号ＳＡＥは０Ｖに設定される。また、書込ドライバＷＤＲＶを活性化させる制御信号ＤＶＥは０Ｖに設定される。また、制御信号ＣＡＵ，ＣＡＬおよびＳＧＬはともに０Ｖに設定され、列選択動作は実行されない。尚、制御信号ＳＥＬは５Ｖ（「Ｈ」レベル）に設定されて、データ線ＢＤＥとセンスアンプＳＡとは電気的に結合されている。また、制御信号ＲＳＴＢＤは、１．８Ｖ（「Ｈ」レベル）に設定されるためデータ線ＢＤＥと接地電圧ＧＮＤとが電気的に結合されて、データ線ＢＤＥはリセットされている。ワード線ＷＬおよびソース線ＳＬおよびメモリセルのウェル電圧ＰＷについては、−１０Ｖ，１０Ｖ，１０Ｖに設定される。これにより、メモリセルＭＣのフローティングゲートに注入されている電子をソース領域に引き抜く消去動作が実行される。
【００５７】
上述したように本実施の形態１においては、特に書込時に、高電圧がセンスアンプＳＡに印加されないようにセンスアンプＳＡとデータ線ＢＤＥとを電気的に分離するトランジスタ６１を設けることにより薄膜トランジスタで構成されるセンスアンプＳＡを保護することができる。
【００５８】
（実施の形態２）
本実施の形態２においては、行選択動作を実行するロウデコーダを構成するデコーダユニットと、ワード線／ソース線ドライバ帯６５を構成するワード線ドライバの回路構成（以下、行選択系回路とも称する）について説明する。
【００５９】
図６は、本発明の実施の形態２に従う行選択系回路の回路構成図である。
図６を参照して、本発明の実施の形態２に従う行選択系回路は、デコーダユニットＤＣＵ０，ＤＣＵ１と、グローバルワード線ＧＷＬ＜０＞およびＧＷＬ＜１＞をそれぞれ駆動するワード線ドライバＧＤＶ０，ＧＤＶ１と、ローカルワード線ＬＷＬを駆動するワード線ドライバＬＤＶ０とを含む。本例においては、ワード線は、所定のメモリセル行の一群毎に設けられるグローバルワード線ＧＷＬと、グローバルワード線ＧＷＬと電気的に結合されて階層構造となっているローカルワード線ＬＷＬとを含む。なお、本明細書においては、グローバルワード線およびローカルワード線を総称して単にワード線ＷＬとも称する。
【００６０】
デコーダユニットＤＣＵ０，ＤＣＵ１は、ロウデコーダ２５ａから出力されるブロック選択信号ＢＡおよびワード線を選択する制御信号ＲＡＵ、制御信号ＲＡＬ＜０＞，ＲＡＬ＜１＞の入力を受けて、グローバルワード線ＧＷＬを選択する。なお、メモリアレイの詳細な構成については後述する。
【００６１】
ワード線ドライバＧＤＶ０，ＧＤＶ１は、それぞれデコーダユニットＤＣＵ０，ＤＣＵ１からの制御信号に基づいて、グローバルワード線ＧＷＬ＜０＞，ＧＷＬ＜１＞を選択的に駆動する。ワード線ドライバＬＤＶ０は、グローバルワード線ＧＷＬ＜０＞と電気的に結合されて、制御信号ＨＡＬの入力に基づいて対応するローカルワード線ＬＷＬを選択的に駆動する。なお、本例においては、グローバルワード線ＧＷＬ＜０＞に対応する一本のローカルワード線ＬＷＬが代表的に示されている。他のグローバルワード線ＧＷＬ＜１＞についても同様の構成である。
【００６２】
デコーダユニットＤＣＵ０は、トランジスタＮＴ１〜ＮＴ３と、ＰＴ１〜ＰＴ３とを含む。トランジスタＮＴ１〜ＮＴ３は、ノードＮｄ１と電圧ＶＮＷＬ１との間に直列にそれぞれ接続されて、それぞれのゲートは制御信号ＲＡＬ＜０＞、制御信号ＲＡＵ、ブロック選択信号ＢＡの入力を受ける。トランジスタＰＴ１〜ＰＴ３は電圧ＶＰＷＬ１とノードＮｄ１との間に並列にそれぞれ接続されて、それぞれのゲートは制御信号ＲＡＬ＜１＞、制御信号ＲＡＵおよびブロック選択信号ＢＡの入力を受ける。デコーダユニットＤＣＵ０は、３入力ＮＡＮＤ回路を構成し、たとえば、制御信号ＲＡＬ＜０＞、制御信号ＲＡＵ、ブロック選択信号ＢＡがすべて「Ｈ」レベルである場合には、トランジスタＮＴ１〜ＮＴ３がすべてオンし、ノードＮｄ１の電圧レベルは電圧ＶＮＷＬ１に設定される。一方、制御信号ＲＡＬ＜０＞、制御信号ＲＡＵ、ブロック選択信号ＢＡのいずれか１つが「Ｌ」である場合には、ノードＮｄ１の電圧レベルは、トランジスタＰＴ１〜ＰＴ３のいずれか１つがオンするために電圧ＶＰＷＬ１に設定される。
【００６３】
ワード線ドライバＧＤＶ０は、トランジスタＰ０，Ｎ０とを含む。トランジスタＰ０は、電圧ＶＰＷＬ２とグローバルワード線ＧＷＬ＜０＞との間に配置され、そのゲートはノードＮｄ１と電気的に結合される。トランジスタＮ０は、電圧ＶＮＷＬ２とグローバルワード線ＧＷＬ＜０＞との間に配置され、そのゲートはノードＮｄ１と電気的に結合される。たとえば、ノードＮｄ１の電圧レベルが「Ｈ」レベルである場合には、トランジスタＮ０がオンして、グローバルワード線ＧＷＬ＜０＞の電圧レベルは、電圧ＶＮＷＬ２に設定される。一方、ノードＮｄ１の電圧レベルが「Ｌ」レベルに設定される場合には、トランジスタＰ０がオンして、グローバルワード線ＧＷＬ＜０＞の電圧レベルが電圧ＶＰＷＬ２に設定される。
【００６４】
ワード線ドライバＬＤＶ０は、トランジスタＮＴ５，ＮＴ６，ＰＴ７と、インバータＩＶ０とを含む。トランジスタＰＴ７は、ローカルワード線ＬＷＬとグローバルワード線ＧＷＬ＜０＞との間に配置され、そのゲートは制御信号ＨＡＬの入力を受ける。トランジスタＮＴ６は、ローカルワード線ＬＷＬと、グローバルワード線ＧＷＬ＜０＞との間にトランジスタＰＴ７と並列に接続され、そのゲートはインバータＩＶ０を介する制御信号ＨＡＬの反転信号の入力を受ける。トランジスタＮＴ５は、ローカルワード線ＬＷＬと電圧ＶＮＷＬ２との間に配置され、そのゲートは制御信号ＨＡＬの入力を受ける。たとえば、一例として制御信号ＨＡＬが「Ｈ」レベルである場合には、トランジスタＮＴ５がオンし、電圧ＶＮＷＬ２とローカルワード線ＬＷＬとが電気的に結合される。一方、制御信号ＨＡＬが「Ｌ」レベルである場合には、トランジスタＰＴ７およびトランジスタＮＴ６がオンし、ローカルワード線ＬＷＬとグローバルワード線ＧＷＬ＜０＞とが電気的に結合される。
【００６５】
デコーダユニットＤＣＵ１は、トランジスタＰＴ４〜ＰＴ６と、トランジスタＮＴ４とを含む。
【００６６】
このデコーダユニットＤＣＵ１において、トランジスタＮＴ４は、デコードユニットＤＣＵ０のトランジスタＮＴ２およびＮＴ３と直列に電気的に結合されている。すなわち、制御信号ＲＡＵおよびブロック選択信号ＢＡは、デコーダユニットＤＣＵ０およびＤＣＵ１ともに入力される信号であるためトランジスタを共用して用いることにより回路の部品点数を低減した構成となっている。また、トランジスタＰＴ４〜ＰＴ６の構成については、デコーダユニットＤＣＵ０のトランジスタＰＴ１〜ＰＴ３にそれぞれ説明した構成と同様であり、それぞれのゲートは制御信号ＲＡＬ１＜１＞、制御信号ＲＡＵ、ブロック選択信号ＢＡの入力を受ける。このデコーダユニットＤＣＵ１も、３入力ＮＡＮＤ回路を構成し、たとえば、制御信号ＲＡＬ＜１＞、制御信号ＲＡＵ、ブロック選択信号ＢＡがすべて「Ｈ」レベルである場合には、トランジスタＮＴ２〜ＮＴ４がすべてオンし、ノードＮｄ２の電圧レベルは電圧ＶＮＷＬ１に設定される。一方、制御信号ＲＡＬ＜１＞、制御信号ＲＡＵ、ブロック選択信号ＢＡのいずれか１つが「Ｌ」である場合には、ノードＮｄ２の電圧レベルは、トランジスタＰＴ４〜ＰＴ６のいずれか１つがオンするために電圧ＶＰＷＬ１に設定される。
【００６７】
ワード線ドライバＧＤＶ１は、トランジスタＰ１とＮ１とを含む。トランジスタの接続関係についてはグローバルワード線ドライバＧＤＶ０について説明したのと同様であり、ノードＮｄ２の電圧レベルに基づいて、グローバルワード線ＧＷＬ＜１＞が所定の電圧レベルに設定される。なお、本例においては、一例としてトランジスタＮＴ１〜ＮＴ６，Ｎ０，Ｎ１は、ＮチャネルＭＯＳトランジスタとする。また、トランジスタＰＴ０〜ＰＴ７，Ｐ０，Ｐ１は、ＰチャネルＭＯＳトランジスタとする。
【００６８】
図７は、ＶＰ生成回路１５ｃ内の構成およびＶＰＷＬ分配回路２０ａの概略ブロック図である。
【００６９】
図７を参照して、ＶＰ生成回路１５ｃは、電圧ＶＰを生成するＶＰポンプ３００を含む。ＶＰＷＬ分配回路２０ａは、電圧ＶＰを受けて電圧ＶＰＷＬ１およびＶＰＷＬ２を出力する。また、ＶＰＷＬ分配回路２０ａは、電圧調整回路３０１を含み、制御信号ＶＰＣＴの入力に基づいて、ＶＰポンプ３００から出力される電圧ＶＰの電圧レベルを調整して電圧ＶＰＷＬ２として出力する。ＶＰポンプ３００は、電源電圧ＶＣＣ（１．８Ｖ）の電圧レベルを受けて、各種動作シーケンスに基づいて所望の電圧レベルに昇圧して電圧ＶＰとして出力する。
【００７０】
ＶＰＷＬ分配回路２０ａは、通常時においては、入力される電圧ＶＰを電圧ＶＰＷＬ１およびＶＰＷＬ２として各回路に分配するが、所定条件においてすなわち制御信号ＶＰＣＴが入力される場合には、電圧ＶＰＷＬ２の電圧レベルを調整して出力する。制御信号ＶＰＣＴは、各種動作シーケンス時において制御信号生成回路１０ｄから出力されるものとする。
【００７１】
電圧ＶＮＷＬ１およびＶＮＷＬ２を出力するＶＮ生成回路１５ｂおよびＶＮＷＬ分配回路２０ｂについても同様である。
【００７２】
図８は、本発明の実施の形態２に従う行選択系回路に与えれられる各動作シーケンス時の電圧レベルを説明する図である。
【００７３】
図６，図８を参照して、スタンバイ時においては、電圧ＶＰＷＬ１は５Ｖに設定され、電圧ＶＰＷＬ２は５Ｖ−Ｖｔｈに設定される。また、電圧ＶＮＷＬ１，ＶＮＷＬ２はそれぞれ０Ｖに設定される。なお、Ｖｔｈは、本例においては、トランジスタの閾値電圧を示すものとする。
【００７４】
スタンバイ時においては、ワード線は非選択状態であるため、ノードＮｄ１の電圧レベルは「Ｈ」レベルに設定される。すなわちスタンバイ時においては制御信号ＲＡＬ＜１＞、制御信号ＲＡＵ、およびブロック選択信号ＢＡの少なくとも１つが「Ｌ」レベルであるため、トランジスタＰＴ１〜ＰＴ３の少なくとも１つがオンする。これに伴い、ノードＮｄ１は電圧ＶＰＷＬ１の電圧レベル（５Ｖ）に設定される。ここで、トランジスタＰ０のソース側すなわち電圧ＶＢＷＬ２は、５Ｖ−Ｖｔｈに設定されている。したがって、このスタンバイ時において、最終段のドライバ回路のトランジスタＰ０のソース側電圧ＶＰＷＬ２を５Ｖから所定電圧降下した値に設定する。すなわち、トランジスタＰ０のゲートに印加されるゲート電位よりもソース電位を低くする。これによりトランジスタＰ０のチャネルリーク電流を十分にカットしてリーク電流を低減することができる。本制御方式により、本発明の実施の形態２に従う行選択系回路におけるスタンバイ時におけるＰチャネルＭＯＳトランジスタのリーク電流を抑制することにより消費電力を低減することができる。なお、ここでは、デコードユニットＤＣＵ０と、ワード線ドライバＧＤＶ０について主に説明したが、デコードユニットＤＣＵ１と、ワード線ドライバＧＤＶ１についても同様である。
【００７５】
リード時においては、電圧ＶＰＷＬ１，ＶＰＷＬ２はそれぞれ５Ｖに設定される。また、電圧ＶＮＷＬ１，ＶＮＷＬ２はそれぞれ０Ｖに設定される。したがって、たとえばデコーダユニットＤＣＵ０が選択された場合、すなわち制御信号ＲＡＬ＜０＞、制御信号ＲＡＵおよびブロック選択信号ＢＡがともに「Ｈ」レベルである場合には、トランジスタＮＴ１〜ＮＴ３がともにオンし、ノードＮｄ１の電圧レベルは０Ｖに設定される。これに伴い、ワード線ドライバＧＤＶ０のトランジスタＰ０がオンし、選択された選択グローバルワード線ＧＷＬ＜０＞の電圧レベルは５Ｖに設定される。このグローバルワード線ＧＷＬ＜０＞の選択動作に伴い、階層ワード線構成であるローカルワード線ＬＷＬの１本が制御信号ＨＡＬに基づき選択されてローカルワード線ＬＷＬと電気的に結合されたメモリセルのデータ読出動作が実行される。
【００７６】
書込時においては、電圧ＶＰＷＬ１，ＶＰＷＬ２はそれぞれ１０Ｖに設定される。また、電圧ＶＮＷＬ１，ＶＮＷＬ２はそれぞれ０Ｖに設定される。たとえば、上述したのと同様の選択動作により、トランジスタＮＴ１〜ＮＴ３がともにオンし、ノードＮｄ１の電圧レベルは０Ｖに設定される。これに伴い、ワード線ドライバＧＤＶ０のトランジスタＰ０がオンし、選択されたグローバルワード線ＧＷＬ＜０＞の電圧レベルが１０Ｖに設定される。このグローバルワード線ＧＷＬ＜０＞の選択動作に伴い、階層ワード線構成であるローカルワード線ＬＷＬの１本が制御信号ＨＡＬに基づき選択されてローカルワード線ＬＷＬと電気的に結合されたメモリセルのデータ書込動作が実行される。
【００７７】
消去時においては、電圧ＶＰＷＬ１，ＶＰＷＬ２はそれぞれ０Ｖに設定される。また、電圧ＶＮＷＬ１，ＶＮＷＬ２はそれぞれ−１０Ｖに設定される。消去時においては、ワード線ドライバＬＤＶ０のトランジスタＮＴ５がオンする。制御信号ＲＡＬ＜０＞、制御信号ＲＡＵ、ブロック選択信号のいずれか１つは「Ｌ」レベルに設定されている。これに伴い、ノードＮｄ１の電圧レベルは−１０Ｖに設定される。ワード線ドライバＧＤＶ０のトランジスタＰ０がオンし、グローバルワード線ＧＷＬ＜０＞の電圧レベルは０Ｖに設定される。一方、ワード線ドライバＬＤＶ０において、制御信号ＨＡＬ（０Ｖ）が入力される。これに伴い、トランジスタＮＴ５がオンする。階層ワード線構成であるローカルワード線ＬＷＬが制御信号ＨＡＬに基づき選択されて、電圧ＶＮＷＬ２（−１０Ｖ）とローカルワード線ＬＷＬとが電気的に結合され、メモリセルのデータ消去動作が実行される。
【００７８】
次に、本発明の実施の形態に従う過消去ベリファイ動作について説明する。
図９は、過消去状態のメモリセルの閾値分布を説明する概念図である。
【００７９】
図９を参照して、実線に示されるように理想的にはデータ「０」，「１」の状態で、閾値Ｍｔｈ１，閾値Ｍｔｈ２のそれぞれの状態に収束して分布した状態が望まれる。本例においては、閾値Ｍｔｈ１がプログラム状態、閾値Ｍｔｈ２が消去状態に対応している。過消去状態においては図９の点線に示されるように、閾値分布の状態図がデータ「１」の閾値Ｍｔｈ２よりもさらに低い閾値で分布した状態となっている。この場合には、閾値が低くなりばらつきが生じている。すなわち閾値電圧の分布幅が広くなる。このような過消去のメモリセルと正常な消去状態のメモリセルとを比較すると、過消去状態のメモリセルがデプレッショントランジスタとなってゲート電圧が０Ｖの場合、つまりメモリトランジスタが非選択状態にある場合にも、リーク電流が多く流れる。このような過消去状態のメモリセルが存在すると、ベリファイおよびリードを行なうときに、同一ビット線上に非選択の過消去状態のメモリセルによるリーク電流が多く流れてしまい、このリーク電流の総和で選択されたメモリセルの電流値が検知不能になってしまう。つまり読出不能になってしまうため、正確なベリファイおよびリード動作が実行できなくなるという問題が発生する。
【００８０】
図１０は、図９の点線で示した過消去問題に対する対策を施した消去シーケンスのフローチャート図である。
【００８１】
図１０を参照して、ステップＳ０で消去コマンドが入力されるとステップＳ１で消去パルスが印加され、ＦＮトンネル電流による閾値電圧の変更が行なわれる。続いてステップＳ２で消去ベリファイが実行される。この消去ベリファイにおいて選択されたすべてのメモリセルの消去が確認されるまでステップＳ１とステップＳ２とが繰返される。ステップＳ２においてすべてのメモリセルの消去が確認されるとステップＳ３に進む。ステップＳ３ではメモリセルが過消去状態になっていないかを確認する過消去ベリファイ１が実行される。すなわち消去ベリファイが完了した後に、閾値電圧がある値以下になっているメモリセルを検出する。過消去状態にあるメモリセルを検出するとステップＳ４に進み、オーバーイレースリカバーが行なわれる。
【００８２】
オーバーイレースリカバーとは、チャネルホットエレクトロン（ＣＨＥ）を用いて過消去状態にあるメモリセルにデータを書戻す機能、つまりメモリセルごとに閾値電圧を正方向に大きくする機能である。そして、ステップＳ３に進み、再び過消去状態にあるメモリセルであるかどうかが判定される。この過消去ベリファイ１の過消去状態の確認により過消去でないと判定された場合には、次のステップＳ５に進み再び過消去ベリファイ２が実行される。過消去ベリファイ２においては、通常のデータ読出時と同様の電圧条件でベリファイ動作が実行され、正常動作が行なわれるかどうかの確認動作として行なわれるものである。この過消去ベリファイ２において正常でないと判定された場合には、ステップＳ７のオーバーイレースリカバーに進み、再びステップＳ５の判定を繰返す。この過消去ベリファイ２において、過消去状態でないと判定された場合に消去完了となる（ステップＳ６）。
【００８３】
再び図８を参照して、行選択系回路に与えれられる過消去ベリファイ動作時の電圧レベルが示されている。
【００８４】
過消去ベリファイ１においては、電圧ＶＰＷＬ１は５Ｖに設定され、電圧ＶＰＷＬ２は１．５Ｖに設定される。また、電圧ＶＮＷＬ１，ＶＮＷＬ２はともに−２Ｖに設定される。たとえば本例においてはグローバルワード線ＧＷＬ＜０＞が選択されるものとする。具体的には、制御信号ＲＡＬ＜０＞、制御信号ＲＡＵおよびブロック選択信号ＢＡはともに「Ｈ」レベルに設定される。これに伴い、ノードＮｄ１の電圧レベルは−２Ｖに設定され、トランジスタＰ０がオンして、グローバルワード線ＧＷＬ＜０＞は１．５Ｖに設定される。一方、非選択のグローバルワード線ＧＷＬ＜１＞は、−２Ｖに設定される。これに伴い、ベリファイ動作すなわちデータ読出動作が実行され、過消去ベリファイ１が行なわれる。この場合、非選択のグローバルワード線ＧＷＬ＜１＞は−２Ｖに設定され、グローバルワード線ＧＷＬ＜１＞と電気的に結合される図示しないローカルワード線ＬＷＬの電圧レベルも−２Ｖに設定される。この電圧レベルに伴い、非選択のメモリセルのリーク電流を確実にカットして安定的なベリファイ動作を実行することができる。
【００８５】
過消去ベリファイ２においては、電圧ＶＮＷＬ２が−２Ｖから０Ｖに変更される点が異なり他の電圧レベルおよび動作については同様である。すなわち、非選択のグローバルワード線ＧＷＬ＜１＞の電圧レベルは−２Ｖから０Ｖに設定される。この場合は、通常のデータ読出時と同様の状況においてベリファイ動作が実行される。すなわち、リード時と同様の条件下において、ベリファイ動作を実行することにより、過消去状態のメモリセルをより確実になくす方式が採用されている。
【００８６】
このベリファイ動作時においては、スタンバイ時、リード時および書込時とは異なり、動作電圧の低い１．５Ｖの電圧をトランジスタＰ０を用いて選択されたグローバルワード線ＧＷＬ＜０＞に供給する。この場合、基板降下の影響によりトランジスタＰ０の閾値電圧が上昇し、所望の動作電圧１．５Ｖをグローバルワード線ＧＷＬ＜０＞に供給することが難しくなる可能性があった。そこで、本例においては、駆動力を確保するために電圧ＶＮＷＬ１を−２Ｖに設定することによりノードＮｄ１を−２Ｖに設定し、トランジスタＰ０の駆動力を上げて、低い動作電圧であっても確実にグローバルワード線に供給する方式が採用されている。
【００８７】
図１１は、従来の列選択系回路の回路構成図である。
図１１を参照して、本例においては、制御信号ＲＡＬ＜０＞、制御信号ＲＡＵ、ブロック選択信号ＢＡに基づいてグローバルワード線ＧＷＬを駆動するワード線ドライバＧＤＶ０＃が示されている。なお、デコーダユニットＤＣＵ０については、図６で説明したのと同様であるのでその詳細な説明は繰り返さない。
【００８８】
図１１に示される構成のごとく、動作電圧の低い電源電圧ＶＰＷＬをグローバルワード線ＧＷＬに供給する場合には、ＰチャネルＭＯＳトランジスタＰ０だけでなく、ノードＮｄ１の電圧レベルを受けて、反転信号を出力するインバータＩＶ♯とインバータＩＶ＃の出力信号をゲートに受けるＮチャネルＭＯＳトランジスタＮ０♯とをさらに設けた構成が採用されていた。したがって、本構成のようにノードＮｄ１に供給するゲート電圧を低く設定することにより、ＰチャネルＭＯＳトランジスタの駆動能力を上げて、動作電圧の低い場合においても所望の電圧レベルをグローバルワード線ＧＷＬに供給することができる。すなわち本実施の形態の構成により、従来の如くインバータＩＶ♯，ＮチャネルＭＯＳトランジスタＮ０♯とを用いる必要がないため回路面積を低減し、回路の部品点数を削減することによるレイアウト効率を高めることができる。
【００８９】
次に、列選択系回路に用いられるトランジスタの断面構造について説明する。
図１２は、ドライバ回路を構成するトランジスタの断面構造図である。
【００９０】
図１２を参照して、本例においてはトランジスタＮ０と、トランジスタＰ０とが示されている。
【００９１】
Ｐ型Ｓｉ基板１００の上層にボトムＮウェル１０１が形成される。このボトムＮウェル１０１に積層されるようにしてＮウェル１１０およびＰウェル１１１が形成される。このＮウェル１１０内にＰチャネルＭＯＳトランジスタ（Ｐ型電界効果型トランジスタ）Ｐ０が形成される（ＰＭＯＳ領域）。具体的には、トランジスタＰ０のソースおよびドレインとしてそれぞれＰ型（Ｐ＋）の不純物領域１０２，１０３が設けられる。このトランジスタＰ０のソース側は電圧ＶＰＷＬ２と電気的に結合され、ドレイン側はグローバルワード線ＧＷＬ＜０＞と電気的に結合される。また、ゲート電極１０４はノードＮｄ１と電気的に結合されている。さらに、このＮウェル１１０にＮ型（Ｎ＋）の不純物領域１０５が形成され、電圧ＶＰＷＬ１と電気的に結合されている。
【００９２】
一方、トランジスタＮ０については、Ｐウェル１１１にＮチャネルＭＯＳトランジスタ（Ｎ型電界効果型トランジスタ）Ｎ０が形成される（ＮＭＯＳ領域）。具体的には、このＰウェル内に不純物領域１０６〜１０８がそれぞれ設けられ、Ｐウェルのウェル電圧を与えるＰ型（Ｐ＋）の不純物領域１０６と電圧ＶＮＷＬ１とが電気的に結合されている。またＮチャネルＭＯＳトランジスタＮ０のソース側のＮ型の不純物領域１０７は、電圧ＶＮＷＬ２と電気的に結合され、ドレイン側の不純物領域１０８はグローバルワード線ＧＷＬ＜０＞と電気的に結合されている。ゲート電極１０９はノードＮｄ１と電気的に結合されている。
【００９３】
本実施の形態の構成は、ＮウェルをＮＭＯＳ領域およびＰＭＯＳ領域でマージした構成である。すなわちＮＭＯＳ領域およびＰＭＯＳ領域を共通のボトムＮウェル上に形成することにより、レイアウト的に面積削減を行なうことができる。
【００９４】
また、本構成により消去時においてＮＭＯＳ領域のＰウェルとボトムＮウェル間の電位差を抑制することができ、電圧緩和することができる。
【００９５】
（実施の形態３）
本発明の実施の形態３においては、列選択動作を実行するコラム選択回路ＣＡＳＧおよびゲート選択回路を制御するコラムデコーダ（以下、列選択系回路とも称する）のドライバ構成について説明する。
【００９６】
図１３は、本発明の実施の形態３に従う列選択系回路の構成図である。
図１３を参照して、本実施の形態３に従う列選択系回路は、コラム選択回路ＣＡＳＧと、制御信号ＣＡＵ，ＣＡＬを出力するコラムデコーダ２５と、コラムデコーダ２５の最終段のドライバの電源を供給するＶＰＹ電圧生成回路２０ｈとを含む。
【００９７】
コラムデコーダ２５は、コラム選択回路ＣＡＳＧに伝達する制御信号ＣＡＵ，ＣＡＬを伝達する最終段に設けられたドライバ回路８４，８５を含む。ドライバ回路８４，８５は、電圧ＶＰＹを動作電圧として駆動する。
【００９８】
ＶＰＹ電圧生成回路２０ｈは、トランジスタ８１〜８３を含む。トランジスタ８１は、電圧ＶＰＹを供給する電源線と電圧ＶＰＳとの間に配置され、そのゲートは制御信号ＩＣＯＮＶＰＳの入力を受ける。トランジスタ８２は、電圧ＶＢＯＯＳＴと電圧ＶＰＹを供給する電源線との間に配置され、そのゲートは制御信号ＣＯＮＶＢの入力を受ける。トランジスタ８３はダイオード接続され、ソースおよびゲートが電圧ＶＢＯＯＳＴと電気的に結合され、ドレインが電圧ＶＰＹを供給する電源線と電気的に結合される。なお、トランジスタ８１は、ＰチャネルＭＯＳトランジスタとする。また、トランジスタ８２，８３は、ＮチャネルＭＯＳトランジスタとする。ここで、電圧ＶＢＯＯＳＴは、データ読出時にメモリセルのゲートと電気的に結合されるワード線ＷＬに与えられるワード線昇圧電圧に相当する。
【００９９】
図１４は、各種シーケンスにおける本発明の実施の形態３に従う列選択系回路に与えられる電圧レベルを説明する図である。
【０１００】
リード時においては、ＶＰＹ電圧生成回路２０ｈにおいて、電圧ＶＰＳおよび電圧ＶＢＯＯＳＴはともに５Ｖに設定されている。制御信号ＩＣＯＮＶＰＳは５Ｖに設定され、制御信号ＣＯＮＶＢは０Ｖに設定されている。したがって、トランジスタ８１，８２は、ともにオフ状態であり、電圧ＶＰＹは、電圧ＶＢＯＯＳＴ（５Ｖ）からトランジスタ８３の閾値電圧分降下した５Ｖ−Ｖｔｈに設定される。コラムデコーダ２５のドライバ回路８４，８５は、この電圧ＶＰＹを動作電圧として制御信号ＣＡＵおよびＣＡＬをコラム選択回路ＣＡＳＧに出力する。データ線ＢＤＥは、上述したようにセンスアンプＳＡのプリチャージ動作に基づき０．７Ｖに設定される。また、上述したように制御信号ＣＡＵ，ＣＡＬおよびＳＧＬが５Ｖに設定されることに伴い、ビット線ＢＬおよびメインビット線ＭＢＬを介してメモリセルＭＣとデータ線ＢＤＥとが電気的に結合される。なお、メモリセルＭＣは、０Ｖに設定されたソース線ＳＬと電気的に結合されている。これに伴い、ワード線ＷＬ（５Ｖ）に応答して電流経路が形成されデータ読出動作が実行される。
【０１０１】
本方式においては、コラム選択回路ＣＡＳＧのトランジスタＣＡＧａ，ＣＡＧｂのゲートに通常の電源電圧ＶＣＣ（１．８Ｖ）よりも高い高電圧を与えることよりトランジスタの駆動能力を向上させて確実にメインビット線ＭＢＬおよびビット線ＢＬに電圧を供給することが可能である。さらに、電圧ＶＰＹはトランジスタ８３によるダイオード接続によって閾値電圧分降下した５Ｖ−Ｖｔｈに設定している。ここで、電圧ＶＰＹの電圧レベルは、デバイス電源電圧ＶＣＣ（１．８Ｖ）よりは高いが、高電圧ＶＢＯＯＳＴ（５Ｖ）よりは低くなるように閾値電圧分低下した値に設定している。なお、ここでは、トランジスタ８３を設けて、電圧レベルを調整しているが、それ以外の方式たとえば、抵抗等を用いて、電圧レベルを調整することも可能である。
【０１０２】
書込時においては、電圧ＶＰＳは１０Ｖに設定される。また、制御信号ＩＣＯＮＶＰＳは０Ｖに設定される。これに伴い、ＶＰＹ電圧生成回路２０ｈはトランジスタ８１をオンし、電圧ＶＰＹは１０Ｖに設定される。コラムデコーダ２５のドライバ回路８４，８５は、この電圧ＶＰＹを動作電圧としてコラム選択回路ＣＡＳＧに制御信号ＣＡＵおよびＣＡＬを出力する。データ線ＢＤＥは、上述した書込ドライバＷＤＲＶにより書込データに応じて５Ｖに設定される場合があり、この場合においても、コラム選択回路ＣＡＳＧに高電圧を与えるため確実に５Ｖの高電圧をメインビット線ＭＢＬおよびビット線ＢＬに供給することが可能である。
【０１０３】
図１５は、書込時における列選択系回路の動作に伴う、ＶＰＹ電圧生成回路２０ｈの生成する電圧ＶＰＹを説明するタイミングチャート図である。
【０１０４】
図１５を参照して、時刻Ｔ５前のベリファイ動作時においては、電圧ＶＰＹは、５Ｖ−Ｖｔｈに設定されている。時刻Ｔ５において、書込パルス印加時において、制御信号ＩＣＯＮＶＰＳは０Ｖに設定される。これに伴い、上述したようにトランジスタ８１がオンして、電圧ＶＰＳの電圧レベルすなわち１０Ｖが電圧ＶＰＹとしてコラムデコーダ２５のドライバ回路に動作電圧として与えられる。この場合、制御信号ＣＯＮＶＢは０Ｖに設定されている。時刻Ｔ６において、書込パルス印加が終了した場合、制御信号ＩＣＯＮＶＰＳは１０Ｖに設定されトランジスタ８１はオフする。また、制御信号ＣＯＮＶＢは５Ｖに設定されトランジスタ８２がオンする。これに伴い、電圧ＶＰＹは５Ｖに設定される。次に、時刻Ｔ７において、制御信号ＣＯＮＶＢが０Ｖに設定される。これに伴い、トランジスタ８２はオフし、電圧ＶＰＹは、徐々に下がりダイオード接続されたトランジスタ８３の閾値電圧分降下した値すなわち５Ｖ−Ｖｔｈに維持される。
【０１０５】
本方式においてはリセット期間において電圧ＶＰＹの電圧レベルを１０Ｖから５Ｖに設定して、さらに５Ｖから５Ｖ−Ｖｔｈにリセットする２段階リセット方式を採用している。
【０１０６】
消去時においては、メモリアレイ７０におけるワード線ＷＬおよびソース線ＳＬの電圧レベルが変化する。具体的には、上述したようにワード線ＷＬに−１０Ｖの電圧が与えられ、ソース線ＳＬは１０Ｖに設定され、ウェル電圧ＰＷは１０Ｖに設定される。一方、列選択系回路は非活性化状態である。具体的には、上述したように制御信号ＣＡＵおよびＣＡＬは０Ｖ（「Ｌ」レベル）に設定されており、データ線ＢＤＥとメインビット線ＭＢＬとは電気的に切離している。
【０１０７】
本実施の形態３においては、上述したようにコラム選択回路ＣＡＳＧのトランジスタＣＡＧａ，ＣＡＧｂのゲートに対して高電圧を与えることよりトランジスタの駆動能力を向上させて確実にメインビット線ＭＢＬおよびビット線ＢＬに所望の電圧を供給することが可能である。
【０１０８】
（実施の形態４）
本実施の形態４においてはソース線ドライバの能力を十分に確保するとともに、その駆動能力を補強する方式について説明する。
【０１０９】
図１６は、ソース線ドライバの駆動能力を補強する方式を説明する概念図である。
図１６を参照して、本例においてはソース線ドライバ帯ＳＬＤＲＶと、メモリアレイを分割した２つのブロックＢＵ０，ＢＵ１とが示されている。
【０１１０】
ソース線ドライバ帯ＳＬＤＲＶは、メモリアレイを分割するブロックＢＵ０，ＢＵ１にそれぞれ対応して設けられるソース線ドライバＳＬＤＶ０，ＳＬＤＶ１と、ドライバトランジスタＳＬＧ０，ＳＬＧ１とを含む。
【０１１１】
ソース線ドライバＳＬＤＶ０は、トランジスタ９０と９１とを含む。トランジスタ９０は電圧ＶＰＳＷとノードＮｄとの間に配置され、そのゲートは制御信号ＥＳＬ０の入力を受ける。トランジスタ９１は、ノードＮｄと電圧ＶＮＳＷとの間に配置され、そのゲートは制御信号ＥＳＬ０の入力を受ける。なお、トランジスタ９０，９１は、一例としてＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとする。トランジスタ９０および９１のいずれか一方は、制御信号ＥＳＬ０の入力に伴い、オンして対応する電圧ＶＰＳＷおよびＶＮＳＷのいずれか一方を制御信号ＶＧ０としてドライバトランジスタＳＬＧ０に供給する。ドライバトランジスタＳＬＧ０は、ソース線ＳＬ０と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＧ０の入力を受ける。
【０１１２】
ソース線ドライバＳＬＤＶ１は、トランジスタ９２，９３とを含み、その接続関係についてはソース線ドライバＳＬＤＶ０と同様である。具体的には、制御信号ＥＳＬ１の入力に伴いトランジスタ９２，９３のいずれか一方がオンして対応する電圧ＶＰＳＷ，ＶＮＳＷのいずれか一方が制御信号ＶＧ１としてドライバトランジスタＳＬＧ１に供給される。ドライバトランジスタＳＬＧ１は、ソース線ＳＬ１と接地電圧ＧＮＤとの間に配置され、そのゲートは制御信号ＶＧ１の入力を受ける。なお、トランジスタ９２，９３は、それぞれＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタとする。本方式においては、電圧ＶＰＳＷ（５Ｖ）が与えられる。すなわち、制御信号ＶＧ０およびＶＧ１は、５Ｖの高電圧が与えられてソース線ドライバを駆動するためソース線ＳＬ０を駆動する十分な駆動能力を確保することができる。ここで、電圧ＶＰＳＷは、データ読出時にメモリセルのゲートと電気的に結合されるワード線ＷＬに与えられるワード線昇圧電圧と同じ電圧レベルに相当する。
【０１１３】
さらに、実施の形態４の構成においてはブロックＢＵ０，ブロックＢＵ１に対してそれぞれ配置するソース線ＳＬの本数を変更する。具体的には、図１６に示されるようにソース線ドライバ帯ＳＬＤＲＶから遠方に位置するブロックＢＵ１に対しては６本のソース線ＳＬ０を設け、ソース線ドライバ帯ＳＬＤＲＶの近傍に位置するブロックＢＵ０に対しては３本のソース線ＳＬ１を設ける。なお、ここで、ソース線ＳＬ０およびＳＬ１は、後に詳述するが所定個のメモリセル行にそれぞれ対応して行方向に沿って配置された、たとえば９本のソース線のうちの６本および３本のソース線ＳＬをそれぞれ総称したものである。
【０１１４】
本構成とすることにより、近傍に位置するブロックＢＵ０と遠方に位置するブロックＢＵ１とのソース線の本数を変えることにより、ブロックＢＵ１に対して設けるソース線の線長が延びる場合においても、本数を増やすことにより配線抵抗を抑制しソース線ＳＬ０を駆動する十分な駆動能力を確保することができる。
【０１１５】
なお、遠方に位置するブロックＢＵ１に設けるソース線の太さをブロックＢＵ０よりも太くすることによりさらに効率的にソース電圧を供給することができる。具体的にはソース線の長さに応じてそのソース線の幅を拡大することができる。
【０１１６】
（実施の形態５）
本発明の実施の形態５においては、センスアンプ帯と電気的に結合されるデータ線へのノイズを抑制する方式について説明する。
【０１１７】
図１７は、本発明の実施の形態に従うメモリアレイ７０およびその周辺回路を詳細に説明する構成図である。
【０１１８】
図１７を参照して、本発明の実施の形態５に従うメモリアレイ７０は２つのブロックＢＵ，ＢＵ＃を有し、ブロックＢＵ，ＢＵ＃は、それぞれメモリ領域ＢＬＫ＜０＞、メモリ領域ＢＬＫ＜１＞および冗長用のスペア領域ＳＢＬＫをそれぞれ有している。なお、ブロックＢＵおよびＢＵ＃は同様の構成であるので、主にブロックＢＵの構成について説明する。
【０１１９】
メモリ領域ＢＬＫ＜０＞は、メインビット線ＭＢＬ０〜ＭＢＬ２５５を有する。また、メモリ領域ＢＬＫ＜１＞は、メインビット線ＭＢＬ２５６〜ＭＢＬ５１１を有する。また、スペア領域ＳＢＬＫは、スペアメインビット線ＳＭＢＬａ０，ＳＭＢＬａ１，ＳＭＢＬｂ０，ＳＭＢＬｂ１と、メインビット線ＭＢＬｃとを有する。
【０１２０】
図１８は、メモリアレイ７０のスペア領域ＳＢＬＫの詳細を説明する概念図である。
図１８を参照して、スペア領域ＳＢＬＫは、行列状に配置された複数のメモリセルＭＣと、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬと、所定個ずつのメモリセル行にそれぞれ対応して設けられた複数のソース線ＳＬと、メモリセル列にそれぞれ対応して設けられた複数のビット線ＳＢと、４列ずつのメモリセル列にそれぞれ対応して設けられる複数のメインビット線ＭＢＬとを有する。本例においては、メモリセル行にそれぞれ対応して設けられたワード線ＷＬ０〜ＷＬ９が一例として示されている。また、上記においては、ビット線ＢＬとして標記して説明したが、本構成においては、ビット線ＳＢ００〜ＳＢ０３，ＳＢ１０〜ＳＢ１３，ＳＢ２０〜ＳＢ２３，ＳＢ３０〜ＳＢ３３，ＳＢ４０〜ＳＢ４３が同様のビット線として標記されて示されている。また、本構成においては、一例として２個ずつのメモリセル行にそれぞれ対応して設けられるソース線ＳＬも設けられている。また、スペア領域ＳＢＬＫであるため、冗長用のビット線として用いられるメインビット線ＭＢＬは、スペアメインビット線ＳＭＢＬａ０，ＳＭＢＬａ１，ＳＭＢＬｂ０，ＳＭＢＬｂ１として示されている。メインビット線ＭＢＬｃは、ロックビット用のメインビット線であり、特殊な情報を記憶するメモリセルに対応して設けられている。
【０１２１】
このスペア領域ＳＢＬＫの両側にスペアメインビット線ＳＭＢＬもしくはＭＢＬとの接続を制御する複数のゲートトランジスタＳＧを有するゲートトランジスタ領域ＳＧＡ０およびＳＧＡ１が設けられている。
【０１２２】
ゲートトランジスタ領域ＳＧＡ０およびＳＧＡ１は、ゲートトランジスタＳＧ００〜ＳＧ４３を含む。具体的には、たとえば、４本ずつのビット線ＳＢ００〜ＳＢ０３に対応して設けられたスペアメインビット線ＳＭＢＬａ０について説明する。
【０１２３】
ゲートトランジスタ領域ＳＧＡ０およびＳＧＡ１は、各ビット線ＳＢに対応して設けられるゲートトランジスタＳＧを含む。ここでは、ビット線ＳＢ００に対応してゲートトランジスタＳＧ００が設けられ、ビット線ＳＢ０１に対応してゲートトランジスタＳＧ０１が設けられ、ビット線ＳＢ０２に対応してゲートトランジスタＳＧ０２が設けられ、ビット線ＳＢ０３に対応してゲートトランジスタＳＧ０３が設けられる。各ゲートトランジスタＳＧ００〜０３は、制御信号ＳＧＬ０〜ＳＧＬ３（総称して制御信号ＳＧＬ）の入力をそれぞれゲートに受ける。本構成においては、メモリセル列毎に交互にゲートトランジスタ領域ＳＧＡ０およびＳＧＡ１にゲートトランジスタが配置される。他のビット線ＳＢおよびスペアメインビット線ＳＭＢＬの構成についても同様である。これにより、ゲートトランジスタの配置間隔を十分に確保することができ、レイアウトマージンを高めることができる。スペアメインビット線ＳＭＢＬおよびメインビット線ＭＢＬは、このゲートトランジスタＳＧを介してサブゲート制御部１６０ｃと電気的に結合される。
【０１２４】
なお、本構成においては、スペアメインビット線ＳＭＢＬａ０，ＳＭＢＬａ１，ＳＭＢＬｂ０，ＳＭＢＬｂ１と、メインビット線ＭＢＬｃとを有するスペア領域ＳＢＬＫが示されているがメモリ領域ＢＬＫ＜０＞およびＢＬＫ＜１＞についても、メインビット線の本数が異なるものの同様のアレイ構成となっている。
【０１２５】
再び、図１７を参照して、メモリ領域ＢＬＫ＜０＞は、メモリセル列にそれぞれ対応して設けられたメインビット線ＭＢＬ０〜ＭＢＬ２５５を有し、４本ずつのメインビット線毎に１つの組が形成されている。またデータ線ＢＤＥは４本ずつの組を構成するビット線組にそれぞれ対応して設けられ、データ線ＢＤＥ０〜ＢＤＥ６３がそれぞれ設けられている。
【０１２６】
ゲート制御部６０は、上述した、ゲートトランジスタ領域ＳＧＡ０およびＳＧＡ１に配置されるゲートトランジスタＳＧに加えて、ブロックＢＵのメモリ領域ＢＬＫ＜０＞，ＢＬＫ＜１＞およびスペアメモリ領域ＳＢＬＫにそれぞれ対応して、センスアンプ帯ＳＡＧとの電気的な接続を制御するサブゲート制御部１６０ａ，１６０ｂと、１６０ｃとを含む。また、ゲート制御部６０は、ブロックＢＵ＃のメモリ領域ＢＬＫ＜０＞，ＢＬＫ＜１＞およびスペアメモリ領域ＳＢＬＫにそれぞれ対応して設けられるサブゲート制御部１６１ａ，１６１ｂ，１６１ｃとを含む。
【０１２７】
サブゲート制御部１６０ａは、１６個のゲート制御ユニットＩＯ０〜ＩＯ１５を含む。具体的には、１６本ずつのメインビット線に対応してゲート制御ユニットＩＯが設けられる。１つのゲート制御ユニットＩＯは４つのサブ制御ユニットＳＩＯで構成されており、４本ずつのビット線の組に対応して１つのサブ制御ユニットＳＩＯが設けられる。
【０１２８】
サブ制御ユニットＳＩＯは、リセットユニットＢＲＳＴＧ０と、コラム選択回路ＣＡＳＧ０とを含む。
【０１２９】
リセットユニットＢＲＳＴＧ０は、入力される制御信号ＢＲＳＴａ＜０＞〜ＢＲＳＴａ＜３＞（「Ｈ」レベル）の入力にそれぞれ応答して、対応するビット線ＭＢＬ０〜ＭＢＬ３を接地電圧ＧＮＤと電気的に結合することにより０Ｖにリセットする。
【０１３０】
コラム選択回路ＣＡＳＧ０は、制御信号ＣＡＬａ＜０＞〜ＣＡＬａ＜３＞およびＣＡＵ０の入力に応答してメインビット線ＭＢＬ０〜ＭＢＬ３のうちの１本と対応するＢＤＥ線とを電気的に結合する。なお、上記において説明した制御信号ＣＡＬおよびＣＡＵは、これらの制御信号ＣＡＬａ＜０＞〜ＣＡＬａ＜３＞およびＣＡＵ０を総称して、簡略的に説明したものである。
【０１３１】
ここで、ゲート制御ユニットＩＯ０は、制御信号ＣＡＬおよびＣＡＵの入力に基づいて４ビットのデータ信号をデータ線ＢＤＥ０〜ＢＤＥ３に伝達する。したがって、サブゲート制御部１６０ａ全体で考えると６４ビットのデータ信号がデータ線ＢＤＥ０〜ＢＤＥ６３を介してセンスアンプ帯に伝達される。
【０１３２】
次に、メモリ領域ＢＬＫ＜１＞側のサブゲート制御部１６０ｂについて考える。サブゲート制御部１６０ｂは、サブゲート制御部１６０ａと同様の構成であり、メモリ領域ＢＬＫ＜１＞側のサブコラムデコーダ１２６ａから出力される制御信号ＣＡＬａ＜３：０＞およびＢＲＳＴａ＜３：０＞の代わりにサブコラムデコーダ１２６ｂから制御信号ＣＡＬｂ＜３：０＞およびＢＲＳＴｂ＜３：０＞が出力されて上述と同様の列選択動作が実行される。
【０１３３】
具体的には、サブゲート制御部１６０ｂのゲート制御ユニットＩＯ０〜ＩＯ１５から６４ビットのデータ信号がデータ線ＢＤＥ０〜ＢＤＥ６３に伝達される。
【０１３４】
本構成においては、メモリ領域ＢＬＫ＜０＞およびＢＬＫ＜１＞は、センスアンプ帯ＳＡＧに設けられたセンスアンプＳＡを共有し、各メモリ領域ＢＬＫにおけるサブゲート制御ユニットＳＩＯでデータ線ＢＤＥを共有する。
【０１３５】
センスアンプ帯ＳＡＧに伝達されたデータ信号は、読出データＳＡＯＵＴ＜６３：０＞として増幅されてデータ出力回路５０に伝達される。
【０１３６】
一方、スペア領域ＳＢＬＫに関しては、スペア領域ＳＢＬＫに対応してサブゲート制御部１６０ｃが設けられる。スペア領域ＳＢＬＫは、上述したようにスペアメインビット線ＳＭＢＬａ０，ＳＭＢＬａ１，ＳＭＢＬｂ０，ＳＭＢＬｂ１と、メインビット線ＭＢＬｃとを有し、サブゲート制御部１６０ｃは、制御信号ＣＡＬｓｐおよび制御信号ＣＡＵ０に応答してスペアビット線ＳＭＢＬもしくはメインビット線ＭＢＬを選択する。なお、制御信号ＣＡＬｓｐは、各スペアビット線ＳＭＢＬおよびメインビット線ＭＢＬを選択する信号を総称して用いている。ここで、メインビット線ＭＢＬｃは、上述したようにいわゆるロックビット用のメインビット線であり、通常の冗長動作においては用いられず、所定コマンドの時に所定のデータ信号を伝達する。本例においては、メインビット線ＭＢＬｃがスペアビット線ＳＭＢＬａとＳＭＢＬｂとの間に配置されている。また、本例においてはスペアコラムデコーダ１２５ｃは、２本のスペアビット線ＳＭＢＬａと２本のスペアビット線ＳＭＢＬｂとのうちの一本ずつを並列に選択して冗長置換動作を実行するものとする。
【０１３７】
このスペアビット線ＳＭＢＬａ０，ＳＭＢＬａ１と、メインビット線ＭＢＬｃと、スペアビット線ＳＭＢＬｂ０，ＳＭＢＬｂ１およびは、データ線ＢＤＥｓｐ０〜ＢＤＥｓｐ４とそれぞれ電気的に結合される。
【０１３８】
また、スペアコラムデコーダ１２５ｃは、内部アドレスＩＡＤに基づいてスペアブロックＳＢＬＫの４本のスペアビット線ＳＭＢＬａ０，ＳＭＢＬａ１，ＳＭＢＬｂ０，ＳＭＢＬｂ１のうち２本ずつのスペアビット線を選択して、スペアセンスアンプ帯ＳＳＡＧにデータ信号を伝達する。
【０１３９】
本構成においては、スペアセンスアンプ帯ＳＳＡＧは、２個のセンスアンプＳＡを有し、スペアセンスアンプ帯ＳＳＡＧから読出データＳＡＯＵＴ＃＜１：０＞がデータ出力回路５０に出力される。
【０１４０】
データ出力回路５０は、メモリ領域ＢＬＫから読み出した通常の読出データＳＡＯＵＴ＜６３：０＞の一部ビットについて、内部アドレスＩＡＤに基づいてスペア領域ＳＢＬＫから読み出した読出データＳＡＯＵＴ＃＜１：０＞と入れかえるデータスワップ回路５１を含む。
【０１４１】
本構成のロックビット用のビット線ＭＢＬｃは、特殊なコマンドにおいて特殊データを伝達するビット線であり通常時には選択されないため、ロックビット情報などの特殊なデータを読出す場合には他のスペアビット線ＳＭＢＬは制御信号ＢＲＳＴｓｐａおよびＢＲＳＴｓｐｂ（「Ｈ」レベル）の入力に伴いスペアビット線ＳＭＢＬは、リセットされる。したがって、カップリングノイズの影響が抑制される。逆に通常のアクセス時にはビット線ＭＢＬｃはリセットされる。したがってこれに伴い、スペアビット線ＳＭＢＬａ１とＳＭＢＬｂ０が同時選択されても中央に配置されたビット線ＭＢＬＣがシールド配線として働いてカップリングノイズが抑制される。
【０１４２】
図１９は、図１７のＺ−Ｚ＃間におけるセンスアンプ帯と電気的に結合されるデータ線ＢＤＥの配線構造を説明する断面構造図である。
【０１４３】
本例においてはデータ線ＢＤＥのカップリングノイズを抑制する構成について説明する。ここでは、サブコラムデコーダ１２５ａ側と、サブコラムデコーダ１２６ａ側が示されているが同様の構成であるので、サブコラムデコーダ１２５ａ側について代表的に説明する。
【０１４４】
図１９に示されるように、基板上２０１に設けられたサブコラムデコーダ１２５ａの上層の第１層（１Ｍ）の金属配線層２０２にメモリ領域ＢＬＫ＜０＞からのデータ線ＢＤＥが形成され、センスアンプ帯ＳＡＧとコンタクトホール２１３を介して電気的に結合される。また、この第１層（１Ｍ）の上層の第２層（２Ｍ）の金属配線層２０３にサブコラムデコーダ１２５ａで用いる電圧ＶＣＣが供給される電源線が形成される。また、同様の第２層（２Ｍ）の金属配線層２０４にサブコラムデコーダ１２５ａで用いる接地電圧ＧＮＤが供給される接地線が形成される。また、この第２層（２Ｍ）の上層の第３層（３Ｍ）の金属配線層２０５にサブコラムデコーダ１２５ａで用いる制御信号ＣＴＬが伝達される制御線が形成される。
【０１４５】
一方、センスアンプ帯ＳＡＧ側については、金属配線層２０２の上層の第２層の金属配線層２０９にセンスアンプ帯ＳＡＧで用いる接地電圧ＧＮＤが供給される接地線が形成される。また、金属配線層２０２の上層の第２層の金属配線層２１２にセンスアンプ帯ＳＡＧで用いる電圧ＶＣＣが供給される電源線が形成される。また、この第２層（２Ｍ）の上層の第３層（３Ｍ）の金属配線層２１０にセンスアンプ帯ＳＡＧで用いる制御信号ＣＴＬが伝達される制御線と、センスアンプ帯ＳＡＧのセンス動作で用いる所定電圧が供給されるセンス電源線２１１が形成される。
【０１４６】
本構成においては、メモリ領域ＢＬＫ＜０＞とＢＬＫ＜１＞とでデータ線ＢＤＥを共有した構成であるため第２層（２Ｍ）の金属配線層２０７，２０８を用いてメモリ領域ＢＬＫ＜１＞のデータ信号を伝達してコンタクトホール２１４を介して第１層（１Ｍ）の金属配線層２０２のデータ線ＢＤＥと電気的に結合している。
【０１４７】
また、この金属配線層２０７，２０８の上層の第３層（３Ｍ）の金属配線層２０６に接地電圧ＧＮＤを供給する接地線を形成し、コンタクトホール２１５および２１６をそれぞれ介して第２層（２Ｍ）の金属配線層２０４，２０９と電気的に結合した構造となっている。すなわち、本構造は、第２層（２Ｍ）を走るデータ線ＢＤＥの上層の第３層（３Ｍ）に接地線が形成された構造である。
【０１４８】
本構造により、第２層（２Ｍ）を走るデータ線ＢＤＥに対してコラムデコーダ１２５ａやセンスアンプ帯ＳＡＧに用いられる制御信号ＣＴＬが伝達される金属配線層２０５，２１０からのカップリングノイズからの影響を抑制することができる。
【０１４９】
図２０は、共有として用いられるセンスアンプと電気的に結合されるデータ線ＢＤＥにおいてメモリ領域ＢＬＫ＜０＞とメモリ領域ＢＬＫ＜１＞に対応して設けられるデータ線ＢＤＥを共有するために用いられる本発明の接続配線の配置方式について説明する図である。
【０１５０】
図２０に示されるように、本構成においては、メモリ領域ＢＬＫ＜０＞のデータ線と、メモリ領域ＢＬＫ＜１＞のデータ線とにおいて、メモリ領域ＢＬＫ＜０＞のデータ線のうちの第１の領域に位置する第１のグループのデータ線と電気的に結合されるメモリ領域ＢＬＫ＜１＞のデータ線と、メモリ領域ＢＬＫ＜０＞のデータ線のうちの第２の領域に位置する第２のグループのデータ線と電気的に結合されるメモリ領域ＢＬＫ＜１＞とを互いに交互に配置する。本構成とすることにより隣接する接続配線の線間容量を軽減することができ、よりカップリングノイズを低減することができる。
【０１５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１５２】
１  メモリデバイス、５  アドレスバッファ、１０  制御回路、１５  電圧生成回路、２０  電圧分配回路、２５  選択回路、３０  プリデコーダ、３５  センスアンプ制御回路、４５  入出力バッファ、５０  データ出力回路、５５  読出／書込制御回路、６０  ゲート制御部、６５  ワード線／ソース線ドライバ帯、７０  メモリアレイ。
【図１】
2009283136.tif 000003
【図２】
2009283136.tif 000004
【図３】
2009283136.tif 000005
【図４】
2009283136.tif 000006
【図５】
2009283136.tif 000007
【図６】
2009283136.tif 000008
【図７】
2009283136.tif 000009
【図８】
2009283136.tif 000010
【図９】
2009283136.tif 000011
【図１０】
2009283136.tif 000012
【図１１】
2009283136.tif 000013
【図１２】
2009283136.tif 000014
【図１３】
2009283136.tif 000015
【図１４】
2009283136.tif 000016
【図１５】
2009283136.tif 000017
【図１６】
2009283136.tif 000018
【図１７】
2009283136.tif 000019
【図１８】
2009283136.tif 000020
【図１９】
2009283136.tif 000021
【図２０】
2009283136.tif 000022