(57)【要約】【課題】自己整合的なコンタクト構造を適用した場合に、保護用絶縁膜によるゲート絶縁膜の保護性能を保持して信頼性を向上できるようにする。【解決手段】  積層膜６〜１０をラジカル酸化処理することでシリコン窒化膜１０の上面、積層膜６〜１０の各側面に沿ってシリコン酸化膜１１を形成し、その後、異方性エッチング処理することでシリコン酸化膜１１の上端１１ａをシリサイド層９の上面位置に調整してシリコン窒化膜１０の上面および側面を露出させ、シリコン窒化膜１０の上面および側面、シリコン酸化膜１１の上端１１ａおよび側面を被覆するようにシリコン窒化膜１３を形成し、自己整合的にコンタクトホールＤＨを形成する。【選択図】図２２
2009302308.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して、複数の浮遊ゲート電極、複数の第２のゲート絶縁膜、複数の制御ゲート電極、複数のキャップ絶縁膜を順に積層した複数の積層ゲート電極を形成する工程と、
前記複数の積層ゲート電極をラジカル処理することで前記複数の積層ゲート電極の上面および側面を被覆するようにゲート保護用の第１絶縁膜を形成する工程と、
前記第１絶縁膜を被覆するように前記キャップ絶縁膜と同種材料で第２絶縁膜を形成する工程と、
前記浮遊ゲート電極、第２のゲート絶縁膜、制御ゲート電極、キャップ絶縁膜の側方に位置して、前記制御ゲート電極の上端の高さ以下で且つ前記第２のゲート絶縁膜の上面より上方位置まで前記第２絶縁膜の内側に当該第２絶縁膜との間でエッチング時の高選択可能な材料で犠牲層を形成する工程と、
前記制御ゲート電極の上端の高さ以下で且つ前記第２のゲート絶縁膜の上方位置まで前記第２絶縁膜をエッチングすることで前記第１絶縁膜の上部を露出させる工程と、
前記第１絶縁膜の上端が前記キャップ絶縁膜の上面より下方で且つ前記第２絶縁膜の上端の上方位置になるように前記第１絶縁膜を異方性エッチングすることでキャップ絶縁膜を露出させる工程と、
前記キャップ絶縁膜を被覆するように第２絶縁膜と同種材料で第３絶縁膜を形成する工程と、
前記第３絶縁膜を被覆するように前記キャップ絶縁膜との間でエッチング時の高選択可能な材料で電極間絶縁膜を形成する工程と、
前記キャップ絶縁膜との間で高選択性を備えた条件下で前記電極間絶縁膜をエッチング処理して前記積層ゲート電極を被覆する第３絶縁膜が前記第２絶縁膜の上端を被覆するように前記第２絶縁膜を残留させながら自己整合的にコンタクトホールを形成する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記犠牲層は、前記第１絶縁膜と同種材料で構成され、
前記第１絶縁膜を異方性エッチングする工程では、前記犠牲層を同時にエッチング処理することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２絶縁膜をエッチングする工程では、前記周辺回路領域の第３絶縁膜を同時にエッチング処理し、
前記第５絶縁膜を形成する工程では、前記第３絶縁膜がエッチング除去された領域内に同時に第５絶縁膜を埋め込むことを特徴とする請求項１または２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記犠牲層は、不純物含有膜により構成され、
前記第４絶縁膜は、前記不純物含有膜に含有される不純物の通過抑制用のバリア膜として機能することを特徴とする請求項１乃至３の何れかに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上にそれぞれ形成された複数の第２のゲート絶縁膜と、前記複数の第２のゲート絶縁膜上にそれぞれ形成された複数の制御ゲート電極と、前記複数の制御ゲート電極上における一部断面において上側肩部が欠落してそれぞれ形成された複数のキャップ絶縁膜とからなる複数の積層ゲート電極と、
前記複数の積層ゲート電極を構成する複数の浮遊ゲート電極および複数の第２のゲート絶縁膜の側壁に沿って形成された側壁絶縁膜であって、上端高さが前記制御ゲート電極の上面付近より下方に位置してシリコン酸化膜によりそれぞれ形成された側壁絶縁膜と、
前記複数の積層ゲート電極の側壁絶縁膜間に形成され前記側壁絶縁膜を被覆するように形成されたバリア膜と、
前記複数の積層ゲート電極の側壁絶縁膜間に形成されたコンタクトプラグであって、その下側面が前記キャップ絶縁膜の欠落面および前記バリア膜の外面に沿って形成され前記半導体基板上面上に至るまで自己整合的に湾曲形成されたコンタクトプラグとを備えたことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極および制御ゲート電極をゲート絶縁膜で挟んだ積層ゲート電極構造を備えた不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の技術分野においては、従来より設計ルールの縮小化、素子の微細化が強く推し進められている。不揮発性半導体記憶装置は、一般に、半導体基板上に第１のゲート絶縁膜を介して浮遊ゲート電極および制御ゲート電極を第２のゲート絶縁膜で挟んでさらにその上にキャップ絶縁膜を積層した積層ゲート電極がマトリクス状に配設され、それらの積層ゲート電極の両脇にソース／ドレイン領域が半導体基板の表層に形成されることによって構成されている（例えば、特許文献１参照）。この特許文献１記載の技術によれば、二酸化シリコン膜によるゲートバリア膜が積層ゲート電極の側壁に沿って形成されている。また、コンタクトバリア膜が窒化物系絶縁膜によって積層ゲート電極の側壁に直接形成されている形態も開示されている。
【０００３】
上記特許文献１記載の技術思想に示されるように、半導体基板表層に形成されたソース／ドレイン領域との間で電気的な結合を得るためには、各積層ゲート電極間にＢＰＳＧによる電極間絶縁膜を埋込んだ後、コンタクトプラグを当該複数の積層ゲート電極間に形成する。近年の設計ルールの縮小化に伴い、隣り合う複数のメモリセルゲート電極幅およびそのゲート電極間の間隔が格段に狭くなってきており、このコンタクトプラグを形成するためセルフアラインコンタクト（ＳＡＣ）構造を適用している。
【０００４】
しかしながら、特許文献１に開示されているように、コンタクトプラグを電極間絶縁膜中に埋込むための前処理となるコンタクトホールを、エッチング処理して形成したときには、側壁絶縁膜も除去処理されてしまい積層ゲート電極の側壁に沿って溝が形成されてしまい、後にコンタクトプラグ材をコンタクトホール内に埋め込むと、当該コンタクトプラグ材とゲート電極とがその側面で接触してしまい電気的な不具合を引き起こしてしまう虞もあり信頼性の点で劣るものとなる。しかも、コンタクトバリア膜が窒化物系絶縁膜によってゲート絶縁膜の側壁に沿って直接形成されていると、当該ゲート絶縁膜の信頼性が劣るため好ましくない。
【特許文献１】特開２００２−５７２３０号公報（００８１段落）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、自己整合的なコンタクト構造を適用した場合に、保護用絶縁膜によるゲート絶縁膜の保護性能を保持して信頼性を向上できるようにした不揮発性半導体記憶装置の製造方法およびこの製造方法によって製造された不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を介して、複数の浮遊ゲート電極、複数の第２のゲート絶縁膜、複数の制御ゲート電極、複数のキャップ絶縁膜を順に積層した複数の積層ゲート電極を形成する工程と、前記複数の積層ゲート電極をラジカル処理することで前記複数の積層ゲート電極の上面および側面を被覆するようにゲート保護用の第１絶縁膜を形成する工程と、前記第１絶縁膜を被覆するように前記キャップ絶縁膜と同種材料で第２絶縁膜を形成する工程と、前記浮遊ゲート電極、第２のゲート絶縁膜、制御ゲート電極、キャップ絶縁膜の側方に位置して、前記制御ゲート電極の上端の高さ以下で且つ前記第２のゲート絶縁膜の上面より上方位置まで前記第２絶縁膜の内側に当該第２絶縁膜との間でエッチング時の高選択可能な材料で犠牲層を形成する工程と、前記制御ゲート電極の上端の高さ以下で且つ前記第２のゲート絶縁膜の上方位置まで前記第２絶縁膜をエッチングすることで前記第１絶縁膜の上部を露出させる工程と、前記第１絶縁膜の上端が前記キャップ絶縁膜の上面より下方で且つ前記第２絶縁膜の上端の上方位置になるように前記第１絶縁膜を異方性エッチングすることでキャップ絶縁膜を露出させる工程と、前記キャップ絶縁膜を被覆するように第２絶縁膜と同種材料で第３絶縁膜を形成する工程と、前記第３絶縁膜を被覆するように前記キャップ絶縁膜との間でエッチング時の高選択可能な材料で電極間絶縁膜を形成する工程と、前記キャップ絶縁膜との間で高選択性を備えた条件下で前記電極間絶縁膜をエッチング処理して前記積層ゲート電極を被覆する第３絶縁膜が前記第２絶縁膜の上端を被覆するように前記第２絶縁膜を残留させながら自己整合的にコンタクトホールを形成する工程と、前記コンタクトホール内にコンタクトプラグを形成する工程とを備えている。
【０００７】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上にそれぞれ形成された複数の第２のゲート絶縁膜と、前記複数の第２のゲート絶縁膜上にそれぞれ形成された複数の制御ゲート電極と、前記複数の制御ゲート電極上における一部断面において上側肩部が欠落してそれぞれ形成された複数のキャップ絶縁膜とからなる複数の積層ゲート電極と、前記複数の積層ゲート電極を構成する複数の浮遊ゲート電極および複数の第２のゲート絶縁膜の側壁に沿って形成された側壁絶縁膜であって、上端高さが前記制御ゲート電極の上面付近より下方に位置してシリコン酸化膜によりそれぞれ形成された側壁絶縁膜と、前記複数の積層ゲート電極の側壁絶縁膜間に形成され前記側壁絶縁膜を被覆するように形成されたバリア膜と、前記複数の積層ゲート電極の側壁絶縁膜間に形成されたコンタクトプラグであって、その下側面が前記キャップ絶縁膜の欠落面および前記バリア膜の外面に沿って形成され前記半導体基板上面上に至るまで自己整合的に湾曲形成されたコンタクトプラグとを備えている。
【発明の効果】
【０００８】
本発明の一態様によれば、自己整合的なコンタクト構造を適用した場合に、保護用絶縁膜によるゲート絶縁膜の保護性能を保持して信頼性を向上できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の不揮発性半導体記憶装置をＮＯＲ型のフラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、各層の平面寸法比率や、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
ＮＯＲ型のフラッシュメモリ装置１は、データの書き込みにドレイン近傍で発生させたホットエレクトロンを用い、消去用に浮遊ゲート電極ＦＧからソース領域２ｂにＦＮトンネル電流を用いたＥＴＯＸ型のメモリセルを採用している。
【００１１】
図１は、ＮＯＲ型のフラッシュメモリ装置を構成するセルアレイの一部の電気的構成の等価回路図を示しており、図２は、図１に示す電気的構成に対応した部分についての平面図を示している。ＮＯＲ型のフラッシュメモリ装置１は、メモリセル領域Ｍと周辺回路領域Ｐとに区画されており、メモリセル領域Ｍに形成されるメモリセルアレイ（以下セルアレイ）Ａｒを周辺回路領域の周辺回路によって駆動するように構成されている。
【００１２】
図１に示すように、セルアレイＡｒは、メモリセルトランジスタＴｍ１およびＴｍ２（以下、それぞれトランジスタＴｍ１、Ｔｍ２と略す）がＸＹ方向（シリコン基板２の表面内方向）に対してマトリクス状に配列されることによって構成される。なお、トランジスタＴｍ１およびＴｍ２は説明の便宜上別符号を付しているが、ほぼ同一構造で構成されている。ここで、Ｘ方向およびＹ方向は、シリコン基板表面内において互いに直交交差する方向である。
【００１３】
図１に示すように、Ｙ方向に隣り合う２個（一組）のトランジスタＴｍ１およびＴｍ２はＹ方向に対して対称配置されており、これらの一組のトランジスタＴｍ１およびＴｍ２はドレイン領域を共用している。当該ドレイン領域は、Ｙ方向に延びるビット線ＢＬに電気的に接続されている。
【００１４】
これらの一組のトランジスタＴｍ１およびＴｍ２はＹ方向に複数対配列されている。これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２のドレイン領域が１本のビット線（データ線）ＢＬに共通接続されている。尚、Ｙ方向に隣り合う２対のトランジスタＴｍ１およびＴｍ２は、ローカルソース線ＬＳＬ１またはＬＳＬ２を挟んで線対称に配設されている。
【００１５】
これらＹ方向に配列された複数対のトランジスタＴｍ１およびＴｍ２が、Ｘ方向に離間して複数列に配列されている。これにより、トランジスタＴｍ１およびＴｍ２がＸＹ方向に行列状に配列されており、メモリセル領域ＭのセルアレイＡｒを構成している。
【００１６】
これらのＸ方向に離間して複数列に配列されたトランジスタＴｍ１およびＴｍ２に対応して複数のビット線ＢＬが並設されている。これらの複数のビット線ＢＬは互いにＸ方向に同一間隔で形成されており、複数のビット線ＢＬ間には、複数の所定本数毎にメインソース線ＭＳＬが配設されている。このメインソース線ＭＳＬはソース電位となる線構造によって構成されている。
【００１７】
Ｘ方向に配列されたトランジスタＴｍ１は、そのゲート（制御ゲート電極ＣＧ（図３参照）がワード線ＷＬ１によって共通接続されている。Ｘ方向に配列されたトランジスタＴｍ２は、そのゲート（制御ゲート電極ＣＧ（図３参照））がワード線ＷＬ２によって共通接続されている。ワード線ＷＬ１およびＷＬ２は、互いに平行にＸ方向に延伸されている。
【００１８】
また、Ｘ方向に配列されたトランジスタＴｍ１は、そのソース（ソース領域２ｂ）がＸ方向に延びるローカルソース線（共通ソース線）ＬＳＬ２に共通接続されている。複数のローカルソース線ＬＳＬ１およびＬＳＬ２は、互いにＹ方向に離間して配設されると共にＸ方向に延設されており、Ｙ方向に延びるメインソース線ＭＳＬに共通接続されている。
【００１９】
ワード線ＷＬ１とビット線ＢＬとの交差領域には、トランジスタＴｍ１のゲート電極ＭＧ１が構成されており、ワード線ＷＬ２とビット線ＢＬとの交差領域には、トランジスタＴｍ２のゲート電極ＭＧ２が構成されている。これらのトランジスタＴｍ１およびＴｍ２のゲート電極ＭＧ１およびＭＧ２はＸＹ方向に配列されている。
【００２０】
図１および図２に示すように、Ｙ方向に隣り合うトランジスタＴｍ１およびＴｍ１は、そのゲート電極ＭＧ１−ＭＧ１間においてそのＹ方向中央に配設された１本のローカルソース線ＬＳＬ１を共用している。また同様に、Ｙ方向に隣り合うトランジスタＴｍ２およびＴｍ２は、そのゲート電極ＭＧ２−ＭＧ２間においてそのＹ方向中央に配設された１本のローカルソース線ＬＳＬ２を共用している。
【００２１】
図３は、メモリセル領域における図２のＡ−Ａ線に沿う縦断面図を模式的に示している。図２および図３に示すように、隣り合うワード線ＷＬ１およびＷＬ２間の例えば中央で且つビット線ＢＬの直下に位置してドレインヴィアプラグＤＶおよびドレインコンタクトＤＣが積層形成されている。これらのドレインヴィアプラグＤＶおよびドレインコンタクトＤＣは、シリコン基板２の直上から縦方向（ＸＹ平面に直交したＺ方向）に延設して構成されており、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ（図３参照）とその縦方向の上方に配設されるビット線ＢＬとを電気的および構造的に接続するために設けられている。
【００２２】
メモリセル領域Ｍは、下層側から上層側にかけて（１）シリコン基板２の表層ＬＹ１、（２）コンタクトプラグ形成層ＬＹ２、（３）ヴィアプラグ形成層ＬＹ３、（４）配線層ＬＹ４に分けられる。尚、（２）コンタクトプラグ形成層ＬＹ２と同一層の一部に（２ａ）積層ゲート電極層ＬＹ２ａが設けられている。これらの層（１）〜（４）内には、以下に示す電気的導電要素が構成されている。
【００２３】
（１）表層ＬＹ１
ドレイン領域２ａ、ソース領域２ｂ
（２）コンタクトプラグ形成層ＬＹ２
ドレインコンタクトＤＣ、ローカルソース線ＬＳＬ１、ローカルソース線ＬＳＬ２
（２ａ）積層ゲート電極層ＬＹ２ａ
メモリセルトランジスタのゲート電極ＭＧ１（浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧ）、メモリセルトランジスタのゲート電極ＭＧ２（浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧ）
（３）ヴィアプラグ形成層ＬＹ３
ドレインヴィアプラグＤＶ
（４）配線層ＬＹ４
ビット線ＢＬ、メインソース線ＭＳＬ（図３には図示せず）
以下、メモリセル領域ＭにおけるメモリセルトランジスタＴｍ１の断面構造を説明する。尚、図２および図３に示すように、トランジスタＴｍ２は、トランジスタＴｍ１とドレインコンタクトＤＣを挟んでＹ方向に対称構造で構成されており、トランジスタＴｍ２はトランジスタＴｍ１の構造とほぼ同一であるため、トランジスタＴｍ１の構造説明を行い、トランジスタＴｍ２の説明を省略する。
【００２４】
図４は、図２のＢ−Ｂ線に沿う特にゲート電極の構造断面について模式的に示している。図４に示すように、半導体基板としてのｐ型のシリコン基板２には、Ｘ方向に離間して複数の素子分離溝３が形成されている。これらの素子分離溝３は、図２中Ｙ方向に沿って形成されており、シリコン基板２の活性領域（アクティブエリア）ＳａをＸ方向に区画している。これらの活性領域Ｓａは、図３に示すように、トランジスタＴｍ１およびＴｍ２のドレイン領域２ａ、ソース領域２ｂおよびその間に挟まれたチャネル領域を含む領域であり、ビット線ＢＬの直下方に位置して形成される。
【００２５】
図４に示すように、複数の素子分離溝３にはそれぞれ素子分離絶縁膜４が埋込まれており、素子分離領域Ｓｂを構成している。この素子分離絶縁膜４は、シリコン基板２の表面より上方に突出して構成されている。素子分離溝３によって区画されたシリコン基板２の活性領域Ｓａ上にはゲート絶縁膜５が形成されている。このゲート絶縁膜５は、所定膜厚のシリコン酸化膜により形成され、トンネル絶縁膜として機能する。
【００２６】
ゲート絶縁膜５上には多結晶シリコン層６が形成されている。この多結晶シリコン層６は、リンによる不純物がドープされた非晶質シリコンが多結晶化して構成されたものであり、その上面は素子分離絶縁膜４の上面よりも高く位置するように所定膜厚で構成されている。この多結晶シリコン層６は、Ｘ方向断面において素子分離絶縁膜４の側面と面一に自己整合的に形成され、トランジスタＴｍ１の浮遊ゲート電極ＦＧとして構成される。
【００２７】
ゲート間絶縁膜７が、多結晶シリコン層６の上面および側面上ならびに素子分離絶縁膜４の上面上を沿って形成されている。このゲート間絶縁膜７は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３層構造膜）等により構成され、第２のゲート絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として構成される。
【００２８】
このゲート間絶縁膜７の上には多結晶シリコン層８が形成されている。この多結晶シリコン層８は、リンによる不純物がドープされた非晶質シリコンが熱処理されて多結晶化して構成された層として構成されている。
【００２９】
この多結晶シリコン層８の上にはタングステンなどの金属によるシリサイド膜９が形成され、当該層８および９によって制御ゲート電極ＣＧが構成されている。この制御ゲート電極ＣＧの上にはキャップ絶縁膜としてシリコン窒化膜１０が形成されている。図３に示す断面においては、シリコン窒化膜１０は、Ｙ方向上側端部となる上側肩部１０ａが欠落した所謂「凸型形状」に構成されている。
【００３０】
このようにして、シリコン基板２上にゲート絶縁膜５を介して、浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧ、シリコン窒化膜１０の積層構造によって積層ゲート電極ＭＧ１が構成されている。積層ゲート電極ＭＧ１の上にはシリコン窒化膜１３、シリコン酸化膜１４、ビット線ＢＬが積層されている。
【００３１】
また、図３に示すように、積層ゲート電極ＭＧ１を構成する浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧの側壁には、シリコン酸化膜１１が保護用絶縁膜として構成されている。このシリコン酸化膜１１は、積層ゲート電極ＭＧ１の側壁保護用に設けられているが、積層ゲート電極ＭＧ１の脇のゲート絶縁膜５の上面上にも形成されている。シリコン酸化膜１１は、その上端１１ａがゲート間絶縁膜７の上面より上方で且つシリサイド膜９の上面以下の位置になるように構成されている。
【００３２】
シリコン基板２の表層においてゲート電極ＭＧ１のＹ方向両脇には、一方にドレイン領域２ａが形成され、他方にソース領域２ｂが形成されている。これらのドレイン／ソース領域２ａおよび２ｂ上には、ゲート絶縁膜５を介してシリコン窒化膜１２が形成されている。シリコン窒化膜１２は、ゲート電極ＭＧ１の側壁に形成されたシリコン酸化膜１１の側面上および上面上に沿って当該シリコン酸化膜１１の一部外面を被覆するように形成されると共に、ゲート絶縁膜５の上面上に形成されたシリコン酸化膜１１の上面上に沿って形成され、シリコン酸化膜１１の下側壁面を被覆するように形成されている。シリコン窒化膜１２の上端１２ａは、シリコン酸化膜１１ａの上端よりも下方に位置し、ゲート絶縁膜５の上面よりも上方に位置するように形成されている。
【００３３】
このシリコン窒化膜１２の上面上および側面上には当該シリコン窒化膜１２を被覆するようにシリコン窒化膜１３が形成されている。このシリコン窒化膜１３はシリコン窒化膜１２の上面上および外側面上に沿って形成されている。また、このシリコン窒化膜１３は、シリコン窒化膜１０の凸型中央上面上にも形成されている。
【００３４】
これらのシリコン窒化膜１３は同一工程にて成膜されるため、同一符号を付している。シリコン窒化膜１０の凸型中央上面上に形成されたシリコン窒化膜１３の上にはシリコン酸化膜１４が形成されている。このシリコン酸化膜１４は、ゲート電極ＭＧ１の上層領域における層間絶縁膜、プラグ間絶縁膜を構成する。
【００３５】
図３に示すドレイン側においては、ゲート電極ＭＧ１−ＭＧ１間のシリコン窒化膜１３の内側にドレインコンタクトＤＣが構成されている。このドレインコンタクトＤＣは、シリコン基板２のドレイン領域２ａ直上に位置して形成されている。このドレインコンタクトＤＣは、その下側面がシリコン酸化膜１２の側面上および上面上に沿って形成されたシリコン窒化膜１３の側部に沿って形成されている。このドレインコンタクトＤＣは、その上部がシリコン酸化膜１４の側面、シリコン窒化膜１０上のシリコン窒化膜１３の側面、シリコン窒化膜１０の上側面に沿って形成されている。
【００３６】
図２に示すように、これらのドレインコンタクトＤＣはＸ方向に並設されている。これらのドレインコンタクトＤＣは、図３に示すように、タングステン（Ｗ）層１６と、当該タングステン層１６の下面および側面を被覆するように形成されたチタン（Ｔｉ）等によるバリアメタル膜１７とにより金属配線層として構成される。
【００３７】
ソース側においては、ソース領域２ｂが素子分離絶縁膜４を挟んでＸ方向に複数並設されている。図３に示すように、これらのソース領域２ｂ上にローカルソース線ＬＳＬ１が形成されている。このローカルソース線ＬＳＬ１は、ソース領域２ｂ直上からＺ方向に沿ってシリコン酸化膜１４の上面高さに至るまで形成され、図２中のＸ方向に沿って延伸されている。
【００３８】
このローカルソース線ＬＳＬ１は、図２に示すように、それぞれＸ方向に複数設けられたソース領域２ｂ上を連結して渡り、当該複数のソース領域２ｂに対して構造的および電気的に接続して構成されている。このローカルソース線ＬＳＬ１は、それぞれ複数の活性領域Ｓａおよび素子分離領域Ｓｂの上を跨いでＸ方向に沿って形成されている。
【００３９】
シリコン酸化膜１４の上面上、ローカルソース線ＬＳＬ１の上面上には、シリコン酸化膜１５が層間絶縁膜として形成されている。このシリコン酸化膜１５には、ドレインコンタクトＤＣの上面上に通ずるヴィアホールが形成されており、ヴィアホールの内面に沿ってバリアメタル膜１８が形成され当該バリアメタル膜１８の内側に金属層１９が形成されることによってドレインヴィアプラグＤＶが形成されている。ドレインヴィアプラグＤＶの上にはビット線ＢＬがＹ方向に沿って構成されている。
【００４０】
図５は、図２のＲ領域（ドレインコンタクトＤＣの形成領域およびその周辺）の斜視図を模式的に示している。この図５においては説明を簡略化するためドレインコンタクトＤＣ周辺のシリコン窒化膜１２、１３等については図示を省略している。ドレインコンタクトＤＣの周辺（図２ＡのＸ方向脇）にはＢＰＳＧ（Boron-phospho silicate glass）膜２１が電極間絶縁膜として埋込まれている。尚、図５においては、ＢＰＳＧ膜２１はその形成領域中に符号を付しており図示を省略している。このＢＰＳＧ膜２１は、ＴＥＯＳによるシリコン酸化膜などよりも埋込性の良い膜であり、ゲート電極ＭＧ１の側方に位置して形成されている。
【００４１】
図２に示すように、ドレインコンタクトＤＣは、Ｙ方向に隣接したゲート電極ＭＧ１、ＭＧ２上に張り出して上面が楕円形状に構成されている。図５に示すように、ドレインコンタクトＤＣは、ＢＰＳＧ膜２１中の隣り合うゲート電極ＭＧ１−ＭＧ２間に位置して形成されている。また、図３Ａに示すように、ドレインコンタクトＤＣはその下側面がシリコン窒化膜１０の上側肩部１０ａの欠落部分の外面に沿って形成されると共に、シリコン酸化膜１１の上端１１ａを被覆して形成されたシリコン窒化膜１３の上端１３ａの外面に沿って形成されている。
【００４２】
ドレインコンタクトＤＣは、その下側面が前記シリコン窒化膜１０の上側肩部１０ａの欠落部分からシリコン基板２の上面上に至るまで湾曲形成されている。また、図２Ａおよび図５に示すように、ドレインコンタクトＤＣは、その下端面が矩形枠状に構成されておりＸ方向の一部が素子分離絶縁膜４の上部４ａの上面の一部に載置するように構成されている。このようにしてドレインコンタクトＤＣは自己整合的に形成されている。尚、素子分離絶縁膜４の上部４ａのＹ方向に沿う側壁面にはスペーサ状にシリコン窒化膜１３が残留するが図示を省略している。このような構造は、ソース線コンタクトＬＳＬ１、ＬＳＬ２の下側面形状についても略同様であるため、その説明を省略する。
【００４３】
上記の構造と対応付けて周辺回路領域Ｐ内に構成されるトランジスタの構造について説明する。
図６は、周辺回路領域内のトランジスタ形成領域の平面図を模式的に示している。この図６に示すように、活性領域（アクティブエリア）Ｓａ上にゲート電極ＰＧが横切って構成されており、活性領域Ｓａの外周に素子分離領域Ｓｂが構成されている。
【００４４】
図７は、図６のＣ−Ｃ線に沿う縦断面図を模式的に示している。尚、前述したメモリセル領域Ｍを構成する構造要素と同種材料、同一工程にて構成された構造要素については、同一符号を付して説明を行う。
【００４５】
この図７に示すように、周辺回路領域Ｐ内においては、シリコン基板２の上面上にゲート絶縁膜５を介してゲート電極ＰＧが構成されている。このゲート電極ＰＧは、メモリセル領域Ｍ内のゲート電極ＭＧ１、ＭＧ２とほぼ同様の構造となっており、多結晶シリコン層６、ゲート間絶縁膜７、多結晶シリコン層８、シリサイド膜９、シリコン窒化膜１０を順次積層した構造をなしている。ゲート電極ＰＧがゲート電極ＭＧ１、ＭＧ２と異なるところは、ゲート間絶縁膜７のほぼ中央に貫通孔７ａが形成されており多結晶シリコン層６、８間が互いに構造的および電気的に接続されている点が主な相違点となっている。
【００４６】
このゲート電極ＰＧの下部構造（多結晶シリコン層６、８、ゲート間絶縁膜７、シリサイド膜９）の側壁に沿ってシリコン酸化膜１１が形成されている。このシリコン酸化膜１１は、メモリセル領域Ｍの構造とほぼ同様に、ゲート電極ＰＧの側壁部分からゲート絶縁膜５の直上面上に至るまで連続的に形成されている。
【００４７】
シリコン窒化膜２２が、ゲート電極ＰＧの側壁に沿うシリコン酸化膜１１の下部外側壁面に沿って形成されている。このシリコン窒化膜２２は、その上端２２ａがシリコン酸化膜１１の上端１１ａより下方に位置して構成されている。このシリコン窒化膜２２は、ゲート電極ＰＧの側壁に沿う部分からシリコン酸化膜１１の上面上に沿った底部に向けて連続してゲート電極ＰＧの脇に位置して構成されている。
【００４８】
ゲート電極ＰＧの外側方において、シリコン窒化膜２２の直外脇に位置してシリコン窒化膜１２が構成されている。このシリコン窒化膜１２は、その底部がシリコン酸化膜１１の上面上に沿って形成され、シリコン窒化膜２２の底部の最外端と接触して構成され、当該接触端から上方に向けてゲート電極ＰＧ側（内側）に湾曲して構成されている。
【００４９】
これらの鉛直方向に延びるシリコン窒化膜１２、２２の内側に囲われた領域内の下部には、シリコン酸化膜２３が残留形成されている。このシリコン酸化膜２３は、シリコン窒化膜１２の内側壁面に沿って形成されている。さらにシリコン酸化膜２３は、シリコン窒化膜２２の底部上に形成されている。
【００５０】
これらのシリコン酸化膜２３は、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン領域２ｃを構成するためのスペーサ絶縁膜として構成されるもので、プロセス（後述する）上で上部が異方性エッチング処理され、その下部の膜が残留した残留膜である。
【００５１】
シリコン窒化膜１３は、ゲート電極ＰＧのシリコン窒化膜１０の上面（上端面）および側面、シリコン酸化膜１１の上面（上端１１ａを含む）および上側面、シリコン窒化膜２２の上面および上側面、シリコン窒化膜２２の底部上に形成されたシリコン酸化膜２３の上面および側面、シリコン窒化膜１２の上面および側面並びに底部上を被覆するように形成されている。このシリコン窒化膜１３は、シリコン酸化膜２３の上部が異方性エッチングされた後の残留膜を被覆するように構成されている。このシリコン窒化膜１３の上にはＢＰＳＧ膜２１が構成されている。シリコン窒化膜１３はＢＰＳＧ膜２１に含有する不純物イオンなどの通過を抑制するためのバリア膜として機能する。
【００５２】
ＢＰＳＧ膜２１およびシリコン窒化膜１３の上端面上には、シリコン酸化膜１４が構成されている。シリコン酸化膜１１、１４、ゲート絶縁膜５、ＢＰＳＧ膜２１、シリコン窒化膜１３、１２には、コンタクトホールＰＨが形成されており、このコンタクトホールＰＨ内にはコンタクトプラグＰＣが形成されており、シリコン基板２の表層においてゲート電極ＰＧ脇に形成された拡散層（ドレイン領域）２ｃとの間の構造的および電気的接続が図られている。このコンタクトプラグＰＣは、チタン（Ｔｉ）などによるバリアメタル膜２４およびタングステン（Ｗ）などによる金属層２５によって構成されている。
【００５３】
次に、上記構造の製造方法について説明する。
図８はメモリセル領域Ｍ内の各ゲート電極ＭＧおよび周辺回路領域のゲート電極ＰＧが分断形成された状態の断面図であり、図８（ａ）はこの時点における図２のＡ−Ａ線に沿って示すメモリセル領域内の縦断面図を模式的に示しており、図８（ｂ）はこの時点における図６のＣ−Ｃ線に沿って示す周辺回路領域内の縦断面図を模式的に示している。
【００５４】
図８（ａ）に示すように、メモリセル領域Ｍ内において、シリコン基板２上に形成されたゲート絶縁膜５上に、浮遊ゲート電極ＦＧとなる多結晶シリコン層６、ゲート間絶縁膜７、制御ゲート電極ＣＧとなる多結晶シリコン層８およびシリサイド膜９、シリコン窒化膜１０が順次積層され、図２中Ｘ方向に分断され、ゲート電極ＭＧが形成される。
【００５５】
図８（ｂ）は、周辺回路領域Ｐ内のゲート電極ＰＧの構造を示しているが、メモリセル領域Ｍ内の構造と同時に、ゲート絶縁膜５上に多結晶シリコン層６、ゲート間絶縁膜７、多結晶シリコン層８、シリサイド膜９、シリコン窒化膜１０を順次積層するが、その途中の段階においてゲート間絶縁膜７の中央に貫通孔７ａを形成する工程が設けられる。
【００５６】
（ａ）を付した図面（図９（ａ）〜図２１（ａ））および図２２は、この後における図２のＡ−Ａ線に沿って示すメモリセル領域Ｍ内の一製造工程における縦断面図を模式的に示しており、（ｂ）を付した図面（図９（ｂ）〜図２１（ｂ））は、図６のＣ−Ｃ線に沿って示す周辺回路領域Ｐ内の一製造工程における縦断面図を模式的に示している。これらの図９〜図２２は、図８（ａ）〜図８（ｂ）の工程断面に続く工程を表す図である。
【００５７】
図９（ａ）および図９（ｂ）に示すように、領域ＰおよびＭ内において、ラジカル酸化処理を行い、各ゲート電極ＭＧ１、ＭＧ２、ＰＧを酸化する。このラジカル酸化処理は、シリサイド膜９の異常酸化を防止するための処理である。このラジカル酸化処理が行われることによってシリコン窒化膜１０の上面および側面、シリサイド膜９の側面、多結晶シリコン層６、８の側面、ゲート間絶縁膜７の側面にシリコン酸化膜１１が形成され、各ゲート電極ＭＧ１、ＭＧ２、ＰＧの側壁を保護することができる。
【００５８】
次に、図１０（ａ）および図１０（ｂ）に示すように、領域ＰおよびＭ内において、ＣＶＤ法によりシリコン酸化膜１１上にシリコン窒化膜２２を堆積する。このシリコン窒化膜２２は、シリコン酸化膜１１の上面および外側面を被覆するように形成される。
【００５９】
次に、図１１（ａ）および図１１（ｂ）に示すように、領域ＰおよびＭ内において、ＴＥＯＳガスを用いたＣＶＤ法によりシリコン酸化膜２３をシリコン窒化膜２２の上に、かつシリコン窒化膜２２よりも厚く堆積する。
【００６０】
次に、図１２（ａ）および図１２（ｂ）に示すように、領域ＰおよびＭ内において、シリコン窒化膜２２に対して高選択性を有する条件下においてシリコン酸化膜２３を異方性エッチング処理してスペーサ加工する。すると、シリコン窒化膜２２がエッチング処理のストッパとして機能し、シリコン酸化膜２３がゲート電極ＰＧの側壁に沿ってシリコン酸化膜１１およびシリコン窒化膜２２を介して外側面が湾曲するように形成される。次に、周辺回路領域Ｐ側のみレジスト２８をマスクとしてパターンニングし、バッファードフッ酸処理を行うことでメモリセル領域Ｍ内のシリコン酸化膜２３を剥離する。
【００６１】
次に、図１３（ａ）および図１３（ｂ）に示すように、領域ＭおよびＰ内において、ホット燐酸処理することでこの時点で露出しているシリコン窒化膜２２をエッチング処理して除去する。すると、周辺回路領域Ｐ内においては、シリコン窒化膜２２が、スペーサ加工されたシリコン酸化膜２３の内側側面および底面に沿ってシリコン酸化膜１１との間に挟持された部分を残しながら剥離される。メモリセル領域Ｍ内においては、シリコン窒化膜２２は全面的に除去される。
【００６２】
次に、図１４（ａ）および図１４（ｂ）に示すように、領域ＭおよびＰ内において、減圧ＣＶＤ法によりシリコン窒化膜１２を堆積する。すると、メモリセル領域Ｍ内においては、シリコン窒化膜１２は、シリコン酸化膜１１の外側面および上面に沿って形成される。また、これと同時に、周辺回路領域Ｐ内においては、シリコン窒化膜１２は、ゲート絶縁膜５上のシリコン酸化膜１１の上面上に沿って底部として構成され、当該底部はシリコン窒化膜２２の最外端に接触して構成される。さらに、このシリコン窒化膜１２は、シリコン酸化膜２３の外湾曲側面に沿って形成されると共に、シリコン酸化膜１１の上面に沿って形成される。
【００６３】
次に、図１５（ａ）および図１５（ｂ）に示すように、領域ＭおよびＰ内において、シリコン窒化膜１２上にＢＰＳＧ膜２９を犠牲層として堆積し、各ゲート電極の上面上に形成されたシリコン窒化膜１２をストッパとして平坦化処理する。次に、図１６（ａ）および図１６（ｂ）に示すように、領域ＭおよびＰ内において、ＢＰＳＧ膜２９をエッチバックし当該ＢＰＳＧ膜２９の上面の高さがシリコン窒化膜１２の上端面１２ｃの高さとシリコン窒化膜１２の底部となる内下端部１２ｂの高さとの間で所定割合（例えば１／２）の高さとなるように落とし込み調整する。このとき、隣り合う複数の積層膜６〜１０間に位置するシリコン窒化膜１２の内下端部１２ｂが除去処理されないようにする。なお、犠牲層としてＢＰＳＧ膜２９を適用しているが、レジストを用いてもよい。
【００６４】
次に、図１７（ａ）および図１７（ｂ）に示すように、領域ＭおよびＰ内において、ＢＰＳＧ膜２９との間で高選択性を有する条件にてホット燐酸処理によりシリコン窒化膜１２および２２をウェットエッチング処理する。メモリセル領域Ｍ内において、シリコン窒化膜１２の上端１２ａは、多結晶シリコン層８の上面より上方で且つシリコン窒化膜１０の下面より下方に位置するように構成される。このとき、周辺回路領域Ｐ内において、シリコン酸化膜１１の外側面に沿って形成されたシリコン窒化膜２２の上部やシリコン酸化膜２３の湾曲上側面上のシリコン窒化膜１２の上部も同時に除去されるため、領域Ｐ内のシリコン窒化膜１２の上端１２ａやシリコン窒化膜２２の上端２２ａは、多結晶シリコン層８の上面より上方で且つシリコン窒化膜１０の下面より下方に位置するように構成され、シリコン酸化膜２３の上側面（内側面、外側面）が露出する。
【００６５】
次に、図１８（ａ）および図１８（ｂ）に示すように、異方性エッチング処理を行うことでＢＰＳＧ膜２９を除去処理する。このとき、ＢＰＳＧ膜２９を除去処理すると同時に、シリコン窒化膜１０の上面および側面に沿って形成されているシリコン酸化膜１１を除去処理することでシリコン窒化膜１０の上面および側面を露出させる。このとき同時に、シリコン酸化膜１１をシリサイド膜９の側壁上部に沿って残留させるように加工する。尚、前記工程にて上側面が露出したシリコン酸化膜２３もこの工程において同時に異方性エッチング処理され、周辺回路領域Ｐ内のシリコン酸化膜２３は、その一部がシリコン窒化膜２２の下端付近まで除去処理される。
【００６６】
異方性エッチングによって処理する理由は、シリコン酸化膜１１、２３を側壁に沿って残留させると共に、シリサイド膜９の上側壁に沿って形成されたシリコン酸化膜１１の上側面を湾曲形状に成形するためである。ここで仮にウェットエッチングなどの等方性エッチングを用いるとゲート間絶縁膜７までエッチング処理の影響が達する虞があるため適用できない。
【００６７】
次に、図１９（ａ）および図１９（ｂ）に示すように、減圧ＣＶＤ法によりシリコン窒化膜１３を形成する。周辺回路領域Ｐ内においては、シリコン窒化膜１３は、シリコン窒化膜１０の上面および側面、シリコン酸化膜１１の上面（上端１１ａを含む）および側面、シリコン窒化膜２２の上面および外側面（上端２２ａ含む）、シリコン酸化膜２３のエッチング残留膜の上面および内側面、シリコン窒化膜１２の上面および側面（上端１２ａ含む）並びに底部上を被覆するように形成される。このシリコン窒化膜１３は、ＢＰＳＧ膜２１に含有する不純物イオンなどの通過を抑制するためのバリア膜として機能する。
【００６８】
次に、図２０（ａ）および図２０（ｂ）に示すように、シリコン窒化膜１３の上にＣＶＤ法によりＢＰＳＧ膜２１を堆積し、各ゲート電極の上面上に形成されたシリコン窒化膜１３をストッパとしてＣＭＰ法によりＢＰＳＧ膜２１を平坦化処理する。
【００６９】
次に、図２１（ａ）および図２１（ｂ）に示すように、ＴＥＯＳガスを用いたプラズマＣＶＤ法によりシリコン酸化膜１４を堆積する。すると、シリコン酸化膜１４が、ＢＰＳＧ膜２１の上面上に沿って堆積すると共にシリコン窒化膜１３の上面上に沿って堆積する。
【００７０】
次に、図２２にメモリセル領域の工程を示すように、フォトレジスト（図示せず）を塗布し、当該レジストをドレインコンタクトＤＣの形成領域Ｒｄにおいてフォトリソグラフィ法によりパターンニングし、パターンニングされたレジストをマスクとして、シリコン窒化膜に対して高選択性を有する条件にてシリコン酸化膜１４およびＢＰＳＧ膜２１を異方性エッチング（ＲＩＥ法）により処理する。
【００７１】
このとき、レジストの開口幅は複数のゲート電極ＭＧ１−ＭＧ１間、ＭＧ１−ＭＧ２間の間隔よりも広く設定されているため、シリコン酸化膜１４およびＢＰＳＧ膜２１をエッチング加工すると、シリコン酸化膜１４およびＢＰＳＧ膜２１が主に加工されるものの、シリコン窒化膜１０の上側角部（上側縁部）１０ａも速度は遅いもののエッチング処理が行われる。
【００７２】
各膜５〜１０、１３、１４の膜厚、エッチングの選択性などの各種条件が調整された状態で時間を調整してエッチング処理が行われると、コンタクトホールＤＨをシリコン基板２の上面に達するように形成したときには、シリコン窒化膜１０の上側肩部１０ａ、シリコン窒化膜１３の側部が欠落した形状に形成される。
【００７３】
この場合、シリコン窒化膜１３の下側上端１３ａがシリコン酸化膜１１の上端１１ａを被覆して残留するように形成されている。つまり、異方性エッチング処理が行われたとしても、ゲート電極ＭＧ１の側壁に沿って形成されたシリコン酸化膜１１を保護することができる。コンタクトホールＤＨの下側面は、シリコン窒化膜１３がゲート電極ＭＧ１、ＭＧ２の側壁に沿って縦方向に形成されているため、コンタクトホールＤＨはシリコン窒化膜１３の外面に沿ってシリコン基板２の上面上に至るまで形成され、コンタクトホールＤＨの径は上層側からシリコン基板２の上面上に至るまで徐々に狭くなり、エッチング処理の影響がシリコン酸化膜１１に侵食することはない。
【００７４】
このようにして、シリコン酸化膜１１の成膜状態を保持しながらドレインコンタクトＤＣ側において上部が平面的にＹ方向に楕円形状となるコンタクトホールＤＨを自己整合的（セルフアライン）に信頼性良く形成することができる。
【００７５】
尚、図５の斜視図に示すように、ドレインコンタクトＤＣ側においては、コンタクトホールＤＨの形成領域以外における他のＸ方向に沿った側壁部分においては、シリコン窒化膜１０やシリコン窒化膜１３は欠落形成されることはない。
【００７６】
図２２に示すように、このようなメモリセル領域Ｍ内のドレインコンタクトＤＣ側のホールＤＨの形成工程を、メモリセル領域Ｍ内のローカルソース線コンタクトＬＳＬ１、ＬＳＬ２側でも同様に繰り返すことでソース線コンタクトＬＳＬ１、ＬＳＬ２側にも同様の自己整合的な平面的に直線状（上側がほぼ直方体状で下側面がゲート電極間において湾曲面形状）の溝となるコンタクトホールＳＨを形成することができる。
【００７７】
また、周辺回路領域Ｐ内のＢＰＳＧ膜２１等にコンタクトホールＰＨを形成するが、周辺回路領域Ｐ内では自己整合的なコンタクトホールを適用していないため形成方法の説明を省略する。
次に、図３に示すように、スパッタ法によりチタン（Ｔｉ）によるバリアメタル膜１７をホールＤＨおよびＳＨ内面に沿って成膜し、ＣＶＤ法によりタングステン層１６を堆積し、シリコン酸化膜１４をストッパとしてＣＭＰ法によりタングステン層１６およびバリアメタル膜１７を平坦化処理する。また、これと同時に、チタン（Ｔｉ）によるバリアメタル膜２４をホールＰＨの内面に沿って成膜し、ＣＶＤ法によりタングステン層２５を堆積する。すると、メモリセル領域Ｍ内においては、ドレインコンタクトＤＣ、ローカルソース線コンタクトＬＳＬ１、ＬＳＬ２をゲート電極ＭＧ１およびＭＧ２から離間した状態で形成することができる。また、周辺回路領域Ｐ内においては、コンタクトＰＣを形成することができる。
【００７８】
次に、図３に示すように、ＣＶＤ法によりシリコン酸化膜１５を堆積し、当該シリコン酸化膜１５上にレジスト（図示せず）をパターンニングし、当該パターンニングされたレジストをマスクとして、ドレインコンタクトＤＣ直上に達するヴィアホールを形成し、当該ホール内にスパッタ法によりバリアメタル膜１８を形成し、当該バリアメタル膜１８の内側にタングステン等によって金属層１９を堆積し、シリコン酸化膜１５をストッパーとして平坦化処理しドレイン側のヴィアプラグＤＶとして形成する。次に、ヴィアプラグＤＶの上層にビット線ＢＬ構造等を形成することでフラッシュメモリ装置１のメモリセル領域Ｍの構造を形成することができるが、この後の工程については本実施形態の特徴とは直接関係しないため、その説明を省略する。
【００７９】
本実施形態によれば、ゲート電極ＭＧ１、ＭＧ２をラジカル酸化処理することでシリコン窒化膜１０の上面および側面、制御ゲート電極ＣＧの側面、ゲート間絶縁膜７の側面、浮遊ゲート電極ＦＧの側面に沿ってシリコン酸化膜１１を形成し、その後数工程を経て、異方性エッチング処理することでシリコン酸化膜１１の上端１１ａをシリサイド層９の上面位置に調整してシリコン窒化膜１０の上面および側面を露出させ、ゲート電極ＭＧ１、ＭＧ２の上面および側面、シリコン酸化膜１１の上端１１ａおよび側面を被覆するようにシリコン窒化膜１３を形成し、シリコン窒化膜１３の内側にＢＰＳＧ膜２１を形成し、シリコン窒化膜に対して高選択性を有する条件下でＢＰＳＧ膜２１をエッチング処理している。
【００８０】
この場合、シリコン酸化膜１１、ＢＰＳＧ膜２１がそれぞれシリコン窒化膜１０、１３との間でエッチング処理時の高選択可能な材料で形成され、シリコン窒化膜１３の下側上端１３ａがコンタクトホールＤＨの形成後においてシリコン酸化膜１１の上端１１ａを被覆するように各層の膜厚やエッチング処理条件が予め調整される。すると、コンタクトホールＤＨを形成するときには、シリコン窒化膜１０とシリコン窒化膜１３との間に酸化膜系材料が介在していないため、コンタクトホールＤＨ形成時のエッチング処理の影響が当該酸化膜系絶縁膜を通じて制御ゲート電極ＣＧ側に侵食しないような構成とすることができ、自己整合的にコンタクトホールＤＨを形成できるようになる。
【００８１】
したがって、ゲート電極ＭＧ１、ＭＧ２の特にゲート間絶縁膜７の側面をシリコン酸化膜１１によって保護しながら自己整合的にコンタクトホールＤＨを形成することができ、その後コンタクトホールＤＨ内にドレインコンタクトＤＣの材料を埋込んだとしても当該コンタクトＤＣの材料がゲート電極ＭＧ１およびＭＧ２に接触することを防止でき、これにより信頼性を向上できる。しかも、リソグラフィ工程における位置あわせずれのマージンを確保することができ、微細化することができる。
【００８２】
また、シリコン酸化膜１１を形成した後、当該シリコン酸化膜１１を被覆するようにシリコン窒化膜１２を形成し、複数のゲート電極ＭＧ１−ＭＧ１間のシリコン窒化膜１２の内側にＢＰＳＧ膜２９を形成し、シリコン窒化膜１２の上端１２ａ、シリコン酸化膜１１の上端１１ａを落とし込み、シリコン酸化膜１１を被覆するようにシリコン窒化膜１３を形成し、コンタクトホールＤＨを形成するときにはシリコン酸化膜１１の上端１１ａを被覆するようにシリコン窒化膜１３を残留させながら当該コンタクトホールＤＨを形成しているため、ゲート間絶縁膜７やゲート絶縁膜５がエッチング処理に曝されることがなくなり、信頼性を向上できる。
【００８３】
シリコン酸化膜１１は、その上端１１ａがシリコン窒化膜１０とシリサイド膜９との間の界面付近（制御ゲート電極ＣＧの上面付近）に位置するように調整されているため、制御ゲート電極ＣＧ、ゲート間絶縁膜７、浮遊ゲート電極ＦＧの側壁を保護することができ、信頼性を向上できる。
【００８４】
シリコン酸化膜１１が、複数の浮遊ゲート電極ＦＧおよびゲート間絶縁膜７の側壁に沿ってその上端１１ａが制御ゲート電極ＣＧの上面付近に位置して形成されると共に、ドレインコンタクトＤＣがＢＰＳＧ膜２１中に形成され、その下側面がシリコン窒化膜１０の上側肩部１０ａの欠落面、および、シリコン酸化膜１１の上端１１ａを被覆するシリコン窒化膜１３の外面に沿って自己整合的に湾曲形成されているため、シリコン酸化膜１１の信頼性を保持することができゲート電極ＭＧ１およびＭＧ２の側壁保護を適切に行うことができる。
【００８５】
シリコン酸化膜１１をエッチング処理するときに、異方性エッチングを用いてエッチング量を制御しているため、ウェットエッチングなどの等方性エッチングを用いた場合に比較してプロセスマージンを向上できる。
【００８６】
尚、シリコン酸化膜１１の上端１１ａは、ゲート間絶縁膜７の上面より上方でかつ制御ゲート電極ＣＧの上面付近よりも下方に位置するように形成されていれば何れの位置に調整されていても良い。
【００８７】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
前述実施形態では、表層にウェルを適宜形成したＰ型のシリコン基板２を適用し、当該シリコン基板２上の構造を主に説明したが、Ｎ型のシリコン基板２の表層にＰウェルを形成した領域の構造に適用しても良いし、本発明では他材料の半導体基板を適用しても良い。
【００８８】
コンタクトホールＤＨを上端が平面的に楕円形状となるように形成した実施形態を示したが、これに代えて上端が平面的に真円形状のコンタクトホールを形成する場合にも適用できる。
ゲート間絶縁膜７として、ＯＮＯ膜を適用したが、例えばアルミナ等の高誘電体膜を適用しても良い。
多結晶シリコン層６（浮遊ゲート電極ＦＧ）がＸ方向に隣接する素子分離絶縁膜４上に張り出したＴ型形状のものにも適用可能である。
【００８９】
制御ゲート電極ＣＧの上層低抵抗化金属層としてタングステンによるシリサイド膜９を適用したが、本発明では必要に応じて他の金属によるシリサイド層を形成して適用しても良いし、制御ゲート電極ＣＧにポリゲートを適用しても良い。
ＮＯＲ型のフラッシュメモリ装置に適用したが、本発明ではＮＡＮＤ型のフラッシュメモリ装置に適用してもよいし、ＥＥＰＲＯＭなどの他の不揮発性半導体記憶装置に適用しても良い。
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の一実施形態についてセルアレイの電気的構成の等価回路図
【図２】メモリセル領域の構造を模式的に示す平面図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図４】図２のＢ−Ｂ線に沿って模式的に示す縦断面図
【図５】図２のＲ領域について模式的に示す斜視図
【図６】周辺回路領域の構造を模式的に示す平面図
【図７】図６のＣ−Ｃ線に沿って模式的に示す縦断面図
【図８】一製造段階について模式的に示す図３、図７相当図（その１）
【図９】一製造段階について模式的に示す図３、図７相当図（その２）
【図１０】一製造段階について模式的に示す図３、図７相当図（その３）
【図１１】一製造段階について模式的に示す図３、図７相当図（その４）
【図１２】一製造段階について模式的に示す図３、図７相当図（その５）
【図１３】一製造段階について模式的に示す図３、図７相当図（その６）
【図１４】一製造段階について模式的に示す図３、図７相当図（その７）
【図１５】一製造段階について模式的に示す図３、図７相当図（その８）
【図１６】一製造段階について模式的に示す図３、図７相当図（その９）
【図１７】一製造段階について模式的に示す図３、図７相当図（その１０）
【図１８】一製造段階について模式的に示す図３、図７相当図（その１１）
【図１９】一製造段階について模式的に示す図３、図７相当図（その１２）
【図２０】一製造段階について模式的に示す図３、図７相当図（その１３）
【図２１】一製造段階について模式的に示す図３、図７相当図（その１４）
【図２２】一製造段階について模式的に示す図３相当図（その１５）
【符号の説明】
【００９１】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、５はゲート絶縁膜（第１のゲート絶縁膜）、６は多結晶シリコン層（浮遊ゲート電極）、７はゲート間絶縁膜（第２のゲート絶縁膜）、１０はシリコン窒化膜（キャップ絶縁膜）、１１はシリコン酸化膜（第１絶縁膜）、１２はシリコン窒化膜（バリア膜）、１３はシリコン窒化膜（バリア膜）、２１はＢＰＳＧ膜（電極間絶縁膜）、２２はシリコン窒化膜（第２絶縁膜）、２９はＢＰＳＧ膜（犠牲層）、ＤＨはドレインコンタクトホール（コンタクトホール）、ＳＨはソースコンタクトホール（コンタクトホール）、ＤＣはドレインコンタクト（コンタクトプラグ）、ＬＳＬ１、ＬＳＬ２はソース線コンタクト（コンタクトプラグ）、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＭＧ１、ＭＧ２、ＰＧはゲート電極（積層ゲート電極）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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