(57)【要約】【課題】電子放出素子の通電活性化において、階段状の電流計測パルスを用いて素子のＩ−Ｖ特性を適切に把握する方法、及び、予め測定した素子の特性に基づいて電流遅延の影響を算出し、通電活性化を効率的に実行する電子放出素子の製造方法を提供する。【解決手段】量産前に予め活性化電流と電流遅延量の関係が一定以上の相関関係を持つ範囲を求めておく。量産時には活性化電流値が範囲に含まれる場合に素子の特性を計測するパルスの印加時間を短くすることができ、製造時のプロセスタクトが改善できる。【選択図】図１４
2009259633.tif 000002
【特許請求の範囲】
【請求項１】
電子放出部を有する電子放出素子を用意するステップと、
複数回の通電活性化ステップとを含み、
前記通電活性化ステップは、
前記電子放出素子に、前記電子放出部からの放出電流を増加させるための活性化パルスを印加するサブステップと、
互いに異なる電圧値を持つ複数の部分パルスを連続させたパルスである計測パルスを、所定の印加時間だけ前記電子放出素子に印加し、前記電子放出素子に流れる電流である活性化電流を、各々の前記部分パルスごとに計測する計測サブステップと、
前記計測サブステップで得られた前記活性化電流の計測値、および、前記部分パルスの電圧値に基づいて、前記電子放出素子のＩ−Ｖ特性を推定する推定サブステップと、
次回の通電活性化ステップにおける前記活性化パルスの電圧値を、前記Ｉ−Ｖ特性に応じて決定するサブステップとを有する
ことを特徴とする電子放出素子の製造方法。
【請求項２】
前記複数の部分パルスの電圧値は、部分パルスごとに漸次低下していく
ことを特徴とする請求項１に記載の電子放出素子の製造方法。
【請求項３】
前記複数回の通電活性化ステップは、部分パルスの印加時間を、前記部分パルスを印加してから活性化電流が収束するまでの収束時間よりも短い時間である第一の時間とした、第一の通電活性化ステップを含み、
前記第一の通電活性化ステップにおける前記推定サブステップは、
前記第一の時間における活性化電流の値と電流遅延量との間の、予め求められている関係式を用いて、前記活性化電流の計測値から収束値を算出し、
前記活性化電流の収束値、および、前記部分パルスの電圧値に基づいて、前記電子放出素子の前記Ｉ−Ｖ特性を推定する
ことを特徴とする請求項２に記載の電子放出素子の製造方法。
【請求項４】
前記複数回の通電活性化ステップは、前記収束時間よりも前記部分パルスの印加時間のほうが長い第二の通電活性化ステップを含み、
所定の切り替え条件が満たされた場合に前記第二の通電活性化ステップから前記第一の通電活性化ステップへ切り替える制御を行う計測時間制御ステップをさらに有する
ことを特徴とする請求項３に記載の電子放出素子の製造方法。
【請求項５】
通電活性化ステップに先立って、前記関係式、および、前記関係式中で前記活性化電流の値と前記電流遅延量との間に所定以上の相関があるような前記活性化電流の値域である関係式有効範囲を求める準備ステップをさらに有し、
前記所定の切り替え条件とは、前記計測ステップで得られた活性化電流の計測値が、前記関係式有効範囲に含まれることである
ことを特徴とする請求項４に記載の電子放出素子の製造方法。
【請求項６】
前記計測時間制御ステップにおける前記所定の切り替え条件は、
前回の通電活性化ステップが完了するまでに、電子放出素子に印加した前記活性化パルスの合計数が所定の値に達したことである
ことを特徴とする請求項４に記載の電子放出素子の製造方法。
【請求項７】
前記計測時間制御ステップにおける前記所定の切り替え条件は、
前回の通電活性化ステップが完了するまでに、電子放出素子に印加した前記活性化パルスの合計時間が所定の値に達したことである
ことを特徴とする請求項４に記載の電子放出素子の製造方法。
【請求項８】
複数の行配線および複数の列配線を用いて複数の電子放出素子をマトリクス状に配置したマルチ電子源の製造方法であって、
前記複数の電子放出素子を請求項１ないし７のいずれかに記載の方法により製造することを特徴とするマルチ電子源の製造方法。
【請求項９】
電子放出部を有する電子放出素子の製造装置であって、
前記電子放出素子に、前記電子放出部からの放出電流を増加させるための活性化パルス、および、互いに異なる電圧値を持つ複数のパルスが連続した計測パルスを印加する印加手段と、
前記印加手段が前記計測パルスを印加した時に前記電子放出素子に流れる活性化電流の電流値を計測する計測手段と、
所定の条件を満たすまで前記印加手段に対して前記活性化パルスおよび前記計測パルスの印加を繰り返し指令し、前記印加手段により印加した各々の前記部分パルスの電圧値および前記計測手段により得られた活性化電流の計測値から前記電子放出素子のＩ−Ｖ特性を推定し、次回の活性化パルス印加の際は前記Ｉ−Ｖ特性に基づいて活性化パルスの電圧値を決定する制御手段とを備える
ことを特徴とする電子放出素子の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子放出素子およびマルチ電子源の製造方法および製造装置に関する。
【背景技術】
【０００２】
従来から、電子放出素子として熱陰極素子と冷陰極素子の2種類が知られている。この
うち冷陰極素子では、たとえば表面伝導放型出素子や、電界放出型素子（以下ＦＥ型と記す）や、金属／絶縁層／金属型放出素子（以下ＭＩＭと記す）などが知られている。
【０００３】
ＦＥ型の例として例えば、W.P.Duke & W.W.Dolan, "Field emission", Advance in Electron Physics, 8, 89 (1956)（非特許文献１）がある。また、C.A.Spindt, "Physical properties of thin-film field emission cathodes with molybdenium cones", J. Apple. Phys., 47, 5248 (1976)（非特許文献２）も知られている。又、ＭＩＭ型の例としては、例えば、C.A Mead, "Operation of tunnel-emission Devices, J.Appl. Phys., 32,646
(1961)（非特許文献３）などが知られている。電子放出素子としては、例えば、M.I.Elinson, Radio E-ng. Electron Phys., 10, 1290, (1965)（非特許文献４）や、後述する他の例が知られている。
【０００４】
電子放出素子は、基板上に形成された小面積の薄膜に、膜面と平行に電流を流すことにより電子放出が生ずる現象を利用するものである。この電子放出素子としては、前記エリンソン（Elinson）等によるSnO2薄膜を用いたものの他に、Au薄膜によるもの[G.Dittmer : "Thin Solid Films" , 9,317 (1972)]（非特許文献５）がある。また、In2O3／SnO2薄
膜によるもの[M.Hartwell and C.G.Fonstad : "IEEE Trans. ED Cinf. ", 519 (1975)]（非特許文献６）がある。また、カーボン薄膜によるもの[荒木久ほか：真空、第26巻、第
１号、  22  (1983)]（非特許文献７）等が報告されている。
【０００５】
図１５に、電子放出素子の典型的な構成例を示す。これは前述の非特許文献６における素子の平面図である。まず基板３００１上に、スパッタリングによって金属酸化物よりなる導電性薄膜３００４が、Ｈ字形の平面形状に形成されている。この導電性薄膜３００４に後述する通電フォーミングと呼ばれる通電処理を施すことにより、電子放出部３００５が形成される。図中の間隔Ｌは０．５〜１ｍｍ、幅Ｗは０．１ｍｍに設定されている。尚、図示の便宜から電子放出部３００５は導電性薄膜３００４の中央に矩形の形状で示したが、これは模式的なものであり、実際の電子放出部の位置や形状を忠実に表現しているわけではない。
【０００６】
なお、通電フォーミングとは、前記導電性薄膜３００４の両端に電圧を印加して通電し、導電性薄膜３００４を局所的に破壊もしくは変形もしくは変質させ、電気的に高抵抗な状態の電子放出部３００５を形成することである。印加する電圧としては、一定の直流電圧、もしくは、たとえば１Ｖ／分程度の非常にゆっくりとしたレートで昇圧する直流電圧が使用できる。なお、局所的に破壊もしくは変形した導電性薄膜３００４の一部には亀裂が発生する。この通電フォーミング後に導電性薄膜３００４に適宜の電圧を印加した場合には、前記亀裂付近において電子放出が行われる。
【０００７】
電子放出素子は、冷陰極素子のなかでも特に構造が単純で製造も容易であることから、大面積において多数の素子を形成できる利点がある。そこで例えば本願出願人による特開昭６４−３１３３２号公報（特許文献１）において開示されるように、多数の素子を配列して駆動するための方法が研究されている。又電子放出素子の応用については、例えば画像表示装置、画像記録装置などの画像形成装置や、荷電ビーム源、等が研究されている。
特に画像表示装置への応用としては例えば本願出願人による米国特許第５，０６６，８８３号明細書（特許文献２）や特開平２−２５７５５１号公報（特許文献３）や特開平４−２８１３７号公報（特許文献４）において開示されている。これらは電子放出素子と電子ビームの照射により発光する蛍光体とを組み合わせて用いた画像表示装置についての研究である。このような電子放出素子と蛍光体とを組み合わせて用いた画像表示装置は、従来の他の方式の画像表示装置よりも優れた特性が期待されている。例えば近年普及してきた液晶表示装置と比較しても、自発光型であるためバックライトを必要しない点や、視野角が広い点が優れている。
【０００８】
出願人らは、上記従来技術に記載したものを始めとして、種種の材料、製法、構造の冷陰極素子の製造を試みてきた。更に、多数の冷陰極素子を配列したマルチ電子源、並びにこのマルチ電子源を応用した画像表示装置について研究を行ってきた。
【０００９】
例として、図１６に示すマルチ電子源について説明する。これは、冷陰極素子を２次元的に多数個配列し、これらの素子を図示のようにマトリクス状に配線したマルチ電子源である。図中、冷陰極素子４００１は、行配線４００２および列配線４００３を用いてマトリクス状に配置されている。行配線４００２及び列配線４００３は、実際には有限の電気抵抗を有するものであるが、図においては配線抵抗４００４及び４００５として示されている。このような配線方法を、単純マトリクス配線と呼ぶ。尚、図示の便宜上縦６列、横６行のマトリクスで示しているが、マトリクスの規模はこれに限ったわけではなく、例えば画像表示装置用のマルチ電子源の場合には、所望の画像表示を行うのに必要なだけの素子を配置し配線することができる。
【００１０】
冷陰極素子を単純マトリクス配線したマルチ電子源において所望の電子ビームを出力させるためには、行配線４００２及び列配線４００３に適宜の電気信号を印加する。例えば、マトリクスにおける任意の１行の冷陰極素子を駆動するには、選択する行の行配線４００２には選択電圧Ｖｓを印加し、同時に非選択の行の行配線４００２には非選択電圧Ｖｎｓを印加する。これと同期して列配線４００３に電子ビームを出力するための駆動電圧Ｖｅを印加する。この方法によれば、配線抵抗４００４及び４００５による電圧降下を無視すれば、選択する行の冷陰極素子には、（Ｖｅ−Ｖｓ）の電圧が印加される。又、非選択行の冷陰極素子には（Ｖｅ−Ｖｎｓ）の電圧が印加される。
【００１１】
ここで、これらＶｅ、Ｖｓ、Ｖｎｓの電圧値を適宜の大きさの電圧にすれば、選択する行の冷陰極素子だけから所望の強度の電子ビームが出力される。また列配線４００３の各々に異なる駆動電圧Ｖｅを印加すれば、選択する行の素子の各々から異なる強度の電子ビームが出力される。又、冷陰極素子の応答速度は高速であるため、駆動電圧Ｖｅを印加する時間の長さを変えれば、電子ビームが出力される時間の長さも変えることができる。
【００１２】
冷陰極素子を単純マトリクス配線したマルチ電子源がこのような特徴を持つことから、例えば、画像表示装置用の電子源として使用可能である。この場合、画像情報に応じた電気信号を適宜印加することにより画像を表示できる。
【００１３】
一方で出願人らは、特に表面伝導型放出素子の特性を改善するための研究を鋭意行った結果、製造工程において通電活性化を行うことが効果的であることを見出した。すでに述べたように、表面伝導型放出素子の電子放出部を形成する際には通電フォーミング処理を行う。その後さらに通電活性化を行うことにより電子放出特性を大幅に改善することが可能である。ここで通電活性化とは、通電フォーミング処理により形成された電子放出部に適宜の条件で通電を行って、その近傍に炭素もしくは炭素化合物を堆積させる処理のことを言う。たとえば、適宜の分圧の有機物が存在する、全圧が１．０×１０−４〜１．０×１０−５ｔｏｒｒ（１．３３×１０−２〜１．３３×１０−３Ｐａ）の真空雰囲気中にお
いて、電子放出部に電圧パルスを定期的に印加する。この処理により、電子放出部の近傍に単結晶グラファイト、多結晶グラファイト、非晶質カーボンのいずれか、もしくはその混合物を５００オングストローム（５０ｎｍ）以下の膜厚で堆積させる。ただし、この条件は一例であり、表面伝導型放出素子の材質や形状により適宜変更することができる。なお、通電活性化終了後には、真空雰囲気中の有機物の分圧を低減させるのが望ましい。
【００１４】
この様な通電活性化を放出電流が目標値に達するまで繰り返し実行することにより、通電フォーミング直後と比較して、同じ印加電圧における放出電流を典型的には１００倍以上に増加させることが可能である。従って、多数の表面伝導型放出素子を単純マトリクス配線したマルチ電子源を製造する際には、各素子に複数回の通電活性化を行うのが望ましい。
【００１５】
ここで、通電活性化において素子に印加する電圧値は、素子に計測用パルスを印加した時に流れる活性化電流値に基づく演算により決定される。したがって、放出される電流値を増大させマルチ電子源上の各素子が均一な特性を持つよう形成するためには、印加した電圧に対する活性化電流値を正確に計測する必要がある。
【００１６】
出願人らは、通電活性化時の活性化電流値を計測する方法として、例えば特開２０００−２５１６７２号公報（特許文献５）に記載の手段を用いてきた。すなわち、まず通電活性化のときと同じ電圧値のパルスを電子放出素子に印加し、活性化電流値を計測する。かかる方法により通電活性化と並行して活性化電流値を計測できるので、この計測値に基づいて次回の通電活性化で印加する電圧を決定している。しかし、電子放出素子のＩ−Ｖ特性をより詳細に把握できれば、素子に印加すべき電圧を細かく調整でき、更に適切に通電活性化の工程を制御することが可能になると考えられる。
【特許文献１】特開昭６４−３１３３２号公報
【特許文献２】米国特許第５，０６６，８８３号明細書
【特許文献３】特開平２−２５７５５１号公報
【特許文献４】特開平４−２８１３７号公報
【特許文献５】特開２０００−２５１６７２号公報
【非特許文献１】W.P.Duke & W.W.Dolan, "Field emission", Advance in Electron Physics,8,89(1956)
【非特許文献２】C.A.Spindt, "Physical properties of thin-film field emission cathodes with molybdenium cones", J.Apple.Phys., 47,5248(1976)
【非特許文献３】C.A.Mead, "Operation if tunnel-emission Devices", J.Appl.Phys., 32,646(1961)
【非特許文献４】M.I.Elinson,Radio E-ng. Electron Phys.,10,1290(1965)
【非特許文献５】G.Ditter,"Thin Solid Films",9,317(1972)
【非特許文献６】M.Hartwell & C.G.Fonstad,"IEEE Trans.ED Cinf.",519(1975)
【非特許文献７】荒木久ほか  "真空"第２６巻、第１号、２２（１９８３）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は上記実情に鑑みてなされたものであって、その目的とするところは、電子放出素子のＩ−Ｖ特性を適切に把握し、通電活性化を効率的に実行できるような、電子放出素子及びマルチ電子源の製造方法および製造装置を提供することである。
【課題を解決するための手段】
【００１８】
上記目的を達成するために本発明の第一の発明は以下の構成を採用する。すなわち、
電子放出部を有する電子放出素子を用意するステップと、
複数回の通電活性化ステップとを含み、
前記通電活性化ステップは、
前記電子放出素子に、前記電子放出部からの放出電流を増加させるための活性化パルスを印加するサブステップと、
互いに異なる電圧値を持つ複数の部分パルスを連続させたパルスである計測パルスを、所定の印加時間だけ前記電子放出素子に印加し、前記電子放出素子に流れる電流である活性化電流を、各々の前記部分パルスごとに計測する計測サブステップと、
前記計測サブステップで得られた前記活性化電流の計測値、および、前記部分パルスの電圧値に基づいて、前記電子放出素子のＩ−Ｖ特性を推定する推定サブステップと、
次回の通電活性化ステップにおける前記活性化パルスの電圧値を、前記Ｉ−Ｖ特性に応じて決定するサブステップとを有する
ことを特徴とする電子放出素子の製造方法である。
【００１９】
また、本発明の第二の発明は以下の構成を採用する。すなわち、
複数の行配線および複数の列配線を用いて複数の電子放出素子をマトリクス状に配置したマルチ電子源の製造方法であって、
前記複数の電子放出素子を前記第一の発明に記載の方法により製造したことを特徴とする、マルチ電子源の製造方法である。
【００２０】
また、本発明の第三の発明は以下の構成を採用する。すなわち、
電子放出部を有する電子放出素子の製造装置であって、
前記電子放出素子に、前記電子放出部からの放出電流を増加させるための活性化パルス、および、互いに異なる電圧値を持つ複数のパルスが連続した計測パルスを印加する印加手段と、
前記印加手段が前記計測パルスを印加した時に前記電子放出素子に流れる活性化電流の電流値を計測する計測手段と、
所定の条件を満たすまで前記印加手段に対して前記活性化パルスおよび前記計測パルスの印加を繰り返し指令し、前記印加手段により印加した各々の前記部分パルスの電圧値および前記計測手段により得られた活性化電流の計測値から前記電子放出素子のＩ−Ｖ特性を推定し、次回の活性化パルス印加の際は前記Ｉ−Ｖ特性に基づいて活性化パルスの電圧値を決定する制御手段とを備える
ことを特徴とする電子放出素子の製造装置である。
【発明の効果】
【００２１】
本発明によれば、電子放出素子の通電活性化において、当該電子放出素子のＩ−Ｖ特性を正確に把握し、通電活性化を効率的に実行することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下に図面を参照して、この発明の好適な実施の形態を例示的に詳しく説明する。以下に示す実施の形態では、本発明の通電活性化方法をマトリクス状に配置された表面伝導型放出素子（以下、電子放出素子と記す）に適用した場合について説明している。
【００２３】
図１は、以下の実施例における通電活性化処理を行うための駆動回路の製造装置の構成を示すブロック図である。本図に基づいて、各ブロックの機能と制御用データの流れを説明する。
【００２４】
まず、パネル１は複数の電子放出素子を備えるパネルである。パネル１のガラス基板上には印刷配線等により行配線Ｄｙ１〜Ｄｙｎおよび列配線Ｄｘ１〜Ｄｘｍからなるマトリクスが構成され、その交点部に電子放出素子が用意されている。
【００２５】
列配線側ドライバー２は、列配線Ｄｘ１〜Ｄｘｍまでを駆動するドライバーである。列
配線側ドライバー２は、後述するパルス発生制御回路５が作成した垂直同期信号と、Ｘパルス波高値制御回路７が設定する列配線側の活性化パルスの波高値及びパルス長（パルス幅）データとを受け取る。次いで、駆動用ドライバー（不図示）を通して列配線Ｄｘ１〜Ｄｘｍに列配線側の活性化パルスを出力する。
【００２６】
行配線側ドライバー３は、行配線Ｄｙ１〜Ｄｙｎを駆動するドライバ−である。行配線側ドライバー３は、後述するパルス発生制御回路５が作成した水平同期信号と、Ｙパルス波高値制御回路６が設定する行配線側の活性化パルスの波高値及びパルス長（パルス幅）データとを受け取る。次いで、駆動用ドライバー（不図示）を通して行配線Ｄｙ１〜Ｄｙｎに行配線側の活性化パルスを出力する。
【００２７】
行配線側ドライバー３および列配線側ドライバー２の中には、パネル１の行配線および列配線それぞれ１本につき、１つのドライバーが構成されている。行配線側には、数Ａ程度の駆動能力を持ったアンプ回路（不図示）がある。列配線側には、数百ｍＡ程度のアンプ回路（不図示）がある。又各ドライバー回路内にはアンプ回路用の電源系も存在する。
【００２８】
次に、パルス発生制御回路５は、後述する制御回路８から波形データ信号Ｔｗを受け取っている。ここで、波形データ信号Ｔｗには、制御回路８内にて決定された活性化電圧データと、行配線及び列配線側の同期タイミングを取るための同期信号とが含まれる。活性化電圧データは、行方向と列方向のそれぞれに印加するパルスの波高値及びパルス長データのデータ列からなり、シリアル通信により高速転送される。本実施例では、差動型シリアル通信によるデータ転送を行い、数百Ｍｐｂｓの通信レートを用いている。パルス発生制御回路５に入力された波形データ信号Ｔｗは、パラレルデータに変換後、パルス波高値用のメモリとパルス長用のメモリにそれぞれ格納される。さらに、同期信号を水平同期と垂直同期に分離した後、それぞれの同期信号に応じて波高値メモリとパルス長メモリから、行配線側にはＹ側パルス制御信号、列配線側にはＸ側パルス制御信号がパラレルに出力される。出力されたＸ側及びＹ側の各パルス制御信号には活性化パルスのデジタル信号データが含まれている。
【００２９】
Ｙ側パルス制御信号はＹパルス波高値制御回路６に、Ｘ側パルス制御信号はＸパルス波高値制御回路７に、それぞれ入力される。Ｙパルス波高値制御回路６とＸパルス波高値制御回路７内には、Ｄ／Ａコンバータ等のデジタル・アナログ変換回路と変換タイミングを行う回路を備えている。これにより、行配線側にはＹｐ信号、列配線側にはＸｐ信号の各アナログデータとして行、列のドライバーに出力されている。
【００３０】
電流検出回路４は、行配線側ドライバー３と列配線側ドライバー２内に構成された電流検知回路から出力される活性化電流値のデータを受け取る。このデータは、通電活性化処理で電圧を印加したことによりマトリクスの行配線及び列配線に流れる活性化電流値を示す。行配線及び列配線電流検出回路４は、これらの活性化電流値をデータ変換して、それぞれ制御回路８に出力する。本実施例では、各ドライバー内にＡ／Ｄコンバータが存在し、電流データをデジタルデータとしてシリアル転送して電流検出回路４に入力した後、行、列の電流値データを行用及び列用のメモリに一旦ストアする。また、制御回路８からの要求によって所定の電流データを出力するようなインターフェイス回路も設けている。
【００３１】
制御回路８は、ＣＰＵ９、到達活性化電流用データメモリ１０、および電流遅延量データメモリ１１によって構成されている。ＣＰＵ９は、一連の処理において行配線、列配線側に印加する活性化電圧及びパルス長の演算決定とその指令、更に各ブロックの駆動制御を行っている。活性化電圧の演算決定においては、計測された活性化電流値をもとにしている。又、到達活性化電流用データメモリ１０は、予め各部分パルスのパルス長を充分長くした場合に行配線側に流れる電流の収束値である到達活性化電流値Ｉｆと、電流遅延量
τとの相関データをストアするためのメモリである。又、電流遅延量データメモリ１１は、各部分パルスのパルス長を短縮した場合の、活性化電流Ｉｆｂと前記電流遅延量τとの相関データをストアするためのメモリである。該相関データは、ＣＰＵ９が、前記到達活性化電流用メモリ１０にストアした電流遅延量τから演算によって求めたものである。
【００３２】
＜実施例１＞
実際の通電活性化においては、行配線については、活性化パルスと階段状の計測パルスを印加し、列配線に対しては、行配線と極性を逆にした同位相のパルスを印加する。これにより選択中の行に対する通電活性化がなされる。続いて、走査駆動によって選択対象の行配線を切り替え、順次パルスを印加していく。このような制御を行うことで、マトリクス状に構成されたマルチ電子源の個々の素子におけるＩ−Ｖ特性等を詳細に求めることができる。又Ｉ−Ｖ特性から素子内の亀裂に印加される電界値（β値）をも算出することが可能となる。この制御シーケンスについて、図２を参照しつつ詳細に説明する。
【００３３】
通電活性化においては、行配線Ｄｙ１〜Ｄｙｎに対して、いわゆる走査駆動を行う。すなわち、各行に対応した行配線側ドライバー３が、順次、パルスを一波形づつ印加していく。ここで、Ｄｙ１〜ＤｙｓはＣＰＵ９により選択された任意の行配線ライン番号に相当し、走査駆動をＤｙ１〜Ｄｙｓまで行う時間を１周期としている。例えば１波形を２００μｓｅｃとし、Ｄｙｓを１０ラインと設定し走査駆動を行うと、１周期は１波形×１０ライン＝２ｍｓｅｃとなる。
【００３４】
例えば行配線の全ライン数を１０００ラインとし、上記のように行配線の１０ラインを１グループの単位として走査駆動を行う場合は、走査する順番としては、１グループ、２グループ、・・・１００グループの順で駆動することになる。このときの走査駆動時間の合計は、１周期×１００グループ分となる。なお、制御シーケンスはこの例に限られるものではなく、プロセスレシピにおいて任意に変更することができる。例えば、１グループ内のライン数を変更したり、ライン番号を連続的ではなく分散して選択しても良い。
【００３５】
列配線側については、前述の走査駆動により選択した行配線に対して、列配線駆動ラインＤｘ１〜Ｄｘｍの全てから活性化パルスを印加する。また、行配線側の活性化パルス印加と列配線側の活性化パルス印加は常に同期しているため、列配線側は全ラインに渡ってほぼ定常的に電圧出力がされていることになる。
【００３６】
次に、行配線側の活性化パルス波高値を決定する方法について説明する。例えばラインＤｙ１について見ると、まず行配線にパルスを印加し、活性化電流値を計測する。続いて電流計測の矢印が示すように、計測電流値は、電流検出回路４を通してＣＰＵ９に取り込まれる。続いてＣＰＵ９は、１周期後に再度Ｄｙ１の行配線に印加すべきパルス波高値を決定するための計算処理を行う。続いてＣＰＵ９は、電圧指令の矢印が示すように、計算した電圧値のパルスを印加するよう指令を出す。以上の一連の処理を、活性化電流値が所定の値に達するまで繰り返すことにより所望の特性を持つ電子放出素子を形成することができる。ＣＰＵ９はまた、Ｄｙ２、Ｄｙ３、・・Ｄｙｓにおいても同様に、上記の電流計測と計算処理を繰り返し行っている。
【００３７】
ここで、行配線及び列配線に印加するパルスの形状について説明する。図３に、一波形で印加するパルスを模式的に示した。一波形は一回の通電活性化ステップに当たり、活性化パルスと計測パルスからなっている。活性化パルスは電子放出部からの放出電流を増加させる目的で印加され、計測パルスは印加時に素子に流れる活性化電流を計測する目的で計測サブステップにおいて印加される。
【００３８】
計測パルスの形状は本実施例に特徴的なものである。計測パルスは、互いに異なる電圧
値を持つ部分パルスがＶ１からＶ５まで連続した形状をしている。また、各部分パルスの電圧値はＶ１からＶ５へと移行するにつれて漸次低下して階段状の波形となっている。
【００３９】
また、行配線と列配線とで、それぞれ極性反転したパルスを印加することにより、マトリクス上の交点に構成された電子放出素子に適切な活性化電圧が印加される。
【００４０】
活性化パルスＶ０を印加した時に計測された電流値Ｉ０は、選択された行配線での電子放出素子の、活性化加工処理時の電流値として取り込まれる。このＩ０と、各部分パルスＶ１〜Ｖ５を印加した時の電流値Ｉ１〜Ｉ５は、各電子放出素子のＩ−Ｖ特性を測定するための電流値として利用される。
【００４１】
続いてＣＰＵ９は推定サブステップとして、各部分パルスの電圧値Ｖ１〜Ｖ５と活性化電流の計測値Ｉ１〜Ｉ５とに基づいて、電子放出素子のＩ−Ｖ特性を推定する。
【００４２】
次にＣＰＵ９は、推定したＩ−Ｖ特性に応じて電子放出素子に印加する活性化パルスの電圧値を決定するための計算処理を行う。又、Ｉ０で測定された電流値から、マトリクス配線内の抵抗値が原因で生じる電圧降下分を見込んで電圧を補正するフィードバック制御も行っている。これらの制御により、各電子放出素子に印加する活性化パルスおよび各部分パルスの電圧値は、最適な値となっている。
【００４３】
図４に、本実施例の制御シーケンスを実行した場合の活性化電流値プロファイルの一例を示す。図４では、横軸に活性化時間および活性化パルス数を示し、縦軸に各行配線側に流れる電流値を、活性化電流値（図３におけるＩ０値）として示した。また、活性化時間に応じた活性化電圧（図３におけるＶ０値）をプロットした。活性化電流値は活性化時間もしくは活性化パルス数の増加に伴い徐々に増加する傾向を示しており、電子放出素子のインピーダンスが変化していることがわかる。活性化の終了条件としては、活性化電流値が所定の電流値に達したことを確認した場合もしくは、活性化時間や活性化パルス数によって条件を設定することができる。
【００４４】
このように本実施例では、階段状の計測パルスを用いることにより、各部分パルスの電圧値に対応した複数の電流値を得られるので、電子放出素子のＩ−Ｖ特性を正確に把握することが可能になる。それにより活性化パルスの波高値が最適になるように決定できる。
【００４５】
＜実施例２＞
（通電活性化時の電流遅延）
階段状の波形を用いた通電活性化の制御において、以下に説明するような現象が起きる。ここで図５に、通電活性化時に計測パルスを印加して計測された電流波形を示す。ここで横軸は時間を、縦軸は電圧印加時に行配線に流れる電流値を表し、図中のＩ１〜Ｉ５はそれぞれ図３における部分パルスＶ１〜Ｖ５に対応している。
【００４６】
この計測結果から、電圧印加に対して電流の上昇が遅延していることが判明した。また、電流の遅延量は、電圧波高値に応じて変化していることがわかる。これは、通電活性化時に行配線に印加する電圧が大きい程、素子に流れる電流値が増加するため電流遅延量も大きくなってしまうからである。図５において、電圧Ｖ１〜Ｖ５印加時の電流値Ｉ１〜Ｉ５に応じて、電流遅延量τの各値τ１〜τ５が変化している。
【００４７】
ここで、電流遅延量τは時定数と等価であるものとする。時定数とは、一般的にＬ成分とＲ成分によって決定される電気的な過渡電流の変化の速さを表したものである。本制御方法においては、マトリクス配線のＬ、Ｒ値及び表面伝導型放出素子のＲ値、更に制御装置内の駆動配線が持つＬ、Ｒ値によって決まると考えられる。本制御方法において、制御
装置内の駆動配線のＬ、Ｒ値、及びマトリクス配線のＬ、Ｒ値は一定である。
【００４８】
このように電流計測において電流遅延が発生することから、その影響をなくすための対応が必要となる。例えば図５では、Ｉ１において電流遅延量τ＝１６μｓｅｃが計測されている。この時に印加する電圧パルスは、電流遅延量に対して充分長いパルス長が必要である。具体的には、τの値に対して約５倍のパルス長を印加してやることで電流遅延の影響をなくすことが可能である。つまり、Ｉ１においては１６×５＝８０μｓｅｃの長さのパルスを印加する必要がある。Ｉ２〜Ｉ５についても同様にパルス長を長くして電流遅延の影響を取り除いた場合、計測パルス全体では数百μｓｅｃのパルス長が必要となる。これは素子を活性化させるための通電活性化パルスのパルス長と比べて、同等もしくはそれ以上の長さである。
【００４９】
通電活性化では各素子の電流値が安定した領域になるまで繰り返し処理を行う必要があり、合計で数万〜数十万の活性化パルスを印加する場合もある。従って、上記のように電流計測のパルス長を長くした場合、合計すると完了までのプロセスタクトが大幅に遅延してしまう。量産時にはこの様なプロセスタクトを長くする要因を極力取り除く必要がある。そこで本実施例において、電流遅延量を計算し、通電活性化に要する時間を短縮する方法を説明する。なお、製造装置の構成や各部の機能、基本的な駆動制御などは実施例１と同様であり、記載を省略する。
【００５０】
（電流遅延量の測定方法）
まず準備として、電子放出素子の電流遅延量を予め測定するための方法について説明する。図６に一回の処理で行配線方向に印加する電圧の波形と、行配線に流れ込む電流の波形を示した。活性化波形は、図３と同様に活性化パルス（Ｖ０）と、活性化電流を計測するための階段波形状の計測パルス（Ｖ１〜Ｖ５）が印加される。
【００５１】
本実施の形態において、マトリクス上に構成された電子放出素子における、各々の活性化電流値に対応した電流遅延量τの計測を行う。そのために、まず、電流が収束するのに必要な時間を確保できるように、各部分パルスのパルス長を数十μｓｅｃ程度とした計測パルスを印加する。次に、各部分パルスの印加に対応して素子に流れる電流値を計測する。
【００５２】
例えば、Ｖ１における電流値Ｉ１の中に、Ｉ１ａ〜Ｉ１ｅまでの５箇所の計測ポイントを設ける。このように複数の計測ポイントで電流を計測することによって電流値Ｉ１における電流遅延量τを正確に求めることができる。計測ポイントは、Ｖ１の全体のパルス長に対して、印加後の２０％の位置にＩ１ａを設定する。同様にＩ１ｂを４０％、Ｉ１ｃを６０％、Ｉ１ｄを８０％、Ｉ１ｅを１００％の位置に設定する。
【００５３】
活性化時での電流遅延は、電子放出素子のＲ成分、マトリクス配線でのＬ、Ｒ成分、および装置上における駆動配線ケーブル分のＬ、Ｒによって決定される。これは、いわゆるＬ−Ｒ直列回路と等価とみなすことができる。従って電圧を印加したパルス波形に対する電流変化の式としてはi=I(1-et/τ)が成り立つ。ここで、ｔはパルスの印加時間（ｓｅｃ）を示す。また、Ｉは印加した電圧値に対応して流れる電流値を示し、Ｉ１ｅの位置で計測された電流値である。又、τは電流遅延量で、τ=Ｌ／Ｒの値に近似される。以上の様
に、５つの計測ポイントで求められた各電流値ｉから、上記の式に沿って演算もしくは各電流値をフィッティングすることで、電流遅延量τを求めることが可能である。
【００５４】
上記の方法で電圧値Ｖ０〜Ｖ５において計測を行うことで、活性化電流値Ｉ０〜Ｉ５のそれぞれの電流遅延量τ０〜τ５を求めることができる。以上の計測を行った結果を図７に示す。図７は横軸に計測した活性化電流値Ｉ０〜Ｉ５、縦軸に電流遅延量τ０〜τ５を
プロットし、フィッティングしたグラフである。横軸の活性化電流値は充分な収束時間が経過した後の収束値を取るものとし、例えば電圧値Ｖ１の部分パルスに対しては、Ｉ１ｅの値を採用する。このグラフから、電流遅延量τは、活性化電流が比較的小さい場合の変化と、比較的大きい場合の変化に違いがあることがわかる。特に活性化電流値が所定の値以上のとき（図７ではＩ２以上の値を示した時）、グラフほぼ直線であることがわかる。
【００５５】
（パルス長短縮時の電流遅延量の演算方法）
次に、フィッティングによって求められたτの値を用いて、パルス長を短くした時の活性化電流値に対する電流遅延量τの関係を求める。図８は一例であり、パルス長が１０μｓｅｃ程度の場合の、活性化電流値と電流遅延量τの関係式を演算によって求め、グラフ化したものである。パルス長を短くした場合での活性化電流値は、前記した式i=I(1-et/
τ)の関係から求めることができる。パルス長を短くしたときの印加時間ｔには１０μｓ
ｅｃを代入し、電流遅延量τと到達活性化電流値Ｉは図７から求められるので、演算により図８のようなグラフを得ることができる。パルス長を短くした場合の活性化電流値に対する電流遅延量τも、パルス長が充分長い場合と同様に活性化電流値が所定の値以上となったときにほぼ直線で推移している。
【００５６】
次に、図９は図８で示した電流遅延量τのグラフから、所定の値以上で活性化電流が流れた時に変化する電流遅延量τを拡大プロットしたものである。このグラフから電流遅延量τは、活性化電流値が所定の値以上の場合には、直線に近似できることがわかった。従って近似式y＝Ax+Bを求めることで、活性化電流値が所定の値以上に計測された場合には
、上記の近似式を用いて電流遅延量τを求めることが可能である。
【００５７】
以上の様に、あらかじめ、各部分パルスのパルス長が充分長い計測パルスを印加し、複数の計測ポイントの電流計測値から電流遅延量τを求める。次に、電流計測値と電流遅延量τとの関係を求める。次に、実際に活性化プロセスで印加しうる短いパルス長に対しての活性化電流値と電流遅延量τの関係を演算する。そして、演算結果から、電流遅延量τの変化が直線近似できる活性化電流値の範囲（関係式有効範囲）と当該直線近似式（関係式）を求める。これにより、活性化プロセスで印加しうる短いパルス長の各部分パルスでの電流遅延量τを決定することが可能となる。本実施例では、プロセス上で印加される各部分パルスのパルス長は、予め到達活性化電流を計測した時のパルス長よりも充分短いものである。
【００５８】
なお、図６や図３における活性化パルスＶ０は、活性化処理を行う加工パルスである。Ｖ０のパルス長は固定値であり、電流遅延量τに対して充分長い波形が印加されている。
【００５９】
又、前述したように、図７にて得られる電流遅延量τの特性は、電子放出素子のＲ成分、マトリクス配線でのＬ、Ｒ成分、および装置上における駆動配線ケーブル分のＬ、Ｒ成分によって決定される。ここで、生産時のプロセス等で電子放出素子のＲ成分（素子膜厚や素子形状）やマトリクス配線でのＬ、Ｒ値（配線幅、配線膜厚、材料等）が工程上管理されている場合には、電流遅延量τがパネルごとのプロセスで変動する要因がほとんどない。従って、生産ロット単位で見た場合には、例えば最初の１枚目のパネルプロセスで、図６で示した波形を用いて電流遅延量τを計測しておけば、パネルごとに計測する必要はなく、前回のデータが以後のパネルプロセスで流用できる。
【００６０】
（通電活性化の具体的手順）
次に、本実施例で行った通電活性化について説明する。まず図１０のフローチャートを用いて、量産に先立って予めロット内の１パネルに対して所定の計測を行い、電子放出素子の特性を求める手順について述べる。これは本発明の準備ステップに相当する。
【００６１】
まず、Ｐ０１において、各部分パルスのパルス長を充分長くした計測パルスを印加する。本実施例において各部分パルスＶ１〜Ｖ５のパルス長（以後Ｐｗと記す）は、Ｐｗ＝１００μｓｅｃとした。これは、活性化電流値Ｉ１〜Ｉ５が収束するのに充分な長さを見込んだものである。
【００６２】
次に、Ｐ０２において、計測した到達活性化電流値Ｉｆに基づいて電流遅延量τを求める。前述した図６と同様に、部分パルスごとに計測ポイントを設定して電流値を計測し、得られた電流値から電流遅延量τを算出する。なお、本実施例においても図６の説明と同様に、計測ポイントは５カ所とし、部分パルス印加開始からの時間も図６と同じとした。以上の様にして求めたグラフを、図１１に示す。各部分パルスに応じて流れる活性化電流値Ｉｆと電流遅延量τとの関係をプロットし、フィッティングすることにより、活性化電流に対する電流遅延量τを求めることができる。本実施例によれば、電流遅延量τは２０μｓｅｃ以下で収まることが判り、設定したＰｗ＝１００μｓｅｃは電流が飽和するのに充分な値であることが確認できた。
【００６３】
次に、Ｐ０３において、この相関データを到達活性化電流用データメモリ１０にストアする。
【００６４】
次に、Ｐ０４において、Ｐ０２で得られた電流遅延量τと到達活性化電流Ｉｆの相関データに基づいて、パルス長Ｐｗ＝１０μｓｅｃ時での活性化電流値を求める。この結果を図１２に示す。演算手段としては、前述した式i=I(1-et/τ)を使って求める方法を用いた。これにより、部分パルスのパルス長を１０μｓｅｃに短縮した場合の電流遅延量τを求めることができる。
【００６５】
次に、Ｐ０５において、Ｐ０４で得られた相関データを電流遅延量データメモリ１１にストアする。
【００６６】
次に、Ｐ０６において、相関データが直線で近似できる領域を求める。ここで図１２のグラフを見ると、活性化電流値が１Ａ以上の領域では、当該活性化電流値と電流遅延量τがほぼ比例していることが判る。図１３に、活性化電流値＞１Ａの部分を抜き出したグラフを示す。これによると、電流遅延量τは１Ａ以上の活性化電流値でほぼ直線的に変化しており、グラフより直線近似式を求めることができる。活性化電流値をｘ、電流遅延量をｙとすると、近似式は、ｙ＝０．８８７９ｘ＋１５．０１３となる。又この直線近似の相関係数はＲ２＝０．９８５となり、近似式に対する誤差が２％以下と小さい。以上より、上記の関係式中、活性化電流値１Ａ以上の値域においては、直線近似式を用いて電流遅延量τを決定することについて精度上問題ないことを確認した。なお、本発明における所定以上の相関があるような関係式有効範囲とは、上記１Ａ以上の値域をいう。
【００６７】
以上のように予め準備ステップＰ０１〜Ｐ０６で、１０μｓｅｃのパルス印加時の活性化電流値と電流遅延量τとの関係式を求めた上で、通電活性化を実行する。これを図１４のフローチャートを用いて説明する。
【００６８】
まず、Ｓ０１において、電子放出素子に放出電流を増加させるための活性化パルスを印加する。
【００６９】
次に、Ｓ０２において、電子放出素子に各部分パルスのパルス長Ｐｗ＝８０μｓｅｃとして計測パルスを印加する。計測パルス全体では５×８０μｓｅｃ＝４００μｓｅｃとなる。複数回の通電活性化のうち初期の段階では活性化電流値が充分に上がっていない。そのため、図１１に示すように活性化電流値の変化に対する電流遅延量τの変化が大きく、敏感度が高いことがわかる。そこで、プロセス初期の活性化電流が所定の電流値になるま
での間は、部分パルスのパルス長を電流の収束時間に対して充分に長くする必要がある。具体的には、各部分パルスのパルス長での電流遅延量τに対して約５倍程度とする。電流計測ポイントは、パルスの立ち上がりからほぼ１００％の位置（図６においてはＩ１ｅの位置）に設定することとした。それにより得られる活性化電流値の収束値を、各部分パルスの設定電圧における到達活性化電流値とする。又、活性化開始時に行配線側に印加する電圧は、Ｖ０＝−２２ｖ、Ｖ１＝−２１ｖ、Ｖ２＝−２０．７ｖ、Ｖ３＝−２０ｖ、Ｖ４＝−１９．５、Ｖ５＝−１１ｖとした。Ｓ０２は本発明の計測サブステップに当たり、Ｓ０２を含む通電活性化は第二の通電活性化ステップに該当する。
【００７０】
次に、Ｓ０３において、計測された活性化電流値の値に基づいて、次回の通電活性化ステップにおける部分パルスのパルス長を決定する。具体的には、電圧値Ｖ０における活性化電流値が２Ａ以上なのか２Ａより小さいのかを判定する。ここで図１３に示した活性化電流値と電流遅延量τの関係から、活性化電流値が１．０Ａ以上であれば、Ｐｗ＝１０μｓｅｃでの電流遅延量τを直線の関係式で近似できることが判っている。この値からＳ１で印加したパルス長に相当する活性化電流値を算出すると、Ｉｆ＝２Ａとなる。従って判定結果がＩｆ＞＝２Ａであれば、以後の各部分パルスのパルス長をＰｗ＝１０μｓｅｃとして設定できる。この場合、以降の通電活性化ステップは本発明における第一の通電活性化ステップとなる。かかる判断は、本発明においては計測時間制御ステップにおいてなされるものである。また、本発明に言う切り替え条件は活性化電流値と２Ａとの比較結果に当たる。
【００７１】
Ｉｆ＜２Ａであり第二の通電活性化ステップを継続する場合、次に、Ｓ０４においてＩ−Ｖ特性の推定が、Ｓ０５において活性化電圧の決定がなされる。方法は図２を用いた制御シーケンスの説明に記載したものと同様である。まず、選択したラインに対して次の選択がなされる間（１周期）に、各部分パルスでの活性化電圧値と測定した電流値とに基づいて素子のＩ−Ｖ特性を求める。続いてＩ−Ｖ特性に基づいて最適な活性化パルスの電圧値を算出する。この際にはマトリクス内の配線抵抗による電圧降下分の補償も勘案される。
【００７２】
次に、Ｓ０１に戻り、Ｓ０５で決定した電圧値を持つ活性化パルスを印加し、第二の通電活性化ステップを繰り返す。
【００７３】
一方Ｉｆ＞＝２Ａとなり第一の通電活性化ステップに移行する場合、次に、Ｓ０６において、活性化パルスを印加する。電圧値Ｖ０における活性化パルス長はＳ１と同じとする。
【００７４】
次に、Ｓ０７において、各部分パルスのパルス長Ｐｗ＝１０μｓｅｃとして計測パルスを印加する。計測パルス全体としては５×１０＝５０μｓｅｃとなる。したがって、Ｓ０２で設定した４００μｓｅｃの計測パルス長に対して、３５０μｓｅｃが短縮される。本発明における第一の時間とは、本実施例においては１０μｓｅｃとなる。
【００７５】
次に、Ｓ０８において、電圧値Ｖ０に対する活性化電流値が電子放出素子の目標値に到達したかどうか判定する。到達していれば当該素子に対する通電活性化は終了する。
【００７６】
一方到達していなければ、通電活性化を続行する。次に、Ｓ０９において、上で設定したＰｗ＝１０μｓｅｃに対する行配線の活性化電流を計測し、電流遅延量τを算出する。電流計測の際は、サンプリング数及び電流計測ポイントはＳ０２と同様で、部分パルスのＰｗ＝１０μｓｅｃとした。この計測値を、図１０のＰ０５で求めておいた直線近似式（図１３）に当てはめることで、電流遅延量τを決定する。例えば、Ｓ０７における活性化電流の測定値が１Ａの場合には、電流遅延量τはτ＝１５．９μｓｅｃになる。
【００７７】
次に、Ｓ１０において、到達活性化電流値Ｉｆを求める。具体的には、図１０のＰ０３においてデータメモリ１０にストアした電流遅延量τと活性化電流値との関係式（図１１）に、Ｓ０９で求めた電流遅延量τを当てはめて算出する。上記τ＝１５．９μｓｅｃの電流遅延量に対しては、電流が収束した場合の活性化電流値が２．４Ａとなることが判る。
【００７８】
次に、Ｓ１１において、この様にして求めた活性化電流の収束値を用いてＩ−Ｖ特性を求める。次に、Ｓ１２において、次回に印加する活性化パルスの電圧値を決定する。
【００７９】
次に、Ｓ０６に戻り、Ｓ１２で決定した電圧値を持つ活性化パルスを印加し、第一の通電活性化ステップを繰り返す。
【００８０】
以上の様に、電流計測における部分パルスのパルス長を短縮することで、活性化処理の時間を短縮することが可能となり、量産時でのプロセスタクトが短縮される。具体的なプロセスタクト短縮効果を、電流を収束させるために充分な部分パルスのパルス長を確保した場合と、部分パルスのパルス長を短縮した場合との比較により計算する。前者では、１回の通電活性化ステップに要する時間は約５００μｓｅｃであるのに対して、後者では約３００μｓｅｃである。すなわち、約４０％のプロセスタクトの短縮が実現する。
【００８１】
なお、本実施例では部分パルスのＰｗ＝１０μｓｅｃしたが、特にこれに限定されるものではなく、予め測定した電流遅延量τと活性化電流値との関係に基づいて変更しても良い。又、各部分パルスのパルス長を必ずしも統一する必要はない。例えば活性化電流値が非常に小さいＶ５においては、もともとの電流遅延量が２μｓｅｃ程度であることから、Ｓ１の時からパルス長を１０μｓｅｃに設定することも可能である。
【００８２】
＜実施例３＞
次に実施例３について説明する。実施例３が実施例２と異なる点は、図１４のステップＳ０３における判定を、素子に印加した活性化処理時間の合計が所定の時間に達したかどうかによって行う点である。
【００８３】
図４の活性化プロファイルを参照して活性化処理時間の合計と到達活性化電流値の関係を検討すると、合計時間が約１５ｍｉｎ（Ｂ点）に達した時に、電流値が２Ａに到達することが分かる。そこで、電流値と合計時間を直線近似できるかどうかの判定基準として、合計時間が１５ｍｉｎに達したかどうかを用いることができる。すなわち、活性化処理時間の合計が１５ｍｉｎを超えていれば、部分パルスのパルス長を１０μｓｅｃに短縮することが可能である。
【００８４】
なお、当該Ｓ０３ステップの判定基準以外は、活性化における駆動回路や制御方法はいずれも実施例２と同じであり、説明を省略する。
【００８５】
以上の様に、活性化処理の合計時間を判定基準にして、合計が一定以上の時間に達したのちの部分パルスのパルス長を短縮できる。これにより活性化電流を計測する時間を短縮し、量産時のプロセスタクトを改善することができる。
【００８６】
＜実施例４＞
次に実施例４について説明する。実施例４が実施例２と異なる点は、図１４のステップＳ０３における判定を、素子に印加した活性化パルス数の合計が所定の回数に達したかどうかによって行う点である。
【００８７】
図４の活性化プロファイルを参照して活性化パルスの合計数と到達活性化電流値の関係を検討すると、合計回数が約１３０００回（Ｃ点）に達した時に、電流値が２Ａに到達することが分かる。そこで、電流値と合計時間を直線近似できるかどうかの判定基準として、合計数が１３０００回に達したかどうかを用いることができる。すなわち、活性化パルスの合計数が１３０００回を超えていれば、部分パルスのパルス長を１０μｓｅｃに短縮することが可能である。
【００８８】
なお、当該Ｓ０３ステップの判定基準以外は、活性化における駆動回路や制御方法はいずれも実施例２と同じであり、説明を省略する。
【００８９】
以上の様に、活性化パルスの合計数を判定基準にして、合計が一定以上の回数に達したのちの部分パルスのパルス長を短縮できる。これにより活性化電流を計測する時間を短縮し、量産時のプロセスタクトを改善することができる。
【図面の簡単な説明】
【００９０】
【図１】通電活性化処理を行うための駆動回路を表すブロック図。
【図２】通電活性化処理の駆動方法を表すタイミングチャート。
【図３】通電活性化処理において行配線および列配線側に印加する波形を示す図。
【図４】通電活性化処理での活性化電流プロファイルを表すグラフ。
【図５】電流計測の際に階段波形部での電流遅延データを示すグラフ。
【図６】通電活性化処理および電流計測における電圧と電流のプロファイルを表すグラフ。
【図７】電流遅延量τと活性化電流値の関係を表すグラフ。
【図８】パルス長を短縮したときの電流遅延量を示すグラフ。
【図９】電流遅延量τと活性化電流値の関係が直線的に近似される領域を表すグラフ。
【図１０】実施例２の通電活性化処理の準備を表すフローチャート。
【図１１】実施例２での電流遅延量τと行配線側の到達活性化電流値をプロットしたグラフ。
【図１２】実施例２でのパルス長１０μｓｅｃでの電流遅延量τを示したグラフ。
【図１３】実施例２でのパルス長１０μｓｅｃでの電流遅延量τを近似したグラフ。
【図１４】実施例２の通電活性化処理を表すフローチャート。
【図１５】従来技術である電子放出素子の典型例を表す模式図。
【図１６】従来のマルチ電子源のマトリクス配線図。
【符号の説明】
【００９１】
１  パネル
２  列配線側ドライバー
３  行配線側ドライバー
４  行配線及び列配線電流検出回路
８  制御回路
【図１】
2009259633.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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