(57)【要約】【課題】半導体基板を不必要に露出させることなく、半導体装置の信頼性を向上できる技術を提供する。【解決手段】半導体基板１Ｓ上にゲート電極Ｇ１とゲート電極Ｇ２を形成した後、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜で覆う一方、ｐチャネル型ＭＩＳＦＥＴ形成領域を露出する。続いて、半導体基板１Ｓの全面に例えば酸化アルミニウム膜よりなる元素供給膜７を形成した後、熱処理を実施する。これにより、ゲート電極Ｇ２直下の第１絶縁膜にアルミニウムを拡散させて高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂを形成する。その後、元素供給膜として例えば酸化マグネシウム膜を使用してゲート電極Ｇ１直下の第１絶縁膜にマグネシウムを拡散させて高濃度ＨｆＭｇＯ膜と低濃度ＨｆＭｇＯ膜を形成する。【選択図】図１８
2009283770.tif 000002
【特許請求の範囲】
【請求項１】
第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程を備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとは異なる導電型のＭＩＳＦＥＴを構成する半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとを形成する工程は、
（ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜をパターニングすることにより、前記第１領域に第１ゲート電極を形成し、かつ、前記第２領域に第２ゲート電極を形成する工程と、
（ｄ）前記（ｃ）工程後、前記１ゲート電極および前記第２ゲート電極と露出している前記第１絶縁膜を覆うように第１マスク膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第２領域に形成されている前記第１マスク膜を残存させる一方、前記第１領域に形成されている前記第１マスク膜を除去する工程と、
（ｆ）前記（ｅ）工程後、前記第２領域に形成されている前記第１マスク膜と、前記第１領域に露出している前記第１ゲート電極および前記第１領域に露出している前記第１絶縁膜を覆うように、第１元素供給膜を形成する工程と、
（ｇ）前記（ｆ）工程後、前記半導体基板に対して第１熱処理を実施する工程と、
（ｈ）前記（ｇ）工程後、前記第１元素供給膜を除去する工程と、
（ｉ）前記（ｈ）工程後、前記第２領域に形成されている前記第１マスク膜を除去する工程と、
（ｊ）前記（ｉ）工程後、前記１ゲート電極および前記第２ゲート電極と露出している前記第１絶縁膜を覆うように第２マスク膜を形成する工程と、
（ｋ）前記（ｊ）工程後、前記第１領域に形成されている前記第２マスク膜を残存させる一方、前記第２領域に形成されている前記第２マスク膜を除去する工程と、
（ｌ）前記（ｋ）工程後、前記第１領域に形成されている前記第２マスク膜と、前記第２領域に露出している前記第２ゲート電極および前記第２領域に露出している前記第１絶縁膜を覆うように、第２元素供給膜を形成する工程と、
（ｍ）前記（ｌ）工程後、前記半導体基板に対して第２熱処理を実施する工程と、
（ｎ）前記（ｍ）工程後、前記第２元素供給膜を除去する工程と、
（ｏ）前記（ｎ）工程後、前記第１領域に形成されている前記第２マスク膜を除去する工程と、
（ｐ）前記（ｏ）工程後、前記第１領域に前記第１ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記第２領域に前記第２ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備え、
前記（ｇ）工程での前記第１熱処理によって、前記第１ゲート電極の下層に形成されている前記第１絶縁膜へ、前記第１元素供給膜から前記第１元素供給膜に含有される第１元素が拡散することにより、前記第１ゲート電極に覆われている前記第１絶縁膜は、酸化シリコン膜よりも誘電率の高い膜からなる第１ゲート絶縁膜となり、かつ、前記第１ゲート絶縁膜は、ゲート長方向の端部から中央部に進むにつれて前記第１ゲート絶縁膜に含有される前記第１元素の量が少なくなり、
前記（ｍ）工程での前記第２熱処理によって、前記第２ゲート電極の下層に形成されている前記第１絶縁膜へ、前記第２元素供給膜から前記第２元素供給膜に含有される第２元素が拡散することにより、前記第２ゲート電極に覆われている前記第１絶縁膜は、酸化シリコン膜よりも誘電率の高い膜からなる第２ゲート絶縁膜となり、かつ、前記第２ゲート絶縁膜は、ゲート長方向の端部から中央部に進むにつれて前記第２ゲート絶縁膜に含有される前記第２元素の量が少なくなることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記第１絶縁膜は、ＨｆＯ２膜、ＨｆＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＳｉＯ２膜あるいはＳｉＯＮ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記第１元素供給膜に含まれる前記元素は、マグネシウム、ランタン、スカンジウム、ジスプロシウム、イットリウム、ガドリニウムのいずれかであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法であって、
前記第１元素供給膜は、マグネシウム膜、酸化マグネシウム膜、ランタン膜、酸化ランタン膜のいずれかの膜であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法であって、
前記第２元素供給膜に含まれる前記元素は、アルミニウムであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項３記載の半導体装置の製造方法であって、
前記第２元素供給膜は、アルミニウム膜、酸化アルミニウム膜、または、窒化アルミニウム膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
前記第１導体膜は積層膜から形成されており、前記第１導体膜をパターニングすることにより形成される前記第１ゲート電極および前記第２ゲート電極は、前記積層膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記積層膜は、窒化チタン膜とタングステン膜から形成されていること、または、窒化チタン膜と少なくとも一部がシリサイド化されたポリシリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法であって、
（ｑ）前記（ｂ）工程後、前記（ｃ）工程前に、前記第１導体膜上に第２絶縁膜を形成する工程と、
（ｒ）前記（ｑ）工程後、前記（ｃ）工程前に、前記第２絶縁膜をパターニングすることにより、キャップ絶縁膜を形成する工程とを有し、
前記（ｃ）工程は、前記キャップ絶縁膜をハードマスクとして前記第１導体膜をパターニングすることにより、前記第１ゲート電極および前記第２ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
（ｓ）前記（ｃ）工程後、前記（ｄ）工程前に、前記第１ゲート電極の側壁および前記第２ゲート電極の側壁にオフセットスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記オフセットスペーサは、窒化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法であって、
（ｔ）前記（ｃ）工程後、前記（ｄ）工程前に、前記（ｃ）工程で露出する前記第１絶縁膜を除去する工程と、
（ｕ）前記（ｔ）工程後、前記（ｄ）工程前に、露出する前記半導体基板上に酸化シリコン膜を形成する工程とを有し、
前記（ｆ）工程は、前記（ｅ）工程後、前記第２領域に形成されている前記第１マスク膜と、前記第１領域に形成されている前記第１ゲート電極と、前記第１ゲート電極の下層にある前記第１絶縁膜および前記第１領域で露出している前記酸化シリコン膜を覆うように前記第１元素供給膜を形成し、
前記（ｌ）工程は、前記（ｋ）工程後、前記第１領域に形成されている前記第２マスク膜と、前記第２領域に形成されている前記第２ゲート電極と、前記第２ゲート電極の下層にある前記第１絶縁膜および前記第２領域で露出している前記酸化シリコン膜を覆うように前記第２元素供給膜を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法であって、
（ｖ）前記（ｃ）工程後、前記（ｄ）工程前に、前記（ｃ）工程で露出する前記第１絶縁膜と、前記第１ゲート電極の下層に形成されている前記第１絶縁膜の一部と、前記第２ゲート電極の下層に形成されている前記第１絶縁膜の一部とを除去することにより、前記第１ゲート電極のゲート長方向の長さよりも前記第１ゲート電極の下層に形成されている前記第１絶縁膜の前記ゲート長方向の長さを短くし、かつ、前記第２ゲート電極のゲート長方向の長さよりも前記第２ゲート電極の下層に形成されている前記第１絶縁膜の前記ゲート長方向の長さを短くする工程とを有し、
前記（ｆ）工程は、前記（ｅ）工程後、前記第２領域に形成されている前記第１マスク膜と、前記第１領域に形成されている前記第１ゲート電極と、前記第１ゲート電極の下層に形成されている前記第１絶縁膜とを覆うように前記第１元素供給膜を形成し、
前記（ｌ）工程は、前記（ｋ）工程後、前記第１領域に形成されている前記第２マスク膜と、前記第２領域に形成されている前記第２ゲート電極と、前記第２ゲート電極の下層に形成されている前記第１絶縁膜とを覆うように前記第２元素供給膜を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程後、前記（ｉ）工程前に順次実施される前記（ｆ）工程、前記（ｇ）工程および前記（ｈ）工程を１つの第１サイクル工程とした場合、前記（ｅ）工程後、前記（ｉ）工程前に前記第１サイクル工程を繰り返して実施し、
前記（ｋ）工程後、前記（ｏ）工程前に順次実施される前記（ｌ）工程、前記（ｍ）工程および前記（ｎ）工程を１つの第２サイクル工程とした場合、前記（ｋ）工程後、前記（ｏ）工程前に前記第２サイクル工程を繰り返して実施することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法であって、
前記第１ゲート電極のゲート長および前記第２ゲート電極のゲート長は、２０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記第１絶縁膜は、ＨｆＯ２膜であり、
前記第１元素供給膜は、酸化アルミニウム膜であり、かつ、前記第１元素供給膜に含有されている前記第１元素は、アルミニウムであり、
前記第２元素供給膜は、酸化マグネシウム膜であり、かつ、前記第２元素供給膜に含有されている前記第２元素は、マグネシウムであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項３記載の半導体装置の製造方法であって、
前記第１絶縁膜は、ＨｆＯ２膜であり、
前記第１元素供給膜は、酸化マグネシウム膜であり、かつ、前記第１元素供給膜に含有されている前記第１元素は、マグネシウムであり、
前記第２元素供給膜は、酸化アルミニウム膜であり、かつ、前記第２元素供給膜に含有されている前記第２元素は、アルミニウムであることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１記載の半導体装置の製造方法であって、
前記半導体基板は、基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された活性層とを有するＳＯＩ基板であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記第１絶縁膜は、ＨｆＯ２膜であり、
前記第１元素供給膜は、酸化アルミニウム膜であり、かつ、前記第１元素供給膜に含有されている前記第１元素は、アルミニウムであり、
前記第２元素供給膜は、酸化マグネシウム膜であり、かつ、前記第２元素供給膜に含有されている前記第２元素は、マグネシウムであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００３−２４９６４９号公報（特許文献１）には、高誘電率材料をゲート絶縁膜として用いつつ、ゲート絶縁膜の上下に界面酸化層が形成されることを抑制する技術が記載されている。具体的には、半導体層上にゲート絶縁膜が形成され、このゲート絶縁膜上にゲート電極が形成されている。このとき、ゲート絶縁膜は、金属を含有する酸化物から形成されており、ゲート絶縁膜のゲート長方向における中央部よりも両端部のほうが、窒素あるいはアルミニウムの含有量が多くなるように構成されているとしている。
【０００３】
特開２００７−２０８１６０号公報（特許文献２）には、高誘電率膜を含むゲート絶縁膜を用いたＭＩＳＦＥＴの信頼性を向上する技術が記載されている。具体的には、ゲート長が１０ｎｍ以下のＭＩＳＦＥＴにおいて、シリコン基板上に形成されているゲート絶縁膜を酸化シリコン膜と高誘電率膜との積層膜としている。このとき、ゲート絶縁膜は、ゲート長方向において、中央よりも側面側で窒素を多く含み、かつ、ゲート絶縁膜の膜厚方向において、下面側よりも上面側で窒素を多く含むように構成されているとしている。
【０００４】
特開２００５−１５０７３７号公報（特許文献３）には、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでそれぞれ信頼性の向上と最適な動作特性を得ることができる技術が記載されている。具体的には、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜と、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とを異なる高誘電率膜から形成するとしている。
【特許文献１】特開２００３−２４９６４９号公報
【特許文献２】特開２００７−２０８１６０号公報
【特許文献３】特開２００５−１５０７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来、例えば、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）回路を構成するｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴにおいて、ゲート絶縁膜は、酸化シリコン膜が使用されている。
【０００６】
ところが、近年、半導体装置を構成するＭＩＳＦＥＴの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んでいる。ゲート絶縁膜の膜厚が薄くなると、トンネル効果により、電子がゲート絶縁膜中を通り抜ける現象が生じる。この現象によってゲート絶縁膜中にトンネル電流が流れる。このため、ＭＩＳＦＥＴのリーク電流が増大することになる。
【０００７】
そこで、ゲート絶縁膜として、酸化シリコン膜に代えて、酸化シリコン膜よりも誘電率の高い高誘電率膜に置き換える検討が進められている。これは、ゲート絶縁膜を高誘電率膜で構成した場合、酸化シリコン膜で構成した場合と同じ容量であっても、実際の物理膜厚を（高誘電率膜の誘電率／酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電率膜の材料としては、ハフニウム（Ｈｆ）酸化物やジルコニウム（Ｚｒ）酸化物といった金属酸化物が検討されている。
【０００８】
このように、ＭＩＳＦＥＴのゲート絶縁膜として高誘電体膜を使用することにより、ゲート絶縁膜を通過するリーク電流を低減することができるが、新たな問題が発生する。
【０００９】
従来、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴでは、ゲート電極としてポリシリコン膜が使用されている。そして、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．０５ｅＶ近傍）に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図っている。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．１７ｅＶ近傍）に設定することで、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図っている。これは、ゲート絶縁膜として酸化シリコン膜を使用した場合の例である。すなわち、ゲート絶縁膜として酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
【００１０】
ところが、ゲート絶縁膜として、高誘電体膜を使用すると、ポリシリコン膜よりなるゲート電極にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜として高誘電体膜を使用した場合、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が上昇する。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＩＳＦＥＴと同様にしきい値電圧が上昇する。このように、ゲート電極の仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。このフェルミレベルピニングは、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。すなわち、ゲート絶縁膜に高誘電体膜を使用した場合のしきい値電圧の上昇は、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。
【００１１】
さらに、ゲート電極としてポリシリコン膜を使用すると、ゲート絶縁膜とゲート電極の界面でポリシリコン膜が空乏化する現象が生じる。空乏化したポリシリコン膜は容量絶縁膜として機能することから、ゲート電極と半導体基板間の容量絶縁膜はゲート絶縁膜だけでなく、空乏化したポリシリコン膜も容量絶縁膜の一部となる。ゲート絶縁膜の膜厚が厚い状態では、空乏化したポリシリコン膜の影響は無視できる程度のものであったが、ゲート絶縁膜の薄膜化に伴って、空乏化したポリシリコン膜の影響が無視できなくなってきている。すなわち、ゲート絶縁膜の薄膜化を進めても、ゲート電極にポリシリコン膜を使用すると、空乏化したポリシリコン膜の分だけ実質的にゲート絶縁膜の膜厚が厚くなってしまうのである。すると、ゲート電極と半導体基板間の容量が小さくなってしまうので、ＯＮ電流の充分な確保が困難となる。
【００１２】
そこで、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合、ゲート絶縁膜上に配置されるゲート電極を、ポリシリコン膜ではなく金属膜から形成することが検討されている。ゲート電極を金属膜から形成すれば、ポリシリコン膜のように不純物を導入することでしきい値を調整することなく、金属膜の種類を選択することでしきい値電圧を調整することができる。このため、ゲート電極に金属膜を使用することで、上述したフェルミレベルピニングの問題を回避することができる。さらに、ゲート電極にポリシリコン膜を使用しないことから、ゲート電極の空乏化の問題も回避することができる。
【００１３】
ところが、ゲート電極に金属膜を使用する場合、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する必要がある。金属膜の種類によって仕事関数値は異なるが、ｎチャネル型ＭＩＳＦＥＴでは、しきい値電圧を下げるため、シリコンの伝導帯近傍の仕事関数を有する金属膜を使用する必要がある一方、ｐチャネル型ＭＩＳＦＥＴでは、しきい値電圧を下げるため、シリコンの価電子帯近傍の仕事関数を有する金属膜を使用する必要があるからである。したがって、ゲート電極に金属膜を使用する場合、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用することになる。例えば、ｎチャネル型ＭＩＳＦＥＴのゲート電極としてＴａＳｉＮ膜を使用し、ｐチャネル型ＭＩＳＦＥＴのゲート電極としてＴｉＮ膜が使用される。
【００１４】
このようにｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なる金属膜を使用する場合、それぞれの金属膜を垂直に加工することが困難になる問題がある。すなわち、金属膜のエッチング特性は、金属膜の種類によって大きく異なることから、異なる２種類の金属膜のエッチング特性を良好にすることは困難である。特に、ＭＩＳＦＥＴの微細化に伴い、ゲート電極のゲート長を２０ｎｍ以下に加工する必要があるが、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に異なる金属膜を使用すると、それぞれのゲート電極の垂直加工性が良好でないことから、それぞれのゲート電極のゲート長を２０ｎｍ以下に加工することが難しくなる問題点がある。
【００１５】
このことから、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極に同一の金属膜を使用し、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜（高誘電率膜）の組成を変えることが検討されている。つまり、ゲート電極を同一の金属膜から構成しても、ゲート電極直下に配置されるゲート絶縁膜（高誘電率膜）の組成を変えることで、ｎチャネル型ＭＩＳＦＥＴのしきい値とｐチャネル型ＭＩＳＦＥＴのしきい値をそれぞれ異なる状態に調整することができることが明らかになってきているのである。例えば、ｎチャネル型ＭＩＳＦＥＴでは、ゲート絶縁膜としてＨｆＬａＯ膜を使用し、ｐチャネル型ＭＩＳＦＥＴでは、ＨｆＡｌＯ膜を使用することが考えられている。
【００１６】
このように、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜と、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜を異なる組成の高誘電率膜から形成することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを同一組成の金属膜から形成することができる。異なる金属膜の垂直加工精度を同時に良好にすることは困難であるが、同一組成の金属膜の垂直加工精度を良好にすることはそれほど困難ではない。このため、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極とを同一組成の金属膜から構成し、かつ、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜（高誘電率膜）とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜（高誘電率膜）を異なる組成とする構成は、ＭＩＳＦＥＴの微細化（例えば、ゲート長が２０ｎｍ以下）に適した構成といえる。
【００１７】
しかし、この構成をとる場合、新たな問題点が発生する。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜の組成と、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜の組成が異なることから、以下に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域あるいはｐチャネル型ＭＩＳＦＥＴ形成領域の半導体基板を露出する工程が存在する。例えば、半導体基板の全面に第１ゲート絶縁膜（ｎチャネル型ＭＩＳＦＥＴ用ゲート絶縁膜）を形成した後、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている第１ゲート絶縁膜を除去する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域では、半導体基板が露出する。その後、半導体基板の全面に第２ゲート絶縁膜（ｐチャネル型ＭＩＳＦＥＴ用ゲート絶縁膜）を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域には、第１ゲート絶縁膜と第２ゲート絶縁膜の積層膜が形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域には、第２ゲート絶縁膜が形成されることになる。そして、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている第２ゲート絶縁膜を除去することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域には、第１ゲート絶縁膜が形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域には、第２ゲート絶縁膜が形成されることになる。
【００１８】
上述した工程では、半導体基板を露出する工程が存在することになる。この場合、半導体基板を露出することで、半導体基板の表面がダメージを受けるおそれがある。つまり、上述した例に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板を露出することなく第１ゲート絶縁膜が形成されるが、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板を露出してから第２ゲート絶縁膜が形成されることになる。このため、半導体基板を露出させることなく形成した第１ゲート絶縁膜と、半導体基板を露出した後に形成した第２ゲート絶縁膜とは膜質が異なる状態になるおそれがある。
【００１９】
ＭＩＳＦＥＴの形成工程では、なるべく実績のある従来の製造工程と異なる状態に半導体基板を置くことは回避することが望ましいのである。つまり、実績のある従来の製造工程と異なる状態に半導体基板を置くと、従来の製造工程では発生しない問題が新たな問題として顕在化することがあるからである。具体的に、従来の製造工程では、ゲート絶縁膜に酸化シリコン膜を使用し、かつ、ゲート電極にポリシリコン膜を使用している。この工程では、ｎチャネル型ＭＩＳＦＥＴ形成領域およびｐチャネル型ＭＩＳＦＥＴ形成領域に同一のゲート絶縁膜を使用することから、ゲート絶縁膜の形成工程において、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域のいずれか一方の半導体基板を露出することはない。これに対し、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なるゲート絶縁膜を使用する場合には、半導体基板を露出する工程が存在することになる。したがって、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なるゲート絶縁膜を使用する場合には、ゲート絶縁膜の形成工程で半導体基板を露出するという従来の製造工程とは異なる状態に半導体基板が置かれることになる。このため、半導体装置の製造工程において、半導体装置の信頼性が低下する懸念がある。
【００２０】
本発明の目的は、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用し、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜を異なる高誘電率膜から形成する半導体装置の製造技術において、半導体基板を不必要に露出させることなく、半導体装置の信頼性を向上できる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
代表的な実施の形態による半導体装置の製造方法は、  第１領域に第１ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを形成する工程を備え、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとは異なる導電型のＭＩＳＦＥＴを構成する半導体装置の製造方法に関するものである。そして、前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとを形成する工程は、（ａ）半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜をパターニングすることにより、前記第１領域に第１ゲート電極を形成し、かつ、前記第２領域に第２ゲート電極を形成する工程とを備える。次に、（ｄ）前記（ｃ）工程後、前記１ゲート電極および前記第２ゲート電極と露出している前記第１絶縁膜を覆うように第１マスク膜を形成する工程と、（ｅ）前記（ｄ）工程後、前記第２領域に形成されている前記第１マスク膜を残存させる一方、前記第１領域に形成されている前記第１マスク膜を除去する工程とを備える。続いて、（ｆ）前記（ｅ）工程後、前記第２領域に形成されている前記第１マスク膜と、前記第１領域に露出している前記第１ゲート電極および前記第１領域に露出している前記第１絶縁膜を覆うように、第１元素供給膜を形成する工程を有する。さらに、（ｇ）前記（ｆ）工程後、前記半導体基板に対して第１熱処理を実施する工程と、（ｈ）前記（ｇ）工程後、前記第１元素供給膜を除去する工程と、（ｉ）前記（ｈ）工程後、前記第２領域に形成されている前記第１マスク膜を除去する工程とを有する。次に、（ｊ）前記（ｉ）工程後、前記１ゲート電極および前記第２ゲート電極と露出している前記第１絶縁膜を覆うように第２マスク膜を形成する工程と、（ｋ）前記（ｊ）工程後、前記第１領域に形成されている前記第２マスク膜を残存させる一方、前記第２領域に形成されている前記第２マスク膜を除去する工程とを備える。続いて、（ｌ）前記（ｋ）工程後、前記第１領域に形成されている前記第２マスク膜と、前記第２領域に露出している前記第２ゲート電極および前記第２領域に露出している前記第１絶縁膜を覆うように、第２元素供給膜を形成する工程とを有する。そして、（ｍ）前記（ｌ）工程後、前記半導体基板に対して第２熱処理を実施する工程と、（ｎ）前記（ｍ）工程後、前記第２元素供給膜を除去する工程と、（ｏ）前記（ｎ）工程後、前記第１領域に形成されている前記第２マスク膜を除去する工程とを備える。さらに、（ｐ）前記（ｏ）工程後、前記第１領域に前記第１ＭＩＳＦＥＴの第１ソース領域および第１ドレイン領域を形成し、前記第２領域に前記第２ＭＩＳＦＥＴの第２ソース領域および第２ドレイン領域を形成する工程とを備える。
【００２４】
ここで、前記（ｇ）工程での前記第１熱処理によって、前記第１ゲート電極の下層に形成されている前記第１絶縁膜へ、前記第１元素供給膜から前記第１元素供給膜に含有される第１元素が拡散することにより、前記第１ゲート電極に覆われている前記第１絶縁膜は、酸化シリコン膜よりも誘電率の高い膜からなる第１ゲート絶縁膜となる。このとき、前記第１ゲート絶縁膜は、ゲート長方向の端部から中央部に進むにつれて前記第１ゲート絶縁膜に含有される前記第１元素の量が少なくなるものである。
【００２５】
同様に、前記（ｍ）工程での前記第２熱処理によって、前記第２ゲート電極の下層に形成されている前記第１絶縁膜へ、前記第２元素供給膜から前記第２元素供給膜に含有される第２元素が拡散することにより、前記第２ゲート電極に覆われている前記第１絶縁膜は、酸化シリコン膜よりも誘電率の高い膜からなる第２ゲート絶縁膜となる。このとき、前記第２ゲート絶縁膜は、ゲート長方向の端部から中央部に進むにつれて前記第２ゲート絶縁膜に含有される前記第２元素の量が少なくなるものである。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２７】
代表的な実施の形態によれば、ゲート絶縁膜に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用し、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜を異なる高誘電率膜から形成する半導体装置の製造技術において、半導体基板を不必要に露出させることなく、半導体装置の信頼性を向上できる。
【発明を実施するための最良の形態】
【００２８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３３】
（実施の形態１）
本実施の形態１では、半導体装置の例としてＳＲＡＭ（static random access memory）を例に挙げて説明する。まず、ＳＲＡＭを構成するメモリセルＭＣの等価回路について説明する。図１は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣを示す等価回路図である。図１に示すように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＩＳＦＥＴで構成され、負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴで構成されている。
【００３４】
メモリセルＭＣを構成する上記６個のＭＩＳＦＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ１および負荷用ＭＩＳＦＥＴＱｐ１は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳＦＥＴＱｄ２および負荷用ＭＩＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００３５】
さらに、転送用ＭＩＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００３６】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（“Ｈ"）であるときには、駆動用ＭＩＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（“Ｌ"）になる。したがって、駆動用ＭＩＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（“Ｈ"）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００３７】
転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ"）であるときには、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ，バーＤＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（“Ｈ"または“Ｌ"）がデータ線ＤＬ、／ＤＬに現れ、メモリセルＭＣの情報として読み出される。
【００３８】
メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ"電位レベル、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ、／ＤＬの情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００３９】
次に、上述したＳＲＡＭのレイアウト構成の一例について図２を参照しながら説明する。図２は、ＳＲＡＭのレイアウト構成を示す模式的な平面図である。ＳＲＡＭのメモリセルＭＣは、例えば、図２に示すように、半導体基板に形成された一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＩＳＦＥＴから構成され、一対の負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＩＳＦＥＴから構成されている。
【００４０】
具体的には、半導体基板を素子分離領域ＳＴＩで複数のアクティブ領域（活性領域）Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２に区画する。素子分離領域ＳＴＩで区画された複数のアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２は、半導体基板の第１方向に並んで延在するように配置され、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３、Ａｐ１、Ａｐ２の周囲を素子分離領域ＳＴＩで囲む構造となっている。ｎチャネル型ＭＩＳＦＥＴを形成するアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３では、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３内にリンや砒素などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域の間のアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３上にゲート絶縁膜を介してゲート電極Ｇが形成されている。ゲート電極Ｇは、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３の延在する第１方向とは交差する第２方向に延在している。このようにして、アクティブ領域Ａｎ１、Ａｎ２、Ａｎ３上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｎ１、Ａｎ２、Ａｎ３内に形成されているソース領域およびドレイン領域によりｎチャネル型ＭＩＳＦＥＴが形成される。同様に、アクティブ領域Ａｐ１、Ａｐ２上に形成されているゲート電極Ｇ、および、ゲート電極Ｇを挟むようにアクティブ領域Ａｐ１、Ａｐ２内に形成されているソース領域およびドレイン領域によりｐチャネル型ＭＩＳＦＥＴが形成される。
【００４１】
例えば、ＳＲＡＭのメモリセルＭＣにおいて、アクティブ領域Ａｎ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ１および転送用ＭＩＳＦＥＴＱｔ１が同一のアクティブ領域Ａｎ１に形成されている。また、アクティブ領域Ａｐ１に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷用ＭＩＳＦＥＴＱｐ１が形成され、アクティブ領域Ａｐ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、負荷ＭＩＳＦＥＴＱｐ２が形成されている。同様に、アクティブ領域Ａｎ２に形成されているソース領域およびドレイン領域とゲート電極Ｇにより、駆動用ＭＩＳＦＥＴＱｄ２および転送用ＭＩＳＦＥＴＱｔ２が同一のアクティブ領域Ａｎ２に形成されている。
【００４２】
さらに、ＳＲＡＭにおいては、６つの電界効果トランジスタからなるメモリセルＭＣが複数形成されている以外に、ＳＲＡＭの構造上、駆動用トランジスタＱｄ１、Ｑｄ２のドレイン領域の電位を得るために、基板電位供給部Ｌｐ１、Ｌｐ２が設けられている。この基板電位供給部Ｌｐ１、Ｌｐ２は、ｐ型半導体領域から形成されている。同様に、半導体基板には、ｎ型半導体領域からなる基板電位供給部Ｌｎ１も形成されている。そして、メモリセルＭＣの形成領域と基板電位供給部Ｌｐ１、Ｌｐ２、Ｌｎ１との間の領域は、本来、ゲート電極Ｇを形成する必要のない領域であるが、半導体基板の全体にわたって、ゲート電極Ｇを均一に形成して加工精度を確保するために、ゲート電極Ｇの間隔に対応したダミー電極ＤＧが形成されている。以上のようにして、ＳＲＡＭが半導体基板に形成されている。
【００４３】
続いて、図２のＹ１−Ｙ１線で切断した駆動用ＭＩＳＦＥＴＱｄ１と、図２のＹ２−Ｙ２線で切断した負荷用ＭＩＳＦＥＴＱｐ１の構成について説明する。駆動用ＭＩＳＦＥＴＱｄ１は、ｎチャネル型ＭＩＳＦＥＴから構成されているので、図３では、駆動用ＭＩＳＦＥＴＱｄ１をｎチャネル型ＭＩＳＦＥＴとする。同様に、負荷用ＭＩＳＦＥＴＱｐ１は、ｐチャネル型ＭＩＳＦＥＴから構成されているので、図３では、負荷用ＭＩＳＦＥＴＱｐ１をｐチャネル型ＭＩＳＦＥＴとする。
【００４４】
図３は、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴ（図３の左側のＭＩＳＦＥＴ）とｐチャネル型ＭＩＳＦＥＴ（図３の右側のＭＩＳＦＥＴ）の断面構造を示す図である。この図３を用いて、本実施の形態１におけるＭＩＳＦＥＴの構造を説明する。まず、ｎチャネル型ＭＩＳＦＥＴの構成について説明する。図３（左側）に示すように、半導体基板１Ｓには、ｐ型ウェルＰＷＬが形成されており、ｐ型ウェルＰＷＬを形成した半導体基板１Ｓ上に、ゲート絶縁膜ＧＯＸ１が形成されている。そして、ゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１が形成されている。本実施の形態１では、ゲート電極Ｇ１を金属膜から形成しており、いわゆるメタルゲート構造となっている。具体的に、ゲート電極Ｇ１は、窒化チタン膜３とタングステン膜４の積層膜から構成されている。窒化チタン膜３は、ゲート絶縁膜ＧＯＸ１と直接接しており、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために使用されるものである。一方、タングステン膜４は、ゲート電極Ｇ１の低抵抗化のために形成されている。ゲート電極Ｇ１上には、窒化シリコン膜５からなるキャップ絶縁膜が形成され、ゲート電極Ｇ１の両側の側壁には、サイドウォール１４が形成されている。このサイドウォール１４は、例えば、窒化シリコン膜から形成されている。
【００４５】
次に、サイドウォール１４直下のｐ型ウェルＰＷＬ内には、ゲート電極Ｇ１に整合して設けられた浅いｎ型不純物拡散領域１２が形成されている。この浅いｎ型不純物拡散領域１２は、半導体基板１Ｓにリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入して形成された半導体領域である。そして、浅いｎ型不純物拡散領域１２の外側のｐ型ウェルＰＷＬ内には、サイドウォール１４に整合して深いｎ型不純物拡散領域１５が形成されている。この深いｎ型不純物拡散領域１５も、半導体基板１Ｓにリンや砒素などのｎ型不純物を導入することにより形成されており、半導体領域となっている。このように一対の浅いｎ型不純物拡散領域１２と、一対の深いｎ型不純物拡散領域１５により、ｎチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域が形成されている。以上のようにして、半導体基板１Ｓにｎチャネル型ＭＩＳＦＥＴが形成されている。
【００４６】
続いて、ｐチャネル型ＭＩＳＦＥＴの構成について説明する。図３（右側）に示すように、半導体基板１Ｓには、ｎ型ウェルＮＷＬが形成されており、ｎ型ウェルＮＷＬを形成した半導体基板１Ｓ上に、ゲート絶縁膜ＧＯＸ２が形成されている。そして、ゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成されている。本実施の形態１では、ゲート電極Ｇ２を金属膜から形成しており、いわゆるメタルゲート構造となっている。具体的に、ゲート電極Ｇ２は、窒化チタン膜３とタングステン膜４の積層膜から構成されている。窒化チタン膜３は、ゲート絶縁膜ＧＯＸ２と直接接しており、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整するために使用されるものである。一方、タングステン膜４は、ゲート電極Ｇ２の低抵抗化のために形成されている。ゲート電極Ｇ２上には、窒化シリコン膜５からなるキャップ絶縁膜が形成され、ゲート電極Ｇ１の両側の側壁には、サイドウォール１４が形成されている。このサイドウォール１４は、例えば、窒化シリコン膜から形成されている。
【００４７】
次に、サイドウォール１４直下のｎ型ウェルＮＷＬ内には、ゲート電極Ｇ２に整合して設けられた浅いｐ型不純物拡散領域１３が形成されている。この浅いｐ型不純物拡散領域１３は、半導体基板１Ｓにホウ素（Ｂ）などのｐ型不純物を導入して形成された半導体領域である。そして、浅いｐ型不純物拡散領域１３の外側のｎ型ウェルＮＷＬ内には、サイドウォール１４に整合して深いｐ型不純物拡散領域１６が形成されている。この深いｐ型不純物拡散領域１６も、半導体基板１Ｓにホウ素などのｐ型不純物を導入することにより形成されており、半導体領域となっている。このように一対の浅いｐ型不純物拡散領域１３と、一対の深いｎ型不純物拡散領域１６により、ｐチャネル型ＭＩＳＦＥＴのソース領域とドレイン領域が形成されている。以上のようにして、半導体基板１Ｓにｐチャネル型ＭＩＳＦＥＴが形成されている。
【００４８】
ｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）のゲート電極Ｇ１と、ｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）のゲート電極Ｇ２とは、図２に示すように１本のゲート電極Ｇとして形成されている。図４は、図２のＸ１−Ｘ１線で切断した断面図である。図４に示すように、半導体基板１Ｓには、素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）にｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴが形成されている。例えば、図４に示す３つの素子分離領域ＳＴＩのうち、左側の素子分離領域ＳＴＩと中央の素子分離領域ＳＴＩで挟まれた活性領域（アクティブ領域）には、ｐ型ウェルＰＷＬが形成されている。一方、中央の素子分離領域ＳＴＩと右側の素子分離領域ＳＴＩで挟まれた活性領域（アクティブ領域）には、ｎ型ウェルＮＷＬが形成されている。ｐ型ウェルＰＷＬが形成されている領域がｎチャネル型ＭＩＳＦＥＴ形成領域であり、ｎ型ウェルＮＷＬが形成されている領域がｐチャネル型ＭＩＳＦＥＴ形成領域である。
【００４９】
そして、ｐ型ウェルＰＷＬ上にはゲート絶縁膜ＧＯＸ１が形成されている一方、ｎ型ウェルＮＷＬ上にはゲート絶縁膜ＧＯＸ２が形成されている。さらに、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２上には、窒化チタン膜３が形成されている。つまり、窒化チタン膜３は、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域の両方にわたって形成されている。同様に、窒化チタン膜３上にはタングステン膜４が形成され、タングステン膜４上に窒化シリコン膜５が形成されている。したがって、窒化チタン膜３とタングステン膜４からなるゲート電極Ｇ（図２参照）がｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域の両方にわたって形成されていることになる。つまり、図２に示すゲート電極Ｇは、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１（図３参照）となり、ｐチャネル型ＭＩＳＦＥＴ形成領域では、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２（図３参照）となることがわかる。
【００５０】
次に、図３に示すｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１と、図３に示すｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２の詳細な構成について説明する。まず、本実施の形態１では、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２を酸化シリコン膜よりも誘電率の高い高誘電率膜から形成している。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸ１やゲート絶縁膜ＧＯＸ２として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００５１】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。例えば、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１としてＨｆＭｇＯ膜を使用し、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２としてＨｆＡｌＯ膜を使用している。以下に、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とを異なる組成の膜から形成していることについて説明する。
【００５２】
ここで、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）として酸化シリコン膜を使用する場合には、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）上に形成されるゲート電極をポリシリコン膜から形成している。そして、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｎ型不純物（リンや砒素など）を導入している。これにより、ゲート電極の仕事関数（フェルミレベル）をシリコンの伝導帯近傍（４．０５ｅＶ近傍）に設定することで、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極を構成するポリシリコン膜にｐ型不純物（ホウ素など）を導入している。これにより、ゲート電極の仕事関数をシリコンの価電子帯近傍（５．１７ｅＶ近傍）に設定することで、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧の低下を図ることができる。すなわち、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）として酸化シリコン膜を使用している場合では、ゲート電極にｎ型不純物あるいはｐ型不純物を導入することにより、ゲート電極の仕事関数を伝導帯近傍あるいは価電子帯近傍にすることができる。
【００５３】
ところが、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）として、高誘電体膜を使用すると、ポリシリコン膜よりなるゲート電極にｎ型不純物あるいはｐ型不純物を導入しても、ゲート電極の仕事関数が、伝導帯近傍あるいは価電子帯近傍にならない現象が生じる。すなわち、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）として高誘電体膜を使用した場合、ｎチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が大きくなって伝導帯近傍から離れる。このため、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧が上昇する。一方、ｐチャネル型ＭＩＳＦＥＴでは、ゲート電極の仕事関数が小さくなって価電子帯から離れるので、ｎチャネル型ＭＩＳＦＥＴと同様にしきい値電圧が上昇する。このように、ゲート電極の仕事関数がしきい値電圧の上昇する方向にシフトする現象はフェルミレベルピニングとして解釈されている。このフェルミレベルピニングは、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。すなわち、ゲート絶縁膜に高誘電体膜を使用した場合のしきい値電圧の上昇は、ｐチャネル型ＭＩＳＦＥＴで顕著に現われる。したがって、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）として高誘電率膜を使用する場合、ゲート電極をポリシリコン膜から構成すると、しきい値電圧の調整がうまくできないことがわかる。
【００５４】
そこで、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）に酸化シリコン膜よりも誘電率の高い高誘電率膜を使用する場合、ゲート絶縁膜ＧＯＸ１（ゲート絶縁膜ＧＯＸ２）上に配置されるゲート電極を、ポリシリコン膜ではなく金属膜から形成することが検討されている。ゲート電極を金属膜から形成すれば、ポリシリコン膜のように不純物を導入することでしきい値を調整することなく、金属膜の種類を選択することでしきい値電圧を調整することができる。このため、ゲート電極に金属膜を使用することで、上述したフェルミレベルピニングの問題を回避することができる。
【００５５】
ゲート電極を金属膜（金属化合物膜を含む）から構成する場合、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴでしきい値電圧を低下させるための仕事関数値が異なる。このため、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用することが考えられる。しかし、本実施の形態１で対象にしているゲート電極のゲート長は２０ｎｍ以下という微細化されているものを対象にしていることから、ゲート電極の垂直加工性を確保する必要がある。したがって、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合、異なる両方の金属膜について垂直加工性を確保しなければならなくなる。そこで、本実施の形態１では、図３に示すように、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１とｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２とを同一組成の積層膜（窒化チタン膜とタングステン膜）から構成している。この場合、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧とｐチャネル型ＭＩＳＦＥＴのしきい値電圧とを最適に調整することはできなくなる。このため、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１とｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２を同一の組成とする一方、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを異なる組成にしているのである。つまり、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１と、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とを異なる組成の膜とすることにより、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧とｐチャネル型ＭＩＳＦＥＴのしきい値電圧とをともに低下させることができるのである。このような理由から、本実施の形態１では、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを酸化シリコン膜よりも誘電率の高い高誘電率膜とし、かつ、ゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２の組成を変えているのである。
【００５６】
本実施の形態１では、異なる組成のゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２とを半導体基板１Ｓを露出することなく形成することに特徴があるが、この製造方法を用いるとゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２は以下に示す構成となる。つまり、本実施の形態１における特徴的な製造方法を使用することにより、その痕跡がゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２の構成として顕在化するのである。
【００５７】
この点について説明する。図３に示すように、例えば、ｎチャネル型ＭＩＳＦＥＴに着目すると、ゲート絶縁膜ＧＯＸ１は、高濃度ＨｆＭｇＯ膜１１ａと低濃度ＨｆＭｇＯ膜１１ｂから構成されることになる。つまり、ゲート絶縁膜ＧＯＸ１は、チャネル方向において、両端部に高濃度ＨｆＭｇＯ膜１１ａが形成され、中央部に低濃度ＨｆＭｇＯ膜１１ｂが形成された構造となる。ここで、図３では、両端部に高濃度ＨｆＭｇＯ膜１１ａが形成され、中央部に低濃度ＨｆＭｇＯ膜１１ｂが形成されるように図示されているが、実際には、ゲート長方向の端部から中央部に進むにつれてゲート絶縁膜ＧＯＸ１に含有されるマグネシウム（元素）の量が連続的に少なくなっている。
【００５８】
このことは、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２についても同様である。ゲート絶縁膜ＧＯＸ２は、高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂから構成されることになる。つまり、ゲート絶縁膜ＧＯＸ２は、チャネル方向において、両端部に高濃度ＨｆＡｌＯ膜８ａが形成され、中央部に低濃度ＨｆＡｌＯ膜８ｂが形成された構造となる。ここで、図３では、両端部に高濃度ＨｆＡｌＯ膜８ａが形成され、中央部に低濃度ＨｆＡｌＯ膜８ｂが形成されるように図示されているが、実際には、ゲート長方向の端部から中央部に進むにつれてゲート絶縁膜ＧＯＸ２に含有されるアルミニウム（元素）の量が連続的に少なくなっている。
【００５９】
以上の説明において、例えば、高濃度ＨｆＭｇＯ膜１１ａといっている意味は、ＨｆＯ２に含まれるマグネシウム（元素）の量が高濃度であることをいっている。言い換えれば、低濃度ＨｆＭｇＯ膜１１ｂといっている意味は、ＨｆＯ２に含まれるマグネシウム（元素）の量が低濃度であることをいっている。同様に、例えば、高濃度ＨｆＡｌＯ膜８ａといっている意味は、ＨｆＯ２に含まれるアルミニウム（元素）の量が高濃度であることをいっており、低濃度ＨｆＡｌＯ膜８ｂといっている意味は、ＨｆＯ２に含まれるアルミニウム（元素）の量が低濃度であることをいっている。
【００６０】
以上の説明を図示すると、図５のようになる。図５（上図）において、ＭＩＳＦＥＴの構造が模式的に示されている。具体的に、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。そして、ゲート電極Ｇに整合して、半導体基板１Ｓ内にソース領域ＳＲおよびドレイン領域ＤＲが形成されている。この図５（上図）において、ゲート絶縁膜ＧＯＸのＡ−Ａ´線における添加元素の濃度を示したのが、図５（下図）である。図５（下図）において、横軸がＡ−Ａ´線でのＡ点からの距離を示しており、縦軸はゲート絶縁膜ＧＯＸに導入される添加元素の濃度を示している。例えば、ゲート絶縁膜ＧＯＸがｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１である場合、添加元素はマグネシウムであり、ゲート絶縁膜ＧＯＸがｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２である場合、添加元素はアルミニウムである。図５に示すように、Ａ点（ゲート絶縁膜ＧＯＸの端部）で導入元素の濃度が大きくなっており、Ａ点から中央部に進むにつれて濃度が小さくなっている。さらに、中央部からＡ´点に進むにつれて濃度が大きくなっている。したがって、図５に示す導入元素のプロファイルを点線で区別すれば、ゲート絶縁膜ＧＯＸ１の両端部（Ａ点、Ａ´点）近傍では、相対的に高濃度ＨｆＭｇＯ膜１１ａとなっており、ゲート絶縁膜ＧＯＸ１の中央部近傍では、相対的に低濃度ＨｆＭｇＯ膜１１ｂとなっているということができる。同様に、ゲート絶縁膜ＧＯＸ２の両端部（Ａ点、Ａ´点）近傍では、相対的に高濃度ＨｆＡｌＯ膜８ａとなっており、ゲート絶縁膜ＧＯＸ２の中央部近傍では、相対的に低濃度ＨｆＡｌＯ膜８ｂとなっているということができる。
【００６１】
本明細書では、ゲート絶縁膜ＧＯＸ１に添加されている導入元素の濃度は図５のように連続的に変化するようになっているが、この連続的な変化を図示することは困難であるため、便宜上、ゲート絶縁膜ＧＯＸ１を高濃度ＨｆＭｇＯ膜１１ａと低濃度ＨｆＭｇＯ膜１１ｂから構成するように記載する。同様に、ゲート絶縁膜ＧＯＸ２を高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂから構成するように記載する。このように本実施の形態１における特徴的な製造方法を使用すると、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１は、高濃度ＨｆＭｇＯ膜１１ａと低濃度ＨｆＭｇＯ膜１１ｂから構成され、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２は、高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂから構成されることになる。
【００６２】
次に、ゲート絶縁膜ＧＯＸ１およびゲート絶縁膜ＧＯＸ２が上記のように構成されても、ＭＩＳＦＥＴの特性上問題のないことを説明する。例えば、ｎチャネル型ＭＩＳＦＥＴについて考えると、本実施の形態１ではゲート絶縁膜ＧＯＸ１を高濃度ＨｆＭｇＯ膜１１ａと低濃度ＨｆＭｇＯ膜１１ｂから構成している。つまり、ゲート絶縁膜ＧＯＸ１は、チャネル方向の端部でマグネシウム（元素）の含有率が高く、中央部でマグネシウム（元素）の含有率が低くなっている。このようにゲート絶縁膜ＧＯＸ１は、膜全体にマグネシウムが均一に含まれているのではなく、マグネシウムの含有率に一定の変化がある。この場合、ゲート絶縁膜ＧＯＸ１によるしきい値電圧の調整がうまくいくかが問題となる。すなわち、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１においては、マグネシウムの含有率が高い領域ほどしきい値電圧を低下する効果が大きくなる。したがって、ゲート絶縁膜ＧＯＸ１の端部ではマグネシウムの含有率が高くなっているので、しきい値電圧の低減効果が大きくなるが、ゲート絶縁膜ＧＯＸ１の中央部ではマグネシウムの含有率が低くなっているので、しきい値電圧の低減効果が充分得られないおそれがある。
【００６３】
図６は、ＭＩＳＦＥＴのチャネルにおける電位障壁について説明する図である。図６において対象としているのは、ゲート電極Ｇ１のゲート長が２０ｎｍ以上のＭＩＳＦＥＴである。この場合、図６（下図）では、電子を対象とした電位障壁を示している。図６（下図）は、図６（上図）に示す模式的なＭＩＳＦＥＴの構造に対応させている。具体的に、ＭＩＳＦＥＴのソース領域ＳＲからドレインＤＲ領域に電子を流す場合を考える。この状態では、例えばソース領域ＳＲの電位は０Ｖであり、ドレイン領域ＤＲの電位は１Ｖである。この状態を電子の立場で考えれば、正電位にあるほうがポテンシャルとしては低くなるので、ソース領域ＳＲよりもドレイン領域ＤＲのほうがポテンシャルは低くなる。ソース領域ＳＲとドレイン領域ＤＲの間のチャネル領域には、電位障壁が形成されており、この電位障壁が高い場合は、ソース領域ＳＲからドレイン領域ＤＲへ電子は流れない。これがオフ状態である。これに対し、オン状態では、ゲート電極Ｇに所定の電圧を印加する。すると、ゲート電極Ｇに印加された電圧により、チャネル領域に形成される電位障壁が下がり、ソース領域ＳＲからドレイン領域ＤＲに電子が流れる。このとき、ゲート電極Ｇ１に印加する電圧が比較的低い状態でＭＩＳＦＥＴをオンさせるためには、予めチャネル領域に形成されている電位障壁を低くなっている状態が望ましい。この状態を実現するために、例えば、ｎチャネル型ＭＩＳＦＥＴでは、ゲート絶縁膜ＧＯＸ１としてＨｆＭｇＯ膜を使用している。これにより、例えば、図６（下図）に示すように、チャネル領域の電位障壁（実線）が破線で示されるように低くなる。しかし、図６（上図）に示すＭＩＳＦＥＴは、ゲート電極Ｇ１のゲート長が２０ｎｍ以上の比較的大きなものを対象にしている。この場合、電位障壁は、チャネル領域の全体にわたって高くなっているので、チャネル領域の全体にわたって電位障壁を低くするのは、ゲート絶縁膜ＧＯＸ１の全体にマグネシウムを高濃度に添加する必要がある。すなわち、ゲート絶縁膜ＧＯＸ１の全体にマグネシウムを高濃度に添加すれば、チャネル領域の全体で高くなっている電位障壁を下げることができる。この結果、ＭＩＳＦＥＴのしきい値電圧を下げることができる。以上のことから、ゲート電極Ｇ１のゲート長が長い場合、しきい値電圧を下げるためには、ゲート絶縁膜ＧＯＸ１の端部から中央部まで均一に高濃度のマグネシウムを導入する必要がある。したがって、本実施の形態１のように、ゲート絶縁膜ＧＯＸ１の端部には高濃度ＨｆＭｇＯ膜が形成されているが、ゲート絶縁膜ＧＯＸ１の中央部には低濃度ＨｆＭｇＯ膜が形成されている構成では、ＭＩＳＦＥＴのしきい値電圧を充分に下げられない可能性がある。しかし、本実施の形態１で対象にしているＭＩＳＦＥＴは、ゲート電極Ｇ１のゲート長が２０ｎｍ以下の微細化されたものである。このように微細化されたＭＩＳＦＥＴでは、本実施の形態１のゲート絶縁膜ＧＯＸ１のように、少なくとも端部に高濃度ＨｆＭｇＯ膜が形成されていれば、ＭＩＳＦＥＴのしきい値電圧を充分下げることができるのである。
【００６４】
この点について説明する。図７は、ＭＩＳＦＥＴのチャネルにおける電位障壁について説明する図である。図７において対象としているのは、ゲート電極Ｇ１のゲート長が２０ｎｍ以下のＭＩＳＦＥＴである。図７に示すように、電子を対象にした電位障壁がＭＩＳＦＥＴの構造に対応づけられて示されている。このとき、図６と同様に、例えばソース領域ＳＲの電位は０Ｖであり、ドレイン領域ＤＲの電位は１Ｖである。この状態を電子の立場で考えれば、正電位にあるほうがポテンシャルとしては低くなるので、ソース領域ＳＲよりもドレイン領域ＤＲのほうがポテンシャルは低くなる。ソース領域ＳＲとドレイン領域ＤＲの間のチャネル領域には、電位障壁が形成されている。図７に示すチャネル領域に形成されている電位障壁は、図６に示すチャネル領域の電位障壁とは相違している。すなわち、図７では、チャネル領域の全体にわたって電位障壁が高くなっているのではなく、主にチャネル領域のソース領域ＳＲ側の端部近傍でだけ電位障壁が高くなっているのである。このことは、ソース領域ＳＲ側の端部において、電位障壁を下げることができれば、チャネル領域全体で電位障壁を下げなくても、ＭＩＳＦＥＴのしきい値電圧を下げることができることを示唆しているものである。
【００６５】
ここで、本実施の形態１では、ゲート絶縁膜ＧＯＸ１を端部に形成されている高濃度ＨｆＭｇＯ膜と、中央部に形成されている低濃度ＨｆＭｇＯ膜から構成している。すなわち、ソース領域ＳＲ側の端部には、高濃度ＨｆＭｇＯ膜が形成されている。このため、チャネル領域のソース領域ＳＲ側の端部で高くなっている電位障壁を充分に下げることができるのである。この結果、ゲート長が２０ｎｍ以下である微細化されたＭＩＳＦＥＴでは、本実施の形態１におけるゲート絶縁膜ＧＯＸ１の構成でも、充分にしきい値電圧を下げることができるのである。つまり、ゲート絶縁膜ＧＯＸ１を、チャネル方向の端部でマグネシウム（元素）の含有率が高く、中央部でマグネシウム（元素）の含有率が低くなるように構成しても、しきい値電圧を下げるというＭＩＳＦＥＴの特性上問題がないのである。以上は、ｎチャネル型ＭＩＳＦＥＴについて説明したが、ｐチャネル型ＭＩＳＦＥＴについても同様である。
【００６６】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とを異なる高誘電率膜から形成する製造方法に特徴があるが、まず、本発明者らが検討した製造方法について説明し、その問題点を説明する。
【００６７】
本発明者らが検討した技術を、図２のＸ１−Ｘ１線で切断した断面を用いて説明する。つまり、ＳＲＡＭにおいて、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とを異なる高誘電率膜から形成する例について説明する。
【００６８】
図８に示すように、半導体基板１Ｓに素子分離領域ＳＴＩを形成し、素子分離領域ＳＴＩで分離された活性領域（アクティブ領域）にｐ型ウェルＰＷＬやｎ型ウェルＮＷＬを形成する。具体的に、ｎチャネル型ＭＩＳＦＥＴ形成領域の活性領域にｐ型ウェルＰＷＬを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域の活性領域のｎ型ウェルＮＷＬを形成する。続いて、半導体基板１Ｓの全面にゲート絶縁膜ＧＯＸ１を形成する。これにより、半導体基板１Ｓの表面（ｎチャネル型ＭＩＳＦＥＴ形成領域およびｐチャネル型ＭＩＳＦＥＴ形成領域）は、ゲート絶縁膜ＧＯＸ１で覆われることになる。
【００６９】
次に、図９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜ＧＯＸ１を、例えば、ウェットエッチングなどで除去する。このとき、露出する素子分離領域ＳＴＩもエッチングされて溝が形成される。その後、図１０に示すように、半導体基板１Ｓの全面にゲート絶縁膜ＧＯＸ２を形成する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域では、半導体基板１Ｓ上に直接ゲート絶縁膜ＧＯＸ２が形成される一方、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜ＧＯＸ１上にゲート絶縁膜ＧＯＸ２が形成される。
【００７０】
そして、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているゲート絶縁膜ＧＯＸ２を除去する。このようにして、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＦＥＴ形成領域に、それぞれ異なる組成のゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２を形成することができる。
【００７１】
上述した工程（図８〜図１１）では、半導体基板１Ｓを露出する工程が存在することになる。この場合、半導体基板１Ｓを露出することで、半導体基板１Ｓの表面がダメージを受けるおそれがある。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓを露出することなくゲート絶縁膜ＧＯＸ１が形成されるが、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓを露出してからゲート絶縁膜ＧＯＸ２が形成されることになる（図９〜図１０参照）。このため、半導体基板１Ｓを露出させることなく形成したゲート絶縁膜ＧＯＸ１と、半導体基板１Ｓを露出した後に形成したゲート絶縁膜ＧＯＸ２とは膜質が異なる状態になるおそれがある。特に、ゲートスタック構造（ゲート絶縁膜とゲート電極を加工した積層構造）を形成する領域も露出することになるから、ゲートスタック構造を構成するゲート絶縁膜の膜質に悪影響を及ぼすことが懸念される。
【００７２】
ＭＩＳＦＥＴの形成工程では、なるべく実績のある従来の製造工程と異なる状態に半導体基板１Ｓを置くことは回避することが望ましいのである。つまり、実績のある従来の製造工程と異なる状態に半導体基板１Ｓを置くと、従来の製造工程では発生しない問題が新たな問題として顕在化することがあるからである。具体的に、従来の製造工程では、ゲート絶縁膜に酸化シリコン膜を使用し、かつ、ゲート電極にポリシリコン膜を使用している。この工程では、ｎチャネル型ＭＩＳＦＥＴ形成領域およびｐチャネル型ＭＩＳＦＥＴ形成領域に同一のゲート絶縁膜を使用することから、ゲート絶縁膜の形成工程において、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域のいずれか一方の半導体基板１Ｓを露出することはない。これに対し、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なるゲート絶縁膜を使用する場合には、上述したように半導体基板を露出する工程が存在することになる。したがって、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なるゲート絶縁膜を使用する場合には、ゲート絶縁膜の形成工程で半導体基板１Ｓを露出するという従来の製造工程とは異なる状態に半導体基板１Ｓが置かれることになる。このため、半導体装置の製造工程において、半導体装置の信頼性が低下する懸念がある。これが第１の問題点である。
【００７３】
さらに、図９に示すように、露出する素子分離領域ＳＴＩの一部が除去されて素子分離領域ＳＴＩに凹部が形成される。ＳＲＡＭでは、図２のＸ１−Ｘ１線で示すように、素子分離領域ＳＴＩを介してｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴとを同一のゲート電極Ｇ（図２参照）が延在するように構成されている。したがって、ｎチャネル型ＭＩＳＦＥＴ形成領域からｐチャネル型ＭＩＳＦＥＴ形成領域に延在するゲート電極Ｇが素子分離領域ＳＴＩの段差を反映して形成されることになる。このため、ゲート電極が素子分離領域ＳＴＩの段差（凹部）の影響で良好にパターニングできないおそれがある。特に、素子分離領域ＳＴＩの段差（凹部）が大きくなる場合は、ｎチャネル型ＭＩＳＦＥＴ形成領域からｐチャネル型ＭＩＳＦＥＴ形成領域に延在するゲート電極Ｇが断線してしまう事態も生じうる。これが第２の問題点である。
【００７４】
以上のことから、本発明者らが検討した技術では、半導体装置の信頼性を低下するおそれがあることがわかる。そこで、本実施の形態１は、半導体基板（特に、ゲートスタック構造下の半導体基板）を不必要に露出することなく、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜とをそれぞれ異なる高誘電率膜から形成することができる半導体装置の製造方法を提供するものである。以下に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。図面は、図２のＹ１−Ｙ１線による断面図と、図２のＹ２−Ｙ２線による断面図を用いることにする。
【００７５】
まず、図１２において示されていないが、半導体基板１Ｓ上に素子分離領域を形成する。素子分離領域は、図２および図２のＸ１−Ｘ１線で切断した断面図を示す図４に素子分離領域ＳＴＩとして図示されている。この素子分離領域の形成方法について説明する。
【００７６】
まず、半導体基板１Ｓ上に、厚さ５ｎｍ〜２０ｎｍ程度の酸化シリコン膜を形成した後、酸化シリコン膜上に厚さ５０ｎｍ〜２００ｎｍの窒化シリコン膜を形成する。酸化シリコン膜は、例えば、熱酸化法を用いて形成することができ、窒化シリコン膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００７７】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜をパターニングする。窒化シリコン膜のパターニングは、素子分離領域を形成する領域を開口するように行なわれる。そして、パターニングした窒化シリコン膜をマスクにして、露出している酸化シリコン膜および酸化シリコン膜の下層にある半導体基板１Ｓを順次エッチングすることにより、半導体基板１Ｓに素子分離溝を形成する。この素子分離溝の深さは、例えば、２５０ｎｍ〜４００ｎｍである。
【００７８】
続いて、素子分離溝を形成した半導体基板１Ｓの主面上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＨＤＰ（High Density Plasma）を使用したプラズマＣＶＤ法により形成することができ、その膜厚は、例えば、６００ｎｍ程度である。このとき、素子分離溝に酸化シリコン膜を埋め込む前に、素子分離溝の表面に熱酸化法により酸化シリコン膜を形成し、素子分離溝を形成する際に実施したドライエッチングによるダメージを回復してもよい。さらに、例えば、１０００℃〜１１００℃、５０％〜１００％のＮＯガス雰囲気中で、３０秒〜６０秒の熱処理を実施して素子分離溝の表面に窒化シリコン膜を形成してもよい。この窒化シリコン膜を素子分離溝の表面に形成することで、その後形成される素子分離領域からの応力を緩和することが可能となり、素子分離領域で分離されたアクティブ領域での結晶欠陥の発生を抑制することができる。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に形成された酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法で研磨する。このときの研磨は、半導体基板１Ｓに形成されている窒化シリコン膜が露出するまで行なう。
【００７９】
次に、図１２に示すように、半導体基板１Ｓ上に形成されている窒化シリコン膜（図示せず）を除去した後、半導体基板１Ｓのｎチャネル型ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、イオン注入法を使用することにより、ホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）などのｐ型不純物を半導体基板１Ｓ内に導入することにより形成する。同様に、半導体基板１Ｓのｐチャネル型ＭＩＳＦＥＴ形成領域にｎ型ウェルＮＷＬを形成する。ｎ型ウェルＮＷＬは、イオン注入法を使用することにより、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を半導体基板１Ｓ内に導入することにより形成する。その後、半導体基板１Ｓ上に形成されている酸化シリコン膜（図示せず）を除去する。このようにして素子分離領域を形成することができる。そして、素子分離領域で分離されて区画されたｎチャネル型ＭＩＳＦＥＴ形成領域の活性領域（アクティブ領域）にｐ型ウェルＰＷＬが形成され、ｐチャネル型ＭＩＳＦＥＴ形成領域の活性領域（アクティブ領域）にｎ型ウェルＮＷＬが形成される。
【００８０】
続いて、図１３に示すように、半導体基板１Ｓ上に第１絶縁膜２を形成する。第１絶縁膜２は、ｎチャネル型ＭＩＳＦＥＴ形成領域およびｐチャネル型ＭＩＳＦＥＴ形成領域を含む半導体基板１Ｓの全面に形成される。第１絶縁膜２は、例えば、酸化シリコン膜よりも誘電率の高いＨｆＯ２膜（酸化ハフニウム膜）から形成され、例えば、ＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成することができる。ただし、第１絶縁膜２は、ＨｆＯ２膜に限らず、ＨｆＯＮ膜（酸窒化ハフニウム膜）、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＳｉＯ２膜（酸化シリコン膜）あるいはＳｉＯＮ膜（酸窒化シリコン膜）などから形成してもよい。ここで、第１絶縁膜２は、その後の工程でゲート絶縁膜の元になる膜であるが、現時点では高誘電率膜でなくてもよく、その後の工程で形成されるゲート絶縁膜が高誘電率膜であればよい。このため、第１絶縁膜２として、酸化シリコン膜も使用することができるのである。なお、第１絶縁膜２と半導体基板１Ｓとの間に１ｎｍ以下の酸化シリコン膜（界面層）を形成してもよく、さらに、第１絶縁膜２の形成途中や第１絶縁膜２の形成後に、窒化処理や熱処理を加えることもできる。
【００８１】
次に、図１４に示すように、第１絶縁膜２上に窒化チタン膜（ＴｉＮ膜）３を形成し、この窒化チタン膜３上にタングステン膜４を形成する。その後、タングステン膜４上に窒化シリコン膜５を形成する。窒化チタン膜３は、例えば、スパッタリング法を用いて形成することができ、例えば、その膜厚は約５ｎｍである。この窒化チタン膜３は、しきい値を調整するために形成される膜である。窒化チタン膜３上に形成される膜は、抵抗の小さな膜である必要があり、例えば、タングステン膜４が使用される。タングステン膜４は、例えば、ＣＶＤ法を使用して形成することができ、例えば、その膜厚は約５０ｎｍである。タングステン膜４上に形成される窒化シリコン膜５は、ハードマスクとして機能する膜である。窒化シリコン膜５は、例えば、ＣＶＤ法を使用して形成することができ、例えば、その膜厚は約５０ｎｍである。窒化チタン膜３上に形成される膜は、タングステン膜４の代わりにポリシリコン膜を用いてもよい。この場合は、後の工程でポリシリコン膜の全部あるいは一部をシリサイド化することができる。たとえば、ポリシリコン膜をニッケルシリサイド化することにより、最終的に抵抗を小さくすることが可能である。
【００８２】
続いて、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ１を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極Ｇ２を形成する。具体的には、フォトリソグラフィ技術を使用して、まず、窒化シリコン膜５をパターニングする。そして、パターニングした窒化シリコン膜５をハードマスクにして、タングステン膜４と窒化チタン膜３を順次パターニングする。これにより、ゲート電極Ｇ１とゲート電極Ｇ２を形成する。
【００８３】
ここで、図２を見てわかるように、ｎチャネル型ＭＩＳＦＥＴのゲート電極とｐチャネル型ＭＩＳＦＥＴのゲート電極は同一のゲート電極Ｇである。すなわち、図１５に示すｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１と、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２とは同じゲート電極Ｇ（図２参照）を構成しているが、本実施の形態１では、便宜上、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇをゲート電極Ｇ１として示し、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇをゲート電極Ｇ２として示している。
【００８４】
ゲート電極Ｇ１とゲート電極Ｇ２とは、どちらも、窒化チタン膜３とタングステン膜４から構成されている。つまり、ゲート電極Ｇ１とゲート電極Ｇ２は、共通の金属材料から構成されており、この共通の金属材料をエッチングしている。このため、ゲート電極Ｇ１とゲート電極Ｇ２とを異なる金属材料から構成する場合（デュアルゲート）よりもエッチング制御（垂直加工性）が容易になるという利点がある。したがって、本実施の形態１では、主にゲート長が２０ｎｍ以下の微細化されたＭＩＳＦＥＴを対象にしているが、ゲート長が２０ｎｍ以下のゲート電極Ｇ１およびゲート電極Ｇ２を容易に実現できる利点を有する。
【００８５】
さらに、ゲート電極Ｇ１とゲート電極Ｇ２を形成した後、ゲート電極Ｇ１の側壁およびゲート電極Ｇ２の側壁に形成されている残渣を希フッ酸（ＤＨＦ：diluted hydrofluoric acid）で除去する。このとき、半導体基板１Ｓの全面に形成されている第１絶縁膜２は残存させる。以上の工程で、ゲートスタック構造が形成されるが、これまでの工程において、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域の両方とも第１絶縁膜２で覆われており、半導体基板１Ｓが露出することはない。なお、ゲート電極Ｇ１およびゲート電極Ｇ２上には、窒化シリコン膜５からなるキャップ絶縁膜が形成される。
【００８６】
次に、図１６に示すように、半導体基板１Ｓの全面に酸化シリコン膜６を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域は、酸化シリコン膜６で覆われることになる。したがって、ゲート電極Ｇ１およびゲート電極Ｇ２は、酸化シリコン膜６で覆われる。酸化シリコン膜６は、例えば、プラズマＣＶＤ法を使用して形成することができる。その後、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化シリコン膜６を除去する。この結果、図１７に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域は酸化シリコン膜６で覆われている一方、ｐチャネル型ＭＩＳＦＥＴ形成領域は露出する。ただし、ｐチャネル型ＭＩＳＦＥＴ形成領域においても、半導体基板１Ｓ上には第１絶縁膜２が形成されているため、半導体基板１Ｓが露出することはない。
【００８７】
続いて、図１８に示すように、半導体基板１Ｓの全面に元素供給膜７を形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜６が形成されているので、酸化シリコン膜６上に元素供給膜７が形成される。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ２（窒化シリコン膜５も含む）を覆うように元素供給膜７が形成される。特に、露出している第１絶縁膜２と元素供給膜７は直接接触する。
【００８８】
元素供給膜７は、例えば、アルミニウム（元素）を含む膜から形成されており、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）から形成される。ただし、元素供給膜７は、アルミニウムを含んでいればよく、アルミニウム膜や窒化アルミニウム膜から構成してもよい。元素供給膜７をアルミニウム膜から構成する場合は、例えば、ＤＣスパッタリング法、ＡＬＤ法あるいはＭＯＣＶＤ法を使用することにより形成することができる。一方、元素供給膜７を酸化アルミニウム膜や窒化アルミニウム膜から形成する場合は、ＤＣスパッタリング法でアルミニウム膜を形成した後、酸化処理や窒化処理を施すことにより形成することができる。さらには、ＲＦスパッタリング法で直接、酸化アルミニウム膜や窒化アルミニウム膜を形成することもできる。また、ＡＬＤ法やＭＯＣＶＤ法でアルミニウム膜を形成した後、酸化処理や窒化処理を施すことでも形成できるし、ＡＬＤ法やＭＯＣＶＤ法で直接、酸化アルミニウム膜や窒化アルミニウム膜を形成することもできる。
【００８９】
次に、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化アルミニウム膜よりなる元素供給膜７から第１絶縁膜２に対してアルミニウム（元素）が拡散する。この結果、図１８に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にアルミニウム（元素）が拡散して、高濃度ＨｆＡｌＯ膜８ａが形成される。このとき、ゲート電極Ｇ２直下の第１絶縁膜２は、直接元素供給膜７に接していないことから、低濃度ＨｆＡｌＯ膜８ｂとなる。つまり、ゲート電極Ｇ２直下の第１絶縁膜２に着目すると、ゲート電極Ｇ２直下の端部からゲート電極Ｇ２直下の中央部に向ってアルミニウム（元素）が拡散する。このことから、ゲート電極Ｇ２直下に形成されている第１絶縁膜２は、チャネル方向における端部側でアルミニウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてアルミニウムの濃度が低濃度となる。この結果、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＡｌＯ膜８ａから形成され、中央部が低濃度ＨｆＡｌＯ膜８ｂから形成されることになる。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜６上に元素供給膜７が形成されていることから、厚い酸化シリコン膜６で覆われている第１絶縁膜２には、アルミニウム（元素）は導入されず、ＨｆＯ２膜のままである。
【００９０】
続いて、図１９に示すように、例えば、酸化アルミニウム膜からなる元素供給膜７を除去する。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている元素供給膜７を除去する。その後、図２０に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化シリコン膜６を除去する。
【００９１】
そして、図２１に示すように、再び、半導体基板１Ｓの全面に酸化シリコン膜９を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域は、酸化シリコン膜９で再び覆われることになる。酸化シリコン膜９は、例えば、プラズマＣＶＤ法を使用して形成することができる。その後、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化シリコン膜９を除去する。この結果、図２２に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域は酸化シリコン膜９で覆われている一方、ｎチャネル型ＭＩＳＦＥＴ形成領域は露出する。ただし、ｎチャネル型ＭＩＳＦＥＴ形成領域においても、半導体基板１Ｓ上には第１絶縁膜２が形成されているため、半導体基板１Ｓが露出することはない。
【００９２】
続いて、図２３に示すように、半導体基板１Ｓの全面に元素供給膜１０を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜９が形成されているので、酸化シリコン膜９上に元素供給膜１０が形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ１（窒化シリコン膜５も含む）を覆うように元素供給膜１０が形成される。特に、露出している第１絶縁膜２と元素供給膜１０は直接接触する。
【００９３】
元素供給膜１０は、例えば、マグネシウム（元素）を含む膜から形成されており、例えば、酸化マグネシウム膜（ＭｇＯ膜）から形成される。ただし、元素供給膜１０は、マグネシウムを含んでいればよく、マグネシウム膜や窒化マグネシウム膜から構成してもよい。元素供給膜１０をマグネシウム膜から構成する場合は、例えば、ＤＣスパッタリング法、ＡＬＤ法あるいはＭＯＣＶＤ法を使用することにより形成することができる。一方、元素供給膜１０を酸化マグネシウム膜や窒化マグネシウム膜から形成する場合は、ＤＣスパッタリング法でマグネシウム膜を形成した後、酸化処理や窒化処理を施すことにより形成することができる。さらには、ＲＦスパッタリング法で直接、酸化マグネシウム膜や窒化マグネシウム膜を形成することもできる。また、ＡＬＤ法やＭＯＣＶＤ法でマグネシウム膜を形成した後、酸化処理や窒化処理を施すことでも形成できるし、ＡＬＤ法やＭＯＣＶＤ法で直接、酸化マグネシウム膜や窒化マグネシウム膜を形成することもできる。
【００９４】
次に、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化マグネシウム膜よりなる元素供給膜１０から第１絶縁膜２に対してマグネシウム（元素）が拡散する。この結果、図２３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にマグネシウム（元素）が拡散して、高濃度ＨｆＭｇＯ膜１１ａが形成される。このとき、ゲート電極Ｇ１直下の第１絶縁膜２は、直接元素供給膜１０に接していないことから、低濃度ＨｆＭｇＯ膜１１ｂとなる。つまり、ゲート電極Ｇ１直下の第１絶縁膜２に着目すると、ゲート電極Ｇ１直下の端部側からゲート電極Ｇ１直下の中央部に向ってマグネシウム（元素）が拡散する。このことから、ゲート電極Ｇ１直下に形成されている第１絶縁膜２は、チャネル方向における端部側でマグネシウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてマグネシウムの濃度が低濃度となる。この結果、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＭｇＯ膜１１ａから形成され、中央部が低濃度ＨｆＭｇＯ膜１１ｂから形成されることになる。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜９上に元素供給膜１０が形成されていることから、厚い酸化シリコン膜９で覆われている高濃度ＨｆＡｌＯ膜８ａおよび低濃度ＨｆＡｌＯ膜８ｂには、マグネシウムが導入されない。
【００９５】
ここで、元素供給膜１０は、例えば、酸化マグネシウム膜のようにマグネシウムを含む膜から構成するようにしたが、これに限らず、ランタン（Ｌａ）、スカンジウム（Ｓｃ）、ジスプロシウム（Ｄｙ）、イットリウム（Ｙ）、ガドリニウム（Ｇｄ）などの元素を含有する膜であってもよい。具体的に、上述した元素を、例えば、ＨｆＯ２膜よりなる第１絶縁膜２に拡散させることにより、マグネシウムと同様に、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低下させる効果が得られる。例えば、ランタン（Ｌａ）を例に挙げると、元素供給膜１０としてランタン膜や酸化ランタン膜が考えられる。
【００９６】
続いて、図２４に示すように、例えば、酸化マグネシウム膜からなる元素供給膜１０を除去する。つまり、ｎチャネル型ＭＩＳＦＥＴ形成領域とｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている元素供給膜１０を除去する。その後、図２５に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化シリコン膜９を除去する。
【００９７】
次に、図２６に示すように、半導体基板１Ｓのｎチャネル型ＭＩＳＦＥＴ形成領域に露出している高濃度ＨｆＭｇＯ膜１１ａを除去し、かつ、半導体基板１Ｓのｐチャネル型ＭＩＳＦＥＴ形成領域に露出している高濃度ＨｆＡｌＯ膜８ａを除去する。これにより、ｎチャネル型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ１の直下にだけゲート絶縁膜ＧＯＸ１を形成することができる。このゲート絶縁膜ＧＯＸ１は、チャネル方向における端部領域近傍に形成された高濃度ＨｆＭｇＯ膜１１ａと、チャネル方向における中央部領域近傍に形成された低濃度ＨｆＭｇＯ膜１１ｂから構成される。詳細には、チャネル方向における端部側でマグネシウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてマグネシウムの濃度が低濃度となるゲート絶縁膜ＧＯＸ１が形成される。
【００９８】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２の直下にだけゲート絶縁膜ＧＯＸ２を形成することができる。このゲート絶縁膜ＧＯＸ２は、チャネル方向における端部領域近傍に形成された高濃度ＨｆＡｌＯ膜８ａと、チャネル方向における中央部領域近傍に形成された低濃度ＨｆＡｌＯ膜８ｂから構成される。詳細には、チャネル方向における端部側でアルミニウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてアルミニウムの濃度が低濃度となるゲート絶縁膜ＧＯＸ２が形成される。
【００９９】
以上のようにして、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とを異なる組成の高誘電率膜から形成することができる。このとき、上述した工程から明らかなように、ゲート電極Ｇ１の直下およびゲート電極Ｇ２の直下は一度も露出することなく、異なる組成のゲート絶縁膜ＧＯＸ１とゲート絶縁膜ＧＯＸ２を形成することができる。このことから、本実施の形態１における半導体装置の製造方法によれば、半導体基板１Ｓ（特に、ゲートスタック構造下の半導体基板１Ｓ）を不必要に露出することなく、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とをそれぞれ異なる高誘電率膜から形成することができるので、半導体装置の信頼性向上を図ることができる。
【０１００】
続いて、その後の工程について説明する。図２７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域（エクステンション領域）１２を形成する。浅いｎ型不純物拡散領域１２は、半導体領域である。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐチャネル型ＭＩＳＦＥＴのゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域（エクステンション領域）１３を形成する。浅いｐ型不純物拡散領域１３は、半導体領域である。
【０１０１】
その後、図２８に示すように、半導体基板１Ｓ上に窒化シリコン膜を形成する。窒化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、窒化シリコン膜を異方性エッチングすることにより、サイドウォール１４をゲート電極Ｇ１とゲート電極Ｇ２の側壁に形成する。サイドウォール１４は、窒化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールを形成してもよい。
【０１０２】
次に、図２９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１４に整合した深いｎ型不純物拡散領域１５を形成する。深いｎ型不純物拡散領域１５は、半導体領域である。この深いｎ型不純物拡散領域１５と浅いｎ型不純物拡散領域１２によってソース領域が形成される。同様に、深いｎ型不純物拡散領域１５と浅いｎ型不純物拡散領域１２によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域１２と深いｎ型不純物拡散領域１５で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０３】
一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においても、フォトリソグラフィ技術およびイオン注入法を使用することにより、サイドウォール１４に整合した深いｐ型不純物拡散領域１６を形成する。深いｐ型不純物拡散領域１６は、半導体領域である。この深いｐ型不純物拡散領域１６と浅いｐ型不純物拡散領域１３によってソース領域が形成される。同様に、深いｐ型不純物拡散領域１６と浅いｐ型不純物拡散領域１３によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｐ型不純物拡散領域１３と深いｐ型不純物拡散領域１６で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１０４】
その後、ｎチャネル型ＭＩＳＦＥＴ形成領域の深いｎ型不純物拡散領域１５と、ｐチャネル型ＭＩＳＦＥＴ形成領域の深いｐ型不純物拡散領域１６に低抵抗化のためのシリサイド膜を形成してもよい。窒化チタン膜３の上にポリシリコン膜を形成している場合には、深いｎ型不純物拡散領域１５、深いｐ型不純物拡散領域１６と同時にゲート電極Ｇ１、Ｇ２を構成するポリシリコン膜の全部あるいは一部をシリサイド化してもよい。
【０１０５】
次に、図３０に示すように、半導体基板１Ｓの主面上に層間絶縁膜となる酸化シリコン膜ＩＬを形成する。酸化シリコン膜ＩＬは、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜ＩＬの表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。窒化チタン膜３の上にポリシリコン膜を形成している場合には、このＣＭＰ法によりポリシリコン膜を露出させ、たとえばシリサイド化させるための膜であるニッケル膜（Ｎｉ膜）を堆積した後、熱処理を施し、余剰のシリサイド化させるための膜を除去することで、前記ポリシリコン膜の全部あるいは一部をシリサイド化することも可能である。
【０１０６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜ＩＬを貫通するコンタクトホールＣＮＴを形成する。このコンタクトホールＣＮＴは複数形成される。具体的には、ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域に達するコンタクトホールＣＮＴと、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域に達するコンタクトホールＣＮＴが形成される。
【０１０７】
そして、コンタクトホールＣＮＴの底面および内壁を含む酸化シリコン膜ＩＬ上にチタン／窒化チタン膜１７ａを形成する。チタン／窒化チタン膜１７ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜１７ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０８】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜１７ｂを形成する。このタングステン膜１７ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜ＩＬ上に形成された不要なチタン／窒化チタン膜１７ａおよびタングステン膜１７ｂを例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１０９】
次に、酸化シリコン膜ＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜１８ａ、銅を含有するアルミニウム膜１８ｂ、チタン／窒化チタン膜１８ｃを順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線Ｌ１の上層に配線を形成して多層配線を形成する。このようにして、半導体基板１Ｓ上にＳＲＡＭを含む集積回路を形成することができる。すなわち、本実施の形態１では、ＳＲＡＭを構成するｎチャネル型ＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ１）とｐチャネル型ＭＩＳＦＥＴ（負荷用ＭＩＳＦＥＴＱｐ１）を図示して半導体装置の製造工程について説明したが、ＳＲＡＭを構成するその他のＭＩＳＦＥＴ（転送用ＭＩＳＦＥＴなどを含む）も基本的に同様な工程で形成される。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【０１１０】
本実施の形態１では、先に、酸化アルミニウム膜からなる元素供給膜７を形成して、この元素供給膜７からｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている第１絶縁膜（例えば、ＨｆＯ２膜）に熱処理でアルミニウムを拡散させている。そして、その後に、酸化マグネシウム膜からなる元素供給膜１０を形成して、この元素供給膜１０からｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている第１絶縁膜（例えば、ＨｆＯ２膜）に熱処理でマグネシウムを拡散させている。この順序で元素の拡散を行なう利点は、アルミニウムの方がマグネシウムよりも拡散しにくいからである。すなわち、先に導入した元素（アルミニウム）は、その元素（アルミニウム）を拡散する際に行なわれる熱処理と、その後に導入する元素（マグネシウム）を拡散する際に行なわれる熱処理とが加わることになる。しかし、アルミニウムはマグネシウムよりも熱処理によって拡散しにくいという性質をもっていることから、一回の熱処理では充分にアルミニウムの拡散が起こらないとも考えられる。そこで、アルミニウムの拡散をマグネシウムの拡散よりも先に実施することで、アルミニウムの拡散を充分に行なうことができるのである。この点から、アルミニウムの拡散をマグネシウムの拡散よりも先に行なうことが望ましい。つまり、ｐチャネル型ＭＩＳＦＥＴ形成領域でのアルミニウムの拡散をｎチャネル型ＭＩＳＦＥＴ形成領域でのマグネシウムの拡散よりも先に行なうことが望ましいのである。ただし、本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ形成領域でのマグネシウムの拡散をｐチャネル型ＭＩＳＦＥＴ形成領域でのアルミニウムの拡散よりも先に行なっても問題はない。つまり、どちらを先に行なっても、半導体基板１Ｓ（特に、ゲートスタック構造下の半導体基板１Ｓ）を不必要に露出することなく、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とをそれぞれ異なる高誘電率膜から形成することができることには変わりがないのである。
【０１１１】
また、本実施の形態１では、ゲート電極Ｇ１とゲート電極Ｇ２を共通の金属材料（例えば、窒化チタン膜３とタングステン膜４）から構成しているが、ゲート電極Ｇ１とゲート電極Ｇ２とを異なる金属材料から構成する場合にも適用することができる。
【０１１２】
さらに、本実施の形態１では、ＳＲＡＭの製造技術を対象としているが、これに限定されるものではなく、例えば、ロジック回路を構成するＣＭＩＳＦＥＴの製造技術にも適用することができる。ＳＲＡＭやロジック回路を構成するＣＭＩＳＦＥＴに本発明を適用することにより、第１の問題点に対応して、半導体基板１Ｓ（特に、ゲートスタック構造下の半導体基板１Ｓ）を不必要に露出することなく、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とをそれぞれ異なる高誘電率膜から形成することができる顕著な効果が得られる。さらに、ＳＲＡＭに適用する場合は、第２の問題点に対応して、素子分離領域を介してｎチャネル型ＭＩＳＦＥＴ形成領域からｐチャネル型ＭＩＳＦＥＴ形成領域に延在するゲート電極Ｇを信頼性よく製造できる顕著な効果を得ることができる。
【０１１３】
（実施の形態２）
本実施の形態２では、ゲート電極の側壁にオフセットスペーサを形成した後、元素供給膜による元素の拡散を実施する例について説明する。本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様であるため、異なる点を強調して説明する。
【０１１４】
図１２から図１５までは前記実施の形態１と同様である。続いて、図３１に示すように、半導体基板１Ｓの全面に窒化シリコン膜を形成する。そして、窒化シリコン膜を異方性エッチングすることにより、ゲート電極Ｇ１（キャップ絶縁膜となる窒化シリコン膜５を含む）の側壁と、ゲート電極Ｇ２（キャップ絶縁膜となる窒化シリコン膜５を含む）の側壁にオフセットスペーサ２０を形成する。
【０１１５】
その後、図３２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜６で覆い、半導体基板１Ｓの全面に元素供給膜７を形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜６が形成されているので、酸化シリコン膜６上に元素供給膜７が形成される。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ２（窒化シリコン膜５も含む）を覆うように元素供給膜７が形成される。
【０１１６】
元素供給膜７は、例えば、アルミニウム（元素）を含む膜から形成されており、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化アルミニウム膜よりなる元素供給膜７から第１絶縁膜２に対してアルミニウム（元素）が拡散する。この結果、図３２に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にアルミニウム（元素）が拡散して、高濃度ＨｆＡｌＯ膜８ａが形成される。このとき、ゲート電極Ｇ２直下の第１絶縁膜２は、直接元素供給膜７に接していないことから、低濃度ＨｆＡｌＯ膜８ｂとなる。つまり、ゲート電極Ｇ２直下の第１絶縁膜２に着目すると、ゲート電極Ｇ２直下の端部側からゲート電極Ｇ２直下の中央部に向ってアルミニウム（元素）が拡散する。このことから、ゲート電極Ｇ２直下に形成されている第１絶縁膜２は、チャネル方向における端部側でアルミニウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてアルミニウムの濃度が低濃度となる。この結果、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＡｌＯ膜８ａから形成され、中央部が低濃度ＨｆＡｌＯ膜８ｂから形成されることになる。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜６上に元素供給膜７が形成されていることから、厚い酸化シリコン膜６で覆われている第１絶縁膜２には、アルミニウム（元素）は導入されず、ＨｆＯ２膜のままである。
【０１１７】
ここで、ゲート電極Ｇ２の側壁には、窒化シリコン膜よりなるオフセットスペーサ２０が形成されている。このため、ゲート電極Ｇ２の側壁と元素供給膜７とは直接接触しない。このため、熱処理によって元素供給膜７からゲート電極Ｇ２へアルミニウムが拡散することを抑制できる。つまり、ゲート電極Ｇ２の側壁に形成されているオフセットスペーサ２０は、元素供給膜７からゲート電極Ｇ２へのアルミニウムの拡散を抑制する機能を有している。これにより、ゲート電極Ｇ２を構成する窒化チタン膜３やタングステン膜４に、アルミニウムなどの不純物が導入されることを抑制できるので、ゲート電極Ｇ２の特性劣化を防止できる効果が得られる。
【０１１８】
続いて、図３３に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜９で覆い、半導体基板１Ｓの全面に元素供給膜１０を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜９が形成されているので、酸化シリコン膜９上に元素供給膜１０が形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ１（窒化シリコン膜５も含む）を覆うように元素供給膜１０が形成される。
【０１１９】
元素供給膜１０は、例えば、マグネシウム（元素）を含む膜から形成されており、例えば、酸化マグネシウム膜（ＭｇＯ膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化マグネシウム膜よりなる元素供給膜１０から第１絶縁膜２に対してマグネシウム（元素）が拡散する。この結果、図３３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にマグネシウム（元素）が拡散して、高濃度ＨｆＭｇＯ膜１１ａが形成される。このとき、ゲート電極Ｇ１直下の第１絶縁膜２は、直接元素供給膜１０に接していないことから、低濃度ＨｆＭｇＯ膜１１ｂとなる。つまり、ゲート電極Ｇ１直下の第１絶縁膜２に着目すると、ゲート電極Ｇ１直下の端部側からゲート電極Ｇ１直下の中央部に向ってマグネシウム（元素）が拡散する。このことから、ゲート電極Ｇ１直下に形成されている第１絶縁膜２は、チャネル方向における端部側でマグネシウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてマグネシウムの濃度が低濃度となる。この結果、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＭｇＯ膜１１ａから形成され、中央部が低濃度ＨｆＭｇＯ膜１１ｂから形成されることになる。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜９上に元素供給膜１０が形成されていることから、厚い酸化シリコン膜６で覆われている高濃度ＨｆＡｌＯ膜８ａには、マグネシウム（元素）は導入されない。
【０１２０】
ここで、ゲート電極Ｇ１の側壁には、窒化シリコン膜よりなるオフセットスペーサ２０が形成されている。このため、ゲート電極Ｇ１の側壁と元素供給膜１０とは直接接触しない。このため、熱処理によって元素供給膜１０からゲート電極Ｇ１へマグネシウムが拡散することを抑制できる。つまり、ゲート電極Ｇ１の側壁に形成されているオフセットスペーサ２０は、元素供給膜１０からゲート電極Ｇ１へのマグネシウムの拡散を抑制する機能を有している。これにより、ゲート電極Ｇ１を構成する窒化チタン膜３やタングステン膜４に、マグネシウムなどの不純物が導入されることを抑制できるので、ゲート電極Ｇ１の特性劣化を防止できる効果が得られる。
【０１２１】
その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態２における半導体装置を製造することができる。
【０１２２】
（実施の形態３）
本実施の形態３では、ゲート電極を形成した後、半導体基板１Ｓに露出している第１絶縁膜を除去し、かつ、半導体基板１Ｓの露出している領域に酸化シリコン膜を形成し、その後、元素供給膜から第１絶縁膜へ元素を拡散させる例について説明する。本実施の形態３における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様であるため、異なる点を強調して説明する。
【０１２３】
図１２から図１５までは前記実施の形態１と同様である。次に、図３４に示すように、露出している第１絶縁膜２を除去する。これにより、第１絶縁膜２は、ゲート電極Ｇ１の直下とゲート電極Ｇ２の直下にだけ形成されることになる。このとき、半導体基板１Ｓの表面が露出されることになるが、ゲート電極Ｇ１を形成したゲートスタック構造と、ゲート電極Ｇ２を形成したゲートスタック構造の直下は露出されることはないので、ＭＩＳＦＥＴの特性上影響は少ないのである。つまり、ゲートスタック構造の直下が露出されると、ゲート絶縁膜の形成される半導体基板１Ｓが露出されることになるので、ＭＩＳＦＥＴの特性上問題となるが、ゲートスタック構造の直下が露出されなければ、ＭＩＳＦＥＴの特性上それほど問題とならない。
【０１２４】
続いて、図３５に示すように、露出している半導体基板１Ｓ上に酸化シリコン膜２１を形成する。その後、図３６に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜６で覆い、半導体基板１Ｓの全面に元素供給膜７を形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜６が形成されているので、酸化シリコン膜６上に元素供給膜７が形成される。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている酸化シリコン膜２１およびゲート電極Ｇ２（窒化シリコン膜５も含む）を覆うように元素供給膜７が形成される。
【０１２５】
元素供給膜７は、例えば、アルミニウム（元素）を含む膜から形成されており、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化アルミニウム膜よりなる元素供給膜７から第１絶縁膜２に対してアルミニウム（元素）が拡散する。この結果、図３６に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にアルミニウム（元素）が拡散して、高濃度ＨｆＡｌＯ膜８ａが形成される。このとき、ゲート電極Ｇ２直下の第１絶縁膜２は、直接元素供給膜７に接していないことから、低濃度ＨｆＡｌＯ膜８ｂとなる。つまり、ゲート電極Ｇ２直下の第１絶縁膜２に着目すると、ゲート電極Ｇ２直下の端部側からゲート電極Ｇ２直下の中央部に向ってアルミニウム（元素）が拡散する。このことから、ゲート電極Ｇ２直下に形成されている第１絶縁膜２は、チャネル方向における端部側でアルミニウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてアルミニウムの濃度が低濃度となる。この結果、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＡｌＯ膜８ａから形成され、中央部が低濃度ＨｆＡｌＯ膜８ｂから形成されることになる。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜６上に元素供給膜７が形成されていることから、厚い酸化シリコン膜６で覆われている第１絶縁膜２には、アルミニウム（元素）は導入されず、ＨｆＯ２膜のままである。
【０１２６】
ここで、本実施の形態３では、半導体基板１Ｓに露出していた第１絶縁膜２を除去しているため、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２に直接元素供給膜７が接触することになる。つまり、ゲート電極Ｇ２の直下以外の領域にも第１絶縁膜２が形成されている場合には、その第１絶縁膜２に元素供給膜７が接触することになる。したがって、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２に直接元素供給膜７からアルミニウムが拡散するというよりは、元素供給膜７からゲート電極Ｇ２の外側に形成されている第１絶縁膜２にアルミニウムが拡散し、そのアルミニウムがゲート電極Ｇ２の直下に形成されている第１絶縁膜２に拡散するという経路をたどると考えられる。この場合、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２までの拡散距離が長くなることから、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２まで充分にアルミニウムが拡散しないおそれがある。これに対し、本実施の形態３では、半導体基板１Ｓに露出していた第１絶縁膜２を除去しているため、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２に直接元素供給膜７が接触することになる。したがって、元素供給膜７からゲート電極Ｇ２の直下に形成されている第１絶縁膜２までの拡散経路が短くなる。この結果、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２にも充分にアルミニウムを拡散させることができると考えられる。なお、ゲート電極Ｇ２の外側に形成されている酸化シリコン膜２１は、元素供給膜７から拡散するアルミニウムが不用意にソース領域あるいはドレイン領域となる半導体基板１Ｓの内部に拡散することを抑制するために設けられている膜である。
【０１２７】
続いて、図３７に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜９で覆い、半導体基板１Ｓの全面に元素供給膜１０を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜９が形成されているので、酸化シリコン膜９上に元素供給膜１０が形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ１（窒化シリコン膜５も含む）を覆うように元素供給膜１０が形成される。
【０１２８】
元素供給膜１０は、例えば、マグネシウム（元素）を含む膜から形成されており、例えば、酸化マグネシウム膜（ＭｇＯ膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化マグネシウム膜よりなる元素供給膜１０から第１絶縁膜２に対してマグネシウム（元素）が拡散する。この結果、図３３に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にマグネシウム（元素）が拡散して、高濃度ＨｆＭｇＯ膜１１ａが形成される。このとき、ゲート電極Ｇ１直下の第１絶縁膜２は、直接元素供給膜１０に接していないことから、低濃度ＨｆＭｇＯ膜１１ｂとなる。つまり、ゲート電極Ｇ１直下の第１絶縁膜２に着目すると、ゲート電極Ｇ１直下の端部側からゲート電極Ｇ１直下の中央部に向ってマグネシウム（元素）が拡散する。このことから、ゲート電極Ｇ１直下に形成されている第１絶縁膜２は、チャネル方向における端部側でマグネシウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてマグネシウムの濃度が低濃度となる。この結果、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＭｇＯ膜１１ａから形成され、中央部が低濃度ＨｆＭｇＯ膜１１ｂから形成されることになる。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜９上に元素供給膜１０が形成されていることから、厚い酸化シリコン膜６で覆われている高濃度ＨｆＡｌＯ膜８ａには、マグネシウム（元素）は導入されない。
【０１２９】
ここで、本実施の形態３では、半導体基板１Ｓに露出していた第１絶縁膜２を除去しているため、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２に直接元素供給膜１０が接触することになる。つまり、ゲート電極Ｇ１の直下以外の領域にも第１絶縁膜２が形成されている場合には、その第１絶縁膜２に元素供給膜１０が接触することになる。したがって、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２に直接元素供給膜１０からマグネシウムが拡散するというよりは、元素供給膜１０からゲート電極Ｇ１の外側に形成されている第１絶縁膜２にマグネシウムが拡散し、そのマグネシウムがゲート電極Ｇ１の直下に形成されている第１絶縁膜２に拡散するという経路をたどると考えられる。この場合、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２までの拡散距離が長くなることから、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２まで充分にマグネシウムが拡散しないおそれがある。これに対し、本実施の形態３では、半導体基板１Ｓに露出していた第１絶縁膜２を除去しているため、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２に直接元素供給膜１０が接触することになる。したがって、元素供給膜１０からゲート電極Ｇ１の直下に形成されている第１絶縁膜２までの拡散経路が短くなる。この結果、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２にも充分にマグネシウムを拡散させることができると考えられる。なお、ゲート電極Ｇ１の外側に形成されている酸化シリコン膜２１は、元素供給膜１０から拡散するマグネシウムが不用意にソース領域あるいはドレイン領域となる半導体基板１Ｓの内部に拡散することを抑制するために設けられている膜である。
【０１３０】
その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態３における半導体装置を製造することができる。
【０１３１】
（実施の形態４）
本実施の形態４では、第１絶縁膜のゲート長方向の長さをゲート電極のゲート長よりも短くして、元素供給膜から第１絶縁膜への元素の拡散を容易にする例について説明する。
【０１３２】
本実施の形態４における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様であるため、異なる点を強調して説明する。
【０１３３】
図１２から図１５までは前記実施の形態１と同様である。次に、図３８に示すように、ゲート電極Ｇ１およびゲート電極Ｇ２の外側に露出している第１絶縁膜２を、ウェットエッチングで除去する。このとき、ウェットエッチングの処理時間を長くすることにより、半導体基板１Ｓに露出している第１絶縁膜２だけでなく、ゲート電極Ｇ１の直下やゲート電極Ｇ２の直下に形成されている第１絶縁膜２の一部も除去する。すなわち、ゲート電極Ｇ１の直下やゲート電極Ｇ２の直下に形成されている第１絶縁膜２もゲート電極Ｇ１の端部領域やゲート電極Ｇ２の端部領域から中央領域に向って一部がエッチングされる。これにより、例えば、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２のゲート長方向の長さは、ゲート電極Ｇ１のゲート長よりも短くなる。同様に、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２のゲート長方向の長さは、ゲート電極Ｇ２のゲート長よりも短くなる。
【０１３４】
続いて、図３９に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜６で覆い、半導体基板１Ｓの全面に元素供給膜７を形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜６が形成されているので、酸化シリコン膜６上に元素供給膜７が形成される。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ２（窒化シリコン膜５も含む）を覆うように元素供給膜７が形成される。
【０１３５】
元素供給膜７は、例えば、アルミニウム（元素）を含む膜から形成されており、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化アルミニウム膜よりなる元素供給膜７から第１絶縁膜２に対してアルミニウム（元素）が拡散する。このとき、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２のゲート長方向の長さがゲート電極Ｇ２のゲート長よりも短くなっているので、元素供給膜７は、ゲート電極Ｇ２の直下の領域まで入り込んで第１絶縁膜２と接触する。この結果、図３９に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にアルミニウム（元素）が拡散して、高濃度ＨｆＡｌＯ膜８ａが形成される。そして、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２の中央部まで、アルミニウム（元素）が拡散する。第１絶縁膜２の中央領域は、直接元素供給膜７に接触していないことから、元素供給膜７に直接接触している第１絶縁膜２の端部領域よりもアルミニウムの濃度は低濃度となり、低濃度ＨｆＡｌＯ膜８ｂが形成される。
【０１３６】
ここで、本実施の形態４では、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２のゲート長方向の長さが短くなっている。このことから、第１絶縁膜２の端部領域から中央領域までの距離が短くなっている。これは、アルミニウム（元素）が第１絶縁膜２の端部領域から中央領域まで拡散する拡散距離が短くなることを意味する。すなわち、本実施の形態４では、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２のゲート長方向の長さが短くなっている結果、第１絶縁膜２の中央領域まで充分にアルミニウム（元素）が拡散するのである。したがって、ゲート絶縁膜ＧＯＸ２は、端部領域に形成されている高濃度ＨｆＡｌＯ膜８ａと中央領域に形成されている低濃度ＨｆＡｌＯ膜８ｂで構成されているが、高濃度ＨｆＡｌＯ膜８ａのアルミニウム濃度と低濃度ＨｆＡｌＯ膜８ｂのアルミニウム濃度との差を小さくすることができる。つまり、本実施の形態４によれば、ゲート絶縁膜ＧＯＸ２の中央領域まで充分にアルミニウムを拡散させることができるのである。本実施の形態４では、主にゲート電極Ｇ２のゲート長が２０ｎｍ以下のＭＩＳＦＥＴを対象にしているが、本実施の形態４のようにゲート電極Ｇ２の直下に形成されている第１絶縁膜のゲート長方向の長さをゲート長よりも短くすることで、ゲート絶縁膜ＧＯＸ２の全体にわたって充分にアルミニウムを拡散することができる。このため、例えば、ゲート電極Ｇ２のゲート長が２０ｎｍ以上のＭＩＳＦＥＴであっても、ゲート絶縁膜ＧＯＸ２の全体にわたってアルミニウムを拡散させることができる。このことは、チャネル領域のうちソース領域の端部で電位障壁を小さくできるだけでなく、チャネル領域全体にわたって電位障壁を小さくできることを意味する。したがって、本実施の形態４によれば、ゲート電極Ｇ２のゲート長が２０ｎｍ以上のＭＩＳＦＥＴでも充分にしきい値電圧を低減できる。
【０１３７】
なお、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜６上に元素供給膜７が形成されていることから、厚い酸化シリコン膜６で覆われている第１絶縁膜２には、アルミニウム（元素）は導入されず、ＨｆＯ２膜のままである。
【０１３８】
次に、図４０に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜９で覆い、半導体基板１Ｓの全面に元素供給膜１０を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜９が形成されているので、酸化シリコン膜９上に元素供給膜１０が形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ１（窒化シリコン膜５も含む）を覆うように元素供給膜１０が形成される。
【０１３９】
元素供給膜１０は、例えば、マグネシウム（元素）を含む膜から形成されており、例えば、酸化マグネシウム膜（ＭｇＯ膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化マグネシウム膜よりなる元素供給膜１０から第１絶縁膜２に対してマグネシウム（元素）が拡散する。このとき、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２のゲート長方向の長さがゲート電極Ｇ１のゲート長よりも短くなっているので、元素供給膜１０は、ゲート電極Ｇ１の直下の領域まで入り込んで第１絶縁膜２と接触する。この結果、図４０に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にマグネシウム（元素）が拡散して、高濃度ＨｆＭｇＯ膜１１ａが形成される。そして、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２の中央部まで、マグネシウム（元素）が拡散する。第１絶縁膜２の中央領域は、直接元素供給膜１０に接触していないことから、元素供給膜１０に直接接触している第１絶縁膜２の端部領域よりもマグネシウムの濃度は低濃度となり、低濃度ＨｆＭｇＯ膜１１ｂが形成される。
【０１４０】
ここで、本実施の形態４では、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２のゲート長方向の長さが短くなっている。このことから、第１絶縁膜２の端部領域から中央領域までの距離が短くなっている。これは、マグネシウム（元素）が第１絶縁膜２の端部領域から中央領域まで拡散する拡散距離が短くなることを意味する。すなわち、本実施の形態４では、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２のゲート長方向の長さが短くなっている結果、第１絶縁膜２の中央領域まで充分にマグネシウム（元素）が拡散するのである。したがって、ゲート絶縁膜ＧＯＸ１は、端部領域に形成されている高濃度ＨｆＭｇＯ膜１１ａと中央領域に形成されている低濃度ＨｆＭｇＯ膜１１ｂで構成されているが、高濃度ＨｆＭｇＯ膜１１ａのマグネシウム濃度と低濃度ＨｆＭｇＯ膜１１ｂのマグネシウム濃度との差を小さくすることができる。つまり、本実施の形態４によれば、ゲート絶縁膜ＧＯＸ１の中央領域まで充分にマグネシウムを拡散させることができるのである。本実施の形態４では、主にゲート電極Ｇ１のゲート長が２０ｎｍ以下のＭＩＳＦＥＴを対象にしているが、本実施の形態４のようにゲート電極Ｇ１の直下に形成されている第１絶縁膜のゲート長方向の長さをゲート長よりも短くすることで、ゲート絶縁膜ＧＯＸ１の全体にわたって充分にマグネシウムを拡散することができる。このため、例えば、ゲート電極Ｇ１のゲート長が２０ｎｍ以上のＭＩＳＦＥＴであっても、ゲート絶縁膜ＧＯＸ１の全体にわたってマグネシウムを拡散させることができる。このことは、チャネル領域のうちソース領域の端部で電位障壁を小さくできるだけでなく、チャネル領域全体にわたって電位障壁を小さくできることを意味する。したがって、本実施の形態４によれば、ゲート電極Ｇ１のゲート長が２０ｎｍ以上のＭＩＳＦＥＴでも充分にしきい値電圧を低減できる。
【０１４１】
その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態４における半導体装置を製造することができる。本実施の形態４によれば、半導体基板１Ｓ（特に、ゲートスタック構造下の半導体基板１Ｓ）を不必要に露出することなく、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とをそれぞれ異なる高誘電率膜から形成することができるので、半導体装置の信頼性向上を図ることができる。特に、本実施の形態４によれば、ゲート長が２０ｎｍ以上のｎチャネル型ＭＩＳＦＥＴとゲート長が２０ｎｍ以上のｐチャネル型ＭＩＳＦＥＴとを一緒に形成する半導体装置においても、しきい値電圧の低減を図るとともに、上述した効果を得ることができる。
【０１４２】
（実施の形態５）
本実施の形態５では、元素供給膜の形成工程、熱処理による元素供給膜から第１絶縁膜への元素の拡散工程および元素供給膜の除去工程をサイクル工程とした場合に、このサイクル工程を繰り返し実施する例について説明する。
【０１４３】
本実施の形態５における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様であるため、異なる点を強調して説明する。
【０１４４】
図１２から図１５までは前記実施の形態１と同様である。続いて、図４１に示すように、半導体基板１Ｓの全面に窒化シリコン膜を形成する。そして、窒化シリコン膜を異方性エッチングすることにより、ゲート電極Ｇ１（キャップ絶縁膜となる窒化シリコン膜５を含む）の側壁と、ゲート電極Ｇ２（キャップ絶縁膜となる窒化シリコン膜５を含む）の側壁にオフセットスペーサ２０を形成する。
【０１４５】
その後、図４２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜６で覆い、半導体基板１Ｓの全面に元素供給膜７を形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜６が形成されているので、酸化シリコン膜６上に元素供給膜７が形成される。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ２（窒化シリコン膜５も含む）を覆うように元素供給膜７が形成される。
【０１４６】
元素供給膜７は、例えば、アルミニウム（元素）を含む膜から形成されており、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化アルミニウム膜よりなる元素供給膜７から第１絶縁膜２に対してアルミニウム（元素）が拡散する。この結果、図４２に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にアルミニウム（元素）が拡散して、高濃度ＨｆＡｌＯ膜８ａが形成される。このとき、ゲート電極Ｇ２直下の第１絶縁膜２は、直接元素供給膜７に接していないことから、低濃度ＨｆＡｌＯ膜８ｂとなる。つまり、ゲート電極Ｇ２直下の第１絶縁膜２に着目すると、ゲート電極Ｇ２直下の端部側からゲート電極Ｇ２直下の中央部に向ってアルミニウム（元素）が拡散する。このことから、ゲート電極Ｇ２直下に形成されている第１絶縁膜２は、チャネル方向における端部側でアルミニウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてアルミニウムの濃度が低濃度となる。この結果、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＡｌＯ膜８ａから形成され、中央部が低濃度ＨｆＡｌＯ膜８ｂから形成されることになる。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜６上に元素供給膜７が形成されていることから、厚い酸化シリコン膜６で覆われている第１絶縁膜２には、アルミニウム（元素）は導入されず、ＨｆＯ２膜のままである。
【０１４７】
次に、図４３に示すように、元素供給膜７を除去する。以上の工程で、元素供給膜７の形成工程、熱処理による元素供給膜７から第１絶縁膜２へのアルミニウム（元素）の拡散工程および元素供給膜７の除去工程が実施される。これらの一連した工程をサイクル工程とした場合に、本実施の形態５では、このサイクル工程を繰り返し実施する。具体的には、図４４に示すように、再び、半導体基板１Ｓ上に元素供給膜２２を形成した後、熱処理を実施する。これにより、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２にアルミニウム（元素）がさらに拡散する。すなわち、上述したサイクル工程を繰り返すことにより、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２の端部領域から中央領域に向ってさらにアルミニウム（元素）が拡散する。この結果、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２は、大部分が高濃度ＨｆＡｌＯ膜８ａとなり、中央領域に形成されている低濃度ＨｆＡｌＯ膜８ｂが狭まることになる。続いて、図４５に示すように、元素供給膜２２を除去し、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化シリコン膜６を除去する。
【０１４８】
このようにサイクル工程を繰り返し実施すると、以下に示す効果が得られる。まず、ゲート電極Ｇ２のゲート長が２０ｎｍ以下のＭＩＳＦＥＴにサイクル工程を繰り返し実施すると、ゲート電極Ｇ２の直下に形成されている高濃度ＨｆＡｌＯ膜８ａの占有領域が増えることになる。言い換えれば、低濃度ＨｆＡｌＯ膜８ｂの占有領域が減少することになる。このことは、ゲート電極Ｇ２の直下に形成されているゲート絶縁膜の全体にわたって高濃度にアルミニウムを添加できることを意味する。ゲート電極Ｇ２のゲート長が２０ｎｍ以下のＭＩＳＦＥＴでは、ゲート絶縁膜の端部領域にだけ高濃度ＨｆＡｌＯ膜８ａがあれば、ＭＩＳＦＥＴのしきい値電圧を下げることができるが、本実施の形態５によれば、ゲート絶縁膜の大部分を高濃度ＨｆＡｌＯ膜８ａにすることができるので、確実にＭＩＳＦＥＴのしきい値電圧を低減することができる。
【０１４９】
さらに、本実施の形態５では、ゲート電極Ｇ２のゲート長が２０ｎｍ以上のＭＩＳＦＥＴにも適用することができる。なぜなら、本実施の形態５では、サイクル工程を繰り返し実施することにより、第１絶縁膜２の中央領域まで充分にアルミニウム（元素）が拡散するからである。つまり、ゲート絶縁膜は、端部領域に形成されている高濃度ＨｆＡｌＯ膜８ａと中央領域に形成されている低濃度ＨｆＡｌＯ膜８ｂで構成されているが、高濃度ＨｆＡｌＯ膜８ａのアルミニウム濃度と低濃度ＨｆＡｌＯ膜８ｂのアルミニウム濃度との差を小さくすることができるのである。言い換えれば、本実施の形態４によれば、ゲート絶縁膜の中央領域まで充分にアルミニウムを拡散させることができるのである。このため、例えば、ゲート電極Ｇ２のゲート長が２０ｎｍ以上のＭＩＳＦＥＴであっても、ゲート絶縁膜の全体にわたってアルミニウムを拡散させることができる。このことは、チャネル領域のうちソース領域の端部で電位障壁を小さくできるだけでなく、チャネル領域全体にわたって電位障壁を小さくできることを意味する。したがって、本実施の形態５によれば、ゲート電極Ｇ２のゲート長が２０ｎｍ以上のＭＩＳＦＥＴでも充分にしきい値電圧を低減できるのである。
【０１５０】
ここで、アルミニウムを充分にゲート絶縁膜の全体にわたって拡散させる方法として、上述したサイクル工程を繰り返し実施するのではなく、元素供給膜７を形成した後の熱処理時間を長くすることが考えられる。熱処理時間を長くすれば、それだけアルミニウムも拡散するからである。しかし、熱処理時間を長くすると、元素供給膜７が下地に固着してしまい除去しにくくなるのである。このことから、本実施の形態５のようにサイクル工程を繰り返し実施することにより、アルミニウムの拡散を促進しているのである。本実施の形態５では、元素供給膜７に対する熱処理時間は長くならないので、元素供給膜７が除去しにくくなるという不都合は生じないのである。
【０１５１】
続いて、図４６に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜９で覆い、半導体基板１Ｓの全面に元素供給膜１０を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜９が形成されているので、酸化シリコン膜９上に元素供給膜１０が形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、半導体基板１Ｓ上に形成されている第１絶縁膜２およびゲート電極Ｇ１（窒化シリコン膜５も含む）を覆うように元素供給膜１０が形成される。
【０１５２】
元素供給膜１０は、例えば、マグネシウム（元素）を含む膜から形成されており、例えば、酸化マグネシウム膜（ＭｇＯ膜）から形成される。そして、半導体基板１Ｓに対して熱処理を施す。これにより、例えば、酸化マグネシウム膜よりなる元素供給膜１０から第１絶縁膜２に対してマグネシウム（元素）が拡散する。この結果、図４６に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にマグネシウム（元素）が拡散して、高濃度ＨｆＭｇＯ膜１１ａが形成される。このとき、ゲート電極Ｇ１直下の第１絶縁膜２は、直接元素供給膜１０に接していないことから、低濃度ＨｆＭｇＯ膜１１ｂとなる。つまり、ゲート電極Ｇ１直下の第１絶縁膜２に着目すると、ゲート電極Ｇ１直下の端部側からゲート電極Ｇ１直下の中央部に向ってマグネシウム（元素）が拡散する。このことから、ゲート電極Ｇ１直下に形成されている第１絶縁膜２は、チャネル方向における端部側でマグネシウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてマグネシウムの濃度が低濃度となる。この結果、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＭｇＯ膜１１ａから形成され、中央部が低濃度ＨｆＭｇＯ膜１１ｂから形成されることになる。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜９上に元素供給膜１０が形成されていることから、厚い酸化シリコン膜６で覆われている高濃度ＨｆＡｌＯ膜８ａには、マグネシウム（元素）は導入されない。
【０１５３】
次に、図４７に示すように、元素供給膜１０を除去する。以上の工程で、元素供給膜１０の形成工程、熱処理による元素供給膜１０から第１絶縁膜２へのマグネシウム（元素）の拡散工程および元素供給膜１０の除去工程が実施される。これらの一連した工程をサイクル工程とした場合に、本実施の形態５では、このサイクル工程を繰り返し実施する。具体的には、図４８に示すように、再び、半導体基板１Ｓ上に元素供給膜２３を形成した後、熱処理を実施する。これにより、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２にマグネシウム（元素）がさらに拡散する。すなわち、上述したサイクル工程を繰り返すことにより、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２の端部領域から中央領域に向ってさらにマグネシウム（元素）が拡散する。この結果、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２は、大部分が高濃度ＨｆＭｇＯ膜１１ａとなり、中央領域に形成されている低濃度ＨｆＭｇＯ膜１１ｂが狭まることになる。続いて、元素供給膜２３を除去し、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている酸化シリコン膜９を除去する。
【０１５４】
このようにｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているｎチャネル型ＭＩＳＦＥＴにおいても、本実施の形態５による方法を実施することで、ゲート電極Ｇ１の直下に形成されているゲート絶縁膜の大部分にマグネシウムを充分に拡散させることができる。このため、ゲート電極Ｇ１のゲート長が２０ｎｍ以下のＭＩＳＦＥＴだけでなく、ゲート電極Ｇ１のゲート長が２０ｎｍ以上のＭＩＳＦＥＴにおいても、半導体装置の信頼性を低下させることなく、充分にしきい値電圧を低減することができる。
【０１５５】
その後の工程は、前記実施の形態１と同様である。このようにして、本実施の形態５における半導体装置を製造することができる。
【０１５６】
（実施の形態６）
本実施の形態６では、ＳＯＩ（Silicon On Insulator）基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを形成する例について説明する。本実施の形態６における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様であるため、異なる点を強調して説明する。
【０１５７】
図１２から図１５までは前記実施の形態１と同様である。ただし、本実施の形態６では、図４９に示すように、ＳＯＩ基板上にゲート電極Ｇ１およびゲート電極Ｇ２を形成している。ＳＯＩ基板は、図４９に示すように、基板層となる半導体基板１Ｓと、この半導体基板１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体領域である活性層２４から構成されている。
【０１５８】
その後、図５０に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜２５で覆い、ＳＯＩ基板の全面に元素供給膜７を形成する。このとき、ｐチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜２５が形成されているので、酸化シリコン膜２５上に元素供給膜７が形成される。一方、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ＳＯＩ基板上に形成されている第１絶縁膜２およびゲート電極Ｇ１（窒化シリコン膜５も含む）を覆うように元素供給膜７が形成される。
【０１５９】
元素供給膜７は、例えば、アルミニウム（元素）を含む膜から形成されており、例えば、酸化アルミニウム膜（Ａｌ２Ｏ３膜）から形成される。そして、ＳＯＩ基板に対して熱処理を施す。これにより、例えば、酸化アルミニウム膜よりなる元素供給膜７から第１絶縁膜２に対してアルミニウム（元素）が拡散する。この結果、図５０に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にアルミニウム（元素）が拡散して、高濃度ＨｆＡｌＯ膜８ａが形成される。このとき、ゲート電極Ｇ１直下の第１絶縁膜２は、直接元素供給膜７に接していないことから、低濃度ＨｆＡｌＯ膜８ｂとなる。つまり、ゲート電極Ｇ１直下の第１絶縁膜２に着目すると、ゲート電極Ｇ１直下の端部側からゲート電極Ｇ１直下の中央部に向ってアルミニウム（元素）が拡散する。このことから、ゲート電極Ｇ１直下に形成されている第１絶縁膜２は、チャネル方向における端部側でアルミニウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてアルミニウムの濃度が低濃度となる。この結果、ゲート電極Ｇ１の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＡｌＯ膜８ａから形成され、中央部が低濃度ＨｆＡｌＯ膜８ｂから形成されることになる。なお、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜２５上に元素供給膜７が形成されていることから、厚い酸化シリコン膜２５で覆われている第１絶縁膜２には、アルミニウム（元素）は導入されず、ＨｆＯ２膜のままである。
【０１６０】
続いて、図５１に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域を酸化シリコン膜２６で覆い、ＳＯＩ基板の全面に元素供給膜１０を形成する。このとき、ｎチャネル型ＭＩＳＦＥＴ形成領域では、酸化シリコン膜２６が形成されているので、酸化シリコン膜２６上に元素供給膜１０が形成される。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、ＳＯＩ基板上に形成されている第１絶縁膜２およびゲート電極Ｇ２（窒化シリコン膜５も含む）を覆うように元素供給膜１０が形成される。
【０１６１】
元素供給膜１０は、例えば、マグネシウム（元素）を含む膜から形成されており、例えば、酸化マグネシウム膜（ＭｇＯ膜）から形成される。そして、ＳＯＩ基板に対して熱処理を施す。これにより、例えば、酸化マグネシウム膜よりなる元素供給膜１０から第１絶縁膜２に対してマグネシウム（元素）が拡散する。この結果、図５１に示すように、ｐチャネル型ＭＩＳＦＥＴ形成領域においては、例えば、ＨｆＯ２膜よりなる第１絶縁膜２にマグネシウム（元素）が拡散して、高濃度ＨｆＭｇＯ膜１１ａが形成される。このとき、ゲート電極Ｇ２直下の第１絶縁膜２は、直接元素供給膜１０に接していないことから、低濃度ＨｆＭｇＯ膜１１ｂとなる。つまり、ゲート電極Ｇ２直下の第１絶縁膜２に着目すると、ゲート電極Ｇ２直下の端部側からゲート電極Ｇ２直下の中央部側に向ってマグネシウム（元素）が拡散する。このことから、ゲート電極Ｇ２直下に形成されている第１絶縁膜２は、チャネル方向における端部側でマグネシウムの濃度が高濃度となり、端部から離れている中央部に進むにつれてマグネシウムの濃度が低濃度となる。この結果、ゲート電極Ｇ２の直下に形成されている第１絶縁膜２は、端部が高濃度ＨｆＭｇＯ膜１１ａから形成され、中央部が低濃度ＨｆＭｇＯ膜１１ｂから形成されることになる。なお、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜２６上に元素供給膜１０が形成されていることから、厚い酸化シリコン膜２６で覆われている高濃度ＨｆＡｌＯ膜８ａには、マグネシウム（元素）は導入されない。
【０１６２】
その後の工程は、前記実施の形態１と同様である。このようにして、図５２に示すような半導体装置を製造することができる。ここで、図５２に示す本実施の形態５における半導体装置と図３に示す前記実施の形態１における半導体装置の相違点について説明する。まず、図５２では、ＳＯＩ基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが形成されているのに対し、図３では、通常の半導体基板（バルク）１Ｓにｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとが形成されている点である。
【０１６３】
さらに、図５２では、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１を高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂから構成し、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２を高濃度ＨｆＭｇＯ膜１１ａと低濃度ＨｆＭｇＯ膜１１ｂから構成している。これに対し、前記実施の形態１を示す図３では、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１を高濃度ＨｆＭｇＯ膜１１ａと低濃度ＨｆＭｇＯ膜１１ｂから構成し、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２を高濃度ＨｆＡｌＯ膜８ａと低濃度ＨｆＡｌＯ膜８ｂから構成している。このように本実施の形態６を示す図５２と、前記実施の形態１を示す図３では、ゲート絶縁膜に添加される元素が逆になっている。
【０１６４】
これは、以下に示す理由による。前記実施の形態１に示すように、通常の半導体基板１Ｓ上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴを形成する場合、ｎチャネル型ＭＩＳＦＥＴでは、ゲート絶縁膜ＧＯＸ１を構成するＨｆＯ２膜にマグネシウムを添加することによりｎチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。同様に、ｐチャネル型ＭＩＳＦＥＴでは、ゲート絶縁膜ＧＯＸ２を構成するＨｆＯ２膜にアルミニウムを添加することによりｐチャネル型ＭＩＳＦＥＴのしきい値電圧を下げることができる。このように通常の半導体基板１Ｓを用いる場合は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を下げる観点から、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１にマグネシウムを添加し、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２にアルミニウムを添加している。
【０１６５】
これに対し、ＳＯＩ基板上にｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを形成する場合、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２の両方で上述した元素を添加しない場合でも、しきい値電圧が過度に下がり過ぎている状態になっているのである。つまり、ＭＩＳＦＥＴをオフ状態にする場合であっても、チャネルに電流が流れる状態になっているのである。このように通常の半導体基板１Ｓの場合は、ＭＩＳＦＥＴのしきい値電圧が上昇してしまうので、このＭＩＳＦＥＴのしきい値電圧を低減するようにゲート絶縁膜を構成する必要があるのに対し、ＳＯＩ基板では、ＭＩＳＦＥＴのしきい値電圧が過度に低下してしまうので、ＭＩＳＦＥＴのしきい値電圧をある程度上昇させるように調整する必要があるのである。
【０１６６】
このことから、本実施の形態６では、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１にアルミニウムを添加してＨｆＡｌＯ膜とすることにより、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を上昇させる方向に調整している。同様に、ｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２にマグネシウムを添加してＨｆＭｇＯ膜とすることにより、ｐチャネル型ＭＩＦＥＴのしきい値電圧を上昇させる方向に調整している。
【０１６７】
本実施の形態６によれば、ＳＯＩ基板（特に、ゲートスタック構造下のＳＯＩ基板）を不必要に露出することなく、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ１とｐチャネル型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２とをそれぞれ異なる高誘電率膜から形成することができるので、半導体装置の信頼性向上を図ることができる。
【０１６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６９】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１７０】
【図１】ＳＲＡＭのメモリセルを示す等価回路図である。
【図２】ＳＲＡＭの平面レイアウトを示す平面図である。
【図３】図２のＹ１−Ｙ１線で切断した断面図とＹ２−Ｙ２線で切断した断面図を並べて示す図である。
【図４】図２のＸ１−Ｘ１線で切断した断面図である。
【図５】ゲート絶縁膜に導入される元素のチャネル方向における濃度分布を模式的に示す図である。
【図６】例えば、ゲート長が２０ｎｍ以上のＭＩＳＦＥＴにおいて、チャネル領域での電位障壁を模式的に示す図である。
【図７】例えば、ゲート長が２０ｎｍ以下のＭＩＳＦＥＴにおいて、チャネル領域での電位障壁を模式的に示す図である。
【図８】本発明者らが検討した図であって、半導体装置の製造工程を示す断面図である。
【図９】本発明者らが検討した図であって、図８に続く半導体装置の製造工程を示す断面図である。
【図１０】本発明者らが検討した図であって、図９に続く半導体装置の製造工程を示す断面図である。
【図１１】本発明者らが検討した図であって、図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】実施の形態３における半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】実施の形態４における半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】実施の形態５における半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】実施の形態６における半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】図５０に続く半導体装置の製造工程を示す断面図である。
【図５２】図５１に続く半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１７１】
１Ｓ  半導体基板
２  第１絶縁膜
３  窒化チタン膜
４  タングステン膜
５  窒化シリコン膜
６  酸化シリコン膜
７  元素供給膜
８ａ  高濃度ＨｆＡｌＯ膜
８ｂ  低濃度ＨｆＡｌＯ膜
９  酸化シリコン膜
１０  元素供給膜
１１ａ  高濃度ＨｆＭｇＯ膜
１１ｂ  低濃度ＨｆＭｇＯ膜
１２  浅いｎ型不純物拡散領域
１３  浅いｐ型不純物拡散領域
１４  サイドウォール
１５  深いｎ型不純物拡散領域
１６  深いｐ型不純物拡散領域
１７ａ  チタン／窒化チタン膜
１７ｂ  タングステン膜
１８ａ  チタン／窒化チタン膜
１８ｂ  アルミニウム膜
１８ｃ  チタン／窒化チタン膜
２０  オフセットスペーサ
２１  酸化シリコン膜
２２  元素供給膜
２３  元素供給膜
２４  活性層
２５  酸化シリコン膜
２６  酸化シリコン膜
Ａ  蓄積ノード
Ａｎ１  アクティブ領域
Ａｎ２  アクティブ領域
Ａｎ３  アクティブ領域
Ａｐ１  アクティブ領域
Ａｐ２  アクティブ領域
Ｂ  蓄積ノード
ＢＯＸ  埋め込み絶縁層
ＣＮＴ  コンタクトホール
ＤＧ  ダミー電極
ＤＬ  データ線
／ＤＬ  データ線
ＤＲ  ドレイン領域
Ｇ  ゲート電極
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＯＸ１  ゲート絶縁膜
ＧＯＸ２  ゲート絶縁膜
ＩＬ  酸化シリコン膜
ＩＮＶ１  ＣＭＯＳインバータ
ＩＮＶ２  ＣＭＯＳインバータ
Ｌ１  配線
Ｌｎ１  基板電位供給部
Ｌｐ１  基板電位供給部
Ｌｐ２  基板電位供給部
ＭＣ  メモリセル
ＮＷＬ  ｎ型ウェル
ＰＬＧ  プラグ
ＰＷＬ  ｐ型ウェル
Ｑｄ１  駆動用ＭＩＳＦＥＴ
Ｑｄ２  駆動用ＭＩＳＦＥＴ
Ｑｐ１  負荷用ＭＩＳＦＥＴ
Ｑｐ２  負荷用ＭＩＳＦＥＴ
Ｑｔ１  転送用ＭＩＳＦＥＴ
Ｑｔ２  転送用ＭＩＳＦＥＴ
ＳＲ  ソース領域
ＳＴＩ  素子分離領域
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
2009283770.tif 000003
【図２】
2009283770.tif 000004
【図３】
2009283770.tif 000005
【図４】
2009283770.tif 000006
【図５】
2009283770.tif 000007
【図６】
2009283770.tif 000008
【図７】
2009283770.tif 000009
【図８】
2009283770.tif 000010
【図９】
2009283770.tif 000011
【図１０】
2009283770.tif 000012
【図１１】
2009283770.tif 000013
【図１２】
2009283770.tif 000014
【図１３】
2009283770.tif 000015
【図１４】
2009283770.tif 000016
【図１５】
2009283770.tif 000017
【図１６】
2009283770.tif 000018
【図１７】
2009283770.tif 000019
【図１８】
2009283770.tif 000020
【図１９】
2009283770.tif 000021
【図２０】
2009283770.tif 000022
【図２１】
2009283770.tif 000023
【図２２】
2009283770.tif 000024
【図２３】
2009283770.tif 000025
【図２４】
2009283770.tif 000026
【図２５】
2009283770.tif 000027
【図２６】
2009283770.tif 000028
【図２７】
2009283770.tif 000029
【図２８】
2009283770.tif 000030
【図２９】
2009283770.tif 000031
【図３０】
2009283770.tif 000032
【図３１】
2009283770.tif 000033
【図３２】
2009283770.tif 000034
【図３３】
2009283770.tif 000035
【図３４】
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【図３５】
2009283770.tif 000037
【図３６】
2009283770.tif 000038
【図３７】
2009283770.tif 000039
【図３８】
2009283770.tif 000040
【図３９】
2009283770.tif 000041
【図４０】
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【図４１】
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【図４２】
2009283770.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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