(57)【要約】【課題】セルソース線とセルウェル線をセルアレイ領域内に通すことを可能にし、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする。【解決手段】本発明の実施の形態に係る不揮発性半導体記憶装置は、メモリストリングがマトリクス状に配置されたセルアレイと、メモリストリングに接続されたビット線と、メモリセルのセルソース線に接続された第１の配線と、メモリセルのセルウェル線に接続された第２の配線と、セルアレイ領域外に配置された回路に電源電圧を供給する第３の配線と、ビット線の形成方向に沿って配置された第４の配線及び第５の配線とを備え、セルアレイ領域内のビット線形成層より上層に第１の配線と第２の配線と第３の配線とが形成され、ビット線形成層に第４の配線と第５の配線が形成され、第１の配線と第４の配線が接続され、第２の配線と第５の配線が接続された。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルが直列に接続されたメモリストリングがマトリクス状に配置されたセルアレイと、
前記メモリストリングに接続されたビット線と、
前記メモリセルのセルソース線に接続された第１の配線と、
前記メモリセルのセルウェル線に接続された第２の配線と、
前記セルアレイ領域外に配置された回路に電源電圧を供給する第３の配線と、
前記ビット線の形成方向に沿って配置された第４の配線と、
前記ビット線の形成方向に沿って配置された第５の配線と、を備え、
前記セルアレイ領域内の前記ビット線が形成された層より上層に前記第１の配線と前記第２の配線と前記第３の配線とが形成され、前記セルアレイ領域内の前記ビット線が形成された層に前記第４の配線と前記第５の配線が形成され、前記第１の配線と前記第４の配線が接続され、前記第２の配線と前記第５の配線が接続されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記セルアレイ領域外に配置されたロウデコーダと、
前記ロウデコーダの配置領域に配置され、前記セルソースを接地するセルソース接地ドライバと、を備え、
前記第１の配線は、前記セルソースと前記セルソース接地ドライバとを接続することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記セルアレイ領域外に配置されたロウデコーダと、
前記ロウデコーダの配置領域に配置され、前記セルウェルを接地するセルウェル接地ドライバと、を備え、
前記第２の配線は、前記セルウェルと前記セルウェル接地ドライバとを接続することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第３の配線は、前記セルアレイ領域内の前記ビット線の形成方向に沿って分割されずに形成されたことを特徴とする請求項１乃至３の何れか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第４の配線と前記第５の配線は、前記セルアレイ領域内の前記メモリセルが形成されていない領域に配置されたことを特徴とする請求項１乃至３の何れか一項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に複数の不揮発性半導体記憶素子を備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの大容量化に加え、性能の向上を目指して、一度に読み出すメモリセルの数を増やす方法等が採用される傾向にある。このため、大量の電流が流れ込むセルソース線や、ノイズを押さえ込むセルウェル線の接地ドライバは、駆動能力の向上が望まれている。このような要望に対して、例えば、特許文献１の不揮発性半導体記憶装置に開示されているように、センスアンプ領域とメモリセルアレイの間に高耐圧トランジスタ領域を配置することによって、接地ドライバの接地能力を最大限にする方法が提案されている。
【０００３】
また、特許文献１では、接地ドライバを構成する高耐圧トランジスタのソース・ドレインにはセルソース線とセルウェル線と電源線が接続されている。しかし、実際のチップでは、接地ドライバの直上の配線層はビット線とセンスアンプ領域を接続する配線に覆われており、高集積化が進むことによって配線ピッチが狭くなり、配線そのものを通すことが難しくなっている。このため、微細化により配線幅が縮小されても、セルソース線とセルウェル線と電源線を配線層に通すことが難しくなってきている。
【０００４】
また、特許文献２の不揮発性半導体記憶装置では、セルアレイ上に配置するセルソース線とセルウェル線と電源線を低抵抗化して、接地ドライバの接地能力を最大限にする方法が提案されている。さらに、メモリの大容量化、高性能化に伴って消費電流も増加する傾向にあり、電源線の更なる強化が必須になってきているが、電源線を強化するために電源線幅を拡大するとチップサイズが大きくなる。
【特許文献１】特開２００６−３０２９６０号公報
【特許文献２】特開２００６−２４５５４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、セルアレイ領域外のロウデコーダ側に接地ドライバを配置した場合にセルソース線とセルウェル線をセルアレイ領域内に通すことを可能にするとともに、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルが直列に接続されたメモリストリングがマトリクス状に配置されたセルアレイと、前記メモリストリングに接続されたビット線と、前記メモリセルのセルソース線に接続された第１の配線と、前記メモリセルのセルウェル線に接続された第２の配線と、前記セルアレイ領域外に配置された回路に電源電圧を供給する第３の配線と、前記ビット線の形成方向に沿って配置された第４の配線と、前記ビット線の形成方向に沿って配置された第５の配線と、を備え、前記セルアレイ領域内の前記ビット線が形成された層より上層に前記第１の配線と前記第２の配線と前記第３の配線とが形成され、前記セルアレイ領域内の前記ビット線が形成された層に前記第４の配線と前記第５の配線が形成され、前記第１の配線と前記第４の配線が接続され、前記第２の配線と前記第５の配線が接続されたことを特徴とする。
【発明の効果】
【０００７】
本発明よれば、セルアレイ領域外のロウデコーダ側に接地ドライバを配置した場合にセルソース線とセルウェル線をセルアレイ領域内に通すことを可能にするとともに、セルソース線とセルウェル線のワード線方向の抵抗値を低くし、電源線もビット線方向に通すことを可能にする不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。実施の形態に係る不揮発性半導体記憶装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【０００９】
（第１の実施の形態）
図１は、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の構成を示す平面図である。図１において、ＮＡＮＤ型フラッシュメモリ１は、複数のメモリストリング（図示せず）がマトリクス状に形成されたセルアレイ領域１０と、セルアレイ領域１０外部のワード線方向（図中の横方向）の両端部に配置されたロウデコーダ１１Ａ，１１Ｂと、セルアレイ領域１０とロウデコーダ１１Ａ，１１Ｂとの間に配置されたセルウェル接地ドライバ１２Ａ，１２Ｂ及びセルソース接地ドライバ１３Ａ，１３Ｂと、セルアレイ領域１０外部のビット線方向の両端部に配置されたセンスアンプ回路（Ｓ／Ａ）１４Ａ，１４Ｂ及び周辺回路１５Ａ，１５Ｂと、を備える。なお、各メモリストリングは、複数のメモリセル（図示せず）が直列に接続されて構成される。
【００１０】
図１に示すように、セルアレイ領域１０内には、ビット線方向に沿って複数の電源線（第３の配線）１６が形成されている。図１では、４本の電源線１６が形成された場合を示す。各電源線１６は、セルアレイ領域１０内のＭ２層（最上層）にビット線方向（図中の縦方向）に沿って分割せずに形成されている。各電源線１６は、その両端部がセンスアンプ回路（Ｓ／Ａ）１４Ａ，１４Ｂと周辺回路１５Ａ，１５Ｂに接続されており、各回路に対して電源電圧（Ｖｄｄ，Ｖｓｓ等）を供給する配線である。さらに、図１の下端部には、メモリチップの外部に設置される電源等と接続するための電源パッド２１を設けている。電源パッド２１は、複数の電源線１６と接続される。
【００１１】
また、セルアレイ領域１０内には、ビット線方向に沿って複数の上層セルソース線１７と複数の上層セルウェル線１８が形成されている。上層セルソース線１７と上層セルウェル線１８は、セルアレイ領域１０内のＭ２層（最上層）に形成されている。なお、セルアレイ領域１０内のメモリセルが配置されていない領域は、以下、シャント領域と記す。
【００１２】
複数の上層セルソース線（第１の配線）１７は、複数の下層セルソース線２０により相互に接続されるとともに、セルソース接地ドライバ１３Ａ，１３Ｂに接続される。下層セルソース線（第４の配線）２０は、上記Ｍ２層より下層のＭ１層においてメモリセルが形成されていないシャント領域に形成されている。なお、各上層セルソース線１７は、セルソース接地ドライバ１３Ａ，１３Ｂ内のトランジスタ（図示せず）のドレイン端子に接続されている。上層セルソース線１７は、セルソース接地ドライバ１３Ａ，１３Ｂ内のトランジスタの動作により接地される。
【００１３】
複数の上層セルウェル線（第２の配線）１８は、セルアレイ領域１０内の上記Ｍ２層に形成されており、複数の下層セルウェル線１９により相互に接続されるとともに、セルウェル接地ドライバ１２Ａ，１２Ｂに接続される。下層セルウェル線（第５の配線）１９は、上記Ｍ２層より下層のＭ１層においてメモリセルが形成されていないシャント領域に形成されている。なお、各上層セルウェル線１８は、セルウェル接地ドライバ１２Ａ，１２Ｂ内のトランジスタ（図示せず）のドレイン端子に接続されている。上層セルウェル線１８は、セルウェル接地ドライバ１２Ａ，１２Ｂ内のトランジスタの動作により接地される。
【００１４】
一般に、ＮＡＮＤ型フラッシュメモリでは、大容量化と性能向上を図るため、微細化と高集積化が進められている。このため、セルアレイ領域内にマトリクス状に形成されるメモリストリング同士は密集し、上述のシャント領域も狭まりつつある。すなわち、大容量化と性能向上に伴って微細化と高集積化が進行した場合、ビット線方向に配置されるセンスアンプ回路や周辺回路に接続される配線密度が高くなり、ビット線方向にセルソース線やセルウェル線を更に増やすことが困難になってきている。このため、例えば、セルアレイ領域より外部の周辺回路領域に接地ドライバを配置し、セルアレイ領域内から外部の接地ドライバにセルソース線とセルウェル線を通すことが試みられている。しかし、この場合、セルソース線とセルウェル線の配線距離が長くなり、配線抵抗が大きくなる可能性があるため、好ましくない。
【００１５】
図１に示したようなセルアレイ領域内のチップレイアウトにおいて、大容量化と性能向上のために微細化と高集積化を進めた場合、ビット線と平行に配置される配線（ビット線ＢＬや電源線等）数が多くなり配線密度も高くなる。このため、セルアレイ領域外のビット線方向に接地ドライバを配置し、セルアレイ領域内のビット線ＢＬを形成した層と同一層にビット線方向にセルウェル線とセルソース線を通すことは困難である。
【００１６】
そこで、図１に示すＮＡＮＤ型フラッシュメモリ１では、セルアレイ領域１０外のロウデコーダ１１Ａ，１１Ｂ側に接地ドライバ１２Ａ，１２Ｂ，１３Ａ，１３Ｂを配置し、電源線（第３の配線）１６とセルウェル線（第２の配線）１９とセルソース線（第１の配線）２０とをセルアレイ領域１０内のビット線ＢＬを形成した層と異なる層に形成することにより、セルウェル線１９とセルソース線２０の抵抗値を低くし、電源線１６もビット線方向に通すことを可能にする構成とした。
【００１７】
次に、図１のセルアレイ領域１０内に点線で示す注目領域１０Ａの断面構成について、図２〜図７を参照して説明する。図２は注目領域１０Ａを拡大した平面図である。図３は図２のＡ−Ｂ線の断面構成を示す図である。図４は図２のＣ−Ｄ線の断面構成を示す図である。図５は注目領域１０Ａの拡大図である。図６は図５のＥ−Ｆ線の断面構成を示す図である。図７は図６のＧ−Ｈ線の断面構成を示す図である。なお、図２〜図７において、図１に示した構成と同一の構成部分には同一符号を付している。
【００１８】
図２において注目領域１０Ａの概略寸法を示すため、注目領域１０Ａ外に「１００μｍ〜３００μｍ」と「１０μｍ〜３００μｍ」を示している。図中に示す一点鎖線Ａ−Ｂの一部分の断面構成を図３に示す。
【００１９】
図３において、最下層となるＭ０層にはセルソース領域２３が形成されている。このＭ０層のセルソース領域２３は、図１及び図２の平面図では見えていない層である。Ｍ０層より上のＭ１層には、ビット線ＢＬと下層セルウェル線１９と下層セルソース線２０が形成されている。Ｍ１層より上のＭ２層には、電源線１６と上層セルソース線１７が形成されている。下層セルウェル線１９と下層セルソース線２０は、セルアレイ領域１０内のＭ１層のビット線ＢＬの形成方向に沿って配置され、ビット線ＢＬが形成されていないシャント領域に形成されている。上層セルソース線１７と下層セルソース線２０とセルソース領域２３は、Ｖｉａにより相互に接続されている。また、図３では、後述するＣ−Ｄ断面の位置を示している。
【００２０】
次に、図２に示す一点鎖線Ｃ−Ｄの一部分の断面構成を図４に示す。図４において、Ｍ０層より下の層にはＰウェル等からなる基板２２が配置されている。基板２２とＭ０層の間には、メモリセルとなるセルトランジスタのフローティングゲートＦＧと、セルトランジスタを選択するためのワード線ＷＬが、それぞれ複数形成されている。また、これらフローティングゲートＦＧとワード線ＷＬを形成した層には、各メモリストリングを選択するためのソース側選択ゲートＳＳＧとビット線側選択ゲートＢＳＧが、それぞれ複数形成されている。また、図４では、Ａ−Ｂ断面の位置を示している。
【００２１】
また、図４においてＭ０層とＭ１層とＭ２層には、図３に示した断面構成と同様に、セルソース領域２３と、ビット線ＢＬと、上層セルソース線１７がそれぞれ形成されている。セルソース領域２３とビット線ＢＬは、それぞれＶｉａにより基板２２に接続されている。
【００２２】
次に、図５に示す注目領域１０Ａ内の一点鎖線Ｅ−Ｆの一部分の断面構成を図６に示す。なお、図５に示す注目領域１０Ａの拡大図は、図２に示した拡大図と同一であり、一点鎖線Ｅ−Ｆ，Ｇ−Ｈの位置が異なるだけである。
【００２３】
図６では、Ｍ１層に形成された下層セルウェル線１９と、Ｍ２層に形成された上層セルウェル線１８とがＶｉａにより接続されていることを示している。下層セルウェル線１９と下層セルソース線２０は、セルアレイ領域１０内のＭ１層のビット線ＢＬの形成方向に沿って配置され、ビット線ＢＬが形成されていないシャント領域に形成されている。図５において、Ｍ０層とＭ１層の構成は、図３に示した断面構成とほぼ同一であるため説明を省略する。また、図５では、後述するＧ−Ｈ断面の位置を示している。
【００２４】
次に、図５に示す一点鎖線Ｇ−Ｈの一部分の断面構成を図７に示す。図７では、Ｍ１層に形成された下層セルウェル線１９がＶｉａにより基板２２に接続されていることを示している。図７において、Ｍ０層にはセルソース領域２３が形成され、Ｍ２層には電源線１６と上層セルソース線１７と上層セルウェル線１８が形成されている。
【００２５】
以上のように、本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１では、セルウェル線とセルソース線を、ビット線ＢＬが形成されたＭ１層に下層セルウェル線１９と下層セルソース線２０を形成し、Ｍ１層より上層のＭ２層に上層セルソース線１７と上層セルウェル線１８を形成した。そして、これら下層セルウェル線１９と下層セルソース線２０と、上層セルソース線１７と上層セルウェル線１８とをＶｉａにより相互に接続するようにした。また、下層セルウェル線１９と下層セルソース線２０は、Ｍ１層のメモリセルが形成されていないシャント領域に形成するようにした。
【００２６】
したがって、セルアレイ領域１０内のＭ２層に上層セルソース線（第１の配線）１７と上層セルウェル線（第２の配線）１８を形成することにより、上層セルソース線１７と上層セルウェル線１８をビット線方向に通すことが可能になる。また、ワード線方向に配置した接地ドライバ１２Ａ，１２Ｂ，１３Ａ，１３Ｂと、上層セルソース線１７と上層セルウェル線１８とを接続することが可能になる。すなわち、セルアレイ領域１０外に上層セルソース線１７と上層セルウェル線１８とを引き回すことがなくなり、上層セルソース線１７と上層セルウェル線１８の各配線抵抗を低減することが可能になる。
【００２７】
さらに、本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１では、セルアレイ領域１０内のＭ２層に電源線１６を分割せずに形成した。その結果、電源線１６もビット線方向に通すことが可能になった。
【００２８】
（第２の実施の形態）
本第２の実施の形態では、上記第１の実施の形態で用いた電源線１６の構成を変更した例について説明する。
【００２９】
図８は、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ３０の構成を示す平面図である。図８において、図１に示したＮＡＮＤ型フラッシュメモリ１と同一の構成部分には同一符号を付して、その構成説明を省略する。また、図８において、セルアレイ領域１０内の構成は、図１に示したセルアレイ領域１０内の構成とほぼ同一である。このため、図２〜図７に示した断面構成も同一であり、その図示と説明は省略する。
【００３０】
図８に示すＮＡＮＤ型フラッシュメモリ３０では、セルアレイ領域１０内のＭ２層に電源線１６，３１を分割せずに形成した。さらに、図８の下端部には、メモリチップの外部に設置される電源等と接続するための電源パッド２１，３２を設けている。電源パッド２１は、複数の電源線１６と接続される。電源パッド３２は、複数の電源線３１と接続される。
【００３１】
各電源線１６，３１は、その両端部が周辺回路１５Ａ，１４Ｂに接続されており、各メモリセルに対して２種類の電源電圧（Ｖｄｄ，Ｖｓｓ等）を分けて供給する配線である。
【００３２】
以上のように、本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ３０では、Ｍ２層に電源線１６，３１を分けてビット線方向に通す構成とした。このため、２種類の異なる電源電圧を供給する配線をセルアレイ領域１０内に通すことが可能になる。
【００３３】
（第３の実施の形態）
本第３の実施の形態では、上記第１の実施の形態で用いたロウデコーダ１１Ａ，１１Ｂと接地ドライバ１２Ａ，１２Ｂ，１３Ａ，１３Ｂの構成を変更した例について説明する。
【００３４】
図９は、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ４０の構成を示す平面図である。図９において、図１に示したＮＡＮＤ型フラッシュメモリ１と同一の構成部分には同一符号を付して、その構成説明を省略する。また、図９において、セルアレイ領域１０内の構成は、図１に示したセルアレイ領域１０内の構成とほぼ同一である。このため、図２〜図７に示した断面構成も同一であり、その図示と説明は省略する。
【００３５】
図９に示すＮＡＮＤ型フラッシュメモリ４０では、セルアレイ領域１０外の図中右端部の片側にロウデコーダ４１とセルウェル接地ドライバ４２とセルソース接地ドライバ４３とを纏めて配置した構成としている。この場合、上層セルソース線１７と上層セルウェル線１８は、セルソース接地ドライバ４３とセルウェル接地ドライバ４２にそれぞれ接続される。
【００３６】
以上のように、本第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ４０では、セルアレイ領域１０外の片側にロウデコーダ４１とセルウェル接地ドライバ４２を配置し、セルアレイ領域１０内のＭ２層に形成した上層セルソース線１７と上層セルウェル線１８を接続する構成とした。
【００３７】
したがって、セルアレイ領域１０外に上層セルソース線１７と上層セルウェル線１８とを引き回すことがなくなり、上層セルソース線１７と上層セルウェル線１８の各配線抵抗を低減することが可能になる。
【００３８】
なお、上記第１〜第３の実施の形態では、電荷蓄積領域としてフローティングゲートを備えるＮＡＮＤ型フラッシュメモリに適用した場合を示したが、これに限定するものではない。例えば、フローティングゲートを備えず、電荷蓄積領域として酸窒化膜等を有するＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型フラッシュメモリ等にも適用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す平面図である。
【図２】第１の実施の形態に係る図１の注目領域の拡大図である。
【図３】第１の実施の形態に係る図２のＡ−Ｂ線の断面構成を示す図である。
【図４】第１の実施の形態に係る図２のＣ−Ｄ線の断面構成を示す図である。
【図５】第１の実施の形態に係る図１の注目領域の拡大図である。
【図６】第１の実施の形態に係る図５のＥ−Ｆ線の断面構成を示す図である。
【図７】第１の実施の形態に係る図５のＧ−Ｈ線の断面構成を示す図である。
【図８】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す平面図である。
【図９】本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す平面図である。
【符号の説明】
【００４０】
１，３０，４０…ＮＡＮＤ型フラッシュメモリ、１０…セルアレイ領域、１１Ａ，１１Ｂ，４１…ロウデコーダ、１２Ａ，１２Ｂ，４２…セルウェル接地ドライバ、１３Ａ，１３Ｂ，４３…セルソース接地ドライバ、１６，３１…電源線、１７…上層セルソース線、１８…上層セルウェル線、１９…下層セルウェル線、２０…下層セルソース線、ＢＬ…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009283665.tif 000009
【図８】
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【図９】
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