(57)【要約】【課題】無線通信において高周波の受信信号を処理する半導体集積回路において、フィルタ回路やＲＳＳＩ回路の機能を維持しつつ、消費電力を低減する。【解決手段】この半導体集積回路は、アンテナによって受信されたＲＦ（高周波）の受信信号を増幅する増幅回路と、増幅回路によって増幅されたＲＦ信号をＩＦ（中間周波）信号にダウンコンバートするミキサ回路と、ミキサ回路から出力されるＩＦ信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路と、複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路と、複数の整流回路の出力電流が供給されて、受信信号の強度を表す検出電圧を発生する並列接続された抵抗及びコンデンサとを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アンテナによって受信されたＲＦ（高周波）の受信信号を増幅する増幅回路と、
前記増幅回路によって増幅されたＲＦ信号をＩＦ（中間周波）信号にダウンコンバートするミキサ回路と、
前記ミキサ回路から出力されるＩＦ信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路と、
前記複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路と、
前記複数の整流回路の出力電流が供給されて、受信信号の強度を表す検出電圧を発生する並列接続された抵抗及びコンデンサと、
を具備する半導体集積回路。
【請求項２】
前記複数段のフィルタ回路の各々が、
入力信号と反転された入力信号とを差動増幅して第１の出力信号及び第２の出力信号を生成する差動増幅回路と、
前記差動増幅回路の第１の出力信号が印加されるゲートを有し、該第１の出力信号を反転増幅してドレイン電圧を生成する第１のトランジスタと、
前記第１のトランジスタのゲートとドレインとの間に接続された第１のフィルタ用コンデンサと、
前記差動増幅回路の第２の出力信号が印加されるゲートを有し、該第２の出力信号を反転増幅してドレイン電圧を生成する第２のトランジスタと、
前記第２のトランジスタのゲートとドレインとの間に接続された第２のフィルタ用コンデンサと、
を含む、請求項１記載の半導体集積回路。
【請求項３】
前記複数段のフィルタ回路の各々が、
前記第１及び第２のトランジスタのドレイン電圧が少なくとも抵抗を介して印加される第１の入力端子と、参照電圧が印加される第２の入力端子とを有し、前記差動増幅回路の第１及び第２の出力信号の直流レベルをフィードバック制御する第２の差動増幅回路をさらに含む、請求項２記載の半導体集積回路。
【請求項４】
前記複数段のフィルタ回路の各々が、
前記第１及び第２のトランジスタのドレイン間に接続された少なくとも１つのコンデンサをさらに含む、請求項２又は３記載の半導体集積回路。
【請求項５】
複数の整流回路の各々が、
前記第１のトランジスタのドレイン電圧が印加されるゲート、及び、第１のノードに接続されたドレインを有する第３のトランジスタと、前記第２のトランジスタのドレイン電圧が印加されるゲート、及び、第２のノードに接続されたドレインを有する第４のトランジスタとによって構成される第１の差動対と、
前記第１のトランジスタのドレイン電圧が印加されるゲート、及び、前記第２のノードに接続されたドレインを有する第５のトランジスタと、前記第２のトランジスタのドレイン電圧が印加されるゲート、及び、前記第１のノードに接続されたドレインを有する第６のトランジスタとによって構成される第２の差動対と、
電源電位と前記第１のノードとの間に接続されたソース・ドレインを有する第７のトランジスタと、電源電位と前記第２のノードとの間に接続されたソース・ドレインを有する第８のトランジスタとによって構成される第１のカレントミラー回路と、
電源電位と前記第２のノードとの間に接続されたソース・ドレインを有する第９のトランジスタと、電源電位と出力ノードとの間に接続されたソース・ドレインを有する第１０のトランジスタとによって構成される第２のカレントミラー回路と、
を含む、請求項２〜４のいずれか１項記載の半導体集積回路。
【請求項６】
前記第１〜第６のトランジスタが、ＮチャネルＭＯＳＦＥＴであり、前記第７〜第１０のトランジスタが、ＰチャネルＭＯＳＦＥＴである、請求項５記載の半導体集積回路。
【請求項７】
前記受信信号の強度を表す検出電圧に基づいて前記増幅回路のゲインを制御する制御回路をさらに具備する、請求項１〜６のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信において高周波の受信信号を処理する半導体集積回路に関する。
【背景技術】
【０００２】
例えば、ＧＰＳ（全地球測位システム）用のレシーバや携帯電話器や無線ＬＡＮ（ローカルエリア・ネットワーク）端末等の無線通信機器において、高周波の受信信号を処理する半導体集積回路（ＲＦＩＣ）が用いられている。
【０００３】
図７は、従来の半導体集積回路の構成例を示すブロック図である。この半導体集積回路（ＲＦＩＣ）４０は、アンテナ１０によって受信されたＲＦ（高周波）の受信信号を増幅するフロントエンドの増幅回路４１と、ＲＦ信号をＩＦ信号にダウンコンバートするミキサ回路４２と、ＩＦ信号にフィルタリング処理を施して出力信号を生成するフィルタ回路４３と、フィルタ回路４３の出力信号に基づいて受信信号の強度を測定するＲＳＳＩ（received signal strength indicator）回路４４とを有している。
【０００４】
ＲＳＳＩ回路４４は、所定のゲインを有する複数段の増幅回路５１と、それらの増幅回路５１の出力レベルに応じた出力電流をそれぞれ生成する複数の整流回路５２と、それらの整流回路５２の出力電流が供給される抵抗Ｒ１０及びコンデンサＣ１０とを含んでいる。これにより、並列接続された抵抗Ｒ１０及びコンデンサＣ１０の両端において、受信信号の強度を表す検出電圧（ＲＳＳＩ信号）が生成される。ここで、増幅率の異なる信号のレベルを検出して得られた出力電流が加算されることにより、受信信号の電圧が対数圧縮された値と略線形関係にあるＲＳＳＩ信号を得ることができる。
【０００５】
このように、従来のＲＦＩＣにおいては、フロントエンドの増幅回路４１に加えて、フィルタ回路４３やＲＳＳＩ回路４４においても複数段の増幅回路が用いられており、それらの増幅回路における消費電力を低減すると共に、それらの増幅回路をレイアウトするためのチップ面積を低減することが望まれている。
【０００６】
関連する技術として、特許文献１には、ＲＳＳＩ回路の複雑化及び拡大化を可及的に回避しながら、その検波下限レベルを下げることが開示されている。このＲＳＳＩ回路は、受信信号をダウンコンバートして得られた中間周波信号を増幅部で増幅し、該増幅部で得られる信号に基づいて受信信号強度表示信号を生成するＲＳＳＩ回路であって、中間周波信号をダウンコンバートするミキサ回路と、該ミキサ回路及び上記増幅部間に設けられるローパスフィルタ回路とを備えている。特許文献１によれば、バンドパスフィルタの替わりにローパスフィルタを用いることにより、フィルタ回路が簡素化されるものの、消費電力を低減する効果は得られない。
【特許文献１】特開２００７−６０２６号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、無線通信において高周波の受信信号を処理する半導体集積回路において、フィルタ回路やＲＳＳＩ回路の機能を維持しつつ、消費電力を低減することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、アンテナによって受信されたＲＦ（高周波）の受信信号を増幅する増幅回路と、増幅回路によって増幅されたＲＦ信号をＩＦ（中間周波）信号にダウンコンバートするミキサ回路と、ミキサ回路から出力されるＩＦ信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路と、複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路と、複数の整流回路の出力電流が供給されて、受信信号の強度を表す検出電圧を発生する並列接続された抵抗及びコンデンサとを具備する。
【０００９】
ここで、複数段のフィルタ回路の各々が、入力信号と反転された入力信号とを差動増幅して第１の出力信号及び第２の出力信号を生成する差動増幅回路と、差動増幅回路の第１の出力信号が印加されるゲートを有し、該第１の出力信号を反転増幅してドレイン電圧を生成する第１のトランジスタと、第１のトランジスタのゲートとドレインとの間に接続された第１のフィルタ用コンデンサと、差動増幅回路の第２の出力信号が印加されるゲートを有し、該第２の出力信号を反転増幅してドレイン電圧を生成する第２のトランジスタと、第２のトランジスタのゲートとドレインとの間に接続された第２のフィルタ用コンデンサとを含むようにしても良い。
【００１０】
また、複数段のフィルタ回路の各々が、第１及び第２のトランジスタのドレイン電圧が少なくとも抵抗を介して印加される第１の入力端子と、参照電圧が印加される第２の入力端子とを有し、差動増幅回路の第１及び第２の出力信号の直流レベルをフィードバック制御する第２の差動増幅回路、及び／又は、第１及び第２のトランジスタのドレイン間に接続された少なくとも１つのコンデンサをさらに含むようにしても良い。
【００１１】
一方、複数の整流回路の各々が、第１のトランジスタのドレイン電圧が印加されるゲート、及び、第１のノードに接続されたドレインを有する第３のトランジスタと、第２のトランジスタのドレイン電圧が印加されるゲート、及び、第２のノードに接続されたドレインを有する第４のトランジスタとによって構成される第１の差動対と、第１のトランジスタのドレイン電圧が印加されるゲート、及び、第２のノードに接続されたドレインを有する第５のトランジスタと、第２のトランジスタのドレイン電圧が印加されるゲート、及び、第１のノードに接続されたドレインを有する第６のトランジスタとによって構成される第２の差動対と、電源電位と第１のノードとの間に接続されたソース・ドレインを有する第７のトランジスタと、電源電位と第２のノードとの間に接続されたソース・ドレインを有する第８のトランジスタとによって構成される第１のカレントミラー回路と、電源電位と第２のノードとの間に接続されたソース・ドレインを有する第９のトランジスタと、電源電位と出力ノードとの間に接続されたソース・ドレインを有する第１０のトランジスタとによって構成される第２のカレントミラー回路とを含むようにしても良い。
【００１２】
以上において、例えば、第１〜第６のトランジスタが、ＮチャネルＭＯＳＦＥＴであり、第７〜第１０のトランジスタが、ＰチャネルＭＯＳＦＥＴである。また、半導体集積回路が、受信信号の強度を表す検出電圧に基づいて増幅回路のゲインを制御する制御回路をさらに具備するようにしても良い。
【発明の効果】
【００１３】
本発明によれば、ミキサ回路から出力されるＩＦ信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路の内の所定数のフィルタ回路から出力される信号のレベルを複数の整流回路が検出して、検出結果に応じた出力電流をそれぞれ生成するようにしたので、フィルタ回路やＲＳＳＩ回路の機能を維持しつつ、増幅回路の数を削減して消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。図１に示すように、この半導体集積回路（ＲＦＩＣ）２０は、アンテナ１０によって受信されたＲＦ（高周波）の受信信号を増幅するフロントエンドの増幅回路２１と、局部発振信号を生成する局部発振器２２と、局部発振信号を用いて、増幅回路２１によって増幅されたＲＦ信号をＩＦ（中間周波）信号にダウンコンバートするミキサ回路２３と、ミキサ回路２３から出力されるＩＦ信号を増幅しながらフィルタリング処理を施すと共に、受信信号の強度を表す検出電圧（ＲＳＳＩ信号）を発生するフィルタ及びＲＳＳＩ回路２４と、ＲＳＳＩ信号に基づいて各部を制御する制御回路２５とを有している。なお、局部発振器２２を省略して、外部から局部発振信号を入力するようにしても良い。
【００１５】
制御回路２５は、ＲＳＳＩ信号に基づいて、例えば、増幅回路２１のゲインを制御して、受信信号の強度が強いときに増幅回路２１のゲインを小さくし、受信信号の強度が弱いときに増幅回路２１のゲインを大きくする。また、半導体集積回路２０の内部又は外部に送信回路が設けられている場合には、制御回路２５は、送信回路の出力を制御して、受信信号の強度が強いときに送信回路の出力を小さくし、受信信号の強度が弱いときに送信回路の出力を大きくするようにしても良い。
【００１６】
図２は、図１に示すフィルタ及びＲＳＳＩ回路の構成を示すブロック図である。本実施形態においては、ミキサ回路２３が差動信号を出力するか、又は、ミキサ回路２３から出力される単相の信号をインバータによって反転することにより差動信号が生成されるものとする。フィルタ及びＲＳＳＩ回路２４は、差動信号を入力して差動信号を出力する。
【００１７】
図２に示すように、フィルタ及びＲＳＳＩ回路２４は、ミキサ回路２３（図１）から出力されるＩＦ信号を増幅しながらフィルタリング処理を施す複数段のフィルタ回路３１と、それらのフィルタ回路３１の内の所定数のフィルタ回路から出力される信号のレベルに応じた出力電流をそれぞれ生成する複数の整流回路３２と、それらの整流回路３２の出力電流が供給されて、受信信号の強度を表す検出電圧（ＲＳＳＩ信号）を両端に発生する並列接続された抵抗Ｒ１０及びコンデンサＣ１０とを含んでいる。
【００１８】
図７に示す従来の半導体集積回路（ＲＦＩＣ）においては、フィルタ回路とＲＳＳＩ回路とが別個に構成されており、フィルタ回路においてもＲＳＳＩ回路においても複数段の増幅回路が用いられていたが、本実施形態においては、フィルタ回路とＲＳＳＩ回路とが一体的に構成されるので、増幅回路の数を削減することができる。その結果、消費電力及びチップ面積が低減される。
【００１９】
図３は、図２に示す各々のフィルタ回路３１の詳細な構成を示す回路図である。各々のフィルタ回路３１は、電源電位ＶＤＤ及びＶＳＳが供給されて動作する。本実施形態においては、電源電位ＶＳＳが接地電位（０Ｖ）であるものとする。ＮチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ；以下、単に「トランジスタ」という）ＱＮ１５〜ＱＮ１９は、バイアス電圧ＢＩＡＳに従って、各段のトランジスタにバイアス電流を流す電流源である。
【００２０】
ＰチャネルトランジスタＱＰ１１、ＱＰ１２、及び、ＮチャネルトランジスタＱＮ１１、ＱＮ１２によって、第１の差動増幅回路が構成されている。第１の差動増幅回路は、トランジスタＱＮ１１のゲートを第１の入力端子とし、トランジスタＱＮ１２のゲートを第２の入力端子とする。第１の差動増幅回路は、第１の入力端子に印加される入力信号Ａと第２の入力端子に印加される反転入力信号Ｂとを差動増幅して、トランジスタＱＰ１１及びＱＮ１１のドレインにおいて第１の出力信号を生成し、トランジスタＱＰ１２及びＱＮ１２のドレインにおいて第２の出力信号を生成する。
【００２１】
トランジスタＱＰ１３は、第１の差動増幅回路の第１の出力信号が印加されるゲートを有し、該第１の出力信号を反転増幅してドレイン電圧を生成する。また、フィルタ用コンデンサＣ１１が、トランジスタＱＰ１３のゲートとドレインとの間に接続されている。これにより、出力信号Ａのローパス特性が実現される。
【００２２】
トランジスタＱＰ１４は、第１の差動増幅回路の第２の出力信号が印加されるゲートを有し、該第２の出力信号を反転増幅してドレイン電圧を生成する。また、フィルタ用コンデンサＣ１２が、トランジスタＱＰ１４のゲートとドレインとの間に接続されている。これにより、反転出力信号Ｂのローパス特性が実現される。
【００２３】
ＰチャネルトランジスタＱＰ１５、ＱＰ１６、及び、ＮチャネルトランジスタＱＮ１３、ＱＮ１４によって、第２の差動増幅回路が構成されている。第２の差動増幅回路は、トランジスタＱＮ１３のゲートを第１の入力端子とし、トランジスタＱＮ１４のゲートを第２の入力端子とする。
【００２４】
第２の差動増幅回路の第１の入力端子には、トランジスタＱＰ１３のドレイン電圧が抵抗Ｒ１１及びコンデンサＣ１３の並列接続回路を介して印加され、トランジスタＱＰ１４のドレイン電圧が抵抗Ｒ１２及びコンデンサＣ１４の並列接続回路を介して印加される。なお、コンデンサＣ１３及びＣ１４は、出力信号Ａ及び反転出力信号Ｂのローパス特性を急峻にするためのものであり、第２の差動増幅回路の第１の入力端子に接続しなくても良いし、必要がなければ省略しても良い。あるいは、トランジスタＱＰ１３及びＱＰ１４のドレイン間に１つのコンデンサを接続するようにしても良い。
【００２５】
また、第２の差動増幅回路の第２の入力端子には、参照電圧ＲＥＦが印加される。第２の差動増幅回路は、第１の入力端子に印加される電圧と第２の入力端子に印加される電圧とを差動増幅することにより、トランジスタＱＰ１５及びＱＮ１３のドレインにおいて出力信号を生成する。この出力信号は、トランジスタＱＰ１１及びＱＰ１２のゲートに印加される。これにより、第２の差動増幅回路は、トランジスタＱＰ１３及びＱＰ１４のドレイン電圧の直流レベルが参照電圧ＲＥＦと一致するように、第１の差動増幅回路の第１及び第２の出力信号の直流レベルをフィードバック制御する。
【００２６】
図４は、図２に示す各々の整流回路３２の詳細な構成を示す回路図である。各々の整流回路３２は、電源電位ＶＤＤ及びＶＳＳが供給されて動作する。ＮチャネルトランジスタＱＮ２５〜ＱＮ２７は、バイアス電圧ＢＩＡＳに従って各段のトランジスタにバイアス電流を流す電流源である。
【００２７】
ＮチャネルトランジスタＱＮ２４及びＱＮ２３によって、第１の差動対が構成されている。トランジスタＱＮ２４は、図３に示すトランジスタＱＰ１３のドレイン電圧（整流回路３２の第１の入力電圧）が印加されるゲートと、ノードＮ１に接続されたドレインとを有している。トランジスタＱＮ２３は、図３に示すトランジスタＱＰ１４のドレイン電圧（整流回路３２の第２の入力電圧）が印加されるゲートと、ノードＮ２に接続されたドレインとを有している。ここで、各トランジスタのゲート幅をＷとし、ゲート長をＬとすると、第１の差動対を構成する左右のトランジスタＱＮ２３及びＱＮ２４は、Ｗ／Ｌ比が一定の比率Ａ（Ａ＞１）を有するように形成されている（ＱＮ２３のＷ／Ｌ比：ＱＮ２４のＷ／Ｌ比＝Ａ：１）。
【００２８】
また、ＮチャネルトランジスタＱＮ２１及びＱＮ２２によって、第２の差動対が構成されている。トランジスタＱＮ２１は、図３に示すトランジスタＱＰ１３のドレイン電圧（整流回路３２の第１の入力電圧）が印加されるゲートと、ノードＮ２に接続されたドレインとを有している。トランジスタＱＮ２２は、図３に示すトランジスタＱＰ１４のドレイン電圧（整流回路３２の第２の入力電圧）が印加されるゲートと、ノードＮ１に接続されたドレインとを有している。第１の差動対と同様に、第２の差動対を構成する左右のトランジスタＱＮ２１及びＱＮ２２は、Ｗ／Ｌ比が一定の比率Ａ（Ａ＞１）を有するように形成されている（ＱＮ２１のＷ／Ｌ比：ＱＮ２２のＷ／Ｌ比＝Ａ：１）。
【００２９】
一方、ＰチャネルトランジスタＱＰ２１及びＱＰ２２によって、第１のカレントミラー回路が構成されている。トランジスタＱＰ２１は、電源電位ＶＤＤとノードＮ１との間に接続されたソース・ドレインを有する。トランジスタＱＰ２２は、電源電位ＶＤＤとノードＮ２との間に接続されたソース・ドレインを有する。
【００３０】
また、ＰチャネルトランジスタＱＰ２３及びＱＰ２４によって、第２のカレントミラー回路が構成されている。トランジスタＱＰ２３は、電源電位ＶＤＤとノードＮ２との間に接続されたソース・ドレインを有する。トランジスタＱＰ２４は、電源電位ＶＤＤと出力ノードとの間に接続されたソース・ドレインを有する。
【００３１】
以上において、トランジスタＱＮ２４及びＱＮ２２のドレイン電流がノードＮ１を介して流れ（この電流をＩｎ１とする）、トランジスタＱＮ２１及びＱＮ２３のドレイン電流がノードＮ２を介して流れる（この電流をＩｎ２とする）。さらに、第１のカレントミラー回路が、ノードＮ１に流れる電流と同じ大きさの電流をノードＮ２に供給する。これにより、トランジスタＱＰ２３には、（Ｉｎ２−Ｉｎ１）の大きさのドレイン電流が流れる。また、トランジスタＱＰ２４にも、同じ大きさのドレイン電流が流れ、トランジスタＱＰ２４のドレイン電流が、整流回路３２の出力電流として出力ノードから出力される。
【００３２】
整流回路３２に交流入力電圧が印加されていない場合には、整流回路３２の出力電流は、各差動対を構成する左右のトランジスタのＷ／Ｌ比の比率Ａと、各段のバイアス電流とによって定まる電流値ＩＤＣとなる。整流回路３２に交流入力電圧が印加されると、出力電流にＡＣ成分ＩＡＣが生じるが、このＡＣ成分ＩＡＣは、交流入力電圧が正負どちらでも、交流入力電圧の大きさ（自乗値）に応じて電流値ＩＤＣを減少させるものとなる。即ち、整流回路３２は、交流入力電圧を全波整流して、交流入力電圧のレベルに応じた出力電流を出力する動作を行っている。
【００３３】
図２に示すように、複数の整流回路３２の出力電流が、並列接続された抵抗Ｒ１０及びコンデンサＣ１０に供給されることによって、受信信号の強度を表す検出電圧（ＲＳＳＩ信号）が生成される。ここで、増幅率の異なる信号のレベルを検出して得られた出力電流が加算されることにより、受信信号の電圧が対数圧縮された値と略線形関係にあるＲＳＳＩ信号を得ることができる。
【００３４】
図５は、図２に示すフィルタ及びＲＳＳＩ回路２４のゲイン及び周波数特性を示す図である。各段のフィルタ回路３１は、通過帯域において４ｄＢ程度のゲインを有しており、トータルとして、１６ｄＢ程度のゲインと、急峻なローパス特性とが実現されている。
【００３５】
図６は、図２に示すフィルタ及びＲＳＳＩ回路２４における入力電圧と検出電圧との関係を示す図である。図６において、横軸は入力電圧（ｄＢＶｒｍｓ）を表しており、縦軸は検出電圧（Ｖ）を表している。図６によれば、対数圧縮された入力電圧が、検出電圧と略線形関係にあることが分かる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】図１に示すフィルタ及びＲＳＳＩ回路の構成を示すブロック図。
【図３】図２に示す各々のフィルタ回路３１の詳細な構成を示す回路図。
【図４】図２に示す各々の整流回路３２の詳細な構成を示す回路図。
【図５】図２に示すフィルタ及びＲＳＳＩ回路２４のゲイン及び周波数特性を示す図。
【図６】フィルタ及びＲＳＳＩ回路における入力電圧と検出電圧との関係を示す図。
【図７】従来の半導体集積回路の構成例を示すブロック図。
【符号の説明】
【００３７】
１０  アンテナ、  ２０  半導体集積回路（ＲＦＩＣ）、  ２１  増幅回路、  ２２  局部発振器、  ２３  ミキサ回路、  ２４  フィルタ及びＲＳＳＩ回路、  ２５  制御回路、  ３１  フィルタ回路、  ３２  整流回路、  Ｒ１０  抵抗、  Ｃ１０〜Ｃ１４  コンデンサ、  ＱＰ１１〜ＱＰ２４  Ｐチャネルトランジスタ、  ＱＮ１１〜ＱＮ２７  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図７】
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【図５】
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【図６】
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