(57)【要約】【課題】第１のシリサイド層と第２のシリサイド層間が断線することを防止すると共に、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現する。【解決手段】第１のゲート電極１４ａ上に形成された第１のシリサイド層２０ａ１を有する第１のＭＩＳトランジスタＮＴｒと、第２のゲート電極１４ｂ上に形成された第２のシリサイド層２２ｂ１を有する第２のＭＩＳトランジスタＰＴｒとを備え、第１のゲート電極１４ａと第２のゲート電極１４ｂとは、半導体基板１０上に一体化形成されており、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１とは、第１のシリサイド層２０ａ１及び第２のシリサイド層２２ｂ１よりも膜厚が厚い第３のシリサイド層２３を挟んで接続されている。【選択図】図８
2009283769.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極上に形成された第１のシリサイド層を有する第１のＭＩＳトランジスタと、第２のゲート電極上に形成された第２のシリサイド層を有する第２のＭＩＳトランジスタとを備え、
前記第１のゲート電極と前記第２のゲート電極とは、半導体基板上に一体化形成されており、
前記第１のシリサイド層と前記第２のシリサイド層とは、前記第１のシリサイド層及び前記第２のシリサイド層よりも膜厚が厚い第３のシリサイド層を挟んで接続されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のシリサイド層と前記第２のシリサイド層とは、互いに膜厚が異なっていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のシリサイド層は、第１の金属を含有しており、
前記第２のシリサイド層は、前記第１の金属と異なる第２の金属を含有しており、
前記第３のシリサイド層は、前記第１の金属及び前記第２の金属を含有しており、
前記第１のシリサイド層は、前記第２の金属を含有していないことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２のシリサイド層は、前記第１の金属を含有していることを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極は、それぞれシリコン膜からなることを特徴とする半導体装置。
【請求項６】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、第１の金属膜と該第１の金属膜上に形成された第１のシリコン膜とからなり、
前記第２のゲート電極は、第２の金属膜と該第２の金属膜上に形成された第２のシリコン膜とからなることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記半導体基板における第１の活性領域上に形成された前記第１のゲート電極と、
前記第１の活性領域上に前記第１のゲート電極を覆うように形成され、前記第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせる第１の応力絶縁膜と、
前記半導体基板における第２の活性領域上に形成された前記第２のゲート電極と、
前記第２の活性領域上に前記第２のゲート電極を覆うように形成され、前記第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせる第２の応力絶縁膜とを備えていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなる第１のサイドウォールと、
前記第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなる第２のサイドウォールとを備え、
前記第１の応力絶縁膜は、前記第１のサイドウォール上を覆うように形成されており、
前記第２の応力絶縁膜は、前記第２のサイドウォール上を覆うように形成されていることを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールと、
前記第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールとを備え、
前記第１の応力絶縁膜は、前記第１の内側サイドウォール上に接して形成されており、
前記第２の応力絶縁膜は、前記第２の内側サイドウォール上に接して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項７〜９のうちいずれか１項に記載の半導体装置において、
前記第３のシリサイド層は、前記第１の活性領域と前記第２の活性領域との間に形成された素子分離領域の上方に形成されていることを特徴とする半導体装置。
【請求項１１】
請求項７〜９のうちいずれか１項に記載の半導体装置において、
前記第３のシリサイド層は、前記第１の応力絶縁膜と前記第２の応力絶縁膜との境界部の下方に形成されていることを特徴とする半導体装置。
【請求項１２】
第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
半導体基板上に、前記第１のゲート電極及び前記第２のゲート電極を一体化形成する工程（ａ）と、
前記第１のゲート電極上に第１のシリサイド層を選択的に形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記第２のゲート電極上に第２のシリサイド層を選択的に形成する工程（ｃ）とを備え、
前記工程（ｃ）は、前記第２のシリサイド層を形成するのと同時に、前記第１のシリサイド層の端部領域をシリサイド化して、前記第１のシリサイド層及び前記第２のシリサイド層よりも膜厚の厚い第３のシリサイド層を形成する工程を含み、
前記第１のシリサイド層と前記第２のシリサイド層とは、前記第３のシリサイド層を挟んで形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｂ）では、前記第２のゲート電極上を保護膜で覆い、前記第１のゲート電極の上面を露出した状態でシリサイド化して前記第１のシリサイド層を形成し、
前記工程（ｃ）では、前記第１のゲート電極上を第１の絶縁膜で覆い、前記第２のゲート電極の上面及び前記第１のシリサイド層の端部領域を露出した状態でシリサイド化して前記第２のシリサイド層及び前記第３のシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｃ）の後に、前記第２のゲート電極上を覆う第２の絶縁膜を形成する工程（ｄ）をさらに備え、
前記第１の絶縁膜は、前記第１のＭＩＳトランジスタにおけるチャネル領域のゲート長方向に第１の応力を生じさせる第１の応力絶縁膜であり、
前記第２の絶縁膜は、前記第２のＭＩＳトランジスタにおけるチャネル領域のゲート長方向に第２の応力を生じさせる第２の応力絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のうちいずれか１項に記載の半導体装置の製造方法において、
前記第１のシリサイド層は、第１の金属を含有しており、
前記第２のシリサイド層は、前記第１の金属と異なる第２の金属を含有しており、
前記第３のシリサイド層は、前記第１の金属及び前記第２の金属を含有しており、
前記第１のシリサイド層は、前記第２の金属を含有していないことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、同一の半導体基板にＮ型電界効果トランジスタ及びＰ型電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタの一種として、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）が知られている。ＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。
【０００３】
また、一般に、ＭＩＳＦＥＴのチャネル領域に応力を印加すると、ＭＩＳＦＥＴのトランジスタ特性が変化することが知られている。具体的には、Ｎ型ＭＩＳＦＥＴ（以下、「Ｎ型ＭＩＳトランジスタ」と称す）のチャネル領域に対して、ドレイン電流が流れる方向（即ち、ゲート長方向）に印加される応力が、圧縮応力の場合にはドレイン電流は減少する一方、引っ張り応力の場合にはドレイン電流は増加する。一方、Ｐ型ＭＩＳＦＥＴ（以下、「Ｐ型ＭＩＳトランジスタ」と称す）のチャネル領域に対して、ゲート長方向に印加される応力が、圧縮応力の場合にはドレイン電流は増加する一方、引っ張り応力の場合にはドレイン電流は減少する。
【０００４】
そこで、Ｎ型ＭＩＳトランジスタ上に形成されＮ型ＭＩＳトランジスタのチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜と、Ｐ型ＭＩＳトランジスタ上に形成されＰ型ＭＩＳトランジスタのチャネル領域のゲート長方向に圧縮応力を生じさせる応力絶縁膜とを備えた従来の半導体装置が提案されている（例えば特許文献１及び特許文献２参照）。これにより、Ｎ型ＭＩＳトランジスタのチャネル領域のゲート長方向に引っ張り応力が印加されるため、Ｎ型ＭＩＳトランジスタにおいてドレイン電流が増大し駆動能力が向上することが期待される。一方、Ｐ型ＭＩＳトランジスタのチャネル領域のゲート長方向に圧縮応力が印加されるため、Ｐ型ＭＩＳトランジスタにおいてドレイン電流が増大し駆動能力が向上することが期待される。
【特許文献１】特開２００３―２７３２４０号公報
【特許文献２】特開２００３―６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置では、以下に示す問題がある。
【０００６】
以下に、従来の半導体装置の製造方法、及び従来の半導体装置における問題について順に説明する。従来の半導体装置の製造方法について、図１１(a) 〜(d) 及び図１２(a) 〜(d) を参照しながら説明する。図１１(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図中において、左側に示す「Ｎ」とはＮＭＩＳ領域を示し、右側に示す「Ｐ」とはＰＭＩＳ領域を示し、簡略的に図示する為に、ＮＭＩＳ領域とＰＭＩＳ領域とを隣接して図示している。図１２(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。図中において、左側に示す「Ｎ」とはＮＭＩＳ領域を示し、右側に示す「Ｐ」とはＰＭＩＳ領域を示している。図１１(a) 〜(d) のそれぞれに示す工程と、図１２(a) 〜(d) のそれぞれに示す工程とは、互いに対応した工程である。
【０００７】
まず、通常のＭＩＳトランジスタを有する半導体装置の製造方法における各工程と同様の工程を順次経ることにより、図１１(a) 及び図１２(a) に示す構成を得る。
【０００８】
詳細には、まず、半導体基板１００の上部に素子分離領域１０１を形成する。これにより、ＮＭＩＳ領域には、素子分離領域１０１に囲まれた第１の活性領域１００ａが形成され、ＰＭＩＳ領域には、素子分離領域１０１に囲まれた第２の活性領域１００ｂが形成される。その後、半導体基板１００におけるＮＭＩＳ領域にｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるＰＭＩＳ領域にｎ型ウェル領域１０２ｂを形成する。
【０００９】
次に、半導体基板１００上に、ゲート絶縁膜形成膜、及びゲート電極形成膜を順次形成する。その後、ゲート電極形成膜におけるＮＭＩＳ領域にｎ型不純物を注入する一方、ゲート電極形成膜におけるＰＭＩＳ領域にｐ型不純物を注入する。その後、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングして、第１，第２の活性領域１００ａ，１００ｂ上に、第１，第２のゲート絶縁膜１０３ａ，１０３ｂ、及び第１，第２のゲート電極１０４ａ，１０４ｂを順次形成する。
【００１０】
次に、第１の活性領域１００ａにおける第１のゲート電極１０４ａの側方下に接合深さの比較的浅いｎ型ソースドレイン領域１０５ａを自己整合的に形成する。一方、第２の活性領域１００ｂにおける第２のゲート電極１０４ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域１０５ｂを自己整合的に形成する。
【００１１】
次に、第１，第２のゲート電極１０４ａ，１０４ｂの側面上に、第１，第２の内側サイドウォール１０６ａ，１０６ｂと、第１，第２の外側サイドウォール１０７ａ，１０７ｂとからなる第１，第２のサイドウォール１０７Ａ，１０７Ｂを形成する。
【００１２】
次に、第１の活性領域１００ａにおける第１のサイドウォール１０７Ａの外側方下に、接合深さの比較的深いｎ型ソースドレイン領域１０８ａを自己整合的に形成する。一方、第２の活性領域１００ｂにおける第２のサイドウォール１０７Ｂの外側方下に、接合深さの比較的深いｐ型ソースドレイン領域１０８ｂを自己整合的に形成する。
【００１３】
次に、図１１(b) 及び図１２(b) に示すように、第１のゲート電極１０４ａ及び深いｎ型ソースドレイン領域１０８ａ、並びに第２のゲート電極１０４ｂ及び深いｐ型ソースドレイン領域１０８ｂの表面に形成された自然酸化膜（図示せず）を除去した後、半導体基板１１０上の全面にシリサイド化用金属膜（図示せず）を堆積する。その後、１回目の熱処理により、第１のゲート電極１０４ａの上部に第１のシリサイド層１０９ａ１を形成すると共に、深いｎ型ソースドレイン領域１０８ａの上部に第１のＳＤ上シリサイド層１０９ａ２を形成する。一方、第２のゲート電極１０４ｂの上部に第２のシリサイド層１０９ｂ１を形成すると共に、深いｐ型ソースドレイン領域１０８ｂの上部に第２のＳＤ上シリサイド層１０９ｂ２を形成する。その後、素子分離領域１０１、及び第１，第２のサイドウォール１０７Ａ，１０７Ｂの上に残存する未反応のシリサイド化用金属膜を除去した後、２回目の熱処理により、第１，第１のＳＤ上シリサイド層１０９ａ１，１０９ａ２、及び第２，第２のＳＤ上シリサイド層１０９ｂ１，１０９ｂ２のシリサイド組成比を安定化させる。このように、従来の半導体装置の製造方法では、第１，第１のＳＤ上シリサイド層１０９ａ１，１０９ａ２、及び第２，第２のＳＤ上シリサイド層１０９ｂ１，１０９ｂ２を一括して形成する。
【００１４】
次に、図１１(c) 及び図１２(c) に示すように、半導体基板１００上の全面に、第１の活性領域１００ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる第１の応力絶縁膜１１０を堆積する。
【００１５】
次に、図１１(d) 及び図１２(d) に示すように、リソグラフィ法及びＲＩＥ（Ｒeactive Ｉon Ｅtching）法により、第１の応力絶縁膜１１０のうちＰＭＩＳ領域に形成されている部分を除去して、ＮＭＩＳ領域に第１の応力絶縁膜１１０ａを残存させる。その後、図示を省略するが、ＰＭＩＳ領域に、第２の活性領域１００ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第２の応力絶縁膜を形成する。
【００１６】
以下に、従来の半導体装置における問題について説明する。
【００１７】
ここで、第１，第２のゲート電極１０４ａ，１０４ｂは、第１，第２のゲート電極１０４ａ，１０４ｂが形成された後から、その上部に第１，第２のシリサイド層１０９ａ１，１０９ｂ１が形成される前までの期間中に施される熱、又は該期間中に施される洗浄時の水洗処理等により、その表面に自然酸化膜が形成される。自然酸化膜は、該期間中に施されるエッチング、又は該期間中に施される洗浄時のウェットエッチング処理等により除去されて、第１，第２のゲート電極１０４ａ，１０４ｂの高さは、自然酸化膜の除去分だけ低くなる。該期間中において、自然酸化膜の形成、及び自然酸化膜の除去が順次繰り返し行われ、自然酸化膜の形成・除去が順次繰り返し行われるに従い、第１，第２のゲート電極１０４ａ，１０４ｂの高さは低くなる。
【００１８】
またここで、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとは、含まれる導電型不純物が互いに異なる。そのため、第１のゲート電極１０４ａの表面に形成される自然酸化膜と、第２のゲート電極１０４ｂの表面に形成される自然酸化膜とは、互いに形成速度が異なるため、互いに膜厚が異なる。このため、自然酸化膜の除去後の第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの間に、段差が生じる。該期間中において、自然酸化膜の形成・除去が順次繰り返し行われるに従い、第１のゲート電極１０４ａと第２のゲート電極１０４ｂとの間に生じる段差は増長する。
【００１９】
従って、上部に第１のシリサイド層１０９ａ１が形成される前の第１のゲート電極（即ち、該期間後の第１のゲート電極）１０４ａと、上部に第２のシリサイド層１０９ｂ１が形成される前の第２のゲート電極（即ち、該期間後の第２のゲート電極）１０４ｂとの間には、比較的大きな段差が生じている。
【００２０】
そのため、図１１(b) 及び図１２(b) に示す工程において、第１，第２のゲート電極１０４ａ，１０４ｂを覆うように半導体基板１００上にシリサイド化用金属膜を堆積する際に、段差領域にシリサイド化用金属膜を精度良く堆積することができずに、シリサイド化用金属膜が段差領域で途切れて形成される（又はシリサイド化用金属膜が段差領域で薄く形成される）。そのため、第１，第１のＳＤ上シリサイド層１０９ａ１，１０９ａ２、及び第２，第２のＳＤ上シリサイド層１０９ｂ１，１０９ｂ２を形成する際に、段差領域にシリサイド化用金属膜の金属を精度良く供給することができずに、第１，第２のシリサイド層１０９ａ１，１０９ｂ１が段差領域で途切れて形成されて、第１のシリサイド層１０９ａ１と第２のシリサイド層１０９ｂ１間が断線する。
【００２１】
さらに、従来の半導体装置の製造方法では、図１１(d) 及び図１２(d) に示す工程において、エッチングにより第１の応力絶縁膜１１０のうちＰＭＩＳ領域に形成されている部分を除去する際に、第２，第２のＳＤ上シリサイド層１０９ｂ１，１０９ｂ２がエッチングによるダメージを受け、第２，第２のＳＤ上シリサイド層１０９ｂ１，１０９ｂ２の表面のアモルファス化、又はシリサイドの組成変動が生じることにより、高抵抗シリサイド層１１１ｂ１，１１１ｂ２が形成される。
【００２２】
以上のように、従来の半導体装置の製造方法では、図１１(b) 及び図１２(b) に示す工程において、第１のシリサイド層１０９ａ１と第２のシリサイド層１０９ｂ１間が断線し、さらに、図１１(d) 及び図１２(d) に示す工程において、第２のシリサイド層１０９ｂ１の表面に高抵抗シリサイド層１１１ｂ１が形成されるという問題がある。
【００２３】
なお、従来の半導体装置の製造方法では、図１１(d) に示すように、ＮＭＩＳ領域の半導体基板１００上に第１の応力絶縁膜１１０ａを形成した後、ＰＭＩＳ領域の半導体基板１００上に第２の応力絶縁膜（図示せず）を形成する場合を具体例に挙げて説明したが、その反対に、ＰＭＩＳ領域の半導体基板上に第２の応力絶縁膜を形成した後、ＮＭＩＳ領域の半導体基板上に第１の応力絶縁膜を形成する場合においても、上記と同様の問題がある。即ち、第１，第１のＳＤ上シリサイド層、及び第２，第２のＳＤ上シリサイド層を形成する際に、第１のシリサイド層と第２のシリサイド層間が断線し、さらに、第２の応力絶縁膜のうちＮＭＩＳ領域に形成されている部分を除去する際に、第１のシリサイド層の表面に高抵抗シリサイド層が形成されるという問題がある。
【００２４】
従って、従来の半導体装置の製造方法では、第１のシリサイド層と第２のシリサイド層間が断線し、さらに、第１のシリサイド層及び第２のシリサイド層のうち、一方の表面に高抵抗シリサイド層は形成されないものの、他方の表面に高抵抗シリサイド層が形成されるという問題がある。
【００２５】
前記に鑑み、本発明の目的は、第１のシリサイド層と第２のシリサイド層間が断線することを防止すると共に、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現することである。
【課題を解決するための手段】
【００２６】
前記の目的を達成するために、本発明に係る半導体装置は、第１のゲート電極上に形成された第１のシリサイド層を有する第１のＭＩＳトランジスタと、第２のゲート電極上に形成された第２のシリサイド層を有する第２のＭＩＳトランジスタとを備え、第１のゲート電極と第２のゲート電極とは、半導体基板上に一体化形成されており、第１のシリサイド層と第２のシリサイド層とは、第１のシリサイド層及び第２のシリサイド層よりも膜厚が厚い第３のシリサイド層を挟んで接続されていることを特徴とする。
【００２７】
本発明に係る半導体装置によると、第１のゲート電極と第２のゲート電極との間に段差が生じることがあっても、第１，第２のシリサイド層よりも膜厚の厚い第３のシリサイド層により、第１のシリサイド層と第２のシリサイド層間が断線することを防止することができる。
【００２８】
加えて、第１のシリサイド層と第２のシリサイド層とが個別に形成されるため、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現することができる。
【００２９】
さらに、第１のシリサイド層と第２のシリサイド層とが個別に形成されるため、最適な膜厚及びシリサイド組成の第１，第２のシリサイド層を実現することができる。
【００３０】
本発明に係る半導体装置において、第１のシリサイド層と第２のシリサイド層とは、互いに膜厚が異なっていることが好ましい。
【００３１】
本発明に係る半導体装置において、第１のシリサイド層は、第１の金属を含有しており、第２のシリサイド層は、第１の金属と異なる第２の金属を含有しており、第３のシリサイド層は、第１の金属及び第２の金属を含有しており、第１のシリサイド層は、第２の金属を含有していないことが好ましい。
【００３２】
このような第１〜第３のシリサイド層の具体例としては、第１に例えば、第１のシリサイド層がニッケルシリサイドからなり、第２のシリサイド層がコバルトシリサイドからなり、第３のシリサイド層がニッケルコバルトシリサイドからなる場合、即ち、第１の金属がＮｉであり、第２の金属がＣｏである場合が挙げられる。第２に例えば、第１のシリサイド層がニッケルシリサイドからなり、第２のシリサイド層が白金を含むニッケルシリサイドからなり、第３のシリサイド層が白金を含むニッケルシリサイドからなる場合、即ち、第１の金属がＮｉであり、第２の金属がＰｔである場合が挙げられる。
【００３３】
本発明に係る半導体装置において、第２のシリサイド層は、第１の金属を含有していることが好ましい。
【００３４】
本発明に係る半導体装置において、第１のゲート電極及び第２のゲート電極は、それぞれシリコン膜からなることが好ましい。
【００３５】
本発明に係る半導体装置において、第１のゲート電極は、第１の金属膜と該第１の金属膜上に形成された第１のシリコン膜とからなり、第２のゲート電極は、第２の金属膜と該第２の金属膜上に形成された第２のシリコン膜とからなることが好ましい。
【００３６】
本発明に係る半導体装置において、半導体基板における第１の活性領域上に形成された第１のゲート電極と、第１の活性領域上に第１のゲート電極を覆うように形成され、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を生じさせる第１の応力絶縁膜と、半導体基板における第２の活性領域上に形成された第２のゲート電極と、第２の活性領域上に第２のゲート電極を覆うように形成され、第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を生じさせる第２の応力絶縁膜とを備えていることが好ましい。
【００３７】
このようにすると、第１の応力絶縁膜により、第１の活性領域におけるチャネル領域のゲート長方向に第１の応力を印加することができるため、第１のＭＩＳトランジスタの駆動能力を向上させると共に、第２の応力絶縁膜により、第２の活性領域におけるチャネル領域のゲート長方向に第２の応力を印加することができるため、第２のＭＩＳトランジスタの駆動能力を向上させることができる。
【００３８】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールと該第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなる第１のサイドウォールと、第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールと該第２の内側サイドウォール上に形成された第２の外側サイドウォールとからなる第２のサイドウォールとを備え、第１の応力絶縁膜は、第１のサイドウォール上を覆うように形成されており、第２の応力絶縁膜は、第２のサイドウォール上を覆うように形成されていることが好ましい。
【００３９】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成され、断面形状がＬ字状の第１の内側サイドウォールと、第２のゲート電極の側面上に形成され、断面形状がＬ字状の第２の内側サイドウォールとを備え、第１の応力絶縁膜は、第１の内側サイドウォール上に接して形成されており、第２の応力絶縁膜は、第２の内側サイドウォール上に接して形成されていることが好ましい。
【００４０】
このように、第１，第２の応力絶縁膜が、第１，第２のゲート電極との間に第１，第２の外側サイドウォールを介さずに、第１，第２の内側サイドウォール上に接して形成されることにより、第１，第２の応力絶縁膜を厚く形成することができるため、第１，第２の応力絶縁膜による第１，第２の応力を、第１，第２の活性領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
【００４１】
加えて、第１，第２の応力絶縁膜が、第１，第２のゲート電極との間に第１，第２の外側サイドウォールを介さずに、第１，第２の内側サイドウォール上に接して形成されることにより、第１，第２の応力絶縁膜を第１，第２の活性領域におけるチャネル領域に近付けて形成することができるため、第１，第２の応力絶縁膜による第１，第２の応力を、第１，第２の活性領域におけるチャネル領域のゲート長方向により一層効果的に印加することができる。
【００４２】
本発明に係る半導体装置において、第３のシリサイド層は、第１の活性領域と第２の活性領域との間に形成された素子分離領域の上方に形成されていることが好ましい。
【００４３】
本発明に係る半導体装置において、第３のシリサイド層は、第１の応力絶縁膜と第２の応力絶縁膜との境界部の下方に形成されていることが好ましい。
【００４４】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法であって、半導体基板上に、第１のゲート電極及び第２のゲート電極を一体化形成する工程（ａ）と、第１のゲート電極上に第１のシリサイド層を選択的に形成する工程（ｂ）と、工程（ｂ）の後に、第２のゲート電極上に第２のシリサイド層を選択的に形成する工程（ｃ）とを備え、工程（ｃ）は、第２のシリサイド層を形成するのと同時に、第１のシリサイド層の端部領域をシリサイド化して、第１のシリサイド層及び第２のシリサイド層よりも膜厚の厚い第３のシリサイド層を形成する工程を含み、第１のシリサイド層と第２のシリサイド層とは、第３のシリサイド層を挟んで形成されることを特徴とする。
【００４５】
本発明に係る半導体装置の製造方法によると、第１のゲート電極と第２のゲート電極との間に段差が生じることがあっても、第１，第２のシリサイド層よりも膜厚の厚い第３のシリサイド層により、第１のシリサイド層と第２のシリサイド層間が断線することを防止することができる。
【００４６】
加えて、第１のシリサイド層と第２のシリサイド層とを個別に形成するため、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現することができる。
【００４７】
さらに、第１のシリサイド層と第２のシリサイド層とを個別に形成するため、第１，第２のシリサイド層を形成するのに最適な条件の下、第１，第２のシリサイド層を形成して、最適な膜厚及びシリサイド組成の第１，第２のシリサイド層を実現することができる。
【００４８】
本発明に係る半導体装置の製造方法において、工程（ｂ）では、第２のゲート電極上を保護膜で覆い、第１のゲート電極の上面を露出した状態でシリサイド化して第１のシリサイド層を形成し、工程（ｃ）では、第１のゲート電極上を第１の絶縁膜で覆い、第２のゲート電極の上面及び第１のシリサイド層の端部領域を露出した状態でシリサイド化して第２のシリサイド層及び第３のシリサイド層を形成することが好ましい。
【００４９】
このようにすると、第２のゲート電極上を覆う保護膜を形成し、第１のシリサイド層を形成した後、第１のゲート電極（但し、第１のゲート電極の段差領域以外の領域）上を覆う第１の絶縁膜を形成すると共に保護膜を除去し、第２，第３のシリサイド層を形成する（即ち、第１のシリサイド層と第２のシリサイド層とを個別に形成する）。そのため、保護膜の除去の際に、第２のシリサイド層が形成されていないため、第２のシリサイド層がダメージを受けることはないため、第２のシリサイド層の表面に高抵抗シリサイド層が形成されることを防止することができる。
【００５０】
従って、第１のシリサイド層及び第２のシリサイド層のうち一方の表面に高抵抗シリサイド層が形成されることを防止し、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現することができる。
【００５１】
本発明に係る半導体装置の製造方法において、工程（ｃ）の後に、第２のゲート電極上を覆う第２の絶縁膜を形成する工程（ｄ）をさらに備え、第１の絶縁膜は、第１のＭＩＳトランジスタにおけるチャネル領域のゲート長方向に第１の応力を生じさせる第１の応力絶縁膜であり、第２の絶縁膜は、第２のＭＩＳトランジスタにおけるチャネル領域のゲート長方向に第２の応力を生じさせる第２の応力絶縁膜であることが好ましい。
【００５２】
本発明に係る半導体装置の製造方法において、第１のシリサイド層は、第１の金属を含有しており、第２のシリサイド層は、第１の金属と異なる第２の金属を含有しており、第３のシリサイド層は、第１の金属及び第２の金属を含有しており、第１のシリサイド層は、第２の金属を含有していないことが好ましい。
【発明の効果】
【００５３】
本発明に係る半導体装置及びその製造方法によると、第１のゲート電極と第２のゲート電極との間に段差が生じることがあっても、第１，第２のシリサイド層よりも膜厚の厚い第３のシリサイド層により、第１のシリサイド層と第２のシリサイド層間が断線することを防止することができる。
【００５４】
加えて、第１のシリサイド層と第２のシリサイド層とを個別に形成するため、保護膜の除去の際に、第２のシリサイド層が形成されていないため、第２のシリサイド層がダメージを受けることはないため、第２のシリサイド層の表面に高抵抗シリサイド層が形成されることを防止し、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現することができる。
【００５５】
さらに、第１のシリサイド層と第２のシリサイド層とを個別に形成するため、第１，第２のシリサイド層を形成するのに最適な条件の下、第１，第２のシリサイド層を形成して、最適な膜厚及びシリサイド組成の第１，第２のシリサイド層を実現することができる。
【発明を実施するための最良の形態】
【００５６】
（一実施形態）
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜図１(c) 、図２(a) 〜図２(c) 、及び図３(a) 〜図３(c) 、並びに図４(a) 〜図４(c) 、図５(a) 〜図５(c) 、及び図６(a) 〜図６(c) を参照しながら説明する。図１(a) 〜図３(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図中において、左側に示す「Ｎ」とはＮＭＩＳ領域を示し、右側に示す「Ｐ」とはＰＭＩＳ領域を示し、簡略的に図示する為に、ＮＭＩＳ領域とＰＭＩＳ領域とを隣接して図示している。図４(a) 〜図６(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。図中において、左側に示す「Ｎ」とはＮＭＩＳ領域を示し、右側に示す「Ｐ」とはＰＭＩＳ領域を示している。図１(a) 〜図３(c) のそれぞれに示す工程と、図４(a) 〜図６(c) のそれぞれに示す工程とは、互いに対応した工程である。
【００５７】
まず、通常のＭＩＳトランジスタを有する半導体装置の製造方法における各工程と同様な工程を順次経ることにより、図１(a) 及び図４(a) に示す構成を得る。
【００５８】
詳細には、まず、半導体基板１０の上部に素子分離領域１１を形成する。これにより、ＮＭＩＳ領域には、素子分離領域１１に囲まれた第１の活性領域１０ａが形成され、ＰＭＩＳ領域には、素子分離領域１１に囲まれた第２の活性領域１０ｂが形成される。その後、半導体基板１０におけるＮＭＩＳ領域にｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるＰＭＩＳ領域にｎ型ウェル領域１２ｂを形成する。
【００５９】
次に、半導体基板１０上に、ゲート絶縁膜形成膜、及び例えば膜厚が１００ｎｍの多結晶シリコン膜からなるゲート電極形成膜を順次形成する。その後、ゲート電極形成膜におけるＮＭＩＳ領域にｎ型不純物を注入する一方、ゲート電極形成膜におけるＰＭＩＳ領域にｐ型不純物を注入する。その後、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングして、第１，第２の活性領域１０ａ，１０ｂ上に、第１，第２のゲート絶縁膜１３ａ，１３ｂ、及び膜厚が１００ｎｍの多結晶シリコン膜からなる第１，第２のゲート電極１４ａ，１４ｂを順次形成する。
【００６０】
このようにして、半導体基板１０上に、第１のゲート電極１４ａ及び第２のゲート電極１４ｂを一体化形成する。
【００６１】
次に、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下に接合深さの比較的浅いｎ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１５ａを自己整合的に形成する。一方、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下に接合深さの比較的浅いｐ型ソースドレイン領域（ＬＤＤ領域又はエクステンション領域）１５ｂを自己整合的に形成する。
【００６２】
次に、第１，第２のゲート電極１４ａ，１４ｂの側面上に、断面形状がＬ字状の第１，第２の内側サイドウォール１６ａ，１６ｂと、該第１，第２の内側サイドウォール１６ａ，１６ｂ上に形成された第１，第２の外側サイドウォール１７ａ，１７ｂとからなる第１，第２のサイドウォール１７Ａ，１７Ｂを形成する。
【００６３】
次に、第１の活性領域１０ａにおける第１のサイドウォール１７Ａの外側方下に、浅いｎ型ソースドレイン領域１５ａよりも深い接合深さを有し、接合深さの比較的深いｎ型ソースドレイン領域１８ａを自己整合的に形成する。一方、第２の活性領域１０ｂにおける第２のサイドウォール１７Ｂの外側方下に、浅いｐ型ソースドレイン領域１５ｂよりも深い接合深さを有し、接合深さの比較的深いｐ型ソースドレイン領域１８ｂを自己整合的に形成する。
【００６４】
次に、図１(b) 及び図４(b) に示すように、例えばＣＶＤ法により、半導体基板１０上に、例えば膜厚が２０ｎｍのシリコン酸化膜（ＳｉＯ2膜）からなる保護膜１９を堆積する。
【００６５】
次に、図１(c) 及び図４(c) に示すように、例えばリソグラフィ法及びＲＩＥ（Ｒeactive Ｉon Ｅtching）法、又はリソグラフィ法及びウェットエッチング法により、保護膜１９のうちＮＭＩＳ領域に形成されている部分を除去する。これにより、第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂの上を保護膜１９ｂで覆う一方、第１のゲート電極１４ａ及び深いｎ型ソースドレイン領域１８ａの上面を露出させる。
【００６６】
次に、図２(a) 及び図５(a) に示すように、第１のゲート電極１４ａ及び深いｎ型ソースドレイン領域１８ａの表面に形成された自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのニッケル（Ｎｉ）からなる第１のシリサイド化用金属膜（図示せず）を堆積する。その後、窒素雰囲気中、４００℃の下、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、第１のゲート電極１４ａ及び深いｎ型ソースドレイン領域１８ａのＳｉと第１のシリサイド化用金属膜のＮｉとを反応させて、第１のゲート電極１４ａの上部に膜厚が２０ｎｍのニッケルシリサイドからなる第１のシリサイド層２０ａ１を形成すると共に、深いｎ型ソースドレイン領域１８ａの上部に膜厚が２０ｎｍのニッケルシリサイドからなる第１のＳＤ上シリサイド層２０ａ２を形成する。
【００６７】
その後、例えば硫酸と過酸化水素水との混合液からなるエッチング液中への浸漬により、素子分離領域１１、第１のサイドウォール１７Ａ、及び保護膜１９ｂ等の上に残存する未反応の第１のシリサイド化用金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５００℃）の下、２回目のＲＴＡ処理により、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２のシリサイド組成比を安定化させる。但し、２回目のＲＴＡ処理により、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２のシリサイド組成比を安定化させる必要は必ずしもなく、１回目のＲＴＡ処理以降に施される熱を利用して、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２のシリサイド組成比を安定化させてもよい。即ち、１回目のＲＴＡ処理の直後に、２回目のＲＴＡ処理を施す必要は必ずしもない。
【００６８】
このように、第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂの上を保護膜１９ｂで覆い、第１のゲート電極１４ａ及び深いｎ型ソースドレイン領域１８ａの上面を露出した状態でシリサイド化することにより、第１のゲート電極１４ａ上に第１のシリサイド層２０ａ１を形成すると共に、深いｎ型ソースドレイン領域１８ａ上に第１のＳＤ上シリサイド層２０ａ２を形成する。
【００６９】
次に、図２(b) 及び図５(b) に示すように、例えば４００℃〜５００℃の下、プラズマＣＶＤ法により、半導体基板１０上に、第１，第２のゲート電極１４ａ，１４ｂを覆うように、例えば膜厚が３０ｎｍのシリコン窒化膜（ＳｉＮ膜）からなり、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる第１の応力絶縁膜２１を堆積する。
【００７０】
次に、図２(c) 及び図５(c) に示すように、例えばリソグラフィ法及びＲＩＥ法により、第１の応力絶縁膜２１のうち、第１のシリサイド層２０ａ１の端部領域Ｅａ（特に図５(c) 参照）上に形成されている部分、及びＰＭＩＳ領域に形成されている部分を除去する。これにより、第１のシリサイド層２０ａ１のうち端部領域Ｅａ以外の領域、及び第１のＳＤ上シリサイド層２０ａ２の上面を第１の応力絶縁膜２１ａで覆う一方、第１のシリサイド層２０ａ１の端部領域Ｅａ、及び保護膜１９ｂの上面を露出させる。ここで、「第１のシリサイド層２０ａ１の端部領域Ｅａ」とは、図５(c) に示すように、第１のシリサイド層２０ａ１のうち、第１の活性領域１０ａと第２の活性領域１０ｂ間の素子分離領域１１の上方に形成されている領域であって、言い換えれば、第１のシリサイド層２０ａ１のうち、第１の活性領域１０ａの上方に形成されている領域を除く領域をいう。
【００７１】
続いて、保護膜１９ｂを除去して、第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂの上面を露出させる。このとき、第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂの上部にはシリサイド層が形成されていないため、従来のようにシリサイド層がエッチングによるダメージを受けてシリサイド層の表面に高抵抗シリサイド層（図１１(d) 及び図１２(d)：１１１ｂ１，１１１ｂ２参照）が形成されることはない。一方、第１のシリサイド層２０ａ１の端部領域Ｅａはエッチングによるダメージを受けて、第１のシリサイド層２０ａ１の端部領域Ｅａの表面に高抵抗シリサイド層が形成される虞はあるが、第１のシリサイド層２０ａ１の端部領域Ｅａは、次工程において、シリサイド化されて第３のシリサイド層（図３(a) 及び図６(a)：２３参照）となるため、最終的に高抵抗シリサイド層が形成されることはない。
【００７２】
このように、第１の応力絶縁膜２１のうち、第１のシリサイド層２０ａ１の端部領域Ｅａ上に形成されている部分、及びＰＭＩＳ領域に形成されている部分、並びに保護膜１９ｂを順次除去して、第１のシリサイド層２０ａ１のうち端部領域Ｅａ以外の領域、及び第１のＳＤ上シリサイド層２０ａ２の上を第１の応力絶縁膜２１ａで覆う一方、第１のシリサイド層２０ａ１の端部領域Ｅａ、並びに第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂの上面を露出する。
【００７３】
次に、図３(a) 及び図６(a) に示すように、第１のシリサイド層２０ａ１の端部領域Ｅａ、並びに第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂの表面に形成された自然酸化膜（図示せず）を除去した後、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が８ｎｍのニッケルからなる第２のシリサイド化用金属膜（図示せず）を堆積する。その後、例えば窒素雰囲気中、４００℃の下、１回目のＲＴＡ処理により、第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂのＳｉと第２のシリサイド化用金属膜のＮｉとを反応させて、第２のゲート電極１４ｂの上部に、膜厚が１６ｎｍのニッケルシリサイドからなる第２のシリサイド層２２ｂ１を形成すると共に、深いｐ型ソースドレイン領域１８ｂの上部に、膜厚が１６ｎｍのニッケルシリサイドからなる第２のＳＤ上シリサイド層２２ｂ２を形成する。このとき、第１のシリサイド層２０ａ１の端部領域ＥａのＳｉと第２のシリサイド化用金属膜のＮｉとを反応させて、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１とが重合し、第１，第２のシリサイド層２０ａ１，２２ｂ１よりも膜厚が厚く、且つニッケルシリサイドからなる第３のシリサイド層２３を形成する。
【００７４】
その後、例えば硫酸と過酸化水素水との混合液からなるエッチング液中への浸漬により、第１の応力絶縁膜２１ａ、素子分離領域１１、及び第２のサイドウォール１７Ｂ等の上に残存する未反応の第２のシリサイド化用金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５００℃）の下、２回目のＲＴＡ処理により、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２、及び第３のシリサイド層２３のシリサイド組成比を安定化させる。但し、２回目のＲＴＡ処理により、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２、及び第３のシリサイド層２３のシリサイド組成比を安定化させる必要は必ずしもなく、１回目のＲＴＡ処理以降に施される熱を利用して、第２，第２のＳＤ上シリサイド層、及び第３のシリサイド層のシリサイド組成比を安定化させてもよい。即ち、１回目のＲＴＡ処理の直後に、２回目のＲＴＡ処理を施す必要は必ずしもない。
【００７５】
このように、第１のゲート電極１４ａ（但し、第１のゲート電極１４ａの段差領域以外の領域）、及び深いｎ型ソースドレイン領域１８ａの上を第１の応力絶縁膜２１ａで覆い、第２のゲート電極１４ｂ及び深いｐ型ソースドレイン領域１８ｂの上面、並びに第１のシリサイド層２０ａ１の端部領域Ｅａを露出した状態でシリサイド化する。これにより、第２のゲート電極１４ｂ上に第２のシリサイド層２２ｂ１を形成すると共に、深いｐ型ソースドレイン領域１８ｂ上に第２のＳＤ上シリサイド層２２ｂ２を形成する。それと共に、第１のシリサイド層２０ａ１の端部領域Ｅａをシリサイド化して、第１，第２のシリサイド層２０ａ１，２２ｂ１よりも膜厚の厚い第３のシリサイド層２３を形成する。
【００７６】
次に、図３(b) 及び図６(b) に示すように、例えば４００℃〜５００℃の下、プラズマＣＶＤ法により、半導体基板１０上に、例えば膜厚が３０ｎｍのシリコン窒化膜（ＳｉＮ膜）からなり、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第２の応力絶縁膜２４を堆積する。
【００７７】
その後、リソグラフィ法及びＲＩＥ法により、第２の応力絶縁膜２４上に形成されたレジスト（図示せず）をマスクにして、第２の応力絶縁膜２４のうち第１の応力絶縁膜２１ａ上に形成されている部分を除去する。これにより、第２のゲート電極１４ｂ、及び深いｐ型ソースドレイン領域１８ｂの上を第２の応力絶縁膜２４ｂで覆う。このとき、第１のゲート電極１４ａのうち第３のシリサイド層２３の形成領域上に、第２の応力絶縁膜２４ｂが残存するものの、深いｎ型ソースドレイン領域１８ａ上に、第２の応力絶縁膜２４ｂが残存することはない。ここで、一般に、応力絶縁膜のうちゲート電極上に形成された部分によってチャネル領域に印加される応力の大きさは、ソースドレイン領域上に形成された部分によってチャネル領域に印加される応力の大きさよりも小さい。そのため、第２の応力絶縁膜２４ｂのうち第３のシリサイド層２３上に残存する部分によって、第１の活性領域１０ａにおけるチャネル領域に印加される圧縮応力は小さく、Ｎ型ＭＩＳトランジスタの駆動能力の低下を招くことはない。
【００７８】
次に、図３(c) 及び図６(c) に示すように、半導体基板１０上の全面に、例えば層間絶縁膜２５を堆積する。その後、第１の応力絶縁膜２１ａ及び層間絶縁膜２５中の第１のコンタクトホール２６ａ内に、第１のＳＤ上シリサイド層２０ａ２と接続する第１のコンタクトプラグ２７ａを形成する一方、第２の応力絶縁膜２４ｂ及び層間絶縁膜２５中の第２のコンタクトホール２６ｂ内に、第２のＳＤ上シリサイド層２２ｂ２と接続する第２のコンタクトプラグ２７ｂを形成する。それと共に、第１の応力絶縁膜２１ａ及び層間絶縁膜２５中の第３のコンタクトホール２６ｃ内に、第１のシリサイド層２０ａ１と接続する第３のコンタクトプラグ２７ｃを形成する。その後、層間絶縁膜２５上に、第１のコンタクトプラグ２７ａと接続する第１の配線２８ａ、第２のコンタクトプラグ２７ｂと接続する第２の配線２８ｂ、及び第３のコンタクトプラグ２７ｃと接続する第３の配線２８ｃを形成する。
【００７９】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００８０】
以下に、本発明の一実施形態に係る半導体装置の構造について、図７及び図８(a) 〜(b) を参照しながら説明する。図７は、本発明の一実施形態に係る半導体装置のうち、主要な構成物である活性領域、ゲート電極、及びコンタクトプラグのみの配置を示した平面図である。なお、図７中において、左側にＮＭＩＳ領域Ｎを示し、右側にＰＭＩＳ領域Ｐを示している。図８(a) 〜(b) は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。具体的には、図８(a) はゲート長方向の断面図であって、図８(a) 中の左側に示す断面図は図７中に示すVIIIal-VIIIal線における断面図であり、図８(a) 中の右側に示す断面図は図７中に示すVIIIar-VIIIar線における断面図である。一方、図８(b) はゲート幅方向の断面図であって、図７中に示すVIIIb-VIIIb線における断面図である。
【００８１】
本実施形態に係る半導体装置の平面構造について、以下に説明する。
【００８２】
図７に示すように、半導体基板における素子分離領域に囲まれた第１の活性領域１０ａ上には、第１のゲート絶縁膜及び第１のゲート電極１４ａが順次形成されている一方、半導体基板における素子分離領域に囲まれた第２の活性領域１０ｂ上には、第２のゲート絶縁膜及び第２のゲート電極１４ｂが順次形成されている。
【００８３】
第１のゲート電極１４ａを覆うように第１の活性領域１０ａ上に形成された第１の応力絶縁膜（図８(a)：２１ａ参照）、及び該第１の応力絶縁膜上に形成された層間絶縁膜（図８(a)：２５参照）中には、第１の活性領域１０ａ中の深いｎ型ソースドレイン領域（図８(a)：１８ａ参照）上の第１のＳＤ上シリサイド層（図８(a)：２０ａ２参照）と接続する第１のコンタクトプラグ２７ａが形成されている。一方、第２のゲート電極１４ｂを覆うように第２の活性領域１０ｂ上に形成された第２の応力絶縁膜（図８(a)：２４ｂ参照）、及び該第２の応力絶縁膜上に形成された層間絶縁膜中には、第２の活性領域１０ｂ中の深いｐ型ソースドレイン領域（図８(a)：１８ｂ参照）上の第２のＳＤ上シリサイド層（図８(a)：２２ｂ２参照）と接続する第２のコンタクトプラグ２７ｂが形成されている。第１の応力絶縁膜及び層間絶縁膜中には、第１のゲート電極１４ａ上の第１のシリサイド層（図８(a)：２０ａ１参照）と接続する第３のコンタクトプラグ２７ｃが形成されている。
【００８４】
本実施形態に係る半導体装置のゲート長方向の断面構造について、以下に説明する。
【００８５】
図８(a) に示すように、ＮＭＩＳ領域には、Ｎ型ＭＩＳトランジスタＮＴｒが設けられている一方、ＰＭＩＳ領域には、Ｐ型ＭＩＳトランジスタＰＴｒが設けられている。
【００８６】
ここで、Ｎ型ＭＩＳトランジスタＮＴｒは、図８(a) に示すように、半導体基板１０における素子分離領域１１に囲まれた第１の活性領域１０ａと、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成され、断面形状がＬ字状の第１の内側サイドウォール１６ａ、及び該第１の内側サイドウォール１６ａ上に形成された第１の外側サイドウォール１７ａからなる第１のサイドウォール１７Ａと、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下に形成された接合深さの比較的浅いｎ型ソースドレイン領域１５ａと、第１の活性領域１０ａにおける第１のサイドウォール１７Ａの外側方下に形成された接合深さの比較的深いｎ型ソースドレイン領域１８ａと、第１のゲート電極１４ａの上部に形成された第１のシリサイド層２０ａ１と、深いｎ型ソースドレイン領域１８ａの上部に形成された第１のＳＤ上シリサイド層２０ａ２とを備えている。
【００８７】
一方、Ｐ型ＭＩＳトランジスタＰＴｒは、図８(a) に示すように、半導体基板１０における素子分離領域１１に囲まれた第２の活性領域１０ｂと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成され、断面形状がＬ字状の第２の内側サイドウォール１６ｂ、及び該第２の内側サイドウォール１６ｂ上に形成された第２の外側サイドウォール１７ｂからなる第２のサイドウォール１７Ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下に形成された接合深さの比較的浅いｐ型ソースドレイン領域１５ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１７Ｂの外側方下に形成された接合深さの比較的深いｐ型ソースドレイン領域１８ｂと、第２のゲート電極１４ｂの上部に形成された第２のシリサイド層２２ｂ１と、深いｐ型ソースドレイン領域１８ｂの上部に形成された第２のＳＤ上シリサイド層２２ｂ２とを備えている。
【００８８】
ここで、図８(a) 中には図示されないが、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１との間には、第１，第２のシリサイド層２０ａ１，２２ｂ１よりも膜厚の厚い第３のシリサイド層（図８(b)：２３参照）が形成されている。
【００８９】
第１の活性領域１０ａ上には、第１のゲート電極１４ａを覆うように、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる第１の応力絶縁膜２１ａが形成されている一方、第２の活性領域１０ｂ上には、第２のゲート電極１４ｂを覆うように、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を生じさせる第２の応力絶縁膜２４ｂが形成されている。第１の応力絶縁膜２１ａ及び第２の応力絶縁膜２４ｂ上には、層間絶縁膜２５が形成されている。
【００９０】
第１の応力絶縁膜２１ａ及び層間絶縁膜２５中には、第１のＳＤ上シリサイド層２０ａ２と接続する第１のコンタクトプラグ２７ａが形成され、層間絶縁膜２５上には、第１のコンタクトプラグ２７ａと接続する第１の配線２８ａが形成されている。一方、第２の応力絶縁膜２４ｂ及び層間絶縁膜２５中には、第２のＳＤ上シリサイド層２２ｂ２と接続する第２のコンタクトプラグ２７ｂが形成され、層間絶縁膜２５上には、第２のコンタクトプラグ２７ｂと接続する第２の配線２８ｂが形成されている。
【００９１】
ここで、図８(a) 中には図示されないが、第１の応力絶縁膜２１ａ及び層間絶縁膜２５中には、第１のシリサイド層２０ａ１と接続する第３のコンタクトプラグ（図８(b)：２７ｃ参照）が形成され、層間絶縁膜２５上には、第３のコンタクトプラグと接続する第３の配線（図８(b)：２８ｃ参照）が形成されている。
【００９２】
本実施形態に係る半導体装置のゲート幅方向の断面構造について、以下に説明する。
【００９３】
図８(b) に示すように、第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａ、及び第１のゲート電極１４ａが順次形成されている一方、第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂ、及び第２のゲート電極１４ｂが順次形成されている。第１のゲート電極１４ａの上部には、第１のシリサイド層２０ａ１、及び第３のシリサイド層２３が形成されている一方、第２のゲート電極１４ｂの上部には、第２のシリサイド層２２ｂ１が形成されている。
【００９４】
第１の活性領域１０ａ上には、第１のゲート電極１４ａを覆うように第１の応力絶縁膜２１ａが形成されている。一方、第２の活性領域１０ｂ上には、第２のゲート電極１４ｂを覆うように第２の応力絶縁膜２４ｂが形成されている。第１，第２の応力絶縁膜２１ａ，２４ｂ上には、層間絶縁膜２５が形成されている。
【００９５】
第１の応力絶縁膜２１ａ、及び層間絶縁膜２５中には、第１のシリサイド層２０ａ１と接続する第３のコンタクトプラグ２７ｃが形成され、層間絶縁膜２５上には、第３のコンタクトプラグ２７ｃと接続する第３の配線２８ｃが形成されている。
【００９６】
このように、第１のゲート電極１４ａと第２のゲート電極１４ｂとは、半導体基板１０上に一体化形成され、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１とは、第１のシリサイド層２０ａ１の膜厚（具体的には例えば２０ｎｍ）、及び第２のシリサイド層２２ｂ１の膜厚（具体的には例えば１６ｎｍ）よりも厚い膜厚の第３のシリサイド層２３を挟んで接続されている。
【００９７】
第３のシリサイド層２３は、第１の活性領域１０ａと第２の活性領域１０ｂ間の素子分離領域１１の上方に形成されている。言い換えれば、第３のシリサイド層２３は、第１の応力絶縁膜２１ａと第２の応力絶縁膜２４ｂとの境界部の下方に形成されている。
【００９８】
本実施形態によると、保護膜１９ｂ（図１(c) 及び図４(c) 参照）を形成し、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２（図２(a) 及び図５(a) 参照）を形成した後、第１の応力絶縁膜２１ａ（図２(c) 及び図５(c) 参照）を形成し、保護膜１９ｂを除去し、その後、図３(a) 及び図６(a) に示すように、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２、及び第３のシリサイド層２３を形成する（即ち、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２と、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２とを個別に形成する）。そのため、図２(c) 及び図５(c) に示す工程において、エッチングにより、第１の応力絶縁膜２１のうち第１のシリサイド層２０ａ１の端部領域Ｅａ及びＰＭＩＳ領域に形成されている部分、並びに保護膜１９ｂを順次除去する際に、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２が形成されていないため、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２がエッチングによるダメージを受けることはないため、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２の表面に高抵抗シリサイド層が形成されることを防止することができる。
【００９９】
これに対し、従来では、既述の通り、図１１(d) 及び図１２(d) に示すように、エッチングにより、第１の応力絶縁膜１１０のうちＰＭＩＳ領域に形成されている部分を除去する際に、第２，第２のＳＤ上シリサイド層１０９ｂ１，１０９ｂ２の表面に高抵抗シリサイド層１１１ｂ１，１１１ｂ２が形成される。
【０１００】
ここで、従来では、第２のＳＤ上シリサイド層１０９ｂ２の表面に、高抵抗シリサイド層１１１ｂ２が形成されるため、Ｐ型ＭＩＳトランジスタのドレイン電流が減少する。これに対し、本実施形態では、第２のＳＤ上シリサイド層２２ｂ２の表面に、高抵抗シリサイド層が形成されることはないため、Ｐ型ＭＩＳトランジスタのドレイン電流が減少することを防止することができる。
【０１０１】
このように、本実施形態では、第１，第２のシリサイド層２０ａ１，２２ｂ１のうち一方（具体的には例えば第２のシリサイド層２２ｂ１）の表面に高抵抗シリサイド層が形成されることを防止し、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層２０ａ１，２２ｂ１を実現することができる。
【０１０２】
加えて、図３(a) 及び図６(a) に示すように、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２の形成の際に、第１のシリサイド層２０ａ１のうち第１の応力絶縁膜２１ａで覆われた部分以外の部分（即ち、第１のシリサイド層２０ａ１の端部領域Ｅａ）をシリサイド化して、第１，第２のシリサイド層２０ａ１，２２ｂ１よりも膜厚の厚い第３のシリサイド層２３を形成することができる。
【０１０３】
これにより、第１のゲート電極１４ａと第２のゲート電極１４ｂとの間に段差（図示せず）が生じることがあっても、第１のゲート電極１４ａの段差領域の上部に、膜厚の比較的厚い第３のシリサイド層２３を形成することができる。即ち、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１との間に、膜厚の比較的厚い第３のシリサイド層２３を挟むように形成することができる。従って、第３のシリサイド層２３により、第１のシリサイド層２０ａ１と第２のシリサイド層２２ｂ１間が断線することを防止することができる。
【０１０４】
さらに、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２（図２(a) 及び図５(a) 参照）と、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２（図３(a) 及び図６(a) 参照）とを個別に形成するため、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２を形成するのに最適な条件の下、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２を形成して、最適な膜厚及びシリサイド組成の第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２を実現すると共に、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２を形成するのに最適な条件の下、第２，第２のＳＤ上シリサイド層２２ｂ１、２２ｂ２を形成して、最適な膜厚及びシリサイド組成の第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２を実現することができる。
【０１０５】
ここで、深いｎ型ソースドレイン領域に含まれる導電型不純物と、深いｐ型ソースドレイン領域に含まれる導電型不純物とは、互いに異なるため、一般に、深いｎ型ソースドレイン領域上に形成されるシリサイド層と、深いｐ型ソースドレイン領域上に形成されるシリサイド層とは、成長速度が互いに異なる。具体的には例えば、深いｎ型ソースドレイン領域上に形成されるシリサイド層と、深いｐ型ソースドレイン領域上に形成されるシリサイド層とがニッケルシリサイドからなる場合、深いｎ型ソースドレイン領域上に形成されるシリサイド層は、膜厚のバラツキが比較的小さく、最大膜厚と最小膜厚との差異は比較的小さいのに対し、深いｐ型ソースドレイン領域上に形成されるシリサイド層は、膜厚のバラツキが比較的大きく、最大膜厚と最小膜厚との差異が比較的大きい。
【０１０６】
そのため、本実施形態では、膜厚が１０ｎｍのＮｉからなる第１のシリサイド化用金属膜を用いて、深いｎ型ソースドレイン領域１８ａ上の第１のＳＤ上シリサイド層２０ａ２の平均膜厚を２０ｎｍとする一方、膜厚が８ｎｍのＮｉからなる第２のシリサイド化用金属膜を用いて、深いｐ型ソースドレイン領域１８ｂ上の第２のＳＤ上シリサイド層２２ｂ２の平均膜厚を１６ｎｍとする。これにより、第２のＳＤ上シリサイド層２２ｂ２の最大膜厚が、深いｐ型ソースドレイン領域１８ｂの接合深さを超えることを防止する。
【０１０７】
これに対し、従来では、深いｎ型ソースドレイン領域上の第１のＳＤ上シリサイド層と、深いｐ型ソースドレイン領域上の第２のＳＤ上シリサイド層とを一括して形成するため、第１のＳＤ上シリサイド層を形成するのに適した条件の下、第１，第２のＳＤ上シリサイド層を形成した場合、第１のＳＤ上シリサイド層を精度良く形成することは可能なものの、第２のＳＤ上シリサイド層の最大膜厚が、深いｐ型ソースドレイン領域の接合深さを超えるため、深いｐ型ソースドレイン領域において接合リーク電流が発生する。その反対に、第２のＳＤ上シリサイド層を形成するのに適した条件の下、第１，第２のＳＤ上シリサイド層を形成した場合、第２のＳＤ上シリサイド層を精度良く形成することは可能なものの、第１のＳＤ上シリサイド層を厚く形成することができずに、第１のＳＤ上シリサイド層が薄く形成されて高抵抗化する。
【０１０８】
このように、従来では、第１のＳＤ上シリサイド層と第２のＳＤ上シリサイド層とは、成長速度が互いに異なるにも拘わらず、第１のＳＤ上シリサイド層と第２のＳＤ上シリサイド層とを一括して形成するため、第１，第２のＳＤ上シリサイド層のうち、一方を精度良く形成することは可能なものの、他方を精度良く形成することはできない。これに対し、本実施形態では、第１のＳＤ上シリサイド層２０ａ２と第２のＳＤ上シリサイド層２２ｂ２とを個別に形成するため、第１，第２のＳＤ上シリサイド層２０ａ２，２２ｂ２の双方を精度良く形成することができる。
【０１０９】
また、第１の応力絶縁膜２１ａにより、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるので、Ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。一方、第２の応力絶縁膜２４ｂにより、第２の活性領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を印加することができるので、Ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
【０１１０】
なお、本実施形態では、第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２、及び第１の応力絶縁膜２１ａを順次形成した後、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２、及び第２の応力絶縁膜２４ｂを順次形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１１】
例えば、第２，第２のＳＤ上シリサイド層、及び第２の応力絶縁膜を順次形成した後、第１，第１のＳＤ上シリサイド層、及び第１の応力絶縁膜を順次形成してもよい。但し、この場合、第１，第１のＳＤ上シリサイド層の形成の際に、第２のシリサイド層のうち第２の応力絶縁膜で覆われた部分以外の部分（即ち、第２のシリサイド層の端部領域）をシリサイド化して、第１，第２のシリサイド層よりも膜厚の厚い第３のシリサイド層を形成する。そのため、本実施形態では、第３のシリサイド層２３が、第１のゲート電極１４ａの段差領域の上部に形成されるのに対し、上記の場合では、第３のシリサイド層が、第２のゲート電極の段差領域の上部に形成される。なお言うまでもないが、「第２のシリサイド層の端部領域」とは、第２のシリサイド層のうち、第１の活性領域と第２の活性領域間の素子分離領域の上方に形成されている領域であって、言い換えれば、第２の活性領域の上方に形成されている領域を除く領域をいう。
【０１１２】
なお、本実施形態における第１の応力絶縁膜２１ａの代わりに、例えばシリコン酸化膜（即ち、保護膜１９ｂと同一の材料）からなる第１の絶縁膜を用いてもよい。即ち、本実施形態では、第１の応力絶縁膜２１ａにより、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２、及び第３のシリサイド層２３の形成の際に、第１のシリサイド層２０ａ１のうち端部領域Ｅａ以外の領域、及び第１のＳＤ上シリサイド層２０ａ２がシリサイド化されることを防止するだけでなく、Ｎ型ＭＩＳトランジスタの駆動能力を向上させる場合を具体例に挙げて説明したが、第１の応力絶縁膜２１ａの代わりに第１の絶縁膜を用いて、第２，第２のＳＤ上シリサイド層、及び第３のシリサイド層の形成の際に、第１のシリサイド層のうち端部領域以外の領域、及び第１のＳＤ上シリサイド層がシリサイド化されることを防止するだけでもよい。
【０１１３】
また、本実施形態では、膜厚が１０ｎｍのニッケルからなる第１のシリサイド化用金属膜を用いて、膜厚が２０ｎｍのニッケルシリサイドからなる第１，第１のＳＤ上シリサイド層２０ａ１，２０ａ２を形成する一方、膜厚が８ｎｍのニッケルからなる第２のシリサイド化用金属膜を用いて、膜厚が１６ｎｍのニッケルシリサイドからなる第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２、及び第１，第２のシリサイド層２０ａ１，２２ｂ１よりも膜厚が厚く、且つニッケルシリサイドからなる第３のシリサイド層２３を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１４】
第１の具体例として、例えば、ニッケルからなる第１のシリサイド化用金属膜を用いて、ニッケルシリサイドからなる第１，第１のＳＤ上シリサイド層を形成する一方、白金を含むニッケルからなる第２のシリサイド化用金属膜を用いて、白金を含むニッケルシリサイドからなる第２，第２のＳＤ上シリサイド層、及び第１，第２のシリサイド層よりも膜厚が厚く、且つ白金を含むニッケルシリサイドからなる第３のシリサイド層を形成してもよい。ここで、一般に、白金を含むニッケルシリサイドからなるシリサイド層は、ニッケルシリサイドからなるシリサイド層に比べて、膜厚のバラツキが比較的小さく、最大膜厚と最小膜厚との差異は比較的小さい。そのため、第２のＳＤ上シリサイド層の最大膜厚が、深いｐ型ソースドレイン領域の接合深さを超えることを効果的に防止することができる。
【０１１５】
第２の具体例として、例えば、ニッケルからなる第１のシリサイド化用金属膜を用いて、ニッケルシリサイドからなる第１，第１のＳＤ上シリサイド層を形成する一方、コバルト（Ｃｏ）からなる第２のシリサイド化用金属膜を用いて、コバルトシリサイドからなる第２，第２のＳＤ上シリサイド層、及び第１，第２のシリサイド層よりも膜厚が厚く、且つニッケルコバルトシリサイドからなる第３のシリサイド層を形成してもよい。
【０１１６】
なお、本実施形態では、図３(b) 及び図６(b) に示す工程において、第２の応力絶縁膜２４上に、その端部が第１の応力絶縁膜２１ａの端部と位置合わせされたレジスト（図示せず）、即ち、第１の応力絶縁膜２１ａの形成領域とオーバーラップしないレジストを形成した後、該レジストをマスクにして、第２の応力絶縁膜２４のうち第１の応力絶縁膜２１ａ上に形成されている部分を除去して、図３(c) 及び図６(c) に示すように、その端部が第１の応力絶縁膜２１ａの端部と接する第２の応力絶縁膜２４ｂを形成する、即ち、第１の応力絶縁膜２１ａとオーバーラップしない第２の応力絶縁膜２４ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１７】
例えば、第２の応力絶縁膜上に、その端部が第１の応力絶縁膜の端部を超えて第１の応力絶縁膜の形成領域に入り込むレジスト、即ち、第１の応力絶縁膜の形成領域とオーバーラップするレジストを形成した後、該レジストをマスクにして、第２の応力絶縁膜をエッチングして、その端部が第１の応力絶縁膜の端部を超えて第１の応力絶縁膜とオーバーラップする第２の応力絶縁膜を形成してもよい。これにより、レジストの形成の際に、レジストの端部と、第１の応力絶縁膜２１ａの端部との位置合わせの困難を回避することができる。
【０１１８】
また、本実施形態では、半導体基板１０上に第２の応力絶縁膜２４を形成した後、第２の応力絶縁膜２４のうち第１の応力絶縁膜２１ａ上に形成されている部分を除去して第２の応力絶縁膜２４ｂを形成し、その後、層間絶縁膜２５を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１９】
例えば、半導体基板上に第２の応力絶縁膜を形成した後、第２の応力絶縁膜のうち第１の応力絶縁膜上に形成されている部分を除去することなく、層間絶縁膜を形成してもよい。この場合においても、本実施形態と同様に、第１の応力絶縁膜が、深いｎ型ソースドレイン領域上の第１のＳＤ上シリサイド層、及び第１のゲート電極上の第１のシリサイド層の上に直接接して形成されるため、第１の応力絶縁膜により、第１の活性領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができる。
【０１２０】
また、本実施形態では、第２，第２のＳＤ上シリサイド層２２ｂ１，２２ｂ２、及び第３のシリサイド層２３を形成した後、第２の応力絶縁膜２４ｂを形成し、その後、層間絶縁膜２５を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２，第２のＳＤ上シリサイド層、及び第３のシリサイド層を形成した後、第２の応力絶縁膜を形成することなく、層間絶縁膜を形成してもよい。
【０１２１】
（一実施形態の変形例１）
以下に、本発明の一実施形態の変形例１に係る半導体装置について、図９(a) 〜(b) を参照しながら説明する。図９(a) 〜(b) は、本発明の一実施形態の変形例１に係る半導体装置の構造を示す断面図であり、具体的には、図９(a) はゲート長方向の断面図であり、図９(b) はゲート幅方向の断面図である。なお、図９(a) 〜(b) において、一実施形態と同一の構成要素については、図８(a) 〜(b) に示す符号と同一の符号を付す。従って、本変形例では、一実施形態と相違する点について主に説明し、一実施形態と共通する点については適宜省略して説明する。
【０１２２】
ここで、本変形例と一実施形態との構造上の相違点は、以下に示す点である。
【０１２３】
本変形例では、図９(a) 及び(b) に示すように、第１のゲート電極３０Ａは、例えば窒化チタン膜（ＴｉＮ膜）からなる第１の金属膜２９ａと、該第１の金属膜２９ａ上に形成された多結晶シリコン膜からなる第１のシリコン膜３０ａとからなる一方、第２のゲート電極３０Ｂは、例えば窒化チタン膜（ＴｉＮ膜）からなる第２の金属膜２９ｂと、該第２の金属膜２９ｂ上に形成された多結晶シリコン膜からなる第２のシリコン膜３０ｂとからなる。
【０１２４】
これに対し、一実施形態では、図８(a) 及び(b) に示すように、第１のゲート電極１４ａは、シリコン膜（具体的には、多結晶シリコン膜）からなる一方、第２のゲート電極１４ｂは、シリコン膜（具体的には、多結晶シリコン膜）からなる。
【０１２５】
本変形例によると、一実施形態と同様の効果を得ることができる。
【０１２６】
このように、本発明は、一実施形態のようにシリコン膜からなる第１，第２のゲート電極１４ａ，１４ｂを備えた半導体装置に対して有効に適用することができるだけでなく、本変形例のように第１，第２の金属膜２９ａ，２９ｂと第１，第２のシリコン膜３０ａ，３０ｂとからなる第１，第２のゲート電極３０Ａ，３０Ｂを備えた半導体装置に対しても有効に適用することができる。
【０１２７】
なお、本変形例では、第１のゲート絶縁膜１３ａと第２のゲート絶縁膜１３ｂとが、互いに同一の構成である場合、即ち、互いに同一の膜厚を有し、且つ互いに同一の材料からなる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１のゲート絶縁膜と第２のゲート絶縁膜とが、互いに膜厚が異なる場合、又は第１のゲート絶縁膜と第２のゲート絶縁膜とが、互いに材料が異なる場合においても、本発明を有効に適用することができる。
【０１２８】
（一実施形態の変形例２）
以下に、本発明の一実施形態の変形例２に係る半導体装置について、図１０(a) 〜(b) を参照しながら説明する。図１０(a) 〜(b) は、本発明の一実施形態の変形例２に係る半導体装置の構造を示す断面図であり、具体的には、図１０(a) はゲート長方向の断面図であり、図１０(b) はゲート幅方向の断面図である。なお、図１０(a) 〜(b) において、一実施形態と同一の構成要素については、図８(a) 〜(b) に示す符号と同一の符号を付す。従って、本変形例では、一実施形態と相違する点について主に説明し、一実施形態と共通する点については適宜省略して説明する。
【０１２９】
ここで、本変形例と一実施形態との構造上の相違点は、以下に示す点である。
【０１３０】
本変形例では、図１０(a) に示すように、第１，第２の応力絶縁膜２１ａ，２４ｂが、第１，第２のゲート電極１４ａ，１４ｂとの間に、第１，第２の内側サイドウォール１６ａ，１６ｂのみを介して形成されている。言い換えれば、第１，第２の応力絶縁膜２１ａ，２４ｂが、第１，第２のゲート電極１４ａ，１４ｂとの間に第１，第２の外側サイドウォール（図８(a)：１７ａ，１７ｂ参照）を介さずに、第１，第２の内側サイドウォール１６ａ，１６ｂ上に接して形成されている。
【０１３１】
これに対し、一実施形態では、図８(a) に示すように、第１，第２の応力絶縁膜２１ａ，２４ｂが、第１，第２のゲート電極１４ａ，１４ｂとの間に、第１，第２の内側サイドウォール１６ａ，１６ｂ及び第１，第２の外側サイドウォール１７ａ，１７ｂを順次介して形成されている。
【０１３２】
ここで、本変形例と一実施形態との製造方法上の相違点は、以下に示す点である。
【０１３３】
本変形例では、図１(a)（＝図４(a)）に示す工程の後、第１，第２の外側サイドウォール１７ａ，１７ｂを除去する。その後、図１(b) 〜図３(c)（＝図４(b) 〜図６(c)）に示す工程と同様の工程を順次行うことにより、図１０(a)（＝図１０(b)）に示す構成の半導体装置を製造することができる。即ち、本変形例では、図１(a) に示す工程と図１(b) に示す工程との間（＝図４(a) に示す工程と図４(b) に示す工程との間）に、第１，第２の外側サイドウォール１７ａ，１７ｂを除去する工程をさらに含む点以外は、一実施形態と同様である。
【０１３４】
本変形例によると、一実施形態と同様の効果を得ることができる。
【０１３５】
加えて、第１，第２の応力絶縁膜２１ａ，２４ｂを、第１，第２のゲート電極１４ａ，１４ｂとの間に第１，第２の外側サイドウォールを介さずに、第１，第２の内側サイドウォール１６ａ，１６ｂ上に接して形成することができるため、一実施形態に比べて、第１，第２の応力絶縁膜２１ａ，２４ｂを厚く形成することができる。そのため、第１，第２の応力絶縁膜２１ａ，２４ｂによる応力を、第１，第２の活性領域１０ａ，１０ｂにおけるチャネル領域のゲート長方向に効果的に印加することができるため、Ｎ型，Ｐ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
【０１３６】
さらに、第１，第２の応力絶縁膜２１ａ，２４ｂを、第１，第２のゲート電極１４ａ，１４ｂとの間に第１，第２の外側サイドウォールを介さずに、第１，第２の内側サイドウォール１６ａ，１６ｂ上に接して形成することができるため、一実施形態に比べて、第１，第２の応力絶縁膜２１ａ，２４ｂを、第１，第２の活性領域１０ａ，１０ｂにおけるチャネル領域に近付けて形成することができる。そのため、第１，第２の応力絶縁膜２１ａ，２４ｂによる応力を、第１，第２の活性領域１０ａ，１０ｂにおけるチャネル領域のゲート長方向により一層効果的に印加することができるため、Ｎ型，Ｐ型ＭＩＳトランジスタの駆動能力をより一層効果的に向上させることができる。
【産業上の利用可能性】
【０１３７】
以上説明したように、本発明は、第１のシリサイド層と第２のシリサイド層間が断線することを防止すると共に、表面に高抵抗シリサイド層の形成されていない第１，第２のシリサイド層を実現することができるので、同一の半導体基板にＮ型，Ｐ型ＭＩＳトランジスタを有する半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１３８】
【図１】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図６】(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図７】本発明の一実施形態に係る半導体装置の構造を示す平面図である。
【図８】(a) 〜(b) は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
【図９】(a) 〜(b) は、本発明の一実施形態の変形例１に係る半導体装置の構造を示す断面図である。
【図１０】(a) 〜(b) は、本発明の一実施形態の変形例２に係る半導体装置の構造を示す断面図である。
【図１１】(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１２】(a) 〜(d) は、従来の半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【符号の説明】
【０１３９】
１０      半導体基板
１０ａ    第１の活性領域
１０ｂ    第２の活性領域
１１      素子分離領域
１２ａ    ｐ型ウェル領域
１２ｂ    ｎ型ウェル領域
１３ａ    第１のゲート絶縁膜
１３ｂ    第２のゲート絶縁膜
１４ａ    第１のゲート電極
１４ｂ    第２のゲート電極
１５ａ    浅いｎ型ソースドレイン領域
１５ｂ    浅いｐ型ソースドレイン領域
１６ａ    第１の内側サイドウォール
１６ｂ    第２の内側サイドウォール
１７ａ    第１の外側サイドウォール
１７ｂ    第２の外側サイドウォール
１７Ａ    第１のサイドウォール
１７Ｂ    第２のサイドウォール
１８ａ    深いｎ型ソースドレイン領域
１８ｂ    深いｐ型ソースドレイン領域
１９，１９ｂ      保護膜
２０ａ１    第１のシリサイド層
２０ａ２    第１のＳＤ上シリサイド層
２１，２１ａ    第１の応力絶縁膜
２２ｂ１    第２のシリサイド層
２２ｂ２    第２のＳＤ上シリサイド層
２３      第３のシリサイド層
２４，２４ｂ    第２の応力絶縁膜
２５      層間絶縁膜
２６ａ    第１のコンタクトホール
２６ｂ    第２のコンタクトホール
２６ｃ    第３のコンタクトホール
２７ａ    第１のコンタクトプラグ
２７ｂ    第２のコンタクトプラグ
２７ｃ    第３のコンタクトプラグ
２８ａ    第１の配線
２８ｂ    第２の配線
２８ｃ    第３の配線
２９ａ    第１の金属膜
２９ｂ    第２の金属膜
３０ａ    第１のシリコン膜
３０ｂ    第２のシリコン膜
３０Ａ    第１のゲート電極
３０Ｂ    第２のゲート電極
【図１】
2009283769.tif 000003
【図２】
2009283769.tif 000004
【図３】
2009283769.tif 000005
【図４】
2009283769.tif 000006
【図５】
2009283769.tif 000007
【図６】
2009283769.tif 000008
【図７】
2009283769.tif 000009
【図８】
2009283769.tif 000010
【図９】
2009283769.tif 000011
【図１０】
2009283769.tif 000012
【図１１】
2009283769.tif 000013
【図１２】
2009283769.tif 000014