(57)【要約】【課題】  小型なデコード回路等を提供する。【解決手段】  デコード回路７４は、ｍビットのアドレス信号部をデコードする第１のデコード部７４１と、ｎビットのアドレス信号部をデコードする第２のデコード部７４２と、を含む。第１のデコード部７４１は、ｍビットのアドレス信号部のデコード結果を表す信号を出力する第１の論理積回路部７４３と、ｍビットのアドレス信号部の一部のデコード結果を表す信号を出力する第２の論理積回路部７４５と、を有する。第２のデコード部７４２は、ｎビットのアドレス信号部のデコード結果を表す信号を出力する第３の論理積回路部７４４と、ｎビットのアドレス信号部の一部のデコード結果を表す信号を出力する第４の論理積回路部７４８と、を有する。第２の論理積回路部は、ｍ＋ｎビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号ＯＥＶを入力し、第４の論理積回路部も、出力イネーブル信号ＯＥＶを入力する。【選択図】      図１
2009198882.tif 000002
【特許請求の範囲】
【請求項１】
ｍビットのアドレス信号部とｎビットのアドレス信号部とを有するｍ＋ｎビットのアドレス信号をデコードするデコード回路であって、
前記ｍビットのアドレス信号部をデコードする第１のデコード部と、
前記ｎビットのアドレス信号部をデコードする第２のデコード部と、
を含み、
前記第１のデコード部は、前記ｍビットのアドレス信号部のデコード結果を表す信号を出力する第１の論理積回路部と、前記ｍビットのアドレス信号部の一部のデコード結果を表す信号を出力する第２の論理積回路部と、を有し、
前記第２のデコード部は、前記ｎビットのアドレス信号部のデコード結果を表す信号を出力する第３の論理積回路部と、前記ｎビットのアドレス信号部の一部のデコード結果を表す信号を出力する第４の論理積回路部と、を有し、
前記第２の論理積回路部は、前記ｍ＋ｎビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を入力し、
前記第４の論理積回路部は、前記出力イネーブル信号を入力する、デコード回路。
【請求項２】
請求項１において、
前記第２の論理積回路部は、第１の少なくとも１つの論理積回路を有し、前記第１の少なくとも１つの論理積回路は、前記出力イネーブル信号を入力し、
前記第４の論理積回路部は、第２の少なくとも１つの論理積回路を有し、前記第２の少なくとも１つの論理積回路は、前記出力イネーブル信号を入力する、デコード回路。
【請求項３】
請求項１において、
前記第２の論理積回路部は、第１の複数の論理積回路を有し、前記第１の複数の論理積回路の各々は、前記出力イネーブル信号を入力し、
前記第４の論理積回路部は、第２の複数の論理積回路を有し、前記第２の複数の論理積回路の各々は、前記出力イネーブル信号を入力する、デコード回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のデコード部は、前記ｍビットのアドレス信号部の残部のデコード結果を表す信号を出力する第１の論理回路部であって、前記出力イネーブル信号を入力しない第１の論理回路部を、さらに有し、
前記第２のデコード部は、前記ｎビットのアドレス信号部の残部のデコード結果を表す信号を出力する第２の論理回路部であって、前記出力イネーブル信号を入力しない第２の論理回路部を、さらに有する、デコード回路。
【請求項５】
出力回路であって、
ｍ＋ｎビットのアドレス信号をデコードするデコード回路と、
Ｍ個の論理積回路と、
を含み、
前記デコード回路は、
前記ｍビットのアドレス信号部をデコードする第１のデコード部と、
前記ｎビットのアドレス信号部をデコードする第２のデコード部と、
を有し、
前記第１のデコード部は、前記ｍビットのアドレス信号部のデコード結果を表す信号を出力する第１の論理積回路部と、前記ｍビットのアドレス信号部の一部のデコード結果を表す信号を出力する第２の論理積回路部と、を有し、
前記Ｍ個の論理積回路の各々は、
前記第１のデコード部からの信号および前記第２のデコード部からの信号を入力する、出力回路。
【請求項６】
請求項５において、
前記第１のデコード部からの信号のレベルをシフトさせる第１のレベルシフタ部と、
前記第２のデコード部からの信号のレベルをシフトさせる第２のレベルシフタ部と、
をさらに含み、
前記Ｍ個の論理積回路の各々は、前記第１のデコード部からの信号を前記第１のレベルシフタ部を介して入力し、前記第２のデコード部からの信号を前記第２のレベルシフタ部を介して入力する、出力回路。
【請求項７】
請求項５または６において、
２ｍ＋ｎ−１＜Ｍ≦２ｍ＋ｎを満たすとき、２ｍ−１＜Ｍ０．５≦２ｍを満たす、出力回路。
【請求項８】
請求項１乃至４のいずれかのデコード回路を含む電気光学装置。
【請求項９】
請求項５または６の出力回路を含む電気光学装置。
【請求項１０】
請求項１乃至４のいずれかのデコード回路を含む電子機器。
【請求項１１】
請求項５または６の出力回路を含む電子機器。
【請求項１２】
デコード方法であって、
ｍ＋ｎビットのアドレス信号を準備し、
前記ｍ＋ｎビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を準備し、
下位ｎビットの一部のアドレス信号をデコードして第１のデコード結果を生成し、
下位ｎビットの残部のアドレス信号を前記出力イネーブル信号とともにデコードして第２のデコード結果を生成し、
前記第１のデコード結果と前記第２のデコード結果とをデコードして第３のデコード結果を生成し、
上位ｍビットのアドレス信号をデコードして第４のデコード結果を生成し、
前記第３のデコード結果と前記第４のデコード結果とをデコードして第５のデコード結果を生成するデコード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デコード回路およびデコード方法、ならびに、出力回路、電気光学装置および電子機器等に関する。
【背景技術】
【０００２】
幾つかの電子機器（たとえば、電気光学装置）またはそれに含まれる回路（たとえば、走査ドライバ（ゲートドライバ））は、デコード回路を含むことができる（たとえば、特許文献１、特許文献２）。
【特許文献１】特開２００７−０４３０３５号公報（図８Ｃ）
【特許文献２】特開２００５−０７０６７３号公報（図１、図８）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
たとえば、特許文献１の図８Ｃにおいて、走査ドライバ７０のレベルシフタ７６は、走査線の本数と等しい個数のレベルシフタ回路を有する。レベルシフタ回路の個数を削減するために、特許文献１の走査ドライバ７０のアドレスデコーダ７４は、たとえば特許文献２の図１のデコーダＤＣＲ−Ａ、ＤＣＲ−Ｂのように、２つに分割することができる。しかしながら、走査アドレス生成回路７３によって生成される走査アドレス信号が変化する際に、言い換えれば、ある走査線から他の走査線に選択する際に、幾つかの走査線に誤った走査電圧（グリッジ、ノイズ）が発生するために、特許文献１の走査ドライバ７０は、特許文献２の図１のラッチ回路ＬＴのようなラッチ回路を有する必要があった。
【課題を解決するための手段】
【０００４】
以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。
【０００５】
本発明の第１の態様は、ｍビットのアドレス信号部とｎビットのアドレス信号部とを有するｍ＋ｎビットのアドレス信号をデコードするデコード回路であって、
前記ｍビットのアドレス信号部をデコードする第１のデコード部と、
前記ｎビットのアドレス信号部をデコードする第２のデコード部と、
を含み、
前記第１のデコード部は、前記ｍビットのアドレス信号部のデコード結果を表す信号を出力する第１の論理積回路部と、前記ｍビットのアドレス信号部の一部のデコード結果を表す信号を出力する第２の論理積回路部と、を有し、
前記第２のデコード部は、前記ｎビットのアドレス信号部のデコード結果を表す信号を出力する第３の論理積回路部と、前記ｎビットのアドレス信号部の一部のデコード結果を表す信号を出力する第４の論理積回路部と、を有し、
前記第２の論理積回路部は、前記ｍ＋ｎビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を入力し、
前記第４の論理積回路部は、前記出力イネーブル信号を入力する、デコード回路に関係する。
【０００６】
出力イネーブル信号は、ｍビットのアドレス信号部の一部のデコード結果を表す信号を出力する第２の論理積回路部と、ｎビットのアドレス信号部の一部のデコード結果を表す信号を出力する第４の論理積回路部と、に入力される。デコード回路は、第２および第４の論理積回路部を有するので、特許文献２の図１のラッチ回路ＬＴのようなラッチ回路を有する必要がない。第２および第４の論理積回路部は、ラッチ回路の構成に比べて、簡易な構成で構成することが可能である。したがって、本発明の第１の態様によれば、小型なデコード回路を提供することが可能となる。
【０００７】
本発明の第１の態様では、前記第２の論理積回路部は、第１の少なくとも１つの論理積回路を有してもよく、前記第１の少なくとも１つの論理積回路は、前記出力イネーブル信号を入力することができ、
前記第４の論理積回路部は、第２の少なくとも１つの論理積回路を有してもよく、前記第２の少なくとも１つの論理積回路は、前記出力イネーブル信号を入力することができる。
【０００８】
本発明の第１の態様では、前記第２の論理積回路部は、第１の複数の論理積回路を有してもよく、前記第１の複数の論理積回路の各々は、前記出力イネーブル信号を入力することができ、
前記第４の論理積回路部は、第２の複数の論理積回路を有してもよく、前記第２の複数の論理積回路の各々は、前記出力イネーブル信号を入力することができる。
【０００９】
本発明の第１の態様では、前記第１のデコード部は、前記ｍビットのアドレス信号部の残部のデコード結果を表す信号を出力する第１の論理回路部であって、前記出力イネーブル信号を入力しない第１の論理回路部を、さらに有することができ、
前記第２のデコード部は、前記ｎビットのアドレス信号部の残部のデコード結果を表す信号を出力する第２の論理回路部であって、前記出力イネーブル信号を入力しない第２の論理回路部を、さらに有することができる。
【００１０】
本発明の第２の態様は、
出力回路であって、
ｍビットのアドレス信号部とｎビットのアドレス信号部とを有するｍ＋ｎビットのアドレス信号をデコードするデコード回路と、
Ｍ個の論理積回路と、
を含み、
前記デコード回路は、
前記ｍビットのアドレス信号部をデコードする第１のデコード部と、
前記ｎビットのアドレス信号部をデコードする第２のデコード部と、
を有し、
前記第１のデコード部は、前記ｍビットのアドレス信号部のデコード結果を表す信号を出力する第１の論理積回路部と、前記ｍビットのアドレス信号部の一部のデコード結果を表す信号を出力する第２の論理積回路部と、を有し、
前記Ｍ個の論理積回路の各々は、
前記第１のデコード部からの信号および前記第２のデコード部からの信号を入力する、出力回路に関係する。
【００１１】
出力回路は、簡易な構成で構成することが可能である。したがって、本発明の第２の態様によれば、小型な出力回路を提供することが可能となる。
【００１２】
本発明の第２の態様では、出力回路は、
前記第１のデコード部からの信号のレベルをシフトさせる第１のレベルシフタ部と、
前記第２のデコード部からの信号のレベルをシフトさせる第２のレベルシフタ部と、
をさらに含むことができ、
前記Ｍ個の論理積回路の各々は、前記第１のデコード部からの信号を前記第１のレベルシフタ部を介して入力し、前記第２のデコード部からの信号を前記第２のレベルシフタ部を介して入力してもよい。
【００１３】
本発明の第２の態様では、
２ｍ＋ｎ−１＜Ｍ≦２ｍ＋ｎを満たすとき、２ｍ−１＜Ｍ０．５≦２ｍを満たすことができる。
このような範囲で、ｍ＋ｎビットのアドレス信号は、ｍビットのアドレス信号部とｎビットのアドレス信号部とに分割される。本発明の第２の態様によれば、第１のレベルシフタ部および前記第２のレベルシフタ部を最小化することが可能となる。
【００１４】
本発明の第３の態様は、上記のいずれかのデコード回路を含む電気光学装置に関係する。本発明の第４の態様は、上記のいずれかの出力回路を含む電気光学装置に関係する。本発明の第５の態様は、上記のいずれかのデコード回路を含む電子機器に関係する。本発明の第６の態様は、上記のいずれかの出力回路を含む電子機器に関係する。
【００１５】
本発明の第７の態様は、デコード方法であって、
ｍ＋ｎビットのアドレス信号を準備し、
前記ｍ＋ｎビットのアドレス信号の論理の時間長さよりも短いパルス幅を有する出力イネーブル信号を準備し、
下位ｎビットの一部のアドレス信号をデコードして第１のデコード結果を生成し、
下位ｎビットの残部のアドレス信号を前記出力イネーブル信号とともにデコードして第２のデコード結果を生成し、
前記第１のデコード結果と前記第２のデコード結果とをデコードして第３のデコード結果を生成し、
上位ｍビットのアドレス信号をデコードして第４のデコード結果を生成し、
前記第３のデコード結果と前記第４のデコード結果とをデコードして第５のデコード結果を生成するデコード方法に関係する。
【００１６】
当業者は、上述した本発明に従う各態様が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様に加えることができる。代替的に、本発明に従うある態様を構成する少なくとも１つの要素は、本発明に従う他の態様を構成する少なくとも１つの要素に組み替えることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００１８】
１．デコード回路
図１は、デコード回路の構成例を示す。図１において、デコード回路７４は、ｍ＋ｎビットのアドレス信号ＡＤＲをデコードする。アドレス信号ＡＤＲは、ｍビットのアドレス信号部とｎビットのアドレス信号部とに分割することができる。デコード回路７４は、ｍビットのアドレス信号部をデコードする第１のデコード部７４１と、ｎビットのアドレス信号部をデコードする第２のデコード部７４２と、を含む。第１のデコード部７４１および第２のデコード部７４１は、アドレス信号ＡＤＲの論理の時間長さよりも短いパルス幅を有する出力イネーブル信号ＯＥＶを入力する。
【００１９】
図２は、出力イネーブル信号ＯＥＶを説明するための図を示す。図２に示すように、出力イネーブル信号ＯＥＶのパルスは、アドレス信号ＡＤＲの論理の時間長さ（ＨＧＩＨレベルまたはＬＯＷレベルの一方を示す単位期間）よりも短いパルス幅を有する。
【００２０】
図３および図４は、それぞれ、図１の第１のデコード部７４１および第２のデコード部７４２の構成例を示す。
図３において、第１のデコード部７４１は、ｍビットのアドレス信号部のデコード結果を表す信号を出力する第１の論理積回路部７４３と、ｍビットのアドレス信号部の一部のデコード結果を表す信号を出力する第２の論理積回路部７４５と、を有する。第１のデコード部７４１は、ｍビットのアドレス信号部の残部のデコード結果を表す信号を出力する第１の論理回路部７４６をさらに有する。第２の論理積回路部７４５は、アドレス信号ＡＤＲの論理の時間長さよりも短いパルス幅を有する出力イネーブル信号ＯＥＶを入力する。第１の論理回路部７４６は、出力イネーブル信号ＯＥＶを入力しない。
図４において、第２のデコード部７４２は、第１のデコード部７４１と同様の構成を有する。第２のデコード部７４２は、ｎビットのアドレス信号部のデコード結果を表す信号を出力する第３の論理積回路部７４４と、ｎビットのアドレス信号部の一部のデコード結果を表す信号を出力する第４の論理積回路部７４７と、を有する。第２のデコード部７４２は、ｎビットのアドレス信号部の残部のデコード結果を表す信号を出力する第２の論理回路部７４８をさらに有する。第４の論理積回路部７４７は、出力イネーブル信号ＯＥＶを入力する。第２の論理回路部７４８は、出力イネーブル信号ＯＥＶを入力しない。
【００２１】
図５および図６は、それぞれ、図１の第１のデコード部７４１および第２のデコード部７４２の具体的な構成例を示す。図５および図６の例において、８ビットのアドレス信号ＡＤＲは、下位４ビットのアドレス信号部と上位４ビットのアドレス信号部とを有する。第１のデコード部７４１は、下位４ビットのアドレス信号部をデコードする。第２のデコード部７４２は、上位４ビットのアドレス信号部をデコードする。
【００２２】
図５において、第１のデコード部７４１は、下位４ビットのアドレス信号部のデコード結果を表す信号ＡＤ＿Ｌ０〜ＡＤ＿Ｌ１５を出力する第１の論理積回路部７４３を有する。第１の論理積回路部７４３は、２４個の論理積回路（たとえば、ＡＮＤ回路）を有する。第１のデコード部７４１は、下位４ビットのアドレス信号部の一部（２ビット相当）のデコード結果を表す信号を出力する第２の論理積回路部７４５をさらに有する。第２の論理積回路部７４５は、２２個の論理積回路（たとえば、ＡＮＤ回路）を有する。第１のデコード部７４１は、下位４ビットのアドレス信号部の残部（２ビット相当）のデコード結果を表す信号を出力する第１の論理回路部７４６をさらに有する。第１の論理回路部７４６は、２２個の論理積回路（たとえば、ＡＮＤ回路）を有する。
【００２３】
第１の論理回路部７４６の２２個の論理積回路の各々は、２入力１出力のＡＮＤ回路である。第１の論理回路部７４６の２２個の論理積回路の各々は、下位４ビットのアドレス信号部の残部（２ビット相当）のうちの対応する第１の１ビットのアドレス信号部の反転または正転を入力する第１の入力部と、対応する第２の１ビットのアドレス信号部の反転または正転を入力する第２の入力部と、を有する。第１の論理回路部７４６の２２個の論理積回路の各々は、第１および第２の入力部に入力された信号の論理積演算を実行する。第１の論理回路部７４６は、下位４ビットのアドレス信号部の残部（２ビット相当）のデコード結果を表す信号を出力する。
【００２４】
第２の論理積回路部７４５の２２個の論理積回路の各々は、３入力１出力のＡＮＤ回路である。第２の論理積回路部７４５の２２個の論理積回路の各々は、出力イネーブル信号ＯＥＶを入力する第１の入力部と、下位４ビットのアドレス信号部の一部（２ビット相当）のうちの対応する第１の１ビットのアドレス信号部の反転または正転を入力する第２の入力部と、対応する第２の１ビットのアドレス信号部の反転または正転を入力する第３の入力部と、を有する。第２の論理積回路部７４５の２２個の論理積回路の各々は、第１、第２および第３の入力部に入力された信号の論理積演算を実行する。第２の論理積回路部７４５は、下位４ビットのアドレス信号部の一部（２ビット相当）のデコード結果を表す信号を出力する。
【００２５】
第１の論理積回路部７４３の２４個の論理積回路の各々は、２入力１出力のＡＮＤ回路である。第１の論理積回路部７４３の２４個の論理積回路の各々は、第１の論理回路部７４６からのデコード結果を表す信号のうちの対応する１つの信号を入力する第１の入力部と、第２の論理積回路部７４５からのデコード結果を表す信号のうちの対応する１つの信号を入力する第２の入力部と、を有する。第１の論理積回路部７４３の２４個の論理積回路の各々は、第１および第２の入力部に入力された信号の論理積演算を実行する。第１の論理積回路部７４３は、下位４ビットのアドレス信号部のデコード結果を表す信号ＡＤ＿Ｌ０〜ＡＤ＿Ｌ１５を出力する。
【００２６】
出力イネーブル信号ＯＥＶは、第２の論理積回路部７４５に入力され、第２の論理積回路部７４５からの信号は、第１の論理積回路部７４３に入力される。図２に示すように、出力イネーブル信号ＯＥＶは、アドレス信号ＡＤＲの論理の時間長さよりも短いパルス幅を有する。したがって、出力イネーブル信号ＯＥＶが、下位４ビットのアドレス信号部のデコード結果を表す信号ＡＤ＿Ｌ０〜ＡＤ＿Ｌ１５のそれぞれのグリッジまたはノイズの発生を防止することができる。
また、第２の論理積回路部７４５は、２２個の３入力１出力のＡＮＤ回路で構成可能であり、２２個の３入力１出力のＡＮＤ回路は、２２個の出力イネーブル信号ＯＥＶ用の２入力１出力のＡＮＤ回路と２２個の下位４ビットのアドレス信号部の一部（２ビット相当）用の２入力１出力のＡＮＤ回路との組み合わせとして考えることができる。特許文献２の図１または図５のラッチ回路ＬＴのようなラッチ回路を本願の図３の例に適用する場合、２４個のラッチ回路が必要になる。１つのラッチ回路は、２入力１出力のＡＮＤ回路よりも大きいチップサイズを必要とするので、２４個のラッチ回路と２２個の出力イネーブル信号ＯＥＶ用の２入力１出力のＡＮＤ回路とを比較すると、本実施形態は、小型化することが可能となる。
【００２７】
図６において、第２のデコード部７４２は、第１のデコード部７４２と同様の構成を有する。第２のデコード部７４２は、上位４ビットのアドレス信号部のデコード結果を表す信号ＡＤ＿Ｈ０〜ＡＤ＿Ｈ１５を出力する第３の論理積回路部７４４を有する。第３の論理積回路部７４４は、２４個の論理積回路（たとえば、ＡＮＤ回路）を有する。第２のデコード部７４２は、上位４ビットのアドレス信号部の一部（２ビット相当）のデコード結果を表す信号を出力する第４の論理積回路部７４７をさらに有する。第４の論理積回路部７４７は、２２個の論理積回路（たとえば、ＡＮＤ回路）を有する。第２のデコード部７４２は、上位４ビットのアドレス信号部の残部（２ビット相当）のデコード結果を表す信号を出力する第２の論理回路部７４８をさらに有する。第２の論理回路部７４８は、２２個の論理積回路（たとえば、ＡＮＤ回路）を有する。
出力イネーブル信号ＯＥＶは、第４の論理積回路部７４７に入力され、第４の論理積回路部７４７からの信号は、第２の論理積回路部７４４に入力される。したがって、出力イネーブル信号ＯＥＶが、上位４ビットのアドレス信号部のデコード結果を表す信号ＡＤ＿Ｈ０〜ＡＤ＿Ｈ１５のそれぞれのグリッジまたはノイズの発生を防止することができる。
【００２８】
図７は、図５の第１のデコード部７４１の変形例（図１の第１のデコード部７４１のもう１つの具体的な構成例）を示す。
図５の第１の論理回路部７４６は、下位４ビットのアドレス信号部の残部（２ビット相当）のデコード結果を表す信号を入力する第１のインバータ回路部を有することができる。なお、第１の論理回路部７４６および第１のインバータ回路部は、ＮＡＮＤ回路部を構成する。この場合、第２の論理積回路部７４５も、下位４ビットのアドレス信号部の一部（２ビット相当）のデコード結果を表す信号を入力する第２のインバータ回路部を有することができる。なお、第２の論理積回路部７４５および第２のインバータ回路部は、ＮＡＮＤ回路部を構成する。また、第１の論理積回路部７４３は、第１の論理回路部７４６の第１のインバータ回路部からの信号を入力する第３のインバータ回路部と、第２の論理積回路部７４５の第２のインバータ回路部からの信号を入力する第４のインバータ回路部と、を有することができる。なお、第１の論理積回路部７４３、第３のインバータ回路部および第４のインバータ回路部は、ＮＯＲ回路部を構成する。
【００２９】
図８は、図６の第２のデコード部７４２の変形例（図１の第２のデコード部７４２のもう１つの具体的な構成例）を示す。
図６の第２のデコード部７４２は、図７の第１のデコード部７４１と同様の構成を有する。
【００３０】
図９は、デコード回路のもう１つの構成例を示す。図９において、第２のデコード部７４２は、出力イネーブル信号ＯＥＶを入力しない。図１および図９において、第１のデコード部７４１および第２のデコード部７４２は、互いに入れ替えてもよい。すなわち、第１のデコード部７４１は、上位４ビットのアドレス信号部をデコードし、第２のデコード部７４２は、下位４ビットのアドレス信号部をデコードしてもよい。
【００３１】
２．出力回路
図１０は、出力回路の構成例を示す。図１０において、出力回路７７は、ｍ＋ｎビットのアドレス信号ＡＤＲをデコードするデコード回路７４と、Ｍ個の論理積回路７５を有する。図１０の例において、７ビットのアドレス信号ＡＤＲは、下位４ビットのアドレス信号部と上位３ビットのアドレス信号部とを有する。デコード回路７４は、たとえば、図９のデコード回路で構成される。この場合、図１０において、上位３ビットのアドレス信号部のデコード結果を表す信号ＡＤ＿Ｈ０〜ＡＤ＿Ｈ７の各々が、出力回路７７の出力にグリッジまたはノイズの発生させることも懸念される。しかしながら、出力回路７７は、Ｍ個の論理積回路７５を有するので、第１のデコード部７４１に入力された出力イネーブル信号ＯＥＶが、出力回路７７（Ｍ個の論理積回路７５）の出力のグリッジまたはノイズの発生を防止することができる。デコード回路７４の第２のデコード部７４２が出力イネーブル信号ＯＥＶを入力しない場合、出力回路７７は、小型化することが可能となる。
【００３２】
図１０の例において、Ｍ個の論理積回路７５の各々は、２入力１出力のＡＮＤ回路である。Ｍ個の論理積回路７５の各々は、第１のデコード部７４１からのデコード結果を表す信号のうちの対応する１つの信号を入力する第１の入力部と、第２のデコード部７４２からのデコード結果を表す信号のうちの対応する１つの信号を入力する第２の入力部と、を有する。Ｍ個の論理積回路７５の各々は、第１および第２の入力部に入力された信号の論理積演算を実行する。Ｍ個の論理積回路７５は、７ビットのアドレス信号のデコード結果を表す信号Ｏ＿０〜Ｏ＿１２７を出力する。
なお、７ビットのアドレス信号の場合、論理積回路７５の最大の個数Ｍは、２７＝１２８である。仮に、Ｍ個の論理積回路７５が最大の個数まで必要のない場合、不要な数の論理積回路７５を省略することも可能である。たとえば、Ｍ＝６５とすることもできる。
【００３３】
図１１は、図９および図１０の例における第２のデコード部７４２の具体的な構成例を示す。なお、図９および図１０の例において、第１のデコード部７４１は、図３、図５または図７の構成を採用することができる。
図１１において、第２のデコード部７４２は、上位３ビットのアドレス信号部のデコード結果を表す信号ＡＤ＿Ｈ０〜ＡＤ＿Ｈ７を出力する。第２のデコード部は、２３個の論理積回路（たとえば、ＡＮＤ回路）を有する。第２のデコード部７４２の２３個の論理積回路の各々は、３入力１出力のＡＮＤ回路である。第２のデコード部７４２の２３個の論理積回路の各々は、上位３ビットのアドレス信号部のうちの対応する第１の１ビットのアドレス信号部の反転または正転を入力する第１の入力部と、対応する第２の１ビットのアドレス信号部の反転または正転を入力する第２の入力部と、対応する第３の１ビットのアドレス信号部の反転または正転を入力する第３の入力部を有する。第２のデコード部７４２の２３個の論理積回路の各々は、第１、第２および第３の入力部に入力された信号の論理積演算を実行する。第２のデコード部７４２は、上位３ビットのアドレス信号部のデコード結果を表す信号を出力する。
【００３４】
図１２は、図１１の第２のデコード部７４２の変形例（図９の第２のデコード部７４２のもう１つの具体的な構成例）を示す。
図１１の第２のデコード部７４２は、上位３ビットのアドレス信号部のデコード結果を表す信号を入力する第５のインバータ回路部と、第５のインバータ回路部からの信号を入力する第６のインバータ回路部と、を有することができる。なお、第２のデコード部７４２および第５のインバータ回路部は、ＮＡＮＤ回路部を構成する。
【００３５】
図１３は、図１０の出力回路の変形例を示す。
出力回路７７は、レベルシフタ部７６を有することができる。レベルシフタ部７６は、第１のデコード部７４１からの信号のレベルをシフトさせる第１のレベルシフタ部Ｌ／Ｓ（Ｌ０〜Ｌ１５）と、第２のデコード部７４２からの信号のレベルをシフトさせる第２のレベルシフタ部Ｌ／Ｓ（Ｈ０〜Ｈ７）と、を含む。各レベルシフタＬ／Ｓは、たとえば、第１または第２のデコード部７４１、７４２からの信号の電圧を変化させる。Ｍ個の論理積回路７５は、レベルシフタ部７６を介して第１および第２のデコード部７４１、７４２からの信号を入力する。
さらに、Ｍ個の論理積回路７５の各々は、対応する１つのドライバ回路（駆動回路、バッファ回路）を有することができる。なお、図１３（および図１０）のデコード回路７４は、たとえば、図１のデコード回路で構成してもよい。
【００３６】
２ｍ＋ｎ−１＜Ｍ≦２ｍ＋ｎを満たすとき、２ｍ−１＜Ｍ０．５≦２ｍを満たすことを想定する。ｍ＋ｎビットのアドレス信号は、ｍビットのアドレス信号部とｎビットのアドレス信号部とに分割される。このような条件で、レベルシフタ部７６の個数を最小化することが可能となる。たとえば、Ｍが５〜８のとき、ｍ＝２、ｎ＝１である。Ｍが９〜１６のとき、ｍ＝２、ｎ＝２である。Ｍが１７〜３２のとき、ｍ＝３、ｎ＝２である。Ｍが３３〜６４のとき、ｍ＝３、ｎ＝３である。Ｍが６５〜１２８のとき、ｍ＝４、ｎ＝３である。Ｍが１２９〜２５６のとき、ｍ＝４、ｎ＝４である。Ｍが２５７〜５１２のとき、ｍ＝４、ｎ＝５である。Ｍが５１３〜１０２４のとき、ｍ＝５、ｎ＝５である。
【００３７】
３．集積回路装置
図１４に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図１４に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｎビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
【００３８】
ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。
【００３９】
図１４において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。
【００４０】
データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図１５（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。
【００４１】
走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図１３の出力回路７７を採用することができる。走査アドレス生成回路が走査アドレス信号（ＡＤＲ）を生成して出力し、アドレスデコーダ７４が走査アドレスのデコード処理を行う。そしてこのデコード処理およびＭ個の論理積回路７５により特定された走査線に対して、レベルシフタ７６、ドライバ回路ＤＲ（駆動回路、バッファ回路）を介して走査電圧が出力される。
【００４２】
電源回路９０は各種の電源電圧を生成する回路である。階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路である。
【００４３】
本実施形態では、電気光学材料として液晶を用いる液晶装置に本発明を適用することができる、また、本発明は、エレクトロルミネッセンス、蛍光表示管、プラズマディスプレイ、或いは有機ＥＬなど電気光学効果を利用した電気光学装置にも広く適用できる。
【００４４】
当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびその変形を含み、特許請求の範囲およびその均等な範囲によって定められる。
【図面の簡単な説明】
【００４５】
【図１】デコード回路の構成例。
【図２】出力イネーブル信号ＯＥＶを説明するための図。
【図３】図１の第１のデコード部７４１の構成例。
【図４】図１の第２のデコード部７４２の構成例。
【図５】図１の第１のデコード部７４１具体的な構成例。
【図６】図１の第２のデコード部７４２の具体的な構成例。
【図７】図１の第１のデコード部７４１のもう１つの具体的な構成例。
【図８】図１の第２のデコード部７４２のもう１つの具体的な構成例。
【図９】デコード回路のもう１つの構成例。
【図１０】出力回路の構成例。
【図１１】図９の第２のデコード部７４２の具体的な構成例。
【図１２】図９の第２のデコード部７４２のもう１つの具体的な構成例。
【図１３】図１０の出力回路の変形例。
【図１４】集積回路装置の回路構成例。
【図１５】データドライバの構成例。
【符号の説明】
【００４６】
１０  集積回路装置、２０  メモリ、２２  メモリセルアレイ、
２４  ローアドレスデコーダ、２６  カラムアドレスデコーダ、
２８  ライト／リード回路、４０  ロジック回路、４２  制御回路、
４４  表示タイミング制御回路、４６  ホストインターフェース回路、
４８  ＲＧＢインターフェース回路、５０  データドライバ、５２  データラッチ回路、
５４  Ｄ／Ａ変換回路、５６  出力回路、７０  走査ドライバ、７２  シフトレジスタ、
７４  デコード回路、７５  論理積回路、ドライバ回路、７６  レベルシフタ、
９０  電源回路、１１０  階調電圧生成回路、７４１、７４２  デコード部、
７４３、７４４、７４５、７４７  論理積回路部、  ７４６、７４８  論理回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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