(57)【要約】【課題】複数の半導体チップを一斉に検査する場合、テスタに内蔵される電源からの供給電流を抑制できる検査工程を含む半導体装置の製造方法を提供する。【解決手段】クロック信号と入力信号とを、各自己診断回路に対して異なる遅延時間で入力する工程を設ける。これにより、多数の半導体チップを一斉検査する場合に、その電流ピークのタイミングが複数の半導体チップで重なることがなくなる。特に、１つのクロック信号と入力信号とに基づいて、上記クロック信号と入力信号とを、各自己診断回路に対して異なる遅延時間で入力する遅延回路を設ける工程を備え、この遅延回路を含む回路モジュールと、この回路モジュールと各上記自己診断回路とを接続するための配線を、上記半導体基板のスクライブライン上に形成するようにする。これにより、半導体チップのパッドに対してプロービングを行う必要がなくなるため、製品パッドの品質を維持することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、自己診断回路を搭載した複数の半導体装置を形成する工程と、該自己診断回路に外部から電圧を供給する供給回路を設ける工程と、該自己診断回路にクロック信号と入力信号との入力を行う入力回路を設ける工程と、該入力への応答に基づいて該半導体装置の良否を検査する工程とを備える半導体装置の製造方法において、
上記クロック信号と入力信号とを、各上記自己診断回路に対して異なる遅延時間で入力する工程
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
１つのクロック信号と入力信号とに基づいて、上記クロック信号と入力信号とを、各上記自己診断回路に対して異なる遅延時間で入力する遅延回路を設ける工程を備える、請求項１に記載の半導体装置の製造方法。
【請求項３】
上記遅延回路を含む回路モジュールと、該回路モジュールと各上記自己診断回路とを接続するための配線を、上記半導体基板のスクライブライン上に形成する、請求項２に記載の半導体装置の製造方法。
【請求項４】
各上記半導体装置と上記回路モジュール及び上記配線を、該半導体装置のフォトリソグラフィー工程における１露光ショット領域内に形成する、請求項３に記載の半導体装置の製造方法。
【請求項５】
上記回路モジュールを複数設け、各該回路モジュールを各上記自己診断回路それぞれに上記配線によって接続する、請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
上記回路モジュールを、上記１露光ショット領域内の４隅に配置する、請求項４または５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を複数個一斉に測定する検査工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の一連の製造工程には、回路の微細パターン加工を行う拡散工程と共に、拡散工程の終了後ウエハ状態でウエハ上に形成された各半導体チップの機能を検査する検査工程が含まれている。
【０００３】
従来、半導体ウエハ上に形成された複数の半導体チップを一斉に検査する手法として、スクライブライン上に複数の半導体チップで共有する配線となる電源配線及び信号配線を設ける方法がある。そして、それら共有の電源配線及び信号配線を上記複数の各半導体チップ上に設けられたボンディングパッドに接続し、一括した電気的制御により各半導体チップ内部に備えた自己診断回路を用いて検査を実施する方法が提案されている。
【０００４】
自己診断回路による検査とは、検査の実行および検査結果の自己判定が可能な検査回路を半導体チップ内の検査対象回路に設けて、検査回路を外部から制御することにより行なわれる検査手法である。
【０００５】
この自己診断回路を実現するには様々な方法があるが、例えば図4に示すように、まず、半導体チップ312の内部回路の基本動作を設計しておき、クロック供給線322から一定のクロック信号を入力するとともに、信号線321から検査信号を入力する。一方、ROM(Read Only Memory)などに、この検査信号に対する正常な応答の期待値を蓄積しておく。そして、実際に得られた応答がこの期待値と一致するかどうかによって、半導体チップ312の良否を判断する。
【０００６】
この良否結果は自己診断回路325内のシフトレジスタ331に蓄えられる。例えば、シフトレジスタ331の値が1であれば良品、0であれば不良品であると決めておく。この図4の例では、半導体チップ312は良品であることを示している。そして、ウエハ上の複数の半導体チップ312のそれぞれについて、このシフトレジスタ331の値を出力線323から取り出して参照すれば、どの半導体チップが良品又は不良品であるかを検査することができる。
【０００７】
このような方法により、例えばシステムLSI製品では、ロジック回路、SRAM(Static Random Access Memory)やROMなどのメモリ回路、PLL(Phase Locked Loop)回路やAD・DA変換器などのアナログ回路を検査することができる。上記のようなウエハ上の複数の半導体チップの自己診断回路を同時に制御して検査すれば、検査時間の短縮を図ることができる。また、自己診断回路による検査では、半導体チップ上に設けられたボンディングパッドには直接プローブカード(検査カード)に付属するプローブ針を接触させる必要がない。このため、ボンディングパッドの損傷を低減することができ、半導体チップの品質低下の防止を図ることができる。
【０００８】
上記のように、スクライブライン上に電源配線および信号配線を設けて、このような自己診断回路によって、同時に複数の半導体チップを検査する方法が、例えば下記の特許文献１に記載されている。
【特許文献１】特開平１１−２０４５９７号公報（第８頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献１の検査方法は、例えば大規模、高機能を有するシステムLSIなどのようなロジック回路をこの方法で検査する場合には、次のような問題点がある。
【００１０】
まず、この検査を行うには、ウエハ上にある一つの（場合によっては数個の）内部電源用パッドを通して複数の半導体チップを動作させる必要がある。このため、同時に検査するウエハ上の半導体チップ数に比例して検査中の動作電流が増してゆくという課題が発生すると推測される。
【００１１】
また、近年の半導体素子パターンの微細化によりロジック回路が大規模になるに従い、検査端子や検査パターンが増大して来ており、その解決策の一つとして自己診断回路での検査が多くなって来ている。しかし、大規模ロジック回路を自己診断回路で検査する場合では、その検査動作においてロジック素子が一斉に作動されて動作信号が変化するため半導体チップ1個の動作で考えてみても大電流を消費する場合がある。
【００１２】
さらに、多数の半導体チップを同時検査する場合は、その電流ピークのタイミングが複数の半導体チップで重なるとテスタに内蔵される単一電源では電流の供給がまかなえないため、検査を正常に実施できなくなる課題が発生するという問題がある。
【００１３】
本発明はこのような問題点に鑑みてなされたものであり、複数の半導体チップを一斉に検査する場合、テスタに内蔵される電源からの供給電流量を抑制できる検査工程を含む半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
以上の目的を達成するために、本発明では、以下のような手段を採用している。
【００１５】
まず、本発明の半導体装置の製造方法は、半導体基板上に、自己診断回路を搭載した複数の半導体装置を形成する工程と、この自己診断回路に外部から電圧を供給する供給回路を設ける工程とを備えている。また、自己診断回路にクロック信号と入力信号との入力を行う入力回路を設ける工程と、この入力への応答に基づいて該半導体装置の良否を検査する工程とを備えている。
【００１６】
そして、このような半導体装置の製造方法において、上記クロック信号と入力信号とを、各上記自己診断回路に対して異なる遅延時間で入力する工程を設ける。これにより、上述のように、多数の半導体チップを一斉検査する場合に、その電流ピークのタイミングが複数の半導体チップで重なることがなくなる。
【００１７】
特に、1つのクロック信号と入力信号とに基づいて、上記クロック信号と入力信号とを、各上記自己診断回路に対して異なる遅延時間で入力する遅延回路を設ける工程を設ける。そして、この遅延回路を含む回路モジュール(回路の集合体)と、この回路モジュールと各上記自己診断回路とを接続するための配線を、上記半導体基板のスクライブライン上に形成するようにする。これにより、半導体チップのパッドに対してプロービングを行う必要がなくなるため、製品パッドの品質を維持することができる。
【００１８】
また、各半導体装置と上記回路モジュール及び上記配線を、この半導体装置のフォトリソグラフィー工程における1露光ショット領域内に形成するようにする。これにより、回路モジュール及び上記配線を、半導体チップを構成する内部回路と同時に容易に製造することができる。
【００１９】
さらに、上記回路モジュールを複数設け、回路モジュールを各自己診断回路それぞれに上記配線によって接続するとともに、この回路モジュールを、上記1露光ショット領域内の4隅に配置するようにする。これにより、ウエハ周辺部領域で露光ショット領域が欠け、一部の回路モジュールが欠けてしまった場合でも、4つの回路モジュールのいずれかによって検査を行うことができる。
【発明の効果】
【００２０】
以上のように、本発明は、単一電源で複数の半導体チップを動作させて検査する際に、入力遅延回路を用いて各半導体チップの回路動作のタイミングをずらすことで電流のピークを分散させ供給電流量を抑制できるので、正常に検査を実施させることが可能である。半導体チップを一斉に検査することができれば、検査時間の短縮を実現することができる。また、スクライブライン上に設けたパッドと信号線によって各半導体チップの検査が実施できれば、半導体チップのパッドに対してプロービングを行う必要がなくなるため製品パッドの品質維持を実現することができる。加えてプローブカードの針の本数が最小限で済むので治具の低コスト化が図れる。
【発明を実施するための最良の形態】
【００２１】
(第１の実施形態)
以下、本発明の第１の実施形態について図面を参照しながら説明する。図1は、本発明による半導体装置の製造方法に用いられる検査工程を説明するための回路を模式的に示した図である。
【００２２】
図1では、半導体チップ101が3個例示されているが、実際にはさらに多数の半導体チップがウエハ上に存在している。各半導体チップ101内部には、それぞれ自己診断回路102が形成されている。各半導体チップ101は電源パッド104から電源ライン103を通じて電力を供給され、グランドライン105を通じてグランドパッド106により接地されている。この電源パッド104と電源ライン103とを供給回路と呼ぶ。
【００２３】
また、各半導体チップ101へはクロック信号パッド108からクロック信号線107を通じてクロック信号が入力されるとともに、入力信号パッド110から入力信号線109を通じて検査信号が入力される。このクロック信号パッド108、クロック信号線107、入力信号パッド110、及び入力信号線109を入力回路と呼ぶ。各半導体チップ101における自己診断回路102のこの検査信号に応答した良否結果は、出力信号線112から取り出され、出力格納回路113に一時的に格納され、出力信号パッド114からウエハ外部に出力される。なお、この図1における矢印は、結線及びその結線を流れる信号の向きを示している。
【００２４】
上記電源ライン103、グランドライン105、クロック信号線107、入力信号線109、出力信号線112などの配線、出力格納回路113及び後述の遅延回路111からなる回路、及び上記電源パッド104、グランドパッド106、クロック信号パッド108、入力信号パッド110、出力信号パッド114の各パッドは、スクライブライン115上に形成される。ここで、スクライブライン115とは、ウエハ上に形成された各半導体チップ101をここに分離する際の切断領域を含む、半導体チップ101間の領域を指す。
【００２５】
スクライブライン115上に配置されるこれら回路及び各パッドは、ひと塊にして回路モジュール(回路の集合体)として扱う。その回路モジュールは具体的には、例えばウエハ上に半導体チップパターンを形成するフォトリソグラフィー工程における１露光ショットの4つの頂点部分に配置する。これはウエハ周辺部に位置する１露光ショットが欠け、一部の回路モジュールパターンが形成されなくなることに対処するためで、後述の第2の実施形態で別途説明する。
【００２６】
この回路モジュール内の回路や各パッドのレイアウトは基本的に任意であるが、スクライブライン115上に形成されたグランドパッド106などの各パッドには信号を供給するためにプローブカードの針を当てる必要がある。このため、針立て可能な間隔でのパッド配置にすることと、1つのプローブカード(検査カード)で検査を行うために、複数の回路モジュール毎のパッドの配置は常に同じであることが求められる。回路モジュールから各半導体チップ101上に設けられた各パッドに対しては、最短での配線がなされる。この配線は上記の通り、スクライブライン115上に形成される。スクライブライン115上の回路モジュールは、1露光ショット単位でレイアウトが決まっており、半導体チップ101を構成する内部回路と同時に容易に製造することができる。
【００２７】
次に、本実施形態における半導体集積回路のピーク電流を抑制する検査方法を、図1を用いて説明する。
【００２８】
半導体チップ101は内部に備える自己診断回路102を使って、上記背景技術と同様に、半導体チップ101自身の内部回路の良否判定を行う。即ち、自己診断回路102はLSIテスタ装置から供給される電源、クロック信号、および入力信号によって動作する。上記の通り、電源は電源パッド104から電源ライン103を通して複数の半導体チップ101に供給される。複数の半導体チップ101は、それぞれのグランドライン105を通してグランドパッド106により接地される。クロック信号はクロック信号パッド108からクロック信号線107を通して複数の半導体チップ101に供給される。入力信号は入力信号パッド110から入力信号線109を通して複数の半導体チップ101へ供給される。
【００２９】
自己診断回路102の良否結果は、複数の半導体チップ101それぞれの出力信号線112から出力格納回路113へ一時的に取り込まれて、出力信号パッド114から上記LSIテスタ装置に取り出される。出力格納回路113へ良否結果を取り込む時は、クロック信号線107からのクロック信号と同期して取り込む。
【００３０】
例えば並列出力構成となる出力信号線112から複数の半導体チップ101の検査結果データが全て出力されるまで充分に時間が経過したところで、出力格納回路113内にある直列構成のレジスタ列にその出力を格納するとすれば、その時、クロック信号107を用いてこのレジスタ列への取り込みを行なう（キャプチャ動作）。また出力格納回路113のレジスタ列に格納された出力信号を出力信号パッド114から直列に取り出す際にも、クロック信号107を用いてこの取り出しを行う（シフト動作）。
【００３１】
この場合、上記レジスタ列のキャプチャ動作とシフト動作を切り替える信号線は図1には示していないが、別途スクライブライン115上に形成されている。出力信号パッド114から取り出された結果はLSIテスタ装置で判定される。以上の各パッド及び回路は、上記の通り、全てスクライブライン115上に形成される。これらの構成により、複数の半導体チップ101を一斉に検査することができる。
【００３２】
しかし、実際に複数の半導体チップ101を一斉に検査する場合、検査する半導体チップ数に比例して動作電流が増してゆくことになる。例えば大規模なロジック回路を自己診断回路102で検査する場合では、複数の半導体チップ101上にあるロジック素子が一斉に作動することで大電流を消費する場合がある。すると、その電流ピークのタイミングが複数の半導体チップ101間で重なると、上記LSIテスタ装置に内蔵される単一電源では電流の供給ができないため、検査を正常に実施できなくなる。
【００３３】
そこで、本実施形態では、クロック信号線107上と入力信号線109上に、入力遅延回路111を設ける構成にしている。この入力遅延回路111もスクライブライン115上に形成されている。
【００３４】
入力遅延回路111によりクロック信号および入力信号は、複数の半導体チップ101それぞれに対して異なる遅延量を与えられて供給される。信号の遅延量は、半導体集積回路の設計時の消費電力シミュレーションおよびタイミングシミュレーションにより求められる。その結果、信号の遅延量は、半導体チップ101とスクライブライン115上のパッド間との配線距離を考慮した上で、電流ピークが、一斉検査に係っている各半導体チップに関して分散した遅延時間をもたせた値となる。この求められた遅延量は、入力遅延回路111内の遅延調整バッファセルに記憶され、検査を行うたびに一意的に与えられる。
【００３５】
このようにして、入力遅延回路111により各半導体チップ101の回路作動のタイミングがずれることで電流のピークが分散され、上記LSIテスタ装置の電源が1個であっても検査電流値を低減した状態で正常に検査を実施することができる。
【００３６】
以上のように本発明の第1の実施形態による検査の工程を用いれば、入力遅延回路111によって個々の半導体チップ101のクロック信号および入力信号に対してそれぞれ異なる遅延量が与えられるため、複数の半導体チップ101の回路作動にタイミング差が生じて電流のピークが重ならずに分散される。そのため上記LSIテスタ装置の電源電流の不足が回避されるので検査を正常に実施することができる。その結果、半導体チップ101の一斉検査を行うことができ、検査全体の時間の短縮が図られる。また、各半導体チップ101上に形成されたボンディングパッドへはプローブ針を接触させないので、製品品質の保持に資することができる。さらに、プローブ針は、スクライブライン115上にある各パッドのみへ接触させれば済むために、プローブ針の本数が減少し、プローブカードの低コスト化が実現可能となる。
【００３７】
（第２の実施形態）
図2は、本発明の第2の実施形態における半導体装置の製造方法に用いられる検査工程を説明するための図である。
【００３８】
図2(a)に示すように、ウエハ上には複数の半導体チップ215が配置されている。その周囲のスクライブライン214に、上記第１の実施形態と同様な、出力格納回路211及び遅延回路209からなる回路、及び電源パッド202、グランドパッド204、クロック信号パッド206、入力信号パッド208、出力信号パッド212の各パッドが、回路モジュール217を形成している(図2(b))。
【００３９】
また、各半導体チップ215内部には、それぞれ自己診断回路216が形成されており、各半導体チップ215は電源パッド202から電源ライン201を通じて電力を供給され、グランドライン203を通じてグランドパッド204により接地されている。上記第1の実施形態と同様に、この電源パッド202と電源ライン201とを供給回路と呼ぶ。
【００４０】
また、各半導体チップ215へはクロック信号パッド206からクロック信号線205を通じてクロック信号が入力されるとともに、入力信号パッド208から入力信号線207を通じて検査信号が入力される。上記第1の実施形態と同様に、このクロック信号パッド206、クロック信号線205、入力信号パッド208、及び入力信号線207を入力回路と呼ぶ。各半導体チップ215のこの検査信号に応答した良否結果は、出力信号線210から取り出され、出力格納回路211に一時的に格納され、出力信号パッド212からウエハ外部に出力される。
【００４１】
本実施形態では、回路モジュール217は、4つの半導体チップ215を1露光ショットとする、ショット領域213の4隅に配置する。ここで4隅とは、図2(a)に示すように、ショット領域213の内の、頂点を含む4つの一部領域である。なお、このショット領域213の隣接ショット領域に関しても4隅に回路モジュール217を同様に配置する。このため、1本のスクライブライン214上には、ショット領域213と隣接ショット領域の両方の回路モジュール217が含まれている形となる。また、4つの回路モジュール217が囲むショット領域213内の半導体チップ215に対しては、この4つの回路モジュール217から電源ライン201、グランドライン203、クロック信号線205、入力信号線207、出力信号線210の各配線を4個の半導体チップに対して共有するように配線する。
【００４２】
上記の構成により4つのうちのいずれかの回路モジュール217により、ショット領域213内の4個の半導体チップ215を一括して検査できる。この構成では、1つのショット領域213には半導体チップ215および検査用の回路モジュール217および配線が含まれることになる。このため、4個の半導体チップと4個の回路モジュール及び配線のパターンを有する１種類のレチクルすなわちフォトマスクで製造が容易に行なえるという利点がある。
【００４３】
また、図3に点線で示すように、ウエハ300周辺部領域でショット領域213が欠け、一部の回路モジュール217が欠けてしまう場合でも、4つの回路モジュール217のいずれか1つが使用できれば半導体チップ215が検査できる。
【００４４】
なお上記の各配線については、4つの回路モジュール217それぞれからショット領域213内の全半導体チップ215に対して最短で行なわれ、スクライブライン214上に形成されている。ショット領域213に欠けが発生した場合でも、欠け位置と対向する位置あるいは対角線方向にある回路モジュール217及び配線については、欠けチップ領域への引き回しがないので、断線なく機能していると考えられる。
【００４５】
より完全に断線の不具合を排除すると考えるならば、図2(c)に示すように、半導体チップ215の各四辺それぞれに同一の電源／信号パッドを設けることにより、より短い配線がなされるため、ショットの欠けによる断線の影響は全く排除できると考えられる。
【００４６】
以上のように本発明の第2の実施形態による検査の工程を用いれば、製造上容易に回路モジュール217を形成することができる。また消費電流の面からも半導体チップ215の複数個の一斉検査が容易に実現できる。その結果、半導体チップ215の検査時間の短縮ができる。さらに、半導体チップ上のボンディングパッドへはプローブ針を接触させなくてすむので製品品質の保持に資するとともに、プローブカードはスクライブライン上で必要となる最小限のプローブ針を備えればよいため、治具の低コスト化が実現可能となる。そして本発明による検査方法は、100nmノードプロセス以下の90nm、65nm、45nmなどのプロセス技術を用いる大規模、高密度、多機能なシステムLSIの一斉検査に有効である。このようなLSIはそれ自体消費電力が大きく、またMOS型トランジスタのゲート絶縁膜が薄いことによって待機時の電流も大きいためである。
【産業上の利用可能性】
【００４７】
本発明に係る半導体装置の製造方法は、単一電源で複数の半導体チップを動作させて検査する際に、入力遅延回路を用いて各半導体チップの回路動作のタイミングをずらすことで電流のピークを分散させて正常に検査を実施させることが可能である。半導体チップを一斉に検査することができれば、検査時間の短縮を実現することができる。また、スクライブライン上に設けたパッドと信号線によって各半導体チップの検査が実施できれば、半導体チップのパッドに対してプロービングを行う必要がなくなるため製品パッドの品質維持を実現することができる。加えてプローブカードの針の本数が最小限で済むので治具の低コスト化が図れる。このため、特に大規模集積回路の製造方法として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態における半導体装置の製造方法の説明図。
【図２】本発明の第２の実施形態における半導体装置の製造方法の説明図。
【図３】ショット領域の欠けの説明図。
【図４】自己診断回路の説明図。
【符号の説明】
【００４９】
１０１  半導体チップ
１０２  自己診断回路
１０３  電源ライン
１０４  電源パッド
１０５  グランドライン
１０６  グランドパッド
１０７  クロック信号線
１０８  クロック信号パッド
１０９  入力信号線
１１０  入力信号パッド
１１１  入力遅延回路
１１２  出力信号線
１１３  出力格納回路
１１４  出力信号パッド
１１５  スクライブライン
２０１  電源ライン
２０２  電源パッド
２０３  グランドライン
２０４  グランドパッド
２０５  クロック信号線
２０６  クロック信号パッド
２０７  入力信号線
２０８  入力信号パッド
２０９  入力遅延回路
２１０  出力信号線
２１１  出力格納回路
２１２  出力信号パッド
２１３  ショット領域
２１４  スクライブライン
２１５  半導体チップ
２１６  自己診断回路
２１７  回路モジュール
【図１】
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【図２】
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【図３】
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【図４】
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