(57)【要約】【課題】アンチヒューズ素子を内蔵し動作信頼性が高い小型の不揮発性半導体メモリを提供することを目的とする。【解決手段】一端に第１の電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続されるバリアトランジスタと、一端が前記バリアトランジスタの他端側に接続され他端が接地と接続される選択トランジスタとを備えるメモリセルを複数配置して構成されるメモリセルアレイと、前記第１の電圧が供給される第１の電源端子と、前記第１の電圧が第１の値を超えたことを検知した場合第１の信号を出力する検知回路と、第２の電圧が供給される第２の電源端子と、前記第１の信号が前記検知回路から出力された場合前記第２の電圧を昇圧して第３の電圧を生成し前記バリアトランジスタのゲートに第３の電圧を出力する昇圧回路とを備える。【選択図】図１
2009283602.tif 000002
【特許請求の範囲】
【請求項１】
一端に第１の電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続されるバリアトランジスタと、一端が前記バリアトランジスタの他端側に接続され他端が接地と接続される選択トランジスタとを備えるメモリセルを複数配置して構成されるメモリセルアレイと、
データの書き込み時において前記メモリセルを選択するため前記選択トランジスタのゲートに接続されるワード線と、
前記第１の電圧が供給される第１の電源端子と、
前記第１の電源端子と接続され前記第１の電圧が第１の値を超えたことを検知した場合第１の信号を出力する検知回路と、
第２の電圧が供給される第２の電源端子と、
前記第２の電源端子、及び前記検知回路と接続され前記第１の信号が前記検知回路から出力された場合前記第２の電圧を昇圧して第３の電圧を生成し前記バリアトランジスタのゲートに第３の電圧を出力する昇圧回路と
を備えることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記第１の電圧は、
前記書き込み時は前記第１の値より高い第２の値とされ、
前記読み出し時は前記第１の値より高く第２の値より低い第３の値とされる
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項３】
前記不可逆性記憶素子は、
絶縁破壊によりプログラミングされる
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項４】
前記バリアトランジスタの他端と前記選択トランジスタの一端が接続するノードには、
センスアンプが接続される
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項５】
前記メモリセル毎にセンスアンプが接続される
ことを特徴とする請求項１記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に不可逆性記憶素子を用いた半導体メモリに関するものである。
【背景技術】
【０００２】
電気的に書き込みが可能な不揮発性半導体メモリは、ＤＲＡＭやＳＲＡＭなどの大容量メモリのリダンダンシ用途、アナログ回路のチューニング用途、チップＩＤ用途などにおいて必要不可欠である。
【０００３】
製造コストを抑え、安価な不揮発性半導体メモリを提供する為には、ＣＭＯＳ標準プロセスのみで実装可能な記憶素子が必要である。そのような要求を満たす記憶素子として、ゲート酸化膜絶縁破壊型アンチヒューズがある。これはＭＯＳトランジスタのゲート酸化膜をアンチヒューズとし、絶縁破壊前の状態を“０”、絶縁破壊後の状態を“１”と記憶する不可逆性記憶素子（以下アンチヒューズ素子）である。
【０００４】
アンチヒューズ素子の絶縁破壊には、例えば６Ｖ程度の高い電圧を供給することが可能なアンチヒューズ素子用電源（以下ＶＢＰ）が必要である。また、ＶＢＰが供給する高い電圧から、アンチヒューズ素子周辺のトランジスタを保護する為にバリアトランジスタが必要である。このバリアトランジスタの絶縁破壊を防ぐ為、バリアトランジスタのゲートには、ＶＢＰよりも低い電圧、例えば３Ｖ程度を与える必要がある。従って、この３Ｖ程度の低電圧を供給するバリアトランジスタゲート用電源（以下ＶＢＴ）が必要となる。更に、１．５Ｖ程度の電圧を供給する制御論理回路用電源（以下ＶＤＤ）も必要となる。
【０００５】
以上より、アンチヒューズ素子を用いた不揮発性半導体メモリには、ＶＤＤ、ＶＢＰ、ＶＢＴの３つの電源が必要である。従って、アンチヒューズ素子を用いた不揮発性半導体メモリは、利用する為に３種類の異なる電圧の電源を用意しなければならず、不便であった。
【０００６】
その対策として、ＶＤＤからＶＢＴとＶＢＰを生成する昇圧回路を内蔵する方法や、ＶＤＤのみ内蔵しＶＢＴ電圧とＶＢＰ電圧を外部から供給する方法が従来から提案されている。
【０００７】
しかし、昇圧回路を内蔵する方法の場合、電圧の昇圧比率が高い場合や、供給する電流量が大きい場合は昇圧回路の面積が大きくなる、という問題があった。また、ＶＢＴ電圧とＶＢＰ電圧を外部から供給する方法の場合、用意すべき外部電源の数が多く使いにくいという問題に加えて、それらの電源の投入順序が厳しく制限されるという問題があった。例えば、ＶＤＤを投入する前にＶＢＰ、又はＶＢＴを投入すると、誤書き込みを起こす危険がある。また、バリアトランジスタが機能する前にＶＢＰを投入すると、内部素子の破壊を引き起こす危険があった。
【０００８】
また、ＶＢＰ回路とＶＢＴ回路を内蔵する方法（特許文献１）では、メモリ回路全体の面積が大きくなりすぎる、という問題があった。更に、電源投入時において論理回路が不定状態となる場合があり、その影響により内部昇圧電源が誤動作し誤書き込みや内部素子の破壊を引き起こす危険があった。
【０００９】
従って、従来の技術では、アンチヒューズ素子を用いた信頼性の高い不揮発性半導体メモリを提供する事が難しかった。
【特許文献１】特開２００５−０３８５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、アンチヒューズ素子を内蔵し動作信頼性が高い小型の不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明の一態様による不揮発性半導体メモリは、一端に第１の電圧を印加され絶縁膜破壊によりデータを書き込むようにされた不可逆性記憶素子と、一端が前記不可逆性記憶素子の他端側に接続されるバリアトランジスタと、一端が前記バリアトランジスタの他端側に接続され他端が接地と接続される選択トランジスタとを備えるメモリセルを複数配置して構成されるメモリセルアレイと、データの書き込み時おいて前記メモリセルを選択するため前記選択トランジスタのゲートに接続されるワード線と、前記第１の電圧が供給される第１の電源端子と、前記第１の電源端子と接続され前記第１の電圧が第１の値を超えたことを検知した場合第１の信号を出力する検知回路と、第２の電圧が供給される第２の電源端子と、前記第２の電源端子、及び前記検知回路と接続され前記第１の信号が前記検知回路から出力された場合前記第２の電圧を昇圧して第３の電圧を生成し前記バリアトランジスタのゲートに第３の電圧を出力する昇圧回路とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、アンチヒューズ素子を内蔵し動作信頼性が高い小型の不揮発性半導体メモリを提供することができる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施の形態に係る不揮発性半導体メモリを図面に基づいて説明する。
【００１４】
図１は、本発明の実施の形態に係る不揮発性半導体メモリ１０を示した概略図である。図１に示すように、本実施の形態に係る不揮発性半導体メモリ１０は、アンチヒューズ素子用電源端子（以下ＶＢＰ端子）２０、制御論理回路用電源端子（以下ＶＤＤ端子）２１、制御信号端子２２、ＶＢＰ検知回路３０、バリアトランジスタゲート用電源昇圧回路（以下ＶＢＴ昇圧回路）４０、制御論理回路５０、８個のメモリセル６０が接続されたメモリセルアレイ７０、及びメモリセル６０毎に接続されるセンスアンプ６４から構成される。なお、本実施の形態では８個のメモリセル６０を接続させて形成されるメモリセルアレイ７０を示しているが、本願発明がこの数や形に限定されるものではない。
【００１５】
ＶＢＰ端子２０、及びＶＤＤ端子２１は図示しない外部電源にそれぞれ接続され、ＶＢＰ端子２０には電圧ＶＢＰが供給され、ＶＤＤ端子２１には電圧ＶＤＤが供給される。
【００１６】
図１に示すように、ＶＢＰ端子２０から電源ライン１００が延び、電源ライン１００にはＶＢＰ検知回路３０、及びメモリセルアレイ７０が接続される。ＶＢＰ検知回路３０は、ＶＢＰ端子２０から電源ライン１００に供給される電圧ＶＢＰが規定の値を超えると、ＶＢＴ昇圧回路４０を動作させる為の始動信号３１をＶＢＴ昇圧回路４０に出力する。また、ＶＢＴ端子２１から電源ライン１０１が延び、電源ライン１０１にはＶＢＴ昇圧回路４０、及び制御論理回路５０が接続される。なお、電源ライン１０１はＶＢＴ昇圧回路４０の入力側に接続され、ＶＢＴ昇圧回路４０の出力側からは電源ライン１０２が延び、電源ライン１０２にはメモリセルアレイ７０を形成する全てのメモリセル６０が接続される。ＶＢＴ昇圧回路４０は、始動信号３１を入力すると電圧ＶＤＤの昇圧を開始し電圧ＶＢＴを生成する。そして、メモリセルアレイ７０を形成する全てのメモリセル６０のバリアトランジスタ６２のゲートが接続する電源ライン１０２に電圧ＶＢＴを出力する。また、制御端子２２から信号ライン１０６が延び、信号ライン１０６には制御論理回路５０が接続される。なお、信号ライン１０６は制御論理回路５０の入力側と接続され、出力側からは信号ライン１０３が延び、信号ライン１０３にはすべてのメモリセル６０に接続されるセンスアンプ６４が接続される。制御論理回路５０は、制御端子２２から制御信号２３が供給されると、センスアンプ６４を制御する信号５１を信号線１０３に出力する。
【００１７】
メモリセルアレイ７０を形成する８個のメモリセル６０は、電源ライン１００、１０２、及び信号ライン１０３と共通に接続される。
【００１８】
メモリセル６０は、不可逆性記憶素子６１、バリアトランジスタ６２、及び選択トランジスタ６３により構成される。不可逆性記憶素子６１は、例えばＭＯＳトランジスタのゲート酸化膜をアンチヒューズとし絶縁破壊前の状態を“０”と記憶し、絶縁破壊後の状態を“１”と記憶するゲート酸化膜絶縁破壊型アンチヒューズ（以下アンチヒューズ素子）とする。
【００１９】
アンチヒューズ素子６１のゲート端子はバリアトランジスタ６２のドレイン端子に接続され、もう一方の端子は電源ライン１００に接続される。アンチヒューズ素子６１のもう一方の端子は、例えばｐＭＯＳトランジスタのソース端子、ドレイン端子、及びバックゲート端子が共通接続された端子とする。なお、アンチヒューズ素子６１のゲート端子とバリアトランジスタ６２のドレイン端子が接続するノードは以下ＰＧと称する。アンチヒューズ素子６１はキャパシタから構成されるヒューズ素子であり、過大電圧が印加されるとアンチヒューズ素子６１内の絶縁層が破壊され導通状態となる。なお、アンチヒューズ素子６１の絶縁層は、例えばＯＮＯ（酸化層／窒化層／酸化層）やアモルファスシリコンの半導体等から形成される。ただし、本願発明がこれに限られるものではない。
【００２０】
バリアトランジスタ６２のソース端子は選択トランジスタ６３のドレイン端子に接続され、バリアトランジスタ６２のゲート端子は電源ライン１０２に接続される。バリアトランジスタ６２のソース端子と選択トランジスタ６３のドレイン端子が接続するノードは以下ＶＦと称する。そして、各メモリセル６０のノードＶＦにはセンスアンプ６４がそれぞれ接続される。なお、ノードＶＦに接続される端子はセンスアンプ６４の入力端子とする。
【００２１】
バリアトランジスタ６２と選択トランジスタ６３はｎＭＯＳトランジスタで形成される。バリアトランジスタ６２は電圧ＶＢＴで制御されており、ゲート−ソース間電圧が動作閾値電圧Ｖｔｈ以下になると遮断される。換言すると、バリアトランジスタ６２のソース端子のノードＶＦの電位が、ゲート端子に印加される電圧ＶＢＴから動作閾値電圧Ｖｔｈを引いた値以上になるとバリアトランジスタ６２は遮断される。つまり、バリアトランジスタ６２は、そのソース端子の電位を制限しており、ソース端子に接続される選択トランジスタ６３とセンスアンプ６４を保護している。また、電圧ＶＢＴはバリアトランジスタ６２のゲート端子に接続されており、バリアトランジスタ６２のゲート端子とドレイン端子間に生じる電位差を緩和し、バリアトランジスタ６２の破壊を防止している。
【００２２】
選択トランジスタ６３はバリアトランジスタ６２と接地ＶＳＳ間に形成される。ゲート端子に接続される信号ライン１０４に図示しないデコーダから選択信号ＤＩ＜Ａ＞〜＜Ｈ＞が印加されると選択トランジスタ６３は導通状態となりノードＶＦが接地電池ＶＳＳとなる。また、センスアンプ６４の出力端子は出力信号ＤＯ＜Ａ＞〜＜Ｈ＞が印加される信号ライン１０５と接続され、その信号ライン１０５には図示しない出力バッファが接続される。
【００２３】
次に、第１の実施の形態の書き込み／読み出し動作を図１〜図３を用いて説明する。図２は書き込み時のタイミングチャートであり、図３は読み出し時のタイミングチャートである。
【００２４】
アンチヒューズ素子６１は、絶縁破壊前は高抵抗であり、絶縁破壊後は低抵抗である。高抵抗の状態を“０”と定義し、低抵抗の状態を“１”と定義する。ここでは、アンチヒューズ素子６１に対する“１”の書き込み、すなわちアンチヒューズ素子６１の絶縁破壊についての説明を行う。
【００２５】
図２に示すように、時刻ｔ０に、図示しない外部電源よりＶＢＰ端子２０に電圧ＶＢＰ（６Ｖ）の印加が開始される。ＶＢＰ検知回路３０は、ＶＢＰ端子２０、及び電源ライン１００に供給される電圧ＶＢＰが規定の値を超えるとＶＢＴ昇圧回路４０を動作させる為の始動信号３１を出力する。規定の値は、例えば１Ｖとし時刻ｔ１に１Ｖを超えたとする。次に、ＶＢＴ昇圧回路４０は、時刻ｔ２に始動信号３１を入力すると電圧ＶＤＤの昇圧を開始し電圧ＶＢＴを生成する。すると、バリアトランジスタ６２はゲートに電圧ＶＢＴが印加され導通状態となる。この状態で時刻ｔ３に入力信号ＤＩ＜Ａ＞〜＜Ｈ＞を活性化すると、選択トランジスタ６３が時刻ｔ４に導通し、時刻ｔ５にノードＰＧの電位がＶＳＳ電位程度まで落ちる。そして、アンチヒューズ素子６１を形成するＰＭＯＳトランジスタのゲート酸化膜に６Ｖ程度の電圧が印加されゲート酸化膜が絶縁破壊され“１”を記憶する。
【００２６】
次に、読み出し動作について説明する。アンチヒューズ素子６０の読み出しは次のように行われる。
【００２７】
図３に示すように、時刻ｔ０に、図示しない外部電源よりＶＢＰ端子２０に電圧ＶＢＰ（１．５Ｖ）の印加が開始される。ＶＢＰ検知回路３０は、ＶＢＰ端子２０、及び電源ライン１００に供給される電圧ＶＢＰが規定の値を超えるとＶＢＴ昇圧回路４０を動作させる為の始動信号３１を出力する。規定の値は、例えば１Ｖとし時刻ｔ１に１Ｖを超えたとする。次に、時刻ｔ２に、ＶＢＴ昇圧回路４０は始動信号３１がを入力されると電圧ＶＤＤの昇圧を開始し電圧ＶＢＴを生成する。すると、時刻ｔ３に、バリアトランジスタ６２はゲートに電圧ＶＢＴが印加され導通状態となる。そして、アンチヒューズ素子６１に流れる電流によりノードＶＦへ充電が開始され、時刻ｔ４に、充電が終了しセンスアンプ６４で判定が行われる。なお、読み出しの判定は、ノードＶＦの電位と参照電位ＶＲＥＦをセンスアンプ６４で比較して行われる。アンチヒューズ素子６１の抵抗が高ければアンチヒューズ素子に流れる電流は少なく、ノードＶＦは充電されないため“０”の判定となる。逆に、アンチヒューズ素子６１の抵抗が低ければアンチヒューズ素子に生じる電流は多く、ＶＦは充電されるため“１”の判定となる。
【００２８】
なお、バリアトランジスタ６２と選択トランジスタ６３はほぼ同じ寸法で設計される為、両者の漏れ電流はほぼ等しくなる。従って、書き込み時及び読み出し時以外のノードＶＦの電位はＶＢＰ電位とＶＳＳ電位のほぼ中間の電位となる。
【００２９】
本実施の形態は、ＶＢＴ昇圧回路４０を内蔵する事により外部から供給する電源の数を一つ減らすことが可能となる。なお、電圧ＶＢＴから電圧ＶＳＳへの電流経路がない為、ＶＢＴ昇圧回路４０は高い電流供給能力を持つ必要はない。更に、電圧ＶＢＴは電圧ＶＢＰの半分であるため、ＶＢＴ昇圧回路４０はＶＢＰ昇圧回路よりも半分以下の面積で形成することが可能となる。また、電圧ＶＢＰを外部供給とすることで、ＶＢＰを内蔵することに伴う面積の増加を抑制している。つまり、不揮発性半導体メモリの小型化が実現可能となる。
【００３０】
また、電圧ＶＢＰを内部で生成しない為、外部からＶＢＰ端子２０に高い電圧を印加しない限りアンチヒューズ素子６１に高い電圧が印加されないため、誤書き込みを起こす危険がない。更に、ＶＢＴ昇圧回路４０は電圧ＶＢＰより生成される始動信号３１を受けて電圧ＶＢＴを生成する。よって、ＶＢＰ端子２０に高い電圧が印加された時は必ずバリアトランジスタ６２が稼働する為、電源の投入の順序を制御しなくてもメモリセル６０の内部素子が破壊される危険もない。
【００３１】
以上をまとめると、本実施の形態では、動作信頼性の高い小型の不揮発性半導体メモリを提供することができる。
【００３２】
なお、本願発明は、本実施の形態のような汎用メモリに限らず、図３に示すようにＤＲＡＭ、ＳＲＡＭ等のメモリと混載された形態も含むものとする。
【図面の簡単な説明】
【００３３】
【図１】この発明の一実施の形態による不揮発性半導体メモリの構成を示す概略図である。
【図２】同不揮発性半導体メモリの書き込み時のタイミングチャートである。
【図３】同不揮発性半導体メモリの読み出し時のタイミングチャートである。
【図４】同不揮発性半導体メモリを含む混載ＬＳＩ示すレイアウト図である。
【符号の説明】
【００３４】
１０…不揮発性半導体メモリ、２０…ＶＢＰ端子、２１…ＶＤＤ端子、２２…制御信号端子、２３…制御信号、３０…ＶＢＰ検知回路、３１…始動信号、４０…ＶＢＴ昇圧回路、５０…制御論理回路、５１…センスアンプ制御信号、６０…メモリセル、６１…アンチヒューズ素子、６２…バリアトランジスタ、６３…選択トランジスタ、６４…センスアンプ、７０…メモリセルアレイ、１００〜１０２…電源ライン、１０３〜１０６…信号ライン。
【図１】
2009283602.tif 000003
【図２】
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【図３】
2009283602.tif 000005
【図４】
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