(57)【要約】【課題】パッド数の増加によるチップ面積の拡大を抑え、更にプローブカードの共用化により、安価なメモリマクロ混載型半導体集積回路を提供する。【解決手段】メモリマクロ（ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、フラッシュメモリなど）混載型半導体集積回路において、メモリマクロ２上にメモリマクロ検査専用パッド５を配置することによって、通常パッド４の増加を抑え、チップ面積の拡大を抑える。更に、メモリマクロ２上に配置したパッド５の配置位置を同一メモリマクロで固定することにより、メモリマクロを搭載した複数のメモリマクロ混載型半導体集積回路のプローブ検査で用いる１個測定用プローブカードを共用し、安価な検査コストを実現する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配列されたサブメモリセルアレイと、
少なくとも１つの前記サブメモリセルアレイで構成されたメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、
ロウアドレスの制御を行うロウデコーダとを含んだ半導体記憶装置上に、
前記半導体記憶装置の検査を行うためのパッドを配置していることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
一部の前記サブメモリセルアレイ上にのみパッドが配置されていることを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路において、
前記パッドが等間隔で配置されていることを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
前記メモリセルアレイ上に配置したパッドは、電源・グランド用パッドであることを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路において、
前記メモリセルアレイ上に配置した電源・グランド用パッドのうち少なくとも１つは、センスアンプ回路の電源又はグランドに接続されていることを特徴とする半導体集積回路。
【請求項６】
請求項４記載の半導体集積回路において、
前記メモリセルアレイ上のパッド配置は、最小単位で繰り返されることを特徴とする半導体集積回路。
【請求項７】
請求項１記載の半導体集積回路において、
前記制御回路上に配置するパッドは、信号線用パッドであることを特徴とする半導体集積回路。
【請求項８】
請求項１記載の半導体集積回路において、
前記ロウデコーダ上に配置するパッドは、信号用パッドであることを特徴とする半導体集積回路。
【請求項９】
請求項８記載の半導体集積回路において、
前記ロウデコーダ上に配置するパッドは、前記半導体記憶装置のメモリ容量により増減する信号用パッドであることを特徴とする半導体集積回路。
【請求項１０】
各々複数のメモリセルがマトリクス状に配置された複数のメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、
前記複数のメモリブロック上に配置されたパッドの位置が各メモリブロックで全て同一であることを特徴とする半導体集積回路。
【請求項１１】
メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成された半導体集積回路において、
前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、隣り合うパッドの間隔が異なることを特徴とする半導体集積回路。
【請求項１２】
メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成された半導体集積回路において、
前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、パッドの形状が異なることを特徴とする半導体集積回路。
【請求項１３】
メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成され、更に、前記メモリブロック上に、前記メモリブロック検査専用パッドが配置された半導体集積回路を使用した電気機器において、
前記メモリブロック上に配置されたメモリブロック検査専用パッドと前記電気機器とが接続されていないことを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にメモリマクロ混載型半導体集積回路におけるメモリマクロ検査用パッドの配置に関するものである。
【背景技術】
【０００２】
従来、メモリマクロ混載型半導体集積回路におけるメモリマクロ部の検査において、ウエハー状態で検査する「プローブ検査」では、複数のチップを同時に測定する「同測検査」が一般的に行われている。また、その際に用いられる検査パッドは、チップの最外周４辺に配置されている通常パッドの中に設計者が任意に割り当てて使用している。しかしながら、この方法で検査専用パッドを割り当てると、チップの４辺全てに検査専用パッドが分散されていることが多く、プローブ検査で使用するプローブカードの針立ての関係から同測効率を上げられないという課題があった。
【０００３】
この課題を解決するために、例えば図６のように、メモリマクロ部の検査専用パッドを、チップ４辺に配置した通常パッドとは別に、メモリマクロ部の近傍側面に１列又は２列パッドを平行に配置することで、プローブカード針立て制約を解消し、同測効率を上げるという方法も用いられている（例えば、特許文献１参照）。
【０００４】
図６において、１００は従来の半導体集積回路を示しており、１０１はメモリマクロであり、１０２はロジック回路であり、１０３は通常パッドであり、１０４はメモリマクロ検査専用パッドであり、破線で囲まれた１０５の部分はメモリマクロ検査専用パッド配置領域をそれぞれ示している。
【特許文献１】特開平１１−８２７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術を用いると、同測効率は向上するものの、チップの最外周４辺に配置した通常パッド１０３とは別に、メモリマクロ検査専用パッド１０４をチップ内に更に配置することから、図６のメモリマクロ検査専用パッド配置領域１０５で示すように、チップ面積が増加するという問題があった。
【０００６】
一方、メモリマクロ検査の同測数が増加するに伴い、同測用プローブカードの作成費用も高額になってきている。このプローブカードは、メモリマクロ混載型半導体集積回路の回路設計終了後、拡散期間中に作成しなければならず、万が一拡散完了後に回路ミスなどが発覚し、作成した同測用プローブカードが使用不可能となった場合などに、多額な損失が発生する。
【０００７】
そこで、本発明は、上記問題点に鑑みてなされたものであって、その目的は、メモリマクロ部検査用パッドを配置するにあたり、チップ面積の増加を抑え、安価なメモリマクロ混載型半導体集積回路を提供することにある。
【０００８】
また、本発明の他の目的は、回路設計不具合による、高額な同測用プローブカードの再作成というリスクを回避するとともに、１枚の１個測プローブカードを複数のメモリマクロ混載型半導体集積回路で共用でき、安価な検査コストを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明によれば、メモリマクロ部検査用パッドをメモリマクロ上に配置することとした。これにより、チップ面積の増加を抑え、安価なメモリマクロ混載型半導体集積回路を提供することができる。
【００１０】
また、本発明によれば、メモリマクロのメモリ容量が増加しても、パッドの配置が一定に保たれることとした。つまり、メモリマクロ上に配置したメモリマクロ検査専用パッドの配置位置を指定することにより、同じメモリマクロを混載したメモリマクロ混載型半導体集積回路のプローブ検査時に、最初に作成する１個測定用プローブカードを他の同じメモリマクロを混載したメモリマクロ混載型半導体集積回路でも使用可能となることから、メモリマクロ混載型半導体集積回路の回路設計不具合の有無をまずは１個測定用プローブカードで確認した後、同測用プローブカードの作成が行える。以上のことから、回路設計不具合による、高額な同測用プローブカードの再作成というリスクを回避できるとともに、１枚の１個測プローブカードが複数のメモリマクロ混載型半導体集積回路で共用できて、安価な検査コストを提供することが可能となる。
【００１１】
以下、詳細に説明すると、本発明の請求項１記載の半導体集積回路は、メモリセルがマトリクス状に配列されたサブメモリセルアレイが少なくとも１つ以上配置されたメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、ロウアドレスの制御を行うロウデコーダとを含んだメモリマクロ上に、前記メモリマクロの検査を行うためのパッドを配置していることを特徴とする。
【００１２】
また、本発明の請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路であって、前記メモリセルアレイの一部のサブメモリセルアレイ上にのみ前記パッドが配置されていることを特徴とする。
【００１３】
また、本発明の請求項３記載の半導体集積回路は、請求項２記載の半導体集積回路であって、前記パッドが等間隔で配置されていることを特徴とする。
【００１４】
また、本発明の請求項４記載の半導体集積回路は、請求項３記載の半導体集積回路であって、前記メモリセルアレイ上に配置した前記パッドは、電源用又はグランド用パッドであることを特徴とする。
【００１５】
また、本発明の請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路であって、前記メモリセルアレイ上に配置された電源用又はグランド用パッドのうち少なくとも１つはセンスアンプの電源又はグランドに接続されていることを特徴とする。
【００１６】
また、本発明の請求項６記載の半導体集積回路は、請求項４記載の半導体集積回路であって、前記メモリセルアレイ上に配置したパッドは、最小単位で繰り返されていることを特徴とする。
【００１７】
また、本発明の請求項７記載の半導体集積回路は、請求項１記載の半導体集積回路であって、前記制御回路上に配置するパッドは、信号線用パッドであることを特徴とする。
【００１８】
また、本発明の請求項８記載の半導体集積回路は、請求項１記載の半導体集積回路であって、前記ロウデコーダ上に配置するパッドは、信号用パッドであることを特徴とする。
【００１９】
また、本発明の請求項９記載の半導体集積回路は、請求項８記載の半導体集積回路であって、前記ロウデコーダ上に配置するパッドは、前記メモリマクロのメモリ容量により増減する信号用パッドであることを特徴とする。
【００２０】
また、本発明の請求項１０記載の半導体集積回路は、各々複数のメモリセルがマトリクス状に配置された複数のメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、前記複数のメモリブロック上に配置されたパッドの位置が各メモリブロックで全て同一であることを特徴とする。
【００２１】
また、本発明の請求項１１記載の半導体集積回路は、複数のメモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、隣り合うパッドの間隔が異なることを特徴とする。
【００２２】
また、本発明の請求項１２記載の半導体集積回路は、複数のメモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとが同一半導体基板上に形成された半導体集積回路において、前記メモリブロック上に配置されたパッドと、前記ロジックブロック上に配置されたパッドとで、パッドの形状が異なることを特徴とする。
【００２３】
また、本発明の請求項１３記載の電気機器は、メモリセルがマトリクス状に配置されたメモリブロックと、ランダムロジック等で構成されたロジックブロックとを備え、前記メモリブロックと前記ロジックブロックとが同一半導体基板上に形成され、更に、前記メモリブロック上に、前記メモリブロック検査専用パッドが配置された半導体集積回路を使用した電気機器において、前記メモリブロック上に配置されたメモリブロック検査専用パッドと前記電気機器とが接続されていないことを特徴とする。
【発明の効果】
【００２４】
本発明によれば、メモリマクロ検査専用パッドをメモリマクロ上に配置することから、チップ内に別途メモリマクロ検査専用パッドの配置エリアを設ける必要がなく、チップ面積増加を抑えることができる。また、メモリマクロのメモリ容量が増加しても、パッドの配置が一定に保たれることから、複数の製品でメモリマクロを搭載しても、同一プローブカードでのプローブ検査が可能となる。また、チップ面積などを気にすることなくパッドを配置できることから、電源パッドやグランドパッドを多数配置することも可能となる。以上のことから、安価な半導体集積回路を提供することができるとともに、高品質なメモリ検査環境も提供できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態に係るメモリマクロ（ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、フラッシュメモリなど）混載型半導体集積回路を、図面を参照しながら説明する。
【００２６】
図１は、本発明の実施の形態におけるメモリマクロ混載型半導体集積回路の構成図である。１はメモリマクロ混載型半導体集積回路であり、２はメモリマクロであり、３はロジック回路であり、４はメモリマクロ混載型半導体集積回路１の最外周４辺にある通常パッドであり、５はメモリマクロ２上に配置された、メモリマクロ検査専用パッドである。
【００２７】
図１に示すとおり、メモリマクロ検査専用パッド５をメモリマクロ２上に配置することにより、メモリマクロ検査で使用する検査専用のパッドを通常パッド４中に割り当てる必要がなくなることから、パッド数を減らすことが可能となり、チップ面積を削減することができる。
【００２８】
図２は、本発明の実施の形態における、図１中のメモリマクロ２の構成を詳細に示したものである。１１はメモリセルが複数配置されたサブメモリセルアレイ（図２の破線で囲まれた部分）であり、１２はサブメモリセルアレイが複数集まったメモリセルアレイであり、１３はメモリマクロ２を制御する信号を発生する制御回路であり、１４はロウアドレスの切り換えを行うロウデコーダであり、１５は制御回路１３上に配置された信号線用パッドであり、１６はメモリセルアレイ１２上に配置された電源・グランド用パッドであり、１７はロウデコーダ１４上に配置された、メモリ容量が増減するとそれに合わせてパッド数も増減する信号用パッドである。
【００２９】
また、図２を参照して、ＤＱ０〜３はデータ入出力端子であり、ＲＡＳはＲＡＳ信号端子であり、ＲＥはリードイネーブル信号端子であり、ＷＥはライトイネーブル信号端子であり、ＯＥはアウトプットイネーブル信号端子であり、ＲＳＴはリセット端子であり、ＣＬＫはクロック信号端子であり、ＭＯＤＥ０〜１はテストモード切替信号端子であり、Ａ０〜３はアドレス入力端子であり、ＶＤＤは電源端子であり、ＶＳＳはグランド端子であり、ＮＣはどこにも接続されていないノンコネクトピンである。以上のような図２に示した端子構成は、あくまで簡単に説明するためのものであり、本発明の端子構成をこれに限定するものではないのは勿論である。
【００３０】
図２のメモリマクロ２は、図１のような、ロジック回路と混載した半導体集積回路１に搭載することが可能である。その際、製品のシステムに合ったメモリ容量で搭載する必要があるが、それにはサブメモリセルアレイ１１の数を増減することにより対応する。例えばサブメモリセルアレイ１１のメモリ容量が０．５Ｍビットだった場合、製品が２Ｍビット必要であれば、ロウデコーダ１４を挟んで上段に２ブロック、下段に２ブロックを配置する。当然、メモリセルが増加すれば、その増加分のメモリセルを制御するロウデコーダ１４も合わせて追加する必要がある。こうすることで、製品が必要とする容量を満足することができる。このように、容量が変化してサブメモリセルアレイ１１等は増減させるが、制御回路１３は、そのメモリマクロ２が搭載可能な最大容量に対応できるように最初から設計しておけば、どの製品に対しても同じ回路が使用可能なため、製品によって回路を変更する必要はない。
【００３１】
このような構成のメモリマクロの制御回路１３上に図２の説明で記述したような、メモリマクロ２の制御に必要な信号線用パッド１５を配置する。制御回路１３は、メモリ容量によって回路面積に変化がないため、パッド配置位置を固定できる。またロウデコーダ１４上には、容量により増減する信号用パッド１７を配置する。ロウデコーダ１４は、上述したように、メモリ容量増加によって回路が増加する。したがって、メモリ容量が増加することで必要パッド数が増加しても、ロウデコーダ１４の領域も増加するため、パッド配置場所を確保できる。また、サブメモリセルアレイ１１上には、電源・グランド用パッド１６を配置する。メモリセル上に短い周期で変化する信号用パッドを配置することにより発生するノイズの影響をメモリセルに与えないためであるのと同時に、メモリセルの微小信号を読み出し、増幅する回路として、一般的に知られているセンスアンプ回路は電流消費が大きいため、センスアンプ回路の近傍から電圧印加することで、安定したセンス動作を可能とするためでもある。
【００３２】
メモリセルアレイ１２の全面にパッドを配置することも可能だが、メモリセルアレイ１２を構成する複数のサブメモリセルアレイ１１のうちの一部だけに電源・グランド用パッド１６を配置することも可能である。メモリ容量のみ異なる、すなわちサブメモリセルアレイ１２の配置数のみ異なり、制御回路１３やロウデコーダ１４の構成は同じメモリマクロ２において、電源・グランド用パッド１６をサブメモリセルアレイ１１のどの部分に配置するかを固定することにより、複数のメモリマクロ混載型半導体集積回路１に搭載されているどのメモリマクロ２もパッドの位置が一致することから、同じ１個測定用プローブカードでのプローブ検査が可能となる。
【００３３】
図３は、本発明の実施の形態における、メモリマクロ混載型半導体集積回路に配置されたパッドの間隔に関して説明したものである。３０はメモリマクロ混載型半導体集積回路であり、３１はメモリマクロであり、３２はロジック回路であり、３３はメモリマクロ上に配置されたメモリマクロ検査専用パッドであり、３４はロジック回路上に配置されたパッドであり、３５はメモリマクロ混載型半導体集積回路の最外周４辺に配置された通常パッドである。図３中のＡ（μｍ）はロジック回路３２上の隣り合ったパッド間の距離を示しており、Ｂ（μｍ）はメモリマクロ３１上の隣り合ったメモリマクロ検査専用パッド間の距離を示しており、Ｃ（μｍ）はメモリマクロ混載型半導体集積回路３０の最外周４辺の隣り合ったパッド間の距離を示している。
【００３４】
メモリマクロ３１上に配置されたパッドはメモリマクロ検査専用パッド３３であり、ダイシング後の組立工程においてワイヤボンディングなど外部との接続のために行う処理を必要としない。そのため、ロジック回路３２上に配置されたパッド３４やメモリマクロ混載型半導体集積回路３０の最外周４辺に配置されたパッド３５のように組立時外部との接続が必要なパッドの間隔と、組立に関係のないメモリマクロ検査専用パッド３３の間隔とが同一でなくてもなんら問題はない。つまり、上述した３つのパッド間隔がＡ≠Ｂ≠Ｃとなっても同様になんら問題はない。
【００３５】
また、ロジック回路３２上に配置されたパッド３４やメモリマクロ混載型半導体集積回路３０の最外周４辺に配置されたパッド３５のように組立時外部との接続が必要なパッドの形状と、組立に関係のないメモリマクロ検査専用パッド３３の形状とが異なっていてもなんら問題はない。
【００３６】
図４は、本発明の実施の形態における、メモリマクロ混載型半導体集積回路に配置されたパッドの間隔に関して、特に図３のチップ周辺部パッド３５のようなチップ最外周４辺に配置されたパッドがないものに関して説明したものである。４０はメモリマクロ混載型半導体集積回路であり、４１はメモリマクロであり、４２はロジック回路であり、４３はメモリマクロ４１上に配置されたメモリマクロ検査専用パッドであり、４４はロジック回路４２上に配置されたパッドである。図４中のＡ（μｍ）はロジック回路４２上の隣り合ったパッド間の距離を示しており、Ｂ（μｍ）はメモリマクロ４１上の隣り合ったメモリマクロ検査専用パッド間の距離を示している。
【００３７】
メモリマクロ４１上に配置されたパッドはメモリマクロ検査専用パッド４３であり、ダイシング後の組立工程においてワイヤボンディングなど外部との接続のために行う処理を必要としない。そのため、ロジック回路４２上に配置されたパッド４４のように組立時外部との接続が必要なパッドの間隔と、組立に関係のないメモリマクロ検査専用パッド４３の間隔とが同一でなくてもなんら問題はない。
【００３８】
また、ロジック回路４２上に配置されたパッド４４のように組立時外部との接続が必要なパッドの形状と、組立に関係のないメモリマクロ検査専用パッド４３の形状とが同一でなくてもなんら問題はない。
【００３９】
図５は、本発明の実施の形態における、メモリマクロ混載型半導体集積回路において、複数のメモリマクロが混載された場合の構成図である。５１はメモリマクロ混載型半導体集積回路であり、５２は１つ目のメモリマクロであり、５３はロジック回路であり、５４はチップ最外周４辺に配置された通常パッドであり、５５はメモリマクロ上に配置されたメモリマクロ検査専用パッドであり、５６はメモリマクロ５２のロウデコーダであり、５７はメモリマクロ５２のメモリセルアレイであり、５８はメモリマクロ５２のサブメモリセルアレイであり、５９は２つ目のメモリマクロであり、６０はメモリマクロ５９のロウデコーダであり、６１はメモリマクロ５９のメモリセルアレイであり、６２はメモリマクロ５９のサブメモリセルアレイである。
【００４０】
図５のように、メモリマクロ５２とメモリマクロ５９とのメモリ容量が異なっていても、図２の説明で記述したようにメモリマクロ上のパッド配置位置を共通化しておけば、様々なメモリマクロ混載型半導体集積回路のメモリマクロプローブ検査において、１個測定用プローブカードが共用でき、また、図５のように、複数のメモリマクロ５２，５９が１つのメモリマクロ混載型半導体集積回路５１に搭載されていたとしても、同様の理由から、それぞれのメモリマクロを個別に検査することで１個測定用プローブカードの共用が可能となる。
【００４１】
なお、図５に示した複数メモリマクロ混載型半導体集積回路５１は、あくまで簡単に説明するためのものであり、本発明の搭載メモリマクロ数を２マクロに限定するものでないのは勿論である。
【００４２】
以上のように、メモリマクロ上にメモリマクロ検査専用パッドを配置することで、パッド数が削減でき、チップ面積を縮小できることから、安価なメモリマクロ混載型半導体集積回路を提供できる。また、メモリ容量が異なっても、同じメモリマクロでパッドの配置位置を共通化することで、１個測定用プローブカードの共用も可能となるため、高価な同測用プローブカード作成時不具合リスクも低減でき、結果的に低価格な検査を提供できる。
【産業上の利用可能性】
【００４３】
本発明の半導体集積回路は、混載しているメモリマクロ上にメモリマクロ検査専用パッドを有しており、メモリマクロ検査用パッドを配置する領域が不要となり、結果半導体集積回路のチップ面積を削減することができることから、安価な半導体集積回路の提供に有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明のメモリマクロ混載型半導体集積回路の平面図である。
【図２】図１中のメモリマクロの詳細構成を示す部分拡大図である。
【図３】本発明のメモリマクロ混載型半導体集積回路のパッド間隔説明図である。
【図４】本発明のメモリマクロ混載型半導体集積回路の他のパッド間隔説明図である。
【図５】本発明の複数メモリマクロ混載型半導体集積回路の平面図である。
【図６】従来のメモリマクロ混載型半導体集積回路の平面図である。
【符号の説明】
【００４５】
２，３１，４１，５２，５９  メモリマクロ
３，３２，４２，５３  ロジック回路
１３  制御回路
１４  ロウデコーダ
１５  信号線用パッド
１６  電源・グランド用パッド
１７  メモリ容量により増減する信号用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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