(57)【要約】【課題】アクティブバラン回路をＭＭＩＣ化が容易な小型の構成にする。【解決手段】平衡入力の一方を増幅し１８０度位相が回転した信号を取り出すＮ形電界効果トランジスタを有する第１の増幅回路と、平衡入力の他方を増幅し同位相の信号を取り出すＰ形電界効果トランジスタを有する第２の増幅回路と、第１および第２の増幅回路の出力信号を合成して不平衡出力として取り出す合成回路を備えたものである。【選択図】図１
2009284245.tif 000002
【特許請求の範囲】
【請求項１】
平衡入力の一方を増幅し１８０度位相が回転した信号を取り出すＮ形電界効果トランジスタを有する第１の増幅回路と、
平衡入力の他方を増幅し同位相の信号を取り出すＰ形電界効果トランジスタを有する第２の増幅回路と、
前記第１および第２の増幅回路の出力信号を合成して不平衡出力として取り出す合成回路を備えたことを特徴とするアクティブバラン回路。
【請求項２】
第１の増幅回路は、入力段にＰ形電界効果トランジスタを有するＮ型ダーリントン回路とし、
第２の増幅回路は、入力段にＮ形電界効果トランジスタを有するＰ型ダーリントン回路としたことを特徴とする請求項１記載のアクティブバラン回路。
【請求項３】
第１および第２の増幅回路を構成している、Ｎ形電界効果トランジスタをＮ形バイポーラトランジスタに、また、Ｐ形電界効果トランジスタをＰ形バイポーラトランジスタにそれぞれ置き換えたことを特徴とする請求項１または請求項２記載のアクティブバラン回路。
【請求項４】
平衡入力に対して一対の差動信号を取り出す差動増幅回路を備え、
前記差動信号を第１および第２の増幅回路の平衡入力としたことを特徴とする請求項１から請求項３のうちのいずれか１項記載のアクティブバラン回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、地上マイクロ波通信、移動体通信等に使用されるアクティブ素子を用いたバラン回路に関するものである。
【背景技術】
【０００２】
無線通信等に用いられるＭＭＩＣ（Monolithic Microwave Integrated Circuits：モノリシックマイクロ波集積回路）送信機もしくはＭＭＩＣ送受信機においては、差動信号を単相信号に変換した後、高周波信号として取り出すことがある。その際には、ＭＭＩＣに内蔵可能なように小形な構成であり、かつ損失の少ない変換回路が必要となる。
この種の回路例として、図３に示すような差動−単相変換回路を備えた差動増幅回路がある（例えば非特許文献１参照）。図３において、差動入力信号端子１０１，１０２に高周波差動入力信号が入力されると、ＮＰＮバイポーラトランジスタ１０３，１０４にて増幅される。増幅された信号は単相出力端子１１０から出力される。ＰＮＰバイポーラトランジスタ１０７，１０８，１０９はカレントミラー回路を構成しており、トランジスタ１０８のコレクタ電流は、トランジスタ１０７のコレクタ電流に等しい。ＮＰＮバイポーラトランジスタ１０３のコレクタ電流をＩｃ１、ＮＰＮバイポーラトランジスタ１０４のコレクタ電流をＩｃ２とすると、単相出力端子１１０には両ＮＰＮバイポーラトランジスタ１０３，１０４のコレクタ電流の差が流れ、単相出力端子１１０で差動出力端子と同一の出力が得られる。なお、同相成分はＩｃ１とＩｃ２に共通に含まれるため単相出力端子１１０には同相入力成分の電流は流れない。
【０００３】
図３に示したように、差動増幅回路の出力側にカレントミラー回路を接続することで、ＭＭＩＣ化が容易である小形な回路で単一出力化を図ることができる。また、単相出力端子から同相入力成分の電流は出力されない構成であり、同相除去比が非常に大きい差動増幅器を実現することができる。
【０００４】
【非特許文献１】藤井信生、「アナログ電子回路」１２８頁，１２９頁（第６章  集積基本電子回路  ６．３．４  単一出力作動増幅回路  図６．１２）、平成５年１２月２０日初版２２刷平成５年１２月２０日、株式会社昭晃堂
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の従来の回路では、差動増幅回路の出力側にＰＮＰバイポーラトランジスタが接続されている。ＰＮＰバイポーラトランジスタは通常ＮＰＮバイポーラトランジスタと比べ電流容量が小さいため、送信増幅器のように大電流が流れる回路には適さないという問題がある。また、接地面と電源端子間には３段のトランジスタが積まれているために低電源電圧動作は困難であるという問題点がある。
【０００６】
この発明は、上記問題点を解決するためになされたもので、ＭＭＩＣ化が容易な小型の構成にできるアクティブバラン回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係るアクティブバラン回路は、平衡入力の一方を増幅し１８０度位相が回転した信号を取り出すＮ形電界効果トランジスタを有する第１の増幅回路と、平衡入力の他方を増幅し同位相の信号を取り出すＰ形電界効果トランジスタを有する第２の増幅回路と、第１および第２の増幅回路の出力信号を合成して不平衡出力として取り出す合成回路を備えたものである。
【発明の効果】
【０００８】
この発明によれば、平衡入力に対してＮ形電界効果トランジスタとＰ形電界効果トランジスタを配置し、増幅して得られる両出力信号を合成して不平衡出力として取り出すようにしているので、ＭＭＩＣ化が容易な小型の構成にできる。また、Ｎ形電界効果トランジスタとＰ形電界効果トランジスタは増幅素子として動作するため、差動−単相変換時にも損失が発生せず高利得動作を可能にする。さらに、上記従来のものに比べ低電源電圧動作を可能にする。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、この発明の実施の形態１によるアクティブバラン回路の構成を示す回路図である。
図１において、エミッタ接地された一対のＮＰＮバイポーラトランジスタ３，４とバイアス印加用インダクタ５，６で差動増幅回路を構成している。この差動増幅回路は、各ＮＰＮバイポーラトランジスタ３，４のベースを差動入力信号入力端子１，２とし、各コレクタを差動出力信号出力端子としている。ＮＰＮバイポーラトランジスタ３のコレクタは直流阻止容量７を介して増幅回路（第１の増幅回路）１００のＮ形電界効果トランジスタ９のゲート端子に接続され、他方のＮＰＮバイポーラトランジスタ４のコレクタは直流阻止容量８を介してもう一つの増幅回路（第２の増幅回路）２００のＰ形電界効果トランジスタ１１のゲート端子に接続されている。
【００１０】
増幅回路１００において、Ｎ形電界効果トランジスタ９のソース端子は接地され、ドレイン端子と直流電源間にはバイアス印加用インダクタ１０が接続され、またドレイン端子は直流阻止容量１３を介して単相出力信号端子１５に接続されている。一方、増幅回路２００において、Ｐ形電界効果トランジスタ１１のドレイン端子は直流電源に接続され、ソース端子とグランド間には負荷用インダクタ１２が接続されている。また、Ｐ形電界効果トランジスタ１１のソース端子は直流阻止容量１４を介して単相出力信号端子１５に接続されている。この場合、直流阻止容量１３，１４から単相出力信号端子１５までの接続は、増幅回路１００，２００の出力信号の合成回路を構成する。
【００１１】
次に、動作について説明する。
差動入力信号端子１，２に平衡入力された信号はＮＰＮバイポーラトランジスタ３，４によりそれぞれ増幅され、各コレクタから差動信号が取り出される。この場合、入力に含まれているノイズ等の同相成分は取り除かれる。出力された差動信号の一方は、直流阻止容量７を介して増幅回路１００のＮ形電界効果トランジスタ９のゲート端子に与えられ、差動信号の他方は、直流阻止容量８を介して増幅回路２００のＰ形電界効果トランジスタ１１のゲート端子に与えられる。Ｎ形電界効果トランジスタ９のゲート端子に入力された差動信号は増幅された後、そのドレイン端子から出力される。このとき、ドレイン端子から出力される信号は、入力に対して１８０度位相が回転した信号となる。一方、Ｐ形電界効果トランジスタ１１のゲート端子に入力された差動信号は増幅された後、そのソース端子から出力される。この場合、ソース端子からの出力される信号は、入力と同位相の信号となる。
【００１２】
次に、Ｎ形電界効果トランジスタ９とＰ形電界効果トランジスタ１１から出力された信号は、それぞれの直流阻止容量１３，１４を介した後、合成されて単相出力信号端子１５から不平衡出力として取り出される。したがって、図１の増幅回路１００，２００と合成回路からなる構成は、差動−単相変換回路として動作することになる。
上記構成において、Ｎ形電界効果トランジスタとＰ形電界効果トランジスタのトランジスタサイズ、直流阻止容量値および負荷インダクタンス値を調整することによって、信号合成時の互いの位相成分と振幅成分を等しくすることができる。
また、直流阻止容量１３，１４は、図１に記載された位置に限らず、信号合成後の位置に設けてもよい。また、バイアス印加用インダクタ５，６，１０、負荷用インダクタ１２は抵抗に置き換えてもよい。さらに、電源端子、接地端子は共通化されていてもよいし、分離されていてもよい。
【００１３】
以上のように、この実施の形態１によれば、Ｎ形電界効果トランジスタにより差動増幅回路の差動信号の一方を増幅し１８０度位相が回転した信号を取り出すと共に、Ｐ形電界効果トランジスタにより差動信号の他方を増幅し同位相の信号を取り出し、両出力信号を合成して不平衡出力として取り出すようにしている。したがって、ＭＭＩＣ化が容易な小型の構成にできる。また、Ｎ形電界効果トランジスタとＰ形電界効果トランジスタは増幅素子として動作するため、差動−単相変換時にも損失が発生せず高利得動作を可能にする。さらに、従来のものに比べ低電源電圧動作を可能にする。
なお、上記実施の形態１では、差動増幅回路の出力である差動信号をＮ形電界効果トランジスタとＰ形電界効果トランジスタに入力する回路配置としてきたが、差動増幅回路を用いず平衡入力に対して直接動作させる回路配置にしてもよく、同様な効果が得られる。
また、電界効果トランジスタはバイポーラトランジスタに置き換えてもよい。その場合、ゲート端子はベース端子、ドレイン端子はコレクタ端子、ソース端子はエミッタ端子にそれぞれ置き換えることになる。
【００１４】
実施の形態２．
図２は、この発明の実施の形態２によるアクティブバラン回路の構成を示す回路図である。図において、図１に相当する部分には同一符号を付して示す。この実施の形態２では、実施の形態１における増幅回路１００の代わりに増幅回路（第１の増幅回路）１０１を設け、また増幅回路２００の代わりに増幅回路（第２の増幅回路）２０１を設けた構成としている。
図２において、増幅回路１０１は、入力段のＰ形電界効果トランジスタ２３、出力段のＮ形電界効果トランジスタ２２、抵抗２６，２７、負荷用インダクタ１２でＮ型ダーリントン回路を構成している。一方、増幅回路２０１は、入力段のＮ形電界効果トランジスタ２５、出力段のＰ形電界効果トランジスタ２４、抵抗２８，２９でＰ型ダーリントン回路を構成している。
【００１５】
次に、動作について説明する。
実施の形態１と同様に、差動増幅回路の出力の差動信号の一方は直流阻止容量７を介して増幅回路１０１に、また差動信号の他方は直流阻止容量８を介して増幅回路２０１に与えられる。増幅回路１０１では、入力された差動信号がＮ形ダーリントン回路のＰ形電界効果トランジスタ２３とＮ形電界効果トランジスタ２２により増幅された後、Ｎ形電界効果トランジスタ２２のドレイン端子から出力する。この出力信号は、回路の入力に対して１８０度位相が回転した信号となる。一方、増幅回路２０１では、入力された差動信号がＰ形ダーリントン回路のＮ形電界効果トランジスタ２５とＰ形電界効果トランジスタ２４により増幅された後、Ｐ形電界効果トランジスタのドレイン端子から出力される。この出力信号は、回路の入力と同位相の信号となる。両増幅回路１０１，２０１の出力信号は、それぞれの直流阻止容量１３，１４を介した後、合成されて単相出力信号端子１５から不平衡出力として取り出される。したがって、図２の増幅回路１０１，２０１と合成回路からなる構成は、差動−単相変換回路として動作することになる。
【００１６】
上記構成において、Ｎ形ダーリントン回路とＰ形ダーリントン回路は同じ電流増幅率を有しているため、信号合成時の互いの振幅成分の調整は不要となる。位相成分は、直流阻止容量値および負荷インダクタンス値により調整可能である。
また、直流阻止容量１３，１４は、図２に記載された位置に限らず、信号合成後の位置に設けてもよい。また、バイアス印加用インダクタ５，６，１０、負荷用インダクタ１２は抵抗に置き換えられてもよい。さらに、電源端子、接地端子は共通化されていてもよいし、分離されていてもよい。
【００１７】
以上のように、この実施の形態２によれば、Ｎ形ダーリントン回路により差動増幅回路の一方の差動信号を増幅し１８０度位相が回転した信号を取り出し、Ｐ形ダーリントン回路により他方の差動信号を増幅し同位相の信号を取り出し、両出力信号を合成して不平衡出力として取り出すようにしている。したがって、ＭＭＩＣ化が容易な小型の構成にできる。また、低電源電圧動作を可能にする。さらに、Ｎ形ダーリントン回路とＰ形ダーリントン回路は増幅素子として動作するため、差動−単相変換時にも損失が発生せず高利得動作を可能にする。
なお、上記実施の形態２では、差動増幅回路の出力である差動信号をＮ形ダーリントン回路とＰ形ダーリントン回路に入力する回路配置としてきたが、差動増幅回路を用いず平衡入力に対して直接動作させる回路配置にしてもよく、同様な効果が得られる。
また、電界効果トランジスタはバイポーラトランジスタに置き換えてもよい。その場合、ゲート端子はベース端子、ドレイン端子はコレクタ端子、ソース端子はエミッタ端子にそれぞれ置き換えることになる。
【図面の簡単な説明】
【００１８】
【図１】この発明の実施の形態１によるアクティブバラン回路の構成を示す回路図である。
【図２】この発明の実施の形態２によるアクティブバラン回路の構成を示す回路図である。
【図３】従来のアクティブバラン回路の構成を示す回路図である。
【符号の説明】
【００１９】
１，２  差動入力信号入力端子、３，４  ＮＰＮバイポーラトランジスタ、５，６，１０  バイアス印加用インダクタ、１２  負荷用インダクタ、７，８，１３，１４  直流阻止容量、９，２２，２５  Ｎ形電界効果トランジスタ、１１，２３，２４  Ｐ形電界効果トランジスタ、１５  単相出力信号端子、２６，２７，２８，２９  抵抗、１００，１０１，２００，２０１  増幅回路。
【図１】
2009284245.tif 000003
【図２】
2009284245.tif 000004
【図３】
2009284245.tif 000005