(57)【要約】【課題】バルク基板上に形成されたＦｉｎトランジスタにおいて、チャネル部の不純物濃度を上昇させることなく、駆動能力を向上させる。【解決手段】Ｆｉｎ形状の活性領域１６の側面に側壁２８を形成した後、素子分離溝２９に囲まれ、活性領域１６よりチャネル長方向およびチャネル幅方向の幅が広い基板領域４０を形成する。次に、側壁２８を除去し、素子分離溝２９間、および活性領域１６間を絶縁膜１４で埋め、基板領域４０上面が露出するまでエッチングする。次に、この基板領域４０の上部に不純物注入を行い、パンチスルーストッパー拡散層３０を形成することで、Ｆｉｎトランジスタを作製する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上部に形成されたＦｉｎ形状の活性領域と、
前記活性領域の一部の側面上および上面上にゲート絶縁膜を挟んで形成され、平面的に見て前記半導体基板上をチャネル幅方向に延びるゲート電極と、
前記半導体基板のうち前記活性領域の直下に位置する領域に形成され、チャネル幅方向およびチャネル長方向の幅が前記活性領域よりも広い基板領域と、
前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成された第２導電型の第１の不純物拡散領域と、
前記基板領域の上部であって、前記第１の不純物拡散領域を含む前記活性領域に接する領域に形成され、且つ前記第１の不純物拡散領域の直下に局在する第１導電型の第２の不純物拡散領域とを備えている半導体装置。
【請求項２】
前記基板領域は絶縁膜に囲まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の不純物拡散領域はＡｓを含んでいることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２の不純物拡散領域はＩｎを含んでいることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板上に形成された第１のマスクを用いて前記半導体基板の上部をエッチングし、Ｆｉｎ形状の活性領域を形成する工程（ａ）と、
前記活性領域の側面上に側壁を形成する工程（ｂ）と、
前記第１のマスクおよび前記側壁をマスクとして前記半導体基板をエッチングして溝を形成し、前記半導体基板のうち前記活性領域の直下に位置する領域に、チャネル幅方向およびチャネル長方向の幅が前記活性領域よりも広い基板領域を形成する工程（ｃ）と、
前記第１のマスクの一部および前記側壁を除去した後、前記工程（ｃ）で前記半導体基板に形成された溝を埋める絶縁膜を形成する工程（ｄ）と、
前記工程（ｄ）の後、前記第１のマスクの一部をマスクとして第１導電型の不純物をイオン注入し、前記基板領域の上部であって前記活性領域に接する領域に第２の不純物拡散領域を形成する工程（ｅ）とを備えている半導体装置の製造方法。
【請求項６】
前記工程（ｄ）では、絶縁体を堆積してから前記基板領域が露出するまで前記絶縁体をエッチバックすることにより、前記絶縁膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｅ）の後、前記絶縁膜の上から前記拡散領域の側面上及び上面上に亘って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記拡散領域の側面及び上面に沿い、平面的に見てチャネル幅方向に延びるゲート電極とを形成する工程（ｆ）と、
前記ゲート電極をマスクとして第２導電型の不純物をイオン注入し、前記活性領域のうち前記ゲート電極の両側方に位置する領域に第１の不純物拡散領域を形成する工程（ｇ）とをさらに備えていることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）で用いられる前記第１のマスクは、少なくともシリコン窒化膜と、多結晶シリコンまたは非晶質シリコン膜との積層膜であることを特徴とする請求項５〜７のうちいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記工程（ｂ）で形成される前記側壁は、シリコン窒化物、多結晶シリコン、または非晶質シリコンで構成されていることを特徴とする請求項５〜８のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、Ｆｉｎトランジスタ、及びその製造方法に関する。
【背景技術】
【０００２】
Ｆｉｎトランジスタでは、薄いＦｉｎ形状の活性領域の上面部と側面部をＭＯＳトランジスタのチャネルとして用いるため、大きな駆動電流を得ることができる。また、３方向からゲート電圧が印加されるため、ゲート制御性が向上する。そのため、デバイスの微細化において最大の課題である短チャネル効果が抑制でき、次世代のデバイスとして期待されている。
【０００３】
通常、ＦｉｎトランジスタはＳＯＩ（Silicon on Insulator）基板上に形成されるが、トランジスタと基板との間に熱伝導率の低い酸化膜を挟むため、トランジスタにおいて発生した熱を逃がすことが困難である。そのため近年、Ｆｉｎトランジスタをバルク基板上に設置したバルクＦｉｎトランジスタが提案されている。
【０００４】
図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）は、バルク基板上に形成された一般的なＰチャネル型のＦｉｎトランジスタの製造方法を示す工程断面図であり、図７は、従来のＦｉｎトランジスタのレイアウトを示す図である。図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）において左側に示す図は図７のａ−ａ’線での断面図であり、右側に示す図は図７のｂ−ｂ’線での断面図である。従来のＦｉｎトランジスタの製造方法は以下の通りである。
【０００５】
まず、図５（ａ）に示すように、Ｎ型のシリコン基板１１０上に、厚さ１０ｎｍのシリコン酸化膜１１１、および厚さ５０ｎｍのシリコン窒化膜１１２を順次堆積する。次に、フォトレジストをマスクとしてシリコン窒化膜１１２、およびシリコン酸化膜１１１をパターニングし、さらにシリコン基板１１０を２００ｎｍエッチングし、溝１１３と、Ｆｉｎ形状のトランジスタ活性領域１１６を形成する。
【０００６】
次に、図５（ｂ）に示すように、溝１１３をシリコン酸化膜１１４で埋めた後、シリコン窒化膜１１２をストッパーとしてＣＭＰ（Chemical Mechanical Polishing）を行って素子上面の平坦化を行う。
【０００７】
次いで、図５（ｃ）に示すように、リン（Ｐ）イオンを注入エネルギー８０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２の条件で注入し、シリコン基板１１０のうちシリコン窒化膜１１２およびシリコン酸化膜１１１の下方に位置する領域にＮ型のパンチスルーストッパー拡散層１１５を形成する。
【０００８】
次に、図５（ｄ）に示すように、シリコン窒化膜１１２をマスクとしてシリコン酸化膜１１４をシリコン基板１１０の上面から１００ｎｍの深さまでエッチバックし、トランジスタ活性領域１１６を露出させる。
【０００９】
次に、図６（ａ）に示すように、厚さ２ｎｍの絶縁膜、および厚さ１００ｎｍのポリシリコン膜を堆積した後、パターニングを行い、トランジスタ活性領域１１６の上面および側面上、シリコン酸化膜１１４上にゲート絶縁膜１１７およびゲート電極１１８を形成する。
【００１０】
次に、図６（ｂ）に示すように、ボロン（Ｂ）イオンを注入し、トランジスタ活性領域１１６のうちゲート電極１１８の両側方に位置する領域にＬＤＤ拡散層１１９を形成する。
【００１１】
次いで、図６（ｃ）に示すように、基板（作製中のＦｉｎトランジスタ）上にシリコン窒化膜を堆積してからエッチバックすることによって、ＬＤＤ拡散層１１９の側面上、ゲート電極１１８の凸部の側面上に側壁１２０を形成する。続いて、ゲート電極１１８および側壁１２０をマスクとしてＢイオンを注入し、ＬＤＤ拡散層１１９のうちゲート電極１１８および側壁１２０の側方に位置する領域にソース・ドレイン拡散領域１２１を形成する。
【００１２】
次に、図６（ｄ）に示すように、基板上に層間絶縁膜１２２を堆積した後、所望の位置にコンタクト１２３、および金属配線１２４を形成する。
【００１３】
以上の方法で製造されたＰチャネル型のＦｉｎトランジスタでは、トランジスタの基板部が、シリコン基板と接続されているため、トランジスタで発生した熱を基板を介して容易に逃がすことができる。このため、移動度の低下やリーク電流の増大など、発熱によるデバイス特性の劣化を抑制することができる。
【特許文献１】特開２００２−１１０９６号公報
【特許文献２】ＵＳ２００７／００４８９４７公報
【非特許文献１】ＶＬＳＩシンポジウム（２００６年）  セッション９．２
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の半導体装置においてパンチスルーストッパー拡散層１１５は、トランジスタ活性領域１１６の上面から１００ｎｍ(Ｆｉｎ高さ)の深さのソース・ドレイン拡散領域１２１下に形成する必要があるため、熱拡散の大きいＰを８０ｋｅＶという高いエネルギーで注入する必要がある。このため、パンチスルーストッパー拡散層１１５は大きく広がり、Ｆｉｎトランジスタのチャネルの不純物濃度を上昇させる。このため、移動度が低下し、また、しきい値電圧が上昇することにより、トランジスタの駆動能力が低下するという不具合が生じる。
【００１５】
本発明は、前記従来の問題を解決し、チャネル部の不純物濃度を上昇させることなく、駆動能力の高いＦｉｎ型トランジスタを実現することを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の上部に形成されたＦｉｎ形状の活性領域と、前記活性領域の一部の側面上および上面上にゲート絶縁膜を挟んで形成され、平面的に見て前記半導体基板上をチャネル幅方向に延びるゲート電極と、前記半導体基板のうち前記活性領域の直下に位置する領域に形成され、チャネル幅方向およびチャネル長方向の幅が前記活性領域よりも広い基板領域と、前記活性領域のうち前記ゲート電極の両側方に位置する領域に形成された第２導電型の第１の不純物拡散領域と、前記基板領域の上部であって前記第１の不純物拡散領域を含む前記活性領域に接する領域に形成され、、且つ前記第１の不純物拡散領域の直下に局在する第１導電型の第２の不純物拡散領域とを備えている。
【００１７】
この構成によれば、Ｆｉｎ状の活性領域の下にチャネル幅方向およびチャネル長方向の幅が活性領域よりも広い基板領域が形成されているので、装置の製造時に第１の不純物拡散領域（ソース・ドレイン領域）下に形成された第２の不純物拡散領域（パンチスルーストッパ拡散層）の拡がりが抑えられている。そのため、チャネル部の不純物濃度を低く抑えることができ、半導体装置が例えばバルク基板上に形成されたＦｉｎトランジスタである場合に、駆動力の劣化を抑制することができる。
【００１８】
本発明の半導体装置の製造方法は、半導体基板上に形成された第１のマスクを用いて前記半導体基板の上部をエッチングし、Ｆｉｎ形状の活性領域を形成する工程（ａ）と、前記活性領域の側面上に側壁を形成する工程（ｂ）と、前記第１のマスクおよび前記側壁をマスクとして前記半導体基板をエッチングして溝を形成し、前記半導体基板のうち前記活性領域の直下に位置する領域に、チャネル幅方向およびチャネル長方向の幅が前記活性領域よりも広い基板領域を形成する工程（ｃ）と、前記第１のマスクの一部および前記側壁を除去した後、前記工程（ｃ）で前記半導体基板に形成された溝を埋める絶縁膜を形成する工程（ｄ）と、前記工程（ｄ）の後、前記第１のマスクの一部をマスクとして第１導電型の不純物をイオン注入し、前記基板領域の上部であって前記活性領域に接する領域に第２の不純物拡散領域を形成する工程（ｅ）とを備えている。
【００１９】
この方法によれば、例えば、半導体基板の一部である基板領域を露出させた状態で第１導電型の不純物を低エネルギーでイオン注入することができるので、パンチスルーストッパー拡散層として機能する第２の不純物拡散領域の形成範囲を従来の方法で形成する場合よりも狭くすることができる。このため、本発明の方法を用いれば、半導体装置のチャネル部に第１導電型の不純物が拡散しにくくなっており、しきい値の上昇や移動度の低下を抑えることができる。
【発明の効果】
【００２０】
本発明に係る半導体装置及びその製造方法によれば、第２の不純物拡散領域を第１の不純物拡散領域（ソース・ドレイン）直下近傍に局在化させることができ、チャネル部の不純物濃度を低く抑えることができる。そのため、バルク基板上に形成されたＦｉｎトランジスタの駆動力劣化を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
（実施形態）
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）は、バルク基板上に形成された本発明の実施形態に係るＰチャネル型のＦｉｎトランジスタの製造方法を示す断面図であり、図３は、本実施形態のＦｉｎトランジスタのレイアウトを示す図である。図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）において左側に示す図は図３のａ−ａ’線（チャネル幅方向）での断面図であり、右側に示す図は図３のｂ−ｂ’線（チャネル長方向）での断面図である。図２（ｄ）および図３に示すように、本実施形態のＦｉｎトランジスタでは、Ｎ型シリコン基板の上部に幅の薄いＦｉｎ形状のトランジスタ活性領域１６が形成され、ゲート電極１８はチャネル幅方向に延びている。ゲート電極１８はゲート絶縁膜を挟んでトランジスタ活性領域１６の側面および上面上に形成されている。また、トランジスタ活性領域１６に接続されるコンタクト２３が複数設けられている。以下、本実施形態のＦｉｎトランジスタの製造方法を説明する。
【００２２】
まず、図１（ａ）に示すように、Ｎ型シリコン基板１０上に、厚さ１０ｎｍのシリコン酸化膜１１、厚さ５０ｎｍの非晶質シリコン膜２６、および５０ｎｍのシリコン窒化膜１２を順次堆積する。次に、フォトレジストをマスクとしてシリコン窒化膜１２、非晶質シリコン膜２６、およびシリコン酸化膜１１をパターニングし、さらにＮ型シリコン基板１０を１００ｎｍ程度エッチングし、溝２７、およびＦｉｎ形状のトランジスタ活性領域１６を形成する。トランジスタ活性領域１６の幅（ａ−ａ‘断面の長さ）は、約１０ｎｍに設定する。なお、本工程において、非晶質シリコン膜２６に代えて多結晶シリコン膜を形成してもよい。
【００２３】
次に、図１（ｂ）に示すように、基板上に厚さ５０ｎｍのシリコン窒化膜を堆積してからエッチバックを行うことによって、トランジスタ活性領域１６、シリコン酸化膜１１、非晶質シリコン膜２６、およびシリコン窒化膜１２の側面上にシリコン窒化膜側壁２８を形成する。続いて、シリコン窒化膜１２およびシリコン窒化膜側壁２８をマスクとしてＮ型シリコン基板１０を１００ｎｍ程度エッチングし、素子分離溝２９を形成する。これにより、トランジスタ活性領域１６の下に、チャネル幅方向、チャネル長方向のいずれにおいてもトランジスタ活性領域１６よりも広い幅を有し、シリコンからなり、例えばＦｉｎ形状をした基板領域４０が形成される。
【００２４】
次に、図１（ｃ）に示すように、シリコン窒化膜側壁２８およびシリコン窒化膜１２を、熱燐酸を用いて除去する。次いで、溝２７、および素子分離溝２９をシリコン酸化膜１４などの絶縁膜で埋め、非晶質シリコン膜２６をストッパーとするＣＭＰ法により基板上面の平坦化を行う。
【００２５】
次に、図１（ｄ）に示すように、非晶質シリコン膜２６をマスクとしてシリコン酸化膜１４をＮ型シリコン基板１０の上面から約１００ｎｍの深さまでエッチバックし、Ｎ型シリコン基板１０のうち、シリコン窒化膜側壁２８の形成跡の底部を露出させる。次に、砒素（Ａｓ）イオンを注入エネルギー２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でＮ型シリコン基板１０の主面に対してほぼ垂直に注入する。Ａｓは、注入直後に図１（ｄ）左図の横方向に約６ｎｍ入り込むため、厚さ１０ｎｍのトランジスタ活性領域１６の両側面から注入されたＡｓにより形成されるＮ型のパンチスルーストッパー拡散層３０は、トランジスタ活性領域の底部で接続される。
【００２６】
次に、図２（ａ）に示すように、非晶質シリコン膜２６およびシリコン酸化膜１１を除去してから厚さ２ｎｍの絶縁膜、および厚さ１００ｎｍのポリシリコン膜を堆積した後、パターニングを行い、絶縁膜からなるゲート絶縁膜１７とポリシリコン膜からなるゲート電極１８とをシリコン酸化膜１４の上面上、トランジスタ活性領域１６の側面および上面上に形成する。
【００２７】
次に、図２（ｂ）に示すように、Ｂイオンを注入し、トランジスタ活性領域１６のうちゲート電極１８のチャネル長方向の両側方に位置する領域にＬＤＤ拡散層１９を形成する。
【００２８】
次に、図２（ｃ）に示すように、基板（作製中のＦｉｎトランジスタ）上にシリコン窒化膜を堆積した後にエッチバックすることによって、ＬＤＤ拡散層１９の側面上、ゲート電極１８の凸部の側面上に側壁２０を形成する。続いて、Ｂイオンを注入し、ＬＤＤ拡散層１９のうちゲート電極１８および側壁２０の側方に位置する領域にソース・ドレイン拡散領域２１を形成する。ＬＤＤ拡散層１９のうちゲート電極１８の側面に形成された側壁２０の下に位置する部分は不純物濃度が低いままで残る。
【００２９】
次に、図２（ｄ）に示すように、基板上に層間絶縁膜２２を堆積した後、所望の位置にコンタクト２３、および金属配線２４を形成する。
【００３０】
以上の方法によって作製された本実施形態のＦｉｎトランジスタは、図２（ｄ）、図３に示すように、Ｎ型シリコン基板（半導体基板）１０と、Ｎ型シリコン基板１０の上部に形成されたＦｉｎ形状のトランジスタ活性領域１６と、トランジスタ活性領域１６の一部の側面上および上面上にゲート絶縁膜１７を挟んで形成され、Ｎ型シリコン基板１０上をチャネル幅方向に延びるゲート電極１８と、ゲート電極１８の側面上に形成された側壁２０と、トランジスタ活性領域１６のうちゲート電極１８側方の側壁２０下に位置する領域に形成され、ｐ型不純物（ボロン）を含むＬＤＤ拡散層１９と、トランジスタ活性領域１６のうちゲート電極１８の両側方に位置し、ＬＤＤ拡散層１９に接する領域に形成され、ＬＤＤ拡散層１９よりも高濃度のｐ型不純物を含むソース・ドレイン拡散領域（第１の不純物拡散領域）２１と、Ｎ型シリコン基板１０のうちトランジスタ活性領域１６の直下に位置する領域に形成され、チャネル幅方向、チャネル長方向のいずれにおいてもトランジスタ活性領域１６よりも広い幅を有するＦｉｎ形状の基板領域４０と、Ｎ型シリコン基板１０に形成された溝に埋め込まれ、基板領域４０を囲むシリコン酸化膜１４と、基板領域４０の上部であってソース・ドレイン拡散領域２１を含むトランジスタ活性領域１６の下に形成され、ｎ型不純物（Ａｓ）を含むパンチスルーストッパー拡散層（第２の不純物拡散領域）３０とを備えている。集積回路においては、Ｆｉｎ状のトランジスタ活性領域１６を有する複数のＦｉｎトランジスタがチャネル幅方向に配置される。
【００３１】
次に、本実施形態のＦｉｎトランジスタおよびその製造方法の効果について説明する。      
【００３２】
図４（ａ）、（ｂ）は、本実施形態のＰチャネル型Ｆｉｎトランジスタのゲート電極下、およびソース・ドレイン拡散領域下における深さ方向のネット不純物プロファイルをそれぞれ示す図であり、図８は、従来のＰチャネル型Ｆｉｎトランジスタのゲート電極下、およびソース・ドレイン拡散層領域下における深さ方向のネット不純物プロファイルを示す図である。図４（ａ）、（ｂ）では、トランジスタ活性領域１６の上面を深さ０ｎｍとしている。ゲート電極下についての図４（ａ）では、深さ１００ｎｍの位置にパンチスルーストッパー拡散層３０が局在し、ソース・ドレイン拡散層領域下についての図４（ｂ）では、そのパンチスルーストッパー拡散層３０が、１００ｎｍの深さに位置するソース・ドレイン拡散領域２１の底部に接して形成されることが示されている。また、Ｎ型シリコン基板１０の不純物濃度は１×１０１６ｃｍ−３程度としている。
【００３３】
従来の技術では、パンチスルーストッパー拡散層を形成するために、例えばリン（Ｐ）を８０ｋｅＶという比較的高いエネルギーでドーズ量を例えば５×１０１３ｃｍ−２とする条件で注入する必要がある。そのため、注入直後の不純物プロファイルは拡がる。さらに、Ｐは大きな熱拡散係数を持つため、ソース・ドレイン拡散領域の活性化等を行う際の熱処理によってパンチスルーストッパー拡散層はさらに拡がる。その結果、図８に示すように、チャネル部のＮ型不純物濃度は１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３まで高くなる。なお、厚い膜越しにイオン注入を行うため、Ｐに代えて原子径のより大きいＡｓを注入しようとすると、非常に大きな注入エネルギーが必要となる。そのため、注入プロファイルが大きく拡がり、基板に大きなダメージを残すこととなってしまう。
【００３４】
これに対し、本実施形態の技術においては、図１（ｄ）の工程で示すように、トランジスタ活性領域１６の直下部分（後にソース・ドレイン拡散領域２１の底部に接する部分）に直接ｎ型不純物を注入することができる。そのため、ｐ型不純物を例えば２０ｋｅＶという低いエネルギーでドーズ量を１×１０１３ｃｍ−２程度とする条件で注入することができ、注入直後のプロファイル幅を狭くすることができる。すなわち、パンチスルーストッパー拡散層３０をソース・ドレイン拡散領域２１を含むトランジスタ活性領域１６の直下部分のみに局在化させることができる。さらに、所望の領域に直接不純物を注入できるため、ｎ型不純物として熱拡散係数がＰよりも小さいＡｓを用いることができるので、熱処理による不純物プロファイルの拡がりを抑制することができる。
【００３５】
この結果、図４（ａ）に示すように、チャネル部のＮ型不純物濃度を、１×１０１６ｃｍ−３程度に抑えることができる。ここで、チャネル部はトランジスタ活性領域１６の上面から深さ７５ｎｍ以内の範囲に形成される。このため、トランジスタのしきい値電圧を低く抑え、不純物によるキャリア散乱による移動度低下を抑制することができ、高駆動能力のバルクＦｉｎトランジスタを形成することができる。
【００３６】
また、本実施形態のＦｉｎトランジスタはバルク基板上に形成されており、駆動により発生した熱をバルク基板方向に容易に逃がすことができるので、放熱性はＳＯＩ基板上にＦｉｎトランジスタを設けた場合よりも向上している。
【００３７】
なお、本実施形態のＦｉｎトランジスタにおいて、トランジスタ活性領域１６のチャネル幅方向の長さは特に限定されないが、トランジスタ活性領域１６の両側方から注入されたＡｓイオンによって形成されるパンチスルーストッパー拡散層３０がトランジスタ活性領域１６の下方で互いに接続されるような長さであることが好ましい。トランジスタ活性領域１６のチャネル幅方向の長さは、Ａｓを注入する場合、具体的には１０ｎｍ程度であると特に好ましい。また、パンチスルーストッパー拡散層３０を形成するためのイオン注入のエネルギーはトランジスタ活性領域１６の幅に応じて変化させればよい。
【００３８】
また、以上の説明ではＦｉｎトランジスタがＰチャネル型である場合について説明したが、Ｉｎを用いて、これと同様の構成をＮチャネル型トランジスタに適用しても、Ｐ型のパンチスルーストッパ拡散層の拡がりを抑制することができ、トランジスタの駆動能力を改善することができる。
【００３９】
なお、図１（ｂ）に示す工程において、シリコン窒化膜側壁２８に代えて多結晶シリコン膜、非晶質シリコン膜などからなる側壁を形成してもよい。基板とのエッチング選択性を有する材料であれば好ましく用いられる。
【産業上の利用可能性】
【００４０】
本発明に係る半導体装置及びその製造方法は、高駆動能力、低消費電力のバルクＦｉｎトランジスタ、及びその製造方法等としてトランジスタを搭載する種々の半導体装置およびこれを搭載する機器に有用である。
【図面の簡単な説明】
【００４１】
【図１】（ａ）〜（ｄ）は、バルク基板上に形成された本発明の実施形態に係るＰチャネル型のＦｉｎトランジスタの製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の実施形態に係るＰチャネル型のＦｉｎトランジスタの製造方法を示す断面図である。
【図３】本発明の実施形態に係るＦｉｎトランジスタのレイアウトを示す図である。
【図４】（ａ）、（ｂ）は、本実施形態のＰチャネル型Ｆｉｎトランジスタのゲート電極下、およびソース・ドレイン拡散領域下における深さ方向のネット不純物プロファイルをそれぞれ示す図である。
【図５】（ａ）〜（ｄ）は、バルク基板上に形成された一般的なＰチャネル型のＦｉｎトランジスタの製造方法を示す工程断面図である。
【図６】（ａ）〜（ｄ）は、バルク基板上に形成された一般的なＰチャネル型のＦｉｎトランジスタの製造方法を示す工程断面図である。
【図７】従来のＦｉｎトランジスタのレイアウトを示す図である。
【図８】従来のＰチャネル型Ｆｉｎトランジスタのゲート電極下、およびソース・ドレイン拡散層領域下における深さ方向のネット不純物プロファイルを示す図である。
【符号の説明】
【００４２】
１０      Ｎ型シリコン基板 
１１      シリコン酸化膜 
１２      シリコン窒化膜 
１４      シリコン酸化膜 
１６      トランジスタ活性領域 
１７      ゲート絶縁膜 
１８      ゲート電極 
１９      ＬＤＤ拡散層 
２０      側壁  
２１      ソース・ドレイン拡散領域 
２２      層間絶縁膜 
２３      コンタクト 
２４      金属配線 
２６      非晶質シリコン膜 
２７      溝 
２８      シリコン窒化膜側壁
２９      素子分離溝
３０      パンチスルーストッパー拡散層 
４０      基板領域
【図１】
2009283685.tif 000003
【図２】
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【図３】
2009283685.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2009283685.tif 000009
【図８】
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