(57)【要約】【課題】ノイズ耐性を持たせた差動信号配線や多ビットバス信号配線を有する集積回路のレイアウト方法およびレイアウトプログラムの提供を図る。【解決手段】形成された差動信号配線ＤＡＴＡ［０］，ＤＡＴＡＸ［０］；ＤＡＴＡ［１］，ＤＡＴＡＸ［１］；ＤＡＴＡ［２］，ＤＡＴＡＸ［２］；ＤＡＴＡ［３］，ＤＡＴＡＸ［３］に対して１個または複数個のブリッジＢＲを挿入し、該差動信号配線をツイスト化するように構成する。【選択図】図２
2009064836.tif 000002
【特許請求の範囲】
【請求項１】
形成された差動信号配線に対して１個または複数個のブリッジを挿入し、該差動信号配線をツイスト化することを特徴とする集積回路のレイアウト方法。
【請求項２】
請求項１に記載の集積回路のレイアウト方法において、前記ブリッジのレイアウトは、前記差動信号配線を形成した配線層の上層，下層，或いは，上層および下層の配線層を使用することを特徴とする集積回路のレイアウト方法。
【請求項３】
請求項１または２に記載の集積回路のレイアウト方法において、前記差動信号配線に挿入する前記ブリッジの位置を自動に決定する場合、ツイスト化の対象となる前記差動信号配線に対して、該各ブリッジを均等に配置するか、或いは、該各ブリッジを該差動信号配線の一端から一定の間隔で配置するかを選択可能とすることを特徴とする集積回路のレイアウト方法。
【請求項４】
請求項１〜３のいずれか１項に記載の集積回路のレイアウト方法において、前記差動信号配線が直線状でない場合、当該差動信号配線の直線部分をそれぞれセグメントとして分割し、該各セグメント内において前記差動信号配線のツイスト化を行うことを特徴とする集積回路のレイアウト方法。
【請求項５】
コンピュータに、
形成された差動信号配線に対して１個または複数個のブリッジを挿入し、該差動信号配線をツイスト化する手順を実行させ、集積回路のレイアウトを行わせることを特徴とする集積回路のレイアウトプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路のレイアウト方法およびレイアウトプログラムに関し、特に、差動信号配線や多ビットバス信号配線を有する集積回路のレイアウト方法およびレイアウトプログラムに関する。
【背景技術】
【０００２】
従来、デジタル設計におけるレイアウト工程では、ＨＤＬ（Hardware Description Language）で記述されたＲＴＬ（Register transfer level）ファイルを論理合成して生成したネットリストに基づき、そのネットリストに定義されている回路モジュールをチップ上に配置し、回路モジュール間の配線レイアウトを行っていた。
【０００３】
配線レイアウトには、クロック配線とデータ配線のレイアウトがあり、それら配線レイアウトに関して、回路遅延時間と配線遅延時間に基づくタイミング検証が行われ、設計した回路が正常に動作することがチェックされる。また、タイミング検証をパスすることができなければ、パスするまで回路モジュールの配置や配線レイアウトのやり直しが繰り返し行われることになる。
【０００４】
近年、集積回路の高速化に伴い、クロック信号やデータ信号を小振幅差動信号として伝播させることが一般的になってきている。差動信号の場合、差動信号間のスキューを小さくするために、差動信号配線を等長化することが要求される。すなわち、差動信号配線のレイアウトは、通常のシングルエンド配線のレイアウト以上の制約が課されている。
【０００５】
さらに、多ビットバス信号配線に関しても、信号間のスキューを小さくし、これら信号を受信する回路モジュールの入力において、多ビットバス信号の到達タイミングをほぼ一致させることが望ましい。すなわち、多ビットバス信号配線のレイアウトに関しても、通常のシングルエンド配線のレイアウト以上の制約が課されている。
【０００６】
従来、差動信号配線のレイアウト方法として、１対の差動信号配線を１本の仮想配線としてレイアウトした後、その仮想配線を１対の配線に置換することが提案されている（例えば、特許文献１参照）。すなわち、この差動信号配線のレイアウト方法は、まず、回路モジュールを配置してから１対の配線を仮想配線としてレイアウトし、その後、仮想配線を１対の配線に置換して差動信号配線のレイアウトを行うものである。ここで、仮想配線の配線幅は、１対の配線の配線幅と配線間隔との総和にしておくことで、１対の配線に置換することができ、それにより１対の配線を並行にレイアウトすることができる。これにより、等長な差動信号配線を実現することが可能になる。
【０００７】
また、従来、強誘電体メモリのビット線に関するものではあるが、複数のビット線対をそれぞれ交差させ、その交差するツイスト領域の位置を隣接するビット線対間で交互にずらすことにより、隣接するビット線対間の寄生容量を介して与えられるクロストークを低減するといったものが提案されている（例えば、特許文献２参照）。
【０００８】
さらに、従来、或る信号により他の信号に引き起こされるノイズであるクロストークに関して、配線間の容量に起因した容量性信号線でのクロストークに関する考察も行われている（例えば、非特許文献１参照）。
【０００９】
【特許文献１】特開２００２−２１７３０２号公報
【特許文献２】特開２００３−２６３８８６号公報
【非特許文献１】William J. Dally, John W. Poulton著, 黒田忠広 監訳, “デジタルシステム工学 基礎編”, 丸善株式会社, pp.331-334, 2003年３月発行
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、小振幅差動信号配線をレイアウトプログラムにて実現するには、前述した差動信号配線の等長化の他にノイズの取り扱いに関する課題がある。
【００１１】
すなわち、従来、電源電圧とグランド間の電位差に対応するフル振幅のシングルエンドを対象としたレイアウトプログラムでは、伝送速度が遅いだけでなく信号振幅が十分に大きいため、配線間の干渉に関するノイズの扱いもある程度の範囲にて十分であった。
【００１２】
しかしながら、小振幅差動信号の場合、多ビットバス配線間のクロストークや隣接電源ラインの電位変動に起因するノイズを考慮する必要があり、それに応じて、配線レイアウトの合否を判定する必要がある。
【００１３】
ここで、ノイズの扱いには、２通りの考え方がある。一方の考え方は、ノイズを定量的に扱うことであり、他方の考え方は、ノイズの定量的解析を不要とするレイアウトを行ってノイズの定量的扱いを不要とすることである。
【００１４】
このノイズの定量的扱いを不要とするレイアウトとして、前述した特許文献２に示されるようなツイスト化した差動信号配線が考えられる。特許文献２は、強誘電体メモリセルアレイ内にツイスト化した差動信号配線を適用した例であるが、差動信号配線のツイスト化によるクロストーク耐性に関する記載がある。
【００１５】
そして、特許文献２のように差動信号配線をツイスト構造とすることによって、原理的にノイズフリーの小振幅差動信号の伝播を実現することができる。
【００１６】
近年、集積回路の高速化に伴い、デジタル設計においても小振幅差動信号を扱うことができるレイアウトプログラムが必要となっている。ところが、現状のデジタル設計向けレイアウトプログラムは、フル振幅シングルエンド配線を対象としているため、小振幅差動信号配線の要求を満たすことができない。すなわち、小振幅差動信号配線をレイアウトプログラムにて実現するには、その等長性を保証した上に、ノイズ耐性を考慮した取り扱いが必要である。
【００１７】
前述した特許文献１に示されるように、差動信号配線の等長化を実現する手法は存在するものの、ノイズ耐性に関する考慮は不十分である。そして、このノイズ耐性を向上されるものとして、前述した特許文献２に示されるようなツイスト構造の差動信号配線がある。
【００１８】
すなわち、特許文献１では、レイアウトプログラムにより小振幅差動信号配線を実現できるものの、ノイズ耐性に関する考慮がなされておらず、また、特許文献２では、ツイスト構造によるノイズ耐性向上は可能であるが、レイアウトプログラムにて実現するものではない。
【００１９】
本発明は、上述した従来技術が有する課題に鑑み、実質的なノイズの定量的扱いを行うことなく、ノイズ耐性を持たせた差動信号配線や多ビットバス信号配線を有する集積回路のレイアウト方法およびレイアウトプログラムの提供を目的とする。
【課題を解決するための手段】
【００２０】
本発明の第１の形態によれば、形成された差動信号配線に対して１個または複数個のブリッジを挿入し、該差動信号配線をツイスト化することを特徴とする集積回路のレイアウト方法が提供される。
【００２１】
本発明の第２の形態によれば、コンピュータに、形成された差動信号配線に対して１個または複数個のブリッジを挿入し、該差動信号配線をツイスト化する手順を実行させ、集積回路のレイアウトを行わせることを特徴とする集積回路のレイアウトプログラムが提供される。
【発明の効果】
【００２２】
本発明によれば、実質的なノイズの定量的扱いを行うことなく、ノイズ耐性を持たせた差動信号配線や多ビットバス信号配線を有する集積回路のレイアウト方法およびレイアウトプログラムを提供することができる。
【発明を実施するための最良の形態】
【００２３】
まず、本発明に係る集積回路のレイアウト方法およびレイアウトプログラムの実施例を詳述する前に、本発明に係る集積回路のレイアウト方法の原理を、図１〜図４を参照して説明する。
【００２４】
図１〜図４は本発明に係る集積回路のレイアウト方法の原理を概略的に説明するための図であり、例えば、ノイズの定量的扱いをなくすために、小振幅差動信号配線をツイスト構造（ツイスト化）とする集積回路のレイアウトプログラムを説明するものである。
【００２５】
まず、図１に示されるように、例えば、前段回路の出力側と後段回路の入力側との間に形成された長さが等しい複数の差動信号配線ＤＡＴＡ［０］，ＤＡＴＡＸ［０］；ＤＡＴＡ［１］，ＤＡＴＡＸ［１］；ＤＡＴＡ［２］，ＤＡＴＡＸ［２］；ＤＡＴＡ［３］，ＤＡＴＡＸ［３］を準備する。なお、等長の差動信号配線は、前述した特許文献１に記載された手法、或いは、図８〜図９を参照して後述手法等の様々な方法を適用して形成することができる。
【００２６】
次いで、図２に示されるように、隣接する差動信号配線（例えば、差動信号配線ＤＡＴＡ［０］，ＤＡＴＡＸ［０］とＤＡＴＡ［１］，ＤＡＴＡＸ［１］）に対して一定の距離（ブリッジ挿入基本配線長）Ｅ毎にブリッジ（交差個所）ＢＲを挿入して各差動信号配線をツイスト化する。ここで、図２に示されるように、各差動信号配線に挿入するブリッジの位置は、隣接する差動信号配線で交互となるように挿入する。
【００２７】
すなわち、例えば、図２の差動信号配線ＤＡＴＡ［０］，ＤＡＴＡＸ［０］において、正論理の信号配線ＤＡＴＡ［０］は、ブリッジＢＲの領域でも繋がった状態で位置を変え、また、負論理の信号配線ＤＡＴＡＸ［０］は、ブリッジＢＲの領域で切断されて、ビアＶＨＸ００，ＶＨＸ０１および下層の配線ＬＸＢ０を介して位置を変えるようにしてツイスト構造（ツイスト化）とするようになっている。なお、ブリッジＢＲのレイアウトとしては、下層配線を利用してもよいが、上層配線を利用することもできるのは言うまでもない。
【００２８】
そして、図２に示されるように、例えば、隣接する一組の差動信号配線の一方（ＤＡＴＡ［０］，ＤＡＴＡＸ［０］）に１つのブリッジＢＲが挿入され、且つ、他方（ＤＡＴＡ［１］，ＤＡＴＡＸ［１］）に一定の距離（ブリッジ挿入基本配線長）Ｅだけずれた２つのブリッジＢＲが挿入された構成をツイスト基本構成Ｕとするようになっている。なお、ツイスト基本構成Ｕは、図２のものに限定されるものではなく、様々なパターンを適用することができる。
【００２９】
次に、図３を参照して、差動信号配線ＤＡＴＡ［２］，ＤＡＴＡＸ［２］に注目した場合、図３において下方に隣接する差動信号配線ＤＡＴＡ［１］，ＤＡＴＡＸ［１］との間の容量結合（配線間の寄生容量）による信号への影響、並びに、図３において上方に隣接する差動信号配線ＤＡＴＡ［３］，ＤＡＴＡＸ［３］との間の容量結合による信号への影響を説明する。ここで、信号配線ＤＡＴＡ［１］，ＤＡＴＡ［２］およびＤＡＴＡ［３］は低レベル『０』で、信号配線ＤＡＴＡＸ［１］，ＤＡＴＡＸ［２］およびＤＡＴＡＸ［３］）は高レベル『１』と仮定する。
【００３０】
まず、信号配線ＤＡＴＡ［２］は、図３において上方に隣接する差動信号配線ＤＡＴＡ［３］，ＤＡＴＡＸ［３］との間の容量結合によって、領域Ｒｕ２１において信号配線ＤＡＴＡＸ［３］によりプルアップ（信号配線の電位を上げようとする働き）されると共に、領域Ｒｄ２１において信号配線ＤＡＴＡ［３］によりプルダウン（信号配線の電位を下げようとする働き）され、結果として、信号配線ＤＡＴＡ［２］に対する差動信号配線ＤＡＴＡ［３］，ＤＡＴＡＸ［３］との間の容量結合による影響は相殺される。
【００３１】
また、信号配線ＤＡＴＡＸ［２］は、図３において上方に隣接する差動信号配線ＤＡＴＡ［３］，ＤＡＴＡＸ［３］との間の容量結合によって、領域Ｒｄｘ２１において信号配線ＤＡＴＡ［３］によりプルダウンされると共に、領域Ｒｕｘ２１において信号配線ＤＡＴＡＸ［３］によりプルアップされ、結果として、信号配線ＤＡＴＡＸ［２］に対する差動信号配線ＤＡＴＡ［３］，ＤＡＴＡＸ［３］との間の容量結合による影響は相殺される。
【００３２】
さらに、信号配線ＤＡＴＡ［２］は、図３において下方に隣接する差動信号配線ＤＡＴＡ［１］，ＤＡＴＡＸ［１］との間の容量結合によって、領域Ｒｕ１１において信号配線ＤＡＴＡＸ［１］によりプルアップされると共に、領域Ｒｄ１１において信号配線ＤＡＴＡ［１］によりプルダウンされ、結果として、信号配線ＤＡＴＡＸ［２］に対する差動信号配線ＤＡＴＡ［１］，ＤＡＴＡＸ［１］との間の容量結合による影響は相殺される。
【００３３】
また、信号配線ＤＡＴＡＸ［２］は、図３において下方に隣接する差動信号配線ＤＡＴＡ［１］，ＤＡＴＡＸ［１］との間の容量結合によって、領域Ｒｄｘ１１において信号配線ＤＡＴＡ［１］によりプルダウンされると共に、領域Ｒｕｘ１１において信号配線ＤＡＴＡｘ［１］によりプルアップされ、結果として、信号配線ＤＡＴＡ［２］に対する差動信号配線ＤＡＴＡ［１］，ＤＡＴＡＸ［１］との間の容量結合による影響は相殺される。
【００３４】
なお、他の差動信号配線とそれに隣接する差動信号配線との間の容量結合による信号への影響も同様に相殺されることになる。
【００３５】
図４はツイスト化によるクロストーク対策の効果を示すために、シミュレーションによる信号振幅の変化の様子を示すものであり、図４（ａ）はブリッジを挿入してツイスト化した差動信号配線を用いた構成を示し、図４（ｂ）はツイスト化せずにそのまま平行の差動信号配線を用いた構成を示し、そして、図４（ｃ）は両方の構成による信号波形（差動信号間の電位差）を示している。
【００３６】
すなわち、図４（ｃ）に示されるように、図４（ａ）のツイスト化された差動信号配線を経由した信号振幅は、図４（ｂ）の単に平行な差動信号配線を経由した信号振幅よりも大幅に大きくなることが分かる。具体的に、図４（ｃ）において、曲線Ｃ２に示されるように、ツイスト化していない平行な差動信号配線を経由した信号振幅が０．８７Ｖであるのに対して、曲線Ｃ１に示されるように、ツイスト化された差動信号配線を経由した信号振幅は１．３１Ｖとなり、隣接する配線との間の容量結合による信号振幅の減少（波形の鈍り）を大幅に改善することができるのが分かる。
【００３７】
このように、本発明によれば、実質的なノイズの定量的扱いを行うことなく、ノイズ耐性を持たせた差動信号配線や多ビットバス信号配線を有する集積回路のレイアウトを行うことができる。
【実施例】
【００３８】
以下、本発明に係る集積回路のレイアウト方法およびレイアウトプログラムの実施例を、添付図面を参照して詳述する。
【００３９】
図５は本発明に係る集積回路のレイアウト方法の一実施例としての処理を説明するためのフローチャートであり、図６および図７は図５に示すフローチャートにおけるブリッジ挿入閾配線長Ｂを説明するための図である。なお、図６は、前述した非特許文献１に示された図に対応している。
【００４０】
まず、本第１実施例に係る集積回路のレイアウト処理が開始されると、ステップＳＴ１０において、回路モジュール間にレイアウトされた差動信号配線の長さＡを導出し、さらに、ステップＳＴ１１に進んで、ブリッジ挿入に関する配線長の閾値となるブリッジ挿入閾配線長Ｂを導出する。ここで、ブリッジ挿入閾配線長Ｂは、例えば、前述した非特許文献１に記載された論理式を適用して求めることができる。
【００４１】
ここで、例えば、図６に示されるような２本の信号配線ＬＡおよびＬＢにおいて、一方の信号配線ＬＡが駆動されて他方の信号配線ＬＢがフローティングの場合、配線ＬＡが配線ＬＢと寄生結合容量をＣCで結合され、配線ＬＢが配線ＬＡ以外の他の線（グラウンドも含む）と容量をＣ0で結合され、信号配線ＬＢが出力インピーダンスＲ0で駆動されているとき、前述した非特許文献１に記載された論理式を適用して、
【００４２】
ΔＶLB,max＝ＫC(τxp/ｔr)｛１−exp(-tr/τxp)｝
ＫC＝ＣC／(ＣC＋Ｃ0)，τxp＝Ｒ0(ＣC＋Ｃ0)
と求めることができる。ここで、ＫCは容量結合係数を示し、ｔrはＶLAの立ち上がり時間を示している。
【００４３】
また、Ｒ0＝１．１［ＫΩ］，ＣC＝９．１［ｐＦ／ｍ］，Ｃ0＝２．５［ｐＦ／ｍ］とすることにより、図７に示されるような、配線ＬＡから配線ＬＢへの影響と、配線長（ブリッジ挿入閾配線長Ｂ）との関係が得られる。
【００４４】
そして、図７に示されるように、信号配線ＬＡから信号配線ＬＢに対する電位変動に関して、信号配線ＬＢを伝播する信号振幅の１０％未満にするには、配線長（ブリッジ挿入閾配線長Ｂ）を１００μｍ以内にする必要があることが分かる。なお、ブリッジ挿入閾配線長Ｂは、上述したように、非特許文献１に記載された論理式を適用して求めるものに限定されず、様々な手法により適切な長さとして導出することができる。
【００４５】
再び、図５のフローチャートにおいて、ステップＳＴ１２に進むと、差動信号配線長Ａがブリッジ挿入閾配線長Ｂよりも長いかどうか（Ａ＞Ｂ？）を判別する。ステップＳＴ１２において、差動信号配線長Ａがブリッジ挿入閾配線長Ｂ以下である（Ａ≦Ｂ）と判別されると、ステップＳＴ１９に進んで、ブリッジ挿入なしとして処理を終了する。すなわち、差動信号配線長Ａが閾値となるブリッジ挿入閾配線長Ｂに比べて短い場合には、ブリッジを挿入してツイスト化する必要はないとして処理を終了する。
【００４６】
一方、ステップＳＴ１２において、差動信号配線長Ａがブリッジ挿入閾配線長Ｂよりも長い（Ａ＞Ｂ）と判別されると、ステップＳＴ１３に進んで、ブリッジ挿入ありとして、ステップＳＴ１４に進む。すなわち、差動信号配線長Ａが閾値となるブリッジ挿入閾配線長Ｂに比べて長い場合には、ブリッジを挿入してツイスト化する必要があると判断する。
【００４７】
ここで、ツイスト化が必要な場合には、ブリッジを挿入する場所とその個数を決定する必要があるが、本第１実施例では、前述した図２に示されるように、ブリッジの中心間距離をブリッジ挿入基本配線長Ｅとし、この４倍の長さ（４×Ｅ）に相当する２組の差動信号配線をツイスト基本構成Ｕとする。なお、ツイスト構造の原理により、このツイスト基本構成Ｕ内では、クロストークによる互いの干渉は無い。そして、ブリッジＢＲの挿入の個数Ｄを決定するに当たり、このツイスト基本構成Ｕの挿入個数を決定する。
【００４８】
すなわち、ステップＳＴ１４では、初期配線長（配線長）Ｃを差動信号配線長Ａとし（Ｃ＝Ａ）、さらに、基本構成個数（挿入するブリッジＢＲの個数）Ｄを１とし（Ｄ＝１）て、ステップＳＴ１５に進む。
【００４９】
ステップＳＴ１５では、配線長Ｃがブリッジ挿入閾配線長Ｂの４倍よりも短いかどうか（Ｃ＜４Ｂ？）を判別する。
【００５０】
ステップＳＴ１５において、配線長Ｃがブリッジ挿入閾配線長Ｂの４倍以上である（Ｃ≧４Ｂ）と判別されると、ステップＳＴ１６に進んで、配線長Ｃからブリッジ挿入閾配線長Ｂの４倍の長さを減算して新たな配線長Ｃとし（Ｃ＝Ｃ−４Ｂ）、さらに、基本構成個数Ｄを１だけインクリメントして新たな基本構成個数Ｄとし（Ｄ＝Ｄ＋１）、そして、ステップＳＴ１５に戻って、Ｃ＜４Ｂと判別されるまで同様の処理を繰り返す。これにより、ツイスト基本構成Ｕの挿入個数をＤとして求めることができる。ここまでの計算をもとに、ブリッジ挿入基本配線長Ｅを決定する。
【００５１】
すなわち、ステップＳＴ１５において、配線長Ｃがブリッジ挿入閾配線長Ｂの４倍よりも短い（Ｃ＜４Ｂ）と判別されると、ステップＳＴ１７に進んで、ブリッジ挿入基本配線長Ｅ、Ｅ＝Ａ÷Ｄ÷４と決定して、ステップＳＴ１８に進む。
【００５２】
ステップＳＴ１８では、ステップＳＴ１７で算出されたブリッジ挿入基本配線長Ｅに従ってブリッジを挿入し、差動信号配線のツイスト化を行って処理を終了する。
【００５３】
図８〜図１０は本発明が適用される係る多ビットバス配線のレイアウトを行う処理の一例を概略的に説明するための図である。
【００５４】
前述したように、既存の集積回路レイアウトプログラムは、シングルエンド配線を対象としており、通常、差動信号配線を扱うことができないが、図８〜図１０は、このような既存の集積回路レイアウトプログラムを大幅に変更することなく、差動信号配線を形成するものである。
【００５５】
すなわち、図８に示されるように、最初に、差動入出力端子を有する実回路モジュールに関して、シングルエンド端子（ＤＡＴＡ［０］，ＤＡＴＡ［１］，ＤＡＴＡ［２］，ＤＡＴＡ［３］）を有するダミー回路モジュールに置換し、このダミー回路モジュール間を太幅配線により接続する。
【００５６】
その後、図９に示されるように、シングルエンド端子を有するダミー回路モジュールを、差動入出力端子（ＤＡＴＡ［０］，ＤＡＴＡＸ［０］；ＤＡＴＡ［１］，ＤＡＴＡＸ［１］；ＤＡＴＡ［２］，ＤＡＴＡＸ［２］；ＤＡＴＡ［３］，ＤＡＴＡＸ［３］）を有する実回路モジュールに置換する。
【００５７】
引き続き、図１０に示されるように、ダミー回路モジュールの端子情報を使って配線した太幅配線を実回路モジュールの端子情報に沿った幅に刳り抜き、すなわち、１本の太幅配線の中央に溝を形成して２本の差動信号配線を形成し、差動信号配線の等長化を実現する。
【００５８】
なお、差動信号配線の形成処理は、上述した手法に限らず、例えば、前述した特許文献１に記載された手法等の他の手法を適用することもできるのは言うまでもない。
【００５９】
図１１は本発明に係る集積回路のレイアウト方法の他の実施例としての処理を説明するためのフローチャートであり、図１２は図１１に示すフローチャートにおけるセグメントを説明するための図である。
【００６０】
図１１と前述した図５との比較から明らかなように、本第２実施例は、差動信号配線をセグメント化し、その各セグメントに対して、図５に示す処理を適用するものである。
【００６１】
すなわち、本第２実施例に係る集積回路のレイアウト処理が開始されると、ステップＳＴ２０において、差動信号配線のセグメント化を行い、そのセグメント個数Ｆを導出して、ステップＳＴ１０に進む。ここで、セグメント単位で実行するステップＳＴ１０〜ＳＴ１９の処理は、図５を参照して説明した処理と同じものであり、その説明は省略する。
【００６２】
そして、最初のセグメント（Ｆ＝１）に対するツイスト化の処理が終了すると、ステップＳＴ２１に進んで、セグメント個数Ｆを１だけデクリメントして（Ｆ＝Ｆ−１）、ステップＳＴ２２に進み、最後のセグメントまで同様の処理を行って、セグメント個数Ｆ＝０と判別されると処理を終了する。
【００６３】
なお、ステップＳＴ２０における差動信号配線のセグメント化処理は、例えば、折れ曲がった差動信号配線を、直線状の部分でセグメントとして分割し、この各セグメントにおいてツイスト化の処理を行う。
【００６４】
具体的に、図１２に示す例では、折れ曲がった差動信号配線は、３つの直線状のセグメントＳＥＧ１，ＳＥＧ２，ＳＥＧ３に分割され、中央の第２のセグメントＳＥＧ２のみがツイスト化されている。
【００６５】
ここで、第２のセグメントＳＥＧ２では、差動信号配線組の間のクロストークの影響は無いものと考えることができる。一方、第１のセグメントＳＥＧ１および第３のセグメントＳＥＧ３では、ツイスト構造ではないため幾らかのクロストークの影響による干渉が存在するが、そのクロストークの影響が小さいものとしてツイスト化を行っていない。
【００６６】
すなわち、例えば、ツイスト化の判定に使用するブリッジ挿入閾配線長Ｂの基準を５％としたとき、図１２の例は、第１のセグメントＳＥＧ１および第３のセグメントＳＥＧ３における差動信号配線組の間のクロストークによる互いの干渉が５％以内の場合に相当する。
【００６７】
この結果、図１２の例では、例えば、全体の差動信号配線組の間のクロストークによる互いの干渉が１０％以内であると考えられる。このように、差動信号配線が直線ではなく折れ曲がった場合においても、セグメント単位でツイスト化を判定することにより、全体の干渉の影響を十分に小さくすることが可能となる。
【００６８】
すなわち、差動信号配線が直線状でない場合にも、ノイズ耐性が高く、その影響を想定内にすることが可能な配線レイアウトを実現することができる。なお、差動信号配線のセグメント化処理は、折れ曲がった差動信号配線を直線状の部分に分割するのに限定されるものではない。
【００６９】
図１３は本発明に係る集積回路のレイアウト方法のさらに他の実施例としての処理を説明するためのフローチャートであり、図１４は図１３に示すフローチャートにおけるツイスト化を説明するための図である。
【００７０】
図１３と上述した図１１との比較から明らかなように、本第３実施例は、図１３におけるステップＳＴ１４〜ＳＴ１８を新たなステップＳＴ２４およびＳＴ２５に置き換えたものである。
【００７１】
すなわち、本第３実施例は、ステップＳＴ１２において、差動信号配線長Ａがブリッジ挿入閾配線長Ｂよりも長い（Ａ＞Ｂ）と判別されてステップＳＴ１３で、ブリッジ挿入ありとされると、すなわち、差動信号配線長Ａが閾値となるブリッジ挿入閾配線長Ｂに比べて長い場合には、ブリッジを挿入してツイスト化する必要があると判断して、ステップＳＴ２４に進む。
【００７２】
ステップＳＴ２４において、ブリッジの中心間距離をブリッジ挿入基本配線長Ｅの決定を行うが、本第３実施例では、ブリッジ挿入基本配線長ＥをＥ＝Ａ／Ｂ／４として導出して、ステップＳＴ２５に進み、差動信号配線の一端からツイスト化処理を行う。
【００７３】
すなわち、前述した第１および第２実施例では、ブリッジ挿入基本配線長ＥをＥ＝Ａ／Ｄ／４として導出し、ツイスト化の対象となる差動信号配線に対して均等にブリッジＢＲを挿入するように処理していたが、必ずしもその必要はないため、本第３実施例では、ブリッジを均等に挿入するための演算を省略し、ブリッジ挿入基本配線長Ｅをブリッジ挿入閾配線長Ｂと等しいとしている。
【００７４】
具体的に、図１４に示されるように、ツイスト化の対象となる差動信号配線について、図面左端からブリッジ挿入閾配線長Ｂを基本単位としてブリッジＢＲを挿入する。この場合、当然、余り領域ＲＲが発生するが、この余り領域ＲＲによる差動信号配線組の間のクロストークによる互いの干渉は、ブリッジ挿入閾配線長Ｂを導出する際に適用した干渉量以下のはずであるため無視しても問題とはならない。
【００７５】
このように、本第３実施例によれば、処理を一層簡略化すると共に、ノイズ耐性が高く、その影響も想定内にすることが可能な配線レイアウトを実現することができる。
【００７６】
以上の本発明に係る第１〜第３実施例において、タイミング検証は、差動信号配線のツイスト化処理を行う前に行ってもよいが、差動信号配線のツイスト化処理の後に行うことも可能である。また、差動信号配線に挿入するブリッジの位置は、上述したように、（レイアウトプログラムにより）自動で決定することができるが、さらに、他の様々な条件等を考慮して（レイアウトプログラムのオペレータにより）手動で決定することもできる。
【００７７】
図１５は本発明に係る集積回路のレイアウト方法におけるツイスト構造を説明するための図である。
【００７８】
図１５と前述した図２との比較から明らかなように、ブリッジＢＲのレイアウトとしては、図２に示されるように、下層配線（ＬｘＢ０１）を利用してもよいが、図１５に示されるように、下層配線（ＬｘＢ０１）および上層配線（ＬｘＢ００）の両方を利用してもよい。もちろん、上層配線（ＬｘＢ００）のみを利用することもできる。また、他の配線層も利用して複数の上層配線、および／または、下層配線を利用することもでき、さらに、ビアによる接続も複数個所で行ってもよい。これは、一般的に、信号配線はビア（ＶＨｘ００，ＶＨｘ０１）による接続個所で抵抗が大きいため、そのビアによる接続個所の抵抗を低減するのに効果的である。
【００７９】
このように、本発明の各実施例によれば、ノイズの定量的扱いをなくしてツイスト構造の小振幅差動信号配線をレイアウトプログラムにて実現することが可能となる。その結果、従来、数百メガヘルツの領域までしか取り扱うことができなかったレイアウトプログラムを数十ギガヘルツの領域まで取り扱うことができるようになる。
【００８０】
これにより、マニュアルレイアウトにより実現していた数十ギガヘルツにおけるデジタル回路をレイアウトプログラムによって容易に実現することが可能となり、また、デジタル回路設計における大幅な工数削減を行うことが可能となる。
【００８１】
従って、本発明によれば、例えば、フル振幅シングルエンド配線のレイアウトを対象にした既存のレイアウトプログラムの特性を十分に考慮し、その特性を利用して、ノイズ耐性を考慮した差動信号配線や多ビットバス信号配線を有する集積回路のレイアウト方法およびレイアウトプログラムを提供することができる。
【００８２】
図１６は本発明が適用される集積回路のレイアウトプログラムを記録した媒体の例を説明するための図である。図１６において、参照符号１０は集積回路のレイアウト処理装置（コンピュータ）、２０はプログラム（データ）提供者、そして、３０は可搬型記録媒体を示している。
【００８３】
本発明は、例えば、図１６に示すような処理装置１０に対するプログラム（データ）として与えられ、処理装置１０により実行される。処理装置１０は、プロセッサを含む演算処理装置本体１１、および、演算処理装置本体１１に対してプログラム（データ）を与え或いは処理された結果を格納する処理装置側メモリ（例えば、ＲＡＭ（Random Access Memory）やハードディスク）１２等を備える。処理装置１０に提供されたプログラムは、ローディングされて処理装置１０のメインメモリ上で実行される。
【００８４】
プログラム提供者２０は、プログラムを格納する手段（回線先メモリ：例えば、ＤＡＳＤ（Direct Access Storage Device））２１を有し、例えば、インターネット等の回線を介してプログラムを処理装置１０に提供し、或いは、ＣＤ−ＲＯＭやＤＶＤ等の光ディスクまたは磁気ディスクや磁気テープといった可搬型記録媒体３０を介して処理装置１０に提供する。本発明に係る集積回路のレイアウトプログラムを記録した媒体は、上記の処理装置側メモリ１２、回線先メモリ２１、および、可搬型記録媒体３０等の様々なものを含むのはいうまでもない。
【００８５】
（付記１）
形成された差動信号配線に対して１個または複数個のブリッジを挿入し、該差動信号配線をツイスト化することを特徴とする集積回路のレイアウト方法。（１、図２，図５，図１１〜図１４）
【００８６】
（付記２）
付記１に記載の集積回路のレイアウト方法において、前記ブリッジのレイアウトは、前記差動信号配線を形成した配線層の上層，下層，或いは，上層および下層の配線層を使用することを特徴とする集積回路のレイアウト方法。（２、図２，図１５）
【００８７】
（付記３）
付記１または２に記載の集積回路のレイアウト方法において、前記ブリッジのレイアウトの選択は、自動または手動により決定することを特徴とする集積回路のレイアウト方法。（図５，図１１〜図１４）
【００８８】
（付記４）
付記１〜３のいずれか１項に記載の集積回路のレイアウト方法において、前記差動信号配線に挿入する前記ブリッジの位置は、自動または手動により決定することを特徴とする集積回路のレイアウト方法。（図５，図１１〜図１４）
【００８９】
（付記５）
付記１〜３のいずれか１項に記載の集積回路のレイアウト方法において、前記差動信号配線に挿入する前記ブリッジの位置を自動に決定する場合、ツイスト化の対象となる前記差動信号配線に対して、該各ブリッジを均等に配置するか、或いは、該各ブリッジを該差動信号配線の一端から一定の間隔で配置するかを選択可能とすることを特徴とする集積回路のレイアウト方法。（３、図５，図１１〜図１４）
【００９０】
（付記６）
付記１〜５のいずれか１項に記載の集積回路のレイアウト方法において、前記差動信号配線が直線状でない場合、当該差動信号配線の直線部分をそれぞれセグメントとして分割し、該各セグメント内において前記差動信号配線のツイスト化を行うことを特徴とする集積回路のレイアウト方法。（４、図１１，図１２）
【００９１】
（付記７）
コンピュータに、
形成された差動信号配線に対して１個または複数個のブリッジを挿入し、該差動信号配線をツイスト化する手順を実行させ、集積回路のレイアウトを行わせることを特徴とする集積回路のレイアウトプログラム。（５、図２，図５，図１１〜図１４，図１６）
【００９２】
（付記８）
付記７に記載の集積回路のレイアウトプログラムを記録した媒体。（図１６）
【産業上の利用可能性】
【００９３】
本発明は、好ましくは高速化および小振幅化された差動信号を扱う集積回路のレイアウトに適用されるものであるが、それに限らず、差動信号配線および多ビットバス信号配線等を有する様々な集積回路のレイアウト技術として幅広く適用することが可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明に係る集積回路のレイアウト方法の原理を概略的に説明するための図（その１）である。
【図２】本発明に係る集積回路のレイアウト方法の原理を概略的に説明するための図（その２）である。
【図３】本発明に係る集積回路のレイアウト方法の原理を概略的に説明するための図（その３）である。
【図４】本発明に係る集積回路のレイアウト方法の原理を概略的に説明するための図（その４）である。
【図５】本発明に係る集積回路のレイアウト方法の一実施例としての処理を説明するためのフローチャートである。
【図６】図５に示すフローチャートにおけるブリッジ挿入閾配線長を説明するための図（その１）である。
【図７】図５に示すフローチャートにおけるブリッジ挿入閾配線長を説明するための図（その２）である。
【図８】本発明が適用される係る多ビットバス配線のレイアウトを行う処理の一例を概略的に説明するための図（その１）である。
【図９】本発明が適用される係る多ビットバス配線のレイアウトを行う処理の一例を概略的に説明するための図（その２）である。
【図１０】本発明が適用される係る多ビットバス配線のレイアウトを行う処理の一例を概略的に説明するための図（その３）である。
【図１１】本発明に係る集積回路のレイアウト方法の他の実施例としての処理を説明するためのフローチャートである。
【図１２】図１１に示すフローチャートにおけるセグメントを説明するための図である。
【図１３】本発明に係る集積回路のレイアウト方法のさらに他の実施例としての処理を説明するためのフローチャートである。
【図１４】図１３に示すフローチャートにおけるツイスト化を説明するための図である。
【図１５】本発明に係る集積回路のレイアウト方法におけるツイスト構造を説明するための図である。
【図１６】本発明が適用される半導体集積回路の設計プログラムを記録した媒体の例を説明するための図である。
【符号の説明】
【００９５】
１０    処理装置
１１    演算処理装置本体
１２    処理装置側メモリ
２０    プログラム（データ）提供者
２１    プログラムを格納する手段（回線先メモリ）
３０    可搬型記録媒体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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