(57)【要約】【課題】  チップの設計段階でＯＰＣ処理結果を得ることができ、マスク作製に要するトータルの時間を短縮する。【解決手段】  半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、入力した設計レイアウトに対しプロセス近接効果補正を行い（Ｓ11）、その結果に基づいて、ウェハ上での仕上がり平面形状に対する評価値を算出し（Ｓ12）、評価値が所定値を満たしているか否かを判定し（Ｓ13）、評価値が所定値を満たさないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行った後にＳ11の工程に戻り、評価値が所定値を満たすと判定された場合に、Ｓ11で得られたプロセス近接効果補正の結果又はＳ12で得られた評価値のうち少なくとも一つを出力する（Ｓ15）。【選択図】      図２
2009031460.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、
半導体集積回路の設計レイアウトを入力する第１の工程と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第２の工程と、
前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第３の工程と、
前記算出された評価値が所定値を満たしているか否かを判定する第４の工程と、
前記第４の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行った後、前記修正された設計レイアウト領域を含む設計レイアウト全体に対してプロセス近接効果補正を行い、さらに続けて前記第３及び第４の工程を繰り返す第５の工程と、
前記第４の工程で前記評価値が前記所定値を満たしていると判定された場合に、前記第２の工程で得られたプロセス近接効果補正の結果又は前記第３の工程で得られた評価値のうち少なくとも一つを出力する第６の工程と、
を含むことを特徴とするマスクパターンの作成方法。
【請求項２】
半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、
半導体集積回路の設計レイアウトを入力する第１の工程と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第２の工程と、
前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第３の工程と、
前記算出された評価値が所定値を満たしているか否かを判定する第４の工程と、
前記第４の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第５の工程と、
前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第６の工程と、
前記第６の工程によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第４の工程に戻る第７の工程と、
前記第４の工程で、前記評価値が前記所定値を満たしていると判定された場合に、前記第２の工程で得られたプロセス近接効果補正結果を出力、または前記第２及び第６の工程で得られたプロセス近接効果補正結果を合成し出力する第８の工程と、
を含むことを特徴とするマスクパターンの作成方法。
【請求項３】
半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、
半導体集積回路の設計レイアウトを入力する工程と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う工程と、
前記補正後の設計レイアウトから修正領域を抽出して、前記修正領域内の補正前の設計レイアウト部分に対して修正を行う工程と、
前記修正された設計レイアウト部分に対しプロセス近接効果補正を行う工程と、
前記修正前後の設計レイアウトのプロセス近接効果補正工程で得られたプロセス近接効果補正結果を合成し出力する第５の工程と、
を含むことを特徴とするマスクパターンの作成方法。
【請求項４】
半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成装置であって、
半導体集積回路の設計レイアウトを入力する第１の手段と、
前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第２の手段と、
前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第３の手段と、
前記算出された評価値が所定値を満たしているか否かを判定する第４の手段と、
前記第４の手段で、前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第５の手段と、
前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第６の手段と、
前記第６の手段によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第４の手段により前記算出された評価値が所定値を満たしているか否かを判定させる第７の手段と、
前記第４の手段で、前記評価値が前記所定値を満たしていると判定された場合に、前記第２の手段で得られたプロセス近接効果補正結果を出力、または前記第２及び第６の手段で得られたプロセス近接効果補正結果を合成し出力する第８の手段と、
を含むことを特徴とするマスクパターンの作成装置。
【請求項５】
請求項１〜３の何れかに記載のマスクパターン作成方法を用いて得られたプロセス近接効果補正結果を基に、基板上にマスクパターンが形成されていることを特徴とする露光用マスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のマスクパターンを作成する技術に係わり、特に近接効果補正及びその検証機能を有するマスクパターン作成方法、作成装置に関する。また、このマスクパターン作成方法を用いて作製される露光用マスクに関する。
【背景技術】
【０００２】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．１３μｍサイズの半導体装置が量産されている。このような微細化は、マスクプロセス技術，光リソグラフィ技術，及びエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。
【０００３】
一方、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終仕上り寸法が設計パターン通りにならない問題が生じてきた。これらの問題を解決するために、リソグラフィ検証を行う必要が生じている。このリソグラフィ検証の際には、光近接効果を補正するためのＯＰＣ処理も含めて検証する必要があり、多大な時間が掛かる。
【０００４】
このように、半導体集積回路の微細化に伴い、設計レイアウトからマスクパターンを生成するためのデザイン設計時においても、リソグラフィ検証の必要性が高くなっており、このリソグラフィ検証には多大な処理時間がかかる。そして、設計値確定後に実際にマスクを製作するには、ＯＰＣを行って補正データを作成する必要があるため、このＯＰＣ処理時間も含めると、マスク作製に要するトータル時間は膨大になってしまう。
【特許文献１】特開２００３−１０７６６４号公報
【非特許文献１】T.Kotani, H.Ichikawa, T.Urakami, S.Nojima, S.Kobayashi, Y.Oikawa, S.Tanaka, A.Ikeuchi, K.Suzuki, S.Inoue: Proc. SPIE Vol.5130 (2003) 632.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、チップの設計段階でＯＰＣ処理結果を得ることができ、マスク作製に要するトータルの時間を短縮することのできるマスクパターンの作成方法、作成装置及び露光用マスクを提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明は、次のような構成を採用している。
【０００７】
即ち、本発明の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、半導体集積回路の設計レイアウトを入力する第１の工程と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第２の工程と、前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第３の工程と、前記算出された評価値が所定値を満たしているか否かを判定する第４の工程と、前記第４の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行った後、前記修正された設計レイアウト領域を含む設計レイアウト全体に対してプロセス近接効果補正を行い、さらに続けて前記第３及び第４の工程を繰り返す第５の工程と、前記第４の工程で前記評価値が前記所定値を満たしていると判定された場合に、前記第２の工程で得られたプロセス近接効果補正の結果又は前記第３の工程で得られた評価値のうち少なくとも一つを出力する第６の工程と、を含むことを特徴とする。
【０００８】
また、本発明の別の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、半導体集積回路の設計レイアウトを入力する第１の工程と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第２の工程と、前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第３の工程と、前記算出された評価値が所定値を満たしているか否かを判定する第４の工程と、前記第４の工程で前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第５の工程と、前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第６の工程と、前記第６の工程によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第４の工程に戻る第７の工程と、前記第４の工程で、前記評価値が前記所定値を満たしていると判定された場合に、前記第２の工程で得られたプロセス近接効果補正結果を出力、または前記第２及び第６の工程で得られたプロセス近接効果補正結果を合成し出力する第８の工程と、を含むことを特徴とする。
【０００９】
また、本発明の別の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成方法であって、半導体集積回路の設計レイアウトを入力する工程と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う工程と、前記補正後の設計レイアウトから修正領域を抽出して、前記修正領域内の補正前の設計レイアウト部分に対して修正を行う工程と、前記修正された設計レイアウト部分に対しプロセス近接効果補正を行う工程と、前記修正前後の設計レイアウトのプロセス近接効果補正工程で得られたプロセス近接効果補正結果を合成し出力する第５の工程と、を含むことを特徴とする。
【００１０】
また、本発明の別の一態様は、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成装置であって、半導体集積回路の設計レイアウトを入力する第１の手段と、前記入力した設計レイアウトに対し、プロセス近接効果補正を行う第２の手段と、前記プロセス近接効果補正の結果に基づいて、前記設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第３の手段と、前記算出された評価値が所定値を満たしているか否かを判定する第４の手段と、前記第４の手段で、前記評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、前記設計レイアウトの修正を部分的に行う第５の手段と、前記修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第６の手段と、前記第６の手段によるプロセス近接効果補正の結果に基づいて、前記修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、前記第４の手段により前記算出された評価値が所定値を満たしているか否かを判定させる第７の手段と、前記第４の手段で、前記評価値が前記所定値を満たしていると判定された場合に、前記第２の手段で得られたプロセス近接効果補正結果を出力、または前記第２及び第６の手段で得られたプロセス近接効果補正結果を合成し出力する第８の手段と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、チップ設計の段階でＯＰＣ処理及びリソグラフィ検証を行うと共に、ＯＰＣ処理結果や検証結果を出力することにより、マスク作製段階でこのＯＰＣ処理結果を用いることができる。即ち、チップの設計段階でＯＰＣ処理結果を得ることができ、マスク作製に要するトータルの時間を短縮することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるチップ設計の手順を説明するためのフローチャートである。
【００１４】
まず、上流設計（ステップＳ１）として、ロジック等のブロックの接続間隔を記述し、入出力の接続が所望の条件を満たすか否かをシミュレーションする。次いで、上記のブロックを論理ブロック（ＡＮＤ，ＯＲ）に変換する論理合成を行う（ステップＳ２）。そして、セルライブラリに基づき論理ブロックをどのように配置・配線するかを決める（ステップＳ３）。即ち、必要面積が小さくなり、各ブロックの動作タイミングを考慮し、効率良い配置を決定する。
【００１５】
次いで、クリティカルエリアの削減、配線間の距離の最適化を行う（ステップＳ４）。次いで、基板表面の平坦化のために、例えば配線間の距離の長い領域にダミーの配線を設ける等の処理を行う（ステップＳ５）。そして、Ｓ３〜Ｓ４で処理されて得られたパターン配置において、配線長による遅延等の影響も含めて各デバイスが正常に動作するかを検証する（ステップＳ６）。
【００１６】
次いで、設計レイアウトを所定のルールに照らして検証し、プロセスマージンが確保できない等の問題のあるレイアウト部を事前に取り除く、いわゆるリソフレンドリデザイン処理を行う（ステップＳ７）。即ち、ＯＰＣ、ＯＰＣ検証、デザイン修正を行い、当初設計レイアウトのＯＰＣ、ＯＰＣ検証結果、又は修正箇所のＯＰＣ、ＯＰＣ検証結果を出力する。そして、これらの出力を合成処理したレイアウトを、マスクを作製する際の情報として記録する。
【００１７】
リソフレンドリデザイン処理が終了したら、デザインルールチェック、回路の接続等の検証を行い（ステップＳ８）、最終的に得られるＯＰＣ補正がなされていないデザインデータを磁気テープ等の記憶部に記憶させる（ステップＳ９）。
【００１８】
次に、Ｓ７のリソフレンドリデザインによる処理の具体的手順を、図２のフローチャートを参照して説明する。
【００１９】
まず、半導体集積回路の設計レイアウト（デザイン）を入力する。その後、配置配線後の過程の中で、リソグラフィ検証を実施するために、入力した設計レイアウトに対してデザイン全体にＯＰＣ（プロセス近接効果補正）を実施する（ステップＳ１１）。
【００２０】
次いで、プロセス近接効果補正の結果に基づいてＯＰＣ検証を行い、ウェハ上での仕上がり平面形状に対する評価値を算出する（ステップＳ１２）。そして、算出された評価値が所定値を満たしているか否かを判定する（ステップＳ１３）。即ち、ＯＰＣ結果に対してリソグラフィ検証を実施する。
【００２１】
リソグラフィ検証の検査項目は、パターンがウェハ上でショートするか否か、オープンするか否か、ビアを覆いきれていないか否か、過剰に縮退していないか否か、光強度のスロープが緩いか否か、又はＯＰＣ残差が大きいか否か、等のうち少なくとも一つを検査する。それぞれの検査項目には、所定の基準値が設定されており、例えば検査において、パターンスペース寸法が５０ナノメートルより大きいことが必要条件として設定されている場合、その意味は、リソグラフィ・シミュレーションの結果、パターンスペース寸法が５０ナノメートルを割っている箇所があれば、そこを所定の基準値を満たしていないとみなし、エラー箇所とする。
【００２２】
このようにリソグラフィ検証の結果、所定の基準値を満たしていない箇所があれば、次にその座標値と危険度を出力する。危険度は、リソグラフィ・シミュレーションにおけるシミュレーション値によって段階的に区分されたものである。
【００２３】
次いで、出力された座標値を中心に、デザイン修正領域を作成し、その領域内に含まれているデザインデータを、先に出力された危険度に基づいて修正する（ステップＳ１４）。即ち、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行う。修正方法は、手動でもよいし、危険度合いによってその補正量を振ってあるテーブルベースの補正でもよいし、リソグラフィ・シミュレーションに基づいた自動手法でもよいし、再配線という手法でもよい。
【００２４】
デザイン修正後は、副作用が出ていないか再度ＯＰＣ実行とリソグラフィ検証を実施する。即ち、Ｓ１１に戻り、修正された設計レイアウト（デザイン）に対し、Ｓ１１による再度のプロセス近接効果補正、Ｓ１２による評価値の算出を行い、算出された評価値がＳ１３にて所定値を満たしていると判定されるまで、逐次繰り返す。
【００２５】
ＯＰＣ実行とリソグラフィ検証は、レイアウト全面でもよいし、デザイン修正領域内のみでもよい。処理時間を考えれば、後者の方がよい。このようなリソグラフィ検証の結果、再度エラーと判定されれば、同じことを繰り返すが、問題なしと判定されれば、その時点でデザインは確定する。
【００２６】
これと同時に、前記処理を通して実行されたＯＰＣ結果を出力する。即ち、最終的にＳ１３で、算出された評価値が所定値を満たしていると判定された場合、Ｓ１１で最終的に得られたプロセス近接効果補正の結果（ＯＰＣ形状）を取り出し、これを出力する（ステップＳ１５）。例えば、メタル２層目からメタル６層目まで通してリソグラフィ検証を実施すれば、デザイン確定後のＯＰＣ処理を待たずして、メタル２層目からメタル６層目まで全てのマスクパターンを出力することができる。そして、このＯＰＣ形状はマスク作製のためのデータとして記録する。
【００２７】
図３は、Ｓ７のリソフレンドリデザインによる処理の別の手順を示すフローチャートであり、Ｓ１１からＳ１４までは図２と同様である。
【００２８】
Ｓ１４でデザイン修正された設計レイアウト（修正後デザイン）に対し、位置座標に基づいて、プロセス近接効果補正を部分的に行う（ステップＳ１５）。次いで、部分的なプロセス近接効果補正の結果に基づいて、ウェハ上での仕上がり平面形状に対する評価値を部分的に算出する（ステップＳ１６）。そして、Ｓ１３に戻り、Ｓ１６で算出された評価値が所定値を満たしているか否かを判定し、Ｓ１３〜Ｓ１６を、算出された評価値が所定値を満たしていると判定されるまで逐次繰り返す。
【００２９】
Ｓ１３で評価値が所定値を満たしていると判定された場合に、Ｓ１１で得られたプロセス近接効果補正結果及びＳ１５で最終的に得られた部分的なプロセス近接効果補正結果を取り出し、これらを合成する（ステップＳ１７）。そして、これをマスク作製のためのデータとして記録する。
【００３０】
このように本実施形態によれば、集積回路の設計レイアウトからマスクパターンを生成するためのデザイン設計において、マスクパターンの検証と同時にＯＰＣ処理されたデータを得ることができる。即ち、デザイン設計終了時と同時に、マスクパターンに関するＯＰＣ形状のデータを得ることができるため、マスク作製又は製造に要するトータルの処理時間を短縮することができる。
【００３１】
（第２の実施形態）
図４及び図５は、本発明の第２の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図１のリソフレンドリデザイン（Ｓ７）による処理手順の具体例を示している。
【００３２】
図４のフローにおいて、Ｓ１１からＳ１４までは図２と同様である。
【００３３】
本実施形態が先に説明した第１の実施形態（図２）と異なる点は、Ｓ１２で算出された評価値が所定値を満たしているとＳ１３で判定された場合に、Ｓ１２で最終的に得られた評価値を取り出し、この評価値を出力する（ステップＳ２５）。ここで、Ｓ１１で得られたプロセス近接効果補正結果を同時に出力するようにしても良い。そして、出力結果を工場管理データとして記録する。
【００３４】
図５のフローにおいて、Ｓ１１からＳ１６までは図３と同様である。
【００３５】
本実施形態が先に説明した第１の実施形態（図３）と異なる点は、Ｓ１２で算出された評価値が所定値を満たしているとＳ１３で判定された場合に、Ｓ１２で得られた評価値と、Ｓ１６で最終的に得られた評価値を取り出し、これらを合成する（ステップＳ２７）。ここで、Ｓ１１で得られたプロセス近接効果補正結果及びＳ１５で最終的に得られた部分的なプロセス近接効果補正結果を同時に出力するようにしても良い。そして、この合成出力結果を工場管理データとして記録する。
【００３６】
このように本実施形態によれば、ＯＰＣ出力のみならず、実行されたリソグラフィ検証の結果である、危険箇所の座標又はその危険度を出力する。これにより、デザイン確定後において、後段のＯＰＣ処理とリソグラフィ検証を待たずして、リソグラフィの観点から工場で観測すべき点を出力することができる。
【００３７】
例えば、この工場管理データを基に、評価値として当落線近傍のパターンに関して大きな露光マージンを取れるようにすることにより、マスク作製のスループットを向上させることができる。
【００３８】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図１のリソフレンドリデザイン（Ｓ７）による処理の具体例を示している。
【００３９】
Ｓ１１からＳ１５までの基本的なフローは、図２と同様である。
【００４０】
本実施形態の特徴は、Ｓ１２において、Ｓ３０に格納された各種情報に基づき、Ｓ１１にて入力した設計レイアウトに対し、デザインルール検証、回路の接続検証、タイミング検証、電圧降下検証、被覆率検証、クリティカルエリア検証、及びウェハ上での仕上がり平面形状に対する評価値の算出、等を行う。ここで、Ｓ１２における検証又は算出は、必ずしも全てを行う必要はなく、これらのうちの一つ又は複数を選択して行うようにしても良い。
【００４１】
先に説明した第１の実施形態においては、デザイン修正をした後にデザイン検証を実施しなければならない。そこで、図６で示したフローのように、修正後のデザインに対し、Ｓ１２においてデザインルール検証、回路の接続検証、タイミング検証、電圧降下検証、被覆率検証、又はクリティカルエリア検証を実施する。これにより、デザイン検証を効率良く行うことが可能となる。
【００４２】
（第４の実施形態）
図７は、本発明の第４の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図２のＯＰＣ処理（Ｓ１１）の具体例を示している。また、図８は、このフローに従ったパターンの様子を示している。
【００４３】
まず、オリジナルのＯＰＣ形状５１を入力し、デザイン修正領域５２を切り取り（ステップＳ４１）、デザイン修正領域外のオリジナルＯＰＣ形状５１とデザイン修正領域内のデザイン５３を得る。
【００４４】
次いで、デザイン修正領域５２内のデザインを修正（ステップＳ４２）することにより、デザイン修正領域内の修正後デザイン５４を得る。
【００４５】
次いで、この修正後デザイン５４に対してＯＰＣ処理を行い（ステップＳ４３）、デザイン修正領域内のＯＰＣ形状５５を得る。
【００４６】
次いで、デザイン修正領域外のオリジナルのＯＰＣ形状５１と、Ｓ４３により得られたデザイン修正領域内のＯＰＣ形状５５とを、合成する（ステップＳ４４）。そして、これを最終ＯＰＣ形状５７として出力する。
【００４７】
このように本実施形態では、パターンの危険箇所と予想されるデザイン修正領域５２を切り取り、この部分に対してＯＰＣ処理を行い、デザイン修正領域５２の外側のパターンに対してはＯＰＣ処理を省略しているので、ＯＰＣ処理に要する時間の短縮をはかることができる。
【００４８】
（第５の実施形態）
図９は、本発明の第５の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図２のＯＰＣ処理（Ｓ１１）の具体例を示している。また、図１０は、このフローに従ったパターンの様子を模式的に示している。
【００４９】
図１０中の７１はデザイン、７２はオリジナルのＯＰＣ形状、７３はデザイン修正領域、７４はオリジナルの分割ポイント、７５は修正後デザインにおける分割ポイント、７６は削除する分割ポイント、７７は修正後デザインに対するＯＰＣ形状を示している。なお、デザイン修正領域７３の境界線はオリジナルの分割ポイント７４の位置と一致するようにしている。
【００５０】
まず、エラー箇所の座標があり、それに基づいて、デザイン修正領域７３を作成する（ステップＳ６１）。即ち、位置座標、光学半径、又は第１の実施形態のＳ１１において用いられた辺の分割点、のうち少なくとも一つに基づいてデザイン修正領域７３を作成する。このデザイン修正領域７３は、エラー箇所の座標を中心点とし、光学半径（約１ミクロン）と同じ値（又はその値の２倍でもよい）を半径とした円を描くことによって作成される。または、デザイン修正領域７３は正方形でも長方形でもよい。
【００５１】
一方で、オリジナルのＯＰＣをした際に使用した「辺の分割点（＝ダイセクションポイント）」が存在する。この辺の分割点は、オリジナルのデザインの辺上に存在する。また、上記「辺の分割点」によって区分されたものをセグメントと表現することにする。
【００５２】
このとき、各セグメントが、デザイン修正領域７３の内側か外側かを判定する。判定方法は例えば、セグメント全体がデザイン領域内７３であれば内側と判定し、たとえ一部でもデザイン領域７３の外に掛かっていれば、外側と判定する。
【００５３】
次いで、デザイン修正領域７３内に含まれるデザインを修正する（ステップＳ６２）。
【００５４】
次いで、デザイン修正領域７３内に含まれる、修正後のデザインに対して、辺の分割を実施する（ステップＳ６３）。辺の分割方法については、オリジナルのデザインに対して実施した方法と同じでよい。これにより、修正後デザインにおける分割ポイント７５，７６が生成される。
【００５５】
ここで、デザイン修正領域７３の境界近傍で、上記辺の分割によって生じた線分の長さが、当初から与えられている最小線分長を割っているか否かを判定する（ステップＳ６４）。もしこの規定値を割っている場合、その違反値を生じせしめている「辺の分割点」７６を除去する（ステップＳ６５）。こうすることによって、最小線分長を割っている線分は修正後デザインにおいて撲滅される。
【００５６】
最後に、上記手順で得られた「辺の分割点」に基づいて、デザイン修正領域内のＯＰＣを実施する（ステップＳ６６）。これにより、修正後デザインに対するＯＰＣ形状７７が得られる。
【００５７】
このような処理によって、デザイン修正領域７３の境界近傍に細かい図形が発生するのを未然に防止することが可能となる。
【００５８】
（第６の実施形態）
図１１は、本発明の第６の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャートであり、図２のＯＰＣ処理（Ｓ１１）の具体例を示している。また、図１２は、このフローに従ったパターンの様子を模式的に示している。
【００５９】
第５の実施形態で説明したデザイン修正領域７３の外側に、拡張領域９１を作成する（ステップＳ８１）。ここで、デザイン修正領域７３の作り方は、第５の実施形態で示した方法と同じである。拡張領域９１の作り方も同じである。異なる点は、拡張領域９１の方が、デザイン修正領域７３に比べ、半径の大きさが大きい点である。その大きさは、具体的には１００ナノメートルから５００ナノメートルに入る値が適切である。
【００６０】
次いで、辺の分割点７４によって作成された線分が、デザイン修正領域７３の外側か内側かを判定するが、その方法は第５の実施形態で示した方法と同じである。また、拡張領域９１の外側か内側かの判定も、同じ方法を用いる。
【００６１】
次いで、デザイン修正領域７３又は拡張領域９１内でＯＰＣを実施する（ステップＳ８２）。これにより、拡張領域９１内は、オリジナルのＯＰＣ形状７２と、修正デザインに対するＯＰＣ形状９２と、２種類のＯＰＣを所有することになる。
【００６２】
ここで、拡張領域９１内のＯＰＣ補正値調整を行う（ステップＳ８３）。具体的には、オリジナルの補正値をＡ、デザイン修正後の補正値をＢとした場合、最終補正値＝０．８×補正値Ａ＋０．２×補正値Ｂのように確定させる（ステップＳ８４）。
【００６３】
こうすることによって、オリジナルＯＰＣ形状７２と修正後デザインにおけるＯＰＣ形状９２との境界を滑らかにする効果が得られることになる。図中の９３が拡張領域９１内における調整後のＯＰＣ形状を示している。
【００６４】
このように本実施形態によれば、第５の実施形態と同様の効果が得られるのは勿論のこと、デザイン修正領域７３の境界近傍のＯＰＣの段差を小さくすることができる。
【００６５】
（第６の実施形態）
前述の実施形態に基づくマスクパターン作成方法を実施するためのマスクパターン作成装置の構成を以下に説明する。すなわち、半導体集積回路の設計レイアウトからウェハ上で所望形状が得られるようにマスクパターンを生成するマスクパターン作成装置であって、半導体集積回路の設計レイアウトを入力する第１の手段と、入力した設計レイアウトに対し、プロセス近接効果補正を行う第２の手段と、プロセス近接効果補正の結果に基づいて、設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を算出する第３の手段と、算出された評価値が所定値を満たしているか否かを判定する第４の手段と、第４の手段で、評価値が前記所定値を満たしていないと判定された場合に、その位置座標と評価値の少なくとも一つに基づいて、設計レイアウトの修正を部分的に行う第５の手段と、修正された設計レイアウト領域の設計レイアウトに対しプロセス近接効果補正を部分的に行う第６の手段と、第６の手段によるプロセス近接効果補正の結果に基づいて、修正された設計レイアウト領域の設計レイアウトに対応するウェハ上での仕上がり平面形状に対する評価値を部分的に算出した後に、第４の手段により算出された評価値が所定値を満たしているか否かを判定させる第７の手段と、第４の手段で、評価値が所定値を満たしていると判定された場合に、第２の手段で得られたプロセス近接効果補正結果を出力、または第２及び第６の手段で得られたプロセス近接効果補正結果を合成し出力する第８の手段と、を含むことを特徴としている。
【００６６】
（第７の実施形態）
前述の実施形態に基づくマスクパターン作成方法により作成したマスクパターンを、電子ビーム描画装置等により露光マスク基板に形成することができる。また、このマスクを露光装置にセットし、露光光をマスクに照射することにより、マスク下方にセットされた基板表面のレジスト膜にパターンを転写することができる。さらに、レジスト膜を現像してレジストパターンを形成後、レジストパターンをマスクにして、被加工膜をエッチング加工することにより、配線パターン、ゲートパターン、コンタクト、ビア等を形成するための開口部を設けることができる。さらに開口部に導電体を埋め込み形成することにより、配線やゲート電極を備えた半導体装置を製造することができる。
【００６７】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。例えば、第１の実施形態ではＯＰＣ形状を出力し、第２の実施形態では評価値を出力したが、ＯＰＣ形状と評価値の両方を出力するようにしても良い。また、パターン作成方法／装置において、設計レイアウトのウェハ上での仕上がり平面形状に基づく評価値の算出工程／手段や、算出された評価値が所定値を満たしているか否かを判定する工程／手段を省略することも可能である。
【図面の簡単な説明】
【００６８】
【図１】第１の実施形態に係わるチップ設計の手順を説明するためのフローチャート。
【図２】第１の実施形態におけるリフレンドデザインによる処理の具体的手順を示すフローチャート。
【図３】第１の実施形態におけるリフレンドデザインによる処理の具体的手順の他の例を示すフローチャート。
【図４】第２の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャート。
【図５】第２の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャート。
【図６】第３の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャート。
【図７】第４の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャート。
【図８】図７のフローチャートに従ったパターンの様子を模式的に示す平面図。
【図９】第５の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャート。
【図１０】図９のフローチャートに従ったパターンの様子を模式的に示す平面図。
【図１１】第６の実施形態に係わるチップ設計の手順の要部を説明するためのフローチャート。
【図１２】図１１のフローチャートに従ったパターンの様子を模式的に示す平面図。
【符号の説明】
【００６９】
５１…オリジナルＯＰＣ形状
５２…デザイン修正領域
５３…デザイン修正領域内のデザイン
５４…修正後デザイン
５５…修正後デザインに対するＯＰＣ形状
５６…デザイン修正領域切り取り後のオリジナルＯＰＣ形状
５７…最終ＯＰＣ形状
７１…デザイン
７２…オリジナルＯＰＣ形状
７３…デザイン修正領域
７４…オリジナルの分割ポイント
７５…修正後デザインにおける分割ポイント
７６…切り取る分割ポイント
７７…修正後デザインに対するＯＰＣ形状
９１…拡張領域
９２…修正デザインに対するＯＰＣ形状
９３…ＯＰＣ補正値の調整後のＯＰＣ形状
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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