(57)【要約】【課題】マッチタイムアウト時間を短縮して試験全体の効率の向上を図るとともに、コストの低減を実現した半導体試験装置を提供する。【解決手段】半導体試験装置１００では、複数回実行されるうちの所定回目のファンクションテストにおいて、試験信号を出力した複数の各ＤＵＴ９０毎、各ブロック毎のマッチ時間を計測し、所定量のブロックでマッチがとれるまでの最適マッチタイムアウト時間を各ＤＵＴ９０毎に算出する処理を行う。そして、各ＤＵＴ９０毎の最適マッチタイムアウト時間を比較して最大値（最適マッチタイムアウト時間のなかで最も長い時間）を検出し、この最大値をマッチタイムアウト時間に設定する処理を行う。【選択図】図１
2009064508.tif 000002
【特許請求の範囲】
【請求項１】
内部に複数のブロックが含まれる被試験対象に対して試験を行い、その全てのブロック毎に所定のマッチタイムアウト時間内にマッチがとれたか否かを判定する判定手段と、
前記判定手段によりマッチがとれたと判定されるべきブロックの期待数と、この期待数分のブロックについてマッチがとれたと判定されるのに必要な所定のマッチタイムアウト時間との相互関係を規定する規定手段と
を備えたことを特徴とする半導体試験装置。
【請求項２】
複数回実行されるうちの所定回目の試験において、試験でマッチがとれるまでのマッチ時間を被試験対象に含まれる複数のブロック毎に計測する時間計測手段と、
前記時間計測手段により計測されたマッチ時間の分布に基づいて、前記被試験対象に含まれる複数のブロックのうち、所定量のブロックでマッチがとれるまでの所定量マッチ時間を算出し、前記所定回目以降のマッチタイムアウト時間に設定する時間設定手段と
を備えたことを特徴とする半導体試験装置。
【請求項３】
複数回実行されるうちの所定回目の試験において、試験でマッチがとれるまでのマッチ時間を複数の被試験対象に含まれる複数のブロック毎に計測する時間計測手段と、
前記時間計測手段により計測されたマッチ時間の分布に基づいて、前記被試験対象に含まれる複数のブロックのうち、所定量のブロックでマッチがとれるまでの所定量マッチ時間を前記複数の被試験対象毎に算出するブロック時間算出手段と、
前記ブロック時間算出手段により算出された前記複数の被試験対象毎の所定量マッチ時間を比較して、その中から最大値を検出する最大ブロック時間検出手段と、
前記最大ブロック時間検出手段により検出された所定量マッチ時間の最大値を前記所定回目以降のマッチタイムアウト時間に設定する時間設定手段とを備えたことを特徴とする半導体試験装置。
【請求項４】
請求項３に記載の半導体試験装置において、
前記ブロック時間算出手段により算出される所定量マッチ時間でマッチがとれる所定量のブロックは、被試験対象がパスと判定されるのに必要な数量のブロックであることを特徴とする半導体試験装置。
【請求項５】
請求項３に記載の半導体試験装置において、
前記ブロック時間算出手段により算出される所定量マッチ時間でマッチがとれる所定量のブロックは、ユーザの操作に応じて設定された数量のブロックであることを特徴とする半導体試験装置。
【請求項６】
請求項２から５のいずれかに記載の半導体試験装置において、
前記時間計測手段により計測されたマッチ時間の分布に基づいて、前記被試験対象に含まれる複数のブロックのうち、それぞれのマッチ時間毎でマッチがとれたブロックの数量を前記複数の被試験対象毎に統計するブロック数量統計手段と、
前記ブロック数量統計手段により統計されたそれぞれのマッチ時間毎でマッチがとれたブロックの数量を表示するブロック数量表示手段と
をさらに備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスやＩＣデバイス等の半導体デバイスを試験する半導体試験装置に係り、特に、半導体デバイスの試験を効率良く行う半導体試験装置に関するものである。
【背景技術】
【０００２】
従来、メモリデバイスやＩＣデバイス等の半導体デバイスである被試験対象（以下、ＤＵＴ（Device Under Test）と称する。）に対して、試験信号を入力して動作を試験する半導体試験装置が知られている。半導体試験装置は、ウエハ上に形成された（または個々にパッケージされた）複数のＤＵＴに対して読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓｅ）等の機能を動作させる試験信号を出力し、動作確認（マッチ）をとる機能試験を行う。このような機能試験はＤＵＴ内のある単位、例えば、各ブロック毎に行われ、マッチがとれたブロック数が予め設定された値以上であるＤＵＴをパス（良品）と判定している。
【０００３】
以下の特許文献１に記載された半導体試験装置では、コマンドパターンマッチ回路と、タイマ回路と、試験中のデバイスの判定変化点を検知するため、良品判定信号の論理積をとるアンド回路を備えている。また、タイマ回路の出力信号とアンド回路との論理和をとるオア回路と、このオア回路の出力信号により、パターンシーケンス制御動作を変化させるパターンシーケンス制御回路を備えている。そして、被試験デバイスの特定のモード処理または試験を実行する場合には、同時試験中の全被試験デバイスのピンの出力変化をモニタし、デバイスの良品信号を検出して最短時間で判定処理を終了する。同一判定処理が２回目以上繰り返される場合には、１回目の処理での既知の不良デバイスの判定を無効とし、判定処理時間を短縮して試験時間の短縮を図っている（例えば、特許文献１参照。）。
【特許文献１】特開平１０−３００８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体試験装置では、１回目の処理での既知の不良デバイスの判定が繰り返された場合にこれを無効としている。しかし、不良デバイスと判定されない場合には、デバイスの良品信号が検出されるまでの判定処理が遅くなり、試験時間の短縮が図れないという問題があった。
【０００５】
特に、ＤＵＴ内の各ブロック毎にマッチをとる試験では、マッチがとれるまでのマッチ時間が各ブロック毎に異なっており、マッチ時間が長かったブロックと、マッチ時間が短かったブロックとでは、マッチ時間の差が大きくなる場合がある。図１０の各ブロックにおけるマッチ時間分布図例に示すように、大部分のブロックのマッチ時間Ｔｔｙｐと最長のマッチ時間Ｔｍａｘとは大きな開きがあことが予想される。
【０００６】
複数のＤＵＴを試験する場合には、マッチ時間Ｔｔｙｐ付近で既にマッチがとれたＤＵＴは、最もマッチ時間のかかるＤＵＴがマッチするまで、すなわち、マッチ時間Ｔｍａｘまで待たなければならず、その分、機能試験全体の進行が遅くなっていた。
【０００７】
また、１つのＤＵＴがパスと判定されるために必要な最小限の数量のブロックでマッチがとれれば、その他のブロックでマッチがとれるまで進行を待っている必要はなく、その時間は無駄になるという問題もあった。
【０００８】
そこで、本発明は、マッチタイムアウト時間を適切に調整して試験全体の効率の向上を図るとともに、テストコストの低減を実現した半導体試験装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
以上のような課題を達成するために、本発明の半導体試験装置は、内部に複数のブロックが含まれる被試験対象に対して試験を行い、その全てのブロック毎に所定のマッチタイムアウト時間内にマッチがとれたか否かを判定する判定手段と、前記判定手段によりマッチがとれたと判定されるべきブロックの期待数と、この期待数分のブロックについてマッチがとれたと判定されるのに必要な所定のマッチタイムアウト時間との相互関係を規定する規定手段とを備える。
【００１０】
本発明の半導体試験装置によれば、被試験対象が有する複数のブロックについて、例えばユーザが予め試験でマッチがとれる（良品）ことが見込まれる期待数を決めておくと、それに対応して必要なマッチタイムアウト時間が一義的に決まることになる。あるいは逆に、ユーザが予め試験でおおよそのマッチタイムアウト時間を決めておけば、それに応じてマッチがとれた（良品）と判定されるブロックの期待数が一義的に決まることになる。
【００１１】
このためユーザは、自己が所望するブロックの期待数が予め既知であれば、それに応じて最適なマッチタイムアウト時間を自動的に設定して試験を行うことができるため、必要以上に長いマッチタイムアウト時間を用いることなく、全体として試験時間を短くすることができる。もしくは、ある期待数分のブロックについてマッチがとれていれば充分であるとユーザが考える場合、期待数をなるべく少なく見積もった上で最適な（なるべく短い）マッチタイムアウト時間を設定することができるので、同じく全体として試験時間を短縮することができる。
【００１２】
また、本発明に係る半導体試験装置は、複数回実行されるうちの所定回目の試験において、試験でマッチがとれるまでのマッチ時間を被試験対象に含まれる複数のブロック毎に計測する時間計測手段と、前記時間計測手段により計測されたマッチ時間に基づいて、前記被試験対象に含まれる複数のブロックのうち、所定量のブロックでマッチがとれるまでの所定量マッチ時間を算出し、前記所定回目以降のマッチタイムアウト時間に設定する時間設定手段とを備えたことを特徴とする。
【００１３】
すなわち、被試験対象単位で考えれば、そこに含まれる所定量のブロックについてマッチがとれていれば、その時点で製品としては既に良品（パス）である。このため、所定量のブロックでマッチがとれるまでの所定量マッチ時間を所定回目以降のマッチタイムアウト時間に設定することにより、大部分のブロックがパスと判定された後に、残りのブロックのマッチがとれるまでの時間を延々と待つ必要がなく、それだけ試験全体の効率を向上することができる。また、１回ごとのマッチタイムアウト時間が短縮されて試験全体の効率が向上することにより、単位時間当たりの被試験対象の収集量が向上する。
【００１４】
また、本発明にかかる他の半導体試験装置は、複数回実行されるうちの所定回目の試験において、試験でマッチがとれるまでのマッチ時間を複数の被試験対象に含まれる複数のブロック毎に計測する時間計測手段と、前記時間計測手段により計測されたマッチ時間の分布に基づいて、前記被試験対象に含まれる複数のブロックのうち、所定量のブロックでマッチがとれるまでの所定量マッチ時間を前記複数の被試験対象毎に算出するブロック時間算出手段と、前記ブロック時間算出手段により算出された前記複数の被試験対象毎の所定量マッチ時間を比較して、その中から最大値を検出する最大ブロック時間検出手段と、前記最大ブロック時間検出手段により検出された所定量マッチ時間の最大値を前記所定回目以降のマッチタイムアウト時間に設定する時間設定手段とを備えたことを特徴とする。
【００１５】
本発明では、多数の被試験対象を試験することで試験効率を高めることができるが、複数の被試験対象で考えれば、所定量のブロックでマッチがとれるまでに要する時間も個々にばらついてくる。このとき、試験を行う多数の被試験対象の中からより多くの収集量（良品の数量）を得るためには、所定量マッチ時間の分布から適切なマッチタイムアウト時間を設定すればよい。そこで、被試験対象単位でパスと判定されるために必要な所定量マッチ時間を個々に計測し、相互に比較してその中の最大値を所定回目以降のマッチタイムアウト時間に設定する。これにより、より多くの被試験対象を良品として収集することができるし、個々の被試験対象については大部分のブロックがパスと判定された後に、残りのブロックのマッチがとれるまでの時間を延々と待つ必要がなく、それだけ試験全体の効率を向上することができる。また、１回ごとのマッチタイムアウト時間が短縮されて試験全体の効率が向上することにより、単位時間当たりの被試験対象の収集量が向上する。
【００１６】
更に、上述の半導体試験装置において、前記ブロック時間算出手段により算出される所定量マッチ時間でマッチがとれる所定量のブロックは、被試験対象がパスと判定されるのに必要な数量のブロックである。
【００１７】
このような構成によれば、各被試験対象単位でパスと判定されるのに必要な時間（＝所定量マッチ時間）の最大値が所定回目以降のマッチタイムアウト時間に設定されることにより、各被試験対象単位で既にパスと判定された後に、残りのブロックでマッチがとれるまでの時間を待つ必要がなくなり、全体の試験時間を短縮することができる。
【００１８】
上述の半導体試験装置において、前記ブロック時間算出手段により算出される所定量マッチ時間でマッチがとれる所定量のブロックは、ユーザの操作に応じて設定された数量のブロックであっても良い。
【００１９】
このような構成によれば、例えばユーザが要求する数量のブロックでマッチがとれれば、その被試験対象は既に良品であることから、その後に残りのブロックでマッチがとれるまでの時間を待つ必要がなくなり、それだけ試験全体の効率を向上することができる。
【００２０】
上述の半導体試験装置は、前記時間計測手段により計測されたマッチ時間の分布に基づいて、前記被試験対象に含まれる複数のブロックのうち、それぞれのマッチ時間毎でマッチがとれたブロックの数量を前記複数の被試験対象毎に統計するブロック数量統計手段と、前記ブロック数量統計手段により統計されたそれぞれのマッチ時間毎でマッチがとれたブロックの数量を表示するブロック数量表示手段とをさらに備えても良い。
【００２１】
このような構成によれば、ユーザはマッチがとれたブロックの数量を確認しつつ、ユーザが要求する数量のブロックでマッチがとれた時点で試験が終了するようにマッチタイムアウト時間を設定することができる。
【発明の効果】
【００２２】
本発明に係る半導体試験装置によれば、マッチタイムアウト時間を適切に調整して試験全体の効率の向上を図るとともに、テストコストの低減を実現できるという効果が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
図１は本実施の形態における半導体試験装置１００の全体構成を示す説明図である。本実施の形態における半導体試験装置１００は、例えばウエハ上に配列して形成された複数のＤＵＴ９０（図中、全てに符号は付されていない）の試験を行うことができる。半導体試験装置１００は装置本体１００ａ及びテストヘッド１９０を備え、そのテストヘッド１９０に実装されたＰＥカード２００を通じて複数のＤＵＴ９０に試験信号を出力する。
【００２４】
テスト実行部１０１は、複数のＤＵＴ９０に対してそれぞれ、読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）、消去（Ｅｒａｓｅ）等のファンクションテストを実行する機能を有する。
【００２５】
マッチ時間計測部１０２は、テスト実行部１０１により複数回実行されるうちの所定回目（１回目以降）のファンクションテストにおいて、ＤＵＴ９０内のブロック毎のマッチ時間を計測し、マッチ時間データメモリ１０３に記憶させる機能を有する。テスト実行部１０１により複数のＤＵＴ９０に対して試験信号が出力されると、マッチ時間計測部１０２は、ＤＵＴ９０内のブロック毎にマッチ時間を計測する。
【００２６】
マッチタイムアウト時間演算部１０４は、マッチ時間データメモリ１０３からデータを読み出し、これらのデータに基づいて各ブロック毎のマッチ時間を抽出する抽出処理を行う。そして、この抽出処理結果のデータを用いて、ＤＵＴ９０がパスと判定されるために必要となる最小限の数量のブロックでマッチがとれるまでの最適なマッチタイムアウト時間を算出する。マッチタイムアウト時間演算部１０４は、この最適マッチタイムアウト時間を算出する処理を各ＤＵＴ９０毎に行う。ここで、マッチタイムアウト時間とはＤＵＴ９０内のブロックでマッチをとる時間の上限を示す時間である。
【００２７】
マッチタイムアウト時間検出部１０５は、マッチタイムアウト時間演算部１０４が算出した各ＤＵＴ９０毎の最適マッチタイムアウト時間を比較して、これらの中から最も長い最適マッチタイムアウト時間、すなわち、最適マッチタイムアウト時間の最大値を検出する機能を有する。
【００２８】
マッチタイムアウト設定部１０６は、マッチタイムアウト時間検出部１０５が算出した最適マッチタイムアウト時間の最大値をマッチタイムアウト時間に設定する機能を有する。
【００２９】
画面表示部１０７は、各ＤＵＴ９０毎や各ブロック毎のマッチ時間、設定されたマッチタイムアウト時間等のデータを画面表示するディスプレイ画面等である。操作部１０８は、ユーザが選択操作等を行うためのキーボードやマウス等である。
【００３０】
続いて、本実施の形態における半導体試験装置１００の動作について、図２に示すフローチャートを用いて説明する。
【００３１】
ステップＳ００１：半導体試験装置１００は、テスト実行部１０１により複数のＤＵＴ９０のファンクションテストを開始する。
【００３２】
ステップＳ００２：半導体試験装置１００は、複数回実行されるうちの所定回目のファンクションテストにおいて、マッチ時間計測部１０２により試験信号を出力した複数のＤＵＴ９０毎、ブロック毎のマッチ時間を計測する処理を行う。
【００３３】
例えば、ＤＵＴ９０内のブロック番号が「１」のブロックでマッチがとれるまでの時間が１０００μｓと計測された場合には、このブロックのマッチ時間を１０００μｓとする。そして、このようにして計測した各ブロック毎のマッチ時間をマッチ時間データメモリ１０３に記憶させる。
【００３４】
ステップＳ００３：半導体試験装置１００は、マッチタイムアウト時間演算部１０４によりマッチ時間データメモリ１０３に記憶されたデータに基づいて、各ＤＵＴ９０毎、各ブロック毎のマッチ時間を抽出する抽出処理を行う。
【００３５】
ステップＳ００４：半導体試験装置１００は、マッチタイムアウト時間演算部１０４による抽出処理結果のデータを用いて、所定量のブロックでマッチがとれるまでの最適マッチタイムアウト時間を各ＤＵＴ９０毎に算出する処理を行う。ここで、ブロックの所定量とは、ＤＵＴ９０がパスと判定されるために必要となる最小限の数量のブロックを示している。
【００３６】
ステップＳ００５：半導体試験装置１００は、マッチタイムアウト時間検出部１０５によりステップＳ００４で求めた各ＤＵＴ９０毎の最適マッチタイムアウト時間から最大値を検出する処理を行う。具体的には、ステップＳ００４において各ＤＵＴ９０毎に算出した最適マッチタイムアウト時間をマッチ時間データメモリ１０３から読み出す。そして、マッチタイムアウト時間検出部１０５は、これら各ＤＵＴ９０毎の最適マッチタイムアウト時間を比較する処理を行い、最適マッチタイムアウト時間の中から最も長い最適マッチタイムアウト時間を検出する。
【００３７】
ステップＳ００６：半導体試験装置１００は、マッチタイムアウト設定部１０６によりステップＳ００５で求めた最適マッチタイムアウト時間の最大値をマッチタイムアウト時間に設定する処理を行う。
【００３８】
ステップＳ００７：半導体試験装置１００は、テスト実行部１０１によりステップＳ００６で設定したマッチタイムアウト時間を適用してファンクションテストを実行する。
【００３９】
以上のように、本実施の形態における半導体試験装置１００では、複数回実行されるうちの所定回目のファンクションテストにおいて、複数の各ＤＵＴ９０毎、各ブロック毎のマッチ時間を計測し、所定量のブロックでマッチがとれるまでの最適マッチタイムアウト時間を各ＤＵＴ９０毎に算出する処理を行う。そして、各ＤＵＴ９０毎の最適マッチタイムアウト時間を比較して最大値を検出し、この最大値をマッチタイムアウト時間に設定する処理を行う。
【００４０】
ここで、図２のＳ３０４の最適マッチタイムアウト時間の求め方について図３および図４を用いて詳細に説明する。図３はタイムアウト時間が１０００μｓの場合のＤＵＴ９０内の各ブロックのマッチ時間の例であり、図４はタイムアウト時間が４００μｓの場合のＤＵＴ９０内の各ブロックのマッチ時間の例である。
【００４１】
例えば、ＤＵＴ９０内のブロックが１０ブロックあり、そのうち予備ブロック数（不良が許容されるブロック数）が２ブロックの場合には、１０ブロックのうち２ブロックまで不良でもパスと判定される。すなわち、マッチタイムアウト時間内にマッチがとれないブロック数が３ブロック以上ある場合にＤＵＴフェイルとなる。
【００４２】
図３において、マッチタイムアウト時間が１０００μｓであるとすると、この時間内にマッチがとれなかった不良ブロックは１ブロックなので、このＤＵＴはパスと判定される。
【００４３】
一方、図４に示すように、マッチタイムアウト時間が４００μｓであったとしても、不良ブロックは予備ブロック数以内の２個なので、やはりパスと判定される。このように、最適マッチタイムアウト時間とは、ＤＵＴがフェイルとならない範囲で最適（ここでは最小）となるマッチタイムアウト時間のことである。
【００４４】
図５および図６を用いて、より具体的に説明する。図５はマッチタイムアウト時間を仕様値とした場合の各ＤＵＴにおける良ブロック数の説明図であり、図６はマッチタイムアウト時間を仕様値より小さくした場合の各ＤＵＴにおける良ブロック数の説明図である。
【００４５】
あるファンクションテストにおけるマッチタイムアウト時間を仕様値、例えば、１０００μｓとした時に良ブロックが８０００個あれば、良品と判定されるデバイスがあり、図５に示すような「ＤＵＴ番号と良ブロック数」の関係であるとする。
【００４６】
一方、同じファンクションテストにおけるマッチタイムアウト時間を仕様値より小さくした場合には、図６に示すように、良ブロック数が少なくなると推測される。しかし、このような場合でも、良ブロック数が８０００個を上回っていれば、依然パスと判定される。タイムアウト時間が短いほど、ファンクションテスト時間を短縮できるので、テストコストを下げることができる。
【００４７】
また、ショット（同時測定するＤＵＴ群）間でマッチタイムアウト時間を固定にしている場合、ＤＵＴには個体差があるので、ショット毎に良ブロック数の変動幅を持っていると推測される。例えば、パスとなる良ブロック数が８０００個であるデバイスの場合、最下点でも８０００個を上回るようなタイムアウト時間を経験的に適用してテストしていると考えられる。この場合、図７に示すように、各ショットでの良ブロック数は８０００個を下回ることはないが、ある程度の幅を持つことになる。
【００４８】
一方、本発明によれば、ショット毎にマッチタイムアウト時間を適切に変動させることにより、良ブロック数を一定範囲でコントロールし、結果としてトータルでのテスト時間を節約してテストコストを低減することができる。
【００４９】
例えば、図７の例ではパス／フェイルの判定基準となる良ブロック数を８０００個としているが、この良ブロック数をある程度上回るブロック数を確保するためのマッチタイムアウト時間をショット毎に調整する。すなわち、良ブロック数が少ないショットに対してはマッチタイムアウト時間の削減を少なくし、良ブロック数が多いショットに対してはマッチタイムアウト時間の削減を多くする。
【００５０】
このようにすることで、図８の曲線Ｂに示すように、ある一定範囲の良ブロック数を確保し、結果としてトータルでのテスト時間を節約してテストコストを低減することができる。すなわち、曲線ＡとＢで囲まれる範囲のブロック数が新たにフェイルブロックとなるが、その分のマッチ時間が削減される。
【００５１】
ここで、節約できるテスト時間について説明する。それぞれのマッチ時間でパスが取れるブロック数を図１０のグラフのようにＡｔとすると、マッチタイムアウト時間Ｔでの良ブロック数は式（１）で示される。
【００５２】
【数１】
2009064508.tif 000003
【００５３】
一方、各々のブロックでのマッチ時間を大きい方から順にＴ１，Ｔ２，Ｔ３，・・・、新規のマッチタイムアウト時間をＴとし、そのうちｍ番目までがマッチタイムアウト時間Ｔを上回る場合、短縮できる時間は式（２）で示される。
【００５４】
【数２】
2009064508.tif 000004
【００５５】
これより元のテスト時間をＳｏｒｉｇｉｎａｌとすると、マッチタイムアウト時間をＴとした場合の予想テスト時間は式（３）で示される。
【００５６】
【数３】
2009064508.tif 000005
【００５７】
式（３）を用いてショット毎に計算することにより、図９に示すようなマッチタイムアウト時間（テスト合計時間）に対する良ブロック数のグラフをユーザに提示することができる。
【図面の簡単な説明】
【００５８】
【図１】本実施形態における半導体試験装置の構成を示す説明図である。
【図２】本実施形態における半導体試験装置の動作を示すフローチャートである。
【図３】ＤＵＴの各ブロックのマッチ時間のグラフを示す説明図である。
【図４】ＤＵＴの各ブロックのマッチ時間のグラフを示す説明図である。
【図５】各ＤＵＴのマッチがとれたブロック数量を示す説明図である。
【図６】各ＤＵＴのマッチがとれたブロック数量を示す説明図である。
【図７】ショットに対する良ブロック数を示す説明図である。
【図８】ショットに対する良ブロック数を示す説明図である。
【図９】マッチタイムアウト時間に対する良ブロック数を示す説明図である。
【図１０】従来技術におけるＤＵＴの各ブロックのマッチ時間の分布を示す説明図である。
【符号の説明】
【００５９】
９０    ＤＵＴ
１００    半導体試験装置
１００ａ  装置本体
１０１    テスト実行部
１０２    マッチ時間計測部
１０３    マッチ時間データメモリ
１０４    マッチタイムアウト時間演算部
１０５    マッチタイムアウト時間検出部
１０６    マッチタイムアウト設定部
１０７    画面表示部
１０８    操作部
１９０    テストヘッド
２００    ＰＥカード
【図１】
2009064508.tif 000006
【図２】
2009064508.tif 000007
【図３】
2009064508.tif 000008
【図４】
2009064508.tif 000009
【図５】
2009064508.tif 000010
【図６】
2009064508.tif 000011
【図７】
2009064508.tif 000012
【図８】
2009064508.tif 000013
【図９】
2009064508.tif 000014
【図１０】
2009064508.tif 000015