(57)【要約】【課題】  新たなメモリセルの選択方式を導入することによって、上述した諸問題を解決し安価なＤＲＡＭを提供することである。さらには、本選択方式は、その他のＤＲＡＭセル、あるいはスタティック・ランダムアクセスメモリ（ＳＲＡＭ）の高性能化にも寄与する。【解決手段】  アレーを構成する行線Ｘと列線Ｙの交点にメモリセルＭＣが接続され、該１個のメモリセルは行線Ｘと列線Ｙで制御され、行線Ｘと列線Ｙのそれぞれにパルス電圧が印加されることによって該メモリセルＭＣが選択されてデータ線ＤＬと信号の授受を行う。【選択図】  図２Ａ
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【特許請求の範囲】
【請求項１】
メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、該メモリセルは２個のＭＯＳトランジスタと１個の情報電荷を蓄えるキャパシタからなり、該２個のトランジスタの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うことを特長とする半導体記憶装置。
【請求項２】
行線あるいは列線対応にデータ線が設けられ、１個のセンスアンプが複数のデータ線毎に設けられたことを特長とする請求項１の半導体記憶装置。
【請求項３】
データ線方向に接続されたメモリセルの数は、それと直行する方向に接続されたメモリセルの数よりも小さいメモリセルアレーであることを特徴とする請求項２の半導体記憶装置。
【請求項４】
センスアンプは、交差結合型のＣＭＯＳ回路であることを特長とする請求項２の半導体記憶装置。
【請求項５】
メモリセルのリフレッシュ動作は、該センスアンプを用いて行われることを特長とする請求項４の半導体記憶装置。
【請求項６】
メモリセルアレーのマトリックスサイズは、メモリセルのリフレッシュ時間をリフレッシュ間隔で割った値よりも小さいことを特長とする請求項５の半導体記憶装置。
【請求項７】
データ線方向に接続されたメモリセルの数は、１２８か２５６程度であることを特長とする請求項２の半導体記憶装置。
【請求項８】
メモリセルアレーのマトリックスサイズは、２５６から５１２以上であることを特長とする請求項２の半導体記憶装置。
【請求項９】
メモリセルアレー内のデータ線は、ＭＯＳトランジスタから成るスイッチを介して共通データ線に接続され、該スイッチは行線あるいは列線で制御されることを特長とする請求項２の半導体記憶装置。
【請求項１０】
データ線に直接接続されたメモリセル内のトランジスタは、該データ線と直行する行線で制御されることを特長とする請求項２の半導体記憶装置。
【請求項１１】
データ線に直接接続されたメモリセル内のトランジスタは、該データ線と平行な行線で制御されることを特長とする請求項２の半導体記憶装置。
【請求項１２】
メモリセルアレー内の複数の行線、複数の列線、あるいは複数のデータ線を結線したことを特長とする請求項２の半導体記憶装置。
【請求項１３】
第１のメモリセルアレーと該メモリセルアレー対応に第１の共通データ線があり、さらに第２のメモリセルアレーと該メモリセルアレー対応に第２の共通データ線があり、該第１と第２の共通データ線間に接続されたセンスアンプがある構成において、第１のメモリセルアレーと第２のメモリセルアレーを差動動作させることを特長とする請求項９の半導体記憶装置。
【請求項１４】
第１と第２の共通データ線は開放配置されていることを特長とする請求項１３の半導体記憶装置。
【請求項１５】
センスアンプは二つのメモリセルアレーの間に配置されていることを特長とする請求項１４の半導体記憶装置。
【請求項１６】
第１と第２の共通データ線は折り返し配置されていることを特長とする請求項１３の半導体記憶装置。
【請求項１７】
メモリセルアレー内において、行線方向の隣接したメモリセルとでデータ線を共通化し、行線方向の他の隣接するメモリセルとで列線を共通化したことを特長とする請求項２の半導体記憶装置。
【請求項１８】
メモリセルを構成する2個のトランジスタの接続部分に拡散層がないことを特長とする請求項１の半導体記憶装置。
【請求項１９】
メモリセルを構成するキャパシタに直接接続された該メモリセル内のトランジスタは完全空乏層型であることを特長とする請求項１の半導体記憶装置。
【請求項２０】
２個のトランジスタのそれぞれのソースとドレインは、シリコン基板に対して上下に延びるシリコン柱の上下方向に形成され、それぞれのゲートは該シリコン柱を囲むように形成され、キャパシタは該２個のトランジスタの上部に配置されたメモリセル構造を特長とする請求項１の半導体記憶装置。
【請求項２１】
データ線と列線は平行に配置され、該データ線と該列線の内部に行線が配置されていることを特長とする請求項２０の半導体記憶装置。
【請求項２２】
２個のトランジスタの接続部分に拡散層がないことを特長とする請求項２０の半導体記憶装置。
【請求項２３】
２個のトランジスタは完全空乏層型であることを特長とする請求項２０の半導体記憶装置。
【請求項２４】
メモリセルアレー内のデータ線は列線で制御されるスイッチ用ＭＯＳトランジスタを介して共通データ線に接続され、該スイッチＭＯＳトランジスタはメモリセルトランジスタと同じ構造であることを特長とする請求項２１の半導体記憶装置。
【請求項２５】
メモリセルアレー内の複数のデータ線をプリチャージするトランジスタは、平面構造であることを特長とする請求項２０の半導体記憶装置。
【請求項２６】
ＭＯＳトランジスタがシリコンのフィン構造の側面に形成され、該フィンの高さが微細化の世代とともに高くなることを特長とした半導体装置。
【請求項２７】
複数のＭＯＳトランジスタから成り、それぞれのＭＯＳトランジスタのフィンの上部でそれぞれのゲートを接続したことを特長とする請求項２６の半導体装置。
【請求項２８】
埋め込み絶縁膜上のシリコンのフィン構造の側面に形成されたＭＯＳトランジスタの複数個からなり、該フィン幅の大きなトランジスタの基板は、該埋め込み絶縁膜の下部に存在する共通基板に接続されていることを特長とした半導体装置。
【請求項２９】
埋め込み絶縁膜上にシリコンのフィン構造が複数個存在し、該フィンのひとつの側面に該２個のＭＯＳトランジスタと該キャパシタを形成したことを特長とする請求項１の半導体記憶装置。
【請求項３０】
ひとつのフィンの両側面のそれぞれに２個のＭＯＳトランジスタとキャパシタを形成したことを特長とする請求項２９の半導体記憶装置。
【請求項３１】
データ線はフィンの上部に配置されたことを特長とする請求項２９の半導体記憶装置。
【請求項３２】
列選択線は二つのフィンの間に埋め込まれていることを特長とする請求項２９の半導体記憶装置。
【請求項３３】
メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行う記憶装置であって、該データ線は対線構造であることを特長とする半導体記憶装置。
【請求項３４】
該メモリセルのそれぞれは、２個のＭＯＳトランジスタと１個の情報電荷を蓄えるキャパシタから構成される回路の１対からなることを特長とする請求項３３の半導体記憶装置。
【請求項３５】
該データ線のプリチャージ電圧は、データ線の取りうる最大電圧に等しいことを特長とする請求項３４の半導体記憶装置。
【請求項３６】
該メモリセルのそれぞれは、交差結合されたMOSトランジスタを含むことを特長とする請求項３３の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高集積に好適なＭＯＳメモリセルならびに関連するデバイスと回路に関する。
【背景技術】
【０００２】
周知のように、各種の電子装置の小型化と低価格化には、ランダムアクセスメモリ（ＲＡＭ）の高密度が不可欠である。たとえば、ダイナミック・ランダムアクセスメモリ（ＤＲＡＭを例にとると、従来、その高密度化は、ＤＲＡＭの主要部を成すメモリセルと周辺回路を微細化することで達成されてきた。このようなＤＲＡＭセルならびにそれを構成するキャパシタやトランジスタの開発動向について総合的に記載された文献の例として非特許文献１がある。さらには関連した開発例としては、非特許文献２から６ならびに特許文献１がある。
【０００３】
【非特許文献１】三宅修治、「先端ＤＲＡＭとポストＤＲＡＭ」、応用物理、第７５号、第９号、ページ１０８０−１０９０、２００６年。
【０００４】
【非特許文献２】J.S. Brugler and P.G. Jespers, “Charge Pumping in MOS Devices”, IEEE Trans. on Electron Devices, vol. ED-16, No.3, pp. 297-302, March 1969.
【非特許文献３】H. K. Burke and G. J. Michon, “Charge Pump Random-Access Memory”, ISSCC72 Dig., pp.16-17.
【非特許文献４】Digh Hisamoto, “FD/DG-SOI MOSFET-a viable approach to overcoming the device scaling limit-”, IEDM2001 Dig., pp. 429-432.
【非特許文献５】K. Sunouchi et al., “A Surrounding Gate Transistor (SGT) Cell for 64/256Mbit DRAMs”, IEDM 89 Dig., pp.23-26.
【非特許文献６】J.-M. Yoon et al., “A Novel Low Leakage Current VPT (Vertical Pillar Transistor) Integration for 4F2 DRAM Cell Array with sub 40 nm Technology”, Device Research Conference2006 Dig., pp. 259-260.
【特許文献１】特開２００７−１７９６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、近年、１００ｎｍ以下にデバイス寸法が微細化されるとともに製造コストが飛躍的に増大してきているので、その分だけ微細化以外の従来とは異なる高密度に好適な方式や構造への要求が強まってきている。たとえばメモリセルを例にとると、微細化とともにその構造はますます複雑になってきている。一定の信号電圧を確保しメモリセルを安定に動作させるには、キャパシタの容量値（ＣＳ）は一定以上必要になるが、そのためにキャパシタの表面積が大きくなるように複雑な立体構造にする、あるいはより高誘電率のキャパシタ絶縁膜を使わざるをえないためである。
【０００６】
たとえば、図２２のような、ｎ本の行線（いわゆるＸ線あるいはワード線）とｍ本の列線（いわゆるＹ線あるいはデータ線）で構成される従来のアレーを例にとろう。図には、1個のＭＯＳトランジスタ（以下ではＭＯＳＴ）Ｍと1個のキャパシタＣＳから構成されるメモリセル（ＭＣ）を多数用いたメモリセルアレー（ＭＡ、以下単にアレーと略す）と周辺回路の一部が示されている。キャパシタ電極にはＤＣ電圧Ｖ’が印加されているが、ＶＤＤをデータ線の最大電圧とすると、この値はＶＰＰ（＞ＶＤＤ）かあるいはＶＤＤ／２が望ましい。キャパシタがＭＯＳで形成されている場合には、Ｖ’＝ＶＰＰ＞ＶＤＤ+ＶＴ（ＶＴ；キャパシタＭＯＳのしきい電圧）でなければならない。ノードＮにＶＤＤが記憶されている場合でもゲート直下にはチャンネルが形成されなければならないためである。キャパシタがＭＯＳで形成されているがそのゲート直下（本来チャンネルが形成される領域）に拡散層がある場合、あるいはキャパシタの両電極が導体の場合には、Ｖ’＝ＶＤＤも可能であるが、Ｖ’＝ＶＤＤ／２であるほうがよい。キャパシタ絶縁膜に加わるストレス電圧が緩和される、あるいは同じストレス電圧の条件下では絶縁膜厚を半減させることによってキャパシタ容量を倍増できるからである。なぜなら、Ｖ’＝ＶＤＤ／２では、キャパシタ絶縁膜に加わるストレス電圧は、ノードＮがＶＤＤあるいは０Ｖでも等しく、その値はＶＤＤ／２と最小になる。一方、Ｖ’＝ＶＤＤでは、ノードＮが０Ｖの場合にストレス電圧はＶＤＤになるからである。
【０００７】
それぞれのデータ線を一定の電圧、たとえばＶＤＤ／２にプリチャージした後に、一本のワード線、たとえばＸ１線が選択されてそれにパルス電圧が印加されると、Ｘ１上のすべてのメモリセルから対応するそれぞれのデータ線に読み出し信号が出力される。メモリセルにＶＤＤあるいは０Ｖが記憶されていたとすると、その読み出し信号ｖＳは、
ｖＳ＝（ＶＤＤ／２）〔ＣＳ／（ＣＳ＋ＣＤ）〕、              （１）
ＣＤ＝ｎＣｄ、                                        （２）
と表される。ここで、ＣＳ、ＣＤならびにＣｄは、それぞれメモリセル容量、データ線寄生容量、ならびにデータ線方向の1個のメモリセルあたりの寄生容量である。ここで、メモリセル内のリーク電流、アレー内雑音、センスアンプ（ＳＡ）のオフセット電圧を考慮すると、メモリセルが安定に動作するためには１００ｍＶ程度の信号電圧が必要である。この条件をより作りやすく小型のメモリセルで実現することが望まれる。しかしそれにはいろんな課題がある。たとえば、通常センスアンプはメモリセルに比べてかなり大きいので、チップを小さくするには、1個のセンスアンプに多数のメモリセルを接続して（つまりｎを大きくして）する。しかし、その分だけＣＤが大きくなり信号電圧は小さくなる。そこで、これを補うためにＣＳを大きくすると、今度はメモリセル構造が複雑になってしまう。従来、ｎは２５６から５１２程度にとどまっていたのは、所要信号電圧の条件下で、チップサイズとメモリセル構造の複雑さを調和させた結果である。
【０００８】
周辺回路、たとえばセンスアンプにも問題がある。データ線毎にセンスアンプが必要になるというＤＲＡＭの動作原理に由来する。すなわち、周知のように、選択されたＸ１上のすべてのメモリセルは破壊読出しなので（後述の図２Ｄ参照）、それらすべてのメモリセルに対して読み出しと再書き込み動作が必須で、このために、それぞれのデータ線に交差結合型のセンスアンプ（ＳＡ、後述の図２Ｃ）が必要になる。このセンスアンプはメモリセルに比べて面積がかなり大きいのでチップサイズを大きくする。また狭いデータ線ピッチ内にレイアウトするのでデータ線方向に長く延びた形状になりデータ線寄生容量ＣＤを大きくし、さらには不平衡雑音を導入し不安定動作の一因になる。尚、読み出し、再書き込みあるいは書き込み動作は以下のように行われる。それぞれのデータ線に読み出された信号はそれぞれのセンスアンプで増幅され、その増幅された信号がそれぞれのメモリセルに再書き込みされる。同時に列アドレスで選択されたスイッチ（たとえばＳＷ１）がオンになり、選択されたデータ線（ＤＬ１）上の増幅された信号が共通データ線（Ｉ／Ｏ）に出力され、入出力回路（ＩＯＣ）を通してチップからのデータ出力（Ｄｏｕｔ）となる。書き込みは、再書き込みのタイミングで行われる。すなわち、チップ外から入力されたデー入力（Ｄｉｎ）は、書き込み起動信号（ＷＥ）がオンになってＩ／Ｏ線と選択されたデータ線（ＤＬ１）を介してメモリセルのノードＮに書き込まれる。
【０００９】
本発明の目的は、新たなメモリセルの選択方式を導入することによって、上述した諸問題を解決し安価なＤＲＡＭを提供することである。さらには、本選択方式は、その他のＤＲＡＭセル、あるいはスタティック・ランダムアクセスメモリ（ＳＲＡＭ）の高性能化にも寄与する。
【００１０】
本発明のその他の目的と新規な特長は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。すなわち、アレーを構成する行線と列線の交点にメモリセルが接続され、該１個のメモリセルは行線と列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うメモリ。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものとして、２個のＭＯＳトランジスタ（ＭＯＳＴ）と１個のキャパシタからなるＤＲＡＭを例にとると、該２個のＭＯＳＴの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されるようになる。このため、データ線毎にセンスアンプが不要になるのでセンスアンプに接続できるメモリセル数が増えてチップが小さくなり、メモリセルの所要容量値が小さくなるのでメモリセル構造が簡単になり、データ線の電圧振幅が小さくなって消費電力が低くなり、あるいはデータ線の容量が小さくなるので信号電圧が大きくなり高速動作が可能になる。さらにはアレー内に発生する雑音が小さくなるので安定動作が可能になる。よって安価で高性能なＤＲＡＭを提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下においては、アレーを構成する行線と列線の交点にメモリセルが接続され、該１個のメモリセルは２個のＭＯＳＴと１個のキャパシタからなり、該２個のＭＯＳＴの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線との信号の授受を行うＤＲＡＭについて詳細に説明する。
【００１４】
図１Ａ乃至図１Ｂにはメモリセルに関する本発明の概念を示す。周知のように、従来のＤＲＡＭメモリセルが、１個のＭＯＳＴと１個のキャパシタから構成されているのに対し、本発明のメモリセルは２個のＭＯＳＴ（Ｍ１、Ｍ２）と１個のキャパシタ（ＣＳ）から構成される。たとえば、これらはｎチャンネルＭＯＳＴである。これらのＭＯＳＴはメモリセルを選択し、またＣＳは情報電荷を蓄える。これらのＭＯＳＴのゲート（Ｘ、Ｙ）の両方に電圧が印加されてメモリセルが選択される以外は、該メモリセルの動作は従来のメモリセルとほぼ同様である。すなわち、ＣＳの記憶ノード（Ｎ）にはデータ線（ＤＬ）から２進情報に対応した高い電圧（ＶＤＤ）あるいは低い電圧（０Ｖ）が与えられて情報が書き込まれる。書き込まれた情報は、該２個のＭＯＳＴの両者、あるいはいずれか一方をカットオフ（以下オフ）することによってノードＮに保持される。同様にしてメモリセルが選択され、ＣＳのノードＮの高低に対応した電圧がデータ線に取り出され弁別されることによって読み出しが行われる。ＸとＹはそれぞれ、アレー内の互いに直行する行と列の選択線であって、図１Ａは列（Ｙ）線とデータ線が平行なセルであり、また図１Ｂは列（Ｙ）線とデータ線が直行するセルである。
【００１５】
尚、本発明のメモリセルはそれ自身に利得がないので、読み出し信号を大きくするためにデータ線の寄生容量をできるだけ小さくするメモリセル構造、あるいは行線あるいは列線を駆動する際にデータ線に結合する雑音の小さいセル構造が望まれる。この点で図１Ａのメモリセルがより優れている。このメモリセルでは、Ｘ線とＹ線が選択駆動されてその交点のメモリセルが読み出された場合、すべての非選択Ｘ線はオフで、したがってデータ線方向のすべての非選択メモリセル内のＭ１もオフなので、多数のＭ１とＭ２の接続部の内部容量がもともとのデータ線容量に加算されることはない。もし、Ｍ１をデータ線と平行なＹ線で制御すると、すべての非選択セルの内部容量が加わりデータ線容量はきわめて大きくなる。一方、Ｙ線が駆動されるタイミングでは、Ｙ線がデータ線と平行ならばそれらの結合容量によってデータ線に雑音が発生しやすい。特に、Ｍ１をデータ線と平行なＹ線で制御するとそれが顕著になる。しかし、図１Ａのメモリセルでは、Ｙ線はＭ１を直接駆動するのではなく、内部のＭ２を駆動するのでこの種の雑音は小さい。後で述べるように（図１５Ｂ、図１６Ｂ、図１７Ａ、図１８Ａ）、データ線の上部に距離を離して配置すればこの種の雑音はさらに小さくできる。図１Ｂのメモリセルは、図１Ａのメモリセルとは異なり、Ｘ線が駆動されると非選択セルの内部容量が加算され、またＸ線からデータ線への結合雑音が大きい。しかし、データ線の長さが短い場合にはこのメモリセルも有効である。それぞれのデータ線にセンスアンプが不要になるなどの図１Ａのメモリセルと共通な利点があるからである。
【００１６】
図２Ａは、図１Ａのメモリセルを用いたアレー（ＭＡ）とその関連回路の概略図の一例である。アレーはｎ行とｍ列のマトリックス構造で、複数の該メモリセルのそれぞれは、複数の行線（Ｘ１−Ｘｎ）と複数の列線（Ｙ１−Ｙｍ）の交点に接続され、複数のデータ線（ＤＬ１−ＤＬｍ）のそれぞれには複数のメモリセルが接続され、スイッチ（ＳＷ１−ＳＷｎ）を介して共通データ線（Ｉ／Ｏ）に接続されている。また該複数のデータ線のそれぞれは、たとえば電源電圧ＶＤＤ／２を電源とする複数のｎチャンネルＭＯＳＴ（ＭＰ１−ＭＰｍ）からなるプリチャージ回路ＰＲＣに接続されている。さらにＩ／Ｏ線は、ＶＤＤ／２を電源とするｎチャンネルＭＯＳＴ（ＭＰ０）とセンスアンプ（ＳＡ）に接続されている。それぞれのスイッチ（ＳＷ）は、たとえば図２Ｂに示すように、そのゲートが対応する列線で制御されるｎチャンネルＭＯＳＴ（ＭＳＷ）である。またセンスアンプは、図２Ｃに示すように、Ｉ／Ｏ線に出力された読み出し信号をＶＤＤ／２を参照して弁別し増幅する交差結合型ＣＭＯＳアンプである。すなわち、センスアンプは、それぞれが交差結合されたｎチャンネルＭＯＳＴ（ＭＳ１，ＭＳ２）とｐチャンネルＭＯＳＴ（ＭＳ３、ＭＳ４）によって構成され、起動信号ＳＮとＳＰを順次印加して起動する。以下、図２Ｄを用いて全体の動作を説明しよう。
【００１７】
非活性時には、プリチャージ信号ＰＲによってすべてのデータ線とＩ／Ｏ線はＶＤＤ／２にプリチャージされている。活性時には、複数のＸ（行）線の中の一本のＸ線（たとえばＸ０）に選択的に電圧が印加され、また複数のＹ（列）線の中の一本のＹ線（たとえばＹ０）に選択的に電圧が印加されると、それらの交点にあるメモリセル（図２Ａでは斜線のセルＭＣ）が選択され、該メモリセルは対応するデータ線ＤＬ１と信号の授受が可能となる。尚、該メモリセルが動作中は、アレー内の他のメモリセルは非選択状態なので、選択されたデータ線ＤＬ１以外のすべてのデータ線はＶＤＤ／２にプリチャージされたままである。ここで、該選択されたメモリセルが読み出される場合を例にとろう。セルノードＮには記憶情報に対応した電圧ＶＤＤあるいは０Ｖが記憶されているとすると、データ線ＤＬ１にはフローティング電圧ＶＤＤ／２に重畳した信号電圧成分が読み出される。ＶＤＤが記憶されていた場合には正の信号成分（＋ｖS）が、また０Ｖが記憶されていた場合には負の信号成分（−ｖS）が読み出される。これらの信号電圧は同時にＩ／Ｏ線にも読み出される。Ｙ1線でスイッチＳＷ１がすでにオンになっているからである。これらの信号成分の大きさｖSは、記憶ノードの容量値ＣSとデータ線とＩ／Ｏ線の寄生容量の和ＣＤＴ（=  ＣＤ＋ＣＩ／Ｏ）で決まり、
ｖS  =（ＶＤＤ／２）〔ＣS／（ＣS ＋ＣＤＴ）〕、      （３）
ＣＤＴ＝ＣＤ＋ＣＩ／Ｏ、                          （４）
ＣＤ  ＝ｎＣｄ、                                （５）
ＣＩ／Ｏ  ＝ｍＣｉ／ｏ、                                      （６）
となる。ここで、ＣｄならびにＣｉ／ｏはそれぞれ、データ線方向の1個のメモリセルあたりの寄生容量ならびにＩ／Ｏ線方向の1個のメモリセルあたりの寄生容量である。データ線ＤＬ１とＩ／Ｏ線に出力されたこれらの信号は、ＶＤＤ／２を参照電圧として、図２Ｃのセンスアンプ（ＳＡ）で増幅される。すなわち、ＳＮはＶＤＤ／２から０Vに、続いてＳＰはＶＤＤ／２からＶＤＤに駆動されてセンスアンプは動作し、ＶＤＤあるいは０Vに増幅された信号はセンスアンプ出力ＯＵＴから読み出し情報として出力する。尚、メモリセルが読み出されると、もともとの記憶情報は小さくなり破壊されてしまう。すなわち、ノードＮの電圧は、もともとのノード電圧がＶＤＤならＶＤＤ／２＋ｖＳに、また０ＶならＶＤＤ／２−ｖＳになり、もともとあった2進情報の電圧差ＶＤＤは２ｖＳと小さくなってしまうからである。そこで、読み出すたびにセルに再書き込みする必要がある。この動作はＩ／Ｏ線で増幅された信号をスイッチＳＷ１とデータ線ＤＬ１を介してノードＮに与えれば自動的に行われる。
【００１８】
書き込み動作は以下のように行われる。Ｘ１ならびにＹ２に電圧が印加されて該セルＭＣが選択され、さらにＩ／Ｏ線に接続された書き込み回路（図では省略）から書き込みデータに対応したＶＤＤあるいは０ＶがＩ／Ｏ線に与えられと、そのデータ電圧はスイッチＳＷ１とデータ線ＤＬ１を介してセルＭＣのノードＮに与えられる。尚、本発明によって書き込み速度あるいは書き込みサイクルは、従来（図２２）に比べて格段に改善される。従来では、特定のメモリセルを書き込む場合、同じ行線に接続されるメモリセルは破壊読出しなので、書き込み動作に先立って、該行線のすべてのメモリセルを読み出し再書き込みする動作が必要である。その後に選択された特定のメモリセルの再書き込みデータを実際の書き込みデータで置き換えなければならないためである。本発明では、同じ行線の選択されたメモリセルの一個だけが活性化されるので、読み出し再書き込み動作が不要で、選択されたメモリセルに直接書き込める。
【００１９】
尚、従来のＤＲＡＭセルのように、メモリセル内の電荷は時間とともに漏洩し記憶電圧も減少するので、一定時間ごとにリフレッシュしなければならない。このリフレッシュ動作は、各セルに対して、上述した読み出しと再書き込み動作を行えばよい。尚、Ｘ線とＹ線に印加される電圧ＶＰＰは、周知のＤＲＡＭと同様に、ＶＤＤとＭＯＳＴのしきい電圧ＶＴの和よりも大きな値でなければならない。メモリセルから十分な信号成分をデータ線に読み出し、またデータ線からの書き込み電圧ＶＤＤをメモリセルのノードＮに十分書き込むためである。尚、ＶＰＰを低くするにはＭＯＳＴ（Ｍ１、Ｍ２）のＶＴを小さな値に選べばよいが、通常それには限界がある。非選択時にデータ線の電圧いかんに拘わらずこれらのＭＯＳＴをカットオフするためには、ＶＴには所要最小値（たとえば０．８Ｖ）があるためである。しかし非選択時のＸ線とＹ線のレベルを０Ｖから負電圧に変更すれば、ＶＰＰはその分だけ低くできる。すなわち、たとえば、そのレベルを０Ｖから−０．５Ｖに変更すれば、所要ＶＴを０．８Ｖから０．３Ｖと低くしても、ＶＴは実効的には０．８Ｖに維持できるので、これらのＭＯＳＴはカットオフできる。もちろん、ＶＰＰは０．５Ｖだけ低くできる。このように、所要ＶＴを低くし駆動線の電圧をシフトする駆動法は、従来のＤＲＡＭでは負電圧ワード線駆動としてよく知られている。この駆動法は、デバイスが１００ｎｍ以下、たとえば４５ｎｍ以下に微細化するにつれ重要になる。周知のように、低いＶＴであるほど、微細化とともに増大するＶＴのばらつきを抑えられるからである。
【００２０】
本発明によるメモリセルならびにアレーとその駆動方式の効果は以下のようにまとめられる。
【００２１】
（１）一定の信号電圧ｖＳのもとで、一個のセンスアンプに接続できるメモリセルの数は飛躍的に増大する。したがってチップ内に必要なセンスアンプの数は減るのでチップ面積は小さくなる。ここで従来例（図２２）と比較してみよう。通常、セル一個あたりのデータ線容量Ｃｄは、セル1個あたりのＩ／Ｏ線容量Ｃｉ／ｏに比べてかなり大きい。アレー内の配線は周囲の導体で囲まれていてより高密度構造であるのに対し、Ｉ／Ｏ線は単なる配線だからである。また、後述の図７Ｂに示すように、データ線方向がより長いメモリセルの場合もこの条件が成りたつ。したがって、Ｃｉ／ｏ＝αＣｄ（α＜1）となる。ここで、従来例のデータ線に接続されているメモリセル数をｎとし、本発明のアレーの行数をｎ’と定義し直すと、式（１）−（６）において、従来と同じＶＤＤとＣＳのもとで、信号電圧ｖＳが等しい条件、すなわち本発明の寄生容量ＣＤＴと従来の寄生容量ＣＤとが等しい条件から、ｎ＝ｎ’＋ｍαの関係が得られる。したがって、一個のセンスアンプに接続されるセル数（ｎ’ｍ）と従来例のそれ（ｎ）の比は、
ｎ’ｍ／ｎ＝（ｎ’ ／α）（１ｎ’ ／ｎ）                        （７）
となる。一般に、右辺はｎ’＝ｎ／２で最大になり、この場合にｍ＝ｎ／（２α）となって、セル数の比の最大値はｎ／（４α）となる。したがって、たとえば、ｎ＝２５６、α＝０．５の場合、接続できるセル数の最大値は１２８倍に増え、この場合のアレーサイズ（アレーのマトリックスサイズ）は、式（７）からｎ’ｍ＝１２８ｎ（＝３２ｋビットアレー）となる。チップ内の所要センスアンプ数は１２８分の１となるから、チップはその分だけ小さくなる。図３に、ｎ’に対する上記の比ｎ’ｍ／ｎとｍの関係を示した。また、α＝０．２５なら、セル数は２５６倍に増え、そのアレーサイズは６４ｋビットとなるから、チップサイズはさらに小さくなる。尚、セル数の比の最大値は、常にα＜１なので、常にｍ＞ｎ’の場合に実現される。すなわち、データ線方向に接続されるメモリセルの数は、それと直行する方向に接続されるメモリセルの数よりも小さいアレーになる。またこれまでｎ＝２５６と仮定して説明してきたが、設計や製造のし易さの点から実際上は２５６乃至５１２である場合が多い。したがって、上記のアレーサイズが最大になる行数ｎ’は１２８乃至２５６程度となる。尚、チップサイズの点で従来よりも有利になるアレーサイズｎ’ｍの下限は、ｎ’ｍ＞ｎの条件から、２５６乃至５１２程度となる。
【００２２】
実際のチップは、本発明によって得られたアレーを複数個並べて構成されるが、１個のアレーの大きさ（ｎ’ｍ）、リフレッシュサイクルｔＲＣならびにメモリセル内のリーク電流で決まるリフレッシュ時間tＲＥＦの間には以下のように密接な関係がある。ここで、リフレッシュサイクルｔＲＣとは、リフレッシュの都合のためにチップ外部からそのチップをアクセスできない周期で、従来のカタログ使用ではほぼ１６μｓである。つまりほぼ１６μｓ毎にメモリの１サイクルはリフレッシュのために使われる。ここでは説明を簡単にするため、リフレッシュはチップ内のすべてのアレーで同時に行われ、それぞれのアレーではそれに属するセンスアンプを用いて常に一個のメモリセルが順次リフレッシュされると仮定する。すなわち、アレー内のある１個のセルが終了すると、そのアレー内の他のセルに移る、というように順次行われ、アレー内のｎ’ｍ個のセルのリフレッシュが終了すると初めのメモリセルに戻る。このような動作が周期的に行われて記憶情報が保持される。明らかに、それぞれのセルが記憶情報を消失する前にリフレッシュされるためには、tＲＥＦ＞ｔＲＣｎ’mの関係が満足されなければならない。たとえば、ｔＲＣ＝１６μｓ、ｎ’ｍ＝３２ｋなら、それぞれのメモリセルは、tＲＥＦ＞５１２msでなければならない。このような長いリフレッシュ時間は、少なくても後述するリーク電流の少ない完全空乏型ＳＯＩ（ＦＤ−ＳＯＩ）プロセスで可能である。通常のバルクＣＭＯＳプロセスのように、それが困難な場合には、センスアンプに接続できるセル数ｎ’ｍは、リフレッシュ時間tＲＥＦによって制限を受ける。たとえば、ｔＲＣ＝１６μｓ、tＲＥＦ＝６４ｍｓなら、アレーサイズｎ’ｍは６４ｍｓ／１６μｓ以下、すなわち４ｋビット以下となる。
【００２３】
（２）一定の信号電圧ｖＳのもとで、メモリセル内のキャパシタの所要容量値を飛躍的に小さくできるのでキャパシタ構造を簡単にできる。ここで、１個のセンスアンプに接続されるメモリセル数は両者同じ一定の値（すなわちｎ＝ｎ’ｍ）で、ＶＤＤも同じ、さらにＣＤとＣＤＴはメモリセルのキャパシタ容量に比べてかなり大きいと仮定しよう。所要ＣＳの従来例に対する比は、式（１）−（６）において、両者の信号電圧が等しい条件から、
∴ＣＳ／ＣＳ’＝ＣＤ／ＣＤＴ＝ｎ／（ｎ’＋ｍα）        （８）
となる。ここでＣＳ’は本発明における所要セル容量である。右辺分母の二つの項（ｎ’とｍα）の積は一定なので、両者が等しい場合、すなわちｎ’＝ｍα＝ｎα／ｎ’、つまりｎ’＝（ｎα）０．５の場合に、ＣＳ／ＣＳ’は最大となり、その値はｎ／（２ｎ’）となる。したがって、ｎ＝２５６の場合、α＝０．５なら、その最大値はほぼ１１となり、所要セル容量は約１０分の１となる。α＝０．２５なら、その最大値は１６となり、所要セル容量は１６分の１となる。ｎ＝２５６、α＝０．５の場合、ｎ’に対するＣＳ／ＣＳ’ならびにｍの関係を図４に示した。尚、式（８）から、ＣＤＴはＣＤに比べてかなり小さな値になるので、その分だけ高速・低電力となる。
【００２４】
（３）一定の信号電圧ｖＳのもとでは、所要記憶電圧ＶＤＤ、すなわちデータ線の充放電電
圧を飛躍的に低くできるので消費電力を小さくできる。ここで、１個のセンスアンプに接続されるメモリセル数が両者同じ（すなわちｎ＝ｎ’ｍ）で、ＣＳも同じ、ＣＤとＣＤＴはメモリセルのキャパシタ容量に比べてかなり大きい場合を仮定しよう。所要ＶＤＤの従来例に対する比は、式（１）−（６）において、両者の信号電圧が等しい条件から、
ＶＤＤ／ＶＤＤ’＝ｎ／（ｎ’＋ｍα）                  （９）
と式（８）と同じ表現になる。ここでＶＤＤ’は本発明における所要電圧である。前述と同様に、比ＶＤＤ／ＶＤＤ’はｎ’＝ｍα＝ｎα／ｎ’、すなわちｎ’＝（ｎα）０．５の場合に最大となり、その値はｎ／（２ｎ’）となる。したがって、α＝０．５なら、その最大値はほぼ１１となり、所要電圧は約１０分の１となる。α＝０．２５なら、その最大値は１６となり、所要電圧は１６分の１となる。ｎ＝２５６、α＝０．５の場合の、ｎ’に対するＶＤＤ／ＶＤＤ’ならびにｍの関係は、ＣＳ／ＣＳ’をＶＤＤ／ＶＤＤ’で置き換えれば、図４がそのまま使える。
【００２５】
（４）ＣＳ、ＶＤＤ、ならびにセンスアンプ１個あたりのセル数が同じ条件のもとでは、信号ｖＳが大きくできるので、1個のセルに複数のビットさえ記憶できるようになり、ビット価格は飛躍的に減少する。すなわち、ＣＤあるいはＣＤＴはＣＳに比べてかなり大きい条件では、
ｖＳ’／ｖＳ＝ ｎ／（ｎ’＋ｍα）                  （１０）
と式（８）と同じになる。ここでｖＳ’は本発明における信号電圧である。上述したように、比ｖＳ’／ｖＳはｎ’＝ｍα＝ｎα／ｎ’、すなわちｎ’＝（ｎα）０．５の場合に最大となり、その値はｎ／（２ｎ’）となる。したがって、α＝０．５なら、その最大値はほぼ１１となり、信号電圧は約１０倍となる。α＝０．２５なら、その最大値は１６となり、信号電圧は１６倍となる。ｎ＝２５６、α＝０．５の場合の、ｎ’に対するｖＳ’／ｖＳならびにｍの関係は、ＣＳ／ＣＳ’をｖＳ’／ｖＳで置き換えれば、図４がそのまま使える。
【００２６】
（５）小さなメモリセルの場合でもセンスアンプのレイアウトが可能になり、結局はチップ面積を小さくできる。本発明では、従来のように小さなピッチで配線されたデータ線ごとにセンスアンプを設ける必要がないためである。
【００２７】
（６）アレー内の雑音が小さい。従来のＤＲＡＭでは、互いに隣接する多数のデータ線が大きな電圧で同時に充放電するので、隣接データ線からの結合雑音やアレー内の他の導体を介してアレー内に発生する雑音が大きい。したがって安定動作に難点がある。それに対して、本発明では、原理的にはアレー内の一本のデータ線だけが動作するので、雑音は少なく、その分だけメモリセルは安定に動作する。
【００２８】
図５Ａから図５Ｄは、図１Ａ乃至図１Ｂのメモリセル回路を用いたアレーの実施例である。図５Ａはデータ線と行線が平行な図１Ｂのメモリセルを用いた実施例である。スイッチは、図２Ｂから明らかなように、行線（Ｘ線）で選択することもできる。Ｘ線が駆動されるとデータ線の容量は増加するが、データ線の長さが短い（ｍが小さい）場合には、増加しても全体の容量は小さいのでそれが許される。図５Ｂは、図１Ａのメモリセルの複数のデータ線のすべてを直接接続した例で、各列のスイッチが省略でき、また所要プリチャージ回路は一個なのでチップサイズを小さくできる。もしデータ線容量が大きすぎるのであれば、すべてのデータ線を結線せずに、たとえば隣接する２本のデータ線で結線し、これらの結線した２本に対応してスイッチやプリチャージ回路を設ければよい。図５Ｃは、図１Ａのメモリセルの列線を共通化し、列線の駆動回路数を減らした例である。ピッチが広がる分だけ駆動回路のレイアウトも容易になる。この実施例では、たとえば、Ｘ１とＹ１を駆動すると２個のセル（図中で斜線で示すセル）が同時に選択されるが、それに対応して２個の共通データ線（Ｉ／Ｏ１、Ｉ／Ｏ２）を設けているので、２個のセルの読み出しや書き込み動作が並列化できる。図５Ｄは、図２Ｂのメモリセルの行線を共通化したもので、行線の駆動回路に対して上記と同様の効果がある。
【００２９】
図６Ａから図６Ｃまでは、図１Ａのメモリセルを用いた複数アレーと周辺回路の配置に関する実施例である。図６Ａは、図２Ａに示した２個のアレー（ＭＡ１、ＭＡ２）の２本の共通Ｉ／Ｏ線（Ｉ／Ｏ１、Ｉ／Ｏ２）をセンスアンプ（ＳＡ）の２入力端子に接続した例である。２本の共通Ｉ／Ｏ線がＳＡに対して開放配置されていることに特長がある。動作は以下のように行われる。２個のアレーに共通なＸデコーダとＸドライバから成るブロック（ＸＤ）によって一本のＸ線、たとえばＸ１１が選択されＶＰＰのパルス電圧が印加され、同時にＭＡ１内のＹ線、たとえばＹ１１が選択されＶＰＰのパルス電圧が印加されると、その交点のメモリセルからデータ線ＤＬ１１と共通Ｉ／Ｏ線（Ｉ／Ｏ１）へ信号電圧が読み出される。このとき他のアレーＭＡ２内の対応するＹ線（Ｙ２１）のみを駆動する。したがって、ＳＡの２入力端子からみたＩ／Ｏ線とデータ線の寄生容量は等しくなるので、信号電圧はＳＡによって正しく差動増幅される。書き込み動作も、Ｉ／Ｏ線のそれぞれに接続された書き込み回路（図では省略）から両Ｉ／Ｏ線に差動の書き込み電圧を与えることによって行われる。すなわち、スイッチを介して選択されたメモリセルに所望の２進の電圧が書き込まれる。図６Ｂは、２個のセルアレーブロックＢＬ１とＢＬ２に対し、Ｘ１とＹ１にのみパルス電圧ＶＰＰを印加し、Ｙ１線で選択された図６ＡのＳＷのようなスイッチ（本図では省略）を介してＩ／Ｏ１に読み出された信号をセンスアンプ（ＳＡ）で増幅する実施例である。上記の例のように、ＳＡの２入力端子からみたＩ／Ｏ線とデータ線の寄生容量は等しくなる。両Ｉ／Ｏ線が近接し折り返し配置されているので、図６Ａよりも低雑音である特長がある。図６Ｃは、図６Ａの変形例で、ＳＡをＸＤ部から分離し、２個のアレーブロック間に配置した実施例である。アレーが高密度の場合にはＸＤとＳＡを近接配置することは困難であるという問題が解決される。
【００３０】
以上、本発明のメモリセルならびにアレー構成などの概念を示す実施例を述べてきたが、以下ではこれら概念の具体的実施例を述べる。図７Ａは、アレー内のＸｊ行とＹｉ列近傍の4個の隣接するメモリセル（ＭＣｉ−１からＭＣｉ＋２）と関連回路を示したものである。アレーを高密度化しアレー内の配線数を減らすために、これらのメモリセルのデータ線とＹ線は隣接セル間で共用されている。ＸｊとＹｉにパルス電圧が印加されると、２個のメモリセル（ＭＣｉ、ＭＣｉ＋１）が選択される。たとえば読み出しの場合、それらの読み出し信号は、対応するデータ線（ＤＬｉ、ＤＬｉ＋１）に出力し、それらは列選択ＭＯＳＴ（ＭＳＷｉ、ＭＳＷｉ＋１）を介してＩ／Ｏ線（Ｉ／Ｏ１、Ｉ／Ｏ２）に出力される。図７Ｂならびに図７Ｃは、対応するアレーの平面図と断面図（Ａ−Ａ’）である。ｐ型基板（ｐ−sub）の上に、ｎチャネルＭＯＳＴ（Ｍ１、Ｍ２）とキャパシタＣＳが集積されている。キャパシタはいわゆるＭＯＳ容量で、基板と薄い酸化膜（図中番号１）上のキャパシタ電極ＰＬの間で形成される。電極ＰＬには、ＶＤＤがセルノードに書き込まれても容量が形成されるように、ＶＤＤよりも十分高い電圧ＶＰＰが印加されている。図中番号３は素子間分離用の厚い絶縁膜、電極（ＰＬ）材料はポリシリコンあるいは金属（たとえばニッケル・シリサイド）である。キャパシタは、ｎ型拡散層（ｎ＋）を介してＭ１とＭ２に接続されている。Ｍ１とＭ２は、たとえばキャパシタ電極と同じゲート材と薄いゲート酸化膜（２）から成る。Ｍ２は拡散層とコンタクト（ＣＴ１）を介して、たとえば金属配線であるデータ線（ＤＬｉ）に接続されている。Ｙｉ線は、たとえば金属配線であり、コンタクト（ＣＴ２）を介してＭ２のゲートを制御する。
【００３１】
図８はＭ２を立体構造にしたものである。図中番号４ならびに５は、それぞれ薄いゲート絶縁膜と厚い層間絶縁膜である。Ｍ２のゲートはコンタクト（ＣＴ２）を介してＹｉ線に接続されている。この構造はメモリセルの高密度化以外にも、Ｍ１とＭ２の接続部の寄生容量（図７ＣのＣＰ）が、拡散層がなくなるので無視できるほど小さくなる利点がある。このため、以下に示すように、メモリセルが半選択された場合にもキャパシタに蓄えられている電荷の消失を抑えられる。
【００３２】
ある特定のデータ線上の特定のメモリセルの記憶ノードＮSにＶＤＤが蓄えられている場合を例にとって説明しよう。該メモリセルと同じ行線のメモリセルが選択され、次に同じ列線の他のメモリセルが選択された場合、図９に示すように、該メモリセルはＸ方向の半選択とＹ方向の半選択を受ける。このため、Ｍ１とＭ２の接続点のノードＮＰには、Ｍ１がオンになってデータ線のプリチャージ電圧ＶＤＤ／２が蓄えられる。続いてＭ２がオンになるから、記憶ノードＮＳとＮＰの間で電荷再配分が起こり、ＮＳの電圧ＶＳはδだけ下がり、ＮＰの電圧ＶＰはδだけ上がる。δ＝（ＶＳ−ＶＰ）ＣＰ／（ＣＳ＋ＣＰ）で、初期にはＶＳ＝ＶＤＤ、ＶＰ＝ＶＤＤ/２だから、最初のδ、すなわちδ１は、δ１=  〔ＶＤＤ／２〕ＣＰ／（ＣＳ＋ＣＰ）となる。このような半選択の組み合わせが連続して起こった場合、δの値はδ１からδ２などと徐々に小さくなりながらも、初めに記憶されていたＶＤＤは、ついにはＶＤＤ／２となり、記憶情報が破壊されてしまう。もしＣＰがＣＳに比べて無視できるほど小さければ、δは無視できるので記憶情報は破壊されることはない。NＰに拡散層がない図８の構造は、このような条件を満たす。もちろん、保持時間が短くてもよい製品仕様では、構造がより簡単な図７のメモリセルも有用である。
【００３３】
他の種類の半選択によって記憶情報が破壊される場合もある。すなわち、同じデータ線上の他のメモリセルが連続的に選択された場合、該メモリセルは半選択され、その列（Ｙｉ）線に連続的に振幅ＶＰＰのパル電圧が加わる。図１０は、一回のパルス電圧が印加された場合のＭＯＳキャパシタＣＳとＭ２間の電荷の授受を示したものである。ここで、バルクのＭＯＳキャパシタに０Vが蓄えられている場合を仮定しよう。詳細は非特許文献２ならびに３に記載されているが、Ｍ２のゲート（Ｙｉ）が０Ｖの場合、図１０の最上図のように、キャパシタのゲート直下の反転層には多数の電子が存在する。しかしＭ２のゲート（Ｙｉ）にＶＰＰが加わると、その下図に示すように、Ｍ２にも反転層が形成されるので、キャパシタ部の電子の一部はＭ２のゲート直下の反転層に移動する。次にＭ２のゲートが０Ｖにもどると、最下図に示すように、ほとんどの電子はもとのキャパシタ部に戻る。しかし電子の一部は、Ｍ２のシリコンとゲート酸化膜の界面にはＭＯＳの界面準位があるので、その界面で捕獲されてしまう。その後、捕獲された電子は、空乏層の外部に存在する正孔と再結合して消滅する。すなわち、一回のパルスの印加によって、キャパシタ部の電子の数は減少するので、最初０Ｖであった電圧はわずかに上昇する。多数回のパルスが印加されると、ついにはキャパシタ部には電子はなくなるので記憶情報は破壊されてしまう。このような破壊を防ぐには、Ｍ２をバルクではなく、完全空乏層型（Ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ）ＳＯＩ（以下ＦＤ−ＳＯＩ）構造にすればよい。Ｍ２は完全に空乏化されているので、その基板、つまりゲート直下のＳＯＩ層には電子と結合する正孔は存在しないためである。
【００３４】
図１１は薄い埋め込み酸化膜（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ、ＢＯＸ）からなる二重ゲート構造のＦＤ−ＳＯＩＭＯＳＴを用いたメモリセルの断面図である。特許文献１にはＦＤ−ＳＯＩＭＯＳＴを用いた従来のメモリセル構造、すなわち1個のＭＯＳＴと1個のキャパシタから成るメモリセル構造が記載されている。本発明では、メモリセルは２個のＭＯＳＴから構成され、さらに図８Ｂのように、２個のＭＯＳＴ間に拡散層がないので前述した半選択の問題はない。メモリセルは、ｐ型基板あるいはｐ型ウエル上に集積され、図中番号１、２、３、４、５、６、７ならびに８は、それぞれ、キャパシタ絶縁膜、Ｍ１のゲート絶縁膜、キャパシタ電極、Ｍ２のゲート絶縁膜、層間絶縁膜、薄いシリコン層、素子分離絶縁膜、および埋め込み絶縁膜（ＢＯＸ）である。
【００３５】
以上、メモリセルを構成する２個のＭＯＳＴをほぼ平面状に配置したメモリセルの実施例を述べてきたが、メモリセルをさらに高密度化するにはＭＯＳＴを立体構造にすることである。非特許文献４に記載されているいわゆるフィン構造のＭＯＳＴ（ＦｉｎＦＥＴ）や非特許文献５ならびに６に記載されている立体ＭＯＳＴの一種である囲みゲート型トランジスタ（Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ、ＳＧＴ）を本発明のメモリセルに適用することもできる。以下、本発明を適用するのに好適なこれらのＭＯＳＴ構造ならびにそれを用いたメモリセルの実施例について詳細に説明する。
【００３６】
図１２Ａは周知のＦｉｎＦＥＴの鳥瞰図である。Ｂ ＯＸ上にフィン（Ｆｉｎ）状のシリコン基板が形成され、その側面にＭＯＳＴが形成されている。ｎチャンネルＭＯＳＴを例にとれば、たとえば、通常のＭＯＳＴと同様に、フィンの一部を形成するドレインＤとソースＳは低抵抗のｎ型拡散層で覆われ、ＭＯＳＴの基板Ｂは低濃度のｐ型層で形成されている。またゲートＧは薄いゲート絶縁膜を介してフィンの側面に形成されている。コンタクトを介してドレインとソースは低抵抗配線に接続される。ゲート材としてはニッケルシリサイドなどが、またゲート絶縁材としてはシリコン酸化膜やシリコン窒化膜などが使われる。図１２Ｂはその断面である。フィンの幅はＷで、従来の平面ＭＯＳＴのチャネル幅がＦｉｎＦＥＴの高さＨに相当する。尚、通常は、フィンの両側面を使うので、ひとつのフィンに二つのＭＯＳＴが形成できる。場合によっては、両側面と最上面を一個のＭＯＳＴとして活用する構造（いわゆるＴｒｉ-ｇａｔｅ）もある。
【００３７】
一般にＭＯＳＴは、ＦｉｎＦＥＴといえども、加工寸法が４５ｎｍ世代以降では、そのしきい電圧（ＶＴ）のばらつきが微細化とともに顕著になる。ＶＴばらつきの標準偏差σ（ＶＴ）とチャンネル領域の面積ＬＨには、Ａvtを定数とすると、
σ（ＶＴ）＝Ａvt（ＬＨ）−０．５
の関係があるから、ＬＨが小さくなるとσ（ＶＴ）は大きくなるからである。このばらつきは、チップ内の各回路の動作速度をばらつかせ、チップ全体の動作を不安定にさせる。したがって、微細化に伴ってσ（ＶＴ）をより小さく抑えなければならない。このばらつきは、わざわざＦｉｎＦＥＴ構造にしなくても、平面構造のＦＤ−ＳＯＩ構造でも抑えられることがよく知られている。不純物濃度を小さくできるのでＡvtの値を小さく抑えられるからである。それでも平面構造である限り、チャンネル面積は微細化とともに急激に減少するからσ（ＶＴ）を抑えるには限界がある。従来、このようなＶＴのばらつき問題に対処する指針と解決策はなかったが、ＦｉｎＦＥＴ構造ならそれが可能である。該ＭＯＳＴを微細化する、すなわちＬとＷを微細化しても、チャンネル面積ＬＨがより大きくなるように高さＨを調整できるからである。たとえば、上式から明らかなように、Ｌを半分にしても、Ｈを２倍以上にすればσ（ＶＴ）は小さくなる。またＦｉｎＦＥＴの電流駆動能力（Ｈ／Ｌに比例）も４倍以上に増える利点もある。微細化してもＬＨの値を調整できるこのようなＦｉｎＦＥＴ構造は他の高密度素子に利用できる。たとえば、高密度にしても大きな容量値が得られるので、チップ内の電源電圧変動を抑えるためのバイパスキャパシタや、後述するＤＲＡＭセル内のセルキャパシタとしてもきわめて有効である。
【００３８】
しかしこのようなＦｉｎＦＥＴにもいくつかの課題がある。たとえば、チップ内の特定回路内の特定ＭＯＳＴのＶＴを任意に変えられないという問題がある。完全空乏層型（ＦＤ−ＳＯＩ）のＭＯＳＴなので、ＶＴはゲート材などを一旦決めてしまうと一義的に決まってしまうためである。この問題は、ＭＯＳ構造を完全空乏層型にならない条件（後述）にすれば解決される。たとえば、図１３にはＢ１ならびにＢ２のフィンを持つ２個のＭＯＳＴが例示されているが、それぞれは完全空乏層型ＳＯＩ（ＦＤ−ＳＯＩ）と非完全空乏層型ＳＯＩ（ＰＤ−ＳＯＩ）である。Ｂ２に形成されるＭＯＳＴは、そのフィン幅Ｗ’を２Ｈ/３程度よりも十分大きくしているのでＰＤ−ＳＯＩとなる。該ＭＯＳＴの基板はＢＯＸ下部の共通基板に接続されていて、該ＭＯＳＴの基板濃度はイオン打ち込みで変えられるので、基板電圧やその濃度で該ＶＴを任意に制御できる。なお、多数のＭＯＳＴのゲートを並列に駆動する場合、フィンの高さＨが大きくなるにつれ深い溝の分だけゲート配線が長くなるので、その分だけ遅延時間が大きくなるという新たな問題も出てくる。これに対しては、図１４のように、絶縁膜で埋めた平坦部で各ゲートの最上部を低抵抗配線ＩＮＴで接続すれば解決できる。ここで、図中の１、２、３は、それぞれゲート酸化膜、ゲート電極配線とフィンを分離する絶縁膜ならびに埋め込み絶縁体である。
【００３９】
図１５は、以上述べたＦｉｎＦＥＴを本発明のＤＲＡＭセルとアレー（図７Ａ）に適用した例である。図１５Ａは、列線とデータ線を除く列方向のメモリセル構造の鳥瞰図である。トランジスタＭ１とキャパシタはフィンの側壁に形成されている。Ｂはたとえば低濃度のｐ型シリコン層で形成されたＭＯＳＴの基板、１、２、３、４はそれぞれ、隣接セル間を分離する絶縁体、該ｐ型シリコン層とＸ線（Ｘｊ）であるゲートＧあるいはプレートＰＬ間の絶縁膜、トランジスタＭ１のゲート酸化膜、ならびにキャパシタの酸化膜である。図１５Ｂはメモリセルアレーの平面図である。なお、図１５Ｂでは、プレートＰＬとその下の層に位置する各構成要素との関係が分かるように、その下の層が見えるよう図示している。従って、図中では、プレートＰＬのハッチングが両端のみとなっているが、実際には、その間もプレートＰＬが存在する。四角の領域ａｂｃｄが１個のメモリセルで、それが上下左右に対称に配置されてメモリセルアレーが構成される。図中の上下に延びるＢ１、Ｂ２、Ｂ３は低濃度のｐ型シリコン層、１と１１は隣接セル間を分離する絶縁体、３１、３１、３３はＭ１のゲート酸化膜、４１、４２、４３はキャパシタの酸化膜、ならびに５１、５２、５３はＭ２のゲート酸化膜である。図１５Ａの構造を作った後で、データ線部のｐ型シリコン層の上部の絶縁膜（図１５Ａの２に相当する部分）を選択的に除去し、除去された上部と側壁部にｎ層を拡散して、データ線と接続されるＭ１のドレインあるいはソースを形成する。その後、Ｘ線（Ｘｊ）とプレートＰＬの間のフィンの側面だけに選択的に薄いゲート酸化膜を形成し、さらに溝をＹ線（Ｙｉ）で埋めることによってトランジスタＭ２を形成する。したがって、ＡＡ’断面である図１５Ｃに示すように、Ｍ２もフィンの側壁に形成される。さらに、ＢＢ’断面では、Ｍ１のゲートとプレートＰＬ電極の両者とＹ線間の寄生容量を小さくできる。Ｙ線との間には厚い絶縁膜（それぞれ６１、６２、６３、７１、７２、７３）があるためである。データ線部のコンタクトＣＴ１はｎ層部に形成される。図１５Ｂの太い点線で示すように、隣接セルのデータ線同士はコンタクトＣＴ１を介して結線され、さらにフィンの上部で上下に延在するように配線される。Ｙ線の上部に配線するとＹ線の駆動パルスによる雑音が大きくなるからである。尚、本実施例ではフィンの三つの側面のうち、ひとつの側面だけをキャパシタとして利用しているが、列並びに行方向に隣接するフィンの側面（図１５Ｂの１、１１の部分）にも溝を掘りそれらの側面にゲート酸化膜を形成しプレートで覆えば、キャパシタ容量は増加する。
【００４０】
図１６Ａと図１６Ｂは、図１５のメモリセル構造を利用し、フィンの両側面のそれぞれに、２個のＭＯＳＴ（Ｍ１、Ｍ２）とキャパシタ（ＣＳ）から成る１個のメモリセルを形成したアレーの平面図とそれに対応する回路図である。なお、本図も図１５Ｂと同様に下の層との関係を示すため、プレートＰＬのハッチングを両端のみとしている。最小加工寸法をＦとし、キャパシタの側面長を２Ｆとすれば、２０Ｆ２のaｂｃｄ内に４個のメモリセルが集積できるから、一個あたりのメモリセル面積は５Ｆ２となる。このような小型のメモリセルでも、フィンの高さを十分に大きく設定すれば、セルの容量値を大きくできるし、また前述したように、チャンネル面積を確保できるので微細化してもＭＯＳＴのＶＴばらつきは抑えられる。さらに、図１４のように、行線（Ｘ線）を他の低抵抗配線で結線すれば、行線に凹凸があっても高速に駆動できる。列選択ＭＯＳＴ（図７Ａ内のたとえばＭＳＷｉ、ＭＳＷｉ＋１）やセンスアンプなどの周辺回路のレイアウトも可能である。メモリセルに行線と列線の選択機能を持たせるという本発明によって、それぞれのデータ線にセンスアンプが不要になるし、また図１５Ｂや図１６Ａ内のＭ１の場合のように、一本の列線で共通に制御される２個の列選択ＭＯＳＴをフィン溝の両側に配置できるので、高密度にレイアウトできるからである。データ線のそれぞれにプリチャージ用ＭＯＳＴが接続される場合でも、同様に溝の両側面を活用すれば高密度にレイアウトできる。尚、アレーがＦｉｎＦＥＴ構造の場合、センスアンプを含む他の周辺回路には同じようなＦＤ−ＳＯＩのＦｉｎＦＥＴを使うこともできるし、図１３のように、ＦＤ−ＳＯＩとＰＤ−ＳＯＩを混用することもできる、あるいは通常のバルク構造のＣＭＯＳを使うこともできる。
【００４１】
図１７Ａは、前述した囲みゲート型トランジスタ（ＳＧＴ）を図１Ａのメモリセルに適用した実施例である。上図には４個のメモリセルの平面図が、下図にはキャパシタ部を除いた２個のメモリセルの断面図(上図のＡＡ’断面)が示されている。２個のＭＯＳＴ（ＳＧＴ）は、ｐ型濃度が極めて薄いシリコン柱（ピラー、１１と１２）を共通基板として立体的に配置され、それらのゲートは互いに直行する行（Ｘ）線と列（Ｙ）線に接続されている。またデータ線ＤＬは列線と平行であるが、それらは行線でシールドされた構造になっている。したがって、メモリセルが選択されたときにデータ線寄生容量は増えないし、列線が駆動された場合にデータ線への結合電圧は無視できる。図１７Ｂは、上部のｎ＋拡散層（２１、２２）からポリシリコンのプラグ（３１、３２）を介して接続されている非特許文献１に記載の立体キャパシタである。導体間（たとえば４１と４）にある薄いキャパシタ絶縁膜によってキャパシタは形成される。図１７の構造はメモリセル面積を最小にできる。最小寸法をＦとすると、原理的にはセルサイズは４Ｆ２になる。実際上、ピラーはＦよりも小さく形成できるので、面積はさらに小さくなる。
【００４２】
図１８Ａは、２個のＭＯＳＴの接続部の拡散層を削除して前述した半選択による記憶情報の破壊をなくした構造である。図１８Ｂは、前述した他の半選択による情報破壊をなくすために、２個のＭＯＳＴを完全空乏層化する条件を説明するための図である。周知のように、図１８Ｂの左図に示した平面型ｎチャンネルＭＯＳＴでは、シリコン層の厚さｔＳｉをゲート長Ｌに対してｔＳｉ＜Ｌ／３となるほど薄くした場合に完全空乏層化する。実際上、ピラーは製造後ほぼ円形になるが、この条件は、図１８Ｂの右図に示した縦型トランジスタでは、シリコン柱の幅（２ｔＳｉ）あるいは製造後のその直径がほぼ２／３Ｌ以下で実現する。したがって、Ｌを小さくすればするほどシリコン柱を細くしなければならない。尚、上下のＭＯＳＴのゲート間のスペースを、たとえば１０−２０ｎｍ程度以下に小さくすれば、拡散層が存在しなくても、両ＭＯＳＴの接続部のポテンシャル障壁を十分小さくできるので通常動作に支障はなくなる。
【００４３】
図１９は、主要部にＦＤ−ＳＯＩＭＯＳＴを用いたアレーならびにその端部の構造を示したものである。図２Ａに示したプリチャージＭＯＳＴＭＰは右端に、また図２Ｂに示したスイッチＭＯＳＴＭＳＷは左端に配置されている。ＭＰには通常の平面構造のＭＯＳＴが、またＭＳＷにはメモリセル内のＭ２と同じ構造の立体ＭＯＳＴが使われている。平面構造のＭＰを使う理由は、たとえば図６Ｃのように、列（Ｙ）線が複数のアレーを貫通する構成を小型のメモリセルから成るアレーで実現させる場合、ＭＰを平面構造にしたほうがアレー端部をより高密度にできるためである。なぜなら、メモリセルと同じ立体ＭＯＳＴを使うと、列線と直交するプリチャージ線やＶＤＤ／２の配線が困難になるからである。尚、図の実施例では、隣接するアレーとでＶＤＤ／２の電源配線を共有できる。一方、スイッチ部にはメモリセルと同じ構造の２個のＭＯＳＴをそのまま使い、共通Ｉ／Ｏ線（図中Ｉ／Ｏ１１）をその上部から取り出せば、このスイッチ部分はより高密度になる。尚、ＭＳＷ下部のＭＯＳＴＭＳＷ０には、そのゲートＸ０を電圧制御すれば、該メモリセルアレーの選択機能を持たせることができる。そのような選択機能が必要でない場合には、そのゲートＸ０には高い直流電圧を印加しこのＭＯＳＴを常時オンにしておけばよい。このような構造によって、図６Ｂや図６Ｃなどのアレーと周辺回路の接続は高密度にできる。尚、他の周辺回路、たとえばセンスアンプなどには、立体構造のＭＯＳＴも使えるが、たとえばＭＯＳＴのしきい電圧を自由に設定できないなどのＦＤ−ＳＯＩＭＯＳＴに伴う問題があれば、ＭＰと同じ平面構造のＭＯＳＴを使うこともできる。
【００４４】
これまでは、１個のメモリセルが２個のＭＯＳＴと１個のキャパシタからなる例を説明してきた。しかし、パルス電圧が印加された行線と列線の一致するメモリセルだけが選択されるという本発明の概念を他のメモリセルに適用することもできる。以下、１個のメモリセルがデータ対線で構成されるＤＲＡＭメモリセルやＳＲＡＭメモリセルに適用した実施例を説明する。
【００４５】
図２０は、４個のＭＯＳＴ（Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２）と２個のキャパシタ（ＣＳ１、ＣＳ２）で１個のメモリセル（ＭＣi）を構成する、いわゆるツインＤＲＡＭセルへの適用例である。１個のメモリセルを、データ対線（ＤＬｉ、/ＤＬｉ）構成になるように、図１Ａのメモリセル２個で構成し、その読み出しならびに書き込みを常に差動で行わせることに特長がある。書き込みは、書き込みデータに応じたＶＤＤと０Ｖの電圧の組み合わせを、データ対線から２個の記憶ノード（Ｎ１、Ｎ２）に与える。読み出し時には、記憶情報に応じて常に差動の読み出し信号をデータ対線に出力させる。このようなツインセルでも、選択された行線と列線の交点に接続されたメモリセルだけが選択されるので、前述した本発明による多数の利点がある。さらには、このようなツインセルには他の利点もある。すなわち、データ対線内の一方のデータ線に読み出された信号は、他方に読み出された信号の参照電圧になるので、データ線と共通Ｉ／Ｏ線をＶＤＤレベルにプリチャージできるようになる。データ線と共通Ｉ／Ｏ線をＶＤＤ／２にプリチャージし、この電圧を参照電圧とするこれまでの実施例（図２）とは異なる。このためセンスアンプの低電圧動作が可能になる。たとえば、図２Ｃのセンスアンプの２入力端子にＩ／Ｏ対線が接続されている場合、すなわち図中のＶＤＤ／２端子にもＩ／Ｏ線（すなわち／Ｉ／Ｏ）が接続されていて、Ｉ／Ｏ線に読み出された信号電圧が負の信号成分（−ｖS）の場合を仮定しよう。従来のＶＤＤ／２プリチャージ方式では、負極性の信号電圧がＩ／Ｏに出力した場合、参照電圧を与えるデータ線（／Ｉ／Ｏ）はＶＤＤ／２なので、センスアンプが正しく動作するためには、ｎＭＯＳセンスアンプ（図２ＣのＭＳ１とＭＳ２）内のＭＳ１がまず動作しなければならない。よりゲート電圧が高いからである。このための条件は、ＶＤＤ／２＞ＶＴ０である。ここでＶＴ０は、センスアンプ内のＭＯＳＴに必要な最小のしきい電圧でほぼ０．３Ｖである。したがって、ＶＤＤ＞０．６Ｖである必要がある。一方、ＶＤＤプリチャージ方式では、データ線すなわちＩ／Ｏ対線に読み出される信号は、常にＶＤＤとＶＤＤ−ｖSである。たとえば、Ｉ／Ｏ線にはＶＤＤ−vＳが読み出されると、他方（／Ｉ／Ｏ）はＶＤＤとなる。したがって、同様にして、ＭＳ１がまず動作するためにはＶＤＤ＞ＶＴ０の条件が必要になる。すなわちＶＤＤ＞０．３Ｖとなって、ＶＤＤ／２プリチャージ方式に比べて最低所要ＶＤＤは半減する。
【００４６】
図２１は、本発明をＳＲＡＭメモリセルに適用した実施例である。メモリセルは、ＭＯＳＴが交差結合されたＣＭＯＳフリップフロップ回路で構成されている。従来のＳＲＡＭセルは、４個のnＭＯＳＴ（Ｍ１１、Ｍ１２、Ｍｎ１、Ｍｎ２）と２個のｐMOST(  Ｍｐ１、Ｍｐ２）の６個のメモリセルで構成されるが、本発明ではさらに列線で制御されるＭ１２とＭ２２が加わる。これによって、同じ行線上のメモリセルからの悪影響はなくなる。たとえば、従来では、選ばれた一個のメモリセルの書き込みや読み出しを行おうとしても、同じ行線上の多数のメモリセルも同時に読み出されるので無駄な電力が消費される。また同じ行線上で、選択されたメモリセルの書き込み動作と他の非選択メモリセルの読み出し動作が常に共存するので、両動作の最適設計条件を満足させるようなメモリセル設計は一般に困難である。
【００４７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【００４８】
【図１Ａ】行線とデータ線が直行する本発明の一例を示すメモリセルの回路図。
【図１Ｂ】行線とデータ線が平行な本発明の一例を示すメモリセルの回路図。
【図２Ａ】行線とデータ線が直行する本発明の一例を示すアレーの回路図。
【図２Ｂ】データ線と共通Ｉ／Ｏ線間を制御する本発明の一例を示すスイッチの回路図。
【図２Ｃ】本発明に適用された交差結合型ＣＭＯＳセンスアンプの回路図。
【図２Ｄ】行線とデータ線が直行する本発明の一例を示すアレーの動作タイミング。
【図３】本発明の効果の一例を示す図。
【図４】本発明の効果の一例を示す図。
【図５Ａ】行線とデータ線が平行な本発明の一例を示すアレーの回路図。
【図５Ｂ】複数のデータ線を結線した本発明の一例を示すアレーの回路図。
【図５Ｃ】２本の列線を結線した本発明の一例を示すアレーの回路図。
【図５Ｄ】２本の行線を結線した本発明の一例を示すアレーの回路図。
【図６Ａ】２個のアレーの共通Ｉ／Ｏ線が開放配置され、該アレー間で差動動作する本発明の一例を示すアレーの回路図。
【図６Ｂ】２個のアレーの共通Ｉ／Ｏ線が折り返し配置され、該アレー間で差動動作する本発明の一例を示すアレーの回路図。
【図６Ｃ】複数のアレーに対するセンスアンプと行関連回路の位置関係を示す本発明の回路図。
【図７Ａ】本発明のメモリセルから成るアレー内の結線と制御に関する本発明の回路図。
【図７Ｂ】平面構造のＭＯＳＴから成る本発明のメモリセルを用いたアレーの平面図。
【図７Ｃ】図７ＢのＡＡ’断面図。
【図８Ａ】２個の平面構造のＭＯＳＴの結線部に拡散層のない本発明のメモリセルを用いたアレーの平面図。
【図８Ｂ】図８ＡのＡＡ’断面図。
【図９Ａ】半選択セルの情報破壊を説明するための回路図。
【図９Ｂ】半選択セルの情報破壊を説明するための各ノードの電圧。
【図１０】半選択によって記憶ノードの電荷が消滅することを示すメモリセルの断面図。
【図１１】２個の平面構造のＭＯＳＴの結線部に拡散層がなく、かつ完全空乏層ＳＯＩ型のＭＯＳＴで構成された本発明のメモリセル断面図。
【図１２Ａ】従来のフィン型ＭＯＳＴの構造を説明するための鳥瞰図。
【図１２Ｂ】従来のフィン型ＭＯＳＴの構造を説明するための断面図。
【図１３】本発明のフィン幅の異なる複数のフィン型ＭＯＳＴの断面図。
【図１４】本発明の複数のフィン型ＭＯＳＴを低抵抗配線ＩＮＴで接続した断面図。
【図１５Ａ】フィンの側面にメモリセルを形成した本発明のメモリセルの鳥瞰図。
【図１５Ｂ】フィンの側面にメモリセルを形成した本発明のメモリセルの平面図。
【図１５Ｃ】フィンの側面にメモリセルを形成した本発明のメモリセルの断面図。
【図１６Ａ】フィンの両側面のそれぞれにメモリセルを形成した本発明の平面図。
【図１６Ｂ】フィンの両側面のそれぞれにメモリセルを形成した本発明の回路図。
【図１７Ａ】本発明を適用したシリコン柱に上下に形成された２個のＭＯＳＴから成るメモリセルの下部の平面構造ならびに断面（ＡＡ’）構造。
【図１７Ｂ】本発明を適用したシリコン柱に形成された２個のＭＯＳＴの上部に結線された立体キャパシタ。
【図１８Ａ】本発明を適用したシリコン柱に上下に形成された２個のＭＯＳＴの結線部に拡散層のないメモリセルの下部の断面構造。
【図１８Ｂ】完全空乏層ＳＯＩ型の平面ＭＯＳＴ（左図）と立体ＭＯＳＴ（右図）。
【図１９】本発明を適用した立体ＭＯＳＴと平面ＭＯＳＴを用いたアレーとアレー端部の断面図。
【図２０】本発明を適用したＤＲＡＭツインセルの回路図。
【図２１】本発明を適用したＳＲＡＭセルの回路図。
【図２２】従来のメモリセルならびにそれを用いたアレーとその関連回路図。
【符号の説明】
【００４９】
ＭＣ…メモリセル、Ｍ…ＭＯＳトランジスタ、Ｃｓ…キャパシタ、ＤＬ…データ線、Ｎ…記憶ノード、Ｘ…行線、Ｙ…列線、ＰＲ…プリチャージ信号、ＰＲＣ…プリチャージ回路、ＭＡ…アレー、ＳＷ…スイッチ、Ｉ／Ｏ…共通Ｉ／Ｏ線、ＳＡ…センスアンプ、ＸＤ…ＸデコーダとＸドライバから成るブロック、ＣＴ…コンタクト、ＰＬ…プレート、ｐ−ｓｕｂ…ｐ型基板、ＢＯＸ…薄い埋め込み酸化膜。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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