(57)【要約】【課題】信頼性が高く、コスト増加を抑制した半導体記憶装置の製造方法を提供する。【解決手段】ワードラインＷＬ及び選択トランジスタＳＴを加工する工程と、ワードラインＷＬ間、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこの選択トランジスタに隣接するワードラインＷＬ１との間に、上面が制御ゲート電極５の上面より低くなるようにレジスト膜１０を形成する工程と、ワードラインＷＬ間を埋め込むように絶縁膜１１を形成する工程と、レジスト膜１０を除去して空洞１２を形成する工程と、選択トランジスタＳＴ間を埋め込む絶縁膜１４を形成する工程と、絶縁膜６を除去し、電極５の上面を露出する工程と、電極５のシリサイド化を行う工程と、を備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上に所定間隔を空けて、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び第３の絶縁膜をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され順に積層された第４の絶縁膜、電極層、及び第５の絶縁膜を含む選択トランジスタと、をそれぞれ有する複数のメモリ領域を隣接して形成する工程と、
前記ワードライン間、前記選択トランジスタ間、及び前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間に、上面が前記制御ゲート電極の上面より低くなるようにレジスト膜を形成する工程と、
前記ワードライン間を埋め込むように第６の絶縁膜を形成する工程と、
前記レジスト膜を除去し、前記ワードライン間に空洞部を形成する工程と、
前記選択トランジスタ間を埋め込む第７の絶縁膜を形成する工程と、
前記第３の絶縁膜及び前記第５の絶縁膜を除去し、前記制御ゲート電極の上面及び前記電極層の上面を露出する工程と、
前記制御ゲート電極及び前記電極層のシリサイド化を行う工程と、
を備える半導体記憶装置の製造方法。
【請求項２】
前記複数のメモリ領域の形成後、前記レジスト膜の形成前に、前記ワードライン、前記選択トランジスタ、及び前記半導体基板を覆うように第８の絶縁膜を形成することを特徴とする請求項１に記載の半導体記憶装置の製造方法。
【請求項３】
前記制御ゲート電極及び前記電極層のシリサイド化の後に、前記選択トランジスタ間の半導体基板表面を露出する開孔部を形成し、前記開孔部に導電体を埋め込みコンタクト部を形成することを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
【請求項４】
前記レジスト膜は上面が前記電荷蓄積層上面より高くなるように形成することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置の製造方法。
【請求項５】
半導体基板上に所定間隔を空けて、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び第３の絶縁膜をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され順に積層された第４の絶縁膜、電極層、及び第５の絶縁膜を含む選択トランジスタと、をそれぞれ有する複数のメモリ領域を隣接して形成する工程と、
前記ワードライン間、前記選択トランジスタ間、及び前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間に、感光性レジスト膜を形成する工程と、
隣接する前記ワードラインの間隔よりも長い波長を有する光を用いて前記感光性レジスト膜を露光する工程と、
前記感光性レジスト膜を現像して、前記選択トランジスタ間の前記感光性レジスト膜を除去し、前記ワードライン間の前記感光性レジスト膜を所定の高さに加工する工程と、
前記ワードライン間を埋め込む第６の絶縁膜を形成する工程と、
前記感光性レジスト膜を除去し、前記ワードライン間に空洞部を形成する工程と、
前記第３の絶縁膜及び前記第５の絶縁膜を除去し、前記制御ゲート電極の上面及び前記電極層の上面を露出する工程と、
前記制御ゲート電極及び前記電極層のシリサイド化を行う工程と、
を備える半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩの高集積化による配線の微細化に伴い、配線間容量増大による信号遅延の増加が問題となっている。配線間容量を低減する構成として、配線間に空洞領域を形成したエアギャップ配線が提案されている（例えば特許文献１参照）。
【０００３】
また、順に積層されたトンネル酸化膜、浮遊ゲート電極、インターポリ絶縁膜、及び制御ゲート電極を有するワードラインを備える不揮発性半導体記憶装置においても、ワードライン（浮遊ゲート電極）間に発生する寄生容量の低減のため、ワードライン間にエアギャップ（空洞）が形成されている。
【０００４】
ワードライン間にエアギャップを形成する方法としては、ワードライン間に酸化膜や窒化膜等の犠牲膜を埋め込み、ワードライン（制御ゲート電極）のシリサイド化を行い、犠牲膜をウェットエッチングなどで除去し、カバレッジの悪いキャップ膜を堆積するという方法が知られている。しかし、このような方法では犠牲膜をウェットエッチングなどで除去する際に、シリサイドも同時に除去され、ワードライン抵抗の上昇やばらつきの悪化等が発生し、信頼性を低下させるという問題があった。
【０００５】
また、ワードライン間にエアギャップを形成する別の方法として、ワードライン間に酸化膜や窒化膜等の犠牲膜を埋め込み、犠牲膜と選択比のとれる絶縁膜を犠牲膜及びワードライン上に堆積し、犠牲膜を除去するための溝を形成し、犠牲膜をウェットエッチング等で除去するという方法が知られている。しかし、このような方法では、犠牲膜を除去するための溝を形成するリソグラフィ工程及びエッチング工程が必要となり、製造コストが増加するという問題を有していた。
【特許文献１】特開２００８−１０５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は信頼性が高く、コスト増加を抑制した半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に所定間隔を空けて、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び第３の絶縁膜をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され順に積層された第４の絶縁膜、電極層、及び第５の絶縁膜を含む選択トランジスタと、をそれぞれ有する複数のメモリ領域を隣接して形成する工程と、前記ワードライン間、前記選択トランジスタ間、及び前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間に、上面が前記制御ゲート電極の上面より低くなるようにレジスト膜を形成する工程と、前記ワードライン間を埋め込むように第６の絶縁膜を形成する工程と、前記レジスト膜を除去して前記ワードライン間に空洞部を形成する工程と、前記選択トランジスタ間を埋め込む第７の絶縁膜を形成する工程と、前記第３の絶縁膜及び前記第５の絶縁膜を除去し、前記制御ゲート電極の上面及び前記電極層の上面を露出する工程と、前記制御ゲート電極及び前記電極層のシリサイド化を行う工程と、を備えるものである。
【０００８】
本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に所定間隔を空けて、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び第３の絶縁膜をそれぞれ含む複数のワードラインと、前記複数のワードラインの両端にそれぞれ１つずつ配置され順に積層された第４の絶縁膜、電極層、及び第５の絶縁膜を含む選択トランジスタと、をそれぞれ有する複数のメモリ領域を隣接して形成する工程と、前記ワードライン間、前記選択トランジスタ間、及び前記選択トランジスタとこの選択トランジスタに隣接するワードラインとの間に、感光性レジスト膜を形成する工程と、隣接する前記ワードラインの間隔よりも長い波長を有する光を用いて前記感光性レジスト膜を露光する工程と、前記感光性レジスト膜を現像して、前記選択トランジスタ間の前記感光性レジスト膜を除去し、前記ワードライン間の前記感光性レジスト膜を所定の高さに加工する工程と、前記ワードライン間を埋め込む第６の絶縁膜を形成する工程と、前記感光性レジスト膜を除去して前記ワードライン間に空洞部を形成する工程と、前記第３の絶縁膜及び前記第５の絶縁膜を除去し、前記制御ゲート電極の上面及び前記電極層の上面を露出する工程と、前記制御ゲート電極及び前記電極層のシリサイド化を行う工程と、を備えるものである。
【発明の効果】
【０００９】
本発明によれば、信頼性を高くし、かつコスト増加を抑制できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態による半導体記憶装置の製造方法を図面に基づいて説明する。
【００１１】
（第１の実施形態）図１乃至図７（図５除く）に本発明の第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図において（ａ）はビット線方向に沿ったメモリセルアレイ部の縦断面、（ｂ）はビット線方向に沿ったメモリセルアレイ端部及び選択ゲートトランジスタの縦断面を示す。
【００１２】
図１に示すように、半導体基板１上にシリコン酸化膜からなるトンネル酸化膜２、ポリシリコン膜からなる浮遊ゲート電極３を形成する。
【００１３】
そして、第１の方向（ビット線方向）に沿って所定間隔を空けて浮遊ゲート電極３、トンネル酸化膜２、及び半導体基板１を除去して溝を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（図示せず）を形成する。
【００１４】
そして、浮遊ゲート電極３及び素子分離領域を覆うようにインターポリ絶縁膜４を形成し、インターポリ絶縁膜４上に第１のポリシリコン膜を形成する。選択トランジスタＳＴ及び周辺トランジスタ（図示せず）が形成される領域の第１のポリシリコン膜及びインターポリ絶縁膜４の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。
【００１５】
メモリセルアレイ部では制御ゲート電極５は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタＳＴ及び周辺トランジスタではインターポリ絶縁膜４の上下のポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。
【００１６】
そして、制御ゲート電極５上にシリコン窒化膜６を形成する。続いて、第１の方向に直交する第２の方向（ワードライン方向）に沿って所定間隔を空けてシリコン窒化膜６、制御ゲート電極５、インターポリ絶縁膜４、浮遊ゲート電極３、及びトンネル酸化膜２を除去することでワードラインＷＬ及び選択トランジスタＳＴを加工する。選択トランジスタＳＴは複数のワードラインＷＬの両端にそれぞれ１つずつ配置される。
【００１７】
そして、ワードラインＷＬ間、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間の半導体基板１表面部に例えばヒ素を注入して拡散層（図示せず）を形成する。
【００１８】
さらに、ワードラインＷＬ、選択トランジスタＳＴ及び半導体基板１を覆うように例えばＬＰ−ＣＶＤ（減圧化学気相成長）法等を用いてシリコン酸化膜３０を形成する（図１４参照）。その後の工程でワードラインＷＬ間に形成されるレジスト膜に含まれる成分により、トンネル酸化膜２が劣化するのを防止することができる。なお、以下の工程ではシリコン酸化膜３０の図示は省略する。
【００１９】
図２に示すように、ワードラインＷＬ間、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間を埋め込むようにレジスト膜（有機系膜）１０を塗布する。続いてレジスト膜１０を酸素系のガスを用いてエッチバックし、所定の高さとなるように加工する。シリコン窒化膜６をストッパとしてＣＭＰ（化学的機械研磨）により平坦化してからエッチバックするようにしてもよい。
【００２０】
ここで、レジスト膜１０の上面は、浮遊ゲート電極３上面より高く、制御ゲート電極５上面より低くなるようにする。レジスト膜１０は後の工程で除去され、その部分が空洞（エアギャップ）となる犠牲膜であり、少なくとも隣接する浮遊ゲート電極３間に空洞が形成されるようにするためである。
【００２１】
そして、ワードラインＷＬ、選択トランジスタＳＴ、及びレジスト膜１０を覆うようにシリコン酸化膜１１をプラズマＣＶＤ法を用いて形成する。ワードラインＷＬ間はシリコン酸化膜１１によって埋め込まれる。
【００２２】
図３に示すように、シリコン窒化膜６上面及び選択トランジスタＳＴ間のレジスト膜１０上面が露出するように、シリコン酸化膜１１をエッチング除去する。この時、周辺回路部に形成されているレジスト膜の上面も露出される。
【００２３】
上面が露出されたレジスト膜１０の領域は空洞を形成しない領域である。例えば、選択トランジスタＳＴ間は後の工程においてビット線コンタクトを形成するため、空洞にしない。
【００２４】
また、ワードラインＷＬ端部ではレジスト膜１０が露出した状態になる。
【００２５】
図４に示すように、レジスト膜１０を除去してワードラインＷＬ間及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間に空洞１２を形成する。図５（ａ）に示すように、ワードラインＷＬ端部から硫酸過水を染み込ませることでレジスト膜１０を除去する。
【００２６】
図５（ｂ）に示すように、２本のワードラインＷＬの端部が接続されループ形状になっている場合は、ループ内のレジスト膜１０露出部分からウェット液（硫酸過水）を染み込ませることで、レジスト膜を除去する。なお、この場合、後工程においてループ形状の所定箇所を切断することで、２本のワードラインＷＬをそれぞれ独立させる。
【００２７】
そして、ＴＥＯＳ（Ｓｉ（ＯＣ２Ｈ５）４）膜を形成し、エッチバックすることで、選択トランジスタＳＴ間の選択トランジスタＳＴ側壁部にスペーサ１３を形成する。図３に示す工程で選択トランジスタＳＴ間の選択トランジスタＳＴ側壁部にシリコン酸化膜１１’が多少残存した場合、このシリコン酸化膜１１’はスペーサ１３の一部となる。
【００２８】
そして、スペーサ１３をマスクとして例えばヒ素の注入を行い、選択トランジスタＳＴ間の半導体基板１表面部に高濃度拡散層（図示せず）を形成し、ＬＤＤ（Lightly Doped Drain）構造にする。続いて、選択トランジスタＳＴ間にコンタクトホール加工時のストッパとなるシリコン窒化膜（図示せず）を形成する。
【００２９】
さらに、選択トランジスタＳＴ間を埋め込むようにＢＰＳＧ（Boron Phosphorus Silicon glass）膜１４を形成し、シリコン窒化膜６をストッパとしてＣＭＰにより平坦化する。
【００３０】
図６に示すように、シリコン窒化膜６を除去し、制御ゲート電極５上面を露出させる。図２に示す工程では、シリコン酸化膜１１はレジスト膜１０の上面まで、すなわち制御ゲート電極５上面より低い位置まで形成していた。そのため、制御ゲート電極５上面を露出するようにシリコン窒化膜６を除去しても、ワードラインＷＬ間及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間にはシリコン酸化膜１１が残存し、空洞１２が形成されたままとなる。
【００３１】
そして、制御ゲート電極５上にＣｏやＮｉ等の金属膜をスパッタリングで成膜し、ＲＴＡ（Rapid Thermal Annealing）等で熱処理を行い、制御ゲート電極５の一部又はすべてをシリサイド化し、シリサイド層１５を形成する。
【００３２】
図７に示すように、ワードラインＷＬ、選択トランジスタＳＴ、シリコン酸化膜１１、及びＢＰＳＧ膜１４を覆うように層間絶縁膜１６を形成する。
【００３３】
例えば、ＣＭＰのストッパとなる薄いＳｉＮ膜（図示せず）を形成後、ＴＥＯＳ膜を成膜し、ＳｉＮ膜をストッパに一旦ＣＭＰで平坦化する。その上にＴＥＯＳ膜を成膜することで層間絶縁膜１６を形成する。
【００３４】
そして、選択トランジスタＳＴ間の半導体基板１表面部に形成された高濃度拡散層を露出するように、層間絶縁膜１６及びＢＰＳＧ膜１４を除去してコンタクトホールを形成する。続いて、このコンタクトホールに公知の技術でＴｉ／ＴｉＮ積層のバリアメタル膜とＷ膜を埋め込み、ＣＭＰ法により平坦化を行い、ビット線コンタクトとなるコンタクト部１７を形成する。
【００３５】
このような方法で形成された半導体記憶装置は、ワードラインＷＬ（浮遊ゲート電極３）間に空洞部１２を有するため、浮遊ゲート電極３間の寄生容量を低減し、動作速度を向上させることができる。
【００３６】
また、レジスト膜（犠牲膜）１０を除去した後にシリサイド層を形成するため、シリサイド層が除去されることがなく、ワードライン抵抗の上昇やばらつきの悪化等を防止し、信頼性の高い半導体記憶装置となる。
【００３７】
また、レジスト膜（犠牲膜）１０を除去するための溝形成が不要であるため、製造コストの増加を抑えることができる。
【００３８】
（第２の実施形態）図８乃至図１３に本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図において（ａ）はビット線方向に沿ったメモリセルアレイ部の縦断面、（ｂ）はビット線方向に沿ったメモリセルアレイ端部及び選択ゲートトランジスタの縦断面を示す。ワードラインＷＬ及び選択トランジスタＳＴの加工を行う工程（図１）は上記第１の実施形態と同様であるため、説明を省略する。
【００３９】
図８に示すように、ワードラインＷＬ間、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間を埋め込むように感光性のレジスト膜２０を塗布する。
【００４０】
そして、ワードラインＷＬ間の距離Ｌよりも波長が長い光、例えばｉ線（波長：３６５ｎｍ）やＫｒＦ（波長：２４８ｎｍ）を用いて露光して、現像する。ワードラインＷＬ間は間隔が狭いため、光が底まで到達せず、現像後にレジスト膜２０が残存する。一方、選択トランジスタＳＴ間は間隔が広いため、光が底まで到達し、現像によりレジスト膜２０はすべて除去される。
【００４１】
選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間隔は、ワードラインＷＬ間隔よりも広いため、露光光の到達深さはワードラインＷＬ間より深く、現像後のレジスト膜２０の残存量は、ワードラインＷＬ間よりも少なくなる。
【００４２】
レジスト膜２０の残存量（レジスト膜２０の現像による除去量）は露光のドーズ量によって調整することができる。本実施形態では、選択トランジスタＳＴ間のレジスト膜２０が現像によりすべて除去され、現像後に残存するワードラインＷＬ間のレジスト膜２０の上面が制御ゲート電極５上面より低く、かつ浮遊ゲート電極３上面より高くなるようにドーズ量を調整する。
【００４３】
レジスト膜２０は後の工程で除去され、その部分が空洞（エアギャップ）となる犠牲膜であり、少なくとも隣接する浮遊ゲート電極３間に空洞が形成されるようにするためである。
【００４４】
図９に示すように、ワードラインＷＬ、選択トランジスタＳＴ、レジスト膜２０、及び半導体基板１を覆うようにシリコン酸化膜２１を例えばプラズマＣＶＤ法を用いて形成する。ワードラインＷＬ間はシリコン酸化膜２１によって埋め込まれる。
【００４５】
図１０に示すように、シリコン酸化膜２１のエッチバックを行い、シリコン窒化膜６上面及び選択トランジスタＳＴ間の半導体基板１表面を露出させる。また、この時、選択トランジスタＳＴ間の選択トランジスタＳＴ側壁にはスペーサ２２が形成される。
【００４６】
シリコン酸化膜２１のエッチバックによりワードラインＷＬ端部ではレジスト膜２０が露出した状態になる。
【００４７】
図１１に示すように、レジスト膜２０を除去してワードラインＷＬ間及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間に空洞２３を形成する。ワードラインＷＬ端部から硫酸過水を染み込ませることでレジスト膜２０を除去する（図５参照）。
【００４８】
そして、スペーサ２２をマスクとして例えばヒ素の注入を行い、選択トランジスタＳＴ間の半導体基板１表面部に高濃度拡散層（図示せず）を形成し、ＬＤＤ（Lightly Doped Drain）構造にする。
【００４９】
さらに、選択トランジスタＳＴ間を埋め込むようにＢＰＳＧ膜２４を形成し、シリコン窒化膜６をストッパとしてＣＭＰにより平坦化する。
【００５０】
図１２に示すように、シリコン窒化膜６を除去し、制御ゲート電極５上面を露出させる。図９に示す工程では、シリコン酸化膜２１はレジスト膜２０の上面まで、すなわち制御ゲート電極５上面より低い位置まで形成していた。そのため、制御ゲート電極５上面を露出するようにシリコン窒化膜６を除去しても、ワードラインＷＬ間及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間にはシリコン酸化膜２１が残存し、空洞２３が形成されたままとなる。
【００５１】
そして、制御ゲート電極５上にＣｏやＮｉ等の金属膜をスパッタリングで成膜し、ＲＴＡ（Rapid Thermal Annealing）等で熱処理を行い、制御ゲート電極５の一部又はすべてをシリサイド化し、シリサイド層２５を形成する。
【００５２】
図１３に示すように、ワードラインＷＬ、選択トランジスタＳＴ、シリコン酸化膜２１、及びＢＰＳＧ膜２４を覆うように例えばＣＶＤ法によりシリコン酸化膜を堆積して層間絶縁膜２６を形成する。
【００５３】
そして、選択トランジスタＳＴ間の半導体基板１表面部に形成された高濃度拡散層を露出するように、層間絶縁膜２６及びＢＰＳＧ膜２４を除去してコンタクトホールを形成する。続いて、このコンタクトホールに公知の技術でＴｉ／ＴｉＮ積層のバリアメタル膜とＷ膜を埋め込み、ＣＭＰ法により平坦化を行い、ビット線コンタクトとなるコンタクト部２７を形成する。
【００５４】
このような方法で形成された半導体記憶装置は、ワードラインＷＬ（浮遊ゲート電極３）間に空洞部２３を有するため、浮遊ゲート電極３間の寄生容量を低減し、動作速度を向上させることができる。
【００５５】
また、レジスト膜（犠牲膜）２０を除去した後にシリサイド層を形成するため、シリサイド層が除去されることがなく、ワードライン抵抗の上昇やばらつきの悪化等を防止し、信頼性の高い半導体記憶装置となる。
【００５６】
また、レジスト膜（犠牲膜）２０を除去するための溝形成が不要であるため、製造コストの増加を抑えることができる。
【００５７】
上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図２】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図３】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図４】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図５】ワードライン端部の一例を示す図である。
【図６】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図７】同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図８】本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図９】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図１０】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図１１】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図１２】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図１３】同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。
【図１４】本発明の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。
【符号の説明】
【００５９】
１  半導体基板
２  トンネル酸化膜
３  浮遊ゲート電極
４  インターポリ絶縁膜
５  制御ゲート電極
６  シリコン窒化膜
１０  レジスト膜
１１  シリコン酸化膜
１２  空洞
１３  スペーサ
１４  ＢＰＳＧ膜
１５  シリサイド層
１６  層間絶縁膜
１７  コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009277897.tif 000009
【図８】
2009277897.tif 000010
【図９】
2009277897.tif 000011
【図１０】
2009277897.tif 000012
【図１１】
2009277897.tif 000013
【図１２】
2009277897.tif 000014
【図１３】
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【図１４】
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