(57)【要約】【課題】外部システムの要求に対して柔軟に対処することができる半導体記憶装置を提供する。【解決手段】データを記憶するメモリ部と、外部から供給された論理アドレスをメモリ部の物理アドレスに変換してメモリ部をアクセスする論理アドレスアクセスモードと外部から入力された物理アドレスに従ってメモリ部をアクセスする物理アドレスアクセスモードとを有するメモリコントローラとを備えた。【選択図】図１２
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【特許請求の範囲】
【請求項１】
データを記憶するメモリ部と、
外部から供給された論理アドレスを前記メモリ部の物理アドレスに変換して前記メモリ部をアクセスする論理アドレスアクセスモードと、外部から直接入力された物理アドレスに従って前記メモリ部をアクセスする物理アドレスアクセスモードとを有するメモリコントローラと
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリ部は、ブートコードが記憶されるブートコード記憶領域を有し、
前記メモリコントローラは、ブートアップ後に前記物理アドレスアクセスモードにより前記ブートコード記憶領域をアクセスするものであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリコントローラは、外部からのコマンドによって前記論理アドレスアクセスモードと前記物理アドレスアクセスモードとを切り換えるものであることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
パワーオンからパワーオフまで前記論理アドレスアクセスモードしか持たないスタンダードオペレーションモードと、パワーオンからパワーオフまでの間に前記物理アドレスアクセスモードと前記論理アドレスアクセスモードとが切り替わるオプショナルパワーオンモードとを有することを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記スタンダードオペレーションモードと前記オプショナルパワーオンモードとが切り替わることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データを記憶するメモリ部と、その読み出し／書き込み制御を行うメモリコントローラとを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、単位セル面積がＮＯＲ型に比べて小さく、大容量化が容易である。また、セル単位での読み出し／書き込み速度は、ＮＯＲ型に比べると遅いが、セルアレイとページバッファとの間で同時に読み出し／書き込みが行われるセル範囲（物理的ページ長）を大きくすることで、実質的に高速の読み出し／書き込みが可能である。
【０００３】
このような特長を活かして、ＮＡＮＤ型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。
【０００４】
メモリカード等においては、不揮発性メモリとメモリコントローラとをパッケージして、ホストから供給されるコマンドと論理アドレスにより、不揮発性メモリの読み出し／書き込みを制御することが行われる。例えば、ホストから論理アドレスとセクタ数を与えることにより、複数セクタのデータ読み出しを行うことも提案されている（特許文献１参照）。
【０００５】
従来のこの種のＮＡＮＤ型フラッシュメモリでは、論理アドレス入力しか受け付けないため、一部のシステムでのブートアップシーケンスには対応できないという問題があった。
【特許文献１】特開２００６−１５５３３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、外部システムの要求に対して柔軟に対処することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一態様による半導体記憶装置は、データを記憶するメモリ部と、外部から供給された論理アドレスを前記メモリ部の物理アドレスに変換して前記メモリ部をアクセスする論理アドレスアクセスモードと外部から直接入力された物理アドレスに従って前記メモリ部をアクセスする物理アドレスアクセスモードとを有するメモリコントローラとを備えたことを特徴とする。
【発明の効果】
【０００８】
この発明によれば、外部システムの要求に対して柔軟に対処することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１０】
［半導体メモリの構成］
図１は、本実施の形態に係る半導体メモリを示すブロック図である。
【００１１】
この実施の形態の半導体メモリは、例えば一つ或いは複数個のＮＡＮＤフラッシュメモリ２１と、その読み出し／書き込みを制御するメモリコントローラ２２とにより一体にパッケージ化されたメモリモジュールを構成する。搭載される全てのフラッシュメモリ２１は、一つのメモリコントローラ２２で論理メモリとしてコントロールされるので、以下これを、論理ブロックアドレス（Ｌｏｇｉｃ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓ）ＮＡＮＤフラッシュメモリ（以下、ＬＢＡ−ＮＡＮＤメモリと略称する）という。
【００１２】
ＬＢＡ−ＮＡＮＤメモリ２０に搭載されるＮＡＮＤフラッシュメモリ２１は、１又は複数のメモリチップから構成されている。図１では二つのメモリチップｃｈｉｐ１，ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。最大搭載メモリチップ数は、レギュレータの電流能力や他のファクタとの関係で決まるが、例えば４チップとする。
【００１３】
メモリコントローラ２２は、フラッシュメモリ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御を行うＭＰＵ２４、ＮＡＮＤフラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。
【００１４】
なお、ＮＡＮＤフラッシュメモリ２１とメモリコントローラ２２とが１チップであるか別チップであるかは、このＬＢＡ−ＮＡＮＤメモリ２０にとって本質的ではない。
【００１５】
図２は、図１のＮＡＮＤフラッシュメモリ２１のメモリコア部のセルアレイ構成を示している。
【００１６】
メモリセルアレイ１は、複数の電気的書き換え可能な不揮発性メモリセル（図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。
【００１７】
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬｏ，ＢＬｅに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１８】
ワード線方向に配列されるＮＡＮＤセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示のようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎ−１が配置される。
【００１９】
ビット線ＢＬｅ，ＢＬｏの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路３が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。図では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏがビット線選択回路により選択的にセンスアンプ回路３の各センスアンプＳＡに接続される場合を示している。
【００２０】
以上のように構成されたＬＢＡ−ＮＡＮＤメモリ２０において、コマンド、アドレス（論理アドレス又は物理アドレス）及びデータ、並びにチップ・イネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、レディ／ビジー信号ＲＹ／ＢＹ等の外部制御信号は、ホストＩ／Ｆ２５に入力される。ホストＩ／Ｆ２５では、コマンドや制御信号を、ＭＰＵ２４及びハードウェアシーケンサ２７に振り分けると共に、アドレス及びデータをバッファＲＡＭ２６に格納する。
【００２１】
外部から入力された論理アドレスは、ＮＡＮＤフラッシュＩ／Ｆ２３で、ＮＡＮＤフラッシュメモリ２１の物理アドレスに変換される。また、各種制御信号に基づくハードウェアシーケンサ２７の制御の下、データの転送制御及び書き込み／消去／読み出しのシーケンス制御が実行される。変換された物理アドレスは、ＮＡＮＤフラッシュメモリ２１内のアドレスレジスタを介して、ロウデコーダ２やカラムデコーダ（図示せず）に転送される。書き込みデータは、Ｉ／Ｏ制御回路等を介してセンスアンプ回路３にロードされ、読み出しデータはＩ／Ｏ制御回路等を介して、外部に出力される。
【００２２】
［メモリ領域］
図３は、この実施の形態のＬＢＡ−ＮＡＮＤメモリのメモリ領域の詳細を示す図である。
【００２３】
本実施形態のＬＢＡ−ＮＡＮＤメモリ２０は、コマンドによりアクセスの切り換えが可能な複数のデータ領域（論理ブロックアクセス領域）を持つ。具体的にこの実施の形態では、用途とデータの信頼性により分けられる２つ又は３つのデータ記憶領域がある。
【００２４】
図３（ａ）に示すスタンダードオペレーションモードでは、それぞれが特性の異なる情報を記憶する２つのデータ記憶領域を有する。１つはＳＬＣ（Single Level Cell）を用いた２値データ記憶領域ＳＤＡ（SLC Data Area）であり、もう一つはＭＬＣ（Multi Level Cell）を用いた多値データ記憶領域ＭＤＡ（MLC Data Area）である。２値データ記憶領域ＳＤＡは、ファイルシステム又はネットワーク通信のログデータ等を記憶するのに適し、多値データ記憶領域ＭＤＡは、音楽、画像、各種アプリケーション等を記憶するのに適している。
【００２５】
図３（ｂ）に示すオプショナルパワーオンモードでは、上記特性の異なる情報を記憶する２つのデータ記憶領域ＳＤＡ，ＭＤＡに加えて、ブートコードを記憶するブートコードブロックがメモリ領域の先頭に設けられる。
【００２６】
これら２つのモードにおいて、２値データ記憶領域ＳＤＡと多値データ記憶領域ＭＤＡの境界は、コマンドの指示によって任意に変更可能となっている。例えば、ＭＬＣ（４値）をＳＬＣ（２値）としても使用可能なメモリセルアレイを用い、メモリ領域全てをＭＬＣとして使用した場合の記憶容量が４ＧＢであるメモリにおいて、図４に示すように、２値データ記憶領域ＳＤＡの記憶容量を、０ＭＢ，５０ＭＢ，５００ＭＢ及び１ＧＢにそれぞれ設定した場合、多値データ記憶領域ＭＤＡの記憶容量は、それぞれ４ＧＢ，３．９ＧＢ，３ＧＢ及び２ＧＢになる。
【００２７】
図５は、２値データ記憶領域ＳＤＡのセットアップのタイミングチャートである。
【００２８】
ここで、ＣＬＥはコマンド・ラッチ・イネーブル、ＣＥはチップ・イネーブル、ＷＥはライト・イネーブル、ＡＬＥはアドレス・ラッチ・イネーブル、ＲＥはリード・イネーブル、ＲＹ／ＢＹはＲｅａｄｙ／Ｂｕｓｙの各制御信号を示している。コマンド入力のタイミングで、リードＳＤＡコマンド“００ｈ”を読み込み、続いてアドレス・ラッチの５サイクルで、セットＳＤＡコマンド“Ａ５ｈ”及びアロケーション・ユニット１ｓｔ，２ｎｄ，３ｒｄ，４ｔｈを順次入力する。アロケーション・ユニットは、例えば図６に示すように、２値データ記憶領域ＳＤＡの境界位置を指定する。これにより、メモリコントローラ２２に、ＳＤＡとＭＤＡとの境界エリアが設定されるので、以後の論理アドレスと物理アドレスの変換処理は、設定された境界エリアに基づいて実行される。
【００２９】
図７は、２値データ記憶領域ＳＤＡのサイズ確認のタイミングチャートである。
【００３０】
コマンド入力のタイミングで、リードＳＤＡコマンド“００ｈ”を読み込み、続いてアドレス・ラッチの５サイクルで、ゲットＳＤＡユニットコマンド“Ｂ５ｈ”及び４バイトのダミーデータを順次入力する。これにより、ＳＤＡの境界エリアがコントローラ２２から読み出される。
【００３１】
図８は、多値データ記憶領域ＭＤＡのサイズ確認のタイミングチャートである。
【００３２】
コマンド入力のタイミングで、リードＳＤＡコマンド“００ｈ”を読み込み、続いてアドレス・ラッチの５サイクルで、ゲットＭＤＡユニットコマンド“Ｂ０ｈ”及び４バイトのダミーデータを順次入力する。これにより、ＭＤＡの境界エリアがコントローラ２２から読み出される。
【００３３】
［アクセスモード］
スタンダードオペレーションでは、ＬＢＡアクセスモードとなる。すなわち、  ＮＡＮＤ型フラッシュメモリでは、メモリアドレスが物理アドレスであるページアドレスとコラムアドレスで与えられるが、ＬＢＡアクセスモードでは、ハードディスクに対するアクセスと同様、メモリアドレスが論理アドレスであるセクタアドレスとセクタ数によって与えられる。論理アドレスから物理アドレスへは、メモリコントローラ２２によって変換される。図９には、このアクセスモードでのシーケンスが示されている。
【００３４】
リード時には、図９（ａ）に示すように、まず、リードＳＤＡコマンド “００ｈ”かリードＭＤＡコマンド“０Ａｈ”を与える。“００ｈ”は２値データ記憶領域ＳＤＡへのリードであることを示し、“０Ａｈ”は多値データ記憶領域ＭＤＡへのリードであることを示している。続いて、５サイクルをかけて、セクタ数（下位８ビット）、セクタ数（上位８ビット）、セクタアドレス（下位８ビット）、セクタアドレス（中間８ビット）及びセクタアドレス（上位８ビット）の順にアドレスを入力する。次に、読み出しコマンドであることを示すコード“３０ｈ”を入力する。これにより、メモリコントローラ２２が論理アドレスを物理アドレスに変換し、変換された物理アドレスがＮＡＮＤフラッシュメモリ２１内のアドレスレジスタに格納されてロウデコーダ２及びカラムデコーダ（図示せず)によってメモリセルアレイ１がアクセスされ、指定されたデータが読み出される。以後は、同様にリードコマンド“０ｘｈ”が入力されるが、アドレスとしてセクタアドレスとセクタ数を与えているので、以後のアクセスは、指定されたセクタ数が全て読み出されるまでメモリコントローラ２２でアドレスを連続的に更新すればよい。このため、図９（ａ）のリードシーケンスでは、以後のアドレス指定のサイクルにダミーのアドレスを与えて、内部で生成された物理アドレスでアクセスを行うようにしている。なお、このように２回目以降のアクセスにダミーアドレス及び読み出しコマンド“３０ｈ”を与える代わりに、継続コマンド“Ｆ８ｈ”を与え、この継続コマンドによってアドレスの更新及び読み出しコマンドの発生を行うようにしても良い。
【００３５】
ライト時には、図９（ｂ）に示すように、まず、オート・プログラム・コマンドとして“８０ｈ”か“８Ａｈ”を与える。“８０ｈ”は２値データ記憶領域ＳＤＡへのライトであることを示し、“８Ａｈ”は多値データ記憶領域ＭＤＡへのライトであることを示している。続いて、５サイクルをかけて、セクタ数（下位８ビット）、セクタ数（上位８ビット）、セクタアドレス（下位８ビット）、セクタアドレス（中間８ビット）及びセクタアドレス（上位８ビット）の順にアドレスを入力する。続いて書き込みデータを入力した後、書き込みコマンドであることを示すコード“１０ｈ”を入力する。これにより、メモリコントローラ２２が論理アドレスを物理アドレスに変換し、変換された物理アドレスによってメモリセルアレイ１にデータが書き込まれる。
【００３６】
一方、本実施形態に係るＬＢＡ−ＮＡＮＤメモリは、ＮＡＮＤアクセスモードも備えている。図１０には、ＮＡＮＤアクセスモードでのシーケンスが示されている。
【００３７】
ＮＡＮＤアクセスモードでは、５サイクルでカラムアドレス（下位８ビット）、カラムアドレス（上位８ビット）、ページアドレス（下位８ビット）、ページアドレス（中間８ビット）及びページアドレス（上位８ビット）の順にアドレスが与えられる点を除き、ＬＢＡアクセスモードと同じである。このＮＡＮＤアクセスモードは、既存のＮＡＮＤフラッシュメモリのアクセスと同様で、本実施形態のＬＢＡ−ＮＡＮＤメモリを物理アドレスでアクセスする必要がある用途で使用される。
【００３８】
［アクセスモードの切り換え］
次に、これらのアクセスモードの切り換えについて説明する。
【００３９】
図１１は、スタンダードオペレーションモード時のフローを示している。パワーオンしてメモリコントローラ２２がブートした後は、ＬＢＡアクセスモードとなり、パワーダウンコマンドが入力されてパワーオフになるまでこれが続く。
【００４０】
一方、図１２は、オプショナルパワーオンモード時のフローを示している。パワーオンしてメモリコントローラ２がブートした後は、ＮＡＮＤアクセスモードとなり、メモリ領域の最初に設けたブートコードブロックをアクセスする。その後、切り換えコマンド（Set_Transfer_Protocol）でＬＢＡアクセスモードに切り替わり、再び切り換えコマンド（Set_Transfer_Protocol）でＮＡＮＤアクセスモードに切り替わる。以後、パワーオフするまでこれを適宜繰り返す。
【００４１】
このオプショナルパワーオンモードによれば、ＮＡＮＤアクセスモードを備えているため、ブートアップ時にＮＡＮＤ単体と同じアドレスシーケンスしか発行できないシステムでも、支障なくアクセスが可能である。また、コマンドによってＮＡＮＤアクセスモードとＬＢＡアクセスモードとを適宜切り換え可能であるため、外部システムに対して柔軟な対応が可能である。更に、パワーオン後に最初にＮＡＮＤアクセスモードとなるので、ブートコードブロックのアクセスのために再起動する必要がない。
【００４２】
なお、上記スタンダードオペレーションモードとオプショナルパワーオンモードとは、何らかのスイッチ、コマンドにより切換可能にしても良いし、パワーオン毎にモードが切り替わるようにしても良い。
【００４３】
ところで、上記のシーケンスでは、図１３に示すように、パワーオンの後、メモリコントローラ２２がブートするまでの一定期間、ダミーＩＤを出力できるようにしている。すなわち、コントローラ２２を内蔵するＬＢＡ−ＮＡＮＤメモリ２０では、パワーオン・リセットのＢｕｓｙ期間が長くなる可能性があり、Ｂｕｓｙ期間が終了するまでは、外部からのＩＤ  Ｒｅａｄ要求に応答することができない。このため、ＩＤ  Ｒｅａｄ要求を出力したシステムが、何らかのデータが返らないとエラーになるようなシステムの場合、システムブートに不具合を生じる可能性がある。このため、本実施形態では、ブート期間中にＩＤ  Ｒｅａｄ要求が受け付けられたら、コントローラ２２から強制的にダミーＩＤを出力するハードウェアを備えている。
【００４４】
［ステータスリード］
上述したＮＡＮＤアクセスモードの場合、アドレス指定がアドレス領域を超えることは無いが、ＬＢＡアクセスモードの場合、論理／物理アドレス変換をメモリ内部のコントローラ２２で行うため、セクタアドレス及びセクタ数の指定を間違えると、変換後の物理アドレスがアドレス領域を超えてしまうことが起こり得る。このため、本実施の形態では、ホストシステムから指定されたセクタアドレス及びセクタ数によって変換された物理アドレスが、フラッシュメモリ２１のアドレス領域を超えた場合には、ステータス読み出しによってアドレス領域エラーを通知するようにしている。
【００４５】
図１４は、ステータスリードを伴うＬＢＡアクセスのタイミングチャートである。
【００４６】
まず、ホストシステムからメモリ２０へライト又はリードのコマンドを入力し、引き続き例えば５サイクルでアドレスを入力する。続いてホストシステムからメモリ２０へステータスリードのコマンドを入力する。メモリコントローラ２２では、これに応答して内部で論理アドレスから変換された物理アドレスがフラッシュメモリ２１のアドレス領域を逸脱しているかどうかを判定する。もし、アドレス領域内であれば、「アドレス領域エラー無し」をステータスとして通知し、もしアドレス領域を超えていたら「アドレス領域エラー」をステータスとして通知する。これにより、ホストシステム側で誤ったアドレスを付与したことが分かり、不具合の解析対応が容易になる。
【００４７】
［データ構造］
図１５は、本実施形態のＬＢＡ−ＮＡＮＤメモリで使用されるデータの構造を示している。
【００４８】
２値データ記憶領域ＳＤＡ及び多値データ記憶領域ＭＤＡ共に、セクタ・マルチプルが１（ＳＭ＝１）の場合、読み出し及び書き込みとも、図示のデータフォーマットの５１２Ｂｙｔｅ（データ本体）と、１６Ｂｙｔｅ（冗長データ）の計５２８Ｂｙｔｅを転送単位とする。
【００４９】
読み出しデータの１６Ｂｙｔｅの冗長データのフォーマットは、ホストシステムからのコンフィグレーション・コマンドによって幾つかのフォーマットタイプの中から選択することができる。例えば、Type aをスマート・メディア・フォーマットとし、Type bをＥＣＣのPass/Fail結果出力とし、Type cをAll １データとし、これらの中から一つをコマンドによって選択可能にすることができる。これらの冗長データは、読み出し時にＬＢＡ−ＮＡＮＤメモリ２０内のメモリコントローラ２２内で生成されて読み出される。
【００５０】
書き込みデータについては、１６Ｂｙｔｅの冗長データがダミーデータとなる。転送された５２８Ｂｙｔｅのデータのうち、ＮＡＮＤ型フラッシュフラッシュメモリ２１に格納されるのは、５１２Ｂｙｔｅである。ＬＢＡ−ＮＡＮＤメモリ２２内では転送されたデータのうち、拡張１６バイトを削除し、内部で書き込みデータに合わせたＥＣＣコードを生成して、これが書き込みデータと共にフラッシュメモリ２２に記憶される。
【００５１】
なお、ＥＣＣデータは、ＬＢＡ−ＮＡＮＤメモリ２０内のメモリコントローラ２２が生成する。  ＥＣＣデータで転送されたデータの正しさを確認するのは、書き込み時はＬＢＡ−ＮＡＮＤメモリ２０内のメモリコントローラ２２であり、読み出し時はホストシステムである。
【００５２】
１６Ｂｙｔｅの冗長データを省いた５１２Ｂｙｔｅを転送単位とする読み出し／書き込みもできる。これらは、データ構成の変更、切り換えを指示するためのコンフィグレーション・コマンドによる切り換えは不要である。
【００５３】
セクタ・マルチプルＳＭ＝４とすることにより、データ転送単位を２１１２Ｂｙｔｅとすることができる。これは、ＳＭ＝１のデータフォーマットを４回繰り返すことになる。Type２とType３とは、１６Ｂｙｔｅの冗長データが５２８Ｂｙｔｅの各データ転送単位内に記録されているか、６４Ｂｙｔｅ分最後にまとめて記録されているかの違いである。
【００５４】
なお、本発明は上述した実施形態に限定されるものではない。例えば、上記実施形態では、フラッシュメモリとしてＮＡＮＤ型を使用しているが、ＮＯＲ型他の形式のメモリを用いても良い。
【図面の簡単な説明】
【００５５】
【図１】この発明の一実施の形態によるＬＢＡ−ＮＡＮＤメモリシステム構成を示す図である。
【図２】同ＬＢＡ−ＮＡＮＤメモリのメモリセルアレイ構成を示す図である。
【図３】同ＬＢＡ−ＮＡＮＤメモリのデータ記憶領域を示す図である。
【図４】同ＬＢＡ−ＮＡＮＤメモリの各種データ記憶量の例を示す図である。
【図５】同ＬＢＡ−ＮＡＮＤメモリの２値データ記憶領域ＳＤＡのセットアップ手順を示すタイミングチャートである。
【図６】同ＬＢＡ−ＮＡＮＤメモリのデータ記憶領域設定例を示す図である。
【図７】同ＬＢＡ−ＮＡＮＤメモリの２値データ記憶領域確認手順を示すタイミングチャートである。
【図８】同ＬＢＡ−ＮＡＮＤメモリの多値データ記憶領域確認手順を示すタイミングチャートである。
【図９】同ＬＢＡ−ＮＡＮＤメモリのＬＢＡアクセスモードでのリード・ライトシーケンスを示す図である。
【図１０】同ＬＢＡ−ＮＡＮＤメモリのＮＡＮＤアクセスモードでのリード・ライトシーケンスを示す図である。
【図１１】同ＬＢＡ−ＮＡＮＤメモリのスタンダードオペレーションモードでのアクセス手順を示すフローチャートである。
【図１２】同ＬＢＡ−ＮＡＮＤメモリのオプショナルパワーオンモードでのアクセス手順を示すフローチャートである。
【図１３】同ＬＢＡ−ＮＡＮＤメモリのパワーオン時のタイミングチャートである。
【図１４】同ＬＢＡ−ＮＡＮＤメモリのアドレス領域エラー通知機能を説明するためのタイミングチャートである。
【図１５】同ＬＢＡ−ＮＡＮＤメモリで使用されるデータフォーマットを示す図である。
【符号の説明】
【００５６】
１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、２０…ＬＢＡ−ＮＡＮＤメモリ、２１…ＮＡＮＤフラッシュメモリ、２２…メモリコントローラ、２３…ＮＡＮＤフラッシュインタフェース、２４…ＭＰＵ、２５…ホストインタフェース、２６…バッファＲＡＭ、２７…ハードウェアシーケンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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