(57)【要約】【課題】マルチコア構成のシステムＬＳＩの処理性能を高める。【解決手段】１チップ内に複数のＣＰＵコアを有するシステムＬＳＩまたはマイクロプロセッサと、それに積層されたＤＲＡＭにより情報処理装置を構成する。システムＬＳＩチップ内部はチップ多分割Ｉ／Ｏ分散アーキテクチャをとる。システムＬＳＩ内に独立動作可能な複数のＣＰＵコアを有し、それぞれのＣＰＵコアに３Ｄインターフェース回路を設け、独立にデータ送受信を行うことを可能とする。ＤＲＡＭチップ内部もチップ多分割Ｉ／Ｏ分散アーキテクチャをとる。ＤＲＡＭを独立動作可能な複数のＤＲＡＭコアに分割し、それぞれのＤＲＡＭコアに３Ｄインターフェース回路を設け、独立にデータ送受信を行うことを可能とする。【選択図】図１
2009277334.tif 000002
【特許請求の範囲】
【請求項１】
複数のＣＰＵコアを有するシステムＬＳＩチップと、
複数のＤＲＡＭコアを有するＤＲＡＭチップとを有し、
前記システムＬＳＩチップと前記ＤＲＡＭチップとは、積層されて実装されており、
前記複数のＣＰＵコアは、それぞれ前記複数のＤＲＡＭコアのうち対応するＤＲＡＭコアとデータの入出力を行うことを特徴とする情報処理装置。
【請求項２】
請求項１記載の情報処理装置において、
前記システムＬＳＩチップにおいて、前記複数のＣＰＵコアは並列して割り当てられたプログラムを実行し、
前記ＤＲＡＭチップにおいて、前記複数のＤＲＡＭコアは並列して対応するＣＰＵコアにより指示されたデータの読み出し動作又は書き込み動作を行い、
前記複数のＣＰＵコアは、それぞれ並列に前記複数のＤＲＡＭコアとデータ入出力を行うことを特徴とする情報処理装置。
【請求項３】
請求項１記載の情報処理装置において、
前記システムＬＳＩチップは、前記システムＬＳＩチップの外部とデータの伝送を行うための複数の第１データ送受信回路と、前記システムＬＳＩチップの外部とコマンド及びアドレスの伝送を行うための複数の第１コマンド・アドレス送受信回路をさらに有し、
前記ＤＲＡＭチップは、前記ＤＲＡＭチップの外部とデータの伝送を行うための複数の第２データ送受信回路と、前記ＤＲＡＭチップの外部とコマンド及びアドレスの伝送を行うための複数の第２コマンド・アドレス送受信回路をさらに有し、
前記複数の第１データ送受信回路のそれぞれは、前記複数の第２データ送受信回路のうち対応する第２データ送受信回路とデータの伝送を行うための第１端子を有し、
前記複数の第２データ送受信回路のそれぞれは、前記複数の第１データ送受信回路のうち対応する第１データ送受信回路とデータの伝送を行うための第２端子を有し、
前記複数の第１コマンド・アドレス送受信回路のそれぞれは、前記複数の第２コマンド・アドレス送受信回路のうち対応する第２コマンド・アドレス送受信回路とコマンド及びアドレスの伝送を行うための第３端子を有し、
前記複数の第２コマンド・アドレス送受信回路のそれぞれは、前記複数の第１コマンド・アドレス送受信回路のうち対応する第１コマンド・アドレス送受信回路とコマンド及びアドレスの伝送を行うための第４端子を有し、
前記第２端子の少なくとも一部は、データの伝送を行う前記第１端子から基板に対し鉛直な方向の空間に配置され、
前記第４端子の少なくとも一部は、データの伝送を行う前記第３端子から基板に対し鉛直な方向の空間に配置されることを特徴とする情報処理装置。
【請求項４】
請求項３記載の情報処理装置において、
前記第１端子は、第１コイルを有し、
前記第２端子は、第２コイルを有し、
前記第３端子は、第３コイルを有し、
前記第４端子は、第４コイルを有し、
前記複数の第１データ送受信回路と前記複数の第２データ送受信回路とは、前記第１コイルと前記第２コイルの間の相互インダクタンスによってデータの伝送を行い、
前記複数の第１コマンド・アドレス送受信回路と前記複数の第２コマンド・アドレス送受信回路とは、前記第３コイルと前記第４コイルとの相互インダクタンスによってコマンド及びアドレスの伝送を行うことを特徴とする情報処理装置。
【請求項５】
請求項３記載の情報処理装置において、
前記第１端子は、第１電極を有し、
前記第２端子は、第２電極を有し、
前記第３端子は、第３電極を有し、
前記第４端子は、第４電極を有し、
前記複数の第１データ送受信回路と前記複数の第２データ送受信回路とは、前記第１電極と前記第２電極の間の容量結合によってデータの伝送を行い、
前記複数の第１コマンド・アドレス送受信回路と前記複数の第２コマンド・アドレス送受信回路とは、前記第３電極と前記第４電極の間の容量結合によってコマンド及びアドレスの伝送を行うことを特徴とする情報処理装置。
【請求項６】
請求項３記載の情報処理装置において、
前記第１端子と前記第２端子とは、第１ビアによって接続され、
前記第３端子と前記第４端子とは、第２ビアによって接続され、
前記複数の第１データ送受信回路と、前記複数の第２データ送受信回路とは、前記第１ビアを介してデータの伝送を行い、
前記複数の第１コマンド・アドレス送受信回路と、前記複数の第２コマンド・アドレス送受信回路とは、前記第２ビアを介してコマンド及びアドレスの伝送を行うことを特徴とする情報処理装置。
【請求項７】
請求項３記載の情報処理装置において、
前記複数のＣＰＵコアは、それぞれ前記複数の第１データ送受信回路を含む第１データ入出力回路を有し、
前記複数のＣＰＵコアは、それぞれ四辺形の第１領域に形成され、
前記複数のＣＰＵコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に配置され、
前記第１データ入出力回路は、前記第１領域のそれぞれにおいて、同一方向に延在する第１の辺に沿って配置されることを特徴とする情報処理装置。
【請求項８】
請求項７記載の情報処理装置において、
前記複数のＣＰＵコアは、それぞれ前記複数の第１コマンド・アドレス送受信回路を含む第１コマンド・アドレス制御回路を有し、
前記第１コマンド・アドレス制御回路は、前記第１領域のそれぞれにおいて、前記第１の辺と向かい合う第２の辺に沿って配置されることを特徴とする情報処理装置。
【請求項９】
請求項３記載の情報処理装置において、
前記複数のＣＰＵコアのそれぞれは、前記複数の第１データ送受信回路を含む第１データ入出力回路と、前記複数の第１コマンド・アドレス送受信回路を含む第１コマンド・アドレス制御回路とを有し、
前記複数のＣＰＵコアは、それぞれ四辺形の第１領域に形成され、
前記複数のＣＰＵコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に配置され、
前記第１領域のうち前記ｎが奇数である行に配置されたものにおいては、前記第１データ入出力回路は、同一方向に延伸する第１の辺に沿って配置され、前記第１コマンド・アドレス制御回路は、前記第１データ入出力回路に沿って配置され、
前記第１領域のうち前記ｎが偶数である行に配置されたものにおいては、前記第１コマンド・アドレス制御回路は、前記第１の辺と向かい合う第２の辺に沿って配置され、前記第１データ入出力回路は、前記第１コマンド・アドレス制御回路に沿って配置されることを特徴とする情報処理装置。
【請求項１０】
請求項３記載の情報処理装置において、
前記複数のＣＰＵコアのそれぞれは、前記複数の第１データ送受信回路を含む第１データ入出力回路と、前記複数の第１コマンド・アドレス送受信回路を含む第１コマンド・アドレス制御回路とを有し、
前記複数のＣＰＵコアは、それぞれ四辺形の第１領域に形成され、
前記複数のＣＰＵコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に配置され、
前記第１コマンド・アドレス制御回路及び前記第１データ入出力回路は、前記第１領域のそれぞれにおいて、前記格子状の配置の行方向又は列方向のいずれかに延在し、かつ前記第１領域の中心を通る直線に沿って配置されていることを特徴とする情報処理装置。
【請求項１１】
請求項３記載の情報処理装置において、
前記複数のＣＰＵコアは、それぞれ前記複数の第１データ送受信回路を含む第１データ入出力回路と、前記複数の第１コマンド・アドレス送受信回路を含む第１コマンド・アドレス制御回路と、複数の演算装置と、チップ内バス制御回路とをさらに有し、
前記複数のＣＰＵコアは、それぞれ四辺形の第１領域に形成され、
前記複数のＣＰＵコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に配置され、
前記第１入出力回路は、前記第１領域のそれぞれにおいて同一方向に延在する辺に沿って配置され、
前記第１コマンド・アドレス制御回路は、前記第１領域のそれぞれにおいて同一方向に延在する辺に沿って配置されることを特徴とする情報処理装置。
【請求項１２】
請求項３記載の情報処理装置において、
前記複数のＤＲＡＭコアは、それぞれ前記複数の第２データ送受信回路を含む第２データ入出力回路を有し、
前記複数のＤＲＡＭコアは、それぞれ四辺形の第２領域に形成され、
前記複数のＤＲＡＭコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に配置され、
前記複数の第２データ入出力回路は、前記第２領域のそれぞれにおいて、同一方向に延在する第３の辺に沿って配置されることを特徴とする情報処理装置。
【請求項１３】
請求項１２記載の情報処理装置において、
前記複数のＤＲＡＭコアは、それぞれ複数の第２コマンド・アドレス送受信回路を含む第２コマンド・アドレス制御回路をさらに有し、
前記第２コマンド・アドレス制御回路は、前記第２領域のそれぞれにおいて、前記第３の辺と向かい合う第４の辺に沿って配置されていることを特徴とする情報処理装置。
【請求項１４】
請求項３記載の情報処理装置において、
前記複数のＤＲＡＭチップのそれぞれは、前記複数の第２データ送受信回路を含む第２データ入出力回路と、前記複数の第２コマンド・アドレス送受信回路を含む第２コマンド・アドレス制御回路をさらに有し、
前記複数のＤＲＡＭコアは、それぞれ四辺形の第２領域に形成され、
前記複数のＤＲＡＭコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に形成され、
前記第２コマンド・アドレス制御回路又は前記第２データ入出力回路の一方は、前記第２領域のそれぞれにおいて、同一方向に延在する第３の辺又は前記第３の辺と向かい合う第４の辺のいずれかのうち、前記ＤＲＡＭチップの外側に対し遠い方の辺に沿って配置され、
前記第２コマンド・アドレス制御回路又は前記第２データ入出力回路の他方は、前記第２コマンド・アドレス制御回路又は前記第２データ入出力回路の一方に沿って配置されることを特徴とする情報処理装置。
【請求項１５】
請求項３記載の情報処理装置において、
前記複数のＤＲＡＭコアのそれぞれは、前記複数の第２データ送受信回路を含む第２データ入出力回路と、前記複数の第２コマンド・アドレス送受信回路を含む第２コマンド・アドレス制御回路とを有し、
前記複数のＤＲＡＭコアは、それぞれ四辺形の第２領域に形成され、
前記複数のＤＲＡＭコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に形成され、
前記第２コマンド・アドレス制御回路及び前記第２データ入出力回路は、前記第２領域のそれぞれにおいて、前記格子状の配置の行方向又は列方向のいずれかに延在し、かつ前記第２領域の中心を通る直線に沿って配置されていることを特徴とする情報処理装置。
【請求項１６】
請求項３記載の情報処理装置において、
前記複数のＤＲＡＭコアは、それぞれ前記複数の第２データ送受信回路を含む第２データ入出力回路と、前記複数の第２コマンド・アドレス送受信回路を含む第２コマンド・アドレス制御回路と、複数のメモリバンクと、欠陥救済用フューズと、リード・ライト回路とをさらに有し、
前記メモリバンクは、メモリアレイ、センスアンプ列、サブワードドライバ列、列デコーダ及び行デコーダを有し、
前記複数のＤＲＡＭコアは、それぞれ四辺形の第２領域に形成され、
前記複数のＤＲＡＭコアは、ｎ行ｍ列（ｎ、ｍは整数）の格子状に形成され、
前記第２データ入出力回路は、前記第２領域のそれぞれにおいて同一方向に延在する辺に沿って配置され、前記第２コマンド・アドレス制御回路は、前記第２領域のそれぞれにおいて同一方向に延在する辺に沿って配置されることを特徴とする情報処理装置。
【請求項１７】
請求項３記載の情報処理装置において、
前記複数のＤＲＡＭコアのそれぞれは、前記複数の第２データ送受信回路を含む第２データ入出力回路と、前記複数の第２コマンド・アドレス送受信回路を含む第２コマンド・アドレス制御回路とを有し、
前記複数のＤＲＡＭコアのそれぞれは、第５の辺と前記第５の辺に対向する第６の辺を含んだ四辺形となる第２領域に形成され、
前記複数のＤＲＡＭコアは、前記ＤＲＡＭチップ内で前記第２領域がｎ行ｍ列（ｎ、ｍは整数）の格子状に配置されることで形成され、
前記ＤＲＡＭチップの外周上の一辺となる第１チップ辺に前記第５の辺が隣接して配置された前記複数のＤＲＡＭコアの一部では、前記第２コマンド・アドレス制御回路及び前記第２データ入出力回路が、前記第５の辺よりも前記第６の辺に近接して形成され、
前記ＤＲＡＭチップの外周上の一辺となり前記第１チップ辺に対向する第２チップ辺に前記第５の辺が隣接して配置された前記複数のＤＲＡＭコアの他の一部では、前記第２コマンド・アドレス制御回路及び前記第２データ入出力回路が、前記第５の辺よりも前記第６の辺に近接して形成されることを特徴とする情報処理装置。
【請求項１８】
請求項１記載の情報処理装置において、
前記ＤＲＡＭチップは、クロック信号及びクロックイネーブル信号を受信するための第３送受信回路及び前記複数のＤＲＡＭコアに共通のクロック信号を供給するためのクロックドライバ回路を、前記複数のＤＲＡＭコアに対し共通に有していることを特徴とする情報処理装置。
【請求項１９】
請求項１記載の情報処理装置において、
前記複数のＤＲＡＭコアのそれぞれは、データストローブ信号を入力するためのデータストローブ信号送受信回路を有し、前記データストローブ信号により、データ送受信のタイミングをそれぞれ並列して決定することを特徴とする情報処理装置。
【請求項２０】
請求項１記載の情報処理装置において、
前記複数のＤＲＡＭコアのそれぞれは、複数のメモリセル、複数の冗長メモリセルを有し、欠陥救済用の不揮発メモリを有し、前記複数のメモリセルのうち欠陥のあるものを、同一ＤＲＡＭコア内の前記冗長メモリセルと置換することを特徴とする情報処理装置。
【請求項２１】
請求項１記載の情報処理装置において、
前記ＤＲＡＭチップは、ビット線プリチャージ電圧を発生するための電源発生回路と、内部クロックを発生するためのディレイロックドループ回路とを、前記複数のＤＲＡＭコアに対し共通に有していることを特徴とする情報処理装置。
【請求項２２】
単数または複数のＣＰＵコアが形成されたシステムＬＳＩチップと、
第１ＤＲＡＭコアおよび前記第１ＤＲＡＭコアに隣接して配置された第２ＤＲＡＭコアを含む複数のＤＲＡＭコアが形成されたＤＲＡＭチップとを有し、
前記システムＬＳＩチップと前記ＤＲＡＭチップとは、積層されて実装されており、
前記第１ＤＲＡＭコアは、コマンド・アドレス信号に応じて所定のメモリ動作を行う第１メモリバンクと、外部からのコマンド・アドレス信号を受信する第１コマンド・アドレス送受信回路とを備え、
前記第２ＤＲＡＭコアは、コマンド・アドレス信号に応じて所定のメモリ動作を行う第２メモリバンクと、外部からのコマンド・アドレス信号を受信する第２コマンド・アドレス送受信回路とを備え、
前記ＤＲＡＭチップは、前記システムＬＳＩチップ内のＣＰＵコアの数に応じて第１構成モードか第２構成モードかを設定可能となっており、
前記第１構成モードが設定された場合、前記第１および前記第２メモリバンクは、前記第１および前記第２コマンド・アドレス送受信回路が前記システムＬＳＩチップ内に含まれる２個のＣＰＵコアからそれぞれ独立にコマンド・アドレス信号を受信することで、それぞれ独立にメモリ動作を行い、
前記第２構成モードが設定された場合、前記第１メモリバンクは、前記第１コマンド・アドレス送受信回路が前記システムＬＳＩチップ内に含まれる１個のＣＰＵコアからコマンド・アドレス信号を受信することでメモリ動作を行い、前記第２メモリバンクは、前記１個のＣＰＵコアから前記第１コマンド・アドレス送受信回路を介してコマンド・アドレス信号が入力されることでメモリ動作を行うことを特徴とする情報処理装置。
【請求項２３】
請求項２２記載の情報処理装置において、
前記ＤＲＡＭチップは、
前記第１コマンド・アドレス送受信回路と前記第１メモリバンクとを接続する第１コマンド・アドレスバスと、
前記第２コマンド・アドレス送受信回路と前記第２メモリバンクとを接続する第２コマンド・アドレスバスと、
前記第１コマンド・アドレスバスと前記第２コマンド・アドレスバスとの接続・非接続を設定可能な第１回路とを有することを特徴とする情報処理装置。
【請求項２４】
請求項２３記載の情報処理装置において、
前記第１回路は、
活性状態に設定された際に前記第１コマンド・アドレスバスと前記第２メモリバンクとを接続する第１隣接接続バッファと、
活性状態に設定された際に前記第２コマンド・アドレスバスと前記第１メモリバンクとを接続する第２隣接接続バッファとで構成されることを特徴とする情報処理装置。
【請求項２５】
請求項２２記載の情報処理装置において、
前記第１ＤＲＡＭコアは、更に、第１データ送受信回路を備え、
前記第２ＤＲＡＭコアは、更に、第２データ送受信回路を備え、
前記ＤＲＡＭチップは、更に、前記第２構成モードの一つとなる第３構成モードと、他の一つとなる第４構成モードとを設定可能となっており、
前記第３構成モードが設定された場合、前記第１および前記第２メモリバンクは、前記第１および前記第２データ送受信回路が前記システムＬＳＩチップ内に含まれる１個のＣＰＵコアとの間で同時にデータ信号を送受信することでメモリ動作を行い、
前記第４構成モードが設定された場合、前記第１メモリバンクは、前記第１データ送受信回路が前記システムＬＳＩチップ内に含まれる１個のＣＰＵコアとの間でデータ信号を送受信することでメモリ動作を行い、前記第２メモリバンクは、前記１個のＣＰＵコアとの間で前記第１データ送受信回路を介してデータ信号の入出力を行うことでメモリ動作を行うことを特徴とする情報処理装置。
【請求項２６】
請求項２５記載の情報処理装置において、
前記ＤＲＡＭチップは、
前記第１データ送受信回路と前記第１メモリバンクとを接続する第１データバスと、
前記第２データ送受信回路と前記第２メモリバンクとを接続する第２データバスと、
前記第１データバスと前記第２データバスとの接続・非接続を設定可能な第２回路と、
ＣＰＵコアから受信したアドレス信号の特定ビットに応じて前記第１メモリバンクか前記第２メモリバンクの一方のみをメモリ動作可能な状態にする第１機能とを有することを特徴とする情報処理装置。
【請求項２７】
請求項２３記載の情報処理装置において、
前記ＤＲＡＭチップは、前記第１構成モードか前記第２構成モードかを設定するためのフューズを備え、
前記第１回路は、前記フューズの情報に基づいて前記接続・非接続が設定されることを特徴とする情報処理装置。
【請求項２８】
請求項２３記載の情報処理装置において、
前記ＤＲＡＭチップは、前記システムＬＳＩチップからの命令に応じて前記第１構成モードか前記第２構成モードかを設定可能なレジスタを備え、
前記第１回路は、前記レジスタの情報に基づいて前記接続・非接続が設定されることを特徴とする情報処理装置。
【請求項２９】
請求項２２記載の情報処理装置において、
前記システムＬＳＩチップは、
前記単数または複数のＣＰＵコアと前記複数のＤＲＡＭコアとの間でのアクセス可否の対応関係を記録した第１記憶部と、
前記複数のＣＰＵコアのそれぞれの動作状態が示される第２記憶部とを備え、
前記第１記憶部と前記第２記憶部の情報に基づいて、前記複数のＤＲＡＭコアの一つとなる第３ＤＲＡＭコアにアクセス可能な単数または複数のＣＰＵコアが動作していない場合に前記第３ＤＲＡＭコアへのクロック供給を停止することを特徴とする情報処理装置。
【請求項３０】
請求項２２記載の情報処理装置において、
前記システムＬＳＩチップは、
前記複数のＤＲＡＭコアのそれぞれに対するアクセスを監視し、このアクセスが行われていない時間を計測するカウンタを備え、
前記カウンタに基づいて、一定時間アクセスされていないＤＲＡＭコアがある場合に当該ＤＲＡＭコアへのクロック供給を停止することを特徴とする情報処理装置。
【請求項３１】
請求項２２記載の情報処理装置において、
前記システムＬＳＩチップは、前記複数のＤＲＡＭコアの結合情報を保持するための第３記憶部を備え、
前記第１ＤＲＡＭコアは、第１クロック配線を備え、
前記第２ＤＲＡＭコアは、第２クロック配線を備え、
前記第１構成モードが設定された場合、前記第１および前記第２ＤＲＡＭコアは、前記第１および前記第２クロック配線に対して前記システムＬＳＩチップからそれぞれ独立にクロック信号が供給されることで、それぞれ独立にメモリ動作を行い、
前記第２構成モードが設定された場合、前記第１ＤＲＡＭコアは、前記システムＬＳＩチップから前記第１クロック配線に対して供給されたクロック信号を用いてメモリ動作を行い、前記第２ＤＲＡＭコアは、前記システムＬＳＩチップから前記第１クロック配線に対して供給されたクロック信号を前記第２クロック配線にも伝送することでメモリ動作を行うことを特徴とする情報処理装置。
【請求項３２】
複数のＣＰＵコアを有するシステムＬＳＩチップと積層して用いられ、
１つのＤＲＡＭチップ上に形成された複数のＤＲＡＭコアを有し、
前記複数のＤＲＡＭコアは、それぞれ、前記複数のＣＰＵコアのうち対応するＣＰＵコアとの間で並行してデータの入出力を行うことを特徴とする半導体記憶装置。
【請求項３３】
請求項３２記載の半導体記憶装置において、
前記複数のＤＲＡＭコアは、それぞれ、前記対応するＣＰＵコアにより指示されたデータの読み出し動作又は書き込み動作を並列して行い、前記対応するＣＰＵコアとのデータ入出力を並列に行うことを特徴とする半導体記憶装置。
【請求項３４】
請求項３２記載の半導体記憶装置において、
前記複数のＤＲＡＭコアのそれぞれは、
前記対応するＣＰＵコアとの間でデータの伝送を行うための第１外部端子およびデータ送受信回路と、
前記対応するＣＰＵコアとの間でコマンド及びアドレスの伝送を行うための第２外部端子およびコマンド・アドレス送受信回路を有することを特徴とする半導体記憶装置。
【請求項３５】
請求項３４記載の半導体記憶装置において、
前記第１外部端子及び前記第２外部端子は、それぞれ、前記対応するＣＰＵコアとの間で相互インダクタンスによって通信を行うためのコイルを有することを特徴とする半導体記憶装置。
【請求項３６】
請求項３４記載の半導体記憶装置において、
前記第１外部端子及び前記第２外部端子は、それぞれ、前記対応するＣＰＵコアとの間で容量結合によって通信を行うための電極を有することを特徴とする半導体記憶装置。
【請求項３７】
請求項３４記載の半導体記憶装置において、
前記第１外部端子及び前記第２外部端子は、それぞれ、前記対応するＣＰＵコアとの間で通信を行うための貫通ビアを有することを特徴とする半導体記憶装置。
【請求項３８】
請求項３４記載の半導体記憶装置において、
前記複数のＤＲＡＭコアのそれぞれは、第１の辺と前記第１の辺に対向する第２の辺を含んだ四辺形となる第１領域に形成され、
前記複数のＤＲＡＭコアは、前記第１領域がｎ行ｍ列（ｎ、ｍは整数）の格子状に配置されることで形成され、
前記ＤＲＡＭチップの外周上の一辺となる第１チップ辺に前記第１の辺が隣接して配置された前記複数のＤＲＡＭコアの一部では、前記第１外部端子および前記第２外部端子が、前記第１の辺よりも前記第２の辺に近接して形成され、
前記ＤＲＡＭチップの外周上の一辺となり前記第１チップ辺に対向する第２チップ辺に前記第１の辺が隣接して配置された前記複数のＤＲＡＭコアの他の一部では、前記第１外部端子および前記第２外部端子が、前記第１の辺よりも前記第２の辺に近接して形成されることを特徴とする半導体記憶装置。
【請求項３９】
請求項３２記載の半導体記憶装置において、
前記複数のＤＲＡＭコアは、第１ＤＲＡＭコアおよび前記第１ＤＲＡＭコアに隣接して配置された第２ＤＲＡＭコアを含み、
前記第１ＤＲＡＭコアは、コマンド・アドレス信号に応じて所定のメモリ動作を行う第１メモリバンクと、外部からのコマンド・アドレス信号を受信する第１コマンド・アドレス送受信回路とを備え、
前記第２ＤＲＡＭコアは、コマンド・アドレス信号に応じて所定のメモリ動作を行う第２メモリバンクと、外部からのコマンド・アドレス信号を受信する第２コマンド・アドレス送受信回路とを備え、
前記ＤＲＡＭチップは、第１構成モードか第２構成モードかを設定可能となっており、
前記第１構成モードが設定された場合、前記第１および前記第２メモリバンクは、前記第１および前記第２コマンド・アドレス送受信回路がそれぞれ独立にコマンド・アドレス信号を受信することで、それぞれ独立にメモリ動作を行い、
前記第２構成モードが設定された場合、前記第１メモリバンクは、前記第１コマンド・アドレス送受信回路がコマンド・アドレス信号を受信することでメモリ動作を行い、前記第２メモリバンクも、前記第１コマンド・アドレス送受信回路を介してコマンド・アドレス信号が入力されることでメモリ動作を行うことを特徴とする半導体記憶装置。
【請求項４０】
請求項３９記載の半導体記憶装置において、
前記ＤＲＡＭチップは、
前記第１コマンド・アドレス送受信回路と前記第１メモリバンクとを接続する第１コマンド・アドレスバスと、
前記第２コマンド・アドレス送受信回路と前記第２メモリバンクとを接続する第２コマンド・アドレスバスと、
前記第１コマンド・アドレスバスと前記第２コマンド・アドレスバスとの接続・非接続を設定可能な第１回路とを有することを特徴とする半導体記憶装置。
【請求項４１】
請求項３９記載の半導体記憶装置において、
前記第１ＤＲＡＭコアは、更に、第１データ送受信回路を備え、
前記第２ＤＲＡＭコアは、更に、第２データ送受信回路を備え、
前記ＤＲＡＭチップは、更に、前記第２構成モードの一つとなる第３構成モードと、他の一つとなる第４構成モードとを設定可能となっており、
前記第３構成モードが設定された場合、前記第１および前記第２メモリバンクは、前記第１および前記第２データ送受信回路が同時にデータ信号を送受信することでメモリ動作を行い、
前記第４構成モードが設定された場合、前記第１メモリバンクは、前記第１データ送受信回路がデータ信号を送受信することでメモリ動作を行い、前記第２メモリバンクも、前記第１データ送受信回路を介してデータ信号の入出力を行うことでメモリ動作を行うことを特徴とする半導体記憶装置。
【請求項４２】
請求項４１記載の半導体記憶装置において、
前記ＤＲＡＭチップは、
前記第１データ送受信回路と前記第１メモリバンクとを接続する第１データバスと、
前記第２データ送受信回路と前記第２メモリバンクとを接続する第２データバスと、
前記第１データバスと前記第２データバスとの接続・非接続を設定可能な第２回路と、
前記第１コマンド・アドレス送受信回路が受信したアドレス信号の特定ビットに応じて前記第１メモリバンクか前記第２メモリバンクの一方のみをメモリ動作可能な状態にする第１機能とを有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵコアを有するシステムＬＳＩと、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）を積層し、ＤＲＡＭ内部が独立動作可能な複数のメモリコアに分割され、それぞれのＣＰＵコアと対応したメモリコアが独立にデータ入出力を行えること情報処理装置ならびに半導体記憶装置に関する。
に関するものである。
【背景技術】
【０００２】
現在、システムＬＳＩやマイクロプロセッサにおいては、内部にＣＰＵ（中央演算処理装置）コアを複数設けるマルチコア構成が広まってきている。マルチコア構成をとると、チップのクロック周波数を過度に高めることなく、演算性能を増加することができるため、消費電力を低く抑えることができる特徴がある。１チップに搭載されるＣＰＵコア数については、パソコンやサーバ向けマイクロプロセッサでは２から４コアを搭載しはじめており、今後はこの数が１００以上に増加することも予想される。特許文献１には、図３５に示すように、チップの中に独立動作可能なメモリを複数設けたＤＲＡＭが示されている。
【０００３】
一方、近年、３Ｄインターフェースと総称される技術により、チップ間で接続される信号線数を従来よりも格段に増やすことが可能になってきた。例として、非特許文献１では、容量結合を用いて積層したチップ間で、非接触で信号を伝送する手法が示されている。この手法を用いると、チップの周囲だけでなく、全面にデータ送受信回路を配置することができるため、信号線数を格段に増加させることができる。同様な非接触信号伝送手法としては、容量結合を用いたものも非特許文献２に示されている。また、非特許文献３では、図３６に示すようにマイクロバンプ（Ｍｉｃｒｏ  ｂｕｍｐ）を用いて、ＤＲＡＭとＣＰＵを積層し、多数の信号線で接続することが提案されている。
【特許文献１】特開平１１−２１３６５５号公報
【非特許文献１】２００７  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐ．３５８
【非特許文献２】２００７  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐ．３５６
【非特許文献３】２００４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ｐ．１４０
【発明の開示】
【発明が解決しようとする課題】
【０００４】
マルチコア構成のシステムＬＳＩやマイクロプロセッサを高性能化する際の大きな課題の一つとして、チップ外部とのメモリインターフェースがある。システムにおいては、それぞれのＣＰＵコアが必要とするデータは、インターフェース回路を介して、チップ外部のＤＲＡＭから供給される。一般に、ＣＰＵコアが必要なメモリのデータ量（データ転送レート）はＣＰＵのクロック周波数に比例し、１ＭＨｚあたり１ＭＢ程度である。したがって、１チップに複数のＣＰＵコアを搭載すると、そのコア数分だけ高いメモリのバンド幅が必要となる。ところが、現状のＤＤＲ３  ＳＤＲＡＭのバンド幅は１．６ＧＢ／ｓ程度であり、徐々に早くなっていくものの、コア数が数十から数百になった場合、システムＬＳＩやマイクロプロセッサの要求バンド幅の向上に追いついて高速化していくのは困難である。
【０００５】
本発明ではこの性能ギャップを埋めることを目的の一つとしている。上述したように、従来では、３Ｄインターフェース技術を用いて、複数のチップを積層することは示されているが、このインターフェース技術を用いる場合に、ＤＲＡＭチップやシステムＬＳＩチップの内部をどのように構成すればよいかは示されていなかった。また、ＤＲＡＭチップは、汎用ＬＳＩであるため、できるだけ多くの顧客の要求を一種類の品種で満たすことができることが望ましい。そのほうが一品種の生産個数が増え、チップ製造コストが低減できるためである。しかしながら、システムＬＳＩチップ内のＣＰＵコア数やＩ／Ｏポート数は、一般にシステムＬＳＩチップのアーキテクチャによって異なるため、複数の顧客の要求を一種のＤＲＡＭの品種で満たすことは難しいという問題があった。
【０００６】
本発明は、このようなことを鑑みてなされたものであり、本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００８】
複数のＣＰＵコアを有するシステムＬＳＩチップと、複数のＤＲＡＭコアを有するＤＲＡＭチップとを有し、システムＬＳＩチップとＤＲＡＭチップとは、積層されて実装されており、複数のＣＰＵコアは、それぞれ複数のＤＲＡＭコアのうち対応するＤＲＡＭコアとデータの入出力を行うことを特徴とする。また、ひとつの品種のＤＲＡＭチップの内部構成を変更可能にし、システムＬＳＩチップと積層してＤＲＡＭを使う際に、システムＬＳＩ内のＣＰＵコア数、またはＤＲＡＭとデータ入出力を行うＩ／Ｏポート数と、ＤＲＡＭチップ内のＩ／Ｏポート数とを一致させることにより、異なるアーキテクチャのシステムＬＳＩとの積層を可能にする。このため、隣接するＤＲＡＭコア間でコマンド・アドレスバス、または入出力データバスを、設定によって接続可否を設定可能な接続回路を介して接続し、コマンド、アドレス信号、および入出力データを送受信することを特徴とする。
【発明の効果】
【０００９】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すれば、マルチコア構成のシステムＬＳＩの処理性能を高めることができる。また、ＤＲＡＭチップの内部構成が変更可能になり、複数のアーキテクチャのシステムＬＳＩと積層可能になるため、チップ製造コストを低減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００１１】
なお、以降で述べる本実施の形態の情報処理装置は、マルチコアからなるシステムＬＳＩとＤＲＡＭを積層した場合に、有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ等のロジックチップとＳＲＡＭ、ＦＬＡＳＨ等のメモリを積層した場合にも適用可能である。
【００１２】
図１（ａ）は、本発明の一実施の形態による情報処理装置において、システムＬＳＩチップ（ＳｏＣ  Ｃｈｉｐ）とＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）からなる構成例を示した概念図である。システムＬＳＩチップとＤＲＡＭチップとは積層されて実装されている。これらのチップにおいては、チップ多分割Ｉ／Ｏ分散アーキテクチャを適用している。システムＬＳＩチップには、ＣＰＵ０からＣＰＵ１５で示される１６個のＣＰＵコアが含まれている。ここで、ＤＲＡＭチップには、ＭＥＭ０からＭＥＭ１５で示される１６個のＤＲＡＭコアが含まれており、それぞれ対応する番号のＣＰＵコアとＤＲＡＭコアとの間で、データの送受信を行うことが可能である。この構成により、それぞれのＣＰＵコア毎のデータ転送が可能となるため、それぞれのＣＰＵコア及びＤＲＡＭコアを共通のバス等でデータ転送する場合と比較して、チップ全体で見たときのチップ間のデータ転送レートが格段に増加するという利点がある。
【００１３】
これらのＣＰＵコア及びＤＲＡＭコアは並列に動作が可能である。すなわち、それぞれのＣＰＵコアは、他のＣＰＵコアの状態に依らず、割り当てられたプログラムを実行することが可能であり、それぞれのＤＲＡＭコアは、他のＤＲＡＭコアの状態に依らず、対応するＣＰＵコアにより指示された、データの読み出し動作又は書き込み動作を行うことが可能である。また、それぞれのＣＰＵコアと対応するＤＲＡＭコアとの間でデータの送受信を行い、他のＣＰＵコアと並列に動作を行うことが可能である。例えば、ＣＰＵ０とＭＥＭ０とは３ＤＩＯ０というチャネルを用いて、他のチップと並列にデータの送受信を行う。この動作の詳細は、図２で説明する。
【００１４】
それぞれのＣＰＵコアと対応したＤＲＡＭコアは、３次元インターフェース（３ＤＩＯ）で接続される。３次元インターフェースとしては、容量結合、インダクタンス結合、貫通ビア、マイクロバンプなどの技術を用いることができる。この構成により、チップ間を接続する際の信号線の寄生容量が低減されるため、データ送受信時の消費電力を低減できるという利点がある。
【００１５】
図１（ｂ）には、３次元インターフェースとして、インダクタンス結合という非接触のインターフェースを用いてチップ間の信号の送受信を行う場合の断面図を示す。ここでは３枚のＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ１〜３）と、１枚のシステムＬＳＩ（ＳｏＣチップ）をインターポーザー（ＩＴＰ）を間に入れながら、プリント基板（ＰＣＢ）上に積層した例を示している。インダクタンス結合技術を用いると、他のチップをはさんでもチップ間でデータを送受信できるため、積層するＤＲＡＭチップの数を増やすことができる利点がある。ＤＲＡＭチップ上、及びシステムＬＳＩチップ上には３Ｄインターフェース回路（３ＤＩＯＣ）を設ける。
【００１６】
図１（ｃ）には３次元インターフェースとして、貫通ビア（ＶＩＡ）を用いてチップ間の信号の入出力を行う場合の断面図を示す。ここでは３枚のＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ１〜３）と、１枚のシステムＬＳＩ（ＳｏＣチップ）をインターポーザー（ＩＴＰ）を間に入れながら、プリント基板（ＰＣＢ）上に積層した例を示している。貫通ビアはチップを貫いたビアによって、特定のチップの上下に積層したチップとのインターフェースを持つことができる。このビア技術を用いると、他の３Ｄインターフェース技術と比べて信号の振幅を大きくとることができ、データ送受信の信頼性を高めることができる。
【００１７】
図２にシステムＬＳＩチップとＤＲＡＭチップとの間のデータ送受信のタイミング図を示す。３次元インターフェースのチャネル３ＤＩＯ０〜１５によって送受信が行われる信号は、それぞれ複数のビットからなるコマンド信号（ＣＯＭ）、アドレス信号（ＡＤＤ）、データ信号（ＤＡＴＡ）に分けられる。それぞれのチャネルは他のチャネルと並列して動作することができる。すなわち、それぞれのチャネルは、他のチャネル状態に依らず、データの送受信を行うことが可能である。図２で示した例においては、３ＤＩＯ０では０サイクル目にＣＰＵコア０からＤＲＡＭコア０へアクティベートコマンド（ＡＣＴ）と行アドレス（Ｒ）が送信され、３サイクル目にリードコマンド（ＲＥＡＤ）と列アドレス（Ｃ）が送信され、６−７サイクル目でＤＲＡＭコア０からＣＰＵコア０に読出しデータが送信されている様子を示している。これと同時に、３ＤＩＯ１においては、ＣＰＵコア１とＤＲＡＭコア１との間で、アクティベートコマンドとライトコマンド（ＷＲＩＴ）が実行されており、３ＤＩＯ１５においては１サイクルだけずれて、ＣＰＵコア１５とＤＲＡＭコア１５との間で、アクティベートコマンドとライトコマンド（ＷＲＩＴ）が実行されている。本図では省略しているが、３ＤＩＯ２〜１４でもＣＰＵコアとＤＲＡＭコアとの間でコマンド、アドレス、データの送受信を実行している。
【００１８】
このようにして、３次元インターフェースを用いて、各ＣＰＵコア及び、ＤＲＡＭコアが並列に動作可能な、すなわち、他のＣＰＵコア及びＤＲＡＭコアの状態によらないで動作可能なチャネルを持つことで、データ送受信のバンド幅を向上させることが出来る上に、チャネルが共有されている場合と異なって、自由なタイミングで動作を行うことができるため、アービトレーションの仕組みが不要になり、情報処理システムを構築する際のハードウェア構成およびソフトウェアの構成が簡略化される利点がある。
【００１９】
図３は、本実施の形態のチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置における、ＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）構成の第一の例を示す平面図である。チップ内には複数の並列動作可能なＤＲＡＭコア（ＭＥＭ０〜１５）と、送受信回路、電源発生回路、ディレイロックドループ回路及びクロックドライバなどの、複数のＤＲＡＭコアに対し共通に設けられている回路（以下、共通回路（ＣＯＭＣ）という）があり、その間にバス（ＢＵＳ）が配線されている。ここで、電源発生回路を共通に設けることで、小面積で回路設計をすることが可能となり、ディレイロックドループ回路やクロックドライバを共通に設けることで、並列に動作する複数のＤＲＡＭコアの同期を取ることが可能となる。
【００２０】
ここでは、４行×４列の１６個のＤＲＡＭコアを配置した例を示しているが、各メモリコアの配置される領域のサイズを３ｍｍ角程度とすると、ＤＲＡＭチップ全体が１２ｍｍ角程度と、現状量産されているＤＲＡＭチップのチップサイズに近い値となり、従来並みの製造歩留や価格を実現することができて有利である。ＤＲＡＭコア内では、前述したコマンド信号、アドレス信号を受けるコマンド・アドレス制御回路（ＣＡ）を一方の辺に沿って配置し、データ入出力を行うデータ入出力回路（ＤＱ）を向かい合う辺に沿って配置している。このようにデータ入出力回路（ＤＱ）やアドレス制御回路（ＣＡ）を、ＤＲＡＭコアの配置された領域の一辺に沿って配置することで、回路を小面積で設計することが可能となり、３ｍｍ角という小さいコアサイズの中に回路を配置することができる。
【００２１】
また、図３のように、データ入出力回路（ＤＱ）をアドレス制御回路（ＣＡ）と向かい合う辺に配置すると、アドレス制御回路（ＣＡ）からメモリアレイ（図１３のＡＲＹ）を経由してデータ入出力経路へ至るアクセスパスが、メモリアレイ（ＡＲＹ）の位置に依らずほぼ一定となるという利点がある。
【００２２】
図３の例ではＤＲＡＭチップに１６個のコアがあり、これと積層するＳｏＣチップにも１６個のコアがあって同数のコマンド・アドレス制御回路、データ入出力回路が存在することを前提としている。しかしながらＳｏＣのアーキテクチャによっては、これらの数がもっと少ない場合も想定される。図４では、図３と同じＤＲＡＭチップで、ＳｏＣ側が８個のコアを持つ場合に対応できるように、８コアとして動作するようにチップ構成を変更した構成変更ＤＲＡＭチップをしめす。ＤＲＡＭコア（ＭＥＭ０〜ＭＥＭ１５）は、図３と同じものであるが、これらが２個あわせてひとつの結合ＤＲＡＭコア（ＪＭＥＭ０〜ＪＭＥＭ７）として動作する。これによりＳｏＣからみると図４のチップがあたかも８個のコアに分割されて動作するように見えることになる。同様にして、４個、８個のＤＲＡＭコアを結合して動作させれば、それぞれ４コア、２コアに分割されて動作するように見せることも可能である。このような構成変更を可能とすることで、多数の異なるＳｏＣアーキテクチャに対して１品種のＤＲＡＭを使用することができるため、１品種のＤＲＡＭチップの生産個数を増やすことができて、チップの製造コストを低減できる。
【００２３】
図５に構成変更ＤＲＡＭチップの第一の例を示す。この例では、結合ＤＲＡＭコア（ＪＭＥＭ０）の内部を示しており、ＭＥＭ０側のコマンド・アドレスバッファ（ＣＡ−ＢＵＦ）を非活性状態（ＯＦＦ）とし、ＭＥＭ１側のコマンド・アドレスバッファを活性状態としている。またＭＥＭ０とＭＥＭ１のコマンド・アドレスバス（ＣＡ−ＢＵＳ）は互いに隣接接続バッファ（ＮＢＵＦ＿Ｃ）で接続されており、ＭＥＭ０からＭＥＭ１への隣接接続バッファは非活性であり、ＭＥＭ１からＭＥＭ０への隣接接続バッファのみ活性化される。データ入出力回路（ＤＱ）はＭＥＭ０、ＭＥＭ１ともに活性化されている。
【００２４】
このような接続を行うことによりＭＥＭ１側に入力されたコマンドやアドレス信号と同じ信号がＭＥＭ０側に伝達され、両方のコアでメモリバンク（ＢＡＮＫ）が動作し、データの入出力が行われる。したがって結合ＤＲＡＭコアのアドレス空間の大きさは各コアのアドレス空間（Ａ０−Ａ１０）と同じであるが、入出力データのビット幅が１２８ビットから２５６ビットへ２倍になったように動作することになる。この構成は高いデータレートを要求するＳｏＣと積層して用いる場合に有利である。なお、図５の隣接接続バッファ（ＮＢＵＦ＿Ｃ）は、例えば双方向スイッチ等に置き換えることも可能である。
【００２５】
図６に構成変更ＤＲＡＭチップの第二の例を示す。この例では、結合ＤＲＡＭコア（ＪＭＥＭ０）の内部を示しており、ＭＥＭ０側のコマンド・アドレスバッファ（ＣＡ−ＢＵＦ）を非活性状態（ＯＦＦ）とし、ＭＥＭ１側のコマンド・アドレスバッファを活性状態としている。またＭＥＭ０とＭＥＭ１のコマンド・アドレスバス（ＣＡ−ＢＵＳ）は互いに隣接接続バッファ（ＮＢＵＦ＿Ｃ）で接続されており、ＭＥＭ０からＭＥＭ１への隣接接続バッファは非活性であり、ＭＥＭ１からＭＥＭ０への隣接接続バッファのみ活性化される。この例ではさらに、ＭＥＭ０側のデータ入出力回路（ＤＱ）を非活性状態とし、ＭＥＭ１側のデータ入出力回路を活性状態としている。メモリバンク（ＢＡＮＫ）からデータ入出力回路（ＤＱ）をつなぐ入出力データバス（ＤＱ−ＢＵＳ）は、ＭＥＭ０とＭＥＭ１の間で導通状態（ＯＮ）に設定された双方向スイッチ（ＢＤＳ）で互いに接続される。
【００２６】
このような接続をおこなうことによりＭＥＭ１側に入力されたコマンドやアドレス信号と同じ信号がＭＥＭ０側に伝達される。図５ではアドレスがＡ０−Ａ１０までを入力していたが、図６の例ではアドレスＡ０−Ａ１１までを入力し、たとえばＡ１１のビットが‘Ｈ’の時はＭＥＭ０側で、‘Ｌ’の時はＭＥＭ１側でメモリバンク（ＢＡＮＫ）が活性化され、活性化されたメモリバンクで所定の動作が行われる。そして、ＭＥＭ０、ＭＥＭ１のどちらのメモリバンクが動作した場合でも、入出力データバスを介して、ＭＥＭ１側のコアからデータの入出力が行われる。したがってこの例の結合ＤＲＡＭコアのアドレス空間の大きさは、各コアのアドレス空間の２倍に増加するが、入出力データのビット幅は元と同じように１２８ビットで動作することになる。この構成は入出力ピンの数をあまり増加させずに、容量を大きくしたい場合に有利である。
【００２７】
図７に図５の第一の例に対応した結合ＤＲＡＭコア（ＪＭＥＭ０）の内部回路の構成例を示す。ここでは３次元インターフェース技術として、貫通電極を用いて、チップ上に貫通電極パッド（ＰＡＤ）を設ける場合で説明する。ＤＲＡＭコア（ＭＥＭ０）に示したコマンド・アドレスバッファ（ＣＡ−ＢＵＦ）は、貫通電極パッドと、そこから入力された信号を増幅する増幅回路（ＡＭＰ）と、信号をラッチするラッチ回路（ＬＴＣ）と、ラッチしたデータをコマンド・アドレスバス（ＣＡ−ＢＵＳ）に出力するためのトライステートバッファ（３ＢＵＦ）からなる。トライステートバッファには、ＣＡバッファイネーブル信号ＭＣＥ０が入力されており、これで貫通電極パッドからの入力をコマンド・アドレスバスに出力するかしないか（すなわちＣＡ−ＢＵＦの活性化／非活性化）を選択することができる。ここではアドレス信号（ＡＵ０−ＡＵ１１）のみを示しているが、後に示すようなＤＲＡＭに必要な他の制御信号も同様な回路で貫通電極から入力される。
【００２８】
コマンド・アドレスバス（ＣＡ−ＢＵＳ）の信号は、メモリバンク（ＢＡＮＫ）に入力され、メモリセルへのアクセスが行われ、データ入出力回路（ＤＱ）によりデータの入出力が行われる。これと同時にコア（ＭＥＭ０）内のコマンド・アドレスバスは、隣のコア（ＭＥＭ１）に出力され、これがＭＥＭ１内の隣接接続バッファ（ＮＢＵＦ＿Ｃ）を介してＭＥＭ１内のコマンド・アドレスバスに接続される。逆にコア（ＭＥＭ１）内のコマンド・アドレスバスは隣のコア（ＭＥＭ０）に出力され、これがＭＥＭ０内の隣接接続バッファを介してＭＥＭ０内のコマンド・アドレスバスに接続される。ＭＥＭ０、ＭＥＭ１内の隣接接続バッファ（ＮＢＵＦ＿Ｃ）は、例えば、トライステートバッファ（３ＢＵＦ）により構成され、隣接コアからのコマンド、アドレス信号を入力するかどうかをそれぞれ隣接イネーブル信号ＮＣＥ０、ＮＣＥ１により制御する。隣接コア（ＭＥＭ１）もＭＥＭ０と同様な構成をとる。
【００２９】
図７において、図５の第一の例に対応した動作を行うには、ＤＲＡＭコア（ＭＥＭ０）において、ＭＣＥ０を非活性化することでコマンド・アドレスバッファ（ＣＡ＿ＢＵＦ）を非活性状態（ＯＦＦ）とし、ＤＲＡＭコア（ＭＥＭ１）において、ＭＣＥ１を活性化することでコマンド・アドレスバッファを活性状態とする。また、ＭＥＭ０において、隣接イネーブル信号（ＮＣＥ０）を活性化することで隣接接続バッファ（ＮＢＵＦ＿Ｃ）を活性状態とし、ＭＥＭ１において、ＮＣＥ１を非活性化することで隣接接続バッファを非活性状態とする。データ入出力回路（ＤＱ）は、ＭＥＭ０、ＭＥＭ１ともに活性化されている。
【００３０】
このような接続を行うことによりＭＥＭ１側に入力されたコマンドやアドレス信号と同じ信号がＭＥＭ０側に伝達され、両方のコアでメモリバンク（ＢＡＮＫ）が動作し、データの入出力が行われる。したがって結合ＤＲＡＭコアのアドレス空間の大きさは各コアのアドレス空間（Ａ０−Ａ１０）と同じであるが、入出力データのビット幅が１２８ビットから２５６ビットへ２倍になったように動作することになる。この構成は高いデータレートを要求するＳｏＣと積層して用いる場合に有利である。
【００３１】
図８に図６の第二の例に対応した結合ＤＲＡＭコア（ＪＭＥＭ０）の内部回路の構成例を示す。コマンド・アドレス入力バッファ（ＣＡ−ＢＵＦ）および隣接接続バッファ（ＮＢＵＦ＿Ｃ）の制御は図７と同様であるので、図８では示さない。ただし、アドレス空間を２倍に広げるため、Ａ１１の入力バッファをイネーブルにして、ＤＲＡＭコアに入力されるアドレスを１ビット増やす。
【００３２】
ＤＲＡＭコア（ＭＥＭ０）に示したデータ入出力回路（ＤＱＣ）は、貫通電極パッド（ＰＡＤ）と、そこから入力された信号をチップに入力する入力バッファ（ＩＢＣ）と、チップ内の信号を貫通電極パッドへ出力する出力バッファ（ＯＢＣ）からなる。入力バッファ、出力バッファには、データ入出力イネーブル信号（ＭＤＥ０）が入力されており、これで貫通電極パッドと入出力データバス（ＤＱ−ＢＵＳ）との間を接続するかしないかを選択することができる。ここではデータ信号（ＤＱＵ０−ＤＱＵ１２７）のみを示しているが、後に示すような他の制御信号についても同様な回路を介して、入出力データバスと貫通電極パッドが接続される。メモリバンクとデータ入出力回路との間は入出力データバスにより接続されるが、これと同時にコア（ＭＥＭ０）内の入出力データバスは双方向スイッチ群（ＮＳＷ）を介してＭＥＭ１内の入出力データバスに接続される。隣接コア間の入出力データバスを接続するかどうかは、隣接イネーブル信号ＮＤＥ０により制御される。
【００３３】
図８において、図６の第二の例に対応した動作を行うには、ＭＥＭ０側でデータ入出力イネーブル信号（ＭＤＥ０）を非活性化することでデータ入出力回路（ＤＱＣ）を非活性状態とし、ＭＥＭ１側でＭＤＥ１を活性化することでデータ入出力回路を活性状態にする。またＭＥＭ０側で隣接イネーブル信号（ＮＤＥ０）を活性化する。アドレスＡ１１が‘Ｈ’の場合にはＭＥＭ０のメモリバンクが活性化され、データの入出力が行われる。一方、Ａ１１が‘Ｌ’の場合にはＭＥＭ１のメモリバンクが活性化され、データの入出力が行われる。
【００３４】
このような接続をおこなうことによりＭＥＭ１側に入力されたコマンドやアドレス信号と同じ信号がＭＥＭ０側に伝達される。図５ではアドレスがＡ０−Ａ１０までを入力していたが、この例ではアドレスＡ０−Ａ１１までを入力し、たとえばＡ１１のビットによりＭＥＭ０側またはＭＥＭ１側のどちらかのコアでメモリバンク（ＢＡＮＫ）が動作する。そして、ＭＥＭ０、ＭＥＭ１のどちらのメモリバンクが動作した場合でも、入出力データバス（ＤＱ−ＢＵＳ）を介して、ＭＥＭ１側のコアからデータの入出力が行われる。したがってこの例の結合ＤＲＡＭコアのアドレス空間の大きさは各コアのアドレス空間の２倍に増加するが、入出力データのビット幅は元と同じように１２８ビットで動作することになる。この構成は入出力ピンの数をあまり増加させずに、容量を大きくしたい場合に有利である。なお、図５の第一の例に対応した動作を行う際には、図８の隣接イネーブル信号（ＮＤＥ０）は非活性化される。
【００３５】
図９に、本実施の形態による構成変更ＤＲＡＭチップにおいて、チップ構成を変更するための方法について示す。（ａ）に示す第一の方法では各ＤＲＡＭコア（ＭＥＭ０からＭＥＭ１５）内にモード設定フューズ（ＭＦＵＳＥ０〜１５）を設け、その切断状態により構成情報を記憶するものである。記憶する情報はＣＡバッファイネーブル信号ＭＣＥ、コマンド・アドレス用の隣接イネーブル信号ＮＣＥ、追加アドレスイネーブル信号Ａ１１Ｅ、データ入出力イネーブル信号ＭＤＥ、データ用の隣接イネーブル信号ＮＤＥである。チップ製造時や検査時に、これらのフューズを切断することにより、ひとつのＤＲＡＭ品種を複数のアーキテクチャのＳｏＣに適した構成に変更することが可能となる。したがって、ひとつの品種のＤＲＡＭチップの生産量を増加させることができ、チップ製造コストを低減できる。
【００３６】
図９（ｂ）に示す第二の方法では各ＤＲＡＭコア（ＭＥＭ０からＭＥＭ１５）内にモード設定レジスタ（ＭＲ０からＭＲ１５）を設け、構成情報を記憶するものである。この手法では、システムに組み込んだ状態で、システムの電源投入時に、レジスタの値を設定する。製造時にフューズ切断が不要になるため、製造コストが低減されるとともに、ＤＲＡＭチップを出荷後に、顧客側のシステムに合わせてＤＲＡＭの構成を変更できるという利点がある。モードの変更方法としてはこの他にも配線パターンの変更によることも可能である。
【００３７】
図１０は、本実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置における、ＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）構成の第二の例を示す平面図である。この例では第一の例と同様に、チップ内には複数の独立動作可能なＤＲＡＭコア（ＭＥＭ０〜１５）と、共通回路（ＣＯＭＣ）があり、その間にバス（ＢＵＳ）が配線されている。第一の例と違う点は、ＤＲＡＭコア内で、前述したコマンド信号、アドレス信号を受けるコマンド・アドレス制御回路（ＣＡ）をＤＲＡＭコアの配置された領域の一辺に沿って配置し、さらにデータ入出力を行うデータ入出力回路（ＤＱ）をコマンド・アドレス制御回路（ＣＡ）に沿って配置していることである。
【００３８】
このようにシステムＬＳＩとデータを送受信する回路をＤＲＡＭチップの中央に寄せることで、上部に積層されるシステムＬＳＩのチップサイズが小さい場合でも、ＤＲＡＭコアと、ＣＰＵコアとを独立に接続できる。なお、図１０ではコマンド・アドレス制御回路（ＣＡ）をデータ入出力回路（ＤＱ）の内側に配置しているが、コマンド・アドレス制御回路（ＣＡ）とデータ入出力回路（ＤＱ）の位置関係を逆にすることも可能である。逆にした場合にも、同様の効果を発揮する。
【００３９】
図１１は、本実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置における、ＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）構成の第三の例を示す平面図である。この例では第一の例と同様に、チップ内には複数の独立動作可能なＤＲＡＭコア（ＭＥＭ０〜１５）と、共通回路（ＣＯＭＣ）があり、その間にバス（ＢＵＳ）が配線されている。第一の例と違う点は、コマンド・アドレス制御回路（ＣＡ）及びデータ入出力回路（ＤＱ）を、それぞれのＤＲＡＭコアの中央に配置している点である。
【００４０】
この構成により、ＤＲＡＭコア内のメモリアレイ（ＡＲＹ）にアクセスする際のアクセスパスを短縮することが可能となり、ＤＲＡＭコアの動作周波数を高めることができるという効果がある。
【００４１】
図１２は、本実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置における、ＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）構成の第四の例を示す平面図である。この例では第一の例と同様に、チップ内には複数の独立動作可能なＤＲＡＭコア（ＭＥＭ０〜１５）と、共通回路（ＣＯＭＣ）があり、その間にバス（ＢＵＳ）が配線されている。第一の例と違う点は、長辺または短辺の一方を第１辺、他方を第２辺とするＤＲＡＭコアの形状を、第１辺（ここでは長辺）がチップの半分の長さとなるように細長く形成し、コマンド・アドレス制御回路（ＣＡ）及びデータ入出力回路（ＤＱ）を、チップ中央側に位置する第２辺に配置している点である。このように配置するとコマンド・アドレス制御回路およびデータ入出力回路をチップの中央部に集中して配置することができる。このため、ＤＲＡＭチップとＳｏＣのチップの形状が比較的大きく異なる場合にも、コマンド・アドレス制御回路とデータ入出力回路の位置を合わせて積層することが容易になるという効果がある。
【００４２】
図１３は、１個のＤＲＡＭコア（ＭＥＭ）の内部の構成例を示した平面図である。ここでは、図３の構成例を例としており、コア内の一辺にコマンド・アドレス制御回路（ＣＡ）、その反対の一辺にデータ入出力回路（ＤＱ）を配置する。コアの中央にはメモリバンク（ＢＡＮＫ）を複数配置し、メモリバンクとデータ入出力回路の間にリードライト回路（Ｒ／Ｗ  ＡＭＰ）を配置する。コアの残りの辺には欠陥救済用のフューズ（ＦＵＳＥ）を配置する。コマンド・アドレス制御回路（ＣＡ）には、クロックがＤＲＡＭチップ内の共通回路（図３および図４のＣＯＭＣ）から、バス（ＢＵＳ）を介して入力される。また、コマンド、アドレス信号が３Ｄインターフェース回路（３ＤＩＯＣ）を介して入力される。
【００４３】
ここで、コマンド信号は、リセット信号、行アドレスストローブ、列アドレスストローブ、ライトイネーブル及びチップセレクト信号であり、これらに対応するリセット信号入出力端子（ＲＥＳＢ）、行アドレスストローブ入出力端子（ＲＡＳＢ）、列アドレスストローブ入出力端子（ＣＡＳＢ）、ライトイネーブル入出力端子（ＷＥＢ）及びチップセレクト信号入出力端子（ＣＳＢ）が、コマンド・アドレス制御回路（ＣＡ）内のコマンド信号領域（ＣＯＭ）に設けられる。それぞれの入出力端子には３Ｄインターフェース回路（３ＤＩＯＣ）が設けられ、それぞれの入出力端子及び３Ｄインターフェース回路（３ＤＩＯＣ）を介してコマンド、アドレス信号が入力される。チップセレクト信号はクロックと同様に共通回路（ＣＯＭＣ）から供給される場合もある。
【００４４】
また、アドレス信号も同様に、コマンド・アドレス制御回路（ＣＡ）内のアドレス信号領域（ＡＤＤ）内に設けられたアドレス入出力端子（Ａ０−Ａ１０）又はバンクアドレス入出力端子（ＢＡ０−２）と、それぞれの入出力端子に設けられた３Ｄインターフェース回路（３ＤＩＯＣ）を介して入力される。コマンド・アドレス制御回路では、ＤＲＡＭチップの動作モードの決定、アドレスのプリデコード、動作タイミングの制御等が行われる。
【００４５】
データ入出力回路（ＤＱ）には、データ信号が３Ｄインターフェース回路を介して入出力される。ここで、データ信号は、データ信号領域（ＤＡＴＡ）内に設けられたデータ入出力端子（ＤＱ０−１５）、データストローブ信号入出力端子（ＤＱＳＵ／ＤＱＳＬ）、データマスク信号入出力端子（ＤＭＵ／ＤＭＬ）と、それぞれの入出力端子について設けられた３Ｄインターフェース回路（３ＤＩＯＣ）を介して入力される。データ入出力回路は入出力バッファを備え、ＣＰＵコアからＤＲＡＭコアへライトデータが入力されるとともに、ＤＲＡＭコアからＣＰＵコアへリードデータを出力する。ここで、データストローブ信号はデータ入出力時にのみ活性化される信号であるため、ＤＲＡＭコア毎に持つことで、複数ＤＲＡＭコアが並列に動作可能なＤＲＡＭチップを実現できる。
【００４６】
ここで、ＤＲＡＭチップのコマンド・アドレス制御回路（ＣＡ）内のそれぞれの入力端子の、プリント基板（ＰＣＢ）に対し鉛直下方に、システムＬＳＩチップのコマンド・アドレス制御回路の出力端子が配置され、ＤＲＡＭチップのデータ入出力回路（ＤＱ）内の入出力端子の、プリント基板（ＰＣＢ）に対し鉛直下方に、システムＬＳＩチップのデータ入出力回路内の対応する入出力端子が配置されるようにシステムＬＳＩチップ（ＳｏＣ  Ｃｈｉｐ）とＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）を積層して実装する。この構成により、チップ間のデータ伝送距離を短くすることが可能であり、データの転送効率が向上する。
【００４７】
メモリバンク（ＢＡＮＫ）には、図１３に示すように、複数のアレイ状に配置されたメモリアレイ（ＡＲＹ）が配置され、その周囲にはセンスアンプ列（ＳＡＡ）、サブワードドライバ列（ＳＷＤＡ）が配置される。またメモリバンクの外周にはセンスアンプ列と平行に列デコーダ（ＹＤＥＣ）が配置され、サブワードドライバ列（ＳＷＤＡ）と平行に行デコーダ（ＸＤＥＣ）が配置され、加えてアレイ制御回路が配置される。一例として、メモリバンクの大きさは図の横方向にワード線２Ｋ本分の長さ、縦方向にビット線８Ｋ本分の長さである例を示した。
【００４８】
ここで、欠陥救済用フューズ（ＦＵＳＥ）をＤＲＡＭコア毎に持って欠陥メモリセルを同一のＤＲＡＭコア内の冗長メモリセルと置換することで、救済判定信号をコアの外に出す必要がなくなり、アクセス時間を短縮することができる。
【００４９】
図１３に示した構成は、データ入出力回路（ＤＱ）のビット数が１６ビットであるが、一例としてＤＲＡＭコアをＤＤＲ３−ＳＤＲＡＭベースとして作成する場合、メモリアレイ内部では１２８ビットのデータが並列に読み出され、これが８対１のマルチプレクサによりパラレル−シリアル変換された後、チップ外に出力される。図１４にＤＲＡＭコア（ＭＥＭ）の第二の内部構成を示した平面図を示す。この例では、データ入出力回路（ＤＱ）で入出力行うデータのビット数を１２８ビットに増やしていることが特徴である。このため、メモリアレイから並列に読み出された１２８ビットをそのまま出力する。このような構成を行うと、インターフェース部分の動作周波数を過度に高める必要がなくなり、消費電力を低減することが可能になる。
【００５０】
図１５（ａ）には、図３等に示したＤＲＡＭチップ内の共通回路（ＣＯＭＣ）に含まれる回路を示している。電源電圧（ＶＤＤ）、接地電位（ＶＳＳ）、参照電圧（ＶＲＥＦ）、チップセレクト（ＣＳ）のそれぞれの電源及び信号は、ＤＲＡＭチップの外部より供給され、バス（ＢＵＳ）を介して、それぞれのＤＲＡＭコアに供給される。電圧発生回路（ＶＧＣ）ではワード線正電圧（ＶＰＰ）、周辺回路電圧（ＶＣＬ）、アレイ電圧（ＶＤＬ）、アレイ参照電圧（ＶＰＣ）、基板電圧（ＶＢＢ）、ワード線負電圧（ＶＫＫ）を発生し、これらもバスを介してＤＲＡＭコアに供給される。
【００５１】
３Ｄインターフェース領域（３ＤＩＯＡ）では、相補クロック（ＣＫ、ＣＫＢ）、クロックイネーブル（ＣＫＥ）が３Ｄインターフェース回路を介して、システムＬＳＩチップから入力される。これらの信号はディレイロックドループ回路（ＤＬＬ）に入力され、ＤＬＬが発生した内部クロックがクロックドライバ（ＣＬＫＤ）からバスを介してそれぞれのＤＲＡＭコアに供給される。
【００５２】
図１５（ｂ）では、図３等に示したＤＲＡＭチップ内の共通回路（ＣＯＭＣ）に入力されるチップセレクト信号を３Ｄインターフェースで送受信する場合を示している。この場合、３Ｄインターフェース領域（３ＤＩＯＡ）に、複数のチップ選択信号（ＣＳ０−２）を受信するための３Ｄインターフェース回路を設け、それらをデコーダ（ＣＳＤＥＣ）でデコードした後、フューズ等で記憶されたチップＩＤ（Ｃｈｉｐ  ＩＤ）と比較回路（ＣＯＭＰ）で比較することによりチップセレクト信号が生成される。このようにチップセレクト信号を３Ｄインターフェースで送受信する構成により、配線が容易となる利点がある。なお、図１５で示す共通回路（ＣＯＭＣ）から供給されるチップセレクト信号（ＣＳ）は各ＤＲＡＭチップ毎の活性化・非活性化を制御するグローバルチップセレクト信号であり、この信号が非活性化されているＤＲＡＭチップ上では、どのコアも読み出しや書き込みの動作を行わない。一方、図１３、１４に示されているチップセレクト信号（ＣＳＢ）は、ＤＲＡＭチップ内の複数のＤＲＡＭコア（ＭＥＭ）毎に設けられたローカルチップセレクト信号であり、ＣＰＵコアからコマンドを入力されるために用いられるものである。
【００５３】
図１６は、本実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置における、システムＬＳＩチップ（ＳｏＣ  Ｃｈｉｐ）の構成の第一の例を示す平面図である。チップ内には、複数の独立動作可能なＣＰＵコア（ＣＰＵ０〜１５）と、共通回路（ＣＯＭＣ）があり、その間に内部バス（ＩＢＵＳ）が配線されている。ここでは、４行×４列の１６個のＣＰＵコアを配置した例を示している。ＤＲＡＭを積層したときに、対応する３Ｄインターフェース回路が直上に来るようにするためには、前述したＤＲＡＭチップと同じ単位で繰り返しを行う必要がある。
【００５４】
各ＣＰＵコアにおいては、ＤＲＡＭコア内の構成に合わせて、ＤＲＡＭへのコマンド信号、アドレス信号を受けるコマンド・アドレス制御回路（ＣＡ）を一方の辺に沿って配置し、データ入出力を行うデータ入出力回路（ＤＱ）を向かい合う辺に沿って配置している。このように、データ入出力回路（ＤＱ）やコマンド・アドレス制御回路（ＣＡ）を、ＣＰＵコアの配置された領域の一辺に沿って配置することで、回路を小面積で設計することが可能となる。また、図１６のようにデータ入出力回路（ＤＱ）をコマンド・アドレス制御回路（ＣＡ）と向かい合う辺に配置すると、コマンド・アドレス制御回路（ＣＡ）から演算装置やＳＲＡＭを経由してデータ入出力経路へ至るアクセスパスが、演算装置やＳＲＡＭの位置に依らずほぼ一定となるという利点がある。
【００５５】
なお、システムＬＳＩにおいては、ＣＰＵは単一のプロセッサだけでなく、異なる種類のプロセッサを混在させる場合もあり、また特定の演算を行うハードウェアアクセラレータとする場合もある。このような場合でも、各演算装置がＤＲＡＭコアに対して、独立にアクセスすることが可能である。
【００５６】
図１７は、本実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置における、システムＬＳＩチップ（ＳｏＣ  Ｃｈｉｐ）の構成の第二の例を示す平面図である。第一の例とは違って、チップ内には、８個の独立動作可能なＣＰＵコア（ＣＰＵ０〜７）と、共通回路（ＣＯＭＣ）があり、その間に内部バス（ＩＢＵＳ）が配線されている。このようなアーキテクチャを持つＳｏＣに対しては、図４のようにＤＲＡＭチップの構成を変更して積層を行う。このように本実施の形態による構成変更可能なＤＲＡＭチップを用いると、図１６や図１７に示す複数のアーキテクチャのＳｏＣと積層して動作させることが可能となるため、一品種のＤＲＡＭチップの生産量を増加させて、チップ製造コストを低減することが可能となる。
【００５７】
図１８は、本実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置における、システムＬＳＩチップ（ＳｏＣ  Ｃｈｉｐ）の構成の第三の例を示す平面図である。第一の例と同様にチップ内には、複数の独立動作可能なＣＰＵコア（ＣＰＵ０〜１５）と、共通回路（ＣＯＭＣ）があり、その間に内部バス（ＩＢＵＳ）が配線されている。第一の例と異なり、各ＣＰＵコアにおいては、ＤＲＡＭへコマンド信号、アドレス信号を発行するコマンド・アドレス制御回路（ＣＡ）をＤＲＡＭコアの配置された領域の一辺に沿って配置し、さらにデータ入出力を行うデータ入出力回路（ＤＱ）をコマンド・アドレス制御回路（ＣＡ）に沿って配置していることである。このように配置すると、図１０に示した第二のＤＲＡＭチップ構成を用いたＤＲＡＭとコマンド・アドレス制御回路と、データ入出力回路のチップ面内の位置を一致させることができるため、このＤＲＡＭチップと積層して用いることにより、システムＬＳＩチップのサイズがＤＲＡＭチップのサイズよりも小さい場合でも、ＤＲＡＭコアとＣＰＵコアを独立に３Ｄインターフェースで接続することができる。図１０のＤＲＡＭコアの配置に対応して、コマンド・アドレス制御回路（ＣＡ）及びデータ入出力回路（ＤＱ）の配置を逆にしても良い。
【００５８】
図１９は、図１１のＤＲＡＭコア（ＤＲＡＭチップ）のレイアウトに対応した、ＣＰＵコア（システムＬＳＩチップ）のレイアウト構成例を示すものである。図１１と同様に、コマンド・アドレス制御回路（ＣＡ）及びデータ入出力回路（ＤＱ）を、それぞれのＣＰＵコアの中央に配置している点に特徴がある。この構成により、ＣＰＵコア内の演算装置やＳＲＡＭへのアクセスパスを短縮することが可能となり、ＣＰＵコアの動作周波数を高めることができるという効果がある。
【００５９】
図２０は、図１２のＤＲＡＭコア（ＤＲＡＭチップ）のレイアウトに対応した、ＣＰＵコア（システムＬＳＩチップ）のレイアウト構成例を示すものである。図１２と同様に、長辺または短辺の一方を第１辺、他方を第２辺とするＣＰＵコアの形状を、第１辺（ここでは長辺）がチップの半分の長さとなるように細長く形成し、コマンド・アドレス制御回路（ＣＡ）及びデータ入出力回路（ＤＱ）を、チップ中央側に位置する第２辺に配置している点である。このように配置するとコマンド・アドレス制御回路およびデータ入出力回路をチップの中央部に集中して配置することができる。このため、ＤＲＡＭチップとＳｏＣのチップの形状が異なる場合にも、コマンド・アドレス制御回路とデータ入出力回路の位置を合わせて積層することが容易になるという効果がある。
【００６０】
図２１は、１個のＣＰＵコア（ＣＰＵ）の内部の構成例を示した平面図である。ここでは、図１６の構成例を例としており、コア内の一辺にＤＲＡＭコアに向けてコマンド、アドレス信号を送信するためのコマンド・アドレス制御回路（ＣＡ）、向かい合う一辺にＤＲＡＭコアとデータをやり取りするためのデータ入出力回路（ＤＱ）を配置する。コアの中央には演算装置（ＣＯＲＥ）とＳＲＡＭを複数配置する。複数の演算装置とＳＲＡＭは互いにコア内バス（ＣＢＵＳ）で接続されており、このバスを用いてデータがやり取りされる。また、演算装置やＳＲＡＭとデータ入出力回路の間、および演算装置やＳＲＡＭとコマンド・アドレス制御回路の間に３Ｄインターフェース制御回路（３ＤＢＵＳＣ）を配置し、積層されたＤＲＡＭコアへのアクセスの制御を行う。ＣＰＵコアの残りの辺にはチップ内バス制御回路（ＩＢＵＳＣ）が配置され、システムＬＳＩチップ内の他のＣＰＵコアとの間のデータ通信に用いられる。
【００６１】
コマンド・アドレス制御回路（ＣＡ）には、クロックがシステムＬＳＩチップ内の共通回路から、コア内バス（ＣＢＵＳ）を介して入力され、コマンド、アドレス信号を３Ｄインターフェース回路（３ＤＩＯＣ）を介してＤＲＡＭコアへ出力する。ここで、コマンド信号は、リセット信号、行アドレスストローブ、列アドレスストローブ、ライトイネーブル及びチップセレクト信号であり、これらに対応するリセット信号入出力端子（ＲＥＳＢ）、行アドレスストローブ入出力端子（ＲＡＳＢ）、列アドレスストローブ入出力端子（ＣＡＳＢ）、ライトイネーブル入出力端子（ＷＥＢ）及びチップセレクト信号入出力端子（ＣＳＢ）が、コマンド・アドレス制御回路内のコマンド信号領域（ＣＯＭ）に設けられる。それぞれの入出力端子には、３Ｄインターフェース回路（３ＤＩＯＣ）が設けられ、それぞれの入出力端子及び３Ｄインターフェース回路（３ＤＩＯＣ）を介してコマンド、アドレス信号が出力される。チップセレクト信号はクロックと同様に共通回路から供給する場合もある。
【００６２】
また、アドレス信号も同様に、コマンド・アドレス制御回路（ＣＡ）のアドレス信号領域（ＡＤＤ）内に設けられたアドレス入出力端子（Ａ０−Ａ１０）又はバンクアドレス入出力端子（ＢＡ０−２）と、それぞれの入出力端子に設けられた３Ｄインターフェース回路（３ＤＩＯＣ）を介して出力される。３Ｄインターフェース回路（３ＤＩＯＣ）は、３Ｄインターフェース制御回路（３ＤＢＵＳＣ）からの要求を受けて、ＤＲＡＭチップを制御する。
【００６３】
データ入出力回路（ＤＱ）は、データ信号を３Ｄインターフェース回路により送受信する。ここで、データ信号は、データ入出力回路（ＤＱ）のデータ信号領域（ＤＡＴＡ）内に設けられたデータ入出力端子（ＤＱ０−１５）、データストローブ信号入出力端子（ＤＱＳＵ／ＤＱＳＬ）、データマスク信号入出力端子（ＤＭＵ／ＤＭＬ）と、それぞれの入出力端子について設けられた３Ｄインターフェース回路（３ＤＩＯＣ）を介して入出力される。データ入出力回路（ＤＱ）は、入出力バッファを備え、ＤＲＡＭコアへライトデータを出力するとともに、ＤＲＡＭコアからのリードデータが入力される。ここで、データストローブ信号はデータ入出力時にのみ活性化される信号であるため、それぞれのＤＲＡＭコア毎に送受信することで、複数ＤＲＡＭコアが並列に動作可能なＤＲＡＭチップを実現できる。
【００６４】
図２１に示した構成例は、データ入出力回路のビット数が１６ビットであるが、これは、相手となるＤＲＡＭコアが、一例としてＤＤＲ３−ＳＤＲＡＭベースで作成され、メモリアレイ内部が、１２８ビットのデータを並列に読み出し、これを８対１のマルチプレクサによりパラレル−シリアル変換した後にチップ外に出力する場合を想定している。図２２に、ＣＰＵコア（ＣＰＵ）の第二の内部構成例を示した平面図を示す。この例ではデータ入出力回路で入出力を行うデータのビット数を１２８ビットに増やしていることが特徴である。このため、相手となるＤＲＡＭコアにおいては、メモリアレイから並列に読み出された１２８ビットがそのまま出力される。このような構成を用いると、インターフェース部分の動作周波数を過度に高める必要がなくなり、消費電力を低減することが可能になる。
【００６５】
図２３は、図１３および図１４のＤＲＡＭコア内、図２１および図２２のＣＰＵコア内で用いる３Ｄインターフェース回路の一例であるインダクタンス結合入出力回路（３ＤＩＯＣ１）を示す。この回路は、出力回路（ＯＢＣ１）と入力回路（ＩＢＣ１）で構成され、ＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）とシステムＬＳＩチップ（ＳｏＣ  ｃｈｉｐ）上に複数設けられる。ＤＲＡＭチップ上の入出力回路のＮ１端子、Ｎ２端子の間にコイル（ＬＤ）を設け、システムＬＳＩチップ上の入出力回路のＮ３端子、Ｎ４端子の間にコイル（ＬＳ）を設ける。
【００６６】
ＤＲＡＭチップから、システムＬＳＩチップへデータを送信する場合には、ＤＲＡＭチップ上で出力回路を活性化し、コイル（ＬＤ）に出力電流（ＩＤ）を流す。ＤＲＡＭチップとシステムＬＳＩチップの距離を十分近づけておくと、コイルＬＤとＬＳの間の相互インダクタンス（Ｍ）が大きくなり、システムＬＳＩ側のコイル（ＬＳ）両端のＮ３、Ｎ４間には、ｖｓ＝Ｍ（ｄＩＤ／ｄｔ）の電圧が発生する。この電圧をシステムＬＳＩ側の入力回路（ＩＢＣ１）で増幅し、デジタルデータへと再生する。これと反対にシステムＬＳＩチップからＤＲＡＭチップへデータを送信する場合には、システムＬＳＩチップ上で出力回路を活性化してコイル（ＬＳ）に出力電流を流し、コイルＬＤとＬＳの間の相互インダクタンスによってＤＲＡＭ側のコイル（ＬＤ）に電圧を発生させる。この電圧をＤＲＡＭ側の入力回路で増幅し、デジタルデータへと再生する。
【００６７】
図２４では、データ受信を行う一組のインダクタンス結合入出力回路（３ＤＩＯＣ１）に注目して、動作を説明する。出力回路（ＯＢＣ１）では、出力イネーブル信号（ＯＥＤ）が非活性状態（ＶＳＳ）のときにはＭＯＳトランジスタＭＰ１、ＭＮ１、ＭＰ２、ＭＮ２はオフしている。ＯＥＤが活性化されＶＤＤになると、データ出力端子（ＤＯＤ）に対応して、所定のＭＯＳトランジスタがオンする。ＤＯＤがＶＳＳのときは、ＭＰ２とＭＮ１がオンし、ＩＤが負方向に（−Ｉ０）流れ始める。システムＬＳＩチップ上では、入力イネーブル信号ＩＥＳを活性化してバイアス回路（ＢＣ）でＶＴＴにプリチャージされたインダクタンス（ＬＳ）の両端のＮ３、Ｎ４間に、この電流変化に対応した電圧ｖｓ＝−Ｖ０が発生する。この信号を増幅回路（ＡＭＰ）で増幅するとともに、ラッチ信号（ＬＴＳ）を活性化して、ラッチ回路（ＬＴＣ）でＶＳＳレベルのデータをラッチし、データ入力端子（ＤＩＳ）に出力する。ＤＯＤがＶＤＤのときには、これらと逆極性の信号遷移が発生し、ＤＩＳにはＶＤＤレベルの信号が出力される。この方式を用いて、非接触でＤＲＡＭコアとＣＰＵコアとの間でデータ送受信を行うと、信号線数を多数に増やすことができるメリットがある。また、複数のＤＲＡＭチップをはさんでも通信が可能であるため、ＤＲＡＭの容量を増加できる特徴がある。また、インターフェース部で充放電される容量が小さくなるため、データ送受信に伴う電力を低減できるメリットがある。
【００６８】
図２５は、図１３および図１４のＤＲＡＭコア内、図２１および図２２のＣＰＵコア内で用いる３Ｄインターフェース回路の他の例である容量結合入出力回路（３ＤＩＯＣ２）を示す。この回路は、出力回路（ＯＢＣ２）と入力回路（ＩＢＣ２）で構成され、ＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）とシステムＬＳＩチップ（ＳｏＣ  ｃｈｉｐ）上に複数設けられる。ＤＲＡＭチップ上の入出力回路のＮＤ端子に容量の片側の電極（ＣＤ）を設け、システムＬＳＩチップ上の入出力回路のＮＳ端子に容量の反対側の電極（ＣＳＣ）を設ける。
【００６９】
ＤＲＡＭチップからシステムＬＳＩチップへデータを送信する場合には、ＤＲＡＭチップ上で出力回路（ＯＢＣ２）を活性化し、ＮＤに電位変化ＶＤを発生させる。ＤＲＡＭチップとシステムＬＳＩチップの距離を十分近づけておくと、ＣＤとＣＳＣ間のカップリング容量（ＣＭ）が大きくなり、システムＬＳＩ側の端子ＮＳには、Ｃ（ｄＶＤ／ｄｔ）の電流変化に伴う電圧が発生する。この電圧をシステムＬＳＩ側の入力回路（ＩＢＣ２）で増幅し、デジタルデータへと再生する。これと反対にシステムＬＳＩチップからＤＲＡＭチップへデータを送信する場合には、システムＬＳＩチップ上で出力回路を活性化してＮＳに電位変化を発生させ、ＮＤとＮＳの間のカップリング容量ＣＭによって、ＤＲＡＭ側の端子ＮＤに電圧を発生させる。この電圧をＤＲＡＭ側の入力回路で増幅し、デジタルデータへと再生する。
【００７０】
図２６では、データ受信を行う一組の容量結合入出力回路（３ＤＩＯＣ２）に注目して、動作を説明する。出力回路（ＯＢＣ２）では出力イネーブル信号（ＯＥＤ）が非活性状態（ＶＳＳ）のときにはＭＯＳトランジスタＭＰ３、ＭＮ３はオフしている。またプリチャージトランジスタ（ＭＮ４）によってＤＲＡＭ側の端子ＮＤがＶＴＴにプリチャージされている。同様にシステムＬＳＩ側の端子ＮＳもＶＴＴにプリチャージされている。ＯＥＤが活性化されＶＤＤになると、データ出力端子（ＤＯＤ）に対応して、ＭＰ３またはＭＮ３がＯＮする。ＤＯＤがＶＳＳのときは、ＭＮ３がオンし、ＮＤがＶＳＳにドライブされる。システムＬＳＩ上ではＮＳに電圧変化に対応した電圧ＶＴＴ−Ｖ０が発生する。この信号を増幅回路（ＡＭＰ）で増幅するとともに、ラッチ信号（ＬＴＳ）を活性化して、ラッチ回路（ＬＴＣ）でＶＳＳレベルのデータをラッチし、データ入力端子（ＤＩＳ）に出力する。ＤＯＤがＶＤＤのときには、これらと逆極性の信号遷移が発生し、ＤＩＳにはＶＤＤレベルの信号が出力される。また、信号が遷移する間にはプリチャージ信号（ＰＣＤ、ＰＣＳ）によって、ＮＤ、ＮＳ端子がＶＴＴにプリチャージされる。
【００７１】
この方式を用いて、非接触でＤＲＡＭコアとＣＰＵコアとの間でデータ送受信を行うと、信号線数を多数に増やすことができるメリットがある。ＬＳＩ内部ではインダクタンスに比べると容量のほうが、製造工程が容易というメリットがある。また、インターフェース部で充放電される容量が小さくなるため、データ送受信に伴う電力を低減できるメリットがある。
【００７２】
図２７は、図１３および図１４のＤＲＡＭコア内、図２１および図２２のＣＰＵコア内で用いる３Ｄインターフェース回路の他の例である貫通ビア用入出力回路（３ＤＩＯＣ３）を示す。この回路は、出力回路（ＯＢＣ３）と入力回路（ＩＢＣ３）で構成され、ＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）とシステムＬＳＩチップ（ＳｏＣ  ｃｈｉｐ）上に複数設けられる。ＤＲＡＭチップ上の入出力回路のＮＤ端子に貫通ビア用のパッド（ＰＡＤ）を設け、システムＬＳＩチップ上の入出力回路のＮＳ端子にも同様のパッドを設け、両者を貫通ビアで接続する。
【００７３】
ＤＲＡＭチップからシステムＬＳＩチップへデータを送信する場合には、ＤＲＡＭチップ上で出力回路（ＯＢＣ３）を活性化し、ＮＤに電位変化を発生させる。貫通ビアでＮＤとＮＳが接続されているので、システムＬＳＩ側の端子ＮＳには、この電位変化がそのまま伝わり、これがシステムＬＳＩ側の入力回路（ＩＢＣ３）で増幅され、デジタルデータへと再生される。これと反対にシステムＬＳＩチップからＤＲＡＭチップへデータを送信する場合には、システムＬＳＩチップ上で出力回路を活性化してＮＳに電位変化を発生させ、ＮＳとビアで接続されたＤＲＡＭ側の端子ＮＤに電圧を発生させる。この電圧をＤＲＡＭ側の入力回路で増幅し、デジタルデータへと再生する。
【００７４】
図２８では、データ受信を行う一組の容量結合入出力回路（３ＤＩＯＣ３）に注目して、動作を説明する。出力回路（ＯＢＣ３）では、出力イネーブル信号（ＯＥＤ）が非活性状態（ＶＳＳ）のときにはＭＯＳトランジスタＭＰ５、ＭＮ５はオフしている。ＯＥＤが活性化されＶＤＤになると、データ出力端子（ＤＯＤ）に対応して、ＭＰ５またはＭＮ５がＯＮする。ＤＯＤがＶＳＳのときは、ＭＮ５がオンし、ＮＤがＶＳＳにドライブされる。システムＬＳＩ上ではＮＳの電圧がＶＳＳに向って引かれる。この信号を増幅回路（ＡＭＰ）で増幅するとともに、ラッチ信号（ＬＴＳ）を活性化して、ラッチ回路（ＬＴＣ）でＶＳＳレベルのデータをラッチし、データ入力端子（ＤＩＳ）に出力する。ＤＯＤがＶＤＤのときには、これらと逆極性の信号遷移が発生し、ＤＩＳにはＶＤＤレベルの信号が出力される。この方式を用いて、非接触でＤＲＡＭコアとＣＰＵコアとの間でデータ送受信を行うと、信号線数を多数に増やすことができるメリットがある。貫通ビア方式では出力回路で出力したＶＤＤまたはＶＳＳの電圧が入力回路に入力されるため、回路が単純で、信号伝送の信頼性が高いという特徴がある。
【００７５】
図２９は、図１３および図１４のＤＲＡＭコアにおけるメモリバンク（ＢＡＮＫ）内部の構成例を示す。複数のアレイ状に配置されたメモリアレイ（ＡＲＹ）が配置され、その周囲にはセンスアンプ列（ＳＡＡ）、サブワードドライバ列（ＳＷＤＡ）、クロスエリア（ＸＰ）が配置される。また、メモリバンク（ＢＡＮＫ）内の外周には、センスアンプ列と平行に列デコーダ（ＹＤＥＣ）およびメインアンプ列が配置され、サブワードドライバ列と平行に行デコーダ（ＸＤＥＣ）並びにアレイ制御回路（ＡＣＣ）が配置される。
【００７６】
図３０は、図１３および図１４のＤＲＡＭコアにおいて、そのセンスアンプ列とサブワードドライバ列の詳細な配置関係の一例を示す平面図である。センスアンプ列（ＳＡＡ）内のセンスアンプ（ＳＡ）は、メモリアレイ（ＡＲＹ）に対して左右に交互配置され、左右のメモリアレイ内のビット線対（ＢＬＴ／ＢＬＢ）に共通接続される。同様に、サブワードドライバ列（ＳＷＤＡ）内のサブワードドライバ（ＳＷＤ）も、メモリアレイに対して上下に交互配置され、上下のメモリアレイ内のワード線（ＷＬ）に共通接続される。このように配置することにより、センスアンプ列内において、センスアンプ間のピッチを、メモリアレイ内のビット線間のピッチの２倍に広げることができ、また、サブワードドライバ列内において、サブワードドライバ間のピッチを、メモリアレイ内のワード線間のピッチの２倍に広げることができるため、微細化が容易となる。またセンスアンプ列にはローカルＩ／Ｏ線（ＬＩＯ）が配置され、ローカルＩ／Ｏ線はクロスエリア（ＸＰ）でスイッチ（ＳＷ）を介して、メインＩ／Ｏ線（ＭＩＯ）と接続される。
【００７７】
図３１は、図１３および図１４のＤＲＡＭコアにおいて、そのメモリアレイの構成の一例を示す回路図である。図３１に示すように、メモリアレイ（ＡＲＹ）は、複数のメモリセル（ＭＣ）から構成されている。各メモリセルは、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタ（メモリセルトランジスタ）および１個のキャパシタ（Ｃｓ）で構成される。メモリセルトランジスタのソース又はドレインの一方は、ビット線（ＢＬＴ）又は参照ビット線（ＢＬＢ）に接続され、ソース又はドレインの他方は、蓄積ノード（ＳＮ）に接続され、ゲートはワード線（ＷＬ）に接続されている。
【００７８】
キャパシタ（Ｃｓ）の一方の端子は、蓄積ノードＳＮに接続され、他方の端子は共通プレート（ＰＬ）に接続される。なお、ビット線と参照ビット線は、ビット線対（相補ビット線）として機能し、同一のセンスアンプに接続される。センスアンプ列は、メモリアレイに対して左右に交互配置され、左右のメモリアレイ内のビット線対に共通に接続され、両者で共用される。また、これに伴い各センスアンプ列内では、隣接するセンスアンプがビット線対１つ分のスペースを挟んで配置されることになる。このような配置をとることにより、センスアンプ間のピッチが緩和されるためレイアウトが容易となり、微細化が可能となる。この図では開放型ビット線方式のアレイを用いており、全てのワード線とビット線の交点にメモリセルが配置されている。このためメモリセルサイズを縮小できる効果がある。
【００７９】
図３２は、図１３および図１４のＤＲＡＭコアにおけるセンスアンプの一例を示す回路図である。センスアンプ（ＳＡ）内には、プリチャージ回路（ＰＣＣ）と、クロスカップル・アンプ（ＣＣ）と、読み出し・書き込みポート（ＩＯＰ）とが含まれている。プリチャージ回路は、ビット線プリチャージ信号（ＢＬＥＱ）が活性化された時に対となるビット線（ＢＬＴ／ＢＬＢ）間をイコライズし、ビット線プリチャージレベル（ＶＢＬＲ）にプリチャージする。通常、ビット線電圧（ＶＤＬ）はチップ外部からの電源電圧（ＶＣＣ）と同レベルかまたはそれを降圧したレベルに設定する。ビット線プリチャージレベルは、この中点（ＶＤＬ／２）に設定される。クロスカップル・アンプ（ＣＣ）は、ビット線上にメモリセルからの微小な読出し信号が発生した後に、Ｐ側共通ソース線（ＣＳＰ）をビット線電圧に、Ｎ側共通ソース線（ＣＳＮ）を接地電位（ＶＳＳ）に駆動して、相補ビット線のうちの電圧の高い方をＶＤＬに、低い方をＶＳＳに増幅し、増幅された電圧をラッチする回路である。読み出し・書き込みポート（ＩＯＰ）は、列選択線（ＹＳ）が活性化されたときにローカルＩ／Ｏ線（ＬＩＯＴ／Ｂ）とビット線対を接続する回路である。なお、ローカルＩ／Ｏ線は、非選択センスアンプ列での電流消費を防止するために、待機時にはプリチャージレベルに保持される。
【００８０】
図３３は、図１３および図１４のＤＲＡＭコアにおけるサブワードドライバ列の構成の一例を示す回路図である。サブワードドライバ列（ＳＷＤＡ）は、複数のサブワードドライバ（ＳＷＤ）によって構成される。図３０等にも示したように、サブワードドライバ列は、メモリアレイの周辺に配置される。サブワードドライバは上下に配置されるメモリアレイ内のワード線（ＷＬ）を駆動する。また、図３０で説明したように、サブワードドライバ列はメモリアレイに対して交互配置されているため、メモリアレイ内のワード線は１本おきに上下のサブワードドライバに接続される。
【００８１】
サブワードドライバは、ＮチャネルＭＯＳトランジスタ２個とＰチャネルＭＯＳトランジスタ１個で構成される。一方のＮチャネルＭＯＳトランジスタは、ゲートにメインワード線（ＭＷＬＢ）が接続され、ドレインにワード線が接続され、ソースに電圧ＶＫＫが接続される。他方のＮチャネルＭＯＳトランジスタは、ゲートに相補サブワードドライバ選択線（ＦＸＢ）、ドレインにワード線（ＷＬ）が接続され、ソースに電圧ＶＫＫが接続される。ここでＶＫＫは待機時のワード線電圧であり、図１５の電圧発生回路（ＶＧＣ）で生成され、接地電位（ＶＳＳ）よりも低い負電圧である。
【００８２】
ＰチャネルＭＯＳトランジスタは、ゲートにメインワード線が接続され、ドレインにワード線が接続され、ソースにサブワードドライバ選択線（ＦＸ）が接続される。一つのサブワードドライバ列上に４組のサブワードドライバ選択線（ＦＸ０〜４）が配線され、一本のメインワード線で選択される４個のサブワードドライバのうちいずれか１個を選択して１本のワード線が活性化される。
【００８３】
図３４は、図１３および図１４のＤＲＡＭコアにおけるクロスエリアの構成の一例を示す回路図である。クロスエリア（ＸＰ）には、第一ローカルＩ／Ｏ線プリチャージ回路（ＬＥＱ１）と、第二ローカルＩ／Ｏ線プリチャージ回路（ＬＥＱ２）と、リードライトゲート（ＲＧＣ）と、ＣＳ線ドライバ（ＣＳＤ）と、ＣＳ線プリチャージ回路（ＳＥＱ）と、ＢＬＥＱ信号ドライバ（ＥＱＤ）と、ＦＸ線ドライバ（ＦＸＤ）が配置される。
【００８４】
第一ローカルＩ／Ｏ線プリチャージ回路（ＬＥＱ１）は、相補プリチャージ信号（ＢＬＥＱＢ）が活性状態のときに、ローカルＩ／Ｏ線（ＬＩＯ／ＬＩＯＢ）をＶＤＬ／２にプリチャージする。第二ローカルＩ／Ｏ線プリチャージ回路（ＬＥＱ２）はリード用イコライズ信号（ＲＥＱＢ）が活性状態のときに、ローカルＩ／Ｏ線（ＬＩＯ／ＬＩＯＢ）を周辺回路電圧（ＶＣＬ）でプリチャージする。リードライトゲート（ＲＧＣ）は、ゲート信号（ＴＧ／ＴＧＢ）が活性化されたときに、ローカルＩ／Ｏ線（ＬＩＯ／ＬＩＯＢ）とメインＩ／Ｏ線（ＭＩＯ／ＭＩＯＢ）とを接続する回路である。
【００８５】
ＣＳ線ドライバ（ＣＳＤ）は、Ｎ側センスアンプイネーブル信号（ＳＡＮ）が活性状態のときに、Ｎ側共通ソース線（ＣＳＮ）を接地電圧（ＶＳＳ）に駆動し、Ｐ側センスアンプイネーブル信号（ＳＡＰ１Ｂ）が活性状態のときに、Ｐ側コモンソースを電源電圧（ＶＳＳレベル）に駆動する回路である。ＣＳ線プリチャージ回路（ＳＥＱ）は、相補プリチャージ信号が活性化されたときにＰ側、Ｎ側共通ソース線をＶＤＬ／２にプリチャージする回路である。ＢＬＥＱ信号ドライバ（ＥＱＤ）はプリチャージ信号（ＢＬＥＱ）の相補信号（ＢＬＥＱＢ）が入力され、その反転信号を出力する。ＦＸ線ドライバ（ＦＸＤ）は、相補サブワードドライバ選択線（ＦＸＢ）が入力され、その反転信号をサブワードドライバ線（ＦＸ）に出力する。
【００８６】
図３７と図３８を用いて、ＣＰＵコアの動作状態およびＤＲＡＭコアの不使用時間に応じてＤＲＡＭコアへのクロック制御を行う方式について説明する。図３７には、複数のＣＰＵコア（ＣＰＵ０〜ＣＰＵ１５）が搭載されたシステムＬＳＩチップ（ＳｏＣ  Ｃｈｉｐ）が示されている。図３７において、クロック生成部（ＣＨＩＰ−ＣＰＧ）は、パッケージ全体の根幹となるクロックを受信し、チップ内のローカルクロック生成部（ＬＯＣＡＬ−ＣＰＧ）に対してクロックを供給する。また、ＣＨＩＰ−ＣＰＧは、３次元に接続されたＤＲＡＭチップ（ＤＲＡＭ  Ｃｈｉｐ）に対するクロック供給を制御するブロックである。ＬＯＣＡＬ−ＣＰＧは、ＣＨＩＰ−ＣＰＧから入力されたクロックを受け、分周するなどしてＣＰＵコア毎に異なる周波数のクロックを供給する。
【００８７】
図３８は、ＣＨＩＰ−ＣＰＧおよびＬＯＣＡＬ−ＣＰＧをより詳しく示した図である。ここで、本実施の形態の応用動作として、ＤＲＡＭ  Ｃｈｉｐ内の一部の領域、例えば図３のＤＲＡＭコア（ＭＥＭ０）を、図３７の複数のＣＰＵコア（例えばＣＰＵ０とＣＰＵ１）がアクセスするような場合がある。この場合、まず、ＤＲＡＭコアに対してアクセスを行うＣＰＵコアの設定をメモリアクセスレジスタ（ＭＥＭ−ＡＣＣＥＳＳ−ＲＥＧ）に対して行う。すなわち、ＭＥＭ０に対してＣＰＵ０とＣＰＵ１がアクセスするという設定を行う。この時、ＣＨＩＰ−ＣＰＧ内の制御部（ＣＯＮＴ）は、ＣＰＵ０とＣＰＵ１の動作状態を監視し、ＣＰＵ０とＣＰＵ１が動作していないことを確認した場合に、ＭＥＭ０に対するクロック供給を停止する。
【００８８】
具体的には、第１の例として、ＤＲＡＭコアに対するクロック供給の停止は、ＣＰＵコアの動作を制御するローカルクロック生成部（ＬＯＣＡＬ−ＣＰＧ）内のスタンバイコントロールレジスタ（ＳＴＡＮＤＢＹ−ＣＯＮＴＲＯＬ−ＲＥＧ）の値をＣＨＩＰ−ＣＰＧ内のＣＯＮＴが監視することで行われる。ＳＴＡＮＤＢＹ−ＣＯＮＴＲＯＬ−ＲＥＧには、ＣＰＵコアに対するクロック供給停止モードや、ＣＰＵコアの電源を遮断するモードなどの状態が示されている。制御部ＣＯＮＴは、ＣＰＵコアの状態と、ＭＥＭ−ＡＣＣＥＳＳ−ＲＥＧに設定されているＭＥＭコアへのアクセス設定を参照し、これに基づいてＤＲＡＭコアへのクロック供給を制御する。
【００８９】
次に、第２の例として、ＤＲＡＭコアに対するクロック供給の停止は、一定時間あるＤＲＡＭコアを使用するＣＰＵコアが動作していない場合に行われる。前述したＭＥＭ−ＡＣＣＥＳＳ−ＲＥＧに対する設定は同様である。加えて、ＣＰＵコア監視カウンタ（ＣＣＯＵＮＴ）によってＣＰＵコアのパフォーマンスカウンタ（ＰＣ）や命令実行数カウンタを監視することによってＣＰＵコアが一定時間命令を実行していない状態を把握する。ＣＣＯＵＮＴには、クロックサイクル数を設定することが可能であり、設定したサイクル数の間ＣＰＵコアが動作していない場合にＣＨＩＰ−ＣＰＧ内の制御部（ＣＯＮＴ）にＣＰＵコアの停止情報を通知する。制御部（ＣＯＮＴ）は、ＭＥＭ−ＡＣＣＥＳＳ−ＲＥＧと、ＣＰＵコアの停止情報を把握することで、あるＤＲＡＭコアを使用するＣＰＵコアが一定時間動作していな場合に、このＤＲＡＭコアに対するクロック供給を停止する。
【００９０】
続いて、第３の例として、ＤＲＡＭコアに対するクロック供給の停止は、一定時間ＤＲＡＭコアに対するアクセスがないときに行われる。ＣＨＩＰ−ＣＰＧの制御部（ＣＯＮＴ）は、各ＤＲＡＭコアのアドレスと、各ＤＲＡＭコアに対応する３Ｄインターフェース領域（３ＤＩＯＡ）を把握している。ＤＲＡＭコアに対するアドレスは、予め固定されていてもよいし、チップを製造した後にフューズで設定してもよいし、レジスタを用いて値を設定してもよい。制御部（ＣＯＮＴ）は、一定時間該当するＤＲＡＭコアに対するアクセスがあるかをＳｏＣ上のバス（ＩＢＵＳ）のアドレス値とバス監視カウンタ（ＢＣＯＵＮＴ）によって把握し、アクセスがない場合にＤＲＡＭコアに対するクロック供給を停止する。ＢＣＯＵＮＴによってカウントする値はレジスタによって設定することが可能である。
【００９１】
以上のようなＤＲＡＭコアへのクロック供給の停止は、図３９に示すようにディレイロックドループ回路（ＤＬＬ）を用いずにメモリアクセスを行う場合に、より有用となる。図３９は、ＤＲＡＭチップ内に配置する共通回路の一例を示す図である。図３９に示す共通回路（ＣＯＭＣ）は、前述した図１５の構成例からＤＬＬが削減されたものとなっている。平面上にＤＲＡＭを接続する場合は、物理的な制約からビット数が限られているため高い周波数でデータ転送を行わなければ高いスループットを得ることができなかったのに対し、３次元接続では大きなビット幅でのアクセスが可能となり比較的小さな周波数でも高いスループットを得ることができる。そのため、ＤＬＬを用いる必要性が小さくなり、ＤＬＬを使用しなくてもよい場合に、クロックの停止から復帰する際のレイテンシを小さくすることが可能となる。
【００９２】
前述したＤＲＡＭコアへのクロック供給の停止に関し、図１７に示すようにシステムＬＳＩチップ（ＳｏＣ  Ｃｈｉｐ）内に８個の独立動作可能なＣＰＵコア（ＣＰＵ０〜７）が集積されている場合について説明する。このとき、図１７の場合と同様に図４のようにＤＲＡＭチップの構成を変更して積層を行う。このとき、ＤＲＡＭコア（ＭＥＭ０）とＤＲＡＭコア（ＭＥＭ１）を結合する場合のクロック系統を示したのが図４０である。
【００９３】
図４０に、構成変更ＤＲＡＭチップの第三の例を示す。この例では、結合ＤＲＡＭコア（ＪＭＥＭ０）の内部構成例が示されており、ＭＥＭ０側のクロックバッファ（ＣＬＫ−ＢＵＦ）が非活性状態（ＯＦＦ）とされ、ＭＥＭ１側のクロックバッファが活性状態とされている。また、ＭＥＭ０とＭＥＭ１のクロックライン（ＣＬＫ−ＬＩＮＥ）は互いに隣接接続バッファ（ＮＢＵＦ＿ＣＫ）で接続されており、ＭＥＭ０からＭＥＭ１への隣接接続バッファは非活性化され、ＭＥＭ１からＭＥＭ０への隣接接続バッファのみ活性化される。このような接続を行うことにより、ＭＥＭ１側に入力されたクロック信号と同じ信号がＭＥＭ０側に伝達され、両方のコアでメモリバンク（ＢＡＮＫ）が動作し、データの入出力が行われる。これにより、結合ＤＲＡＭコア全体のクロックの制御を簡素化することが可能となる。
【００９４】
なお、これまでに述べたＤＲＡＭへのクロック制御については、ハードウェアによって自動的に制御を行ってもよいし、オペレーティングシステムを用いてソフトウェアによって制御してもよい。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置の構成図である。（ａ）はブロック図、（ｂ）は３Ｄインターフェース方式として、インダクタンス結合を用いた場合の断面図、（Ｃ）は３Ｄインターフェース方式として、貫通ビアを用いた場合の断面図である。
【図２】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いた情報処理装置におけるシステムＬＳＩチップとＤＲＡＭチップとの間のデータ送受信のタイミング図である。
【図３】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたＤＲＡＭチップの第一の例を示す構成図である。
【図４】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャに構成変更ＤＲＡＭチップを用いた場合の一例を示す構成図である。
【図５】本発明の一実施の形態による構成変更ＤＲＡＭチップの第一の例を示す構成図である。
【図６】本発明の一実施の形態による構成変更ＤＲＡＭチップの第二の例を示す構成図である。
【図７】図５に対応した結合ＤＡＲＭコアの内部構成例を示す回路図である。
【図８】図６に対応した結合ＤＲＡＭコアの内部構成例を示す回路図である。
【図９】本発明の一実施の形態による構成変更ＤＲＡＭチップにおいて、チップ構成を変更する方法を示す図である。（ａ）はフューズを用いる方法、（ｂ）にはモードレジスタを用いる方法を示す。
【図１０】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたＤＲＡＭチップの第二の例を示す構成図である。
【図１１】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたＤＲＡＭチップの第三の例を示す構成図である。
【図１２】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたＤＲＡＭチップの第四の例を示す構成図である。
【図１３】図３等のＤＲＡＭチップ内に配置する一つのＤＲＡＭコアの第一の内部構成例を示す図である。
【図１４】図３等のＤＲＡＭチップ内に配置する一つのＤＲＡＭコアの第二の内部構成例を示す図である。
【図１５】図３等のＤＲＡＭチップ内に配置する共通回路の一例を示す図である。
【図１６】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたシステムＬＳＩの第一の例を示す構成図である。
【図１７】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたシステムＬＳＩの第二の例を示す構成図である。
【図１８】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたシステムＬＳＩの第三の例を示す構成図である。
【図１９】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたシステムＬＳＩの第四の例を示す構成図である。
【図２０】本発明の一実施の形態によるチップ多分割Ｉ／Ｏ分散アーキテクチャを用いたシステムＬＳＩの第五の例を示す構成図である。
【図２１】図１６等のシステムＬＳＩ内に配置する一つのＣＰＵコアの第一の内部構成例を示す図である。
【図２２】図１６等のシステムＬＳＩ内に配置する一つのＣＰＵコアの第二の内部構成例を示す図である。
【図２３】図１３、１４のＤＲＡＭコア内、図２１、２２のＣＰＵコア内で用いる３Ｄインターフェース回路の一例であるインダクタンス結合入出力回路を示す図である。
【図２４】図２３のインダクタンス結合入出力回路の動作波形を示す図である。
【図２５】図１３、１４のＤＲＡＭコア内、図２１、２２のＣＰＵコア内で用いる３Ｄインターフェース回路の一例である容量結合入出力回路を示す図である。
【図２６】図２５の容量結合入出力回路の動作波形を示す図である。
【図２７】図１３、１４のＤＲＡＭコア内、図２１、２２のＣＰＵコア内で用いる３Ｄインターフェース回路の一例である貫通ビア用入出力回路を示す図である。
【図２８】図２７の貫通ビア用入出力回路の動作波形を示す図である。
【図２９】ＤＲＡＭのメモリバンクの構成例を示すブロック図である。
【図３０】図２９のメモリバンクで用いるメモリアレイ、サブワードドライバ列、センスアンプ列の接続例を示す回路図である。
【図３１】図２９のメモリバンクで用いるメモリアレイの例（開放型ビット線方式）を示す回路図である。
【図３２】図２９のメモリバンクで用いるセンスアンプの構成例を示す回路図である。
【図３３】図２９のメモリバンクで用いるサブワードドライバの構成例を示す回路図である。
【図３４】図２９のメモリバンクで用いるクロスエリアの構成例を示す回路図である。
【図３５】１チップの中に独立動作可能なメモリを複数設けたＤＲＡＭの従来例を示す図である。
【図３６】マイクロバンプを用いて、ＤＲＡＭとＣＰＵを積層し、多数の信号線で接続した従来例を示す図である。
【図３７】図１６等のシステムＬＳＩ内に配置するクロック生成部の構成例を示す概略図である。
【図３８】図３７に示すクロック生成部の詳細な構成例を示す図である。
【図３９】ＤＲＡＭチップ内に配置する共通回路の一例を示す図である。
【図４０】本発明の一実施の形態による構成変更ＤＲＡＭチップの第三の例を示す構成図である。
【符号の説明】
【００９６】
３ＢＵＦ  トライステートバッファ
３ＤＢＵＳＣ  ３Ｄインターフェース制御回路
３ＤＩＯ  ３次元インターフェース
３ＤＩＯＡ  ３Ｄインターフェース領域
３ＤＩＯＣ  ３次元インターフェース回路
３ＤＩＯＣ１  インダクタンス結合入出力回路
３ＤＩＯＣ２  容量結合入出力回路
３ＤＩＯＣ３  貫通ビア用入出力回路
ＡＣＣ  アレイ制御回路
ＡＤＤ  アドレス信号
ＡＭＰ  アンプ回路
ＡＲＹ  メモリアレイ
ＢＡＮＫ  メモリバンク
ＢＣ  バイアス回路
ＢＤＳ  双方向スイッチ
ＢＣＯＵＮＴ  バス監視カウンタ
ＢＬ，ＢＬＴ，ＢＬＢ  ビット線
ＢＬＥＱ  ビット線プリチャージ信号
ＢＰＡ  ボンディングパッド領域
ＢＵＳ  バス
ＣＡ  コマンド・アドレス制御回路
ＣＡ−ＢＵＦ  コマンド・アドレスバッファ
ＣＡ−ＢＵＳ  コマンド・アドレスバス
ＣＢＵＳ  コア内バス
ＣＣ  クロスカップル・アンプ
ＣＣＯＵＮＴ  ＣＰＵコア監視カウンタ
ＣＤ，ＣＳＣ  容量電極
ＣＨＩＰ−ＣＰＧ  チップクロック生成部
ＣＬＫＤ  クロックドライバ
ＣＬＫ−ＢＵＦ  クロックバッファ
ＣＬＫ−ＬＩＮＥ  クロックライン
ＣＯＭ  コマンド信号
ＣＯＭＣ  共通回路
ＣＯＭＰ  比較回路
ＣＯＮＴ  制御部
ＣＯＲＥ  演算装置
ＣＰＵ  ＣＰＵコア
ＣＳＤ  ＣＳ線ドライバ
ＣＳＤＥＣ  デコーダ
ＣＳＮ  Ｎ側共通ソース線
ＣＳＰ  Ｐ側共通ソース線
Ｃｓ  キャパシタ
ＤＡＴＡ  データ信号
ＤＱ，ＤＱＣ  データ入出力回路
ＤＱ−ＢＵＳ  データバス
ＤＲＡＭ  Ｃｈｉｐ  ＤＲＡＭチップ
ＥＱＤ  ＢＬＥＱ信号ドライバ
ＥＸＢ  ハンダボール
ＦＵＳＥ  フューズ
ＦＸ  サブワードドライバ選択線
ＦＸＤ  ＦＸ線ドライバ
ＩＢＣ  入力回路
ＩＢＵＳ  内部バス
ＩＢＵＳＣ  チップ内バス制御回路
ＩＴＰ  インターポーザー
ＪＭＥＭ  結合ＤＲＡＭコア
ＪＯＩＮＴ−ＲＥＧ  結合レジスタ
ＬＤ，ＬＳ  インダクタンス
ＬＩＯ，ＬＩＯＴ，ＬＩＯＢ  ローカルＩＯ線
ＬＯＣＡＬ−ＣＰＧ  ローカルクロック生成部
ＬＴＣ  ラッチ回路
ＭＣ  メモリセル
ＭＣＥ  コマンド・アドレスバッファイネーブル信号
ＭＤＥ  データ入出力イネーブル信号
ＭＥＭ  ＤＲＡＭコア
ＭＥＭ−ＡＣＣＥＳＳ−ＲＥＧ  メモリアクセスレジスタ
ＭＦＵＳＥ  モード設定フューズ
ＭＩＯ，ＭＩＯＴ，ＭＩＯＢ  メインＩＯ線
ＭＲ  モード設定レジスタ
ＭＷＬＢ  メインワード線
ＮＢＵＦ  隣接接続バッファ
ＮＣＥ  コマンド・アドレス用隣接イネーブル信号
ＮＤＥ  データ入出力用隣接イネーブル信号
ＮＳＷ  双方向スイッチ群
ＯＢＣ  出力回路
ＰＡＤ  ボンディングパッド
ＰＣＢ  プリント基板
ＰＣＣ  プリチャージ回路
Ｒ／Ｗ  ＡＭＰ  リードライト回路
ＳＡ  センスアンプ
ＳＡＡ  センスアンプ列
ＳＥＱ  ＣＳ線プリチャージ回路
ＳＨＲ  センスアンプ分離信号
ＳＮ  蓄積ノード
ＳＴＡＮＤＢＹ−ＣＯＮＴＲＯＬ−ＲＥＧ  スタンバイコントロールレジスタ
ＳＷＤ  サブワードドライバ
ＳＷＤＡ  サブワードドライバ列
ＳｏＣ  Ｃｈｉｐ  ＳｏＣチップ
ＶＩＡ  貫通ビア
ＶＧＣ  電圧発生回路
ＷＬ  ワード線
ＸＤＥＣ  行デコーダ
ＸＤＥＣ  行デコーダ
ＸＰ  クロスエリア
ＹＤＥＣ  列デコーダ
ＹＤＥＣ  列デコーダ
ＹＳ  列選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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