(57)【要約】【課題】電源がオフされた後、画素形成部のスイッチング素子を全てオンすることができる簡単な構成の回路を備えたアクティブマトリクス型表示装置を提供する。【解決手段】本表示装置の第２の電位供給回路１２０に含まれるオフ検出回路１２２は、遅延回路として機能する抵抗素子１２および容量素子１３からなり、オフされた電源回路２００から与えられるゲートオン電位ＶＧＨとその遅延信号電位Ｖａとの差分電圧をスイッチ回路１２１を構成するＦＥＴ１１のゲート端子・ソース端子間に印加する。この電位差が所定の閾値を超えるとＦＥＴ１１はオンされ、上記電位Ｖａが走査信号線に与えられる。このように３つの素子からなる簡単な回路により、上記電位Ｖａを画素形成部のスイッチング素子に与えることにより全てオンすることができる。【選択図】図３
2009003207.tif 000002
【特許請求の範囲】
【請求項１】
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備えるアクティブマトリクス型表示装置における前記複数の走査信号線を駆動する走査信号線駆動回路であって、
前記複数の走査信号線を選択的に駆動するための走査信号を前記複数の走査信号線に与えるドライバ回路と、
当該走査信号線駆動回路の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記複数の走査信号線に与える電位供給回路と
を備え、
前記電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも高い電位であって前記電源から供給される第１の電位と同電位の時点を始点として当該第１の電位の変化と同じ方向へより遅く変化する第２の電位を生成する遅延回路と、
前記走査信号線毎に設けられ、前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を対応する走査信号線に与えるスイッチ回路と
を含むことを特徴とする、走査信号線駆動回路。
【請求項２】
前記スイッチ回路は、ゲート端子に前記第１の電位が与えられ、ソース端子およびドレイン端子の一方を対応する走査信号線に接続される電界効果トランジスタであり、
前記遅延回路は、
一端を接地され、他端を前記ソース端子およびドレイン端子の他方に接続される容量素子と、
一端を前記ゲート端子に接続され、他端を前記ソース端子およびドレイン端子の他方に接続される抵抗素子と
を含むことを特徴とする、請求項１に記載の走査信号線駆動回路。
【請求項３】
請求項１または請求項２に記載の走査信号線駆動回路を備えたことを特徴とする、アクティブマトリクス型表示装置。
【請求項４】
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備えるアクティブマトリクス型表示装置における前記複数の映像信号線を駆動する映像信号線駆動回路であって、
前記複数の映像信号線に前記複数の映像信号を与えるドライバ回路と、
当該映像信号線駆動回路の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記複数の映像信号線に与える電位供給回路と
を備え、
前記電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第１の電位と同電位の時点を始点として当該第１の電位の変化と同じ方向へより遅く変化する第２の電位を生成する遅延回路と、
前記映像信号線毎に設けられ、前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を対応する映像信号線に与えるスイッチ回路と
を含むことを特徴とする、映像信号線駆動回路。
【請求項５】
前記スイッチ回路は、ゲート端子に前記第１の電位が与えられ、ソース端子およびドレイン端子の一方を対応する映像信号線に接続される電界効果トランジスタであり、
前記遅延回路は、
一端を接地され、他端を前記ソース端子およびドレイン端子の他方に接続される容量素子と、
一端を前記ゲート端子に接続され、他端を前記ソース端子およびドレイン端子の他方に接続される抵抗素子と
を含むことを特徴とする、請求項４に記載の映像信号線駆動回路。
【請求項６】
請求項４または請求項５に記載の映像信号線駆動回路を備えたことを特徴とする、アクティブマトリクス型表示装置。
【請求項７】
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に対して共通の電位を与えるため共通的に設けられる共通電極とを備えるアクティブマトリクス型表示装置における前記共通電極を駆動する共通電極駆動回路であって、
前記共通電極に前記共通の電位を与えるドライバ回路と、
当該共通電極駆動回路の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記共通電極に与える電位供給回路と
を備え、
前記電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第１の電位と同電位の時点を始点として当該第１の電位の変化と同じ方向へより遅く変化する第２の電位を生成する遅延回路と、
前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を前記共通電極に与えるスイッチ回路と
を含むことを特徴とする、共通電極駆動回路。
【請求項８】
前記スイッチ回路は、ゲート端子に前記第１の電位が与えられ、ソース端子およびドレイン端子の一方を前記共通電極に接続される電界効果トランジスタであり、
前記遅延回路は、
一端を接地され、他端を前記ソース端子およびドレイン端子の他方に接続される容量素子と、
一端を前記ゲート端子に接続され、他端を前記ソース端子およびドレイン端子の他方に接続される抵抗素子と
を含むことを特徴とする、請求項７に記載の共通電極駆動回路。
【請求項９】
請求項７または請求項８に記載の共通電極駆動回路を備えたことを特徴とする、アクティブマトリクス型表示装置。
【請求項１０】
表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に対して共通の電位を与えるため共通的に設けられる共通電極とを備えるアクティブマトリクス型表示装置であって、
前記複数の走査信号線を選択的に駆動するゲートドライバ回路と、
前記複数の映像信号線に前記複数の映像信号を与えるソースドライバ回路と、
前記共通電極に前記共通の電位を与えるコモンドライバ回路と、
当該表示装置の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための所定の電位を前記複数の走査信号線に与えるゲート電位供給回路と
を備え、
前記ゲート電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも高い電位であって前記電源から供給される第１の電位の変化よりも遅く変化する第２の電位を生成するゲート遅延回路と、
前記走査信号線毎に設けられ、前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を対応する走査信号線に与えるゲートスイッチ回路と
を含むことを特徴とする、アクティブマトリクス型表示装置。
【請求項１１】
前記電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記複数の映像信号線に与えるソース電位供給回路をさらに備え、
前記ソース電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第３の電位の変化よりも遅く変化する第４の電位を生成するソース遅延回路と、
前記映像信号線毎に設けられ、前記第３の電位と前記第４の電位との差分電圧が所定の閾値よりも大きいとき、前記第４の電位を対応する映像信号線に与えるソーススイッチ回路と
を含むことを特徴とする、請求項１０に記載のアクティブマトリクス型表示装置。
【請求項１２】
前記電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記共通電極に与えるコモン電位供給回路をさらに備え、
前記コモン電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第５の電位の変化よりも遅く変化する第６の電位を生成するコモン遅延回路と、
前記走査信号線毎に設けられ、前記第５の電位と前記第６の電位との差分電圧が所定の閾値よりも大きいとき、前記第６の電位を前記共通電極に与えるコモンスイッチ回路と
を含むことを特徴とする、請求項１０または請求項１１に記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型表示装置ならびにその駆動方法に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板を含む表示部を備えており、当該２枚の基板のうち一方の基板には、映像信号線としての複数の映像信号線と走査信号線としての複数の走査信号線とが格子状に配置され、それら複数の映像信号線と走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、装置の表示部を構成しており、走査信号線にゲート端子が接続され映像信号線にソース端子が接続されたスイッチング素子であるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）と、そのＴＦＴのドレイン端子に接続された画素電極とを含む。また、上記基板のうち他方の基板には各画素形成部の画素電極に共通の電位を与える共通電極が設けられている。
【０００３】
このようなアクティブマトリクス型液晶表示装置は、その表示部の映像信号線を駆動するソースドライバと、その表示部の走査信号線を駆動するゲートドライバと、上記共通電極を駆動するための共通電極駆動回路と、ソースドライバ、ゲートドライバ、および共通電極駆動回路を制御するための表示制御回路とを有している。
【０００４】
このようなアクティブマトリクス型液晶表示装置において、利用者が装置の電源をオフにする操作を行っても直ちに表示がクリアされず、残像のような画像が残ってしまう問題点が従来より指摘されている。この問題点は、装置の電源が切断されると液晶容量に保持される電荷の放電経路が遮断されるため、自己放電により徐々に電荷が減少するのを待たなければならないことに起因している。また、液晶容量に長時間電荷が蓄積された状態が続くと液晶を挟む電極間に直流成分が印加され続けることになり、液晶が劣化して恒久的な残像が生じることになる。
【０００５】
そこで、このような問題を解決するため、液晶表示装置への信号無入力状態を検出し、この検出時に全ての走査信号線を所定期間アクティブ状態とする信号を出力する従来の液晶表示装置がある（例えば特許文献１を参照）。この構成（以下、第１の従来例という）により、画素形成部のスイッチング素子が全てオンされるため、液晶に蓄積されていた電荷を放電することができる。
【０００６】
また、上記問題を解決するため、表示装置が動作を停止すると、共通電極の電位をスイッチング素子のゲート電位の最低値よりも下げる従来の液晶表示装置がある（例えば特許文献２を参照）。この構成（以下、第２の従来例という）により、第１の従来例と同様、画素形成部のスイッチング素子が全てオンされるため、液晶に蓄積されていた電荷を放電することができる。
【特許文献１】特開２００１−２０９３５５号公報
【特許文献２】特開２００３−１２２３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記第１および第２の従来例では、電源がオフされたことを検出する回路や、所定の電位を生成する回路などの比較的複雑な回路が必要であり、全体として回路規模が大きくなる。特に上記第１の従来例では、電源オフ後も一定時間電源を供給する回路が必要であり、回路規模がさらに大きくなる。
【０００８】
そこで本発明は、電源がオフされた後、画素形成部のスイッチング素子を全てオンすることができる簡単な構成の回路を備えたアクティブマトリクス型表示装置およびその駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備えるアクティブマトリクス型表示装置における前記複数の走査信号線を駆動する走査信号線駆動回路であって、
前記複数の走査信号線を選択的に駆動するための走査信号を前記複数の走査信号線に与えるドライバ回路と、
当該走査信号線駆動回路の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記複数の走査信号線に与える電位供給回路と
を備え、
前記電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも高い電位であって前記電源から供給される第１の電位と同電位の時点を始点として当該第１の電位の変化と同じ方向へより遅く変化する第２の電位を生成する遅延回路と、
前記走査信号線毎に設けられ、前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を対応する走査信号線に与えるスイッチ回路と
を含むことを特徴とする。
【００１０】
第２の発明は、第１の発明において、
前記スイッチ回路は、ゲート端子に前記第１の電位が与えられ、ソース端子およびドレイン端子の一方を対応する走査信号線に接続される電界効果トランジスタであり、
前記遅延回路は、
一端を接地され、他端を前記ソース端子およびドレイン端子の他方に接続される容量素子と、
一端を前記ゲート端子に接続され、他端を前記ソース端子およびドレイン端子の他方に接続される抵抗素子と
を含むことを特徴とする。
【００１１】
第３の発明は、第１または第２の発明に記載の走査信号線駆動回路を備えたことを特徴とする、アクティブマトリクス型表示装置である。
【００１２】
第４の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部とを備えるアクティブマトリクス型表示装置における前記複数の映像信号線を駆動する映像信号線駆動回路であって、
前記複数の映像信号線に前記複数の映像信号を与えるドライバ回路と、
当該映像信号線駆動回路の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記複数の映像信号線に与える電位供給回路と
を備え、
前記電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第１の電位と同電位の時点を始点として当該第１の電位の変化と同じ方向へより遅く変化する第２の電位を生成する遅延回路と、
前記映像信号線毎に設けられ、前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を対応する映像信号線に与えるスイッチ回路と
を含むことを特徴とする。
【００１３】
第５の発明は、第４の発明において、
前記スイッチ回路は、ゲート端子に前記第１の電位が与えられ、ソース端子およびドレイン端子の一方を対応する映像信号線に接続される電界効果トランジスタであり、
前記遅延回路は、
一端を接地され、他端を前記ソース端子およびドレイン端子の他方に接続される容量素子と、
一端を前記ゲート端子に接続され、他端を前記ソース端子およびドレイン端子の他方に接続される抵抗素子と
を含むことを特徴とする。
【００１４】
第６の発明は、第４または第５の発明に記載の映像信号線駆動回路を備えたことを特徴とする、アクティブマトリクス型表示装置である。
【００１５】
第７の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に対して共通の電位を与えるため共通的に設けられる共通電極とを備えるアクティブマトリクス型表示装置における前記共通電極を駆動する共通電極駆動回路であって、
前記共通電極に前記共通の電位を与えるドライバ回路と、
当該共通電極駆動回路の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記共通電極に与える電位供給回路と
を備え、
前記電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第１の電位と同電位の時点を始点として当該第１の電位の変化と同じ方向へより遅く変化する第２の電位を生成する遅延回路と、
前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を前記共通電極に与えるスイッチ回路と
を含むことを特徴とする。
【００１６】
第８の発明は、第７の発明において、
前記スイッチ回路は、ゲート端子に前記第１の電位が与えられ、ソース端子およびドレイン端子の一方を前記共通電極に接続される電界効果トランジスタであり、
前記遅延回路は、
一端を接地され、他端を前記ソース端子およびドレイン端子の他方に接続される容量素子と、
一端を前記ゲート端子に接続され、他端を前記ソース端子およびドレイン端子の他方に接続される抵抗素子と
を含むことを特徴とする。
【００１７】
第９の発明は、第７または第８の発明に記載の共通電極駆動回路を備えたことを特徴とする、アクティブマトリクス型表示装置である。
【００１８】
第１０の発明は、表示すべき画像を表す複数の映像信号をそれぞれ伝達するための複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部に対して共通の電位を与えるため共通的に設けられる共通電極とを備えるアクティブマトリクス型表示装置であって、
前記複数の走査信号線を選択的に駆動するゲートドライバ回路と、
前記複数の映像信号線に前記複数の映像信号を与えるソースドライバ回路と、
前記共通電極に前記共通の電位を与えるコモンドライバ回路と、
当該表示装置の電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための所定の電位を前記複数の走査信号線に与えるゲート電位供給回路と
を備え、
前記ゲート電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも高い電位であって前記電源から供給される第１の電位の変化よりも遅く変化する第２の電位を生成するゲート遅延回路と、
前記走査信号線毎に設けられ、前記第１の電位と前記第２の電位との差分電圧が所定の閾値よりも大きいとき、前記第２の電位を対応する走査信号線に与えるゲートスイッチ回路と
を含むことを特徴とする。
【００１９】
第１１の発明は、第１０の発明において、
前記電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記複数の映像信号線に与えるソース電位供給回路をさらに備え、
前記ソース電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第３の電位の変化よりも遅く変化する第４の電位を生成するソース遅延回路と、
前記映像信号線毎に設けられ、前記第３の電位と前記第４の電位との差分電圧が所定の閾値よりも大きいとき、前記第４の電位を対応する映像信号線に与えるソーススイッチ回路と
を含むことを特徴とする。
【００２０】
第１２の発明は、第１０または第１１の発明において、
前記電源がオフされるとき、前記複数の画素形成部に含まれるスイッチング素子を導通状態にするための電位を前記共通電極に与えるコモン電位供給回路をさらに備え、
前記コモン電位供給回路は、
前記電源がオフされるとき、所定の基準電位よりも低い電位であって前記電源から供給される第５の電位の変化よりも遅く変化する第６の電位を生成するコモン遅延回路と、
前記走査信号線毎に設けられ、前記第５の電位と前記第６の電位との差分電圧が所定の閾値よりも大きいとき、前記第６の電位を前記共通電極に与えるコモンスイッチ回路と
を含むことを特徴とする。
【発明の効果】
【００２１】
上記第１の発明によれば、遅延回路とスイッチ回路とを備える簡単な電位供給回路により、電源がオフされた後、画素形成部のスイッチング素子を全てオンすることができ、このことにより典型的には液晶素子を含む画素形成部に蓄積されていた電荷を放電することができる走査信号線駆動回路を提供することができる。したがって、このような簡単な回路構成により、電源オフ後も残像のような画像が残ってしまう問題点や、液晶素子などの劣化による恒久的な残像が生じる問題点を解消することができる。
【００２２】
上記第２の発明によれば、電位供給回路を電界トランジスタと抵抗素子と容量素子とを備える非常に簡単な回路にすることができる。
【００２３】
上記第３の発明によれば、上記第１または第２の発明と同様の効果を表示装置において奏することができる。
【００２４】
上記第４の発明によれば、遅延回路とスイッチ回路とを備える簡単な電位供給回路により、電源がオフされた後、画素形成部のスイッチング素子を全てオンすることができ、このことにより典型的には液晶素子を含む画素形成部に蓄積されていた電荷を放電することができる映像信号線駆動回路を提供することができる。なお、映像信号線駆動回路が表示装置に組み込まれる場合には、上記電源は走査信号線駆動回路の電源と共通となるので、走査信号線に対する映像信号線の電位を十分に下げることにより、画素形成部のスイッチング素子を全てオンすることができる。したがって、このような簡単な回路構成により、電源オフ後も残像のような画像が残ってしまう問題点や、液晶素子などの劣化による恒久的な残像が生じる問題点を解消することができる。
【００２５】
上記第５の発明によれば、電位供給回路を電界トランジスタと抵抗素子と容量素子とを備える非常に簡単な回路にすることができる。
【００２６】
上記第６の発明によれば、上記第４または第５の発明と同様の効果を表示装置において奏することができる。
【００２７】
上記第７の発明によれば、遅延回路とスイッチ回路とを備える簡単な電位供給回路により、電源がオフされた後、画素形成部のスイッチング素子を全てオンすることができ、このことにより典型的には液晶素子を含む画素形成部に蓄積されていた電荷を放電することができる共通電極駆動回路を提供することができる。なお、共通電極駆動回路が表示装置に組み込まれる場合には、上記電源は走査信号線駆動回路の電源と共通となるので、走査信号線に対する共通電極の電位を十分に下げることにより、画素形成部のスイッチング素子を全てオンすることができる。したがって、このような簡単な回路構成により、電源オフ後も残像のような画像が残ってしまう問題点や、液晶素子などの劣化による恒久的な残像が生じる問題点を解消することができる。
【００２８】
上記第８の発明によれば、電位供給回路を電界トランジスタと抵抗素子と容量素子とを備える非常に簡単な回路にすることができる。
【００２９】
上記第９の発明によれば、上記第７または第８の発明と同様の効果を表示装置において奏することができる。
【００３０】
上記第１０の発明によれば、第１の発明に含まれる電位供給回路と同様の電位供給回路を備えることにより、第１の発明と同様の効果を表示装置において奏することができる。
【００３１】
上記第１１の発明によれば、第１および第４の発明に含まれる電位供給回路と同様の電供給回路をそれぞれ備えることにより、走査信号線に対する映像信号線の電位を十分に下げることができるので、画素形成部に蓄積されていた電荷を十分に放電することができる。
【００３２】
上記第１２の発明によれば、第１および第７の発明、または第１、第４、および第７の発明に含まれる電位供給回路と同様の電供給回路をそれぞれ備えることにより、走査信号線に対する共通電極の電位を十分に下げることができるので、画素形成部に蓄積されていた電荷を十分に放電することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の構成および動作について、添付図面を参照して説明する。
【００３４】
＜１．  全体的な構成および動作＞
図１は、本実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。この液晶表示装置は、アクティブマトリクス型の表示部１００と、映像信号線駆動回路としてのソースドライバ１０１と、走査信号線駆動回路としてのゲートドライバ１０２と、共通電極を駆動する共通電極駆動回路１０３と、詳しくは後述する第１から第３までの電位供給回路１１０，１２０，１３０と、ソースドライバ１０１、ゲートドライバ１０２、および共通電極駆動回路１０３を制御するための表示制御回路３００と、これらの回路に電源を供給する電源回路２００とを備えている。
【００３５】
なお、電源回路２００は、第１および第３の電位供給回路１１０，１３０に後述するゲートオフ電位ＶＧＬを与え、第２の電位供給回路１２０に後述するゲートオン電位ＶＧＨを与えるように記載されているが、これらの記載は各電位供給回路における後述する動作の特徴を強調するためのものであって、これらの電位以外の電位も各回路に供給される。
【００３６】
本実施形態における表示部１００は、複数本（ｍ本）の走査信号線（ゲート線）ＧＬ１〜ＧＬｍと、それらの走査信号線ＧＬ１〜ＧＬｍのそれぞれと交差する複数本（ｎ本）の映像信号線（データ線）ＳＬ１〜ＳＬｎと、それらの走査信号線ＧＬ１〜ＧＬｍと映像信号線ＳＬ１〜ＳＬｎとの交差点にそれぞれ対応して設けられた複数個（ｍ×ｎ個）の画素形成部とを含む。
【００３７】
これらの画素形成部はマトリクス状に配置されて画素アレイを構成し、各画素形成部は、対応する交差点を通過する走査信号線ＧＬｊ（ｊはｍ以下の自然数）にゲート端子が接続される共に当該交差点を通過する映像信号線ＳＬｋ（ｋはｎ以下の自然数）にソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極と、上記複数の画素形成部に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数の画素形成部に共通的に設けられ画素電極と共通電極Ｅｃとの間に挟持された液晶層とからなり、必要に応じ、画素電極と共通電極Ｅｃとによって形成される容量に並列に補助容量が付加される。そして、これら画素電極と共通電極Ｅｃとにより形成される容量（補助容量が付加されている場合にはこれに補助容量を加えた容量）により、画素容量Ｃｐが構成される。このような構成の本実施形態の上記表示部１００に対する本発明の駆動方法および駆動回路につき、以下に説明する。
【００３８】
本実施形態では、液晶パネルに表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）は、外部のコンピュータにおけるＣＰＵ等から表示制御回路３００に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを、表示制御回路３００内の図示されない表示メモリおよびレジスタにそれぞれ書き込む。
【００３９】
表示制御回路３００は、上記画像データＤｖと、その画像データＤｖの表す画像を表示部１００に表示させるための信号として、ソースドライバ用スタートパルス信号ＳＳＰと、ソースドライバ用クロック信号ＳＣＫと、表示すべき画像を表すデジタル画像信号ＤＡ（画像データＤｖに相当する信号）と、ゲートドライバ用スタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫとを生成し出力する。
【００４０】
より詳しくは、画像データＤｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路３００から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてソースドライバ用クロック信号ＳＣＫを生成し、１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてソースドライバ用スタートパルス信号ＳＳＰを生成し、１フレーム期間（１垂直走査期間）毎に所定期間だけＨレベルとなる信号としてゲートドライバ用スタートパルス信号ＧＳＰを生成し、所定のパルスを繰り返し含むゲートドライバ用クロック信号ＧＣＫを生成する。
【００４１】
上記のようにして表示制御回路３００において生成された信号のうち、デジタル画像信号ＤＡとソースドライバ用のスタートパルス信号ＳＳＰおよびクロック信号ＳＣＫとは、ソースドライバ１０１に入力され、ゲートドライバ用のスタートパルス信号ＧＳＰおよびクロック信号ＧＣＫとは、ゲートドライバ１０２に入力され、後述する極性反転タイミングを示す極性反転信号Ｓｅｃは共通電極駆動回路１０３に入力される。
【００４２】
ソースドライバ１０１は、デジタル画像信号ＤＡとソースドライバ用のスタートパルス信号ＳＳＰおよびクロック信号ＳＣＫとに基づき、デジタル画像信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧として映像信号Ｓ（１）〜Ｓ（ｎ）を１水平走査期間毎に順次生成し、これらの映像信号Ｓ（１）〜Ｓ（ｎ）を映像信号線ＳＬ１〜ＳＬｎにそれぞれ印加する。本実施形態におけるソースドライバ１０１は、液晶層への印加電圧の極性が１フレーム期間毎に反転されると共に各フレーム内において１水平走査線毎にも反転されるように映像信号Ｓ（１）〜Ｓ（ｎ）が出力される駆動方式、すなわちライン反転駆動方式が採用される。１水平走査線毎の極性反転タイミングは、上記極性反転信号Ｓｅｃによって与えられる。なお、表示品位向上の観点からは、これに加えて、１映像信号線毎（縦ライン毎）にも液晶層への印加電圧の極性を反転させる駆動方式、すなわちドット反転駆動方式を採用してもよい。すなわち、ソースドライバ１０１は、映像信号線ＳＬ１〜ＳＬｎへの印加電圧の極性が映像信号線毎に反転するように映像信号Ｓ（１）〜Ｓ（ｎ）を出力する構成としてもよい。
【００４３】
ゲートドライバ１０２は、典型的にはｍ段のシフトレジスタからなり、ゲートドライバ用スタートパルス信号ＧＳＰと、ゲートドライバ用クロック信号ＧＣＫとを表示制御回路３００から受け取り、これらの信号ＧＳＰ，ＧＣＫに基づき、ゲートドライバ用クロック信号ＧＣＫの立ち上がりから次の立ち上がりまで（すなわち１水平走査期間の長さ）に等しい幅のパルスを入力端から出力端まで順にシフトさせることにより、走査Ｇ（１）〜Ｇ（ｍ）を生成する。すなわちゲートドライバ１０２は、デジタル画像信号ＤＡの各フレーム期間（各垂直走査期間）において、走査信号線ＧＬ１〜ＧＬｍを順次選択し、選択された走査信号線にアクティブな走査信号Ｇ（１）〜Ｇ（ｍ）を印加する。なお、ここでは走査信号線ＧＬ１〜ＧＬｍのそれぞれが各フレーム期間内に１回ずつ選択される。
【００４４】
表示部１００において、走査信号線ＧＬ１〜ＧＬｍのそれぞれが各フレーム期間内に選択されると、それぞれの選択期間において、選択された走査信号線ＧＬｊにゲート端子が接続された各ＴＦＴ１０がオン状態となる。これにより、各ＴＦＴ１０のドレイン端子に接続された画素容量Ｃｐに対し、デジタル画像信号ＤＡの表す画像における対応画素の値に相当する電圧が保持される。
【００４５】
上記のソースドライバ１０１およびゲートドライバ１０２により、表示部１００において、映像信号線ＳＬ１〜ＳＬｎには映像信号Ｓ（１）〜Ｓ（ｎ）がそれぞれ印加され、走査信号線ＧＬ１〜ＧＬｍには走査信号Ｇ（１）〜Ｇ（ｍ）がそれぞれ印加される。これにより、表示部１００における各画素形成部の画素容量Ｃｐには、デジタル画像信号ＤＡの表す画像における対応画素の値に相当する電圧が、映像信号Ｓ（１）〜Ｓ（ｎ）により与えられて保持され、液晶層には、デジタル画像信号ＤＡに応じて画素電極と共通電極Ｅｃとの電位差に相当する電圧が印加される。すなわち、各画素容量Ｃｐに保持された電圧がそれに対応する液晶部分への印加電圧となる。
【００４６】
表示部１００は、この印加電圧によって液晶層の光透過率を制御することにより、デジタル画像信号ＤＡの表す画像すなわち外部の信号源等から受け取ったデジタルビデオ信号の表す画像を表示する。次に、第１から第３までの電位供給回路１１０，１２０，１３０のうち、以下では第２の電位供給回路１２０の詳細な構成につき、図２および図３を参照して説明する。
【００４７】
＜２．    電位供給回路の構成および動作＞
＜２．１  第２の電位供給回路の構成および動作＞
図２は、本実施形態における第２の電位供給回路の詳細な構成を示す図である。この図２に示される第２の電位供給回路１２０は、ゲートドライバ１０２から受け取った走査信号Ｇ（１）〜Ｇ（ｍ）をそのまま出力するとともに、電源回路２００がオフされるときに全ての走査信号線をアクティブにする所定の信号を出力する。
【００４８】
この第２の電位供給回路１２０は、全ての走査信号線ＧＬ１〜ＧＬｍに対応して設けられるｍ個のスイッチ回路と、１つのオフ検出回路１２２とを含んでいる。なお、これらの回路を含む第２の電位供給回路１２０は、ゲートドライバ１０２とは別個に構成されるように記載しているが、１つの集積回路に一体的に構成されていてもよい。またオフ検出回路１２２は、スイッチ回路毎に設けられる構成であってもよい。
【００４９】
オフ検出回路１２２は、電源回路２００から与えられる走査信号のアクティブ時の電位（以下「ゲートオン電位」という）ＶＧＨを受け取り、電源回路２００がオフされるときにこのゲートオン電位ＶＧＨの低下に応じて上記複数のスイッチ回路をオンし、全ての画素形成部におけるＴＦＴをオンするための（典型的には全ての走査信号線をアクティブにする）所定の信号を全てのスイッチ回路に与える。
【００５０】
ここで、複数のスイッチ回路のうち走査信号線ＧＬｍに対応するスイッチ回路１２１として、このスイッチ回路１２１およびオフ検出回路１２２の構成につき、さらに図３を参照して詳細に説明する。
【００５１】
図３は第２の電位供給回路１２０に含まれる或る１つのスイッチ回路およびオフ検出回路の構成を示す回路図である。図３に示されるように、このスイッチ回路１２１は、Ｐチャネル型のＦＥＴ（Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）１１からなり、オフ検出回路１２２は抵抗素子１２および容量素子１３からなる。
【００５２】
このスイッチ回路１２１を構成するＦＥＴ１１は、そのゲート端子を電源回路２００から上記ゲートオン電位ＶＧＨを与えるための配線に接続され、そのドレイン端子を走査信号線ＧＬｍに接続され、そのソース端子を抵抗素子１２および容量素子１３の一端に接続されている。また、抵抗素子１２の他端はゲート端子に接続され、容量素子１３の他端は接地されている。なおここでの接地電位は０［Ｖ］であるものとする。次に、これらによって電源回路２００がオフされるときに走査信号線ＧＬｍをアクティブにする所定の信号を与える動作について、図４を参照して詳しく説明する。
【００５３】
図４は、電源回路がオフされるときのゲートオン電位等の電位変化を簡易に示す図である。この図４では、電源回路２００がオフされることによりゲートオン電位ＶＧＨが接地電位ＧＮＤに向かって低下する電位変化とともに、ＦＥＴ１１のソース端子におけるソース電位Ｖａの変化が簡易に示されている。
【００５４】
まず、時刻ｔ１において、電源回路２００がオフされると、ゲートオン電位ＶＧＨが接地電位ＧＮＤに向かって低下しはじめる。このとき、ゲートオン電位ＶＧＨと同電位であったソース電位Ｖａも接地電位ＧＮＤに向かって低下しはじめるが、抵抗素子１２および容量素子１３により構成される遅延回路によって、ソース電位Ｖａの低下はゲートオン電位ＶＧＨの低下よりも図４に示されるように緩やかなものとなる。
【００５５】
その後、時刻ｔ２において、ソース電位Ｖａはゲートオン電位ＶＧＨよりも所定の閾電圧Ｖｔｈだけ大きくなる。ここで、この閾電圧Ｖｔｈは、ＦＥＴ１１がオンされるための最小の電圧値であり、ＦＥＴ１１のゲート端子の電位がソース端子の電位よりも閾電圧Ｖｔｈ以上大きい場合にＦＥＴ１１がオンされ、ドレイン端子の電位がソース端子の電位と等しくなる。したがって、この時刻ｔ２から走査信号線ＧＬｍに対してソース電位Ｖａが与えられ始める。
【００５６】
このソース電位Ｖａは走査信号線ＧＬｍにそのゲート端子が接続された各ＴＦＴ１０に与えられる。ここで電源回路２００がオフされない通常の表示時において、走査信号線ＧＬｍが選択されるときに与えられる通常時のゲートオン電位ＶＧＨは、ＴＦＴ１０がオンされる最小の電位より十分に大きい電位に設定されている。したがって、時刻ｔ２において、通常時のゲートオン電位ＶＧＨよりもわずかに低いソース電位Ｖａを与えられるＴＦＴ１０は、走査信号線ＧＬｍが選択される場合と同様にオンされることになる。
【００５７】
もっとも、後述するように、本実施形態では、時刻ｔ２において映像信号線ＳＬ１および共通電極Ｅｃに対して接地電位ＧＮＤよりも小さい電位が与えられるので、ＴＦＴ１０のゲート端子およびソース端子の電位差またはゲート端子およびドレイン端子の電位差をＴＦＴ１０がオンされる最小の電位より十分に大きい電位とすることが極めて容易となっている。したがって、時刻ｔ２以降において、ソース電位Ｖａが通常時のゲートオン電位ＶＧＨよりも相当に低くなっている場合であっても、走査信号線ＧＬｍが選択される場合と同様にＴＦＴ１０をオンすることができる。
【００５８】
その後、ゲートオン電位ＶＧＨが接地電位ＧＮＤに達した後もソース電位Ｖａは低下し続けるため、時刻ｔ３の直後の時点から、ソース電位Ｖａはゲートオン電位ＶＧＨよりも所定の閾電圧Ｖｔｈよりも小さくなる。したがって、この時点からＦＥＴ１１はオフされる。
【００５９】
以上のように、時刻ｔ２から時刻ｔ３までの間、抵抗素子１２および容量素子１３により構成される遅延回路として機能するオフ検出回路１２２は、ＦＥＴ１１からなるスイッチ回路をオンすることにより、各走査信号線を介して画素形成部におけるＴＦＴをオンする最小の電位より十分に大きい電位を与えることができる。
【００６０】
＜２．２    第１の電位供給回路の構成および動作＞
以上のような第２の電位供給回路１２０の構成は、第１および第３の電位供給回路１１０，１３０においてもほぼ同様である。
【００６１】
すなわち第１の電位供給回路１１０は、全ての映像信号線ＳＬ１〜ＳＬｎに対応して設けられるｎ個のスイッチ回路と、１つのオフ検出回路とを含んでいる。ただしこのオフ検出回路は、第２の電位供給回路１２０に含まれるオフ検出回路１２２とは異なり、電源回路２００から与えられる走査信号の非アクティブ時の電位（以下「ゲートオフ電位」という）ＶＧＬを受け取り、電源回路２００がオフされるときにこのゲートオフ電位ＶＧＬの上昇に応じて上記複数のスイッチ回路をオンし、全ての画素形成部におけるＴＦＴ１０をオンするための所定の信号を全てのスイッチ回路に与える。
【００６２】
ここで、第１の電位供給回路１１０に含まれるスイッチ回路およびオフ検出回路の構成は、図３に示される第２の電位供給回路１２０に含まれるスイッチ回路１２１およびオフ検出回路１２２の構成とほぼ同様であるので、さらに図５を参照して詳細に説明する。
【００６３】
図５は第１の電位供給回路１１０に含まれる或る１つのスイッチ回路およびオフ検出回路の構成を示す回路図である。図５に示されるように、このスイッチ回路１１１は、Ｎチャネル型のＦＥＴ１４からなり、オフ検出回路１１２は抵抗素子１５および容量素子１６を含む。
【００６４】
このスイッチ回路１２１を構成するＦＥＴ１４は、そのゲート端子を電源回路２００から上記ゲートオフ電位ＶＧＬを与えるための配線に接続され、そのドレイン端子を映像信号線ＳＬｎに接続され、そのソース端子を抵抗素子１５および容量素子１６の一端に接続されている。また、抵抗素子１５の他端はゲート端子に接続され、容量素子１６の他端は接地されている。次に、これらによって電源回路２００がオフされるときに映像信号線ＳＬｎを基準となる接地電位よりも低い所定の信号を与える動作について、図６を参照して詳しく説明する。
【００６５】
図６は、電源回路がオフされるときのゲートオフ電位等の電位変化を簡易に示す図である。この図６では、電源回路２００がオフされることによりゲートオフ電位ＶＧＬが接地電位ＧＮＤに向かって上昇する電位変化とともに、ＦＥＴ１４のソース端子におけるソース電位Ｖｂの変化が簡易に示されている。
【００６６】
ここで、図６と前述した図５とを対照すればわかるように、ＦＥＴ１４のソース電位Ｖｂの変化は、ＦＥＴ１１のソース電位Ｖａの変化と極性が逆であることを除いて同様の変化となるので、詳しい説明は省略する。
【００６７】
ここで、映像信号線ＳＬ１に与えられるソース電位Ｖｂは、図６に示されるように接地電位ＧＮＤよりも十分に小さい電位が与えられるので、ソース電位Ｖａが通常時のゲートオン電位ＶＧＨよりも相当に低くなっている場合であっても、ＴＦＴ１０のゲート端子およびソース端子の電位差をＴＦＴ１０がオンされる最小の電位より十分に大きい電位とすることができる。したがって、時刻ｔ２から時刻ｔ３までの間、抵抗素子１５および容量素子１６により構成される遅延回路として機能するオフ検出回路１１２は、ＦＥＴ１４からなるスイッチ回路をオンすることにより、各映像信号線および走査信号線を介して画素形成部におけるＴＦＴをオンする最小の電位より十分に大きい電位を与えることができる。
【００６８】
＜２．３    第３の電位供給回路の構成および動作＞
また、第３の電位供給回路１３０に含まれるスイッチ回路およびオフ検出回路の構成は、図５に示される第１の電位供給回路１１０に含まれるスイッチ回路１１１およびオフ検出回路１１２の構成と、映像信号線に代えて共通電極Ｅｃにソース電位Ｖｂを与える点を除いてほぼ同様であるので、詳しい説明は省略する。
【００６９】
ここで、共通電極Ｅｃに与えられるソース電位Ｖｂは、接地電位ＧＮＤよりも十分に小さい電位が与えられるので、ソース電位Ｖａが通常時のゲートオン電位ＶＧＨよりも相当に低くなっている場合であっても、ＴＦＴ１０のゲート端子およびドレイン端子の電位差をＴＦＴ１０がオンされる最小の電位より十分に大きい電位とすることができる。したがって、時刻ｔ２から時刻ｔ３までの間、共通電極Ｅｃおよび走査信号線を介して画素形成部におけるＴＦＴをオンする最小の電位より十分に大きい電位を与えることができる。
【００７０】
＜３．  効果＞
以上のように上記実施形態における第１から第３までの電位供給回路１１０，１２０，１３０は、それぞれ１つの抵抗素子および１つの容量素子からなる遅延回路であるオフ検出回路と、（走査信号線毎に、映像信号線毎に、および共通電極について）１つのＦＥＴからなるスイッチ回路とを備える簡単な回路構成により、電源回路２００がオフされた後、画素形成部のスイッチング素子を全てオンすることができ、このことにより液晶に蓄積されていた電荷を放電することができる。したがって、このような簡単な回路構成により、電源オフ後も残像のような画像が残ってしまう問題点や、液晶の劣化による恒久的な残像が生じる問題点を解消することができる。
【００７１】
＜４.  変形例＞
上記実施形態では、第１の電位供給回路１１０がソースドライバ１０１の外部に備えられる構成であるが、その一部または全部がソースドライバ１０１に内蔵される構成であってもよい。すなわち、これら第１の電位供給回路１１０およびソースドライバ１０１を映像信号線駆動回路として総称することができる。
【００７２】
また同様に、第２の電位供給回路１２０がゲートドライバ１０２の外部に備えられる構成であるが、その一部または全部がゲートドライバ１０２に内蔵される構成であってもよい。すなわち、これら第２の電位供給回路１２０およびゲートドライバ１０２を走査信号線駆動回路として総称することができる。
【００７３】
さらに同様に、第３の電位供給回路１３０が共通電極駆動回路１０３の外部に備えられる構成であるが、その一部または全部が共通電極駆動回路１０３に内蔵される構成であってもよい。すなわち、これら第３の電位供給回路１３０および共通電極駆動回路１０３を共通電極駆動回路として総称することができる。
【００７４】
上記実施形態では、第１から第３までの電位供給回路１１０，１２０，１３０が全て備えられる構成であるが、これらのうち少なくとも１つ以上が備えられる構成であればよい。すなわち、表示装置に備えられる第１から第３までの電位供給回路１１０，１２０，１３０のいずれかにより、電源がオフされたとき、映像信号線および共通電極の少なくとも一方と走査信号線との電位差で、画素形成部のＴＦＴをオンできる電位が与えられる構成であればよい。もっとも、第１から第３までの電位供給回路１１０，１２０，１３０が全て備えられる構成では、画素形成部のＴＦＴにおけるゲート端子、ソース端子、およびドレイン端子の電位を全て適宜に設定することができるので、第２の電位供給回路１２０のみが備えられる場合よりも低いゲート電位で画素形成部のＴＦＴを容易にオンさせることができる点で最も好適である。
【００７５】
また、第２の電位供給回路１２０と、第１または第３の電位供給回路１１０，１３０のいずれか一方のみが備えられる構成でも、画素形成部のＴＦＴにおけるゲート端子の電位と、ソース端子およびドレイン端子の一方の電位を適宜に設定することができるので、第２の電位供給回路１２０のみが備えられる場合よりも低いゲート電位で画素形成部のＴＦＴを容易にオンさせることができる点で好適である。
【００７６】
上記実施形態では、第２の電位供給回路１２０に含まれるオフ検出回路１２２は、電源回路２００がオフされるとき、接地電位ＧＮＤよりも高い電位であって電源回路２００から供給される電位ＶＧＨの変化よりも遅く変化する電位Ｖａを生成する遅延回路として機能するが、上記電位ＶＧＨは必ずしも０［Ｖ］の接地電位ＧＮＤより高くなければならないわけではなく、また必ずしも走査信号のアクティブ時の電位ＶＧＨである必要はなく、所定の基準電圧より高いことにより画素形成部のＴＦＴをオンできる電位であればよい。
【００７７】
また同様に、第１および第３の電位供給回路１１０，１３０に含まれるオフ検出回路は、ゲートオフ電位ＶＧＬの変化よりも遅く変化する電位Ｖｂを生成する遅延回路として機能するが、上記電位ＶＧＬは必ずしも０［Ｖ］の接地電位ＧＮＤより低くなければならないわけではなく、また必ずしもゲートオフ電位ＶＧＨである必要はなく、所定の基準電圧より低いことにより走査信号線との電位差により画素形成部のＴＦＴをオンできる電位であればよい。
【００７８】
第１から第３までの電位供給回路１１０，１２０，１３０に含まれるスイッチ回路は、必ずしもＦＥＴである必要はなく、バイポーラトランジスタなどのスイッチング素子として機能する他の素子や回路により構成されてもよい。
【００７９】
上記実施形態では、アクティブマトリクス型の液晶表示装置を例に挙げて説明したが、アクティブマトリクス型の電圧制御による表示装置であれば、液晶表示装置以外にも本発明の適用が可能である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態に係る液晶表示装置の構成をその表示部の等価回路と共に示すブロック図である。
【図２】上記実施形態における第２の電位供給回路の詳細な構成を示す図である。
【図３】上記実施形態における第２の電位供給回路に含まれる或る１つのスイッチ回路およびオフ検出回路の構成を示す回路図である。
【図４】上記実施形態において、電源回路がオフされるときのゲートオン電位等の電位変化を簡易に示す図である。
【図５】上記実施形態における第１の電位供給回路に含まれる或る１つのスイッチ回路およびオフ検出回路の構成を示す回路図である。
【図６】上記実施形態において、電源回路がオフされるときのゲートオフ電位等の電位変化を簡易に示す図である。
【符号の説明】
【００８１】
１０          …ＴＦＴ（スイッチング素子）
１１，１４    …ＦＥＴ
１２，１５    …抵抗素子
１３，１６    …容量素子
１００        …表示部
１０１        …ソースドライバ
１０２        …ゲートドライバ
１０３        …共通電極駆動回路
１１０        …第１の電位供給回路
１１１，１２１…スイッチ回路
１１２，１２２…オフ検出回路
１２０        …第２の電位供給回路
１３０        …第３の電位供給回路
２００        …電源回路
３００        …表示制御回路
Ｇ（ｎ）      …走査信号（ｎ＝１〜Ｎ）
ＧＬｎ        …走査信号線（ｎ＝１〜Ｎ）
ＳＬｍ        …映像信号線（ｍ＝１〜Ｍ）
Ｐ（ｎ，ｍ）  …画素形成部（ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）
ＶＧＨ      …ゲートオン電位
ＶＧＬ      …ゲートオフ電位
ＧＮＤ      …接地電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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