(57)【要約】【課題】メモリセルトランジスタのコンタクト抵抗を低減する。【解決手段】半導体装置７０には、半導体基板１上に複数の絶縁ゲート型電界効果トランジスタが設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には凹部形状のポリシリコンプラグ１１が設けられる。ポリシリコンプラグ１１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。【選択図】図１
2009200255.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた第１の絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に設けられ、ゲートが前記第１の絶縁ゲート型電界効果トランジスタのゲートに隣接配置される第２の絶縁ゲート型電界効果トランジスタと、
前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲート間の前記半導体基板の表面に設けられ、前記第１及び第２の絶縁ゲート型電界効果トランジスタのソース或いはドレインとなる前記半導体基板とは逆導電型の半導体層と、
側面が絶縁膜により前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部に形成された凹型形状のポリシリコンプラグと、前記ポリシリコンプラグ上に設けられたバリアメタル膜と、前記バリアメタル膜上に設けられ、前記自己整合コンタクト開口部に埋設された金属プラグとを有するコンタクトプラグと、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板上に設けられた第１の絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に設けられ、ゲートが前記第１の絶縁ゲート型電界効果トランジスタのゲートに隣接配置される第２の絶縁ゲート型電界効果トランジスタと、
前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲート間の前記半導体基板の表面に設けられ、前記第１及び第２の絶縁ゲート型電界効果トランジスタのソース或いはドレインとなる前記半導体基板とは逆導電型の半導体層と、
側面が絶縁膜により前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部に形成された角錐形状のシリコンプラグと、前記シリコンプラグ上に設けられたバリアメタル膜と、前記バリアメタル膜上に設けられ、前記自己整合コンタクト開口部に埋設された金属プラグとを有するコンタクトプラグと、
を具備することを特徴とする半導体装置。
【請求項３】
半導体基板上に設けられた第１の絶縁ゲート型電界効果トランジスタと、
前記半導体基板上に設けられ、ゲートが前記第１の絶縁ゲート型電界効果トランジスタのゲートに隣接配置される第２の絶縁ゲート型電界効果トランジスタと、
前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲート間の前記半導体基板の表面に設けられ、前記第１及び第２の絶縁ゲート型電界効果トランジスタのソース或いはドレインとなる前記半導体基板とは逆導電型の半導体層と、
側面が絶縁膜により前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部に形成されたシリコンプラグ及び前記自己整合コンタクト開口部の下部側面に形成されたポリシリコンプラグから構成される凹型形状のプラグと、前記プラグ上に設けられたバリアメタル膜と、前記バリアメタル膜上に設けられ、前記自己整合コンタクト開口部に埋設された金属プラグとを有するコンタクトプラグと、
を具備することを特徴とする半導体装置。
【請求項４】
前記絶縁ゲート型電界効果トランジスタは、Ｎｃｈ  ＭＯＳＦＥＴ或いはＮｃｈ  ＭＩＳＦＥＴであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
ゲートの側面に側壁絶縁膜が設けられ、ゲート上、前記側壁絶縁膜の側面、及びソース或いはドレイン上に絶縁膜が設けられ、前記絶縁膜上に層間絶縁膜が設けられた絶縁ゲート型電界効果トランジスタのゲートの間に自己整合コンタクト開口部を形成する工程と、
前記自己整合コンタクト開口部の底部及び側面と、前記層間絶縁膜上とにポリシリコン膜を形成する工程と、
前記ポリシリコン膜を全面エッチバックして、前記層間絶縁膜上の前記ポリシリコン膜と前記自己整合コンタクト開口部の上部側面の前記ポリシリコン膜とをエッチングし、前記自己整合コンタクト開口部の底部に凹部形状のポリシリコン膜を残置してポリシリコンプラグとする工程と、
前記ポリシリコンプラグ上にバリアメタル膜を形成し、前記自己整合コンタクト開口部を覆うように前記バリアメタル膜上に金属プラグを埋設する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化、高集積度化の進展に伴い、コンタクト開口部の寸法が狭くなってきている。コンタクト開口部の設計では、下層の拡散層或いは下層配線層との位置合わせのバラツキを考慮すると寸法が大きくなるので、露光装置の位置合わせ性能（アライメント性能）に依存しない自己整合コンタクト（ＳＡＣ：Self−Aligned  Contact）が半導体メモリやシステムＬＳＩなどに多用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるメモリセルトランジスタでは、テクノロジーノードが微細化するにつれてメモリセルトランジスタのコンタクト寸法も微細化されるので、コンタクト抵抗の値が増大し、且つコンタクト抵抗のバラツキ幅が増大するという問題点がある。
【特許文献１】特開２００７−１１００８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、コンタクト抵抗を低減できる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置は、半導体基板上に設けられた第１の絶縁ゲート型電界効果トランジスタと、前記半導体基板上に設けられ、ゲートが前記第１の絶縁ゲート型電界効果トランジスタのゲートに隣接配置される第２の絶縁ゲート型電界効果トランジスタと、前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲート間の前記半導体基板の表面に設けられ、前記第１及び第２の絶縁ゲート型電界効果トランジスタのソース或いはドレインとなる前記半導体基板とは逆導電型の半導体層と、側面が絶縁膜により前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部に形成された凹型形状のポリシリコンプラグと、前記ポリシリコンプラグ上に設けられたバリアメタル膜と、前記バリアメタル膜上に設けられ、前記自己整合コンタクト開口部に埋設された金属プラグとを有するコンタクトプラグとを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体装置の製造方法は、ゲートの側面に側壁絶縁膜が設けられ、ゲート上、前記側壁絶縁膜の側面、及びソース或いはドレイン上に絶縁膜が設けられ、前記絶縁膜上に層間絶縁膜が設けられた絶縁ゲート型電界効果トランジスタのゲートの間に自己整合コンタクト開口部を形成する工程と、前記自己整合コンタクト開口部の底部及び側面と、前記層間絶縁膜上とにポリシリコン膜を形成する工程と、前記ポリシリコン膜を全面エッチバックして、前記層間絶縁膜上の前記ポリシリコン膜と前記自己整合コンタクト開口部の上部側面の前記ポリシリコン膜とをエッチングし、前記自己整合コンタクト開口部の底部に凹部形状のポリシリコン膜を残置してポリシリコンプラグとする工程と、前記ポリシリコンプラグ上にバリアメタル膜を形成し、前記自己整合コンタクト開口部を覆うように前記バリアメタル膜上に金属プラグを埋設する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、コンタクト抵抗を低減できる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置及びその製造方法について、図面を参照して説明する。図１は半導体装置を示す断面図である。本実施例では、メモリセルトランジスタの自己整合コンタクト開口部の底部に設けられるポリシリコンプラグを凹型形状にしている。
【００１０】
図１に示すように、半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。半導体装置７０は、複数のメモリセルトランジスタと図示しない周辺回路及び入出力回路が設けられるＤＲＡＭ（Dynamic  Random  Access  Memory）である。周辺回路及び入出力回路を構成するトランジスタにはＭＩＳトランジスタが用いられ、メモリセルトランジスタには、Ｎｃｈ  ＭＩＳトランジスタが用いられる。なお、ＭＩＳトランジスタの代わりにＭＯＳトランジスタを使用してもよい。
【００１１】
ＭＩＳトランジスタは、ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＯＳトランジスタは、ＭＩＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。ＭＩＳトランジスタ及びＭＯＳトランジスタは、絶縁ゲート型電界効果トランジスタとも呼称される。
【００１２】
半導体装置７０では、P型シリコンである半導体基板１上にゲート絶縁膜３、ゲート電極膜４、金属シリサイド膜５、絶縁膜６が積層形成される。ゲート絶縁膜３、ゲート電極膜４、及び金属シリサイド膜５は、メモリセルトランジスタのゲートを構成する。P型シリコンである半導体基板１の第１主面（表面）に埋設されたシャロートレンチアイソレーション（ＳＴＩ）２上にゲート絶縁膜３、ゲート電極膜４、金属シリサイド膜５、絶縁膜６が積層形成され、ゲート電極膜４及び金属シリサイド膜５が配線として使用される。
【００１３】
ゲート絶縁膜３との間、及びゲート絶縁膜３とシャロートレンチアイソレーション（ＳＴＩ）２との間の半導体基板１の表面に、半導体基板１とは逆導電型のｎ型半導体層であるｎ型拡散層７が設けられる。積層形成されるゲート電極膜４、金属シリサイド膜５、及び絶縁膜６の側面には側壁絶縁膜８が設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには絶縁膜９が形成される。絶縁膜９上には層間絶縁膜１０が設けられる。
【００１４】
メモリセルトランジスタのゲートの間には、絶縁膜６、側壁絶縁膜８、及び絶縁膜９の上部がエッチングされ、ｎ型拡散層７上の絶縁膜９がエッチング除去され、上部が下部よりも広い漏斗状の自己整合コンタクト（ＳＡＣ：Self−Aligned  Contact）開口部が形成される。ここで言う自己整合コンタクトとは、絶縁膜６、側壁絶縁膜８、及び絶縁膜９をマスクにしてセルファラインで形成されたコンタクトである。
【００１５】
自己整合コンタクト開口部には、ポリシリコンプラグ１１、バリアメタル膜１２、及び金属プラグ１３から構成されるコンタクトプラグが埋設される。ポリシリコンプラグ１１は、ｎ型不純物がドープされ、ｎ型拡散層７上及び絶縁膜９の側面に設けられ、凹部形状を有する。バリアメタル膜１２は、ポリシリコンプラグ１１上及び自己整合コンタクト開口部の側面に設けられる。金属プラグ１３は、バリアメタル膜１２上に自己整合コンタクト開口部を覆うように埋設される。コンタクトプラグ上には、ビット線に接続される金属配線１５が設けられ、金属配線１５の下部にはバリアメタル膜１４が設けられる。
【００１６】
ここで、メモリセルはメモリセルトランジスタとキャパシタから構成される。キャパシタは、図示していないがメモリセルトランジスタの自己整合コンタクト開口部が設けられていない側のｎ型拡散層７に接続される。このキャパシタは、半導体基板１表面のトレンチ部、或いは半導体基板１上に形成される。
【００１７】
次に、メモリセルトランジスタのコンタクト特性について、図２を参照して説明する。図２はメモリセルトランジスタのコンタクト抵抗とテクノロジーノードの関係を示す図、図中実線（ａ）は本実施例の特性を示し、図中破線（ｂ）は比較例の特性を示す。ここで、比較例とは、メモリセルトランジスタの自己整合コンタクト開口部の底部に設けられるポリシリコンプラグの形状が平坦な場合をいう。
【００１８】
図２に示すように、図中破線（ｂ）の比較例では、自己整合コンタクト開口部のポリシリコンプラグが平坦（２次元）な形状なので、ポリシリコンプラグとバリアメタル膜及び金属プラグの接触面積が比較的小さい。このため、テクノロジーノードが微細化されるとメモリセルトランジスタのコンタクト抵抗の値及びバラツキが急激に増大する。
【００１９】
例えば、テクノロジーノードが１１０ｎｍの場合、コンタクト抵抗の平均値が略３ｋΩで、バラツキ幅が比較的小さい。これに対して、テクノロジーノードが９０ｎｍの場合、コンタクト抵抗の平均値が略８ｋΩと増大し、最大値が１５ｋΩ、最小値が４ｋΩとバラツキ幅が増大する。ここでは、図示していないが、テクノロジーノードが９０ｎｍよりも微細化された場合、コンタクト抵抗の平均値及びバラツキ幅が急激に増大する。
【００２０】
一方、図中実線（ａ）の本実施例では、自己整合コンタクト開口部のポリシリコンプラグ１１が凹部形状（３次元形状）なので、ポリシリコンプラグ１１とバリアメタル膜１２及び金属プラグ１３の接触面積が比較例よりも増大する。このため、テクノロジーノードが微細化されてもメモリセルトランジスタのコンタクト抵抗の値及びバラツキ幅の増加を抑制することができる。
【００２１】
例えば、テクノロジーノードが１１０ｎｍの場合、コンタクト抵抗の平均値が略２．５ｋΩで、バラツキ幅が比較的小さい。これに対して、テクノロジーノードが９０ｎｍの場合、コンタクト抵抗の平均値が略４．６ｋΩ、最大値が９ｋΩ、最小値が３ｋΩとなる。このため、比較例よりもコンタクト抵抗の平均値及びバラツキ幅の増加を抑制することができる。ここでは、図示していないが、テクノロジーノードが９０ｎｍよりも微細化された場合、コンタクト抵抗の平均値及びバラツキ幅の増加を比較例よりもが大幅に抑制することができる。
【００２２】
次に、半導体装置の製造方法について、図３乃至図６を参照して説明する。図３乃至６は半導体装置の製造工程を示す断面図である。
【００２３】
図３に示すように、まず、Ｐ型シリコンである半導体基板１の表面に、シャロートレンチアイソレーション（ＳＴＩ）２を埋設する。半導体基板１及びシャロートレンチアイソレーション（ＳＴＩ）２上に、ゲート絶縁膜３、ゲート電極膜４、金属シリサイド膜５、及び絶縁膜６を積層形成する。積層形成されるゲート絶縁膜３、ゲート電極膜４、金属シリサイド膜５、及び絶縁膜６の側面に選択的に側壁絶縁膜８を形成する。ゲート絶縁膜３との間、及びゲート絶縁膜３とシャロートレンチアイソレーション（ＳＴＩ）２の間の半導体基板１の表面にｎ型拡散層７を形成する。ｎ型拡散層７、絶縁膜６、及びシャロートレンチアイソレーション（ＳＴＩ）２上と、側壁絶縁膜８の側面に絶縁膜９を形成し、絶縁膜９上に上部が平坦な形状になるように層間絶縁膜１０を形成する。
【００２４】
ここで、絶縁膜６はゲート加工用のマスク材として用いられる。絶縁膜６、側壁絶縁膜８、及び絶縁膜９には、例えばシリコン窒化（ＳｉＮ）膜を用いている。層間絶縁膜１０には、ＴＥＯＳ膜を用いているが、代わりにＰ−ＳｉＯＣ膜などを用いてもよい。
【００２５】
層間絶縁膜１０を形成後、周知のリソグラフィー法を用いて、自己整合コンタクト開口部形成用のレジスト膜２１を形成する。ここで、レジスト膜２１のコンタクト開口部Ｗｃの寸法は、メモリセルトランジスタのゲート間隔Ｗｇｇよりも広く、且つレジスト膜２の端部は、メモリセルトランジスタのゲート端よりもゲートの内部側に設けられる。
【００２６】
次に、図４に示すように、レジスト膜２１をマスクとして、例えばＲＩＥ（Reactive  Ion  Etching）法により層間絶縁膜１０及び絶縁膜９をエッチングして自己整合コンタクト開口部を形成する。ここで、シリコン窒化（ＳｉＮ）膜である絶縁膜６、側壁絶縁膜８、及び絶縁膜９は、ＴＥＯＳ膜（シリコン酸化膜）である層間絶縁膜１０よりもエッチング速度が遅いので、メモリセルトランジスタのゲート側面に側壁絶縁膜８及び絶縁膜９が残置され、上部が下部よりも広い漏斗状の自己整合コンタクト開口部が形成される。レジスト膜２１を除去した後、ＲＩＥ後処理を行い、エッチング残渣やＲＩＥダメージを除去する。
【００２７】
続いて、図５に示すように、自己整合コンタクト開口部のｎ型拡散層７上の自然酸化膜（native  oxide）を剥離後、例えばＬＰ−ＣＶＤ（Low  Pressure  Chemical  Vapor  Deposition）法を用いてｎ型不純物がドープされたポリシリコン膜２２を堆積する。ここで、ポリシリコン膜２２の堆積前にｎ型拡散層７上に自然酸化膜が形成されないように高温ベーク処理などを行うのが好ましい。
【００２８】
そして、図６に示すように、ポリシリコン膜２２を、例えば全面エッチバックし、自己整合コンタクト開口部の下部に凹部形状のポリシリコン膜２２を残置してポリシリコンプラグ１１とする。
【００２９】
次に、バリアメタル膜１２及び金属プラグ１３を形成後、層間絶縁膜１０の表面が露出するまで、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を用いてバリアメタル膜１２及び金属プラグ１３を平坦研磨する。平坦研磨後、金属プラグ上にバリアメタル膜１２及び金属プラグ１３を覆うように、バリアメタル膜１４及び金属配線１５を形成する。
【００３０】
ここで、バリアメタル膜１２及び１４には、窒化タンタル（ＴａＮ）膜を用いているが、代わりに窒化チタン（ＴｉＮ）膜、窒化タングステン（ＷＮ）膜、タンタル（Ｔａ）、或いはニオブ（Ｎｂ）などを用いてもよい。金属プラグ１３には、タングステン（Ｗ）を用いているが、代わりにルテニウム（Ｒｕ）、白金（Ｐｔ）、或いはイリジウム（Ｉｒ）などを用いてもよい。
【００３１】
続いて、メモリセルトランジスタのゲート側面を覆うように層間絶縁膜８を形成する。ビット線に接続される金属配線１５を形成後、周知の技術を用いて層間絶縁膜や配線層形成などを行い、ＤＲＡＭとしての半導体記憶装置７０が完成する。
【００３２】
上述したように、本実施例の半導体装置及びその製造方法では、半導体基板１上にメモリセルトランジスタとしての絶縁ゲート型電界効果トランジスタが複数設けられる。絶縁ゲート型電界効果トランジスタの間の半導体基板１の表面には、絶縁ゲート型電界効果トランジスタのソース或いはドレインとなるｎ型拡散層７が設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には凹部形状のポリシリコンプラグ１１が設けられる。ポリシリコンプラグ１１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。
【００３３】
このため、ポリシリコンプラグ１１とバリアメタル１２及び金属プラグ１３の接触面積をポリシリコンプラグが平坦な場合に比べ、増大させることができるので半導体装置７０のメモリセルトランジスタのコンタクト抵抗の値及びバラツキ幅を低減することができる。
【００３４】
なお、本実施例では、ＤＲＡＭのメモリセルトランジスタのコンタクトプラグに適用しているが、ＮＯＲ型やＮＡＮＤ型フラッシュメモリ、ロジックデバイスなどのコンタクトプラグに適用することができる。また、メモリセルトランジスタの自己整合コンタクト開口部の底部に凹部形状のポリシリコンプラグ１１を形成しているが、代わりに凹部形状のアモルファスシリコンプラグを形成してもよい。
【実施例２】
【００３５】
次に、本発明の実施例２に係る半導体装置及びその製造方法について、図面を参照して説明する。図７は半導体装置を示す断面図である。本実施例では、メモリセルトランジスタの自己整合コンタクト開口部の底部に選択的に角錐形状のシリコンプラグを設けている。
【００３６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図７に示すように、半導体装置７１には、半導体基板１上に複数のメモリセルトランジスタが設けられる。半導体装置７１は、複数のメモリセルトランジスタと図示しない周辺回路及び入出力回路が設けられるＤＲＡＭである。周辺回路及び入出力回路を構成するトランジスタにはＭＩＳトランジスタが用いられ、メモリセルトランジスタには、Ｎｃｈ  ＭＩＳトランジスタが用いられる。
【００３８】
半導体装置７１では、面方位（１００）のＰ型シリコンである半導体基板１が使用され、メモリセルトランジスタのゲートの間には、絶縁膜６、側壁絶縁膜８、及び絶縁膜９の上部がエッチングされ、ｎ型拡散層７上の絶縁膜９がエッチング除去され、上部が下部よりも広い漏斗状の自己整合コンタクト開口部が形成される。
【００３９】
自己整合コンタクト開口部には、シリコンプラグ３１、バリアメタル膜１２、及び金属プラグ１３から構成されるコンタクトプラグが埋設される。ポリシリコンプラグ３１は、ｎ型不純物がドープされ、自己整合コンタクト開口部のｎ型拡散層７上に設けられ、角錐形状を有する。バリアメタル膜１２は、シリコンプラグ３１上及び自己整合コンタクト開口部の側面に設けられる。金属プラグ１３は、バリアメタル膜１２上に自己整合コンタクト開口部を覆うように埋設される。
【００４０】
次に、半導体装置の製造方法について、図８を参照して説明する。図８は半導体装置の製造工程を示す断面図である。ここで、自己整合コンタクト開口部の形成までは実施例１と同様なので、図示及び説明を省略する。
【００４１】
図８に示すように、自己整合コンタクト開口部を形成後、自己整合コンタクト開口部のｎ型拡散層７上の自然酸化膜を剥離後、例えばＬＰ−ＣＶＤ法を用いてｎ型不純物がドープされた選択エピタキシャル成長（ＳＥＧ：Selective  Epitaxial  Growth）を行う。選択エピタキシャル成長の条件は、ガス種としてジクロロシラン（ＳｉＨ２Ｃｌ２）、塩化水素（ＨＣｌ）、ドーピングガス、及び水素（Ｈ２）を用い、成長温度は６００〜１０００℃の範囲で、好ましくは略８００℃程度とし、選択エピタキシャル成長前にｎ型拡散層７上に自然酸化膜が形成されないように、例えば略１０００℃程度のプリベーク（Ｈ２添加）を行う。ここで、ジクロロシラン（ＳｉＨ２Ｃｌ２）は反応ガス、塩化水素（ＨＣｌ）は選択エピタキシャル成長促進ガス、水素（Ｈ２）はキャリアガス、ドーピングガスとして、例えばホスフィン（ＰＨ３）を用いている。
【００４２】
選択エピタキシャル成長では、絶縁膜上にはシリコンが成長されず、シリコン基板上のみエピタキシャル成長される。Ｐ型シリコンである半導体基板１の面方位が（１００）であるので、ファセット（成長面）が（１１１）面と成り、ｎ型拡散層７上に角錐形状のシリコンプラグ３１が形成される。
【００４３】
次に、シリコンプラグ３１上にバリアメタル膜１２及び金属プラグ１３を形成する。これ以降は実施例１と同様なので図示及び説明を省略する。
【００４４】
ここで、自己整合コンタクト開口部のシリコンプラグ３１が角錐形状（３次元形状）なので、シリコンプラグ３１とバリアメタル膜１２及び金属プラグ１３の接触面積が実施例１の比較例よりも略１．６倍増大する。このため、メモリセルトランジスタのコンタクト抵抗の値が実施例１の比較例よりも略（１／１．６）に低減される。
【００４５】
上述したように、本実施例の半導体装置及びその製造方法では、半導体基板１上にメモリセルトランジスタとしての絶縁ゲート型電界効果トランジスタが複数設けられる。絶縁ゲート型電界効果トランジスタの間の半導体基板１の表面には、絶縁ゲート型電界効果トランジスタのソース或いはドレインとなるｎ型拡散層７が設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には角錐形状のシリコンプラグ３１が設けられる。シリコンプラグ３１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。
【００４６】
このため、シリコンプラグ３１とバリアメタル１２及び金属プラグ１３の接触面積をシリコンプラグ或いはポリシリコンプラグが平坦な場合に比べ、増大させることができるので半導体装置７１のメモリセルトランジスタのコンタクト抵抗の値及びバラツキ幅を低減することができる。
【００４７】
なお、本実施例では、ジクロロシラン（ＳｉＨ２Ｃｌ２）及び塩化水素（ＨＣｌ）を用いてシリコン選択エピタキシャル成長を行っているが、テトラクロロシラン（ＳｉＣｌ４）やジシラン（Ｓｉ２Ｈ６）などを用いてシリコン選択エピタキシャル成長を行ってもよい。
【実施例３】
【００４８】
次に、本発明の実施例３に係る半導体装置及びその製造方法について、図面を参照して説明する。図９は半導体装置を示す断面図である。本実施例では、メモリセルトランジスタの自己整合コンタクト開口部の底部にシリコンプラグを形成し、メモリセルトランジスタの自己整合コンタクト開口部の下部側面にシリコンプラグに接続されるポリシリコンプラグを設けている。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図９に示すように、半導体装置７２には、半導体基板１上に複数のメモリセルトランジスタが設けられる。半導体装置７２は、複数のメモリセルトランジスタと図示しない周辺回路及び入出力回路が設けられるＤＲＡＭである。周辺回路及び入出力回路を構成するトランジスタにはＭＩＳトランジスタが用いられ、メモリセルトランジスタには、Ｎｃｈ  ＭＩＳトランジスタが用いられる。
【００５１】
半導体装置７２では、メモリセルトランジスタのゲートの間には、絶縁膜６、側壁絶縁膜８、及び絶縁膜９の上部がエッチングされ、ｎ型拡散層７上の絶縁膜９がエッチング除去され、上部が下部よりも広い漏斗状の自己整合コンタクト開口部が形成される。
【００５２】
自己整合コンタクト開口部には、ポリシリコンプラグ１１ａ、シリコンプラグ３１ａ、バリアメタル膜１２、及び金属プラグ１３から構成されるコンタクトプラグが埋設される。ポリシリコンプラグ１１ａは、ｎ型不純物がドープされ、自己整合コンタクト開口部の下部側面に設けられる。シリコンプラグ３１ａは、ポリシリコンプラグ１１ａに接続され、ｎ型不純物がドープされ、自己整合コンタクト開口部の底部に設けられる。ポリシリコンプラグ１１ａ及びシリコンプラグ３１ａは、一つのプラグとして機能し、全体として凹部形状を有する。バリアメタル膜１２は、シリコンプラグ３１ａ及びポリシリコンプラグ１１ａ上に設けられる。金属プラグ１３は、バリアメタル膜１２上に自己整合コンタクト開口部を覆うように埋設される。
【００５３】
次に、半導体装置の製造方法について、図１０及び１１を参照して説明する。図１０及び１１は半導体装置の製造工程を示す断面図である。ここで、自己整合コンタクト開口部の形成までは実施例１と同様なので、図示及び説明を省略する。
【００５４】
図１０に示すように、自己整合コンタクト開口部を形成後、自己整合コンタクト開口部のｎ型拡散層７上の自然酸化膜を剥離後、例えばＬＰ−ＣＶＤ法を用いてｎ型不純物がドープされた多結晶シリコン膜を形成する。その後、全面エッチバックを行い、自己整合コンタクト開口部の底部及び層間絶縁膜１０上の多結晶シリコン膜をエッチング除去して側壁部分のみ多結晶シリコン膜を残置させてポリシリコンプラグ３１ａを形成する。
【００５５】
次に、図１１に示すように、エピタキシャル成長を行う。エピタキシャル成長の条件は、ガス種として、例えばジクロロシラン（ＳｉＨ２Ｃｌ２）、ドーピングガス、及び水素（Ｈ２）を用い、エピタキシャル成長前にｎ型拡散層７上に自然酸化膜が形成されないようにプリベーク（Ｈ２添加）を行う。エピタキシャル成長では、自己整合コンタクト開口部の底部にエピタキシャル膜が成長され、この部分がシリコンプラグ３１ａとなる。
【００５６】
続いて、ポリシリコンプラグ１１ａ及びシリコンプラグ３１ａ上にバリアメタル膜１２及び金属プラグ１３を形成する。これ以降は実施例１と同様なので図示及び説明を省略する。
【００５７】
ここで、自己整合コンタクト開口部には、ポリシリコンプラグ１１ａ及びシリコンプラグ３１ａから構成される凹部形状（３次元形状）のプラグが形成される。このため、プラグとバリアメタル１２及び金属プラグ１３の接触面積が増大し、メモリセルトランジスタのコンタクト抵抗の値及びバラツキ幅が実施例１の比較例よりも低減される。
【００５８】
上述したように、本実施例の半導体装置及びその製造方法では、半導体基板１上にメモリセルトランジスタとしての絶縁ゲート型電界効果トランジスタが複数設けられる。絶縁ゲート型電界効果トランジスタの間の半導体基板１の表面には、絶縁ゲート型電界効果トランジスタのソース或いはドレインとなるｎ型拡散層７が設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の下部側面には、ポリシリコンプラグ１１ａが設けられる。自己整合コンタクト開口部の底部には、ポリシリコンプラグ１１ａと接続するシリコンプラグ３１ａが設けられる。ポリシリコンプラグ１１ａ及びシリコンプラグ３１ａは、凹部形状のプラグを構成する。ポリシリコンプラグ１１ａ及びシリコンプラグ３１ａ上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。
【００５９】
このため、プラグとバリアメタル１２及び金属プラグ１３の接触面積をポリシリコンプラグが平坦な場合に比べ、増大させることができるので半導体装置７２のメモリセルトランジスタのコンタクト抵抗の値及びバラツキ幅を低減することができる。
【００６０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６１】
例えば、実施例では、ＤＲＡＭやフラッシュメモリのコンタクトプラグに適用しているが、論理回路や順序回路を有するロジックデバイス、システムＬＳＩ、或いはＳｏＣ（System  on  a  Chip）などに適用してもよい。
【００６２】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板上に設けられた第１の絶縁ゲート型電界効果トランジスタと、前記半導体基板上に設けられ、ゲートが前記第１の絶縁ゲート型電界効果トランジスタのゲートに隣接配置される第２の絶縁ゲート型電界効果トランジスタと、前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲート間の前記半導体基板の表面に設けられ、前記第１及び第２の絶縁ゲート型電界効果トランジスタのソース或いはドレインとなる前記半導体基板とは逆導電型の半導体層と、側面が絶縁膜により前記第１及び第２の絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部に形成された凹型形状のアモルファスシリコンプラグと、前記アモルファスシリコンプラグ上に設けられたバリアメタル膜と、前記バリアメタル膜上に設けられ、前記自己整合コンタクト開口部に埋設された金属プラグとを有するコンタクトプラグとを具備する半導体装置。
【００６３】
（付記２）  ゲートの側面に側壁絶縁膜が設けられ、ゲート上、前記側壁絶縁膜の側面、及びソース或いはドレイン上に絶縁膜が設けられ、前記絶縁膜上に層間絶縁膜が設けられた絶縁ゲート型電界効果トランジスタのゲートの間に自己整合コンタクト開口部を形成する工程と、前記自己整合コンタクト開口部の底部に角錐形状のシリコンプラグを選択エピタキシャル成長する工程と、前記シリコンプラグ上にバリアメタル膜を形成し、前記自己整合コンタクト開口部を覆うように前記バリアメタル膜上に金属プラグを埋設する工程とを具備する半導体装置の製造方法。
【００６４】
（付記３）  ゲートの側面に側壁絶縁膜が設けられ、ゲート上、前記側壁絶縁膜の側面、及びソース或いはドレイン上に絶縁膜が設けられ、前記絶縁膜上に層間絶縁膜が設けられた絶縁ゲート型電界効果トランジスタのゲートの間に自己整合コンタクト開口部を形成する工程と、前記自己整合コンタクト開口部及び前記前記層間絶縁膜上に多結晶シリコン膜を形成し、前記多結晶シリコン膜を全面エッチバックして前記自己整合コンタクト開口部の側壁部分に前記多結晶シリコン膜を残置する工程と、シリコンエピタキシャル成長により、前記自己整合コンタクト開口部の底部にシリコンエピタキシャル膜を形成し、前記自己整合コンタクト開口部の側壁分に形成された前記ポリシリコン膜をポリシリコンプラグとし、前記自己整合コンタクト開口部の底部に前記シリコンエピタキシャル膜を残置して前記ポリシリコンプラグに接続されるシリコンプラグとする工程と、前記シリコンプラグ上及び前記ポリシリコンプラグの側面にバリアメタル膜を形成し、前記自己整合コンタクト開口部を覆うように前記バリアメタル膜上に金属プラグを埋設する工程とを具備する半導体装置の製造方法。
【００６５】
（付記４）  ゲートの側面に側壁絶縁膜が設けられ、ゲート上、前記側壁絶縁膜の側面、及びソース或いはドレイン上に絶縁膜が設けられ、前記絶縁膜上に層間絶縁膜が設けられた絶縁ゲート型電界効果トランジスタのゲートの間に自己整合コンタクト開口部を形成する工程と、前記自己整合コンタクト開口部の底部及び側面と、前記層間絶縁膜上とにアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜を全面エッチバックして、前記層間絶縁膜上のアモルファスシリコン膜と前記自己整合コンタクト開口部の上部側面のアモルファスシリコン膜とをエッチングし、前記自己整合コンタクト開口部の底部に凹部形状のアモルファスシリコン膜を残置してアモルファスシリコンプラグとする工程と、前記アモルファスシリコンプラグ上にバリアメタル膜を形成し、前記自己整合コンタクト開口部を覆うように前記バリアメタル膜上に金属プラグを埋設する工程とを具備する半導体装置の製造方法。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係るメモリセルトランジスタのコンタクト抵抗とテクノロジーノードの関係を示す図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例２に係る半導体装置を示す断面図。
【図８】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例３に係る半導体装置を示す断面図。
【図１０】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例３に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００６７】
１  半導体基板
２  シャロートレンチアイソレーション（ＳＴＩ）
３  ゲート絶縁膜
４  金属シリサイド膜
５  ゲート電極膜
６、９  絶縁膜
７  ｎ型拡散層
８  側壁絶縁膜
１０  層間絶縁膜
１１、１１ａ  ポリシリコンプラグ
１２、１４  バリアメタル膜
１３  金属プラグ
１５  金属配線
２１  レジスト膜
２２  ポリシリコン膜
３１、３１ａ  シリコンプラグ
７０、７１、７２  半導体装置
Ｗｃ  コンタクト開口幅
Ｗｇｇ  ゲート間隔
【図１】
2009200255.tif 000003
【図２】
2009200255.tif 000004
【図３】
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【図４】
2009200255.tif 000006
【図５】
2009200255.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
2009200255.tif 000011
【図１０】
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【図１１】
2009200255.tif 000013