(57)【要約】【課題】設計対象となる半導体装置の回路面積を縮小する。【解決手段】本発明による回路解析装置３０は、それぞれが集中定数回路モデルであるパッケージモデル１と、ノイズ源モデル３と、被ノイズ回路モデル２と、基板モデル４とが格納される記憶装置３３と、パッケージモデル１、ノイズ源モデル３、被ノイズ回路モデル２、基板モデル４を接続して解析対象回路モデル２００を生成するノイズ解析部１０８とを具備する。ノイズ解析部１０８は、解析対象回路モデル２００に対し回路シミュレーションを行い、被ノイズ回路における電源電圧波形を計算して出力する。【選択図】図４
2009140216.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータを用いて回路解析を行う方法であって、
パッケージの集中定数回路モデルであるパッケージモデルと、ノイズ源回路の集中定数回路モデルであるノイズ源モデルと、被ノイズ回路の集中定数回路モデルである被ノイズ回路モデルと、前記ノイズ源回路と前記被ノイズ回路との間における基板の集中定数回路モデルである基板モデルとを接続して解析対象回路モデルを生成するステップと、
前記解析対象回路モデルに対し回路シミュレーションを行い、前記被ノイズ回路における電源電圧波形を算出するステップと、
を具備する回路解析方法。
【請求項２】
請求項１に記載の回路解析方法において、
前記パッケージモデルを生成するステップと、
前記ノイズ源モデルを生成するステップと、
被ノイズ回路モデルを生成するステップと、
前記ノイズ源回路と前記被ノイズ回路との間の寄生素子に基づき、前記基板モデルを生成するステップと、
を更に具備する
回路解析方法。
【請求項３】
請求項２に記載の回路解析方法において、
前記ノイズ源モデルを生成するステップは、
許容値以上の電源ノイズを発生する回路ブロックを前記ノイズ源回路として特定するステップと、
前記特定されたノイズ源回路のレイアウト情報を用いて回路シミュレーションを行い前記特定されたノイズ源回路の入出力特性を導出するステップと、
前記特定されたノイズ源回路の入出力特性に基づいて、前記特定されたノイズ源回路の集中定数回路を算出するステップと、
を備え、
前記特定されたノイズ源回路が複数個ある場合には、
前記基板モデルを生成するステップにおいて、前記特定されたノイズ源回路毎に前記基板モデルが生成され、
前記解析対象回路モデルを生成するステップにおいて、前記特定されたノイズ源回路毎の前記ノイズ源モデル及び前記基板モデル、前記被ノイズ回路モデル、前記パッケージモデルが接続されて、前記特定されたノイズ源回路毎の解析対象回路モデルが生成され、
前記電源電圧波形を算出するステップにおいて、
前記特定されたノイズ源回路毎の解析対象回路モデルに対して回路シミュレーションを行い、前記被ノイズ回路における前記特定されたノイズ源回路毎の電源電圧波形を算出するステップと、
前記特定されたノイズ源回路毎の電源電圧波形を合成して出力するステップと、
を備える回路解析方法。
【請求項４】
請求項２又は３に記載の回路解析方法において、
前記基板モデルを生成するステップは、
設計対象回路のレイアウト情報に基づいて前記設計対象回路の電源配線及びシリコン基板の寄生素子を抽出するステップと、
前記寄生素子を用いて前記電源及びシリコン基板のRLCネットワークを生成するステップと、
前記RLCネットワークと、前記ノイズ源回路及び前記被ノイズ回路のレイアウト情報とに基づいて回路シミュレーションを行い、集中定数回路モデルを生成するステップと、
を備える回路解析方法。
【請求項５】
請求項２又は３に記載の回路解析方法において、
前記ＲＬＣネットワークを生成するステップにおいて、
前記ＲＬＣネットワークは、前記ノイズ源回路と前記被ノイズ回路との間の２つ以上の電源系の電源配線の寄生素子と、前記ノイズ源回路と前記被ノイズ回路との間のシリコン基板の寄生素子とに基づいて生成される
回路解析方法。
【請求項６】
請求項２から５いずれか１項に記載の回路解析方法において、
前記被ノイズ回路モデルを生成するステップは、
電源ノイズに対する感度が閾値以上となる回路ブロックを前記被ノイズ回路として特定するステップと、
前記特定された被ノイズ回路のレイアウト情報を用いて回路シミュレーションを行い、前記特定された被ノイズ回路の集中定数回路モデルを生成するステップと、
を備える回路解析方法。
【請求項７】
請求項１から６いずれか１項に記載の回路解析方法において、
前記出力された電源電圧波形を用いて前記被ノイズ回路の回路シミュレーションを行い、前記被ノイズ回路の動作特性を解析するステップを更に具備する
回路解析方法。
【請求項８】
請求項１から６いずれか１項に記載の回路解析方法において、
被ノイズ回路が問題なく動作するときの電源ノイズの大きさを電源ノイズ許容値として記録するステップと、
前記出力された電源電圧波形と前記電源ノイズ許容値とを比較して前記被ノイズ回路の動作特性を解析するステップと、
を更に具備する
回路解析方法。
【請求項９】
請求項１から８いずれか１項に記載の回路解析方法をコンピュータに実行させる回路解析プログラム。
【請求項１０】
パッケージの集中定数回路モデルであるパッケージモデルと、ノイズ源回路の集中定数回路モデルであるノイズ源モデルと、被ノイズ回路の集中定数回路モデルである被ノイズ回路モデルと、前記ノイズ源回路と前記被ノイズ回路との間における基板の集中定数回路モデルである基板モデルとが格納される記憶装置と、
前記パッケージモデル、前記ノイズ源モデル、前記被ノイズ回路モデル、前記基板モデルを接続して解析対象回路モデルを生成するノイズ解析部と、
を具備し、
前記ノイズ解析部は、前記解析対象回路モデルに対し回路シミュレーションを行い、前記被ノイズ回路における電源電圧波形を計算して出力する
回路解析装置。
【請求項１１】
請求項１０に記載の回路解析装置において、
前記パッケージモデルを生成するパッケージモデル生成部と
前記ノイズ源モデルを生成するノイズ源モデル生成部と、
被ノイズ回路モデルを生成する被ノイズ回路モデル生成部と、
前記ノイズ源回路と前記被ノイズ回路との間の寄生素子に基づき、前記基板モデルを生成する基板モデル生成部と、
を更に具備する
回路解析装置。
【請求項１２】
請求項１１に記載の回路解析装置において、
許容値以上の電源ノイズを発生する回路ブロックを前記ノイズ源回路として特定するノイズ源特定部と、
電源電圧合成部と、
を更に具備し、
前記ノイズ源モデル生成部は、前記特定されたノイズ源回路のレイアウト情報を用いて回路シミュレーションを行い、前記特定されたノイズ源回路の入出力特性を導出し、前記特定されたノイズ源回路の入出力特性に基づいて、前記特定されたノイズ源回路の集中定数回路を算出し、
前記特定されたノイズ源回路が複数個ある場合には、
前記基板モデル生成部は、前記特定されたノイズ源回路毎に前記基板モデルを生成し、
前記ノイズ解析部は、前記特定されたノイズ源回路毎の前記ノイズ源モデル及び前記基板モデル、前記被ノイズ回路モデル、前記パッケージモデルを接続して、前記特定されたノイズ源回路毎の解析対象回路モデルを生成し、前記特定されたノイズ源回路毎の解析対象回路モデルに対して回路シミュレーションを行い、前記被ノイズ回路における前記特定されたノイズ源回路毎の電源電圧波形を算出し、
前記電源電圧合成部は、前記特定されたノイズ源回路毎の電源電圧波形を合成して出力する
回路解析装置。
【請求項１３】
請求項１１又は１２に記載の回路解析装置において、
設計対象回路のレイアウト情報に基づいて前記設計対象回路の電源配線及びシリコン基板の寄生素子を抽出し、前記寄生素子を用いて前記電源及びシリコン基板のRLCネットワークを生成する電源基板抽出部を更に具備し、
前記基板モデル生成部は、前記ＲＬＣネットワークと、前記ノイズ源回路及び前記被ノイズ回路のレイアウト情報とに基づいてに基づいて集中定数回路モデルを生成する
回路解析装置。
【請求項１４】
請求項１３に記載の回路解析装置において、
前記ＲＬＣネットワークは、前記被ノイズ回路に接続する２つ以上の電源系の電源配線の寄生素子を含む
回路解析装置。
【請求項１５】
請求項１１から１４いずれか１項に記載の回路解析装置において、
電源ノイズに対する感度が閾値以上となる回路ブロックを前記被ノイズ回路として特定する被ノイズ源特定部を更に具備し、
前記被ノイズモデル生成部は、前記特定された被ノイズ回路のレイアウト情報を用いて回路シミュレーションを行い、前記特定された被ノイズ回路の集中定数回路モデルを生成する
回路解析装置。
【請求項１６】
請求項１０から１５いずれか１項に記載の回路解析装置において、
前記出力された電源電圧波形を用いて前記被ノイズ回路の回路シミュレーションを行い、前記被ノイズ回路の動作特性を解析する被ノイズ回路シミュレーション部を更に具備する
回路解析装置。
【請求項１７】
請求項１０から１５いずれか１項に記載の回路解析装置において、
被ノイズ回路シミュレーション部を更に具備し、
前記記憶装置は、被ノイズ回路が問題なく動作するときの電源ノイズの大きさを電源ノイズ許容値として格納し、
前記被ノイズ回路シミュレーション部は、前記出力された電源電圧波形と前記電源ノイズ許容値とを比較して前記被ノイズ回路の動作特性を解析する
回路解析装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法に関し、特に、設計対象となる半導体集積回路の基板ノイズを考慮した電源ノイズを解析する回路解析方法、回路解析プログラム、及び回路解析装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の高集積化や１チップ化（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ：ＳｏＣ）が進むにつれ、アナログ回路とデジタル回路が混載された半導体集積回路が普及している。このような半導体集積回路では、デジタル回路において発生するノイズが他の回路（例えばアナログ回路）の動作特性に大きな影響を与える。このため、半導体集積回路を設計する場合、回路ブロックの動作特性に影響を及ぼす電源ノイズを解析し、その解析結果を回路全体のレイアウトにフィードバックする必要がある。
【０００３】
又、電源ノイズを解析する場合、シリコン基板を伝搬する基板ノイズを考慮する必要がある。このような基板ノイズを解析する方法が、特開２００６−３０２９３８（特許文献１参照）や、特開２００６−２３６３４０（特許文献２参照）に記載されている。
【０００４】
特許文献１に記載の方法では、シリコン基板のレイアウトをメッシュ状に分割し、その分割した領域毎に抵抗及び容量で等価回路化してノイズ解析の対象となる回路モデルを作成している。又、特許文献２には、デジタル回路におけるスイッチング動作に伴って発生する基板ノイズを解析するシステムが記載されている。
【特許文献１】特開２００６−３０２９３８
【特許文献２】特開２００６−２３６３４０
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように電源ノイズに影響を受けやすい回路（例えばアナログマクロ）をデジタル回路とともに混載するＬＳＩの需要が増大している。一方、近年、電源層は多層化し、伝送路として機能する電源層及び基板は、大規模な電源・基板ネットワークを構成している。このため、電源及び基板を伝送する電源ノイズを高速に解析する場合、電源・基板ネットワークを精度良く縮退する技術が必要となる。
【０００６】
特許文献１に記載のノイズ解析装置では、基板ノイズの発生源の数を限定してノイズ解析を行うため、解析時間を短縮できる効果がある。しかし、シリコン基板のレイアウトをメッシュ状に分割し、分割単位の回路モデルを利用して基板ノイズを解析している。このため、設計対象回路の回路規模が大きい場合や、詳細なノイズ解析を行う場合には、解析する回路モデルは膨大な数となり、解析時間が長大化してしまう。
【０００７】
一方、特許文献２に記載の基板ノイズ解析システムでは、デジタル回路のスイッチング動作をモデル化し、受動回路素子のみを含む回路モデルを用いてノイズ解析が行われる。この回路モデルは、少ない回路素子及び少数の受動回路素子しか含まないため、高速なシミュレーションが実現できる。しかし、特許文献２に記載の解析対象の回路モデルは、ＲＬＣメッシュを有するパッケージモデルを含むため、メッシュ分割量が多くなると解析のための計算量が増大し、解析時間が長大化してしまう。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明による回路解析装置（１０）は、パッケージの集中定数回路モデルであるパッケージモデル（１）と、ノイズ源回路の集中定数回路モデルであるノイズ源モデル（３）と、被ノイズ回路の集中定数回路モデルである被ノイズ回路モデル（２）と、ノイズ源回路と被ノイズ回路との間における基板の集中定数回路モデルである基板モデル（４）とが格納される記憶装置（３３）と、パッケージモデル（１）、ノイズ源モデル（３）、被ノイズ回路モデル（２）、基板モデル（４）を接続して解析対象回路モデル（２００）を生成するノイズ解析部（１０８）とを具備する。ノイズ解析部（１０８）は、解析対象回路モデル（２００）に対し回路シミュレーションを行い、被ノイズ回路における電源電圧波形を計算して出力する。
【００１０】
本発明によれば、集中定数回路による回路モデルを用いて回路シミュレーションを行い、被ノイズ回路における電源電圧波形、すなわち電源ノイズが解析される。本発明によれば、集中定数回路としてモデル化することで解析モデルが小規模となる。これにより、分布定数回路に比べて解析時間を短縮できる。又、回路シミュレーションによって被ノイズ回路の電源電圧波形を算出しているため、精度の高い解析結果を得ることができる。
【００１１】
又、本発明による回路解析装置（３０）は、許容値以上の電源ノイズを発生する回路ブロックをノイズ源回路として特定するノイズ源特定部（１０４）と、電源電圧合成部（１０９）とを更に具備することが好ましい。ノイズ源モデル生成部（１０５）は、特定されたノイズ源回路のレイアウト情報（１４）を用いて回路シミュレーションを行い、特定されたノイズ源回路の入出力特性に基づいて、特定されたノイズ源回路の集中定数回路（３）を算出する。この際、特定されたノイズ源回路が複数の場合、基板モデル生成部（１０７）は、特定されたノイズ源回路毎に基板モデル（４）を生成する。ノイズ解析部（１０８）は、特定されたノイズ源回路毎のノイズ源モデル（３）及び基板モデル（４）、被ノイズ回路モデル（２）、パッケージモデル（１）を接続して、特定されたノイズ源回路毎の解析対象回路モデル（２００）を生成する。そして、ノイズ解析部（１０８）は特定されたノイズ源回路毎の解析対象回路モデルに対して回路シミュレーションを行い、被ノイズ回路における特定されたノイズ源回路毎の電源電圧波形（１６）を算出する。電源電圧合成部（１０９）は、特定されたノイズ源回路毎の電源電圧波形を合成して出力する。
【００１２】
このように、本発明による回路解析装置（３０）は、ノイズ源回路毎に被ノイズ回路における電源電圧波形（電源ノイズ）を解析できるため、被ノイズ回路の動作特性に大きな影響を与えるノイズ源回路の特定が容易となる。
【００１３】
本発明による回路解析装置（３０）は、回路解析プログラムを実行するコンピュータ装置によって実現できる。
【発明の効果】
【００１４】
本発明による回路解析方法、回路解析プログラム、及び回路解析装置によれば、基板ノイズを考慮した電源ノイズの解析時間を短縮することができる。
【発明を実施するための最良の形態】
【００１５】
本発明による回路解析装置は、設計対象となる半導体集積回路のシリコン基板を伝搬する基板ノイズを考慮した電源ノイズを解析し、解析結果に基づいて半導体集積回路のレイアウトの変更を行う。回路解析装置は、パッケージ、基板（電源配線を含む）、ノイズ源回路、被ノイズ回路のそれぞれの集中定数回路モデルを利用して被ノイズ回路における電源ノイズを解析する。以下、添付図面を参照して、本発明による回路解析装置の実施の形態を説明する。
【００１６】
（構成）
図１から図５を参照して、本発明による回路解析装置３０の構成を説明する。図１を参照して、本発明による回路解析装置３０は、バス３６を介して相互に接続されるＣＰＵ３１、ＲＡＭ３２、記憶装置３３、入力装置３４、出力装置３５を具備するコンピュータ装置である。記憶装置３３はハードディスクやメモリ等の記憶装置である。又、入力装置３４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ３１や記憶装置３３に出力する。出力装置３５は、モニタやプリンタに例示され、ＣＰＵ３１から出力される回路解析の結果をユーザが視認できる形式で出力する。
【００１７】
ＣＰＵ３１は、入力装置からの入力に応答して、記憶装置３３内の回路解析プログラム１００を実行し、設計対象回路のノイズ解析や、設計対象回路上の回路ブロックの動作特性を検証する。この際、記憶装置３３からの各種データやプログラムはＲＡＭ３２に一時格納され、ＣＰＵ３１は、ＲＡＭ３２内のデータを用いて各種処理を実行する。ＣＰＵ３１は、回路解析プログラム１００を実行することで、回路モデル生成部、回路解析部、設計変更部の各機能を実現する。以下、回路モデル生成部、回路解析部、設計変更部の詳細を説明する。
【００１８】
回路モデル生成部は、図２及び図３に示すパッケージモデル生成部１０１、被ノイズ回路特定部１０２、被ノイズ回路モデル生成部１０３、ノイズ源特定部１０４、ノイズ源モデル生成部１０５、電源・基板抽出部１０６、基板モデル生成部１０７を含む。
【００１９】
図２を参照して、パッケージモデル生成部１０１は、記憶装置３３に格納されたパッケージ設計情報１１に基づいてパッケージモデル１を生成する。ここで、パッケージ設計情報１１は、システム設計時、あるいはフロアプラン時等の各フェーズ毎に設定されたパッケージのレイアウト情報やデバイスパラメータを含む。パッケージモデル生成部１０１は、パッケージ設計情報に基づいて回路シミュレーションを行い、パッケージの入出力特性を導出する。パッケージモデル生成部１０１は、この入出力特性に基づいてパッケージの抵抗（Ｒ）、インダクタンス（Ｌ）、容量（Ｃ）を算出し、パッケージの集中定数回路モデル（パッケージモデル１）を生成する。生成されたパッケージモデル１は記憶装置３３に格納される。パッケージモデル１は、位置情報を含まない集中定数回路でモデル化されているが、設計条件に応じて、位置情報を含ませるようにＲＬＣを分散させて（ＲＬＣの数を任意に設定して）モデル化されても構わない。ただし、後述するノイズ解析の解析時間を短くするため、パッケージモデル１は集中定数回路であることが好ましい。
【００２０】
図３を参照して、被ノイズ回路特定部１０２は、ＬＳＩ設計情報１２に基づいてノイズに敏感な回路ブロック（例えばアナログマクロ、以下、被ノイズ回路と称す）を導出する。ＬＳＩ設計情報１２は、システム設計後やフロアプラン後等の各フェーズ毎に設定された設計対象回路のレイアウト情報やデバイスパラメータを含むＬＥＦ（ｌａｙｏｕｔ  ｅｘｃｈａｎｇｅ  ｆｏｒｍａｔ）やＤＥＦ（ｄｅｓｉｇｎ  ｅｘｃｈａｎｇｅ  ｆｏｒｍａｔ）といったデータ形式の情報である。
【００２１】
被ノイズ回路特定部１０２は、例えば、ＬＳＩ設計情報１２に基づいて回路ブロック毎に回路シミュレーションを行い、電源ノイズに対する感度を見積もる。被ノイズ回路特定部１０２は、見積もった感度が予め設定された閾値を越える回路ブロックを被ノイズ回路として特定する。被ノイズ回路特定部１０２は、特定した被ノイズ回路に関するレイアウト情報やデバイスパラメータ等を被ノイズ回路設計情報１３として記憶装置３３に記録する。尚、既存の解析ツールを被ノイズ回路特定部１０２として利用しても良い。
【００２２】
被ノイズ回路モデル生成部１０３は、被ノイズ回路設計情報１３を用いて回路シミュレーションを行い、被ノイズ回路の入出力特性を導出する。被ノイズ回路モデル生成部１０３は、この入出力特性に基づいて被ノイズ回路の抵抗（Ｒ）、インダクタンス（Ｌ）、容量（Ｃ）を算出し、被ノイズ回路の集中定数回路モデル（被ノイズ回路モデル２）を生成する。被ノイズ回路モデル２は、Ｒ、Ｌ、Ｃのうち少なくとも１つの集中定数素子を含めば良く、例えば容量素子１つで構成されていても良い。生成された被ノイズ回路モデル２は記憶装置３３に格納される。
【００２３】
ノイズ源特定部１０４は、ＬＳＩ設計情報１２に基づいて、予め設定された閾値以上の電源ノイズを発生する回路ブロックをノイズ源回路として特定する。例えば、ノイズ源特定部１０４は、電源電圧変動が大きいノードを有する回路ブロックや、電源電流の大きい回路ブロックを、ノイズ源回路として特定する。又、設計初期段階では、ノイズ源特定部１０４は、消費電力見積もり値やゲート規模、クロック周波数、フロアプラン等を元にノイズ源回路を特定することができる。更に、設計対象回路上のデジタル回路全体、あるいは設計対象回路（チップ）全体をノイズ源回路として特定しても良い。ノイズ源特定部１０４は、特定したノイズ源回路に関するレイアウト情報やデバイスパラメータをノイズ源設計情報１４として記憶装置３３に記録する。尚、既存の解析ツールを被ノイズ回路特定部１０２として利用しても良い。
【００２４】
ノイズ源モデル生成部１０５は、ノイズ源設計情報１４を用いて回路シミュレーションを行い、ノイズ源回路の入出力特性を導出する。ノイズ源モデル生成部１０５は、この入出力特性に基づいてノイズ源回路の抵抗（Ｒ）、インダクタンス（Ｌ）、容量（Ｃ）、及び電流源を算出し、ノイズ源回路の集中定数回路モデル（ノイズ源モデル３）を生成する。ノイズ源モデル３は、Ｒ、Ｌ、Ｃのうち少なくとも１つの集中定数素子を含めば良く、例えば容量素子１つと電流源素子１つとで構成されていても良い。生成されたノイズ源モデル３は記憶装置３３に格納される。ノイズ源特定部１０４は、特定したノイズ源回路に関するレイアウト情報やデバイスパラメータをノイズ源設計情報１４として記憶装置３３に記録する。
【００２５】
電源・基板抽出部１０６は、ＬＳＩ設計情報１２に基づいて、設計対象回路の電源配線及びシリコン基板における寄生素子群（寄生抵抗、寄生インダクタンス、寄生容量）を抽出し、電源・基板ネットワーク１５（ＲＬＣネットワーク）として出力する。詳細には、電源・基板抽出部１０６は、電源配線を所定の大きさでメッシュ分割して、分割領域毎に電源配線の寄生素子（寄生抵抗（Ｒ）、寄生インダクタンス（Ｌ））を抽出し、抽出した寄生素子を接続して電源ネットワークを生成する。ここで、電源系が複数の場合、電源系毎の電源ネットワークが生成される。又、電源・基板抽出部１０６は、基板を所定の大きさでメッシュ分割して、分割領域毎に寄生素子（寄生抵抗（Ｒ））を抽出し、抽出した寄生素子を接続して基板ネットワークを生成する。次に、電源・基板抽出部１０６は、ＬＳＩ設計情報１２に基づき、電源ネットワークと基板ネットワークとの間、あるいは、電源系が複数の場合、異なる電源ネットワークの間における寄生容量（Ｃ）を抽出する。電源・基板抽出部１０６は、生成した電源ネットワークと基板ネットワークとを抽出した寄生容量（Ｃ）を介して接続し、電源・基板ネットワーク１５として出力する。これにより、位置情報を含む寄生素子パラメータが電源・基板ネットワーク１５として抽出される。電源・基板抽出部１０６は、抽出した電源・基板ネットワークを電源記憶装置３３に記録する。尚、既存の寄生素子抽出ツールを電源・基板抽出部１０６として利用しても良い。
【００２６】
基板モデル生成部１０７は、電源・基板ネットワーク１５を用いて回路シミュレーションを行い、電源配線及び基板の集中定数回路モデル（基板モデル４）を生成する。詳細には、基板モデル生成部１０７は、特定されたノイズ源回路と被ノイズ回路との間における電源・基板ネットワーク１５を用いて回路シミュレーションを行いノイズ源回路と被ノイズ回路との間の入出力特性を導出する。基板モデル生成部１０７は、入出力特性に基づいて集中定数回路モデルを生成する。基板モデル生成部１０７は、生成した集中定数回路モデルを基板モデル４として記憶装置３３に記録する。基板モデル４は、例えば、抵抗素子１個だけの回路モデルでも良い。
【００２７】
このように、基板モデル生成部１０７は、位置情報を含む電源・基板ネットワーク１５を用いた回路シミュレーションによって基板モデル４（例えば抵抗）を導出している。このため、基板モデル４は、集中定数回路モデルであるが、位置情報を考慮した素子パラメータを有することとなる。尚、基板モデル４は、設計条件に応じて、ＲＬＣを分散させて（ＲＬＣの数を任意に設定して）モデル化されても構わない。ただし、後述するノイズ解析の解析時間を短くするため、基板モデル４は集中定数回路であることが好ましい。
【００２８】
以上のように、本発明による回路解析装置３０は、パッケージ、ノイズ源回路、被ノイズ回路、電源及び基板をそれぞれ集中定数回路によってモデル化することができる。
【００２９】
回路解析部は、図４に示す電源・基板ノイズ解析部１０８、波形重合わせ部１０９（電源電圧合成部）、被ノイズ回路シミュレーション部１１０を含む。
【００３０】
図４を参照して、電源・基板ノイズ解析部１０８は、パッケージモデル１、被ノイズ回路モデル２、ノイズ源モデル３、基板モデル４接続して解析対象回路モデル２００を生成する。図６は、基板と電源（ＶＤＤ）が電源分離されている回路の解析対象回路モデル２００の一例を示す図である。
【００３１】
電源・基板ノイズ解析部１０８は、解析対象回路モデル２００の回路シミュレーションを行い、被ノイズ回路のにおける電源電圧波形を算出する。詳細には、電源・基板ノイズ解析部１０８は、解析対象回路モデル２００に含まれる回路接続情報と回路内の素子の電気的特性に基づいて被ノイズ回路の動作を模擬することで、被ノイズ回路における電源電圧波形１６（電源ノイズ波形）を算出する。この際、電源・基板ノイズ解析部１０８は、伝送損失特性を分布定数として計算するのではなく、簡単なパラメータ（集中定数）で定義された損失特性式に基づいて回路シミュレーションを行う。算出された電源ノイズ波形１６は、記憶装置３３に記録される。尚、既存の解析ツール（例えばＳＰＩＣＥ）を電源・基板ノイズ解析部１０８として利用することが好適である。
【００３２】
ノイズ源特定部１０４で特定されたノイズ源回路が複数の場合、電源・基板ノイズ解析部１０８は、ノイズ源回路毎に生成された解析対象回路２００のそれぞれに対し回路シミュレーションを行い、被ノイズ回路に対するノイズ源回路毎の電源電圧波形１６を算出する。波形重合せ部１０９は、ノイズ源回路毎に算出された電源電圧波形１６を重ね合わせて、特定された全てのノイズ源回路から被ノイズ回路に対する電源ノイズを合成した電源電圧波形１７（電源ノイズ波形）を算出する。
【００３３】
被ノイズ回路シミュレーション部１１０は、波形重合せ部１０９から出力された電源電圧波形１７を用いて、被ノイズ回路のシミュレーションを行う。これにより被ノイズ回路シミュレーション部１１０は、特定された全てのノイズ源回路からの電源ノイズの影響下における被ノイズ回路の動作特性１８（例えば、出力電圧、応答特性、消費電力等）を算出し、記憶装置に記録する。
【００３４】
設計変更部は、図５に示すクリティカルノイズ源特定部１１１、感度解析部１１２、設計変更対象決定部１１３、設計変更内容決定部１１４、設計変更部１１５を含む。
【００３５】
図５を参照して、クリティカルノイズ源特定部１１１は、動作特性１８に問題があるかどうかを判定し、問題がある場合、動作不良の原因となっているノイズ源回路を特定する。記憶装置３３には、回路ブロック毎に正常な動作を行っている場合の動作特性が基準動作特性として記録されている。クリティカルノイズ源特定部１１１は、動作特性１８がこの基準動作特性を満たしているかどうかを判定する。例えば、基準動作特性として出力電圧範囲が設定されている場合、動作特性１８が示す出力電圧がこの出力電圧範囲内である場合、被ノイズ回路は正常動作であると判定され、範囲外の場合、動作不良と判定される。
【００３６】
クリティカルノイズ源特定部１１１は、被ノイズ回路が動作不良であると判定すると、電源電圧波形１７を参照して、動作不良の原因となっているノイズ源回路を特定する。例えば、先ず、クリティカルノイズ源特定部１１１は、動作特性１８から、問題の原因となっているノイズ周波数を特定する。次に、クリティカルノイズ源特定部１１１は、電源電圧波形１６、１７を参照して、電源電圧波形１７のうち、特定したノイズ周波数のノイズ振幅に大きく影響を及ぼしている電源電圧波形１６を特定する。そして、クリティカルノイズ源特定部１１１は、特定した電源電圧波形１６に対応するノイズ源回路をクリティカルノイズ源回路として特定する。クリティカルノイズ源回路として特定されたノイズ源回路（回路ブロック）に関する設計情報は、クリティカルノイズ源情報１９として記憶装置３３に記録される。
【００３７】
又、マクロ（例えばアナログマクロ）の開発段階において、マクロ毎の動作特性をキャラクタライズして、動作不良させない電源ノイズの値（電源ノイズ許容値）をマクロ毎、及び周波数毎にライブラリ化して記憶装置３３に格納しても良い。この場合、被ノイズ回路シミュレーション部１１０は必要なく、クリティカルノイズ源特定部１１１は、特定された被ノイズ回路に対応する電源ノイズ許容値と、電源電圧波形１７とを比較して被ノイズ回路が動作不良するかを判定する。又、クリティカルノイズ源特定部１１１は、周波数毎の電源ノイズ許容値と、電源電圧波形１７とを比較して問題となっているノイズ周波数を特定する。
【００３８】
感度解析部１１２は、特定されたクリティカルノイズ源回路を含む解析対象回路モデル２００において、パッケージモデル１、被ノイズ回路モデル２、ノイズ源モデル３、基板モデル４のそれぞれの集中定数を変更した場合の電源ノイズ（電源電圧波形１６又は電源電圧波形１７）の変化の程度を調査する。感度解析部１１２は、変更した集中定数（ＲＬＣ）と、集中定数を変更した回路モデルと、電源電圧（電源ノイズ）の変化量とを対応付けて感度解析結果２０として記憶装置３３に記録する。設計変更内容決定部１１４、あるいは設計者は、この感度解析結果２０を参照することで電源ノイズを抑制するために変更すべきパラメータ（回路要素及び集中定数素子）を決定することができる。
【００３９】
設計変更対象決定部１１３は、感度解析結果２０に基づいて解析対象回路モデル２００において電源ノイズの抑制に効果のある回路モデルを特定する。
例えば、設計変更対象決定部１１３は、感度解析結果２０を参照して、所望の電源ノイズの値となるように、集中定数を変更する回路モデル（パッケージモデル１、被ノイズ回路モデル２、ノイズ源モデル３、基板モデル４）と、変更する集中定数の種類（ＲＬＣのいずれか）及びその変更量を決定し、設計変更対象情報２１として出力する。
【００４０】
設計変更内容決定部１１４は、設計変更対象情報２１に対応する設計変更内容２２を決定する。換言すれば設計変更内容決定部１１４は、設計変更対象決定部１１３で決定された変更対象となる回路要素（パッケージ、基板、マクロ）に対し具体的にどのように設計変更するかを決定する。例えば、設計変更対象情報２１が、「パッケージモデルにおける抵抗値（Ｒ）をある値増加する」という情報を含む場合、設計変更内容決定部１１４は、変更内容を「パッケージにおける抵抗値（Ｒ）が設計変更対象情報２１で示された値となるようにパッケージピン数を増加させる」という内容に決定する。この際、設計変更内容２２には、パッケージのピン数を変更させるための情報と、ピン数の増加量とを含む情報が設計変更内容２２として出力される。
【００４１】
設計変更内容決定部１１４は、集中定数の変更値と設計変更内容とを対応付けた設計変更内容データベースを参照して、設計変更対象情報２１に対応する設計変更内容２２を決定することが好ましい。この場合、記憶装置３３には、予め設計変更内容データベースとして、回路要素（パッケージ、基板、マクロ）と、集中定数の種類（ＲＬＣのいずれか）と、集中定数の変更量とが、設計変更内容に対応付けられて記録されている。例えば、設計変更内容データベースには、回路要素としてパッケージ、集中定数としてＲ、変更量（増加する所定量）、設計変更内容（増加する抵抗値に対するピン数の増加量）がそれぞれ対応付けられて記録される。設計変更対象情報２１が、「パッケージモデルにおける抵抗値（Ｒ）をある値増加する」という情報を含む場合、設計変更内容決定部１１４は、設計変更対象情報２１に基づいて、パッケージのピン数の増加量を算出する。
【００４２】
設計変更内容の例としては、「パッケージのピン数を増やす」、「デカップリング容量を増やす（ノイズ源回路又は／及び被ノイズ回路の容量を増やす）」、「基板の構造を変更する」、「ノイズ源回路又は／及び被ノイズ回路のレイアウトを変更する」等がある。
【００４３】
設計変更部１１５は、決定した設計変更内容２２に基づき、パッケージ設計情報１１又は／及びＬＳＩ設計情報１２を変更する。変更されたパッケージ設計情報１１又は／及びＬＳＩ設計情報１２は変更後の設計情報２３として記憶装置３３に記録される。
【００４４】
以上のような構成により、本発明による回路解析装置３０は、基板ノイズを考慮した電源ノイズの影響を解析し、動作不良の原因となる電源ノイズが、回路ブロックに入力されないようにパッケージ設計情報１１やＬＳＩ設計情報１２を修正することができる。
【００４５】
本発明によれば、集中定数回路モデルを利用してノイズ解析を行っているため、シミュレーション時間が短縮できる。又、設計情報を変更するための情報として集中回路定数を用いているため、変更内容を決定するパラメータ数が少ない。このため、設計変更内容を決定するための条件が単純化するため、設計者は、容易に変更内容を決定することができる。又、回路要素（回路モデル）、集中定数、設計変更内容を対応付けた設計変更内容データベースを用意するだけで、設計内容を決定することができるため、設計変更内容の決定を自動化することが容易となる。
【００４６】
又、本発明による回路解析装置３０では、ノイズ源回路毎に被ノイズ回路の電源電圧（電源ノイズ）を算出しているため、被ノイズ回路の動作特性に大きく影響を与えるノイズ源回路の特定が容易となる。このため、動作不良の原因となるノイズ源回路を容易に特定することができる。
【００４７】
更に、本発明による回路解析装置３０では、電源・基板の寄生素子ネットワーク（電源・基板ネットワーク１５）を抽出し、回路シミュレーションによって基板モデル４を生成している。この際、基板ネットワーク１５上におけるノイズ源回路と被ノイズ回路との２点間を回路シミュレーションしている。このため、基板モデル４は、集中定数回路モデルではあるが、ノイズ源回路と被ノイズ回路との間の位置情報（レイアウト位置）を考慮した抵抗値（Ｒ）を含むモデルとなる。従って、本発明に係る解析対象回路モデル２００は、従来技術に比べて実際の回路に近いモデルとなり、精度の高いノイズ解析が実現できる。
【００４８】
尚、回路解析プログラムのうち、回路モデル生成部や設計変更部を実現するプログラムは、上述の回路解析装置に搭載されず、他のコンピュータに搭載されて実行されても良い。この場合、回路モデル生成部や設計変更部において生成、出力される情報は、それぞれのコンピュータ装置に属する記憶装置に記録される。
【００４９】
（動作）
図７を参照して、本発明による回路解析方法（ノイズ解析方法及び設計情報変更方法）の詳細を説明する。
【００５０】
図７は、本発明による回路解析装置による回路解析動作の一例を示すフロー図である。ここでは、フロアプラン設計後における回路解析を一例に説明する。
【００５１】
先ず、パッケージモデル生成部１０１は、フロアプラン設計によるパッケージ設計情報１１に基づいてパッケージモデル１を生成する（ステップＳ１）。尚、ボードの設計情報がある場合、パッケージモデル生成部１０１は、ボードの集中定数回路モデルも併せて作成し、パッケージモデル１に含めても良い。
【００５２】
電源・基板抽出部は、フロアプラン設計によるＬＳＩ設計情報１２に基づいて電源・基板ネットワーク１５を抽出する（ステップＳ２）。
【００５３】
次に、被ノイズ回路特定部１０２は、アナログマクロ等のノイズに敏感な回路ブロックを被ノイズ回路として特定する（ステップＳ３）。例えば、ＰＬＬ回路や、ＤＡコンバータ等のアナログマクロが被ノイズ回路として特定される。ここで特定される被ノイズ回路の数は１つでも複数でもどちらでも良い。
【００５４】
被ノイズ回路生成部１０３は、ステップＳ３において特定された被ノイズ回路の設計情報１３に基づき被ノイズ回路モデル２を生成する（ステップＳ４）。ステップＳ３において特定された被ノイズ回路が複数ある場合、被ノイズ回路生成部１０３は、複数の被ノイズ回路から１つの被ノイズ回路が選択し、その被ノイズ回路の被ノイズ回路モデル２を生成する。以下、選択された被ノイズ回路に関してステップＳ４〜Ｓ１８の処理が行われ、当該被ノイズ回路に対する電源ノイズの解析が行われる。
【００５５】
ノイズ源特定部１０４は、大きな電源ノイズを発生する回路ブロックをノイズ源回路として特定する（ステップＳ５）。ここで特定されるノイズ源回路は１つでも複数でもどちらでも良い。
【００５６】
ノイズ源モデル生成部１０５は、ステップＳ５において特定されたノイズ源回路の設計情報１４に基づきノイズ源モデル３を生成する（ステップＳ６）。ステップＳ５において特定されたノイズ源回路が複数ある場合、ノイズ源モデル生成部１０５は、特定した複数のノイズ源回路から１つを選択し、そのノイズ源回路のノイズ源モデル３を生成する。以下、選択されたノイズ源回路に関してステップＳ６〜Ｓ９までの処理が行われ、当該ノイズ源回路による電源ノイズの解析が行われる。
【００５７】
被ノイズ回路モデル２及びノイズ源モデル３が生成されると、基板モデル生成部１０７は、被ノイズ回路とノイズ源回路との２点間における電源・基板ネットワークを用いて基板モデル４を生成する（ステップＳ７）。
【００５８】
電源・基板ノイズ解析部１０８は、ステップＳ４で選択された被ノイズ回路における電源ノイズの解析を行う（ステップＳ８）。ここで電源・基板ノイズ解析部１０８は、パッケージモデル１、ステップＳ４で選択された被ノイズ回路モデル２、ステップＳ６で選択されたノイズ源モデル３、基板モデル４を用いて解析対象回路モデル２００を生成する。電源・基板ノイズ解析部１０８は、生成した解析対象回路モデル２００を用いて、回路シミュレーションを行い、被ノイズ回路における電源電圧波形を算出する。これにより、選択されたノイズ源回路からの電源ノイズの影響を受けた被ノイズ回路の電源電圧波形を算出することができる。
【００５９】
ステップＳ５において特定されたノイズ源回路のうち、未だ解析が終わっていないノイズ源回路がある場合、ステップＳ６の処理に以降する（ステップＳ９Ｙｅｓ）。以上のようなステップＳ６〜Ｓ８までの処理を特定された全てのノイズ源回路に対し行うことで、被ノイズ回路におけるノイズ源回路毎の電源電圧波形（電源ノイズ）を解析することができる。
【００６０】
ステップＳ５において特定されたノイズ源回路の全てに対する電源ノイズが解析されると、波形重合せ部１０９によって全ての電源ノイズ波形１６が重ね合わされて、被ノイズ回路の電源ノイズ波形１７として出力される（ステップＳ９Ｎｏ、Ｓ１０）。これにより、全てのノイズ源回路の影響を合計した被ノイズ回路における電源ノイズが算出される。
【００６１】
被ノイズ回路シミュレーション部１１０は、電源ノイズ波形１７を用いて被ノイズ回路モデル２の回路シミュレーションを行い、電源ノイズ影響下での被ノイズ回路の動作特性１８を算出する（ステップＳ１１）。クリティカルノイズ源特定部１１１は、被ノイズ回路の動作特性１８を参照して、当該被ノイズ回路が電源ノイズ影響下において正常に動作しているかどうかを判定する（ステップＳ１２）。ここで、被ノイズ回路が正常に動作し、ステップＳ３において特定された全ての被ノイズ回路に対する解析が終了していない場合、ステップＳ４の処理に以降する（ステップＳ１２Ｙｅｓ、Ｓ１３Ｎｏ）。ステップＳ４では解析が終了していない被ノイズ回路から１つが選択され、上述と同様に選択された被ノイズ回路に関してノイズ解析処理が行われる。一方、特定された全ての被ノイズ回路が正常に動作する場合、回路解析装置３０はノイズ解析処理を終了する（ステップＳ１２Ｙｅｓ、Ｓ１３Ｙｅｓ）。
【００６２】
尚、予め、被ノイズ回路に対して電源ノイズ許容量が設定されている場合は、ステップＳ１１の処理は省略されても良い。この場合、クリティカルノイズ源特定部１１１は、電源ノイズ波形１７と電源ノイズ許容量とに基づいて被ノイズ回路が正常動作するかを判定する。
【００６３】
クリティカルノイズ源特定部１１１は、被ノイズ回路が正常動作しないと判定すると、動作不良の原因となっているノイズ源回路をクリティカルノイズ源回路として特定する（ステップＳ１４）。ここでは、ノイズ周波数毎に動作不良の原因となっているノイズ周波数を特定し、当該ノイズ周波数のノイズ振幅に大きく影響を及ぼしている電源ノイズ波形１６を特定する。特定された電源ノイズ波形１６に対応するノイズ源回路はクリティカルノイズ源回路として設定される。ただし、ステップＳ５において特定されたノイズ源回路が１つの場合、ステップＳ１４の処理は省略される。
【００６４】
感度解析部１１２は、ステップＳ１４で特定されたクリティカルノイズ源回路のノイズ源モデル３を用いた解析対象回路モデル２００の構成要素（集中定数素子）によるノイズ抑制効果を解析する（ステップＳ１５）。ここでは、解析対象回路モデル２００を構成する回路モデル毎の集中定数素子の値を変動させて、被ノイズ回路における電源電圧の変動値が感度解析結果２０として算出される。
【００６５】
設計変更対象決定部１１３は、感度解析結果２０に基づき、解析対象回路モデルにおける回路要素（パッケージモデル１、被ノイズ回路モデル２、ノイズ源モデル３、基板モデル４）のうち、ノイズ抑制に効果がある要素を特定する（ステップＳ１６）。
【００６６】
設計変更内容決定部１１４は、ステップＳ１６において特定された要素（回路モデル）の集中定数を変更するための具体的な設計変更内容を決定する（ステップＳ１７）。設計変更内容決定部１１４は、設計変更対象情報２１に示された回路要素に関するレイアウトの変更内容を決定する。
【００６７】
設計変更部１１５は、ステップＳ１７で決定された設計変更内容の情報２２を用いてパッケージ設計情報１１又は及びＬＳＩ設計情報１１を変更する（ステップＳ１８）。回路解析装置３０は、設計変更した設計情報に基づいて、上述と同様に再度解析対象回路モデル２００の再生成及びノイズ解析を、ノイズが充分抑制されるまで繰り返しても良い。例えば、回路解析装置３０は、設計内容情報２２に基づいてノイズ源回路及び被ノイズ回路のレイアウト情の位置を変更し、設計対象回路（ＬＳＩ）の電源・基板ネットワーク１５上で回路シミュレーションを行って基板モデル４を再生成する。そして、回路解析装置３０は、電源・基板ノイズ解析部１０８によって出力された電源ノイズ波形が充分抑制されているかを観測するという手順を繰り返す。これにより、選択した被ノイズ回路に関するノイズ解析及び設計変更を完了する。
【００６８】
設計変更が終了し、ステップＳ３において特定された全ての被ノイズ回路に対する解析が終了していない場合、ステップＳ４の処理に以降する（ステップＳ１３Ｎｏ）。ステップＳ４では解析が終了していない被ノイズ回路から１つが選択され、上述と同様に選択された被ノイズ回路に関してノイズ解析、及び設計変更処理が行われる。一方、特定された全ての被ノイズ回路に関するノイズ解析及び設計変更が終了した場合、回路解析装置３０はノイズ解析処理を終了する（ステップ１３Ｙｅｓ）。
【００６９】
以上のように、本発明による回路解析装置３０は、選択した被ノイズ回路に対してノイズ源回路毎の電源ノイズを解析するため、被ノイズ回路の動作特性に大きな影響を与えるノイズ源回路の特定が容易となる。又、波形重合せ部１０９によって全ノイズ源回路からの電源ノイズの合計を算出し、これを用いて被ノイズ回路の動作特性をシミュレーションを実行するため、ノイズに敏感なアナログマクロ等に対するノイズの影響を正確に導出することができる。
【００７０】
更に、上述の一例では、フロアプラン後の設計情報に基づいて解析対象回路モデル２００を生成したが、これに限らずシステム設計後のノイズ解析には、システム設計時に設定されたパッケージ情報１１やＬＳＩ設計情報１２に基づいて解析対象回路モデル２００が生成される。このように本発明では、システム設計時やフロアプラン時等のそれぞれのフェーズに応じた設計情報に基づいた回路シミュレーションによって導出される。このため、開発の初期段階から電源ノイズ解析や電源ノイズを考慮した設計変更を行うことができる。
【００７１】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本発明に係る解析対象回路モデル２００は、図６に示すように電源分離された回路モデルでも、図８に示すように電源分離されない回路モデルでもよく、その形態は、設計対象回路の構成に依存することはいうまでもない。
【００７２】
本実施の形態における解析対象モデル２００では、基板モデル（電源モデル）として、ノイズ源回路と被ノイズ回路との間の基板モデル４のみを用いているが、これに限らず、被ノイズ回路の入出力特性に影響を与える電源配線やシリコン基板の集中定数回路モデルが解析対象回路２００に追加されても良い。例えば、図９に示すように、ノイズ源モデル３とパッケージモデル１との間に電源配線モデル６、基板モデル５が接続され、被ノイズ回路モデル２とパッケージモデル１との間に電源配線モデル８、基板モデル７が接続された解析対象回路モデル２００が生成され、回路解析に利用されても良い。ここで、電源配線モデル６は、設計対象回路におけるパッドからノイズ源回路までの電源ネットワークに基づいて生成される集中定数回路モデルである。同様に、電源配線モデル８は、設計対象回路におけるパッドから被ノイズ回路までの電源ネットワークに基づいて生成される集中定数回路モデルである。又、基板モデル５は、設計対象回路におけるパッドからノイズ回路までの電源ネットワークと基板ネットワークとに基づいて生成される集中定数回路モデルである。同様に、基板モデル７は、設計対象回路におけるパッドから被ノイズ回路までの電源ネットワークと基板ネットワークとに基づいて生成される集中定数回路モデルである。
【００７３】
図９に示す解析対象回路２００を生成する場合、基板モデル生成部１０７は、パッドとノイズ源回路との間における電源配線の寄生素子群（ＲＬＣネットワーク）に基づいて回路シミュレーションを行い、その結果（入出力特性）を用いて集中定数回路モデル（電源配線モデル６を生成する。同様に、基板モデル生成部１０７は、パッドと被ノイズ回路との間における電源配線のＲＬＣネットワークに基づいて集中定数回路である電源配線モデル８を生成する。又、基板モデル生成部１０７は、パッドとノイズ源回路との間におけるＧＮＤ配線及びシリコン基板の寄生素子群（ＲＬＣネットワーク）に基づいて回路シミュレーションを行い、その結果（入出力特性）を用いて集中定数回路モデル（基板モデル５を生成する。同様に、基板モデル生成部１０７は、パッドと被ノイズ回路との間におけるＧＮＤ配線及びシリコン基板のＲＬＣネットワークに基づいて集中定数回路である基板モデル７を生成する。
【００７４】
このように、パッドとノイズ源回路及び被ノイズ回路との間の電源・基板モデルを更に含む解析対象回路モデル２００を用いて回路解析を行うことで、更に詳細な解析結果を得ることができる。尚、図９に示す解析対象回路モデル２００からノイズ源側の電源配線モデル５及び基板モデル６を除いた回路モデルでも、被ノイズ回路側の電源配線モデル７及び基板モデル８を除いた回路モデルでも、解析対象回路モデルとして利用できる。あるいは、図９に示す解析対象回路モデル２００において追加された回路モデルは、図６に示す解析対象回路モデル２００に追加されて利用されても構わない。
【図面の簡単な説明】
【００７５】
【図１】図１は、本発明による回路解析装置の構成を示す図である。
【図２】図２は、本発明による回路解析装置の構成の一部を示すブロック図である。
【図３】図３は、本発明による回路解析装置の構成の一部を示すブロック図である。
【図４】図４は、本発明による回路解析装置の構成の一部を示すブロック図である。
【図５】図５は、本発明による回路解析装置の構成の一部を示すブロック図である。
【図６】図６は、本発明に係る解析対象回路モデルの一例を示す図である。
【図７】図７は、本発明による回路解析装置の動作の一例を示すフロー図である。
【図８】図８は、本発明に係る解析対象回路モデルの一例を示す図である。
【図９】図９は、本発明に係る解析対象回路モデルの一例を示す図である。
【符号の説明】
【００７６】
３０：回路解析装置
３１：ＣＰＵ
３２：ＲＡＭ
３３：記憶装置
３４：入力装置
３５：出力装置
１００：回路解析プログラム
１：パッケージモデル
２：被ノイズ回路モデル
３：ノイズ源モデル
４：基板モデル
１０１：パッケージモデル生成部
１０３：被ノイズ回路モデル生成部
１０５：ノイズ源モデル生成部
１０７：基板モデル生成部
１０８：電源・基板ノイズ解析部
１０９：波形重合せ部
１１０：被ノイズ回路シミュレーション部
【図１】
2009140216.tif 000003
【図２】
2009140216.tif 000004
【図３】
2009140216.tif 000005
【図４】
2009140216.tif 000006
【図５】
2009140216.tif 000007
【図６】
2009140216.tif 000008
【図７】
2009140216.tif 000009
【図８】
2009140216.tif 000010
【図９】
2009140216.tif 000011