(57)【要約】【課題】基準電圧発生回路における出力電圧一定の電圧特性を高精度に得られるようにする。【解決手段】基準電圧発生回路は、温度係数補正回路１を構成する第１のＰＮ接合素子Ｄ１と、基準電圧回路２を構成する第２のＰＮ接合素子Ｄ２と同一の構成であって、第１のＰＮ接合素子Ｄ１に電気的に切断可能に且つ並列接続された第３のＰＮ接合素子Ｄ３と、温度係数補正回路１を構成する第１の抵抗器Ｒ１と組成が同一の第４の抵抗器Ｒ４及び第２のＰＮ接合素子Ｄ２と同一の基板に形成された拡散層からなる第５の抵抗器Ｒ５とを含む第１の参照電圧回路４とを有する。第３のＰＮ接合素子Ｄ３は、第４の抵抗器Ｒ４に対する第５の抵抗器の抵抗値の仕上がり値の比率に応じて、第１のＰＮ接合素子Ｄ１に動的に且つ電気的に接続又は切断される。【選択図】図１
2009003568.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された第１の抵抗器及び第２の抵抗器と、前記第１の抵抗器と順方向接続された第１のＰＮ接合素子とを含む温度係数補正回路と、
一端が出力端子及び前記第２の抵抗器と接続された第３の抵抗器と、該第３の抵抗器と順方向接続され且つ基板の第１拡散層に形成された第２のＰＮ接合素子とを含む基準電圧回路と、
前記第１の抵抗器及び第２の抵抗器の接続部における第１の電圧と、前記第３の抵抗器及び第２のＰＮ接合素子の接続部における第２の電圧との差電圧を増幅して、前記出力端子の出力電圧を制御する差動増幅回路と、
定電流源と接続され且つ組成が前記第１の抵抗器と同一の第４の抵抗器と、前記定電流源と接続され且つ前記基板に形成された第２拡散層からなる第５の抵抗器とを含む第１の参照電圧回路と、
前記第１の参照電圧回路における前記第４の抵抗器により生じる電圧と前記第５の抵抗器により生じる電圧との差電圧を比較する第１の比較回路と、
前記第１のＰＮ接合素子に第１のスイッチ回路を介して並列に接続された第３のＰＮ接合素子とを備え、
前記第１のスイッチ回路は、前記第１の比較回路の比較結果に基づいて開閉されることを特徴とする基準電圧発生回路。
【請求項２】
前記第１の参照電圧回路は、前記第４の抵抗器の抵抗値に対する前記第５の抵抗器の抵抗値の比の値が所定値よりも高いか又は所定値よりも低い場合に極性が反転する、前記第４の抵抗器と前記第５の抵抗器との協働により発生する差電圧を第１の参照電圧として出力することを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
前記定電流源と接続され且つ組成が前記第１の抵抗器と同一の第６の抵抗器と、前記定電流源と接続され且つ前記基板に形成された第３拡散層からなる第７の抵抗器とを含む第２の参照電圧回路と、
前記第２の参照電圧回路における前記第６の抵抗器により生じる電圧と前記第７の抵抗器により生じる電圧との差電圧を比較する第２の比較回路と、
前記第１のＰＮ接合素子に第２のスイッチ回路を介して並列に接続された第４のＰＮ接合素子とをさらに備え、
前記第２のスイッチ回路は、前記第２の比較回路の比較結果に基づいて開閉されることを特徴とする請求項１に記載の基準電圧発生回路。
【請求項４】
前記第１の参照電圧回路は、前記第４の抵抗器の抵抗値に対する前記第５の抵抗器の抵抗値の比の値が所定値よりも高い場合に極性が反転する、前記第４の抵抗器と前記第５の抵抗器との協働により発生する差電圧を第１の参照電圧として出力し、
前記第２の参照電圧回路は、前記第６の抵抗器の抵抗値に対する前記第７の抵抗器の抵抗値の比値が前記所定値よりも低い場合に極性が反転する、前記第６の抵抗器と前記第７の抵抗器との協働により発生する差電圧を第２の参照電圧として出力することを特徴とする請求項３に記載の基準電圧発生回路。
【請求項５】
前記第１のＰＮ接合素子は、前記第２のＰＮ接合素子と同一構成のＰＮ接合素子が複数で且つ並列に接続されてなることを特徴とする請求項１〜４のいずれか１項に記載の基準電圧発生回路。
【請求項６】
直列接続された第１の抵抗器、第２の抵抗器及び第３の抵抗器と、前記第１の抵抗器と順方向接続された第１のＰＮ接合素子とを含む温度係数補正回路と、
一端が出力端子及び前記第３の抵抗器と接続された第４の抵抗器と、該第４の抵抗器と順方向接続され且つ基板の第１拡散層に形成された第２のＰＮ接合素子とを含む基準電圧回路と、
前記第２の抵抗器及び第３の抵抗器の接続部における第１の電圧と、前記第４の抵抗器及び第２のＰＮ接合素子の接続部における第２の電圧との差電圧を増幅して、前記出力端子の出力電圧を制御する差動増幅回路と、
定電流源と接続され且つ組成が前記第２の抵抗器と同一の第５の抵抗器と、定電流源と接続され且つ前記基板に形成された第２拡散層からなる第６の抵抗器とを含む第１の参照電圧回路と、
前記第１の参照電圧回路における前記第５の抵抗器により生じる電圧と前記第６の抵抗器により生じる電圧との差電圧を比較する第１の比較回路と、
前記第１の抵抗器に並列に接続され、前記第１の比較回路の比較結果に基づいて開閉される第１のスイッチ回路とを備えていることを特徴とする基準電圧発生回路。
【請求項７】
前記定電流源と接続され且つ組成が前記第２の抵抗器と同一の第７の抵抗器と、前記定電流源と接続され且つ前記基板に形成された第３拡散層からなる第８の抵抗器とを含む第２の参照電圧回路と、
前記第２の参照電圧回路における前記第７の抵抗器により生じる電圧と前記第８の抵抗器により生じる電圧との差電圧を比較する第２の比較回路と、
前記温度係数補正回路における前記第１の抵抗器と前記第２の抵抗器との間に直列に接続された第９の抵抗器と、
前記第９の抵抗器に並列に接続され、前記第２の比較回路の結果に基づいて開閉される第２のスイッチ回路とをさらに備えていることを特徴とする請求項６に記載の基準電圧発生回路。
【請求項８】
直列接続された第１の抵抗器及び第２の抵抗器と、前記第１の抵抗器と順方向接続された第１のＰＮ接合素子とを含む温度係数補正回路と、
一端が出力端子及び前記第２の抵抗器と接続された第３の抵抗器と、該第３の抵抗器と直列接続された第４の抵抗器と、該第４の抵抗器と順方向接続され且つ基板の第１拡散層に形成された第２のＰＮ接合素子とを含む第１の基準電圧回路と、
一端が出力端子と接続された第５の抵抗器と、該第５の抵抗器と直列接続された第６の抵抗器と、該第６の抵抗器と順方向接続され且つ前記基板に形成された第２拡散層に形成された第３のＰＮ接合素子とを含む第２の基準電圧回路と、
前記第１の抵抗器及び第２の抵抗器の接続部における第１の電圧と、前記第１の基準電圧回路における前記第３の抵抗器及び第４抵抗器の接続部又は前記第２の基準電圧回路における前記第５の抵抗器及び第６抵抗器の接続部の第２の電圧との差電圧を増幅して、前記出力端子の出力電圧を制御する差動増幅回路と、
定電流源と接続され且つ組成が前記第１の抵抗器と同一の第７の抵抗器と、前記定電流源と接続され且つ前記基板に形成された第３拡散層からなる第８の抵抗器とを含む第１の参照電圧回路と、
前記第１の参照電圧回路における前記第７の抵抗器により生じる電圧と前記第８の抵抗器により生じる電圧との差電圧を比較する第１の比較回路と、
前記第１の比較回路の比較結果に基づいて論理演算を行なうことにより、前記第１の基準電圧回路又は前記第２の基準電圧回路のいずれか一方を選択する論理回路とを備えていることを特徴とする基準電圧発生回路。
【請求項９】
前記出力端子と接続された第９の抵抗器と、該第９の抵抗器と直列接続された第１０の抵抗器と、該第１０の抵抗器と順方向接続され且つ前記基板の第４拡散層に形成された第４のＰＮ接合素子とを含む第３の基準電圧回路と、
定電流源と接続され且つ組成が前記第１の抵抗器と同一の第１１の抵抗器と、前記定電流源と接続され且つ前記基板に形成された第５拡散層からなる第１２の抵抗器とを含む第２の参照電圧回路と、
前記第２の参照電圧回路における前記第１１の抵抗器により生じる電圧と前記第１２の抵抗器により生じる電圧との差電圧を比較する第２の比較回路とをさらに備え、
前記論理回路は、前記第１の比較回路及び第２の比較回路の比較結果に基づいて論理演算を行なうことにより、前記第１の基準電圧回路、第２の基準電圧回路及び第３の基準電圧回路のいずれか１つを選択することを特徴とする請求項８に記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、特にアナログ回路で利用する基準電圧を発生する基準電圧発生回路に関する。
【背景技術】
【０００２】
基準電圧発生回路は、温度変化や回路の電源電圧の変化に依らず所定の一定電圧を発生させる回路であり、従来、種々の回路方式が考案されている。その中で最も一般的に広く利用されている基準電圧発生回路は、ＰＮ接合素子の順方向電圧における温度依存性を利用する回路方式である。
【０００３】
以下、従来の基準電圧発生回路について説明する。
【０００４】
図７は従来の基準電圧発生回路の回路構成を示している。カソードが接地電圧ＶＳＳと接続された第１のＰＮ接合素子Ｄ１と、一端が第１のＰＮ接合素子Ｄ１のアノードと接続された第１の抵抗器Ｒ１と、一端が第１の抵抗器Ｒ１の他端と接続され、他端が出力端子ＢＧＲＯＵＴと接続された第２の抵抗器Ｒ２とにより構成され、第１の抵抗器Ｒ１と第２の抵抗器Ｒ２との接続点の電圧を第１の電圧Ｖ１として出力する温度係数補正回路１０１と、カソードが接地電圧ＶＳＳと接続された第２のＰＮ接合素子Ｄ２と、一端が第２のＰＮ接合素子Ｄ２のアノードと接続され、他端が出力端子ＢＧＲＯＵＴと接続された第３の抵抗器Ｒ３とにより構成され、第２のＰＮ接合素子Ｄ２と第３の抵抗器Ｒ３との接続点の電圧を第２の電圧Ｖ２として出力する基準電圧回路１０２と、第１の電圧Ｖ１が反転入力端子から入力され、第２の電圧Ｖ２が非反転入力端子から入力され、両電圧の差電圧を演算増幅して出力電圧Ｖｏを制御する差動増幅回路１０３とから構成されている（例えば、特許文献１又は非特許文献１を参照。）。
【０００５】
以上のように構成された基準電圧発生回路における出力電圧Ｖｏと回路定数との関係について、図７を参照しながら説明する。
【０００６】
第１のＰＮ接合素子Ｄ１及び第２のＰＮ接合素子Ｄ２の飽和電流をそれぞれＩｓ１、Ｉｓ２とし、ＰＮ接合電流をＩ１、Ｉ２とし、アノード−カソード間電圧をＶＰＮ１、ＶＰＮ２とし、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の抵抗値をそれぞれｒ１、ｒ２、ｒ３とする。
【０００７】
ＰＮ接合電流と飽和電流及びアノード−カソード間電圧との間には、以下の式（１）及び式（２）の関係が成り立つ。
【０００８】
Ｉ１＝Ｉｓ１・｛ｅｘｐ（ＶＰＮ１／ＶＴ）−１｝  ……（１）
Ｉ２＝Ｉｓ２・｛ｅｘｐ（ＶＰＮ２／ＶＴ）−１｝  ……（２）
ここで、ＶＴは熱電圧であって、以下の式（３）の関係が成り立つ。
【０００９】
ＶＴ＝ｋ・Ｔ／ｑ  ………（３）
ここで、ｋはボルツマン定数、ｑは単位電荷、Ｔは絶対温度であって、Ｔ＝３００Ｋ（約２７℃）のとき、ＶＴは約２６ｍＶとなる。通常、ＶＰＮ１及びＶＰＮ２は０．７Ｖ近傍の値を取り、式（１）及び式（２）の各右辺の−１は指数部と比べて無視できる程に小さいため省略することができる。
【００１０】
第１の抵抗器Ｒ１の両端電圧をＶＲ１とすると、以下の式（４）の関係が成り立つ。
【００１１】
ＶＲ１＝ＶＰＮ２−ＶＰＮ１
＝ＶＴ・ＬＮ（Ｉ２／Ｉｓ２）−ＶＴ・ＬＮ（Ｉ１／Ｉｓ１）
＝ＶＴ・ＬＮ（Ｉ２・Ｉｓ１／Ｉ１・Ｉｓ２）  ……（４）
ここで、ＬＮは自然対数を表わす。
【００１２】
差動増幅回路１０３は、入力電圧である第１の電圧Ｖ１と第２の電圧Ｖ２とが等しくなるように、出力電圧Ｖｏをフィードバック制御する。すなわち、以下の式（５）の関係が成り立つ。
【００１３】
Ｉ１・ｒ２＝Ｉ２・ｒ３  ………（５）
以上の式（３）、式（４）及び式（５）より、出力電圧Ｖｏは、以下の式（６）のように計算される。
【００１４】
Ｖｏ＝Ｖ２＋Ｉ２・ｒ３
＝Ｖ２＋Ｉ１・ｒ２
＝Ｖ２＋（ＶＲ１／ｒ１）・ｒ２
＝Ｖ２＋ｒ２／ｒ１・ｋ／ｑ・ＬＮ（Ｉｓ１／Ｉｓ２・ｒ２／ｒ３）・Ｔ  ……（６）
Ｉｓ１、Ｉｓ２は第１のＰＮ接合素子Ｄ１及び第２のＰＮ接合素子Ｄ２の面積に比例する。通常、第１のＰＮ接合素子Ｄ１は、第２のＰＮ接合素子Ｄ２と同一の構成を持つＰＮ接合素子Ｄ５を基本単位とし、このＰＮ接合素子Ｄ５を必要な面積分だけ複数個を並列に接続することにより構成される。この並列接続数をｎとすると、式（６）は以下の式（７）のように表わされる。
【００１５】
Ｖｏ＝Ｖ２＋ｒ２／ｒ１・ｋ／ｑ・ＬＮ（ｎ・ｒ２／ｒ３）・Ｔ  ……（７）
式（７）の右辺第１項は、第２のＰＮ接合素子Ｄ２のアノード−カソード間電圧ＶＰＮ２であり、負の温度係数を有している（２７℃において、約−２ｍＶ／℃）。式（７）の右辺第２項は、絶対温度Ｔに比例して増加する関数となっており、正の温度係数を有している。従って、第２のＰＮ接合素子Ｄ２におけるアノード−カソード間電圧ＶＰＮ２が持つ負の温度係数を相殺するように、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の各抵抗値ｒ１〜ｒ３と、第１のＰＮ接合素子Ｄ１を構成するＰＮ接合素子Ｄ５の並列接続数ｎを適当に選択することにより、出力電圧Ｖｏの温度係数をほぼ０に設定することができる。また、式（７）には電源電圧に関する項がなく、本質的に電源電圧に依存しない。また、差動増幅回路１０３の性能、例えば電圧利得、入力オフセット電圧、駆動能力及び電源電圧除去比等は、出力電圧Ｖｏの特性に影響を与えるが、通常、基準電圧発生回路で必要とする差動増幅回路１０３の性能は、現代の半導体プロセスを用いた半導体集積回路において容易に実現可能であり、出力電圧Ｖｏへの実用上の影響をほぼなくすことができる。さらに、式（７）の第２項には抵抗値ｒ１〜ｒ３が表われているが、２つの抵抗値の比の値で表わされており、プロセス変動によって変動してしまう抵抗絶対値には依存しない。
【００１６】
以上のように、従来の基準電圧発生回路は、温度、電源電圧及びプロセス変動に対して依存性を持たず、常に一定電圧を供給することができ、半導体集積回路の基準電圧源として、電源回路を始め、アナログ／デジタル（Ａ／Ｄ）変換器、デジタル／アナログ（Ｄ／Ａ）変換器又はＰＬＬ（phase-locked loop）回路等の多くのアナログ回路に利用されている。
【００１７】
現在の半導体集積回路に広く適用される標準ＣＭＯＳ(complementary metal-oxide semiconductor）プロセスにおいて、基準電圧発生回路を実現するには、特別なプロセスオプションが不要であることから、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３としてそれぞれポリシリコン抵抗を用いる構成と、第１のＰＮ接合素子Ｄ１及び第２のＰＮ接合素子Ｄ２として、拡散層とウェルとの境界部分からなるＰＮ接合素子を用いる構成とが一般的である。
【００１８】
図８及び図９は標準ＣＭＯＳプロセスにより形成される拡散層とウェルとの境界部分からなるＰＮ接合素子の構成例を模式的に示している。
【００１９】
図８はＰＮ接合素子の平面構成を示し、図９は図８のIX−IX線における断面構成を示している。
【００２０】
図８及び図９に示すように、ＰＮ接合素子は、Ｐ型又はＮ型の半導体基板若しくはウェルにより構成される半導体層２０１と、該半導体層２０１の上部に構成される第１の分離層２０２と、第１の分離層２０２と半導体層２０１とで囲まれた領域に形成され、半導体層２０１とは反対の極性を持つウェル２０３と、該ウェル２０３の上で且つ第１の分離層２０２の内周部に沿って形成され、ウェル２０３と同一の極性を持つ第１の拡散層２０４と、ウェル２０３の上に第１の拡散層２０４の内周部に沿って形成された第２の分離層１０５と、ウェル２０３と第２の分離層２０５とに囲まれた領域に形成され、ウェル２０３とは反対の極性を持つ第２の拡散層２０６とにより構成され、ウェル２０３と第２の拡散層２０６との境界部分にＰＮ接合素子２０７が形成される。
【００２１】
図８及び図９に示したＰＮ接合素子は、ウェル２０３がＰ型の場合には、第２の拡散層２０６はＮ型であり、ウェル２０３から第２の拡散層２０６に向かう方向が順方向となる。逆に、ウェル２０３がＮ型の場合には、第２の拡散層２０６はＰ型であり、第２の拡散層２０６からウェル２０３に向かう方向が順方向となる。
【００２２】
図８及び図９に示したＰＮ接合素子を順方向領域で用いる場合には、第１の拡散層２０４の上面から該第１の拡散層２０４を介したウェル２０３と、第２の拡散層２０６の上面との両端間に順方向電圧が印加される。半導体層２０１には、ウェル２０３に対して逆方向となる電圧が印加されるため、第１の拡散層２０４を介したウェル２０３と第２の拡散層２０６とにのみ順方向電流が流れる。
【００２３】
図１０は図８及び図９に示したＰＮ接合素子の順方向電圧ＶＰＮに対する順方向電流Ｉｓの２７℃（約３００Ｋ）における特性例を示している。横軸は順方向電圧ＶＰＮであり、縦軸は対数で示した順方向電流Ｉｓである。図１０に示すように、ＰＮ接合素子の順方向特性は、順方向電圧ＶＰＮが図示され始めてから０．７Ｖ付近までの電圧領域では、順方向電流Ｉｓは、式（１）及び式（２）に示したとおりに順方向電圧ＶＰＮの増加に対して指数関数的に増加している。順方向電圧ＶＰＮが０．７Ｖ付近を超え、順方向電流Ｉｓが１×１０−４Ａ付近になると、順方向電流Ｉｓは指数関数的な増加から外れ始め、増加割合が減少していく。このような特性を示す主な原因は、図９に示したＰＮ接合素子２０７におけるウェル２０３の境界部分から第１の拡散層２０４までのウェル２０３の抵抗成分である。図８及び図９に示したＰＮ接合素子を図７に示した従来の基準電圧発生回路で使用する場合には、順方向電流Ｉｓはウェル２０３の抵抗成分の影響が無視できる程度に十分に低い電流領域（例えば１×１０−５Ａ程度まで領域）を使用することが基本となる。
【００２４】
例えば、図１０に示した特性が図７に示した従来の基準電圧発生回路の第２のＰＮ接合素子Ｄ２であるとして、図１０に示した第１の動作点ＯＰ１で、従来の基準電圧発生回路を動作させる場合は、第１〜第３の抵抗器Ｒ１〜Ｒ３の各抵抗値ｒ１〜ｒ３と、第２のＰＮ接合素子Ｄ２に対する第１のＰＮ接合素子Ｄ１を構成するＰＮ接合素子Ｄ５の並列接続数ｎとは、以下のように設定できる。すなわち、出力電圧Ｖｏは約１．２５Ｖの一定電圧であり、第２のＰＮ接合素子Ｄ２の第１の動作点ＯＰ１により、アノード−カソード間電圧ＶＰＮ２＝第２の電圧Ｖ２＝０．６５Ｖで、ＰＮ接合電流Ｉ２＝６μＡであるため、第３の抵抗器Ｒ３の抵抗値ｒ３＝（Ｖｏ−ＶＰＮ２）／Ｉ２＝（１．２５−０．６５）Ｖ／６μＡ＝１００ＫΩとなる。従って、第１の抵抗器Ｒ１及び第２の抵抗器Ｒ２の各抵抗値ｒ１、ｒ２と、ＰＮ接合素子Ｄ５の並列接続数ｎとは、式（７）の右辺第２項が２７℃における第２のＰＮ接合素子Ｄ２のアノード−カソード間電圧ＶＰＮ２の負の温度係数約−２ｍＶ／℃を相殺するように設定する必要がある。通常、ＰＮ接合素子Ｄ５の並列接続数ｎは１０程度を選択することが多い。ここではｎ＝１０個に設定する。また、第３の抵抗器Ｒ３の抵抗値ｒ３と第２の抵抗器Ｒ２の抵抗値ｒ２とを共に１００ＫΩに設定して、第１の抵抗器Ｒ１の抵抗値ｒ１を１０ＫΩに設定すると、式（７）の右辺第２項は、ｒ２／ｒ１・ｋ／ｑ・ＬＮ（ｎ・ｒ２／ｒ３）・Ｔ＝１００ＫΩ／１０ＫΩ・ＬＮ（１０・１００ＫΩ／１００ＫΩ）・２６ｍＶ≒０．６Ｖとなり、温度係数は約０．６Ｖ／３００Ｋ＝２ｍＶ／℃となって、第２のＰＮ接合素子Ｄ２の負の温度係数を相殺できる。
【００２５】
また、このとき、式（５）により、ＰＮ接合電流Ｉ１＝ｒ３／ｒ２・Ｉ２＝１００ＫΩ／１００ＫΩ・６μＡ＝６μＡである。第１の電圧Ｖ１及び第２の電圧Ｖ２は、差動増幅回路１０３により互いに等しくなるように制御されるため、第１の電圧Ｖ１＝第２の電圧Ｖ２＝０．６５Ｖとなる。従って、第１のＰＮ接合素子Ｄ１のアノード−カソード間電圧ＶＰＮ１は、Ｖ１−Ｉ１・ｒ１＝０．６５Ｖ−６μＡ・１０ＫΩ＝０．５９Ｖとなる。このときの第１のＰＮ接合素子Ｄ１を構成する、第２のＰＮ接合素子Ｄ２と同一の構成を持つＰＮ接合素子Ｄ５のＰＮ接合電流は、図１０に示した第２の動作点ＯＰ２が取る０．６μＡとなっており、ＰＮ接合素子Ｄ５の並列接続数ｎである１０を乗ずると６μＡとなるため、ＰＮ接合電流Ｉ１は６μＡとなって、温度係数補正回路全体について整合している。
【００２６】
以上まとめると、図７に示した従来の基準電圧発生回路において、第２のＰＮ接合素子Ｄ２の動作点を図１０に示した第１の動作点ＯＰ１（順方向電圧ＶＰＮ＝０．６５Ｖ、順方向電流＝６μＡ）とした場合には、第１の抵抗器Ｒ１の抵抗値ｒ１＝１０ＫΩ、第２の抵抗器Ｒ２の抵抗値ｒ２＝１００ＫΩ、第３の抵抗器Ｒ３の抵抗値ｒ３＝１００ＫΩ、第１のＰＮ接合素子Ｄ１を構成するＰＮ接合素子Ｄ５の並列接続数ｎ＝１０個に設定することができる。
【特許文献１】特開２００３−７８３７号公報
【非特許文献１】Ｐｈｉｌｌｉｐ Ｅ.Ａｌｌｅｎ，ＣＭＯＳ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，Ｏｘｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓ，Ｉｎｃ．，ｐ．１５３−ｐ．１５９，２００２
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、前記従来の基準電圧発生回路は、主として回路面積の縮小を目的として、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の各抵抗値を減少する場合には、図８及び図９に示したＰＮ接合素子におけるウェル２０３の抵抗成分が出力電圧Ｖｏの一定電圧特性に影響して出力電圧Ｖｏを上昇させ、正の温度依存傾向を増大させるという問題を有している。
【００２８】
具体的には、前記従来の基準電圧発生回路において、回路面積を縮小するには、基準電圧発生回路の主たる構成要素である各抵抗器及び各ＰＮ接合素子の面積を縮小することになる。抵抗器の面積を縮小するには、製造プロセスに依る抵抗値のばらつきの観点から抵抗器の幅を削減するよりもその長さを削減することになるため、抵抗器の抵抗値が低くなる。基準電圧発生回路の出力電圧Ｖｏは約１．２５Ｖとほぼ一定であるため、抵抗器の抵抗値を減少していくと、回路に流れる電流はそれに比例して増大していくので、ＰＮ接合素子の面積を増やさない限りは、その電流密度が増大していく。ここで、ＰＮ接合素子の電流密度が増大すると、ＰＮ接合素子に寄生する抵抗成分（例えば図８及び図９に示したＰＮ接合素子においては、ウェル２０３の抵抗成分）の出力電圧Ｖｏに対する影響が無視できなくなる。すなわち、図１０に示したＰＮ接合素子の順方向特性が、図７に示した第２のＰＮ接合素子Ｄ２であるとして、回路面積の縮小を目的として第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の各抵抗値を約１０分の１に減少しようとした場合は、回路の電流を１０倍程度にまで大きくする必要がある（図１０に示したＰＮ接合素子の順方向特性における第３の動作点ＯＰ３（順方向電圧ＶＰＮ＝０．７１Ｖ、順方向電流＝６０μＡ）を参照。）。このとき、第２のＰＮ接合素子Ｄ２の電流密度も１０倍大きくなる。実際には、第２のＰＮ接合素子Ｄ２の電流密度が大きくなると、図９に示したＰＮ接合素子のウェル２０３の抵抗成分が顕在化し、第１の抵抗器Ｒ１の抵抗値ｒ１に対するウェル２０３の抵抗成分の相対的な比率が高くなると、設計通りの順方向電流を得られなくなる。
【課題を解決するための手段】
【００２９】
以下に、ウェル２０３の抵抗成分の抵抗値をｒｗとして、その影響を考慮に入れて、図７に示した従来の基準電圧発生回路における出力電圧Ｖｏと回路定数との関係を表わす式（７）を計算し直してみる。但し、第１のＰＮ接合素子Ｄ１は、第２のＰＮ接合素子Ｄ２と同一のＰＮ接合素子Ｄ５をｎ個分並列に接続しており、ｎは１０程度であるため、第１のＰＮ接合素子Ｄ１のウェル２０３の抵抗成分は、第２のＰＮ接合素子Ｄ２と比べて１０分の１程度と小さい。このため、以下の計算では明示的に示さないこととする（第１のＰＮ接合素子Ｄ１は、第１の抵抗器Ｒ１と直列に接続されているため、第１の抵抗器Ｒ１に含まれると考えてもよい。）。出力電圧Ｖｏに関して新たに以下の式（８）の関係が成り立つ。
【００３０】
Ｖｏ＝Ｖ１＋Ｉ１・（ｒ１＋ｒ２）＝Ｖ２＋Ｉ２・（ｒ３＋ｒｗ）  ……（８）
式（８）と、前述の式（３）、式（４）及び式（５）とにより、出力電圧Ｖｏは以下の式（９）のように表わされる。
【００３１】
Ｖｏ＝Ｖ２＋ｒ２・（１＋ｒｗ／ｒ３）／｛ｒ１・（１−ｒ２・ｒｗ／ｒ１／ｒ３）｝・ｋ／ｑ・ＬＮ（ｎ・ｒ２／ｒ３）・Ｔ  ……（９）
ここで、式（７）と式（９）との右辺第２項に関して、式（７）に対する式（９）の比を取ると、以下の式（１０）のように表わされる。
【００３２】
（１＋ｒｗ／ｒ３）／（１−ｒ２・ｒｗ／ｒ１／ｒ３）  ……（１０）
また、この設定例では、ｒ２＝ｒ３であり、ｒ３＝１０・ｒ１を＞＞ｒｗ考慮すると、式（１０）は以下の式（１１）のように表わされる。
【００３３】
１／（１−ｒｗ／ｒ１）  ……（１１）
以上のように、この設定例においては、図９に示したＰＮ接合素子のウェル２０３の抵抗成分によって、出力電圧Ｖｏを式（７）の右辺第２項に関して、約１／（１−ｒｗ／ｒ１）倍上昇させてしまい、基準電圧発生回路における一定電圧特性を劣化させてしまう。
【００３４】
さらに、回路の動作温度が２７℃から変動すると、式（７）の右辺第２項が絶対温度Ｔに比例するため、２７℃との温度差に比例して出力電圧Ｖｏの上昇度合いが決まる。例えば、動作温度が１２５℃の場合には、２７℃との温度差が９８℃であるため、９８／（３００Ｋ）×１００＝３３％だけ２７℃と比べて上昇度合いが増加する。また、動作温度が−４０℃の場合には、２７℃との温度差が−６７℃であるため、−６７／（３００Ｋ）×１００＝−２２％だけ２７℃と比べて上昇度合いが減少することになる。すなわち、出力電圧Ｖｏの正の温度依存傾向が増大することになる。
【００３５】
以上述べたように、前記従来の基準電圧発生回路は、主として回路面積の縮小を目的として、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の抵抗値を減少させていくと、図８及び図９に示したＰＮ接合素子のウェル２０３の抵抗成分が、出力電圧Ｖｏの一定電圧特性に影響して出力電圧Ｖｏを上昇させるため、正の温度依存傾向を増大させる。
【００３６】
その影響の度合いは、式（１１）に示したように、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３の各抵抗値とウェル２０３の抵抗成分との相対的な比率にのみ影響される。しかし、ある特定の比率（通常、それぞれの抵抗器の仕上がり時の基準値）においてこの影響を相殺するように回路定数を最適化した場合であっても、実際には各抵抗器Ｒ１〜Ｒ３における仕上がり時の相対的な抵抗値は変動してしまう。このため、出力電圧Ｖｏの一定電圧特性が劣化してしまう。例えば、先の設定例の第１の抵抗器Ｒ１の抵抗値ｒ１＝１ＫΩに対してウェル２０３の抵抗成分の抵抗値をｒｗ＝１００Ωとして回路が最適化されているとした場合に、ポリシリコンからなる第１の抵抗種及び拡散層からなる第２の抵抗種の変動幅を共に±２０％とすると、第１の抵抗種及び第２の抵抗種の変動がそれぞれ−２０％、＋２０％のときに、式（７）の右辺第２項は最も上昇して約＋５．９％だけ変動し、第１の抵抗種及び第２の抵抗種の変動が＋２０％、−２０％のときには最も減少して約−３．６％だけ変動してしまう。抵抗値の製造プロセスに起因して生じるこれらの仕上りずれに対する出力電圧の変動を抑制して、高精度な出力電圧を得るには、従来はウェハ検査工程において抵抗値のトリミングを余儀なくされている。
【００３７】
本発明は、前記従来の問題を解決し、基準電圧発生回路における出力電圧一定の電圧特性を高精度に得られるようにすることを目的とする。
【００３８】
前記の目的を達成するため、本発明は、基準電圧発生回路を、第１の抵抗器等の抵抗値とウェル等からなるＰＮ接合素子の抵抗成分との相対的な仕上りをモニタし、その抵抗値の比率に応じて基準電圧発生回路の回路定数を動的に変更可能な構成とする。
【００３９】
具体的に、本発明に係る第１の基準電圧発生回路は、直列接続された第１の抵抗器及び第２の抵抗器と、第１の抵抗器と順方向接続された第１のＰＮ接合素子とを含む温度係数補正回路と、一端が出力端子及び第２の抵抗器と接続された第３の抵抗器と、該第３の抵抗器と順方向接続され且つ基板の第１拡散層に形成された第２のＰＮ接合素子とを含む基準電圧回路と、第１の抵抗器及び第２の抵抗器の接続部における第１の電圧と、第３の抵抗器及び第２のＰＮ接合素子の接続部における第２の電圧との差電圧を増幅して、出力端子の出力電圧を制御する差動増幅回路と、定電流源と接続され且つ組成が第１の抵抗器と同一の第４の抵抗器と、定電流源と接続され且つ基板に形成された第２拡散層からなる第５の抵抗器とを含む第１の参照電圧回路と、第１の参照電圧回路における第４の抵抗器により生じる電圧と第５の抵抗器により生じる電圧との差電圧を比較する第１の比較回路と、第１のＰＮ接合素子に第１のスイッチ回路を介して並列に接続された第３のＰＮ接合素子とを備え、第１のスイッチ回路は、第１の比較回路の比較結果に基づいて開閉されることを特徴とする。
【００４０】
第１の基準電圧発生回路によると、例えば、組成が第１の抵抗器と同一である第４の抵抗器の抵抗値に対する基板に形成された第２拡散層からなる第５の抵抗器の抵抗値が所定の割合よりも高くなった場合には、第１のスイッチ回路が導通状態から非導通状態に遷移して、第１のＰＮ接合素子に並列接続される第３のＰＮ接合素子を切り離し、出力電圧の上昇と正の温度依存傾向の増大を抑止することができる。これに対し、第４の抵抗器の抵抗値に対する第５の抵抗器の抵抗値が所定の割合よりも低くなった場合には、第１のスイッチ回路が非導通状態から導通状態に遷移して、第１のＰＮ接合素子に並列接続される第３のＰＮ接合素子を接続し、出力電圧の低下と負の温度依存傾向の増大を抑止することができる。
【００４１】
第１の基準電圧発生回路において、第１の参照電圧回路は、第４の抵抗器の抵抗値に対する第５の抵抗器の抵抗値の比の値が所定値よりも高いか又は所定値よりも低い場合に極性が反転する、第４の抵抗器と第５の抵抗器との協働により発生する差電圧を第１の参照電圧として出力することが好ましい。
【００４２】
第１の基準電圧発生回路において、定電流源と接続され且つ組成が第１の抵抗器と同一の第６の抵抗器と、定電流源と接続され且つ基板に形成された第３拡散層からなる第７の抵抗器とを含む第２の参照電圧回路と、第２の参照電圧回路における第６の抵抗器により生じる電圧と第７の抵抗器により生じる電圧との差電圧を比較する第２の比較回路と、第１のＰＮ接合素子に第２のスイッチ回路を介して並列に接続された第４のＰＮ接合素子とをさらに備え、第２のスイッチ回路は、第２の比較回路の比較結果に基づいて開閉されることが好ましい。
【００４３】
この場合に、第１の参照電圧回路は、第４の抵抗器の抵抗値に対する第５の抵抗器の抵抗値の比の値が所定値よりも高い場合に極性が反転する、第４の抵抗器と第５の抵抗器との協働により発生する差電圧を第１の参照電圧として出力し、第２の参照電圧回路は、第６の抵抗器の抵抗値に対する第７の抵抗器の抵抗値の比値が所定値よりも低い場合に極性が反転する、第６の抵抗器と第７の抵抗器との協働により発生する差電圧を第２の参照電圧として出力することが好ましい。
【００４４】
第１の基準電圧発生回路において、第１のＰＮ接合素子は、第２のＰＮ接合素子と同一構成のＰＮ接合素子が複数で且つ並列に接続されてなることが好ましい。
【００４５】
本発明に係る第２の基準電圧発生回路は、直列接続された第１の抵抗器、第２の抵抗器及び第３の抵抗器と、第１の抵抗器と順方向接続された第１のＰＮ接合素子とを含む温度係数補正回路と、一端が出力端子及び第３の抵抗器と接続された第４の抵抗器と、該第４の抵抗器と順方向接続され且つ基板の第１拡散層に形成された第２のＰＮ接合素子とを含む基準電圧回路と、第２の抵抗器及び第３の抵抗器の接続部における第１の電圧と、第４の抵抗器及び第２のＰＮ接合素子の接続部における第２の電圧との差電圧を増幅して、出力端子の出力電圧を制御する差動増幅回路と、定電流源と接続され且つ組成が第２の抵抗器と同一の第５の抵抗器と、定電流源と接続され且つ基板に形成された第２拡散層からなる第６の抵抗器とを含む第１の参照電圧回路と、第１の参照電圧回路における第５の抵抗器により生じる電圧と第６の抵抗器により生じる電圧との差電圧を比較する第１の比較回路と、第１の抵抗器に並列に接続され、第１の比較回路の比較結果に基づいて開閉される第１のスイッチ回路とを備えていることを特徴とする。
【００４６】
第２の基準電圧発生回路によると、例えば、組成が第２の抵抗器と同一である第５の抵抗器の抵抗値に対する基板に形成された第２拡散層からなる第５の抵抗器の抵抗値が所定の割合よりも高くなった場合には、第１のスイッチ回路が導通状態から非導通状態に遷移して、第２の抵抗器に直列接続される第１の抵抗器を有効とするため、出力電圧の上昇と正の温度依存傾向の増大を抑止することができる。これに対し、第２の抵抗器の抵抗値に対する第５の抵抗器の抵抗値が所定の割合よりも低くなった場合には、第１のスイッチ回路が非導通状態から導通状態に遷移して、第２の抵抗器に直列接続され第１抵抗器を短絡するため、出力電圧の低下と負の温度依存傾向の増大を抑止することができる。
【００４７】
第２の基準電圧発生回路において、定電流源と接続され且つ組成が第２の抵抗器と同一の第７の抵抗器と、定電流源と接続され且つ基板に形成された第３拡散層からなる第８の抵抗器とを含む第２の参照電圧回路と、第２の参照電圧回路における第７の抵抗器により生じる電圧と第８の抵抗器により生じる電圧との差電圧を比較する第２の比較回路と、温度係数補正回路における第１の抵抗器と第２の抵抗器との間に直列に接続された第９の抵抗器と、第９の抵抗器に並列に接続され、第２の比較回路の結果に基づいて開閉される第２のスイッチ回路とをさらに備えていることが好ましい。
【００４８】
本発明に係る第３の基準電圧発生回路は、直列接続された第１の抵抗器及び第２の抵抗器と、第１の抵抗器と順方向接続された第１のＰＮ接合素子とを含む温度係数補正回路と、一端が出力端子及び第２の抵抗器と接続された第３の抵抗器と該第３の抵抗器と直列接続された第４の抵抗器と、該第４の抵抗器と順方向接続され且つ基板の第１拡散層に形成された第２のＰＮ接合素子とを含む第１の基準電圧回路と、一端が出力端子と接続された第５の抵抗器と、該第５の抵抗器と直列接続された第６の抵抗器と、該第６の抵抗器と順方向接続され且つ基板に形成された第２拡散層に形成された第３のＰＮ接合素子とを含む第２の基準電圧回路と、第１の抵抗器及び第２の抵抗器の接続部における第１の電圧と、第１の基準電圧回路における第３の抵抗器及び第４抵抗器の接続部又は第２の基準電圧回路における第５の抵抗器及び第６抵抗器の接続部の第２の電圧との差電圧を増幅して、出力端子の出力電圧を制御する差動増幅回路と、定電流源と接続され且つ組成が第１の抵抗器と同一の第７の抵抗器と、定電流源と接続され且つ基板に形成された第３拡散層からなる第８の抵抗器とを含む第１の参照電圧回路と、第１の参照電圧回路における第７の抵抗器により生じる電圧と第８の抵抗器により生じる電圧との差電圧を比較する第１の比較回路と、第１の比較回路の比較結果に基づいて論理演算を行なうことにより、第１の基準電圧回路又は第２の基準電圧回路のいずれか一方を選択する論理回路とを備えていることを特徴とする。
【００４９】
第３の基準電圧発生回路によると、例えば、組成が第１の抵抗器と同一である第７の抵抗器の抵抗値に対する基板に形成された第３拡散層からなる第８の抵抗器の抵抗値が所定の割合よりも高くなった場合には、第１の比較回路の出力電圧が反転する。このため、論理回路からの出力信号により、第７の抵抗器の仕上がり時の抵抗値と第８の抵抗器の仕上がり時の抵抗値の比の変動に応じて、第１の基準電圧回路及び第２の基準電圧回路のうちのいずれか一方が選択されるので、出力電圧の上昇と正の温度依存傾向の増大又は出力電圧の低下と負の温度依存傾向の増大を抑止することができる。
【００５０】
第３の基準電圧発生回路において、出力端子と接続された第９の抵抗器と、該第９の抵抗器と直列接続された第１０の抵抗器と、該第１０の抵抗器と順方向接続され且つ基板の第４拡散層に形成された第４のＰＮ接合素子とを含む第３の基準電圧回路と、定電流源と接続され且つ組成が第１の抵抗器と同一の第１１の抵抗器と、定電流源と接続され且つ基板に形成された第５拡散層からなる第１２の抵抗器とを含む第２の参照電圧回路と、第２の参照電圧回路における第１１の抵抗器により生じる電圧と第１２の抵抗器により生じる電圧との差電圧を比較する第２の比較回路とをさらに備え、論理回路は、第１の比較回路及び第２の比較回路の比較結果に基づいて論理演算を行なうことにより、第１の基準電圧回路、第２の基準電圧回路及び第３の基準電圧回路のいずれか１つを選択することが好ましい。
【発明の効果】
【００５１】
本発明に係る基準電圧発生回路によると、温度係数補正回路を構成する抵抗器の抵抗値に対する基準電圧回路を構成するＰＮ接合素子に直列に寄生する抵抗成分が変動して、基準電圧発生回路における出力電圧一定の電圧特性が所定範囲を超えてしまう場合であっても、温度係数補正回路を構成する抵抗器と同一組成の抵抗器とＰＮ接合素子を構成する拡散層の寄生抵抗成分と同一の抵抗種の抵抗値の相対的な仕上りをモニタし、その比率に応じて基準電圧発生回路の回路定数を動的に変更することができるため、出力電圧一定の電圧特性を高精度に維持することができる。
【発明を実施するための最良の形態】
【００５２】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００５３】
図１は本発明の第１の実施形態に係る基準電圧発生回路の回路構成を示している。図１に示すように、第１の実施形態に係る基準電圧発生回路は、温度係数補正回路１と、基準電圧回路２と、差動増幅回路３と、第１の参照電圧回路４と、第２の参照電圧回路５と、第１の比較回路６と、第２の比較回路７と、第１の参照電圧回路４及び第２の参照電圧回路５の定電流源を生成するバイアス部８と、カソードが接地電圧ＶＳＳと接続され、アノードが第１のスイッチ回路ＳＷ１を介して第１の抵抗器Ｒ１と第１のＰＮ接合素子Ｄ１との共通接続点と接続された第３のＰＮ接合素子Ｄ３と、カソードが接地電圧ＶＳＳと接続され、アノードが第２のスイッチ回路ＳＷ２を介して第１の抵抗器Ｒ１と第１のＰＮ接合素子Ｄ１との共通接続点と接続された第４のＰＮ接合素子Ｄ４とから構成される。
【００５４】
温度係数補正回路１は、カソードが接地電圧ＶＳＳと接続された第１のＰＮ接合素子Ｄ１と、一端が第１のＰＮ接合素子Ｄ１のアノードと接続された第１の抵抗器Ｒ１と、一端が第１の抵抗器Ｒ１の他端と接続され、他端が出力端子ＢＧＲＯＵＴと接続された第２の抵抗器Ｒ２とからなり、第１の抵抗器Ｒ１及び第２の抵抗器Ｒ２の共通接続点の電圧を第１の電圧Ｖ１として差動増幅器３に出力する。
【００５５】
基準電圧回路２は、カソードが接地電圧と接続された第２のＰＮ接合素子Ｄ２と、一端が第２のＰＮ接合素子Ｄ２のアノードと接続され、他端が出力端子ＢＧＲＯＵＴと接続された第３の抵抗器Ｒ３とからなり、第２のＰＮ接合素子Ｄ２及び第３の抵抗器Ｒ３の共通接続点の電圧を第２の電圧Ｖ２として差動増幅器３に出力する。
【００５６】
差動増幅回路３は、反転入力端子に温度係数補正回路１からの第１の電圧Ｖ１が入力され、非反転入力端子に基準電圧回路２の第２の電圧Ｖ２が入力され、第１の電圧Ｖ１と第２の電圧Ｖ２との差電圧を増幅して出力することにより、出力端子ＢＧＲＯＵＴから出力される出力電圧Ｖｏを制御する。
【００５７】
第１の参照電圧回路４は、温度係数補正回路１の第１の抵抗器Ｒ１及び第２の抵抗器Ｒ２並びに基準電圧回路２の第３の抵抗器Ｒと同一の第１の抵抗種（例えば、ポリシリコンを組成とする。）からなる第４の抵抗器Ｒ４と、第１のＰＮ接合素子Ｄ１及び第２のＰＮ接合素子Ｄ２に直列に寄生する抵抗成分と同一の第２の抵抗種（例えば、ＰＮ接合素子を半導体層又は半導体基板に形成されたウェルにより構成する場合には、半導体層又はウェルの抵抗成分）からなる第５の抵抗器Ｒ５とにより一対をなし、各抵抗器Ｒ４、Ｒ５は、互いに一端が接地電圧ＶＳＳと共通接続され、他端に所定のバイアス電流ＩＢ１を印加され、第４の抵抗器Ｒ４の両端電圧である第１の参照電圧ＶＲ４と第５の抵抗器Ｒ５の両端電圧である第２の参照電圧ＶＲ５とを出力する。
【００５８】
図２（ａ）及び図２（ｂ）に第１の実施形態に係る第２のＰＮ接合素子Ｄ２であって、標準ＣＭＯＳプロセスにより形成される拡散層とウェルとの境界部分からなるＰＮ接合素子の構成例を示す。図２（ａ）は平面構成を示し、図２（ｂ）は図２（ａ）のIIｂ−IIｂ線における断面構成を示している。
【００５９】
図２（ａ）及び図２（ｂ）に示すように、第２のＰＮ接合素子Ｄ２は、Ｐ型又はＮ型の半導体基板若しくはウェルにより構成される半導体層５１と、該半導体層５１の上部に構成される第１の分離層５２と、該第１の分離層５２と半導体層５１とにより囲まれた領域に形成され、半導体層５１とは反対の極性を持つウェル５３と、該ウェル５３の上で且つ第１の分離層５２の内周部に沿って形成され、ウェル５３と同一の極性を持つ第１の拡散層５４と、ウェル５３の上に第１の拡散層５４の内周部に沿って形成された第２の分離層５５と、ウェル５３と第２の分離層５５とに囲まれた領域に形成され、ウェル５３とは反対の極性を持つ第２の拡散層５６とにより構成され、ウェル５３と第２の拡散層５６との境界部分に第２のＰＮ接合素子Ｄ２が形成される。
【００６０】
図２（ａ）及び図２（ｂ）に示した第２のＰＮ接合素子Ｄ２は、ウェル５３がＰ型の場合には、第２の拡散層５６はＮ型であり、ウェル５３から第２の拡散層５６に向かう方向が順方向となる。逆に、ウェル５３がＮ型の場合には、第２の拡散層５６はＰ型であり、第２の拡散層５６からウェル５３に向かう方向が順方向となる。
【００６１】
第２の参照電圧回路５は、第１の抵抗種からなる第６の抵抗器Ｒ６と、第２の抵抗種からなる第７の抵抗器Ｒ７とにより一対をなし、各抵抗器Ｒ６、Ｒ７は、互いに一端が接地電圧ＶＳＳと共通接続され、他端に所定のバイアス電流ＩＢ２を印加され、第６の抵抗器Ｒ６の両端電圧である第３の参照電圧ＶＲ６と第７の抵抗器Ｒ７の両端電圧である第４の参照電圧ＶＲ７とを出力する。
【００６２】
第１の比較回路６は、反転入力端子に第１の参照電圧ＶＲ４が入力され、非反転入力端子に第２の参照電圧ＶＲ５が入力され、両電圧の大小比較を行ない、大小関係に対応した所定の相補関係にある２ビットの論理信号Ｃ１、Ｃ１Ｂをそれぞれ非反転出力端子と反転出力端子とから出力する。
【００６３】
第２の比較回路７は、反転入力端子に第３の参照電圧ＶＲ６が入力され、非反転入力端子に第４の参照電圧ＶＲ７が入力され、両電圧の大小比較を行ない、大小関係に対応した所定の相補関係にある２ビットの論理信号Ｃ２、Ｃ２Ｂをそれぞれ非反転出力端子と反転出力端子とから出力する。
【００６４】
第１のスイッチ回路ＳＷ１は、第１の比較回路６から出力される論理信号Ｃ１Ｂに基づいて導通又は非導通状態が制御され、第２のスイッチ回路ＳＷ２は、第２の比較回路７から出力される論理信号Ｃ２Ｂに基づいて導通又は非導通状態が制御される。
【００６５】
バイアス電流ＩＢ１、ＩＢ２を出力するバイアス部８は、ソースが接地電圧ＶＳＳと接続され、ゲート及びドレインがダイオード接続されたＮＭＯＳトランジスタ９と、ソースが電源電圧ＶＤＤと接続され、ゲート及びドレインがダイオード接続され、ＮＭＯＳトランジスタ９との協働によりバイアス電圧ＶＢ１を出力する第１のＰＭＯＳトランジスタ１０と、ソースが電源電圧ＶＤＤと接続され、ゲートがバイアス電圧ＶＢ１と接続され、バイアス電流ＩＢ１を出力する定電流源としての第１のＰＭＯＳペアトランジスタ１１、１２と、ソースが電源電圧ＶＤＤと接続され、ゲートがバイアス電圧ＶＢ１と接続され、バイアス電流ＩＢ２を出力する定電流源としての第２のＰＭＯＳペアトランジスタ１３、１４とから構成されている。
【００６６】
なお、第１のＰＮ接合素子Ｄ１は、第２のＰＮ接合素子Ｄ２と同一の構成を持つＰＮ接合素子Ｄ５がｎ個、例えば９個の並列接続されて構成されている。
【００６７】
また、第１の比較回路６及び第２の比較回路７には公知の回路を用いることができる。例えば、各比較回路６、７には、ＰＭＯＳ差動入力型又はＮＭＯＳ差動入力型で構成した回路、さらには、ヒステリシス特性を有する比較回路を用いることができる。
【００６８】
図３に第１のスイッチ回路ＳＷ１及び第２のスイッチ回路の回路構成の一例を示す。図３に示すように、ソース及びドレインの一方が端子Ｔ８と接続され、ソース及びドレインの他方が端子Ｔ９と接続され、ゲートが制御端子Ｔ１０と接続されたＮＭＯＳトランジスタ３５と、ソース及びドレインの一方が端子Ｔ８と接続され、ソース及びドレインの他方が端子Ｔ９と接続され、ゲートがインバータ３６を介して制御端子Ｔ１０と接続され、ＮＭＯＳトランジスタ３５とＣＭＯＳトランスファゲートを構成するＰＭＯＳトランジスタ３７とから構成されている。
【００６９】
以下、前記のように構成された第１の実施形態に係る基準電圧発生回路の動作について図面を参照しながら説明する。
【００７０】
第１の実施形態においては、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３を構成する第１の抵抗種と、第１のＰＮ接合素子Ｄ１及び第２のＰＮ接合素子Ｄ２に直列に寄生する抵抗成分と同一構成の第２の抵抗種の抵抗値の相対的な仕上がり値によって、温度係数補正回路１における第１のＰＮ接合素子Ｄ１を構成する第５のＰＮ接合素子Ｄ５の並列接続数ｎを動的に変更することにより、基準電圧発生回路における出力電圧Ｖｏの変動を抑止する。
【００７１】
第１の実施形態に係る温度係数補正回路１と基準電圧回路２とは、図７に示した従来の基準電圧発生回路を構成する温度係数補正回路１０１及び基準電圧回路１０２と同一の構成で且つその回路定数も同一であるとすると、各ＰＮ接合素子Ｄ１、Ｄ２の飽和電流をそれぞれＩｓ１、Ｉｓ２、ＰＮ接合電流をＩ１、Ｉ２、アノード−カソード間電圧をＶＰＮ１、ＶＰＮ２及び各抵抗器Ｒ１〜Ｒ３の抵抗値をそれぞれｒ１、ｒ２、ｒ３とすると、出力電圧Ｖｏについては、前述した式（７）の関係が成り立つ。
【００７２】
前述したように、第１の参照電圧回路４を構成する第４の抵抗器Ｒ４は、第１〜第３の抵抗器Ｒ１〜３と同一の第１の抵抗種で構成され、第５の抵抗器Ｒ５は第１及び第２のＰＮ接合素子Ｄ１、Ｄ２に直列に寄生する抵抗成分と同一の第２の抵抗種で構成されている。従って、第４の抵抗器Ｒ４の抵抗値をｒ４とし、第５の抵抗器Ｒ５の抵抗値をｒ５とすると、各抵抗器Ｒ４、Ｒ５には同一のバイアス電流ＩＢ１が印加されることから、第１の参照電圧ＶＲ４はＶＲ４＝ｒ４・ＩＢ１となり、第２の参照電圧ＶＲ５はＶＲ５＝ｒ５・ＩＢ１となる。
【００７３】
ここで、抵抗値ｒ４と抵抗値ｒ５とは、それぞれの抵抗種の抵抗値の仕上がり基準値に対してｒ４は所定の割合だけ高抵抗（この割合をｄｒ４（高抵抗であるため正値）とすると、ｒ４＝ｒ０・（１＋ｄｒ４）、但し、ｒ０はある所定の抵抗値とする。）に設定され、ｒ５は所定の割合だけ低抵抗（この割合をｄｒ５（低抵抗であるため負値）とすると、ｒ５＝ｒ０・（１＋ｄｒ５））に設定されている。従って、実際の第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり値の相対的な比率が、（１＋ｄｒ５）／（１＋ｄｒ４）−１＜０を満たす間は、各参照電圧の大小関係はＶＲ４＞ＶＲ５であるが、（１＋ｄｒ５）／（１＋ｄｒ４）−１＞０になると各参照電圧の大小関係はＶＲ４＜ＶＲ５となって、大小関係が反転する。
【００７４】
第１の参照電圧ＶＲ４と第２の参照電圧ＶＲ５との大小比較を行なう第１の比較回路６が出力する論理信号Ｃ１Ｂは、ＶＲ４＞ＶＲ５のときは論理レベルの“１”であり、逆に、ＶＲ４＜ＶＲ５のときは論理レベルの“０”である。第１のスイッチ回路ＳＷ１は、図３に示すＣＭＯＳトランスファゲートで構成されており、論理信号Ｃ１Ｂが“１”のときは導通状態となって、第３のＰＮ接合素子Ｄ３が第１のＰＮ接合素子Ｄ１に並列に追加される。また、第１のスイッチ回路ＳＷ１は、論理信号Ｃ１Ｂが“０”のとき非導通状態となって、第１のＰＮ接合素子Ｄ１と並列に接続されていた第３のＰＮ接合素子Ｄ３が電気的に切断される。
【００７５】
第１の参照電圧回路４と同様に、第２の参照電圧回路５を構成する第６の抵抗器Ｒ６は、各抵抗器Ｒ１〜３と同一の第１の抵抗種で構成され、第７の抵抗器Ｒ７は第１及び第２のＰＮ接合素子Ｄ１、Ｄ２に直列に寄生する抵抗成分と同一の第２の抵抗種で構成されている。第６の抵抗器Ｒ６の抵抗値をｒ６とし、第７の抵抗器Ｒ７の抵抗値をｒ７とすると、両抵抗には同一のバイアス電流ＩＢ２が印加されているため、第３の参照電圧ＶＲ６はＶＲ６＝ｒ６・ＩＢ２となり、第４の参照電圧ＶＲ７はＶＲ７＝ｒ７・ＩＢ２となる。
【００７６】
ここで、抵抗値ｒ６と抵抗値ｒ７とは、それぞれの抵抗種の仕上がりの基準値に対してｒ６は所定の割合だけ低抵抗（この割合をｄｒ６（＜０）とすると、ｒ６＝ｒ０・（１＋ｄｒ６））に設定され、ｒ７は所定の割合だけ高抵抗（この割合をｄｒ７（＞０）とすると、ｒ７＝ｒ０・（１＋ｄｒ７））に設定されている。
【００７７】
従って、実際の第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり値の相対的な比率が、（１＋ｄｒ７）／（１＋ｄｒ６）−１＞０を満たす間は、各参照電圧の大小関係はＶＲ６＜ＶＲ７であるが、（１＋ｄｒ７）／（１＋ｄｒ６）−１＜０になると各参照電圧の大小関係はＶＲ６＞ＶＲ７となって、大小関係が反転する。
【００７８】
第３の参照電圧ＶＲ６と第４の参照電圧ＶＲ７との大小比較を行なう第２の比較回路７が出力する論理信号Ｃ２Ｂは、ＶＲ６＜ＶＲ７のときは論理レベルの“０”であり、ＶＲ６＞ＶＲ７のときは論理レベルの“１”である。第２のスイッチ回路ＳＷ２は、図３に示すＣＭＯＳトランスファゲートで構成されており、論理信号Ｃ２Ｂの論理信号が“０”のときは非導通状態となって、第１のＰＮ接合素子Ｄ１に並列に接続されていた第４のＰＮ接合素子Ｄ４が電気的に切断される。また、第２のスイッチ回路ＳＷ２は、論理信号Ｃ２Ｂが“１”のとき導通状態となって、第１のＰＮ接合素子Ｄ１に第４のＰＮ接合素子Ｄ４が並列に追加される。
【００７９】
以上まとめると、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上がり値が所定の比率よりも高くなると、第１のＰＮ接合素子Ｄ１と並列に接続されていた第３のＰＮ接合素子Ｄ３が切断される。これに対し、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上がり値が所定の比率よりも低くなると、第４のＰＮ接合素子Ｄ４が第１のＰＮ接合素子Ｄ１に並列に接続される。すなわち、各ＰＮ接合素子Ｄ３、Ｄ４が第２のＰＮ接合素子Ｄ２の構成と同一であるとすると、この一連の動作によって、式（７）におけるＰＮ接合素子Ｄ５の並列接続数ｎが増減されることになる。
【００８０】
例えば、第１の実施形態においては、第１のＰＮ接合素子Ｄ１を構成するＰＮ接合素子Ｄ５の並列接続数ｎが９であるとすると、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上がり値の比率が所定の比率よりも高くなると、第１のＰＮ接合素子Ｄ１から第３のＰＮ接合素子Ｄ３が電気的に切断されてｎ＝１０からｎ＝９となり、逆に、所定の比率よりも低くなると、第１のＰＮ接合素子Ｄ１に第３のＰＮ接合素子Ｄ３及び第４のＰＮ接合素子Ｄ４が追加されてｎ＝１０からｎ＝１１となる。すなわち、並列接続数のｎ＝１０に対して１個の増減となる。この場合、式（７）の右辺第２項は、ｎ＝１０に対してｎ＝９の場合ＬＮ（９）／ＬＮ（１０）−１＝約−４．６％、ｎ＝１１の場合ＬＮ（１１）／ＬＮ（１０）−１＝約＋４．１％だけシフトする。
【００８１】
図７に示した従来の基準電圧発生回路と同様に、第１の抵抗器Ｒ１の抵抗値をｒ１＝１ＫΩ、ウェル５３の抵抗成分の抵抗値をｒｗ＝１００Ωとして回路が最適化されているとした場合に、第１の抵抗種及び第２の抵抗種の変動幅を共に±２０％とすると、第１の抵抗種及び第２の抵抗種の変動がそれぞれ−２０％、＋２０％のときに、式（７）の右辺第２項は最も上昇して約＋５．９％だけ変動し、第１の抵抗種及び第２の抵抗種の変動がそれぞれ＋２０％、−２０％のときに、式（７）の右辺第２項は最も減少して約−３．６％だけ変動してしまう。しかし、ここで第４の抵抗器Ｒ４のｄｒ４を＋１０％、第５の抵抗器Ｒ５のｄｒ５を−１０％に設定し、第６の抵抗器Ｒ６のｄｒ６＝−１０％、第７の抵抗器Ｒ７のｄｒ７を＋１０％に設定すると、第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり値の比率がそれぞれの設定から外れた場合には、第１のＰＮ接合素子Ｄ１における並列接続数ｎが増加又は減少するため、それぞれ式（７）の右辺第２項の上昇を＋２．５％程度、減少を−２．０％程度と約２分の１にまで抑制することができる。
【００８２】
このように、第１の実施形態によると、第１のＰＮ接合素子Ｄ１を構成するＰＮ接合素子Ｄ５と同一構成の第３のＰＮ接合素子Ｄ３及び第４のＰＮ接合素子Ｄ４を第１のＰＮ接合素子Ｄ１に電気的に切断可能に設けておき、さらに、第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり値の比率に応じて、第２の抵抗種に生じる抵抗成分のばらつきを補償することが可能となる。これにより、基準電圧発生回路における出力電圧Ｖｏの変動を高精度且つ広範囲に抑止することができる。
【００８３】
なお、第１の実施形態においては、第１のＰＮ接合素子Ｄ１に並列接続されるＰＮ接合素子の増減段数をそれぞれ１階段としたが、増加及び減少のそれぞれを複数段で構成し、第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり基準をそれぞれ２段階以上に設定することにより、出力電圧Ｖｏの変動をさらに高精度且つ広範囲とすることができる。
【００８４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００８５】
図４は本発明の第２の実施形態に係る基準電圧発生回路の回路構成を示している。図４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００８６】
第１の実施形態においては、第１の抵抗種（例えば、ポリシリコン）に対する第２の抵抗種（例えば、拡散層）の抵抗値の仕上がり値の比率の変動を動的に補償するために、第１のＰＮ接合素子Ｄ１を構成する複数のＰＮ接合素子の並列接続数ｎを変更可能とする構成とした。
【００８７】
これに対し、図４に示すように、第２の実施形態に係る基準電圧発生回路は、温度係数補正回路３９において、複数のＰＮ接合素子の並列接続数ｎを変更可能とする構成に代えて、第１の抵抗器Ｒ１の抵抗値を動的に変更可能な抵抗列３８を設ける構成とする。
【００８８】
具体的には、第１の抵抗器Ｒ１に代わる抵抗列３８は、直列接続された第８の抵抗器Ｒ８、第９の抵抗器Ｒ９及び第１０の抵抗器Ｒ１０からなり、第８の抵抗器Ｒ８における第９の抵抗器Ｒ９と反対側の端子が第１のＰＮ接合素子Ｄ１のアノードと接続され、第１０の抵抗器Ｒ１０における第９の抵抗器Ｒ９と反対側の端子が第２の抵抗器Ｒ２と接続される。従って、第２の抵抗器Ｒ２と抵抗列３８との共通接続点の電圧が第３の電圧Ｖ３として出力される。
【００８９】
抵抗列３８において、第８の抵抗器Ｒ８の両端子には、第１の比較回路６からの論理信号Ｃ１Ｂを受ける第３のスイッチ回路ＳＷ３が設けられ、また、第９の抵抗器Ｒ９の両端子には、第２の比較回路７からの論理信号Ｃ２Ｂを受ける第４のスイッチ回路ＳＷ４が設けられている。ここで、各スイッチ回路ＳＷ３、ＳＷ４の構成は、第１の実施形態で示した図３のスイッチ回路と同一である。
【００９０】
なお、第２の実施形態に係る第１のＰＮ接合素子Ｄ１は、第２のＰＮ接合素子Ｄ２と同一構成を採るｎ個、例えば１０個のＰＮ接合素子Ｄ５が並列接続されて構成されている。
【００９１】
以下、前記のように構成された第２の実施形態に係る基準電圧発生回路の動作について図面を参照しながら説明する。
【００９２】
第２の実施形態においては、抵抗器列３８、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３を構成する第１の抵抗種と、第１のＰＮ接合素子Ｄ１及び第２のＰＮ接合素子Ｄ２に直列に寄生する抵抗成分と同一構成の第２の抵抗種の抵抗値の相対的な仕上がり値によって、図４に示す温度補正係数補正回路３９における抵抗列３８の抵抗値ｒ１を動的に変更することにより、基準電圧発生回路における出力電圧Ｖｏの変動を抑止する。
【００９３】
基準電圧発生回路２、第１の参照電圧回路４、第２の参照電圧回路５、第１の比較回路６及び第２の比較回路７の動作は、第１の実施形態と同一である。
【００９４】
第３のスイッチ回路ＳＷ３は、第１の比較回路６からの論理信号Ｃ１Ｂが“１”のときは導通状態となって、第１０の抵抗器Ｒ１０に対して直列に接続されている第８の抵抗器Ｒ８が短絡される。逆に、論理信号Ｃ１Ｂが“０”のとき第３のスイッチ回路ＳＷ３は非導通状態となって、第１０の抵抗器Ｒ１０に第８の抵抗器Ｒ８が直列に接続される。
【００９５】
第４のスイッチ回路ＳＷ４は、第２の比較回路７からの論理信号Ｃ２Ｂが“０”のときは非導通状態となって、第１０の抵抗器Ｒ１０に第９の抵抗器Ｒ９が直列に接続される。逆に、論理信号Ｃ２Ｂが“１”のときは第４のスイッチ回路ＳＷ３は導通状態となって、第１０の抵抗器Ｒ１０に直列に接続されていた第９の抵抗器Ｒ９が短絡される。
【００９６】
以上まとめると、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上がり値が所定の比率よりも高くなると、第１０の抵抗器Ｒ１０に直列に第８の抵抗器Ｒ８が接続される。これに対し、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上がり値が所定の比率よりも低くなると、第１０の抵抗器Ｒ１０に直列に接続されていた第９の抵抗器Ｒ９が短絡される。すなわち、この一連の動作によって、式（７）における第１の抵抗器Ｒ１の抵抗値ｒ１が増減される。
【００９７】
例えば、これまでの説明と同様に、抵抗列３８の抵抗値ｒ１＝１ＫΩ、ウェル５３の抵抗成分の抵抗値をｒｗ＝１００Ωとして回路が最適化されているとした場合に、第１の抵抗種及び第２の抵抗種の変動幅を共に±２０％とすると、第１の抵抗種及び第２の抵抗種の変動がそれぞれ−２０％、＋２０％のときに式（７）の右辺第２項は最も上昇して約＋５．９％だけ変動し、第１の抵抗種及び第２の抵抗種の変動がそれぞれ＋２０％、−２０％のときには最も減少して約−３．６％だけ変動してしまう。しかし、ここで第４の抵抗器Ｒ４のｄｒ４、第５の抵抗器Ｒ５のｄｒ５、第６の抵抗器Ｒ６のｄｒ６、及び第７の抵抗器Ｒ７のｄｒ７を式（７）の右辺第２項の正負の最大変動幅の３分の１程度に相当する比率に設定（例えば、ｄｒ４＝＋６％、ｄｒ５＝−６％、ｄｒ６＝−７％、ｄｒ７＝＋７％）し、且つ、抵抗列３８を構成する第８の抵抗器Ｒ８の抵抗値ｒ８＝約０．３２ＫΩ、第９の抵抗器Ｒ９の抵抗値ｒ９＝約０．２２ＫΩ、及び第１０の抵抗器Ｒ１０の抵抗値ｒ１０＝約０．７８ＫΩに設定（実際には、第３及び第４のスイッチ回路ＳＷ３、ＳＷ４のオン抵抗を考慮する。）すると、第１の抵抗種に対する第２の抵抗種の仕上り値の比率が各設定値から外れた場合には、抵抗列３８の抵抗値ｒ１が増減されるため、それぞれ式（７）の右辺第２項の上昇を＋１．７％程度、減少を−１．６％程度と、約３分の１にまで抑制することができる。
【００９８】
このように、第２の実施形態によると、温度係数補正回路３９を構成する抵抗列３８の抵抗値ｒ１を動的に変更可能とし、さらに、第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり値の比率に応じて、第１の抵抗種に生じる抵抗値のばらつきを補償することが可能となる。これより、基準電圧発生回路における出力電圧Ｖｏの変動を高精度且つ広範囲に抑止することができる。
【００９９】
なお、第２の実施形態においては、抵抗列３８に直列接続される抵抗器の増減段数をそれぞれ１段としたが、増加及び減少のそれぞれを複数段で構成し、第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり基準をそれぞれ２段階以上に設定することにより、出力電圧Ｖｏの変動をさらに高精度且つ広範囲とすることができる。
【０１００】
また、第２の実施形態においては、温度係数補正回路３９を構成する抵抗列３８における抵抗値ｒ１を動的に変更可能とする構成としたが、第２の抵抗器Ｒ２又は基準電圧回路２を構成する第３の抵抗器Ｒ３の抵抗値を変更可能とする構成としてもよく、また、これらを組み合わせた構成としてもよい。
【０１０１】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【０１０２】
図５は本発明の第３の実施形態に係る基準電圧発生回路の回路構成を示している。図５において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１０３】
第２の実施形態においては、第１の抵抗種（例えば、ポリシリコン）に対する第２の抵抗種（例えば、拡散層）の抵抗値の仕上がり値の比率の変動を動的に補償するために、例えば、温度係数補正回路を構成する第１の抵抗器Ｒ１を抵抗列３８としてその抵抗値を変更可能とする構成とした。
【０１０４】
これに対し、第３の実施形態に係る基準電圧発生回路は、基準電圧回路を構成する第２のＰＮ接合素子に抵抗器を直列に設け、且つ、直列に付加する抵抗器の抵抗値を３通りとすることにより、第２のＰＮ接合素子に寄生する抵抗成分の仕上がり値を動的に変更可能とする構成とする。
【０１０５】
具体的には、図５に示すように、第３の実施形態に係る基準電圧発生回路は、互いに並列接続された第１の基準電圧回路４０、第２の基準電圧回路４１及び第３の基準電圧回路４２と、第１の比較回路６及び第２の比較回路７からの論理信号を受け、受けた論理信号により開閉を制御されて、複数の基準電圧回路のうちのいずれか１つを選択する第５のスイッチ回路ＳＷ５、第６のスイッチ回路ＳＷ６及び第７のスイッチ回路ＳＷ７とを有している。
【０１０６】
第１の基準電圧回路４０は、カソードが接地電圧ＶＳＳと接続された第２のＰＮ接合素子Ｄ２と、一端が第２のＰＮ接合素子Ｄ２のアノードと接続された第１１の抵抗器Ｒ１１と、一端が第１１の抵抗器Ｒ１１と接続され、他端が出力端子ＢＧＲＯＵＴと接続された第３の抵抗器Ｒ３とからなり、第１１の抵抗器Ｒ１１と第３の抵抗器Ｒ３との共通接続点の電圧を第６の電圧Ｖ６として出力する。
【０１０７】
第２の基準電圧回路４１は、カソードが接地電圧ＶＳＳと接続された第２のＰＮ接合素子Ｄ２と、一端が第２のＰＮ接合素子Ｄ２のアノードと接続された第１２の抵抗器Ｒ１２と、一端が第１２の抵抗器Ｒ１２と接続され、他端が出力端子ＢＧＲＯＵＴと接続された第３の抵抗器Ｒ３とからなり、第１２の抵抗器Ｒ１２と第３の抵抗器Ｒ３との共通接続点の電圧を第７の電圧Ｖ７として出力する。
【０１０８】
第３の基準電圧回路４２は、カソードが接地電圧ＶＳＳと接続された第２のＰＮ接合素子Ｄ２と、一端が第２のＰＮ接合素子Ｄ２のアノードと接続された第１３の抵抗器Ｒ１３と、一端が第１３の抵抗器Ｒ１３と接続され、他端が出力端子ＢＧＲＯＵＴと接続された第３の抵抗器Ｒ３とからなり、第１３の抵抗器Ｒ１３と第３の抵抗器Ｒ３との共通接続点の電圧を第８の電圧Ｖ８として出力する。
【０１０９】
論理回路４３は、第１の比較回路６から出力される論理信号Ｃ１、Ｃ１Ｂと、第２の比較回路７から出力される論理信号Ｃ２、Ｃ２Ｂとを入力として所定の論理演算を行ない、第１の選択信号Ｓ１、第２の選択信号Ｓ２及び第３の選択信号Ｓ３のいずれか１つを出力する。
【０１１０】
第５のスイッチ回路ＳＷ５は、一の端子から第６の電圧Ｖ６を入力され、第１の選択信号Ｓ１に基づいて導通／非導通状態が制御され、導通時には他の端子から第６の電圧Ｖ６を第９の電圧Ｖ９として、差動増幅器３の非反転入力端子に入力する。
【０１１１】
第６のスイッチ回路ＳＷ６は、一の端子から第７の電圧Ｖ７を入力され、第２の選択信号Ｓ２に基づいて導通／非導通状態が制御され、導通時には他の端子から第７の電圧Ｖ７を第９の電圧Ｖ９として、差動増幅器３の非反転入力端子に入力する。
【０１１２】
第７のスイッチ回路ＳＷ７は、一の端子から第８の電圧Ｖ８を入力され、第３の選択信号Ｓ３に基づいて導通／非導通状態が制御され、導通時には他の端子から第８の電圧Ｖ８を第９の電圧Ｖ９として、差動増幅器３の非反転入力端子に入力する。
【０１１３】
バイアス電流ＩＢ１、ＩＢ２を出力するバイアス部８は、図１に示した第１の実施形態における構成と同一である。また、第５、第６及び第７のスイッチ回路ＳＷ５、ＳＷ６、ＳＷ７の構成は、第１の実施形態において示した図３の構成と同一である。
【０１１４】
図６に論理回路４３の回路構成の一例を示す。図６に示すように、論理回路４３は、例えば、５つの２入力ＮＡＮＤゲート４４〜４８、２つのインバータゲート４９、５０とから構成される。
【０１１５】
２入力ＮＡＮＤゲート４４〜４７は、図５に示す第１の比較回路６及び第２の比較回路７が出力する論理信号Ｃ１、Ｃ１Ｂ、Ｃ２及びＣ２Ｂを入力として、以下の［表１］に示す真理値表のＣ１、Ｃ２の２ビット情報、すなわち４通りの論理レベルに対してそれぞれ否定論理積演算を行なう。
【０１１６】
【表１】
2009003568.tif 000003
【０１１７】
２入力ＮＡＮＤゲート４８は、２入力ＮＡＮＤゲート４４、４５からの出力信号を受け、真理値表のＳ１と対応する否定論理積演算を行ない、第６の電圧Ｖ６に対して“１”レベルとなる第１の選択信号Ｓ１を出力する。
【０１１８】
インバータゲート４９は、２入力ＮＡＮＤゲート４６からの出力信号を受け、真理値表のＳ２と対応する否定論理演算を行ない、第７の電圧Ｖ７に対して“１”レベルとなる第２の選択信号Ｓ２を出力する。
【０１１９】
インバータゲート５０は、２入力ＮＡＮＤゲート４７からの出力信号を受け、真理値表のＳ３と対応する否定論理演算を行ない、第８の電圧Ｖ８に対して“１”レベルとなる第３の選択信号Ｓ３を出力する。
【０１２０】
以下、前記のように構成された第３の実施形態に係る基準電圧発生回路の動作について図面を参照しながら説明する。
【０１２１】
第３の実施形態においては、第１の抵抗器Ｒ１、第２の抵抗器Ｒ２及び第３の抵抗器Ｒ３を構成する第１の抵抗種と、第１のＰＮ接合素子Ｄ１及び第２のＰＮ接合素子Ｄ２に直列に寄生する抵抗成分と同一構成の第２の抵抗種の抵抗値の相対的な仕上がり値によって、第２のＰＮ接合素子Ｄ２に対してそれぞれ第１１の抵抗器Ｒ１１、第１２の抵抗器Ｒ１２及び第１３の抵抗器Ｒ１３を直列に接続された第１〜第３の各基準電圧回路４０、４１、４２のいずれか１つを選択的に適用することにより、基準電圧発生回路における出力電圧Ｖｏの変動を抑止する。
【０１２２】
ここでは、前述の通り、第１１の抵抗器Ｒ１１の抵抗値に対して、第１２の抵抗器Ｒ１２の抵抗値は低抵抗に設定され、第１３の抵抗器Ｒ１３の抵抗値は高抵抗に設定されている。
【０１２３】
温度係数補正回路１、第１の参照電圧回路４、第２の参照電圧回路５、第１の比較回路６及び第２の比較回路７の動作は、第１の実施形態と同一である。
【０１２４】
第１及び第２の比較回路６、７からそれぞれ出力される論理信号Ｃ１、Ｃ１Ｂ、Ｃ２及びＣ２Ｂは、図６に示す論理回路４３に入力される。論理回路４３は、［表１］に示す真理値表に従って、第１〜第３の選択信号Ｓ１〜Ｓ３を各スイッチ回路ＳＷ５、ＳＷ６及びＳＷ７に出力する。
【０１２５】
論理信号Ｃ１、Ｃ２の論理レベルの組み合わせは、［表１］に示す４通りであって、第１の選択信号Ｓ１は、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な比率が第１の参照電圧回路４及び第２の参照電圧回路５の両方の設定値から外れていない場合に、論理レベル“１”が出力され、第２の選択信号Ｓ２は、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上りが所定の割合よりも高くなった場合に論理レベル“１”が出力され、第３の選択信号Ｓ３は、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上りが所定の割合よりも低くなった場合に論理レベル“１”が出力される。それ以外の場合においては、以下の場合を除いて論理レベル“０”が出力される。
【０１２６】
すなわち、Ｃ１＝“１”、Ｃ２＝“０”の場合には、第１の選択信号Ｓ１の論理レベルを“１”とする。第５のスイッチ回路ＳＷ５は、論理回路４３が出力する第１の選択信号Ｓ１が“１”のときは導通状態となって、第１の基準電圧回路４０が出力する第６の電圧Ｖ６を第９の電圧Ｖ９として出力する。第６のスイッチ回路ＳＷ６は、論理回路４３が出力する第２の選択信号Ｓ２が“１”のときは導通状態となって、第２の基準電圧回路４１が出力する第７の電圧Ｖ７を第９の電圧Ｖ９として出力する。第７のスイッチ回路ＳＷ７は、論理回路４３が出力する第３の選択信号Ｓ３が“１”のときは導通状態となって、第３の基準電圧回路４２が出力する第８の電圧Ｖ８を第９の電圧Ｖ９として出力する。
【０１２７】
以上まとめると、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上がり値が所定の比率よりも高くなると、第２のＰＮ接合素子Ｄ２に対して直列に付加して接続される抵抗値が減少する。これに対し、第１の抵抗種に対する第２の抵抗種の抵抗値の相対的な仕上がり値が所定の比率よりも低くなると、第２のＰＮ接合素子Ｄ２に対して直列に付加して接続される抵抗値が増大される。すなわち、この一連の動作によって、等価的に第２のＰＮ接合素子Ｄ２に直列に寄生する抵抗成分の抵抗値が増減されることになる。
【０１２８】
例えば、これまでの説明と同様に、第１の抵抗器Ｒ１の抵抗値ｒ１＝１ＫΩ、ウェル５３の抵抗成分と第１１の抵抗器Ｒ１１の抵抗値の和としてｒｗ＝１００Ωとして回路が最適化されているとした場合に、第１及び第２の抵抗種の変動幅を共に±２０％とすると、第１の抵抗種及び第２の抵抗種の変動がそれぞれ−２０％、＋２０％のときに式（７）の右辺第２項は最も上昇して約＋５．９％だけ変動し、第１の抵抗種及び第２の抵抗種の変動がそれぞれ＋２０％、−２０％のときには最も減少して約−３．６％だけ変動してしまう。しかし、ここで第４の抵抗器Ｒ４のｄｒ４、第５の抵抗器Ｒ５のｄｒ５、第６の抵抗器Ｒ６のｄｒ６、及び第７の抵抗器Ｒ７のｄｒ７を式（７）の右辺第２項の正負の最大変動幅の３分の１程度に相当する比率に設定（例えば、ｄｒ４＝＋６％、ｄｒ５＝−６％、ｄｒ６＝−７％、ｄｒ７＝＋７％）し、且つ、第２のＰＮ接合素子Ｄ２に直列に寄生する抵抗成分と第１１の抵抗器Ｒ１１の抵抗値の和に対して、それぞれー２４％、＋２８％となるように第１２の抵抗器Ｒ１２及び第１３の抵抗器Ｒ１３の抵抗値をそれぞれ設定すると、第１の抵抗種に対する第２の抵抗種の仕上り比率がそれぞれの設定から外れた場合には、第２のＰＮ接合素子Ｄ２の直列抵抗成分の抵抗値が増減されるため、それぞれ式（７）の右辺第２項の上昇を＋１．７％程度、減少を−１．６％程度と、約３分の１にまで抑制することができる。
【０１２９】
このように、第３の実施形態によると、それぞれ第２のＰＮ接合素子Ｄ２を含み且つ各第２のＰＮ接合素子に付加する抵抗値が異なる３通りの基準電圧回路４０〜４２のうちの１つが動的に選択される構成とし、さらに、第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり値の比率に応じて、第２の抵抗種に生じる抵抗値のばらつきを補償することが可能となる。これより、基準電圧発生回路における出力電圧Ｖｏの変動を高精度且つ広範囲に抑止することができる。
【０１３０】
なお、第３の実施形態においては、第２のＰＮ接合素子Ｄ２に直列に接続する抵抗器における抵抗値の増減をそれぞれ１段としたが、増加及び減少のそれぞれを複数段で構成し、第１の抵抗種に対する第２の抵抗種の抵抗値の仕上がり基準をそれぞれ２段階以上に設定することにより、出力電圧Ｖｏの変動をさらに高精度且つ広範囲とすることができる。
【産業上の利用可能性】
【０１３１】
本発明に係る基準電圧発生回路は、例えば、温度係数補正回路を構成する抵抗器の抵抗値に対する基準電圧回路を構成するＰＮ接合素子に直列に寄生する抵抗成分の比率に応じて基準電圧発生回路の回路定数を動的に変更して、出力電圧一定の電圧特性を高精度に維持することができ、特にアナログ回路で利用される基準電圧を発生する基準電圧発生回路等に有用である。
【図面の簡単な説明】
【０１３２】
【図１】本発明の第１の実施形態に係る基準電圧発生回路を示す回路図である。
【図２】（ａ）は本発明の第１の実施形態に係る基準電圧回路を構成する第２のＰＮ接合素子であって、標準ＣＭＯＳプロセスにより形成される拡散層とウェル境界部分に形成されるＰＮ接合素子との構成例を模式的に示す平面図である。（ｂ）は（ａ）のIIｂ−IIｂ線における断面図である。
【図３】本発明の第１の実施形態に係る基準電圧発生回路を構成するスイッチ回路を示す回路図である。
【図４】本発明の第２の実施形態に係る基準電圧発生回路を示す回路図である。
【図５】本発明の第３の実施形態に係る基準電圧発生回路を示す回路図である。
【図６】本発明の第３の実施形態に係る基準電圧発生回路を構成する論理回路の一例を示す回路図である。
【図７】従来の基準電圧発生回路を示す回路図である。
【図８】従来の基準電圧発生回路を構成し、標準ＣＭＯＳプロセスにより形成される拡散層とウェル境界部分とからなるＰＮ接合素子との構成例を模式的に示す平面図である。
【図９】図８のIX−IX線における断面図である。
【図１０】従来の基準電圧発生回路における標準ＣＭＯＳプロセスにより形成される拡散層とウェル境界部分とからなるＰＮ接合素子の順方向電圧に対する順方向電流の２７℃における特性例を示すグラフである。
【符号の説明】
【０１３３】
１    温度係数補正回路
２    第１の基準電圧回路
３    差動増幅回路
４    第１の参照電圧回路
５    第２の参照電圧回路
６    第１の比較回路
７    第２の比較回路
８    バイアス部
９    ＮＭＯＳトランジスタ
１０  第１のＰＭＯＳトランジスタ
１１  第１のＰＭＯＳペアトランジスタ
１２  第１のＰＭＯＳペアトランジスタ
１３  第２のＰＭＯＳペアトランジスタ
１４  第３のＰＭＯＳペアトランジスタ
３５  ＮＭＯＳトランジスタ
３６  インバータ
３７  ＰＭＯＳトランジスタ
３８  抵抗列
３９  温度係数補正回路
４０  第１の基準電圧回路
４１  第２の基準電圧回路
４２  第３の基準電圧回路
４３  論理回路
５１  半導体層
５２  第１の分離層
５３  ウェル
５４  第１の拡散層
５５  第２の分離層
５６  第２の拡散層
Ｄ１  第１のＰＮ接合素子
Ｄ２  第２のＰＮ接合素子
Ｄ３  第３のＰＮ接合素子
Ｄ４  第４のＰＮ接合素子
Ｄ５  ＰＮ接合素子
Ｒ１〜Ｒ１３  第１〜第１３の抵抗器
ＳＷ１〜ＳＷ７  第１〜第７のスイッチ回路
【図１】
2009003568.tif 000004
【図２】
2009003568.tif 000005
【図３】
2009003568.tif 000006
【図４】
2009003568.tif 000007
【図５】
2009003568.tif 000008
【図６】
2009003568.tif 000009
【図７】
2009003568.tif 000010
【図８】
2009003568.tif 000011
【図９】
2009003568.tif 000012
【図１０】
2009003568.tif 000013