(57)【要約】【課題】設計の初期段階で電源パッドの配置位置による同時スイッチングノイズのリスクを検証し、設計コストを削減する。【解決手段】電源パッド及びＩＯセルに対応する入出力パッドを仮配置し、前記電源パッド及び前記入出力パッドの座標に基づいてパッケージ図面を作成し、前記パッケージ図面を用いて前記電源パッドのインダクタンスを算出し、前記電源パッドのインダクタンス及び各ＩＯセルのドライブファクタ（Ｄｒｉｖｅ  Ｆａｃｔｏｒ）を用いて、前記入出力パッドの各々についてノイズリスクを算出する。ノイズリスクの分布に基づき電源パッドの追加、削除、位置変更等を行う。【選択図】図９
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【特許請求の範囲】
【請求項１】
電源パッド及びＩＯセルに対応する入出力パッドを仮配置し、
前記電源パッド及び前記入出力パッドの座標に基づいてパッケージ図面を作成し、
前記パッケージ図面を用いて前記電源パッドのインダクタンスを算出し、
前記電源パッドのインダクタンス及び各ＩＯセルのドライブファクタ（Ｄｒｉｖｅ  Ｆａｃｔｏｒ）を用いて、前記入出力パッドの各々についてノイズリスクを算出する半導体集積回路の設計支援方法。
【請求項２】
前記ノイズリスクの算出は、
第１の電源パッドのインダクタンス、第２の電源パッドのインダクタンス、及び第１の電源パッドと第２の電源パッドとの間に配置されるｎ個（ｎは２以上の整数）の入出力パッドの各々のドライブファクタを用いて、前記ｎ個の入出力パッドの各々のドライブファクタと前記第１の電源パッドのインダクタンスとを乗算して第１の積を算出し、
前記第１の積を前記第１の電源パッド側から順に積算して、前記ｎ個の入出力パッドの各々について第１の積算値を算出し、
前記ｎ個の入出力パッドの各々のドライブファクタと前記第２の電源パッドのインダクタンスとを乗算して第２の積を算出し、
前記第２の積を前記第２の電源パッド側から順に積算して、前記ｎ個の入出力パッドの各々について第２の積算値を算出し、
前記ｎ個の入出力パッドの各々について、前記第１の積算値と前記第２の積算値とを比較し、値が小さい方を前記ノイズリスクとして抽出することを特徴とする請求項１に記載の半導体集積回路の設計支援方法。
【請求項３】
前記ノイズリスクの分布に基づいて、電源パッドの追加、又は削除、又は位置の変更を行うことを特徴とする請求項１又は２に記載の半導体集積回路の設計支援方法。
【請求項４】
チップに形成される電源パッドの数と、複数のＩＯセルの名称及び数とを含むセル情報と、前記複数のＩＯセルの各々のドライブファクタが定義されたドライブファクタ定義ファイルとを格納する記憶部と、
前記セル情報を用いて、前記電源パッド及び前記ＩＯセルに対応する入出力パッドの仮配置を行うパッド配置部と、
前記仮配置された前記電源パッド及び前記入出力パッドの座標に基づいてパッケージ図面の作成を行うパッケージ仮想設計部と、
前記パッケージ図面を用いて、前記電源パッドのインダクタンスを算出する電気特性データ算出部と、
前記インダクタンス及び前記ドライブファクタ定義ファイルを用いて、前記入出力パッドの各々のノイズリスクを算出するノイズリスク算出部と、
を備える半導体集積回路の設計支援装置。
【請求項５】
前記ノイズリスクを表示する表示部をさらに備えることを特徴とする請求項４に記載の半導体集積回路の設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計支援方法及び装置に関するものである。
【背景技術】
【０００２】
半導体集積回路装置は、論理回路が搭載された半導体チップ（ダイ）と、その半導体チップを覆う半導体パッケージを備える。この半導体パッケージには、ＢＧＡ（Ball Grid Array）パッケージやＰＧＡ（Pin Grid Array）パッケージなどの、電子機器に組み込まれる回路基板への高密度実装を可能にするものが広く用いられている。
【０００３】
半導体装置のパッケージ設計では、例えば、パッケージのノイズ許容値を設定し、パッケージ基板とチップの接続情報に基づいてパッケージレイアウトを設計し、設計の際に得られたパッケージレイアウトデータをノイズ量があらかじめ設定された範囲に入るように
最適化することが行われる（例えば特許文献１参照）。
【０００４】
ところで、ＬＳＩにおいては、複数の出力端子が同じタイミングでローレベルからハイレベル、又はハイレベルからローレベルに動作すると、出力負荷容量の充放電電流が電源及び接地に瞬時に流れ、その大きさによって電源・接地ラインにノイズが発生する、いわゆる同時スイッチングノイズが起こる。
【０００５】
この同時スイッチングノイズへの対策としては、ＩＯセルのドライブファクタ（Drive Factor）とパッケージのインダクタンスの係数値との積の合計値を電源ピン１つ当たりのノイズ耐量で除すことで、チップ全体に必要なパッド数を見積もることが行われている。
【０００６】
しかし、必要な数を見積もった電源パッドを、適切な位置に配置する方法が確立されておらず、また同時スイッチングノイズのリスクを検証するツールがない。従って、チップレイアウトやパッケージ設計が完了した後に信号／電源解析を行うことになる。同時スイッチングの問題が発見された場合、電源パッドの位置を変更し、再度チップレイアウトやパッケージ設計を行うことになるため、設計期間の増大を招くという問題があった。
【特許文献１】特開２００７−１２８３３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は設計の初期段階で電源パッドの配置位置による同時スイッチングノイズのリスクを検証し、設計コストを削減できる半導体集積回路の設計支援方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体集積回路の設計支援方法は、電源パッド及びＩＯセルに対応する入出力パッドを仮配置し、前記電源パッド及び前記入出力パッドの座標に基づいてパッケージ図面を作成し、前記パッケージ図面を用いて前記電源パッドのインダクタンスを算出し、前記電源パッドのインダクタンス及び各ＩＯセルのドライブファクタ（Ｄｒｉｖｅ  Ｆａｃｔｏｒ）を用いて、前記入出力パッドの各々についてノイズリスクを算出するものである。
【０００９】
本発明の一態様による半導体集積回路の設計支援装置は、チップに形成される電源パッドの数と、複数のＩＯセルの名称及び数とを含むセル情報と、前記複数のＩＯセルの各々のドライブファクタが定義されたドライブファクタ定義ファイルとを格納する記憶部と、前記セル情報を用いて、前記電源パッド及び前記ＩＯセルに対応する入出力パッドの仮配置を行うパッド配置部と、前記仮配置された前記電源パッド及び前記入出力パッドの座標に基づいてパッケージ図面の作成を行うパッケージ仮想設計部と、前記パッケージ図面を用いて、前記電源パッドのインダクタンスを算出する電気特性データ算出部と、前記インダクタンス及び前記ドライブファクタ定義ファイルを用いて、前記入出力パッドの各々のノイズリスクを算出するノイズリスク算出部と、を備えるものである。
【発明の効果】
【００１０】
本発明によれば、設計の初期段階で電源パッドの配置位置による同時スイッチングノイズのリスクを検証することができるため、設計の後戻りがなくなり設計期間の短縮ができる。また、電源ピン数を増やすなどの過剰設計を抑えることができるため、設計コストを削減できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１２】
図１に本発明の実施形態に係る半導体集積回路の設計支援装置の概略構成を示す。設計支援装置は、演算部１、記憶部２、表示部３、及び入力部４を備える。記憶部２はセル情報及びドライブファクタ（Drive Factor）定義ファイルを格納する。
【００１３】
セル情報は各ＩＯセルの名称及び数と、チップ全体に必要な電源パッド数とを含む。チップ全体に必要な電源パッド数は公知の方法で予め見積もっておく。ドライブファクタ定義ファイルは図２に示すように、ＩＯセル毎のドライブファクタを電源タイプ別に定義したものである。
【００１４】
演算部１はパッド配置部１１、パッケージ仮想設計部１２、電気特性データ算出部１３、及びノイズリスク算出部１４を有する。
【００１５】
パッド配置部１１は記憶部２に格納されたセル情報を用いて、電源パッド及び信号入出力パッドの仮配置を行う。これにより、図３に示すような、各パッドとそれに対応するＩＯセル名とを含む配置情報が生成される。
【００１６】
パッケージ仮想設計部１２は、仮配置された各パッドの座標に基づいてパッケージのボンディングレイアウト・配線可能性の検討（パッケージの仮想設計）を行い、パッケージ図面を作成する。
【００１７】
電気特性データ算出部１３は、作成されたパッケージ図面を用いて、各電源パッドの電気特性データを算出する。本実施形態では電気特性データとして、同時スイッチングノイズへの影響が大きいパッケージのインダクタンスを求める。これにより、図４に示すように、各電源パッドのインダクタンスデータ（#PKG_Lの列）が付加された配置情報が生成される。
【００１８】
ノイズリスク算出部１４は、電気特性データ算出部１３で算出されたパッケージのインダクタンス及び各ＩＯセルのドライブファクタを用いて、各信号入出力パッドのノイズリスクを算出する。
【００１９】
ノイズリスクの算出方法を説明する。ここでは、図２及び図４を用いて、出力ＩＯ用のグランド（ＶＳＳＯ）ピンに対するノイズリスクの算出方法について説明する。
【００２０】
まず、パッド番号（#PAD）２〜１１の信号入出力パッドについて、ＶＳＳＯのドライブファクタ（図２のVSSOの列の値）とパッド番号１の電源パッドのインダクタンス値（１０ｎＨ）との積を求める。パッド番号１３から次に配置されるＶＳＳＯまではパッド番号１２の電源パッドのインダクタンス値（７ｎＨ）を用いて同様に計算していく。順次この処理を繰り返す。これにより、図５の#Drive_Factor*PKG_Lの列にあるような値が求まる。
【００２１】
例えば、パッド番号２では、０．９０５×１０（ｎＨ）＝９．０５となる。また、パッド番号１４では、０．２８９×７（ｎＨ）＝２．０２３となる。
【００２２】
そして、求めた値をパッド番号の並び順に積算していく。電源パッドが現れたところで積算値を０にリセットし、次の電源パッドまでを再び積算していく処理を行う。これにより、図５の#Total_Driveの列にあるような値が求まる。
【００２３】
その後、図５に示した計算とは逆順にして同様の計算を行う。つまり、パッド番号１２の電源パッドのインダクタンス値と、パッド番号２〜１１のＶＳＳＯのドライブファクタとの積を求め（図６の#Drive_Factor*PKG_Lの列）、パッド番号１１からパッド番号２の方向に積算していく（図６の#Total_Driveの列）。
【００２４】
これら２通りの方法で求めた積算値（#Total_Drive）のうち、値の小さい方を各信号入出力パッドのノイズリスクの大きさとして抽出する。図５及び図６から、各パッドのノイズリスクは図７に示すようになる。
【００２５】
ノイズリスク算出部１４は、このようにして算出した各信号入出力パッドのノイズリスクを表示部３に表示する。ノイズリスクの表示は、ユーザが視覚的に理解できるようにグラフなどを用いる。ノイズリスクを棒グラフで表示した例を図８に示す。
【００２６】
ユーザは表示部３に表示されたノイズリスクを参照し、入力部４を介して、電源パッドの追加、削除、又は位置の変更を行う。
【００２７】
このように、本実施形態による設計支援装置は、設計の初期段階で電源パッドの位置による同時スイッチングノイズのリスクを検証できるため、設計フローにおける後戻りの工程を少なくできる。従って、設計期間を短縮し、設計コストを削減できる。
【００２８】
また、パッケージの電気特性を考慮した検証を行うことにより、電源パッドの過剰配置や不足を抑えることができ、最適なチップサイズを見積もることができる。
【００２９】
次に、このような設計支援装置を用いたノイズリスクの検証方法について図９に示すフローチャートを用いて説明する。
（ステップＳ９０１）セル情報を用いてパッドの仮配置を行う。
（ステップＳ９０２）パッケージの仮想設計を行い、パッケージ図面を作成する
（ステップＳ９０３）パッケージ図面を用いて、各電源パッドのインダクタンスを算出する。
（ステップＳ９０４）各信号入出力パッドのノイズリスクを算出する。
（ステップＳ９０５）算出したノイズリスクを表示する。
（ステップＳ９０６）ノイズリスクが所定のノイズ耐量を超えているパッドの有無を検出する。有る場合は、ステップＳ９０１へ戻り、再度パッドの仮配置を行う。このとき、記憶部２に格納されているセル情報を更新し、電源パッド数の増加等を行っても良い。
【００３０】
例えば各パッドのノイズリスクが図１０（ａ）に示すようになっており、電源パッド（パッド番号１、１７）間で多くのパッドが所定のノイズ耐量（ここでは２とする）を超えている場合、図１０（ｂ）に示すようにパッド番号９に電源パッドを追加すればノイズリスクをノイズ耐量以下に抑えられる。
【００３１】
ノイズリスクが所定のノイズ耐量を超えているパッドが無い場合はステップＳ９０７へ進む。
【００３２】
（ステップＳ９０７）チップレイアウト、及びパッケージの設計を行う。
【００３３】
このように、チップレイアウト・パッケージの設計を行う前の設計の初期段階で、電源パッドの位置による同時スイッチングノイズのリスクを検証できるため、設計フローにおける後戻りの工程を少なくできる。従って、設計期間を短縮し、設計コストを削減できる。
【００３４】
ステップＳ９０６において、ノイズリスクが所定のノイズ耐量を超えているパッドが無くても、電源パッドが過剰に配置されているとユーザが判断した場合はステップＳ９０１へ戻り、パッドの仮配置を再度行っても良い。このとき、ユーザは入力部４を介して記憶部２に格納されているセル情報を更新し、電源パッド数を少なくする。
【００３５】
例えば各パッドのノイズリスクが図１１（ａ）に示すようになっており、パッド番号８の電源パッドを削除しても図１１（ｂ）に示すように各パッドのノイズリスクが所定のノイズ耐量（２とする）を超えない場合、電源パッド数を少なくしてもよい。
【００３６】
パッケージの電気特性を考慮した検証を行うことにより、電源パッドの過剰配置や不足を抑えることができ、最適なチップサイズを見積もることができる。
【００３７】
このように、本実施形態では、パッドの仮配置及びパッケージの仮想設計を行うことで、各パッドのノイズリスクを精度良く求めることができ、設計の初期段階で同時スイッチングノイズのリスクを検証できる。従って、設計フローにおける後戻りの工程が少なくなり、設計期間が短縮し、設計コストが削減される。
【００３８】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態による半導体集積回路の設計支援装置の概略構成図である。
【図２】ＩＯセル毎のドライブファクタの定義ファイルの一例である。
【図３】配置情報の一例を示す図である。
【図４】インダクタンスデータが付加された配置情報の一例を示す図である。
【図５】ノイズリスク算出方法を説明する図である。
【図６】ノイズリスク算出方法を説明する図である。
【図７】ノイズリスクデータが付加された配置情報の一例を示す図である。
【図８】ノイズリスクを棒グラフで表示した例を示す図である。
【図９】ノイズリスクの検証方法を説明するフローチャートである。
【図１０】電源パッド追加前後の各パッドのノイズリスクを表示した例を示す図である。
【図１１】電源パッド削除前後の各パッドのノイズリスクを表示した例を示す図である。
【符号の説明】
【００４０】
１  演算部
２  記憶部
３  表示部
４  入力部
１１  パッド配置部
１２  パッケージ仮想設計部
１３  電気特性データ算出部
１４  ノイズリスク算出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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