(57)【要約】【課題】立体構造を持つ容量素子を有する半導体記憶装置において、上部電極に電位を与えるコンタクト部に高い歩留まりと高い信頼性とを得られるようにする。【解決手段】半導体基板１０の上に互いに間隔をおいて形成された第１のホール１９ａ及び第２のホール１９ｂを有する第３の層間絶縁膜１９には、第１のホール１９ａの底面及び壁面上に下部電極が形成され、一方、第２のホールの底面及び壁面上並びに第２のホールにおけるメモリセル部Ａの反対側の周辺部上にまで延びるように下部導電膜が形成されている。容量絶縁膜２２は、第１のホール１９ａ及び第２のホール１９ｂを含め第３の層間絶縁膜１９の上に形成されており、上部電極形成膜２３は、容量絶縁膜２２における第３の層間絶縁膜１９上で且つ第２のホール１９ｂの周辺部に形成された開口部２２ａを通して下部導電膜２１Ｂと電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域の上に互いに間隔をおいて形成され、第１の凹部及び第２の凹部を有する第１の層間絶縁膜と、
前記第１の凹部の底面及び壁面に沿うように形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極形成膜からなる容量素子と、
前記第２の凹部の底面及び壁面に沿うと共に前記第２の凹部の周辺部上に延びるように形成され、前記下部電極と電気的に分離された下部導電膜、及び該下部導電膜の上に前記容量絶縁膜を介在させて形成された前記上部電極形成膜からなるドロップコンタクト部とを備え、
前記容量絶縁膜は、前記第１の凹部及び第２の凹部を含め前記第１の層間絶縁膜の上に形成されており、
前記上部電極形成膜は、前記容量絶縁膜における前記第１の層間絶縁膜上で且つ前記第２の凹部の周辺部に形成された第１の開口部を通して前記下部導電膜と電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記上部電極形成膜は、前記容量絶縁膜に形成された第１の開口部を通して前記下部導電膜の上面と接していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記下部導電膜には、前記容量絶縁膜に形成された第１の開口部を通して第２の開口部が形成されており、
前記上部電極形成膜は、前記下部導電膜に形成された第２の開口部の開口端面と接していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記下部電極における前記第１の凹部の底面部分の下側に形成され、前記下部電極と電気的に接続された導電性を有する第１の酸素バリア膜と、
前記下部導電膜における前記第２の凹部の底面部分の下側に形成され、前記下部導電膜と電気的に接続された導電性を有する第２の酸素バリア膜とをさらに備えていることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体記憶装置。
【請求項５】
前記下部電極における前記第１の凹部の底面部分の下側に形成され、前記下部電極と電気的に接続された導電性を有する第１の酸素バリア膜と、
前記下部導電膜における前記第２の凹部の底面部分の下側に形成され、前記下部導電膜と電気的に接続された導電性を有する第２の酸素バリア膜と、
前記下部導電膜における前記第２の開口部の下方に形成された導電性を有する第３の酸素バリア膜とをさらに備えていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記第１の凹部の壁面と前記下部電極との間、及び前記第２の凹部の壁面と前記下部導電膜との間にそれぞれ形成され、前記第１の層間絶縁膜と前記下部電極及び前記第１の層間絶縁膜と前記下部導電膜とを密着させる密着層をさらに備えていることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体記憶装置。
【請求項７】
前記半導体領域と前記第１の層間絶縁膜との間に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜における前記第１の凹部の下側に形成され、前記容量素子の前記下部電極と電気的に接続される第１のコンタクトプラグと、
前記第２の層間絶縁膜における前記第２の凹部の下側に形成され、前記ドロップコンタクト部の前記下部導電膜と電気的に接続される第２のコンタクトプラグとをさらに備えていることを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体記憶装置。
【請求項８】
前記半導体領域における前記第１のコンタクトプラグ及び第２のコンタクトプラグとの接続部分は、シリサイド化されていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記下部電極、上部電極形成膜及び下部導電膜は、貴金属を主成分とする導電膜であることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記容量絶縁膜は、強誘電体又は高誘電体からなることを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体記憶装置。
【請求項１１】
半導体領域の上に、第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜の少なくとも上部に、第１の凹部と第２の凹部とを互いに間隔をおいて形成する工程（ｂ）と、
前記第１の層間絶縁膜の上に、前記第１の凹部及び第２の凹部における各底面及び各壁面に沿うと共に前記第２の凹部の周辺部を覆うように延び、且つ、前記第１の層間絶縁膜の上において前記第１の凹部及び第２の凹部を電気的に分離するように第１の導電膜を形成する工程（ｃ）と、
前記第１の層間絶縁膜の上に前記第１の導電膜を覆うように容量絶縁膜を形成する工程（ｄ）と、
前記容量絶縁膜における前記第２の凹部の周辺部の一部を除去することにより、前記第１の導電膜を露出する開口部を選択的に形成する工程（ｅ）と、
前記第１の凹部、第２の凹部及び開口部を含め前記容量絶縁膜の上に第２の導電膜を形成する工程（ｆ）とを備え、
前記工程（ｆ）では、
前記第１の層間絶縁膜の前記第１の凹部において、前記第１の導電膜から容量素子の下部電極が形成され、前記第２の導電膜から前記容量素子の上部電極が形成され、
前記第１の層間絶縁膜の前記第２の凹部及び前記容量絶縁膜の前記開口部において、前記第１の導電膜における前記容量絶縁膜の開口部からの露出部分と前記第２の導電膜とが接続されることにより、前記容量素子の上部電極に電位を与えるドロップコンタクト部が形成されることを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｅ）において、前記容量絶縁膜に前記開口部を形成することにより、前記第１の導電膜の上面を露出することを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
前記工程（ｅ）において、前記容量絶縁膜に前記開口部を形成する際に、前記第１の導電膜における前記容量絶縁膜の開口部の下側部分をも除去して前記第１の導電膜を開口することにより、前記容量絶縁膜の開口部から前記第１の導電膜の開口端面を露出することを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
【請求項１４】
前記工程（ａ）と前記工程（ｂ）との間に、
前記第１の凹部及び第２の凹部の各底面部分に、前記第１の導電膜と電気的に接続する導電性の酸素バリア膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項１１〜１３のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１５】
前記工程（ｇ）において、前記容量絶縁膜の開口部の下方にも、前記導電性の酸素バリア膜を形成することを特徴とする請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記工程（ｂ）と前記工程（ｃ）との間に、
前記第１の凹部及び第２の凹部の各壁面上に、前記第１の層間絶縁膜と前記第１の導電膜とを密着させる密着層を形成する工程（ｈ）をさらに備えていることを特徴とする請求項１１〜１５のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１７】
前記工程（ａ）よりも前に、
前記半導体領域の上に第２の層間絶縁膜を形成する工程（ｉ）と、
前記第２の層間絶縁膜に、前記容量素子と前記半導体領域とを電気的に接続する第１のコンタクトプラグ、及び前記ドロップコンタクト部と前記半導体領域とを電気的に接続する第２のコンタクトプラグとを形成する工程（ｊ）とをさらに備えていることを特徴とする請求項１１〜１６のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【請求項１８】
前記工程（ｉ）よりも前に、
前記半導体領域における前記第１のコンタクトプラグ及び第２のコンタクトプラグとの接続部分をシリサイド化する工程（ｋ）をさらに備えていることを特徴とする請求項１７に記載の半導体記憶装置の製造方法。
【請求項１９】
前記容量絶縁膜は、強誘電体又は高誘電体からなることを特徴とする請求項１１〜１８のうちのいずれか１項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、容量素子を構成する容量絶縁膜に強誘電体又は高誘電体を用いる半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子マネー等の発達により、動作電圧が低く且つ高速で読み書きが可能な不揮発性メモリ装置に対する需要が高まってきている。動作電圧が低く且つ高速で読み書きが可能な特性を有する不揮発性メモリ装置として、高誘電体膜又は強誘電体膜を容量絶縁膜とする不揮発性メモリ装置が用いられてきたが、近年の用途の広がりと共に、単位面積当たりのメモリ容量を増やすことが必須となってきている。単位面積当たりのメモリ容量を増やすために、メモリセルの構造を従来のプレーナ型から立体型（三次元型）に代えたセルの開発が盛んに行われている。
【０００３】
ところが、従来の立体型セルを形成する場合に、該立体型セルを構成する上部電極に対して上方から直接にコンタクトを形成すると、コンタクトの形成時に立体型セルがダメージを受けるおそれがある。
【０００４】
このため、第１の従来例として、図７に示すように、半導体基板１００の上に形成されたトランジスタ１０１の上方には、第１の層間絶縁膜１０２を介在させて、筒状の下部電極１０４と該下部電極１０４を覆うように形成された容量絶縁膜１０５とそれを覆う上部電極１０６とからなる容量素子が形成されている。上部電極１０６における第１の層間絶縁膜１０２上に形成された部分には、第２の層間絶縁膜１０７を貫通するコンタクトプラグ１０８が形成されている。このように、第１の従来例においては、容量素子の上部電極１０６をメモリセルアレイ形状のままにしておき、その上部電極１０６の一部をメモリセルの高さ方向において変更することなく第１の層間絶縁膜１０２上に引き出して、上部電極１０６の一部に深いコンタクトプラグ１０８を形成することにより、立体型セルがダメージを受けないようにしている（例えば、特許文献１を参照。）。
【特許文献１】特開２００２−０８３８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、一方で、容量絶縁膜１０５に強誘電体又は高誘電体を用いる強誘電体メモリ装置においては、強誘電体膜又は高誘電体膜が製造中に触れる水素雰囲気により還元されて容量素子の特性が劣化するため、メモリセルを水素バリア膜で覆うことが必要となる。
【０００６】
メモリセルを水素バリア膜で覆い、且つ第１の従来例のように深いコンタクトにより上部電極１０６に電位を与える第２の従来例として、図８に示すように、第２の層間絶縁膜１１４に形成されたメモリセル部Ａの一部のメモリセルホール１１４ａの内部で容量絶縁膜１０５を除去することにより、ドロップコンタクト部Ｂを形成する構成がある。これにより、下部電極１０４と上部電極１０６とを直接に接触させ、半導体基板１００からコンタクト１１１を介して下方から上部電極１０６に電位を与えることができる。ここで、第１の層間絶縁膜１０２の上には、第１の水素バリア膜１１２が形成され、コンタクト１１１と下部電極１０４との間には、導電性の酸素バリア膜１１３が形成され、上部電極１０６を覆う第３の層間絶縁膜１１５の上には、第２の水素バリア膜１１６が形成されている。
【０００７】
ところが、第２の従来例においても、ドロップコンタクト部Ｂにおけるコンタクト部分が深いメモリセルホール１１４ａの内部に形成されることには変わりがない。また、強誘電体又は高誘電体を容量絶縁膜とする強誘電体メモリ装置において、製造上、必須である強誘電体特性を発現させる熱処理工程を経た場合に、熱処理によって下部電極１０４及び上部電極１０６には大きな体積変動が起きるものの、容量絶縁膜１０５には体積変動が生じない。
【０００８】
このため、通常のメモリセル部Ａにおけるメモリセルホール１１４ａにおいては、下部電極１０４、容量絶縁膜１０５及び上部電極１０６という構造を採るため、容量絶縁膜１０５が緩衝材となって、下部電極１０４及び上部電極１０６が断線することはない。これに対し、ドロップコンタクト部Ｂにおいては、容量絶縁膜１０５が除去されて、下部電極１０４と上部電極１０６とが直接に接触する構造であるため、緩衝材となる容量絶縁膜１０５が電極間に介在しない。これにより、上記のような深いメモリセルホール１１４ａ内にコンタクトを形成した場合には、上部電極１０６、特にメモリセルホール１１４ａの各角部を基点とした強いストレスが掛かることにより断線が発生する。このため、ドロップコンタクト部Ｂにおける接触歩留まりが低下して、信頼性が高いドロップコンタクト部Ｂを得ることができないという問題がある。
【０００９】
本発明は、前記従来の問題に鑑み、立体構造を持つ容量素子を有する半導体記憶装置において、上部電極に電位を与えるコンタクト部（ドロップコンタクト部）に高い歩留まりと高い信頼性とを得られるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は、半導体記憶装置を、立体構造を持つ容量素子の上部電極に電位を与えるドロップコンタクト部における電気的な接触部を立体構造を形成する領域から離れた位置に設ける構成とする。
【００１１】
具体的に、本発明に係る半導体記憶装置は、半導体領域の上に互いに間隔をおいて形成され、第１の凹部及び第２の凹部を有する第１の層間絶縁膜と、第１の凹部の底面及び壁面に沿うように形成された下部電極、該下部電極の上に形成された容量絶縁膜及び該容量絶縁膜の上に形成された上部電極形成膜からなる容量素子と、第２の凹部の底面及び壁面に沿うと共に第２の凹部の周辺部上に延びるように形成され、下部電極と電気的に分離された下部導電膜、及び該下部導電膜の上に容量絶縁膜を介在させて形成された上部電極形成膜からなるドロップコンタクト部とを備え、容量絶縁膜は、第１の凹部及び第２の凹部を含め第１の層間絶縁膜の上に形成されており、上部電極形成膜は、容量絶縁膜における第１の層間絶縁膜上で且つ第２の凹部の周辺部に形成された第１の開口部を通して下部導電膜と電気的に接続されていることを特徴とする。
【００１２】
本発明の半導体記憶装置によると、容量絶縁膜は第１の凹部及び第２の凹部を含め第１の層間絶縁膜の上に形成されており、上部電極形成膜は容量絶縁膜における第１の層間絶縁膜上で且つ第２の凹部の周辺部に形成された開口部を通して下部導電膜と電気的に接続されているため、容量絶縁膜が強誘電体からなる場合に、強誘電体特性の発現のために必要な熱処理を加えても、第２の凹部においては容量絶縁膜が残存しており、ドロップコンタクト部において安定したコンタクト抵抗を得られるので、ドロップコンタクト部の信頼性を高めることができる。
【００１３】
本発明の半導体記憶装置において、上部電極形成膜は、容量絶縁膜に形成された第１の開口部を通して下部導電膜の上面と接していることが好ましい。
【００１４】
また、本発明の半導体記憶装置において、下部導電膜には、容量絶縁膜に形成された第１の開口部を通して第２の開口部が形成されており、上部電極形成膜は、下部導電膜に形成された第２の開口部の開口端面と接していることが好ましい。
【００１５】
本発明の半導体記憶装置は、下部電極における第１の凹部の底面部分の下側に形成され、下部電極と電気的に接続された導電性を有する第１の酸素バリア膜と、下部導電膜における第２の凹部の底面部分の下側に形成され、下部導電膜と電気的に接続された導電性を有する第２の酸素バリア膜とをさらに備えていることが好ましい。
【００１６】
また、この場合に、本発明の半導体記憶装置は、下部電極における第１の凹部の底面部分の下側に形成され、下部電極と電気的に接続された導電性を有する第１の酸素バリア膜と、下部導電膜における第２の凹部の底面部分の下側に形成され、下部導電膜と電気的に接続された導電性を有する第２の酸素バリア膜と、下部導電膜における第２の開口部の下方に形成された導電性を有する第３の酸素バリア膜とをさらに備えていることが好ましい。
【００１７】
また、本発明の半導体記憶装置は、第１の凹部の壁面と下部電極との間、及び第２の凹部の壁面と下部導電膜との間にそれぞれ形成され、第１の層間絶縁膜と下部電極及び第１の層間絶縁膜と下部導電膜とを密着させる密着層をさらに備えていることが好ましい。
【００１８】
本発明の半導体記憶装置は、半導体領域と第１の層間絶縁膜との間に形成された第２の層間絶縁膜と、第２の層間絶縁膜における第１の凹部の下側に形成され、容量素子の下部電極と電気的に接続される第１のコンタクトプラグと、第２の層間絶縁膜における第２の凹部の下側に形成され、ドロップコンタクト部の下部導電膜と電気的に接続される第２のコンタクトプラグとをさらに備えていることが好ましい。
【００１９】
この場合に、半導体領域における第１のコンタクトプラグ及び第２のコンタクトプラグとの接続部分は、シリサイド化されていることが好ましい。
【００２０】
また、本発明の半導体記憶装置において、下部電極、上部電極形成膜及び下部導電膜は、貴金属を主成分とする導電膜であることが好ましい。
【００２１】
本発明の半導体記憶装置において、容量絶縁膜は強誘電体又は高誘電体からなることが好ましい。
【００２２】
本発明の半導体記憶装置の製造方法は、半導体領域の上に、第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の少なくとも上部に、第１の凹部と第２の凹部とを互いに間隔をおいて形する工程（ｂ）と、第１の層間絶縁膜の上に、第１の凹部及び第２の凹部における各底面及び各壁面に沿うと共に第２の凹部の周辺部を覆うように延び、且つ、第１の層間絶縁膜の上において第１の凹部及び第２の凹部を電気的に分離するように第１の導電膜を形成する工程（ｃ）と、第１の層間絶縁膜の上に第１の導電膜を覆うように容量絶縁膜を形成する工程（ｄ）と、容量絶縁膜における第２の凹部の周辺部の一部を除去することにより、第１の導電膜を露出する開口部を選択的に形成する工程（ｅ）と、第１の凹部、第２の凹部及び開口部を含め容量絶縁膜の上に第２の導電膜を形成する工程（ｆ）とを備え、工程（ｆ）では、第１の層間絶縁膜の第１の凹部において、第１の導電膜から容量素子の下部電極が形成され、第２の導電膜から容量素子の上部電極が形成され、第１の層間絶縁膜の第２の凹部及び容量絶縁膜の開口部において、第１の導電膜における容量絶縁膜の開口部からの露出部分と第２の導電膜とが接続されることにより、容量素子の上部電極に電位を与えるドロップコンタクト部が形成されることを特徴とする。
【００２３】
本発明の半導体記憶装置の製造方法によると、工程（ｆ）では、第１の層間絶縁膜の第２の凹部及び容量絶縁膜の開口部において、第１の導電膜における開口部からの露出部分と第２の導電膜とが接続されることにより、容量素子の上部電極に電位を与えるドロップコンタクト部が形成されるため、容量絶縁膜が強誘電体からなる場合に、強誘電体特性の発現のために必要な熱処理を加えても、第２の凹部においては容量絶縁膜を残存させており、ドロップコンタクト部において安定したコンタクト抵抗を得られるので、ドロップコンタクト部の信頼性を高めることができる。
【００２４】
本発明の半導体記憶装置の製造方法は、工程（ｅ）において、容量絶縁膜に開口部を形成することにより、第１の導電膜の上面を露出することが好ましい。
【００２５】
また、本発明の半導体記憶装置の製造方法は、工程（ｅ）において、容量絶縁膜に開口部を形成する際に、第１の導電膜における容量絶縁膜の開口部の下側部分をも除去して第１の導電膜を開口することにより、容量絶縁膜の開口部から第１の導電膜の開口端面を露出することが好ましい。
【００２６】
本発明の半導体記憶装置の製造方法は、工程（ａ）と工程（ｂ）との間に、第１の凹部及び第２の凹部の各底面部分に、第１の導電膜と電気的に接続する導電性の酸素バリア膜を形成する工程（ｇ）をさらに備えていることが好ましい。
【００２７】
本発明の半導体記憶装置の製造方法は、工程（ｇ）において、容量絶縁膜の開口部の下方にも、導電性の酸素バリア膜を形成することが好ましい。
【００２８】
本発明の半導体記憶装置の製造方法は、工程（ｂ）と工程（ｃ）との間に、第１の凹部及び第２の凹部の各壁面上に、第１の層間絶縁膜と第１の導電膜とを密着させる密着層を形成する工程（ｈ）をさらに備えていることが好ましい。
【００２９】
本発明の半導体記憶装置の製造方法は、工程（ａ）よりも前に、半導体領域の上に第２の層間絶縁膜を形成する工程（ｉ）と、第２の層間絶縁膜に、容量素子と半導体領域とを電気的に接続する第１のコンタクトプラグ、及びドロップコンタクト部と半導体領域とを電気的に接続する第２のコンタクトプラグとを形成する工程（ｊ）とをさらに備えていることが好ましい。
【００３０】
本発明の半導体記憶装置の製造方法は、工程（ｉ）よりも前に、半導体領域における第１のコンタクトプラグ及び第２のコンタクトプラグとの接続部分をシリサイド化する工程（ｋ）をさらに備えていることが好ましい。
【００３１】
本発明の半導体記憶装置の製造方法は、容量絶縁膜は強誘電体又は高誘電体からなることが好ましい。
【発明の効果】
【００３２】
本発明の半導体記憶装置及びその製造方法によると、立体構造を持つ容量素子を有する半導体記憶装置において、上部電極に電位を与えるコンタクト部（ドロップコンタクト部）に高い歩留まりと高い信頼性とを得ることが可能となる。
【発明を実施するための最良の形態】
【００３３】
（一実施形態）
本発明の一実施形態について図面を参照しながら説明する。
【００３４】
図１（ａ）及び図１（ｂ）は本発明の一実施形態に係る半導体記憶装置であって、（ａ）は要部の平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。
【００３５】
図１（ａ）及び図１（ｂ）に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板（又は半導体領域）１０の上部には、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離領域１１が選択的に形成され、該素子分離領域１１を除く上面にはシリサイド領域１２が形成されている。
【００３６】
シリサイド領域１２を有する半導体基板１０の上には第１の層間絶縁膜１３が形成され、第１の層間絶縁膜１３の上には、例えば素子分離領域１１の上方部分にビット線１４が形成されている。また、半導体基板１０の上には、ビット線１４が延びる方向と交差する方向に複数のゲート電極３０が形成されている。第１の層間絶縁膜１３の上には、ビット線１４を覆うと共に上面が平坦化された第２の層間絶縁膜１５が形成され、該第２の層間絶縁膜１５の上には、第１の水素バリア膜１６が形成されている。
【００３７】
第１の水素バリア膜１６の上には第３の層間絶縁膜１９が形成され、該第３の層間絶縁膜１９におけるメモリセル部Ａ及びドロップコンタクト部Ｂには、それぞれ凹部を構成する第１のホール１９ａ及び第２のホール１９ｂが形成されている。
【００３８】
第１の水素バリア膜１６と各ホール１９ａ、１９ｂとの間には導電性の酸素バリア膜１８が形成され、該酸素バリア膜１８とシリサイド領域１２との間には酸素バリア性を有するコンタクト１７がそれぞれ形成されている。また、各ホール１９ａ、１９ｂの壁面には、第３の層間絶縁膜１９と下部電極を構成する導電膜との密着性を高める酸化チタン（ＴｉＯ２）からなる密着層２０が形成されている。
【００３９】
メモリセル部Ａにおいては、第３の層間絶縁膜１９の上に、第１のホール１９ａの底面すなわち酸素バリア膜１８と第１のホール１９ａの壁面すなわち密着層２０とに沿って下部電極２１Ａが形成されている。一方、メモリセル部Ｂにおいては、第３の層間絶縁膜１９の上に、第２のホール１９ｂの底面の酸素バリア膜１８と第２のホール１９ｂの壁面の密着層２０とに沿うと共に、第２のホール１９ｂの上端からメモリセル部Ａに対して反対側の方向に延びるように下部導電膜２１Ｂが形成されている。
【００４０】
さらに、第３の層間絶縁膜１９の上には、下部電極２１Ａ及び下部導電膜２１Ｂを覆うように、例えば強誘電体からなる容量絶縁膜２２が形成されている。本実施形態の特徴として、容量絶縁膜２２におけるドロップコンタクト部Ｂに含まれる部分であって、第２のホール１９ｂから離れた第３の層間絶縁膜１９上の周辺部には、下部導電膜２１Ｂを露出する開口部２２ａが形成されている。
【００４１】
容量絶縁膜２２の上には上部電極形成膜２３が形成されており、これにより、ドロップコンタクト部Ｂにおいては、容量絶縁膜２２に形成された開口部２２ａを通して、上部電極形成膜２３と下部導電膜２１Ｂとが直接に接することにより電気的に接続されている。
【００４２】
上部電極形成膜２３を含む第３の層間絶縁膜１９の上には、上面が平坦化された第４の層間絶縁膜２４が形成されており、該第４の層間絶縁膜２４の上には第２の水素バリア膜２５が形成されている。
【００４３】
本実施形態に係る半導体記憶装置によると、容量絶縁膜２２は、メモリセル部Ａ及びドロップコンタクト部Ｂにわたって、すなわち、第１のホール１９ａ及び第２のホール１９ｂを含め第３の層間絶縁膜１９の上に形成されており、上部電極形成膜２３は、容量絶縁膜２２における第３の層間絶縁膜１９上で且つ第２のホール１９ｂの周辺部に形成された開口部２２ａを通して下部導電膜２１Ｂと電気的に接続されている。このため、製造時に、容量絶縁膜２２に対して強誘電体特性の発現のための熱処理を加えたとしても、ドロップコンタクト部Ｂの第２のホール１９ｂの内側には容量絶縁膜２２が残存しているので、下部導電膜２１Ｂと上部電極形成膜２３との間の容量絶縁膜２２が緩衝材となる。これにより、ドロップコンタクト部Ｂにおいて安定したコンタクト抵抗を得ることができるため、ドロップコンタクト部Ｂの信頼性を高めることができ、その結果、歩留まりを向上させることができる。
【００４４】
以下、前記のように構成された半導体記憶装置の製造方法について図面を参照しながら説明する。
【００４５】
図２（ａ）、図２（ｂ）及び図３は本発明の一実施形態に係る半導体記憶装置の製造方法の工程順の断面構成を示している。
【００４６】
まず、図２（ａ）に示すように、半導体基板１０の上部に、素子分離領域１１を選択的に形成すると共に、該素子分離領域１１を除く所定の領域をシリサイド化してシリサイド領域１２を形成する。続いて、例えば化学気相堆積（ＣＶＤ）法により、素子分離領域１１及びシリサイド領域１２を有する半導体基板１０の上に、膜厚が４００ｎｍで酸化シリコンを主成分とする第１の層間絶縁膜１３を堆積する。その後、リソグラフィ法及びドライエッチ法により、第１の層間絶縁膜１３の上に、膜厚が１５０ｎｍのタングステン（Ｗ）からなるビット線１４を選択的に形成する。続いて、第１の層間絶縁膜１３の上にビット線１４を含む全面にわたって膜厚が６００ｎｍの第２の層間絶縁膜１５を堆積する。その後、化学機械研磨（ＣＭＰ）法により、堆積された第２の層間絶縁膜１５の上面を平坦化する。続いて、平坦化された第２の層間絶縁膜１５の上に、例えば膜厚が５０ｎｍ〜１５０ｎｍの窒化シリコンからなる第１の水素バリア膜１６を形成する。ここで、第１の水素バリア膜１６は、後工程の配線形成工程における水素によるシンタリング（水素シンタ）により、容量素子を構成する強誘電体からなる容量絶縁膜が還元されて、容量素子の電気的特性が劣化するのを防ぐために形成している。
【００４７】
続いて、リソグラフィ法及びドライエッチ法により、第１の水素バリア膜１６、第２の層間絶縁膜１５及び第１の層間絶縁膜１４を貫通してシリサイド領域１２を露出する複数のコンタクトホールを形成する。続いて、形成されたコンタクトホールに、スパッタ法又はＣＶＤ法によるチタン（Ｔｉ）／窒化チタン（ＴｉＮ）からなる密着層（図示せず）を堆積し、続いて、Ｗ−ＣＶＤ法によるタングステン（Ｗ）層によりコンタクトホールを埋め込む。その後、ＣＭＰ法により、第１の水素バリア膜１６上の不要な密着層及びＷ層を除去して、酸素バリア性を有するコンタクトプラグ１７をそれぞれ形成する。
【００４８】
続いて、第１の水素バリア膜１６の上にコンタクトプラグ１７を覆うように、例えば、基板側から順次積層された窒化チタンアルミニウム（ＴｉＡＬＮ）／イリジウム（Ｉｒ）／酸化イリジウム（ＩｒＯ２）／白金（Ｐｔ）の積層膜である導電性を有する酸素バリア膜１８を選択的に形成する。ここで、酸素バリア膜１８を構成する積層膜の膜厚は１００ｎｍ〜３００ｎｍ程度が好ましい。続いて、第１の水素バリア膜１６の上に酸素バリア膜１８を覆うように、膜厚が１０００ｎｍの第３の層間絶縁膜１９を堆積し、堆積した第３の層間絶縁膜１９の上面をＣＭＰ法により平坦化する。
【００４９】
次に、図２（ｂ）に示すように、リソグラフィ法及びドライエッチ法により、第３の層間絶縁膜１９における各酸素バリア膜１８の上側部分であって、メモリセル部Ａには第１のホール１９ａを形成し、ドロップコンタクト部Ｂには第２のホール１９ｂを形成する。続いて、各ホール１９ａ、１９ｂを含む第３の層間絶縁膜１９の上に、厚さが２０ｎｍ〜１００ｎｍのＴｉＯ２からなる密着層２０を堆積する。その後、異方性エッチングにより、堆積された密着層２０を各ホール１９ａ、１９ｂの側壁にのみ残るようにパターニングする。なお、密着層２０は第３の層間絶縁膜１９の上面に残存していても問題はない。
【００５０】
続いて、各ホール１９ａ、１９ｂを含む第３の層間絶縁膜１９の上に、スパッタ法又はＣＶＤ法により、下部電極及び下部導電膜となる、貴金属を主成分とする例えば膜厚が５０ｎｍ〜２００ｎｍの白金（Ｐｔ）からなる金属膜を堆積する。その後、リソグラフィ法及びドライエッチ法により、金属膜をパターニングし、第３の層間絶縁膜１９の上において、金属膜をメモリセル部Ａに形成される部分とドロップコンタクト部Ｂに形成される部分とに分離する。続いて、スパッタ法又はＣＶＤ法により、金属膜の上に膜厚が３０ｎｍ〜１００ｎｍの強誘電体膜、例えばチタン酸ビスマス（Ｂｉ４Ｔｉ３Ｏ１２）（以下、ＢｉＴと略称する。）を堆積する。その後、リソグラフィ法及びドライエッチ法により、金属膜及び強誘電体膜を所望の形状にパターニングする。これにより、メモリセル部Ａでは、第１のホール１９ａにおいて金属膜から下部電極２１Ａが形成され、強誘電体膜から容量絶縁膜２２が形成される。また、ドロップコンタクト部Ｂでは、金属膜及び強誘電体膜が第２のホール１９ｂの内部からメモリセル部Ａに対して反対側の第３の層間絶縁膜１９上に延びるようにパターニングされて、金属膜から下部導電膜２１Ｂが形成される。続いて、リソグラフィ法及びドライエッチ法により、ドロップコンタクト部Ｂに形成された容量絶縁膜２２における第３の層間絶縁膜１９上であって、第２のホール１９ｂのメモリセル部Ａに対して反対側の領域に開口部２２ａを形成して、該開口部２２ａから下部導電膜２１Ｂの上面を露出する。その後、開口部２２ａを含め容量絶縁膜２２の上に、上部電極形成膜となる貴金属を主成分とする、例えば膜厚が５０ｎｍ〜２００ｎｍのＰｔからなる金属膜を堆積する。続いて、堆積された金属膜をパターニングして、金属膜から上部電極形成膜２３を形成する。これにより、ドロップコンタクト部Ｂの容量絶縁膜２２に形成された開口部２２ａにおいて、上部電極形成膜２３が下部導電膜２１Ｂと直接に接するため、上部電極形成膜２３の電位は、ドロップコンタクト部Ｂを通じて、下部導電膜２１Ｂからメモリセル部Ａの外部に引き出される。
【００５１】
次に、図３に示すように、上部電極形成膜２３を含む第３の層間絶縁膜１９の上に、膜厚が２００ｎｍ〜６００ｎｍの第４の層間絶縁膜２４を堆積し、その後、堆積した第４の層間絶縁膜２４の上面をＣＭＰ法により平坦化する。続いて、平坦化された第４の層間絶縁膜２４の上に、膜厚が５０ｎｍ〜１５０ｎｍの窒化シリコンからなる第２の水素バリア膜２５を堆積する。
【００５２】
以上説明したように、本実施形態は、ドロップコンタクト部Ｂにおける実質的なコンタクト部である開口部２２ａが立体型メモリセルを形成する第１のホール１９ａの周囲の上面と同一の高さに形成されていることが大きな特徴である。
【００５３】
これにより、上部電極形成膜２３の電位を下部導電膜２１Ｂから引き出す際に、後工程で必須となる強誘電体の特性発現のために必要な熱処理を施したとしても、ドロップコンタクト部Ｂの実質的なコンタクト部（開口部２２ａ）は、その段差が高々容量絶縁膜２２の膜厚分程度であるため、従来例のように、深いコンタクトホールの底部でコンタクトを取る場合と比べて、ホールの各角部を基点にした強いストレスが上部電極形成膜２１Ａ及び下部導電膜２１Ｂに掛からなくなる。このため、上部電極形成膜２１Ａ及び下部導電膜２１Ｂの断線が防止されて、ドロップコンタクト部Ｂにおいて安定したコンタクト抵抗を得られるので、製造歩留まりが高くなって、その結果、半導体記憶装置におけるドロップコンタクトの信頼性を高めることが可能となる。
【００５４】
なお、下部電極２１Ａ、下部導電膜２１Ｂ及び上部電極形成膜２３には、白金（Ｐｔ）を用いたが、白金に限られず、Ｉｒ、ＩｒＯｘ、Ｒｕ、ＲｕＯ２、ＳｒＲｕＯ３、Ｔｉ、ＴｉＮ、ＴｉＯｘ、Ｔａ又はＴｉＡｌ等を用いることができる。
【００５５】
また、密着層２０には、酸化チタン（ＴｉＯ２）を用いたが、これに限られず、ＴｉＮ、Ｔａ、ＩｒＯｘ、ＴｉＡｌ又は以下に示す容量絶縁膜２２と同一の材料等を用いることができる。
【００５６】
また、第１の水素バリア膜１６及び第２の水素バリア膜２５には、窒化シリコン（ＳｉＮ）を用いたが、これに限られず、ＡｌＯｘ、ＴｉＡｌＮ、ＴｉＡｌＯ、ＷＮ、ＴｉＳｉＮ、ＴａＳｉＮ又はＷＳｉＮ等を用いることができる。
【００５７】
また、容量絶縁膜２２には、チタン酸ビスマス（ＢｉＴ）を用いたが、これに限られず、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）、ＳｒＲｕＯ３、ＢｉＦｅＯ３、ＣａＢｉ４Ｔｉ４Ｏ１５（ＣＢＴｉ１４４）、（Ｂａ，Ｓｒ）ＴｉＯ３ 、ＳｒＴｉＯ３ 、ＢａＴｉＯ３、ＳｒＴａ２Ｏ６、Ｓｒ２Ｔａ２Ｏ７、ＺｎＯ、ＨｆＯ２、Ｔａ２Ｏ５、ＰｂＴｉＮｂＯｘ（ＰＴＮ）、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９（ＳＢＴＮ）、ＢｉＳｉＯｘ、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２（ＢＬＴＯ）、Ｂｉ４Ｔｉ３Ｏ１２（ＢＴＯ）、ＰｂＬａＴｉＯｘ（ＰＬＴ）又はＰｂ（Ｚｒ，Ｔｉ）Ｎｂ２Ｏ８（ＰＺＴＮ）等を用いることができる。
【００５８】
また、酸素バリア膜１８は、上記の構成に限られず  少なくとも金属酸化膜を含む構成であればよく、例えばＩｒＯｘ、ＲｕＯｘ、ＴａＯｘ、ＴｉＯｘ又はＨｆＯｘ等を用いることができる。
【００５９】
（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例について図面を参照しながら説明する。
【００６０】
図４は本発明の一実施形態の第１変形例に係る半導体記憶装置の要部の断面構成を示している。図４において、図１に示す符号と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６１】
図４に示すように、第１変形例においては、ドロップコンタクト部Ｂにおける容量絶縁膜２２に開口部２２ａを形成する際に、容量絶縁膜２２の下側に形成された下部導電膜２１Ｂを貫通し、さらに下部導電膜２１Ｂの下側の第３の層間絶縁膜１９の上部までを除去している。その結果、ドロップコンタクト部Ｂにおいて、上部電極形成膜２３は容量絶縁膜２２に形成された開口部２２ａの下に位置する、下部導電膜２１Ｂの開口端面２１ｂと直接に接触することが大きな特徴である。
【００６２】
これにより、上部電極２３の電位を下部導電膜２１Ｂから外部に引き出す際に、後工程で必須となる強誘電体の特性発現のために必要な熱処理を加えたとしても、ドロップコンタクト部Ｂにおける実質的なコンタクト部は、その段差が高々容量絶縁膜２２、下部電極形成膜２１Ｂ及び第３の層間絶縁膜１９の上部の一部の膜厚分程度であるため、従来例のように、深いコンタクトホールの底部でコンタクトを取る場合と比べて、ホールの各角部を基点にした強いストレスが上部電極形成膜２１Ａ及び下部導電膜２１Ｂに掛かることがない。このため、ドロップコンタクト部Ｂにおけるコンタクトの歩留まりが高くなって、安定したコンタクト抵抗を得られるため、半導体記憶装置におけるドロップコンタクトの信頼性を高めることが可能となる。
【００６３】
さらに、上記の一実施形態と比べて第１変形例は、ドロップコンタクト部Ｂにおいて、容量絶縁膜２２に開口部２２ａをエッチングにより形成する際に、下部導電膜２１Ｂに対して十分なエッチング選択比が取れない場合であっても、本変形例によれば安定したコンタクトを得ることができる。
【００６４】
（一実施形態の第２変形例）
以下、本発明の一実施形態の第２変形例について図面を参照しながら説明する。
【００６５】
図５（ａ）及び図５（ｂ）は本発明の一実施形態の第２変形例に係る半導体記憶装置であって、（ａ）は要部の平面構成を示し、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面構成を示している。図５（ａ）及び図５（ｂ）において、図１及び図４に示す符号と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６６】
第２変形例は、第１変形例の変形例であって、図５（ａ）及び図５（ｂ）に示すように、ドロップコンタクト部Ｂにおける容量絶縁膜２２の開口部２２ａの下方で且つ第１の水素バリア膜１６の上に酸素バリア膜１８と同一組成の積層膜からなるダミー酸素バリア膜１８Ｂを設けている。これにより、ドロップコンタクト部Ｂにおいて、容量絶縁膜２２に開口部２２ａをエッチングにより形成する際に、第３の層間絶縁膜１９が過剰にエッチングされるような場合であっても、本変形例によれば、ダミー酸素バリア膜１８Ｂがエッチング時のストッパとして機能し、開口部２２ａの下方に形成された第１の水素バリア膜１６を破ることがないため、強誘電体膜又は高誘電体膜が水素により還元されて容量素子の電気的特性が劣化するということを防止することができる。
【００６７】
（一実施形態の第３変形例）
以下、本発明の一実施形態の第３変形例について図面を参照しながら説明する。
【００６８】
図６は本発明の一実施形態の第３変形例に係る半導体記憶装置の要部の断面構成を示している。図６において、図１及び図５に示す符号と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６９】
第３変形例は、第２変形例の変形例であって、図６に示すように、ドロップコンタクト部Ｂにおいて、ダミー酸素バリア膜１８Ｂとその下側のシリサイド領域１２とを電気的に接続する、コンタクトプラグ１７と同一組成のダミーコンタクトプラグ１７Ｂを設けてもよい。但し、この場合には、ドロップコンタクト部Ｂに、ダミー酸素バリア膜１８Ｂの電位を制御するゲート電極３０を設け、このゲート電極３０を用いてダミー酸素バリア膜１８Ｂをメモリセルアレイから回路的に切り離しておけば、ダミー酸素バリア膜１８Ｂと半導体基板１０との間にダミーコンタクトプラグ１７Ｂが形成されていても問題はない。
【００７０】
なお、ダミー酸素バリア膜１８Ｂと接続されるダミーコンタクトプラグ１７Ｂは、通常、メモリセル部Ａの周辺部に配置される。このため、ダミーコンタクトプラグ１７Ｂの形成時には、ＯＰＣ（Optical Proximity Correction：光学近接効果補正）法を適用した高価なマスクを用いずに、安価に製造できる従来のコンタクトホール形成用のマスクを用いても、メモリセル部Ａの外周部にまで歩留まり良くコンタクトホールを形成することができる。なお、ＯＰＣ法とは、光の波長に起因する解像限界付近では、回折や干渉等の光学近接効果によって光学像がひずんでしまい、所望の設計パターンを得られないということが起きるため、この対策として、光学近接効果を予測してあらかじめマスクパターンを補正する技術をいう。
【産業上の利用可能性】
【００７１】
本発明に係る半導体記憶装置及びその製造方法は、立体構造を持つ容量素子を有する半導体記憶装置において、上部電極に電位を与えるコンタクト部に高い歩留まりと高い信頼性とを得ることができ、特に、容量絶縁膜に強誘電体又は高誘電体を用いる半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００７２】
【図１】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体記憶装置を示し、（ａ）は要部の平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図３】本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程順の断面図である。
【図４】本発明の一実施形態の第１変形例に係る半導体記憶装置の要部を示す平面図である。
【図５】（ａ）及び（ｂ）は本発明の一実施形態の第２変形例に係る半導体記憶装置を示し、（ａ）は要部の平面図であり、（ｂ）は（ａ）のＶｂ−Ｖｂ線における断面図である。
【図６】本発明の一実施形態の第３変形例に係る半導体記憶装置の要部を示す平面図である。
【図７】第１の従来例に係る半導体記憶装置の要部を示す平面図である。
【図８】第２の従来例に係る半導体記憶装置の要部を示す平面図である。
【符号の説明】
【００７３】
Ａ      メモリセル部
Ｂ      ドロップコンタクト部
１０    半導体基板（半導体領域）
１１    素子分離領域
１２    シリサイド領域
１３    第１の層間絶縁膜
１４    ビット線
１５    第２の層間絶縁膜
１６    第１の酸素バリア膜
１７    コンタクトプラグ
１７Ｂ  ダミーコンタクトプラグ
１８    酸素バリア膜
１８Ｂ  ダミー酸素バリア膜
１９    第３の層間絶縁膜
１９ａ  第１のホール
１９ｂ  第２のホール
２０    密着層
２１Ａ  下部電極（第１の導電膜）
２１Ｂ  下部導電膜（第１の導電膜）
２１ｂ  開口端面（第２の開口部）
２２    容量絶縁膜
２２ａ  開口部（第１の開口部）
２３    上部電極形成膜（第２の導電膜）
２４    第４の層間絶縁膜
２５    第２の水素バリア膜
３０    ゲート電極
【図１】
2009140997.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2009140997.tif 000007
【図６】
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【図７】
2009140997.tif 000009
【図８】
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