(57)【要約】【課題】耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することが可能な半導体装置を提供する。【解決手段】第１導電型の第１の層と、第１導電型とは異なる第２導電型の第２の層と、前記第１の層に達するように第２の層に設けられた溝部の側壁面に形成された第１導電型の第３の層と、第２の層内の表面に接する一領域に形成された第２導電型の第４の層と、第４の層内の表面に接する一領域に形成された第１導電型の第５の層と、第２の層の表面に形成されていると共に絶縁膜で覆われたゲート電極と、第５の層の一部を覆うように形成されたソース電極と、前記第１の層の他方の面に形成された第１導電型の第６の層と、第６の層の表面に形成されたドレイン電極とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の層と、
前記第１の層の一方の面に形成された第１導電型とは異なる第２導電型の第２の層と、
前記第１の層に達するように前記第２の層に設けられた溝部の側壁面に、少なくとも前記第１の層より高不純物濃度で形成された第１導電型の第３の層と、
前記第２の層内の表面に接する一領域に、少なくとも前記第２の層より高不純物濃度で形成された第２導電型の第４の層と、
前記第４の層内の表面に接する一領域に、少なくとも前記第３の層より高不純物濃度で形成された第１導電型の第５の層と、
前記第２の層の表面において、少なくとも前記第３の層と前記第５の層との間にチャネルを形成することが可能な領域に形成されていると共に絶縁膜で覆われたゲート電極と、
少なくとも前記第５の層の一部を覆うように形成されたソース電極と、
前記第１の層の他方の面に、少なくとも前記第１の層より高不純物濃度で形成された第１導電型の第６の層と、
前記第６の層の表面に形成されたドレイン電極と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第４の層は前記第２の層内において所定の間隔で複数配置されていると共に、各第４の層内の表面に接する一領域には、少なくとも第４の層より高不純物濃度の第２導電型の第７の層が、前記第５の層によって囲まれるように形成されており、
前記第２の層において、前記溝部は隣り合う前記第４の層の間に配置されていると共に、各溝部の側壁面には前記第３の層が形成されており、
前記ゲート電極は、少なくとも隣合う第４の層の間に位置する第３の層と当該隣合う第４の層のそれぞれに形成されている片方の第５の層との間にチャネルが形成されるように配置されていると共に、当該ゲート電極を覆う絶縁膜の一部は、前記隣合う第４の層の間に位置する第３の層内部に充填されており、
前記ソース電極は、前記ゲート電極及び第２の層を覆うように形成されている、
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート電極の絶縁膜は、少なくとも隣り合う第４の層の間に位置する第３の層の上部で厚くなるように形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲート電極は、少なくとも前記第３の層の上部で開口部が形成されるように、隣合う第４の層の一方用と他方用に分割形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記溝部は、ドライエッチング、等方性ウエットエッチング、または異方性ウエットエッチングを用いて形成されたことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体リレー等のスイッチング素子として用いられる縦型ＤＭＯＳＦＥＴ（Double Diffused Metal Oxide Semiconductor Field Effect Transistor）などの半導体装置に関する。
【背景技術】
【０００２】
一般的なパワーＭＯＳＦＥＴや半導体リレー（ＳＳＲ：Solid State Relay）は、縦型二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）と呼ばれる半導体装置で構成される。図６は、従来の縦型ＤＭＯＳＦＥＴの構成を示す断面図である。図６に示す通り、従来の縦型ＤＭＯＳＦＥＴ１００は、ｎ型のシリコンで形成されたｎ−型ドリフト層１０１の表面側にゲート電極１０２及びソース電極１０３が設けられており、ｎ−型ドリフト層１０１の裏面側にドレイン電極１０４が設けられている。
【０００３】
尚、図６において、記号「ｎ」が付された層は電子を多数キャリアとする層を意味し、記号「ｐ」が付された層は正孔を多数キャリアとする層を意味する。また、記号「ｎ」又は記号「ｐ」に付随する記号「＋」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
【０００４】
ゲート電極１０２は、例えばポリシリコンで形成されており、ｎ−型ドリフト層１０１に沿って所定の間隔をもって複数配列されている。尚、ゲート電極１０２の周囲には、ゲート電極１０２を取り囲むように酸化膜１０５が形成されている。ソース電極１０３は、酸化膜１０５を介してゲート電極１０２を覆い、且つゲート電極１０２間の隙間を埋めるように形成されている。ドレイン電極１０４は、ｎ＋型層１０６を介してｎ−型ドリフト層１０１の裏面側に設けられている。
【０００５】
また、ｎ−型ドリフト層１０１の表面側には、ゲート電極１０２の隙間を利用した不純物の拡散によってｐ型ベース層１０７が形成されており、このｐ型ベース層１０７内にはゲート電極１０２の隙間を再度利用した不純物の拡散によってｐ＋型１０８及びｎ＋型層１０９が形成されている。尚、ｐ型ベース層１０７とｎ−型ドリフト層１０１との間には空乏層１１０が形成されている。また、ゲート電極１０２の下方であって、ｐ型ベース層１０７の間には、寄生ＪＦＥＴ（Junction Field-Effect Transistor：接合型電界効果トランジスタ）によるオン時の抵抗の増大を防止するｎ型層１１１が形成されている。
【０００６】
上記構成において、ゲート電極１０２に電圧を印加しない場合には、ソース電極１０３に正の電圧を印加しなければソース電極１０３とドレイン電極１０４との間には電流が流れない。これに対し、ゲート電極１０２に電圧を印加すると、ｐ型ベース層１０７にｎチャンネルが形成される。このため、ソース電極１０３とドレイン電極１０４の間に電圧を印加すると、例えばソース電極１０３からｎ＋型層１０９、ｐ型ベース層１０７に形成されたｎチャンネル、ｎ型層１１１、ｎ−型ドリフト層１０１、ｎ＋型層１０６、及びドレイン電極１０４に至る経路を介して電流が流れる。
【０００７】
尚、図６に示す半導体装置以外の従来の半導体装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開平７−２２１２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、スイッチングを行う半導体装置の重要な特性の一つとして、ドレイン・ソース間容量Ｃｄｓ及びドレイン・ゲート間容量Ｃｄｇが挙げられるが、高速スイッチングを実現するためには両者とも小さい方が望ましい。図６に示す半導体装置１００において、ドレイン・ソース間容量Ｃｄｓは、ｐ型ベース層１０７とｎ−型ドリフト層１０１との間の接合容量Ｃ１０１と、ｐ型ベース層１０７とｎ型層１１１との間の接合容量Ｃ１０２との和によってほぼ決まる。また、ドレイン・ゲート間容量Ｃｄｇは、ゲート電極１０２とｎ型層１１１との酸化膜１０５を介した容量Ｃ１１０でほぼ決まる。
【０００９】
ここで、ｎ−型ドリフト層１０１の濃度を調整すれば、寄生容量（ドレイン・ソース間容量Ｃｄｓ）を低減することはできる。しかしながら、図６に示す半導体装置１００の耐圧及びオン時の抵抗は、ｎ−型ドリフト層１０１の濃度及び厚みで決まるため、寄生容量を低減するためにｎ−型ドリフト層１０１の濃度を調整してしまうと、半導体装置１００の耐圧及びオン時の抵抗等が変化して半導体装置１００の性能低下を招く虞がある。
【００１０】
本発明は、上述した事情に鑑みてなされたものであり、耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明では、半導体装置に係る第１の解決手段として、第１導電型の第１の層と、前記第１の層の一方の面に形成された第１導電型とは異なる第２導電型の第２の層と、前記第１の層に達するように前記第２の層に設けられた溝部の側壁面に、少なくとも前記第１の層より高不純物濃度で形成された第１導電型の第３の層と、
前記第２の層内の表面に接する一領域に、少なくとも前記第２の層より高不純物濃度で形成された第２導電型の第４の層と、前記第４の層内の表面に接する一領域に、少なくとも前記第３の層より高不純物濃度で形成された第１導電型の第５の層と、前記第２の層の表面において、少なくとも前記第３の層と前記第５の層との間にチャネルを形成することが可能な領域に形成されていると共に絶縁膜で覆われたゲート電極と、少なくとも前記第５の層の一部を覆うように形成されたソース電極と、前記第１の層の他方の面に、少なくとも前記第１の層より高不純物濃度で形成された第１導電型の第６の層と、前記第６の層の表面に形成されたドレイン電極とを具備することを特徴とする。
【００１２】
また、半導体装置に係る第２の解決手段として、上記第１の解決手段において、前記第４の層は前記第２の層内において所定の間隔で複数配置されていると共に、各第４の層内の表面に接する一領域には、少なくとも第４の層より高不純物濃度の第２導電型の第７の層が、前記第５の層によって囲まれるように形成されており、前記第２の層において、前記溝部は隣り合う前記第４の層の間に配置されていると共に、各溝部の側壁面には前記第３の層が形成されており、前記ゲート電極は、少なくとも隣合う第４の層の間に位置する第３の層と当該隣合う第４の層のそれぞれに形成されている片方の第５の層との間にチャネルが形成されるように配置されていると共に、当該ゲート電極を覆う絶縁膜の一部は、前記隣合う第４の層の間に位置する第３の層内部に充填されており、前記ソース電極は、前記ゲート電極及び第２の層を覆うように形成されていることを特徴とする。
【００１３】
また、半導体装置に係る第３の解決手段として、上記第２の解決手段において、前記ゲート電極の絶縁膜は、少なくとも隣り合う第４の層の間に位置する第３の層の上部で厚くなるように形成されていることを特徴とする。
【００１４】
また、半導体装置に係る第４の解決手段として、上記第２の解決手段において、前記ゲート電極は、少なくとも前記第３の層の上部で開口部が形成されるように、隣合う第４の層の一方用と他方用に分割形成されていることを特徴とする。
【００１５】
また、半導体装置に係る第５の解決手段として、上記第１〜第４のいずれかの解決手段において、前記溝部は、ドライエッチング、等方性ウエットエッチング、または異方性ウエットエッチングを用いて形成されたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、第１の層と第４の層との間に第２の層を挟み、第２の層に第１の層に達する溝部を設けて、この溝部の側壁面に第３の層を形成するという構成を採用することにより、空乏層は第２の層へも伸びることになるため、第１の層と第４の層との間に生じるドレイン−ソース間容量と、第１の層と第３の層との間に生じるドレイン−ソース間容量を大幅に低減することができる。また、ゲート電極と他方の電極として機能する第３の層とが重なり合う面積が小さいため、ドレイン−ゲート間容量も大幅に低減することが可能となる。従って、本発明によれば、耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る半導体装置の一実施形態について、図面を参照しながら詳細に説明する。尚、以下では、本発明に係る半導体装置の一実施形態として、縦型ＤＭＯＳＦＥＴを例示して説明する。
【００１８】
また、図１において、記号「ｎ」が付された層は電子を多数キャリアとする層（第１導電型の層）を意味し、記号「ｐ」が付された層は正孔を多数キャリアとする層（第２導電型の層）を意味する。また、記号「ｎ」又は記号「ｐ」に付随する記号「＋」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
【００１９】
図１は、本実施形態に係る縦型ＤＭＯＳＦＥＴ１０の概略構成を示す断面図である。この図１において、符号１１は、例えばｎ型シリコン基板に形成されたｎ−型ドリフト層（第１の層）である。符号１２は、ｎ−型ドリフト層１１の一方の面にエピタキシャル成長によって形成されたｐ−型エピタキシャル層（第２の層）である。符号１３は、ｐ−型エピタキシャル層１２内の表面に接して不純物拡散等によって形成されたｐ型ベース層（第４の層）である。また、このｐ型ベース層１３は、ｐ−型エピタキシャル層１２内において、所定の間隔で複数配置されている。
【００２０】
符号１４は、ｐ型ベース層１３内の表面に接する一領域に、不純物拡散等によって形成されたｎ＋型層（第５の層）である。符号１５は、ｐ型ベース層１３内の表面に接する一領域に、不純物拡散等によって形成されたｐ＋型層（第７の層）であり、このｐ＋型層１５は、ｎ＋型層１４によって囲まれるように形成されている。符号１６は、例えばドライエッチングによって、ｎ−型ドリフト層１１に達するようにｐ−型エピタキシャル層１２に設けられた溝部（以下、トレンチと称す）であり、このトレンチ１６は、隣合うｐ型ベース層１３の間に配置されている。符号１７は、各トレンチ１６の側壁面に所定の膜厚で形成されたｎ型層（第３の層）である。
【００２１】
符号１８は、ｐ−型エピタキシャル層１２の表面において、隣合うｐ型ベース層１３の間に位置するｎ型層１７と当該隣合うｐ型ベース層１３のそれぞれに形成されている片方のｎ＋型層１４との間にチャネルが形成されるように配置されたゲート電極であり、このゲート電極１８は例えばポリシリコン等によって形成されている。符号１９は、ゲート電極１８を覆うように形成された、例えばＳｉＯ２等の酸化膜（絶縁膜）である。なお、この酸化膜１９の一部は、その形成過程において、トレンチ１６に形成されたｎ型層１７の内部に充填された状態となっている。
【００２２】
符号２０は、ｐ−型エピタキシャル層１２（ｎ＋型層１４、ｐ＋型層１５を含む）とゲート電極１８とを覆うように形成されたソース電極である。符号２１は、ｎ−型ドリフト層１１の他方の面に、不純物拡散等によって形成されたｎ＋型コンタクト層（第６の層）である。符号２２は、ｎ＋型コンタクト層２１の表面に形成されたドレイン電極である。
【００２３】
このように、本実施形態に係る縦型ＤＭＯＳＦＥＴ１０は、図６に示す従来の縦型ＤＭＯＳＦＥＴ１００と比較して、ｎ−型ドリフト層１１の一方の面に、比較的低不純物濃度のｐ−型エピタキシャル層１２を形成すると共に、そのｐ−型エピタキシャル層１２内にｐ型ベース層１３を形成する点と、ｐ−型エピタキシャル層１２にｎ−型ドリフト層１１に達するトレンチ１６を設けると共に、このトレンチ１６の側壁面に電流経路として機能するｎ型層１７を形成した点で相違している。
【００２４】
このような構成の本実施形態に係る縦型ＤＭＯＳＦＥＴ１０では、ｎ型層１７の不純物濃度を、ゲート電極１８にオン電圧が印加された時には、寄生素子のＪＦＥＴが生じてオン抵抗を増加させない濃度であり、且つオフ電圧が印加された時には、ｐ−型エピタキシャル層１２から伸びた空乏層が低電圧で広がり、耐圧劣化を生じさせない濃度とすることが望ましい。
【００２５】
以下、上記のような本実施形態に係る縦型ＤＭＯＳＦＥＴ１０において、ゲート電極１８にオフ電圧が印加され、ソース電極−ドレイン電極間のバイアス電圧が０（Ｖ）の時の、各寄生容量について検証する。
（１）ドレイン−ソース間容量であって、ｎ−型ドリフト層１１（１０１）とｐ型ベース層１３（１０７）との間に生じる容量（図１中では符号Ｃｄｓ１、図６中では符号Ｃ１０１）について、従来では、図６に示すように、空乏層１１０がｎ−型ドリフト層１０１へ主に伸びていたが、本実施形態では、図１に示すように、ｎ−型ドリフト層１１とｐ型ベース層１３との間にｐ−型エピタキシャル層１２を挟むことにより、空乏層３０はｐ−型エピタキシャル層１２へも伸びることになるため、ドレイン−ソース間容量Ｃｄｓ１は大幅に低下することになる。
【００２６】
（２）ドレイン−ソース間容量であって、ｎ−型ドリフト層１１（１０１）とｎ型層１７（１１１）との間に生じる容量（図１中では符号Ｃｄｓ２、図６中では符号Ｃ１０２）について、従来では、ゲートオン時に寄生ＪＦＥＴが生じてオン抵抗が増大することから、ｎ型層１１１の不純物濃度を下げることができないため、空乏層１１０が伸びずに容量値が大きくなっていたが、本実施形態では、図１に示すように、空乏層３０はｐ−型エピタキシャル層１２側へも伸びることになるため、ドレイン−ソース間容量Ｃｄｓ２も大幅に低下することになる。
【００２７】
（３）ドレイン−ゲート間容量（図１中では符号Ｃｄｇ、図６中では符号Ｃ１１０）について、従来では、図６に示すように、ドレイン−ゲート間容量Ｃ１１０の一方の電極として機能するゲート電極１０２と他方の電極として機能するｎ型層１１１とが重なり合う面積が大きいため、ドレイン−ゲート間容量Ｃ１１０の値も大きくなっていたが、本実施形態では、図１に示すように、ドレイン−ゲート間容量Ｃｄｇの一方の電極として機能するゲート電極１８と他方の電極として機能するｎ型層１７とが重なり合う面積が小さいため、ドレイン−ゲート間容量Ｃｄｇも大幅に低下することになる。
【００２８】
以上のように、本実施形態に係る縦型ＤＭＯＳＦＥＴ１０によると、ｎ型層１７の不純物濃度や膜厚を最適化することにより、従来とほぼ同等のオン抵抗及び耐圧で、ドレイン−ソース間容量及びドレイン−ゲート間容量などの寄生容量を低減することが可能となる。また、本実施形態の構成を採用すると、ゲート電極１８の寸法（Ｌｇ）を大きくなるため、Ｌｇの増加がオン抵抗に大きく影響しない高耐圧デバイスに特に好適である。
【００２９】
〔変形例〕
なお、本発明は上記実施形態に限定されず、以下のような変形例が考えられる。
（１）図２は、本実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第１の変形例を示した断面図である。この図２に示すように、第１の変形例は、少なくとも隣り合うｐ型ベース層１３の間に位置するｎ型層１７の上部に形成される酸化膜１９の厚さが厚くなるように構成したものである。図２では、例えばトレンチ１６の上部の酸化膜１９に凸部が生じるように、酸化膜１９及びゲート電極１８を形成した場合を例示している。このような第１の変形例の構成によると、ドレイン−ゲート間容量Ｃｄｇをさらに低減することができる。
【００３０】
（２）図３は、本実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第２の変形例を示した断面図である。この図３に示すように、第２の変形例は、ゲート電極１８を、少なくともｎ型層１７の上部で開口部４０が形成されるように、隣合うｐ型ベース層１３の一方用と他方用に分割形成したものである。このような第２の変形例の構成によっても、ドレイン−ゲート間容量Ｃｄｇをさらに低減することができる。
【００３１】
（３）図４は、本実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第３の変形例を示した断面図である。図１では、トレンチ１６を形成する際にドライエッチングを用いた場合を例示したが、図４に示す第３の変形例は、等方性ウエットエッチングを用いてトレンチ１６を形成し、完全にトレンチ１６を埋めない状態で作製した場合の構成を採用したものである。この場合、トレンチ１６内部の酸化膜１９の膜厚に注意する必要がある。この膜厚が薄くなると、ソース電極２０とドレイン電極２２とに接続されているｎ層の距離がとれずにドレイン−ソース間容量が増大することになる。
【００３２】
（４）図５は、本実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第４の変形例を示した断面図である。図５に示す第４の変形例は、異方性ウエットエッチングを用いてトレンチ１６をＶ字状に形成し、完全にトレンチ１６を埋めない状態で作製した場合の構成を採用したものである。この場合もトレンチ１６内部の酸化膜１９の膜厚に注意する必要がある。
【００３３】
以上、本発明に係る半導体装置の一実施形態及び変形例について説明したが、本発明はこれらの実施例に限定されることなく、本発明の趣旨を逸脱しない範囲内で変更可能である。例えば、上記実施形態及び変形例では、ｎチャネル型の縦型ＤＭＯＳＦＥＴ１０を例示したが、各層の導電型を逆にすることでｐチャネル型の縦型ＤＭＯＳＦＥＴとしても良い。また、本発明に係る半導体装置は、縦型ＤＭＯＳＦＥＴに限らず、その他のリレー用スイッチング素子やパワー半導体素子等に適用することが可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係る縦型ＤＭＯＳＦＥＴ（半導体装置）１０の断面図である。
【図２】本発明の一実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第１の変形例である。
【図３】本発明の一実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第２の変形例である。
【図４】本発明の一実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第３の変形例である。
【図５】本発明の一実施形態に係る縦型ＤＭＯＳＦＥＴ１０の第４の変形例である。
【図６】従来における縦型ＤＭＯＳＦＥＴ１００の断面図である。
【符号の説明】
【００３５】
１０…縦型ＤＭＯＳＦＥＴ（半導体装置）、１１…ｎ−型ドリフト層（第１の層）、１２…ｐ−型エピタキシャル層（第２の層）、１３…ｐ型ベース層（第４の層）、１４…ｎ＋型層（第５の層）、１５…ｐ＋型層（第７の層）、１６…トレンチ（溝部）、１７…ｎ型層、１８…ゲート電極、１９…酸化膜（絶縁膜）、２０…ソース電極、２１…ｎ＋型コンタクト層（第６の層）、２２…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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