(57)【要約】【課題】半導体素子裏面とダイパット間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置を安定して得ることができる半導体装置とその製造方法を提供する。【解決手段】ダイパット２上に複数の半導体素子を並べて実装したものを１つのパッケージに樹脂封止してマルチ化を図る場合に、半導体素子４１が厚み２μｍ以上１５μｍ以下の半田６１でダイパット２に実装され、残りの半導体素子４２は銀ペーストなどのエポキシ樹脂からなるダイスボンド材６２でダイパット２に実装される。【選択図】図１
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【特許請求の範囲】
【請求項１】
高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置であって、
前記複数の半導体素子のうち１つは厚み１５μｍ以下の半田で前記ダイパットに実装され、
残りは樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子である
ことを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、前記高放熱性を必要とするパワー半導体素子である
ことを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれかに記載の半導体装置であって、
前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃である
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田である
ことを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のいずれかに記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の前記半田との境界に、３層もしくは４層あるいは５層からなる金属の蒸着層が形成された
ことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記金属の蒸着層のうち前記半田と接する層が金である
ことを特徴とする半導体装置。
【請求項８】
請求項１から請求項７のいずれかに記載の半導体装置であって、
前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットと、
前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットとが、
金属細線によって結線されている
ことを特徴とする半導体装置。
【請求項９】
高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置の製造方法であって、
前記複数の半導体素子のうち１つの半導体素子について、ウェハー時にその裏面に厚み１５μｍ以下の半田を蒸着し、
前記蒸着した半田とともにダイシングして個片化した半導体素子を、前記蒸着した半田の融点以上に加熱した前記ダイパットに実装し、
前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程を有する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子を用いる
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または請求項１０に記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、前記高放熱性を必要とするパワー半導体素子を用いる
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９から請求項１１のいずれかに記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃のものを用いる
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田を用いる
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９から請求項１３のいずれかに記載の半導体装置の製造方法であって、
前記ウェハーの裏面に厚み１５μｍ以下の半田を蒸着する工程の前工程で、
３層もしくは４層あるいは５層からなる金属の蒸着層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記金属の蒸着層のうち前記半田と接する層を金で形成する
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９から請求項１５のいずれかに記載の半導体装置の製造方法であって、
前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程は、
前記半田の融点より低い２６０℃以下で行う
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項９から請求項１６のいずれかに記載の半導体装置の製造方法であって、
前記半田で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットと、
前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットとを、
金属細線によって結線する工程を有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高耐圧用素子などのように高放熱性を必要とし、同一のリードフレーム上に複数個の半導体素子が実装されて樹脂封止された半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の低コスト化及び小型化を図るために、互いに異なる機能を有する半導体素子又は互いに異なるプロセスにより形成された半導体素子を、複数個重ならないように並べて実装するマルチ素子パッケージが提案されている。
【０００３】
従来のマルチ素子パッケージとしては、図６に示す半導体装置１１のように、リードフレーム５に設けられた複数のダイパット２上に、それぞれダイスボンド材６を用いて１つの半導体素子４を実装し、半導体素子４の電極とリードフレーム５のインナーリード３間や異なる半導体素子４同士の電極間を、金属細線７を用いたワイヤーボンドにより電気的に接続した構造のものがあった。
【０００４】
ここで、複数のダイパット２上にそれぞれ１つずつ半導体素子４を実装する場合、同一のリードフレーム５に複数のダイパット２を設けなければならないため、ダイパット２間にデッドスペースが生じ、半導体装置１１が大型化してしまうという問題があった。また、この場合、ダイパット２を支持するためのリードが複数必要となるため、機能ピンとして利用可能なリード数が減少するという問題もあった。
【０００５】
さらに、マルチ素子パッケージを小型化するために、図７に示す半導体装置１２のように、一つのダイパット２上に複数個の半導体素子４を実装する場合、ダイスボンド材６である半田の塗布量のばらつきなどに起因して半田が他の素子に付着するなどの不具合をもたらしてしまうことや、半田の塗布量が多くなってしまい半導体素子４が斜めに実装されてしまうこと、さらに、隣接する半導体素子４の表面にダイスボンド材６が這い上がって半導体素子４の表面が汚れてしまい、ワイヤーボンド工程において、金属細線７がうまく半導体素子４と接続されないことや、半導体素子４が電気的に短絡してしまうという問題があった。
【０００６】
図７に示す半導体装置１２において、特許文献１に記された先行技術によれば、ダイパット２に複数の半導体素子４が実装されるリードフレーム５を利用した半導体装置１２において、各実装領域の境界部にリードフレーム５を曲げ加工した溝を形成することによって、余分なダイボンド材６が溝に流れて留まることで、隣の実装領域に流れ込むことを防止することが可能である。
【特許文献１】特開平９−２８３６８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図６に示すような従来の半導体装置１１においては、リードフレーム５に設けられた複数のダイパット２上にそれぞれ１つの半導体素子４を実装し、半導体素子４の電極とリードフレーム５のインナーリード３間や半導体素子４どうしの電極間を、金属細線７を用いてワイヤーボンドにより電気的に接続しているが、このように複数のダイパット２上にそれぞれ１つずつ半導体素子４を実装する場合、半導体素子４の搭載精度は取れるが、リードフレーム５に複数のダイパット２を設けなければならないため、ダイパット２間にデッドスペースが生じ、半導体装置１１が大型化してしまうという問題点があった。
【０００８】
さらに、リードフレーム５において、その搬送時やダイスボンド時の応力によって、複数のダイパット２間で高さが変わってしまうことにより、半導体素子４間の高さも変わり、ワイヤーボンド時の認識が取りづらくなるという問題点もあった。
【０００９】
また、図７に示すような従来の半導体装置１２においては、ダイパット２が一つであるため、図６に示す半導体装置１１のようにダイパット２間のデッドスペースがなく、小型化が可能であるが、一般的に平面的なダイパット２上に複数個の半導体素子４を並べて実装するには、実装用のダイスボンド材６が必要であり、ダイスボンド材６の塗布時に、ダイスボンド材６が広がってしまい、１つ目以降の半導体素子４の実装時に、ダイスボンド材６同士が干渉し、半導体素子４の実装位置が動いてしまい、半導体素子４間の間隔が定まらないことから、隣接する半導体素子４の表面にダイスボンド材６が這い上がって半導体素子４が電気的に短絡してしまうことや、ワイヤーボンド工程において金属細線７がうまく半導体素子４と接続されないという問題点があった。
【００１０】
また、特許文献１に記される先行技術によれば、ダイパット２に２個の半導体素子４が実装されるリードフレーム５を利用した半導体装置において、各実装領域の境界部にリードフレーム５を曲げ加工した溝を形成することによって、余分なダイボンド材６が溝に流れてとどまることで、隣の実装領域に流れることを防止することが可能であるが、２個目の半導体素子４の実装時において、ダイスボンド材６の融点以上の温度がリードフレーム５に加わるため、１個目の半導体素子４を実装していたダイスボンド材６が溶融し、半導体素子４が移動してしまうために、半導体素子４の搭載精度が悪くなり、ワイヤーボンド時にワイヤーボンド装置のチップ位置認識の不具合を起こすという懸念があった。
【００１１】
この現象は特に、半導体素子４の電極パットと、異なる半導体素子４の電極パットを金属細線７にて接合する際に顕著であり、これは、搭載精度の悪い半導体素子４を２つ同時に認識しなければならないためである。
【００１２】
以上のように、ダイスボンド材６として高熱伝導性もしくは高電子伝導性を必要とする半導体素子４においては、その素子裏面とダイパット２間が剥離する恐れがあり、もし放熱性の低下や剥離に伴う抵抗の増大があれば電気的特性が著しく劣化してしまい、半導体装置の信頼性が低下し、それに伴い製品歩留まりも低下するという問題が発生する。
【００１３】
本発明は、上記従来の問題点を解決するもので、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とする半導体素子においても、その素子裏面とダイパット間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置を安定して得ることができる半導体装置とその製造方法を提供する。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明の請求項１に記載の半導体装置は、高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置であって、前記複数の半導体素子のうち１つは厚み１５μｍ以下の半田で前記ダイパットに実装され、残りは樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されていることを特徴とする。
【００１５】
また、本発明の請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子であることを特徴とする。
【００１６】
また、本発明の請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子は、前記高放熱性を必要とするパワー半導体素子であることを特徴とする。
【００１７】
また、本発明の請求項４に記載の半導体装置は、請求項１から請求項３のいずれかに記載の半導体装置であって、前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃であることを特徴とする。
【００１８】
また、本発明の請求項５に記載の半導体装置は、請求項４に記載の半導体装置であって、前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田であることを特徴とする。
また、本発明の請求項６に記載の半導体装置は、請求項１から請求項５のいずれかに記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の前記半田との境界に、３層もしくは４層あるいは５層からなる金属の蒸着層が形成されたことを特徴とする。
【００１９】
また、本発明の請求項７に記載の半導体装置は、請求項６に記載の半導体装置であって、前記金属の蒸着層のうち前記半田と接する層が金であることを特徴とする。
また、本発明の請求項８に記載の半導体装置は、請求項１から請求項７のいずれかに記載の半導体装置であって、前記厚み１５μｍ以下の半田で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットと、前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装されている半導体素子の少なくとも１つの電極パットとが、金属細線によって結線されていることを特徴とする。
【００２０】
また、本発明の請求項９に記載の半導体装置の製造方法は、高放熱性が必要で、１つのダイパット上に裏面の電位を同一とする複数の半導体素子が実装されて樹脂封止された半導体装置の製造方法であって、前記複数の半導体素子のうち１つの半導体素子について、ウェハー時にその裏面に厚み１５μｍ以下の半田を蒸着し、前記蒸着した半田とともにダイシングして個片化した半導体素子を、前記蒸着した半田の融点以上に加熱した前記ダイパットに実装し、前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程を有することを特徴とする。
【００２１】
また、本発明の請求項１０に記載の半導体装置の製造方法は、請求項９に記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、その動作時に裏面から前記ダイパッドへ電流を流す必要があるパワー半導体素子を用いることを特徴とする。
【００２２】
また、本発明の請求項１１に記載の半導体装置の製造方法は、請求項９または請求項１０に記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田を蒸着を裏面に蒸着する半導体素子は、前記高放熱性を必要とするパワー半導体素子を用いることを特徴とする。
【００２３】
また、本発明の請求項１２に記載の半導体装置の製造方法は、請求項９から請求項１１のいずれかに記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田は、融点が２７０〜３４０℃のものを用いることを特徴とする。
【００２４】
また、本発明の請求項１３に記載の半導体装置の製造方法は、請求項１２に記載の半導体装置の製造方法であって、前記厚み１５μｍ以下の半田は、鉛と錫の共晶半田を用いることを特徴とする。
【００２５】
また、本発明の請求項１４に記載の半導体装置の製造方法は、請求項９から請求項１３のいずれかに記載の半導体装置の製造方法であって、前記ウェハーの裏面に厚み１５μｍ以下の半田を蒸着する工程の前工程で、３層もしくは４層あるいは５層からなる金属の蒸着層を形成することを特徴とする。
【００２６】
また、本発明の請求項１５に記載の半導体装置の製造方法は、請求項１４に記載の半導体装置の製造方法であって、前記金属の蒸着層のうち前記半田と接する層を金で形成することを特徴とする。
【００２７】
また、本発明の請求項１６に記載の半導体装置の製造方法は、請求項９から請求項１５のいずれかに記載の半導体装置の製造方法であって、前記半田で前記ダイパットに実装した半導体素子以外の１つ以上の半導体素子を、樹脂組成物を含有する半導体用接着剤によって前記ダイパットに実装する工程は、前記半田の融点より低い２６０℃以下で行うことを特徴とする。
【００２８】
また、本発明の請求項１７に記載の半導体装置の製造方法は、請求項９から請求項１６のいずれかに記載の半導体装置の製造方法であって、前記半田で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットと、前記樹脂組成物を含有する半導体用接着剤で前記ダイパットに実装した半導体素子の少なくとも１つの電極パットとを、金属細線によって結線する工程を有することを特徴とする。
【発明の効果】
【００２９】
本発明によれば、半導体素子が同一のリードフレーム上に複数個実装される場合にも、ダイパットが複数いらないため、ダイパット間のデッドスペースがなく小型化が可能であり、かつダイスボンド材の流れ出しを抑制し、ダイスボンド材の這い上がりによって半導体素子が電気的に短絡することを防止し、さらに半導体素子の実装箇所を精度よく定めることができる。
【００３０】
また、ワイヤーボンダーによる半導体素子およびその電極パット認識が取りやすく、認識エラーによる製造設備の停止をなくすことができる。
以上により、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とする半導体素子においても、その素子裏面とダイパット間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置を安定して得ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を示す半導体装置とその製造方法について、図面を参照しながら具体的に説明する。
図１は本実施の形態の半導体装置１３の構造図であり、図１（ａ）は例えば高耐圧用の素子用に用いられる半導体装置１３の平面を示し、図１（ｂ）は図１（ａ）におけるａ−ａ’の断面を示す。
【００３２】
図１において、リードフレーム５は半導体素子搭載部としてのダイパット２と、前記ダイパット２の周囲にインナーリード３を有しており、ダイパット２へ電流を流す必要があるパワー半導体素子４１、そしてパワー半導体素子４１を制御する制御回路用の半導体素子４２が、ダイスボンド材６１、６２によって前記ダイパット２に実装されており、半導体素子４１、４２どうしは金属細線７１によって、また半導体素子４１、４２とインナーリード３は金属細線７２によって、半導体素子４１、４２とダイパット２は金属細線７３によって電気的に接続されている。
【００３３】
上記において、ダイパット２は熱伝導性の良い銅アロイで形成されており、厚みが１．４ｍｍ程であり、放熱板をかねている。ダイパット２表面は、金属細線７３が接続できるよう例えば銀メッキが施されている。リードフレーム５は封止樹脂８によって樹脂封止されており、樹脂封止領域から突出したアウターリード９が所望の形状に加工されている。
【００３４】
このような半導体装置１３において、パワー半導体素子４１のダイスボンド材６１は、前記パワー半導体素子４１の動作時に半導体素子４１の裏面からダイパット２に電流を流す必要があり、ダイスボンド材６１と半導体素子４１裏面間やダイスボンド材６１とダイパット２間が剥離して抵抗が増えることがなく高放熱性と高信頼性を有する材料として、鉛と錫を共晶させた高融点半田（以下、ダイスボンド材６１と同一の符号６１で示す）が用いられる。
【００３５】
このとき、半導体素子４１の裏面には、半田６１と半導体素子４１裏面を接合するため、Ｔｉ、Ｎｉ、Ａｕの３層からなる金属の蒸着層が形成されている。この蒸着層のうち半田６１と接する層は酸化しにくい金（Ａｕ）で形成されており、半導体素子４１とダイパット２間にボイドが生じることを防止している。
【００３６】
なお、本実施の形態では、半導体素子がパワー半導体素子４１と制御回路半導体素子４２であるが、これに限定することなく、少なくとも一つの半導体素子が、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とするパワー半導体素子４１であればよい。また、本実施の形態では、ダイパット２に搭載される半導体素子は、半導体素子４１、４２の２つであるが、これに限定することなく、３つ以上であってもよい。
【００３７】
また、本実施の形態では、ダイパット２表面は、金属細線７３が接続できるように銀メッキが施されているが、これに限定することなく、金属細線７３が接続できる表面処理がされておればよい。ダイパット２表面全てが表面処理されてなくてもよく、金属細線７３の接続を所望する箇所のみでもよい。
【００３８】
また、本実施の形態では、高融点の半田６１として、鉛と錫の共晶半田を用いているが、これに限定することなく、融点が２７０〜３４０℃であり、十分な熱及び電子伝導性と半導体素子４１、４２の裏面やダイパット２表面と密着性を有する半田６１であればよい。
【００３９】
また、本実施の形態では、ダイパット２は、厚みが１．４ｍｍで熱伝導性の良い銅アロイで形成されているが、これに限定することなく、半導体素子４１として十分な放熱性を有することができる素材および形状であれば良い。
【００４０】
また、本実施の形態では、半導体素子４１、４２どうしが金属細線７１によって接続されているが、これに限定することなく、所望の電気的接合が半導体装置１３内で施されていれば良い。
【００４１】
また、本実施の形態では、半導体素子４１の裏面の金属蒸着層のうち半田６１と接する層は酸化しにくい金（Ａｕ）で形成されているが、これに限定することなく、銀（Ａｇ）などの金属で形成されていても良い。
【００４２】
また、本実施の形態では、半導体素子４１裏面の金属蒸着層はＴｉ、Ｎｉ、Ａｕからなる３層であるが、これに限定することなく、１層以上の金属で形成されておればよい。
この半導体装置１３の第１の特徴は、複数の半導体素子を実装可能な１つのダイパット２と、前記ダイパット２に導電性ダイスボンド材で実装された半導体素子を複数有する半導体装置１３において、前記複数の半導体素子の裏面の電位が同一で、複数の半導体素子を並べてダイパット２上に実装したものを１つのパッケージに樹脂封止してマルチ化および小型化をはかった半導体装置であって、前記複数の半導体素子の１つが、ウェハー時にその裏面に２μｍ以上１５μｍ以下の半田６１を蒸着し、さらに蒸着された半田６１とともにダイシングすることで個片化された半導体素子４１を、蒸着された半田６１の融点以上に加熱したダイパット２に実装されることによって、厚み２μｍ以上１５μｍ以下の半田６１でダイパット２に実装されており、残りの複数の半導体素子（例えば、半導体素子４２を含む半導体素子群）は、銀ペーストなどのエポキシ樹脂やアクリル樹脂等の樹脂組成物を含有する半導体用接着剤からなるダイスボンド材６２でダイパット２に実装されていることである。
【００４３】
また、本実施の形態では、ダイパット２に樹脂組成物を含有する半導体用接着剤からなるダイスボンド材６２によって実装される半導体素子としては、半導体素子４１の１つであるが、これに限定することなく、２つ以上であってもよい。
【００４４】
上記により、ダイパット２が複数いらないため、従来のようなダイパット２間のデッドスペースがなく、半導体装置１３の小型化が可能である。また、動作時に半導体素子の裏面からダイパット２に電流を流す必要があり高熱伝導性が求められる半導体素子４１のダイスボンド材として、高融点の半田６１を用いることによって、半導体素子４１裏面とダイパット２間の剥離を防止することができ、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することが可能である。
【００４５】
さらに、ウェハー時にその裏面に１５μｍ以下の半田６１を蒸着することで、ダイスボンド材の量を制御することによって、ダイスボンド材のダイパット２上への流れ出しを抑制し、ダイスボンド材の這い上がりによって半導体素子が電気的に短絡することを防止することができる。
【００４６】
ここで例えば糸半田等を用いた半田６２の滴下によるダイスボンド材の塗布法を用いた際には、半導体素子裏面の十分な濡れ面積を確保しようとすると、半導体素子裏面の半田厚は１５μｍ以上となり、染み出したダイスボンド材がダイパット２上に流れ出してしまうことから、半導体素子４１を厚み２μｍ以上１５μｍ以下に制御した半田６１でダイパット２に実装するためには、事前にウェハー裏面に蒸着を行う必要がある。また、ウェハーへの半田６１の蒸着工程においては、１５μｍより厚い半田層の蒸着はウェハーに過剰な熱と応力がかかって割れる危険があり、１５μｍ以下であればその懸念がない。
【００４７】
本発明にかかる半導体装置１３の第２の特徴は、前記半導体素子４１をダイパット２に実装する厚み２μｍ以上１５μｍ以下の半田６１の融点が、２７０〜３４０℃であることである。
【００４８】
上記により、一度ダイパット２に搭載されたパワー半導体素子４１を実装する半田６１が、２つ目の半導体素子４２の樹脂組成物を含有する半導体用接着剤からなるダイスボンド材６２による実装時の温度である２００℃以下の温度において溶融することがないため、実装の衝撃で実装位置がずれることがなく、半導体素子４１、４２の実装箇所を精度よく定めることが可能である。
【００４９】
さらに、半田６１の量を蒸着層厚みによって制御することが可能になるため、チップ高さにバラつきが生じない。
以上から半導体素子４の搭載精度が改善され、また、チップ高さがばらつかなくなるために、ワイヤーボンド時の認識が容易になる。これは特に、半導体素子４１、４２どうし間を金属細線７１によって接続する際に有効である。
【００５０】
図２は本実施の形態の半導体装置１３の製造方法を示すフローチャートである。また、図３は本実施の形態の半導体装置１３を形成するためのリードフレーム５の構造を示す平面図である。
【００５１】
前記リードフレーム５は、複数の半導体素子が実装できる１つのダイパット２とインナーリード３を有している。ダイパット２は熱伝導性の良い銅アロイで形成されており、厚みが１．４ｍｍ程であり、放熱板をかねている。ダイパット２の表面とインナーリード３は、金属細線７３、７２が接続できるように、例えば銀メッキが施されている。
【００５２】
なお、本実施の形態では、ダイパット２の表面は、金属細線７３が接続できるように銀メッキが施されているが、これに限定することなく、金属細線７３が接続できる表面処理がなされておればよい。また、ダイパット２の表面全てが表面処理されてなくてもよく、金属細線７３の接続を所望する箇所のみでもよい。
【００５３】
また、本実施の形態では、ダイパット２は、厚みが１．４ｍｍで熱伝導性の良い銅アロイで形成されているが、これに限定することなく、半導体素子が十分な放熱性を有することができる素材および形状であれば良い。
【００５４】
動作時に半導体素子の裏面からダイパット２に電流を流す必要があるパワー半導体素子４１は、拡散工程により、ウェハーに半導体素子の回路が形成された後、ウェハーは３００μｍの厚みにバックグラインドされる。後に前記ダイパット２に搭載される半導体素子４１が形成されたウェハーの回路形成部裏面に、半田６１と半導体素子４１裏面を接合するためのＴｉ、Ｎｉ、Ａｕの３層からなる金属の蒸着層が形成される。前記蒸着層のうち半田６１と接する層は酸化しにくい金（Ａｕ）で形成されており、半導体素子（チップ）とダイパット間にボイドが生じることを防止している。
【００５５】
なお、本実施の形態では、半導体素子がパワー半導体素子４１であるが、これに限定することなく、ダイスボンド材に高熱伝導性もしくは高電子伝導性を必要とする半導体素子であればよい。
【００５６】
また、本実施の形態では、バックグラインド後のウェハー厚みは３００μｍであるが、これに限定することなく、所望の厚みであれば良い。
また、本実施の形態では、半導体素子裏面の金属蒸着層のうち半田と接する層は、酸化しにくい金で形成されているが、これに限定することなく、銀などの金属で形成されていても良い。
【００５７】
また、本実施の形態では、半導体素子裏面の金属蒸着層は、Ｔｉ、Ｎｉ、Ａｕの３層であるが、これに限定することなく、１層以上の金属で形成されておればよい。
さらに、ウェハーの回路形成部裏面にＴｉ、Ｎｉ、Ａｕの３層からなる金属の蒸着層が形成（図２のステップＳ２０）されたのち、その蒸着層上に１０μｍの鉛と錫の共晶半田６１が蒸着（図２のステップＳ２１）される。
【００５８】
なお、本実施の形態では、半田の蒸着厚みは１０μｍであるが、これに限定することなく、厚み２μｍ以上１５μｍであればよい。ここで、半田の蒸着厚みが１５μｍを大きく上回ると、蒸着時の熱ストレスや、応力によってウェハークラックやウェハー割れの危険性がある。また、半田６１の組成は、鉛と錫の共晶半田に限定することなく、融点が２７０〜３４０℃であり、十分な熱及び電子伝導性とチップ裏面やダイパット表面と密着性を有する半田６１であればよい。
【００５９】
半田６１の蒸着層形成後、ウェハーは、所望の大きさにダイシング（図２のステップＳ２２）され個片の半導体素子４１となる。
図４において、図３で示されたリードフレーム５のダイパット２に個片となったパワー半導体素子４１が実装（図２のステップＳ２３）される。このとき、半導体素子４１裏面に既に半田６１が蒸着されているため、半田６１などの接着剤は滴下せず、３００℃に加熱されたリードフレーム５に半導体素子４１をマウントするだけで、実装が完了する。
【００６０】
これにより、動作時に半導体素子の裏面からダイパット２に電流を流す必要があり、高熱伝導性が求められるパワー半導体素子４１のダイスボンド材６として、半田６１を用いることによって、半導体素子４１の裏面とダイパット２間の剥離を防止することができ、放熱性の低下や剥離に伴う抵抗の増大による電気的特性の劣化を防止することが可能である。
【００６１】
なお、本実施の形態では、リードフレーム５の加熱温度を３００℃としたが、これに限定することなく、半田６１の融点以上であればよい。
次に、パワー半導体素子４１を制御する制御回路半導体素子４２が、銀ペーストなどの樹脂組成物を含有する半導体用ダイスボンド材６２でダイパット２に実装（図２のステップＳ２４）される。前記ダイスボンド材６２は、１８０℃でキュアされ、半導体素子４２をダイパット２に固着する。
【００６２】
なお、本実施の形態では、ダイスボンド材６２のキュア温度を１８０℃としたが、これに限定することなく、前記半田６１の融点以下であればよく、例えば２６０℃以下であれば良い。
【００６３】
これにより、ダイパット２に搭載されたパワー半導体素子４１を実装する半田６１が、制御回路半導体素子４２のダイスボンド材６２による実装時の温度である２００℃以下の温度において溶融することがないため、実装の衝撃で実装位置がずれることがなく、複数の半導体素子の実装箇所を精度よく定めることが可能であり、ワイヤーボンド工程において、ワイヤーボンダーによる半導体素子４およびその電極パット認識が取りやすく、認識エラーによる設備の停止を低減することが可能である。
【００６４】
なお、本実施の形態では、リードフレーム５に２個目に搭載される半導体素子を制御回路半導体素子４２としたが、これに限定することなく、所望の半導体素子であれば良い。また、本実施の形態では、ダイパット２に搭載される半導体素子は２つであるが、これに限定することなく、３つ以上であってもよい。
【００６５】
図５において、半導体素子４１、４２間、半導体素子４１、４２−インナーリード３間、半導体素子４１、４２−ダイパット２間が金属細線７を用いてワイヤーボンド（図２のステップＳ２５）され、電気的に接続される。このとき、半導体素子４１、４２の実装精度が高く保たれているため、ワイヤーボンダーによる半導体素子４１、４２およびその電極パット認識が取りやすく、認識エラーによる設備の停止がないため、低タクトで生産することが可能である。
【００６６】
さらに、ワイヤーボンドされた前記半導体装置１３は、トランスファーモールド方式によって樹脂封止（図２のステップＳ２６）され、その後、樹脂８封止領域から突出したアウターリード９が所望の形状に加工（図２のステップＳ２７）され、さらに、品種および商標などがレーザマーキング（図２のステップＳ２８）され、電気特性などの最終検査（図２のステップＳ２９）が行なわれた後に、本実施の形態の半導体装置１３が製造される。
【００６７】
以上のように、本実施の形態の半導体装置１３によれば、半導体素子４１、４２が同一のリードフレーム５上に複数個実装される場合にも、ダイパット２が複数いらないため、ダイパット２間のデッドスペースがなく、小型化が可能であり、かつダイスボンド材６１、６２の流れ出しを抑制し、ダイスボンド材６１、６２の這い上がりによって半導体素子４１、４２が電気的に短絡することを防止し、さらに半導体素子４１、４２の実装箇所を精度よく定めることができる。
【００６８】
また、ワイヤーボンダーによる半導体素子４１、４２およびその電極パット認識が取りやすく、認識エラーによる設備の停止をなくすことができる
以上により、ダイパット２へ電流を流す必要があるパワー半導体素子４１においても、その素子裏面とダイパット２間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置１３を安定して得ることができる。
【産業上の利用可能性】
【００６９】
本発明の半導体装置とその製造方法は、ダイスボンド材として高熱伝導性もしくは高電子伝導性を必要とする半導体素子においても、その素子裏面とダイパット間が剥離することがなく、放熱性の低下や剥離に伴う抵抗の増大による特性劣化を防止することができ、良好な歩留まりで高信頼性の半導体装置を安定して得ることができるもので、種々の電子機器に適用される高放熱性半導体装置に有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態の半導体装置の構造を示す平面図とそのａ−ａ’断面図
【図２】同実施の形態の半導体装置の製造方法を示すフローチャート
【図３】同実施の形態の半導体装置を形成するためのリードフレームの構造を示す平面図
【図４】同実施の形態の半導体装置の製造方法を示す平面図とそのｂ−ｂ’断面図
【図５】同実施の形態の半導体装置の製造方法により得られた半導体装置の途中構造を示す平面図
【図６】従来の半導体装置の構造例を示す平面図
【図７】従来の半導体装置の他の構造例を示す平面図
【符号の説明】
【００７１】
１１、１２、１３    半導体装置
２    ダイパット
３    インナーリード
４    半導体素子
４１、４２    半導体素子
５    リードフレーム
６    ダイスボンド材
６１    ダイスボンド材（半田）
６２    ダイスボンド材
７    金属細線
７１、７２、７３    金属細線
８    封止樹脂
９    アウターリード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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