(57)【要約】【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶するメモリセルＭＣ１１〜ＭＣｎｍ、メモリセルＭＣ１１〜ＭＣｎｍに接続され且つ所定のメモリセルのデータの読み出し時及び書き込み時に活性化されるワード線ＷＬ１〜ＷＬｎ及び第１ビット線ＢＬ１〜ＢＬｍを有する。メモリセルＭＣ１１〜ＭＣｎｍは、絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶するアンチヒューズ１１と、所定のメモリセルのデータの書き込み時にクロック動作する昇圧クロックの入力を受け付け、その昇圧クロックに基づき昇圧させた昇圧信号をアンチヒューズ１１の一端に印加するチャージポンプ回路１６とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
抵抗値の変化に基づき情報を記憶する複数のメモリセル、前記複数のメモリセルに接続され且つ所定の前記メモリセルのデータの読み出し時及び書き込み時に活性化される複数の第１配線及び第２配線を有する不揮発性半導体記憶装置であって、
前記メモリセルは、
絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する不可逆性記憶素子と、
所定の前記メモリセルのデータの書き込み時にクロック動作する昇圧クロックの入力を受け付け当該昇圧クロックに基づき昇圧させた昇圧信号を前記不可逆性記憶素子の一端に印加する昇圧回路と
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記昇圧回路は、
一端が前記不可逆性記憶素子の一端に接続されたスイッチと、
一端が前記スイッチの他端に接続されたキャパシタとを備え、
前記スイッチは、当該スイッチの他端側から一端側へと向かう方向にのみ電荷を転送するように構成され、
前記キャパシタの他端は、前記昇圧クロックが入力されるように構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記昇圧回路は、
一端が前記スイッチの他端及び前記キャパシタの一端に接続された第１トランジスタと、
一端が前記不可逆性記憶素子の一端に接続され且つ他端が前記第１トランジスタの一端に接続された第２トランジスタとを備え、
前記第１トランジスタのゲートは、前記第１配線に接続され、
前記第１トランジスタの他端は、前記第２配線に接続されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
データ書き込み時において、所定の前記第１配線及び所定の前記第２配線を活性化させ、且つ所定の前記キャパシタの他端側にクロックパルスの前記昇圧クロックを印加する制御回路
を備えることを特徴とする請求項２又は請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記不可逆性記憶素子は、Ｎ型ＭＯＳＦＥＴにて構成されている
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に読み出し及び書き込み可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体集積回路において、電源を落しても記憶されたデータが消失しない不揮発性のＯＴＰ（One-Time Programmable）メモリは不可欠な要素となっている。ＯＴＰメモリは、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）といった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造工程での履歴、及び管理用の情報を記憶する為のチップＩＤ用途などで広く使用されている。
【０００３】
メモリのリダンダンシ用途には、最も安価な不揮発性メモリとして、レーザー光によりブロウすることにより、不可逆的に情報を記憶するレーザーヒューズを用いたレーザーヒューズＲＯＭ（Read Only Memory）が使用されてきた。レーザーヒューズＲＯＭには、特別なヒューズブロウ装置と、それを用いたブロウ工程が必要であり、その為のテストコストがかかる。また、レーザーヒューズＲＯＭは、その最小寸法は使用するレーザー光の波長で決る為、他の回路部分と微細化の歩調が合わず、次第に占有する面積の割合が大きくなってきている。さらに、レーザーヒューズＲＯＭは、そのプログラム方法の為、ウェファレベルでしかプログラムできず、パッケージ後の高速テストでの不良の救済、チップ内に搭載されたテスト回路による組込み自己修復（ＢＩＳＲ（Built-in Self Repair））等に使用することはできない。
【０００４】
また、レーザーヒューズＲＯＭを用いていたシステムでも、電気的にプログラム可能な不揮発性メモリを搭載したいという要求がある。ここで、複数チップから構成されたシステムでは、独立したＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）のチップに各種の情報を格納することも可能である。しかしながら、システムを一つのチップ上に集積するＳｏＣ（System on Chip） においては、不揮発性メモリも内部に持たなければならない。フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを混載することは、その為の追加のマスク、プロセスを必要としコストの上昇を招く。メモリのリダンダンシ情報をはじめ、不揮発性メモリに記憶される情報は、何回も書き変えが必要なものばかりではないので、現代の標準的なＣＭＯＳプロセスで搭載可能な、ＯＴＰメモリは広い需要が期待される。
【０００５】
以下、ＯＴＰメモリで使用される記憶素子で、素子特性を不可逆的に変化させることで情報を記憶するタイプの素子を総称して「ヒューズ素子」と呼ぶことにする。また、ヒューズ素子の中で、電気的に素子特性を不可逆的に変化させるものを総称して、「ｅＦｕｓｅ（Electrical Fuse)）」と呼ぶことにする。標準ＣＭＯＳプロセスにおいて使用できるｅＦｕｓｅの一つとして、ＭＯＳＦＥＴのゲート絶縁膜に高電圧を印加して、絶縁破壊を生じさせその際に伝導スポットが形成されることによる低抵抗化を用いた「Gate-Ox eFuse」がある。未プログラム状態で高抵抗状態、プログラム後に低抵抗状態となるヒューズ素子は、「アンチヒューズ」と呼ばれる。以下、アンチヒューズにおいて、未プログラムの高抵抗状態では、「０」データが、プログラム後の低抵抗状態では、「１」データがそれぞれ記憶されていると定義する。このような、アンチヒューズを用いたＯＴＰメモリの従来例としては、非特許文献１に記載がある。非特許文献１では、Ｐ型ＭＯＳＦＥＴのゲート絶縁膜をアンチヒューズとして使用し、メモリアレイの外部にプログラム用高電圧電源回路が配置されている。
【０００６】
しかし、上記アンチヒューズにおいては、電源電圧変動によるプログラム用電圧のレベル等の関係性のずれ、高温条件、及び製造バラツキによるしきい電圧の低下で生じるメモリセル内のリーク（ノードの電圧の低下）によって、各メモリセルへの高電圧ストレスが大きくなる。また、書き込みビット数の増大につれ、総書き込み時間が増大すると、非選択セルへのストレス印加時間も増大することになる。このような、高電圧ストレスの強度、高電圧ストレスのかかる時間がともに増大する状況では、非選択セルのゲート絶縁膜が劣化し、「１」データが誤書き込みされる可能性がある。劣化の程度では、各メモリセルは、出荷前の最終テスト時では合格するものの、経年変化により実使用中に不良が発生する場合もあり、重大な信頼性にかかる問題を起こす可能性がある。
【非特許文献１】A 65nm Pure CMOS One-time Programmable Memory Using a Two-Port Antifuse Cell Implemented in a Matrix Structure”, pp.211-215,IEEE Asian Solid-State Circuits Conference 2007
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、信頼性の高い不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、抵抗値の変化に基づき情報を記憶する複数のメモリセル、前記複数のメモリセルに接続され且つ所定の前記メモリセルのデータの読み出し時及び書き込み時に活性化される複数の第１配線及び第２配線を有する不揮発性半導体記憶装置であって、前記メモリセルは、絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する不可逆性記憶素子と、所定の前記メモリセルのデータの書き込み時にクロック動作する昇圧クロックの入力を受け付け当該昇圧クロックに基づき昇圧させた昇圧信号を前記不可逆性記憶素子の一端に印加する昇圧回路とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明は、信頼性の高い不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の構成）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略図を示す。図１に示すように、第１実施形態に係る不揮発性半導体記憶装置１００は、主に、メモリセルアレイ１０、制御回路２０を有する。メモリセルアレイ１０は、格子状（マトリクス状）に配置された複数のメモリセルＭＣ１１〜ＭＣｎｎｍ（ｎ、ｍは２以上の整数）を有する。制御回路２０は、複数のメモリセルＭＣ１１〜ＭＣｎｍに印加する電圧を制御する。
【００１２】
メモリセルアレイ１０は、行方向に延びる複数のワード線（第１配線）ＷＬ１〜ＷＬｎにて制御回路２０と接続されている。メモリセルアレイ１０は、列方向に延びる複数の第１ビット線（第２配線）ＢＬ１〜ＢＬｍ、列方向に延びる複数の第２ビット線ＢＣＬＫ１〜ＢＣＬＫｍにて制御回路２０と接続されている。また、メモリセルアレイ１０は、制御回路２０よりＶＢＴ電圧ＶＢＴの供給を受けている。
【００１３】
ここで、ワード線ＷＬ１〜ＷＬｎ、及び第１ビット線ＢＬ１〜ＢＬｍは、所定のメモリセルＭＣ１１〜ＭＣｎｍのデータの読み出し時及び書き込み時に活性化される。また、第２ビット線ＢＣＬＫ１〜ＢＣＬＫｍには、データ書き込み時、昇圧クロックＶＢＣＬＫ１〜ＶＢＣＬＫｍが印加される。
【００１４】
図２は、メモリセルアレイ１０に含まれるメモリセルＭＣ１１の概略構成図である。なお、その他メモリセルＭＣ１２〜ＭＣｎｍは、メモリセルＭＣ１１と同様の構成を有する。
【００１５】
メモリセルＭＣ１１は、図２に示すように、アンチヒューズ（不可逆性記憶素子）１１、ダイオード（スイッチ）１２、キャパシタ１３、第１トランジスタ１４、及び第２トランジスタ１５を有する。
【００１６】
アンチヒューズ１１は、絶縁膜の破壊に伴う抵抗値の変化に基づき情報を記憶する記憶素子である。アンチヒューズ１１は、Ｎ型ＭＯＳＦＥＴにて構成されている。つまり、アンチヒューズ１１は、ドレイン、ソース、及びゲートを有し、そのドレイン、及びソースは、短絡されている。後述するようにアンチヒューズ１１の一端は、ダイオード１２の一端、及び第２トランジスタ１５の他端に接続されている。アンチヒューズ１１の他端は、接地されている。
【００１７】
ダイオード１２は、Ｎ型ＭＯＳＦＥＴにて構成されている。つまり、ダイオード１２は、ドレイン、ソース、及びゲートを有し、そのソース及びゲートは短絡（ダイオード接続）されている。ダイオード１２の一端（ドレイン側）は、アンチヒューズ１１の一端に接続されている。
【００１８】
キャパシタ１３は、例えば、Ｎ型ＭＯＳＦＥＴにて構成されるＭＯＳキャパシタである。キャパシタ１３の一端は、ダイオード１２の他端に接続されている。キャパシタ１３の他端は、第２ビット線ＢＣＬＫ１に接続されている。
【００１９】
第１トランジスタ１４は、Ｎ型ＭＯＳＦＥＴにて構成されている。第１トランジスタ１４の一端は、ダイオード１２の他端及びキャパシタ１３の一端に接続されている。第１トランジスタ１４の他端は、第１ビット線ＢＬ１に接続されている。第１トランジスタ１４のゲートは、ワード線ＷＬ１に接続されている。
【００２０】
第２トランジスタ１５は、Ｎ型ＭＯＳＦＥＴにて構成されている。第２トランジスタ１５の一端は、第１トランジスタ１４の一端に接続されている。第２トランジスタ１５の他端は、アンチヒューズ１１の一端に接続されている。第２トランジスタ１５のゲートには、ＶＢＴ発生回路２４からＶＢＴ電圧ＶＢＴが印加される。ＶＢＴ電圧ＶＢＴは、プログラム電圧（アンチヒューズ１１の絶縁膜破壊に要する電圧）の半分程度の電圧値（例えば、３．３Ｖ）に設定されている。ここで、第２トランジスタ１５の閾値を「Ｖｔ」とすると、第２トランジスタ１５は、第１トランジスタ１４に印加される電圧を「ＶＢＴ−Ｖｔ」まで抑える「バリアトランジスタ」として機能を有する。
【００２１】
上記構成に係る本実施形態において、アンチヒューズ１１の一端と第２トランジスタ１５の他端とダイオード１２の一端とを結ぶ配線を「第１内部ノードＮ０」とする。また、ダイオード１２の他端とキャパシタ１３の一端と第１トランジスタ１４の一端（第２トランジスタ１５の一端）とを結ぶ配線を「第２内部ノードＮ１」とする。
【００２２】
上記構成において、ダイオード１２、キャパシタ１３、第１トランジスタ１４、及び第２トランジスタ１５は、キャパシタの充放電を利用して昇圧動作を行うチャージポンプ回路（昇圧回路）１６として機能する。チャージポンプ回路１６は、アンチヒューズ１１へのプログラム用の高電圧を生成する。チャージポンプ回路１６は、所定のメモリセルＭＣ１１のデータの書き込み時にクロック動作する昇圧クロックＶＢＣＬＫ１〜ＶＢＣＬＫｍの入力を受け付け、その昇圧クロックＶＢＣＬＫ１〜ＶＢＣＬＫｍに基づき昇圧させた昇圧信号をアンチヒューズ１１の一端に印加する。
【００２３】
再び、図１を参照して、制御回路２０の構成について説明する。制御回路２０は、図１に示すように、ローデコーダ回路２１、データ入出力回路２２、及びクロック駆動回路２３、及びＶＢＴ発生回路２４を有する。
【００２４】
ローデコーダ回路２１は、アドレス信号を受け付け、そのアドレス信号に基づき任意のワード線ＷＬ１〜ＷＬｎに印加されるワード線電圧ＶＷＬ１〜ＶＷＬｎを選択的に上げる（例えば、３．３Ｖ）。
【００２５】
データ入出力ブロック２２は、書き込み信号及び読み出し信号の入力を受け付け、それら書き込み信号及び読み出し信号に基づき、任意の第１ビット線ＢＬ１〜ＢＬｍに印加される第１ビット線電圧ＶＢＬ１〜ＶＢＬｍを選択的に上げる（例えば、３．３Ｖ）。データ入出力ブロック２２は、第１ビット線ＢＬ１〜ＢＬｍを介する読み出し信号を増幅して出力する。
【００２６】
クロック駆動回路２３は、任意の第２ビット線ＢＣＬＫ１〜ＢＣＬＫｍに選択的にクロックパルスの昇圧クロックＶＢＣＬＫ１〜ＶＢＣＬＫｍを印加する。昇圧クロックＶＢＣＬＫ１〜ＶＢＣＬＫｍは、所定周期で「０Ｖ」及び「３．３Ｖ」に変化する。
【００２７】
ＶＢＴ発生回路２４は、ＶＢＴ電圧ＶＢＴを発生させる（例えば、３．３Ｖ）。また、ＶＢＴ発生回路２４は、第２トランジスタ１５のゲートにＶＢＴ電圧ＶＢＴを供給する。
【００２８】
（第１実施形態に係る不揮発性半導体記憶装置１００の書き込み動作）
次に、図３を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の書き込み動作について説明する。図３は、第１実施形態に係る不揮発性半導体記憶装置の書き込み動作を示すタイムチャート図である。なお、以下の図３に係る書き込み動作は、メモリセルＭＣ１１のみに書き込みを行い（「１」をプログラム）、その他のメモリセルＭＣ１２〜ＭＣｎｍに書き込みを行わない場合を示す。
【００２９】
書き込み動作実行前、ＶＢＴ電圧ＶＢＴは、「０Ｖ」に設定されている。同様に、ワード線電圧ＶＷＬ１〜ＶＷＬｎは、「０Ｖ」に設定されている。第１ビット線電圧ＶＢＬ１〜ＶＢＬｍは、「０Ｖ」に設定されている。昇圧クロックＶＢＣＬＫ１〜ＶＢＣＬＫｍは、「０Ｖ」に保持されている。
【００３０】
図３に示すように、先ず、時刻ｔ１１にて、ＶＢＴ発生回路２４は、ＶＢＴ電圧ＶＢＴを「０Ｖ」から「３．３Ｖ」に上げる。同様に、時刻ｔ１１にて、ローデコーダ回路２１は、ワード線ＷＬ１に印加されるワード線電圧ＶＷＬ１を「０Ｖ」から「３．３Ｖ」に上げる。同様に、時刻ｔ１１にて、データ入出力回路２２は、第１ビット線ＢＬ１に印加される第１ビット線電圧ＶＢＬ１を「０Ｖ］から「３．３Ｖ」に上げる。
【００３１】
続いて、時刻ｔ１２にて、クロック駆動回路２３は、第２ビット線ＢＣＬＫ１にクロックパルス状の昇圧クロックＶＢＣＬＫ１のクロック動作を開始する。
【００３２】
上記動作により、メモリセルＭＣ１１の第１内部ノードＮ０に印加される第１ノード電圧ＶＮ０、及び第２内部ノードＮ１に印加される第２ノード電圧ＶＮ１は、図３に示すように、チャージポンプ回路１６によって、上下に変動を繰り返しながら昇圧される。最終的に、第１ノード電圧ＶＮ０及び第２ノード電圧ＶＮ１は、３．３Ｖ以上、６．６Ｖ未満まで昇圧される。つまり、換言すると、チャージポンプ回路１６によって、アンチヒューズ１１の一端（第１ノードＮ０）に、昇圧クロックＶＢＣＬＫ１に基づき昇圧させた昇圧信号（３．３Ｖ以上、６．６Ｖ未満）が印加される。
【００３３】
ここで、例えば、ダイオード１２、及びキャパシタ１３、が、理想的な特性であれば、第１ノード電圧ＶＮ０及び第２ノード電圧ＶＮ１は、６．６Ｖまで昇圧される。
【００３４】
第１内部ノード電圧ＶＮ０が、昇圧された状態を保つと、メモリセルＭＣ１１のアンチヒューズ１１の絶縁膜がブレークダウンを起こし、接地（０Ｖ）へのパスが形成される。これにより、メモリセルＭＣ１１に対して書き込みが行われる。
【００３５】
ここで、メモリセルＭＣ１２〜ＭＣ１ｎでは、ワード線ＷＬ１に印加されるワード線電圧ＶＷＬ１は、「３．３Ｖ」であるが、第１ビット線ＢＬ２〜ＢＬｍに印加される第１ビット線電圧ＶＢＬ２〜ＶＢＬｍ、及び第２ビット線ＢＣＬＫ２〜ＢＣＬＫｍに印加される昇圧クロックＶＢＣＬＫ２〜ＶＢＣＬＫｍは、「０Ｖ」に保持されている。したがって、メモリセルＭＣ１２〜ＭＣ１ｎでは、第２内部ノード電圧ＶＮ１は昇圧されない。
【００３６】
また、メモリセルＭＣ２１〜ＭＣｎ１では、第１ビット線ＢＬ１に印加される第１ビット線電圧ＶＢＬ１は、「３．３Ｖ」であり、第２ビット線ＢＣＬＫ１に印加される昇圧クロックＶＢＣＬＫ１は、「０Ｖ」と「３Ｖ」との間でクロッキングしているが、ワード線ＷＬ２〜ＷＬｎに印加されるワード線電圧ＶＷＬ２〜ＶＷＬｎは、「０Ｖ」である。これにより、メモリセルＭＣ２１〜ＭＣｎ１の全ての第１トランジスタ１４は、「オフ状態（非導通状態）」である。したがって、メモリセル２１〜ＭＣｎ１では、第２内部ノード電圧ＶＮ１は昇圧されない。
【００３７】
また、メモリセルＭＣ２２〜ＭＣｎｍでは、ワード線ＷＬ２〜ＷＬｎに印加されるワード線電圧ＶＷＬ２〜ＶＷＬｎ、第１ビット線ＢＬ２〜ＢＬｍに印加される第１ビット線電圧ＶＢＬ２〜ＶＢＬｍ、及び第２ビット線ＢＣＬＫ２〜ＢＣＬＫｍに印加される昇圧クロックＶＢＣＬＫ２〜ＶＢＣＬＫｍが、「０Ｖ」に保持されている。したがって、メモリセル２２〜ＭＣｎｍでは、第２内部ノード電圧ＶＮ１は昇圧されない。
【００３８】
つまり、制御回路２０は、上記のようにワード線ＷＬ１〜ＷＬｎ、第１ビット線ＢＬ１〜ＢＬｍ、及び第２ビット線ＢＣＬＫ１〜ＢＣＬＫｍを制御することにより、選択的にメモリセルＭＣ１１〜ＭＣｎｍに書き込み（「１」データをプログラム）することができる。
【００３９】
（第１実施形態に係る不揮発性半導体記憶装置１００の読み出し動作）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の読み出し動作について説明する。なお、以下の読み出し動作は、１本のワード線ＷＬ１に接続されたメモリセルＭＣ１１〜ＭＣ１ｍに読み出しを行う場合を示す。また、メモリセル１１には、「１」データが保持されているものとする。
【００４０】
読み出し動作実行前、ＶＢＴ電圧ＶＢＴは、「０Ｖ」に設定されている。同様に、ワード線電圧ＶＷＬ１〜ＶＷＬｎは、「０Ｖ」に設定されている。第１ビット線電圧ＶＢＬ１〜ＶＢＬｍは、「０Ｖ」に設定されている。昇圧クロックＶＢＣＬＫ１〜ＶＢＣＬＫｍは、「０Ｖ」に保持されている。
【００４１】
先ず、ＶＢＴ発生回路２４は、ＶＢＴ電圧ＶＢＴを「０Ｖ」から「１．２Ｖ」へと上げる。また、同時刻にて、データ入出力回路２２は、第１ビット線ＢＬ１〜ＢＬｍの第１ビット線電圧ＶＢＬ１〜ＶＢＬｍを「０Ｖ」から「１．２Ｖ」へと上げて、第１ビット線ＢＬ１〜ＢＬｍをプリチャージする。
【００４２】
次に、ローデコーダ回路２１は、ワード線ＷＬ１に印加されるワード線電圧ＶＷＬ１を「０Ｖ」から「１．２Ｖ」へと上げる。
【００４３】
上記工程により、プログラムされたメモリセルＭＣ１１には、第１ビット線ＢＬ１からアンチヒューズ１１の他端（グランド）に電流が流れる。一方、プログラムされていないメモリセルＭＣ１２〜ＭＣｎｍには、第１ビット線ＢＬ１〜ＢＬｍからアンチヒューズ１１の他端（グランド）に略電流が流れない。
【００４４】
データ入出力回路２２は、上記のような第１ビット線ＢＬ１〜ＢＬｍを流れる電流の有無をデータ「１」／「０」として読み出す。
【００４５】
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
次に、第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、プログラム用の高電圧を生成するチャージポンプ回路１６（ダイオード（スイッチ）１２、キャパシタ１３、第１トランジスタ１４、及び第２トランジスタ１５にて構成）をメモリセルＭＣ１１〜ＭＣｎｍ毎に設けている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、チャージポンプ回路１６により、選択したメモリセルＭＣ１１〜ＭＣｎｍのみにおいて、高電圧（昇圧信号）を発生させることができる。これにより、第１実施形態に係る不揮発性半導体記憶装置１００は、従来のように非選択のメモリセルのアンチヒューズへ劣化を生じさせることはなく、信頼性を向上させることができる。
【００４６】
また、第１実施形態に係る不揮発性半導体記憶装置１００において、アンチヒューズ１１は、Ｎ型ＭＯＳＦＥＴにて構成されている。したがって、アンチヒューズ１１は、Ｐ型ＭＯＳＦＥＴにて構成されたアンチヒューズと比較して、より低いプログラム電圧で、より短い時間でブレークダウンする。つまり、第１実施形態に係る不揮発性半導体記憶装置１００は、その応答時間を速くすることができる。
【００４７】
また、上記のように、アンチヒューズ１１は、Ｎ型ＭＯＳＦＥＴにて構成されている。したがって、アンチヒューズ１１は、Ｐ型ＭＯＳＦＥＴに設けられるウェル分離層（Ｐ型基板Ｎウェル内に形成）の面積を要しないので、Ｐ型ＭＯＳＦＥＴにて構成されたアンチヒューズと比較して、その占有面積を縮小することができる。
【００４８】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の構成）
次に、図４を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。図４は、第２実施形態に係る不揮発性半導体記憶装置の有するメモリセルＭＣａ１１を示す概略構成図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４９】
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と異なる複数のメモリセルＭＣａ１１〜ＭＣａｎｍを有する。
【００５０】
図４に示すように、メモリセルＭＣａ１１は、第１実施形態の第２トランジスタ１５を省略した構成を有する。すなわち、アンチヒューズ１１の一端は、直接的に第１トランジスタ１４ａの一端に接続されている。つまり、第２実施形態に係るチャージポンプ回路１６ａは、第２トランジスタ１５を省略した構成を有する。
【００５１】
第１トランジスタ１４ａは、第１実施形態と異なる。第１トランジスタ１４ａのゲート絶縁膜は、第１実施形態よりも厚く形成されている。すなわち、第１トランジスタ１４ａは、第１実施形態よりも耐圧性が高くなるように設計されている。なお、メモリセルＭＣａ１２〜ＭＣａｎｍは、メモリセルＭＣａ１１と同様の構成を有する。
【００５２】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００５３】
［他の実施形態］
以上、発明の実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、本発明に係る不揮発性半導体記憶装置は、アンチヒューズ１１の他端が接地された構成に限られるものではない。アンチヒューズ１１の他端は、昇圧信号より低電位に設定されていればよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略構成図である。
【図２】第１実施形態のメモリセルＭＣ１１の概略構成図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置１００の書き込み動作の説明図である。
【図４】本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリセルＭＣａ１１の概略構成図である。
【符号の説明】
【００５５】
１００…不揮発性半導体記憶装置、１０…メモリセルアレイ、ＷＬ１〜ＷＬｎ…ワード線、ＢＬ１〜ＢＬｍ…第１ビット線、ＢＣＬＫ１〜ＢＣＬＫｍ…第２ビット線、ＭＣ１１〜ＭＣｎｍ、ＭＣａ１１〜ＭＣａｎｍ…メモリセル、１１…アンチヒューズ、１２…ダイオード、１３…キャパシタ、１４…第１トランジスタ、１５…第２トランジスタ、１６…チャージポンプ回路、２０…制御回路、２１…ローデコーダ回路、２２…データ入出力回路、２３…クロック駆動回路、２４…ＶＢＴ発生回路。
【図１】
2009277291.tif 000003
【図２】
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【図３】
2009277291.tif 000005
【図４】
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