(57)【要約】【課題】チャネルに歪みを導入するためのシリコン混晶層を備えたＭＩＳトランジスタにおいて、シリコン混晶層と基板との界面に発生する欠陥に起因する接合リーク電流を低減した半導体装置を実現できるようにする。【解決手段】半導体装置は、第１導電型の不純物を含む素子形成領域１２を有する半導体基板１０と、素子形成領域１２の上にゲート絶縁膜１４を介在させて形成されたゲート電極１５と、素子形成領域１２におけるゲート電極１５の外側方に形成され、第２導電型の不純物を含むシリコン混晶層２２とを備えている。シリコン混晶層２２と素子形成領域１２との間には、第２導電型の不純物を含む境界層２３が形成されている。【選択図】図１
2009200090.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の不純物を含む素子形成領域を有する半導体基板と、
前記素子形成領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、
前記素子形成領域における前記ゲート電極の外側方に形成され、第２導電型の不純物を含むシリコン混晶層と、
前記シリコン混晶層と前記素子形成領域との間に形成され、第２導電型の不純物を含む境界層とを備えていることを特徴とする半導体装置。
【請求項２】
前記境界層は、前記境界層と前記素子形成領域との界面から前記シリコン混晶層側に向かって拡がる空乏領域の厚さよりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン混晶層は欠陥を有し、
前記境界層と前記素子形成領域との界面から前記シリコン混晶層側に向かって拡がる空乏領域の端部までの距離は、前記界面から前記欠陥までの距離よりも短いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記境界層における前記第２導電型の不純物の濃度プロファイルは、極大値を有していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記境界層は、厚さが５ｎｍ以上であり、前記第２導電型の不純物を５×１０19ｃｍ-3以上含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記シリコン混晶層は、前記第２の導電型の不純物としてｐ型の不純物を含み、前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の圧縮歪みを発生させることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記シリコン混晶層は、シリコンゲルマニウムからなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記シリコン混晶層は、前記第２の導電型の不純物としてｎ型の不純物を含み、前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の引っ張り歪みを発生させることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項９】
前記シリコン混晶層は、シリコンカーバイドからなることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
半導体基板に形成された第１導電型の不純物を含む素子形成領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、
前記素子形成領域における前記ゲート電極の外側方にトレンチを形成する工程（ｂ）と、
前記トレンチの側面及び底面に第２導電型の不純物を含む境界層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記トレンチに第２の導電型の不純物を含むシリコン混晶層をエピタキシャル成長する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）では、前記素子形成領域における前記トレンチの側面及び底面となる部分に前記第２導電型の不純物をプラズマドーピングすることにより前記境界層を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）では、前記素子形成領域における前記トレンチの側面及び底面となる部分に前記第２導電型の不純物を含み且つ前記半導体基板と格子整合する材料をエピタキシャル成長することにより前記境界層を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記境界層は、厚さが５ｎｍ以上であり、前記第２導電型の不純物を５×１０19ｃｍ-3以上含むことを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）では、前記第２の導電型の不純物としてｐ型の不純物を含み且つ前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域にゲート長方向の圧縮歪みを発生させるシリコン混晶層をエピタキシャル成長することを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記シリコン混晶層は、シリコンゲルマニウムであることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｄ）では、前記第２の導電型の不純物としてｎ型の不純物を含み且つ前記素子形成領域における前記ゲート電極と対応する領域に形成されたチャネル領域にゲート長方向の引っ張り歪みを発生させる材料をエピタキシャル成長することを特徴とする請求項１０〜１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記シリコン混晶層は、シリコンカーバイドであることを特徴とする請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チャネル領域に歪みを導入した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、金属−絶縁膜−半導体型（ＭＩＳ）トランジスタのチャネル領域に結晶の歪を導入することによりキャリア移動度を向上し、ＭＩＳトランジスタを高速化する試みが行われている。その一つとして、ＭＩＳトランジスタのソース及びドレイン部にシリコンと異なる格子定数を持つ材料をエピタキシャル成長する方法がある（例えば、特許文献１を参照。）。
【０００３】
例えば、ｐ型トランジスタの場合には、ゲート電極の外側方に形成したトレンチにｐ型不純物を含むシリコンとゲルマニウムとの混晶層をエピタキシャル成長する。シリコンとゲルマニウムとの混晶であるシリコンゲルマニウムは、シリコンよりも格子定数が大きいため、ＭＩＳトランジスタのチャネルにゲート長方向の一軸性の圧縮歪みが加わる。これによりホールの移動度が増大し、ｐ型ＭＩＳトランジスタの駆動力が向上する。
【０００４】
一方、ｎ型トランジスタの場合には、ｎ型不純物を含むシリコンと炭素との混晶層をエピタキシャル成長する。シリコンと炭素との混晶であるシリコンカーバイドは、シリコンよりも格子定数が小さいため、チャネルにゲート長方向の一軸性の引っ張り歪みが加わる。これにより、電子移動度が増大し、ｎ型ＭＩＳトランジスタの駆動力が向上する。
【特許文献１】米国特許６３１９７８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置には以下のような問題点がある。シリコンゲルマニウム又はシリコンカーバイド等からなるシリコン混晶層は、シリコン基板と格子整合しない。このため、シリコン混晶層を成長した後の降温時又は活性化アニールを行う際に、シリコン混晶層とシリコン基板との界面近傍に欠陥が発生する。
【０００６】
欠陥は、シリコン混晶層とシリコン基板との界面近傍に形成される空乏領域内に取り込まれる。これにより、トラップアシストトンネリングが発生し、価電子帯から伝導帯への電子の移動が生じる。その結果、ＭＩＳトランジスタの接合リークが増大し、回路スタンバイ時のリーク電流が増大するという問題が生じる。
【０００７】
本発明は、前記従来の問題を解決し、チャネルに歪みを導入するためのシリコン混晶層を備えたＭＩＳトランジスタにおいて、シリコン混晶層と基板との界面に発生する欠陥に起因する接合リーク電流を低減した半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は半導体装置を、シリコン混晶層と素子形成領域との間に形成されたシリコン混晶層と同一の導電型の境界層を備えている構成とする。
【０００９】
具体的に本発明に係る半導体装置は、第１導電型の不純物を含む素子形成領域を有する半導体基板と、素子形成領域の上にゲート絶縁膜を介在させて形成されたゲート電極と、素子形成領域におけるゲート電極の外側方に形成され、第２導電型の不純物を含むシリコン混晶層と、シリコン混晶層と素子形成領域との間に形成され、第２導電型の不純物を含む境界層とを備えていることを特徴とする。
【００１０】
本発明の半導体装置は、シリコン混晶層と素子形成領域との間に形成され、第２導電型の不純物を含む境界層を備えている。このため、素子形成領域と境界層との界面がｐｎ接合界面となる。従って、シリコン混晶層と半導体基板との格子不整合に起因する欠陥と、空乏領域が拡がるｐｎ接合界面との距離は、境界層の厚さだけ長くなる。その結果、欠陥が空乏領域内に取り込まれることによるトラップアシストトンネリングの発生を防止し、リーク電流特性の悪化を抑えることが可能となる。
【００１１】
本発明の半導体装置において、境界層における第２導電型の不純物の濃度プロファイルは、極大値を有していてもよい。
【００１２】
本発明の半導体装置において境界層は、境界層と素子形成領域との界面からシリコン混晶層側に向かって拡がる空乏領域の厚さよりも厚くてもよい。
【００１３】
本発明の半導体装置において、シリコン混晶層は欠陥を有し、境界層と素子形成領域との界面からシリコン混晶層側に向かって拡がる空乏領域の端部までの距離は、界面から欠陥までの距離よりも短くてもよい。
【００１４】
本発明の半導体装置において境界層は、厚さが５ｎｍ以上であり、第２導電型の不純物を５×１０19ｃｍ-3以上含む構成としてもよい。
【００１５】
本発明の半導体装置において、シリコン混晶層は、ｐ型の不純物を含み、素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の圧縮歪みを発生させる構成としてもよい。この場合において、シリコン混晶層は、シリコンゲルマニウムとしてもよい。
【００１６】
本発明の半導体装置において、素子形成領域はｐ型であり、シリコン混晶層は、素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の引っ張り歪みを発生させる構成としてもよい。この場合において、シリコン混晶層は、シリコンカーバイドとしてもよい。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板に形成された第１導電型の不純物を含む素子形成領域の上に、ゲート絶縁膜及びゲート電極を順次形成する工程（ａ）と、素子形成領域におけるゲート電極の外側方にトレンチを形成する工程（ｂ）と、トレンチの側面及び底面に第２導電型の不純物を含む境界層を形成する工程（ｃ）と、工程（ｃ）よりも後に、トレンチに第２の導電型の不純物を含むシリコン混晶層をエピタキシャル成長する工程（ｄ）とを備えていることを特徴とする。
【００１８】
本発明に係る半導体装置の製造方法は、トレンチの側面及び底面に第２導電型の不純物を含む境界層を形成する工程を備えている。このため、シリコン混晶層に生じる欠陥とｐｎ接合との距離は、境界層の厚さだけ長くなる。従って、欠陥が空乏領域内に取り込まれることがなく、トラップアシストトンネリングの発生を抑えることができる。その結果、リーク電流特性が向上した半導体装置を実現できる。
【００１９】
本発明の半導体装置の製造方法において、工程（ｃ）では、素子形成領域におけるトレンチの側面及び底面となる部分に第２導電型の不純物をプラズマドーピングすることにより境界層を形成してもよい。
【００２０】
本発明の半導体装置の製造方法において、工程（ｃ）では、素子形成領域におけるトレンチの側面及び底面となる部分に第２導電型の不純物を含み且つ半導体基板と格子整合する材料をエピタキシャル成長することにより境界層を形成してもよい。
【００２１】
本発明の半導体装置の製造方法において境界層は、厚さが５ｎｍ以上であり、第２導電型の不純物を５×１０19ｃｍ-3以上含む構成としてもよい。
【００２２】
本発明の半導体装置の製造方法において、工程（ｄ）では、ｐ型の不純物を含み且つ素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域にゲート長方向の圧縮歪みを発生させるシリコン混晶層をエピタキシャル成長する構成としてもよい。この場合において、シリコン混晶層は、シリコンゲルマニウムであってもよい。
【００２３】
本発明の半導体装置の製造方法において、工程（ｄ）では、ｎ型の不純物を含み且つ素子形成領域におけるゲート電極と対応する領域に形成されたチャネル領域に、ゲート長方向の引っ張り歪みを発生させる材料をエピタキシャル成長する構成としてもよい。この場合において、シリコン混晶層は、シリコンカーバイドであってもよい。
【発明の効果】
【００２４】
本発明に係る半導体装置及びその製造方法によれば、チャネルに歪みを導入するためのシリコン混晶層を備えたＭＩＳトランジスタにおいて、シリコン混晶層とシリコン基板との界面に発生する欠陥に起因する接合リーク電流を低減できる。
【発明を実施するための最良の形態】
【００２５】
（一実施形態）
本発明の一実施形態について図面を参照して説明する。図１は一実施形態に係る半導体装置の断面構成を示している。以下においては、ｐ型ＭＩＳトランジスタを例に説明する。また、図１においてシリサイド層、層間絶縁膜、コンタクト及び配線等の本願発明とは直接関係がない構成要素については図示を省略している。
【００２６】
シリコンからなるｎ型の半導体基板１０にシャロートレンチ分離（ＳＴＩ）である素子分離領域１１により分離された素子形成領域１２が形成されている。
【００２７】
素子形成領域１２の上には、ゲート絶縁膜１４を介在させてゲート電極１５が形成されている。ゲート電極１５の両側壁上には、サイドウォール１７が形成されている。本実施形態においては、サイドウォール１７はＬ型サイドウォール１７Ａと外側サイドウォール１７Ｂとからなる。
【００２８】
素子形成領域１２におけるゲート電極１５の両側方にはｐ型のエクステンション領域２１が形成されている。本実施形態においてエクステンション領域２１は３×１０20ｃｍ-3程度のｐ型不純物を含んでいる。ｐ型のエクステンション領域２１よりも外側の領域にはトレンチが形成されている。トレンチには、ｐ型の不純物を含むシリコン混晶層２２が形成されている。本実施形態においてシリコン混晶層２２は、エピタキシャル成長により形成されたシリコンとゲルマニウムとの混晶（シリコンゲルマニウム）であり、１×１０21ｃｍ-3程度のｐ型不純物を含んでいる。シリコンゲルマニウムはシリコンよりも格子定数が大きい。このため、素子形成領域１２におけるゲート電極１５に対応する領域に形成されるチャネル領域に、ゲート長方向の圧縮応力が印加される。これによりホールの移動度が増大し、ｐ型ＭＩＳトランジスタの駆動力が向上する。
【００２９】
また、本実施形態の半導体装置は、素子形成領域１２におけるトレンチの側面及び底面に位置する領域には、ｐ型の不純物がドープされた境界層２３が形成されている。従って、境界層２３と素子形成領域１２との界面がｐｎ接合界面となる。以下に説明するように境界層２３はｐ型不純物の濃度を５×１０19ｃｍ-3以上とし、厚さを５ｎｍ以上とすることが好ましい。
【００３０】
図２は、本実施形態のＭＩＳトランジスタのドレインに負のドレイン電圧を印加した場合における境界層２３の近傍のエネルギーバンド図を示している。ｐｎ接合に電圧が印加されることにより生じる空乏領域の厚さＷは、以下の式１により表される。
【００３１】
【数１】
2009200090.tif 000003
【００３２】
ここでＷｐはｐ型半導体層側に拡がる空乏層の厚さであり、Ｗｎはｎ型半導体層側に拡がる空乏層の厚さである。ε0は真空中の誘電率、εsはシリコンの比誘電率、ＮAはアクセプタ濃度、ＮDはドナー濃度、ｑは電荷、Ｖはｐｎ接合に印加される電圧、Ｖdはビルトイン電圧である。ここでＷp、Ｗn、ＮA及びＮDは式２に示すような関係を有する（例えば、S. M. Sze著 "Physics of Semiconductor Devices"を参照。）。
【００３３】
【数２】
2009200090.tif 000004
【００３４】
また、Ｖdは式３に示すように表すことができる。式３において、ｋBはボルツマン定数、Ｎiはシリコンの真性キャリア濃度である。
【００３５】
【数３】
2009200090.tif 000005
【００３６】
以上の式から、境界層２３に含まれるｐ型不純物（アクセプタ）の濃度が５×１０19ｃｍ-3、素子形成領域１２に含まれるｎ型不純物（ドナー）の濃度が５×１０18ｃｍ-3、ｐｎ接合に印加される電圧が１．２Ｖの場合には、素子形成領域１２と境界層２３との界面からシリコン混晶層２２側へ拡がる空乏領域の厚さＷpは約３ｎｍとなる。
【００３７】
シリコン混晶層２２をエピタキシャル成長させた場合、成長後の降温時又は活性化アニール時に、シリコンゲルマニウムとシリコンとの格子不整合に起因する欠陥３０がシリコンゲルマニウムとシリコンとの界面近傍に発生する。境界層２３が形成されていない場合には、欠陥３０は図３に示すように空乏領域内に取り込まれる。これにより、価電子帯から伝導帯へ電子が移動するトラップアシストトンネリングが生じる。その結果、接合リークが増大し、回路スタンバイ時のリーク電流が増大する問題が発生する。
【００３８】
しかし、本実施形態の半導体装置においては、厚さが５ｎｍの境界層２３が形成されているため、欠陥３０が空乏領域内に取り込まれることがなく、トラップアシストトンネリングが発生しない。その結果、図４に示すように接合リーク電流を、従来の境界層を形成せずにシリコン混晶層を形成したトランジスタよりも低く抑え、シリコン混晶層２２を形成しない場合とほぼ同じレベルに保つことができる。
【００３９】
境界層２３の厚さは、ｐｎ接合界面からシリコン混晶層２２側に拡がる空乏領域の厚さＷpよりも厚くすればよい。このようにすれば、欠陥３０が空乏領域内に取り込まれることがない。先に述べたように、空乏領域の厚さは境界層２３に含まれるｐ型不純物の濃度と素子形成領域１２に含まれるｎ型不純物の濃度とによって変化する。従って、これらの不純物濃度に応じて境界層２３の厚さを設定すればよい。
【００４０】
境界層２３に含まれるｐ型不純物の濃度が高い方が、シリコン混晶層２２側へ拡がる空乏領域の厚さＷｐが薄くなり、欠陥３０が空乏領域に取り込まれにくくなる。しかし、境界層２３に含まれるｐ型不純物の濃度をあまり高くすると、境界層２３の周辺へのｐ型不純物の拡散が大きくなり、エクステンション領域２１及びシリコン混晶層２２の不純物濃度プロファイルに異常が生じるおそれがある。従って、境界層２３に含まれる不純物濃度はシリコン混晶層２２に含まれる不純物濃度と比べて極端に高くしない方が好ましい。具体的には、５×１０19ｃｍ-3〜３×１０20程度とすることが好ましい。
【００４１】
本実施形態の半導体装置は、欠陥３０の影響を受けにくいため、シリコン混晶層２２のゲルマニウム濃度を高くし、より大きな歪みが発生するようにすることも可能となる。これにより、従来よりもトランジスタの駆動力を向上することが可能となる。
【００４２】
本実施形態の半導体装置は、境界層２３を形成する以外は、従来のチャネルに歪みを印加するシリコン混晶層を備えた半導体装置と同様の方法により形成することができる。具体的には、図５（ａ）に示すように、ｎ型のシリコン基板１０に素子分離領域１１により分離された素子形成領域１２を形成する。続いて、素子形成領域１２の上にゲート絶縁膜１４、ゲート電極１５及びエピタキシャル成長の際のマスクとなる絶縁膜４１を選択的に形成した後、不純物注入を行いｐ型のエクステンション領域２１を形成する。続いて、ゲート電極の側壁上を覆うＬ型サイドウォール１７Ａと外側サイドウォール１７Ｂとからなるサイドウォール１７を形成する。なお、ｎ型の基板に代えてｎ型不純物を注入してｎ型ウェルを形成してもよい。
【００４３】
次に、図５（ｂ）に示すように、サイドウォール１７が形成されたゲート電極１５をマスクとして素子形成領域１２をドライエッチングしてトレンチ部１２ａを形成する。なお、エクステンション領域２１が確保できれば、サイドウォール１７を形成する前にトレンチ部１２ａを形成してもよい。このようにすれば、より大きな応力をチャネルに印加することが可能となる。
【００４４】
次に、図５（ｃ）に示すように、素子形成領域１２におけるトレンチ部１２ａの底面及び側面に位置する領域にホウ素等のｐ型の不純物をドーピングして境界層２３を形成する。
【００４５】
次に、図５（ｄ）に示すように、境界層２３が形成されたトレンチ部１２ａにｐ型不純物を含むシリコンゲルマニウム層を成長させ、シリコン混晶層２２を形成する。
【００４６】
この後、図示していないが絶縁膜４１の除去、ゲート電極１５及びシリコン混晶層２２のシリサイド化、配線の形成、コンタクトの形成等を必要に応じて行う。
【００４７】
本実施形態の半導体装置において、境界層２３はトレンチ部の底面だけでなく側面に対しても均一に不純物がドープされていることが好ましい。従って、境界層２３の形成にはプラズマドーピング法（例えば、D. Lenoble et al., 2006 Symposium on VLSI Technology Digest of Technical Papers ｐ.168を参照。）を用いることが好ましい。図６にはプラズマドーピング法により境界層２３を形成した場合の、素子形成領域１２と境界層２３との界面近傍における不純物濃度のプロファイルの一例を示している。
【００４８】
境界層２３を不純物ドープにより形成するため、素子形成領域１２側にテールが生じる。また、シリコン混晶層２３側からの熱拡散による不純物の移動又はシリコン混晶層２３側への熱拡散による不純物の移動等が生じる。このため、境界層２３内において不純物の濃度は一定とならず図６に示すようなピークを有するプロファイルとなる。この場合には、境界層２３とシリコン混晶層２２との界面から少なくとも５ｎｍの領域において不純物濃度が５×１０19ｃｍ-3以上となるようにすればよい。このようにすれば、欠陥が空乏領域内に取り込まれることはなく、トラップアシストトンネリングの影響を抑えることが可能となる。
【００４９】
（一実施形態の変形例）
以下に、本発明の一実施形態の変形例について図面を参照して説明する。図７は一実施形態の変形例に係る半導体装置の断面構成を示している。図７に示すように本変形例の半導体装置は、エピタキシャル成長法により形成した境界層２４を備えていることを特徴とする。
【００５０】
境界層２４は、素子形成領域１２におけるゲート電極１５の外側方に、トレンチを形成した後、トレンチの底面及び側面にｐ型不純物を含むシリコン層をエピタキシャル成長法により形成すればよい。このようにエピタキシャル成長法により境界層２４を形成した場合にも、不純物ドープにより境界層を形成した場合と同様に、リーク電流を低減することができる。境界層２４をエピタキシャル成長法により形成した場合には、図８に示すように境界層２４内における不純物濃度をほぼ一定にできる。
【００５１】
また、境界層２４はシリコンに限らず、欠陥が発生しない程度にシリコンと格子整合する材料を用いてもよい。例えば、シリコン混晶層２２にシリコンゲルマニウムを用いる場合には、低濃度のゲルマニウムを含むシリコンゲルマニウム層とすれば、境界層２４もチャネルへ歪を与えることができる。
【００５２】
一実施形態及び変形例において、ｐ型ＭＩＳトランジスタについて説明したが、ｎ型ＭＩＳトランジスタにおいても同様の効果が得られる。ｎ型ＭＩＳトランジスタを形成する場合には、シリコン混晶層及び境界層に含まれる不純物をリン等のｎ型不純物とし、素子形成領域に含まれる不純物をｐ型とする。また、シリコン混晶層をシリコンと炭素との混晶（シリコンカーバイド）等とし、ゲート長方向の引っ張り応力を印加できるようにすればよい。
【産業上の利用可能性】
【００５３】
本発明に係る半導体装置及びその製造方法は、歪みを導入するためのシリコン混晶層とシリコン基板との界面に発生する欠陥に起因する接合リーク電流を低減でき、チャネル領域に歪みを導入した半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施形態に係る半導体装置を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の境界層近傍におけるエネルギーバンド図である。
【図３】境界層がない半導体装置におけるエネルギーバンド図である。
【図４】本発明の一実施形態に係る半導体装置のリーク電流特性を従来の半導体装置と比較して示すグラフである。
【図５】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の境界層近傍における不純物プロファイルの一例を示すグラフである。
【図７】本発明の一実施形態の変形例に係る半導体装置を示す断面図である。
【図８】本発明の一実施形態の変形例に係る半導体装置の境界層近傍における不純物プロファイルの一例を示すグラフである。
【符号の説明】
【００５５】
１０      半導体基板
１１      素子分離領域
１２      素子形成領域
１２ａ    トレンチ部
１４      ゲート絶縁膜
１５      ゲート電極
１７      サイドウォール
１７Ａ    Ｌ型サイドウォール
１７Ｂ    外側サイドウォール
２１      エクステンション領域
２２      シリコン混晶層
２３      境界層
２４      境界層
３０      欠陥
４１      絶縁膜
【図１】
2009200090.tif 000006
【図２】
2009200090.tif 000007
【図３】
2009200090.tif 000008
【図４】
2009200090.tif 000009
【図５】
2009200090.tif 000010
【図６】
2009200090.tif 000011
【図７】
2009200090.tif 000012
【図８】
2009200090.tif 000013