(57)【要約】【課題】高速のクロックを用いる必要なしに、デジタル信号を高速に出力できる固体撮像装置を提供する。【解決手段】行列に配置され、受光した光を光電変換する複数の画素回路１１と、前記光電変換の結果としての信号電圧を複数のビットで表されるデジタル信号に変換するＡＤ変換部７０とを備え、ＡＤ変換部７０は、前記信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部４０と、各基準電圧を基点とする複数の電圧区間のなかから前記信号電圧が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値とする上位ビット変換部２０と、前記特定された電圧区間の基点である基準電圧と前記信号電圧との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部３０とを有する。【選択図】図２
2009200931.tif 000002
【特許請求の範囲】
【請求項１】
行列に配置され、受光した光を光電変換する複数の画素回路と、
前記光電変換の結果としての信号電圧を複数のビットで表されるデジタル信号に変換するＡＤ変換部と
を備え、
前記ＡＤ変換部は、
前記信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、
各基準電圧を基点とする複数の電圧区間のなかから前記信号電圧が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値とする上位ビット変換部と、
前記特定された電圧区間の基点である基準電圧と前記信号電圧との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部と
を有する
ことを特徴とする固体撮像装置。
【請求項２】
前記ＡＤ変換部は、さらに、
隣接する前記基準電圧間の幅で変動する参照電圧と、前記参照電圧の変動につれて更新されるカウント値とを生成する参照信号生成部を有し、
前記上位ビット変換部は、前記信号電圧とそれぞれの基準電圧とを一斉に比較することによって前記信号電圧が含まれる電圧区間を特定し、前記特定された電圧区間の基点である基準電圧をオフセット電圧として前記下位ビット変換部へ出力し、
前記下位ビット変換部は、前記信号電圧と前記オフセット電圧との間の差電圧と、前記変動する参照電圧とを比較し、比較結果が反転したときの前記カウント値を前記デジタル信号の下位ビットとする
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記下位ビット変換部は、
前記オフセット電圧から前記信号電圧を減算し、前記参照電圧を加算して得られる合成電圧を出力する電圧合成回路と、
直列に接続された複数のインバータからなり、前記合成電圧を入力されるバッファ回路とを有し、
前記下位ビット変換部は、前記バッファ回路の出力が反転したときの前記カウント値を前記デジタル信号の下位ビットとする
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記各インバータは、ＮＭＯＳトランジスタで構成され、
前記下位ビット変換部は、さらに、
前記バッファ回路の出力が反転した後、前記各インバータの入力を固定電圧に接続するパワーダウン回路を有する
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記下位ビット変換部は、さらに、
前記合成電圧を増幅する増幅回路を有し、
前記バッファ回路は、前記増幅された後の合成電圧を入力される
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項６】
前記下位ビット変換部は、
前記信号電圧から前記オフセット電圧を減算して得られる合成電圧を出力する電圧合成回路と、
前記合成電圧と前記参照電圧とを比較する比較回路とを有し、
前記下位ビット変換部は、前記比較回路の出力信号が反転したときの前記カウント値を前記デジタル信号の下位ビットとする
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項７】
前記ＡＤ変換部は、さらに、
隣接する前記基準電圧間の幅で変動する参照電圧と、前記参照電圧の変動につれて更新されるカウント値とを生成する参照信号生成部を有し、
前記下位ビット変換部は、前記信号電圧とそれぞれの基準電圧との間の複数の差電圧と、前記変動する参照電圧とを一斉に比較し、複数の比較結果のうちの１つが反転したときの前記カウント値を前記デジタル信号の下位ビットとし、
前記上位ビット変換部は、前記下位ビット変換部の比較動作の開始時における比較結果を用いて前記信号電圧が含まれる電圧区間を特定する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項８】
前記参照信号生成部は、隣接する前記基準電圧間の幅に所定の余裕量を加えた幅で変動する拡大参照電圧を生成し、
前記下位ビット変換部は、前記差電圧と、前記変動する拡大参照電圧とを比較することにより前記デジタル信号の下位ビットの値を得る
ことを特徴とする請求項２または請求項７に記載の固体撮像装置。
【請求項９】
行列に配置され、受光した光を光電変換する複数の画素回路と、
前記光電変換の結果としての信号電圧を複数のビットで表されるデジタル信号に変換するＡＤ変換部と
を備え、
前記ＡＤ変換部は、
前記信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、
各基準電圧を基点とする複数の電圧区間のなかから前記信号電圧が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値とする上位ビット変換部と、
前記特定された電圧区間の基点である基準電圧と前記信号電圧との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部と
を有する
ことを特徴とする半導体集積回路装置。
【請求項１０】
固体撮像装置における信号処理方法であって、
受光した光を光電変換する光電変換ステップと、
前記光電変換の結果としての信号電圧を複数のビットで表されるデジタル信号に変換するＡＤ変換ステップと
を含み、
前記ＡＤ変換ステップは、
前記信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成サブステップと、
各基準電圧を基点とする複数の電圧区間のなかから前記信号電圧が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値とする上位ビット変換サブステップと、
前記特定された電圧区間の基点である基準電圧と前記信号電圧との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換サブステップと
を含む
ことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、半導体集積回路装置、および信号処理方法に関し、光電変換により得られるアナログ信号をデジタル信号に変換する技術に関する。
【背景技術】
【０００２】
近年、固体撮像装置における画素数の飛躍的な増加に伴い、固体撮像装置から信号を高速に読み出す要求が高まっている。
【０００３】
画素回路において光電変換の結果得られるアナログ信号を固体撮像装置から外部へ読み出し、外部のＡＤ（アナログデジタル）変換器によりデジタル信号を得る初期の構成では、固体撮像装置の内部的な浮遊容量などの原因で読み出し速度の向上に限界がある。
【０００４】
この対策として、画素回路から得られるアナログ信号を固体撮像装置内でデジタル信号に変換し、浮遊容量などの影響を抑えることで、信号出力の高速化を達成する技術が周知となっている（例えば、特許文献１を参照）。
【０００５】
図２５は、特許文献１に開示される固体撮像装置の主要部分の構成を示す模式図である。この固体撮像装置は、画素回路９２から得られる信号電圧を、積分型のＡＤ変換によってデジタル信号に変換する。この固体撮像装置の大まかな動作について説明する。
【０００６】
撮像部９１における画素回路９２は、光電変換によって得られた信号電圧を電圧比較部９３の入力端子の一方に印加する。参照信号生成部９５は、制御部９４から与えられるクロック信号ＣＫに同期して上昇するランプ波ＲＡＭＰを、例えばＤＡ（デジタルアナログ）変換器を用いて生成し、電圧比較部９３の入力端子の他方に印加する。
【０００７】
カウンタ部９６は、ランプ波ＲＡＭＰの上昇開始と同時にクロック信号ＣＫをカウントし始める。そして、電圧比較部９３からランプ波ＲＡＭＰのレベルと画素回路９２からの信号電圧とが一致したことを示す信号が与えられると、そのときのカウント値を、画素回路９２からの信号電圧を表すデジタル信号として出力する。
【特許文献１】特開２００５−３２３３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の技術によれば、デジタル信号を高速に得ようとすれば、ランプ波ＲＡＭＰのレベルと画素回路９２からの信号電圧とが一致する時点を短時間に決定することが求められる。そのために、高速の（つまり高い周波数の）クロック信号ＣＫを用いて、ランプ波ＲＡＭＰを高速に掃引する必要がある。
【０００９】
例えば、１２ビットのデジタル出力を１０μｓ以内で得るためには、４１０ＭＨｚの周波数のクロック信号ＣＫを用いる必要がある。さらに１４ビットのデジタル出力を得るためには、１．６ＧＨｚの周波数のクロック信号ＣＫを用いる必要がある。
【００１０】
このような高速なクロックの下で安定して動作する回路を実現することは技術的に難度が高いため、従来の技術では、デジタル出力の多ビット化と出力速度とを両立する固体撮像装置の実用化は困難である。
【００１１】
本発明はこのような事情に鑑みてなされたものであり、高速の（つまり高い周波数の）クロックを用いる必要なしに、デジタル信号を高速に出力できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の固体撮像装置は、行列に配置され、受光した光を光電変換する複数の画素回路と、前記光電変換の結果としての信号電圧を複数のビットで表されるデジタル信号に変換するＡＤ変換部とを備え、前記ＡＤ変換部は、前記信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成する基準電圧生成部と、各基準電圧を基点とする複数の電圧区間のなかから前記信号電圧が含まれる電圧区間を特定し、特定結果を前記デジタル信号の上位ビットの値とする上位ビット変換部と、前記特定された電圧区間の基点である基準電圧と前記信号電圧との差電圧を前記デジタル信号の下位ビットに変換する下位ビット変換部とを有する。
【００１３】
この構成によれば、前記信号電圧が含まれない電圧区間における無用な下位ビットの変換処理を省くことができる。これにより、上位ビットの分解能に対応する狭い電圧区間内で下位ビットの変換を行うことができるので、信号電圧が取り得る電圧範囲の全域で下位ビットの変換処理を行う場合と比べて、下位ビットの変換に係る処理量が削減される。
【００１４】
また、前記ＡＤ変換部は、さらに、隣接する前記基準電圧間の幅で変動する参照電圧と、前記参照電圧の変動につれて更新されるカウント値とを生成する参照信号生成部を有し、前記上位ビット変換部は、前記信号電圧とそれぞれの基準電圧とを一斉に比較することによって前記信号電圧が含まれる電圧区間を特定し、前記特定された電圧区間の基点である基準電圧をオフセット電圧として前記下位ビット変換部へ出力し、前記下位ビット変換部は、前記信号電圧と前記オフセット電圧との間の差電圧と、前記変動する参照電圧とを比較し、比較結果が反転したときの前記カウント値を前記デジタル信号の下位ビットとしてもよい。
【００１５】
この構成によれば、上位ビットの変換は、基準電圧の数に依存しない短い時間で行われるから、下位ビットの変換に用いるクロック周波数および下位ビットの分解能をいずれも維持したままで、下位ビットの変換時間を短縮できる。
【００１６】
また、前記下位ビット変換部は、前記オフセット電圧から前記信号電圧を減算し、前記参照電圧を加算して得られる合成電圧を出力する電圧合成回路と、直列に接続された複数のインバータからなり、前記合成電圧を入力されるバッファ回路とを有し、前記下位ビット変換部は、前記バッファ回路の出力が反転したときの前記カウント値を前記デジタル信号の下位ビットとしてもよい。
【００１７】
この構成によれば、複数の電圧区間のいずれにおいても同一の参照電圧を用いて下位ビットの変換を行うことができるから、それぞれの電圧区間に対応する複数の参照電圧を発生する必要がなく、また、複数の参照電圧の特性のばらつきの影響を受けることなく、高い精度での変換を行うことができる。
【００１８】
また、前記各インバータは、ＮＭＯＳトランジスタで構成され、前記下位ビット変換部は、さらに、前記バッファ回路の出力が反転した後、前記各インバータの入力を固定電圧に接続するパワーダウン回路を有するとしてもよい。
【００１９】
この構成によれば、ＮＭＯＳインバータの貫通電流を抑制することによって、消費電力の削減を図ることができる。
【００２０】
また、前記下位ビット変換部は、さらに、前記合成電圧を増幅する増幅回路を有し、前記バッファ回路は、前記増幅された後の合成電圧を入力されるとしてもよい。
【００２１】
この構成によれば、変化量が拡大された前記合成電圧を前記バッファ回路で処理するので、微小な電圧変動による誤差が相対的に減る結果、下位ビットの変換精度が向上する。
【００２２】
また、前記下位ビット変換部は、前記信号電圧から前記オフセット電圧を減算して得られる合成電圧を出力する電圧合成回路と、前記合成電圧と前記参照電圧とを比較する比較回路とを有し、前記下位ビット変換部は、前記比較回路の出力信号が反転したときの前記カウント値を前記デジタル信号の下位ビットとしてもよい。
【００２３】
この構成によれば、複数の電圧区間のいずれにおいても同一の参照電圧を用いて下位ビットの変換を行うことができるから、それぞれの電圧区間に対応する複数の参照電圧を発生する必要がなく、また、複数の参照電圧の特性のばらつきの影響を受けることなく、高い精度での変換を行うことができる。
【００２４】
また、前記ＡＤ変換部は、さらに、隣接する前記基準電圧間の幅で変動する参照電圧と、前記参照電圧の変動につれて更新されるカウント値とを生成する参照信号生成部を有し、前記下位ビット変換部は、前記信号電圧とそれぞれの基準電圧との間の複数の差電圧と、前記変動する参照電圧とを一斉に比較し、複数の比較結果のうちの１つが反転したときの前記カウント値を前記デジタル信号の下位ビットとし、前記上位ビット変換部は、前記下位ビット変換部の比較動作の開始時における比較結果を用いて前記信号電圧が含まれる電圧区間を特定してもよい。
【００２５】
この構成によれば、上位ビットの変換を行うための専用の比較器が不要となる。また、下位ビットの変換のための比較動作を複数の電圧区間で一斉に行うので、下位ビットの変換時間は、比較動作を１つの電圧区間で行う場合の変換時間と変わらない。
【００２６】
また、前記参照信号生成部は、隣接する前記基準電圧間の幅に所定の余裕量を加えた幅で変動する拡大参照電圧を生成し、前記下位ビット変換部は、前記差電圧と、前記変動する拡大参照電圧とを比較することにより前記デジタル信号の下位ビットの値を得てもよい。
【００２７】
この構成によれば、下位ビットの変換のための比較動作を、前記参照電圧よりも大きな幅で変動する前記拡大参照電圧を用いて行うので、例えば微小な電圧変動の影響のために、前記参照電圧の変動範囲内で一致が成立しない（比較結果が反転しない）といった下位ビットの変換の失敗を防ぐことができる。
【００２８】
なお、本発明は、固体撮像装置として実現できるだけでなく、半導体集積回路装置、および固体撮像装置における信号処理方法として実現することもできる。
【発明の効果】
【００２９】
本発明に係る固体撮像装置は、信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成し、各基準電圧を基点とする複数の電圧区間のなかから信号電圧が含まれる電圧区間を特定した結果をデジタル信号の上位ビットの値とし、特定された電圧区間の基点である基準電圧と信号電圧との差電圧を前記デジタル信号の下位ビットに変換するので、信号電圧が含まれない電圧区間における無用な下位ビットの変換処理を省くことができる。
【００３０】
これにより、上位ビットの分解能に対応する狭い電圧区間内で下位ビットの変換を行うことができるので、信号電圧が取り得る電圧範囲の全域で下位ビットの変換処理を行う場合と比べて、下位ビットの変換に係る処理量が削減される。
【００３１】
例えば、上位ビットの変換をフラッシュ型のＡＤ変換により行い、上位ビットの分解能に対応する狭い電圧区間内でシングルスロープ型のＡＤ変換により下位ビットの変換を行う場合、下位ビットの変換に用いるクロック周波数および下位ビットの分解能をいずれも維持したままで、下位ビットの変換時間を短縮できる。
【００３２】
なお、本発明に係る固体撮像装置において、下位ビットの変換を、より低い周波数のクロックを用いて行ってもよい。そうすれば、下位ビットの変換に関わる信号に要求される時間精度および応答速度が緩和されるので、変換精度を上げやすくなる。また、装置の消費電力を下げる効果も得られる。
【００３３】
すなわち、本発明の固体撮像装置には、単に変換時間を短縮する効果だけでなく、変換時間と、変換精度および消費電力とのトレードオフを改善する効果がある。
【発明を実施するための最良の形態】
【００３４】
本発明の実施の形態に係る固体撮像装置は、画素回路による光電変換の結果得られる信号電圧をＡＤ変換することにより、デジタル信号を出力する固体撮像装置である。
【００３５】
本発明の固体撮像装置は、信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成し、各基準電圧を基点とする複数の電圧区間のなかから前記信号電圧が含まれる電圧区間を特定してその特定結果を前記デジタル信号の上位ビット（ＭＳＢ）の値とするとともに、特定された電圧区間の基点である基準電圧と信号電圧との差電圧をデジタル信号の下位ビット（ＬＳＢ）に変換することを特徴とする。
【００３６】
以下、本発明の実施の形態に係る固体撮像装置について図面を参照しながら説明する。
【００３７】
（第１の実施の形態）
図１は、第１の実施の形態における固体撮像装置１の概略構成の一例を示すブロック図である。
【００３８】
図１に示されるように、固体撮像装置１は、撮像部１０、ＡＤ変換部７０、タイミング制御部８０、行走査回路８１、列走査回路８２、および出力線６０から構成される。
【００３９】
ＡＤ変換部７０は、上位ビット変換部２０、下位ビット変換部３０、基準電圧生成部４０、および参照信号生成部５０からなる。出力線６０は、上位ビットバス６１および下位ビットバス６２からなる。各部の詳細については、図２を参照して後述する。
【００４０】
なお、図１は、固体撮像装置１が半導体集積回路装置として実現される場合の、各部に対応する回路ブロックの半導体基板上での配置、つまりフロアレイアウトを表していると考えてもよい。
【００４１】
図２は、固体撮像装置１の機能的な構成の一例を示すブロック図である。
【００４２】
撮像部１０は、行列に配置され、受光した光を光電変換する複数の画素回路１１を有している。画素回路１１において光電変換により得られた電気信号は、カラムアンプ１２によって所定の電圧範囲を取り得る信号電圧に増幅される。
【００４３】
ＡＤ変換部７０において、基準電圧生成部４０は、信号電圧が取り得る電圧範囲内で互いに異なる複数（例えば２m個）の基準電圧ＶＲＥＦを生成する。信号電圧が取り得る電圧範囲は、生成された基準電圧ＶＲＥＦによって、各基準電圧を基点とする複数の電圧区間に分けられる。
【００４４】
上位ビット変換部２０は、信号電圧を複数の基準電圧ＶＲＥＦと一斉に比較する比較器２１、比較の結果から信号電圧が含まれる電圧区間の基点である基準電圧を選択し、選択した基準電圧をオフセット電圧として下位ビット変換部３０へ出力するセレクタ２２、および比較の結果を上位ビットにエンコードし、上位ビットバス６１へ出力するエンコーダ２３からなる。
【００４５】
上位ビット変換部２０は、いわゆるフラッシュ型のＡＤ変換器である。
【００４６】
参照信号生成部５０は、タイミング制御部８０から与えられるクロックＣＫをカウントすることで、複数ビット（例えばｎビット）のカウント値ＣＮＴを出力するカウンタ５１、およびカウント値をアナログ変換することにより、隣接する基準電圧ＶＲＥＦ間の幅でランプ波状に変動する参照電圧ＲＡＭＰを出力するＤＡ変換器（ＤＡＣ）５２からなる。
【００４７】
下位ビット変換部３０は、カラムアンプ１２から出力される信号電圧とセレクタ２２から出力されるオフセット電圧との差電圧と、変動する参照電圧とを比較する比較器３１、および比較器３１の出力が反転したときのカウント値ＣＮＴをラッチして、下位ビットバス６２へ出力する下位ビットラッチ３２からなる。
【００４８】
下位ビット変換部３０は、いわゆるシングルスロープ型のＡＤ変換器である。
【００４９】
タイミング制御部８０は、参照信号生成部５０にクロックＣＫを供給するとともに、後述するいくつかの制御信号を上位ビット変換部２０および下位ビット変換部３０へ供給する。また、撮像部１０を行ごとに動作させる行走査回路８１、およびＡＤ変換によって得られたデジタル信号を列ごとに出力させる列走査回路８２に、それぞれ所定のタイミング信号を供給する。
【００５０】
なお、図２の上位ビット変換部２０および下位ビット変換部３０において、破線で囲まれた列ごとの部分は同一の構成であるため、右側の１つのみを示す。
【００５１】
このように構成される固体撮像装置１で行われるＡＤ変換の考え方を、従来のシングルスロープ型のＡＤ変換と対比して説明する。
【００５２】
図３（Ａ）は、従来のシングルスロープ型のＡＤ変換の一例を説明する概念図である。この例では、信号電圧と、信号電圧が取り得る電圧範囲の全幅にわたって変動する参照電圧とを比較することによって、１２ビットのＡＤ変換を行っている。
【００５３】
ここで、例えばハイビジョン相当の画素数の映像を６０ｆｐｓで出力するためには、デジタル変換を１３．６μＳで完了しなければならず、この時間内に１２ビットのデジタル値である４０９６をカウントするために、３００ＭＨｚの周波数のクロック信号を用いる必要がある。
【００５４】
図３（Ｂ）は、本実施の形態に係る固体撮像装置１におけるＡＤ変換の考え方を説明する概念図である。
【００５５】
この例では、信号電圧が取り得る電圧範囲を４つの電圧区間に分け、信号電圧がどの電圧区間に含まれるかを特定し、その特定結果を上位２ビットに変換する。そして、特定された電圧区間内での信号電圧の成分（言い換えれば、特定された電圧区間の基点の電圧と信号電圧との差電圧）を、１つの電圧区間の幅でのみ変動する参照電圧を用いて、シングルスロープ型のＡＤ変換により下位１０ビットに変換する。これにより、１２ビットのＡＤ変換を行う。
【００５６】
ここで、クロック信号の周波数を、図３（Ａ）の従来例と同じ３００ＭＨｚとすれば、１２ビットのデジタル変換を行うために要する時間は、上位２ビットの変換に０．５μＳ、下位１０ビットの変換に３．５μＳ程度であり、ハイビジョン相当の画素数の映像を２００ｆｐｓで出力することが可能になる。
【００５７】
以下では、固体撮像装置１の構成について、さらに詳細な説明を続ける。
【００５８】
図４は、固体撮像装置１において、１つの画素から得られるアナログ信号をデジタル信号に変換するための部分を示すブロック図である。上位ビット変換部２０および下位ビット変換部３０については１列に対応する部分（図２の破線で囲まれた部分の１つ）のみを示す。また、いくつかの部には、内部の機能を模式的に表す回路記号を示している。
【００５９】
画素回路１１において光電変換により得られた電気信号ＳＩＧは、反転増幅器であるカラムアンプ１２によって信号電圧ＡＳＩＧに増幅される。
【００６０】
一般に、光電変換で得られる電気信号ＳＩＧは、受光量が多いほど電圧か低くなる負極性の信号であり、画素回路１１内の出力アンプで正極性の信号に反転増幅されて出力される。従って、画素回路１１の出力信号をカラムアンプ１２で反転増幅して得られる信号電圧ＡＳＩＧは負極性である。
【００６１】
信号電圧ＡＳＩＧは、一例として、最大量の受光がある場合の最低電圧０から受光がない場合の最高電圧（フィードスルーレベル）ＶＦＴまでの電圧範囲を取り得るとする。
【００６２】
基準電圧生成部４０は、この電圧範囲の両端の電圧である０およびＶＦＴを分圧することにより、この電圧範囲内で互いに異なる４つの基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、およびＶＦＴを生成する。信号電圧ＡＳＩＧが取り得る電圧範囲は、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、およびＶＦＴをそれぞれ上限電圧とする４つの電圧区間に分けられる。この場合、上限電圧が各電圧区間の基点である。
【００６３】
上位ビット変換部２０において、比較器２１は、信号電圧ＡＳＩＧと基準電圧ＶＲＥＦ１〜ＶＲＥＦ３のそれぞれとを一斉に比較し、比較結果をラッチする。
【００６４】
図５は、比較器２１の詳細な構成の一例を示す回路図である。
【００６５】
図５に例示する比較器２１は、信号電圧ＡＳＩＧと基準電圧ＶＲＥＦ１〜ＶＲＥＦ３のそれぞれとを比較する３つのセンスアンプからなる。図５の破線で囲まれた部分が、それぞれのセンスアンプに対応する。３つのセンスアンプは全て同一の構成を持つため、上段の１つのみを示す。
【００６６】
このセンスアンプは、タイミング制御部８０から与えられる制御信号ＳＥＴに応じて２つの入力端子に与えられた電圧の差を、正帰還によって飽和レベル（つまりデジタル信号のレベル）にまで増幅してラッチする。
【００６７】
２つの入力端子にそれぞれ基準電圧ＶＲＥＦ３および信号電圧ＡＳＩＧを与えたとき、例えば、基準電圧ＶＲＥＦ３が信号電圧ＡＳＩＧよりも高ければ、基準電圧ＶＲＥＦ３の入力端子の電圧がさらに高くなり、信号電圧ＡＳＩＧの入力端子の電圧がさらに低くなり、最終的にはデジタル信号としてのハイレベル“１”にラッチされた比較結果ＳＥＮＳＥ３が得られる。また、基準電圧ＶＲＥＦ３が信号電圧ＡＳＩＧよりも低ければ、最終的にはデジタル信号としてのローレベル“０”にラッチされた比較結果ＳＥＮＳＥ３が得られる。
【００６８】
以下では、デジタル信号としてのハイレベルおよびローレベルを、単に“１”および“０”と表記する。
【００６９】
この比較によって得られる比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３の“０”および“１”の組み合わせは、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴを基点（上限電圧）とする電圧区間のなかから信号電圧ＡＳＩＧが含まれる１つを特定する。
【００７０】
エンコーダ２３は、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３から上位ビットＤ１０、Ｄ１１をエンコードする。
【００７１】
図６（Ａ）は、エンコーダ２３の詳細な構成の一例を示す回路図である。エンコーダ２３は、図６（Ｂ）の真理値表に従って、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３の“０”および“１”の組み合わせに応じて、上位ビットＤ１０、Ｄ１１を出力する。
【００７２】
セレクタ２２は、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３から、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴのうち信号電圧ＡＳＩＧが含まれる電圧区間の基点である１つを選択し、オフセット電圧ＯＦＦＳＥＴとして下位ビット変換部３０へ供給する。
【００７３】
オフセット電圧ＯＦＦＳＥＴは、下位ビット変換部３０にて、オフセット電圧ＯＦＦＳＥＴと信号電圧ＡＳＩＧとの差電圧を下位ビットＤ０〜Ｄ９に変換するために用いられる。
【００７４】
図７は、セレクタ２２の詳細な構成の一例を示す回路図である。
【００７５】
セレクタ２２は、図６（Ｂ）の真理値表に示される比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３の“０”および“１”のの組み合わせをＡＮＤ回路でデコードすることによって４つの選択信号を生成する。そして、選択信号に応じて基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴに接続された対応するスイッチの１つをオンすることによって、基準電圧の１つを選択して、オフセット電圧ＯＦＦＳＥＴとして出力する。
【００７６】
このように構成された上位ビット変換部２０の動作の一例を、タイミングチャートを参照しながら説明する。
【００７７】
図８は、上位ビット変換部２０の動作の一例を示すタイミングチャートである。
【００７８】
画素回路１１にて得られた電気信号ＳＩＧは、カラムアンプ１２によって信号電圧ＡＳＩＧに増幅される。タイミング制御部８０は、信号電圧ＡＳＩＧが確定する所定の時期に例えば１０ｎＳの期間、制御信号ＳＥＴを出力する。これにより、比較器２１に信号電圧ＡＳＩＧ、および基準電圧ＶＲＥＦ１〜ＶＲＥＦ３が与えられる。ＳＥＴの出力中は一時的に平衡状態が保たれ、ＳＥＴの停止後に比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３は、“０”または“１”にラッチされる。
【００７９】
そして、ラッチされた比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３に応じて、セレクタ２２で、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、およびＶＦＴのうち信号電圧ＡＳＩＧが含まれる電圧区間の基点である１つ（ここでは、信号電圧ＡＳＩＧの高電圧側に隣接する１つ）がオフセット電圧ＯＦＦＳＥＴとして選択されるとともに、エンコーダ２３で、上位ビットＤ１１およびＤ１０の値が決定される。
【００８０】
引き続いて、図４の残部について詳細な説明を続ける。
【００８１】
参照信号生成部５０において、カウンタ５１はタイミング制御部８０から与えられるクロックＣＫをカウントして、例えば１０ビットのカウント値ＣＮＴ０〜ＣＮＴ９を出力する。ＤＡＣ５２は、カウント値ＣＮＴ０〜ＣＮＴ９をアナログ変換することによってランプ波状の参照電圧ＲＡＭＰを生成する。
【００８２】
下位ビット変換部３０において、比較器３１は、カラムアンプ１２から出力される信号電圧ＡＳＩＧとセレクタ２２から出力されるオフセット電圧ＯＦＦＳＥＴとの差電圧と、ＤＡＣ５２から出力される参照電圧ＲＡＭＰとを比較する。
【００８３】
図９は、比較器３１の詳細な構成の一例を示す回路図である。
【００８４】
図９に例示する比較器３１は、電圧合成回路３１ａおよびバッファ回路３１ｂからなる。
【００８５】
電圧合成回路３１ａは、直列に接続された２つのキャパシタＣ０、Ｃ１の接続点に、電荷の再配分によって、オフセット電圧ＯＦＦＳＥＴ、信号電圧ＡＳＩＧ、および参照電圧ＲＡＭＰを合成した合成電圧ＣＭＰＩＮを得る回路である。
【００８６】
具体的には、タイミング制御部８０から与えられる制御信号ＣＭＰＲＳでオンされるスイッチを介して、キャパシタＣ０をオフセット電圧ＯＦＦＳＥＴに充電するとともにキャパシタＣ１を放電し、次に、制御信号ＳＨでオンされるスイッチを介して、信号電圧ＡＳＩＧをキャパシタＣ０に印加する。
【００８７】
このとき、キャパシタＣ０、Ｃ１を同一の容量とすれば、合成電圧ＣＭＰＩＮは、初期電圧から（ＯＦＦＳＥＴ−ＡＳＩＧ）／２低下する。つまり、合成電圧ＣＭＰＩＮの変化量として、オフセット電圧ＯＦＦＳＥＴと信号電圧ＡＳＩＧとの差電圧が得られる。
【００８８】
その後、キャパシタＣ１に印加する参照電圧ＲＡＭＰを上昇させていくと、合成電圧ＣＭＰＩＮは、参照電圧ＲＡＭＰが上昇した電圧量の半分であるＲＡＭＰ／２上昇する。
【００８９】
バッファ回路３１ｂは、直列に接続された３つのインバータからなり、合成電圧ＣＭＰＩＮを増幅出力する。
【００９０】
バッファ回路３１ｂのしきい値電圧と合成電圧ＣＭＰＩＮの初期電圧とを一致させておけば、合成電圧ＣＭＰＩＮが初期電圧まで戻ったとき、バッファ回路３１ｂの出力信号ＣＭＰＯＵＴが反転する。
【００９１】
これにより、出力信号ＣＭＰＯＵＴに、オフセット電圧ＯＦＦＳＥＴと信号電圧ＡＳＩＧとの差電圧と、参照電圧ＲＡＭＰとの比較結果が得られる。
【００９２】
なお、バッファ回路３１ｂは、合成電圧ＣＭＰＩＮを約１０００倍程度のゲインで増幅することで、出力信号ＣＭＰＯＵＴの立ち上がりおよび立ち下がりを急峻化して、応答を高速化している。
【００９３】
なお、比較器３１に省電力機能を付加した変形例を考えることもできる。
【００９４】
図１０は、そのような比較器３３の詳細な構成の一例を示す回路図である。
【００９５】
図１０に例示する比較器３３は、前述の電圧合成回路３１ａ、および省電力機能を付加したバッファ回路３３ｂからなる。バッファ回路３３ｂは、内部のインバータがＮＭＯＳトランジスタのみで構成される場合に、インバータの貫通電流を抑止することで省電力化を図る機能を有している。
【００９６】
バッファ回路３３ｂは、バッファ回路３１ｂと比べて、出力信号ＣＭＰＯＵＴの反転から所定の遅延時間が経過した後、貫通電流が流れないようにインバータの入力を固定電圧に接続するパワーダウン回路が追加される。
【００９７】
図１１は、下位ビットラッチ３２の詳細な構成の一例を示す回路図である。
【００９８】
図１１に例示する下位ビットラッチ３２は、ビットごとに、２つのインバータを循環接続したラッチ回路と、カウント値ＣＮＴ０〜ＣＮＴ９をラッチ回路へ入力する入力スイッチとからなる。比較器３１の出力信号ＣＭＰＯＵＴがローレベルになると入力スイッチがオフとなり、そのときのカウント値ＣＮＴ０〜ＣＮＴ９がラッチ回路にてラッチされる。
【００９９】
図１２は、下位ビット変換部３０の動作の一例を示すタイミングチャートである。簡明のため、合成電圧ＣＭＰＩＮの初期電圧およびバッファ回路３１ｂのしきい値電圧をいずれも０として説明する。
【０１００】
信号電圧ＡＳＩＧは、オフセット電圧ＯＦＦＳＥＴとして選択された基準電圧と、その低電圧側に隣接する基準電圧との間にあって、オフセット電圧ＯＦＦＳＥＴからΔＶ低い電圧に確定している。ここで、隣接する基準電圧間の幅をＩＮＴＶＬと表記する。
【０１０１】
タイミング制御部８０から、制御信号ＣＭＰＲＳ、ＳＨが与えられると、合成電圧ＣＭＰＩＮは初期電圧０からΔＶ／２低下して、−（ＯＦＦＳＥＴ−ＡＳＩＧ）／２となる。
【０１０２】
その後、タイミング制御部８０から出力されるクロックＣＫに応じて、カウント値ＣＮＴ０〜ＣＮＴ９が更新されるとともに、参照電圧ＲＡＭＰが隣接する基準電圧間の幅ＩＮＴＶＬで上昇する。合成電圧ＣＭＰＩＮは、参照電圧ＲＡＭＰの上昇量の半分を加算され、−（ＯＦＦＳＥＴ−ＡＳＩＧ）／２＋ＲＡＭＰ／２となる。
【０１０３】
そして、合成電圧ＣＭＰＩＮが初期電圧である０に戻ったとき、すなわち−（ＯＦＦＳＥＴ−ＡＳＩＧ）／２＋ＲＡＭＰ／２≧０となったときに、比較器３１の出力信号ＣＭＰＯＵＴが反転し、そのときのカウント値ＣＮＴ０〜ＣＮＴ９が下位ビットＤ０〜Ｄ９としてラッチされる。
【０１０４】
以上説明したように、本発明に係る固体撮像装置は、信号電圧が取り得る電圧範囲内で互いに異なる複数の基準電圧を生成し、各基準電圧を基点とする複数の電圧区間のなかから信号電圧が含まれる電圧区間を特定した結果をデジタル信号の上位ビットの値とし、特定された電圧区間の基点である基準電圧と信号電圧との差電圧を前記デジタル信号の下位ビットに変換するので、信号電圧が含まれない電圧区間における無用な下位ビットの変換処理を省くことができる。
【０１０５】
これにより、上位ビットの分解能に対応する狭い電圧区間内で下位ビットの変換を行うことができるので、信号電圧が取り得る電圧範囲の全域で下位ビットの変換処理を行う場合と比べて、下位ビットの変換に係る処理量が削減される。
【０１０６】
とりわけ、第１の実施の形態に係る固体撮像装置１のように、上位ビットの変換をフラッシュ型のＡＤ変換により行い、上位ビットの分解能に対応する狭い電圧区間内でシングルスロープ型のＡＤ変換により下位ビットの変換を行う場合、下位ビットの変換に用いるクロック周波数および下位ビットの分解能をいずれも維持したままで、下位ビットの変換時間を短縮できる。
【０１０７】
なお、固体撮像装置１において、下位ビットの変換を、より低い周波数のクロックを用いて行ってもよい。そうすれば、下位ビットの変換に関わる信号に要求される時間精度および応答速度が緩和されるので、変換精度を上げやすくなる。また、装置の消費電力を下げる効果も得られる。
【０１０８】
例えば、シングルスロープ型のＡＤ変換器で全ビットの変換を行う従来の場合と同程度の変換時間を、固体撮像装置１で得ることを考える。固体撮像装置１では、上位ビットの変換は、フラッシュ型のＡＤ変換器である上位ビット変換部２０によって、電圧区間の数に依存しない短い時間で行われる。そのため、２m個の電圧区間を設けるとして、下位ビットの変換に用いるクロックの周波数を従来の１／２m近くまで下げることができる。
【０１０９】
すなわち、本発明の固体撮像装置には、単に変換時間を短縮する効果だけでなく、変換時間と、変換精度および消費電力とのトレードオフを改善する効果がある。
【０１１０】
なお、比較器３１のバッファ回路３１ｂに要求される比較精度を緩和する変形例を考えることもできる。
【０１１１】
前述したように、比較器３１の電圧合成回路３１ａは、直列に接続された２つのキャパシタＣ０、Ｃ１の電荷の再配分によって、オフセット電圧ＯＦＦＳＥＴ、信号電圧ＡＳＩＧ、および参照電圧ＲＡＭＰから、合成電圧ＣＭＰＩＮを合成するから、キャパシタＣ０、Ｃ１を同一の容量として、合成電圧ＣＭＰＩＮの変化量は、オフセット電圧ＯＦＦＳＥＴと信号電圧ＡＳＩＧとの差電圧の半分、および参照電圧ＲＡＭＰの変化量の半分となる。
【０１１２】
このように合成電圧ＣＭＰＩＮの変化量が縮小されるため、バッファ回路３３ｂには、合成電圧ＣＭＰＩＮとしきい値とを比較するための高い比較精度が要求される。
【０１１３】
そこで、電圧合成回路３１ａとバッファ回路３１ｂとの間に合成電圧ＣＭＰＩＮを増幅するアンプを挿入する。
【０１１４】
図１３は、この変形例における比較器３４の詳細な構成の一例を示す回路図である。
【０１１５】
比較器３４は、比較器３１（図９）と比べて、合成電圧ＣＭＰＩＮをＧ倍に増幅して増幅合成電圧ＡＣＭＰＩＮを得て、バッファ回路３１ｂへ供給するアンプが追加される。
【０１１６】
図１４は、この変形例における比較器３４の動作の一例を示すタイミングチャートである。
【０１１７】
このタイミングチャートは、合成電圧ＣＭＰＩＮを増幅せずに処理する場合のタイミングチャート（図１２）と比べて、増幅合成電圧ＡＣＭＰＩＮをしきい値と比較し、その結果を出力信号ＣＭＰＯＵＴとして出力する点で異なっている。
【０１１８】
このように、変化量が拡大された電圧をしきい値比較に用いることで、バッファ回路３１ｂに要求されるしきい値精度を緩和できる。また、バッファ回路３１ｂの比較精度を高めることなく、カウント値のビット数を、例えば図１４に示すように、１０よりも増やして下位ビットの分解能を高めることが可能となる。下位ビットのビット数を維持する場合は、下位ビットの分解能に対応する電圧幅が拡大され、微小な電圧変動による誤差が相対的に減る結果、下位ビットの変換精度が向上する。
【０１１９】
なお、信号電圧ＡＳＩＧが基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴの１つに非常に接近している場合に微小な電圧変動があると、下位ビットの変換に失敗することがある。
【０１２０】
例えば、信号電圧ＶＲＥＦが含まれる電圧区間が特定された後、信号電圧ＶＲＥＦが他の電圧区間へ移動してしまうと、参照電圧ＲＡＭＰを掃引しても特定された電圧区間内ではバッファ回路３１ｂは一致を示さない。つまり、比較結果ＣＭＰＯＵＴは反転しない。
【０１２１】
図１５（Ａ）は、そのような問題が起こり得る状況を説明する図である。参照電圧ＲＡＭＰは、隣接する基準電圧間の幅で変動するため、信号電圧ＶＲＥＦが基準電圧を越えて隣接する電圧区間へ変動した場合には、特定された電圧区間において一致が成立しなくなる。
【０１２２】
そこで、参照電圧ＲＡＭＰの変動幅を拡大した拡大参照電圧ＡＲＡＭＰを用いることを考える。
【０１２３】
図１５（Ｂ）は、拡大参照電圧ＡＲＡＭＰの変動幅を説明する図である。
【０１２４】
拡大参照電圧ＡＲＡＭＰは、例えば、参照信号生成部５０のＤＡＣ５２において生成する電圧の上限電圧および下限電圧の少なくとも一方を変更するなどして、隣接する基準電圧間の幅に所定の余裕量を加えた幅で変動するように生成される。
【０１２５】
図１５（Ｂ）は、拡大参照電圧ＡＲＡＭＰが、参照電圧ＲＡＭＰの最低電圧よりも低い電圧から、参照電圧ＲＡＭＰの最高電圧よりも高い電圧まで変動するように生成されることを模式的に示している。
【０１２６】
このように生成される拡大参照電圧ＡＲＡＭＰを、参照電圧ＲＡＭＰの代わりに用いることで、下位ビットの変換のための比較動作が基準電圧付近で重複して行われるので、信号電圧ＶＲＥＦが基準電圧を越えて変動した場合でも必ず一致が成立し、下位ビットの変換の失敗を防ぐことができる。
【０１２７】
（第２の実施の形態）
次に、第２の実施の形態に係る固体撮像装置について説明する。
【０１２８】
第２の実施の形態に係る固体撮像装置は、第１の実施の形態に係る固体撮像装置１と比べて、処理するアナログ信号の極性が異なる。具体的には、第１の実施の形態では、負極性（受光量が多いほど電圧が低くなる）の信号電圧をデジタル信号に変換したが、第２の実施の形態では、正極性（受光量が多いほど電圧が高くなる）の信号電圧をデジタル信号に変換する。
【０１２９】
第２の実施の形態に係る固体撮像装置の機能的な構成は、図１および図２に示される固体撮像装置１と共通している。
【０１３０】
図１６は、第２の実施の形態に係る固体撮像装置において、１つの画素から得られるアナログ信号をデジタル信号に変換するための部分を示すブロック図である。図１６に示される部分は、図４に示される固体撮像装置１の部分に置き換えられる。以下では、固体撮像装置１と同一の構成には同一の符号を付して適宜説明を省略し、固体撮像装置１と異なる点を主に説明する。
【０１３１】
第２の実施の形態では、カラムアンプ１３には非反転増幅器が用いられる。カラムアンプ１３から出力される信号電圧ＢＳＩＧは正極性である。
【０１３２】
信号電圧ＢＳＩＧは、一例として、最大量の受光がある場合の最高電圧ＶＤＤから受光がない場合の最低電圧（フィードスルーレベル）ＶＦＴまでの電圧範囲を取り得るとする。
【０１３３】
基準電圧生成部４１は、この電圧範囲の両端の電圧であるＶＤＤおよびＶＦＴを分圧することにより、この電圧範囲内で互いに異なる基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、およびＶＦＴを生成する。信号電圧ＢＳＩＧが取り得る電圧範囲は、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、およびＶＦＴをそれぞれ下限電圧とする４つの電圧区間に分けられる。この場合、下限電圧が各電圧区間の基点である。
【０１３４】
上位ビット変換部２４において、比較器２１は、信号電圧ＢＳＩＧと基準電圧ＶＲＥＦ１〜ＶＲＥＦ３のそれぞれとを一斉に比較し、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３をラッチする。
【０１３５】
エンコーダ２３は、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３から上位ビットＤ１０、Ｄ１１をエンコードする。
【０１３６】
セレクタ２５は、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３から、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴのうち信号電圧ＢＳＩＧが含まれる電圧区間の基点である１つを選択し、オフセット電圧ＯＦＦＳＥＴとして下位ビット変換部３５へ供給する。
【０１３７】
図１７は、セレクタ２５の詳細な構成の一例を示す回路図である。セレクタ２５は、図７に示すセレクタ２２と同一の回路で構成され、入力に接続される基準電圧が異なる。
【０１３８】
下位ビット変換部３５において、比較器３１は、カラムアンプ１３から出力される信号電圧ＢＳＩＧとセレクタ２５から出力されるオフセット電圧ＯＦＦＳＥＴとの差電圧と、ＤＡＣ５２から出力される参照電圧ＲＡＭＰとを比較する。
【０１３９】
図１８は、比較器３６の詳細な構成の一例を示す回路図である。
【０１４０】
図１８に例示する比較器３６では、直列に接続された２つのキャパシタＣＡ、ＣＢの接続点に、オフセット電圧ＯＦＦＳＥＴおよび信号電圧ＢＳＩＧを合成した合成電圧ＣＭＰＩＮが得られる。
【０１４１】
ここで、キャパシタＣＡ、ＣＢ、およびＣＣの容量を、ＣＢ＝ＣＣかつＣＢ＞＞ＣＡとすることで、オフセット電圧ＯＦＦＳＥＴに対する信号電圧ＢＳＩＧの差電圧ΔＶが、合成電圧ＣＭＰＩＮの変化量として現れる。
【０１４２】
この差電圧ΔＶと、上昇する参照電圧ＲＡＭＰとが比較され、参照電圧ＲＡＭＰが差電圧ΔＶに達したとき、出力信号ＣＭＰＯＵＴが反転する。
【０１４３】
図１９は、上位ビット変換部２４および下位ビット変換部３５の動作の一例を示すタイミングチャートである。
【０１４４】
画素回路１１にて得られた電気信号ＳＩＧは、カラムアンプ１３によって信号電圧ＢＳＩＧに増幅され、基準電圧ＶＲＥＦ２、ＶＲＥＦ３の間にあって基準電圧ＶＲＥＦ２よりもΔＶ高い電圧に確定する。ここで、隣接する基準電圧間の幅をＩＮＴＶＬと表記する。
【０１４５】
タイミング制御部８０は、信号電圧ＢＳＩＧが確定する所定の時期に制御信号ＳＥＴを出力する。これにより、比較器２１にて、信号電圧ＢＳＩＧ、および基準電圧ＶＲＥＦ１〜ＶＲＥＦ３が比較され、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３が“０”または“１”にラッチされる。
【０１４６】
そして、ラッチされた比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３に応じて、セレクタ２２で、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、およびＶＦＴのうち信号電圧ＡＳＩＧが含まれる電圧区間の基点である１つ（ここでは、信号電圧ＢＳＩＧの低電圧側に隣接する１つ）がオフセット電圧ＯＦＦＳＥＴとして選択されるとともに、エンコーダ２３で、上位ビットＤ１１およびＤ１０の値が決定される。
【０１４７】
続いて、タイミング制御部８０から、制御信号ＣＭＰＲＳ、ＳＨが与えられると、合成電圧ＣＭＰＩＮはΔＶとなる。その後、タイミング制御部８０から出力されるクロックＣＫに応じて、カウント値ＣＮＴ０〜ＣＮＴ９が更新されるとともに、参照電圧ＲＡＭＰが上昇する。
【０１４８】
そして、参照電圧ＲＡＭＰが合成電圧ＣＭＰＩＮに達したとき、比較器３６の出力信号ＣＭＰＯＵＴが反転し、そのときのカウント値ＣＮＴ０〜ＣＮＴ９が下位ビットＤ０〜Ｄ９としてラッチされる。
【０１４９】
以上説明したように、第２の実施の形態に係る固体撮像装置もまた、第１の実施の形態に係る固体撮像装置と同様、上位ビットを変換することで狭めた電圧区間内で下位ビットを変換するので、下位ビットの変換時間を短縮する効果が得られる。
【０１５０】
なお、第２の実施の形態に係る固体撮像装置を、前述の下位ビットの変換に用いるクロック周波数を下げる技術と組み合わせることによって、下位ビットの変換時間と、変換精度および消費電力とのトレードオフを改善することが可能である。
【０１５１】
また、第２の実施の形態に係る固体撮像装置を、前述の下位ビットの変換のための比較動作を基準電圧付近で重複して行う技術と組み合わせることによって、下位ビットの変換の失敗を防ぐことができる。
【０１５２】
（第３の実施の形態）
次に、第３の実施の形態に係る固体撮像装置について説明する。
【０１５３】
第３の実施の形態に係る固体撮像装置は、第１の実施の形態に係る固体撮像装置１と比べて、下位ビットの変換のための電圧比較を、複数の電圧区間において一斉に行う点で異なる。
【０１５４】
図２０は、第３の実施の形態における固体撮像装置２の概略構成の一例を示すブロック図である。
【０１５５】
図２０に示されるように、固体撮像装置２は、固体撮像装置１（図１を参照）と比べて、下位ビット変換部３７および上位ビット変換部２６が変更される。各部の詳細については、図２１を参照して後述する。以下では、固体撮像装置１と同一の構成には同一の符号を付して適宜説明を省略し、固体撮像装置１と異なる点を主に説明する。
【０１５６】
なお、図２０は、固体撮像装置２が半導体集積回路装置として実現される場合の、各部に対応する回路ブロックの半導体基板上での配置、つまりフロアレイアウトを表していると考えてもよい。
【０１５７】
図２１は、固体撮像装置２の機能的な構成の一例を示すブロック図である。
【０１５８】
下位ビット変換部３７は、信号電圧とそれぞれの基準電圧との間の複数の差電圧と、参照電圧とを一斉に比較し、それぞれの比較結果を上位ビット変換部２６へ出力する比較器３８、および下位ビットラッチ３２からなる。
【０１５９】
上位ビット変換部２６は、比較器３８の比較動作の開始時における比較結果をラッチする比較結果ラッチ２８、ラッチされた比較結果から、最新の比較結果のうちの１つを選択して下位ビットラッチ３２へ出力するセレクタ２７、およびラッチされた比較結果を上位ビットにエンコードし、上位ビットバス６１へ出力するエンコーダ２３からなる。
【０１６０】
なお、図２１の下位ビット変換部３７および上位ビット変換部２６において、破線で囲まれた列ごとの部分は同一の構成であるため、右側の１つのみを示す。
【０１６１】
図２２は、固体撮像装置２において、１つの画素から得られるアナログ信号をデジタル信号に変換するための部分を示すブロック図である。上位ビット変換部２６および下位ビット変換部３７については１列に対応する部分（図２１の破線で囲まれた部分の１つ）のみを示す。また、いくつかの部には、内部の機能を模式的に表す回路記号を示している。
【０１６２】
信号電圧ＡＳＩＧが負極性であること、信号電圧ＡＳＩＧが取り得る電圧範囲、および基準電圧生成部４０にて生成される基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴは、第１の実施の形態で説明したとおりである。
【０１６３】
下位ビット変換部３７において、比較器３８は４つの基準電圧にそれぞれ対応する４つの個別の比較器からなる。個別の比較器には、例えば、比較器３１（図９を参照）、比較器３３（図１０を参照）、および比較器３４（図１３を参照）のうちの１つが用いられる。
【０１６４】
個別の比較器は、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴに対応して設けられ、対応する基準電圧をオフセット電圧として与えられ、オフセット電圧と信号電圧ＡＳＩＧとの差電圧と、共通の参照電圧ＲＡＭＰとを比較する。基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴに対応する個別の比較器から得られる比較結果をＣＭＰＯＵＴ１〜ＣＭＰＯＵＴ４と表す。
【０１６５】
上位ビット変換部２６において、比較結果ラッチ２８は、比較器３８の比較動作の開始時の比較結果ＣＭＰＯＵＴ１〜ＣＭＰＯＵＴ３をＳＥＮＳＥ１〜ＳＥＮＳＥ３としてラッチし、セレクタ２７は、ラッチされた比較結果ＣＭＰＯＵＴ１〜ＣＭＰＯＵＴ３に応じて、最新の比較結果ＣＭＰＯＵＴ１〜ＣＭＰＯＵＴ４のうちの１つを選択し、比較結果ＣＭＰＯＵＴとして下位ビットラッチ３２へ出力する。
【０１６６】
なお、比較動作の開始時の比較結果ＣＭＰＯＵＴ１〜ＣＭＰＯＵＴ３は、参照電圧ＲＡＭＰの初期電圧を０として、信号電圧ＡＳＩＧと基準電圧ＶＲＥＦ１〜ＶＲＥＦ３のそれぞれとの比較の結果であるから、第１の実施の形態の比較器２１で得られる比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３と同義である。
【０１６７】
図２３は、セレクタ２７および比較結果ラッチ２８の詳細な構成の一例を示す回路図である。
【０１６８】
比較結果ラッチ２８は、比較動作の開始時、つまり参照電圧ＲＡＭＰが上昇を開始する直前にタイミング制御部８０から与えられる制御信号ＬＥに応じて、比較結果ＣＭＰＯＵＴ１〜ＣＭＰＯＵＴ３をラッチし、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３として出力する。
【０１６９】
信号電圧ＡＳＩＧが基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴのうちの対応する１つよりも高い比較結果ＣＭＰＯＵＴｉは最初から反転している。
【０１７０】
セレクタ２７は、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３に応じて、最初から反転している比較結果ＣＭＰＯＵＴｉをＯＲゲートにてマスクする。マスクされない比較結果ＣＭＰＯＵＴｊのうち、最も低い基準電圧に対応する１つが、参照電圧ＲＡＭＰが上昇する間に反転し、残りは最後まで反転しないと考えられる。
【０１７１】
そこで、セレクタ２７は、一例として、マスクされない全ての比較結果ＣＭＰＯＵＴｊの論理和をＣＭＰＯＵＴとして出力する簡略な回路により、反転する可能性がある比較結果ＣＭＰＯＵＴｊを選択する。
【０１７２】
なお、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３を完全にデコードすることで、反転する可能性がある比較結果ＣＭＰＯＵＴｊ以外の全ての比較結果ＣＭＰＯＵＴｉをマスクしてもよい。
【０１７３】
図２４は、上位ビット変換部２６および下位ビット変換部３７の動作の一例を示すタイミングチャートである。
【０１７４】
このタイミングチャートは、ここまでに述べた上位ビット変換部２６および下位ビット変換部３７の動作を、一例として示している。
【０１７５】
信号電圧ＡＳＩＧは、基準電圧ＶＲＥＦ２、ＶＲＥＦ３の間にある値に確定する。ここで、隣接する基準電圧間の幅をＩＮＴＶＬと表記する。
【０１７６】
値が確定した信号電圧ＡＳＩＧに対して、比較器３８内の４つの個別の比較器において合成電圧ＣＭＰＩＮｉ（ｉ＝１・・・４）が定まる。それぞれの合成電圧ＣＭＰＩＮｉは、基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴのうちの対応する１つに対する信号電圧ＡＳＩＧの差電圧ΔＶ１〜ΔＶ４の半分である。
【０１７７】
値が０以上の合成電圧ＣＭＰＩＮ１、ＣＭＰＩＮ２に対応する比較結果ＣＭＰＯＵＴ１、ＣＭＰＯＵＴ２は“０”となり、値が０よりも小さい合成電圧ＣＭＰＩＮ３、ＣＭＰＩＮ４に対応する比較結果ＣＭＰＯＵＴ３、ＣＭＰＯＵＴ４は“１”となる。
【０１７８】
タイミング制御部８０からの制御信号ＬＥが“０”になると、比較結果ＳＥＮＳＥ１〜ＳＥＮＳＥ３にはそのときのＣＭＰＯＵＴ１〜ＣＭＰＯＵＴ３の値がラッチされ、上位ビットＤ１１、Ｄ１０の値が決定する。
【０１７９】
“０”がラッチされる比較結果ＳＥＮＳＥ１、ＳＥＮＳＥ２に対応して比較結果ＣＭＰＯＵＴ１、ＣＭＰＯＵＴ２がマスクされ、比較結果ＣＭＰＯＵＴには、比較結果ＣＭＰＯＵＴ３、ＣＭＰＯＵＴ４のみの論理和値が出力される。その結果、一旦“０”となっていた比較結果ＣＭＰＯＵＴは“１”となる。
【０１８０】
その後、タイミング制御部８０から出力されるクロックＣＫに応じて、参照電圧ＲＡＭＰが上昇すると、それぞれの合成電圧ＣＭＰＩＮｉは、参照電圧ＲＡＭＰの上昇量の半分、上昇する。
【０１８１】
そして、合成電圧ＣＭＰＩＮ３が初期電圧である０に戻ったとき、比較結果ＣＭＰＯＵＴ３が“０”となり、これにより、比較結果ＣＭＰＯＵＴ３の論理和である比較結果ＣＭＰＯＵＴが“０”となり、下位ビットＤ０〜Ｄ９の値が固定される。
【０１８２】
以上説明したように、第３実施の形態に係る固体撮像装置２では、複数の基準電圧について、信号電圧とそれぞれの基準電圧との間の複数の差電圧と、参照電圧とを一斉に比較し、複数の比較結果のうちの１つが反転したときのカウント値を固定することで下位ビットの変換を行うことができる。
【０１８３】
また、第３実施の形態に係る固体撮像装置２では、参照電圧ＲＡＭＰが上昇を開始する直前の複数の比較結果ＣＭＰＯＵＴｉから上位ビットの値を決定するとしたが、参照電圧ＲＡＭＰが上昇を開始する直前に上位ビットを決定することは必須ではない。
【０１８４】
例えば、最終的に基準電圧ＶＲＥＦ１〜ＶＲＥＦ３、ＶＦＴのいずれに対応する比較結果ＣＭＰＯＵＴｉが反転したかで上位ビットの値を決定することができる。その場合は、最初から反転している比較結果ＣＭＰＯＵＴｉをマスクする代わりに、全ての比較結果ＣＭＰＯＵＴｉの排他論理和値でエッジトリガ型のラッチを駆動して、下位ビットの値を固定するとよい。
【０１８５】
なお、第３の実施の形態に係る固体撮像装置２を、前述の下位ビットの変換に用いるクロック周波数を下げる技術と組み合わせることによって、下位ビットの変換時間と、変換精度および消費電力とのトレードオフを改善することが可能である。
【０１８６】
また、第３の実施の形態に係る固体撮像装置２を、前述の下位ビットの変換のための比較動作を基準電圧付近で重複して行う技術と組み合わせることによって、下位ビットの変換の失敗を防ぐことができる。
【産業上の利用可能性】
【０１８７】
本発明に係る固体撮像装置は、光電変換によって得た信号電圧をデジタル信号で出力する固体撮像装置に広く適用でき、製品としては、デジタルスチルカメラ、デジタルビデオカメラ、携帯端末用カメラ、車載用カメラ、街頭カメラ、防犯用カメラ、医療用カメラなど、多岐にわたる応用が可能である。
【図面の簡単な説明】
【０１８８】
【図１】第１の実施の形態における固体撮像装置の概略構成の一例を示すブロック図
【図２】固体撮像装置の機能的な構成の一例を示すブロック図
【図３】（Ａ）、（Ｂ）ＡＤ変換の基本的な考え方を説明する図
【図４】ＡＤ変換部の１列に対応する部分の構成の一例を示すブロック図
【図５】比較器の詳細な構成の一例を示す回路図
【図６】エンコーダの詳細な構成の一例を示す回路図
【図７】セレクタの詳細な構成の一例を示す回路図
【図８】上位ビット変換部の動作の一例を示すタイミングチャート
【図９】比較器の詳細な構成の一例を示す回路図
【図１０】比較器の詳細な構成の他の一例を示す回路図
【図１１】下位ビットラッチの詳細な構成の一例を示す回路図
【図１２】下位ビット変換部の動作の一例を示すタイミングチャート
【図１３】変形例における比較器の詳細な構成の一例を示す回路図
【図１４】変形例における比較器の動作の一例を示すタイミングチャート
【図１５】（Ａ）下位ビットの変換の失敗が起こり得る状況を説明する図、（Ｂ）拡大参照電圧の変動幅を説明する図
【図１６】第２の実施の形態におけるＡＤ変換部の１列に対応する部分の構成の一例を示すブロック図
【図１７】セレクタの詳細な構成の一例を示す回路図
【図１８】比較器の詳細な構成の一例を示す回路図
【図１９】上位ビット変換部および下位ビット変換部の動作の一例を示すタイミングチャート
【図２０】第３の実施の形態における固体撮像装置の概略構成の一例を示すブロック図
【図２１】ＡＤ変換部の機能的な構成の一例を示すブロック図
【図２２】ＡＤ変換部の１列に対応する部分の構成の一例を示す回路図
【図２３】比較結果ラッチおよびセレクタの詳細な構成の一例を示す回路図
【図２４】上位ビット変換部および下位ビット変換部の動作の一例を示すタイミングチャート
【図２５】従来の固体撮像装置の機能的な構成の一例を示すブロック図
【符号の説明】
【０１８９】
１、２  固体撮像装置
１０  撮像部
１１  画素回路
１２、１３  カラムアンプ
２０、２４、２６  上位ビット変換部
２１  比較器
２２、２５、２７  セレクタ
２３  エンコーダ
２８  比較結果ラッチ
３０、３５、３７  下位ビット変換部
３１、３３、３４、３６、３８  比較器
３１ａ  電圧合成回路
３１ｂ、３３ｂ  バッファ回路
３２  下位ビットラッチ
４０、４１  基準電圧生成部
５０  参照信号生成部
５１  カウンタ
５２  ＤＡＣ
６０  出力線
６１  上位ビットバス
６２  下位ビットバス
７０  ＡＤ変換部
８０  タイミング制御部
８１  行走査回路
８２  列走査回路
９１  撮像部
９２  画素回路
９３  電圧比較部
９４  制御部
９５  参照信号生成部
９６  カウンタ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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