(57)【要約】【課題】低オフセット、低雑音で、広帯域の信号に対して一定の利得で連続増幅できる増幅回路を提供する。【解決手段】増幅回路ブロック１０１と補償回路ブロック１０２を設ける。増幅回路ブロック１０１には、入力信号から補償回路ブロック１０２の出力信号を減算する加算器１０４と、広帯域で動作する増幅回路１０３を備える。補償回路ブロック１０２には、低オフセット電圧で低域低雑音の増幅回路１０５と、増幅回路１０３の出力信号から増幅回路１０５の出力信号を減算し、その差分信号を生成する加算ブロック１０７と、この差分信号を加算器１０４に負帰還する帰還回路ブロック１０６を備える。増幅回路ブロック１０１は、この差分信号の負帰還によってオフセット電圧と低域雑音が低減されると共に、増幅回路全体の動作帯域は、増幅回路１０３の特性で定めることができる。【選択図】図１
2009017249.tif 000002
【特許請求の範囲】
【請求項１】
増幅回路ブロックと、補償回路ブロックとを備えた増幅回路であって、
前記増幅回路ブロックは、
第１入力信号から前記補償回路ブロックの出力信号を減算する第１加算器と、
広帯域で動作し、前記第１加算器の出力信号を増幅する第１増幅回路とを有し、
前記補償回路ブロックは、
前記第１入力信号を増幅し、前記第１増幅回路と比較して低オフセット電圧および／または小さい低域雑音の特性を備えた第２増幅回路と、
前記第１増幅回路の出力信号から前記第２増幅回路の出力信号を減算し、前記第１増幅回路と前記第２増幅回路の差分信号を出力する加算ブロックと、
前記差分信号を前記第１加算器に向けて負帰還する帰還回路ブロックとを有することを特徴とする増幅回路。
【請求項２】
請求項１記載の増幅回路において、
前記第２増幅回路の利得は、前記第１増幅回路の利得と等しいことを特徴とする増幅回路。
【請求項３】
請求項１記載の増幅回路において、
前記帰還回路ブロックは、
前記加算ブロックでの前記差分信号を増幅する第３増幅回路と、
前記第３増幅回路の出力信号に帯域制限をかける第１ローパスフィルタとを有することを特徴とする増幅回路。
【請求項４】
請求項１記載の増幅回路において、
前記第２増幅回路は、変調および復調を用いることで、前記第１入力信号の成分とオフセット電圧および低域雑音の成分とを分離する機能を備えたチョッパー増幅回路であることを特徴とする増幅回路。
【請求項５】
請求項１記載の増幅回路において、
前記第２増幅回路は、オートゼロ動作時に自身のオフセット電圧および低域雑音成分を容量に保持し、入力信号増幅動作時に前記容量に保持した電圧を自身の入力に負帰還する機能を備えたオートゼロ増幅回路であることを特徴とする増幅回路。
【請求項６】
請求項５記載の増幅回路において、
前記第２増幅回路は、前記第１入力信号が入力される第１入力ノードと前記加算ブロックとの間に並列に設けられた第１および第２オートゼロ増幅回路を有し、
前記第１および前記第２オートゼロ増幅回路のそれぞれは、
第１、第２、第３および第４スイッチと、
前記第４スイッチを介して前記加算ブロックに出力を行う第５増幅回路と、
前記第５増幅回路の出力信号が前記第２スイッチを介して入力される第６増幅回路と、
前記第６増幅回路の出力信号が前記第３スイッチを介して入力されることで前記第５増幅回路のオフセット電圧と低域雑音成分を保持する第１容量と、
前記第１入力ノードから前記第１スイッチを介して入力された前記第１入力信号に対して前記第１容量の保持電圧を減算し、その減算結果を前記第５増幅回路に出力する第３加算器とを有し、
オートゼロ動作時では、前記第１スイッチによって前記第３加算器の一方の入力が接地電圧に固定され、前記第２スイッチによって前記第５増幅回路の出力信号が前記第６増幅回路に入力され、前記第３スイッチによって前記第６増幅回路の出力信号が前記第１容量に保持され、前記第４スイッチによって前記第５増幅回路の出力が前記加算ブロックと非接続にされ、
入力信号増幅動作時では、前記第１スイッチによって前記第３加算器の一方の入力に前記第１入力信号が入力され、前記第２スイッチによって前記第６増幅回路の入力が接地電圧に固定され、前記第３スイッチによって前記第６増幅回路の出力が前記第１容量と非接続にされ、前記第４スイッチによって前記第５増幅回路の出力信号が前記加算ブロックに入力され、
前記第１オートゼロ増幅回路と前記第２オートゼロ増幅回路の一方が前記オートゼロ動作を行う際には他方が前記入力信号増幅動作を行うことを特徴とする増幅回路。
【請求項７】
請求項６記載の増幅回路において、
前記加算ブロックは、一方の入力ノードに前記第１増幅回路の出力ノードが接続され、他方の入力ノードに前記第２増幅回路の出力ノードが接続され、前記第１増幅回路の出力信号と前記第２増幅回路の出力信号の差分信号を出力する第２加算器によって構成されることを特徴とする増幅回路。
【請求項８】
請求項１記載の増幅回路において、
前記増幅回路は、ＣＭＯＳプロセスで形成されることを特徴とする増幅回路。
【請求項９】
請求項１記載の増幅回路において、
前記増幅回路ブロックは、バイポーラプロセスで形成されることを特徴とする増幅回路。
【請求項１０】
請求項１記載の増幅回路において、
前記増幅回路は、さらに、前記帰還回路ブロックの入力ノードを前記第１増幅回路の出力ノードか前記加算ブロックの出力ノードかのいずれか一方に接続する第５スイッチを有し、
前記第５スイッチを前記第１増幅回路の出力ノード側に接続した状態で前記加算ブロックの出力ノードをモニタ可能なように構成されたことを特徴とする増幅回路。
【請求項１１】
増幅回路ブロックと、補償回路ブロックとを備えた増幅回路であって、
前記増幅回路ブロックは、
第１入力信号から前記補償回路ブロックの出力信号を減算する第１加算器と、
広帯域で動作し、前記第１加算器の出力信号を増幅する第１増幅回路とを有し、
前記補償回路ブロックは、
前記第１入力信号を増幅し、前記第１増幅回路と比較して低オフセット電圧および／または小さい低域雑音の特性を備えた第２増幅回路と、
前記第１増幅回路の出力信号から前記第２増幅回路の出力信号を減算し、前記第１増幅回路と前記第２増幅回路の差分信号を出力する加算ブロックと、
前記差分信号を前記第１加算器に向けて負帰還する帰還回路ブロックとを有し、
前記第２増幅回路は、
前記第１入力信号を所定の制御信号に従ってチョッパー変調し、チョッパー変調信号を出力する第１チョッパー変調器と、
前記第１チョッパー変調器から出力されたチョッパー変調信号を増幅する第４増幅回路と、
前記第４増幅回路で増幅されたチョッパー変調信号を復調する第２チョッパー変調器とを有することを特徴とする増幅回路。
【請求項１２】
請求項１１記載の増幅回路において、
前記加算ブロックは、
前記第２増幅回路の出力信号に帯域制限をかける第２ローパスフィルタと、
前記第２ローパスフィルタと同一周波数特性を備え、前記第１増幅回路の出力信号に帯域制限をかける第３ローパスフィルタと、
前記第２および前記第３ローパスフィルタからのそれぞれの出力信号を入力信号として差分信号を出力する第２加算器とを有することを特徴とする増幅回路。
【請求項１３】
請求項１２記載の増幅回路において、
前記第２ローパスフィルタの通過帯域での前記第４増幅回路の利得は、前記第３ローパスフィルタの通過帯域での前記第１増幅回路の利得に等しいことを特徴とする増幅回路。
【請求項１４】
増幅回路ブロックと、補償回路ブロックとを備えた増幅回路であって、
前記増幅回路ブロックは、
第１入力信号から前記補償回路ブロックの出力信号を減算する第１加算器と、
広帯域で動作し、前記第１加算器の出力信号を増幅する第１増幅回路とを有し、
前記補償回路ブロックは、
前記第１入力信号を増幅し、前記第１増幅回路と比較して低オフセット電圧および／または小さい低域雑音の特性を備えた第２増幅回路と、
前記第１増幅回路の出力信号から前記第２増幅回路の出力信号を減算し、前記第１増幅回路と前記第２増幅回路の差分信号を出力する加算ブロックと、
前記差分信号を前記第１加算器に向けて負帰還する帰還回路ブロックとを有し、
前記第２増幅回路は、
第１、第２および第３スイッチと、
第５増幅回路と、
前記第２スイッチを介して前記第５増幅回路の出力信号が入力される第６増幅回路と、
前記第３スイッチを介して前記第６増幅回路の出力信号が入力されることで前記第５増幅回路のオフセット電圧と低域雑音成分を保持する第１容量と、
前記第１スイッチを介して入力された前記第１入力信号から前記第１容量の保持電圧を減算し、その減算結果を前記第５増幅回路に出力する第３加算器とを有し、
オートゼロ動作時では、前記第１スイッチによって前記第３加算器の一方の入力が接地電圧に固定され、前記第２スイッチによって前記第５増幅回路の出力信号が前記第６増幅回路に入力され、前記第３スイッチによって前記第６増幅回路の出力信号が前記第１容量に保持され、
入力信号増幅動作時では、前記第１スイッチによって前記第３加算器の一方の入力に前記第１入力信号が入力され、前記第２スイッチによって前記第６増幅回路の入力が接地電圧に固定され、前記第３スイッチによって前記第６増幅回路の出力が前記第１容量と非接続にされることを特徴とする増幅回路。
【請求項１５】
請求項１４記載の増幅回路において、
前記加算ブロックは、
２つの入力の差分信号を出力する第２加算器と、
前記第２加算器の一方の入力と前記第２増幅回路の間に設けられ、前記第２増幅回路からの離散出力信号に対して補間処理を行う第２ローパスフィルタと、
前記第２加算器の他方の入力と前記第１増幅回路の間に設けられ、前記第２ローパスフィルタと同一の周波数特性を備え、前記第１増幅回路の出力信号に帯域制限をかける第３ローパスフィルタとを有することを特徴とする増幅回路。
【請求項１６】
請求項１５記載の増幅回路において、
前記第２ローパスフィルタの通過帯域での前記第５増幅回路の利得は、前記第３ローパスフィルタの通過帯域での前記第１増幅回路の利得に等しく、
前記加算ブロックは、更に、前記第２加算器の他方の入力と前記第１増幅回路の間に設けられ、前記補間処理に伴う前記第２増幅回路の利得低下に応じて前記第１増幅回路の利得を低下させる減衰器を有することを特徴とする増幅回路。
【請求項１７】
請求項１４記載の増幅回路において、
前記加算ブロックは、
第４スイッチと、
一方の入力ノードに前記第２増幅回路の出力信号が入力され、他方の入力ノードに前記第１増幅回路の出力信号が前記第４スイッチを介して入力され、この２つの入力信号の差分信号を出力する第２加算器とを有し、
前記第２増幅回路が前記オートゼロ動作を行う際には、前記第４スイッチによって前記第２加算器の他方の入力ノードが接地電圧に固定され、
前記第２増幅回路が前記入力信号増幅動作を行う際には、前記第４スイッチによって前記第２加算器の他方の入力ノードに前記第１増幅回路の出力信号が入力されることを特徴とする増幅回路。
【請求項１８】
請求項１４記載の増幅回路において、
前記帰還回路ブロックは、さらに、
第５スイッチと、
前記第５スイッチを介して前記第１ローパスフィルタの出力信号を保持する第２容量とを有し、
前記第２増幅回路が前記入力信号増幅動作を行う間は、前記第５スイッチによって前記第１ローパスフィルタの出力信号を前記第２容量で保持すると共に前記第２容量の保持電圧を前記第１加算器に帰還し、
前記第２増幅回路が前記オートゼロ動作を行う間は、前記第５スイッチによって前記第１ローパスフィルタの出力が前記第２容量と非接続にされ、前記入力信号増幅動作の間に保持した前記第２容量の保持電圧を前記第１加算器に帰還することを特徴とする増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広帯域な信号を増幅する広帯域増幅回路に関し、特に増幅回路の入力オフセット電圧と１／ｆ雑音による低域雑音成分の低減に有効な回路技術に関するものである。
【背景技術】
【０００２】
医療機器、生体センサ、あるいはテープドライブ向け増幅回路などは、信号レベルで数ｍＶ、動作帯域で直流から数１００ＭＨｚの増幅動作が求められ、広帯域の信号を低雑音レベルで増幅する必要がある。増幅回路はデバイスばらつきにより発生する入力オフセット電圧や、１／ｆ雑音の効果により低域側の雑音レベルが高く、特に低域の増幅回路の特性が劣化する。一般に増幅回路の低オフセット電圧化、及び１／ｆ雑音の低減を実現する技術としては、以下のような従来技術がある。
【０００３】
例えば、図１０に、広帯域増幅回路において、出力電圧オフセットを小さく抑えた特許文献１記載の増幅回路を示す。その構成は、高利得Ｇ１かつ低オフセット電圧の増幅回路１００１を前段に、低利得Ｇ２でオフセット電圧が大きく広帯域で動作する増幅回路１００２を後段に設け、これ等を縦続接続し、増幅回路１００２の出力から増幅回路１００１へ負帰還をかけている。このため、後段の増幅回路１００２のオフセット電圧は前段の増幅回路１００１の利得によって、Ｇ２／Ｇ１だけ圧縮されるというものである。また利得については、低域側では負帰還抵抗の比により決まり、高域側では後段の増幅回路１００２の利得Ｇ２で決まる。従って、負帰還抵抗の比｛Ｒ３（Ｒ１＋Ｒ２）｝／｛Ｒ２（Ｒ３＋Ｒ４）｝を後段の増幅器１００２の利得Ｇ２と等しくなるように設定すれば、広帯域に渡り一定の利得が得られるというものである。
【０００４】
また、例えば、図１１に、オートゼロ動作機能を用いて低オフセット電圧を実現した非特許文献１記載の増幅回路を示す。その構成は、メイン増幅回路１１０１と、メイン増幅回路１１０１のオフセット電圧を補償するゼロ化増幅回路１１０２の２つの増幅回路から成り、各増幅回路１１０１、１１０２は、３つの入力端子を持つ加算増幅回路となっている。図１１の増幅回路は、２組のスイッチ動作により、オートゼロ動作と入力信号増幅動作の２つの動作モードが決定される。オートゼロ動作時では、各スイッチはΦ１側に接続され、ゼロ化増幅回路１１０２のオートゼロ機能によるオフセット補償が行われる。次に、入力信号増幅動作では、各スイッチはΦ２側に接続され、入力信号はオフセット補償されたゼロ化増幅回路１１０２とメイン増幅回路１１０１の利得の乗算分増幅され、メイン増幅回路とゼロ化増幅回路のオフセット電圧は、共にゼロ化増幅回路の利得分圧縮されるというものである。
【特許文献１】特開平７−２３１２２７号公報
【非特許文献１】“ＡＤ８５５１／ＡＤ８５５２／ＡＤ８５５４”、［ｏｎｌｉｎｅ］、［平成１８年５月３１日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ａｎａｌｏｇ．ｃｏｍ／ＵｐｌｏａｄｅｄＦｉｌｅｓ／Ｄａｔａ＿Ｓｈｅｅｔｓ／ＡＤ８５５１＿８５５２＿８５５４．ｐｄｆ＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記のような増幅回路の入力オフセット電圧、及び１／ｆ雑音による低域雑音成分の低減化を実現する技術について、以下のようなことが明らかとなった。
【０００６】
上記図１０の従来例では、増幅回路のオフセット電圧はＧ２／Ｇ１分圧縮される。仮に増幅回路１００２のオフセット電圧が１ｍＶ存在した場合、入力電圧オフセットが１μＶで、１０倍の利得の増幅機能を実現しようとすると、増幅器１００１は１００００倍の利得が必要になる。このため、負帰還抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の熱雑音も１００００倍増幅されてしまい、低雑音化できない。従って、図１０の従来例は、数ｍＶの入力オフセット電圧は十分実現できるが、数μＶレベルの低オフセット化の実現は困難となる。
【０００７】
また、上記図１１の従来例では、オートゼロ機能により、数μＶの入力オフセット電圧を実現できるが、オートゼロ動作時と入力信号動作時で、増幅回路の利得が異なるため、そのままでは連続増幅ができない。連続増幅を実現するためには、例えば、増幅回路の出力にローパスフィルタ等を設け、入力信号動作時に得られる各離散的な出力を補間する必要性などが生じる。しかし、ローパスフィルタの存在により、増幅可能な動作帯域が１桁以上落ちてしまい、広帯域な増幅機能を実現することが困難となる。
【０００８】
そこで、本発明の目的は、低オフセット電圧および／または低雑音な増幅回路を提供することにある。また、本発明の他の目的は、広帯域の信号に対して一定の利得で連続増幅できる増幅回路を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。
【００１０】
本発明の増幅回路は、増幅回路ブロックと、増幅回路ブロックのオフセット電圧および／または低域雑音を低減する手段としての補償回路ブロックを有するものとなっている。増幅回路ブロックは、第１入力信号から補償回路ブロックの出力信号を減算する第１加算器と、広帯域で動作する第１増幅回路を備えている。補償回路ブロックは、第１入力信号を増幅し低オフセット電圧および／または低域低雑音の特性を備えた第２増幅回路と、第１増幅回路の出力信号から第２増幅回路の出力信号を減算し、第１増幅回路と第２増幅回路の差分信号を生成する加算ブロックと、この差分信号を増幅回路ブロックに負帰還をかける手段としての帰還回路ブロックとを備えている。
【００１１】
このような構成を用いると、入力信号は常に増幅回路ブロックで増幅されるため、広帯域な信号に対して一定の利得での連続増幅が可能である。また、広帯域な信号成分を入力として受ける増幅回路ブロック内の増幅回路と、補償回路ブロック内の増幅回路の利得はそれぞれ等しく、後者の増幅回路のオフセット電圧は小さく低域低雑音であるため、低域成分に関して２つの増幅回路の出力信号から差分信号を生成することで、前者の増幅回路のオフセット電圧と低域雑音成分を検出できる。したがって、この検出した信号を前者の増幅回路に負帰還をかけることで、増幅回路ブロック内の第１増幅回路のオフセット電圧および／または低域雑音成分を相殺できる。
【００１２】
なお、第２増幅回路は、例えば、チョッパー増幅回路やオートゼロ増幅回路などで実現することができる。ここで、オートゼロ増幅回路を用いた場合は、加算ブロックで差分信号を検出する際に、第１増幅回路による連続増幅とオートゼロ増幅回路による離散的な増幅との相違を整合させることが必要となる。この問題は、加算ブロックの前段にローパスフィルタを設けたり、または、加算ブロックの第１増幅回路側の前段にオートゼロ増幅回路の動作モードに同期するスイッチを設けたり、あるいは、２つのオートゼロ増幅回路で各動作モードが相補的に切り替わるＰｉｎｇ−Ｐｏｎｇ型オートゼロ増幅回路を用いることなどで解決できる。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、低オフセット電圧および／または低雑音な増幅回路を実現できる。また、広帯域の信号に対して一定の利得で連続増幅が可能な増幅回路を実現できる。
【発明を実施するための最良の形態】
【００１４】
以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１による増幅回路において、その構成の一例を示す回路図である。本実施の形態１の増幅回路は、増幅回路ブロック１０１と、その増幅回路ブロック１０１のオフセット電圧および低域雑音を低減する補償回路ブロック１０２より構成される。増幅回路ブロック１０１は、広域動作の増幅回路１０３と、補償回路ブロック１０２からの出力を用いて、増幅回路１０３のオフセットと低域雑音を減算する加算器１０４より構成される。
【００１８】
また、補償回路ブロック１０２は、オフセット電圧および低域雑音レベルが小さく、利得が増幅回路１０３と等しい増幅回路１０５と、増幅回路ブロック１０１の出力から増幅回路１０５の出力を減算し、差分信号を生成する加算ブロック１０７と、その差分信号を増幅回路ブロック１０１の加算器１０４に増幅し出力する帰還回路ブロック１０６より構成される。そして、帰還回路ブロック１０６は、増幅回路１０８とローパスフィルタ１０９で構成されている。
【００１９】
このように、図１の増幅回路は、増幅回路ブロック１０１の増幅回路１０３に広帯域増幅回路を用いることで広域増幅動作を実現し、補償回路ブロック１０２を用いて増幅回路１０３のオフセット電圧および低域雑音を相殺化することで、低オフセット電圧化および低雑音化を実現するものとなっている。具体的に説明すると、以下のような仕組みでこれらの効果が実現できる。
【００２０】
加算ブロック１０７は、増幅回路１０３と増幅回路１０５の利得が等しく、かつ増幅回路１０５が低オフセット電圧で低雑音増幅回路であるため、増幅回路１０３のオフセット電圧と雑音成分を出力する。さらに、帰還回路ブロック１０６は、加算ブロック１０７の出力信号を増幅し、ローパスフィルタ１０９を通過させることで、増幅回路１０３のオフセット電圧と低域雑音成分だけを抽出する。この結果、図１の増幅回路は、低域の信号成分、すなわち増幅回路１０３のオフセット電圧と低域雑音成分だけが、増幅回路１０３に負帰還されることで、低オフセットかつ低雑音で広帯域な信号増幅が可能となる。また、本実施の形態１においては、増幅回路１０８を低オフセット化および／または低雑音化することで、さらなる効果が期待できる。
【００２１】
ここで、図１の増幅回路の効果について定量的に説明する。増幅回路１０３、１０５、１０８の利得をそれぞれＧ１、Ｇ２、Ｇ３、ローパスフィルタ１０９の伝達関数をＨ（ω）、入力信号ノード１１０の入力信号をＶＩ、出力信号ノード１１１の出力信号をＶＯ、増幅回路１０５と１０８のオフセット電圧は小さく、１０３のオフセット電圧Ｖｏｆｆ１の効果だけを考慮すると、出力信号ＶＯは、
【００２２】
【数１】
2009017249.tif 000003
【００２３】
となる。ここで、増幅回路１０３と１０５の利得が同一（Ｇ１＝Ｇ２）であるとすると、増幅回路の出力は、
【００２４】
【数２】
2009017249.tif 000004
【００２５】
となり、入力信号は利得Ｇ１で一定に増幅され、また、増幅回路１０３の実効入力オフセット電圧は、約１／（Ｇ１Ｇ３）分圧縮される。よって、低オフセットかつ低雑音な信号増幅が可能である。例えば、増幅回路１０３の利得が１００倍、増幅回路１０８の利得が１０倍、増幅回路１０３のオフセット電圧が１ｍＶと仮定すると、図１の増幅回路の実効入力オフセット電圧Ｖｏｆｆ＿ｅｆｆは、
Ｖｏｆｆ＿ｅｆｆ＝１ｍＶ／１００×１０＝１μＶ
となる。また、ローパスフィルタ１０９により、帰還回路ブロック１０６の出力は、オフセット電圧と低域雑音成分のみを抽出したものとなる。このため、増幅回路１０５の低オフセット補償の過程で折り返し雑音やリップルノイズ等が発生し、高域側の雑音レベルが上昇しても、ローパスフィルタ１０９の帯域以上の信号成分については、負帰還がかからなくなる。このため、図１の増幅回路の高域雑音のレベルは、増幅回路１０５の雑音の影響を受けず、増幅回路１０３の熱雑音のレベルによってのみ決まる構成となっている。
【００２６】
次に、増幅回路１０３，１０５の利得差を調整する必要が生じた場合の調整方法に関する一実施の形態を図９に示す。図９に示す増幅回路は、スイッチ９０２が図１の構成例に追加され、利得調整時に、スイッチ９０２をΦ２からΦ１に切り替え可能な構成となっている。利得調整時において、ローパスフィルタ１０９の帯域よりも十分高速な信号Ｖｈをテスト信号として入力信号ノード１１０に入力すると、差分信号モニタノード９０１での信号Ｖｍは、
【００２７】
【数３】
2009017249.tif 000005
【００２８】
となる。ここで、高域の信号を扱っているので、増幅回路１０３の電圧オフセットを無視し、ローパスフィルタ１０９の特性もＨ（ω）＝０とした。高い周波数のテスト信号を与え、Ｖｍが０Ｖになるように、増幅回路１０３、あるいは１０５の利得を調整することで、図１（図９）の増幅回路における利得誤差による影響は回避できる。
【００２９】
なお、電圧オフセットが小さい増幅回路１０５の例としては、チョッパー増幅回路、あるいはオートゼロ増幅回路などが挙げられる。
【００３０】
（実施の形態２）
図３は、本発明の実施の形態２による増幅回路において、その構成の一例を示す回路図である。図３に示す増幅回路は、図１の増幅回路１０５にチョッパー増幅回路を適用した場合の構成例となっている。チョッパー増幅回路は、増幅回路３０４の前後に、２組のチョッパー変調器３０１，３０２を組み合わせることで構成され、入力ノード３０３から入力されるチョッパー周波数ｆｃの変調信号に従い、入力信号ノード１１０からの入力信号及び増幅回路３０４の入力オフセットが周期的に変調される。
【００３１】
この時、入力信号は初段のチョッパー変調器３０１でｆｃ分高域側に変調され、そのチョッパー変調信号が増幅回路３０４で増幅された後、後段のチョッパー変調器３０２により、増幅されたチョッパー変調信号が元々の周波数帯の信号成分に復調される。一方、増幅回路３０４の入力オフセットについては、そのまま増幅された後、チョッパー変調器３０２でｆｃ分高域側に変調され、加算ブロック１０７内のローパスフィルタ３０５で、この変調されたオフセット電圧が除去される。この際、オフセット電圧だけでなく、１／ｆ雑音に関してもチョッパー周波数以下の周波数成分についてはｆｃ分高域側に変調されるので、ローパスフィルタ３０５で１／ｆ雑音についても除去される。従って、チョッパー増幅回路では、低オフセットかつ低雑音の増幅が可能である。
【００３２】
ここで、チョッパー増幅回路を適用する場合は、図３の加算ブロック１０７に示すように、増幅回路１０３側にも、ローパスフィルタ３０５と同じ周波数特性を持つローパスフィルタ３０６を設ける。そうすると、加算ブロック１０７内で増幅回路１０３の出力信号と増幅回路１０５の出力信号との差分信号を検出する際に、各出力信号を同じ帯域成分内で比較することができる。したがって、増幅回路１０５は、ローパスフィルタ３０５，３０６の通過帯域内で増幅回路１０３に等しいゲイン特性を備えたものであればよい。その一例として、増幅回路３０４と増幅回路１０３を同一の回路としてもよい。
【００３３】
なお、チョッパー増幅回路は、チョッパー周波数以下の信号成分を増幅することはできないため、単体で使用した場合には広帯域動作が困難となる。しかしながら、図３の構成例のように、増幅回路ブロック１０１と組み合わせて用いた場合は、増幅可能な動作帯域が増幅回路１０３の動作帯域のみで決められるため広帯域動作が可能となる。この際に、チョッパー増幅回路は、チョッパー変調信号により、リップルノイズが生じてしまうが、ローパスフィルタ１０９により、高域側の雑音成分は増幅回路１０３に影響を与えない。すなわち、図３の構成例を用いると、高域側の雑音成分は増幅回路１０３の熱雑音で決まる比較的小さなものとなり、更に、低域側では、増幅回路１０５との差分信号により負帰還がかかるため低オフセットかつ低雑音となる。したがって、全体として、低オフセットかつ低雑音で、広帯域に渡って利得が一定な増幅回路を実現できる。
【００３４】
（実施の形態３）
図２は、本発明の実施の形態３による増幅回路において、その構成の一例を示す回路図である。図２に示す増幅回路は、図１の増幅回路１０５にオートゼロ増幅回路を適用した場合の構成例となっている。オートゼロ増幅回路は、サンプリングを利用した低オフセット増幅回路であり、入力信号増幅用の増幅回路２０１と、オートゼロ制御用の増幅回路２０２と、サンプリング容量２０３と、オートゼロ動作モード又は増幅動作モードの２つの動作モードを選択するためのスイッチ２０４，２０５，２０６等から構成される。
【００３５】
オートゼロ動作モードでは、図２の各スイッチ２０４，２０５，２０６はΦ１側に閉じ、増幅回路２０１の入力オフセット電圧及び、１／ｆ雑音を検出し、サンプリング容量２０３に蓄積する。増幅動作モードでは、各スイッチ２０４，２０５，２０６はΦ２側に閉じ、入力信号から、オートゼロ動作モードでサンプリング容量２０３に蓄積した入力オフセット及び１／ｆ雑音が差し引かれる。これによって、低オフセットかつ低雑音の増幅が可能となる。ここで、増幅回路１０５へ入力される入力信号をＶｉ、増幅回路１０５の出力をＶＡＺ、増幅回路２０１の利得をＧ２１、増幅回路２０２の利得をＧ２２、増幅回路２０１の入力オフセット電圧をＶｏｆｆ２１とすると、オートゼロ動作モードにおいて、サンプリング容量２０３に保持される補償電圧Ｖｈは、
【００３６】
【数４】
2009017249.tif 000006
【００３７】
となる。式（４）より、Ｇ２１とＧ２２の利得が十分大きいときに、近似的に増幅回路２０１の入力オフセット電圧がサンプリング容量２０３に保持されることになる。次に、増幅動作モードにおける増幅回路１０５の出力電圧ＶＡＺは、
【００３８】
【数５】
2009017249.tif 000007
【００３９】
となる。式（５）より、オートゼロ増幅回路では、入力オフセット電圧が、Ｇ２１×Ｇ２２分圧縮されることになり、低オフセット化が実現できる。
【００４０】
なお、オートゼロ増幅回路を適用する場合、増幅回路１０５と増幅回路１０３の差分信号を検出する必要があるため、信号比較を行いやすくするため、ここでは、増幅回路２０１を増幅回路１０３と同一のものを用いることとする。オートゼロ増幅回路では、２つの動作モードに別れているため、連続増幅はできないが、図２では加算ブロック１０７内にローパスフィルタ２０９を設けることで、信号の連続化を行っている。また、オートゼロ増幅回路を適用する場合、加算ブロック１０７内にローパスフィルタ２０９と同じ周波数特性のローパスフィルタ２０８を増幅回路１０３に対応して設ける。これによって、加算ブロック１０７内で増幅回路１０３及び１０５の出力信号の差分信号を検出する際に、同じ帯域成分内で比較を行える。
【００４１】
さらに、オートゼロ増幅回路では、出力信号が離散波形となるため、電力損失が起き、ローパスフィルタを介して連続波形にした出力信号は、増幅回路１０３からの利得と比べて減少している。そこで、ローパスフィルタ２０８には、増幅回路１０３と１０５の利得を一致させるための減衰器も含まれている。利得調整が行われたとすると、図２の構成例における出力電圧ＶＯは、
【００４２】
【数６】
2009017249.tif 000008
【００４３】
となる。式（６）より、増幅回路１０３の入力オフセット電圧はＧ１Ｇ３、増幅回路２０１の入力オフセット電圧はＧ１Ｇ２２分圧縮され、低オフセット化が実現できる。なお、オートゼロ増幅回路は、単体で用いた場合に、連続増幅ができず、また動作帯域はサンプリング周波数で決まってしまうため、増幅可能な信号帯域は狭くなってしまう。しかしながら、図２の構成例のように、増幅回路ブロック１０１と組み合わせて用いると、低域側の雑音レベルがオートゼロ増幅回路１０５で補償され、高域側については負帰還がかからず、増幅可能な動作帯域は増幅回路１０３の動作帯域のみで決まるので、連続増幅かつ広帯域な信号増幅が実現できる。
【００４４】
なお、ここでは、増幅回路２０１と増幅回路１０３を同一のものとしたが、必ずしも同一のものである必要はなく、ローパスフィルタ２０８，２０９の通過帯域内で等しいゲイン特性を備えたものであればよい。また、例えば、ローパスフィルタ２０８内に減衰器を設けずに、その分予め増幅回路２０１のゲイン特性が増幅回路１０３のゲイン特性よりも若干大きくなるように設計しておくことも可能である。
【００４５】
（実施の形態４）
図４は、本発明の実施の形態４による増幅回路において、その構成の一例を示す回路図である。図４に示す増幅回路は、図１の増幅回路１０５に図２と同様のオートゼロ増幅回路を適用し、更に、加算ブロック１０７内で増幅回路１０３の出力側にスイッチ４０１を設けることで、差分信号の検出を離散化した構成例となっている。スイッチ４０１は、増幅回路（オートゼロ増幅回路）１０５に入力信号が入らないオートゼロ動作モード時にはΦ１側に接続され、増幅動作モード時にはΦ２側に接続される。したがって、オートゼロ動作モード時には差分信号の検出は行われず、増幅動作モード時に差分信号の検出が行われ、この差分信号が、帰還回路ブロック１０６を経由して増幅回路１０３に負帰還をかける構成となっている。この構成によって、図２に示したローパスフィルタ２０８，２０９や、ローパスフィルタ２０８内の減衰器を削除できるので、小面積化が実現できる。
【００４６】
（実施の形態５）
図５は、本発明の実施の形態５による増幅回路において、その構成の一例を示す回路図である。図５に示す増幅回路は、図１の増幅回路１０５にＰｉｎｇ−Ｐｏｎｇ型オートゼロ増幅回路を適用した場合の構成例である。Ｐｉｎｇ−Ｐｏｎｇ型オートゼロ増幅回路とは、同特性のオートゼロ増幅回路を並列に２段並べた構成を取り、入力信号はスイッチ２０４，５０５を介して２つのオートゼロ増幅回路に入力される。
【００４７】
各オートゼロ増幅回路は、各スイッチによってオートゼロ動作モードと増幅動作モードが、正反対に行われるように動作する。例えば、各スイッチ２０４〜２０６，５０１，５０５〜５０７，５０９がΦ１時では、増幅回路２０１，２０２を含むオートゼロ増幅回路はオートゼロモードで動作し、増幅回路５０２，５０３を含むオートゼロ増幅回路は、サンプリング容量５０４および加算器５０８によってオフセット補償された状態の信号増幅動作モードで動作する。したがって、２つのオートゼロ増幅回路からスイッチ５０１，５０９を介して得られる増幅回路１０５の出力は、常に信号増幅モード時の出力となるため、単体のオートゼロ増幅回路と異なり、連続増幅が可能である。このように、Ｐｉｎｇ−Ｐｏｎｇ型オートゼロ増幅回路を適用することで、図２に示したような離散波形を連続波形に戻すためのローパスフィルタ２０９を削除でき、その結果、ローパスフィルタ２０８やその中の減衰器も削除できるので、加算ブロック１０７の小面積化が可能である。
【００４８】
（実施の形態６）
図６は、本発明の実施の形態６による増幅回路において、その構成の一例を示す回路図である。図６に示す増幅回路は、図１の増幅回路１０５にオートゼロ増幅回路を適用し、更に、帰還回路ブロック１０６内にスイッチ６０２及び、サンプリング容量６０１を備えることで、オートゼロ増幅回路の出力信号を離散信号のまま用いて増幅回路１０３のオフセット補償を行った場合の構成例となっている。
【００４９】
オートゼロ増幅回路１０５が増幅動作モードで動作している時、図６の各スイッチ２０５〜２０６はΦ２側に閉じ、増幅回路１０３は加算器１０４を経由して負帰還がかかることで、オフセット補償され、加算ブロック１０７で検出したオフセット電圧及び低域雑音成分はサンプリング容量６０１に保持される。オートゼロ増幅回路１０５がオートゼロ動作モードで動作する場合は、図６の各スイッチ２０５〜２０６はΦ１側に閉じ、その結果、負帰還がかからなくなる。しかしながら、この期間では、前述したように差分信号の成分がサンプリング容量６０１に保持されているので、引き続き増幅回路１０３のオフセット補償が行われると共にオートゼロ増幅回路１０５のオフセット補償が行われる。
【００５０】
（実施の形態７）
本実施の形態７では、これまでに示した各増幅回路において、その一部の回路の詳細な構成例について説明を行う。図１〜図６に示した増幅回路は、シングルエンド信号に限らず、勿論、差動信号についても適用可能である。図７は、本発明の実施の形態７による増幅回路において、それに用いられる加算器の詳細な構成例を示す回路図である。図８は、本発明の実施の形態７による増幅回路において、それに用いられる加算器の他の詳細な構成例を示す回路図である。
【００５１】
図７に示す加算器は、差動構成となっており、入力１の（＋）（−）から差動対となるＭＯＳトランジスタＭ１，Ｍ２に入力された差動信号と、入力２の（＋）（−）から差動対となるＭＯＳトランジスタＭ３，Ｍ４に入力された差動信号とを負荷抵抗Ｒ１，Ｒ２を介して電圧加算し、その結果を出力（＋）（−）に出力する構成となっている。この際、ＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４、及び負荷抵抗Ｒ１とＲ２のばらつきにより、オフセット電圧が発生するが、これは実施の形態１〜６で述べた各増幅回路を用いることで低減することができる。
【００５２】
実施の形態１〜６で述べた各増幅回路はすべて、標準的なＣＭＯＳプロセスで実装できる。ただし、図１〜図５に示した増幅回路は、加算器１０４の直前に容量及びスイッチを用いていないので、ベース電流による影響を考える必要がないため、加算器１０４及び増幅回路１０３をＭＯＳトランジスタではなく、より低雑音なバイポーラトランジスタを用いても実装できる。例えば、加算器１０４を、図８に示すように、図７のＭＯＳトランジスタＭ１〜Ｍ４をバイポーラトランジスタＱ１〜Ｑ４に置き換えたような構成とし、更に、図示はしないが増幅回路１０３もバイポーラトランジスタを用いて形成する。
【００５３】
図１２は、増幅回路の雑音特性の一例を示すグラフである。図１２の雑音特性が示すように、加算器１０４及び増幅回路１０３をバイポーラトランジスタで実装することで、ＭＯＳトランジスタで実装した場合と比較して高域側の雑音レベルを決定する熱雑音のレベルを低減できる。すなわち、図１〜図５で述べたような回路方式によってオフセット電圧や低域側の雑音レベルを低減できることに加えて、更に、増幅回路ブロック１０１にバイポーラトランジスタを用いることで高域側の雑音レベルも低減できる。したがって、全てをＭＯＳトランジスタで実装した場合と比較して、広帯域に渡ってより低雑音化が可能となる。
【００５４】
以上、これまでに説明した実施の形態１〜７の増幅回路を用いることによる、主な効果を纏めると以下のようになる。
【００５５】
（１）広帯域な信号成分に対して、常に同一の増幅回路の利得によって、入力信号は増幅されるので、取り扱う動作帯域全般において、安定な利得を確保できる。
【００５６】
（２）オフセット電圧の大きい動作帯域が広い増幅回路と、動作帯域は狭いがオフセット電圧の小さい増幅回路の各出力信号の差分を検出し、その差分信号を前期増幅回路に負帰還をかける構成をとるため、前記増幅回路の入力オフセット電圧及び、低域雑音を低減できる。
【００５７】
（３）増幅を行う増幅回路の入力にキャパシタやスイッチを必要としないので、オフセット補償されていない増幅回路をバイポーラで実装し、低オフセットの基準となる増幅回路をＣＭＯＳプロセスで実装することが可能である。これにより、トリミングを利用しなくても、バイポーラ増幅回路の入力オフセット電圧及び、低域雑音を低減できる。
【００５８】
以上、本発明者よりなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００５９】
本発明の広帯域な信号成分を増幅できる低オフセット電圧かつ低雑音増幅回路は、テープドライブ向け、医療機器向け、及び生体センサ向け増幅回路、あるいはＰＣＭ信号の増幅のような、直流成分を含む広帯域な信号増幅用途に適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１による増幅回路において、その構成の一例を示す回路図である。
【図２】本発明の実施の形態３による増幅回路において、その構成の一例を示す回路図である。
【図３】本発明の実施の形態２による増幅回路において、その構成の一例を示す回路図である。
【図４】本発明の実施の形態４による増幅回路において、その構成の一例を示す回路図である。
【図５】本発明の実施の形態５による増幅回路において、その構成の一例を示す回路図である。
【図６】本発明の実施の形態６による増幅回路において、その構成の一例を示す回路図である。
【図７】本発明の実施の形態７による増幅回路において、それに用いられる加算器の詳細な構成例を示す回路図である。
【図８】本発明の実施の形態７による増幅回路において、それに用いられる加算器の他の詳細な構成例を示す回路図である。
【図９】本発明の一実施の形態による増幅回路において、ゲイン調整を行う場合の構成の一例を示す回路図である。
【図１０】従来技術による増幅回路の構成例を示す回路図である。
【図１１】従来技術による増幅回路の他の構成例を示す回路図である。
【図１２】本発明の一実施の形態による増幅回路において、増幅回路の雑音特性の一例を示すグラフである。
【符号の説明】
【００６１】
１０１  増幅回路ブロック
１０２  補償回路ブロック
１０３，１０５，１０８，２０１，２０２，３０４，５０２，５０３  増幅回路
１０４，２０７，５０８  加算器
１０６  帰還回路ブロック
１０７  加算ブロック
１０９，２０８，２０９，３０５，３０６  ローパスフィルタ
１１０  入力信号ノード
１１１  出力信号ノード
２０３，５０４，６０１  サンプリング容量
２０４，２０５，２０６，４０１，５０１，５０５，５０６，５０７，５０９，６０２，９０２  スイッチ
３０１，３０２  チョッパー変調器
３０３  変復調信号入力ノード
Ｍ１〜Ｍ４  ＭＯＳトランジスタ
Ｑ１〜Ｑ４  バイポーラトランジスタ
Ｒ１〜Ｒ４  抵抗
Ｉ１，Ｉ２  定電流源
９０１  差分信号モニタノード
１００１，１００２，１１０１，１１０２  増幅回路
１１０３，１１０４  サンプリングキャパシタ
１１０５〜１１０８  スイッチ
Ｒｓ，Ｒｆ  抵抗
【図１】
2009017249.tif 000009
【図２】
2009017249.tif 000010
【図３】
2009017249.tif 000011
【図４】
2009017249.tif 000012
【図５】
2009017249.tif 000013
【図６】
2009017249.tif 000014
【図７】
2009017249.tif 000015
【図８】
2009017249.tif 000016
【図９】
2009017249.tif 000017
【図１０】
2009017249.tif 000018
【図１１】
2009017249.tif 000019
【図１２】
2009017249.tif 000020