(57)【要約】【課題】  電力効率が高く、より降圧比率の大きな低電圧を出力するのに適した降圧形コンバータを提供すること。【解決手段】  二つの入力端子１、２間に互いに直列に接続されたスイッチ素子４とインダクタ６とコンデンサ７と、コンデンサ７と閉回路を構成するよう接続されたスイッチ素子８と電流循環用素子９と、電流循環用素子９と閉回路を構成するよう接続されたインダクタ１０とコンデンサ１１と、スイッチ素子４とインダクタ６とが接続される点Ａと、スイッチ素子８とインダクタ１０と電流循環用素子９とが接続される点Ｂとの間に接続されたコンデンサ１６と、制御回路１７とを備え、コンデンサ１６はスイッチ素子４がオンのときに充電され、スイッチ素子４のオフの期間にスイッチ素子４の両端に印加される電圧は、二つの入力端子１、２の間の電圧とコンデンサ１６の充電電圧との差の電圧であることを特徴とする降圧形コンバータ。【選択図】  図１
2009273236.tif 000002
【特許請求の範囲】
【請求項１】
二つの入力端子の間に互いに直列に接続されている第１のスイッチ素子と第１のインダクタと第１のコンデンサと、
前記第１のコンデンサと閉回路を構成するよう互いに直列に接続されている第２のスイッチ素子と電流循環用素子と、
前記電流循環用素子と閉回路を構成するよう互いに直列に接続されている第２のインダクタと第２のコンデンサと、
前記第１のスイッチ素子と前記第１のインダクタとが接続される点Ａと、前記第２のスイッチ素子と前記第２のインダクタと前記電流循環用素子とがそれぞれ接続される点Ｂとの間に接続されている第３のコンデンサと、
前記第１のスイッチ素子及び前記第２のスイッチ素子のスイッチング動作を制御する制御回路と、
を備え、
前記第３のコンデンサは前記第１のスイッチ素子がオンのときに充電され、前記第１のスイッチ素子のオフの期間に前記第１のスイッチ素子の両端に印加される電圧は、前記入力端子の間の電圧と前記第３のコンデンサの充電電圧との差の電圧であることを特徴とする降圧形コンバータ。
【請求項２】
請求項１において、
前記電流循環用素子は、前記第１のスイッチ素子及び前記第２のスイッチ素子がオフした後にオンするＦＥＴと該ＦＥＴに並列に接続された低損失ダイオードとを備え、
該低損失ダイオードは、前記ＦＥＴの内部ダイオードよりも順方向電圧降下が小さく、前記第１のスイッチ素子及び前記第２のスイッチ素子がオフした後に前記ＦＥＴがオンするまでの間、前記第１のインダクタ及び前記第２のインダクタに蓄えられたエネルギーによる電流を通流することを特徴とする降圧形コンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直流入力電圧をそれよりも低い直流出力電圧に変換するのに適した降圧形コンバータに関する。
【背景技術】
【０００２】
一般に、ＣＰＵなどに代表される電子装置にあっては、複数のＬＳＩデバイスなどが用いられている。それらＬＳＩデバイスの駆動電圧は低電圧化の方向に進んでおり、例えば、０．８Ｖ、１．０Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、３．３Ｖなどである。このようなＬＳＩデバイスは、前述のように直流入力電圧は低いものの、１００Ａを越える直流入力電流を必要とするものもある。このような低い直流入力電圧で比較的大きな直流入力電流を必要とするＬＳＩデバイスなどの電源としては分散形の電源が適しているといわれている。この分散形の電源は、ＬＳＩデバイスそれぞれの近傍に、それらＬＳＩデバイスが必要とするそれぞれの直流入力電圧に適した直流出力電圧を出力する降圧形コンバータを設置している。このようにすることによって、各降圧形コンバータとＬＳＩデバイスとの間の配線の抵抗に起因する電力損失を低減し、電子装置全体の総合的な電力効率の向上を図っている。
【０００３】
前述したような値の低い直流入力電圧を必要とするＬＳＩデバイスなどのような負荷の従来の代表的な電源としては、降圧比が大きい２段構成の降圧形コンバータが知られている（例えば、特許文献１参照）。特許文献１に開示されている２段構成の降圧形コンバータについて、図９及び図１０によって簡潔に説明する。図９において、入力端子１と入力端子２との間には直流入力電源３が接続されている。直流入力電源３と閉回路を構成するように第１のスイッチ素子４と第１の電流循環用素子５とが互いに直列に接続されている。第１のスイッチ素子４と第１の電流循環用素子５との接続点側の点をＡとする。第１の電流循環用素子５と閉回路を構成できるように第１のインダクタ６と第１のコンデンサ７とが互いに直列に接続されている。これら回路部品４〜回路部品７が第１段目の降圧形のコンバータを形成し、第１のコンデンサ７は直流入力電源３の直流入力電圧Ｖｉよりも低い電圧Ｖ１に充電される。その電圧Ｖ１は、第１のスイッチ素子４のオン幅の時比率を制御することによって変えられる。
【０００４】
第１のコンデンサ７と閉回路を構成し得るように第２のスイッチ素子８と第２の電流循環用素子９とが互いに直列に接続されている。第２の電流循環用素子９と閉回路を構成し得るように第２のインダクタ１０と第２のコンデンサ１１とが互いに直列に接続されている。回路部品８〜回路部品１１が第１のコンデンサ７の電圧Ｖ１を降圧する第２段目の降圧形のコンバータを形成する。第２のコンデンサ１１の充電電圧は、第２のスイッチ素子８のオン幅の時比率を制御することによって変えられて、第１のコンデンサ７の電圧Ｖ１よりも低い電圧になる。第２のコンデンサ１１の電圧が出力端子１２と１３との間に直流出力電圧Ｖｏとして出力される。出力端子１２と１３にはＬＳＩデバイスなどの低電圧の負荷１４が接続される。
【０００５】
ここで、第１のインダクタ６と第１のコンデンサ７と第２のスイッチ素子８との接続点Ｘ、及び第２のインダクタ１０と第２のコンデンサ１１との接続点Ｙの間に跨って接続されている第３のコンデンサ１５は、位相特性を改善し、回路の安定化及びレギュレーションを向上するための働きを行う。
【０００６】
このような従来の降圧形コンバータは、第１のスイッチ素子４と第２のスイッチ素子８がオンのとき、直流入力電源３から負荷１４に電流を供給する。第１のスイッチ素子４と第２のスイッチ素子８がオンの期間Ｔ１で、第１のインダクタ６、第２のインダクタ１０にエネルギーが蓄えられる。この期間Ｔ１では、点Ａの電圧が直流入力電源３の直流入力電圧Ｖｉにほぼ等しい電圧となる。第１のインダクタ６に関連して説明すると、第１のスイッチ素子４がオフになるとき、第１のインダクタ６に蓄えられた前記エネルギーは第１のコンデンサ７と第１の電流循環用素子５とを通して循環電流として流れる。この期間Ｔ２では、第１の電流循環用素子５が導通しているので、点Ａの電位は接地点Ｅの電位にほぼ等しくなり、ほぼゼロ電圧となる。したがって、第１のスイッチ素子４がオフの状態にあるとき、第１のスイッチ素子４の両端に印加される電圧は直流入力電源３の直流入力電圧Ｖｉにほぼ等しい電圧となる。つまり、第１のスイッチ素子４がスイッチング動作を行なう度に、図１０に示すように、点Ａの電圧は直流入力電源３の直流入力電圧Ｖｉとゼロ電圧との間で変化する。
【０００７】
【特許文献１】特開２００７−２２１９５６公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
第１のスイッチ素子４がスイッチング動作を行なう度に、点Ａの電圧が直流入力電源３の直流入力電圧Ｖｉとゼロ電圧との間で変化することにより、第１のスイッチ素子４の内部キャパシタンスＣの充放電による電力損失（ＣＶ２／２）が大きくなるという問題点がある。また、第１の電流循環用素子５がダイオードである場合、そのダイオードの逆方向回復がなされていない時点で、第１のスイッチ素子４がターンオンし、そのダイオードの極性とは逆方向にリカバリー電流が流れるために、更に電力損失を増大させ、ノイズも発生させる。
【０００９】
本発明は係る従来の欠点を解決することを課題にし、先ず第１のスイッチ素子の主端子間に印加される電圧を低くすることによって、第１のスイッチ素子のスイッチング損失を低減する。さらに、本発明は第1の電流循環用のダイオードを除去することによって、第１のダイオードのリカバリー損失をゼロにすると共に、リカバリー電流により発生するノイズを除去する。第1の電流循環用素子がＦＥＴからなる場合には、回路構成の簡素化を図ることができる。
【課題を解決するための手段】
【００１０】
第１の発明は、二つの入力端子の間に互いに直列に接続されている第１のスイッチ素子と第１のインダクタと第１のコンデンサと、前記第１のコンデンサと閉回路を構成するよう互いに直列に接続されている第２のスイッチ素子と電流循環用素子と、前記電流循環用素子と閉回路を構成するよう互いに直列に接続されている第２のインダクタと第２のコンデンサと、前記第１のスイッチ素子と前記第１のインダクタとが接続される点Ａと、前記第２のスイッチ素子と前記第２のインダクタと前記電流循環用素子とがそれぞれ接続される点Ｂとの間に接続されている第３のコンデンサと、前記第１のスイッチ素子及び前記第２のスイッチ素子のスイッチング動作を制御する制御回路とを備え、前記第３のコンデンサは前記第１のスイッチ素子がオンのときに充電され、前記第１のスイッチ素子のオフの期間に前記第１のスイッチ素子の両端に印加される電圧は、前記入力端子の間の電圧と前記第３のコンデンサの充電電圧との差の電圧であることを特徴とする降圧形コンバータを提供する。
【００１１】
第２の発明は、前記第１の発明において、前記電流循環用素子は、前記第１のスイッチ素子及び前記第２のスイッチ素子がオフした後にオンするＦＥＴと該ＦＥＴに並列に接続された低損失ダイオードとを備え、その低損失ダイオードは、前記ＦＥＴの内部ダイオードよりも順方向電圧降下が小さく、前記第１のスイッチ素子及び前記第２のスイッチ素子がオフした後に前記ＦＥＴがオンするまでの間、前記第１のインダクタ及び前記第２のインダクタに蓄えられたエネルギーによる電流を通流することを特徴とする降圧形コンバータを提供する。
【発明の効果】
【００１２】
前記第１の発明によれば、第１のスイッチ素子の両端に印加される電圧を低減したので、第１のスイッチ素子のスイッチング損失を低減できる。また、電流循環用の第１のダイオードを除去したことによって、第１のダイオードのリカバリー損失をゼロにすると共に、リカバリー電流により発生するノイズを除去することができる。したがって、電力効率が高く、低ノイズの降圧形コンバータを提供することが可能である。
【００１３】
前記第２の発明によれば、前記第１の発明が奏する効果の他に、第1、第2のスイッチ素子のターンオフから電流循環用素子のＦＥＴがターンオンするまでの区間の電力損失を軽減することができる。
【発明を実施するための最良の形態】
【００１４】
[実施形態１]
本発明に係る実施形態１の第１の降圧形コンバータ１００について、図１ないし図４により説明する。図１〜図３において、図９で用いた記号と同じ記号は図９の部材と同じ名称の部材を示すものとする。図１は第１の降圧形コンバータ１００の回路構成を示す図であり、図２は図１において第１のスイッチ素子４及び第２のスイッチ素子８がオンで、電流循環用素子９がオフのときの等価回路を示す図、図３は図１において第１のスイッチ素子４及び第２のスイッチ素子８がオフで、電流循環用素子９がオンのときの等価回路を示す図である。図４（Ａ）は降圧形コンバータ１００の点Ａの電圧を示す図、図４（Ｂ）は降圧形コンバータ１００の点Ｂの電圧を示す図である。
【００１５】
この降圧形コンバータ１００が図９に示した従来の降圧形コンバータと異なる主な点は、第１の電流循環用素子５に相当する素子を回路から削除したこと、及び互いに直列の第１のスイッチ素子４と第１のインダクタ６とが接続される点Ａと、第２のスイッチ素子８と電流循環用素子９と第２のインダクタ１０とが接続される点Ｂを跨ぐようにして第３のコンデンサ１６を接続したところにある。第１の降圧形コンバータ１００では、第１のスイッチ素子４、第２のスイッチ素子８、電流循環用素子９として順方向電圧降下の小さいＦＥＴを用いているので、ＦＥＴとして説明するが、ＩＧＢＴなど他の半導体素子でも実施可能である。
【００１６】
この降圧形コンバータ１００の入力端子１、２と直流入力電源３との間の配線はある程度長くても良いが、出力端子１２、１３と負荷１４との間の配線は短いことが望ましい。制御回路１７は、第１のＦＥＴ４と第２のＦＥＴ８と電流循環用ＦＥＴ９のオンオフを制御する。第１のＦＥＴ４、第２のＦＥＴ８は電流循環用ＦＥＴ９とは逆相、つまり第１のＦＥＴ４、第２のＦＥＴ８がオンのときにはＦＥＴ９がオフ、第１のＦＥＴ４、第２のＦＥＴ８がオフのときにはＦＥＴ９がオンするように制御される。制御回路１７は、直流入力電源３の電圧Ｖｉに対する出力端子１２、１３間の出力電圧Ｖｏの降圧比率に応じた時比率で、第１のＦＥＴ４と第２のＦＥＴ８をオンオフさせる。時比率とは、１周期における第１のＦＥＴ４と第２のＦＥＴ８のオン期間の割合をいう。
【００１７】
第１のＦＥＴ４、第２のＦＥＴ８は、必ずしも同時刻にターンオン又はターンオフしなくてもよいが、電力効率を低下させないためには、同時にターンオン、同時にターンオフするのが好ましい。また、制御回路１７は第１のＦＥＴ４、第２のＦＥＴ８がターンオフした後に、電流循環用ＦＥＴ９をターンオンさせる。ここで、第１のコンデンサ７、第２のコンデンサ１１、及び第３のコンデンサ１６は、第１のＦＥＴ４と第２のＦＥＴ８のスイッチング周波数に対して各々の電圧が定電圧と見なせる程度の大きさのキャパシタンスをそれぞれ有する。
【００１８】
次に、第１の降圧形コンバータ１００の動作を説明する。制御回路１７が第１のＦＥＴ４と第２のＦＥＴ８をオンさせている期間Ｔ１では、ＦＥＴ４、ＦＥＴ８の順方向電圧降下が小さいから無視すると、図２に示すような等価回路になる。直流入力電源３からの電流は、一方では点Ａから、第１のインダクタ６を通して第１のコンデンサ７を図示極性で充電すると共に、更に点Ｂを介して負荷１４側に流れる。また、他方では点Ａから第３のコンデンサ１６を図示極性で充電し、点Ｂを介して負荷１４側に電流を流す。このとき、制御回路１７は電流循環用ＦＥＴ９をオフさせている。第１のＦＥＴ４がオンしているときの点Ａの電圧は、図４（Ａ）に示すように、第１のＦＥＴ４の順方向電圧降下をゼロとすると、直流入力電源３の電圧Ｖｉに等しい電圧となる。
【００１９】
次に、制御回路１７が第１のＦＥＴ４と第２のＦＥＴ８の双方をオフにし、電流循環用ＦＥＴ９をオンさせる。第１のＦＥＴ４と第２のＦＥＴ８がターンオフした時点での第１のコンデンサ７の充電電圧がＶ１、第３のコンデンサ１６の充電電圧がＶ２であるものとする。ここで、制御回路１７は、第２のＦＥＴ８と電流循環用ＦＥＴ９との短絡を防ぐために、第２のＦＥＴ８がターンオフした後、所定の短い時間の経過後に電流循環用ＦＥＴ９をターンオンさせる。その所定の短い時間では、電流循環用ＦＥＴ９の内部ダイオード（図１では記号９ａで示す。）が導通する。ここで、電流循環用ＦＥＴ９の順方向電圧降下が無いものとすると、第１のＦＥＴ４と第２のＦＥＴ８の双方がオフし、電流循環用ＦＥＴ９がオンしたときの等価回路は図３のようになる。第１のコンデンサ７の電圧Ｖ１、第３のコンデンサ１６の電圧Ｖ２はそれぞれ図示の極性である。
【００２０】
図３の等価回路から、第１のインダクタ６の磁気エネルギーは第１のコンデンサ７、点Ｂ、第３のコンデンサ１６、点Ａを介して循環電流として流れる。このときの点Ａの電圧は第３のコンデンサ１６の電圧Ｖ２と等しく、第１のインダクタ６が（Ｖ２−Ｖ１）の電圧を担うことになる。また、第２のインダクタ１０に蓄えられた磁気エネルギーは、第１のＦＥＴ４と第２のＦＥＴ８の双方がオフのときに、第２のコンデンサ１１、電流循環用ＦＥＴ９、点Ｂを含む閉回路で電流を循環させると共に、負荷１４へ電流を供給する。
【００２１】
したがって、点Ａの電圧は図４（Ａ）に示すようになり、点Ｂの電圧は図４（Ｂ）に示すようになる。前述したように、第１のＦＥＴ４がオンしている期間Ｔ１では、点Ａの電圧は第１のＦＥＴ４を通して直流入力電源３に短絡されているので、直流入力電源３の電圧Ｖｉにほぼ等しい。第１のＦＥＴ４と第２のＦＥＴ８のオフの期間Ｔ２では、点Ａの電圧は、第３のコンデンサ１６の電圧Ｖ２に等しくなる。このことから、第１のＦＥＴ４のスイッチング動作時に、第１のＦＥＴ４の両端、つまり主端子であるドレイン端子とソース端子との間に印加される電圧は直流入力電源３の電圧Ｖｉと第３のコンデンサ１６の電圧Ｖ２との間で変化するだけである。図１０に示した従来の降圧形コンバータの場合には、第１のスイッチ素子のスイッチング動作時に、第１のスイッチ素子の両端の電圧が直流入力電源の電圧とゼロ電圧の間で変化するのに比べて、この実施形態１では第１のスイッチ素子４の両端に印加される電圧の変化が明らかに小さくなる。
【００２２】
この降圧形コンバータ１００にあっては、第１のコンデンサ７の電圧Ｖ１、及び第３のコンデンサ１６の電圧Ｖ２は前述したように電圧源と見なせるために一定である。また、第１のインダクタ６、第２のインダクタ１０の各周期の平均電圧はゼロとなる。図２の等価回路から、第１のコンデンサ７の電圧Ｖ１と第３のコンデンサ１６の電圧Ｖ２との和は直流入力電源３の電圧Ｖｉとなる。つまり、Ｖｉ＝Ｖ１＋Ｖ２となる。第１のＦＥＴ４、第２のＦＥＴ８の時比率をＤで表すと、図２及び図３の等価回路から、第１のコンデンサ７の電圧Ｖ１はＶｉ／（２−Ｄ）となり、第３のコンデンサ１６の電圧Ｖ２は（１−Ｄ）Ｖｉ／（２−Ｄ）となる。出力電圧Ｖｏは、第１のコンデンサ７の電圧Ｖ１に時比率Ｄを乗じた電圧（Ｄ・Ｖｉ）であるから、直流入力電源３の電圧Ｖｉとの関係式で示すと、出力電圧ＶｏはＤ・Ｖｉ／（２−Ｄ）となる。
【００２３】
前述から、第１のＦＥＴ４の両端に印加される電圧は、電圧Ｖｉと電圧Ｖ２との差であるから、Ｖｉ−（１−Ｄ）Ｖｉ／（２−Ｄ）であり、最終的にＶｉ／（２−Ｄ）で表せる。降圧形コンバータでは、降圧比を大きくするときには、時比率Ｄは当然に０．５よりも小さな数値であるので、この式からも明らかに第１のＦＥＴ４の両端に印加される電圧は、小さくなる。例えば直流入力電源３の電圧Ｖｉが１２Ｖで、出力電圧が１Ｖのときには、第１のＦＥＴ４の両端の電圧はおよそ７Ｖである。第１のＦＥＴ４のスイッチング動作時に生じる電力損失が低減されるのは明らかである。また、電流循環用ＦＥＴ９は第１のインダクタ６の磁気エネルギー、及び第２のインダクタ１０の磁気エネルギーの双方を還流させる働きを行い、従来の回路における第１の電流循環用素子を省略することができた。したがって、第１の電流循環用素子を省略したので、そのリカバリー損失やノイズの発生を防ぐことができ、また、回路構成を簡素化できる。
【００２４】
次に、この降圧形コンバータ１００と図９に示した回路構成の従来の降圧形コンバータとの実験結果及びシミュレーション結果について比較を行なう。双方の降圧形コンバータとも、第１のインダクタ６のインダクタンスは１．５μＨ、第２のインダクタ１０のインダクタンスは１．５μＨ、第１のコンデンサ７のキャパシタンスは２０μＦとした。また、降圧形コンバータ１００の第２のコンデンサ１１のキャパシタンスは４５０μＦ、第３のコンデンサ１６のキャパシタンスは２０μＦであり、図９に示した回路構成の従来の降圧形コンバータの第２のコンデンサ１１のキャパシタンスは４００μＦとした。双方の降圧形コンバータともほぼ同一特性の第１のＦＥＴ４、及びほぼ同一特性の第２のＦＥＴ８を用いるものとし、それらのスイッチング周波数を５００ｋＨｚとした。直流入力電源３の直流電圧を１２Ｖとして負荷１４を流れる負荷電流を０〜１５Ａの範囲で変え、第１のＦＥＴ４と第２のＦＥＴ８の時比率Ｄを制御して出力電圧Ｖｏを１．０Ｖ、０．８Ｖと一定に保った。このときの入力端子１、２の入力電流、入力電圧、及び出力端子１２、１３の出力電流、出力電圧を測定して、入力電力及び出力電力を算出し、出力電力×１００／入力電力で電力効率を求めて、それぞれ図５〜図７のグラフで表している。
【００２５】
図５は、第１のＦＥＴ４と第２のＦＥＴ８の時比率Ｄを変えたときの電圧変換率（出力電圧／入力電圧）を算出した実験値、計算値を示している。図５の曲線Ｘは、実施形態１の降圧形コンバータ１００の計算値を示し、黒丸は実験値を示している。また、曲線Ｙは図９に示した従来の降圧形コンバータの計算値を示す。黒丸で示される実験値が計算値にほとんど一致し、本発明に係る降圧形コンバータ１００は従来の降圧形コンバータに比べて電圧変換率が高くなっており、降圧比は幾分低くなっている。
【００２６】
図６は、出力電圧Ｖｏが１．０Ｖのときの電力効率−出力電流特性を示す。図６の曲線Ｘは実施形態１の降圧形コンバータの１００の実験値を示す。また、曲線Ｙは図９に示した従来の降圧形コンバータの実験値を示す。図７は出力電圧Ｖｏが０．８Ｖのときの電力効率−出力電流特性を示す。図７の曲線Ｘは実施形態１の降圧形コンバータの１００の実験値を示し、曲線Ｙは図９に示した従来の降圧形コンバータの実験値を示す。これら図面から、この降圧形コンバータ１００は従来の降圧形コンバータに比べて、電圧変換率−時比率及び電力効率が高く、入力電圧よりもより大幅に低い出力電圧を得たいときに優れていることが分かる。
【００２７】
[実施形態２]
第２の実施形態に係る降圧形コンバータ２００について、図８により説明する。降圧形コンバータ２００が降圧形コンバータ１００と異なる点は、電流循環用素子９がＦＥＴ９１と、ＦＥＴ９１と並列に接続されたショットキーバリアダイオード、又はＦＥＴ９１の内部ダイオードよりも順方向電圧降下の小さなダイオードである低損失ダイオード９２とからなるところにある。図８において、図１で用いた記号と同一の記号は図１で説明した部材と同じ名称の部材を示すものとする。
【００２８】
図３の等価回路で説明したように、第１のスイッチ素子４と第２のスイッチ素子８とがオフすると、それまでに第１のインダクタ６に蓄えられたエネルギーは、第１のインダクタ６と第１のコンデンサ７と電流循環用素子９と点Ｂと第３のコンデンサ１６と点Ａとを含む閉回路を電流として循環する。同様に、第１のスイッチ素子４と第２のスイッチ素子８とがオフすると、それまで第２のインダクタ１０に蓄えられたエネルギーは、第２のインダクタ１０と点Ｂと電流循環用素子９と第２のコンデンサ１１とを含む閉回路を循環電流として流れる。したがって、電流循環用素子９は第１のインダクタ６に蓄えられたエネルギーによる循環電流と、第２のインダクタ１０に蓄えられたエネルギーによる循環電流の双方を通流させることになる。
【００２９】
他方、第２のスイッチ素子８がターンオフする前に電流循環用素子９のＦＥＴ９１がターンオンすると、短絡状態になって点Ｂが接地され、第１のコンデンサ７が瞬間的に放電されてしまうので、これは避けなければならない。このため、従来から制御回路１７は第１のスイッチ素子４と第２のスイッチ素子８とがターンオフした後、所定の時間が経過するまでＦＥＴ９１をターンオンさせないデッドタイムを設けている。低損失ダイオード９２が接続されていなければ、第１のスイッチ素子４と第２のスイッチ素子８とがターンオフするときに、前記所定時間はＦＥＴ９１の内部ダイオード（図１の記号９ａに相当する。）が導通して前記循環電流を流す。
【００３０】
ここで、ＦＥＴの内部ダイオードはＰＮ接合型のダイオードであるので、ショットキーバリアダイオードのような低損失ダイオードに比べて順方向電圧降下が大きくなるために、順方向損失が大きい。この実施形態２では、第１のインダクタ６に蓄えられたエネルギーによる循環電流と、第２のインダクタ１０に蓄えられたエネルギーによる循環電流を通流させるので、ＦＥＴ９１の内部ダイオードの順方向損失は無視できない。したがって、この実施形態２ではＦＥＴ９１の内部ダイオードに比べて順方向電圧降下が小さな低損失ダイオード９２をＦＥＴ９１に並列に接続している。したがって、低損失ダイオード９２は、ＦＥＴ９１の内部ダイオードに代わって、第１のスイッチ素子４と第２のスイッチ素子８とがターンオフした後、ＦＥＴ９１がターンオンするまでの前記所定の時間、第１のインダクタ６に蓄えられたエネルギーによる循環電流と、第２のインダクタ１０に蓄えられたエネルギーによる循環電流を通流させる。
【００３１】
この降圧形コンバータ２００によれば、電流循環用素子９がＦＥＴ９１と、ＦＥＴ９１と並列に接続された低損失ダイオード９２とからなり、このように低損失で蓄積電荷のないショットキーバリアダイオードをＦＥＴ９１に並列に接続することによって、デッドタイム中の電力損失を低減すると共に、ＦＥＴ８のターンオン時のリカバリー損失を低減できる。
【００３２】
以上の実施形態では２段形の降圧形コンバータについて述べたが、必要があれば更に降圧するために、第２のコンデンサ１１と出力端子１２、１３との間に、第２のスイッチ素子８と電流循環用素子９と同様にして、第３のスイッチ素子と電流循環用素子を接続しても良い。また、図示していないが、実施形態１又は実施形態２と同様な構成で、それぞれの低入力電圧負荷の入力電圧に対応できる低出力電圧の降圧形コンバータを複数用意し、それら降圧形コンバータの入力端子を入力端子１、２に接続すると共に、各降圧形コンバータを対応する低入力電圧負荷の近傍に設置してもよい。また、通信系統にあっては、一般に電源電圧はＤＣ４８Ｖであるので、直流入力電源３はＤＣ４８Ｖなどを所定の直流電圧に変換する1段形又は本発明の２段形の降圧形コンバータなどであってもよい。なお、図９の高圧形コンバータで用いられている位相補整用のコンデンサ（１５）を同様に接続してもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態１にかかる降圧形コンバータ１００の回路構成を示す図面である。
【図２】降圧形コンバータ１００の等価回路を示す図面である。
【図３】降圧形コンバータ１００の等価回路を示す図面である。
【図４】降圧形コンバータ１００における点Ａの電圧、及び点Ｂの電圧を示す図面である。
【図５】降圧形コンバータ１００と従来の同様な構成の降圧形コンバータの電圧変換率−時比率を示す図面である。
【図６】降圧形コンバータ１００と従来の同様な構成の降圧形コンバータの電力効率−出力電流特性を示す図面である。
【図７】降圧形コンバータ１００と従来の同様な構成の降圧形コンバータの電力効率−出力電流特性を示す図面である。
【図８】本発明の実施形態２にかかる降圧形コンバータ２００の回路構成を示す図面である。
【図９】従来の降圧形コンバータの回路構成を示す図面である。
【図１０】従来の降圧形コンバータにおける点Ａの電圧を示す図面である。
【符号の説明】
【００３４】
１、２・・・入力端子
３・・・直流入力電源
４・・・第１のスイッチ素子
５・・・第１の電流循環用素子
６・・・第１のインダクタ
７・・・第１のコンデンサ
８・・・第２のスイッチ素子
９・・・電流循環用素子
１０・・・第２のインダクタ
１１・・・第２のコンデンサ
１２、１３・・・出力端子
１４・・・負荷
１５、１６・・・第３のコンデンサ
１７・・・制御回路
９１・・・電流循環用素子９のＦＥＴ
９２・・・電流循環用素子９の低損失ダイオード
Ａ・・・第１のスイッチ素子４と第１のインダクタ６と第３のコンデンサ１６とが接続される点
Ｂ・・・第２のスイッチ素子８と第２のインダクタ１０と電流循環素子９とが接続される点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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