(57)【要約】【課題】ＡＰＭ洗浄による側壁絶縁膜のエッチングレートを低減させることができる。【解決手段】半導体装置の製造方法では、エッチング抑制層１０７を形成した後に、シリコン基板（半導体基板）１０４内にn型エクステンション領域（拡散層）１１２およびp型エクステンション領域（拡散層）１１５を形成した後、エッチング抑制層１０７を形成した状態でシリコン基板１０４の上面を洗浄する。【選択図】図４
2009140967.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面よりも上に、エッチング抑制層を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板内に、拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記エッチング抑制層が形成された状態で、前記半導体基板の前記上面を洗浄する工程（ｃ）とを備えた、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記工程（ａ）より前に、前記半導体基板の上にゲート電極を設ける工程（ｄ）と、
前記工程（ｄ）と前記工程（ａ）との間に、前記ゲート電極の側面上もしくは前記ゲート電極の前記側面よりも上に絶縁膜を設ける工程（ｅ）とを備え、
前記工程（ｂ）では、前記ゲート電極および前記絶縁膜をマスクとして、イオン注入により前記半導体基板内に前記拡散層を形成する、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記ゲート電極の前記側面上に前記絶縁膜を設ける、半導体装置の製造方法。
【請求項４】
請求項２または３に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記半導体基板の前記上面のうち前記ゲート電極が設けられていない部分の上および前記ゲート電極の上面上にも、前記絶縁膜を設ける、半導体装置の製造方法。
【請求項５】
請求項２に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記ゲート電極の前記側面上に第２の絶縁膜を形成した後に、前記半導体基板内にエクステンション領域を形成し、その後、前記第２の絶縁膜上に前記絶縁膜を設け、
前記工程（ｂ）では、前記拡散層としてソース・ドレイン領域を形成する、半導体装置の製造方法。
【請求項６】
請求項２から５のいずれか１つに記載の半導体装置の製造方法において、
前記エッチング抑制層として、窒素原子を含む層を用い、
前記工程（ａ）では、前記窒素原子を含む層を、前記絶縁膜の表層または前記絶縁膜の表面上に形成する、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）では、窒素ガスを含むプラズマガスを用いたプラズマ処理を行うことにより、前記絶縁膜の前記表面を窒化させる、半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）では、アンモニアガスを含むプラズマガスを用いたプラズマ処理を行うことにより、前記絶縁膜の前記表面を窒化させる、半導体装置の製造方法。
【請求項９】
請求項６に記載の半導体装置の製造方法において、
前記工程（ａ）では、前記窒素原子を含む層を前記絶縁膜の上面に堆積させる、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ａ）では、前記エッチング抑制層の層厚を０．５ｎｍ以上５ｎｍ以下とする、半導体装置の製造方法。
【請求項１１】
請求項２から５のいずれか一つに記載の半導体装置の製造方法において、
前記工程（ａ）では、前記絶縁膜を緻密化させることにより、前記絶縁膜が前記エッチング抑制層となる、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）では、アニール処理を行う、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記アニール処理としては、ＲＴＡアニール、または、msec アニールを行う、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｅ）では、シリコン酸化膜を前記絶縁膜として用い、
前記工程（ａ）では、酸素ガスを含むプラズマガスを用いたプラズマ処理を行う、半導体装置の製造方法。
【請求項１５】
請求項１から１４の何れか１つに記載の半導体装置の製造方法において、
前記工程（ｃ）では、アンモニア過酸化水素水溶液を用いて前記半導体基板の前記上面を洗浄する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくはゲート電極および側壁用絶縁膜の形成時に特徴を有する製造方法である。
【背景技術】
【０００２】
MIS（Metal Insulator Semiconductor）型半導体装置の高集積化に対する要求を実現するため、MISトランジスタのゲート長が微細化されている。このような微細化されたMISトランジスタでは、ゲート電極の端部下に形成され且つソース・ドレイン領域の一部となるエクステンション領域は、低エネルギーのイオン注入を用いて、シリコン基板の表面領域に浅い接合が形成される（例えば、特許文献１参照）。
【０００３】
図２２ （ａ）〜（ｄ）及び図２３（ａ）〜（ｃ）は、特許文献１に記載の半導体装置の製造工程を示す断面図である。
【０００４】
まず図２２（ａ）に示す工程において、シリコン基板９０１上に、nMISトランジスタ形成領域R_TNとpMISトランジスタ形成領域R_TPとを区画するトレンチ型の素子分離絶縁膜９０４を形成する。その後、シリコン基板９０１上の全面に、例えばシリコン酸化膜よりなるゲート絶縁膜９０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタ及びpMISトランジスタの各ゲート電極９０３を形成する。
【０００５】
次に図２２（ｂ）に示す工程において、CVD（Chemical Vapor Deposition）法により、基板上の全面にシリコン酸化膜からなる側壁用絶縁膜９０５を堆積する。これにより、各ゲート電極９０３を含むnMISトランジスタ形成領域R_TN とpMISトランジスタ形成領域R_TPとの全体が側壁用絶縁膜９０５によって覆われる。
【０００６】
次に図２２（ｃ）に示す工程において、CF4/O2/Arガスを用いて側壁用絶縁膜９０５の異方性ドライエッチングを行い、選択的にゲート電極９０３の側面上に側壁絶縁膜９０６を形成する。このとき、CF4/O2/Arガスを用いたドライエッチングでは、ドライエッチにより発生するデポ膜に対するエッチングレートが速いために、ソース・ドレイン形成領域のシリコン基板９０１の表面にはデポ膜がほとんど形成されず、シリコン表面が露出する。
【０００７】
次に図２２ （ｄ） に示す工程において、nMIS トランジスタ形成領域R_TN上に、開口を有し且つpMIS トランジスタ形成領域R_TP 上を覆うレジストマスク９０７を形成する。
【０００８】
その後、ゲート電極９０３、側壁絶縁膜９０６及びレジストマスク９０７をマスクとして、注入エネルギーが約５keV，ドーズ量が５×１０１４〜５×１０１５／ｃｍ２の条件でn型不純物である砒素（As+） イオン９０８をイオン注入することによって、nMISトランジスタ形成領域R_TNにn型エクステンション領域９０９を形成する。
【０００９】
次に図２３（ａ）に示す工程において、レジストマスク９０７を除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液；ammonia and hydrogen peroxide mixtureの略）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００１０】
次に図２３（ｂ）に示す工程において、pMISトランジスタ形成領域R_TP上に、開口を有し且つnMISトランジスタ形成領域R_TN上を覆うレジストマスク９１０を形成する。
【００１１】
その後、ゲート電極９０３、側壁絶縁膜９０６ 及びレジストマスク９１０ をマスクとして、注入エネルギーが約１keV，ドーズ量が８×１０１３〜６×１０１４／ｃｍ２の条件でp型不純物であるボロン（Ｂ＋）イオン９１１をイオン注入することによって、pMISトランジスタ形成領域R_TPにp型エクステンション領域９１２を形成する。
【００１２】
次に図２３（ｃ）に示す工程において、レジストマスク９１０を除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【特許文献１】特開２０００−９１２９０号公報 （第６項、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記のような半導体装置の製造方法では、以下のような不具合がある。
【００１４】
図２３（ａ）の工程で、n型エクステンション領域９０９を形成する際にマスクとして用いたレジストマスク９０７を除去した後に、シリコン基板９０１の表面に付着している異物を除去するためにＡＰＭ洗浄を行うと、露出しているシリコン基板９０１の表面および側壁用絶縁膜９０５の表面がＡＰＭ洗浄によってエッチングされる。
【００１５】
同様に図２３（ｃ）の工程でも、p型エクステンション領域９１２を形成する際にマスクとして用いたレジストマスク９１０を除去した後に、シリコン基板９０１の表面に付着している異物を除去するためにＡＰＭ洗浄を行うと、露出しているシリコン基板９０１および側壁用絶縁膜９０５の表面がＡＰＭ洗浄によってエッチングされる。
【００１６】
つまり、このようにＡＰＭによりシリコン基板９０１および側壁用絶縁膜９０５がエッチングされるので、n型エクステンション領域９０９及びp型エクステンション領域９１２におけるイオン注入のプロファイルが変わり、その結果、n型MISおよびp型MISのトランジスタ特性が変動してしまう。
【００１７】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、ＡＰＭ洗浄による側壁用絶縁膜のエッチングレートを低減し、ＡＰＭ洗浄時のエッチングレートの面内ばらつきによるトランジスタ特性の面内ばらつきを低減することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の半導体装置の製造方法では、半導体基板の上にエッチング抑制層を形成した後、半導体基板内に拡散層を形成し、その後、エッチング抑制層を形成した状態で半導体基板の上面を洗浄する。このように半導体基板の上面を洗浄する際には半導体基板の上にエッチング抑制層が形成されているので、洗浄時に半導体基板などがエッチングされることを抑制することができる。
【００１９】
具体的には、本発明の半導体装置の製造方法では、まず半導体基板の上にゲート電極を形成し、次にゲート電極の側面上または側面よりも上に絶縁膜を形成し、その後エッチング抑制層を形成し、その後半導体基板内に拡散層を形成して半導体基板の上面を洗浄する。エッチング抑制層としては、窒素原子を含む層を用いてもよく、側壁用絶縁膜または側壁絶縁膜を緻密化させたものを用いてもよい。これにより、エッチング抑制層によってウェット洗浄時における絶縁膜のエッチングレートを低減させることができる。よって、ウェット洗浄時のエッチングレートの面内ばらつきによる絶縁膜の実エッチング量を低減させ、ウェット洗浄時における絶縁膜の細り量差を抑制することで、面内のトランジスタ特性差を削減することができる。
【００２０】
本発明は、次に示す技術的思想に基づいている。
【００２１】
例えば、図１に示すようなエッチング量に対し±５％の面内ばらつき率を持つ半導体装置を仮定すると、エッチング量の平均が１ｎｍである場合には面内ばらつき量は±０．０５ｎｍであるが、エッチング量の平均が５ｎｍになった場合には面内ばらつき量は±０．２５ｎｍとなる。つまり、面内ばらつき率が同一の半導体装置であっても、エッチングされる量に比例して面内ばらつき量が増加する。その結果、側壁用絶縁膜（ゲート電極の側面に設けられた絶縁膜）の幅が面内において相異なり、面内においてトランジスタ特性（特に、Vt）に差が生じる。また、半導体装置が枚葉装置である場合には、１枚毎に面内ばらつき差も発生する。
よって、面内におけるトランジスタ特性に差が生じることを抑制するためには、ＡＰＭを用いてウェット洗浄を行う際に側壁用絶縁膜に対するエッチングを抑制できることが好ましい。
【００２２】
種々の絶縁膜に対してＡＰＭを用いてウェット洗浄を行ったところ、図２に示すように、絶縁膜の材質が相異なるとＡＰＭを用いたウェット洗浄におけるエッチング選択比が相異なることがわかる。具体的には、LP-CVDで形成されたSiNと減圧CVD（図２には「LP-CVD」と記載）で形成されたSiO2とを比較すると、SiNの方がSiO2よりもエッチング選択比が低くエッチングされにくい。
【００２３】
また、膜の材質が同じであってもその形成方法が相異なると、ＡＰＭを用いたウェット洗浄におけるエッチング選択比が相異なることがわかる。具体的には、SiO2を形成する際に、LP-CVDで形成した場合と、高密度CVD（図２には「HDP-CVD」と記載）で形成した場合と、熱酸化により形成した場合とでは、ＡＰＭを用いたウェット洗浄におけるエッチング選択比が相異なり、熱酸化により形成した場合が最もエッチング量が少なかった。この理由としては、熱酸化によりSiO2を形成するとSiO2の結晶構造が最も緻密になるからであると考えられる。これにより、エッチング抑制層として窒素原子を含む層を用いれば、または、エッチング抑制層として緻密化された側壁用絶縁膜または側壁絶縁膜を用いれば、側壁用絶縁膜または側壁絶縁膜がエッチングされることを抑制することができることがわかる。本発明では、以下に示す方法を用いてエッチング抑制層を形成している。
【００２４】
本発明の半導体装置の製造方法では、プラズマ処理により側壁用絶縁膜または側壁絶縁膜の表面を窒化させてもよい。このとき、形成された窒化膜は、ウェット洗浄液に対するシリコン酸化膜との選択比を高くすることができ、エッチング抑制層として働くので、絶縁膜のウェットエッチング量を抑制することができる。この窒化膜は、例えば図２に示すような窒素濃度のプロファイルを有していることが好ましく、0.5nm以上2nm以下の範囲内にN濃度ピークを持っており、濃度ピークにおけるN濃度は1atom %以上20 atom%以下であることが好ましい。
【００２５】
また、本発明の半導体装置の製造方法では、Nを含む絶縁層（例えば、シリコン窒化膜）を、側壁用絶縁膜または側壁絶縁膜の上面に堆積させてもよい。このとき、Nを含む絶縁層にはNが均一に含まれていることが好ましく、その層厚は断面TEM（transmission electron microscope）評価上で0.5nm以上5.0nm以下であることが好ましい。
【００２６】
また、本発明の半導体装置の製造方法では、側壁用絶縁膜または側壁絶縁膜を緻密化させることが好ましい。このように、絶縁膜の結晶構造をより完全な結晶構造に近づけることができれば、側壁用絶縁膜または側壁絶縁膜をエッチング抑制層とすることができる。
【００２７】
一般に、側壁用絶縁膜または側壁絶縁膜としては、低温処理による脆弱なCVD法を用いて形成された膜を用いることが多い。その理由としては、緻密な側壁用絶縁膜または側壁絶縁膜を形成する際には高温処理を行う必要があるが、高温処理を行うと不純物の拡散が進行してしまい、トランジスタ特性を劣化させるためである。しかし、側壁用絶縁膜または側壁絶縁膜にレーザー光または急速ランプ加熱などのmsecアニールを行えば、不純物拡散を抑制しつつ脆弱な膜をより完全な構造とすることができる。
【００２８】
また、本発明の半導体装置の製造方法では、アニール処理の代わりに側壁用絶縁膜または側壁絶縁膜に対してUV光を放射してもよい。
【００２９】
また、本発明の半導体装置の製造方法では、側壁用絶縁膜または側壁絶縁膜としてSiO2膜を用いた場合には、SiO2膜に対してO2を照射すれば、他の原子と結合していないSi原子にOを結合させることができ、また、Si−H結合となっている不完全な結合をSi−O結合とすることができる。同様に考えると、側壁用絶縁膜または側壁絶縁膜としてSiN膜を用いた場合には、SiN膜に対してN2を照射すれば、他の原子と結合していないSi原子にNを結合させることができ、また、Si−H結合またはSi−O結合となっている不完全な結合をSi−N結合とすることができる。
【発明の効果】
【００３０】
本発明によれば、ＡＰＭ洗浄による側壁用絶縁膜のエッチングレートを低減することができるので、面内におけるトランジスタ特性のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００３１】
以下では、本発明にかかる実施形態を示す。以下に示す実施形態では、いずれも、側壁用絶縁膜または側壁絶縁膜のウェット洗浄に対する選択比を低くすることにより、ウェット洗浄時のエッチング量を抑制することができ、その結果、エッチング量の面内ばらつきを低減することができる。これにより、側壁用絶縁膜または側壁絶縁膜の幅の面内ばらつきを低減することができ、半導体基板内での濃度プロファイルの面内ばらつきを低減することができ、よって、面内のトランジスタ特性差を抑制することができる。
【００３２】
以下に示す実施形態ではそれぞれ、半導体装置の製造方法を示す図面（図４〜図２１）では、左側にnMISトランジスタの製造方法を示しており、右側にpMISトランジスタの製造方法を示している。nMISトランジスタおよびpMISトランジスタともに同様の効果を示すので、以下では、nMISトランジスタを中心に説明を行う。なお、本発明は、以下に示す記載に限定されない。
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態について図３〜図５を用いて説明する。
【００３４】
まず図４(a)に示す工程において、シリコン基板（半導体基板）１０４上に、nMISトランジスタ形成領域Tr._NとpMISトランジスタ形成領域Tr._Pとを区画するトレンチ型の素子分離絶縁膜１０３を形成する。その後、シリコン基板１０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜１０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタのゲート電極１００及びpMISトランジスタのゲート電極１０５をそれぞれ形成する（工程（ｄ））。
【００３５】
次に図４（b）に示す工程において、CVD法により、基板上の全面に、シリコン酸化膜からなる側壁用絶縁膜（絶縁膜）１０１を堆積する。具体的には、シリコン基板１０４の上面のうちゲート絶縁膜１０２が設けられていない部分とnMISトランジスタのゲート電極１００の表面とpMISトランジスタのゲート電極１０５の表面とに、側壁用絶縁膜１０１を堆積する。これにより、nMISトランジスタのゲート電極１００を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極１０５を含むpMISトランジスタ形成領域Tr._Pの全体とが、側壁用絶縁膜１０１によって覆われる。
【００３６】
次に図４（c）に示す工程において、CF4/Arガスのフルオロカーボンガスを用いて側壁用絶縁膜１０１の異方性ドライエッチングをおこない、選択的にゲート電極１００，１０５の側面上に側壁絶縁膜（絶縁膜）１０６を形成する（工程（ｅ））。このとき、CF4/Arガスを用いてドライエッチングした場合、側壁用絶縁膜１０１に対するエッチングレートが遅いため、エッチング制御性を向上させることができる。
【００３７】
次に図４（d）に示す工程において、N2を含むプラズマ１０９により、シリコン基板１０４の上面、nMISトランジスタのゲート電極１００の上面、pMISトランジスタのゲート電極１０５の上面および側壁絶縁膜１０６の表面をそれぞれ窒化する。これにより、これらの表層にエッチング抑制層１０７が形成され（工程（ａ））、後述のようにＡＰＭを用いてシリコン基板１０４の上面を洗浄しても、シリコン基板１０４の上面、nMISトランジスタのゲート電極１００の上面、pMISトランジスタのゲート電極１０５の上面および側壁絶縁膜１０６の表面がエッチングされることを抑制することができる。この窒化されたエッチング抑制層１０７は、図３に示すように、表面から0.5nm以上2nm以下の範囲内にN濃度ピークをもつようなプロファイルを持つことが好ましく、また、濃度ピークにおけるN濃度は1atom%以上20atom%以下であることが好ましい。なお、プラズマを用いた窒化であるため、高温の熱処理を必要としないので、シリコン基板１０４等に既に注入されている不純物の拡散が起こることを抑制できる。
【００３８】
次に図５(a）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク１１０を形成する。その後、ゲート電極１００、側壁絶縁膜１０６およびレジストマスク１１０をマスクとして、n型不純物である砒素（As＋）イオン１１１をイオン注入する。注入条件としては、注入エネルギーが約1keV〜5keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型エクステンション領域（拡散層）１１２が形成される（工程（ｂ））。
【００３９】
次に図５（b）に示す工程において、レジストマスク１１０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ； sulfuric acid and hydrogen peroxide mixture）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００４０】
次に図５（c）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク１１３を形成する。その後、ゲート電極１０５、側壁絶縁膜１０６およびレジストマスク１１３をマスクとして、p型不純物であるボロン（B+）イオン１１４をイオン注入する。注入条件としては、注入エネルギーが約0.3keV〜2keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pに、p型エクステンション領域（拡散層）１１５が形成される（工程（ｂ））。
【００４１】
次に図５（d）に示す工程において、レジストマスク１１３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する（工程（ｃ））。
【００４２】
このように、本実施形態にかかる半導体装置の製造方法では、シリコン基板１０４の上面、nMISトランジスタのゲート電極１００の上面、pMISトランジスタのゲート電極１０５の上面および側壁絶縁膜１０６の表面にエッチング抑制層を設け、その後、レジストマスク１１０，１１３を用いてイオン注入によりシリコン基板にn型エクステンション領域１１２およびp型エクステンション領域１１５を形成している。これにより、n型エクステンション領域１１２およびp型エクステンション領域１１５を形成した後にレジストマスク１１０，１１３を除去してシリコン基板の上面をウェット洗浄しても、シリコン基板１０４の上面、nMISトランジスタのゲート電極１００の上面、pMISトランジスタのゲート電極１０５の上面および側壁絶縁膜１０６の表面がエッチングされることを抑制できる。よって、本実施形態にかかる半導体装置の製造方法を用いて半導体装置を製造すると、面内におけるトランジスタ特性のばらつきが抑制された半導体装置を提供することができるので、半導体装置の性能を向上させることができる。
【００４３】
（第１の実施形態におけるその他の実施形態）
上記第１の実施形態では、エッチング抑制層１０７を形成する工程では、N2を含むプラズマ１０９により、シリコン基板１０４の上面、nMISトランジスタのゲート電極１００の上面、pMISトランジスタのゲート電極１０５上面および側壁絶縁膜１０６表面を窒化している。しかしながら、エッチング抑制層１０７を形成する際に用いるプラズマガスとしては、N2を含むプラズマ１０９に限定されず、窒素原子を含み、且つ、nMISトランジスタのゲート電極１００の上面、pMISトランジスタのゲート電極１０５の上面、側壁絶縁膜１０６の表面に窒素（N）が導入できるプラズマガスであればよい。
【００４４】
例えば、エッチング抑制層１０７を形成する際に用いるプラズマガスとしては、アンモニア（NH3）ガスを用いてもよい。プラズマガスとしてアンモニアガスを用いた場合には、プラズマガスとしてN2を用いた場合に比べて、より多くの窒素を含んだエッチング抑制層を形成することができるので、後工程のＡＰＭ洗浄による側壁絶縁膜１０６のエッチング量を低減することができる。
【００４５】
また、本実施形態における窒化はプラズマを用いた窒化であるので、高温の熱処理を必要とせず、シリコン基板などに既に注入されている不純物の拡散が起こらない。
【００４６】
なお、レジスト除去にアッシングを用いた場合には、アッシングによりシリコン基板の表面に形成されたSiO2膜を窒化することで、上記SiO2膜のエッチング量を抑制することができるため、後工程での追加アッシングにおける追酸化量が低減でき、シリコン基板のエッチング量をも抑制することが可能となる。
【００４７】
（第２の実施形態）
上記第１の実施形態では、側壁絶縁膜の表面を窒化してエッチング抑制層を形成したが、本発明の第２の実施形態では、側壁絶縁膜の上面上にNを含む層を堆積させる。以下、本発明の第２の実施形態について図６および図７を用いて説明する。
【００４８】
まず図６(a)に示す工程において、シリコン基板（半導体基板）２０４上に、nMISトランジスタ形成領域Tr._NとpMISトランジスタ形成領域Tr._Pとを区画するトレンチ型の素子分離絶縁膜２０３を形成する。その後、シリコン基板２０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜２０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタのゲート電極２００及びpMISトランジスタのゲート電極２０５を形成する（工程（ｄ））。
【００４９】
次に、図６（b）に示す工程において、CVD法により、基板上の全面に、シリコン酸化膜からなる側壁用絶縁膜２０１を堆積する。これにより、nMISトランジスタのゲート電極２００を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極２０５を含むpMISトランジスタ形成領域Tr._Pの全体とが、側壁用絶縁膜２０１によって覆われる。
【００５０】
次に図６（c）に示す工程において、CF4/Arガスのフルオロカーボンガスを用いて側壁用絶縁膜２０１の異方性ドライエッチングをおこない、選択的にゲート電極２００，２０５の側面上に側壁絶縁膜（絶縁膜）２０６をそれぞれ形成する（工程（ｅ））。このとき、CF4/Arガスを用いてドライエッチングした場合、側壁用絶縁膜２０１に対するエッチングレートが遅いため、エッチング制御性を向上させることができる。
【００５１】
次に図６（d）に示す工程において、CVD法を用いて、シリコン基板２０４の上面、nMISトランジスタのゲート電極２００の上面、pMISトランジスタのゲート電極２０５の上面および側壁絶縁膜２０６の表面に、SiNからなるエッチング抑制層２０７を堆積する（工程（ａ））。このSiの窒化物からなるエッチング抑制層２０７の層厚みは、1nm〜5nm程度であることが好ましい。
【００５２】
ここで、図２に示すように、エッチング抑制層としてSiO2膜を用いた場合とSiN膜を用いた場合とでは、SiN膜を用いた場合の方がエッチング選択比を低くすることができ、その結果、シリコン基板などのエッチング量を低減することができる。エッチング抑制層を形成する際に、上記第１の実施形態のようにプラズマによりシリコン基板１０４の表面などを窒化するとエッチング抑制層１０７にOが残存する場合があるが、本実施形態のようにシリコン基板１０４の表面などにSiN膜を積層するとエッチング抑制層２０７にOが混入されることを抑制することができる。よって、本実施形態では、上記第１の実施形態に比べて、エッチング抑制層のエッチング選択比を低くすることができるので、シリコン基板２０４などのエッチング量の低減を図ることができる。
【００５３】
次に図７(a）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク２１０を形成する。その後、ゲート電極２００、側壁絶縁膜２０６およびレジストマスク２１０をマスクとして、n型不純物である砒素（As＋）イオン２１１をイオン注入する。注入条件としては、注入エネルギーが約1keV〜5keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型エクステンション領域（拡散層）２１２が形成される（工程（ｂ））。
【００５４】
次に図７（b）に示す工程において、レジストマスク２１０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００５５】
次に図７（c）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク２１３を形成する。その後、ゲート電極２０５、側壁絶縁膜２０６およびレジストマスク２１３をマスクとして、p型不純物であるボロン（B+）イオン２１４をイオン注入する。注入条件としては、注入エネルギーが約0.3keV〜2keV、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pに、p型エクステンション領域（拡散層）２１５が形成される（工程（ｂ））。
【００５６】
次に図７（d）に示す工程において、レジストマスク２１３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する（工程（ｃ））。
【００５７】
このように、本実施形態にかかる半導体装置の製造方法では、上記第１の実施形態にかかる半導体装置の製造方法と同じくシリコン基板２０４の上面を洗浄する際にはエッチング抑制層２０７が形成されているので、上記第１の実施形態に記載の効果を奏する。
【００５８】
また、本実施形態では、シリコン基板２０４の上面にエッチング抑制層２０７を堆積しているので、上記第１の実施形態に比べてシリコン基板２０４のエッチング量を低減させることができ、その結果、面内におけるトランジスタ特性のばらつきをさらに抑制することができる。
【００５９】
（第２の実施形態におけるその他の実施形態）
上記第２の実施形態では、CVD法を用いてエッチング抑制層２０７を堆積させたが、エッチング抑制層２０７の形成方法はCVD法に限定されない。例えば、Nラジカルとヘキサメチルジシラザン[（CH３）３SiNHSi（CH３）３、略称ＨＭＤＳ（hexamethyldisilazane）］とを化学反応させることにより、SiNからなるエッチング抑制層２０７をnMISトランジスタのゲート電極２００の上面、pMISトランジスタのゲート電極２０５の上面および側壁絶縁膜２０６の表面に堆積させてもよい。このように化学反応によりエッチング抑制層２０７を形成する手法では、プラズマを用いたSiN堆積であるため、４００度程度での成膜が可能であり、高温の熱処理を必要とせず、シリコン基板２０４などに既に注入されている不純物の拡散を抑制することができる。
【００６０】
（第３の実施形態）
上記第１および第２の実施形態では、エッチング抑制層としてNを含む層を用いたが、本発明の第３の実施形態では、側壁絶縁膜の結晶構造を緻密化させてエッチング抑制層としている。以下、本発明の第３の実施形態について図８および図９を参照しながら説明する。
【００６１】
まず図８(a)に示す工程において、シリコン基板（半導体基板）３０４上に、nMISトランジスタ形成領域Tr._NとpMISトランジスタ形成領域Tr._Pとを区画するトレンチ型の素子分離絶縁膜３０３を形成する。その後、シリコン基板３０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜３０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタのゲート電極３００及びpMISトランジスタのゲート電極３０５を形成する（工程（ｄ））。
【００６２】
次に図８（b）に示す工程において、CVD法により、基板上の全面に、シリコン酸化膜からなる側壁用絶縁膜３０１を堆積する。これにより、nMISトランジスタのゲート電極３００を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極３０５を含むpMISトランジスタ形成領域Tr._Pの全体とが、側壁用絶縁膜３０１によって覆われる。
【００６３】
次に図８（c）に示す工程において、CF4/Arガスのフルオロカーボンガスを用いて側壁用絶縁膜３０１の異方性ドライエッチングをおこない、選択的にゲート電極３００，３０５の側面上に側壁絶縁膜（絶縁膜）３０６を形成する（工程（ｅ））。このとき、CF4/Arガスを用いてドライエッチングした場合、側壁用絶縁膜３０１に対するエッチングレートが遅いため、エッチング制御性を向上することができる。
【００６４】
次に図８（d）に示す工程において、側壁絶縁膜３０６に対して７５０度〜９５０度の温度で３０秒〜１２０秒程度の急速加熱処理（ＲＴＡ；Rapid Thermal Annealing)によるアニールを行う。これにより、側壁絶縁膜３０６が緻密化されてエッチング抑制層３０８となり（工程（ａ））、その結果、ＡＰＭ洗浄に対する選択比を低下させることができる。
【００６５】
次に図９(a）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク３１０を形成する。その後、ゲート電極３００、エッチング抑制層３０８およびレジストマスク３１０をマスクとして、n型不純物である砒素（As＋）イオン３１１をイオン注入する。注入条件としては、注入エネルギーが約1keV〜5keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型エクステンション領域（拡散層）３１２が形成される（工程（ｂ））。
【００６６】
次に図９（b）に示す工程において、レジストマスク３１０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００６７】
次に図９（c）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク３１３を形成する。その後、ゲート電極３０５、エッチング抑制層３０８およびレジストマスク３１３をマスクとして、p型不純物であるボロン（B+）イオン３１４をイオン注入する。注入条件としては、注入エネルギーが約0.3keV〜2keVであり、ドーズ量が5×1013〜5×1015/cm2のであることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pに、p型エクステンション領域（拡散層）３１５が形成される（工程（ｂ））。
【００６８】
次に図９（d）に示す工程において、レジストマスク３１３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する（工程（ｃ））。
【００６９】
このように、本実施形態にかかる半導体装置の製造方法では、上記第１の実施形態と同じようにシリコン基板３０４の上面を洗浄する際にはエッチング抑制層３０８が形成されているので、上記第１の実施形態に記載の効果を奏することができる。
【００７０】
（第３の実施形態におけるその他の実施形態）
上記第３の実施形態では、側壁絶縁膜３０６の焼き締めアニール工程では、７５０度〜９５０度のＲＴＡによる焼き締めアニールを行って、エッチング抑制層３０８を形成している。しかし、側壁絶縁膜３０６を緻密化させる方法としては、この方法に限定されることはなく、既に注入されている不純物が拡散されない条件において焼き締めアニールを行えばよい。
【００７１】
例えば、レーザーまたは高周波を用いたmsecアニールを行ってもよい。アニールの方法としてmsecアニールを用いた場合には、アニール温度を１０００度以上としても不純物の拡散が抑制できるため好ましい。
【００７２】
また、アニール工程を行うタイミングについても、上記第３の実施形態の記載に限定されない。具体的には、側壁用絶縁膜３０１を堆積した後にアニール工程を行えば、側壁絶縁膜３０６の緻密化を図ることができる。
【００７３】
（第４の実施形態）
上記第１の実施形態では、側壁用絶縁膜の一部分を除去して側壁絶縁膜とした後に、側壁絶縁膜にエッチング抑制層を形成している。しかし、本発明の第４の実施形態では、側壁用絶縁膜にエッチング抑制層を形成した後に、側壁用絶縁膜およびエッチング抑制層を除去している。以下、本発明の第４の実施形態について図１０および図１１を参照しながら説明する。
【００７４】
まず図１０(a)に示す工程において、シリコン基板（半導体基板）４０４上に、nMISトランジスタ形成領域Tr._NとpMISトランジスタ形成領域Tr._Pとを区画するトレンチ型の素子分離絶縁膜４０３を形成する。その後、シリコン基板４０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜４０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタのゲート電極４００及びpMISトランジスタのゲート電極４０５を形成する（工程（ｄ））。
【００７５】
次に図１０（b）に示す工程において、CVD法により、基板上の全面にシリコン酸化膜からなる側壁用絶縁膜４０１を堆積する。これにより、nMISトランジスタのゲート電極４００を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極４０５を含むpMISトランジスタ形成領域Tr._Pの全体とが、側壁用絶縁膜４０１によって覆われる。
【００７６】
次に図１０（c）に示す工程において、N２を含むプラズマ４０９により側壁用絶縁膜４０１表面を窒化する（工程（ａ））。この窒化により形成されたエッチング抑制層４０７は、表面から0.5nm〜3nm程度にN濃度ピークをもつようなプロファイルを持つことが好ましい。なお、プラズマを用いた窒化であるため、高温の熱処理を必要とせず、既に注入されている不純物の拡散が起こらない。
【００７７】
次に図１０（d）に示す工程において、CF4/Arガスのフルオロカーボンガスを用いて側壁用絶縁膜４０１およびエッチング抑制層４０７に対して異方性ドライエッチングをおこない、選択的にゲート電極４００，４０５の側面上に側壁絶縁膜（絶縁膜）４０６を形成する（工程（ｅ））。このときCF4/Arガスを用いてドライエッチングした場合、側壁用絶縁膜４０１およびエッチング抑制層４０７の側壁に対するエッチングレートが遅いため、エッチング制御性を向上することができる。
【００７８】
次に図１１(a）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク４１０を形成する。その後、ゲート電極４００、側壁絶縁膜４０６、エッチング抑制層４０７およびレジストマスク４１０をマスクとして、n型不純物である砒素（As＋）イオン４１１をイオン注入する。注入条件としては、注入エネルギーが約1keV〜5keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nにn型エクステンション領域（拡散層）４１２を形成する（工程（ｂ））。
【００７９】
次に図１１（b）に示す工程において、レジストマスク４１０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００８０】
次に図１１（c）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク４１３を形成する
その後、ゲート電極４０５、側壁絶縁膜４０６およびレジストマスク４１３をマスクとして、p型不純物であるボロン（B+）イオン４１４をイオン注入する。注入条件としては、注入エネルギーが約0.3keV〜2keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pにp型エクステンション領域（拡散層）４１５を形成する（工程（ｂ））。
【００８１】
次に図１１（d）に示す工程において、レジストマスク４１３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する（工程（ｃ））。
【００８２】
このように、本実施形態では、上記実施形態１とはエッチング抑制層４０７を形成するタイミングが相異なるが、シリコン基板４０４の上面を洗浄する際にはエッチング抑制層４０７が形成されているので、上記実施形態１と同一の効果を得ることができる。
【００８３】
（第４の実施形態におけるその他の実施形態）
上記第１の実施形態においても説明したように、エッチング抑制層４０７を形成する際に用いるプラズマガスとしては、窒素原子を含んでおり、且つ、側壁用絶縁膜４０１の表面に窒素を導入可能なガスであればよい。
【００８４】
例えば、プラズマガスとしてアンモニアガスを用いても良い。プラズマガスとしてアンモニアガスを用いた場合には、プラズマガスとしてN2を用いた場合に比べて、より多くの窒素を含んだエッチング抑制層を形成することができるので、後工程のＡＰＭ洗浄による側壁絶縁膜１０６のエッチング量を低減することができる。
【００８５】
また、本実施形態における窒化はプラズマを用いた窒化であるので、高温の熱処理を必要とせず、シリコン基板などに既に注入されている不純物の拡散が起こらない。
【００８６】
（第５の実施形態）
上記第４の実施形態では、側壁用絶縁膜の表面を窒化させてエッチング抑制層を形成しているが、本発明の第５の実施形態では、側壁用絶縁膜を緻密化させて側壁用絶縁膜をエッチング抑制層としている。以下、本発明の第５の実施形態について図１２および図１３を用いて説明する。
【００８７】
まず図１２(a)に示す工程において、シリコン基板（半導体基板）５０４上に、nMISトランジスタ形成領域Tr._NとpMISトランジスタ形成領域Tr._Pとを区画するトレンチ型の素子分離絶縁膜５０３を形成する。その後、シリコン基板５０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜５０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタのゲート電極５００及びpMISトランジスタのゲート電極５０５を形成する（工程（ｄ））。
【００８８】
次に図１２（b）に示す工程において、CVD法により、基板上の全面にシリコン酸化膜からなる側壁用絶縁膜５０１を堆積する。これにより、nMISトランジスタのゲート電極５００を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極５０５を含むpMISトランジスタ形成領域Tr._Pの全体とが、側壁用絶縁膜５０１によって覆われる。その後、窒素ガス（N2）を含むプラズマガスを用いて、側壁用絶縁膜５０１において窒素を偏析させる。
【００８９】
次に図１２（c）に示す工程において、酸素ガス（O2）を含むプラズマガス５０９を用いて側壁用絶縁膜５０１の表面を酸化する。この酸化により、CVD法により、シリコン酸化膜からなる側壁用絶縁膜７０１の表面から0.5nm〜3nm程度に、Oが供給される。その結果、シリコン酸化膜におけるSi−H結合をSi−O結合とすることができ、また、他の原子に結合していないSi原子にOを結合させることができる。これにより、側壁用絶縁膜を緻密化させることができるので、エッチングを抑制することができる。言い換えると、この工程により、側壁用絶縁膜５０１の表面にエッチング抑制層５０７が形成される（工程（ａ））。なお、プラズマを用いた酸化であるため、高温の熱処理を必要とせず、既に注入されている不純物の拡散が起こらない。
【００９０】
次に図１２（d）に示す工程においてCF4/Arガスのフルオロカーボンガスを用いて側壁用絶縁膜５０１およびエッチング抑制層５０７に対して異方性ドライエッチングをおこない、選択的にゲート電極５００，５０５の側面上に側壁絶縁膜（絶縁膜）５０６を形成する（工程（ｅ））。このとき、CF4/Arガスを用いてドライエッチングした場合、側壁用絶縁膜５０１およびエッチング抑制層５０７の側壁に対するエッチングレートが遅いため、エッチング制御性を向上することができる。
【００９１】
次に図１３(a）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク５１０を形成する。その後、ゲート電極５００、側壁絶縁膜５０６、エッチング抑制層５０７およびレジストマスク５１０をマスクとして、n型不純物である砒素（As＋）イオン５１１をイオン注入する。注入条件としては、注入エネルギーが約1keV〜5keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型エクステンション領域（拡散層）５１２が形成される（工程（ｂ））。
【００９２】
次に図１３（b）に示す工程において、レジストマスク５１０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【００９３】
次に図１３（c）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク５１３を形成する。その後、ゲート電極５０５、側壁絶縁膜５０６およびレジストマスク５１３をマスクとして、p型不純物であるボロン（B+）イオン５１４をイオン注入する。注入条件としては、注入エネルギーが約0.3keV〜2keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pに、p型エクステンション領域（拡散層）５１５が形成される（工程（ｂ））。
【００９４】
次に図１３（d）に示す工程において、レジストマスク５１３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する（工程（ｃ））。
【００９５】
このように、本実施形態にかかる半導体装置の製造方法では、上記第１の実施形態と同じようにシリコン基板５０４の上面を洗浄する際にはエッチング抑制層５０７が形成されているので、上記第１の実施形態に記載の効果を奏することができる。
【００９６】
（第５の実施形態におけるその他の実施形態）
側壁用絶縁膜５０６として、SiO2膜を用いたが、SiN膜を用いてもよい。側壁用絶縁膜５０６としてSiN膜を用いた場合には、プラズマガスとして窒素ガスを用いると、SiN膜の緻密化を図ることができる。詳細には、SiN膜において他の原子と結合していないSi原子にN原子を結合させることができ、さらには、SiN膜におけるSi−H結合およびSi−O結合をSi−N結合にすることができ、よって、SiN膜を緻密化させることができる。
【００９７】
（第６の実施形態）
上記第１の実施形態では、ゲート電極の側面上に側壁絶縁膜を形成し側壁絶縁膜の表面にエッチング抑制層を形成しているが、本発明の第６の実施形態では、ゲート電極の側面上に第２の側壁絶縁膜を形成した後、第２の側壁絶縁膜の上面に側壁絶縁膜を形成し、側壁絶縁膜の表面にエッチング抑制層を形成している。以下、本発明の第６の実施形態について、図１４〜図１７を参照しながら説明する。
【００９８】
まず図１４(a)に示す工程において、シリコン基板（半導体基板）６０４上に、nMISトランジスタ形成領域Tr._NとpMISトランジスタ形成領域Tr._Pとを区画するトレンチ型の素子分離絶縁膜６０３を形成する。その後、シリコン基板６０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜６０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタのゲート電極６００及びpMISトランジスタのゲート電極６０５を形成する（工程（ｄ））。
【００９９】
次に図１４（b）に示す工程において、CVD法により、基板上の全面にシリコン酸化膜からなる第２の側壁用絶縁膜６０１を堆積する。これにより、nMISトランジスタのゲート電極６００を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極６０５を含むpMISトランジスタ形成領域Tr._Pの全体とが、第２の側壁用絶縁膜６０１によって覆われる。
【０１００】
次に図１４（c）に示す工程において、CF4/Arガスのフルオロカーボンガスを用いて第２の側壁用絶縁膜６０１の異方性ドライエッチングをおこない、選択的にゲート電極６００，６０５の側面上に第２の側壁絶縁膜６０６を形成する。このときCF4/Arガスを用いてドライエッチングした場合、第２の側壁用絶縁膜６０１に対するエッチングレートが遅いため、エッチング制御性を向上することができる。
【０１０１】
次に図１４(d）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク６１０を形成する。その後、ゲート電極６００、第２の側壁絶縁膜６０６およびレジストマスク６１０をマスクとして、n型不純物である砒素（As＋）イオン６１１をイオン注入する。イオン注入の条件として、注入エネルギーが約1keV〜5keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型エクステンション領域６１２が形成される。
【０１０２】
次に図１５（a）に示す工程において、レジストマスク６１０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【０１０３】
次に図１５（b）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク６１３を形成する。その後、ゲート電極６０５、第２の側壁絶縁膜６０６およびレジストマスク６１３をマスクとして、p型不純物であるボロン（B+）イオン６１４をイオン注入する。イオン注入の条件として、注入エネルギーが約0.3keV〜2keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pに、p型エクステンション領域６１５が形成される。
【０１０４】
次に図１５（c）に示す工程において、レジストマスク６１３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【０１０５】
次に図１５（d）に示す工程において、CVD法により、基板上の全面にシリコン窒化膜からなる側壁用絶縁膜６１６を堆積する。これにより、nMISトランジスタのゲート電極６００および第２の側壁絶縁膜６０６を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極６０５および第２の側壁絶縁膜６０６を含むpMISトランジスタ形成領域Tr._Pの全体とが、側壁用絶縁膜６１６によって覆われる。
【０１０６】
次に図１６（a）に示す工程において側壁用絶縁膜６１６の異方性ドライエッチングをおこない、選択的にゲート電極６００，６０５および第２の側壁絶縁膜６０６の側面上に側壁絶縁膜（絶縁膜）６１７を形成する（工程（ｅ））。
【０１０７】
次に図１６（b）に示す工程において、N２を含むプラズマ６１８によりシリコン基板６０４の表面、nMISトランジスタのゲート電極６００の表面、pMISトランジスタのゲート電極６０５の表面、第２の側壁絶縁膜６０６の表面および側壁絶縁膜６１７の表面を窒化する（工程（ａ））。この窒化により形成されたエッチング抑制層６１９は、表面から0.5nm〜3nm程度にN濃度ピークをもつようなプロファイルを持つことが好ましい。なお、プラズマを用いた窒化であるため、高温の熱処理を必要としないので、既に注入されている不純物の拡散が起こらない。
【０１０８】
次に図１６(c）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク６２０を形成する。その後、ゲート電極６００、第２の側壁絶縁膜６０６、側壁絶縁膜６１７およびレジストマスク６２０をマスクとして、n型不純物である砒素（As＋）イオン６２１をイオン注入する。注入条件としては、注入エネルギーが約5keV〜30keVであり、ドーズ量が1×1014〜1×1016/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型ソース・ドレイン領域（拡散層）６２２が形成される（工程（ｂ））。
【０１０９】
次に図１６（d）に示す工程において、レジストマスク６２０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【０１１０】
次に図１７（a）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク６２３を形成する。その後、ゲート電極６０５、第２の側壁絶縁膜６０６、側壁絶縁膜６１７およびレジストマスク６２３をマスクとして、p型不純物であるボロン（B+）イオン６２４をイオン注入する。注入条件としては、注入エネルギーが約5keV〜20keVであり、ドーズ量が１×1014〜1×1016/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pのp型ソース・ドレイン領域（拡散層）６２５が形成される（工程（ｂ））。
【０１１１】
次に図１７（b）に示す工程において、レジストマスク６２３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する（工程（ｃ））。
【０１１２】
このように、シリコン基板６０４内にn型エクステンション領域６１２およびp型エクステンション領域６１５だけでなくn型ソース・ドレイン領域６２２およびp型ソース・ドレイン領域６２５を形成する場合であっても、ウェット洗浄時にはエッチング抑制層６１９が形成されているので、ウェット洗浄時における側壁絶縁膜６１７のエッチングを抑制することができる。
【０１１３】
（第６の実施形態におけるその他の実施形態）
上記第６の実施形態では、エッチング抑制層６１９を形成する工程では、側壁用絶縁膜６１６の異方性ドライエッチングを行ってシリコン基板６０４の表面を露出させた後、N２を含むプラズマ６１８によりシリコン基板６０４の表面、nMISトランジスタのゲート電極６００の表面、pMISトランジスタのゲート電極６０５の表面、第２の側壁絶縁膜６０６および側壁絶縁膜６１７の表面を窒化する。しかしながら、エッチング抑制層６１９を形成する際に用いるプラズマガスとしては、N２を含むプラズマガスに限定されず、窒素原子を含んでおり、且つ、nMISトランジスタのゲート電極６００、pMISトランジスタのゲート電極６０５、第２の側壁絶縁膜６０６および側壁絶縁膜６１７に窒素（N）が導入できるプラズマガスであればよい。
【０１１４】
例えば、エッチング抑制層６１９を形成する際に用いるプラズマガスとしては、アンモニア（NH3）ガスを用いてもよい。プラズマガスとしてアンモニアガスを用いた場合には、プラズマガスとしてN2を用いた場合に比べて、より多くの窒素を含んだエッチング抑制層を形成することができるので、後工程のＡＰＭ洗浄における側壁絶縁膜６１７のエッチング量を低減することができる。
【０１１５】
また、本実施形態における窒化はプラズマを用いた窒化であるため、高温の熱処理を必要とせず、シリコン基板などに既に注入されている不純物の拡散が起こらない。
【０１１６】
また、上記タイミングで、側壁絶縁膜６１７などを窒化しなくてもよい。すなわち、第４の実施形態で記載したように、図１５（d）に示すように側壁用絶縁膜６１６を堆積した後に、窒素ガスまたはアンモニアガスを含むプラズマガスを用いて側壁用絶縁膜６１６を窒化し、その後、側壁用絶縁膜６１６の一部分を除去しても良い。
【０１１７】
さらには、エッチング抑制層６１９を形成する際には、上記第２の実施形態のように側壁絶縁膜の上面にNを含む層を堆積させてもよく、側壁絶縁膜６１７が窒化膜であればN2を含むプラズマを用いたプラズマ処理を行って窒素を偏析させて側壁絶縁膜６１７の表面を緻密化させてもよく、上記第５の実施形態のように側壁絶縁膜６１７が酸化膜であればO2を含むプラズマを用いて側壁絶縁膜の表面を緻密化させても良く、または、アニール処理を行って側壁絶縁膜の表面を緻密化させてもよい。なお、アニール処理は、側壁絶縁膜６１７の材質によらず側壁絶縁膜６１７の表面を緻密化させることができる。
【０１１８】
（第７の実施形態）
上記第６の実施形態では、側壁絶縁膜を窒化してエッチング抑制層を形成しているが、本発明の第７の実施形態では、側壁絶縁膜を緻密化してエッチング抑制層としている。以下、本発明の第７の実施形態について図１８〜図２１を参照しながら説明する。
【０１１９】
まず図１８(a)に示す工程において、シリコン基板（半導体基板）７０４上に、nMISトランジスタ形成領域Tr._NとpMISトランジスタ形成領域Tr._Pとを区画するトレンチ型の素子分離絶縁膜７０３を形成する。その後、シリコン基板７０４上の全面に、例えばシリコン酸化膜からなるゲート絶縁膜７０２とポリシリコン膜とを順次形成した後、ポリシリコン膜をドライエッチング方法等によりパターニングすることによって、nMISトランジスタのゲート電極７００及びpMISトランジスタのゲート電極７０５を形成する（工程（ｄ））。
【０１２０】
次に図１８（b）に示す工程において、CVD法により、基板上の全面にシリコン酸化膜からなる第２の側壁用絶縁膜７０１を堆積する。これにより、nMISトランジスタのゲート電極７００を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極７０５を含むpMISトランジスタ形成領域Tr._Pの全体とが、第２の側壁用絶縁膜７０１によって覆われる。
【０１２１】
次に図１８（c）に示す工程においてCF4/Arガスのフルオロカーボンガスを用いて第２の側壁用絶縁膜７０１の異方性ドライエッチングをおこない、選択的にゲート電極７００，７０５の側面上に第２の側壁絶縁膜７０６を形成する。このときCF4/Arガスを用いてドライエッチングした場合、第２の側壁用絶縁膜７０１に対するエッチングレートが遅いため、エッチング制御性を向上することができる。
【０１２２】
次に図１８(d）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク７１０を形成する。その後、ゲート電極７００、第２の側壁絶縁膜７０６およびレジストマスク７１０をマスクとして、n型不純物である砒素（As＋）イオン７１１をイオン注入する。イオン注入の条件としては、注入エネルギーが約1keV〜5keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型エクステンション領域７１２が形成される。
【０１２３】
次に図１９（a）に示す工程において、レジストマスク７１０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【０１２４】
次に図１９（b）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク７１３を形成する。その後、ゲート電極７０５、第２の側壁絶縁膜７０６およびレジストマスク７１３をマスクとして、p型不純物であるボロン（B+）イオン７１４をイオン注入する。注入条件としては、注入エネルギーが約0.3keV〜2keVであり、ドーズ量が5×1013〜5×1015/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pに、p型エクステンション領域７１５が形成される。
【０１２５】
次に図１９（c）に示す工程において、レジストマスク７１３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【０１２６】
次に図１９（d）に示す工程において、CVD法により、基板上の全面にシリコン窒化膜からなる側壁用絶縁膜７１６を堆積する。これにより、nMISトランジスタのゲート電極７００および第２の側壁絶縁膜７０６を含むnMISトランジスタ形成領域Tr._Nの全体とpMISトランジスタのゲート電極７０５および第２の側壁絶縁膜７０６を含むpMISトランジスタ形成領域Tr._Pの全体とが、側壁用絶縁膜７１６によって覆われる。
【０１２７】
次に図２０（a）に示す工程において側壁用絶縁膜７１６の異方性ドライエッチングをおこない、選択的にゲート電極７００，７０５および第２の側壁絶縁膜７０６の側面上に側壁絶縁膜（絶縁膜）７１７を形成する（工程（ｅ））。
【０１２８】
次に図２０（b）に示す工程において、側壁絶縁膜７１７を７５０度〜９５０度の温度でで３０秒〜１２０秒程度の急速加熱処理（ＲＴＡ）によるアニールを行う。これにより、側壁絶縁膜７１７が緻密化されてエッチング抑制層７１８となり（工程（ａ））、その結果、ＡＰＭ洗浄に対する選択比を低下させることができる。
【０１２９】
次に図２０(c）に示す工程において、nMISトランジスタ形成領域Tr._N上に開口を有するとともにpMISトランジスタ形成領域Tr._P上を覆うレジストマスク７２０を形成する。その後、ゲート電極７００、第２の側壁絶縁膜７０６、側壁絶縁膜７１７およびレジストマスク７２０をマスクとして、n型不純物である砒素（As＋）イオン７２１をイオン注入する。注入条件としては、注入エネルギーが約5keV〜30keVであり、ドーズ量が1×1014〜1×1016/cm2であることが好ましい。これにより、nMISトランジスタ形成領域Tr._Nに、n型ソース・ドレイン領域（拡散層）７２２が形成される（工程（ｂ））。
【０１３０】
次に図２０（d）に示す工程において、レジストマスク７２０をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する。
【０１３１】
次に図２１（a）に示す工程において、pMISトランジスタ形成領域Tr._P上に開口を有するとともにnMISトランジスタ形成領域Tr._N上を覆うレジストマスク７２３を形成する。その後、ゲート電極７０５、第２の側壁絶縁膜７０６、側壁絶縁膜７１７およびレジストマスク７２３をマスクとして、p型不純物であるボロン（B+）イオン７２４をイオン注入する。イオン注入の条件としては、注入エネルギーが約5keV〜20keVであり、ドーズ量が１×1014〜1×1016/cm2であることが好ましい。これにより、pMISトランジスタ形成領域Tr._Pに、p型ソース・ドレイン領域（拡散層）７２５が形成される（工程（ｂ））。
【０１３２】
次に図２１（b）に示す工程において、レジストマスク７２３をアッシングまたは硫酸過酸化水素水溶液（ＳＰＭ）などのウェット洗浄により除去した後、約１０分間のＡＰＭ（アンモニア過酸化水素水溶液）洗浄を行うことによって、基板表面に付着している異物を除去する（工程（ｃ））。
【０１３３】
このように、シリコン基板７０４内にn型エクステンション領域７１２およびp型エクステンション領域７１５だけでなくn型ソース・ドレイン領域７２２およびp型ソース・ドレイン領域７２５を形成する場合であっても、ウェット洗浄を行う際にはエッチング抑制層７１８が形成されているので、ウェット洗浄時における側壁絶縁膜７１７のエッチングを抑制することができる。
【０１３４】
（第７の実施形態におけるその他の実施形態）
上記第７の実施形態では、側壁絶縁膜７１７のアニール工程では、７５０度〜９５０度の温度でＲＴＡによるアニールを行うことにより側壁絶縁膜７１７を緻密化している。しかしながら、本発明は上記実施形態に限定されるものではない。すなわち、緻密な側壁絶縁膜を形成するためのアニール工程では、シリコン基板などに既に注入されている不純物が拡散されない条件での焼き締めアニールであればよい。
【０１３５】
例えば、アニール方法としては、レーザーまたは高周波を用いたmsecアニールを用いてもよい。上記msecアニールを用いた場合には、アニール温度を１０００度以上としても不純物の拡散が抑制できるため好ましい。
【０１３６】
また、アニールするタイミングについても、上記実施形態に限定されるものではない。すなわち緻密な側壁絶縁膜を形成するためには、側壁用絶縁膜７１６を堆積した後であれば、いつでも上記焼き締めアニールにより側壁絶縁膜７１７をより緻密にすることができる。
【０１３７】
さらには、側壁絶縁膜を緻密にする方法としては、上記第５の実施形態のように側壁絶縁膜の表面に酸素ガスを含むプラズマガスを照射してもよい。
【産業上の利用可能性】
【０１３８】
以上説明したように、本発明では、ＡＰＭ洗浄による側壁絶縁膜のエッチングレートを低減させることができるので、トランジスタ特性の面内ばらつきを抑制させたい場合に有用である。
【図面の簡単な説明】
【０１３９】
【図１】従来の問題点を説明するためのエッチング量ばらつきと処理時間の関係を示すグラフ
【図２】従来の問題点を説明するためのエッチング選択比と膜質の関係を示すグラフ
【図３】本願発明の特徴を説明するためのN2プラズマによるNの深さプロファイル
【図４】(a)〜(d) は、第１の実施形態の半導体装置の製造過程を示す第１の断面図
【図５】(a)〜(d) は、第１の実施形態の半導体装置の製造過程を示す第２の断面図
【図６】(a)〜(d) は、第２の実施形態の半導体装置の製造過程を示す第１の断面図
【図７】(a)〜(d) は、第２の実施形態の半導体装置の製造過程を示す第２の断面図
【図８】(a)〜(d) は、第３の実施形態の半導体装置の製造過程を示す第１の断面図
【図９】(a)〜(d) は、第３の実施形態の半導体装置の製造過程を示す第２の断面図
【図１０】(a)〜(d) は、第４の実施形態の半導体装置の製造過程を示す第１の断面図
【図１１】(a)〜(d) は、第４の実施形態の半導体装置の製造過程を示す第２の断面図
【図１２】(a)〜(d) は、第５の実施形態の半導体装置の製造過程を示す第１の断面図
【図１３】(a)〜(d) は、第５の実施形態の半導体装置の製造過程を示す第２の断面図
【図１４】(a)〜(d) は、第６の実施形態の半導体装置の製造過程を示す第１の断面図
【図１５】(a)〜(d) は、第６の実施形態の半導体装置の製造過程を示す第２の断面図
【図１６】(a)〜(d) は、第６の実施形態の半導体装置の製造過程を示す第３の断面図
【図１７】(a)〜(b) は、第６の実施形態の半導体装置の製造過程を示す第４の断面図
【図１８】(a)〜(d) は、第７の実施形態の半導体装置の製造過程を示す第１の断面図
【図１９】(a)〜(d) は、第７の実施形態の半導体装置の製造過程を示す第２の断面図
【図２０】(a)〜(d) は、第７の実施形態の半導体装置の製造過程を示す第３の断面図
【図２１】(a)〜(b) は、第７の実施形態の半導体装置の製造過程を示す第４の断面図
【図２２】(a)〜(d) は、従来の半導体装置の製造工程を示す第１の断面図
【図２３】(a)〜(d) は、従来の半導体装置の製造工程を示す第２の断面図
【符号の説明】
【０１４０】
１００，２００，３００，４００，５００，６００，７００      ゲート電極
１０４，２０４，３０４，４０４，５０４，６０４，７０４      シリコン基板
１０５，２０５，３０５，４０５，５０５，６０５，７０５      ゲート電極
１０６，２０６，３０６，４０６，５０６，６１７，７１７      側壁絶縁膜
１０７，２０７，３０８，４０７，５０７，６１９，７１８      エッチング抑制層
１１２，２１２，３１２，４１２，５１２      n型エクステンション領域
１１５，２１５，３１５，４１５，５１５      p型エクステンション領域
６０６，７０６      第２の側壁絶縁膜
６２２      n型ソース・ドレイン領域
６２５      p型ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2009140967.tif 000012
【図１１】
2009140967.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2009140967.tif 000018
【図１７】
2009140967.tif 000019
【図１８】
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【図１９】
2009140967.tif 000021
【図２０】
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【図２１】
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【図２２】
2009140967.tif 000024
【図２３】
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