(57)【要約】【課題】読み出し回路・書き込み回路によるビット線容量の増大を抑制することを可能とした半導体記憶装置を提供する。【解決手段】  ビット線対ＢＬ、／ＢＬは、たとえば１６個のメモリセルＭＣｉ（ｉ＝０〜１５）毎に分割されており、この分割された分割ビット線対ＢＢＬ、／ＢＢＬ毎に１カラムを構成している。１カラムを構成する１６個のメモリセルＭＣｉ毎に、読み出し回路１２、及び書き込み回路１３が設けられている。読み出し回路１２は、分割ビット線対ＢＢＬ、／ＢＢＬのいずれか一方に接続され片側ビット線読み出し方式を採用する検知回路１２１を備えている。書き込み回路１３は、読み出し回路１２とはエリア的に分離された形で配置されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１方向に沿って延びるビット線対に沿って複数のＳＲＡＭセルが配列されるメモリセルアレイと、
前記メモリセルアレイの前記第１方向の一方の側に１カラム毎に配置され前記ビット線対のいずれか一方のビット線の電位を検知する読み出し回路と、
前記メモリセルアレイの前記第１方向の他方の側に前記読み出し回路とは分離して配置され前記ビット線対に書き込みデータを与えて前記ＳＲＡＭセルにデータを書き込む書き込み回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記書き込み回路の動作を制御する制御回路を更に備え、
前記読み出し回路は、前記制御回路によらず自律的に読み出し動作を実行可能に構成された請求項１記載の半導体記憶装置。
【請求項３】
前記読み出し回路は、前記ビット線に入力端子を接続された論理ゲートとこの論理ゲートの出力により制御されるトランジスタとを備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記トランジスタは、前記ＳＲＡＭセルのデータを読み出すため複数のカラムに対し共通に設けられたグローバルビット線に接続されている請求項３記載の半導体記憶装置。
【請求項５】
前記書き込み回路は、前記ビット線対の電位を所定の電位にプリチャージするプリチャージ回路を含む請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭの大容量化に伴い、１つのビット線に接続されるメモリセルの数が増加し、その結果、ビット線容量の影響が大きくなっている。ビット線容量が大きくなると、読み出し動作時にビット線の電位の変化が遅くなるとともに、ディスターブ等によりメモリセルの保持データが破壊されるなどの悪影響が生じ得る。このような悪影響を防止するためビット線を短く分割すると、ＳＲＡＭ中でセンスアンプ回路の占める面積が大きくなり、大容量化が困難になる。
【０００３】
このため、ビット線を短く分割する一方、ビット線対の電位を差動増幅する差動増幅型センスアンプ回路を設けず、代わりに、ビット線対の片側の電位のみを検知する、所謂「片側ビット線読み出し方式」が、たとえば非特許文献１により知られている。この非特許文献１では、ＳＲＡＭにおいて片側ビット線読出し方式を採用するとともに、読み出し回路及び書き込み回路はセルアレイの中央の同じ領域に配置され、１つずつの読み出し回路及び書き込み回路に複数のカラムが接続されている。
【０００４】
読み出し回路・書き込み回路とカラムとを接続するカラムスイッチは読み出し速度に非常に大きな影響を与える。このため、読み出しを高速化しようとする場合には、カラムスイッチを省略するため、読み出し回路及び書き込み回路を１カラムごとに持つ必要がある。しかしその場合、配線が混み入ってしまい面積縮小が難しくなる。また、ビット線の配線密度も大となるとともに、配線長が無駄に長くなり、結果としてビット線容量が大きくなり、ＳＲＡＭの性能を落とす結果となってしまう。
【非特許文献１】“Ｔｈｅ  Ａｓｙｎｃｈｒｏｎｏｕｓ  ２４ＭＢ  Ｏｎ−Ｃｈｉｐ  Ｌｅｖｅｌ−３  Ｃａｃｈｅ  ｆｏｒ  ａ Dｕａｌ−Ｃｏｒｅ Ｉｔａｎｉｕｍ(R)−Ｆａｍｉｌｙ  Ｐｒｏｃｅｓｓｏｒ” 〈２００５  ＩＳＳＣＣ〉
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、読み出し回路・書き込み回路によるビット線容量の増大を抑制することを可能とした半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体記憶装置は、第１方向に沿って延びるビット線対に沿って複数のＳＲＡＭセルが配列されるメモリセルアレイと、前記メモリセルアレイの前記第１方向の一方の側に１カラム毎に配置され前記ビット線対のいずれか一方に接続されビット線の電位を検知する読み出し回路と、前記メモリセルアレイの前記第１方向の他方の側に前記読み出し回路とは分離して配置され前記ビット線対に書き込みデータを与えて前記ＳＲＡＭセルにデータを書き込む書き込み回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
この発明によれば、読み出し回路・書き込み回路によるビット線容量の増大を抑制することを可能とした半導体記憶装置を提供することが可能になる。
【発明を実施するための最良の形態】
【０００８】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【０００９】
図１は、本実施の形態に係るＳＲＡＭのメモリマクロの部分の、１カラム毎の平面レイアウトを示す。すなわち、図１は、メモリセルアレイ１０を構成する例えば６４個のサブアレイのうち、１対のビット線対ＢＬ、／ＢＬに沿った１つのサブアレイを例示したものである。
【００１０】
このＳＲＡＭは、複数のメモリセルＭＣｉ（ＳＲＡＭセル）を、ビット線対ＢＬ、／ＢＬに沿って配列してなる。ビット線対ＢＬ、／ＢＬは、たとえば１６個のメモリセルＭＣｉ（ｉ＝０〜１５）毎にその延引方向において分割されており、この分割された分割ビット線対ＢＢＬ、／ＢＢＬ毎に１カラムを構成している。
【００１１】
また、メモリセルＭＣｉは、ビット線対ＢＬ、／ＢＬと直行する方向に配設されるワード線ＷＬｉに接続されている。１カラムを構成する１６個のメモリセルＭＣｉ毎に、読み出し回路１２、及び書き込み回路１３が設けられている。すなわち、分割ビット線対ＢＢＬ、／ＢＢＬの延伸方向（図１のＹ軸方向）の一方の側には、読み出し回路１２が設けられている。この読み出し回路１２は、分割ビット線対ＢＢＬ、／ＢＢＬのいずれか一方に接続される検知回路１２１を備えている。すなわち、この検知回路１２１は、所謂片側ビット線読み出し方式を採用しており、制御回路による制御を受けることなく、常時１カラム毎にメモリセルＭＣが保持するデータを自律的に読み出し可能に構成されている。検知回路１２１の構成については後述する。
【００１２】
一方、分割ビット線対ＢＢＬ、／ＢＢＬを挟んで読み出し回路１２とはＹ軸方向において反対側には、書き込み回路１３が設けられている。この書き込み回路１３は、読み出し回路１２とはエリア的に分離された形で配置されている。この書き込み回路１３は、分割ビット線対ＢＢＬ、／ＢＢＬを読み出し前に所定の電位にプリチャージするとともにメモリセルＭＣｉにデータを書き込むライト・プリチャージ回路１３１を備えている。この書き込み回路１３を制御するため、制御回路１４が設けられている。この実施の形態では、読み出し回路１２が片側ビット線読み出し方式による検知回路１２１を備えている。読み出し回路１２においては制御回路による制御が不要であり、書き込み回路１３は、読み出し回路１２とは分離された、各メモリセルアレイ１１を挟んだ反対側に配置することができる。これにより、ビット線が短くできるとともに、ビット線の配線が混み入ることがなく、このためビット線容量を抑えることができる。
【００１３】
図２は、図１に示すメモリセルＭＣｉの構成例を示す回路図である。１つのメモリセルＭＣｉは、第１のインバータＩＶ１、第２のインバータＩＶ２、第１の転送トランジスタＴＲ１、および、第２の転送トランジスタＴＲ２を有している。
【００１４】
第１のインバータＩＶ１は、ｐ型ＭＯＳトランジスタＱＰ１及びｎ型ＭＯＳトランジスタＱＮ１を電源電圧ＶＤＤ及び接地電圧ＶＳＳの間に直列接続しゲートを共通接続されたＣＭＯＳインバータである。第２のインバータＩＶ２は、ｐ型ＭＯＳトランジスタＱＰ２及びｎ型ＭＯＳトランジスタＱＮ２を電源電圧ＶＤＤ及び接地電圧ＶＳＳの間に直列接続しゲートを共通接続されたＣＭＯＳインバータである。２つのインバータ回路ＩＶ１、ＩＶ２は、それぞれの出力端子を他方の入力端子に接続されている。
【００１５】
第１の転送トランジスタＴＲ１のゲートはワード線ＷＬに接続され、そのドレインは分割ビット線／ＢＢＬに接続され、そのソースは第１のインバータＩＶ１の出力端子に接続されている。また、第２の転送トランジスタＴＲ２のゲートはワード線ＷＬに接続され、そのドレインは分割ビット線ＢＢＬに接続され、そのソースは第２のインバータＩＶ２の出力端子に接続されている。
【００１６】
読み出し回路１２中の検出回路１２１の構成例を、図３を参照して説明する。この検出回路１２１は、ＮＡＮＤゲート１２２と、ｎ型ＭＯＳトランジスタ１２３を備えている。ＮＡＮＤゲート１２２は、分割ビット線ＢＢＬ、／ＢＢＬのいずれか一方（図３ではＢＢＬ）を入力端子に接続されている。
【００１７】
また、ｎ型ＭＯＳトランジスタ１２３は、そのゲートをＮＡＮＤゲート１２２の出力端子に接続され、そのドレインをグローバルビット線ＧＢＬに接続されている。また、そのソースは接地されている。この構成において、読み出されたメモリセルＭＣｉのデータが”０”であれば、分割ビット線ＢＢＬが、プリチャージ状態の”Ｈ”から”Ｌ”に低下する。これにより、ＮＡＮＤゲート１２２の出力信号は”Ｌ”から”Ｈ”となる。従って、トランジスタ１２３はオンとなって、グローバルビット線ＧＢＬの電位も”Ｈ”から”Ｌ”に変わる。逆に、読み出されたメモリセルＭＣｉのデータが”１”であれば、グローバルビット線ＧＢＬの電位は”Ｈ”のままである。これをグローバルビット線ＧＢＬに接続された判定回路（図示せず）で判定することで、メモリセルＭＣｉのデータを読み出すことができる。
【００１８】
また、書き込み回路１３中のライト・プリチャージ回路１３１の構成例を、図４を参照して説明する。このライト・プリチャージ回路１３１は、その上下に存在する２組の分割ビット線対ＢＢＬ、／ＢＢＬに関し対称に形成されている。すなわち、このライト・プリチャージ回路１３１は、上側の１組のビット線ＢＢＬｕ、／ＢＢＬｕの電位をプリチャージするためのプリチャージ回路１３１１を構成するｐ型ＭＯＳトランジスタＱＰ３１、ＱＰ４１、ＱＰ５１を備えている。ｐ型ＭＯＳトランジスタＱＰ３１、ＱＰ４１は、いずれもソースを電源電圧ＶＤＤに、ドレインを分割ビット線対ＢＢＬｕ、／ＢＢＬｕにそれぞれ接続されている。また、ｐ型ＭＯＳトランジスタＱＰ３１、ＱＰ４１のゲートは、他方のドレインに対し交差接続されている。また、ｐ型ＭＯＳトランジスタＱＰ５１は、分割ビット線ＢＢＬｕと／ＢＢＬｕの間に接続されており、そのゲートは、プリチャージ信号ＰＲＣ１を供給されている。プリチャージ信号ＰＲＣ１は、プリチャージ実行時に”Ｌ”となり、その他の期間は”Ｈ”となる信号である。
【００１９】
また、ライト・プリチャージ回路１３１は、データ書き込みのためのインバータ回路１３２１、１３３１を構成するＰ型ＭＯＳトランジスタＱＰ６１、ＱＰ７１、ｎ型ＭＯＳトランジスタＱＮ３１、ＱＮ４１を備えている。トランジスタＱＰ６１とＱＮ３１とで１つのＣＭＯＳインバータ回路１３２１が構成されている。また、トランジスタＱＰ７１とＱＮ４１とで１つのＣＭＯＳインバータ回路１３３１が構成されている。各インバータ回路１３２１、１３３１は、前述のプリチャージ信号ＰＲＣ１を入力端子に入力されると共に、出力端子は分割ビット線ＢＢＬｕ、／ＢＢＬｕに接続されている。ｎ型ＭＯＳトランジスタＱＮ３１、ＱＮ４１のソースには、それぞれｎ型ＭＯＳトランジスタＱＮ５１，ＱＮ６１が接続されている。この２つのトランジスタＱＮ５１，ＱＮ６１が書き込みデータに応じて相補的にオンとなることにより、データ”１”又は”０”の選択メモリセルへの書き込みが行われる。
【００２０】
また、下側の分割ビット線対ＢＢＬｄ、／ＢＢＬｄには、上側の分割ビット線対ＢＢＬｕ、／ＢＢＬｕ側に設けられている、上述のプリチャージ回路１３１１、インバータ回路１３２１、１３３１と同様の構成を有するプリチャージ回路１３１２、インバータ回路１３２２、１３３２が設けられている。図４中、末尾の数字（１または２）のみが異なる構成要素（ＱＰ３１とＱＰ３２）は、同一の構成要素を示している。
【００２１】
従来においては、読み出し回路１２と書き込み回路１３とが分離されず、同じ領域に配置されている。このようなレイアウトの場合、たとえ読み出し回路１２の部分で片側ビット線読み出し方式が採用されたとしても、読み出し回路１２の領域でビット線ＢＬ、／ＢＬの配線が混み入ってしまい、ビット線容量が増大する虞がある。この点、本実施の形態においては、読み出し回路１２において片側ビット線読み出し方式を採用すると共に、これを１カラム毎に設けているので、読み出し回路１２に対する制御が不要となる。従って、制御回路１４は書き込み回路１３側にのみ設ければよく、結果として、読み出し回路１２と書き込み回路１３を分離して配置することができる。このため、配線を短くすることができ、ビット線容量が増大する虞がない。
【００２２】
図５は、図１に示すＳＲＡＭのメモリマクロ、特に、書き込み回路１３付近の実際のレイアウトを示している。図５中、符号１０１は、図４に示すプリチャージ回路１３１１、１３１２が形成されるエリアであり、符号１０２は、図４に示すインバータ１３２１、１３３１、１３２２、１３３２を構成するｎ型ＭＯＳトランジスタ形成されるエリアである。
【００２３】
図５に示すように、各エリアのウエルＷ、拡散領域（アクティブエリア）、ゲート電極Ｇ等は、大部分において互いに端部を揃えて配置されており、これにより、フォトリソグラフィのズレが生じた場合においても各素子の特性（ディスターブ等に対する耐性等）への影響が少なくされている。
【００２４】
図６は、読み出し回路１２の実際のレイアウト例を示している。この例では、ＮＡＮＤゲート１２２とｎ型ＭＯＳトランジスタ１２３とが点対称にレイアウトされているが、ここでも、各素子のウエルＷ、ゲート電極Ｇ等は揃えて配置されており、これにより、フォトリソグラフィのズレが生じた場合においても各素子の特性（ディスターブ等に対する耐性等）への影響が少なくされている。
【００２５】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００２６】
【図１】本実施の形態に係るＳＲＡＭのメモリマクロの部分の、１カラム毎の平面レイアウトを示す。
【図２】図１に示すメモリセルＭＣｉの構成例を示す回路図である。
【図３】読み出し回路１２中の検出回路１２１の構成例を
【図４】書き込み回路１３中のライト・プリチャージ回路１３１の構成例を、
【図５】図１に示すＳＲＡＭのメモリマクロ、特に、書き込み回路１３付近の実際のレイアウトを示している。
【図６】読み出し回路１２の実際のレイアウト例を示している。
【符号の説明】
【００２７】
１０・・・メモリセルアレイ、  ＭＣｉ・・・メモリセル、  ＢＬ、／ＢＬ・・・ビット線、  ＢＢＬ、／ＢＢＬ・・・分割ビット線、  １２・・・読み出し回路、  １３・・・書き込み回路、  １４・・・制御回路、  １２１・・・検知回路、  ライト・プリチャージ回路。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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