(57)【要約】【課題】ワード線を選択から非選択へ切り替え時のピーク電流及びこれに伴うノイズを軽減すること。【解決手段】本発明に係るＤＲＡＭ装置は、ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、前記ワード線ＷＬを選択電位ＶＢＯＯＴから非選択電位ＶＮＢに切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極ＨＶＣ１Ｐとを接続するワード線電位制御回路を備えるものである。これにより、ノイズを軽減することができる。【選択図】図１
2009217896.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、
前記ワード線を選択電位から非選択電位に切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極とを接続するワード線電位制御回路を備えるＤＲＡＭ装置。
【請求項２】
前記ビット線をグランドレベル又は電源電圧レベルにプリチャージする方式である請求項１に記載のＤＲＡＭ装置。
【請求項３】
前記ワード線制御回路は前記選択電位と非選択電位との差電位を電源電圧レベルとグランドレベルとの差電位よりも大きくなるように制御する請求項１又は２に記載のＤＲＡＭ装置。
【請求項４】
前記プレートの対極の電位が電源電圧レベルの１／２である請求項１〜３のいずれか一項に記載のＤＲＡＭ装置。
【請求項５】
前記ワード線電位制御回路は、ソースに電源電圧レベルよりも高電位が与えられ、ドレインが前記ワード線に接続されたＰＭＯＳトランジスタと、ソースにグランドレベルよりも低電位が与えられ、ドレインが前記ワード線に接続された第１のＮＭＯＳトランジスタと、ソースが前記プレートの対極に接続され、ドレインが前記ワード線に接続された第２のＮＭＯＳトランジスタとを備える請求項１〜４のいずれか一項に記載のＤＲＡＭ装置。
【請求項６】
グランドと、前記第２のＮＭＯＳトランジスタのソース及び前記プレートの対極との間に配置されたコンデンサをさらに備える請求項５に記載のＤＲＡＭ装置。
【請求項７】
ソースが前記コンデンサに接続され、ドレインが前記第２のＮＭＯＳトランジスタのソース及び前記プレートの対極に接続され、ゲートが前記第２のＮＭＯＳトランジスタのゲートに接続された第３のＮＭＯＳトランジスタを備える請求項６に記載のＤＲＡＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ装置に関する。
【背景技術】
【０００２】
近年、ロジック回路やＤＲＡＭ（Dynamic Random Access Memory）装置などのＬＳＩでは、低電圧化が進んでいる。一方、メモリセルは、データ保持電位を低くすると安定的なデータ保持が保証できないため、保持電位を確保しなければならない。そのため、ＬＳＩの低電圧化に伴い、ＤＲＡＭ装置のメモリセルを選択するワード線電位の変動範囲が、マイナス電位であるＶｂｂからＶｃｃまで拡大されている。最近では、更なる特性向上のため、ワード線電位の変動範囲を、マイナス電位であるＶｂｂからＶｃｃを超える電位であるＶＢＯＯＴまで拡大する必要が生じてきている。このようにワード線電位の変動範囲が拡大すると、メモリセルを選択するワード線の充放電電流も増大する。そのため、そのピーク電流対策が急務となっている。
【０００３】
図６は、特許文献１の図１４に記載のワード線電位制御回路図である。図７は、特許文献１の図１５に記載のワード線電位制御回路のタイミングチャートである。図６において、選択期間のワード線は、Ｖｃｃレベルになっている。ここで、選択信号線ＳＸ１はワード線ドライバ回路（不図示）を介して、ワード線をＶｃｃにしている。
【０００４】
図６は、第２のロウアドレス検出回路６４及び制御回路６６の具体的回路図を示している。第２のロウアドレス検出回路６４では、ＰＭＯＳＦＥＴ９２とＮＭＯＳＦＥＴ９３とが直列接続された選択回路９４ａ〜９４ｄが４個並列接続されている。この並列回路の入力端子には電源電圧Ｖｃｃが入力され、出力端子はＮＭＯＳＦＥＴ９５を介して接地電圧Ｖｓｓに接続されている。
【０００５】
各選択回路９４ａ〜９４ｄのＰＭＯＳＦＥＴ９２のゲートには、信号供給線（／ＲＤＰ）が接続されている。また、各選択回路９４ａ〜９４ｄのＮＭＯＳＦＥＴ９３のゲートには、ワード線（不図示）の選択信号ＲＡｉが入力され、この選択信号ＲＡｉにより選択回路９４ａ〜９４ｄのうちの１つが特定される。
【０００６】
制御回路６６は、４個の制御回路ユニット６６ａ〜６６ｄからなり、各制御回路ユニット６６ａ〜６６ｄからそれぞれ１本の選択信号線（ＳＸ１〜ＳＸ４）が導出されている。この選択信号線がワード線をドライブするワード線ドライバ回路（不図示）に接続されている。ワード線ドライバ回路は、直列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとを備える。ＰＭＯＳトランジスタのソースにはＶｃｃ電位、ＮＭＯＳトランジスタのソースにはＶｂｂ電位が接続され、出力がワード線に接続されている。
【０００７】
また、制御回路ユニット６６ａの入力端子は、選択回路９４ａの出力端子に接続されている。同様に、制御回路ユニット６６ｂの入力端子は選択回路９４ｂの出力端子に、制御回路ユニット６６ｃの入力端子は選択回路９４ｃの出力端子に、制御回路ユニット６６ｄの入力端子は選択回路９４ｄの出力端子にそれぞれ接続されている。特定された選択回路に応じて制御回路ユニットが特定され、ワード線が特定される。各制御回路ユニット６６ａ〜６６ｄの具体的な回路構成はいずれも同一であるので、ここでは、制御回路ユニット６６ａについてのみ説明する。
【０００８】
ワード線選択を可能にする信号（ワード線の選択期間を規定する信号）ＸＥとその反転信号とがＮＯＲ回路９６に入力される。そして、ＮＯＲ回路９６からの出力の反転信号と選択回路９４ａからの出力信号とがＮＯＲ回路９７に入力される。選択回路９４ａの出力端子には、ＰＭＯＳＦＥＴ９８のドレインが接続されている。また、選択回路９４ａの出力端子の反転信号は、ＰＭＯＳＦＥＴ９８のゲートに入力されると共にＮＡＮＤ回路９９に入力される。ＮＡＮＤ回路９９の他方の入力端子には信号ＸＥが入力される。ＮＡＮＤ回路９９からの信号を２回反転させた信号が、ＰＭＯＳＦＥＴ１００のソース及びＰＭＯＳＦＥＴ１０１のゲートに入力される。
【０００９】
ＮＯＲ回路９７からの信号は、ＰＭＯＳＦＥＴ１００のゲートに入力されると共に、その反転信号がＰＭＯＳＦＥＴ１０２のソース及びＰＭＯＳＦＥＴ１０３のゲートに入力される。ＰＭＯＳＦＥＴ１０２のドレインは、ゲートとドレインとが交差接続されてラッチ形態にされたＮＭＯＳＦＥＴ１０４、１０５のうちのＮＭＯＳＦＥＴ１０４のドレインに接続され、ＰＭＯＳＦＥＴ１０３のドレインは、ＮＭＯＳＦＥＴ１０５のドレインに接続されている。
【００１０】
ＰＭＯＳＦＥＴ１００のドレインは、ゲートとドレインとが交差接続されてラッチ形態にされたＮＭＯＳＦＥＴ１０６、１０７のうちのＮＭＯＳＦＥＴ１０６のドレインに接続され、ＰＭＯＳＦＥＴ１０１のドレインは、ＮＭＯＳＦＥＴ１０７のドレインに接続されている。
【００１１】
制御回路ユニット６６ａから導出される選択信号線ＳＸ１にはＮＭＯＳＦＥＴ１０８のドレインが接続され、ＮＭＯＳＦＥＴ１０８のゲートに、ＰＭＯＳＦＥＴ１０３のドレイン（ＮＭＯＳＦＥＴ１０５のドレイン）が接続されている。更には、ＮＭＯＳＦＥＴ１０８のドレインに、ＰＭＯＳＦＥＴ１０１のドレイン（ＮＭＯＳＦＥＴ１０７のドレイン）が接続されている。
【００１２】
そして、ＰＭＯＳＦＥＴ９８，１０１，１０３の各ソースには、電源電圧Ｖｃｃが印加され、ＰＭＯＳＦＥＴ１０２のゲート及びＮＭＯＳＦＥＴ１０８のソースには接地電圧Ｖｓｓが印加され、ＮＭＯＳＦＥＴ１０４、１０５、１０６、１０７の各ソースには負電圧Ｖｂｂが印加される。
【００１３】
次に、上記のように構成された制御回路ユニット６６ａの動作を図７のタイミングチャートを参照して説明する。ロウアドレスストローブ信号／ＲＡＳの活性化に応じて信号／ＲＤＰがＨ（論理ハイ）レベルとなり、さらに信号ＸＥがＨレベルになると、ノードＪ及びＫの電位はＬ（論理ロー）レベルとなる。そのため、ＰＭＯＳＦＥＴ１０１がオンになり、ＮＭＯＳＦＥＴ１０７がオフになり、これにより選択信号線ＳＸ１に電源電圧Ｖｃｃが供給される。その結果、ワード線ドライバ回路によりワード線の電圧が電源電圧Ｖｃｃになる。
【００１４】
続いて、信号ＸＥがＬレベルになると、ノードＪの電位がＨレベルになり、ノードＬ及びＭの電位がともにＬレベルになる。ノードＪの電位がＨレベルになると、ＰＭＯＳＦＥＴ１０１はオフになり、選択信号線ＳＸ１への電源電圧Ｖｃｃの供給は停止する。一方、ノードＬの電位がＬレベルになると、ＰＭＯＳＦＥＴ１０３がオンになる。ノードＭの電位がＬレベルになると、ＮＭＯＳＦＥＴ１０５がオフになる。そのため、電源電圧ＶｃｃがＮＭＯＳＦＥＴ１０８のゲートに印加され、これによりＮＭＯＳＦＥＴ１０８がオンになる。選択信号線ＳＸ１の電圧は接地電圧Ｖｓｓまで低下する。そのため、ワード線の電圧も接地電圧Ｖｓｓまで低下する。信号ＸＥの立下がりから所定時間経過後に、ノードＫ、Ｌ、Ｍの電位がすべてＬレベルになる。ノードＫの電位がＬレベルになると、ＮＭＯＳＦＥＴ１０７がオンになり、選択信号線ＳＸ１の電圧は負電圧Ｖｂｂまで低下する。ノードＬの電位がＨレベルになるとＰＭＯＳＦＥＴ１０３はオフになる。ノードＭの電位がＨレベルになると、ＮＭＯＳＦＥＴ１０５はオンになる。そのため、ＮＭＯＳＦＥＴ１０８のゲート電圧は負電圧Ｖｂｂまで低下し、これによりＮＭＯＳＦＥＴ１０８はオフになる。
【００１５】
以上に述べた回路構成により、制御回路ユニット６６ａでは、負電圧Ｖｂｂ、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓの３種類の電圧を適宜切り替え、選択信号線ＳＸ１に乗せて出力する。
【００１６】
本願の他の関連技術として、特許文献２を挙げることができる。尚、特許文献１及び２ともにワード線のレベルを一時的にＧＮＤ電位にするものであり、本願のようにメモリセル対極電位（Ｖｃｃ／２）にするものとは異なる。
【特許文献１】特許第３５５３８５０号公報
【特許文献２】特開平１１−３２８９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
特許文献１では、ワード線電位を、Ｖｃｃから、一度ＧＮＤ（Ｖｓｓ）に変化させ、その後Ｖｂｂへと２段階で変化させていた。しかしながら、ワード線電位がＶｃｃを超えるＶＢＯＯＴになると、ＶＢＯＯＴとＧＮＤ間の電位差は特許文献１でのＶｃｃとＶｂｂとの電位差以上となりＧＮＤへ流れ込む電流も増加する。ここで、特許文献１では、ワード線電位を２段階で変化させても、ＶＢＯＯＴからＧＮＤまでは一挙に下げる必要がある。そのため、ＧＮＤへ流れ込む電流によりノイズが発生し、ワード線電位制御回路近傍にあるＢＩＴ線センスアンプ等の回路動作に悪影響を及ぼす恐れがあった。
【課題を解決するための手段】
【００１８】
本発明に係るＤＲＡＭ装置は、
ビット線と、ワード線と、メモリセルとを備えるＤＲＡＭ装置であって、
前記ワード線を選択電位から非選択電位に切り替える場合の所定期間に、前記ワード線と前記メモリセルのプレートの対極とを接続するワード線電位制御回路を備えるものである。
【発明の効果】
【００１９】
本発明により、ワード線を選択から非選択へ切り替え時のピーク電流及びこれに伴うノイズを軽減することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００２１】
実施の形態１
図１は、本発明の実施の形態１に係るＤＲＡＭ装置のワード線電位制御回路の回路図である。図１に示すワード線電位制御回路は、ＮＡＮＤ回路１、第１のワード線電位制御回路ブロック３１、第２のワード線電位制御回路ブロック３３、プレート電位供給回路ブロック３４及びワードドライバ回路４１を備える。なお、実施の形態１に係るＤＲＡＭ装置は、ビット線をグランドレベルにプリチャージするＤＲＡＭ装置即ちメモリセルがＮＭＯＳトランジスタから構成されるＤＲＡＭ装置である。
【００２２】
第１のワード線電位制御回路ブロック３１は、遅延回路３０、インバータ回路７、ＮＡＮＤ回路８及びレベルシフタ回路４２で構成される。ここで、レベルシフタ回路４２は、４つのＰＭＯＳトランジスタ２、４、９、１０及び４つのＮＭＯＳトランジスタ３、５、１１、１２で構成される。
【００２３】
第２のワード線電位制御回路ブロック３３は、ワンショット回路用遅延回路２９、インバータ回路１４、ＮＡＮＤ回路１５、インバータ回路２０、レベルシフタ回路４３、ＰＭＯＳトランジスタ２６及びＮＭＯＳトランジスタ２５で構成される。レベルシフタ回路４３は、４つのＰＭＯＳトランジスタ１６、１８、２１、２２及び４つのＮＭＯＳトランジスタ１７、１９、２３、２４で構成される。
【００２４】
プレート電位供給回路ブロック３４は、ＮＭＯＳトランジスタ２７とコンデンサ２８で構成される。
ワードドライバ回路４１はＰＭＯＳトランジスタ６及びＮＭＯＳトランジスタ１３で構成される。
【００２５】
ＮＡＮＤ回路１にアドレス選択信号が入力され、ＮＡＮＤ回路１から信号ａが出力される。信号ａは第２のワード線電位制御回路ブロック３３内のワンショット回路用遅延回路２９とＮＡＮＤ回路１５とに入力される。信号ａがワンショット回路用遅延回路２９及びインバータ回路１４を介して生成される信号が、ＮＡＮＤ回路１５のもう一方の入力に入力される。ＮＡＮＤ回路１５の出力信号ｊと、信号ｊがインバータ２０を介して生成された信号ｋはレベルシフタ回路４３に入力される。
【００２６】
レベルシフタ回路４３では、ＰＭＯＳトランジスタ１６、１８のソースはＶＢＯＯＴに接続されている。ＮＭＯＳトランジスタ１７、１９のソースはＧＮＤに接続されている。そして、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７のドレイン同士が接続され、ＶＢＯＯＴ−ＧＮＤ間で直列接続されている。同様に、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９もドレイン同士が接続され、ＶＢＯＯＴ−ＧＮＤ間で直列接続されている。なお、ＶＢＯＯＴはＶｃｃよりも高電位である。
【００２７】
ここで、ＰＭＯＳトランジスタ１６のゲートは、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９の間のノードに接続されている。そして、このノードにおける信号ｒはＰＭＯＳトランジスタ２６のゲートに入力される。
ＮＭＯＳトランジスタ１７のゲートには、信号ｊが入力される。
ＰＭＯＳトランジスタ１８のゲートは、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７の間のノードに接続されている。
ＮＭＯＳトランジスタ１９のゲートには、インバータ回路２０の出力信号ｋが入力される。
【００２８】
また、ＰＭＯＳトランジスタ２１、２２のソースはＶｃｃに接続されている。直列に２個接続されたＮＭＯＳトランジスタ２３、２４のソースはＶＮＢに接続されている。そして、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２３のドレイン同士が接続され、Ｖｃｃ−ＶＮＢ間で直列接続されている。同様に、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４もドレイン同士が接続され、Ｖｃｃ−ＶＮＢ間で直列接続されている。なお、ＶＮＢはＧＮＤより低電位である。
【００２９】
ここで、ＰＭＯＳトランジスタ２１のゲートには、信号ｊが入力される。
ＰＭＯＳトランジスタ２２のゲートには、信号ｋが入力される。
ＮＭＯＳトランジスタ２３のゲートは、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４の間のノードに接続されている。そして、このノードにおける信号ｐはＮＭＯＳトランジスタ２５のゲートに入力される。
ＮＭＯＳトランジスタ２４のゲートは、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２３の間のノードに接続されている。
【００３０】
第２のワード線電位制御回路ブロック３３の出力信号ｉは、プレート電位供給回路ブロック３４内のＮＭＯＳトランジスタ２７のゲートに入力される。ＮＭＯＳトランジスタ２７のソースはコンデンサ２８の一端及びメモリセルプレート対極ＨＶＣ１Ｐに接続されている。コンデンサ２８の他端はＧＮＤに接続されている。
【００３１】
他方、信号ａは第１のワード線電位制御回路ブロック３１内のＮＡＮＤ回路８、インバータ回路７及びレベルシフタ回路４２にも入力される。また、信号ａがワンショット回路用遅延回路２９及びタイミング調整用遅延回路３０により遅延された信号が、ＮＡＮＤ回路８に入力される。すなわち、信号ａ、インバータ７の出力信号ｃ及びＮＡＮＤ回路８の出力信号ｄが、レベルシフタ回路４２に入力される。
【００３２】
レベルシフタ回路４２では、ＰＭＯＳトランジスタ２、４のソースはＶＢＯＯＴに接続されている。ＮＭＯＳトランジスタ３、５のソースはＧＮＤに接続されている。そして、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３のドレイン同士が接続され、ＶＢＯＯＴ−ＧＮＤ間で直列接続されている。同様に、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５もドレイン同士が接続され、ＶＢＯＯＴ−ＧＮＤ間で直列接続されている。
【００３３】
ここで、ＰＭＯＳトランジスタ２のゲートは、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５の間のノードに接続されている。そして、このノードにおける信号ｅはＰＭＯＳトランジスタ６のゲートに入力される。
ＮＭＯＳトランジスタ３のゲートには、信号ａが入力される。
ＰＭＯＳトランジスタ４のゲートは、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ３の間のノードに接続されている。
ＮＭＯＳトランジスタ５のゲートには、インバータ回路７の出力信号ｃが入力される。
【００３４】
また、ＰＭＯＳトランジスタ９、１０のソースはＶｃｃに接続されている。直列に２個接続されたＮＭＯＳトランジスタ１１、１２のソースはＶＮＢに接続されている。そして、ＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１１のドレイン同士が接続され、Ｖｃｃ−ＶＮＢ間で直列接続されている。同様に、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２もドレイン同士が接続され、Ｖｃｃ−ＶＮＢ間で直列接続されている。
【００３５】
ここで、ＰＭＯＳトランジスタ９のゲートには、信号ａが入力される。
ＰＭＯＳトランジスタ１０のゲートには、信号ｄが入力される。
ＮＭＯＳトランジスタ１１のゲートは、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２の間のノードに接続されている。そして、このノードにおける信号ｆはＮＭＯＳトランジスタ１３のゲートに入力される。
ＮＭＯＳトランジスタ１２のゲートは、ＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１１の間のノードに接続されている。
【００３６】
上述の通り、第１のワード線電位制御回路ブロック３１の出力信号ｅ及びｆは、各々ワードドライバ回路４１のＰＭＯＳトランジスタ６のゲート及びＮＭＯＳトランジスタ１３のゲートに入力される。ワードドライバ回路４１のＰＭＯＳトランジスタ６のソースはＶＢＯＯＴに接続され、ＮＭＯＳトランジスタ１３のソースはＶＮＢに接続されている。ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ１３のドレイン同士が互いに接続されている。そして、ＰＭＯＳトランジスタ６とＮＭＯＳトランジスタ１３の間のノードにワード線ＷＬが接続されている。ワード線ＷＬは、プレート電位供給回路ブロック３４のＮＭＯＳトランジスタ２７のドレインに接続されている。
【００３７】
次に、図１に示したワード線電位制御回路の動作について説明する。図２は、図１に示したワード線電位制御回路のタイミングチャートである。図２のＴ１〜Ｔ２で示されたアドレス選択期間には、アドレス選択信号を入力とするアドレス選択用ＮＡＮＤ回路１の出力信号ａはロウレベル（ＧＮＤ）となる。一方、アドレス非選択期間には、出力信号ａはハイレベル（Ｖｃｃ）となる。
【００３８】
アドレス選択期間には、第１のワード線電位制御回路ブロック３１の出力信号ｅはロウレベル（ＧＮＤ）、信号ｆはロウレベル（ＶＮＢ）となる。そのため、ＰＭＯＳトランジスタ６がオン、ＮＭＯＳトランジスタ１３がオフとなり、ワード線ＷＬの電位はＶＢＯＯＴとなる。また、第２のワード線電位制御回路ブロック３３からの出力信号ｉは、ロウレベル（ＶＮＢ）に固定され、ワード線ＷＬとセルプレート対極ＨＶＣ１Ｐとの間のＮＭＯＳトランジスタ２７はオフである。以下に詳細に説明する。
【００３９】
まず、アドレス選択期間の第１のワード線電位制御回路ブロック３１の動作について説明する。アドレス選択期間は、信号ａはロウレベル（ＧＮＤ）になり、インバータ回路７の出力信号ｃはハイレベル（Ｖｃｃ）になる。また、信号ａが直列接続された遅延回路２９、３０を介して生成された信号と信号ａとを入力とする２入力ＮＡＮＤ回路８の出力信号ｄもハイレベル（Ｖｃｃ）になる。
【００４０】
レベルシフタ回路４２内では、ロウレベル（ＧＮＤ）の信号ａをゲート入力とするＮＭＯＳトランジスタ３はオフとなり、ハイレベル（Ｖｃｃ）の信号ｃをゲート入力とするＮＭＯＳトランジスタ５はオンとなる。そして、ＰＭＯＳトランジスタ２はオンとなり、ＰＭＯＳトランジスタ４はオフとなる。この結果、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５との間のノードにおける信号ｅはロウレベル（ＧＮＤ）になる。
【００４１】
また、レベルシフタ回路４２内では、ロウレベル（ＧＮＤ）の信号ａをゲート入力とするＰＭＯＳトランジスタ９はオンとなり、ハイレベル（Ｖｃｃ）の信号ｄをゲート入力とするＰＭＯＳトランジスタ１０はオフとなる。そして、ＮＭＯＳトランジスタ１１はオフとなり、ＮＭＯＳトランジスタ１２はオンとなる。この結果、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２との間のノードに生じる信号ｆはロウレベル（ＶＮＢ）になる。
【００４２】
その結果、信号ｅをゲート入力とするワードドライバ回路４１のＰＭＯＳトランジスタ６はオンとなる。一方、信号ｆをゲート入力とするワードドライバ回路４１のＮＭＯＳトランジスタ１３はオフとなる。
【００４３】
次に、アドレス選択期間の第２のワード線電位制御回路ブロック３３の動作について説明する。２入力ＮＡＮＤ回路１５の一方の入力端子にはロウレベル（ＧＮＤ）の信号ａが入力され、他方の入力端子には信号ａがインバータ回路１４により反転したハイレベル（Ｖｃｃ）の信号が入力される。そのため、２入力ＮＡＮＤ回路１５の出力信号ｊはハイレベル（Ｖｃｃ）となる。また、信号ｊがインバータ回路２０を介して生成された信号ｋはロウレベル（ＧＮＤ）となる。ここで、レベルシフタ回路４３には、ハイレベル（Ｖｃｃ）の信号ｊと、ロウレベル（ＧＮＤ）の信号ｋとが入力される。
【００４４】
レベルシフタ回路４３内では、ハイレベル（Ｖｃｃ）の信号ｊをゲート入力とするＮＭＯＳトランジスタ１７はオンとなり、ロウレベル（ＧＮＤ）の信号ｋをゲート入力とするＮＭＯＳトランジスタ１９はオフとなる。そして、ＰＭＯＳトランジスタ１６はオフとなり、ＰＭＯＳトランジスタ１８はオンとなる。この結果、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９との間のノードに生じる信号ｒはハイレベル（ＶＢＯＯＴ）になる。
【００４５】
また、レベルシフタ回路４３内では、ハイレベル（Ｖｃｃ）の信号ｊをゲート入力とするＰＭＯＳトランジスタ２１はオフとなり、ロウレベル（ＧＮＤ）の信号ｋをゲート入力とするＰＭＯＳトランジスタ２２はオンとなる。そして、ＮＭＯＳトランジスタ２３はオンとなり、ＮＭＯＳトランジスタ２４はオフとなる。この結果、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４との間のノードに生じる信号ｐはハイレベル（Ｖｃｃ）になる。
【００４６】
ハイレベル（ＶＢＯＯＴ）の信号ｒをゲート入力とするＰＭＯＳトランジスタ２６はオフとなり、ハイレベル（Ｖｃｃ）の信号ｐをゲート入力とするＮＭＯＳトランジスタ２５がオンとなる。その結果、信号ｉはロウレベル（ＶＮＢ）になる。
【００４７】
アドレスが選択から非選択に変化した時（Ｔ２）、信号ａはロウレベル（ＧＮＤ）からハイレベル（Ｖｃｃ）に変化する。第１のワード線電位制御回路ブロック３１内では、ハイレベル（Ｖｃｃ）の信号ａをゲート入力とするＮＭＯＳトランジスタ３がオンとなり、信号ａがインバータ回路７を介して生成された信号ｃをゲート入力とするＮＭＯＳトランジスタ５がオフとなる。そして、ＰＭＯＳトランジスタ２はオフとなり、ＰＭＯＳトランジスタ４はオンとなる。この結果、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５との間のノードにおける信号ｅはハイレベル（ＶＢＯＯＴ）になる。そのため、ワードドライバ回路４１を構成し、出力信号ｅをゲート入力とするＰＭＯＳトランジスタ６もオフとなる。
【００４８】
一方、信号ａが直列接続された遅延回路２９、３０を介して生成された信号と信号ａとを入力とする２入力ＮＡＮＤ回路８の出力信号ｄはＴ３まで遅延してロウレベル（ＧＮＤ）となる。ロウレベル（ＧＮＤ）の信号ｄをゲート入力とするＰＭＯＳトランジスタ１０はオン、ハイレベル（Ｖｃｃ）の信号ａをゲート入力とするＰＭＯＳトランジスタ９はオフとなる。そして、ＰＭＯＳトランジスタ１１はオンとなり、ＰＭＯＳトランジスタ１２はオフとなる。この結果、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２との間のノードに生じる信号ｆはＴ２からＴ３まで遅延してハイレベル（Ｖｃｃ）になる。ワードドライバ回路４１を構成し、ハイレベル（Ｖｃｃ）の信号ｆをゲート入力とするＮＭＯＳトランジスタ１３もオンとなり、ワード線の電位はＶＮＢとなる。
【００４９】
次に、第２のワード線電位制御回路ブロック３３の動作について説明する。アドレスが選択から非選択に変化したＴ２の直後には、第２のワード線電位制御回路ブロック３３内の２入力ＮＡＮＤ回路１５の両入力がハイレベルとなり、出力信号ｊはロウレベル（ＧＮＤ）となる。そして、遅延回路２９の遅延時間経過後（Ｔ４）、２入力ＮＡＮＤ回路１５の出力信号ｊはハイレベル（Ｖｃｃ）に戻る。
【００５０】
２入力ＮＡＮＤ回路１５の出力信号ｊがロウレベル（ＧＮＤ）となると、信号ｊがインバータ回路２０を介して生成された信号ｋはハイレベル（Ｖｃｃ）となる。レベルシフタ回路４３内では、ロウレベル（ＧＮＤ）の信号ｊをゲート入力とするＮＭＯＳトランジスタ１７はオフとなり、ハイレベル（Ｖｃｃ）の信号ｋをゲート入力とするＮＭＯＳトランジスタ１９はオンとなる。そして、ＰＭＯＳトランジスタ１６はオンとなり、ＰＭＯＳトランジスタ１８はオフとなる。この結果、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９との間のノードにおける信号ｒはロウレベル（ＧＮＤ）になる。
【００５１】
また、レベルシフタ回路４３内では、ロウレベル（ＧＮＤ）の信号ｊをゲート入力とするＰＭＯＳトランジスタ２１はオンとなり、ハイレベル（Ｖｃｃ）の信号ｋをゲート入力とするＰＭＯＳトランジスタ２２はオフとなる。そして、ＮＭＯＳトランジスタ２３はオフとなり、ＮＭＯＳトランジスタ２４はオンとなる。この結果、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４との間のノードに生じる信号ｐはロウレベル（ＶＮＢ）になる。
【００５２】
ロウレベル（ＧＮＤ）の信号ｒをゲート入力とするＰＭＯＳトランジスタ２６はオンとなり、ロウレベル（ＶＮＢ）の信号ｐをゲート入力とするＮＭＯＳトランジスタ２５がオフとなる。その結果、第２のワード線電位制御回路ブロック３３の出力信号ｉはハイレベル（ＶＢＯＯＴ）になり、プレート電位供給回路ブロック３４のＮＭＯＳトランジスタ２７はオンとなる。そのため、ワード線ＷＬの電位はメモリセルプレート対極ＨＶＣ１Ｐの電位（Ｖｃｃ／２）と等しくなる。同時に、メモリセルプレート対極ＨＶＣ１Ｐの揺れを吸収しているデカップリングコンデンサ２８がワード線に接続される。
【００５３】
デカップリングコンデンサ２８がワード線に接続され、ワンショット回路用遅延回路２９の設定時間経過後（Ｔ４）、信号ｊはハイレベル（Ｖｃｃ）に戻る。そのため、信号ｉはロウレベル（ＶＮＢ）となり、ＮＭＯＳトランジスタ２７がオフとなる。そして、メモリセルプレートの対極電位ＨＶＣ１Ｐとコンデンサ２８が切り離される。
【００５４】
詳細には、信号ｊがハイレベル（Ｖｃｃ）に変化すると、信号ｋはロウレベル（ＧＮＤ）となる。レベルシフタ回路４３内では、ハイレベル（Ｖｃｃ）の信号ｊをゲート入力とするＮＭＯＳトランジスタ１７はオンとなり、ロウレベル（ＧＮＤ）の信号ｋをゲート入力とするＮＭＯＳトランジスタ１９はオフとなる。そして、ＰＭＯＳトランジスタ１６はオフとなり、ＰＭＯＳトランジスタ１８はオンとなる。この結果、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９との間のノードに生じる信号ｒはハイレベル（ＶＢＯＯＴ）になる。
【００５５】
また、レベルシフタ回路４３内では、ハイレベル（Ｖｃｃ）の信号ｊをゲート入力とするＰＭＯＳトランジスタ２１はオフとなり、ロウレベル（ＧＮＤ）の信号ｋをゲート入力とするＰＭＯＳトランジスタ２２はオンとなる。そして、ＮＭＯＳトランジスタ２３はオンとなり、ＮＭＯＳトランジスタ２４はオフとなる。この結果、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４との間のノードに生じる信号ｐはハイレベル（Ｖｃｃ）になる。
【００５６】
ハイレベル（ＶＢＯＯＴ）の信号ｒをゲート入力とするＰＭＯＳトランジスタ２６はオフとなり、ハイレベル（Ｖｃｃ）の信号ｐをゲート入力とするＮＭＯＳトランジスタ２５がオンとなる。その結果、第２のワード線電位制御回路ブロック３３の信号ｉはロウレベル（ＶＮＢ）になる
【００５７】
図２を用い、アドレス選択用ＮＡＮＤ回路の出力（信号ａ）、ＶＮＢ接地用（信号ｆ）、メモリセルプレートの対極電位ＨＶＣ１Ｐ接続用（信号ｉ）、ワード線（信号ＷＬ）の動作について説明する。アドレス選択期間（Ｔ１〜Ｔ２）は、各信号は、信号ａはロウレベル（ＧＮＤ）、信号ｆはロウレベル（ＶＮＢ）、ｉはロウレベル（ＶＮＢ）、ワード線ＷＬはハイレベル（ＶＢＯＯＴ）となっている。
【００５８】
アドレス非選択期間には、信号ａはハイレベル（Ｖｃｃ）に変化する。最初に、信号ｉは、ハイレベル（ＶＢＯＯＴ）に変化する。そのため、ＮＭＯＳトランジスタ２７がオンとなり、ワード線ＷＬはＶＢＯＯＴからＨＶＣ１Ｐ（＝１／２Ｖｃｃ）まで変化する。
【００５９】
タイミング調整用遅延回路３０の設定時間経過後（Ｔ３）に、ＶＮＢ接地用の信号ｆがＶｃｃまで変化する。そして、ワンショット回路用遅延回路２９の設定時間経過後（Ｔ４）に信号ｉがロウレベル（ＶＮＢ）に変化する。
【００６０】
信号ｆの変化によりＮＭＯＳトランジスタ１３がオンとなり、ワード線はＶＮＢレベルまで変化する。信号ｉがロウレベルＶＮＢに変化することにより、ＮＭＯＳトランジスタ２７はオフとなる。
【００６１】
ワード線が選択から非選択に変化する時、特許文献１では、図６に示すようにＮＭＯＳトランジスタ１０８をオンとすることで、ワード線電位をＧＮＤレベルにする。そのため、ＧＮＤに電流が一挙に流れ込み、そのピーク電流がノイズ源となって、ワード線電位制御回路近傍にあるＢＩＴ線センスアンプ等の回路動作に悪影響を及ぼす恐れがあった。本発明では、図１に示すＮＭＯＳトランジスタ２７をオンとすることで、ワード線はグランドレベルより高い電位であるメモリセルプレート対極ＨＶＣ１Ｐに接続される。そのため、ＧＮＤへ流れ込む電流は０となり、ノイズ源を除去することができる。メモリセルプレート対極ＨＶＣ１Ｐにノイズが乗っても、このノイズがＢＩＴ線センスアンプ等の回路動作時に悪影響を及ぼすことはない。
【００６２】
実施の形態２
次に、他の実施の形態について説明する。図３に本発明の実施の形態２に係るＤＲＡＭ装置のワード線電位制御回路の回路図を示す。実施の形態１と同一の回路構成要素は、同一の符号を付し、適宜その説明を省略する。
【００６３】
プレート電位供給回路ブロック３４内の構成以外は、実施の形態１の構成と同じである。実施の形態２では、ＮＭＯＳトランジスタ３５をＮＭＯＳトランジスタ２７とコンデンサ２８の間に接続している。これにより、メモリセルプレート対極ＨＶＣ１Ｐとデカップリングコンデンサとの接続を制御する。ＮＭＯＳトランジスタ３５のソースはコンデンサ２８に、ドレインはＮＭＯＳトランジスタ２７のソース及びメモリセルプレート対極ＨＶＣ１Ｐに接続されている。ＮＭＯＳトランジスタ３５のゲートには、信号ｉが入力され、ＮＭＯＳトランジスタ２７と同時に制御される。
【００６４】
基本動作は、実施の形態１と同じである。アドレス選択期間、信号ａはロウレベル（ＧＮＤ）、信号ｆはロウレベル（ＶＮＢ）、ｉはロウレベル（ＶＮＢ）、ワード線ＷＬはハイレベル（ＶＢＯＯＴ）となっている。
【００６５】
アドレス非選択期間には、信号ａはハイレベル（ＶＣＣ）に変化する。最初に信号ｉは、ハイレベル（ＶＢＯＯＴ）に変化する。そのため、ＮＭＯＳトランジスタ２７がオンとなり、ワード線ＷＬの電位はＶＢＯＯＴからＨＶＣ１Ｐまで変化する。同時に、ＮＭＯＳトランジスタ３５がオンとなり、メモリセルプレート対極ＨＶＣ１Ｐの揺れを吸収するデカップリングコンデンサ２８を接続する。
【００６６】
タイミング調整用遅延回路３０の設定時間経過後（Ｔ３）に、ＶＮＢ接地用の信号ｆの電位がＶＣＣまで変化し、ワンショット回路用遅延回路２９の設定時間経過後（Ｔ４）に信号ｉがロウレベルＶＮＢに変化する。信号ｆの変化により、ＮＭＯＳトランジスタ１３がオンとなり、ワード線はＶＮＢレベルまで変化する。信号ｉがロウレベルＶＮＢに変化することにより、ＮＭＯＳトランジスタ２７はオフとなり、ワード線ＷＬからメモリセルプレート対極ＨＶＣ１Ｐが切り離される。同時に、ＮＭＯＳトランジスタ３５もオフとなり、コンデンサ２８が切り離される。
【００６７】
実施の形態２では、ワード線の非選択動作以外には、コンデンサ２８がメモリセルプレート対極ＨＶＣ１Ｐに接続されていない。ワード線ＷＬがメモリセルプレート対極ＨＶＣ１Ｐに接続された期間にのみメモリセルプレート対極ＨＶＣ１Ｐとコンデンサ２８とが接続される。そのため、それ以外の期間には、コンデンサ２８が充放電されないため、動作のスピードが上がる。
【００６８】
実施の形態３
次に、他の実施の形態について説明する。図４に本発明の実施の形態３に係るＤＲＡＭ装置のワード線電位制御回路の回路図を示す。実施の形態１と同一の回路構成要素は、同一の符号を付し、適宜その説明を省略する。
【００６９】
図４のワード線電位制御回路では、図１のワード線電位制御回路におけるワンショット回路用遅延回路２９、インバータ回路１４、ＮＡＮＤ回路１５が削除され、ＥＸＯＲ回路３２が追加されている。信号ａはインバータ回路３８に入力され、信号ｊが出力される。また、ワードドライバ出力のレベル切り替えを行うＮＭＯＳトランジスタ２７のゲートには、信号ｆと信号ｉとを入力とするＥＸＯＲ回路３２の出力信号ｓが入力される。
【００７０】
次に、図４に示したワード線電位制御回路の動作について説明する。図５は、図４に示したワード線電位制御回路のタイミングチャートを示す。図４の回路図において、図５のＴ１〜Ｔ２で示すアドレス選択期間には、アドレス選択信号を入力とするアドレス選択用ＮＡＮＤ回路１の出力信号ａはロウレベル（ＧＮＤ）となる。アドレス非選択期間には、出力信号ａはハイレベル（Ｖｃｃ）となる。
【００７１】
図５のＴ１〜Ｔ２期間に示すアドレス選択期間は、レベルシフタ回路４２を含む第１のワード線電位制御回路ブロック３１の出力信号ｅはロウレベル（ＧＮＤ）、信号ｆはロウレベル（ＶＮＢ）となる。そのため、ＰＭＯＳトランジスタ６がオン、ＮＭＯＳトランジスタ１３がオフとなり、ワード線ＷＬの電位はＶＢＯＯＴになる。
【００７２】
また、レベルシフタ回路４３を含む第２のワード線電位制御回路ブロック３３の出力信号ｉは、ロウレベル（ＶＮＢ）に固定される。そして、信号ｆと信号ｉとを入力とするＥＸＯＲ回路３２の出力信号ｓもロウレベル（ＶＮＢ）になる。そのため、ワード線ＷＬとメモリセルプレート対極ＨＶＣ１Ｐとの間のＮＭＯＳトランジスタ２７はオフとなる。
【００７３】
アドレスが選択から非選択に変化した時（Ｔ２）、信号ａはロウレベル（ＧＮＤ）からハイレベル（Ｖｃｃ）に変化する。第１のワード線電位制御回路ブロック３１内では、ハイレベル（Ｖｃｃ）の信号ａをゲート入力とするＮＭＯＳトランジスタ３がオンとなり、信号ａがインバータ回路７を介して生成された信号ｃをゲート入力とするＮＭＯＳトランジスタ５がオフとなる。そして、ＰＭＯＳトランジスタ２はオフとなり、ＰＭＯＳトランジスタ４はオンとなる。この結果、ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ５との間のノードにおける信号ｅはハイレベル（ＶＢＯＯＴ）になる。そのため、ワードドライバ回路４１を構成し、出力信号ｅをゲート入力とするＰＭＯＳトランジスタ６もオフとなる。
【００７４】
一方、信号ａにタイミング調整用遅延回路３０を介した信号と信号ａとを入力とする２入力ＮＡＮＤ回路８の出力信号ｄはＴ３まで遅延してロウレベル（ＧＮＤ）となる。ロウレベル（ＧＮＤ）の信号ｄをゲート入力とするＰＭＯＳトランジスタ１０はオン、ハイレベル（Ｖｃｃ）の信号ａをゲート入力とするＰＭＯＳトランジスタ９はオフとなる。そして、ＰＭＯＳトランジスタ１１はオンとなり、ＰＭＯＳトランジスタ１２はオフとなる。この結果、ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２との間のノードに生じる信号ｆはＴ２からＴ３まで遅延してハイレベル（Ｖｃｃ）になる。ワードドライバ回路４１を構成し、ハイレベル（Ｖｃｃ）の信号ｆをゲート入力とするＮＭＯＳトランジスタ１３もオンとなり、ワード線の電位はＶＮＢとなる。
【００７５】
次に、第２のワード線電位制御回路ブロック３３の動作について説明する。信号ａはレベルシフタ回路４３に入り、信号ａと同じタイミングでレベルをＶＢＯＯＴ又はＶＮＢにシフトさせた信号ｉを出力する。信号ａがハイレベル（Ｖｃｃ）になると、信号ａがインバータ３８を介して生成された信号ｊはロウレベル（ＧＮＤ）になる。レベルシフタ回路４３では、ロウレベル（ＧＮＤ）の信号ｊをゲート入力とするＮＭＯＳトランジスタ１７がオフとなり、ハイレベル（Ｖｃｃ）の信号ａをゲート入力とするＮＭＯＳトランジスタ１９がオンとなる。そして、ＰＭＯＳトランジスタ１６はオンとなり、ＰＭＯＳトランジスタ１８はオフとなる。この結果、ＰＭＯＳトランジスタ１８とＮＭＯＳトランジスタ１９との間のノードにおける信号ｒはロウレベル（ＧＮＤ）になる。
【００７６】
また、レベルシフタ回路４３内では、ハイレベル（Ｖｃｃ）の信号ａをゲート入力とするＰＭＯＳトランジスタ２２はオフとなり、ロウレベル（ＧＮＤ）の信号ｊをゲート入力とするＰＭＯＳトランジスタ２１はオンとなる。そして、ＮＭＯＳトランジスタ２３はオフとなり、ＮＭＯＳトランジスタ２４はオンとなる。この結果、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２４との間のノードに生じる信号ｐはロウレベル（ＶＮＢ）になる。
【００７７】
ロウレベル（ＧＮＤ）の信号ｒをゲート入力とするＰＭＯＳトランジスタ２６はオンとなり、ロウレベル（ＶＮＢ）の信号ｐをゲート入力とするＮＭＯＳトランジスタ２５がオフとなる。その結果、ＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２５との間のノードに生じる信号ｉはハイレベル（ＶＢＯＯＴ）になる。そして、まだロウレベル（ＧＮＤ）のままの信号ｆとハイレベル（ＶＢＯＯＴ）の信号ｉとを入力とするＥＸＯＲ回路３２の出力信号ｓはハイレベル（ＶＢＯＯＴ）になる。
【００７８】
ここで、信号ｓをゲート入力とするプレート電位供給回路ブロック３４のＮＭＯＳトランジスタ２７はオンとなり、ワード線の電位はメモリセルプレート対極ＨＶＣ１Ｐの電位（Ｖｃｃ／２）と等しくなる。同時に、メモリセルプレート対極ＨＶＣ１Ｐの揺れを吸収しているデカップリングコンデンサ２８がワード線に接続される。
【００７９】
タイミング調整用遅延回路３０の設定時間経過後（Ｔ３）、レベルシフタ回路４２の出力信号ｆはハイレベル（ＶＢＯＯＴ）となる。信号ｉもハイレベル（ＶＢＯＯＴ）であるため、ＥＸＯＲ回路３２の出力信号ｓはロウレベル（ＶＮＢ）になり、ＮＭＯＳトランジスタ２７をオフとなる。そのため、ワード線からメモリセルプレート対極ＨＶＣ１Ｐ及びコンデンサ２８が切り離される。
【００８０】
実施の形態３では、図５において示すように、非選択期間のワード線の電位切り換えＮＭＯＳトランジスタ１３のゲート入力である信号ｆの電位とＮＭＯＳトランジスタ２７のゲート入力である信号ｓの電位を同時（Ｔ３）に変化させるため、メモリセルプレート対極ＨＶＣ１ＰとＶＮＢ電位が同一時間内にワード線に接続されることが無い。
【００８１】
以上説明したように、本発明によれば、ワード線非選択時のピーク電流及びこれによるＧＮＤノイズを軽減できる。また、ワード線非選択時のＶＢＯＯＴ電源回路への負荷を軽減できる。さらに、ワード線非選択時の１段階目の吸収先であるＨＶＣ１Ｐ電位発生回路は従来からあるものを使用できるため、新規に電源回路を作成する必要がない。そのため、レイアウトエリアが不要となり、面積を縮小できる。また、ＶＮＢに流れ込む電流も少なく、ＶＮＢ発生回路の能力を高める必要がない。そのため、レイアウト面積縮小及び消費電流削減が可能である。
【００８２】
なお、上記実施の形態ではビット線をグランドレベルにプリチャージするＤＲＡＭ装置即ちメモリセルがＮＭＯＳトランジスタから構成されるＤＲＡＭ装置について説明した。しかしながら、ビット線を電源電圧レベルにプリチャージするＤＲＡＭ装置即ちメモリセルがＰＭＯＳトランジスタから構成されるＤＲＡＭ装置であってもよい。この場合、選択・非選択の電位関係も反転する。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施の形態に係るＤＲＡＭ装置のワード線電位制御回路の回路図である。
【図２】図１のワード線電位制御回路に係るタイミングチャートである。
【図３】本発明の第２の実施の形態に係るＤＲＡＭ装置のワード線電位制御回路の回路図である。
【図４】本発明の第３の実施の形態に係るＤＲＡＭ装置のワード線電位制御回路の回路図である。
【図５】図４のワード線電位制御回路に係るタイミングチャートである。
【図６】特許文献１の図１４である。
【図７】特許文献１の図１５である。
【符号の説明】
【００８４】
１  アドレス選択用ＮＡＮＤ回路
２、４、９、１０、１６、１８、２１、２２  レベルシフタ用ＰＭＯＳトランジスタ
３、５、１１、１２、１７、１９、２３、２４  レベルシフタ用ＮＭＯＳトランジスタ
６  ワードドライバ用ＰＭＯＳトランジスタ
７、２０  レベルシフタ入力用インバータ回路
８  遅延タイミング用ＮＡＮＤ回路
１３  ワードドライバ用ＮＭＯＳトランジスタ
１４  ワンショット回路用インバータ回路
１５  ワンショット回路用ＮＡＮＤ回路
２５  ワンショット出力用ＮＭＯＳトランジスタ
２６  ワンショット出力用ＰＭＯＳトランジスタ
２７  ＨＶＣ１Ｐ接続用ＮＭＯＳトランジスタ
２８  ＨＶＣ１Ｐ用デカップリングコンデンサ
２９、３０  遅延回路
３１  第１のワード線電位制御回路ブロック
３２  ＥＸＯＲ回路
３３  第２のワード線電位制御回路ブロック
３４  プレート電位供給回路ブロック
３５  デカップリングコンデンサ接続切替用ＮＭＯＳトランジスタ
４１  ワードドライバ回路
４２、４３  レベルシフタ回路
【図１】
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【図２】
2009217896.tif 000004
【図３】
2009217896.tif 000005
【図４】
2009217896.tif 000006
【図５】
2009217896.tif 000007
【図６】
2009217896.tif 000008
【図７】
2009217896.tif 000009