(57)【要約】【課題】ＭＯＳＦＥＴを安定して動作させるとともに、ＳＢＤ領域における耐圧の低下を防ぐことのできる半導体装置を提供する。【解決手段】半導体装置は、ＭＯＳＦＥＴ領域１０とＳＢＤ領域２０とが配置されているｎ＋型半導体基板１と、ｎ＋型半導体基板１上に設けられたｎ型エピタキシャル層２とを備える。ＭＯＳＦＥＴ領域１０は、ｐ型ベース領域３に設けられ第１の不純物濃度を有するｐ＋型拡散領域５を備える。ＳＢＤ領域２０は、ｎ型エピタキシャル層２の上面に設けられ第２の不純物濃度を有するｐ型拡散領域２１を備える。ｐ型拡散領域２１の有する第２の不純物濃度は、ｐ＋型拡散領域５の有する第１の不純物濃度よりも低い。【選択図】図１
2009277755.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタが形成されるトランジスタ領域とショットキーバリアダイオードが形成されるショットキーバリアダイオード領域とが配置されている第１導電型の半導体基板と、
前記半導体基板上に設けられた第１導電型のエピタキシャル層と
を備え、
前記トランジスタ領域には、
前記エピタキシャル層の上面に設けられた第２導電型のベース領域と、
前記ベース領域に設けられ第１の不純物濃度を有する第２導電型の第１の高濃度拡散領域と、
前記ベース領域の上面に選択的に設けられた第１導電型の拡散領域と、
前記拡散領域から前記ベース領域を介して前記エピタキシャル層に亘る領域に絶縁膜を介して設けられた制御電極と
が形成され、
前記ショットキーバリアダイオード領域には、
前記エピタキシャル層の上面に設けられ前記第１の不純物濃度よりも低い第２の不純物濃度を有する第２導電型の第２の高濃度拡散領域
が形成され、
前記トランジスタ領域において前記第１の高濃度拡散領域及び前記拡散領域に電気的に接続されるとともに、前記ショットキーバリアダイオード領域において前記エピタキシャル層及び前記第２の高濃度拡散領域に電気的に接続され、前記ショットキーバリアダイオード領域の前記エピタキシャル層とショットキー接合を形成する第１の主電極と、
前記半導体基板の下面に電気的に接続された第２の主電極と
を備える
ことを特徴とする半導体装置。
【請求項２】
前記第１の不純物濃度は、前記第１の高濃度拡散領域の表面において１Ｅ１９ｃｍ−３以上１Ｅ２１ｃｍ−３以下であり、
前記第２の不純物濃度は、前記第２の高濃度拡散領域の表面において１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の不純物濃度を前記第１の高濃度拡散領域の表面から深さ０．５μｍまで線積分した値は、
前記第２の不純物濃度を前記第２の高濃度拡散領域の表面から深さ０．５μｍまで線積分した値よりも大きい
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の不純物濃度を前記第１の高濃度拡散領域の表面から深さ０．５μｍまで線積分した値は５Ｅ１４ｃｍ−２以上１Ｅ１６ｃｍ−２以下であり、
前記第２の不純物濃度を前記第２の高濃度拡散領域の表面から深さ０．５μｍまで線積分した値は１Ｅ１３ｃｍ−２以上１Ｅ１４ｃｍ−２以下である
ことを特徴とする請求項１乃至３のいずれか記載の半導体装置。
【請求項５】
前記第１の主電極は、
前記トランジスタ領域において、前記拡散領域を貫通するように形成されたコンタクトトレンチに埋め込まれて設けられるとともに、前記コンタクトトレンチの底部で前記第１の高濃度拡散領域に接続され、
前記ショットキーバリアダイオード領域において、前記エピタキシャル層の表面に形成されたショットキー接合用トレンチに埋め込まれて設けられるとともに、前記ショットキー接合用トレンチの底部で前記第２の高濃度拡散領域に接続されている
ことを特徴とする請求項１乃至４のいずれか記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトランジスタとショットキーバリアダイオードとが混載された半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とショットキーバリアダイオード（ＳＢＤ：Schottky Barrier Diode）とが混載された半導体装置は、各種の通信機器や家庭用電気機器等における電力変換、制御に広く用いられている。この半導体装置を用いた電源システムの小型化、高効率化、低消費電力化を達成するために、システムを構成するＭＯＳＦＥＴとＳＢＤとが混載された半導体装置は、高耐圧を保持したままでオン状態の抵抗を低減する必要がある。
【０００３】
縦型ＭＯＳＦＥＴのオン動作時においてオン抵抗を低減させるために、ｎ＋型ソース領域及びｐ型ベース領域に電気的に接続されるソース電極の下部にｐ型拡散領域を設ける構成が知られている。このｐ型拡散領域を介してソース電極とｐ型ベース領域とが接続される（特許文献１参照）。
【０００４】
一方、ＳＢＤでは、アノード電極とｎ型エピタキシャル層とによるショットキー接合部分での耐圧低下を抑制するために、アノード電極端部に接するようにｐ型拡散領域を形成する（特許文献２参照）。半導体装置のオフ動作時には、このｐ型拡散領域とｎ型エピタキシャル層との間で空乏層が広がり、ＳＢＤの耐圧が保持される。
【０００５】
ＭＯＳＦＥＴとＳＢＤとが混載された半導体装置において、ＭＯＳＦＥＴの性能向上を図るため、半導体基板上のｎ型エピタキシャル層のｎ型不純物濃度を上げてオン抵抗を低減する。このようなＭＯＳＦＥＴを安定して動作させるためには、ソース電極下部に設けられるｐ型拡散領域にも高い不純物濃度が要求される。ここで、ＳＢＤのショットキー接合端部に設けられるｐ型拡散領域がＭＯＳＦＥＴのｐ型拡散領域と同程度の高い不純物濃度を有する場合、高いｎ型不純物濃度を有するｎ型エピタキシャル層との間でオフ動作時に空乏層が広がりにくくなり、ＳＢＤの耐圧が低下してしまう。
【特許文献１】特開２００６−２１０３９２号公報
【特許文献２】特開２００３−１４２６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＭＯＳＦＥＴを安定して動作させるとともに、ＳＢＤ領域における耐圧の低下を防ぐことのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様に係る半導体装置は、トランジスタが形成されるトランジスタ領域とショットキーバリアダイオードが形成されるショットキーバリアダイオード領域とが配置されている第１導電型の半導体基板と、前記半導体基板上に設けられた第１導電型のエピタキシャル層とを備え、前記トランジスタ領域には、前記エピタキシャル層の上面に設けられた第２導電型のベース領域と、前記ベース領域に設けられ第１の不純物濃度を有する第２導電型の第１の高濃度拡散領域と、前記ベース領域の上面に選択的に設けられた第１導電型の拡散領域と、前記拡散領域から前記ベース領域を介して前記エピタキシャル層に亘る領域に絶縁膜を介して設けられた制御電極とが形成され、前記ショットキーバリアダイオード領域には、前記エピタキシャル層の上面に設けられ前記第１の不純物濃度よりも低い第２の不純物濃度を有する第２導電型の第２の高濃度拡散領域が形成され、前記トランジスタ領域において前記第１の高濃度拡散領域及び前記拡散領域に電気的に接続されるとともに、前記ショットキーバリアダイオード領域において前記エピタキシャル層及び前記第２の高濃度拡散領域に電気的に接続され、前記ショットキーバリアダイオード領域の前記エピタキシャル層とショットキー接合を形成する第１の主電極と、前記半導体基板の下面に電気的に接続された第２の主電極とを備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ＭＯＳＦＥＴを安定して動作させるとともに、ＳＢＤ領域における耐圧の低下を防ぐことのできる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の実施の形態について説明する。なお、以下の実施の形態では第１導電型をｎ型、第２導電型をｐ型として説明する。また、以下に記載する「ｎ＋型」はｎ型不純物濃度が高い半導体を示し、「ｎ−型」はｎ型不純物濃度が低い半導体を示す。これと同様に、「ｐ＋型」、「ｐ−型」は、それぞれ、ｐ型不純物濃度が高い半導体、ｐ型不純物濃度が低い半導体を示す。そして、以下の実施の形態において、半導体装置はｎチャネルのトレンチゲート型ＭＯＳＦＥＴとＳＢＤとが混載された半導体装置を例にとって説明する。
【００１０】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置が形成されたチップの断面図である。半導体装置には、ＭＯＳＦＥＴが形成されるＭＯＳＦＥＴ領域１０、ＳＢＤが形成されるＳＢＤ領域２０が配置されている。図１（ａ）は、半導体装置のＭＯＳＦＥＴ領域１０の構造を示す断面図であり、図１（ｂ）は、半導体装置のＳＢＤ領域２０の構造を示す断面図である。
【００１１】
図１（ａ）に示されるように、ＭＯＳＦＥＴ領域１０には、相互に対向する上面及び下面を有するｎ＋型半導体基板１が設けられ、ｎ＋型半導体基板１の上面にｎ型エピタキシャル層２が設けられている。ｎ型エピタキシャル層２の上面にはｐ型ベース領域３が設けられている。更に、ｐ型ベース領域３の上面には、ｐ型ベース領域３に接続されるｎ＋型ソース領域４が選択的に設けられている。本実施の形態において、ｐ型ベース領域３上のｎ＋型ソース領域４には、ｐ型ベース領域３の表面に到達するようにコンタクトトレンチｔ１が形成され、コンタクトトレンチｔ１の底部に接するｐ型ベース領域３内にｐ＋型拡散領域５が設けられている。
【００１２】
ｐ＋型拡散領域５は、ｐ型の不純物として、例えば二フッ化ホウ素（ＢＦ２）が注入されており、コンタクトトレンチｔ１の底部と接する表面部分において１Ｅ１９ｃｍ−３以上１Ｅ２１ｃｍ−３以下、本実施の形態においては例えば１Ｅ２０ｃｍ−３程度の不純物濃度を有する。また、ｎ＋型半導体基板１に垂直な深さ方向（図１に示すｙ方向）に、ｐ＋型拡散領域５の上面から深さ０．５μｍまでの不純物濃度を線積分した値は、５Ｅ１４ｃｍ−２以上１Ｅ１６ｃｍ−２以下の値である。
【００１３】
また、ｎ＋型ソース領域４には、ｎ＋型ソース領域４の表面から、ｐ型ベース領域３を貫通してｎ型エピタキシャル層２内部まで達するゲートトレンチＴが設けられている。ゲートトレンチＴの側面及び底面にはゲート絶縁膜６が設けられ、このゲート絶縁膜６を介してゲートトレンチＴの内側にゲート電極Ｇが埋め込まれている。また、ゲート電極Ｇの上には層間絶縁膜７が設けられている。このゲート電極Ｇは、しきい値電圧以上のゲート電圧が印加されることにより、チャネルをｐ型ベース領域３に形成してＭＯＳＦＥＴを導通させるものである。更に、ｎ＋型ソース領域４の上には、ｎ＋型ソース領域４及びｐ＋型拡散領域５に電気的に接続するようにソース電極Ｓが設けられている。ソース電極Ｓは、コンタクトトレンチｔ１内にも埋め込まれている。コンタクトトレンチｔ１内のソース電極Ｓは、その側面においてｎ＋型ソース領域４と接続されている。また、コンタクトトレンチｔ１下部において、ソース電極Ｓとｐ＋型拡散領域５とが電気的に接続されている。そして、ｎ＋型半導体基板１の下面に電気的に接続するようにドレイン電極Ｄが設けられている。これにより、ｎ＋型半導体基板１に平行な方向（図１に示すｘ方向）にＭＯＳＦＥＴが複数形成されることとなる。
【００１４】
図１（ｂ）に示されるように、ＳＢＤ領域２０にも、相互に対向する上面及び下面を有するｎ＋型半導体基板１の上面にｎ型エピタキシャル層２が設けられている。このｎ型エピタキシャル層２の表面に、ＭＯＳＦＥＴ領域１０のコンタクトトレンチｔ１と略同一の深さのショットキー接合用トレンチｔ２が複数形成されている。このショットキー接合用トレンチｔ２の底部に接するｎ型エピタキシャル層２内にｐ型拡散領域２１が設けられている。
【００１５】
ｐ型拡散領域２１は、ｐ型の不純物として、例えばホウ素（Ｂ）が注入されており、ショットキー接合用トレンチｔ２の底部と接する表面部分において、１Ｅ１６ｃｍ−３以上１Ｅ１８ｃｍ−３以下、本実施の形態においては例えば１Ｅ１７ｃｍ−３程度の不純物濃度を有する。ｎ＋型半導体基板１に垂直な深さ方向（図１に示すｙ方向）に、ｐ型拡散領域２１の上面から深さ０．５μｍまでの不純物濃度を線積分した値は、１Ｅ１３ｃｍ−２以上１Ｅ１４ｃｍ−２以下の値である。
【００１６】
また、ショットキー接合用トレンチｔ２内部を含むｎ型エピタキシャル層２の表面にアノード電極２２が設けられている。アノード電極２２とｎ型エピタキシャル層２との接合界面にショットキー接合Ａが形成される。また、ｎ＋型半導体基板１の下面に電気的に接続するようにカソード電極２３が設けられている。本実施の形態に係る半導体装置において、ＭＯＳＦＥＴ領域１０におけるソース電極Ｓと、ＳＢＤ領域２０におけるアノード電極２２とは互いに接続されて形成されている。また、ＭＯＳＦＥＴ領域１０におけるドレイン電極Ｄと、ＳＢＤ領域２０におけるカソード電極２３とも互いに接続されて形成されている。
【００１７】
次に、このように形成された半導体装置の動作について説明する。半導体装置の動作において、ＭＯＳＦＥＴ領域１０に形成された各ＭＯＳＦＥＴのｎ＋型ソース領域４及びｐ型ベース領域３はソース電極Ｓを介して接地されているものとする。また、ドレイン領域であるｎ＋型半導体基板１には、ドレイン電極Ｄを介して所定の正電圧が印加されているものとする。
【００１８】
半導体装置をオン動作させる場合、ＭＯＳＦＥＴ領域１０において、所定の正電圧（しきい値電圧以上のゲート電圧）を各ＭＯＳＦＥＴのゲート電極Ｇに印加する。これにより、ｐ型ベース領域３のチャネル領域には、ｎ型の反転層が形成される。ｎ＋型ソース領域４からの電子は、この反転層を通り、ドリフト領域であるｎ型エピタキシャル層２に注入され、ドレイン領域であるｎ＋型半導体基板１に達する。よって、電流がｎ＋型半導体基板１からｎ＋型ソース領域４に流れることになる。
【００１９】
この半導体装置のオン動作時において、ＳＢＤ領域２０におけるアノード電極２２はソース電極Ｓとともに接地されており、カソード電極２３にはドレイン電極Ｄとともに所定の正電位が印加されている。ショットキー接合Ａによるショットキー障壁があるため、アノード電極２２の自由電子はｎ型エピタキシャル層２に移動することができない。そのため、カソード電極２３からアノード電極２２へと電流が流れることがない。
【００２０】
半導体装置をオフ動作させる場合、ＭＯＳＦＥＴ領域１０において、各ＭＯＳＦＥＴのゲート電極Ｇに印加されるゲート電圧がしきい値電圧以下となるように、ゲート電極Ｇに印加する電圧を制御する。これにより、ｐ型ベース領域３のチャネル領域の反転層が消失し、ｎ＋型ソース領域４からｎ型エピタキシャル層２への電子の注入が停止する。よって、ドレイン領域であるｎ＋型半導体基板１からｎ＋型ソース領域４に電流が流れない。そして、オフ動作時、ｎ型エピタキシャル層２とｐ型ベース領域３とにより形成されるｐｎ接合界面から縦方向（図１に示すｙ方向）に伸びる空乏層により、半導体装置の耐圧が保持される。
【００２１】
この半導体装置のオフ動作時において、瞬間的にＭＯＳＦＥＴのソース電極Ｓとドレイン電極Ｄの電位が逆転することがある。すなわちソース電極Ｓに高い電圧、ドレイン電極Ｄに低い電圧が印加される。これにより、ｐ＋型拡散領域５からｐ型ベース領域３及びｎ型エピタキシャル層２を介してｎ＋型半導体基板１へと電流が流れるおそれがある。
【００２２】
本実施の形態に係る半導体装置において、アノード電極２２とソース電極Ｓ、カソード電極２３とドレイン電極Ｄとがそれぞれ接続され、ＭＯＳＦＥＴとＳＢＤとが並列接続されている。アノード電極２２に高い電圧、カソード電極２３に低い電圧が印加された場合には、ｎ型エピタキシャル層２内の自由電子がエネルギー準位の低いアノード電極２２側へ移動し、アノード電極２２からカソード電極２３へと電流が流れる。ここで、ソース電極Ｓに高い電圧、ドレイン電極Ｄに低い電圧が印加された場合、ＳＢＤの方がＭＯＳＦＥＴよりも低い電圧でオンするため、電流はＳＢＤ側へと流れ、ＭＯＳＦＥＴに電流が流れることがない。また、電位が正常に戻った場合には、ＳＢＤに流れる電流は瞬時にオフされる。
【００２３】
本実施の形態に係る半導体装置のオフ動作時に、ＳＢＤ領域においてｐ型拡散領域２１とｎ型エピタキシャル層２との間のｐｎ接合界面から空乏層が伸び、この空乏層で電圧を保持する。このとき、ｐ型拡散領域２１及びｎ型エピタキシャル層２の不純物濃度が高いと、ｐｎ接合界面から空乏層が広がりにくくなる。空乏層が十分に広がらない場合、半導体装置のＳＢＤ領域２０の耐圧が低下してしまう。
【００２４】
ここで、本実施の形態の半導体装置において、ＭＯＳＦＥＴ領域１０に形成されているｐ＋型拡散領域５より、ＳＢＤ領域２０に形成されているｐ型拡散領域２１のほうがｐ型不純物濃度が低くなるように設けられている。ＳＢＤ領域２０のｐ型拡散領域２１は、その不純物濃度が１Ｅ１７ｃｍ−３程度である。この不純物濃度であれば通常はｐ型拡散領域２１内に空乏層が十分に広がり、ＳＢＤ領域２０において耐圧を保持することができる。一方、ＭＯＳＦＥＴ領域１０におけるｐ＋型拡散領域５の不純物濃度は１Ｅ２０ｃｍ−３程度であるため、ＭＯＳＦＥＴのソース電極Ｓとｐ型ベース領域３との接続は良好に保たれ、ＭＯＳＦＥＴを安定して動作させることができる。
【００２５】
次に、本実施の形態に係る半導体装置の製造方法について説明する。図２乃至図６は、本実施の形態に係る半導体装置の製造工程を示す工程図である。図２（ａ）乃至図６（ａ）は、半導体装置のＭＯＳＦＥＴ領域１０を示す断面図であり、図２（ｂ）乃至図６（ｂ）は、半導体装置のＳＢＤ領域２０を示す断面図である。
【００２６】
ｎ＋型半導体基板１上にｎ型エピタキシャル層２、ｐ型ベース領域３、ｎ＋型ソース領域４、ゲート電極Ｇを形成する工程までは既知のＭＯＳＦＥＴの製造工程により製造する。すなわち、ｎ＋型半導体基板１上に設けられたｎ型エピタキシャル層２の上面のＭＯＳＦＥＴ領域１０に、ホウ素（Ｂ）等のｐ型不純物をイオン注入した後、例えば熱により拡散させてｐ型ベース領域３を形成する。そして、ｐ型ベース領域３の上面にリン（Ｐ）等のｎ型不純物をイオン注入した後、例えば熱により拡散させてｎ＋型ソース領域４を形成する。次に、ＭＯＳＦＥＴ領域１０に形成されたｎ＋型ソース領域４の表面からｎ型エピタキシャル層２の内部まで達するゲートトレンチＴを形成した後に、ゲートトレンチＴの底面及び側壁にゲート絶縁膜６を熱酸化により形成する。このゲート絶縁膜６を介してゲートトレンチＴ内に例えばポリシリコン等を埋め込み、ゲート電極Ｇを形成する。ここまでの工程においてＳＢＤ領域２０の上面にはマスクを設け、加工を施さない。
【００２７】
次に、図２に示すように、ゲート電極Ｇの上面を覆う層間絶縁膜７を堆積する。層間絶縁膜７はＭＯＳＦＥＴ領域１０及びＳＢＤ領域２０に一様に堆積する。そして、層間絶縁膜７上にレジストを堆積した後、このレジストをパターニングしてエッチングを行い、ＭＯＳＦＥＴ領域１０にコンタクトトレンチｔ１を形成するとともに、ＳＢＤ領域２０にショットキー接合用トレンチｔ２を形成する。
【００２８】
次に、図３に示すように、ＭＯＳＦＥＴ領域１０及びＳＢＤ領域２０に一様にレジストＲ１を堆積した後、パターニングしてＭＯＳＦＥＴ領域１０にのみレジストＲ１を形成する。このレジストＲ１をマスクとして、ｎ＋型半導体基板１の全面にｐ型不純物、例えばホウ素（１１Ｂ）を加速電圧７０ｋｅＶ、ドーズ量３Ｅ１３ｃｍ−２でイオン注入する。これにより、ＳＢＤ領域２０のショットキー接合用トレンチｔ２の底部にのみホウ素イオンが注入される。
【００２９】
次に、図４に示すように、レジストＲ１を剥離した後、ＭＯＳＦＥＴ領域１０及びＳＢＤ領域２０に一様にレジストＲ２を堆積し、パターニングしてＳＢＤ領域２０にのみレジストＲ２を形成する。このレジストＲ２をマスクとして、ｎ＋型半導体基板１の全面にｐ型不純物、例えば二フッ化ホウ素（４９ＢＦ２）を加速電圧３０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２でイオン注入する。これにより、ＭＯＳＦＥＴ領域１０のコンタクトトレンチｔ１の底部にのみ二フッ化ホウ素イオンが注入される。レジストＲ２を除去した後、窒素（Ｎ２）雰囲気中で９００℃、２０分間の活性化アニーリングを行う。これにより、ｐ型不純物を拡散させてＭＯＳＦＥＴ領域１０のｐ型ベース領域３内にｐ＋型拡散領域５を形成するとともに、ＳＢＤ領域２０のｎ型エピタキシャル層２内にｐ型拡散領域２１を形成する。
【００３０】
次に、図５に示すように、ウェットエッチングを行い、ＳＢＤ領域２０の層間絶縁膜７を除去する。この際、ＭＯＳＦＥＴ領域１０のゲート電極Ｇ上の層間絶縁膜７の一部も除去され、ｎ＋型ソース領域４の上面の一部が露出する。
【００３１】
次に、図６に示すように、ＭＯＳＦＥＴ領域１０及びＳＢＤ領域２０上に金属をスパッタリングした後エッチングを行い、ＭＯＳＦＥＴ領域１０にｐ＋型拡散領域５及びｎ＋型ソース領域４に電気的に接続するソース電極Ｓを形成する。これとともに、ＳＢＤ領域２０にｎ型エピタキシャル層２に電気的に接合するアノード電極２２を形成する。その後、ｎ＋型半導体基板１の下面を研磨した後にドレイン電極Ｄ及びカソード電極２３を設ける。以上のようにして、図１に示す半導体装置を製造することができる。
【００３２】
本実施の形態に係る半導体装置の製造方法によれば、ＭＯＳＦＥＴ領域１０に形成するｐ＋型拡散領域５と、ＳＢＤ領域２０に形成するｐ型拡散領域２１とを異なる不純物濃度で形成することができる。ＳＢＤ領域２０におけるｐ型拡散領域２１の不純物濃度をＭＯＳＦＥＴ領域１０におけるｐ＋型拡散領域５の不純物濃度よりも低くなるように形成することができるため、通常はｐ型拡散領域２１に空乏層が十分に広がり、ＳＢＤ領域２０において耐圧を保持することができる。一方、ＭＯＳＦＥＴ領域１０におけるｐ＋型拡散領域５の不純物濃度をＳＢＤ領域２０におけるｐ型拡散領域２１の不純物濃度よりも高くすることができる。そのため、ＭＯＳＦＥＴのソース電極Ｓとｐ型ベース領域３との接続は良好に保たれ、ＭＯＳＦＥＴを安定して動作させることができる。
【００３３】
（第２の実施の形態）
図７は、第２の実施の形態に係る半導体装置が形成されたチップの断面図である。半導体装置には、ＭＯＳＦＥＴが形成されるＭＯＳＦＥＴ領域１０、ＳＢＤが形成されるＳＢＤ領域２０が配置されている。図７（ａ）は、半導体装置のＭＯＳＦＥＴ領域１０を示す断面図であり、図７（ｂ）は、半導体装置のＳＢＤ領域２０を示す断面図である。図７に示す第２の実施の形態に係る半導体装置において、第１の実施の形態に係る半導体装置と同様の構成を有する箇所には同一の符号を付して、その説明を省略する。
【００３４】
図７（ａ）に示されるように、第２の実施の形態に係る半導体装置のＭＯＳＦＥＴ領域１０は、ｐ型ベース領域３内のｐ＋型拡散領域５下部にｐ型拡散領域５’が形成されている点において第１の実施の形態に係る半導体装置と異なる。ｐ型拡散領域５’は、ｐ型の不純物として、例えばホウ素（Ｂ）が注入されており、ｐ＋型拡散領域５と接する表面部分において１Ｅ１７ｃｍ−３程度の不純物濃度を有する。
【００３５】
本実施の形態の半導体装置においても、ＭＯＳＦＥＴ領域１０に形成されているｐ＋型拡散領域５より、ＳＢＤ領域２０に形成されているｐ型拡散領域２１のほうがｐ型不純物濃度が低くなるように設けられている。ＳＢＤ領域２０のｐ型拡散領域２１は、その不純物濃度が１Ｅ１７ｃｍ−３程度である。この不純物濃度であれば、通常はｐ型拡散領域２１内に空乏層が十分に広がり、ＳＢＤ領域２０において耐圧を保持することができる。一方、ＭＯＳＦＥＴ領域１０におけるｐ＋型拡散領域５の不純物濃度は１Ｅ２０ｃｍ−３程度であるため、ＭＯＳＦＥＴのソース電極Ｓとｐ型ベース領域３との接続は良好に保たれ、ＭＯＳＦＥＴを安定して動作させることができる。ここで、ＭＯＳＦＥＴ領域１０において、ｐ型拡散領域５’はｐ＋型拡散領域５の下部のｐ型ベース領域内に設けられているため、ゲートトレンチＴ側壁のチャネル領域に影響を与えることがない。ＭＯＳＦＥＴ領域１０に設けられたｐ型拡散領域５’によりＭＯＳＦＥＴの特性が大きく変化することはない。
【００３６】
次に本実施の形態に係る半導体装置の製造方法について説明する。図８乃至図１０は、本実施の形態に係る半導体装置の製造工程を示す工程図である。図８（ａ）乃至図１０（ａ）は、半導体装置のＭＯＳＦＥＴ領域１０を示す断面図であり、図８（ｂ）乃至図１０（ｂ）は、半導体装置のＳＢＤ領域２０を示す断面図である。
【００３７】
本実施の形態に係る半導体装置の製造方法は、図２に示すコンタクトトレンチｔ１及びショットキー接合用トレンチｔ２を形成する工程までは第１の実施の形態に係る半導体装置の製造方法と同様である。
【００３８】
次に、図８に示すように、ｎ＋型半導体基板１の全面に対して、ｐ型不純物、例えばホウ素（１１Ｂ）を加速電圧７０ｋｅＶ、ドーズ量３Ｅ１３ｃｍ−２でイオン注入する。これにより、ＭＯＳＦＥＴ領域１０のコンタクトトレンチｔ１の底部及びＳＢＤ領域２０のショットキー接合用トレンチｔ２の底部の双方にホウ素イオンが注入される。
【００３９】
次に、図９に示すように、ＭＯＳＦＥＴ領域１０及びＳＢＤ領域２０に一様にレジストＲ２を堆積し、パターニングしてＳＢＤ領域２０にのみレジストＲ２を形成する。このレジストＲ２をマスクとして、ｎ＋型半導体基板１の全面にｐ型不純物、例えば二フッ化ホウ素（４９ＢＦ２）を加速電圧３０ｋｅＶ、ドーズ量５Ｅ１５ｃｍ−２でイオン注入する。レジストＲ２を除去した後、窒素（Ｎ２）雰囲気中で９００℃、２０分間の活性化アニーリングを行う。これにより、ｐ型不純物を拡散させてＭＯＳＦＥＴ領域１０のｐ型ベース領域３内にｐ＋型拡散領域５及びｐ型拡散領域５’を形成するとともに、ＳＢＤ領域２０のｎ型エピタキシャル層２内にｐ型拡散領域２１を形成する。
【００４０】
次に、図１０に示すように、ウェットエッチングを行い、ＳＢＤ領域２０の層間絶縁膜７を除去する。この際、ＭＯＳＦＥＴ領域１０のゲート電極Ｇ上の層間絶縁膜７の一部も除去され、ｎ＋型ソース領域４の上面の一部が露出する。
【００４１】
その後、第１の実施の形態に係る半導体装置の製造方法と同様に、ＭＯＳＦＥＴ領域１０及びＳＢＤ領域２０上に金属をスパッタリングした後エッチングを行い、ＭＯＳＦＥＴ領域１０にｐ＋型拡散領域５及びｎ＋型ソース領域４に電気的に接続するソース電極Ｓを形成する。これとともに、ＳＢＤ領域２０にｎ型エピタキシャル層２に電気的に接合するアノード電極２２を形成する。そして、ｎ＋型半導体基板１の下面を研磨した後にドレイン電極Ｄ及びカソード電極２３を設ける。以上のようにして、図７に示す半導体装置を製造することができる。
【００４２】
本実施の形態に係る半導体装置の製造方法によっても、ＭＯＳＦＥＴ領域１０に形成するｐ＋型拡散領域５と、ＳＢＤ領域２０に形成するｐ型拡散領域２１とを異なる不純物濃度で形成することができる。ＳＢＤ領域２０におけるｐ型拡散領域２１の不純物濃度をＭＯＳＦＥＴ領域１０におけるｐ＋型拡散領域５の不純物濃度よりも低くなるように形成することができるため、通常はｐ型拡散領域２１に空乏層が十分に広がり、ＳＢＤ領域２０において耐圧を保持することができる。一方、ＭＯＳＦＥＴ領域１０におけるｐ＋型拡散領域５の不純物濃度をＳＢＤ領域２０におけるｐ型拡散領域２１の不純物濃度よりも高くすることができる。そのため、ＭＯＳＦＥＴのソース電極Ｓとｐ型ベース領域３との接続は良好に保たれ、ＭＯＳＦＥＴを安定して動作させることができる。
【００４３】
また、本実施の形態に係る半導体装置の製造方法によれば、第１の実施の形態に係る半導体装置の製造方法に比べて、レジストを形成する回数を少なくすることができる。そのため、より簡易な工程で半導体装置を形成することが可能となる。
【００４４】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。
【００４５】
例えば、実施の形態においては第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。また、半導体装置をトレンチゲート型ＭＯＳＦＥＴとして説明したが、これはプレーナゲート型のＭＯＳＦＥＴであってもよい。実施の形態において、半導体材料としてシリコンを用いたＭＯＳＦＥＴを説明したが、半導体材料としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンドなどのワイドバンドギャップ半導体を用いることができる。
【図面の簡単な説明】
【００４６】
【図１】第１の実施の形態に係る半導体装置の構造を示す断面図である。
【図２】第１の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【図３】第１の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【図４】第１の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【図５】第１の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【図６】第１の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【図７】第２の実施の形態に係る半導体装置の構造を示す断面図である。
【図８】第２の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【図９】第２の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【図１０】第２の実施の形態に係る半導体装置の製造方法を説明する工程図である。
【符号の説明】
【００４７】
１・・・ｎ＋型半導体基板、  ２・・・ｎ型エピタキシャル層、  ３・・・ｐ型ベース領域、  ４・・・ｎ＋型ソース領域、  ５・・・ｐ＋型拡散領域、  ６・・・ゲート絶縁膜、  ７・・・層間絶縁膜、  １０・・・ＭＯＳＦＥＴ領域、  ２０・・・ＳＢＤ領域、  ２１・・・ｐ型拡散領域、  ２２・・・アノード電極、  ２３・・・カソード電極、  Ｇ・・・ゲート電極、  Ｓ・・・ソース電極、  Ｄ・・・ドレイン電極、  Ｔ・・・ゲートトレンチ、  ｔ１・・・コンタクトトレンチ、  ｔ２・・・ショットキー接合用トレンチ、  Ｒ１、Ｒ２・・・レジスト。
【図１】
2009277755.tif 000003
【図２】
2009277755.tif 000004
【図３】
2009277755.tif 000005
【図４】
2009277755.tif 000006
【図５】
2009277755.tif 000007
【図６】
2009277755.tif 000008
【図７】
2009277755.tif 000009
【図８】
2009277755.tif 000010
【図９】
2009277755.tif 000011
【図１０】
2009277755.tif 000012