(57)【要約】      （修正有）【課題】回路規模を増大させることなく、ＰＬＬ又はＤＬＬの制御電流に対する定電流回路の雑音の混入を防ぐ。【解決手段】電流制御回路は、入力電流に対してミラー比を用いて第１電流及び第２電流を出力する第１カレント・ミラー回路１０２と、ＭＯＳトランジスタ１０３のゲートにゲートバイアス電圧を印加するバイアス回路１０４と、定電流回路１０４と、ＭＯＳトランジスタ１０３が導通状態である場合に第１カレント・ミラー回路１０２から出力された第１電流及び第２電流と定電流を合成した電流であるＭＯＳトランジスタ１０３に流れる補正電流を合成して出力し、ＭＯＳトランジスタ１０３が非導通状態である場合に第１カレント・ミラー回路１０２から出力された第１電流を出力する電流出力端子１０６とを備え、ＭＯＳトランジスタ１０３は、第１カレント・ミラー回路１０２の制限電流と入力電流の大小関係に応じて導通状態又は非導通状態が切り替わる。【選択図】図１
2009003530.tif 000002
【特許請求の範囲】
【請求項１】
入力電流に対してミラー比を用いて第１電流及び第２電流を出力する第１カレント・ミラー回路と、
導通状態又は非導通状態が切り替わるＭＯＳトランジスタと、
前記ＭＯＳトランジスタのゲートにゲートバイアス電圧を印加するバイアス回路と、
定電流を出力する定電流回路と、
前記ＭＯＳトランジスタが導通状態である場合に前記第１カレント・ミラー回路から出力された第１電流及び前記第２電流と前記定電流を合成した電流である前記ＭＯＳトランジスタに流れる補正電流を合成して出力し、前記ＭＯＳトランジスタが非導通状態である場合に前記第１カレント・ミラー回路から出力された第１電流を出力する電流出力端子と、を備え、
前記ＭＯＳトランジスタは、前記第１カレント・ミラー回路のミラー比及び前記定電流に基づいて定められる制限電流と前記入力電流の大小関係に応じて導通状態又は非導通状態が切り替わることを特徴とする電流制御回路。
【請求項２】
前記ＭＯＳトランジスタは、前記入力電流が前記制限電流より小さい場合に導通状態となり、前記入力電流が前記制限電流以上である場合に非導通状態となる請求項１に記載の電流制御回路。
【請求項３】
前記ＭＯＳトンラジスタは、前記入力電流が前記制限電流より小さい場合に非導通状態となり、前記入力電流が前記制限電流より大きい場合に導通状態となる請求項１に記載の電流制御回路。
【請求項４】
前記ＭＯＳトランジスタに流れる補正電流に対するミラー比を用いて増幅電流を出力する第２カレント・ミラー回路をさらに備え、
前記出力端子は、ＭＯＳトランジスタが導通状態である場合に前記第１カレント・ミラー回路から出力された第１電流及び前記第２カレント・ミラー回路から出力された増幅電流を合成して出力する請求項１乃至３のいずれか１項に記載の電流制御回路。
【請求項５】
入力電流に対してミラー比を用いて第１電流、第２電流及び第３電流を出力するカレント・ミラー回路と、
導通状態又は非導通状態が切り替わる第１及び第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲートに第１ゲートバイアス電圧を印加する第１バイアス回路と、
第１定電流を出力する第１定電流回路と、
前記第２ＭＯＳトランジスタのゲートに第２ゲートバイアス電圧を印加する第２バイアス回路と、
第２定電流を出力する第２定電流回路と、
前記第１ＭＯＳトランジスタが導通状態である場合に前記カレント・ミラー回路から出力された第１電流及び前記第２電流と前記第１定電流を合成した電流である前記第１ＭＯＳトランジスタに流れる第１補正電流を合成して出力し、前記第２ＭＯＳトランジスタが導通状態である場合に前記カレント・ミラー回路から出力された第１電流及び前記第３電流と前記第２定電流を合成した電流である前記第２ＭＯＳトランジスタに流れる第２補正電流を合成して出力し、前記第１及び第２ＭＯＳトランジスタが非導通状態である場合に前記カレント・ミラー回路から出力された第１電流を出力する電流出力端子と、を備え、
前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、前記第１カレント・ミラー回路のミラー比及び前記第１定電流に基づいて定められる第１制限電流並びに前記第１カレント・ミラー回路のミラー比及び前記第２定電流に基づいて定められる第２制限電流と前記入力電流の大小関係に応じて導通状態又は非導通状態が切り替わることを特徴とする電流制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流制御回路に関し、特に、可変周波数発振回路又は可変遅延回路のための電流制御回路に関する。
【背景技術】
【０００２】
一般的なＰＬＬ（Phase Locked Loop）は、可変周波数発振回路、分周器及び位相比較器を備えている。
【０００３】
しかし、可変周波数発振回路の発振周波数が過剰に高い場合には、分周器又は位相比較器が正常に動作しないという問題がある。また、可変周波数発振回路の発振周波数が過剰に低い場合には、可変周波数発振回路の出力波形の立ち上がり及び立ち下がりの速度が遅くなり、可変周波数発振回路の出力を受ける回路にチャタリングが発生してしまうという問題がある。
【０００４】
これに対して、可変周波数発振回路の発振周波数が過剰に高い場合の対策として、分周器や位相比較器の動作スピードを速くする技術が知れている。
【０００５】
しかし、分周器や位相比較器の動作スピードを速くする場合には、ＰＬＬの消費電流も高くなるという問題がある。
【０００６】
また、可変周波数発振回路の発振周波数が過剰に低い場合の対策として、ＰＬＬの制御電流に定電流回路によって生成される定電流を加算することによって、チャタリングを防止する技術が知られている。
【０００７】
しかし、定電流回路によって生成される定電流を付加する場合には、定電流回路を構成する素子から発生するショット雑音や、定電流回路の電源から発生する電源雑音の影響によって、ＰＬＬ（可変周波数発振回路の出力周波数又は出力パルス幅）のジッタ性能が低下するという問題がある。
【０００８】
さらに、これらの雑音を低減するために定電流回路の占有面積を広くする場合には、回路面積が増大するという問題がある。
【０００９】
以上の問題は、ＤＬＬ（Delay Locked Loop）の可変遅延回路の遅延時間が過剰に長い場合及び過剰に短い場合においても、同様である。
【特許文献１】特開２００４−２７４６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ＰＬＬの可変周波数発振回路の発振周波数が過剰に高い場合及び過剰に低い場合又はＤＬＬの可変遅延回路の遅延時間が過剰に長い場合及び過剰に短い場合の問題を解決することである。
【課題を解決するための手段】
【００１１】
本発明の第１態様によれば、入力電流に対してミラー比を用いて第１電流及び第２電流を出力する第１カレント・ミラー回路と、導通状態又は非導通状態が切り替わるＭＯＳトランジスタと、前記ＭＯＳトランジスタのゲートにゲートバイアス電圧を印加するバイアス回路と、定電流を出力する定電流回路と、前記ＭＯＳトランジスタが導通状態である場合に前記第１カレント・ミラー回路から出力された第１電流及び前記第２電流と前記定電流を合成した電流である前記ＭＯＳトランジスタに流れる補正電流を合成して出力し、前記ＭＯＳトランジスタが非導通状態である場合に前記第１カレント・ミラー回路から出力された第１電流を出力する電流出力端子と、を備え、前記ＭＯＳトランジスタは、前記第１カレント・ミラー回路のミラー比及び前記定電流に基づいて定められる制限電流と前記入力電流の大小関係に応じて導通状態又は非導通状態が切り替わることを特徴とする電流制御回路が提供される。
【００１２】
本発明の第２態様によれば、入力電流に対してミラー比を用いて第１電流、第２電流及び第３電流を出力するカレント・ミラー回路と、導通状態又は非導通状態が切り替わる第１及び第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのゲートに第１ゲートバイアス電圧を印加する第１バイアス回路と、第１定電流を出力する第１定電流回路と、前記第２ＭＯＳトランジスタのゲートに第２ゲートバイアス電圧を印加する第２バイアス回路と、第２定電流を出力する第２定電流回路と、前記第１ＭＯＳトランジスタが導通状態である場合に前記カレント・ミラー回路から出力された第１電流及び前記第２電流と前記第１定電流を合成した電流である前記第１ＭＯＳトランジスタに流れる第１補正電流を合成して出力し、前記第２ＭＯＳトランジスタが導通状態である場合に前記カレント・ミラー回路から出力された第１電流及び前記第３電流と前記第２定電流を合成した電流である前記第２ＭＯＳトランジスタに流れる第２補正電流を合成して出力し、前記第１及び第２ＭＯＳトランジスタが非導通状態である場合に前記カレント・ミラー回路から出力された第１電流を出力する電流出力端子と、を備え、前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、前記第１カレント・ミラー回路のミラー比及び前記第１定電流に基づいて定められる第１制限電流並びに前記第１カレント・ミラー回路のミラー比及び前記第２定電流に基づいて定められる第２制限電流と前記入力電流の大小関係に応じて導通状態又は非導通状態が切り替わることを特徴とする電流制御回路が提供される。
【発明の効果】
【００１３】
本発明によれば、回路規模及びＰＬＬ又はＤＬＬの消費電流を増大させることなく、ＰＬＬ又はＤＬＬを正常に動作させることができ、かつ、定電流回路の雑音の混入を防ぎ、ＰＬＬ又はＤＬＬのジッタ性能の低下を防止することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１５】
はじめに、本発明の実施例１について説明する。本発明の実施例１は、ＰＬＬ又はＤＬＬが正常に動作する周波数の下限値（下限周波数）を制御する例である。
【００１６】
図１は、本発明の実施例１に係る電流制御回路の構成を示す回路図である。
【００１７】
本発明の実施例１に係る電流制御回路は、いわゆる折線近似回路である。
【００１８】
本発明の実施例１に係る電流制御回路は外部との接続端子である電流入力端子１０１及び電流出力端子１０６を備えている。
【００１９】
例えば、電流入力端子１０１は、図示しないＰＬＬ構成要素の電圧電流変換回路の出力に接続され、電流出力端子１０６は、図示しないＰＬＬ構成要素の可変周波数発振回路の入力端子に接続される。つまり、図１に示される電流制御回路は、電圧電流変換回路と可変周波数発振器の間に挿入され、可変周波数発振器に供給する電流を制限して発振周波数を制限する。
【００２０】
また、本発明の実施例１に係る電流制御回路は、第１カレント・ミラー回路１０２、ＭＯＳトランジスタ１０３、バイアス回路１０４及び定電流回路１０５を内部に備えている。
【００２１】
電流入力端子１０１は、第１カレント・ミラー回路１０２の入力端子１０２Ａに接続されている。
【００２２】
第１カレント・ミラー回路１０２は、入力端子１０２Ａ、ＳＩＮＫ（第１出力）端子１０２Ｂ及びＳＯＵＲＣＥ（第２出力）端子１０２Ｃを備えている。
【００２３】
入力端子１０２Ａは、電流入力端子１０１に接続されている。第１出力端子１０２Ｂは、ＭＯＳトランジスタ１０３のドレイン及び電流出力端子１０６に接続されている。第２出力端子１０２Ｃは、ＭＯＳトランジスタ１０３のソース及び定電流回路１０５に接続されている。
【００２４】
第１カレント・ミラー回路１０２は、入力電流ＩINに対するミラー比を用いて第１出力端子１０２Ｂから第１電流Ｉ1を出力し（つまり、電流出力端子１０６から第１電流Ｉ1を吸い込み）、第２出力端子１０２Ｃから第２電流Ｉ2を出力する（つまり、第２電流Ｉ2を吐き出す）。第１カレント・ミラー回路１０２のミラー比は、ＩIN：Ｉ1：Ｉ2＝１：α：αに設定されている。
【００２５】
ＭＯＳトランジスタ１０３は、ｎＭＯＳトラジスタである。ＭＯＳトランジスタ１０３のドレインは、第１カレント・ミラー回路１０２の第１出力端子１０２Ｂ及び電流出力端子１０６に接続され、ＭＯＳトランジスタ１０３のソースは、第２出力端子１０２Ｃ及び定電流回路１０５に接続され、ＭＯＳトランジスタ１０３のゲートは、バイアス回路１０４に接続されている。
【００２６】
ＭＯＳトランジスタ１０３は、ゲートにゲートバイアス電圧ＶBIASが印加され、第２電流Ｉ2と定電流（以下「下限定電流」という）ＩMINの大小関係に応じて、導通状態又は非導通状態が切り替わる。ＭＯＳトランジスタ１０３には、導通状態のときに補正電流ＩMOSが流れる。
【００２７】
バイアス回路１０４は、ＭＯＳトランジスタ１０３のゲートに接続されている。
【００２８】
バイアス回路１０４は、ＭＯＳトランジスタ１０３にゲートバイアス電圧ＶBIASを印加する。
【００２９】
定電流回路１０５は、第１カレント・ミラー回路１０２の第２出力端子１０２Ｃ及びＭＯＳトランジスタ１０３のソースに接続されている。
【００３０】
定電流回路１０５は、下限定電流ＩMINを出力する。
【００３１】
電流出力端子１０６には、ＭＯＳトランジスタ１０３のドレイン及び第１カレント・ミラー回路１０２の第1出力端子１０２Ｂが接続されているので、出力電流ＩOUT＝Ｉ1+ＩMOSとなる。この出力電流ＩOUTは、外部回路（例えば、電流制御可変周波数発振回路）から吸い込まれる電流である。
【００３２】
第１カレント・ミラー回路１０２、バイアス回路１０４及び定電流回路１０５は、基準電位に接続され、かつ、電源が供給されている。
【００３３】
次に、本発明の実施例１に係る電流制御回路の動作について説明する。
【００３４】
入力電流ＩINが下限定電流ＩMINとミラー比によって定められる制限電流ＩL（＝ＩMIN／α）以上である場合には、第２電流Ｉ2を定電流回路１０５が吸収しきれずに、ＭＯＳトランジスタ１０３のソースの電位が上昇する。その結果、ＭＯＳトランジスタ１０３のゲートの電位とソース電位の差が小さく又は負になり、ＭＯＳトランジスタ１０３は非導通状態となる。このとき、補正電流ＩMOS＝０であり、出力電流ＩOUT＝第1電流Ｉ1となる。
【００３５】
一方、入力電流ＩINが制限電流ＩLより小さい場合には、第２電流Ｉ2を定電流回路１０５が吸収し、ＭＯＳトランジスタ１０３のゲートの電位とソース電位の差が大きく又は正になり、ＭＯＳトランジスタ１０３は導通状態となる。このとき、ＭＯＳトランジスタ１０３には、補正電流ＩMOS＝ＩMIN−Ｉ2が流れる。第１カレント・ミラー回路１０２のミラー比はＩ2：Ｉ1＝１：１に設定されているので、出力電流ＩOUT＝Ｉ1＋ＩMOS＝ＩMINとなる。
【００３６】
補正電流ＩMOSは、式１−１に示される。
【数１】
2009003530.tif 000003
【００３７】
出力電流ＩOUTは、式１−２に示される。
【数２】
2009003530.tif 000004
【００３８】
図２は、式１−２の関係を示すグラフである。図２において、縦軸は、出力電流ＩOUTであり、横軸は、入力電流ＩINである。
【００３９】
なお、本発明の実施例１では、ＭＯＳトランジスタ１０３がｎＭＯＳトランジスタであって、電流出力端子１０６が吸い込み方向の出力電流ＩOUTを出力するが、ＭＯＳトランジスタ１０３がｐＭＯＳトランジスタであって、電流出力端子１０６が吐き出し方向の出力電流ＩOUTを出力しても良い。
【００４０】
また、本発明の実施例１では、Ｉ1：Ｉ2＝１：１であるが、入力対出力特性が単調増加を保証するために、Ｉ2／Ｉ1≦１であればこれに限られるものではない。
【００４１】
また、本発明の実施例１では、第1カレント・ミラー回路１０２の第２出力電流Ｉ2に含まれる雑音は、ＰＬＬなどのジッタ性能に影響しないので、第２出力電流Ｉ2に関わるトランジスタの面積は、適宜縮小されても良い。
【００４２】
本発明の実施例１によれば、電流出力端子１０６は、ＭＯＳトランジスタ１０３が導通状態である場合にはＩ1＋ＩMIN−Ｉ2＝ＩMINとなり、下限定電流ＩMINを出力電流ＩOUTとし、ＭＯＳトランジスタ１０３が非導通状態である場合には入力電流ＩINに比例する第１電流Ｉ1を出力電流ＩOUTとするので、入力電流ＩINが小さすぎる場合にはＩMINを出力してＰＬＬの可変周波数発振器などの発振周波数が低くなりすぎることを防ぐことができる。
【００４３】
また、本発明の実施例１によれば、ＰＬＬの制御などに有用でジッタ性能に影響する電流範囲では、定電流を加算せず、出力電流ＩOUTが入力電流ＩINに比例するので、定電流回路１０５の雑音が加算されることを防ぐことができる。
【００４４】
また、本発明の実施例１によれば、回路面積を増大させることなく、かつ、ＰＬＬ又はＤＬＬのジッタ性能を劣化させることなく、可変周波数発振器の出力周波数が低すぎる場合に生じるチャタリングによる誤動作を防ぎ、ＰＬＬ又はＤＬＬを正常に動作させることができる。
【実施例２】
【００４５】
次に、本発明の実施例２について説明する。本発明の実施例２は、第２カレント・ミラー回路をさらに備える電流制御回路の例である。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００４６】
図３は、本発明の実施例２に係る電流制御回路の構成を示す回路図である。
【００４７】
本発明の実施例２に係る電流制御回路は、外部との接続端子である電流入力端子２０１及び電流出力端子２０６を備えている。
【００４８】
例えば、電流入力端子２０１は、図示しないＰＬＬ構成要素の電圧電流変換回路の出力に接続され、電流出力端子２０６は、図示しないＰＬＬ構成要素の可変周波数発振回路の入力端子に接続される。つまり、図３に示される電流制御回路は、電圧電流変換回路と可変周波数発振器の間に挿入され、可変周波数発振器に供給する電流を制限して発振周波数を制限する。
【００４９】
また、本発明の実施例２に係る電流制御回路は、第１カレント・ミラー回路２０２、ＭＯＳトランジスタ２０３、バイアス回路２０４、定電流回路２０５及び第２カレント・ミラー回路２０７を内部に備えている。
【００５０】
電流入力端子２０１は、第１カレント・ミラー回路２０２の入力端子２０２Ａに接続されている。
【００５１】
第１カレント・ミラー回路２０２は、入力端子２０２Ａ、ＳＩＮＫ（第１出力）端子２０２Ｂ及びＳＯＵＲＣＥ（第２出力）端子２０２Ｃを備えている。
【００５２】
入力端子２０２Ａは、電流入力端子２０１に接続されている。第１出力端子２０２Ｂは、第２カレント・ミラー回路２０７の出力端子２０７Ｂ及び電流出力端子２０６に接続されている。第２出力端子２０２Ｃは、ＭＯＳトランジスタ２０３のソース及び定電流回路２０５に接続されている。
【００５３】
第１カレント・ミラー回路２０２は、入力電流ＩINに対するミラー比を用いて第１出力端子２０２Ｂから第１電流Ｉ1を出力し（つまり、電流出力端子２０６から第１電流Ｉ1を吸い込み）、第２出力端子２０２Ｃから第２電流Ｉ2を出力する（つまり、第２電流Ｉ2を吐き出す）。第１カレント・ミラー回路２０２のミラー比は、ＩIN：Ｉ1：Ｉ2＝１：α：β  (β＜１)に設定されている。
【００５４】
ＭＯＳトランジスタ２０３は、ｎＭＯＳトラジスタである。ＭＯＳトランジスタ２０３のドレインは、第２カレント・ミラー回路２０７の入力端子２０７Ａに接続され、ＭＯＳトランジスタ２０３のソースは、第1カレント・ミラー回路２０２の第２出力端子２０２Ｃ及び定電流回路２０５に接続され、ＭＯＳトランジスタ２０３のゲートは、バイアス回路２０４に接続されている。
【００５５】
ＭＯＳトランジスタ２０３は、ゲートにゲートバイアス電圧ＶBIASが印加され、第２電流Ｉ2と定電流（以下「下限定電流」という）ＩMINの大小関係に応じて、導通状態又は非導通状態が切り替わる。
【００５６】
バイアス回路２０４は、ＭＯＳトランジスタ２０３のゲートに接続されている。
【００５７】
バイアス回路２０４は、ＭＯＳトランジスタ２０３にゲートバイアス電圧ＶBIASを印加する。
【００５８】
定電流回路２０５は、第１カレント・ミラー回路２０２の第２出力端子２０２Ｃ及びＭＯＳトランジスタ２０３のソースに接続されている。
【００５９】
定電流回路２０５は、下限定電流ＩMINを出力する。
【００６０】
第２カレント・ミラー回路２０７の入力端子２０７Ａは、ＭＯＳトランジスタ２０３のドレインに接続され、第２カレント・ミラー回路２０７の出力端子２０７Ｂは、第1カレント・ミラー回路２０２の第１出力端子２０２Ｂ及び電流出力端子２０６に接続されている。
【００６１】
第２カレント・ミラー回路２０７は、補正電流ＩMOSをα／β倍し、増幅電流ＩAMPを生成して出力する。
【００６２】
電流出力端子２０６には、第２カレント・ミラー回路２０７の出力端子２０７Ｂ及び第１カレント・ミラー回路２０２の第1出力端子２０２Ｂが接続されているので、出力電流ＩOUTはＩOUT＝Ｉ1＋ＩAMPとなる。この出力電流ＩOUTは、外部回路（例えば、電流制御可変周波数発振回路）から吸い込まれる電流である。
【００６３】
第１カレント・ミラー回路２０２、バイアス回路２０４、定電流回路２０５及び第２カレント・ミラー回路２０７は、基準電位に接続され、かつ、電源が供給されている。
【００６４】
補正電流ＩMOSは、式２−１に示される。
【数３】
2009003530.tif 000005
【００６５】
増幅電流はＩAMP、式２−３に示される。
【数４】
2009003530.tif 000006
【００６６】
出力電流はＩOUT、式２−２に示される。
【数５】
2009003530.tif 000007
【００６７】
なお、本発明の実施例２では、ＭＯＳトランジスタ２０３がｎＭＯＳトランジスタであって、電流出力端子２０６が吸い込み方向の出力電流ＩOUTを出力するが、ＭＯＳトランジスタ２０３がｐＭＯＳトランジスタであって、電流出力端子２０６が吐き出し方向の出力電流ＩOUTを出力しても良い。
【００６８】
本発明の実施例２によれば、本発明の実施例１と同様の効果に加えて、入力電流ＩINが制限電流ＩLより小さい場合に第２カレント・ミラー回路２０７が増幅電流ＩAMPを出力するので、本発明の実施例１より第１カレント・ミラー回路２０２の第２電流Ｉ2及び定電流回路２０５の下限定電流ＩMINをβ／α倍（＜１）に低減させることができる。
【実施例３】
【００６９】
次に、本発明の実施例３について説明する。本発明の実施例１は、ＰＬＬ又はＤＬＬが正常に動作する周波数の下限値（下限周波数）を制御する例であるが、本発明の実施例３は、ＰＬＬ又はＤＬＬが正常に動作する周波数の上限値（上限周波数）を制御する例である。
【００７０】
図４は、本発明の実施例３に係る電流制御回路の構成を示す回路図である。
【００７１】
本発明の実施例３に係る電流制御回路は、いわゆる折線近似回路である。
【００７２】
本発明の実施例３に係る電流制御回路は外部との接続端子である電流入力端子３０１及び電流出力端子３０６を備えている。
【００７３】
例えば、電流入力端子３０１は、図示しないＰＬＬ構成要素の電圧電流変換回路の出力に接続され、電流出力端子３０６は、図示しないＰＬＬ構成要素の可変周波数発振回路の入力端子に接続される。つまり、図４に示される電流制御回路は、電圧電流変換回路と可変周波数発振器の間に挿入され、可変周波数発振器に供給する電流を制限して発振周波数を制限する。
【００７４】
また、本発明の実施例３に係る電流制御回路は、第１カレント・ミラー回路３０２、ＭＯＳトランジスタ３０３、バイアス回路３０４及び定電流回路３０５を内部に備えている。
【００７５】
電流入力端子３０１は、第１カレント・ミラー回路３０２の入力端子３０２Ａに接続されている。
【００７６】
第１カレント・ミラー回路３０２は、入力端子３０２Ａ、ＳＩＮＫ（第１出力）端子３０２Ｂ及びＳＯＵＲＣＥ（第２出力）端子３０２Ｃを備えている。
【００７７】
入力端子３０２Ａは、電流入力端子３０１に接続されている。第１出力端子３０２Ｂは、ＭＯＳトランジスタ３０３のソース及び電流出力端子３０６に接続されている。第２出力端子３０２Ｃは、ＭＯＳトランジスタ３０３のドレイン及び定電流回路３０５に接続されている。
【００７８】
第１カレント・ミラー回路３０２は、入力電流ＩINに対するミラー比を用いて第１出力端子３０２Ｂから第１電流Ｉ1を出力し（つまり、電流出力端子３０６から第１電流Ｉ1を吸い込み）、第２出力端子３０２Ｃから第２電流Ｉ2を出力する（つまり、第２電流Ｉ2を吐き出す）。第１カレント・ミラー回路３０２のミラー比は、ＩIN：Ｉ1：Ｉ2＝１：α：αに設定されている。
【００７９】
ＭＯＳトランジスタ３０３は、ｐＭＯＳトラジスタである。ＭＯＳトランジスタ３０３のドレインは、第１カレント・ミラー回路３０２の第１出力端子３０２Ｂ及び電流出力端子３０６に接続され、ＭＯＳトランジスタ３０３のソースは、第２出力端子３０２Ｃ及び定電流回路３０５に接続され、ＭＯＳトランジスタ３０３のゲートは、バイアス回路３０４に接続されている。
【００８０】
ＭＯＳトランジスタ３０３は、ゲートにゲートバイアス電圧ＶBIASが印加され、第２電流Ｉ2と定電流（以下「上限定電流」という）ＩMAXの大小関係に応じて、導通状態又は非導通状態が切り替わる。ＭＯＳトランジスタ３０３には、導通状態のときに補正電流ＩMOSが流れる。
【００８１】
バイアス回路３０４は、ＭＯＳトランジスタ３０３のゲートに接続されている。
【００８２】
バイアス回路３０４は、ＭＯＳトランジスタ３０３にゲートバイアス電圧ＶBIASを印加する。
【００８３】
定電流回路３０５は、第１カレント・ミラー回路３０２の第２出力端子３０２Ｃ及びＭＯＳトランジスタ３０３のソースに接続されている。
【００８４】
定電流回路３０５は、上限定電流ＩMAXを出力する。
【００８５】
電流出力端子３０６には、ＭＯＳトランジスタ３０３のドレイン及び第１カレント・ミラー回路３０２の第1出力端子３０２Ｂが接続されているので、出力電流ＩOUT＝Ｉ1−ＩMOSとなる。この出力電流ＩOUTは、外部回路（例えば、電流制御可変周波数発振回路）から吸い込まれる電流である。
【００８６】
第１カレント・ミラー回路３０２、バイアス回路３０４及び定電流回路３０５は、基準電位に接続され、かつ、電源が供給されている。
【００８７】
次に、本発明の実施例３に係る電流制御回路の動作について説明する。
【００８８】
入力電流ＩINが上限定電流ＩMAXとミラー比によって定められる制限電流ＩL（＝ＩMAX／α）以下である場合には、第２電流Ｉ2が定電流回路３０５に電流を供給しきれずに、ＭＯＳトランジスタ３０３のソースの電位が下降する。その結果、ＭＯＳトランジスタ３０３のゲートの電位とソース電位の差が大きく又は正になり、ＭＯＳトランジスタ３０３は非導通状態となる。このとき、補正電流ＩMOS＝０であり、出力電流ＩOUT＝第1電流Ｉ1となる。
【００８９】
一方、入力電流ＩINが制限電流ＩLより大きい場合には、第２電流Ｉ2が定電流回路３０５に十分な電流を供給し、ＭＯＳトランジスタ３０３のゲートの電位とソース電位の差が小さく又は負になり、ＭＯＳトランジスタ３０３は導通状態となる。このとき、ＭＯＳトランジスタ３０３には、補正電流ＩMOS＝Ｉ2−ＩMAXが流れる。第１カレント・ミラー回路３０２のミラー比はＩ2：Ｉ1＝１：１に設定されているので、出力電流ＩOUT＝Ｉ1−ＩMOS＝ＩMAXとなる。
【００９０】
補正電流ＩMOSは、式３−１に示される。
【数６】
2009003530.tif 000008
【００９１】
出力電流ＩOUTは、式３−２に示される。
【数７】
2009003530.tif 000009
【００９２】
図５は、式３−２の関係を示すグラフである。図５において、縦軸は、出力電流ＩOUTであり、横軸は、入力電流ＩINである。
【００９３】
なお、本発明の実施例３では、ＭＯＳトランジスタ３０３がｐＭＯＳトランジスタであって、電流出力端子３０６が吸い込み方向の出力電流ＩOUTを出力するが、ＭＯＳトランジスタ３０３がｎＭＯＳトランジスタであって、電流出力端子３０６が吐き出し方向の出力電流ＩOUTを出力しても良い。
【００９４】
また、本発明の実施例３では、Ｉ1：Ｉ2＝１：１であるが、入力対出力特性が単調増加を保証するために、Ｉ2／Ｉ1≦１であればこれに限られるものではない。
【００９５】
また、本発明の実施例３では、第1カレント・ミラー回路３０２の第２出力電流Ｉ2に含まれる雑音は、ＰＬＬなどのジッタ性能に影響しないので、第２出力電流Ｉ2に関わるトランジスタの面積は、適宜縮小されても良い。
【００９６】
本発明の実施例３によれば、電流出力端子３０６は、ＭＯＳトランジスタ３０３が導通状態である場合にはＩ1＋ＩMAX−Ｉ2＝ＩMAXとなり、上限定電流ＩMAXを出力電流ＩOUTとし、ＭＯＳトランジスタ３０３が非導通状態である場合には入力電流ＩINに比例する第１電流Ｉ1を出力電流ＩOUTとするので、入力電流ＩINが大きすぎる場合にはＩMAXを出力してＰＬＬの可変周波数発振器などの発振周波数が高くなりすぎることを防ぐことができる。
【００９７】
また、本発明の実施例３によれば、ＰＬＬの制御などに有用でジッタ性能に影響する電流範囲では、定電流を加算せず、出力電流ＩOUTが入力電流ＩINに比例するので、定電流回路３０５の雑音が加算されることを防ぐことができる。
【００９８】
また、本発明の実施例３によれば、回路面積を増大させることなく、かつ、ＰＬＬ又はＤＬＬのジッタ性能を劣化させることなく、可変周波数発振器の出力周波数が高すぎる場合にもＰＬＬ又はＤＬＬを正常に動作させることができる。
【実施例４】
【００９９】
次に、本発明の実施例４について説明する。本発明の実施例４は、第２カレント・ミラー回路をさらに備える電流制御回路の例である。なお、本発明の実施例３と同様の内容についての説明は省略する。
【０１００】
図６は、本発明の実施例４に係る電流制御回路の構成を示す回路図である。
【０１０１】
本発明の実施例４に係る電流制御回路は、外部との接続端子である電流入力端子４０１及び電流出力端子４０６を備えている。
【０１０２】
例えば、電流入力端子４０１は、図示しない例えばＰＬＬ構成要素の電圧電流変換回路の出力に接続され、電流出力端子４０６は、図示しない例えばＰＬＬ構成要素の可変周波数発振回路の入力端子に接続される。つまり、図６に示される電流制御回路は、電圧電流変換回路と可変周波数発振器の間に挿入され、可変周波数発振器に供給する電流を制限して発振周波数を制限する。
【０１０３】
また、本発明の実施例４に係る電流制御回路は、第１カレント・ミラー回路４０２、ＭＯＳトランジスタ４０３、バイアス回路４０４、定電流回路４０５及び第２カレント・ミラー回路４０７を内部に備えている。
【０１０４】
電流入力端子４０１は、第１カレント・ミラー回路４０２の入力端子４０２Ａに接続されている。
【０１０５】
第１カレント・ミラー回路４０２は、入力端子４０２Ａ、ＳＩＮＫ（第１出力）端子４０２Ｂ及びＳＯＵＲＣＥ（第２出力）端子４０２Ｃを備えている。
【０１０６】
入力端子４０２Ａは、電流入力端子４０１に接続されている。第１出力端子４０２Ｂは、第２カレント・ミラー回路４０７の入力端子４０７Ａ及び電流出力端子４０６に接続されている。第２出力端子４０２Ｃは、ＭＯＳトランジスタ４０３のソース及び定電流回路４０５に接続されている。
【０１０７】
第１カレント・ミラー回路４０２は、入力電流ＩINに対するミラー比を用いて第１出力端子４０２Ｂから第１電流Ｉ1を出力し（つまり、電流出力端子４０６から第１電流Ｉ1を吸い込み）、第２出力端子４０２Ｃから第２電流Ｉ2を出力する（つまり、第２電流Ｉ2を吐き出す）。第１カレント・ミラー回路４０２のミラー比は、ＩIN：Ｉ1：Ｉ2＝１：α：β  (β＜１)に設定されている。
【０１０８】
ＭＯＳトランジスタ４０３は、ｐＭＯＳトラジスタである。ＭＯＳトランジスタ４０３のドレインは、第２カレント・ミラー回路４０７の入力端子４０７Ａに接続され、ＭＯＳトランジスタ４０３のソースは、第1カレント・ミラー回路４０２の第２出力端子４０２Ｃ及び定電流回路４０５に接続され、ＭＯＳトランジスタ４０３のゲートは、バイアス回路４０４に接続されている。
【０１０９】
ＭＯＳトランジスタ４０３は、ゲートにゲートバイアス電圧ＶBIASが印加されて、第２電流Ｉ2と定電流（以下「上限定電流」という）ＩMAXの大小関係に応じて、導通状態又は非導通状態が切り替わる。
【０１１０】
バイアス回路４０４は、ＭＯＳトランジスタ４０３のゲートに接続されている。
【０１１１】
バイアス回路４０４は、ＭＯＳトランジスタ４０３にゲートバイアス電圧ＶBIASを印加する。
【０１１２】
定電流回路４０５は、第１カレント・ミラー回路４０２の第２出力端子４０２Ｃ及びＭＯＳトランジスタ４０３のソースに接続されている。
【０１１３】
定電流回路４０５は、上限定電流ＩMAXを出力する。
【０１１４】
第２カレント・ミラー回路４０７の入力端子４０７Ａは、ＭＯＳトランジスタ４０３のソースに接続され、第２カレント・ミラー回路４０７の出力端子４０７Ｂは、第1カレント・ミラー回路４０２の第１出力端子４０２Ｂ及び電流出力端子４０６に接続されている。
【０１１５】
第２カレント・ミラー回路４０７は、補正電流ＩMOSをα／β倍し、増幅電流ＩAMPを生成して出力する。
【０１１６】
電流出力端子４０６には、第２カレント・ミラー回路４０７の出力端子４０７Ｂ及び第１カレント・ミラー回路４０２の第１出力端子４０２Ｂが接続されているので、出力電流ＩOUTはＩOUT＝Ｉ1−ＩAMPとなる。この出力電流ＩOUTは、外部回路（例えば、電流制御可変周波数発振回路）から吸い込まれる電流である。
【０１１７】
第１カレント・ミラー回路４０２、バイアス回路４０４、定電流回路４０５及び第２カレント・ミラー回路４０７は、基準電位に接続され、かつ、電源が供給されている。
【０１１８】
補正電流ＩMOSは、式４−１に示される。
【数８】
2009003530.tif 000010
【０１１９】
増幅電流ＩAMPは、式４−３に示される。
【数９】
2009003530.tif 000011
【０１２０】
出力電流ＩOUTは、式４−２に示される。
【数１０】
2009003530.tif 000012
【０１２１】
なお、本発明の実施例４では、ＭＯＳトランジスタ４０３がｐＭＯＳトランジスタであって、電流出力端子４０６が吸い込み方向の出力電流ＩOUTを出力するが、ＭＯＳトランジスタ４０３がｎＭＯＳトランジスタであって、電流出力端子４０６が吐き出し方向の出力電流ＩOUTを出力しても良い。
【０１２２】
本発明の実施例４によれば、本発明の実施例３と同様の効果に加えて、入力電流ＩINが制限電流ＩLより大きい場合に第２カレント・ミラー回路４０７が増幅電流ＩAMPを出力するので、本発明の実施例３より第１カレント・ミラー回路４０２の第２電流Ｉ2及び定電流回路４０５の上限定電流ＩMAXをβ／α倍（＜１）に低減させることができる。
【実施例５】
【０１２３】
次に、本発明の実施例５について説明する。本発明の実施例１乃至４は、ＰＬＬ又はＤＬＬが正常に動作する周波数の下限値（下限周波数）又は上限値（上限周波数）に応じて定められる定電流（下限定電流又は上限定電流）の雑音の混入を防ぐ例であるが、本発明の実施例５は、下限定電流及び上限定電流の両方の雑音の混入を防ぐ例である。なお、本発明の実施例１乃至４と同様の内容についての説明は省略する。
【０１２４】
図７は、本発明の実施例５に係る電流制御回路の構成を示す回路図である。
【０１２５】
本発明の実施例５に係る電流制御回路は、いわゆる折線近似回路である。
【０１２６】
本発明の実施例５に係る電流制御回路は外部との接続端子である電流入力端子５０１及び電流出力端子５０６を備えている。
【０１２７】
例えば、電流入力端子５０１は、図示しないＰＬＬ構成要素の電圧電流変換回路の出力に接続され、電流出力端子５０６は、図示しないＰＬＬ構成要素の可変周波数発振回路の入力端子に接続される。つまり、図７に示される電流制御回路は、電圧電流変換回路と可変周波数発振器の間に挿入され、可変周波数発振器に供給する電流を制限して発振周波数を制限する。
【０１２８】
また、本発明の実施例５に係る電流制御回路は、第１カレント・ミラー回路５０２、第１ＭＯＳトランジスタ５０３、第１バイアス回路５０４、第１定電流回路５０５、第２ＭＯＳトランジスタ５１３、第２バイアス回路５１４及び第２定電流回路５１５を内部に備えている。
【０１２９】
電流入力端子５０１は、第１カレント・ミラー回路５０２の入力端子５０２Ａに接続されている。
【０１３０】
第１カレント・ミラー回路５０２は、入力端子５０２Ａ、ＳＩＮＫ（第１出力）端子５０２Ｂ、第２ＳＯＵＲＣＥ（第２出力）端子５０２Ｃ及び第３ＳＯＵＲＣＥ（第３出力）端子５０２Ｄを備えている。
【０１３１】
入力端子５０２Ａは、電流入力端子５０１に接続されている。第１出力端子５０２Ｂは、第１ＭＯＳトランジスタ５０３のドレイン、第２ＭＯＳトランジスタ５１３のドレイン及び電流出力端子５０６に接続されている。第２出力端子５０２Ｃは、第１ＭＯＳトランジスタ５０３のソース及び第１定電流回路５０５に接続されている。第３出力端子５０２Ｄは、第２ＭＯＳトランジスタ５１３のソース及び第２定電流回路５１５に接続されている。
【０１３２】
第１カレント・ミラー回路５０２は、入力電流ＩINに対するミラー比を用いて第１出力端子５０２Ｂから第１電流Ｉ1を出力し（つまり、電流出力端子５０６から第１電流Ｉ1を吸い込み）、第２出力端子５０２Ｃから第２電流Ｉ2を出力し（つまり、第２電流Ｉ2を吐き出し）、第３出力端子５０２Ｄから第３電流Ｉ3を出力する（つまり、第３電流Ｉ3を吐き出す）。第１カレント・ミラー回路５０２のミラー比は、ＩIN：Ｉ1：Ｉ2：Ｉ3＝１：α：α：αに設定されている。
【０１３３】
第１ＭＯＳトランジスタ５０３は、ｎＭＯＳトラジスタである。第１ＭＯＳトランジスタ５０３のドレインは、第２ＭＯＳトランジスタ５１３のドレイン、第１カレント・ミラー回路５０２の第１出力端子５０２Ｂ及び電流出力端子５０６に接続され、第１ＭＯＳトランジスタ５０３のソースは、第２出力端子５０２Ｃ及び第１定電流回路５０５に接続され、第１ＭＯＳトランジスタ５０３のゲートは、第１バイアス回路５０４に接続されている。
【０１３４】
第１ＭＯＳトランジスタ５０３は、ゲートに第１ゲートバイアス電圧ＶBIAS1が印加され、第２電流Ｉ2と第１定電流（以下「下限定電流」という）ＩMINの大小関係に応じて、導通状態又は非導通状態が切り替わる。第１ＭＯＳトランジスタ５０３には、導通状態のときに第１補正電流ＩMOS1が流れる。
【０１３５】
第１バイアス回路５０４は、第１ＭＯＳトランジスタ５０３のゲートに接続されている。
【０１３６】
第１バイアス回路５０４は、第１ＭＯＳトランジスタ５０３に第１ゲートバイアス電圧ＶBIAS1を印加する。
【０１３７】
第１定電流回路５０５は、第１カレント・ミラー回路５０２の第２出力端子５０２Ｃ及び第１ＭＯＳトランジスタ５０３のソースに接続されている。
【０１３８】
第１定電流回路５０５は、下限定電流ＩMINを出力する。
【０１３９】
第２ＭＯＳトランジスタ５１３は、ｐＭＯＳトラジスタである。第２ＭＯＳトランジスタ５１３のドレインは、第１ＭＯＳトランジスタ５０３のドレイン、第１カレント・ミラー回路５０２の第１出力端子５０２Ｂ及び電流出力端子５０６に接続され、第２ＭＯＳトランジスタ５１３のソースは、第３出力端子５０２Ｄ及び第２定電流回路５１５に接続され、第２ＭＯＳトランジスタ５１３のゲートは、第２バイアス回路５１４に接続されている。
【０１４０】
第２ＭＯＳトランジスタ５１３は、ゲートに第２ゲートバイアス電圧ＶBIAS2が印加され、第２電流Ｉ2と定電流（以下「上限定電流」という）ＩMAXの大小関係に応じて、導通状態又は非導通状態が切り替わる。第２ＭＯＳトランジスタ５１３には、導通状態のときに第２補正電流ＩMOS2が流れる。
【０１４１】
第２バイアス回路５１４は、第２ＭＯＳトランジスタ５１３のゲートに接続されている。
【０１４２】
第２バイアス回路５１４は、第２ＭＯＳトランジスタ５１３に第２ゲートバイアス電圧ＶBIAS2を印加する。
【０１４３】
第２定電流回路５１５は、第１カレント・ミラー回路５０２の第３出力端子５０２Ｄ及び第２ＭＯＳトランジスタ５１３のソースに接続されている。
【０１４４】
第２定電流回路５１５は、上限定電流ＩMAXを出力する。
【０１４５】
電流出力端子５０６には、第１ＭＯＳトランジスタ５０３のドレイン、第２ＭＯＳトランジスタ５１３のドレイン及び第１カレント・ミラー回路５０２の第1出力端子５０２Ｂが接続されているので、出力電流ＩOUT＝Ｉ1+ＩMOS1−ＩMOS2となる。この出力電流ＩOUTは、外部回路（例えば、電流制御可変周波数発振回路）から吸い込まれる電流である。
【０１４６】
第１カレント・ミラー回路５０２、第１バイアス回路５０４、第１定電流回路５０５、第２バイアス回路５１４及び第２定電流回路５１５は、基準電位に接続され、かつ、電源が供給されている。
【０１４７】
次に、本発明の実施例５に係る電流制御回路の動作について説明する。
【０１４８】
入力電流ＩINが下限定電流ＩMINとミラー比によって定められる第１制限電流ＩL1（＝ＩMIN／α）以上であって、上限定電流ＩMAXとミラー比によって定められる第２制限電流ＩL2（＝ＩMAX／α）以下である場合には、第２電流Ｉ2を第１定電流回路５０５が吸収しきれずに、第１ＭＯＳトランジスタ５０３のソースの電位が上昇する。その結果、第１ＭＯＳトランジスタ５０３のゲートの電位とソース電位の差が小さく又は負になり、第１ＭＯＳトランジスタ５０３は非導通状態となる。このとき、第１補正電流ＩMOS1＝０であり、出力電流ＩOUT＝第1電流Ｉ1＋第２補正電流ＩMOS2となる。但し、後述のとおり、ＩMOS2＝０である。
【０１４９】
一方、入力電流ＩINが第１制限電流ＩL1より小さい場合には、第２電流Ｉ2を第１定電流回路５０５が吸収し、第１ＭＯＳトランジスタ５０３のゲートの電位とソース電位の差が大きく又は正になり、第１ＭＯＳトランジスタ５０３は導通状態となる。このとき、第１ＭＯＳトランジスタ５０３には、第１補正電流ＩMOS1＝ＩMIN−Ｉ2が流れる。第１カレント・ミラー回路５０２のミラー比はＩ2：Ｉ1＝１：１に設定されているので、出力電流ＩOUT＝Ｉ1＋ＩMOS1＋ＩMOS2＝ＩMINとなる。但し、後述のとおり、ＩMOS2＝０である。
【０１５０】
第１補正電流ＩMOS1は、式５−１−１に示される。
【数１１】
2009003530.tif 000013
【０１５１】
また、入力電流ＩINが第１制限電流ＩL1以上であって、第２制限電流ＩL2以下である場合には、第３電流Ｉ3が第２定電流回路５１５に電流を供給しきれずに、第２ＭＯＳトランジスタ５１３のソースの電位が下降する。その結果、第２ＭＯＳトランジスタ５１３のゲートの電位とソース電位の差が大きく又は正になり、第２ＭＯＳトランジスタ５１３は非導通状態となる。このとき、第２補正電流ＩMOS2＝０であり、出力電流ＩOUT＝第1電流Ｉ1＋第１補正電流ＩMOS1となる。但し、前述のとおり、ＩMOS1＝０である。
【０１５２】
一方、入力電流ＩINが第２制限電流ＩL2より大きい場合には、第３電流Ｉ3が第２定電流回路５１５に十分な電流を供給し、第２ＭＯＳトランジスタ５１３のゲートの電位とソース電位の差が小さく又は負になり、第２ＭＯＳトランジスタ５１３は導通状態となる。このとき、第２ＭＯＳトランジスタ５１３には、第２補正電流ＩMOS2＝Ｉ3−ＩMAXが流れる。第１カレント・ミラー回路５０２のミラー比はＩ3：Ｉ1＝１：１に設定されているので、出力電流ＩOUT＝Ｉ1−ＩMOS2＋ＩMOS1＝ＩMAXとなる。但し、前述のとおり、ＩMOS1＝０である。
【０１５３】
第２補正電流ＩMOS2は、式５−１−２に示される。
【数１２】
2009003530.tif 000014
【０１５４】
出力電流ＩOUTは、式５−２に示される。
【数１３】
2009003530.tif 000015
【０１５５】
図８は、式５−２の関係を示すグラフである。図８において、縦軸は、出力電流ＩOUTであり、横軸は、入力電流ＩINである。
【０１５６】
なお、本発明の実施例５では、第１ＭＯＳトランジスタ５０３がｎＭＯＳトランジスタであり、第２ＭＯＳトランジスタ５１３がｐＭＯＳトランジスタであって、電流出力端子５０６が吸い込み方向の出力電流ＩOUTを出力するが、第１ＭＯＳトランジスタ５０３がｐＭＯＳトランジスタであり、第２ＭＯＳトランジスタ５１３がｎＭＯＳトランジスタであって、電流出力端子５０６が吐き出し方向の出力電流ＩOUTを出力しても良い。
【０１５７】
また、本発明の実施例５では、Ｉ1：Ｉ2：Ｉ3＝１：１：１であるが、入力対出力特性が単調増加を保証するために、Ｉ2／Ｉ1≦１かつＩ3／Ｉ1≦１であればこれに限られるものではない。
【０１５８】
また、本発明の実施例５では、第１カレント・ミラー回路５０２の第２出力電流Ｉ2及び第３出力電流Ｉ3に含まれる雑音は、ＰＬＬなどのジッタ性能に影響しないので、第２出力電流Ｉ2及び第３出力電流Ｉ3に関わるトランジスタの面積は、適宜縮小されても良い。
【０１５９】
また、本発明の実施例５に係る電流制御回路は、本発明の実施例２又は実施例４と同様に、第１カレント・ミラー回路５０２の第２電流Ｉ2、第１定電流回路５０５の下限定電流ＩMIN及び第２定電流回路５１５の上限定電流ＩMAXを低減させるための第２カレント・ミラー回路を備えても良い。
【０１６０】
本発明の実施例５によれば、本発明の実施例１及び実施例３と同様の効果を１つの電流制御回路を用いて達成することができる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の実施例１に係る電流制御回路の構成を示す回路図である。
【図２】式１−２の関係を示すグラフである。
【図３】本発明の実施例２に係る電流制御回路の構成を示す回路図である。
【図４】本発明の実施例３に係る電流制御回路の構成を示す回路図である。
【図５】式３−２の関係を示すグラフである。
【図６】本発明の実施例４に係る電流制御回路の構成を示す回路図である。
【図７】本発明の実施例５に係る電流制御回路の構成を示す回路図である。
【図８】式５−２の関係を示すグラフである。
【符号の説明】
【０１６２】
１０１、２０１、３０１、４０１、５０１  電流入力端子
１０６、２０６、３０６、４０６、５０６  電流出力端子
１０２、２０２、３０２、４０２、５０２  第１カレント・ミラー回路
１０２Ａ、２０２Ａ、３０２Ａ、４０２Ａ、５０２Ａ  第１カレント・ミラー回路の入力端子
１０２Ｂ、２０２Ｂ、３０２Ｂ、４０２Ｂ、５０２Ｂ  第１カレント・ミラー回路の第１出力端子
１０２Ｃ、２０２Ｃ、３０２Ｃ、４０２Ｃ、５０２Ｃ  第１カレント・ミラー回路の第２出力端子
１０３、２０３、３０３、４０３  ＭＯＳトランジスタ
１０４、２０４、３０４、４０４  バイアス回路
１０５、２０５、３０５、４０５  定電流回路
２０７、４０７  第２カレント・ミラー回路
２０７Ａ、４０７Ａ  第２カレント・ミラー回路の入力端子
２０７Ｂ、４０７Ｂ  第２カレント・ミラー回路の出力端子
５０２Ｄ  第1カレント・ミラー回路の第３出力端子
５０３  第１ＭＯＳトランジスタ
５０４  第１バイアス回路
５０５  第１定電流回路
５１３  第２ＭＯＳトランジスタ
５１４  第２バイアス回路
５１５  第２定電流回路
【図１】
2009003530.tif 000016
【図２】
2009003530.tif 000017
【図３】
2009003530.tif 000018
【図４】
2009003530.tif 000019
【図５】
2009003530.tif 000020
【図６】
2009003530.tif 000021
【図７】
2009003530.tif 000022
【図８】
2009003530.tif 000023