(57)【要約】【課題】  比較結果にばらつきが発生することを抑制することができ、装置を複雑化することなく小形に形成することができる比較回路装置、シリアルインタフェース回路装置および電子機器を提供する。【解決手段】  集積回路部１１の外部に外部抵抗素子１３および電流制限抵抗素子２１を設け、集積回路部１１に内部抵抗素子１４およびプルダウン抵抗素子２２を近接して形成し、電流制限用の抵抗素子の抵抗値Ｒ１、プルダウン抵抗素子２２の抵抗値Ｒ２、外部抵抗素子の抵抗値Ｒ３、内部抵抗素子の抵抗値Ｒ４がＲ１：Ｒ２＝Ｒ３：Ｒ４を満たす。予め定める電圧を内部抵抗素子１４および外部抵抗素子１３によって分圧した分圧電圧に応じた基準電圧を基準電圧生成部１５によって生成し、電流制限抵抗素子２１およびプルダウン抵抗素子２２によって生成された電圧と、基準電圧生成部１５によって生成された基準電圧とを比較部１６によって比較する。【選択図】      図１
2009200978.tif 000002
【特許請求の範囲】
【請求項１】
集積回路部を備え、入力信号に応じた電圧と基準電圧とを比較する比較回路装置であって、
前記集積回路部の外部に設けられ、電流制限用の抵抗素子、および前記集積回路部に形成され、前記電流制限用の抵抗素子と直列に接続されているプルダウン用の抵抗素子をそれぞれが備え、入力信号に応じた電圧を生成する複数の入力部と、
前記集積回路部の外部に設けられている外部抵抗素子と、
前記外部抵抗素子に直列に接続され、前記プルダウン用の抵抗素子に近接して前記集積回路部に形成されている内部抵抗素子と、
前記集積回路部に形成され、予め定める電圧を前記内部抵抗素子および前記外部抵抗素子によって分圧した分圧電圧に応じた基準電圧を生成する基準電圧生成部と、
前記入力部によって生成された電圧と、前記基準電圧生成部によって生成された基準電圧とを比較し、比較結果を出力する比較部とを備え、
前記電流制限用の抵抗素子の抵抗値をＲ１とし、前記プルダウン用の抵抗素子の抵抗値をＲ２とし、前記外部抵抗素子の抵抗値をＲ３とし、前記内部抵抗素子の抵抗値をＲ４とすると、Ｒ１、Ｒ２、Ｒ３およびＲ４は、
Ｒ１：Ｒ２＝Ｒ３：Ｒ４
を満たすことを特徴とする比較回路装置。
【請求項２】
前記基準電圧生成部は、
電源部およびグランドの間で直列に接続され、電源部の電圧を分圧する第１，第２および第３抵抗素子と、
電源部に接続される前記第１抵抗素子および前記第２抵抗素子の接続部に非反転入力端子が接続され、反転入力端子に出力端子が接続されている第１演算増幅器と、
前記第１演算増幅器の出力端子および電源部を接続している第４抵抗素子と、
前記第２抵抗素子およびグランドに接続される前記第３抵抗素子の接続部に被反転入力端子が接続され、反転入力端子に出力端子が接続されている第２演算増幅器と、
前記第２演算増幅器の出力端子および電源部を接続している第５抵抗素子と、
前記第２演算増幅器の出力端子および比較部の間に接続されている第６抵抗素子と、
前記第１演算増幅器の出力端子の前記予め定める電圧と、前記分圧電圧との差分に応じて第６抵抗素子に流れる電流を調整して、基準電圧を補正する補正回路部とを含むことを特徴とする請求項１に記載の比較回路装置。
【請求項３】
前記基準電圧生成部は、
電源部およびグランドの間で直列に接続され、電源部の電圧を分圧する第１，第２および第３抵抗素子と、
電源部に接続される前記第１抵抗素子および前記第２抵抗素子の接続部にベースが接続され、電流源にエミッタが接続され、グランドにコレクタが接続されている第１のｐｎｐ形バイポーラトランジスタと、
前記第１のｐｎｐ形バイポーラトランジスタのエミッタにベースが接続されている第１のｎｐｎ形バイポーラトランジスタと、
前記第１のｎｐｎ形バイポーラトランジスタのコレクタおよび電源部を接続している第４抵抗素子と、
前記第２抵抗素子およびグランドに接続される前記第３抵抗素子の接続部にベースが接続され、電流源にコレクタが接続され、グランドにコレクタが接続されている第２のｐｎｐ形バイポーラトランジスタと、
前記第２のｐｎｐ形バイポーラトランジスタのエミッタにベースが接続され、コレクタに電源部が接続されている第２のｎｐｎ形バイポーラトランジスタと、
前記第２のｎｐｎ形バイポーラトランジスタのコレクタおよび電源部を接続している第５抵抗素子と、
前記第２のｎｐｎ形バイポーラトランジスタのエミッタおよび比較部の間に接続されている第６抵抗素子と、
前記第１演算増幅器の出力端子の前記予め定める電圧と、前記分圧電圧との差分に応じて第６抵抗素子に流れる電流を調整して、基準電圧を補正する補正回路部とを含むことを特徴とする請求項１に記載の比較回路装置。
【請求項４】
前記各入力部は、電流制限用の抵抗素子のプルダウン抵抗が接続される側とは反対側の端部にカソードが接続されている逆接保護用のダイオードを備え、
前記基準電圧生成部は、
電源部およびグランドの間で直列に接続され、電源部の電圧を分圧する第１，第２および第３抵抗素子と、
電源部に接続される前記第１抵抗素子および前記第２抵抗素子の接続部にベースが接続されている第１のｎｐｎ形バイポーラトランジスタと、
前記第１のｎｐｎ形バイポーラトランジスタのコレクタおよび電源部を接続している第４抵抗素子と、
前記第２抵抗素子およびグランドに接続される第３抵抗素子の接続部にベースが接続されている第２のｎｐｎ形バイポーラトランジスタと、
前記第２のｎｐｎ形バイポーラトランジスタのコレクタおよび電源部を接続している第５抵抗素子と、
前記第２のｎｐｎ形バイポーラトランジスタのエミッタおよび比較部を接続している第６抵抗素子と、
前記第１演算増幅器の出力端子の前記予め定める電圧と、前記分圧電圧との差分に応じて第４抵抗素子に流れる電流を調整して、基準電圧を補正する補正回路部とを含むことを特徴とする請求項１に記載の比較回路装置。
【請求項５】
請求項１〜４のいずれか１つに記載の比較回路装置を備えるシリアルインタフェース回路装置であって、
前記比較部は、複数の入力部のうちのいずれか１つによって生成された電圧と、基準電圧生成部によって生成された電圧とを選択的に比較することを特徴とするシリアルインタフェース回路装置。
【請求項６】
請求項１〜４のいずれか1つに記載の比較回路装置を備え、前記比較部の比較結果に応じて所定の処理を行うことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較に用いられる基準電圧の電圧レベルを補正することができる比較回路装置および該比較回路装置を用いたシリアルインタフェース回路装置および電子機器に関する。
【背景技術】
【０００２】
図１は、従来の技術の比較回路装置１の構成を示す回路図である。比較回路装置１は、集積回路（Integrated Circuit：ＩＣ）部２の内部に、論理固定用、すなわちプルダウン用の抵抗素子３と、コンパレータ４とが形成され、電流制限用の抵抗素子５が、集積回路部２の外部で、たとえば基板上に設けられている。電流制限用の抵抗素子５は、たとえば車両に設けられてブレーキ信号を発生するスイッチＳＷが接続される。コンパレータ４の一方の入力端子には、プルダウン用の抵抗素子３が接続され、他方の入力端子には基準電圧が与えられる。スイッチＳＷの開閉動作に応じて、直流電源部から外付け抵抗素子５およびプルダウン用の抵抗素子３に電流が流れ、コンパレータ４の一方の入力端子に印加される電圧が変化し、コンパレータ４は、スイッチＳＷの開閉動作に応じた信号を出力し、コンパレータ４から出力された信号は、たとえばマイクロコンピュータ６に与えられて所定の処理に用いられる。
【０００３】
集積回路部２に外付けで接続される電流制限用の抵抗素子５と、集積回路部２に内蔵されるプルダウン用の抵抗素子３とでは、抵抗値のばらつきに差があり、コンパレータ４の比較判定に誤差を生じさせる原因となってしまう。外付けの抵抗素子では、ばらつきが±１％程度であるのに対して、ＩＣに内蔵される抵抗素子では、ばらつきが±３０％程度になってしまう。このためプルダウン用の抵抗素子３によって決定されるコンパレータ４の入力電圧にばらつきが生じてしまうので、基準電圧との比較結果にもばらつきが生じてしまうという問題がある。このためコンパレータ４の比較判定に精度が要求される場合は、プルダウン用の抵抗素子３を、抵抗値のばらつきの少ない外付け部品に変更する必要がある。
【０００４】
図２は、プルダウン用の抵抗素子をＩＣ外部に設けた比較回路装置７の構成を示す回路図である。比較回路装置７は、複数の入力チャンネル、すなわち入力部８を有し、複数の入力部８にそれぞれ与えられる入力信号に応じた電圧と、基準電圧とをコンパレータ４によって比較して、比較結果を出力する。コンパレータ４の比較判定に精度が要求される場合は、前述したように、プルダウン用の抵抗素子を、抵抗値のばらつきの少ない外付け部品に変更する必要があるので、比較回路装置７では、集積回路部９には複数のコンパレータ４が設けられ、集積回路部９の外部で、コンパレータ４にそれぞれプルダウン用の抵抗素子３と、電流制限用の抵抗素子５とが接続されている。このように入力部８を複数備える場合には、プルダウン用の抵抗素子３を実装するために基板面積が増大してしまい、装置の小形化が困難であり、また製品のコストアップにつながるという問題がある。
【０００５】
基準となる電圧を補正する第１の従来の技術として、入力するアナログ信号の大きさを基準信号と比較しながら、アナログ信号をデジタル信号に変換するＡ／Ｄコンバータにおいて、複数の抵抗を直列接続し、この直列接続全体に加えた入力基準電圧の分圧を、その抵抗間の接続部位から引き出すようにしたラダー抵抗と、ラダー抵抗から引き出された電圧を用いて入力基準電圧を補正する電圧補正回路を備えるものがある（たとえば特許文献１参照）。
【０００６】
また基準となる電圧を補正する第２の従来の技術として、一定の基準電圧を発生する基準電圧源と、メモリセルトランジスタと同一工程で製造された擬似セルのオン電流を測定する擬似セル測定回路と、擬似セル測定回路の出力をＡ／Ｄ変換するＡ／Ｄコンバータと、Ａ／Ｄコンバータの出力に基づいて、基準電圧源の出力電圧を補正して基準電圧として出力する基準電圧補正回路とを有し、基準電圧を補正しているものがある（たとえば特許文献２参照）。
【０００７】
【特許文献１】特開２００４−２１３７４７号公報
【特許文献２】特開２０００−２７８１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
第１および第２の従来の技術は、電圧を測定することによって補正しており、基準電圧を補正する場合には電圧を測定するための回路が必要となる。このような測定回路を設けると装置が複雑になるという問題がある。また第１および第２の従来の技術では、集積回路部に内蔵されるプルダウン用の抵抗素子の抵抗値のばらつきに応じて、基準電圧を補正する構成とはなっていない。
【０００９】
したがって本発明の目的は、比較器の入力端子に接続されるプルダウン用の抵抗素子を集積回路に形成しても、比較結果にばらつきが発生することを抑制することができ、装置を複雑化することなく小形に形成することができる比較回路装置、シリアルインタフェース回路装置および電子機器を提供することである。
【課題を解決するための手段】
【００１０】
本発明（１）は、集積回路部を備え、入力信号に応じた電圧と基準電圧とを比較する比較回路装置であって、
前記集積回路部の外部に設けられ、電流制限用の抵抗素子、および前記集積回路部に形成され、前記電流制限用の抵抗素子と直列に接続されているプルダウン用の抵抗素子をそれぞれが備え、入力信号に応じた電圧を生成する複数の入力部と、
前記集積回路部の外部に設けられている外部抵抗素子と、
前記外部抵抗素子に直列に接続され、前記プルダウン用の抵抗素子に近接して前記集積回路部に形成されている内部抵抗素子と、
前記集積回路部に形成され、予め定める電圧を前記内部抵抗素子および前記外部抵抗素子によって分圧した分圧電圧に応じた基準電圧を生成する基準電圧生成部と、
前記入力部によって生成された電圧と、前記基準電圧生成部によって生成された基準電圧とを比較し、比較結果を出力する比較部とを備え、
前記電流制限用の抵抗素子の抵抗値をＲ１とし、前記プルダウン用の抵抗素子の抵抗値をＲ２とし、前記外部抵抗素子の抵抗値をＲ３とし、前記内部抵抗素子の抵抗値をＲ４とすると、Ｒ１、Ｒ２、Ｒ３およびＲ４は、
Ｒ１：Ｒ２＝Ｒ３：Ｒ４
を満たすことを特徴とする比較回路装置である。
【００１１】
また本発明（５）は、前記比較回路装置を備えるシリアルインタフェース回路装置であって、
前記比較部は、複数の入力部のうちのいずれか１つによって生成された電圧と、基準電圧生成部によって生成された電圧とを選択的に比較することを特徴とするシリアルインタフェース回路装置である。
【００１２】
また本発明（６）は、前記比較回路装置を備え、前記比較部の比較結果に応じて所定の処理を行うことを特徴とする電子機器である。
【発明の効果】
【００１３】
本発明（１）によれば、集積回路部を製造する過程において、集積回路部に形成されるプルダウン用の抵抗素子と、内部抵抗素子との抵抗値が、設計段階における抵抗値からばらついてしまったとしても、これらプルダウン用の抵抗素子と内部抵抗素子とは近接して形成されるので、設計段階における抵抗値からのばらつきかたがほぼ等しくなる。すなわち製造過程において、プルダウン用の抵抗素子の抵抗値が設計段階における抵抗値から所定の割合低くなれば、内部抵抗素子の抵抗値も設計段階における抵抗値から所定の値の割合低くなり、プルダウン用の抵抗素子の抵抗値が設計段階における抵抗値から所定の割合高くなれば、内部抵抗素子の抵抗値も設計段階における抵抗値から所定の値の割合高くなる。集積回路部の外部に設けられる外付けの抵抗素子、すなわち電流制限用の抵抗素子および外部抵抗素子は、その抵抗値にばらつきが少ない。
【００１４】
電流制限用の抵抗素子の抵抗値をＲ１とし、プルダウン用の抵抗素子の抵抗値をＲ２とし、外部抵抗素子の抵抗値をＲ３とし、内部抵抗素子の抵抗値をＲ４として、Ｒ１，Ｒ２，Ｒ３およびＲ４が、Ｒ１：Ｒ２＝Ｒ３：Ｒ４の関係式を満たすように選ばれる。集積回路部の製造過程において、Ｒ２，Ｒ４が、設計段階における抵抗値からばらついてしまっても、Ｒ２，Ｒ４のばらつきかたはほぼ等しいので、Ｒ２，Ｒ４の比率はほとんど変わりがない。したがって、製造過程において、Ｒ２が設計段階における抵抗値からばらついたとしても、Ｒ４も同様にばらつく。したがって、内部抵抗素子と、抵抗値にばらつきの少ない外部抵抗素子とによって、予め定める電圧を分圧した分圧電圧は、プルダウン抵抗素子の抵抗値のばらつきを反映したものとなる。この分圧電圧に応じて、基準電圧生成部が基準電圧を生成するので、プルダウン抵抗素子の抵抗値のばらつきに応じた基準電圧を生成することができる。
【００１５】
集積回路部はウェハに複数個同時に形成されるチップによって構成されるので、プルダウン用の抵抗素子の抵抗値がチップによって異なったり、製造ロットによって異なったりするおそれがあり、基準電圧が固定されていると、同じ入力信号が与えられたとしても、集積回路部によって比較部の比較結果が異なるものとなってしまうが、本発明では、基準電圧生成部が前述したように内部抵抗素子の抵抗値に応じた基準電圧が生成されるので、同じ入力信号が与えられると、どの集積回路部でも比較部の比較結果が同じものとなる。したがって、プルダウン用の抵抗素子を集積回路部に形成しても信頼性が高く、複数の入力部のそれぞれで、集積回路部の外部にプルダウン用の抵抗素子を形成する場合と比較して、基板に実装する実装面積を小さくすることができ、装置の小形化を達成することができるとともに、集積回路部を基板に実装して組立てるとき工程数を低減することができる。
【００１６】
また本発明（５）によれば、前記比較回路装置を用いて、比較部によって複数の入力部のうちのいずれか１つによって生成された電圧と、基準電圧生成部によって生成された電圧とを選択的に比較することによって、小形で信頼性の高いシリアルインタフェース装置を実現することができる。
【００１７】
また本発明（６）によれば、前記比較回路装置を用いることによって、複数の入力信号に応じた電圧と基準電圧と比較した結果を用いて所定の処理を行う電子機器を小形化することができる。
【発明を実施するための最良の形態】
【００１８】
図３は、本発明の実施の一形態の比較回路装置１０の電気的構成を示す回路図である。比較回路装置１０は、集積回路（ＩＣ）によって形成される集積回路部１１を備え、入力信号に応じた電圧と基準電圧とを比較する。比較回路装置１０は、複数の入力部１２と、外部抵抗素子１３と、内部抵抗素子１４と、基準電圧生成部１５と、比較部１６とを備える。外部抵抗素子１３、内部抵抗素子１４および基準電圧生成部１５を含んで、基準電圧を補正する基準電圧補正手段１７が構成される。
【００１９】
各入力部１２は、電流制限用の抵抗素子（以下、電流制限抵抗素子という）２１と、プルダウン用の抵抗素子（以下、プルダウン抵抗素子という）２２とを備える。電流制限抵抗素子２１は、集積回路部１１の外部に設けられ、集積回路部１１に与えられる直流電流を制限するための抵抗素子である。電流制限抵抗素子２１の一方の接続端子は、集積回路部１１に設けられる入力用接続端子２３にそれぞれ接続され、他方の接続端子に入力信号が与えられる。本実施の形態で、接続とは、直接的な接続、および配線を用いた接続のいずれであってもよく、電気的に接続されていればよい。集積回路部１１および電流制限抵抗素子２１は、プリント回路基板に実装される。
【００２０】
プルダウン抵抗素子２２は、集積回路部１１に形成されて、電流制限抵抗素子と直列に接続されている。プルダウン抵抗素子２２の一方の接続端子は、前記入力用接続端子２３に接続され、他方の接続端子は集積回路部１１に設けられるグランド部２４に接続される。電流制限抵抗素子２１の前記他方の接続端子は、入力端子である。入力端子には入力信号が与えられると、電流制限抵抗素子２１およびプルダウン抵抗素子２２によって、入力信号に応じた電圧を生成する。この入力信号に応じた電圧とは、プルダウン抵抗素子２２に印加される電圧である。
【００２１】
外部抵抗素子１３は、集積回路部１１の外部に設けられ、その一方および他方の接続端子が集積回路部１１に設けられる外部抵抗素子接続用の接続端子（以下、接続端子という）２５，２６にそれぞれ接続される。外部抵抗素子１３についても前記プリント回路基板に実装される。
【００２２】
各内部抵抗素子１４は、集積回路部１１に形成され、プルダウン抵抗素子２２に近接して形成される。ここで近接するとは、集積回路部１１の内部において各内部抵抗素子１４およびプルダウン抵抗素子２２が纏まった位置に形成されていればよく、相互に隣接して形成されればさらに好ましい。内部抵抗素子１４は、外部抵抗素子１３に直列に接続される。内部抵抗素子１４の一方の接続端子は接続端子２５に接続され、他方の接続端子はグランド部２４に接続される。
【００２３】
各電流制限抵抗素子２１の抵抗値をＲ１とし、各プルダウン抵抗素子２２の抵抗値をＲ２とし、外部抵抗素子１３の抵抗値をＲ３とし、内部抵抗素子１４の抵抗値をＲ４とすると、Ｒ１、Ｒ２、Ｒ３およびＲ４は、次の関係式（１）を満たすように決定される。
Ｒ１：Ｒ２＝Ｒ３：Ｒ４                                        …（１）
【００２４】
本実施の形態では、各電流制限抵抗素子２１の抵抗値はそれぞれ等しく、各プルダウン抵抗素子２２の抵抗値はそれぞれ等しく決定されるが、電流制限抵抗素子２１およびプルダウン抵抗素子２２の抵抗値は、入力部１２毎に異ならせてもよく、上記式（１）を満たす関係となっていればよい。
【００２５】
基準電圧生成部１５は、集積回路部１１に形成され、予め定める電圧を内部抵抗素子１４および外部抵抗素子１３によって分圧した分圧電圧に応じた基準電圧を生成する。基準電圧生成部１５は、第１〜第６抵抗素子３１〜３６と、第１および第２演算増幅器３７，３８と、補正回路部３９とを備える。
【００２６】
第１，第２および第３抵抗素子３１，３２，３３は、直列に接続され、第１抵抗素子３１が電源部（ＢＡＴＴ）４１に接続され、第３抵抗素子３３がグランド部２４に接続される。第１〜第３抵抗素子３１〜３３は、電源部４１によって与えられる電源電圧を分圧する。第１〜第３抵抗素子３１〜３３の抵抗値は、それぞれ仕様によって決定されており、第１〜第３抵抗素子３１〜３３の抵抗値によって、コンパレータＣにおけるスレッショルドレベルが決定される。
【００２７】
第１演算増幅器３７の非反転入力端子４３は、第１抵抗素子３１および第２抵抗素子３２の接続部位に接続される。また第１演算増幅器３７は、反転入力端子４４と出力端子４５とが接続されて、ボルテージホロワとして機能する。第１演算増幅器３７の出力端子４５は、第４抵抗素子３４を介して、電源部４１に接続され、また接続端子２６に接続される。第４抵抗素子３４は、電流制限用の抵抗素子である。
【００２８】
第２演算増幅器３８の非反転入力端子４６は、第２抵抗素子３２および第３抵抗素子３３の間に接続部位に接続される。また第２演算増幅器３８は、反転入力端子４７と出力端子４８とが接続されて、ボルテージホロワとして機能する。第２演算増幅器３８の出力端子４８は、第５抵抗素子３５を介して、電源部４１に接続される。第５抵抗素子３５は、電流制限用の抵抗素子である。
【００２９】
第６抵抗素子３６は、第２演算増幅器３８の出力端子４８および比較部１６の間に接続され、一方の接続端子が前記出力端子４８に接続され、他方の接続端子が比較部１６に接続される。
【００３０】
補正回路部３９は、差動ＶＩ変換回路によって実現される。補正回路部３９は、第１演算増幅器３７の出力端子４５の電圧である予め定める電圧Ｖａと、この予め定める電圧Ｖａを、内部抵抗素子１４および外部抵抗素子１３によって分圧した分圧電圧Ｖｂとの差分に応じて第６抵抗素子３６に流れる電流を調整する。補正回路部３９と第６抵抗素子３６とは、近接して設けられる。ここで近接するとは、集積回路部１１の内部において補正回路部３９と第６抵抗素子３６とが纏まった位置に形成されていればよく、相互に隣接して形成されればさらに好ましい。
【００３１】
図４は、補正回路部３９の構成を示す回路図である。図３には、第５および第６抵抗素子３５，３６についても記載している。補正回路部３９は、ｐｎｐ形バイポーラトランジスタ（以下、トランジスタという）Ｔｒ１，Ｔｒ２と、ｎｐｎ形バイポーラトランジスタ（以下、トランジスタという）Ｔｒ３〜Ｔｒ６と、抵抗素子４９とを含んで構成される。
【００３２】
トランジスタＴｒ１，Ｔｒ２のベースは、相互に接続される。トランジスタＴｒ３〜Ｔｒ５のベースは、相互に接続される。トランジスタＴｒ１，Ｔｒ２のエミッタは、ともに電源部４１に接続される。トランジスタＴｒ３〜Ｔｒ５のエミッタは、ともにグランド部２４に接続される。
【００３３】
トランジスタＴｒ１のコレクタは、トランジスタＴｒ４のコレクタに接続される。トランジスタＴｒ２のコレクタは、トランジスタＴｒ６のコレクタに接続されるとともに、トランジスタＴｒ２のベースに接続される。トランジスタＴｒ３のコレクタは、第６抵抗素子３６の他方の接続端子に接続される。トランジスタＴｒ４のベースは、トランジスタＴｒ４のコレクタに接続される。トランジスタＴｒ５のコレクタは、抵抗素子４９の一方の接続端子に接続される。トランジスタＴｒ６のベースは、第１演算増幅器３７の出力端子４５に接続され、エミッタは、抵抗素子４９の他方の接続端子に接続される。トランジスタＴｒ７のコレクタは電源部４１に接続され、ベースは、内部抵抗素子１４の一方の接続端子に接続され、エミッタは抵抗素子４９の一方の接続端子に接続される。
【００３４】
このような補正回路部３９では、差動ＶＩ変換回路の非反転入力端子であるトランジスタＴｒ６のベースに与えられる電圧をＶａとし、差動ＶＩ変換回路の反転入力端子であるトランジスタＴｒ７のベースに与えられる電圧をＶｂとし、第６抵抗素子３６に流れる電流と、トランジスタＴｒ１およびトランジスタＴｒ４のコレクタ間に流れる電流と、抵抗素子４９に流れる電流とをＩ１とし、抵抗素子４９の抵抗値をＲａとし、第６抵抗素子３６の抵抗値をＲｂとし、第２演算増幅器３８の出力端子４８と第６抵抗素子３６との接続部位の電圧をＶＴ２とし、第４抵抗素子３４とトランジスタＴｒ３のコレクタとの接続部位の電圧、すなわち補正回路部３９から出力される基準電圧をＶＴ３とすると、Ｉ１およびＶＴ３は、以下の関係式（２），（３）で表される。
Ｉ＝（Ｖａ−Ｖｂ）／Ｒａ                                      …（２）
ＶＴ３＝ＶＴ２−Ｉ１×Ｒ２＝ＶＴ２−（Ｖａ−Ｖｂ）Ｒ２／Ｒ１  …（３）
【００３５】
したがって、ＶａとＶｂとの電位差が大きくなれば、ＶＴ３は小さくなり、ＶａとＶｂとの電位差が小さくなれば、ＶＴ３は大きくなる。ＶａとＶｂとの電位差は、内部抵抗素子１４の抵抗値に応じて変動し、内部抵抗素子１４の抵抗値が大きくなれば、ＶａとＶｂとの電位差が小さくなり、内部抵抗素子１４の抵抗値が小さくなれば、ＶａとＶｂとの電位差が大きくなる。このように、内部抵抗素子１４の抵抗値に応じて、外部抵抗素子１３と内部抵抗素子１４とによって分圧された分圧電圧が変化するので、これにともなってＶＴ３を変化させて、比較部１６に与える基準電圧を補正することができる。
【００３６】
比較部１６は、複数のコンパレータＣを備える。コンパレータＣは、入力部１２によって生成された電圧と、基準電圧生成部１５によって生成された電圧とを比較し、比較結果を出力する。各コンパレータＣは、複数の入力部１２にそれぞれ対応して設けられ、すなわちコンパレータＣの数と入力部１２の数は等しく選ばれる。コンパレータが備える２つの入力端子のうち、一方の入力端子は、対応する入力部１２のプルダウン抵抗素子２２および入力用接続端子２３に接続され、他方の入力端子は、第4抵抗素子３４の他方の端子に接続される。すなわち各コンパレータＣの他方の入力端子には、ＶＴ３が印加される。本実施の形態では、一方の入力端子は反転入力端子であり、他方の入力端子は非反転入力端子である。コンパレータＣは、入力部１２によって生成される電圧が、基準電圧よりも大きければローレベルの信号を出力し、入力部１２によって生成される電圧が、基準電圧よりも小さければハイレベルの信号を出力する。
【００３７】
以上のように、本実施の形態の比較回路装置１０では、集積回路部１１を製造する過程において、集積回路部１１に形成されるプルダウン抵抗素子２２と、内部抵抗素子１４との抵抗値が、設計段階における抵抗値からばらついてしまったとしても、これらプルダウン抵抗素子２２と内部抵抗素子１４とは近接して形成されるので、設計段階における抵抗値からのばらつきかたがほぼ等しくなる。すなわち製造過程において、プルダウン抵抗素子２２の抵抗値が設計段階における抵抗値から所定の割合低くなれば、内部抵抗素子１４の抵抗値も設計段階における抵抗値から所定の値の割合低くなり、プルダウン抵抗素子２２の抵抗値が設計段階における抵抗値から所定の割合高くなれば、内部抵抗素子１４の抵抗値も設計段階における抵抗値から所定の値の割合高くなる。集積回路部１１の外部に設けられる外付けの抵抗素子である電流制限抵抗素子２１および外部抵抗素子１３は、その抵抗値にばらつきが少ない。
【００３８】
集積回路部１１の製造過程において、プルダウン抵抗素子２２の抵抗値が、設計段階における抵抗値からばらついてしまっても、プルダウン抵抗素子２２と内部抵抗素子１４の抵抗値のばらつきかたは等しいので、プルダウン抵抗素子２２と内部抵抗素子１４の抵抗値の比率はほとんど変わらない。したがて、電流制限抵抗素子２１、プルダウン抵抗素子２２、外部抵抗素子１３および内部抵抗素子１４の抵抗値を、前述した関係式（１）を満たすように選ぶことによって、内部抵抗素子１４と、抵抗値にばらつきの少ない外部抵抗素子１３とによって、予め定める電圧を分圧した分圧電圧は、プルダウン抵抗素子２１の抵抗値のばらつきを反映したものとなる。この分圧電圧に応じて、基準電圧生成部１５が基準電圧を生成するので、プルダウン抵抗素子２２の抵抗値のばらつきに応じた基準電圧を生成することができる。
【００３９】
集積回路部１１はウェハに複数個同時に形成されるチップによって構成されるので、プルダウン抵抗素子２２の抵抗値がチップによって異なったり、製造ロットによって異なったりするおそれがあり、基準電圧が固定されていると、同じ入力信号が与えられたとしても、集積回路部１１によって比較部１６の比較結果が異なるものとなってしまうが、本実施の形態では、基準電圧生成部１５が前述したように内部抵抗素子の抵抗値に応じた基準電圧が生成されるので、同じ入力信号が与えられると、どの集積回路部１１でも比較部１６の比較結果が同じものとなる。したがって、プルダウン抵抗素子２２を集積回路部１１に形成しても信頼性が高く、複数の入力部１２のそれぞれで、集積回路部１１の外部にプルダウン抵抗素子を形成する場合と比較して、プリント回路基板に実装する実装面積を小さくすることができ、装置の小形化を達成することができるとともに、集積回路部１１の外部に接続される抵抗素子を少なくすることができるので、集積回路部１１を基板に実装して組立てるとき工程数を低減することができ、組み立ての効率を向上させることができる。
【００４０】
また入力部１２に入力される電圧を測定するのではなく、入力部１２に併設して外部抵抗素子１３、内部抵抗素子１４および基準電圧生成部１５を設けるだけであるので、装置が複雑になることがない。また、外気温などの温度の変化によってプルダウン抵抗素子２２の抵抗値が変化する場合であっても、プルダウン抵抗素子２２の抵抗値とともに内部抵抗素子１４の抵抗値も同様に変化するので、基準電圧がプルダウン抵抗素子２２の抵抗値の変化にともなってタイムリーに調整されるので、比較結果の信頼性を向上させることができる。
【００４１】
図５は、本発明の実施の他の形態の比較回路装置６０の電気的構成を示す回路図である。本実施の形態の比較回路装置６０は、前述した図３に示す実施の形態の比較回路装置１０において、第１および第２演算増幅器３７，３８を、それぞれトランジスタと電流源とを組み合わせたトランジスタ回路６１，６２に置き換えた構成であり、その他の構成は、比較回路装置１０と同様のであるので、同様の構成には同様の参照符号を付して、重複する説明を省略する。
【００４２】
トランジスタ回路６１は、ｐｎｐ型バイポーラトランジスタ（以下、トランジスタという）Ｔｒ１１と、ｎｐｎ形バイポーラトランジスタ（以下、トランジスタという）Ｔｒ１２と、電流源６３とを含んで構成される。
【００４３】
第１抵抗素子３１および第２抵抗素子３２の接続部に、トランジスタＴｒ１１のベースが接続される。トランジスタＴｒ１１のエミッタは、電流源６３に接続され、コレクタは、グランド部２４に接続される。電流源６３は、電源部４１に接続される。トランジスタＴｒ１２のベースは、トランジスタＴｒ１１のエミッタと電流源６３との接続部位に接続される。トランジスタＴｒ１２のコレクタは、第４抵抗素子３４を介して電源部４１に接続され、エミッタは、接続端子２６およびトランジスタＴｒ６のベースに接続される。
【００４４】
トランジスタ回路６２は、ｐｎｐ型バイポーラトランジスタ（以下、トランジスタという）Ｔｒ１３１と、ｎｐｎ形バイポーラトランジスタ（以下、トランジスタという）Ｔｒ１４と、電流源６４とを含んで構成される。
【００４５】
第２抵抗素子３２および第３抵抗素子３３の接続部に、トランジスタＴｒ１３のベースが接続される。トランジスタＴｒ１３のエミッタは、電流源６４に接続され、コレクタは、グランド部２４に接続される。電流源６４は、電源部４１に接続される。トランジスタＴｒ１４のベースは、トランジスタＴｒ１３のエミッタと電流源６４との接続部位に接続される。トランジスタＴｒ１４のコレクタは、第５抵抗素子３５を介して電源部４１に接続され、エミッタは、第６抵抗素子３６の一方の接続端子に接続される。
【００４６】
本実施の形態の比較回路装置８０では、比較回路装置１０よりもわずかに精度は劣るものの、比較回路装置１０とほぼ同様の効果を達成することができ、比較回路装置１０よりも簡易な構成で基準電圧を補正することができるので、製造工程を簡略化して生産効率を向上させることができる。
【００４７】
図６は、本発明の実施の他の形態の比較回路装置８０の電気的構成を示す回路図である。本実施の形態の比較回路装置８０は、前述した図３に示す実施の形態の比較回路装置１０において、第１および第２演算増幅器３７，３８を、それぞれｎｐｎ形バイポーラトランジスタ（以下、トランジスタという）Ｔｒ２１，Ｔｒ２２に置き換え、各入力部１２に逆接保護用のダイオード（以下、ダイオードという）Ｄをそれぞれ付加した構成であり、その他の構成は、比較回路装置１０と同様のであるので、同様の構成には同様の参照符号を付して、重複する説明を省略する。
【００４８】
第１抵抗素子３１および第２抵抗素子３２の接続部位に、トランジスタＴｒ２１のベースが接続される。トランジスタＴｒ２１のコレクタは、第４抵抗素子３４を介して電源部４１に接続され、エミッタは、接続端子２６およびトランジスタＴｒ６のベースに接続される。
【００４９】
第２抵抗素子３２および第３抵抗素子３３の接続部位に、トランジスタＴｒ２２のベースが接続される。トランジスタＴｒ２２のコレクタは、第５抵抗素子３５を介して電源部４１に接続され、エミッタは、第６抵抗素子３６の一方の接続端子に接続される。
【００５０】
ダイオードＤは、電流制限抵抗素子２１の他方の接続端子にカソードが接続され、アノードに入力信号が与えられる。すなわち本実施の形態では、ダイオードＤのアノードが入力端子となる。ダイオードＤおよびトランジスタＴｒ２１，２２は、たとえばシリコンを用いて構成され、ダイオードＤの順方向降下電圧をＶｆとし、トランジスタＴｒ２１，２２のベースエミッタ間の電圧をＶＢＥとすると、ＶｆとＶＢＥとは略等しくなる。このような構成とすると、入力信号が与えられたときに、ダイオードＤによって電圧降下が発生するために、ダイオードＤを挿入しない場合と比較して、入力部１２が生成する電圧が小さくなってしまっても、基準電圧生成部１５においても、基準電圧を生成するための電圧を、ダイオードＤによって電圧降下と略等しい電圧だけ低下させることができるとともに、比較回路装置１０とほぼ同様の効果を達成することができ、比較回路装置１０よりも簡易な構成で基準電圧を補正することができるので、製造工程を簡略化して生産効率を向上させることができる。
【００５１】
図７は、本発明の実施の一形態のシリアルインタフェース装置１００の電気的構成を示す回路図である。シリアルインタフェース装置１００は、前述した図３に示す実施の形態の比較回路装置１０において、比較部１６が複数のコンパレータＣを備える構成ではなく、１つのコンパレータと、半導体スイッチと備え、複数の入力部１２のうちのいずれか１つによって生成された電圧と、基準電圧生成部１５によって生成された電圧とを選択的に比較する比較選択回路１０１と、前記半導体スイッチの開閉を制御して、１つのコンパレータの一方の入力端子と、複数の入力部１２とのいずれか１つとを選択的に接続させる選択制御部１０２とを含んで構成される。選択制御部１０２は、マイクロコンピュータによって実現される。比較部１６からは、１つの複数の入力部１２のうち1つの入力部１２によって生成された電圧と、基準電圧とを比較した結果が出力される。
【００５２】
本実施の形態によれば、前述の実施の形態の比較回路装置１０と同様の効果を達成することができ、さらに入力部１２の数だけコンパレータを形成する必要がないので、比較部１６の回路構成を簡素化することができ、小形で信頼性の高いシリアルインタフェース装置を実現することができる。また選択制御部１０２は、集積回路部１１に形成されてもよく、集積回路部２１の外部に設けられてもよい。
【００５３】
また本発明の実施のさらに他の形態によれば、前述の比較回路装置６０，８０についても、比較部１６を、比較選択回路１０１と選択制御部１０２とによって構成して、シリアルインタフェース装置を構成してもよい。
【００５４】
図８は、本発明の実施のさらに他の形態の比較回路装置１１０の電気的構成を示す回路図である。本実施の形態の比較回路装置１１０は、前述した図３に示す実施の形態の比較回路装置１０において、基準電圧生成部１５が、各コンパレータＣ毎に異なる基準電圧を与えるための基準電圧変換回路１１１をさらに備える構成であり、その他の構成は、比較回路装置１０と同様のであるので、同様の構成には同様の参照符号を付して、重複する説明を省略する。
【００５５】
本実施の形態では、２つの入力部１２を有し、一方の入力部１２に接続されるコンパレータＣをコンパレータＣ１と記載し、他方の入力部１２に接続されるコンパレータＣをコンパレータＣ２と記載する。コンパレータＣ１は、第６抵抗素子３６の他方の接続端子に接続される。
【００５６】
コンパレータＣ２には、基準電圧変換回路１１１によってコンパレータＣ１に与えられる基準電圧とは異なる基準電圧が与えられる。基準電圧変換回路１１１は、ｎｐｎ形バイポーラトランジスタ（以下、トランジスタという）Ｔｒ３１と、抵抗素子１１２，１１３とを含んで構成される。トランジスタＴｒ３１のベースは、第６抵抗素子３６の他方の接続端子に接続され、コレクタが電源部４１に接続され、エミッタが抵抗素子１１２の一方の接続端子に接続される。抵抗素子１１２の他方の接続端子は、コンパレータＣ２と、抵抗素子１１３の一方の接続端子に接続される。抵抗素子１１３の他方の接続端子はグランド部２４に接続される。このような構成とすることによって、コンパレータＣ２の入力端子に、コンパレータＣ１の入力端子に与えられる基準電圧とは異なる基準電圧を与えることができる。したがって、前述の実施の形態と同様の効果を達成することができるとともに、さらに多様な入力信号の比較に用いることができるようになり、汎用性を向上させることができる。
【００５７】
本発明の実施のさらに他の形態では、複数の入力信号に応じた電圧と基準電圧と比較した結果を用いて所定の処理を行う電子機器の入力インタフェースとして、前述した各実施の形態の比較回路装置を用いてもよく、この場合には電子機器を小形化することができる。
【図面の簡単な説明】
【００５８】
【図１】従来の技術の比較回路装置１の構成を示す回路図である。
【図２】プルダウン用の抵抗素子をＩＣ外部に設けた比較回路装置７の構成を示す回路図である。
【図３】本発明の実施の一形態の比較回路装置１０の電気的構成を示す回路図である。
【図４】補正回路部３９の構成を示す回路図である。
【図５】本発明の実施の他の形態の比較回路装置６０の電気的構成を示す回路図である。
【図６】本発明の実施の他の形態の比較回路装置８０の電気的構成を示す回路図である。
【図７】本発明の実施の一形態のシリアルインタフェース装置１００の電気的構成を示す回路図である。
【図８】本発明の実施のさらに他の形態の比較回路装置１１０の電気的構成を示す回路図である。
【符号の説明】
【００５９】
１０，６０，８０，１１０  比較回路装置
１１    集積回路部
１２    入力部
１３    外部抵抗素子
１４    内部抵抗素子
１５    基準電圧生成部
１６    比較部
１７    基準電圧補正手段
２１    電流制限抵抗素子
２２    プルダウン抵抗素子
２３    入力用接続端子
２４    グランド部
２５，２６    接続端子
３１    第１抵抗素子
３２    第２抵抗素子
３３    第３抵抗素子
３４    第４抵抗素子
３５    第５抵抗素子
３６    第６抵抗素子
３７    第１演算増幅器
３８    第２演算増幅器
３９    補正回路部
４１    電源部
６１，６２    トランジスタ回路
６３，６４    電流源
１００  シリアルインタフェース装置
１０１  比較選択回路
１０２  選択制御部
１１１  基準電圧変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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