(57)【要約】【課題】特性の向上を図ることが可能な基板、エピタキシャル層付基板および半導体装置を提供する。【解決手段】半導体装置１は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板としての基板２と、基板２の表面に形成されたＳｉＣエピタキシャル成長層としての耐圧保持層２２およびｐ領域２３と、耐圧保持層２２およびｐ領域２３の表面に形成された絶縁膜としての酸化膜２６と、酸化膜２６の下の領域（ｐ領域２３の上層）と酸化膜２６との界面（ＭＯＳ界面）に流れる電子を供給するため、上記領域と隣接する位置に形成された導電領域としてのｎ＋領域２４とを備える。【選択図】図１
2009200335.tif 000002
【特許請求の範囲】
【請求項１】
{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル成長層と、
前記ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜とを備える、エピタキシャル層付基板。
【請求項２】
前記オフ角が０．５°以上６°以下である、請求項１に記載のエピタキシャル層付基板。
【請求項３】
前記オフ角が１°以上６°以下である、請求項１に記載のエピタキシャル層付基板。
【請求項４】
前記オフ角が３°以上５°以下である、請求項１に記載のエピタキシャル層付基板。
【請求項５】
{０００１}面を主表面とする六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の主表面に形成されたＳｉＣエピタキシャル成長層と、
前記ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜とを備える、エピタキシャル層付基板。
【請求項６】
前記ＳｉＣエピタキシャル成長層において前記絶縁膜下に位置する領域の導電性不純物濃度が１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下である、請求項１〜５のいずれか１項に記載のエピタキシャル層付基板。
【請求項７】
前記ＳｉＣエピタキシャル成長層の厚みが０．５μｍ以上１００μｍ以下である、請求項１〜６のいずれか１項に記載のエピタキシャル層付基板。
【請求項８】
{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の表面に形成された絶縁膜とを備える、基板。
【請求項９】
前記オフ角が０．５°以上６°以下である、請求項８に記載の基板。
【請求項１０】
前記オフ角が１°以上６°以下である、請求項８に記載の基板。
【請求項１１】
前記オフ角が３°以上５°以下である、請求項８に記載の基板。
【請求項１２】
{０００１}面を主表面とする六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の主表面に形成された絶縁膜とを備える、基板。
【請求項１３】
前記ＳｉＣ基板において前記絶縁膜下に位置する領域の導電性不純物濃度が１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下である、請求項８〜１２のいずれか１項に記載の基板。
【請求項１４】
{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル成長層と、
前記ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜と、
前記絶縁膜の下の領域と前記絶縁膜との界面に流れる電子を供給するため、前記領域と隣接する位置に形成された導電領域とを備える、半導体装置。
【請求項１５】
{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の表面に形成された絶縁膜と、
前記絶縁膜の下の領域と前記絶縁膜との界面に流れる電子を供給するため、前記領域と隣接する位置に形成された導電領域とを備える、半導体装置。
【請求項１６】
{０００１}面を主表面とする六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の主表面に形成されたＳｉＣエピタキシャル成長層と、
前記ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜と、
前記絶縁膜の下の領域と前記絶縁膜との界面に流れる電子を供給するため、前記領域と隣接する位置に形成された導電領域とを備える、半導体装置。
【請求項１７】
{０００１}面を主表面とする六方晶系ＳｉＣ基板と、
前記ＳｉＣ基板の主表面に形成された絶縁膜と、
前記絶縁膜の下の領域と前記絶縁膜との界面に流れる電子を供給するため、前記領域と隣接する位置に形成された導電領域とを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板、エピタキシャル層付基板および半導体装置に関し、より特定的には、基板またはエピタキシャル層付基板の表面に絶縁膜が形成されＳｉＣを含む基板、エピタキシャル層付基板および半導体装置に関する。
【背景技術】
【０００２】
従来、ＳｉＣ基板および当該ＳｉＣ基板を用いた半導体装置が知られている（たとえば、特表２００３−５０２８５７号公報：以下、特許文献１と呼ぶ）。当該特許文献１では、＜１−１００＞方向にオフ角６°以上１０°以下で（０００１）面を傾斜させたＳｉＣ基板の主表面上にＳｉＣエピタキシャル成長層を形成すると、優れた特性のＳｉＣエピタキシャル成長層を得ることができるとしている。
【特許文献１】特表２００３−５０２８５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、発明者らは、上述のようなＳｉＣエピタキシャル成長層上に絶縁膜を形成し、当該絶縁膜とＳｉＣエピタキシャル成長層との界面に電子を流すような半導体装置において、上述した引用文献１に記載されたオフ角の範囲では半導体装置の特性（たとえばキャリアとしての電子の移動度の値）がまだ不十分であり、さらなる改善が求められる。
【０００４】
この発明は、上記のような課題を解決するために成されたものであり、この発明は、特性の向上を図ることが可能な基板、エピタキシャル層付基板および半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
この発明に従ったエピタキシャル層付基板は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル成長層と、ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜とを備える。このようにすれば、ＳｉＣエピタキシャル成長層の表面に（０００１）面をテラスの上面とする微細なステップが複数形成されている状態において、ステップの延在方向がオフ角方向となす角度をほぼ垂直とすることができるとともに、オフ角度θを比較的小さくすることによって１つのテラス上面（（０００１）面）の面積を比較的大きくすることができる。そして、六方晶系ＳｉＣ基板上に形成されたＳｉＣエピタキシャル成長層では、上記ＳｉＣ基板と同様に（０００１）面の酸化速度が最も遅く安定であるため、当該（０００１）面上に絶縁膜を形成すると、絶縁膜（たとえば酸化膜など）の形成が容易であるとともに、絶縁膜とＳｉＣエピタキシャル成長層との境界部（ＭＯＳ界面）における界面準位密度を低減することができる。そのため、上記エピタキシャル層付基板を用いてたとえばＳｉＣ  ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成すると、優れた品質（たとえば優れたキャリア移動度）のＭＯＳ界面を利用して当該ＭＯＳＦＥＴの性能を向上させることができる。
【０００６】
この発明に従ったエピタキシャル層付基板は、{０００１}面を主表面とする六方晶系ＳｉＣ基板と、ＳｉＣ基板の主表面に形成されたＳｉＣエピタキシャル成長層と、ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜とを備える。この場合、酸化速度が最も遅く安定な（０００１）面を表面とするＳｉＣエピタキシャル成長層上に絶縁膜を形成することで、面積が広く、界面準位密度の低いＭＯＳ界面を得ることができる。このため、当該エピタキシャル層付基板を用いてたとえばＳｉＣ  ＭＯＳＦＥＴを形成すると、優れた性能のＭＯＳＦＥＴを実現できる。
【０００７】
上記エピタキシャル層付基板では、ＳｉＣエピタキシャル成長層において絶縁膜下に位置する領域の導電性不純物濃度が１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下であってもよい。この場合、半導体装置（たとえばＭＯＳＦＥＴ）の製造に適したエピタキシャル層付基板を得ることができる。ここで、上記導電性不純物濃度を１×１０１３／ｃｍ３以上としたのは、エピ成長条件の最適化により得られた不純物濃度の下限が上記値であるという理由による。また、上記導電性不純物濃度を１×１０１８／ｃｍ３以下としたのは、イオン注入によりエピタキシャル層付基板（エピ基板）での不純物濃度よりも濃度の高いチャネル層を作成することができる不純物濃度の上限という理由による。なお、上記導電性不純物濃度は、好ましくは１×１０１４／ｃｍ３以上５×１０１７／ｃｍ３以下、より好ましくは１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下である。
【０００８】
上記エピタキシャル層付基板では、ＳｉＣエピタキシャル成長層の厚みが０．５μｍ以上１００μｍ以下であってもよい。この場合、半導体装置の製造に適したエピタキシャル層付基板を得ることができる。ここで、上記ＳｉＣエピタキシャル成長層の厚みを０．５μｍ以上としたのは、基板の影響を受けない最小の厚みが上記数値であるという理由による。また、ＳｉＣエピタキシャル成長層の厚みを１００μｍ以下としたのは、エピ成膜後の表面が鏡面を維持できる上限が上記数値であるという理由による。
【０００９】
この発明に従った基板は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、ＳｉＣ基板の表面に形成された絶縁膜とを備える。このようにすれば、オフ角方向が＜１−１００＞であることから、ＳｉＣ基板の表面に（０００１）面をテラスの上面とする微細なステップが複数形成されている状態において、ステップの延在方向がオフ角方向となす角度をほぼ垂直とすることができるとともに、オフ角度θを比較的小さくすることによって１つのテラス上面（（０００１）面）の面積を比較的大きくすることができる。そして、六方晶系ＳｉＣ基板では（０００１）面の酸化速度が最も遅く安定であるため、当該（０００１）面上に絶縁膜を形成すると、絶縁膜（たとえば酸化膜など）の形成が容易であるとともに、絶縁膜とＳｉＣ基板との境界部における界面トラップ準位の密度（界面準位密度）を低減することができる。そのため、当該基板を用いてたとえばＳｉＣ  ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成すると、優れた品質（たとえば優れたキャリア移動度）のＭＯＳ界面を利用して当該ＭＯＳＦＥＴの性能を向上させることができる。
【００１０】
この発明に従った基板は、{０００１}面を主表面とする六方晶系ＳｉＣ基板と、ＳｉＣ基板の主表面に形成された絶縁膜とを備える。この場合、酸化速度が最も遅く安定な（０００１）面上に絶縁膜を形成することで、面積が広く、界面準位密度の低い界面（たとえばＭＯＳ界面）を得ることができる。このため、当該基板を用いてたとえばＳｉＣ  ＭＯＳＦＥＴを形成すると、優れた性能のＭＯＳＦＥＴを実現できる。
【００１１】
上記基板では、ＳｉＣ基板において絶縁膜下に位置する領域の導電性不純物濃度が１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下であってもよい。この場合、半導体装置（たとえばＭＯＳＦＥＴ）の製造に適した基板を得ることができる。ここで、上記導電性不純物濃度を１×１０１３／ｃｍ３以上としたのは、エピ成長条件の最適化により得られた不純物濃度の下限が上記値であるという理由による。また、上記導電性不純物濃度を１×１０１８／ｃｍ３以下としたのは、イオン注入によりエピ基板での不純物濃度よりも濃度の高いチャネル層を作成することができる不純物濃度の上限という理由による。
【００１２】
この発明に従った半導体装置は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル成長層と、ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜と、絶縁膜の下の領域と絶縁膜との界面に流れる電子を供給するため、上記領域と隣接する位置に形成された導電領域とを備える。
【００１３】
このようにすれば、ＳｉＣ基板の表面およびＳｉＣエピタキシャル成長層の表面に（０００１）面をテラスの上面とする微細なステップが複数形成されている状態において、ステップの延在方向がオフ角方向となす角度をほぼ垂直とすることができるとともに、オフ角度θを比較的小さくすることによって１つのテラス上面（（０００１）面）の面積を比較的大きくすることができる。そして、このようなテラス上面上に絶縁膜を形成することで、ＳｉＣエピタキシャル成長層と絶縁膜との境界部（界面）における界面準位密度を低減することができる。このため、導電領域から界面に流れる電子の移動度を向上させることができるので、特性の優れた半導体装置を実現できる。
【００１４】
この発明に従った半導体装置は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板と、ＳｉＣ基板の表面に形成された絶縁膜と、絶縁膜の下の領域と絶縁膜との界面に流れる電子を供給するため、当該領域と隣接する位置に形成された導電領域とを備える。
【００１５】
このようにすれば、ＳｉＣ基板の表面に（０００１）面をテラスの上面とする微細なステップが複数形成されている状態において、ステップの延在方向がオフ角方向となす角度をほぼ垂直とすることができるとともに、オフ角度θを比較的小さくすることによって１つのテラス上面（（０００１）面）の面積を比較的大きくすることができる。そして、このようなテラス上面上に絶縁膜を形成することで、ＳｉＣ基板と絶縁膜との境界部（界面）における界面準位密度を低減することができる。このため、導電領域から界面に流れる電子の移動度を向上させることができるので、特性の優れた半導体装置を実現できる。
【００１６】
この発明に従った半導体装置は、{０００１}面を主表面とする六方晶系ＳｉＣ基板と、ＳｉＣ基板の表面に形成されたＳｉＣエピタキシャル成長層と、ＳｉＣエピタキシャル成長層の表面に形成された絶縁膜と、絶縁膜の下の領域と絶縁膜との界面に流れる電子を供給するため、上記領域と隣接する位置に形成された導電領域とを備える。
【００１７】
また、この発明に従った半導体装置は、{０００１}面を主表面とする六方晶系ＳｉＣ基板と、ＳｉＣ基板の表面に形成された絶縁膜と、絶縁膜の下の領域と絶縁膜との界面に流れる電子を供給するため、当該領域と隣接する位置に形成された導電領域とを備える。
【００１８】
この場合、酸化速度が最も遅く安定な（０００１）面上に絶縁膜を形成することで、面積が広く、界面準位密度の低い界面を得ることができる。このため、優れた性能の半導体装置を実現できる。なお、上記半導体装置はＭＯＳＦＥＴであってもよい。
【発明の効果】
【００１９】
このように、本発明による基板またはエピタキシャル層付基板を用いれば、面積が広く、界面準位密度の低い界面（ＳｉＣ基板またはＳｉＣエピタキシャル成長層と、絶縁膜との界面）を実現できるため、当該界面にキャリアを流す半導体装置の特性を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００２１】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
【００２２】
図１を参照して、本発明による半導体装置１は、縦型ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔｅｄ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であって、基板２、バッファ層２１、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５、酸化膜２６、ソース電極１１および上部ソース電極２７、ゲート電極１０および基板２の裏面側に形成されたドレイン電極１２を備える。具体的には、導電型がｎの炭化ケイ素（ＳｉＣ）からなる基板２の表面上に、炭化ケイ素からなるバッファ層２１が形成されている。基板２としては、六方晶系ＳｉＣ基板である４Ｈ−ＳｉＣ基板を用いる。このバッファ層２１は導電型がｎ型であり、その厚みはたとえば０．５μｍである。また、バッファ層２１におけるｎ型の導電性不純物の濃度はたとえば５×１０17ｃｍ-3とすることができる。
【００２３】
バッファ層２１上には耐圧保持層２２が形成されている。耐圧保持層２２は、導電型がｎ型の炭化ケイ素からなり、たとえばその厚みは１０μｍである。また、ＳｉＣエピタキシャル成長層としての耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、５×１０15ｃｍ-3という値を用いることができる。
【００２４】
この耐圧保持層２２の表面層には、導電型がｐ型であるｐ領域２３が互いに間隔を隔てて形成されている。ｐ領域２３の内部においては、ｐ領域２３の表面層にｎ+領域２４が形成されている。また、このｎ+領域２４に隣接する位置には、ｐ+領域２５が形成されている。一方のｐ領域２３におけるｎ+領域２４上から、ｐ領域２３、２つのｐ領域２３の間において露出する耐圧保持層２２、他方のｐ領域２３および当該他方のｐ領域２３におけるｎ+領域２４上にまで延在するように、絶縁膜としての酸化膜２６が形成されている。
【００２５】
酸化膜２６上にはゲート電極１０が形成されている。また、ｎ+領域２４およびｐ+領域２５上にはソース電極１１が形成されている。このソース電極１１上には上部ソース電極２７が形成されている。そして、基板２において、バッファ層２１が形成された側の表面とは反対側の裏面にドレイン電極１２が形成されている。
【００２６】
図１に示した半導体装置１の基板２は、（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板（具体的には４Ｈ−ＳｉＣ基板）である。つまり、半導体装置１は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板としての基板２と、基板２の表面に形成されたＳｉＣエピタキシャル成長層としての耐圧保持層２２およびｐ領域２３と、耐圧保持層２２およびｐ領域２３の表面に形成された絶縁膜としての酸化膜２６と、酸化膜２６の下の領域（ｐ領域２３の上層）と酸化膜２６との界面（ＭＯＳ界面）に流れる電子を供給するため、上記領域と隣接する位置に形成された導電領域としてのｎ＋領域２４とを備える。このようにオフ角方向を＜１−１００＞方向とすることで、ＳｉＣエピタキシャル成長層である耐圧保持層２２の表面のうち、少なくとも酸化膜２６との界面領域においては、図２および図３に示すようにｐ領域２３の表面に（０００１）面を上面とする階段状のテラスが形成されている。図２は、図１に示した半導体装置における耐圧保持層の表面に形成されるテラスを示す平面模式図である。図３は、図２の線分ＩＩＩ−ＩＩＩにおける断面模式図である。
【００２７】
図２および図３を参照して、図１に示した半導体装置１の耐圧保持層２２の表面には、矢印１８に示す＜１−１００＞方向に対して境界１３がほぼ垂直な方向に延びるとともに、当該境界１３を挟んでテラスの上段側１６とテラスの下段側１７とが階段状に配置された構造が形成されている。図２および図３に示すように、本発明による半導体装置１においては、基板２での（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下となっていることから、矢印１８で示す＜１−１００＞方向に対してテラスの境界１３がほぼ垂直な方向に直線性よく延在している。これは、従来から良く用いられるオフ角方向を＜１１−２０＞方向としたオフ角基板と大きく相違する。
【００２８】
ここで、図４および図５を参照して、従来の＜１１−２０＞方向をオフ角方向としたＳｉＣ基板を用いた場合の、テラスの構成について簡単に説明する。図４は、オフ角方向を＜１１−２０＞方向としたＳｉＣ基板を用いて図１に示した半導体装置と同様の構成の半導体装置を形成した場合に、耐圧保持層の表面に形成されるテラスを示す平面模式図である。図５は、図４の線分Ｖ−Ｖにおける断面模式図である。なお、図４および図５はそれぞれ図２および図３に対応する。
【００２９】
図４および図５を参照して、＜１１−２０＞方向をオフ角方向としたＳｉＣ基板を用いた半導体装置でも、図１に示した半導体装置１と同様に、耐圧保持層２２の表面に図４および図５のようなテラス構造が形成される。ただし、図４および図５に示したように、矢印１９に示したオフ角方向である＜１１−２０＞方向に対して、テラスの境界１３の延在方向は交差する方向となる。このため、テラスの上段側１６と下段側１７とは、その境界部が大きく蛇行するような構成となり、１つのテラスの上面の平面形状は、当該平面形状の外周部が蛇行した多角形状となる。一方、図２および図３に示した本発明による半導体装置では、テラスの上段側１６および下段側１７の上面の平面形状は、ほぼ矩形状（四角形状）となるため、当該テラスの上段側１６または下段側１７の上面に、半導体装置のたとえばチャネル領域など、キャリアが移動する領域を容易に形成することができる。また、図４および図５に示すような境界１３が蛇行する（ジグザグ状の境界１３を有する）場合より、図２および図３に示したように、テラスの境界１３がほぼ直線状（オフ角方向に対してほぼ垂直な方向に延びる直線状）になっているため、図１に示した半導体装置１では、耐圧保持層２２と酸化膜２６との界面における界面準位密度をより低減することが可能である。この結果、図１に示した半導体装置１では、図４および図５に示したような構造の場合より、当該界面近傍におけるキャリアの移動度を向上させることができる。
【００３０】
図６は、図１に示した半導体装置の製造方法を説明するためのフローチャートである。図７〜図１０は、図１に示した半導体装置の製造方法を説明するための断面模式図である。図６〜図１０を参照して、本発明による半導体装置の実施の形態１の製造方法を説明する。
【００３１】
まず、図６に示すように、基板準備工程（Ｓ１０）を実施する。ここでは、（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）を基板２（図１参照）として準備する。このような基板は、たとえば（０００１）面を主表面とするインゴットから＜１−１００＞方向にオフ角θを０°超え８°以下の所定の角度として基板を切出すといった手法により得ることができる。
【００３２】
次に、バッファ層形成工程（Ｓ２０）を実施する。具体的には、バッファ層２１として導電型がｎ型の炭化ケイ素からなり、たとえばその厚みが０．５μｍのエピタキシャル層を形成する。また、このときバッファ層を形成するための原料ガスとして、たとえばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いる。バッファ層２１における導電型不純物の濃度は、たとえば５×１０17ｃｍ-3といった値を用いることができる。
【００３３】
次に、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、バッファ層２１上に耐圧保持層２２を形成する。この耐圧保持層２２としては、導電型がｎ型の炭化ケイ素からなる層をエピタキシャル成長法によって形成する。このエピタキシャル層形成工程（Ｓ３０）においては、原料ガスとしてたとえばＳｉＨ４ガスおよびＣ３Ｈ８ガスを用いることができる。このようにして、図７に示すような構造を得る。
【００３４】
この耐圧保持層２２の厚みとしては、たとえば１０μｍといった値を用いることができる。また、この耐圧保持層２２におけるｎ型の導電性不純物の濃度としては、たとえば５×１０15ｃｍ-3といった値を用いることができる。また、耐圧保持層２２の厚みは０．５μｍ以上１００μｍ以下としてもよい。
【００３５】
次に、注入工程（Ｓ４０）を実施する。具体的には、フォトリソグラフィおよびエッチングを用いて形成した酸化膜をマスクとして用いて、導電型がｐ型の不純物を耐圧保持層２２に注入することにより、ｐ領域２３（図８参照）を形成する。また、用いた酸化膜を除去した後、再度新たなパターンを有する酸化膜を、フォトリソグラフィおよびエッチングを用いて形成する。そして、当該酸化膜をマスクとして、ｎ型の導電性不純物を所定の領域に注入することにより、ｎ+領域２４（図８参照）を形成する。また、同様の手法を用いて、導電型がｐ型の導電性不純物を注入することにより、ｐ+領域２５（図８参照）を形成する。なお、上記ｐ領域２３における導電性不純物の濃度は１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下、好ましくは１×１０１４／ｃｍ３以上５×１０１７／ｃｍ３以下、より好ましくは１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下とすることができる。
【００３６】
このような注入工程（Ｓ４０）の後、活性化アニール処理を行なう。この活性化アニール処理としては、たとえばアルゴンガスを雰囲気ガスとして用いて、加熱温度１７００℃、加熱時間３０分といった条件を用いることができる。このようにして、図８に示す構造を得る。
【００３７】
次に、ゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、耐圧保持層２２、ｐ領域２３、ｎ+領域２４、ｐ+領域２５上を覆うように酸化膜２６を形成する。この酸化膜２６を形成するための条件としては、たとえばドライ酸化（熱酸化）を行なってもよい。このドライ酸化の条件としては、加熱温度を１２００℃、加熱時間を３０分といった条件を用いることができる。このようにして、図９に示す構造を得る。
【００３８】
次に、電極形成工程（Ｓ６０）を実施する。具体的には、上記酸化膜２６上にフォトリソグラフィ法を用いてパターンを有するレジスト膜を形成する。当該レジスト膜をマスクとして用いて、ｎ+領域２４およびｐ+領域２５上に位置する酸化膜２６の部分をエッチングにより除去する。この後、レジスト膜上および当該酸化膜２６に形成された開口部内部においてｎ+領域２４およびｐ+領域２５と接触するように金属などの導電体膜を形成する。その後、レジスト膜を除去することにより、当該レジスト膜上に位置していた導電体膜を除去（リフトオフ）する。ここで、導電体としては、たとえばニッケル（Ｎｉ）を用いることができる。この結果、図１０に示すように、ソース電極１１を得ることができる。なお、ここでアロイ化のための熱処理を行なうことが好ましい。具体的には、たとえば雰囲気ガスとして不活性ガスであるアルゴン（Ａｒ）ガスを用い、加熱温度を９５０℃、加熱時間を２分といった熱処理（アロイ化処理）を行なう。
【００３９】
その後、ソース電極１１上に上部ソース電極２７（図１参照）を形成する。また、ゲート絶縁膜としての酸化膜２６上にゲート電極１０を形成する。また、基板２の裏面上にドレイン電極１２（図１参照）を形成する。このようにして、図１に示す半導体装置を得ることができる。
【００４０】
また、基板２として、（０００１）面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。つまり、半導体装置１が、{０００１}面を主表面とする六方晶系ＳｉＣ基板としての（０００１）面を主表面とする４Ｈ−ＳｉＣ基板からなる基板２と、基板２の主表面に形成されたＳｉＣエピタキシャル成長層としてのｐ領域２３と、ｐ領域２３の表面上に形成された絶縁膜としての酸化膜２６とを備える。このような基板２は、たとえば（０００１）面を主表面とするインゴットから基板を切出すといった手法により得ることができる。なお、ここで(０００１)面を主表面とするとは、（０００１）面の任意の方向におけるオフ角が１°以下、好ましくは０．５°以下、より好ましくは０°であることを意味する。また、このような（０００１）面を主表面とするＳｉＣ基板を用いることで、耐圧保持層２２と酸化膜２６との界面においてテラスの段差がほとんど無い状態とすることができるため、当該界面での界面準位密度をより低減できる。このため、図４および図５に示したような構造の場合より、当該界面近傍でのキャリア移動度を向上させることができる。
【００４１】
上述のような（０００１）面を主表面とする４Ｈ−ＳｉＣ基板を基板２として用いた半導体装置の製造方法は、基本的には図６に示した製造方法を用いることができる。ただし、バッファ層形成工程（Ｓ２０）およびエピタキシャル層形成工程（Ｓ３０）において、たとえば２次元核生成を抑制しステップフローエピを維持することが重要である。そのためにはエピタキシャル成長前にＨ2もしくはＨＣｌガスにより基板２の表面をエッチングすることによって平坦化し、またエピタキシャル成長温度を１５００℃以上１７００℃以下、より好ましくはポリタイプの混入をより抑制できるという理由から１５５０℃以上１６５０℃以下の範囲に保ちエピタキシャル成長速度を１０μｍ以下に抑制することでステップフローを維持する、といった条件を用いる。
【００４２】
（実施の形態２）
図１１は、本発明による半導体装置の実施の形態２を示す断面模式図である。図１１を参照して、本発明による半導体装置の実施の形態１を説明する。
【００４３】
図１１に示す半導体装置１は、炭化ケイ素半導体装置としての横型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であって、基板２、バッファ層２１、エピタキシャル層３、ｐ型層４、ｎ＋領域５、６、ｐ＋領域２５、酸化膜８、ゲート電極１０、ソース電極１１およびドレイン電極１２を備える。具体的には、半導体装置１は、炭化ケイ素（ＳｉＣ）からなる基板２を備える。この基板２上に炭化ケイ素からなるバッファ層２１が形成されている。このバッファ層２１上に炭化ケイ素からなるエピタキシャル層３が形成されている。このエピタキシャル層３上に炭化ケイ素からなるｐ型層４が形成されている。
【００４４】
ｐ型層４の表面に間隔を隔ててｎ+領域５、６が形成されている。このｎ+領域５、６の間のチャネル領域上に、ゲート絶縁膜としての酸化膜８が形成されている。この酸化膜８上にゲート電極１０が形成されている。ｎ+領域５、６のそれぞれの上に、ソース電極１１およびドレイン電極１２が形成されている。基板２としては、六方晶系ＳｉＣ基板である４Ｈ−ＳｉＣ基板を用いる。基板２はｎ型の導電性不純物を含む。より詳しく言えば、半導体装置１は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板である基板２と、基板２の表面に形成されたＳｉＣエピタキシャル成長層としてのｐ型層４と、ｐ型層４の表面に形成された絶縁膜としての酸化膜８と、酸化膜８の下の領域（ｐ型層４において酸化膜８下に位置する領域）と酸化膜８との界面に流れる電子を供給するため、上記ｐ型層４の酸化膜８下に位置する領域と隣接する位置に形成された導電領域としてのｎ＋領域５、６とを備える。
【００４５】
バッファ層２１上に形成された炭化ケイ素からなるエピタキシャル層３は、アンドープ層である。このエピタキシャル層３上に形成されたｐ型層４には、ｐ型を示す導電性不純物が含有されている。また、ｎ+領域５、６には、ｎ型を示す導電性不純物が注入されている。
【００４６】
そして、このｐ型層４およびｎ+領域５、６を覆うように酸化膜７、８が形成されている。この酸化膜７、８にはｎ+領域５、６上に位置する領域に開口部が形成されている。当該開口部の内部において、ｎ+領域５、６のそれぞれに電気的に接続されたソース電極１１およびドレイン電極１２が形成されている。そして、ゲート絶縁膜として作用する酸化膜８上にゲート電極１０が配置されている。ｎ+領域５、６の間の距離であるチャネル長は、たとえば１００μｍ程度とすることができる。また、チャネル幅は上記チャネル長のたとえば２倍程度（２００μｍ程度）とすることができる。
【００４７】
図１１に示した半導体装置１を構成する基板２は、図１に示した半導体装置と同様に（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板（具体的には４Ｈ−ＳｉＣ基板）である。このようにすれば、ＳｉＣエピタキシャル成長層であるｐ型層４の表面のうち、少なくとも酸化膜８との界面領域において、図２および図３に示すような（０００１）面を上面とする階段状のテラスをｐ型層４表面に形成することができる。この結果、図１に示した半導体装置１と同様に、酸化膜８とｐ型層４との界面近傍におけるキャリアの移動度を向上させることができる。
【００４８】
図１２〜図１６は、図１１に示した半導体装置の製造方法を説明するための断面模式図である。図１２〜図１６を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
【００４９】
図１１に示した半導体装置１の製造方法は、基本的には図６に示した半導体装置の製造方法と同様の工程を備える。具体的には、まず、図６に示すように、基板準備工程（Ｓ１０）を実施する。この工程においては、具体的には（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）を基板２（図１１参照）として準備する。
【００５０】
次に、バッファ層形成工程（Ｓ２０）を実施する。この工程（Ｓ２０）におけるプロセス条件は、図６に示した半導体装置の製造方法におけるバッファ層形成工程（Ｓ２０）と同様の条件を用いることができる。この結果、基板２の主表面上に炭化ケイ素からなるバッファ層２１（図１２参照）を形成することができる。
【００５１】
次に、エピタキシャル層形成工程（Ｓ３０）を実施する。具体的には、図１２に示すように、エピタキシャル成長法を用いて、バッファ層２１上にアンドープの炭化ケイ素エピタキシャル層３を形成する。このようにして、図１２に示す構造を得る。
【００５２】
次に、図６に示した半導体装置の製造方法と同様に、注入工程（Ｓ４０）を実施する。具体的には、まずエピタキシャル層３にｐ型の導電性を示す導電性不純物（たとえばアルミニウム（Ａｌ））を注入することにより、図１３に示すようにｐ型層４を形成する。ｐ型層４における導電性不純物濃度は１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下とすることができる。次にｎ型の導電型を示す不純物を注入することにより、図１４に示すように、ｎ+領域５、６を形成する。このｎ型を示す導電性不純物としては、たとえばリン（Ｐ）を用いることができる。次に、ｐ型を示す導電性不純物を注入することにより、図１４に示すようにｐ＋領域２５を形成する。このｐ型を示す導電性不純物としては、たとえばアルミニウムを用いることができる。
【００５３】
このｎ+領域５、６およびｐ＋領域２５を形成する場合、従来周知の任意の方法を利用することができる。たとえば、ｐ型層４の上部表面を覆うように酸化膜を形成した後、フォトリソグラフィおよびエッチングによってｎ+領域５、６が形成されるべき領域の平面形状パターンと同じ平面形状パターンを有する開口部を当該酸化膜に形成する。さらに、このパターンが形成された酸化膜をマスクとして導電性不純物を注入する。このようにして、上述したｎ+領域５、６を形成することができる。また、同様の手法を用いて、導電型がｐ型の導電性不純物を注入することにより、ｐ+領域２５を形成することができる。
【００５４】
この後、注入した不純物を活性化するための活性化アニール処理を行なう。この活性化アニール処理の条件としては、たとえば図６に示した半導体装置の製造方法における活性化アニール処理と同様の条件を用いることができる。
【００５５】
次に、図６に示すように、ゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、ｐ型層４、ｎ+領域５、６およびｐ＋領域２５の上部表面を犠牲酸化処理した後、ゲート絶縁膜としての酸化膜７を図１５に示すように形成する。
【００５６】
次に、図６に示すように電極形成工程（Ｓ６０）を実施する。具体的には、フォトリソグラフィ法により酸化膜７上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、酸化膜７を部分的に除去することにより、ｎ+領域５、６およびｐ＋領域２５の上に位置する領域に開口部１５を形成する。この開口部１５の内部に、図７に示すようにソース電極１１およびドレイン電極１２となるべき導電体膜を形成する。この導電体膜は、上述したレジスト膜を残存させたまま形成する。その後、上述したレジスト膜を除去し、酸化膜７上に位置する導電体膜をレジスト膜とともに除去（リフトオフ）することにより、図１６に示すようにソース電極１１およびドレイン電極１２を形成することができる。なお、このときソース電極１１およびドレイン電極１２の間に位置する酸化膜８（図１５に示した酸化膜７の一部）は形成される半導体装置のゲート絶縁膜となる。
【００５７】
この後、さらにゲート絶縁膜として作用する酸化膜８上にゲート電極１０（図１１参照）を形成する。このゲート電極１０の形成方法としては、以下のような方法を用いることができる。たとえば、予め酸化膜８上の領域に位置する開口パターンを有するレジスト膜を形成し、当該レジスト膜の全面を覆うようにゲート電極１０を構成する導電体膜を形成する。そして、レジスト膜を除去することによって、ゲート電極１０となるべき導電体膜の部分以外の導電体膜を除去(リフトオフ）する。この結果、図１１に示すようにゲート電極１０が形成される。このようにして、図１１に示すような半導体装置を得ることができる。
【００５８】
また、基板２として、（０００１）面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。つまり、半導体装置１が、{０００１}面を主表面とする六方晶系ＳｉＣ基板としての（０００１）面を主表面とする４Ｈ−ＳｉＣ基板からなる基板２と、基板２の主表面に形成されたＳｉＣエピタキシャル成長層としてのｐ型層４と、ｐ型層４の表面上に形成された絶縁膜としての酸化膜８とを備える。このような基板２は、たとえば（０００１）面を主表面とするインゴットから基板を切出すといった手法により得ることができる。また、このような（０００１）面を主表面とするＳｉＣ基板を用いることで、ｐ型層４と酸化膜８との界面においてテラスの段差がほとんど無い状態とすることができるため、当該界面での界面準位密度をより低減できる。このため、図４および図５に示したような構造の場合より、当該界面近傍でのキャリア移動度を向上させることができる。
【００５９】
上述のような（０００１）面を主表面とする４Ｈ−ＳｉＣ基板を基板２として用いた半導体装置の製造方法は、基本的には図１１に示した半導体装置の製造方法と同様の方法を用いることができる。ただし、バッファ層形成工程（Ｓ２０）およびエピタキシャル層形成工程（Ｓ３０）において、本発明の実施の形態１において示した（０００１）面上にエピタキシャル成長層を形成するプロセス条件を適用する。
【００６０】
なお、図１や図１１に示した半導体装置は、たとえば図１７に示すようなエピタキシャル層付基板２０を用いて製造してもよい。図１７は、本発明に従ったエピタキシャル層付基板を示す斜視模式図である。
【００６１】
図１７に示すように、本発明に従ったエピタキシャル層付基板２０は、（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）、あるいは（０００１）面を主表面とする六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）である基板２と、当該基板２の主表面上に形成されたＳｉＣエピタキシャル成長層としてのＳｉＣからなるエピタキシャル層３と、当該エピタキシャル層３上に形成された絶縁膜としての酸化膜７とを備える。なお、エピタキシャル層３と基板２との間に、図１や図１１に示したようなバッファ層２１を形成してもよい。このようなエピタキシャル層付基板２０に対して、不純物の注入工程、酸化膜７に開口部を形成するためのエッチング工程、電極を形成するための成膜工程およびエッチング工程など、従来公知の工程を実施することで、図１および図１１に示すような半導体装置を製造してもよい。
【００６２】
また、図６に示した製造方法における工程（Ｓ１０）〜工程（Ｓ５０）を実施することで、つまり半導体装置において必要な不純物領域を注入工程により形成してから酸化膜７を形成してエピタキシャル層付基板２０を得てもよい。
【００６３】
（実施の形態３）
図１８は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１８を参照して、本発明による半導体装置の実施の形態１を説明する。
【００６４】
図１８に示す半導体装置１は、横型のＭＯＳＦＥＴであって、基本的には図１１に示した半導体装置１と同様の構成を備えるが、基板２に直接ｐ型層４、ｎ＋領域５、６、ｐ＋領域２５が形成されている点が異なる。つまり、半導体装置１は、{０００１}面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板である基板２と、基板２の表面に形成された絶縁膜としての酸化膜８と、酸化膜８の下の領域（基板２に形成されたｐ型層４において酸化膜８下に位置する領域）と酸化膜８との界面に流れる電子を供給するため、当該領域と隣接する位置に形成された導電領域としてのｎ＋領域５、６とを備える。図１８に示すように、酸化膜８はＳｉＣからなる基板２に注入により形成されたｐ型層４およびｎ＋領域５、６と接触する。そして、酸化膜８とｐ型層４との接触界面では、ｐ型層４の表面に図２および図３に示したような（０００１）面を上面とする階段状のテラスが形成されている。このようなテラスは、例えば基板表面をＨ２もしくはＨＣｌ雰囲気において１５００℃以上の高温でエッチングする、もしくは基板表面にＳｉ層を形成し１４００℃以上で熱処理することにより形成される。図１８に示した半導体装置１によっても、図１１に示した半導体装置１と同様の効果を得ることができる。
【００６５】
図１９は、図１８に示した半導体装置の製造方法を説明するためのフローチャートである。図１９を参照して、本発明による半導体装置の実施の形態３の製造方法を説明する。
【００６６】
図１９に示すように、まず基板準備工程（Ｓ１０）を実施する。ここでは、図６に示した半導体装置の製造方法と同様に、（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）を基板２（図１８参照）として準備する。
【００６７】
次に、注入工程（Ｓ４０）を実施する。具体的には、まず基板２にｐ型の導電性を示す導電性不純物（たとえばアルミニウム（Ａｌ））を注入することにより、図１８に示すようにｐ型層４を形成する。ｐ型層４における導電性不純物濃度は１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下とすることができる。次にｎ型の導電型を示す不純物を注入することにより、図１８に示すｎ+領域５、６を形成する。次に、ｐ型を示す導電性不純物を注入することにより、図１８に示すようにｐ＋領域２５を形成する。
【００６８】
このｎ+領域５、６およびｐ＋領域２５を形成する場合、図１１に示した半導体装置の製造方法と同様に、従来周知の任意の方法を利用することができる。たとえば、基板２の主表面を覆うように酸化膜を形成した後、フォトリソグラフィおよびエッチングによってｎ+領域５、６が形成されるべき領域の平面形状パターンと同じ平面形状パターンを有する開口部を当該酸化膜に形成する。さらに、このパターンが形成された酸化膜をマスクとして導電性不純物を基板２に注入する。このようにして、上述したｎ+領域５、６を形成することができる。また、同様の手法を用いて、導電型がｐ型の導電性不純物を基板２に注入することにより、ｐ+領域２５を形成することができる。
【００６９】
この後、注入した不純物を活性化するための活性化アニール処理を行なう。この活性化アニール処理の条件としては、たとえば図６に示した半導体装置の製造方法における活性化アニール処理と同様の条件を用いることができる。
【００７０】
次に、ゲート絶縁膜形成工程（Ｓ５０）を実施する。具体的には、ｐ型層４、ｎ+領域５、６およびｐ＋領域２５の上部表面を犠牲酸化処理した後、ゲート絶縁膜としての酸化膜を形成する。
【００７１】
次に、電極形成工程（Ｓ６０）を実施する。この電極形成工程（Ｓ６０）では、図１１に示した半導体装置の製造方法における電極形成工程と同様の工程を用いることができる。この結果、図１８に示すようにソース電極１１、ドレイン電極１２およびゲート電極１０を形成することができる。
【００７２】
また、基板２として、（０００１）面を主表面とする４Ｈ−ＳｉＣ基板を用いてもよい。つまり、図１８に示した半導体装置１は、{０００１}面を主表面とする六方晶系ＳｉＣ基板としての（０００１）面を主表面とする４Ｈ−ＳｉＣ基板である基板２と、基板２の表面に形成された絶縁膜としての酸化膜８と、酸化膜８の下の領域（ｐ型層４において酸化膜８下に位置する領域）と酸化膜８との界面に流れる電子を供給するため、上記領域と隣接する位置に形成された導電領域としてのｎ＋領域５、６とを備える。このような基板２は、たとえば（０００１）面を主表面とするインゴットから基板を切出すといった手法により得ることができる。また、このような（０００１）面を主表面とするＳｉＣ基板を用いることで、ｐ型層４と酸化膜８との界面においてテラスの段差がほとんど無い状態とすることができるため、当該界面での界面準位密度をより低減できる。このため、図４および図５に示したような構造の場合より、当該界面近傍でのキャリア移動度を向上させることができる。
【００７３】
上述のような（０００１）面を主表面とする４Ｈ−ＳｉＣ基板を基板２として用いた半導体装置の製造方法は、基本的には図１９に示した半導体装置の製造方法と同様の方法を用いることができる。
【００７４】
なお、図１８に示した半導体装置は、たとえば図２０に示すような基板３０を用いて製造してもよい。図２０は、本発明に従った基板を示す斜視模式図である。
【００７５】
図２０に示すように、本発明に従った基板３０は、（０００１）面の＜１−１００＞方向におけるオフ角度θが０°超え８°以下の六方晶系ＳｉＣ基板（４Ｈ−ＳｉＣ基板）、あるいは（０００１）面を主表面とする４Ｈ−ＳｉＣ基板である基板２と、当該基板２の主表面に形成された絶縁膜としての酸化膜７とを備える。このような基板３０に対して、不純物の注入工程、酸化膜７に開口部を形成するためのエッチング工程、電極を形成するための成膜工程およびエッチング工程など、従来公知の工程を実施することで、図１８に示すような半導体装置を製造してもよい。
【００７６】
また、図１９に示した製造方法における工程（Ｓ１０）〜工程（Ｓ５０）を実施することで、つまり半導体装置において必要な不純物領域を注入工程により形成してから酸化膜７を形成して基板３０を得てもよい。
【００７７】
また、図１７に示したエピタキシャル層付基板２０では、エピタキシャル層３において酸化膜７下に位置する領域の導電性不純物濃度が１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下であってもよい。この場合、たとえばＭＯＳＦＥＴなどの半導体装置の製造に適したエピタキシャル層付基板２０を得ることができる。なお、上記導電性不純物濃度は、好ましくは１×１０１４／ｃｍ３以上５×１０１７／ｃｍ３以下、より好ましくは１×１０１５／ｃｍ３以上５×１０１６／ｃｍ３以下である。
【００７８】
上記エピタキシャル層付基板２０では、エピタキシャル層３の厚みが０．５μｍ以上１００μｍ以下であってもよい。この場合、半導体装置の製造に適したエピタキシャル層付基板２０を得ることができる。
【００７９】
また、図２０に示した基板３０では、基板２において酸化膜７下に位置する領域の導電性不純物濃度が１×１０１３／ｃｍ３以上１×１０１８／ｃｍ３以下であってもよい。この場合、ＭＯＳＦＥＴなどの製造に適した基板３０を得ることができる。
【００８０】
なお、上記基板３０、上記エピタキシャル層付基板２０および上記半導体装置１において、基板２のオフ角θの値を０°越えとしたのは、１つのテラスの上部表面の面積を大きくするにはオフ角θを極力小さくしたほうが有利なためである。また、オフ角θの上限を８°としたのは、オフ角θが８°程度までであれば、ＭＯＳＦＥＴを形成したときのＭＯＳ界面の特性（キャリア移動度）として十分なものが得られるためである。
【００８１】
上記基板３０、上記エピタキシャル層付基板２０および上記半導体装置１において、オフ角θは０．５°以上６°以下であってもよい。ここで、オフ角θを０．５°以上としたのは、オフ角θを０．５°以上であれば基板２の反りや凹凸の影響を比較的受けにくく、平坦な表面の基板２を準備することが比較的容易だからである。また、オフ角θの上限を６°としたのは、オフ角θが６°を越えるとＭＯＳ界面の特性の向上（キャリア移動度の向上）の程度が、オフ角θが６°以下の場合よりテラスの大きさが小さくなり、界面準位密度の値が大きくなるためである。
【００８２】
上記基板３０、上記エピタキシャル層付基板２０および上記半導体装置１において、基板２のオフ角θは１°以上であってもよい。ここで、オフ角θを１°以上としたのは、オフ角θを１°以上とすれば均一かつ平坦な基板２を比較的容易に得ることができるためである。
【００８３】
上記基板３０、上記エピタキシャル層付基板２０および上記半導体装置１において、基板２のオフ角θは２°以上であってもよい。このようにオフ角θを２°以上とすれば、均一かつ平坦な基板２を容易に得ることができるためである。
【００８４】
上記基板３０、上記エピタキシャル層付基板２０および上記半導体装置１において、基板２のオフ角θは３°以上５°以下であってもよい。このようにオフ角θの範囲を限定すれば、基板２の表面上に安定してＳｉＣからなるエピタキシャル層３や酸化膜７、２６を形成することができる。
【００８５】
なお、上記基板３０または上記エピタキシャル層付基板２０または半導体装置１において、｛０００１｝面のオフ角方向が＜１−１００＞方向であるとは、｛０００１｝面の傾く方向がＳｉＣ基板の＜１−１００＞方向±７．５°の範囲（＜１−１００＞方向を中心として１５°の範囲）内、より好ましくはＳｉＣ基板の＜１−１００＞方向±５°の範囲（＜１−１００＞方向を中心として１０°の範囲）内、さらに好ましくはＳｉＣ基板の＜１−１００＞方向±２．５°の範囲（＜１−１００＞方向を中心として５°の範囲）内に入っていることを意味する。
【００８６】
また、結晶面および結晶方向を表記する際、マイナスの数値を記載する場合、数値の上にバーを記載する表記が一般的であるが、本願の特許請求の範囲、明細書、要約書、図面においては、便宜上数値の前に「−（マイナス）」を付して表記した。
【００８７】
なお、本発明による半導体装置としては、上述のようにＭＯＳＦＥＴを例として説明したが、本発明は他の構成の半導体装置、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ  サイリスタ）などに適用することができる。
【００８８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８９】
本発明は、特に半導体層上に絶縁膜が形成され、当該半導体層と絶縁膜との界面を電子などのキャリアが移動する半導体装置に有利に適用される。
【図面の簡単な説明】
【００９０】
【図１】本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した半導体装置における耐圧保持層の表面に形成されるテラスを示す平面模式図である。
【図３】図２の線分ＩＩＩ−ＩＩＩにおける断面模式図である。
【図４】オフ角方向を＜１１−２０＞方向としたＳｉＣ基板を用いて図１に示した半導体装置と同様の構成の半導体装置を形成した場合に、耐圧保持層の表面に形成されるテラスを示す平面模式図である。
【図５】図４の線分Ｖ−Ｖにおける断面模式図である。
【図６】図１に示した半導体装置の製造方法を説明するためのフローチャートである。
【図７】図１に示した半導体装置の製造方法を説明するための断面模式図である。
【図８】図１に示した半導体装置の製造方法を説明するための断面模式図である。
【図９】図１に示した半導体装置の製造方法を説明するための断面模式図である。
【図１０】図１に示した半導体装置の製造方法を説明するための断面模式図である。
【図１１】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図１２】図１１に示した半導体装置の製造方法を説明するための断面模式図である。
【図１３】図１１に示した半導体装置の製造方法を説明するための断面模式図である。
【図１４】図１１に示した半導体装置の製造方法を説明するための断面模式図である。
【図１５】図１１に示した半導体装置の製造方法を説明するための断面模式図である。
【図１６】図１１に示した半導体装置の製造方法を説明するための断面模式図である。
【図１７】本発明に従ったエピタキシャル層付基板を示す斜視模式図である。
【図１８】本発明による半導体装置の実施の形態３を示す断面模式図である。
【図１９】図１８に示した半導体装置の製造方法を説明するためのフローチャートである。
【図２０】本発明に従った基板を示す斜視模式図である。
【符号の説明】
【００９１】
１  半導体装置、２，３０  基板、３  エピタキシャル層、４  ｐ型層、５，６，２４  ｎ＋領域、７，８，２６  酸化膜、１０  ゲート電極、１１  ソース電極、１２  ドレイン電極、１３  境界、１５  開口部、１６  上段側、１７  下段側、１８，１９  矢印、２０  エピタキシャル層付基板、２１  バッファ層、２２  耐圧保持層、２３  ｐ領域、２５  ｐ＋領域、２７  上部ソース電極。
【図１】
2009200335.tif 000003
【図２】
2009200335.tif 000004
【図３】
2009200335.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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