(57)【要約】【課題】コンパクトで製造コストの低い半導体装置を提供する。【解決手段】半導体装置１は、基板５と、ＪＦＥＴと、裏面電極２８と、整流素子構造(裏面コンタクト電極２７とｎ型層１２との接合部に形成されるＳＢＤ）とを備える。ＪＦＥＴは、基板５の表面側に形成され、ソースおよびドレイン領域９、１０の間で基板５の表面に沿った方向に電流を流す。ＪＦＥＴは、ソースおよびドレイン領域９、１０のいずれか一方と接続されたソース電極２またはドレイン電極４を含む。裏面電極２８は基板５の表面と反対側の裏面側に形成される。ＳＢＤは、ソース電極２またはドレイン電極４と裏面電極２８との間に形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面側に形成され、ソースおよびドレイン領域の間で前記半導体基板の表面に沿った方向に電流を流す横型トランジスタとを備え、
前記横型トランジスタは、前記ソースおよびドレイン領域のいずれか一方と接続された表面側電極を含み、さらに、
前記半導体基板の前記表面と反対側の裏面側に形成された裏面側電極と、
前記表面側電極と前記裏面側電極との間に形成された整流素子構造とを備える、半導体装置。
【請求項２】
前記半導体基板を構成する材料は、ダイヤモンド、炭化珪素、および窒化物半導体からなる群から選択される１つである、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板を構成する材料が炭化珪素であり、
前記横型トランジスタはＪＦＥＴである、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、より特定的には、横型デバイスと整流素子とを備える半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置として、たとえば基板の表面に沿った方向に流れる電流を制御する横型のデバイスが知られている。このような横型のデバイスとして、たとえばＲＥＳＵＲＦ−ＪＦＥＴ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（特開２００３−６８７６２号公報：以下、特許文献１と呼ぶ）。
【０００３】
特許文献１に示されたＲＥＦＵＲＦ−ＪＦＥＴのような横型デバイスでは、電流経路に基板抵抗を含まず、また、半導体内部をチャネルに活用することから、縦型ＭＯＳＦＥＴなどの縦型デバイスで問題となっている界面準位密度の影響を受けず、半導体基板を構成する材料（たとえばＳｉＣなど）の材料固有のキャリア移動度をほぼそのままチャネル移動度とすることができる利点を有するとされている。
【特許文献１】特開２００３−６８７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述した従来の横型デバイスでは、電流制御部以外に、制御する電流を供給するための電極を半導体基板の表面上に形成しなければならず、特に大電流を制御する場合には、電極の抵抗を低減させるため電流パスの幅（すなわち電極の幅）を広くする必要がある。このため、デバイスのサイズが大きくなるという問題があった。
【０００５】
さらに、電力制御においては、上述したＪＦＥＴのような横型デバイスがダイオードと併用されることが多い。この場合、ＪＦＥＴとダイオードとを別個のパッケージとして回路基板などに搭載するため、当該回路基板を含む装置のサイズがやはり大きくなり、また製造コストも増大するという問題があった。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、コンパクトで製造コストの低い半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に従った半導体装置は、半導体基板と、横型トランジスタと、裏面側電極と、整流素子構造とを備える。横型トランジスタは、半導体基板の表面側に形成され、ソースおよびドレイン領域の間で半導体基板の表面に沿った方向に電流を流す。横型トランジスタは、ソースおよびドレイン領域のいずれか一方と接続された表面側電極を含む。裏面側電極は半導体基板の表面と反対側の裏面側に形成される。整流素子は、表面側電極と裏面側電極との間に形成される。
【０００８】
このようにすれば、横型トランジスタと整流素子とを同じ半導体基板上に形成するので、横型トランジスタのみが形成された場合には有効に活用されていなかった横型トランジスタの表面側電極下に位置する半導体基板の半導体特性を整流素子において活用することができる。このため、横型トランジスタと整流素子とを別パッケージで準備する場合よりも、半導体装置のサイズを小さくすることができる。さらに、横型トランジスタと整流素子とが一体となっているため、横型トランジスタと整流素子とを別部材として個別に回路基板へ実装する場合にくらべて、実装作業の工程を簡略化できる。このため、半導体装置を用いた電子機器などの製造コストを低減できる。
【０００９】
上記半導体装置において、半導体基板を構成する材料は、ダイヤモンド、炭化珪素（ＳｉＣ）、および窒化物半導体（たとえばＧａＮ、ＡｌＮなど）からなる群から選択される１つであってもよい。この場合、特にコストの高い材料からなる半導体基板を用いたときに、当該基板を有効活用する本発明の効果は顕著である。
【００１０】
上記半導体装置において、半導体基板を構成する材料は炭化珪素（ＳｉＣ）であってもよい。上記横型トランジスタはＪＦＥＴであってもよい。この場合、ＳｉＣを用いたＪＦＥＴは電流制御などに特に適している。このため、ＳｉＣを用いてＪＦＥＴと整流素子とを一体に形成することで、電流制御に用いる回路を用に構成することができるとともに、当該回路のサイズや製造コストを低減することができる。
【発明の効果】
【００１１】
本発明によれば、横型トランジスタと整流素子構造とを同一の半導体基板上に形成するので、当該横型トランジスタと整流素子とを必要とする回路を容易、低コストかつコンパクトに形成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００１３】
（実施の形態１）
図１は、本発明に従った半導体装置の断面模式図である。図２は、図１に示した半導体装置を用いた降圧型ＤＣ−ＤＣコンバータの回路図である。図１および図２を参照して、本発明による半導体装置の実施の形態１を説明する。
【００１４】
図１および図２を参照して、半導体装置１は、電子が供給されるｎ＋領域であるソース領域９と、電子が取り出されるｎ＋領域であるドレイン領域１０と、ソース領域９とドレイン領域１０との間に配置され、ソース領域９とドレイン領域１０との間を電気的に接続および遮断する、ｐ＋領域であるゲート領域１１とを有する半導体素子としてのＪＦＥＴを複数個備えている。なお、上述したｎ＋領域とは、導電型がｎ型の導電性不純物を相対的に多く導入した領域を意味する。また、上述したｐ＋領域とは、導電型がｐ型の導電性不純物を相対的に多く導入した領域を意味する。
【００１５】
図１を参照して、ＪＦＥＴは、ＳｉＣからなり、導電型がｎ型である基板５と、基板５の主表面（表面）上に形成されたｐ−層である第１のｐ型層６と、第１のｐ型層６上に形成されたｎ型層７と、ｎ型層７上に形成された第２のｐ型層８とを備えている。ここで、第１および第２のｐ型層６、８は導電型がｐ型であるＳｉＣからなる層であり、ｎ型層７は導電型がｎ型であるＳｉＣからなる層である。
【００１６】
第２のｐ型層８およびｎ型層７には、ｎ型層７よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含むソース領域９およびドレイン領域１０が形成される。また、第２のｐ型層８およびｎ型層７には、ソース領域９およびドレイン領域１０に挟まれるように、第１のｐ型層６および第２のｐ型層８よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含むゲート領域１１が形成されている。すなわち、ソース領域９、ゲート領域１１およびドレイン領域１０は、それぞれ第２のｐ型層８を貫通してｎ型層７に至るように形成されている。また、ソース領域９、ゲート領域１１およびドレイン領域１０の底部は、第１のｐ型層６の上部表面（第１のｐ型層６とｎ型層７との境界部）から間隔を隔てて配置されている。
【００１７】
また、ソース領域９から見てゲート領域１１とは反対側には、第２のｐ型層８の上部表面（ｎ型層７の側とは反対側の主面）から第２のｐ型層８を貫通してｎ型層７に至るように、凹部１７が形成されている。つまり、凹部１７の底壁は、第１のｐ型層６とｎ型層７との界面から間隔を隔て、ｎ型層７の内部に位置している。さらに、凹部１７の底壁からｎ型層７を貫通し、第１のｐ型層６に至るように、第１のｐ型層６および第２のｐ型層８よりも高濃度のｐ型不純物を含むｐ＋領域である電位保持領域１５が形成されている。この電位保持領域１５の底部は、基板５の上部表面（基板５と第１のｐ型層６との境界部）から間隔を隔てて配置されている。
【００１８】
また、凹部１７の外側には、さらにｎ型層７および第１のｐ型層６を貫通して基板５に到達する凹部１８が形成されている。凹部１８の底壁は、基板５の主表面（表面）となっている。
【００１９】
さらに、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５のそれぞれの上部表面に接触するように、コンタクト電極２２〜２５が形成されている。また、凹部１８の底では、基板５の上部表面と接触するようにコンタクト電極２６が形成されている。コンタクト電極２２〜２６は、ソース領域９、ゲート領域１１、ドレイン領域１０、電位保持領域１５および基板５とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっていてもよい。
【００２０】
そして、隣接するコンタクト電極２２〜２６同士の間には、たとえば酸化膜からなる絶縁膜１６が形成されている。より具体的には、絶縁膜１６が、第２のｐ型層８の上部表面、凹部１７、１８の底壁および凹部１７、１８の側壁において、コンタクト電極２２〜２６が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合うコンタクト電極２２〜２６同士の間が絶縁されている。
【００２１】
ソース領域９、ゲート領域１１およびドレイン領域１０上のコンタクト電極２２〜２４の上部表面に接触するように、ソース電極２、ゲート電極３およびドレイン電極４がそれぞれ形成されている。これにより、ソース電極２、ゲート電極３およびドレイン電極４は、コンタクト電極２２〜２４を介して、それぞれソース領域９、ゲート領域１１およびドレイン領域１０と電気的に接続されている。
【００２２】
また、ソース電極２は、電位保持領域１５上のコンタクト電極２５の上部表面、およびコンタクト電極２６の上部表面にも接触している。つまり、ソース電極２は、コンタクト電極２５を介して電位保持領域１５とも電気的に接続されている。また、ソース電極２は、コンタクト電極２６を介して基板５とも電気的に接続される。つまり、ソース電極２は、ソース領域９上のコンタクト電極２２の上部表面上から、コンタクト電極２６の上部表面上にまで延在するように形成されている。これにより、電位保持領域１５上のコンタクト電極２５は、ソース領域９上のコンタクト電極２２と同電位に保持されている。
【００２３】
ソース電極２、ゲート電極３およびドレイン電極４は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。このソース電極２、ゲート電極３およびドレイン電極４は、ＪＦＥＴが並ぶ方向に延在することにより、コンタクト電極２２〜２４を介して、それぞれ上記複数のＪＦＥＴのソース領域９同士、ゲート領域１１同士およびドレイン領域１０同士を電気的に接続している。つまり、上記複数個のＪＦＥＴは、ソース領域９同士を接続するソース電極２と、ドレイン領域１０同士を接続するドレイン電極４と、ゲート領域１１同士を接続するゲート電極３とにより並列に接続されている。
【００２４】
基板５の裏面（第１のｐ型層６が形成された表面と反対側の裏面）上には、ｎ型層１２が形成されている。ｎ型層１２の下部表面（基板５とｎ型層１２の境界部と反対側に位置するｎ型層１２の表面）には、ショットキー電極である裏面コンタクト電極２７が形成されている。裏面コンタクト電極２７の下部表面上には、裏面電極２８が形成されている。
【００２５】
このようにすれば、裏面コンタクト電極２７がｎ型層１２にショットキー接触しているため、当該裏面コンタクト電極２７とｎ型層１２との接合部ではショットキー接合による整流素子（ショットキーバリアダイオード：ＳＢＤ）が構成される。
【００２６】
このような半導体装置１を用いた、降圧型ＤＣ−ＤＣコンバータの回路図は、図２に示すようになる。すなわち、電源３０にＪＦＥＴ３１のドレイン電極４と裏面電極２８とが接続され、また、ＪＦＥＴ３１のソース電極２が上記コンバータのチョークコイル３３に接続される。当該コンバータでは、上記整流素子３２とコンデンサ３４と負荷３５とが並列に接続されている。そして、上記整流素子３２とＪＦＥＴ３１とが、図１に示した１つの半導体装置１により構成されている。なお、図１で示したＡ〜Ｄの記号は、図２に示したコンバータの回路図におけるＡ〜Ｄに対応する。
【００２７】
次に、半導体装置１のＪＦＥＴ部の動作について説明する。図１を参照して、ゲート電極３に印加される電圧が０Ｖの状態では、ｎ型層７において、ゲート領域１１とドレイン領域１０とで挟まれた領域および当該挟まれた領域と第１のｐ型層６とで挟まれた領域（ドリフト領域）、ならびにゲート領域１１と第１のｐ型層６とで挟まれた領域（チャネル領域）は空乏化されておらず、ソース領域９とドレイン領域１０とはｎ型層７を介して電気的に接続された状態となっている。そのため、ソース領域９からドレイン領域１０に向かって電子が移動することにより電流が流れる。
【００２８】
一方、ゲート電極３に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、ソース領域９とドレイン領域１０とは電気的に遮断された状態となる。そのため、ソース領域９からドレイン領域１０に向かって電子が移動することができず、電流は流れない。
【００２９】
上述した半導体装置１の特徴的な構成を要約すれば、半導体装置１は、半導体基板としての基板５と、横型トランジスタとしてのＪＦＥＴと、裏面側電極としての裏面電極２８と、整流素子構造としてのＳＢＤ（裏面コンタクト電極２７とｎ型層１２との接触部）とを備える。ＪＦＥＴは、基板５の表面側に形成され、ソース領域９およびドレイン領域１０の間で基板５の表面に沿った方向に電流を流す。ＪＦＥＴは、ソース領域９およびドレイン領域１０のいずれか一方と接続された表面側電極としてのソース電極２またはドレイン電極４を含む。裏面電極２８は基板５の表面と反対側の裏面側に形成される。整流素子（ＳＢＤ）は、ソース電極２またはドレイン電極４と裏面電極２８との間に形成される。
【００３０】
このようにすれば、ＪＦＥＴとＳＢＤとを同じ基板５上に形成するので、ＪＦＥＴのみが形成された場合には有効に活用されていなかったＪＦＥＴの表面側のソース電極２などの下に位置する基板５の半導体特性をＳＢＤにおいて活用することができる。このため、ＪＦＥＴとＳＢＤとを別パッケージで準備する場合よりも、半導体装置のサイズを小さくすることができる。さらに、ＪＦＥＴとＳＢＤとが一体となっているため、ＪＦＥＴとＳＢＤとを別部材として個別に回路基板へ実装する場合にくらべて、実装作業の工程を簡略化できる。このため、半導体装置１を用いたコンバータなどの電子機器などの製造コストを低減できる。
【００３１】
図３は、図１に示した半導体装置の製造方法を示すフローチャートである。図３を参照して、図１に示した半導体装置の製造方法を説明する。
【００３２】
まず、図３に示すように基板準備工程（Ｓ１０）を実施する。具体的には、高濃度のｎ型不純物を含むｎ型のＳｉＣからなる基板５を準備する。基板５の厚みは例えば４００μｍとすることができる。
【００３３】
次に、成膜工程（Ｓ２０）を実施する。具体的には、工程（Ｓ１０）で準備した基板５の主表面上に、上述した第１のｐ型層６、ｎ型層７、第２のｐ型層８を、たとえばエピタキシャル成長法を用いて形成する。また、基板５の裏面上に、ｎ型層１２をたとえばエピタキシャル成長法を用いて形成する。このようにして、基板５の主表面上および裏面上にそれぞれエピタキシャル成長層が形成された構造を得る。なお、気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ４）ガスおよびプロパン（Ｃ３Ｈ８）ガスを用い、キャリアガスとして水素（Ｈ２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ２Ｈ６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ２）を採用することができる。
【００３４】
次に、エッチング工程（Ｓ３０）を実施する。具体的には、第２のｐ型層８の上部表面から第２のｐ型層８を貫通してｎ型層７に至るように、凹部１７および凹部１８がエッチングにより形成される。凹部１７、１８の形成は、たとえば所望の凹部１７または凹部１８の形成位置に開口を有するマスク層を第２のｐ型層８の上部表面上に形成した後、ＳＦ６ガスを用いたドライエッチングにより実施することができる。
【００３５】
次に、注入工程（Ｓ４０）を実施する。この工程（Ｓ４０）では、高濃度のｎ型不純物を含む領域であるソース領域９およびドレイン領域１０が形成される。具体的には、第２のｐ型層８の上部表面上および凹部の内壁にレジストが塗布された後、露光および現像が行なわれ、所望のソース領域９およびドレイン領域１０の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、Ｐ（リン）、Ｎ（窒素）などのｎ型不純物がイオン注入により第２のｐ型層８およびｎ型層７に導入される。これにより、ソース領域９およびドレイン領域１０が形成される。
【００３６】
次に、高濃度のｐ型不純物を含む領域であるゲート領域１１および電位保持領域１５が形成される。具体的には、上述したソース領域９およびドレイン領域１０の形成方法と同様の手順で所望のゲート領域１１および電位保持領域１５の形状に応じた領域に開口を有するレジスト膜を形成する。そして、このレジスト膜をマスクとして用いて、Ａｌ、Ｂ（ホウ素）などのｐ型不純物がイオン注入により第２のｐ型層８、ｎ型層７および第１のｐ型層６に導入される。これにより、ゲート領域１１および電位保持領域１５が形成される。
【００３７】
次に、活性化アニール処理が実施される。この活性化アニール処理では、先の工程で用いられたレジスト膜が除去された後、上述のようにイオン注入が実施された第２のｐ型層８、ｎ型層７および第１のｐ型層６が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる。活性化アニールは、たとえばアルゴンガス雰囲気中において、１７００℃程度の温度に３０分間程度保持する熱処理を実施することにより行なうことができる。
【００３８】
次に、絶縁膜形成工程が実施される。この工程では、上述のように所望のイオン注入層を含む第２のｐ型層８、ｎ型層７および第１のｐ型層６が形成されたｎ型の基板が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなる酸化膜である絶縁膜１６（図１参照）が、第２のｐ型層８の上部表面および凹部１７、１８の内壁を覆うように形成される。
【００３９】
次に、電極形成工程（Ｓ５０）が実施される。具体的には、まずコンタクト電極形成工程を実施する。この工程では、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極２２〜２６が形成される。具体的には、まず、フォトリソグラフィ法を用いて所望のコンタクト電極２２〜２６の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、ソース領域９、ゲート領域１１、ドレイン領域１０、電位保持領域１５上および凹部１８の底に位置する絶縁膜が除去される。
【００４０】
その後、たとえばＮｉ（ニッケル）が蒸着されることにより、絶縁膜から露出したソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５上、凹部１８の底において露出する基板５の上部表面およびレジスト膜上にニッケル層が形成される。さらに、レジスト膜が除去されることにより、レジスト膜上のニッケル層が除去（リフトオフ）されて、絶縁膜１６から露出したソース領域９、ゲート領域１１、ドレイン領域１０、電位保持領域１５上および基板５の上部表面上にニッケル層が残存する。そして、たとえば１０００℃程度に加熱する熱処理が実施されることにより、ニッケル層がシリサイド化する。これにより、ソース領域９、ゲート領域１１、ドレイン領域１０、電位保持領域１５および基板５にオーミック接触可能なＮｉＳｉからなるコンタクト電極２２〜２６が形成される。
【００４１】
次に、ソース領域９、電位保持領域１５および基板５上のコンタクト電極２２、２５、２６の上部表面に接触するソース電極２、ゲート領域１１上のコンタクト電極２３の上部表面に接触するゲート電極３、およびドレイン領域１０上のコンタクト電極２４の上部表面に接触するドレイン電極４を形成する。ソース電極２、ゲート電極３およびドレイン電極４は、たとえばソース電極２、ゲート電極３およびドレイン電極４を形成すべき所望の領域に開口を有するレジスト膜を形成し、Ａｌを蒸着した後、レジスト膜とともにレジスト膜上のＡｌを除去すること（リフトオフ）により形成することができる。
【００４２】
ここで、工程（Ｓ１０）において準備された基板５上に、工程（Ｓ２０）〜（Ｓ４０）においては、上述のようにソース電極２、ゲート電極３およびドレイン電極４が、コンタクト電極２２〜２５（図１参照）を介して、それぞれ複数の上記ＪＦＥＴのソース領域９同士、ゲート領域１１同士およびドレイン領域１０同士を接続するように形成される。これにより、複数個のＪＦＥＴが、ソース領域９同士を接続するソース電極２と、ドレイン領域１０同士を接続するドレイン電極４と、ゲート領域１１同士を接続するゲート電極３とにより並列に接続される。
【００４３】
次に、基板５の裏面側に位置するｎ型層１２の下部表面上に、裏面コンタクト電極２７を形成する。この裏面コンタクト電極はショットキー電極である。また、この裏面コンタクト電極２７の下部表面上に裏面電極２８を形成する。
【００４４】
その後、後処理工程（Ｓ６０）を実施する。具体的には、基板５を所定のダイシングラインで切断することで、ここの半導体装置１を分離する。このようにして、図１に示す半導体装置１を得ることができる。
【００４５】
（実施の形態２）
図４は、本発明に従った半導体装置の断面模式図である。図５は、図４に示した半導体装置を用いた昇圧型ＤＣ−ＤＣコンバータの回路図である。図４および図５を参照して、本発明による半導体装置の実施の形態２を説明する。
【００４６】
図４に示す半導体装置１は、基本的には図１に示した半導体装置１と同様の構成を備えるが、ショットキーバリアダイオードの形成位置が図１に示した半導体装置１とは異なっている。すなわち、図４に示した半導体装置１では、図１における凹部１８に代えて、ドレイン領域１０に隣接する位置に、基板５の上部表面を露出させる凹部１９が形成されている。そして、凹部１９の底壁には、基板５の上部表面と接触するようにショットキー電極であるコンタクト電極３７が形成されている。このコンタクト電極３７はドレイン電極４と電気的に接続されている。
【００４７】
また、基板５の裏面側には、基板５とオーミック接続された裏面コンタクト電極３８が形成されている。
【００４８】
このような構成の半導体装置１では、ソース領域９、ゲート領域１１およびドレイン領域１０などによって横型トランジスタとしてのＪＦＥＴが構成されるとともに、コンタクト電極３７と基板５との接合部において整流素子構造としてのＳＢＤが構成される。
【００４９】
図４に示した半導体装置を用いて昇圧型ＤＣ−ＤＣコンバータを構成する場合、図５に示すような構成となる。図５に示すコンバータでは、電源３０にチョークコイル３３を介して半導体装置１のドレイン電極４を接続する。そして、電源３０には半導体装置１のソース電極２も接続する。そして、半導体装置１の裏面コンタクト電極３８はコンデンサ３４に接続される。半導体装置１のＪＦＥＴ３１は、電源３０に対してコンデンサ３４および負荷３５と並列に接続される。
【００５０】
このように、本発明による半導体装置１を用いれば、１つの半導体装置１によりＪＦＥＴ３１と整流素子３２とを実現できるため、コンバータを構成する部材の数を低減でき、コンバータ自体のコンパクト化も可能となる。
【００５１】
次に、図４に示した半導体装置の製造方法を説明する。図４に示した半導体装置１の製造方法は、基本的には図３に示した半導体装置の製造方法と同様である。具体的には、以下のような工程を用いることができる。
【００５２】
まず、図３に示す製造方法と同様に、基板準備工程（Ｓ１０）を実施する。
次に、成膜工程（Ｓ２０）を実施する。具体的な条件は図３に示した製造方法における工程（Ｓ２０）と同様の条件を用いることができる。この結果、工程（Ｓ１０）で準備した基板５の主表面上に、上述した第１のｐ型層６、ｎ型層７、第２のｐ型層８を、たとえばエピタキシャル成長法を用いて形成する。
【００５３】
次に、エッチング工程（Ｓ３０）を実施する。具体的には、第２のｐ型層８の上部表面から第２のｐ型層８を貫通してｎ型層７に至る、あるいはさらにｎ型層７、第１のｐ型層６を貫通して基板５を露出させるように、ソース領域９と隣接する凹部およびドレイン領域１０と隣接する凹部１９がエッチングにより形成される。
【００５４】
次に、注入工程（Ｓ４０）を実施する。この工程（Ｓ４０）では、高濃度のｎ型不純物を含む領域であるソース領域９およびドレイン領域１０が形成される。具体的な条件は、図３に示した製造方法における工程（Ｓ４０）での条件と同様の条件を用いることができる。
【００５５】
次に、高濃度のｐ型不純物を含む領域であるゲート領域１１および電位保持領域１５が形成される。具体的な条件は、図３に示した製造方法における工程（Ｓ４０）での条件と同様の条件を用いることができる。
【００５６】
次に、活性化アニール処理が実施される。この活性化アニール処理では、先の工程で用いられたレジスト膜が除去された後、上述のようにイオン注入が実施された第２のｐ型層８、ｎ型層７および第１のｐ型層６が加熱されることにより、上記イオン注入によって導入された不純物を活性化させる。活性化アニールの条件も、実施の形態１における条件と同様とすることができる。
【００５７】
次に、絶縁膜形成工程が実施される。この工程では、上述のように所望のイオン注入層を含む第２のｐ型層８、ｎ型層７および第１のｐ型層６が形成されたｎ型の基板が熱酸化される。これにより、二酸化珪素（ＳｉＯ２）からなる酸化膜である絶縁膜１６（図４参照）が、第２のｐ型層８の上部表面および凹部１９の側壁を覆うように形成される。
【００５８】
次に、電極形成工程（Ｓ５０）が実施される。具体的には、まずコンタクト電極形成工程を実施する。この工程では、ソース領域９、ゲート領域１１、ドレイン領域１０および電位保持領域１５のそれぞれの上部表面に接触するように、たとえばＮｉＳｉからなるコンタクト電極２２〜２５が形成される。具体的な方法は実施の形態１と同様である。これにより、ソース領域９、ゲート領域１１、ドレイン領域１０、電位保持領域１５にオーミック接触可能なＮｉＳｉからなるコンタクト電極２２〜２５が形成される。
【００５９】
さらに、凹部１９の底部にて、基板５に接触するようにショットキー電極であるコンタクト電極３７を形成する。
【００６０】
次に、ソース領域９、電位保持領域１５および基板５上のコンタクト電極２２、２５の上部表面に接触するソース電極２、ゲート領域１１上のコンタクト電極２３の上部表面に接触するゲート電極３、およびドレイン領域１０上のコンタクト電極２４およびコンタクト電極３７の上部表面に接触するドレイン電極４を形成する。ソース電極２、ゲート電極３およびドレイン電極４の形成方法は、基本的に実施の形態１における製造方法と同様である。
【００６１】
ここで、工程（Ｓ１０）において準備された基板５上に、工程（Ｓ２０）〜（Ｓ４０）においては、上述のようにソース電極２、ゲート電極３およびドレイン電極４が、コンタクト電極２２〜２５（図１参照）を介して、それぞれ複数の上記ＪＦＥＴのソース領域９同士、ゲート領域１１同士およびドレイン領域１０同士を接続するように形成される。これにより、複数個のＪＦＥＴが、ソース領域９同士を接続するソース電極２と、ドレイン領域１０同士を接続するドレイン電極４と、ゲート領域１１同士を接続するゲート電極３とにより並列に接続される。
【００６２】
次に、基板５の裏面側に、裏面コンタクト電極３８を形成する。この裏面コンタクト電極はオーミック電極である。また、この裏面コンタクト電極３８の下部表面上に裏面電極２８を形成する。
【００６３】
その後、後処理工程（Ｓ６０）を実施する。具体的には、基板５を所定のダイシングラインで切断することで、ここの半導体装置１を分離する。このようにして、図４に示す半導体装置１を得ることができる。
【００６４】
なお、上述した基板５の材料としては、ダイヤモンドや窒化物半導体（たとえばＧａＮ、ＡｌＮなど）といったワイドバンドギャップ半導体を用いてもよい。
【００６５】
（実施例１）
図４に示した構成の半導体装置を試料として形成した。具体的には、基板５として4Ｈ−ＳｉＣからなる（０００１）８°ｏｆｆ基板を用いた。当該基板５の裏面側にｎ型層１２として、窒素（Ｎ）をドープしたＳｉＣエピタキシャル層を形成した。ｎ型層１２の厚みは３μｍであり、窒素の濃度は１Ｅ１７ｃｍ−３とした。また、基板５の表面上に位置する第１のｐ型層６として、アルミニウム（Ａｌ）をドープしたＳｉＣエピタキシャル層を形成した。第１のｐ型層６の厚みは８μｍであり、アルミニウムの濃度は１．５Ｅ１６ｃｍ−３とした。また、ｎ型層７として、窒素（Ｎ）をドープしたＳｉＣエピタキシャル層を形成した。ｎ型層７の厚みは０．５μｍであり、窒素の濃度は２Ｅ１７ｃｍ−３とした。また、第２のｐ型層８として、アルミニウム（Ａｌ）をドープしたＳｉＣエピタキシャル層を形成した。第２のｐ型層８の厚みは０．２５μｍであり、アルミニウムの濃度は２Ｅ１７ｃｍ−３とした。絶縁膜１６として、シリコン酸化膜（ＳｉＯ２）を形成した。絶縁膜１６の厚みは０．１μｍとした。ソース領域９およびドレイン領域１０は、リン（Ｐ）をイオン注入することで形成した。当該イオン注入におけるドーズ量は１．１Ｅ１４ｃｍ−２とした。ゲート領域１１は、アルミニウムをイオン注入することで形成した。当該イオン注入におけるドーズ量は１．１Ｅ１４ｃｍ−２とした。また、コンタクト電極３７として、ニッケル（Ｎｉ）からなる膜を形成した。当該コンタクト電極３７の厚みは０．１μｍとした。さらに、裏面コンタクト電極３８として、ニッケル（Ｎｉ）からなる膜を形成した。当該裏面コンタクト電極３８の厚みは０．３μｍとした。また、ソース電極２、ゲート電極３、ドレイン電極４として、それぞれアルミニウムからなる厚みが３μｍの膜を形成した。
【００６６】
そして、ゲート電極３に−８Ｖの電位を印加しているときに、ソース領域とドレイン領域との間には５５０Ｖの耐圧があることを確認した。
【００６７】
また、ゲート電極３に＋２Ｖの電位を印加したとき、ソース領域とドレイン領域間での抵抗値は１Ωであった。
【００６８】
また、上記半導体装置について裏面の裏面コンタクト電極３８を接地した場合、ドレイン電極４は−４５０Ｖまでの耐電圧値を示した。これは、ドレイン電極４と裏面コンタクト電極３８との間でダイオード特性を示している（ＳＢＤが動作している）と考えられる。
【００６９】
なお、ソース電極２と裏面コンタクト電極３８間は、＋側および−側のいずれも５００Ｖ以上の耐電圧値を示した。
【産業上の利用可能性】
【００７０】
本発明は、横型トランジスタと整流素子とを同時に用いるような回路に適用される半導体装置、特に電流制御回路などに有利に適用される。
【図面の簡単な説明】
【００７１】
【図１】本発明に従った半導体装置の断面模式図である。
【図２】図１に示した半導体装置を用いた降圧型ＤＣ−ＤＣコンバータの回路図である。
【図３】図１に示した半導体装置の製造方法を示すフローチャートである。
【図４】本発明に従った半導体装置の断面模式図である。
【図５】図４に示した半導体装置を用いた昇圧型ＤＣ−ＤＣコンバータの回路図である。
【符号の説明】
【００７２】
１  半導体装置、２  ソース電極、３  ゲート電極、４  ドレイン電極、５  基板、６  第１のｐ型層、７，１２  ｎ型層、８  第２のｐ型層、９  ソース領域、１０  ドレイン領域、１１  ゲート領域、１５  電位保持領域、１６  絶縁膜、１７〜１９  凹部、２２〜２６  コンタクト電極、２７，３８  裏面コンタクト電極、２８  裏面電極、３０  電源、３２  整流素子、３３  チョークコイル、３４  コンデンサ、３５  負荷、３７  コンタクト電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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