(57)【要約】      （修正有）【課題】Ｐ、Ｎｃｈそれぞれのチャネル部の応力を最適化するために、片方ずつ異なる応力の応力制御膜を成膜する半導体装置の提供。【解決手段】半導体装置は、Ｐ、Ｎｃｈ共通で、膜厚方向で膜の応力の方向性が異なる応力制御膜５を用いて、その膜厚によって、Ｐ、Ｎｃｈのチャネル部応力をそれぞれ最適化する。即ち、応力制御膜５の膜厚はＮｃｈ領域の方をＰｃｈ領域に比べて薄い膜厚とする。【選択図】図１
2009200155.tif 000002
【特許請求の範囲】
【請求項１】
一方の極性のＭＩＳＦＥＴと、
他方の極性のＭＩＳＦＥＴと、
前記ＭＩＳＦＥＴの双方にまたがる応力制御膜と、
を備え、
前記応力制御膜は膜厚方向に沿って応力が変化することを特徴とする半導体装置。
【請求項２】
前記応力制御膜は少なくとも一つの前記ＭＩＳＦＥＴ側の底面に前記ＭＩＳＦＥＴのチャネル部の有する第１応力と逆の第２応力を有する請求項１に記載の半導体装置。
【請求項３】
前記第１応力は圧縮であり、前記第２応力は引張りである請求項２に記載の半導体装置。
【請求項４】
前記第１応力は引張りであり、前記第２応力は圧縮である請求項２に記載の半導体装置。
【請求項５】
前記ＭＩＳＦＥＴのそれぞれにおいて前記応力制御膜の膜厚が異なることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記応力制御膜の薄い方は第１応力のみを備え、前記応力制御膜の厚い方は第1応力およびその逆の第２応力とを備えることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記応力制御膜は前記ＭＩＳＦＥＴのエッチングストッパー膜であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記応力制御膜は前記ＭＩＳＦＥＴのゲート上に形成される膜であることを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体基板上にＮチャネル導電型ＭＩＳＦＥＴとＰチャネル導電型ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
前記ＭＩＳＦＥＴのそれぞれのゲート形成する第１工程と、
前記ＭＩＳＦＥＴのチャネル部の応力に応じて前記応力の方向性と逆方向から順方向に変化するように前記ＭＩＳＦＥＴのゲート上に応力制御膜を形成する第２工程と、
前記ＭＩＳＦＥＴのそれぞれのチャネル部の応力を最適化するように前記いずれか一方の前記応力制御膜をエッチングする第３の工程と、
を備える半導体装置の製造方法。
【請求項１０】
前記応力制御膜は同一組成の膜である請求項１に記載の半導体装置。
【請求項１１】
前記応力制御膜は窒化シリコンを主成分とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に同一基板にＮチャネル導電型ＭＩＳＦＥＴ(以下Ｎｃｈと称す)及びＰチャネル導電型ＭＩＳＦＥＴ（以下Ｐｃｈと称す）を有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、半導体装置が搭載される機器の要求性能から、トランジスタに要求される性能は年々厳しくなってきている。その厳しく要求されるトランジスタの性能の一つとして、トランジスタの電流駆動能力が挙げられる。
【０００３】
トランジスタの電流駆動能力を向上させる技術の一つとして、窒化シリコン（ＳｉＮ）層間膜の応力を利用して、チャネル部の応力を変化させ、トランジスタの電流駆動能力を向上させる技術がある。
【０００４】
Ｎｃｈでは、そのチャネル部の応力が、引張り方向となることで、電流駆動能力の向上が見込まれる。また、反対にＰｃｈでは、そのチャネル部の応力が、圧縮方向となることで、電流駆動能力の向上が見込まれる。
【０００５】
トランジスタの極性に応じた応力の制御に関して、以下の特許文献に記載されている。
【０００６】
まず、特許文献１では、Ｐ、Ｎｃｈそれぞれの上に、異なる方向の２種類の応力制御膜が形成され、Ｐ，Ｎｃｈのそれぞれのチャネル部の応力を制御している。
【０００７】
また、それぞれの応力制御膜の膜厚によっても、Ｐ，Ｎｃｈそれぞれのチャネル部の応力のシフト量を制御している。
【０００８】
【特許文献１】ＷＯ２００２／０４３１５１
【０００９】
【特許文献２】特開２００５−０５７３０１
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前述した従来例では、Ｐ，Ｎｃｈそれぞれに対して、異なる応力制御膜を必要とする。つまり、まずＰ，Ｎｃｈ双方に、圧縮または引張りの一方の応力制御膜を成膜した後、Ｐ，Ｎｃｈのいずれか一方にのみ、応力制御膜を残し、他方を除去する工程が、Ｐ，Ｎｃｈそれぞれに１回ずつ、合計２回必要となる。すなわち、工程数が増加してしまう。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、膜厚方向で膜の応力が異なる応力制御膜を用いて、その膜厚によって、Ｐ、Ｎｃｈのチャネル部応力をそれぞれ最適化することを特徴とする。
【００１２】
より好ましくは、その応力制御膜は、その応力制御膜を形成する前のＰ，Ｎｃｈのチャネル部応力状態を、逆の応力状態にまで制御する。
【００１３】
さらに、その応力制御膜は、トランジスタのチャネル部の応力に応じて、膜厚方向の応力の方向性を決定する。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、応力制御膜をＰ，Ｎｃｈ共通に一層のみ成膜し、Ｐ、Ｎｃｈいずれかの側のみ、その応力制御膜をエッチングすることで、Ｐ，Ｎｃｈそれぞれのチャネル部の応力が、簡易な製造フローで精度良く制御できる。
【００１５】
くわえて、応力制御膜をその膜厚方向に、圧縮から引張り、または引張りから圧縮と、チャネル部の応力状態に応じて形成することで、より広範囲にチャネル部の応力を制御できる。
【発明を実施するための最良の形態】
【００１６】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施の形態につき詳述する。
【００１７】
図1乃至図４は、本発明の第１の実施の形態の半導体装置を示す図面である。
図１は、本実施の形態における隣接するＰ，Ｎｃｈのチャネル方向の断面を示している。本実施例では、Ｐ，Ｎｃｈチャネル部の応力が圧縮応力で出来上がった場合に関して説明する。なお、図中の矢印の方向は、内向きが圧縮方向、外向きが引張り方向の応力を示している。
【００１８】
図１が示すように、応力制御膜５は、Ｎｃｈ領域の方がＰｃｈ領域に比べて、薄い膜厚となっていることが分かる。さらに、Ｎ，Ｐｃｈそれぞれの応力の方向が異なっている。
【００１９】
より詳細を説明するために、図１に至る製造フローを図２から４を用いて説明する。まず、図２に示すように、半導体基板１０上に、素子分離１を挟んで、左にＮｃｈ、右にＰｃｈが形成されている。それぞれ、Ｎ型拡散領域４とＰ型拡散領域４１とが、ドレイン・ソースを形成している。また、Ｎ、Ｐｃｈそれぞれのチャネル上に、ゲート絶縁膜２を介して、ゲート６が形成される。さらに、そのゲートの側壁にはサイドウォール絶縁膜６が形成されている。本実施例では、Ｎ，Ｐｃｈの双方のチャネル部は、図中の矢印の向きでも示されるように、圧縮方向の応力となっている。
【００２０】
つぎに、図３に示すように、後でトランジスタのエッチングストッパーとなる、応力制御膜５がＮ，Ｐｃｈ共通に設けられる。この応力制御膜５は、図中の矢印が上下２段で示されるように、その膜厚方向において、引張りから圧縮の応力で成膜される。
【００２１】
ここで、図中の上下２段が示すことを詳述する。この図の場合、応力制御膜が、その膜厚方向に最も下層では最高の引張り応力を備え、最も上層では最高の圧縮応力を備えるということを模式的に示している。言い換えれば、応力制御膜の応力はその膜厚方向に、引張りから圧縮に徐々に変化する。
【００２２】
本実施例で応力制御膜が、最下層で引張り応力である理由は、チャネル部が圧縮の応力を有するからである。
【００２３】
ここで、前述した引張りから圧縮の応力となる成膜の条件を簡単に説明する。たとえば、プラズマＣＶＤ法によるＳｉＮ膜の成膜を例にすると、成膜初期に反応室内圧力や、高周波パワーを引張り応力が発生する条件に設定する。そして、成膜が進むにつれて、前述の条件を圧縮応力が発生する条件へと変化させる。また、前述の条件を逆にすれば、圧縮から引張りの応力のＳｉＮも容易に成膜できる。本実施例ではＳｉＮを応力制御膜の例に説明したが、これに限られたわけではなく、エッチングストッパーとなり、チャネル部の応力を制御し得る膜であれば構わない。
【００２４】
なお、図５から図８のグラフを用いて、本実施例における応力の分布を、簡単に説明する。前述したように、成膜初期では応力制御膜に引張り応力を発生させ、最終的には圧縮応力とする場合を説明する。図５、７に示すのは、横軸の応力制御膜厚の方向で、その地点の応力値を縦軸にプロットしたものである。
応力制御膜の応力を、図５では段階的に、図７では連続的に変化させている。
【００２５】
また、図６，８はそれぞれ図５，７の横軸応力膜厚方向に対して、その地点での合計の応力を縦軸にプロットしている。図６を詳しく説明すると、Ａ点から引張り応力が増加し、やがてＢ点でピークを迎える。その後、圧縮方向に成膜するので、応力は圧縮方向へと推移し、最終的にＣ点でニュートラルとなる。
図８も同様で、変化率が異なるだけである。ここでグラフは、あくまでも模式的に表現したものであるので、図５と図６との縦軸の数値では、図６の値の方が大きい。
【００２６】
さらに、図５から８ではプロットしていないが、Ｃ点を超える場合も十分に考えられる。つまり、製造上は応力制御膜を、非常に厚く成長させればよいだけである。これら図５から図８が示すものは、設定したいチャネル部の応力に応じて、応力制御膜厚をＡ点からＣ点あるいは、Ｃ点以上に任意に設定できるということである。
【００２７】
そして、この図５から８では、応力制御膜の応力を引張りから圧縮に変化させる例を示した。逆に圧縮から引張りに変化させる場合は、図面の圧縮と引張りのそれぞれの方向が逆になる。
【００２８】
こうして応力制御膜を成膜した後、図４に示すように、Ｐｃｈ領域のみをマスク１１で覆い、Ｎｃｈ領域の応力制御膜５をエッチング（エッチバック）する。すると、応力制御膜５は、Ｎｃｈ領域では、下層の引張り応力である部分が残り、Ｎｃｈのチャネル部の圧縮応力は打ち消され、図中の矢印の向きで示されるように、引張り応力へと変えられる。またＰｃｈ領域のチャネルは、圧縮応力のままである。こうして、Ｎ，Ｐｃｈチャネル部ともに所望の応力とすることができる。なお、図面でには拡散領域４，４１に直接応力制御膜が接触しているが、現実的には薄い酸化膜が存在する場合もある。
【００２９】
こうして出来た各トランジスタに、コンタクトを開口する等の後の工程は、ここでは省略する。
【００３０】
次に、本発明の第２の実施例を、図９から１１を用いて説明する。第１の実施例では、Ｎ，Ｐｃｈのゲート電極とゲート絶縁膜を形成したのちに、そのゲート下のチャネル領域が圧縮応力である場合を説明した。
【００３１】
ここでは、図９に示すように、Ｎ，Ｐｃｈの各チャネル部が、外向きの矢印で示されるように、引張り応力である場合を説明する。
【００３２】
そして、図１０では、第１の実施例とは異なり、後でトランジスタのエッチングストッパーとなる応力制御膜５が、その膜厚方向において、応力が圧縮から引張りに遷移する条件で成膜される。
【００３３】
本実施例で応力制御膜が、最下層で圧縮応力である理由は、チャネル部が引張り応力を有するからである。
【００３４】
そして、図１１に示すように、Ｎｃｈ領域のみをマスク１１で覆い、Ｐｃｈ領域の応力制御膜５をエッチング（エッチバック）する。応力制御膜５は、Ｐｃｈ領域では、下層の圧縮応力である部分が残り、Ｐｃｈのチャネル部の引張り圧縮応力は打ち消され、図中の矢印の向きで示されるように、圧縮応力へと変えられる。またＮｃｈ領域のチャネルは、引張り応力のままである。結果として、第１の実施例と同じく、Ｎｃｈチャネル部には引張り応力，Ｐｃｈチャネル部には圧縮応力、を発生させることができる。
【００３５】
また、本発明は前述の実施例に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変更され得ることは明らかである。たとえば、第１、２の実施形態では、各トランジスタのチャネル部の応力が、応力制御膜を成膜した直後に、最適となるように、応力制御膜をエッチバックしたが、これに限られる訳ではない。つまり、後の製造工程において、チャネル領域の応力が、圧縮または引張りのいずれかの方向に偏る傾向がある場合、あらかじめその傾向に応じて、前述した応力制御膜の成膜直後には、チャネル部の応力は最適化されてなくても構わない。たとえば、図６のＣ点以上を初期の応力制御膜厚としても良い。もちろん、応力制御膜そのものも、ＳｉＮに限られたわけではない。
【００３６】
また、ここでは通常のバルクタイプのトランジスタを用いて説明したが、これに限られたわけではなく、ＳＯＩタイプのトランジスタであってもよい。また、チャネル部の応力を制御する応力膜を設けるのであれば、Ｆｉｎ型のＦＥＴであっても構わないことは言うまでもない。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施の形態のトランジスタ断面を示す図面である。
【図２】本発明の第１の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図３】本発明の第１の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図４】本発明の第１の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図５】本発明の第２の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図６】本発明の第２の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図７】本発明の第２の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図８】本発明の第２の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図９】本発明の第２の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図１０】本発明の第２の実施の形態のトランジスタの製造工程の一部を示す図面である。
【図１１】本発明の第２の実施の形態のトランジスタの製造工程の一部を示す図面である。
【符号の説明】
【００３８】
１      素子分離
２、３  ゲート絶縁膜
４      Ｎ型拡散領域
４１    Ｐ型拡散領域
５      応力制御膜
６      ゲート電極
７      サイドウォール
１１    マスク
【図１】
2009200155.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009200155.tif 000009
【図８】
2009200155.tif 000010
【図９】
2009200155.tif 000011
【図１０】
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【図１１】
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