(57)【要約】【課題】ＭＯＳトランジスタから成るアンチヒューズのゲート絶縁膜を安定的に破壊させて、読み取り動作時のデータセンスマージンを改善させ、動作の信頼性を向上させることができるアンチヒューズおよびその形成方法、そしてこれを備えた不揮発性メモリ素子の単位セルを提供する。【解決手段】本発明は、基板上に形成されたゲート絶縁膜と、本体部と、前記本体部から伸長された複数個の突出部を備え、前記本体部および前記突出部が前記ゲート絶縁膜上に接するように前記ゲート絶縁膜上に形成されたゲート電極と、前記突出部の側壁に露出した前記基板内に形成された接合領域と、を備える。【選択図】図２
2009200497.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたゲート絶縁膜と、
本体部および前記本体部から伸長された少なくとも１つ以上の突出部を備え、前記本体部および前記突出部が前記ゲート絶縁膜上に接するように形成されたゲート電極と、
前記突出部の側壁に露出した前記基板内に形成された接合領域と、
を備えるアンチヒューズ。
【請求項２】
前記ゲート絶縁膜が、
第１絶縁膜と、
前記第１絶縁膜より薄い厚さで形成された第２絶縁膜と、
を備える請求項１に記載のアンチヒューズ。
【請求項３】
前記本体部が、前記第１絶縁膜と重畳し、
前記突出部が、前記第２絶縁膜と重畳するように形成された請求項２に記載のアンチヒューズ。
【請求項４】
前記突出部が、前記第１絶縁膜および第２絶縁膜と重畳するように形成された請求項２に記載のアンチヒューズ。
【請求項５】
前記突出部が、前記本体部の一面から互いに同一の方向に伸長された請求項１に記載のアンチヒューズ。
【請求項６】
前記本体部および前記突出部が、前記基板の活性領域と重畳するように形成された請求項１に記載のアンチヒューズ。
【請求項７】
前記ゲート絶縁膜が、酸化膜、窒化膜、酸化窒化膜、金属酸化膜、および、これらの多層として積層された膜から成るグループのうちから選択された何れか１つのグループで形成された請求項１に記載のアンチヒューズ。
【請求項８】
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタと並列接続された補償キャパシタと、
を備えるアンチヒューズ。
【請求項９】
前記補償キャパシタが、
前記ＭＯＳトランジスタのゲート電極と一体型で形成された第１電極と、
前記ＭＯＳトランジスタの接合領域と接続された第２電極と、
前記第１電極と第２電極との間に形成された第１絶縁膜と、
を備える請求項８に記載のアンチヒューズ。
【請求項１０】
前記第１絶縁膜が、前記ゲート電極と基板との間に形成された第２絶縁膜より厚い厚さで形成された請求項９に記載のアンチヒューズ。
【請求項１１】
前記補償キャパシタが、
前記ＭＯＳトランジスタのゲート電極と接続された第１電極と、
前記ＭＯＳトランジスタの接合領域と接続された第２電極と、
前記第１電極と第２電極との間に形成された第１絶縁膜と、
を備える請求項８に記載のアンチヒューズ。
【請求項１２】
前記第１絶縁膜が、前記ゲート電極と基板との間に形成された第２絶縁膜より厚い厚さで形成された請求項１１に記載のアンチヒューズ。
【請求項１３】
前記第１電極が、前記ゲート電極と互いに同一または互いに異なった物質で形成された請求項１１に記載のアンチヒューズ。
【請求項１４】
前記ゲート電極および前記第１電極が、金属物質または多結晶シリコン膜で形成された請求項１１に記載のアンチヒューズ。
【請求項１５】
前記第１絶縁膜および第２絶縁膜が、酸化膜、窒化膜、酸化窒化膜、金属酸化膜、および、これらが積層された膜から成るグループのうちから選択された何れか１つのグループで形成された請求項１０または請求項１２の何れか１項に記載のアンチヒューズ。
【請求項１６】
請求項１または請求項１１に記載のアンチヒューズを備える不揮発性メモリ素子の単位セル。
【請求項１７】
基板上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に本体部と前記本体部から伸長された少なくとも１つ以上の突出部を備えたゲート電極とを形成するステップと、
前記突出部の側壁に露出する前記基板内に接合領域を形成するステップと、を含むアンチヒューズ形成方法。
【請求項１８】
前記ゲート絶縁膜を形成するステップが、
前記基板上に第１絶縁膜を形成するステップと、
前記突出部と重畳する領域に形成された第１絶縁膜を除去するステップと、
前記第１絶縁膜が除去された領域に前記第１絶縁膜より薄い厚さで第２絶縁膜を形成するステップと、
を含む請求項１７に記載のアンチヒューズ形成方法。
【請求項１９】
前記ゲート絶縁膜を形成するステップが、
前記基板上に第１絶縁膜を形成するステップと、
前記本体部と重畳する領域に形成された第１絶縁膜を除去するステップと、
前記第１絶縁膜が除去された領域に前記第１絶縁膜より厚い厚さで第２絶縁膜を形成するステップと、
を含む請求項１７に記載のアンチヒューズ形成方法。
【請求項２０】
前記ゲート絶縁膜を形成するステップが、
前記本体部と重畳する領域の前記基板上に選択的に第１絶縁膜を形成するステップと、
前記第１絶縁膜上に第２絶縁膜を形成するステップと、
を含む請求項１７に記載のアンチヒューズ形成方法。
【請求項２１】
前記突出部は、前記本体部の一面から互いに同一の方向に伸長するように形成する請求項１７に記載のアンチヒューズ形成方法。
【請求項２２】
前記本体部および前記突出部は、前記基板の活性領域と重畳するように形成する請求項１７に記載のアンチヒューズ形成方法。
【請求項２３】
前記ゲート絶縁膜は、酸化膜、窒化膜、酸化窒化膜、金属酸化膜、および、これらの多層として積層された膜から成るグループのうちから選択された何れか１つのグループで形成する請求項１７に記載のアンチヒューズ形成方法。
【請求項２４】
前記ゲート絶縁膜を形成するステップの前に、
前記基板内に局部的にトレンチを形成するステップと、
前記トレンチの内部面にチャネルストップ領域を形成するステップ、および
前記トレンチを埋め込むように素子分離膜を形成するステップと、
をさらに含む請求項１７に記載のアンチヒューズ形成方法。
【請求項２５】
前記接合領域を形成するステップの前に、
前記接合領域が形成される領域に前記接合領域より低い濃度を有するＬＤＤ  （Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成するステップをさらに含む請求項１７に記載のアンチヒューズ形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関するもので、特に不揮発性メモリ素子の単位セル（ｕｎｉｔ  ｃｅｌｌ）、より詳細には、ワンタイムプログラマブル（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ、以下、ＯＴＰという）単位セルのアンチヒューズおよびその形成方法に関するものである。
【背景技術】
【０００２】
ＯＴＰ単位セルは、ＤＲＡＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨのような揮発性または不揮発性メモリ素子内に形成され、メモリリペア（ｒｅｐａｉｒ）の用途で使用されている。また、アナログチップ（ａｎａｌｏｇ  ｃｈｉｐ）とデジタルチップ（ｄｉｇｉｔａｌ  ｃｈｉｐ）を混合した混合信号チップ（ｍｉｘｅｄ−ｓｉｇｎａｌ  ｃｈｉｐ）では、内部動作電圧および周波数トリミング（ｔｒｉｍｍｉｎｇ）を目的として使用されている。
【０００３】
一般的に、ＯＴＰ単位セルはＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）（以下、ＭＯＳトランジスタという）から成るアンチヒューズと、1つまたは複数個のＭＯＳトランジスタを備える。このようなＯＴＰ単位セルは各メモリチップ内で単一（ｓｉｎｇｌｅ）またはアレイ（ａｒｒａｙ）形態で形成されて、リペアまたはトリミングに使用されている。
【０００４】
図１は、従来技術によるＯＴＰ単位セルのアンチヒューズを説明するための断面図である。ここでは説明の便宜のためにＯＴＰ単位セルのアンチヒューズを中心に一部だけ図示し、その他ＯＴＰ単位セルを構成する他のトランジスタは図示しなかった。
【０００５】
同図を参照すれば、従来技術によるＯＴＰ単位セルのアンチヒューズは、基板１００上に形成されたゲート電極１０５と、ゲート電極１０５の側壁に露出した基板１００内に形成された接合領域（ソース領域およびドレイン領域）１０６を備える。また、ゲート電極１０５と基板１００の間に比較的薄い厚さで形成されたゲート絶縁膜１０４をさらに備える。
【０００６】
このような構造を有する従来技術に係るＯＴＰ単位セルの書き込み動作に対して説明する。
【０００７】
まず、接合領域１０６およびピックアップ（ｐｉｃｋ  ｕｐ）領域１０７（ウェル１０１にバイアスを印加するための領域）は、相互接続され、接地電圧端（ＶＳＳ）と接続される。そして、金属配線１０８を介して、ゲート電極１０５には書き込み電圧（Ｖｗｒ）が印加される。これに伴い、ゲート電極１０５と基板１００との間には高電界が形成されゲート絶縁膜１０５が破壊（ｂｒｅａｋｄｏｗｎ）される。したがって、ゲート電極１０５と基板１００とは電気的に短絡する。
【０００８】
しかし、図１に図示された従来技術に係るＯＴＰ単位セルのアンチヒューズではゲート絶縁膜１０５が印加される書き込み電圧によって、安定的に破壊されないという問題が発生する。
【０００９】
書き込み動作時、金属配線１０８を介して、ゲート電極１０５に伝達される書き込み電圧（Ｖｗｒ）は金属配線１０８に起因した面抵抗（Ｒｓ）によって電圧降下された状態でゲート電極１０５に印加される。これに伴い、ゲート絶縁膜１０４は、ゲート電極１０５と基板１００との間の電界が電圧降下した大きさの分だけ減少することになり安定的に破壊されない。
【００１０】
また、書き込み初期動作時、ゲート絶縁膜１０４が一部破壊（目標値の大きさで破壊されなかった状態）され、ゲート電極１０５と基板１００との間が一部短絡する場合には、ウェル１０１とチャネルストップ領域１０２間にて、漏洩電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）によって持続的にゲート電極１０５と基板１００間の高電界が形成されないという問題が発生する。
【００１１】
例えば、図１に図示したようにウェル１０１がＰウェルである場合、チャネルストップ領域１０２はＮ型でドープされ、ウェル１０１とチャネルストップ領域１０２間には順方向ダイオードが形成される。これに伴い、ゲート絶縁膜１０４が一部破壊され、ゲート電極１０５とウェル１０１とが一部短絡する場合には順方向ダイオードが動作して、漏洩電流が発生する。
【００１２】
このように、ウェル１０１とチャネルストップ領域１０２間の漏洩電流が発生する場合、ゲート絶縁膜１０４を目標値の大きさで安定的に破壊させることができないため、読み取り動作時のデータのセンスマージン（ｓｅｎｓｉｎｇ  ｍａｒｇｉｎ）がその分だけ低下し、素子の誤動作が発生する。このような誤動作は、ＯＴＰ単位セルの読み取り動作の信頼性を低下させる要因として作用している。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、従来技術に係る問題点を解決するために提案されたものであって、その目的は、ＭＯＳトランジスタから成るアンチヒューズのゲート絶縁膜を安定的に破壊させ、読み取り動作時のデータのセンスマージンを改善させて動作の信頼性を向上させることができるアンチヒューズおよびその形成方法、そしてこれを備えた不揮発性メモリ素子の単位セルを提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するための一側面による本発明は、基板上に形成されたゲート絶縁膜と、本体部と、前記本体部から伸長された複数個の突出部とを備え、前記本体部および前記突出部が前記ゲート絶縁膜上に接するように前記ゲート絶縁膜上に形成されたゲート電極と、前記突出部の側壁に露出した前記基板内に形成された接合領域とを備えるアンチヒューズを提供する。
【００１５】
また、前記目的を達成するための他の側面による本発明は、ＭＯＳトランジスタと、前記ＭＯＳトランジスタと並列接続された補償キャパシタとを備えるアンチヒューズを提供する。
【００１６】
また、前記目的を達成するためのまた他の側面による本発明は、前記アンチヒューズを備える不揮発性メモリ素子の単位セルを提供する。
【００１７】
また、前記目的を達成するためのまた他の側面による本発明は、基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に本体部と前記本体部から伸長された複数個の突出部を備えたゲート電極とを形成するステップと、前記突出部の側壁に露出する前記基板内に接合領域を形成するステップとを含むアンチヒューズ形成方法を提供する。
【発明の効果】
【００１８】
前記した構成を備える本発明によれば、次のような効果を得ることができる。
【００１９】
最初に、本発明によれば、本体部および複数個の突出部を有するゲート電極を形成し、複数個の突出部のうち何れか１つの突出部と重畳する絶縁膜が破壊（ＯＲゲート特性）された場合、書き込み動作が完了するようにすることによって書き込み動作特性を改善させることができる。
【００２０】
二番目に、本発明によれば、ゲート電極と重畳する領域に応じて互いに異なる厚さを有するようにゲート絶縁膜を形成し、ゲート電極と基板との間にヒューズとして機能するキャパシタと補償キャパシタとを形成することによって書き込み動作時、補償キャパシタを通して、補償電圧（書き込み電圧の損失電圧）を提供し、安定的に書き込み動作を具現することができる。
【図面の簡単な説明】
【００２１】
【図１】従来技術に係るＯＴＰ単位セルのアンチヒューズを図示した断面図である。
【図２】本発明の実施形態に係る不揮発性メモリ素子の単位セルのアンチヒューズを図示した平面図である。
【図３】図２に図示されたI−I'線断面図である。
【図４】図２に図示されたII−II'線断面図である。
【図５】図２に図示されたIII−III'線断面図である。
【図６Ａ】本発明の実施形態に係るアンチヒューズの動作特性を説明するために図示した図面である。
【図６Ｂ】本発明の実施形態に係るアンチヒューズの動作特性を説明するための図面である。
【図７Ａ】本発明の実施形態に係るアンチヒューズ形成方法を図示した断面図である。
【図７Ｂ】本発明の実施形態に係るアンチヒューズ形成方法を図示した断面図である。
【図７Ｃ】本発明の実施形態に係るアンチヒューズ形成方法を図示した断面図である。
【図７Ｄ】本発明の実施形態に係るアンチヒューズ形成方法を図示した断面図である。
【図７Ｅ】本発明の実施形態に係るアンチヒューズ形成方法を図示した断面図である。
【図７Ｆ】本発明の実施形態に係るアンチヒューズ形成方法を図示した断面図である。
【発明を実施するための形態】
【００２２】
以下では、本発明の最も好ましい実施形態を添付した図面を参照して説明する。また、図面において、層および領域の厚さと間隔は、説明の便宜と明確性を期するために誇張されたものであり、層が異なる層または基板「上」または「上部」にあると言及される場合にそれは他の層または基板上に直接形成され得たり、またはこれらの間に第３の層が介在し得る。また、明細書全体にかけて、同一の図面番号で表示された部分は同一の層を表し、各図面番号に英文を含む場合、同一層がエッチングまたは研磨工程によって、一部が変形されたことを意味する。
【実施例】
【００２３】
図２は、本発明の実施形態による不揮発性メモリ素子の単位セルのアンチヒューズを具体的に説明するために図示した平面図である。また、図３は、図２に図示されたI−I'線断面図であり、図４は、図２に図示されたII−II'線断面図であり、図５は、図２に図示されたIII−III'線断面図である。
【００２４】
図２ないし図５を参照すれば、本発明の実施形態による不揮発性メモリ素子の単位セルのアンチヒューズは、本体部２０８と本体部２０８から伸長された複数個の突出部２０９とを備えたゲート電極２０５Ａを備える。また、アンチヒューズは、ゲート電極２０５Ａと基板２００との間に形成されたゲート絶縁膜２０４Ａをさらに備える。また、アンチヒューズは、突出部２０９の側壁に露出した基板２００内のウェル２０１に形成された接合領域２０６（ソースおよびドレイン領域）をさらに備える。
【００２５】
ゲート電極２０５Ａの本体部２０８および突出部２０９は、ゲート絶縁膜２０４Ａと接するようにゲート絶縁膜２０４Ａ上に形成される。突出部２０９は、本体部２０８の各面（４面）に各々1つまたは複数個が形成され得るが、工程の単純化の側面では、一面から互いに同一の方向に伸長するように形成するのが好ましい。ここで、「伸長」とは、突出部２０９が本体部２０８の一部として、一体型で形成された構造と本体部２０８とは異なった物質から成るが、電気的に接続された構造をすべて含む。また、本体部２０８および突出部２０９は、基板２００の活性領域と重畳するように形成される。また、突出部２０９の個数、幅（短軸方向）、長さ（長軸方向）は制限を置かず、設定された書き込み電圧の大きさとゲート絶縁膜２０４Ａの厚さとに応じて適切に選択され得る。前記突出部は、前記本体部の一面から互いに同一の方向に伸長する。
【００２６】
ゲート絶縁膜２０４Ａは、本体部２０８と重畳する領域に形成された第１絶縁膜と突出部２０９と重畳する領域に形成された第２絶縁膜とを備える。第１絶縁膜と第２絶縁膜とは互いに段差を有して形成される。好ましくは、第１絶縁膜は、第２絶縁膜より厚い厚さで形成される。このとき、第２絶縁膜は、第１絶縁膜厚さの１／３〜１／２の範囲内で書き込み電圧の大きさに応じて適切に選択され得る。また、第１絶縁膜と第２絶縁膜とは互いに同一物質で一体型に形成されたり、または互いに異なる物質で形成され得る。
【００２７】
接合領域２０６は、低濃度イオン注入領域および高濃度イオン注入領域を備える。高濃度イオン注入領域は、低濃度イオン注入領域内に形成される。高濃度イオン注入領域は、接合領域２０６とコンタクトプラグ（未図示）間に抵抗接点（ｏｈｍｉｃ  ｃｏｎｔａｃｔ）を形成する。
【００２８】
以下、図６Ａおよび図６Ｂを合わせて、本発明の実施形態に係る不揮発性メモリ素子の単位セルの書き込み動作時のアンチヒューズの動作特性に対して説明する。図６は、図２に図示されたI−I'線断面図であり、図７は、等価回路図である。ここではアンチヒューズがｎチャネルを有するＭＯＳトランジスタから成るものを例にあげて説明する。
【００２９】
図６Ａおよび図６Ｂを参照すれば、アンチヒューズ内には２個のキャパシタが存在することになる。1つは書き込み電圧（Ｖｗｒ）によって破壊されヒューズ（Ｆｓ）として機能し、他の1つは書き込み電圧（Ｖｗｒ）によって破壊されず電荷を蓄積する補償キャパシタ（Ｃｃ）として機能する。
【００３０】
接合領域２０６とピックアップ領域２０７とは、互いに接続され、かつ接地電圧端（ＶＳＳ）と接続される。ゲート電極２０５Ａには書き込み電圧（Ｖｗｒ）が印加され、単位セルの書き込み動作が遂行される。書き込み初期動作時の書き込み電圧（Ｖｗｒ）は、補償キャパシタ（Ｃｃ）に蓄積される。補償キャパシタ（Ｃｃ）は、ヒューズ（Ｆｓ）の絶縁膜、すなわち第２絶縁膜が破壊される時、チップ内の金属配線２１０の面抵抗（Ｒｓ）に起因して電圧降下された書き込み電圧（Ｖｗｒ）を補償する。すなわち、補償キャパシタ（Ｃｃ）に蓄積された電荷を利用して電圧ポンプ（ｖｏｌｔａｇｅ  ｐｕｍｐｉｎｇ）効果を得ることができる。
【００３１】
このような補償キャパシタ（Ｃｃ）の電圧ポンプ効果を利用してヒューズ（Ｆｓ）の第２絶縁膜に持続的に書き込み電圧（Ｖｗｒ）に相応したり、またはさらに高い高電圧を印加し得る。このような高電圧は、ゲート電極２０５Ａ、すなわち突出部２０９（図２参照）と基板２００間で高電界の形成を持続的に維持させ、安定的に第２絶縁膜を破壊させることができる。
【００３２】
以下、本発明の実施形態による不揮発性メモリ素子の単位セルのアンチヒューズ形成方法を説明する。
【００３３】
図７Ａないし図７Ｆは、図２に図示されたＩＩ−ＩＩ'線断面図である。
【００３４】
まず、図７Ａに図示したように、基板２００内にウェル２０１を形成する。このとき、基板２００は半導体基板であって、バルク（ｂｕｌｋ）基板またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であり得る。また、基板２００の半導体層はＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓまたはＩｎＰから成るグループのうちから選択された１つで形成することができる。
【００３５】
次に、基板２００内に局部的にトレンチ（ｔｒｅｎｃｈ、未図示）を形成した後、イオン注入工程を実施して、トレンチ内部面にチャネルストップ領域２０２（ｃｈａｎｎｅｌ  ｓｔｏｐ  ｒｅｇｉｏｎ）を形成する。このとき、チャネルストップ領域２０２は、ウェル２０１と互いに異なる導電型（Ｐ型またはＮ型）を有するように形成する。例えば、ウェル２０１がＰ型で形成された場合、Ｎ型で形成する。
【００３６】
次に、トレンチを埋め込むように絶縁膜を形成し、素子分離膜２０３を形成する。これによって、基板２００が、活性領域と非活性領域（フィールド領域）とを画定する。このとき、素子分離膜２０３は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を利用して、埋め込み特性が優れたＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＵＳＧ（Ｕｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜で形成することができる。
【００３７】
次に、図７Ｂに図示したように、基板２００上に互いに異なる厚さを有するゲート絶縁膜２０４を形成する。このとき、ゲート絶縁膜２０４は、膜質特性が優れた酸化工程で形成することができる。例えば、酸化工程は、乾式酸化、湿式酸化、および、ラジカルイオン（ｒａｄｉｃａｌ  ｉｏｎ）を利用した酸化工程のうちから選択された何れか1つの工程で実施する。ゲート絶縁膜は、酸化膜、窒化膜、酸化窒化膜、金属酸化膜、および、これらの組み合わせによる膜、で構成されるグループから選択された１つを含んでもよい。
【００３８】
具体的に、ゲート絶縁膜２０４は、次のような３つの方法で形成することができる。
【００３９】
最初に、基板２００上に第１絶縁膜を形成する。次に、ゲート電極２０５Ａ（図２参照）の突出部２０９と重畳する領域が露出する感光膜パターン（未図示）を形成した後、前記感光膜パターンをエッチングマスクとして露出する第１絶縁膜を選択的にエッチングして除去する。次に、第１絶縁膜が除去された部位に第１絶縁膜より薄い厚さを有する第２絶縁膜を形成する。ここで、第１絶縁膜および第２絶縁膜は、酸化工程で形成することができる。
【００４０】
二番目に、基板２００上に第１絶縁膜を形成する。続いて、ゲート電極２０５Ａ（図２参照）の本体部２０８と重畳する領域が露出する感光膜パターン（未図示）を形成した後、前記感光膜パターンをエッチングマスクとして露出する第１絶縁膜を選択的にエッチングして除去する。次に、第１絶縁膜が除去された部位に第１絶縁膜より厚い厚さを有する第２絶縁膜を形成する。ここで、第１絶縁膜および第２絶縁膜は、酸化工程で形成することができる。
【００４１】
三番目に、基板２００上に第１絶縁膜を形成する。次に、ゲート電極２０５Ａ（図２参照）の本体部２０８と重畳する領域が露出する感光膜パターン（未図示）を形成する。次に、前記感光膜パターンが突出部２０９と重畳する領域を覆っている状態で第１絶縁膜と前記感光膜パターン上部に第２絶縁膜を形成する。次に、前記感光膜パターンを除去して前記感光膜パターン上部に形成された第２絶縁膜を選択的に除去する（リフト  オフ（ｌｉｆｔ−ｏｆｆ）方式）。これによって、本体部２０８と重畳する領域では、第１絶縁膜および第２絶縁膜が積層された積層膜が形成され、突出部２０９と重畳する領域では第１絶縁膜だけが形成される。このとき、第１絶縁膜および第２絶縁膜は同一の厚さで形成することができる。
【００４２】
次に、図７Ｃに図示したように、ゲート絶縁膜２０４上にゲート電極用導電膜２０５を形成する。このとき、導電膜２０５は、遷移金属、半導体物質、遷移金属と結合した化合物または遷移金属酸化物のうちから選択された何れか1つの物質から成り得る。より詳細に、遷移金属としてはＳｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、および、Ｈｇのうちから選択された何れか１つを使用する。半導体物質としては結晶構造を有する半導体物質を使用し、具体的にＳｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅ、Ｂ、Ｃ（ダイヤモンドを含む）、Ｐ、Ｂ−Ｃ、Ｂ−Ｐ（ＢＰ６）、Ｂ−Ｓｉ、Ｓｉ−Ｃ、Ｓｉ−Ｇｅ、Ｓｉ−ＳｎおよびＧｅ−Ｓｎ、ＳｉＣ、ＢＮ／ＢＰ／ＢＡｓ、ＡｌＮ／ＡｌＰ／ＡｌＡｓ／ＡｌＳｂ、ＧａＮ／ＧａＰ／ＧａＡｓ／ＧａＳｂ、ＩｎＮ／ＩｎＰ／ＩｎＡｓ／ＩｎＳｂ、ＢＮ／ＢＰ／ＢＡｓ、ＡｌＮ／ＡｌＰ／ＡｌＡｓ／ＡｌＳｂ、ＧａＮ／ＧａＰ／ＧａＡｓ／ＧａＳｂ、ＩｎＮ／ＩｎＰ／ＩｎＡｓ／ＩｎＳｂ、ＺｎＯ／ＺｎＳ／ＺｎＳｅ／ＺｎＴｅ、ＣｄＳ／ＣｄＳｅ／ＣｄＴｅ、ＨｇＳ／ＨｇＳｅ／ＨｇＴｅ、ＢｅＳ／ＢｅＳｅ／ＢｅＴｅ／ＭｇＳ／ＭｇＳｅ、ＧｅＳ、ＧｅＳｅ、ＧｅＴｅ、ＳｎＳ、ＳｎＳｅ、ＳｎＴｅ、ＰｂＯ、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｕＦ、ＣｕＣｌ、ＣｕＢｒ、ＣｕＩ、ＡｇＦ、ＡｇＣｌ、ＡｇＢｒ、ＡｇＩ、ＢｅＳｉＮ２、ＣａＣＮ２、ＺｎＧｅＰ２、ＣｄＳｎＡｓ２、ＺｎＳｎＳｂ２、ＣｕＧｅＰ３、ＣｕＳｉ２Ｐ３、（Ｃｕ、Ａｇ）（Ａｌ、Ｇａ、Ｉｎ、ＴｉＦｅ）（Ｓ、Ｓｅ、Ｔｅ）２、Ｓｉ３Ｎ４、Ｇｅ３Ｎ４、Ａｌ２Ｏ３、（Ａｌ、Ｇａ、Ｉｎ）２（Ｓ、Ｓｅ、Ｔｅ）３、Ａｌ２ＣＯ、および、これらのうち２個以上のこのような半導体材料の適切な組合せ、から選択された何れか１つを使用する。遷移金属と結合した化合物としては、Ｎｉが結合した化合物（例えば、ＬａＮｉ５、ＭｎＮｉ３、Ｍｇ２Ｎｉ）、Ｔｉが結合した化合物（例えば、ＴｉＭｎ２、ＴｉＶ２、ＴｉＦｅ、ＴｉＣｏ、ＴｉＶＣｒ、ＴｉＶＭｎ）、Ｃｕが結合した化合物（例えば、Ｍｇ２Ｃｕ）、Ｚｒが結合した化合物（例えば、ＺｒＭｎ２，ＺｒＶ２）、Ｌｉが結合した化合物（例えば、ＬｉＡｌ）等のように、遷移金属がその他物質または遷移金属と結合して、安定を成す形態で存在する化合物のうちから選択された何れか1つを使用する。遷移金属酸化物としては、酸化バナジウム、例えばＶＯ２、Ｖ２Ｏ３、Ｖ２Ｏ５のような組成比を有する物質のうち、1つを使用する。
【００４３】
次に、図７Ｄに図示したように、導電膜２０５（図７Ｃ参照）をエッチングし、図２に図示されたパターン、すなわち本体部２０８と複数個の突出部２０９を有するゲート電極２０５Ａとを形成する。このとき、エッチング工程は、乾式エッチングまたは湿式エッチング工程のいずれも適用することができる。
【００４４】
一方、図７Ｄでは、導電膜２０５エッチング工程時、ゲート絶縁膜２０４Ａも共にエッチングしたが、場合によっては、ゲート絶縁膜２０４Ａはエッチングせずに残留させることもできる。
【００４５】
次に、図７Ｅに図示したように、ゲート電極２０５Ａの一側に露出する基板２００内のウェル２０１に接合領域２０６を形成する。このとき、接合領域２０６は、低濃度イオン注入領域であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を備えることができる。すなわち、接合領域２０６は、低濃度イオン注入領域および高濃度イオン注入領域を備える。例えば、基板２００内のウェル２０１に低濃度イオン注入領域を形成した後、その内部にまた高濃度イオン注入領域を形成する。
【００４６】
次に、図７Ｆに図示したように、イオン注入工程を実施して、基板２００内のウェル２０１にピックアップ領域２０７を形成する。このとき、ピックアップ領域２０７は、接合領域２０６と接するように形成する。
【００４７】
次に、図示されてはいないが、ゲート電極２０５Ａ、接合領域２０６およびピックアップ領域２０７と各々接続されるコンタクトプラグと、このコンタクトプラグと接続される金属配線を形成する。
【００４８】
以上で説明したように、本発明の技術的思想は好ましい実施形態で具体的に記述されたが、前記した実施形態は、その説明のためのものであり、その制限のためのものではないことを注意しなければならない。また、この技術分野の通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解するはずである。
【符号の説明】
【００４９】
１００、２００    基板
１０１、２０１    ウェル
１０２、２０２    チャネルストップ領域
１０３、２０３    素子分離膜
１０４、２０４、２０４Ａ    ゲート絶縁膜
１０５、２０５Ａ    ゲート電極
１０６、２０６    接合領域
１０７、２０７    ピックアップ領域
２０５    導電膜
２０８    本体部
２０９    突出部
２１０    金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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