(57)【要約】【課題】高速のスキャン動作が可能であって、かつチップサイズを小さくすることで低コスト化を図るとともに、カップリングの影響をなくした表示駆動装置を提供する。また、スキャンドライバＩＣの周辺回路のコストアップを抑え、かつ従来のスキャンドライバＩＣからのランニングチェンジ（running change）を容易にする表示駆動装置を提供する。【解決手段】スイッチ素子Ｎｂのコレクタは第１の駆動電圧ＶＤＨが供給される第１の駆動電圧供給ラインに接続され、そのエミッタはプルアップ用スイッチ素子Ｎａに接続されている。選択回路ＳＥｂは、レベルシフタＬＳｂを介してスイッチ素子Ｎｂのゲートに接続され、オン・オフ制御している。選択回路ＳＥｂからスイッチ素子Ｎｂをオフしたうえで、プルダウン用スイッチ素子Ｎｉをオンするように制御すれば、サステイン期間などにＶＤＨ電源を供給したままで、貫通電流を阻止できる。【選択図】図１
2009217070.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルの複数ビットに共通のプルアップ用スイッチ素子を介して第１の駆動電圧供給ラインから第１の駆動電圧を供給し、前記表示パネルを走査駆動する表示駆動装置において、
前記プルアップ用スイッチ素子と前記表示パネルの各ビットへの駆動電圧出力端子との間にそれぞれ接続されたビット毎のダイオードと、
前記駆動電圧出力端子と第２の駆動電圧を供給する第２の駆動電圧供給ラインの間にそれぞれ接続されたビット毎のプルダウン用スイッチ素子と、
前記プルダウン用スイッチ素子と前記第１の駆動電圧と同電位を供給する第３の駆動電圧供給ラインの間にそれぞれ接続されたビット毎の抵抗素子と、
前記第１の駆動電圧供給ラインと前記第３の駆動電圧供給ラインの間に接続され、前記プルダウン用スイッチ素子が全ビットでオン状態にある間だけオフする前記各ビットに共通のスイッチ素子と、
を備え、前記スイッチ素子がオンする期間だけ、第３の駆動電圧供給ラインに前記第１の駆動電圧を供給するようにしたことを特徴とする表示駆動装置。
【請求項２】
前記プルアップ用スイッチ素子は、前記第１の駆動電圧供給ラインと前記スイッチ素子を介して接続されていることを特徴とする請求項１記載の表示駆動装置。
【請求項３】
前記プルアップ用スイッチ素子は、前記第１の駆動電圧供給ラインと直接接続されていることを特徴とする請求項１記載の表示駆動装置。
【請求項４】
前記プルアップ用スイッチ素子は、前記駆動電圧出力端子の出力を制御するシフトレジスタ回路のクロック信号に同期してオン・オフ動作し、そのオン時間を一定としたことを特徴とする請求項１記載の表示駆動装置。
【請求項５】
前記シフトレジスタ回路は、入力される一つのＨレベルもしくはＬレベルのスキャンデータを順次シフトさせるものであり、
前記プルダウン用スイッチ素子は、前記シフトレジスタ回路の対応するビット部分に前記スキャンデータが転送されたときにオン動作することを特徴とする請求項４記載の表示駆動装置。
【請求項６】
前記シフトレジスタ回路は、入力される一つのＨレベルもしくはＬレベルのスキャンデータを順次シフトさせるものであり、前記プルアップ用スイッチ素子および前記プルダウン用スイッチ素子は、前記シフトレジスタ回路の対応する部分に前記スキャンデータがあるときに動作することを特徴とする請求項４記載の表示駆動装置。
【請求項７】
前記プルダウン用スイッチ素子は、前記プルアップ用スイッチ素子がオフして一定時間経過した後にオンすることを特徴とする請求項１記載の表示駆動装置。
【請求項８】
前記プルダウン用スイッチ素子がオン状態にあることを判定する判定手段を備えたことを特徴とする請求項１記載の表示駆動装置。
【請求項９】
前記プルダウン用スイッチ素子の数がＮ（Ｎは２以上の整数）である場合に、前記判定手段では、前記プルダウン用スイッチ素子のうちｎ個（ｎ≦Ｎ，ｎは２以上の整数）以上がオンしている間に前記スイッチ素子をオフするようにしたことを特徴とする請求項７記載の表示駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（Plasma Display Panel：以下、ＰＤＰという。）などの表示パネルを走査駆動する表示駆動装置に関し、特に、複数ビットに共通のプルアップ用スイッチ素子を介して表示パネルに駆動電圧を供給することで、チップサイズの縮小を可能とした集積回路化された表示駆動装置に関する。
【背景技術】
【０００２】
ＰＤＰは、希ガスのプラズマ放電に伴うマトリクス電極交点での発光を利用した平面型表示素子の一種であって、スキャンドライバとデータドライバによりそれぞれ選択された行電極と列電極の交点で発光が行われる。図１１は、このようなＰＤＰにおける従来のスキャンドライバＩＣの構成を示すブロック図である。
【０００３】
スキャンドライバＩＣは多数の単位回路（出力回路）を備えた半導体集積回路であって、当該単位回路もしくはその出力がビット（ｂｉｔ）と呼ばれている。Ｎ個のビット（Ｎは２以上の整数）を備えたスキャンドライバＩＣ（ＮビットのスキャンドライバＩＣ）においては、Ｎビットのシフトレジスタを構成するＮ個のシフトレジスタ段ＳＲｉ（ｉ＝１〜Ｎ）にそれぞれ選択回路ＳＥｉ、レベルシフタＬＳｉ、Ｈ（Ｈｉｇｈ）サイドのプルアップ用スイッチ素子ＮｕｉおよびＬ（Ｌｏｗ）サイドのプルダウン用スイッチ素子Ｎｄｉが接続されている。シフトレジスタＳＲ１〜ＳＲＮには、データ端子より入力されたスキャンデータＤＡＴＡが、クロック信号ＣＬＫに同期して図１１の矢印方向に転送される。そして、ｉ番目のビットでは、プルアップ用スイッチ素子Ｎｕｉおよびプルダウン用スイッチ素子Ｎｄｉの接続点から、それぞれビット出力Ｄｏ１〜ＤｏＮが得られる。選択回路ＳＥｉは、表示モードの動作や書き込みモードの動作の選択・切り換えを行うとともに、プルアップ用スイッチ素子Ｎｕｉとプルダウン用スイッチ素子Ｎｄｉとが同時にオン（ＯＮ）しないようにディレイタイム（デッドタイム）の制御を行う。またレベルシフタＬＳｉでは、プルアップ用スイッチ素子Ｎｕｉを駆動する信号が生成される。
【０００４】
図１２は、従来のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。第１の駆動電圧ＶＤＨと第２の駆動電圧ＧＮＤの間に、プルアップ用スイッチ素子Ｎｕｉとプルダウン用スイッチ素子Ｎｄｉの直列回路が設けられている。一般に、プルアップ用スイッチ素子Ｎｕおよびプルダウン用スイッチ素子ＮｄにはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Insulated Gate Bipolar Transistor）が使用されるが、ＩＧＢＴだけに限定はされない。Ｃｉは負荷容量を示している。
【０００５】
シフトレジスタＳＲ１〜ＳＲＮにおいて、ｉ番目のシフトレジスタ段ＳＲｉに転送されてきたスキャンデータＤＡＴＡがＨレベルのときは、プルダウン用スイッチ素子Ｎｄｉがオンしてビット出力ＤｏｉはＬレベルとなる。また、シフトレジスタＳＲｉに転送されてきたスキャンデータＤＡＴＡがＬレベルのときは、プルアップ用スイッチ素子Ｎｕｉがオンしてビット出力ＤｏｉはＨレベルとなる。
【０００６】
図１３は、従来のスキャンドライバＩＣの動作を示すタイミングチャートである。図１３に示すスキャンモードのとき、ＮビットのスキャンドライバＩＣの各ビット出力Ｄｏｉ（ｉ＝１〜Ｎ）として、Ｌレベルの信号が順次出力される。そして、これらＬレベルのビット出力Ｄｏｉによって、ＰＤＰの対応する行電極が選択される。
【０００７】
ところで、近年においては、ＰＤＰテレビの低価格化に伴って上記のスキャンドライバＩＣにも厳しいコストダウン要求がなされてきている。スキャンドライバＩＣのコストダウンを実現するためには、チップサイズを縮小することが有効である。そこで、Ｈサイドのプルアップ用スイッチ素子Ｎｕ１〜ＮｕＮを抵抗素子Ｒ１〜ＲＮに置き換えることが提案されている。
【０００８】
図１４は、他の従来のスキャンドライバＩＣの構成を示すブロック図である。また、図１５は、図１４のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。
【０００９】
ここでは、プルアップ用スイッチ素子Ｎｕｉを抵抗素子Ｒｉに置き換えることにより、Ｈサイドのプルアップ用スイッチ素子Ｎｕｉがなくなっている。そのため、プルアップ用スイッチ素子Ｎｕｉを駆動するレベルシフタＬＳｉも不要となって、それらを省略することができる。スキャンドライバＩＣ中で、５Ｖ程度のロジック信号を１２０Ｖ程度の高圧信号に変換するレベルシフタＬＳ１〜ＬＳＮが占める回路面積は、集積回路全体の１５％程度であるから、これらのレベルシフタＬＳ１〜ＬＳＮの省略がコストダウンに有効である。
【００１０】
また、この他にも、上記のような表示駆動装置において、大電流の線順次駆動のための駆動電圧供給回路のチップサイズを、特別な回路素子やプロセスを必要とすることなく低減する方法が提案されている（例えば、特許文献１参照）。これは、図１５の抵抗素子ＲｉをダイオードＤｉで置き換え、ダイオードＤｉのカソードをプルダウン用スイッチ素子Ｎｄｉに接続するとともに、複数のダイオードのアノードを共通接続してその接続点と駆動電圧ＶＤＨ間にプルアップ用ＰＭＯＳトランジスタを設けたものである。
【特許文献１】特開２００５−１２９１２１号公報（段落〔００５２〕〜〔００７１〕、図４など）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１６は、従来のスキャンドライバＩＣにおける出力波形を示す図である。同図のビット出力Ｄｏ１における曲線Ａは、図１２に示す１ビット分の出力回路の出力波形であり、同じく曲線Ｂ，Ｃは図１５に示す１ビット分の出力回路の出力波形を示している。ここで、曲線Ｂは抵抗素子Ｒｉの値が０．７ｋΩの場合、曲線Ｃは抵抗素子Ｒｉの値がそれ以上に大きい場合である。
【００１２】
スキャンドライバＩＣの場合、ビット出力Ｄｏｉの立ち上がり時にその抵抗素子Ｒｉを通して負荷容量Ｃｉに充電を行っている（図１５の破線矢印を参照）。そのため、図１５に示す１ビット分の出力回路のように、Ｈサイドのプルアップ用スイッチ素子Ｎｕｉが抵抗素子Ｒｉに置き換えられ、しかもその抵抗値を０．７ｋΩ以上に大きくすると、ビット出力Ｄｏｉの立ち上がり時間が遅くなる（図１６では、曲線Ｃで示すビット出力Ｄｏ１となる。）という問題がある。
【００１３】
また、上記のようなＰＤＰを駆動する従来の表示駆動装置において、ＰＤＰの仕様上、高速のスキャン動作が必要なため、ビット出力Ｄｏｉの立ち上がり時間を約３００ｎｓ以内に抑えなければならない。図１２に示す従来の出力回路では、Ｌサイドのプルダウン用スイッチ素子Ｎｄｉは約５０ｎｓでビット出力Ｄｏｉを立ち下げる駆動能力があり、Ｈサイドのプルアップ用スイッチ素子Ｎｕｉは約１５０ｎｓで立ち上げる駆動能力がある。
【００１４】
ところで、図１５に示す従来の回路で、ビット出力Ｄｏｉの立ち上がり時間を約３００ｎｓ以内（図１６では、曲線Ｂにより示す。）にするためには、上述したように抵抗素子Ｒｉの値を０．７ｋΩ程度にする必要がある。しかし、抵抗素子Ｒｉの値を０．７ｋΩとした場合は、ビット出力ＤｏｉがＬレベルのときに第１、第２の駆動電圧間（ＶＤＨ−ＧＮＤ）に大きな貫通電流が流れてしまう。この貫通電流は、ＶＤＨ＝１２０Ｖで約１７０ｍＡにもなるため、消費電流として、あるいは貫通電流により発生する発熱として、ＰＤＰの仕様上、大きな問題となる。
【００１５】
また、特許文献１に示されているスキャンドライバＩＣは、その段落〔００５２〕に記載されているような問題がある。すなわち、１つの表示動作周期において、多数（ビット数Ｎに相当する出力駆動部の総数の１／４から１を減じた数）の出力駆動部で、図１２や図１５に示すスイッチ素子Ｎｕｉ，Ｎｄｉに相当するトランジスタが両方ともオフ（ＯＦＦ）して出力がハイインピーダンスの状態になることである。ここには、「直前のＶＨの電圧を保持する」との記載もあるが、これは出力端に付随する寄生容量によってＶＨが保持されているという意味であって、本質的にはノイズに弱い、危うい状態になっている。したがって、隣接素子がオンして大電流が流れたときにカップリング（クロストーク）の問題が生じ、ＰＤＰの表示品質に悪影響を与える恐れがある。
【００１６】
さらに、特許文献１の段落〔００７１〕には、「同時刻でみると……カップリングの影響を受けやすくなるという問題がある」ので、制御系統数を少なくすると不都合が生じる旨の記載がある。ところが、系統数を増やしたとしても、本質的にキャパシタンスによるカップリングの影響は除去できない。特に、ＰＤＰは大画面化が進んでおり、隣接素子に流れる電流も大きくなる傾向があるため、こうしたカップリングの影響は決して無視できない問題である。
【００１７】
本発明はこのような点に鑑みてなされたものであり、高速のスキャン動作が可能であって、かつチップサイズを小さくすることで低コスト化を図るとともに、カップリングの影響をなくした表示駆動装置を提供することを目的とする。
【００１８】
また、本発明の別の目的は、スキャンドライバＩＣの周辺回路のコストアップを抑え、かつ従来のスキャンドライバＩＣからのランニングチェンジ（running change）を容易にする表示駆動装置を提供することである。
【課題を解決するための手段】
【００１９】
本発明では、上記問題を解決するために、表示パネルの複数ビットに共通のプルアップ用スイッチ素子を介して第１の駆動電圧供給ラインから第１の駆動電圧を供給し、前記表示パネルを走査駆動する表示駆動装置を、以下の構成とした。すなわち、表示駆動装置は、ビット毎にダイオード、プルダウン用スイッチ素子、抵抗素子を備え、各ビットに共通するスイッチ素子を備えている。ダイオードは、プルアップ用スイッチ素子と前記表示パネルの各ビットへの駆動電圧出力端子との間にそれぞれ接続され、プルダウン用スイッチ素子は、前記駆動電圧出力端子と第２の駆動電圧を供給する第２の駆動電圧供給ラインの間にそれぞれ接続され、抵抗素子は、前記プルダウン用スイッチ素子と前記第１の駆動電圧と同電位を供給する第３の駆動電圧供給ラインの間にそれぞれ接続されている。各ビットに共通のスイッチ素子は、前記第１の駆動電圧供給ラインと前記第３の駆動電圧供給ラインの間に接続され、前記プルダウン用スイッチ素子が全ビットでオン状態にある間だけオフする。そして、各ビットに共通のスイッチ素子がオンする期間だけ、第３の駆動電圧供給ラインに前記第１の駆動電圧を供給するようにした。
【発明の効果】
【００２０】
本発明によれば、プルアップ用スイッチ素子を各ビットで共用し、各ビット出力を立ち上げるときに当該プルアップ用スイッチ素子を短時間オンし、ビット出力が立ち上がると抵抗素子によりＨ（ハイ）出力を維持するので、高速のスキャン動作が可能で、チップサイズを小さくすることができ、低コスト化を図ることができるとともに、カップリングの問題もないという利点がある。
【００２１】
また、サステイン期間やリセット期間の一部の期間で、全てのビット出力がオンした場合でも、各ビットに共通のスイッチ素子をオフすることにより、スキャンドライバＩＣに対して駆動電源を供給したままでも抵抗素子に電流が流れない。したがって、表示駆動装置における消費電流の増大を防ぐことができる。
【発明を実施するための最良の形態】
【００２２】
最初に、本特許出願人が先に出願した「表示駆動装置」の発明（特願２００６−３１２４０９）について説明する。
図９は、先願発明のスキャンドライバＩＣの構成を示すブロック図である。このスキャンドライバＩＣは、図示しないデータドライバＩＣとともにＰＤＰを駆動する表示駆動装置を構成するものである。
【００２３】
上記のスキャンドライバＩＣは多数の単位回路（出力回路）を備えており、当該単位回路もしくはその出力をビット（ｂｉｔ）と呼んでいる。スキャンドライバＩＣのデータ端子より入力されたスキャンデータＤＡＴＡを、クロック信号ＣＬＫに同期してシフトレジスタＳＲ１〜ＳＲＮにより図の矢印方向に転送する。また、ｉ番目のビット（ｉ＝１〜Ｎ）は選択回路ＳＥｉ、抵抗素子Ｒｉ、ダイオードＤｉ、Ｌサイドのプルダウン用スイッチ素子Ｎｉを備えており、ビット毎の出力Ｄｏ１〜ＤｏＮが得られる。さらに各ビット共用（共通）のＨサイドのプルアップ用スイッチ素子Ｎａと、レベルシフタＬＳａと、選択回路ＳＥａを備えている。
【００２４】
選択回路ＳＥｉは、スキャンモード、アドレスモード、あるいはリセットモードを切り換えるモード信号ＯＣ１，ＯＣ２が入力されるモード選択回路ＳＥに接続されている。選択回路ＳＥａ，ＳＥｉでは、表示モードの動作や書き込みモードの動作の選択・切り換えを行うとともに、プルアップ用スイッチ素子Ｎａとプルダウン用スイッチ素子Ｎｉとが同時にオンしないように、プルアップ用スイッチ素子Ｎａがオフしてからプルダウン用スイッチ素子Ｎｉがオンするように制御する。レベルシフタＬＳａでは、プルアップ用スイッチ素子Ｎａを駆動する信号が生成される。
【００２５】
図１０は、先願発明のスキャンドライバＩＣにおける出力回路の構成を示す図である。各ビット共用のプルアップ用スイッチ素子Ｎａは、第１の駆動電圧ＶＤＨが供給される第１の駆動電圧供給ラインＬ１に接続され、このプルアップ用スイッチ素子Ｎａはそれぞれビット毎のダイオードＤ１〜ＤＮを介して、出力Ｄｏ１〜ＤｏＮとなる駆動電圧の出力端子と接続されている。また、ビット毎のプルダウン用スイッチ素子Ｎ１〜ＮＮは、それぞれ第２の駆動電圧ＧＮＤが供給される第２の駆動電圧供給ラインＬ２に一端が接続され、これらプルダウン用スイッチ素子Ｎ１〜ＮＮの他端はそれぞれ出力Ｄｏ１〜ＤｏＮとなる駆動電圧の出力端子と接続されている。さらに、ビット毎の抵抗素子Ｒ１〜ＲＮは、第１の駆動電圧供給ラインＬ１とプルダウン用スイッチ素子Ｎ１〜ＮＮの他端との間にそれぞれ接続されている。
【００２６】
上記プルアップ用スイッチ素子Ｎａおよびプルダウン用スイッチ素子Ｎ１〜ＮＮにはＩＧＢＴが使用されるが、ＩＧＢＴに限定されることはない。Ｃ１〜ＣＮは各ビットの負荷容量を示している。
【００２７】
プルアップ用スイッチ素子Ｎａは、駆動電圧出力端子の出力Ｄｏ１〜ＤｏＮを制御するシフトレジスタＳＲ１〜ＳＲＮのクロック信号ＣＬＫに同期して動作し、オン時間はクロック周波数に依存せず、２００ｎｓ程度で一定である。これにより、一旦出力Ｄｏ１〜ＤｏＮを全てＨレベルとする。プルダウン用スイッチ素子Ｎｉはプルアップ用スイッチ素子Ｎａの２００ｎｓ程度のオン期間が終了してからオンするよう制御され、プルアップ用スイッチ素子Ｎａとプルダウン用スイッチ素子Ｎｉが同時にオンしないようになっている。
【００２８】
シフトレジスタＳＲ１〜ＳＲＮにおいて、ＳＲｉ（ｉ＝１〜Ｎ）に転送されてきたスキャンデータＤＡＴＡがＨレベルのときは、対応する選択回路ＳＥｉによりプルダウン用スイッチ素子Ｎｉがオンして、出力ＤｏｉはＬレベルとなる。また、ＳＲｉに転送されてきたスキャンデータがＬレベルのときは、対応する選択回路ＳＥｉによりプルダウン用スイッチ素子Ｎｉがオンせず、出力Ｄｏ１〜ＤｏＮはＨレベルとなる。そして、スキャンモードのときは、Ｎビットの出力Ｄｏｉ（ｉ＝１〜Ｎ）としてＬレベルの駆動電圧が順次出力される。
【００２９】
このスキャンドライバＩＣにおいては、各ビットの出力の立ち上がり時に共用のプルアップ用スイッチ素子Ｎａをオンさせて、このスイッチ素子ＮａとダイオードＤ１〜ＤＮにより負荷容量Ｃ１〜ＣＮへの充電を行うことにより、出力の立ち上がり時間を高速にすることができる。また、抵抗素子Ｒ１〜ＲＮは負荷容量Ｃ１〜ＣＮへの充電結果を維持することだけに使われるので、抵抗素子Ｒ１〜ＲＮの抵抗値を大きくすることができ、消費電流を抑えることができる。さらに、各ビットのレベルシフタが不要となるので、チップサイズを縮小することができる。
【００３０】
すなわち、先願の発明では、図１０、図１１に示す従来の回路に各ビット共用のプルアップ用スイッチ素子Ｎａ、レベルシフタＬＳａ、選択回路ＳＥａを付加し、プルアップ用スイッチ素子Ｎａ（のエミッタ）と各駆動電圧出力端子との間にダイオードＤ１〜ＤＮを接続した構成となっている。ダイオードＤ１〜ＤＮの総面積は、従来の集積回路（例えば、図１１のスキャンドライバＩＣ）におけるチップ面積の２％程度であり、そのレベルシフタＬＳ１〜ＬＳＮの総面積よりはるかに小さい。したがって、これらのダイオードＤ１〜ＤＮを新たに接続しても十分チップサイズの縮小化を図ることができる。また、共用のプルアップ用スイッチ素子Ｎａ、レベルシフタＬＳａ、選択回路ＳＥａは、その配置場所に大きな制約はなく、チップサイズに影響しないように、もしくは影響を最小にするようにレイアウトすることができる。
【００３１】
ところで、このような先願発明の回路では、ビット出力Ｄｏ１〜ＤｏＮの出力端子と第１の駆動電圧ＶＤＨが供給される第１の駆動電圧供給ラインＬ１とがプルアップ抵抗（抵抗素子Ｒ１〜ＲＮ）で繋がっているため、各ビットのプルダウン用スイッチ素子Ｎ１〜ＮＮがオンした場合、プルアップ抵抗Ｒｉとプルダウン用スイッチ素子Ｎｉによって、ＶＤＨラインとＧＮＤが貫通することになり、プルアップ抵抗Ｒｉの大きさに応じた貫通電流が流れる。
【００３２】
この場合、スキャン期間には各ビットの出力の立ち上がり時に共通のプルアップ用スイッチ素子Ｎａをオンさせて出力をＨレベルにするため、プルアップ抵抗（抵抗素子Ｒ１〜ＲＮ）の値を大きくすることが可能である。しかし、ビット出力Ｄｏ１〜ＤｏＮの出力端子の電位がノイズの影響で下がったときなどは、プルアップ抵抗Ｒｉを通して負荷容量Ｃｉに電荷を供給する必要がある。したがって、これらの抵抗値が大きすぎると電荷をすぐに供給することができないため、抵抗値を無限には大きくできない。
【００３３】
したがって、先願発明のスキャンドライバＩＣを使用する場合、パネル駆動回路側（スキャンドライバＩＣの外部）のＶＤＨ供給ラインにスイッチ素子を設けておいて、全てのビット出力がＬレベルになるサステイン期間などでは、ＶＤＨからの電荷の供給を止めることが望ましい。そうすれば、第１の駆動電圧ＶＤＨから第２の駆動電圧供給ラインＬ２へ貫通電流が流れないようにすることができるからである。
【００３４】
そこで、今回の発明では、従来のスキャンドライバＩＣよりもチップサイズを大幅に縮小した場合に、外部にスイッチ素子を設ける必要がなく、従来のようにＶＤＨ電源を供給したままでも使用できるようにすることにより、周辺回路のコストアップを抑え、かつ従来のスキャンドライバＩＣからのランニングチェンジを容易にするものである。
【００３５】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、実施の形態のスキャンドライバＩＣにおける出力回路の構成を示す図である。
実施の形態のスキャンドライバＩＣが図１０に示す先願回路と異なるのは、第１の駆動電圧ＶＤＨがスイッチ素子Ｎｂを介してビット毎の抵抗素子Ｒｉ（ｉ＝１〜Ｎ）に供給されている点である。すなわち、スイッチ素子Ｎｂのコレクタは第１の駆動電圧ＶＤＨが供給される第１の駆動電圧供給ラインＬ１に接続され、そのエミッタはプルアップ用スイッチ素子Ｎａに接続されている。選択回路ＳＥｂは、レベルシフタＬＳｂを介してスイッチ素子Ｎｂのゲートに接続され、オン・オフ制御している。なお、ビット毎のプルダウン用スイッチ素子Ｎ１〜ＮＮは、それぞれ第２の駆動電圧ＧＮＤが供給される第２の駆動電圧供給ラインＬ２に一端が接続され、ビット毎の抵抗素子Ｒ１〜ＲＮは、第３の駆動電圧供給ラインＬ３とプルダウン用スイッチ素子Ｎ１〜ＮＮの他端との間にそれぞれ接続されている。
【００３６】
したがって、スキャンドライバＩＣにＶＤＨ電源を供給したままであっても、選択回路ＳＥｂによりスイッチ素子Ｎｂをオフしたうえで、プルダウン用スイッチ素子Ｎｉをオンするように制御すれば、サステイン期間などにおいて、貫通電流が流れることなしに出力回路の全ビットを同時にＬレベルにすることができる。このように、図１の出力回路では、ｎビット共通となるスイッチ素子Ｎｂ、レベルシフタＬＳｂ、選択回路ＳＥｂを付加した構成とすることで、プルアップ用スイッチ素子Ｎｕｉを単に抵抗素子Ｒｉに置き換えた図１０，１１に示す回路の不都合が解消できる。また、スイッチ素子Ｎｂ、レベルシフタＬＳｂ、選択回路ＳＥｂは、その配置する場所に大きな制約がないため、チップサイズに影響のない、もしくは影響を最小化するようにレイアウトすることが可能である。
【００３７】
また、実施の形態の回路は先願発明のスキャンドライバＩＣに比較したとき、スキャンドライバＩＣを組み込むための駆動回路の構成が異ならないから、スキャンドライバＩＣの外側にスイッチング素子およびそれを制御する制御回路を追加する必要がない。
【００３８】
しかも、スイッチ素子Ｎｂの駆動回路ＳＥｂ，ＬＳｂはスキャンドライバＩＣの内部に構成できるから、ランニングチェンジの際に、スキャンドライバＩＣの周辺回路を変更する必要もない。
【００３９】
このように、スイッチ素子の共通化によってチップサイズを小さくしてスキャンドライバＩＣのコストダウンを図るとともに、周辺回路のコストアップをなくすことによって、表示パネルのトータルコストを効果的に低減できる。
【００４０】
図２は、別のスキャンドライバＩＣにおける出力回路の構成を示す図である。図１のものと同様、第１の駆動電圧ＶＤＨはスイッチ素子Ｎｂを介してビット毎の抵抗素子Ｒｉ（ｉ＝１〜Ｎ）に供給されている。ただ、第１の駆動電圧ＶＤＨが第１の駆動電圧供給ラインＬ１からプルアップ用スイッチ素子Ｎａのコレクタにも直接供給されている点で異なっている。
【００４１】
つぎに、本発明の表示駆動装置に係るスキャンドライバＩＣの動作について説明する。
図３は、実施の形態のスキャンドライバＩＣの動作を示すタイミングチャートである。
表示データを表示素子に書き込みするスキャンモードの動作は、スイッチ素子Ｎｂに関するものを除けば上述の図１０に関する説明と同様であり、クロック信号ＣＬＫの立ち上がりに同期してスキャンデータがシフトされ、各ビットは自身のビットデータに基づいて動作する。クロック信号ＣＬＫの立ち上がりで、一旦プルアップ用スイッチ素子Ｎａをオンして出力Ｄｏ１〜ＤｏＮを全てＨレベルとする。プルダウン用スイッチ素子Ｎｉは、プルアップ用スイッチ素子Ｎａのオン期間が終了してからオンするよう制御される。
ここでは、ビット出力Ｄｏｉ（ｉ＝１〜Ｎ）がＬレベルのとき、ＰＤＰの対応する行電極が選択されるものとする。
【００４２】
選択回路ＳＥ１〜Ｎによって、プルダウン用スイッチ素子Ｎ１〜ＮＮが全てオンとなる場合に、各ビットに共通のスイッチ素子Ｎｂがオフする。すなわち、サステイン期間（図３のスキャン期間に続く期間で、表示パネルが実際に表示を行っている期間）にはスイッチ素子Ｎｂがオフするようになっている。
【００４３】
図４は、実施の形態のスキャンドライバＩＣにおける出力波形を示す図である。
共用のプルアップ用スイッチ素子Ｎａは、クロック信号の立ち上がりから約２００ｎｓの一定期間だけオンするようになっている。この期間には、プルダウン用スイッチ素子Ｎ１〜ＮＮをオフするように制御されるが、これは、両者が同時にオンになる期間をなくして、貫通電流が流れることで無駄な電流消費が発生しないようにするためである。実際には、プルアップ用スイッチ素子Ｎａがオフすると同時にプルダウン用スイッチ素子Ｎｉがオンする。
【００４４】
プルダウン用スイッチ素子Ｎ１〜ＮＮは、５０ｎｓ程度で出力Ｄｏ１〜ＤｏＮを立ち下げる駆動能力があるから、クロック信号ＣＬＫの立ち上がりから２００ｎｓ程度の遅れがあっても出力Ｄｏ１を約２５０ｎｓ後には立ち下げることができる。この立下り時間（２５０ｎｓ）は３００ｎｓ以内であるから問題にはならない。また、出力Ｄｏ１の立ち上がり時間については、共用のプルアップ用スイッチ素子Ｎａが１５０ｎｓで立ち上げる駆動能力があるので、プルアップ用スイッチ素子Ｎａのオン期間は２００ｎｓあれば十分である。
【００４５】
このように、実施の形態のスキャンドライバＩＣは、プルアップ用スイッチ素子Ｎａを各ビットで共用し、各ビットの出力を立ち上げるときに当該プルアップ用スイッチ素子を短時間（２００ｎｓ）オンし、出力が立ち上がると抵抗素子Ｒ１〜ＲＮによりＨレベルの出力を維持するようにした。また、スイッチ素子Ｎｂを設けることによって、全出力素子がＬレベルのときは、ＶＤＨからの電荷の供給を止めて、ＶＤＨからＧＤＮへの貫通電流が流れないようにしたので、消費電流の増大を防ぐことができ、しかもカップリングの問題もないという利点がある。
【００４６】
具体的には、チップ面積を１３〜１５％縮小することが可能となり、大きなコストダウンを図ることができる。また、抵抗素子Ｒ１〜ＲＮの値を１０ｋΩ程度に設定することにより、消費電流を図１４、図１５に示す回路の１／１０以下程度までに低減することができ、図１１、図１２に示す回路とほぼ同等の消費電流にすることができる。
【００４７】
図５は、本発明のスキャンドライバＩＣの構成を示すブロック図である。図６は、別のスキャンドライバＩＣの構成を示すブロック図である。
図５において、スキャンドライバＩＣのデータ端子より入力されたスキャンデータＤＡＴＡは、クロック信号ＣＬＫに同期してシフトレジスタＳＲ１〜ＳＲＮにより転送される。また、ｉ番目のビット（ｉ＝１〜Ｎ）は選択回路ＳＥｉ、抵抗素子Ｒｉ、ダイオードＤｉ、Ｌサイドのプルダウン用スイッチ素子Ｎｉを備えており、ビット毎の出力Ｄｏ１〜ＤｏＮが得られる。さらに、各ビット共用（共通）のＨサイドのプルアップ用スイッチ素子Ｎａ、プルダウン用スイッチ素子Ｎｉが全ビットでオン状態にある間だけオフする、各ビットに共通のスイッチ素子Ｎｂ、およびスイッチ素子Ｎａ，Ｎｂを駆動するレベルシフタＬＳａ，ＬＳｂと選択回路ＳＥａ，ＳＥｂを備えている。
【００４８】
選択回路ＳＥａ，ＳＥｂ，ＳＥｉは、スキャンモード、アドレスモード、あるいはリセットモードなどを切り換えるモード信号ＯＣ１，ＯＣ２が入力されるモード選択回路ＳＥに接続されている。選択回路ＳＥａ，ＳＥｉでは、表示モードの動作や書き込みモードの動作の選択・切り換えを行うとともに、プルアップ用スイッチ素子Ｎａとプルダウン用スイッチ素子Ｎｉとが同時にオンしないように、プルアップ用スイッチ素子Ｎａがオフしてからプルダウン用スイッチ素子Ｎｉがオンするように制御する。また、選択回路ＳＥｂでは、プルダウン用スイッチ素子Ｎｉの全ビットでオン状態を検知して、スイッチ素子Ｎｂがオフするように制御する。
【００４９】
このとき、全てのプルダウン用スイッチ素子Ｎ１〜ＮＮがオンしているかどうかは、全てのスイッチ素子Ｎｉをオンにする信号の送信状態によって判定している。あるいは、図６に示すように、ＮビットのシフトレジスタＳＲ１〜ＳＲＮからのデータが全てオンしていることを判定するノア（ＮＯＲ）回路１０などの判定手段を追加して、ノア回路１０の出力信号状態によって判定することもできる（この場合、選択回路ＳＥｉからノア回路１０に、出力ＤｏｉとＬ／Ｈが同じデータが出力される）。また、それら両方の判定手段を併用してもよい。
【００５０】
さらに、全てのプルダウン用スイッチ素子Ｎ１〜ＮＮはオンしていないが、複数のプルダウン用スイッチ素子がオンしているモードにも対応できるようにするために、判定手段がスイッチ素子Ｎｉをオンにする信号の送信個数をカウントして、それが所定数ｎ以上であったらスイッチ素子Ｎｂをオフするように制御してもよい。ここで、ｎ＝１だと通常のスキャンモードが含まれてしまうため、ｎは２以上の整数とする。また、スイッチ素子Ｎｉをオンにする信号の個数を求めるのに、送信信号の個数をカウントするのではなく、図６のノア回路１０に換えて多数決回路もしくはこれに準じた回路を設けるようにしてもよい。
【００５１】
図７は、スキャンドライバＩＣのＰＤＰにおける接続状態を示すブロック図である。
実際の表示パネルでは、走査線の数が多いため、図７に示すようにスキャンドライバＩＣを複数個カスケード接続して使用する。ここでは、例として９６ビットの４個のスキャンドライバＩＣ１〜４を接続した場合を示している。
【００５２】
実施の形態のスキャンドライバＩＣでは、クロック信号の立ち上がりに同期して各スキャンドライバＩＣ内にある共用のプルアップ用スイッチ素子Ｎａ、レベルシフタＬＳａが常に動作する。そして、実際の表示パネルのスキャン動作では複数個のスキャンドライバＩＣのうち動作している（スキャンデータが入力されている）スキャンドライバＩＣは１個だけであるので、その他のスキャンドライバＩＣの共用のプルアップ用スイッチ素子Ｎａ、レベルシフタＬＳａを動作させないようにすることが、システム全体の消費電流を低減するためにも望ましい。
【００５３】
図８は、さらに別のスキャンドライバＩＣの構成を示すブロック図である。
このスキャンドライバＩＣでは、非動作時（スキャンデータが入力されていない）に共用のプルアップ用スイッチ素子Ｎａ、レベルシフタＬＳａが動作しないように制御している。すなわち、ここでは、各ビットのシフトレジスタＳＲ１〜ＳＲ（Ｎ＋１）の出力をノア（ＮＯＲ）回路２０に入力することで、シフトレジスタＳＲ１〜ＳＲ（Ｎ＋１）内にスキャンデータがないことを検知する（この場合、シフトレジスタＳＲ１〜ＳＲＮからノア回路２０に、出力Ｄｏ１〜ＤｏＮとＬ／Ｈが逆のデータが出力される）。シフトレジスタＳＲ（Ｎ＋１）はシフトレジスタＳＲＮからスキャンデータが排出される瞬間の動作を安定させることを目的として、シフトレンジスタの段数をＮから（Ｎ＋１）に増やすために付加されたものである。
【００５４】
なお、次段のスキャンドライバＩＣのシフトレジスタＳＲ１には、シフトレジスタＳＲＮの出力が接続される。そして、スキャンデータがないときは、選択回路ＳＥにより共用のプルアップ用スイッチ素子ＮａおよびレベルシフタＬＳａが動作しないようにする。これにより、消費電流を大幅に低減することができる。なお、もしＳＲ（Ｎ＋１）がないと、ＳＲＮからスキャンデータが排出された瞬間に共用のスイッチ素子ＮａとレベルシフタＬＳａがオフするので、各スキャンドライバＩＣの最終ｂｉｔ（ＤｏＮ）の立ち上がり波形出力が遅くなるという問題が生じる。
【００５５】
以上のように、本発明によれば、ＶＤＨラインまたはＶＤＨラインと各ビットの抵抗Ｒｉの間のスイッチ素子Ｎｂをオフにすることにより、サステイン期間等に全ビットのプルダウン用スイッチ素子Ｎｉがオンした場合でも、ＶＤＨ−ＧＮＤ間での貫通電流を抑えることができるため、スキャンドライバＩＣの消費電流を低減することができる。
【００５６】
また、サステイン期間にスキャンドライバＩＣに供給するＶＤＨ電源を外部でオフする必要がなくなるため、外部スイッチング素子を省略できる。
さらに、スキャンドライバＩＣ内のプルアップ抵抗とＶＤＨライン間にスイッチ素子Ｎｂを設けることにより、スキャンドライバＩＣの外側でＶＤＨラインにスイッチを設けた場合よりもスイッチ素子を小さく構成することができるため、スイッチを追加したことによる全体のチップサイズの増大を抑制できる。したがって、スキャンドライバＩＣとその駆動回路を含めたトータルコストダウンが可能である。
【図面の簡単な説明】
【００５７】
【図１】実施の形態のスキャンドライバＩＣにおける出力回路の構成を示す図である。
【図２】別のスキャンドライバＩＣにおける出力回路の構成を示す図である。
【図３】実施の形態のスキャンドライバＩＣの動作を示すタイミングチャートである。
【図４】実施の形態のスキャンドライバＩＣにおける出力波形を示す図である。
【図５】本発明のスキャンドライバＩＣの構成を示すブロック図である。
【図６】別のスキャンドライバＩＣの構成を示すブロック図である。
【図７】スキャンドライバＩＣのＰＤＰにおける接続状態を示すブロック図である。
【図８】さらに別のスキャンドライバＩＣの構成を示すブロック図である。
【図９】先願発明のスキャンドライバＩＣの構成を示すブロック図である。
【図１０】先願発明のスキャンドライバＩＣにおける出力回路の構成を示す図である。
【図１１】従来のスキャンドライバＩＣの構成を示すブロック図である。
【図１２】従来のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。
【図１３】従来のスキャンドライバＩＣの動作を示すタイミングチャートである。
【図１４】他の従来のスキャンドライバＩＣの構成を示すブロック図である。
【図１５】他の従来のスキャンドライバＩＣにおける１ビット分の出力回路の構成を示す図である。
【図１６】従来のスキャンドライバＩＣにおける出力波形を示す図である。
【符号の説明】
【００５８】
１〜４  スキャンドライバＩＣ
１０，２０  ノア回路
Ｃ１〜ＣＮ  負荷容量
Ｄ１〜ＤＮ  ダイオード
Ｌ１  第１の駆動電圧供給ライン
Ｌ２  第２の駆動電圧供給ライン
Ｌ３  第３の駆動電圧供給ライン
ＬＳ１〜Ｎ，ＬＳａ，ＬＳｂ  レベルシフタ
Ｎ１〜ＮＮ  プルダウン用スイッチ素子
Ｎａ  プルアップ用スイッチ素子
Ｎｂ  スイッチ素子
Ｒ１〜ＲＮ  抵抗素子
ＳＥ，ＳＥ１〜ＳＥＮ，ＳＥａ，ＳＥｂ  選択回路
ＳＲ１〜ＳＲＮ，ＳＲ（Ｎ＋１）  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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