(57)【要約】【課題】従来の駆動用回路では、電圧出力回路のトランジスタがＰＭＯＳの場合は、電流負荷特性が電源電位に依存し、電源電位が低くなるほど電流負荷抵抗が大きくなってしまいまた、電圧出力回路のトランジスタがＮＭＯＳの場合は、電源電位より出力電位が低下してしまう場合があった。【解決手段】半導体装置は、第１の電源電位と第２の電源電位との間の振幅を有する入力信号を前記第１の電源電位と第３の電源電位との間の振幅を有する信号に変換するレベルシフト回路と、前記レベルシフト回路の出力に基づいて、前記第３の電源電位から生成した電圧を出力端子へ出力する、ＮＭＯＳトランジスタを含む第１の出力部と、前記レベルシフト回路の出力に基づいて、前記第３の電源電位から生成した電圧を前記出力端子へ出力する、ＰＭＯＳトランジスタからなる第２の出力部とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の電源電位と第２の電源電位との間の振幅を有する入力信号を前記第１の電源電位と第３の電源電位との間の振幅を有する信号に変換するレベルシフト回路と、
前記レベルシフト回路の出力に基づいて、前記第３の電源電位から生成した電圧を出力端子へ出力する、ＮＭＯＳトランジスタを含む第１の出力部と、
前記レベルシフト回路の出力に基づいて、前記第３の電源電位から生成した電圧を前記出力端子へ出力する、ＰＭＯＳトランジスタからなる第２の出力部とを有する半導体装置。
【請求項２】
前記第１の出力部は、前記ＮＭＯＳトランジスタの制御端子と前記出力端子との間に接続されたダイオード素子とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダイオード素子は、ツェナーダイオードであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ＰＭＯＳトランジスタは、前記第３の電源電位と前記出力端子との間に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
入力信号に応答してレベル変換した信号を出力するレベルシフト回路と、
第１の電源と第２の電源との間に直列に設けられた第１導電型の複数の電界効果トランジスタと、
前記複数の電界効果トランジスタの節点と前記第１の電源との間に設けられ、前記レベルシフト回路の出力に応答して制御される第２導電型の電界効果トランジスタとを有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にレベルシフト回路と電圧出力回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来から、表示装置の駆動回路は、低振幅レベルの信号を高振幅レベルに変換するためのレベルシフト回路と、このレベルシフト回路の出力に基づいて、表示装置に高電圧を印加するための電圧出力回路とで構成されている。従来の電圧出力回路は、例えば特許文献１に記載されている。
【０００３】
特許文献１に記載の駆動用回路を図５、図６に示す。図５において、電圧出力回路の構成は、Ｐチャネル型電界効果トランジスタ（以下、ＰＭＯＳトランジスタと称す）とＮチャネル型電界効果トランジスタ（以下、ＮＭＯＳトランジスタと称す）で構成されたＣＭＯＳ型回路である。また、図６において電圧出力回路の構成は、２つのＮＭＯＳトランジスタで構成されている。いずれにおいても、従来の電圧出力回路は、１つのレベルシフト回路で単独のトランジスタを駆動させる回路構成となっている。
【０００４】
しかしながら、図５に記載の回路では、電圧出力回路のトランジスタの電流負荷特性が電源電位に大きく依存する。そのため、電源電位が低いほど電流負荷特性が高くなる（図８参照）。また、図６に記載の回路では、電圧出力回路のトランジスタのゲート、ソース間に挿入したツェナーダイオードＤｉにより、電源電位ＶＣＣより出力電位がツェナーダイオードＤｉの電圧降下ＶＺ分低下していた（図７参照）。
【特許文献１】特開平１１−２２５０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したように、従来の駆動用回路では、電圧出力回路のトランジスタがＰＭＯＳの場合は、電流負荷特性が電源電位に依存し、電源電位が低くなるほど電流負荷抵抗が大きくなってしまう。また、電圧出力回路のトランジスタがＮＭＯＳの場合は、電源電位より出力電位が低下してしまう。
【課題を解決するための手段】
【０００６】
本発明の１態様による半導体装置は、第１の電源電位と第２の電源電位との間の振幅を有する入力信号を前記第１の電源電位と第３の電源電位との間の振幅を有する信号に変換するレベルシフト回路と、前記レベルシフト回路の出力に基づいて、前記第３の電源電位から生成した電圧を出力端子へ出力する、ＮＭＯＳトランジスタを含む第１の出力部と、前記レベルシフト回路の出力に基づいて、前記第３の電源電位から生成した電圧を前記出力端子へ出力する、ＰＭＯＳトランジスタからなる第２の出力部とを有する。
【発明の効果】
【０００７】
電圧出力回路の上部分のトランジスタにＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの両方を用いることで、電源電位が低い場合でも、低電流負荷抵抗特性を得ることができ、出力電位は電源電位ＶＣＣ電位まで維持することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる半導体装置を示すブロック図である。図１に示すように、本実施の形態の半導体装置１００は、レベルシフト回路１と電圧出力回路２を有している。また、電圧出力回路２は表示装置３と接続されている。レベルシフト回路は、例えば３〜５Ｖ程度の低振幅レベルの信号を５０Ｖ〜２００Ｖの高振幅レベルに変換する。このレベルシフト回路１の出力に基づいて電圧出力回路２は、表示装置３に高電圧を印加する。このように構成された本実施の形態に関し、以下により詳細に説明する。
【０００９】
図２は、図１に示した半導体装置１００のより詳細な構成を示す図である。図２に示すように、本実施の形態の半導体装置１００は、インバータＩＮＶ、トランジスタＰ１〜Ｐ３、Ｎ１〜Ｎ４、ツェナーダイオードＤｉを有している。まず、図２を参照して、レベルシフト回路１の接続関係について説明する。
【００１０】
ＮＭＯＳトランジスタＮ１のゲート（制御端子）には、第１の電源電位（以下、接地電位と称す）と第２の電源電位との間の振幅を有する入力信号を入力する入力端子ＩＮが接続され、ソースは接地電位に接続されている。またＮＭＯＳトランジスタＮ１のドレインはＰＭＯＳトランジスタＰ２のゲートに接続されている。ＰＭＯＳトランジスタＰ２のソースは第３の電源電位（以下、電源電位ＶＣＣと称す）に接続され、ドレインはＮＭＯＳトランジスタＮ３のゲート及びツェナーダイオードＤｉのカソード電極に接続されている。ＮＭＯＳトランジスタＮ２のゲートには入力端子ＩＮがインバータＩＮＶを介して接続されている。ＮＭＯＳトランジスタＮ２のソースは接地電位が接続され、ドレインはＰＭＯＳトランジスタＰ１のゲートに接続されている。ＰＭＯＳトランジスタＰ１のソースは電源電位ＶＣＣが接続され、ドレインは第１の出力部（以下ＰＭＯＳトランジスタＰ３と称す）のゲートに接続されている。また、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は直列に接続され、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２もまた直列に接続されている。
【００１１】
ＰＭＯＳトランジスタＰ３のソースは電源電位ＶＣＣに接続され、ドレインは出力端子ＯＵＴに接続されている。ＮＭＯＳトランジスタＮ３のドレインは電源電位ＶＣＣに接続され、ソースはツェナーダイオードＤｉのアノード電極及び出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＮ４のゲートには、入力端子ＩＮがインバータＩＮＶを介して接続されている。また、ＮＭＯＳトランジスタＮ４のソースは接地電位に接続され、ドレインはツェナーダイオードＤｉのアノード電極及び出力端子ＯＵＴに接続されている。なお、第２の出力部は、ＮＭＯＳトランジスタＮ３とツェナーダイオードＤｉによって構成されている。
【００１２】
図２に示した回路では、図１のレベルシフト回路１は、主にＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２、インバータＩＮＶによって実現される。
【００１３】
また、電圧出力回路２は、主にＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３、Ｎ４、ツェナーダイオードＤｉによって実現される。以下、図２を参照して本実施の形態の半導体装置の具体的な動作についてより詳細に説明する。
【００１４】
入力端子ＩＮに第１の電源電位に相当する"Ｌ"レベルの信号を入力する。この"Ｌ"レベルの信号は、入力信号の低い電位であり、本実施の形態では接地電位である。この時、ＮＭＯＳトランジスタＮ１はオフ状態となる。また、ＮＭＯＳトランジスタＮ２は、ＩＮＶを介し反転した信号が入力されるためオン状態となる。よって、ＰＭＯＳトランジスタＰ１のゲートには接地電位が与えられるため、ＰＭＯＳトランジスタＰ１はオン状態となる。また、ＰＭＯＳトランジスタＰ１がオン状態となることにより、ＰＭＯＳトランジスタＰ２のゲートには電源電位ＶＣＣが与えられるため、ＰＭＯＳトランジスタＰ２はオフ状態となる。
【００１５】
また、ＰＭＯＳトランジスタＰ３のゲートには電源電位ＶＣＣが与えられるため、ＰＭＯＳトランジスタＰ３はオフ状態となる。またＮＭＯＳトランジスタＮ３のゲートには接地電位が与えられるため、ＮＭＯＳトランジスタＮ３はオフ状態となる。ＮＭＯＳトランジスタＮ４のゲートにはインバータＩＮＶを介して"Ｈ"レベルが入力されるため、ＮＭＯＳトランジスタＮ４はオン状態となる。なお、ツェナーダイオードＤｉのアノード極、カソード極は共に接地電位の同電位であるためツェナーダイオードＤｉは非導通状態となる。よって出力端子ＯＵＴには接地電位が出力される。
【００１６】
また、入力端子ＩＮに第２の電源電位に相当する"Ｈ"レベルの信号を入力する。この"Ｈ"レベルの信号は、入力信号の高い電位であり、電源電位ＶＣＣより低いが、ＮＭＯＳトランジスタＮ１の閾値電圧より高いレベルの信号である。この時、ＮＭＯＳトランジスタＮ１のゲートには"Ｈ"レベルの信号が入力され、ＮＭＯＳトランジスタＮ２、Ｎ４のゲートにはインバータＩＮＶを介して"Ｌ"レベルの信号が入力される。このため、ＮＭＯＳトランジスタＮ１はオン状態、Ｎ２、Ｎ４はオフ状態になる。よってＰＭＯＳトランジスタＰ２、Ｐ３のゲートには接地電位が与えられるため、Ｐ２、Ｐ３はオン状態となる。ＰＭＯＳトランジスタＰ１のゲートには電源電位ＶＣＣが与えられるため、ＰＭＯＳトランジスタＰ１はオフ状態となる。
【００１７】
ここで、ＰＭＯＳトランジスタＰ３がオン状態となるため、出力端子ＯＵＴには電源電位ＶＣＣが出力される。電源電位ＶＣＣが高い場合は、ＰＭＯＳトランジスタＰ２により、ＮＭＯＳトランジスタＮ３のゲートとツェナーダイオードＤｉのカソードは電源電位ＶＣＣとなる。ＰＭＯＳトランジスタＰ２の負荷はこの２つだけのため、電圧降下が起こることはない。一方、ＮＭＯＳトランジスタＮ３のソースとツェナーダイオードＤｉのアノードは、ＰＭＯＳトランジスタＰ３によって電源電位ＶＣＣとなる。ＮＭＯＳトランジスタＮ３のソースとツェナーダイオードＤｉに接続されている出力端子ＯＵＴの負荷によっては、一時的に電圧の降下がありうるが、電源電位ＶＣＣが例えば５．０Ｖ以上の十分に高い領域では（図８参照）ＰＭＯＳトランジスタＰ３の抵抗値が十分に低いため、有限の時間で電源電位ＶＣＣにほぼ等しい電圧になる。その時、ツェナーダイオードＤｉのアノード、カソード間に掛かる電圧はほとんど０になるため、それに接続されているＮＭＯＳトランジスタＮ３のゲート、ソース間の電圧はほとんど０になり、ＮＭＯＳトランジスタＮ３はオフ状態になる。つまり、電源電位ＶＣＣが高い領域では、本発明の回路は、電源電位ＶＣＣとほぼ同電位の信号を出力することが可能である。
【００１８】
一方で、出力端子ＯＵＴから出力される電源電位ＶＣＣの電圧は表示装置に応じて変化する。ここで、例えば２．３Ｖ〜５．０Ｖ程度の低い領域の電源電位ＶＣＣを出力端子ＯＵＴへ出力する場合について説明する。
【００１９】
電源電位ＶＣＣが、図８に示した"ＶＤＤ＝小"のように低い電位になるほど、ＰＭＯＳトランジスタＰ３のＯＮ抵抗が増加する。仮にＰＭＯＳトランジスタＰ３のＯＮ抵抗が増加し、ＰＭＯＳトランジスタＰ３による電圧降下がツェナーダイオードＤｉのツェナー電圧ＶＺよりも大きくなった場合は、ＮＭＯＳトランジスタＮ３がオン状態となる。したがって、ＰＭＯＳトランジスタのＯＮ抵抗が増加しても、そのＯＮ抵抗による電圧降下の増加はＶＺ以上となることはない。この状態では、電源電位ＶＣＣは、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３の両方から出力端子ＯＵＴへ出力される。
【００２０】
ここで、電源電位ＶＣＣの立ち上がり時などの過渡期の動作について、考察する。例えば電源電位ＶＣＣ投入直後でＶＣＣが充分に大きくなっていない場合、図５の従来の駆動回路であれば、出力される電流も小さく、ＰＭＯＳトランジスタのＯＮ抵抗も大きくなってしまうので、出力として電源電位に追従するのに長時間を必要としてしまう。しかし、本実施の形態の駆動回路であれば、電源電位ＶＣＣが立ち上がった後、ＶＣＣ−ＶＺに達するまではＯＮ抵抗の低いＮＭＯＳトランジスタＮ３によって主な出力電圧を生成することが可能である。一方で、電源電位ＶＣＣ−ＶＺに到達した後は、ＮＭＯＳトランジスタＮ３はオフ状態となるが、ＰＭＯＳトランジスタＰ３により電源電位ＶＣＣ付近まで出力電圧を上昇させることが可能である。図４、図８は、このＯＮ抵抗と過渡期の動作を示す波形図である。
【００２１】
このように、電圧出力回路のトランジスタにＮＭＯＳトランジスタＮ３の特性を利用することで、電源電位ＶＣＣの電圧が低い状態でも低ＯＮ抵抗特性を得ることが可能である。
【００２２】
また、電圧出力回路のトランジスタにＰＭＯＳトランジスタＰ３を用いることで、ＮＭＯＳトランジスタＮ３のゲートに挿入したツェナーダイオードＤｉの電圧降下ＶＺ分、出力電位が電源電位ＶＣＣより下がることはなく、出力電位は電源電位ＶＣＣまで維持することが可能である（図３、図７参照）。
【００２３】
このように、電圧出力回路のトランジスタにＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を用いることでそれぞれ単独で用いたときに生じる欠点を補うことが可能となる。
【００２４】
以上、本発明の実施の形態について詳細に説明したが、本発明の趣旨を逸脱しない限り種々の変形が可能である。
【図面の簡単な説明】
【００２５】
【図１】実施の形態１にかかる半導体装置１００を有するブロック図を示す。
【図２】図１に示した半導体装置１００のより詳細な構成を示す回路図である。
【図３】実施の形態１にかかる半導体装置の入力波形及び出力波形を示す図を示す。
【図４】実施の形態１にかかる電圧出力回路のトランジスタの電流負荷特性図を示す。
【図５】従来の半導体装置図を示す。
【図６】従来の半導体装置図を示す。
【図７】従来の半導体装置の入力波形及び出力波形を示す図である。
【図８】従来の電圧出力回路のトランジスタの電流負荷特性図を示す。
【符号の説明】
【００２６】
１      レベルシフト回路
２      電圧出力回路
３      表示装置
１００  半導体装置
Ｐ１〜Ｐ３    ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４    ＮＭＯＳトランジスタ
ＩＮＶ    インバータ
Ｄｉ      ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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