(57)【要約】【課題】ディジタル信号再生／記録装置においてクロック周波数を適切に制御して省電力を実現できる技術を提供する。【解決手段】本ディジタル信号再生装置（光ディスク再生装置）では、復調回路１０１で１訂正ブロック処理する毎に更新する第１の変数（復調ブロックカウンタ１０７）と、誤り訂正回路１０２で１訂正ブロック処理する毎に更新する第２の変数（誤り訂正ブロックカウンタ１０６）とを比較する差分比較回路１０８と、その比較結果に応じてマスタクロック（ＭＣＬＫ）の周波数を切り換える回路（クロック制御回路１０９等）とを有する。これにより、１訂正ブロック復調が終わった時と、切り換えられるマスタクロックを用いて１訂正ブロックの訂正処理が終わった時と、の両方でクロック周波数の切り換えができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ユーザデータに誤り訂正符号が付加されて訂正ブロックが構成されたデータが変調されて記録された媒体からデータを再生するディジタル信号再生装置であって、
前記媒体から読み出したデータに復調処理を行う復調回路と、
前記復調回路で復調されたデータを格納するメモリと、
前記メモリから読み出されたデータに対し誤り訂正処理を行う訂正回路と、
前記メモリから誤り訂正済みのデータを外部に出力する出力回路と、
前記復調回路、訂正回路及び出力回路と、前記メモリとのデータのリード及びライトを制御するメモリ制御回路と、
前記復調回路で１訂正ブロック処理する毎に更新する第１の変数と、前記訂正回路で１訂正ブロック処理する毎に更新する第２の変数とを比較する比較回路と、
前記復調回路、訂正回路、出力回路、及びメモリ制御回路に供給するクロックの周波数を、前記比較回路の比較結果に応じて切り換えるクロック制御回路と、を備えることを特徴とするディジタル信号再生装置。
【請求項２】
請求項１記載のディジタル信号再生装置において、
前記クロック制御回路は、前記比較回路の比較結果において前記第１と第２の変数の差分が、設定値よりも大きいことを示した時、前記クロックの周波数を上げること、を特徴とするディジタル信号再生装置。
【請求項３】
請求項１記載のディジタル信号再生装置において、
前記クロック制御回路は、周波数の高い第１のクロックと周波数の低い第２のクロックとの２種類の何れかを選択するものであり、前記比較回路の比較結果において前記第１と第２の変数の差分が、設定値よりも大きいことを示した時、前記第１のクロックを選択すること、を特徴とするディジタル信号再生装置。
【請求項４】
請求項１記載のディジタル信号再生装置において、
前記訂正回路では、１訂正ブロックの訂正処理時間が、前記メモリからのデータ読み出し時間、もしくは訂正済みデータの前記メモリへの書き込み時間、によって変化すること、を特徴とするディジタル信号再生装置。
【請求項５】
請求項４記載のディジタル信号再生装置において、
前記メモリ制御回路は、前記復調回路と前記メモリとの間のデータ転送、及び前記出力回路と前記メモリとの間のデータ転送を、前記訂正回路と前記メモリとの間のデータ転送よりも優先すること、を特徴とするディジタル信号再生装置。
【請求項６】
請求項４記載のディジタル信号再生装置において、
前記訂正回路の訂正済みデータの前記メモリへの書き込み時間は、再生データに含まれるデータ誤り量によって変化すること、を特徴とするディジタル信号再生装置。
【請求項７】
請求項１記載のディジタル信号再生装置において、
前記訂正回路では、１訂正ブロックの訂正処理時間は、一定時間あたりの前記復調回路の復調データ量の多少、及び一定時間あたりの前記出力回路の出力データ量の多少、に応じて変化すること、を特徴とするディジタル信号再生装置。
【請求項８】
ユーザデータに誤り訂正符号が付加されて訂正ブロックが構成されたデータが変調されて記録された媒体からデータを再生するディジタル信号再生装置であって、
前記媒体から読み出したデータに復調処理を行う復調回路と、
前記復調回路で復調されたデータを格納するメモリと、
前記メモリから読み出されたデータに対し誤り訂正処理を行う訂正回路と、
前記メモリから誤り訂正済みのデータを外部に出力する出力回路と、
前記復調回路、訂正回路及び出力回路と、前記メモリとのデータのリード及びライトを制御するメモリ制御回路と、
前記復調回路で復調処理したデータ量に応じて更新する第１の変数と、前記訂正回路で誤り訂正処理したデータ量に応じて更新する第２の変数と、を比較する比較回路と、
前記復調回路、訂正回路、出力回路、及びメモリ制御回路に供給するクロックの周波数を、前記比較回路の比較結果に応じて切り換えるクロック制御回路と、を備えることを特徴とするディジタル信号再生装置。
【請求項９】
ユーザデータに誤り訂正符号が付加されて訂正ブロックが構成されたデータが変調されて記録された媒体から読み出したデータに復調処理を行う復調回路と、前記復調回路で復調されたデータを格納するメモリと、前記メモリから読み出されたデータに対し誤り訂正処理を行う訂正回路と、前記メモリから誤り訂正済みのデータを外部に出力する出力回路と、前記復調回路、訂正回路及び出力回路と、前記メモリとのデータのリード及びライトを制御するメモリ制御回路と、を備えるディジタル信号再生装置におけるデータを再生するディジタル信号再生方法であって、
前記復調回路で１訂正ブロック処理する毎に第１の変数を更新する処理手順と、
前記訂正回路で１訂正ブロック処理する毎に第２の変数を更新する処理手順と、
前記第１と第２の変数の差分を算出する処理手順と、
前記復調回路、訂正回路、出力回路、及びメモリ制御回路に供給するクロックの周波数を、前記差分に応じて切り換える制御を行う処理手順と、を有すること、を特徴とするディジタル信号再生方法。
【請求項１０】
請求項９記載のディジタル信号再生方法において、
前記クロックの周波数を切り換える制御を行う処理手順では、前記差分が、設定値を超えた場合は、当該クロックの周波数を上げ、当該設定値よりも小さくなった場合は、当該クロックの周波数を下げること、を特徴とするディジタル信号再生方法。
【請求項１１】
入力されたユーザデータに誤り訂正符号を付加して訂正ブロックが構成されたデータを変調して媒体に記録するディジタル信号記録装置であって、
外部からユーザデータを入力する入力回路と、
前記入力回路より入力されたデータを格納するメモリと、
前記メモリから読み出されたデータに対し誤り訂正符号を生成する訂正符号生成回路と、
前記誤り訂正符号が付加されて訂正ブロックが構成されたデータを前記メモリから読み出して変調処理を行う変調回路と、
前記入力回路、訂正符号生成回路及び変調回路と、前記メモリとのデータのリード及びライトを制御するメモリ制御回路と、
前記変調回路で１訂正ブロック処理する毎に更新する第３の変数と、前記訂正符号生成回路で１訂正ブロック処理する毎に更新する第４の変数と、を比較する比較回路と、
前記入力回路、訂正符号生成回路、変調回路、及びメモリ制御回路に供給するクロックの周波数を、前記比較回路の比較結果に応じて切り換える制御を行うクロック制御回路と、を備えること、を特徴とするディジタル信号記録装置。
【請求項１２】
請求項１１記載のディジタル信号記録装置において、
前記クロック制御回路は、前記比較回路の比較結果において前記第３と第４の変数の差分が、設定値よりも小さいことを示した時、前記クロックの周波数を上げること、を特徴とするディジタル信号記録装置。
【請求項１３】
請求項１１記載のディジタル信号記録装置において、
前記クロック制御回路は、周波数の高い第１のクロックと周波数の低い第２のクロックとの２種類の何れかを選択するものであり、前記比較回路の比較結果において前記第３と第４の変数の差分が設定値よりも小さいことを示した時、前記第１のクロックを選択すること、を特徴とするディジタル信号記録装置。
【請求項１４】
請求項１１記載のディジタル信号記録装置において、
前記訂正符号生成回路では、１訂正ブロック分の訂正符号生成処理時間は、一定時間あたりの前記変調回路の変調データ量の多少、及び一定時間あたりの前記入力回路の出力データ量の多少、に応じて変化すること、を特徴とするディジタル信号記録装置。
【請求項１５】
外部からユーザデータを入力する入力回路と、前記入力回路より入力されたデータを格納するメモリと、前記メモリから読み出されたデータに対し誤り訂正符号を生成する訂正符号生成回路と、前記誤り訂正符号が付加されたデータを前記メモリから読み出して変調処理を行う変調回路と、前記入力回路、訂正符号生成回路、変調回路と、前記メモリとのデータのリード及びライトを制御するメモリ制御回路と、を備えるディジタル信号記録装置におけるデータを記録するディジタル信号記録方法であって、
前記訂正符号生成回路で１訂正ブロック処理する毎に第４の変数を更新する処理手順と、
前記変調回路で１訂正ブロック処理する毎に第３の変数を更新する処理手順と、
前記第４と第３の変数の差分を算出する処理手順と、
前記入力回路、訂正符号生成回路、変調回路、及びメモリ制御回路に供給するクロックの周波数を前記差分に応じて切り換える制御を行う処理手順と、を有すること、を特徴とするディジタル信号記録方法。
【請求項１６】
請求項１５記載のディジタル信号記録方法において、
前記クロックの周波数を切り換える制御では、前記差分が、設定値を超えた場合は、前記クロックの周波数を下げ、当該設定値よりも小さくなった場合は、当該クロックの周波数を上げること、を特徴とするディジタル信号記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスク媒体等のディジタル信号記録・再生装置及び方法に関し、特に、エンコード・デコードのディジタル信号処理の省電力化に関する。
【背景技術】
【０００２】
ＤＶＤ、ＣＤといった光ディスクの記録再生は、ＣＡＶ（角速度一定）で行われることがアクセス性の面で有利であり、一般に用いられている。しかしながら、この場合、ディスクから再生されるデータの転送レート、ディスクに記録するデータの記録レートが、約２．５倍の範囲で変化する。これに応じて、誤り訂正、変調、復調などの部位に供給するクロック周波数を変化させることで省電力を図ることが、非特許文献１に記載されている。
【０００３】
また、ＤＶＤ再生の信号処理において、１ＥＣＣブロック（ＥＣＣ：誤り訂正符号）をディスクより再生する毎にトリガ信号を発行し、そのトリガ発生時にＥＣＣが処理を既に終了しているか、終了していないかによって、誤り訂正、復調などの部位に供給するクロック周波数を変化させることが、特開２００３−９１９４２号公報（特許文献１）に記載されている。
【０００４】
また、ＤＶＤ再生の信号処理において、誤り訂正処理時間を誤り訂正処理回路のメモリとのアクセス終了に合わせることによって、復調回路や出力回路のメモリとのデータアクセスが一時的に増大しても破綻無く処理することが、特開平１１−２３２０３９号公報（特許文献２）に記載されている。
【特許文献１】特開２００３−９１９４２号公報
【特許文献２】特開平１１−２３２０３９号公報
【非特許文献１】ISSCC 2006 DIGEST TECHNICAL PAPERS 266-268，“Fully Integrated CMOS SoC for 56/18/16 CD/DVD-dual/RAM Applications with On-Chip 4-LVDS Channel WSG and 1.5Gb/s SATA PHY”
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記非特許文献１は、処理クロック周波数を転送レートに応じて変更させることが記載されており、クロック周波数を変化させるＮＣＯ（Numerical Controlled Oscillator）が具体的に記載されているが、転送レートをどう検出するかは開示されていない。
【０００６】
検出法としては、前記特許文献１は、１ＥＣＣブロックのデータを再生（復調）する毎に訂正が終了しているかを判断することが記載されている。特許文献１では、誤り訂正の処理時間がデータ誤りの多少によって変わることに対して、処理クロックを適正にすることによる省電力を目標としているが、ディスクからデータを再生する時間と訂正処理時間との相対比較なので、ディスクからの転送レートの変化の検出も可能となる。しかし、１ＥＣＣブロックのデータのディスクからの読み出し毎に判定するため、局所的（例えば１ＥＣＣブロック間）にデータ誤りが多くても、クロック周波数を上げることになる。そのため、クロック周波数の切り換えが最適とはならず省電力の効果が十分でないという問題があった。
【０００７】
また、前記特許文献２は、復調処理、出力処理のメモリアクセスの多少によって、誤り訂正処理時間を変化させることが記載されているが、省電力のためクロック周波数を変化させることについては考慮されていない。
【０００８】
本発明は以上のような問題に鑑みてなされたものであり、その主な目的は、ディジタル信号再生装置（復調処理、誤り訂正処理、出力インターフェース処理、メモリ制御などを伴う）、もしくは、ディジタル信号記録装置（入力インターフェース処理、誤り訂正符号生成処理、変調処理、メモリ制御などを伴う）に係わり、クロック周波数（マスタクロック周波数）を適切に選択（制御）して省電力を実現できる技術を提供することである。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明の代表的な実施の形態は、ディスク等の媒体に対しディジタル信号を再生または記録する装置（例えば半導体集積回路（ＩＣ））の技術であって、以下に示す構成を有することを特徴とする。
【００１０】
本形態は、復調回路で１訂正ブロック（１ＥＣＣブロック）処理する毎に更新（計数）する第１の変数（カウンタ値）と、訂正回路（誤り訂正回路）で１訂正ブロック処理する毎に更新する第２の変数（カウンタ値）と、を比較し（比較回路）、その比較結果に応じてマスタクロック（関係する各部位へ供給するクロック）の周波数を切り換える制御を行う回路（例えばクロック制御回路）を有する。これにより、１訂正ブロックの復調が終わった時と、切り換えられるマスタクロックを用いて１訂正ブロックの訂正処理が終わった時と、の両方でクロック周波数の切り換えができるため、常に適切にクロック周波数を制御することが可能となる。
【００１１】
また、例えば、クロック制御回路を、周波数の高いクロック（第１のクロック）と周波数の低いクロック（第２のクロック）との２種類の何れかを選択するものとして構成する。そして、比較回路の比較結果（変数の差分）が、例えば予め設定された値（差分閾値）よりも小さいことを示した時、上記第１のクロックを選択するようにする。これにより、前記非特許文献１に示されるＮＣＯのように高速での複雑な演算を行うことなく、マスタクロックの周波数で判定を繰り返すだけで、第１のクロックが選択される期間と第２のクロックが選択される期間との割合が制御される。そのため、マスタクロックの平均周波数が最適となるように制御することが可能となる。また、判定周期をマスタクロック周波数の数分の一にしても、略同等の結果が得られる。
【００１２】
また、差分閾値を大きくとることで、局所的な訂正処理の増加に対しても、平均化してクロックを制御できるので、電力の低減が効率よく行える。
【００１３】
また、復調回路とメモリ間のデータ転送および出力回路とメモリ間のデータ転送を、訂正回路とメモリ間のデータ転送よりも優先すること、及び１訂正ブロックの訂正処理時間がメモリからのデータ読み出し時間もしくは訂正済みデータのメモリへの書き込み時間によって延長すること、によって、出力回路のメモリからのデータの読み出しが集中した場合にも、誤り訂正処理が遅れることになる。これにより、第１と第２の変数を比較し比較結果に応じてマスタクロックの周波数を切り換えることで、適切にマスタクロックを制御することが可能となる。
【００１４】
また、変調回路で１訂正ブロック処理する毎に更新する第３の変数（カウンタ値）と、誤り訂正符号生成回路で１訂正ブロック処理する毎に更新する第４の変数（カウンタ値）と、を比較し（比較回路）、その比較結果に応じてマスタクロックの周波数を切り換える制御を行う回路を有する。これにより、１訂正ブロックの変調が終わった時と、切り換えられるマスタクロックを用いて１訂正ブロックの誤り訂正符号生成処理が終わった時と、の両方でクロック周波数の切り換えができるため、常に適切にクロック周波数を制御することが可能となる。
【００１５】
本ディジタル信号再生装置、例えば、ユーザデータに誤り訂正符号が付加されて訂正ブロックが構成されたデータが変調されて記録された媒体からデータを再生する装置であって、媒体から読み出したデータに復調処理を行う復調回路と、復調回路で復調されたデータを格納するメモリと、メモリから読み出されたデータに対し誤り訂正処理を行う訂正回路と、メモリから誤り訂正済みのデータを外部に出力する出力回路と、復調回路、訂正回路及び出力回路と、メモリとのデータのリード及びライトを制御するメモリ制御回路と、復調回路で１訂正ブロック処理する毎に更新する第１の変数と、訂正回路で１訂正ブロック処理する毎に更新する第２の変数とを比較する比較回路と、復調回路、訂正回路、出力回路、及びメモリ制御回路に供給するクロックの周波数を、比較回路の比較結果に応じて切り換えるクロック制御回路と、を備える。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明の代表的な実施の形態によれば、クロック周波数を適切に選択して省電力を実現できる。
【００１７】
また特に、周波数の高いクロックと周波数の低いクロックとを選択する構成によって、前記非特許文献１に示されるＮＣＯのように高速での複雑な演算を行うことなく、マスタクロックの周波数で判定を繰り返すだけで、高いクロックが選択される期間と低いクロックが選択される期間との割合が制御されるため、マスタクロックの平均周波数が最適となるように制御することが可能となる。また、判定周期をマスタクロック周波数の数分の一にしても略同等の結果が得られる。
【００１８】
また特に、復調回路とメモリ間のデータ転送および出力回路とメモリ間のデータ転送を、訂正回路とメモリ間のデータ転送よりも優先すること、１訂正ブロックの訂正処理時間がメモリからのデータ読み出し時間もしくは訂正済みデータのメモリへの書き込み時間によって延長すること、によって、出力回路のメモリからのデータの読み出しが集中した場合にも、誤り訂正処理が遅れることになり、第１と第２の変数を比較し比較結果に応じてマスタクロックの周波数を切り換えることで、適切にマスタクロックを制御することが可能となる。
【００１９】
また特に、第３と第４の変数を比較し（比較回路）、その比較結果に応じてマスタクロックの周波数を切り換えることで、１訂正ブロック変調が終わった時と、切り換えられるマスタクロックを用いて１訂正ブロックの誤り訂正符号生成処理が終わった時との両方でクロック周波数の切り換えができるため、常に適切にクロック周波数を制御することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
図１〜図２を用いて、本発明の実施の形態１のディジタル信号再生装置（光ディスク再生装置）について説明する。実施の形態１では、例えばＤＶＤやBlu-rayDiscなどのディスクから記録されている信号を読み取り再生する光ディスク再生装置を例にとる。
【００２２】
実施の形態１は、特徴として、復調処理ブロックのカウンタ値と誤り訂正処理ブロックのカウンタ値との差分を設定値と比較した結果に応じてマスタクロック周波数の上げ下げを切り替えるものである。
【００２３】
＜装置（１）＞
図１において、本光ディスク再生装置のディジタル信号再生処理部分のブロック構成を示している。本装置は、復調回路１０１、誤り訂正回路（訂正回路）１０２、インターフェース（ＩＦ）回路１０３（出力回路）、メモリ１０４、メモリ制御回路１０５、誤り訂正ブロックカウンタ（第２のカウンタ）１０６、復調ブロックカウンタ（第１のカウンタ）１０７、差分比較回路（比較回路）１０８、クロック制御回路１０９、可変クロック生成回路１１０を有する。本装置は、例えば、ＬＳＩとして実現される。
【００２４】
復調回路１０１は、２値化された再生信号（ＤＡＴＡ  ＩＮ）と、同期クロック（ＲＣＬＫ）とを入力として、（光ディスクの）記録フォーマットに従った復調処理を行う。
【００２５】
復調されたデータは、メモリ制御回路１０５を介して、メモリ１０４に一旦格納される。メモリ１０４は例えばＤＲＡＭである。メモリ制御回路１０５はメモリ１０４に対しデータ読み書き制御やリフレッシュ動作制御等を行う。
【００２６】
メモリ１０４に格納された復調済みのデータは、メモリ１０４よりメモリ制御回路１０５を介して誤り訂正回路１０２に読み出され、記録フォーマットに従って付加された誤り訂正符号（ＥＣＣ）に従って誤り訂正処理が行われ、メモリ１０４上の誤ったデータは、正しいデータに書き換えられる。
【００２７】
メモリ１０４上の誤り訂正処理済みのデータは、メモリ制御回路１０５とＩＦ回路１０３を介して外部（例えばホストＣＰＵ）に出力される。
【００２８】
ＩＦ回路１０３（出力回路）は、外部との同期をとるためのインターフェースクロック（ＩＦＣＬＫ）が供給され、データ（ＤＡＴＡ  ＯＵＴ）を出力している。インターフェースは、例えばSerial ATA Interfaceである。
【００２９】
復調ブロックカウンタ１０７は、復調回路１０１がディスク（ＤＶＤ）の１ＥＣＣブロック分の処理を終了する毎に１加算されるカウンタ回路である。
【００３０】
誤り訂正ブロックカウンタ１０６は、誤り訂正回路１０２が１ＥＣＣブロック分の誤り訂正処理を終了する毎に１加算されるカウンタ回路である。
【００３１】
差分比較回路１０８は、誤り訂正ブロックカウンタ１０６の変数（Ａ２）と復調ブロックカウンタ１０７の変数（Ａ１）とを入力して差分を算出する。そして、差分比較回路１０８は、当該差分と、予め設定しておいた値（差分閾値）との大小関係を比較判定する。即ち、誤り訂正回路１０２の訂正処理が、復調回路１０１の復調処理に対して、予め設定しておいた値（量）Ｓよりも遅れているか遅れていないかを比較判定する。
【００３２】
上記判定結果に基づいて、クロック制御回路１０９は、可変クロック生成回路１１０（マスタクロック（ＭＣＬＫ）を出力する回路）のクロック周波数の上げ下げを制御する。なお上記判定をクロック制御回路１０９で行うこととしても同じである。
【００３３】
可変クロック生成回路１１０で生成されたマスタクロック（ＭＣＬＫ）は、復調回路１０１、誤り訂正回路１０２、ＩＦ回路１０３、メモリ１０４、メモリ制御回路１０５、誤り訂正ブロックカウンタ１０６、復調ブロックカウンタ１０７、差分比較回路１０８、クロック制御回路１０９などの関係する各部位に供給される。
【００３４】
復調回路１０１では、同期信号検出保護や復調処理には同期クロック（ＲＣＬＫ）が用いられ、復調されたデータのメモリ制御回路１０５とのやり取りにはマスタクロック（ＭＣＬＫ）が用いられる。
【００３５】
ＩＦ回路１０３では、マスタクロック（ＭＣＬＫ）を用いてメモリ制御回路１０５とのやり取りが行われた後、インターフェースクロック（ＩＦＣＬＫ）に同期してデータの出力を行う。
【００３６】
＜制御（１）＞
次に、図２を参照して、図１の光ディスク再生装置におけるマスタクロック周波数の制御について説明する。図２において、クロック制御動作のタイミングチャートを示している。（ａ）は復調ブロックカウンタ１０７のカウントアップ動作（変数：Ａ１）、（ｂ）は誤り訂正ブロックカウンタ１０６のカウントアップ動作（変数：Ａ２）、（ｃ）は差分比較回路１０８で求められるカウンタ差分値（Ａ１−Ａ２）、（ｄ）はクロック制御回路１０９から可変クロック生成回路１１０に送られるクロック周波数アップ指示、（ｅ）はクロック制御回路１０９から可変クロック生成回路１１０に送られるクロック周波数ダウン指示を示す。ｔ１等はタイミングを示す。
【００３７】
（ａ）の矢印ａ（復調処理開始を示す）の箇所（ｔ１）から、復調回路１０１での復調処理と復調データ（復調済みデータ）のメモリ１０４への格納とが始まる。これにより、１ブロック（１ＥＣＣブロック）の復調処理が終わる毎に、復調ブロックカウンタ１０７では値（変数）Ａ１を０，１，２，３，……とカウントアップしていく。カウントアップの周期は、ディスクから再生されるデータのチャネルビットレートに従って決まる。なおチャネルビットレートに同期して同期クロック（ＲＣＬＫ）が構成される。
【００３８】
（ｂ）の矢印ｂ（訂正処理開始を示す）の箇所（ｔ２）で、復調済みのデータが１ＥＣＣブロック分蓄えられるので、訂正回路１０２での誤り訂正処理を開始する。これにより、誤り訂正処理が１ＥＣＣブロック分終了する毎に、誤り訂正ブロックカウンタ１０６では値（変数）Ａ２を０，１，２，３，……とカウントアップしていく。
【００３９】
（ｃ）では、（ａ），（ｂ）のカウンタ（各変数をＡ１，Ａ２とする）の差分（Ａ１−Ａ２）を示す。最初、２０１で示す期間（ｔ１〜ｔ２）では、（ａ）Ａ１，（ｂ）Ａ２が共に０であり、差分も０である。次の２０２で示す期間（ｔ２〜ｔ３）では、（ａ）の復調が１ＥＣＣブロックの処理を終えて１となったのに対し、（ｂ）のＥＣＣ（誤り訂正処理）は最初のＥＣＣブロックに対するＥＣＣを実行中のため当該カウンタ値は０のままであり、それらの差分は１となる。
【００４０】
例えばｔ１〜ｔ２の期間で復調処理された１ＥＣＣブロック分のデータは、次のｔ２〜ｔ３の期間で誤り訂正処理され、例えばｔ２〜ｔ３の期間で復調処理された１ＥＣＣブロック分のデータは、次のｔ４〜ｔ６の期間で誤り訂正処理される。
【００４１】
図２では、マスタクロック周波数の初期値は１ＥＣＣブロックの復調処理時間内に１ＥＣＣブロック分の誤り訂正処理を行うのには低い周波数であった場合とする。即ち、図２中では、１ＥＣＣブロック分の復調処理時間であるｔ１〜ｔ２の期間（２０１）よりも、１ＥＣＣブロック分の誤り訂正処理時間であるｔ２〜ｔ４の期間（２０２，２０３）の方が長くなっている。
【００４２】
そのため、訂正処理開始地点（ｔ２）から１ＥＣＣブロックの誤り訂正処理が終了して１にカウントアップする時点（ｔ４）は、（ａ）において復調ブロックカウンタ１０７が２にカウントアップする時点（ｔ３）よりも後ろになる。そのため、（ｃ）差分は、２０３で示す期間（ｔ３〜ｔ４）では、２の値をとる。
【００４３】
ここで、差分比較回路１０８が比較に用いる予め設定された値（差分閾値の設定値、図１のＳ）が、この場合では２であったとする。なおこの設定値（Ｓ）は、本システムで予め内部設定されているか、あるいは、ユーザにより設定可能な構成である。
【００４４】
そこで、２０３の期間で差分が２となった先頭のタイミング（ｔ３）で、（ｄ）のクロック周波数アップ指示２０９をクロック制御回路１０９から出力し、これに従い可変周波数クロック生成回路１１０はマスタクロック（ＭＣＬＫ）の周波数を上げる。
【００４５】
マスタクロック（ＭＣＬＫ）の周波数が上げられた状態で、２０３の間、訂正処理が続き、それが終了すると（ｔ４）、（ｂ）Ａ２は１にカウントアップする。
【００４６】
このタイミング（ｔ４）で、（ａ）Ａ１は２、（ｂ）Ａ２は１となるので、（ｃ）差分は２０４で示す期間（ｔ４〜ｔ５）では１に戻る。この２０４の期間の先頭のタイミング（ｔ４）で、当該差分である１が設定値Ｓ＝２を下回るため、（ｅ）のクロック周波数ダウン指示２１０をクロック制御回路１０９から出力し、これに従い可変クロック生成回路１１０はマスタクロック（ＭＣＬＫ）の周波数を下げる。
【００４７】
以降同様に制御され、２０５（ｔ５〜ｔ６）で差分が２になる先頭（ｔ５）で、クロック周波数アップ指示２１１が出てマスタクロック周波数を上げる。２０６（ｔ６〜ｔ７）で差分が１になる先頭（ｔ６）で、クロック周波数ダウン指示２１２が出てマスタクロック周波数を下げる。２０７（ｔ７〜ｔ８）で差分が２になる先頭（ｔ７）でクロック周波数アップ指示２１３が出てマスタクロック周波数を上げる。２０８（ｔ８〜ｔ９）で差分が１になる先頭（ｔ８）でクロック周波数ダウン指示２１４が出てマスタクロック周波数を上げる。同様に、クロック周波数アップ指示２１５、クロック周波数ダウン指示２１６が出力され、マスタクロック周波数が上下に制御される。
【００４８】
以上のように、本実施の形態１によれば、誤り訂正処理が遅れると、誤り訂正回路１０２をはじめとする各回路部位に供給されるクロック（マスタクロック）が上昇され、誤り訂正処理が遅れを取り戻すと、当該マスタクロックが下降させられる。よって、１ＥＣＣブロック分の誤り訂正処理に要する時間は、１ＥＣＣブロック分の復調処理に要する時間と略同一に近づく。つまり、１ＥＣＣブロック間のクロックの平均周波数が最適になるように制御されることになる。従って、極めて電力効率の良いディジタル信号再生装置が実現される。誤り訂正処理を行う時の誤りの多寡に応じて最適にクロックを制御することが可能である。
【００４９】
なお、本実施の形態１におけるマスタクロック周波数制御の例として以下のように制御すると良い。即ち、クロック周波数アップ指示によって、制御するマスタクロック（ＭＣＬＫ）の周波数を、下記クロック周波数Ｆ１以上を目標値として上昇させ、クロック周波数ダウン指示によって、制御するマスタクロック（ＭＣＬＫ）の周波数を、下記クロック周波数Ｆ２以下を目標値として下降させる。Ｆ１は、誤り訂正処理が訂正するデータの量が最大であっても処理可能なクロック周波数とする。Ｆ２は、誤り訂正処理が訂正するデータが０で、処理可能なクロック周波数とする。
【００５０】
なお、本実施の形態１の説明で、差分比較回路１０８が比較する設定値（Ｓ）は２としたが、メモリ１０４の容量が十分あれば、当該設定値としてより大きい値をとることで、クロック（ＭＣＬＫ）は低めに制御される傾向にあり、効果をより有効にする。これは、一時的にエラーの量が大きい期間があってもエラーの少ない期間の処理時間と積分された状態で誤り訂正ブロックカウンタ１０６と復調ブロックカウンタ１０７の差分の比較判定が行われるため平準化されるからである。
【００５１】
なお、本実施の形態１では、復調ブロックカウンタ１０７と誤り訂正ブロックカウンタ１０６を設けてその差分を設定値と比較したが、復調回路１０１から復調済みのデータをメモリ１０４にライトするときのアドレスと、誤り訂正回路１０２がメモリ１０４から読み出すもしくは書き込むアドレスとの差分を設定値と比較する構成としても良い。この場合も、ＥＣＣブロック単位のアドレス比較なら、小規模な回路での実現が可能となる。
【００５２】
また、上記設定値（Ｓ）に関しては、Ｓを大きく設定して差分を大きくとった場合、省電力で有利になり、Ｓを小さく設定して差分を小さくとった場合、メモリ１０４が小さくて済む。
【００５３】
また、実施の形態１では、各カウンタ（１０６，１０７）の変数（Ａ１，Ａ２）は、１訂正（ＥＣＣ）ブロック処理する毎に更新するものとしたが、これに限らず、復調回路１０１で復調処理したデータ量に応じて更新する第１の変数（Ａ１）及び誤り訂正回路１０２で誤り訂正処理したデータ量に応じて更新する第２の変数（Ａ２）としてもよい。
【００５４】
（実施の形態２）
次に、図３〜図５を用いて、本発明の実施の形態２のディジタル信号再生装置（光ディスク再生装置）について説明する。実施の形態２は、実施の形態１と異なる部分としては、２種類のマスタクロックを選択制御するものである。
【００５５】
＜装置（２）＞
図３において、本光ディスク再生装置のディジタル信号再生処理部分のブロック構成を示している。符号が同じ構成要素については動作等も略同一である。図３で図１と異なる部分としては、前記可変クロック生成回路１１０の代わりに、クロック生成回路３０１とクロック選択回路３０２を備えることである。クロック生成回路３０１は、周波数の高いクロック（第１のクロック：ＣＬＫ１）と、周波数の低いクロック（第２のクロック：ＣＬＫ２）との２種類を発生させる。クロック選択回路３０２は、クロック制御回路１０９からのクロック周波数アップ指示、クロック周波数ダウン指示に従って、クロック生成回路３０１の２種類のクロック（ＣＬＫ１，ＣＬＫ２）から選択してマスタクロック（ＭＣＬＫ）として各部位へ出力する。前記実施の形態１では相対的な上げ下げであって２種類のクロックには特定されていない。
【００５６】
＜制御（２）＞
図４を用いて、図３の装置におけるマスタクロック周波数の制御について説明する。図４において、実施の形態２におけるクロック制御動作を示すタイミングチャートを示している。（ａ）〜（ｃ）は図２と同様である。（ｄ）はクロック制御回路１０９からクロック選択回路３０２に送られるクロック周波数アップ指示、（ｅ）はクロック制御回路１０９からクロック選択回路３０２に送られるクロック周波数ダウン指示を示す。（ａ）〜（ｅ）は図２と略同一の動作である。
【００５７】
そして（ｆ）は、（ｄ），（ｅ）により選択されるクロック（ＣＬＫ１，ＣＬＫ２）によるマスタクロック（ＭＣＬＫ）の周波数を示す。本例では、クロック生成回路３０１の高いクロック（ＣＬＫ１）は４５ＭＨｚ、低いクロック（ＣＬＫ２）は３０ＭＨｚの場合を示す。これらは例えばクロック生成回路３０１で９０ＭＨｚのクロックから２分周と３分周によって容易に生成可能である。
【００５８】
初期状態として３０ＭＨｚのＣＬＫ２が選択してある場合である。クロック周波数アップ指示（例えばタイミングｔ３）が入ると、３０ＭＨｚのＣＬＫ２から４５ＭＨｚのＣＬＫ１に切り換えられ、また、クロック周波数ダウン指示が入ると（例えばタイミングｔ４）、４５ＭＨｚのＣＬＫ１から３０ＭＨｚのＣＬＫ２が選択される。
【００５９】
３０ＭＨｚのＣＬＫ２と４５ＭＨｚのＣＬＫ１とが選択される割合の制御においては、１ＥＣＣブロックの訂正処理時間が１ＥＣＣブロックの復調処理時間に近付くようにフィードバックがかかる。そのため、マスタクロックの平均周波数が最適となるように制御される。
【００６０】
実施の形態２によれば、簡単な分周回路（クロック生成回路３０１）と選択回路（クロック選択回路３０２）によってマスタクロックの最適な制御が可能であり、省電力に好適となる。
【００６１】
なお、高い方のクロック（ＣＬＫ１）の周波数は前記クロック周波数Ｆ１以上であること、低い方のクロック（ＣＬＫ２）の周波数は前記クロック周波数Ｆ２以下であること、が望ましい。ただし、高い方のクロック（ＣＬＫ１）の周波数は、前記クロック周波数Ｆ１以上であれば、低い方のクロック（ＣＬＫ２）の周波数は、誤り訂正処理が訂正するデータが０で処理可能な最低クロック周波数以上しか選べなくても、メモリ１０４の容量を十分に持ち、カウンタ（１０６，１０７）の差分と比較する設定値（Ｓ）を大きくとることで、平均化しやすくなり同等の効果を持つことができる。
【００６２】
また、２種類のクロック（ＣＬＫ１，ＣＬＫ２）の切り換えは、１ＥＣＣブロックの処理時間でみれば限られたものであるため、ＤＲＡＭ（メモリ１０４）のリフレッシュ制御等の、再生の線速度に比例しない絶対時間で決まる制御については、クロック毎に制御を切り替えることで容易に行うことが可能となる。
【００６３】
＜ＣＡＶ再生＞
次に、図５を用いて、実施の形態２の制御例として、図３の光ディスク再生装置においてＣＬＶ（線速度一定）フォーマットであるＤＶＤのＣＡＶ（角速度一定）再生を行ったときのマスタクロック周波数の制御について説明する。転送レート（同期クロック）が変化しても本構成によってうまく対処できることを示す。
【００６４】
図５において、ＤＶＤのＣＡＶ再生を行ったときにおけるディスクの内周側と外周側でのクロック制御動作を示すタイミングチャートを示している。図５（Ａ）は、ＣＡＶ再生を行ったときの内周側（即ち線速度が低速）でのマスタクロック制御を示したものであり、（ａ）〜（ｃ），（ｆ）の各要素の動作は図４と略同一である。これに対し、図５（Ｂ）は、概略形は図５（Ａ）と同じであるが、外周側（即ち線速度が高速）であるため、転送レートが高く（同期クロック（ＲＣＬＫ）周波数が高く）、復調ブロックカウンタ１０７のインクリメント（カウントアップ）周期が短くなっている。例えば、（Ａ）のＡ１＝０の期間（ｔ１〜ｔ２）５０１は、図示した目盛りでいうと７単位分の長さであるが、（Ｂ）のＡ１＝０の期間（ｔ１１〜ｔ１２）５１１は、６単位分の長さになっている。
【００６５】
そのため、（Ｂ）の（ｃ）カウンタ差分は、２をとる期間（ｔ１３〜ｔ１４）５１３が（Ａ）（期間５０３）よりも長くなる所（ｔ１４）でフィードバックが均衡するようになる。それによって、３３ＭＨｚと４５ＭＨｚのクロック（ＣＬＫ２，ＣＬＫ１）の選択は、４５ＭＨｚのＣＬＫ１が選ばれる区間がより多いところで均衡する。こうして、３３ＭＨｚと４５ＭＨｚの割合は、ディスクの内周側から外周側に向かって徐々に４５ＭＨｚの割合が高くなるように変化する。
【００６６】
以上のように、実施の形態２によれば、誤り訂正処理を行う時の誤りの多寡だけでなく、ディスクからの再生速度（転送レート）の変化（例えばＣＡＶ再生の場合）に対しても最適にクロックを制御することが可能であり、省電力を有効に実現する。本制御は、上記ＣＡＶ再生の例以外でも使用でき有効である。ＣＡＶ再生の場合では特に効果が高いと考えられる。
【００６７】
（実施の形態３）
次に、図６〜図８を用いて、本発明の実施の形態３のディジタル信号再生装置（光ディスク再生装置）について説明する。実施の形態３は、前記図１もしくは図３のメモリ制御回路１０５および誤り訂正回路１０２の制御（当該回路が行う制御）に特徴を持たせることにより、更に効率よく省電力を実現するものである。図６は、メモリ制御回路１０５の制御フロー、図７は、誤り訂正回路１０２の動作のタイムチャート、図８は、実施の形態３の装置の動作のタイムチャートを示している。
【００６８】
＜メモリ制御＞
図６において、実施の形態３の装置のメモリ制御回路１０５の動作を説明する（Ｓは処理ステップを表す）。動作を開始すると、Ｓ６０１では、メモリ制御回路１０５は、終了コマンド等を確認することにより、処理を終了するか継続するかを判定する。継続すると判定された場合は、Ｓ６０２では、メモリ制御回路１０５は、ＤＲＡＭ（メモリ１０４）に対するアクセス要求（ＤＲＡＭ  ＡＣＣＥＳＳ  ＲＥＱＵＥＳＴ）の発生を待ち受ける。当該アクセス要求が発生すると、Ｓ６０３では、メモリ制御回路１０５は、復調回路１０１からの要求（即ち復調処理）かどうかを判定する。復調回路１０１からと判定されると、Ｓ６０４では、復調回路１０１からのＤＲＡＭ（メモリ１０４）のアクセス（復調アクセス）を行う。即ち、メモリ制御回路１０５は、復調済みのデータをメモリ１０４に書き込む制御を行う。復調回路１０１からの要求でなければ、次にＳ６０５では、メモリ制御回路１０５は、出力回路（ＩＦ回路１０３）からの要求かどうかを判定する。出力回路からと判定されると、Ｓ６０６では、出力回路からのＤＲＡＭ（メモリ１０４）のアクセス（出力アクセス）を行う。即ち、メモリ制御回路１０５は、復調及び誤り訂正済みのデータをメモリ１０４から読み出して出力回路へ送る制御を行う。出力回路からの要求でなければ、Ｓ６０７では、誤り訂正回路１０２からのＤＲＡＭ（メモリ１０４）のアクセス（ＥＣＣアクセス）を行う。即ち、メモリ制御回路１０５は、復調済みのデータをメモリ１０４から読み出して誤り訂正回路１０２へ送る動作、または誤り訂正済みのデータを誤り訂正回路１０２からメモリ１０４へ書き込む動作の制御を行う。
【００６９】
即ち、本実施の形態３では、ＤＲＡＭ（メモリ１０４）に対するアクセス要求は、復調回路１０１、出力回路（ＩＦ回路１０３）、誤り訂正回路１０２の順の優先順位でアクセスが制御される。メモリ制御回路１０５は、復調回路１０１とメモリ１０４との間のデータ転送、及びＩＦ回路１０３とメモリ１０４との間のデータ転送を、誤り訂正回路１０２とメモリ１０４との間のデータ転送よりも優先する。
【００７０】
＜誤り訂正処理＞
図７において、実施の形態３の装置の誤り訂正回路１０２の動作を説明する。図７（ａ）は基本的な場合（メモリアクセスが混み合っていない場合）、図７（ｂ）は、メモリアクセスが混み合った場合を示している。
【００７１】
図７（ａ）で示すように、誤り訂正処理は、入力されたデータ（復調済みのデータ）からシンドロームを演算するシンドローム演算（シンドローム演算：Ａで表す）と、求められたシンドロームから多項式を生成する誤り位置多項式および誤り評価多項式の生成（多項式生成：Ｂで表す）と、誤り位置及び値を求める演算（誤り位置・値演算：Ｃで表す）と、誤りデータを修正する処理（誤りデータ修正：Ｄで表す）と、に分割される。ＥＣＣブロックの各ＥＣＣ（誤り訂正処理）系列に対して、図示したように時間ｔ（１パイプライン時間）で分割したパイプライン処理が組まれる。ｍは、各系列の行を示す。例えばｍ行目では、Ａｍ，Ｂｍ，Ｃｍ，Ｄｍがそれぞれ時間ｔで順に行われる。
【００７２】
分割された各処理（Ａ〜Ｄ）のうち、シンドローム演算（Ａ）は、メモリ１０４からの入力データから演算するため、メモリ１０４とのデータアクセスに要する時間によっても処理時間は変化する。また、誤りデータ修正（Ｄ）は、メモリ１０４上の誤りデータを書き換えるため、同様にメモリ１０４とのデータアクセスに要する時間によっても処理時間は変化する。
【００７３】
また、多項式生成（Ｂ）及び誤り位置・値演算（Ｃ）は、メモリ１０４とのデータアクセスの条件がベストのケースに、シンドローム演算（Ａ）及び誤りデータ修正（Ｄ）に要する時間よりも短いように構成する。
【００７４】
図７（ｂ）では、誤りデータ修正（Ｄ）とシンドローム演算（Ａ）の処理が時間ｔでは終了しなかった場合を示している。この場合は、パイプラインの各処理のうち最長となる処理（図７（ｂ）の場合ではシンドローム演算（Ａ））で、パイプライン処理の時間ｔ＋Δｔが定められる。Δｔはパイプライン延長時間である。つまり、誤り訂正処理の１パイプライン時間ｔは、メモリ１０４とのアクセス状況に従ってΔｔ延長される。
【００７５】
誤り訂正回路１０２では、１訂正ブロックの訂正処理時間が、メモリ１０４からのデータ読み出し時間、もしくは訂正済みデータのメモリ１０４への書き込み時間によって変化する。また、誤り訂正回路１０２の訂正済みデータのメモリ１０４への書き込み時間は、再生データに含まれるデータ誤り量よって変化する。また、誤り訂正回路１０２では、１訂正ブロックの訂正処理時間は、一定時間あたりの復調回路１０１の復調データ量の多少、及び、一定時間あたりのＩＦ回路１０３の出力データ量の多少に応じて変化する。
【００７６】
＜データ出力＞
次に、図８を用いて、前記図６で示されるメモリ制御回路１０５、図７で示される誤り訂正回路１０２を備える実施の形態３の装置のディジタル信号生成回路の動作を説明する。図８（Ａ）の（ａ）〜（ｃ），（ｆ）は、図５（Ａ）と同様の動作を示しており、これに、（ｇ）で示すデータ出力の状況を追加したものである。
【００７７】
図８（Ａ）の（ｇ）では、誤り訂正処理で１ＥＣＣブロックの処理が終わる毎に１ＥＣＣブロックのデータを出力しており、データ出力の間隔は均等に分散されている。例えば、（ｂ）のｂで開始した値が０の期間の誤り訂正処理されたブロックのデータが、次の値が１の期間で、ＩＦ回路１０３により、均等間隔で複数回に分けてデータ出力されている。
【００７８】
それに対し、図８（Ｂ）では、誤り訂正ブロックカウンタ１０６の値０，１で示される期間の誤り訂正処理が終了したデータを、矢印８０１，８０２に示すように、一気に出力する場合を示している。このデータ出力が集中している期間では、メモリ１０４のアクセス量が増大するため、誤り訂正処理のアクセスに要する時間が増大し、それにより誤り訂正処理時間が増大する。そのため、誤り訂正ブロックカウンタ１０６が２の値をとる期間が長くなる。それにより、（ｃ）カウンタ差分が２の値をとる期間８０３が長くなる。これにより、周波数の高い４５ＭＨｚのクロック（ＣＬＫ１）が選択される期間が長くなる。
【００７９】
以上のように、本実施の形態３によれば、外部機器（ＩＦ回路１０３に対して接続されるホストＣＰＵ等）からの要求によってデータ出力などの処理量が増加してメモリ１０４のアクセス量が増大する時には、誤り訂正処理時間が自動的に伸びることになり、カウンタ（１０６，１０７）の差分が大きい期間が延長され、周波数の高いクロックが選択される期間が長くなる。これにより、再生処理レートの変化だけでなく、メモリ１０４のアクセス量の増大に対しても、クロック（ＭＣＬＫ）を適正に制御することが可能となる。即ち、効率よく省電力を実現することが可能となる。
【００８０】
＜動作フロー＞
図９において、実施の形態１の装置及び実施の形態３の装置などにおけるマスタクロックを適正に制御する動作のフローを示している。動作を開始すると、並行して三つの処理がループして実行される。第１のループは、復調回路１０１による復調処理のループである。復調処理を実行し、Ｓ９０１で終了タイミングを検出する（１ＥＣＣブロックの復調の終了を判定する）。当該終了を検出すると、Ｓ９０２で復調ブロックカウンタ１０７を１インクリメントする。
【００８１】
第２のループは、誤り訂正回路１０２による誤り訂正処理のループである。誤り訂正処理を実行し、Ｓ９０３で終了タイミングを検出する（１ＥＣＣブロックの訂正の終了を判定する）。当該終了を検出すると、Ｓ９０４で誤り訂正ブロックカウンタ１０６を１インクリメントする。
【００８２】
第３のループは、差分判定によるクロック制御のループである。Ｓ９０５で、復調ブロックカウンタ１０７と誤り訂正ブロックカウンタ１０６との差分を演算する。Ｓ９０６でその差分を比較回路１０８で比較判定する。その差分が、予め定めた設定値（Ｓ）よりも小さければ、Ｓ９０７でマスタクロック周波数を下げ、設定値（Ｓ）よりも大きければ、Ｓ９０８でマスタクロック周波数を上げ、設定値（Ｓ）と等しければ、そのときの周波数を維持する。
【００８３】
なお、マスタクロックの周波数を上げ下げする範囲は、限定された範囲に限られるものとする。また、上記では差分が設定値（Ｓ）と等しい時は周波数を維持としたが、上げもしくは下げとしても同様の効果となる。また、図２のタイムチャートと同じように設定値（Ｓ）を超えた瞬間だけクロック周波数の上げ下げを行うようにしてもよい。
【００８４】
（実施の形態４）
次に、図１０〜図１１を用いて、本発明の実施の形態４のディジタル信号記録装置（光ディスク記録装置）について説明する。例えばＤＶＤやBlu-rayDiscなどの光ディスクの記録装置を例にとる。
【００８５】
＜装置（４）＞
図１０において、本光ディスク記録装置のディジタル信号記録処理部分のブロック構成を示している。本装置は、インターフェース（ＩＦ）回路１００１（入力回路）、誤り訂正符号生成回路１００２、変調回路１００３、メモリ１００４、メモリ制御回路１００５、訂正符号生成ブロックカウンタ（第４のカウンタ）１００６、変調ブロックカウンタ（第３のカウンタ）１００７、差分比較回路（比較回路）１００８、クロック制御回路１００９、可変クロック生成回路１０１０を有する。
【００８６】
インターフェース（ＩＦ）回路１００１は、外部より供給されるユーザデータ（ＵＤＡＴＡ  ＩＮ）と同期クロック（インターフェースクロック）（ＩＦＣＬＫ）を入力する回路であり、入力データを、メモリ制御回路１００５を介してメモリ１００４に一時記憶する。
【００８７】
メモリ１００４に一時記憶されたユーザデータは、メモリ制御回路１００５を介して誤り訂正符号生成回路１００２に読み出される。誤り訂正符号生成回路１００２では、ユーザデータに対し、ディスクの記録フォーマットに従って誤り訂正符号（ＥＣＣ）が生成され、生成された誤り訂正符号は、メモリ制御回路１００５を介してメモリ１００４に一時記憶される。
【００８８】
ユーザデータに誤り訂正符号が付加されたデータ（ＥＣＣ付きデータ）は、メモリ１００４からメモリ制御回路１００５を介して変調回路１００３に送られる。変調回路１００３は、入力されたデータ（ＥＣＣ付きデータ）を、記録フォーマットに従って変調を行い、ディスクのトラックのウォブルに同期した記録クロック（同期クロック）（ＷＣＬＫ）に同期して出力する。出力データは図示しない公知のハードウェア（アナログフロントエンド、ピックアップ等）によってディスクへ記録される。
【００８９】
変調ブロックカウンタ１００７は、変調回路１００３がＤＶＤの１ＥＣＣブロック分の処理を終了する毎に１加算されるカウンタ回路である（変数：Ａ３）。訂正符号生成ブロックカウンタ１００６は、誤り訂正符号生成回路１００２が１ＥＣＣブロックの誤り訂正符号生成処理を終了する毎に１加算されるカウンタ回路である（変数：Ａ４）。差分比較回路１００８は、訂正符号生成ブロックカウンタ１００６（Ａ４）と変調ブロックカウンタ１００７（Ａ３）との差分と、例えば予め設定しておいた値（差分閾値）との大小関係を判定する。即ち、誤り訂正符号生成回路１００２の訂正処理が、変調回路１００３の変調処理に対して、設定しておいた量よりも遅れているか遅れていないかを判定する。判定結果に基づいて、クロック制御回路１００９は、可変クロック生成回路１０１０のクロック周波数の上げ下げを制御する。可変クロック制御回路１０１０で生成されたマスタクロック（ＭＣＬＫ）は、ＩＦ回路１００１、誤り訂正符号生成回路１００２、変調回路１００３、メモリ１００４、メモリ制御回路１００５、訂正符号生成ブロックカウンタ１００６、変調ブロックカウンタ１００７、差分比較回路１００８、クロック制御回路１００９などの各回路部位に供給される。
【００９０】
変調回路１００３では、変調処理には同期クロック（記録クロック）（ＷＣＬＫ）が用いられ、データのメモリ制御回路１００５とのやり取りにはマスタクロック（ＭＣＬＫ）が用いられる。ＩＦ回路１００１では、同期クロック（インターフェースクロック）（ＩＦＣＬＫ）に同期して入力されたユーザデータについてはマスタクロック（ＭＣＬＫ）を用いてメモリ制御回路１００５とのやり取りが行なわれる。
【００９１】
誤り訂正符号生成回路１００２では、１訂正ブロック分の訂正符号生成処理時間は、一定時間あたりの変調回路１００３の変調データ量の多少、及び一定時間あたりのＩＦ回路１００１の出力データ量の多少に応じて変化する。
【００９２】
＜制御（４）＞
図１１を用いて、図１０の装置におけるマスタクロック周波数の制御について説明する。図１１において、クロック制御動作を示すタイミングチャートを示している。（ａ）は訂正符号生成ブロックカウンタ１００６のカウントアップ動作（Ａ４）、（ｂ）は変調ブロックカウンタ１００７のカウントアップ動作（Ａ３）、（ｃ）は差分比較回路１００８で求められるカウンタの差分値（Ａ４−Ａ３）、（ｄ）はクロック制御回路１００９から可変クロック生成回路１０１０に送られるクロック周波数アップ指示、（ｅ）はクロック制御回路１００９から可変クロック生成回路１０１０に送られるクロック周波数ダウン指示を示す。
【００９３】
（ａ）の矢印ａの箇所から誤り訂正符号生成処理が始まり、当該カウンタの値（変数）Ａ４を、１ＥＣＣブロックの誤り訂正符号生成処理が終わる毎に、０，１，２，３，４，５，……とカウントアップしていく。（ｂ）の矢印ｂの箇所で誤り訂正符号生成済みのデータが３ＥＣＣブロック分蓄えられたところで（タイミングｔ４）、十分なデータがバッファされたとし、（ｂ）の変調処理を開始する。変調処理が１ＥＣＣブロック分終了する毎に、当該カウンタの値（変数）Ａ３を、０，１，２，……とカウントアップしていく。カウントアップの周期は、ディスクに記録するデータのチャネルビットレート（それによる同期クロック（記録クロック）（ＷＣＬＫ））に従って決まる。
【００９４】
（ｃ）は、（ａ），（ｂ）で示されるカウンタの差分（Ａ４−Ａ３）を示す。１１０１の期間では、（ａ），（ｂ）共に０であり差分も０である。
【００９５】
なお、図１１の例では、マスタクロック（ＭＣＬＫ）の周波数の初期値は１ＥＣＣブロックの変調処理時間内に１ＥＣＣブロック分の変調回路１００３からのアクセスと誤り訂正符号生成回路１００２からのアクセスに対応するには低い周波数であった場合とする。
【００９６】
１１０２の期間では、（ａ）の誤り訂正符号生成が１ＥＣＣブロックの処理を終えてＡ４＝１となったのに対し、（ｂ）の変調はまだスタートしておらずＡ３＝０のままであり、差分は１となる。１１０３の期間では（ａ）の誤り訂正符号生成がさらに１ＥＣＣブロックの処理を終えてＡ４＝２となったのに対し、（ｂ）の変調はまだスタートしておらず０のままであり、差分は２となる。
【００９７】
訂正符号生成ブロックカウンタ１００６の値Ａ４が２の訂正符号生成処理の終了時（ｔ４）に変調処理を開始する。また、変調処理の起動と共に、クロック制御をアクティブにし（ｃ：クロック制御イネーブル）、（ｃ）カウンタ差分が３よりも小さくなるとクロック周波数アップ指示を出し、３以上になるとクロック周波数ダウン指示を出すようにする。ここで、比較回路１００８の設定値（Ｓ）が３の場合である。
【００９８】
訂正符号生成ブロックカウンタ１００６の値Ａ４が３の間（ｔ４〜ｔ６の期間）、１つ目のＥＣＣブロックの変調処理が終わるまで（ｔ４〜ｔ５の期間１１０４）、変調ブロックカウンタ１００７の値Ａ３は０である。訂正符号生成ブロックカウンタ１００６の値Ａ４が３の期間（ｔ４〜ｔ６）は、値が０，１，２の期間に比べて長めになる。これは、変調処理が開始したことによりメモリ１００４のアクセスが増加すると、実施の形態３と同じように誤り訂正符号生成回路１００２のメモリアクセスの優先度を低くとることにより生じる。
【００９９】
そのため、訂正符号生成ブロックカウンタ１００６の値Ａ４が３である間に、変調回路１００３は１ＥＣＣブロック分の処理を終了し、変調ブロックカウンタ１００７の値Ａ３は１に変化する（ｔ５）。そのため、（ｃ）カウンタ差分の当該期間１１０５（ｔ５〜ｔ６）の値は２となり、設定値（Ｓ）の３に満たなくなり、クロック周波数アップ指示１１１０が発生する（ｔ５）。
【０１００】
そのクロック周波数アップ指示１１１０によって、誤り訂正符号生成処理は加速され、１ＥＣＣブロック分処理が終了し、訂正符号生成ブロックカウンタ１００６の値Ａ４は３から４に変化する（ｔ６）。訂正符号生成ブロックカウンタ１００６の値Ａ４が３から４に変化したことで、（ｃ）カウンタ差分は３となり（ｔ６〜ｔ７の期間１１０６）、クロック周波数ダウン指示１１１１が発生し、マスタクロック周波数が下げられる。
【０１０１】
以降同様に、変調処理が１ＥＣＣブロック分終了して変調ブロックカウンタ１００７の値Ａ３が２になると、差分が２となり（ｔ７〜ｔ８の期間１１０７）、クロック周波数アップ指示１１１２によりマスタクロック周波数が上げられる。続いて、誤り訂正符号生成処理で１ＥＣＣブロック分処理が終了しＡ４が４から５に変化すると（ｔ８）、差分が３となり（ｔ８〜ｔ９の期間１１０８）、クロック周波数ダウン指示１１１３によりマスタクロック周波数が下げられる。続いて、Ａ３が１カウントアップされると（ｔ９）、差分が２となり（ｔ９〜ｔ１０の期間１１０９）、クロック周波数アップ指示１１１４によりマスタクロック周波数は上げられる。同様に、クロック周波数ダウン指示１１１５によりマスタクロック周波数が下げられる。
【０１０２】
以上のように、本実施の形態４によれば、誤り訂正符号生成処理が遅れると、誤り訂正符号生成回路１００２をはじめとする各回路部位に供給されるクロック（ＭＣＬＫ）が上昇され、誤り訂正符号生成処理が遅れを取り戻すと、誤り訂正符号生成回路１００２をはじめとする各回路部位に供給されるクロック（ＭＣＬＫ）が下降させられる。よって、１ＥＣＣブロック分の誤り訂正符号生成処理に要する時間は、１ＥＣＣブロック分の変調処理に要する時間と略同一に近づく。つまり、１ＥＣＣブロック間のクロックの平均周波数は最適になるように制御されることになる。従って、極めて電力効率の良いディジタル信号記録装置が実現される。
【０１０３】
なお、本例では差分比較回路１００８が比較する設定値（Ｓ）は３としたが、メモリ１００４の容量が十分あれば、より小さい値をとるか、変調処理のスタートをｂから遅らせることで、クロック（ＭＣＬＫ）は低めに制御される傾向にあり、効果をより有効にする。これは、実施の形態３で再生装置について説明したように、誤り訂正符号生成処理時間がメモリのアクセス量に依存するように構成された場合、例えば入力インターフェースのアクセスが外部要因などによって一時的に上がることで、一時的に訂正符号生成処理時間が長くなるようなことがあっても、アクセスが少ない期間と積分された状態で誤り訂正ブロックカウンタと復調ブロックカウンタの差分の比較判定が行われるため、平準化されるからである。
【０１０４】
なお、本実施の形態４では、変調ブロックカウンタ１００７と訂正符号生成ブロックカウンタ１００６を設けてその差分を設定値（Ｓ）と比較したが、変調回路１００３から訂正符号生成済みのデータをメモリ１００４からリードするときのアドレスと、誤り訂正符号生成回路１００２がメモリ１００４から読み出すもしくは書き込むときのアドレスとの差分を設定値（Ｓ）と比較する構成としてもよい。この場合も、ＥＣＣブロック単位のアドレス比較なら、小規模な回路での実現が可能となる。
【０１０５】
（実施の形態５）
次に、図１２を用いて、本発明の実施の形態５のディジタル信号記録装置（光ディスク記録装置）について説明する。実施の形態５は、実施の形態４と異なる部分としては、前記実施の形態２と同様に、２種類のマスタクロックを選択制御するものである。
【０１０６】
図１２において、本光ディスク記録装置のディジタル信号記録処理部分のブロック構成を示している。図１２で図１０と異なる部分としては、前記可変クロック生成回路１０１０の代わりに、クロック生成回路１２０１とクロック選択回路１２０２を備えることである。クロック生成回路１２０１は、周波数の高いクロック（第１のクロック：ＣＬＫ１）と、周波数の低いクロック（第２のクロック：ＣＬＫ２）との２種類を発生させる。クロック選択回路１２０２は、クロック制御回路１００９からのクロック周波数アップ指示、クロック周波数ダウン指示に従って、クロック生成回路１２０１の２種類のクロック（ＣＬＫ１，ＣＬＫ２）から選択してマスタクロック（ＭＣＬＫ）として各部位へ出力する。前記実施の形態４では相対的な上げ下げであって２種類のクロックには特定されていない。
【０１０７】
実施の形態５によれば、再生装置の場合である実施の形態２と同様に、簡単な分周回路（クロック生成回路１２０１）と選択回路（クロック選択回路１２０２）でマスタクロックの最適制御が可能であり、省電力に好適となる。
【０１０８】
また、ＣＡＶ（角速度一定）記録に対しても、高いクロック（ＣＬＫ１）と低いクロック（ＣＬＫ２）との選択比率が線速度に適応して変化するため、最適な省電力化が可能となる。
【０１０９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１０】
本発明は、ディジタル信号記録再生装置に利用可能である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の実施の形態１であるディジタル信号再生装置の構成を示す図である。
【図２】実施の形態１の装置の動作を示すタイムチャートである。
【図３】本発明の実施の形態２であるディジタル信号再生装置の構成を示す図である。
【図４】実施の形態２の装置の動作を示すタイムチャートである。
【図５】実施の形態２においてＣＡＶ再生に適応した動作を示すタイムチャートである。
【図６】本発明の実施の形態３であるディジタル信号再生装置においてメモリ制御部分のフローチャートである。
【図７】実施の形態３において誤り訂正回路部分の動作を示すタイムチャートである。
【図８】実施の形態３の装置の動作を示すタイムチャートである。
【図９】実施の形態１及び実施の形態３の装置の動作を示すフローチャートである。
【図１０】本発明の実施の形態４であるディジタル信号記録装置の構成を示す図である。
【図１１】実施の形態４の装置の動作を示すタイムチャートである。
【図１２】本発明の実施の形態５であるディジタル信号記録装置の構成を示す図である。
【符号の説明】
【０１１２】
１０１…復調回路、１０２…誤り訂正回路（訂正回路）、１０３…インターフェース（ＩＦ）回路、１０４…メモリ、１０５…メモリ制御回路、１０６…誤り訂正ブロックカウンタ、１０７…復調ブロックカウンタ、１０８…差分比較回路（比較回路）、１０９…クロック制御回路、１１０…可変クロック生成回路、３０１，１２０１…クロック生成回路、３０２，１２０２…クロック選択回路、１００１…インターフェース（ＩＦ）回路、１００２…誤り訂正符号生成回路、１００３…変調回路、１００４…メモリ、１００５…メモリ制御回路、１００６…訂正符号生成ブロックカウンタ、１００７…変調ブロックカウンタ、１００８…差分比較回路（比較回路）、１００９…クロック制御回路、１０１０…可変クロック生成回路、ＭＣＬＫ…マスタクロック、ＲＣＬＫ…同期クロック（再生クロック）、ＩＦＣＬＫ…インターフェースクロック（同期クロック）、ＷＣＬＫ…同期クロック（記録クロック）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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