(57)【要約】      （修正有）【課題】両面配線相互間の接続の信頼性の高い半導体装置を用い、３次元実装の小形／薄形化に好適な回路配線基板実装体を提供する。【解決手段】回路配線基板実装体は、その半導体装置１が、個片化され一方の面に形成された素子領域に対する配線層・素子電極を有する半導体チップ２と、前記チップの一方の面に形成され素子電極用コンタクト孔を有する第１絶縁被膜４と、他方の面に形成された第２絶縁被膜６と、素子電極に接続され第１絶縁被膜の表面にパッド部を含んで形成された第１再配線層７と、第１再配線層のパッド部８に設けられた端子電極と、第２絶縁被膜の表面に形成された第２再配線層９と、チップのダイシングラインに沿つた側面に形成され第１及び第２再配線層相互を接続する層間配線層１０とを備え、回路配線基板ＰＣＢのランド部に、端子電極を重ねて接続されていることを特徴とする。【選択図】図１
2009277970.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置を回路配線基板に実装した回路配線基板実装体であって、前記半導体装置は、
半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極を有する半導体チップと、前記チップの一方の面に形成され前記素子電極に対するコンタクト孔を有する第１絶縁被膜と、前記チップの他方の面に形成された第２絶縁被膜と、前記素子電極に接続され前記第１絶縁被膜の表面にパッド部を含んで形成された第１再配線層と、前記第１再配線層のパッド部に設けられた端子電極と、前記第２絶縁被膜の表面に形成された第２再配線層と、前記チップのダイシングラインに沿った側面に形成され前記第１及び第２再配線層相互を電気的に接続する層間配線層とを備え、前記半導体装置が、回路配線基板の一方の面に設けられた配線パターン層のランド部に、前記端子電極を重ねて接続されていることを特徴とする回路配線基板実装体。
【請求項２】
前記半導体装置の第２再配線層は外部端子部としてのパッド部を含み、前記第２再配線層のパッド部と前記回路配線基板の配線パターン層のランド部とが電気的に接続されていることを特徴とする請求項１に記載の回路配線基板実装体。
【請求項３】
前記回路配線基板は、他方の面に設けられた配線パターン層、前記配線パターン層に含まれたランド部、回路配線基板両面の前記配線パターン層相互を電気的に接続する導電ビア、及び前記他方の面の配線パターン層のランド部に設けられた外部端子電極を備えていることを特徴とする請求項１または請求項２に記載の回路配線基板実装体。
【請求項４】
複数の前記半導体装置を複数積層して回路配線基板に３次元実装したことを特徴とする請求項１〜請求項３のいずれか１つに記載の回路配線基板実装体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置が実装された回路配線基板実装体に関し、特に３次元実装における小形／薄形化に好適な回路配線基板実装体に関する。
【背景技術】
【０００２】
プリント配線基板分野では、その応用電子機器の高機能化や多機能化についてのユーザ要求が益々たかまるにつれ、回路配線基板に実装される半導体ＩＣ／ＬＳＩ装置などの電子部品の数量もまた著しい増加傾向にある。一方、このように多数の電子部品が実装されてもなお回路配線基板実装体の外形の小形化及び薄形化の要求が強く、その要求に応えるために、従来から３次元実装技術が展開されている。
【０００３】
そこで、従来の３次元実装技術の一例について、図７を参照して説明すると、図７（ａ）はＳｉＰ（Ｓｙｓｔｅｍ  ｉｎ  ａ  Ｐａｃｋａｇｅ）構造を、図７（ｂ）はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）構造を、図７（ｃ）はＰｉＰ（Ｐａｃｋａｇｅ  ｉｎ  Ｐａｃｋａｇｅ）構造を示している。
【０００４】
前記ＳｉＰ構造は、多機能なシステムを１つのパッケージに取り込むもので、パッケージ基板７０上に複数の半導体ＬＳＩチップ７１を積層し、パッケージ基板７０と各チップ７１とをボンディングワイヤ７２で電気的に接続し、樹脂モールド７３により１つのパッケージとして封止した３次元積層形態となっている。また、フェースダウンボンディング用のはんだボールからなる外部端子７４が設けられている。
【０００５】
前記ＰｏＰ構造では、複数のパッケージ基板７０ａ、７０ｂに前記ＳｉＰ構造と同様な形態を施し、下側基板７０ｂを有するパッケージの上に、上側基板７０ａを有するパッケージが積層された形態となっている。また、ＰｉＰ構造では、パッケージ基板７０ａに前記ＳｉＰ構造と同様な形態を施したパッケージを他のＬＳＩチップ７１と共に下側のパッケージ基板７０ｂ上に積層し、外側の樹脂モールド７３からなるパッケージによって全体的に封止した形態がとられている。
【０００６】
前記ＳｉＰ、ＰｏＰ、ＰｉＰ構造のいずれにおいても、半導体ＩＣ／ＬＳＩチップ７１
は、チップ片面からしか実装できず、複数チップ間の直接接合による積層ができなかったり、接続方式が限定されるなどの問題がある。また、そのために、多機能化に伴うシステム規模が増大するに従ってボンディングワイヤの本数が著しく増大することになり、パッケージ基板へのボンディングワイヤの接続は、一般に、その外周縁部において行われることから、そのボンディング面積が増大し、パッケージ基板並びに実装パッケージ全体が著しく大型化するという問題がある。
【０００７】
また、特許文献１や特許文献２にもみられるように、例えばフリップチップタイプの電子部品を回路配線基板へフェースダウンボンディング法などによって３次元的に実装する技術が進展してきている。
【０００８】
特許文献１のアウターバンプ付の半導体パッケージ技術では、特に、その図１などに示されているように、通常のインナーバンプ２付の半導体デバイスチップ６に対して、両面に配線３を有する絶縁樹脂層５をシート状の熱可塑性樹脂層４に張り合わせたものを用意しておき、前記熱可塑性樹脂層４をチップ６の下面から上面側に向けて包み込むように折り曲げることが行われている。そして、前記配線３の一部に接続されたアウターバンプを含む外部端子をチップ６の両面に設けた構造とし、このような複数の半導体パッケージを回路配線基板上に３次元積層するパッケージ構造が開示されている。
【０００９】
また、特許文献２のはんだバンプ付のウエハ技術では、その図１などに示されているように、両面に再配線回路３、４が形成されたウエハ１を貫通するスルーホール２を縦横に格子状に設け、少なくとも一部のスルーホール２の内壁面に施されたメッキ９によって、前記再配線回路３と４とが接続されている。そして、その図４や図５に示されているように、スルーホール２群の配列に沿ってチップ状に切断したウエハ構造が開示されている。
【００１０】
しかしながら、特許文献１の技術では、半導体デバイスチップ自身に対しては、３次元積層を可能とするための格別な処理を施すことなく、そのチップを両面配線絶縁樹脂層と熱可塑性樹脂層との張り合わせシートを折り曲げて、そのチップを包み込むようなパッケージ構造となっている。そのために、パッケージ外形及び容積が半導体デバイスチップサイズよりもかなり大きくなってしまう。また、折り曲げ加工時に、例えば配線とインナーバンプとの位置ずれによる接続不良、或いは積層された隣り合うパッケージのアウターバンプや外部端子相互の位置ずれ（不整合性）による接続不良が生じて接続の信頼性が低下し易い。更には、折り曲げ加工自体、接続の整合性を精度良く保ちつつ実施することに作業上の困難を伴うという問題がある。
【００１１】
また、特許文献２の技術では、パッケージ外形としては、両面に再配線回路が設けられたウエハを切断したチップ状態であるから、特許文献２の場合よりも小形化及び薄形化を図れるが、縦横に格子状配列となる多数のスルーホールをウエハに貫通形成する作業に困難性がある。そして、ウエハにスルーホールを多数形成するために、チップサイズが少なくともスルーホールの面積分は大きくなるので、ウエハ収率が低下する。更に、切断後のチップ周側壁には、スルーホールによる凹凸形状が存在するために、チップ周側壁が破損し易く再配線回路相互間の配線接続が損なわれる問題やスルーホール内面への前記接続配線パターン形成の自由度が著しく低下するなどの問題がある。
【特許文献１】特開２００４―１７２３２９号公開特許公報
【特許文献２】特開２００５―１２３５６９号公開特許公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、前記従来の問題点を解決するものであり、両面配線相互間の接続の信頼性の高い半導体装置を用い、特に３次元実装の小形／薄形化に好適な回路配線基板実装体を提供することを目的とする。
【課題を解決するための手段】
【００１３】
請求項１に記載の本発明は、半導体装置を回路配線基板に実装した回路配線基板実装体であって、前記半導体装置は、半導体ウエハをダイシングして個片化され一方の面に形成された素子領域に対する配線層及び素子電極を有する半導体チップと、前記チップの一方の面に形成され前記素子電極に対するコンタクト孔を有する第１絶縁被膜と、前記チップの他方の面に形成された第２絶縁被膜と、前記素子電極に接続され前記第１絶縁被膜の表面にパッド部を含んで形成された第１再配線層と、前記第１再配線層のパッド部に設けられた端子電極と、前記第２絶縁被膜の表面に形成された第２再配線層と、前記チップのダイシングラインに沿った側面に形成され前記第１及び第２再配線層相互を電気的に接続する層間配線層とを備え、前記半導体装置が、回路配線基板の一方の面に設けられた配線パターン層のランド部に、前記端子電極を重ねて接続されていることを特徴とする。
【００１４】
請求項２に記載の本発明は、請求項１に記載の回路配線基板実装体において、前記半導体装置の第２再配線層は外部端子部としてのパッド部を含み、前記第２再配線層のパッド部と前記回路配線基板の配線パターン層のランド部とが電気的に接続されていることを特徴とする。
【００１５】
請求項３に記載の本発明は、請求項１または請求項２に記載の回路配線基板実装体において、前記回路配線基板は、他方の面に設けられた配線パターン層、前記配線パターン層に含まれたランド部、回路配線基板両面の前記配線パターン層相互を電気的に接続する導電ビア、及び前記他方の面の配線パターン層のランド部に設けられた外部端子電極を備えていることを特徴とする。
【００１６】
請求項４に記載の本発明は、請求項１〜請求項３のいずれか１つに記載の回路配線基板実装体において、複数の前記半導体装置を複数積層して回路配線基板に３次元実装したことを特徴とする。
【発明の効果】
【００１７】
本発明の回路配線基板実装体によれば、実装される半導体装置は、その両面からの外部端子接続を可能とし回路配線基板に実装される電子部品のサイズを半導体チップレベルに小形化及び薄形化することができ、特に、高機能化及び多機能化に対応した３次元実装形態を大幅にコンパクト化することができる。
【００１８】
また、半導体装置の層間配線層は、半導体チップのダイシングラインに沿った平坦な側面に形成できるために、そのパターン形成の自由度が高くなり、第１及び第２再配線層間の高精度かつ高信頼性の層間接続が容易に得られる。しかも、特許文献２におけるようなスルーホールを形成することがないので、半導体装置の小面積化の小形化が図れ、半導体ウエハ収率が向上し、半導体チップ周側壁の破損が避けられ、層間配線層の良好な接続状態が維持される
更に、前記半導体装置の両面から外部端子接続が可能であり、複数の半導体装置を互いに直接接合して電気的に接続された積層体を構成できるために、多機能化に伴うシステム規模が増大しても、機能増大の割りには、前記従来技術に比して、回路配線基板の配線パターン層との電気的接続数を著しく軽減でき、回路配線基板実装体の小形化及び薄形化を図ることができるなどの効果を奏することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の回路配線基板実装体に実装される半導体装置及びその製造方法の実施形態について図１〜図２を参照して説明する。ここで、各図を通じて同一符号は同一または同様な構成部分を表す。
【００２０】
まず、図１を参照して、本発明に係わる半導体装置の一実施形態を説明する。図１（ａ）は、その半導体装置の一部を断面で表す側面図、図１（ｂ）は、その半導体装置の一部拡大斜視図、図１（ｃ）は、その半導体装置の再配線層のパターンの一例を示す平面図である。なお、これら各図は、本発明の内容を理解できる程度に表現したものであり、各図相互間での寸法や形状は必ずしも一致していない。
【００２１】
半導体装置１は、本体部分として、例えばシリコン基板からなる半導体チップ２を有する。半導体チップ２は、後述のように半導体ウエハからダイシングして個片化されたものであり、その少なくとも一方の面（図中上面）に、図示されてないが、種々の導電型不純物の選択拡散などを施してＩＣ／ＬＳＩ回路のような素子領域及びこれに対して接続された配線層が形成されている。そして、前記一方の面には、前記素子領域に対する配線層の一部に形成された複数の素子電極３が設けられている。
【００２２】
更に、前記一方の面に設けられた第１絶縁被膜４は、表面平坦な状態に被着形成されていて、素子電極３を露出させるようにこれに対応したコンタクト孔５を有する。また、前記半導体チップ２の他方の面（図中下面）には、第２絶縁被膜６が表面平坦な状態で被着形成されている。
【００２３】
前記第１絶縁被膜４の表面には、第１再配線層７が設けられている。第１再配線層７は、前記コンタクト孔５を通じて素子電極３と接続され、所望の回路配線パターンをもって形成されていて、図１（ｂ）から分かるように、そのパターンの一部に形成されたパッド部８を含んでいる。また、前記第２絶縁被膜６の表面には、第２再配線層９が設けられている。第２再配線層９は、図示されていないが所望の回路配線パターンをもって形成されていて、そのパターンの一部に形成されたパッド部を含むことができる。
【００２４】
図１（ｂ）を参照すると分かり易いように、前記半導体チップ２の側面Ｓ１、Ｓ２は、直交するダイシングラインＤ１及びＤ２に沿った直平面を有しており、前記側面Ｓ１、Ｓ２には、前記第１及び第２再配線層７、９相互間を電気的に層間接続する層間配線層１０
が形成されている。
【００２５】
ここでは一例として、前記第１及び第２再配線層７、９は、導電材料である例えば銅めっき或いは金めっきや蒸着などで１２μｍの厚さに形成され、前記第１及び第２絶縁被膜４、６は厚さ１０μｍとされている。
【００２６】
前記第１及び第２再配線層７、９の配線パターン形状は、半導体装置１と係わる他の周辺電子部品との関係から種々の形態をとることになるが、その一例が図１（ｃ）に示されている。また、素子領域や素子電極については、半導体チップ２の一方の面に形成されている例を述べてきたが、他方の面にも形成されていてもよく、その場合は、第２絶縁被膜６及び第２再配線層９は、コンタクト孔や素子電極との関係について前記第１絶縁被膜４や第１再配線層７と同様な形態をとることができる。
【００２７】
なお、第１再配線層７にはパッド部８が含まれていることを述べたが、第２再配線層９にパッド部を含ませるか否かは、半導体装置の実装形態に応じていずれかを選択することができる。また、図示していないが、前記第１及び第２再配線層７、９の表面に絶縁保護被膜を形成することもできる。
【００２８】
このような実施形態の半導体装置によれば、前記第１及び第２再配線層７、９による両面配線パターンを有することになり、両面多ピン化が可能となる。また、回路配線基板に実装される電子部品のサイズを半導体チップレベルに小形化及び薄形化することができ、高機能化及び多機能化に対応する３次元実装形態の回路配線基板実装体を大幅にコンパクト化することができる。
【００２９】
次に、本発明における前記一実施形態に係わる半導体装置の製造方法の一例について、図２を参照して説明する。
【００３０】
図２（ａ）に示す工程では、通常のＩＣ製造技術によって、Ｓｉ基板からなる半導体ウエハ２Ａに、所望数のＩＣチップにそれぞれ対応する数の素子領域Ｘ、Ｙ、Ｚが形成される。そして、各素子領域Ｘ、Ｙ、Ｚの表面には、チップ用の配線層（図示せず）及びその一部を構成する多数の素子電極３が形成されている。
【００３１】
図２（ｂ）に示す工程では、前記素子電極３を含むウエハ２Ａの一方の面（上表面）全体に亘って例えば液状の感光性ポリイミド前駆体をスピンコートし、フォトリソグラフィーにより前記各電極層３を露出させるためのコンタクト孔５を開けた第１絶縁被膜４が形成される。また、ウエハ２Ａの他方の面（下表面）全体にも液状の感光性ポリイミド前駆体をスピンコートして硬化処理することによって、第２絶縁被膜６が形成される。
【００３２】
前記第１及び第２絶縁被膜４、６の形成に際しては、他の樹脂素材としてベンゾシクロブテン（ＢＣＢ）やポリベンゾオキサゾール（ＰＢＯ）などを用いてもよい。感光性樹脂は液状に限らずフィルム状の樹脂を用いて前記ウエハにラミネートしてもよい。また、感光性樹脂の被覆は、スピンコートによる塗布に限らず、カーテンコート、スクリーン印刷、スプレーコートなどのいずれかで行ってもよい。
【００３３】
図２（ｃ）に示す工程では、前記各コンタクト孔５を通じて前記素子領域Ｘ、Ｙ、Ｚの各素子電極層３に接続された第１再配線層７が、前記第１絶縁被膜４表面上に導電材料を被着して例えばセミアディティブ法などを用いてパターンニングを施すことによって、パッド部（図１（ｂ）の８参照）を含む回路パターン状に形成される。前記第２絶縁被膜４表面上に、第２再配線層９が、第１再配線層７と同様な方法で回路パターン状に形成される。そして、ウエハプロセス段階において、プロービング検査を行い特性の良否判別を行う。
【００３４】
図２（ｄ）に示す工程では、前記素子領域Ｘ、Ｙ、Ｚ相互の境界に沿ってダイシングして分離することによって個片化した複数の半導体チップ２が取り出される。
【００３５】
次に、図２（ｅ）に示す工程では、前記半導体チップ２のダイシングラインに沿った平坦な側面Ｓ１、Ｓ２（図１（ｂ）参照）に、前記第１及び第２再配線層７、９相互間を電気的に層間接続する層間配線層１０を形成する。この工程に先立って、前記側面Ｓ１、Ｓ２に、例えば化学的エッチングやプラズマエッチングのような物理化学的エッチングなどにより、適度の平坦化や平滑化処理を予め施しておけば、前記層間配線層１０の被着形成がより精度良く確実に行える。
【００３６】
このような本発明に係わる半導体装置の製造方法によれば、層間配線層１０は、半導体チップ２のダイシングラインに沿った平坦な側面に形成できるために、そのパターン形成の自由度が高くなり、第１及び第２再配線層７、９間の高精度かつ高信頼性の層間接続が容易に得られる。しかも、特許文献２におけるようなスルーホールを形成することがないので、ウエハ収率が向上し、半導体チップ周側壁の破損が避けられ、層間配線層１０の接続状態を良好に維持形成することができる。
【００３７】
次に、前記第２再配線層９や前記層間配線層１０の形成方法などの他の種々の実施形態について説明する。
【００３８】
［第２再配線層形成の場合］：次の（１）〜（３）のいずれか１つの方法を選択的に採用することができる。
【００３９】
（１）前記第２絶縁被膜６の表面に、導電材料を全面被着しフォトリソグラフィー工法によりパターンニングして形成する方法。
【００４０】
（２）前記第２絶縁被膜６の表面に銀や銅を含有する導電性インクをインクジェット工法により吹き付けて所望パターンにて形成する方法。
【００４１】
（３）前記第２絶縁被膜６の表面にレーザによる直描工法により所望パターンにて形成する方法。
【００４２】
ところで、前記第２絶縁被膜６は、半導体チップ２の裏面側に形成されたＳｉＯ２被膜
により形成された形態、或いはＳｉＯ２被膜とその表面に被着したポリイミド等の樹脂被
膜との複数被膜で形成された形態など種々の形態をとることもできる。そして、前記第２絶縁被膜６がいずれの形態であっても、前記第２再配線層の形成方法（１）〜（３）の適用は可能であり、第２絶縁被膜の表面が樹脂被膜の場合は前記第２再配線層の付着強度は高い。
【００４３】
また、前記第２絶縁被膜６がＳｉＯ２被膜からなる場合には、ＳｉＯ２表面に導電性薄膜を形成し、その上に第２再配線層９を形成することによって付着強度を高めることができる。この場合、前記導電性薄膜としては、Ａｌ、Ａｕ、Ｐｔ、Ｔｉ、Ａｇ、Ｃｕ、Ｂｉ、Ｓｎ、Ｎｉ、Ｃｒ、Ｚｎなどの金属及びこれらの合金等の中から選択して用いることができる。また、前記導電性薄膜は、スパッタリング法、真空蒸着法、めっき法などの従来の各種方法を用いて形成することができ、その厚さは数μｍ以下とするとよい。そして、このような（１）〜（３）の方法は、前記第１再配線層４の形成にも同様に適用することができる。
【００４４】
［層間配線層形成の場合］：次の（ａ）〜（ｄ）のいずれか１つの方法を選択的に採用することができる。
【００４５】
（ａ）半導体チップ２の側面に、スパッタ法により例えばＮｉ−Ｃｒ、Ｃｕのシード層形成と電解又は無電解めっきを行って、フォトリソグラフィー工法によりパターンニングして層間配線層を形成する方法。
【００４６】
（ｂ）半導体チップ２の側面に、銀や銅を含有する導電性インクをインクジェット工法により吹き付けて所望パターンにて形成する方法。
【００４７】
（ｃ）半導体チップ２の側面に、スパッタ法によりシード層形成後、レーザパターンニングを施して後、電解または無電解めっきにより形成する方法。
【００４８】
（ｄ）半導体チップ２の側面に、スパッタ法によりシード層形成後、電解または無電解めっきし、更にレーザにより所望パターン形成する方法。
【００４９】
なお、前記半導体チップ２の側面は、半導体基板材の側面のダイシング露出面であっても、予め、その側面に樹脂被膜を被着した形態であってもよく、いずれの形態であっても、前記層間配線層の形成方法（ａ）〜（ｄ）を選択的に適用できる。
【００５０】
次に、本発明の回路配線基板実装体の一実施形態について、図３を参照して説明する。
【００５１】
配線パターン層２０に含まれたランド部２０ａを有する回路配線基板ＰＣＢ上には、互いに直接接合して電気的に接続された積層体を構成する第１〜第３半導体装置２１〜２３が積み重ねて実装されている。これら各半導体装置２１〜２３は、図１、図２に示す実施形態における半導体装置１と異なった寸法／形状で、上下裏返した状態で示されているが、前記半導体装置１と同様に、半導体チップ２の両面に形成された第１及び第２絶縁被膜４、６、各絶縁被膜４、６表面にそれぞれ被着された第１及び第２再配線層７、９及び半導体チップ２の側面に設けられた層間配線層１０を有している。
【００５２】
また、前記各半導体装置２１〜２３は、前記各第１再配線層７に含まれる複数のパッド部８の表面に、それぞれ電気的に接続して設けられた例えばはんだバンプのような端子電極２１Ｂ、２２Ｂ、２３Ｂからなる外部端子の群を有している。
【００５３】
そして、前記第１半導体装置２１の複数の端子電極２１Ｂは、前記回路配線基板ＰＣＢの配線パターン層２０の複数のランド部２０ａにそれぞれ重ねて接続固定されている。第２半導体装置２２の複数の端子電極２２Ｂは、第１半導体装置２１の第２再配線層９に含まれる複数のパット部８にそれぞれ重ねて接続固定され、第３半導体装置２３の複数の端子電極２３Ｂは、第２半導体装置２２の第２再配線層９に含まれる複数のパット部８にそれぞれ重ねて接続固定されている。
【００５４】
前記第１及び第２半導体装置２１、２２の各第２再配線層９は、前記第２及び第３半導体装置の各端子電極２２Ｂ、２３Ｂとそれぞれ接続するための外部端子としての複数のパッド部８を含んでいる。しかし、前記第３半導体装置２３は、この実装体の最外層に位置するので、その第２再配線層９には外部端子としてのパッド部を必要としない場合があるので、そのパッド部は省いてある。また、前記第２半導体装置２２を実装せず、第３半導体装置２３を第１半導体装置２１に直接重ねて実装することも可能であり、その場合は、第３半導体装置２３を、第２半導体装置と称して取り扱うこともできる。
【００５５】
このような本発明の回路配線基板実装体の実施形態によれば、多数の端子電極を含む半導体装置のサイズが半導体チップレベルに小形化及び薄形化され、高機能化及び多機能化に対応する３次元実装形態の回路配線基板実装体を大幅にコンパクト化することができる。
【００５６】
また、層間配線層は、半導体チップのダイシングラインに沿った平坦な側面に形成され、特許文献２におけるようなスルーホールを有しないので、半導体装置側周壁の破損が避けられ、配線層間の接続の信頼性が良好に維持された回路配線基板実装体が得られる。
【００５７】
次に、本発明の回路配線基板実装体の実施形態に係わる第１〜第３実施例を図４〜図６に示し、その構造及びその製造方法を説明する。図４〜図６においても、図１〜図３に示された引用符号と同一符号が付されている部分については、同一または同様な構成部分であることを示している。
【００５８】
まず、本発明の回路配線基板実装体の第１実施例について、図４を参照して説明する。図４（ｅ）に示された第１実施例の回路配線基板実装体４０は、図４（ａ）〜図４（ｄ）の工程を経て製造される。
【００５９】
即ち、図４（ａ）の工程では、図３に示されているような半導体装置２１が、そのはんだバンプまたはボールからなる各端子電極２１Ｂを、片面配線パターン層２０を有する回路配線基板ＰＣＢの各ランド部２０ａに対向させた状態で配置される。
【００６０】
図４（ｂ）の工程（リフロー工程）では、前記各端子電極２１Ｂのはんだバンプを加熱によりリフローすることによって、前記各端子電極２１Ｂが各ランド部２０ａに電気的に接続して固定される。図４（ｃ）の工程（アンダーフィル工程）では、半導体装置２１と回路配線基板ＰＣＢとの間に、例えばシリコン樹脂からなる絶縁性樹脂３０を充填することによって、前記各端子電極２１Ｂ並びに接続部が、前記絶縁性樹脂３０によって被覆され、外気から遮断して保護されると共に、半導体装置２１の回路配線基板ＰＣＢへの支持強度が高められている。
【００６１】
図４（ｄ）の工程（ワイヤボンディング工程）では、半導体装置２１の上面側の第２再配線層９の各パッド部８と、回路配線基板ＰＣＢの配線パターン層２０の周辺部上に設けられた複数のランド部（ボンディングパット部）２０ｂとが、例えば金線からなる複数のボンディングワイヤ３１によって電気的に接続される。
【００６２】
図４（ｅ）の工程（モールド工程）では、前記半導体装置２１やボンディングワイヤ３１を全体的に覆って、例えばエポキシ樹脂などの絶縁性樹脂材をモールディングすることによって、所望外形のパッケージ部３２が形成される。このパッケージ部３２形成前に、前記半導体装置２１やボンディングワイヤ３１を、予め、例えばシリコン樹脂からなるエンキャップ材によって被覆しておくことができる。このようにして、本発明の第１実施例における回路配線基板実装体４０の最終的構造が得られる。
【００６３】
次に、本発明の回路配線基板実装体の第２実施例について、図５を参照して説明する。図５（ｆ）に示された第２実施例の回路配線基板実装体５０は、図５（ａ）〜図５（ｅ）の工程を経て製造される。
【００６４】
即ち、図５（ａ）の工程では、前記第１実施例における回路配線基板ＰＣＢに代わって、例えば４つの絶縁基板にそれぞれ配線パターン層が設けられた回路配線基板ＰＣＢ１〜ＰＣＢ４を積層した多層回路配線基板３５が用いられている。前記多層回路配線基板３５の一方の面（上面）に形成された配線パターン層３６は、複数のランド部３６ａ、３６ｂを有する。前記多層回路配線基板３５の他方の面（下面）に形成された他の配線パターン層３７は、複数のランド部３７ａを有する。前記多層回路配線基板３５の内層にも引用符号を付していない配線パターン層がそれぞれ設けられており、各配線パターン層間は層間導電ビア３８によって接続されている。そうして、図３や図４に示されているような半導体装置２１が、その各端子電極２１Ｂを、前記多層回路配線基板３５上の配線パターン層３６の一部に含まれた各ランド部３６ａに対向させた状態で配置される。
【００６５】
次に図５（ｂ）〜図５（ｅ）に示された各工程では、前記図４（ｂ）〜図４（ｅ）と同様なリフロー工程、アンダーフィル工程、ワイヤボンディング工程及びモールド工程が順次実施される。これらの工程において、図５（ｂ）のように、前記各端子電極２１Ｂが配線パターン層３６の各ランド部３６ａに電気的に接続して固定される。また、図５（ｃ）のように、半導体装置２１と多層回路配線基板３５との間に充填された絶縁性樹脂３０によって、各端子電極２１Ｂ並びに接続部が被覆保護されると共に半導体装置２１の回路配線基板ＰＣＢへの支持強度が高められている。図５（ｄ）のように、半導体装置２１の上面側の第２再配線層９の各パッド部８と、多層回路配線基板３５の配線パターン層３６の周辺部上に設けられた複数のランド部（ボンディングパット部）３６ｂとが複数のボンディングワイヤ３１によってそれぞれ電気的に接続される。そして、図５（ｅ）のように、前記半導体装置２１やボンディングワイヤ３１を全体的に覆って、例えばエポキシ樹脂などの絶縁性樹脂材をモールディングすることによって、パッケージ部３２が形成される。
【００６６】
図５（ｆ）の工程では、多層回路配線基板３５の下面側の配線パターン層３７の各ランド部３７ａ表面上に、例えばはんだバンプまたはボールからなる各外部端子電極３５Ｂが形成される。このようにして、本発明の第２実施例における回路配線基板実装体５０が、フェースダウンボンディングにより電子機器のボード或いはパネルなどに取り付けることが可能なコンパクトなパッケージ化構造が得られる。
【００６７】
更には、図６（ｅ）に示された本発明の第３実施例の回路配線基板実装体６０は、前記各実施例の場合より、遙かに多機能な大規模システムを取り込んだものであり、図６（ａ）〜図６（ｄ）の工程を経て製造される。ここで用いる多層回路配線基板３５は、前記第２実施例の場合とは各配線パターン層の形状や層間導電ビアの数や配置が異なることがあるが、構成部材は同様なものである。また、第１〜第３半導体装置２５〜２７は、上側のものほどチップサイズが小さいが、いずれも、図１〜図４に示された半導体装置１、２１〜２３よりも多機能化された大きなチップサイズであり、構成部材は同様な形態とされている。従って、図１〜図４の場合と同一または同様な構成を有する部分には、同一引用符号を付し、その詳細な説明は省略する。
【００６８】
図６（ａ）の工程では、回路配線基板ＰＣＢ１〜ＰＣＢ４を積層した多層回路配線基板３５の上面に形成された配線パターン層３６の各ランド部３６ａに、第１半導体装置２５の各端子電極２５Ｂをそれぞれ重ねる。
【００６９】
図６（ｂ）の工程では、第１半導体装置２５の第２再配線層９の各パット部８に、第２半導体装置２６の各端子電極２６Ｂをそれぞれ重ね、更に、第２半導体装置２６の第２再配線層９の各パット部８に、第３半導体装置２７の各端子電極２７Ｂをそれぞれ重ねる。そうして、前記第２実施例と同様なリフロー工程が実施され、各重ね合わせ部分において、電気的及び物理的な接続が得られる。
【００７０】
図６（ｃ）の工程では、前記第１〜第３半導体装置２５〜２７の上面側の各第２再配線層９の各パッド部８と、多層回路配線基板３５の配線パターン層３６の周辺部上に設けられた複数のランド部（ボンディングパット部）３６ｂとが複数のボンディングワイヤ３１によってそれぞれ電気的に接続される。
【００７１】
図６（ｄ）の工程では、前記第１〜第３半導体装置２５〜２７やボンディングワイヤ３１を全体的に覆って、例えばエポキシ樹脂などの絶縁性樹脂材をモールディングすることによって、パッケージ部３２が形成される。
【００７２】
図６（ｅ）の工程では、第２実施例の図５（ｆ）に示されたバンプ形成工程と同様にして、多層回路配線基板３５の下面側の配線パターン層３７の各ランド部３７ａ表面上に、各端子電極３５Ｂが形成される。このようにして、本発明の第３実施例における回路配線基板実装体６０が、前記各実施例よりも遙かに大きく多機能化されている上に、電子機器に取り付けることが可能なコンパクトなパッケージ化構造が得られる。
【００７３】
ところで、第３実施例においては、第２実施例のアンダーフィル工程（図５（ｃ）参照）が除かれているが、図６（ｂ）のリフロー工程と図６（ｃ）のワイヤボンディング工程との間に、多層回路配線基板３５及び第１〜第３半導体装置２５〜２７の各隙間に対するアンダーフィル工程を、第２実施例の場合と同様に施してもよい。
【００７４】
また、各実施形態における端子電極２１Ｂ〜２３Ｂ、２５Ｂ〜２７Ｂ、外部端子電極３５Ｂは、はんだバンプまたはボール状の突出電極構造で説明したが、ビームリード式の引出電極構造とすることもできる。そして、各実施形態における前記回路配線基板ＰＣＢや多層回路配線３５は、実装された半導体装置に対するパッケージの一部を構成するので、パッケージ基板と称することもできる。
【００７５】
なお、前記第１及び第２再配線層７、９における、再配線という用語は、半導体ウエハ或いはチップが半導体素子領域に直接的に形成される配線層に対比して用いた用語であり、回路配線基板への実装や複数チップ同士の積層などに適応した回路構成を果たすために形成された配線層を再配線と表現している。勿論、前記第１及び第２再配線層７、９は、本発明の本質を失することなく、単に配線層、配線パターン或いは導体回路などと表現するも自由である。
【図面の簡単な説明】
【００７６】
【図１】本発明に係る回路配線基板実装体に実装される半導体装置の一実施形態を説明するための図であり、（ａ）は半導体装置の一部断面を示す側面図、（ｂ）は半導体装置の一部拡大斜視図、（ｃ）は半導体装置の再配線層の一パーターン例を示す平面図である。
【図２】図１に示す半導体装置の製造方法を説明するための図であり、（ａ）〜（ｅ）はその工程別断面図である。、
【図３】本発明に係る回路配線基板実装体の一実施形態を示す一部断面を有する側面図である。
【図４】本発明に係る回路配線基板実装体の第１実施例を示す一部断面を有する側面図である。
【図５】本発明に係る回路配線基板実装体の第２実施例を示す一部断面を有する側面図である。
【図６】本発明に係る回路配線基板実装体の第３実施例を示す一部断面を有する側面図である。
【図７】（ａ）〜（ｃ）の３タイプの従来技術における３次元実装形態を示す一部断面を有する側面図である。
【符号の説明】
【００７７】
１、２１〜２３、２５〜２７    半導体装置
２    半導体チップ
２Ａ    半導体ウエハ
３    素子電極
４    第１絶縁被膜
５    コンタクト孔
６    第２絶縁被膜
７    第１再配線層
８    パッド部
９    第２再配線層
１０    層間配線層
２０、３６、３７    配線パターン層（回路配線基板用）
２１Ｂ〜２３Ｂ    端子電極
ＰＣＢ、３５    回路配線基板
Ｘ、Ｙ、Ｚ    素子領域
３０    絶縁性樹脂
３１    ボンディングワイヤ
３２    パッケージ部
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図１】
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