(57)【要約】【課題】メモリセルに記憶されたデータの信頼性を向上することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリ１００は、判定電圧をモニタセルの前記制御ゲートに印加することにより、モニタセルが保持しているしきい値電圧の値に応じたデータを読み出し、モニタセルから読み出されたデータとモニタ用データとを比較した結果に応じて、ブロック内の全てのメモリセルに記憶されたデータを読み出し、これらのデータをブロック内または他のブロック内のメモリセルに再度記憶させる。【選択図】図１
2009140564.tif 000002
【特許請求の範囲】
【請求項１】
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じた情報データを読み出し可能なメモリセルと、
共通ソース線と前記メモリセルとの間に接続されたソース側選択ゲートトランジスタと、
ビット線と前記メモリセルとの間に接続されたドレイン側選択ゲートトランジスタと、
前記メモリセルと同じ構成を有し、モニタ用データに応じたしきい値電圧が設定され、判定電圧が制御ゲートに印加されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なモニタセルと、
を含んだデータの書き込み・消去単位となるブロックを備え、
前記判定電圧を前記モニタセルの前記制御ゲートに印加することにより、前記モニタセルが保持しているしきい値電圧の値に応じたデータを読み出し、
前記モニタセルから読み出された前記データと前記モニタ用データとを比較した結果に応じて、前記ブロック内の全てのメモリセルに記憶されたデータを読み出し、これらのデータを前記ブロック内または他のブロック内のメモリセルに再度記憶させる
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記モニタセルは、前記ソース側選択ゲートトランジスタと前記メモリセルとの間、または、前記ドレイン側選択ゲートトランジスタと前記メモリセルとの間、の少なくとも何れか一方に接続されている
ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記モニタ用しきい値電圧は、前記モニタセル毎に異なることを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なメモリセルと、共通ソース線と前記メモリセルとの間に接続されたソース側選択ゲートトランジスタと、ビット線と前記メモリセルとの間に接続されたドレイン側選択ゲートトランジスタと、前記メモリセルと同じ構成を有し、モニタ用データに応じたしきい値電圧が設定され、判定電圧が制御ゲートに印加されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なモニタセルと、を含んだデータの書き込み・消去単位となるブロックを有する、ＮＡＮＤ型フラッシュメモリと、
冗長データに基づいて、前記メモリセルから読み出されたデータを訂正するＥＣＣ訂正回路を有するコントローラと、を備え、
前記ＮＡＮＤ型フラッシュメモリは、
前記判定電圧を前記モニタセルの前記制御ゲートに印加することにより、前記モニタセルが保持しているしきい値電圧の値に応じたデータを読み出し、
前記コントローラは、
前記モニタセルから読み出された前記データと前記モニタ用データとを比較し、比較した結果に応じて、前記ブロック内の全てのメモリセルに記憶されたデータを読み出し、前記ＥＣＣ訂正回路により冗長データに基づいて、前記メモリセルから読み出されたデータを訂正し、訂正後のデータを前記ブロック内または他のブロック内のメモリセルに再度記憶させる
ことを特徴とするメモリシステム。
【請求項５】
前記モニタセルは、前記ソース側選択ゲートトランジスタと前記メモリセルとの間、または、前記ドレイン側選択ゲートトランジスタと前記メモリセルとの間、の少なくとも何れか一方に接続されている
ことを特徴とする請求項４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリおよびメモリシステムに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリセルは、高電界が印加されることにより電子を酸化膜中にトラップさせる。これにより、メモリセルのしきい値電圧が変化し、このしきい値電圧に対応してデータが書き込まれる。そして、そのしきい値電圧の違いを利用して、該データが読み出される。
【０００３】
上記電子が酸化膜中に永久にトラップされ続ければデータ保持に関する問題ない。しかし、時間が経過すると、酸化膜中にトラップされていた電子は安定な中性しきい値電圧に向かって電子が抜けてしまう。
【０００４】
そして、電子が抜けると、メモリセルのしきい値電圧が変化してしまう。このため、誤読み出しとなってしまい、上記データ保持に関する問題を引き起こす。
【０００５】
より高いしきい値分布にしきい値電圧を設定してデータを書くことができればいいが、誤書き込みし易くなる。このため、それほど高いしきい値分布にしきい値電圧を設定してデータを書くことはできない。
【０００６】
したがって、例えば、データの多値レベルが８値、１６値の場合、データの多値レベルが２値や４値の場合と比較して、しきい値分布間の間隔が狭くなる。これにより、データの多値レベルが２値や４値とした場合くらいでは問題とならない場合でも、より８値、１６値では、上記データ保持に関する問題が顕著になってくる。
【０００７】
ここで、ＮＡＮＤ型フラッシュメモリにおいて、例えば、３２個直列に接続されたメモリセル群の両端に位置する２つのメモリセルＭ０、Ｍ３１は、共通ソース線との間に接続されたソース側選択ゲートトランジスタＳＧＳ、および、該メモリセル群の他端とビット線との間に接続されたドレイン側選択トランジスタＳＧＤに、それぞれ隣接する。
【０００８】
したがって、メモリセルＭ０、Ｍ３１の非書き込みにおいて、これらのメモリセルＭ０、Ｍ３１は、０Ｖ(ＶＳＧＤ)にバイアスされたソース側選択ゲートトランジスタＳＧＳ、および、該メモリセル群の他端とビット線との間に接続されたドレイン側選択トランジスタＳＧＤに、それぞれ隣接することになる。
【０００９】
これにより、例えば、ソース側選択ゲートトランジスタＳＧＳとメモリセルＭ０との間に、ブーストされたチャネルと接地ＶＳＳの高電界が印加される。これにより、トンネル電流が発生し、メモリセルＭ０の誤書き込みが生じるという問題がある。なお、ドレイン側選択トランジスタＳＧＤとメモリセルＭ３１との間にも同様の問題が生じ得る。
【００１０】
上記現象は、より高い書き込み電圧になればなるほど、さらに、ソース側選択ゲートトランジスタＳＧＳとメモリセルＭ０との間（ドレイン側選択トランジスタＳＧＤとメモリセルＭ３１との間）の距離が近ければ近いほど、生じやすい。
【００１１】
近年、半導体プロセス技術の微細化により、ソース側選択ゲートトランジスタＳＧＳ（ドレイン側選択トランジスタＳＧＤ）との間の距離は狭くなる傾向にある。
【００１２】
したがって、上記誤書き込みがより生じ易くなる。
【００１３】
そのため、従来技術においては、例えば、ソース側選択ゲートトランジスタＳＧＳとメモリセルＭ（ドレイン側選択トランジスタＳＧＤ）に隣接しているセルは、ダミーセルとしている。
【００１４】
また、従来のＮＡＮＤ型フラッシュメモリには、例えば、データの読み書きに使用される不揮発性メモリセルよりもデータ保持特性におけるしきい値マージンが少ないモニタビットを備えるものがある（例えば、特許文献１参照。）
上記従来のＮＡＮＤ型フラッシュメモリは、該モニタビットのデータ不良を検出した場合には、このモニタビットが属するセクタと別のセクタとを置換する。
【特許文献１】特開２０００−１７３２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、メモリセルに記憶されたデータの信頼性を向上することが可能なＮＡＮＤ型フラッシュメモリおよびメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じた情報データを読み出し可能なメモリセルと、
共通ソース線と前記メモリセルとの間に接続されたソース側選択ゲートトランジスタと、
ビット線と前記メモリセルとの間に接続されたドレイン側選択ゲートトランジスタと、
前記メモリセルと同じ構成を有し、モニタ用データに応じたしきい値電圧が設定され、判定電圧が制御ゲートに印加されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なモニタセルと、
を含んだデータの書き込み・消去単位となるブロックを備え、
前記判定電圧を前記モニタセルの前記制御ゲートに印加することにより、前記モニタセルが保持しているしきい値電圧の値に応じたデータを読み出し、
前記モニタセルから読み出された前記データと前記モニタ用データとを比較した結果に応じて、前記ブロック内の全てのメモリセルに記憶されたデータを読み出し、これらのデータを前記ブロック内または他のブロック内のメモリセルに再度記憶させる
ことを特徴とする。
【００１７】
本発明の一態様に係るメモリシステムは、
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なメモリセルと、共通ソース線と前記メモリセルとの間に接続されたソース側選択ゲートトランジスタと、ビット線と前記メモリセルとの間に接続されたドレイン側選択ゲートトランジスタと、前記メモリセルと同じ構成を有し、モニタ用データに応じたしきい値電圧が設定され、判定電圧が制御ゲートに印加されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なモニタセルと、を含んだデータの書き込み・消去単位となるブロックを有する、ＮＡＮＤ型フラッシュメモリと、
冗長データに基づいて、前記メモリセルから読み出されたデータを訂正するＥＣＣ訂正回路を有するコントローラと、を備え、
前記ＮＡＮＤ型フラッシュメモリは、
前記判定電圧を前記モニタセルの前記制御ゲートに印加することにより、前記モニタセルが保持しているしきい値電圧の値に応じたデータを読み出し、
前記コントローラは、
前記モニタセルから読み出された前記データと前記モニタ用データとを比較し、比較した結果に応じて、前記ブロック内の全てのメモリセルに記憶されたデータを読み出し、前記ＥＣＣ訂正回路により冗長データに基づいて、前記メモリセルから読み出されたデータを訂正し、訂正後のデータを前記ブロック内または他のブロック内のメモリセルに再度記憶させる
ことを特徴とする。
【発明の効果】
【００１８】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリおよびメモリシステムによれば、メモリセルに記憶されたデータの信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の一態様に係るＮＡＮＤ型フラッシュメモリは、データ領域として使用していないダミーセルをデータ保持のマージンをモニタするモニタセルとして用いる。そして、該ＮＡＮＤ型フラッシュメモリは、このモニタセルのデータと期待値とを比較して、マージンがなければ、データを読み出して、再書き込みすることでリフレッシュする。
【００２０】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００２１】
図１は、本発明の一態様である実施例１に係るメモリシステム１０００の要部構成を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１の構成を示す図である。図３は、図２に示すメモリセルアレイ１のブロックの要部構成を示す回路図である。
【００２２】
図１に示すように、メモリシステム１０００は、ＮＡＮＤ型フラッシュメモリ１００と、コントローラ２００と、を備える。
【００２３】
ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ装置３と、カラムデコーダ４と、データ入出力バッファ５と、入出力制御回路６と、制御信号発生回路７と、アドレスデコーダ８と、制御電圧生成回路９と、を備える。
【００２４】
また、コントローラ２００は、ＥＣＣ訂正回路１０を備える。
【００２５】
メモリセルアレイ１は、図２に示すように、データの書き込み・消去単位である複数のブロック１１で構成される。
【００２６】
このブロック１１は、例えば、図３に示すように、選択行方向のワード線ＷＬ１〜ＷＬ３１と、選択列方向のビット線ＢＬ０〜ＢＬ２ｎ＋１(nは０以上の整数)と、にそれぞれ接続され、マトリックス状に配置された複数のメモリセル（ＮＡＮＤセル）１ａを有する。
【００２７】
このメモリセル１ａは、多値データである情報データがしきい値電圧に対応して記憶される。そして、読み出し電圧をワード線ＷＬ１〜ＷＬ３１に印可することにより、メモリセル１ａから情報データを読み出し可能である。すなわち、メモリセル１ａは、読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じた情報データを読み出し可能である。例えば、保持しているしきい値電圧が読み出し電圧よりも高い場合は、読み出された情報データの論理値は“０”となり、保持しているしきい値電圧が読み出し電圧よりも低い場合は、読み出された情報データの論理値は“１”となる。
【００２８】
また、メモリセルアレイ１のブロック１１は、共通ソース線ＳＲＣとメモリセル１ａとを接続するソース側選択ゲートトランジスタ１ｂを有する。このソース側選択ゲートトランジスタ１ｂは、ゲートにソース側選択ゲート線ＳＧＳが接続され、このソース側選択ゲート線ＳＧＳにロウデコーダ２から電圧が印可されることにより制御される。
【００２９】
また、ブロック１１は、ビット線ＢＬ０〜ＢＬ２ｎ＋１とメモリセル１ａとを接続するドレイン側選択ゲートトランジスタ１ｃを有する。このドレイン側選択ゲートトランジスタ１ｃは、ゲートにドレイン側選択ゲート線ＳＧＤが接続され、このドレイン側選択ゲート線ＳＧＤにロウデコーダ２から電圧が印可されることにより制御される。
【００３０】
さらに、ブロック１１は、第１のモニタセル１ｄと、第２のモニタセル１ｅと、を有する。
【００３１】
第１のモニタセル１ｄは、ソース側選択ゲートトランジスタ１ｂとメモリセル１ａとの間に接続されている。この第１のモニタセル１ｄは、その制御ゲートに接続されたワード線ＭＷＬＳにロウデコーダ２から電圧が印可されることにより制御される。
【００３２】
すなわち、第１のモニタセル１ｄは、設定されたモニタ用データに応じたしきい値電圧（モニタ用しきい値電圧）が設定（書き込み）され、判定電圧が制御ゲートに印加されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能である。例えば、保持しているしきい値電圧が判定電圧よりも高い場合は、読み出されたデータの論理値は“０”となり、保持しているしきい値電圧が判定電圧よりも低い場合は、読み出されたデータの論理値は“１”となる。
【００３３】
この第１のモニタセル１ｄとソース側選択ゲートトランジスタ１ｂとがオンすることにより、共通ソース線ＣＥＬＳＲＣとメモリセル１ａとが電気的に接続される。
【００３４】
第２のモニタセル１ｅは、ドレイン側選択ゲートトランジスタ１ｃとメモリセル１ａとの間に接続されている。この第２のモニタセル１ｅは、その制御ゲートに接続されたワード線ＭＷＬＤにロウデコーダ２から電圧が印可されることにより制御される。
【００３５】
すなわち、第２のモニタセル１ｅは、設定されたモニタ用データに応じたしきい値電圧（モニタ用しきい値電圧）が設定（書き込み）され、判定電圧が制御ゲートに印加されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能である。例えば、保持しているしきい値電圧が判定電圧よりも高い場合は、読み出されたデータの論理値は“０”となり、保持しているしきい値電圧が判定電圧よりも低い場合は、読み出されたデータの論理値は“１”となる。
【００３６】
この第２のモニタセル１ｅとドレイン側選択ゲートトランジスタ１ｃとがオンすることにより、共通ソース線ＣＥＬＳＲＣとメモリセル１ａとが電気的に接続される。
【００３７】
上記第１、第２のモニタセル１ｄ、１ｅは、メモリセル１ａと同様の構成を有する。
【００３８】
なお、メモリセル１ａは、上記第１のモニタセル１ｄと上記第２のモニタセル１ｅとの間で直列に接続されている。
【００３９】
また、第１のモニタセル１ｄまたは第２のモニタセル１ｅの少なくとも何れか一方が、ブロック１１内に配置されていれば、該ブロック１１内のモニタリングが可能である。
【００４０】
既述のように、ロウデコーダ２は、ワード線に接続されている。このロウデコーダ２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１のワード線選択及び駆動を行う。
【００４１】
すなわち、ロウデコーダ２は、ワード線ＷＬ０〜ＷＬ３１から各メモリセルアレイ１のメモリセル１ａ、選択ゲートトランジスタ１ｂ、１ｃのゲートに電圧を印加することにより、書き込み動作や読み出し動作の制御を行うようになっている。このように、ロウデコーダ２は、ワード線ＷＬ０〜ＷＬ３１、に電圧を供給しメモリセル１ａを動作させる。
【００４２】
また、センスアンプ装置３は、データ入出力バッファ５に接続されている。各センスアンプ装置３にはビット線ＢＬ０〜ＢＬ２ｎ＋１が接続される。
【００４３】
センスアンプ装置３は、メモリセルアレイ１の列方向の制御を行う。具体的には、センスアンプ装置３は、ビット線ＢＬ０〜ＢＬ２ｎ＋１への充電を行うことにより、書き込み制御や読み出し動作を行う。なお、メモリセルアレイ１のビット線ＢＬ０〜ＢＬ２ｎ＋１の選択は、カラムデコーダ４により実施される。
【００４４】
このように、センスアンプ装置３は、メモリセルアレイ１のビット線に接続され、メモリセル１ａ、第１、第２のモニタセル１ｄ、１ｅに格納されたデータを読み出し、この読み出されたデータ及びメモリセル１ａ、第１、第２のモニタセル１ｄ、１ｅに書き込んだデータを保持する。
【００４５】
データ読み出し時、センスアンプ装置３に読み出されたデータは、データ入出力バッファ５を介し、入出力制御回路６に出力される。
【００４６】
入出力制御回路６は、データ入出力バッファ５を介してコマンドを制御信号発生回路７に供給する。制御信号発生回路７は、このコマンドをデコードする。
【００４７】
また、制御信号発生回路７には、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
【００４８】
制御信号発生回路７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００４９】
制御信号発生回路７は、読み出し、書き込み、消去などの各種動作を制御する信号を出力する。これにより、制御電圧生成回路７は、各種動作のための電圧を生成する。
【００５０】
メモリセル１ａ、第１、第２のモニタセル１ｄ、１ｅのアドレスは、コントローラ２００からＮＡＮＤ型フラッシュメモリに供給される。このアドレスは、入出力制御回路６から、データ入出力バッファ５を介してセンスアンプ装置３および制御信号生成回路７に、供給される。このアドレスは、アドレスデコーダ８介して、ロウデコーダ２及びカラムデコーダ４に転送される。
【００５１】
また、データ入力時、外部から入力された情報データは、ＥＣＣ訂正回路１０に読み込まれる。そして、ＥＣＣ訂正回路１０は、情報データに基づいて冗長データを生成する。そして、ＥＣＣ訂正回路１０は、情報データと冗長データからなるＥＣＣフレームと呼ばれるデータ訂正単位を構成する。そして、ＥＣＣ訂正回路１０が出力したＥＣＣフレームは、ＮＡＮＤ型フラッシュメモリ１００の入出力制御回路６に入力され、メモリセル１ａに記憶される。
【００５２】
コントローラ２００には、上記情報データ以外にアドレスデータとコマンドデータが入力される。アドレスデータとコマンドデータは、既述の外部制御信号と共にＮＡＮＤ型フラッシュメモリ１００において使用される。これらのデータは、符号語を生成する必要が無いのでバス（図示せず）を経由して直接ＮＡＮＤ型フラッシュメモリ１００の入出力制御回路６に入力される。
【００５３】
一方、ＮＡＮＤ型フラッシュメモリ１００のメモリセル１ａから出力された情報データは、ＥＣＣ訂正回路１０に入力される。そして、ＥＣＣ訂正回路１０は、冗長データに基づいて、情報データの訂正を行う。
【００５４】
なお、実施例では、ＥＣＣ訂正回路１０がコントローラ２００内に設けられた構成について説明しているが、ＮＡＮＤ型フラッシュメモリ１００内に該ＥＣＣ訂正回路１０が設けられていてもよい。ただし、ＮＡＮＤ型フラッシュメモリ１００をマルチチップで使用する場合、ＥＣＣ訂正回路はコントローラ２００に１つ有ればよい。
【００５５】
以上の構成を有するＮＡＮＤ型フラッシュメモリ１００は、判定電圧を第１、第２のモニタセル１ｄ、１ｅの制御ゲートに印加することにより、第１、第２のモニタセル１ｄ、１ｅが保持しているしきい値電圧の値に応じたデータを読み出す。そして、ＮＡＮＤ型フラッシュメモリ１００は、第１、第２のモニタセル１ｄ、１ｅから読み出されたデータとモニタ用データとを比較した結果に応じて、ブロック１１内の全てのメモリセルに記憶されたデータを読み出す。そして、ＮＡＮＤ型フラッシュメモリ１００は、読み出されたこれらのデータを該ブロック１１内または他のブロック１１内のメモリセル１ａに再度記憶させるようになっている。
【００５６】
ここで、同じブロック内のモニタセルが保持するデータをモニタすることにより、該ブロック全体のメモリセルのデータ保持のマージンを推測する原理について説明する。
【００５７】
図４は、メモリセルの書き込み直後のしきい値電圧と書き込み後長時間経過後のしきい値電圧とを示す図である。
【００５８】
既述のように、ＮＡＮＤ型フラッシュメモリ１００は、ブロック単位でデータを消去して、書き込みを行っている。したがって、同じブロック内のデータは、同じタイミングで書き込まれたデータである。
【００５９】
また、時間経過により、メモリセル１ａの酸化膜中にトラップされていた電子は、安定な中性しきい値電圧に向かって電子が抜けてしまう。したがって、メモリセルの書き込み直後のしきい値電圧は、書き込み後長時間経過後、該中性しきい値電圧に向かってシフトするように変化する（図４）。
【００６０】
また、図５は、モニタセルの書き込み直後のしきい値電圧、書き込み後長時間経過後のしきい値電圧、および、判定電圧を示す図である。
【００６１】
図５に示すように、モニタセルのしきい値電圧を、ベリファイ電圧Ｖｖ以上のモニタ用しきい値電圧Ｖｍに設定する。その他のデータ領域のメモリセルに対しては、所望のしきい値電圧を設定することにより、該メモリセルに所望のデータを同時に書き込む。この書き込み直後は、例えば、判定電圧によりモニタセルから読み出されるデータの論理値は、モニタ用データの論理値と等しい、例えば、“０”となる。
【００６２】
その後、モニタセルを判定電圧Ｖｒ０、Ｖｒ１、Ｖｒ２で読み出す(中性しきい値電圧より高いしきい値電圧分布の場合：判定電圧Ｖｒ０、Ｖｒ１、Ｖｒ２＜ベリファイ電圧Ｖｖ)。 
時間経過により、メモリセルの場合と同様に、モニタセルの酸化膜中にトラップされていた電子は、安定な中性しきい値に向かって電子が抜けてしまう。これにより、モニタセルのしきい値電圧が低下する。したがって、判定電圧Ｖｒ０、Ｖｒ１、Ｖｒ２で読み出したとき、この判定電圧Ｖｒ０、Ｖｒ１、Ｖｒ２より低いしきい値電圧のモニタセルが存在している可能性がある。すなわち、判定電圧により読み出されたデータの論理値が“１”のモニタセルが存在している可能性がある。これは、判定電圧により読み出されたデータの論理値“１”がモニタ用データの論理値“０”と異なることを意味する。
【００６３】
メモリセルのデータ保持のマージンが有るか否かの判定条件には、判定電圧より低いしきい値電圧を有する（判定電圧で読み出されたデータがモニタ用データと異なる）モニタセルの数や、判定電圧の設定範囲等を用いる。この判定条件に基づいて、そのときのそのブロック全体のデータ保持のマージンを推測することができる。
【００６４】
例えば、判定電圧より低いしきい値電圧を有するモニタセルの数が所定の数（設定した判定条件）を超えた場合、ブロック内のメモリセルのデータ保持のマージンがないことになり、そのブロック内のデータ領域のデータ化けを経年変化により引き起こしている可能性が高い。
【００６５】
そこで、設定した判定条件を超える前にそのブロックのメモリセルに記憶されたデータを読み出す。そして、この読み出されたデータを、同じブロックにデータを上書きしたり、もしくは、別のブロックに書き込んだりしてもよい。
【００６６】
このとき、モニタセルにも同時にモニタ用データに応じたしきい値電圧（モニタ用しきい値電圧）を書き込んでおく。
【００６７】
つまり、モニタセルのデータ保持のマージンが少なければ、そのブロック内のデータを読み出し、そのデータで再書き込みする。
【００６８】
これにより、ＮＡＮＤ型フラッシュメモリ１００は、ブロック内のメモリセルをリフレッシュさせる。
【００６９】
なお、判定電圧は、１つだけでなく、複数個（上述の場合３個）設定されてもよい。これにより、より詳細にメモリセルのデータ保持のマージンを判断することができる。この場合、複数個設定されたそれぞれの判定電圧に対応して、判定条件を設ける。
【００７０】
また、モニタセルに設定するモニタ用しきい値電圧は、あらかじめ決めた電圧にする。ここで、設定するモニタ用しきい値電圧によってデータ保持のマージンは異なるので、設定するモニタ用しきい値電圧は、１つのレベルでなくてもよい。例えば、モニタ用しきい値電圧を２つのレベルや、４つのレベルに設定してもよい。すなわち、モニタ用しきい値電圧は、モニタセル毎に異なるようにしてもよい。
【００７１】
このように、モニタ用しきい値電圧のレベルを変えて、それぞれのしきい値電圧のレベルでのデータ保持のマージンをモニタすることにより、判定の精度を向上することができる。
【００７２】
ただし、どのモニタセルにどのレベルのモニタ用しきい値電圧を書き込んだかは、ＮＡＮＤ型フラッシュメモリ１００に記憶しておく必要がある。
【００７３】
この場合、例えば、ＩＯアドレスごとにモニタ用しきい値電圧のレベルを変えたり、カラムアドレスごとにモニタ用しきい値電圧のレベル変えたりする。これにより、モニタ用しきい値電圧のレベルとアドレスの関係に規則性を持たせる。
【００７４】
これにより、ＮＡＮＤ型フラッシュメモリ１００において、上記記憶のためのメモリ領域を削減することができる。
【００７５】
ここで、以上のような構成を有するメモリシステム１０００の動作の一例について説明する。
【００７６】
例えば、データ保持特性が劣化しやすいデバイスであれば、それを訂正するために必要な冗長メモリも増やす必要がある。
【００７７】
しかし、ＮＡＮＤ型フラッシュメモリのデータ保持特性が劣化する前にデータのリフレッシュを行うことが可能となれば、少ない冗長メモリとコントローラのＥＣＣ訂正回路も小規模にすることができる。
【００７８】
そこで、本実施例においては、データをリフレッシュするときに再書き込みするデータは、ＥＣＣ訂正回路でエラー訂正されたデータにするようにしてもよい。
【００７９】
図６は、実施例１に係るメモリシステム１０００の動作の一例を示すフローチャートである。
【００８０】
前提として、データの書き込み時には、メモリセルに所望のデータに応じたしきい値電圧を設定するとともに、同じブロック内のモニタセルにモニタ用しきい値電圧を設定しておく。
【００８１】
そして、データのリフレッシュ時には、先ず、ＮＡＮＤ型フラッシュメモリ１００は、判定電圧をモニタセルの制御ゲートに印加することにより、モニタセルが保持しているしきい値電圧の値に応じたデータを読み出す（ステップＳ１）。
【００８２】
次に、コントローラ２００は、モニタセルから読み出されたデータとモニタ用データとを比較する（ステップＳ２）。
【００８３】
なお、ＮＡＮＤ型フラッシュメモリ１００が、モニタセルから読み出されたデータとモニタ用データとを比較してもよい。
【００８４】
次に、コントローラ２００は、比較した結果、データ保持のマージンがあると判断した場合には、特にメモリセルのリフレッシュが必要ないため、終了する（ステップＳ３）。
【００８５】
一方、コントローラ２００は、比較した結果、データ保持のマージンがないと判断した場合には、そのモニタセルが属するブロック内のメモリセルに記憶されたデータを読み出す（ステップＳ４）。
【００８６】
なお、既述のように、メモリセルのデータ保持のマージンが有るか否かの判定条件には、判定電圧の設定範囲や、判定電圧より低いしきい値電圧を有するモニタセルの数等を用いる。
【００８７】
例えば、判定電圧より低いしきい値電圧を有するモニタセルの数が所定の数（設定した判定条件）を超えた場合、ブロック内のメモリセルのデータ保持のマージンがないと判定される。一方、判定電圧より低いしきい値電圧を有するモニタセルの数が所定の数未満の場合、ブロック内のメモリセルのデータ保持のマージンがあると判定される。
【００８８】
次に、コントローラ２００は、ＥＣＣ訂正回路により冗長データに基づいて、メモリセルから読み出されたデータを訂正する（ステップＳ５）。なお、ＥＣＣ訂正回路がＮＡＮＤ型フラッシュメモリ１００内に設けられている場合は、該ＥＣＣ訂正回路によりＮＡＮＤ型フラッシュメモリ１００内でメモリセルから読み出されたデータを訂正してもよい。
【００８９】
次に、コントローラ２００は、訂正後のデータをブロック内または他のブロック内のメモリセルに再度記憶させる。
【００９０】
これにより、該ブロック内のメモリセルに記憶されていたデータがリフレッシュされ、該データの信頼性を向上することができる。
【００９１】
なお、すべてのブロックのモニタセルにアクセスして、それぞれのブロックのデータがデータ保持に対してマージンがあるか否かをチェックするようにしてもよい。そして、チェックした結果、メモリセルのデータ保持のマージンが小さいと判定されたブロックのメモリセルに記憶されたデータに対して、例えば、図６に示すフローによりリフレッシュを行ってもよい。
【００９２】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリおよびメモリシステムによれば、メモリセルに記憶されたデータの信頼性を向上することができる。
【図面の簡単な説明】
【００９３】
【図１】本発明の一態様である実施例１に係るメモリシステム１０００の要部構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の構成を示す図である。
【図３】図２に示すメモリセルアレイ１のブロックの要部構成を示す回路図である。
【図４】メモリセルの書き込み直後のしきい値電圧と書き込み後長時間経過後のしきい値電圧とを示す図である。
【図５】モニタセルの書き込み直後のしきい値電圧、書き込み後長時間経過後のしきい値電圧、および、判定電圧を示す図である。
【図６】実施例１に係るメモリシステム１０００の動作の一例を示すフローチャートである。
【符号の説明】
【００９４】
１  メモリセルアレイ
１ａ  メモリセル
１ｂ  ソース側選択ゲートトランジスタ
１ｃ  ドレイン側選択ゲートトランジスタ
１ｄ  第１のモニタセル
１ｅ  第２のモニタセル
２  ロウデコーダ
３  センスアンプ装置
４  カラムデコーダ
５  データ入出力バッファ
６  入出力制御回路
７  制御信号発生回路
８  アドレスデコーダ
９  制御電圧生成回路
１０  ＥＣＣ訂正回路
１１  ブロック
１００  ＮＡＮＤ型フラッシュメモリ
２００  コントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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