(57)【要約】【課題】レジスタの特定ビットに対して不要に書き換えられないようにすること。【解決手段】本発明の情報処理装置は、複数ビットを有するレジスタ２４−４を備える周辺回路２０−３と、データバス１２と、データバス１２を介してレジスタ２４−４の複数ビットのうちの特定ビットに対してアクセスするＣＰＵ１１と、を具備している。周辺回路２０−３は、レジスタ２４−４の特定ビットに対してアクセスする内部回路２１と、ＣＰＵ１１と内部回路２１とでレジスタ２４−４の特定ビットに対するアクセスが競合しないように、ＣＰＵ１１又は内部回路２１を優先する制御回路２２と、を更に備えている。【選択図】図２
2009217691.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットを有するレジスタを備える周辺回路と、
データバスと、
前記データバスを介して前記レジスタの前記複数ビットのうちの特定ビットに対してアクセスするＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、
を具備し、
前記周辺回路は、
前記レジスタの前記特定ビットに対してアクセスする内部回路と、
前記ＣＰＵと前記内部回路とで前記レジスタの前記特定ビットに対するアクセスが競合しないように、前記ＣＰＵ又は前記内部回路を優先する制御回路と、
を更に備える情報処理装置。
【請求項２】
前記制御回路は、
選択部と、
前記レジスタの前記特定ビットに対応する保持部と、
を備え、
前記レジスタの前記特定ビットに対して、前記ＣＰＵがＣＰＵライトアクセス信号とＣＰＵライトデータ値を表す信号とを発行し、前記内部回路が内部ライトアクセス信号と内部ライトデータ値を表す信号とを発行したときに、
前記ＣＰＵを優先する場合、前記選択部は、前記ＣＰＵライトアクセス信号に応じて前記ＣＰＵライトデータ値を選択して前記保持部に保持し、
前記内部回路を優先する場合、前記選択部は、前記内部ライトアクセス信号に応じて前記内部ライトデータ値を選択して前記保持部に保持する、
請求項１に記載の情報処理装置。
【請求項３】
前記制御回路は、
前記ＣＰＵから前記レジスタの前記特定ビットへのアクセスを優先するためのＣＰＵ優先情報、又は、前記内部回路から前記レジスタの前記特定ビットへのアクセスを優先するための内部回路優先情報が設定された優先順位設定部、
を更に備え、
前記優先順位設定部に前記ＣＰＵ優先情報が設定されている場合、前記選択部は、前記ＣＰＵライトアクセス信号に応じて前記ＣＰＵライトデータ値を選択して前記保持部に保持し、
前記優先順位設定部に前記内部回路優先情報が設定されている場合、前記選択部は、前記内部ライトアクセス信号に応じて前記内部ライトデータ値を選択して前記保持部に保持する、
請求項２に記載の情報処理装置。
【請求項４】
前記レジスタの前記特定ビットに対して、前記ＣＰＵが前記ＣＰＵライトアクセス信号と前記ＣＰＵライトデータ値を表す信号とを発行し、前記内部回路が前記内部ライトアクセス信号と前記内部ライトデータ値を表す信号とを発行しないときに、
前記選択部は、前記ＣＰＵライトアクセス信号に応じて前記ＣＰＵライトデータ値を選択して前記保持部に保持する、
請求項２又は３に記載の情報処理装置。
【請求項５】
前記レジスタの前記特定ビットに対して、前記内部回路が前記内部ライトアクセス信号と前記内部ライトデータ値を表す信号とを発行し、前記ＣＰＵが前記ＣＰＵライトアクセス信号と前記ＣＰＵライトデータ値を表す信号とを発行しないときに、
前記選択部は、前記内部ライトアクセス信号に応じて前記内部ライトデータ値を選択して前記保持部に保持する、
請求項２〜４のいずれかに記載の情報処理装置。
【請求項６】
前記制御回路は、
前記複数ビットに対して上位ビットと下位ビットとに役割が分かれるデータ設定部、
を更に備え、
前記ＣＰＵが、前記レジスタの前記特定ビットに対して、前記ＣＰＵライトイネーブル信号として前記データ設定部の前記上位ビットに１と０との一方の値を設定し、前記ＣＰＵライトデータ値を表す信号として前記データ設定部の前記下位ビットに１又は０を設定した場合、
前記選択部は、前記ＣＰＵライトアクセス信号に応じて前記ＣＰＵライトデータ値を選択して前記保持部に保持し、
前記ＣＰＵが、前記レジスタの前記特定ビットに対して、前記ＣＰＵライトイネーブル信号として前記データ設定部の前記上位ビットに１と０との他方の値を設定した場合、
前記保持部は、前回の値を保持する、
請求項２〜５のいずれかに記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロコンピュータが周辺回路のレジスタにアクセスする情報処理装置に関する。
【背景技術】
【０００２】
マイクロコンピュータが周辺回路にアクセスするための情報処理装置が利用されている。マイクロコンピュータは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）とＣＰＵデータバスとを備えている。周辺回路は、レジスタを備えている。レジスタは、ＣＰＵの扱えるデータ幅に合わせて構成されていることが多く、複数ビットを有している。レジスタは、ＣＰＵによりＣＰＵデータバスを介してアクセスされる。複数ビットを８ビットとした場合、ＣＰＵデータバスは、そのバス幅が１６ビットであり、レジスタの複数ビット（８ビット）に対して上位ビット（８ビット）と下位ビット（８ビット）とに役割が分かれている（非特許文献１）。
【０００３】
ＣＰＵは、レジスタの複数ビットのうちの特定ビットに対して、上位ビット、下位ビットの値をそれぞれ１、０に設定した場合、周辺回路は、レジスタの特定ビットに対して１をセットする。ＣＰＵは、レジスタの特定ビットに対して上位ビット、下位ビットの値をそれぞれ０、１に設定した場合、周辺回路は、レジスタの特定ビットに対して０にクリアする。ＣＰＵは、レジスタの特定ビットに対して上位ビット、下位ビットの値を共に同じ値（０又は１）に設定した場合、レジスタは、特定ビットの値を保持する。例えば、図１に示されるように、レジスタの複数ビット（ビット７〜０）の値が１１１１００００であるときに、上位ビット（ビット１５〜８）の値が００００１０１１に設定され、下位ビット（ビット７〜０）の値が１１０１１０００に設定される。この場合、レジスタの複数ビット（ビット７〜０）の値が上位ビットと下位ビットとにより、００１０００１１に書き換えられる。即ち、レジスタのビット７、６、４、１、０の値が書き換えられる。
【０００４】
【非特許文献１】“ユーザーズ・マニュアル”、［ｏｎｌｉｎｅ］、２００７年１２月、ＮＥＣ、［平成２０年１月３０日検索］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｎｅｃｅｌ．ｃｏｍ／ｎｅｓｄｉｓ／ｉｍａｇｅ／Ｕ１４４９２ＪＪ６Ｖ０ＵＤ００．ｐｄｆ＞、ｐ．５４５−５４６
【発明の開示】
【発明が解決しようとする課題】
【０００５】
情報処理装置では、ＣＰＵが周辺回路のレジスタにアクセスする仕様に限らず、周辺回路の内部がレジスタにアクセスする仕様も考えられる。この場合、ＣＰＵと周辺回路の内部とでレジスタへのアクセスが競合しないことが望まれる。このように、上述の情報処理装置に対して更に改良の余地がある。
【課題を解決するための手段】
【０００６】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００７】
本発明の情報処理装置は、複数ビットを有するレジスタ（２４−４）を備える周辺回路（２０−３）と、データバス（１２）と、データバス（１２）を介してレジスタ（２４−４）の複数ビットのうちの特定ビットに対してアクセスするＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）（１１）と、を具備している。周辺回路（２０−３）は、レジスタ（２４−４）の特定ビットに対してアクセスする内部回路（２１）と、ＣＰＵ（１１）と内部回路（２１）とでレジスタ（２４−４）の特定ビットに対するアクセスが競合しないように、ＣＰＵ（１１）又は内部回路（２１）を優先する制御回路（２２、２５）と、を更に備えている。
【発明の効果】
【０００８】
以上により、本発明の情報処理装置によれば、ＣＰＵ（１１）と周辺回路（２０−３）の内部回路（２１）とでレジスタ（２４−４）へのアクセスが競合しないように、ＣＰＵ（１１）又は内部回路（２１）を優先させているので、レジスタ（２４−４）の特定ビットに対して不要に書き換えられることはない。よって、１ビット毎の書き換えや複数ビットの書き換えを短時間で行うことができ、他のビットに悪影響を与えずに書き込みを行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下に添付図面を参照して、本発明の実施形態による情報処理装置について詳細に説明する。
【００１０】
図２は、本発明の実施形態による情報処理装置を示している。この情報処理装置は、チップ上に設けられたマイクロコンピュータ１０、複数の周辺回路２０−１〜２０−３を具備している。マイクロコンピュータ１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１１と、ＣＰＵデータバス１２と、を備えている。複数の周辺回路２０−１〜２０−３の各々は、内部回路２１と、制御回路２２と、ＣＰＵ  Ｉ／Ｆバス２３と、複数ビットを有する複数のレジスタ２４−１〜２４−４を備えている。
【００１１】
図３は、複数の周辺回路２０−１〜２０−３のうちの周辺回路２０−３内の制御回路２２とレジスタ２４−４とを示している。制御回路２２は、レジスタ２４−４の複数ビットの各々に対応するビット対応制御回路２５を備えている。例えば、ＣＰＵ１１は、ＣＰＵデータバス１２と周辺回路２０−４内のＣＰＵ  Ｉ／Ｆバス２３とを介して、周辺回路２０−３内のレジスタ２４−４（以下、単にレジスタ２４−４と称する）の複数ビットのうちの特定ビットに対してアクセスする。周辺回路２０−３内の内部回路２１（以下、単に内部回路２１と称する）は、レジスタ２４−４の特定ビットに対してアクセスする。この場合、ビット対応制御回路２５は、ＣＰＵ１１と内部回路２１とでレジスタ２４−４の特定ビットに対するアクセスが競合しないように、ＣＰＵ１１又は内部回路２１を優先する。
【００１２】
ビット対応制御回路２５は、データ設定回路（データ設定部）３０と、セレクタ（優先順位設定部）３１と、マルチプレクサ（選択部）３２と、フリップフロップ（保持部）３３と、を備えている。データ設定回路３０の詳細については後述する。
【００１３】
レジスタ２４−４の特定ビットに対して、ＣＰＵ１１は、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）とＣＰＵライトデータ値を表す信号とを発行する。即ち、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）の信号レベルをアクティブ状態“１”にする。この場合、ＣＰＵ１１は、データ設定回路３０を介してＣＰＵライトデータ値をマルチプレクサ３２に供給し、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”をマルチプレクサ３２に供給する。
【００１４】
レジスタ２４−４の特定ビットに対して、内部回路２１が内部ライトアクセス信号（内部＿ＷＥ）と内部ライトデータ値（Ｄａｔａ  １）を表す信号とを発行する。即ち、内部ライトアクセス信号（内部＿ＷＥ）の信号レベルをアクティブ状態“１”にする。この場合、内部回路２１は、内部ライトアクセス信号（内部＿ＷＥ）“１”と内部ライトデータ値（Ｄａｔａ  １）とをマルチプレクサ３２に供給する。
【００１５】
フリップフロップ３３は、Ｄ型のフリップフロップであり、データ入力端子Ｄ、クロック入力端子ＣＫ、リセット入力端子Ｒ、出力端子Ｑを有している。フリップフロップ３３は、クロック入力端子ＣＫに供給されるクロック信号ＣＬＫ（内部クロックとする）に応じて動作する。また、フリップフロップ３３は、マルチプレクサ３２からデータ入力端子Ｄに供給される値を保持する。フリップフロップ３３が保持している値は、出力として出力端子Ｑに供給される。リセット入力端子Ｒには、所定のタイミングで、フリップフロップ３３が保持している値をリセットするためのリセット信号Ｒｅｓｔが供給される。以降、リセット信号Ｒｅｓｔについての記載は省略する。
【００１６】
そこで、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）、内部ライトアクセス信号（内部＿ＷＥ）の信号レベルが共に“０”である。この場合、マルチプレクサ３２は、フリップフロップ３３からの出力をフリップフロップ３３に出力する。
【００１７】
ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）の信号レベルが“０”であり、内部ライトアクセス信号（内部＿ＷＥ）の信号レベルが“１”である。即ち、レジスタ２４−４の特定ビットに対して、内部回路２１が内部ライトアクセス信号（内部＿ＷＥ）“１”と内部ライトデータ値（Ｄａｔａ  １）を表す信号とを発行している。一方、ＣＰＵ１１がＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”とＣＰＵライトデータ値を表す信号とを発行していない。この場合、マルチプレクサ３２は、内部ライトアクセス信号（内部＿ＷＥ）“１”に応じて内部ライトデータ値（Ｄａｔａ  １）を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００１８】
ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）の信号レベルが“１”であり、内部ライトアクセス信号（内部＿ＷＥ）の信号レベルが“０”である。即ち、レジスタ２４−４の特定ビットに対して、ＣＰＵ１１がＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”とＣＰＵライトデータ値を表す信号とを発行している。一方、内部回路２１が内部ライトアクセス信号（内部＿ＷＥ）“１”と内部ライトデータ値（Ｄａｔａ  １）を表す信号とを発行していない。この場合、マルチプレクサ３２は、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”に応じてＣＰＵライトデータ値を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００１９】
ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）、内部ライトアクセス信号（内部＿ＷＥ）の信号レベルが共に“１”である場合、マルチプレクサ３２は、セレクタ３１を参照する。セレクタ３１には、ＣＰＵ１１からレジスタ２４−４の特定ビットへのアクセスを優先するためのＣＰＵ優先情報“１”、又は、内部回路２１からレジスタ２４−４の特定ビットへのアクセスを優先するための内部回路優先情報“０”が設定されている。
【００２０】
セレクタ３１にＣＰＵ優先情報“１”が設定されている場合、マルチプレクサ３２は、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”に応じてＣＰＵライトデータ値を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００２１】
一方、セレクタ３１に内部回路優先情報“０”が設定されている場合、マルチプレクサ３２は、内部ライトアクセス信号（内部＿ＷＥ）“１”に応じて内部ライトデータ値（Ｄａｔａ  １）を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００２２】
このように、本発明の実施形態による情報処理装置によれば、ＣＰＵ１１と周辺回路２０−３の内部回路２１とでレジスタ２４−４へのアクセスが競合しないように、ＣＰＵ１１又は内部回路２１を優先させているので、レジスタ２４−４の特定ビットに対して不要に書き換えられることはない。よって、１ビット毎の書き換えや複数ビットの書き換えを短時間で行うことができ、他のビットに悪影響を与えずに書き込みを行うことができる。
【００２３】
上記のＣＰＵデータバス１２及びデータ設定部３０は、複数ビットに対して上位ビットと下位ビットとに役割が分かれている。
【００２４】
これを実現するために、データ設定部３０は、例えば、アンド回路ＡＮＤ１、ＡＮＤ２、オア回路ＯＲを備えている。アンド回路ＡＮＤ１の２入力のうちの一方の入力は、反転入力であり、データ設定部３０の上位ビットに対応する。アンド回路ＡＮＤ１の２入力のうちの他方の入力は、フリップフロップ３３の出力に接続されている。アンド回路ＡＮＤ１の出力は、オア回路ＯＲの２入力のうちの一方の入力に接続されている。アンド回路ＡＮＤ２の２入力のうちの一方の入力は、データ設定部３０の上位ビットに対応する。アンド回路ＡＮＤ２の２入力のうちの他方の入力は、データ設定部３０の下位ビットに対応する。アンド回路ＡＮＤ２の出力は、オア回路ＯＲの２入力のうちの他方の入力に接続されている。オア回路ＯＲの出力は、マルチプレクサ３２に接続されている。
【００２５】
ＣＰＵ１１が、レジスタ２４−４の特定ビットに対して、ＣＰＵライトイネーブル信号としてデータ設定部３０の上位ビットに“１”と“０”との一方の値（例えば“１”とする）を設定し、ＣＰＵライトデータ値としてデータ設定部３０の下位ビットに“１”又は“０”を設定する。この場合、マルチプレクサ３２は、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”に応じてＣＰＵライトデータ値を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００２６】
ＣＰＵ１１が、レジスタ２４−４の特定ビットに対して、ＣＰＵライトイネーブル信号としてデータ設定部３０の上位ビットに“１”と“０”との他方の値（“０”とする）を設定し、ＣＰＵライトデータ値としてデータ設定部３０の下位ビットに“１”又は“０”を表す“ｘ”を設定する。この場合、フリップフロップ３３は、前回の出力値Ｄ＿Ｉｎを保持する。
【００２７】
例えば、図４に示されるように、レジスタ２４−４の複数ビット（ビット７〜０）の値が１０１０１１０１であるときに、上位ビット（ビット１５〜８）の値が０１００１０００に設定され、下位ビット（ビット７〜０）の値がｘ１ｘｘ０ｘｘｘに設定される。この場合、レジスタ２４−４の複数ビット（ビット７〜０）の値が上位ビットと下位ビットとにより、１１１００１０１に書き換えられる。即ち、レジスタのビット６、３の値が書き換えられる。
【００２８】
次に、図５、図６を用いて、本発明の実施形態による情報処理装置の動作について具体的に説明する。ここで、レジスタ２４−４の特定ビットをビット０とする。このとき、上位ビット、下位ビットをそれぞれビット８、０とする。
【００２９】
図５は、本発明の実施形態による情報処理装置の動作として、ＣＰＵ１１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、内部回路２１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、を示している。
【００３０】
レジスタ２４−４の特定ビットに対して、内部回路２１が内部ライトアクセス信号（内部＿ＷＥ）“１”と内部ライトデータ値（Ｄａｔａ  １）を表す信号とを発行する。一方、レジスタ２４−４の特定ビットに対して、ＣＰＵ１１がＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”とＣＰＵライトデータ値（ＣＰＵ  Ｂｕｓ  Ｄａｔａ）を表す信号（ＣＰＵ  Ｄａｔａ  ｂｉｔ０）とを発行していない。この場合、内部回路２１からレジスタ２４−４の特定ビットへのアクセスを表している。そこで、マルチプレクサ３２は、内部ライトアクセス信号（内部＿ＷＥ）“１”に応じて内部ライトデータ値（Ｄａｔａ  １）を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００３１】
レジスタ２４−４の特定ビットに対して、ＣＰＵ１１がＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”とＣＰＵライトデータ値（ＣＰＵ  Ｂｕｓ  Ｄａｔａ）を表す信号（ＣＰＵ  Ｄａｔａ  ｂｉｔ０）とを発行する。このとき、ＣＰＵ１１が、レジスタ２４−４の特定ビットに対して、ＣＰＵライトイネーブル信号（ＣＰＵ  Ｄａｔａ  ｂｉｔ８）としてデータ設定部３０の上位ビットに“１”を設定し、ＣＰＵライトデータ値（ＣＰＵ  Ｂｕｓ  Ｄａｔａ）を表す信号（ＣＰＵ  Ｄａｔａ  ｂｉｔ０）としてデータ設定部３０の下位ビットに“１”又は“０”を設定する。一方、レジスタ２４−４の特定ビットに対して、内部回路２１が内部ライトアクセス信号（内部＿ＷＥ）“１”と内部ライトデータ値（Ｄａｔａ  １）を表す信号とを発行していない。この場合、ＣＰＵ１１からレジスタ２４−４の特定ビットへのアクセスを表している。そこで、マルチプレクサ３２は、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”に応じてＣＰＵライトデータ値（ＣＰＵ  Ｂｕｓ  Ｄａｔａ）を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００３２】
図６は、本発明の実施形態による情報処理装置の動作として、内部回路２１を優先した場合、内部回路２１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、ＣＰＵ１１を優先した場合、ＣＰＵ１１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、を示している。
【００３３】
レジスタ２４−４の特定ビットに対して、ＣＰＵ１１がＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”とＣＰＵライトデータ値（ＣＰＵ  Ｂｕｓ  Ｄａｔａ）を表す信号（ＣＰＵ  Ｄａｔａ  ｂｉｔ０）とを発行する。このとき、ＣＰＵ１１が、レジスタ２４−４の特定ビットに対して、ＣＰＵライトイネーブル信号（ＣＰＵ  Ｄａｔａ  ｂｉｔ８）としてデータ設定部３０の上位ビットに“１”を設定し、ＣＰＵライトデータ値（ＣＰＵ  Ｂｕｓ  Ｄａｔａ）を表す信号（ＣＰＵ  Ｄａｔａ  ｂｉｔ０）としてデータ設定部３０の下位ビットに“１”又は“０”を設定する。また、レジスタ２４−４の特定ビットに対して、内部回路２１が内部ライトアクセス信号（内部＿ＷＥ）“１”と内部ライトデータ値（Ｄａｔａ  １）を表す信号とを発行する。この場合、内部回路２１からレジスタ２４−４の特定ビットへのアクセスと、ＣＰＵ１１からレジスタ２４−４の特定ビットへのアクセスと、が競合してしまう。
【００３４】
そこで、セレクタ３１にＣＰＵ優先情報“１”が設定されている場合、マルチプレクサ３２は、ＣＰＵライトアクセス信号（ＢＵＳ＿ＷＥ）“１”に応じてＣＰＵライトデータ値（ＣＰＵ  Ｂｕｓ  Ｄａｔａ）を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００３５】
一方、セレクタ３１に内部回路優先情報“０”が設定されている場合、マルチプレクサ３２は、内部ライトアクセス信号（内部＿ＷＥ）“１”に応じて内部ライトデータ値（Ｄａｔａ  １）を選択し、出力値Ｄ＿Ｉｎとしてフリップフロップ３３に出力する。フリップフロップ３３は、その出力値Ｄ＿Ｉｎを保持する。
【００３６】
以上の説明により、本発明の実施形態による情報処理装置によれば、ＣＰＵ１１と周辺回路２０−３の内部回路２１とでレジスタ２４−４へのアクセスが競合しないように、ＣＰＵ１１又は内部回路２１を優先させているので、レジスタ２４−４の特定ビットに対して不要に書き換えられることはない。よって、１ビット毎の書き換えや複数ビットの書き換えを短時間で行うことができ、他のビットに悪影響を与えずに書き込みを行うことができる。
【図面の簡単な説明】
【００３７】
【図１】図１は、従来の情報処理装置を説明するための図である。
【図２】図２は、本発明の実施形態による情報処理装置を示している。
【図３】図３は、図２の複数の周辺回路２０−１〜２０−３のうちの周辺回路２０−３内の制御回路２２とレジスタ２４−４とを示している。
【図４】図４は、本発明の実施形態による情報処理装置を説明するための図である。
【図５】図５は、本発明の実施形態による情報処理装置の動作として、ＣＰＵ１１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、内部回路２１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、を示している。
【図６】図６は、本発明の実施形態による情報処理装置の動作として、内部回路２１を優先した場合、内部回路２１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、ＣＰＵ１１を優先した場合、ＣＰＵ１１からレジスタ２４−４の特定ビットへのアクセスを表すタイミングチャートと、を示している。
【符号の説明】
【００３８】
１０    マイクロコンピュータ、
１１    ＣＰＵ、
１２    ＣＰＵデータバス、
２０−１〜２０−３    周辺回路、
２１    内部回路、
２２    制御回路、
２３    ＣＰＵ  Ｉ／Ｆバス、
２４−１〜２４−４    レジスタ、
２５    ビット対応制御回路、
３０    データ設定回路（データ設定部）、
３１    セレクタ（優先順位設定部）、
３２    マルチプレクサ（選択部）、
３３    フリップフロップ（保持部）、
【図１】
2009217691.tif 000003
【図２】
2009217691.tif 000004
【図３】
2009217691.tif 000005
【図４】
2009217691.tif 000006
【図５】
2009217691.tif 000007
【図６】
2009217691.tif 000008