(57)【要約】【課題】個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜１２及び電極膜１３を交互に積層して積層体１４を形成する。次に、積層体１４を積層方向に貫通する貫通孔１５を形成する。このとき、貫通孔１５における電極膜１３内に位置する部分の側面１５ａを、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の内側から見て凹状に湾曲させる。その後、貫通孔１５の側面上に電荷蓄積層２６を形成し、貫通孔１５の内部に半導体ピラー１７を形成する。【選択図】図２
2009277770.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、
前記貫通孔の内部に形成された半導体ピラーと、
少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、
を備え、
前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部は、前記積層方向に対して傾斜していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記貫通孔の中心軸を含む断面において、前記貫通孔における前記電極膜内に位置する部分の側面が湾曲していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記貫通孔の中心軸を含む断面において、前記貫通孔における前記電極膜内に位置する部分の側面は、前記貫通孔の内側から見て凹状になっていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層する工程と、
前記積層された絶縁膜及び電極膜を積層方向に貫通する貫通孔を形成する工程と、
前記貫通孔の側面における少なくとも前記電極膜に相当する領域上に電荷蓄積層を形成する工程と、
前記貫通孔の内部に半導体ピラーを形成する工程と、
を備え、
前記貫通孔を形成する工程において、前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部が、前記積層方向に対して傾斜するように、前記電極膜をエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記貫通孔を形成する工程は、
前記電極膜をエッチングすることにより、前記電極膜に、側面が前記積層方向に平行な第１開口部を形成する工程と、
前記電極膜をさらにエッチングすることにより、前記第１開口部の側面を外側に膨らむように加工する工程と、
前記第１開口部の側面上に保護膜を形成すると共に前記絶縁膜をエッチングして、前記絶縁膜に、上端部の内径が下端部の内径よりも大きい第２開口部を形成する工程と、
を有し、
前記第１開口部の側面を外側に膨らむように加工する工程において、それより前に形成された前記第２開口部の側面の下部がエッチングされ、前記第２開口部の側面が、前記第２開口部の内側から見て凸状となることを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの高密度化を図るために、セルを多層化する技術が開発されている。この技術は、基板上に絶縁膜と電極膜とを交互に積層した後、一括で貫通孔を形成し、この貫通孔の側面上に電荷を保持する電荷蓄積層を形成し、貫通孔の内部に柱状電極を埋め込むというものである。これにより、各柱状電極と電極膜との交差部分に、メモリセルが３次元的に配列される。そして、最上層の電極膜上に一方向に延びる複数本の選択ゲート線を設け、その上方に他方向に延びる複数本のビット線を設けて柱状電極の上端部に接続することにより、任意の柱状電極が選択可能となる。一方、各電極膜を相互に異なるワード配線に接続することにより、任意の電極膜が選択可能となる。この結果、任意のメモリセルを選択して、データの書き込み、読み出しを行うことができる（例えば、特許文献１参照。）。
【０００３】
しかしながら、このような積層型のフラッシュメモリにおいては、微細化が進むと個々のメモリセルの電荷蓄積量が少なくなり、信頼性が低下するという問題点がある。
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板と、前記基板上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備え、前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部は、前記積層方向に対して傾斜していることを特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
本発明の他の一態様によれば、基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層する工程と、前記積層された絶縁膜及び電極膜を積層方向に貫通する貫通孔を形成する工程と、前記貫通孔の側面における少なくとも前記電極膜に相当する領域上に電荷蓄積層を形成する工程と、前記貫通孔の内部に半導体ピラーを形成する工程と、を備え、前記貫通孔を形成する工程において、前記貫通孔における前記電極膜内に位置する部分の側面の少なくとも一部が、前記積層方向に対して傾斜するように、前記電極膜をエッチングすることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、個々のメモリセルの電荷蓄積量が多い不揮発性半導体記憶装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、シリコン基板１１（図２参照）におけるセルソースＣＳ以外の部分も図示を省略している。更に、図１及び図２においては、積層数を実際よりも少なく描いている。
【００１０】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１の上層部分における矩形の領域には、不純物が導入されて半導体領域が形成されており、セルソースＣＳとなっている。シリコン基板１１上におけるセルソースＣＳの直上域には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜Ｄ１が設けられており、その上には、多結晶シリコンからなる下側選択ゲートＬＳＧが設けられている。
【００１１】
下側選択ゲートＬＳＧの上方には、例えば酸化シリコン（ＳｉＯ２）からなる複数の絶縁膜１２（図２参照）と、例えば多結晶シリコンからなる複数の電極膜１３とが、交互に積層された積層体１４が形成されている。電極膜１３はワード線ＷＬとなっており、絶縁膜１２は、ワード線ＷＬ同士を絶縁する層間絶縁膜となっている。積層体１４全体の厚さは例えば３００乃至６００ｎｍであり、電極膜１３の層数は、例えば６４層である。
【００１２】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁膜１２及び電極膜１３の積層方向をＺ方向とする。
【００１３】
電極膜１３は、上層に配置された電極膜１３ほどＸ方向における長さが短くなっており、上方（＋Ｚ方向）から見て、各電極膜１３は、それより下方に配置された電極膜１３、下側選択ゲートＬＳＧ及びセルソースＣＳの内側に配置されている。電極膜１３から見て±Ｘ方向及び±Ｙ方向の領域には、絶縁膜（図示せず）が設けられている。また、積層体１４は、Ｙ方向に沿って複数個設けられている。
【００１４】
そして、積層体１４上には絶縁膜Ｄ２が設けられており、その上には、例えば多結晶シリコンからなる上側選択ゲートＵＳＧが設けられており、その上には、絶縁膜Ｄ３が設けられている。上側選択ゲートＵＳＧは、例えば多結晶シリコンからなる１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、ワード線ＷＬ及び下側選択ゲートＬＳＧは、積層体１４ごとに形成されており、それぞれがＸＹ平面に平行な１枚の板状の導電部材となっている。また、セルソースＣＳも分断されておらず、複数の積層体１４の直下域をつなぐように、ＸＹ平面を構成する１枚の板状の導電部材となっている。
【００１５】
積層体１４を構成する各絶縁膜１２及び各電極膜１３には、積層方向（Ｚ方向）に延びる複数本の貫通孔１５が形成されている。各貫通孔１５は積層体１４全体を貫いており、その直径は例えば９０ｎｍである。また、例えば、貫通孔１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されており、Ｘ方向及びＹ方向のそれぞれにおいて、貫通孔１５の配列周期は一定である。
【００１６】
そして、本実施形態においては、貫通孔１５の形状は単純な筒形ではなく、側面に絶縁膜１２及び電極膜１３の積層周期に対応した凹凸が形成されている。すなわち、貫通孔１５における電極膜１３内に位置する部分は、上下方向（Ｚ方向）中央部が上部及び下部よりも膨らんだボウイング形状である。一方、貫通孔１５における絶縁膜１２内に位置する部分は、上下方向中央部が上部及び下部よりも狭い形状となる。一例では、上方から見た貫通孔１５の形状は円形であり、電極膜１３内に位置する部分の形状は樽型であり、絶縁膜１２内に位置する部分の形状は鼓状となる。
【００１７】
すなわち、図２は、貫通孔１５の中心軸１５ｃを含む断面であるが、図２に示すように、貫通孔１５における電極膜１３内に位置する部分の側面１５ａは、貫通孔１５の内側から見て凹状に湾曲している。一方、貫通孔１５における絶縁膜１２内に位置する部分の側面１５ｂは、貫通孔１５の内側から見て凸状になっている。
【００１８】
各貫通孔１５の内部には、半導体ピラー１７が形成されている。半導体ピラー１７は、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンによって形成されている。また、半導体ピラー１７と絶縁膜１２及び電極膜１３との間の円筒状の部分には、外側、すなわち、絶縁膜１２及び電極膜１３側から順に、絶縁層２５、電荷蓄積層２６、絶縁層２７がこの順に積層されている。絶縁層２５及び２７は、例えば酸化シリコン（ＳｉＯ２）からなり、電荷蓄積層２６は、例えば窒化シリコン（ＳｉＮ）からなる。
【００１９】
そして、半導体ピラー１７がソース、チャネル、ドレイン領域として機能し、ワード線ＷＬがコントロールゲートとして機能し、電荷蓄積層２６がフローティングゲートとして機能することにより、ＮＡＮＤ型フラッシュメモリが構成されて、これがメモリセルとなる。これにより、１本の半導体ピラー１７及びその周囲には、ワード線ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成されている。また、装置１においては、複数本の半導体ピラー１７がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元格子状に配列されている。
【００２０】
また、図２に示すように、半導体ピラー１７の直下には、柱状電極１６Ｌが設けられている。柱状電極１６Ｌは、絶縁膜Ｄ１及び下側選択ゲートＬＳＧを貫通しており、その下端はセルソースＣＳに接続され、その上端は半導体ピラー１７に接続されている。柱状電極１６Ｌと絶縁膜Ｄ１及び下側選択ゲートＬＳＧとの間には、ゲート絶縁膜ＧＬが設けられている。
【００２１】
一方、半導体ピラー１７の直上には、柱状電極１６Ｕが設けられている。柱状電極１６Ｕは、絶縁膜Ｄ２、上側選択ゲートＵＳＧ、絶縁膜Ｄ３を貫通しており、その下端は半導体ピラー１７に接続されている。柱状電極１６Ｕと、絶縁膜Ｄ２、上側選択ゲートＵＳＧ及び絶縁膜Ｄ３との間には、ゲート絶縁膜ＧＵが設けられている。柱状電極１６Ｌ及び１６Ｕは、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンにより形成されている。
【００２２】
各柱状電極１６Ｕ、各半導体ピラー１７及び各柱状電極１６Ｌは一体的に連結されており、これにより、１本の柱状の半導体部材が構成されている。そして、上述の如く、柱状電極１６Ｕは上側選択ゲートＵＳＧを貫通し、半導体ピラー１７は複数のワード線ＷＬを貫通し、柱状電極１６Ｌは下側選択ゲートＬＳＧを貫通している。
【００２３】
また、絶縁膜Ｄ３上であって上側選択ゲートＵＳＧが配置されている領域の直上域には、Ｙ方向に延びる複数本のビット配線ＢＬが設けられている。ビット配線ＢＬは、金属、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。ビット配線ＢＬは、半導体ピラー１７の直上域に設けられており、各ビット配線ＢＬは、Ｙ方向に沿って配列された各列の柱状電極１６Ｕの上端部に接続されている。これにより、半導体ピラー１７は、Ｙ方向に延びる列ごとに、異なるビット配線ＢＬに接続されている。ビット配線ＢＬは、Ｙ方向に配列された複数の積層体１４の直上域を通過するように連続的に配設されており、各積層体１４の半導体ピラー１７に共通接続されている。
【００２４】
更に、ビット配線ＢＬが配置されている領域の−Ｘ方向側には、Ｘ方向に延びる複数本の上側選択ゲート配線ＵＳＬが設けられている。上側選択ゲート配線ＵＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。上側選択ゲート配線ＵＳＬの本数は、上側選択ゲートＵＳＧの本数と同じであり、各上側選択ゲート配線ＵＳＬが各ビア１８を介して各上側選択ゲートＵＳＧに接続されている。
【００２５】
更にまた、ビット配線ＢＬが配置されている領域の＋Ｘ方向側には、１つの積層体１４ごとに、Ｘ方向に延びる複数本のワード配線ＷＬＬ、Ｘ方向に延びる１本の下側選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。１つの積層体１４に対応するワード配線ＷＬＬの本数は、ワード線ＷＬの枚数と同じであり、各ワード配線ＷＬＬがビア１９を介して各ワード線ＷＬに接続されている。また、下側選択ゲート配線ＬＳＬはビア２０を介して下側選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２１を介してセルソースＣＳに接続されている。ビア１９、２０及びコンタクト２１は、それらが接続される電極膜１３の直上域であって、それより上層の電極膜１３から見て＋Ｘ方向側に外れた領域に形成されている。
【００２６】
ビット配線ＢＬ、上側選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬは、高さ方向（Ｚ方向）の位置、厚さ、材料が同一であり、例えば、１枚の金属膜がパターニングされて形成されたものである。各配線間は、層間絶縁膜（図示せず）によって絶縁されている。
【００２７】
更にまた、装置１においては、ビット配線ＢＬを介して柱状電極１６Ｕの上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクト２１及びセルソースＣＳを介して柱状電極１６Ｌの下端部に電位を印加するドライバ回路、上側選択ゲート配線ＵＳＬ及びビア１８を介して上側選択ゲートＵＳＧに電位を印加するドライバ回路、下側選択ゲート配線ＬＳＬ及びビア２０を介して下側選択ゲートＬＳＧに電位を印加するドライバ回路、ワード配線ＷＬＬ及びビア１９を介して各ワード線ＷＬに電位を印加するドライバ回路（いずれも図示せず）が設けられている。
【００２８】
次に、本実施形態に係る装置１の製造方法について説明する。
図３乃至図８は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【００２９】
先ず、図２に示すように、シリコン基板１１の上層部分の矩形領域に不純物を導入し、セルソースＣＳを形成する。次に、シリコン基板１１上に絶縁膜Ｄ１を成膜し、その後、下側選択ゲートＬＳＧを形成する。次に、下側選択ゲートＬＳＧ及び絶縁膜Ｄ１を貫通してセルソースＣＳに到達する貫通孔をマトリクス状に形成し、各貫通孔の側面上にゲート絶縁膜ＧＬを形成し、この貫通孔内に柱状電極１６Ｌを形成する。
【００３０】
次に、シリコン基板１１上に複数の絶縁膜１２及び複数の電極膜１３を交互に積層し、積層体１４を形成する。このとき、例えば、絶縁膜１２は、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって酸化シリコン（ＳｉＯ２）を堆積させることにより形成し、電極膜１３は、ＣＶＤ法により多結晶シリコンを堆積させることによって形成する。なお、電極膜１３の周囲には、絶縁膜（図示せず）を形成する。
【００３１】
次に、図３に示すように、積層体１４上にハードマスク３１を形成する。ハードマスク３１においては、貫通孔１５（図２参照）を形成する予定の領域、すなわち、柱状電極１６Ｌの直上域に、開口部３１ａを形成する。上方（＋Ｚ方向）から見て、開口部３１ａの形状は例えば円形とする。そして、ハードマスク３１をマスクとしてドライエッチングを行い、積層体１４における開口部３１ａの直下域に、貫通孔１５を形成する。このとき、１つのチャンバー内で積層体１４を連続して加工し、貫通孔１５を一括して形成する。以下、貫通孔１５の形成方法を詳細に説明する。
【００３２】
図４に示すように、電極膜１３をエッチングする際には、エッチングガスとして、例えば、臭化水素（ＨＢｒ）と酸素（Ｏ２）との混合ガス（以下、「ＨＢｒ／Ｏ２ガス」と表記する）を使用する。また、このときのエッチング条件は、ラジカルの生成量が多く、反応生成物の排気量も多くなるような条件とする。これにより、ハードマスク３１の開口部３１ａの直下域において、電極膜１３が選択的に除去されて、開口部１３ａが形成される。開口部１３ａが絶縁膜１２に到達した時点では、開口部１３ａの側面はほぼ垂直である。すなわち、開口部１３ａの形状は略円柱状であり、開口部１３ａの中心軸を含む断面において、開口部１３ａの側面はほとんど湾曲しておらず、Ｚ方向にほぼ平行である。
【００３３】
次に、図５に示すように、ＨＢｒ／Ｏ２ガスを使用して、さらにエッチングを進める。これにより、開口部１３ａの側面に対して、水平方向（ＸＹ方向）に向かってエッチングが進行する。この結果、開口部１３ａの側面が、外側に膨らむように凹状に加工される。すなわち、開口部１３ａはボウイング形状となり、開口部１３ａの中心軸を含む断面において、開口部１３ａの内側から見て、開口部１３ａの側面は凹状に湾曲する。
【００３４】
次に、図６に示すように、フッ化炭素（ＣＦ）を含むガスを用いてエッチングを行う。これにより、開口部１３ａの底面に露出している絶縁膜１２がエッチングされ、選択的に除去されて、開口部１２ａが形成される。開口部１２ａの底面は下層の電極膜１３に到達する。このとき、開口部１２ａの形状は、上端部の内径が下端部の内径よりも大きい順テーパー状となる。例えば、開口部１２ａは、上面の直径が相対的に大きく下面の直径が相対的に小さい逆円錐台形となる。なお、テーパー角度、すなわち、開口部１２ａの外形に一致する逆円錐台形において、上面と母線とのなす角度は、例えば、８３°である。
【００３５】
一方、このエッチングにおいて、開口部３１ａの側面上、開口部１３ａの側面上及び新たに形成された開口部１２ａの側面上には、クロロカーボン重合膜等のＣＦ系の保護膜３２が形成される。これにより、電極膜１３の露出面は、保護膜３２によって保護され、追加エッチングされることがない。
【００３６】
次に、図７に示すように、再び、ＨＢｒ／Ｏ２ガスを使用してエッチングを行う。これにより、開口部１２ａの底面に露出している電極膜１３がエッチングされ、この電極膜１３に開口部１３ａが形成される。このとき、開口部１３ａの形状は、１つ上の開口部１３ａと同様に、ボウイング形状となる。また、この電極膜１３のエッチングに伴い、１つ上の開口部１２ａの側面の下部も、新たに形成された開口部１３ａ内に進入したエッチングガスによって下側からエッチングされて、除去される。この結果、開口部１２ａの側面の下部は、Ｚ方向中央部よりも開口部１２ａの中心軸から遠くなる。一方、開口部１２ａの側面の上部は、元々Ｚ方向中央部よりも開口部１２ａの中心軸から遠い。このため、開口部１２ａの中心軸を含む断面において、開口部１２ａの側面は、開口部１２ａの内側から見て凸状となる。
【００３７】
以後、上述の工程を繰り返して、電極膜１３及び絶縁膜１２を交互にエッチングし、柱状電極１６Ｌ（図２参照）まで到達させる。これにより、図８に示すように、中心軸１５ｃを含む断面において、内側から見て、電極膜１３内に位置する部分の側面１５ａが凹状に湾曲し、絶縁膜１２内に位置する部分の側面１５ｂが凸状となった貫通孔１５が形成される。この貫通孔１５の形状は、隣り合う一対の電極膜１３及び絶縁膜１２内に位置する部分の形状が基本単位となり、この基本単位がＺ方向に繰り返された周期的な形状となる。
【００３８】
次に、図２に示すように、貫通孔１５の側面上に、絶縁層２５、電荷蓄積層２６及び絶縁層２７をこの順に形成する。次に、貫通孔１５内に半導体材料、例えば、ドナーがドープされたＮ型の多結晶シリコン又は非晶質シリコンを埋め込み、半導体ピラー１７を形成する。次に、積層体１４上に絶縁膜Ｄ２、上側選択ゲートＵＳＧ、絶縁膜Ｄ３を形成し、これらの膜における半導体ピラー１７の直上域に貫通孔を形成し、この貫通孔の側面上にゲート絶縁膜ＧＵを形成し、この貫通孔内に柱状電極１６Ｕを形成する。
【００３９】
次に、図１に示すように、積層体１４の側方の絶縁膜に、ビア１９、２０及びコンタクト２１を形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ、上側選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下側選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成する。これにより、不揮発性半導体記憶装置１が製造される。
【００４０】
次に、本実施形態の動作及び効果について説明する。
図１に示すように、装置１においては、ビット線ＢＬを選択することにより、メモリセルのＸ座標を選び、上側選択ゲートＵＳＧを選択することにより、メモリセルのＹ座標を選び、ワード線ＷＬを選択することにより、メモリセルのＺ座標を選ぶ。これにより、装置１内から１つのメモリセルを選択し、このメモリセルの電荷蓄積層２６に対して電荷を注入又は引き出すことにより、データを記憶又は消去する。また、このメモリセルを通過するように、ビット線ＢＬとセルソースＣＳとの間にセンス電流を流すことにより、記憶されたデータを読み出す。
【００４１】
そして、本実施形態においては、図２に示すように、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５における電極膜１３内に位置する部分の側面１５ａが湾曲している。これにより、側面１５ａの少なくとも一部は、積層方向（Ｚ方向）に対して傾斜する。この結果、側面１５ａの全体が積層方向に対して平行である場合と比較して、側面１５ａの面積が大きくなり、従って、側面１５ａ上に形成される電荷蓄積層２６の面積が大きくなる。これにより、各メモリセルにおける電荷の蓄積量が多くなる。この結果、装置１を微細化しても、個々のメモリセルの電荷蓄積量を確保することが容易になり、信頼性を担保することができる。
【００４２】
また、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５の側面１５ａが湾曲しているため、側面１５ａが直線状である場合と比較して、側面１５ａの上端と下端とで、貫通孔１５の直径が大きく異なることがない。このため、貫通孔１５の形成が容易である。
【００４３】
更に、貫通孔１５を形成する際に、電極膜１３をエッチングするためのチャンバーで絶縁膜１２を加工すると、絶縁膜１２に形成される開口部１２ａの形状は順テーパー状となり、下方にいくほど直径が小さくなることが多い。この場合、仮に、貫通孔１５の中心軸を含む断面において、電極膜１３に形成される開口部１３ａの側面が内側から見て凸状であると、上方から見た貫通孔１５の開口面積が過度に小さくなってしまい、貫通孔１５の加工が進むにつれて、エッチングが困難になる。これに対して、本実施形態においては、電極膜１３に形成される開口部１３ａの側面が外側に向かって膨らむことにより、貫通孔１５の開口面積が過度に小さくなることがない。このため、貫通孔１５の加工が進行しても、形状の垂直性が確保され、エッチングが困難になることがなく、アスペクト比が十分に高い貫通孔１５を形成することができる。この結果、電極膜１３の積層数を増やすことができ、メモリセルの集積度を向上させることができる。
【００４４】
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、本実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００４５】
例えば、本実施形態においては、多結晶シリコンからなる電極膜１３をエッチングする際に、エッチングガスとして、臭化水素（ＨＢｒ）と酸素（Ｏ２）との混合ガス（ＨＢｒ／Ｏ２ガス）を使用する例を示したが、本発明はこれに限定されない。電極膜１３をエッチングする際のエッチングガスとして、例えば、塩素（Ｃｌ２）と酸素（Ｏ２）との混合ガス（Ｃｌ２／Ｏ２ガス）、臭化水素（ＨＢｒ）と窒素（Ｎ２）との混合ガス（ＨＢｒ／Ｎ２ガス）、又は、塩素（Ｃｌ２）と窒素（Ｎ２）との混合ガス（Ｃｌ２／Ｎ２ガス）を使用してもよい。
【００４６】
また、本実施形態においては、絶縁膜１２を酸化シリコン（ＳｉＯ２）によって形成する例を示したが、本発明はこれに限定されない。例えば、絶縁膜１２は、ＳｉＧｅによって形成してもよい。これにより、エッチングが容易になる。また、絶縁膜１２は、ＳｉＮによって形成してもよい。ＳｉＮは、半導体デバイスの分野ではよく使われる絶縁材料であり、その特性及び形成方法等はよく知られているため、取り扱いが容易である。更に、絶縁膜１２は、ＳｉＯＣによって形成してもよい。ＳｉＯＣを用いることにより、絶縁膜１２をポーラス（多孔質）状とすることができ、絶縁膜１２の誘電率を下げることができる。更にまた、絶縁膜１２は、炭素（Ｃ）によって形成してもよい。これにより、剥離が容易になる。
【００４７】
一方、本実施形態においては、電極膜１３を多結晶シリコンによって形成する例を示したが、本発明はこれに限定されない。例えば、電極膜１３は、非晶質シリコンによって形成してもよく、又は、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）若しくはチタンナイトライド（ＴｉＮ）等の金属によって形成してもよい。
【００４８】
更に、本実施形態においては、貫通孔１５の中心軸１５ｃを含む断面において、貫通孔１５における電極膜１３内に位置する部分の側面１５ａが、貫通孔１５の内側から見て凹状に湾曲している例を示したが、側面１５ａは凸状に湾曲していてもよい。また、側面１５ａはテーパー状に傾斜していてもよい。この場合でも、側面１５ａの全体が積層方向に対して平行である場合と比較して、側面１５ａの面積を増大させ、電荷蓄積層２６の面積を増大させ、メモリセルの電荷蓄積量を増加させることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図２】本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図３】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図４】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図５】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図６】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図８】本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【符号の説明】
【００５０】
１  不揮発性半導体記憶装置、１１  シリコン基板、１２  絶縁膜、１２ａ  開口部、１３  電極膜、１３ａ  開口部、１４  積層体、１５  貫通ホール、１５ａ、１５ｂ  側面、１５ｃ  中心軸、１６Ｌ、１６Ｕ  柱状電極、１７  半導体ピラー、１８、１９、２０  ビア、２１  コンタクト、２５  絶縁層、２６  電荷蓄積層、２７  絶縁層、３１  ハードマスク、３１ａ  開口部、３２  保護膜、ＢＬ  ビット配線、ＣＳ  セルソース、ＣＳＬ  セルソース配線、Ｄ１、Ｄ２、Ｄ３、Ｄ４  絶縁膜、ＧＬ、ＧＵ  ゲート絶縁膜、ＬＳＧ  下側選択ゲート、ＬＳＬ  下側選択ゲート配線、ＵＳＧ  上側選択ゲート、ＵＳＬ  上側選択ゲート配線、ＷＬ  ワード線、ＷＬＬ  ワード配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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