(57)【要約】【課題】  ＣＭＯＳ製造プロセスを使用しても、バイポーラトランジスタの適切な駆動能力や温度特性を得ることが可能な半導体装置を提供する。【解決手段】  縦型バイポーラトランジスタ９０ａとＭＯＳトランジスタ９０ｂからなる構成であって、縦型バイポーラトランジスタの少なくともベース領域は、エッチングにより表面から掘り下げることでＭＯＳトランジスタ９０ｂのウェル２０ｂ深さよりも浅くなっている。このためバイポーラトランジスタに必要とされる特性を独立さえて作り込むことが可能である。【選択図】  図１
2009200082.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板表面に設けられた第一導電型のコレクタ領域と、前記コレクタ領域中に第二導電型の不純物拡散により設けられたベース領域と、前記ベース領域中に第一導電型の不純物拡散により設けられたエミッタ領域を有する縦型バイポーラトランジスタであって、第二導電型の不純物拡散層の深い部分をベース領域とすることを特徴とする半導体装置。
【請求項２】
第一導電型の半導体基板表面に第二導電型の不純物拡散により設けられたベース領域を有し、前記ベース領域中に第一導電型の不純物拡散により設けられたエミッタ領域とコレクタ領域を有する横型バイポーラトランジスタにおいて、第二導電型の不純物拡散層の深い部分をベース領域とすることを特徴とする半導体装置。
【請求項３】
前記バイポーラトランジスタの前記ベース領域において、第二導電型の不純物拡散層を形成後、第二導電型の不純物拡散層ベース部分にエッチング処理を施すことによりベース領域の深い部分を使用することを特徴とする、請求項１および２記載の半導体装置。
【請求項４】
前記バイポーラトランジスタの前記ベース領域において、第二導電型の不純物拡散層を形成後、前記エミッタ領域のみエッチング処理を施し、その後第一導電型の不純物拡散でエミッタ領域を形成することによりベース領域の深い部分を使用することを特徴とする請求項１および２記載の半導体装置。
【請求項５】
前記バイポーラトランジスタにおいて、第一導電型のエミッタ領域が多結晶シリコンによって自己整合的に形成されるよう、前記半導体基板表面上に多結晶シリコンを有することを特徴とする請求項３または４記載の半導体装置。
【請求項６】
前記バイポーラトランジスタにおいて、自己整合的に形成されるための前記多結晶シリコンが第二導電型であることを特徴とする、請求項５記載の半導体装置。
【請求項７】
前記バイポーラトランジスタにおいて、第一導電型のエミッタ領域が素子分離絶縁膜によって自己整合的に形成されていることを特徴とする請求項４記載の半導体装置。
【請求項８】
第一導電型の半導体基板表面に第二導電型の不純物領域を形成する工程と、
前記不純物領域から熱拡散により第二導電型の不純物拡散層を形成する工程と、
素子分離領域に熱酸化により素子分離絶縁膜を形成する工程と、
前記半導体基板において第二導電型の前記不純物拡散層のうちで前記バイポーラトランジスタのベース領域となる部分を所定の厚さだけエッチングする工程と、
熱酸化により膜厚５〜１００nm程度の絶縁膜を第二導電型の前記不純物拡散層の表面に形成する工程と、
前記ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、
前記多結晶シリコンの導電型を第二導電型とする工程と、
前記多結晶シリコンをエッチングし、ゲート電極および自己整合的にエミッタ領域を決定するためのマスクを形成する工程と、
パターニングされたフォトレジストを用いて前記バイポーラトランジスタのエミッタ領域とコレクタ電極およびＭＯＳトランジスタのソースおよびドレインとなる高濃度不純物領域を形成するために前記半導体基板上に選択的に不純物をドーピングする工程と、
パターニングされたフォトレジストを用いて前記バイポーラトランジスタのベース電極となる高濃度不純物領域を形成するために前記半導体基板上に選択的に不純物をドーピングする工程と、
前記半導体基板上に中間絶縁膜を形成する工程と、
前記半導体基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体装置の製造方法。
【請求項９】
第一導電型の半導体基板表面に第二導電型の不純物領域を形成する工程と、
前記不純物領域から熱拡散により第二導電型の不純物拡散層を形成する工程と、
素子分離領域に熱酸化により素子分離絶縁膜を形成する工程と、
熱酸化により膜厚約５〜１００nm程度のゲート絶縁膜を第二導電型の前記不純物拡散層の表面に形成する工程と、
前記ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、
前記多結晶シリコンの導電型を第二導電型とする工程と、
前記多結晶シリコンをエッチングし、ゲート電極および自己整合的にエミッタ領域を決定するためのマスクを形成する工程と、
前記半導体基板を前記エミッタ領域となる部分を所定の厚さだけエッチングする工程と、
パターニングされたフォトレジストを用いて前記バイポーラトランジスタのエミッタ領域とコレクタ電極およびＭＯＳトランジスタのソースおよびドレインとなる高濃度不純物領域を形成するために前記半導体基板上に選択的に不純物をドーピングする工程と、
パターニングされたフォトレジストを用いて前記バイポーラトランジスタのベース電極となる高濃度不純物領域を形成するために前記半導体基板上に選択的に不純物をドーピングする工程と、
前記半導体基板上に中間絶縁膜を形成する工程と、
前記半導体基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、
前記コンタクト孔に金属配線を形成する工程と、
保護膜を形成する工程とからなる半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するもので、CMOS製造プロセスでバイポーラトランジスタを作製し、CMOS製造の際のウェルをバイポーラトランジスタのベース領域として用いるものに関する。
【背景技術】
【０００２】
近年、CMOSとバイポーラトランジスタの長所を組み合わせたBiCMOS構造や、バイポーラトランジスタの温度特性を利用した温度センサーICの開発など、同一基板上にCMOSとバイポーラトランジスタを作製し、半導体デバイスの高性能化を目指す研究開発が行われている。
【０００３】
ここで、CMOSとバイポーラを同一基板上に作製する際、問題となるのは製造コストの増加であり、CMOS製造プロセスにおいてなるべく工程追加せずに特性の良いバイポーラトランジスタを作製することが望ましい。
【０００４】
特許文献１および特許文献２にはCMOS製造プロセスを用いてバイポーラトランジスタを作製する方法が開示されている。これらの先行技術に特徴的なのは、CMOS作製プロセスを基準とし、バイポーラ作製の際の工程追加をなくすため、CMOS作製工程で用いられるウェルをバイポーラのベース領域として用いていることである。ところで、一般的に、バイポーラトランジスタの特性はベース濃度やベース幅に依存することがわかっている。通常、CMOS製造プロセスにおいて、ウェルの濃度や深さはCMOS特性に合わせて決定することが多い。その結果、同時にバイポーラトランジスタのベースの濃度や深さが決まってしまうことになり、そこでバイポーラ特性が決まってしまう。そのため、CMOS製造プロセスにおいてバイポーラトランジスタの駆動能力や温度特性を適切に設定することが困難となってしまうという技術課題がある。この課題に対し、特許文献３に示すような対応方法が挙げられている。
【０００５】
特許文献３において示されているのは、ウェル形成後にLOCOS（Local Oxidation of Silicon）法を用いてウェル形成部のシリコン表面に熱酸化膜を作製し、その酸化膜を削ったのちにエミッタやコレクタ領域を作製するという方法である。これにより、シリコン表面が酸化膜によって消費された分だけウェルを浅くし、縦型バイポーラトランジスタのベース幅を縮めてバイポーラトランジスタの特性の向上を図っている。
【特許文献１】特開２００４−２９４３２２号公報
【特許文献２】特開平５−１９０５６４号公報
【特許文献３】特開２００６−１９５１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしこの方法では、シリコン表面が熱酸化によって消費された分だけしかウェルを浅くできず、CMOS作製時に深いウェルが必要なプロセスではたいした向上が期待できない。また、LOCOS法を用いていることでウェル中に素子分離用のイオン注入が行われ、ベース濃度が濃くなってしまい、バイポーラ特性が劣化するという問題もある。
【０００７】
本発明では、上記課題を克服し、ウェルの状態によらず、わずかな工程追加によりバイポーラトランジスタの駆動能力や温度特性の向上を可能にする半導体装置およびその製造方法を示すことを目的とする。
【課題を解決するための手段】
【０００８】
（１）第一導電型の半導体基板表面に設けられた第一導電型のコレクタ領域と、コレクタ領域中に第二導電型の不純物拡散により設けられたベース領域と、ベース領域中に第一導電型の不純物拡散により設けられたエミッタ領域を有する縦型バイポーラトランジスタにおいて、第二導電型の不純物拡散層の深い部分をベース領域とすることを特徴とする半導体装置とした。
（２）第一導電型の半導体基板表面に第二導電型の不純物拡散により設けられたベース領域を有し、ベース領域中に第一導電型の不純物拡散により設けられたエミッタ領域とコレクタ領域を有する横型バイポーラトランジスタにおいて、第二導電型の不純物拡散層の深い部分をベース領域とすることを特徴とする半導体装置とした。
（３）バイポーラトランジスタのベース領域において、第二導電型の不純物拡散層を形成後、第二導電型の不純物拡散層ベース部分にエッチング処理を施すことによりベース領域の深い部分を使用することを特徴とする、（１）および（２）記載の半導体装置とした。
（４）バイポーラトランジスタのベース領域において、第二導電型の不純物拡散層を形成後、エミッタ領域のみエッチング処理を施し、その後第一導電型の不純物拡散でエミッタ領域を形成することによりベース領域の深い部分を使用することを特徴とする（１）および（２）記載の半導体装置とした。
（５）バイポーラトランジスタにおいて、第一導電型のエミッタ領域が多結晶シリコンによって自己整合的に形成されるよう、半導体基板表面上に多結晶シリコンを有することを特徴とする（３）および（４）記載の半導体装置とした。
（６）バイポーラトランジスタにおいて、自己整合的に形成されるための前記多結晶シリコンが第二導電型であることを特徴とする、（５）記載の半導体装置とした。
（７）バイポーラトランジスタにおいて、第一導電型のエミッタ領域が素子分離絶縁膜によって自己整合的に形成されていることを特徴とする（４）記載の半導体装置とした。
（８）CMOS製造プロセスにおいて作製可能で、且つ、大幅な工程追加を必要とせず、簡便に、駆動能力および温度特性の向上が得られるバイポーラトランジスタの製造方法であって、バイポーラトランジスタを第一導電型の半導体基板上に形成すべく、第二導電型の不純物領域を形成する工程と、熱拡散により第二導電型の不純物拡散層を形成する工程と、熱酸化により素子分離絶縁膜を形成する工程と、半導体基板においてバイポーラトランジスタのベース領域となる部分を所望の厚さだけエッチングする工程と、熱酸化により膜厚約５〜１００nm程度のゲート絶縁膜を形成する工程と、ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、エミッタ領域の自己形成用である前記多結晶シリコンの導電型を第二導電型とする工程と、多結晶シリコンをエッチングし、ゲート電極およびエミッタ領域を形成する工程と、バイポーラトランジスタのエミッタ領域用、ベース電極用、コレクタ電極用の高濃度不純物領域を形成するためフォトレジストでパターニングし前記半導体基板上に部分選択的に不純物をドーピングする工程と、半導体基板上に中間絶縁膜を形成する工程と、半導体基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程とからなる半導体装置の製造方法とした。
（９）バイポーラトランジスタを第一導電型の半導体基板上に形成すべく、第二導電型の不純物領域を形成する工程と、熱拡散により第二導電型の不純物拡散層を形成する工程と、熱酸化により素子分離絶縁膜を形成する工程と、熱酸化により膜厚約５〜１００nm程度のゲート絶縁膜を形成する工程と、ゲート絶縁膜上に２００〜４００nmの厚さの多結晶シリコンを堆積する工程と、エミッタ領域の自己形成用である多結晶シリコンの導電型を第二導電型とする工程と、多結晶シリコンをエッチングし、ゲート電極およびエミッタ領域を形成する工程と、半導体基板においてエミッタ領域となる部分を所望の厚さだけエッチングする工程と、バイポーラトランジスタのエミッタ領域用、ベース電極用、コレクタ電極用の高濃度不純物領域を形成するためフォトレジストでパターニングし半導体基板上に部分選択的に不純物をドーピングする工程と、半導体基板上に中間絶縁膜を形成する工程と、半導体基板上の前記中間絶縁膜にコンタクト孔を形成する工程と、コンタクト孔に金属配線を形成する工程と、保護膜を形成する工程とからなる半導体装置の製造方法とした。
【発明の効果】
【０００９】
上述したように、CMOS製造プロセスにおいて作製され、ベース領域にCMOSプロセスのウェルを使用するバイポーラトランジスタにおいて、従来はCMOS製造プロセスによって決まってしまっていたバイポーラ特性を、ベース領域をエッチングし、ベース領域の深い部分を使用することでCMOS製造プロセスによらずに向上させることができる。
【発明を実施するための最良の形態】
【００１０】
本発明に係る半導体装置は、CMOS製造プロセスにおいて作製され、ベース領域にCMOSプロセスのウェルを使用するバイポーラトランジスタである。従来、BiCMOS構造や温度センサーに用いられるバイポーラトランジスタは、CMOS作製工程のウェルをベース領域として用いており、バイポーラ特性がウェルの濃度や深さによって決まってしまっていた。そこで本発明では、ウェルの状態によらず、わずかな工程追加でバイポーラ特性を向上させる方法を開示する。
【００１１】
バイポーラトランジスタはベース領域の濃度が薄く、ベース幅が短いものほど駆動能力や温度係数は大きくなる。ところが、このベース領域の状態がCMOSの特性に合わせて決められてしまい、ある程度濃度が濃く、深いものになってしまうと、バイポーラ特性を良くすることはできない。しかし、どんなに濃いウェルでも、ウェルの深い部分、基板とのジャンクション付近の濃度は薄くなっている。そこで、ウェル領域を所望の厚さだけエッチングし、その後にエミッタ領域を作製することで、濃度の薄い部分をベース領域として用いることができる。さらに、縦型バイポーラトランジスタの場合、ウェルの深さがベース幅となっているため、ウェルの深い部分を用いることでベース幅を縮めることにもなる。この方法により、バイポーラ特性の向上が実現されることになる。このとき重要なのは、事前にウェル領域の深さを測定し、所望の深さまでエッチングするための条件を出しておくことである。
【００１２】
ここで、濃度の薄いベース領域を作製する別の方法として、ウェルを使用せずにイオン注入によって形成するという手法が考えられる。その場合、ベース領域の深さはPN接合により発生する空乏層分とエミッタの深さ分をあわせた深さ以上にしなくてはならない。CMOS製造プロセスにおいてエミッタを作製する際、エミッタはCMOSのソース・ドレイン作製工程と同時に作製されるため、エミッタの濃度は１×１０20cm-3程度となり、ベース濃度が１×１０15cm-3程度であった場合、空乏層は１μmほど伸びる計算となる。また、エミッタ領域はおよそ０．３μmの深さとなる。ここで、例えばPNPバイポーラトランジスタにおいて、ベース領域をリンで作製すると仮定すると、１μm以上の深さに打ち込むには５００keV以上の高エネルギーで打ち込まなくてはならず、特殊な装置が必要となる。また、イオン注入後に熱拡散によって深くする方法も考えられるが、通常のCMOSプロセスにおいてウェル形成後の主な熱処理はゲート絶縁膜作製時であり、１０００℃程度で長時間は行わないため、大きな熱拡散は望めない。熱拡散のための工程追加は製造コストの増加になったり、CMOSの特性に影響を与えたりしてしまう。よって、CMOS作製プロセスにおいて、なるべく工程を追加せず、他の工程に依存しない濃度の薄いベース領域を作製するには、イオン注入は適していないといえる。
【００１３】
以下、本発明の詳細についてＰＮＰバイポーラトランジスタを実施例として図面を用いて説明する。
【００１４】
図１に示すのは、本発明の第一の実施例の、縦型PNPバイポーラトランジスタおよびP型MOSトランジスタの断面図である。この縦型PNPバイポーラトランジスタ９０aおよびP型MOSトランジスタ９０bについて説明する。
【００１５】
一方の縦型PNPバイポーラトランジスタ９０aにおいて、半導体基板１０はＰ型基板であり、コレクタ領域である。その中にN型ベース領域２０aがある。N型ベース領域２０aの中には、ベース電極用のN型高濃度不純物領域６０a、エミッタ領域としてのP型高濃度不純物領域７０aがあり、それぞれに、ベース金属電極８０a、エミッタ金属電極８０bが接している。また、N型ベース領域２０aの外には、コレクタ電極用P型高濃度不純物領域７０bがあり、コレクタ金属電極８０cが接している。エミッタ領域７０aは自己整合的に形成されるよう、ベース電極用高濃度Ｎ型不純物領域６０aとの間はエミッタ領域分離用多結晶シリコン５０aで分離されている。
【００１６】
他方のP型MOSトランジスタ９０bにおいて、P半導体基板１０中にN型ウェル領域２０bがあり、P半導体基板１０上にゲート絶縁膜４０、その上にはゲート電極５０bがある。N型ウェル領域２０bの中にはソース用P型高濃度不純物領域７０cとドレイン用P型高濃度不純物領域７０dがあり、それぞれソース金属電極８０d、ドレイン金属電極８０eが接しており、フィールド絶縁膜３０で素子分離されている。
【００１７】
次に図１の縦型PNPバイポーラトランジスタおよびP型MOSトランジスタの製造方法を図２および図３を用いて説明する。図２（a）は、Ｐ型基板１０中に、N型ベース領域２０aおよびN型ウェル領域２０bを作製した図である。Ｐ型基板１０は、一般的に１×１０14~１×１０15ｃｍ-3程度であり、N型ベース領域２０aおよびN型ウェル領域２０bは、イオン注入法によりＮ型不純物、例えばリンを１×１０12~１×１０13ｃｍ-2程度ドープし、熱拡散させることにより１×１０16~５×１０16ｃｍ-3程度の濃度で作製する。その後、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により膜厚約５００〜１０００ｎｍ程度のフィールド絶縁膜３０を形成し、素子分離領域とする。
【００１８】
図２（b）は、バイポーラトランジスタのN型ベース領域において、N型ウェル領域の深い部分を使用するために、N型ウェル領域をエッチングによってパターニングした図である。このときのエッチングはドライエッチングでもウェットエッチングでもよい。ここで、後に形成されるP型高濃度エミッタ領域はおよそ０．３μmの深さであり、P型エミッタ領域の濃度は１×１０20cm-3程度、深い部分のN型ウェル濃度は１×１０15〜３×１０15程度であるとすると、空乏層は約１μmほど伸びることになるので、エッチングして残すN型ウェル領域の深さは１．５〜２．０μm程度が望ましい。
【００１９】
図２（c）はゲート絶縁膜４０を作製後、ゲート電極および自己整合的にエミッタ領域７０aを形成するための分離領域を作製するため、ゲート絶縁膜４０上に多結晶シリコンを堆積させ、エッチングによってパターニングし、エミッタ領域分離用多結晶シリコン５０aとゲート電極５０bを作製した図である。ここで、エミッタ領域分離用多結晶シリコン５０aは、多結晶シリコン下部での寄生ＭＯＳトランジスタが動作しないよう、閾値をあげるためＮ型導電型とする。Ｎ型導電型とするには、イオン注入によりＮ型不純物例えばヒ素を５×１０15ｃｍ-2程度打ち込む。また、ゲート電極５０bはP型MOSトランジスタの閾値を下げるためP型導電型とする。P型導電型とするには、イオン注入によりP型不純物例えばBF２を８×１０15ｃｍ-2程度打ち込む。その後この半導体基板１０を約８５０度にて熱処理を行い、多結晶シリコン５０aおよび５０b中の不純物を拡散させる。そして、シート抵抗を低減させるため、高融点金属シリサイドを約１００nm程度堆積させ、フォトレジストでパターニングを施し、エッチングすることで形成する。尚、ここではエミッタ領域分離用多結晶シリコン５０aをＮ型導電型、ゲート電極５０bをP型導電型とする際にイオン注入法を用いたが、リンまたはヒ素、ボロンなどのプリデポを施してもよい。また、閾値をあげるために、多結晶シリコン下部にチャネルドープを施してもよい。
【００２０】
図３（ａ）はパターニングが施されたフォトレジスト１００を用いて、イオン注入法により高濃度Ｐ型不純物をドープし、エミッタ領域７０a、コレクタ電極用高濃度不純物領域７０b、およびソース用P型高濃度不純物領域７０cとドレイン用P型高濃度不純物領域７０dを作製している図である。ここで、高濃度Ｐ型不純物は例えばＢＦ２を５×１０15ｃｍ-2程度ドープし、５×１０19ｃｍ-3から１×１０21ｃｍ-3程度の高濃度Ｐ型不純物領域を形成する。
【００２１】
図３（ｂ）はフォトレジスト１００でパターニングを施し、イオン注入法により高濃度Ｎ型不純物をドープし、ベース電極用高濃度Ｎ型不純物領域６０aを作製している図である。ここで、高濃度Ｎ型不純物は例えばヒ素を５×１０15ｃｍ-2程度ドープし、５×１０19ｃｍ-3から１×１０21ｃｍ-3程度の高濃度Ｎ型不純物領域を形成する。
その後層間絶縁膜（図示せず）を堆積させ、フォトレジストをパターニングし、エッチングを施し、ベース金属電極８０a、エミッタ金属電極８０b、コレクタ金属電極８０c、ソース金属電極８０d、ドレイン金属電極８０e、多結晶シリコン金属電極を作製する。ここで、エミッタ領域分離用多結晶シリコン５０aの金属電極は、エミッタと同電位にすることで寄生のMOSトランジスタを駆動させなくすることができるが、通常のCMOS製造プロセスにおける閾値調節により寄生のMOSトランジスタ動作を制御できるため、回路状況に応じてベースと同電位にしたりコレクタと同電位にしたりしてもよい。
【００２２】
図４に示すのは本発明の第２の実施例の縦型バイポーラトランジスタである。エミッタ領域７０aのみをエッチングし、エミッタ領域がN型ベース領域２０aの深い部分に形成されるようにしたものである。
【００２３】
図５および図６に示すのは本発明の第２の実施例の縦型バイポーラトランジスタの製造方法である。
【００２４】
図５（a）は図２（a）と同じなので説明を省略する。図５（b）はゲート絶縁膜４０を作製後、ゲート電極および自己整合的にエミッタ領域７０aを形成するための分離領域を作製するため、ゲート絶縁膜４０上に多結晶シリコンを堆積させ、フォトレジスト１００をエッチングによってパターニングし、エミッタ領域分離用多結晶シリコン５０aとゲート電極５０bを作製した図である。
【００２５】
図６（ａ）は深いエミッタ領域７０aを形成するため、フォトレジスト１００をエッチングによりパターニングし、N型ウェル領域をドライエッチングによってパターニングした図である。
【００２６】
図６（ａ）は、図３（ａ）、（ｂ）と同様に、高濃度不純物領域を形成するためフォトレジストでパターニングし半導体基板上に部分選択的に不純物をドーピングした図である。その後層間絶縁膜（図示せず）を堆積させ、フォトレジストをパターニングし、エッチングを施し、エミッタ金属電極８０a、ベース金属電極８０b、コレクタ金属電極８０c、ソース金属電極８０d、ドレイン金属電極８０e、多結晶シリコン金属電極を作製する。
【００２７】
図７に示すのは本発明の第３の実施例の縦型バイポーラトランジスタである。エミッタ領域７０aを自己整合的に形成するためのマスクにフィールド絶縁膜３０を用い、エミッタ領域７０aのみをエッチングし、エミッタ領域がN型ベース領域２０aの深い部分に形成されるようにしたものである。
【００２８】
図８に示すのは本発明の第４の実施例である横型バイポーラトランジスタである。自己整合的にベース領域をエッチングにより形成するためのマスクとしてフィールド絶縁膜３０を用い、エッチング形成されたベース領域内にエミッタ領域７０ａおよびコレクタ領域７０ｂを配置してある。
【００２９】
なお、本実施の形態ではＰＮＰバイポーラトランジスタについて説明したが、Pウェルをベース領域とするＮＰＮバイポーラトランジスタについても同様の構成は可能である。
【産業上の利用可能性】
【００３０】
本発明は半導体装置の製造方法に関するもので、CMOS製造プロセスでバイポーラトランジスタを作製し、CMOS製造の際のウェルをバイポーラトランジスタのベース領域として用いるものに関する。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態である実施例を示す断面図
【図２】本発明の第１の実施形態である半導体装置の製造方法を示す工程断面図
【図３】本発明の第１の実施形態である半導体装置の製造方法を示す工程断面図（図２に続く工程）
【図４】本発明の第２の実施形態である実施例を示す断面図
【図５】本発明の第２の実施形態である半導体装置の製造方法を示す工程断面図
【図６】本発明の第２の実施形態である半導体装置の製造方法を示す工程断面図（図５に続く工程）
【図７】本発明の第３の実施形態である実施例を示す断面図
【図８】本発明の第４の実施形態である実施例を示す断面図
【図９】従来のバイポーラトランジスタの製造方法を示す断面図
【符号の説明】
【００３２】
１０   P型半導体基板
２０a  N型ベース領域
２０b  N型ウェル領域
３０   フィールド絶縁膜
４０   ゲート絶縁膜
５０a  エミッタ領域分離用多結晶シリコン
５０b  ゲート電極
６０a  ベース電極用高濃度Ｎ型不純物領域
７０a  エミッタ領域用高濃度P型不純物領域
７０b  コレクタ電極用高濃度P型不純物領域
７０c  ソース用高濃度P型不純物領域
７０d  ドレイン用高濃度P型不純物領域
８０a  エミッタ金属電極
８０b  ベース金属電極
８０c  コレクタ金属電極
８０d  ソース金属電極
８０e  ドレイン金属電極
９０a  PNPバイポーラトランジスタ
９０b  P型MOSトランジスタ
１００ フォトレジスト
【図１】
2009200082.tif 000003
【図２】
2009200082.tif 000004
【図３】
2009200082.tif 000005
【図４】
2009200082.tif 000006
【図５】
2009200082.tif 000007
【図６】
2009200082.tif 000008
【図７】
2009200082.tif 000009
【図８】
2009200082.tif 000010
【図９】
2009200082.tif 000011