(57)【要約】【課題】特殊な付加工程や材料を用いることなく、既存のＭＩＳ型トランジスタを主構成部材として用いるも、極めて簡易且つ確実に記憶情報の書き込み及び読み出しを行うことを可能とする。【解決手段】メモリセル１０の主構成部材であるＰ型ＭＯＳトランジスタ２１は、メモリセル１０において記憶素子として機能するものである。このＰ型ＭＯＳトランジスタ２１に所定の高電圧を印加すると、ＨＣＩによるＩoffリークが増加する、いわゆるＩoffリーク現象が発生する。このＩoffリーク現象がＰ型ＭＩＳトランジスタに保存される性質ものであることを利用して、ＭＯＳトランジスタ２１を記憶素子として用いる。【選択図】図２
2009217918.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型ＭＩＳトランジスタと、
前記Ｐ型ＭＩＳトランジスタに第１の電圧を印加する第１の電圧電源と、
前記Ｐ型ＭＩＳトランジスタの第１の状態と第２の状態とを検出するセンシング回路と
を含み、
前記第１の電圧電源による前記第１の電圧が印加されていない前記Ｐ型ＭＩＳトランジスタの前記第１の状態と、前記第１の電圧電源により前記第１の電圧が印加された前記Ｐ型ＭＩＳトランジスタの前記第２の状態とを利用して、前記Ｐ型ＭＩＳトランジスタに情報を記憶することを特徴とする半導体記憶装置。
【請求項２】
複数の前記Ｐ型ＭＩＳトランジスタが行列状に配設されてなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記Ｐ型ＭＩＳトランジスタと直列に接続された選択トランジスタを更に含み、
前記Ｐ型ＭＩＳトランジスタのゲートと    、前記選択トランジスタのゲート電極とに個別に電圧が印加されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記Ｐ型ＭＩＳトランジスタと前記選択トランジスタとの間に接続された、一対のスイッチングトランジスタと付加トランジスタとを有する付加回路を更に含むことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第１電圧電源は、前記Ｐ型ＭＩＳトランジスタへの前記第１の電圧として複数電位の印加態様を有しており、
前記Ｐ型ＭＩＳトランジスタに、前記各印加態様に応じて３値以上の多値記憶を行うことを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
第１の電圧を印加することによりＩoff現象が発生するＰ型ＭＩＳトランジスタを用いて、
前記第１の電圧が印加されていない前記Ｐ型ＭＩＳトランジスタの第１の状態と、前記第１の電圧が印加された前記Ｐ型ＭＩＳトランジスタの第２の状態とを利用して、前記Ｐ型ＭＩＳトランジスタに情報を記憶することを特徴とする半導体記憶装置の使用方法。
【請求項７】
前記Ｐ型ＭＩＳトランジスタへの前記第１の電圧の相異なる複数種類の印加態様により、前記Ｐ型ＭＩＳトランジスタに前記各印加態様に応じた相異なる複数のＩoffリーク量を設定して３値以上の多値記憶を行うことを特徴とする請求項６に記載の半導体記憶装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、ＭＩＳ（Metal-Insulator-Semiconductor）とを利用した不揮発性の半導体記憶装置及びその使用方法に関する。
【背景技術】
【０００２】
従来より、電気的に記憶情報の書き込みが可能であり、電源を断っても記憶情報が維持される半導体記憶装置として、ＥＰＲＯＭやＥＥＰＲＯＭのように浮遊ゲートを有する半導体メモリや、ＭＲＡＭのように磁性体材料を用いた半導体メモリ等が開発されている。
【０００３】
【特許文献１】特開２００６−１２７７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＥＰＲＯＭやＥＥＰＲＯＭでは、トンネル絶縁膜上に浮遊ゲート及びキャパシタ膜を介して制御ゲートを形成するという比較的多数の積層構成を採り、またＭＲＡＭでは通常の半導体製造工程では使用しない特殊な磁性体材料を使用する構成を採る。そのため、高精度の製造工程管理や付加工程が必須となり、製造工程の複雑化や製造コスト増、製造時間の増加等を招く。
【０００５】
本件は、上記の課題に鑑みてなされたものであり、特殊な付加工程や材料を用いることなく、既存のＭＩＳ型トランジスタを主構成部材として用いるも、極めて簡易且つ確実に記憶情報の書き込み及び読み出しを行うことを可能とする信頼性の高い半導体記憶装置及びその使用方法を提供することを目的とする。なお、ＭＩＳトランジスタとして、ゲート電極が金属であるものだけでなく、ポリシリコンを用いたゲート電極を有するトランジスタにも、本件は適用可能である。
【課題を解決するための手段】
【０００６】
本件の半導体記憶装置は、Ｐ型ＭＩＳトランジスタと、前記Ｐ型ＭＩＳトランジスタに第１の電圧を印加する第１の電圧電源と、記Ｐ型ＭＩＳトランジスタの第１の状態と第２の状態とを検出するセンシング回路とを含み、前記第１の電圧電源による前記第１の電圧が印加されていない前記Ｐ型ＭＩＳトランジスタの前記第１の状態と、前記第１の電圧電源により前記第１の電圧が印加された前記Ｐ型ＭＩＳトランジスタの前記第２の状態とを利用して、前記Ｐ型ＭＩＳトランジスタに情報を記憶する。
【０００７】
本件の半導体記憶装置の使用方法は、第１の電圧を印加することによりＩoff現象が発生するＰ型ＭＩＳトランジスタを用いて、前記第１の電圧が印加されていない前記Ｐ型ＭＩＳトランジスタの第１の状態と、前記第１の電圧が印加された前記Ｐ型ＭＩＳトランジスタの第２の状態とを利用して、前記Ｐ型ＭＩＳトランジスタに情報を記憶する。
【発明の効果】
【０００８】
本件によれば、特殊な付加工程や材料を用いることなく、既存のＭＩＳ型トランジスタを主構成部材として用いるも、極めて簡易且つ確実に記憶情報の書き込み及び読み出しを行うことを可能とする信頼性の高い半導体記憶装置が実現する。
【発明を実施するための最良の形態】
【０００９】
―本発明の基本骨子―
本発明者は、既存のＭＩＳ型トランジスタを主構成部材として用いた不揮発性の半導体記憶装置を実現すべく鋭意検討した結果、本発明に想到した。
Ｐ型ＭＩＳトランジスタでは、その更なる微細化が進行するにつれて、新たな劣化現象として、いわゆるＨＣＩ(Hot Carrier Injection)によるＩoffリーク（ゲートオフ時のソース−ドレイン間のリーク電流）の増加（以下、Ｉoffリーク現象と言う。）が顕著となることが知られている。
【００１０】
通常、このＩoffリーク現象は、Ｐ型ＭＩＳトランジスタの性能を劣化させるものであるとして問題とされる。本発明では、このＩoffリーク現象がＰ型ＭＩＳトランジスタに保存される性質ものであることに着目し、これを積極的に利用し、言わば当該劣化を適宜に制御することによって、不揮発性の半導体記憶装置を実現する。
【００１１】
Ｐ型ＭＩＳトランジスタでは、通常使用する際に印加する電圧よりも高い所定の高電圧を印加することにより、Ｉoffリーク現象が発生する。本発明では、この性質を情報記憶に適用し、メモリセルの主構成部材をＰ型ＭＩＳトランジスタとして、高電圧が印加されていないＰ型ＭＩＳトランジスタの第１の状態と、高電圧が印加されてＩoffリーク現象が発生したＰ型ＭＩＳトランジスタの第２の状態とを利用して、Ｐ型ＭＩＳトランジスタに情報を記憶する。
【００１２】
複数のメモリセルを行列状に配設してメモリセルアレイを構成する。各メモリセルには、半導体メモリとなるＰ型ＭＩＳトランジスタの選択トランジスタを設けても良い。この場合、選択トランジスタとしては、Ｉoffリーク現象の影響を受け難いＮ型ＭＩＳトランジスタを採用することが好適である。
【００１３】
また、Ｐ型ＭＩＳトランジスタでは、高電圧の相異なる複数種類の印加態様により、Ｐ型ＭＩＳトランジスタに各印加態様に応じた相異なる複数のＩoffリーク量を設定して、３値以上の多値記憶を行うように構成することもできる。ここで、複数種類の印加態様としては、Ｐ型ＭＩＳトランジスタでは印加する高電圧の値に従ってＩoffリーク量が定まる性質を利用して、複数種類の異なる印加電圧値を設定することが好適である。また、複数種類の印加態様の他の例として、Ｐ型ＭＩＳトランジスタでは高電圧の印加時間に従ってＩoffリーク量が定まる性質を利用して、複数種類の異なる電圧印加時間を設定することも考えられる。
【００１４】
―本発明を適用した好適な諸実施形態―
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１５】
（第１の実施形態）
本実施形態では、ＣＭＯＳトランジスタ型の１セル／１ビット構成のメモリセルを備えた半導体記憶装置を例示する。なお、その他のＣＭＩＳトランジスタ型、例えばゲート絶縁膜として酸化膜に代わって窒化膜又は酸化膜及び窒化膜の積層構成等のものを採用しても良い。
図１は、第１の実施形態による半導体記憶装置の概略構成を模式的に示すブロック図である。
【００１６】
この半導体記憶装置は、１セル／１ビット構成のメモリセル１０が行列状に配設されてなるメモリセルアレイ１１と、各種の入出力がなされる入出力インターフェース回路１２と、メモリセルアレイ１１における所定のワード線を選択する行デコーダ１３と、メモリセルアレイ１１における所定のデータ線を選択する列デコーダ１４と、入出力インターフェース回路１２との間でメモリセルアレイ１１のデータの入出力を行ない、メモリセルアレイ１１の情報の読み出し及び書き込みを制御する制御回路１５とを備えて構成されている。
【００１７】
メモリセルアレイ１１は、複数のメモリセル１０が行列状に配設されている。メモリセルアレイ１１では、ワード線（ＷＬ）を介して行デコーダ１３と、データ線を介して列デコーダ１４と接続され、行デコーダ１３により所定のワード線を、列デコーダ１４により所定のデータ線をそれぞれ選択することにより、所定のメモリセル１０が選択される。
【００１８】
メモリセル１０の概略回路構成を図２に示す。
このメモリセル１０は、Ｐ型ＭＯＳトランジスタ２１と、Ｐ型ＭＯＳトランジスタ２１と直列に接続されたＮ型ＭＯＳトランジスタ２２と、Ｐ型ＭＯＳトランジスタ２１に高電圧を印加する高電圧電源２３と、Ｉoffリークを検知するセンシング回路２４とを備えて構成されている。
【００１９】
Ｐ型ＭＯＳトランジスタ２１は、メモリセル１０において記憶素子として機能するものである。このＰ型ＭＯＳトランジスタ２１に所定の高電圧、例えば通常使用する際に印加する電圧（例えば１．８Ｖ）よりも高い所定の高電圧、例えば６Ｖを印加すると、ＨＣＩによるＩoffリーク（ゲートオフ時のソース−ドレイン間のリーク電流）が増加する、いわゆるＩoffリーク現象が発生する。本実施形態では、このＩoffリーク現象がＰ型ＭＩＳトランジスタに保存される性質ものであることを利用して、ＭＯＳトランジスタ２１を記憶素子として用いる。
【００２０】
Ｎ型ＭＯＳトランジスタ２２は、Ｐ型ＭＯＳトランジスタ２１とソース／ドレインの一方が共通となるように接続されており、Ｐ型ＭＯＳトランジスタ２１の選択トランジスタとして機能するものである。Ｐ型ＭＯＳトランジスタ２１のゲート端子２１ａと、Ｎ型ＭＯＳトランジスタ２２のゲート端子２２ａとは接続されておらず、別個にゲート電圧が印加される構成とされている。
【００２１】
高電圧電源２３は、Ｐ型ＭＯＳトランジスタ２１への記憶情報の書き込み時に、Ｐ型ＭＯＳトランジスタ２１の他方のソース／ドレインに、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が発生するに足る電圧（以下、Ｉoffリーク電圧と言う。）を印加するものである。
【００２２】
センシング回路２４は、Ｐ型ＭＯＳトランジスタ２１にＩoffリークが流れるか否かを判定するためのものである。ここでは例えば、Ｉoffリークと等しい閾値が設定されており、Ｐ型ＭＯＳトランジスタ２１を流れた電流が閾値以上である場合にはＩoffリークが流れていると判定され、閾値より小値である場合にはＩoffリークが流れていないと判定する構成を採る。センシング回路２４は、制御回路１５と接続されている。
【００２３】
このメモリセル１０を用いた記憶情報の書き込み及び読み出しの方法について、図３を用いて説明する。
記憶情報の書き込みを行うには、先ず、制御回路１５の制御により、行デコーダ１３及び列デコーダ１４を用いて所望のメモリセル１０の選択トランジスタであるＮ型ＭＯＳトランジスタ２２を選択する。
【００２４】
そして、メモリセル１０に記憶情報"１"を書き込む際には、図３（ａ）に示すように、制御回路１５の制御により、Ｐ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジスタ２２をそれぞれオンの状態（Ｐ型ＭＯＳトランジスタ２１のゲート端子及びＮ型ＭＯＳトランジスタ２２のゲート端子にそれぞれの動作電圧である電圧ＶL，ＶHを印加する。）とし、高電圧電源２３によりＰ型ＭＯＳトランジスタ２１にＩoffリーク電圧を印加する。これにより、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が発生する。このＩoffリーク現象はＰ型ＭＩＳトランジスタ２１に保存される。一方、Ｎ型ＭＯＳトランジスタ２２はホットキャリア（ＨＣ）が生じない（生じ難い）構成であるため、Ｉoffリーク現象は発生しない。
【００２５】
メモリセル１０に記憶情報"０"を書き込む際には、上記のような高電圧電源２３によるＩoffリーク電圧の印加を行わず、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が保存されていない状態にしておけば良い。
【００２６】
ここで、ＨＣＩによるＩoffリーク現象は、低温下で劣化が加速される。そこで、この性質を利用して、記憶情報の書き込みを低温下で行うことにより、書き込み時間を短縮させることができる。具体的には、例えば半導体記憶装置の製造プロセス内で記憶情報を書き込む場合において、当該書き込み工程で環境温度を低温、例えば−３０℃〜０℃程度、ここでは例えば−２０℃に設定し、上記の書き込み動作を実行する。ここで、環境温度が１５０℃より高いとＩoffリーク現象を十分に進行させることが困難であり、また−４０℃より低く設定するのは製造プロセスの設備上困難である。更に、実際の使用環境等を考慮すれば、上記の温度範囲が適切である。
【００２７】
低温で記憶情報の書き込み動作を行うことによりプログラム効率が向上するため、Ｉoffリーク現象を十分に確保して比較的大きなＩoffリークを得ることができる。これにより、プログラム状態と非プログラム状態とのマージン（記憶情報"１"の状態と記憶情報"０"の状態とのマージン）が大きくなるため、実用時における劣化回復現象に対する耐久性が上がり、信頼性を向上させることができる。
【００２８】
メモリセル１０から記憶情報を読み出す際には、先ず、制御回路１５の制御により、行デコーダ１３及び列デコーダ１４を用いて所望のメモリセル１０の選択トランジスタであるＮ型ＭＯＳトランジスタ２２を選択する。
【００２９】
そして、制御回路１５の制御により、Ｐ型ＭＯＳトランジスタ２１をオフの状態とし、Ｎ型ＭＯＳトランジスタ２２をオンの状態とする。即ち、Ｐ型ＭＯＳトランジスタ２１のゲート端子及びＮ型ＭＯＳトランジスタ２２のゲート端子に共に電圧ＶHを印加する。このとき、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が保存されていれば、図３（ｂ）に示すように、Ｐ型ＭＯＳトランジスタ２１にはオフの状態にも係わらずＩoffリークが流れる。一方、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が保存されていなければ、図３（ｃ）に示すように、Ｐ型ＭＯＳトランジスタ２１はオフの状態であるために電流は流れない。
【００３０】
本実施形態では、Ｐ型ＭＯＳトランジスタ２１をオフの状態とし、Ｎ型ＭＯＳトランジスタ２２をオンの状態として、センシング回路２４により電流判定を行う。制御回路１５は、Ｐ型ＭＯＳトランジスタ２１にＩoffリークが流れていると判定された場合には、Ｐ型ＭＯＳトランジスタ２１に書き込まれた記憶情報は"１"であると判断する。一方、制御回路１５は、Ｐ型ＭＯＳトランジスタ２１にＩoffリークが流れていないと判定された場合には、Ｐ型ＭＯＳトランジスタ２１に書き込まれた記憶情報は"０"であると判断する。
【００３１】
以上説明したように、本実施形態によれば、特殊な付加工程や材料を用いることなく、既存のＭＩＳ型トランジスタ、本実施形態ではＰ型ＭＯＳトランジスタ２１を主構成部材として用いるも、極めて簡易且つ確実に記憶情報の書き込み及び読み出しを行うことを可能とする信頼性の高い半導体記憶装置が実現する。
【００３２】
なお、本実施形態においては、ＣＭＯＳトランジスタ型のメモリセル１０を例示したが、Ｎ型ＭＯＳトランジスタ２２を設けずにＰ型ＭＯＳトランジスタ２１、高電圧電源２３及びセンシング回路２４からメモリセルを構成し、例えばメモリセルアレイの外部にメモリセルの選択回路を設けるように構成しても良い。
また、メモリセルにおいて、選択トランジスタとして、Ｎ型ＭＯＳトランジスタ２２の代わりにＰ型ＭＯＳトランジスタやダイオード等を用いることもできる。
【００３３】
（変形例）
ここで、第１の実施形態の変形例について説明する。
本例では、第１の実施形態と同様にＣＭＯＳトランジスタ型の１セル／１ビット構成のメモリセルを備えた半導体記憶装置を例示するが、メモリセルに付加回路が設けられる点で相違する。
図４は、第１の実施形態の変形例による半導体記憶装置におけるメモリセルの構成を示す回路構成図である。
【００３４】
図４に示すように、メモリセル２０は、第１の実施形態で説明したＰ型ＭＯＳトランジスタ２１、Ｎ型ＭＯＳトランジスタ２２、高電圧電源２３及びセンシング回路２４に加えて、センシング回路２４とＮ型ＭＯＳトランジスタ２２との間に接続された、Ｎ型ＭＯＳトランジスタ２２のＩoffリーク現象を確実に防止する付加回路２５を更に備えて構成される。
【００３５】
付加回路２５は、一対のスイッチングトランジスタ３１ａ，３１ｂと、付加トランジスタ３２とを備えて構成されている。
スイッチングトランジスタ３１ａは、センシング回路２４とＮ型ＭＯＳトランジスタ２２との間に直列に接続されている。スイッチングトランジスタ３１ｂ及び付加トランジスタ３２は、スイッチングトランジスタ３１ａとは並列接続されるように、直列に接続されている。
付加トランジスタ３２としては、Ｉoffリーク現象が惹起され難いトランジスタ特性(能力)に優れた半導体素子、例えば、ＬＤＤ構造のような電界緩和効果のあるプロセス構造をもったトランジスタやゲート長の長いトランジスタを用いることが好適である。
【００３６】
このメモリセル２０では、記憶情報"１"を書き込む際に、先ず、制御回路１５の制御により、行デコーダ１３及び列デコーダ１４を用いて所望のメモリセル１０の選択トランジスタであるＮ型ＭＯＳトランジスタ２２を選択する。
【００３７】
そして、制御回路１５の制御により、Ｐ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジスタ２２をそれぞれオンの状態とする。更に、スイッチングトランジスタ３１ａをオフ、スイッチングトランジスタ３１ｂをオンの状態とし、高電圧電源２３によりＰ型ＭＯＳトランジスタ２１にＩoffリーク電圧を印加する。
【００３８】
これにより、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が発生する。このＩoffリーク現象はＰ型ＭＩＳトランジスタ２１に保存される。同時に、付加トランジスタ３２にもＩoffリーク電圧が印加される。一方、スイッチングトランジスタ３１ａがオフの状態とされているため、Ｎ型ＭＯＳトランジスタ２２にはＩoffリーク電圧は印加されない。
【００３９】
そして、その他の場合、即ち記憶情報"０"の書き込み時及び記憶情報の読み出し時には、スイッチングトランジスタ３１ａをオン、スイッチングトランジスタ３１ｂをオフの状態に設定する。
【００４０】
このように本例では、上記した第１の実施形態により奏される諸効果に加え、メモリセル２０に付加回路２５を設けることにより、Ｎ型ＭＯＳトランジスタ２２へのＩoffリーク電圧の印加が遮断され、Ｎ型ＭＯＳトランジスタ２２のＩoffリーク現象が確実に防止される。この場合、選択トランジスタとしてはＮ型ＭＯＳトランジスタに限定されず、Ｐ型ＭＯＳトランジスタ等のＩoffリーク現象が発生し易い半導体素子でも積極的に設けることができるため、構成部材の選択の余地が広がる。
【００４１】
（第２の実施形態）
本実施形態では、ＣＭＯＳトランジスタ型の１セル／２ビット構成の多値メモリセルを備えた半導体記憶装置を例示する。なお、第１の実施形態のメモリセルと同一の構成部材については同符号を付して詳しい説明を省略する。
図５は、第２の実施形態による半導体記憶装置におけるメモリセルの構成を示す回路構成図である。
【００４２】
図５に示すように、メモリセル３０は、２ビット（４値）の記憶情報が格納可能な多値メモリセルであって、第１の実施形態で説明したＰ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジスタ２２と、Ｐ型ＭＯＳトランジスタ２１に高電圧を印加する高電圧電源４１と、Ｉoffリークを検知するセンシング回路４２とを備えて構成されている。
【００４３】
高電圧電源４１は、相異なる複数種類の高電圧の印加態様を行うものであり、異なる電圧Ｖ１，Ｖ２，Ｖ３（Ｖ１＜Ｖ２＜Ｖ３）を選択的にＰ型ＭＯＳトランジスタ２１に同一時間、或いは同一パルス印加するものである。ここでは、Ｐ型ＭＩＳトランジスタでは印加する高電圧の値に従ってＩoffリーク量が定まる性質を利用している。具体的には、Ｐ型ＭＯＳトランジスタ２１に電圧Ｖ１を印加した場合、Ｐ型ＭＩＳトランジスタ２１にはＩoffリーク現象が生じてＩoffリークＩ１が保存される。同様に、Ｐ型ＭＯＳトランジスタ２１に電圧Ｖ２を印加した場合にはＩoffリークＩ２が、電圧Ｖ３を印加した場合にはＩoffリークＩ３がそれぞれ保存される。ここで、Ｉ１＜Ｉ２＜Ｉ３である。
【００４４】
なお、上記のように相異なる複数種類の高電圧の印加態様を行う代わりに、Ｐ型ＭＩＳトランジスタでは高電圧の印加時間に従ってＩoffリーク量が定まる性質を利用して、複数種類の異なる電圧印加時間を設定して、Ｐ型ＭＯＳトランジスタ２１にＩoffリークＩ１，Ｉ２，Ｉ３を適宜保存させることも考えられる。
【００４５】
センシング回路４２は、Ｐ型ＭＯＳトランジスタ２１にＩoffリークＩ１，Ｉ２，Ｉ３が流れるか否かを判定するためのものである。ここでは例えば、図６に示すように、０より大値でＩoffリークＩ１よりも小値の閾値ＳＶ１と、ＩoffリークＩ１より大値でＩoffリークＩ２よりも小値の閾値ＳＶ２と、ＩoffリークＩ２より大値でＩoffリークＩ３よりも小値の閾値ＳＶ３とが設定されている。Ｐ型ＭＯＳトランジスタ２１を流れた電流が、閾値ＳＶ３よりも大値である場合にはＩoffリークＩ３が流れていると判定され、閾値ＳＶ２よりも大値で閾値ＳＶ３よりも小値である場合にはＩoffリークＩ２が流れていると判定され、閾値ＳＶ１よりも大値で閾値ＳＶ２よりも小値である場合にはＩoffリークＩ１が流れていると判定され、閾値ＳＶ１より小値である場合にはＩoffリークは流れていないと判定する。センシング回路４２は、制御回路１５と接続されている。
【００４６】
このメモリセル３０を用いた記憶情報の書き込み及び読み出しの方法について、図７及び図８を用いて説明する。
記憶情報の書き込みを行うには、先ず、制御回路１５の制御により、行デコーダ１３及び列デコーダ１４を用いて所望のメモリセル３０の選択トランジスタであるＮ型ＭＯＳトランジスタ２２を選択する。
【００４７】
そして、メモリセル１０に記憶情報"１１"を書き込む際には、図７に示すように、制御回路１５の制御により、Ｐ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジスタ２２をそれぞれオンの状態とし、高電圧電源４１によりＰ型ＭＯＳトランジスタ２１に電圧Ｖ３を印加する。これにより、Ｐ型ＭＯＳトランジスタ２１に電圧Ｖ３に対応するＩoffリーク現象（Ｉoffリーク量がＩ３となる）が発生する。このＩoffリーク現象はＰ型ＭＩＳトランジスタ２１に保存される。
【００４８】
同様に、メモリセル１０に記憶情報"１０"を書き込む際には、制御回路１５の制御により、Ｐ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジスタ２２をそれぞれオンの状態とし、高電圧電源４１によりＰ型ＭＯＳトランジスタ２１に電圧Ｖ２を印加する。これにより、Ｐ型ＭＯＳトランジスタ２１に電圧Ｖ２に対応するＩoffリーク現象（Ｉoffリーク量がＩ２となる）が発生する。このＩoffリーク現象はＰ型ＭＩＳトランジスタ２１に保存される。
【００４９】
同様に、メモリセル１０に記憶情報"０１"を書き込む際には、制御回路１５の制御により、Ｐ型ＭＯＳトランジスタ２１及びＮ型ＭＯＳトランジスタ２２をそれぞれオンの状態とし、高電圧電源４１によりＰ型ＭＯＳトランジスタ２１に電圧Ｖ１を印加する。これにより、Ｐ型ＭＯＳトランジスタ２１に電圧Ｖ１に対応するＩoffリーク現象（Ｉoffリーク量がＩ１となる）が発生する。このＩoffリーク現象はＰ型ＭＩＳトランジスタ２１に保存される。
【００５０】
ここで、Ｎ型ＭＯＳトランジスタ２２はホットキャリア（ＨＣ）が生じない（生じ難い）構成であるため、Ｉoffリーク現象は発生しない。
【００５１】
メモリセル１０に記憶情報"００"を書き込む際には、上記のような高電圧電源４１による電圧の印加を行わず、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が保存されていない状態にしておけば良い。
【００５２】
メモリセル１０から記憶情報を読み出す際には、先ず、制御回路１５の制御により、行デコーダ１３及び列デコーダ１４を用いて所望のメモリセル３０の選択トランジスタであるＮ型ＭＯＳトランジスタ２２を選択する。
【００５３】
そして、制御回路１５の制御により、Ｐ型ＭＯＳトランジスタ２１をオフの状態とし、Ｎ型ＭＯＳトランジスタ２２をオンの状態とする。即ち、Ｐ型ＭＯＳトランジスタ２１のゲート端子及びＮ型ＭＯＳトランジスタ２２のゲート端子に共に電圧ＶHを印加する。このとき、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が保存されていれば、に示すように、Ｐ型ＭＯＳトランジスタ２１にはオフの状態にも係わらずＩoffリークが流れる。一方、Ｐ型ＭＯＳトランジスタ２１にＩoffリーク現象が保存されていなければ、Ｐ型ＭＯＳトランジスタ２１はオフの状態であるために電流は流れない。
【００５４】
本実施形態では、Ｐ型ＭＯＳトランジスタ２１をオフの状態とし、Ｎ型ＭＯＳトランジスタ２２をオンの状態として、センシング回路４２により電流判定を行う。制御回路１５は、図８（ａ）に示すように、Ｐ型ＭＯＳトランジスタ２１にＩoffリークＩ３が流れていると判定された場合には、Ｐ型ＭＯＳトランジスタ２１に書き込まれた記憶情報は"１１"であると判断する。図８（ｂ）に示すように、Ｐ型ＭＯＳトランジスタ２１にＩoffリークＩ２が流れていると判定された場合には、Ｐ型ＭＯＳトランジスタ２１に書き込まれた記憶情報は"１０"であると判断する。図８（ｃ）に示すように、Ｐ型ＭＯＳトランジスタ２１にＩoffリークＩ１が流れていると判定された場合には、Ｐ型ＭＯＳトランジスタ２１に書き込まれた記憶情報は"０１"であると判断する。図８（ｄ）に示すように、Ｐ型ＭＯＳトランジスタ２１にＩoffリークが流れていないと判定された場合には、Ｐ型ＭＯＳトランジスタ２１に書き込まれた記憶情報は"００"であると判断する。
【００５５】
以上説明したように、本実施形態によれば、特殊な付加工程や材料を用いることなく、既存のＭＩＳ型トランジスタ、本実施形態ではＰ型ＭＯＳトランジスタ２１を主構成部材として用いるも、極めて簡易且つ確実に多値の記憶情報の書き込み及び読み出しを行うことを可能とする信頼性の高い半導体記憶装置が実現する。
【００５６】
なお、本実施形態においては、１セル／２ビット構成の多値メモリセルについて例示したが、所定の高電圧電源及びセンシング回路を設けることにより、１セル／Ｎビット構成（Ｎは３以上の自然数）の多値メモリセルを実現することができる。
また、本実施形態でも、第１の実施形態の変形例のように、メモリセル３０に付加回路を設けるようにしても良い。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態による半導体記憶装置の概略構成を模式的に示すブロック図である。
【図２】第１の実施形態による半導体記憶装置におけるメモリセルの回路構成図である。
【図３】第１の実施形態による半導体記憶装置におけるメモリセルに対する記憶情報の書き込み及び読み出しの方法を説明するための回路構成図である。
【図４】第１の実施形態の変形例による半導体記憶装置におけるメモリセルの回路構成図である。
【図５】第２の実施形態による半導体記憶装置におけるメモリセルの構成を示す回路構成図である。
【図６】センシング回路に設定された閾値の一例を説明するための模式図である。
【図７】第２の実施形態による半導体記憶装置におけるメモリセルに対する記憶情報の書き込みの方法を説明するための回路構成図である。
【図８】第２の実施形態による半導体記憶装置におけるメモリセルに対する記憶情報の読み出しの方法を説明するための回路構成図である。
【符号の説明】
【００５８】
１０，２０，３０  メモリセル
１１  メモリセルアレイ
１２  入出力インターフェース回路
１３  行デコーダ
１４  列デコーダ
１５  制御回路
２１  Ｐ型ＭＯＳトランジスタ
２２  Ｎ型ＭＯＳトランジスタ
２３，４１  高電圧電源
２４，４２  センシング回路
２５  付加回路
３１ａ，３１ｂ  スイッチングトランジスタ
３２  付加トランジスタ
【図１】
2009217918.tif 000003
【図２】
2009217918.tif 000004
【図３】
2009217918.tif 000005
【図４】
2009217918.tif 000006
【図５】
2009217918.tif 000007
【図６】
2009217918.tif 000008
【図７】
2009217918.tif 000009
【図８】
2009217918.tif 000010