(57)【要約】【課題】ストレスライナー膜の形成を適切に実施できる半導体装置およびその製造方法を提供する。【解決手段】シリコン窒化膜１１０は、ＰＭＯＳ領域１００ｐおよびＮＭＯＳ領域１００ｎにおいて、サイドウォールとしてのシリコン窒化膜１０６の両側壁に形成され（第１のストレスライナー膜）、シリコン窒化膜１１２は、ＮＭＯＳ領域１００ｎにおいて、フルシリサイドゲート電極１０３およびシリコン窒化膜１０６，１１０を覆うように形成される（第２のストレスライナー膜）。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一の半導体基板上に有する半導体装置を製造する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲートポリシリコン層を形成する工程と、
前記ゲート絶縁膜および前記ゲートポリシリコン層を所定のゲートパターンにエッチングすることにより、前記ＰＭＩＳ領域にＰＭＩＳゲート絶縁膜およびＰＭＩＳゲートポリシリコン層を形成するとともに前記ＮＭＩＳ領域にＮＭＩＳゲート絶縁膜およびＮＭＩＳゲートポリシリコン層を形成する工程と、
前記ＰＭＩＳゲート絶縁膜および前記ＰＭＩＳゲートポリシリコン層の両側壁ならびに前記ＮＭＩＳゲート絶縁膜および前記ＮＭＩＳゲートポリシリコン層の両側壁に、それぞれ、ＰＭＩＳサイドウォールおよびＮＭＩＳサイドウォールを形成するサイドウォール形成工程と、
前記ＰＭＩＳゲートポリシリコン層およびＮＭＩＳゲートポリシリコン層ならびに前記ＰＭＩＳサイドウォールおよびＮＭＩＳサイドウォールを覆うように第１のストレスライナー膜を形成する第１のストレスライナー膜形成工程と、
平坦化処理を施すことにより前記ＰＭＩＳゲートポリシリコン層およびＮＭＩＳゲートポリシリコン層の上面を露出させる工程と、
前記ＰＭＩＳゲートポリシリコン層およびＮＭＩＳゲートポリシリコン層を全体的に金属層とシリサイド反応させることによりＰＭＩＳフルシリサイドゲート電極およびＮＭＩＳフルシリサイドゲート電極を形成する工程と、
前記ＮＭＩＳフルシリサイドゲート電極および前記ＮＭＩＳサイドウォールを覆うように、引っ張り応力を有する第２のストレスライナー膜を形成する第２のストレスライナー膜形成工程と
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記ＰＭＩＳゲートポリシリコン層および前記ＰＭＩＳサイドウォールを覆うように、圧縮応力を有する第３のストレスライナー膜を形成する工程
をさらに備える半導体装置の製造方法。
【請求項３】
Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一の半導体基板上に有する半導体装置を製造する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲートポリシリコン層を形成する工程と、
前記ゲート絶縁膜および前記ゲートポリシリコン層を所定のゲートパターンにエッチングすることにより、前記ＰＭＩＳ領域にＰＭＩＳゲート絶縁膜およびＰＭＩＳゲートポリシリコン層を形成するとともに前記ＮＭＩＳ領域にＮＭＩＳゲート絶縁膜およびＮＭＩＳゲートポリシリコン層を形成する工程と、
前記ＰＭＩＳゲート絶縁膜および前記ＰＭＩＳゲートポリシリコン層の両側壁ならびに前記ＮＭＩＳゲート絶縁膜および前記ＮＭＩＳゲートポリシリコン層の両側壁に、それぞれ、ＰＭＩＳサイドウォールおよびＮＭＩＳサイドウォールを形成するサイドウォール形成工程と、
前記ＰＭＩＳゲートポリシリコン層およびＮＭＩＳゲートポリシリコン層ならびに前記ＰＭＩＳサイドウォールおよびＮＭＩＳサイドウォールを覆うように第１のストレスライナー膜を形成する第１のストレスライナー膜形成工程と、
平坦化処理を施すことにより前記ＰＭＩＳゲートポリシリコン層およびＮＭＩＳゲートポリシリコン層の上面を露出させる工程と、
前記ＰＭＩＳゲートポリシリコン層およびＮＭＩＳゲートポリシリコン層を全体的に金属層とシリサイド反応させることによりＰＭＩＳフルシリサイドゲート電極およびＮＭＩＳフルシリサイドゲート電極を形成する工程と、
前記ＰＭＩＳフルシリサイドゲート電極および前記ＰＭＩＳサイドウォールを覆うように、圧縮応力を有する第２のストレスライナー膜を形成する工程と
を備える半導体装置の製造方法。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法であって、
前記サイドウォール形成工程は、
前記ＰＭＩＳゲート絶縁膜および前記ＰＭＩＳゲートポリシリコン層の両側壁ならびに前記ＮＭＩＳゲート絶縁膜および前記ＮＭＩＳゲートポリシリコン層の両側壁に、それぞれ、第１ＰＭＩＳサイドウォールおよび第１ＮＭＩＳサイドウォールならびに当該第１ＰＭＩＳサイドウォールおよび第１ＮＭＩＳサイドウォールとは材質が異なる第２ＰＭＩＳサイドウォールおよび第２ＮＭＩＳサイドウォールを形成する工程と、
前記第２ＰＭＩＳサイドウォールおよび第２ＮＭＩＳサイドウォールを選択的に除去し前記第１ＰＭＩＳサイドウォールおよび第１ＮＭＩＳサイドウォールを残す工程と
を備える半導体装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法であって、
前記第１および第２のストレスライナー膜形成工程は、シリコン窒化膜を堆積する工程
を含む
半導体装置の製造方法。
【請求項６】
Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一の半導体基板上に有する半導体装置であって、
前記ＰＭＩＳ領域において所定のゲートパターンに基づき前記半導体基板上に順に配置されたＰＭＩＳゲート絶縁膜およびＰＭＩＳフルシリサイドゲート電極ならびに前記ＰＭＩＳゲート絶縁膜および前記ＰＭＩＳフルシリサイドゲート電極の両側壁に配置されたＰＭＩＳサイドウォールと、
前記ＮＭＩＳ領域において所定のゲートパターンに基づき前記半導体基板上に順に配置されたＮＭＩＳゲート絶縁膜およびＮＭＩＳフルシリサイドゲート電極ならびに前記ＮＭＩＳゲート絶縁膜および前記ＮＭＩＳフルシリサイドゲート電極の両側壁に配置されたＮＭＩＳサイドウォールと、
前記ＰＭＩＳサイドウォールおよび前記ＮＭＩＳサイドウォールの両側壁にそれぞれ配置された第１のストレスライナー膜と、
前記ＮＭＩＳ領域において前記ＮＭＩＳフルシリサイドゲート電極および前記ＮＭＩＳサイドウォールを覆うように配置され前記ＰＭＩＳ領域において配置されない、引っ張り応力を有する第２のストレスライナー膜と
を備える半導体装置。
【請求項７】
Ｐ型ＭＩＳトランジスタが配置されたＰＭＩＳ領域およびＮ型ＭＩＳトランジスタが配置されたＮＭＩＳ領域を同一の半導体基板上に有する半導体装置であって、
前記ＰＭＩＳ領域において所定のゲートパターンに基づき前記半導体基板上に順に配置されたＰＭＩＳゲート絶縁膜およびＰＭＩＳフルシリサイドゲート電極ならびに前記ＰＭＩＳゲート絶縁膜および前記ＰＭＩＳフルシリサイドゲート電極の両側壁に配置されたＰＭＩＳサイドウォールと、
前記ＮＭＩＳ領域において所定のゲートパターンに基づき前記半導体基板上に順に配置されたＮＭＩＳゲート絶縁膜およびＮＭＩＳフルシリサイドゲート電極ならびに前記ＮＭＩＳゲート絶縁膜および前記ＮＭＩＳフルシリサイドゲート電極の両側壁に配置されたＮＭＩＳサイドウォールと、
前記ＰＭＩＳサイドウォールおよび前記ＮＭＩＳサイドウォールの両側壁にそれぞれ配置された第１のストレスライナー膜と、
前記ＰＭＩＳ領域において前記ＰＭＩＳフルシリサイドゲート電極および前記ＰＭＩＳサイドウォールを覆うように配置され前記ＮＭＩＳ領域において配置されない、圧縮応力を有する第２のストレスライナー膜と
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＦＵＳＩ（フルシリサイド）型半導体装置においてストレスライナー膜を適切に形成するための技術に関する。
【背景技術】
【０００２】
従来から、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴの両方を備える半導体装置においては、ゲート電極近傍にストレスライナー膜を設けた構造が採用されている。ＰＭＯＳＦＥＴにおいてゲート電極へ圧縮応力が加わりＮＭＯＳＦＥＴにおいてゲート電極へ引っ張り応力が加わるようにストレスライナー膜を設けることにより、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴそれぞれにおける駆動能力を高めることが可能となる。逆に、ＰＭＯＳＦＥＴにおいてゲート電極へ引っ張り応力が加わりＮＭＯＳＦＥＴにおいてゲート電極へ圧縮応力が加わるようなストレスライナー膜が設けられた場合には、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴそれぞれにおける駆動能力は低くなってしまう。
【０００３】
また、従来から、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴの両方を備える半導体装置においては、ゲート電極を全てシリサイド化したＦＵＳＩ型構造が採用されている。これにより、ゲート抵抗を低減することが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、ストレスライナー膜は、ゲート電極の両側壁へサイドウォールを形成した直後に、ゲート電極およびサイドウォールを覆うように形成される。
【０００５】
しかし、ＦＵＳＩ型構造を有するＭＯＳＦＥＴにおいては、ポリシリコン層からなるゲート電極は、ニッケル等の金属とシリサイド反応させる目的で、その上面がＣＭＰ法等で露出される。従って、シリサイド工程後においてもストレスライナー膜がゲート電極を覆った状態とするためには、ストレスライナー膜の形成は、ＣＭＰ法等による露出工程を考慮し適切な時期に実施される必要がある。
【０００６】
また、上述したように、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴとには逆の応力が加えられる必要があるので、ストレスライナー膜の形成は、適切なＭＯＳ領域で実施される必要がある。
【０００７】
本発明は以上の問題点を解決するためになされたものであり、ストレスライナー膜の形成を適切に実施できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態において、シリコン窒化膜からなる第１のストレスライナー膜は、ＰＭＯＳ領域およびＮＭＯＳ領域において、サイドウォールの両側壁に形成され、シリコン窒化膜からなる第２のストレスライナー膜は、ＮＭＯＳ領域において、フルシリサイドゲート電極、サイドウォールおよび第１のストレスライナー膜を覆うように形成される。
【発明の効果】
【０００９】
本発明によれば、ＮＭＯＳＦＥＴのみに強い引っ張り応力を加えることができるので、トランジスタの駆動能力を高めることができる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態に係る半導体装置は、Ｐ型ＭＩＳトランジスタとしてのＰＭＯＳＦＥＴおよびＮ型ＭＩＳトランジスタとしてのＮＭＯＳＦＥＴを多数含んで構成されるものである。
【００１１】
図１に示されるように、本実施の形態に係る半導体装置は、ＰＭＯＳＦＥＴが配置されたＰＭＯＳ領域１００ｐおよびＮＭＯＳＦＥＴが配置されたＮＭＯＳ領域１００ｎを同一のシリコン基板１０１（半導体基板）上に有している。
【００１２】
シリコン基板１０１上には、ゲート絶縁膜１０２およびフルシリサイドゲート電極１０３がこの順に形成されている。また、ゲート絶縁膜１０２およびフルシリサイドゲート電極１０３の両側壁には、サイドウォールとしてのシリコン窒化膜１０６が形成されている。また、フルシリサイドゲート電極１０３およびシリコン窒化膜１０６を覆うように、シリコン窒化膜１１０，１１２からなるストレスライナー膜が形成されている。
【００１３】
なお、シリコン窒化膜１１０は、ＰＭＯＳ領域１００ｐおよびＮＭＯＳ領域１００ｎにおいて、サイドウォールとしてのシリコン窒化膜１０６の両側壁に形成されており（第１のストレスライナー膜）、シリコン窒化膜１１２は、ＮＭＯＳ領域１００ｎにおいて、フルシリサイドゲート電極１０３およびシリコン窒化膜１０６，１１０を覆うように形成されている（第２のストレスライナー膜）。
【００１４】
次に、図２〜１１の断面図を用いて、本実施の形態に係る半導体装置の製造方法を説明する。
【００１５】
まず、図２を参照して、シリコン基板１０１上に、ＨｆＳｉＯ等のＨｉ−ｋ材料からなるゲート絶縁膜１０２、ゲートポリシリコン層１０３’、およびシリコン酸化膜１０４を形成した後に、リソグラフィー法およびドライエッチング法を用いて所定のゲートパターンにエッチングする。なお、図には示されていないが、これに先立ち、シリコン基板１０１には、トレンチ法等で素子分離膜が形成された後にイオン注入法等でウェルが形成されている。
【００１６】
次に、図３を参照して、イオン注入法を用いて、シリコン基板１０１内にＬＤＤ領域１０５を形成する。
【００１７】
次に、図４を参照して、窒化シリコンおよび酸化シリコンを堆積した後にドライエッチングを実施することにより、ゲートポリシリコン層１０３’の両側壁へシリコン窒化膜１０６（第１サイドウォール）およびシリコン酸化膜１０７（第２サイドウォール）からなるサイドウォールを形成する。
【００１８】
次に、図５を参照して、イオン注入法を用いて、シリコン基板１０１内にソース／ドレイン領域１０８を形成する。
【００１９】
次に、図６を参照して、ソース／ドレイン領域１０８においてシリサイド化を施すことにより、ソース／ドレイン領域１０８上面付近にシリサイド領域１０９を形成する。なお、このとき、ゲートポリシリコン層１０３’は、シリコン酸化膜１０４に覆われているので、シリサイド化されない。
【００２０】
次に、図７を参照して、等方性エッチング法を用いて、サイドウォールにおいて上部のシリコン酸化膜１０７（第２サイドウォール）を選択的に除去し下部のシリコン窒化膜１０６（第１サイドウォール）を選択的に残す。
【００２１】
次に、図８を参照して、シリコン窒化膜１１０（第１のストレスライナー膜）および層間酸化膜１１１を堆積した後に、層間酸化膜１１１、シリコン窒化膜１１０、およびシリコン酸化膜１０４にＣＭＰ処理を施すことによりゲートポリシリコン層１０３’の上面を露出させる。そして、ニッケル（図示しない）を堆積した後に熱処理を行う。これにより、ゲートポリシリコン層１０３’がフルシリサイド化され、フルシリサイドゲート電極１０３となる。そして、未反応のニッケルを除去する。
【００２２】
なお、上記のＣＭＰ処理において、シリコン窒化膜１１０は、ストッパーとして機能するものとする。また、シリコン窒化膜１１０は、引っ張り応力および圧縮応力のいずれも有さないように形成される。また、半導体基板１００内のソース／ドレイン領域１０８等の各領域は、図８以降の工程においては、処理の対象とならないので、図示を省略する。
【００２３】
次に、図９を参照して、等方性エッチング法を用いて、層間酸化膜１１１を選択的に除去する。
【００２４】
次に、図１０を参照して、シリコン窒化膜１１２（第２のストレスライナー膜）を堆積する。これにより、フルシリサイドゲート電極１０３の全体が、シリコン窒化膜１１２により覆われる。なお、シリコン窒化膜１１２は、引っ張り応力を有するように形成されるものとする。
【００２５】
次に、図１１を参照して、リソグラフィー法およびドライエッチング法を用いて、シリコン窒化膜１１２を、ＰＭＯＳ領域１００ｐにおいて選択的に除去しＮＭＯＳ領域１００ｎにおいて選択的に残す。
【００２６】
次に、図１を参照して、層間酸化膜１１３を堆積しＣＭＰ法で平坦化した後、コンタクト１１４を形成する。
【００２７】
このように、本実施の形態によれば、ＮＭＯＳ領域１００ｎにおいて、引っ張り応力を有する第２のストレスライナー膜としてのシリコン窒化膜１１２を、フルシリサイドゲート電極１０３を覆うように形成する。従って、ＮＭＯＳＦＥＴのみに強い引っ張り応力を加えることができるので、トランジスタの駆動能力を高めることができる。
【００２８】
また、本実施の形態に係る半導体装置の製造方法によれば、第１のストレスライナー膜としてのシリコン窒化膜１１０が、フルシリサイドゲート電極１０３の両側壁にサイドウォールとしてのシリコン窒化膜１０６を介して形成される。これにより、さらにトランジスタの駆動能力を高めることができる。
【００２９】
また、本実施の形態によれば、サイドウォールの形成は、シリコン窒化膜１０６からなる第１サイドウォール（第１ＰＭＩＳサイドウォールおよび第１ＮＭＩＳサイドウォール）およびシリコン酸化膜１０７からなる第２サイドウォール（第２ＰＭＩＳサイドウォールおよび第２ＮＭＩＳサイドウォール）を順次形成した後に、第２サイドウォールを選択的に除去し第１サイドウォールを残すことにより行われる。従って、サイドウォールの幅を小さくしトランジスタの幅を小さくすることができる。よって、隣り合うトランジスタ同士の間隔を小さくし半導体装置の面積効率を高めることができる。
【００３０】
また、本実施の形態によれば、ストレスライナー膜をシリコン窒化膜から形成する。従って、例えば、シリコン基板１０１内にシリコン酸化膜からＳＴＩ膜（素子分離膜）が形成される場合においても、このＳＴＩ膜と区別して処理を施すことが可能となる。
【００３１】
なお、上述においては、引っ張り応力を有する第２のストレスライナー膜をＮＭＯＳ領域１００ｎのみに選択的に設ける場合について説明した。しかし、これに限らず、あるいは、圧縮応力を有する第２のストレスライナー膜をＰＭＯＳ領域１００ｐのみに選択的に設けてもよい。
【００３２】
＜実施の形態２＞
実施の形態１においては、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴのいずれか一方のみをストレスライナー膜で覆う場合について説明した。しかし、ＰＭＯＳＦＥＴおよびＮＭＯＳＦＥＴは、いずれか一方のみに限らず、両方をストレスライナー膜で覆ってもよい。
【００３３】
図１２は、実施の形態２に係る半導体装置の構造を示す断面図である。図１２においては、引っ張り応力を有する第２のストレスライナー膜としてのシリコン窒化膜１１２がＮＭＯＳ領域１００ｎに選択的に設けられるとともに、圧縮応力を有する第３のストレスライナー膜としてのシリコン窒化膜１１５がＰＭＯＳ領域１００ｐに選択的に設けられている。以下では、図１３〜図１４を参照して、図１２の半導体装置の製造方法について説明する。
【００３４】
すなわち、図１３を参照して、図１１の工程に引き続き、シリコン窒化膜１１５（第３のストレスライナー膜）を堆積する。これにより、フルシリサイドゲート電極１０３の全体が、シリコン窒化膜１１５により覆われる。なお、シリコン窒化膜１１５は、圧縮応力を有するように形成されるものとする。
【００３５】
次に、図１４を参照して、リソグラフィー法およびドライエッチング法を用いて、シリコン窒化膜１１５を、ＮＭＯＳ領域１００ｎにおいて選択的に除去しＰＭＯＳ領域１００ｐにおいて選択的に残す。
【００３６】
次に、図１２を参照して、層間酸化膜１１３を堆積しＣＭＰ法で平坦化した後、コンタクト１１４を形成する。
【００３７】
このように、本実施の形態によれば、ＮＭＯＳ領域１００ｎにおいて、引っ張り応力を有する第２のストレスライナー膜としてのシリコン窒化膜１１２を、フルシリサイドゲート電極１０３を覆うように形成するとともに、ＰＭＯＳ領域１００ｐにおいて、圧縮応力を有する第３のストレスライナー膜としてのシリコン窒化膜１１５を、フルシリサイドゲート電極１０３を覆うように形成する。従って、実施の形態１の効果に加えて、さらにトランジスタの駆動能力を高めることができるという効果を奏する。
【００３８】
なお、実施の形態１〜２においては、第１のストレスライナー膜としてのシリコン窒化膜１１０が、引っ張り応力および圧縮応力のいずれも有さないように形成される場合について説明した。しかし、これに限らず、あるいは、第１のストレスライナー膜は、ＮＭＯＳ領域１００ｎにおいて引っ張り応力を有しＰＭＯＳ領域１００ｐにおいて圧縮応力を有するように別工程で形成されてもよい。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１２】実施の形態２に係る半導体装置の構造を示す断面図である。
【図１３】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【図１４】実施の形態２に係る半導体装置の製造方法を示す断面図である。
【符号の説明】
【００４０】
１００ｐ  ＰＭＯＳ領域、１００ｎ  ＮＭＯＳ領域、１０１  シリコン基板、１０２  ゲート絶縁膜、１０３  フルシリサイドゲート電極、１０３’  ゲートポリシリコン層、１０４，１０７  シリコン酸化膜、１０６，１１０，１１２，１１５  シリコン窒化膜、１０５  ＬＤＤ領域、１０８  ソース／ドレイン領域、１０９  シリサイド領域、１１１，１１３  層間酸化膜、１１４  コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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