(57)【要約】【課題】  サージ電流を流すための複数個のトランジスタをできるだけ一斉にオンさせることによってサージに対する保護性能を向上させる。【解決手段】  第１の外部電位に接続される第１パッドＴＥ２と第２の外部電位に接続される第２パッドとの間に形成されているとともに第１パッドＴＥ２に入力するサージから内部回路を保護するnMOS保護回路１ｇを備えている。nMOS保護回路１ｇはp型（第２導電型）ウェル４内に互いに離間して形成されているトランジスタ形成部１０とp+型ウェルタップ領域３０を備えている。トランジスタ形成部１０を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部１０の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高い。【選択図】  図１
2009277877.tif 000002
【特許請求の範囲】
【請求項１】
第１の外部電位に接続される第１パッドと第２の外部電位に接続される第２パッドとの間に形成されているとともに第１パッドに入力するサージから内部回路を保護する保護回路を備えている半導体装置であり、
保護回路が、第２導電型ウェル内に互いに離間して形成されているトランジスタ形成部とウェルタップ領域を備えており、
トランジスタ形成部では、第２導電型ウェルの表面に臨む範囲に第１導電型の一方の主半導体領域と第１導電型の他方の主半導体領域が形成されており、一方の主半導体領域と他方の主半導体領域の間に配置されている第２導電型ウェルの表面にゲート絶縁膜を介して対向しているゲート電極が形成されており、その一方の主半導体領域と、そのゲート電極と、その他方の主半導体領域によってトランジスタが形成されており、複数個のトランジスタが一方向に沿って並んでおり、各々のトランジスタの一方の主半導体領域と各々のトランジスタのゲート電極は第２パッドと導通しており、各々のトランジスタの他方の主半導体領域は第１パッドと導通しており、
ウェルタップ領域は、第２導電型の不純物を第２導電型ウェルよりも高濃度に含んでおり、トランジスタ形成部の周囲の第２導電型ウェルの表面に臨む範囲に形成されており、第２パッドと導通しており、
第１パッドにサージが入力すると、各々のトランジスタの他方の主半導体領域とウェルタップ領域との間に電流が流れ、これによって各々のトランジスタの他方の主半導体領域とそのトランジスタの一方の主半導体領域の間の電圧が上昇し、前記電圧がそのトランジスタのスナップバック電圧に達すると、そのトランジスタの他方の主半導体領域と一方の主半導体領域との間に電流が流れることによって内部回路を保護し、
トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高く設定されていることを特徴とする半導体装置。
【請求項２】
前記一方の主半導体領域と前記他方の主半導体領域と前記ゲート電極は、複数個のトランジスタが並んでいる方向と交差する方向に長く伸びており、
前記トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、前記トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタにおける前記ゲート電極の長手方向の長さが、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタにおける前記ゲート電極の長手方向の長さよりも短いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、前記トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタの前記他方の主半導体領域から、そのトランジスタの前記一方の半導体領域の下方に位置する前記第２導電型ウェルを介して、前記ウェルタップ領域に至るまでの電流経路の実効距離が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタの前記他方の主半導体領域から、そのトランジスタの前記一方の半導体領域の下方に位置する前記第２導電型ウェルを介して、前記ウェルタップ領域に至るまでの電流経路の実効距離よりも短いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、前記トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタにおける前記一方の主半導体領域と前記他方の主半導体領域との間隔が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタにおける前記一方の主半導体領域と前記他方の主半導体領域との間隔よりも長いことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記ウェルタップ領域が、上面視すると帯状に形成されており、前記トランジスタ形成部の周囲を取り囲んでおり、
前記トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、前記トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタに対向する範囲の前記ウェルタップ領域の幅が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタに対向する範囲の前記ウェルタップ領域の幅と比較して広いことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部電位に接続されているパッドに入力するサージから内部回路を保護する保護回路を備えている半導体装置に関する。
【背景技術】
【０００２】
外部電位に接続されているパッドに入力するサージから内部回路を保護する保護回路を備えている半導体装置が知られている。
図１２に半導体装置が備えている保護回路の一例を示す。なお、図１２は保護回路１の概略を示す図であり、図１２では各々の素子間に接続されている抵抗素子等は省略している。
図１２に示す半導体装置は、入力信号が入力する第１パッドＴＥ２と、接地電位ＧＮＤに接続される（接地される）第２パッドＴＥ４を備えている。第１パッドＴＥ２に入力した入力信号は、保護回路１とインバータ２を介して内部回路３に入力される。
保護回路１は、pMOS保護回路１ａとnMOS保護回路１ｂを備えている。pMOS保護回路１ａは、pチャネルＭＯＳＦＥＴによって構成されている。nMOS保護回路１ｂは、nチャネルＭＯＳＦＥＴによって構成されている。第１パッドＴＥ２が、pMOS保護回路１ａのドレインＤと接続している。また、第１パッドＴＥ２が、nMOS保護回路１ｂのドレインＤと接続している。pMOS保護回路１ａのソースＳとゲートＧは、電源電圧VDDに接続している。図１２には記載していないが、電源電圧VDDと接続される別のパッドがあり、pMOS保護回路１ａのソースＳとゲートＧは、そのパッドと接続されている。nMOS保護回路１ｂのソースＳとゲートＧは、接地電位ＧＮＤと接続している。すなわち、nMOS保護回路１ｂのソースＳとゲートＧは、第２パッドＴＥ４に接続されている。
【０００３】
第１パッドＴＥ２に入力した入力信号は、インバータ２によって反転されて内部回路３に入力される。第１パッドＴＥ２の電位又は第２パッドＴＥ４の電位が通常範囲内にある間は、保護回路１は動作しない。
第１パッドＴＥ２にサージが入力すると、保護回路１が動作する。例えば、第１パッドＴＥ２に正のサージが入力すると、nMOS保護回路１ｂが動作する。正のサージに起因する電流をnMOS保護回路１ｂのドレインＤとソースＳを介して第２パッドＴＥ４に流すことができる。内部回路３を正のサージから保護することができる。
第１パッドＴＥ２に負のサージが入力すると、pMOS保護回路１ａが動作する。負のサージを補償する電流をpMOS保護回路１ａのソースＳとドレインＤを介して第１パッドＴＥ２に流すことができる。内部回路３を負のサージから保護することができる。
【０００４】
特許文献１に記載されている保護回路１では、pMOS保護回路１ａがマルチフィンガーのpチャネルＭＯＳＦＥＴを用いて形成されている。また、nMOS保護回路１ｂがマルチフィンガーのnチャネルＭＯＳＦＥＴを用いて形成されている。マルチフィンガーのＭＯＳＦＥＴを用いて保護回路１を形成すると、限られた形成範囲内に保護回路１を効率よく配置することができる。
【０００５】
図１３は、マルチフィンガーのＭＯＳＦＥＴを用いて構成したnMOS保護回路１ｂを上面視した図である。図１４は、図１３のXIV-XIV線断面図である。
nMOS保護回路１ｂは、p型ウェル１０１内に互いに離間して形成されているトランジスタ形成部１００とp+型のウェルタップ領域１３０を備えている。
トランジスタ形成部１００では、p型ウェル１０１の表面１０１Ｓに臨む範囲に、n+型のソース領域Ｓとn+型のドレイン領域Ｄが形成されている。例えば、図１３に示すトランジスタ形成部１００の左端部には、p型ウェル１０１の表面１０１Ｓに臨む範囲に、n+型のソース領域Ｓ１１１とn+型のドレイン領域Ｄ１１１が形成されている。図１４に示すように、ソース領域Ｓ１１１とドレイン領域Ｄ１１１の間に配置されているp型ウェル１０１の表面１０１Ｓには、ゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１１１が形成されている。ソース領域Ｓ１１１と、ゲート電極Ｇ１１１と、ドレイン領域Ｄ１１１によって１個のフィンガー（トランジスタＴｒ１１１）が形成されている。トランジスタ形成部１００では、複数個のフィンガー（以降、トランジスタという）が一方向に沿って並んでいる。図１３では、複数個のトランジスタが横方向に沿って並んでいる。
【０００６】
また、図１３に示すように、ソース領域Ｓとドレイン領域Ｄの表面には絶縁膜Ｚが形成されている。絶縁膜Ｚには複数個のコンタクトホールＨが形成されている。各々のコンタクトホールＨからソース領域Ｓとドレイン領域Ｄが露出している。ソース領域ＳがコンタクトホールＨ群を介してソース電極（図示していない）に接続されている。ソース電極は第２パッドＴＥ４（併せて図１２参照）に接続される。ドレイン領域ＤがコンタクトホールＨ群を介してドレイン電極（図示していない）に接続されている。ドレイン電極は第１パッドＴＥ２に接続される。したがって、トランジスタ形成部１００に形成されている複数個のトランジスタは、全て第１パッドＴＥ２と第２パッドＴＥ４の間に電気的に並列に接続されている。
また、図１３に示すように、p+型のウェルタップ領域１３０は、トランジスタ形成部１００の周囲を取り囲んでいる。ウェルタップ領域１３０は、p型ウェル１０１の表面１０１Ｓに臨む範囲に形成されている。ウェルタップ領域１３０は第２パッドＴＥ４と導通している。
【０００７】
トランジスタ形成部１００に形成されている複数個のソース領域Ｓが図１２に示す回路図のソースＳとして機能する。トランジスタ形成部１００に形成されている複数個のドレイン領域Ｄが図１２に示す回路図のドレインＤとして機能する。図１２では、トランジスタ形成部１００に形成されている複数個のトランジスタを、１個のＭＯＳＦＥＴ１ｂとして図示している。
【０００８】
図１４を参照して、nMOS保護回路１ｂが、第１パッドＴＥ２に入力する正のサージから内部回路３を保護する動作を説明する。ここでは、nMOS保護回路１ｂを構成している複数個のトランジスタのうちのトランジスタＴｒ１１１について説明する。他のトランジスタにも同様の現象が起こっている。
第１パッドＴＥ２に正のサージが入力してn+型のドレイン領域Ｄ１１１に印加される電圧（ドレイン電圧VDS）が図１５に示すV0を超えると、ドレイン領域Ｄ１１１とp型ウェル１０１の間のpn接合がアバランシェブレークダウンする。これによって基板電流Ｉａが流れる。基板電流Ｉａは、n+型のドレイン領域Ｄ１１１からp+型のウェルタップ領域１３０に向けて流れる。基板電流Ｉａが流れることにより、ソース領域Ｓ１１１の下方領域の電位が上昇する。この領域の電位の上昇によってp型ウェル１０１とソース領域Ｓ１１１の電圧がp型ウェル１０１とソース領域Ｓ１１１の間のpn接合を順バイアスする電圧（例えば、０．７Ｖ）を超えると、ドレイン領域Ｄ１１１とp型ウェル１０１とソース領域Ｓ１１１からなるnpn寄生バイポーラトランジスタがオンする。これにより、ドレイン領域Ｄ１１１（寄生バイポーラトランジスタのコレクタ）からソース領域Ｓ１１１（寄生バイポーラトランジスタのエミッタ）に向けて電流Ｉｂが流れる。寄生バイポーラトランジスタがオンする際のドレイン電圧VDSをスナップバック電圧V111（併せて図１５参照）という。寄生バイポーラトランジスタがオンすると、図１４に示すようにサージに起因する大きい電流Ｉｂが流れ、電流Ｉｂはソース領域Ｓ１１１を介して第２パッドＴＥ４（接地電位）に流れる。図１５に示すように、横軸をドレイン電圧VDSとし、縦軸をソース・ドレイン間に流れる電流Ｉとするグラフを記載すると、ドレイン電圧VDSがスナップバック電圧V111に達したときに、ドレイン電圧VDSが低下し、電流Ｉが増大していることがわかる。
【０００９】
上記したnMOS保護回路１ｂによると、第１パッドＴＥ２に正のサージが入力すると、nMOS保護回路１ｂの寄生バイポーラトランジスタのスナップバック特性を利用し、サージに起因する電流Ｉｂをドレイン領域Ｄ１１１からp型ウェル１０１とソース領域Ｓ１１１を介して第２パッドＴＥ４に流すことができる。サージから内部回路３を保護することができる。
nMOS保護回路１ｂはマルチフィンガーで構成されており、フィンガー数を多くするとサージに対する保護性能が高くなる。
【００１０】
【特許文献１】特開２００４−１５００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の技術で記載したように、nMOS保護回路１ｂは、トランジスタ形成部１００の周囲に形成されているウェルタップ領域１３０を備えている。従来のnMOS保護回路１ｂでは、第１パッドＴＥ２にサージが入力したときに、トランジスタ形成部１００の中央領域に形成されているトランジスタの寄生バイポーラトランジスタが最初にオンし易かった。このため、中央領域の寄生バイポーラトランジスタにのみ電流が流れる状態が存在していた。トランジスタ形成部１００に複数個のトランジスタを形成しても、その数に比例して第１パッドＴＥ２に入力するサージに対する保護性能が向上する関係が得られなかった。
本発明は、上記の課題を解決するために創案された。すなわち、本発明は、サージ電流を流すための複数個のトランジスタをできるだけ一斉にオンさせることによってサージに対する保護性能を向上させる技術を提供する。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、第１の外部電位に接続される第１パッドと第２の外部電位に接続される第２パッドとの間に形成されているとともに第１パッドに入力するサージから内部回路を保護する保護回路を備えている。
保護回路は、第２導電型ウェル内に互いに離間して形成されているトランジスタ形成部とウェルタップ領域を備えている。
トランジスタ形成部では、第２導電型ウェルの表面に臨む範囲に第１導電型の一方の主半導体領域と第１導電型の他方の主半導体領域が形成されている。一方の主半導体領域と他方の主半導体領域の間に配置されている第２導電型ウェルの表面にゲート絶縁膜を介して対向しているゲート電極が形成されている。その一方の主半導体領域と、そのゲート電極と、その他方の主半導体領域によってトランジスタが形成されている。トランジスタ形成部では、複数個のトランジスタが一方向に沿って並んでいる。各々のトランジスタの一方の主半導体領域と各々のトランジスタのゲート電極は第２パッドと導通している。各々のトランジスタの他方の主半導体領域は第１パッドと導通している。
ウェルタップ領域は、第２導電型の不純物を第２導電型ウェルよりも高濃度に含んでおいる。ウェルタップ領域は、トランジスタ形成部の周囲の第２導電型ウェルの表面に臨む範囲に形成されている。ウェルタップ領域は、第２パッドと導通している。
第１パッドにサージが入力すると、各々のトランジスタの他方の主半導体領域とウェルタップ領域との間に電流が流れる。これによって各々のトランジスタの他方の主半導体領域とそのトランジスタの一方の主半導体領域の間の電圧が上昇する。上昇した電圧がそのトランジスタのスナップバック電圧に達すると、そのトランジスタの他方の主半導体領域と一方の主半導体領域との間に電流が流れる。それによって内部回路が保護される。
本発明の半導体装置では、トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高く設定されている。
【００１３】
ここで、第１導電型がn型であり、第２導電型がp型であり、第１パッドに入力信号が入力され、第２パッドが接地電位に接続されている場合について説明する。この場合には、トランジスタ形成部に、複数個のnチャネルの絶縁ゲート型ＦＥＴ（ＭＯＳＦＥＴ等）が形成されている。
第１パッドに正のサージが入力すると、n+型ドレイン領域（他方の主半導体領域）とp型ウェルのpn接合がアバランシェブレークダウンし、n+型ドレイン領域からp型ウェルを介してp+型ウェルタップ領域に基板電流が流れる。これによってn+型ソース領域（一方の半導体領域）とその下方のp型ウェルの電位差が、双方の領域のpn接合を順バイアスする電圧に達すると（ドレイン領域とソース領域間の電圧がそのトランジスタのスナップバック電圧に達すると）、n+型ドレイン領域とp型ウェルとn+型ソース領域によるnpn型の寄生バイポーラトランジスタがオンする。これにより、第１パッドに入力した正のサージに起因する電流が、第１パッドからn+型ドレイン領域とp型ウェルとn+型ソース領域を介して第２パッドに流れる。正のサージから内部回路を保護することができる。
【００１４】
次に、第１導電型がp型であり、第２導電型がn型であり、第１パッドに入力信号が入力され、第２パッドが電源電圧に接続されている場合について説明する。この場合には、トランジスタ形成部に、複数個のpチャネルの絶縁ゲート型ＦＥＴ（ＭＯＳＦＥＴ等）が形成されている。
第１パッドに負のサージが入力すると、p+型ドレイン領域（他方の主半導体領域）とn型ウェルのpn接合がアバランシェブレークダウンし、n+型ウェルタップ領域からn型ウェルを介してp+型ドレイン領域に基板電流が流れる。これによってp+型ソース領域（一方の半導体領域）とその下方のn型ウェルの電位差が、双方の領域のpn接合を順バイアスする電圧に達すると（ドレイン領域とソース領域間の電圧がそのトランジスタのスナップバック電圧に達すると）、p+型ドレイン領域とn型ウェルとp+型ソース領域によるpnp型の寄生バイポーラトランジスタがオンする。これにより、第１パッドに入力した負のサージを補償する電流が、第２パッドからp+型ソース領域とn型ウェルとp+型ドレイン領域を介して第１パッドに流れる。負のサージから内部回路を保護することができる。
保護回路が上記したnチャネルの絶縁ゲート型ＦＥＴとpチャネルの絶縁ゲート型ＦＥＴの双方を備えていることが好ましい。正のサージと負のサージの双方から内部回路を保護することができる。
【００１５】
従来は、第１パッドにサージが入力したときに、中央領域に形成されているトランジスタの寄生バイポーラトランジスタが最初にオンし易かった。中央領域に形成されているトランジスタの寄生バイポーラトランジスタのみに電流が流れる状態が存在していた。
本発明の半導体装置では、トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高く設定されている。第１パッドにサージが入力したときに、スナップバック電圧が相対的に高く設定されている中央領域のトランジスタでは、寄生バイポーラトランジスタが相対的にオンし難い。中央領域に形成されているトランジスタの寄生バイポーラトランジスタのみに電流が流れる状態を回避することができる。端部側のトランジスタの寄生バイポーラトランジスタと中央領域のトランジスタの寄生バイポーラトランジスタの双方をオン状態とすることができる。トランジスタ形成部に形成されている複数個のトランジスタを有効活用することができる。上記した半導体装置によると、サージ電流を流すための複数個のトランジスタをできるだけ一斉にオンさせることによってサージに対する保護性能を向上させることができる。
【００１６】
トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧を、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高く設定する手法が各種存在する。
例えば、一方の主半導体領域と他方の主半導体領域とゲート電極が、複数個のトランジスタが並んでいる方向と交差する方向に長く伸びており、複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタにおけるゲート電極の長手方向の長さを、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタにおけるゲート電極の長手方向の長さよりも短くすることが好ましい。
【００１７】
上記した半導体装置では、トランジスタ形成部の中央領域に形成されているトランジスタのチャネル幅（ゲート電極の長手方向の長さ）が相対的に短かい。チャネル幅が短いトランジスタは、チャネル幅が長いトランジスタと比較して他方の主半導体領域と一方の主半導体領域との間に電流が流れにくい。第１パッドにサージが入力したときに、チャネル幅が短い中央領域のトランジスタでは、寄生バイポーラトランジスタが相対的にオンし難い。このトランジスタのスナップバック電圧を高く設定することができる。
【００１８】
また、トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタの他方の主半導体領域から、そのトランジスタの一方の半導体領域の下方に位置する第２導電型ウェルを介して、ウェルタップ領域に至るまでの電流経路の実効距離を、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタの前記他方の主半導体領域から、そのトランジスタの一方の半導体領域の下方に位置する第２導電型ウェルを介して、ウェルタップ領域に至るまでの電流経路の実効距離よりも短くすることが好ましい。
【００１９】
上記した電流経路の実効距離が短いトランジスタでは、実効距離が長いトランジスタと比較して、第１パッドにサージが入力して他方の半導体領域からウェルタップ領域に基板電流が流れる際に、そのトランジスタの一方の半導体領域の下方に位置する第２導電型ウェルの電位が相対的に上昇し難い。第１パッドにサージが入力したときに、上記した電流経路の実効距離が短い中央領域のトランジスタでは、寄生バイポーラトランジスタが相対的にオンし難い。このトランジスタのスナップバック電圧を高く設定することができる。
【００２０】
また、トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタにおける一方の主半導体領域と他方の主半導体領域との間隔が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタにおける一方の主半導体領域と前記他方の主半導体領域との間隔よりも長いことが好ましい。
【００２１】
上記した半導体装置では、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタのゲート長が相対的に長い。ゲート長が長いトランジスタは、ゲート長が短いトランジスタと比較して他方の主半導体領域と一方の主半導体領域との間に電流が相対的に流れにくい。第１パッドにサージが入力したときに、ゲート長が長い中央領域のトランジスタでは、寄生バイポーラトランジスタが相対的にオンし難い。このトランジスタのスナップバック電圧を高く設定することができる。
【００２２】
また、ウェルタップ領域が、上面視すると帯状に形成されており、トランジスタ形成部の周囲を取り囲んでおり、トランジスタ形成部を複数個のトランジスタが並んでいる方向に沿って観測したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタに対向する範囲のウェルタップ領域の幅が、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタに対向する範囲のウェルタップ領域の幅と比較して広いことが好ましい。
【００２３】
上記した半導体装置では、第１パッドにサージが入力したときに、トランジスタ形成部の中央領域に形成されている少なくとも１個のトランジスタに流れる基板電流の電流経路の先に露出面積が広いウェルタップ領域が存在する。基板電流の電流経路の先に広い露出面積のウェルタップ領域が存在するトランジスタは、露出面積が狭いトランジスタと比較して、基板電流が流れることによって一方の半導体領域の下方に位置する第２導電型ウェルの電位が上昇し難い。第１パッドにサージが入力したときに、上記露出面積が広い中央領域のトランジスタでは、寄生バイポーラトランジスタが相対的にオンし難い。このトランジスタのスナップバック電圧を高く設定することができる。
【発明の効果】
【００２４】
本発明によると、サージ電流を流すための複数個のトランジスタをできるだけ一斉にオンさせることによってサージに対する保護性能を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）  第１パッドは入力信号を入力する入力パッドであり、第２パッドは接地電位ＧＮＤに接続されている。トランジスタ形成部にnチャネルの絶縁ゲート型ＦＥＴが形成されている。
（第２特徴）  第１パッドは入力信号を入力する入力パッドであり、第２パッドは電源電圧VDDに接続されている。トランジスタ形成部にpチャネルの絶縁ゲート型ＦＥＴが形成されている。
（第３特徴）  第１パッドは出力信号を出力する出力パッドであり、第２パッドは接地電位ＧＮＤに接続されている。トランジスタ形成部にnチャネルの絶縁ゲート型ＦＥＴが形成されている。
（第４特徴）  第１パッドは出力信号を出力する出力パッドであり、第２パッドは電源電圧VDDに接続されている。トランジスタ形成部にpチャネルの絶縁ゲート型ＦＥＴが形成されている。
（第５特徴）  保護回路は、pMOS保護回路とnMOS保護回路を備えている。第１パッドに正のサージが入力すると、nMOS保護回路が動作する。サージに起因する電流が、第１パッドから、nMOS保護回路のnpn寄生バイポーラトランジスタを介して第２パッド（接地電位ＧＮＤ）に流れる。第１パッドに負のサージが入力すると、pMOS保護回路が動作する。サージに起因する電流が、電源電圧VDDに接続されているパッドから、pMOS保護回路のpnp寄生バイポーラトランジスタを介して第１パッドに流れる。
【実施例】
【００２６】
（第１実施例）
本実施例の半導体装置が備えている保護回路１は、回路図上の接続関係は、図１２に示した従来の保護回路１と同じである。本実施例の半導体装置では、保護回路１を構成している各半導体領域の構造が、従来の保護回路１と相違している。
保護回路１は、pMOS保護回路とnMOS保護回路を備えている。以下では、nMOS保護回路について説明する。pMOS保護回路には、nMOS保護回路と同じレイアウトで反対導電型の各領域が形成されている。
【００２７】
図１は、本実施例の半導体装置が備えている保護回路１のnMOS保護回路１ｇを上面視した図である。図１に示すように、nMOS保護回路１ｇは、トランジスタ形成部１０とp+型のウェルタップ領域３０を備えている。トランジスタ形成部１０とp+型のウェルタップ領域３０は、p型ウェル４内に互いに離間して形成されている。
【００２８】
図２は、図１のII-II線断面図である。図３は、nMOS保護回路１ｇのトランジスタ形成部１０に形成されているトランジスタＴｒ１１〜Ｔｒ１６を模式的に示している。
図１から図３に示すように、トランジスタ形成部１０は、p型ウェル４の表面４Ｓに臨む範囲に、n+型のソース領域Ｓ１１とn+型のドレイン領域Ｄ１１を備えている。トランジスタ形成部１０は、ソース領域Ｓ１１とドレイン領域Ｄ１１の間に配置されているp型ウェル４の表面４Ｓにゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１１を備えている。ソース領域Ｓ１１とゲート電極Ｇ１１とドレイン領域Ｄ１１によってnチャネルＭＯＳＦＥＴのトランジスタＴｒ１１（フィンガー）が形成されている。
【００２９】
トランジスタ形成部１０は、ドレイン領域Ｄ１１に隣接しているソース領域Ｓ１２を備えている。ソース領域Ｓ１２はp型ウェル４の表面４Ｓに臨む範囲に形成されている。トランジスタ形成部１０は、ソース領域Ｓ１２とドレイン領域Ｄ１１の間に配置されているp型ウェル４の表面４Ｓにゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１２を備えている。ソース領域Ｓ１２とゲート電極Ｇ１２とドレイン領域Ｄ１１によってnチャネルＭＯＳＦＥＴのトランジスタＴｒ１２（フィンガー）が形成されている。トランジスタＴｒ１２とトランジスタＴｒ１１は、ドレイン領域Ｄ１１を共用している。
【００３０】
トランジスタ形成部１０は、ソース領域Ｓ１２に隣接しているドレイン領域Ｄ１２を備えている。ドレイン領域Ｄ１２はp型ウェル４の表面４Ｓに臨む範囲に形成されている。トランジスタ形成部１０は、ソース領域Ｓ１２とドレイン領域Ｄ１２の間に配置されているp型ウェル４の表面４Ｓにゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１３を備えている。ソース領域Ｓ１２とゲート電極Ｇ１３とドレイン領域Ｄ１２によってnチャネルＭＯＳＦＥＴのトランジスタＴｒ１３（フィンガー）が形成されている。トランジスタＴｒ１３とトランジスタＴｒ１２は、ソース領域Ｓ１２を共用している。
【００３１】
トランジスタ形成部１０は、ドレイン領域Ｄ１２に隣接しているソース領域Ｓ１３を備えている。ソース領域Ｓ１３はp型ウェル４の表面４Ｓに臨む範囲に形成されている。トランジスタ形成部１０は、ソース領域Ｓ１３とドレイン領域Ｄ１２の間に配置されているp型ウェル４の表面４Ｓにゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１４を備えている。ソース領域Ｓ１３とゲート電極Ｇ１４とドレイン領域Ｄ１２によってnチャネルＭＯＳＦＥＴのトランジスタＴｒ１４（フィンガー）が形成されている。トランジスタＴｒ１４とトランジスタＴｒ１３は、ドレイン領域Ｄ１２を共用している。
【００３２】
トランジスタ形成部１０は、ソース領域Ｓ１３に隣接しているドレイン領域Ｄ１３を備えている。ドレイン領域Ｄ１３はp型ウェル４の表面４Ｓに臨む範囲に形成されている。トランジスタ形成部１０は、ソース領域Ｓ１３とドレイン領域Ｄ１３の間に配置されているp型ウェル４の表面４Ｓにゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１５を備えている。ソース領域Ｓ１３とゲート電極Ｇ１５とドレイン領域Ｄ１３によってnチャネルＭＯＳＦＥＴのトランジスタＴｒ１５（フィンガー）が形成されている。トランジスタＴｒ１５とトランジスタＴｒ１４は、ソース領域Ｓ１３を共用している。
【００３３】
トランジスタ形成部１０は、ドレイン領域Ｄ１３に隣接しているソース領域Ｓ１４を備えている。ソース領域Ｓ１４はp型ウェル４の表面４Ｓに臨む範囲に形成されている。トランジスタ形成部１０は、ソース領域Ｓ１４とドレイン領域Ｄ１３の間に配置されているp型ウェル４の表面４Ｓにゲート絶縁膜ＺＧを介して対向しているゲート電極Ｇ１６を備えている。ソース領域Ｓ１４とゲート電極Ｇ１６とドレイン領域Ｄ１３によってnチャネルＭＯＳＦＥＴのトランジスタＴｒ１６（フィンガー）が形成されている。トランジスタＴｒ１６とトランジスタＴｒ１５は、ドレイン領域Ｄ１３を共用している。
【００３４】
上記したように、トランジスタ形成部１０は、図１から図３に示す横方向に沿って並んでいるトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６を備えている。トランジスタ形成部１０は、マルチフィンガーで構成されている。
【００３５】
本実施例のトランジスタ形成部１０では、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４と、ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３と、ゲート電極Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６が、トランジスタＴｒ１１〜Ｔｒ１６が並んでいる横方向と交差する縦方向に長く伸びている。トランジスタ形成部１０を横方向に沿って観測したときに、トランジスタ形成部１０の中央領域に形成されているトランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５におけるゲート電極Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５の縦方向の長さが、端部側に形成されているトランジスタＴｒ１１，Ｔｒ１６のゲート電極Ｇ１１，Ｇ１６の長さよりも短い。
また、ソース領域Ｓ１２とドレイン領域Ｄ１２とソース領域Ｓ１３の縦方向の長さ（チャネル幅）Ｗ２が、ソース領域Ｓ１１とソース領域Ｓ１４の縦方向の長さ（チャネル幅）Ｗ１（Ｗ１＞Ｗ２）よりも短い。ドレイン領域Ｄ１１は、ゲート電極Ｇ１２に近接する側（中央側）の縦方向の長さがＷ２となっており、ゲート電極Ｇ１１に近接する側（端部側）の縦方向の長さがＷ１となっている。ドレイン領域Ｄ１３は、ゲート電極Ｇ１５に近接する側（中央側）のチャネル幅がＷ２となっており、ゲート電極Ｇ１６に近接する側（端部側）のチャネル幅がＷ１となっている。
本実施例のトランジスタ形成部１０では、トランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５のチャネル幅Ｗ２が、トランジスタＴｒ１１，Ｔｒ１６のチャネル幅Ｗ１よりも狭い。
【００３６】
ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４とドレイン領域Ｄ１１，Ｄ１２，Ｄ１３の表面４Ｓには図１に示す絶縁膜Ｚが形成されている。絶縁膜Ｚには複数個のコンタクトホールＨが形成されている。なお、図２では、絶縁膜ＺとコンタクトホールＨの記載は省略してある。
ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４の表面に形成されたコンタクトホールＨから、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４が露出している。各々のソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４はコンタクトホールＨでソース電極（図示していない）に接続される。ソース電極は、ゲート電極Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６とともに第２パッドＴＥ４に接続される。これにより、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４と、ゲート電極Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６が接地されている。ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４が、図１２に示す回路図のソースＳとして機能する。
【００３７】
ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３の表面に形成されたコンタクトホールＨから、ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３が露出している。ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３はコンタクトホールＨでドレイン電極（図示していない）に接続される。ドレイン電極は第１パッドＴＥ２に接続される。これにより、ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３に入力信号が入力される。ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３は、図１２に示す回路図のドレインＤとして機能する。
【００３８】
図２に示すように、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４の表面には、シリサイドＭが形成されている。ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４はシリサイドＭを介してソース電極と導通している。
また、ドレイン領域Ｄ１１は、全体としてはn+型と評価することができるが、詳細には、３個のn+領域ｈ１１とその間を接続するn-領域ｂ１１に分割されている。n+領域ｈ１１の表面にはシリサイドＭが形成されている。n-領域ｂ１１の表面にはシリサイドＭが形成されていない。n-領域ｂ１１はシリサイドブロック領域として機能する。ドレイン領域Ｄ１２，Ｄ１３についても同様である。
【００３９】
トランジスタＴｒ１１では、仮に、ドレイン領域Ｄ１１に正電圧が印加されてソース領域Ｓ１１が接地されている状態でゲート電極Ｇ１１に閾値以上のゲート電圧が印加されると、ドレイン領域Ｄ１１からソース領域Ｓ１１に電流が流れる。しかしながら、本実施例のnMOS保護回路１ｂでは、トランジスタＴｒ１１のゲート電極Ｇ１１が接地されているので、ＭＯＳＦＥＴとして形成されているもののＭＯＳＦＥＴとして機能しない。通常の状態では、トランジスタＴｒ１１はオンしない。トランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６についても同様である。
【００４０】
本実施例のnMOS保護回路１ｇのp+型のウェルタップ領域３０は、図１に示すようにトランジスタ形成部１０を取り囲んでいる。ウェルタップ領域３０は、帯状に形成されている。ウェルタップ領域３０は、トランジスタ形成部１０のソース領域Ｓ１２とドレイン領域Ｄ１２とソース領域Ｓ１３に対向する範囲で、トランジスタ形成部１０側に張り出している領域３２を備えている。また、トランジスタ形成部１０のソース領域Ｓ１２とドレイン領域Ｄ１２とソース領域Ｓ１３に対向する範囲では、ウェルタップ領域３０の幅が広い。領域３２を備えていない従来のウェルタップ領域と比較すると、ウェルタップ領域３０とドレイン領域Ｄ１２との距離が近い。また、ウェルタップ領域３０とソース領域Ｓ１２，Ｓ１３との距離が近い。
【００４１】
ウェルタップ領域３０の表面４Ｓにも図１に示す絶縁膜Ｚが形成されている。絶縁膜Ｚには複数個のコンタクトホールＨが形成されている。図２では、絶縁膜ＺとコンタクトホールＨの記載は省略してある。
ウェルタップ領域３０の表面に形成されたコンタクトホールＨから、ウェルタップ領域３０が露出している。ウェルタップ領域３０はコンタクトホールＨでソース電極（図示していない）に接続される。ソース電極は第２パッドＴＥ４に接続される。これにより、ウェルタップ領域３０が接地されている。
【００４２】
前述したように、ソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４は、第２パッドＴＥ４と導通している（接地されている）。また、ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３は、第１パッドＴＥ２と導通している。また、ゲート電極Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６は、第２パッドＴＥ４と導通している（接地されている）。ウェルタップ領域３０は、第２パッドＴＥ４と導通している（接地されている）。
図４では、各々のフィンガーによって構成されるトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６を個々のトランジスタとして記載してある。図４に示すように、トランジスタ形成部１０に形成されている全てのトランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６は、第１パッドＴＥ２と第２パッドＴＥ４の間に並列に接続されている。
【００４３】
図５から図７を参照して、nMOS保護回路１ｂが、第１パッドＴＥ２に入力したサージから内部回路３を保護する動作を説明する。ここでは、nMOS保護回路１ｂのトランジスタ形成部１０のうちトランジスタＴｒ１１とトランジスタＴｒ１３を比較して説明する。
【００４４】
まず、図５に示すトランジスタＴｒ１１について説明する。第１パッドＴＥ２にサージが入力してn+型ドレイン領域Ｄ１１に印加される電圧（ドレイン電圧VDS）が図７に示すV0を超えると、n+型ドレイン領域Ｄ１１とp型ウェル４の間のpn接合がアバランシェブレークダウンする。これによって基板電流Ｉａが流れる。基板電流Ｉａは、n+型ドレイン領域Ｄ１１からp+型のウェルタップ領域３０に向けて流れる。基板電流Ｉａが流れることにより、ソース領域Ｓ１１の下方の範囲のp型ウェル４の電位が上がる。この範囲のp型ウェル４の電位の上昇によってp型ウェル４とn+型ソース領域Ｓ１１間の電位差がp型ウェル４とn+型ソース領域Ｓ１１の間のpn接合を順バイアスする電圧（例えば、０．７Ｖ）を超えると、n+型ドレイン領域Ｄ１１とp型ウェル４とn+型ソース領域Ｓ１１からなるnpn寄生バイポーラトランジスタがオンする。p型ウェル４とn+型ソース領域Ｓ１１間の電位差については、詳細を後述する。npn寄生バイポーラトランジスタがオンするときのドレイン電圧VDSをトランジスタＴｒ１１のスナップバック電圧V11という。これにより、ドレイン領域Ｄ１１（寄生バイポーラトランジスタのコレクタ）からソース領域Ｓ１１（寄生バイポーラトランジスタのエミッタ）に向けて電流Ｉｂが流れる。寄生バイポーラトランジスタがオンすると、図５に示すようにサージに起因する大きい電流Ｉｂが流れる。電流Ｉｂはソース領域Ｓ１１を介して第２パッドＴＥ４（接地電位）に流れる。これにより、ドレイン電圧VDSが下がる。図７に示すように、横軸をドレイン電圧VDSとし、縦軸をソース・ドレイン間に流れる電流Ｉとするグラフを記載すると、ドレイン電圧VDSがスナップバック電圧V11に達したときに、ドレイン電圧VDSが低下し、電流Ｉが増大していることがわかる。
トランジスタ形成部１０のトランジスタＴｒ１１によると、第１パッドＴＥ２にサージが入力したときに、トランジスタＴｒ１１のスナップバック特性を利用し、サージに起因する電流Ｉｂをドレイン領域Ｄ１１からp型ウェル４とソース領域Ｓ１１を介して第２パッドＴＥ４に流すことができる。サージから内部回路３を保護することができる。
【００４５】
ここで、第１パッドＴＥ２にサージが入力したときに、基板電流Ｉａが流れることによって生じるp型ウェル４と、トランジスタＴｒ１１のn+型ソース領域Ｓ１１間との電位差について詳細に説明する。
図５に示すように、トランジスタＴｒ１１のドレイン領域Ｄ１１の下方に位置するp型ウェル４とソース領域Ｓ１１の下方に位置するp型ウェル４との抵抗成分をＲ１とする。n+型ソース領域Ｓ１１の下方に位置するp型ウェル４とp+型ウェルタップ領域３０の下方に位置するp型ウェル４との抵抗成分を（Ｒ２＋Ｒ３）とする。p+型ウェルタップ領域３０は第２パッドＴＥ４を介して接地されている。ドレイン領域Ｄ１１にサージが入力して基板電流Ｉａが流れている際のソース領域Ｓ１１の下方に位置するp型ウェル４の電位VUは、サージ電圧をVSとすると、電位VU＝VS・（（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３））によって概算することができる。前述したように、この電位VUと、n+型ソース領域Ｓ１１間の電位との差が、p型ウェル４とn+型ソース領域Ｓ１１の間のpn接合を順バイアスする電圧を超えると、n+型ドレイン領域Ｄ１１とp型ウェル４とn+型ソース領域Ｓ１１からなるnpn寄生バイポーラトランジスタがオンする。
【００４６】
次に、図６に示すトランジスタＴｒ１３について説明する。第１パッドＴＥ２にサージが入力してn+型ドレイン領域Ｄ１３に印加される電圧（ドレイン電圧VDS）が図７に示すV0を超えると、n+型ドレイン領域Ｄ１２とp型ウェル４の間のpn接合がアバランシェブレークダウンする。これによって基板電流Ｉａが流れる。基板電流Ｉａは、n+型ドレイン領域Ｄ１２からp+型のウェルタップ領域３０に向けて流れる。基板電流Ｉａが流れることにより、ソース領域Ｓ１２の下方の範囲のp型ウェル４の電位が上がる。この範囲のp型ウェル４の電位の上昇によってp型ウェル４とn+型ソース領域Ｓ１２間の電圧がp型ウェル４とn+型ソース領域Ｓ１２の間のpn接合を順バイアスする電圧（例えば、０．７Ｖ）を超えると、n+型ドレイン領域Ｄ１２とp型ウェル４とn+型ソース領域Ｓ１２からなるnpn寄生バイポーラトランジスタがオンする。p型ウェル４とn+型ソース領域Ｓ１２間の電位差については、詳細を後述する。npn寄生バイポーラトランジスタがオンするときのドレイン電圧VDSをトランジスタＴｒ１３のスナップバック電圧V13という。これにより、ドレイン領域Ｄ１２（寄生バイポーラトランジスタのコレクタ）からソース領域Ｓ１２（寄生バイポーラトランジスタのエミッタ）に向けて電流Ｉｂが流れる。トランジスタＴｒ１３がスナップバックすると、図６に示すようにサージに起因する大きい電流Ｉｂが流れる。電流Ｉｂはソース領域Ｓ１２を介して第２パッドＴＥ４（接地電位）に流れる。これにより、ドレイン電圧VDSが下がる。図７に示すように、横軸をドレイン電圧VDSとし、縦軸を電流Ｉとするグラフを記載すると、ドレイン電圧VDSがスナップバック電圧V13に達したときに、ドレイン電圧VDSが低下し、ソース・ドレイン間を流れる電流Ｉが増大している。
【００４７】
ここで、第１パッドＴＥ２にサージが入力したときに、基板電流Ｉａが流れることによって生じるp型ウェル４と、トランジスタＴｒ１３のn+型ソース領域Ｓ１２間との電位差について詳細に説明する。
トランジスタＴｒ１３のドレイン領域Ｄ１２の下方に位置するp型ウェル４とソース領域Ｓ１２の下方に位置するp型ウェル４との抵抗成分をＲ１とする。n+型ソース領域Ｓ１２の下方に位置するp型ウェル４とp+型ウェルタップ領域３０の下方に位置するp型ウェル４との抵抗成分を（Ｒ２）とする。トランジスタＴｒ１３のドレイン領域Ｄ１２からウェルタップ領域３０に至る基板電流Ｉａの電流経路の実効距離は、前述したように、トランジスタＴｒ１１のドレイン領域Ｄ１１からウェルタップ領域３０に至る基板電流Ｉａの電流経路の実効距離よりも短い。したがって、トランジスタＴｒ１１では、基板電流Ｉａが流れる電流経路の抵抗成分がＲ３だけ小さい。p+型ウェルタップ領域３０は第２パッドＴＥ４を介して接地されている。ドレイン領域Ｄ１２にサージが入力して基板電流Ｉａが流れている際のソース領域Ｓ１２の下方に位置するp型ウェル４の電位VUは、サージ電圧をVSとすると、電位VU＝VS・（Ｒ２／（Ｒ１＋Ｒ２））によって概算することができる。前述したように、この電位VUと、n+型ソース領域Ｓ１２間の電位との差が、p型ウェル４とn+型ソース領域Ｓ１２の間のpn接合を順バイアスする電圧を超えると、n+型ドレイン領域Ｄ１２とp型ウェル４とn+型ソース領域Ｓ１２からなるnpn寄生バイポーラトランジスタがオンする。
【００４８】
上記したように、トランジスタＴｒ１３の基板電流Ｉａの電流経路の抵抗成分は、トランジスタＴｒ１１の基板電流Ｉａの電流経路の抵抗成分よりも小さい。第１パッドＴＥ２に正のサージが入力したときに、トランジスタＴｒ１３の上記電位VUは、トランジスタＴｒ１１の上記電位VUと比較して上昇し難い。
これにより、トランジスタＴｒ１３は、トランジスタＴｒ１１と比較してスナップバックし難い。図７に示すように、トランジスタＴｒ１３のスナップバック電圧V13は、トランジスタＴｒ１１のスナップバック電圧V11よりも大きく設定されている。
【００４９】
上記した説明では、トランジスタＴｒ１３とトランジスタＴｒ１１を比較した。トランジスタＴｒ１４は、トランジスタＴｒ１３と同様に、そのドレイン領域Ｄ１２からウェルタップ領域３０に至るまでの基板電流Ｉａの電流経路の実効距離が短い。トランジスタＴｒ１４も、トランジスタＴｒ１３と同様に、トランジスタＴｒ１１と比較してp型ウェル４の電位VUが上昇し難い。
また、トランジスタＴｒ１６は、トランジスタＴｒ１１と同様に、そのドレイン領域Ｄ１３からウェルタップ領域３０に至るまでの基板電流Ｉａの電流経路の実効距離が長い。トランジスタＴｒ１６も、トランジスタＴｒ１１と同様に、トランジスタＴｒ１３と比較してp型ウェル４の電位VUが上昇し易い。
【００５０】
トランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧は、トランジスタＴｒ１１，Ｔｒ１６のスナップバック電圧よりも大きく設定されている。トランジスタＴｒ１３，Ｔｒ１４の寄生バイポーラトランジスタは、トランジスタＴｒ１１，Ｔｒ１６の寄生バイポーラトランジスタよりもオン状態になり難い構造となっている。
【００５１】
また、本実施例のnMOS保護回路１ｇでは、トランジスタ形成部１０を横方向に沿って観測したときに、中央領域に形成されているゲート電極Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５の長手方向の長さを、トランジスタＴｒ１１，Ｔｒ１６におけるゲート電極Ｇ１１，Ｇ１６の長手方向の長さよりも短くしている。すなわち、トランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５のチャネル幅Ｗ２が、トランジスタＴｒ１１，Ｔｒ１６のチャネル幅Ｗ１よりも短い。チャネル幅が短いトランジスタは、チャネル幅が長いトランジスタと比較して、流れる電流の量が少なくドレイン領域とソース領域の間に電流が流れにくい。nMOS保護回路１ｇでは、この構成によっても、少なくともトランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧を、トランジスタＴｒ１１，Ｔｒ１６のスナップバック電圧よりも大きく設定している。トランジスタＴｒ１３，Ｔｒ１４の寄生バイポーラトランジスタは、トランジスタＴｒ１１，Ｔｒ１６の寄生バイポーラトランジスタよりもオン状態になり難い。
【００５２】
また、本実施例のnMOS保護回路１ｇでは、ウェルタップ領域３０が、上面視すると帯状に形成されており、トランジスタ形成部１０の周囲を取り囲んでいる。ウェルタップ領域３０は、トランジスタ形成部１０のソース領域Ｓ１２とドレイン領域Ｄ１２とソース領域Ｓ１３に対向する範囲に、トランジスタ形成部１０側に張り出している領域３２を備えている。ソース領域Ｓ１２とドレイン領域Ｄ１２を構成要素として備えているトランジスタＴｒ１３と、ソース領域Ｓ１３とドレイン領域Ｄ１２を構成要素として備えているトランジスタＴｒ１４では、第１パッドＴＥ２にサージが入力したときに基板電流Ｉａが流れる電流経路に、露出面積の広い領域３２（ウェルタップ領域３０）が存在している。ウェルタップ領域３０は接地電位ＧＮＤに接続されているので、第１パッドＴＥ２にサージが入力したときに、ウェルタップ領域３０の露出面積が広い方が基板電流Ｉａが流れ易い。基板電流Ｉａが流れ易いということは、この範囲のp型ウェル４の抵抗が相対的に低い。第１パッドＴＥ２にサージが入力したときに、ソース領域Ｓ１２，Ｓ１３の下方に位置する範囲のp型ウェル４の電位VUが相対的に上昇し難い。nMOS保護回路１ｇでは、この構成によっても、トランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧を、トランジスタＴｒ１１，Ｔｒ１６のスナップバック電圧よりも大きく設定している。トランジスタＴｒ１３，Ｔｒ１４の寄生バイポーラトランジスタは、トランジスタＴｒ１１，Ｔｒ１６の寄生バイポーラトランジスタよりもオン状態になり難い。
【００５３】
トランジスタＴｒ１２とトランジスタＴｒ１５については、ドレイン領域Ｄ１１，Ｄ１３からソース領域Ｓ１２，Ｓ１３の下方のp型ウェル４を介してウェルタップ領域３０に至るまでの基板電流Ｉａの電流経路の実効距離が、トランジスタＴｒ１３，Ｔｒ１４の実効距離よりは長いとともに、トランジスタＴｒ１１，Ｔｒ１６の実効距離よりは短い。また、トランジスタＴｒ１２とトランジスタＴｒ１５のチャネル幅Ｗ２は、トランジスタＴｒ１３，Ｔｒ１４のチャネル幅Ｗ２と同じであり、トランジスタＴｒ１１，Ｔｒ１６のチャネル幅Ｗ１よりも短い。
トランジスタＴｒ１２とトランジスタＴｒ１５のスナップバック電圧は、トランジスタＴｒ１１，Ｔｒ１６のスナップバック電圧よりも大きいとともに、トランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧よりも小さい。トランジスタＴｒ１２，Ｔｒ１５の寄生バイポーラトランジスタは、トランジスタＴｒ１１，Ｔｒ１６の寄生バイポーラトランジスタよりもオン状態になり難いとともに、トランジスタＴｒ１３，Ｔｒ１４の寄生バイポーラトランジスタよりもオン状態になり易い。
【００５４】
従来は、第１パッドＴＥ２にサージが入力したときに、端部領域のトランジスタの寄生バイポーラトランジスタがオン状態となり難かった。中央領域のトランジスタの寄生バイポーラトランジスタのみに電流が流れる状態が存在していた、本実施例のnMOS保護回路１ｂでは、オン状態となり易かった中央領域のトランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧V13を高く設定している。これにより、中央領域のトランジスタＴｒ１３，Ｔｒ１４がスナップバックし難くなり（寄生バイポーラトランジスタがオン状態になり難くなり）、第１パッドＴＥ２にサージが入力したときに、中央領域と端部領域の双方の領域の寄生バイポーラトランジスタをオン状態とすることができる。半導体装置のサイズを大きくしないでサージに対する保護性能を向上させることができる。
【００５５】
（第２実施例）
本発明を具現化した半導体装置が備えているnMOS保護回路の第２実施例を、図８を参照して説明する。
図８では、図１に示す第１実施例のnMOS保護回路１ｇと同じ構成要素には、同じ符号を付している。第１実施例と同じ構成要素については、それらの説明を簡略化する。
本実施例のnMOS保護回路１ｃのトランジスタ形成部１０の構成は、第１実施例のnMOS保護回路１ｇと同じである。本実施例のnMOS保護回路１ｃでは、ウェルタップ領域３０ｃの構成が、図１に示す第１実施例のnMOS保護回路１ｇのウェルタップ領域３０の構成と相違している。
【００５６】
図８に示すように、本実施例のウェルタップ領域３０ｃは、ソース領域Ｓ１２とドレイン領域Ｄ１２とソース領域Ｓ１３に対向している範囲で、トランジスタ形成部１０側に接近している。帯状のウェルタップ領域３０ａの幅は、全範囲において同一である。第１実施例のnMOS保護回路１ｇと同様に、少なくともトランジスタＴｒ１３，Ｔｒ１４では、ドレイン領域Ｄ１２から各々のソース領域Ｓ１２，Ｓ１３の下方のp型ウェル４を通ってウェルタップ領域３０に至る基板電流Ｉａの電流経路の実効距離が、トランジスタＴｒ１１，Ｔｒ１６と比較して短い。また、トランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５のチャネル幅Ｗ２が、トランジスタＴｒ１１，Ｔｒ１６のチャネル幅Ｗ１よりも狭い。
【００５７】
本実施例のnMOS保護回路１ｃでも、少なくともトランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧を、トランジスタＴｒ１１，Ｔｒ１６のスナップバック電圧よりも大きく設定することができる。
【００５８】
（第３実施例）
本発明を具現化した半導体装置が備えているnMOS保護回路の第３実施例を、図９を参照して説明する。
図９では、図１に示す第１実施例のnMOS保護回路１ｇと同じ構成要素には、同じ符号を付している。第１実施例と同じ構成要素については、それらの説明を簡略化する。
本実施例のnMOS保護回路１ｄのウェルタップ領域３０の構成は、第１実施例のnMOS保護回路１ｇのウェルタップ領域３０と同じである。本実施例のnMOS保護回路１ｄでは、トランジスタ形成部１０ｄの構成が、図１に示す第１実施例のnMOS保護回路１ｇのトランジスタ形成部１０の構成と相違している。
【００５９】
図９に示すように、本実施例のトランジスタ形成部１０ｄでは、ドレイン領域Ｄ１１，Ｄ１２，Ｄ１３とソース領域Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４の縦方向の長さが同一である。また、ゲート電極Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６の縦方向の長さが同一である。したがって、トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５のチャネル幅は同じ幅である。しかしながら、本実施例のウェルタップ領域３０は、第１実施例のnMOS保護回路１ｇのウェルタップ領域３０と同様に、トランジスタ形成部１０ｄのソース領域Ｓ１２とドレイン領域Ｄ１２とソース領域Ｓ１３に対向する範囲に、トランジスタ形成部１０ｄ側に張り出している領域３２を備えている。少なくともトランジスタＴｒ１３，Ｔｒ１４では、ドレイン領域Ｄ１２から各々のソース領域Ｓ１２，Ｓ１３の下方のp型ウェル４を通ってウェルタップ領域３０に至る基板電流Ｉａの電流経路の実効距離が、トランジスタＴｒ１１，Ｔｒ１６と比較して短い。第１実施例のnMOS保護回路１ｇと同様に、トランジスタＴｒ１３，Ｔｒ１４では、第１パッドＴＥ２にサージが入力したときに、ドレイン領域Ｄ１２からソース領域Ｓ１２，Ｓ１３の下方のp型ウェルを通って至る基板電流Ｉａの電流経路の先に、広い露出面積を有する領域３２（ウェルタップ領域３０）が存在する。
【００６０】
本実施例のnMOS保護回路１ｄでも、少なくともトランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧を、トランジスタＴｒ１１，Ｔｒ１６のスナップバック電圧よりも大きく設定することができる。
【００６１】
（第４実施例）
本発明を具現化した半導体装置が備えているnMOS保護回路の第４実施例を、図１０を参照して説明する。
図１０では、図９に示す第３実施例のnMOS保護回路１ｄと同じ構成要素には、同じ符号を付している。第３実施例と同じ構成要素については、それらの説明を簡略化する。
本実施例のnMOS保護回路１ｅのトランジスタ形成部１０ｄの構成は、第３実施例のnMOS保護回路１ｄと同じである。本実施例のnMOS保護回路１ｅでは、ウェルタップ領域３０ｅの構成が、図９に示す第３実施例のnMOS保護回路１ｄのウェルタップ領域３０の構成と相違している。
【００６２】
本実施例のウェルタップ領域３０ｅは、ソース領域Ｓ１２とドレイン領域Ｄ１２とソース領域Ｓ１３に対向している領域で、トランジスタ形成部１０とは反対側に張り出している。本実施例のトランジスタ形成部１０ｄのトランジスタＴｒ１３，Ｔｒ１４では、第１実施例のnMOS保護回路１ｂと同様に、第１パッドＴＥ２にサージが入力したときに、ドレイン領域からソース領域の下方のp型ウェルを通って至る基板電流Ｉａの電流経路に、広い露出面積を有するウェルタップ領域３０ｅ（領域３２ｅ）が存在する。
【００６３】
本実施例のnMOS保護回路１ｅでも、少なくともトランジスタＴｒ１３，Ｔｒ１４のスナップバック電圧を、トランジスタＴｒ１１，Ｔｒ１６のスナップバック電圧よりも大きく設定することができる。
【００６４】
（第５実施例）
本発明を具現化した半導体装置が備えているnMOS保護回路の第５実施例を、図１１を参照して説明する。
図１１では、図１０に示す第４実施例のnMOS保護回路１ｅと同じ構成要素には、同じ符号を付している。第４実施例と同じ構成要素については、それらの説明を簡略化する。
本実施例のnMOS保護回路１ｆのウェルタップ領域３０ｆは、図１３に示した従来技術のnMOS保護回路１ｂのウェルタップ領域１３０と同様である。ウェルタップ領域３０ｆは、トランジスタ形成部１０ｆの周囲を取り囲んでいる。ウェルタップ領域３０ｆは、上面視すると帯状に形成されており、その幅は全域に亘って同一である。
【００６５】
本実施例のnMOS保護回路１ｆのトランジスタ形成部１０ｆでは、少なくともトランジスタＴｒ１３のソース領域Ｓ１２とドレイン領域Ｄ１２の間隔が、トランジスタＴｒ１１，Ｔｒ１６のソース領域Ｓ１１とドレイン領域Ｄ１１の間隔よりも広い。このため、ゲート電極Ｇ１３の横方向の長さが、トランジスタＴｒ１１，Ｔｒ１６のゲート電極Ｇ１１，Ｇ１６の横方向の長さよりも長い。同様に、トランジスタＴｒ１４のソース領域Ｓ１３とドレイン領域Ｄ１２の間隔が、トランジスタＴｒ１１のソース領域Ｓ１１とドレイン領域Ｄ１１の間隔よりも広い。このため、ゲート電極Ｇ１４の横方向の長さが、少なくともトランジスタＴｒ１１，Ｔｒ１６のゲート電極Ｇ１１，Ｇ１６の横方向の長さよりも長い。すなわち、少なくともトランジスタＴｒ１３，Ｔｒ１４のゲート長が、少なくともトランジスタＴｒ１１，Ｔｒ１６のゲート長よりも長い。
【００６６】
ゲート長が長いトランジスタＴｒ１３，Ｔｒ１４は、ゲート長が短いトランジスタＴｒ１１，Ｔｒ１６と比較してドレイン領域Ｄ１２とソース領域Ｓ１２，Ｓ１３との間に電流が流れにくい。少なくともトランジスタＴｒ１３，Ｔｒ１４の寄生バイポーラトランジスタが相対的にオン状態になり難い。中央領域に形成されているトランジスタＴｒ１３，Ｔｒ１４が相対的にスナップバックし難い。第１パッドＴＥ２にサージが入力したときに、中央領域と端部領域の双方の領域の寄生バイポーラトランジスタをオン状態とすることができる。半導体装置のサイズを大きくしないでサージに対する保護性能を向上させることができる。
【００６７】
トランジスタ形成部１０の中央領域に形成されている少なくとも１個のトランジスタ（例えば、トランジスタＴｒ１３）のスナップバック電圧（例えば、スナップバック電圧V13）を、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタ（例えば、トランジスタＴｒ１１）のスナップバック電圧（例えば、スナップバック電圧V13）よりも高く設定するために、図１に示す第１実施例では、チャネル幅と、ドレイン領域からソース領域の下方のp型ウェルを介してウェルタップ領域に至るまでの基板電流Ｉａの電流経路の実効距離と、帯状のウェルタップ領域の幅を工夫した。
図８に示す第２実施例ではチャネル幅と、ドレイン領域からソース領域の下方のp型ウェルを介してウェルタップ領域に至るまでの基板電流Ｉａ電流経路の実効距離を工夫した。
図９に示す第３実施例ではドレイン領域からソース領域の下方のp型ウェルを介してウェルタップ領域に至るまでの基板電流Ｉａ電流経路の実効距離と、帯状のウェルタップ領域の幅を工夫した。
図１０に示す第４実施例では帯状のウェルタップ領域の幅を工夫した。
図１１に示す第５実施例ではゲート長を工夫した。
第１実施例から第５実施例の工夫をどのように組み合わせてもよい。また、本発明は、トランジスタ形成部１０の中央領域に形成されている少なくとも１個のトランジスタのスナップバック電圧を、そのトランジスタよりも端部側に形成されている少なくとも１個のトランジスタのスナップバック電圧よりも高く設定する他の構成にも適用することができる。
【００６８】
また、第１実施例から第５実施例では、ウェルタップ領域がトランジスタ形成領域の周囲を取り囲んでいる場合について説明したが、ウェルタップ領域はトランジスタ形成領域の周囲を完全に取り囲んでいなくてもよい。ウェルタップ領域は、トランジスタ形成領域の周囲に形成されていればよい。
【００６９】
本発明は、第１パッドＴＥ２が信号を出力する出力端子である場合にも適用することができる。第１パッドＴＥ２が出力端子である場合には、第１パッドＴＥ２に近いトランジスタ形成部１０の３０パーセント程度のトランジスタ（フィンガー）を出力バッファとして用いることが好ましい。
【００７０】
また、本発明は、複数個のトランジスタのスナップバック電圧が３種類以上に設定されている種々の構成を実現することができる。例えば、チャネル幅の設定が３段階以上に分かれており、中央領域ほどチャネル幅が狭くなるように構成されていてもよい。また、ドレイン領域からソース領域の下方のp型ウェルを介してウェルタップ領域に至るまでの基板電流Ｉａの電流経路の実効距離の設定が３段階以上に分かれており、中央領域ほど実効距離が短くなるように構成されていてもよい。また、帯状のウェルタップ領域の幅の設定が３段階以上に分かれており、中央領域ほど幅が広くなるように構成されていてもよい。また、ゲート長の設定が３段階以上に分かれており、中央領域ほどゲート長が長くなるように構成されていてもよい。
【００７１】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００７２】
【図１】第１実施例のnMOS保護回路１ｇが形成されているp型ウェル４を上面視した図である。
【図２】nMOS保護回路１ｇの要部断面図を示す。
【図３】トランジスタ形成部１０のマルチフィンガーを説明するための図である。
【図４】トランジスタ形成部１０に形成されている複数個のトランジスタの接続関係を説明する回路図である。
【図５】スナップバック特性を説明するためのトランジスタＴｒ１１の要部断面図である。
【図６】スナップバック特性を説明するためのトランジスタＴｒ１３の要部断面図である。
【図７】トランジスタＴｒ１１とトランジスタＴｒ１３のドレイン電圧VDSと電流Ｉのグラフがスナップバック特性を示していることを説明する図である。
【図８】第２実施例のnMOS保護回路１ｃが形成されているp型ウェル４を上面視した図である。
【図９】第３実施例のnMOS保護回路１ｄが形成されているp型ウェル４を上面視した図である。
【図１０】第４実施例のnMOS保護回路１ｅが形成されているp型ウェル４を上面視した図である。
【図１１】第５実施例のnMOS保護回路１ｆが形成されているp型ウェル４を上面視した図である。
【図１２】保護回路１を備えている従来の半導体装置の要部の概略回路図の示す。
【図１３】保護回路１を備えている従来のnMOS保護回路１ｂが形成されているp型ウェル４を上面視した図である。
【図１４】スナップバック特性を説明するためのトランジスタＴｒ１１１の要部断面図である。
【図１５】トランジスタＴｒ１１１のドレイン電圧VDSと電流Ｉのグラフがスナップバック特性を示していることを説明する図である。
【符号の説明】
【００７３】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ：保護回路
２：インバータ
３：内部回路
４：p型ウェル
４Ｓ：表面
１０，１０ｄ，１０ｆ：トランジスタ形成部
３０，３０ａ，３０ｃ，３０ｅ，３０ｆ：ウェルタップ領域
Ｄ１１，Ｄ１２，Ｄ１３：ドレイン領域
Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１４，Ｇ１５，Ｇ１６：ゲート電極
Ｈ：コンタクトホール
Ｉａ：基板電流
Ｉｂ：電流
Ｍ：シリサイド
Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４：ソース領域
ＴＥ２：第１パッド
ＴＥ４：第２パッド
Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５，Ｔｒ１６：トランジスタ
V11，V13：スナップバック電圧
VDD：電源電圧
VDS：ドレイン電圧
VU：電位
Ｚ：絶縁膜
ＺＧ：ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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