(57)【要約】【課題】ＭＩＳトランジスタを備える半導体装置の性能を向上させる。【解決手段】シリコン基板１の主面ｓ１上のうち、ｎＭＩＳ領域ＲｎにｎＭＩＳ用ゲート電極ＧＥｎを形成し、ｐＭＩＳ領域ＲｐにｐＭＩＳ用ゲート電極ＧＥｐを形成し、それらの側方下部に、それぞれ、ｎ型ソース・ドレイン領域ｓｄｎおよびｐ型ソース・ドレイン領域ｓｄｐを形成する。続いて、シリコン基板１の主面ｓ１と両ゲート電極ＧＥｎ，ＧＥｐとを覆うようにして、引張応力を持つ第１応力膜Ｎ１ａを形成する。その後、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａにイオン注入３００を施すことで応力を緩和させる。その後、熱処理を施すことで両ゲート電極ＧＥｎ，ＧＥｐを結晶化してから、第１応力膜Ｎ１ａを除去する。両ゲート電極ＧＥｎ，ＧＥｐを結晶化する工程では、第１応力膜Ｎ１ａの引張応力をｎＭＩＳ用ゲート電極ＧＥｎに記憶させる。【選択図】図６
2009277909.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１領域に第１導電型の第１電界効果トランジスタを有し、第２領域に前記第１導電型と逆導電型である第２導電型の第２電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域の主面上に、第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の第２領域の主面上に、第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板の第１領域の主面のうち前記第１ゲート電極の側方下部に、第１導電型ソース・ドレイン領域を形成する工程と、
（ｄ）前記半導体基板の第２領域の主面のうち前記第２ゲート電極の側方下部に、第２導電型ソース・ドレイン領域を形成する工程と、
（ｅ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、前記半導体基板に対して圧縮応力または引張応力を作用するような第１応力膜を形成する工程と、
（ｆ）前記第２領域の前記第１応力膜に対してイオン注入を施すことで、前記第２領域の前記第１応力膜の応力を緩和する工程と、
（ｇ）熱処理を施すことで、前記第１および第２ゲート電極を結晶化する工程と、
（ｈ）前記第１応力膜を除去する工程とを有し、
前記（ｇ）工程の熱処理によって、前記第１応力膜と同様の応力を前記第１ゲート電極に記憶させることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１導電型はｎ型導電型であり、前記第２導電型はｐ型導電型であり、
前記（ｅ）工程では、前記半導体基板に対して引張応力を作用するような前記第１応力膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｇ）工程の熱処理によって、前記第１および第２ゲート電極を結晶化するのと同時に、前記（ｃ）工程で形成した前記第１導電型ソース・ドレイン領域と、前記（ｄ）工程で形成した前記第２導電型ソース・ドレイン領域とを、拡散または活性化することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｄ）工程を施した後、前記（ｅ）工程を施す前に、更に、
（ｉ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、第１保護膜を形成する工程を有し、
前記（ｅ）工程では、前記第１保護膜を覆うようにして前記第１応力膜を形成し、
前記（ｈ）工程では、前記第１応力膜に対して全面的に等方性エッチングを施すことで、前記第１応力膜を除去し、
前記（ｉ）工程では、前記（ｈ）工程の等方性エッチングにおけるエッチング速度が、前記（ｅ）工程で形成する前記第１応力膜と比較して遅いような、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｉ）工程では、５〜１０ｎｍの膜厚となるようにして、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上の第１領域に第１導電型の第１電界効果トランジスタを有し、第２領域に前記第１導電型と逆導電型である第２導電型の第２電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域の主面上に、第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の第２領域の主面上に、第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板の第２領域の主面のうち前記第２ゲート電極の側方下部に、第２導電型ソース・ドレイン領域を形成する工程と、
（ｄ）熱処理を施すことで、前記第１および第２ゲート電極を結晶化する工程と、
（ｅ）前記第１領域にイオン注入を施すことで、前記（ｄ）工程で結晶化した前記第１ゲート電極を非晶質化する工程と、
（ｆ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、前記半導体基板に対して圧縮応力または引張応力を作用するような第１応力膜を形成する工程と、
（ｇ）熱処理を施すことで、前記（ｅ）工程で非晶質化した前記第１ゲート電極を再度結晶化する工程と、
（ｈ）前記第１応力膜を除去する工程とを有し、
前記（ｇ）工程の熱処理によって、前記第１応力膜と同様の応力を前記第１ゲート電極に記憶させることを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１導電型はｎ型導電型であり、前記第２導電型はｐ型導電型であり、
前記（ｆ）工程では、前記半導体基板に対して引張応力を作用するような前記第１応力膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｅ）工程では第１導電型となる不純物のイオン注入を施すことで、前記第１ゲート電極を非晶質化するのと同時に、前記半導体基板の第１領域の主面のうち前記第１ゲート電極の側方下部に、第１導電型ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｇ）工程の熱処理によって、前記第１ゲート電極を結晶化するのと同時に、前記（ｃ）工程で形成した前記第２導電型ソース・ドレイン領域と、前記（ｅ）工程で形成した前記第１導電型ソース・ドレイン領域とを、拡散または活性化することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程の熱処理は、前記（ｇ）工程の熱処理よりも低い温度で施すことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｅ）工程を施した後、前記（ｆ）工程を施す前に、更に、
（ｉ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、第１保護膜を形成する工程を有し、
前記（ｆ）工程では、前記第１保護膜を覆うようにして前記第１応力膜を形成し、
前記（ｈ）工程では、前記第１応力膜に対して全面的に等方性エッチングを施すことで、前記第１応力膜を除去し、
前記（ｉ）工程では、前記（ｈ）工程の等方性エッチングにおけるエッチング速度が、前記（ｆ）工程で形成する前記第１応力膜と比較して遅いような、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｉ）工程では、５〜１０ｎｍの膜厚となるようにして、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板上の第１領域に第１導電型の第１電界効果トランジスタを有し、第２領域に前記第１導電型と逆導電型である第２導電型の第２電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域の主面上に、第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の第２領域の主面上に、第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板の第１領域の主面のうち前記第１ゲート電極の側方下部に、第１導電型ソース・ドレイン領域を形成する工程と、
（ｄ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、前記半導体基板に対して圧縮応力または引張応力を作用するような第１応力膜を形成する工程と、
（ｅ）熱処理を施すことで、前記第１および第２ゲート電極を結晶化する工程と、
（ｆ）前記第１応力膜を除去する工程と、
（ｇ）前記第２領域にイオン注入を施すことで、前記（ｅ）工程で結晶化した前記第２ゲート電極を非晶質化する工程と、
（ｈ）熱処理を施すことで、前記（ｇ）工程で非晶質化した前記第２ゲート電極を再度結晶化する工程とを有し、
前記（ｅ）工程の熱処理によって、前記第１応力膜と同様の応力を前記第１および第２ゲート電極に記憶させ、
前記（ｇ）工程のイオン注入によって、前記第２ゲート電極に記憶された前記第１応力膜と同様の応力を緩和させることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１導電型はｎ型導電型であり、前記第２導電型はｐ型導電型であり、
前記（ｄ）工程では、前記半導体基板に対して引張応力を作用するような前記第１応力膜を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程では第２導電型となる不純物のイオン注入を施すことで、前記第２ゲート電極を非晶質化するのと同時に、前記半導体基板の第２領域の主面のうち前記第２ゲート電極の側方下部に、第２導電型ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｈ）工程の熱処理によって、前記第２ゲート電極を結晶化するのと同時に、前記（ｃ）工程で形成した前記第１導電型ソース・ドレイン領域と、前記（ｇ）工程で形成した前記第２導電型ソース・ドレイン領域とを、拡散または活性化することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｅ）工程の熱処理は、前記（ｈ）工程の熱処理よりも低い温度で施すことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｇ）工程のイオン注入では、前記第２導電型となる不純物のほかに、ＳｉまたはＧｅを含む不純物のイオン注入を施すことで、前記第２ゲート電極を非晶質化することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記（ｃ）工程を施した後、前記（ｄ）工程を施す前に、更に、
（ｉ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、第１保護膜を形成する工程を有し、
前記（ｄ）工程では、前記第１保護膜を覆うようにして前記第１応力膜を形成し、
前記（ｆ）工程では、前記第１応力膜に対して全面的に等方性エッチングを施すことで、前記第１応力膜を除去し、
前記（ｉ）工程では、前記（ｆ）工程の等方性エッチングにおけるエッチング速度が、前記（ｄ）工程で形成する前記第１応力膜と比較して遅いような、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法において、
前記（ｉ）工程では、５〜１０ｎｍの膜厚となるようにして、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板上の第１領域に第１導電型の第１電界効果トランジスタを有し、第２領域に前記第１導電型と逆導電型である第２導電型の第２電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の第１領域の主面上に、第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板の第２領域の主面上に、第２ゲート電極を形成する工程と、
（ｃ）前記半導体基板の第２領域の主面のうち前記第２ゲート電極の側方下部に、第２導電型ソース・ドレイン領域を形成する工程と、
（ｄ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、前記半導体基板に対して圧縮応力または引張応力を作用するような第１応力膜を形成する工程と、
（ｅ）熱処理を施すことで、前記第１および第２ゲート電極を結晶化する工程と、
（ｆ）前記第１応力膜を除去する工程と、
（ｇ）前記第１領域にイオン注入を施すことで、前記（ｅ）工程で結晶化した前記第１ゲート電極を非晶質化する工程と、
（ｈ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、前記半導体基板に対して圧縮応力または引張応力を作用するような第２応力膜を形成する工程と、
（ｉ）熱処理を施すことで、前記（ｇ）工程で非晶質化した前記第１ゲート電極を再度結晶化する工程と、
（ｊ）前記第２応力膜を除去する工程とを有し、
前記（ｅ）工程の熱処理によって、前記第１応力膜と同様の応力を前記第１および第２ゲート電極に記憶させ、
前記（ｇ）工程のイオン注入よって、前記第１ゲート電極に記憶された前記第１応力膜と同様の応力を緩和させ、
前記（ｉ）工程の熱処理によって、前記第２応力膜と同様の応力を前記第１ゲート電極に記憶させ、
前記（ｄ）工程で形成する前記第１応力膜と、前記（ｈ）工程で形成する前記第２応力膜とは、前記半導体基板に対して逆の応力を作用する応力膜であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記第１導電型はｎ型導電型であり、前記第２導電型はｐ型導電型であり、
前記（ｄ）工程では、前記半導体基板に対して圧縮応力を作用するような前記第１応力膜を形成し、
前記（ｈ）工程では、前記半導体基板に対して引張応力を作用するような前記第２応力膜を形成し、
前記（ｄ）〜（ｊ）工程によって、
前記第１ゲート電極には前記第２応力膜と同様の引張応力を記憶させ、
前記第２ゲート電極には前記第１応力膜と同様の圧縮応力を記憶させることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｇ）工程では第１導電型となる不純物のイオン注入を施すことで、前記第１ゲート電極を非晶質化するのと同時に、前記半導体基板の第１領域の主面のうち前記第１ゲート電極の側方下部に、第１導電型ソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｉ）工程の熱処理によって、前記第１ゲート電極を結晶化するのと同時に、前記（ｃ）工程で形成した前記第２導電型ソース・ドレイン領域と、前記（ｇ）工程で形成した前記第１導電型ソース・ドレイン領域とを、拡散または活性化することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記（ｅ）工程の熱処理は、前記（ｉ）工程の熱処理よりも低い温度で施すことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、
前記（ｃ）工程を施した後、前記（ｄ）工程を施す前に、更に、
（ｋ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、第１保護膜を形成する工程を有し、
前記（ｄ）工程では、前記第１保護膜を覆うようにして前記第１応力膜を形成し、
前記（ｆ）工程では、前記第１応力膜に対して全面的に等方性エッチングを施すことで、前記第１応力膜を除去し、
前記（ｋ）工程では、前記（ｆ）工程の等方性エッチングにおけるエッチング速度が、前記（ｄ）工程で形成する前記第１応力膜と比較して遅いような、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法において、
前記（ｋ）工程では、５〜１０ｎｍの膜厚となるようにして、前記第１保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、
前記（ｇ）工程を施した後、前記（ｈ）工程を施す前に、更に、
（ｌ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、第２保護膜を形成する工程を有し、
前記（ｈ）工程では、前記第２保護膜を覆うようにして前記第２応力膜を形成し、
前記（ｊ）工程では、前記第２応力膜に対して全面的に等方性エッチングを施すことで、前記第２応力膜を除去し、
前記（ｌ）工程では、前記（ｊ）工程の等方性エッチングにおけるエッチング速度が、前記（ｈ）工程で形成する前記第２応力膜と比較して遅いような、前記第２保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、
前記（ｌ）工程では、５〜１０ｎｍの膜厚となるようにして、前記第２保護膜を形成することを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、更に、
（ｍ）前記半導体基板の主面と、前記第１および第２ゲート電極とを一体的に覆うようにして、第３応力膜を形成する工程と、
（ｎ）前記第３応力膜を覆うようにして層間絶縁膜を形成する工程と、
（ｏ）前記層間絶縁膜および前記第３応力膜に対して異方性エッチングを施すことで、前記第１導電型ソース・ドレイン領域、前記第２導電型ソース・ドレイン領域、前記第１ゲート電極、および、前記第２ゲート電極に達するような接続孔を形成する工程と、
（ｐ）前記接続孔を導体膜で埋め込む工程とを有し、
前記（ｍ）工程では、前記（ｏ）工程の異方性エッチングにおけるエッチング速度が、前記（ｎ）工程で形成する前記層間絶縁膜のエッチング速度と異なるような絶縁膜であり、かつ、前記半導体基板に対して引張応力を作用するような絶縁膜によって、前記第３応力膜を形成することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法において、
前記（ｍ）工程を施した後、前記（ｎ）工程を施す前に、更に、
（ｑ）前記第２領域の前記第３応力膜に対してイオン注入を施すことで、前記第２領域の前記第３応力膜の引張応力を緩和する工程を有することを特徴とする半導体装置の製造方法。
【請求項３２】
請求項３１記載の半導体装置の製造方法において、
前記（ｍ）工程を施した後、前記（ｎ）工程を施す前に、更に、
（ｒ）前記第２領域の前記第３応力膜を除去する工程と、
（ｓ）前記第２領域において、前記半導体基板の主面と前記第２ゲート電極とを一体的に覆うようにして、第４応力膜を形成する工程とを有し、
前記（ｓ）工程では、前記（ｏ）工程の異方性エッチングにおけるエッチング速度が、前記（ｎ）工程で形成する前記層間絶縁膜のエッチング速度と異なるような絶縁膜であり、かつ、前記半導体基板に対して圧縮応力を作用するような絶縁膜によって、前記第４応力膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、応力記憶技術を用いて高性能化されたＭＩＳトランジスタを備える半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
大容量の情報を高速に処理、記憶する半導体装置には、複数のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、単にＭＩＳトランジスタ）が搭載され、例えば論理回路やメモリアレイなどを構成している。これらＭＩＳトランジスタは半導体基板上に形成され、微細化による高集積化によって、半導体装置の高性能化を実現している。
【０００３】
一般的に、ＭＩＳトランジスタは、金属（Metal）または金属級の導電性を有する半導体からなるゲート電極、絶縁膜（Insulator）からなるゲート絶縁膜、および、半導体（Semiconductor）からなるチャネル領域の積層構造を有する。更に、チャネル領域に導通するためのソース領域とドレイン領域とを有する構造を基本としている。特に、ゲート絶縁膜を介したゲート電極からの電界効果によって、チャネル領域に形成される反転層の極性によって、それぞれ、キャリアが電子であるｎチャネル型ＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）、または、キャリアが正孔（ホール）であるｐチャネル型ＭＩＳトランジスタ（以下、単にｐ型ＭＩＳトランジスタ）と呼ばれる。
【０００４】
近年、半導体装置において、処理速度の高速化や、より低い電圧での駆動力向上などといったＭＩＳトランジスタのパフォーマンスの向上を目的として、素子に応力（ストレス）を印加する技術が提案されている。ｎ型ＭＩＳトランジスタに対しては引張（テンサイル、tensile）応力を印加することで特性が向上し、一方、ｐ型ＭＩＳトランジスタに対しては圧縮（コンプレッシブ、compressive）応力を印加することで特性が向上することが分かっている。より具体的には、上記の応力によってチャネル領域における格子が歪み、キャリア移動度が上昇する。これによって、同じ電圧でもソース・ドレイン間により大きな電流が流れ、駆動力が向上する。
【０００５】
例えば、特開２００５−２８６３４１号公報（特許文献１）には、素子上に形成したストレスコントロール膜に対し、選択的にイオン注入を施すことで、その領域のストレスコントロール膜の応力を緩和させる技術などが開示されている。これにより、素子の導電型（ｎ型、ｐ型の別など）や動作の役割（アナログ、デジタルの別など）によって、適切な機械的ストレスを印加、および除去できる。
【０００６】
また、例えば、特開２００５−２９４３６０号公報（特許文献２）には、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを覆うようにして形成した、応力を有するダイレクト窒化膜に対し、選択的に反応抑制元素を注入する技術などが開示されている。これにより、ゲート電極およびソース・ドレイン領域上に形成したＮｉＳｉ（ニッケルシリサイド）膜のダイシリサイド化を抑制することで、耐熱性を向上させるとともに、ダイレクト窒化膜の応力を緩和できる。
【０００７】
また、例えば、特開２００７−１３４７１８号公報（特許文献３）には、半導体デバイスに応力層の応力を記憶させる技術などが開示されている。これにより、応力層を除去しても、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）への応力作用を維持できる。
【０００８】
また、例えば、特開２００７−３１１７９６号公報（特許文献４）には、ＦＥＴの上に形成したシリコン・ナイトライド・キャップに対してアニール工程を施すことで、ソースおよびドレイン金属シリサイド層を相変換させる技術などが開示されている。これにより、内因性応力を加えられたシリサイドを有するＣＭＯＳ（Complementary MOS）デバイスを形成できる。
【特許文献１】特開２００５−２８６３４１号公報
【特許文献２】特開２００５−２９４３６０号公報
【特許文献３】特開２００７−１３４７１８号公報
【特許文献４】特開２００７−３１１７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
応力膜（ストレッサー）によってＭＩＳトランジスタに応力を印加する技術に対し、ＭＩＳトランジスタ自体に応力を記憶させる技術は、ＳＭＴ（Stress Memorization Technique）技術などと称される。本発明者の検討によれば、ＳＭＴ技術を用いて応力を記憶させたＭＩＳトランジスタに対し、更に、応力膜によって所望の応力を印加することで、より効果的にＭＩＳトランジスタの駆動力を向上できる。
【００１０】
本発明者が検討したＳＭＴ技術では、まず、ゲート電極の多結晶シリコン（ポリシリコン、ｐｏｌｙ−Ｓｉ）が非晶質（アモルファス）の状態で、ＭＩＳトランジスタの上に高い応力を持つ膜（例えば窒化シリコン膜）を堆積する。続いて、その応力膜の応力が印加された状態で熱処理（アニール）することによって、多結晶シリコンが結晶化する際にゲート電極に応力を記憶させる。
【００１１】
上記のように、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとによって、特性を向上させるために必要な応力の方向（引張であるか圧縮であるか）は逆である。更に、特性を向上させる効果のある応力と逆の応力がそれぞれのトランジスタに印加された場合（例えば、ｐ型ＭＩＳトランジスタに引張応力が印加された場合など）、特性が劣化することが分かっている。そこで、本発明者は、ＭＩＳトランジスタの極性によって、記憶させる応力を変える技術を検討した。以下でその方法を説明する。
【００１２】
まず、ＭＩＳトランジスタのソース・ドレイン領域をイオン注入により形成した後、キャップ酸化膜を形成し、その上に、引張応力を作用させる窒化シリコン膜を堆積する。続いて、ｐ型ＭＩＳトランジスタ上のみ、その窒化シリコン膜を異方性のドライエッチングにより除去した後、熱処理を施す。ここで、窒化シリコン膜の異方性エッチングの際には、キャップ酸化膜をエッチングストッパとして機能させる。その後、残りの窒化シリコン膜を等方性のウェットエッチングにより除去する。このようにして、ｐ型ＭＩＳトランジスタにとって特性を劣化させる引張応力を作用させずに、ｎ型ＭＩＳトランジスタのみを高性能化できる。
【００１３】
しかし、本発明者の更なる検討により、上記の方法によるＳＭＴ技術は課題を有することが明らかになった。即ち、ｐ型ＭＩＳトランジスタ上の応力膜を選択的に除去するためには異方性エッチングを施すことが望ましいが、その副作用や加工精度などの観点から、正常な異方性エッチングが困難であることが分かった。より詳細に、以下で説明する。
【００１４】
本発明者が検討したＳＭＴ技術では、ＭＩＳトランジスタのゲート電極に応力を記憶させるため、当該ゲート電極を形成した後に応力膜を形成し、応力を記憶させるための工程を施す。ここで、ゲート電極は基板上における段差部である。従って、ゲート電極を覆うようにして形成した応力膜に異方性エッチングを施すと、ゲート電極の側壁に応力膜が残ってしまう。これは、上記の例では、ｐ型ＭＩＳトランジスタ上に引張応力を作用する応力膜が残存してしまうことになり、結果として特性が劣化する原因となる。
【００１５】
側壁に残った応力膜を除去し終えるまで異方性エッチングを施し続けることで、この課題を回避できる。しかしながら、このようなオーバーエッチングを施すと、エッチングストッパであるキャップ酸化膜がエッチングされ、下地のソース・ドレイン領域などもエッチングが施されてしまう。ソース・ドレイン領域がエッチングにより削られた場合、ソース・ドレイン領域の抵抗値が上昇し、結果として、ＭＩＳトランジスタの動作速度が低下する。また、オーバーエッチングによりエッチングされたソース・ドレイン領域は、削られた分だけ浅くなり、リーク電流が増加する。その結果、待機電力が増加する。
【００１６】
また、上記のオーバーエッチングの影響を低減するためには、エッチングストッパであるキャップ酸化膜を、より厚く形成することが効果的である。しかしながら、キャップ酸化膜はＭＩＳトランジスタと応力膜の間に形成しているから、そのキャップ酸化膜を厚く形成することで、応力膜がＭＩＳトランジスタにもたらす応力の作用を低減させてしまう。これは、上記の例では、ｎ型ＭＩＳトランジスタに作用させる引張応力が緩和され、期待した特性向上の効果が得られなくなることを意味する。
【００１７】
そこで、本発明者の別の検討では、異方性エッチングではなく、等方性のウェットエッチングを施すことで、ｐ型ＭＩＳトランジスタ上の応力膜を除去する方法を試みた。このようなウェットエッチングであれば、薄いキャップ酸化膜でも十分にエッチングストッパとして機能し得る。そして、このような等方性エッチングであれば、ゲート電極の側壁に応力膜が残ることもない。しかしながら、等方性エッチングでは、応力膜が横方向にもエッチングされるために、例えばＳＲＡＭ（Static Random Access Memory）セルなどの微細パターンの加工が困難であることが分かった。
【００１８】
また、本発明者の更に別の検討では、ｐ型ＭＩＳトランジスタ上の応力膜を除去せずに、熱処理を施してゲート電極を結晶化し、引張応力を記憶させる方法を試みた。これにより、ｐ型ＭＩＳトランジスタに対しての異方性エッチングのダメージや、加工精度などの課題は回避できる。しかしながら、ｐ型ＭＩＳトランジスタに対しても引張応力が記憶された状態となり、性能の向上が望めない。また、引張応力が記憶された状態では、後のＳＭＴ工程によってｐ型ＭＩＳトランジスタに圧縮応力を記憶することは困難であり、また、圧縮応力を作用させる応力膜を堆積したとしても、その影響は低減されてしまう。
【００１９】
以上のように、ＳＭＴ技術においては、ＭＩＳトランジスタに選択的に応力を記憶させることによる半導体装置の高性能化と、加工によるダメージを回避することによる半導体装置の性能維持とは、トレードオフの関係にあることが、本発明者の検討によって明らかになった。
【００２０】
そこで、本発明の目的は、ＭＩＳトランジスタを備える半導体装置の性能を向上させる技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２３】
半導体基板の主面上のうち、第１領域に第１ゲート電極を形成し、第２領域に第２ゲート電極を形成し、各ゲート電極の側方下部に、それぞれ、第１導電型ソース・ドレイン領域および第２導電型ソース・ドレイン領域を形成する。続いて、半導体基板の主面と両ゲート電極とを覆うようにして、圧縮応力または引張応力を作用するような第１応力膜を形成する。その後、第２領域の第１応力膜にイオン注入を施すことで応力を緩和させる。その後、熱処理を施すことで両ゲート電極を結晶化してから、第１応力膜を除去する。両ゲート電極を結晶化する工程では、第１応力膜の応力を第１ゲート電極に記憶させる。
【発明の効果】
【００２４】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００２５】
即ち、ＭＩＳトランジスタを備える半導体装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
本実施の形態１の半導体装置の製造方法を、図１〜図８を用いて詳しく説明する。図１〜図８は、本実施の形態１の製造工程中にある半導体装置の要部断面図である。本実施の形態１の半導体装置の製造工程中においては、基板として、単結晶シリコンを主体とする半導体であり、ドナー不純物よりもアクセプタ不純物を多く含み、多数キャリアが正孔（ホール）であるような、ウェハ状のシリコン基板（半導体基板）１を用いる。このような半導体基板および半導体領域の導電極性を、以下、単にｐ型（第２導電型）と記す。即ち、半導体領域に導入してｐ型となる不純物は、アクセプタ不純物である。また、シリコン基板１は、アクセプタ不純物よりもドナー不純物を多く含み、多数キャリアが電子であっても良い。このような半導体基板および半導体領域の導電極性を、以下、単にｎ型（第１導電型）と記す。即ち、半導体領域に導入してｎ型となる不純物は、ドナー不純物である。図では、上記のシリコン基板１の要部断面を拡大して示している。
【００２８】
本実施の形態１では、シリコン基板１上のｎＭＩＳ領域（第１領域）Ｒｎにｎ型ＭＩＳトランジスタ（第１電界効果トランジスタ）を有し、ｐＭＩＳ領域（第２領域）Ｒｐにｐ型ＭＩＳトランジスタ（第２電界効果トランジスタ）を有する半導体装置の製造方法を説明する。
【００２９】
図１に示すように、シリコン基板１の主面ｓ１に分離部２を形成する。まず、例えば、シリコン基板１の主面ｓ１にフォトリソグラフィ法および異方性エッチング法により、浅い溝を形成する。フォトリソグラフィ法とは、フォトレジスト膜の塗布、露光および現像などの工程により、フォトレジスト膜に所望のレジストパターンを形成する一連の工程である。このようなフォトレジスト膜をマスクとして、露出した領域に異方性エッチングやイオン注入を施すことができる。以後、フォトリソグラフィ法に関しては同様である。
【００３０】
続いて、この浅い溝の内部を含むシリコン基板１上に化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって、酸化シリコンなどの絶縁膜を堆積する。その後、浅い溝の外部の不要な酸化シリコン膜を、化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法などによって研磨、除去することで、浅い溝の内部に酸化シリコン膜を埋め込んだ構造を形成する。このようにして、ＳＴＩ（Shallow Trench Isolation）構造の分離部２を形成する。この分離部２を形成することにより、例えばｎＭＩＳ領域ＲｎやｐＭＩＳ領域Ｒｐなどのように、様々な素子を形成する領域（活性領域）がシリコン基板１の主面ｓ１上に規定される。
【００３１】
続いて、ｎＭＩＳ領域Ｒｎにおいて、シリコン基板１の主面ｓ１にｐ型の半導体領域であるｐウェル３ｐを形成する。また、ｐＭＩＳ領域Ｒｐにおいて、シリコン基板１の主面ｓ１にｎ型の半導体領域であるｎウェル３ｎを形成する。これには、フォトリソグラフィ法、イオン注入法、および、熱処理工程などにより形成する。より具体的には以下の通りである。
【００３２】
まず、シリコン基板１上に形成したフォトレジスト膜を、各ウェル３ｎ，３ｐを形成したい領域が開口された形状にフォトリソグラフィ法などによってパターニングする。その後、パターニングしたフォトレジスト膜をイオン注入マスクとして、主面ｓ１にイオン注入を施す。例えば、ｐウェル３ｐを形成する場合には、アクセプタとなる不純物イオン（例えばホウ素（Ｂ）イオンなど）を注入する。また、例えば、ｎウェル３ｎを形成する場合には、ドナーとなる不純物イオン（例えばリン（Ｐ）イオンやヒ素（Ａｓ）イオンなど）を注入する。その後、熱処理を施すことで、注入された不純物イオンは拡散され、同時に活性化される。以下、半導体領域を形成する工程は同様である。なお、不純物イオンを拡散、活性化するための熱処理はここでは施さず、後の種々の工程で必要となる熱処理と同時に行っても良い。
【００３３】
次に、図２に示すように、シリコン基板１のｎＭＩＳ領域Ｒｎの主面ｓ１上に、ゲート絶縁膜ＧＩを介して、ｎＭＩＳ用ゲート電極（第１ゲート電極）ＧＥｎを形成する。また、シリコン基板１のｐＭＩＳ領域Ｒｐの主面ｓ１上に、ゲート絶縁膜ＧＩを介して、ｐＭＩＳ用ゲート電極（第２ゲート電極）ＧＥｐを形成する。
【００３４】
これには、まず、シリコン基板１の主面ｓ１を熱酸化することにより、酸化シリコン膜を形成する。続いて、酸化シリコン膜を覆うようにして、例えばＣＶＤ法などにより、多結晶シリコン膜を形成する。その後、フォトリソグラフィ法やエッチング法などによって、酸化シリコン膜を所望の形状に加工する。これにより、ｎＭＩＳ領域ＲｎにはｎＭＩＳ用ゲート電極ＧＥｎを形成し、ｐＭＩＳ領域ＲｐにはｐＭＩＳ用ゲート電極ＧＥｐを形成する。両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐともに、多結晶シリコン膜を加工して形成しており、形成された領域以外に、この時点では区別はない。その後、同様にして、酸化シリコン膜を両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐと同様の平面形状に加工することで、ゲート絶縁膜ＧＩを形成する。
【００３５】
続いて、ｐＭＩＳ領域Ｒｐのシリコン基板１の主面ｓ１をフォトレジスト膜などで覆い、ドナーとなる不純物イオンを注入することによって、ｎＭＩＳ領域Ｒｎにｎ型の半導体領域であるｎ型エクステンション領域４ｎを形成する。続いて、アクセプタとなる不純物イオンを注入することによって、ｎＭＩＳ領域Ｒｎにｐ型の半導体領域であるｐ型ハロー領域５ｐを形成する。このとき、ｎＭＩＳ領域Ｒｎにおいては、ｎＭＩＳ用ゲート電極ＧＥｎがイオン注入マスクとなる。従って、ｎＭＩＳ領域Ｒｎのシリコン基板１の主面ｓ１のうち、ｎＭＩＳ用ゲート電極ＧＥｎの側方下部の領域に、ｎ型エクステンション領域４ｎおよびｐ型ハロー領域５ｐが形成される。ここでは、ｐ型ハロー領域５ｐは、ｎ型エクステンション領域４ｎよりも深くなるように、かつ、ｐウェル３ｐよりもｐ型不純物濃度が高くなるようにして形成する。また、ｎ型エクステンション領域４ｎとｐ型ハロー領域５ｐとはどちらを先に形成しても良い。
【００３６】
また、ｎＭＩＳ領域Ｒｎのシリコン基板１の主面ｓ１をフォトレジスト膜などで覆い、アクセプタとなる不純物イオンを注入することによって、ｐＭＩＳ領域Ｒｐにｐ型の半導体領域であるｐ型エクステンション領域４ｐを形成する。続いて、ドナーとなる不純物イオンを注入することによって、ｐＭＩＳ領域Ｒｐにｎ型の半導体領域であるｎ型ハロー領域５ｎを形成する。このとき、ｐＭＩＳ領域Ｒｐにおいては、ｐＭＩＳ用ゲート電極ＧＥｐがイオン注入マスクとなる。従って、ｐＭＩＳ領域Ｒｐのシリコン基板１の主面ｓ１のうち、ｐＭＩＳ用ゲート電極ＧＥｐの側方下部の領域に、ｐ型エクステンション領域４ｐおよびｎ型ハロー領域５ｎが形成される。ここでは、ｎ型ハロー領域５ｎは、ｐ型エクステンション領域４ｐよりも深くなるように、かつ、ｎウェル３ｎよりもｎ型不純物濃度が高くなるようにして形成する。また、ｐ型エクステンション領域４ｐとｎ型ハロー領域５ｎとはどちらを先に形成しても良い。
【００３７】
上記のエクステンション領域４ｎ，４ｐは、ＭＩＳトランジスタにおいて、後に形成するソース・ドレイン領域と、チャネル領域に形成される反転層との間でのキャリアの授受のために形成する領域であり、ＭＩＳトランジスタに要求される特性によって、その深さや不純物濃度などの仕様が決まる。その仕様がソース・ドレイン領域と同程度である場合は、エクステンション領域４ｎ，４ｐは形成しなくても良い。
【００３８】
また、上記のハロー領域５ｎ，５ｐは、チャネル領域の不純物濃度を局所的に増加し、空乏層の広がりを減少させることで、所謂短チャネル効果を低減するために形成する領域である。短チャネル効果を低減する必要がない場合には、ハロー領域５ｎ，５ｐは形成しなくても良い。
【００３９】
上記の工程においては、ｎ型エクステンション領域４ｎおよびｐ型ハロー領域５ｐを形成するためのｎＭＩＳ領域Ｒｎへの注入工程と、ｐ型エクステンション領域４ｐおよびｎ型ハロー領域５ｎを形成するためのｐＭＩＳ領域Ｒｐへの注入工程とは、どちらを先に施しても良い。
【００４０】
続いて、ｎＭＩＳ用ゲート電極ＧＥｎの側壁と、ｐＭＩＳ用ゲート電極ＧＥｐの側壁とを覆うようにして、サイドウォールスペーサ６を形成する。
【００４１】
これには、まず、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを含むシリコン基板１の主面ｓ１を覆うようにして、ＣＶＤ法などにより酸化シリコン膜を形成する。その後、酸化シリコン膜に対し、全面的に異方性エッチングを施す（エッチバックする）。このとき、主面ｓ１上の段差部である両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐの側壁部には、他の領域よりも、酸化シリコン膜が見かけ上厚く形成されている。従って、上記のようなエッチバックにより、平坦な領域の酸化シリコン膜を除去し終えた段階で、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐの側壁には酸化シリコン膜が残る。この状態で異方性エッチングを止めることで、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐの側壁を覆うようにして、酸化シリコン膜からなるサイドウォールスペーサ６を形成できる。
【００４２】
次に、図３に示すように、シリコン基板１のｎＭＩＳ領域Ｒｎの主面ｓ１のうち、ｎＭＩＳ用ゲート電極ＧＥｎの側方下部であり、サイドウォールスペーサ６の側方下部に、ｎ型ソース・ドレイン領域（第１導電型ソース・ドレイン領域）ｓｄｎを形成する。
【００４３】
これには、まず、ｐＭＩＳ領域Ｒｐのシリコン基板１の主面ｓ１を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜７を形成する。その後、フォトレジスト膜７をイオン注入マスクとして、ｎＭＩＳ領域Ｒｎのシリコン基板１の主面ｓ１に対して、ドナーとなる不純物イオンを注入する（イオン注入１００）。このとき、ｎＭＩＳ領域Ｒｎにおいては、ｎＭＩＳ用ゲート電極ＧＥｎおよびサイドウォールスペーサ６がイオン注入マスクとなる。従って、ｎＭＩＳ用ゲート電極ＧＥｎの側方下部の領域のうち、サイドウォールスペーサ６の更に側方における下部の主面ｓ１に、ｎ型ソース・ドレイン領域ｓｄｎを形成できる。ｎ型ソース・ドレイン領域ｓｄｎは、ｎ型エクステンション領域４ｎよりも深く、また、ｎ型エクステンション領域４ｎよりも高い不純物濃度となるようにして形成する。その後、熱処理を施すことで、ｎ型ソース・ドレイン領域ｓｄｎの不純物を拡散、または、活性化しても良いが、本実施の形態１の製造方法においては、本工程では熱処理を施さない方がより好ましい。その理由は、後に詳細を説明する。
【００４４】
次に、図４に示すように、シリコン基板１のｐＭＩＳ領域Ｒｐの主面ｓ１のうち、ｐＭＩＳ用ゲート電極ＧＥｐの側方下部であり、サイドウォールスペーサ６の側方下部に、ｐ型ソース・ドレイン領域（第２導電型ソース・ドレイン領域）ｓｄｐを形成する。
【００４５】
これには、まず、ｎＭＩＳ領域Ｒｎのシリコン基板１の主面ｓ１を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜８を形成する。その後、フォトレジスト膜８をイオン注入マスクとして、ｐＭＩＳ領域Ｒｐのシリコン基板１の主面ｓ１に対して、ドナーとなる不純物イオンを注入する（イオン注入２００）。このとき、ｐＭＩＳ領域Ｒｐにおいては、ｐＭＩＳ用ゲート電極ＧＥｐおよびサイドウォールスペーサ６がイオン注入マスクとなる。従って、ｐＭＩＳ用ゲート電極ＧＥｐの側方下部の領域のうち、サイドウォールスペーサ６の更に側方における下部の主面ｓ１に、ｐ型ソース・ドレイン領域ｓｄｐを形成できる。ｐ型ソース・ドレイン領域ｓｄｐは、ｐ型エクステンション領域４ｐよりも深く、また、ｐ型エクステンション領域４ｐよりも高い不純物濃度となるようにして形成する。その後、熱処理を施すことで、ｐ型ソース・ドレイン領域ｓｄｐの不純物を拡散、または、活性化しても良いが、本実施の形態１の製造方法においては、本工程では熱処理を施さない方がより好ましい。その理由は、後に詳細を説明する。
【００４６】
以上の工程により、シリコン基板１上に、ＭＩＳトランジスタの基本的な構成を形成したことになる。即ち、シリコン基板１上のｎＭＩＳ領域Ｒｎには、ｎＭＩＳ用ゲート電極ＧＥｎ、ゲート絶縁膜ＧＩ、および、ｎ型ソース・ドレイン領域ｓｄｎなどを基本構成として有するｎ型ＭＩＳトランジスタ（第１電界効果トランジスタ）Ｑｎを、ｐウェル３ｐ内に形成した。また、シリコン基板１上のｐＭＩＳ領域Ｒｐには、ｐＭＩＳ用ゲート電極ＧＥｐ、ゲート絶縁膜ＧＩ、および、ｐ型ソース・ドレイン領域ｓｄｐなどを基本構成として有するｐ型ＭＩＳトランジスタ（第２電界効果トランジスタ）Ｑｐを、ｎウェル３ｎ内に形成した。
【００４７】
次に、図５に示すように、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして、第１キャップ膜（第１保護膜）Ｃ１ａを形成する。本実施の形態１の製造方法では、第１キャップ膜Ｃ１ａとして、ＣＶＤ法などによって形成した酸化シリコンを主体とする絶縁膜を形成する。
【００４８】
その後、第１キャップ膜Ｃ１ａを覆うようにして、第１応力膜Ｎ１ａを形成する。即ち、第１応力膜Ｎ１ａは、第１キャップ膜Ｃ１ａを介して、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして形成することになる。本実施の形態１の製造方法では、第１応力膜Ｎ１ａとして、プラズマＣＶＤ法などによって形成した窒化シリコンを主体とする絶縁膜を形成する。
【００４９】
ここで、通常知られた方法として、窒化シリコン膜をプラズマＣＶＤ法などによって形成する際には、印加パワー、圧力、または、ガス種などを調整することによって、形成した窒化シリコン膜が有する圧縮応力や引張応力などの応力の方向や、その応力の大きさを任意に変えることができる。また、例えば、形成した窒化シリコン膜に対し、紫外（ＵＶ）線を照射することでも、その応力の大きさを調整できる。以下、応力膜として、所望の応力を有する窒化シリコン膜を形成する方法に関しては同様である。
【００５０】
本実施の形態１の製造方法では、シリコン基板１に対して引張応力を作用するような第１応力膜Ｎ１ａを形成する。ここで、シリコン基板１に対して引張応力を作用するような膜とは、当該膜を堆積したシリコン基板１面を上面としたときに、シリコン基板１を上に凸に歪ませるような応力を作用する膜である。一方、シリコン基板１に対して圧縮応力を作用するような膜とは、シリコン基板１を下に凸に歪ませるような応力を作用する膜である。
【００５１】
本実施の形態１の製造方法では、一例として、第１応力膜Ｎ１ａは、引張応力の大きさが０．３〜１．７ＧＰａ程度となるようにして形成する。また、一例として、第１応力膜Ｎ１ａは、厚さが２０〜５０ｎｍとなるようにして形成する。
【００５２】
上記のような引張応力を有する第１応力膜Ｎ１ａは、ｎ型ＭＩＳトランジスタＱｎの特性を向上させ得るものであるが、ｐ型ＭＩＳトランジスタＱｐの特性に対しては、特性向上を妨げ得るものである。
【００５３】
そこで、本実施の形態１の製造方法では、図６（ａ）に示すように、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａに対してイオン注入３００を施すことで、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａの引張応力を緩和する。これには、まず、ｎＭＩＳ領域Ｒｎの第１応力膜Ｎ１ａを覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜９を形成する。その後、フォトレジスト膜９をイオン注入マスクとして、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａに対してイオン注入３００を施す。このようにして、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａの引張応力を緩和できる。応力を緩和するために注入するイオンとしては、例えば、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）などを含むイオンを用いる。
【００５４】
続いて、熱処理を施すことで、多結晶シリコンからなるｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐを結晶化する。ここで、ｎＭＩＳ領域ＲｎにおいてｎＭＩＳ用ゲート電極ＧＥｎを覆う第１応力膜Ｎ１ａは、前工程でイオン注入３００を施しておらず、引張応力を有している。そして、引張応力の作用を受けた状態で、ｎＭＩＳ用ゲート電極ＧＥｎを結晶化することで、その引張応力はｎＭＩＳ用ゲート電極ＧＥｎに蓄えられる。即ち、本工程の熱処理によって、第１応力膜Ｎ１ａと同様の応力を、ｎＭＩＳ用ゲート電極ＧＥｎに記憶させることができる。
【００５５】
一方、ｐＭＩＳ領域ＲｐにおいてｐＭＩＳ用ゲート電極ＧＥｐを覆う第１応力膜Ｎ１ａは、前工程でイオン注入３００を施したことで、引張応力が緩和された状態となっている。従って、ｐＭＩＳ用ゲート電極ＧＥｐは、第１応力膜Ｎ１ａからの応力の作用を受けない状態で結晶化する。即ち、本工程の熱処理では、ｐＭＩＳ用ゲート電極ＧＥｐには有意な応力は記憶されない。
【００５６】
なお、厳密には、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａは、イオン注入３００によって引張応力を緩和しているものの、完全に緩和しない限り、わずかな引張応力を残し得る。しかしながら、特別なイオン種や、特に高いエネルギーでのイオン注入などによらず、通常の工程で用いられるイオン注入３００を施せば、わずかに残ったとしても問題にならない程度に、第１応力膜の引張応力を緩和できる。以下、問題とならない程度の応力にまで緩和した状態を含めて、有意な応力が作用しない状態として記述する。
【００５７】
また、本工程の熱処理は、上記で形成した両ソース・ドレイン領域ｓｄｎ，ｓｄｐの拡散、または、活性化のための熱処理と共有させる方が、より好ましい。なぜなら、これにより、製造工程を簡略化できるからである。なお、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化するとは、熱処理を施すことにより、注入された不純物イオンを所望の領域（深さなど）まで拡散させ、また、母材となる半導体結晶と共有結合を形成させてキャリアを生じさせる（活性化）ことである。
【００５８】
このように、本実施の形態１の製造方法では、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐを結晶化するための熱処理によって、同時に、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。例えば、スパイクアニール法によって９５０〜１１５０℃程度の熱処理を施すことで、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。このような条件での熱処理によって、多結晶シリコンからなる両ゲート電極ＧＥｎ，ＧＥｐは結晶化する。
【００５９】
その後、第１応力膜Ｎ１ａ、および、第１キャップ膜Ｃ１ａを除去することで、図６（ｂ）に示すような構造を形成する。第１応力膜Ｎ１ａを除去しても、ｎＭＩＳ用ゲート電極ＧＥｎに記憶された引張応力は失われず、シリコン基板１に作用し続ける。従って、本実施の形態１の製造方法により、引張応力が記憶されたｎＭＩＳ用ゲート電極ＧＥｎを有するｎ型ＭＩＳトランジスタＱｎと、有意な応力を持たないｐＭＩＳ用ゲート電極ＧＥｐを有するｐ型ＭＩＳトランジスタＱｐとを形成できる。
【００６０】
更に、上記のように、本実施の形態１の製造方法では、選択的なイオン注入３００を施すことで、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａの応力を緩和する。従って、異方性エッチングにより、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａを除去する必要がない。これにより、オーバーエッチングによるダメージを生じさせることなく、ｐ型ＭＩＳトランジスタＱｐへの引張応力を緩和できる。以上のように、本実施の形態１の製造方法によれば、ＳＭＴ技術において、加工によるダメージを回避しつつ、ＭＩＳトランジスタに選択的に応力を記憶させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能を向上させることができる。
【００６１】
また、本実施の形態１の製造方法では、選択的に第１応力膜Ｎ１ａを除去する必要が無く、全面的に除去すれば良い。従って、ｎＭＩＳ用ゲート電極ＧＥｎの結晶化により引張応力を記憶させた後の工程では、第１応力膜Ｎ１ａに対して全面的に等方性エッチングを施すことで、第１応力膜Ｎ１ａを除去できる。本実施の形態１の製造方法では、一例として、熱燐酸を用いた等方的なウェットエッチングにより第１応力膜Ｎ１ａを除去する。
【００６２】
ここで、本実施の形態１の製造方法では、シリコン基板１と第１応力膜Ｎ１ａとの間に第１キャップ膜Ｃ１ａを形成している。この第１キャップ膜Ｃ１ａとしては、第１応力膜Ｎ１ａを除去する等方性エッチングにおけるエッチング速度が、第１応力膜Ｎ１ａと比較して遅いような膜を形成する。例えば、上記図５を用いた説明では、第１キャップ膜Ｃ１ａとして酸化シリコン膜を形成した。この酸化シリコン膜である第１キャップ膜Ｃ１ａは、上記の熱燐酸による等方性エッチングにおいて、窒化シリコン膜である第１応力膜Ｎ１ａよりもエッチング速度が遅い。従って、第１応力膜Ｎ１ａをウェットエッチングする際のエッチングストップ膜として機能する。
【００６３】
ｎＭＩＳ用ゲート電極ＧＥｎに引張応力を記憶させることだけを考えれば、第１キャップ膜Ｃ１ａを形成しなくても良いが、本実施の形態１の製造方法では、第１応力膜Ｎ１ａに対する等方性エッチングに対するエッチングストップ膜として、第１キャップ膜Ｃ１ａを形成する方が、より好ましい。これにより、両ＭＩＳトランジスタＱｎ，Ｑｐへのエッチングのダメージをより低減でき、ＭＩＳトランジスタＱｎ，Ｑｐにおけるリーク電流やソース・ドレイン抵抗を低減できる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【００６４】
更に、本実施の形態１の製造方法における第１キャップ膜Ｃ１ａの厚さは、本発明者が検討した方法におけるキャップ膜よりも薄く形成して良い。なぜなら、本発明者が検討した方法では、応力膜を選択的に除去するため、異方的なドライエッチングのエッチングストップ膜としてキャップ膜を形成する必要がある。これに対し、本実施の形態１の製造方法では、等方的なウェットエッチングによって第１応力膜Ｎ１ａを除去すれば良く、エッチングストップ膜としての第１キャップ膜Ｃ１ａに与えるダメージはより弱い。従って、第１キャップ膜Ｃ１ａはより薄く形成できる。本実施の形態１の製造方法では、例えば、５〜１０ｎｍの膜厚となるように、第１キャップ膜Ｃ１ａを形成する。
【００６５】
このように、応力膜と素子との間に形成するエッチングストップ膜をより薄く形成することで、応力膜の応力を、より効率的に、素子に作用させることができる。即ち、本実施の形態１の製造方法によれば、ｎＭＩＳ用ゲート電極ＧＥｎに対し、より強く、第１キャップ膜Ｃ１ａの上に形成する第１応力膜Ｎ１ａの引張応力を作用させることができる。従って、ｎＭＩＳ用ゲート電極ＧＥｎには、より効率的に、第１応力膜Ｎ１ａの引張応力を記憶させることができる。更に、これは、第１キャップ膜Ｃ１ａを薄く形成できることによる効果であるが、本実施の形態１の製造方法では、等方性エッチングのストップ膜として第１キャップ膜Ｃ１ａを形成するため、ＭＩＳトランジスタＱｎ，Ｑｐへのダメージを懸念することなく、第１キャップ膜Ｃ１ａをより薄く形成できる。従って、本実施の形態１の製造方法によれば、ＳＭＴ技術において、加工によるダメージを回避しつつ、ＭＩＳトランジスタに選択的に応力を記憶させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【００６６】
本実施の形態１の製造方法では、窒化シリコン膜からなる第１応力膜Ｎ１ａを熱燐酸によるウェットエッチングで除去した後、酸化シリコン膜からなる第１キャップ膜Ｃ１ａを、例えば、フッ酸（弗化水素、ＨＦ）によるウェットエッチングで除去する。酸化シリコン膜のフッ酸によるウェットエッチングは、下地のシリコン基板１やＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐに対して、十分に大きい選択比がとれる。
【００６７】
続く工程では、以上で形成した両ＭＩＳトランジスタＱｎ，Ｑｐの各端子に対し、電気的に接続するための配線を形成する。
【００６８】
図７に示すように、シリコン基板１の主面ｓ１に露出したシリコンの領域である、両ソース・ドレイン領域ｓｄｎ，ｓｄｐおよび両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐ上に、金属シリサイド層１０を形成する。金属シリサイド層１０としては、例えば、ニッケルシリサイドを主体とする導体膜を形成する。ここでは、所謂サリサイドプロセスにより、自己整合的に、上記の領域に金属シリサイド層１０を形成する。より具体的には、まず、スパッタリング法などにより金属膜（例えばニッケル）をシリコン基板１の主面ｓ１上に形成する。続いて、熱処理を施すことで、シリコンと金属との界面においてシリサイド化反応を起こさせる。これにより、金属シリサイド膜が形成される。その後、化合しなかった余分な金属膜を除去することで、パターニングすることなく、自己整合的に、上記の領域に金属シリサイド層１０を形成できる。
【００６９】
その後、シリコン基板１の主面ｓ１を覆うようにして、エッチングストッパ１１と層間絶縁膜１２とを順に形成する。エッチングストッパ１１と層間絶縁膜１２とは、所定の異方性エッチングに対して、異なるエッチング速度を有する絶縁膜の組み合わせを選択する。例えば、エッチングストッパ１１は窒化シリコンを主体とする絶縁膜とし、層間絶縁膜１２は酸化シリコンを主体とする絶縁膜として、それぞれＣＶＤ法などによって形成する。エッチングストッパ１１は、少なくともシリコン基板１の主面ｓ１上に形成した構成を薄く覆うように形成し、層間絶縁膜１２は、同構成を十分に埋め込むように厚く形成する。
【００７０】
その後、層間絶縁膜１２およびエッチングストッパ１１を貫通するようにして、金属シリサイド層１０に達するようなコンタクトホール１３を形成する。コンタクトホール１３は、フォトリソグラフィ法および異方性エッチング法などにより形成する。ここでは、エッチングストッパ１１と層間絶縁膜１２との異方性エッチングに対する速度の差を利用して、所謂ＳＡＣ（Self Align Contact）法によってコンタクトホール１３を形成する。
【００７１】
次に、図８に示すように、コンタクトホール１３の内側を埋めるように、例えばタングステン（Ｗ）を主体とする導体膜を埋め込むことで、コンタクトプラグ１４を形成する。これには、まず、例えばスパッタリング法などにより、コンタクトホール１３を埋め込むようにしてタングステン膜を形成する。そして、余分なタングステン膜をエッチングまたはＣＭＰ法などにより除去することで、コンタクトプラグ１４を形成する。なお、タングステン膜を堆積する前に、バリア膜として、例えば窒化チタンなどを形成しても良い。このようにして形成したコンタクトプラグ１４は、ＭＩＳトランジスタＱｎ，Ｑｐの各端子に電気的に接続している。
【００７２】
続いて、コンタクトプラグ１４に所望の導通をとるための配線を形成する。まず、層間絶縁膜１２の上に、酸化シリコン膜からなる絶縁膜１５を形成する。その後、フォトリソグラフィ法および異方性エッチング法などにより、絶縁膜１５に所望の配線パターンを有する配線溝１６を形成する。その後、配線溝１６を埋め込むようにして、例えば銅（Ｃｕ）を主体とする導体膜を形成する。続いて、余分な銅をＣＭＰ法などにより除去することで、配線溝１６を埋め込むような導体配線１７を形成する。
【００７３】
続く工程では、上記図７、図８の工程を繰り返すことで、更に多層の配線層の形成を繰り返すことで、所望の配線パターンを有する多層配線層を形成する。
【００７４】
以上のようにして、引張応力を記憶したｎ型ＭＩＳトランジスタＱｎと、有意な応力を記憶していないｐ型ＭＩＳトランジスタＱｐを、同一シリコン基板１上に形成する。特に、本実施の形態１の製造方法によれば、加工によるダメージを回避しつつ、ＭＩＳトランジスタに選択的に応力を記憶させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【００７５】
また、上記で説明した本実施の形態１の製造方法では、上記図５の工程で、引張応力を有する第１応力膜Ｎ１ａを形成し、上記図６の工程で、ｐＭＩＳ領域Ｒｐの第１応力膜Ｎ１ａにイオン注入を施して応力を緩和した。これにより、ｐＭＩＳ用ゲート電極ＧＥｐの結晶化の際には有意な引張応力を記憶させず、ｎＭＩＳ用ゲート電極ＧＥｎのみに引張応力を記憶させることができた。これは、本実施の形態１の製造方法のうち、ｎ型ＭＩＳトランジスタＱｎの特性を向上させることに主眼を置いたＳＭＴ技術である。なぜなら、引張応力は、ｎ型ＭＩＳトランジスタＱｎの特性を向上させるのに適しているからである。
【００７６】
一方、本実施の形態１の他の製造方法では、上記の製造工程を入れ替えて、ｐ型ＭＩＳトランジスタＱｐの特性を向上させるＳＭＴ技術とすることも可能である。より具体的には、上記図５の工程では、圧縮応力を有する第１応力膜Ｎ１ａを形成し、上記図６の工程で、ｎＭＩＳ領域Ｒｎの第１応力膜Ｎ１ａにイオン注入を施して応力を緩和する。これにより、各ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化する工程では、ｎＭＩＳ用ゲート電極ＧＥｎには有意な圧縮応力を記憶させず、ｐＭＩＳ用ゲート電極ＧＥｐに圧縮応力を記憶させることができる。圧縮応力はｐ型ＭＩＳトランジスタＱｐの特性を向上させるのに適しているから、上記のようにして、ｎ型ＭＩＳトランジスタＱｎに影響を及ぼすことなく、ｐ型ＭＩＳトランジスタＱｐの特性を向上できる。
【００７７】
（実施の形態２）
本実施の形態２の半導体装置の製造方法を、図９〜図１１を用いて詳しく説明する。本実施の形態２の製造方法は、上記図２を用いて説明した工程までは、上記実施の形態１と同様である。
【００７８】
続く工程では、図９に示すように、シリコン基板１のｐＭＩＳ領域Ｒｐの主面ｓ１のうち、ｐＭＩＳ用ゲート電極ＧＥｐの側方下部であり、サイドウォールスペーサ６の側方下部に、ｐ型ソース・ドレイン領域ｓｄｐを形成する。これには、上記図４のフォトレジスト膜８と同様にして形成したフォトレジスト膜１８をイオン注入マスクとして、上記図４のイオン注入２００と同様のイオン注入４００を施すことで、上記図４の工程と同様にしてｐ型ソース・ドレイン領域ｓｄｐ形成する。この段階で、ｐＭＩＳ用ゲート電極ＧＥｐ、ゲート絶縁膜ＧＩ、および、ｐ型ソース・ドレイン領域ｓｄｐなどを基本構成として有するｐ型ＭＩＳトランジスタＱｐを、ｎウェル３ｎ内に形成したことになる。
【００７９】
本実施の形態２の製造方法では、上記工程の後、熱処理を施すことで、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐを結晶化する。ここでは、特に、両ゲート電極ＧＥｎ，ＧＥｐを結晶化するために最小限必要な条件であり、かつ、先に形成したｐ型ソース・ドレイン領域ｓｄｐを拡散させないような条件で熱処理を施す。その理由に関しては、後に詳細を説明する。より具体的には、例えば、スパイクアニール法によって８００〜９００℃程度の熱処理を施すことで、両ゲート電極ＧＥｎ，ＧＥｐを結晶化する。この段階で両ゲート電極ＧＥｎ，ＧＥｐを結晶化する理由に関しては、後に詳細を説明する。
【００８０】
次に、図１０に示すように、ｎＭＩＳ領域Ｒｎに対してイオン注入５００を施すことによって、前工程で結晶化したｎＭＩＳ用ゲート電極ＧＥｎを非晶質化（アモルファス化）する。これには、まず、ｐＭＩＳ領域Ｒｐのシリコン基板１の主面ｓ１を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜１９を形成する。その後、フォトレジスト膜１９をイオン注入マスクとして、ｎＭＩＳ領域Ｒｎに対してイオン注入５００を施す。本工程でｎＭＩＳ用ゲート電極ＧＥｎを非晶質化する理由に関しては、後に詳細を説明する。
【００８１】
本工程では、上記図９の工程で結晶化したｎＭＩＳ用ゲート電極ＧＥｎを非晶質化することだけを考えれば、例えば、ＳｉやＧｅなど、極性に依ることなくイオン種を選択し、イオン注入５００を施せば良い。一方、本実施の形態２の製造方法では、本工程では、イオン注入５００として、ドナーとなる不純物イオンを注入する方が、より好ましい。なぜなら、上記の態様でイオン注入５００によってドナー不純物（例えばヒ素やリン）を注入することで、ｎＭＩＳ用ゲート電極ＧＥｎを非晶質化するのと同時に、ｎ型ソース・ドレイン領域ｓｄｎを形成できるからである。即ち、本工程によって、シリコン基板１のｎＭＩＳ領域Ｒｎの主面ｓ１のうち、ｎＭＩＳ用ゲート電極ＧＥｎの側方下部であり、サイドウォールスペーサ６の側方下部に、上記図３の工程で説明したものと同様のｎ型ソース・ドレイン領域ｓｄｎを形成する。このように、本実施の形態２の製造方法では、ｎＭＩＳ用ゲート電極ＧＥｎを非晶質化するためのイオン注入５００は、ｎ型ソース・ドレイン領域ｓｄｎを形成するためのイオン注入と同一工程とすることができ、結果として製造工程をより簡略化できる。
【００８２】
本図１０の工程を終えた段階で、ｎＭＩＳ用ゲート電極ＧＥｎ、ゲート絶縁膜ＧＩ、および、ｎ型ソース・ドレイン領域ｓｄｎなどを基本構成として有するｎ型ＭＩＳトランジスタＱｎを、ｐウェル３ｐ内に形成したことになる。
【００８３】
次に、図１１に示すように、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして、第１キャップ膜（第１保護膜）Ｃ１ｂを形成する。その後、第１キャップ膜Ｃ１ｂを覆うようにして、引張応力を有する第１応力膜Ｎ１ｂを形成する。これら本実施の形態２の第１キャップ膜Ｃ１ｂおよび第１応力膜Ｎ１ｂは、それぞれ、上記実施の形態１の上記図５の工程で形成した第１キャップ膜Ｃ１ａおよび第１応力膜Ｎ１ａと同様にして形成する。その効果に関しても同様である。特に、本実施の形態２の製造方法においても、第１キャップ膜Ｃ１ｂを形成することの効果や、同第１キャップ膜Ｃ１ｂの膜厚に関する記載およびその効果などに関しては、上記実施の形態１の製造方法で形成した第１キャップ膜Ｃ１ａの仕様および効果と同様であり、ここでの重複した説明は省略する。
【００８４】
続いて、熱処理を施すことで、上記図１０の工程で非晶質化したｎＭＩＳ用ゲート電極ＧＥｎを再度結晶化する。ここで、ｎＭＩＳ用ゲート電極ＧＥｎには、第１応力膜Ｎ１ｂの引張応力が作用している。そして、引張応力の作用を受けた状態で、ｎＭＩＳ用ゲート電極ＧＥｎを結晶化することで、その引張応力はｎＭＩＳ用ゲート電極ＧＥｎに蓄えられる。即ち、本工程の熱処理によって、第１応力膜Ｎ１ｂと同様の引張応力を、ｎＭＩＳ用ゲート電極ＧＥｎに記憶させることができる。
【００８５】
一方、ｐＭＩＳ用ゲート電極ＧＥｐに対しては、上記図１０の工程のイオン注入５００を施しておらず、非晶質化していない。即ち、ｐＭＩＳ用ゲート電極ＧＥｐは、上記図９の工程の熱処理によって、応力の作用を受けずに結晶化されたまま、本図１１の工程による第１応力膜Ｎ１ｂの形成および熱処理工程に至っている。このとき、既に結晶化しているｐＭＩＳ用ゲート電極ＧＥｐに対して、第１応力膜Ｎ１ｂの応力を作用させた状態で熱処理をほどこしても、第１応力膜Ｎ１ｂの応力は記憶されない。即ち、本工程の熱処理を施しても、ｐＭＩＳ用ゲート電極ＧＥｐには有意な応力は記憶されない。
【００８６】
また、本工程の熱処理は、上記で形成した両ソース・ドレイン領域ｓｄｎ，ｓｄｐの拡散、または、活性化のための熱処理と共有させる方が、より好ましい。なぜなら、これにより製造工程を簡略化できるからである。このように、本実施の形態２の製造方法では、ｎＭＩＳ用ゲート電極ＧＥｎを結晶化するための熱処理によって、同時に、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。例えば、スパイクアニール法によって９５０〜１１５０℃程度の熱処理を施すことで、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。このような条件での熱処理によって、非晶質化されたｎＭＩＳ用ゲート電極ＧＥｎは結晶化する。
【００８７】
その後、上記実施の形態１の上記図６で説明した工程と同様にして、第１応力膜Ｎ１ｂおよび第１キャップ膜Ｃ１ｂを除去する。第１応力膜Ｎ１ｂを除去しても、ｎＭＩＳ用ゲート電極ＧＥｎに記憶された引張応力は失われず、シリコン基板１に作用し続ける。従って、本実施の形態２の製造方法により、引張応力が記憶されたｎＭＩＳ用ゲート電極ＧＥｎを有するｎ型ＭＩＳトランジスタＱｎと、有意な応力を持たないｐＭＩＳ用ゲート電極ＧＥｐを有するｐ型ＭＩＳトランジスタＱｐとを形成できる。
【００８８】
なお、本工程で、第１応力膜Ｎ１ｂを除去する方法やその効果、また、第１応力膜Ｎ１ｂの除去工程に対する、第１キャップ膜Ｃ１ｂを形成したことの効果、また、第１キャップ膜Ｃ１ｂの膜厚の効果などは、上記実施の形態１の説明と同様である。
【００８９】
更に、上記のように、本実施の形態２の製造方法では、引張応力を記憶させるｎＭＩＳ用ゲート電極ＧＥｎに対し、選択的にイオン注入５００を施すことで、第１応力膜Ｎ１ｂを形成する直前に非晶質化しておく。このように、イオン注入５００を選択的に施すことによって、引張応力を記憶したｎＭＩＳ用ゲート電極ＧＥｎを選択的に形成できる。従って、本実施の形態２の製造方法によれば、第１応力膜Ｎ１ｂに対して、引張応力を記憶させない領域で応力膜を選択的に除去するといったような加工を施す必要がない。これにより、オーバーエッチングによるダメージを生じさせることなく、ｐ型ＭＩＳトランジスタＱｐへの引張応力を緩和できる。以上のように、本実施の形態２の製造方法によれば、ＳＭＴ技術において、加工によるダメージを回避しつつ、ＭＩＳトランジスタに選択的に応力を記憶させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【００９０】
続く工程では、上記実施の形態１と同様に、上記図７、図８で説明した工程を施すことで配線を形成する。
【００９１】
以上のようにして、引張応力を記憶したｎ型ＭＩＳトランジスタＱｎと、有意な応力を記憶していないｐ型ＭＩＳトランジスタＱｐを、同一シリコン基板１上に形成する。特に、本実施の形態２の製造方法によれば、加工によるダメージを回避しつつ、ＭＩＳトランジスタに選択的に応力を記憶させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【００９２】
また、本実施の形態２の製造方法において、上記図１０のイオン注入５００を、ｎ型ソース・ドレイン領域ｓｄｎを形成するためのイオン注入工程と併用する場合、少なくともイオン注入５００を施す前に、ｐＭＩＳ用ゲート電極ＧＥｐを結晶化しておく必要がある。更に、再度非晶質化されないように、ｐＭＩＳ用ゲート電極ＧＥｐを結晶化する前に、ｐ型ソース・ドレイン領域ｓｄｐを形成するためのイオン注入４００を施すことが望ましい。従って、ｐ型ソース・ドレイン領域ｓｄｐに対しては、ｐＭＩＳ用ゲート電極ＧＥｐを結晶化するための熱処理と、後に形成するｎ型ソース・ドレイン領域ｓｄｎを拡散または活性化するための熱処理と、少なくとも２回の熱処理を施すことになる。
【００９３】
そこで、本実施の形態２の製造方法では、上記図９で説明したように、ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化するための熱処理は、先に形成したｐ型ソース・ドレイン領域ｓｄｐを拡散させないような条件で熱処理を施す方が、より好ましい。なぜなら、この段階でｐ型ソース・ドレイン領域ｓｄｐを拡散させないようにして熱処理を施すことで、後のｎ型ソース・ドレイン領域ｓｄｎを拡散または活性化するための熱処理工程での、重複した拡散を防ぐことができるからである。これにより、所望の領域をこえたｐ型ソース・ドレイン領域ｓｄｐの拡散による短チャネル効果を低減することができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【００９４】
また、上記で説明した本実施の形態２の製造方法では、上記図９の工程で、ｐＭＩＳ領域Ｒｐのみ先にイオン注入４００を施しておき、熱処理により両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化した。その後、上記図１０の工程で、ｎＭＩＳ領域Ｒｎにイオン注入５００を施して、ｎＭＩＳ用ゲート電極ＧＥｎのみ非晶質化した。そして、上記図１１の工程で、引張応力を有する第１応力膜Ｎ１ｂを形成し、熱処理によってｎＭＩＳ用ゲート電極ＧＥｎを再度結晶化した。これにより、既に結晶化させていたｐＭＩＳ用ゲート電極ＧＥｐには引張応力を記憶させず、ｎＭＩＳ用ゲート電極ＧＥｎのみに引張応力を記憶させることができた。これは、本実施の形態２の製造方法のうち、ｎ型ＭＩＳトランジスタＱｎの特性を向上させることに主眼を置いたＳＭＴ技術である。なぜなら、引張応力は、ｎ型ＭＩＳトランジスタＱｎの特性を向上させるのに適しているからである。
【００９５】
一方、本実施の形態２の他の製造方法では、上記の製造工程を入れ替えて、ｐ型ＭＩＳトランジスタＱｐの特性を向上させるＳＭＴ技術とすることも可能である。より具体的には、上記図９の工程ではｎＭＩＳ領域Ｒｎに先にイオン注入４００を施しておき、熱処理により両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化する。その後、上記図１０の工程ではｐＭＩＳ領域Ｒｐにイオン注入５００を施して、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化する。そして、上記図１１の工程では圧縮応力を有する第１応力膜Ｎ１ｂを形成し、熱処理によって、ｐＭＩＳ用ゲート電極ＧＥｐを再度結晶化する。これにより、既に結晶化させていたｎＭＩＳ用ゲート電極ＧＥｎには圧縮応力を記憶させず、ｐＭＩＳ用ゲート電極ＧＥｐのみに圧縮応力を記憶させることができる。圧縮応力はｐ型ＭＩＳトランジスタＱｐの特性を向上させるのに適しているから、上記のようにして、ｎ型ＭＩＳトランジスタＱｎに影響を及ぼすことなく、ｐ型ＭＩＳトランジスタＱｐの特性を向上できる。
【００９６】
（実施の形態３）
本実施の形態３の半導体装置の製造方法を、図１２、図１３を用いて詳しく説明する。本実施の形態３の製造方法は、上記図３を用いて説明した工程までは、上記実施の形態１と同様である。即ち、ｎＭＩＳ領域Ｒｎにｎ型ソース・ドレイン領域ｓｄｎを形成し、先にｎ型ＭＩＳトランジスタＱｎの基本構成を形成しておく。
【００９７】
続く工程では、図１２に示すように、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして、第１キャップ膜（第１保護膜）Ｃ１ｃを形成する。その後、第１キャップ膜Ｃ１ｃを覆うようにして、引張応力を有する第１応力膜Ｎ１ｃを形成する。これら本実施の形態３の第１キャップ膜Ｃ１ｃおよび第１応力膜Ｎ１ｃは、それぞれ、上記実施の形態１の上記図５の工程で形成した第１キャップ膜Ｃ１ａおよび第１応力膜Ｎ１ａと同様にして形成する。その効果に関しても同様である。特に、本実施の形態３の製造方法においても第１キャップ膜Ｃ１ｃを形成することの効果や、同第１キャップ膜Ｃ１ｃの膜厚に関する記載およびその効果などに関しても、上記実施の形態１の製造方法で説明した第１キャップ膜Ｃ１ａの仕様および効果と同様であり、ここでの重複した説明は省略する。
【００９８】
続いて、熱処理を施すことで、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐを結晶化する。ここで、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐには、第１応力膜Ｎ１ｃの引張応力が作用している。そして、引張応力の作用を受けた状態で、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化することで、その引張応力は両ゲート電極ＧＥｎ，ＧＥｐに蓄えられる。即ち、本工程の熱処理によって、第１応力膜Ｎ１ｃと同様の引張応力が、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐに記憶されたことになる。
【００９９】
なお、本工程での熱処理は、上記実施の形態２の上記図９の熱処理工程と同様に、両ゲート電極ＧＥｎ，ＧＥｐを結晶化するために最小限必要な条件であり、かつ、先に形成したｎ型ソース・ドレイン領域ｓｄｎを拡散させないような条件で熱処理を施す。その理由に関しても、上記実施の形態２の上記図９の熱処理工程に対する説明と同様である。即ち、ｎ型ソース・ドレイン領域ｓｄｎなどを活性化するための熱処理は、後に再度必要となるから、そのときに、ｎ型ソース・ドレイン領域ｓｄｎが余計に拡散し過ぎるのを防ぐためである。これにより、ｎ型ＭＩＳトランジスタＱｎの短チャネル効果を低減できる。より具体的には、例えば、スパイクアニール法によって８００〜９００℃程度の熱処理を施すことで、両ゲート電極ＧＥｎ，ＧＥｐを結晶化する。
【０１００】
その後、上記実施の形態１の上記図６で説明した工程と同様にして、第１応力膜Ｎ１ｃおよび第１キャップ膜Ｃ１ｃを除去する。第１応力膜Ｎ１ｃを除去しても、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐに記憶された引張応力は失われず、シリコン基板１に作用し続ける。
【０１０１】
なお、本工程で、第１応力膜Ｎ１ｃを除去する方法やその効果、また、第１応力膜Ｎ１ｃの除去工程に対する、第１キャップ膜Ｃ１ｃを形成したことの効果、また、第１キャップ膜Ｃ１ｃの膜厚の効果などは、上記実施の形態１の説明と同様である。
【０１０２】
ここで、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐに記憶した引張応力は、ｎ型ＭＩＳトランジスタＱｎにとっては特性を向上させ得る応力であるが、ｐ型ＭＩＳトランジスタＱｐにとっては特性の向上を妨げ得る応力である。そこで、本実施の形態３の製造方法では、続く工程で、ｐＭＩＳ用ゲート電極ＧＥｐに記憶した応力を緩和する。より具体的に、以下で説明する。
【０１０３】
続く工程では、図１３に示すように、ｐＭＩＳ領域Ｒｐに対してイオン注入６００を施すことによって、前工程で結晶化した両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐのうち、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化する。これには、まず、ｎＭＩＳ領域Ｒｎのシリコン基板１の主面ｓ１を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜２０を形成する。その後、フォトレジスト膜２０をイオン注入マスクとして、ｐＭＩＳ領域Ｒｐに対してイオン注入６００を施す。このようにしてｐＭＩＳ用ゲート電極ＧＥｐを非晶質化することで、ｐＭＩＳ用ゲート電極ＧＥｐに記憶した引張応力を緩和する。その後、熱処理を施すことで、本工程で非晶質化したｐＭＩＳ用ゲート電極ＧＥｐを再度結晶化する。この熱処理工程の段階では、応力膜などによる応力を作用させずに結晶化するため、ｐＭＩＳ用ゲート電極ＧＥｐには有意な応力は記憶されない。
【０１０４】
本工程では、上記図１２の工程で結晶化したｐＭＩＳ用ゲート電極ＧＥｐを非晶質化することだけを考えれば、例えば、ＳｉやＧｅなど、極性に依ることなくイオン種を選択し、イオン注入６００を施せば良い。一方、本実施の形態３の製造方法では、本工程では、イオン注入６００として、アクセプタとなる不純物イオンを注入する方が、より好ましい。なぜなら、上記の態様でイオン注入６００によってドナー不純物を注入することで、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化するのと同時に、ｐ型ソース・ドレイン領域ｓｄｐを形成できるからである。即ち、本工程によって、シリコン基板１のｐＭＩＳ領域Ｒｐの主面ｓ１のうち、ｐＭＩＳ用ゲート電極ＧＥｐの側方下部であり、サイドウォールスペーサ６の側方下部に、上記図４の工程で説明したものと同様のｐ型ソース・ドレイン領域ｓｄｐを形成する。このように、本実施の形態３の製造方法では、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化するためのイオン注入６００は、ｐ型ソース・ドレイン領域ｓｄｐを形成するためのイオン注入と同一工程とすることができ、結果として製造工程をより簡略化できる。
【０１０５】
この工程で、ｐＭＩＳ用ゲート電極ＧＥｐ、ゲート絶縁膜ＧＩ、および、ｐ型ソース・ドレイン領域ｓｄｐなどを基本構成として有するｐ型ＭＩＳトランジスタＱｐを、ｎウェル３ｎ内に形成したことになる。
【０１０６】
また、本実施の形態３の製造方法のイオン注入６００では、上記のようなアクセプタとなる不純物のほかに、ＳｉまたはＧｅを含む不純物のイオン注入を施すことで、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化する方が、より好ましい。その理由を以下で説明する。
【０１０７】
例えば、本工程のイオン注入６００によって、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化するのと共に、ｐ型ソース・ドレイン領域ｓｄｐを形成する場合、アクセプタとなる不純物としては、ホウ素（Ｂ）または二弗化ホウ素（ＢＦ２）などを用いる。これに対し、上記実施の形態２のイオン注入５００（上記図１０の工程）などでは、ｎＭＩＳ用ゲート電極ＧＥｎを非晶質化するのと共に、ｎ型ソース・ドレイン領域ｓｄｎを形成する場合、例えば、ヒ素やリンなどのドナー不純物を注入する。上記実施の形態２のイオン注入５００で用いるヒ素などに比べ、本実施の形態３のイオン注入６００で用いるホウ素などは、原子量が小さい。そこで、本実施の形態３のイオン注入６００では、アクセプタとなる不純物イオンに加え、原子量がより大きいＳｉやＧｅなどをイオン注入することで、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化し易くなる。これにより、より確実に、ｐＭＩＳ用ゲート電極ＧＥｐに記憶された引張応力を緩和できる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【０１０８】
更に、本図１３の工程でｐＭＩＳ用ゲート電極ＧＥｐを再度結晶化するための熱処理は、上記で形成した両ソース・ドレイン領域ｓｄｎ，ｓｄｐの拡散、または、活性化のための熱処理と共有させる方が、より好ましい。なぜなら、これにより製造工程を簡略化できるからである。このように、本実施の形態３の製造方法では、ｐＭＩＳ用ゲート電極ＧＥｐを結晶化するための熱処理によって、同時に、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。例えば、スパイクアニール法によって９５０〜１１５０℃程度の熱処理を施すことで、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。このような条件での熱処理によって、非晶質化されたｐＭＩＳ用ゲート電極ＧＥｐは結晶化する。
【０１０９】
続く工程では、上記実施の形態１と同様に、上記図７、図８で説明した工程を施すことで配線を形成する。
【０１１０】
以上のようにして、本実施の形態３の製造方法によって、引張応力を記憶したｎ型ＭＩＳトランジスタＱｎと、有意な応力を記憶していないｐ型ＭＩＳトランジスタＱｐとを、同一シリコン基板１上に形成できる。
【０１１１】
特に、本実施の形態３の製造方法では、引張応力を記憶したｐＭＩＳ用ゲート電極ＧＥｐに対し、選択的にイオン注入６００を施すことで、当該応力を緩和する。このように、イオン注入６００を選択的に施すことによって、有意な応力を記憶させないｐＭＩＳ用ゲート電極ＧＥｐを選択的に形成できる。従って、本実施の形態３の製造方法によれば、第１応力膜Ｎ１ｃに対して、引張応力を記憶させない領域で応力膜を選択的に除去するといったような加工を施す必要がない。これにより、オーバーエッチングによるダメージを生じさせることなく、ｐ型ＭＩＳトランジスタＱｐへの引張応力を緩和できる。以上のように、本実施の形態３の製造方法によれば、ＳＭＴ技術において、加工によるダメージを回避しつつ、ＭＩＳトランジスタに選択的に応力を記憶させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【０１１２】
また、上記で説明した本実施の形態３の製造方法では、ｎＭＩＳ領域Ｒｎのｎ型ソース・ドレイン領域ｓｄｎを先に形成しておく。続いて、上記図１２の工程で引張応力を有する第１応力膜Ｎ１ｃを形成し、熱処理により両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化することで、引張応力を記憶させた。その後、上記図１３の工程で、ｐＭＩＳ領域Ｒｐにイオン注入６００を施して、ｐＭＩＳ用ゲート電極ＧＥｐを非晶質化した。これにより、ｐＭＩＳ用ゲート電極ＧＥｐの応力を緩和し、ｎＭＩＳ用ゲート電極ＧＥｎのみに引張応力を記憶させることができた。これは、本実施の形態３の製造方法のうち、ｎ型ＭＩＳトランジスタＱｎの特性を向上させることに主眼を置いたＳＭＴ技術である。なぜなら、引張応力は、ｎ型ＭＩＳトランジスタＱｎの特性を向上させるのに適しているからである。
【０１１３】
一方、本実施の形態３の他の製造方法では、上記の製造工程を入れ替えて、ｐ型ＭＩＳトランジスタＱｐの特性を向上させるＳＭＴ技術とすることも可能である。より具体的には、ｐＭＩＳ領域Ｒｐのｐ型ソース・ドレイン領域ｓｄｐを先に形成しておく。続いて、上記図１２の工程で圧縮応力を有する第１応力膜Ｎ１ｃを形成し、熱処理により両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化することで、圧縮応力を記憶させる。その後、上記図１３の工程で、ｎＭＩＳ領域Ｒｎにイオン注入６００を施して、ｎＭＩＳ用ゲート電極ＧＥｎを非晶質化する。これにより、ｎＭＩＳ用ゲート電極ＧＥｎの応力を緩和し、ｐＭＩＳ用ゲート電極ＧＥｐのみに圧縮応力を記憶させることができる。圧縮応力はｐ型ＭＩＳトランジスタＱｐの特性を向上させるのに適しているから、上記のようにして、ｎ型ＭＩＳトランジスタＱｎに影響を及ぼすことなく、ｐ型ＭＩＳトランジスタＱｐの特性を向上できる。
【０１１４】
（実施の形態４）
本実施の形態４の半導体装置の製造方法を、図１４〜図１７を用いて詳しく説明する。本実施の形態４の製造方法は、上記図２を用いて説明した工程までは、上記実施の形態１と同様である。
【０１１５】
続く工程では、図１４に示すように、シリコン基板１のｐＭＩＳ領域Ｒｐの主面ｓ１のうち、ｐＭＩＳ用ゲート電極ＧＥｐの側方下部であり、サイドウォールスペーサ６の側方下部に、ｐ型ソース・ドレイン領域ｓｄｐを形成する。これには、上記実施の形態１の上記図４のフォトレジスト膜８と同様にして形成したフォトレジスト膜２１をイオン注入マスクとして、上記図４のイオン注入２００と同様のイオン注入７００を施すことで、上記図４の工程と同様にしてｐ型ソース・ドレイン領域ｓｄｐを形成する。この段階で、ｐＭＩＳ用ゲート電極ＧＥｐ、ゲート絶縁膜ＧＩ、および、ｐ型ソース・ドレイン領域ｓｄｐなどを基本構成として有するｐ型ＭＩＳトランジスタＱｐを、ｎウェル３ｎ内に形成したことになる。
【０１１６】
次に、図１５に示すように、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして、第１キャップ膜（第１保護膜）Ｃ１ｄを形成する。本実施の形態４の第１キャップ膜Ｃ１ｄは、上記実施の形態１の上記図５の工程で形成した第１キャップ膜Ｃ１ａと同様にして形成する。特に、本実施の形態４の製造方法においても第１キャップ膜Ｃ１ｄを形成することの効果や、同第１キャップ膜Ｃ１ｄの膜厚に関する記載およびその効果などに関しても、上記実施の形態１の製造方法で説明した第１キャップ膜Ｃ１ａの仕様および効果と同様であり、ここでの重複した説明は省略する。
【０１１７】
その後、第１キャップ膜Ｃ１ｄを覆うようにして、圧縮応力を有する第１応力膜Ｎ１ｄを形成する。即ち、第１応力膜Ｎ１ｄは、第１キャップ膜Ｃ１ｄを介して、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして形成することになる。本実施の形態４の第１応力膜Ｎ１ｄは、作用する応力の方向が引張応力ではなく圧縮応力であること以外は、上記実施の形態１の上記図５の工程で形成した第１応力膜Ｎ１ａと同様にして形成する。なお、本実施の形態４の製造方法では、一例として、第１応力膜Ｎ１ｄは、圧縮応力の大きさが０．３〜１．７ＧＰａ程度となるようにして形成する。
【０１１８】
続いて、熱処理を施すことで、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐを結晶化する。ここで、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐには、第１応力膜Ｎ１ｄの圧縮応力が作用している。そして、圧縮応力の作用を受けた状態で、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐを結晶化することで、その圧縮応力は両ゲート電極ＧＥｎ，ＧＥｐに蓄えられる。即ち、本工程の熱処理によって、第１応力膜Ｎ１ｄと同様の圧縮応力が、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐに記憶されたことになる。
【０１１９】
なお、本工程での熱処理は、上記実施の形態２の上記図９の熱処理工程と同様に、両ゲート電極ＧＥｎ，ＧＥｐを結晶化するために最小限必要な条件であり、かつ、先に形成したｐ型ソース・ドレイン領域ｓｄｐを拡散させないような条件で熱処理を施す。その理由に関しても、上記実施の形態２の上記図９の熱処理工程に対する説明と同様である。即ち、ｐ型ソース・ドレイン領域ｓｄｐなどを活性化するための熱処理は、後に再度必要となるから、そのときに、ｐ型ソース・ドレイン領域ｓｄｐが余計に拡散し過ぎるのを防ぐためである。これにより、ｐ型ＭＩＳトランジスタＱｐの短チャネル効果を低減できる。より具体的には、例えば、スパイクアニール法によって８００〜９００℃程度の熱処理を施すことで、両ゲート電極ＧＥｎ，ＧＥｐを結晶化する。
【０１２０】
その後、上記実施の形態１の上記図６で説明した工程と同様にして、第１応力膜Ｎ１ｄおよび第１キャップ膜Ｃ１ｄを除去する。第１応力膜Ｎ１ｄを除去しても、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐに記憶された圧縮応力は失われず、シリコン基板１に作用し続ける。
【０１２１】
なお、本工程で、第１応力膜Ｎ１ｄを除去する方法やその効果、また、第１応力膜Ｎ１ｄの除去工程に対する、第１キャップ膜Ｃ１ｄを形成したことの効果、また、第１キャップ膜Ｃ１ｄの膜厚の効果などは、上記実施の形態１の説明と同様である。
【０１２２】
次に、図１６に示すように、ｎＭＩＳ領域Ｒｎに対してイオン注入８００を施すことによって、前工程で結晶化したｎＭＩＳ用ゲート電極ＧＥｎを非晶質化する。これには、まず、ｐＭＩＳ領域Ｒｐのシリコン基板１の主面ｓ１を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜２２を形成する。その後、フォトレジスト膜２２をイオン注入マスクとして、ｎＭＩＳ領域Ｒｎに対してイオン注入８００を施す。このようにして、ｎＭＩＳ用ゲート電極ＧＥｎを非晶質化し、ｎＭＩＳ用ゲート電極ＧＥｎに記憶された圧縮応力を緩和できる。
【０１２３】
更に、本実施の形態４のイオン注入８００において注入するイオン種などにおいても、上記実施の形態２の製造方法において上記図１０を用いて説明したイオン注入５００と同様である。即ち、本実施の形態４の製造方法では、イオン注入８００によってｎＭＩＳ用ゲート電極ＧＥｎを非晶質化するのと同時に、ｎ型ソース・ドレイン領域ｓｄｎを形成する。その効果においても、上記実施の形態２の記載と同様である。
【０１２４】
本図１６の工程を終えた段階で、ｎＭＩＳ用ゲート電極ＧＥｎ、ゲート絶縁膜ＧＩ、および、ｎ型ソース・ドレイン領域ｓｄｎなどを基本構成として有するｎ型ＭＩＳトランジスタＱｎを、ｐウェル３ｐ内に形成したことになる。
【０１２５】
次に、図１７に示すように、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして、第２キャップ膜（第２保護膜）Ｃ２を形成する。その後、第２キャップ膜Ｃ２を覆うようにして、上記図１５の工程の圧縮応力を有する第１応力膜Ｎ１ｄとは逆の応力であるような、引張応力を有する第２応力膜Ｎ２を形成する。これら本実施の形態４の第２キャップ膜Ｃ２および第２応力膜Ｎ２は、それぞれ、上記実施の形態１の上記図５の工程で形成した第１キャップ膜Ｃ１ａおよび第１応力膜Ｎ１ａと同様にして形成する。その効果に関しても同様である。特に、本実施の形態４の製造方法においても第２キャップ膜Ｃ２を形成することの効果や、同第２キャップ膜Ｃ２の膜厚に関する記載およびその効果などに関しても、上記実施の形態１の製造方法で説明した第１キャップ膜Ｃ１ａの仕様および効果と同様であり、ここでの重複した説明は省略する。
【０１２６】
続いて、熱処理を施すことで、上記図１６の工程で非晶質化したｎＭＩＳ用ゲート電極ＧＥｎを再度結晶化する。ここで、ｎＭＩＳ用ゲート電極ＧＥｎには、第２応力膜Ｎ２の引張応力が作用している。そして、引張応力の作用を受けた状態で、ｎＭＩＳ用ゲート電極ＧＥｎを結晶化することで、その引張応力はｎＭＩＳ用ゲート電極ＧＥｎに蓄えられる。即ち、本工程の熱処理によって、第２応力膜Ｎ２と同様の引張応力を、ｎＭＩＳ用ゲート電極ＧＥｎに記憶させることができる。
【０１２７】
一方、ｐＭＩＳ用ゲート電極ＧＥｐに対しては、上記図１６の工程のイオン注入８００を施しておらず、非晶質化していない。即ち、ｐＭＩＳ用ゲート電極ＧＥｐは、上記図１５の工程の熱処理によって、第１応力膜Ｎ１ｄからの圧縮応力の作用を記憶して結晶化されたまま、本図１７の工程による第２応力膜Ｎ２の形成および熱処理工程に至っている。このとき、既に圧縮応力を記憶して結晶化しているｐＭＩＳ用ゲート電極ＧＥｐに対して、第２応力膜Ｎ２の引張応力を作用させた状態で熱処理を施しても、第２応力膜Ｎ２の引張応力は記憶されない。即ち、本工程の熱処理を施しても、ｐＭＩＳ用ゲート電極ＧＥｐには圧縮応力が記憶されたまま、蓄積される。
【０１２８】
また、本工程の熱処理は、上記で形成した両ソース・ドレイン領域ｓｄｎ，ｓｄｐの拡散、または、活性化のための熱処理と共有させる方が、より好ましい。なぜなら、これにより製造工程を簡略化できるからである。このように、本実施の形態４の製造方法では、ｎＭＩＳ用ゲート電極ＧＥｎを結晶化するための熱処理によって、同時に、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。例えば、スパイクアニール法によって９５０〜１１５０℃程度の熱処理を施すことで、ソース・ドレイン領域ｓｄｎ，ｓｄｐを拡散、または、活性化する。このような条件での熱処理によって、非晶質化されたｎＭＩＳ用ゲート電極ＧＥｎは結晶化する。
【０１２９】
その後、上記実施の形態１の上記図６で説明した工程と同様にして、第２応力膜Ｎ２および第２キャップ膜Ｃ２を除去する。第２応力膜Ｎ２を除去しても、ｎＭＩＳ用ゲート電極ＧＥｎに記憶された引張応力は失われず、シリコン基板１に作用し続ける。従って、本実施の形態４の製造方法により、引張応力が記憶されたｎＭＩＳ用ゲート電極ＧＥｎを有するｎ型ＭＩＳトランジスタＱｎと、圧縮応力が記憶されたｐＭＩＳ用ゲート電極ＧＥｐとを形成できる。
【０１３０】
なお、本工程で、第２応力膜Ｎ２を除去する方法やその効果、また、第２応力膜Ｎ２の除去工程に対する、第２キャップ膜Ｃ２を形成したことの効果、また、第２キャップ膜Ｃ２の膜厚の効果などは、上記実施の形態１の説明と同様である。
【０１３１】
更に、上記のように、本実施の形態４の製造方法では、応力を作用させたいゲート電極に対し、イオン注入による非晶質化を施し、応力膜で覆った状態で結晶化させることで、応力膜と同様の応力を記憶させている。ここでは、イオン注入を選択的に施すことで、上記のような作り分けを可能にしており、例えば、作用する応力の異なる応力膜を選択的に形成する必要が無い。即ち、本実施の形態４の製造方法によれば、圧縮応力を有する第１応力膜Ｎ１ｄおよび引張応力を有する第２応力膜Ｎ２において、それ自体を選択的に形成する必要が無い。従って、第１応力膜Ｎ１ｄや第２応力膜Ｎ２自体を選択的に除去するといったような加工を施す必要が無い。これにより、オーバーエッチングによるダメージを生じさせることなく、引張応力を記憶したｎ型ＭＩＳトランジスタＱｎと、圧縮応力を記憶したｐ型ＭＩＳトランジスタＱｐとを形成できる。以上のように、本実施の形態４の製造方法によれば、ＳＭＴ技術において、加工によるダメージを回避しつつ、ＭＩＳトランジスタに選択的に応力を記憶させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【０１３２】
続く工程では、上記実施の形態１と同様に、上記図７、図８で説明した工程を施すことで配線を形成する。
【０１３３】
以上のようにして、本実施の形態４の製造方法によって、引張応力を記憶したｎ型ＭＩＳトランジスタＱｎと、圧縮応力を記憶したｐ型ＭＩＳトランジスタＱｐとを、同一シリコン基板１上に形成できる。
【０１３４】
また、本実施の形態４の製造方法の上記の説明では、ｐ型ＭＩＳトランジスタＱｐへの圧縮応力の記憶技術（上記図１４、図１５など）を先に施し、ｎ型ＭＩＳトランジスタＱｎへの引張応力の記憶技術（上記図１６、図１７など）を後に施す例を説明した。これらの工程は前後関係を入れ替えても良い。即ち、ｎ型ＭＩＳトランジスタＱｎへの引張応力の記憶技術を施した後、ｐ型ＭＩＳトランジスタＱｐへの圧縮応力の記憶技術を施しても良い。その場合でも、ｎ型ＭＩＳトランジスタＱｎとｐ型ＭＩＳトランジスタＱｐとでは、作用させて性能を向上させ得る応力の方向が異なるから、第１応力膜Ｎ１ｄと第２応力膜Ｎ２との圧力は逆のものを形成する。
【０１３５】
（実施の形態５）
本実施の形態５の製造方法では、上記実施の形態１〜４の製造方法によって形成した、応力を記憶したＭＩＳトランジスタに対し、応力膜などを併せて作用させることで、より強固な応力を作用させる例を示す。図１８〜図２２の断面図を用いて説明する。本実施の形態５の製造方法は、上記実施の形態４の製造方法に続く工程であり、上記図１７を用いて説明した工程に続く工程として説明する。
【０１３６】
続く工程では、図１８に示すように、ｎ型ソース・ドレイン領域ｓｄｎ、ｐ型ソース・ドレイン電極ｓｄｐ、ｎＭＩＳ用ゲート電極ＧＥｎ、および、ｐＭＩＳ用ゲート電極ＧＥｐの表面に、金属シリサイド層２３を形成する。本実施の形態５の金属シリサイド層２３は、上記実施の形態１の上記図７を用いて説明した金属シリサイド層１０と同様にして形成する。
【０１３７】
ここで、上記実施の形態１の製造方法において、上記図７、図８を用いて説明したように、シリコン基板１の主面上に形成したＭＩＳトランジスタＱｎ，Ｑｐに対しては、抵抗率の低い金属シリサイド層などを介して、外部から電気的に接続するためのコンタクトプラグ１４を形成する。コンタクトプラグ１４は、層間絶縁膜１２の中に形成することで互いを絶縁した。そのために、層間絶縁膜１２には、コンタクトホール１３を形成する必要があった。そして、上記図７を用いて示したように、層間絶縁膜１２には、ＳＡＣ法によって自己整合的にコンタクトホール１３を形成することが望ましく、そのためのエッチングストッパ１１を形成していた。本実施の形態５の製造方法においても、以下に示す点を除いて上記実施の形態１と同様に、配線を形成する。
【０１３８】
そこで、続く工程では、シリコン基板１の主面ｓ１と、ｎＭＩＳ用ゲート電極ＧＥｎおよびｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして、第３応力膜Ｎ３を形成する。次に、図１９に示すように、第３応力膜Ｎ３を覆うようにして、層間絶縁膜２４を形成する。
【０１３９】
ここで、層間絶縁膜２４は、上記実施の形態１の層間絶縁膜１２と同様に、酸化シリコンを主体とする絶縁膜として、ＣＶＤ法などによって形成する。また、第３応力膜Ｎ３は、上記実施の形態１のエッチングストッパ１１と同様の目的で形成される絶縁膜である。即ち、第３応力膜Ｎ３を形成する目的の一つは、後に層間絶縁膜２４に対してコンタクトホール（接続孔）ＣＨを形成する際のエッチング停止層としての機能である。従って、第３応力膜Ｎ３は、層間絶縁膜２４および第３応力膜Ｎ３に施す異方性エッチングにおけるエッチング速度が、層間絶縁膜２４のエッチング速度と異なるような絶縁膜であることが望ましい。なぜなら、同一の異方性エッチングに対するエッチング速度の違いを利用することで、コンタクトホールＣＨをＳＡＣ法によって形成し易くなるからである。
【０１４０】
酸化シリコンからなる層間絶縁膜２４に対し、上記のエッチング停止層としての機能を有する第３応力膜Ｎ３として、本実施の形態５では、ＣＶＤ法などによって窒化シリコンを主体とする絶縁膜を形成する。
【０１４１】
その後、上記実施の形態１の上記図７と同様の方法で、層間絶縁膜２４および第３応力膜Ｎ３（上記図７のエッチングストッパ１１に該当）に対して、異方性エッチングを施すことで、ｎ型ソース・ドレイン領域ｓｄｎ、ｐ型ソース・ドレイン領域ｓｄｐ、ｎＭＩＳ用ゲート電極ＧＥｎ、および、ｐＭＩＳ用ゲート電極ＧＥｐに達するようなコンタクトホール（接続孔）ＣＨを形成する。続いて、上記実施の形態１の上記図７と同様の方法で、コンタクトホールＣＨの中を、例えばタングステンを主体とする導体膜で埋め込むことで、コンタクトプラグ２５を形成する。
【０１４２】
ここで、本実施の形態５の製造方法では、第３応力膜Ｎ３として、シリコン基板１に対して引張応力を作用するような絶縁膜を形成する。即ち、本実施の形態５の第３応力膜Ｎ３は、引張応力を作用する窒化シリコン膜である。このような窒化シリコン膜は、例えば、上記実施の形態１の上記図５を用いて説明した第１応力膜Ｎ１ａと同様の方法で形成する。
【０１４３】
上記のように、第３応力膜Ｎ３において、単にエッチング停止層としての機能だけでなく、応力膜としての機能を持たせることで、より効率的にＭＩＳトランジスタに応力を作用させることができる。即ち、引張応力を有する第３応力膜Ｎ３を少なくともｎ型ＭＩＳトランジスタＱｎを覆うようにして形成することで、ｎ型ＭＩＳトランジスタＱｎには、ＳＭＴ技術によってｎＭＩＳ用ゲート電極ＧＥｎに記憶した引張応力に加え、第３応力膜Ｎ３による引張応力を作用させている。
【０１４４】
これにより、本実施の形態５の製造方法によれば、ｎ型ＭＩＳトランジスタＱｎにより大きな引張応力を作用させ、ｎ型ＭＩＳトランジスタＱｎの特性をより向上させることができる。また、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐへのＳＭＴ技術においても、上記実施の形態１〜４の効果と同様に、加工によるダメージを回避しつつ、効果的に作用させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【０１４５】
一方、ｐ型ＭＩＳトランジスタＱｐにおいては、引張応力は特性の向上を妨げ得る。これに対して、例えば、上記実施の形態４の製造方法によって形成したｐ型ＭＩＳトランジスタＱｐでは、ｐＭＩＳ用ゲート電極ＧＥｐには圧縮応力が記憶されている。従って、本実施の形態５の製造方法では、ｐＭＩＳ用ゲート電極ＧＥｐに記憶する圧縮応力の大きさと、第３応力膜Ｎ３が作用する引張応力の大きさとを調整することで、第３応力膜Ｎ３から作用される引張応力を緩和できる。
【０１４６】
また、本実施の形態５の製造方法において、第３応力膜Ｎ３の引張応力をｐＭＩＳ領域Ｒｐでは緩和するなど、第３応力膜Ｎ３の引張応力を選択的に緩和する技術はより効果的である。その具体的な方法を、本実施の形態５の他の製造方法として、以下で詳しく説明する。
【０１４７】
図２０は、上記図１８に続く工程を示す断面図である。本実施の形態５の他の製造方法では、引張応力を有する第３応力膜Ｎ３を形成した後、層間絶縁膜２４を形成する前に、ｐＭＩＳ領域Ｒｐの第３応力膜Ｎ３に対してイオン注入９００を施すことで、ｐＭＩＳ領域Ｒｐの引張応力を緩和する。
【０１４８】
これには、まず、ｎＭＩＳ領域Ｒｎの第３応力膜Ｎ３を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜２６を形成する。その後、フォトレジスト膜２６をイオン注入マスクとして、ｐＭＩＳ領域Ｒｐの第３応力膜Ｎ３に対してイオン注入９００を施す。このようにして、ｐＭＩＳ領域Ｒｐの第３応力膜Ｎ３の引張応力を緩和できる。応力を緩和するために注入するイオンとしては、例えば、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ）などを含むイオンを用いる。
【０１４９】
上記のように、ｐＭＩＳ領域Ｒｐの第３応力膜Ｎ３の引張応力を緩和することで、ｐ型ＭＩＳトランジスタＱｐには、第３応力膜Ｎ３の引張応力を作用させることなく、ＳＭＴ技術によりｐＭＩＳ用ゲート電極ＧＥｐに記憶した圧縮応力だけを作用させることができる。
【０１５０】
これにより、本実施の形態５の他の製造方法によれば、ｐ型ＭＩＳトランジスタＱｐの特性の向上を妨げることなく、ｎ型ＭＩＳトランジスタＱｎの特性をより向上させることができる。また、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐへのＳＭＴ技術においても、上記実施の形態１〜４の効果と同様に、加工によるダメージを回避しつつ、効果的に作用させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【０１５１】
また、本実施の形態５の製造方法において、引張応力を有する第３応力膜Ｎ３はｎ型ＭＩＳトランジスタＱｎを形成したｎＭＩＳ領域Ｒｎに形成し、ｐ型ＭＩＳトランジスタＱｐを形成するｐＭＩＳ領域Ｒｐには、圧縮応力を有する他の応力膜を形成する技術はより効果的である。その具体的な方法を、本実施の形態５の更に他の製造方法として、以下で詳しく説明する。
【０１５２】
図２１は、上記図１８に続く工程を示す断面図である。本実施の形態５の更に他の製造方法では、引張応力を有する第３応力膜Ｎ３を形成した後、層間絶縁膜２４を形成する前に、更に、以下の工程を有する。まず、ｐＭＩＳ領域Ｒｐの第３応力膜Ｎ３を除去する。これには、まず、ｎＭＩＳ領域Ｒｎの第３応力膜Ｎ３を覆うようにして、フォトリソグラフィ法などによってパターニングしたフォトレジスト膜２７を形成する。その後、フォトレジスト膜２７をエッチングマスクとして、例えば異方性エッチングなどを施すことにより、ｐＭＩＳ領域Ｒｐの第３応力膜Ｎ３を除去する。その後、フォトレジスト膜２７を除去する。
【０１５３】
次に、図２２に示すように、ｐＭＩＳ領域Ｒｐにおいて、シリコン基板１の主面ｓ１とｐＭＩＳ用ゲート電極ＧＥｐとを一体的に覆うようにして、第４応力膜Ｎ４を形成する。これには、まず、シリコン基板１の主面ｓ１全面に、第４応力膜Ｎ４を形成する。その後、第４応力膜Ｎ４のうち、ｎＭＩＳ領域Ｒｎを覆う部分を、フォトリソグラフィ法および異方性エッチング法などにより選択的に除去する。
【０１５４】
本実施の形態５の更に他の製造方法において、第４応力膜Ｎ４としては、例えば窒化シリコンを主体とする絶縁膜を形成する。この窒化シリコン膜からなる第４応力膜Ｎ４は、上記図１９などを用いて説明した第３応力膜Ｎ３と同様に、酸化シリコン膜からなる層間絶縁膜２４にコンタクトホールＣＨを形成する際のエッチング停止層として機能する。
【０１５５】
また、本実施の形態５の更に他の製造方法において、第４応力膜Ｎ４としては、シリコン基板１に対して圧縮応力を作用するような、窒化シリコンを主体とする絶縁膜を形成する。圧縮応力を有する窒化シリコンを主体とする絶縁膜である第４応力膜Ｎ４は、例えば、上記実施の形態４の上記図１５で説明した第１応力膜Ｎ１ｄなどと同様にして形成する。
【０１５６】
上記のようにして、ｐＭＩＳ領域Ｒｐのシリコン基板１上に、圧縮応力を有する第４応力膜Ｎ４を形成することで、ｐ型ＭＩＳトランジスタＱｐには、より大きな圧縮応力を作用させることができる。即ち、ｐＭＩＳ用ゲート電極ＧＥｐに対して圧縮応力を記憶させているのに加え、圧縮応力を作用する第４応力膜Ｎ４を形成している。
【０１５７】
これにより、本実施の形態５の更に他の製造方法によれば、ＳＭＴ技術によるゲート電極に記憶させる応力と、応力膜による応力とを、両極性のＭＩＳトランジスタＱｎ，Ｑｐの特性の向上にとって効果的であるように、作用させることができる。また、両ＭＩＳ用ゲート電極ＧＥｎ，ＧＥｐへのＳＭＴ技術においても、上記実施の形態１〜４の効果と同様に、加工によるダメージを回避しつつ、効果的に作用させることができる。結果として、ＭＩＳトランジスタを備える半導体装置の性能をより向上させることができる。
【０１５８】
また、上記では、本実施の形態５の製造方法では、特に第３応力膜Ｎ３として、シリコン基板１に対して引張応力を作用する絶縁膜を形成する例を示したが、応力の種別はその限りではない。例えば上記図１８の工程では、第３応力膜Ｎ３として、シリコン基板１に対して圧縮応力を作用する絶縁膜を形成すれば、ｐ型ＭＩＳトランジスタＱｐに対してより大きな圧縮応力を作用させることができる。
【０１５９】
また、上記図１８の工程で、圧縮応力を作用する第３応力膜Ｎ３を形成した場合、上記図２０の工程では、ｎＭＩＳ領域Ｒｎにイオン注入９００を施して第３応力膜Ｎ３の圧縮応力を緩和させれば良い。これにより、ｎ型ＭＩＳトランジスタＱｎに対しては、ＳＭＴ技術でｎＭＩＳ用ゲート電極ＧＥｎに記憶させた引張応力のみを作用させることができる。
【０１６０】
また、上記図１８の工程で、圧縮応力を作用する第３応力膜Ｎ３を形成した場合、上記図２１の工程では、圧縮応力を作用する第３応力膜Ｎ３をｐＭＩＳ領域Ｒｐに残すようにして除去し、ｎＭＩＳ領域Ｒｎには、引張応力を作用する第４応力膜Ｎ４を形成れば良い。これにより、両極性のＭＩＳトランジスタＱｎ，Ｑｐの特性の向上にとって効果的であるように、応力を作用させることができる。
【０１６１】
また、上記では、本実施の形態５の製造方法は、上記実施の形態４の製造方法に続く工程として説明したが、上記実施の形態１〜３に続く工程として適用しても、同様の効果が得られる。
【０１６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６３】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体装置の産業分野に適用することができる。
【図面の簡単な説明】
【０１６４】
【図１】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】（ａ）は図５に続く半導体装置の製造工程中における要部断面図であり、（ｂ）は（ａ）に続く半導体装置の製造工程中における要部断面図である。
【図７】図６（ｂ）に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】本発明の実施の形態２である半導体装置の製造工程中であって、図２に続く製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】本発明の実施の形態３である半導体装置の製造工程中であって、図３に続く製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】本発明の実施の形態４である半導体装置の製造工程中であって、図２に続く製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中における要部断面図である。
【図１８】本発明の実施の形態５である半導体装置の製造工程中であって、図１７に続く製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】本発明の実施の形態５である他の半導体装置の製造工程中であって、図１８に続く製造工程中における要部断面図である。
【図２１】本発明の実施の形態５である更に他の半導体装置の製造工程中であって、図１８に続く製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１６５】
１  シリコン基板（半導体基板）
２  分離部
３ｎ  ｎウェル
３ｐ  ｐウェル
４ｎ  ｎ型エクステンション領域
４ｐ  ｐ型エクステンション領域
５ｎ  ｎ型ハロー領域
５ｐ  ｐ型ハロー領域
６  サイドウォールスペーサ
７〜９，１８〜２２，２６，２７  フォトレジスト膜
１０，２３  金属シリサイド層
１１  エッチングストッパ
１２，２４  層間絶縁膜
１３  コンタクトホール
１４，２５  コンタクトプラグ
１５  絶縁膜
１６  配線溝
１７  導体配線
Ｃ１ａ，Ｃ１ｂ，Ｃ１ｃ，Ｃ１ｄ  第１キャップ膜（第１保護膜）
Ｃ２  第２キャップ膜（第２保護膜）
ＣＨ  コンタクトホール（接続孔）
ＧＥｎ  ｎＭＩＳ用ゲート電極（第１ゲート電極）
ＧＥｐ  ｐＭＩＳ用ゲート電極（第２ゲート電極）
ＧＩ  ゲート絶縁膜
Ｎ１ａ，Ｎ１ｂ，Ｎ１ｃ，Ｎ１ｄ  第１応力膜
Ｎ２  第２応力膜
Ｎ３  第３応力膜
Ｎ４  第４応力膜
Ｒｎ  ｎＭＩＳ領域（第１領域）
Ｒｐ  ｐＭＩＳ領域（第２領域）
ｓ１  主面
ｓｄｎ  ｎ型ソース・ドレイン領域（第１導電型ソース・ドレイン領域）
ｓｄｐ  ｐ型ソース・ドレイン領域（第２導電型ソース・ドレイン領域）
Ｑｎ  ｎ型ＭＩＳトランジスタ（第１電界効果トランジスタ）
Ｑｐ  ｐ型ＭＩＳトランジスタ（第２電界効果トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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