(57)【要約】【課題】片チャネルで構成されたブートストラップ方式のインバータを多段に接続して構成される回路において、遅延時間を小さくする。【解決手段】バッファ回路１は、同一導電型ＦＥＴを用いたブートストラップ方式のインバータＵａ１〜Ｕａｎを備える。初段のインバータから最終段の直前のインバータまでのうち任意のインバータと、当該任意のインバータの直後のインバータとの駆動能力比は、８〜１６倍に設定される。これにより、負荷容量ＣＬを充分駆動することができ、且つ、インバータＵａ１〜Ｕａｎの段数を最小にすることができる。【選択図】図１
2009017076.tif 000002
【特許請求の範囲】
【請求項１】
複数のインバータをカスケード接続したバッファ回路において、
前記複数のインバータの各々は、
入力端子と、
出力端子と、
一方の電極に第１電源電圧が供給され、他方の電極が前記出力端子と接続される第１トランジスタと、
一方の電極が前記出力端子と接続され、他方の電極に第２電源電圧が供給され、前記第１トランジスタと同一導電型である第２トランジスタと、
前記出力端子と前記第１トランジスタのゲートとの間に設けられた容量素子とを備え、
初段のインバータから最終段の直前のインバータまでのうち任意のインバータと、当該任意のインバータの直後のインバータとの駆動能力比が、８倍から１６倍までの範囲となるように前記第１トランジスタおよび前記第２トランジスタのチャネル幅を設定した、
ことを特徴とするバッファ回路。
【請求項２】
前記容量素子の容量値をＣ１、前記第１トランジスタの他方の電極の接合容量値をＣ２、前記入力端子の入力容量値をＣ３としたとき、前後段のインバータの駆動能力比が（Ｃ１＋Ｃ２）／Ｃ３となるように前記第１トランジスタおよび前記第２トランジスタのチャネル幅を設定したことを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記複数のインバータの各々は、
ダイオード接続され、一方の電極に前記第１電源電圧が供給され、他方の電極が前記第１トランジスタのゲートに接続された第３トランジスタと、
ゲートが前記入力端子に接続され、一方の電極が前記第１トランジスタのゲートに接続され、他方の電極に前記第２電源電圧が供給される第４トランジスタとを更に備え、
前記第３トランジスタおよび前記第４トランジスタは、前記第１トランジスタおよび前記第２トランジスタと同一導電型である、
ことを特徴とする請求項１または２に記載のバッファ回路。
【請求項４】
前記複数のインバータの各々は、
前記入力端子として、第１入力端子と、第２入力端子とを備え、
前記第３トランジスタは、ダイオード接続される替わりに、前記第２入力端子とゲートが接続され、前記第１入力端子は、前記第４トランジスタのゲートに接続され、
第１番目のインバータの前記第１入力端子には入力信号が供給され、当該インバータの前記第２入力端子には前記入力信号を反転した反転入力信号が供給され、
偶数番目のインバータの前記第１入力端子は前段のインバータの前記第２入力端子と接続され、当該インバータの前記第２入力端子は前段のインバータの前記第１入力端子と接続され、
第１番目を除く奇数番目のインバータの前記第１入力端子は、２つ前のインバータの前記出力端子と接続され、第１番目を除く奇数番目のインバータの前記第２入力端子は、１つ前のインバータの出力端子と接続される、
ことを特徴とする請求項３に記載のバッファ回路。
【請求項５】
前記複数のインバータの各々が備えるトランジスタは、薄膜トランジスタであることを特徴とする請求項１乃至４のうちいずれか１項に記載のバッファ回路。
【請求項６】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素回路とを備えた表示装置であって、
前記複数の走査線の各々に走査信号を供給する走査線駆動回路と、
前記複数のデータ線の各々にデータ信号を供給するデータ線駆動回路とを備え、
前記走査線駆動回路の出力段に請求項１乃至５のうちいずれか１項に記載のバッファ回路を用いる、
ことを特徴とする表示装置。
【請求項７】
前記バッファ回路は、２つのインバータをカスケード接続して構成され、
前記画素回路は、前記データ線を介して供給される前記データ信号を取り込むためのトランジスタを備え、
当該トランジスタは、前記走査線を介して供給される前記走査信号に基づいてオン状態とオフ状態とが制御される、
ことを特徴とする請求項６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、片チャネル構成でブートストラップ効果を利用したインバータを多段接続したバッファ回路に関する。
【背景技術】
【０００２】
ＣＭＯＳで構成されるインバータをｎ段の直列に接続して負荷容量を駆動する場合に、インバータの駆動能力比を前後段でｅ倍に設定することで、最小の段数で遅延時間を最小とする技術が知られている。
また、特許文献１には、片チャネルのＦＥＴを用いたブートストラップ方式インバータをカスケード接続して、バッファ回路を構成することが記載されている。
【特許文献１】特開２００２−３２８６４３号公報（図３（Ａ）参照）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、公知の技術は、各インバータがＣＭＯＳで構成されていることを前提としている。このため、この技術を片チャネルのブートストラップ方式インバータで構成されたバッファ回路に適用したとしても最速バッファを構成することはできず、スイッチング時間が長くなる。
さらに、インバータを構成するトランジスタを薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistorと称する）で構成した場合には、遅延時間が長くなると、ゲート電圧が閾値電圧付近にある場合に発生する、いわゆるホットキャリアによる劣化が大きくなるといった問題がある。
【０００４】
本発明は、片チャネルのブートストラップ方式のインバータを多段に接続して構成される回路において、遅延時間を小さくするバッファ回路を提供することを解決課題とする。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明に係るバッファ回路は、複数のインバータをカスケード接続したものであって、前記複数のインバータの各々は、入力端子と、出力端子と、一方の電極に第１電源電圧が供給され、他方の電極が前記出力端子と接続される第１トランジスタ（例えば、図２に記載のＴｒ１０３）と、一方の電極が前記出力端子と接続され、他方の電極に第２電源電圧が供給され、前記第１トランジスタと同一導電型である第２トランジスタ（例えば、図２に記載のＴｒ１０４）と、前記出力端子と前記第１トランジスタのゲートとの間に設けられた容量素子（例えば、図２に記載のＣ１０５）とを備え、初段のインバータから最終段の直前のインバータまでのうち任意のインバータと、当該任意のインバータの直後のインバータとの駆動能力比が、８倍から１６倍までの範囲となるように前記第１トランジスタおよび前記第２トランジスタのチャネル幅を設定したことを特徴とする。
【０００６】
ＣＭＯＳを用いたインバータを多段に接続したバッファ回路では、前後段の駆動能力比をｅ倍に設定する。しかしながら、ブートストラップ方式のインバータでは、出力端子に容量素子が接続されているため、この容量素子の容量値を考慮して最適な駆動能力比を定める必要がある。本発明に係るバッファ回路では、容量素子の容量値を考慮して、駆動能力比を８倍〜１６倍に設定したので、必要な出力電流を得るために、バッファ回路全体としての遅延時間を短縮することが可能となる。また、インバータの容量素子はカップリング容量として機能するため、第２トランジスタがオン状態からオフ状態に切り換ると、第１トランジスタのゲート電圧を上昇させて、確実に第１トランジスタをオン状態する。この結果、出力端子から取りだす信号のＨｉレベルの電圧を第１電源電圧に一致させレベル落ちのない信号を生成することができる。
【０００７】
より具体的には、前記容量素子の容量値をＣ１、前記第１トランジスタの他方の電極の接合容量値をＣ２、前記入力端子の入力容量値をＣ３としたとき、前後段のインバータの駆動能力比が（Ｃ１＋Ｃ２）／Ｃ３となるように前記第１トランジスタおよび前記第２トランジスタのチャネル幅を設定することが好ましい。この場合には、出力端子に付随する容量と入力端子に付随する容量の比に応じて駆動能力を定めるので、回路構成を簡素化しつつ必要十分な出力電流を得ることができる。
【０００８】
前記複数のインバータの各々は、ダイオード接続され、一方の電極に前記第１電源電圧が供給され、他方の電極が前記第１トランジスタのゲートに接続された第３トランジスタと、ゲートが前記入力端子に接続され、一方の電極が前記第１トランジスタのゲートに接続され、他方の電極に前記第２電源電圧が供給される第４トランジスタとを更に備え、前記第３トランジスタおよび前記第４トランジスタは、前記第１トランジスタおよび前記第２トランジスタと同一導電型であることを特徴とする。
【０００９】
また、上述したバッファ回路において、前記複数のインバータの各々は、前記入力端子として、第１入力端子と、第２入力端子とを備え、前記第３トランジスタは、ダイオード接続される替わりに、前記第２入力端子とゲートが接続され、前記第１入力端子は、前記第４トランジスタのゲートに接続され、第１番目のインバータの前記第１入力端子には入力信号が供給され、当該インバータの前記第２入力端子には前記入力信号を反転した反転入力信号が供給され、偶数番目のインバータの前記第１入力端子は前段のインバータの前記第２入力端子と接続され、当該インバータの前記第２入力端子は前段のインバータの前記第１入力端子と接続され、第１番目を除く奇数番目のインバータの前記第１入力端子は、２つ前のインバータの前記出力端子と接続され、第１番目を除く奇数番目のインバータの前記第２入力端子は、１つ前のインバータの出力端子と接続されることが好ましい。
このインバータによれば、第３トランジスタが常にオン状態とならないので、準定常的な電流が流れない。このため、消費電力を削減することができる。
【００１０】
また、上述したバッファ回路において、前記複数のインバータの各々が備えるトランジスタは、薄膜トランジスタであることが好ましい。薄膜トランジスタは、スイッチング時間が長くなると、ゲート電圧が閾値電圧付近にある場合に発生する、いわゆるホットキャリアによる劣化が大きくなるが、この発明によれば、遅延時間を最小にするようにバッファ回路を構成できるので、スイッチング時間が短くなり、トランジスタの劣化を抑制することができる。このため、薄膜トランジスタを用いたバッファ回路の信頼性を向上させることができる。
【００１１】
また、本発明に係る表示装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素回路とを備えたものであって、前記複数の走査線の各々に走査信号を供給する走査線駆動回路と、前記複数のデータ線の各々にデータ信号を供給するデータ線駆動回路とを備え、前記走査線駆動回路の出力段に上述したバッファ回路のうちいずれか１つを用いることを特徴とする。この発明によれば、走査線に付随する寄生容量に対して大きな振幅の走査信号を容易に供給することが可能となる。また、バッファ回路の遅延時間を短くすることができる。
【００１２】
ここで、前記バッファ回路は、２つのインバータをカスケード接続して構成され、前記画素回路は、前記データ線を介して供給される前記データ信号を取り込むためのトランジスタを備え、当該トランジスタは、前記走査線を介して供給される前記走査信号に基づいてオン状態とオフ状態とが制御されることが好ましい。この場合には、走査信号の振幅をバッファ回路に供給される電源電圧までフルスイングさせることができるので、画素回路から、データ線に流れ出るリーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１３】
＜１．第１実施形態＞
図１に、本実施形態に係るバッファ回路１の構成を示す。バッファ回路１は、ｎ段のインバータＵａ１〜Ｕａｎを備える。これらのインバータＵａ１〜Ｕａｎは、片チャネルのＴＦＴで構成されたブートストラップ方式インバータである。
図２にインバータＵａ１の回路図を示す。インバータＵａ１は、ダイオード接続されたトランジスタＴｒ１０１とトランジスタＴｒ１０２とがノードαを介して電気的に接続されている。また、ノードαはトランジスタＴｒ１０３のゲートに接続されており、そのソースとゲートとの間には容量素子Ｃ１０５が設けられている。さらに、トランジスタＴｒ１０３のソースは、トランジスタ１０４のドレインと電気的に接続されている。そして、トランジスタＴｒ１０２およびトランジスタＴｒ１０４のゲートには入力信号ｉｎが供給される。
【００１４】
以上の構成において、入力信号ｉｎがＨｉレベルになると、初段のトランジスタＴｒ１０２がオンするのと同時にトランジスタＴｒ１０４がオンする。トランジスタＴｒ１０１はダイオード接続されているため、ノードαの電圧はトランジスタＴｒ１０１とトランジスタＴｒ１０２のオン抵抗の比率で決まる。トランジスタＴｒ１０３はノードαの電圧でオンするが、トランジスタＴｒ１０４の駆動能力がトランジスタＴｒ１０３に比べて高く設定されているため、出力信号ｏｕｔはＬｏレベルとなる。
【００１５】
入力信号ｉｎがＬｏレベルになると、トランジスタＴｒ１０２とトランジスタＴｒ１０４は同時にオフし、トランジスタＴｒ１０３のみがオンするため、インバータＵａ１の出力信号ｏｕｔが上がり始める。ノードαの電圧と出力信号ｏｕｔの差分は容量Ｃ１０５に保持されており、出力信号ｏｕｔの上昇に伴いトランジスタＴｒ１０３のゲート電圧は更に高まり、十分にオンすることで出力信号ｏｕｔはＶＤＤレベルとなる。以上のようなブートストラップ効果によりノードαの電圧はＶＤＤ＋Ｖｔｈ以上に高められている。
【００１６】
ここで実際にノードαにかかる電圧はノードαのハイ電圧（≒ＶＤＤ−Ｖｔｈ）に電源電圧（＝ＶＤＤ）電圧を加算した（２ＶＤＤ−Ｖｔｈ）となる。このように、ブートストラップ方式インバータを用いることにより、Ｈｉレベル出力時の振幅減衰を防ぐことができる。また、インバータバッファを片チャネルのＴＦＴで構成することによりコストを削減することができる。また、トランジスタＴｒ１０３は、ブートストラップ効果でオン時のゲート電圧が２×ＶＤＤ−Ｖｔｈとなるので、深い線形領域で動作し、大きな容量負荷を高速に駆動することが可能となる。
【００１７】
説明を図１に戻す。負荷容量ＣＬを駆動する場合、ｉ（ｉは１≦ｉ≦ｎの自然数）段目の出力電流ＩＤＯを、ＩＤｏｉ＝ｋＩ・ｘｉと表す。ｘｉはｉ段目のインバータＵａｉを構成するトランジスタサイズである。ｉ段目のインバータＵａｉの負荷容量Ｃｉは自分自身の容量分ＣＪｉ＝ｋＪｘｉと、次段のゲート容量分ＣＧｉ＋１＝ｋＧ・ｘｉ＋１との和で表される。ここで容量分ＣＪｉは、トランジスタＴｒ１０３のソース接合容量Ｃｓと容量素子Ｃ１０５で与えられるブートストラップ容量Ｃｂｓの和で与えられ、ＣＪｉ＝Ｃｓ＋Ｃｂｓとなる。ただし、ｋＩ、ｋＪ、ｋＧは、ｉによらない比例定数であり、バッファの場合、配線容量はゲート容量Ｃｇに比し小さいので無視している。全遅延Ｔは、
【数１】
2009017076.tif 000003
と表される。ただし、便宜的にＣＬ＝ｋＧｘｎ＋１，ＣＩ＝ｋＧｘ１で定義されるｘｎ＋１と入力容量ＣＩを導入している。Ｔを最小化するため、ｘｉで偏微分し、０とおくことにより、ｘｉ−１・ｘｉ＋１＝ｘｉ２となるので、ｘｉ（ｉ＝１，…，ｎ）は、等比数列に選べばよいことがわかる。この時、各段の遅延はすべて等しくなる。この等比定数を最適ファンアウトｆとすると、ｘｉ＝ｘ１ｆｉ−１（ｉ＝１，…，ｎ）と表せる。ただし、入力容量ＣＩと負荷容量ＣＬはあらかじめ与えられているので、負荷係数（＝ＣＬ／ＣＩ）をＹとすると、
【数２】
2009017076.tif 000004
という条件がｆとｎとの間にある。ｆを使って「数１」を書き直すと、
【数３】
2009017076.tif 000005
となる。この式をｆについて最小化することを考える。Ｂ＝０の時は、ｆｏｐｔ＝ｅ≒２．７２となる。すなわち、インバータの大きさをｅ倍、ｅ倍と大きくしていけばよい。Ｂ≠０の場合は、
【数４】
2009017076.tif 000006
となる。ここで、「数１」より、Ｂ／Ａ＝ｋＪ／ｋＧであり、Ｂ／Ａ＝ｋＪ／ｋＧ＝（Ｃｓ＋Ｃｂｓ）／Ｃｇとなる。通常、ブートストラップ容量（Ｃｂｓ）はゲート容量（Ｃｇ）の１０〜２０倍程度に設定し、寄生容量に対するマージンを確保する。
【００１８】
図３は、Ｃｓ／Ｃｇ＝０．５とし、Ｃｂｓ／Ｃｇ＝１０とした場合のバッファ段数毎の遅延を算出した結果を示す表であり、図４は算出結果を示すグラフである。具体的には、Ｙをｎ段構成した場合に、１段の駆動能力がＹ＾（１／ｎ）となり、これをｎ段カスケード接続した場合の遅延を計算したものである。
【００１９】
図４のグラフからインバータの段数切替の臨界点を読み取り、遅延を最小とするための段数切り替えポイントから最適駆動能力比を算出すると、Ｃｂｓ／Ｃｇ＝１０の場合は８に収束する。また図示しないが、Ｃｂｓ／Ｃｇ＝２０の場合に同様の計算を行なうと、１６に収束することがわかった。以上から、前後段の駆動能力比を８〜１６倍とすればよいことになる。したがって、本実施形態では、ブートストラップ方式インバータの前後段の駆動能力比を８〜１６倍の範囲とする。具体的には、トランジスタのチャネル幅Ｗ（ゲート幅）および容量値を一律８〜１６倍に設定する。
【００２０】
このように、前後段の駆動能力比を８〜１６倍とすることで、ブートストラップ式のインバータを用いたバッファ回路１において、遅延時間、バッファ段数および回路面積を小さくすることができる。また、スイッチング時間の短縮により、ＴＦＴの劣化を防止して回路の信頼性を向上させることができる。
【００２１】
＜２．第２実施形態＞
図５（ａ）に、第２実施形態に係るバッファ回路２の構成を示す。この例では、３個のインバータＵｂ１〜Ｕｂ３を用いる。インバータＵｂ１〜Ｕｂ３は、２入力である点で、上述した１入力のインバータＵａ１〜Ｕａｎと相違する。なお、本実施形態においてもｎ個のインバータを用いてバッファ回路２を構成してもよいことは勿論である。
【００２２】
インバータＵｂ１は、図５（ｂ）に示したようなＮチャネルのＴＦＴを用いた２入力のブートストラップ方式インバータで構成される。なお、他のインバータＵｂ２およびＵｂ３も同様である。１入力のインバータＵａ１では、トランジスタＴｒ１０１はダイオード接続であったが、本実施形態のインバータＵｂ１では、トランジスタＴｒ２０１を用いる。トランジスタＴｒ２０１のゲートには反転入力信号／ｉｎが供給される。したがって、反転入力信号／ｉｎがＨｉレベルの場合にだけトランジスタＴｒ２０１はオン状態となるので、準定常的に直流が流れない。よって、インバータＵａ１と比較して消費電流を削減することができる。また、第２実施形態においても、第１実施形態と同様の理由により、前後段の駆動能力比を８〜１６倍とすることで、最速バッファを構成することができる。さらに、スイッチング時間の短縮により、ＴＦＴの劣化を防止して回路の信頼性を向上させることができる。
【００２３】
＜３．第３実施形態＞
次に、上述したバッファ回路１および２を利用した電子機器を説明する。この例では、バッファ回路を液晶や有機発光ダイオード素子を用いた表示装置に適用する。この表示装置は、複数の走査線と、複数のデータ線と、これら交差に対応してマトリクス状に配置された複数の画素回路を備える。画素回路は、データ線を介して供給されるデータ信号を、走査線を介して供給される走査信号に従って取り込むスイッチングトランジスタを備える。また、表示装置は、複数の走査線を駆動する走査線駆動回路と、複数のデータ線を駆動するデータ線駆動回路とを備える。上述したバッファ回路１および２は、走査線駆動回路やデータ線駆動回路に適用することができる。以下、液晶表示装置の走査線駆動回路にバッファ回路１および２を用いる場合について説明する。なお、表示装置の全体が同一導電型のＴＦＴで構成されている。
【００２４】
図６に走査線駆動回路の構成の一部を示す。走査線駆動回路１０は、開始パルスＳＰをＹクロック信号ＹＣＫに従って順次転送して、転送信号ｙ１、ｙ２…ｙｍを出力するシフトレジスタ１１と、ｍ個のドライバＵ１〜Ｕｎを備える。
また、画素回路Ｐは、スイッチングトランジスタ２０と液晶素子２１とを備える。液晶素子２１は、スイッチングトランジスタ２０と接続される画素電極と対向電極とを備え、画素電極と対向電極との間に液晶を挟持して構成される。データ線３０を介して供給されるデータ信号Ｖdataは、走査信号ＹがＨｉレベルのときに画素回路Ｐに取り込まれ、液晶素子に印加される。そして、走査信号ＹがＬｏレベルに遷移しても液晶容量によって、印加電圧が保持される。なお、液晶素子２１と並列に保持容量を設けてもよい。
【００２５】
ここで、データ信号ＶdataはＧＮＤとＶｄｄとの間で変化する。この場合、スイッチングトランジスタ２０を充分オン状態にして、充分オフ状態にするためには、走査信号Ｙの振幅を−Ｖｄｄから２Ｖｄｄとすることが好ましい。シフトレジスタ２０において、振幅が−Ｖｄｄ〜２Ｖｄｄとなる転送信号ｙを生成し、これを走査信号Ｙとすることも可能である。しかしながら、そのような場合には、シフトレジスタ２０の消費電力が増大してしまう。このため、シフトレジスタ２０には第１高電位電源Ｖｄｄおよび第１低電位電源ＧＮＤを供給し、振幅がＧＮＤ〜Ｖｄｄとなる転送信号ｙを生成する。
【００２６】
ドライバＵ１は、図６に示すように負方向レベルシフタ４１およびバッファ回路１を備える。なお、他のドライバＵ２〜Ｕｍも同様に構成されている。負方向レベルシフタ４１は。第１高電位電源Ｖｄｄと第２低電位電源−Ｖｄｄとから電源供給を受けて動作し、転送信号ｙ１の振幅をＧＮＤ〜Ｖｄｄから−Ｖｄｄ〜Ｖｄｄに変換する。すなわち、負方向に振幅を拡大する。
【００２７】
次に、バッファ回路１は、２つのインバータ４２および４３を備える。これらのインバータ４２および４３は、ブートストラップ方式で構成され、それらの駆動能力比は８倍〜１６倍となるように設定されている。また、バッファ回路１には、第２高電源電位２Ｖｄｄと第２低電源電位−Ｖｄｄとが供給され、振幅−Ｖｄｄ〜Ｖｄｄの転送信号ｙ１を振幅―Ｖｄｄ〜２Ｖｄｄに変換して走査信号Ｙ１として出力する。この場合、バッファ回路１の駆動能力は、走査線の寄生容量に応じて決定される。
【００２８】
ところで、負方向レベルシフタ４１を片チャネルのトランジスタで構成すると、Ｌｏレベルが浮くことがある（例えば、特開２００４-２３５９９５公報の図２に示す回路）。この例では、負方向レベルシフタ４１から出力される転送信号ｙ１のＬｏレベルが−Ｖｄｄから若干高電位側にシフトする。仮に、負方向レベルシフタ４１の後段に通常の片チャネルのトランジスタで構成されたバッファを用いると、バッファから出力される走査信号Ｙ１のＨｉレベルが落ちる。すなわち、走査信号Ｙ１が−Ｖｄｄ〜２Ｖｄｄの間でフルスイングしなくなる。走査信号Ｙ１の振幅が低下すると、スイッチングトランジスタ２０が充分にオン・オフしなくなる。このため、スイッチングトランジスタ２０からデータ線３０にリーク電流が流れ出てしまう。これにより、液晶素子２１の印加電圧が変動し、輝度が変動してしまう。
【００２９】
これに対して、本実施形態では、バッファ回路１を構成するインバータ４２および４３がブートストラップ方式で構成されている。このため、バッファ回路１から出力される走査信号Ｙ１を最大振幅で取り出すことができる。よって、本実施形態によれば、正確に輝度を表示させることができ、表示品質を向上させることができる。
【００３０】
また、バッファ回路１をデータ線駆動回路に適用することもできる。例えば、データ線駆動回路の出力段にデマルチプレクサを備え、複数のデータ線を選択してデータ信号を供給する場合がある。この場合、デマルチプレクサは複数のトランジスタを備えることになるが、これらのトランジスタを確実にオン・オフさせるためには、大振幅の制御信号が必要となる。この制御信号は、低振幅で動作する制御信号生成回路の出力を上述したバッファ回路１を介してレベルシフトすることによって、−Ｖｄｄ〜２Ｖｄｄといった大振幅でフルスイングさせる。これにより、近接するデータ線の間でクロストークを防止し、輝度むらを改善すると共に充分な書き込みマージンを確保することが可能となる。
【００３１】
また、上述したバッファ回路１および２は、レベルシフタとして使用することができ、さらに、シフトレジスタに組み込んでもよい。これらは、表示装置、特に、アモルファスＴＦＴを用いた液晶表示装置、低温ポリシリコンＴＦＴを用いた液晶表示装置に適用することができる。
【図面の簡単な説明】
【００３２】
【図１】ｎ段のバッファ回路の構成を示す回路図である。
【図２】インバータの詳細な構成を示す回路図である。
【図３】バッファ段数毎の遅延を算出した結果を示す表である。
【図４】バッファ段数毎の遅延を算出した結果を示すグラフである。
【図５】２入力インバータを用いたｎ段のバッファ回路の構成を示す回路図である。
【図６】走査線駆動回路の構成を示す回路図である。
【符号の説明】
【００３３】
１，２…バッファ回路、Ｕａ１〜Ｕａｎ，Ｕｂ１〜Ｕｂ３…インバータ、Ｔｒ１０１〜Ｔｒ１０４，Ｔｒ２０１〜Ｔｒ２０４…ＴＦＴ、Ｃ１０５，Ｃ２０５…容量素子、１０…走査線駆動回路、３０…データ線、Ｐ…画素回路。
【図１】
2009017076.tif 000007
【図２】
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【図３】
2009017076.tif 000009
【図４】
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【図５】
2009017076.tif 000011
【図６】
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