(57)【要約】【課題】電子部品を内蔵することで、プリント配線板の高密度実装を可能にする電子部品搭載型半導体チップを実現する【解決手段】半導体集積回路を有する半導体チップ１に、コンデンサ等の電子部品３を内蔵するための凹部を加工し、該凹部に電子部品３を搭載し、半導体チップパッド２と電子部品パッド４を接続する。この電子部品搭載型半導体チップを、プリント配線板に実装することで、高密度実装を可能とする。。また、半導体チップパッド２を有する表面と反対側に、電子部品３を搭載するための凹部を形成し、ＶＩＡで接続すれば、より一層の高密度実装が可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路と、
電子部品を収容するために形成された凹部又は貫通穴と、
前記凹部又は貫通穴に実装された電子部品と、
前記電子部品及び前記半導体集積回路に接続された電気接続手段と、を備えたことを特徴とする電子部品搭載型半導体チップ。
【請求項２】
半導体集積回路と、
前記半導体集積回路に接続された第１の電気接続手段と、
電子部品を収容するために形成された凹部又は貫通穴と、
前記凹部又は貫通穴に実装された電子部品と、
前記電子部品を前記第１の電気接続手段に接続するための第２の電気接続手段と、を備えたことを特徴とする電子部品搭載型半導体チップ。
【請求項３】
前記電子部品はコンデンサであることを特徴とする請求項１又は２記載の電子部品搭載型半導体チップ。
【請求項４】
前記電子部品は抵抗であることを特徴とする請求項１又は２記載の電子部品搭載型半導体チップ。
【請求項５】
前記第２の電気接続手段は、ＶＩＡを有することを特徴とする請求項２ないし４いずれかに記載の電子部品搭載型半導体チップ。
【請求項６】
半導体集積回路及び電気接続手段を有する半導体チップに凹部又は貫通穴を加工する工程と、
前記半導体チップの前記凹部又は貫通穴に電子部品を実装する工程と、
前記電子部品を前記半導体チップの前記電気接続手段に接続する工程と、を有することを特徴とする電子部品搭載型半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度実装と高速伝送を可能とする電子部品搭載型半導体チップに関するものである。
【背景技術】
【０００２】
近年、電子機器のプリント回路基板やそれに実装されるＬＳＩの高機能高性能化が進展する中で、半導体チップとプリント配線板の接続はワイヤーボンディングや半田ボールが広く使われている。プリント配線板上の伝送線路のインピーダンスコントロールや整合終端が行われたとしても、ワイヤーボンディングによるインピーダンスの不整合などによって信号品質が問題となっている。また、急速な周波数の高速化に伴って、部品間を接続する短い配線までもが問題となってきている。
【０００３】
このような問題を解決するために、新しい実装構造やＩＣの実装方法が提案されている。例えば、特許文献１によれば、ＩＣ間の配線を短くするために半導体チップを３次元的に積層した構造のＬＳＩが知られている。
【０００４】
図８は一従来例による、半導体チップを三次元的に実装したプリント配線板を示す。これは、絶縁層１０８を有するインターポーザ基板やプリント配線板を備え、２つの半導体チップ１０１と２つのパッシブ部品１０３が内蔵される。これらの内蔵部品は、プリント配線板配線や、インターポーザ基板配線１０７や、プリント配線板ＶＩＡもしくはインターポーザ基板ＶＩＡ１０６によって接続されている。
【０００５】
【特許文献１】特開２００２−２４６５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プリント配線板を用いて回路を構成し、高速な周波数で回路を駆動する場合には、ワイヤーボンディングや半田ボールの不整合による影響が配線にノイズとしてのってしまうため、シグナルインティグリティの低下といった問題が発生する。また、半導体チップとプリント配線板をワイヤーボンディングで接続するための領域を確保する必要がある。さらに、プリント配線板とワイヤーボンディングの接続点は半導体チップの外側に限定されるため、複数の半導体チップやその他の電子部品を高密度に実装することに限界がある。
【０００７】
また、プリント配線板に半導体チップを埋め込み、プリント配線板の配線と半導体チップのパッドを接続する方法では、半導体チップの上下の配線接続や、半導体チップを上下に積層した場合の半導体チップ間の配線接続が長くなってしまう。
【０００８】
本発明は、高速伝送と高密度実装を可能とする電子部品搭載型半導体チップを提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の電子部品搭載型半導体チップは、半導体集積回路と、電子部品を収容するために形成された凹部又は貫通穴と、前記凹部又は貫通穴に実装された電子部品と、前記電子部品及び前記半導体集積回路に接続された電気接続手段と、を備えたことを特徴とする。
【発明の効果】
【００１０】
半導体チップに凹部又は貫通穴をあけて、その中に電子部品を内蔵し、さらに、半導体チップの接続端子と半導体チップに内蔵された電子部品の接続端子を接続することにより、高速伝送が可能となる。また、半導体チップ内部に、別部品として形成したコンデンサ等の電子部品を内蔵することで、電源グラウンドバウンスのノイズを抑制する効果がある。
【００１１】
半導体プロセスにより半導体チップ上に形成された回路とは反対側の面から、半導体チップの接続端子までをＶＩＡで接続することで、さらに、高密度な配線と部品実装を行うことも可能となり、これによって高密度実装を実現できる。
【００１２】
半導体チップの接続端子と半導体チップに内蔵された電子部品の接続端子を接続すれば、インターポーザ基板やプリント配線板の不整合による反射を低減し、配線分岐、スタブ配線をなくすことにより、高速動作を可能とする半導体チップを提供できる。このような半導体チップを用いることで、プリント回路基板の小型軽量化が可能となる。
【００１３】
半導体チップの凹部もしくは貫通穴の壁面が斜めであれば、そこに実装する電子部品の少なくとも一部が壁面と同様な形状であることによって、位置合わせが容易な構成を実現できる。
【００１４】
半導体チップなどの部品を複数個使用して、プリント配線板に三次元実装する場合に、抵抗やコンデンサなどの電子部品を半導体チップに内蔵することで、厚みが薄く、しかも、高速動作が可能なプリント回路基板を実現できる。
【発明を実施するための最良の形態】
【００１５】
本発明を実施するための最良の形態を図面を参照して説明する。
【実施例１】
【００１６】
図１は、実施例１による電子部品搭載型半導体チップの一部を切断した一部断面斜視図である。
【００１７】
電子部品搭載型半導体チップである半導体チップ１は、半導体集積回路と、第１の電気接続手段である半導体チップパッド２を有し、半導体チップ１に内蔵される電子部品３は、電子部品パッド４を備える。
【００１８】
半導体チップ１には、電子部品３を収容する凹部が形成され、半導体チップパッド２と電子部品３の電子部品パッド４が接続されている。
【００１９】
半導体チップ表面に凹部を形成し、その内部に、別部品として形成したコンデンサや抵抗等の電子部品を内蔵（実装）することで、電源グラウンドバウンスのノイズを抑制し、かつ高密度実装を実現できる。
【実施例２】
【００２０】
図２は、実施例２による電子部品搭載型半導体チップ一部を切断した一部断面斜視図である。
【００２１】
半導体チップ１をくり抜いた貫通穴に電子部品１３が内蔵され、半導体チップパッド２と電子部品パッド１４が接続されている。
【００２２】
半導体チップの厚みと同じ、もしくは、それよりも厚い電子部品を内蔵することが可能となる。
【実施例３】
【００２３】
図３は、実施例３による電子部品搭載型半導体チップの一部を切断した一部断面斜視図である。
【００２４】
半導体チップ１は、半導体集積回路と、第１の電気接続手段である半導体チップパッド２を有し、半導体チップ１に内蔵される電子部品３は、電子部品パッド４を備える。
【００２５】
半導体チップ１には、電子部品３を収容する凹部と、半導体チップ１及び半導体チップパッド２を貫通するＶＩＡ５が形成される。半導体チップパッド２と電子部品パッド４が、第２の電気接続手段であるＶＩＡ５の導体によって接続されている。
【００２６】
半導体チップの裏面側に電子部品を搭載することで、半導体チップ上に形成される回路の有効面積を広く活用することが可能となる。
【実施例４】
【００２７】
図４は、実施例４による電子部品搭載型半導体チップの一部を切断した一部断面斜視図である。
【００２８】
電子部品搭載型半導体チップである半導体チップ１は、半導体集積回路と、第１の電気接続手段である半導体チップパッド２を有し、半導体チップ１に内蔵される電子部品３は、電子部品パッド４を備える。
【００２９】
半導体チップ１には半導体チップパッド２まで開口するＶＩＡ５が設けられており、半導体チップパッド２と電子部品パッド４が、第２の電気接続手段であるＶＩＡ５の導体によって接続されている。
【００３０】
半導体プロセスにより半導体チップ上に形成された回路とは反対の面（裏面）から、半導体チップパッドまでをＶＩＡで接続することで、半導体チップを貫通する穴をあける図３の構成よりも、さらに高密度な配線と部品実装を行うことができる。これにより、より一層の高密度実装が可能となる。
【００３１】
図５は、図４の電子部品搭載型半導体チップの製造方法を示す工程図である。
【００３２】
図５（ａ）に示すように、半導体チップ１は、半導体プロセスによって、半導体ウエハに半導体集積回路と半導体チップパッド２を形成したものであり、この半導体チップ１に、（ｂ）に示すように垂直壁を有する凹部１ａを加工する。
【００３３】
図５（ｃ）に示すように、半導体チップ１の凹部１ａに電子部品３を実装し、（ｄ）に示すように半導体チップ１に半導体チップパッド２まで貫通する穴をあけ、穴の内部を絶縁被膜で覆う。
【００３４】
図５（ｅ）に示すように、半導体チップ１にあけられた半導体チップパッド２まで穴の内部をメッキすることによって、ＶＩＡ５を形成し、半導体チップパッド２と電子部品パッド４をメッキ（導体）によって接続する。
【実施例５】
【００３５】
図６は、実施例５による電子部品搭載型半導体チップの製造方法を示す工程図である。
【００３６】
図６（ａ）に示すように、半導体チップ１は、半導体プロセスによって、半導体ウエハに半導体集積回路と半導体チップパッド２を形成したものであり、この半導体チップ１に、（ｂ）に示すように、壁面が傾斜した凹部１ｂを加工する。
【００３７】
図５（ｃ）に示すように、半導体チップ１の凹部１ｂの壁面と整合する傾斜壁を有する電子部品３を実装し、（ｄ）に示すように、半導体チップ１と電子部品パッド４の一部を切削して半導体チップパッド２まで貫通する穴をあけ、穴の内部を絶縁被膜で覆う。
【００３８】
図５（ｅ）に示すように、半導体チップ１にあけられた半導体チップパッド２まで穴の内部をメッキすることによって、ＶＩＡ５を形成し、半導体チップパッド２と電子部品パッド４をメッキ（導体）によって接続する。
【００３９】
本実施例では、電子部品の傾斜壁により、電子部品を半導体チップの凹部に実装する際の位置合わせが容易となる。また、電子部品を半導体チップの凹部に実装する際の位置にズレが生じた場合でも、半導体チップパッドと電子部品チップパッドの接続が確実に行なわれる。
【実施例６】
【００４０】
図７は、図１の半導体チップ１を三次元的に実装したプリント配線板及びインターポーザ基板からなるプリント回路基板を示す。半導体チップ１は、電子部品３を内蔵し、電子部品３は、ＶＩＡ５によってプリント配線板ＶＩＡ、もしくは、インターポーザ基板ＶＩＡ６及びプリント配線板配線、もしくは、インターポーザ基板配線７に接続される。プリント配線板及びインターポーザ基板は絶縁層８を有する。
【００４１】
電子部品を内蔵した半導体チップを、プリント配線板の内部に実装し、さらに、プリント配線板の配線やＶＩＡによって電子部品を接続することで、プリント配線板の高密度実装と、プリント回路基板の小型軽量化が可能となる。
【図面の簡単な説明】
【００４２】
【図１】実施例１による電子部品搭載型半導体チップの一部分を切断して示す一部断面斜視図である。
【図２】実施例２による電子部品搭載型半導体チップの一部分を切断して示す一部断面斜視図である。
【図３】実施例３による電子部品搭載型半導体チップの一部分を切断して示す一部断面斜視図である。
【図４】実施例４による電子部品搭載型半導体チップの一部分を切断して示す一部断面斜視図である。
【図５】図４の電子部品搭載型半導体チップの製造方法を示す工程図である。
【図６】実施例５による電子部品搭載型半導体チップの製造方法を示す工程図である。
【図７】実施例６による、電子部品搭載型半導体チップを三次元的に実装したプリント回線基板を示す断面図である。
【図８】一従来例によるプリント回路基板を示す断面図である。
【符号の説明】
【００４３】
１  半導体チップ
２  半導体チップパッド
３、１３  電子部品
４、１４  電子部品パッド
５  ＶＩＡ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2009200189.tif 000007
【図６】
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【図７】
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【図８】
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