(57)【要約】【課題】従来のパルス発生回路は差動出力の信号や９０度位相差のＩ，Ｑ信号を得るのが難しく、平衡度が悪かったり位相誤差やノイズが多かった。本発明の目的は、上記に述べた従来の回路の課題をすべて解決し、少ない消費電力で正確な差動出力や９０度位相の異なるＩＱパルスのペアを発生する短パルスの発生回路を具現することにある。【解決手段】１つの起動開始信号ａ０１を受けて所定の時間間隔の複数の起動信号（ｂ０１，ｃ０１）を発生する起動回路１０１と、起動回路１０１の起動信号（ｂ０１，ｃ０１）に呼応して所定のパルス波（ｄ０１，ｅ０１）を発生する複数の同一特性のパルス波発生サブ回路（１０２，１０３）を備えることによって構成する。【選択図】図１
2009017528.tif 000002
【特許請求の範囲】
【請求項１】
起動開始信号に基づき所定の時間間隔のｍ個（ｍは２以上の整数）の起動信号を発生させる起動回路と、
前記ｍ個の起動信号の各々に基づきパルス幅Ｐｗのｎ周期分（ｎは１以上の整数）のパルス波を発生させる同一特性のｍ個のパルス波発生サブ回路と、
を含む、
ことを特徴とするパルス発生回路。
【請求項２】
請求項１に記載のパルス発生回路において、
前記パルス波発生サブ回路は、各々の遅延量が前記パルス幅Ｐｗに設定された複数のインバータ遅延回路と、前記複数のインバータ遅延回路の各々の出力信号に基づき前記パルス波を発生させるパルス波発生論理回路と、を含む、
ことを特徴とするパルス発生回路。
【請求項３】
請求項１または２に記載のパルス発生回路において、
前記パルス発生回路は、２個の前記パルス波発生サブ回路を含み、
各々の前記パルス波発生サブ回路は、前記所定の時間間隔を前記パルス幅Ｐｗに設定した前記起動回路が発生する２個の前記起動信号の各々に基づき前記パルス波を発生する、
ことを特徴とするパルス発生回路。
【請求項４】
請求項１または２に記載のパルス発生回路において、
前記パルス発生回路は、２個の前記パルス波発生サブ回路を含み、
各々の前記パルス波発生サブ回路は、前記所定の時間間隔を前記パルス幅Ｐｗ／２に設定した前記起動回路が発生する２個の前記起動信号の各々に基づき前記パルス波を発生する、
ことを特徴とするパルス発生回路。
【請求項５】
請求項１または２に記載のパルス発生回路において、
前記パルス発生回路は、４個の前記パルス波発生サブ回路を含み、
各々の前記パルス波発生サブ回路は、前記所定の時間間隔を前記パルス幅Ｐｗ／２に設定した前記起動回路が発生する４個の前記起動信号の各々に基づき前記パルス波を発生する、
ことを特徴とするパルス発生回路。
【請求項６】
請求項４または５に記載のパルス発生回路において、
前記パルス発生回路は、各々の前記パルス波発生サブ回路が発生する前記パルス波を相互に加算及び減算する加算減算回路をさらに含む、
ことを特徴とするパルス発生回路。
【請求項７】
請求項１から３のいずれか一項に記載のパルス発生回路において、
前記起動回路は、前記起動開始信号に基づき立ち上がりと立ち下がりが同時に変化する２相の信号を発生させる２相信号発生回路と、前記２相信号発生回路の出力信号の一方に接続された前記インバータ遅延回路と、を含む、
ことを特徴とするパルス発生回路。
【請求項８】
請求項１、２、４、６のいずれか一項に記載のパルス発生回路において、
前記起動回路は、遅延量が前記パルス幅Ｐｗに設定された第１遅延回路と、遅延量が前記パルス幅Ｐｗ×１．５に設定された第２遅延回路と、を含む、
ことを特徴とするパルス発生回路。
【請求項９】
請求項１から８のいずれか一項に記載のパルス発生回路において、
前記パルス発生回路は、送信するデータに基づき前記起動回路が発生する前記ｍ個の起動信号の出力先を前記ｍ個のパルス波発生サブ回路のいずれかに切り替える起動信号選択回路を含む、
ことを特徴とするパルス発生回路。
【請求項１０】
請求項１から８のいずれか一項に記載のパルス発生回路において、
前記パルス発生回路は、送信するデータに基づき前記ｍ個のパルス波発生サブ回路が発生する前記パルス波の出力先を切り替える出力選択回路を含む、
ことを特徴とするパルス発生回路。
【請求項１１】
請求項３または７に記載のパルス発生回路において、
前記パルス発生回路は、前記ｍ個のパルス波発生サブ回路の所定の１組において前記パルス波発生サブ回路を構成する前記インバータ遅延回路の出力の位相が互いに反転する出力ノード間に接続するクロスカップルインバータを含む、
ことを特徴とするパルス発生回路。
【請求項１２】
請求項２から１１のいずれか一項に記載のパルス発生回路において、
前記起動回路に入力される前記起動開始信号のパルス幅は、前記パルス幅Ｐｗ以上かつ前記パルス幅Ｐｗ×４×ｎ未満である、
ことを特徴とするパルス発生回路。
【請求項１３】
請求項２から１１のいずれか一項に記載のパルス発生回路において、
前記起動回路に入力される前記起動開始信号の周期は、前記パルス幅Ｐｗの偶数倍の周期である、
ことを特徴とするパルス発生回路。
【請求項１４】
請求項１から１３のいずれか一項に記載のパルス発生回路において、
前記インバータ遅延回路は、外部制御信号によって前記インバータ遅延回路の遅延量を制御可能である、
ことを特徴とするパルス発生回路。
【請求項１５】
請求項１から１４のいずれか一項に記載のパルス発生回路を含む、
ことを特徴とするＵＷＢ通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＷＢ（Ultra Wide Band）通信に適するパルスを発生するパルス発生回路及びＵＷＢ通信装置に関する。
【背景技術】
【０００２】
ＵＷＢ通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を発生するために、従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）による方法の他に、非常に短時間のパルスを利用する方法があり、特にインパルスラジオ（ＩＲ：Impulse Radio）方式の通信と呼ばれている。ＩＲ方式では、従来の変調によらない時間軸操作のみで変復調が可能であり、回路の簡略化や低消費電力化が期待できるとされている（特許文献１，２，３参照）。
【０００３】
ここで、ＩＲ方式に使用されるパルス波形について簡単に説明する。図１６（ａ）に示すようなパルス幅ＰD、周期ＴPのパルス波は良く知られている通りで、そのパルス波の周波数スペクトルは、図１６（ｂ）に示すように、エンベロープがＢＷ＝１／ＰDで最初の零点を持つｓｉｎｃ関数である。
【０００４】
このようなパルスの場合は、スペクトルが直流からＢＷまで広がるため使いづらく、図１６（ｄ）に示すようなスペクトルの中心が周波数の高いところにあるパルスが好まれる。即ち、図１６（ｃ）のようなパルス波形であって、図１６（ａ）のパルスを周波数ｆ0＝１／２Ｐｗのパルス波で乗算して周波数スペクトルを高い方に移動したものである。パルス幅ＰDの区間には、搬送波周期の半分Ｐｗ（Ｐｗ＝１／（２ｆ0））のパルスがいくつか含まれる。ただしこの波形は、図１６（ｃ）に一点鎖線１６０１に示すような直流（ＤＣ）成分を含み、正確には図１６（ｄ）に示すような理想的なスペクトルを持たない。
【０００５】
このような理想的なスペクトルを持つ波形を図１６（ｅ）に示す。この波形は、図１６（ａ）のパルスを搬送周波数ｆ0の正弦波で乗算した波形である。また図１６（ｆ）は、図１６（ａ）のパルスを搬送周波数ｆ0の矩形波で乗算した波形であり、デジタル回路での発生が容易である。デジタル回路といってもパルス幅が狭いため、このような角張った波形が生成されることはなく図１６（ｅ）のような波形となるのが一般的である。ＵＷＢ通信に理想的なパルス波形は、他にもいろいろ考案されており、ここに示した波形とは異なっているが発生方法が簡単なために多用される。
【０００６】
（従来例１）図１７（ａ）は、図１６（ｃ）に示すパルスを発生する従来の回路例である（非特許文献１参照）。２つのインバータ１７０１，１７０２及び否定論理和回路（ＮＯＲ）１７０３は、ＮＯＲ１７０３のもう一方の入力Ｃiが偽（Ｌ：ローレベル）となった時３段のリング発振回路を構成する。即ち、図１７（ｂ）に示すタイミング図のようにＣiがＬの間だけ発振し、ＮＯＲ１７０３の出力ＮＲとインバータ１７０１，１７０２の出力Ｎ１，Ｎ２はそれぞれ時間ｔｄずつ遅れて変化が伝播していく。
【０００７】
ここで説明を簡略化するために、ＮＯＲ１７０３及びインバータ１７０１，１７０２の立ち上がり時間及び立ち下がり時間は、すべて等しいと仮定する。従ってこの回路で発生するパルス幅（図１６（ｃ）におけるＰw）は、３ｔｄとなる。即ち、回路を構成する素子の遅延時間の３倍が、発生可能な最も短いパルス幅となり、これがこの回路によって発生できる最も短いパルス幅となる。
【０００８】
（従来例２）ＵＷＢ通信では、このようにして発生されたパルスを送信機のみでなく、受信機においても受信信号と相関を計算するためのテンプレートパルスとして使用される。受信機においては、差動型の信号処理が行われることが多く、図１６（ｇ）に示すような位相の反転した２つの信号が必要になることも多い。差動のパルス信号は、送信機においても平衡型のアンテナを駆動する際などに有効である。受信回路においては、さらに、同相と直交の位相が９０度異なったＩ，Ｑ信号が必要なことも多い。
【０００９】
非特許文献２には、平衡型のパルスを発生するための回路が提示されている。この回路では、差動式の遅延回路を何段か縦続接続して、論理回路によって遅延回路１段の遅延量に相当するパルス幅のパルス波を作りだす回路である。非特許文献２には、遅延回路に入力する信号の立ち上がり及び立ち下がりの両方でパルス起動することができ、これによって低消費電力化が可能であることや、遅延回路を一段おきに使うことによってＩ，Ｑ信号の発生が可能であることも記されている。
【００１０】
【特許文献１】米国特許第６４２１３８９号明細書
【特許文献２】米国特許出願公開第２００３／０１０８１３３Ａ１号明細書
【特許文献３】米国特許出願公開第２００１／００３３５７６号明細書
【非特許文献１】A CMOS IMPULSE RADIO ULTRA-WIDEBAND TRANCEIVER FOR 1Mb/s DATA COMMUNICATION AND ±2.5cm RANGE FINDINGS T.Terada et.al, 2005 Symposium on VLSI Circuits Digest of Technical Papers, pp.30-33
【非特許文献２】A Low-Power Template Generator for Coherent Impulse-Radio Ultra Wide-Band Receivers Jose Luis et.al, Proceedings IEEE ICUWB, 2006 pp97-102
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述した従来技術では、遅延回路が相補的に構成され必ずＤi及びＸＤiの両方を発生するためＩ，Ｑ信号の発生も容易である。しかしながらＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを相補的に使用し差動信号を得るこの方法は、Ｐ，Ｎの両チャネルＭＯＳトランジスタの定数のバランスが取れていないと発生される信号のバランスが良くない。信号のバランスが良くない不平衡成分があると、特に受信機において相関器を構成する場合などにおいて出力誤差が増大し都合が良くない。
【００１２】
さらに、起動開始信号の立ち上がりと立ち下がりの両エッジでパルスを起動することができ、電力を節約ことが可能であると記されているが、発生されるパルスは立ち上がりで起動されたパルスと立ち下がりで起動されたパルスの極性が反転してしまい、変調操作や起動のタイミングなどに大きな制約を課すことになるという課題を有する。
【課題を解決するための手段】
【００１３】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００１４】
［適用例１］
起動開始信号に基づき所定の時間間隔のｍ個（ｍは２以上の整数）の起動信号を発生させる起動回路と、前記ｍ個の起動信号の各々に基づきパルス幅Ｐｗのｎ周期分（ｎは１以上の整数）のパルス波を発生させる同一特性のｍ個のパルス波発生サブ回路と、を含む、ことを特徴とするパルス発生回路。
【００１５】
この構成によれば、複数の同一特性のパルス波発生サブ回路を使用しそれぞれのパルス波発生サブ回路の起動時間を調整することによりＤＣレベルが安定した、かつ対称性の良い差動のパルス波を発生することが可能となる。ｍ個の起動信号の所定の時間間隔をパルス波のパルス幅Ｐｗに等しく設定すれば、１８０度位相の異なる差動信号を得ることが出来、またＰｗの半分とすれば９０度位相の異なるＩ，Ｑ信号を得ることができる。
【００１６】
［適用例２］
上記に記載のパルス発生回路において、前記パルス波発生サブ回路は、各々の遅延量が前記パルス幅Ｐｗに設定された複数のインバータ遅延回路と、前記複数のインバータ遅延回路の各々の出力信号に基づき前記パルス波を発生させるパルス波発生論理回路と、を含む、ことを特徴とするパルス発生回路。
【００１７】
この構成によれば、通常の半導体プロセスによるインバータ遅延回路とパルス波発生論理回路によって構成することができるので、高集積化が容易である。
【００１８】
［適用例３］
上記に記載のパルス発生回路において、前記パルス発生回路は、２個の前記パルス波発生サブ回路を含み、各々の前記パルス波発生サブ回路は、前記所定の時間間隔を前記パルス幅Ｐｗに設定した前記起動回路が発生する２個の前記起動信号の各々に基づき前記パルス波を発生する、ことを特徴とするパルス発生回路。
【００１９】
この構成によれば、各々のパルス波発生サブ回路は、パルス幅Ｐｗの時間間隔でパルス波を発生するので、互いに１８０度位相の異なる２つの信号を発生することが可能となる。発生されるパルス波は、特性が同一のパルス波発生サブ回路によって発生されるのでＤＣレベルが安定した、かつ対称性の良い差動のパルス波を発生することが可能となる。
【００２０】
［適用例４］
上記に記載のパルス発生回路において、前記パルス発生回路は、２個の前記パルス波発生サブ回路を含み、各々の前記パルス波発生サブ回路は、前記所定の時間間隔を前記パルス幅Ｐｗ／２に設定した前記起動回路が発生する２個の前記起動信号の各々に基づき前記パルス波を発生する、ことを特徴とするパルス発生回路。
【００２１】
この構成によれば、各々のパルス波発生サブ回路は、パルス幅Ｐｗのパルス波をＰｗ／２の時間間隔で発生するので、互いに９０度位相の異なる２つの信号を発生することが可能となる。発生されるパルス波は、特性が同一のパルス波発生サブ回路によって発生されるのでＤＣレベルが安定した、かつ対称性の良い位相が９０度異なるパルス波（Ｉ，Ｑ信号）を発生することが可能となる。
【００２２】
［適用例５］
上記に記載のパルス発生回路において、前記パルス発生回路は、４個の前記パルス波発生サブ回路を含み、各々の前記パルス波発生サブ回路は、前記所定の時間間隔を前記パルス幅Ｐｗ／２に設定した前記起動回路が発生する４個の前記起動信号の各々に基づき前記パルス波を発生する、ことを特徴とするパルス発生回路。
【００２３】
この構成によれば、各々のパルス波発生サブ回路は、パルス幅Ｐｗのパルス波をＰｗ／２の時間間隔で発生するので、互いに９０度位相の異なる４つの信号、即ち位相が９０度異なった２組の差動の信号（Ｉ，Ｑ差動信号）を発生することが可能となる。発生されるパルス波は、特性が同一のパルス波発生サブ回路によって発生されるのでＤＣレベルが安定した、かつ対称性の良い差動のパルス波（Ｉ，Ｑ信号）を発生することが可能となる。
【００２４】
［適用例６］
上記適用例４または適用例５に記載のパルス発生回路において、前記パルス発生回路は、各々の前記パルス波発生サブ回路が発生する前記パルス波を相互に加算及び減算する加算減算回路をさらに含む、ことを特徴とするパルス発生回路。
【００２５】
この構成によれば、各々のパルス波発生サブ回路が発生する信号同士を加算及び減算して新たな信号を生成することにより、上記適用例４または適用例５のパルス発生回路が発生するＩ，Ｑパルス信号の直交度をさらに高めることが可能となる。
【００２６】
［適用例７］
上記適用例１から３に記載のパルス発生回路において、前記起動回路は、前記起動開始信号に基づき立ち上がりと立ち下がりが同時に変化する２相の信号を発生させる２相信号発生回路と、前記２相信号発生回路の出力信号の一方に接続された前記インバータ遅延回路と、を含む、ことを特徴とするパルス発生回路。
【００２７】
この構成によれば、起動回路は、パルス波発生サブ回路を構成するインバータ遅延回路の遅延量に一致する時間間隔で２相の起動信号を発生できるので、パルス波発生サブ回路を起動する起動タイミングの時間間隔を、パルス波発生サブ回路が発生するパルス波のパルス幅Ｐｗに正確に一致させることができる。
【００２８】
［適用例８］
上記適用例１、２、４、６に記載のパルス発生回路において、前記起動回路は、遅延量が前記パルス幅Ｐｗに設定された第１遅延回路と、遅延量が前記パルス幅Ｐｗ×１．５に設定された第２遅延回路と、を含む、ことを特徴とするパルス発生回路。
【００２９】
この構成によれば、９０度位相差の２つのパルス波を発生する場合、パルス波発生サブ回路の起動時間差を、パルス波発生サブ回路が発生するパルス波のパルス幅Ｐｗの半分に設定しなければならないが、回路が素子限界程度に高速で作動している場合、パルス幅Ｐｗの半分の時間差を作り出すことが難しい。遅延量がパルス幅Ｐｗ×１．５の第２遅延回路と遅延量がパルス幅Ｐｗの第１遅延回路の遅延時間差を利用することにより、パルス幅Ｐｗの半分の遅延時間差を作り出すことが可能となる。
【００３０】
［適用例９］
上記に記載のパルス発生回路において、前記パルス発生回路は、送信するデータに基づき前記起動回路が発生する前記ｍ個の起動信号の出力先を前記ｍ個のパルス波発生サブ回路のいずれかに切り替える起動信号選択回路を含む、ことを特徴とするパルス発生回路。
【００３１】
この構成によれば、送信するデータの値に基づき変調ができるので、ＵＷＢ通信に適したパルス発生回路として使用することが可能となる。
【００３２】
［適用例１０］
上記に記載のパルス発生回路において、前記パルス発生回路は、送信するデータに基づき前記ｍ個のパルス波発生サブ回路が発生する前記パルス波の出力先を切り替える出力選択回路を含む、ことを特徴とするパルス発生回路。
【００３３】
この構成によれば、送信するデータの値に基づき変調ができるので、ＵＷＢ通信に適したパルス発生回路として使用することが可能となる。
【００３４】
［適用例１１］
上記適用例３または７に記載のパルス発生回路において、前記パルス発生回路は、前記ｍ個のパルス波発生サブ回路の所定の１組において前記パルス波発生サブ回路を構成する前記インバータ遅延回路の出力の位相が互いに反転する出力ノード間に接続するクロスカップルインバータを含む、ことを特徴とするパルス発生回路。
【００３５】
この構成によれば、１組のパルス波発生サブ回路間の各々のインバータ遅延回路の遅延量の細かい誤差によって生じるわずかな位相のずれをクロスカップルインバータによって矯正することができるので、より正確なパルス発生が可能となる。
【００３６】
［適用例１２］
上記に記載のパルス発生回路において、前記起動回路に入力される前記起動開始信号のパルス幅は、前記パルス幅Ｐｗ以上かつ前記パルス幅Ｐｗ×４×ｎ未満である、ことを特徴とするパルス発生回路。
【００３７】
この構成によれば、起動開始信号のパルス幅をパルス発生回路が発生するｎ周期分のパルス波のよりも短くすることにより不要なパルス波を隠すことができるので、ノイズの発生を抑えることができる。
【００３８】
［適用例１３］
上記に記載のパルス発生回路において、前記起動回路に入力される前記起動開始信号の周期は、前記パルス幅Ｐｗの偶数倍の周期である、ことを特徴とするパルス発生回路。
【００３９】
この構成によれば、パルス波発生サブ回路が周期的に起動することによって連続したパルス波を発生することが可能となる。
【００４０】
［適用例１４］
上記に記載のパルス発生回路において、前記インバータ遅延回路は、外部制御信号によって前記インバータ遅延回路の遅延量を制御可能である、ことを特徴とするパルス発生回路。
【００４１】
この構成によれば、外部制御信号によってインバータ遅延回路の遅延量の制御が可能であるため、製造ばらつきや動作温度、電源電圧変動による発生パルスの変動や誤差を矯正することが可能となる。
【００４２】
［適用例１５］
上記に記載のパルス発生回路を含む、ことを特徴とするＵＷＢ通信装置。
【００４３】
この構成によれば、パルス発生回路によってＵＷＢに特有の極細のパルスを簡単にしかも差動の信号として発生できるので、これらを変調回路や復調回路のテンプレート発生回路として用いることにより、これらの回路に差動型の安定した回路方式の適用が可能となり安定で信頼性が高くまた高感度の装置を安価に構成することが可能となる。特に本発明によるパルス発生回路では素子の性能限界程度に高周波の差動パルスを発生することが可能でありその有用性は高い。
【００４４】
パルス発生回路は、ＣＭＯＳ集積回路などにより構成が可能であり、しかも素子の動作遷移時間程度の細いパルス発生が可能である。さらに、従来のパルス発生回路に比べてひずみの少ない差動のまたはＩＱのパルス信号を発生することが可能である。また、ＣＭＯＳ集積回路による論理回路で構成することができるので動作電力の増大なしに簡単にしかもＣＭＯＳ回路の最高速度で動作させることが構成でき、ＵＷＢ通信に利用可能な高周波広帯域のパルスを容易に発生することが可能である。
【発明を実施するための最良の形態】
【００４５】
以下、パルス発生回路の実施形態について図面に従って説明する。
【００４６】
（第１実施形態）
＜パルスの構成＞
最初に、発生しようとするパルス波について、図２０を参照しながら説明する。図２０は、発生しようとするパルス波を示す波形図である。
【００４７】
発生しようとしているパルス波は、図２０（ａ）及び（ｂ）に示すような互いに位相が１８０度異なったパルス波のペア、または、図２０（ｄ）及び（ｅ）のように位相が９０度異なったパルス波のペア、さらに、図２０（ｇ）〜（ｊ）のように互いに位相が１８０度異なったパルス波のペアが互いに位相が９０度異なって出力される２組のペアである。図２０（ａ）及び（ｂ）は、差動出力のパルス波信号であり、図２０（ａ）のパルス信号と図２０（ｂ）のパルス信号との電位差は、図２０（ｃ）に示すようなパルス信号となる。図２０（ｄ）及び（ｅ）は、シングルエンド出力のＩ，Ｑ信号であり、図２０（ｇ）〜（ｊ）は、差動出力のＩ，Ｑ信号である。
【００４８】
本実施形態では、一例として最小線幅０．１８μのＣＭＯＳ（相補型金属酸化膜半導体）プロセスを用いて容易に実現可能な以下の波形を発生する場合について説明するが、この場合のみに限定されるものではない。発生する波形は、図２０（ａ）に示すように、パルス間隔をＴP（任意）、搬送周波数ｆ0＝４ＧＨｚとすると、Ｐｗ＝１／（２ｆ0）で求まる搬送波周期の半分は、Ｐｗ＝１２５ｐｓｅｃとなり、パルス幅ＰDは、ＰD＝２×ｎ×Ｐｗ（ｎは任意の周期）となる。また、信号形態は、差動出力、シングルエンド出力のＩ，Ｑ信号のペア及び差動出力のＩ，Ｑ信号のペアとなる。
【００４９】
＜パルス発生回路の構成＞
まず、第１実施形態に係るパルス発生回路の構成について、図１及び図２を参照して説明する。図１は、第１実施形態に係るパルス発生回路の構成を示す構成図である。図２は、第１実施形態に係るパルス発生回路の動作を示すタイミング図である。
【００５０】
図１に示すように、パルス発生回路１は、起動回路１０１と、同一特性のパルス波発生サブ回路１０２，１０３と、を含んで構成されている。起動回路１０１は、端子１０６に入力された起動開始信号ａ０１を受けて所定の時間間隔のｍ＝２個の起動信号ｂ０１，ｃ０１を発生し、端子１０７，１０８に出力する。パルス波発生サブ回路１０２，１０３は、それぞれ起動信号ｂ０１，ｃ０１の立ち上がりに呼応してパルス波ｄ０１，ｅ０１を発生し、端子１０４，１０５から出力する。
【００５１】
ここで、起動信号ｂ０１，ｃ０１の発生する時間差ｔｄを図２に示すように発生するパルス波のパルス幅Ｐｗに設定すると、パルス波発生サブ回路１０２，１０３は、パルス幅Ｐｗの時間差でパルス波ｄ０１，ｅ０１を発生する。このパルス波ｄ０１，ｅ０１の電位差は、図２の信号ｄ０１−ｅ０１に示すような波形となる。起動信号ｂ０１，ｃ０１の発生順序を入れ替えると、発生されるパルス波の極性を反転させることができる。すなわち図２の時刻ｔ１において、起動信号ｂ０１が発生し、これに伴いパルス波ｄ０１が発生する。続く時刻ｔ２において、起動信号ｃ０１が発生し、これに伴いパルス波ｅ０１が発生する。次に時刻ｔ４において、起動信号ｃ０１が発生し、これに伴いパルス波ｅ０１が発生する。続く時刻ｔ５において、起動信号ｂ０１が発生し、これに伴いパルス波ｄ０１が発生する。パルス波ｄ０１，ｅ０１の電位差は、図２の信号ｄ０１−ｅ０１に示すようにその極性を反転させることができる。
【００５２】
パルス波発生サブ回路１０２，１０３は、起動信号ｂ０１，ｃ０１の立ち下がりに呼応してパルス波を発生させるようにすることもできるし、立ち下がりと立ち上がりの両方に呼応して発生させることもできる。
【００５３】
パルス波発生サブ回路１０２，１０３のどちらもパルス波ｄ０１，ｅ０１を発生していない期間、すなわち図２に示すＴｂの期間は、パルス波発生サブ回路１０２，１０３の出力する電圧が同一電圧であれば、どんな電圧値であってもその差である信号ｄ０１−ｅ０１は、期間Ｔｂにおいて電圧値０となる。
【００５４】
パルス波発生サブ回路１０２，１０３が発生するパルス波ｄ０１，ｅ０１は、図２０（ａ）、（ｂ）とは異なり期間Ｔｂ（＝Ｔｐ−ＰD）において電圧値は必ずしも０でないが、図２の信号ｄ０１−ｅ０１に示すように、パルス波ｄ０１，ｅ０１の信号を差動信号として使用すれば、図２０（ｃ）に示す信号と同一となり目的のパルス波ペアが得られる。従来の技術で発生される図１６（ｃ）のように期間Ｔｂ（＝Ｔｐ−ＰD）の電位が偏っている信号は使いにくかったが、本第１実施形態のように差動信号ペアとして使用するとこれらの偏りは相殺され使い勝手の良い信号として利用することが可能となる。また期間Ｔｂでは、その電圧値が自由に設定できるので信号発生に最も都合の良い電圧値を取ることが可能となる。通常は、最もインピーダンスの低い電源電位とすることによって安定したパルス信号を発生することができる。
【００５５】
またパルス発生回路１は、同一の特性を持つ２つのパルス波発生サブ回路１０２，１０３が差動信号ペアのそれぞれの信号を発生するので、特性の揃った対称性の良いひずみの少ない信号発生が可能となる。
【００５６】
図２０と図２の信号を比べると、図２０では丸みを帯びているのに対し、図２では角張った形をしているが、これは図を簡略化して描画した結果であって、パルス波発生サブ回路１０２，１０３は、丸みを帯びたパルス波を発生する回路を用いることにより図２０に示すような波形を得ることができる。目的とするパルス波は、回路を構成する素子の性能限界に近い高速動作をするので、多くの場合デジタル的な回路であっても丸みを帯びた波形が自動的に出力される。
【００５７】
次に、パルス波発生サブ回路の構成と動作について図３及び図４を参照して説明する。図３は、パルス波発生サブ回路の構成を示す回路図であり、図４は、パルス波発生サブ回路の動作を説明するタイミング図である。
【００５８】
パルス波発生サブ回路１０２，１０３は、複数のインバータ遅延回路３０１〜３０９と、パルス波発生論理回路であるＭＯＳトランジスタ３１０〜３２５及び３２７，３２８によって構成される。
【００５９】
端子３３１に入力された起動信号Ｄ0は、図４に示すように一段毎に時間ｔｄずつ遅れてかつ位相が反転されながらインバータ遅延回路３０１〜３０９を伝播し、各段から出力される。すなわち端子３３１に印加される信号を正論理とすると、ｉ段目には、ｉが奇数の時ＸＤi（否定論理）、ｉが偶数の時Ｄi（正論理）が出力される。
【００６０】
ＮチャネルＭＯＳトランジスタ３１３，３１２は、それぞれインバータ遅延回路３０１の出力ＸＤ1とインバータ遅延回路３０２の出力Ｄ2が高電位の時に導通し、パルス出力端子３３０を第１の電位レベルＶ１に接続する。次に、ＰチャネルＭＯＳトランジスタ３１０，３１１は、それぞれインバータ遅延回路３０２の出力Ｄ2とインバータ遅延回路３０３の出力ＸＤ3が低電位時に導通し、パルス出力端子３３０を第２の電位レベルＶ２に接続する。
【００６１】
同様に、ＮチャネルＭＯＳトランジスタ３１６，３１７，３２０，３２１，３２４，３２５は、それぞれインバータ遅延回路のｉ−１段目（ｉは２以上の偶数）の出力ＸＤi-1とｉ段目の出力Ｄiが高電位の時に導通し、パルス出力端子３３０を第１の電位レベルＶ１に接続する。次に、ＰチャネルＭＯＳトランジスタ３１４，３１５，３１８，３１９，３２２，３２３は、それぞれインバータ遅延回路のｉ段目の出力Ｄiとｉ＋１段目の出力ＸＤi+1が低電位の時に導通し、パルス出力端子３３０を第２の電位レベルＶ２に接続する。
【００６２】
以上のような動作によって図４に示すパルス波形ＰｕｌｓｅＯｕｔが得られ、図２のパルス波ｄ０１またはパルス波ｅ０１に示すようなパルス波形を生成するパルス波発生サブ回路１０２，１０３として動作させることができる。
【００６３】
図４のＰｕｌｓｅＯｕｔ２の波形は、起動信号Ｄ0の立ち上がりで起動する場合であって後述する。ここで、第１の電位レベルＶ１及び第２の電位レベルＶ２は、それぞれ回路を構成する集積回路の負側の電源電位ＶＳＳ及び正側の電源電位ＶＤＤを使用することが可能であるが、他の任意の電位に設定しても良い。
【００６４】
ＮチャネルＭＯＳトランジスタ３２７，３２８は、ＸＤ1及びＸＤ9が同時に高電位の時に導通し、パルス出力端子３３０を第１の電位レベルＶ１に接続する。この動作により、期間Ｔｂの時のパルス波発生サブ回路の出力する電位を設定することができる。この電位は、Ｖ１以外のどの電位でも良いが、Ｖ１として負側の電源電位ＶＳＳを取る場合を例示した。一般にＶＳＳは、接地電位であり、最も安定した電位である。図３に示すパルス波発生サブ回路は、期間Ｔｂの時に信号電位をＶＳＳに固定することが可能である。
【００６５】
図１８は、インバータ遅延回路３０１〜３０９の内部を示す回路図である。ＰチャネルＭＯＳトランジスタ１９０２及びＮチャネルＭＯＳトランジスタ１９０３は、インバータ回路を構成し、端子１９０８に入力された信号は、遅延時間ｔｄを伴って端子１９１０から反転され出力されて次段の遅延回路入力となる。さらに、ＰチャネルＭＯＳトランジスタ１９０２及びＮチャネルＭＯＳトランジスタ１９０３による遅延回路の遅延量を大きくしないように小さなバッファ回路１９０５を通じて取り出し、バッファ回路１９０６によって出力１９１１が取り出される。このようにして、図３のＭＯＳトランジスタ３１０〜３２５及び３２７，３２８を駆動する。なお、図３ではバッファ回路１９０５，１９０６は省略している。
【００６６】
ＮチャネルＭＯＳトランジスタ１９０４は、上記インバータ遅延回路を構成するＮチャネルＭＯＳトランジスタ１９０３のソース端子と負側電源との間に接続され、またＰチャネルＭＯＳトランジスタ１９０１は、インバータ遅延回路を構成するＰチャネルＭＯＳトランジスタ１９０２のソース端子と正側電源ＶＤＤ１９１７との間に接続されている。
【００６７】
これらのＰチャネルＭＯＳトランジスタ１９０１及びＮチャネルＭＯＳトランジスタ１９０４のゲート−ソース間電圧Ｖｂｐ，Ｖｂｎを制御することにより、インバータ遅延回路に流入する電源電流を制御することができる。通常ゲート−ソース間電圧Ｖｂｐ，Ｖｂｎは、遅延回路出力の立ち上がり及び立ち下がりの対称性を保つために、その絶対値が等しくなるように制御される。この制御によってインバータ遅延回路の動作速度の制御が可能となり、遅延時間ｔｄをコントロールすることができる。目的の周波数スペクトルをもつパルスを発生するためには、Ｐw＝ｔｄとなるようにゲート端子１９０７，１９０９の電圧を制御すれば良い。
【００６８】
図１では、この電流制限トランジスタを制御して発生されるパルス波の搬送波周波数ｆ0に合わせる具体的な方法も示している。位相固定ループ１１４は、位相比較回路１０９と、ローパスフィルタ１１２と、電圧制御発振回路１１１とから構成されている。位相比較回路１０９は、電圧制御発振回路１１１の出力信号ｇ０１の発振周波数と端子１１３に印加される参照信号ｈ０１の参照周波数との位相を比較し、比較結果信号ｉ０１を出力する。ローパスフィルタ１１２は、比較結果信号ｉ０１の高域成分を除去した後、電圧制御発振回路１１１の制御電圧端子１１５に負帰還する。位相固定ループ１１４は、参照周波数と電圧制御発振回路１１１の発振周波数が一致するように動作する。位相固定ループ１１４は、電圧制御発振回路１１１と位相比較回路１０９の間に適当な分周回路を配したり、参照周波数を調整することにより電圧制御発振回路１１１の発振周波数を自由に設定することができる。電圧制御発振回路１１１は、パルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９と同一の特性を持つインバータ遅延回路を用いて構成され、例えばパルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路を奇数段リング状に接続して構成されるリング発振回路を用いて構成できる。位相固定ループ１１４が位相固定した状態では、インバータ遅延回路の遅延量は、電圧制御発振回路１１１の発振周期（段数の２倍）分の１に正確に一致する。
【００６９】
図１に示すように、電圧制御発振回路１１１の制御電圧端子１１５とパルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９の遅延量制御端子（図１８のゲート端子１９０７，１９０９）に印加する電圧を同一とすることにより、これらを構成するインバータ遅延回路の遅延量を一致させることができる。位相固定ループ１１４を構成する電圧制御発振回路１１１に含まれる遅延回路の遅延量は、参照周波数によって自由に設定できるので、この遅延量を必要な遅延量となるように参照周波数を設定すればよい。位相固定ループ１１４は、電源電圧の変動や温度変化、製造プロセスのばらつきがあっても常にこの参照周波数によって決まる所定の値に一致するように動作するので、電源電圧、温度変化、製造ばらつきなどの条件変化によらず一定の搬送波周波数ｆ0を有するパルス波の発生が可能となる。
【００７０】
次に、起動回路の構成と動作について図５及び図６を参照して説明する。図５は、起動回路の構成を示す回路図であり、図６は、起動回路の動作を説明するタイミング図である。
【００７１】
起動回路１０１は、図１及び図２に示すように、端子１０６に入力される起動開始信号ａ０１に呼応して正確にその時間差がＰｗ（すなわち搬送波周波数ｆ0の周期の半分）である２つの起動信号ｂ０１，ｃ０１を発生し、パルス波発生サブ回路１０２，１０３に入力しなければならない。Ｐｗは、パルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９の遅延時間ｔｄと一致するから、起動回路１０１を図５（ｂ）に示すように、パルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９と同一性能のインバータ遅延回路５２０をひとつ用いて容易に発生できると思われるかもしれない。すなわち端子５２１に入力された起動開始信号ａ２５を受けて、起動開始信号ａ２５をそのまま起動信号ｂ２５として端子５２２から出力するとともに、インバータ遅延回路５２０を介して起動開始信号ａ２５を時間ｔｄだけ遅延させ起動信号ｃ２５として端子５２３から出力することにより時間ｔｄの信号を作り出すことができる。しかし、このようにして作り出した起動信号ｂ２５，ｃ２５は、論理がインバータ遅延回路５２０の働きによって反転している。パルス波発生サブ回路１０２，１０３は、同一の特性の回路であるから同一の位相の起動信号によって起動することが必要であり、図５（ｂ）に示したような回路では良好な性能のパルス発生回路を構成することができない。
【００７２】
図５（ｂ）に示した起動回路の問題を克服するために、図５（ａ）に示す構成の起動回路１０１を提案する。図５（ａ）の起動回路１０１は、信号の立ち上がりと立ち下がりが同時に起こる２つの信号ｅ０５，ｆ０５を作り出し、一方の信号ｆ０５をパルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９と同一性能のインバータ遅延回路５０４をひとつ用いて時間ｔｄだけ遅延させ、かつバッファ回路５０５の動作により反転させる。このような構成によって同一位相（極性）でその時間差が正確に時間ｔｄの起動信号ペアｈ０５，ｉ０５を生成する。
【００７３】
上記動作を実現するために、図５（ａ）の起動回路１０１は、以下の構成をとっている。インバータ５０１は、端子５１１に入力された起動信号ａ０５の位相を反転した信号ｂ０５を作り出す。図６に示すように、信号ｂ０５は、起動信号ａ０５に対してインバータ５０１による遅延時間ｔｄ５０１を伴う。このインバータ５０１の遅延による２つの信号のわずかな時間差ｔｄ５０１は、矯正回路５０２によって修正することが可能である。すなわち信号ａ０５，ｂ０５は、それぞれインバータ回路５１２，５１３によって緩衝増幅する。インバータ回路５１２，５１３は、クロスカップルインバータ５１４，５１５によってそれらの出力同士が接続されており、信号の遷移時にクロスカップルインバータ５１４，５１５の正帰還動作によってその信号の変化は互いに強調するように動作し、わずかな時間のずれは矯正される。このような矯正回路５０２を何段か縦続接続することによって、信号の立ち上がりと立ち下がりが完全に同時に変化する信号ｅ０５，ｆ０５を生成することができる。なお、図５（ａ）では、２段の矯正回路５０２，５０３を縦続接続した場合を例示している。
【００７４】
このようにして生成された立ち上がりと立ち下がりが完全に同時に変化する信号ｅ０５，ｆ０５の一方の信号ｆ０５は、さらにインバータ遅延回路５０４に入力され、時間ｔｄだけ遅延するとともに極性を反転する。バッファ回路５０５，５０６は、同一特性の緩衝増幅を行う回路で、インバータ遅延回路５０４の遅延量がパルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９と同一の遅延量となるようにし、さらに出力負荷も同一になるように調整するために接続される。図３に示すように、パルス波発生サブ回路１０２，１０３のインバータ遅延回路３０１〜３０９は、次段へ信号を入力するために負荷として次段のインバータ遅延回路及びＭＯＳトランジスタ３１０〜３２５を駆動するためのバッファ回路１９０５が接続されている（図３ではバッファ回路は省略されている）。なお、２相信号発生回路５１９は、インバータ５０１、矯正回路５０２，５０３、インバータ遅延回路５０４及びバッファ回路５０５，５０６で構成される。
【００７５】
図１８に詳述されるように、インバータ遅延回路３０１〜３０９は、インバータ遅延回路の次段にはバッファを介さず直接端子１９１０から接続され、またＭＯＳトランジスタ３１０〜３２５へは駆動能力が小さなバッファ回路１９０５とさらに駆動能力が大きなバッファ回路１９０６を介して所望の駆動能力に増幅して接続する。インバータ遅延回路５０４に接続される負荷が次段のインバータ遅延回路と信号取り出しのための小さなバッファ回路１９０５の入力と同一でないと、インバータ遅延回路５０４の遅延量は、パルス波発生サブ回路を構成しているインバータ遅延回路の遅延量と同一にならない。そのため、それらの負荷の合計と同一になるようにバッファ回路５０５の入力インピーダンスを調整する。インバータ遅延回路５０４の出力には、図１８に示すバッファ回路１９０５と同一のバッファ回路５０５とさらに次段のインバータ遅延回路の入力インピーダンスに相当するダミー負荷を接続しても良い。バッファ回路５０６は、バッファ回路５０５の遅延時間を保証するために接続する。
【００７６】
このようにして立ち上がりと立ち下がりが同時に変化する信号ｅ０５，ｆ０５は、図６に示すようにそれぞれバッファ回路５０６の遅延時間ｔｄ５０６遅延して発生する信号ｈ０５と、インバータ遅延回路５０４とバッファ回路５０５の合計の遅延量ｔｄ５０５＋ｔｄ遅延して発生する信号ｉ０５が得られる。信号ｈ０５は、信号ｅ０５を反転したのに対し、信号ｉ０５は、信号ｆ０５を２回反転したので信号ｆ０５と同一の極性である。信号ｅ０５と信号ｆ０５は、同時に変化する逆極性の信号であったので、結局信号ｈ０５と信号ｉ０５は、同一極性でその時間差はｔｄ５０５＋ｔｄ−ｔｄ５０６となる。バッファ回路５０６，５０５をその負荷を含め同一特性、同一環境で使用すれば、ｔｄ５０５とｔｄ５０６は同一の値となり、時間差ｔｄの同一特性の信号ｈ０５，ｉ０５が得られる。
【００７７】
ＡＮＤ−ＯＲセレクト回路５０７，５０８は、信号ｈ０５，ｉ０５の出力先を切り替える。端子５１６，５１７は、起動信号ペアの出力端子であり、図１の端子１０７，１０８に相当する。端子５１０に印加される信号ｋ０５が真（Ｈ：ハイレベル）の時、信号ｈ０５は、端子５１７に接続され、偽（Ｌ：ローレベル）の時はその逆となる。この端子５１０に入力される信号ｋ０５によって、図２に示したように起動信号ペアｂ０１，ｃ０１の発生する信号の順序を切り替えることができ、図２の信号ｄ０１−ｅ０１のように発生信号の極性を変更することができる。この端子５１０を利用すれば発生するパルス波に２相の位相変調をかけることができ、ＵＷＢ送信機の変調器として利用できる。なお、起動信号選択回路５１８は、バッファ回路５０９及びＡＮＤ−ＯＲセレクト回路５０７，５０８で構成される。
【００７８】
変調を行うための回路は、２つのパルス波発生サブ回路１０２，１０３の出力側に置くこともできる。すなわち図５（ｃ）に示すような出力選択回路であるスイッチ回路５２９を図１の端子１０４，１０５に後置して端子５２５，５２６と接続し、端子５２７，５２８から信号を取り出す。両端子ペアの間には、端子５３０に印加される電気信号ｍ０５によって切替可能なスイッチ５３１〜５３４からなるスイッチ回路５２９によって出力先を切り替え、信号の極性を切り替えることができる。スイッチ５３１〜５３４は、相補型のＭＯＳアナログスイッチなどが使用できる。上記の入力側で切り替える場合と比較して、出力側にスイッチのインピーダンスが直列に入るため出力側回路の設計に注意を要するが、前者のように２つのパルス波発生サブ回路１０２，１０３とそれらを起動する起動回路１０１は、直接接続され切り替えられることが無いので、起動回路１０１の動作をより安定にすることができ、正確なパルス発生を容易にする。必要に応じてより適切な方法を選択できる。
【００７９】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００８０】
（１）この構成によれば、複数の同一特性のパルス波発生サブ回路を使用しそれぞれのパルス波発生サブ回路の起動時間を調整することによりＤＣレベルが安定した、かつ対称性の良い差動のパルス波を発生することが可能となる。ｍ個の起動信号の所定の時間間隔をパルス波のパルス幅Ｐｗに等しく設定すれば、１８０度位相の異なる差動信号を得ることが出来、またＰｗの半分とすれば９０度位相の異なるＩ，Ｑ信号を得ることができる。
【００８１】
（２）パルス波発生サブ回路（１０２，１０３）は、通常の半導体プロセスによるインバータ遅延回路３０１〜３０９とパルス波発生論理回路（ＭＯＳトランジスタ３１０〜３２５及び３２７，３２８）によって構成することができるので、高集積化が容易である。
【００８２】
（３）パルス波発生サブ回路（１０２，１０３）は、パルス幅Ｐｗの時間間隔でパルス波を発生するので、互いに１８０度位相の異なる２つの信号を発生することが可能となる。発生されるパルス波は、特性が同一のパルス波発生サブ回路によって発生されるのでＤＣレベルが安定した、かつ対称性の良い差動のパルス波を発生することが可能となる。
【００８３】
（４）起動回路１０１は、２相信号発生回路５１９によりパルス波発生サブ回路（１０２，１０３）を構成するインバータ遅延回路３０１〜３０９の遅延量に一致する時間間隔で２相の起動信号を発生できるので、パルス波発生サブ回路（１０２，１０３）を起動する起動信号の時間間隔を、パルス波発生サブ回路（１０２，１０３）が発生するパルス波のパルス幅Ｐｗに正確に一致させることができる。
【００８４】
（５）起動回路１０１は、起動信号選択回路５１８により送信するデータの位相に基づき変調ができるので、ＵＷＢ通信に適したパルス発生回路として使用することが可能となる。
【００８５】
（６）パルス発生回路１は、スイッチ回路５２９を備えることにより送信するデータの位相に基づき変調ができるので、ＵＷＢ通信に適したパルス発生回路として使用することが可能となる。
【００８６】
（７）インバータ遅延回路３０１〜３０９は、外部制御信号によってインバータ遅延回路の遅延量の制御が可能であるため、製造ばらつきや動作温度、電源電圧変動による発生パルスの変動や誤差を矯正することが可能となる。
【００８７】
（第２実施形態）
次に、パルス発生回路の第２実施形態について説明する。第１実施形態においては、２つのパルス波発生サブ回路は、正確に時間ｔｄの遅れを伴って、各段から信号を出力する必要がある。正確に時間ｔｄの遅れを伴わないと、出力されるパルス信号は、誤差を生じてしまう。これらのパルス波発生サブ回路を構成するインバータ遅延回路は、製造ばらつきに伴い遅延量の細かい誤差やジッタなどの雑音による遅延量の誤差を生じてしまうが、本第２実施形態の方法によって軽減される。
【００８８】
第２実施形態に係るパルス発生回路の構成について、図７を参照して説明する。図７は、第２実施形態に係るパルス発生回路の構成を示す回路図である。図７において、インバータ遅延回路７０１Ａ−，７０１Ａ，７０１Ａ＋は、図１におけるパルス波発生サブ回路１０２の一部、すなわちパルス波発生サブ回路１０２に含まれる図３に示す一連のインバータ遅延回路３０１〜３０９のうちの連続する３段を抜き出して示し、他の段を省略している。同様にインバータ遅延回路７０１Ｂ−，７０１Ｂ，７０１Ｂ＋は、図１におけるパルス波発生サブ回路１０３の一部、すなわちパルス波発生サブ回路１０３に含まれる図３に示す一連のインバータ遅延回路３０１〜３０９のうちの連続する３段を抜き出して示し、他の段を省略している。ｊを２≦ｊ≦８の整数とすると、それぞれ図３において左からｊ−１段目、ｊ段目、ｊ＋１段目のインバータ遅延回路に相当する。駆動能力の小さなバッファ回路７０２Ａ−，７０２Ａ，７０２Ａ＋，７０２Ｂ−，７０２Ｂ，７０２Ｂ＋は、それぞれのインバータ遅延回路の遅延量に与える影響をなるべく小さくし信号を取り出すための回路であり、駆動能力の大きなバッファ回路７０３Ａ−，７０３Ａ，７０３Ａ＋，７０３Ｂ−，７０３Ｂ，７０３Ｂ＋は、スイッチをドライブするための回路（ドライバ）である。
【００８９】
インバータ遅延回路７０１Ａ−，７０１Ａ，７０１Ａ＋（以下Ａ列と呼ぶ）及び７０１Ｂ−，７０１Ｂ，７０１Ｂ＋（以下Ｂ列と呼ぶ）は、これらのインバータ遅延回路の遅延時間ｔｄで起動されるので、Ａ列が先に起動された時は、Ａ列のｊ段目とＢ列のｊ−１段目が同時に信号が変化し、しかもその変化の仕方は互いに反転する。逆にＢ列が先に起動された時は、Ｂ列のｊ段目とＡ列のｊ−１段目が同時に信号が変化し、しかもその変化の仕方は互いに逆方向（反転）である。
【００９０】
互いに逆方向に反転する信号は、図５で述べたように細かいタイミングのずれがあっても、クロスカップルインバータによって矯正することが可能である。
【００９１】
イネーブル信号端子付きのクロスカップルインバータ７０４Ａ−，７０４Ａ，７０４Ａ＋及び７０４Ｂ−，７０４Ｂ，７０４Ｂ＋をそれぞれ図７のように接続して、Ａ列が先に起動された時は、イネーブル信号端子７０８Ｂにイネーブル信号を与え、イネーブル信号端子付きのクロスカップルインバータ７０４Ｂ−，７０４Ｂ，７０４Ｂ＋を活性化（イネーブル）する。またイネーブル信号端子７０８Ａには、イネーブル信号端子付きのクロスカップルインバータ７０４Ａ−，７０４Ａ，７０４Ａ＋が不活性（ディスエーブル）となるようにディスエーブル信号を入力する。逆に、Ｂ列が先に起動された時は、イネーブル信号端子７０８Ａにイネーブル信号を与え、イネーブル信号端子付きのクロスカップルインバータ７０４Ａ−，７０４Ａ，７０４Ａ＋を活性化（イネーブル）する。またイネーブル信号端子７０８Ｂには、イネーブル信号端子付きのクロスカップルインバータ７０４Ｂ−，７０４Ｂ，７０４Ｂ＋が不活性（ディスエーブル）となるようにディスエーブル信号を入力する。
【００９２】
以上のような接続によって、クロスカップルインバータは、常に信号が同時に変化するノードに接続されるようになり、小さな位相のずれは矯正され、後段に接続されているＭＯＳトランジスタ３１０〜３２５のスイッチングタイミングが一致し、発生するパルス波形の誤差を極小に抑えることができる。
【００９３】
なお、図７ではイネーブル信号端子付きのクロスカップルインバータ７０４Ａ−，７０４Ａ，７０４Ａ＋，７０４Ｂ−，７０４Ｂ，７０４Ｂ＋は、それぞれ駆動能力の小さなバッファ回路７０２Ａ−，７０２Ａ，７０２Ａ＋，７０２Ｂ−，７０２Ｂ，７０２Ｂ＋の出力間に接続されているが、インバータ遅延回路７０１Ａ−，７０１Ａ，７０１Ａ＋，７０１Ｂ−，７０１Ｂ，７０１Ｂ＋の出力に接続しても良い。この場合は、インバータ遅延回路の遅延量が増え、素子限界に近いパルス幅のパルス発生時には使用が難しいが、インバータ遅延回路の遅延量の誤差も矯正できる。インバータ遅延回路の各段で矯正されるので、誤差がインバータ遅延回路列の後段に伝播するのも阻止でき、より正確なパルス発生が可能となる。
【００９４】
また、本第２実施形態の変調回路の方式として、第１実施形態の図５（ｃ）のスイッチ回路５２９を接続する方法を用いる場合は、イネーブル信号端子付きのクロスカップルインバータでなく、イネーブル信号端子のないクロスカップルインバータを使用でき、またＡ列またはＢ列のどちらかのクロスカップルインバータは省略することができる。
【００９５】
本第２実施形態の特徴は、パルス波発生サブ回路の所定の１組において、パルス波発生サブ回路を構成するインバータ遅延回路の出力の位相が互いに反転する出力ノード間にクロスカップルインバータを接続することにある。
【００９６】
（第３実施形態）
次に、パルス発生回路の第３実施形態について説明する。
【００９７】
第３実施形態に係るパルス発生回路の構成について、図８を参照して説明する。図８は、第３実施形態に係るパルス発生回路の起動開始信号のパルス幅を制限する回路の構成を示す回路図とタイミング図である。
【００９８】
図８（ａ）は、起動開始信号のパルス幅を制限する回路であって、出力端子８０３からパルス幅の制限された起動開始信号が出力される。出力端子８０３は、図１の端子１０６、または図５（ａ）の端子５１１に接続される。遅延回路８０１は、パルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９と同一の特性のインバータ遅延回路を３段縦続接続した場合を例示している。端子８０４に入力された信号ａ０８と、信号ａ０８を遅延回路８０１によって反転しかつ遅延させた信号ｂ０８と、をＮＡＮＤ回路８０２によって否定論理積を取ることにより、パルス幅を３×ｔｄに制限された信号ｃ０８となり、出力端子８０３から出力される（ｔｄは、パルス波発生サブ回路を構成するインバータ遅延回路の遅延時間）。出力端子８０３から出力された信号ｃ０８を起動開始信号として使用すると、パルス波発生サブ回路１０２，１０３は、図８（ｂ）のように動作し、起動信号Ｄ0の立ち上がりは、最初に発生するパルス波形ＰｕｌｓｅＯｕｔの期間ｔ２〜ｔ３に重なるようになる。なお図８（ｂ）のＤ0は、図４のＤ0に相当し、図８（ｂ）のＸＤ1は、図４のＸＤ1に相当し、以下同様に図８（ｂ）のＸＤ9は、図４のＸＤ9に相当するノードの信号波形を表す。
【００９９】
以上のような動作によって起動開始信号のパルス幅を狭くすると、図１９（ｃ）に示した不要な場所で発生するノイズ２００１と目的のパルス２００２が重なるようになる。図８（ｂ）では、ｔ１〜ｔ８が目的パルスの発生期間、ｔ４〜ｔ１２が起動信号Ｄ0の立ち上がりに基づく偽パルスの発生期間となる。偽パルスは、その大部分が目的パルスに隠れるようになり、不要な場所でのノイズ発生は軽減される。
【０１００】
起動開始信号のパルス幅は、ｔｄ以下では回路は動作しない。起動開始信号のパルス幅は、ｔｄを超えてかつ目的パルスの継続時間未満であることが必要である。パルスの継続時間は、ｔｄのｐ倍である（ｐはパルス波発生サブ回路を構成するインバータ遅延回路の段数）。パルス幅は、短いほど偽パルスが目的パルスに隠れる度合いが大きくなる。
【０１０１】
上記のような簡単な方法、すなわち起動回路に入力される起動開始信号のパルス幅が前記パルス波発生サブ回路を構成する遅延回路の遅延量より大きくかつ前記遅延回路の段数倍未満に設定することによって不要な場所に発生するノイズの影響を軽減することができる。
【０１０２】
（第４実施形態）
次に、パルス発生回路の第４実施形態について説明する。
【０１０３】
第４実施形態に係るパルス発生回路の構成について、図９を参照して説明する。図９は、第４実施形態に係るパルス発生回路の起動回路に与える起動信号を発生する他の方法を示す回路図である。
【０１０４】
図８（ｂ）において、起動信号Ｄ0を単発のパルスでなく周期的な信号で起動すると、パルス発生回路は、短パルスを連続して発生するようになる。発生されるパルス周波数は、回路素子の限界程度に高い周波数まで高めることができる。
【０１０５】
ＵＷＢでは、間歇的なパルス発生で事足りると思われているが、連続パルスが利用できると同期捕捉などの動作を高速に行うことができ、必要に応じて連続／間歇のパルス発生ができれば都合が良い。
【０１０６】
簡単な考察によって起動開始信号の周期は、ｔｄの偶数倍でかつｎ倍以下であることが必要であることがわかる。それ以上の周期では、発生されるパルスが連続しない。また偶数倍でなく、奇数倍の場合は、図３においてＰチャネルＭＯＳトランジスタ３１０，３１１，３１４，３１５，３１８，３１９，３２２，３２３とＮチャネルＭＯＳトランジスタ３１２，３１３，３１６，３１７，３２０，３２１，３２４，３２５が同時にオンし、電位Ｖ１とＶ２をショートしてしまうタイミングが存在する。
【０１０７】
起動開始信号の周期は、正確にｔｄの偶数倍でなければならない。この正確な周期パルスを発生するために、図９（ａ）に示すようにリング発振回路を構成する。リング発振回路は、パルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９と同一特性のインバータ遅延回路９０１，９０２，９０３をリング状に接続して発振回路を構成する。図９（ａ）では、インバータ遅延回路を３段用いる場合を例示している。インバータ遅延回路が３段の場合の発振周期は、６×ｔｄとなる。正確にはインバータ遅延回路の遅延時間は、立ち上がりと立ち下がりで異なるが、パルス波発生サブ回路１０２，１０３を構成するためにはインバータ遅延回路の遅延時間は、立ち上がりと立ち下がりで等しいことが要求される。そのため上記の周期計算では、立ち上がりと立ち下がりで等しくｔｄであるとした。ＣＭＯＳ回路ではＰ、Ｎチャネルトランジスタのサイズより立ち上がり，立ち下りの対称性を調整することが出来る。
【０１０８】
図９（ａ）では、リング発振回路は、自走的に発振し、外部からのトリガによって同期を取ることができない。図９（ｂ）に外部からの起動によって同期を取るリング発振回路を示す。
【０１０９】
図９（ｂ）に示すリング発振回路は、インバータ遅延回路９０５，９０６とＮＡＮＤゲート９０７と、から構成されている。ＮＡＮＤゲート９０７は、起動端子９０９が偽（Ｌ）の時、常に真（Ｈ）を出力しているので回路動作は停止する。ＮＡＮＤゲート９０７は、起動端子９０９をＨにするとインバータとして動作し、起動端子の立ち上がりに同期して発振を開始する。
【０１１０】
図９（ｂ）に示すリング発振回路は、リング発振回路にＮＡＮＤゲートが含まれるために、発振周期を正確にｔｄの偶数倍にするのが難しい。図９（ｃ）に、この問題を解決する一方法を示す。
【０１１１】
図９（ｃ）に示すリング発振回路は、図９（ｂ）で示したインバータ遅延回路９０５，９０６の替わりに、ＮＡＮＤゲート９１０，９１１，９１２で構成する。ＮＡＮＤゲート９１０，９１１，９１２は、同一構成であり、ＮＡＮＤゲート９１２で代表して内部構造の説明をする。ＰチャネルＭＯＳトランジスタ９２２，９２３及びＮチャネルＭＯＳトランジスタ９２４，９２５は、ＮＡＮＤゲートを構成する。電流制限のために、ＰチャネルＭＯＳトランジスタ９２２及び９２３のソースと電源ＶＤＤ９１４との間にＰチャネルＭＯＳトランジスタ９２０を接続し、ＮチャネルＭＯＳトランジスタ９２４のソースと接地電位との間にＮチャネルＭＯＳトランジスタ９２１を接続する。ＰチャネルＭＯＳトランジスタ９２０とＮチャネルＭＯＳトランジスタ９２１のゲートには、それぞれ端子９１５と９１６を通じて外部から電圧を与え、ＮＡＮＤゲート９１０〜９１２の動作速度を制御する。バッファ回路９１７，９１８，９１９は、信号を外部に取り出すために接続されている。
【０１１２】
図９（ｃ）に示すリング発振回路においてＮＡＮＤゲート９１０と９１１は、一方の入力端子を常にＨになるように電源ＶＤＤ９１４に接続してインバータ遅延回路として動作させる。パルス波発生サブ回路を構成するインバータ遅延回路についても、ＮＡＮＤゲートを使用したインバータ遅延回路に置き換えるとｔｄを正確に一致させることができる。
【０１１３】
図９（ｃ）に示すリング発振回路において、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを入れ替えてＮＡＮＤゲートの替わりにＮＯＲゲートを用いても、同様な動作をさせることが可能である。
【０１１４】
図９（ｃ）に示すリング発振回路は、いずれも論理回路だけで構成できる利点があるが必要とするトランジスタの数がやや多い。図９（ｄ）に、この問題を解決する一方法を示す。
【０１１５】
図９（ｄ）に示すリング発振回路は、インバータ遅延回路９３０，９３１，９３２を使用して同期を取ることを可能にしている。インバータ遅延回路９３０，９３１，９３２は、パルス波発生サブ回路１０２，１０３を構成するインバータ遅延回路３０１〜３０９と同一特性である。重複を避けるために内部構造の説明をインバータ遅延回路９３１で代表して説明する。インバータ遅延回路９３１においてＰチャネルＭＯＳトランジスタ９３４とＮチャネルＭＯＳトランジスタ９３５は、インバータを構成する。電流制限のために、ＰチャネルＭＯＳトランジスタ９３４のソースと電源ＶＤＤ９４１との間にＰチャネルＭＯＳトランジスタ９３３を接続し、ＮチャネルＭＯＳトランジスタ９３５のソースと接地電位との間にＮチャネルＭＯＳトランジスタ９３６を接続する。ＰチャネルＭＯＳトランジスタ９３３とＮチャネルＭＯＳトランジスタ９３６のゲートには、それぞれ端子９４２と９４３を通じて外部から電圧を与え、インバータ遅延回路９３０，９３１，９３２の動作速度を制御する。バッファ回路９３７，９３８，９３９は、信号を外部に取り出すために接続されている。
【０１１６】
図９（ｄ）に示すリング発振回路は、どれかひとつのインバータ遅延回路の電流制限用のトランジスタ（少なくともＰ，ＮチャネルＭＯＳトランジスタのいずれかひとつ）に与える制御電圧をスイッチ９４４によって切り替える。図９（ｄ）では、インバータ遅延回路９３０の電流制限用のＮチャネルＭＯＳトランジスタ９４０のゲートに与えられる制御電圧をスイッチ９４４によって切り替える場合を例示している。ＮチャネルＭＯＳトランジスタ９４０のゲートに印加される電圧をスイッチ９４４によって端子９４３の電位から接地電位に切り替えられるとオフするので、インバータ遅延回路９３０の出力は、Ｈとなる。この時点でインバータ遅延回路９３１の出力はＬとなり、インバータ遅延回路９３２の出力はＨとなって静止する。スイッチ９４４を切り替え、ＮチャネルＭＯＳトランジスタ９４０のゲートに端子９４３の電位が印加されると、それに同期して回路はリング発振回路を構成し発振を開始する。
【０１１７】
ただし、図９（ｄ）に示すリング発振回路は、スイッチ９４４を切り替えるタイミングに注意を要する。インバータ遅延回路９３０，９３１，９３２は、ＮチャネルＭＯＳトランジスタ９４０がオフの時、それぞれＨ，Ｌ，Ｈを出力すると説明した。しかし、インバータ遅延回路９３２の出力がＨの時は、トランジスタ９４５もオフするため、インバータ遅延回路９３０は、フローティング状態になる。インバータ遅延回路９３０は、出力が確実にＨになったタイミングで切り替えなければインバータ遅延回路９３１，９３２及びバッファ回路９３７，９３８，９３９の入力電位が定まらず電流リークの原因となる。インバータ遅延回路９３０の出力が確実にＨとなったタイミングでトランジスタ９４０をオフさせると、トランジスタ９４５がオフするのはインバータ遅延回路９３１，９３２の遅延時間を経た後であり、その間にインバータ遅延回路９３０の出力ノードとバッファ回路９３７及びインバータ遅延回路９３１の入力ノードに介在するわずかな容量に電荷が蓄えられ、そのノードはＨに保持され後段の回路の入力電位が定まる。このようなタイミングの制御は、バッファ回路９３７の出力がＨになった時にスイッチ９４４を切り替えることで達成される。
【０１１８】
以上のような回路構成によって起動信号を生成し、パルス発生回路を起動すると、起動回路に入力される起動信号は、周期がパルス波発生サブ回路を構成する遅延回路の遅延量の偶数倍の周期信号とすることができ、極めて高速のパルス波を連続発信することができる。本第４実施形態では、必要に応じて連続／間歇のパルスを切り替えて発生させることができ、ＵＷＢ送受信機において同期捕捉などの際に連続パルスを利用すれば、捕捉動作を高速に行うことができるなど有用性が高い。
【０１１９】
（第５実施形態）
次に、パルス発生回路の第５実施形態について説明する。第１実施形態で説明した図３のパルス波発生サブ回路では、ｉを偶数とする時、（１）ＸＤi-1とＤiの論理積が真の時、直列接続されたＮチャネルＭＯＳトランジスタをオンさせて電位Ｖ１に接続し、（２）ＸＤiとＤi+1の論理積が真の時、直列接続されたＰチャネルＭＯＳトランジスタをオンさせて電位Ｖ２に接続することで起動信号Ｄ0の立ち下がりに呼応して一連のパルス波を発生していた。
【０１２０】
また、スイッチの切替の論理を少し変えて、（３）Ｄi-1とＸＤiの論理積が真の時、直列接続されたＰチャネルＭＯＳトランジスタをオンさせて電位Ｖ２に接続し、（４）ＤiとＸＤi+1の論理積が真の時、直列接続されたＮチャネルＭＯＳトランジスタをオンさせて電位Ｖ１に接続するように配線を変えると、起動信号Ｄ0の立ち上がりに呼応してパルスが発生されるようになる（図４のＰｕｌｓｅＯｕｔ２参照）。
【０１２１】
このようにすると、図１９（ｃ）に示した不要なところで発生するノイズ２００１を抑制することができるばかりでなく、インバータ遅延回路で電流が消費される変化点の両極でパルスが発生できるため、結果的に消費電力の節約になる。すなわち、図４において、第１実施形態のパルス波発生サブ回路では、インバータ遅延回路列が電力を消費するｔ'１〜ｔ'９とｔ１〜ｔ９において、ｔ１〜ｔ９の間でしかパルスを発生しない。上記方法によれば、ｔ'１〜ｔ'９とｔ１〜ｔ９の両方でパルスを発生するので、パルスあたりの消費電力を節約できる。
【０１２２】
第５実施形態に係るパルス発生回路の構成について、図１０を参照して説明する。図１０は、第５実施形態に係るパルス発生回路のパルス波発生サブ回路を示す回路図である。
【０１２３】
端子１００１は、起動信号Ｄ0の入力端子であり、インバータ遅延回路列１００２は、インバータ遅延回路でＤ0をｔｄずつ遅延させかつ論理を反転した出力ＸＤi-1、Ｄi（ｉは２≦ｉ≦１０の偶数）を発生する。これらの信号は、バッファを介して出力される。
【０１２４】
一点鎖線１０１１内のトランジスタは、ＰチャネルＭＯＳトランジスタが２個ずつ直列接続されたスイッチングアレイであり、２つのＰチャネルＭＯＳトランジスタのゲート電位が同時にＬになった時（上記（２）または（３）の時）、オンしてパルス出力端子１０１４を端子１０１３に接続された電位Ｖ２に接続する。一点鎖線１０１２内のトランジスタは、ＮチャネルＭＯＳトランジスタが２個ずつ直列接続されたスイッチングアレイであり、２つのＮチャネルＭＯＳトランジスタのゲート電位が同時にＨになった時（上記（１）または（４）の時）、オンしてパルス出力端子１０１４を端子１０１５に接続された電位Ｖ１に接続する。
【０１２５】
二点鎖線１０１６内のスイッチングアレイは、起動信号Ｄ0の立ち下がりでパルスを発生するように作動する。二点鎖線１０１７内のスイッチングアレイは、起動信号Ｄ0の立ち上がりでパルスを発生するように作動する。
【０１２６】
点線１００３内、または点線１００４内は、ＮＡＮＤゲートバンクであり、インバータ遅延回路列１００２の各出力と一方の入力端子が接続され、ＮＡＮＤゲートの出力端子は、スイッチングアレイ１０１１，１０１２の各トランジスタのゲートに接続される。同様に点線１００５内または点線１００６内は、ＮＯＲゲートバンクであり、インバータ遅延回路列１００２の各出力と一方の入力端子が接続され、ＮＯＲゲートの出力端子は、スイッチングアレイ１０１１，１０１２の各トランジスタのゲートに接続される。これらのゲートの制御端子１００７，１００８，１００９，１０１０に所定の電位を与えることにより、インバータ遅延回路列１００２の各出力からスイッチングアレイ１０１６，１０１７への伝達を制御する。すなわち、制御端子１００７，１０１０をＨ、制御端子１００８，１００９をＬとすると、スイッチングアレイ１０１６のみにインバータ遅延回路列１００２の信号が伝達され、スイッチングアレイ１０１７は、すべてオフするように制御され、Ｄ0の立ち下がりでパルス波が発生される。逆に制御端子１００７，１０１０をＬ、制御端子１００８，１００９をＨとすると、スイッチングアレイ１０１７のみにインバータ遅延回路列１００２の信号が伝達され、スイッチングアレイ１０１６は、すべてオフするように制御され、Ｄ0の立ち上がりでパルス波が発生される。制御端子１００７，１００８をＨ、制御端子１００９，１０１０をＬとすると、スイッチングアレイ１０１６，１０１７にインバータ遅延回路列１００２の信号が伝達され、Ｄ0の立ち下がり及び立ち上がりの両エッジでパルス波が発生される。
【０１２７】
このようにゲートバンクを用いてＤ0の片エッジ起動または両エッジ起動を切り替える利点を以下に述べる。インバータ遅延回路は、入力信号の立ち上がりから出力信号の立ち下がりまでの遅延時間と、入力信号の立ち下がりから出力信号の立ち上がりまでの遅延時間との間にわずかな差がある場合がある。このような差があると、Ｄ0の立ち上がりで発生したパルスと立ち下がりで発生したパルスとの間で振幅値が異なるなどの不平衡が生じる。細いパルスを発生しようとする時ほど、この影響は顕著になって現れる。このようなゲートバンクによって、片エッジ起動または両エッジ起動の切り替えによることにより、消費電力を重視したい時は、両エッジ起動を選択し、正確なパルスを発生したい時は、片エッジ起動を選択することが可能となる。
【０１２８】
ここで改めて図４を良く見ると、Ｄ0の立ち上がりでパルスを起動する時は、Ｄ0の立ち上がりエッジからｔｄの遅れでパルス出力が発生しているのに対して、Ｄ0の立ち下がりで起動する時は、Ｄ0の立ち下がりエッジから２ｔｄ遅れてパルス出力が発生している。起動エッジからパルスが発生するまでの時間の差が問題になる時は、等しくなるように調整することが可能である。そのためには、Ｄ0の立ち上がりをｔｄ遅らせれば良い。この方法は、図８（ａ）で示した回路が使用できる。ただし、遅延回路８０１は、２段で構成し、各段の遅延時間をｔｄ／２、すなわち２段合計の遅延時間がｔｄに等しくなるようにすれば良い。遅延時間が正確にｔｄ／２となる遅延回路の作り方は、後述する。
【０１２９】
図１０では、ＸＤ1及びＸＤ9に接続されたＮＡＮＤゲートまたはＮＯＲゲートでその出力信号がオープン（どこにも接続されていない）なものがそれぞれ２つずつ存在する。これらは、インバータ遅延回路列１００２の出力ＸＤ1及びＸＤ9のバッファの負荷を他の出力信号とそろえるためにダミー負荷として接続する。これにより、発生されるパルス波の前後でのパルス波形誤差を減らすことができる。このため、発生されるパルスの前縁では周期が長めのパルス波が発生され、後縁では短めのパルス波が発生されることになる。また、図１０では、図４のタイミング図においてパルス波が発生しないｔ'９からｔ１までの期間及びｔ９からｔ'１の期間は、パルス出力端子１０１４はどこにも接続されない。この問題を解決するために、図３の第１実施形態のように、スイッチ回路及び簡単な論理回路の追加によってこの期間を所定の電位（例えばＶ１）に固定することも可能である。この場合には、上記の使用されていないゲートの出力信号が使用できる。実現は容易なので、以下の説明は省略する。
【０１３０】
本第５実施形態のような構成によって、パルス発生におけるパルスあたりの消費電力を減らすことが可能となる。
【０１３１】
（第６実施形態）
次に、パルス発生回路の第６実施形態について説明する。上記第５実施形態では、２つのパルス波発生サブ回路の起動時間差の所定量をＰｗ（＝ｔｄ）とした場合を説明した。本第６実施形態では、Ｐｗ／２（＝ｔｄ／２）とする場合について説明する。
【０１３２】
第６実施形態に係るパルス発生回路の構成について、図１１を参照して説明する。図１１は、第６実施形態に係るパルス発生回路を示す回路図である。
【０１３３】
図１１（ａ）は、互いに９０度位相の異なる１組のパルス信号を発生するパルス発生回路を説明するブロック図であり、図１１（ｂ）は、パルス発生回路の動作を示すタイミング図である。
【０１３４】
起動回路１１０１は、端子１１０９に入力された起動開始信号ａ１１を受けて時間差Ｐｗ／２（Ｐｗはパルス搬送波周期の半分）の２個の起動信号ｂ１１，ｃ１１を発生し、端子１１１０，１１０８に出力する。
【０１３５】
パルス波発生サブ回路１１０２，１１０３は、図３に示したパルス波発生サブ回路１０２，１０３を使用する場合を例示する。パルス波発生サブ回路１１０２，１１０３を構成するインバータ遅延回路の１段あたりの遅延量ｔｄは、Ｐｗに等しくなるように調整されており、パルス波発生サブ回路１１０２，１１０３は、時間差ｔｄ／２＝Ｐｗ／２、すなわちパルス搬送周期の１／４のパルス波ｄ１１，ｅ１１を発生する（図１１（ｂ）参照）。時間差がＰｗ／２ということは、位相差が９０度ということである。上記方法によって、受信機の同期検波などで必要な９０度位相差のパルスペア（Ｉ，Ｑ信号のペア）を発生させることができる。
【０１３６】
パルス波発生サブ回路１１０２，１１０３のパルス波ｄ１１，ｅ１１は、加算減算回路である直交化回路１１０６に入力され、起動回路１１０１の発生する起動信号ｂ１１，ｃ１１のわずかな誤差を修正する。すなわち起動信号ペアの時間差は、正確にｔｄ／２である必要があるが、その信号発生のためにパルス波発生サブ回路を構成する遅延量がｔｄのインバータ遅延回路を利用することができない。本第６実施形態では、起動信号ペアの時間差ｔｄ／２に誤差が存在することを前提とし、それを修正する方法を示す。
【０１３７】
直交化回路１１０６は、ベクトルの差及び和を出力するマトリックス回路である。直交化回路１１０６の出力をｆ１１，ｇ１１とすると、ｆ１１＝ｄ１１−ｅ１１、ｇ１１＝ｄ１１＋ｅ１１となる。
【０１３８】
信号ｆ１１＝ｄ１１−ｅ１１とｇ１１＝ｄ１１＋ｅ１１が直交することは、以下によって示される。すなわちベクトルｄ１１，ｅ１１の和と差の内積は、＜ｄ１１＋ｅ１１，ｄ１１−ｅ１１＞＝＜ｄ１１，ｄ１１＞＋＜ｅ１１，ｄ１１＞−＜ｄ１１，ｅ１１＞−＜ｅ１１，ｅ１１＞＝＜ｄ１１，ｄ１１＞−＜ｅ１１，ｅ１１＞となる。ｄ１１，ｅ１１の絶対値（信号の場合は波高値）が等しければ、＜ｄ１１，ｄ１１＞と＜ｅ１１，ｅ１１＞は等しくなり、内積＜ｄ１１＋ｅ１１，ｄ１１−ｅ１１＞の値はゼロとなる。すなわち信号ｆ１１＝ｄ１１−ｅ１１とｇ１１＝ｄ１１＋ｅ１１は、直交している。和及び差の計算は、アナログの加算／減算増幅回路が使用できる。なお、＜ａ，ｂ＞はベクトルａとｂとの内積を表す。
【０１３９】
パルス波ｄ１１，ｅ１１は、同一の特性のパルス波発生サブ回路１１０２，１１０３から発生されるので、当然その波高値は等しく、直交化回路１１０６でパルス波ｄ１１，ｅ１１の和と差を作り出せば、その出力信号は直交する。図１１（ｂ）では、説明をわかりやすくするためにデジタル的な角張った信号波形で説明している。実際は高速動作のため信号波形は丸みを帯びアナログ的な信号になるが、同様の説明が可能である。信号ｄ１１，ｅ１１は、その波高値（振幅値）は等しいが、その和と差である信号ｆ１１，ｇ１１は必ずしも等しくない。特にパルス波ｄ１１，ｅ１１が直交から大きくずれるほど、ｆ１１，ｇ１１の波高値の差は大きくなる。振幅制限回路１１０７は、信号ｆ１１，ｇ１１の振幅を同一にして出力端子１１０４，１１０５から出力する。
【０１４０】
本第６実施形態の起動回路１１０１は、発生するパルスのパルス幅Ｐｗの半分に相当する時間差の起動信号ｂ１１，ｃ１１を発生し、パルス波発生サブ回路１１０２，１１０３は、起動信号ｂ１１，ｃ１１に呼応して所定のパルス波を発生する同一特性の回路を２つ含んで構成されているので、互いに９０度位相の異なる２つのパルス波ｄ１１，ｅ１１を発生することが可能となる。発生されるパルスは、特性が同一のパルス波発生サブ回路１１０２，１１０３によって発生されるので、ＤＣレベルが安定し、かつ位相が９０度異なる対称性の良いパルス波（Ｉ，Ｑ信号）を発生することが可能となる。本第６実施形態では、シングルエンドのＩ，Ｑ信号を発生する回路例を示した。
【０１４１】
また本第６実施形態では、パルス波発生サブ回路１１０２，１１０３のパルス波ｄ１１，ｅ１１同士を加算及び減算する直交化回路１１０６をさらに含んで構成されるので、パルス波発生サブ回路１１０２，１１０３が発生するＩ，Ｑ信号の直交度をさらに高めることが可能となる。
【０１４２】
（第７実施形態）
次に、パルス発生回路の第７実施形態について説明する。本第７実施形態では、図１１（ａ）の起動回路１１０１の構成例を説明する。特にパルス波発生サブ回路では、素子の性能限界に近い高速度でパルス波を発生するために、パルス波発生サブ回路を構成するインバータ遅延回路の遅延量が極めて短い場合が多く、遅延量ｔｄの遅延回路は実現できてもｔｄ／２の遅延量の遅延回路が構成できない場合もある。本第７実施形態では、このような極めて短い遅延量ｔｄでも正確にｔｄ／２の時間差を生成する方法を示す。
【０１４３】
図１２は、本第７実施形態の起動回路を示すブロック図であり、図１３は、起動回路の動作を説明するタイミング図である。
【０１４４】
図１２において、端子１２０１は、起動開始信号ａ１２を入力する端子である。ここに入力された起動開始信号ａ１２は、ＮＯＲゲート１２２４、バッファ回路１２０２を介して４段のインバータ遅延回路列１２０４及び６段のインバータ遅延回路列１２０３に入力される。起動開始信号ａ１２により同時に起動されたインバータ遅延回路列１２０３，１２０４の信号ｃ１２，ｄ１２のタイミングが一致するように遅延量を調節すると、インバータ遅延回路列１２０３と１２０４の一段あたりの遅延量の比は１：１．５となる。そこで、それぞれのインバータ遅延回路列１２０４及び１２０３の初段のインバータ遅延回路から出力信号を取り出し、パルス波発生サブ回路１１０２，１１０３の起動信号１２２２，１２２３とすれば、その起動時間差はＰｗ／２（＝ｔｄ／２）となる。以上のような方法によって、遅延量がｔｄよりも短いインバータ遅延回路を使用することなく、ｔｄよりも短い時間差の起動信号ペアを作り出すことができる。
【０１４５】
以下に、６段のインバータ遅延回路列１２０３と４段のインバータ遅延回路列１２０４の遅延量を一致させる方法について、図１２及び図１３を用いて説明する。
【０１４６】
端子１２０１に起動開始信号ａ１２が入力されると、ＮＯＲゲート１２２４及びバッファ回路１２０２による遅延を伴って信号ｂ１２が２つのインバータ遅延回路列１２０３，１２０４に入力される。このバッファ回路１２０２と、インバータ遅延回路列１２０３，１２０４の出力側に設けられたバッファ回路１２０６，１２０７は、２つのインバータ遅延回路列１２０３，１２０４の入出力の条件を同一とするために設けられる。インバータ遅延回路列１２０３を構成するインバータ遅延回路１段の遅延時間は、遅延制御端子１２０５に印加される電圧によってｔｄに等しくなるように調整する。
【０１４７】
インバータ遅延回路列１２０３は、信号ｂ１２から６ｔｄの遅延を伴った信号ｃ１２を出力する。４段のインバータ遅延回路列１２０４の出力信号をｄ１２とする。２つのバッファ回路１２０８，１２０９は、信号ｃ１２をバッファ回路１２０６を介して入力し、信号ｅ１２，ｆ１２を出力する。バッファ回路１２０８の出力には、信号ｅ１２の方が信号ｆ１２よりΔｔ遅れて出力されるように調整した負荷容量１２１２が接続されている。同様に２つのバッファ回路１２１０，１２１１は、信号ｄ１２をバッファ回路１２０７を介して入力し、信号ｇ１２，ｈ１２を出力する。バッファ回路１２１０の出力には、信号ｇ１２の方が信号ｈ１２よりΔｔ遅れて出力されるように調整した負荷容量１２１３が接続されている。バッファ回路１２０６，１２０７を同一の特性に設定し、バッファ回路１２０８，１２１０を同一の特性に設定し、バッファ回路１２０９，１２１１を同一の特性に設定し、負荷容量１２１２，１２１３を同一の特性に設定すれば、信号ｃ１２から信号ｅ１２への遅延時間と信号ｄ１２から信号ｇ１２への遅延時間は等しくなる。また、信号ｃ１２→ｆ１２、ｄ１２→ｈ１２の遅延時間も等しくできる。
【０１４８】
ＮＡＮＤゲートを２つ使ったＲＳフリップフロップ回路１２１４，１２１５は、その２つの入力端子がＬ，Ｌから異なる遅延時間を伴ってＨ，Ｈに変化する時、遅れて変化した側の出力端子がＨを出力し、保持する。本第７実施形態では、ＲＳフリップフロップ回路１２１４，１２１５を使って、信号ｅ１２，ｈ１２及びｆ１２，ｇ１２がそれぞれどちらが遅れて変化したかを検出する。図１３では、信号ｄ１２の方が信号ｃ１２よりΔｔ以上遅かった場合を例示している。
【０１４９】
ＲＳフリップフロップ回路１２１４の２つの出力信号ｉ１２，ｊ１２は、入力の信号ｅ１２とｈ１２の立ち上がりの遅い方を検出する。信号ｈ１２の方が立ち上がりが遅いので、対応する出力の信号ｊ１２がＨを保持し、信号ｉ１２がＬとなる。
【０１５０】
同様にＲＳフリップフロップ回路１２１５の２つの信号ｋ１２，ｌ１２は、入力の信号ｆ１２とｇ１２の立ち上がりの遅い方を検出する。信号ｇ１２の方が立ち上がりが遅いので対応する出力の信号ｌ１２がＨを保持し、信号ｋ１２がＬとなる。
【０１５１】
今、信号ｉ１２と信号ｋ１２のどちらもＬの時は、信号ｃ１２の方が信号ｄ１２よりもΔｔ以上早く立ち上がったことを示し、信号ｊ１２と信号ｌ１２のどちらもＬの時は、信号ｄ１２の方が信号ｃ１２よりもΔｔ以上早く立ち上がったことを示す。それ以外の時は、信号ｃ１２と信号ｄ１２の立ち上がりの時間差はΔｔ以内である。
【０１５２】
ＮＯＲゲート１２１６は、信号ｉ１２と信号ｋ１２がどちらもＬの時にＨを出力し、チャージポンプ１２２０を制御してローパスフィルタ１２２１に電荷注入を行う。また、ＮＯＲゲート１２１７は、信号ｊ１２と信号ｌ１２がどちらもＬの時にＨを出力し、チャージポンプ１２２０を制御してローパスフィルタ１２２１から電荷を引き抜く。これによって信号ｉ１２と信号ｋ１２がどちらもＬの時、すなわち信号ｃ１２の方が信号ｄ１２よりもΔｔ以上早い時は、信号ｄ１２の立ち上がりを早くするように、インバータ遅延回路列１２０４の遅延量制御端子１２２５の電圧を上げる。また逆に信号ｊ１２と信号ｌ１２がどちらもＬの時、すなわち信号ｃ１２の方が信号ｄ１２よりもΔｔ以上遅い時は、信号ｄ１２の立ち上がりを遅くするように、インバータ遅延回路列１２０４の遅延量制御端子１２２５の電圧を下げる。それ以外の時は、チャージポンプ１２２０は不活性化され、ローパスフィルタ１２２１は、インバータ遅延回路列１２０４の遅延量制御端子１２２５の電圧を保持する。
【０１５３】
Δｔを１．５×ｔｄの許容誤差の４倍以内になるように設定しておけば、常にインバータ遅延回路列１２０４の一段あたりの遅延量は１．５×ｔｄ±許容誤差範囲内になるようにその制御電圧が修正される。
【０１５４】
ＮＯＲゲート１２１８は、インバータ遅延回路列１２０４の制御電圧の修正が必要な場合を検出する。この時ＮＯＲゲート１２１９は、インバータ遅延回路列１２０３の出力をＮＯＲゲート１２２４を介してインバータ遅延回路列１２０３に帰還し、リング発振回路を形成する。こうして結成されたリング発振回路は、インバータ遅延回路列１２０４の遅延量制御端子１２２５の電圧が修正され遅延量の差がΔｔ以内に収まるまで発振を続け、チャージポンプ１２２０を作動させローパスフィルタ１２２１への充放電を続ける。
【０１５５】
本第７実施形態での起動回路１１０１は、パルス波発生サブ回路を構成するインバータ遅延回路の遅延量と同一の遅延量のインバータ遅延回路と、遅延量が１．５倍の遅延量のインバータ遅延回路を含んで構成されることを特徴とする。
【０１５６】
本第７実施形態によれば、遅延量がｔｄより短いインバータ遅延回路を必要とすることなく、時間差がｔｄよりも短い、すなわちｔｄ／２の起動信号を作り出すことが可能であり、特に回路が素子性能の限界程度に高速動作を要する時に有効である。
【０１５７】
（第８実施形態）
次に、パルス発生回路の第８実施形態について説明する。図１４は、本第８実施形態のパルス発生回路を示すブロック図である。
【０１５８】
図１４に示すパルス発生回路は、パルス波発生サブ回路を４つ使う例である。起動回路１４０１は、端子１４０８に入力された起動開始信号に呼応してＰｗ／２の時間差を持つ４つの起動信号ａ１４，ｂ１４，ｃ１４，ｄ１４を発生しそれぞれ端子１４０９，１４１０，１４１１，１４１２より出力する。４つの同一特性のパルス波発生サブ回路１４０２，１４０３，１４０４，１４０５は、起動信号ａ１４，ｂ１４，ｃ１４，ｄ１４を受けてパルス幅Ｐｗのパルス波ｅ１４，ｆ１４，ｇ１４，ｈ１４を発生し、端子１４１３，１４１４，１４１５，１４１６より出力する。パルス波発生サブ回路１４０２，１４０３，１４０４，１４０５の具体的構成は、図３または図１０と同じであり、これらのパルス波発生サブ回路を構成するインバータ遅延回路の１段あたりの遅延量は、ｔｄである。ｔｄ＝Ｐｗに設定すればパルス波ｅ１４，ｆ１４，ｇ１４，ｈ１４は、それぞれ９０度ずつ位相をずらすことができる。パルス波ｅ１４，ｇ１４とｆ１４，ｈ１４を１組とすると、それらは９０度の位相差がある差動信号、すなわちＩ，Ｑ信号と見ることができる。
【０１５９】
これらのパルス波ｅ１４，ｇ１４とｆ１４，ｈ１４は、直交化回路１４０６に入力され、ｔｄのわずかな誤差によって生ずる位相誤差を修正した後、端子１４１７〜１４２０を介して振幅制限回路１４０７で振幅を揃え、端子１４２１〜１４２４より出力する。直交化回路１４０６の構成は、第６実施形態で述べた。和及び差を取るのは、差動信号ペアが得られるので第６実施形態より容易である。すなわち同一特性の差動増幅回路４つを用いて、それぞれの差動増幅回路にパルス波ｅ１４とｈ１４、ｇ１４とｆ１４、ｅ１４とｇ１４、ｆ１４とｈ１４を入力すると、差動増幅回路の出力は、ｅ１４−ｈ１４、ｇ１４−ｆ１４及びｅ１４−ｇ１４、ｆ１４−ｈ１４を増幅したものとなり、これらの信号は第６実施形態に述べたベクトルの和と差を表す差動信号となる。
【０１６０】
図１４（ｂ）に、起動回路１４０１の具体的構成例を示す。４つのインバータ遅延回路１４３２，１４３４，１４３６，１４３８は、その遅延量がｔｄ／２のインバータ遅延回路である。これらのインバータ遅延回路１４３２，１４３４，１４３６，１４３８は、パルス波発生サブ回路１４０２〜１４０５を構成するインバータ遅延回路の遅延量ｔｄの半分であるので同一の回路は使用できないが、直交化回路１４０６によって誤差を修正できるので精度はそれほど要求されない。
【０１６１】
遅延量がｔｄ／２のインバータ遅延回路は、図１８のＭＯＳトランジスタ１９０２，１９０３のドレイン容量とバッファ回路１９０５の入力容量及び配線などに寄生する寄生容量の合計との比が１：２になるようにバッファ回路１９０５のサイズを調整することによって、遅延量が１：２のインバータ遅延回路を実現できる。この方法は、半導体集積回路の製造プロセスにおいて誤差要因がマスク精度のみで決まるため、遅延量の比のばらつきが少なく、温度や電源電圧の変動に対しても遅延量の比が安定して得られる。
【０１６２】
上記の起動回路１４０１では、素子性能の限界程度に高速な動作が要求される時には使用できない。そのような高速動作が要求される場合の起動回路１４０１の回路例を図１４（ｃ）に示す。遅延量ｔｄの遅延回路１４４４，１４４６，１４４８と遅延量１．５ｔｄの遅延回路１４４２を図１４（ｃ）のように接続し、パルス波発生サブ回路の起動信号ａ１４，ｂ１４，ｃ１４，ｄ１４を端子１４４７，１４４３，１４４９，１４４５から取り出せば、それらの起動信号ａ１４，ｂ１４，ｃ１４，ｄ１４は、ｔｄ／２ずつの時間差を伴った信号となる。
【０１６３】
本第８実施形態において、起動回路１４０１は、発生するパスルのパルス幅Ｐｗの半分に相当する時間差の起動信号ａ１４，ｂ１４，ｃ１４，ｄ１４を４つ発生し、起動信号ａ１４，ｂ１４，ｃ１４，ｄ１４のそれぞれに呼応して所定のパルス波を発生する同一特性の４つのパルス波発生サブ回路１４０２，１４０３，１４０４，１４０５を含んで構成されることを特徴とする。
【０１６４】
この構成によって、互いに９０度位相の異なる４つの信号、すなわち位相が９０度異なった２組の差動の信号（Ｉ，Ｑ差動信号）を発生することが可能となる。
【０１６５】
（第９実施形態）
次に、パルス発生回路の第９実施形態について説明する。
【０１６６】
図１５は、第１実施形態〜第８実施形態のパルス発生回路を用いたＵＷＢ通信装置を説明する図であり、ＵＷＢ送受信機に応用した場合の例を示す。
【０１６７】
パルス発生回路１５０１は、図５（ａ）の起動回路１０１と図５（ｃ）のスイッチ回路５２９を含み、これを用いることによりＵＷＢ送信回路１５５０を構成する。すなわち、端子１５０３は、起動開始信号を入力する端子であり、図５（ａ）の端子５１９に該当する。端子１５０４は、送信するデータの入力端子であり、図５（ａ）の端子５１０、または図５（ｃ）の端子５３０に該当する。端子１５０３に起動開始信号が入力されると、パルス発生回路１５０１は、パルスを１つ発生するが、出力されるパルスの極性は、端子１５０４に入力される送信データの値に従って切り替え変調される。この変調方式は、パルスの２相変調（ＢＰＭ：Bi-Phase Modulation）と見ることができる。図１５のパルス発生回路１５０１の平衡型のアンテナ１５０２は、２つあり、差動のパルス信号を発する。そのためこのパルス発生回路１５０１を使用した送信機は、平衡型のアンテナ１５０２を駆動することができる。これによって、低電圧でも大出力を得ることも可能となる。
【０１６８】
送信機では、この他に起動信号に遅延回路を接続して、その遅延時間を送信データに従って切り替えるパルス位置変調も可能である。これらの方法をパルス位置変調（ＰＰＭ：Pulse Position Modulation）に使用することも可能である。
【０１６９】
さらに図１４（ａ）に示す４相のパルス発振回路を用いると、ＩＱ直交変調のパルス変調が可能となる。すなわち図１４（ａ）の起動回路１４０１として、パルス波発生サブ回路１４０２と１４０４の起動信号ａ１４とｃ１４をペアにし、及びパルス波発生サブ回路１４０３と１４０５の起動信号ｂ１４とｄ１４をペアにして、図５（ａ）の起動回路を２つ使うことにより、Ｉ，Ｑのそれぞれの信号に変調（ＱＰＭ：Quadrature Phase Modulation、４相変調）をかけ、さらに端子１４２１と１４２２、そして端子１４２３と１４２４の信号をそれぞれ加算し、２つの信号として平衡型のアンテナ１５０２に給電することで実現できる。変調は、出力側の端子に図５（ｃ）のスイッチ回路を挿入しても良い。
【０１７０】
受信アンテナ１５０５を含む回路は、受信回路１５５１の構成を示す。すなわち受信アンテナ１５０５で受信されたＵＷＢパルス信号は、低雑音増幅回路１５０６で増幅し、Ｉ，Ｑのミキサ回路１５０７，１５０８に入力される。ミキサ回路１５０７，１５０８は、テンプレートパルス発生回路１５０９によって発生されたテンプレートパルスとの乗算を行い、積分回路１５１０，１５１１に送る。積分回路１５１０，１５１１では、ミキサ回路１５０７，１５０８で混合（乗算）した信号の高域成分を取り除き、復調を行う。回路１５１２は、それぞれの信号の強度を見て送信されたビットを判断し、元の送信データに戻す。
【０１７１】
ここで、テンプレートパルス発生回路１５０９として、図１４（ａ）のパルス発生回路が使用できる。図１４（ａ）のパルス発生回路は、ＩＱ２相の差動信号の発振が可能であり、低雑音増幅回路１５０６やミキサ回路１５０７，１５０８のような差動式の回路を使用することを可能とする。差動式の回路は、同相ノイズのキャンセルや低電圧動作に適しており、低電力低雑音の機器構成に都合が良い。また、図１４（ａ）のパルス発生回路によるＩＱのテンプレートパルス発生回路１５０９を用いると、ＱＰＭの時のみでなく、ＢＰＭやＰＰＭでも効率の良い受信が可能となる。すなわち、ＢＰＭやＰＰＭの変調時において、Ｉチャネルをデータの復調にあてて、Ｑチャネルをトラッキングに使うなどの方法を取ることが可能である。なぜなら、Ｑチャネル出力を常に０になるようにテンプレート発生のタイミングを調整すれば、Ｉチャネルではその出力振幅値が最大となるのでこのような制御によって同期検波のトラッキングが可能となる。
【０１７２】
テンプレートパルス発生回路１５０９として他の回路、すなわち図１や図１１の回路を用いることももちろん可能である。
【０１７３】
本パルス発生回路は、簡単な回路で所定の位相差を持った複数のパルス信号を発生できる。１８０度の位相差の信号ペアを発生すれば、平衡型のパルス信号となり、９０度ずつの位相差で４信号を発生すれば、差動型のＩ，Ｑ信号を得ることができる。パルス発生回路で発生したパルス信号は、位相差を正確に制御でき、また信号間の振幅などのばらつきが少なく平衡度の良い歪みの少ない信号が発生できる。従って、パルス発生回路は、ＵＷＢ送受信機の高性能化に必要な差動型の信号発生、Ｉ，Ｑ信号の発生、低歪などのすべての要求仕様を備えている。従って、本パルス発生回路をＵＷＢ送受信機に応用すれば、高性能な装置を実現できる。
【０１７４】
また、本パルス発生回路をＣＭＯＳ集積回路で実現すれば、パルス発生時の遷移時間でしか電力を消費せず、待機時電流がない。通信機に応用した場合は、伝送する情報量（ビットレート）に応じて常に最小の消費電力で作動させることが可能である。
【０１７５】
特に、ＵＷＢ通信は、短距離の高速通信に適しており、従来の無線通信では不可能であったＧｂｐｓ（ギガビット／秒）以上の伝送量が期待できる。このような伝送量は、従来のどの無線通信方式においても実現し得なかった値であり、また有線伝送路によっても様々な困難を伴う。パルスによるＵＷＢ通信（ＩＲ）を行う回路の動作は、間歇的であり、パルスがアクティブな時だけ回路に電源が入っていれば良い。これによって、回路に消費される電力を大幅に節約できる。さらに間歇動作であるために、このシステムが組み込まれる機器の動作に対する妨害や、機器からシステムが受ける妨害が少ない。パルス発生回路を用いたＵＷＢ通信をデータ伝送に使用すると、従来の銅線（有線路）による接続よりも低電力、高速でより低い外部への妨害、また高い耐干渉性を得ることができる。よってＵＷＢ通信装置を同一筐体内における極近距離の大容量データ伝送に用いると、極めて有用性の高いシステムが構築できる。
【０１７６】
以上、起動時間差の所定量をｔｄ，ｔｄ／２の場合を実施形態で説明したが、こうした実施形態に何ら限定されるものではない。例えば２ｔｄ／３とすれば、１２０度位相差の３相のパルス信号セットが得られる。必要に応じて起動時間の所定量を調節することによって、任意の位相差の信号を得ることが可能である。
【０１７７】
短パルスを利用するＵＷＢ通信に利用すれば特にその効果が大きい。
【図面の簡単な説明】
【０１７８】
【図１】第１実施形態に係るパルス発生回路の構成を示す構成図。
【図２】第１実施形態に係るパルス発生回路の動作を示すタイミング図。
【図３】パルス波発生サブ回路の構成を示す回路図。
【図４】パルス波発生サブ回路の動作を説明するタイミング図。
【図５】起動回路の構成を示す回路図。
【図６】起動回路の動作を説明するタイミング図。
【図７】第２実施形態に係るパルス発生回路の構成を示す回路図。
【図８】第３実施形態に係るパルス発生回路の起動開始信号のパルス幅を制限する回路の構成を示す回路図とタイミング図。
【図９】第４実施形態に係るパルス発生回路の起動回路に与える起動信号を発生する他の方法を示す回路図。
【図１０】第５実施形態に係るパルス発生回路のパルス波発生サブ回路を示す回路図。
【図１１】第６実施形態に係るパルス発生回路を示す回路図。
【図１２】第７実施形態の起動回路を示すブロック図。
【図１３】起動回路の動作を説明するタイミング図。
【図１４】第８実施形態のパルス発生回路を示すブロック図。
【図１５】第１実施形態〜第８実施形態のパルス発生回路を用いたＵＷＢ通信装置電子装置を説明する図。
【図１６】ＵＷＢで使用されるパルスを説明する説明図。
【図１７】従来のパルス発生回路の図と動作タイミング図。
【図１８】インバータ遅延回路の内部を示す回路図。
【図１９】従来のパルス発生回路の課題を説明する図。
【図２０】発生しようとするパルスを説明する説明図。
【符号の説明】
【０１７９】
１０１…起動回路、１０２，１０３…パルス波発生サブ回路、３０１〜３０９…インバータ遅延回路、３１０〜３２５，３２７，３２８…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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