(57)【要約】【課題】ＣＭＰ研磨により上面を平坦化する際にスクラッチが生じにくい半導体装置およびその製造方法を提供する。【解決手段】半導体基板ＳＵＢの主表面に形成された下地パターン層を覆うように第１の層間絶縁膜ＩＬ１が形成されている。第２の層間絶縁膜ＩＬ２は第１の層間絶縁膜ＩＬ１上に選択的に形成されている。第３の層間絶縁膜ＩＬ３は第１および第２の層間絶縁膜ＩＬ１、ＩＬ２上を覆うように形成され、かつ上面が平坦化されている。第２の層間絶縁膜ＩＬ２の半導体基板ＳＵＢの主表面からの最上部の位置が、第１の層間絶縁膜ＩＬ１の上記主表面からの最上部の位置よりも高い。【選択図】図１
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された下地パターン層と、
前記下地パターン層を覆うように前記主表面上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に選択的に形成された第２の絶縁膜と、
前記第１および第２の絶縁膜上を覆うように形成され、かつ上面が平坦化された第３の絶縁膜とを備え、
前記第２の絶縁膜の前記主表面からの最上部の位置が、前記第１の絶縁膜の前記主表面からの最上部の位置よりも高い、半導体装置。
【請求項２】
前記第１の絶縁膜の前記下地パターン層の形成領域上に形成された部分の厚みが、前記第１の絶縁膜の前記下地パターン層の形成領域以外の領域上に形成された部分の厚みよりも薄い、請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜は、前記第２の絶縁膜よりも硬度が低い、請求項１または２に記載の半導体装置。
【請求項４】
前記下地パターン層の形成領域以外の領域上に、前記第１、第２および第３の絶縁膜の各々を貫通する貫通孔が形成されている、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の主表面上に下地パターン層を形成する工程と、
前記下地パターン層を覆うように前記主表面上に、有機材料を原料として第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、プラズマを用いて第２の絶縁膜を形成する工程と、
前記下地パターン層の形成領域上の前記第２の絶縁膜の部分を除去し、かつ前記下地パターン層の形成領域以外の領域上の前記第２の絶縁膜の部分を残すとともに、前記下地パターン層の形成領域上の前記第１の絶縁膜の部分を除去して減厚させる工程と、
前記第１および第２の絶縁膜上を覆うように、プラズマを用いて第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の上面を平坦化する工程とを備えた、半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜を減厚させる工程は、前記第１および第２の絶縁膜に等方性エッチングを施す工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜を減厚させる工程は、前記第１および第２の絶縁膜に異方性エッチングを施す工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜上に、パターニングされたエッチングストッパ層を形成する工程をさらに備え、
前記異方性エッチングは前記エッチングストッパ層をマスクとして行なわれる、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記下地パターン層の形成領域以外の領域上に、前記第１、第２および第３の絶縁膜の各々を貫通する貫通孔を形成する工程をさらに備えた、請求項５〜８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、平坦化された絶縁膜を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ロジックデバイスのトランジスタのゲートと第１配線との間の層間絶縁膜にはＵＳＧ（Undoped Silicate Glass）膜を用いることが主流になっている。その成膜方法としては幾つかの方法があるが、その優れた埋め込み特性からオゾン（Ｏ3）と正珪酸四エチル（Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳと称する）とを原料とした熱による常圧ＣＶＤ（Chemical Vapor Deposition）あるいは準常圧ＣＶＤ法が多く採用されてきた。上記のＯ3／ＴＥＯＳ系熱ＣＶＤ法は埋め込み性に優れるが、この方法により得られたＵＳＧ膜はプラズマＣＶＤ法により得られたＵＳＧ膜よりも低硬度である。低硬度のＵＳＧ膜はその次の工程であるＣＭＰ（Chemical Mechanical Polishing）平坦化を行う際にスクラッチが発生し易く問題となる。
【０００３】
一般的に成膜後の高温熱処理を行うことで、ＵＳＧ膜の密度が増大し硬度が上がることが知られている。しかし、ニッケルシリサイドに代表される新材料の導入に伴う製造プロセス温度の低温化により、十分な熱処理を掛けることは困難になりつつある。そのため、プラズマＣＶＤ法によって成膜した硬度の高いＵＳＧ膜を上部に積み足して、ＣＭＰの被研磨膜として用いる方法が一般的に用いられている。
【０００４】
たとえば特開２００６−４１１０７号公報（特許文献１）には、熱ＣＶＤ法によりＵＳＧ膜を成膜した後、プラズマＣＶＤ法によりＵＳＧ膜を成膜して２層構造のＵＳＧ膜とし、この後ＣＭＰによりＵＳＧ膜を平坦化処理して層間絶縁膜とする技術が開示されている。
【特許文献１】特開２００６−４１１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体素子の微細化が進むと層間絶縁膜下層のエッチングストッパ層が薄くなる。このため、層間絶縁膜自体も薄くする必要があるのに加えて、ＣＭＰ後の層間絶縁膜の膜厚ばらつきを小さくする必要がある。従来技術ではＣＭＰ研磨膜となるプラズマＣＶＤ法によって成膜したＵＳＧ膜があるため、プラズマＣＶＤ法の膜厚の面内分布ばらつきとＣＭＰ法の面内ばらつきとを加味しなければならなず、膜厚分布の均一化が困難であった。
【０００６】
このため、プラズマＵＳＧ膜の膜厚が厚いところと薄いところとが生じる。よって、コンタクトホールが開口可能な厚みになるまで層間絶縁膜をＣＭＰで研磨すると、厚みの薄いプラズマＵＳＧ膜の部分がすべて除去されて、Ｏ3／ＴＥＯＳ系ＵＳＧ膜が露出する場合がある。この場合、上述したように、Ｏ3／ＴＥＯＳ系ＵＳＧ膜は硬度が低いため、ＣＭＰ平坦化時にスクラッチが生じるという課題があった。
【０００７】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、ＣＭＰ研磨により上面を平坦化する際にスクラッチが生じにくい半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本実施の形態の半導体装置は、半導体基板と、下地パターン層と、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜とを備えている。半導体基板は主表面を有している。下地パターン層は主表面上に形成されている。第１の絶縁膜は下地パターン層を覆うように主表面上に形成されている。第２の絶縁膜は第１の絶縁膜上に選択的に形成されている。第３の絶縁膜は第１および第２の絶縁膜上を覆うように形成され、かつ上面が平坦化されている。第２の絶縁膜の上記主表面からの最上部の位置が、第１の絶縁膜の上記主表面からの最上部の位置よりも高い。
【発明の効果】
【０００９】
本実施の形態の半導体装置によれば、第２の絶縁膜の半導体基板の主表面からの最上部の位置が、第１の絶縁膜の上記主表面からの最上部の位置よりも高い。このため、第３の絶縁膜の最上部の位置から第１の絶縁膜の最上部の位置までの距離は、第３の絶縁膜の膜厚と、第２の絶縁膜の最上部の位置から第１の絶縁膜の最上部の位置までの距離との和となる。これにより、ＣＭＰ研磨時の第３の絶縁膜の上面から第１の絶縁膜に達するまでの物理的な距離を大きく確保することができる。よって、このＣＭＰ研磨時に第１の絶縁膜が露出することを防止することができ、それにより第１の絶縁膜にスクラッチが生じることを抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、半導体基板ＳＵＢの主表面には、たとえばＳＴＩ（Shallow Trench Isolation）よりなる素子分離構造ＴＩが形成されている。この素子分離構造ＴＩは、半導体基板ＳＵＢの主表面に形成された溝ＴＲＣと、その溝ＴＲＣ内を埋め込む埋め込み絶縁膜ＥＩとを有している。
【００１１】
素子分離構造ＴＩにより電気的に分離された半導体基板ＳＵＢの主表面に、たとえば半導体素子としてＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲが形成されている。このＭＯＳトランジスタＴＲは、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有している。
【００１２】
１対のソース／ドレイン領域ＳＤは、半導体基板ＳＵＢの主表面に互いに距離をおいて形成されている。１対のソース／ドレイン領域ＳＤの各々は、低濃度領域ＬＤと高濃度領域ＨＤとからなるＬＤＤ（Lightly Doped Drain）構造を有している。ゲート絶縁膜ＧＩは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されており、たとえばシリコン酸化膜、シリコン窒化膜などからなっている。ゲート電極層ＧＥは、半導体基板ＳＵＢと絶縁するようにゲート絶縁膜ＧＩ上に形成されており、たとえば不純物がドープされた多結晶シリコン膜からなっている。
【００１３】
このゲート電極層ＧＥの側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサ形状の側壁絶縁膜ＳＷＩが形成されている。なお１対のソース／ドレイン領域ＳＤおよびゲート電極層ＧＥの表面には、低抵抗化のためシリサイド層ＳＣが形成されていることが好ましい。このシリサイド層ＳＣは、たとえばニッケルシリサイド層である。
【００１４】
上記のように半導体基板ＳＵＢの主表面上には、たとえばゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩよりなる下地パターン層が形成されている。この下地パターン層を覆うように半導体基板ＳＵＢの主表面上に、層間絶縁膜のエッチング時にエッチングストッパとして機能する絶縁性のエッチングストッパ層ＥＳが形成されている。このエッチングストッパ層ＥＳは、たとえばシリコン窒化膜よりなっている。
【００１５】
この下地パターン層を覆うようにエッチングストッパ層ＥＳ上に、第１の層間絶縁膜ＩＬ１が形成されている。この第１の層間絶縁膜ＩＬ１は、たとえばＯ3とＴＥＯＳとを原料とした熱による常圧ＣＶＤあるいは準常圧ＣＶＤ法により形成されたＵＳＧ膜（以下、Ｏ3／ＴＥＯＳ系ＵＳＧ膜と称する）よりなっている。
【００１６】
この第１の層間絶縁膜ＩＬ１上に第２の層間絶縁膜ＩＬ２が選択的に形成されている。この第２の層間絶縁膜ＩＬ２は、たとえばプラズマＣＶＤ法により形成されたＵＳＧ膜（以下、プラズマＵＳＧ膜と称する）よりなっている。この第２の層間絶縁膜ＩＬ２は、下地パターン層の凹部、つまり下地パターン（ゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩ）が形成されていない領域上に位置している。
【００１７】
第１および第２の層間絶縁膜ＩＬ１、ＩＬ２を覆うように第３の層間絶縁膜ＩＬ３が形成されている。この第３の層間絶縁膜ＩＬ３は、たとえばプラズマＵＳＧ膜よりなっており、たとえばＣＭＰ法により平坦化された上面を有している。
【００１８】
第３の層間絶縁膜ＩＬ３の上面から上記の絶縁膜ＥＳ、ＩＬ１〜ＩＬ３を貫通してソース／ドレイン領域ＳＤに達するように貫通孔ＴＨが形成されている。この貫通孔ＴＨ内には、埋め込み導電層ＣＬがソース／ドレイン領域ＳＤと電気的に接続するように形成されている。ダマシン配線が採用されている場合には、貫通孔ＴＨは配線用溝とその配線用溝からソース／ドレイン領域ＳＤに達するコンタクトホールとを有している。その場合、埋め込み導電層ＣＬは配線用溝内の配線部分とコンタクトホール内のプラグ部分とを有している。また通常の配線が採用されている場合には、貫通孔ＴＨはコンタクトホールであり、配線層は埋め込み導電層ＣＬとは別途に第３の層間絶縁膜ＩＬ３の上面上に形成される。
【００１９】
第２の層間絶縁膜ＩＬ２の最上部の半導体基板ＳＵＢの主表面からの高さ位置Ｈ１が、第１の層間絶縁膜ＩＬ１の最上部の半導体基板ＳＵＢの主表面からの高さ位置Ｈ２よりも高くなっている。また第１の層間絶縁膜ＩＬ１の下地パターン層の形成領域上に形成された部分の厚みＨ３が、第１の層間絶縁膜ＩＬ１の下地パターン層の形成領域以外の領域上に形成された部分の厚み（たとえばＨ４）よりも薄くなっている。
【００２０】
なお第１の層間絶縁膜ＩＬ１の最上部および第２の層間絶縁膜ＩＬ２の最上部の各々は、下地パターン（ゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩ）が形成されていない領域上に位置している。
【００２１】
また第１の層間絶縁膜ＩＬ１はたとえばＯ3／ＴＥＯＳ系ＵＳＧ膜よりなっており、５．５ＧＰａ程度の硬度を有している。第２および第３の層間絶縁膜ＩＬ２、ＩＬ３はたとえばプラズマＵＳＧ膜よりなっており、１０ＧＰａ程度の硬度を有している。このように第１の層間絶縁膜ＩＬ１は７ＧＰａ以下の硬度を有し、かつ第２および第３の層間絶縁膜ＩＬ２、ＩＬ３は７ＧＰａより高い硬度を有しているため、第１の層間絶縁膜ＩＬ１の硬度は第２および第３の層間絶縁膜ＩＬ２、ＩＬ３の硬度よりも低くなっている。なお、この硬度は、たとえばインデンテーション法（尖った圧子を膜表面に押し込みながら必要な荷重（力）を測定する方法）により測定することができる。
【００２２】
次に、本実施の形態の半導体装置の製造方法について説明する。
図２〜図１１は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図２を参照して、たとえばシリコンよりなる半導体基板ＳＵＢの主表面に溝ＴＲＣが形成された後に、その溝ＴＲＣ内に絶縁膜ＥＩが埋め込まれることにより、ＳＴＩよりなる素子分離構造ＴＩが形成される。この後、半導体基板ＳＵＢの主表面が酸素と水分を含む雰囲気化で熱処理される。これにより、半導体基板ＳＵＢの主表面のシリコンが酸化されて、たとえばシリコン酸化膜よりなるゲート絶縁膜ＧＩが形成される。ここでは、ゲート絶縁膜ＧＩとしてたとえば約９５０℃の温度で酸化処理が行なわれて約８ｎｍの厚みのシリコン酸化膜が形成される。
【００２３】
図３を参照して、ゲート絶縁膜ＧＩ上に不純物がドープされた多結晶シリコンからなるゲート用導電層ＧＥが形成される。このゲート用導電層ＧＥが、一般的な写真製版技術およびプラズマエッチング技術でパターニングされる。これにより、ゲート用導電層ＧＥからゲート電極層ＧＥが形成される。ここでは、たとえば高さ１８０ｎｍのゲート電極層ＧＥが形成される。
【００２４】
この後、ゲート電極層ＧＥなどをマスクとして、たとえばイオン注入などにより半導体基板ＳＵＢの主表面に不純物が注入される。これにより、半導体基板ＳＵＢの主表面にソース／ドレイン領域をなす低濃度領域ＬＤが形成される。
【００２５】
図４を参照して、ゲート電極層ＧＥを覆うように半導体基板ＳＵＢの主表面全面にたとえば熱ＣＶＤ法により２０ｎｍの膜厚のシリコン窒化膜よりなる絶縁膜ＳＷＩが形成される。この絶縁膜ＳＷＩに、ゲート電極層ＧＥの上面および半導体基板ＳＵＢの主表面が露出するまでたとえばプラズマを用いたエッチバックが施される。これにより、ゲート電極層ＧＥの側面を覆うように、たとえばシリコン窒化膜からなるサイドウォールスペーサ状の側壁絶縁膜ＳＷＩが形成される。
【００２６】
この後、ゲート電極層ＧＥ、側壁絶縁膜ＳＷＩなどをマスクとして、たとえばイオン注入などにより半導体基板ＳＵＢの主表面に不純物が注入される。これにより、半導体基板ＳＵＢの主表面にソース／ドレイン領域をなす高濃度領域ＨＤが形成される。この高濃度領域ＨＤと低濃度領域ＬＤとによりＬＤＤ構造のソース／ドレイン領域ＳＤが形成される。
【００２７】
図５を参照して、半導体基板ＳＵＢの主表面全面に、たとえばスパッタにより１０ｎｍの膜厚のニッケル層が形成され、その後５００℃での熱処理が施される。これにより、半導体基板ＳＵＢの露出した主表面およびゲート電極層ＧＥの上面に、たとえばニッケルシリサイドよりなるシリサイド層ＳＣが形成される。上記により、半導体基板ＳＵＢの主表面上には、たとえばゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩよりなる下地パターン層が形成される。
【００２８】
図６を参照して、下地パターン層（ゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩ）を覆うように半導体基板ＳＵＢの主表面に、たとえばプラズマＣＶＤ法により４５０℃の温度にて４０ｎｍの膜厚でシリコン窒化膜からなるエッチングストッパ層ＥＳが形成される。このエッチングストッパ層ＥＳ上に、たとえばオゾンと正珪酸四エチル（有機材料）を原料とした熱ＣＶＤ法により４５０℃の温度にて１５０ｎｍの膜厚でＯ3／ＴＥＯＳ系ＵＳＧ膜よりなる第１の層間絶縁膜ＩＬ１が形成される。
【００２９】
図７を参照して、第１の層間絶縁膜ＩＬ１上に、たとえばプラズマＣＶＤ法により１５０ｎｍの膜厚でプラズマＵＳＧ膜よりなる第２の層間絶縁膜ＩＬ２が形成される。なお、この段階ではまだ上部に配線構造を形成する訳ではないので、完全な平坦化は必要ない。従って、成膜量が少なくても問題ない。
【００３０】
図８を参照して、たとえばＣＭＰ法により第２の層間絶縁膜ＩＬ２が研磨され、これにより第２の層間絶縁膜ＩＬ２の下にある第１の層間絶縁膜ＩＬ１の一部表面が露出する。この際、下地パターン層の凸部（つまりゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩが形成された領域）の上方において第２の層間絶縁膜ＩＬ２から第１の層間絶縁膜ＩＬ１の一部表面が露出する。上記の第２の層間絶縁膜ＩＬ２の成膜工程において第２の層間絶縁膜ＩＬ２の成膜量を減らすことで、このＣＭＰ法による研磨量を連動して減らすことができる。
【００３１】
図９を参照して、第２の層間絶縁膜ＩＬ２から第１の層間絶縁膜ＩＬ１が露出した状態でフッ酸系のウエットエッチング（等方性エッチング）が行われる。このフッ酸系のウエットエッチングでは、Ｏ3／ＴＥＯＳ系ＵＳＧ膜の方がプラズマＵＳＧ膜よりエッチング速度が大きくなる。このため、上記のフッ酸系のウエットエッチングを行うことで、第１の層間絶縁膜ＩＬ１を第２の層間絶縁膜ＩＬ２よりも優先的にエッチングすることができる。これにより、下地パターンの凸部（つまりゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩが形成された領域）上方に位置する第１の層間絶縁膜ＩＬ１が選択的にエッチング除去され、減厚される。
【００３２】
仮に第１の層間絶縁膜ＩＬ１と第２の層間絶縁膜ＩＬ２とのウエットエッチングにおける速度差が大きすぎる場合には、図６で示した第１の層間絶縁膜ＩＬ１の成膜後に適当な熱処理を行って第１の層間絶縁膜ＩＬ１を改質することで、上記のウエットエッチングにおける第１の層間絶縁膜ＩＬ１のエッチングレートを下げることもできる。
【００３３】
図１０を参照して、第１および第２の層間絶縁膜ＩＬ１、ＩＬ２の上に、たとえばプラズマＣＶＤ法により２００ｎｍの膜厚でプラズマＵＳＧ膜よりなる第３の層間絶縁膜ＩＬ３が形成される。
【００３４】
図１１を参照して、第３の層間絶縁膜ＩＬ３の上面がＣＭＰ法により平坦化される。
この後、層間絶縁膜ＩＬ１〜ＩＬ３とエッチングストッパ層ＥＳとを貫通してソース／ドレイン領域ＳＤに達する貫通孔ＴＨが形成され、この貫通孔ＴＨ内に導電層ＣＬが埋め込まれることにより、図１に示す本実施の形態の半導体装置が製造される。
【００３５】
本実施の形態によれば、図９に示すように下地パターンの凸部（つまりゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩが形成された領域）上方の第１の層間絶縁膜ＩＬ１が優先的にエッチング除去されるため、図１１に示すＣＭＰ研磨により上面を平坦化する際にスクラッチの発生を抑制することができる。以下、そのことを説明する。
【００３６】
図１２は、たとえばＯ3／ＴＥＯＳ系ＵＳＧ膜ＩＬ１１とプラズマＵＳＧ膜ＩＬ１２とを１層ずつ順に積層した後の半導体装置の構成を概略的に示す断面図である。この図１２を参照して、層間絶縁膜の膜厚バラツキを考えてみる。Ｏ3／ＴＥＯＳ系ＵＳＧ膜ＩＬ１１の平均膜厚が１５０ｎｍ、プラズマＵＳＧ膜ＩＬ１２の平均膜厚が３００ｎｍである場合、合計の平均膜厚は４５０ｎｍとなる。
【００３７】
これら各工程の成膜量、若しくは除膜量のバラツキが平均値に対して±１０％でカバーできているとすると、成膜の２工程合計で４５０ｎｍ±１０％、すなわち４０５ｎｍ〜４９５ｎｍの範囲で層間絶縁膜の膜厚がばらついていることになる。貫通孔ＴＨの開口可能な層間絶縁膜膜厚の上限が３００ｎｍの場合、ＣＭＰ法により、最低４９５−３００＝１９５ｎｍの厚み研磨する必要がある。この値がＣＭＰの研磨量の最小値、すなわち平均研磨量の−１０％とするならば、必要な平均研磨量は２１６ｎｍ、さらに研磨量の最大値は２３８ｎｍとなる。
【００３８】
一方で最も層間絶縁膜が薄い部分をＣＭＰ法で最も研磨した場合を想定すると、４０５−２３８＝１６７ｎｍとなる。この部分のＯ3／ＴＥＯＳ系ＵＳＧ膜ＩＬ１１の膜厚は１５０ｎｍ−１５ｎｍ（つまり１５０ｎｍの１０％）＝１３５ｎｍであり、その上部のプラズマＵＳＧ膜ＩＬ１２の厚みは１６７−１３５＝３２ｎｍであり、３０ｎｍ程度しか残らない。
【００３９】
以上の考察は層間絶縁膜の下に下地パターンによる凹凸がない場合であるが、実際には配線構造の凹凸がある。前述の例において配線段差が３０ｎｍ以上あると配線上のプラズマＵＳＧ膜は全て研磨され、Ｏ3／ＴＥＯＳ系ＵＳＧ膜ＩＬ１１が露出することになる。図１３にこの様子を示す。図１３に示すように、Ｏ3／ＴＥＯＳ系ＵＳＧ膜ＩＬ１１が露出している部分ではＣＭＰ法によるスクラッチが発生する可能性がある。
【００４０】
一方、本実施の形態においては、図８に示すように第１の層間絶縁膜ＩＬ１の凹部を埋め込むように第２の層間絶縁膜ＩＬ２が形成された後に、図９に示すように第２の層間絶縁膜ＩＬ２がマスクのように用いられて第１の層間絶縁膜ＩＬ１の凸部が優先的に除去される。これにより、半導体基板ＳＵＢの主表面からの第１の層間絶縁膜ＩＬ１の最も高い位置は、半導体基板ＳＵＢの主表面からの第２の層間絶縁膜ＩＬ２の最も高い位置よりも低くなる。
【００４１】
この状態で、第１および第２の層間絶縁膜ＩＬ１、ＩＬ２上に第３の層間絶縁膜ＩＬ３が成膜されると、図１４に示すように、半導体基板ＳＵＢの主表面からの第３の層間絶縁膜ＩＬ３の最も高い位置（たとえばポイントＰ３）は、半導体基板ＳＵＢの主表面からの第２の層間絶縁膜ＩＬ２の最も高い位置（たとえばポイントＰ２）の真上に位置することになる。
【００４２】
ここで、半導体基板ＳＵＢの主表面からの第１の層間絶縁膜ＩＬ１の最も高い位置（Ｐ１）は、上記の第２の層間絶縁膜ＩＬ２の最も高い位置（Ｐ２）よりも低い位置にある。このため、第３の層間絶縁膜ＩＬ３の最も高い位置（Ｐ３）から第１の層間絶縁膜ＩＬ１の最も高い位置（Ｐ１）までの距離Ｔ３は、第３の層間絶縁膜ＩＬ３の膜厚Ｔ１と、第２の層間絶縁膜ＩＬ２の最も高い位置（Ｐ２）から第１の層間絶縁膜ＩＬ１の最も高い位置（Ｐ１）までの距離Ｔ２との和となる。この距離Ｔ３は、図１２に示す構成の層間絶縁膜ＩＬ１２の最も高い位置（Ｐ１２）から層間絶縁膜ＩＬ１１の最も高い位置（Ｐ１１）までの距離Ｔ１よりも、距離Ｔ２だけ長くなっている。
【００４３】
このように本実施の形態においては、下地パターンの凸部（つまりゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩが形成された領域）上方の第１の層間絶縁膜ＩＬ１を優先的にエッチング除去することで、ＣＭＰ研磨時の第３の層間絶縁膜ＩＬ３の上面から第１の層間絶縁膜ＩＬ１に達するまでの物理的な距離を大きく確保することができる。このため、このＣＭＰ研磨時に第１の層間絶縁膜ＩＬ１が露出することを防止することができ、それにより第１の層間絶縁膜ＩＬ１にスクラッチが生じることを抑制することができる。
【００４４】
また図８におけるＣＭＰ法により第１の層間絶縁膜ＩＬ１にスクラッチが生じる場合もある。しかし、図９におけるフッ酸系のウエットエッチングにより第１の層間絶縁膜ＩＬ１を選択的に除去することにより、第１の層間絶縁膜ＩＬ１のスクラッチが生じた部分も除去される。よって、従来例のようなスクラッチによる問題は本実施の形態においては生じない。
【００４５】
（実施の形態２）
上記の実施の形態１においては、図９でウエットエッチング（等方性エッチング）により第１の層間絶縁膜ＩＬ１の凸部を優先的にエッチングする場合について説明したが、第１の層間絶縁膜ＩＬ１の凸部はドライエッチング（異方性エッチング）によって優先的にエッチングされてもよい。以下、その内容について説明する。
【００４６】
図１５は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図１５を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、層間絶縁膜の構成において異なっている。
【００４７】
本実施の形態の構成においては、エッチングストッパ層ＥＳ上に、層間絶縁膜ＩＬ１、ＩＬ２１、ＩＬ２２が形成されている。第１の層間絶縁膜ＩＬ１は、エッチングストッパ層ＥＳ上を覆うように形成されている。この第１の層間絶縁膜ＩＬ１は、たとえばＯ3／ＴＥＯＳ系ＵＳＧ膜よりなっている。
【００４８】
この第１の層間絶縁膜ＩＬ１上に第２の層間絶縁膜ＩＬ２１が選択的に形成されている。この第２の層間絶縁膜ＩＬ２１は、たとえばプラズマＵＳＧ膜よりなっている。この第２の層間絶縁膜ＩＬ２１は、下地パターン層の凹部、つまりゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩが形成されていない領域上に位置している。
【００４９】
第１および第２の層間絶縁膜ＩＬ１、ＩＬ２１を覆うように第３の層間絶縁膜ＩＬ２２が形成されている。この第３の層間絶縁膜ＩＬ２２は、たとえばプラズマＵＳＧ膜よりなっており、たとえばＣＭＰ法により平坦化された上面を有している。
【００５０】
第３の層間絶縁膜ＩＬ２２の上面から上記の絶縁膜ＥＳ、ＩＬ１、ＩＬ２１、ＩＬ２２を貫通してソース／ドレイン領域ＳＤに達するように貫通孔ＴＨが形成されている。この貫通孔ＴＨ内には、埋め込み導電層ＣＬがソース／ドレイン領域ＳＤと電気的に接続するように形成されている。
【００５１】
第１の層間絶縁膜ＩＬ１の第２の層間絶縁膜ＩＬ２１が形成されていない部分の表面には凹部が設けられている。この凹部は、ドライエッチングを経て形成されるものであるため、図１に示す構成の凹部よりも側壁と底壁との交差部のエッジが急峻になっている。
【００５２】
第２の層間絶縁膜ＩＬ２１の最上部の半導体基板ＳＵＢの主表面からの高さ位置Ｈ１１が、第１の層間絶縁膜ＩＬ１の最上部の半導体基板ＳＵＢの主表面からの高さ位置Ｈ１２よりも高くなっている。また第１の層間絶縁膜ＩＬ１の下地パターン層の形成領域上に形成された部分の厚みＨ１３が、第１の層間絶縁膜ＩＬ１の下地パターン層の形成領域以外の領域上に形成された部分の厚み（たとえばＨ１４）よりも薄くなっている。
【００５３】
また第１の層間絶縁膜ＩＬ１はたとえばＯ3／ＴＥＯＳ系ＵＳＧ膜よりなっており、５．５ＧＰａ程度の硬度を有している。第２および第３の層間絶縁膜ＩＬ２１、ＩＬ２２はたとえばプラズマＵＳＧ膜よりなっており、１０ＧＰａ程度の硬度を有している。このように第１の層間絶縁膜ＩＬ１は７ＧＰａ以下の硬度を有し、かつ第２および第３の層間絶縁膜ＩＬ２１、ＩＬ２２は７ＧＰａより高い硬度を有しているため、第１の層間絶縁膜ＩＬ１の硬度は第２および第３の層間絶縁膜ＩＬ２１、ＩＬ２２の硬度よりも低くなっている。
【００５４】
なお、これ以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００５５】
次に、本実施の形態の半導体装置の製造方法について説明する。
図１６〜図１９は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図１〜図６に示す実施の形態１の工程と同様の工程を経る。この後、図１６を参照して、第１の層間絶縁膜ＩＬ１上に、たとえばプラズマＣＶＤ法により１００ｎｍの膜厚でプラズマＵＳＧ膜よりなる第２の層間絶縁膜ＩＬ２１が形成される。この第２の層間絶縁膜ＩＬ２１上に、たとえば５０ｎｍの膜厚でシリコン窒化膜よりなるエッチングストッパ層ＥＳ２が形成される。このエッチングストッパ層ＥＳ２上に、たとえばプラズマＣＶＤ法により１００ｎｍの膜厚でプラズマＵＳＧ膜よりなる絶縁膜ＩＬ３１が形成される。
【００５６】
図１７を参照して、たとえばＣＭＰ法により絶縁膜ＩＬ３１およびエッチングストッパ層ＥＳ２が研磨され、これにより第２の層間絶縁膜ＩＬ２１の一部表面が露出する。この際、下地パターンの凸部（つまりゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩが形成された領域）の真上に位置する第２の層間絶縁膜ＩＬ２１の一部表面が露出する。この際、適当なＣＭＰ法の条件を用いることで、エッチングストッパ層ＥＳ２をＣＭＰ法における終点検出層として使用することもできる。
【００５７】
図１８を参照して、エッチングストッパ層ＥＳ２から層間絶縁膜ＩＬ２１が露出した状態でドライエッチングが行われる。このドライエッチングでは、ＣＦ4ガスを用いることにより、シリコン窒化膜に対するＵＳＧ膜のエッチング選択比が確保されている。このドライエッチングにより、ＵＳＧ膜よりなる絶縁膜ＩＬ３１、ＩＬ２１、ＩＬ１が異方的にエッチング除去される。これにより、絶縁膜ＩＬ３１はほとんど除去されてエッチングストッパ層ＥＳの表面が露出し、かつエッチングストッパ層ＥＳから露出した層間絶縁膜ＩＬ２１、ＩＬ１の表面に凹部（溝）が形成される。この後、リン酸によりエッチングストッパ層ＥＳ２が選択的にエッチング除去される。
【００５８】
図１９を参照して、第１および第２の層間絶縁膜ＩＬ１、ＩＬ２１上に、たとえばＨＤＰ（High Density Plasma）−ＣＶＤ法によりプラズマＵＳＧ膜よりなる第３の層間絶縁膜ＩＬ２２が形成される。そして、第３の層間絶縁膜ＩＬ２２の上面がＣＭＰ法により平坦化される。この後、層間絶縁膜ＩＬ２２、ＩＬ２１、ＩＬ１とエッチングストッパ層ＥＳとを貫通してソース／ドレイン領域ＳＤに達する貫通孔ＴＨが形成され、この貫通孔ＴＨ内に導電層ＣＬが埋め込まれることにより、図１５に示す本実施の形態の半導体装置が製造される。
【００５９】
本実施の形態によれば、実施の形態１と同様、図１８に示すように下地パターンの凸部（つまりゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩが形成された領域）上方の層間絶縁膜ＩＬ１、ＩＬ２１が優先的にエッチング除去されるため、図１９に示すＣＭＰ研磨により第３の層間絶縁膜ＩＬ２２の上面を平坦化する際にスクラッチの発生を抑制することができる。
【００６０】
上記の実施の形態１および２においては下地パターン層としてゲート絶縁膜ＧＩ、ゲート電極層ＧＥおよび側壁絶縁膜ＳＷＩについて説明したが、下地パターン層はこれに限定されるものではなく、配線などの他の導電層や絶縁膜による凹凸よりなるパターンであってもよい。
【００６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６２】
本発明は、平坦化された絶縁膜を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の１０工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１２】たとえばＯ3／ＴＥＯＳ系ＵＳＧ膜ＩＬ１１とプラズマＵＳＧ膜ＩＬ１２とを１層ずつ順に積層した後の半導体装置の構成を概略的に示す断面図である。
【図１３】図１２の状態からプラズマＵＳＧ膜ＩＬ１２の上面をＣＭＰ法により平坦化した場合にＯ3／ＴＥＯＳ系ＵＳＧ膜ＩＬ１１が露出した様子を示す概略断面図である。
【図１４】本発明の実施の形態１において、ＣＭＰ研磨時の層間絶縁膜ＩＬ３の上面から層間絶縁膜ＩＬ１に達するまでの物理的な距離を大きく確保できることを説明するための概略断面図である。
【図１５】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１７】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１８】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１９】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。
【符号の説明】
【００６４】
ＣＬ  導電層、ＥＩ  埋め込み絶縁膜、ＥＳ，ＥＳ２  エッチングストッパ層、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁膜、ＨＤ  高濃度領域、ＩＬ１〜ＩＬ３，ＩＬ１１，ＩＬ１２，ＩＬ２１，ＩＬ２２，ＩＬ３１  層間絶縁膜、ＬＤ  低濃度領域、ＳＣ  シリサイド層、ＳＤ  ソース／ドレイン領域、ＳＷＩ  側壁絶縁膜、ＳＵＢ  半導体基板、ＴＨ  貫通孔、ＴＩ  素子分離構造、ＴＲ  トランジスタ、ＴＲＣ  溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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