(57)【要約】【課題】メモリチップ全体の動作を遅延させることなくＲＯＭ−ＦＵＳＥ領域に対するカップリングノイズの影響を低減して、メモリチップの信頼性を向上する不揮発性半導体記憶装置を提供する。【解決手段】本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する制御情報メモリ制御部と、を備える。【選択図】図４
2009003979.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、
前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、
前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、
前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する制御情報メモリ制御部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御情報メモリ制御部は、前記メモリセルアレイ全体の消去動作に際して前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御情報メモリ制御部は、前記メモリセルアレイ全体の消去動作に際して前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタをカットオフすることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御情報メモリ制御部は、前記メモリセルアレイ全体の消去動作に際して前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタを各々制御することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、
前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、
前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、を備える不揮発性半導体記憶装置の動作を制御する制御方法であって、
前記メモリセルアレイ全体の消去動作に際して、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御することを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にＲＯＭ−ＦＵＳＥを備えた不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置には、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイを備えたＮＡＮＤ型フラッシュメモリがある。このＮＡＮＤ型フラッシュメモリでは、出荷前のメモリセルアレイの動作テスト（データ書き込み、データ読み出し、消去等）において、その動作特性が設計上の許容範囲内に有るか否かが確認され、動作を制御するパラメータ（データ書き込み、データ読み出し、消去等の動作に伴う電圧レベル等）が取得される。この動作テストにおいて取得されたパラメータは、メモリセルアレイ内に予め設定されたＲＯＭ−ＦＵＳＥ領域に記憶されて出荷される。
【０００３】
また、ＮＡＮＤ型フラッシュメモリでは、記憶容量の増大、実装面積の縮小及び製造コストの低減といった市場の要求に対応するため、メモリセル面積を縮小する微細加工技術やメモリセルに記憶するデータを多値化する技術等の開発が進められている。このため、実際のＮＡＮＤ型フラッシュメモリチップでは、メモリセルアレイを形成する素子間や配線間の距離が縮小し、その動作に際してカップリングノイズという現象が発生することが知られている。すなわち、素子間や配線間の距離が縮小するに伴い、動作対象のメモリセルに接続された配線に駆動電圧が印加された際に非動作対象のメモリセルに接続された配線との間に容量結合が発生し、非動作対象のメモリセルが誤動作するという現象である。このカップリングノイズの現象が顕著に現れる動作モードとしては、例えば、メモリセルアレイ全体を一括して消去するチップ消去モードがある。
【０００４】
上記チップ消去モードに際しては、上記ＲＯＭ−ＦＵＳＥ領域を除くメモリセル全体を一括消去する消去電圧が印加される。この消去電圧をディスチャージする際の速度が速いと、消去電圧が印加されたメモリセルに接続された配線とＲＯＭ−ＦＵＳＥ領域に接続された配線との間にカップリングノイズが発生し、ＲＯＭ−ＦＵＳＥ領域に記憶された上記パラメータが誤消去される可能性がある。このＲＯＭ−ＦＵＳＥ領域における誤消去を防止するため、例えば、特許文献１では、ブロック消去時に選択ブロックの選択ゲート用トランスファーゲート及び非選択ブロックの全トランスファーゲートの導通を防止するように、選択ゲート用トランスファーゲート及び非選択ブロックの全トランスファーゲートに印加する電圧を制御して、メモリセルの誤消去と選択ゲートの酸化膜の破壊を防止している。但し、メモリセルの微細化に伴って、消去電圧を印加する速度に比べてディスチャージする速度が長くなるため、ＮＡＮＤ型フラッシュメモリ全体の動作を遅延させることになる。
【特許文献１】特許第３５４４７４３号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリチップ全体の動作を遅延させることなくＲＯＭ−ＦＵＳＥ領域に対するカップリングノイズの影響を低減して、メモリチップの信頼性を向上する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する制御情報メモリ制御部と、を備える。
【０００７】
本発明の一実施の形態に係る不揮発性半導体記憶装置の制御方法は、複数のメモリセルを接続したメモリストリングを複数含むメモリセルアレイと、前記メモリセル毎に接続されるワード線を各々駆動する複数のゲートトランジスタを有するワード線駆動部と、前記ゲートトランジスタ毎に接続される複数の制御ゲート線の各々に駆動信号を供給する制御ゲート線駆動部と、を備える不揮発性半導体記憶装置の動作を制御する制御方法であって、前記メモリセルアレイ全体の消去動作に際して、前記複数のメモリストリングのうち前記メモリセルアレイの動作に係る制御情報を記憶するメモリストリングに接続された前記複数のワード線を駆動する前記複数のゲートトランジスタの動作を制御して、当該複数のワード線の電位を制御する。
【発明の効果】
【０００８】
本発明よれば、チップ消去動作においてメモリチップ全体の動作遅延させることなくカップリングノイズによるＲＯＭ−ＦＵＳＥの誤消去を防止する不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００１０】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ＷＬドライバ３、ＣＧドライバ４及びレベルシフタ５を有する。
【００１１】
メモリセルアレイ２は、複数のメモリセル（図示せず）を直列に接続した複数のメモリセルストリングを有し、その複数のメモリストリングの各一端部にドレイン側選択ゲートトランジスタ（図示せず）を介してビット線ＢＬ１〜ＢＬｍが接続され、その他端部にソース側選択ゲートトランジスタ（図示せず）を介してソース線ＳＬが接続されている。各メモリセルは、浮遊ゲート及び制御ゲートの二層ゲート構造を有するセルトランジスタが用いられている。各セルトランジスタの制御ゲートには、ワード線ＷＬ１〜ＷＬｎが接続されている。また、ソース側選択ゲートトランジスタのゲート端子には、ソース側選択ゲート線ＳＧＳが接続され、ドレイン側選択ゲートトランジスタのゲート端子には、ドレイン側選択ゲート線ＳＧＤが接続されている。
【００１２】
また、メモリセルアレイ２内の一部のメモリストリングは、ＲＯＭ−ＦＵＳＥ２ａとして用いられる。ＲＯＭ−ＦＵＳＥ２ａは、メモリセルアレイ２の動作を制御するパラメータ（データ書き込み、データ読み出し、消去等の動作に伴う電圧レベル等）を記憶する。
【００１３】
図２には、メモリセルアレイ２を構成する一つのメモリストリングのビット線(ＢＬ)８８に沿った断面を示している。メモリセルＭＣは、ｎ型シリコン基板或いはｎ型ウェル７６に形成された、ｐ型ウェル７８に形成される。メモリセルＭＣは、隣接するもの同士でソース、ドレイン拡散層８０を共有して、浮遊ゲート８２と制御ゲート８４の積層構造をもって構成される。制御ゲート８４は、図の面の法線方向の複数のメモリセルＭＣに共通するワード線３６にパターニングされる。メモリセルアレイ２は、層間絶縁膜８６で覆われる。層間絶縁膜８６内部に埋め込まれる、メモリセルブロック３４内のソース側選択ゲート線８２は、一方の選択ゲートトランジスタＳ１（ソース側セレクトゲートトランジスタ）のソース拡散層８０ｂにコンタクトする。層間絶縁膜８６上に形成されるビット線（ＢＬ）８８は、他方の選択ゲートトランジスタＳ２（ドレイン側セレクトゲートトランジスタ）のドレイン拡散層８０ａにコンタクトする。これらのソース線８２及びビット線８８のコンタクトは、隣接するＮＡＮＤセルユニット３５で共有される。
【００１４】
この様に、メモリセルアレイ２のメモリストリングでは、ＮＡＮＤセルユニット３５内で隣接するメモリセルＭＣが拡散層を共有し、また隣接するＮＡＮＤセルユニット３５が配線コンタクトを共有する。詳細説明は省くが、図２の面の法線方向には、ストライプパターンの素子領域と素子分離領域が交互に配列され、その各素子領域とこれに直交するストライプパターンのワード線（ＷＬ１〜ＷＬ１６）３６の各交点にメモリセルＭＣが構成される。
【００１５】
ＷＬドライバ３は、入力段に複数の制御ゲート線ＣＧ１〜ＣＧｎが接続され、出力段に複数のワード線ＷＬ１〜ＷＬｎが接続され、その制御ゲート線ＣＧ１〜ＣＧｎとワード線ＷＬ１〜ＷＬｎの間には、転送トランジスタＴ１〜Ｔｎが接続されている。また、転送トランジスタＴ１〜Ｔｎの各ゲート端子には、レベルシフタ５が接続されている。ＷＬドライバ３は、レベルシフタ５から入力されるＶＲＤＥＣ信号及びＲＤＥＣＡ信号により転送トランジスタＴ１〜Ｔｎを選択的にＯＮして、書き込み、読み出し、又は消去対象のセルトランジスタに接続されたワード線ＷＬを選択する。
【００１６】
また、ＷＬドライバ３は、メモリセルアレイ２内のＲＯＭ−ＦＵＳＥ２ａ以外の全メモリセルを一括して消去するチップ消去動作の際に、消去対象のセルトランジスタに接続されたワード線ＷＬ１〜ＷＬ４，ＷＬｎ−３〜ＷＬｎを選択し、ＣＧドライバ４から制御ゲート線ＣＧを介して供給される０Ｖ（もしくは０Ｖに近い電位）を選択ワード線ＷＬに転送する。この時、選択ワード線ＷＬ１〜ＷＬ４，ＷＬｎ−３〜ＷＬｎ（図４参照）に接続された転送トランジスタＴ１〜Ｔ４，Ｔｎ−３〜Ｔｎのゲート端子には、レベルシフタ５から転送トランジスタＴ１〜Ｔ４，Ｔｎ−３〜Ｔｎを導通状態とする電圧Ｖｄｄが印加される。選択ワード線ＷＬ１〜ＷＬ４，ＷＬｎ−３〜ＷＬｎには０Ｖ（もしくは０Ｖに近い電位）が印加され、選択ワード線ＷＬ１〜ＷＬ４，ＷＬｎ−３〜ＷＬｎに接続されたセルトランジスタのウェル（Ｗｅｌｌ、図２のｐ型ウェル７８）には消去電圧ＶＥＲＡが印加される。その結果、消去対象のセルトランジスタの浮遊ゲートに蓄積された電子が引き抜かれてデータが消去される。また、ＷＬドライバ３は、チップ消去動作の際に、ＲＯＭ−ＦＵＳＥ２ａに接続された後述するワード線ＷＬｉ−３〜ＷＬｉ（図３、図４参照）を非選択とする。この時、非選択ワード線ＷＬｉ−３〜ＷＬｉに接続された転送トランジスタＴｉ−３〜Ｔｉのゲート端子には、レベルシフタ５から転送トランジスタＴｉ−３〜Ｔｉを非導通状態とする０Ｖが印加される。その結果、非選択ワード線ＷＬｉ−３〜ＷＬｉはフローティング状態となり、ＲＯＭ−ＦＵＳＥ２ａを構成するセルトランジスタのウェル電位が消去電圧ＶＲＥＡに近い電位に上昇する。このため、ＲＯＭ−ＦＵＳＥ２ａに記憶されている情報は消去されない。さらに、チップ消去動作の終了時に消去電圧ＶＲＥＡをディスチャージする必要がある。このディスチャージの際に、非選択ワード線ＷＬｉ−３〜ＷＬｉの電位はウェルとのカップリングにより０Ｖから負電位に下げられる可能性があるが、後述する制御情報保持用トランジスタ４０（図３、図４参照）の動作により転送トランジスタＴｉ−３〜Ｔｉの非導通状態が維持されるため、ＲＯＭ−ＦＵＳＥ２ａに記憶されている情報は誤消去されない。
【００１７】
ＣＧドライバ４は、ワード線ＷＬ１〜ＷＬｎと同数の制御ゲート線ＣＧ１〜ＣＧｎの端部に接続される。ＣＧドライバ４は、外部のコントローラ（図示せず）から入力される各種入力信号及び各種電源により動作する。ＣＧドライバ４は、上記メモリセルアレイ２の動作（データ書き込み、データ読み出し、消去等）に際してＷＬドライバ３に対して動作電圧を動作対象の選択ワード線ＷＬに対応する制御ゲート線ＣＧを介してＷＬドライバ３に供給する。
【００１８】
レベルシフタ５は、図３に示す回路により構成される。図３において、レベルシフタ５は、デプレッション型ＮＭＯＳトランジスタ５１を備えている。デプレッション型ＮＭＯＳトランジスタ５１は、ソース端子が外部のアドレスデコーダ（図示せず）に接続され、ドレイン端子が高耐圧デプレッション型ＮＭＯＳトランジスタ５２のソース端子に接続されている。この高耐圧デプレッション型ＮＭＯＳトランジスタ５２のゲート端子は、デプレッション型ＮＭＯＳトランジスタ５１のゲート端子と共にＢＳＴＯＮ端子に接続されている。高耐圧デプレッション型ＮＭＯＳトランジスタ５２は、デプレッション型ＮＭＯＳトランジスタ５１と共にＢＳＴＯＮ端子からＢＳＴＯＮ信号（“Ｈｉ”レベルの信号）を受けると、アドレスデコーダから出力されたＲＤＥＣＡＤ信号を通過させて、このＲＤＥＣＡＤ信号を高耐圧デプレッション型ＮＭＯＳトランジスタ５２のドレイン端子へ伝達可能とする。
【００１９】
また、アドレスデコーダとデプレッション型ＮＭＯＳトランジスタ５１とを結ぶ信号線は、インバータ５３の入力端子にも接続されている。インバータ５３は、アドレスデコーダから出力されたＲＤＥＣＡＤ信号が入力されると、このＲＤＥＣＡＤ信号を反転したＲＤＥＣＡＤｎ信号を出力する。
【００２０】
インバータ５３の出力端子には、高耐圧ＰＭＯＳトランジスタ５４のゲート端子が接続されている。この高耐圧ＰＭＯＳトランジスタ５４のドレイン端子は、前述の高耐圧デプレッション型ＮＭＯＳトランジスタ５２のドレイン端子に接続されており、高耐圧ＰＭＯＳトランジスタ５４のソース端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ５５のソース端子に接続されている。高耐圧デプレッション型ＮＭＯＳトランジスタ５５のゲート端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ５２のドレイン端子に接続されており、高耐圧デプレッション型ＮＭＯＳトランジスタ５２を通過した前述のＲＤＥＣＡＤ信号に応じて高耐圧デプレッション型ＮＭＯＳトランジスタ５５のソース端子に入力されたＶＲＤＥＣ信号を高耐圧ＰＭＯＳトランジスタ５４のソース端子へ通過させる。
【００２１】
また、高耐圧デプレッション型ＮＭＯＳトランジスタ５２のドレイン端子は、ＷＬドライバ３内の転送トランジスタＴ１〜Ｔｎのゲート端子に接続されている。なお、この図３では、ＷＬドライバ３内の転送トランジスタＴ１〜Ｔｎのうち、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉを選択する転送トランジスタＴｉ−３〜Ｔｉ−１のゲート端子に接続される部分のみを示している。転送トランジスタＴ１〜Ｔｎは、複数（本第１の実施の形態では、例えば、１６個）の高耐圧ＮＭＯＳトランジスタで構成されている。転送トランジスタＴ１〜Ｔｎの各ゲート端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ５２のドレイン端子に共通接続されている。さらに、各転送トランジスタＴ１〜Ｔｎのソース端子には、前述のワード線ＷＬ１〜ＷＬｎが各々接続されている。転送トランジスタＴ１〜Ｔｎの各ドレイン端子には、制御ゲート線ＣＧ１〜ＣＧｎが接続されている。制御ゲート線ＣＧ１〜ＣＧｎは、選択メモリストリングの各ワード線に電圧を供給する信号線である。
【００２２】
図３のレベルシフタ５が選択ブロックの場合(ＲＥＤＣＡＤ信号が“Ｈｉ”の場合)、転送トランジスタＴｉ−３〜Ｔｉ−１の各ゲート端子に“Ｈｉ”レベルが転送され、高耐圧ＰＭＯＳトランジスタ５４及び高耐圧デプレッション型ＮＭＯＳトランジスタ５５がそれぞれ導通し、正帰還増幅によって転送トランジスタＴｉ−３〜Ｔｉ−１の各ゲート端子には上記ＶＲＤＥＣ信号に基づくＴｒａｎｓｆｅｒＧ信号が転送される。図３のレベルシフタ５が非選択ブロックの場合(ＲＥＤＣＡＤ信号が“Ｌ”の場合)、転送トランジスタＴｉ−３〜Ｔｉ−１の各ゲート端子に“Ｌｏｗ”レベルが転送され、高耐圧ＰＭＯＳトランジスタ５４及び高耐圧デプレッション型ＮＭＯＳトランジスタ５５が非導通(カットオフ)状態になり、転送トランジスタＴｉ−３〜Ｔｉ−１の各ゲート端子は“Ｌｏｗ”レベルになる。このように、ＲＤＥＣＡＤ信号に応じて各転送トランジスタＴｉ−３〜Ｔｉ−１をオン／オフ制御することで、各ワード線ＷＬを活性化（信号供給状態）させたり、不活性化（信号非供給状態）させたりすることができる。
【００２３】
また、図３において、転送トランジスタＴｉ−３のドレイン端子には、制御情報保持用トランジスタ４０のドレイン端子が接続され、転送トランジスタＴｉ−３のゲート端子には、制御情報保持用トランジスタ４０のソース端子が接続されている。制御情報保持用トランジスタ（制御情報メモリ制御部）４０は、高耐圧ＮＭＯＳトランジスタで構成されている。制御情報保持用トランジスタ４０のゲート端子には、外部のコントローラ（図示せず）からＦＥ＿Ｇ信号が印加される。制御情報保持用トランジスタ４０は、ＦＥ＿Ｇ信号が“Ｈｉ”レベルの場合に導通し、転送トランジスタＴｉ−３を非導通状態（カットオフ）とし、レベルシフタ５から転送されるＴｒａｎｓｆｅｒＧ信号の転送トランジスタＴｉ−３のゲート端子への転送を遮断する。また、制御情報保持用トランジスタ４０は、ＦＥ＿Ｇ信号が“Ｌｏｗ”レベルの場合に非導通（カットオフ）し、レベルシフタ５から転送されるＴｒａｎｓｆｅｒＧ信号を転送トランジスタＴｉ−３のゲート端子に転送させる。このように、ＦＥ＿Ｇ信号に応じて制御情報保持用トランジスタ４０がオン／オフ動作することで、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉ−１を、他のメモリストリングに接続されたワード線ＷＬ１〜４，ＷＬｎ−３〜ＷＬｎ（図４参照）とは異なるタイミングで活性化（信号供給状態）させたり、不活性化（信号非供給状態）させたりすることができる。
【００２４】
次に、本第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１において上述のチップ消去動作を行う場合について、図４〜図６を参照して説明する。図４は、ＮＡＮＤ型フラッシュメモリ１のチップ消去動作を説明するためのＷＬドライバ３及び周辺回路の概略構成を示す図である。図５は、チップ消去動作時にＷＬドライバ３及び周辺回路に印加される電圧の一例を示す図である。図６は、ＮＡＮＤ型フラッシュメモリ１のチップ消去動作を説明するためタイミングチャートである。
【００２５】
図６において、（ａ）はＢＳＴＯＮ信号の変化、（ｂ）はＶＲＤＥＣ信号の変化、（ｃ）はＦＥ＿Ｇ信号の変化、（ｄ）はＴｒａｎｓｆｅｒＧ信号の変化、（ｅ）は制御ゲート線ＣＧに印加される電圧の変化、（ｆ）は消去対象のワード線ＷＬに印加される消去電圧Ｖｓｓの変化、（ｇ）はＲＯＭ−ＦＵＳＥ２ａのワード線ＷＬに印加される電圧の変化、（ｈ）はウェルに印加される電圧の変化をそれぞれ示す。
【００２６】
図６（ａ）において、ＢＳＴＯＮ信号が“Ｈｉ”レベル（ＶＤＤＸ）になると、上述のレベルシフタ５内のデプレッション型ＮＭＯＳトランジスタ５１及び高耐圧デプレッション型ＮＭＯＳトランジスタ５２は導通し、アドレスデコーダから入力されるＲＤＥＣＡＤ信号を通過させて、このＲＤＥＣＡＤ信号を高耐圧デプレッション型ＮＭＯＳトランジスタ５２のドレイン端子へ伝達可能とする。また、インバータ５３は、アドレスデコーダから出力されたＲＤＥＣＡＤ信号が入力されると、このＲＤＥＣＡＤ信号を反転したＲＤＥＣＡＤｎ信号を出力する。
【００２７】
そして、高耐圧デプレッション型ＮＭＯＳトランジスタ５２を通過したＲＤＥＣＡＤ信号に応じて高耐圧デプレッション型ＮＭＯＳトランジスタ５５のソース端子に入力されたＶＲＤＥＣ信号を高耐圧ＰＭＯＳトランジスタ５４のソース端子へ通過させる。図４において、消去対象のメモリセルに接続されたワード線ＷＬ１〜ＷＬ４，ＷＬｎ−３〜ＷＬｎを選択するＷＬドライバ３内の転送トランジスタＴ１〜Ｔ４，Ｔｎ−３〜Ｔｎの各ゲート端子には“Ｈｉ”レベルのＴｒａｎｓｆｅｒＧ信号（Ｖｄｄ，図６（ｄ）参照）が転送される。このＴｒａｎｓｆｅｒＧ信号がＷＬドライバ３内の転送トランジスタＴ１〜Ｔ４，Ｔｎ−３〜Ｔｎの各ゲート端子に転送されると、転送トランジスタＴ１〜Ｔ４，Ｔｎ−３〜Ｔｎが導通状態になり、ワード線ＷＬ１〜Ｔ４，ＷＬｎ−３〜ＷＬｎは活性化（信号供給状態）となる。
【００２８】
この時、図４において、転送トランジスタＴ１〜Ｔ４，Ｔｉ−３〜Ｔｉ，Ｔｎ−３〜Ｔｎの各ドレイン端子に接続された制御ゲート線ＣＧ１〜ＣＧ４には、ＣＧドライバ４から０Ｖ（Ｖｓｓ，図６（ｅ）参照）が印加される。したがって、活性化（信号供給状態）した上記ワード線ＷＬ１〜Ｔ４，ＷＬｎ−３〜ＷＬｎには、図４に示すように０Ｖ（Ｖｓｓ，図６（ｆ）参照）が印加される。
【００２９】
そして、図６のタイミングＴ１においてＦＥ＿Ｇ信号が“Ｈｉ”レベルになると（図６（ｃ）参照）、制御情報保持用トランジスタ４０の導通動作により、図４に示すように、転送トランジスタＴｉ−３〜Ｔｉは非道通（Ｃｕｔ  ｏｆｆ）となる。また、この時、図６（ｈ）に示すようにウェルには消去電圧Ｖｅｒａが印加される。その結果、転送トランジスタＴｉ−３〜Ｔｉの各ソース端子に接続されたワード線ＷＬｉ−３〜ＷＬｉの電位は、図４のタイミングＴ２，Ｔ３及び図６（ｇ）に示すようにウェルとの間のカップリングにより消去電圧Ｖｅｒａレベル（ＶＥＲＡ）に持ち上げられる。
【００３０】
すなわち、本第１の実施の形態では、チップ消去動作において、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉの電位は、ウェルとのカップリングにより消去電圧Ｖｅｒａに近いレベル（ＶＥＲＡ）に持ち上げられるため、他のメモリセルに接続されたワード線ＷＬ１〜Ｔ４，ＷＬｎ−３〜ＷＬｎの電位Ｖｓｓと異なるものとなる。このことにより、図６に示すように、タイミングＴ４においてチップ消去電圧Ｖｅｒａのディスチャージを開始し（同図（ｈ）参照）、制御ゲート線ＣＧ１〜ＣＧ４，ＣＧｎ−３〜ＣＧｎの電位がＶｓｓ以下の負電位に落ち込んだとしても（同図（ｅ）（ｆ）参照）、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉの電位との間にカップリングノイズが発生することを防止し、転送トランジスタＴｉ−３〜Ｔｉが誤動作することを回避することが可能になる。その結果、転送トランジスタＴｉ−３〜Ｔｉの誤動作によりＲＯＭ−ＦＵＳＥ２ａに記憶された制御情報が誤消去されることを防止することができる。なお、図５では、図４に示したチップ消去動作においてＷＬドライバ３及び周辺回路に印加される電圧の一例を示している。
【００３１】
以上説明したように、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、ＲＯＭ−ＦＵＳＥ２ａに信号を供給するＷＬドライバ３内の転送トランジスタＴｉ−３に制御情報保持用トランジスタ４０を接続し、チップ消去動作において制御情報保持用トランジスタ４０にＦＥ＿Ｇ信号（“Ｈｉ”レベル）を印加することにより転送トランジスタＴｉ−３をカットオフし、ワード線ＷＬｉ−３〜ＷＬｉとウェルとの間のカップリングにより、ワード線ＷＬｉ−３〜ＷＬｉの電位を消去電圧Ｖｅｒａに近いレベル（ＶＥＲＡ）に持ち上げるようにした。このため、消去電圧をディスチャージする際に、ワード線ＷＬｉ−３〜ＷＬｉと他のメモリセルに消去電圧を供給するワード線ＷＬ１〜Ｔ４，ＷＬｎ−３〜ＷＬｎとの間にカップリングノイズが発生することを防止することを可能にした。したがって、ＮＡＮＤ型フラッシュメモリ１内のＲＯＭ−ＦＵＳＥ２ａに記憶された制御情報が誤消去されることを防止することが可能になり、ＮＡＮＤ型フラッシュメモリ１の信頼性を向上させることができる。また、第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、ＲＯＭ−ＦＵＳＥ２ａに信号を供給するＷＬドライバ３内の転送トランジスタＴｉ−３の動作を制御して、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉの電位を制御するため、チップ消去動作においてメモリチップ全体の動作遅延させることなくカップリングノイズによるＲＯＭ−ＦＵＳＥ２ａの誤消去を防止することができる。
【００３２】
（第２の実施の形態）
本発明の第２の実施の形態は、上記第１の実施の形態に係るＮＡＮＤ型フラッシュメモリ１において、制御情報保持用トランジスタの構成を変えた例を説明するものである。なお、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１の要部構成及びレベルシフタ５の回路構成は、上記第１の実施の形態に示したものと同様であるため、その図示及び構成説明は省略する。
【００３３】
図７に示すように、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１は、ＲＯＭ−ＦＵＳＥ２ａに信号を供給するＷＬドライバ３内の転送トランジスタＴｉ−３〜Ｔｉの各ドレイン端子と制御ゲート線ＣＧ１〜ＣＧ４との間に制御情報保持用トランジスタ６０を接続している。
【００３４】
制御情報保持用トランジスタ６０は、高耐圧ＮＭＯＳトランジスタで構成されている。各制御情報保持用トランジスタ６０のゲート端子には、外部のコントローラ（図示せず）からＦＥ＿Ｇ信号が印加される。制御情報保持用トランジスタ６０は、ＦＥ＿Ｇ信号が“Ｈｉ”レベルの場合に導通し、転送トランジスタＴｉ−３〜Ｔｉを非導通状態（カットオフ）し、レベルシフタ５から転送されるＴｒａｎｓｆｅｒＧ信号の転送トランジスタＴｉ−３〜Ｔｉのゲート端子への転送を遮断する。また、制御情報保持用トランジスタ６０は、ＦＥ＿Ｇ信号が“Ｌｏｗ”レベルの場合に非導通（カットオフ）し、レベルシフタ５から転送されるＴｒａｎｓｆｅｒＧ信号を転送トランジスタＴｉ−３〜Ｔｉのゲート端子に転送させる。このように、ＦＥ＿Ｇ信号に応じて制御情報保持用トランジスタ６０がオン／オフ動作することで、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉを、他のメモリストリングに接続されたワード線ＷＬとは異なるタイミングで活性化（信号供給状態）させたり、不活性化（信号非供給状態）させたりすることができる。
【００３５】
図７では、チップ消去動作において制御情報保持用トランジスタ６０にＦＥ＿Ｇ信号（“Ｈｉ”レベル）を印加することにより、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉ−１に転送トランジスタＴｉ−３〜Ｔｉがカットオフされ、ワード線ＷＬｉ−３〜ＷＬｉとウェルとの間のカップリングにより、ワード線ＷＬｉ−３〜ＷＬｉの電位が消去電圧Ｖｅｒａレベル（ＶＥＲＡ）に持ち上げられる（図６参照）。
【００３６】
したがって、図６に示すように、タイミングＴ４においてチップ消去電圧Ｖｅｒａのディスチャージを開始し（同図（ｈ）参照）、制御ゲート線ＣＧ１〜ＣＧ４，ＣＧｎ−３〜ＣＧｎの電位がＶｓｓ以下の負電位に落ち込んだとしても（同図（ｅ）（ｆ）参照）、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉの電位との間にカップリングノイズが発生することを防止し、転送トランジスタＴｉ−３〜Ｔｉが誤動作することを回避することが可能になる。その結果、転送トランジスタＴｉ−３〜Ｔｉの誤動作によりＲＯＭ−ＦＵＳＥ２ａに記憶された制御情報が誤消去されることを防止することができる。なお、図８では、図７に示したチップ消去動作においてＷＬドライバ３及び周辺回路に印加される電圧の一例を示している。
【００３７】
以上説明したように、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、ＲＯＭ−ＦＵＳＥ２ａに信号を供給するＷＬドライバ３内の転送トランジスタＴｉ−３〜Ｔｉの各々に制御情報保持用トランジスタ６０を接続し、チップ消去動作において制御情報保持用トランジスタ６０にＦＥ＿Ｇ信号（“Ｈｉ”レベル）を印加することにより転送トランジスタＴｉ−３〜Ｔｉをカットオフし、ワード線ＷＬｉ−３〜ＷＬｉとウェルとの間のカップリングにより、ワード線ＷＬｉ−３〜ＷＬｉの電位を消去電圧Ｖｅｒａレベル（ＶＥＲＡ）に持ち上げるようにした。このため、消去電圧をディスチャージする際に、ワード線ＷＬｉ−３〜ＷＬｉと他のメモリセルに消去電圧を供給するワード線ＷＬ１〜Ｔ４，ＷＬｎ−３〜ＷＬｎとの間にカップリングノイズが発生することを防止することを可能にした。したがって、ＮＡＮＤ型フラッシュメモリ１内のＲＯＭ−ＦＵＳＥ２ａに記憶された制御情報が誤消去されることを防止することが可能になり、ＮＡＮＤ型フラッシュメモリ１の信頼性を向上させることができる。また、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、ＲＯＭ−ＦＵＳＥ２ａに信号を供給するＷＬドライバ３内の転送トランジスタＴｉ−３〜Ｔｉの動作を制御して、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉの電位を制御するため、チップ消去動作においてメモリチップ全体の動作遅延させることなくカップリングノイズによるＲＯＭ−ＦＵＳＥ２ａの誤消去を防止することができる。
【００３８】
また、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ１においては、転送トランジスタＴｉ−３〜Ｔｉの各々に制御情報保持用トランジスタ６０を接続したため、ＲＯＭ−ＦＵＳＥ２ａに接続されたワード線ＷＬｉ−３〜ＷＬｉに電圧を供給する制御ゲート線ＣＧ１〜ＣＧ４間で電位のバラツキがあったとしても確実にカップリングノイズの発生を防止することが可能になり、ＮＡＮＤ型フラッシュメモリ１の信頼性を更に向上させることができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの要部構成を示すブロック図である。
【図２】第１の実施の形態に係るメモリセルブロックを構成する一つのＮＡＮＤセルユニットのビット線に沿った断面図である。
【図３】第１の実施の形態に係るレベルシフタの回路構成を示す図である。
【図４】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップ消去動作を説明するためのＷＬドライバ及び周辺回路の概略構成を示す図である。
【図５】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップ消去動作時にＷＬドライバ及び周辺回路に印加される電圧の一例を示す図である。
【図６】第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップ消去動作を説明するためのタイミングチャートであり、（ａ）はＢＳＴＯＮ信号の変化、（ｂ）はＶＲＤＥＣ信号の変化、（ｃ）はＦＥ＿Ｇ信号の変化、（ｄ）はＴｒａｎｓｆｅｒＧ信号の変化、（ｅ）は制御ゲート線ＣＧに印加される電圧の変化、（ｆ）は消去対象のワード線ＷＬに印加される消去電圧Ｖｓｓの変化、（ｇ）はＲＯＭ−ＦＵＳＥ２ａのワード線ＷＬに印加される電圧の変化、（ｈ）はウェルに印加される電圧の変化をそれぞれ示す。
【図７】本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップ消去動作時にＷＬドライバ及び周辺回路に印加される電圧の一例を示す図である。
【図８】第２の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップ消去動作時にＷＬドライバ及び周辺回路に印加される電圧の一例を示す図である。
【符号の説明】
【００４０】
１    ＮＡＮＤ型フラッシュメモリ
２    メモリセルアレイ
２ａ    ＲＯＭ−ＦＵＳＥ
３    ＷＬドライバ
４    ＣＧドライバ
５    レベルシフタ
４０、６０    制御情報保持用トランジスタ
ＷＬ１〜ＷＬｎ    ワード線
ＣＧ１〜ＣＧｎ    制御ゲート線
Ｔ１〜Ｔｎ    転送トランジスタ
【図１】
2009003979.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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