(57)【要約】【課題】３本の信号線を介して差動ドライバ回路から差動レシーバ回路へ差動信号を多重伝送するとき差動ドライバ回路の破壊を防止する。【解決手段】信号線２ａは、引き出し線５ａ１を介して差動ドライバＩＣ１ａの端子ａ１に接続され、引き出し線５ｃ２を介して差動ドライバＩＣ１ｃの端子ｃ２に接続され、信号線２ｂは、引き出し線５ａ２を介して差動ドライバＩＣ１ａの端子ａ２に接続され、引き出し線５ｂ１を介して差動ドライバＩＣ１ｂの端子ｂ１に接続され、信号線２ｃは、引き出し線５ｂ２を介して差動ドライバＩＣ１ｂの端子ｂ２に接続され、引き出し線５ｃ１を介して差動ドライバＩＣ１ｃの端子ｃ１に接続される。引き出し線５ａ１，５ｃ２の特性インピーダンスは信号線２ａよりも高くされ、引き出し線５ａ２，５ｂ１の特性インピーダンスは信号線２ｂよりも高くされ、引き出し線５ｂ２，５ｃ１の特性インピーダンスは信号線２ｃよりも高くされる。【選択図】図２
2009200554.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第３の信号線を備えた差動伝送線路を介してそれぞれ第１乃至第３の差動ドライバ手段から第１乃至第３のレシーバ手段へ複数の差動信号を多重伝送する差動伝送回路において、
上記第１の差動ドライバ手段は、伝送される第１のビット情報信号に対応する第１の出力信号及びその反転信号をそれぞれ出力する第１及び第２の出力端子を備え、
上記第２の差動ドライバ手段は、伝送される第２のビット情報信号に対応する第２の出力信号及びその反転信号をそれぞれ出力する第３及び第４の出力端子を備え、
上記第３の差動ドライバ手段は、伝送される第３のビット情報信号に対応する第３の出力信号及びその反転信号をそれぞれ出力する第５及び第６の出力端子を備え、
上記第１の信号線は、上記第１の信号線のドライバ側において、第１の引き出し線を介して上記第１の出力端子に接続され、第２の引き出し線を介して上記第６の出力端子に接続され、
上記第２の信号線は、上記第２の信号線のドライバ側において、第３の引き出し線を介して上記第２の出力端子に接続され、第４の引き出し線を介して上記第３の出力端子に接続され、
上記第３の信号線は、上記第３の信号線のドライバ側において、第５の引き出し線を介して上記第４の出力端子に接続され、第６の引き出し線を介して上記第５の出力端子に接続され、
上記第１の差動レシーバ手段は、上記第１及び第２の信号線のレシーバ側において上記第１及び第２の信号線の間に接続された第１の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第１のビット情報信号を出力し、
上記第２の差動レシーバ手段は、上記第２及び第３の信号線のレシーバ側において上記第２及び第３の信号線の間に接続された第２の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第２のビット情報信号を出力し、
上記第３の差動レシーバ手段は、上記第３及び第１の信号線のレシーバ側において上記第３及び第１の信号線の間に接続された第３の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第３のビット情報信号を出力し、
上記差動伝送回路において、
上記各第１及び第２の引き出し線の特性インピーダンスは上記第１の信号線の特性インピーダンスよりも高く、上記各第３及び第４の引き出し線の特性インピーダンスは上記第２の信号線の特性インピーダンスよりも高く、上記各第５及び第６の引き出し線の特性インピーダンスは上記第３の信号線の特性インピーダンスよりも高いことを特徴とする差動伝送回路。
【請求項２】
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記各第１及び第２の引き出し線を構成する導体ストリップの幅は、上記第１の信号線を構成する導体ストリップの幅よりも大きく、
上記各第３及び第４の引き出し線を構成する導体ストリップの幅は、上記第２の信号線を構成する導体ストリップの幅よりも大きく、
上記各第５及び第６の引き出し線を構成する導体ストリップの幅は、上記第３の信号線を構成する導体ストリップの幅よりも大きいことを特徴とする請求項１記載の差動伝送回路。
【請求項３】
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記各第１及び第２の引き出し線を構成する導体ストリップと接地導体との距離は、上記第１の信号線を構成する導体ストリップと接地導体との距離よりも大きく、
上記各第３及び第４の引き出し線を構成する導体ストリップと接地導体との距離は、上記第２の信号線を構成する導体ストリップと接地導体との距離よりも大きく、
上記各第５及び第６の引き出し線を構成する導体ストリップと接地導体との距離は、上記第３の信号線を構成する導体ストリップと接地導体との距離よりも大きいことを特徴とする請求項１記載の差動伝送回路。
【請求項４】
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記第１及び第３の引き出し線をそれぞれ構成する導体ストリップ間の間隔は、上記第１及び第２の信号線をそれぞれ構成する導体ストリップ間の間隔よりも大きく、
上記第４及び第５の引き出し線をそれぞれ構成する導体ストリップ間の間隔は、上記第２及び第３の信号線をそれぞれ構成する導体ストリップ間の間隔よりも大きく、
上記第６及び第２の引き出し線をそれぞれ構成する導体ストリップ間の間隔は、上記第３及び第１の信号線をそれぞれ構成する導体ストリップ間の間隔よりも大きいことを特徴とする請求項１記載の差動伝送回路。
【請求項５】
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、誘電体により互いに離隔された導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記各第１及び第２の引き出し線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率は、上記第１の信号線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率よりも小さく、
上記各第３及び第４の引き出し線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率は、上記第２の信号線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率よりも小さく、
上記各第５及び第６の引き出し線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率は、上記第３の信号線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率よりも小さいことを特徴とする請求項１記載の差動伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント配線基板上の配線パターンやケーブルなどにより高速に信号を伝送する差動伝送回路に関し、特に、不要輻射ノイズの発生を防止する電磁環境両立性（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ：以下、ＥＭＣという。）の課題に対処した多重差動伝送回路のための、差動ドライバ回路から差動伝送線路への引き出し線に関するものである。
【背景技術】
【０００２】
従来、高速信号の伝送には、電源電圧で論理振幅するシングルエンド信号が用いられてきたが、近年の高速データ転送の要求に伴う駆動周波数の高周波数化、バス幅の増大に対して、不要輻射ノイズ抑制と外来ノイズに対する耐性の観点から、低電圧差動信号伝送（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ：ＬＶＤＳ）技術が利用されるケースが増えている。一般に、ＬＶＤＳでは、差動信号が流れる２本の信号線間には逆相のディファレンシャルモード電流だけが流れるように差動ドライバＩＣは設計されている。
【０００３】
図１２は、第１の従来技術に係る差動伝送回路の回路図であり、図１３は、図１２の差動伝送回路の概略構成を示す斜視図である。図１２の差動伝送回路は、従来のＬＶＤＳインターフェースの構成の一例を示す。差動ドライバユニット１１と差動レシーバユニット１３とは、＋側の信号線１２ａ及び−側の信号線１２ｂから構成された差動伝送線路１２により接続され、差動ドライバユニット１１に入力されたビット情報信号は、差動伝送線路１２を介して差動レシーバユニット１３に伝送されて出力される。差動ドライバユニット１１の＋側の出力端子（図１２では、点ｐ１により表す。）は、信号線１２ａを介して、差動レシーバユニット１３の＋側の入力端子に接続され、同様に、差動ドライバユニット１１の−側の出力端子（図１２では、点ｐ２により表す。）は、信号線１２ｂを介して、差動レシーバユニット１３の−側の入力端子に接続される。差動伝送線路１２を終端するために、信号線１２ａ上において差動レシーバユニット１３に近接した点ｐ３と、信号線１２ｂ上において差動レシーバユニット１３に近接した点ｐ４とは、１００Ωの終端抵抗Ｒにより接続される。差動伝送線路１２は５０Ωの奇モードインピーダンスを有する。差動伝送線路１２の＋側信号線１２ａと−側信号線１２ｂの電気的特性は等しく、これらは平衡な伝送線路を形成しており、ＬＶＤＳではこの２本の信号線１２ａ，１２ｂにより１つのビット情報信号の伝送を行う。差動ドライバユニット１１は、その入力端子から入力されたビット情報信号に基づいて、差動伝送線路１２の＋側と−側の間に電位差を生じるような差動信号を生成する。詳しくは、差動ドライバユニット１１は約３．５ｍＡの電流を駆動し、１００Ωの終端抵抗Ｒの両端点ｐ３，ｐ４間に約３５０ｍＶの電圧を発生させる。差動レシーバユニット１３は、終端抵抗Ｒの両端点ｐ３，ｐ４間に生じる約３５０ｍＶの差動信号を検出してＣＭＯＳレベルに変換し、変換後のビット情報信号を出力端子から出力する。
【０００４】
図１２の差動伝送回路は、図１３に示すように、プリント配線基板１４上に設けられる。プリント配線基板１４は、複数の導体層Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４と、複数の誘電体層Ｄ１１，Ｄ１２，Ｄ１３とを備えた多層基板として構成されていてもよい。差動伝送線路１２は、導体層Ｔ１１として積層された導体材料に対してエッチング等の処理を行うことにより形成される。
【０００５】
ＬＶＤＳでは、差動伝送線路１２の＋側の信号線１２ａと−側の信号線１２ｂとをそれぞれ流れる信号電流Ｉｓが同じ大きさを有し、かつ互いに逆の向きを有するので、それぞれに流れる電流によって発生する磁界は互いに打ち消しあうことに加えて、その信号レベルが小さいことから、不要輻射ノイズや、クロストークノイズの発生を抑制する。また、外来のノイズに対しても、影響の受け方が差動伝送線路１２の＋側と−側とで相対的に同じであれば信号の論理値に影響しないので、ＬＶＤＳはノイズ耐性にも優れている。しかしながら、ＬＶＤＳに限らず、プリント配線基板、ケーブル等の差動伝送線路や終端回路等の差動インピーダンスのミスマッチや、差動伝送線路１２の信号線１２ａ，１２ｂ間のスキューなどによっても、差動伝送線路１２にはわずかな同相のコモンモード電流が流れてしまう。図１２の差動伝送線路１２において、ディファレンシャルモード電流成分は、終端抵抗Ｒによって整合して終端されるものの、コモンモード電流成分については回路上流れる経路がなく、プリント配線基板１４の持つ浮遊容量等を介してリターンする。そのため、差動伝送線路１２に発生するコモンモード電流成分が、ＬＶＤＳ伝送系から放射される不要輻射ノイズの主な原因となっていた。この点を解決するために、図１３に示すように、２本の信号線１２ａ，１２ｂを平行にかつ直近の位置関係にレイアウトし、差動インピーダンスのミスマッチを防いでいる（例えば、特許文献１を参照）。上述の方法では、２本の信号線１２ａ，１２ｂから構成された差動伝送線路１２に流れるコモンモード電流が抑制され、伝送ノイズ及び不要輻射ノイズを抑制できる。
【０００６】
しかしながら、図１２及び図１３の差動伝送回路では、通常のシングルエンド伝送方式に比べて、上述したような高速伝送における多くのメリットを有するが、１つのデータビットを伝送するために２本の信号線１２ａ，１２ｂを必要とするので、多ビット伝送を実現するには信号線の数が多くなり、プリント配線基板１４上の配線領域が大きくなる、などの問題点があった。この問題を解決する１つの方法として、３本の信号線を用いてその中の１つの信号線を相補データ線として利用することで、従来の差動伝送では４本の信号線が必要であった２つのデータビットの伝送を、３本の信号線で実現する方法が考えられている（例えば、特許文献２を参照）。
【０００７】
図１４は、第２の従来技術に係る差動伝送回路の概略構成を示す斜視図であり、図１５は、図１４のＣ−Ｃ’線における切断面を示す断面図である。差動ドライバユニット１１Ａと差動レシーバユニット１３Ａとは、３本の信号線１２ａ，１２ｂ，１２ｃから構成された差動伝送線路１２Ａにより接続される。差動ドライバユニット１１Ａに入力された第１のビット情報信号は、信号線１２ａ，１２ｂを介して差動レシーバユニット１３Ａに伝送され、同様に、差動ドライバユニット１１Ａに入力された第２のビット情報信号は、信号線１２ｂ，１２ｃを介して差動レシーバユニット１３Ａに伝送される。信号線１２ａ，１２ｂを終端するための終端抵抗と、信号線１２ｂ，１２ｃを終端するための終端抵抗とが、差動レシーバユニット１３Ａ内に設けられる。しかしながら、３本の信号線１２ａ，１２ｂ，１２ｃをこのように用いた場合、どの一対の信号線を流れる信号も不平衡になり、図１２及び図１３に示すような通常の差動伝送に比べて輻射ノイズが大きくなるなどの課題がある。
【０００８】
【特許文献１】特開２００１−２６７７０１号。
【特許文献２】特許第３５０７６８７号。
【特許文献３】特開平６−２６１０９２号。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献３の発明では、３対の差動伝送線路として作用する３本の信号線を用いて３つのビット情報信号を伝送しているが、この場合、３つの差動ドライバの出力信号がすべて異なっていなければならないといった制限があるので、３つのビット情報信号のすべてが０又は１の状態を伝送することができない。従って、３つすべてのビットが０又は１である状態を除外した６状態しか伝送することができず、３ビット（８状態）を完全に伝送することはできないので、実際の使用に当たっては大きな課題が残る。
【００１０】
さらに、特許文献３のように３本の信号線を用いて３つのビット情報信号を伝送する場合、差動伝送線路の送信側には、例えば、差動信号を出力する一対の出力端子をそれぞれ備えた３つの差動ドライバ回路（又は差動ドライバＩＣ）が設けられ、これらの差動ドライバ回路における合わせて６つの出力端子は、それぞれ引き出し線を介して３本の信号線に接続され、このとき、各信号線には、異なる２つの差動ドライバ回路からの２本の引き出し線が接続される。従って、互いに接続された２本の引き出し線上の信号が異なる信号レベルを有すると、差動ドライバ回路には逆バイアスがかかる。差動ドライバ回路を保護するために引き出し線上にダンピング抵抗を設けることが考えられるが（特許文献３を参照）、高周波成分を有する逆バイアスから差動ドライバ回路を保護するためにはダンピング抵抗だけでは不十分であり、このため差動ドライバ回路が破壊されるという課題が発生する。
【００１１】
本発明は以上の課題を解決し、３本以上の信号線を備えた差動伝送線路を介して差動ドライバ回路から差動レシーバ回路へ複数の差動信号を多重伝送する差動伝送回路において、不要輻射ノイズの発生を抑え、信号線数を削減するとともに、差動ドライバ回路が破壊されることを防ぐことが可能な差動伝送回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の態様に係る差動伝送回路は、第１乃至第３の信号線を備えた差動伝送線路を介してそれぞれ第１乃至第３の差動ドライバ手段から第１乃至第３のレシーバ手段へ複数の差動信号を多重伝送する差動伝送回路において、
上記第１の差動ドライバ手段は、伝送される第１のビット情報信号に対応する第１の出力信号及びその反転信号をそれぞれ出力する第１及び第２の出力端子を備え、
上記第２の差動ドライバ手段は、伝送される第２のビット情報信号に対応する第２の出力信号及びその反転信号をそれぞれ出力する第３及び第４の出力端子を備え、
上記第３の差動ドライバ手段は、伝送される第３のビット情報信号に対応する第３の出力信号及びその反転信号をそれぞれ出力する第５及び第６の出力端子を備え、
上記第１の信号線は、上記第１の信号線のドライバ側において、第１の引き出し線を介して上記第１の出力端子に接続され、第２の引き出し線を介して上記第６の出力端子に接続され、
上記第２の信号線は、上記第２の信号線のドライバ側において、第３の引き出し線を介して上記第２の出力端子に接続され、第４の引き出し線を介して上記第３の出力端子に接続され、
上記第３の信号線は、上記第３の信号線のドライバ側において、第５の引き出し線を介して上記第４の出力端子に接続され、第６の引き出し線を介して上記第５の出力端子に接続され、
上記第１の差動レシーバ手段は、上記第１及び第２の信号線のレシーバ側において上記第１及び第２の信号線の間に接続された第１の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第１のビット情報信号を出力し、
上記第２の差動レシーバ手段は、上記第２及び第３の信号線のレシーバ側において上記第２及び第３の信号線の間に接続された第２の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第２のビット情報信号を出力し、
上記第３の差動レシーバ手段は、上記第３及び第１の信号線のレシーバ側において上記第３及び第１の信号線の間に接続された第３の終端抵抗に発生する終端電圧の極性を判定し、判定結果に対応する第３のビット情報信号を出力し、
上記差動伝送回路において、
上記各第１及び第２の引き出し線の特性インピーダンスは上記第１の信号線の特性インピーダンスよりも高く、上記各第３及び第４の引き出し線の特性インピーダンスは上記第２の信号線の特性インピーダンスよりも高く、上記各第５及び第６の引き出し線の特性インピーダンスは上記第３の信号線の特性インピーダンスよりも高いことを特徴とする。
【００１３】
上記差動伝送回路において、
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記各第１及び第２の引き出し線を構成する導体ストリップの幅は、上記第１の信号線を構成する導体ストリップの幅よりも大きく、
上記各第３及び第４の引き出し線を構成する導体ストリップの幅は、上記第２の信号線を構成する導体ストリップの幅よりも大きく、
上記各第５及び第６の引き出し線を構成する導体ストリップの幅は、上記第３の信号線を構成する導体ストリップの幅よりも大きいことを特徴とする。
【００１４】
また、上記差動伝送回路において、
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記各第１及び第２の引き出し線を構成する導体ストリップと接地導体との距離は、上記第１の信号線を構成する導体ストリップと接地導体との距離よりも大きく、
上記各第３及び第４の引き出し線を構成する導体ストリップと接地導体との距離は、上記第２の信号線を構成する導体ストリップと接地導体との距離よりも大きく、
上記各第５及び第６の引き出し線を構成する導体ストリップと接地導体との距離は、上記第３の信号線を構成する導体ストリップと接地導体との距離よりも大きいことを特徴とする。
【００１５】
さらに、上記差動伝送回路において、
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記第１及び第３の引き出し線をそれぞれ構成する導体ストリップ間の間隔は、上記第１及び第２の信号線をそれぞれ構成する導体ストリップ間の間隔よりも大きく、
上記第４及び第５の引き出し線をそれぞれ構成する導体ストリップ間の間隔は、上記第２及び第３の信号線をそれぞれ構成する導体ストリップ間の間隔よりも大きく、
上記第６及び第２の引き出し線をそれぞれ構成する導体ストリップ間の間隔は、上記第３及び第１の信号線をそれぞれ構成する導体ストリップ間の間隔よりも大きいことを特徴とする。
【００１６】
またさらに、上記差動伝送回路において、
上記第１乃至第３の信号線と、上記第１乃至第６の引き出し線とは、それぞれ、誘電体により互いに離隔された導体ストリップと接地導体とを備えて構成されるマイクロストリップ線路であり、
上記各第１及び第２の引き出し線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率は、上記第１の信号線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率よりも小さく、
上記各第３及び第４の引き出し線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率は、上記第２の信号線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率よりも小さく、
上記各第５及び第６の引き出し線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率は、上記第３の信号線を構成する導体ストリップと接地導体とを離隔する誘電体の誘電率よりも小さいことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、３本以上の信号線を備えた差動伝送線路を介して差動ドライバ回路から差動レシーバ回路へ複数の差動信号を多重伝送する差動伝送回路において、引き出し線の特性インピーダンスを信号線の特性インピーダンスよりも高くすることにより、差動ドライバ手段が破壊されることを防いで不要輻射ノイズの少ない差動伝送線路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１９】
第１の実施形態．
図１は、本発明の第１の実施形態に係る差動伝送回路の概略構成を示す斜視図である。本実施形態の差動伝送回路では、３本の信号線２ａ，２ｂ，２ｃから構成された差動伝送線路２を介して３つのビット情報信号をＬＶＤＳにより伝送する。
【００２０】
差動ドライバユニット１と差動レシーバユニット３とは、３本の信号線２ａ，２ｂ，２ｃから構成された差動伝送線路２により接続され、差動ドライバユニット１に入力された３つのビット情報信号は、差動伝送線路２を介して差動レシーバユニット３に伝送されて出力される。差動ドライバユニット１及び差動レシーバユニット３は、多層基板であるプリント配線基板４の最上面の導体層Ｔ１内において、互いに所定距離だけ離れて位置している。プリント配線基板４は、図１及び図２に示すように上から下に向かって順に設けられ、回路パターン及びさまざまな回路構成要素を実装するための４つの導体層Ｔ１，Ｔ２，Ｔ３，Ｔ４と、導体層Ｔ１，Ｔ２間における誘電体層Ｄ１と、導体層Ｔ２，Ｔ３間における誘電体層Ｄ２と、導体層Ｔ３，Ｔ４間における誘電体層Ｄ３とを備えて構成される。誘電体層Ｄ１，Ｄ２，Ｄ３は、例えばＦＲ−４にてなる。信号線２ａ，２ｂ，２ｃは、導体層Ｔ１内において、互いに平行に延在した導体ストリップとして構成される。また、導体層Ｔ２は、その全面に導体を備えた接地導体として構成される。これにより、各信号線２ａ，２ｂ，２ｃは、導体層Ｔ２とともに、マイクロストリップ線路を構成する。
【００２１】
まず、図５乃至図９を参照して、差動伝送線路２を用いて３つのビット情報信号を伝送する方法について詳述する。図５は、図１の差動伝送回路の回路図である。差動ドライバユニット１は、差動ドライバＩＣ１ａ，１ｂ，１ｃと、引き出し線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２と、ダンピング抵抗Ｒ１乃至Ｒ６とを備えて構成される。差動レシーバユニット３は、差動レシーバＩＣ３ａ，３ｂ，３ｃと、終端抵抗Ｒ１，Ｒｂ，Ｒｃと、スイッチＳＷ１，ＳＷ２と、スイッチコントローラ３ｄとを備えて構成される。差動伝送線路２の各信号線２ａ，２ｂ，２ｃは、差動ドライバユニット１の出力側端子１Ｅａ，１Ｅｂ，１Ｅｃと、差動レシーバユニット３の入力側端子３Ｅａ，３Ｅｂ，３Ｅｃとを互いに接続する。
【００２２】
差動ドライバユニット１において、差動ドライバＩＣ１ａの＋側の出力端子ａ１は、引き出し線５ａ１を介して端子１Ｅａ（すなわち信号線２ａ）に接続され、その−側の出力端子ａ２は、引き出し線５ａ２を介して端子１Ｅｂ（すなわち信号線２ｂ）に接続される。同様に、差動ドライバＩＣ１ｂの＋側の出力端子ｂ１は、引き出し線５ｂ１を介して端子１Ｅｂに接続され、その−側の出力端子ｂ２は、引き出し線５ｂ２を介して端子１Ｅｃ（すなわち信号線２ｃ）に接続され、差動ドライバＩＣ１ｃの＋側の出力端子ｃ１は、引き出し線５ｃ１を介して端子１Ｅｃに接続され、その−側の出力端子ｃ２は、引き出し線５ｃ２を介して端子１Ｅａに接続される。引き出し線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２上にはそれぞれ、ダンピング抵抗Ｒ１乃至Ｒ６が、差動ドライバＩＣ１ａ，１ｂ，１ｃの各出力端子に近接するように、直列に挿入される。差動ドライバＩＣ１ａ，１ｂ，１ｃはそれぞれ、差動ドライバユニット１に到来するビット情報信号に応答して電流を駆動し、差動信号を発生させる。詳しくは、差動ドライバＩＣ１ａは、差動ドライバユニット１に到来する第１ビット情報信号に応答して、信号線２ａ，２ｂ間に所定の電位差を生じるような差動信号（すなわち、所定振幅の信号と、その反転信号）を発生させる。例えば、ビット情報信号が「０」であるときには、差動ドライバＩＣ１ａは、＋側の出力端子ａ１から負の電位の信号を出力し、−側の出力端子ａ２から正の電位の信号を出力する一方、ビット情報信号が「１」であるときには、差動ドライバＩＣ１ａは、＋側の出力端子ａ１から正の電位の信号を出力し、−側の出力端子ａ２から負の電位の信号を出力する。同様に、差動ドライバＩＣ１ｂは、差動ドライバユニット１に到来する第２ビット情報信号に応答して、信号線２ｂ，２ｃ間に所定の電位差を生じるような差動信号を発生させ、差動ドライバＩＣ１ｃは、差動ドライバユニット１に到来する第３ビット情報信号に応答して、信号線２ｃ，２ａ間に所定の電位差を生じるような差動信号を発生させる。ここで、３ビット（８状態）の情報の完全な伝送を目的として、差動ドライバＩＣ１ｃによって発生される差動信号の信号レベルは、差動ドライバＩＣ１ａ，１ｂによってそれぞれ発生される差動信号の信号レベルよりも高く設定されている。図８（ａ）は、伝送されるビット情報に対する差動ドライバＩＣ１ａの出力信号電位を示すグラフであり、図８（ｂ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｂの出力信号電位を示すグラフであり、図８（ｃ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｃの出力信号電位を示すグラフである。
【００２３】
差動伝送線路２は、各信号線２ａ，２ｂ，２ｃ間において、例えば５０Ωの奇モードインピーダンスを有する。信号線２ａ，２ｂ，２ｃの電気的特性は互いに等しく平衡な伝送線路を形成し、この３本の信号線２ａ，２ｂ，２ｃにより３つのビット情報信号の伝送を行う。
【００２４】
また、差動レシーバユニット３において、信号線２ａ，２ｂの対を終端するように端子３Ｅａ，３Ｅｂにわたって終端抵抗Ｒａが設けられ、信号線２ｂ，２ｃの対を終端するように端子３Ｅｂ，３Ｅｃにわたって終端抵抗Ｒｂが設けられ、信号線２ｃ，２ａの対を終端するように端子３Ｅｃ，３Ｅａにわたって終端抵抗Ｒｃが設けられる。終端抵抗Ｒａ，Ｒｂ，Ｒｃは、例えば差動インピーダンスと等しい１００Ωの抵抗値をそれぞれ有し、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの両端には、差動伝送線路２の各信号線２ａ，２ｂ，２ｃ上を重畳されて伝送された差動信号によって所定の電位差が生じ、この電位差により、各終端抵抗Ｒａ，Ｒｂ，Ｒｃには正又は負の電流が流れる。差動レシーバＩＣ３ａは終端抵抗Ｒａ上を流れる電圧の極性（又は電流の向き）を判定し、この判定結果に対応するビット情報信号をＣＭＯＳレベルで出力する。同様に、差動レシーバＩＣ３ｂは終端抵抗Ｒｂ上を流れる電圧の極性（又は電流の向き）を判定して、判定結果に対応するビット情報信号をＣＭＯＳレベルで出力し、差動レシーバＩＣ３ｃは終端抵抗Ｒｃ上を流れる電圧の極性（又は電流の向き）を判定して、判定結果に対応するビット情報信号をＣＭＯＳレベルで出力する。差動レシーバＩＣ３ｃはさらに、終端抵抗Ｒｃに印加される電圧の絶対値を測定し、測定結果をスイッチコントローラ３ｄに送る。スイッチコントローラ３ｄは、差動レシーバＩＣ３ａ，３ｂの出力端子にそれぞれ接続されたスイッチＳＷ１，ＳＷ２を制御し、終端抵抗Ｒｃにおける電圧の絶対値が２００ｍＶより大きいときには、差動レシーバＩＣ３ａ，３ｂからの出力信号をそのまま、復元された第１及び第２ビット情報信号として差動レシーバユニット３から出力させる一方、終端抵抗Ｒｃにおける電圧の絶対値が２００ｍＶ以下であるときには、差動レシーバＩＣ３ｃからの出力信号を、復元された第１及び第２ビット情報信号として差動レシーバユニット３から出力させる。また、差動レシーバＩＣ３ｃからの出力信号は常に、復元された第３ビット情報信号として差動レシーバユニット３から出力される。
【００２５】
差動伝送線路２を介してビット情報信号が伝送されたとき、差動レシーバユニット３は以下のように、伝送される前のビット情報信号を復元する。
【００２６】
図８に示す出力信号電位を有して各差動ドライバＩＣ１ａ，１ｂ，１ｃからそれぞれ出力された差動信号は、引き出し線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２（ダンピング抵抗Ｒ１乃至Ｒ６を含む）と、差動伝送線路２の各信号線２ａ，２ｂ，２ｃとを介して伝送されることにより、図６及び図９に示すような終端電位をもたらす。図６は、伝送されるビット情報に対する、各端子３Ｅａ，３Ｅｂ，３Ｅｃにおける電位（すなわち、各信号線２ａ，２ｂ，２ｃの終端電位）と、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの電圧とを示す表である。また、図９は、伝送されるビット情報に対する、各端子３Ｅａ，３Ｅｂ，３Ｅｃにおける電位を示すグラフである。図９は、第１ビット情報、第２ビット情報及び第３ビット情報の組み合わせを、「０００，００１，０１０，０１１，１００，１０１，１１０，１１１」の順序で逐次に変化させたときに、信号線２ａ，２ｂ，２ｃ上に重畳される信号の電位を示す。
【００２７】
ここで、各信号線２ａ，２ｂ，２ｃの終端電位について説明する。１本の信号線には、ドライバ側において、２つの差動ドライバＩＣによって発生された２つの電圧信号Ｖ１，Ｖ２が重畳されて印加され、レシーバ側において、レシーバ全体のインピーダンスＺが装荷される。信号線の内部抵抗をｒとすると、信号線の終端電位Ｖは次式で表される。
【００２８】
【数１】
2009200554.tif 000003
【００２９】
ここで、ｒ≪Ｚとおくことができるので、近似的に次式で表される。
【００３０】
【数２】
2009200554.tif 000004
【００３１】
図７は、伝送されるビット情報に対する、各終端抵抗Ｒａ，Ｒｂ，Ｒｃでの電流方向を示す表である。伝送されたビット情報を復元するためには、すべてのビット情報が同じであるとき（０００又は１１１）、終端抵抗Ｒｃでの電流方向のみが参照される一方、すべてのビット情報が同じではないとき（００１，０１０，０１１，１００，１０１又は１１０）、終端抵抗Ｒａ，Ｒｂ，Ｒｃのそれぞれにおける電流方向が個別に参照される。
【００３２】
このように、本実施形態の差動伝送回路によれば、１つの差動ドライバＩＣ１ｃに係る信号電圧レベルのみを他の差動ドライバＩＣ１ａ，ＩＣ２ｂに係る信号電圧レベルと異なる値とすることと、終端抵抗Ｒｃにおける電圧の絶対値に基づきスイッチコントローラ３ｄがスイッチＳＷ１，ＳＷ２を制御することとにより、全ビットが０の場合及び全ビットが１の場合も含めた全８状態のビット情報を復号することが可能である。また、図６及び図９からわかるように、差動伝送線路２の各信号線２ａ，２ｂ，２ｃに加わる電圧は、いずれのビット情報信号を伝送する場合においてもトータルで０となり、各信号線２ａ，２ｂ，２ｃから輻射されるノイズが互いに打ち消しあうため、ノイズの少ない伝送が可能である。
【００３３】
ただし、差動ドライバＩＣ１ａ，１ｂは引き出し線５ａ１，５ａ２を介して互いに接続され、差動ドライバＩＣ１ｂ，１ｃは引き出し線５ｂ１，５ｂ２を介して互いに接続され、差動ドライバＩＣ１ｃ，１ａは引き出し線５ｃ１，５ｃ２を介して互いに接続されているので、各差動ドライバＩＣ１ａ，１ｂ，１ｃには逆バイアスがかかる場合がある。次に、図２乃至図４を参照して、逆バイアスによる差動ドライバＩＣ１ａ，１ｂ，１ｃの破壊を防止するための構成について説明する。
【００３４】
図２は、図１の差動ドライバユニット１を含む部分の詳細構成を示す上面図である。さらに、図３は、図２のＡ−Ａ’線における切断面の一部を示す断面図であり、図４は、図２のＢ−Ｂ’線における切断面を示す断面図である。本実施形態の差動伝送回路では、各引き出し線５ａ１，５ｃ２の特性インピーダンスを信号線２ａの特性インピーダンスよりも高くし、各引き出し線５ａ２，５ｂ１の特性インピーダンスを信号線２ｂの特性インピーダンスよりも高くし、各引き出し線５ｂ２，５ｃ１の特性インピーダンスを信号線２ｃの特性インピーダンスよりも高くしたことを特徴とし、これにより、各差動ドライバＩＣ１ａ，１ｂ，１ｃに逆バイアスが係ることを防止している。
【００３５】
図２において、引き出し線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２は、導体ストリップとして導体層Ｔ１内に構成され、接地導体である導体層Ｔ２とともに、マイクロストリップ線路を構成する。引き出し線５ａ１，５ａ２は互いに等長であり、同様に、引き出し線５ｂ１，５ｂ２は互いに等長であり、引き出し線５ｃ１，５ｃ２は互いに等長である。各引き出し線５ａ１，５ｃ２を構成する導体ストリップの幅ｗ１は、信号線２ａを構成する導体ストリップの幅ｗ２よりも小さくされ、各引き出し線５ａ２，５ｂ１を構成する導体ストリップの幅ｗ１は、信号線２ｂを構成する導体ストリップの幅ｗ２よりも小さくされ、各引き出し線５ｂ２，５ｃ１を構成する導体ストリップの幅ｗ１は、信号線２ｃを構成する導体ストリップの幅ｗ２よりも小さくされる。これにより、各引き出し線５ａ１，５ｃ２の特性インピーダンスは信号線２ａの特性インピーダンスよりも高くなり、各引き出し線５ａ２，５ｂ１の特性インピーダンスは信号線２ｂの特性インピーダンスよりも高くなり、各引き出し線５ｂ２，５ｃ１の特性インピーダンスは信号線２ｃの特性インピーダンスよりも高くなる。さらに、好ましくは、図３及び図４に示すように、対になる引き出し線５ａ１，５ａ２の間隔ｓ１を、対応する信号線２ａ，２ｂの間隔ｓ２よりも広くすることによっても、引き出し線５ａ１，５ａ２における特性インピーダンスは、信号線２ａ，２ｂにおける特性インピーダンスよりも高くなる。図３では、対になる引き出し線５ａ１，５ａ２のみについて図示しているが、対になる他の引き出し線５ｂ１，５ｂ２と、５ｃ１，５ｃ２とについても同様である。
【００３６】
ここで、本実施形態の構成によってもたらされる効果を説明するためのシミュレーション結果を示す。図３及び図４を参照し、簡単化のために引き出し線５ｂ１，５ｂ２，５ｃ１，５ｃ２及び信号線２ｃを省略し、２本の引き出し線５ａ１，５ａ２と、２本の信号線２ａ，２ｂとのみが導体層Ｔ１に存在する場合を想定する。導体層Ｔ２は、その全面に導体を備えた接地導体として構成され、導体層Ｔ３，Ｔ４からは導体が除去され、代わりに誘電体で充填されている。誘電体層Ｄ１，Ｄ２，Ｄ３と、導体層Ｔ３，Ｔ４における誘電体とは、比誘電率ε＝４．５のＦＲ−４からなる。引き出し線５ａ１，５ａ２の幅ｗ１＝０．１ｍｍとし、さらに、引き出し線５ａ１，５ａ２は、所定長さにわたって一定の間隔ｓ１＝０．３ｍｍを有して配置されているものとする。また、信号線２ａ，２ｂの幅ｗ２＝０．２ｍｍとし、信号線２ａ，２ｂの間隔ｓ２＝０．１ｍｍとする。さらに、導体層Ｔ１，Ｔ２，Ｔ３，Ｔ４の厚さｔ１＝０．０３ｍｍとし、誘電体層Ｄ１の高さｈ１＝０．２ｍｍとし、誘電体層Ｄ２の高さｈ２＝１．２ｍｍとし、誘電体層Ｄ３の高さｈ３＝０．２ｍｍとする。シミュレーションの動作周波数は、６５ＭＨｚであるとする。このとき、各引き出し線５ａ１，５ａ２の特性インピーダンスは約９０Ωとなり、各信号線２ａ，２ｂの特性インピーダンスは約６７Ωとなる。
【００３７】
本明細書で言及する各パラメータを変化させることにより、引き出し線５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２及び信号線２ａ，２ｂ，２ｃの特性インピーダンスを、３０〜１３０Ωの範囲で変化させることができる。この範囲内で、各引き出し線５ａ１，５ｃ２の特性インピーダンスを信号線２ａの特性インピーダンスよりも高くし、各引き出し線５ａ２，５ｂ１の特性インピーダンスを信号線２ｂの特性インピーダンスよりも高くし、各引き出し線５ｂ２，５ｃ１の特性インピーダンスを信号線２ｃの特性インピーダンスよりも高くするように差動伝送回路を構成することができる。
【００３８】
このように、従来、ダンピング抵抗Ｒ１乃至Ｒ６を設けるだけでは、互いに接続された２本の引き出し線上の信号の信号レベルの大きさの違いから生じる逆バイアスから差動ドライバＩＣを保護するには不十分であったが、本実施形態の差動伝送回路によれば、各引き出し線５ａ１，５ｃ２の特性インピーダンスを信号線２ａの特性インピーダンスよりも高くし、各引き出し線５ａ２，５ｂ１の特性インピーダンスを信号線２ｂの特性インピーダンスよりも高くし、各引き出し線５ｂ２，５ｃ１の特性インピーダンスを信号線２ｃの特性インピーダンスよりも高くすることにより、高周波成分を有する逆バイアスから差動ドライバＩＣを保護することが可能となる。
【００３９】
第２の実施形態．
図１０は、本発明の第２の実施形態に係る差動伝送回路の概略構成を示す斜視図であり、図１１は、図１０の差動伝送回路の断面図である。図１１の断面図は、図１０の差動伝送回路について、図２のＡ−Ａ’線に相当する位置における切断面の一部を示す。本実施形態では、各引き出し線５ａ１，５ｃ２を構成する導体ストリップと、接地導体である導体層Ｔ２との距離ｈ１＋ｔ１＋ｈ４は、信号線２ａを構成する導体ストリップと導体層Ｔ２との距離ｈ１よりも大きくされ、各引き出し線５ａ２，５ｂ１を構成する導体ストリップと導体層Ｔ２との距離ｈ１＋ｔ１＋ｈ４は、信号線２ｂを構成する導体ストリップと導体層Ｔ２との距離ｈ１よりも大きくされ、各引き出し線５ｂ２，５ｃ１を構成する導体ストリップと導体層Ｔ２との距離ｈ１＋ｔ１＋ｈ４は、信号線２ｃを構成する導体ストリップと導体層Ｔ２との距離ｈ１よりも大きくされる。これにより、各引き出し線５ａ１，５ｃ２の特性インピーダンスは信号線２ａの特性インピーダンスよりも高くなり、各引き出し線５ａ２，５ｂ１の特性インピーダンスは信号線２ｂの特性インピーダンスよりも高くなり、各引き出し線５ｂ２，５ｃ１の特性インピーダンスは信号線２ｃの特性インピーダンスよりも高くなる。
【００４０】
図１０を参照すると、本実施形態の差動伝送回路では、プリント配線基板４Ａは、第１の実施形態に係るプリント配線基板４の導体層Ｔ１上に追加の誘電体層Ｄ４をはさんで設けられた追加の導体層Ｔ５をさらに備え、差動ドライバユニット１は、第１の実施形態のように導体層Ｔ１内に設けられるのではなく、導体層Ｔ５内に設けられる。差動ドライバユニット１の詳細構成は、第１の実施形態と同様である（図２を参照）。図１１に示すように、差動ドライバユニット１と導体層Ｔ２との間においては導体層Ｔ１の導体が除去され、代わりに誘電体で充填されている。差動伝送線路２は、差動ドライバユニット１に近接した部分を除いて、その大部分が第１の実施形態と同様に導体層Ｔ１内に設けられる。好ましくは、信号線２ａ，２ｂ，２ｃの特性インピーダンスの急激な変化を防止するために、差動伝送線路２は、導体層Ｔ５に設けられる部分と、導体層Ｔ１に設けられる部分との間に傾斜部を備えている。差動レシーバユニット３もまた、第１の実施形態と同様に導体層Ｔ１内に設けられる。
【００４１】
ここで、本実施形態の構成によってもたらされる効果を説明するためのシミュレーション結果を示す。図１１及び図４を参照し、簡単化のために引き出し線５ｂ１，５ｂ２，５ｃ１，５ｃ２及び信号線２ｃを省略し、２本の引き出し線５ａ１，５ａ２のみが導体層Ｔ５に存在し、２本の信号線２ａ，２ｂのみが導体層Ｔ１に存在する場合を想定する。導体層Ｔ２，Ｔ３，Ｔ４と、誘電体層Ｄ１，Ｄ２，Ｄ３とは、第１の実施形態について説明したシミュレーションの場合と同様である。引き出し線５ａ１，５ａ２の幅ｗ３＝０．２ｍｍとし、さらに、引き出し線５ａ１，５ａ２は、所定長さにわたって一定の間隔ｓ３＝０．１ｍｍを有して配置されているものとする。また、信号線２ａ，２ｂの寸法は、第１の実施形態について説明したシミュレーションの場合と同様である。導体層Ｔ５の厚さｔ１＝０．０３ｍｍとし、誘電体層Ｄ４の高さｈ４＝０．２ｍｍとし、プリント配線基板４Ａの他の寸法は、第１の実施形態について説明したシミュレーションの場合と同様である。シミュレーションの動作周波数は、６５ＭＨｚであるとする。このとき、各引き出し線５ａ１，５ａ２の特性インピーダンスは約９２Ωとなり、各信号線２ａ，２ｂの特性インピーダンスは約６７Ωとなる。
【００４２】
このように、従来、ダンピング抵抗Ｒ１乃至Ｒ６を設けるだけでは、互いに接続された２本の引き出し線上の信号の信号レベルの大きさの違いから生じる逆バイアスから差動ドライバＩＣを保護するには不十分であったが、本実施形態の差動伝送回路によれば、各引き出し線５ａ１，５ｃ２の特性インピーダンスを信号線２ａの特性インピーダンスよりも高くし、各引き出し線５ａ２，５ｂ１の特性インピーダンスを信号線２ｂの特性インピーダンスよりも高くし、各引き出し線５ｂ２，５ｃ１の特性インピーダンスを信号線２ｃの特性インピーダンスよりも高くすることにより、高周波成分を有する逆バイアスから差動ドライバＩＣを保護することが可能となる。
【００４３】
なお、図１０に示す例では、導体層Ｔ１上にさらに誘電体層Ｄ４と導体層Ｔ５とを設ける構成を例として説明したが、接地導体である導体層Ｔ２上の誘電体層Ｄ１の厚さを、差動ドライバユニット１を設ける部分のみにおいて増大させることによっても、同様の効果を有する。
【００４４】
変形例．
説明した実施形態では、ＦＲ−４を誘電体層の材料とする４層又は５層のプリント配線基板の場合を例として説明したが、その他の層構成及び材料（例えばセラミック）からなるプリント配線基板であっても、同様の効果を有する。また、各引き出し線５ａ１，５ｃ２を構成する導体ストリップと、接地導体である導体層Ｔ２とを離隔する誘電体の誘電率が、信号線２ａを構成する導体ストリップと導体層Ｔ２とを離隔する誘電体の誘電率よりも大きくされ、各引き出し線５ａ２，５ｂ１を構成する導体ストリップと導体層Ｔ２とを離隔する誘電体の誘電率が、信号線２ｂを構成する導体ストリップと導体層Ｔ２とを離隔する誘電体の誘電率よりも大きくされ、各引き出し線５ｂ２，５ｃ１を構成する導体ストリップと導体層Ｔ２とを離隔する誘電体の誘電率が、信号線２ｃを構成する導体ストリップと導体層Ｔ２とを離隔する誘電体の誘電率よりも大きくされてもよい。これにより、各引き出し線５ａ１，５ｃ２の特性インピーダンスは信号線２ａの特性インピーダンスよりも高くなり、各引き出し線５ａ２，５ｂ１の特性インピーダンスは信号線２ｂの特性インピーダンスよりも高くなり、各引き出し線５ｂ２，５ｃ１の特性インピーダンスは信号線２ｃの特性インピーダンスよりも高くなる。
【００４５】
また、説明した実施形態では、差動伝送線路２の奇モードインピーダンスを５０Ωとし、その差動インピーダンスを１００Ωとして説明したが、インピーダンスはその他の値をとってもよい。また、説明した実施形態では、差動ドライバユニット１の中に３つの差動ドライバＩＣ１ａ，１ｂ，１ｃ等が設けられ、差動レシーバユニット３の中に３つの終端抵抗Ｒａ，Ｒｂ，Ｒｃと３つの差動レシーバＩＣ３ａ，３ｂ，３ｃ等が設けられた場合を例として説明したが、差動ドライバＩＣ１ａ，１ｂ，１ｃが、それらすべてを含む単一のＩＣ又はＬＳＩとして構成されている場合であっても、別個のＩＣ又はＬＳＩとして構成されている場合であっても、同様の効果を有する。また、説明した実施形態では、差動レシーバユニット３の中に終端抵抗Ｒａ，Ｒｂ，Ｒｃが形成された場合を例として説明したが、終端抵抗Ｒａ，Ｒｂ，Ｒｃを外付け部品としてプリント配線基板４，４Ａ上に実装することによっても、同様の効果を有する。また、説明した実施形態では、表層の導体層Ｔ１に差動伝送線路２が設けられ、内層の導体層Ｔ２に接地導体が設けられた場合を例として説明したが、他の導体層に差動伝送線路２が設けられ、接地導体も他の導体層に設けられる場合であっても、同様の効果を有する。また、説明した実施形態では、ＬＶＤＳを例として説明したが、その他の差動伝送方式であっても、同様の効果を有する。
【産業上の利用可能性】
【００４６】
本発明の差動伝送線路は、３本以上の信号線を備えた差動伝送線路を介して差動ドライバ回路から差動レシーバ回路へ複数の差動信号を多重伝送する差動伝送回路において、引き出し線の特性インピーダンスを信号線の特性インピーダンスよりも高くすることにより、差動ドライバ手段が破壊されることを防いで不要輻射ノイズの少ない差動伝送線路として有用である。本発明はまた、３つのビット情報信号の差動伝送を３本の信号線で実現し、かつ、３ビットすべての状態（８状態）を伝送することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係る差動伝送回路の概略構成を示す斜視図である。
【図２】図１の差動ドライバユニット１を含む部分の詳細構成を示す上面図である。
【図３】図２のＡ−Ａ’線における切断面の一部を示す断面図である。
【図４】図２のＢ−Ｂ’線における切断面を示す断面図である。
【図５】図１の差動伝送回路の回路図である。
【図６】伝送されるビット情報に対する、各端子３Ｅａ，３Ｅｂ，３Ｅｃにおける電位と、各終端抵抗Ｒａ，Ｒｂ，Ｒｃの電圧とを示す表である。
【図７】伝送されるビット情報に対する、各終端抵抗Ｒａ，Ｒｂ，Ｒｃでの電流方向を示す表である。
【図８】（ａ）は、伝送されるビット情報に対する差動ドライバＩＣ１ａの出力信号電位を示すグラフであり、（ｂ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｂの出力信号電位を示すグラフであり、（ｃ）は、伝送されるビット情報に対する差動ドライバＩＣ１ｃの出力信号電位を示すグラフである。
【図９】伝送されるビット情報に対する、各端子３Ｅａ，３Ｅｂ，３Ｅｃにおける電位を示すグラフである。
【図１０】本発明の第２の実施形態に係る差動伝送回路の概略構成を示す斜視図である。
【図１１】図１０の差動伝送回路の断面図である。
【図１２】第１の従来技術に係る差動伝送回路の回路図である。
【図１３】図１２の差動伝送回路の概略構成を示す斜視図である。
【図１４】第２の従来技術に係る差動伝送回路の概略構成を示す斜視図である。
【図１５】図１４のＣ−Ｃ’線における切断面を示す断面図である。
【符号の説明】
【００４８】
１…差動ドライバユニット、
１ａ，１ｂ，１ｃ…差動ドライバＩＣ、
１Ｅａ，１Ｅｂ，１Ｅｃ，３Ｅａ，３Ｅｂ，３Ｅｃ…端子、
２…差動伝送線路、
２ａ，２ｂ，２ｃ…信号線、
３…差動レシーバユニット、
３ａ，３ｂ，３ｃ…差動レシーバＩＣ、
３ｄ…スイッチコントローラ、
４，４Ａ…プリント配線基板、
５ａ１，５ａ２，５ｂ１，５ｂ２，５ｃ１，５ｃ２…引き出し線、
Ｄ１，Ｄ２，Ｄ３，Ｄ４…誘電体層、
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６…ダンピング抵抗、
Ｒａ，Ｒｂ，Ｒｃ…終端抵抗、
ＳＷ１，ＳＷ２…スイッチ、
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５…導体層。
【図１】
2009200554.tif 000005
【図２】
2009200554.tif 000006
【図３】
2009200554.tif 000007
【図４】
2009200554.tif 000008
【図５】
2009200554.tif 000009
【図６】
2009200554.tif 000010
【図７】
2009200554.tif 000011
【図８】
2009200554.tif 000012
【図９】
2009200554.tif 000013
【図１０】
2009200554.tif 000014
【図１１】
2009200554.tif 000015
【図１２】
2009200554.tif 000016
【図１３】
2009200554.tif 000017
【図１４】
2009200554.tif 000018
【図１５】
2009200554.tif 000019