(57)【要約】【課題】電極数を極力低減すると共に、実装時に実装基板との平行度を保って接続不良の防止を図り、且つ半導体回路の破壊をも抑制した半導体チップを提供すること。【解決手段】例えば、所定の間隙を持って対向させた各メモリバンク２２Ａ〜２２Ｄ間により形成された十字状の接続バンプ配置領域２３が設けられている。そして、十字状の接続バンプ配置領域２３における領域２３Ａに、信号入出力用接続バンプ２１Ａ（第１の電極）が群をなして配設させている。一方で、当該信号入出力用接続バンプ２１Ａが群をなす領域２３Ａに直交する領域２３Ｂ内に電力・接地用接続バンプ２１Ｂの群を配設させることで、記憶装置チップ２０を配線チップ１０に実装した際、当該記憶装置チップ２０が傾くのを当該電力・接地用接続バンプ２１Ｂが支持し（半田を介して支持し）、最小限のバンプ数で平行度が保たれる。このように、例えば記憶装置チップ２０を構成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体回路がそれぞれ形成された矩形状の４つの第１〜第４の半導体回路形成領域であって、直交する２辺を所定間隙を持って互いに対向させて配設される第１〜第４の半導体回路形成領域と、
互いの前記第１〜第４の半導体回路形成領域間により形成される間隙からなり、且つ直交する２つの第１〜第２の領域で構成される十字状の電極配置領域と、
前記十字状の電極配置領域のうち、前記第１の領域内の少なくとも一部に配設され、前記半導体回路に接続され、前記半導体回路に電力又は信号を供給する第１の電極群と、
前記十字状の電極配置領域のうち、前記第２の領域内の少なくとも一部に配設され、前記半導体回路に接続され、前記半導体回路に電力又は信号を供給する第２の電極群と、
を備えることを特徴とする半導体チップ。
【請求項２】
前記第１の電極群が信号入出力用の電極を含んで構成される電極群であると共に、前記第２の電極群が電力供給用の電極及び接地用の電極を含んで構成される電極群であることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記半導体回路が記憶回路であると共に、前記半導体チップが記憶装置チップであることを特徴とする請求項１又は２に記載の半導体チップ。
【請求項４】
配線チップと、
前記配線チップの主面上に、電極群を対向させて実装された第１の半導体チップと、
前記第１の半導体チップとは異なる第２の半導体チップであって、前記配線チップの主面上に、電極群を対向させて実装された第２の半導体チップと、
を備え、
前記第２の半導体チップが、請求項１〜３のいずれか１項に記載の半導体チップであることを特徴とする半導体装置。
【請求項５】
第１の半導体チップと、
前記第１の半導体チップとは異なる第２の半導体チップであって、前記第１の半導体チップの主面上に、電極群を対向させて実装された第２の半導体チップと、
を備え、
前記第２の半導体チップが、請求項１〜３のいずれか１項に記載の半導体チップであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ（例えば、メモリチップ、論理回路チップ等）、及びそれを備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩの大規模化、プロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納することで、ＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社の半導体チップとの混載や、光・機械等の異種の半導体チップとの混載等の多機能化を進める事も可能となる。
【０００３】
このような半導体チップの実装には、例えばフリップ・チップ実装の如く、半導体チップの半導体回路主面上に、必要に応じて追加配線を施した後に、はんだ、金又は銅のバンプを生成して実装基板と半導体回路主面を対向させて圧着して、高密度な半導体チップの実装を可能とする手法がある。
【０００４】
ところで、半導体チップに対し、種々を目的として電極の位置や形状、実装構造を工夫する提案が従来からなされている（例えば、特許文献１〜７）。
【０００５】
そして、例えば、処理速度の向上を目的として、半導体チップに形成する半導体回路（記憶回路や論理回路）の形成領域を分割することが行われている。また、分割した半導体回路形成領域間により形成される間隙領域の中央部付近に偏在（集約）させて、電極を配設することも行われている。これは、分割した半導体回路に対する信号入出力配線形成効率や電極のチップ占有面積を最小化するために行われている。
【０００６】
また、一般的に、半導体装置の処理速度を言い表すパラメータとして、バンド幅（転送レート）が知られている。このバンド幅は、半導体装置の動作周波数と半導体装置の入出力データ数（入出力ビット数）の積として規定される。例えば、汎用のＤＤＲ、ＤＲＡＭを考えると、半導体装置の動作周波数を１６６ＭＨｚ、半導体装置の入出力データ数を３２個とした場合に相当し、そのバンド幅は０．６６ＧＢ/ｓとなる。
【特許文献１】特開平７−２６３４４９
【特許文献２】特開２０００−１８８３８１
【特許文献３】特開２０００−３１５７７６
【特許文献４】特開２００２−２６０３７
【特許文献５】特開２００３−２５８１５４
【特許文献６】特開２００６−１４７６２９
【特許文献７】特表２００７−５２９９３０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、電極を半導体チップの中央部付近に偏在させて配設すると、半導体チップを実装基板（配線チップも含む）にフリップ・チップ実装したとき、実装基板との平行度が保たれ難くなり（即ち、半導体チップが実装基板対して傾いて実装されやすくなり）、接続不良が生じることがある。
【０００８】
一方で、半導体チップと実装基板との実装時の平行度を保つために、電極を半導体回路形成領域上にまで形成すると、実装する際の圧力により半導体回路が破壊されてしまう恐れがあり、信頼性が低減することもある。
【０００９】
そこで、本発明の課題は、電極数を極力低減すると共に、実装時に実装基板との平行度を保って接続不良の防止を図り、且つ半導体回路の破壊をも抑制した半導体チップ、及びそれを備える半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題は、以下の手段により解決される。即ち、
請求項１に係る発明は、
半導体回路がそれぞれ形成された矩形状の４つの第１〜第４の半導体回路形成領域であって、直交する２辺を所定間隙を持って互いに対向させて配設される第１〜第４の半導体回路形成領域と、
互いの前記第１〜第４の半導体回路形成領域間により形成される間隙からなり、且つ直交する２つの第１〜第２の領域で構成される十字状の電極配置領域と、
前記十字状の電極配置領域のうち、前記第１の領域内の少なくとも一部に配設され、前記半導体回路に接続され、前記半導体回路に電力又は信号を供給する第１の電極群と、
前記十字状の電極配置領域のうち、前記第２の領域内の少なくとも一部に配設され、前記半導体回路に接続され、前記半導体回路に電力又は信号を供給する第２の電極群と、
を備えることを特徴とする半導体チップである。
【００１１】
請求項２に係る発明は、
前記第１の電極群が信号入出力用の電極を含んで構成される電極群であると共に、前記第２の電極群が電力供給用の電極及び接地用の電極を含んで構成される電極群であることを特徴とする請求項１に記載の半導体チップである。
【００１２】
請求項３に係る発明は、
前記半導体回路が記憶回路であると共に、前記半導体チップが記憶装置チップであることを特徴とする請求項１又は２に記載の半導体チップである。
【００１３】
請求項４に係る発明は、
配線チップと、
前記配線チップの主面上に、電極群を対向させて実装された第１の半導体チップと、
前記第１の半導体チップとは異なる第２の半導体チップであって、前記配線チップの主面上に、電極群を対向させて実装された第２の半導体チップと、
を備え、
前記第２の半導体チップが、請求項１〜３のいずれか１項に記載の半導体チップであることを特徴とする半導体装置である。
【００１４】
請求項５に係る発明は、
第１の半導体チップと、
前記第１の半導体チップとは異なる第２の半導体チップであって、前記第１の半導体チップの主面上に、電極群を対向させて実装された第２の半導体チップと、
を備え、
前記第２の半導体チップが、請求項１〜３のいずれか１項に記載の半導体チップであることを特徴とする半導体装置である。
【発明の効果】
【００１５】
本発明によれば、電極数を極力低減すると共に、実装時に実装基板との平行度を保って接続不良の防止を図り、且つ半導体回路の破壊をも抑制した半導体チップを提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明の適用可能な実施形態を説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。
【００１７】
図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１のＡ−Ａ断面図である。図３は、図１のＢ−Ｂ断面図である。図４は、実施形態に係る半導体装置における記憶装置チップを示す平面図である。
【００１８】
本実施形態に係る半導体装置１００は、図１〜図３に示すように、インターポーザ（実装基板）としての配線チップ１０の同一主表面上に、２つの記憶装置チップ２０（第２の半導体チップ）と、アプリケ−ション・スペシフィック・チップ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｃｈｉｐ：特定用途用理論回路チップ、以下、ＡＳＩＣと称する：第１の半導体チップ）３０とがフリップ実装されている。２つの記憶装置チップ２０とＡＳＩＣ３０とは、２つの記憶装置チップ２０のそれぞれの一辺とＡＳＩＣ３０の一辺とが対向するように配設されている。そして、配線チップ１０と、記憶装置チップ２０及びＡＳＩＣ３０との間には、アンダーフィル樹脂４２（封止材）が充填されている。このアンダーフィル樹脂４２は、配線チップ１０の同一主表面上に突出して配設されると共に、半導体チップ実装領域（記憶装置チップ２０及びＡＳＩＣ３０の実装領域）を取り囲んで配設されたダム部材４２Ａ（堰き止め部材）により堰き止められて充填されている。なお、このダム部材４２Ａは、半導体チップ実装領域外側に配設した形態を示しているが、当該半導体チップ実装領域内側に配設してもよい。但し、ダム部材４２Ａは、電極群形成領域よりも、外側に配設する必要がある。
【００１９】
配線チップ１０は、シリコン基板に不図示の複数の金属配線（例えばアルミ線や銅線など）が配されて形成されている。そして、図１〜図３に示すように、各々の金属配線の一端側及び他端側に、記憶装置チップ２０実装用の接続パッド１１Ａと、ＡＳＩＣ３０実装用の接続パッド１１Ｂと、が各々接続され群を成している。これら接続パッド１１Ａ，１１Ｂは例えばアルミニウムなどの導電性材料で構成している。
【００２０】
配線チップ１０の接続パッド１１Ａ，１１Ｂは、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに対応して配列されている。無論、配線チップ１０の接続パッド１１Ａ，１１Ｂは、その配設領域内で、実装する記憶装置チップ２０及びＡＳＩＣ３０の接続パッドに応じて、格子状、千鳥配列でもよいし、それ以外の配列であってもよい。
【００２１】
これら配線チップ１０の接続パッド１１Ａ，１１Ｂの配線ピッチは、実装するチップに応じて、適宜設定される。例えば、本実施形態では、２つの記憶装置チップ２０として２５６Ｍビットのマルチ・メディア・メモリとＡＳＩＣ３０のバンド幅に対応して、記憶装置チップ２０の入出力ビット数が最低２５６ビット×２＝５１２ビット必要とし、これを実装するためには接続パッド１１Ａ，１１Ｂの配列ピッチは２０μｍ必要となる。これに限られず、例えば、２０μｍ〜６０μｍの範囲で適宜設定することができる。
なお、ここで、上述した２つの記憶装置チップ２０として２５６Ｍビットのマルチ・メディア・メモリとＡＳＩＣ３０のバンド幅について説明する。前述したように、このバンド幅は、半導体装置の動作周波数と半導体装置の入出力データ数（入出力ビット数）の積として規定される。
例えば、本実施形態での半導体装置の動作周波数を３３ＭＨｚ、半導体装置の入出力データ数を２５６×２＝５１２個とした場合、そのバンド幅は２．１ＧＢ/ｓとなる。
【００２２】
配線チップ１０の接続パッド１１Ａ，１１Ｂの数も、実装するチップに応じて、適宜設定される。例えば、本実施形態では、２つの記憶装置チップ２０として２５６Ｍビットのマルチ・メディア・メモリを２個とＡＳＩＣ３０とを搭載するため、約２５００個設ける。これに限られず、実装する半導体チップに応じて例えば２０００個〜５０００個の範囲で適宜設定することができる。
【００２３】
配線チップ１０は、実装する記憶装置チップ２０及びＡＳＩＣ３０と同じシリコン基板から構成している。このため、熱や伸び縮み等に対する物理的な強度も高く、高信頼性を確保できる。
【００２４】
記憶装置チップ２０は、シリコン基板上に半導体プロセスにより形成されたものであり、本実施形態では、図示しないが、例えばその記憶容量が２５６Ｍビットのマルチ・メディア・メモリを搭載している。
【００２５】
また、記憶装置チップ２０としては、これに限られず、汎用のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を使うこともできる。同様に、記憶装置チップ２０としては、汎用のスタテック・ランダム・アクセス・メモリ（ＳＲＡＭ）、不揮発性記憶装置等も使うこともできる。
【００２６】
そして、記憶装置チップは、図４に示すように、その主面側に、４つに分割された矩形状のメモリバンク２２Ａ〜２２Ｄ（第１〜第４の半導体回路形成領域）が設けられ、当該メモリバンク２２Ａ〜２２Ｄにメモリを構成する記憶回路（半導体回路：不図示）がそれぞれ形成されている。なお、図示しないが、メモリ回路には、例えば、複数のメモリセルと、複数のメモリセルにそれぞれ接続された複数のビット線及び複数のワード線を有し、アドレス信号に応じて前記複数のメモリセルから所定のメモリセルを選択するためのアクセス回路と、を含んで構成されている。
【００２７】
具体的には、メモリバンク２２Ａの一辺とメモリバンク２２Ｂの一辺とが所定の間隙を持って対向するように、メモリバンク２２Ａとメモリバンク２２Ｂとが配置されている。また、メモリバンク２２Ａにおけるメモリバンク２２Ｂに対向する一辺に対して直交する他辺とメモリバンク２２Ｃの一辺とが所定の間隙を持って対向するように、メモリバンク２２Ａとメモリバンク２２Ｃとが配置されている。また、メモリバンク２２Ｂにおけるメモリバンク２２Ａに対向する一辺に対して直交する他辺とメモリバンク２２Ｄの一辺とが所定の間隙を持って対向するように、メモリバンク２２Ｂとメモリバンク２２Ｃとが配置されている。そして、メモリバンク２２Ｃにおけるメモリバンク２２Ａと対向する一辺に対して直交する他辺とメモリバンク２２Ｄにおけるメモリバンク２２Ｂと対向する一辺に対して直交する他辺とが所定の間隙を持って対向して、メモリバンク２２Ｃとメモリバンク２２Ｄとが配置されている。
【００２８】
即ち、記憶装置チップ２０の主面側において、直交する２辺を所定間隙を持って互いに対向させて、矩形状の４つのメモリバンク２２Ａ〜２２Ｄが配設され、メモリバンク２２Ａ〜２２Ｄ全体が当該主面の縁部に沿った形状（記憶装置チップ２０の形状：矩形状）をなしている。そして、所定の間隙を持って対向させた各メモリバンク２２Ａ〜２２Ｄ間により形成された、記憶装置チップ２０の主面上には十字状の間隙が設けられている。
【００２９】
この十字状の間隙は、接続バンプ（突起した電極）を配設する領域として利用される接続バンプ配置領域２３（電極配置領域）として利用される。この十字状の接続バンプ配置領域２３は、直交する２つの領域２３Ａ、２３Ｂにより構成されている。
【００３０】
具体的には、十字状の接続バンプ配置領域２３において、領域２３Ａは、メモリバンク２２Ａ及び２２Ｂとメモリバンク２２Ｃ及び２２Ｄとの間に設けられる間隙が、メモリバンク２２Ａ及び２２Ｂの対向方向（メモリバンク２２Ｃ及び２２Ｄの対向方向）に記憶装置チップ２０の主面の対向する両縁部まで延在した領域である。一方、領域２３Ｂは、領域２３Ａは、メモリバンク２２Ａ及び２２Ｃとメモリバンク２２Ｂ及び２２Ｄとの間に設けられる間隙が、メモリバンク２２Ａ及び２２Ｃの対向方向（メモリバンク２２Ｂ及び２２Ｄの対向方向）に記憶装置チップ２０の主面の対向する両縁部まで延在した領域である。
【００３１】
そして、領域２３Ａには、記憶装置チップ２０（記憶回路）の信号又は当該チップへの信号を入出力するための信号入出力用接続バンプ２１Ａ（第１の電極）がメモリバンク２２Ａ及び２２Ｂの対向方向（メモリバンク２２Ｃ及び２２Ｄの対向方向）群をなして連続的に配設している。この信号入出力用接続バンプ２１Ａの配列は、格子状でもよいし、千鳥状であってもよい。ここで、十字状の接続バンプ配置領域２３における領域２３Ａと領域２３Ｂとが交差して重なる領域には、信号入出力用接続バンプ２１Ａが設けられているが、これに限られず、電力・接地用接続バンプ２１Ｂを設けた形態であってもよい。
【００３２】
一方、領域２３Ｂには、記憶装置チップ２０（記憶回路）への電力供給及び接地のための電力・接地用接続バンプ２１Ｂ（第２の電極）がメモリバンク２２Ａ及び２２Ｃの対向方向（メモリバンク２２Ｂ及び２２Ｄの対向方向）に延在するように群をなして連続的に配設している。この電力・接地用接続バンプ２１Ｂの配列は、格子状でもよいし、千鳥状であってもよい。
【００３３】
つまり、本実施形態では、信号入出力用接続バンプ２１Ａ及び電力・接地用接続バンプ２１Ｂが十字状の接続バンプ配置領域２３に配列され、十字状の接続バンプ群をなして配設されている。
【００３４】
なお、信号入出力用接続バンプ２１Ａ、及び電力・接地用接続バンプ２１Ｂは、各領域内で所定幅となるように配列させて設けられている。そして、信号入出力用接続バンプ２１Ａの配列幅（バンプ数）は、電力・接地用接続バンプ２１Ｂの配列幅（バンプ数）よりも多くなるように配設させることがよい。具体的には、例えば、領域２３Ａに設ける信号入出力用接続バンプ２１Ａ（総数）は、１３（幅方向の数）×１２２（長手方向の数）で配列し、領域２３Ｂに設ける電力・接地用接続バンプ２１Ｂ（総数）は、８（幅方向の数）×１０３（長手方向の数）で配列させる。これにより、記憶装置チップ２０（記憶回路）と配線チップ１０とのフリップ実装が可能となる。また、バンプ数（ピン数）を増やすと、低電力化と共に、熱発生抑制効果も向上される。
【００３５】
記憶装置チップ２０（記憶回路）の配置（レイアウト）仕様にもよるが、領域２３Ａに設ける、その幅方向に沿ったバンプ数（電極数）は、１０〜３０個であることがよく、領域２３Ｂに設ける、その幅方向に沿ったバンプ数（電極数）は、４〜３２個であることがよい。但し、各バンプ（信号入出力用接続バンプ２１Ａ、及び電力・接地用接続バンプ２１Ｂ）は、メモリバンクの縁（バンプと対向する縁）から外側へ所定の間隔離間（例えば、当該縁から最短距離で１５０μｍ以上離間：最短距離は図３中、ｔで標記）させて設けることがよい。これにより、実装時や半導体装置外部から受ける衝撃により各バンプに圧力が掛かったとき、当該各バンプを介してメモリバンクに受ける圧力の影響が回避される。また、各バンプから生じるα線に対するα線耐量も確保され、α線により、メモリバンクに形成される記憶回路（メモリセル）に記憶される情報が反転されることも抑制される。
【００３６】
ここで、図示しないが、信号入出力用接続バンプ２１Ａのその直下（チップ厚み方向直下）には、当該バンプが形成されるパッドが配設されると共に、当該パッドと電気的に接続された入出力回路を含む単位セル領域が配設されている。信号入出力用接続バンプ２１Ａ共に、入出力回路を含む単位セル領域をアレイ状に配列されたＩ／Ｏアレイを構成している。
【００３７】
記憶装置チップ２０は、その上記構成の接続バンプ（信号入出力用接続バンプ２１Ａ及び電力・接地用接続バンプ２１Ｂ）が配線チップ１０の接続パッド１１Ａと向き合うように配置されている。
【００３８】
記憶装置チップ２０は、配線チップ１０と互いの電極（バンプ、パッド）同士が向き合うように配置され、半田４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。
【００３９】
なお、本実施形態では、十字状の接続バンプ配置領域２３のうち、領域２３ＡがＡＳＩＣ３０の記憶装置チップ２０の対向辺と平行となるように、当該記憶装置チップ２０は、配線チップ１０上に実装されている。これにより、記憶装置チップ２０と配線チップ１０とを電気的に接続するための、配線チップの配線構造が簡易化され、接続不良等が抑制される。
【００４０】
また、各接続バンプは、十字状の接続バンプ配置領域２３の中央部（領域２３Ａと領域２３Ｂとが重なる領域）を中心として、領域２３Ａ及び領域２３Ｂの長手方向の両側に配置する必要があり、この好ましくは対象に配設する。
【００４１】
ＡＳＩＣ３０は、シリコン基板上に半導体プロセスにより形成されたものであり、例えば、汎用のＣＰＵを含む論理回路が採用されている。本実施形態では、記憶装置チップ２０として、その記憶容量が２５６Ｍビットのマルチ・メディア・メモリを２つ搭載しているため、ＡＳＩＣ３０の入出力ビット数も、バンド幅が２．１ＧＢ／Ｓに対応して５１２ビットである。無論、記憶装置チップ２０の性能（例えば、バンド幅）に応じてそれ以上であってもよい。
【００４２】
また、ＡＳＩＣ３０としては、これに限られず、例えば、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器を含むような汎用のアナログ回路を使うこともできる。
【００４３】
ＡＳＩＣ３０には、その接続バンプ３１が記憶装置チップ２０との対向方向両縁部に、それぞれ当該縁部に沿って群をなして配置されている。この電力・接地用接続バンプ２１Ｂの配列は、格子状でもよいし、千鳥状であってもよい。
【００４４】
ＡＳＩＣ３０は、その接続バンプ３１が配線チップ１０の接続パッド１１Ｂと向き合うように配置されている。
【００４５】
ＡＳＩＣ３０は、配線チップ１０と互いの電極（パッド、バンプ）同士が向き合うように配置され、半田４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。
【００４６】
記憶装置チップ２０とＡＳＩＣ３０とは、配線チップ１０の接続パッドに接続された金属配線（不図示）を介して電気的且つ物理的に接続されている。なお、ＡＳＩＣ３０は、記憶装置チップ２０として、２個の２５６Ｍビットのマルチ・メディア・メモリと電気的に接続されるので、５１２ビットずつパラレルで信号の入出力が行われる。
【００４７】
このようにして、記憶装置チップ２０の各接続バンプとＡＳＩＣ３０の各接続バンプとを配線チップ１０の接続パッドに接続された金属配線（不図示）を介して電気的に接続することで、バス・ライン接続が図られる。
【００４８】
なお、図示しないが、配線チップ１０には、外部接続用の接続パッドが設けられており、その接続ワイヤを電気的に接続して、当該接続ワイヤにより半導体装置１００の外部との接続が図られている。
【００４９】
以上説明した本実施形態に係る半導体装置１００では、記憶装置チップは、その主面側にメモリを構成する記憶回路（半導体回路：不図示）が形成される領域として、４つに分割され、直交する２辺を所定間隙を持って互いに対向させて、矩形状の４つのメモリバンク２２Ａ〜２２Ｄが配設させている。このため、所定の間隙を持って対向させた各メモリバンク２２Ａ〜２２Ｄ間により形成された十字状の接続バンプ配置領域２３が設けられている。そして、十字状の接続バンプ配置領域２３における領域２３Ａに、信号入出力用接続バンプ２１Ａ（第１の電極）が群をなして配設させている。即ち、信号入出力用接続バンプ２１Ａを偏在（集約）させ、分割した記憶回路に対する信号入出力配線形成効率や電極のチップ占有面積が最小化を実現している。
【００５０】
一方で、当該信号入出力用接続バンプ２１Ａが群をなす領域２３Ａに直交する領域２３Ｂ内に電力・接地用接続バンプ２１Ｂの群を配設させる。そして、記憶装置チップ２０を配線チップ１０に実装した際、当該記憶装置チップ２０が、当該記憶装置チップ２０の信号入出力用接続バンプ２１Ａの群の長手方向と交差する方向（特に長手方向と直交する方向）に傾くのを当該電力・接地用接続バンプ２１Ｂが支持し（半田を介して支持し）、当該記憶装置チップ２０の当該電力・接地用接続バンプ２１Ｂの長手方向と交差する方向（特に長手方向と直交する方向）に傾くのを信号入出力用接続バンプ２１Ａが支持する（半田を介して支持する）。即ち、記憶装置チップ２０は、配線チップ１０と一定の間隙を持って配設される、つまり、記憶装置チップ２０と配線チップ１０との対向面が、平行関係となっている。なお、記憶装置チップ２０と配線チップ１０との間隙が２０μｍから３０μｍである場合、この一定の間隔とは、記憶装置チップ２０と配線チップ１０との対向面の間隔の誤差が、例えばチップの全対向領域において±３μｍ〜±４μｍ以内であることを意味する。
【００５１】
その結果、最小限のバンプ数で、記憶装置チップ２０と配線チップ１０の実装時の平行度が保たれる。一方で、この平行度を保たせるための電力・接地用接続バンプ２１Ｂを、メモリバンクの非形成領域に設けていることから、記憶装置チップ２０を配線チップ１０へ実装する際の圧力により記憶回路が破壊されてしまうことも防止される。平行度を保たせるためのバンプ（電極）として電力・接地用接続バンプを採用しているので、電気的に電源・接地接続強化も図られる。
【００５２】
また、本実施形態では、記憶装置チップ２０と配線チップ１０との間にアンダーフィル樹脂４２が充填されているいが、記憶装置チップ２０のメモリバンクの形成領域には電極群が介在することなく、アンダーフィル樹脂４２が直接充填されている。また、記憶装置チップ２０のメモリバンクの形成領域には電極群がないことから、当該メモリバンクの形成領域において充填不良が生じることなく、アンダーフィル樹脂４２が隙間なく充填されやすくなる。その結果、アンダーフィル樹脂４２が、物理的衝撃を十分に対するクッション材としての機能が十分に果され、記憶装置チップ２０のメモリバンクの衝撃による破損がより向上される。
【００５３】
また、本実施形態では、当該信号入出力用接続バンプ２１Ａが群をなす領域２３Ａに直交する領域２３Ｂ内に電力・接地用接続バンプ２１Ｂの群を配設させる、即ち矩形状の４つのメモリバンク２２Ａ〜２２Ｄに形成される中央部の間隙に配設させることから、電力・接地用接続バンプ２１Ｂの群が各メモリバンクに最も近い位置に配設されることとなり、各メモリバンクに形成される記憶回路（メモリセル）への電力供給・接地を均等に且つ最短配線で実現される。
【００５４】
このため、本実施形態において、記憶装置チップ２０は、電極（バンプ）数を極力低減すると共に、実装時に実装基板（配線チップ１０）との平行度を保って接続不良の防止を図り、且つ半導体回路（記憶回路）の破壊をも抑制することができる。
【００５５】
なお、本実施形態では、記憶装置チップは、十字状の接続バンプ配置領域２３の領域２３Ｂには、平行度を保つためのバンプ（電極）として、電力・接地用接続バンプ２１Ｂの群を連続的に配列させた形態を説明したが、これに限られない。例えば、図５に示すように、十字状の接続バンプ配置領域２３における領域２３Ｂに電力・接地用接続バンプ２１Ｂの群を断続的に配列した形態であってもよい。
【００５６】
また、本実施形態では、記憶装置チップは、十字状の接続バンプ配置領域２３の領域２３Ｂには、平行度を保つためのバンプ（電極）として、電力・接地用接続バンプ２１Ｂを適用した形態を説明したが、これに限られない。例えば、電力・接地用接続バンプ２１Ｂの代わりに信号入出力用接続バンプやダミーバンプを適用してもよい。具体的には、例えば、図６に示すように、十字状の接続バンプ配置領域２３における領域２３Ｂにも、領域２３Ａ（領域２３Ｂと重なる領域）に設けられた信号入出力用接続バンプ２１Ａと連続して群をなすように信号入出力用接続バンプ２１Ａの群を配列する形態が挙げられる。この形態の場合、領域２３Ｂに設けられる信号入出力用接続バンプ２１Ａは、チップ中央部から各メモリバンクの対向領域の中央部程度まで配設している。そして、電力・接地用接続バンプ２１Ｂは、領域２３Ｂの長手方向両端部（チップ両縁部）に群をなして設けられている。
【００５７】
また、本実施形態では、記憶装置チップ２０は、分割した４つのメモリバンク２２Ａ〜２２Ｄをチップ縁部近くまで配設した形態を説明したが、これに限られず、例えば、各メモリバンク２２をチップ縁部と所定間隙を設けた形態であってもよい。具体的に、例えば、図７に示すように、メモリバンク２２Ａ及び２２Ｂを記憶装置チップ２０の縁部（領域２３Ｂの長手方向側の一方の縁部）とが間隙を有するように、同じくメモリバンク２２Ｃ及び２２と記憶装置チップ２０の他の縁部（領域２３Ｂの長手方向側他方の縁部）と間隙を有するように、各メモリバンクを配設し、そして、当該両間隙に当該各縁部に沿って電力・接地用接続バンプ２１Ｂを設けた形態が挙げられる。当該両間隙に当該各縁部に沿って設けた電力・接地用接続バンプ２１Ｂも、メモリバンクの縁（バンプと対向する縁）から外側へ所定の間隔離間（例えば、当該縁から最短距離で１５０μｍ以上離間：最短距離は図３中、ｔで標記）させて設けることがよい。なお、この形態は、これら以外は図６に示す形態と同様である。
【００５８】
また、本実施形態では、分割した４つのメモリバンク２２Ａ〜２２Ｄを形成した形態を説明したが、これに限られない。具体的には、例えば、図８に示すように、一つの記憶装置チップの主面上に、４つのメモリバンク２２Ａ〜２２Ｄを一組（接続バンプが配設される十字状の接続バンプ配置領域２３含む）として、これを２組配設した形態であってもよい。無論、２組以上であってもよい。
【００５９】
また、本実施形態では、記憶装置チップ２０のみに、十字状の接続バンプ配置領域２３に接続バンプを形成した形態を説明したが、これに限られず、同様に、論理回路（半導体回路）を４つに分割したＡＳＩＣ３０に適用してもよい。さらにまた、本実施形態では、記憶装置チップ２０とＡＳＩＣ３０とをインターポーザ（実装基板）としての配線チップ１０の同一主表面上にフリップ実装した形態を説明したが、配線チップ１０の代わりにＡＳＩＣチップを用いて、いわゆるＣＯＣ（ＣＨＩＰ  ＯＮ  ＣＨＩＰ）実装して半導体装置を構成してもよい。具体的には、例えば、図９及び図１０に示すように、ＡＳＩＣ３０の主面上に、記憶装置チップ２０をフリップ実装した半導体装置１０１の形態が挙げられる。本形態の場合、ＡＳＩＣ３０の電極群（接続バンプ）は、記憶装置チップ２０の電極群（接続バンプ）と同様の配列で配設されることとなる。
【図面の簡単な説明】
【００６０】
【図１】実施形態に係る半導体装置を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】実施形態に係る半導体装置における記憶装置チップを示す平面図である。
【図５】他の実施形態に係る半導体装置における記憶装置チップを示す平面図である。
【図６】他の実施形態に係る半導体装置における記憶装置チップを示す平面図である。
【図７】他の実施形態に係る半導体装置における記憶装置チップを示す平面図である。
【図８】他の実施形態に係る半導体装置における記憶装置チップを示す平面図である。
【図９】他の実施形態に係る半導体装置における記憶装置チップを示す平面図である。
【図１０】図９のＣ−Ｃ断面図である。
【符号の説明】
【００６１】
１０   配線チップ
１１Ａ，１１Ｂ       接続パッド
２０   記憶装置チップ
２１Ａ 信号入出力用接続バンプ
２１Ｂ 電力・接地用接続バンプ
２２Ａ、２２Ｂ，２２Ｃ、２２Ｄ     メモリバンク
２３   接続バンプ配置領域
２３Ａ、２３Ｂ       領域
３１   接続バンプ
４０   半田
４２   アンダーフィル樹脂
４２Ａ ダム部材
１００ 半導体装置
１０１ 半導体装置
【図１】
2009200101.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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