(57)【要約】【課題】記憶素子の製造初期における特性ばらつきに加えて一定のストレス印加後の特性変動及び特性ばらつきを正確に効率よく測定し、動作マージンを的確に判断できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルと、第１のビット線と、第１のビット線の一端が接続され、電位比較ノードを有するセンスアンプ回路と、第１のビット線の他端が接続され、電位比較ノードのトランジスタのゲート電極に供給される第１のビット線の電位と、電位比較ノードの他方のトランジスタのゲート電極に供給される参照電位との大小比較を行うセル特性評価手段と、センスアンプ回路の差動ノードと電気的に接続されるデータ線とを備える。第１のビット線の一端は、電位比較ノードの一方のトランジスタのゲート電極に接続され、第１のビット線とセンスアンプ回路の出力ノードとは電気的に分離されている。【選択図】図１
2009199648.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルが接続される第１のビット線と、
前記第１のビット線の一端が接続され、一対のトランジスタのゲート電極が構成する一対の電位比較ノードを有するセンスアンプ回路と、
前記第１のビット線の他端が接続され、前記一対の電位比較ノードを構成する一方のトランジスタのゲート電極に供給される、前記メモリセルから読み出されたデータに基づく前記第１のビット線の電位と、前記一対の電位比較ノードを構成する他方のトランジスタのゲート電極に供給される参照電位との大小比較を行う、セル特性評価手段と、
前記センスアンプ回路の差動ノードと電気的に接続されるデータ線とを備え、
前記第１のビット線の一端は、前記一対の電位比較ノードを構成する前記一方のトランジスタのゲート電極に接続され、
前記第１のビット線と前記センスアンプ回路の出力ノードとは電気的に分離されている、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第１のビット線と対を成し、一端が前記一対の電位比較ノードを構成する前記他方のトランジスタのゲート電極に接続されると共に他端が前記セル特性評価手段に接続される第２のビット線をさらに備え、
前記参照電位は、前記第２のビット線を介して前記セル特性評価手段から供給される、半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記参照電位は、前記一対の電位比較ノードを構成する前記他方のトランジスタのゲート電極に直接供給される、半導体記憶装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体記憶装置において、
前記センスアンプ回路の差動ノードに電流供給する電源電圧及び前記センスアンプ回路の出力ノードに電流供給する電源電圧は、前記メモリセルに供給する電源電圧よりも高い、半導体記憶装置。
【請求項５】
請求項１〜３のうちのいずれか１項に記載の半導体記憶装置において、
前記センスアンプ回路の差動ノードに電流供給する電源電圧が、前記センスアンプ回路の出力ノードに電流供給する電源電圧及び前記メモリセルに供給する電源電圧よりも高い、半導体記憶装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体記憶装置において、
前記センスアンプ回路の電位比較ノードを構成する一対のトランジスタの各々は、Ｐチャネル型トランジスタである、半導体記憶装置。
【請求項７】
請求項１〜５のうちのいずれか１項に記載の半導体記憶装置において、
前記センスアンプ回路の電位比較ノードを構成する一対のトランジスタの各々は、Ｎチャネル型トランジスタである、半導体記憶装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
前記メモリセルを構成する記憶素子は、強誘電体メモリである、半導体記憶装置。
【請求項９】
請求項１に記載された半導体記憶装置を用いて、前記メモリセルのセル特性を評価する半導体記憶装置の評価方法であって、
前記メモリセルに記憶されたデータを前記第１のビット線に出力し、前記第１のビット線の電位を、前記センスアンプ回路の一対の電位比較ノードを構成する一方のトランジスタのゲート電極に入力する工程（ａ）と、
前記参照電位を、前記一対の電位比較ノードを構成する他方のトランジスタのゲート電極に入力する工程（ｂ）と、
前記工程（ａ）及び前記工程（ｂ）の後に、前記セル特性評価手段が、前記センスアンプ回路を用いて、前記第１のビット線の電位と前記参照電位との大小比較を行う工程（ｃ）とを備える、半導体記憶装置の評価方法。
【請求項１０】
請求項９に記載の半導体記憶装置の評価方法において、
前記工程（ａ）〜（ｃ）の一連の工程は、前記工程（ｃ）における大小比較結果が逆転するまで、前記工程（ｂ）における前記参照電圧の値を前記一連の工程毎に変化させて繰り返し行う、半導体記憶装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその評価方法に関し、特に、記憶素子の製造初期及び一定のストレス印加後における特性ばらつきを正確に且つ効率よく測定可能とする手段を備えた半導体記憶装置及びその評価方法に関するものである。
【背景技術】
【０００２】
近年、光ディスクやＨＤＤに代わる記録媒体として、不揮発性半導体メモリの代表格とも言えるフラッシュメモリの需要が急増している。多値化など大容量化が進む一方、堅強性に優れ、セットの小型化を実現する手法として、今後もあらゆる分野への採用が拡大すると考えられる。
【０００３】
フラッシュメモリ以外の不揮発性半導体メモリとしては、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相転移メモリ（ＰＲＡＭ）などが研究開発されており、その一部が実用化されてはいるが、書き換え回数の無制限化、高速化や省電力化といった実用化の面で先行しているフラッシュメモリの弱点を克服する当初の目標を完全に実現するレベルには未だに至っていない。
【０００４】
揮発性メモリと比較して不揮発性メモリの特性は採用する記録材料に大きく依存し、製造工程のキャパシタ形成プロセスにおいて多くの困難を伴うため、実現に時間を要するか、又は仕様のレベルダウンを余儀なくされているのが現実である。
【０００５】
特に、従来と比較して書換え回数やアクセススピード、消費電力などの特性に優れた不揮発性半導体メモリの一つである記憶素子に強誘電体キャパシタを採用した強誘電体メモリ（ＦｅＲＡＭ）に関して言えば、ここ数年で微細化技術や信頼性技術が急速に進歩し、ＩＣカードやタグといったビット容量の小規模な分野からではあるがその市場規模を広げつつある。その優れた特性から今後も携帯情報機器などを中心に強誘電体メモリへのニーズが増加するものと考えられる。
【０００６】
前述したように、特性が記録材料に大きく依存する不揮発性メモリの課題の一つとして、ビット毎の特性ばらつきがある。この特性ばらつきは、絶縁キャパシタなどの記録素子の製造工程及び成膜工程に起因するもので、ある程度の抑制は可能であるが、完全な均一化は不可能であって特性ばらつきが残存する。この特性ばらつきは、不揮発性メモリの書き込み動作や読み出し動作の結果として電気的信号に現れ、構成要素であるセンスアンプ回路などの動作マージンの限界を超えれば装置の動作不具合に直結する。
【０００７】
不揮発性メモリにおいては、この特性ばらつきの抑制と同時に、動作マージンの観点から特性ばらつきの正確な把握が重要であり、これを可能とする手段として、特許文献１及び特許文献２に開示された技術などが提案されている。
【０００８】
これらの特許文献に開示された手段によると、記憶素子の特性が読み出し動作により接続するビット線に電位として読み出されるが、この読み出された電位を外部から電位比較するための参照電位を印加する手段を設けることにより、間接的に記憶素子の特性を測定及び把握しようとするものである。
【０００９】
一方、不揮発性メモリにおいては、製造後初期の特性よりも問題となるのが使用環境で一定期間放置又はストレスが印加された後の特性変動であり、データ保持特性として不揮発性メモリの優劣を決定する重要なファクターである。強誘電体メモリに関して言えば、強誘電体キャパシタの分極電荷量の単純減少や、インプリント現象による読み出し動作マージンの減少などがその特性変動の要因として挙げられる。強誘電体メモリの用途は、現在、ＩＣカードやタグといった分野が主であるが、記憶素子へのストレスとしてカード化やタグ化工程における熱ストレスが特性変動や動作マージンの減少の一要因となっている。
【００１０】
このため、製造後初期の特性ばらつきと同様に、一定のストレス印加後に記憶素子の特性ばらつきを正確に測定することは、動作マージンを確保しながら品質の安定した製品設計をするためには非常に重要である。
【００１１】
ここで、従来の強誘電体メモリにおけるメモリセル部の回路構成及び記憶素子としての特性評価手法について、以下に説明する。
【００１２】
図１１は、従来の強誘電体メモリのメモリセル部の回路構成を示している。
【００１３】
図１１に示すメモリセル部において、メモリセル１は、ゲートがワード線ＷＬ０に接続する選択トランジスタＱ０と、該選択トランジスタＱＯの一方の拡散層に接続する強誘電体キャパシタＣ０とによって構成されている。選択トランジスタＱ０の他方の拡散層はビット線ＢＬ０に接続されており、強誘電体キャパシタＣ０における選択トランジスタＱ０に接続する側の電極とは逆の側に位置する電極はプレート線ＣＰ０に接続されている。ビット線ＢＬ０は、メモリセル１の構成と同様の構成を備えるメモリセルに含まれる選択トランジスタＱ１に接続するビット線ＢＬ１と対をなしており、ビット線ＢＬ０及びビット線ＢＬ１は、それぞれ、差動型センスアンプＳＡ１の差動ノードに接続されている。
【００１４】
また、センスアンプＳＡ１のＰチャネル型ＭＯＳトランジスタＱ９のソースは、その他の制御回路やメモリセル領域内の電源電圧と同じ電源電圧ＶＣＣに接続されている。プリチャージトランジスタＱ２、Ｑ３は、それぞれ、ビット線ＢＬ０、ＢＬ１のプリチャージトランジスタである。ビット線ＢＬ０、ＢＬ１は、信号ＹＳＲにより制御されるカラム選択回路を介してデータ線ＤＬ０、ＤＬ１にそれぞれ接続される。
【００１５】
従来の強誘電体メモリの通常動作については後述するが、以上の構成要素を備えた回路により実行されるものである。
【００１６】
また、図１１に示すメモリセル部には、メモリセル特性のばらつきを評価する目的で、前述した構成に付加されたセル特性評価用手段２が設けられている。セル特性評価手段２は、それぞれの一方の拡散層がビット線ＢＬ０、ＢＬ１に接続し、それぞれの他方の拡散層が共通して参照電位ノードＴｖｒｅｆに接続し、それぞれのゲートがテスト信号ＴＥＳＴ０、ＴＥＳＴ１を受けるトランジスタＱ１０、Ｑ１１によって構成されている。
【００１７】
次に、上記従来の強誘電体メモリの通常動作について説明する。
【００１８】
図１２は、従来の強誘電体メモリの通常動作を示すタイミングチャートである。
【００１９】
図１２に示すように、まず、ビット線プリチャージ信号ＢＰの電位が“Ｈ”レベルから“Ｌ”レベルに遷移することにより、ビット線ＢＬ０、ＢＬ１はフローティングとなる。次に、ワード線ＷＬ０の電位が“Ｈ”レベルになることにより、選択トランジスタＱ０、Ｑ１はオンする。次に、プレート線ＣＰ０の電位が“Ｈ”レベルになるタイミングｔ１にて、強誘電体キャパシタＣ０、Ｃ１から記録データが読み出され、ビット線ＢＬ０、ＢＬ１の電位が上昇する。次に、タイミングｔ２にて、センスアンプ制御信号ＳＡＥの電位が“Ｈ”レベルとなり、ビット線ＢＬ０とビット線ＢＬ１との電位差に応じてビット線ＢＬ０及びビット線ＢＬ１の電位は、“Ｈ”レベルの飽和電位ＶＣＣ又は“Ｌ”レベルの接地電位まで増幅される。その後、タイミングｔ３にて、カラム選択回路の制御信号ＹＳＲの電位が“Ｈ”レベルになり、ビット線ＢＬ０、ＢＬ１がそれぞれデータ線ＤＬ０、ＤＬ１に接続され、メモリセルに記録されたデータがメモリ装置外へと順次読み出されていく。
【００２０】
ここで、カラム選択回路は殆どの場合、トランジスタＱ１０、Ｑ１１と同様な形態で構成されており、ゲートに同じく与えられる制御信号ＹＳＲにより、ビット線ＢＬ０とデータ線ＤＬ０とが接続され、ビット線ＢＬ１とデータ線ＤＬ１とが接続される。このとき、データ線とビット線とが干渉することより、ビット線電位、ここではビット線ＢＬ０の“Ｈ”レベルの電位が一時的に低下する現象が発生する。一時的に低下したビット線電位はセンスアンプＳＡ１からの電荷供給によって再び飽和電位に戻る。
【００２１】
次に、タイミングｔ４にて、センスアンプ制御信号ＳＡＥ及びワード線ＷＬ０の電位が“Ｌ”レベルになると同時に、ビット線プリチャージ信号ＢＰの電位が“Ｈ”レベルになって、ビット線ＢＬ０の電位は“Ｌ”レベルに戻る。このとき、ビット線ＢＬ１の電位は“Ｌ”レベルの電位を維持する。
【００２２】
次に、上記従来の強誘電体メモリにおけるメモリ特性ばらつきを評価する際の動作について説明する。
【００２３】
図１３は、従来の強誘電体メモリにおけるメモリ特性ばらつき評価時の動作を示すタイミングチャートであって、特に、強誘電体キャパシタＣ０の評価を実施する場合の読み出し動作のタイミングチャートを示している。
【００２４】
図１３に示すように、まず、ビット線へ参照電位を供給する参照電位ノードＴｖｒｅｆに任意の参照電位を出力させる。次に、ビット線プリチャージ信号ＢＰの電位が“Ｈ”レベルから“Ｌ”レベルに遷移した後、タイミングｔ５にて、テスト信号ＴＥＳＴ１の電位のみを“Ｈ”レベルにし、ビット線ＢＬ１に参照電位を供給する。次に、前述した通常動作時と同様に、ワード線ＷＬ０の電位が“Ｈ”レベルになることにより、選択トランジスタＱ０、Ｑ１はオンする。次に、プレート線ＣＰ０の電位が“Ｈ”レベルになるタイミングｔ６にて、強誘電体キャパシタＣ０、Ｃ１から記録データが読み出され、ビット線ＢＬ０の電位が上昇する。このとき、ビット線ＢＬ１には参照電位が供給されているため、その電位は実質的には変化しない。
【００２５】
次に、タイミングｔ７にて、センスアンプ制御信号ＳＡＥの電位が“Ｈ”レベルとなり、ビット線ＢＬ０とビット線ＢＬ１との電位差に応じて、ビット線ＢＬ０及びビット線ＢＬ１は“Ｈ”レベルの飽和電位ＶＣＣ又は“Ｌ”レベルの接地電位にまで増幅される。ここでは、例えば図１３に示すように、ビット線ＢＬ０の電位が“Ｈ”レベルになり、ビット線ＢＬ１の電位が“Ｌ”レベルになる。次に、タイミングｔ８にて、カラム選択回路の制御信号ＹＳＲの電位が“Ｈ”レベルになり、ビット線ＢＬ０、ＢＬ１はそれぞれデータ線ＤＬ０、ＤＬ１に接続され、センスアンプＳＡ１で増幅されたデータがメモリ装置外へと順次読み出されていく。
【００２６】
ここで、以上で説明した図１３では、参照電位が評価対象の強誘電体キャパシタＣ０の読み出し電位よりも低かった場合の動作を示しており、正確な特性評価、つまりはビット線電位の正確な測定はこの一連の動作について、参照電位のレベルを変化させながら、事前に行われる書き込み動作と合わせて複数回実行することにより行われる。なお、書き込み動作については通常動作と全く同様であって、他種の半導体メモリのデータ書き込みと何ら概念が変わることがないのでここでの説明は省略する。
【００２７】
次に、上記従来の強誘電体メモリにおけるメモリ特性ばらつき評価について、複数ビットを評価対象とした場合におけるメモリセル特性ばらつきを評価する場合の方法について説明する。
【００２８】
図１４は、従来の複数ビットを評価対象とした場合のメモリセル特性ばらつきの評価フローを示している。
【００２９】
図１４に示すように、まず、ステップＳ１において、最初のメモリセルを選択した後に、ステップＳ２において、参照電位の初期化（通常は０Ｖ）を行う。次に、ステップＳ３において、評価対象ビットにデータを書き込んだ後、ステップＳ４において、上記図１３に示した読み出し動作タイミングによりデータ読み出し、ステップＳ５において、センスアンプ増幅を行う。次に、ステップＳ６において、評価対象ビットが接続するビット線電位Ｖｂｌが他方のビット線に供給された参照電位Ｖｒｅｆよりも大きいか否かの判定を行い、ビット線電位Ｖｂｌの方が大きい場合に（ステップＳ６でＹＥＳ）、ステップＳ８において、参照電位のステップ電圧ΔＶだけ参照電位を上昇させた後に、ステップ３に戻り、再び、ステップＳ４〜６、つまり、評価対象ビットへのデータ書き込み、データ読み出し及びセンスアンプ増幅の動作を行い、ビット線電位Ｖｂｌと参照電位Ｖｒｅｆの比較判定を行う。この一連の動作を複数回実施することにより、ステップＳ６において、いずれ参照電位Ｖｒｅｆがビット線電位Ｖｂｌを上回ることになり（ステップＳ６でＮＯ）、この場合、ステップＳ７において、参照電位Ｖｒｅｆがビット線電位Ｖｂｌを上回った時の参照電位Ｖｒｅｆを評価対象ビットの特性実測値として取得する。次に、ステップＳ９において、評価対象のメモリセルが最後のメモリセルか否かを判定して、最後のメモリセルではない場合に（ステップＳ９でＮＯ）、次のメモリセルを選択して評価対象ビットを切り替え、ステップＳ２に戻り、ステップＳ２〜ステップＳ８の動作、つまり、参照電位の初期化から始まる先の一連の測定動作を行い、ステップＳ９において最後のメモリセルの評価が終わるまで、以上の動作を全てのメモリセルについて実行する。
【００３０】
ここで、参照電位のステップ電圧ΔＶは、評価装置の電圧分解能及び測定に要する評価時間などを考慮した上で、メモリセル特性ばらつきの分布を有意義に評価できる十分小さな値に設定する。
【００３１】
図１５（ａ）及び（ｂ）は、上述の複数ビットを評価対象として得られたメモリセル特性ばらつきの分布評価結果を示している。
【００３２】
図１５（ａ）は、強誘電体メモリの製造後初期の特性分布を表しており、測定されたビット線電位Ｖｂｌに対してビット度数をプロットしたものである。
【００３３】
図１５（ａ）に示すように、データ“０”を記録した場合のビット線電位は、データ“１”を記録した場合のビット線電位よりも低い分布にあり、それぞれの記録データにおいても強誘電体キャパシタの特性に優劣差があるため、ある程度（０．５Ｖ〜１Ｖ程度）の電位分布を持っている。
【００３４】
強誘電体キャパシタの場合には、程度の悪いビットほど、“０”データの場合は電位が高くなり、“１” データの場合は電位が低くなる傾向が強い。
【００３５】
ここでΔＶｂは、“０”データ、“１”データの電位分布差の最小値であり、メモリ装置の動作マージンを数値的に表すものである。この値がセンスアンプの電位増幅限界以下になると、誤動作を引き起こす可能性が高い。
【００３６】
次に、図１５（ｂ）は、強誘電体メモリの製造後初期から一定期間放置又はストレスを印加した後のメモリセル特性ばらつきの分布評価結果を示している。
【００３７】
図１５（ｂ）に示すように、図１５（ａ）の場合と比較して、データ“０”の場合は全体に高電位側へシフトしており、データ“１”の場合は全体的に低電位側へシフトしていることが分かる。このように、ΔＶｂはさらに小さな値となり、誤動作リスクが増大していることが分かる。
【００３８】
このように、半導体記憶装置の動作マージンを客観的に評価する際は製造後初期のメモリ特性分布と合わせて、一定期間放置又はストレスを印加した後のメモリ特性分布を正確に測定することが非常に重要である。
【００３９】
測定する電圧範囲について言えば、ストレス印加後の特性変動は上述した分布シフトの例に限らず、特別に劣化したビットが主分布から外れる場合や材料劣化により大きくシフトした分布となる場合などがあり、従来の強誘電体メモリのメモリセル部の回路構成では、精度よく測定可能な電圧範囲から外れる可能性がある。
【００４０】
これらの場合を考慮すると、測定可能な電圧範囲を広く設定する回路構成を実現することでより正確な測定が可能となり、その結果、高品質の不揮発性半導体メモリをより早く及び効率良く開発することが可能となる。
【００４１】
次に、従来の強誘電体メモリのメモリセル部の回路構成において、ビット線とデータ線とが接続されるタイミングで誤読み出しが発生する場合について説明する。
【００４２】
図１６は、上記図１３と同様に、強誘電体キャパシタＣ０の特性評価を実施する場合の読み出し動作のタイミングチャートを示している。
【００４３】
まず、ビット線へ参照電位を供給する参照電位ノードＴｖｒｅｆに任意の参照電位を出力させる。次に、ビット線プリチャージ信号ＢＰの電位が“Ｈ”レベルから“Ｌ”レベルに遷移した後、タイミングｔ１０にて、テスト信号ＴＥＳＴ１の電位のみを“Ｈ”レベルにし、ビット線ＢＬ１に参照電位を供給する。次に、前述した通常動作時と同様に、ワード線ＷＬ０の電位が“Ｈ”レベルになることにより、選択トランジスタＱ０、Ｑ１はオンする。次に、プレート線ＣＰ０の電位が“Ｈ”レベルになるタイミングｔ１１にて、強誘電体キャパシタＣ０、Ｃ１から記録データが読み出され、ビット線ＢＬ０の電位が上昇する。このとき、ビット線ＢＬ１には参照電位が供給されているため、その電位は実質的には変化しない。
【００４４】
次に、タイミングｔ１２にて、センスアンプ制御信号ＳＡＥの電位が“Ｈ”レベルとなり、ビット線ＢＬ０、ＢＬ１の電位差に応じて、ビット線ＢＬ０、ＢＬ１の電位が“Ｈ”レベルの飽和電位ＶＣＣ又は“Ｌ”レベルの接地電位まで増幅される。ここで、図１６の場合には、ビット線ＢＬ０の電位が“Ｈ”レベルになり、ビット線ＢＬ１の電位が“Ｌ”レベルになる。次に、タイミングｔ１３にて、カラムラム選択回路の制御信号ＹＳＲの電位が“Ｈ”レベルになり、ビット線ＢＬ０、ＢＬ１はそれぞれデータ線ＤＬ０、ＤＬ１に接続される。しかしながら、このとき、データ線とビット線とが干渉することにより、ビット線電位、ここでは、ビット線ＢＬ０の“Ｈ”レベルの電位が一時的に低下する現象が発生する。これと同時に、データ線ＤＬ０の電位は上昇し始める。
【００４５】
一方、読み出されるビットは同一カラムアドレスにおいて、複数ビットとなるようにメモレイセルアレイの構成がなされている場合が多く、データ線は一般的に複数ビットの同時アクセスに対応して複数本並走して配置されている。このため、データ線に出力される記録データのデータ配列により、互いに大きな電位干渉が発生する場合がある。
【００４６】
ここでは、データ線ＤＬ１がこの電位干渉の影響によって電位上昇が発生し、特にビット線の配線容量がデータ線の配線容量に比べて十分に小さい場合、ビット線ＢＬ１の電位も上昇し、ついにはビット線ＢＬ０との電位逆転が起こり、最終的に当初のビット線及びデータ線の読み出し電位が反転して誤動作に至る。
【００４７】
前述したように、不揮発性半導体メモリにおいてはストレス印加後におけるメモリセルの特性変動が問題となる。例として、強誘電体メモリのＩＣカード化工程の熱ストレス印加後において、分極特性が変化して動作マージンが減少する場合などが挙げられ、ここでは、分極特性がどの程度変化したか、その正確な変化量を測定し、その影響度を把握することが非常に重要となる。この変化量を把握するためには、ビット数はわずかで構わないが評価手段を製品に搭載する必要があり、上記従来の回路構成で実現しようとすると、ビット線及びデータ線の配線容量比に起因する誤動作を回避するためには、レイアウト制限により大きな配置面積を要する場合がある。その他に、ウェハの形態でビット特性を評価する目的でスクライブレーン領域に評価手段を配置する場合においても、配置面積が限定されることから、同様の理由により、従来の回路構成では搭載ビット数などの制限を受ける可能性がある。
【００４８】
以上説明してきたように、メモリセル特性を正確に測定する回路を構成するためには、ビット線及びデータ線の配線容量比の影響を受けない、データ干渉による誤動作の起こらない構成とすることが、用途の範囲を広げて機能を最大限に発揮することに繋がる。
【特許文献１】特開２００１−２９１３８５号公報
【特許文献２】特開２００２−２１６４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００４９】
以上説明したように、半導体記憶装置の動作マージンを客観的に評価する際には、製造後初期のメモリ特性分布と合わせて一定期間放置後又はストレスを印加した後のメモリ特性分布を正確に測定することが非常に重要である。
【００５０】
しかしながら、上記従来の回路構成を有する強誘電体メモリ及びその評価方法では、メモリセル特性分布を測定する際に参照電圧レベルを変化させる毎に、評価対象ビットへのデータ書き込み動作及び読み出し動作を繰り返す必要があり、また、ストレス印加後の特性評価の場合はストレス印加工程も繰り返す必要性が生じ、非常に時間効率が悪く、又は不可逆的なストレス印加の場合には実質的に評価不可能であるという第１の問題がある。
【００５１】
また、従来の強誘電体メモリを構成するセンスアンプ回路では、データ増幅後のビット線とデータ線とを接続する際に、差動ノードが電位干渉の影響を受けるため、ビット線とデータ線との配線容量比によっては、当初データが反転して誤動作が生じる可能性がある。これに対し、評価対象となるメモリセルアレイのレイアウト構成を制限することで、レイアウト設計の自由度を低下させる、又はセンスアンプのトランジスタサイズなどの回路設計を困難なものにするという第２の問題がある。
【００５２】
前記に鑑み、本発明の目的は、記憶素子の製造初期における特性ばらつきに加えて、一定のストレス印加後の特性変動及び特性ばらつきを正確に効率良く測定し、半導体記憶装置の動作マージンを的確に判断できる手段を提供し、さらに、測定手段としてレイアウト設計自由度の高い回路構成を可能とすることである。
【課題を解決するための手段】
【００５３】
前記の目的を達成するために、本発明の一形態に係る半導体記憶装置は、メモリセルと、メモリセルが接続される第１のビット線と、第１のビット線の一端が接続され、一対のトランジスタのゲート電極が構成する一対の電位比較ノードを有するセンスアンプ回路と、第１のビット線の他端が接続され、一対の電位比較ノードの一方のトランジスタのゲート電極に供給される、メモリセルから読み出されたデータに基づく第１のビット線の電位と、一対の電位比較ノードを構成する他方のトランジスタのゲート電極に供給される参照電位との大小比較を行う、セル特性評価手段と、センスアンプ回路の差動ノードと電気的に接続されるデータ線とを備え、第１のビット線の一端は、一対の電位比較ノードを構成する一方のトランジスタのゲート電極に接続され、第１のビット線とセンスアンプ回路の出力ノードとは電気的に分離されている。
【００５４】
本発明の一形態に係る半導体記憶装置において、第１のビット線と対を成し、一端がセンスアンプ回路における一対の電位比較ノードを構成する他方のトランジスタのゲート電極に接続されると共に他端がセル特性評価手段に接続される第２のビット線をさらに備え、参照電位は、第２のビット線を介してセル特性評価手段から供給される。
【００５５】
本発明の一形態に係る半導体記憶装置において、参照電位は、センスアンプ回路における一対の電位比較ノードを構成する他方のトランジスタのゲート電極に直接供給される。
【００５６】
本発明の一形態に係る半導体記憶装置において、センスアンプ回路の差動ノードに電流供給する電源電圧及びセンスアンプ回路の出力ノードに電流供給する電源電圧は、メモリセルに供給する電源電圧よりも高い。
【００５７】
本発明の一形態に係る半導体記憶装置において、センスアンプ回路の差動ノードに電流供給される電源電圧が、センスアンプ回路の出力ノードに電流供給する電源電圧及びメモリセルに供給する電源電圧よりも高い。
【００５８】
本発明の一形態に係る半導体記憶装置において、センスアンプ回路の電位比較ノードを構成する一対のトランジスタの各々は、Ｐチャネル型トランジスタである。
【００５９】
本発明の一形態に係る半導体記憶装置において、センスアンプ回路の電位比較ノードを構成する一対のトランジスタの各々は、Ｎチャネル型トランジスタである。
【００６０】
本発明の一形態に係る半導体記憶装置において、メモリセルを構成する記憶素子は、強誘電体メモリである。
【００６１】
本発明の一形態に係る半導体記憶装置を用いた半導体記憶装置の評価方法であって、メモリセルに記憶されたデータを第１のビット線に出力し、第１のビット線の電位を、センスアンプ回路の一対の電位比較ノードを構成する一方のトランジスタのゲート電極に入力する工程（ａ）と、参照電位を、一対の電位比較ノードを構成する他方のトランジスタのゲート電極に入力する工程（ｂ）と、工程（ａ）及び工程（ｂ）の後に、セル特性評価手段が、センスアンプ回路を用いて、第１のビット線の電位と参照電位との大小比較を行う工程（ｃ）とを備える。
【００６２】
本発明の一形態に係る半導体記憶装置の評価方法において、工程（ａ）〜（ｃ）の一連の工程は、工程（ｃ）における大小比較結果が逆転するまで、工程（ｂ）における参照電圧の値を一連の工程毎に変化させて繰り返し行う。
【発明の効果】
【００６３】
本発明の半導体記憶装置及びその評価方法によると、読み出しビット線電位レベルを測定する際に、参照電位レベルを変化させるごとに評価対象ビットへのデータ書き込み動作及び読み出し動作を繰り返す必要性がなくなり、特にメモリセルにデータを記録した後一定期間放置又はストレスを印加した後におけるメモリセル特性（データ保持特性）分布を効率良く測定することが可能となる。また、データを出力する際にセンスアンプの差動ノードとデータ線とが電位干渉しないため、データ破壊などの誤動作が発生しない。その結果、半導体記憶装置の動作マージンを的確に判断でき、さらに、測定手段としてレイアウト設計自由度の高い回路構成が可能となる。
【発明を実施するための最良の形態】
【００６４】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００６５】
（第１の実施形態）
本発明の第１の実施形態の強誘電体メモリよりなる半導体記憶装置は、以下に具体的に説明するように、センスアンプとしてゲート受け型センスアンプＳＡ１０を採用し、ビット線ＢＬ０Ｂ及びＢＬ０Ｔが従来の差動ノードではなくゲート電極に入力し、センスアンプＳＡ１０の出力ノードと電気的に分離されることを特徴とするものである。
【００６６】
まず、本発明の第１の実施形態に係る強誘電体メモリの構成について説明する。
【００６７】
図１は、本発明の第１の実施形態に係る強誘電体メモリにおけるメモリセル部の回路構成を示している。
【００６８】
図１に示すように、本実施形態に係るメモリセル部では、ゲートがワード線ＷＬ０に接続する選択トランジスタＱｎ０と該選択トランジスタＱｎ０の一方の拡散層に接続する強誘電体キャパシタＣｓ０とによって構成されるメモリセル３が設けられており、選択トランジスタＱｎ０の他方の拡散層はビット線ＢＬ０Ｂに接続し、強誘電体キャパシタＣｓ０における選択トランジスタＱｎ０に接続する側の電極とは反対側の電極はプレート線ＣＰ０に接続している。ビット線ＢＬ０Ｂは、同様にメモリセルを構成する選択トランジスタＱｎ１に接続するビット線ＢＬ０Ｔと対をなしており、ビット線ＢＬ０Ｂ、ＢＬ０Ｔは、それぞれゲート受け型センスアンプＳＡ１０を構成するＰチャネル型ＭＯＳトランジスタＱｐ０、Ｑｐ１のゲート電極に接続している。
【００６９】
また、センスアンプＳＡ１０のＰチャネル型ＭＯＳトランジスタＱｐ２のソースは、その他制御回路やメモリセル領域内の電源電圧と同じＶＣＣに接続しており、センスアンプイネーブル信号ＳＡＥによって制御される。プリチャージトランジスタＱｎ２、Ｑｎ３は、それぞれビット線ＢＬ０Ｂ、ＢＬ０Ｔのプリチャージ用のトランジスタである。センスアンプＳＡ１０の出力信号ＹＯＵＴ０は、信号ＹＳＲによって制御されるカラム選択回路を介してデータ線ＤＬ０に接続される。
【００７０】
メモリセル特性のばらつきを評価する目的で付加されたセル特性評価用手段４は、ビット線ＢＬ０Ｂ、ＢＬ０Ｔにそれぞれ一方の拡散層が接続するトランジスタＱｎ４、Ｑｎ５によって構成され、トランジスタＱｎ４、Ｑｎ５の他方の拡散層は、書き込み電圧及び参照電位の印加ノードであるＶＷＴ０、ＶＷＴ１にそれぞれ接続する。トランジスタＱｎ４、Ｑｎ５のゲートは、それぞれ制御信号ＹＳＷ０、ＹＳＷ１に接続され制御される。
【００７１】
図２は、図１に示したゲート受け型センスアンプＳＡ１０の具体的な回路構成を示している。
【００７２】
図２に示すように、本実施形態に係るセンスアンプＳＡ１０では、ビット線ＢＬ０Ｂ、ＢＬ０Ｔは、それぞれゲート受け型センスアンプＳＡ１０を構成するＰチャネル型ＭＯＳトランジスタＱｐ０、Ｑｐ１のゲート電極に接続している。センスアンプＳＡ１０のＰチャネル型ＭＯＳトランジスタＱｐ２のソースは、その他制御回路やメモリセル領域内の電源電圧と同じＶＣＣに接続しており、センスアンプイネーブル信号ＳＡＥによって制御される。センスアンプＳＡ１０は差動増幅回路部５を含んでおり、センスアンプＳＡ１０の差動ノード６に出力ノードＹＯＵＴ０が電気的に接続している。
【００７３】
次に、以上のように構成されたセンスアンプＳＡ１０の動作について説明する。
【００７４】
まず、センスアンプイネーブル信号ＳＡＥの電位が“Ｌ”レベルから“Ｈ”レベルになることでセンスアンプＳＡ１０が活性化され、差動増幅回路部５はビット線ＢＬ０ＢとＢＬ０Ｔと電位差を検知、増幅する。これにより、差動ノード６の電位は最終的に“Ｌ”レベル（０Ｖ）又は“Ｈ”レベル（ＶＣＣ）になる。この論理に従って、Ｐチャネル型ＭＯＳトランジスタＱｐ３、Ｑｐ４及びＮチャネル型ＭＯＳトランジスタＱｎ６、Ｑｎ７がオン又はオフし、出力ノードＹＯＵＴ０にデータ出力される。
【００７５】
このように、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの入力するＭＯＳトランジスタがＰチャネル型で構成された場合、センスアンプＳＡ１０の正常動作する条件は、電源電圧ＶＣＣを１．５Ｖとするとビット線電圧Ｖｂｌの範囲は０Ｖ〜約０．９Ｖであり、電圧の高い方において、Ｐチャネル型ＭＯＳトランジスタの閾値電圧分（約０．６Ｖ）だけ正常動作しない電圧範囲が存在する。つまり、読み出し動作において、ビット線電位０Ｖ〜０．９Ｖを出力するビットについて正確な特性評価が可能である。
【００７６】
次に、本発明の第１の実施形態に係る強誘電体メモリにおけるメモリ特性ばらつき評価時の動作について説明する。
【００７７】
図３は、本実施形態に係る強誘電体メモリにおけるメモリ特性ばらつき評価時の動作タイミング、特に強誘電体キャパシタＣｓ１にデータ記録された際の評価を実施する場合についての読み出し動作タイミングチャートを示している。
【００７８】
図３に示すように、まず、ビット線ＢＬ０Ｂへ参照電位を供給する参照電位ノードＶＷＴ０に任意の参照電位を出力させる。ビット線プリチャージ信号ＢＰの電位が“Ｈ”レベルから“Ｌ”レベルに遷移した後、タイミングｔ１５にて、制御信号ＹＳＷ０のみを“Ｈ”レベルにし、ビット線ＢＬ０Ｂに参照電位を供給する。次に、ワード線ＷＬ０の電位が“Ｈ”レベルになることで選択トランジスタＱｎ０、Ｑｎ１はオンし、続いてプレート線ＣＰ０電位が“Ｈ”レベルになるタイミングｔ１６にて、強誘電体キャパシタＣｓ０、Ｃｓ１から記録データが読み出され、ビット線ＢＬ０Ｔの電位が上昇する。この時、ビット線ＢＬ０Ｂは参照電位が供給されているため、その電位は実質的には変化しない。
【００７９】
次に、タイミングｔ１７にて、センスアンプイネーブル信号ＳＡＥの電位が“Ｈ”レベルとなり、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの電位差に応じて出力ノードＹＯＵＴ０に“Ｈ”レベル（ＶＣＣ）又は“Ｌ”レベル（０Ｖ）を出力する。この時、それぞれのビット線ＢＬ０Ｂ、ＢＬ０Ｔは増幅されることなく参照電位又は読み出し電位を維持している。
【００８０】
次に、タイミングｔ１８にて、カラム選択回路の制御信号ＹＳＲの電位は“Ｈ”レベルになり、出力ノードＹＯＵＴ０がデータ線ＤＬ０に接続され、センスアンプＳＡ１０で増幅されたデータがメモリ装置外へと順次読み出されていく。
【００８１】
このように、本実施形態では、センスアンプＳＡ１０において、ビット線ＢＬ０Ｂ、ＢＬ０Ｔと差動ノード６とが電気的に分離されているため、読み出し動作サイクルにおいて読み出されたビット線電位及び参照電位を維持することが可能であり、さらに、ビット線とデータ線も電気的に分離されるため、データ線間の干渉によるデータ破壊などの問題が発生しない。
【００８２】
ここでは、上記図３では、参照電位が評価対象の強誘電体キャパシタＣｓ１の読み出し電位よりも低い場合の動作を示しているが、正確な特性評価、すなわちビット線電位の正確な測定は、この一連の動作について参照電位を変化させながら実施する。なお、書き込み動作については、書き込み電圧をＶＷＴ０、ＶＷＴ１から印加して行うが、これ以外は従来の書き込み動作や他種半導体メモリのデータ書き込みと何ら概念は変わらないため、ここではその説明を省略する。
【００８３】
次に、本発明の第１の実施形態に係る強誘電体メモリを用いた複数ビットを評価対象とするメモリセル特性ばらつきの評価方法について説明する。
【００８４】
図４は、本実施形態に係る上記複数ビットを評価対象としたメモリセル特性ばらつきの評価フローを示している。
【００８５】
図４に示すように、まず、ステップＳ１０１にて、評価対象全ビットにデータを書き込んだ後、ステップＳ１０２にて、最初のメモリセルを選択する。次に、ステップＳ１０３にて、参照電位の初期化（通常は０Ｖ）を行う。次に、ステップＳ１０４にて、図３に示した読み出し動作タイミングによってデータを読み出した後、ステップＳ１０５にて、センスアンプ増幅を行う。次に、ステップＳ１０６にて、評価対象ビットが接続するビット線電位Ｖｂｌが他方のビット線に供給された参照電位Ｖｒｅｆよりも大きいか否かの判定を行い、ビット線電位Ｖｂｌの方が大きい場合（ステップＳ１０６でＹＥＳ）には、ステップＳ１０７に進んで、参照電位のステップ電圧ΔＶだけ参照電位を上昇させて、再びステップＳ１０５に戻る。そして、ステップＳ１０５にてセンスアンプ増幅動作を行い、ステップＳ１０６にてビット線電位Ｖｂｌと参照電位Ｖｒｅｆとの比較判定を行う。このステップＳ１０５〜Ｓ１０７の一連の動作を複数回実施することにより、いずれ参照電位Ｖｒｅｆがビット線電位Ｖｂｌを上回るとき（ステップＳ１０６でＮＯ）がくるため、この時の参照電位Ｖｒｅｆを評価対象ビットの特性実測値としてステップＳ１０８にて取得する。
【００８６】
次に、ステップＳ１０９にて最後のメモリセルがどうかの判定を行い、最後のメモリセルではない場合（ステップＳ１０９でＮＯ）には、ステップＳ１１０にて次のメモリセルを選択し、ステップＳ１０３に戻る。そして、ステップＳ１０３〜Ｓ１０９までの一連の動作を繰り返し、ステップＳ１０９にて最後のメモリセルと判定されると、以上の一連の工程を終了する。このようにして、全てのメモリセルについて評価を実行する。
【００８７】
ここで、参照電位のステップ電圧ΔＶは評価装置の電圧分解能、測定にかかる評価時間などを考慮した上で、メモリセル特性ばらつきの分布を有意義に評価できる十分小さな値を設定する。
【００８８】
以上のように、複数ビットを評価対象としたメモリセル特性ばらつきの評価によると、本実施形態に係るセンスアンプＳＡ１０が図２に示した回路構成を有することにより、読み出し動作サイクルにおいて読み出されたビット線電位及び参照電位が維持されるため、メモリセルへの再書き込み動作を必要とせず、参照電位を連続的に変化させてセンスアンプ増幅動作のみを繰り返すことにより、ビット線電位を正確に測定することが可能である。このことは、評価時間の短縮化と共に、メモリセルにデータ書き込みを実施し、一定時間放置した後のデータ保持特性やストレス印加した後のメモリ特性劣化を正確に効率良く評価することを可能とする。
【００８９】
次に、本発明の第１の実施形態に係る強誘電体メモリを用いた任意の１ビットを評価対象とするメモリセル特性評価時の動作タイミングを説明する。
【００９０】
図５は、本実施形態に係る上記任意の１ビットを評価対象とするメモリセル特性評価時の動作タイミングであって、特に強誘電体キャパシタＣｓ１にデータ記録された際の評価を実施する場合における読み出し動作タイミングチャートを示している。
【００９１】
図５に示すように、まず、ビット線ＢＬ０Ｂへ参照電位を供給する参照電位ノードＶＷＴ０に任意の初期参照電位を出力させる。次に、ビット線プリチャージ信号ＢＰの電位が“Ｈ”レベルから“Ｌ”レベルに遷移した後における当初読み出し動作は、図３を用いた上記の動作説明と同じであるが、サイクルＣ１において制御信号ＹＳＷ０、ワード線選択信号ＷＬ０、プレート線信号ＣＰ０の各電位は“Ｈ”レベルのままであり、メモリセルの選択を維持し、参照電位のビット線ＢＬ０Ｂへの印加状態も維持される。サイクルＣ１では、ビット線ＢＬ０Ｔの読み出し電位が参照電位よりも高いため、データ線ＤＬ０の出力データの電位は“Ｈ”レベルである。
【００９２】
次に、サイクルＣ２にて、信号ＶＷＴ０、結果としてビット線ＢＬ０Ｂに印加する参照電位を上昇させ、センスアンプイネーブル信号ＳＡＥの活性化による増幅動作、カラム選択回路の制御信号ＹＳＲの活性化によるデータ出力動作のみを行う。
【００９３】
サイクルＣ２において、ビット線ＢＬ０Ｔの読み出し電位が参照電位よりも高いため、データ線ＤＬ０の出力データの電位は“Ｈ”レベルである。この読み出し動作サイクルについて参照電位を上昇させながら複数回行い、サイクルＣｎにおいて、ビット線ＢＬ０Ｔの読み出し電位が参照電位よりも低くなり、データ線ＤＬ０の出力データの電位が“Ｌ”レベルとなった時点で評価は完了し、この時の参照電位が評価対象ビットの正確な特性データとして取得される。
【００９４】
以上に説明したように、本実施形態に係る強誘電体メモリは、ビット線対（ＢＬ０Ｂ、ＢＬ０Ｔ）に個別に且つ選択的に接続される参照電位及び書き込み電圧印加手段を有し、さらに、このビット線対はゲート受け型センスアンプＳＡ１０に接続し、このビット線対とセンスアンプＳＡ１０の出力ノードＹＯＵＴ０は電気的に分離される構成を有していることにより、読み出しビット線電位のレベルを測定する際に参照電位レベルを変化させる毎に評価対象ビットへのデータ書き込み動作及び読み出し動作を繰り返す必要性がなくなる。このため、特にメモリセルＳＡ１０にデータを記録した後一定期間放置又はストレスを印加した後のメモリセル特性（データ保持特性）分布を効率良く測定することが可能である。
【００９５】
また、本実施形態に係る強誘電体メモリの上記構成により、データを出力する際にセンスアンプＳＡ１０の差動ノード６とデータ線ＤＬ０とが電位干渉しないため、データ破壊などの誤動作は発生しない。したがって、限られた領域やウェハのスクライブレーンへの配置などレイアウト領域制限に強く、幅広い用途への応用が可能となる。その結果、高品質の半導体記憶装置の効率的な開発や市場投入が可能となる。
【００９６】
（第２の実施形態）
本発明の第２の実施形態の強誘電体メモリよりなる半導体記憶装置は、上述の第１の実施形態と同様に、センスアンプとしてゲート受け型センスアンプＳＡ１０ａを採用し、ビット線ＢＬ０Ｂ及びＢＬ０Ｔが従来の差動ノードではなくゲート電極に入力し、センスアンプＳＡ１０ａの出力ノードと電気的に分離されることを特徴とするものである。
【００９７】
図６は、本発明の第２の実施形態に係るゲート受け型センスアンプＳＡ１０ａの具体的な回路構成を示している。
【００９８】
図６に示すように、本実施形態に係るセンスアンプＳＡ１０ａでは、ビット線ＢＬ０Ｂ、ＢＬ０Ｔは、それぞれゲート受け型センスアンプＳＡ１０ａを構成するＮチャネル型ＭＯＳトランジスタＱｎ８、Ｑｎ９のゲート電極に接続している。センスアンプＳＡ１０ａのＰチャネル型ＭＯＳトランジスタＱｐ２のソースは、その他制御回路やメモリセル領域内の電源電圧と同じＶＣＣに接続しており、センスアンプイネーブル信号ＳＡＥによって制御される。センスアンプＳＡ１０ａは差動増幅回路部７を含んでおり、センスアンプＳＡ１０ａの差動ノード８に出力ノードＹＯＵＴ０が電気的に接続している。
【００９９】
次に、以上のように構成されたセンスアンプＳＡ１０ａの動作について説明する。
【０１００】
まず、センスアンプイネーブル信号ＳＡＥの電位が“Ｌ”レベルから“Ｈ”レベルになることでセンスアンプＳＡ１０ａが活性化され、差動増幅回路部５はビット線ＢＬ０ＢとＢＬ０Ｔと電位差を検知、増幅する。これにより、差動ノード８の電位は最終的に“Ｌ”レベル（０Ｖ）又は“Ｈ”レベル（ＶＣＣ）になる。この論理に従って、Ｐチャネル型ＭＯＳトランジスタＱｐ３、Ｑｐ４及びＮチャネル型ＭＯＳトランジスタＱｎ６、Ｑｎ７がオン又はオフし、出力ノードＹＯＵＴ０にデータ出力される。
【０１０１】
このように、ビット線ＢＬ０Ｂ、ＢＬ０Ｔの入力するＭＯＳトランジスタがＮチャネル型で構成された場合、第１の実施形態のようにＮチャネル型で構成された場合とは異なり、センスアンプＳＡ１０ｂの正常動作する条件は、電源電圧ＶＣＣを１．５Ｖとするとビット線電圧Ｖｂｌの範囲は０．４Ｖ〜１．５Ｖであり、電圧の低い方において、Ｎチャネル型ＭＯＳトランジスタの閾値電圧分（約０．４Ｖ）だけ正常動作しない電圧範囲が存在する。つまり、読み出し動作において、ビット線電位０．４Ｖ〜１．５Ｖを出力するビットについて正確な特性評価が可能であり、上記第１の実施形態の場合と比較して高電位側の正確な測定が可能である。
【０１０２】
次に、本発明の第２の実施形態に係る強誘電体メモリにおけるメモリ特性ばらつき評価時の動作タイミング及び評価フローについては、上記第１の実施形態での対応する説明と同一であるため、ここではその説明を省略する。
【０１０３】
以上に説明したように、本実施形態に係る強誘電体メモリは、ビット線対（ＢＬ０Ｂ、ＢＬ０Ｔ）に個別に且つ選択的に接続される参照電位及び書き込み電圧印加手段を有し、さらに、このビット線対はゲート受け型センスアンプＳＡ１０ａに接続し、このビット線対とセンスアンプＳＡ１０ａの出力ノードＹＯＵＴ０は電気的に分離される構成を有していることにより、読み出しビット線電位のレベルを測定する際に参照電位レベルを変化させる毎に評価対象ビットへのデータ書き込み動作及び読み出し動作を繰り返す必要性がなくなる。このため、特にメモリセルＳＡ１０ａにデータを記録した後一定期間放置又はストレスを印加した後のメモリセル特性（データ保持特性）分布を効率良く測定することが可能である。
【０１０４】
また、本実施形態に係る強誘電体メモリの上記構成により、データを出力する際にセンスアンプＳＡ１０ａの差動ノード６とデータ線ＤＬ０とが電位干渉しないため、データ破壊などの誤動作は発生しない。したがって、限られた領域やウェハのスクライブレーンへの配置などレイアウト領域制限に強く、幅広い用途への応用が可能となる。その結果、高品質の半導体記憶装置の効率的な開発や市場投入が可能となる。
【０１０５】
（第３の実施形態）
本発明の第３の実施形態の強誘電体メモリよりなる半導体記憶装置は、上述の第１の実施形態と同様に、センスアンプとしてゲート受け型センスアンプＳＡ２０を採用し、ビット線ＢＬ０が従来の差動ノードではなくゲート電極に入力し、センスアンプＳＡ２０の出力ノードと電気的に分離されており、さらに、本実施形態では、センスアンプＳＡ２０における一対の電位比較ノードのうちの一方に参照電位が直接入力されることを特徴とするものである。
【０１０６】
まず、本発明の第３の実施形態に係る強誘電体メモリの構成について説明する。
【０１０７】
図７は、本発明の第３の実施形態に係る強誘電体メモリにおけるメモリセル部の回路構成を示している。
【０１０８】
図７に示すように、本実施形態に係るメモリセル部では、ゲートがワード線ＷＬ０に接続する選択トランジスタＱｎ０と該選択トランジスタＱｎ０の一方の拡散層に接続する強誘電体キャパシタＣｓ０とによって構成されるメモリセル９が設けられており、選択トランジスタＱｎ０の他方の拡散層はビット線ＢＬ０に接続し、強誘電体キャパシタＣｓ０における選択トランジスタＱｎ０に接続する側の電極とは反対側の電極はプレート線ＣＰ０に接続している。ビット線ＢＬ０は、ゲート受け型センスアンプＳＡ２０を構成するＰチャネル型ＭＯＳトランジスタＱｐ０のゲート電極に接続する。また、一対の電位比較ノードの一方を構成し、上記Ｐチャネル型ＭＯＳトランジスタＱｐ０と対をなすＰチャネル型ＭＯＳトランジスタＱｐ１のゲート電極には、参照電位印加ノードＶＲＥＦが接続している。
【０１０９】
また、センスアンプＳＡ２０のＰチャネル型ＭＯＳトランジスタＱｐ２のソースは、その他制御回路やメモリセル領域内の電源電圧と同じＶＣＣに接続しており、センスアンプイネーブル信号ＳＡＥによって制御される。プリチャージトランジスタＱｎ２は、ビット線ＢＬ０のプリチャージ用のトランジスタである。センスアンプＳＡ２０の出力信号ＹＯＵＴ０は、信号ＹＳＲによって制御されるカラム選択回路を介してデータ線ＤＬ０に接続される。
【０１１０】
メモリセル特性のばらつきを評価する目的で付加されたセル特性評価用手段１０は、ビット線ＢＬ０に一方の拡散層が接続するトランジスタＱｎ４によって構成され、トランジスタＱｎ４の他方の拡散層は、書き込み電圧の印加ノードであるＶＷＴに接続する。トランジスタＱｎ４のゲートは、制御信号ＹＳＷに接続され制御される。
【０１１１】
次に、上記図７に示したゲート受け型センスアンプＳＡ２０の具体的な回路構成は、例えば図２と同様であるため、ここではその説明を省略する。
【０１１２】
次に、本発明の第３の実施形態に係る強誘電体メモリにおけるメモリ特性ばらつき評価時の動作について説明する。
【０１１３】
図８は、本実施形態に係る強誘電体メモリにおけるメモリ特性ばらつき評価時の動作タイミング、特に強誘電体キャパシタＣｓ０にデータ記録された際の評価を実施する場合についての読み出し動作タイミングチャートを示している。
【０１１４】
図８に示すように、まず、ビット線ＢＬ０へ参照電位を供給する参照電位ノードＶＲＥＦに任意の参照電位を出力させる。ビット線プリチャージ信号ＢＰの電位が“Ｈ”レベルから“Ｌ”レベルに遷移した後、ワード線ＷＬ０の電位が“Ｈ”レベルになることで選択トランジスタＱｎ０はオンする。次に、プレート線ＣＰ０の電位が“Ｈ”レベルになるタイミングｔ２０にて、強誘電体キャパシタＣｓ０から記録データが読み出され、ビット線ＢＬ０の電位が上昇する。
【０１１５】
次に、タイミングｔ２１にて、センスアンプイネーブル信号ＳＡＥの電位が“Ｈ”レベルとなり、ビット線ＢＬ０及び参照電位の電位差に応じて出力ノードＹＯＵＴ０に“Ｈ”レベル（ＶＣＣ）又は“Ｌ”レベル（０Ｖ）を出力する。この時、それぞれのビット線ＢＬ０Ｂ、ＢＬ０Ｔは増幅されることなく参照電位又は読み出し電位を維持している。
【０１１６】
次に、タイミングｔ２２にて、カラム選択回路の制御信号ＹＳＲの電位は“Ｈ”レベルになり、出力ノードＹＯＵＴ０がデータ線ＤＬ０に接続され、センスアンプＳＡ２０で増幅されたデータがメモリ装置外へと順次読み出されていく。
【０１１７】
このように、本実施形態では、センスアンプＳＡ２０において、ビット線ＢＬ０と差動ノード６とが電気的に分離されているため、読み出し動作サイクルにおいて読み出されたビット線電位及び参照電位を維持することが可能であり、さらに、ビット線とデータ線も電気的に分離されるため、データ線間の干渉によるデータ破壊などの問題が発生しない。
【０１１８】
ここでは、上記図８では、参照電位が評価対象の強誘電体キャパシタＣｓ０の読み出し電位よりも低い場合の動作を示しているが、正確な特性評価、すなわちビット線電位の正確な測定は、この一連の動作について参照電位を変化させながら実施する。なお、書き込み動作については、書き込み電圧をＶＷＴから印加して行うが、これ以外は従来の書き込み動作や他種半導体メモリのデータ書き込みと何ら概念は変わらないため、ここではその説明を省略する。
【０１１９】
次に、本発明の第３の実施形態に係る強誘電体メモリを用いた複数ビットを評価対象とするメモリセル特性ばらつきの評価方法については、上述の第１の実施形態における図４を用いた説明と同様であるため、ここではその説明を省略する。
【０１２０】
以上に説明したように、本実施形態に係る強誘電体メモリは、ビット線ＢＬ０に選択的に接続される書き込み電圧印加手段を有し、さらに、このビット線ＢＬ０はゲート受け型センスアンプＳＡ２０の一対の電位比較ノードにおける一方のトランジスタのゲート電極に接続し、その他方のトランジスタのゲート電極に参照電位が入力すると共に、このビット線ＢＬ０とセンスアンプＳＡ２０の出力ノードＹＯＵＴ０は電気的に分離される構成を有していることにより、読み出しビット線電位のレベルを測定する際に参照電位レベルを変化させる毎に評価対象ビットへのデータ書き込み動作及び読み出し動作を繰り返す必要性がなくなる。このため、特にメモリセルＳＡ２０にデータを記録した後一定期間放置又はストレスを印加した後のメモリセル特性（データ保持特性）分布を効率良く測定することが可能である。
【０１２１】
また、センスアンプＳＡ２０の電位比較ノードの一方に参照電位を直接入力する構成であるため、安定した参照電位の供給が可能である。さらに、データを出力する際にセンスアンプＳＡ２０の差動ノード６とデータ線ＤＬ０とが電位干渉しないため、データ破壊などの誤動作は発生しない。したがって、限られた領域やウェハのスクライブレーンへの配置などレイアウト領域制限に強く、幅広い用途への応用が可能となる。その結果、高品質の半導体記憶装置の効率的な開発や市場投入が可能となる。
【０１２２】
なお、本実施形態におけるセンスアンプＳＡ２０について、ビット線の入力するＭＯＳトランジスタが、上記Ｐチャネル型に代えてＮチャネル型で構成された場合であっても同様の効果を得ることが可能である。
【０１２３】
（第４の実施形態）
本発明の第４の実施形態の強誘電体メモリよりなる半導体記憶装置は、上述の第１の実施形態と同様に、センスアンプとしてゲート受け型センスアンプＳＡ１０ｂを採用し、ビット線ＢＬ０Ｂ及びＢＬ０Ｔが従来の差動ノードではなくゲート電極に入力し、センスアンプＳＡ１０ｂの出力ノードと電気的に分離されており、さらに、本実施形態では、Ｐチャネル型ＭＯＳトランジスタＱｐ２、Ｑｐ３、Ｑｐ４のソースにプレート線電圧を含むメモリセル領域内の電源電圧ＶＣＣとは異なる電源電圧ＶＰＰが接続されていることを特徴とするものである。
【０１２４】
まず、本発明の第４の実施形態に係る強誘電体メモリにおけるメモリセル部の回路構成については、上記第１の実施形態における図１と同一であるため、ここではその説明を省略する。
【０１２５】
次に、本発明の第４の実施形態に係るゲート受け型センスアンプＳＡ１０ｂの回路構成について説明する。
【０１２６】
図９は、本発明の第４の実施形態に係るゲート受け型センスアンプＳＡ１０ｂの具体的な回路構成を示している。
【０１２７】
図９に示すように、本実施形態に係るセンスアンプＳＡ１０ｂでは、ビット線ＢＬ０Ｂ、ＢＬ０Ｔは、それぞれゲート受け型センスアンプＳＡ１０ｂを構成するＰチャネル型ＭＯＳトランジスタＱｐ０、Ｑｐ１のゲート電極に接続している。センスアンプＳＡ１０ｂのＰチャネル型ＭＯＳトランジスタＱｐ２のソースは、その他制御回路やメモリセル領域内の電源電圧ＶＣＣとは異なる電源電圧ＶＰＰに接続しており、センスアンプイネーブル信号ＳＡＥによって制御される。センスアンプＳＡ１０ｂは差動増幅回路部１１を含んでおり、センスアンプＳＡ１０ｂの差動ノード１２に出力ノードＹＯＵＴ０が電気的に接続している。
【０１２８】
次に、以上のように構成されたセンスアンプＳＡ１０ｂの動作について説明する。
【０１２９】
まず、センスアンプイネーブル信号ＳＡＥの電位が“Ｌ”レベルから“Ｈ”レベルになることでセンスアンプＳＡ１０ｂが活性化され、差動増幅回路部１１はビット線ＢＬ０ＢとＢＬ０Ｔと電位差を検知、増幅する。これにより、差動ノード１２の電位は最終的に“Ｌ”レベル（０Ｖ）又は“Ｈ”レベル（ＶＣＣ）になる。この論理に従って、Ｐチャネル型ＭＯＳトランジスタＱｐ３、Ｑｐ４及びＮチャネル型ＭＯＳトランジスタＱｎ６、Ｑｎ７がオン又はオフし、出力ノードＹＯＵＴ０にデータ出力される。
【０１３０】
以上のように構成されたセンスアンプＳＡ１０ｂを有する強誘電体メモリにおいて、電源電圧ＶＰＰのレベルがＶＰＰ＞ＶＣＣ＋Ｖｔｐ（Ｑｐ２の閾値電圧）の条件を満たした場合、センスアンプＳＡ１０ｂが正常動作する条件は、電源電圧ＶＣＣを１．５Ｖとするとビット線電圧Ｖｂｌの範囲は０Ｖ〜１．５Ｖであり、測定が不可能な動作電圧範囲は存在しない。つまり、読み出し動作において、ビット線電位０Ｖ〜１．５Ｖを出力する全てのビットについて正確な特性評価が可能である。
【０１３１】
次に、本発明の第４の実施形態に係る強誘電体メモリにおけるメモリ特性ばらつき評価時の動作タイミング及び評価フローについては、上記第１の実施形態での対応する説明と同一であるため、ここではその説明を省略する。
【０１３２】
以上に説明したように、本実施形態に係る強誘電体メモリは、上記第１の実施形態の構成に加えて、ビット線又は参照電位が入力するゲート受け型センスアンプＳＡ１０ｂにおいて、差動ノード１２の電流供給源となるＰチャネル型ＭＯＳトランジスタのソースがメモリセル領域内の電源電圧ＶＣＣとは異なる電源ＶＰＰに接続する構成とすることにより、第１の実施形態と同様の効果を得ることが可能となる上に、特にＰチャネル型ＭＯＳトランジスタのソース電源電圧をメモリセル領域内電源電圧より高く設定すれば、測定可能なビット線電位の範囲が広がり、結果として特別に劣化したビットなど特性主分布から外れた場合や材料劣化により大きく分布シフトした場合などにおいて、ビット特性ばらつきを精度良く測定することが可能である。その結果、高品質の半導体記憶装置の効率的な開発や市場投入が可能となる。
【０１３３】
（第５の実施形態）
本発明の第５の実施形態の半導体記憶装置は、上述の第１の実施形態と同様に、センスアンプとしてゲート受け型センスアンプＳＡ１０ｃを採用し、ビット線ＢＬ０Ｂ及びＢＬ０Ｔが従来の差動ノードではなくゲート電極に入力し、センスアンプＳＡ１０ｃの出力ノードと電気的に分離されており、さらに、本実施形態では、Ｐチャネル型ＭＯＳトランジスタＱｐ２のソースにプレート線電圧を含むメモリセル領域内の電源電圧ＶＣＣとは異なる電源電圧ＶＰＰが接続されている、つまり、差動増幅領域１５とセンスアンプ出力領域１６との電源電圧が異なっていることを特徴とするものである。
【０１３４】
まず、本発明の第５の実施形態に係る強誘電体メモリにおけるメモリセル部の回路構成については、上記第１の実施形態における図１と同一であるため、ここではその説明を省略する。
【０１３５】
次に、本発明の第５の実施形態に係るゲート受け型センスアンプＳＡ１０ｃの回路構成について説明する。
【０１３６】
図１０は、本発明の第５の実施形態に係るゲート受け型センスアンプＳＡ１０ｃの具体的な回路構成を示している。
【０１３７】
図１０に示すように、本実施形態に係るセンスアンプＳＡ１０ｃでは、ビット線ＢＬ０Ｂ、ＢＬ０Ｔは、それぞれゲート受け型センスアンプＳＡ１０ｃを構成するＰチャネル型ＭＯＳトランジスタＱｐ０、Ｑｐ１のゲート電極に接続している。センスアンプＳＡ１０ｃのＰチャネル型ＭＯＳトランジスタＱｐ２のソースは、その他制御回路やメモリセル領域内の電源電圧ＶＣＣとは異なる電源電圧ＶＰＰに接続しており、センスアンプイネーブル信号ＳＡＥによって制御される。センスアンプＳＡ１０ｃは差動増幅回路部１３を含んでおり、センスアンプＳＡ１０ｃの差動ノード１４に出力ノードＹＯＵＴ０が電気的に接続している。
【０１３８】
次に、以上のように構成されたセンスアンプＳＡ１０ｃの動作について説明する。
【０１３９】
まず、センスアンプイネーブル信号ＳＡＥの電位が“Ｌ”レベルから“Ｈ”レベルになることでセンスアンプＳＡ１０ｃが活性化され、差動増幅回路部１３はビット線ＢＬ０ＢとＢＬ０Ｔと電位差を検知、増幅する。これにより、差動ノード１４の電位は最終的に“Ｌ”レベル（０Ｖ）又は“Ｈ”レベル（ＶＣＣ）になる。この論理に従って、Ｐチャネル型ＭＯＳトランジスタＱｐ３、Ｑｐ４及びＮチャネル型ＭＯＳトランジスタＱｎ６、Ｑｎ７がオン又はオフし、出力ノードＹＯＵＴ０にデータ出力される。
【０１４０】
以上のように構成されたセンスアンプＳＡ１０ｃを有する強誘電体メモリにおいて、電源電圧ＶＰＰのレベルがＶＰＰ＞ＶＣＣ＋Ｖｔｐ（Ｑｐ２の閾値電圧）の条件を満たした場合、センスアンプＳＡ１０ｃが正常動作する条件は、電源電圧ＶＣＣを１．５Ｖとするとビット線電圧Ｖｂｌの範囲は０Ｖ〜１．５Ｖであり、測定が不可能な動作電圧範囲は存在しない。つまり、読み出し動作において、ビット線電位０Ｖ〜１．５Ｖを出力する全てのビットについて正確な特性評価が可能である。
【０１４１】
さらに、センスアンプ出力領域１６の電源電圧を低く設定することにより、データ線以降の回路構成を低電圧仕様とできるため、小面積化や回路構成の簡略化が可能である。
【０１４２】
次に、本発明の第５の実施形態に係る強誘電体メモリにおけるメモリ特性ばらつき評価時の動作タイミング及び評価フローについては、上記第１の実施形態での対応する説明と同一であるため、ここではその説明を省略する。
【０１４３】
以上に説明したように、本実施形態に係る強誘電体メモリは、第１の実施形態の構成に加え、ビット線または参照電位が入力するゲート受け型センスアンプＳＡ１０ｃにおいて、差動ノード１４の電流供給源となるＰチャネル型ＭＯＳトランジスタのソースとセンスアンプ出力領域１６のＰチャネル型ＭＯＳトランジスタのソースとがそれぞれ異なる電源に接続する構成とすることにより、第１の実施形態と同様の効果を得ることが可能となる上に、特に差動ノード１４の電流供給源となるＰチャネル型ＭＯＳトランジスタのソース電源電圧よりもセンスアンプ出力領域１６のＰチャネル型ＭＯＳトランジスタのソース電源電圧を低く設定すれば、測定可能なビット線電位の範囲が広がる一方で、センスアンプＳＡ１０ｃ以降に接続する回路を構成するトランジスタの電圧耐性を低く設定できる。このため、トランジスタサイズの縮小及び回路構成の簡略化によるレイアウトの小面積化が可能となる。その結果、高品質の半導体記憶装置の効率的な開発や市場投入が可能となる。
【０１４４】
なお、以上の本発明の第１〜第５の実施形態においては、半導体記憶装置として不揮発性半導体記憶装置の強誘電体メモリ（ＦｅＲＡＭ）の場合を例に挙げて説明したが、本発明はこれに限定されるものではなく、他に、ＥＥＰＲＯＭ、フラッシュメモリ、ＭＲＡＭ、ＰＲＡＭ、又はＲＲＡＭなどの不揮発性半導体記憶装置、さらには、ＤＲＡＭなどの揮発性半導体記憶装置にも適用できるものである。特にＤＲＡＭにおいては、メモリセル及びセンスアンプ、ビット線、又はデータ線など基本的な構成要素と動作原理が本発明とほぼ同じであるが、特性の観点からは、ストレス印加後の特性変動よりも初期特性のばらつき把握が重要視されることが多いため、この目的で本発明構成を採用することが可能である。
【産業上の利用可能性】
【０１４５】
本発明の半導体記憶装置及びその評価方法は、記憶素子の製造初期における特性ばらつきに加えて一定のストレス印加後の特性変動及び特性ばらつきを正確に効率良く測定し、半導体記憶装置の動作マージンを的確に判断できるものであるため、特に、製造後初期の特性分布と合わせて一定期間放置又はストレスを印加した後の特性分布を正確に測定することが重要な半導体記憶装置にとって有用である。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１の実施形態に係る強誘電体メモリにおけるメモリアレイ部の回路構成図である。
【図２】本発明の第１の実施形態に係る強誘電体メモリにおけるゲート受け型センスアンプの回路構成図である。
【図３】本発明の第１の実施形態に係る強誘電体メモリの読み出し動作を示すタイミング図である。
【図４】本発明の第１の実施形態に係る強誘電体メモリのメモリセル特性ばらつき評価フロー図である。
【図５】本発明の第１の実施形態に係る強誘電体メモリの読み出し動作を示すタイミング図である。
【図６】本発明の第２の実施形態に係る強誘電体メモリにおけるゲート受け型センスアンプの回路構成図である。
【図７】本発明の第３の実施形態に係る強誘電体メモリにおけるメモリアレイ部の回路構成図である。
【図８】本発明の第３の実施形態に係る強誘電体メモリの読み出し動作を示すタイミング図である。
【図９】本発明の第４の実施形態に係る強誘電体メモリにおけるゲート受け型センスアンプの回路構成図である。
【図１０】本発明の第５の実施形態に係る強誘電体メモリにおけるゲート受け型センスアンプの回路構成図である。
【図１１】従来に係る強誘電体メモリにおけるメモリセル部の回路構成図である。
【図１２】従来に係る強誘電体メモリの通常読み出し動作タイミング図である。
【図１３】従来に係る強誘電体メモリの読み出し動作タイミング図である。
【図１４】従来に係る強誘電体メモリにおけるメモリセル特性ばらつき評価フロー図である。
【図１５】従来に係る強誘電体メモリのメモリセル特性ばらつきの分布評価結果図である。
【図１６】従来に係る強誘電体メモリの読み出し動作タイミング図である。
【符号の説明】
【０１４７】
ＳＡ１０、ＳＡ１０ａ、ＳＡ１０ｂ、ＳＡ１０ｃ、ＳＡ２０  センスアンプ
３、９  メモリセル
４  セル特性評価手段
５、７、１１、１３  差動増幅回路部
６、８、１２、１４  差動ノード
１５  差動増幅領域
１６  センスアンプ出力領域
Ｑｎ０〜Ｑｎ９  Ｎチャネル型ＭＯＳトランジスタ
Ｑｐ０〜Ｑｐ４  Ｐチャネル型ＭＯＳトランジスタ
Ｃｓ０、Ｃｓ１  強誘電体キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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