(57)【要約】【課題】 本発明は、アドレスを継続的に順次出力する半導体集積回路を提供する。【解決手段】本発明の半導体集積回路は、外部アドレスの最下位ビットが固定にされる場合に、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部アドレスの最下位ビットが固定される半導体集積回路において、
コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含むことを特徴とする半導体集積回路。
【請求項２】
前記キャリーの信号レベルにより以前の前記外部アドレスの反転の可否を制御することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記アドレス制御回路は、 
前記外部アドレス及びフィードバックされた前記キャリーを受信して、第１及び第２の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部と、
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記キャリーを生成するキャリー生成部と、
読み取り動作時又は書き込み動作時、前記第１及び第２の内部用アドレスに応じて、メモリブロックを指定するクォータ用アドレスを提供する第２のアドレスラッチ部と
を含むことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
書き込み動作時、前記第１及び第２の内部用アドレスを受信して、所定時間遅延された第１及び第２の内部用アドレス、並びに遅延された書き込み命令信号を提供するレイテンシシフタをさらに含むことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第１のアドレスラッチ部は、
前記コラム命令語及び１ビットの所定外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニットと、
前記初期内部アドレスとして第２の内部用アドレスを提供し、前記キャリーのレベルにより前記第１の内部用アドレスを反転させる内部アドレス信号生成部と
を含むことを特徴とする請求項４に記載の半導体集積回路。
【請求項７】
前記キャリー生成部は、
前記テストモード信号の活性化時、受信された前記キャリー生成用アドレスがローレベルであればローレベルのキャリーを提供し、前記キャリー生成用アドレスがハイレバルであればハイレバルのキャリーを提供することを特徴とする請求項４に記載の半導体集積回路。
【請求項８】
前記第２のアドレスラッチ部は、
読み取り命令信号に応じて、前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第１のラッチ部と、
前記遅延された書き込み命令信号に応じて、遅延された前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第２のラッチ部と
を含むことを特徴とする請求項４に記載の半導体集積回路。
【請求項９】
前記レイテンシシフタにおける前記所定時間は、書き込み動作時、既に設定された書き込みレイテンシを満足する時間であることを特徴とする請求項４に記載の半導体集積回路。
【請求項１０】
外部アドレスの最下位ビットが固定される半導体集積回路において、
コラム命令語に応じて、テストモード信号が活性化すれば、複数の外部アドレスを受信して、複数の第１の内部用アドレス及び初期内部アドレスである複数の第２の内部用アドレスにそれぞれ分離して、前記第２の内部用アドレスから順次増加する前記第１の外部アドレスを提供するアドレス制御回路と
を含むことを特徴とする半導体集積回路。
【請求項１１】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記アドレス制御回路は、
前記外部アドレス及びフィードバックされた前記キャリーを受信して、前記第１及び第２の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部と、
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記キャリーを生成するキャリー生成部と、
読み取り動作時又は書き込み動作時、前記第１及び第２の内部用アドレスに応じて、メモリブロックを指定するクォータ用アドレスを提供する第２のアドレスラッチ部と
を含むことを特徴とする請求項１０に記載の半導体集積回路。
【請求項１３】
前記キャリーの信号レベルにより以前の前記外部アドレスの反転の可否を制御することを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
書き込み動作時に活性化される書き込み命令信号に応じて、前記第１及び第２の内部用アドレスを受信して、所定時間遅延された第１及び第２の内部用アドレス、並びに遅延された書き込み命令信号を提供するレイテンシシフタをさらに含むことを特徴とする請求項１２に記載の半導体集積回路。
【請求項１５】
前記第１のアドレスラッチ部は、
前記コラム命令語及び１ビットの所定の外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニットと、
前記複数の外部アドレスに対応し、フィードバックされた前記キャリーに対応する複数のラッチユニットとを含む内部アドレス信号生成部と
を含むことを特徴とする請求項１２に記載の半導体集積回路。
【請求項１６】
前記内部アドレス信号生成部のそれぞれの前記ラッチユニットは、前記コラム命令語に応じて受信された前記外部アドレスレベルと同一の前記第２の内部用アドレス及び前記キャリー生成用アドレスを生成し、前記フィードバックされたキャリーにより前記外部アドレスと反転されたレベルの前記第１の内部用アドレスを生成することを特徴とする請求項１５に記載の半導体集積回路。
【請求項１７】
前記キャリー生成部は、前記テストモード信号の活性化時、受信された前記キャリー生成用アドレスが、ローレベルであればローレベルのキャリーを提供し、ハイレバルであればハイレバルのキャリーを提供することを特徴とする請求項１２に記載の半導体集積回路。
【請求項１８】
前記キャリー生成部は、それぞれ受信される前記キャリー生成用アドレスに応じて、それぞれのキャリーを提供する複数の生成ユニットを含むことを特徴とする請求項１７に記載の半導体集積回路。
【請求項１９】
前記それぞれの生成ユニットは、互いに異なる遅延時間を有するそれぞれの遅延器を含むことを特徴とする請求項１８に記載の半導体集積回路。
【請求項２０】
前記第２のアドレスラッチ部は、
読み取り動作時に活性化される読み取り命令信号に応じて、前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第１のラッチ部と、
書き込み動作時に活性化される書き込み命令信号に応じて、遅延された前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第２のラッチ部と
を含むことを特徴とする請求項１２に記載の半導体集積回路。
【請求項２１】
前記レイテンシシフタにおける前記所定時間は、書き込み動作時、既に設定された書き込みレイテンシを満足する時間であることを特徴とする請求項１４に記載の半導体集積回路。
【請求項２２】
前記レイテンシシフタは、
クロック、前記書き込み命令信号及び前記第１の内部用アドレスに応じて、 前記遅延された第１の内部用アドレスを提供する第１のレイテンシ制御部と、
前記クロック、前記書き込み命令信号及び前記第２の内部用アドレスに応じて、前記遅延された第２の内部用アドレスを提供する第２のレイテンシ制御部と
を含むことを特徴とする請求項１４に記載の半導体集積回路。
【請求項２３】
前記第１のレイテンシ制御部は、
前記第１の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部と、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部と
を含むことを特徴とする請求項２２に記載の半導体集積回路。
【請求項２４】
前記第２のレイテンシ制御部は、
前記第２の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部と、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部と
を含むことを特徴とする請求項２２に記載の半導体集積回路。
【請求項２５】
前記それぞれのアドレス遅延部は、
前記クロックに応じてターンオンされることで、前記第１及び第２の内部用アドレスをそれぞれ転送させる前記複数の転送部と、
前記転送部の出力段とそれぞれ連結しているパス素子を含み、前記レイテンシ信号に応じて前記パス素子がターンオンされて前記転送部の出力信号を提供することで、既に設定されたレイテンシだけ遅延された第１及び第２の内部用アドレスをそれぞれ提供するレイテンシ活性化部と
を含むことを特徴とする請求項２３又は請求項２４に記載の半導体集積回路。
【請求項２６】
前記命令語遅延部は、
前記クロックに応じてターンオンされることで、前記書き込み命令信号を転送させる前記複数の転送部と、
前記転送部の出力段とそれぞれ連結しているパス素子を含み、前記レイテンシ信号に応じて前記パス素子がターンオンされて前記転送部の出力信号を提供することで、既に設定されたレイテンシだけ遅延された書き込み命令信号を提供するレイテンシ活性化部と
を含むことを特徴とする請求項２３又は請求項２４に記載の半導体集積回路。
【請求項２７】
外部アドレスの最下位ビットが固定される半導体集積回路において、
コラム命令語に応じて、テストモード信号が活性化すれば、外部アドレスを受信して第１及び第２の内部用アドレスを生成し、前記第２の内部用アドレスのレベルの判断により前記第１の内部用アドレスの反転の可否を制御することで、前記第２の内部用アドレスから順次増加する前記第１の内部用アドレスを提供するアドレス制御回路と、
前記第１及び第２の内部用アドレスをそれぞれ受信する複数のクォータが具備されたメモリブロックを含み、
前記アドレス制御回路は、
前記外部アドレス及びフィードバックされたキャリーを受信して、前記第１及び第２の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部と、
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記キャリーを生成するキャリー生成部と、
読み取り動作時又は書き込み動作時、第１及び第２の内部用アドレスに応じて、前記メモリブロックを指定するクォータ用アドレスを提供する第２のアドレスラッチ部と
を含むことを特徴とする半導体集積回路。
【請求項２８】
前記キャリーの信号レベルにより、以前の前記外部アドレスの反転の可否を制御することを特徴とする請求項２７に記載の半導体集積回路。
【請求項２９】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする請求項２７に記載の半導体集積回路。
【請求項３０】
書き込み動作時に活性化される書き込み命令信号に応じて、前記第１及び第２の内部用アドレスを受信して、所定時間遅延された第１及び第２の内部用アドレス、並びに遅延された書き込み命令信号を提供するレイテンシシフタをさらに含むことを特徴とする請求項２７に記載の半導体集積回路。
【請求項３１】
前記第１のアドレスラッチ部は、
前記コラム命令語及び１ビットの所定の外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニットと、
前記初期内部アドレスとして第２の内部用アドレス及び前記第２の内部用アドレスと同じレベルの前記キャリー生成用アドレスを提供し、前記キャリーのレベルにより前記第１の内部用アドレスを反転させる内部アドレス信号生成部と
を含むことを特徴とする請求項２７に記載の半導体集積回路。
【請求項３２】
前記キャリー生成部は、前記テストモード信号の活性化時、受信された前記キャリー生成用アドレスが、ローレベルであればローレベルのキャリーを提供し、ハイレバルであればハイレバルのキャリーを提供することを特徴とする請求項２７に記載の半導体集積回路。
【請求項３３】
前記キャリー生成部は、それぞれ受信される前記キャリー生成用アドレスに応じて、それぞれのキャリーを提供する複数の生成ユニットと
を含むことを特徴とする請求項３２に記載の半導体集積回路。
【請求項３４】
前記それぞれの生成ユニットは、互いに異なる遅延時間を有するそれぞれの遅延器を含むことを特徴とする請求項３３に記載の半導体集積回路。
【請求項３５】
前記第２のアドレスラッチ部は、
読み取り動作時に活性化される読み取り命令信号に応じて、前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第１のラッチ部と、
書き込み動作時に活性化される書き込み命令信号に応じて、遅延された前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第２のラッチ部と
を含むことを特徴とする請求項２７に記載の半導体集積回路。
【請求項３６】
前記レイテンシシフタにおける前記所定時間は、書き込み動作時、既に設定された書き込みレイテンシを満足する時間であることを特徴とする請求項３０に記載の半導体集積回路。
【請求項３７】
前記レイテンシシフタは、
クロック、前記書き込み命令信号及び前記第１の内部用アドレスに応じて、 前記遅延された第１の内部用アドレスを提供する第１のレイテンシ制御部と、
前記クロック、前記書き込み命令信号及び前記第２の内部用アドレスに応じて、前記遅延された第２の内部用アドレスを提供する第２のレイテンシ制御部と
を含むことを特徴とする請求項３０に記載の半導体集積回路。
【請求項３８】
前記第１のレイテンシ制御部は、
前記第１の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部と、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部と
を含むことを特徴とする請求項３７に記載の半導体集積回路。
【請求項３９】
前記第２のレイテンシ制御部は、
前記第２の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部と、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部と
を含むことを特徴とする請求項３７に記載の半導体集積回路。
【請求項４０】
前記アドレス遅延部は、
前記クロックに応じてターンオンされることで、前記第１及び第２の内部用アドレスをそれぞれ転送させる前記複数の転送部と、
前記転送部の出力段とそれぞれ連結しているパス素子を含み、前記レイテンシ信号に応じて前記パス素子がターンオンされて前記転送部の出力信号を提供することで、既に設定されたレイテンシだけ遅延された第１及び第２の内部用アドレスをそれぞれ提供するレイテンシ活性化部と
を含むことを特徴とする請求項３８又は請求項３９に記載の半導体集積回路。
【請求項４１】
前記命令語遅延部は、
前記クロックに応じてターンオンされることで、前記書き込み命令信号を転送させる前記複数の転送部と、
前記転送部の出力段とそれぞれ連結しているパス素子を含み、前記レイテンシ信号に応じて前記パス素子がターンオンされて前記転送部の出力信号を提供することで、既に設定されたレイテンシだけ遅延された書き込み命令信号を提供するレイテンシ活性化部と
を含むことを特徴とする請求項３８又は請求項３９に記載の半導体集積回路。
【請求項４２】
コラム命令語に応じて、テストモード信号が活性化すれば、外部アドレスを受信して、メモリブロック内のクォータに対応するように複数の第１〜第４の内部用アドレスを生成し、前記第４の内部用アドレスのレベルの判断により、前記第１〜第３の内部用アドレスの反転の可否を制御することで、前記第４の内部用アドレスから順次増加する前記第１〜第３の内部用アドレスを提供するアドレス制御回路を含むことを特徴とする半導体集積回路。
【請求項４３】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする請求項４２に記載の半導体集積回路。
【請求項４４】
前記アドレス制御回路は、
前記外部アドレス及びフィードバックされた第１〜第３のキャリーグループ信号を受信して、前記第１〜第４の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部と、
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記第１〜第３のキャリーグループ信号を生成するキャリー生成部と、
読み取り動作時又は書き込み動作時、前記第１〜第４の内部用アドレスに応じて、前記メモリブロックを指定するそれぞれのクォータ用アドレスを提供する第２のアドレスラッチ部と
を含むことを特徴とする請求項４２に記載の半導体集積回路。
【請求項４５】
前記第１〜第３のキャリーグループ信号の信号レベルにより、以前の前記外部アドレスの反転の可否を制御することを特徴とする請求項４４に記載の半導体集積回路。
【請求項４６】
前記第１のアドレスラッチ部は、
前記コラム命令語及び２ビットの所定外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニットと、
前記初期内部アドレスとして前記第４の内部用アドレス及び前記第４の内部用アドレスと同一のレベルの前記キャリー生成用アドレスを提供し、前記第１〜第３のキャリーグループ信号のレベルにより、前記第１〜第３の内部用アドレスを提供する内部アドレス信号生成部と
を含むことを特徴とする請求項４４に記載の半導体集積回路。
【請求項４７】
前記キャリー生成部は、
前記テストモード信号の活性化時、受信された前記キャリー生成用アドレスが、ローレベルであればローレベルのキャリーを提供し、ハイレバルであればハイレバルのキャリーを提供することを特徴とする請求項４４に記載の半導体集積回路。
【請求項４８】
前記キャリー生成部は、それぞれ受信される前記キャリー生成用アドレスに応じて、それぞれの第１〜第３のキャリーグループ信号を提供する複数の生成ユニットを含むことを特徴とする請求項４７に記載の半導体集積回路。
【請求項４９】
前記それぞれの生成ユニットは、互いに異なる遅延時間を有するそれぞれの遅延器を含むことを特徴とする請求項４８に記載の半導体集積回路。
【請求項５０】
前記第２のアドレスラッチ部は、
読み取り動作時に活性化される読み取り命令信号に応じて、前記第１〜第４の内部用アドレスを前記クォータ用アドレスにラッチする第１のラッチ部と、
書き込み動作時に活性化される書き込み命令信号に応じて、遅延された前記第１〜第４の内部用アドレスを前記クォータ用アドレスにラッチする第２のラッチ部と
を含むことを特徴とする請求項４４に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、アドレスカウント方式を制御する半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体集積回路のアドレス制御回路は、一つのワードラインを選択した後、外部から受信されたコラムアドレスを初期アドレス信号として利用して、内部カウンタにより所定の連続した内部アドレス信号を生成する。すなわち、受信された初期アドレスから バースト長に従い、２つ、４つ、８つ、１６つ或いはフルページだけ内部アドレスをカウントする。このような連続した内部アドレス信号により、セルデータの読み取り又は書き込みを行う。このような場合のアドレスカウント方式を内部アドレスを所定の単位にラッピングして出力するタイプであるから、ラップタイプという。
【０００３】
ラップタイプのバーストアドレス生成モードにも、シーケンシャルモードと、トグリングを低減するための補数を用いたインタリーブモードとがある（例えば特許文献１）。シーケンシャルモードは、初期アドレス信号からカウントを開始するが、所定の範囲内の内部アドレスを出力する。例えば、Ｙ０、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５、Ｙ６、Ｙ７の内部アドレスを用い、初期アドレスはＹ２、バースト長は４とする。このとき、シーケンシャルモードによりアドレスをカウントすれば、Ｙ２、Ｙ３、Ｙ０、Ｙ１が出力される。このように、シーケンシャルモードであっても、所定範囲内でのアドレスをラッピングして出力するので、連続的アドレスの制限がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２２５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、アドレスを継続的に順次出力する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
前記課題を達成するために、本発明の一実施例による半導体集積回路は、コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合わせることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含む。
【０００７】
本発明の他の実施例による半導体集積回路は、コラム命令語に応じて、テストモード信号が活性化すれば、複数の外部アドレスを受信して、複数の第１の内部用アドレス、初期内部アドレスである複数の第２の内部用アドレスにそれぞれ分離して、前記第２の内部用アドレスから順次増加する前記第１の外部アドレスを提供するアドレス制御回路を含む。
【０００８】
本発明のさらに他の実施例による半導体集積回路は、コラム命令語に応じて、テストモード信号が活性化すれば、外部アドレスを受信して第１及び第２の内部用アドレスを生成し、前記第２の内部用アドレスのレベルの判断により、前記第１の内部用アドレスの反転の可否を制御することで、前記第２の内部用アドレスから順次増加する前記第１の内部用アドレスを提供するアドレス制御回路、並びに前記第１及び第２の内部用アドレスをそれぞれ受信する複数のクォータが具備されたメモリブロックを含む。
【０００９】
このようなアドレス制御回路は、前記外部アドレス及びフィードバックされたキャリーを受信して、前記第１及び第２の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部、前記テストモード信号に応じて前記キャリー生成用アドレスを受信して、前記キャリーを生成するキャリー生成部、並びに読み取り動作時又は書き込み動作時、第１及び第２の内部用アドレスに応じて前記メモリブロックを指定するクォータ用アドレスを提供する第２のアドレスラッチ部を含む。
【００１０】
本発明のさらに他の実施例による半導体集積回路は、コラム命令語に応じて、テストモード信号が活性化すれば、外部アドレスを受信してメモリブロック内のクォータに対応するように、複数の第１〜第４の内部用アドレスを生成し、前記第４の内部用アドレスのレベルの判断により、前記第１〜第３の内部用アドレスの反転の可否を制御することで、前記第４の内部用アドレスから順次増加する前記第１〜第３の内部用アドレスを提供するアドレス制御回路を含む。
【発明の効果】
【００１１】
本発明の一実施例によれば、コラムアドレスカウント方式により順次アドレスを提供できる。外部アドレスの最下位ビットを固定させる場合、或いはそうでない場合、キャリー生成に参加するアドレスビットの数が変化するため、これに対するラッチされたアドレス信号の数が異なるだけである。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例による半導体集積回路の概念的なブロック図である。
【図２】図１に示す第１のアドレスラッチ部の詳細ブロック図である。
【図３】図２に示す第１のラッチユニットの回路図である。
【図４】図２に示す第２のラッチユニットの回路図である。
【図５】図１に示すキャリー生成部の回路図である。
【図６】図１に示す第２のアドレスラッチ部のブロック図である。
【図７】図１に示すレイテンシシフタのブロック図である。
【図８】図７に示す第１のレイテンシ制御部の回路図である。
【図９】本発明の他の実施例による半導体集積回路の概念的なブロック図である。
【図１０】図９に示す第１のアドレスラッチ部のブロック図である。
【図１１】図９に示す第２のラッチユニットの回路図である。
【図１２】図９に示すキャリー生成部の回路図である。
【発明を実施するための形態】
【００１３】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
本発明の一実施例によれば、コラムアドレスカウント方式により、順次アドレスを提供できる。
【００１４】
すなわち、所定の制限された範囲内での連続的アドレスでない初期アドレスが印加されると、そのときから順次増加するアドレスを提供できる。
【００１５】
図１は、本発明の一実施例によるアドレス制御回路１０を含む半導体集積回路１のブロック図である。
図１によれば、半導体集積回路１は、アドレス制御回路１０及びメモリブロック５００を含む。
【００１６】
アドレス制御回路１０は、第１のアドレスラッチ部１００、キャリー生成部２００、第２のアドレスラッチ部３００及び レイテンシシフタ４００を含む。
【００１７】
第１のアドレスラッチ部１００は、外部からコラム命令語、すなわちコラムアドレスの入力と同時に行われる命令語である読み取り命令又は書き込み命令の印加時、外部アドレス(ＡＤＤ＜１：８＞)及びフィードバック提供されたキャリー(ＣＡＲＲＹ＜２：８＞)を受信して、第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞)、第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２：８＞)及びキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：７＞)を生成する。より詳しくは、第１のアドレスラッチ部１００は、読み取り命令信号(ＣＡＳＰ＿ＲＤ)又は書き込み命令信号(ＣＡＳＰ＿ＷＴ)に応じて、外部アドレス(ＡＤＤ＜１：８＞)を第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)に分離する。この場合、第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２：８＞)は、外部アドレス(ＡＤＤ＜１：８＞)のレベルそのまま提供されるが、第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞)は、フィードバック提供されたキャリー(ＣＡＲＲＹ＜２：８＞)のレベルにより外部アドレス(ＡＤＤ＜１：８＞)と反転されたレベルに提供され得る。
【００１８】
一方、外部システムの要求仕様により、アドレス最下位ビットを所定のレベルに固定した場合の半導体集積回路１を例示したものである。すなわち、アドレスの最下位ビットである第１の外部アドレス(ＡＤＤ＜０＞)はローレベルに固定され、８つの外部アドレス(ＡＤＤ＜１：８＞)を受信する場合として例示するが、これに制限されるものではない。半導体集積回路の構成やアーキテクチャーによって変化し得ることは勿論である。
【００１９】
キャリー生成部２００は、順次増加モード信号(ＮＯＷＲＡＰ)及びキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：７＞)を受信し、キャリー(ＣＡＲＲＹ＜２：８＞)を生成して第１のアドレスラッチ部１００にフィードバック提供する。キャリー生成部２００は、順次増加モード信号(ＮＯＷＲＡＰ)が活性化すれば、キャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：７＞)の所定の遅延された信号であるキャリー(ＣＡＲＲＹ＜２：８＞)を生成する。ここで、順次増加モード信号(ＮＯＷＲＡＰ)は、テストモード信号として、所定の単位、すなわち初期開始アドレスからバースト長だけ順次増加するアドレス信号が出力されるモードを意味する。このような順次増加モード信号(ＮＯＷＲＡＰ)は、ＭＲＳ(Mode Register Set)から提供され得る。本発明でのキャリー(ＣＡＲＲＹ＜２：８＞)は、受信されるアドレスを順次増加させる桁上げ用信号である。よって、キャリー(ＣＡＲＲＹ＜２：８＞)は、以前のアドレスビットと比較して反転の可否を制御できる信号である。
【００２０】
第２のアドレスラッチ部３００は、読み取り命令又は書き込み命令の印加時、受信された内部用アドレスに応じて、第１及び第２のクォータ用アドレス(ＹＡＤＤ＿Ｑ０１＜２：８＞、ＹＡＤＤ＿Ｑ２３＜２：８＞)を提供する。より詳しくは、第２のアドレスラッチ部３００は、活性化した読み取り命令信号(ＣＡＳＰ＿ＲＤ)が印加されると、第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)をラッチして、第１及び第２のクォータ用アドレス(ＹＡＤＤ＿Ｑ０１＜２：８＞、ＹＡＤＤ＿Ｑ２３＜２：８＞)を提供する。一方、第２のアドレスラッチ部３００は、活性化した書き込み命令信号(ＣＡＳＰ＿ＷＴ)が印加されると、書き込み時に必要なレイテンシにより、所定時間遅延された内部用アドレス(ＬＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＬＡＤＤ＿Ｑ２３＜２：８＞)をラッチして、第１及び第２のクォータ用アドレス(ＹＡＤＤ＿Ｑ０１＜２：８＞、ＹＡＤＤ＿Ｑ２３＜２：８＞)を提供する。すなわち、読み取り時には別途のレイテンシが不要であるが、書き込み時にはレイテンシを考慮して所定時間遅延された内部用アドレスを受信する必要がある。
【００２１】
レイテンシシフタ４００は、このような書き込み時、レイテンシにより遅延されたアドレス信号を提供する。すなわち、レイテンシシフタ４００は、書き込みするために所定時間必要な書き込みレイテンシ又はアダプティブレイテンシ(adaptive latency)により、第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)を所定時間遅延させて出力する。詳しくは、イテンシシフタ４００は、活性化した書き込み命令信号(ＣＡＳＰ＿ＷＴ)の印加時、第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)をレイテンシ信号(ＬＡＴ＜１：４＞)により互いに異なるように遅延させる。また、レイテンシ信号(ＬＡＴ＜１：４＞)により、書き込み命令信号(ＣＡＳＰ＿ＷＴ)よりも遅延された書き込み命令信号(ＣＡＳＰＤ＿ＷＴ)を提供する。このようなレイテンシシフタ４００は、クロック(ＣＬＫ)の立ち上りエッジにトリガーされて動作する。レイテンシ信号(ＬＡＴ＜１：４＞)は、前述した書き込みレイテンシ又はアダプティブレイテンシにより、ＭＲＳから提供される信号として例示する。
【００２２】
一方、メモリブロック５００は、複数のクォータを含む一つのバンクとして例示する。よって、メモリブロック５００は、第１〜第４のクォータ(Ｑ０〜Ｑ３)を含む。第１及び第２のクォータ(Ｑ０、Ｑ１)は、第１のクォーター用アドレス(ＹＡＤＤ＿Ｑ０１＜２：８＞)を受信し、第３及び第４のクォータ(Ｑ２、Ｑ３)は、第２のクォーター用アドレス(ＹＡＤＤ＿Ｑ２３＜２：８＞)を受信する。
【００２３】
このように、本発明の一実施例によれば、外部アドレス(ＡＤＤ＜１：８＞)を受信して継続的に順次増加するアドレス信号を生成して、複数のクォータに提供できる。換言すれば、アドレス制御回路１０は、初期アドレスを第３及び第４のクォータ(Ｑ２、Ｑ３)が受信されるように制御する。よって、第３及び第４のクォータに受信されたアドレスを初期アドレスとしてキャリーを生成することで、順次増加するアドレスは第１及び第２のクォータに提供するようにする。これにより、既に設定された範囲内だけで アドレッシングが制限されず、設定された範囲から逸脱し、常に順次的なアドレッシングが一つのバンク内で行われることで、アドレスの増加範囲を制限しないことができる。
【００２４】
図２は、図１に示す第１のアドレスラッチ部１００の概念的なブロック図である。
図２によれば、第１のアドレスラッチ部１００は、外部アドレス(ＡＤＤ＜１：８＞)を受信する複数のラッチユニットを含む。このような第１のアドレスラッチ部１００は、第１のラッチユニット１０５及び内部アドレス信号生成部１１０を含む。
【００２５】
より詳しくは、第１のアドレスラッチ部１００は、読み取り命令信号又は書き込み命令信号(ＣＡＳＰ＿ＲＤ、ＣＡＳＰ＿ＷＴ)、第１の外部アドレス(ＡＤＤ＜１＞)を受信する第１のラッチユニット１０５及び内部アドレス信号生成部１１０を含む。内部アドレス信号生成部１１０は、読み取り命令信号又は書き込み命令信号(ＣＡＳＰ＿ＲＤ、ＣＡＳＰ＿ＷＴ)、第２〜第８の外部アドレス(ＡＤＤ＜２：８＞)及びキャリー(ＣＡＲＲＹ＜２：８＞)を受信する第２〜第８のラッチユニット１１１を含む。すなわち、キャリー(ＣＡＲＲＹ＜２：８＞)の受信の有無によってラッチユニットの構成が変化し得る。
【００２６】
このような第１のラッチユニット１０５は、読み取り命令信号又は書き込み命令信号(ＣＡＳＰ＿ＲＤ、ＣＡＳＰ＿ＷＴ)及び第１の外部アドレス(ＡＤＤ＜１＞)を受信して、第１のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)を生成する。
【００２７】
第２〜第８ラッチユニット１１１は、読み取り命令信号又は書き込み命令信号(ＣＡＳＰ＿ＲＤ、ＣＡＳＰ＿ＷＴ)、第２〜第８の外部アドレス(ＡＤＤ＜２：８＞)、キャリー(ＣＡＲＲＹ＜２：８＞)を受信して、第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞)、第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２：８＞)及びキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：７＞)を生成する。これについての詳細な説明は、次の図面を参照して説明する。
【００２８】
図３は、図２に示す第１のラッチユニット１０５の詳細回路図である。
図３によれば、第１のラッチユニット１０５は、アドレス受信部１０２及びラッチ部１０４を含む。ここでは、説明の便宜上、書き込み命令信号(ＣＡＳＰ＿ＷＴ)を受信する第１のラッチユニット１０５として例示する。しかしながら、読み取り命令信号(ＣＡＳＰ＿ＲＤ)に応答する別途のラッチユニットが具備されることもできるが、受信される信号が異なるだけで、これに対する構成や動作原理は同様であるため、その重複する説明は省略する。
【００２９】
アドレス受信部１０２は、第１のＰＭＯＳトランジスタ(ＰＭ１)及び第１のＮＭＯＳトランジスタ(ＮＭ１)を含む。第１のＰＭＯＳトランジスタ(ＰＭ１)は、第１の外部アドレス(ＡＤＤ＜１＞)を受信するゲート、第２のＰＭＯＳトランジスタ(ＰＭ２)のドレーンと連結しているソース及び第１のＮＭＯＳトランジスタ(ＮＭ１)のドレーンと連結しているドレーンを含む。第１のＮＭＯＳトランジスタ(ＮＭ１)は、第１の外部アドレス(ＡＤＤ＜１＞)を受信するゲート、第２のＮＭＯＳトランジスタ(ＮＭ２)のドレーンと連結しているソース及び第１のＰＭＯＳトランジスタ(ＰＭ１)のドレーンと連結しているドレーンを含む。
【００３０】
ラッチ部１０４は、アドレス受信部１０２で提供した信号を反転ラッチする。ラッチ部１０４は、第２及び第３のインバータ(ＩＶ２、ＩＶ３)を含む。第２及び第３のインバータ(ＩＶ２、ＩＶ３)は、ラッチタイプで連結している。
【００３１】
一方、第２のＰＭＯＳトランジスタ(ＰＭ２)及び第２のＮＭＯＳトランジスタ(ＮＭ２)は、書き込み命令信号(ＣＡＳＰ＿ＷＴ)に応じてターンオンされ、書き込み命令信号(ＣＡＳＰ＿ＷＴ)の互いに反転されたレベルを受信する。第２のＰＭＯＳトランジスタ(ＰＭ２)は、第１のインバータ(ＩＶ１)により反転された書き込み命令信号(ＣＡＳＰ＿ＷＴ)を受信するゲート、外部電圧(ＶＤＤ)と連結しているソース、及び第１のＰＭＯＳトランジスタ(ＰＭ１)と連結しているドレーンを含む。第１のＰＭＯＳトランジスタ(ＰＭ１)は、書き込み命令信号(ＣＡＳＰ＿ＷＴ)を受信するゲート、接地電圧(ＶＳＳ)と連結しているソース、及び第１のＮＭＯＳトランジスタ(ＮＭ１)と連結しているドレーンを含む。
【００３２】
第１のラッチユニット１０５の動作について説明する。
書き込み命令の印加時、パルス信号である書き込み命令信号(ＣＡＳＰ＿ＷＴ)が活性化される。第１のインバータ(ＩＶ１)により、第２のＰＭＯＳトランジスタ(ＰＭ２)はローレベルを受信してターンオンされる。すなわち、書き込み命令信号(ＣＡＳＰ＿ＷＴ)が活性化され、第１の外部アドレス(ＡＤＤ＜１＞)がハイレバルであれば、第１のＮＭＯＳトランジスタ(ＮＭ１)がターンオンされる。これにより、これと反転されたローレベルをラッチ部１０４に提供する。よって、ラッチ部１０４により反転ラッチされて第１のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)を提供する。このように生成された第１のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)は、クォータ(図１のＱ０〜Ｑ３)を指定するアドレッシングに参加することなく、キャリー生成用だけに用いられる。
【００３３】
図４は、図２に示す第２のラッチユニット１１１の詳細回路図である。
第２〜第８のラッチユニット１１１の構成については、受信される信号が異なるだけで、その構成及び動作原理は同様であるため、一例として第２のラッチユニット１１１を詳細に説明する。
【００３４】
図４によれば、第２のラッチユニット１１１は、アドレス受信部１１２、ラッチ部１１４及び転送部１１６を含む。
【００３５】
アドレス受信部１１２は、第１のＰＭＯＳトランジスタ(Ｐ１)及び第１のＮＭＯＳトランジスタ(Ｎ１)を含む。第１のＰＭＯＳトランジスタ(Ｐ１)は、第２の外部アドレス(ＡＤＤ＜２＞)を受信するゲート、第２のＰＭＯＳトランジスタ(Ｐ２)のドレーンと連結しているソース、及び第１のＮＭＯＳトランジスタ(Ｎ１)のドレーンと連結しているドレーンを含む。第１のＮＭＯＳトランジスタ(Ｎ１)は、第２の外部アドレス(ＡＤＤ＜２＞)を受信するゲート、第２のＮＭＯＳトランジスタのドレーン(Ｎ２)と連結しているソース、及び第１のＰＭＯＳトランジスタ(Ｐ１)のドレーンと連結しているドレーンを含む。
【００３６】
一方、第２のＰＭＯＳトランジスタ(Ｐ２)及び第２のＮＭＯＳトランジスタ(Ｎ２)は、書き込み命令信号(ＣＡＳＰ＿ＷＴ)に応じてターンオンされ、書き込み命令信号(ＣＡＳＰ＿ＷＴ)の互いに反転されたレベルを受信する。第２のＰＭＯＳトランジスタ(Ｐ２)は、第１のインバータ(ＩＮＶ１)により反転された書き込み命令信号(ＣＡＳＰ＿ＷＴ)を受信するゲート、外部電圧(ＶＤＤ)と連結しているソース、及び第１のＰＭＯＳトランジスタ(Ｐ１)と連結しているドレーンを含む。第１のＰＭＯＳトランジスタ(Ｐ１)は、書き込み命令信号(ＣＡＳＰ＿ＷＴ)を受信するゲート、接地電圧(ＶＳＳ)と連結しているソース、及び第１のＮＭＯＳトランジスタ(Ｎ１)と連結しているドレーンを含む。
【００３７】
ラッチ部１１４は、アドレス受信部１１２から提供される信号を反転ラッチして、第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２＞)を提供する。ラッチ部１１４は、第２及び第３のインバータ(ＩＮＶ２、ＩＮＶ３)を含む。第２及び第３のインバータ(ＩＮＶ２、ＩＮＶ３)は、ラッチタイプで連結している。
【００３８】
転送部１１６は、第１のキャリー(ＣＡＲＲＹ＜２＞)の信号レベルにより、第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２＞)と同一のレベル又は反転されたレベルの第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２＞)を提供する。転送部１１６は、第１の転送ゲート(ＴＲ１)、第２の転送ゲート(ＴＲ２)、第４及び第５のインバータ(ＩＶ４、ＩＶ５)を含む。
【００３９】
第１の転送ゲート(ＴＲ１)は、非活性化されたローレベルの第１のキャリー(ＣＡＲＲＹ＜２＞)に応じてターンオンされることで、第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２＞)と同一のレベルの第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２＞)を提供する。
【００４０】
第２の転送ゲート(ＴＲ２)は、活性化されたハイレバルの第１のキャリー(ＣＡＲＲＹ＜２＞)に応じてターンオンされることで、第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２＞)と反転されたレベルの第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２＞)を提供する。
【００４１】
すなわち、第２のラッチユニット１１１は、第２の外部アドレス(ＡＤＤ＜２＞)を受信して、第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２＞)及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２＞)を分離して提供するが、第１のキャリー(ＣＡＲＲＹ＜２＞)の信号レベルにより、第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２＞)の反転の可否が決定される。
【００４２】
第２のラッチユニット１１１の動作について説明すれば、書き込み命令の印加時、活性化された書き込み命令信号(ＣＡＳＰ＿ＷＴ)に応じて第２のＰＭＯＳトランジスタ(Ｐ２)及び第２のＮＭＯＳトランジスタ(Ｎ２)がターンオンされる。第２の外部アドレス(ＡＤＤ＜２＞)の信号レベルにより、第１のＰＭＯＳトランジスタ(Ｐ１)又は第１のＮＭＯＳトランジスタ(Ｎ１）が選択的にターンオンされる。例えば、第２の外部アドレス(ＡＤＤ＜２＞)がハイレバルであれば、第１のＮＭＯＳトランジスタ(Ｎ１)がターンオンされる。これにより、これと反転されたローレベルをラッチ部１１４に提供する。よって、ラッチ部１１４により反転ラッチされて第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)を提供する。
【００４３】
次に、第１のラッチユニット(図３の１０５参照)又は第２のラッチユニット１１１で生成された第１及び第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：２＞)が、複数のキャリー(ＣＡＲＲＹ＜２：８＞)を生成することについて説明する。
【００４４】
図５は、図１に示すキャリー生成部２００の回路図である。
図５によれば、キャリー生成部２００は、第１〜第７の生成ユニット２１０〜２７０を含む。
【００４５】
このようなキャリー生成部２００で生成された複数のキャリー(ＣＡＲＲＹ＜２：８＞)は、以前に受信されたアドレスから順次増加させることができる桁上げ信号として用いられる。すなわち、複数のキャリー(ＣＡＲＲＹ＜２：８＞)は、以前のアドレスから反転の可否を決定する信号になる。
【００４６】
第１の生成ユニット２１０は、第１のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)及び順次増加モード信号(ＮＯＷＲＡＰ)に応じて第１のキャリー(ＣＡＲＲＹ＜２＞)を生成する。第１の生成ユニット２１０は、ナンドゲート(ＮＤ)及びインバータ(ＩＶ)を含む。ナンドゲート(ＮＤ)は、第１のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)及び順次増加モード信号(ＮＯＷＲＡＰ)を受信する。インバータ(ＩＶ)は、ナンドゲート(ＮＤ)の出力信号を反転させる。第１の生成ユニット２１０は、順次増加モード信号(ＮＯＷＲＡＰ)が活性化されると、第１のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)レベルと同一のレベルの第１のキャリー(ＣＡＲＲＹ＜２＞)を生成する。
【００４７】
第２の生成ユニット２２０は、第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)及び第１のキャリー(ＣＡＲＲＹ＜２＞)に応じて第２のキャリー(ＣＡＲＲＹ＜３＞)を生成する。第２の生成ユニット２２０は、遅延器(Ｄ１)、ナンドゲート(ＮＤ)及びインバータ(ＩＶ)を含む。ナンドゲート(ＮＤ)は、第１のキャリー(ＣＡＲＲＹ＜２＞)及び遅延器(Ｄ１）の遅延時間だけ遅延された第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)をナンドゲーテリングする。このとき、遅延器(Ｄ１)の遅延量は、第１の生成ユニット２１０で第１のキャリー(ＣＡＲＲＹ＜２＞)が生成される所定時間を満足させるように遅延時間が決定される。すなわち、第１のキャリー(ＣＡＲＲＹ＜２＞)が生成される時間だけ十分に遅延された第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)を受信することで、安定しているレベルが受信される。第２の生成ユニット２２０及び第１の生成ユニット２１０の動作原理は類似している。すなわち、第１のキャリー(ＣＡＲＲＹ＜２＞)の信号がハイレバルであれば、第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)のレベルと同一の第２のキャリー(ＣＡＲＲＹ＜３＞)を生成する。
【００４８】
第３の生成ユニット２３０は、第２の生成ユニット２２０の構成と類似しており、第３の生成ユニット２３０の遅延器(Ｄ２)の遅延時間だけが異なる。遅延器(Ｄ２)の遅延時間は、前述したように、第２のキャリー(ＣＡＲＲＹ＜３＞)が生成される時間を満足させる。すなわち、第１〜第３のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：３＞)は、第１のアドレスラッチ部１００で生成される第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２：８＞)と同一のレベルを有する信号であり、この信号は同時に生成される。よって、第１〜第３のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：３＞)が、それぞれの第１〜第３の生成ユニット２１０〜２３０に、遅延器(Ｄ１、Ｄ２)の遅延時間によってそれぞれ遅延時間を異なるようにすることで、安定的に動作するようにする。
【００４９】
重複する説明は省略し、それぞれの生成ユニットは、前段で生成されるキャリー(ＣＡＲＲＹ＜２：８＞)を安定的に受信できるように、それぞれ遅延時間が異なる遅延器を含む。
【００５０】
このように、それぞれ次のアドレスに順次増加するために、前段のキャリー生成用アドレス(又は、第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２：８＞）)のレベルにより、キャリー(ＣＡＲＲＹ＜２：８＞)の信号レベルを決定する。また、キャリー(ＣＡＲＲＹ＜２：８＞)の信号レベルにより、キャリー生成用アドレスの信号レベルを反転させることで、入力されたアドレスから順次１ずつ増加するアドレス信号を生成できる。すなわち、キャリー(ＣＡＲＲＹ＜２：８＞)が活性化されるとは、次のアドレスを反転させることができるということであり、これは、以前のアドレス信号から１増加させるという意味である。よって、１ずつ順次増加させるために、キャリー(ＣＡＲＲＹ＜２：８＞)が生成されるようにし、生成されたキャリー(ＣＡＲＲＹ＜２：８＞)により入力されたアドレス信号のレベルを反転させる。前述したように、生成されたキャリー(ＣＡＲＲＹ＜２：８＞）は、第１のアドレスラッチ部(図１の１００参照)にフィードバック提供され、キャリー(ＣＡＲＲＹ＜２：８＞)のレベルにより受信される第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞)のレベルを反転する。
【００５１】
図６は、図１に示す第２のアドレスラッチ部３００のブロック図である。
図６によれば、第２のアドレスラッチ部３００は、第１のラッチ部３２０及び第２のラッチ部３４０を含む。
【００５２】
第２のアドレスラッチ部３００は、読み取り又は書き込み命令により、それぞれの場合に応じてアドレスを再度ラッチさせる。詳しくは、第１のラッチ部３２０は、読み取り命令によるアドレスラッチ部であり、第２のラッチ部３４０は、書き込み命令によるアドレスラッチ部である。しかいしながら、これに制限されるものではなく、半導体集積回路の構成や回路スキームによっては、読み取り用ラッチ部である第１のラッチ部３２０は省略し得る。
【００５３】
第１のラッチ部３２０は、読み取り命令信号(ＣＡＳＰ＿ＲＤ)、第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)を受信して、第１及び第２のクォータ用アドレス(ＹＡＤＤ＿Ｑ０１＜２：８＞)、ＹＡＤＤ＿Ｑ２３＜２：８＞)を提供する。
【００５４】
第２のラッチ部３４０は、遅延された書き込み命令信号(ＣＡＳＰＤ＿ＷＴ)、遅延された第１及び第２の内部用アドレス(ＬＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＬＡＤＤ＿Ｑ２３＜２：８＞)を受信して、第１及び第２のクォータ用アドレス(ＹＡＤＤ＿Ｑ０１＜２：８＞)、ＹＡＤＤ＿Ｑ２３＜２：８＞)を提供する。
【００５５】
第１のラッチ部３２０及び第２のラッチ部３４０の差異点は、受信する信号が異なることである。特に、書き込み時には、書き込みのためのレイテンシにより書き込み命令信号(ＣＡＳＰ＿ＷＴ)又は第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)を所定時間遅延させる必要がある。書き込み命令時、書き込み命令信号(ＣＡＳＰ＿ＷＴ)又は第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)をレイテンシにより遅延させることについての説明は、後述する。
【００５６】
一方、このような第１のラッチ部３２０及び第２のラッチ部３４０の詳細な構成は図示しなかったが、それぞれ複数のラッチユニットを含む。複数のラッチユニットは、図３のラッチユニットのような回路構成であり得るため、重複する説明は省略する。
【００５７】
図７は、図１に示すレイテンシシフタ４００のブロック図である。
図７によれば、レイテンシシフタ４００は、第１のレイテンシ制御部４２０及び第２のレイテンシ制御部４４０を含む。
【００５８】
第１のレイテンシ制御部４２０は、クロック(ＣＬＫ)、書き込み命令信号(ＣＡＳＰ＿ＷＴ)、及び第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞)に応じて遅延された第１の内部用アドレス(ＬＬＡＤＤ＿Ｑ０１＜２：８＞)を生成する。
【００５９】
第２のレイテンシ制御部４４０は、クロック(ＣＬＫ)、書き込み命令信号(ＣＡＳＰ＿ＷＴ)、及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ２３＜２：８＞)に応じて遅延された第２の内部用アドレス(ＬＬＡＤＤ＿Ｑ２３＜２：８＞)を生成する。
【００６０】
レイテンシシフタ４００は、書き込み命令が活性化されると、レイテンシ信号(ＬＡＴ＜１：４＞)に応じて書き込み命令信号(ＣＡＳＰ＿ＷＴ)、第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)を所定時間遅延させる。ここで、レイテンシ信号(ＬＡＲ＜１：４＞)は、書き込み時に必要なレイテンシ信号である。
【００６１】
図８は、図７に示す第１のレイテンシ制御部４２０の回路図である。
図８によれば、第１のレイテンシ制御部４２０は、アドレス遅延部４２２及び命令語遅延部４２６を含む。
【００６２】
アドレス遅延部４２２は、複数の転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)及びレイテンシ活性化部４２３を含む。
【００６３】
それぞれの転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)は、転送ゲート(ＴＲ)及びラッチユニット(Ｌ)を含む。
【００６４】
第１の転送部(Ｔ１)は、クロック(ＣＬＫ)の立ち下りエッジに同期して、第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２＞)を受信して転送する。転送ゲート(ＴＲ)は、クロック(ＣＬＫ)のローレベルに応じてターンオンされる。ラッチユニット(Ｌ)は、転送ゲート(ＴＲ)から転送された信号をラッチする。
【００６５】
第２の転送部(Ｔ２)は、クロック(ＣＬＫ)の立ち上りエッジに同期して、第１の転送部(Ｔ１)からの信号を受信して転送する。転送ゲート(ＴＲ)は、クロック(CＬＫ)のハイレバルに応じてターンオンされる。ラッチユニット(Ｌ)は、転送ゲート(ＴＲ)から転送された信号をラッチする。
【００６６】
同様に、第３の転送部(Ｔ３)は、クロック(ＣＬＫ)の立下りエッジに同期して、第２の転送部(Ｔ２)からの信号を受信して転送する。転送ゲート(ＴＲ)は、クロック(ＣＬＫ)のローレベルに応じてターンオンされる。ラッチユニット(Ｌ)は、転送ゲート(ＴＲ)から転送された信号をラッチする。
【００６７】
このように、それぞれの転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)は、クロック(ＣＬＫ)に応じて交互にターンオン／ターンオフされる。よって、第１及び第３の転送部(Ｔ１、Ｔ３)又は第２及び第４の転送部(Ｔ２、Ｔ４)がターンオンされて信号が転送される時間は、ターンオンされる転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)とターンオフされる転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)との対毎に一つのクロック周期だけの遅延時間を有する。
【００６８】
一方、レイテンシ活性化部４２３は、半導体集積回路の書き込みレイテンシによって活性化されたレイテンシ信号(ＬＡＴ＜１：４＞)に応じて、転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)の出力信号を遅延された第１の内部用アドレス(ＬＬＡＤＤ＿Ｑ０１＜２＞)に転送する。レイテンシ活性化部４２３は、それぞれのレイテンシ信号(ＬＡＴ＜１：４＞)をそれぞれ受信するパスゲート(ＰＡＳＳ)及びインバータ(ＩＮＶ１、ＩＮＶ２…)を含む。
【００６９】
レイテンシ活性化部４２３の動作について説明すれば、書き込みレイテンシが１であれば、第１のレイテンシ信号(ＬＡＴ＜１＞)がハイレバルに活性化される。よって、活性化された第１のレイテンシ信号(ＬＡＴ＜１＞)を受信するパスゲート(ＰＡＳＳ)がターンオンされ、第２の転送部(Ｔ２)の出力信号が遅延された第１の内部用アドレス(ＬＬＡＤＤ＿Ｑ０１＜２＞)に提供され得る。第１及び第２の転送部(Ｔ１、Ｔ２)又は第３及び第４の転送部(Ｔ３、Ｔ４)を経由する時間は、一のクロック周期だけの遅延時間を有するので、書き込みレイテンシが１であれば、一つのクロック周期だけ遅延されたアドレス信号が提供され得る。
【００７０】
仮りに、書き込みレイテンシが２であれば、第２のレイテンシ信号(ＬＡＴ＜２＞)がハイレバルに活性化される。よって、活性化された第２のレイテンシ信号(ＬＡＴ＜２＞)を受信するパスゲート(ＰＡＳＳ)がターンオンされ、第４の転送部(Ｔ４)の出力信号が遅延された第１の内部用アドレス(ＬＬＡＤＤ＿Ｑ０１＜２＞）に提供され得る。この場合には、書き込みレイテンシが２であるから、２つのクロック周期だけ遅延させ、遅延された第１の内部用アドレス(ＬＬＡＤＤ＿Ｑ０１＜２＞)に提供する。
【００７１】
一方、命令語遅延部４２６は、アドレス遅延部４２２と回路の構成及び動作原理が同一であるため、アドレス遅延部４２２との差異点だけを説明する。
【００７２】
命令語遅延部４２６は、書き込み命令信号(ＣＡＳＰ＿ＷＴ)を書き込みレイテンシだけ所定時間遅延させ、遅延された書き込み命令信号(ＣＡＳＰＤ＿ＷＴ)を提供する。
【００７３】
よって、書き込みレイテンシにより活性化されたレイテンシ信号(ＬＡＴ＜１：４＞)に応じて、書き込み命令信号(ＣＡＳＰ＿ＷＴ)をレイテンシだけ所定クロック周期で遅延させる。
【００７４】
命令語遅延部４２６は、複数の転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)及びレイテンシ活性化部４２５を含む。
【００７５】
命令語遅延部４２６における複数の転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)は、書き込み命令信号(ＣＡＳＰ＿ＷＴ)をクロック(ＣＬＫ)により転送させる役割を果すため、これについての重複する説明は省略する。
【００７６】
前述したように、レイテンシ活性化部４２５は、半導体集積回路の書き込みレイテンシにより活性化されたレイテンシ信号(ＬＡＴ＜１：４＞)に応じて、転送部(Ｔ１、Ｔ２、Ｔ３、Ｔ４…)の出力信号を遅延された書き込み命令信号(ＣＡＳＰＤ＿ＷＴ)として提供する。レイテンシ活性化部４２３は、それぞれのレイテンシ信号(ＬＡＴ＜１：４＞)をそれぞれ受信するパスゲート(ＰＡＳＳ)及びインバータ(ＩＮＶ１、ＩＮＶ２…)を含む。
【００７７】
このように、本発明の一実施例によれば、外部のアドレスから順次増加するアドレスを出力できる。すなわち、外部のアドレス(ＡＤＤ＜１：８＞)を第１及び第２の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞、ＬＡＤＤ＿Ｑ２３＜２：８＞)に分離して、第２の内部用アドレス(ＬＡＤＤ＜＿Ｑ２３＜２：８＞)を初期アドレスとしてセットする。これにより、第２の内部用アドレス(ＬＡＤＤ＜＿Ｑ２３＜２：８＞)からキャリー(ＣＡＲＲＹ＜２：８＞)を生成し、キャリー(ＣＡＲＲＹ＜２：８＞)により以後のアドレス(例えば、第１の内部用アドレス(ＬＡＤＤ＿Ｑ０１＜２：８＞))の反転の可否を決定することで、順次増加するアドレスが得られる。
【００７８】
また、本発明の一実施例では、外部アドレス(ＡＤＤ＜０＞)がローレベルに固定されたことを例示した。
【００７９】
次の図面を参照して、他の実施例では、外部アドレス(ＡＤＤ＜０＞)が外部で可変されて入力される場合について説明する。このときの外部アドレス(ＡＤＤ＜０＞)が意味のあるアドレスビットに受信されることで、外部アドレス(ＡＤＤ＜０＞)のレベルにより場合の数が追加される。すなわち、外部アドレス(ＡＤＤ＜０＞)がローレベル又はハイレバルの２種類の場合が追加されるので、これに従うキャリー信号、内部用アドレス、クォータ用アドレスが追加され得る。このように、一実施例との差異点は、外部アドレス(ＡＤＤ＜０＞)が固定されたレベルではなく、可変されるレベルであるとき、これと関連した回路部の信号が追加されるものである。
【００８０】
図９は、本発明の他の実施例による半導体集積回路１のブロック図である。
図９を参照して、図１と重複する説明は省略し、図１との差異点だけを詳細に説明する。
【００８１】
まず、第１のアドレスラッチ部１００は、外部からコラム命令語、すなわちコラムアドレスの入力と同時に行われる命令語である読み取り命令又は書き込み命令の印加時、外部アドレス(ＡＤＤ＜０：８＞)及びフィードバック提供された第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)を受信して、第１〜第４の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２：８＞、ＬＡＤＤ＿Ｑ１＜２：８＞、ＬＡＤＤ＿Ｑ２＜２：８＞、ＬＡＤＤ＿Ｑ３＜２：８＞)及びキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：７＞)を生成する。より詳しくは、第１のアドレスラッチ部１００は、読み取り命令信号(ＣＡＳＰ＿ＲＤ)又は書き込み命令信号(ＣＡＳＰ＿ＷＴ)に応じて、外部アドレス(ＡＤＤ＜０：８＞)を第１〜第４の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２：８＞、ＬＡＤＤ＿Ｑ１＜２：８＞、ＬＡＤＤ＿Ｑ２＜２：８＞、ＬＡＤＤ＿Ｑ３＜２：８＞)に分離する。この場合、第４の内部用アドレス(ＬＡＤＤ＿Ｑ３＜２：８＞)は、外部アドレス(ＡＤＤ＜０：８＞)のレベルそのまま提供されるが、第１〜第３の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２：８＞、ＬＡＤＤ＿Ｑ１＜２：８＞、ＬＡＤＤ＿Ｑ２＜２：８＞)は、フィードバック提供された第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)のレベルによって外部アドレス(ＡＤＤ＜０：８＞)と反転されたレベルに提供され得る。一方、アドレスの最下位ビットである第１の外部アドレス(ＡＤＤ＜０＞)は、一実施例とは異なり、外部から可変的に受信されることができ、最下位ビットのアドレスビットはキャリー生成に用いられる。
【００８２】
キャリー生成部２００は、順次増加モード信号(ＮＯＷＲＡＰ)及びキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１：７＞)を受信し、キャリー(ＣＡＲＲＹ＜２：８＞)を生成して第１のアドレスラッチ部１００にフィードバック提供する。キャリー生成部２００は、順次増加モード信号(ＮＯＷＲＡＰ)が活性化すれば、第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)を生成する。
【００８３】
より詳しくは、一実施例では、外部アドレスビットの二番目の下位ビットであるＡＤＤ＜１＞だけキャリー信号を生成させる初期イネーブル信号として利用されたが、他の実施例では、最下位ビット及び二番目の下位ビット、すなわち２ビットのアドレス信号であるＡＤＤ＜０：１＞がキャリー信号を生成させるイネーブル信号として利用される。これは、アドレスビットの最下位ビットが固定レベルでない汎用的に利用される実施例を説明するためであり、これについては次の図面を参照して後述する。
【００８４】
キャリー信号の増加により、第２のアドレスラッチ部３００及びレイテンシシフタ４００は、一実施例より増加した数の第１〜第４の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２：８＞、ＬＡＤＤ＿Ｑ１＜２：８＞、ＬＡＤＤ＿Ｑ２＜２：８＞、ＬＡＤＤ＿Ｑ３＜２：８＞)を受信する。また、第２のアドレスラッチ部３００及びレイテンシシフタ４００は、受信された信号をラッチして遅延させるものであるから、一実施例より増加した数の出力信号を提供できる。
【００８５】
したがって、メモリブロック５００は、それぞれのクォータ(Ｑ０〜Ｑ３)別に区分された第１〜第４のクォータ用アドレス(ＹＡＤＤ＿Ｑ０＜２：８＞、ＹＡＤＤ＿Ｑ１＜２：８＞、ＹＡＤＤ＿Ｑ２＜２：８＞、ＹＡＤＤ＿Ｑ３＜２：８＞)を受信する。
【００８６】
当業者にとって、信号の増加は、拡張実施可能であり、理解可能な部分である。よって、これについての説明は省略し、２ビットの外部アドレスを利用してキャリーを生成することについて詳細に説明する。
【００８７】
図１０は、図９に示す第１のアドレスラッチ部１００のブロック図である。
図１０によれば、第１のアドレスラッチ部１００は、外部アドレス(ＡＤＤ＜０：８＞)を受信する複数のラッチユニットを含む。第１のアドレスラッチ部１００は、第１のラッチユニット１０５及び内部アドレス信号生成部１１０を含む。
【００８８】
一実施例との差異点は、前述したように、第１の外部アドレス(ＡＤＤ＜０＞)の追加により、第１のアドレスラッチ部１００は第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)を受信して、第１〜第４の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２：８＞、ＬＡＤＤ＿Ｑ１＜２：８＞、ＬＡＤＤ＿Ｑ２＜２：８＞、ＬＡＤＤ＿Ｑ３＜２：８＞)を提供することである。これについての説明は、次の図面を参照して説明する。
【００８９】
換言すれば、他の実施例では、メモリブロックのクォータ(Ｑ０〜Ｑ３)にそれぞれ対応するクォータ用アドレスを提供するように、４つの内部用アドレスを生成し得る。これにより、実際、クォータのアドレッシングに参加することなく、キャリー生成用だけとしてアドレスの最下位ビットをさらに用いることで、追加のキャリー信号グループを生成できる。
【００９０】
図１１は、図１０に示す第２のラッチユニット１１１の回路図である。
図１１によれば、第２のラッチユニット１１１が一実施例と異なる点は、それぞれの第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)を受信する転送部１１６が複数具備されることである。
【００９１】
それぞれの転送部１１６は、それぞれの第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)の信号レベルにより、第４の内部用アドレス(ＬＡＤＤ＿Ｑ３＜２＞)と同一のレベル又は反転されたレベルの第１〜第３の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２＞、ＬＡＤＤ＿Ｑ１＜２＞、ＬＡＤＤ＿Ｑ２＜２＞)を提供する。それぞれの転送部１１６は、二つの転送ゲート(ＴＲ１−ＴＲ２、ＴＲ３−ＴＲ４、ＴＲ５−ＴＲ６)及び二つのインバータ(ＩＮＶ４−ＩＮＶ５、ＩＮＶ６−ＩＮＶ７、ＩＮＶ８−ＩＮＶ９)を含む。
【００９２】
例えば、第１の転送ゲート(ＴＲ１)は、非活性化されたローレベルの第３キャリー(ＣＡＲＲＹ２＜２＞)に応じてターンオンされることで、第４の内部用アドレス(ＬＡＤＤ＿Ｑ３＜２＞)と同一のレベルの第３の内部用アドレス(ＬＡＤＤ＿Ｑ２＜２＞)を提供する。
【００９３】
第２の転送ゲート(ＴＲ２)は、活性化されたハイレバルの第３のキャリー(ＣＡＲＲＹ２＜２＞)に応じてターンオンされることで、第４の内部用アドレス(ＬＡＤＤ＿Ｑ３＜２＞)と反転されたレベルの第３の内部用アドレス(ＬＡＤＤ＿Ｑ２＜２＞)を提供する。
【００９４】
すなわち、第２のラッチユニット１１１は、第２の外部アドレス(ＡＤＤ＜２＞)を受信して、第１〜第４の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２＞、ＬＡＤＤ＿Ｑ１＜２＞、ＬＡＤＤ＿Ｑ２＜２＞、ＬＡＤＤ＿Ｑ３＜２＞)に分離して提供する。より詳しくは、第２のラッチユニット１１１は、第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)の信号レベルにより、第１〜第３の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２＞、ＬＡＤＤ＿Ｑ１＜２＞、ＬＡＤＤ＿Ｑ２＜２＞)の反転の可否が決定される。
【００９５】
換言すれば、他の実施例では、受信された外部アドレスレベルそのまま提供される第４の内部用アドレス(ＬＡＲＤＤ＿Ｑ３＜２＞)の以外に、外部アドレスのレベルの反転の可否がキャリーにより決定される第１〜第３の内部用アドレス(ＬＡＤＤ＿Ｑ０＜２＞、ＬＡＤＤ＿Ｑ１＜２＞、ＬＡＤＤ＿Ｑ２＜２＞)が提供される。よって、メモリブロック(図１の５００参照)のそれぞれのクォータ(図１のＱ０〜Ｑ３参照)に提供されるアドレスが分離されて提供され得る。
【００９６】
このように、本発明の他の実施例でも、一実施例と同様に、受信される外部アドレスに対してメモリブロック(図９の５００参照）のそれぞれのクォータに提供される内部用アドレスを分離して提供する。但し、アドレスを順次増加させる場合、順次増加に必要なキャリー信号が一実施例より増加する点は異なる。換言すれば、一つの受信されたアドレスをそれぞれのクォータ用アドレスに分離するとき、一実施例では一つのキャリー信号として内部用アドレスを提供したが、他の実施例では増加された３つのキャリー信号を使用して、それぞれの内部用アドレスを提供する。しかしながら、本発明の実施例の思想は同一であり、但し多様な実施例を例示するものである。
【００９７】
図１２は、図９に示すキャリー生成部２００の回路図である。
図１２によれば、キャリー生成部２００で生成された複数の第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)は、以前に受信されたアドレスから順次増加させることができる桁上げ用信号として用いられる。すなわち、複数の第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)は、以前のアドレスから反転の可否を決定する信号になる。
【００９８】
第１の生成ユニット２１０は、第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２：８＞、ＣＡＲＲＹ１＜２：８＞、ＣＡＲＲＹ２＜２：８＞)の生成を活性化させる回路部である。第１のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)及び順次増加モード信号(ＮＯＷＲＡＰ)に応じて、第１〜第３のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ０＜２＞、ＣＡＲＲＹ１＜２＞、ＣＡＲＲＹ２＜２＞)を生成する。一実施例との差異点は、アドレスの最下位ビットがキャリー生成に参加して２ビットのアドレス信号がキャリー生成用アドレスになる点、それぞれのクォータブロックにそれぞれアドレスを分離して提供するように、これらのキャリー生成用アドレスを用いて第１〜第３のキャリーグループ信号(ＣＡＲＲＹ０＜２＞、ＣＡＲＲＹ１＜２＞、ＣＡＲＲＹ２＜２＞)を生成する点である。
【００９９】
第１の生成ユニット２１０は、ノアゲート(ＮＯＲ)、第１及び第２のナンドゲート(ＮＤ１、ＮＤ２)及び第１〜第４のインバータ(ＩＶ１〜ＩＶ４)を含む。
【０１００】
よって、ノアゲート(ＮＯＲ)は、第１及び第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜０：１＞)及び順次増加モード信号(ＮＯＷＲＡＰ)を受信する。ノアゲーテリング動作により出力された信号は、第１のインバータ(ＩＶ１)により反転されて、第１のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ０＜２＞)を提供する。
【０１０１】
第１のナンドゲート(ＮＤ１)は、順次増加モード信号(ＮＯＷＲＡＰ)及び第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜１＞)を受信して、ナンドゲーテリングする。以後、出力信号は、第３のインバータ(ＩＶ３)により反転され、第２のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ１＜２＞)を提供する。
【０１０２】
第２のナンドゲート(ＮＤ２)は、順次増加モード信号(ＮＯＷＲＡＰ)、並びに第１及び第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜０：１＞)を受信して、ナンドゲーテリングする。以後、出力信号は、第４のインバータ(ＩＶ４)により反転され、第３のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ２＜２＞)を提供する。
【０１０３】
このように、順次増加モード信号(ＮＯＷＲＡＰ)が活性化すれば、本発明の他の実施例では、２ビットの外部アドレスである第１及び第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜０：１＞)を利用して、それぞれの第１〜第３のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ０＜２＞、ＣＡＲＲＹ１＜２＞、ＣＡＲＲＹ２＜２＞)を生成できる。
【０１０４】
第２の生成ユニット２２０は、第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)及び第１〜第３のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ０＜２＞、ＣＡＲＲＹ１＜２＞、ＣＡＲＲＹ２＜２＞)に応じて、第１〜第３のキャリーグループ信号の二番目の信号(ＣＡＲＲＹ０＜３＞、ＣＡＲＲＹ１＜３＞、ＣＡＲＲＹ２＜３＞)を生成できる。第２の生成ユニット２２０は、遅延器(Ｄ１)、第３〜第５のナンドゲート(ＮＤ３〜ＮＤ５)及び第５〜第７のインバータ(ＩＶ５〜ＩＶ７)を含む。それぞれのナンドゲート(ＮＤ３〜ＮＤ５)は、それぞれの第１〜第３のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ０＜２＞、ＣＡＲＲＹ１＜２＞、ＣＡＲＲＹ２＜２＞)及び遅延器(Ｄ１)の遅延時間だけ遅延された第２のキャリー生成用アドレス(ＬＡＴＣＨ＿ＡＤＤ＜２＞)をナンドゲーテリングする。このとき、遅延器(Ｄ１)の遅延量は、第１の生成ユニット２１０で第１〜第３のキャリーグループ信号の一番目の信号(ＣＡＲＲＹ０＜２＞、ＣＡＲＲＹ１＜２＞、ＣＡＲＲＹ２＜２＞)が生成される所定時間を満足するように遅延時間が決定される。
【０１０５】
一実施例と同様に、第３〜第８のキャリー生成ユニットが具備されるが、図面では省略した。このようなそれぞれのキャリー生成ユニットは、前段で生成されるキャリー(ＣＡＲＲＹ＜２：８＞)を安定的に受信できるように、遅延時間が必要である。よって、各同一のキャリー生成用アドレスを受信するキャリー生成ユニット内では、遅延器の遅延時間が同一である。しかしながら、それぞれのキャリー生成ユニット間には、それぞれ遅延時間が異なる遅延器を含むことができる。
【符号の説明】
【０１０６】
１…半導体集積回路
１０…アドレス制御回路
１００…第１のアドレスラッチ部
１０２、１１２…アドレス受信部
１０４、１１４…ラッチ部
１０５…第１のラッチユニット
１１０…内部アドレス信号生成部
１１６…転送部
２００…キャリー生成部
３００…第２のアドレスラッチ部
３２０…第１のラッチ部
３４０…第２のラッチ部
４００…レイテンシシフタ
４２０…第１のレイテンシ制御部
４２２…アドレス遅延部
４２３、４２５…レイテンシ活性化部
４２６…命令語遅延部
４４０…第２のレイテンシ制御部
５００…メモリブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009217926.tif 000011
【図１０】
2009217926.tif 000012
【図１１】
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【図１２】
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