(57)【要約】【課題】チャネル領域に十分な応力を与え、形状異常のないエピタキシャル成長による埋め込みＳ／Ｄ（ソース・ドレイン）領域を実現する。【解決手段】半導体装置の製造方法は、シリコン基板１０１に素子分離領域１０４により素子形成領域を設ける工程（ａ）と、素子形成領域内に、ゲート電極１０３Ｐ及びゲート電極の側面を覆うサイドウォール１０７Ｐを形成する工程（ｂ）と、ゲート電極と素子分離領域との間のシリコン基板の上部一部を等方性エッチングにより除去して開口部１１２Ｂを形成する工程（ｃ）と、開口部１１２Ｂの下側のシリコン基板の一部を異方性エッチングにより除去して開口部１１２Ｂに接続する溝部１１２Ｃを形成する工程（ｄ）と、溝部１１２Ｃ及び開口部１１２Ｂにエピタキシャル層１１３を形成する工程（ｅ）とを備える。エピタキシャル層１１３は、チャネル領域に応力を与える材料からなる。【選択図】図３
2009200225.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の上部に、絶縁膜を埋め込むことにより素子分離領域を形成して素子形成領域を区画する工程（ａ）と、
前記素子形成領域内の前記シリコン基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面を覆うサイドウォールとを形成する工程（ｂ）と、
前記素子分離領域、前記ゲート電極及び前記サイドウォールをマスクとして、前記ゲート電極と前記素子分離領域との間の前記シリコン基板の上部一部を等方性エッチングにより除去し、開口部を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記素子分離領域、前記ゲート電極及び前記サイドウォールをマスクとして、前記開口部の下側の前記シリコン基板の一部を異方性エッチングにより除去し、前記開口部に接続する溝部を形成する工程（ｄ）と、
前記溝部及び前記開口部に半導体層を埋め込むことにより、埋め込みソース・ドレイン領域を形成する工程（ｅ）とを備え、
前記半導体層は、前記トランジスタのチャネル領域に応力を与える材料からなることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記工程（ｄ）において、前記溝部の側面と前記素子分離領域の側面との間に、前記シリコン基板の材料からなるシリコン壁を残存させることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、
前記工程（ｂ）において、前記ゲート電極と前記素子分離領域との間の前記シリコン基板にソース・ドレイン領域を形成してトランジスタを構成し、
前記工程（ｃ）において、前記シリコン基板の上部一部として前記ソース・ドレイン領域の上部一部を除去し、
前記工程（ｄ）において、前記シリコン基板の一部として前記ソース・ドレイン領域の一部を除去することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２において、
前記工程（ｅ）では、前記溝部及び前記開口部に前記半導体層を埋め込んだ後に、前記半導体層に対して不純物の導入を行なって、前記埋め込みソース・ドレイン領域を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記工程（ｂ）の後で且つ前記工程（ｃ）の前に、前記素子分離領域上から前記ゲート電極に向かって延伸し、前記シリコン基板上の前記素子分離領域に隣接する一部を覆うマスク絶縁膜を形成する工程（ｆ）を更に備え、
前記工程（ｃ）において、前記等方性エッチングを行なう際に前記マスク絶縁膜もマスクとして用いると共に、
前記工程（ｄ）において、前記異方性エッチングを行なう際に前記マスク絶縁膜もマスクとして用いることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記溝部は、上方に向かって幅が広がるテーパー形状に形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
前記テーパー形状は、前記溝部の前記素子分離領域側の側面が、前記シリコン基板に垂直な法線に対し、０°よりも大きく且つ７０°以下の角度を取る形状であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか一つにおいて、
前記工程（ｅ）において、前記半導体層として前記チャネル領域に圧縮応力を印加する材料をエピタキシャル成長し、
前記ＭＯＳトランジスタをＰチャネル型とすることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８において、
前記圧縮応力を印加する材料は、ＳｉＧｅであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１〜７のいずれか一つにおいて、
前記工程（ｅ）において、前記半導体層として前記チャネル領域に引っ張り応力を印加する材料をエピタキシャル成長し、
前記ＭＯＳトランジスタをＮチャネル型とすることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０において、
前記引っ張り応力を印加する材料は、ＳｉＣであることを特徴とする半導体装置の製造方法。
【請求項１２】
シリコン基板上に素子形成領域を区画する素子分離領域と、
前記素子形成領域内の前記シリコン基板上に形成され、ゲート絶縁膜を介して設けられたゲート電極、前記ゲート電極の側面を覆うサイドウォール、及び、前記ゲート電極と前記素子分離領域との間に設けられた埋め込みソース・ドレイン領域を有するトランジスタとを備え、
前記埋め込みソース・ドレイン領域は、前記シリコン基板内において前記トランジスタのチャネル領域に応力を与える材料からなり、
前記素子分離領域の側面と前記埋め込みソース・ドレイン領域との間に、シリコン壁が介在していることを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記埋め込みソース・ドレイン領域は、前記ゲート電極と前記素子分離領域との間の前記シリコン基板に設けられた開口部と、前記開口部の下に接続して設けられた溝部とを埋め込むように形成されており、
前記シリコン壁は、前記溝部を埋め込む部分の前記埋め込みソース・ドレイン領域と、前記素子分離領域との間に介在していることを特徴とする半導体装置。
【請求項１４】
請求項１３において、
前記溝部は、上方に向かって幅が広がるテーパー形状を有していることを特徴とする半導体装置。
【請求項１５】
請求項１２〜１４のいずれか一つにおいて、
前記トランジスタはＰチャネル型であることを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記埋め込みソース・ドレイン領域を構成する材料は、エピタキシャル成長されたＳｉＧｅであることを特徴とする半導体装置。
【請求項１７】
請求項１２〜１４のいずれか一つにおいて、
前記トランジスタはＮチャネル型であることを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記埋め込みソース・ドレイン領域を構成する材料は、エピタキシャル成長されたＳｉＣであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般の半導体装置に関するものであり、特に、歪み技術を用いることによって動作速度を向上させた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高性能化の要望を受け、また１チップあたりのトランジスタの集積数を増大させるために微細化が進展し、現在では４５ｎｍノードの超微細トランジスタを備える半導体装置が量産されている。
【０００３】
しかし、従来のムーアの法則に従ったスケーリングの縮小だけではトランジスタの能力が確保できず、キャリアの移動度の低下、駆動力の低下によりデバイスが所望の特性を得られないといった問題が顕在化している。
【０００４】
一般に、Ｓｉ基板を利用したＣＭＯＳトランジスタにおけるキャリアの移動度は、Ｎチャネルトランジスタの電子に比べてＰチャネルトランジスタのホール（正孔）の方が小さい。このため、特にＰチャネルトランジスタの動作速度を向上させることが求められる。
【０００５】
一方、キャリアの移動度を向上させる技術として、チャネル領域に歪を加える技術が報告されている。その一例を図９（ａ）に示す。
【０００６】
図９（ａ）の半導体装置において、Ｓｉからなる基板１１上にゲート絶縁膜１２を介してゲート電極１３が設けられている。ゲート電極１３下方のチャネル領域に隣接するソース・ドレイン拡散領域（ソース拡散領域とドレイン拡散領域を合わせてこのように呼ぶ）１４として、エッチングにより形成した溝の内部にＳｉよりも格子定数が大きいＳｉＧｅがエピタキシャル成長により形成されている。これにより、チャネル領域に圧縮応力が印加される。このようにチャネル方向への圧縮応力が印加されることによって、チャネル領域を構成するＳｉ結晶の対称性が変化し、重いホールの価電子帯と軽いホールの価電子帯との縮退が解ける。この結果、チャネル領域におけるホールの移動度が増大することが知られている。
【０００７】
また、図９（ｂ）には、ゲート電極１３端からＳｉＧｅが埋め込まれてなるソース・ドレイン拡散領域１４までの距離Ｄ（図９（ｃ）を参照）と、圧縮応力との関係をシミュレーションした結果を示す。図９（ｂ）に示す通り、ゲート電極１３端からの距離が短くなる、つまり、ＳｉＧｅ部分とチャネル領域との距離が近くなるにつれて強い応力がチャネル領域に加わることが分かる。
【０００８】
次に、従来のＳｉＧｅ埋め込み形成プロセスの一例について、図１０（ａ）〜（ｃ）及び図１１（ａ）、（ｂ）を参照して説明する。
【０００９】
まず、図１０（ａ）に示すように、半導体基板２１上にＳＴＩ（Shallow Trench Isolation）型の素子分離構造２４Ｎ及び２４Ｐを形成し、ＮチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ領域２１Ｎ（以下、ＮＭＯＳ領域２１Ｎと略す）及びＰチャネルＭＯＳトランジスタ領域２１Ｐ（以下、ＰＭＯＳ領域２１Ｐと略す）を設定する。
【００１０】
続いて、ＮＭＯＳ領域２１Ｎ及びＰＭＯＳ領域２１Ｐに、それぞれゲート絶縁膜２２を介してゲート電極２３Ｎ及び２３Ｐを形成する。更に、ゲート絶縁膜２２及びゲート電極２３Ｎをマスクとして、ＮＭＯＳ領域２１Ｎに、加速電圧１ｋｅＶ、ドーズ量２×１０15ｃｍ-2の条件にてＡｓ+ をイオン注入し、Ｎ型エクステンション領域２５Ｎを形成する。同様に、ゲート絶縁膜２２及びゲート電極２３Ｐをマスクとして、ＰＭＯＳ領域２１Ｐに、加速電圧０．３ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件にてＢ+ をイオン注入し、Ｐ型エクステンション領域２５Ｐを形成する。
【００１１】
次に、図１０（ｂ）に示す工程を行なう。まず、半導体基板２１上に、ゲート電極２３Ｎ及び２３Ｐを被覆するようにシリコン酸化膜２６を厚さ１０ｎｍに堆積する。続いて、シリコン酸化膜２６上にシリコン窒化膜を厚さ３０ｎｍに堆積する。更に、全面エッチバックにより、半導体基板２１が露出するまでエッチングを行ない、ＮＭＯＳ領域２１Ｎにおいてゲート電極２３Ｎの両側壁にシリコン酸化膜２６を介してサイドウォール２７Ｎを形成すると共に、ＰＭＯＳ領域２１Ｐにおいてもゲート電極２３Ｐの両側壁にシリコン酸化膜２６を介してサイドウォール２７Ｐを形成する。
【００１２】
続いて、ＰＭＯＳ領域２１Ｐをレジスト（図示省略）によって覆い、ゲート電極２３Ｎ及びサイドウォール２７Ｎをマスクとして、加速電圧１０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件にてＡｓ+ をイオン注入し、ＮＭＯＳ領域２１Ｎにおいて、ソース・ドレイン拡散領域２８ＳＮ及び２８ＤＮを形成する。
【００１３】
続いて、ＮＭＯＳ領域２１Ｎをレジスト（図示省略）によって覆い、ゲート電極２３Ｐ及びサイドウォール２７Ｐをマスクとして、加速電圧３ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件にてＢＦ2+ をイオン注入し、ＰＭＯＳ領域２１Ｐにおいて、ソース・ドレイン拡散領域２８ＳＰ及び２８ＤＰを形成する。
【００１４】
次に、図１０（ｃ）に示す工程を行なう。まず、ＮＭＯＳ領域２１Ｎ及びＰＭＯＳ領域２１Ｐをいずれも覆うようにシリコン酸化膜３０を形成した後、ＮＭＯＳ領域２１Ｎをレジスト３１によって覆う。その後、エッチングによりＰＭＯＳ領域２１Ｐの部分のシリコン酸化膜３０を除去する。これにより図１０（ｃ）の構造が得られる。
【００１５】
次に、図１１（ａ）に示す工程を行なう。まず、ＮＭＯＳ領域２１Ｎをレジスト３１によって覆った状態にて、ゲート電極２３Ｐ及びサイドウォール２７Ｐをマスクとしてドライエッチング又は有機アルカリエッチャントを用いたエッチングを行なう。これにより、ＰＭＯＳ領域２１Ｐにおけるソース・ドレイン拡散領域２８ＳＰ及び２８ＤＰを除去して溝形状の開口部４２Ａを形成する。この際、ＰＭＯＳ領域２１Ｐにおけるゲート電極２３Ｐの上部の一部についても除去され、凹部４５が形成される。
【００１６】
次に、アッシング処理によりＮＭＯＳ領域２１Ｎにおけるレジスト３１を除去し、フッ酸処理等を行なって開口部４２Ａの底面、側面等に生じていた残渣物を除去する。
【００１７】
次に、図１１（ｂ）に示すように、減圧ＣＶＤ法を用い、シラン（ＳｉＨ4 ）ガス及びゲルマン（ＧｅＨ4 ）ガスをジボラン等のＰ型ドーパントガスと共に６００℃以下にて供給する。これにより、溝形状の開口部４２Ａを充填するようにＰ型ＳｉＧｅ混晶層４３をエピタキシャル成長させる。これにより、Ｐ型ＳｉＧｅ混晶からなるソース・ドレイン拡散領域２９ＳＰ及び２９ＤＰを形成する。尚、ゲート電極２３Ｐ上の凹部４５に対しても、Ｐ型ＳｉＧｅ混晶４６が形成される。
【特許文献１】特開２００６−１９６４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、従来の埋め込みＳｉＧｅ形成プロセスの場合、次のような問題がある。つまり、溝形状の開口部４２Ａを形成するエッチング工程において、チャネル方向の応力を大きくするために開口部４２Ａとゲート電極２３Ｐ端との距離を短くする（つまり、エッチング量を多くする）と、ＳＴＩ側素子分離構造２４Ｐの側面が半導体基板２１の表面から深い部分にまで亘って露出する。これを、図１２（ａ）に示す。図１２（ａ）は、図１１（ｂ）に示す工程におけるＰＭＯＳ領域２１Ｐを拡大して示す図に相当する。
【００１９】
この後、酸化膜からなる素子分離構造２４Ｐの側面が露出した状態において、図１１（ｂ）の工程と同様にＳｉＧｅをエピタキシャル成長させた場合、素子分離構造２４Ｐの露出した端部４４においてＳｉＧｅの成長が抑制される。この結果、図１２（ｂ）に示すように、開口部４２Ａ全体を埋め込むようにＳｉＧｅを成長させることができない。このため、図１１（ｂ）に示すようなＰ型ＳｉＧｅ混晶からなるソース・ドレイン拡散領域２９ＳＰ及び２９ＤＰを上手く形成することができず、半導体デバイスの動作及び歩留りに悪影響を与える。
【００２０】
４５ｎｍ以細のデザインルールによるデバイス開発において、駆動力を増加させる歪み技術は不可欠であり、形状異常の無いＳｉＧｅの成長技術を得ることが必須の課題となっている。
【００２１】
以上の課題に鑑み、本発明の目的は、チャネル方向に延伸して十分な応力を与えることが可能である埋め込み型ソース・ドレイン拡散層が、エピタキシャル成長によって形状異常無く且つ歩留り良く形成された半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
前記の目的を達成するため、本発明の半導体装置の製造方法は、シリコン基板の上部に、絶縁膜を埋め込むことにより素子分離領域を形成して素子形成領域を区画する工程（ａ）と、素子形成領域内のシリコン基板上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面を覆うサイドウォールとを形成する工程（ｂ）と、素子分離領域、ゲート電極及びサイドウォールをマスクとして、ゲート電極と素子分離領域との間のシリコン基板の上部一部を等方性エッチングにより除去し、開口部を形成する工程（ｃ）と、工程（ｃ）の後に、素子分離領域、ゲート電極及びサイドウォールをマスクとして、開口部の下側のシリコン基板の一部を異方性エッチングにより除去し、開口部に接続する溝部を形成する工程（ｄ）と、溝部及び開口部に半導体層を埋め込むことにより、埋め込みソース・ドレイン領域を形成する工程（ｅ）とを備え、半導体層は、ＭＯＳトランジスタのチャネル領域に応力を与える材料からなる。
【００２３】
尚、工程（ｄ）において、溝部の側面と素子分離領域の側面との間に、シリコン基板の材料からなるシリコン壁を残存させることが好ましい。
【００２４】
本発明の半導体装置の製造方法によると、ゲート電極の両側であって且つゲート電極と素子分離領域との間の部分のシリコン基板に、それぞれ埋め込みソース・ドレイン領域（埋め込みソース領域及び埋め込みドレイン領域を合わせてこのように呼ぶ）を備えるトランジスタが形成された半導体装置を製造することができる。該埋め込みソース・ドレイン領域を形成するために、ゲート電極と素子分離領域との間の部分のシリコン基板の上部を等方性エッチングにより除去して開口部を設けた後、開口部の下の部分のシリコン基板を異方性エッチングにより除去して開口部に繋がった溝部を設ける。このようにすると、溝部における素子分離領域側の側壁を覆うように、シリコン基板の一部をシリコン壁として残存させることができる。
【００２５】
溝部及び開口部に半導体層をエピタキシャル成長させることにより埋め込んで埋め込みソース・ドレイン領域を形成する際、素子分離領域が露出していると、半導体層の成長が抑制される。しかし、本発明の方法の場合、シリコン壁が素子分離領域の側面を覆っていることにより成長の抑制を避けることができる。結果として、形状異常無く埋め込みソース・ドレイン領域を形成し、該埋め込みソース・ドレイン領域によってチャネル領域に応力が印加された半導体装置を歩留り良く形成することができる。
【００２６】
また、工程（ｂ）において、ゲート電極と素子分離領域との間のシリコン基板にソース・ドレイン領域を形成してトランジスタを構成し、工程（ｃ）において、シリコン基板の上部一部としてソース・ドレイン領域の上部一部を除去し、工程（ｄ）において、シリコン基板の一部としてソース・ドレイン領域の一部を除去することが好ましい。
【００２７】
また、工程（ｅ）の後に、埋め込みソース・ドレイン領域を含む部分に対して不純物の注入を行なう工程を更に備えることも好ましい。
【００２８】
また、工程（ｅ）では、溝部及び開口部に半導体層を埋め込んだ後に、半導体層に対して不純物の導入を行なって、埋め込みソース・ドレイン領域を形成することが好ましい。
【００２９】
このように、埋め込みソース・ドレイン領域となる半導体層の形成と、不純物の注入とは、どちらを先に行なうことも可能である。
【００３０】
また、工程（ｂ）の後で且つ工程（ｃ）の前に、素子分離領域上からゲート電極に向かって延伸し、シリコン基板上の素子分離領域に隣接する一部を覆うマスク絶縁膜を形成する工程（ｆ）を更に備え、工程（ｃ）において、等方性エッチングを行なう際にマスク絶縁膜もマスクとして用いると共に、工程（ｄ）において、異方性エッチングを行なう際にマスク絶縁膜もマスクとして用いることが好ましい。
【００３１】
このようにすると、マスク絶縁膜がソース・ドレイン領域上の素子分離領域に隣接する一部を覆っていることから、等方性エッチングを行なう際に、素子分離領域の側面が露出するのを抑えながらゲート電極側（チャネル領域側）へのエッチングの入り込み量を長くすることができる。このため、よりチャネル領域に近い位置にまで埋め込みソース・ドレイン領域を形成し、チャネル領域に印加される応力を大きくすることができる。また、マスク絶縁膜を設けることにより、異方性エッチングを行なう際に、より確実に溝部における素子分離領域側の側壁にシリコン基板の一部をシリコン壁として残存させることができる。この結果、チャネル領域により大きな応力を印加することができると共に、より確実に形状異常無く埋め込みソース・ドレイン領域を備えた半導体装置を歩留り良く製造することができる。
【００３２】
また、溝部は、上方に向かって幅が広がるテーパー形状に形成することが好ましい。
【００３３】
このようにすると、溝部を埋め込むように半導体層を形成する際に、溝部の側面から半導体層を斜め上方に成長させることができ、より確実に半導体層を形成することができる。
【００３４】
また、テーパー形状は、溝部の素子分離領域側の側面が、シリコン基板に垂直な法線に対し、０°よりも大きく且つ７０°以下の角度を取る形状であることが好ましい。
【００３５】
このようにすると、溝部をテーパー形状とする効果をより確実に得ることができる。
【００３６】
また、工程（ｅ）において、半導体層としてチャネル領域に圧縮応力を印加する材料をエピタキシャル成長し、ＭＯＳトランジスタをＰチャネル型とすることが好ましい。圧縮応力を印加する材料としては、ＳｉＧｅであることが好ましい。
【００３７】
このようにすると、本発明の半導体装置の製造方法をＰチャネル型のトランジスタ製造に適用することができる。
【００３８】
また、工程（ｅ）において、半導体層としてチャネル領域に引っ張り応力を印加する材料をエピタキシャル成長し、ＭＯＳトランジスタをＮチャネル型とすることが好ましい。引っ張り応力を印加する材料は、ＳｉＣであることが好ましい。
【００３９】
このようにして、本発明の半導体装置の製造方法をＮチャネル型のトランジスタ製造に適用することができる。
【００４０】
また、前記の目的を達成するため、本発明の半導体装置は、シリコン基板上に素子形成領域を区画する素子分離領域と、素子形成領域内のシリコン基板上に形成され、ゲート絶縁膜を介して設けられたゲート電極、ゲート電極の側面を覆うサイドウォール、及び、ゲート電極と素子分離領域との間に設けられた埋め込みソース・ドレイン領域を有するトランジスタとを備え、埋め込みソース・ドレイン領域は、シリコン基板内においてトランジスタのチャネル領域に応力を与える材料からなり、素子分離領域の側面と埋め込みソース・ドレイン領域との間に、シリコン壁が介在している。
【００４１】
本発明の半導体装置によると、ゲート電極と素子分離領域との間に設けられた埋め込みソース・ドレイン領域がトランジスタのチャネル領域に応力を印加し、チャネル領域に歪みを生じさせる。これにより、チャネル領域におけるキャリアの移動度が増大し、半導体装置の高速化を実現することができる。ここで、素子分離領域の側面と埋め込みソース・ドレイン領域との間介在させるシリコン壁は、埋め込みソース・ドレイン領域を確実に形成するために貢献しており、形状異常の無いソース・ドレイン領域が実現している。
【００４２】
尚、埋め込みソース・ドレイン領域は、ゲート電極と素子分離領域との間のシリコン基板に設けられた開口部と、開口部の下に接続して設けられた溝部とを埋め込むように形成されており、シリコン壁は、溝部を埋め込む部分の埋め込みソース・ドレイン領域と、素子分離領域との間に介在していることが好ましい。
【００４３】
このようにすると、埋め込みソース・ドレイン領域がサイドウォールの下方においてチャネル方向に延伸していることにより大きな応力を印加することができると共に、素子分離領域の側面を覆うようにシリコン壁が介在している半導体装置となる。
【００４４】
また、溝部は、上方に向かって幅が広がるテーパー形状を有していることが好ましい。
【００４５】
このようにすると、埋め込みソース・ドレイン領域が更に確実に形成された半導体装置となる。
【００４６】
また、トランジスタはＰチャネル型であっても良い。
【００４７】
この場合、埋め込みソース・ドレイン領域を構成する材料は、エピタキシャル成長されたＳｉＧｅであることが好ましい。
【００４８】
このようにすると、Ｐチャネル型トランジスタのチャネル領域に圧縮応力を印加して歪み生じさせることにより、キャリアとしてのホールの移動度を向上させることができる。
【００４９】
また、トランジスタはＮチャネル型であっても良い。
【００５０】
この場合、埋め込みソース・ドレイン領域を構成する材料は、エピタキシャル成長されたＳｉＣであることが好ましい。
【００５１】
このようにすると、Ｎチャネル型トランジスタのチャネル領域に引っ張り応力を印加して歪みを生じさせることにより、キャリアとしての電子の移動度を向上させることができる。
【発明の効果】
【００５２】
本発明の半導体装置及びその製造方法によると、チャネル領域に十分な応力を印加することが可能であり且つ形状異常の無い埋め込みソース・ドレイン領域をエピタキシャル成長により得ることができる。このため、チャネル領域に印加する応力を大きくして、トランジスタの駆動力を向上することができる。
【発明を実施するための最良の形態】
【００５３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。図１（ａ）及び（ｂ）、図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５は、本実施形態の半導体装置及びその製造方法を説明する模式的な断面図である。
【００５４】
まず、図１（ａ）に示すように、半導体基板１０１上に、酸化膜が深さ３００ｎｍに埋め込まれたＳＴＩ構造の素子分離領域１０４を形成し、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのそれぞれを形成するためのＮＭＯＳ領域１０１Ｎ及びＰＭＯＳ領域１０１Ｐを区画する。素子分離領域１０４は、一般的に下方に向かって幅の細くなるテーパー形状を有している。
【００５５】
次に、ＮＭＯＳ領域１０１Ｎに、ゲート絶縁膜１０２、ポリシリコンからなるゲート電極１０３Ｎ及び酸化膜１１４Ｎが下からこの順に積層したゲート電極構造を形成する。同様に、ＰＭＯＳ領域１０１Ｐにはゲート絶縁膜１０２、ゲート電極１０３Ｐ及び酸化膜１１４Ｐが積層したゲート電極構造を形成する。このためには、ＮＭＯＳ領域１０１Ｎ及びＰＭＯＳ領域１０１Ｐに亘って厚さ２ｎｍのゲート絶縁膜、厚さ１００ｎｍのポリシリコン及び厚さ５０ｎｍの酸化膜を順次形成した後、リソグラフィを利用してパターニングを実施すればよい。
【００５６】
更に、ゲート絶縁膜１０２、ゲート電極１０３Ｎ及び酸化膜１１４Ｎをマスクとしてイオン注入を行ない、ＮＭＯＳ領域１０１ＮにＮ型エクステンション領域１０５Ｎを形成する。この際の注入条件は、例えば、イオン種としてＡｓ+ を用い、加速電圧１．５ｋｅＶ、ドーズ量１×１０15ｃｍ-2とする。同様に、ゲート絶縁膜１０２、ゲート電極１０３Ｐ及び酸化膜１１４Ｐをマスクとしてイオン注入を行ない、Ｐ型エクステンション領域１０５Ｐを形成する。この際の注入条件は、例えば、イオン種としてＢＦ2+を用い、加速電圧３ｋｅＶ、ドーズ量５×１０14ｃｍ-2とする。
【００５７】
次に、図１（ｂ）に示す工程を行なう。ここでは、半導体基板１０１上に、ゲート電極１０３Ｎ及び１０３Ｐ、酸化膜１１４Ｎ及び１１４Ｐを被覆するように厚さ２０ｎｍのシリコン酸化膜と膜厚３０ｎｍのシリコン窒化膜とを順次堆積する。その後、全面エッチバックにより半導体基板１０１が露出するまでエッチングを行なう。これにより、ＮＭＯＳ領域１０１Ｎのゲート電極構造の側面にシリコン酸化膜１０６を介してサイドウォール１０７Ｎが形成されると共に、ＰＭＯＳ領域１０１Ｐのゲート電極構造の側面にシリコン酸化膜１０６を介してサイドウォール１０７Ｐが形成される。
【００５８】
次に、ＰＭＯＳ領域１０１Ｐをレジスト（図示せず）により覆い、ゲート電極１０３Ｎ、サイドウォール１０７Ｎ等をマスクとしてイオン注入を行なうことにより、ＮＭＯＳ領域１０１Ｎに、ＮＭＯＳトランジスタのソース拡散層１０８ＳＮ及びドレイン拡散層１０８ＤＮを形成する。この際のイオン注入条件は、例えば、イオン種としてＡｓ+ を用い、加速電圧１５ｋｅＶ、ドーズ量７×１０14ｃｍ-2とする。続いて、ＰＭＯＳ領域１０１Ｐを覆うレジストを除去した後、ＮＭＯＳ領域１０１Ｎをレジスト（図示せず）により覆い、ゲート電極１０３Ｐ、サイドウォール１０７Ｐ等をマスクとしてイオン注入を行なうことにより、ＰＭＯＳ領域１０１Ｐに、ＰＭＯＳトランジスタのソース拡散層１０８ＳＰ及びドレイン拡散層１０８ＤＰを形成する。この際のイオン注入条件は、例えば、イオン種としてＢＦ2+を用い、加速電圧５ｋｅＶ、ドーズ量７×１０14ｃｍ-2とする。この後、ＮＭＯＳ領域１０１Ｎを覆うレジストを除去する。
【００５９】
次に、図２（ａ）に示すように、ＮＭＯＳ領域１０１Ｎ及びＰＭＯＳ領域１０１Ｐに亘って膜厚２５ｎｍにシリコン酸化膜１１０を堆積する。続いて、ＮＭＯＳ領域１０１Ｎを覆うようにレジスト１１１を形成する。その後、レジスト１１１をマスクとするエッチングにより、ＰＭＯＳ領域１０１Ｐのシリコン酸化膜１１０を除去する。
【００６０】
続いて、アッシング及び洗浄の工程を経てレジスト１１１を除去した後、表面に形成されたアッシング酸化膜をＨＦ洗浄により除去する。この状態を図２（ｂ）に示す。
【００６１】
次に、図３（ａ）に示す工程を行なう。つまり、ゲート電極１０３Ｐ、酸化膜１１４Ｐ及びサイドウォール１０７Ｐと、素子分離領域１０４とをマスクとして用い、ＰＭＯＳ領域１０１Ｐの半導体基板１０１に対してドライエッチングにより等方性エッチングを行なう。これにより、ＰＭＯＳ領域１０１Ｐにおいて、ソース拡散層１０８ＳＰ及びドレイン拡散層１０８ＤＰ、Ｐ型エクステンション領域１０５Ｐが形成されている部分の上部を除去し、ゲート電極１０３Ｐ下方のチャネル領域の中央方向にエッチングを進行させた深さ３０ｎｍの溝状の開口部１１２Ｂを形成する。つまり、開口部１１２Ｂは、等方性エッチングを用いて形成したことにより、サイドウォール１０７Ｐの下方にも延びている。
【００６２】
この際のドライエッチング方法の一例は、次の通りである。つまり、エッチングガスをＣＦ4 ／Ｏ2 ＝４００／５０sccm、エッチング雰囲気の圧力を２０Ｐａとし、基板温度を２０℃に設定する。また、マイクロ波リモートプラズマ方式のエッチング装置を用い、ＲＦパワーについては５００Ｗとする。
【００６３】
次に、図３（ｂ）に示す工程を行なう。ここでは、前記の等方性エッチングに続いて、異方性ドライエッチングを行ない、開口部１１２Ｂの下方に連続する深さ６０ｎｍの溝部１１２Ｃを形成する。この際、素子分離領域１０４が下方に向かって幅の狭くなるテーパー形状を有しているため、素子分離領域１０４が異方性エッチングに対するマスクとなる。この結果、素子分離領域１０４の側面を覆うシリコン壁１１５として半導体基板１０１の一部を残すことができる。
【００６４】
尚、このような異方性エッチングの具体例は、次の通りである。つまり、エッチングガスをＨＢｒ／ＣＦ4 ＝３００／２０sccm、エッチング雰囲気の圧力を０．５Ｐａとし、基板温度を３０℃に設定する。また、ＵＨＦ−ＥＣＲ（Ultra High Frequency - Electron Cyclotron Resonance ）プラズマ方式のエッチング装置を用い、ソースパワーについては８００Ｗ、ＲＦバイアスについては４０Ｗとする。
【００６５】
この後、フッ酸処理により開口部１１２Ｂ及び溝部１１２Ｃの底面、側面等の残渣物を除去する。また、異方性エッチングにより生じたダメージ層を除去するために、溝部１１２Ｃ形成後に等方性エッチングによるライトエッチ処理を行っても構わない。
【００６６】
尚、以上の例では図３（ａ）に示す工程の等方性エッチングと図３（ｂ）に示す工程の異方性エッチングとを別々の装置によって実施しているが、これには限らない。例えば、ＵＨＦ型又はＩＣＰ（inductively coupled plasma）型のエッチング装置を用い、一括して処理しても何ら問題はない。
【００６７】
次に、図４（ａ）に示すように、溝部１１２Ｃ及び開口部１１２Ｂを埋め込むように、例えば以下に説明する方法を用いて、ゲルマニウムを含有するシリコンからなるエピタキシャル層１１３を形成する。
【００６８】
エピタキシャル成長の方法として、まず、８００℃程度の水素雰囲気中にて、開口部１１２Ｂ及び溝部１１２Ｃの底面、側面等に付着した有機物及び自然酸化膜を除去する。これは、有機物や自然酸化膜が残っていると、ゲルマニウムを含有するシリコンからなるエピタキシャル層１１３の成長初期段階においてアモルファス層が形成され、エピタキシャル成長ができなくなる場合があるためである。つまり、エピタキシャル成長を開始する際に、シリコン結晶面が剥き出しの状態になっているのが望ましい。
【００６９】
次に、エピタキシャル層１１３の成長を促すために、ゲルマニウムを含まないシリコンからなるエピタキシャル層を膜厚１〜３ｎｍ形成しても良い。このためには、水素還元処理の温度である８００℃からエピタキシャル成長の温度である７００℃にまで温度を降下させるまでの間に、７２５℃にて温度を一定に保ち、シラン又はジクロロシランを用いてエピタキシャル成長を行なえばよい。
【００７０】
この後、開口部１１２Ｂ及び溝部１１２Ｃを充填するように、ゲルマニウムを含有するシリコンからなる結晶層として、膜厚６０ｎｍのエピタキシャル層１１３を成長させる。ここで、Ｓｉソースとしてはシラン系のガス、好ましくはジクロロシラン（ＳｉＨ2 Ｃｌ2 ）、モノシラン（ＳｉＨ4 ）又はトリシラン（Ｓｉ3 Ｈ8 ）を用いる。また、ゲルマニウムソースとしてはゲルマン（ＧｅＨ4 ）を用いる。
【００７１】
尚、場合によっては、ボロンソースであるジボラン（Ｂ2 Ｈ6 ）を同時に流し、ボロンをドープしても良い。
【００７２】
ここで、シリコン結晶面が剥き出しになっている開口部１１２Ｂ及び溝部１１２Ｃ内にはエピタキシャル成長が起るが、サイドウォール等のアモルファス膜上にはアモルファスシリコンゲルマニウムが形成される。そこで、アモルファス膜を選択的に除去し、開口部１１２Ｂ及び溝部１１２Ｃ内にのみゲルマニウム含有シリコンの結晶膜を成長するため、前記のシリコンソース及びゲルマニウムソースに加えて、塩酸ガス（ＨＣｌ）又は塩素ガス（Ｃｌ2 ）を同時に流す。この際、処理を行なうチャンバー内を、アモルファスシリコンを塩素原子と反応させて気化することができる蒸気圧及び温度に設定する必要がある。また、エピタキシャル膜とアモルファス膜とのエッチング選択比は、１：１０以上となることが必要である。温度及び圧力の具体例としては、チャンバー温度を７００℃、チャンバー内圧力を１３３３Ｐａに設定する。
【００７３】
以上のようにして、開口部１１２Ｂ及び溝部１１２Ｃを埋め込んで充填するように、Ｐ型ＳｉＧｅ混晶層であるエピタキシャル層１１３を形成する。
【００７４】
図４（ｂ）には、図４（ａ）のＰＭＯＳ領域１０１Ｐにおけるエピタキシャル層１１３の一方（ドレイン拡散層１０８ＤＰの側）の周囲を拡大して示している。図４（ｂ）示される通り、本実施形態に係る半導体装置の製造方法によると、図３（ｂ）の工程において溝部１１２Ｃを形成する際、素子分離領域１０４を異方性エッチングのマスクとすることにより素子分離領域１０４の側面を覆うシリコン壁１１５を残している。このようなシリコン壁１１５を残していることにより、この部分からもゲルマニウム含有シリコン（ＳｉＧｅ）をエピタキシャル成長させることができ、エピタキシャル成長に異常が生じるのを防止できる。エピタキシャル成長は、矢印のように斜め上に向かって進行する。
【００７５】
このようなことから、開口部１１２Ｂ及び溝部１１２Ｃ内の全体にＳｉＧｅのエピタキシャル成長が進行し、形状異常無くエピタキシャル層１１３を形成することができる。エピタキシャル層１１３は、ＰＭＯＳ領域１０１Ｐに構成されるＰＭＯＳトランジスタの埋め込みソース領域及びドレイン領域として機能する。また、ゲート電極１０３Ｐの下方に位置するチャネル領域に対して圧縮応力を印加し、歪みを生じさせることによりキャリアの移動度を向上させる効果を有する。結果として、製造される半導体装置を高駆動力化することができる。更に、形状異常の発生を防止することができるため、半導体装置の製造歩留りを向上することにもなる。
【００７６】
尚、図５は、図３（ｂ）の一部を拡大した図である。図５にも示す通り、異方性エッチングによりシリコン壁１１５を残存させて溝部１１２Ｃを形成する際、溝部１１２Ｃの形状を、上に向かって広くなるテーパー形状とする。ここで、半導体基板１０１の基板面に対して垂直な法線Ｌ１と、シリコン壁１１５側面の接線Ｌ２との成す角θは、０°よりも大きく且つ７０°以下であるようにするのがよい。このようなテーパー形状とすると、シリコン壁１１５からＳｉＧｅが斜め上方にエピタキシャル成長する効果が高まり、より確実に素子分離領域１０４にもＳｉＧｅを成長させることができる。
【００７７】
（第２の実施形態）
以下、本発明の第１の実施形態に係る半導体装置とその製造方法について、図面を参照して説明する。図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）は、本実施形態の半導体装置の製造方法を説明する模式的な断面図である。
【００７８】
まず、第１の実施形態において図１（ａ）及び（ｂ）を参照して説明したのと同様の工程により、図６（ａ）の構造を得る。つまり、半導体基板１０１に素子分離領域１０４によりＮＭＯＳ領域１０１ＮとＰＭＯＳ領域１０１Ｐとが区画され、それぞれにＮＭＯＳ構造とＰＭＯＳ構造とが構成された構造である。
【００７９】
次に、図６（ｂ）に示すように、ＮＭＯＳ領域１０１Ｎ及びＰＭＯＳ領域１０１Ｐに亘って膜厚２５ｎｍにシリコン酸化膜１１０を堆積する。続いて、シリコン酸化膜１１０上にレジスト１１１を形成する。レジスト１１１は、ＮＭＯＳ領域１０１Ｎを覆うと共に、素子分離領域１０４上からゲート電極１０３Ｐに向かって延び、ＰＭＯＳ領域１０１Ｐにおける半導体基板１０１の素子分離領域１０４と隣接する一部分を覆うように形成する。
【００８０】
次に、レジスト１１１をマスクとするエッチングにより、ＰＭＯＳ領域１０１Ｐにおいて露出している部分のシリコン酸化膜１１０を除去する。続いて、アッシング及び洗浄の工程を経てレジスト１１１を除去した後、表面に形成されたアッシング酸化膜をＨＦ洗浄により除去する。この状態を図７（ａ）に示す。このとき、シリコン酸化膜１１０は、ＮＭＯＳ領域１０１Ｎに加えて、ＰＭＯＳ領域１０１Ｐにおける素子分離領域１０４に隣接する一部分を覆うように伸びて残されている。
【００８１】
次に、図７（ｂ）の工程を行なう。つまり、ゲート電極１０３Ｐ、酸化膜１１４Ｐ及びサイドウォール１０７Ｐと、シリコン酸化膜１１０とをマスクとして用い、ＰＭＯＳ領域１０１Ｐの半導体基板１０１に対してドライエッチングにより等方性エッチングを行なう。これにより、ＰＭＯＳ領域１０１Ｐにおいて、ソース拡散層１０８ＳＰ及びドレイン拡散層１０８ＤＰ、Ｐ型エクステンション領域１０５Ｐが形成されている部分の上部を除去し、ゲート電極１０３Ｐ下方のチャネル領域の中央方向にエッチングを進行させた深さ３０ｎｍの溝状の開口部１１２Ｂを形成する。つまり、開口部１１２Ｂは、等方性エッチングを用いて形成したことにより、サイドウォール１０７Ｐの下方にも延びている。
【００８２】
ここで、半導体基板１０１の素子分離領域１０４と隣接する一部分はシリコン酸化膜１１０によって覆われているため、素子分離領域１０４の側面が露出するのを避けながらより長時間のエッチングを行なうことができる。これにより、チャネル領域の側への等方性エッチングによるエッチング量を（第１の実施形態の場合に比べても）大きくすることができる。
【００８３】
この際のドライエッチング方法の一例は、次の通りである。つまり、エッチングガスをＣＦ4 ／Ｏ2 ＝４００／５０sccm、エッチング雰囲気の圧力を２０Ｐａとし、基板温度を２０℃に設定する。また、マイクロ波リモートプラズマ方式のエッチング装置を用い、ＲＦパワーについては５００Ｗとする。
【００８４】
次に、図８（ａ）の工程を行なう。ここでは、前記の等方性エッチングに続いて、異方性ドライエッチングを行ない、開口部１１２Ｂの下方に連続する深さ６０ｎｍの溝部１１２Ｃを形成する。この際、半導体基板１０１の素子分離領域１０４と隣接する一部分はシリコン酸化膜１１０によって覆われているため、素子分離領域１０４の側面が露出するのを避けながら溝部１１２Ｃを形成することが容易である。つまり、素子分離領域１０４の側面を覆うシリコン壁１１５を確実に残すためのマージンが大きく、より確実にシリコン壁１１５を残すことができる。
【００８５】
尚、このような異方性エッチングの具体例は、次の通りである。つまり、エッチングガスをＨＢｒ／ＣＦ4 ＝３００／２０sccm、エッチング雰囲気の圧力を０．５Ｐａとし、基板温度を３０℃に設定する。また、ＵＨＦ−ＥＣＲプラズマ方式のエッチング装置を用い、ソースパワーについては８００Ｗ、ＲＦバイアスについては４０Ｗとする。
【００８６】
この後、フッ酸処理により開口部１１２Ｂ及び溝部１１２Ｃの底面、側面等の残渣物を除去する。
【００８７】
尚、第１の実施形態の場合と同様、ＵＨＦ型又はＩＣＰ型のエッチング装置を用いて前記の等方性エッチング及び異方性エッチングを一括して処理しても良い。
【００８８】
次に、図８（ｂ）に示すように、開口部１１２Ｂ及び溝部１１２Ｃを埋め込んで充填するように、ゲルマニウム含有シリコンからなるエピタキシャル層１１３を形成する。これは、第１の実施形態において説明したのと同様にして行なえばよい。
【００８９】
本実施形態の半導体装置の製造方法によると、第１の実施形態の場合と同様に、形状異常を発生することなく埋め込みソース・ドレイン領域を形成することができる。このため、チャネル領域に圧縮応力を印加して歪みを生じさせることによりキャリアの移動度を向上させる効果を有する。結果として、製造される半導体装置を高駆動力化することができる。
【００９０】
また、図７（ｂ）の工程を説明する際に述べた通り、素子分離領域１０４から張り出すようにシリコン酸化膜１１０を設けていることから、チャネル領域の側への等方性エッチングによるエッチング量を大きくすることができる。このため、よりチャネル領域の中央方向に延伸した埋め込みソース・ドレイン領域を設けることができる。
【００９１】
また、図８（ａ）の工程を説明する際に述べた通り、素子分離領域１０４の側面を覆うシリコン壁１１５を確実に残すことができる。このため、シリコン壁１１５からＳｉＧｅをエピタキシャル成長させて溝部１１２Ｃ及び開口部１１２Ｂを充填することがより確実に可能になっている。
【００９２】
このようなことから、第１の実施形態の場合に比べて大きな応力を印加することができる。結果として、トランジスタの駆動力を向上させる効果も大きくなっている。
【００９３】
尚、第１の実施形態及び第２の実施形態において、いずれもＳｉＧｅのエピタキシャル成長により埋め込み型ソース・ドレイン領域を形成し、Ｐチャネル型トランジスタ（ＰＭＯＳトランジスタ）を構成する場合を説明した。しかし、Ｎチャネル型トランジスタの更なる高速化を目的として、ＳｉＣのエピタキシャル成長により埋め込みソース・ドレイン領域を形成し、Ｎチャネル型トランジスタを構成することも可能である。ＳｉＣはＳｉに比べて格子定数が小さいため、Ｓｉからなる基板に対して埋め込むことにより周囲のＳｉを引っ張る作用がある。これにより、チャネル領域に引っ張り応力を印加し、Ｎチャネル型トランジスタの更なる高速化を実現することができる。
【００９４】
また、第１の実施形態及び第２の実施形態においては、いずれもイオン注入を行なってソース拡散層１０８ＳＰ及びドレイン拡散層１０８ＤＰを形成した後に、開口部１１２Ｂ及び溝部１１２Ｃを形成し、そこに埋め込みソース・ドレイン領域となるエピタキシャル層１１３を形成している。しかし、ソース拡散層１０８ＳＰ及びドレイン拡散層１０８ＤＰの形成されていない半導体基板１０１に対して開口部１１２Ｂ及び溝部１１２Ｃを形成し、そこにエピタキシャル層１１３を形成するという工程順を取ることも可能である。更に、エピタキシャル層１１３の形成後にイオン注入を行なっても良い。
【産業上の利用可能性】
【００９５】
本発明の半導体装置及びその製造方法によると、チャネル領域の中央方向に十分な応力を印加することが可能であり且つ形状異常のない埋め込みソース・ドレイン領域をエピタキシャル成長により得ることができ、特に、歪み技術を用いて動作速度を向上させた半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【００９６】
【図１】図１（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】図２（ａ）及び（ｂ）は、図１（ｂ）に続いて、第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】図３（ａ）及び（ｂ）は、図２（ｂ）に続いて、第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図４】図４（ａ）及び（ｂ）は、図３（ｂ）に続いて、第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】図５は、第１の実施形態に係る半導体装置の素子分離領域側面に残すシリコン壁の形状について説明する図である。
【図６】図６（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】図７（ａ）及び（ｂ）は、図６（ｂ）に続いて、第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】図８（ａ）及び（ｂ）は、図７（ｂ）に続いて、第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】図９（ａ）は、埋め込み型ソース・ドレイン構造のチャネル領域へ加わる応力に関する模式図であり、図９（ｂ）は、ＳｉＧｅのゲート端からの距離と圧縮応力の関係をシミュレーションした結果を示すグラフであり、図９（ｃ）は、ＳｉＧｅのゲート端からの距離を示している。
【図１０】図１０（ａ）〜（ｃ）は、従来の半導体装置の製造方法を例示する断面図である。
【図１１】図１１（ａ）及び（ｂ）は、図１０（ｃ）に続いて、従来の半導体装置の製造方法を例示する断面図である。
【図１２】図１２（ａ）は、溝形状を形成する際に素子分離領域が露出することを説明する図であり、図１２（ｂ）は、素子分離領域が露出した場合において、ＳｉＧｅエピタキシャル成長時に発生する形状不良を説明する図である。
【符号の説明】
【００９７】
１０１            半導体基板
１０１Ｎ          ＮＭＯＳ領域
１０１Ｐ          ＰＭＯＳ領域
１０２            ゲート絶縁膜
１０３Ｎ          （ＮＭＯＳ）ゲート電極
１０３Ｐ          （ＰＭＯＳ）ゲート電極
１０４            素子分離領域
１０５Ｎ          Ｎ型エクステンション領域
１０５Ｐ          Ｐ型エクステンション領域
１０６            シリコン酸化膜
１０７Ｎ          （ＮＭＯＳ）サイドウォール
１０７Ｐ          （ＰＭＯＳ）サイドウォール
１０８ＤＮ        （ＮＭＯＳ）ドレイン拡散層
１０８ＤＰ        （ＰＭＯＳ）ドレイン拡散層
１０８ＳＮ        （ＮＭＯＳ）ソース拡散層
１０８ＳＰ        （ＰＭＯＳ）ソース拡散層
１１０            シリコン酸化膜
１１１            レジスト
１１２Ｂ          開口部
１１２Ｃ          溝部
１１３            エピタキシャル層
１１４Ｎ          （ＮＭＯＳゲート電極上）酸化膜
１１４Ｐ          （ＰＭＯＳゲート電極上）酸化膜
１１５            シリコン壁
【図１】
2009200225.tif 000003
【図２】
2009200225.tif 000004
【図３】
2009200225.tif 000005
【図４】
2009200225.tif 000006
【図５】
2009200225.tif 000007
【図６】
2009200225.tif 000008
【図７】
2009200225.tif 000009
【図８】
2009200225.tif 000010
【図９】
2009200225.tif 000011
【図１０】
2009200225.tif 000012
【図１１】
2009200225.tif 000013
【図１２】
2009200225.tif 000014