(57)【要約】【課題】  厚いＣＥＳＬ膜を用いてもＣＥＳＬ膜やその上の層間絶縁膜に生じるボイドを回避し、高い駆動電流と高い信頼性を実現する。【解決手段】  半導体基板１０上にゲート絶縁膜１２を介してゲート電極１３を形成し、ゲート電極１３を挟んで基板の表面部にソース／ドレイン領域１８を形成してなるＭＯＳＦＥＴを有する半導体装置であって、ゲート部のゲート長方向の側部に形成された側壁絶縁膜１７と、ソース／ドレイン領域１８上に形成された合金層１９と、側壁絶縁膜１７の側部に設けられ、ゲート長方向の断面で見た基板表面と成すテーパ角度が側壁絶縁膜１７よりも小さいテーパ調整用絶縁膜２１と、ゲート部、側壁絶縁膜１７及びテーパ調整用絶縁膜２１を覆うように形成された、チャネルに歪みを与えるための応力付与用絶縁膜２２と、応力付与用絶縁膜２２上に形成された層間絶縁膜２５とを備えた。【選択図】      図１
2009277849.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート部を形成し、該ゲート部を挟んで前記基板の表面部にソース／ドレイン領域を形成してなるＭＯＳＦＥＴと、
前記ゲート部のゲート長方向の側部に形成された側壁絶縁膜と、
前記ソース／ドレイン領域上に形成され、前記側壁絶縁膜で位置が規定された合金層と、
前記側壁絶縁膜の側部に前記合金層と接するように設けられ、前記ゲート長方向の断面で見た前記基板表面と成すテーパ角度が前記側壁絶縁膜の前記基板表面となすテーパ角度よりも小さいテーパ調整用絶縁膜と、
前記ゲート部、側壁絶縁膜及びテーパ調整用絶縁膜を覆うように形成された、前記ＭＯＳＦＥＴのチャネルに歪みを与えるための応力付与用絶縁膜と、
前記応力付与用絶縁膜上に形成された層間絶縁膜と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記テーパ調整用絶縁膜は、前記応力付与用絶縁膜と同じ材料であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴの両方が形成され、各々のＭＯＳＦＥＴに対して前記応力付与用絶縁膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記応力付与用絶縁膜は前記ｐＭＯＳＦＥＴと前記ｎＭＯＳＦＥＴとで材料又は膜質が異なり、前記ｎＭＯＳＦＥＴのチャネルに対して引っ張り歪みを付与し、前記ｐＭＯＳＦＥＴのチャネルに対して圧縮歪みを付与するものであることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板上にゲート部を形成し、該ゲート部を挟んで前記基板の表面部にソース／ドレイン領域を形成することによりＭＯＳＦＥＴを作製する工程と、
前記ゲート部のゲート長方向の側部に側壁絶縁膜を形成する工程と、
前記ソース／ドレイン領域上に、前記側壁絶縁膜で位置が規定された合金層を形成する工程と、
前記ゲート部、側壁絶縁膜及び合金層を覆うようにテーパ調整用絶縁膜を形成する工程と、
前記テーパ調整用絶縁膜をエッチバックして該テーパ調整用絶縁膜を前記側壁絶縁膜の側部下部に残し、且つ前記ゲート長方向の断面で見た前記テーパ調整用絶縁膜の前記基板表面と成すテーパ角度を前記側壁絶縁膜の前記基板表面となすテーパ角度よりも小さくする工程と、
前記ゲート部、側壁絶縁膜及びテーパ調整用絶縁膜を覆うように、前記ＭＯＳＦＥＴのチャネルに歪みを与えるための応力付与用絶縁膜を形成する工程と、
前記応力付与用絶縁膜上に層間絶縁膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴのチャネル領域に歪みを付与して移動度の向上をはかった半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ等を有する半導体装置においては、基板上に複数本のゲート電極が配置され、ゲート電極の側部に側壁絶縁膜（サイドウォールスペーサ）が形成され、ゲート電極及び側壁絶縁膜を覆うようにコンタクトエッチングストップ膜（ＣＥＳＬ膜）が形成され、その上に層間絶縁膜が形成される。そして、層間絶縁膜にコンタクトホールを形成し、配線金属を埋め込み形成することにより、ＭＯＳＦＥＴのソース／ドレイン領域に配線が接続される。
【０００３】
ここで、ＭＯＳＦＥＴの駆動電流を増大させるために、ＣＥＳＬ膜として高い応力を持った絶縁膜（応力付与用絶縁膜）を堆積し、チャネル領域に応力を与えることで抵抗を下げるという手法がしばしば用いられる（例えば、特許文献１参照）。
【０００４】
しかしながら、この種の半導体装置にあっては、次のような問題があった。即ち、ＭＯＳＦＥＴの駆動電流をより増大させるためには、高い応力を持ったＣＥＳＬ膜をより厚く堆積することが望ましいが、その一方でコストを低減するためには隣接するゲート電極の間隔を狭めることが望ましい。ゲート電極間隔が狭く、ＣＥＳＬ膜を厚く堆積した場合、ゲート電極間のＣＥＳＬ膜や層間絶縁膜にボイドが発生するという問題がある。そして、このボイドに２つのコンタクトが接触した場合、コンタクトに充填するメタルがボイドに侵入し、コンタクト同士がショートしてしまうという問題ある。
【特許文献１】特開２００７−６７１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、厚いＣＥＳＬ膜を用いてもＣＥＳＬ膜やその上の層間絶縁膜に生じるボイドを回避し、高い駆動電流と共に高い信頼性を実現することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係わる半導体装置は、半導体基板上にゲート部を形成し、該ゲート部を挟んで前記基板の表面部にソース／ドレイン領域を形成してなるＭＯＳＦＥＴと、前記ゲート部のゲート長方向の側部に形成された側壁絶縁膜と、前記ソース／ドレイン領域上に形成され、前記側壁絶縁膜で位置が規定された合金層と、前記側壁絶縁膜の側部に前記合金層と接するように設けられ、前記ゲート長方向の断面で見た前記基板表面と成すテーパ角度が前記側壁絶縁膜の前記基板表面となすテーパ角度よりも小さいテーパ調整用絶縁膜と、前記ゲート部、側壁絶縁膜及びテーパ調整用絶縁膜を覆うように形成された、前記ＭＯＳＦＥＴのチャネルに歪みを与えるための応力付与用絶縁膜と、前記応力付与用絶縁膜上に形成された層間絶縁膜と、を具備してなることを特徴とする。
【０００７】
また、本発明の他の一態様に係わる半導体装置の製造方法は、半導体基板上にゲート部を形成し、該ゲート部を挟んで前記基板の表面部にソース／ドレイン領域を形成することによりＭＯＳＦＥＴを作製する工程と、前記ゲート部のゲート長方向の側部に側壁絶縁膜を形成する工程と、前記ソース／ドレイン領域上に、前記側壁絶縁膜で位置が規定された合金層を形成する工程と、前記ゲート部、側壁絶縁膜及び合金層を覆うようにテーパ調整用絶縁膜を形成する工程と、前記テーパ調整用絶縁膜をエッチバックして該テーパ調整用絶縁膜を前記側壁絶縁膜の側部下部に残し、且つ前記ゲート長方向の断面で見た前記テーパ調整用絶縁膜の前記基板表面と成すテーパ角度を前記側壁絶縁膜の前記基板表面となすテーパ角度よりも小さくする工程と、前記ゲート部、側壁絶縁膜及びテーパ調整用絶縁膜を覆うように、前記ＭＯＳＦＥＴのチャネルに歪みを与えるための応力付与用絶縁膜を形成する工程と、前記応力付与用絶縁膜上に層間絶縁膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、側壁絶縁膜の外側にテーパ角を小さくするようなテーパ調整用絶縁膜を形成することにより、ＣＥＳＬ膜及びその上の層間絶縁膜の埋め込み性を向上させることができる。これによって、ボイドの発生を招くことなく厚いＣＥＳＬ膜を形成することができるため、高い駆動電流と共に高い信頼性を得ることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態を説明する前に、この種の半導体装置の一般的な製造方法について説明しておく。
【００１０】
まず、図６（ａ）に示すように、シリコン基板１０に素子分離領域１１を形成した後、シリコン基板１０上にゲート絶縁膜１２を介してゲート電極１３を形成し、ゲート電極１３の側部に側壁絶縁膜１７を形成し、ゲート電極１３上及びソース／ドレイン領域にシリサイド層１９を形成する。ここで、基板１０上には、複数のゲート部１０１，１０２，１０３，１０４が形成され、ゲート部１０１，１０２は素子分離領域１１の左側に配置され、ゲート部１０３，１０４は素子分離領域１１の右側に配置されているものとする。
【００１１】
次いで、図６（ｂ）に示すように、チャネルに応力を与えるためにソース／ドレイン領域及びゲート電極１３の上を被覆するように高い応力を持ったＣＥＳＬ膜３２，４２を堆積する。このとき、ｎＭＯＳＦＥＴに対しては引っ張り応力を及ぼす膜が、ｐＭＯＳＦＥＴに対しては圧縮応力を及ぼす膜が有効であることが知られており、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴでＣＥＳＬ膜３２，４２を作り分けても良い。
【００１２】
次いで、図６（ｃ）に示すように、ＣＥＳＬ膜３２，４２上に層間絶縁膜２５を堆積して平坦化する。
【００１３】
次いで、図６（ｄ）に示すように、メタル配線とソース／ドレイン領域上のシリサイド層１９又はゲート電極１３上のシリサイド層１９とを接続するためのコンタクトホール２６を形成する。これ以降は図示しないが、コンタクトホール２６にＴｉＮなどのバリアメタルとＷを充填し、メタル配線及びパッシベーション膜を形成する。
【００１４】
このような半導体装置において、トランジスタの駆動電流をより増大させるためには高い応力を持ったＣＥＳＬ膜をより厚く堆積することが望ましいが、その一方でコストを低減するためには隣接するゲート電極１３の間隔を狭めることが望ましい。
【００１５】
本発明者らの研究によれば、ゲート電極１３間の距離が１００ｎｍ程度で、側壁絶縁膜１７の横方向の厚みが２０ｎｍの場合、トランジスタに充分な応力を与えるためにはＣＥＳＬ膜は少なくとも４０ｎｍ程度が必要である。即ち、ＣＥＳＬ膜の厚さとしては、ゲート電極１３間の距離、正確には側壁絶縁膜１７を含むゲート部間の距離の１／２以上とすることが望ましい。
【００１６】
第１及び第２のゲート部１０１，１０２の間隔と第３及び第４のゲート部１０３，１０４の間隔が狭く、ＣＥＳＬ膜を厚く堆積した場合、第１及び第２のゲート部１０１，１０２の間のＣＥＳＬ膜３２、若しくは第３及び第４のゲート部１０３，１０４の間のＣＥＳＬ膜４２、又は層間絶縁膜２５にボイド５０が発生するという問題がある。このボイド５０に２つのコンタクトが接触した場合、コンタクトに充填するメタルがボイド５０に侵入し、コンタクト同士がショートしてしまうという問題ある。
【００１７】
図７は、この問題を説明するためのもので、前記図６（ｄ）に示す工程における平面図である。図７中の一点鎖線で切った断面が前記図２（ｄ）に相当している。隣接するアクティブ領域５１にそれぞれ形成された２つのコンタクト２６間でボイド５０が連続していると、コンタクト２６にメタルを埋め込んだ際にボイド５０にもメタルが進入し、コンタクト同士がショートしてしまうことになる。
【００１８】
そこで、本発明の実施形態では、コンタクト同士のショートを防止するためにボイドの発生を抑制するようにしている。以下、本発明の実施形態を図面を参照して説明する。
【００１９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、この図は前記図７に示した平面図を図中の一点鎖線で切った断面に相当している。
【００２０】
図１中の１０はシリコン基板（半導体基板）であり、この基板１０の表面部の一部に素子分離領域１１が形成されている。基板１０上には、複数のゲート部１０１，１０２，１０３，１０４が形成されている。ここで、第１及び第２のゲート部１０１，１０２は１００ｎｍ程度の距離を離して設けられ、素子分離領域１１の左側に配置されている。第３及び第４のゲート部１０３，１０４は１００ｎｍ程度の距離を離して設けられ、素子分離領域１１の右側に配置されている。ゲート部１０１〜１０４はそれぞれ、１ｎｍ程度のゲート絶縁膜１２を介して厚さ１００ｎｍ程度のポリＳｉからなるゲート電極１３を形成したものである。なお、図には示さないが素子分離領域１１の上にもゲート絶縁膜１２を介してゲート電極１３が形成されている。
【００２１】
ゲート電極１３を挟む基板表面にはソース／ドレインのエクステンション領域１４が形成され、ゲート電極１３の側面には絶縁膜１５，１６からなる側壁絶縁膜１７が形成され、さらにゲート電極１３を挟みエクステンション領域１４の外側にはソース／ドレイン領域１８が形成されている。ソース／ドレイン領域１８上及びゲート電極１３上には、低抵抗化のためにシリサイド層（合金層）１９が形成されている。
【００２２】
ここまでの構成は一般的な半導体装置と同様であるが、本実施形態ではこれに加えて、側壁絶縁膜１７の側面の下部にテーパ調整用絶縁膜２１が形成されている。このテーパ調整用絶縁膜２１は、側壁絶縁膜１７の側部にシリサイド層１９と接するように設けられている。そして、ゲート長方向（図７のアクティブ領域５１の上下方向）の断面で見たテーパ調整用絶縁膜２１の側壁絶縁膜１６に反対側の側面と基板表面との成すテーパ角度が、側壁絶縁膜１７のゲート電極１３に反対側の側面と基板表面との成すテーパ角度よりも小さくなっている。
【００２３】
なお、テーパ調整用絶縁膜２１の材料としては、シリコン酸化膜やシリコン窒化膜などの一般的な絶縁膜を用いることができるが、チャネルに大きな歪みを与えるためには後述するＣＥＳＬ膜と同じ材料であるのが望ましい。
【００２４】
ゲート部１０１〜１０４、側壁絶縁膜１７及びテーパ調整用絶縁膜２１を覆うように、コンタクトエッチング時のストッパとして機能し、且つチャネルに歪みを与えるためのＣＥＳＬ膜（応力付与用絶縁膜）２２が形成されている。ＣＥＳＬ膜２２上に層間絶縁膜２５が形成され、この層間絶縁膜２５内にソース／ドレイン領域１８上のシリサイド層１９とコンタクトするビアプラグ２７が形成されている。層間絶縁膜２５上には、ビアプラグ２７とコンタクトするメタル配線２８が形成されている。そして、メタル配線２８及び層間絶縁膜２５上にはパッシベーション膜２９が形成されている。
【００２５】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２６】
まず、図２（ａ）に示すように、深さ３００ｎｍ程度の溝に絶縁膜を埋め込んだ素子分離領域１１を形成したシリコン基板１０に対し、１ｎｍ程度のゲート絶縁膜１２を介して厚さ１００ｎｍ程度のポリシリコンからなるゲート電極１３を形成することにより、第１から第４のゲート部１０１〜１０４を形成する。
【００２７】
次いで、図２（ｂ）に示すように、第１から第４のゲート部のうち、将来ｎＭＯＳとなる第１及び第２のゲート部１０１，１０２を含む素子領域には、Ａｓ，Ｐなどのｎ型の不純物を、ｐＭＯＳとなる第３及び第４のゲート部１０３，１０４を含む素子領域にはＢ，ＢＦ2 ，Ｉｎなどのｐ型の不純物を導入してソース／ドレイン・エクステンション領域１４（図示せず）を形成する。続いて、厚さ１０ｎｍのシリコン酸化膜１５及び厚さ２０ｎｍのシリコン窒化膜１６を堆積した後、シリコン酸化膜１５をストッパとして、シリコン窒化膜１６を異方性エッチングにより側壁状に加工する。その後、シリコン酸化膜１５を除去することにより、シリコン酸化膜１５及びシリコン窒化膜１６からなる側壁絶縁膜１７を形成する。
【００２８】
次いで、図２（ｃ）に示すように、再び第１及び第２のゲート部１０１，１０２を含む素子領域には、Ａｓ，Ｐなどのｎ型の不純物を、第３及び第４のゲート部１０３，１０４を含む素子領域にはＢ，ＢＦ2 ，Ｉｎなどのｐ型の不純物を導入してソース／ドレイン領域１８（図示せず）を形成する。続いて、配線抵抗を低減するためＴｉ，Ｃｏ，Ｎｉなどを堆積した後に、熱処理を施してゲート電極表面及びソース／ドレイン領域表面を選択的に合金化することによりシリサイド層１９を形成する。
【００２９】
次いで、図２（ｄ）に示すように、この状態で例えばシリコン窒化膜からなるテーパ調整用絶縁膜２１を狭いゲート電極間隔を閉塞しない程度の膜厚に堆積する。具体的には、ゲート間の距離を１００ｎｍ、側壁絶縁膜１７の横方向の膜厚を２０ｎｍとした場合に、テーパ調整用絶縁膜２１をプラズマＣＶＤ法により４０ｎｍの厚さに堆積する。
【００３０】
次いで、図３（ｅ）に示すように、テーパ調整用絶縁膜２１を異方性エッチングによりエッチバックすることにより、側壁状に加工して側壁絶縁膜１７の側面下部のみに残す。このエッチバック加工により、テーパ調整用絶縁膜２１の側壁絶縁膜１６に反対側の側面と基板表面との成すテーパ角度が、側壁絶縁膜１７のゲート電極１３に反対側の側面と基板表面との成すテーパ角度よりも小さくなる。
【００３１】
次いで、図３（ｆ）に示すように、チャネル領域に応力を与える（特に、ｎＭＯＳのチャネルに引っ張り応力を与える）ために、ソース／ドレイン部及びゲート部の上を被覆するように、高い応力を持った例えばシリコン窒化膜からなるＣＥＳＬ膜２２をプラズマＣＶＤ法により５０ｎｍの厚さに堆積する。このとき、テーパ調整用絶縁膜２１が形成されているために、狭いゲート電極間においてもボイドが発生することはない。
【００３２】
次いで、図３（ｇ）に示すように、ＣＥＳＬ膜２２上に厚さ４００ｎｍ程度の層間絶縁膜２５を堆積して平坦化する。このとき、側壁絶縁膜１７の外側に付加された側壁状に加工されたテーパ調整用絶縁膜２１によりテーパ角が緩和されたことでＣＥＳＬ膜２２及び層間絶縁膜２５の埋め込み性が向上し、厚いＣＥＳＬ膜２２を堆積してもＣＥＳＬ膜２２及び層間絶縁膜２５でのボイド発生を回避することができる。続いて、メタル配線とソース／ドレイン領域又はゲート電極とを接続するためのコンタクトホール２６を形成する。
【００３３】
これ以降は、コンタクトホール２６にＴｉＮなどのバリアメタルとＷを充填し、メタル配線２８、パッシベーション膜２９を形成することにより、前記図１に示す構造の半導体装置を形成する。
【００３４】
このように本実施形態によれば、ゲート部の側壁絶縁膜１７の外側にテーパ角を小さくするようなテーパ調整用絶縁膜２１を形成することにより、ＣＥＳＬ膜２２及びその上の層間絶縁膜２５の埋め込み性を向上させることができる。これによって、ＣＥＳＬ膜及びその上の層間絶縁膜２５にボイドが発生するのを未然に防止することができる。従って、ボイドの発生を招くことなく厚いＣＥＳＬ膜２２を形成することが可能となり、高い駆動電流と共に高い信頼性を得ることができる。
【００３５】
また、テーパ調整用絶縁膜２１をＣＥＳＬ膜２２と同じ材料とすることにより、テーパ調整用絶縁膜２１によってもチャネル領域に応力を付加することができる。即ち、テーパ調整用絶縁膜２１の形成によりチャネルへ領域の応力が小さくなる等の不都合を避けることができる。
【００３６】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３７】
本実施形態が先に説明した第１の実施形態と異なる点は、応力付与用絶縁膜をｎＭＯＳＦＥＴとｐＭＯＳＦＥＴで異なる材料とし、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴに異なる方向に応力を付与したことにある。
【００３８】
即ち、ｎＭＯＳＦＥＴ側では、ゲート部１０１，１０２、側壁絶縁膜１７及びテーパ調整用絶縁膜２１を覆うように、コンタクトエッチング時のストッパとして機能し、且つチャネルに引っ張り歪みを与えるためのＣＥＳＬ膜３２が形成されている。さらに、ＣＥＳＬ膜３２上には、ＣＥＳＬの膜３２とは材料の異なる絶縁膜３３が形成されている。一方、ｐＭＯＳＦＥＴ側では、ゲート部１０３，１０４、側壁絶縁膜１７及びテーパ調整用絶縁膜２１を覆うように、コンタクトエッチング時のストッパとして機能し、且つチャネルに圧縮歪みを与えるためのＣＥＳＬ膜４２が形成されている。
【００３９】
ここで、ＣＥＳＬ膜３２としてはシリコン窒化膜、ＣＥＳＬ膜４２としてシリコン窒化膜を用いることができる。また、ＣＥＳＬ膜３２，４２を同じ材料とし、ＣＥＳＬ膜３２の膜密度を低く、ＣＥＳＬ膜４２の膜密度を低くするようにしてもよい。
【００４０】
ＣＥＳＬ膜３２，４２上には、第１の実施形態と同様に層間絶縁膜２５が形成され、この層間絶縁膜２５内にソース／ドレイン領域１８上のシリサイド層１９とコンタクトするビアプラグ２７が形成されている。層間絶縁膜２５上には、ビアプラグ２７とコンタクトするメタル配線２８が形成されている。そして、メタル配線２８及び層間絶縁膜２５上にはパッシベーション膜２９が形成されている。
【００４１】
次に、本実施形態の半導体装置の製造方法について説明する。
【００４２】
まず、前記図３（ａ）に示す工程までは第１の実施形態と同様である。即ち、第１の実施形態と同様にソース／ドレイン領域１８とゲート電極１３上にシリサイド層１９を形成した後、側壁絶縁膜１７の外側にテーパ調整用絶縁膜２１を形成する。
【００４３】
次いで、図５（ａ）に示すように、ｎＭＯＳ向けにチャネル領域に引っ張り及ぼすシリコン窒化膜からなるＣＥＳＬ膜３２とそれとはエッチング選択比がとれる絶縁膜３３を堆積する。
【００４４】
次いで、図５（ｂ）に示すように、その状態でｎＭＯＳ領域をレジスト（図示せず）で被覆して、ｐＭＯＳ領域にあるＣＥＳＬ膜３２及び絶縁膜３３をドライエッチングにより除去した後、レジストを除去する。
【００４５】
次いで、図５（ｃ）に示すように、ｐＭＯＳ向けにチャネル領域に圧縮応力を及ぼすシリコン窒化膜からなるＣＥＳＬ膜４２を堆積し、レジスト（図示せず）でｐＭＯＳ領域を被覆してｎＭＯＳ領域にあるＣＥＳＬ膜４２をドライエッチングにより除去した後、レジストを除去する。これにより、ｎＭＯＳとｐＭＯＳのＣＥＳＬ膜３２，４２の作りわけを行う。
【００４６】
これ以降は、図５（ｄ）に示すように、第１の実施形態と同様に、層間絶縁膜２５、コンタクトホール２６を形成する。さらに、メタル配線２８、パッシベーション膜２９を形成することにより、前記図４に示す構造の半導体装置が完成する。
【００４７】
なおこの例では、ＣＥＳＬ膜をｎＭＯＳ→ｐＭＯＳの順番で形成したが、その順番は逆でもよい。また、最初に堆積するＣＥＳＬ膜を堆積する前に側壁状に形成するテーパ調整用絶縁膜２１は、絶縁膜であれば特に何でもよいが、高い駆動電流を得るためには、最初に形成するｎＭＯＳＦＥＴ向けのＣＥＳＬ膜３２と同じ応力を有する膜にすることが考えられる。この場合は、側壁絶縁膜１７の外側に形成されるテーパ調整用絶縁膜２１は次に形成するｐＭＯＳＦＥＴ向けのＣＥＳＬ膜４２とは逆の応力を有するため、埋め込みに問題が起きない場合は、ＣＥＳＬ膜３２，４２を作り分ける際、除去するか体積を減少させることも可能である。
【００４８】
このように本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、ｎＭＯＳとｐＭＯＳとで異なる応力を付与するためのＣＥＳＬ膜３２，４２を独立に形成しているため、各々のＭＯＳＦＥＴのチャネルに最適な歪みを与えることができる。
【００４９】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、バルクＳｉ基板上にＭＯＳＦＥＴを形成したが、ＳＯＩ基板上にＭＯＳＦＥＴを形成する半導体装置に適用することもできる。さらに、基板は必ずしもＳｉに限るものではなく、ＳｉＧｅ基板を用いることも可能である。
【００５０】
また、テーパ調整用絶縁膜の材料はシリコン窒化膜に何ら限定されるものではなく、仕様に応じて適宜変更可能である。具体手的には、成膜によりゲート長方向の断面で見た基板表面と成すテーパ角度が側壁絶縁膜の基板表面となすテーパ角度よりも小さく形成され、エッチバックによりこのテーパ角度が維持されるような絶縁膜であればよい。さらに、応力付与用絶縁膜も、仕様に応じて適宜変更可能である。
【００５１】
また、実施形態ではＭＯＳＦＥＴのゲート絶縁膜にはシリコン酸化膜を用いたが、ゲート絶縁膜としてシリコン酸化膜以外の絶縁膜を用いることも可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５２】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図３】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図４】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図５】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図６】一般的な半導体装置の製造工程示す断面図。
【図７】従来装置の問題点を説明するための平面図。
【符号の説明】
【００５３】
１０…シリコン基板（半導体基板）
１１…素子分離領域
１０１…第１のゲート部
１０２…第２のゲート部
１０３…第３のゲート部
１０４…第４のゲート部
１２…ゲート絶縁膜
１３…ゲート電極
１４…ソース／ドレイン・エクステンション領域
１５…シリコン酸化膜
１６…シリコン窒化膜
１７…側壁絶縁膜
１８…ソース／ドレイン領域
１９…シリサイド層（合金層）
２１…テーパ調整用絶縁膜
２２，３２，４２…ＣＥＳＬ膜（応力付与用絶縁膜）
２３…コンタクトホール
２５…層間絶縁膜
２６…コンタクトホール
２７…ビアプラグ
２８…メタル配線
２９…パッシベーション膜
３３…絶縁膜
【図１】
2009277849.tif 000003
【図２】
2009277849.tif 000004
【図３】
2009277849.tif 000005
【図４】
2009277849.tif 000006
【図５】
2009277849.tif 000007
【図６】
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【図７】
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