(57)【要約】【課題】ウェハー上面側から基板までの電流経路を低抵抗にできる半導体装置およびその製造方法を提供する。【解決手段】第一導電型高濃度半導体基板１０１と、第一導電型高濃度半導体基板１０１上に設けられた低濃度不純物エピタキシャル層１０３と、１０５とを含み、第一導電型高濃度半導体基板１０１に接続するトレンチ１１０が低濃度不純物エピタキシャル層１０３、１０５に設けられている半導体装置であって、トレンチ１１０の内壁に沿って少なくとも低濃度不純物エピタキシャル層１０３、１０５中に形成されるとともに、第一導電型高濃度半導体基板１０１に接続する、第一導電型高濃度半導体基板１０１と同一導電型の第一導電型高濃度不純物領域１１２と、第一導電型高濃度不純物領域１１２上に形成されたコンタクト１１１とを含む、半導体装置を提供する。【選択図】図１
2009277851.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型高濃度半導体基板と、
前記第一導電型高濃度半導体基板上に設けられた低濃度不純物エピタキシャル層とを備え、
前記第一導電型高濃度半導体基板に接続されたトレンチが前記低濃度不純物エピタキシャル層に設けられている半導体装置であって、
前記トレンチの内壁に沿って少なくとも前記低濃度不純物エピタキシャル層中に形成されるとともに、前記第一導電型高濃度半導体基板に接続された第一導電型高濃度不純物領域と、
前記第一導電型高濃度不純物領域上に形成されたコンタクトと、
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記コンタクトが前記第一導電型高濃度不純物領域上に選択的に形成されている半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記トレンチが前記第一導電型高濃度不純物領域と異なる材料で充填されている半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記トレンチが前記異なる材料のポリシリコンで充填されている半導体装置。
【請求項５】
請求項３または４記載の半導体装置において、
前記低濃度不純物エピタキシャル層上、前記第一導電型高濃度不純物領域上、および前記トレンチに充填された前記第一導電型高濃度不純物領域とは異なる材料上、もしくは前記トレンチに充填されたポリシリコン上に絶縁膜が形成され、
前記第一導電型高濃度不純物領域上で前記絶縁膜を貫通したコンタクトが設けられている半導体装置。
【請求項６】
請求項３乃至５いずれか１項記載の半導体装置において、
前記第一導電型高濃度半導体基板上に設けられた低濃度不純物エピタキシャル層は、
前記第一導電型高濃度半導体基板上の第一導電型の第一低濃度不純物エピタキシャル層と、第一導電型の前記第一低濃度不純物エピタキシャル層上の第二導電型の第二低濃度不純物エピタキシャル層である半導体装置。  
【請求項７】
請求項１乃至６記載いずれか１項記載の半導体装置を、
エミッタ端子として備えた、パワーアンプ素子。
【請求項８】
請求項６記載の半導体装置において、
第二導電型の前記第二低濃度不純物エピタキシャル層内に設けられた、トランジスタのコレクタ領域と、
第二導電型のトランジスタの前記コレクタ領域内に設けられた、第一導電型のトランジスタのベース領域と、
第一導電型のトランジスタの前記ベース領域内に設けられた、第二導電型のトランジスタのエミッタ領域と、
第二導電型の前記第二低濃度不純物エピタキシャル層と、前記コレクタ領域と、前記ベース領域および前記エミッタ領域と、前記第一導電型高濃度不純物領域および前記トレンチに充填された前記第一導電型高濃度不純物領域とは異なる材料上、もしくは前記トレンチに充填されたポリシリコン上に形成された絶縁膜と、
前記絶縁膜を貫通し前記コレクタ領域に接続されたコンタクトと、
前記絶縁膜を貫通し前記ベース領域に接続されたコンタクトと、
前記絶縁膜を貫通し前記エミッタ領域に接続されたコンタクトと
前記絶縁膜を貫通し前記第一導電型高濃度不純物領域に接続されたコンタクトと、
を有し、
前記第一導電型高濃度不純物領域に接続されたコンタクトは、前記エミッタ領域に接続されたコンタクトにメタルにより接続された半導体装置。
【請求項９】
第一導電型高濃度半導体基板上に低濃度不純物エピタキシャル層を形成する工程と、
選択的にエッチングして、前記低濃度不純物エピタキシャル層を貫通し、前記第一導電型高濃度半導体基板に接続するトレンチを形成する工程と、
熱処理により、不純物を前記トレンチ表面から導入し、第一導電型高濃度不純物領域を形成する工程であって、前記第一導電型高濃度不純物領域は、前記トレンチの内壁に沿って前記低濃度不純物エピタキシャル層中に形成されるとともに、前記第一導電型高濃度半導体基板に接続するように形成される、前記第一導電型高濃度不純物領域を形成する工程と、
前記低濃度不純物エピタキシャル層上に絶縁膜を形成し、前記絶縁膜を貫通し、前記第一導電型高濃度不純物領域上に配置されるコンタクトを形成する工程と、
を含む半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
第一導電型高濃度不純物領域を形成する前記工程の前に、前記トレンチ表面上に、ポリシリコン薄膜を形成する工程を含む半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
第一導電型高濃度不純物領域を形成する前記工程における前記不純物の導入は、前記トレンチ表面上に、ポリシリコン薄膜を形成しポリシリコンを介して不純物の導入を行う半導体装置の製造方法。
【請求項１２】
請求項９乃至１１のいずれかに１項記載の半導体装置の製造方法において、
前記第一導電型高濃度不純物領域を形成する工程の後に、前記トレンチを前記第一導電型高濃度不純物領域と異なる材料で充填する工程を含む半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、
前記第一導電型高濃度半導体基板上に低濃度不純物エピタキシャル層を形成する工程は、前記第一導電型高濃度半導体基板上に第一導電型の第一低濃度不純物エピタキシャル層を形成し、第一導電型の前記第一低濃度不純物エピタキシャル層上に、第二導電型の第二低濃度不純物エピタキシャル層を形成する工程を含む半導体装置の製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置製造方法及びパワーアンプ素子に関する。
【背景技術】
【０００２】
パワーアンプ素子（ディスクリート、ＩＣ等）をワイヤボンディングした場合、ワイヤのインダクタンスによりアンプのゲインが低下する。このゲイン低下は、エミッタ端子またはＩＣのＧｎｄ端子において特に顕著となる。これは、出力トランジスタのＶＢＥ（ベース・エミッタ間電圧）がエミッタに直列に接続されたワイヤのインダクタンスにより低下するためである。例えば、長さ０．３ｍｍのボンディングワイヤは０．２ｎＨ程度のインダクタンスを有する。これに２．４ＧＨｚで１００ｍＡ振幅の交流電流を流すとＶＢＥの低下によりゲインが４ｄＢ低下すると見積もられる。このゲインの低下を抑えるため、エミッタにボンディングワイヤを用いず、半導体基板をＧＮＤ（接地）とする構造が公開されている。このような構造により、半導体基板までの電流経路を低インダクタンスかつ低抵抗にすることができる。
【０００３】
ここで、従来技術について説明する。従来技術にかかる半導体装置の平面図を図６（ａ）に示す。図６（ｂ）は図６（ａ）のＢ−Ｂ'の断面図である。ウェハー（サブ）の構成は、Ｐ型基板１０１およびその上に形成されたＰ型エピタキシャル層１０３、さらにその上に形成されたＮ型エピタキシャル層１０５からなる。基板コンタクト１０７は、以下のようにして形成できる。ウェハー表面からＰ型基板１０１までエッチングを行い、そこへ高濃度ドープポリシリコン１０９を充填する。さらに、基板コンタクト１０７の高濃度ドープポリシリコン１０９上に端子が設けられている。特許文献１には、コンタクト１１１のとり方は明示されていないが、上記と同様の構造が記載されている。導電路は、ウェハー上面側のコンタクト１１１から、高濃度ドープポリシリコン１０９を介して、Ｐ型基板１０１へ接続する動作ルートとなる。
【０００４】
また、特許文献２には、図７（ｄ）に示すような半導体装置の構造が記載されている。かかる半導体装置の製造工程を図７（ａ）乃至（ｄ）に示す。ＭＯＳＩＣを形成するに際してはＰ−型シリコン基板２０１上に、Ｎ−型シリコンエピタキシャル層２０２、および酸化膜２０３が順次形成されている。さらに、酸化膜２０３上に素子分離領域幅に対応する開口幅２０５を有するレジスト膜２０４が形成され、エッチングにより酸化膜２０３を貫いてＰ−型シリコン基板２０１に達するＵ字形溝２０６が形成される（図７（ａ））。次いで、Ｂ（ホウ素）のイオン注入を行うことで、Ｕ字形溝２０６の内面、特に底面に選択的に高濃度Ｂ注入領域２０７が形成される（図７（ｂ））。レジスト膜２０４を除去後、Ｕ字形溝２０６内に１０００℃程度の温度で行われる通常のシリコンの選択エピタキシャル成長技術によってシリコンが表出しているＵ字形溝２０６の内面に選択的にノンドープシリコンを成長させる。その際、同時にシリコンエピタキシャル層内に高濃度Ｂ注入領域２０７からＢのオートドーピングがなされ、Ｕ字形溝２０６内にＰ＋型シリコンエピタキシャル層２０８が形成される（図７（ｃ））。最後に、Ｐ＋型シリコンエピタキシャル層２０８の表面に酸化膜２０９を形成する（図７（ｄ））。以上の工程により、半導体装置の素子分離領域が形成されることが開示されている。
【０００５】
さらに、特許文献３には図８（ａ）乃至（ｃ）および図９（ａ）乃至（ｃ）に示す、以下の製造工程により製造される半導体装置の構造が記載されている。Ｎ＋型シリコン支持基板３０１上にＳＯＩ用酸化膜３０２を介してＳＯＩ基体３０３（Ｎ＋型シリコン層とＮ型エピタキシャルシリコン層とを合わせてＳＯＩ基体３０３と称する）が積層されている。ＳＯＩ基体３０３を貫通し、ＳＯＩ用酸化膜３０２を表出する基板コンタクト用Ｕ字形溝３０６が形成され、さらにＳＯＩ用酸化膜３０２を選択的に除去する（図８（ａ））。ＳＯＩ用酸化膜３０２の除去部３０８の側面を含む基板コンタクト用Ｕ字形溝３０６の表面およびＳＯＩ基体３０３の表面上に、ノンドープポリシリコン層３０９が堆積される（図８（ｂ））。ノンドープポリシリコン層３０９上に導電性不純物を含んだスピンオングラス（ＳＯＧ）層３１０を塗布する。その後、熱処理によりスピンオングラス層３１０から不純物を固相拡散させて、ノンドープポリシリコン層３０９に導電性を付与する（導電性が付与されたＮ＋型ポリシリコン層３１２の形成）（図８（ｃ））。エッチバック処理によりＳＯＩ基体３０３上のスピンオングラス層３１０を選択的に除去し、基板コンタクト用Ｕ字形溝３０６の上面に残留するスピンオングラス層３１０を平坦化する（図９（ａ））。以上より、基板コンタクト用Ｕ字形溝３０６を介して、導電性が付与されたＮ＋型ポリシリコン層３１２によって、Ｎ＋型シリコン支持基板３０１上からＳＯＩ基体３０３上に電源電極（図示なし）が導出される。この電源電極の、Ｎ＋型シリコン支持基板３０１に対するコンタクト抵抗を低くできることが記載されている。さらに、基板上面に表出したＮ＋型ポリシリコン層３１２を除去する（図９（ｂ））。ノンドープポリシリコンを堆積し、基板コンタクト電極となる領域にＮ型不純物を高濃度にイオン注入し、Ｎ＋型シリコン支持基板３０１にＮ＋型ポリシリコン層３１２を介して接続するＮ＋型基板コンタクト電極３１１が形成される。
【特許文献１】特開平１１−２１４３９８号公報
【特許文献２】特開昭５９−２３２４３９号公報
【特許文献３】特開平５−１０９８８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。図６に示す構造では、導電路として高濃度ドープポリシリコン１０９を使用している。しかしながら、ポリシリコンは高濃度にドープしても抵抗率は依然として高く、低抵抗化には限界がある。そのため、低抵抗の導電路を得るためには依然として改善の余地があった。
【０００７】
また、特許文献２は素子分離領域の形成方法に関するものであり、低抵抗の導電路は得られていない。特許文献２においては、基板としてＰ−型シリコン基板２０１、すなわち低濃度シリコン基板を用いている。しかしながら、ウェハー上面から裏面まで低抵抗で接続される基板コンタクトでは、高濃度基板を用いることが必須であり、低濃度シリコン基板では基板コンタクトを特性上実現できない。さらに、特許文献２では、コンタクトは形成されていない。
【０００８】
さらに、特許文献３において、導電性不純物を含んだスピンオングラス層から熱処理によって不純物をノンドープポリシリコン層に拡散させている。しかしながら、高濃度なスピンオングラス層からの十分な不純物拡散は容易ではない。これは、特に、ホウ素（Ｂ）の拡散係数が小さい等の理由によるものである。また、スピンオングラスでＵ字形溝を隙間なく埋めることが困難であるという問題がある。したがって、低抵抗の導電路が得られない場合がある。
【０００９】
本発明は上記事情に鑑みてなされたものであり、ウェハー上面側から基板までの電流経路を低抵抗にすることができる半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明によれば、第一の導電型高濃度半導体基板と、前記第一導電型高濃度半導体基板上に設けられた低濃度不純物エピタキシャル層とを備え、前記第一導電型高濃度半導体基板に接続するトレンチが前記低濃度不純物エピタキシャル層に設けられている半導体装置であって、前記トレンチの内壁に沿って少なくとも前記低濃度不純物エピタキシャル層中に形成されるとともに、前記第一導電型高濃度半導体基板に接続された第一導電型高濃度不純物領域と、前記第一導電型高濃度不純物領域上に形成されたコンタクトとを、有する半導体装置が提供される。
【００１１】
本発明によれば、トレンチに沿って、エピタキシャル層中に高濃度不純物領域が形成されている。かかる高濃度不純物領域を低抵抗導電路として用いることができ、コンタクト上面から高濃度不純物領域を介して、基板までの低抵抗かつ低インダクタンスの導電路が実現される。
【００１２】
また本発明によれば、第一の導電型高濃度半導体基板と、前記第一導電型高濃度半導体基板上に設けられた低濃度不純物エピタキシャル層とを備え、前記第一導電型高濃度半導体基板に接続するトレンチが前記低濃度不純物エピタキシャル層に設けられている半導体装置であって、前記トレンチの内壁に沿って少なくとも前記低濃度不純物エピタキシャル層中に形成されるとともに、前記第一導電型高濃度半導体基板に接続された第一導電型高濃度不純物領域と、前記第一導電型高濃度不純物領域上に形成されたコンタクトとを、エミッタ端子として備えた、パワーアンプ素子が提供される。
【００１３】
本発明によれば、トレンチに沿って、エピタキシャル層中に高濃度不純物領域が形成されており、かかる高濃度不純物領域を低抵抗導電路として用い、コンタクト上面から高濃度不純物領域を介して、基板までの低抵抗かつ低インダクタンスの導電路が、パワーアンプ素子のエミッタに接続されているので、通常エミッタ端子に用いられるボンディングワイヤのインダクタンスによるゲイン低下をなくし、ハイゲイン特性が得られる。
【００１４】
また、本発明によれば、前記第一導電型高濃度半導体基板上に低濃度不純物エピタキシャル層を形成する工程と、選択的にエッチングして、前記低濃度不純物エピタキシャル層を貫通し、前記第一導電型高濃度半導体基板に接続するトレンチを形成する工程と、熱処理により、不純物を前記トレンチ表面から導入し、第一導電型高濃度不純物領域を形成する工程であって、前記第一導電型高濃度不純物領域は、前記トレンチの内壁に沿って少なくとも前記低濃度不純物エピタキシャル層中に形成されるとともに、前記第一導電型高濃度半導体基板に接続するように形成される、前記第一導電型高濃度不純物領域を形成する工程と、前記低濃度不純物エピタキシャル層上に絶縁膜を形成し、前記絶縁膜内を貫通し、前記第一導電型高濃度不純物領域上に配置されるコンタクトを形成する工程とを含む半導体装置の製造方法が提供される。
【００１５】
本発明の製造方法によれば、トレンチを形成して、その表面から不純物を導入することにより、高濃度半導体基板へ接続する高濃度不純物領域からなる低抵抗の導電路を形成することができる。かかる方法により製造される半導体装置においては、コンタクト上面から高濃度不純物領域を介して、基板までの低抵抗導電路が実現されている。
【発明の効果】
【００１６】
本発明によれば、コンタクト上面から基板まで低抵抗かつ低インダクタンスの導電路を有する半導体装置が提供される。かかる半導体装置をパワーアンプ素子等に用いた場合、ハイゲイン特性等が実現される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
（第一の実施形態）
図１（ａ）および（ｂ）に、第一の実施形態における半導体装置を示す。第１の実施の形態にかかる半導体装置は、第一導電型高濃度半導体基板１０１と、第一導電型高濃度半導体基板１０１上に設けられた低濃度不純物エピタキシャル層１０３および１０５とを備え、前記第一導電型高濃度半導体基板１０１に接続されたトレンチ１１０が低濃度不純物エピタキシャル層１０３および１０５に設けられている半導体装置であって、トレンチ１１０の内壁に沿って少なくとも低濃度不純物エピタキシャル層１０３および１０５中に形成されるとともに、第一導電型高濃度半導体基板１０１に接続された第一導電型高濃度不純物領域１１２と、第一導電型高濃度不純物領域１１２上に形成されたコンタクト１１１と、を有する。
図１において、図１（ａ）は本実施形態の半導体装置の平面図、図１（ｂ）は図１（ａ）のＡ−Ａ'断面図である。図１に示す半導体装置の構成は、高濃度不純物のＰ型基板１０１、Ｐ型基板１０１の上に設けられた低濃度不純物のＰ型エピタキシャル層１０３、およびさらにその上に形成された低濃度不純物のＮ型エピタキシャル層１０５を含む。
【００１９】
Ｐ型基板１０１は導電路として機能する。高濃度にドープされたＰ型基板１０１を用いることにより、抵抗を減少させることができる。また、低濃度にドープされたエピタキシャル層（Ｐ型エピタキシャル層１０３）をＰ型基板１０１上に配置する。これによって、Ｐ型基板１０１とＮ型エピタキシャル層１０５との接合容量の低減を図ることができる。また、Ｎ型エピタキシャル層１０５を形成する目的は、図２に示すように、基板コンタクト１０７とＮＰＮトランジスタ５０６を共存させるために必要とし、Ｎ型エピタキシャル層１０５はＮＰＮトランジスタ５０６のコレクタ領域として使用され、更にＮ型エピタキシャル層１０５内にＮＰＮトランジスタ５０６のベース５０３とエミッタ５０４及びコレクタ用コンタクトとＮ型＋の埋込領域５０１を接続するＮ＋型拡散層コレクタ５０２が形成される。また、Ｐ型エピタキシャル層１０３はＮＰＮトランジスタ５０６のコレクタとして使用される埋込領域５０１とＰ型基板１０１間の低容量化のために形成される。
【００２０】
さらに、Ｐ型基板１０１に接続するトレンチ１１０がＰ型エピタキシャル層１０３およびＮ型エピタキシャル層１０５に設けられている。さらに、トレンチ１１０の周辺には、トレンチ１１０の内壁に沿って少なくともＰ型エピタキシャル層１０３中およびＮ型エピタキシャル層１０５中に形成されるとともに、Ｐ型基板１０１と同一導電型高濃度不純物領域１１２が設けられている。また、第一導電型高濃度不純物領域１１２は、トレンチ１１０の内壁に沿って、Ｐ型基板１０１に接続するように設けられている。例えば、Ｎ型エピタキシャル層１０５の上面からＰ型基板１０１までの領域全てに拡散された第一導電型高濃度不純物領域１１２がトレンチ１１０の内壁に沿って設けられる。かかる第一導電型高濃度不純物領域１１２は、ウェハー上面からＰ型基板１０１までの導電路としての働きを有するものである。本実施形態の半導体装置は、さらに第一導電型高濃度不純物領域１１２上に形成されたコンタクト１１１を含む。
【００２１】
上記の構成により、コンタクト上面から第一導電型高濃度不純物領域１１２を介して、Ｐ型基板１０１までの導電路が形成される。かかる第一導電型高濃度不純物領域１１２は、トレンチ内壁のエピタキシャル層側に形成され、高濃度にドープされたポリシリコンと比較して低抵抗の導電路が実現される。
【００２２】
図３は本実施形態の基板コンタクト構造トランジスタ４０１を用いたパワーアンプ回路図である。電源電圧端子４０３に、電圧（回路動作に必要な電圧、または回路駆動電圧）が印加されると、ダイオード接続されたＴｒ２個並列接続基板コンタクト構造トランジスタ４０１がＯＮ状態になるため電源電圧端子４０３から、その複数の直列抵抗４０２、及びダイオード接続されたＴｒ２個並列接続基板コンタクト構造トランジスタ４０１を介して、ＧＮＤ端子４０４に電流が流れる。そして、前記電流が複数の直列抵抗４０２を流れると電源電圧端子４０３に印加された電圧から電圧降下が生じ、それが入力端子４０５の電圧になる（１０個並列抵抗４０２は低抵抗のため電圧降下が小さい）。入力端子４０５の電圧は、Ｔｒ２０個並列接続基板コンタクト構造トランジスタ４０１のＶＢＥ以上の電圧になるように設計されているため、Ｔｒ２０個並列接続基板コンタクト構造トランジスタ４０１はＯＮ状態になり、出力端子４０６（電流を供給するために電圧印加されている）から、Ｔｒ２０個並列接続された基板コンタクト構造トランジスタ４０１を介してＧＮＤ端子４０４に電流が流れる。すなわちこのパワーアンプ回路素子は、入力端子４０５より小振幅のＲＦ信号が入力されるとＴｒ２０個並列回路接続基板コンタクト構造トランジスタ４０１によってゲイン倍された大振幅のＲＦ信号が出力端子４０６より出力される。基板コンタクト構造トランジスタ４０１を用いることによる効果は、通常エミッタ端子に用いられるボンディングワイヤのインダクタンスによるゲイン低下をなくし、ハイゲイン特性を確立できる。
【００２３】
本実施形態のような構造を有する半導体装置は、例えば、以下に説明する方法により製造することができる。以下、本実施形態における半導体装置の製造方法について、図４（ａ）乃至（ｄ）を参照しながら説明する。製造される半導体装置の構造は図１に示す上記実施形態の半導体装置の構造と同様である。
【００２４】
まず、Ｐ型基板１０１上に低不純物濃度のＰ型エピタキシャル層１０３を形成し、さらにＰ型エピタキシャル層１０３上に低不純物濃度のＮ型エピタキシャル層１０５を形成する。本実施形態では、例えば単結晶シリコンからなるエピタキシャル層を形成し、これらを低濃度にドープする。Ｐ型基板１０１は、高濃度に不純物をドープすることで、その抵抗が減少する。例えば、比抵抗が０．０１Ωｃｍ以下となる。Ｐ型エピタキシャル層１０３は低濃度にドープし、その比抵抗は例えば、１０Ωｃｍ以上となる。さらにＰ型エピタキシャル層１０３の上に、比抵抗が例えば１Ωｃｍ程度のＮ型エピタキシャル層１０５を形成する。このような構造とすることで、Ｐ型基板１０１とＮ型エピタキシャル層１０５との接合容量を減少させることができる。
【００２５】
続いて、Ｎ型エピタキシャル層１０５上に酸化膜１０６を形成し、パターニングする。酸化膜１０６をマスクとした異方性エッチングにより、Ｎ型エピタキシャル層１０５およびＰ型エピタキシャル層１０３を貫通し、Ｐ型基板１０１に接続するトレンチ１１０を形成する（図４（ａ））。このような形状のトレンチ１１０を形成することで、後述のＰ型基板１０１に接続する第一導電型高濃度不純物領域１１２を形成することができる。その後、トレンチ１１０表面において、Ｐ型エピタキシャル層１０３およびＮ型エピタキシャル層１０５が露出した状態でウェハーを拡散炉に入れる。その後、ボロンの不純物が存在する雰囲気下で、高濃度不純物拡散を行う。不純物がトレンチ１１０の露出表面から少なくともＰ型エピタキシャル層１０３中およびＮ型エピタキシャル層１０５中に拡散される。これにより、少なくとも低濃度エピタキシャル層側のトレンチ１１０内壁に沿って形成されるとともに、Ｐ型基板１０１に接続する第一導電型高濃度不純物領域１１２が形成される。  
【００２６】
第一導電型高濃度不純物領域１１２が形成された後、トレンチ１１０をポリシリコン１１５で充填する（図４（ｂ））。ここで、トレンチ１１０を充填するポリシリコン１１５は任意の濃度のものを用いることができる。例えば、高濃度にドープされたポリシリコンに限定されず、低濃度またはノンドープのポリシリコンを用いてトレンチ１１０を充填してもよい。上述の通り、第一導電型高濃度不純物領域１１２を低抵抗導電路として用いることができるので、本実施形態では、トレンチ１１０を充填する材料の選択の自由度が増大する。
【００２７】
トレンチ１１０充填後、ポリシリコン１１５に対してドライエッチング処理を行い、余分なポリシリコン１１５を取り除く。この時の酸化膜１０６がポリシリコンドライエッチングのエッチングストッパーになる（図４（ｃ））。その後、酸化膜１０６の上に絶縁膜１１３を形成する(図４（ｄ））。さらに、第一導電型高濃度不純物領域１１２上に、絶縁膜１１３と酸化膜１０６を貫通するコンタクト１１１を形成する。コンタクト１１１は、Ｎ型エピタキシャル層１０５上面に露出した第一導電型高濃度不純物領域１１２上に少なくともその一部が重なるように選択的に形成する（図４（ｄ））。このようなコンタクト１１１は、例えば以下のように形成することができる。コンタクト１１１は、トレンチ周囲に形成された第一導電型高濃度不純物領域１１２を全て含むように大きく形成するか、第一導電型高濃度不純物領域１１２上に少なくともその一部が接続するように細いコンタクトをリング状あるいは複数断片的に配置しても良い。従って、トレンチを充填した材料に必ずしも接続させる必要はない。こうして、ウェハー上面に形成されるコンタクト１１１から第一導電型高濃度不純物領域１１２を介して、Ｐ型基板１０１に接続する電流経路の動作ルートを有する半導体装置が形成される。
【００２８】
第一導電型高濃度不純物領域１１２形成後、その後の熱処理工程の温度または時間が不純物拡散の際と比較して低い温度または少ない時間で行う場合、第一導電型高濃度不純物領域１１２における不純物がポリシリコン等のトレンチ１１０の充填物へ再拡散する恐れが少ない。したがって、第一導電型高濃度不純物領域１１２が低濃度化する恐れも少ない。トレンチ１１０埋設後のドライエッチングも通常通り処理してよい。
【００２９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
例えば、上記実施形態では、Ｐ型基板１０１上にＰ型エピタキシャル層１０３、Ｎ型エピタキシャル層１０５を順次形成したが、Ｐ型エピタキシャル層のみでもよい。この場合、バイポーラトランジスタのＮ型コレクタ領域は例えばイオン注入で形成する。また、基盤としてＰ型基板を用いる例について説明したが、これに限られず、Ｎ型基板を用いてもよい。Ｎ型基板を用いる場合、Ｎ型基板上に、Ｐ型エピタキシャル層が形成される、または、Ｐ型エピタキシャル層、Ｎ型エピタキシャル層が順次形成される。
【００３０】
また、上記実施形態では、トレンチ１１０の充填物としてポリシリコン１１５を用いたが、これに限定されない。本発明では、エピタキシャル層に低抵抗導電路が形成されるため、トレンチ１１０内部の充填物の選択の幅が広がる。例えば、充填物として、第一導電型高濃度不純物領域１１２とは異なる材料を用いてよく、例えば、酸化膜等の絶縁物を埋め込んでもよい。
【００３１】
また、本発明によって実現した低抵抗および低インダクタンス値を更に下げるためには、上述した手法によって形成されたトレンチおよびコンタクトを複数並べてメタル（金属配線）で接続すればよいことは、言うまでもない。
【００３２】
（第二の実施形態）
以下、本実施形態における半導体装置の製造方法について、図５（ａ）乃至（ｄ）を参照しながら説明する。トレンチ１１０を形成する工程までは、上記実施形態と同様である。
【００３３】
次に、トレンチ１１０表面全体と酸化膜１０６表面全体にポリシリコン１０８ａを薄く成長させる。続いて、高濃度のボロン拡散を行い、トレンチ側面の低濃度エピタキシャル領域および底面に第一導電型高濃度不純物領域１１２を形成する。また、第一導電型高濃度不純物領域１１２はトレンチ１１０の形状に沿って、Ｐ型基板１０１に接続するように形成される。ここで、ポリシリコン１０８ａの濃度は任意であり、第一導電型高濃度不純物領域１１２を効率よく形成する観点から、好ましくはノンドープのポリシリコンでもよい。あるいは、ポリシリコン１０８ａの成長がなくてもよい。
【００３４】
第一導電型高濃度不純物領域１１２を形成した後、ウェハー上面を覆い、トレンチ１１０を埋め込むようにポリシリコン１０８ｂを充填する（図５（ｂ））。ここでのポリシリコン１０８ｂの濃度は、特に限定されず任意であるがノンドープでもよい。
【００３５】
トレンチ１１０埋設後、ポリシリコン１０８ａ、１０８ｂに対してドライエッチング処理を行い、余分なポリシリコン１０８ａ、１０８ｂを取り除く。この時の酸化膜１０６がポリシリコンドライエッチングのエッチングストッパーになる（図５（ｃ））。ついで、酸化膜１０６の上に絶縁膜１１３を形成する。そして、絶縁膜１１３と酸化膜１０６を貫通し、第一導電型高濃度不純物領域１１２に接続するコンタクト１１１を形成する。コンタクト１１１は、Ｎ型エピタキシャル層１０５上面に露出した第一導電型高濃度不純物領域１１２上に少なくともその一部が重なるように選択的に形成する（図５（ｄ））。
こうして、上記実施形態と同様、ウェハー上面に形成されるコンタクト１１１から第一導電型高濃度不純物領域１１２を介して、Ｐ型基板１０１に接続する電流経路の動作ルートを有する半導体基板が形成される。
【００３６】
本実施形態では、Ｐ型基板１０１までの導電路として、従来のようなポリシリコンの代わりに、エピタキシャル層に低抵抗の第一導電型高濃度不純物領域１１２を形成する。かかる第一導電型高濃度不純物領域１１２は単結晶シリコンを用いているため、ポリシリコンに比べ、抵抗が数倍〜１０倍以上低くなる。具体的には、ポリシリコンは厚さ０．３μｍ程度でシート抵抗が１００Ω／□程度である。一方、トレンチ１１０内壁に沿って形成された単結晶シリコンの第一導電型高濃度不純物領域１１２では、シート抵抗を大きく低減することができ、例えば、１０００℃乃至１０３０℃で２０分程度のボロン拡散を行うことで、厚さ０．３μｍ以下で２０Ω／□以下のシート抵抗が実現できる。そして、コンタクト１１１を第一導電型高濃度不純物領域１１２上に形成することで、ウェハー表面からＰ型基板１０１に電気的に接続する低抵抗導電路が確保される。したがって、電流経路の低抵抗化が実現される。
【００３７】
また、本実施形態では、トレンチ１１０周辺に低抵抗導電路が形成されているため、トレンチ１１０内部は導電経路として用いる必要がない。したがって、トレンチ１１０内部を充填する材料の選択の自由度が増大する。例えば、ポリシリコンでトレンチ１１０を充填する場合、ポリシリコンの濃度は特に限定されず、低濃度またはノンドープのポリシリコンであってもよい。したがって、高濃度にドープされたポリシリコンの成長装置を必要としない。また、たとえ高濃度にドープされたポリシリコンを用いたとしても、トレンチ１１０内壁を覆うように形成された第一導電型高濃度不純物領域１１２の抵抗はポリシリコンと比較して著しく低い。そのため、第一導電型高濃度不純物領域１１２が導電路として働き、トレンチ１１０内部のポリシリコンは導電経路として寄与しない。本実施形態では、トレンチ１１０をノンドープポリシリコン等で充填しても、Ｐ型基板１０１までの低抵抗導電路を形成できる。
【００３８】
本実施形態においては、コンタクト１１１が第一導電型高濃度不純物領域１１２上に形成され、コンタクト１１１に接続する電極等からＰ型基板１０１までの低抵抗導電路が実現される。例えば、Ｐ型基板１０１の裏面、すなわちコンタクト１１１、トレンチ１１０等が形成されている面と反対側の面をＧＮＤ（接地）とし、コンタクト１１１をＧＮＤコンタクトとして使用することができる。
【００３９】
本実施形態の半導体装置は、高周波用の製品等に好ましく用いることができる。例えば、本実施形態の半導体装置はパワーアンプ素子の一部として用いることができる。本実施形態の基板コンタクトをパワーアンプ素子のエミッタ接地として用いた場合、エミッタインダクタンスの低減効果によるゲインの向上、グランドボンディングワイヤーおよびパッドの削減によるチップ面積の縮小、組立コストの低減、および小型パッケージ化が可能となる等の種々の利点が得られる。したがって、本実施形態の半導体装置を用いて、小型および低価格のパワーアンプ素子を実現できる。
【図面の簡単な説明】
【００４０】
【図１】第１の実施の形態に係る半導体装置を示した平面図および断面図である。
【図２】第１の実施の形態に係る半導体装置の断面図である。
【図３】パワーアンプ素子の回路図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図６】従来技術に係る半導体装置の平面図および断面図である。
【図７】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図８】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【図９】従来技術に係る半導体装置の製造方法を説明する工程断面図である。
【符号の説明】
【００４１】
１０１    Ｐ型基板
１０３    Ｐ型エピタキシャル層
１０５    Ｎ型エピタキシャル層
１０６    酸化膜
１０７    基板コンタクト
１０８ａ    ポリシリコン
１０８ｂ    ポリシリコン
１０９    高濃度ドープポリシリコン
１１０    トレンチ
１１１    コンタクト
１１２    第一導電型高濃度不純物領域
１１３    絶縁膜
１１５    ポリシリコン
２０１    Ｐ−型シリコン基板
２０２    Ｎ−型シリコンエピタキシャル層
２０３    酸化膜
２０４    レジスト膜
２０５    開口幅
２０６    Ｕ字形溝
２０７    高濃度Ｂ注入領域
２０８    Ｐ＋型シリコンエピタキシャル層
２０９    酸化膜
３０１    Ｎ＋型シリコン支持基板
３０２    ＳＯＩ用酸化膜
３０３    ＳＯＩ基体
３０６    基板コンタクト用Ｕ字形溝
３０８    ＳＯＩ用酸化膜除去部
３０９    ノンドープポリシリコン層
３１０    導電性不純物を含んだスピンオングラス層
３１１    Ｎ＋型基板コンタクト電極
３１２    Ｎ＋型ポリシリコン層
４０１    基板コンタクト構造トランジスタ  
４０２    抵抗  
４０３    電源電圧端子  
４０４    ＧＮＤ端子  
４０５    入力端子  
４０６    出力端子  
５０１    埋込領域  
５０２    Ｎ＋型拡散層コレクタ  
５０３    ベース  
５０４    エミッタ  
５０５    メタル（金属配線）  
５０６    ＮＰＮトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009277851.tif 000009
【図８】
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【図９】
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