(57)【要約】【課題】負荷の変化に対応して所望の一定電圧又は階段状ステップ電圧を得ることが出来る電圧レギュレータ回路を提供する。【解決手段】駆動電圧を生成する電圧レギュレータ部１０と、所定の抵抗値に切換えてダンピング抵抗の設定を行うダンピング抵抗切換部２０とを有し、生成された駆動電圧が、負荷の変化に応じて抵抗値を切換えて設定されたダンピング抵抗６を介して、負荷７に印加される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体集積回路において、負荷に対して駆動電圧を印加する電圧レギュレータ回路であって、
前記駆動電圧を生成する電圧レギュレータ部と、所定の抵抗値に切換えてダンピング抵抗の設定を行うダンピング抵抗切換部とを有し、
前記生成された駆動電圧が、前記負荷の変化に応じて抵抗値を切換えて設定された前記ダンピング抵抗を介して、前記負荷に印加されることを特徴とする電圧レギュレータ回路。
【請求項２】
前記電圧レギュレータ部は、前記負荷の変化の都度、階段状ステップ電圧である前記駆動電圧を生成し、前記階段状ステップ電圧は、前記負荷の変化に応じて抵抗値を切換えて設定された前記ダンピング抵抗を介して、前記負荷に印加されることを特徴とする請求項１に記載の電圧レギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータ回路に係り、より詳しくは、半導体集積回路において、負荷に対して駆動電圧を印加する電圧レギュレータ回路に関する。
【背景技術】
【０００２】
ＮＯＲ型フラッシュメモリにおいて、プログラム時におけるワード線駆動電圧は、階段状ステップ電圧がしばしば使用される。図３は、従来の電圧レギュレータ回路を示す回路図である。図３において、演算増幅器１の反転入力端は、基準電圧Ｖｅｒｆに接続され、非反転入力端は、駆動電圧設定用抵抗４に一端と駆動電圧トリミング用抵抗３の一端との接続点に接続されている。また出力端は、ＰＭＯＳ駆動トランジスタ２のゲートの接続されている。駆動電圧設定用抵抗４の他端は、グランドＧＮＤに接続され、駆動電圧トリミング用抵抗３の他端は、ＰＭＯＳ駆動トランジスタ２のドレインと出力端Ｖｏｕｔとに接続されている。ＰＭＯＳ駆動トランジスタ２のソースは、高電位の書き込み用電源ＶＰＰに接続されている。また出力端Ｖｏｕｔは、負荷７に接続されている。
【０００３】
階段状ステップ電圧は、駆動電圧トリミング用抵抗３がトリミング信号Ｔｒｉｍｍｉｎｇにより所定の値に制御されて設定されることにより、駆動電圧設定用抵抗４と駆動電圧トリミング用抵抗３との接続ノードの電位が階段状に変化し、演算増幅器１にフィードバックされて、階段状のステップ電圧が一定になるよう制御される。これにより、出力端Ｖｏｕｔには、（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｅｆの階段状ステップ電圧が現れる。Ｒ１、Ｒ２は、それぞれ、駆動電圧トリミング用抵抗３と駆動電圧設定用抵抗４との抵抗値である。
【０００４】
ところがこの駆動電圧は、演算増幅器１のフィードバック回路の安定性等の問題により、実際には階段状のエッジ部分がオーバーシュートした駆動電圧波形になってしまうことが少なくない。図４は、従来の電圧レギュレータ回路の駆動電圧を示す駆動電圧波形図である。図４において、実線は、従来の電圧レギュレータ回路の駆動電圧波形を示している。
【０００５】
図４における破線で示すように、このオーバーシュートを無くすため、ダンピング抵抗を用いる方法がある。図５は、ダンピング抵抗を挿入した従来の電圧レギュレータ回路を示す回路図である。この回路は、図３の電圧レギュレータ回路において、駆動電圧トリミング用抵抗３とＰＭＯＳ駆動トランジスタ２のドレインとの接続ノードと、出力端Ｖｏｕｔとの間に、ダンピング抵抗６が挿入されて構成されている。
【０００６】
ところで、この電圧レギュレータ回路の出力電圧をＮＯＲ型フラッシュメモリのワード線の駆動電圧として用いる場合、ダンピング抵抗の値は、書き込み、消去等の通常の動作モードにおけるワード線の負荷容量に最適化して設定される。しかし、製造工程のＧＯ／ＮＧテストにおいては、テスト時間を短縮するために、一括して駆動するワード線の本数を通常の動作モードより大幅に増やしてテストを行う。この場合、駆動すべき負荷容量は通常の動作モードよりかなり大きくなるため、通常の動作モードに最適化されたダンピング抵抗を通して駆動すると、駆動電圧が所定時間内に所定の値に到達しないことになる。
【０００７】
図６は、ダンピング抵抗を挿入した従来の電圧レギュレータ回路の駆動電圧を示す駆動電圧波形図である。図６において、破線は通常モードにおける駆動電圧波形を示し、最適化された駆動が行われている。実線はＧＯ／ＮＧテストにおける駆動電圧波形を示し、駆動電圧が所定時間内に所定の値に到達しないことが分かる。特許文献１には、対象素子を流れる電流をダンピングするダンピング抵抗と、ダンピング抵抗の抵抗値を切換える切換手段とを有し、切換手段は、電流立ち上げ時はダンピング抵抗の抵抗値を抑え、その後増やして、電流を素早く立ち上がらせる、旨の記載がある。
【特許文献１】特開２００３−１５０２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような問題を解決するためになされたものであり、その目的は、負荷の変化に対応して所望の一定電圧又は階段状ステップ電圧を得ることが出来る電圧レギュレータ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の電圧レギュレータ回路は、半導体集積回路において、負荷に対して駆動電圧を印加する電圧レギュレータ回路であって、駆動電圧を生成する電圧レギュレータ部と、所定の抵抗値に切換えてダンピング抵抗の設定を行うダンピング抵抗切換部とを有し、生成された駆動電圧が、負荷の変化に応じて抵抗値を切換えて設定されたダンピング抵抗を介して、負荷に印加されることを特徴とする。
【００１０】
本発明の電圧レギュレータ回路の電圧レギュレータ部は、負荷の変化の都度、階段状ステップ電圧である駆動電圧を生成し、階段状ステップ電圧は、負荷の変化に応じて抵抗値を切換えて設定されたダンピング抵抗を介して、負荷に印加されることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体集積回路によれば、負荷の変化に対応して所望の一定電圧又は階段状ステップ電圧を得ることができる電圧レギュレータ回路を提供すること可能となる。このため、ＮＯＲ型フラッシュメモリのワード線の駆動回路に適用することにより、製造工程のＧＯ／ＮＧテスト等のテストモードにおいて負荷が増大しても、通常の動作モードと同様に内部プログラムシーケンスをそのまま使用して、ワード線に駆動電圧を供給することができる。
【発明を実施するための最良の形態】
【００１２】
本発明による半導体集積回路の実施の形態について、図を用いて説明する。図１は、本発明による電圧レギュレータ回路の第１の実施例を示す回路図である。図１において、電圧レギュレータ部１０は、図３、５と同様に、演算増幅器１、ＰＭＯＳ駆動トランジスタ２、駆動電圧トリミング用抵抗３及び駆動電圧設定用抵抗４から構成されている。ダンピング抵抗切換部２０は、図５のダンピング抵抗６に、相補型ＭＯＳトランジスタスイッチ５が並列に接続されて構成されている。相補型ＭＯＳトランジスタスイッチ５のＮＭＯＳトランジスタ側のゲートは、制御信号ＴＭＥｎａｂｌｅに接続され、ＰＭＯＳトランジスタ側のゲートは、制御信号／ＴＭＥｎａｂｌｅに接続されている。
【００１３】
通常動作モードにおいては、制御信号ＴＭＥｎａｂｌｅはローレベル、制御信号／ＴＭＥｎａｂｌｅはハイレベルとなり、相補型ＭＯＳトランジスタスイッチ５はオフする。これにより、駆動電圧はダンピング抵抗６を通して負荷７に供給されるため、オーバーシュートは抑制され、図６の破線の電圧波形が得られる。一方、大負荷容量となるテストモードにおいては、制御信号ＴＭＥｎａｂｌｅはローレベル、制御信号／ＴＭＥｎａｂｌｅはハイレベルとなり、相補型ＭＯＳトランジスタスイッチ５はオンする。これにより、駆動電圧は、ダンピング抵抗６がショートされ抵抗分が実質見えなくなるため、大負荷容量であってもスムースな立ち上りを見せ、図６の破線の電圧波形が同様に得られる。
【００１４】
図２は、本発明による電圧レギュレータ回路の第２の実施例を示す回路図である。図２において、第２の実施例のダンピング抵抗切換部２０は、図１のダンピング抵抗６に代わり、ダンピング抵抗６−１、６−２、６−３が直列に接続されて挿入され、且つ、相補型ＭＯＳトランジスタスイッチ５に代わり、相補型ＭＯＳトランジスタスイッチ５−１がダンピング抵抗６−１に並列に、相補型ＭＯＳトランジスタスイッチ５−２がダンピング抵抗６−１、６−２に並列に、相補型ＭＯＳトランジスタスイッチ５−３がダンピング抵抗６−１、６−２、６−３に並列に接続されて構成されている。相補型ＭＯＳトランジスタスイッチ５−１、５−２、及び５−３のＮＭＯＳトランジスタ側のゲートは、制御信号ＴＭＥｎａｂｌｅ１〜３にそれぞれ接続され、ＰＭＯＳトランジスタ側のゲートは、制御信号／ＴＭＥｎａｂｌｅ１〜３にそれぞれ接続されている。また、ダンピング抵抗６−１、６−２、６−３の抵抗値は、それぞれ２Ｒｄ、Ｒｄ、Ｒｄである。
【００１５】
この構成により、ダンピング抵抗の切換えは、４段階の切換えが可能となる。例えば出力負荷の軽い動作モードにおいては、制御信号ＴＭＥｎａｂｌｅ１〜３を全てオフ、制御信号／ＴＭＥｎａｂｌｅ１〜３を全てオンにして、相補型ＭＯＳトランジスタスイッチ５−１、５−２、及び５−３を全てオフする。このときダンピング抵抗の総抵抗値は、４Ｒｄとなり、図６の破線の電圧波形を得る。
【００１６】
次にこのモードより負荷容量が２倍になるモードにおいては、制御信号ＴＭＥｎａｂｌｅ１をハイレベル、制御信号／ＴＭＥｎａｂｌｅ１をローレベル、制御信号ＴＭＥｎａｂｌｅ２、３をローレベル、制御信号／ＴＭＥｎａｂｌｅ１をハイレベルにすることで、ダンピング抵抗の総抵抗値は２Ｒｄとなり、抵抗値が１／２になるため、最初のモードと同じ電圧波形の立ち上り特性が得られる。
【００１７】
最初のモードより負荷容量が４倍になるモードにおいては、制御信号ＴＭＥｎａｂｌｅ２をハイレベル、制御信号／ＴＭＥｎａｂｌｅ２をローレベル、制御信号ＴＭＥｎａｂｌｅ１及び制御信号／ＴＭＥｎａｂｌｅ１を無視（Ｄｏ  ｎｏｔ  ｃａｒｅ）、制御信号ＴＭＥｎａｂｌｅ３をローレベル、制御信号／ＴＭＥｎａｂｌｅ３をハイレベルにすることで、ダンピング抵抗の総抵抗値はＲｄとなり、抵抗値が１／４になるため、最初のモードと同じ電圧波形の立ち上り特性が得られる。
【００１８】
さらにそれより大きな負荷容量が加わる場合は、制御信号ＴＭＥｎａｂｌｅ３をハイレベル、制御信号／ＴＭＥｎａｂｌｅ３をローレベル、制御信号ＴＭＥｎａｂｌｅ１、２及び制御信号／ＴＭＥｎａｂｌｅ１、２を無視（Ｄｏ  ｎｏｔ  ｃａｒｅ）とすることにより、全てのダンピング抵抗を見えなくすることで、スムースな立ち上り特性を得ることができる。以上実施例１、２においては、駆動電圧が階段状ステップ電圧である場合について説明したが、トリミング信号Ｔｒｉｍｍｉｎｇを固定するか、又は駆動電圧トリミング用抵抗３及びトリミング信号Ｔｒｉｍｍｉｎｇを削除することにより、所望の一定の駆動電圧を得る構成にしても良い。
【００１９】
以上説明したように、本発明によると、負荷の変化に対応して所望の一定電圧又は階段状ステップ電圧を得ることが出来る電圧レギュレータ回路を提供すること可能となる。このため、ＮＯＲ型フラッシュメモリのワード線の駆動回路に適用することにより、製造工程のＧＯ／ＮＧテスト等のテストモードにおいて負荷が増大しても、通常の動作モードと同様に内部プログラムシーケンスをそのまま使用して、ワード線に駆動電圧を供給することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明による電圧レギュレータ回路の第１の実施例を示す回路図。
【図２】本発明による電圧レギュレータ回路の第２の実施例を示す回路図。
【図３】従来の電圧レギュレータ回路を示す回路図。
【図４】従来の電圧レギュレータ回路の駆動電圧を示す駆動電圧波形図。
【図５】ダンピング抵抗を挿入した従来の電圧レギュレータ回路を示す回路図。
【図６】ダンピング抵抗を挿入した従来の電圧レギュレータ回路の駆動電圧を示す駆動電圧波形図。
【符号の説明】
【００２１】
１  演算増幅器
２  ＰＭＯＳ駆動トランジスタ
３  駆動電圧トリミング用抵抗
４  駆動電圧設定用抵抗
５、５−１〜３  相補型ＭＯＳトランジスタスイッチ
６、６−１〜３  ダンピング抵抗
７  負荷
１０  電圧レギュレータ部
２０  ダンピング抵抗切換部
ＶＰＰ  高電位の書き込み用電源
Ｖｒｅｆ  基準電圧
Ｖｏｕｔ  出力端
ＬｏａｄＣ  負荷
Ｔｒｉｍｍｉｎｇ  トリミング信号
ＴＭＥｎａｂｌｅ  制御信号
／ＴＭＥｎａｂｌｅ  制御信号
ＴＭＥｎａｂｌｅ１〜３  制御信号
／ＴＭＥｎａｂｌｅ１〜３  制御信号
ＧＮＤ  グランド
Ｒ１、２  抵抗値
Ｒｄ  抵抗値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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