(57)【要約】【課題】  選択ワード線の印加電圧を制御して記憶状態を読み出す読み出し処理の高速化を図ることができる不揮発性半導体記憶装置を提供する。【解決手段】  ４以上の記憶状態を有するメモリセルトランジスタ（ＭＴｒ）を備え、記憶状態の夫々が、リファレンス電流に等しいリード電流を流すときのＭＴｒの第１電圧差が判定電圧より大きい第１記憶状態群と小さい第２記憶状態群に分類され、選択ワード線に判定電圧を印加し、センスアンプ回路によりリード電流とリファレンス電流を比較して第１比較結果を出力して、処理対象メモリセルの記憶状態が第１及び第２記憶状態群の何れに属するかを判定する第１読み出し処理と、第１比較結果に応じて設定した電圧変化方向に選択ワード線の印加電圧を単調変化させ、処理対象メモリセルの記憶状態が、第１読み出し処理で判定された記憶状態群に含まれる複数の記憶状態の何れであるかを判定する第２読み出し処理を実行する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
第１電極、第２電極、第３電極及び電荷を蓄積保持可能な電荷保持部を有し、前記第１電極と前記第２電極の間の第１電圧差に対する前記第２電極と前記第３電極の間に流れるリード電流の関係を示す電流・電圧特性で規定される複数の記憶状態の夫々に対応する４値以上の情報を記憶可能なメモリセルトランジスタと、
前記メモリセルトランジスタの前記記憶状態を読み出す読み出し処理時に、前記メモリセルトランジスタの前記第１電極に接続されたワード線に対し、所定の読み出し電圧条件で電圧を印加するワード線電圧印加回路と、
前記読み出し処理時に、前記メモリセルトランジスタの前記リード電流と所定のリファレンス電流を比較して２値判定を行うセンスアンプ回路と、
前記読み出し処理時に、前記センスアンプ回路における比較結果を記憶するラッチ回路と、を備えた不揮発性半導体記憶装置であって、
前記記憶状態の夫々が、前記リファレンス電流と同じ大きさの前記リード電流を流すときの前記第１電圧差が、所定の判定電圧より大きい前記記憶状態の複数からなる第１記憶状態群と、前記第１電圧差が前記判定電圧より小さい前記記憶状態の複数からなる第２記憶状態群の少なくとも何れか一方に分類され、
前記読み出し処理において、読み出し処理対象の前記メモリセルトランジスタである処理対象メモリセルの前記記憶状態が、前記第１記憶状態群及び前記第２記憶状態群の何れに属するかを判定する第１読み出し処理と、前記処理対象メモリセルの前記記憶状態が、前記第１読み出し処理で判定された前記記憶状態群に含まれる複数の前記記憶状態の何れであるかを判定する第２読み出し処理を実行するように構成され、
前記第１読み出し処理時に、前記ワード線電圧印加回路が、前記判定電圧を前記処理対象メモリセルに接続された前記ワード線である選択ワード線に印加し、前記センスアンプ回路が、前記選択ワード線に前記判定電圧が印加された状態で前記処理対象メモリセルの前記リード電流と前記リファレンス電流を比較して第１比較結果を出力し、
前記第２読み出し処理時に、前記ワード線電圧印加回路が、前記第１比較結果に基づいて前記選択ワード線の印加電圧の変化方向を設定し、少なくとも前記処理対象メモリセルの前記記憶状態が判定されるまで、前記選択ワード線の印加電圧を前記判定電圧から設定した前記変化方向に単調変化させ、前記センスアンプ回路が、少なくとも前記ワード線電圧印加回路により前記選択ワード線の印加電圧が単調変化している間、前記処理対象メモリセルの前記リード電流と前記リファレンス電流を比較して第２比較結果を出力し、
前記第１比較結果と前記第２比較結果に基づいて前記処理対象メモリセルの前記記憶状態を判定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記判定電圧が、前記第１記憶状態群に分類された前記記憶状態の夫々に対応する前記第１電圧差の内、最も小さい前記第１電圧差と、前記第２記憶状態群に分類された前記記憶状態の夫々に対応する前記第１電圧差の内、最も大きい前記第１電圧差の中間の電圧値で規定されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
第１電極、第２電極、第３電極及び電荷保持部を有し、前記第１電極に前記判定電圧が印加された場合に前記リファレンス電流を流すリファレンスセルを備え、
前記ワード線電圧印加回路から出力される前記判定電圧を前記リファレンスセルに印加し、前記リファレンスセルの前記第２電極と前記第３電極の間に流れる電流を前記リファレンス電流として生成するリファレンス電流発生回路を備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、特に、フラッシュメモリ等、電気的に書き込み処理及び消去処理を実行可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き込み処理及び消去処理を実行可能な不揮発性半導体記憶装置として、例えば、フラッシュメモリがあり、フラッシュメモリには、読み出し速度が比較的高速でプログラムの格納に適したＮＯＲ型と、画像や音楽等の大容量データの格納に適したＮＡＮＤ型がある。
【０００３】
ここで、図５は、ＮＯＲ型フラッシュメモリのメモリセルアレイの概略構成例を示している。図５に示すように、ＮＯＲ型フラッシュメモリのメモリセルアレイは、一般的に、メモリセルトランジスタが行及び列方向にマトリクス状に配列され、同一行にあるメモリセルトランジスタのゲート端子を夫々共通のワード線に接続し、同一列にあるメモリセルトランジスタのドレイン端子を夫々共通のビット線に接続して構成されている。
【０００４】
フラッシュメモリを構成するメモリセルトランジスタには、２つの記憶状態“０”及び“１”を保持可能な従来の２値メモリセルだけでなく、近年の技術革新により、１つのメモリセルトランジスタに２ビット以上のデータを保持可能な多値メモリセルがある。ここで、図６（ａ）は、２値メモリセルのしきい値電圧分布を、図６（ｂ）は多値メモリセルの一例として、２ビットのデータを保持可能な４値メモリセルのしきい値電圧分布を夫々示している。
【０００５】
以下、２値メモリセルにおける読み出し処理について簡単に説明する。尚、ここでは、図６（ａ）に示すように、２値メモリセルが、２つの記憶状態“０”と“１”を有している場合を想定して説明する。
【０００６】
読み出し処理では、具体的には、読み出し対象の２値メモリセルのドレイン端子に接続された選択ビット線を、電圧値が約１〜２Ｖになるようにプリチャージする。更に、読み出し対象の２値メモリセルのゲート端子に接続された選択ワード線に対し、記憶状態“１”の２値メモリセルと記憶状態“０”の２値メモリセルを判定するための電圧、例えば、図６（ａ）に示す電圧Ｖｔｈ０を印加し、読み出し対象の２値メモリセルのソース端子を接地する。これにより、読み出し対象の２値メモリセルのソース・ドレイン間にリード電流が流れる。このリード電流を、センスアンプ回路を用いて、所定のリファレンス電流と比較し、リード電流の大きさがリファレンス電流の大きさより小さければ、読み出し対象の２値メモリセルの記憶状態が“０”であると判定し、リード電流の大きさがリファレンス電流の大きさ以上であれば、読み出し対象の２値メモリセルの記憶状態が“１”であると判定する。
【０００７】
多値メモリセルに対する従来の読み出し処理としては、例えば、読み出し対象の４値メモリセルのゲート端子に接続された選択ワード線の印加電圧を単調昇圧し、センスアンプ回路の比較結果が反転したときの印加電圧に基づいて記憶状態を判定する不揮発性半導体記憶装置がある（例えば、特許文献１参照）。
【０００８】
ここで、図７は、特許文献１に記載の不揮発性半導体記憶装置１００の概略部分構成例を示している。不揮発性半導体記憶装置１００は、読み出し処理において、単調昇圧するワード線電圧を生成する電圧発生回路１１２と、電圧発生回路１１２で生成したワード線電圧を４値メモリセル１０のゲート端子に接続するワード線に印加するＸデコーダ１１１と、４値メモリセル１０のドレイン端子に接続するビット線にビット線電圧を印加するＹデコーダ１１３と、４値メモリセル１０のソース・ドレイン間を流れるリード電流Ｉｒｅａｄとリファレンス電流発生回路１１５で生成されたリファレンス電流Ｉｒｅｆの大小を比較するセンスアンプ回路を備えた読み出し回路１１４と、発振回路１１７で生成されたクロック信号ＣＬＫに同期して、電圧発生回路１１２におけるワード線電圧の昇圧に応じてカウンタ動作を行い、読み出し回路１１４の出力反転タイミングにおけるカウンタ値を、読み出しデータ（上位ビットデータＨＤ及び下位ビットデータＬＤ）を出力するカウンタ１１６と、を備えて構成されている。
【０００９】
以下、４値メモリセル１０における読み出し処理について、図６〜図９を基に簡単に説明する。ここで、図８は、不揮発性半導体記憶装置１００における読み出し処理の処理手順を示している。図９（ａ）は、４つの記憶状態の夫々に対応する電流・電圧特性を示しており、図９（ｂ）は、読み出し処理におけるワード線電圧を示しており、図９（ｃ）は、記憶状態の夫々と図７のカウンタ１１６から出力される読み出しデータの上位ビットを示すデータＨＤと下位ビットを示すデータＬＤを示している。
【００１０】
尚、ここでは、４値メモリセル１０が、図６（ｂ）に示すように、４つの記憶状態“００”、“０１”、“１０”及び“１１”を有しており、記憶状態“００”の４値メモリセル１０のしきい値電圧は５．５Ｖ以上、記憶状態“０１”の４値メモリセル１０のしきい値電圧は４．５〜５．５Ｖ、記憶状態“１０”の４値メモリセル１０のしきい値電圧は３．５〜４．５Ｖ、記憶状態“００”の４値メモリセル１０のしきい値電圧は３．５Ｖ以下となっている場合を想定して説明する。また、リファレンス電流Ｉｒｅｆは、約１０μＡに設定されている。
【００１１】
４値メモリセル１０の読み出し処理では、先ず、Ｘデコーダ１１１が、読み出し対象の４値メモリセル１０のドレイン端子に接続された選択ビット線を、電圧値が１〜２Ｖになるようにプリチャージし、読み出し対象の４値メモリセル１０のソース端子を接地する。更に、選択ビット線のプリチャージ後、電圧発生回路１１２が、図９（ｂ）に示すように、３Ｖまで選択ワード線のワード線電圧を昇圧する（ステップ＃２００）。
【００１２】
続いて、電圧発生回路１１２は、読み出し対象の４値メモリセル１０のゲート端子に接続された選択ワード線の印加電圧を、図９（ｂ）に示すように、３．５Ｖまで単調昇圧させる（ステップ＃２０１）。選択ワード線の印加電圧を３．５Ｖに単調昇圧させている間に、読み出し回路１１４の出力が反転した場合、即ち、リード電流Ｉｒｅａｄ＞リファレンス電流Ｉｒｅｆとなった場合に（ステップ＃２０２でＹＥＳ分岐）、読み出しデータが“１１”であると判定する（ステップ＃２０３）。
【００１３】
選択ワード線の印加電圧を３．５Ｖまで昇圧させたときに、読み出し回路１１４においてリード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより小さいと判定された場合は（ステップ＃２０２でＮＯ分岐）、電圧発生回路１１２は、選択ワード線の印加電圧を、図９（ｂ）に示すように、３．５Ｖから４．５Ｖに単調昇圧させる（ステップ＃２０４）。選択ワード線の印加電圧を３．５Ｖから４．５Ｖに単調昇圧させている間に、リード電流Ｉｒｅａｄ＞リファレンス電流Ｉｒｅｆとなった場合に（ステップ＃２０５でＹＥＳ分岐）、読み出しデータが“１０”であると判定する（ステップ＃２０６）。
【００１４】
選択ワード線の印加電圧を４．５Ｖまで昇圧させたときに、読み出し回路１１４においてリード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより小さいと判定された場合は（ステップ＃２０５でＮＯ分岐）、電圧発生回路１１２は、選択ワード線の印加電圧を、図９（ｂ）に示すように、４．５Ｖから５．５Ｖに単調昇圧させる（ステップ＃２０７）。選択ワード線の印加電圧を４．５Ｖから５．５Ｖに単調昇圧させている間に、リード電流Ｉｒｅａｄ＞リファレンス電流Ｉｒｅｆとなった場合に（ステップ＃２０８でＹＥＳ分岐）、読み出しデータが“０１”であると判定する（ステップ＃２０９）。
【００１５】
選択ワード線の印加電圧を５．５Ｖまで昇圧させたときに、読み出し回路１１４においてリード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより小さいと判定された場合は（ステップ＃２０８でＮＯ分岐）、読み出しデータが“００”であると判定する（ステップ＃２０９）。
【００１６】
【特許文献１】特開平８−１２４３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
近年、技術革新により、マイクロプロセッサ等の動作速度が高速化されてきており、これに伴って、不揮発性半導体記憶装置の動作速度の更なる高速化が求められている。また、近年、プログラムの大容量化が進んでおり、プログラムの格納に用いられるＮＯＲ型フラッシュメモリでは、メモリセルトランジスタとして、４値以上の情報を記憶可能な多値メモリセルが用いられるようになってきている。しかし、多値メモリセルで構成される従来のＮＯＲ型フラッシュメモリでは、十分な読み出し速度の高速化が図られていない。このため、多値メモリセルで構成されるＮＯＲ型フラッシュメモリにおいても、更なる読み出し速度の高速化が求められている。
【００１８】
本発明は上記の問題に鑑みてなされたものであり、その目的は、多値メモリセルの第１電極（ゲート端子）に接続する選択ワード線の印加電圧を制御して記憶状態を読み出す読み出し処理の高速化を図ることができる不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極、第２電極、第３電極及び電荷を蓄積保持可能な電荷保持部を有し、前記第１電極と前記第２電極の間の第１電圧差に対する前記第２電極と前記第３電極の間に流れるリード電流の関係を示す電流・電圧特性で規定される複数の記憶状態の夫々に対応する４値以上の情報を記憶可能なメモリセルトランジスタと、前記メモリセルトランジスタの前記記憶状態を読み出す読み出し処理時に、前記メモリセルトランジスタの前記第１電極に接続されたワード線に対し、所定の読み出し電圧条件で電圧を印加するワード線電圧印加回路と、前記読み出し処理時に、前記メモリセルトランジスタの前記リード電流と所定のリファレンス電流を比較して２値判定を行うセンスアンプ回路と、前記読み出し処理時に、前記センスアンプ回路における比較結果を記憶するラッチ回路と、を備えた不揮発性半導体記憶装置であって、前記記憶状態の夫々が、前記リファレンス電流と同じ大きさの前記リード電流を流すときの前記第１電圧差が、所定の判定電圧より大きい前記記憶状態の複数からなる第１記憶状態群と、前記第１電圧差が前記判定電圧より小さい前記記憶状態の複数からなる第２記憶状態群の少なくとも何れか一方に分類され、前記読み出し処理において、読み出し処理対象の前記メモリセルトランジスタである処理対象メモリセルの前記記憶状態が、前記第１記憶状態群及び前記第２記憶状態群の何れに属するかを判定する第１読み出し処理と、前記処理対象メモリセルの前記記憶状態が、前記第１読み出し処理で判定された前記記憶状態群に含まれる複数の前記記憶状態の何れであるかを判定する第２読み出し処理を実行するように構成され、前記第１読み出し処理時に、前記ワード線電圧印加回路が、前記判定電圧を前記処理対象メモリセルに接続された前記ワード線である選択ワード線に印加し、前記センスアンプ回路が、前記選択ワード線に前記判定電圧が印加された状態で前記処理対象メモリセルの前記リード電流と前記リファレンス電流を比較して第１比較結果を出力し、前記第２読み出し処理時に、前記ワード線電圧印加回路が、前記第１比較結果に基づいて前記選択ワード線の印加電圧の変化方向を設定し、少なくとも前記処理対象メモリセルの前記記憶状態が判定されるまで、前記選択ワード線の印加電圧を前記判定電圧から設定した前記変化方向に単調変化させ、前記センスアンプ回路が、少なくとも前記ワード線電圧印加回路により前記選択ワード線の印加電圧が単調変化している間、前記処理対象メモリセルの前記リード電流と前記リファレンス電流を比較して第２比較結果を出力し、前記第１比較結果と前記第２比較結果に基づいて前記処理対象メモリセルの前記記憶状態を判定することを第１の特徴とする。
【００２０】
上記特徴の本発明に係る不揮発性半導体記憶装置は、前記判定電圧が、前記第１記憶状態群に分類された前記記憶状態の夫々に対応する前記第１電圧差の内、最も小さい前記第１電圧差と、前記第２記憶状態群に分類された前記記憶状態の夫々に対応する前記第１電圧差の内、最も大きい前記第１電圧差の中間の電圧値で規定されることを第２の特徴とする。
【００２１】
上記特徴の本発明に係る不揮発性半導体記憶装置は、第１電極、第２電極、第３電極及び電荷保持部を有し、前記第１電極に前記判定電圧が印加された場合に前記リファレンス電流を流すリファレンスセルを備え、前記ワード線電圧印加回路から出力される前記判定電圧を前記リファレンスセルに印加し、前記リファレンスセルの前記第２電極と前記第３電極の間に流れる電流を前記リファレンス電流として生成するリファレンス電流発生回路を備えることを第２の特徴とする。
【発明の効果】
【００２２】
上記特徴の不揮発性半導体記憶装置によれば、多値メモリセルの第１電極（ゲート端子）に接続する選択ワード線の印加電圧を制御して記憶状態を読み出す読み出し処理において、処理対象メモリセルの記憶状態が、第１及び第２記憶状態群の何れに属するかを判定する第１読み出し処理と、処理対象メモリセルの記憶状態が、第１読み出し処理で判定された記憶状態群に含まれる複数の記憶状態の何れであるかを判定する第２読み出し処理を実行するように構成されており、第２読み出し処理において、選択ワード線の印加電圧を、第１読み出し処理で判定された第１または第２記憶状態群に分類された記憶状態の内の最も小さい第１電圧差から最も大きい第１電圧差まで変化させることで、記憶状態を読み出すことが可能になる。
【００２３】
より詳細には、選択ワード線の印加電圧を制御して記憶状態を読み出す読み出し処理では、選択ワード線の印加電圧の変化量が多い程、読み出し処理の処理時間が長くなる（処理速度が遅くなる）。よって、選択ワード線の印加電圧を、全ての記憶状態の内の最も小さい第１電圧差から最も大きい第１電圧差まで変化させる従来の不揮発性半導体記憶装置に比べ、上記特徴の不揮発性半導体記憶装置では、第１または第２記憶状態群に分類された記憶状態の内の最も小さい第１電圧差から最も大きい第１電圧差まで変化させれば良いため、選択ワード線の印加電圧の変化量が小さくなる。特に、第１記憶状態群と第２記憶状態群に分類する記憶状態の数を、第１記憶状態群と第２記憶状態群で同じにする、或いは、第１記憶状態群と第２記憶状態群に分類する記憶状態数の差を最も小さくすることにより、選択ワード線の印加電圧の変化量を半分程度にすることができ、読み出し速度の高速化を図ることが可能になる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。
【００２５】
本発明装置について図１〜図４を基に説明する。ここで、図１は、本発明装置１の概略部分構成例を示している。
【００２６】
本発明装置１は、図１に示すように、第１電極（ゲート端子）、第２電極（ソース端子）、第３電極（ドレイン端子）及び電荷を蓄積保持可能な電荷保持部を有し、第１電極と第２電極の間の第１電圧差に対する第２電極と第３電極の間に流れるリード電流Ｉｒｅａｄの関係を示す電流・電圧特性で規定される複数の記憶状態の夫々に対応する４値以上の情報を記憶可能なメモリセルトランジスタ（多値メモリセル）１０と、メモリセルトランジスタの記憶状態を読み出す読み出し処理時に、多値メモリセル１０の第１電極に接続されたワード線の内、読み出し処理対象の多値メモリセル１０の第１電極に接続された選択ワード線ＷＬを選択するＸデコーダ１１と、読み出し処理時に、ワード線に対し、Ｘデコーダ１１を介して、所定の読み出し電圧条件で電圧を印加するワード線電圧印加回路１２と、読み出し処理時に、多値メモリセル１０の第３電極に接続されたビット線の内、読み出し対象の多値メモリセル１０の第３電極に接続された選択ビット線ＢＬを選択するＹデコーダ１３と、読み出し処理時に、Ｙデコーダ１３を介して読み出した多値メモリセル１０のリード電流Ｉｒｅａｄと、所定のリファレンス電流Ｉｒｅｆの大小を比較して２値判定を行うセンスアンプ回路１４ａを備える読み出し回路１４と、リファレンス電流Ｉｒｅｆを生成するリファレンス電流発生回路１５と、読み出し処理時に、センスアンプ回路１４ａにおける比較結果を記憶するラッチ回路１６と、を備えて構成されている。
【００２７】
尚、本発明装置１は、ＮＯＲ型フラッシュメモリであり、従来技術の場合と同様に、図５に示すメモリセルアレイを備えて構成されている。メモリセルアレイは、図５に示すように、多値メモリセル１０が行及び列方向にマトリクス状に配列され、同一行にある多値メモリセル１０のゲート端子を夫々共通のワード線に接続し、同一列にある多値メモリセル１０のドレイン端子を夫々共通のビット線に接続して構成されている。
【００２８】
メモリセルトランジスタ（多値メモリセル）１０は、本実施形態では、４つの記憶状態“１１”、“１０”、“０１”、“００”の夫々に対応する４値の情報を記憶可能な４値メモリセル１０を想定している。ここで、図２は、４つの記憶状態夫々のメモリセルトランジスタの電流・電圧特性と、後述するリファレンス電流発生回路１５を構成するリファレンスセル１５ａの電流・電圧特性を示している。
【００２９】
また、本実施形態では、図２に示すように、４つの記憶状態の夫々が、リファレンス電流Ｉｒｅｆと同じ大きさのリード電流Ｉｒｅａｄを流すときの第１電圧差が、所定の第１判定電圧Ｖｒｅｆ１より大きい記憶状態の複数からなる第１記憶状態群と、第１電圧差が第１判定電圧Ｖｒｅｆ１より小さい記憶状態の複数からなる第２記憶状態群の少なくとも何れか一方に分類されている。
【００３０】
より具体的には、リファレンス電流Ｉｒｅｆは、約１０μＡに設定されている。そして、第２電極（ソース端子）が接地されている場合、第１電圧差は、第１電極の印加電圧（ゲート電圧）と等しくなる。このため、リファレンス電流Ｉｒｅｆと同じ大きさ、即ち、１０μＡのリード電流Ｉｒｅａｄを流すときの第１電圧差は、図２に示すように、記憶状態“００”ではＶｒｅａｄ００（＝６Ｖ）、記憶状態“０１”ではＶｒｅａｄ０１（＝５Ｖ）、記憶状態“１０”ではＶｒｅａｄ１０（＝４Ｖ）、記憶状態“１１”ではＶｒｅａｄ００（＝３Ｖ）となっている。記憶状態“００”及び“０１”は第１記憶状態群に、記憶状態“１０”及び“１１”は第２記憶状態群に分類されている。
【００３１】
第１判定電圧Ｖｒｅｆ１は、第１記憶状態群に分類された記憶状態の夫々に対応する第１電圧差の内、最も小さい第１電圧差と、第２記憶状態群に分類された記憶状態の夫々に対応する第１電圧差の内、最も大きい第１電圧差の中間の電圧値で規定される。具体的には、図２に示すように、第１記憶状態群に分類された記憶状態の夫々に対応する第１電圧差の内、最も小さい第１電圧差は、Ｖｒｅａｄ０１（＝５Ｖ）であり、第２記憶状態群に分類された記憶状態の夫々に対応する第１電圧差の内、最も大きい第１電圧差は、Ｖｒｅａｄ１０（＝４Ｖ）である。従って、本実施形態の第１判定電圧Ｖｒｅｆ１は、Ｖｒｅａｄ１０（＝４Ｖ）とＶｒｅａｄ０１（＝５Ｖ）の中間の電圧値４．５Ｖに設定されている。尚、本実施形態では、第１判定電圧Ｖｒｅｆ１を４．５Ｖとして説明するが、これに限られるものではなく、本実施形態の４値メモリセル１０の場合は、Ｖｒｅａｄ１０（＝４Ｖ）とＶｒｅａｄ０１（＝５Ｖ）の間の電圧であり、記憶状態“１０”と記憶状態“０１”が判別可能な電圧であれば良い。
【００３２】
ワード線電圧印加回路１２は、読み出し処理時に、ワード線に印加する電圧を発生させる電圧発生回路１２ａと、電圧発生回路１２ａを制御するワード線電圧制御回路１２ｂを備えて構成されている。ワード線電圧制御回路１２ｂは、電圧発生回路１２ａを制御して、選択ワード線に印加する電圧を制御可能に構成されており、選択ワード線に印加する電圧を単調昇圧させる場合に、昇圧制御信号ＳＷＨを電圧発生回路１２ａに対して出力し、選択ワード線に印加する電圧を単調降圧させる場合に、降圧制御信号ＳＷＬを電圧発生回路１２ａに対して出力するように構成されている。
【００３３】
リファレンス電流発生回路１５は、図１に示すように、第１電極（ゲート端子）、第２電極（ソース端子）、第３電極（ドレイン端子）及び電荷保持部を有し、第１電極に第１判定電圧Ｖｒｅｆ１が印加された場合に、第２電極と第３電極の間にリファレンス電流Ｉｒｅｆを流すリファレンスセル１５ａを備え、読み出し処理時に、ワード線電圧印加回路１２の電圧発生回路１２ａから出力される第１判定電圧Ｖｒｅｆ１をリファレンスセル１５ａに印加し、リファレンスセル１５ａの第２電極と第３電極の間に流れる電流をリファレンス電流Ｉｒｅｆとして生成する。
【００３４】
尚、本実施形態では、リファレンスセル１５ａは、図２において、破線で示す電流・電圧特性、即ち、記憶状態“１０”の電流・電圧特性と記憶状態“０１”の電流・電圧特性の中間の電流・電圧特性）を有している。
【００３５】
以下、本発明装置１の読み出し処理における処理手順について、図３及び図４を基に説明する。ここで、図３は、本発明装置１における読み出し処理の処理手順を示しており、図４は、本発明装置１における読み出し処理のワード線電圧及び記憶状態夫々の電流・電圧特性を示している。
【００３６】
尚、本発明装置１は、読み出し処理において、読み出し処理対象のメモリセルトランジスタである処理対象メモリセルの記憶状態が、第１記憶状態群及び第２記憶状態群の何れに属するかを判定する第１読み出し処理と、処理対象メモリセルの記憶状態が、第１読み出し処理で判定された記憶状態群に含まれる複数の記憶状態の何れであるかを判定する第２読み出し処理を実行するように構成されている。
【００３７】
本実施形態の本発明装置１は、外部からの読み出し要求に応じて読み出し処理を開始する。本発明装置１は、読み出し処理を開始すると、処理対象メモリセルのドレイン端子に接続されたビット線である選択ビット線を、電圧値が約１〜２Ｖとなるようにプリチャージし、処理対象メモリセルのソース端子を接地する（ステップ＃１００）。
【００３８】
選択ビット線のプリチャージが完了すると、本発明装置１は、処理対象メモリセルの記憶状態が、第１記憶状態群及び第２記憶状態群の何れに属するかを判定する第１読み出し処理を開始する（ステップ＃１１０）。
【００３９】
具体的には、先ず、ワード線電圧印加回路１２のワード線電圧制御回路１２ｂが、電圧発生回路１２ａを制御し、Ｘデコーダ１１を介して、処理対象メモリセルのゲート端子に接続されたワード線である選択ワード線に、第１判定電圧Ｖｒｅｆ１を印加する（ステップ＃１１１）。ここで、第１判定電圧Ｖｒｅｆ１は、図２に示すように、本実施形態では４．５Ｖに設定されている。
【００４０】
続いて、読み出し回路１４のセンスアンプ回路１４ａが、処理対象メモリセルのリード電流Ｉｒｅａｄとリファレンス電流Ｉｒｅｆの大小を比較し（ステップ＃１１２、＃１１３）、リード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより大きい場合は（ステップ＃１１３でＹＥＳ分岐）、第１比較結果“１”を出力し（ステップ＃１１４）、リード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより小さい場合は（ステップ＃１１３でＮＯ分岐）、第１比較結果“０”を出力する（ステップ＃１１５）。尚、ここでは、第１読み出し処理におけるセンスアンプ回路１４ａの出力値が、処理対象メモリセルの上位ビットＨＤの値となる。本発明装置１のラッチ回路１６は、第１読み出し処理においてセンスアンプ回路１４ａから出力される第１比較結果を、読み出しデータの上位ビットＨＤの値として記憶する。
【００４１】
より詳細には、ここでは、処理対象メモリセルの記憶状態が“００”及び“０１”の場合は、図２に示すように、リード電流Ｉｒｅａｄ００及びＩｒｅａｄ０１がリファレンス電流Ｉｒｅｆより小さいため、第１比較結果としてのセンスアンプ回路１４ａの出力が“０”となる。更に、ラッチ回路１６が、第１比較結果“０”を、読み出しデータの上位ビットＨＤとして記憶する。
【００４２】
また、処理対象メモリセルの記憶状態が“１０”及び“１１”の場合は、図２に示すように、リード電流Ｉｒｅａｄ１０及びＩｒｅａｄ１１がリファレンス電流Ｉｒｅｆより大きいため、第１比較結果としてのセンスアンプ回路１４ａの出力ＨＤが“１”となる。更に、ラッチ回路１６が、第１比較結果“１”を、読み出しデータの上位ビットＨＤとして記憶する。
【００４３】
センスアンプ回路１４ａから第１比較結果が出力されると、本発明装置１は、処理対象メモリセルの記憶状態が、第１読み出し処理で判定された記憶状態群に含まれる複数の記憶状態の何れであるかを判定する第２読み出し処理を開始する（ステップ＃１２０）。
【００４４】
具体的には、ワード線電圧制御回路１２ｂが、先ず、第１比較結果に基づいて選択ワード線の印加電圧の変化方向を設定し、少なくとも処理対象メモリセルの記憶状態が判定されるまで、選択ワード線の印加電圧を第１判定電圧Ｖｒｅｆ１から設定した変化方向に単調変化させる。
【００４５】
ここでは、ワード線電圧制御回路１２ｂは、第１比較結果ＨＤ＝“１”の場合に（ステップ＃１２１で“１”分岐）、選択ワード線の印加電圧の変化方向を、降圧する方向に設定するために、電圧発生回路１２ａに対して降圧制御信号ＳＷＬを出力する。電圧発生回路１２ａは、降圧制御信号ＳＷＬに基づいて、処理対象メモリセルの記憶状態が、第２記憶状態群に分類されている記憶状態“１１”及び記憶状態“１０”の何れであるかを判定するために、選択ワード線の印加電圧を、記憶状態“１１”及び記憶状態“１０”の何れであるかを判定するための第２判定電圧Ｖｒｅｆ２、本実施形態では、３．５Ｖまで単調降圧させる（ステップ＃１２２）。
【００４６】
選択ワード線の印加電圧を３．５Ｖまで単調降圧したときに、処理対象メモリセルのリード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより大きい場合は（ステップ＃１２３でＹＥＳ分岐）、センスアンプ回路１４ａは第２比較結果として“１”を出力する。更に、ラッチ回路１６が、第２比較結果“１”を、読み出しデータの下位ビットＬＤとして記憶する。このとき、本発明装置１は、第１比較結果及び第２比較結果が“１”であることから、読み出しデータが“１１”であると判定する（ステップ＃１２４）。また、処理対象メモリセルのリード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより小さい場合は（ステップ＃１２３でＮＯ分岐）、センスアンプ回路１４ａは第２比較結果として“０”を出力する。更に、ラッチ回路１６が、第２比較結果“０”を、読み出しデータの下位ビットＬＤとして記憶する。このとき、本発明装置１は、第１比較結果が“１”、第２比較結果が“０”であることから、読み出しデータが“１０”であると判定する（ステップ＃１２５）。
【００４７】
また、ステップ＃１２１において、ワード線電圧制御回路１２ｂは、第１比較結果ＨＤ＝“０”の場合に（ステップ＃１２１で“０”分岐）、選択ワード線の印加電圧の変化方向を、昇圧する方向に設定するために、電圧発生回路１２ａに対して昇圧制御信号ＳＷＨを出力する。電圧発生回路１２ａは、昇圧制御信号ＳＷＨに基づいて、処理対象メモリセルの記憶状態が、第１記憶状態群に分類されている記憶状態“０１”及び記憶状態“００”の何れであるかを判定するために、選択ワード線の印加電圧を、記憶状態“０１”及び記憶状態“００”の何れであるかを判定するための第３判定電圧Ｖｒｅｆ３、本実施形態では、５．５Ｖまで単調昇圧させる（ステップ＃１２６）。
【００４８】
選択ワード線の印加電圧を５．５Ｖまで単調昇圧したときに、処理対象メモリセルのリード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより大きい場合は（ステップ＃１２７でＹＥＳ分岐）、センスアンプ回路１４ａは第２比較結果として“１”を出力する。更に、ラッチ回路１６が、第２比較結果“１”を、読み出しデータの下位ビットＬＤとして記憶する。このとき、本発明装置１は、第１比較結果が“０”、第２比較結果が“１”であることから、読み出しデータが“０１”であると判定する（ステップ＃１２８）。また、処理対象メモリセルのリード電流Ｉｒｅａｄがリファレンス電流Ｉｒｅｆより小さい場合は（ステップ＃１２７でＮＯ分岐）、センスアンプ回路１４ａは第２比較結果として“０”を出力する。更に、ラッチ回路１６が、第２比較結果“０”を、読み出しデータの下位ビットＬＤとして記憶する。このとき、本発明装置１は、第１比較結果及び第２比較結果が“０”であることから、読み出しデータが“００”であると判定する（ステップ＃１２９）。
【００４９】
尚、上述したように、特許文献１に記載の従来の不揮発性半導体記憶装置の場合、選択ワード線の印加電圧を少なくとも３．５Ｖから５．５Ｖまでの２Ｖ分単調変化させる必要があるのに対し、本発明装置１では、選択ワード線の印加電圧を４．５Ｖから３．５Ｖまたは５．５Ｖまで１Ｖ分単調変化させるのみで４値メモリセル１０の記憶状態を判定できる。即ち、選択ワード線の印加電圧の変化幅を半分にできるので、読み出し速度の向上を図ることが可能になる。
【００５０】
〈別実施形態〉
上記実施形態では、メモリセルトランジスタが、４つの記憶状態の夫々に対応する4値の情報を記憶可能な４値メモリセル１０である場合を想定して説明したが、これに限るものではなく、４値以上のメモリセルトランジスタであれば良い。
【００５１】
また、上記実施形態では、４値メモリセルについて、第１記憶状態群及び第２記憶状態群の夫々に２つの記憶状態が含まれる場合について説明したが、第１記憶状態群及び第２記憶状態群夫々の記憶状態の数は２以上の数であれば良く、メモリセルトランジスタが有する記憶状態数等に応じて適切な値に設定する。
【００５２】
尚、記憶状態夫々の第１記憶状態群及び第２記憶状態群への分類は、第１記憶状態群に含まれる記憶状態の数と第２記憶状態群に含まれる記憶状態の数とが同じ、或いは、第１記憶状態群に含まれる記憶状態の数と第２記憶状態群に含まれる記憶状態の数の差が最も小さくなるように分類すれば、読み出し処理の処理速度を最も効果的に向上させることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明に係る不揮発性半導体記憶装置の概略部分構成例を示す概略部分ブロック図
【図２】本発明に係る不揮発性半導体記憶装置の記憶状態夫々のメモリセルトランジスタの電流・電圧特性及びリファレンスセルの電流・電圧特性を示すグラフ
【図３】本発明に係る不揮発性半導体記憶装置における読み出し処理の処理手順を示すフローチャート
【図４】本発明に係る不揮発性半導体記憶装置の読み出し処理におけるワード線電圧及び記憶状態夫々の電流・電圧特性を示すグラフ
【図５】メモリセルアレイの構成を示す概略部分回路図
【図６】２値メモリセル及び多値メモリセル夫々のしきい値電圧分布を示すグラフ
【図７】従来技術に係る不揮発性半導体記憶装置の概略部分構成例を示す概略部分ブロック図
【図８】従来技術に係る不揮発性半導体記憶装置における読み出し処理の処理手順を示すフローチャート
【図９】従来技術に係る不揮発性半導体記憶装置の読み出し処理におけるワード線電圧及び記憶状態夫々の電流・電圧特性を示すグラフ
【符号の説明】
【００５４】
１      本発明に係る不揮発性半導体記憶装置
１０    ４値メモリセル
１１    Ｘデコーダ
１２    ワード線電圧印加回路
１２ａ  電圧発生回路
１２ｂ  ワード線電圧制御回路
１３    Ｙデコーダ
１４    読み出し回路
１４ａ  センスアンプ回路
１５    リファレンス電流発生回路
１５ａ  リファレンスセル
１６    ラッチ回路
１００  従来技術に係る不揮発性半導体記憶装置
１１１  Ｘデコーダ
１１２  電圧発生回路
１１３  Ｙデコーダ
１１４  読み出し回路
１１５  リファレンス電流発生回路
１１６  カウンタ回路
１１７  発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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