(57)【要約】【課題】光導波路が損傷するのを抑制することが可能な半導体レーザ素子を提供する。【解決手段】このＧａＮ系半導体レーザチップ（半導体レーザ素子）は、ｎ型ＧａＮからなる基板１１と、基板１１上に形成され、Ｃ方向に延びる光導波路を構成するリッジ部１２ａが形成された窒化物系半導体からなる半導体層１２とを備えている。また、リッジ部１２ａ（光導波路）は、半導体層１２の中央部から一方側（Ａ方向側）に寄った領域に形成されている。また、リッジ部１２ａの一方側とは反対側（Ｂ方向側）の領域には、リッジ部１２ａの延びるＣ方向と平行に延びるように半導体層１２側から溝部３０が形成されている。また、リッジ部１２ａの端面の延長線上に、溝部３０の延びるＣ方向と交差する方向に延びるように半導体層１２側から劈開導入用段差１９ａおよび１９ｂが形成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面上に形成され、前記表面に平行な第１の方向に延びる光導波路を有する半導体層とを備えた半導体レーザ素子であって、
前記光導波路は、前記表面に平行で、かつ、前記第１の方向と交差する第２の方向において、前記半導体レーザ素子の中央部から一方側に寄った領域に形成され、
前記半導体レーザ素子の上面には、前記光導波路の前記一方側とは反対側であって前記光導波路から離れるとともに前記第１の方向と平行に延びる第１の領域と、前記光導波路の端面の延長線上であって前記光導波路から離れるとともに前記第１の領域と交差し、かつ、前記第２の方向に延びる第１の凹部とが形成され、
前記第１の領域における前記半導体層の厚みは、前記第１の領域以外の領域における前記半導体層の厚みよりも小さい、半導体レーザ素子。
【請求項２】
前記半導体層の表面上に形成された第１電極層をさらに備え、
前記第１電極層は、前記第１の凹部から離れて形成されている、請求項１に記載の半導体レーザ素子。
【請求項３】
前記基板の表面と反対側の裏面には、前記第１の方向に延びる第２の凹部が形成されている、請求項１または２に記載の半導体レーザ素子。
【請求項４】
基板の表面上に、前記表面に平行な第１の方向に延びる複数の光導波路と、前記光導波路から離れるとともに前記複数の光導波路と平行に延びる第１の領域とを含む半導体層を形成する工程と、
前記光導波路から離れた領域に、前記半導体層の上面側から、前記第１の領域と交差するとともに、前記表面に平行であり、前記第１の方向と交差する第２の方向に延びる複数の第１の凹部を形成する工程と、
前記複数の第１の凹部に沿って劈開を行う工程と、
前記半導体層を前記第１の方向に沿って分離することによりチップを形成する工程とを備えた半導体レーザ素子の製造方法であって、
前記第１の領域における前記半導体層の厚みは、前記第１の領域以外の領域における前記半導体層の厚みよりも小さく、
前記チップは、前記第２の方向において、前記チップの中央部から一方側に寄った領域に前記光導波路を有している、半導体レーザ素子の製造方法。
【請求項５】
前記半導体層を形成する工程は、異なる複数の間隔を有する前記複数の光導波路と、前記異なる複数の間隔のうちの最も大きい間隔を有する隣接する前記光導波路間に位置する前記第１の領域とを形成する工程を含む、請求項４に記載の半導体レーザ素子の製造方法。
【請求項６】
前記半導体層を形成する工程は、前記異なる複数の間隔のうちの最も大きい間隔を有する隣接する前記光導波路間に、前記基板および前記半導体層の少なくともいずれか一方の結晶欠陥が多い領域が位置するように、前記半導体層を形成する工程を含む、請求項５に記載の半導体レーザ素子の製造方法。
【請求項７】
前記チップを形成する工程は、前記光導波路の前記一方側とは反対側の領域に、前記第１の凹部を有するように分離を行う工程を含む、請求項４〜６のいずれか１項に記載の半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子およびその製造方法に関し、特に、光導波路が形成された半導体層を備えた半導体レーザ素子およびその製造方法に関する。
【背景技術】
【０００２】
従来、ストライプ状の光導波路が形成された半導体層を備えた窒化物系半導体レーザ素子が知られている（たとえば、特許文献１参照）。
【０００３】
図２９は、上記特許文献１に開示された従来のストライプ状の光導波路が形成された半導体層を備えた窒化物系半導体レーザ素子の構造を示した斜視図である。図２９を参照して、上記特許文献１に開示された従来の窒化物系半導体レーザ素子１０００では、ＧａＮ系基板１０１上に、ストライプ状の光導波路を構成するリッジ部１０２ａを有する半導体層１０２が形成されている。このリッジ部１０２ａは、窒化物系半導体レーザ素子の幅方向（Ｐ方向）の中央部に設けられている。半導体層１０２上には、ｐ側電極１０３が設けられている。また、ＧａＮ系基板１０１の裏面上には、ＧａＮ系基板１０１とオーミック接触するｎ側電極１０４が設けられている。また、リッジ部１０２ａと直交するように、劈開面からなる２つのミラー端面１０５および１０６が形成されている。この２つのミラー端面１０５および１０６により、共振器が構成されている。
【０００４】
また、ＧａＮ系基板１０１、半導体層１０２およびｐ側電極１０３には、劈開導入用の溝入れ部１０７が形成されている。この溝入れ部１０７は、劈開面からなる２つのミラー端面１０５および１０６に、中央部に設けられたリッジ部１０２ａを挟み込むように、リッジ部１０２ａから左右両側に、Ｐ方向の同じ距離を隔てて、リッジ部１０２ａと直交する方向に沿って形成されている。すなわち、リッジ部１０２ａに対して左右対称に溝入れ部１０７が形成されている。
【０００５】
また、このような窒化物系半導体レーザ素子では、ｐ側電極１０３に給電するための金属線１０８がｐ側電極１０３にワイヤーボンディングされている。
【０００６】
ここで、従来では、金属線１０８は、ｐ側電極１０３の中央部にワイヤーボンディングされるのが一般的である。特に、窒化物系半導体レーザ素子の小型化により幅方向（Ｐ方向）の長さが小さくなった場合には、ワイヤーボンディングの位置ずれに対する許容差（マージン）を大きくするために、中央部にボンディング位置を合わせる必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１７７９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１の構造では、リッジ部１０２ａが窒化物系半導体レーザ素子の中央部に形成されているため、窒化物系半導体レーザ素子の幅方向（Ｐ方向）の長さが小さくなった場合に、ｐ側電極１０３に金属線１０８がボンディングされる際に、金属線１０８は、中央部に設けられたリッジ部１０２ａの真上にボンディングされる。このため、金属線１０８のボンディング時にリッジ部１０２ａ（光導波路）が損傷して、レーザ特性が劣化する場合があるという問題点がある。
【０００９】
また、一般的に、窒化物系半導体レーザ素子では、半導体層形成時にＧａＮ層が有する格子定数とＡｌＧａＮ層が有する格子定数との差に起因して、光導波路の延びる方向および、この方向と直交する方向にそれぞれ引張り応力が発生する。したがって、上記特許文献１に開示された窒化物系半導体レーザ素子の構造では、ウェハをバー状に劈開する際に、半導体層１０２に形成された破線状の溝入れ部１０７間に自発的に生じるマイクロクラックが、リッジ部１０２ａ近傍において光導波路の延びる方向（図２９のＱ方向）に段差を生じながら半導体レーザ素子の幅方向（図２９のＰ方向）に形成される場合がある。この場合、光導波路の延びる方向（Ｑ方向）に段差を有するマイクロクラックを起点として半導体層１０２が劈開されるため、平滑な劈開面（ミラー端面１０５および１０６）が得られず、劈開を良好に行うことができない。したがって、リッジ部１０２ａ（光導波路）が損傷する場合があるという問題点がある。
【００１０】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、光導波路が損傷するのを抑制することが可能な半導体レーザ素子およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明の第１の局面による半導体レーザ素子は、基板と、基板の表面上に形成され、表面に平行な第１の方向に延びる光導波路を有する半導体層とを備えた半導体レーザ素子であって、光導波路は、表面に平行で、かつ、第１の方向と交差する第２の方向において、半導体レーザ素子の中央部から一方側に寄った領域に形成され、半導体レーザ素子の上面には、光導波路の一方側とは反対側であって光導波路から離れるとともに第１の方向と平行に延びる第１の領域と、光導波路の端面の延長線上であって光導波路から離れるとともに第１の領域と交差し、かつ、第２の方向に延びる第１の凹部とが形成され、第１の領域における半導体層の厚みは、第１の領域以外の領域における半導体層の厚みよりも小さい。
【００１２】
すなわち、この発明の第１の局面による半導体レーザ素子では、基板と、基板の表面上に形成され、所定の方向に延びる光導波路が形成された半導体層とを備え、光導波路は、半導体層の中央部から一方側に寄った領域に形成され、光導波路の一方側とは反対側の領域に所定の距離を隔てて、光導波路の延びる所定の方向と平行に延びるように、半導体層側から第１の凹状の領域が形成されるとともに、光導波路から所定の距離を隔てて、光導波路の端面の延長線上に、第１の凹状の領域と交差し、かつ、光導波路の延びる所定の方向と交差する方向に延びるように、半導体層側から第１の凹部が形成されている。
【００１３】
この第１の局面による半導体レーザ素子では、上記のように、所定の方向（基板の表面に平行な第１の方向）に延びる光導波路は、基板の表面に平行で、かつ、第１の方向と交差する第２の方向において、半導体レーザ素子の中央部から一方側に寄った領域に形成される。これにより、半導体層の上面側に給電するために半導体層の上面側の中央部に金属線をボンディングする場合に、光導波路上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路が損傷するのを抑制することができる。その結果、レーザ特性が劣化するのを抑制することができる。
【００１４】
また、この半導体レーザ素子では、半導体レーザ素子の上面に、光導波路の延びる第１の方向と平行に延びるように第１の領域が形成されており、第１の領域における半導体層の厚みは、第１の領域以外の領域における半導体層の厚みよりも小さい。これにより、半導体層は、第１の領域を中心として第１の領域の延びる方向と交差する第２の方向（半導体レーザ素子の幅方向）に分断されるので、半導体層形成時の基板と半導体層との格子定数の差に起因して光導波路の延びる方向に発生する引張り応力よりも、第２の方向（半導体レーザ素子の幅方向）に発生する引張り応力を小さくすることができる。この結果、第１の領域間に自発的に生じるマイクロクラックが、光導波路の延びる方向に段差を生じながら形成されるのが抑制される。これにより、複数の第１の凹部に沿って劈開が良好に行われて平滑な劈開面（共振器端面）が得られるので、光導波路が損傷するのを抑制することができる。
【００１５】
また、この半導体レーザ素子では、光導波路から所定の距離を隔てて、光導波路の端面の延長線上に、第１の領域と交差するとともに光導波路の延びる第１の方向と交差する第２の方向に延びるように、半導体層側から第１の凹部が形成されている。すなわち、第１の凹部は、光導波路の端面の延長線上であって光導波路から離れた領域に形成されている。これにより、第１の凹部を光導波路から離れた位置に形成することができるので、第１の凹部を半導体層側から形成する際に、光導波路が損傷するのを抑制することができる。これによっても、素子のレーザ特性が劣化するのを抑制することができる。
【００１６】
上記第１の局面による半導体レーザ素子において、好ましくは、半導体層の表面上に形成された第１電極層をさらに備え、第１電極層は、第１の凹部から離れて形成されている。このように構成すれば、第１電極層と第１の凹部とが所定の間隔を隔てて形成されているために、第１電極層を構成する導電性の材料が飛散した場合であっても、第１の凹部に付着することに起因してリーク電流が増加するのを抑制することができる。
【００１７】
上記第１の局面による半導体レーザ素子において、好ましくは、光導波路は、半導体レーザ素子の中心から約２０μｍ以上離れた位置に配置されている。このように構成すれば、半導体層側の面に一般的に用いられる直径約３０μｍの給電用ワイヤを用いた場合であっても、光道波路への損傷を回避しつつ、給電用ワイヤを半導体レーザ素子の中央部に接続することができる。
【００１８】
上記第１の局面による半導体レーザ素子において、好ましくは、基板の表面と反対側の裏面には、第１の方向に延びる第２の凹部が形成されている。このように構成すれば、第２の凹部が形成される部分の基板の厚みが薄くなる分、製造プロセスにおける素子分離の際に、第２の凹部が形成された部分で容易にウェハの分離（チップ化）を行うことができる。
【００１９】
上記第１の局面による半導体レーザ素子において、好ましくは、第１の領域における半導体層の厚みは、実質的にゼロである。このように構成すれば、半導体層を第２の方向に完全に分断することができる。
【００２０】
上記第１の局面による半導体レーザ素子において、好ましくは、第１の領域は、基板および半導体層の少なくともいずれか一方の結晶欠陥が多い領域に形成されている。このように構成すれば、基板および半導体層の結晶欠陥が光導波路に伝播することを抑制することができるので、素子の信頼性が低下することを抑制することができる。
【００２１】
上記第１の局面による半導体レーザ素子において、好ましくは、第２の凹部は、第１の領域と対向する位置に設けられている。このように構成すれば、第２の凹部が形成される部分の基板の厚みが薄くなるので、半導体レーザ素子の厚みを第１の領域と第２の凹部とにより、薄くすることができる。これにより、製造プロセスにおける素子分離の際に、第２の凹部が形成された部分で容易にウェハの分離（チップ化）を行うことが可能な素子構造とすることができる。
【００２２】
上記第１の局面による半導体レーザ素子において、好ましくは、基板の表面と反対側の裏面に形成された第２電極層をさらに備える。
【００２３】
上記第１の局面による半導体レーザ素子において、好ましくは、基板の表面上の第１の領域と対向する領域には、第１の方向に平行に延びる第３の凹部が形成されている。このように構成すれば、第３の凹部上に形成される半導体層の厚みを他の領域に形成される半導体層の厚みより小さくすることができるので、第３の凹部上の半導体層において、第２の方向への分断を容易に行うことができる。
【００２４】
上記構成において、好ましくは、第３の凹部の深さは、第１の領域以外の領域における半導体層の厚みよりも大きい。このように構成すれば、容易に、第３の凹部上に形成される半導体層の厚みを他の領域に形成される半導体層の厚みより小さくすることができるので、第３の凹部上の半導体層において、第２の方向への分断をさらに容易に行うことができる。
【００２５】
上記第１の局面による半導体レーザ素子において、好ましくは、基板および半導体層は、窒化物系半導体からなる。
【００２６】
この発明の第２の局面による半導体レーザ素子の製造方法は、基板の表面上に、表面に平行な第１の方向に延びる複数の光導波路と、光導波路から離れるとともに複数の光導波路と平行に延びる第１の領域とを含む半導体層を形成する工程と、光導波路から離れた領域に、半導体層の上面側から、第１の領域と交差するとともに、表面に平行であり、第１の方向と交差する第２の方向に延びる複数の第１の凹部を形成する工程と、複数の第１の凹部に沿って劈開を行う工程と、半導体層を第１の方向に沿って分離することによりチップを形成する工程とを備えた半導体レーザ素子の製造方法であって、第１の領域における半導体層の厚みは、第１の領域以外の領域における半導体層の厚みよりも小さく、チップは、第２の方向において、チップの中央部から一方側に寄った領域に光導波路を有している。
【００２７】
すなわち、この発明の第２の局面による半導体レーザ素子の製造方法では、基板の表面上に、所定の方向に延びる複数の光導波路と、複数の光導波路と平行に延びる第１の凹状の領域とを含む半導体層を形成する工程と、複数の光導波路間に、第１の凹状の領域と交差するとともに、光導波路の延びる所定の方向と交差する方向に延びるように、半導体層側から複数の劈開導入用の第１の凹部を形成する工程と、複数の第１の凹部に沿って劈開を行う工程と、半導体レーザ素子が、半導体層の中央部から一方側に寄った領域に光導波路を有するように、光導波路の延びる所定の方向に沿って分離を行う工程とを備える。
【００２８】
この第２の局面による半導体レーザ素子の製造方法では、上記のように、半導体レーザ素子が、半導体層の中央部から幅方向の一方側に寄った領域に光導波路を有するように、分離を行う工程を設けている。すなわち、分離を行う工程により形成されるチップは、第２の方向において、チップの中央部から一方側に寄った領域に光導波路を有している。これにより、半導体層の上面側に給電するために半導体層の上面側の中央部に金属線をボンディングする場合に、光導波路上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路が損傷するのを抑制することができる。その結果、レーザ特性が劣化するのを抑制することができる。
【００２９】
また、この半導体レーザ素子の製造方法では、複数の光導波路と平行に延びる第１の領域を含む半導体層を形成する工程を備え、第１の領域における前記半導体層の厚みは、第１の領域以外の領域における半導体層の厚みよりも小さく形成されている。これにより、第１の領域により、半導体層は、第１の領域を中心として第１の領域の延びる方向と交差する第２の方向（半導体レーザ素子の幅方向）に分断されるので、半導体層形成時に基板と半導体層との格子定数の差に起因して光導波路の延びる方向に発生する引張り応力よりも、第２の方向（半導体レーザ素子の幅方向）に発生する引張り応力を小さくすることができる。この結果、劈開の際に、第１の凹部間に自発的に生じるマイクロクラックが、光導波路の延びる方向に段差を生じながら形成されるのが抑制されるので、劈開が良好に行われて平滑な劈開面（共振器端面となる光導波路の端面を含む側面）が得られる。これにより、光導波路が損傷するのを抑制することができる。
【００３０】
なお、半導体レーザ素子の製造プロセスにおいて、基板上に半導体層を積層して、光導波路から所定の距離だけ隔てて離れた位置に第１の領域を形成する場合、第１の領域によって、結晶成長層の乱れ（半導体成長層の厚みの局所的な変化）などが光導波路を形成する領域近傍にまで影響するのを抑制することができるので、素子のレーザ特性が劣化するのをより一層抑制することができる。
【００３１】
また、この半導体レーザ素子の製造方法では、複数の光導波路間に、第１の領域と交差するとともに、光導波路の延びる第１の方向と交差する第２の方向に延びるように、半導体層側から複数の第１の凹部を形成する工程を備えている。すなわち、光導波路から離れた領域に、半導体層の上面側から、第１の領域と交差するとともに、基板の表面に平行であり、第１の方向と交差する第２の方向に延びる複数の第１の凹部を形成する工程を備えている。これにより、第１の凹部を光導波路から離れた位置に形成することができるので、第１の凹部を半導体層の上面側から形成する際に、光導波路が損傷するのを抑制することができる。これによっても、素子のレーザ特性が劣化するのを抑制することができる。
【００３２】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、半導体層を形成する工程は、異なる複数の間隔を有する複数の光導波路と、異なる複数の間隔のうちの最も大きい間隔を有する隣接する光導波路間に位置する前記第１の領域とを形成する工程を含む。このように構成すれば、第１の凹部を光導波路から離れた位置に容易に形成することができるので、第１の凹部を半導体層の上面側から形成する際に、光導波路が損傷するのを容易に抑制することができる。
【００３３】
この場合、好ましくは、半導体層を形成する工程は、異なる複数の間隔のうちの最も大きい間隔を有する隣接する光導波路間に、基板および半導体層の少なくともいずれか一方の結晶欠陥が多い領域が位置するように、半導体層を形成する工程を含む。このように構成すれば、基板および半導体層の結晶欠陥が光導波路に伝播することを抑制することができるので、素子の信頼性が低下することを抑制することができる。
【００３４】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、チップを形成する工程は、光導波路の一方側とは反対側の領域に、第１の凹部を有するように分離を行う工程を含む。このように構成すれば、第１の凹部を光導波路から離れた位置に形成することができるので、第１の凹部を半導体層側から形成する際に、光導波路が損傷するのを抑制することができる。これによっても、レーザ特性が劣化するのを抑制することができる。また、上記のように構成すれば、第１の凹部を有する部分の領域だけ半導体レーザ素子のサイズが大きくなるので、製造プロセスにおける素子の取り扱いを容易に行うことができる。
【００３５】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、第１の領域における半導体層の厚みは、実質的にゼロである。このように構成すれば、半導体層を第２の方向に完全に分断することができる。
【００３６】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、チップを形成する工程は、第１の領域に沿って半導体層を分離することにより行われる。このように構成すれば、チップに分離する際に半導体層および光導波路が損傷することを抑制することができる。
【００３７】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、チップを形成する工程に先立って、基板の表面と反対側の裏面側に第１の方向に平行に延びる第２の凹部を形成する工程をさらに備える。このように構成すれば、第２の凹部が形成される部分の基板の厚みが薄くなる分、製造プロセスにおける素子分離の際に、第２の凹部が形成された部分で容易にウェハの分離（チップ化）を行うことができる。
【００３８】
上記構成において、好ましくは、第２の凹部は、第１の領域と対向する領域に形成され、チップを形成する工程は、第１の領域および第２の凹部に沿って半導体層を分離することにより行われる。このように構成すれば、半導体レーザ素子の厚みを第１の領域と第２の凹部とにより、さらに薄くすることができるので、より容易にウェハの分離を行うことができる。
【００３９】
上記第２の局面による半導体レーザ素子の製造方法において、好ましくは、半導体層を形成する工程は、基板の表面上に第１の方向に平行に延びる第３の凹部を形成する工程と、第３の凹部が形成された基板の表面上に半導体層を結晶成長させる工程とを含む。このように構成すれば、第３の凹部上に堆積する半導体層と第３の凹部以外の基板の表面上に堆積する半導体層との結晶成長速度を制御することができるので、第３の凹部上に半導体層を第２の方向に分断する半導体層からなる第１の領域を容易に形成することができる。
【００４０】
上記構成において、好ましくは、半導体層を結晶成長させる工程は、第３の凹部の深さより小さい厚みを有する半導体層を結晶成長させる工程を含む。このように構成すれば、第３の凹部上に堆積する半導体層の結晶成長速度と、第３の凹部以外の基板の表面上に堆積する半導体層の結晶成長速度との差をより顕著することができるので、第３の凹部上に半導体層からなる第１の領域を確実に形成することができる。
【発明の効果】
【００４１】
本発明によれば、光導波路が損傷するのを抑制することが可能な半導体レーザ素子およびその製造方法を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の概念を説明するための斜視図である。
【図２】本発明の概念を説明するための平面図である。
【図３】本発明の概念を説明するための平面図である。
【図４】本発明の第１実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図５】図４に示したＧａＮ系半導体レーザチップの半導体層の詳細構造を示した断面図である。
【図６】図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための断面図である。
【図７】図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための平面図である。
【図８】図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための斜視図である。
【図９】図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための斜視図である。
【図１０】図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための断面図である。
【図１１】図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図である。
【図１２】図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための断面図である。
【図１３】本発明の第１実施形態の第１変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図１４】本発明の第１実施形態の第２変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図１５】図１４に示した第１実施形態の第２変形例によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための平面図である。
【図１６】本発明の第１実施形態の第３変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図１７】図１６に示した第１実施形態の第３変形例によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための平面図である。
【図１８】本発明の第２実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図１９】図１８に示した第２実施形態によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための平面図である。
【図２０】本発明の第２実施形態の変形例によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための平面図である。
【図２１】本発明の第３実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図２２】図２１に示した第３実施形態によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための断面図である。
【図２３】図２１に示した第３実施形態によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための断面図である。
【図２４】本発明の第４実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図２５】図２４に示した第４実施形態によるＧａＮ系半導体レーザチップの構造を示した平面図である。
【図２６】図２４に示した第４実施形態によるＧａＮ系半導体レーザチップの製造プロセスにより形成された劈開導入用凹部周辺の拡大断面図である。
【図２７】本発明の第５実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。
【図２８】図２７に示した第５実施形態によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための断面図である。
【図２９】特許文献１に開示された従来のストライプ状の光導波路が形成された半導体層を備えた窒化物系半導体レーザ素子の構造を示した斜視図である。
【発明を実施するための形態】
【００４３】
図１〜図３は、それぞれ、本発明の概念を説明するための斜視図および平面図である。まず、図１〜図３を参照して、本発明の具体的な実施形態を説明する前に本発明の概念について説明する。
【００４４】
本発明の一実施形態である半導体レーザ素子１００には、図１に示すように、基板１上に、基板１の中央部から半導体レーザ素子１００の幅方向（Ａ方向、Ｂ方向）の一方側（Ａ方向）に寄った領域に所定の方向（半導体レーザ素子１００のレーザ出射方向：Ｃ方向）に延びる光導波路を構成する電流注入領域２ａを有する半導体層２が形成されている。なお、半導体レーザ素子１００のレーザ出射方向であるＣ方向と、幅方向であるＡ方向（Ｂ方向）は、それぞれ、本発明の「第１の方向」および「第２の方向」の一例である。また、電流注入領域２ａは、本発明の「光導波路」の一例である。電流注入領域２ａの上面以外の半導体層２上には、電流ブロック層３が形成されている。また、電流ブロック層３上には、半導体層２の電流注入領域２ａとオーミック接触する第１電極４が設けられている。また、基板１の裏面上には、基板１とオーミック接触する第２電極５が設けられている。また、電流注入領域２ａ（光導波路）と直交するように、２つの劈開面６および７が形成されている。
【００４５】
また、半導体層２、電流ブロック層３および第１電極４には、劈開を行うための劈開導入用段差８ａおよび８ｂが形成されている。この劈開導入用段差８ａおよび８ｂは、電流注入領域２ａの端面の延長線上である劈開面６および７上であって、電流注入領域２ａの一方側（Ａ方向側）とは反対側（Ｂ方向側）の領域のみに、電流注入領域２ａ（光導波路）から所定の間隔を隔てて、電流注入領域２ａと直交するＡ方向（Ｂ方向）に沿って延びるように形成されている。さらに、半導体レーザ素子１００の上面の電流注入領域２ａの一方側（Ａ方向側）とは反対側（Ｂ方向側）の領域において、半導体層２には、半導体層２の上面側から基板１に向かって電流注入領域２ａと平行な方向（Ｃ方向）に延びるように溝部９が形成されている。また、溝部９は、劈開導入用段差８ａおよび８ｂと交差するように形成されている。なお、第１電極４および第２電極５は、それぞれ、本発明の「第１電極層」および「第２電極層」の一例である。また、劈開導入用段差８ａおよび８ｂは、本発明の「第１の凹部」の一例であり、溝部９は、本発明の「第１の領域」の一例である。また、溝部９は、劈開導入用段差８ａおよび８ｂの長手方向（Ａ方向）の端部から電流注入領域２ａの方向にはみ出さないように形成されるのが好ましい。このように溝部９と劈開導入用段差８とを配置することにより、後述する図３において、Ａ方向（Ｂ方向）に隣接する劈開導入用段差８間において容易にマイクロクラック１０ｂを形成させることができる。
【００４６】
この半導体レーザ素子１００では、上記のように、基板１の表面に平行なレーザ出射方向（Ｃ方向）に延びる光導波路を構成する電流注入領域２ａは、半導体層２の中央部から基板１の表面に平行で、かつ、Ｃ方向と交差する半導体レーザ素子１００の幅方向（Ａ方向（Ｂ方向））の一方側（Ａ方向側）に寄った領域に形成される。これにより、半導体層２の上面に給電するために半導体層２の上面側の中央部に金属線をボンディングする場合に、光導波路上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路が損傷するのを抑制することができる。その結果、レーザ特性が劣化するのを抑制することができる。
【００４７】
基板１は、窒化物を含む六方晶構造を有する半導体からなるとともに、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮ、ＴｌＮ、または、これらの混晶から構成されていてもよい。また、基板１は、ｎ型の導電性を有するものでもよいし、ｐ型の導電性を有するものでもよい。基板１の面方位に関しては、{０００１}面、{１１−２２}面、{１１−２０}面または{１−１００}面などの基板を用いることができる。この場合、劈開面６および７の平坦性および劈開のしやすさの観点から、劈開面６および７を{１−１００}面、または、{０００１}面とするのが好ましい。
【００４８】
また、半導体層２は、少なくとも基板１と異なる導電型の層を含んでいる。また、この半導体層２は、活性層を含んでいてもよい。この場合、活性層の基板１と反対側の面上に、基板１と異なる導電型の層を有していてもよい。さらに、活性層は、バンドギャップが活性層よりも大きく、互いに異なる導電型の２つの層に挟まれていてもよい。この場合、互いに異なる導電型の２つの層のうちの一方が、基板１であってもよい。
【００４９】
また、半導体層２のうちの少なくとも１層は、基板よりも格子定数が小さくてもよい。この場合、図２に示すように、半導体層２上には、半導体層２の表面に平行な方向（Ａ方向、Ｂ方向およびＣ方向）にそれぞれ引張り応力が加わっている。この光導波路の延びる方向（Ｃ方向）の引張り応力が存在する状態のもとで、製造プロセス時に、光導波路の延びる方向と直交する方向（Ａ方向（Ｂ方向））に、破線状に劈開導入用段差８を形成することによって、互いに隣接する劈開導入用段差８間にはマイクロクラック１０（図２において、破線で示す）が生じる。そして、劈開導入用段差８に沿って劈開がなされるので、劈開導入用段差８を形成しない場合と比べて劈開が良好となる。しかしながら、この状態では、光導波路の延びるＣ方向に加わる引張り応力と同じ大きさの引張り応力が光導波路の延びる方向と直交する方向（Ａ方向（Ｂ方向））にも生じているために、図２に示すように、局所的に光導波路の延びるＣ方向に段差を生じながら延びるマイクロクラック１０ａ（破線で示す）が生じる。この場合、半導体層２には平滑な劈開面が形成されない場合がある。
【００５０】
ここで、この半導体レーザ素子１００では、図３に示すように、半導体層２の表面に、電流注入領域２ａの延びる方向（Ｃ方向）と平行に延びるように溝部９（図２において、太線で示す。）を形成することによって、この溝部９における半導体層２の厚みが溝部９以外の領域における半導体層２の厚みよりも小さくなっている。すなわち、この溝部９が半導体層２（図１参照）を光導波路の延びる方向と直交するＡ方向（Ｂ方向）に分断するように構成されている。これにより、Ａ方向（Ｂ方向）の引張り応力がＣ方向の引張り応力よりも低減されるので、図２に示すような段差を有するマイクロクラック１０ａの形成が解消される。これにより、図３に示すように、互いに隣接する劈開導入用段差８を起点としてＡ方向（Ｂ方向）に直線状のマイクロクラック１０ｂ（図２において、破線で示す）が形成される。この結果、直線状のマイクロクラック１０ｂを起点として半導体層２（図１参照）が劈開されるので、半導体層２の劈開性がより良好に行われて平滑な劈開面６および７が得られる。これにより、光導波路が損傷するのを抑制することができる。
【００５１】
また、この半導体レーザ素子１００では、光導波路を構成する電流注入領域２ａから所定の距離を隔てて、光導波路の端面となる劈開面６および７の延長線上に、溝部９と交差するとともに光導波路の延びる所定の方向と交差する方向に延びるように、半導体層２側から劈開導入用段差８ａおよび８ｂが形成されている。すなわち、劈開導入用段差８ａおよび８ｂは、劈開面６および７の延長線上であって光導波路から離れた領域に形成されている。これにより、劈開導入用段差８ａおよび８ｂを、光導波路から離れた位置に形成することができるので、劈開導入用段差８ａおよび８ｂを半導体層２の上面側から形成する際に、光導波路が損傷するのを抑制することができる。これによっても、レーザ特性が劣化するのを抑制することができる。
【００５２】
また、電流注入領域２ａは、図１に示したように、断面形状が凸型のリッジ部により形成されていてもよいし、凸型のリッジ部を設けずに電流ブロック層３にＣ方向に延びる開口部（図示せず）を設けるとともに、開口部を介して開口部により規定される電流注入領域２ａと第１電極４とを接続してもよい。
【００５３】
また、電流注入領域２ａは、良好な劈開面が得られる面方位である{１−１００}面と直交する＜１−１００＞方向（Ｃ方向）に沿って形成するのが好ましい。
【００５４】
また、半導体層２は、窒化物を含む六方晶構造を有する半導体からなるとともに、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮ、ＴｌＮ、または、これらの混晶から構成されていてもよい。また、半導体層２を構成する各層（基板１と異なる導電型の層、活性層、互いに異なる導電型の２つの層など）のバンドギャップは、その層を構成する材料や混晶の比率を変えることにより、所望の値に設定することができる。
【００５５】
また、ｎ型の基板１および半導体層２のｎ型の層に導入するドーパントとしては、炭素、酸素、シリコン、硫黄、ゲルマニウム、セレンおよびテルルなどを用いることができるとともに、ｐ型の基板１および半導体層２のｐ型の層に導入するドーパントとしては、ベリリウム、マグネシウムおよび亜鉛などを用いることができる。
【００５６】
また、電流ブロック層３は、電流注入領域２ａ以外の領域への電流の注入を阻害するためのものであり、絶縁物または高抵抗材料により形成することができる。具体的には、アルミニウム、シリコン、チタン、亜鉛、ガリウム、ジルコニウム、インジウムおよびハフニウムなどの酸化物または窒化物を用いることができる。
【００５７】
また、第１電極４および第２電極５は、それぞれ、電流注入領域２ａおよび基板１に給電するためのオーミック電極であり、共に導電性を有する材料からなる。第１電極４および第２電極５は、アルミニウム、シリコン、チタン、クロム、ニッケル、ゲルマニウム、ロジウム、パラジウム、銀、インジウム、錫、白金、金、その合金、または、それらの層を積層した多層構造により構成していてもよい。なお、第１電極４および第２電極５は、劈開面６および７から所定の間隔を隔てて形成されてもよい。また、第１電極４および第２電極５は、素子の側面（光導波路と平行な側面）から所定の間隔を隔てて形成されてもよい。
【００５８】
劈開導入用段差８ａおよび８ｂは、劈開を正常に行うための凹部であり、ダイヤモンドポイントなどの先端の尖った硬い道具を用いて、罫書くことにより形成してもよいし、レーザビームおよびイオンビームなどの高エネルギーを有するビームを所望領域にのみ照射することにより、その部分の材料を蒸発させて形成してもよい。
【００５９】
以下、上記した本発明の概念を具体化した実施形態を図面に基づいて説明する。
【００６０】
（第１実施形態）
図４は、本発明の第１実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図５は、図４に示したＧａＮ系半導体レーザチップの半導体層の詳細構造を示した断面図である。まず、図４および図５を参照して、第１実施形態によるＧａＮ系半導体レーザチップ（素子）２００の構造について説明する。第１実施形態では、本発明の半導体レーザ素子の一例として、ＧａＮ系半導体レーザチップについて説明する。なお、第１実施形態によるＧａＮ系半導体レーザチップは、４００ｎｍ帯半導体レーザチップ（青紫色レーザダイオード）である。
【００６１】
第１実施形態によるＧａＮ系半導体レーザチップ２００では、図４に示すように、ｎ型ＧａＮからなる基板１１上に、後述する活性層２４（図５参照）を含むとともに、ｐｎ接合を有する半導体層１２が形成されている。この半導体層１２は、Ｃ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部１２ａを含む。なお、Ｃ方向は、ＧａＮ系半導体レーザチップ２００のレーザ出射方向であって、本発明の「第１の方向」の一例である。また、リッジ部１２ａは、本発明の「光導波路」の一例である。
【００６２】
また、ＧａＮ系半導体レーザチップ２００は、リッジ部１２ａの延びるＣ方向に平行な第１素子側面２０１と、第１素子側面２０１に対向するＣ方向に平行な第２素子側面２０２とを有し、Ｃ方向に直交する方向（Ａ方向（Ｂ方向））において、Ａ方向側に第２素子側面２０２が、Ｂ方向側に第１素子側面２０１が、それぞれ形成されている。なお、Ａ方向（Ｂ方向）は、ＧａＮ系半導体レーザチップ２００の幅方向であって、本発明の「第２の方向」の一例である。
【００６３】
ここで、第１実施形態では、図４に示すように、ＧａＮ系半導体レーザチップ２００の上面には、半導体層１２側からリッジ部１２ａの延びる方向（Ｃ方向）と平行な方向に延びる溝部３０が形成されている。また、溝部３０は、後述する製造プロセスにおいて基板１１の表面に形成された溝部１１ａ上に重なるように形成されている。また、溝部３０は、ＧａＮ系半導体レーザチップ２００のＢ方向側の端面（第１素子側面２０１）からＡ方向に幅Ｗ０（＝約１０μｍ）を有するとともに、ＧａＮ系半導体レーザチップ２００の上面側から、基板１１に向かって深さＤ０（＝約５μｍ）を有するように形成されている。なお、溝部３０は、本発明の「第１の領域」の一例である。なお、図４では溝部３０を構成する半導体層１２の厚みを若干誇張して図示している。また、基板１１の表面に形成された溝部１１ａは、本発明の「第３の凹部」の一例である。
【００６４】
また、図４に示すように、ＧａＮ系半導体レーザチップ２００のＡ方向（Ｂ方向）の長さ（幅）は、約２００μｍに形成されているとともに、Ｃ方向の長さ（奥行き）は、約４００μｍに形成されている。また、劈開方向（リッジ部１２ａと実質的に直交する方向）（Ａ方向（Ｂ方向））は、＜１１−２０＞方向である。また、レーザ光が出射される面（後述する劈開面１７または１８）は、Ｍ面（{１−１００}面）である。
【００６５】
また、第１実施形態では、リッジ部１２ａは、ＧａＮ系半導体レーザチップ２００のＡ方向（Ｂ方向）の中央部６００（図４において、１点鎖線で示す。）から一方側（Ａ方向側）に距離Ｗ１（＝約３０μｍ）だけ寄った領域に形成されているとともに、ＧａＮ系半導体レーザチップ２００の一方側（Ａ方向側）の端部から所定の距離Ｗ２（＝約７０μｍ）だけ内側に形成されている。このリッジ部１２ａの上面上には、リッジ部１２ａ側から順にＰｔ膜およびＰｄ膜が積層されたｐ側電極１３が形成されている。また、半導体層１２上には、ｐ側電極１３を覆うように、約３００ｎｍの厚みを有するＳｉＯ２膜からなる電流ブロック層１４が形成されている。
【００６６】
この電流ブロック層１４のｐ側電極１３の真上のＣ方向の両端部（後述する劈開面１７および１８）近傍以外の領域には、開口部１４ａが設けられている。また、ｐ側電極１３および電流ブロック層１４上のＧａＮ系半導体レーザチップ２００の端面（第１素子側面２０１および第２素子側面２０２と、劈開面１７および１８との４辺）から約３０μｍ内側の線によって囲まれる領域には、ｐ側電極１３および電流ブロック層１４側から順にＴｉ膜およびＡｕ膜が積層されたｐ側パッド電極１５が形成されている。なお、ｐ側パッド電極１５は、本発明の「第１電極層」の一例である。このｐ側パッド電極１５のＡ方向（Ｂ方向）の長さ（幅）は、約１４０μｍに形成されているとともに、Ｃ方向の長さ（奥行き）は、約３４０μｍに形成されている。また、ＧａＮ系半導体レーザチップ２００の裏面上には、基板１１側から順にＴｉ膜、Ｐｔ膜およびＡｕ膜が積層されたｎ側電極１６が形成されている。なお、ｎ側電極１６は、本発明の「第２電極層」の一例である。
【００６７】
また、ＧａＮ系半導体レーザチップ２００には、光導波路を構成するリッジ部１２ａと直交するように、２つの劈開面１７および１８が形成されている。この２つの劈開面１７および１８により、ＧａＮ系半導体レーザチップ２００の共振器端面が構成されている。
【００６８】
また、第１実施形態では、図４に示すように、基板１１、半導体層１２および電流ブロック層１４には、劈開面１７および１８との境界に、ＧａＮ系半導体レーザチップ２００の上面側から、深さＤ１（＝約２０μｍ）を有する劈開を行うための劈開導入用段差１９ａおよび１９ｂが形成されている。なお、劈開導入用段差１９ａおよび１９ｂは、本発明の「第１の凹部」の一例である。この劈開導入用段差１９ａおよび１９ｂは、リッジ部１２ａの一方側（Ａ方向側）とは反対側（Ｂ方向側）の領域のみに、リッジ部１２ａ（光導波路）から所定の間隔Ｗ３（約７０μｍ以上）を隔てて、リッジ部１２ａ（光導波路）と直交する方向（Ａ方向（Ｂ方向））に沿ってそれぞれ形成されている。
【００６９】
具体的には、劈開導入用段差１９ａおよび１９ｂは、リッジ部１２ａ（光導波路）からＢ方向側に所定の距離Ｗ３（＝約９０μｍ）隔ててＧａＮ系半導体レーザチップ２００のＢ方向側の端面に至るまで形成されている。また、劈開導入用段差１９ａおよび１９ｂは、Ｂ方向に幅Ｗ４（＝約４０μｍ）を有している。
【００７０】
また、第１実施形態では、劈開導入用段差１９ａおよび１９ｂは、ｐ側パッド電極１５が形成されていない領域に形成されている。
【００７１】
また、第１実施形態では、図４に示すように、基板１１およびｎ側電極１６のＡ方向およびＢ方向の端部（基板１１およびｎ側電極１６と、第２素子側面２０２および第１素子側面２０１との境界付近）には、ＧａＮ系半導体レーザチップ２００の裏面側から、リッジ部１２ａ（光導波路）の延びる方向（Ｃ方向）に沿って、分離を行うための分離導入用段差２０ａおよび２０ｂがそれぞれ形成されている。なお、分離導入用段差２０ａおよび２０ｂは、本発明の「第２の凹部」の一例である。
【００７２】
また、第１実施形態では、劈開面１７および１８の溝部３０と劈開導入用段差１９ａ（１９ｂ）とが交差する領域は、約２５μｍの深さＤ２を有している。すなわち、劈開面１７および１８の第１素子側面２０１との境界近傍には、溝部３０および劈開導入用段差１９ａ（１９ｂ）よりも深い窪みが部分的に形成されている。
【００７３】
基板１１および半導体層１２の詳細構造としては、ｎ型ＧａＮからなる基板１１は、酸素がドープされているとともに、六方晶構造からなる。また、半導体層１２は、Ｇａ面のｃ面（面方位（０００１））からなる主表面を有している。また、半導体層１２では、図５に示すように、基板１１上に配置されるとともに、Ｇｅがドープされたｎ型ＧａＮ層からなるバッファ層２１が形成されている。このバッファ層２１上には、ｎ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｎ型クラッド層２２が形成されている。
【００７４】
また、ｎ型クラッド層２２上には、アンドープＧａＮからなるｎ側光ガイド層２３が形成されている。このｎ側光ガイド層２３上には、多重量子井戸（ＭＱＷ）構造を有する活性層２４が形成されている。この活性層２４は、２つのアンドープＧａＮからなる障壁層（図示せず）と、３つのアンドープＩｎ０．１Ｇａ０．９Ｎからなる井戸層（図示せず）とが交互に積層された構造を有する。
【００７５】
また、活性層２４上には、アンドープＧａＮからなるｐ側光ガイド層２５が形成されている。このｐ側光ガイド層２５上には、アンドープＡｌ０．３Ｇａ０．７Ｎからなるキャップ層２６が形成されている。このキャップ層２６は、活性層２４のＩｎ原子が脱離するのを抑制することにより、活性層２４の結晶品質が劣化するのを抑制する機能を有する。
【００７６】
また、キャップ層２６上には、Ｍｇがドープされるとともに、ｐ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｐ型クラッド層２７が形成されている。このｐ型クラッド層２７は、ｐ型クラッド層２７の上面から所定の領域がエッチングされることにより形成された約１．５μｍの幅を有するとともにＣ方向（図４参照）に延びる凸部を有する。また、ｐ型クラッド層２７の凸部上には、アンドープＩｎ０．０５Ｇａ０．９５Ｎからなるｐ側コンタクト層２８が形成されている。これらｐ型クラッド層２７の凸部とｐ側コンタクト層２８とにより、電流注入領域となるとともに、光導波路としての機能を有するリッジ部１２ａが形成されている。なお、図５では溝部３０を構成する半導体層１２の各層の厚みを若干誇張して図示している。
【００７７】
図６〜図９は、それぞれ、図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハ状態での製造プロセス（ウェハプロセス）を説明するための断面図、平面図および斜視図である。次に、図５〜図９を参照して、第１実施形態によるＧａＮ系半導体レーザチップ２００のウェハ状態での製造プロセス（ウェハプロセス）について説明する。
【００７８】
まず、図６に示すように、ｎ型ＧａＮからなる基板１１の主表面に、約２０μｍの幅Ｗ５（幅Ｗ０の約２倍）を有するとともに、約５μｍの深さＤ３を有する溝部１１ａ形成する。また、溝部１１ａは、図７に示すように、Ａ方向（Ｂ方向）に、間隔Ｗ６（＝約４００μｍ）で、Ａ方向（Ｂ方向）に直交するＣ方向に延びるようにストライプ状に形成される。なお、溝部１１ａの形成工程では、基板１１の主表面上に、ＥＢ蒸着法などによりＳｉＯ２膜（図示せず）を形成した後、フォトリソグラフィーとエッチング技術によりＳｉＯ２膜にストライプ状の開口部を形成する。その後、ＳｉＯ２膜をマスクとしてＲＩＥなどにより基板１１にストライプ状の溝部１１ａ（図７参照）を形成する。なお、溝部１１ａは、本発明の「第３の凹部」の一例である。
【００７９】
次に、ＳｉＯ２膜（図示せず）を除去した後、図５および図６に示すように、ＭＯＶＰＥ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：有機金属気相成長）法を用いて、約１１５０℃の基板温度で、基板１１上に、Ｇｅがドープされたｎ型ＧａＮ層からなるバッファ層２１、ｎ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｎ型クラッド層２２、および、アンドープＧａＮからなるｎ側光ガイド層２３を順次成長させる。
【００８０】
この後、ＭＯＶＰＥ法を用いて、約８５０℃の基板温度で、ｎ側光ガイド層２３上に、３つのアンドープＩｎ０．１Ｇａ０．９Ｎからなる井戸層（図示せず）と、２つのアンドープＧａＮからなる障壁層（図示せず）とを交互に成長させることにより、活性層２４を形成する。続いて、活性層２４上に、アンドープＧａＮからなるｐ側光ガイド層２５と、アンドープＡｌ０．３Ｇａ０．７Ｎからなるキャップ層２６とを順次形成する。
【００８１】
この後、ＭＯＶＰＥ法を用いて、約１１５０℃の基板温度で、キャップ層２６上に、Ｍｇがドープされ、ｐ型Ａｌ０．０５Ｇａ０．９５Ｎからなるｐ型クラッド層２７を成長させる。
【００８２】
次に、ＭＯＶＰＥ法を用いて、約８５０℃の基板温度で、ｐ型クラッド層２７上に、アンドープＩｎ０．０５Ｇａ０．９５Ｎからなるｐ側コンタクト層２８を形成する。
【００８３】
ここで、第１実施形態では、図６に示すように、基板１１に形成された溝部１１ａ上において、半導体層１２には、溝部１１ａ以外の主表面上と比較して結晶成長層（半導体層１２）の厚みが非常に薄い状態となる溝部３０が形成される。なお、溝部３０は、本発明の「第１の領域」の一例である。この場合、溝部３０において、半導体層１２がＡ方向（Ｂ方向）に分断されることによって、溝部１１ａが延びる方向（図７のＣ方向）と直交するＡ方向（Ｂ方向）の半導体層１２に加わる引張り応力が緩和される。また、溝部３０の近傍では、結晶成長層（半導体層１２）が厚く盛り上がるように形成されており、この部分の半導体層１２の膜の厚みや組成が、溝部３０からＡ方向（Ｂ方向）に離れた領域の半導体層１２の膜の厚みや組成と異なっている。なお、このように結晶成長が行われる理由は以下の通りと考えられる。
【００８４】
まず、溝部１１ａの内側面は、ｎ型ＧａＮからなる基板１１の主表面である（０００１）面と異なる（１１−２０）面なので、この面方位の違いによって結晶成長層（半導体層１２）の成長速度が遅くなっていると考えられる。一方、溝部１１ａが形成されてない溝部１１ａ近傍の基板１１の主表面や溝部１１ａの底部は、基板１１の主表面と同じ（０００１）面であるので、溝部１１ａから十分離れた領域と同じように半導体層１２の結晶成長がなされるはずである。しかしながら、溝部１１ａの内側面（（１１−２０）面）による何らかの影響により、本来溝部１１ａの底部に供給されるべき各構成原子が溝部１１ａの底部に供給されない一方、溝部１１ａ近傍の基板１１の主表面上に供給される。この結果、半導体層１２は、溝部１１ａの近傍において基板１１の主表面上に厚く成長されるので、図６に示すように、溝部３０の内側面の近傍では、結晶成長層（半導体層１２）が厚く盛り上がるように形成されると考えられる。
【００８５】
また、上記のように溝部３０が半導体層１２をＡ方向（Ｂ方向）に分断するためには、結晶成長前の基板１１に形成する溝部１１ａの深さＤ３を、半導体層１２の厚み以上の厚みであるように形成するのが望ましい。また、この場合、溝部１１ａの幅Ｗ５は、約１０μｍ〜約３０μｍになるように形成するのが好ましい。なお、図７では、基板１１（図６参照）の溝部１１ａ上に溝部３０（ハッチング領域）が形成されている状態を示している。
【００８６】
その後、真空蒸着法およびエッチング技術を用いて、リッジ部１２ａおよびｐ側電極１３を形成する。具体的には、真空蒸着法を用いて、ｐ側コンタクト層２８上に、ｐ側コンタクト層２８側から順にＰｔ膜およびＰｄ膜を形成する。次に、エッチング技術を用いて、Ｃ方向（図４参照）に延びるレジスト（図示せず）をマスクとして、Ｐｔ膜およびＰｄ膜をエッチングするとともに、ｐ側コンタクト層２８とｐ型クラッド層２７の上面から所定の領域とをエッチングする。これにより、図５に示すように、複数の溝部３０のそれぞれの間に、ｐ側コンタクト層２８およびｐ型クラッド層２７の凸部により構成される約１．５μｍの幅を有する２つのリッジ部１２ａと、各々のリッジ部１２ａ上に配置されるｐ側電極１３とが形成される。
【００８７】
この際、第１実施形態では、リッジ部１２ａ（図７において、破線で示す）は、図７に示すように、劈開方向である＜１１−２０＞方向（Ａ方向（Ｂ方向））と実質的に直交する方向（＜１−１００＞方向）（Ｃ方向）にストライプ状（細長状）に延びるように形成される。また、リッジ部１２ａは、間隔Ｗ６（＝約４００μｍ）で基板１１に形成された溝部１１ａ（溝部３０）の中央から、Ａ方向およびＢ方向にそれぞれ約１３０μｍ（＝Ｗ３＋Ｗ４）隔てた位置に形成される。したがって、リッジ部１２ａは、間隔Ｗ７（＝約１４０μｍ）および間隔Ｗ８（＝約２６０μｍ）の異なる２つの間隔を交互に有するように形成される。このようにして、図５に示すように、バッファ層２１、ｎ型クラッド層２２、ｎ側光ガイド層２３、活性層２４、ｐ側光ガイド層２５、キャップ層２６、ｐ型クラッド層２７およびｐ側コンタクト層２８からなる半導体層１２が形成される。
【００８８】
その後、図８に示すように、プラズマＣＶＤ法を用いて、半導体層１２上に、ｐ側電極１３を覆うように、約３００ｎｍの厚みを有するＳｉＯ２膜からなる電流ブロック層１４を形成する。
【００８９】
次に、エッチング技術を用いて、フォトレジスト（図示せず）をマスクとして、電流ブロック層１４をエッチングして、ｐ側電極１３の真上の領域のうちの劈開面１７および１８となる領域以外の領域上に形成された電流ブロック層１４の部分に開口部１４ａ（図８参照）を形成する。これにより、ｐ側電極１３の上面が露出される。
【００９０】
その後、図９に示すように、真空蒸着法およびリフトオフ法を用いて、開口部１４ａに露出するｐ側電極１３の上面部分および電流ブロック層１４の所定の領域上に、ｐ側電極１３および電流ブロック層１４側から順にＴｉ膜およびＡｕ膜を積層することにより、ｐ側パッド電極１５を形成する。具体的には、電流ブロック層１４上のＧａＮ系半導体レーザチップ２００の端面（第１素子側面２０１および第２素子側面２０２と、劈開面１７および１８との４辺）となる位置（図４参照）から約３０μｍ内側の線によって囲まれる領域以外の領域に、フォトレジスト（図示せず）を形成する。そして、真空蒸着法を用いて、ｐ側電極１３および電流ブロック層１４上に、ｐ側電極１３および電流ブロック層１４側から順にＴｉ膜およびＡｕ膜を形成する。
【００９１】
その後、リフトオフ法を用いて、フォトレジスト（図示せず）を除去することにより、ｐ側電極１３および電流ブロック層１４上のＧａＮ系半導体レーザチップ２００の端面（第１素子側面２０１および第２素子側面２０２と、劈開面１７および１８との４辺）となる位置（図４参照）から約３０μｍ内側の線によって囲まれる領域に、ｐ側パッド電極１５が形成される。このとき、ｐ側パッド電極１５は、ｐ側パッド電極１５のＡ方向（Ｂ方向）の中央部から一方側（Ａ方向側）とは反対側（Ｂ方向側）に約３０μｍ寄った領域に光導波路を構成するリッジ部１２ａが配置されるように形成される。なお、各ｐ側パッド電極１５は、Ａ方向（Ｂ方向）の長さ（幅）が約１４０μｍに形成されるとともに、Ｃ方向の長さ（奥行き）が約３４０μｍに形成される。
【００９２】
次に、基板１１の厚みが、たとえば、約１００μｍになるまで、基板１１の裏面側を研磨する。その後、図９に示すように、真空蒸着法を用いて、基板１１の裏面上に、基板１１側から順にＴｉ膜、Ｐｔ膜およびＡｕ膜を積層することにより、ｎ側電極１６を形成する。このようにして、ＧａＮ系半導体レーザチップ２００がマトリクス状に配置されたウェハが完成する。
【００９３】
図１０〜図１２は、それぞれ、図４に示した第１実施形態によるＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）を説明するための平面図および断面図である。次に、図４、図６、図７および図９〜図１２を参照して、第１実施形態によるＧａＮ系半導体レーザチップ２００のウェハプロセス以降の製造プロセス（チップ化プロセス）について説明する。
【００９４】
ここで、第１実施形態では、図７に示すように、半導体層１２側から、ストライプ状のリッジ部１２ａの延びる方向（Ｃ方向）に沿って約４００μｍの間隔（間隔Ｗ６に相当する）を隔てて、ダイヤモンドポイントまたはレーザ光などを用いてリッジ部１２ａと直交する方向（Ａ方向およびＢ方向）に延びる劈開導入用凹部１９を形成する。その際、劈開導入用凹部１９は、溝部３０と直交するとともに溝部３０の中心位置からＡ方向およびＢ方向にそれぞれ約４０μｍ（図４のＷ４に相当する）ずつ延びるように形成される。なお、劈開導入用段差１９ａおよび１９ｂは、本発明の「第１の凹部」の一例である。このとき、劈開導入用凹部１９をｐ側パッド電極１５が形成されていない領域に形成するので、ダイヤモンドポイントまたはレーザ光などにより形成する際に金属くずなどが発生するのを抑制することが可能である。これにより、ｐ側層（ｐ側光ガイド層２５、キャップ層２６、ｐ型クラッド層２７、ｐ側コンタクト層２８、ｐ側電極１３およびｐ側パッド電極１５）と、ｎ側層（ｎ側電極１６、基板１１、バッファ層２１、ｎ型クラッド層２２およびｎ側光ガイド層２３）との間で、金属くずなどにより電気的に短絡するのを抑制することが可能である。
【００９５】
また、第１実施形態では、劈開導入用凹部１９は、リッジ部１２ａからＡ方向またはＢ方向に約７０μｍ以内である領域には形成されず、劈開導入用凹部１９のＡ方向（Ｂ方向）の中央部が、隣接するリッジ部１２ａ（光導波路）から距離Ｗ３＋Ｗ４（＝９０＋４０＝約１３０μｍ）ずつ隔てて形成される。これにより、劈開導入用凹部１９とリッジ部１２ａとの距離が小さくなるのを抑制することが可能となるので、劈開導入用凹部１９を形成する際にリッジ部１２ａを損傷してしまうのを抑制することが可能となる。また、劈開導入用凹部１９は、溝部３０と交差していない領域では深さＤ１（＝約２０μｍ）を有するとともに、溝部３０と交差する領域では深さＤ２（＝約２５μｍ）を有するように形成される。すなわち、溝部３０は、ＧａＮ系半導体レーザチップ２００の上面側から、基板１１、半導体層１２および電流ブロック層１４に形成され、溝部３０の底部には、基板１１が露出している。なお、ウェハが劈開される前の状態では、劈開導入用凹部１９は溝状に形成されている。
【００９６】
この状態で、図１０に示すように、ウェハの上面（基板１１に対して半導体層１２が形成された面）側が開くように基板１１の下面（裏面）側を支点として荷重を印加することにより、ウェハを、劈開導入用凹部１９の位置でＡ方向（Ｂ方向）（図９参照）に沿って劈開する。これにより、ウェハは、図１１に示すように、ＧａＮ系半導体レーザチップ２００がＡ方向（Ｂ方向）に１列に配置されたバー状に形成される。この際、ウェハは、上面側が開くように基板１１の下面側を支点として劈開されるので、半導体層１２のリッジ部１２ａに荷重がかかるのを抑制することが可能である。これにより、半導体層１２のリッジ部１２ａが機械的に損傷するのを抑制することが可能となるので、レーザ特性が劣化するのを抑制することが可能である。
【００９７】
次に、図１１および図１２に示すように、バー状に劈開されたウェハの基板１１の裏面側から、約２００μｍの間隔で、ストライプ状のリッジ部１２ａの延びる方向（Ｃ方向）（図１１参照）にダイヤモンドポイントまたはレーザ光などを用いて分離導入用凹部２０を形成する。このとき、分離導入用凹部２０は、１つおきに、基板１１の厚み方向において溝部３０（図７参照）に対向する領域に形成される。これにより、異なる２つの間隔を交互に有するリッジ部１２ａのうち、小さい方の間隔Ｗ７を有する隣接するリッジ部１２ａ間の中央部に対向する領域にも分離導入用凹部２０が形成される。その結果、各リッジ部１２ａの両側の約７０μｍおよび約１３０μｍ離れた位置に対向する領域に、分離導入用凹部２０がそれぞれ配置される。
【００９８】
また、分離導入用凹部２０は、ＧａＮ系半導体レーザチップ２００の裏面側から、基板１１およびｎ側電極１６に形成される。ＧａＮ系半導体レーザチップ２００では、分離導入用凹部２０をリッジ部１２ａから基板１１に対して、厚み方向（上下方向）だけでなく幅方向にも所定の距離を隔てて形成することが可能となるので、分離導入用凹部２０を形成する際にリッジ部１２ａを損傷してしまうのを抑制することが可能となる。また、互いに対向する溝部３０と分離導入用凹部２０とによって厚みが小さくなった基板１１の部分では、溝部３０と対向していない分離導入用凹部２０の部分よりも容易にウェハの分離を行うことが可能となる。なお、バー状に劈開されたウェハが分離される前の状態では、分離導入用凹部２０は、溝状に形成されている。なお、分離導入用凹部２０は、本発明の「第２の凹部」の一例である。
【００９９】
この状態で、図１２に示すように、ＧａＮ系半導体レーザチップ２００の下面（裏面）側が開くように半導体層１２側（上面側）を支点として荷重を印加することにより、バー状のウェハを、分離導入用凹部２０の位置でＣ方向（図１１参照）に沿って分離する。これにより、バー状のウェハが、図４に示すように、約２００μｍのＡ方向（Ｂ方向）の長さ（幅）および約４００μｍのＣ方向の長さ（奥行き）を有するＧａＮ系半導体レーザチップ２００（２００ａ）に分割されて、ＧａＮ系半導体レーザチップ２００が多数製造される。
【０１００】
なお、第１実施形態では、分離導入用凹部２０を対称軸としてＡ方向（Ｂ方向）に対称な形状を有するＧａＮ系半導体レーザチップ２００および２００ａの２つのチップが得られる。
【０１０１】
第１実施形態では、上記のように、Ｃ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部１２ａを、半導体層１２のＣ方向に直交するＡ方向（Ｂ方向）の中央部から一方側（Ａ方向側）に距離Ｗ１（＝約３０μｍ）だけ寄った領域に形成される。これにより、半導体層１２の上面側に給電するために半導体層１２の上面側の中央部に金属線をボンディングする場合に、光導波路を構成するリッジ部１２ａ上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。その結果、レーザ特性が劣化するのを抑制することができる。
【０１０２】
また、第１実施形態では、半導体層１２の表面に、リッジ部１２ａの延びるＣ方向と平行に延びるように、溝部３０が形成されており、この溝部３０における半導体層１２の厚みが溝部３０以外の領域における半導体層１２の厚みよりも小さくなっているので、溝部３０により、半導体層１２は、溝部３０を中心として溝部３０の延びる方向（Ｃ方向）と直交する方向（Ａ方向（Ｂ方向））に分断される。これにより、半導体層形成時に基板１１（ＧａＮ）と半導体層１２（ＡｌＧａＮ）との格子定数の差に起因してリッジ部１２ａの延びるＣ方向に発生する引張り応力よりも、Ｃ方向と直交するＡ方向（Ｂ方向）（共振器端面の延びる方向）に発生する引張り応力を小さくすることができる。この結果、互いに隣接する劈開導入用凹部１９間に自発的に生じるマイクロクラックが、Ｃ方向に段差を生じながら形成されるのが抑制されるので、複数の劈開導入用凹部１９に沿って劈開が良好に行われて平滑な劈開面１７および１８（共振器端面）が得られる。これにより、光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。
【０１０３】
なお、ＧａＮ系半導体レーザチップ２００の製造プロセスにおいて、予め基板１１の主表面に形成した凹形状の溝部１１ａを覆いながら基板１１上に半導体層１２を積層して溝部３０を形成する場合、溝部３０を、リッジ部１２ａ（光導波路）を形成する領域近傍から所定の距離だけ離れて形成することにより、溝部３０により生じる結晶成長層の乱れがリッジ部１２ａに影響するのを抑制できるので、素子のレーザ特性が劣化するのをより一層抑制することができる。
【０１０４】
また、第１実施形態では、リッジ部１２ａの一方側とは反対側（Ｂ方向側）の領域のみに、半導体層１２側（上側）から劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）を形成するとともに、リッジ部１２ａの一方側（Ａ方向側）の領域には劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）を形成しないことによって、劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）を、光導波路を構成するリッジ部１２ａから離れた位置に形成することができるので、劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）を半導体層１２側（上側）から形成する際に、光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。これによっても、レーザ特性が劣化するのを抑制することができる。
【０１０５】
また、第１実施形態では、ｐ側パッド電極１５を、劈開導入用段差１９ａおよび１９ｂ（劈開導入用凹部１９）からそれぞれ約３０μｍ内側の線によって囲まれる領域に形成することによって、ｐ側パッド電極１５と劈開導入用段差１９ａおよび１９ｂとが約３０μｍの間隔を隔てて形成されているために、ｐ側パッド電極１５を構成する導電性の材料が飛散した場合であっても、劈開導入用段差１９ａおよび１９ｂに付着することに起因してリーク電流が増加するのを抑制することができる。
【０１０６】
また、第１実施形態では、基板１１の裏面に、Ｃ方向に延びる分離導入用段差２０ａおよび２０ｂが形成されているので、分離導入用段差２０ａおよび２０ｂが形成される部分の基板１１の厚みが薄くなる分、製造プロセスにおける素子分離の際に、分離導入用段差２０ａおよび２０ｂが形成された部分でＣ方向に沿って容易にウェハの分離（チップ化）を行うことができる。
【０１０７】
また、第１実施形態では、分離導入用段差２０ｂを、溝部３０と対向する位置の基板１１の裏面に設けることによって、基板１１の厚みを溝部３０と分離導入用段差２０ｂとによりさらに薄くすることができるので、Ｃ方向に沿って、より容易にウェハの分離を行うことができる。
【０１０８】
また、第１実施形態では、基板１１の表面上の溝部３０と対向する領域に、第１の方向（Ｃ方向）に平行に延びる溝部１１ａが形成されているので、溝部１１ａの部分で、Ｃ方向に沿って容易に基板１１を分割することができる。また、溝部１１ａ上に形成される半導体層１２の厚み、すなわち、溝部３０における半導体層１２の厚みを他の領域に形成される半導体層１２の厚みより小さくすることができるので、溝部１１ａ上の溝部３０において、半導体層１２のＡ方向（Ｂ方向）への分断を容易に行うことができる。
【０１０９】
また、第１実施形態では、溝部１１ａの深さＤ３（＝約５μｍ）が、半導体層１２の厚みよりも大きく形成されることによって、半導体層１２をＡ方向（Ｂ方向）に分断するための溝部３０を、基板１１の表面上に結晶成長する半導体層１２に容易に形成することができる。
【０１１０】
また、第１実施形態では、溝部３０を、半導体層１２の表面から基板１１の一部まで達するように構成することによって、素子分離の際に、溝部３０によって厚みが小さくなった基板１１の部分で容易に分離（チップ化）することができる。
【０１１１】
また、第１実施形態では、溝部３０を、リッジ部１２ａの延びる方向（Ｃ方向）と直交する方向（Ａ方向）の幅が上方に向かって大きくなるように形成することによって、バー状態のウェハの下面（基板１１の裏面）側が開くように素子分離を行う際、分離によって折れ曲がろうとする半導体層１２の端部同志（溝部３０の内側面）が接触しにくくなるので、素子分離の際に半導体層１２が損傷するのを抑制することができる。
【０１１２】
また、第１実施形態では、劈開導入用段差１９ａおよび１９ｂを、リッジ部１２ａの延びる方向と直交する方向（Ａ方向（Ｂ方向））の幅が上方に向かって大きくなるように形成することによって、劈開導入用段差１９ａおよび１９ｂの端部をレーザ照射などにより形成する際のエネルギーが、劈開導入用段差１９ａおよび１９ｂの底部をレーザ照射などにより形成する際のエネルギーよりも小さくすることができるので、劈開導入用段差１９ａおよび１９ｂの端部に近いリッジ部１２ａへの熱影響を抑制することができるとともに、リッジ部１２ａの劣化を抑制することができる。
【０１１３】
また、第１実施形態では、溝部３０および劈開導入用段差１９ａ（１９ｂ）を、溝部３０と劈開導入用段差１９ａ（１９ｂ）とが交差する領域の深さＤ２（＝約２５μｍ）が、溝部３０と劈開導入用段差１９ａ（１９ｂ）とが交差しない領域における溝部３０の深さＤ０（＝約５μｍ）および劈開導入用段差１９ａ（１９ｂ）の深さＤ１（＝約２０μｍ）よりも大きく形成することによって、製造プロセスにおいてウェハをバー状態に劈開する際に、基板１１の内部までより深く形成された劈開導入用凹部１９を起点として劈開されるので、平滑な劈開面１７および１８（共振器端面）をより容易に得ることができる。
【０１１４】
また、第１実施形態では、分離導入用段差２０ａおよび２０ｂを、リッジ部１２ａ（光導波路）の劈開面１７から劈開面１８までの長さと実質的に同じ長さを有するように形成することによって、素子分離によってＧａＮ系半導体レーザチップ２００を形成する際に、分離導入用段差２０ａおよび２０ｂが延びるＣ方向にウェハの分離を確実に行うことができる。
【０１１５】
また、第１実施形態では、分離導入用段差２０ａおよび２０ｂを、ｎ側電極１６と基板１１とに形成することにより分離導入用段差２０ａ（２０ｂ）がｎ側電極１６の下面から基板１１の一部まで達するように構成することによって、製造プロセスにおける素子分離の際に、分離導入用段差２０ａ（２０ｂ）によって厚みが小さくなった基板１１の部分で容易に分離（チップ化）することができる。
【０１１６】
また、第１実施形態では、基板１１および半導体層１２を、ＧａＮなどの窒化物系半導体により構成することによって、光導波路が損傷するのが抑制され、かつ、レーザ特性が劣化するのが抑制されたＧａＮ系半導体レーザチップ２００を形成することができる。
【０１１７】
また、第１実施形態の製造プロセスでは、ＧａＮ系半導体レーザチップ２００が、半導体層１２の中央部から幅方向の一方側（Ｂ方向側）に寄った領域に光導波路を有するように、分離（チップ化）する工程を設けている。すなわち、分離を行う工程により形成される半導体層１２の第１素子側面２０１と第２素子側面２０２との間に位置する光導波路を構成するリッジ部１２ａは、半導体層１２の中央部から第２素子側面２０２の側に寄った領域に配置される。これにより、半導体層１２の上面側に給電するために半導体層１２の上面側の中央部に金属線をボンディングする場合に、光導波路を構成するリッジ部１２ａ上に金属線がボンディングされるのを抑制することができるので、ボンディング時に光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。その結果、レーザ特性が劣化するのを抑制することができる。
【０１１８】
また、第１実施形態の製造プロセスでは、複数の光導波路（リッジ部１２ａ）と平行に延びる溝部３０を含む半導体層１２を形成する工程を備え、この溝部３０における半導体層１２の膜厚は、溝部３０以外の領域における半導体層１２の膜厚よりも小さく形成されている。これにより、溝部３０により、半導体層１２は、溝部３０を中心として溝部３０の延びる方向（Ｃ方向）と直交する方向（半導体レーザ素子の幅方向）に分断される。これにより、半導体層形成時に基板１１と半導体層１２との格子定数の差に起因して光導波路の延びる方向（Ｃ方向）に発生する引張り応力よりも、この方向と直交する方向（半導体レーザ素子の幅方向）に発生する引張り応力を小さくすることができる。この結果、劈開の際に、劈開導入用凹部１９間に自発的に生じるマイクロクラックが、光導波路の延びる方向に段差を生じながら形成されるのが抑制されるので、劈開が良好に行われて平滑な劈開面１７および１８（共振器端面となる光導波路の端面を含む側面）が得られる。これにより、光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。
【０１１９】
なお、第１実施形態の製造プロセスにおいて、基板１１上に半導体層１２を積層して、光導波路から所定の距離だけ隔てて離れた位置に溝部３０を形成する場合、溝部３０を、リッジ部１２ａ（光導波路）を形成する領域近傍から所定の距離だけ離れて形成することにより、溝部３０により生じる結晶成長層の乱れがリッジ部１２ａに影響するのを抑制できるので、素子のレーザ特性が劣化するのをより一層抑制することができる。
【０１２０】
また、第１実施形態の製造プロセスでは、複数の光導波路（リッジ部１２ａ）間に、溝部３０と交差するとともに、光導波路の延びる所定の方向（基板１１の表面に平行な第１の方向（Ｃ方向）と直交する方向（Ａ方向（Ｂ方向））に延びるように、半導体層１２側から複数の劈開導入用凹部１９を形成する工程を備えている。すなわち、複数の光導波路間の半導体層１２の表面であって光導波路から離れた領域に、溝部３０と交差するとともに、第１の方向（Ｃ方向）と直交する方向（Ａ方向（Ｂ方向））に延びる複数の劈開導入用凹部１９を形成する工程を備えている。これにより、劈開導入用凹部１９を光導波路から離れた位置に形成することができるので、劈開導入用凹部１９を半導体層１２側から形成する際に、光導波路を構成するリッジ部１２ａが損傷するのを抑制することができる。これによっても、素子のレーザ特性が劣化するのを抑制することができる。
【０１２１】
また、第１実施形態の製造プロセスでは、半導体層１２を形成する工程が、異なる２つの間隔Ｗ７およびＷ８を交互に有する複数のリッジ部１２ａ（光導波路）と、この２つの間隔のうちの大きい間隔Ｗ８（＝約２６０μｍ）を有する隣接するリッジ部１２ａ（光導波路）間に位置する溝部３０とを形成する工程を含むことによって、分離（チップ化）を行う工程により形成される半導体層１２の第１の側面２０１と第２の側面２０２との間に位置するリッジ部１２ａ（光導波路）を、半導体層１２の中央部から第２の側面２０２の側に寄った領域に容易に配置することができる。
【０１２２】
また、第１実施形態の製造プロセスでは、分離（チップ化）を行う工程を、溝部３０に沿って行うことによって、ウェハは、リッジ部１２ａ（光導波路）が形成された位置から離れた溝部３０に沿って分離されるので、素子分離の際にリッジ部１２ａが損傷するのを容易に抑制することができる。
【０１２３】
また、第１実施形態の製造プロセスでは、分離（チップ化）を行う工程に先立って、基板１１の表面と反対側の裏面側に第１の方向（Ｃ方向）に平行に延びる分離導入用凹部２０を形成する工程を行うことによって、基板１１を挟んで互いに対向する溝部３０と分離導入用凹部２０とによって厚みが小さくなった基板１１の部分でＣ方向に沿って確実に素子分離（チップ化）を行うことができる。
【０１２４】
また、第１実施形態の製造プロセスでは、分離導入用凹部２０を、溝部３０と対向する領域に形成するとともに、分離（チップ化）を行う工程を、溝部３０および分離導入用凹部２０に沿って行うことによって、基板１１の厚みを溝部３０と分離導入用凹部２０とによりさらに薄くすることができるので、Ｃ方向に沿って、より容易にウェハの分離を行うことができる。
【０１２５】
また、第１実施形態の製造プロセスでは、分離（チップ化）を行う工程が、リッジ部１２ａ（光導波路）が形成された一方側（Ａ方向側）とは反対側（Ｂ方向側）の領域に、劈開導入用段差１９ａ（１９ｂ）を有するように分離を行う工程を含むことによって、劈開導入用段差１９ａ（１９ｂ）がリッジ部１２ａ（光導波路）が配置された領域からＢ方向側に遠ざけられた状態でＧａＮ系半導体レーザチップ２００が得られる。この結果、劈開導入用段差１９ａ（１９ｂ）の平面的な位置を観察することにより、リッジ部１２ａが損傷しないように金属線のボンディング位置を決定することができる。
【０１２６】
さらに、劈開導入用段差１９ａ（１９ｂ）をリッジ部１２ａ（光導波路）から離れた位置に形成することができるので、劈開導入用段差１９ａ（１９ｂ）を半導体層１２側から形成する際に、リッジ部１２ａ（光導波路）が損傷するのを抑制することができる。これによっても、レーザ特性が劣化するのを抑制することができる。また、劈開導入用段差１９ａ（１９ｂ）を有する部分の領域だけＧａＮ系半導体レーザチップ２００のサイズが大きくなるので、製造プロセスにおける素子の取り扱いを容易に行うことができる。
【０１２７】
また、第１実施形態の製造プロセスでは、半導体層１２を形成する工程が、基板１１の表面上に第１の方向（Ｃ方向）に平行に延びる凹形状の溝部１１ａを形成する工程と、溝部１１ａが形成された基板１１の表面上に半導体層１２を結晶成長させる工程とを含むことによって、溝部１１ａ上に堆積する半導体層１２と溝部１１ａ以外の基板１１の表面上に堆積する半導体層１２との結晶成長速度を制御することができるので、溝部１１ａ上に半導体層１２をＡ方向（Ｂ方向）に分断する半導体層１２からなる溝部３０を容易に形成することができる。
【０１２８】
また、第１実施形態の製造プロセスでは、半導体層１２を結晶成長させる工程が、溝部１１ａの深さＤ３（＝約５μｍ）より小さい厚みを有する半導体層１２を結晶成長させる工程を含むことによって、溝部１１ａ上に堆積する半導体層１２の結晶成長速度と、溝部１１ａ以外の基板１１の表面上に堆積する半導体層１２の結晶成長速度との差をより顕著することができるので、溝部１１ａ上に半導体層１２からなる溝部３０を確実に形成することができる。
【０１２９】
（第１実施形態の第１変形例）
図１３は、本発明の第１実施形態の第１変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図１３を参照して、この第１実施形態の第１変形例では、上記第１実施形態と異なり、基板１１まで達しない深さを有する劈開導入用段差１９ｃおよび１９ｄが半導体層１２に形成されている場合について説明する。なお、劈開導入用段差１９ｃおよび１９ｄは、本発明の「第１の凹部」の一例である。
【０１３０】
ここで、第１実施形態の第１変形例によるＧａＮ系半導体レーザチップ（素子）２０５では、図１３に示すように、半導体層１２および電流ブロック層１４には、劈開面１７および１８との境界に、ＧａＮ系半導体レーザチップ２０５の上面から、深さＤ１１（＝約１５μｍ）を有する劈開を行うための劈開導入用段差１９ｃおよび１９ｄが形成されている。すなわち、ＧａＮ系半導体レーザチップ２０５のチップ化プロセスにおいて、劈開導入用段差１９ｃおよび１９ｄは、溝部３０と交差していない領域では底部が基板１１まで達しないように形成されるとともに、溝部３０と交差する領域では深さＤ２１（＝約２０μｍ）を有するように形成される。
【０１３１】
なお、第１実施形態の第１変形例によるＧａＮ系半導体レーザチップ２０５のその他の構造および製造プロセスは、上記第１実施形態と同様であり、効果についても上記第１実施形態と同様である。
【０１３２】
（第１実施形態の第２変形例）
図１４は、本発明の第１実施形態の第２変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。また、図１５は、図１４に示した第１実施形態の第２変形例によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための平面図である。図１２、図１４および図１５を参照して、この第１実施形態の第２変形例では、上記第１実施形態の製造プロセスと異なり、１つの溝部３０と対向する位置の分離導入用凹部２０からＡ方向（Ｂ方向）に隣り合う分離導入用凹部２０までの間において、３つのＧａＮ系半導体レーザチップ（素子）２１０、２１０ａおよび２１０ｂを素子分離して得る場合について説明する。
【０１３３】
この第１実施形態の第２変形例によるＧａＮ系半導体レーザチップでは、図１４に示すように、上記第１実施形態と同様の素子構造を有するＧａＮ系半導体レーザチップ２１０（２１０ａ）に加えて、１つのＧａＮ系半導体レーザチップ２１０ｂが得られるように構成されている。また、ＧａＮ系半導体レーザチップ２１０ｂのリッジ部１２ａは、素子の中央部から一方側（Ｂ方向側）に寄った領域に形成されている。なお、ＧａＮ系半導体レーザチップ２１０ｂの半導体層構造は、ＧａＮ系半導体レーザチップ２１０と同様である。
【０１３４】
すなわち、第１実施形態の第２変形例による製造プロセスでは、図１５に示すように、ウェハプロセスにおいて、＜１１−２０＞方向（Ａ方向（Ｂ方向））に隣り合う溝部３０（斜線部）間に、＜１−１００＞方向（Ｃ方向）にストライプ状に延びる３つのリッジ部１２ａを形成する。また、３つのリッジ部１２ａは、間隔Ｗ２０で基板１１に形成された溝部１１ａ（溝部３０）の中央から、間隔Ｗ２１、Ｗ２２およびＷ２３の順でＡ方向およびＢ方向にそれぞれ隔てられて形成される。したがって、溝部３０を挟んでＡ方向（Ｂ方向）に隣接する２つのリッジ部１２ａは、隣接するリッジ部１２ａ間の３つの間隔のうちの最大の間隔（Ｗ２４（＝Ｗ２１＋Ｗ２１））を有するように形成される。なお、互いに隣接するリッジ部１２ａ間の間隔の大きさは、Ｗ２４＞Ｗ２３＞Ｗ２２の順に小さくなるように形成される。
【０１３５】
また、バー状劈開後のチップ化プロセスでは、溝部３０と対向する位置に分離導入用凹部２０を形成するのに加えて、間隔Ｗ２２の領域の隣接するｐ側パッド電極１５間および間隔Ｗ２３の領域の隣接するｐ側パッド電極１５間に、それぞれ、Ｃ方向に延びる分離導入用凹部２２０（２箇所）を形成した後、図１２に示したチップ化の方法と同様の方法により、ＧａＮ系半導体レーザチップ２１０ａ、２１０ｂおよび２１０の順に各チップを得る。
【０１３６】
（第１実施形態の第３変形例）
図１６は、本発明の第１実施形態の第３変形例によるＧａＮ系半導体レーザチップの構造を示した斜視図である。また、図１７は、図１６に示した第１実施形態の第３変形例によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための平面図である。図１２、図１６および図１７を参照して、この第１実施形態の第３変形例では、上記第１実施形態の第２変形例と異なり、１つの溝部３０と対向する位置の分離導入用凹部２０からＡ方向（Ｂ方向）に隣り合う分離導入用凹部２０までの間において、４つのＧａＮ系半導体レーザチップ（素子）２１０、２１０ａ、２１０ｂおよび２１０ｃを素子分離して得る場合について説明する。
【０１３７】
この第１実施形態の第３変形例によるＧａＮ系半導体レーザチップでは、図１６に示すように、上記第１実施形態と同様の素子構造を有するＧａＮ系半導体レーザチップ２１０（２１０ａ）に加えて、２つのＧａＮ系半導体レーザチップ２１０ｂおよび２１０ｃが得られるように構成されている。なお、ＧａＮ系半導体レーザチップ２１０ｃの半導体層構造は、ＧａＮ系半導体レーザチップ２１０ｂと同様である。
【０１３８】
すなわち、第１実施形態の第３変形例による製造プロセスでは、図１７に示すように、ウェハプロセスにおいて、＜１１−２０＞方向に隣り合う溝部３０の間に、＜１−１００＞方向にストライプ状に延びる４つのリッジ部１２ａを形成する。また、４つのリッジ部１２ａは、間隔Ｗ３０で基板１１に形成された溝部１１ａ（溝部３０）の中央から、間隔Ｗ３１、Ｗ３２、Ｗ３３およびＷ３２の順でＡ方向およびＢ方向にそれぞれ隔てられて形成される。したがって、溝部３０を挟んでＡ方向（Ｂ方向）に隣接する２つのリッジ部１２ａは、隣接するリッジ部１２ａ間の間隔のうちの最大の間隔（Ｗ３４（＝Ｗ３１＋Ｗ３１））を有するように形成される。なお、互いに隣接するリッジ部１２ａ間の間隔の大きさは、Ｗ３４≧Ｗ３３＞Ｗ３２の順に小さくなるように形成される。
【０１３９】
また、バー状劈開後のチップ化プロセスでは、溝部３０と対向する位置に分離導入用凹部２０を形成するのに加えて、間隔Ｗ３２の領域の隣接するｐ側パッド電極１５間および間隔Ｗ３３の領域の隣接するｐ側パッド電極１５間に、それぞれ、Ｃ方向に延びる分離導入用凹部２２０（３箇所）を形成した後、図１２に示したチップ化の方法と同様の方法により、ＧａＮ系半導体レーザチップ２１０ａ、２１０ｃ、２１０ｂおよび２１０の順に各チップを得る。
【０１４０】
なお、上記第１実施形態の第２変形例および第３変形例の効果は、上記第１実施形態と同様である。
【０１４１】
（第２実施形態）
図１８は、本発明の第２実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図１８を参照して、この第２実施形態では、上記第１実施形態と異なり、直線状の結晶欠陥が多い領域を有するｎ型ＧａＮ基板４１を用いて、ＧａＮ系半導体レーザチップを形成する場合について説明する。なお、第２実施形態で用いるｎ型ＧａＮ基板４１は、所定の領域に直線状に結晶欠陥を集中して形成することにより、それ以外の広い領域の結晶欠陥を低減させた基板である。
【０１４２】
この第２実施形態によるＧａＮ系半導体レーザチップ（素子）２５０では、図１８に示すように、上記第１実施形態と同様に、ｎ型ＧａＮからなる基板４１上に、Ｃ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部４２ａを含む半導体層４２が形成されている。また、リッジ部４２ａは、本発明の「光導波路」の一例である。
【０１４３】
ここで、第２実施形態では、基板４１および半導体層４２のＢ方向側の端部近傍には、結晶欠陥の多い領域６０が形成されている。また、図１８に示すように、基板４１上には、領域６０を含むように、半導体層４２側からリッジ部４２ａの延びる方向（Ｃ方向）と平行な方向に延びる溝部７０が形成されている。また、溝部７０は、後述する製造プロセスにおいて基板４１の表面に形成された溝部４１ａ上に重なるように形成されている。なお、溝部７０は、本発明の「第１の領域」の一例、溝部４１ａは、本発明の「第３の凹部」の一例である。なお、図１８では溝部７０周辺の形状を説明するために、溝部７０を構成する半導体層４２の厚みを若干誇張して図示している。
【０１４４】
また、光導波路を構成するリッジ部４２ａと直交するように、ＧａＮ系半導体レーザチップ２５０の共振器を構成する２つの劈開面４７および４８が形成されている。
【０１４５】
また、基板４１、半導体層４２および電流ブロック層４４には、上記第１実施形態と同様に、ＧａＮ系半導体レーザチップ２５０のＢ方向側の端部まで延びるように、約６０μｍのＡ方向（Ｂ方向）の長さを有する劈開導入用段差４９ａおよび４９ｂが形成されている。なお、劈開導入用段差４９ａおよび４９ｂは、本発明の「第１の凹部」の一例である。
【０１４６】
また、第２実施形態では、基板４１およびｎ側電極１６には、上記第１実施形態と同様に、ＧａＮ系半導体レーザチップ２５０の裏面側から、リッジ部４２ａの延びる方向（Ｃ方向）に沿って、分離を行うための分離導入用段差５０ａおよび５０ｂがそれぞれ形成されている。なお、分離導入用段差５０ａおよび５０ｂは、本発明の「第２の凹部」の一例である。なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
【０１４７】
図１９は、図１８に示した第２実施形態によるＧａＮ系半導体レーザチップ２５０の製造プロセス（ウェハプロセス）を説明するための平面図である。図１８および図１９を参照して、第２実施形態によるＧａＮ系半導体レーザチップ２５０のウェハ状態での製造プロセス（ウェハプロセス）について説明する。
【０１４８】
まず、図１８に示すように、上記第１実施形態と同様のプロセスを用いて、エッチング技術によりｎ型ＧａＮからなる基板４１の主表面に、約４０μｍの幅（溝幅）を有するとともに、約５μｍの深さを有するＣ方向に延びる溝部４１ａを形成する。この際、第２実施形態では、基板４１の結晶欠陥の多い領域６０を含むように溝部４１ａを形成する。
【０１４９】
その後、基板４１上に、ｐ側コンタクト層（図示せず）までを形成する。このとき、第２実施形態では、図１９に示すように、基板４１の結晶欠陥の多い領域６０上に形成される半導体層４２の領域も、結晶欠陥の多い領域６０となる。なお、図１９では、結晶欠陥の多い領域６０を含むように半導体層４２の溝部７０（ハッチング領域）が形成される様子を示している。
【０１５０】
そして、上記第１実施形態と同様のプロセスを用いて、リッジ部４２ａおよびｐ側電極１３を形成する。この際、図１９に示すように、所定の間隔Ｗ９（＝約１４０μｍ）および間隔Ｗ１０（＝約２６０μｍ）の異なる２つの間隔を交互に有するように、複数のリッジ部４２ａを形成する。
【０１５１】
また、第２実施形態では、図１９に示すように、基板４１および半導体層４２の結晶欠陥の多い領域６０が、異なる２つの間隔のうちの大きい間隔Ｗ１０（＝約２６０μｍ）を有するリッジ部４２ａ（光導波路）間の中間位置に配置されるように、リッジ部４２ａ（光導波路）を形成する。なお、第２実施形態のその他のウェハ状態での製造プロセス（ウェハプロセス）およびウェハプロセス後のチップ化プロセスなどは、上記第１実施形態の製造プロセスと同様である。このようにして、約２００μｍの素子幅および約４００μｍのＣ方向の長さを有するＧａＮ系半導体レーザチップ２０５および２０５ａ（図１８参照）が多数製造される。
【０１５２】
第２実施形態の製造プロセスでは、上記のように、異なる２つの間隔Ｗ９およびＷ１０のうちの大きい間隔Ｗ１０（＝約２６０μｍ）を有する隣接するリッジ部４２ａ間の中間位置に、基板４１および半導体層４２の結晶欠陥の多い領域６０が位置するように、複数のリッジ部４２ａを形成することによって、リッジ部４２ａを、基板４１および半導体層４２の結晶欠陥の多い領域６０から離れた位置に形成することができるので、基板４１および半導体層４２の結晶欠陥が、光導波路を構成するリッジ部４２ａに伝播するのを抑制することができる。これにより、ＧａＮ系半導体レーザチップ２５０の信頼性が低下するのを抑制することができる。
【０１５３】
また、第２実施形態では、基板４１の結晶欠陥の多い領域６０の上部領域に、リッジ部４２ａの延びるＣ方向と平行に延びるように、半導体層４２側から溝部７０が形成されており、この溝部７０における半導体層４２の厚みが溝部７０以外の領域における半導体層４２の厚みよりも小さくなっているので、溝部７０により、半導体層４２は、溝部７０を中心として溝部７０の延びる方向（Ｃ方向）と直交する方向（Ａ方向（Ｂ方向））に分断される。これにより、半導体層形成時に基板４１（ＧａＮ）と半導体層４２（ＡｌＧａＮ）との格子定数の差に起因してリッジ部４２ａの延びるＣ方向に発生する引張り応力よりも、Ｃ方向と直交するＡ方向（Ｂ方向）に発生する引張り応力を小さくすることができる。この結果、互いに隣接する劈開導入用凹部４９間に自発的に生じるマイクロクラックが、Ｃ方向に段差を生じながら形成されるのが抑制されるので、複数の劈開導入用凹部４９に沿って劈開が良好に行われて平滑な劈開面４７および４８（共振器端面）が得られる。これにより、光導波路を構成するリッジ部４２ａが損傷するのを抑制することができる。なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【０１５４】
（第２実施形態の変形例）
図２０は、本発明の第２実施形態の変形例によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための平面図である。図２０を参照して、この第２実施形態の変形例では、上記第２実施形態と異なり、２つの溝部７１が、ｎ型ＧａＮ基板４１の結晶欠陥の多い領域６０の両端を囲むように半導体層４２に形成される場合について説明する。
【０１５５】
ここで、第２実施形態の変形例におけるＧａＮ系半導体レーザチップ（素子）２６０（２６０ａ）の製造プロセスでは、図２０に示すように、ｎ型ＧａＮからなる基板４１の結晶欠陥の多い領域６０の両端を囲むように基板４１にＣ方向に延びる２本の溝部４１ｂを形成する。なお、溝部４１ｂは、本発明の「第３の凹部」の一例である。
【０１５６】
その後、第２実施形態と同様に、基板４１上にｐ側コンタクト層（図示せず）までを形成する。これにより、図２０に示すように、基板４１の結晶欠陥の多い領域６０の両端を囲むように、半導体層４２に２本の溝部７１が形成される。また、この場合、２本の溝部７１が、劈開導入用凹部４９の長手方向（Ａ方向（Ｂ方向））の端部から、それぞれリッジ部４２ａの方向にはみ出さないように形成されるのが好ましい。なお、溝部７１は、本発明の「第１の領域」の一例である。なお、第２実施形態の変形例のその他の構造および製造プロセスは、上記第２実施形態と同様である。
【０１５７】
この第２実施形態の変形例のように構成しても、Ｃ方向（図２０参照）に延びる２本の溝部７１における半導体層４２の厚みが溝部７１以外の領域における半導体層４２の厚みよりも小さくなっている。これにより、溝部７１により、半導体層４２に発生するＣ方向と直交するＡ方向（Ｂ方向）の引張り応力を緩和することができるので、互いに隣接する劈開導入用凹部４９間に、局所的な段差形状を有しながらマイクロクラックが発生するのを抑制することができる。これにより良好な劈開性が得られるので、平滑な劈開面４７および４８（共振器端面）を形成することができる。なお、第２実施形態の変形例のその他の効果は、上記第２実施形態と同様である。
【０１５８】
（第３実施形態）
図２１は、本発明の第３実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。図２２および図２３は、それぞれ、図２１に示した第３実施形態によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための断面図である。図２１〜図２３を参照して、この第３実施形態では、上記第２実施形態と異なり、半導体層４２を結晶成長させる前のｎ型ＧａＮからなる基板４１上に、結晶成長を阻害する作用を有するＳｉＯ２などからなる選択成長用のストライプマスク８０を形成することにより、半導体層４２に溝部８１を形成する場合について説明する。
【０１５９】
この第３実施形態によるＧａＮ系半導体レーザチップ（素子）３００（３００ａ）では、図２１に示すように、上記第２実施形態と同様に、基板４１上に、Ｃ方向にストライプ状（細長状）に延びる光導波路を構成するリッジ部４２ａを含む半導体層４２が形成されている。
【０１６０】
ここで、第３実施形態では、基板４１上には、半導体層４２の側面と基板４１の上面とによって、リッジ部４２ａの延びる方向（Ｃ方向）と平行な方向に延びる溝部８１が形成されている。また、溝部８１は、ＧａＮ系半導体レーザチップ３００のＢ方向側の端面からＡ方向に幅Ｗ０（＝約１０μｍ）を有するとともに、ＧａＮ系半導体レーザチップ３００の上面側から、基板４１に向かって深さＤ０（＝約５μｍ）を有するように形成されている。なお、溝部８１は、本発明の「第１の領域」の一例である。なお、第２実施形態とは異なり、溝部８１と対向する基板４１の表面には、溝部は形成されていない。
【０１６１】
また、第３実施形態では、ＳｉＯ２からなる電流ブロック層４４の上面上の所定の領域を覆うようにｐ側電極１３およびｐ側パッド電極１５が形成されている。なお、第３実施形態のその他の構造は、上記第２実施形態と同様である。
【０１６２】
また、第３実施形態におけるＧａＮ系半導体レーザチップ３００の製造プロセスでは、図２２に示すように、まず、平坦な基板４１上に、結晶成長を阻害する作用を有するＳｉＯ２などからなる選択成長用のストライプマスク８０をリッジ部４２ａの延びる方向（図２１のＣ方向）に所定の厚みに形成する。その際、選択成長用のストライプマスク８０は、基板４１の結晶欠陥の多い領域６０の上面を覆うように形成される。
【０１６３】
その後、図２２に示すように、バッファ層２１およびｎ型クラッド層２２の順に順次半導体層を積層することにより半導体層４２を形成する。その際、ｐ型クラッド層２７上にｐ側コンタクト層２８を形成した後に、ｐ側コンタクト層２８上の所定の領域にＣ方向（図２１参照）に延びるようにリッジ形成用のＳｉＯ２マスク８２を形成する。そして、エッチング技術を用いて、Ｃ方向に延びるＳｉＯ２マスク８２をマスクとして、ｐ側コンタクト層２８とｐ型クラッド層２７の上面から所定の領域とをエッチングする。これにより、ｐ側コンタクト層２８およびｐ型クラッド層２７の凸部により構成される約１．５μｍの幅を有するリッジ部４２ａが形成される。
【０１６４】
次に、図２３に示すように、フッ化水素酸などによるウェットエッチングにより、選択成長用のストライプマスク８０およびＳｉＯ２マスク８２を除去する。その後、プラズマＣＶＤ法を用いて、選択成長用のストライプマスク８０が除去された基板４１および半導体層４２を覆うように、約３００ｎｍの厚みを有するＳｉＯ２膜からなる電流ブロック層４４を再び形成する。これにより、Ａ方向（Ｂ方向）に隣接する半導体層４２間にＣ方向（図２１参照）に延びる溝部８１が形成される。そして、エッチング技術を用いて、リッジ部４２ａ上部の電流ブロック層４４を除去した後、図２３に示すように、真空蒸着法を用いて、リッジ部４２ａの上部および電流ブロック層４４の上面の所定の領域を覆うようにｐ側電極１３およびｐ側パッド電極１５を順次形成する。
【０１６５】
なお、第３実施形態によるＧａＮ系半導体レーザチップ３００の製造プロセス（上記以外のウェハプロセスおよびチップ化プロセス）は、上記第２実施形態の製造プロセスと同様である。
【０１６６】
この第３実施形態のように構成することにより、Ｃ方向（図２１参照）に延びる溝部８１には半導体層４２が形成されておらず、この溝部８１における半導体層４２の膜厚をゼロにすることができる。これにより、半導体層４２は、溝部８１を中心として溝部８１の延びる方向（Ｃ方向）と直交する方向（Ａ方向（Ｂ方向））に完全に分断される。その結果、半導体層４２に発生するＣ方向と直交するＡ方向（Ｂ方向）の引張り応力をより一層、緩和することができるので、互いに隣接する劈開導入用凹部４９間に、局所的な段差形状を有しながらマイクロクラックが発生するのをさらに抑制することができる。これにより良好な劈開性が得られるので、平滑な劈開面４７および４８（共振器端面）を形成することができる。なお、第３実施形態のその他の効果は、上記第２実施形態と同様である。
【０１６７】
（第４実施形態）
図２４および図２５は、それぞれ、本発明の第４実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図および平面図である。図２６は、図２４に示した第４実施形態によるＧａＮ系半導体レーザチップの製造プロセスにより形成された劈開導入用凹部周辺の拡大断面図である。図２４〜図２６を参照して、この第４実施形態では、上記第１実施形態と異なり、ＧａＮ系半導体レーザチップ（素子）４００（４００ａ）のウェハプロセス以降の製造プロセス（チップ化プロセス）において、劈開面１７（１８）側から見た断面形状が、台形形状を有する劈開導入用凹部９９（劈開導入用段差９９ａおよび９９ｂ）を形成する場合について説明する。
【０１６８】
ここで、第４実施形態では、図２４に示すように、ＧａＮ系半導体レーザチップ４００の上面側に、深さＤ４（＝約５０μｍ）を有するとともに、劈開面１７（１８）側から見た断面形状が、台形形状を有するような劈開導入用段差９９ａおよび９９ｂ（劈開導入用凹部９９）が形成されている。すなわち、図２４に示すように、劈開導入用段差９９ａおよび９９ｂは、内側面が半導体層１２側から斜め下方向に向かって形成されるとともに、ｎ型ＧａＮからなる基板９１に達する位置（深さ）において平坦な底部を有するように形成されている。なお、劈開導入用凹部９９、劈開導入用段差９９ａおよび９９ｂは、それぞれ、本発明の「第１の凹部」の一例である。
【０１６９】
また、図２５に示すように、劈開導入用段差９９ａおよび９９ｂを含む劈開面１７および１８の一部領域には、リッジ部１２ａの延びる方向（Ｃ方向）に段差部１７ａおよび１８ａが形成されている。すなわち、劈開導入用段差９９ａおよび９９ｂは、平面的に見て（ＧａＮ系半導体レーザチップ４００の上面側から見て）、リッジ部１２ａの延びる方向（Ｃ方向）にも、劈開面１７および１８の一部に段差部１７ａおよび１８ａを有するような形状に形成されていてもよい。
【０１７０】
なお、第４実施形態のその他の構造は、上記第１実施形態と同様である。また、第４実施形態によるＧａＮ系半導体レーザチップ４００の製造プロセス（ウェハプロセスおよびチップ化プロセス）は、上記第１実施形態の製造プロセスと同様である。
【０１７１】
第４実施形態では、上記のように、台形形状を有する劈開導入用凹部９９（図２６参照）を形成することによって、劈開導入用凹部９９の端部を形成する際のエネルギーが、劈開導入用凹部９９の底部を形成する際のエネルギーよりも小さいために、劈開導入用凹部９９の端部に近いリッジ部１２ａ（図２４参照）への悪影響が抑制されるとともに、リッジ部１２ａの劣化を抑制することができる。この結果、劈開導入用凹部９９の長手方向の長さＬ０（図２６参照）をより長く形成することができる。なお、劈開導入用凹部９９（図２６参照）の左右の斜面部（内側面）の角度θは、約３０°〜約６０°の範囲で形成されるのが適正であり、半導体レーザチップの厚みが約１００μｍ〜約１５０μｍの範囲では、劈開導入用凹部９９の深さＤ４（図２６参照）は、約２０μｍ〜約６０μｍの範囲で形成される場合にレーザ特性が良好な素子を得ることができた。
【０１７２】
また、図２５に示すように、劈開面１７および１８の一部に段差部１７ａおよび１８ａを有するように構成することによって、たとえば、劈開後のバー状素子において、半導体レーザチップの出射側端面および反射側端面に、端面コート膜（単層膜または多層膜からなる絶縁膜）（図２５に破線で示す）を形成した場合に、端面コート膜が剥離するのを抑制することができる。すなわち、完全な平坦面からなる出射側端面（反射側端面）に薄膜を形成した場合、一部の領域に発生した剥離が広範囲に広がる一方、上記のように、劈開面１７および１８の一部に段差部１７ａおよび１８ａが形成される場合は、薄膜が段差部１７ａおよび１８ａにも強固に密着するために、端面コート膜の剥離が隣接する半導体レーザチップへ伝播するのを阻止することができる。
【０１７３】
また、このような段差部１７ａおよび１８ａが形成されることによって、バー状劈開時の機械的なストレスや、半導体レーザチップとして作動する際の熱的ストレスなどにより、端面コート膜（図２５において、破線で示す）が剥離するのを抑制することができる。
【０１７４】
また、このような段差部１７ａおよび１８ａの凹凸（図２５のＣ方向の段差部の深さ）については、端面コート膜との密着性の観点から、端面コート膜の厚みの最小値（たとえば約５０ｎｍ）と同じ程度の厚み以上が好ましい。一方、段差部１７ａおよび１８ａの凹凸が大きくなり過ぎると、共振器長ずれが生じる場合があるため、たとえば、半導体レーザチップを光ピックアップ装置に実装して使用することを考慮すると、共振器長のばらつきの許容範囲から約５ｎｍ以下にするのが好ましい。なお、第４実施形態のその他の効果は、上記第１実施形態と同様である。
【０１７５】
（第５実施形態）
図２７は、本発明の第５実施形態によるＧａＮ系半導体レーザチップの構造を示した斜視図である。また、図２８は、図２７に示した第５実施形態によるＧａＮ系半導体レーザチップの製造プロセス（ウェハプロセス）を説明するための断面図である。図２７および図２８を参照して、この第５実施形態では、上記第１実施形態と異なり、ｎ型ＧａＮからなる基板５１１まで達しない深さを有する溝部５３０が半導体層１２に形成されているとともに、溝部５３０に対応する基板５１１の表面に溝部が形成されていない場合について説明する。なお、溝部５３０は、本発明の「第１の領域」の一例である。
【０１７６】
ここで、第５実施形態によるＧａＮ系半導体レーザチップ（素子）５００では、図２７に示すように、半導体層１２に、リッジ部１２ａの延びる方向（Ｃ方向）と平行な方向に延びる溝部５３０が形成されている。また、溝部５３０は、ＧａＮ系半導体レーザチップ５００（半導体層１２）のＢ方向側の端面からＡ方向に幅Ｗ０（＝約１０μｍ）を有するとともに、ＧａＮ系半導体レーザチップ５００の上面から、半導体層１２に向かって深さＤ５（＝約３μｍ）を有するように形成されている。
【０１７７】
すなわち、第５実施形態の製造プロセスでは、図２８に示すように、ウェハプロセスにおいて、まず、平坦な基板５１１の主表面上に半導体層１２を結晶成長させた後、ドライエッチングなどによりｐ側コンタクト層２８からｎ型クラッド層２２の一部までをエッチングして溝部５３０を形成する。そして、溝部５３０の底部および側面部を覆うように電流ブロック層１４（図２７参照）を形成する。
【０１７８】
また、ｎ型ＧａＮ基板１５１、半導体層１２および電流ブロック層１４には、上記第１実施形態と同様に、ＧａＮ系半導体レーザチップ５００のＢ方向側の端部まで延びるように、約６０μｍのＡ方向（Ｂ方向）の長さを有する劈開導入用段差５１９ａおよび５１９ｂが形成されている（図２７参照）。なお、劈開導入用段差５１９ａおよび５１９ｂは、本発明の「第１の凹部」の一例である。
【０１７９】
なお、第５実施形態によるＧａＮ系半導体レーザチップ５００のその他の構造および製造プロセスは、上記第１実施形態と同様である。また、第５実施形態のその他の効果は、上記第１実施形態と同様である。
【０１８０】
なお、今回開示された実施形態およびその変形例は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態およびその変形例の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１８１】
たとえば、上記第１〜第５実施形態では、ＧａＮ系半導体レーザチップに本発明を適用する例を示したが、本発明はこれに限らず、ＧａＮ系以外の半導体レーザ素子にも適用可能である。
【０１８２】
また、上記第１〜第５実施形態では、リッジ部（光導波路）を、ＧａＮ系半導体レーザチップ（ｎ型ＧａＮ基板）の中央部から一方側に距離Ｗ１（＝約３０μｍ）寄った領域に形成した例について説明したが、本発明はこれに限らず、リッジ部を、ＧａＮ系半導体レーザチップの中央部から一方側に約３０μｍ以外の長さだけ寄った領域に形成してもよい。この場合、リッジ部を、ＧａＮ系半導体レーザチップの中央部から一方側に約２０μｍ以上寄った領域に形成することが好ましい。このように構成すれば、一般的に用いられる約３０μｍの直径を有する金属線を、ＧａＮ系半導体レーザチップの中心部にボンディングした場合にも、リッジ部上に金属線がボンディングされるのを抑制することができるので、ボンディング時にリッジ部（光導波路）が損傷するのを抑制することができる。
【０１８３】
また、上記第１〜第５実施形態では、劈開導入用段差を、基板、半導体層および電流ブロック層に形成した例について示したが、本発明はこれに限らず、劈開導入用段差を、基板には形成せず、半導体層および電流ブロック層のみに形成してもよい。
【０１８４】
また、上記第１〜第５実施形態では、ＧａＮ系半導体レーザチップのウェハプロセス以降の製造プロセス（チップ化プロセス）において、劈開導入用凹部を、劈開導入用凹部の中央部が、隣接するリッジ部（光導波路）間の中間位置に配置されるように形成した例について説明したが、本発明はこれに限らず、劈開導入用凹部を、劈開導入用凹部の中央部が、隣接するリッジ部（光導波路）間の中間位置以外の位置に形成してもよい。この場合、劈開導入用凹部を、リッジ部（光導波路）から所定の間隔を隔てて形成すればよい。
【０１８５】
また、上記第２実施形態では、結晶欠陥の多い領域６０が直線状に形成されたｎ型ＧａＮからなる基板４１を用いた例について示したが、本発明はこれに限らず、結晶欠陥の多い領域が直線状以外の、たとえば、網目状に形成されたｎ型からなるＧａＮ基板を用いてもよい。
【０１８６】
また、上記第１および第２実施形態の製造プロセスでは、半導体層１２の結晶成長前に予め基板１１（４１）に溝部１１ａ（４１ａ）を形成することにより、結晶成長後の半導体層１２（４２）に、溝部３０（７０）が形成される例について示したが、本発明はこれに限らず、平坦な基板上に半導体層１２を成長させた後に半導体層１２側から溝部（第１の領域）を形成するようにしてもよい。この製造プロセスの場合も同様に、結晶成長後に形成される溝部は、劈開導入用凹部（第１の凹部）の長手方向からリッジ部１２ａ（４２ａ）の方向にはみ出さないように形成されるのが好ましい。この変形例のように構成しても、半導体層１２に発生する溝部（第１の領域）と直交する方向の引張り応力を緩和することができるので、互いに隣接する劈開導入用凹部（第１の凹部）間に局所的な段差を生じながらマイクロクラックが形成されるのを抑制することができる。これにより良好な劈開性が得られるので、平滑な劈開面（共振器端面）を形成することができる。
【０１８７】
また、上記第１実施形態の第２変形例および第３変形例では、各レーザ素子のＡ方向（Ｂ方向）の幅（Ｗ２１、Ｗ２２、Ｗ２３）が異なるように複数のＧａＮ系半導体レーザチップを形成した例について示したが、本発明はこれに限らず、各レーザ素子のＡ方向（Ｂ方向）の幅が互いに等しくなるように複数のＧａＮ系半導体レーザチップを形成してもよい。
【０１８８】
また、上記第４実施形態では、劈開面１７および１８の一部に段差部１７ａおよび１８ａを有するように構成した例について示したが、本発明はこれに限らず、上記のような劈開面の一部に形成される段差部を、上記第４実施形態以外の上記第１〜第３実施形態におけるＧａＮ系半導体レーザチップの劈開面に形成するようにしてもよい。
【０１８９】
また、上記第１実施形態の第２変形例および第３変形例では、各溝部３０間で３つまたは４つのＧａＮ系半導体レーザチップを得る例について示したが、本発明はこれに限らず、５つ以上のＧａＮ系半導体レーザチップを得るように素子分離してもよい。同様に、上記第２〜第５実施形態および第２実施形態体の変更例においても、各溝部７０、７１、８１、３０および５３０間で、３つ以上のＧａＮ系半導体レーザチップを得るように素子分離してもよい。
【符号の説明】
【０１９０】
１、１１、４１、５１１  基板
１１ａ、４１ａ、４１ｂ  溝部（第３の凹部）
２、１２、４２  半導体層
２ａ  電流注入領域（光導波路）
４  第１電極（第１電極層）
５  第２電極（第２電極層）
８、１９、４９、９９、５１９  劈開導入用凹部（第１の凹部）
８ａ、８ｂ、１９ａ、１９ｂ、１９ｃ、１９ｄ、４９ａ、４９ｂ、９９ａ、９９ｂ、５１９ａ、５１９ｂ  劈開導入用段差（第１の凹部）
１２ａ、４２ａ  リッジ部（光導波路）
１５  ｐ側パッド電極（第１電極層）
１６  ｎ側電極（第２電極層）
２０、５０  分離導入用凹部（第２の凹部）
２０ａ、２０ｂ、５０ａ、５０ｂ  分離導入用段差（第２の凹部）
９、３０、７０、７１、８１、５３０  溝部（第１の領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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