(57)【要約】【課題】  より正確に過電流を検出できるボルテージレギュレータの過電流保護回路を提供する。【解決手段】  出力トランジスタ１０及びＮＭＯＳ５４のドレイン電流が瞬間的に遮断されても、抵抗Ｒ１によってＮＭＯＳ５４〜５５が遮断領域で動作せずに線形領域または飽和領域で動作し続けるので、ＮＭＯＳ５４〜５５が遮断領域に移行した後に線形領域または飽和領域に復帰するという動作がなくなる。よって、過電流保護回路５０は、高速で動作できるので、より正確に過電流を検出できる。【選択図】  図１
2009140202.tif 000002
【特許請求の範囲】
【請求項１】
ボルテージレギュレータの入力電圧とアンプ及び過電流保護回路による出力電圧とに基づき、ボルテージレギュレータの出力電圧を負荷に出力する出力トランジスタと、
前記ボルテージレギュレータの出力電圧が入力され、前記ボルテージレギュレータの出力電圧を分圧し、分圧電圧をアンプの第一入力端子に出力する分圧回路と、
基準電圧を発生する基準電圧回路と、
前記分圧電圧及び前記基準電圧が入力され、前記分圧電圧と前記基準電圧とを比較し、前記ボルテージレギュレータの出力電圧が一定に制御されるよう前記出力トランジスタを制御する前記アンプと、
前記出力トランジスタに過電流が流れると前記出力トランジスタがオフしていくまたは定電流動作するよう前記出力トランジスタを制御する前記過電流保護回路と、
を有するボルテージレギュレータに搭載されるボルテージレギュレータの過電流保護回路において、
前記出力トランジスタのドレイン電流に基づいた電流を流す第一センストランジスタ及び第二センストランジスタと、
トランジスタ、及び、前記トランジスタのゲートとドレインとの間に設けられた抵抗を有し、前記第一センストランジスタのドレイン電流に基づいて出力電流を流すカレントミラー回路と、
前記出力電流及び前記ボルテージレギュレータの出力電圧に基づいて前記第一センストランジスタ及び前記第二センストランジスタのドレイン電圧を決定するカスコード回路と、
前記出力トランジスタに過電流が流れると、オンしていくことにより、前記出力トランジスタをオフさせていくまたは定電流動作させる第一制御トランジスタ及び第二制御トランジスタと、
を備えることを特徴とするボルテージレギュレータの過電流保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータの過電流保護回路に関する。
【背景技術】
【０００２】
ボルテージレギュレータ及び過電流保護回路について説明する。図３は、従来のボルテージレギュレータを示す回路図である。
【０００３】
負荷に過電流が流れ、出力トランジスタ１０に過電流が流れると、センストランジスタ６６に流れる電流も多くなる。すると、抵抗Ｒ４に生じる電圧が高くなり、ＮＭＯＳ６８のゲート電圧が高くなり、ＮＭＯＳ６８がオンしていく。抵抗Ｒ５に生じる電圧が高くなり、ＰＭＯＳ６９のゲート電圧が低くなり、ＰＭＯＳ６９がオンしていく。出力トランジスタ１０のゲート電圧が高くなり、出力トランジスタ１０がオフしていくまたは定電流動作する。すると、ボルテージレギュレータの出力電圧ＶＯＵＴが低くなっていく。
【０００４】
センストランジスタ６１とセンストランジスタ６６とのサイズが等しいとする。すると、センストランジスタ６１とセンストランジスタ６６とはカレントミラー接続されてゲート−ソース間電圧が等しいので、センストランジスタ６１とセンストランジスタ６６とに流れる電流も等しくなる。センストランジスタ６１に流れる電流は、ＮＭＯＳ６４〜６５でカレントミラーされ、ＰＭＯＳ６２〜６３及びＮＭＯＳ６４〜６５に流れる電流と等しくなる。センストランジスタ６６に流れる電流は、ＰＭＯＳ６７に流れる電流と等しくなる。すると、センストランジスタ６１とセンストランジスタ６６とＰＭＯＳ６２〜６３とＮＭＯＳ６４〜６５とＰＭＯＳ６７とに流れる電流は等しくなる。つまり、ＰＭＯＳ６２〜６３とＰＭＯＳ６７とのゲート―ソース間電圧も等しくなる。よって、ＰＭＯＳ６３のソース電圧は出力電圧ＶＯＵＴであるので、ＰＭＯＳ６２及びＰＭＯＳ６７のソース電圧も出力電圧ＶＯＵＴとほぼ等しくなる。ここで、ボルテージレギュレータの入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差が大きい場合、出力トランジスタ１０とセンストランジスタ６１とセンストランジスタ６６とは飽和領域で動作し、小さい場合、非飽和領域で動作する。どちらの場合も、これらのトランジスタのゲート−ソース間電圧も等しく、これらのトランジスタのソース−ドレイン間電圧は等しいので、これらのトランジスタの動作状態は同一になる。
【特許文献１】特開２００３−０２９８５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、出力トランジスタ１０及びＮＭＯＳ６４のドレイン電流が瞬間的に遮断されると、ＮＭＯＳ６４〜６５が遮断領域で動作してしまう。その後、出力トランジスタ１０及びＮＭＯＳ６４のドレイン電流が元に戻ると、ＮＭＯＳ６４〜６５が遮断領域から線形領域または飽和領域に復帰するという動作が必要になってしまう。よって、過電流保護回路６０は、高速で動作できないので、正確に過電流を検出できなくなってしまう。
【０００６】
本発明は、上記課題に鑑みてなされ、より正確に過電流を検出できるボルテージレギュレータの過電流保護回路を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、ボルテージレギュレータの入力電圧とアンプ及び過電流保護回路による出力電圧とに基づき、ボルテージレギュレータの出力電圧を負荷に出力する出力トランジスタと、前記ボルテージレギュレータの出力電圧が入力され、前記ボルテージレギュレータの出力電圧を分圧し、分圧電圧をアンプの第一入力端子に出力する分圧回路と、基準電圧を発生する基準電圧回路と、前記分圧電圧及び前記基準電圧が入力され、前記分圧電圧と前記基準電圧とを比較し、前記ボルテージレギュレータの出力電圧が一定に制御されるよう前記出力トランジスタを制御する前記アンプと、前記出力トランジスタに過電流が流れると前記出力トランジスタがオフしていくまたは定電流動作するよう前記出力トランジスタを制御する前記過電流保護回路と、を有するボルテージレギュレータに搭載されるボルテージレギュレータの過電流保護回路において、前記出力トランジスタのドレイン電流に基づいた電流を流す第一センストランジスタ及び第二センストランジスタと、トランジスタ、及び、前記トランジスタのゲートとドレインとの間に設けられた抵抗を有し、前記第一センストランジスタのドレイン電流に基づいて出力電流を流すカレントミラー回路と、前記出力電流及び前記ボルテージレギュレータの出力電圧に基づいて前記第一センストランジスタ及び前記第二センストランジスタのドレイン電圧を決定するカスコード回路と、前記出力トランジスタに過電流が流れると、オンしていくことにより、前記出力トランジスタをオフさせていくまたは定電流動作させる第一制御トランジスタ及び第二制御トランジスタと、を備えることを特徴とするボルテージレギュレータの過電流保護回路を提供する。
【発明の効果】
【０００８】
本発明では、トランジスタのドレイン電流が瞬間的に遮断されても、抵抗によってトランジスタが遮断領域で動作せずに線形領域または飽和領域で動作し続けるので、トランジスタが遮断領域に移行した後に線形領域または飽和領域に復帰するという動作がなくなる。よって、過電流保護回路は、高速で動作できるので、より正確に過電流を検出できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を、図面を参照して説明する。
【００１０】
まず、ボルテージレギュレータ及び過電流保護回路５０の構成について説明する。図１は、ボルテージレギュレータを示す回路図である。
【００１１】
ボルテージレギュレータは、出力トランジスタ１０、分圧回路２０、基準電圧回路３０、アンプ４０及び過電流保護回路５０を有している。また、過電流保護回路５０は、センストランジスタ５１、センストランジスタ５６、ＰＭＯＳ５２〜５３、ＰＭＯＳ５７、ＰＭＯＳ５９、ＮＭＯＳ５４〜５５、ＮＭＯＳ５８及び抵抗Ｒ１〜Ｒ３を備えている。
【００１２】
基準電圧回路３０はアンプ４０の反転入力端子と接地端子との間に設けられている。アンプ４０の非反転入力端子は分圧回路２０の出力端子に接続され、出力端子はＰＭＯＳ５９のドレイン及びセンストランジスタ５１とセンストランジスタ５６と出力トランジスタ１０とのゲートに接続されている。抵抗Ｒ３の一端はボルテージレギュレータの入力端子に接続され、他端はＰＭＯＳ５９のゲート及びＮＭＯＳ５８のドレインに接続されている。抵抗Ｒ２の一端はＰＭＯＳ５７のドレイン及びＮＭＯＳ５８のゲートに接続され、他端は接地端子に接続されている。抵抗Ｒ１の一端はＰＭＯＳ５２のドレイン及びＮＭＯＳ５４のドレインに接続され、他端はＮＭＯＳ５４〜５５のゲートに接続されている。ＰＭＯＳ５９のソースはボルテージレギュレータの入力端子に接続されている。ＮＭＯＳ５８のソースは接地端子に接続されている。センストランジスタ５６のソースはボルテージレギュレータの入力端子に接続され、ドレインはＰＭＯＳ５７のソースに接続されている。ＰＭＯＳ５７のゲートはＰＭＯＳ５２〜５３のゲートとＰＭＯＳ５３のドレインとＮＭＯＳ５５のドレインとに接続されている。センストランジスタ５１のソースはボルテージレギュレータの入力端子に接続され、ドレインはＰＭＯＳ５２のソースに接続されている。ＮＭＯＳ５４のソースは接地端子に接続されている。ＰＭＯＳ５３のソースはボルテージレギュレータの出力端子に接続されている。ＮＭＯＳ５５のソースは接地端子に接続されている。出力トランジスタ１０のソースはボルテージレギュレータの入力端子に接続され、ドレインはボルテージレギュレータの出力端子に接続されている。ボルテージレギュレータの出力端子と接地端子との間に分圧回路２０が設けられている。
【００１３】
ここで、出力トランジスタ１０は、ボルテージレギュレータの入力電圧ＶＩＮとアンプ４０及び過電流保護回路５０による出力電圧とに基づき、ボルテージレギュレータの出力電圧ＶＯＵＴを負荷に出力する。分圧回路２０は、出力電圧ＶＯＵＴが入力され、出力電圧ＶＯＵＴを分圧し、分圧電圧ＶＦＢをアンプ４０の非反転入力端子に出力する。基準電圧回路３０は、基準電圧ＶＲＥＦを発生する。アンプ４０は、分圧電圧ＶＦＢ及び基準電圧ＶＲＥＦが入力され、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとを比較し、出力電圧ＶＯＵＴ（出力トランジスタ１０のドレイン電圧）が一定に制御されるよう出力トランジスタ１０を制御する。過電流保護回路５０は、出力トランジスタ１０に過電流が流れると出力トランジスタ１０がオフしていくまたは定電流動作するよう出力トランジスタ１０を制御する。また、出力トランジスタ１０及びＮＭＯＳ５４のドレイン電流が瞬間的に遮断されても、過電流保護回路５０は動作し続ける。
【００１４】
また、出力トランジスタ１０とセンストランジスタ５１とセンストランジスタ５６とはカレントミラー接続され、センストランジスタ５１及びセンストランジスタ５６は出力トランジスタ１０のドレイン電流に基づいた電流を流す。ＮＭＯＳ５５〜５４はカレントミラー接続され、これらのトランジスタはセンストランジスタ５１のドレイン電流に基づいて出力電流を流す。ＰＭＯＳ５２〜５３及びＰＭＯＳ５７はカスコード接続され、これらのトランジスタはＮＭＯＳ５５からの出力電流及び出力電圧ＶＯＵＴに基づいてセンストランジスタ５１及びセンストランジスタ５６のドレイン電圧を決定する。抵抗Ｒ１は、ＮＭＯＳ５４のゲートとドレインとの間に設けられ、出力トランジスタ１０及びＮＭＯＳ５４のドレイン電流が瞬間的に遮断されてもＮＭＯＳ５４〜５５のゲート電圧が急激に低くなってＮＭＯＳ５４〜５５が急激にオフすることがないよう機能する。
【００１５】
次に、過電流保護回路５０の動作について説明する。
【００１６】
負荷に過電流が流れ、出力トランジスタ１０に過電流が流れると、センストランジスタ５６に流れる電流も多くなる。すると、抵抗Ｒ２に生じる電圧が高くなり、ＮＭＯＳ５８のゲート電圧が高くなり、ＮＭＯＳ５８がオンしていく。抵抗Ｒ３に生じる電圧が高くなり、ＰＭＯＳ５９のゲート電圧が低くなり、ＰＭＯＳ５９がオンしていく。出力トランジスタ１０のゲート電圧が高くなり、出力トランジスタ１０がオフしていくまたは定電流動作する。すると、出力電圧ＶＯＵＴが低くなっていく。
【００１７】
また、出力トランジスタ１０のドレイン電流が瞬間的に遮断されると、ＮＭＯＳ５４のドレイン電流も瞬間的に遮断される。この時、抵抗Ｒ１が存在しなければ、ＮＭＯＳ５４〜５５のゲート部分に蓄積された電荷がそのゲート部分から急激に抜け、ＮＭＯＳ５４〜５５のゲート電圧が急激に低くなり、ＮＭＯＳ５４〜５５が急激にオフしてしまう。しかし、抵抗Ｒ１が存在するので、抵抗Ｒ１によってＮＭＯＳ５４〜５５のゲート部分に蓄積された電荷がそのゲート部分から急激に抜けず、ＮＭＯＳ５４〜５５のゲート電圧が急激に低くならず、ＮＭＯＳ５４〜５５が急激にオフしない。つまり、出力トランジスタ１０及びＮＭＯＳ５４のドレイン電流が瞬間的に遮断されても、抵抗Ｒ１によってＮＭＯＳ５４〜５５が遮断領域で動作せずに線形領域または飽和領域で動作し続ける。
【００１８】
また、センストランジスタ５１とセンストランジスタ５６とのサイズが等しいとする。すると、センストランジスタ５１とセンストランジスタ５６とはカレントミラー接続されてゲート−ソース間電圧が等しいので、センストランジスタ５１とセンストランジスタ５６とに流れる電流も等しくなる。センストランジスタ５１に流れる電流は、ＮＭＯＳ５４〜５５でカレントミラーされ、ＰＭＯＳ５２〜５３及びＮＭＯＳ５４〜５５に流れる電流と等しくなる。センストランジスタ５６に流れる電流は、ＰＭＯＳ５７に流れる電流と等しくなる。すると、センストランジスタ５１とセンストランジスタ５６とＰＭＯＳ５２〜５３とＮＭＯＳ５４〜５５とＰＭＯＳ５７とに流れる電流は等しくなる。つまり、ＰＭＯＳ５２〜５３とＰＭＯＳ５７とのゲート―ソース間電圧も等しくなる。よって、ＰＭＯＳ５３のソース電圧は出力電圧ＶＯＵＴであるので、ＰＭＯＳ５２及びＰＭＯＳ５７のソース電圧も出力電圧ＶＯＵＴと等しくなる。ここで、ボルテージレギュレータの入力電圧ＶＩＮと出力電圧ＶＯＵＴとの差が大きい場合、出力トランジスタ１０とセンストランジスタ５１とセンストランジスタ５６とは飽和領域で動作し、小さい場合、非飽和領域で動作する。どちらの場合も、これらのトランジスタのゲート−ソース間電圧は等しく、これらのトランジスタのソース−ドレイン間電圧も等しいので、これらのトランジスタの動作状態は同一になる。
【００１９】
このようにすると、出力トランジスタ１０に過電流が流れても、出力電圧ＶＯＵＴが低くなるので、ボルテージレギュレータの素子が保護される。
【００２０】
また、出力トランジスタ１０及びＮＭＯＳ５４のドレイン電流が瞬間的に遮断されても、抵抗Ｒ１によってＮＭＯＳ５４〜５５が遮断領域で動作せずに線形領域または飽和領域で動作し続けるので、ＮＭＯＳ５４〜５５が遮断領域に移行した後に線形領域または飽和領域に復帰するという動作がなくなる。よって、過電流保護回路５０は、高速で動作できるので、より正確に過電流を検出できる。
【００２１】
また、出力トランジスタ１０とセンストランジスタ５１とセンストランジスタ５６との動作状態が同一なので、過電流保護回路５０の異常動作が防止される。また、チャネル長変調の影響がなくなる。
【００２２】
なお、図２に示すように、抵抗Ｒ１が削除されてもよい。この時、ＮＭＯＳ５４〜５５のゲートの間に抵抗Ｒ１１〜Ｒ１２が直列接続され、抵抗Ｒ１１〜Ｒ１２の接続点がＮＭＯＳ５４のドレインに接続される。
【００２３】
また、センストランジスタ５１とセンストランジスタ５６とのサイズが異なっても、ＰＭＯＳ５２〜５３とＰＭＯＳ５７とのゲート―ソース間電圧は等しくなり、ＰＭＯＳ５２及びＰＭＯＳ５７のソース電圧は出力電圧ＶＯＵＴと等しくなる。
【図面の簡単な説明】
【００２４】
【図１】ボルテージレギュレータを示す回路図である。
【図２】ボルテージレギュレータを示す回路図である。
【図３】従来のボルテージレギュレータを示す回路図である。
【符号の説明】
【００２５】
１０  出力トランジスタ                      ２０  分圧回路
３０  基準電圧回路                          ４０  アンプ
５０  過電流保護回路                        ５１、５６  センストランジスタ
５２〜５３、５７、５９  ＰＭＯＳ            ５４〜５５、５８  ＮＭＯＳ
Ｒ１〜Ｒ３  抵抗
【図１】
2009140202.tif 000003
【図２】
2009140202.tif 000004
【図３】
2009140202.tif 000005