(57)【要約】【課題】 電流増幅半導体のベース電流をコレクタ電流に応じた必要最小限の値に制御するようにし、高速で低消費電力の電流増幅半導体素子の駆動回路を提供する。【解決手段】 ２個の直流電源の正側電源２の正極と負極の間に、チョッピング用スイッチング素子４とインダクタ６と被制御電流増幅半導体１のベース及びエミッタとの直列回路を接続するとともに、チョッピング用スイッチング素子とインダクタの接続点に該接続点側にカソード及び負側電源３の負極にアノードとなるようダイオード８を接続し、被制御電流増幅半導体のベースと負側電源の負極間に制御用スイッチング素子７を接続した回路構成をなし、被制御電流増幅半導体のコレクタ及びエミッタ間の電圧を検出し、被制御電流増幅半導体がオン状態時に、該電圧が準飽和電圧近辺の２値間になるようにチョッピング用スイッチング素子のオンオフ期間を制御する制御回路５を有する電流増幅半導体の駆動回路。【選択図】  図１
2009017723.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続された２個の直流電源の正側電源の正極と負極の間に、チョッピング用スイッチング素子とインダクタと被制御電流増幅半導体のベース又はゲート、並びに、エミッタ又はソースとの直列回路を接続するとともに、前記チョッピング用スイッチング素子とインダクタの接続点に該接続点側にカソードおよび負側電源の負極にアノードとなるようダイオードを接続し、前記被制御電流増幅半導体のベース又はゲートと負側電源の負極間に制御用スイッチング素子を接続した回路構成をなし、
前記被制御電流増幅半導体のコレクタ又はドレイン、並びに、エミッタ又はソース間の電圧を検出し、前記被制御電流増幅半導体がオン状態時に、該電圧が飽和電圧より高い２値の電圧間になるように前記チョッピング用スイッチング素子のオンオフ期間を制御する制御回路を有することを特徴とした電流増幅半導体素子の駆動回路。
【請求項２】
前記被制御電流増幅半導体が、バイポーラトランジスタであることを特徴とする請求項１に記載の電流増幅半導体素子の駆動回路。
【請求項３】
前記被制御電流増幅半導体が、バイポーラ静電誘導トランジスタであることを特徴とする請求項１に記載の電流増幅半導体素子の駆動回路。
【請求項４】
前記インダクタが空芯であることを特徴とする請求項１から請求項３のいずれかに記載の電流増幅半導体素子の駆動回路。
【請求項５】
前記インダクタが鉄心入りであることを特徴とする請求項１から請求項３のいずれかに記載の電流増幅半導体素子の駆動回路。
【請求項６】
前記制御回路は、前記被制御電流増幅半導体のコレクタ−エミッタ間電圧が設定電圧値以下になるとヒステリシス動作を行うヒステリシスコンパレータを備えてあることを特徴とする請求項１から請求項５のいずれかに記載の電流増幅半導体素子の駆動回路。
【請求項７】
前記制御回路は、前記被制御電流増幅半導体をターンオンするために、制御信号の発振時間を遅らす遅延回路を備えてあることを特徴とする請求項１から請求項６のいずれかに記載の電流増幅半導体素子の駆動回路。
【請求項８】
前記制御回路は、前記遅延回路の出力の変化時点から時間幅のパルスを生成するモノマルチバイブレータを備えてあることを特徴とする請求項７に記載の電流増幅半導体素子の駆動回路。
【請求項９】
前記制御回路は、前記ヒステリシスコンパレータおよび前記モノマルチバイブレータの出力信号のＯＲ論理信号を生成するＯＲ回路を備えてあることを特徴とする請求項８に記載の電流増幅半導体素子の駆動回路。
【請求項１０】
前記制御回路は、前記制御信号および前記ＯＲ回路の出力信号のＮＯＲ論理信号を生成するＮＯＲ回路を備えてあることを特徴とする請求項９に記載の電流増幅半導体素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバイポーラトランジスタを初めとする電流増幅半導体をスイッチとして使用するインバータ回路等における該電流増幅半導体素子の駆動回路に関するものである。
【背景技術】
【０００２】
電流増幅による半導体はベース（ゲート）から注入される少数キャリアにより、オン状態になるが、伝導度変調の効果により、オン電圧が極めて低いと言う特徴があり、大電流をスイッチングするインバータ回路等に使用されている。
【０００３】
しかし、有限の増幅度によりベース（ゲート）に流し込む電流が大きく、このため制御電源が大型化したり、また、電流遮断（ターンオフ）時に、少数キャリアの過剰な蓄積を排出するための時間（ストレージタイム）が存在し、スイッチング周波数が制限される等の理由で、電圧駆動形の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ ）あるいはユニポーラで少数キャリアの無い、パワーＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）に取って代られているのが現状である。
【０００４】
従来の電流増幅によるスイッチング半導体のベース（ゲート）駆動の基本回路として図８に示すものが知られている。
図８において、１は被制御電流増幅半導体で、ここではトランジスタで示す。２，３は直流電源、７４，７５はそれぞれオンおよびオフ用のスイッチング素子でトランジスタで示す。７６はベース電流制限用の抵抗である。
【０００５】
すなわち、直列に接続された２個の直流電源２，３とトランジスタ７４，７５からなるトーテンポール回路および抵抗７６からなり、制御信号が印加されると、トランジスタ７４がオンし、直流電源２から抵抗７６を通してトランジスタ１のベース電流を流す。また、制御信号がオフすると、トランジスタ７４がオフしてトランジスタ７５がオンし、トランジスタ１のベース−エミッタ間に直流電源３の電圧を逆極性に加えて、少数キャリアを引き抜きターンオフさせ、トランジスタ１の順電圧阻止能力を回復させる。
【０００６】
しかるに、図８に示す如きものは、抵抗７６の抵抗値は直流電源２の電圧変動範囲の最小値、トランジスタ７４のオン時コレクタ−エミッタ間電圧の最大値、トランジスタ１のベース−エミッタ間電圧の最大値および電流増幅率の最小値を考慮して、最大のコレクタ電流において決定されるため、それぞれの値が通常値の場合にはトランジスタ１のベース電流が不必要に多くなるのが通例であり、特にコレクタ電流が低い場合でも同じベース電流が流れてしまい、抵抗６に発生する損失が問題となったり、直流電源の容量が大きくなる欠点を有し、さらには過剰に蓄積されたキャリアによる動作周波数の制限が問題となっている。
【０００７】
上述した欠点を補う手段として、後掲する発明人による既出願特許文献１（図９に基本回路を示す）に述べられているように、抵抗を無くしたり、部品のバラツキの影響を除去してベース電流を決定でき、電源電流をチョッピングすることで直流電源の容量を大幅に低減できる方法を提供できたが、最大コレクタ電流時に最小の増幅率でベース電流を決定しなければならない点は解決されていない。
【特許文献１】特公平７−２８５２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した図９の場合、直流電源２の電圧、トランジスタ４のオン時コレクタ−エミッタ間電圧、トランジスタ１のベース−エミッタ間電圧の変動等については解決されているが、想定される最大のコレクタ電流において、トランジスタ１の電流増幅率の最小値でベース電流を決定することは変わらず、相変わらず過剰なベース電流および過剰蓄積キャリアの問題は解決されていない。
【０００９】
そこで、本発明は、上記問題点に鑑み、過剰な少数キャリアを蓄積させないように、必要最小限のベース（ゲート）電流を供給し、駆動電源の容量およびストレージタイムを低減できる電流増幅半導体の駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以上のような目的を達成するために、被制御電流増幅半導体のベース（ゲート）に駆動電流を流す手段として、ターンオン初期およびターンオフ時の動作原理は特許文献１に示す従来例と同様であり、電流維持要素としてのインダクタとチョッピング用スイッチング素子を用いチョッピングのデューティサイクルを制御することで、損失無しで、通常オン電流を得るようにしていることも同じであるが、チョッピングデューティサイクルを制御するための制御目標が被制御電流増幅半導体のベース（ゲート）電流ではなく、被制御電流増幅半導体のコレクタ（ドレイン）−エミッタ（ソース）間電圧とし、被制御電流増幅半導体のコレクタ（ドレイン）−エミッタ（ソース）間電圧を想定される最大のコレクタ（ドレイン）電流における飽和電圧ＶCE(sat)、（ＶDＳ(sat)）＝ＶＳに非常に近い、いわゆる準飽和状態の２値間（ＶHおよびＶL）で制御するようにする。
【発明の効果】
【００１１】
しかして、本発明は被制御電流増幅半導体を準飽和状態で駆動するため、駆動電流を必要最小とし、駆動電源の容量低減、ベース（ゲート）層に蓄積されるキャリアを最小とすることで、ターンオフ時間を低減でき、動作周波数の範囲を広げることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本願発明を実施例について図を参照しながら説明する。
特許文献１に記載されている図では被制御素子をゲートターンオフサイリスタで示していたものを電流増幅半導体の一種であるトランジスタで書き改めたものを図９に示すが、本願発明の電流増幅半導体の駆動回路は基本的には同じである。全く異なるところは、ヒステリシスコンパレータをインダクタ電流ではなく、被制御電流増幅半導体のコレクタ−エミッタ間電圧で動作させるように改良したもので、図１に示す。
【００１３】
図１図示の実施例は、図９図示の従来例と同一符号のものは機能を同じくするもので、１は被制御電流駆動半導体、２，３は直流電源、４はヒステリシスコンパレータ５１の出力に応じてチョッピングするチョッピング用スイッチング素子、６は通常オン時に被制御電流増幅半導体の駆動電流を流し続けるための誘導エネルギー蓄積素子であるインダクタ、７は被制御電流増幅半導体のオンオフを制御するための制御用スイッチング素子、８はチョッピング用スイッチング素子４がオフしている期間にインダクタ電流をバイパスするダイオード、破線で囲った５はチョッピング用スイッチング素子４および制御用スイッチング素子７を制御する制御回路である。なお、本実施例では被制御電流増幅半導体１並びにスイッチ素子４，７をトランジスタで構成してある。
【００１４】
該制御回路５において、５１はヒステリシスコンパレータであり、被制御電流増幅半導体１のコレクタ−エミッタ間電圧が電圧値ＶL以下になると“Ｌｏｗ”から “Ｈｉｇｈ”へ、ＶH以上になると“Ｈｉｇｈ”から“Ｌｏｗ”となる信号を発生する、いわゆる、ヒステリシス動作を行う。５２は被制御電流増幅半導体をターンオンするために、制御信号ＳCが “Ｈｉｇｈ”から“Ｌｏｗ”への変化時点から時間ＴDだけ制御信号ＳCを遅らす遅延回路、５３は遅延回路５２の出力が“Ｈｉｇｈ”から“Ｌｏｗ”への変化時点から時間幅ＴMのパルスを生成するモノマルチバイブレータ（以下「モノマルチ」という。）、５４はヒステリシスコンパレータ５１およびモノマルチ５３の出力信号のＯＲ論理信号を生成するＯＲ回路、５５は制御信号ＳCおよびＯＲ回路５４の出力信号のＮＯＲ論理信号を生成するＮＯＲ回路である。５６は被制御電流増幅半導体１のオフ時にコレクタ−エミッタ間に印加される高電圧を阻止するためのダイオードである。
【００１５】
かくのごとき構成の回路の動作を図３〜図５を用いて説明すると以下のごとくである。ここに、図３は被制御電流増幅半導体１をターンオンさせるにあたり、オーバードライブ電流の初期値となる尖頭値ＩPまでインダクタ電流を増大させる場合（時刻Ｔ０〜Ｔ１）の動作説明図を示す。図４は時刻Ｔ１の時点でＩPとなったインダクタ６の電流がオーバードライブ電流として被制御電流増幅半導体１のベースに流入する場合（時刻Ｔ１〜Ｔ４）および定常状態においてインダクタ６の残留磁気エネルギーの放出により、インダクタ６の電流が被制御電流増幅半導体１のベースに流入する場合（時刻Ｔ５〜Ｔ６）の動作説明図を示す。図５は定常状態で、インダクタ６に磁気エネルギーを蓄積しながら、インダクタ６の電流が被制御電流増幅半導体１のベースに流入する場合（時刻Ｔ４〜Ｔ５）の動作説明図を示す。
【００１６】
さて、被制御電流増幅半導体１をオンさせるために、図２に示す時刻Ｔ０で制御信号ＳCを“Ｈｉｇｈ”から“Ｌｏｗ”にすると、遅延回路５２の作用により制御用スイッチング素子７は時刻Ｔ１までの間（ＴD）オンを継続する。一方、モノマルチ５３はトリガされていないので該出力は“Ｌｏｗ”および 被制御電流増幅半導体１はオフ状態でコレクタ−エミッタ間電圧は高電圧でＶH以上であるため、ヒステリシスコンパレータ５１の出力も“Ｌｏｗ”であり、ＯＲ回路５４出力は“Ｌｏｗ”になる。したがって、両入力が“Ｌｏｗ”となるＮＯＲ回路５５の出力は“Ｈｉｇｈ”となり、チョッピング用スイッチング素子４はオンし、図３の破線で示す経路で電流が流れる。すなわち、直流電源３→直流電源２→スイッチング素子４→インダクタ６→スイッチング素子７→直流電源３の経路で電流が流れる。この期間には、インダクタ６に直流電源２、３の合計電圧が印加されるので、その電流は急速に増大して行く。この電流が所望のオーバードライブ初期電流値ＩPとなるように、時間ＴDを決める。
【００１７】
次に、図２の時刻Ｔ１で制御用スイッチング素子７がオフするために、インダクタ６に流れていた電流が被制御電流増幅半導体１のベースに転流する。一方、同時にモノマルチ５３がトリガされるため、該出力が“Ｈｉｇｈ”となり、ヒステリシスコンパレータ５１の出力に関係なくＯＲ回路５４の出力が“Ｈｉｇｈ”となる。したがって、ＮＯＲ回路５５出力は“Ｌｏｗ”となり、チョッピング用スイッチング素子４もオフするため、インダクタ６の電流は図４に示す破線で示す経路に流れる。すなわち、直流電源３の負極→ダイオード８→インダクタ６→被制御電流増幅半導体１→直流電源３の正極の経路で電流が流れる。該電流は直流電源３に回生するため、インダクタ６の電流は減衰する。
【００１８】
このように、制御用スイッチング素子７が高速でスイッチオフするため、被制御電流増幅半導体１のベースに急峻な立ち上がりを持ったオーバードライブ初期電流ＩPが流れるため、被制御電流増幅半導体１はターンオン遅れ（Ｔｄ）が少なく、かつライズタイム（Ｔｒ）の短いターンオンが達成される。これにより、モノマルチ５３が生成する時間ＴMより早く、被制御電流増幅半導体１のコレクタ−エミッタ間電圧は低下し、時刻Ｔ２でヒステリシスコンパレータ５１の入力はＶLに達し該出力は“Ｈｉｇｈ”となるが、モノマルチ５３の出力は未だ“Ｈｉｇｈ”を継続しているので、電流経路に変化は無く、また、被制御電流増幅半導体１のベース電流も未だ大きく被制御電流増幅半導体１のベースは十分に駆動されており、被制御電流増幅半導体１は飽和状態の電圧降下（ＶＳ）となっている。
【００１９】
インダクタ６の電流が減衰を継続し、被制御電流増幅半導体１を飽和状態に維持できなくなると、コレクタ−エミッタ間電圧が徐々に上昇して行き時刻Ｔ４でＶHに達する。コレクタ−エミッタ間電圧がＶHに達するとヒステリシスコンパレータ５１の出力は“Ｈｉｇｈ”から“Ｌｏｗ”になる。一方、この時点より前の時刻Ｔ３でモノマルチ５３が“Ｌｏｗ”となるように選定しており、時刻Ｔ４でＯＲ回路５４の両入力が“Ｌｏｗ”となるため該出力は“Ｌｏｗ”になる。これにより、ＮＯＲ回路５５の両入力も“Ｌｏｗ”となるため該出力は“Ｈｉｇｈ”となり、再びチョッピング用スイッチング素子４がオンし、電流経路は図５のようになる。すなわち、直流電源２→スイッチング素子４→インダクタ６→被制御電流増幅半導体１→直流電源２の経路で電流が流れ、被制御電流増幅半導体１のベース電流に駆動電流の供給を継続しながら、インダクタ６に磁気エネルギーを蓄積して行く。
【００２０】
したがって、インダクタ６の電流（＝被制御電流増幅半導体１のベース電流）は増加して行き、これに伴い、被制御電流増幅半導体１のコレクタ−エミッタ間電圧は低下して行き、時刻Ｔ５でコレクタ−エミッタ間電圧は再びＶLに達し、ヒステリシスコンパレータ５１の出力は“Ｌｏｗ” から “Ｈｉｇｈ”になりチョッピング用スイッチング素子４をオフさせ、図４の状態になりインダクタ６電流が減少し、時刻Ｔ６で時刻Ｔ４と同じ状態となる。以降、制御信号ＳCが“Ｈｉｇｈ”となるまで、この動作を繰り返す。
【００２１】
次に、上述の通常時の動作について電流増幅半導体の出力特性を用いて説明する。図６はトランジスタについて、ベース電流をパラメータとしたコレクタ−エミッタ間電圧（ＶCE）とコレクタ電流（ＩC）の関係を示す出力特性の一例を示す。ここで、想定されるコレクタ電流の最大値を１５０Ａとするとコレクタ−エミッタ間飽和電圧ＶＳは０.３６Ｖになる。コレクタ電流が１００Ａの時の説明をすると、この時のオン状態は図６の楕円で囲った部分になり、この部分をコレクタ−エミッタ間電圧（ＶCE）について拡大したものを図７に示す。
【００２２】
図７は、前述したヒステリシスコンパレータ５１の動作点を例えば、ＶL=０.４Ｖ、ＶH=０.５Ｖとなるように設定すると、ベース電流は図７の両端矢印で示すＩHとＩLの間で制御されることを示している。これらのベース電流値は想定される最大電流時に必要とされたベース電流（図７に示すＩB４）より大幅に少なくて良く、また、直流電源２、３から取り出す電流はチョッピング用スイッチング素子７のオン時のみ、つまり、直流電源２、３からの平均電流は（ＩH＋ＩL）・Ｄ／２であるから、さらに小さくなる。ここでＤはチョッピング用スイッチング素子７のオンデューティ比であり、Ｄ≒（Ｅ３+ＶBE）／（Ｅ２−ＶBE）〔Ｅ２は直流電源２の電圧、Ｅ３は直流電源３の電圧、ＶBEは被制御電流増幅半導体１のベース−エミッタ間電圧〕であるからＥ２をＥ３に比べ大きく設定すればオンデューティ比Ｄが小さくなり、さらに有利となる。また、インダクタ６の磁気エネルギーはチョッピング用スイッチング素子４がオフしている間は直流電源３に回生されるため、電源の容量が低減される。
【００２３】
図２の時刻Ｔ７で制御信号ＳCが“Ｌｏｗ” から “Ｈｉｇｈ”になり、他の如何なる条件に関わらず、ＮＯＲ回路５５の出力を“Ｌｏｗ”にし、チョッピング用スイッチング素子４をオフさせ、同時に遅延回路５２を“Ｈｉｇｈ”とし、制御用スイッチング素子７をオンさせる。これにより、直流電源３→被制御電流増幅半導体１のエミッタ→被制御電流増幅半導体１のベース→制御用スイッチング素子７→直流電源３の経路で電流を急峻に流し、被制御電流増幅半導体１のベース層に蓄積されたキャリアを放出させ、急速にターンオフさせる。
【００２４】
加えるに、本願発明の構成により大きな機能が派生されることについて、以下に説明する。
交流および直流電動機を制御するスイッチング素子を使用したインバータやコンバータでは回転エネルギーを電源に回生する必要がある場合や、また通常の電源等に用いられるインバータやコンバータにおいても、スイッチング素子そのものの電圧は零ではあるが電流は流れず、該スイッチング素子と並列に接続されたフリーホィールダイオードに流れる状態が必ず存在する。
【００２５】
このような状態の期間に該スイッチング素子には駆動電流を流すことは何ら意味がなく、無駄にエネルギーを浪費するだけとなる。このような状態で、負荷電流が極性反転して、スイッチング素子に電流が流れ始めようとして、スイッチング素子に電圧が印加始めた時に該スイッチング素子をオンさせれば良いことになる。
【００２６】
しかるに、本願発明の構成では、図１には示していない並列ダイオードに電流が流れている時には上述したスイッチング素子である被制御電流増幅半導体１の電圧は零（実際はダイオードの電圧降下分、負となる）であるから、ヒステリシスコンパレータ５１の出力は“Ｈｉｇｈ”となるから、ＯＲ回路５４の出力も“Ｈｉｇｈ”となり、無条件にＮＯＲ回路５５の出力を“Ｌｏｗ”とするので、チョッピング用スイッチング素子４をオフさせるので、インダクタ６の残留磁気エネルギーが消失した後は被制御電流増幅半導体１のベース電流は流れなくなる。途中で負荷電流が極性反転し被制御電流増幅半導体１の電圧がＶH以上になろうとすると、ヒステリシスコンパレータ５１の出力は“Ｌｏｗ”となり、モノマルチ５３の出力は“Ｌｏｗ” となっているためＯＲ回路５４の出力は “Ｌｏｗ”となる。当然、この時には制御信号ＳCは“Ｌｏｗ”であるからＮＯＲ回路５５の出力は“Ｈｉｇｈ”となるので、チョッピング用スイッチング素子４をオンさせインダクタ６を通して、被制御電流増幅半導体１のベースに電流を流し始める、この時にはオーバードライブ電流は流れないが、被制御電流増幅半導体１のコレクタ（ドレイン）電流は零から流れ始めるので、その必要は無い。
【００２７】
なお、制御回路５は図１に示したものに限定されるものではなく、チョッピング用スイッチング素子４および制御用スイッチング素子７が、図２に示した動作を行うものであればどのような構成のものであっても良く、チョッピング用スイッチング素子４および制御用スイッチング素子７をトランジスタの記号で示したが、これもスイッチング機能があるものならどのようなものでも良いことは言うまでもない。
【産業上の利用可能性】
【００２８】
以上説明したように、本発明によれば、格別な構成により被制御電流増幅半導体のコレクタ（ドレイン）−エミッタ（ソース）間電圧の若干の上昇による犠牲はあるものの、他のスイッチ素子に比べ、もともと電流増幅半導体はオン電圧が非常に低いため、この不具合を埋め合わせて余りある効果をもたらすものであり、従来の駆動回路と比較して余り変わらない構成にて、ターンオン初期のオーバードライブ電流を流し、かつ、直流電源の電圧変動および各部品の特性のバラツキによっても変動させることなく、必要最低限の駆動電流を流すだけですむ駆動回路を提供でき、インバータやコンバータ等のパワーエレクトロニクス分野において実用上の利点が顕著な装置を提供できる。
【図面の簡単な説明】
【００２９】
【図１】図１は本発明による基本回路構成を示す回路図である。
【図２】図２は被制御電流増幅半導体をオン・オフさせる動作を説明するタイムチャートである
【図３】図３は図２の時刻Ｔ０〜Ｔ１における図１の回路内の電流経路を示す図である。
【図４】図４は図２の時刻Ｔ１〜Ｔ４および時刻Ｔ５〜Ｔ６における図１の回路内の電流経路を示す図である。
【図５】図５は図２の時刻Ｔ４〜Ｔ５における図１の回路内の電流経路を示す図である。
【図６】図６は通常時のチョッピング状況を説明する電流増幅半導体出力特性の一例を示す図である。
【図７】図７は図６の楕円で囲った部分をコレクタ・エミッタ間電圧軸を拡大した図である。
【図８】従来の制御電流増幅半導体を駆動するための典型的な回路の基本図である。
【図９】特許文献１に採用した、特許登録済みの制御電流増幅半導体を駆動するための回路である。
【符号の説明】
【００３０】
１  被制御電流増幅半導体
２，３  直流電源
４  チョッピング用スイッチング素子
５  制御回路
６  インダクタ
７  制御用スイッチング素子
８  ダイオード
５１  ヒステリシスコンパレータ
５２  遅延回路
５３  モノマルチバイブレータ
５４  ＯＲ回路
５５  ＮＯＲ回路
５６  ダイオード
ＳC  制御信号
【図１】
2009017723.tif 000003
【図２】
2009017723.tif 000004
【図３】
2009017723.tif 000005
【図４】
2009017723.tif 000006
【図５】
2009017723.tif 000007
【図６】
2009017723.tif 000008
【図７】
2009017723.tif 000009
【図８】
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【図９】
2009017723.tif 000011