(57)【要約】【課題】１ビットあたりのセル面積を縮小する。【解決手段】半導体記憶装置は、１セル内に配置され、低抵抗状態と高抵抗状態とをそれぞれ有し、互いに直列又は並列接続され、同じ抵抗状態において抵抗値が互いに異なり、低抵抗状態及び前記高抵抗状態間を変化する条件が互いに異なるｎ個の抵抗変化素子ＭＴＪ１〜ＭＴＪ３と、ｎ個の抵抗変化素子の一端に接続され、書き込み動作時にｎ個の抵抗変化素子にｍ（１≦ｍ≦ｎ）回のパルス電流を印加する書き込み回路２０ａ，２０ｂとを具備し、ｍ番目のパルス電流の電流値をＩｍとすると、Ｉ１＞Ｉ２＞…＞Ｉｍの関係を満たす。【選択図】      図１
2009259316.tif 000002
【特許請求の範囲】
【請求項１】
１セル内に配置され、低抵抗状態と高抵抗状態とをそれぞれ有し、互いに直列又は並列接続され、同じ抵抗状態において抵抗値が互いに異なり、前記低抵抗状態及び前記高抵抗状態間を変化する条件が互いに異なるｎ個の抵抗変化素子と、
前記ｎ個の抵抗変化素子の一端に接続され、書き込み動作時に前記ｎ個の抵抗変化素子にｍ（１≦ｍ≦ｎ）回のパルス電流を印加する書き込み回路と
を具備し、
ｍ番目の前記パルス電流の電流値をＩｍとすると、Ｉ１＞Ｉ２＞…＞Ｉｍの関係を満たすことを特徴とする半導体記憶装置。
【請求項２】
ｍ番目の前記パルス電流のパルス幅をｔｍとすると、ｔ１＝ｔ２＝…＝ｔｍの関係を満たすことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記抵抗変化素子は、磁気抵抗効果素子であり、
前記半導体記憶装置は、スピン注入型磁気ランダムアクセスメモリであり、
前記低抵抗状態及び前記高抵抗状態間を変化する反転電流量の大きな前記磁気抵抗効果素子から順に情報が書き込まれることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
１セル内に配置され、低抵抗状態と高抵抗状態とをそれぞれ有し、互いに直列又は並列接続され、同じ抵抗状態において抵抗値が互いに異なり、前記低抵抗状態及び前記高抵抗状態間を変化する条件が互いに異なるｎ個の抵抗変化素子と、
前記ｎ個の抵抗変化素子の一端に接続され、書き込み動作時に前記ｎ個の抵抗変化素子にｍ（１≦ｍ≦ｎ）回のパルス電流を印加する書き込み回路と
を具備し、
ｍ番目の前記パルス電流のパルス幅をｔｍとすると、ｔ１＞ｔ２＞…＞ｔｍの関係を満たすことを特徴とする半導体記憶装置。
【請求項５】
ｍ番目の前記パルス電流の電流値をＩｍとすると、Ｉ１＝Ｉ２＝…＝Ｉｍの関係を満たすことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にスピン注入型磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）に関する。
【背景技術】
【０００２】
ＭＲＡＭは、磁気抵抗効果を利用して情報を記憶するデバイスであり、不揮発性、高速動作、高集積性、高信頼性を兼ね備えるため、ＤＲＡＭやＥＥＰＲＯＭなどの置換可能な不揮発性ＲＡＭとして期待されている。特に、偏極スピン電流注入による磁化反転を利用したスピン注入型ＭＲＡＭは、近年注目を集めている（例えば、特許文献１等参照）。
【０００３】
市場で広く受け入れられるためには、チップ製造コストを下げることが重要である。このためには、１ビットあたりのセル面積を小さくする必要がある。スピン注入型ＭＲＡＭのセル面積は、８Ｆ２が最小のものとして提案されている。しかし、このセル面積は一般的なＤＲＡＭと変わらないため、より小さなセル面積が必要とされている。
【０００４】
誘導磁場書き込み方式のＭＲＡＭにおいては、例えば特許文献２で示されるように、ＭＴＪ（Magnetic Tunnel Junction）素子を基板上に積層することでセル面積を小さくする方法が提案されている。この特許文献２の読み出し方式は、スピン注入型ＭＲＡＭにも転用可能である。
【０００５】
しかしながら、書き込み方式に関しては、スピン注入方式の場合、磁場書き込み方式と異なり、ＭＴＪ素子の一端から他端へ、他端から一端へと両方向に電流を流すことが必要である。従って、磁場書き込み方式における構成はスピン注入書き込み方式に転用することはできず、新たな構成が求められる。
【特許文献１】米国特許第5,695,864号明細書
【特許文献２】特開2003-229547号公報
【非特許文献１】2005 IEDM Technical Digest, pp.459-462, Dec. 2005
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、１ビットあたりのセル面積を縮小することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による半導体記憶装置は、１セル内に配置され、低抵抗状態と高抵抗状態とをそれぞれ有し、互いに直列又は並列接続され、同じ抵抗状態において抵抗値が互いに異なり、前記低抵抗状態及び前記高抵抗状態間を変化する条件が互いに異なるｎ個の抵抗変化素子と、前記ｎ個の抵抗変化素子の一端に接続され、書き込み動作時に前記ｎ個の抵抗変化素子にｍ（１≦ｍ≦ｎ）回のパルス電流を印加する書き込み回路とを具備し、ｍ番目の前記パルス電流の電流値をＩｍとすると、Ｉ１＞Ｉ２＞…＞Ｉｍの関係を満たす。
【０００８】
本発明の第２の態様による半導体記憶装置は、セル内に配置され、低抵抗状態と高抵抗状態とをそれぞれ有し、互いに直列又は並列接続され、同じ抵抗状態において抵抗値が互いに異なり、前記低抵抗状態及び前記高抵抗状態間を変化する条件が互いに異なるｎ個の抵抗変化素子と、前記ｎ個の抵抗変化素子の一端に接続され、書き込み動作時に前記ｎ個の抵抗変化素子にｍ（１≦ｍ≦ｎ）回のパルス電流を印加する書き込み回路とを具備し、ｍ番目の前記パルス電流のパルス幅をｔｍとすると、ｔ１＞ｔ２＞…＞ｔｍの関係を満たす。
【発明の効果】
【０００９】
本発明によれば、１ビットあたりのセル面積を縮小することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［１］概要
図１は、本発明の一実施形態に係る磁気ランダムアクセスメモリの主要部の等価回路図を示す。以下に、本実施形態に係る磁気ランダムアクセスメモリの主要部の概要について説明する。
【００１２】
本実施形態のスピン注入型の磁気ランダムアクセスメモリでは、１つのメモリセルに複数ビットの情報を記憶する。このため、メモリセルの等価回路としては、互いに直列接続又は並列接続された複数のＭＴＪ素子が１つのスイッチング素子に直列に接続されている。
【００１３】
本例の場合、図１に示すように、メモリセルＭＣは、１つのトランジスタＴｒと３つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３とで構成されている。尚、１セル内のＭＴＪ素子の数は、３つに限定されず、複数であればよい。３つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は互いに直列に接続され、メモリ素子群１０を構成している。メモリ素子群１０の一端にはビット線ＢＬが接続され、このビット線ＢＬにはトランジスタＴｒａを介して書き込み回路２０ａが接続されている。メモリ素子群１０の他端にはトランジスタＴｒの電流経路の一端が接続され、このトランジスタＴｒの電流経路の他端にはソース線ＳＬが接続されている。ソース線ＳＬにはトランジスタＴｒｂを介して書き込み回路２０ｂが接続されている。書き込み回路２０ａとトランジスタＴｒａの接続ノードｎ１には、読み出し回路３０が接続されている。
【００１４】
ここで、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の同じ抵抗状態（低抵抗状態又は高抵抗状態）における各抵抗値Ｒ１、Ｒ２、Ｒ３、パルス幅ｔ０における各反転閾値電流値Ｉｃ１、Ｉｃ２、Ｉｃ３は、以下の関係式（１）、（２）を満たす。
【００１５】
Ｒ１＜Ｒ２＜Ｒ３…（１）
Ｉｃ１＜Ｉｃ２＜Ｉｃ３…（２）
本実施形態では、互いに直列接続されたｎ個のＭＴＪ素子にそれぞれ別個の情報を書き込むために、上記の関係式（１）、（２）を満たすようにｎ個のＭＴＪ素子を作り分け、書き込み電流量Ｉ又は書き込みパルス印加時間ｔをｍ（１≦ｍ≦ｎ）段階に制御できるように書き込み回路を構成する。書き込み動作及び書き込み回路の詳細については後述する。
【００１６】
尚、式（１）、（２）の関係を満たすＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の直列接続する配置は、図１に限定されない。つまり、トランジスタＴｒに最も近い位置から順に配置するＭＴＪ素子を、「ＭＴＪ１、ＭＴＪ２、ＭＴＪ３」、「ＭＴＪ１、ＭＴＪ３、ＭＴＪ２」、「ＭＴＪ２、ＭＴＪ１、ＭＴＪ３」、「ＭＴＪ２、ＭＴＪ３、ＭＴＪ１」、「ＭＴＪ３、ＭＴＪ１、ＭＴＪ２」等、種々に変更可能である。
【００１７】
［２］書き込み
［２−１］書き込み回路
図２は、本発明の一実施形態に係る書き込み回路の回路図を示す。以下に、本実施形態に係る書き込み回路について説明する。
【００１８】
図２に示すように、本実施形態の各書き込み回路２０ａ、２０ｂは、３つの書き込み電流源２１、２２、２３、４つのスイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４で構成されている。書き込み電流源２１、２２、２３、スイッチＳＷ１、ＳＷ２、ＳＷ３は、メモリ素子群１０内のＭＴＪ素子の数だけ備えていてもよいし、ＭＴＪ素子の数と異なっていてもよい。
【００１９】
書き込み電流源２１、２２、２３にはスイッチＳＷ１、ＳＷ２、ＳＷ３がそれぞれ接続されている。スイッチＳＷ１、ＳＷ２、ＳＷ３の接続ノードｎ２は、スイッチＳＷ４が接続され、かつ、図１の書き込み回路２０ａとトランジスタＴｒａの接続ノードｎ１に接続されている。
【００２０】
［２−２］書き込み動作例１
図３及び図４を用いて、本実施形態に係る書き込み動作例１について説明する。
【００２１】
書き込み動作例１では、図２に示す書き込み回路２０ａ、２０ｂの書き込み電流源２１、２２、２３のそれぞれがＯＮしたときに書き込み電流経路に流せる電流量Ｉ１、Ｉ２、Ｉ３とパルス幅ｔ１、ｔ２、ｔ３が、次のようになっている。
【００２２】
まず、書き込み電流源２１、２２、２３の供給する書き込み電流量Ｉ１、Ｉ２、Ｉ３はＩ１＜Ｉ２＜Ｉ３の関係を満たす。そして、電流量Ｉ１は、ＭＴＪ素子ＭＴＪ１の反転閾値電流値Ｉｃ１より大きく、かつ、ＭＴＪ素子ＭＴＪ２の反転閾値電流値Ｉｃ２より小さい。電流量Ｉ２は、ＭＴＪ素子ＭＴＪ２の反転閾値電流値Ｉｃ２より大きく、かつ、ＭＴＪ素子ＭＴＪ３の反転閾値電流値Ｉｃ３より小さい。電流量Ｉ３は、ＭＴＪ素子ＭＴＪ３の反転閾値電流値Ｉｃ３より大きい。さらに、書き込み電流源２１、２２、２３の供給する書き込み電流のパルス幅ｔ１、ｔ２、ｔ３はｔ０と一定である。
【００２３】
以上のような条件から、書き込み動作例１による書き込み電流源２１、２２、２３は、以下の関係式（３）、（４）を満たすように設計してある。
【００２４】
Ｉｃ１＜Ｉ１＜Ｉｃ２＜Ｉ２＜Ｉｃ３＜Ｉ３…（３）
ｔ０＝ｔ１＝ｔ２＝ｔ３…（４）
このような書き込み動作例１では、以下のような方法を用いれば、互いに直列接続されたＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３にそれぞれ別個の情報を書き込むことが可能である。ここで、書き込み電流の正方向を図１に示す矢印の向きと定義する。
【００２５】
まず、図３の（ａ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の全てに０を書き込むことを考える。この場合、図４（ａ）に示すように、書き込み回路２０ａの書き込み電流源２３をＯＮにし、パルス幅ｔ３（ｔ３＝ｔ０）で正方向に書き込み電流＋Ｉ３を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の全てに０を書き込むことができる。
【００２６】
次に、図３の（ｂ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「００１」を書き込むことを考える。この場合は、図４（ｂ）に示すように、パルス幅ｔ３、ｔ２（ｔ３＝ｔ２＝ｔ０）で−Ｉ３、＋Ｉ２の順に書き込み電流を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「００１」の状態を書き込むことができる。
【００２７】
次に、図３の（ｃ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１０」を書き込むことを考える。この場合は、図４（ｃ）に示すように、パルス幅ｔ３、ｔ２、ｔ１（ｔ３＝ｔ２＝ｔ１＝ｔ０）で＋Ｉ３、−Ｉ２、＋Ｉ１の順に書き込み電流を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１０」の状態を書き込むことができる。
【００２８】
次に、図３の（ｄ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１１」を書き込むことを考える。この場合は、図４（ｄ）に示すように、パルス幅ｔ３、ｔ１（ｔ３＝ｔ１＝ｔ０）で−Ｉ３、＋Ｉ１の順に書き込み電流を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１１」の状態を書き込むことができる。
【００２９】
次に、図３の（ｅ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１００」を書き込むことを考える。この場合は、図４（ｅ）に示すように、パルス幅ｔ３、ｔ２（ｔ３＝ｔ２＝ｔ０）で＋Ｉ３、−Ｉ２の順に書き込み電流を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１００」の状態を書き込むことができる。
【００３０】
次に、図３の（ｆ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１０１」を書き込むことを考える。この場合は、図４（ｆ）に示すように、パルス幅ｔ３、ｔ２、ｔ１（ｔ３＝ｔ２＝ｔ１＝ｔ０）で−Ｉ３、＋Ｉ２、−Ｉ１の順に書き込み電流を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１０１」の状態を書き込むことができる。
【００３１】
次に、図３の（ｇ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１１０」を書き込むことを考える。この場合は、図４（ｇ）に示すように、パルス幅ｔ３、ｔ２（ｔ３＝ｔ２＝ｔ０）で＋Ｉ３、−Ｉ２の順に書き込み電流を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１１０」の状態を書き込むことができる。
【００３２】
最後に、図３の（ｈ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１１１」を書き込むことを考える。この場合、図４（ｈ）に示すように、書き込み回路２０ａの書き込み電流源２３をＯＮにし、パルス幅ｔ３（ｔ３＝ｔ０）で負方向に書き込み電流−Ｉ３を流す。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の全てに１を書き込むことができる。
【００３３】
以上のように、書き込み動作例１では、１セル内にｎ個のＭＴＪ素子が存在する場合、各ＭＴＪ素子に書き込む状態に応じてパルス電流を印加する回数は異なり、ｍ（１≦ｍ≦ｎ）回のパルス電流を印加して、このパルス電流のｍ番目の電流値をＩｍとすると、Ｉ１＞Ｉ２＞…＞Ｉｍの関係を満たしている。また、反転電流量が多く必要なＭＴＪ素子から順に書き込んでいけば、ｎ個のＭＴＪ素子にそれぞれ個別のデータを書き分けることができる。
【００３４】
［２−３］書き込み動作例２
書き込み動作例１では、書き込みパルス時間をｔ０と一定として書き込み電流量によって書き分けた。これに対し、書き込み動作例２では、書き込み電流量を一定として、書き込みパルス時間で書き分ける。
【００３５】
図５及び図６を用いて、本実施形態に係る書き込み動作例２について説明する。
【００３６】
書き込み動作例２では、書き込み電流量がＩ４と一定の状況においては、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３が反転するのにそれぞれ必要な時間ｔｃ１、ｔｃ２、ｔｃ３は、ｔｃ１＜ｔｃ２＜ｔｃ３となる（例えば、非特許文献１を参照）。そして、図２に示す書き込み回路２０ａ、２０ｂの書き込み電流源２１、２２、２３のそれぞれがＯＮしたときに書き込み電流経路に流せる電流量Ｉ１、Ｉ２、Ｉ３及びパルス幅ｔ１、ｔ２、ｔ３が、次のようになっている。
【００３７】
まず、書き込み電流源２１、２２、２３の供給する書き込み電流量Ｉ１、Ｉ２、Ｉ３はＩ４と一定である。そして、パルス幅ｔ１は、ＭＴＪ素子ＭＴＪ１の反転必要時間ｔｃ１より大きく、かつ、ＭＴＪ素子ＭＴＪ２の反転必要時間ｔｃ２より小さい。電流量Ｉ２は、ＭＴＪ素子ＭＴＪ２の反転必要時間ｔｃ２より大きく、かつ、ＭＴＪ素子ＭＴＪ３の反転必要時間ｔｃ３より小さい。電流量Ｉ３は、ＭＴＪ素子ＭＴＪ３の反転必要時間ｔｃ３より大きい。
【００３８】
以上のような条件から、書き込み動作例２による書き込み電流源２１、２２、２３は、以下の関係式（５）、（６）を満たすように設計してある。
【００３９】
Ｉ４＝Ｉ１＝Ｉ２＝Ｉ３…（５）
ｔｃ１＜ｔ１＜ｔｃ２＜ｔ２＜ｔｃ３＜ｔ３…（６）
このような書き込み動作例２では、以下のような方法を用いれば、互いに直列接続されたＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３にそれぞれ別個の情報を書き込むことが可能である。ここで、書き込み電流の正方向を図１に示す矢印の向きと定義する。
【００４０】
まず、図５の（ａ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の全てに０を書き込むことを考える。この場合、図６（ａ）に示すように、書き込み回路２０ａの書き込み電流源２３をＯＮにし、書き込み電流を＋方向へｔ３の間印加する。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の全てに０を書き込むことができる。
【００４１】
次に、図５の（ｂ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「００１」を書き込むことを考える。この場合は、図６（ｂ）に示すように、書き込み電流を、−方向へｔ３の間印加し、次に＋方向へｔ２の間印加すればよい。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「００１」の状態を書き込むことができる。
【００４２】
次に、図５の（ｃ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１０」を書き込むことを考える。この場合は、図６（ｃ）に示すように、書き込み電流を、＋方向へｔ３の間印加し、次に−方向へｔ２の間印加し、最後に＋方向へｔ１の間印加すればよい。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１０」の状態を書き込むことができる。
【００４３】
次に、図５の（ｄ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１１」を書き込むことを考える。この場合は、図６（ｄ）に示すように、書き込み電流を、−方向へｔ３の間印加し、次に＋方向へｔ１の間印加すればよい。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「０１１」の状態を書き込むことができる。
【００４４】
次に、図５の（ｅ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１００」を書き込むことを考える。この場合は、図６（ｅ）に示すように、書き込み電流を、＋方向へｔ３の間印加し、次に−方向へｔ１の間印加すればよい。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１００」の状態を書き込むことができる。
【００４５】
次に、図５の（ｆ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１０１」を書き込むことを考える。この場合は、図６（ｆ）に示すように、書き込み電流を、−方向へｔ３の間印加し、次に＋方向へｔ２の間印加し、最後に−方向へｔ１の間印加すればよい。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１０１」の状態を書き込むことができる。
【００４６】
次に、図５の（ｇ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１１０」を書き込むことを考える。この場合は、図６（ｇ）に示すように、書き込み電流を、＋方向へｔ３の間印加し、次に−方向へｔ２の間印加すればよい。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３に「１１０」の状態を書き込むことができる。
【００４７】
最後に、図５の（ｈ）のように、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の全てに１を書き込むことを考える。この場合、図６（ｈ）に示すように、書き込み回路２０ａの書き込み電流源２３をＯＮにし、書き込み電流を−方向へｔ３の間印加する。これにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３の全てに１を書き込むことができる。
【００４８】
以上のように、書き込み動作例２では、１セル内にｎ個のＭＴＪ素子が存在する場合、各ＭＴＪ素子に書き込む状態に応じてパルス電流を印加する回数は異なり、ｍ（１≦ｍ≦ｎ）回のパルス電流を印加して、このパルス電流のｍ番目のパルス幅をｔｍとすると、ｔ１＞ｔ２＞…＞ｔｍの関係を満たしている。また、パルス幅が大きなＭＴＪ素子から順に書き込んでいけば、ｎ個のＭＴＪ素子にそれぞれ個別のデータを書き分けることができる。
【００４９】
［３］読み出し
本発明の一実施形態に係る読み出し動作原理では、まず、ブロック単位（１メモリセル単位）で読み出し動作を行う場合に、読み出し動作時のブロック内の直列又は並列接続された複数のＭＴＪ素子に関して、磁化状態が同一（平行又は反平行）のときの抵抗値を互いに異なるものとしている。そして、この抵抗値の差を利用することにより、１回の読み出し動作で、ブロック内の全てのＭＴＪ素子のデータを一度に読み出すことが可能となる。
【００５０】
［３−１］読み出し動作例１
本発明の一実施形態に係る読み出し動作例１について説明する。
【００５１】
この例では、前提条件として、１つのブロック（読み出しブロック）は、直列接続される４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４から構成されるものとする。
【００５２】
尚、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４のブロック内の位置については、特に限定されず、設計時に自由にその位置を決定することができるが、少なくとも、メモリデバイスの完成後は、メモリ自体は、当然に、ブロック内の各ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の位置を認識している必要がある。各ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の位置を把握していなければ、書き込み動作時に、書き込みを行うＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４を特定できないからである。
【００５３】
また、読み出し動作時（読み出し電流が流れている時）の読み出しブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の抵抗値は、表１に示すように設定されているものとする。
【表１】
2009259316.tif 000003
【００５４】
即ち、ＭＴＪ素子ＭＴＪ１に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、Ｒ＋ΔＲとする。
【００５５】
また、ＭＴＪ素子ＭＴＪ２に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、２Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、２Ｒ＋２ΔＲとする。
【００５６】
また、ＭＴＪ素子ＭＴＪ３に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、４Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、４Ｒ＋４ΔＲとする。
【００５７】
また、ＭＴＪ素子ＭＴＪ４に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、８Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、８Ｒ＋８ΔＲとする。
【００５８】
この時、１ブロック内のＭＴＪ素子のデータと合成抵抗値との関係は、表２に示すようになる。
【表２】
2009259316.tif 000004
【００５９】
即ち、１ブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４のデータ値の組合せは、１６通りあり、データ値の１６通りの組合せに対応して、合成抵抗値も、１６通りある。合成抵抗値の最小値は、１５Ｒとなり、最大値は、１５Ｒ＋１５ΔＲとなる。また、合成抵抗値の差分は、ΔＲとなる。
【００６０】
読み出し動作時、この１ブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４に読み出し電流（電流値Ｉ）を流すと、読み出しビット線ＢＬｊの電位は、１ブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値に応じた値となる。
【００６１】
読み出し電流の電流値をＩとすると、読み出しビット線ＢＬｊに現れる電位の最小値は、Ｉ×（１５Ｒ＋ｒ）であり、その最大値は、Ｉ×（１５Ｒ＋１５ΔＲ＋ｒ）である。また、読み出しビット線ＢＬｊに現れる各電位の差分は、Ｉ×ΔＲとなる。
【００６２】
ここで、ｒは、読み出し選択スイッチ（ＭＯＳトランジスタ）ＳＷＡのオン抵抗である。このオン抵抗ｒを、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値よりも十分に小さくなるように設計する場合には、このｒについては、無視してよい。
【００６３】
本発明の一実施形態に係る読み出し動作原理では、読み出し動作時、読み出し電流を読み出しブロック内の複数のＭＴＪ素子に流すと、その複数のＭＴＪ素子のデータ値の組合せに応じた読み出し電位Ｖｔｏｔａｌが読み出しビット線ＢＬｊに現れる。従って、この読み出し電位Ｖｔｏｔａｌを、センスアンプ（例えば、アナログ／デジタルコンバータ）で検出すれば、１回の読み出し動作で、読み出しブロック内の複数のＭＴＪ素子のデータを一度に読み出すことができる。
【００６４】
表３及び表４は、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値、具体的には、読み出しビット線ＢＬｊに現れる読み出し電位Ｖｔｏｔａｌから読み出しブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４のデータ値を判定する原理を示している。
【表３】
2009259316.tif 000005
【００６５】
【表４】
2009259316.tif 000006
【００６６】
本発明の読み出し動作原理では、まず、磁化状態が同じ（例えば、平行）であるとき、最も抵抗値が高くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ４、抵抗値＝８Ｒ）のデータ値が、所定の判定基準により判断される。
【００６７】
例えば、本例では、閾値１５Ｒ＋７ΔＲ＋ΔＲ／２を設定し、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかを判断することにより、ＭＴＪ素子ＭＴＪ４のデータ値を決定することができる。
【００６８】
次に、磁化状態が同じ（例えば、平行）であるとき、２番目に抵抗値が高くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ３、抵抗値＝４Ｒ）のデータ値が、所定の判定基準により判断される。
【００６９】
ここでの所定の判断基準は、ＭＴＪ素子ＭＴＪ４のデータ値によって変わってくる。
【００７０】
例えば、ＭＴＪ素子ＭＴＪ４のデータ値が“１”と判断された場合には、閾値１５Ｒ＋３ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００７１】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１１ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００７２】
以上より、ＭＴＪ素子ＭＴＪ３のデータ値を決定することができる。
【００７３】
次に、磁化状態が同じ（例えば、平行）であるとき、３番目に抵抗値が高くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ２、抵抗値＝２Ｒ）のデータ値が、所定の判定基準により判断される。
【００７４】
ここでの所定の判断基準については、２つのＭＴＪ素子ＭＴＪ４，ＭＴＪ３のデータ値によって変わってくる。
【００７５】
例えば、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”と判断された場合には、閾値１５Ｒ＋ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００７６】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”と判断された場合には、閾値１５Ｒ＋５ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００７７】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”と判断された場合には、閾値１５Ｒ＋９ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００７８】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１３ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００７９】
以上より、ＭＴＪ素子ＭＴＪ２のデータ値を決定することができる。
【００８０】
次に、磁化状態が同じ（例えば、平行）であるとき、最も抵抗値が低くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ１、抵抗値＝Ｒ）のデータ値が、所定の判定基準により判断される。
【００８１】
ここでの所定の判断基準については、３つのＭＴＪ素子ＭＴＪ４，ＭＴＪ３，ＭＴＪ２のデータ値によって変わってくる。
【００８２】
例えば、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００８３】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋２ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００８４】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋４ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００８５】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“１”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋６ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００８６】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋８ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００８７】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“１”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１０ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００８８】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“１”と判断された場合には、閾値１５Ｒ＋１２ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００８９】
また、ＭＴＪ素子ＭＴＪ４のデータ値が“０”、ＭＴＪ素子ＭＴＪ３のデータ値が“０”、ＭＴＪ素子ＭＴＪ２のデータ値が“０”と判断された場合には、閾値１５Ｒ＋１４ΔＲ＋ΔＲ／２が設定され、４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値Ｒｔｏｔａｌが、その閾値を超えるか、又は、その閾値を下回るかが判断される。
【００９０】
以上より、ＭＴＪ素子ＭＴＪ１のデータ値を決定することができる。
【００９１】
このように、本発明の読み出し動作原理では、読み出しビット線ＢＬｊに読み出された読み出し電位Ｖｔｏｔａｌを、センスアンプ（例えば、アナログ／デジタルコンバータ）で検出すれば、１回の読み出し動作で、読み出しブロック内の複数のＭＴＪ素子のデータを一度に読み出すことができる。
【００９２】
尚、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４のデータ値を判定する動作に関しては、各ＭＴＪ素子のデータの判定を、時系列的に行うことができる他、複数の基準電流を用いて、ほぼ同時に行うこともできる。
【００９３】
表３及び表４に示すロジックは、所定のロジック回路により簡単に実現することができる。即ち、その所定のロジック回路を用いれば、読み出し電位Ｖｔｏｔａｌを検出した後、直ちに、読み出しブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４のデータ値を判定できる。
【００９４】
［３−２］読み出し動作例２
本発明の一実施形態に係る読み出し動作例２では、読み出しブロック内の複数のＭＴＪ素子は、互いに直列接続されることを前提とした。これに対し、具体例２では、読み出しブロック内の複数のＭＴＪ素子は、互いに並列接続されることを前提とする。
【００９５】
読み出しブロック内の複数のＭＴＪ素子が互いに並列接続される場合においても、上述の読み出し動作原理と同様の原理により、それら複数のＭＴＪ素子のデータ値を判断することができる。
【００９６】
読み出し動作時の１ブロック内のＭＴＪ素子の抵抗値については、具体例１と同じとする。
【００９７】
即ち、表１に示すように、ＭＴＪ素子ＭＴＪ１に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、Ｒ＋ΔＲとする。
【００９８】
また、ＭＴＪ素子ＭＴＪ２に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、２Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、２Ｒ＋２ΔＲとする。
【００９９】
また、ＭＴＪ素子ＭＴＪ３に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、４Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、４Ｒ＋４ΔＲとする。
【０１００】
また、ＭＴＪ素子ＭＴＪ４に関しては、磁化状態が平行（“１”−状態）のときの抵抗値を、８Ｒとし、磁化状態が反平行（“０”−状態）のときの抵抗値を、８Ｒ＋８ΔＲとする。
【０１０１】
１ブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４のデータ値の組合せは、具体例１と同様に、１６通りあるため、データ値の１６通りの組合せに対応して、合成抵抗値も、１６通りある。
【０１０２】
具体例２では、読み出しブロック内の複数のＭＴＪ素子は、互いに並列接続されることを前提とする。従って、説明を簡単にするため、以下では、具体例１とは異なり、“合成抵抗値の逆数”という概念を用いて議論する。
【０１０３】
具体例２では、表５に示すように、合成抵抗値の逆数の最小値は、１５／８（Ｒ＋ΔＲ）となり、その最大値は、１５／８Ｒとなる。また、具体例２では、具体例１とは異なり、合成抵抗値の差分ではなく、合成抵抗値の逆数の差分が一定となる。その差分は、ΔＲ／８Ｒ（Ｒ＋ΔＲ）である。
【表５】
2009259316.tif 000007
【０１０４】
読み出し動作時、読み出しブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４に読み出し電位（ＭＴＪ素子の両端の電位差をＶとする）を印加すると、読み出しビット線ＢＬｊに流れる電流は、読み出しブロック内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値の逆数に応じた値となる。
【０１０５】
ＭＴＪ素子（ＭＴＪ素子）の両端の電位差をＶとすると、読み出しビット線ＢＬｊに現れる電流の最小値は、Ｖ×１５／８（Ｒ＋ΔＲ）であり、その最大値は、Ｖ×１５／８Ｒである。但し、読み出し選択スイッチ（ＭＯＳトランジスタ）ＳＷＡのオン抵抗ｒは、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４の合成抵抗値よりも十分に小さいものとする。
【０１０６】
本発明の読み出し動作原理では、読み出し動作時、読み出し電位を読み出しブロック内の複数のＭＴＪ素子に印加すると、その複数のＭＴＪ素子のデータ値の組合せに応じた読み出し電流Ｉｔｏｔａｌが読み出しビット線ＢＬｊに流れる。従って、この読み出し電流Ｉｔｏｔａｌを、センスアンプ（例えば、アナログ／デジタルコンバータ）で検出すれば、具体例１と同様に、１回の読み出し動作で、読み出しブロック内の複数のＭＴＪ素子のデータを一度に読み出すことができる。
【０１０７】
具体的なデータ判断手法については、具体例１とは逆に、まず、磁化状態が同じ（例えば、平行）であるとき、最も抵抗値が低くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ１、抵抗値＝Ｒ）のデータ値が、所定の判定基準により判断される。
【０１０８】
次に、その結果に基づいて、磁化状態が同じ（例えば、平行）であるとき、２番目に抵抗値が低くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ２、抵抗値＝２Ｒ）のデータ値が、所定の判定基準により判断される。
【０１０９】
次に、上記２つの結果に基づいて、磁化状態が同じ（例えば、平行）であるとき、３番目に抵抗値が低くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ３、抵抗値＝４Ｒ）のデータ値が、所定の判定基準により判断される。
【０１１０】
最後に、いままで得られた全ての結果に基づいて、磁化状態が同じ（例えば、平行）であるとき、最も抵抗値が高くなるＭＴＪ素子（本例では、ＭＴＪ素子ＭＴＪ４、抵抗値＝８Ｒ）のデータ値が、所定の判定基準により判断される。
【０１１１】
このように、本発明の読み出し動作原理では、読み出しビット線ＢＬｊに流れる電流Ｉｔｏｔａｌを、センスアンプ（例えば、アナログ／デジタルコンバータ）で検出することにより、１回の読み出し動作で、読み出しブロック内の複数のＭＴＪ素子のデータを一度に読み出すことができる。
【０１１２】
尚、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４のデータ値を判定する動作に関しては、各ＭＴＪ素子のデータの判定を、時系列的に行うことができる他、複数の基準電流を用いて、ほぼ同時に行うこともできる。
【０１１３】
［３−３］読み出し回路
本発明の読み出し動作原理を実現するための読み出し回路の回路例について説明する。
【０１１４】
上述の読み出し動作１では、読み出し動作時に、読み出しブロック内の複数のＭＴＪ素子の合成抵抗値に応じた読み出し電位Ｖｔｏｔａｌが読み出しビット線ＢＬｊに現れることを説明した。
【０１１５】
この合成抵抗値は、表２に示したように、読み出しブロック内のＭＴＪ素子の数がｎ（ｎは、複数）個の場合に、ＭＴＪ素子のデータ値の組合せ数に相当する２ｎ通りだけ存在する。従って、読み出しビット線ＢＬｊに現れた読み出し電位Ｖｔｏｔａｌを読み出し回路（センスアンプを含む）で検出すれば、読み出しブロック内のＭＴＪ素子のデータを、一度に、かつ、容易に、読み出すことができる。
【０１１６】
また、読み出し動作２では、読み出し動作時に、読み出しブロック内の複数のＭＴＪ素子の合成抵抗値に応じた読み出し電流Ｉｔｏｔａｌが読み出しビット線ＢＬｊに流れることを説明した。
【０１１７】
この合成抵抗値の逆数は、表５に示したように、読み出しブロック内のＭＴＪ素子の数がｎ（ｎは、複数）個の場合に、ＭＴＪ素子のデータ値の組合せ数に相当する２ｎ通りだけ存在する。従って、読み出しビット線ＢＬｊに流れる読み出し電流Ｉｔｏｔａｌを読み出し回路（センスアンプを含む）で検出すれば、読み出しブロック内のＭＴＪ素子のデータを、一度に、かつ、容易に、読み出すことができる。
【０１１８】
図７は、本発明の一実施形態に係る読み出し回路の等価回路図を示す。以下に、本実施形態に係る読み出し回路の一例について説明する。尚、ここでは、１ブロック内のＭＴＪ素子の数は４つの場合を示すが、ＭＴＪ素子の数は変更可能である。
【０１１９】
図７に示すように、本実施形態に係る読み出し回路は、センスアンプとしてのアナログ／デジタルコンバータ（Ａ／Ｄコンバータ）から構成される。
【０１２０】
直列接続された４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４からなるブロックＢＫｊｎの一端は、ＮチャネルＭＯＳトランジスタＳＷＡ及びＰチャネルＭＯＳトランジスタＰｘ２を経由して電源端子ＶＤＤに接続され、ブロックＢＫｊｎの他端は、接地端子ＶＳＳに接続される。ブロックＢＫｊｎ内の４つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４は、直列接続に代えて、並列接続してもよい。尚、第１電流経路は、電源端子ＶＤＤから、ＭＯＳトランジスタＰｘ２，ＳＷＡ及び複数のＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３、ＭＴＪ４を経由して、接地端子ＶＳＳまでの経路をいうものとする。
【０１２１】
抵抗値ΔＲを有する複数（例えば１４個）の抵抗素子の一端は、ＰチャネルＭＯＳトランジスタＰｘ３を経由して電源端子ＶＤＤに接続され、複数の抵抗素子の他端は、抵抗値１５Ｒ＋ΔＲ／２を有する抵抗素子を経由して、接地端子ＶＳＳに接続される。尚、第２電流経路は、電源端子ＶＤＤから、ＭＯＳトランジスタＰｘ３及び複数の抵抗素子を経由して、接地端子ＶＳＳまでの経路をいうものとする。
【０１２２】
ここで、Ｒ及びΔＲは、読み出し動作原理の欄で説明したＲ及びΔＲと同じ意味を有するものとする。
【０１２３】
ＰチャネルＭＯＳトランジスタＰｘ１、Ｐｘ２、Ｐｘ３は、カレントミラー回路Ｍｘを構成している。このため、定電流源Ｉｘにより生成される定電流は、上述の第１及び第２電流経路に流れる。
【０１２４】
第１電流経路に流れる電流は、読み出し電流となり、この読み出し電流は、複数のＭＴＪ素子に流れる。その結果、ノードｎｒには、ブロックＢＫｊｎ内のＭＴＪ素子のデータ値（合成抵抗値）に応じた読み出し電位Ｖｔｏｔａｌが現れる。一方、第２電流経路に電流が流れると、各抵抗素子の接続点ｎｘ０，ｎｘ１，・・・ｎｘ１３，ｎｘ１４に所定の基準電位が現れる。
【０１２５】
差動アンプＤＩ０、ＤＩ２、…、ＤＩ１３、ＤＩ１４は、ノードｎｒの読み出し電位Ｖｔｏｔａｌと所定の基準電位とを比較し、その比較結果を出力信号Ｏ０ｂ１、Ｏ１ｂ２、…、Ｏ１３ｂ１４、Ｏ１４ｂ１５として出力する。
【０１２６】
例えば、差動アンプＤＩ０のプラス側入力端子には、ノードｎｘ０の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力される。同様に、差動アンプＤＩ１のプラス側入力端子には、ノードｎｘ１の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力され、差動アンプＤＩ１４のプラス側入力端子には、ノードｎｘ１４の基準電位が入力され、そのマイナス側入力端子には、ノードｎｒの読み出し電位Ｖｔｏｔａｌが入力される。
【０１２７】
［４］ＭＴＪ素子の構造
本例による互いに直列接続された複数のＭＴＪ素子は、同じ抵抗状態における抵抗値及び反転電流量が互いに異なる。このようなＭＴＪ素子は、以下のような構造例１及び２で実現できる。
【０１２８】
［４−１］構造例１
図８を用いて、本実施形態の構造例１に係る３つのＭＴＪ素子からなる素子群１０の構造について説明する。
【０１２９】
図８に示すように、３つのＭＴＪ素子ＭＴＪ３、ＭＴＪ２、ＭＴＪ１が基板（図示せず）上に順に積層されており、かつ全体としてテーパー形状を有する。従って、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３のトンネルバリア接合面積Ｓ１、Ｓ２、Ｓ３が互いに異なり、Ｓ１＜Ｓ２＜Ｓ３の関係を満たしている。
【０１３０】
各ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３は、磁化が固定されたピン層１１ａ、１１ｂ、１１ｃ、磁化が反転可能なフリー層１３ａ、１３ｂ、１３ｃ、これらに挟まれたバリア層１２ａ、１２ｂ、１２ｃで構成されている。ＭＴＪ素子ＭＴＪ３下にはビア１４ｃが形成され、ＭＴＪ素子ＭＴＪ２、ＭＴＪ３間にはビア１４ｂが形成され、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２間にはビア１４ａが形成されている。これらビア１４ａ、１４ｂ、１４ｃにより、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３が直列接続されている。
【０１３１】
構造例１の素子群１０は以下のように形成される。まず、ＭＴＪ素子ＭＴＪ１、ＭＴＪ２、ＭＴＪ３となる素子膜１１ａ、１１ｂ、１１ｃ、１２ａ、１２ｂ、１２ｃ、１３ａ、１３ｂ、１３ｃ、及びビア１４ａ、１４ｂ、１４ｃを柱状に積層する。次に、テーパーエッチングやイオンミリングでテーパー状に加工する。これにより、複数のマスクを用いることなく、簡便に構造例１を実現できる。
【０１３２】
［４−２］構造例２
図９を用いて、本実施形態の構造例２に係る２つのＭＴＪ素子からなる素子群１０の構造について説明する。
【０１３３】
図９に示すように、ＭＴＪ素子ＭＴＪ１のフリー層１３ａは１つのピン層１１ａにのみ隣接しているが、ＭＴＪ素子ＭＴＪ２のフリー層１３ｂは上下２つのピン層１１ａ、１１ｂに挟まれている。つまり、ＭＴＪ素子ＭＴＪ１はシングルジャンクション構造であり、ＭＴＪ素子ＭＴＪ２はダブルジャンクション構造である。
【０１３４】
ここで、ＭＴＪ素子の抵抗値はバリア層の数が多いほど高くなり、また必要な反転電流は隣接するピン層が多ければ少なくなるため、Ｒ１＜Ｒ２かつＩｃ１＞Ｉｃ２が実現できる。これにより、２つのＭＴＪ素子ＭＴＪ１、ＭＴＪ２に対して、書き分け及び読み分けが可能である。さらに、構造例２の製造においては新規要素がないため、構造例１より製造がより容易である。
【０１３５】
［４−３］構造例３
本実施形態の構造例３としては、ＭＴＪ素子の反転電流を作り分けるためには、例えば、各ＭＴＪ素子のフリー層の組成、フリー層の体積、バリア層の堆積、バリア層の膜厚等を変えてもよい。
【０１３６】
［５］効果
上記本発明の一実施形態によれば、メモリセルを１つのトランジスタと例えば３つのＭＴＪ素子（１Ｔｒ＋３ＭＴＪ）で構成している。これにより、トランジスタが１つしかないメモリセルにｎビットを記憶可能となるので、１ビットあたりのセル面積を縮小できる。さらに、複数のＭＴＪ素子を基板上に積み重ねた場合、１ビットあたりのセル面積をさらに縮小することができる。このように、本発明によれば、１ビットあたりのセル面積を小さくできるので、低コストかつ大容量のスピン注入型ＭＲＡＭが実現できる。
【０１３７】
尚、ＭＴＪ素子の数を３つよりも増やした場合は、同様の構成と動作で問題なく動作する上、１ビットあたりのセル面積はより小さくできる。
【０１３８】
［６］応用例
上述した実施形態では、半導体記憶装置として磁気抵抗素子（抵抗変化素子）を使用した磁気ランダムアクセスメモリの例を説明したが、本発明はこれに限定されず、例えば以下の半導体記憶装置に適用することが可能である。
【０１３９】
まず、本発明は、カルコゲナイド素子（抵抗変化素子）を使用したＰＲＡＭ（Phase-change Random Access Memory）に適用可能である。ＰＲＡＭは、カルコゲナイド素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって発熱から冷却の過程を制御し、結晶状態又は非結晶状態に相変化させて、素子の抵抗値を制御する。
【０１４０】
また、本発明は、遷移金属酸化物素子（抵抗変化素子）を使用したＲｅＲＡＭ（Resistance Random Access Memory）にも適用可能である。ＲｅＲＡＭでは、バイポーラ型の場合は遷移金属酸化物素子に印加する電流／電圧パルスの方向によって、ユニポーラ型の場合は遷移金属酸化物素子に印加する電流／電圧パルスの大きさ及び幅等の形状によって、素子の抵抗値を制御する。
【０１４１】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１４２】
【図１】本発明の一実施形態に係る磁気ランダムアクセスメモリの主要部の等価回路図。
【図２】本発明の一実施形態に係る書き込み回路の回路図。
【図３】本発明の一実施形態に係る書き込み動作例１の概要を説明するための図。
【図４】本発明の一実施形態に係る書き込み動作例１のシーケンス図。
【図５】本発明の一実施形態に係る書き込み動作例２の概要を説明するための図。
【図６】本発明の一実施形態に係る書き込み動作例２のシーケンス図。
【図７】本発明の一実施形態に係る読み出し回路の等価回路図。
【図８】本発明の一実施形態に係るＭＴＪ素子群の構造例１を示す断面図。
【図９】本発明の一実施形態に係るＭＴＪ素子群の構造例２を示す断面図。
【符号の説明】
【０１４３】
１０…メモリ素子群、１１ａ、１１ｂ、１１ｃ…ピン層、１２ａ、１２ｂ、１２ｃ…バリア層、１３ａ、１３ｂ、１３ｃ…フリー層、１４ａ、１４ｂ、１４ｃ…ビア、２０ａ、２０ｂ…書き込み回路、２１、２２、２３…書き込み電流源、３０…読み出し回路、ＭＴＪｎ…ＭＴＪ素子、ＭＣ…メモリセル。
【図１】
2009259316.tif 000008
【図２】
2009259316.tif 000009
【図３】
2009259316.tif 000010
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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