(57)【要約】【課題】保持キャパシタの占有面積を小さくし、単位面積あたりの容量値を大きくする。【解決手段】当該自発光型表示装置（例えば、有機ＥＬディスプレイ１）は、複数の画素のそれぞれにおいて、駆動トランジスタＭｄ、保持キャパシタＣｓおよび発光素子（例えば有機発光ダイオードＯＬＥＤ）が、それぞれ複数設けられている。複数の保持キャパシタ（例えばＣ１,Ｃ２）が、下部電極としての第１導電層１１Ｆ１,１１Ｆ２と、第１絶縁層（ゲート絶縁膜１０）と、上部電極としての第２導電層１４Ｆ１,１４Ｆ２とをこの順に積層してなる第１キャパシタＣｓ１１,Ｃｓ２１と、第２導電層１４Ｆ１,１４Ｆ２を下部電極として、第２電極層上に、第２絶縁層（ＴＦＴ保護膜１９および平坦化膜２０）と、上部電極層としての第３導電層（例えばアノード電極ＡＥａ,ＡＥｂ）とをこの順に積層してなる第２キャパシタＣｓ１２,Ｃｓ２２と、を含む。【選択図】図９
2009200336.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する画素アレイを有し、
前記複数の画素のそれぞれが、
サンプリングトランジスタと、
駆動トランジスタと、
前記駆動トランジスタの発光制御ノードに結合し、前記サンプリングトランジスタを介して入力されるデータ電位を保持する保持キャパシタと、
前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電位に応じ前記駆動トランジスタが制御する駆動電流量に基づいて自発光する発光素子と、を有し、
前記複数の画素のそれぞれにおいて、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子が、それぞれ複数設けられ、
複数の前記保持キャパシタが、
下部電極としての第１導電層と、第１絶縁層と、上部電極としての第２導電層とをこの順に積層してなる第１キャパシタと、
前記第２導電層を下部電極として、当該第２電極層上に、第２絶縁層と、上部電極層としての第３導電層とをこの順に積層してなる第２キャパシタと、
を含む自発光型表示装置。
【請求項２】
前記複数の画素のそれぞれにおいて、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子をそれぞれ含む画素回路要素の組が複数設けられ、
前記画素回路要素の組ごとに含む１つの前記保持キャパシタが、前記第１キャパシタと前記第２キャパシタから構成され、かつ、同一組内で前記第１導電層と前記第３導電層とが電気的に接続されることによって前記第１キャパシタと前記第２キャパシタが電気的に互いに並列に接続されている
請求項１に記載の自発光型表示装置。
【請求項３】
前記第１導電層が、前記駆動トランジスタのゲート電極と同じ材質と膜厚を有し、同一階層で当該ゲート電極と分離している導電層であり、
前記第２導電層が、前記駆動トランジスタのソース電極およびドレイン電極と同じ材質と膜厚を有し、同一階層で当該ソース電極およびドレイン電極と分離している導電層であり、
前記第３導電層が前記発光素子の下部電極を兼用している
請求項１に記載の自発光型表示装置。
【請求項４】
前記同一組内で前記保持キャパシタを構成する前記第１キャパシタと前記第２キャパシタにおいて、
前記第１導電層が、前記駆動トランジスタのゲート電極と同じ材質と膜厚を有し、同一階層で当該ゲート電極と分離している導電層であり、
前記第２導電層が、前記駆動トランジスタのソース電極およびドレイン電極と同じ材質と膜厚を有し、同一階層で当該ソース電極およびドレイン電極と分離している導電層であり、
前記第３導電層が、前記発光素子の下部電極を兼用し、かつ、当該第３導電層が、前記第２絶縁層に形成された第２コンタクトと前記第１絶縁層に形成された第１コンタクトを介して、下方の前記第１導電層と接続されている
請求項２に記載の自発光型表示装置。
【請求項５】
前記駆動トランジスタは、前記ゲート電極上に、前記第１絶縁層を兼用するゲート絶縁膜を介して、当該駆動トランジスタのチャネルが形成される薄膜半導体層を積層し、当該薄膜半導体層の一方端側に前記ドレイン電極が接続し、他方端側に前記ソース電極が接続した薄膜トランジスタである
請求項４に記載の自発光型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各画素に、サンプリングトランジスタ、駆動トランジスタ、保持キャパシタおよび発光素子を備える自発光型表示装置に関する。
【背景技術】
【０００２】
有機ＥＬ（エレクトロルミネッセンス）表示装置は、複数の画素回路をマトリクス状に配置する表示部と、その駆動部とを、１枚の基板に、ＴＦＴ(Thin Film Transistor)の形成プロセスを含む半導体技術を用いて形成した表示パネルを有する。あるいは、表示パネルの駆動回路はフレキシブル基板により提供され、両者の電気的接続を行う。
有機ＥＬ素子は自ら発光する自発光素子であり、一般に、ＯＬＥＤ（Organic Light Emitting Diode）と称される。
【０００３】
ＯＬＥＤは、下部電極と上層電極との間に、有機正孔輸送層や有機発光層などとして機能する複数の有機薄膜を積層させている。その膜厚は、発光波長に応じて異なり、また光増強効果を持たせる等の理由から種々異なるが、総じて薄く、有機材料であるため形成が難しい。ＯＬＥＤは、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、ＯＬＥＤを流れる電流値を制御することで発色の階調を得ている。そのため、ＯＬＥＤを電気光学素子として用いる表示装置は、ＯＬＥＤの電流量を制御するための駆動トランジスタを含む画素回路が画素ごとに設けられている。
【０００４】
有機ＥＬディスプレイの画素回路は、画素回路内のＴＦＴの特性バラツキに起因する画質低下を防止するために、様々なものが提案されている。
主なものでは、４トランジスタ（４Ｔ）・１キャパシタ（１Ｃ）型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型、２Ｔ・１Ｃ型などが知られている。
これらは何れもＴＦＴ（Thin Film Transistor）から形成されるトランジスタの特性バラツキに起因する画質低下を防止するものであり、画素回路内部で駆動電流を一定に制御し、これによって画面全体のユニフォミティ（輝度の均一性）を向上させることを目的とする。とくに画素回路内でＯＬＥＤを電源に接続するときに、入力する映像信号の画素データに応じて電流量を制御する駆動トランジスタの特性バラツキが、直接的にＯＬＥＤの発光輝度に影響を与える。このため、駆動トランジスタの特性、すなわち閾値電圧の補正を行う必要がある。
さらに、閾値電圧の補正を行うことを前提に、駆動トランジスタの電流駆動能力から閾値バラツキ起因成分等を減じた駆動能力成分（一般には、移動度と称されている）を補正すると、より一層高いユニフォミティが得られる。
【０００５】
ＯＬＥＤなどの電気光学素子の製造時に埃（ダスト）などが付着することで、発光が正常になされない滅点など、パネルに表示欠陥が生じやすい。このような表示欠陥は、表示装置の良品率を高める上で阻害要因となっており、表示装置の低コスト化を阻む。
とくにＯＬＥＤでは、有機薄膜を何層にも堆積した多層膜構造を形成する際に、成膜装置内に付着し剥がれやすい薄い有機薄膜が成膜装置のチャンバ内を浮遊してダストとなることが多く、このようなダストの付着によってＯＬＥＤの電極間がある抵抗値で短絡されると、常時発光しない滅点欠陥が発生しやすい。
【０００６】
特許文献１には、滅点欠陥が発生した場合の画素駆動方法が開示されている。
特許文献１には、１画素内に、発光素子（ＯＬＥＤ）、発光素子駆動のためのＴＦＴ（以下、駆動トランジスタという）、データサンプリングのためのＴＦＴ（以下、サンプリングトランジスタという）、および、駆動トランジスタのゲートにサンプリング後のデータを保持させる保持キャパシタが２組設けられた場合が開示され、その組数は２以上でもよい記載がある。ＯＬＥＤ、駆動トランジスタ、保持キャパシタ等を、「画素回路構成要素」という。この構成では、１画素内に画素回路構成要素が２組以上設けられるため、その１つが発光しなくても画素全体としては輝度が下がるのみで滅点とはならないため最悪の事態は回避できる。特許文献１は、この輝度の低下を抑制するための駆動方法に関する。
【特許文献１】特開２００７−４１５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
保持キャパシタについては、その値を出来るだけ大きくするとよい。以下、その理由を、２Ｔ・１Ｃ型の画素回路を例として簡単に述べる。
画素回路は、駆動トランジスタの閾値電圧に応じて保持キャパシタの保持電圧を調整した後、サンプリングトランジスタをオンして、駆動トランジスタのゲートに、入力されるデータ電位に応じた電位を設定する。このとき設定された電位に応じて駆動トランジスタにドレイン電流が流れ、その電流量に応じて、保持キャパシタの保持電圧が調整されて移動度補正が行われる。移動度補正は、サンプリングトランジスタがオン状態からオフすることにより駆動トランジスタのゲートがフローティングになるまでに行われる。駆動トランジスタのゲートがフローティング状態となると、保持キャパシタに保持され、閾値電圧や移動度に応じた補正により値が調整されたデータ電圧に応じた駆動電流を流すことが可能な状態となるまで、駆動トランジスタのゲートとソースの各電位が自動的に昇圧（ブースト）される。
【０００８】
このときのブースト効率Ｇbstは、図１０（Ａ）に示す、駆動トランジスタＭｄのゲートとソース間の寄生容量を“Ｃgs”、そのゲートとドレイン間の寄生容量を“Ｃgd”、サンプリングトランジスタＭｓのゲートとドレイン間の寄生容量を“Ｃｄ”、保持キャパシタＣｓのデバイス容量を当該保持キャパシタと同じ符号“Ｃｓ”により、それぞれ表すと、図１０（Ｂ）に示す式のようになる。保持キャパシタＣｓのデバイス容量とは、その保持された容量値ではなく、デバイス構造（電極面積やキャパシタ誘電膜の厚さや材料等）により決まる容量である。
【０００９】
サンプリングトランジスタＭｓがオフしてブーストが開始されても、保持キャパシタＣｓは、既に設定され補正されたデータ電圧を保持し続ける必要があり、ブースト効率Ｇbstは１であることが理想である。
しかしながら、図１０（Ｂ）の式から分かるように、様々な寄生容量の影響がブースト効率Ｇbstに関与する。これらの寄生容量の影響を排除して、ブースト効率Ｇbstをほぼ１に保つには、図１０（Ｂ）の式から、保持キャパシタのデバイス容量（Ｃｓ）を可能な限り、大きくする必要がある。
【００１０】
ところで、一般に画素ピッチは、例えば約100[μm]×約300[μm]程度であり、保持キャパシタＣｓの面積を大きくするには画素面積に応じた限界がある。
保持キャパシタＣｓは、ある導電膜から形成された下部電極と、他の導電膜から形成された上部電極との間に絶縁材料（誘電体膜）を矜持させた、いわゆるＭＩＭ構造が採用されるのが一般的である。キャパシタ絶縁膜（誘電体膜）としては、配線の層間絶縁膜等が利用される。
【００１１】
ＭＩＭ構造の保持キャパシタＣｓの面積を、限られた画素内で大きくしようとすると、キャパシタ電極（上部電極または下部電極）と、当該キャパシタ電極と同じ導電膜から形成される他の配線やトランジスタ電極等との間、すなわち同一階層の導電層間（以下、同層間という）で離間距離が小さくなる。このため、エッチング不良や異物による同層間ショートの発生確率が高まる。よって、このような不具合が生じないように、同層間である程度大きな距離を確保する必要があり、このことによって保持キャパシタＣｓの面積拡大には限界がある。
【００１２】
とくに、保持キャパシタＣｓを画素内に複数設ける必要がある場合、キャパシタ電極（２つの上部電極同士または２つの下部電極同士）が、同じ階層内で近接配置される。このキャパシタ電極間でも、同層間ショートの発生を防止するには、十分な距離を確保する必要がある。よって、さらに１つのキャパシタの占有面積が小さくなる。このことにより、１画素内に配置する保持キャパシタの面積や数が制限され、このキャパシタの配置に関する制限が緩和できないと、実際には、特許文献１のような画素回路構成を有効に実施できない。
【００１３】
本発明は、保持キャパシタの配置を工夫して、駆動トランジスタ、保持キャパシタおよび発光素子を１画素内に、それぞれ複数設ける際に、特に保持キャパシタの占有面積を小さくし、単位面積当たりの容量値を大きくした画素回路構成の自発光型表示装置を提供するものである。
【課題を解決するための手段】
【００１４】
本発明の一形態（第１形態）に関わる自発光型表示装置は、複数の画素を有する画素アレイを有し、前記複数の画素のそれぞれが、サンプリングトランジスタと、駆動トランジスタと、前記駆動トランジスタの発光制御ノードに結合し、前記サンプリングトランジスタを介して入力されるデータ電位を保持する保持キャパシタと、前記駆動トランジスタと共に駆動電流経路に直列接続され、保持された前記データ電位に応じ前記駆動トランジスタが制御する駆動電流量に基づいて自発光する発光素子と、を有する。また、当該自発光型表示装置は、前記複数の画素のそれぞれにおいて、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子が、それぞれ複数設けられ、複数の前記保持キャパシタが、下部電極としての第１導電層と、第１絶縁層と、上部電極としての第２導電層とをこの順に積層してなる第１キャパシタと、前記第２導電層を下部電極として、当該第２電極層上に、第２絶縁層と、上部電極層としての第３導電層とをこの順に積層してなる第２キャパシタと、を含む。
【００１５】
本発明の他の形態（第２形態）に関わる自発光型表示装置は、上記第１形態の特徴に加えて、前記複数の画素のそれぞれにおいて、前記駆動トランジスタ、前記保持キャパシタおよび前記発光素子をそれぞれ含む画素回路要素の組が複数設けられ、前記画素回路要素の組ごとに含む１つの前記保持キャパシタが、前記第１キャパシタと前記第２キャパシタから構成され、かつ、同一組内で前記第１導電層と前記第３導電層とが電気的に接続されることによって前記第１キャパシタと前記第２キャパシタが電気的に互いに並列に接続されている。
【００１６】
本発明の他の形態（第３形態）に関わる自発光型表示装置は、上記第１形態において、前記第１導電層が、前記駆動トランジスタのゲート電極と同じ材質と膜厚を有し、同一階層で当該ゲート電極と分離している導電層であり、前記第２導電層が、前記駆動トランジスタのソース電極およびドレイン電極と同じ材質と膜厚を有し、同一階層で当該ソース電極およびドレイン電極と分離している導電層であり、前記第３導電層が前記発光素子の下部電極を兼用している。
【００１７】
本発明の他の形態（第４形態）に関わる自発光型表示装置は、上記第２形態において、前記同一組内で前記保持キャパシタを構成する前記第１キャパシタと前記第２キャパシタにおいて、前記第１導電層が、前記駆動トランジスタのゲート電極と同じ材質と膜厚を有し、同一階層で当該ゲート電極と分離している導電層であり、前記第２導電層が、前記駆動トランジスタのソース電極およびドレイン電極と同じ材質と膜厚を有し、同一階層で当該ソース電極およびドレイン電極と分離している導電層であり、前記第３導電層が、前記発光素子の下部電極を兼用し、かつ、当該第３導電層が、前記第２絶縁層に形成された第２コンタクトと前記第１絶縁層に形成された第１コンタクトを介して、下方の前記第１導電層と接続されている。
【００１８】
以上の構成を有する本発明の自発光型表示装置によれば、保持キャパシタを複数含み、当該複数の保持キャパシタが、第１キャパシタと、導電層の積層構造において、当該第１キャパシタ上に積層されている第２キャパシタとを含む。また、第１キャパシタの上部電極が第２キャパシタの下部電極を兼用する。よって、第１キャパシタと第２キャパシタのトータルの容量（デバイス容量）を大きくしても、第１キャパシタと第２キャパシタのトータルの占有面積は比較的小さい。
【００１９】
特に第２形態では、回路的にみれば第１キャパシタと第２キャパシタは互いに並列な接続関係にあるため、この２つのキャパシタは１つの保持キャパシタと等価である。よって、画素ごとに、駆動トランジスタ、保持キャパシタおよび発光素子をそれぞれ含む画素回路要素の組が複数設けられている場合、各組内で保持キャパシタを第１キャパシタと第２キャパシタから構成すると、比較的小さい占有面積にもかかわらず、比較的大きな容量（デバイス容量）の保持キャパシタが実現されている。
【００２０】
第３形態や第４形態では、第１キャパシタが、駆動トランジスタのゲート電極と同一階層の導電層から形成された下部電極としての第１導電層を有し、また、駆動トランジスタのソース電極およびドレイン電極と同一階層の導電層から形成された上部電極としての第２導電層を有している。第２キャパシタは、その下部電極が第２導電層から形成され、その上部電極が発光素子の下部電極を兼用する第３導電層から形成されている。
したがって、第１キャパシタおよび第２キャパシタのためだけに新たな導電層を積層する必要がなく、駆動トランジスタおよび発光素子を形成する過程で付加的なプロセスを特に必要とすることなく、保持キャパシタが形成できる。
【発明の効果】
【００２１】
本発明によれば、保持キャパシタの配置を工夫して、駆動トランジスタ、保持キャパシタおよび発光素子を１画素内に、それぞれ複数設ける際に、特に保持キャパシタの占有面積を小さくしながら容量を大きくした画素回路構成の自発光型表示装置を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を、２Ｔ・１Ｃ型の画素回路を有する有機ＥＬディスプレイを主な例として、図面を参照して説明する。
【００２３】
＜全体構成＞
図１に、本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示す。
図解する有機ＥＬディスプレイ１は、複数の画素回路（ＰＸＬＣ）３(i,j)がマトリクス状に配置されている画素アレイ２と、画素アレイ２を駆動する垂直駆動回路（Ｖスキャナ）４および水平駆動回路（Ｈセレクタ：ＨＳＥＬ）５とを含む。
Ｖスキャナ４は、画素回路３の構成により複数設けられている。ここではＶスキャナ４が、水平画素ライン駆動回路（ＤＳＣＮ）４１と、書き込み信号走査回路（ＷＳＣＮ）４２とを含んで構成されている。Ｖスキャナ４およびＨセレクタ５は「駆動回路」の一部であり、「駆動回路」は、Ｖスキャナ４とＨセレクタ５の他に、これらにクロック信号を与える回路や制御回路(ＣＰＵ等)など、不図示の回路も含む。
【００２４】
図１に示す画素回路の符号「３(i,j)」は、当該画素回路が垂直方向（縦方向）のアドレスｉ(i＝1,2)と、水平方向（横方向）のアドレスｊ(j＝1,2,3)を持つことを意味する。これらのアドレスｉとｊは最大値をそれぞれ「ｎ」と「ｍ」とする１以上の整数をとる。ここでは図の簡略化のためｎ＝２、ｍ＝３の場合を示す。
このアドレス表記は、以後の説明や図面において画素回路の素子、信号や信号線ならびに電圧等についても同様に適用する。
【００２５】
画素回路３(1,1)、３(2,1)が垂直方向の映像信号線ＤＴＬ(１)に接続されている。同様に、画素回路３(1,2)、３(2,2)が垂直方向の映像信号線ＤＴＬ(２)に接続され、画素回路３(1,3)、３(2,3)が垂直方向の映像信号線ＤＴＬ(３)に接続されている。映像信号線ＤＴＬ(１)〜ＤＴＬ(３)は、Ｈセレクタ５によって駆動される。
第１行の画素回路３(1,1)、３(1,2)および３(1,3)が書込走査線ＷＳＬ(１)に接続されている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が書込走査線ＷＳＬ(２)に接続されている。書込走査線ＷＳＬ(１),ＷＳＬ(２)は、書き込み信号走査回路４２によって駆動される。
また、第１行の画素回路３(1,1)、３(1,2)および３(1,3)が電源走査線ＤＳＬ(１)に接続されている。同様に、第２行の画素回路３(2,1)、３(2,2)および３(2,3)が電源走査線ＤＳＬ(２)に接続されている。電源走査線ＤＳＬ(１),ＤＳＬ(２)は、水平画素ライン駆動回路４１によって駆動される。
【００２６】
映像信号線ＤＴＬ(１)〜ＤＴＬ(３)を含むｍ本の映像信号線の何れか１本を、以下、符号「ＤＴＬ(ｊ)またはＤＴＬ」により表記する。同様に、書込走査線ＷＳＬ(１),ＷＳＬ(２)を含むｎ本の書込走査線の何れか１本を符号「ＷＳＬ(ｉ)またはＷＳＬ」により表記し、電源走査線ＤＳＬ(１),ＤＳＬ(２)を含むｎ本の電源走査線の何れか１本を符号「ＤＳＬ(ｉ)またはＤＳＬ」により表記する。
映像信号線ＤＴＬ(ｊ)に対し、表示画素行（表示ラインともいう）を単位として一斉に映像信号が排出される線順次駆動、あるいは、同一行の映像信号線ＤＴＬ(ｊ)に順次、映像信号が排出される点順次駆動があるが、本実施形態では、そのどの駆動法でもよい。
【００２７】
＜画素回路＞
図２に、画素回路３(i,j)の基本構成例を示す。ここで図２に図解する基本構成（以下、組ともいう）を単位として、この基本構成が１画素内に複数組、設けられている。以下、基本構成を説明し、基本構成（組）同士の接続例や、そのパターンレイアウトの例は、その後に説明する。
【００２８】
図解する画素回路３(i,j)の基本構成は、有機発光ダイオードＯＬＥＤを制御する回路である。当該画素回路の基本構成は、有機発光ダイオードＯＬＥＤの他に、ＮＭＯＳタイプのＴＦＴからなる駆動トランジスタＭｄおよびサンプリングトランジスタＭｓと、保持キャパシタＣｓとを有する。
【００２９】
有機発光ダイオードＯＬＥＤは、特に図示しないが、例えば上面発光型の場合、透明ガラス等からなる基板に形成されたＴＦＴ構造の上にアノード電極を最初に形成し、その上に、正孔輸送層、発光層、電子輸送層、電子注入層等を順次堆積させて有機多層膜を構成する積層体を形成し、積層体の上に透明電極材料からなるカソード電極を形成した構造を有する。アノード電極が正側の電源に接続され、カソード電極が負側の電源に接続される。
【００３０】
有機発光ダイオードＯＬＥＤのアノードとカソードの電極間に所定の電界が得られるバイアス電圧を印加すると、注入された電子と正孔が発光層において再結合する際に有機多層膜が自発光する。有機発光ダイオードＯＬＥＤは、有機多層膜を構成する有機材料を適宜選択することで赤(Ｒ),緑(Ｇ),青(Ｂ)の各色での発光が可能であることから、この有機材料を、例えば各行の画素にＲ,Ｇ,Ｂの発光が可能に配列することで、カラー表示が可能となる。あるいは、白色発光の有機材料を用いて、フィルタの色でＲ,Ｇ,Ｂの区別を行ってもよい。Ｒ,Ｇ,Ｂの他にＷ（ホワイト）を加えた４色構成でもよい。
【００３１】
駆動トランジスタＭｄは、有機発光ダイオードＯＬＥＤに流す電流量を制御して表示階調を規定する電流制御手段として機能する。
駆動トランジスタＭｄのドレインが、電源電圧ＶＤＤの供給を制御する電源走査線ＤＳＬ(ｉ)に接続され、ソースが有機発光ダイオードＯＬＥＤのアノードに接続されている。
【００３２】
サンプリングトランジスタＭｓは、画素階調を決めるデータ電位Ｖsigの供給線（映像信号線ＤＴＬ(ｊ)）と駆動トランジスタＭｄのゲート（制御ノードＮＤｃ）との間に接続されている。サンプリングトランジスタＭｓのソースとドレインの一方が駆動トランジスタＭｄのゲート（制御ノードＮＤｃ）に接続され、もう片方が映像信号線ＤＴＬ(ｊ)に接続されている。映像信号線ＤＴＬ(ｊ)に、Ｈセレクタ５（図１参照）からデータ電位Ｖsigを持つデータパルスが所定の間隔で供給される。サンプリングトランジスタＭｓは、データ電位の供給期間（データパルスの持続時間(duration time)）の適正なタイミングで、当該画素回路で表示すべきレベルのデータをサンプリングする。これは、サンプリングすべき所望のデータ電位Ｖsigを持つデータパルスの前部または後部における、レベルが不安定な遷移期間の表示映像に与える影響を排除するためである。
【００３３】
駆動トランジスタＭｄのゲート（制御ノード）とソース（有機発光ダイオードＯＬＥＤのアノードをなす一方電極）との間に、保持キャパシタＣｓが接続されている。
保持キャパシタＣｓの役割や配置等（構造およびパターンレイアウト）については後述する。
【００３４】
図２では、水平画素ライン駆動回路４１により、低電位Ｖｃｃ＿Ｌを基準とした高電位Ｖｃｃ＿Ｈの波高値が電源電圧ＶＤＤとなる電源駆動パルスＤＳ(i)が駆動トランジスタＭｄのドレインに供給され、駆動トランジスタＭｄの補正時や有機発光ダイオードＯＬＥＤが実際に発光する時の電源供給が行われる。
また、書き込み信号走査回路４２により、比較的短い持続時間の書込駆動パルスＷＳ(ｉ)がサンプリングトランジスタＭｓのゲートに供給され、サンプリング制御が行われる。
なお、電源供給の制御は、駆動トランジスタＭｄのドレインと電源電圧ＶＤＤの供給線との間にトランジスタをもう１つ挿入し、そのゲートを水平画素ライン駆動回路４１により制御する構成であってもよい(後述の変形例参照)。
【００３５】
図２では有機発光ダイオードＯＬＥＤの一方電極（アノード）が駆動トランジスタＭｄを介して正側の電源から電源電圧ＶＤＤの供給を受ける。有機発光ダイオードＯＬＥＤの他方電極（カソード）が、負側の電源からカソード線を介して、負のカソード電位Ｖcathの供給を受ける。
【００３６】
通常、画素回路内の全てのトランジスタはＴＦＴで形成されている。ＴＦＴのチャネルが形成される薄膜半導体層は、多結晶シリコン（ポリシリコン）または非晶質シリコン（アモルファスシリコン）等の半導体材料からなる。ポリシリコンＴＦＴは移動度を高くとれるが特性ばらつきが大きいため、表示装置の大画面化に適さない。よって、大画面を有する表示装置では、一般に、アモルファスシリコンＴＦＴが用いられる。ただし、アモルファスシリコンＴＦＴではＰチャネル型ＴＦＴが形成し難いため、上述した画素回路３(i,j)のように、すべてのＴＦＴをＮチャネル型とすることが望ましい。
【００３７】
ここで、以上の画素回路３(i,j)の基本構成は、本実施形態で適用可能な画素回路の一例、即ち２トランジスタ（２Ｔ）・１キャパシタ（１Ｃ）型の基本構成例である。よって、本実施形態で用いることができる画素回路の基本構成は、上記画素回路３(i,j)の基本構成に加えて、さらにトランジスタやキャパシタを付加した画素回路であってもよい(後述の変形例参照)。また、基本構成において、保持キャパシタＣｓを電源電圧ＶＤＤの供給線と駆動トランジスタＭｄのゲートとの間に接続するものもある。
具体的に、本実施形態で採用可能な２Ｔ・１Ｃ型以外の画素回路として、後述する変形例で幾つかを簡単に述べるが、例えば、４Ｔ・１Ｃ型、４Ｔ・２Ｃ型、５Ｔ・１Ｃ型、３Ｔ・１Ｃ型などであってもよい。
【００３８】
図２の構成を基本とする画素回路では、閾値電圧補正時や移動度補正時に有機発光ダイオードＯＬＥＤを逆バイアスすると、有機発光ダイオードＯＬＥＤの逆バイアス時の等価容量値が保持キャパシタＣｓの値より十分大きくできるため、有機発光ダイオードＯＬＥＤのアノードが電位的に動き難くなるため、補正精度が向上する。このため、逆バイアス状態で補正を行うことが望ましい。
カソード電位Ｖcathは、逆バイアスを行うための電位である。有機発光ダイオードＯＬＥＤを逆バイアスするには、例えば、電源駆動パルスＤＳ(i)の基準電位（低電位Ｖｃｃ＿Ｌ）より、カソード電位Ｖcathを小さくする。本例では、カソード電位Ｖcathは負電位であるとする。
【００３９】
データの書き込み時に、有機発光ダイオードＯＬＥＤのアノード電位を更に動き難くして電位的に固定するために、有機発光ダイオードＯＬＥＤのアノードからみた容量値を大きくするとよい。この目的で、有機発光ダイオードＯＬＥＤのアノードに補助キャパシタを接続してもよい。
【００４０】
＜表示制御＞
図２の回路におけるデータ書き込み時の動作を、閾値電圧と移動度の補正動作と併せて説明する。これらの一連の動作を「表示制御」という。
最初に、補正対象となる駆動トランジスタと有機発光ダイオードＯＬＥＤの特性について説明する。
【００４１】
図２に示す駆動トランジスタＭｄの制御ノードＮＤｃには、保持キャパシタＣｓが結合されている。映像信号線ＤＴＬ(ｊ)を伝送するデータパルスの有効電位であるデータ電位ＶsigがサンプリングトランジスタＭｓでサンプリングされ、これにより得られた電位が制御ノードＮＤｃに印加され、保持キャパシタＣｓで保持される。駆動トランジスタＭｄのゲートに所定の電位が印加された時、そのドレイン電流Ｉｄｓは、印加電位に応じた値を持つゲートソース間電圧Ｖgsに応じて決まる。
ここで駆動トランジスタＭｄのソース電位Ｖｓを、上記データパルスの基準電位（データ基準電位Ｖｏ）に初期化してから、サンプリングを行うとする。サンプリング後のデータ電位Ｖsig、より正確には、データ基準電位Ｖｏとデータ電位Ｖsigとの電位差で規定されるデータ電圧Ｖinの大きさに応じたドレイン電流Ｉｄｓが駆動トランジスタＭｄに流れ、これがほぼ、有機発光ダイオードＯＬＥＤの駆動電流Ｉｄとなる。
よって、駆動トランジスタＭｄのソース電位Ｖｓがデータ基準電位Ｖｏで初期化されている場合、有機発光ダイオードＯＬＥＤがデータ電位Ｖsigに応じた輝度で発光する。
【００４２】
有機発光ダイオードＯＬＥＤは、よく知られているように、経時変化によりＩ−Ｖ特性が変化する。このとき、有機発光ダイオードＯＬＥＤの経時変化とともに駆動トランジスタＭｄのゲートソース間電圧Ｖｇｓが変化してしまう。
これにより、有機発光ダイオードＯＬＥＤに流れる駆動電流Ｉｄが変化し、その結果、所定のデータ電位Ｖsigであっても発光輝度が変化してしまう。
また、画素回路ごとに駆動トランジスタＭｄの閾値電圧Ｖth、移動度μが異なっているため、ドレイン電流Ｉｄｓにバラツキが生じ、同じデータ電位Ｖsigが与えられている画素の発光輝度が変化してしまう。
【００４３】
Ｎチャネル型の駆動トランジスタＭｄを有する画素回路は、駆動能力が高く製造プロセスを簡略化できる利点があるが、閾値電圧Ｖthや移動度μのばらつきを抑えるため、以下のような補正動作を、前述した発光制御動作に先立って行う必要がある。
【００４４】
サンプリングの前に保持キャパシタＣｓによって、駆動トランジスタＭｄのゲート電位が、その閾値電圧Ｖthのレベルで保持される。この予備的な動作は、「閾値補正」と称される。
閾値補正後に、駆動トランジスタＭｄのゲートにサンプリング後のデータ電位Ｖinが加わるため、ゲート電位は“Ｖth＋Ｖin”となって保持される。このときのデータ電位Ｖinの大きさに応じて駆動トランジスタＭｄがオンする。閾値電圧Ｖthが大きくオンし難い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も大きい、逆に、閾値電圧Ｖthが小さくオンし易い駆動トランジスタＭｄの場合は“Ｖth＋Ｖin”も小さい。よって駆動電流から閾値電圧Ｖthのバラツキの影響が排除され、データ電位Ｖinが一定ならば、ドレイン電流Ｉｄｓ（駆動電流Ｉｄ）も一定となる。
【００４５】
また、例えば、データサンプリングの前で閾値補正の後に、「移動度（厳密には、駆動力補正）」を行う。
移動度補正では、電圧“Ｖth＋Ｖsig”が保持されている状態から、さらに、駆動トランジスタＭｄの電流駆動能力に応じたゲート電位変化を行う。駆動トランジスタＭｄのゲートとソースとの間に、駆動トランジスタＭｄの電流チャネルを介した電流により保持キャパシタを充電または放電するパスが設けられており、このパスに電流を流すか否かを制御することによって移動度補正を行う。
その後、この一定な電流値に駆動されて有機発光ダイオードＯＬＥＤが発光する。
【００４６】
この有機発光ダイオードＯＬＥＤの発光動作は、サンプリングトランジスタＭｓがオン状態からオフ状態となって、駆動トランジスタＭｄのゲートがフローティング状態となることを契機に開始される。
駆動トランジスタＭｄのゲートがフローティング状態となると、保持キャパシタＣｓに保持され、閾値電圧や移動度に応じた補正により値が調整されたデータ電圧に応じた駆動電流Ｉｄを流すことが可能な状態となるまで、駆動トランジスタＭｄのゲートとソースの各電位が自動的に昇圧（ブースト）される。
既に説明したように、このブーストの時にトランジスタ寄生容量の影響を排除して（ブースト効率を１にして）、補正後の保持キャパシタＣｓの保持容量値が一定に保たれるようにする必要がある。そのためには、トランジスタの各種寄生容量に対して保持キャパシタＣｓの容量値（同一符号“Ｃｓ”で表すデバイス容量値）を十分に大きく設計する。
【００４７】
本実施形態の画素回路は、例えば図２に示す画素回路構成要素の組、すなわち、有機発光ダイオードＯＬＥＤ、駆動トランジスタＭｄおよび保持キャパシタＣｓの組が複数設けられている。ここでサンプリングトランジスタＭｓに関しては、組ごとに１つのサンプリングトランジスタＭｓを有するか、複数の組でサンプリングトランジスタＭｓを共用するかは、どちらでもよい。
【００４８】
例えば、図３に示すように、上記組の数が「２」の場合においてサンプリングトランジスタを組ごとに設けてよい。あるいは、図４に示すように、サンプリングトランジスタを複数（ここでは２つ）の組で共有させてもよい。サンプリングトランジスタを共有する場合、１つのサンプリングトランジスタを共有する組数は２以上の任意の数である。１つのサンプリングトランジスタを共有する組数が１画素内で１種類でなくてもよい。つまり、１画素内で、あるサンプリングトランジスタは２組で共有され、他のサンプリングトランジスタが３組で共有されていてもよい。
【００４９】
＜平面および断面の構造：比較例＞
ここで、本発明が非適用の比較例（一般的な構造）について、画素回路の平面パターンや断面構造を、図面を参照しつつ説明する。
図５（Ａ）と図５（Ｂ）は、比較例の画素回路３(i,j)についての平面パターンを示すものである。図５（Ａ）は、図３と同様に、サンプリングトランジスタが組ごとに２つ設けられ、２つのサンプリングトランジスタＭｓ１とＭｓ２が共通の書込走査線ＷＳＬ(ｉ)に接続されている場合に対応する。
図５（Ｂ）は、最上層のカソード電極（全面形成）を省いた平面図、図５（Ａ）は、最上層のカソード電極（全面形成）を省き、さらに、有機発光ダイオードＯＬＥＤの電極や有機多層膜を省いた製造途中の平面図である。また、図６（Ｂ）はＴＦＴ部の基本断面構造図、図６（Ａ）はその平面図である。
【００５０】
図６（Ｂ）に示すように、ガラス等からなる基板９上に図示のように直接（または下地層（絶縁層の一種）を介して）、所定のゲートメタル層（ＧＭ）、例えばモリブデン（Ｍｏ）等の高融点金属層からなるゲート電極１１が形成されている。
ゲート電極１１は、図５（Ａ）において、駆動トランジスタＭｄ１のゲート電極１１Ａ１、駆動トランジスタＭｄ２のゲート電極１１Ａ２、サンプリングトランジスタＭｓ１とＭｓ２の共通のゲート電極１１Ｂに該当する。ここでゲート電極１１Ａ１は、保持キャパシタＣｓ１の下部電極としても機能させるため、保持キャパシタＣｓ１の形成領域に拡がって配置されている。同様に、ゲート電極１１Ａ２は、保持キャパシタＣｓ２の下部電極として機能させるため、保持キャパシタＣｓ２の形成領域に拡がって配置されている。一方、ゲート電極１１Ｂの一方端が書込走査線ＷＳＬ(ｉ)と接続のために、その下方に延びている。ゲート電極１１Ｂの一方端は、書込走査線ＷＳＬ(ｉ)に対し、１stコンタクトホール（１ＣＨ）の１つであるコンタクト１２Ｂを介して接続されている。
【００５１】
図６（Ｂ）に示すように、ゲート電極１１（ゲート電極１１Ａ１,１１Ａ２,１１Ｂの何れか）の表面を覆うように、基板９上にゲート絶縁膜１０が形成され、その上に、アモルファスシリコン（α−Ｓｉ）からなる薄膜半導体層１３が形成されている。
薄膜半導体層１３は、図５（Ａ）においては省略されているが、駆動トランジスタＭｄ１,Ｍｄ２のＴＦＴ層、サンプリングトランジスタＭｓ１,Ｍｓ２のＴＦＴ層を、互いに孤立して形成するための層である。
【００５２】
図６（Ｂ）の薄膜半導体層１３は、そのゲート電極１１と対向する部分がチャネル形成領域である。薄膜半導体層１３上のチャネル形成領域を保護する位置に、絶縁材料のチャネル保護膜１８が形成されている。また、チャネル保護膜１８に端部が乗り上げ、薄膜半導体層１３より若干狭い幅で（図６（Ａ）参照）、２つのソース・ドレイン電極１４が配置されている。ソース・ドレイン電極１４は、チャネル保護膜１８上で互いに離間して、その片方がソース（Ｓ）電極として機能し、他の片方がドレイン（Ｄ）電極として機能する。２つのソース・ドレイン電極１４は、例えばアルミニウム（ＡＬ）を主材料とする配線層；（ＡＬ）層から形成されている。
【００５３】
図６のソース・ドレイン電極１４は、図５（Ａ）の駆動トランジスタＭｄ１に関しては、電源走査線ＤＳＬ(ｉ)から分岐し駆動トランジスタＭｄ１,Ｍｄ２のドレイン電極として機能するＶＤＤ線１４Ａ、駆動トランジスタＭｄ１のソース電極として機能する接続配線１４Ｂ１に該当する。接続配線１４Ｂ１は、保持キャパシタＣｓ１の上部電極として機能させるため、ゲート電極１１Ａ１に重ねて配置されている。
また、図６のソース・ドレイン電極１４は、図４（Ａ）の駆動トランジスタＭｄ２に関しては、前記ＶＤＤ線１４Ａと、駆動トランジスタＭｄ２のソース電極として機能する接続配線１４Ｂ２に該当する。接続配線１４Ｂ２は、保持キャパシタＣｓ２の上部電極として機能させるため、ゲート電極１１Ａ１に重ねて配置されている。
【００５４】
さらに、図６のソース・ドレイン電極１４は、図５（Ａ）のサンプリングトランジスタＭｓ１に関しては、そのドレイン電極として機能する接続配線１４Ｃ、そのソース電極として機能する接続配線１４Ｄ１に該当する。
同様に、図６のソース・ドレイン電極１４は、図５（Ａ）のサンプリングトランジスタＭｓ２に関しては、そのドレイン電極として機能する接続配線１４Ｃ、サンプリングトランジスタＭｓ２のソース電極として機能する接続配線１４Ｄ２に該当する。
【００５５】
接続配線１４Ｃは、２つのサンプリングトランジスタＭｓ１とＭｓ２で共通に設けられ、映像信号線ＤＴＬ(ｊ)の一部としても機能する。
接続配線１４Ｄ１は、図２の制御ノードＮＤｃ接続のために、その端部が保持キャパシタＣｓ１の下部電極（ゲート電極１１Ａ１）の上方に延び、１stコンタクトホール（１ＣＨ）の１つであるコンタクト１２Ａ１によって、ゲート電極１１Ａ１と接続されている。
同様に、接続配線１４Ｄ２は、図２の制御ノードＮＤｃ接続のために、その端部が保持キャパシタＣｓ２の下部電極（ゲート電極１１Ａ２）の上方に延び、１stコンタクトホール（１ＣＨ）の１つであるコンタクト１２Ａ２によって、ゲート電極１１Ａ２と接続されている。
【００５６】
図６（Ｂ）に示すように、２つのソース・ドレイン電極１４と薄膜半導体層１３との重なり部分に、Ｐ型の薄膜半導体層１３と逆導電型のＮ型不純物が高濃度に導入されたソース不純物領域１７Ｓとドレイン不純物領域１７Ｄが設けられている。ソース不純物領域１７Ｓにより、一方のソース・ドレイン電極１４と薄膜半導体層１３が低抵抗で接続されたソースコンタクトが達成されている。同様に、ドレイン不純物領域１７Ｄにより、他のソース・ドレイン電極１４と薄膜半導体層１３が低抵抗で接続されたドレインコンタクトが達成されている。
【００５７】
図５（Ａ）において、書込走査線ＷＳＬ(ｉ)と電源走査線ＤＳＬ(ｉ)は、それぞれ（ＡＬ）層から形成され、セル内の行方向の対向辺に沿って互いに平行に配置されている。
これに対し、映像信号線ＤＴＬ(ｊ)が、書込走査線ＷＳＬ(ｉ)等と直交する列方向に長く形成されている。
【００５８】
映像信号線ＤＴＬ(ｊ)のセル内部分の多くが、上述したように（ＡＬ）層からなる接続配線１４Ｃにより構成されている。
映像信号線ＤＴＬ(ｊ)と電源走査線ＤＳＬ(ｉ)との交差部分に、ゲート電極１１（図６参照）と同じ階層で同じ材料の層（ＧＭ）を含むブリッジ線１１Ｃが設けられている。接続配線１４Ｃの一方端部は、２つのコンタクト１２Ｃ（１ＣＨ）により、下層のブリッジ線１１Ｃと接続され、ブリッジ線１１Ｃ上に、接続配線１４Ｃと同じ階層で同じ材料（ＡＬ）の電源走査線ＤＳＬ(ｉ)が交差している。
同様に、映像信号線ＤＴＬ(ｊ)と書込走査線ＷＳＬ(ｉ)との交差部分に、ゲート電極１１と同じ階層で同じ材料の層（ＧＭ）を含むブリッジ線１１Ｄが設けられている。接続配線１４Ｃの他方端部は、２つのコンタクト１２Ｄ（１ＣＨ）により、下層のブリッジ線１１Ｄと接続され、ブリッジ線１１Ｄ上に、接続配線１４Ｃと同じ階層で同じ材料（ＡＬ）の書込走査線ＷＳＬ(ｉ)が交差している。
【００５９】
図６（Ｂ）に戻ると、上述した構造のＴＦＴを覆うＴＦＴ保護膜１９が堆積される。
図６（Ｂ）には示さないが、ＴＦＴ保護膜１９上に有機発光ダイオードＯＬＥＤが形成される。有機発光ダイオードＯＬＥＤは、図５（Ｂ）に示すように、画素を２分割する領域にそれぞれ形成されたアノードメタル層（ＡＭ）からなる下層のアノード電極ＡＥａ,ＡＥｂが形成されている。
アノード電極ＡＥａは、２ndコンタクトホール（２ＣＨ）の１つであるコンタクト１５Ａによって、下層の接続配線１４Ｂ１と接続されている。同様に、アノード電極ＡＥｂはコンタクト１５Ｂ（２ＣＨ）を介して接続配線１４Ｂ２に接続されている。
【００６０】
本実施形態では上面発光型であるため、アノードメタル層（ＡＭ）は、例えば、クロム（Ｃｒ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、プラチナ（Ｐｔ）さらには金（Ａｕ）のように、仕事関数が大きく、かつ反射率の高い導電性材料を適宜選択して形成できる。
アノード電極ＡＥａ,ＡＥｂの表面を覆うＥＬ保護膜２１が形成され、ＥＬ保護膜２１に開口部２１Ａ,２１Ｂが設けられている。開口部２１Ａ,２１Ｂは、コンタクト１５Ａ,１５Ｂを露出しない範囲で、アノード電極ＡＥ上で可能な限り大きく形成されている。
【００６１】
図７に、図５（Ａ）に示すＡ−Ａ線に沿った概略的な断面図を示す。
絶縁性のＴＦＴ保護膜１９の表面を平坦化するための絶縁性の平坦化膜２０が形成され、平坦化膜２０上にアノード電極ＡＥａ,ＡＥｂが互いに離れて形成されている。
アノード電極ＡＥａ,ＡＥｂ上にＥＬ保護膜２１が形成されており、ＥＬ保護膜２１は開口部２１Ａ,２１Ｂを有する。
開口部２１Ａ,２１Ｂ内に、それぞれ、有機多層膜ＯＭＦａ,ＯＭＦｂが形成されている。有機多層膜ＯＭＦａ,ＯＭＦｂ上に接続し、当該有機多層膜の上面と、その周囲のＥＬ保護膜２１表面を覆うようにカソード電極２３が設けられている。カソード電極２３は、透明電極材料から形成されている。
【００６２】
保持キャパシタＣｓ１は、ゲート電極１１Ａ１を下部電極とし、ゲート絶縁膜１０をキャパシタ誘電体膜とし、接続配線１４Ｂ１を上部電極とするＭＩＭ構造を有する。同様に、保持キャパシタＣｓ２は、ゲート電極１１Ａ２を下部電極とし、ゲート絶縁膜１０をキャパシタ誘電体膜とし、接続配線１４Ｂ２を上部電極とするＭＩＭ構造を有する。よって、同一階層のアルミニウム（ＡＬ）の膜を加工して形成される接続配線１４Ｂ１と１４Ｂ２間、あるいは、同一階層のゲートメタル（ＧＭ）の膜を加工して形成されるゲート電極１１Ａ１と１１Ａ２間でショート不良が発生しやすい。ショート不良の発生を防止するには、両者間の距離を十分離す必要があり、このことがセル面積の増大をもたらす。
【００６３】
本実施形態では、保持キャパシタＣｓ１,Ｃｓ２のそれぞれを、第１キャパシタと第２キャパシタの積層構造とすることにより、この不具合を解消する。
図３および図４に示すように、本実施形態に関わる画素回路の等価回路における、保持キャパシタＣｓ１が、第１キャパシタＣｓ１１と、当該第１キャパシタＣｓ１１に対して並列に接続された第２キャパシタＣｓ１２とから構成されている。同様に、保持キャパシタＣｓ２は、第１キャパシタＣｓ２１と、当該第１キャパシタＣｓ２１に対して並列に接続された第２キャパシタＣｓ２２とから構成されている。
【００６４】
＜平面および断面の構造：実施例＞
ここで、本発明が適用された実施例について、画素回路の平面パターンや断面構造を、図面を参照しつつ説明する。
図８（Ａ）と図８（Ｂ）は、実施例の画素回路３(i,j)についての平面パターンを示すものである。図８（Ａ）は、図３と同様に、サンプリングトランジスタが組ごとに２つ設けられ、２つのサンプリングトランジスタＭｓ１とＭｓ２が共通の書込走査線ＷＳＬ(ｉ)に接続されている場合に対応する。
図８（Ｂ）は、最上層のカソード電極（全面形成）を省いた平面図、図８（Ａ）は、最上層のカソード電極（全面形成）を省き、さらに、有機発光ダイオードＯＬＥＤの電極や有機多層膜を省いた製造途中の平面図である。
【００６５】
なお、当該実施例においても、図６（Ａ）と図６（Ｂ）に示す、ＴＦＴ部の基本構造は、先に説明した比較例と同じである。
以下、比較例と異なる構成について説明する。
【００６６】
ＴＦＴ部（駆動トランジスタＭｄ１,Ｍｄ２およびサンプリングトランジスタＭｓ１,Ｍｓ２）は、図６と同様な基本構造を有するが、実施例と比較例では、以下の点で異なる。
【００６７】
第１に、比較例では駆動トランジスタＭｄ１,Ｍｄ２のゲート電極と、保持キャパシタＣｓ１,Ｃｓ２の下部電極とが、ゲートメタル（ＧＭ）から一体として形成された共通のゲート電極１１Ａ１,１１Ａ２であるが（図５（Ａ））、図８（Ａ）に示す実施例では、ゲート電極と下部電極は分離されている。より詳細には、図８（Ａ）に示すように、一方の組において、駆動トランジスタＭｄ１のゲート電極１１Ｅ１と、第１キャパシタＣｓ１１の下部電極となる第１導電層１１Ｆ１とが別々に設けられている。同様に、他の組において、駆動トランジスタＭｄ２のゲート電極１１Ｅ２と、第１キャパシタＣｓ２１の下部電極となる第１導電層１１Ｆ２とが別々に設けられている。
これらゲート電極１１Ｅ１,１１Ｅ２と第１導電層１１Ｆ１,１１Ｆ２は全て、１つのゲートメタル（ＧＭ）をパターンニングすることにより同一階層上で分離されて形成される。
【００６８】
第２に、比較例では駆動トランジスタＭｄ１,Ｍｄ２のソース電極と保持キャパシタＣｓ１,Ｃｓ２の上部電極とが、共通の接続配線１４Ｂ１,１４Ｂ２により形成されているが（図５（Ａ））、図８（Ａ）に示す実施例では、ソース電極とキャパシタ電極とは分離されている。より詳細には、図８（Ａ）に示すように、一方の組において、駆動トランジスタＭｄ１のソース電極１４Ｅ１と、第１キャパシタＣｓ１１の上部電極と第２キャパシタＣｓ１２の下部電極とを兼用する第２導電層１４Ｆ１とが別々に設けられている。同様に、他の組において、駆動トランジスタＭｄ２のソース電極１４Ｅ２と、第１キャパシタＣｓ２１の上部電極と第２キャパシタＣｓ２２の下部電極とを兼用する第２導電層１４Ｆ２とが別々に設けられている。
これらのソース電極１４Ｅ１,１４Ｅ２と、第２導電層１４Ｆ１,１４Ｆ２は全て、１つのアルミニウム（ＡＬ）の膜をパターニングすることにより同一階層上で分離されて形成されている。
【００６９】
ソース電極１４Ｅ１は、コンタクト１２Ｅ１（１ＣＨ）により、下層のゲート電極１１Ｅ１の一端に接続されている。また、ソース電極１４Ｅ１は、サンプリングトランジスタＭｓ１のソース電極を兼用するため、ゲート電極１１Ｂの縁部に延びている。同様に、ソース電極１４Ｅ２は、コンタクト１２Ｅ１（１ＣＨ）により、下層のゲート電極１１Ｅ２の一端に接続されている。また、ソース電極１４Ｅ２は、サンプリングトランジスタＭｓ２のソース電極を兼用するために、ゲート電極１１Ｂの縁部に延びている。
【００７０】
一方、駆動トランジスタＭｄ１のソース電極１４Ｅ１は、コンタクト１２Ｆ１（１ＣＨ）により、下層の第１導電層１１Ｆ１と接続されている。同様に、駆動トランジスタＭｄ２のソース電極１４Ｅ２は、コンタクト１２Ｆ２により、下層の第１導電層１１Ｆ２と接続されている。
ソース電極１４Ｅ１は、コンタクト１５Ａ（２ＣＨ）により、上層のアノード電極ＡＥａと接続されている。同様に、ソース電極１４Ｅ２は、コンタクト１５Ｂ（２ＣＨ）により、上層のアノード電極ＡＥｂと接続されている。
【００７１】
以上のパターン構成と接続関係によって、保持キャパシタＣｓ１が、第１導電層１１Ｆ１と第２導電層１４Ｆ１との間に形成された第１キャパシタＣｓ１１と、第２導電層１４Ｆ１と「第３導電層」としてのアノード電極ＡＥａとの間に形成された第２キャパシタＣｓ１２とを並列接続させた積層キャパシタ構成を有する。同様に、保持キャパシタＣｓ２が、第１導電層１１Ｆ２と第２導電層１４Ｆ２との間に形成された第１キャパシタＣｓ２１と、第２導電層１４Ｆ２と「第３導電層」としてのアノード電極ＡＥｂとの間に形成された第２キャパシタＣｓ２２とを並列接続させた積層キャパシタ構成を有する。
【００７２】
図９に、図８（Ａ）に示すＢ−Ｂ線に沿った概略的な断面図を示す。
図９から、実施例の画素回路においては、図７でショート危険箇所であったアルミニウム（ＡＬ）間、ゲートメタル（ＧＭ）間の距離が拡大されている。つまり、図９では、図７と同じキャパシタ容量（デバイス容量）を確保する場合、第１および第２キャパシタの占有面積は、図７の保持キャパシタよりほぼ半減される。このため、第２導電層１４Ｆ１と１４Ｆ２間、第１導電層１１Ｆ１と１１Ｆ２間の距離が、それぞれ拡大できる。また、必要な距離を確保しても画素面積を、より縮小することが可能である。
【００７３】
本発明の実施形態によれば、限られた画素サイズの中で保持キャパシタ部の面積を小さくすることで、有機発光ダイオードＯＬＥＤ、駆動トランジスタＭｄおよび保持キャパシタＣｓの組を複数個設けることが可能である。
【００７４】
このため、複数の組のうち、どれか1つ（または２以上）に、有機発光ダイオードＯＬＥＤの電極や有機膜の加工時に発生した異物がＥＬ保護膜２１の開口部に載り、これにより電極間がショートして滅点になってしまっても、複数個のアノード電極間はそれぞれ電気的に接続されていないので、単独に発光し、その画素は完全な滅点欠陥とはならない。
また、複数個の組の構成要素である駆動トランジスタのソースとドレインがショートしてしまい、その開口部が輝点欠陥になった場合、欠陥となった駆動トランジスタが属する組以外に画素内に他の組が設けられているため、画素が完全な滅点欠陥とはならない。同様に、何れかの組を構成するサンプリングトランジスタのソースとドレイン部がショートして、その組の開口部が半滅点になった場合でも、欠陥となったサンプリングトランジスタ以外のサンプリングトランジスタに接続された組の画素回路部分が正常動作するため、その画素は完全な滅点欠陥とはならない。
【００７５】
その上、保持キャパシタ部の面積が小さいため、異なる組に属するキャパシタ電極同士の距離が遠く、その電極間がショートすることが防止される。また、必要な距離を確保して、さらに画素サイズを小さくすることができる。その結果として、総合歩留りの向上を図ることができる。
また、保持キャパシタを２層の積層構造としても、新たな導電層の追加は不要であり、既存の導電層を利用して２層キャパシタ構造が実現できる。
【００７６】
本実施形態における変形例を述べる。
【００７７】
＜変形例１＞
以上の実施形態では、複数の組を設ける場合に特に有効であるため、２層の積層キャパシタ構造を複数の組を有する画素回路に適用したが、有機発光ダイオードＯＬＥＤ、駆動トランジスタＭｄおよび保持キャパシタＣｓの組が１組の場合でも、キャパシタ電極と、これに近接する配線間の距離を確保しやすくなり、ショート不良の低減、さらには、画素サイズをより縮小可能という同じ様な利益が得られる。
【００７８】
＜変形例２＞
画素回路やその基本構成は図２〜図４に示すものに限定されない。
図２〜図４の画素回路やその基本構成ではデータ基準電位Ｖｏは映像信号Ｓsigのサンプリングにより与えられるが、データ基準電位Ｖｏを、別のトランジスタを介して駆動トランジスタＭｄのソースやゲートに与えることもできる。
図２〜図４の画素回路やその基本構成ではキャパシタは保持キャパシタＣｓのみであるが、他の保持キャパシタを、例えば駆動トランジスタＭｄのゲートと一定電圧線との間にもう１つ設けてもよい。この場合、保持キャパシタと当該他のキャパシタとを図９に示すような２層キャパシタ構造としてもよい。発光素子は有機発光ダイオードＯＬＥＤに限定されず、他の自発光素子でもよい。
【００７９】
＜変形例３＞
画素回路が有機発光ダイオードＯＬＥＤの発光と非発光を制御する駆動方法には、画素回路内のトランジスタを走査線により制御する方法と、電源電圧の供給線を駆動回路によりＡＣ駆動する方法（電源ＡＣ駆動方法）とがある。
図２〜図４に示す画素回路やその基本構成は、後者の電源ＡＣ駆動方法の一例であるが、この方法において有機発光ダイオードＯＬＥＤのカソード側をＡＣ駆動して駆動電流を流す、流さないを制御してもよい。
一方、前者の発光制御を走査線により制御する方法では、駆動トランジスタＭｄのドレイン側、または、ソースと有機発光ダイオードＯＬＥＤとの間に、他のトランジスタを挿入し、そのゲートを電源駆動制御の走査線で駆動する。
【００８０】
これらの変形例においても、本発明の実施形態と同様に、画素回路要素の組を、キャパシタ面積を縮小しながら増やすことができる効果と、画素回路要素の組を複数設けて滅点欠陥を防止する効果が得られる。また、キャパシタ面積縮小により、総合歩留まりがさらに向上し、あるいは、画素サイズを縮小してコストを低減する効果が得られる。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態に関わる有機ＥＬディスプレイの主要構成を示すブロック図である。
【図２】本発明の実施形態に関わる画素回路の基本構成例を示すブロック図である。
【図３】本発明の実施形態に関わり、組数が２の場合に一接続例を示す画素回路図である。
【図４】本発明の実施形態に関わり、組数が２の場合に他の接続例を示す画素回路図である。
【図５】本発明の実施形態との比較例において、画素回路の平面パターンを示す図である。
【図６】本発明の実施形態に関わる画素回路に用いられるＴＦＴの基本構造を示す平面図と断面図である。
【図７】図５のＡ−Ａ線に沿った概略断面図である。
【図８】本発明の実施形態における実施例について、画素回路の平面パターンを示す図である。
【図９】図８のＢ−Ｂ線に沿った概略断面図である。
【図１０】ブースト効率の式と、当該式に用いられる画素回路の寄生容量とを示すための図である。
【符号の説明】
【００８２】
１…有機ＥＬディスプレイ、２…画素アレイ、３(i,j)…画素回路、４…Ｖスキャナ、５…Ｈセレクタ、９…基板、１０…ゲート絶縁膜、１１…ゲート電極、１１Ｆ１,１１Ｆ２…第１導電層、１２…（１st）コンタクト、１３…薄膜半導体層、１４…ソース・ドレイン電極、１４Ｆ１,１４Ｆ２…第２導電層、１５…（２nd）コンタクト、１８…チャネル保護膜、１９…ＴＦＴ保護膜、２１…ＥＬ保護膜、２１Ａ,２１Ｂ…開口部、４１…水平画素ライン駆動回路、４２…書き込み信号走査回路、Ｃｓ,Ｃｓ１,Ｃｓ２…保持キャパシタ、Ｃｓ１１,Ｃｓ２１…第１キャパシタ、Ｃｓ１２,Ｃｓ２２…第２キャパシタ、ＯＬＥＤ…有機発光ダイオード、Ｍｓ…サンプリングトランジスタ、Ｍｄ…駆動トランジスタ、ＤＳＬ(ｉ)…電源走査線、ＷＳＬ(ｉ)…書込走査線、ＤＴＬ(ｊ)…映像信号線、ＡＥａ,ＡＥｂ…アノード電極（第３導電層）、ＡＭ…アノードメタル層、ＧＭ…ゲートメタル層、（ＡＬ）…アルミニウム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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