(57)【要約】【課題】検査コストを低減し、かつ不良解析精度を向上できる不良解析方法を提供する。【解決手段】第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の前記メモリセルに対して電気的特性試験を行い、同一ビット線上で前記２〜第ｎ−１のワード線に対応するｎ−２個の前記メモリセルについての試験結果をｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）に縮約し、前記第１のワード線及び前記第ｎのワード線に対応する試験結果と縮約した前記ｍ個の試験結果とをマッピングした縮約フェイルビットマップを作成し、前記縮約フェイルビットマップに現れる不良ビットの個数、形状、及び出現箇所に基づき前記半導体記憶装置に発生した不良モードを分類する。【選択図】図５
2009140601.tif 000002
【特許請求の範囲】
【請求項１】
所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の電気的特性試験を行う検査装置であって、
ワード線アドレス、ビット線アドレス、及びブロックアドレスを含むアドレス信号と、テストパターンデータと、期待値データとを出力するパターン発生器と、
タイミング信号を出力するタイミング発生器と、
前記テストパターンデータ、前記アドレス信号及び前記タイミング信号が与えられ、前記タイミング信号に基づいて前記テストパターンデータを前記アドレス信号により指定された前記メモリセルに書き込む波形整形器と、
前記メモリセルから読み出されたデータと、前記期待値データとを比較し、前記メモリセルが不良セルであるか否か判定し、判定結果を出力する比較器と、
前記アドレス信号が与えられ、前記第２〜第ｎ−１のワード線を指定するワード線アドレスをｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）のワード線を指定するワード線アドレスに変換し縮約アドレスを生成して出力するアドレス圧縮器と、
前記判定結果を前記縮約アドレスに基づいてマッピングし、縮約フェイルビットマップを作成して格納するメモリと、
を備える検査装置。
【請求項２】
請求項１に記載の検査装置と、
前記検査装置から出力される前記縮約フェイルビットマップを格納する縮約フェイルビットマップ記憶装置と、
前記縮約フェイルビットマップ記憶装置から前記縮約フェイルビットマップを取り出し、前記縮約フェイルビットマップに現れる不良セルの個数、形状、及び出現箇所に基づき前記検査装置により電気的特性試験が行われた半導体記憶装置に発生した不良モードを分類する縮約フェイルビットマップ解析部と、前記分類された不良モード情報を格納する不良分類結果記憶部を有する解析装置と、
を備える不良解析システム。
【請求項３】
所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の前記メモリセルに対して電気的特性試験を行い、前記メモリセルが不良セルであるか否か判定し、判定結果を前記メモリセルの配置に合わせてマッピングしたフェイルビットマップを作成する検査装置と、
前記検査装置から出力される前記フェイルビットマップを格納するフェイルビットマップ記憶装置と、
前記フェイルビットマップ記憶装置から前記フェイルビットマップを取り出し、同一ビット線上で前記第２〜第ｎ−１のワード線に対応するｎ−２個の前記判定結果をｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）に縮約して前記フェイルビットマップを縮約フェイルビットマップに変換するフェイルビットマップ縮約部と、前記縮約フェイルビットマップが与えられ、この縮約フェイルビットマップに現れる不良セルの個数、形状、及び出現箇所に基づき前記半導体記憶装置に発生した不良モードを分類する縮約フェイルビットマップ解析部と、前記分類された不良モード情報を格納する不良分類結果記憶部を有する解析装置と、
を備える不良解析システム。
【請求項４】
所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の前記メモリセルに対して電気的特性試験を行い、
同一ビット線上で前記第２〜第ｎ−１のワード線に対応するｎ−２個の前記メモリセルについての試験結果をｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）に縮約し、
前記第１のワード線及び前記第ｎのワード線に対応する試験結果と縮約した前記ｍ個の試験結果とをマッピングした縮約フェイルビットマップを作成し、
前記縮約フェイルビットマップに現れる不良ビットの個数、形状、及び出現箇所に基づき前記半導体記憶装置に発生した不良モードを分類する不良解析方法。
【請求項５】
所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の前記メモリセルに対して電気的特性試験を行い、
試験結果を前記メモリセルの配置に合わせてマッピングしたフェイルビットマップを作成し、
同一ビット線上で前記第２〜第ｎ−１のワード線に対応するｎ−２個の前記試験結果をｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）に縮約して前記フェイルビットマップを縮約フェイルビットマップに変換し、
前記縮約フェイルビットマップに現れる不良ビットの個数、形状、及び出現箇所に基づき前記半導体記憶装置に発生した不良モードを分類する不良解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査装置、不良解析システム及び不良解析方法に関するものである。
【背景技術】
【０００２】
行列状に並んだ複数のメモリセルを有する半導体メモリの不良解析方法の１つにフェイルビットマップを用いたものがある。フェイルビットマップは、テスタを用いて全てのメモリセルに対して電気的特性試験を行い、その検査結果をそれぞれのメモリセルに対応する位置に表示したものである。
【０００３】
半導体メモリの大容量化に伴い、フェイルビットマップのデータサイズが大きくなり、フェイルビットマップの処理・保管等の検査コストが増大している。そのため、可逆圧縮手法を用いたり、複数のセルを１セルに圧縮したりしてデータサイズを縮小している。
【０００４】
可逆圧縮手法は、例えば、横方向に並ぶ連続した複数ビットを１つのフェイルビットマップパターン（以下、ＦＢＭパターン）として「ＦＢＭパターン＋繰り返し数」という表現でフェイルビットマップを記録していくものである。
【０００５】
これは同じＦＢＭパターンが多く繰り返して存在する場合は高い圧縮効果が得られるが、ＦＢＭパターンが頻繁に変化する場合はデータサイズが増えることもある。
【０００６】
複数のセルを１セルに圧縮する方法は、例えば横１０ビット、縦１０ビットを１ビットのデータに縮約するものであり、１０×１０ビットの中に１ビットでも不良があれば、縮約した１ビットは不良として記録するものである（例えば特許文献１参照）。
【０００７】
これは一定の圧縮効率を得ることが出来るが、情報の損失が大きい。そのため、データ圧縮後のフェイルビットマップを用いて不良モードを正確に分類することが困難になり、不良解析の精度を低下させるという問題を有していた。
【特許文献１】特開平１１−１１１７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は検査コストを低減し、かつ不良解析精度を向上できる検査装置、不良解析システム及び不良解析方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による検査装置は、所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の電気的特性試験を行う検査装置であって、ワード線アドレス、ビット線アドレス、及びブロックアドレスを含むアドレス信号と、テストパターンデータと、期待値データとを出力するパターン発生器と、タイミング信号を出力するタイミング発生器と、前記テストパターンデータ、前記アドレス信号及び前記タイミング信号が与えられ、前記タイミング信号に基づいて前記テストパターンデータを前記アドレス信号により指定された前記メモリセルに書き込む波形整形器と、前記メモリセルから読み出されたデータと、前記期待値データとを比較し、前記メモリセルが不良セルであるか否か判定し、判定結果を出力する比較器と、前記アドレス信号が与えられ、前記第２〜第ｎ−１のワード線を指定するワード線アドレスをｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）のワード線を指定するワード線アドレスに変換し縮約アドレスを生成して出力するアドレス圧縮器と、前記判定結果を前記縮約アドレスに基づいてマッピングし、縮約フェイルビットマップを作成して格納するメモリと、を備えるものである。
【００１０】
本発明の一態様による不良解析システムは、請求項１に記載の検査装置と、前記検査装置から出力される前記縮約フェイルビットマップを格納する縮約フェイルビットマップ記憶装置と、前記縮約フェイルビットマップ記憶装置から前記縮約フェイルビットマップを取り出し、前記縮約フェイルビットマップに現れる不良セルの個数、形状、及び出現箇所に基づき前記検査装置により電気的特性試験が行われた半導体記憶装置に発生した不良モードを分類する縮約フェイルビットマップ解析部と、前記分類された不良モード情報を格納する不良分類結果記憶部を有する解析装置と、を備えるものである。
【００１１】
また、本発明の一態様による不良解析システムは、所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の前記メモリセルに対して電気的特性試験を行い、前記メモリセルが不良セルであるか否か判定し、判定結果を前記メモリセルの配置に合わせてマッピングしたフェイルビットマップを作成する検査装置と、前記検査装置から出力される前記フェイルビットマップを格納するフェイルビットマップ記憶装置と、前記フェイルビットマップ記憶装置から前記フェイルビットマップを取り出し、同一ビット線上で前記第２〜第ｎ−１のワード線に対応するｎ−２個の前記判定結果をｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）に縮約して前記フェイルビットマップを縮約フェイルビットマップに変換するフェイルビットマップ縮約部と、前記縮約フェイルビットマップが与えられ、この縮約フェイルビットマップに現れる不良セルの個数、形状、及び出現箇所に基づき前記半導体記憶装置に発生した不良モードを分類する縮約フェイルビットマップ解析部と、前記分類された不良モード情報を格納する不良分類結果記憶部を有する解析装置と、を備えるものである。
【００１２】
本発明の一態様による不良解析方法は、所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の前記メモリセルに対して電気的特性試験を行い、同一ビット線上で前記第２〜第ｎ−１のワード線に対応するｎ−２個の前記メモリセルについての試験結果をｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）に縮約し、前記第１のワード線及び前記第ｎのワード線に対応する試験結果と縮約した前記ｍ個の試験結果とをマッピングした縮約フェイルビットマップを作成し、前記縮約フェイルビットマップに現れる不良ビットの個数、形状、及び出現箇所に基づき前記半導体記憶装置に発生した不良モードを分類するものである。
【００１３】
また、本発明の一態様による不良解析方法は、所定間隔を空けて順に形成された第１〜第ｎのワード線（ｎは４以上の整数）と、前記第１〜第ｎのワード線及び複数のビット線の交点に配置される複数のメモリセルとを含むブロックを複数有する半導体記憶装置の前記メモリセルに対して電気的特性試験を行い、試験結果を前記メモリセルの配置に合わせてマッピングしたフェイルビットマップを作成し、同一ビット線上で前記第２〜第ｎ−１のワード線に対応するｎ−２個の前記試験結果をｍ個（ｍは１≦ｍ≦ｎ−３を満たす整数）に縮約して前記フェイルビットマップを縮約フェイルビットマップに変換し、前記縮約フェイルビットマップに現れる不良ビットの個数、形状、及び出現箇所に基づき前記半導体記憶装置に発生した不良モードを分類するものである。
【発明の効果】
【００１４】
本発明によれば、検査コストを低減し、かつ不良解析精度を向上できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１６】
図１に本発明の実施形態に係る不良解析システムの概略構成を示す。不良解析システムはテスタ（検査装置）１、縮約フェイルビットマップ記憶装置２、及び解析装置３を備える。
【００１７】
テスタ１はフェイルビットマップ縮約機能を有する。解析装置３は縮約フェイルビットマップ解析部４、不良分類結果記憶部５、及び縮約フェイルビットマップ記憶部６を有する。
【００１８】
テスタ１は試験対象であるＮＡＮＤ型フラッシュメモリの全てのメモリセルに対して電気的特性試験を行う。そして、ワード線を縮約したフェイルビットマップ（以下、ＦＢＭ）を作成する。ワード線の縮約については後述する。
【００１９】
テスタ１の概略構成を図２に示す。テスタ１はパターン発生器１１、タイミング発生器１２、波形整形器１３、比較器１４、アドレス圧縮器１５、及び不良解析メモリ１６を有する。
【００２０】
パターン発生器１１はテスト用に書き込むパターンデータ、期待値データ及び書き込み先のアドレスを出力する。アドレスはブロックアドレス、ビット線アドレス、及びワード線アドレスからなる。タイミング発生器１２は試験対象メモリ１０の仕様に応じたタイミング信号を出力する。
【００２１】
波形整形器１３はタイミング信号に基づいて、パターンデータを試験対象メモリ１０の指定されたアドレスに書き込む。
【００２２】
試験対象メモリ１０から読み出されたデータと、期待値データとが一致するか否かが比較器１４にて判定される。一致しなかったメモリセルが不良セルであると判定される。
【００２３】
アドレス圧縮器１５はパターン発生器１１から出力されるアドレスのうち、ワード線アドレスを縮約して出力する。比較器１４における判定結果を、この縮約したアドレスを用いてマッピング表示することで縮約ＦＢＭが作成され、不良解析メモリ１６に格納される。
【００２４】
アドレス圧縮器１５の概略構成を図３に示す。アドレス圧縮器１５はブロックアドレス入力端子Ｔ１、ブロックアドレス出力端子Ｔ２、ビット線アドレス入力端子Ｔ３、ビット線アドレス出力端子Ｔ４、ワード線アドレス入力端子Ｔ５〜Ｔ９、縮約ワード線アドレス出力端子Ｔ１０、Ｔ１１、論理和（ＯＲ）ゲート２１、論理積（ＡＮＤ）ゲート２２、排他的論理和（ＸＯＲ）ゲート２３、２４を有する。ここでは試験対象メモリが、図４に示すように、各ブロックにワード線を３２本（ワード線ＷＬ０〜ＷＬ３１）有するＮＡＮＤ型フラッシュメモリを例に説明する。図４（ａ）はブロック図、図４（ｂ）は一部分の拡大図、図４（ｃ）は断面の概略構成を示す。
【００２５】
アドレス圧縮器１５では、ブロックアドレス入力端子Ｔ１とブロックアドレス出力端子Ｔ２とが接続されており、入力したブロックアドレスがそのまま出力される。また、ビット線アドレス入力端子Ｔ３とビット線アドレス出力端子Ｔ４とが接続されており、入力したビット線アドレスがそのまま出力される。
【００２６】
ワード線アドレス入力端子Ｔ５と縮約ワード線アドレス出力端子Ｔ１０が接続され、ワード線アドレス入力端子Ｔ５の入力値が縮約ワード線アドレス出力端子Ｔ１０から出力される。
【００２７】
ワード線アドレス入力端子Ｔ５〜Ｔ９への入力値がそれぞれＯＲゲート２１、ＡＮＤゲート２２に入力される。ＡＮＤゲート２２の出力値とワード線アドレス入力端子Ｔ５への入力値とがＸＯＲゲート２３に入力される。
【００２８】
ＯＲゲート２１の出力値及びＸＯＲゲート２３の出力値がＸＯＲゲート２４に入力され、ＸＯＲゲートの出力値が縮約ワード線アドレス出力端子Ｔ１１から出力される。
【００２９】
ワード線ＷＬ０を示すワード線アドレス“０００００”が入力されたとき、縮約ワード線アドレス出力端子Ｔ１０、Ｔ１１からは共に０が出力される。
【００３０】
ワード線ＷＬ１〜ＷＬ１５を示すワード線アドレス“００００１”〜“０１１１１”が入力されたとき、縮約ワード線アドレス出力端子Ｔ１０からは０、縮約ワード線アドレス出力端子Ｔ１１からは１が出力される。
【００３１】
ワード線ＷＬ１６〜ＷＬ３０を示すワード線アドレス“１００００”〜“１１１１０”が入力されたとき、縮約ワード線アドレス出力端子Ｔ１０からは１、縮約ワード線アドレス出力端子Ｔ１１からは０が出力される。
【００３２】
ワード線ＷＬ３１を示すワード線アドレス“１１１１１”が入力されたとき、縮約ワード線アドレス出力端子Ｔ１０、Ｔ１１からは共に１が出力される。
【００３３】
従って、このアドレス圧縮器１５は、各ブロックの両端のワード線ＷＬ０とＷＬ３１は縮約せずに、ワード線ＷＬ１〜ＷＬ１５とワード線ＷＬ１６〜ＷＬ３０をそれぞれ１本のワード線に縮約する。ワード線が縮約された縮約ＦＢＭは図５に示すようになる。
【００３４】
縮約ＦＢＭでは、ワード線ＷＬ１〜ＷＬ１５、ＷＬ１６〜ＷＬ３０のいずれか１ビットにでも不良（Ｆａｉｌ）があった場合、縮約した１ビットを不良とする。
【００３５】
縮約しない場合のフェイルビットマップと、縮約後のフェイルビットマップの一例を図６に示す。３２本のワード線が４本に縮約されるため、ＦＢＭのデータサイズは１／８に圧縮できることになる。
【００３６】
このようにテスタ１においてワード線アドレスが縮約されたフェイルビットマップ（縮約フェイルビットマップ）が作成され、縮約フェイルビットマップ記憶装置２に格納される。
【００３７】
縮約フェイルビットマップ解析部４は、縮約フェイルビットマップ記憶装置２に格納されている縮約フェイルビットマップを取り出し、不良モード（不良原因）の分類を行う。分類結果は不良分類結果記憶部５に格納される。また、分類後の縮約フェイルビットマップは縮約フェイルビットマップ記憶部６に格納される。
【００３８】
不良モードの分類方法を図７〜図１４に示す例を用いて説明する。各図において（ａ）は発生する不良、（ｂ）は縮約していない場合のＦＢＭ、（ｃ）は縮約ＦＢＭを示す。
【００３９】
図７はビット線とＮＡＮＤストリング（直列に接続するメモリセル）をつなぐコンタクトがオープンしている不良を示す。このとき、ドレイン側ビット線コンタクトを挟んで両側のＮＡＮＤストリングが全ビット不良し、縮約ＦＢＭでは縦方向に８ビット連続して不良となる。
【００４０】
従って、縮約ＦＢＭに、最上端を０として上から数えて８Ｎ（Ｎは０以上の整数）ビット目を始点に、縦方向に連続して８個の不良ビットが現れた場合は、ビット線とＮＡＮＤストリングをつなぐコンタクトがオープンしているという不良モードに分類する。
【００４１】
図８はＮＡＮＤストリング中のアクティブ領域がオープンしている不良を示す。このとき、この不良が発生したＮＡＮＤストリングの全ビットが不良となり、縮約ＦＢＭでは縦方向に４ビット連続して不良となる。
【００４２】
従って、縮約ＦＢＭに、最上端を０として上から数えて４Ｎ（Ｎは０以上の整数）ビット目を始点に、縦方向に連続して４個の不良ビットが現れた場合は、ＮＡＮＤストリング中のアクティブ領域がオープンしているという不良モードに分類する。
【００４３】
図９は横に隣り合ったＮＡＮＤストリングのアクティブ領域がショートしている不良を示す。このとき、ショートした２つのＮＡＮＤストリングにおいてソース線側からドレイン側に向かってショート箇所まで不良ビットが２列で伸びる。
【００４４】
従って、縮約ＦＢＭに、最上端を０として上から数えて８Ｎ（Ｎは０以上の整数）ビット目を始点に、又は最上端を０として上から数えて８Ｎ＋７（Ｎは０以上の整数）ビット目を終点に、縦方向に１〜４ビットの長さで横に隣り合った２列の不良（２本の長さは同じ）が現れた場合は、横に隣り合ったＮＡＮＤストリングのアクティブ領域がショートしているという不良モードに分類する。
【００４５】
図１０はビット線がオープンしている不良を示す。このとき、図１０（ｂ）に示すようにビット線制御回路の反対側からオープン不良箇所の上のブロックまで６４（ＮＡＮＤストリング２つ分）の倍数ビットが不良となる。
【００４６】
従って、縮約ＦＢＭに、ビット線制御回路の反対側（最上端）から縦方向に８の倍数の長さで不良が現れた場合は、ビット線がオープンしているという不良モードに分類する。
【００４７】
図１１は隣り合ったビット線がショートしている不良を示す。このとき、ショートした２本のビット線上の全ビットが不良となる。ショートが３本のビット線に及ぶ場合は３本のビット線上の全ビットが不良となる。
【００４８】
従って、縮約ＦＢＭに、縦方向の全ビット不良が横に複数本並んだ場合は、隣り合ったビット線がショートしているという不良モードに分類する。
【００４９】
図１２はビット線コンタクトと選択ゲート線がショートしている不良を示す。このとき、図１２（ｂ）に示すように、ショートしたビット線コンタクトを挟んだ２つのNANDストリング以外の縦方向のビットが全て不良となる。
【００５０】
従って、縮約ＦＢＭに、最上端を０として上から数えて８Ｎ（Ｎは０以上の整数）ビット目を始点とした連続８ビットを除いたビット線上の他の全てのビットに不良が現れた場合は、ビット線コンタクトと選択ゲート線がショートしているという不良モードに分類する。
【００５１】
図１３はワード線がワード線ドライバからの引き出し部でオープンした不良を示す。このとき、ワード線上の全ビットが不良となる。
【００５２】
従って、縮約ＦＢＭに、ワード線上の全てのビットで不良が現れた場合は、ワード線がワード線ドライバからの引き出し部でオープンしているという不良モードに分類する。
【００５３】
図１４は隣り合ったワード線がショートした不良を示す。このとき、ショートしたワード線上のセルの内、ショート箇所付近からワード線ドライバと反対方向に不良が伸びる。
【００５４】
従って、図１４（ｃ）に示すように、縮約ＦＢＭに、ワード線ドライバと反対側（右端）から１本のワード線上の途中までは連続し、その後不連続に不良が現れた場合は、隣り合ったワード線がショートしたという不良モードに分類する。
【００５５】
このように縮約ＦＢＭに現れる不良パターン（不良ビットの個数、形状、出現箇所等）から不良モードの分類、不良原因の解析を精度良く行うことが出来る。また、３２本のワード線を４本に縮約するため、発生する不良によらず、一定のＦＢＭ圧縮率を得ることができる。
【００５６】
（第１の比較例）第１の比較例によるフェイルビットマップのデータ圧縮方法を図１５に示す。このデータ圧縮方法は横方向に並ぶ連続した８ビットを１つのフェイルビットマップ（ＦＢＭ）パターンとして「ＦＢＭパターン＋繰り返し数」という表現でフェイルビットマップを記録していく可逆圧縮手法である。
【００５７】
図１５に示す例では、１６進数表現で最初の８ビットが６０、次が００なので、６０のパターンは１回出現したことになり、「６０、０１」という圧縮表現になる。
【００５８】
００、２１がそれぞれ１回出現した後に００が３回続くため、この部分は「００、０１２１、０１、００、０３」という圧縮表現になる。
【００５９】
このような可逆圧縮手法は同じＦＢＭパターンが多数繰り返し出現すれば圧縮率が高くなるが、同じＦＢＭパターンが連続して出現することがほとんど無い場合などは圧縮後のデータサイズが圧縮前より大きくなってしまう。
【００６０】
しかし、上記実施形態では３２本のワード線を４本に縮約するため、ＦＢＭパターンによらず一定のデータ圧縮率を得ることができる。
【００６１】
（第２の比較例）第２の比較例によるフェイルビットマップのデータ圧縮方法を図１６に示す。このデータ圧縮方法は、隣接した縦８ビットを１ビットに縮約し、縦８ビット中に１ビットでも不良があれば、縮約した１ビットを不良ビットとするものである。
【００６２】
この圧縮方法では、図１７（ａ）に示すＦＢＭパターンも（ｂ）に示すＦＢＭパターンも圧縮後は図１７（ｃ）、（ｄ）に示すように同じパターンになる。図１７（ａ）に示すパターンには図１７（ｂ）に示すパターンと同じ不良原因以外に、別の不良原因があるため、区別したいが、この圧縮方法による圧縮後のフェイルビットマップを用いては不良原因を正しく解析することが出来ない。
【００６３】
一方、上記実施形態による圧縮方法を用いると、図１７（ａ）に示すＦＢＭパターンと（ｂ）に示すＦＢＭパターンは、それぞれ図１８（ａ）、（ｂ）に示すように圧縮後も異なるパターンとなる。そのため、不良原因の解析精度を向上させることができる。
【００６４】
このように本実施形態では３２本のワード線を４本に縮約するため、ＦＢＭパターンによらず一定のＦＢＭデータサイズ圧縮率が得られ、検査コストを低減できる。また、各ブロックの両端のワード線については縮約しないことで、高い不良解析精度を実現できる。
【００６５】
上記実施形態では各ブロックのワード線数を３２としていたが、３２以外でも良い。また、各ブロックの両端のワード線以外のワード線を２本に縮約していたが、２本でなくてもよく、所望の圧縮率から縮約本数を定めるようにしても良い。
【００６６】
また、上記実施形態では図１〜図３に示すようにテスタ１において縮約ＦＢＭを作成していたが、図１９に示すように、テスタ３１で縮約していないＦＢＭを作成し、解析装置３３のＦＢＭ縮約部３４においてＦＢＭのワード線アドレスの縮約を行って縮約ＦＢＭを生成するようにしても良い。これにより、ワード線圧縮機能を持たない既存のテスタ３１を用いても本実施形態のような一定のデータ圧縮率が得られ、低コストで高精度な不良解析を行うことができる。
【００６７】
本実施形態による不良解析方法は、ＮＡＮＤ型フラッシュメモリのようにメモリセルを直列に接続した様々なメモリ素子を試験対象にすることができる。
【００６８】
上述した実施の形態は一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態による不良解析システムの概略構成図である。
【図２】テスタの概略構成図である。
【図３】アドレス圧縮器の概略構成図である。
【図４】ＮＡＮＤ型フラッシュメモリの概略構成図である。
【図５】ワード線の縮約の一例を示す図である。
【図６】縮約前と縮約後のフェイルビットマップを示す図である。
【図７】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図８】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図９】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図１０】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図１１】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図１２】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図１３】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図１４】不良原因とそれに対応した縮約フェイルビットマップの一例を示す図である。
【図１５】比較例によるフェイルビットマップの圧縮方法を示す図である。
【図１６】比較例によるフェイルビットマップの圧縮方法を示す図である。
【図１７】不良パターンと比較例による縮約フェイルビットマップを示す図である。
【図１８】本実施形態による縮約フェイルビットマップを示す図である。
【図１９】変形例による不良解析システムの概略構成図である。
【符号の説明】
【００７０】
１  テスタ
２  縮約フェイルビットマップ記憶装置
３  解析装置
４  縮約フェイルビットマップ解析部
５  不良分類結果記憶部
６  縮約フェイルビットマップ記憶部
【図１】
2009140601.tif 000003
【図２】
2009140601.tif 000004
【図３】
2009140601.tif 000005
【図４】
2009140601.tif 000006
【図５】
2009140601.tif 000007
【図６】
2009140601.tif 000008
【図７】
2009140601.tif 000009
【図８】
2009140601.tif 000010
【図９】
2009140601.tif 000011
【図１０】
2009140601.tif 000012
【図１１】
2009140601.tif 000013
【図１２】
2009140601.tif 000014
【図１３】
2009140601.tif 000015
【図１４】
2009140601.tif 000016
【図１５】
2009140601.tif 000017
【図１６】
2009140601.tif 000018
【図１７】
2009140601.tif 000019
【図１８】
2009140601.tif 000020
【図１９】
2009140601.tif 000021