(57)【要約】【課題】本発明は、閾値電圧（Ｖｔｈ）が低く、且つ半導体特性に問題が生じないハイブリッド構造の半導体装置を提供することを目的とする。【解決手段】本発明は、基板１に設けた第１ソース領域２と第１ドレイン領域３との間の基板１上にｈｉｇｈ−ｋ膜の第１ゲート絶縁膜４と、第１ゲート絶縁膜４上にポリシリコン膜の第１ゲート電極とを備えたｎ型の半導体素子と、基板１に設けた第２ソース領域２と第２ドレイン領域３との間の基板１上にｈｉｇｈ−ｋ膜の第２ゲート絶縁膜４と、第２絶縁膜上に第１金属膜７，８と、第１金属膜７，８上にポリシリコン膜の第２ゲート電極とを備えたｐ型の半導体素子とを備えるハイブリッド構造の半導体装置である。そして、本発明の１つの実施形態では、第１金属膜８が、窒化チタン単体よりも仕事関数が高くなる添加物質を添加した窒化チタン膜を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に設けた第１ソース領域と第１ドレイン領域との間の前記基板上に形成されるｈｉｇｈ−ｋ膜からなる第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成されるポリシリコン膜からなる第１ゲート電極とを備えたｎ型の半導体素子と、
前記基板に設けた第２ソース領域と第２ドレイン領域との間の前記基板上に形成されるｈｉｇｈ−ｋ膜からなる第２ゲート絶縁膜と、
前記第２絶縁膜上に形成される第１金属膜と、
前記第１金属膜上に形成されるポリシリコン膜からなる第２ゲート電極とを備えたｐ型の半導体素子とを備えるハイブリッド構造の半導体装置であって、
前記第１金属膜は、窒化チタン単体よりも仕事関数が高くなる添加物質を添加した窒化チタン膜を有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１金属膜は、前記添加物質を添加していない窒化チタン膜と、前記添加物質を添加した窒化チタン膜との２層構造であることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記添加物質は酸素であり、前記添加物質を添加した窒化チタン膜はＴｉＮＯ膜であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置を製造する方法であって、
前記ＴｉＮＯ膜は前記酸素を供給したリアクティブスパッタ法により形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至請求項３のいずれか１つに記載の半導体装置であって、
前記第１ゲート絶縁膜と前記第１ゲート電極との間に、化学量論組成の窒化チタンよりも窒素リッチな窒化チタン膜を有する第２金属膜をさらに備えることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第２金属膜は、化学量論組成の窒化チタン膜と、化学量論組成の窒化チタンよりも窒素リッチな窒化チタン膜との２層構造であることを特徴とする半導体装置。
【請求項７】
請求項５又は請求項６に記載の半導体装置を製造する方法であって、
前記窒素リッチな窒化チタン膜は、所定量以上の前記窒素を供給したリアクティブスパッタ法により形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５又は請求項６に記載の半導体装置を製造する方法であって、
（ａ）前記第１ゲート絶縁膜及び前記第２ゲート絶縁膜となる絶縁膜上に窒化チタン膜を生成する工程と、
（ｂ）酸素を供給したリアクティブスパッタ法により、前記窒化チタン膜の表面にＴｉＮＯ膜を形成する工程と、
（ｃ）前記ｎ型の半導体素子となる領域上に形成された前記ＴｉＮＯ膜を除去する工程と、
（ｄ）前記工程（ｃ）で前記ＴｉＮＯ膜を除去された前記窒化チタン膜上に、所定量以上の前記窒素を供給したリアクティブスパッタ法により窒素リッチな窒化チタン膜を形成する工程と、
（ｅ）前記工程（ｄ）で形成された前記ＴｉＮＯ膜上の前記窒素リッチな窒化チタン膜を除去する工程と、
（ｆ）前記ＴｉＮＯ膜及び前記窒素リッチな窒化チタン膜上にポリシリコン膜を形成する工程と、
（ｇ）所定のパターニング処理により、前記ｎ型の半導体素子及び前記ｐ型の半導体素子を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、ハイブリッド構造を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置における微細化が進み、４５ｎｍノード以降ＳｏＣ（System On a Chip）デバイスではｐｏｌｙ−Ｓｉ／ＳｉＯＮに代わって、ｐｏｌｙ−Ｓｉ／ｍｅｔａｌ／ｈｉｇｈ−ｋゲートスタック構造の適用が検討されている。具体的には、特許文献１や非特許文献１，２に詳しく述べられている。ここで、ｈｉｇｈ−ｋとは、高誘電率の素材を用いたゲート絶縁膜であり、例えばＨｆＳｉＯＮ膜などがある。
【０００３】
ｐｏｌｙ−Ｓｉ／ｈｉｇｈ−ｋ構造では、特に、ｐ型のＭＩＳ（Metal Insulator Semiconductor）において、ゲート空乏化やFermi Level Pinningという現象により閾値電圧（Ｖｔｈ）の上昇という課題があったが、Ｓｉプロセスに適用しやすいＴｉＮを、ｐ型のＭＩＳのみに用いることで課題を解決していた。具体的には、ｐｏｌｙ−ＳｉとＨｆＳｉＯＮとの間にＴｉＮを挿入するｐｏｌｙ−Ｓｉ／ＴｉＮ／ＨｆＳｉＯＮのｐ型ＭＩＳと、ｐｏｌｙ−Ｓｉ／ＨｆＳｉＯＮのｎ型ＭＩＳとを備えるハイブリッド構造のゲートトランジスタにより、特に顕著なｐＭＩＳ側のゲート空乏化の課題を解決していた。
【０００４】
一方、特許文献２に記載しているように、ｐ型のＭＩＳの閾値電圧の低減策として、ゲート絶縁膜形成前の基板への電気陰性度の高いＦ（フッ素）イオンの注入する方法が有効であった。
【０００５】
【特許文献１】特開２００７−１９３９６号公報
【特許文献２】特開２００３−２７３３５０号公報
【非特許文献１】T. Hayashi, Y. Nishida, S. Sakashita, M. Mizutani, S. Yamanari, M. Higashi, T. Kawahara, M. Inoue, J. Yugami, J. Tsuchimoto, K. Shiga, N. Murata, H. Sayama,T. Yamashita, H. Oda, T. Kuroi, T. Eimori, and Y. Inoue, "Cost Worthy and High Performance LSTP CMIS; poly-Si/HfSiON nMIS and poly-Si/TiN/HfSiON pMIS ", IEDM Tech.Dig., (2006) p.247.
【非特許文献２】M.Inoue, S.Tsujikawa, M.Mizutani, K.Nomura, T.Hayashi, K.Shiga, J.Yugami,J.Tsuchimoto, Y.Ohno, and M.Yoneda, "Fluorine Incorporation into HfSiON Dielectric for Vth Control and Its Impact on Reliability for Poly-Si Gate pFET", IEDM Tech.Dig., (2005) p.425.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ｐ型ＭＩＳのｐｏｌｙ−ＳｉとＨｆＳｉＯＮとの間に挿入するＴｉＮを、下層膜にダメージの少ないＰＶＤ（Physical Vapor Deposition：物理蒸着積層）を用いて形成した場合、ｐｏｌｙ−Ｓｉ／ＴｉＮ／ｈｉｇｈ−ｋ構造におけるＴｉＮの仕事関数（ＷＦ）は４．８ｅＶ程度となり、ＩＴＲＳ２００６ ｕｐｄａｔｅ版で要求されている仕事関数（ＷＦ）の４．９ｅＶに届かない問題があった。そのため、従来の半導体装置では、閾値電圧（Ｖｔｈ）を充分低くできなかった。
【０００７】
また、ｐ型ＭＩＳの閾値電圧（Ｖｔｈ）の低減策としては背景技術でも述べたように、ゲート絶縁膜作製前の基板へのＦ（フッ素）イオン注入が有効であるが、多量に注入すると注入ダメージによりＳ値（Subthreshold Swing）の劣化やＩｏｎ値（オン電流値）の低下等の半導体特性に問題が生じる。
【０００８】
そこで、本発明は、閾値電圧（Ｖｔｈ）が低く、且つ半導体特性に問題が生じないハイブリッド構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の１つの実施形態は、基板に設けた第１ソース領域と第１ドレイン領域との間の前記基板上に形成されるｈｉｇｈ−ｋ膜からなる第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成されるポリシリコン膜からなる第１ゲート電極とを備えたｎ型の半導体素子と、前記基板に設けた第２ソース領域と第２ドレイン領域との間の前記基板上に形成されるｈｉｇｈ−ｋ膜からなる第２ゲート絶縁膜と、前記第２絶縁膜上に形成される第１金属膜と、前記第１金属膜上に形成されるポリシリコン膜からなる第２ゲート電極とを備えたｐ型の半導体素子とを備えるハイブリッド構造の半導体装置である。そして、本発明の１つの実施形態では、前記第１金属膜が、窒化チタン単体よりも仕事関数が高くなる添加物質を添加した窒化チタン膜を有している。
【発明の効果】
【００１０】
本発明に記載の半導体装置は、窒化チタン単体よりも仕事関数が高くなる添加物質を添加した窒化チタン膜を有している第１金属膜を第２絶縁膜上に形成しているので、閾値電圧（Ｖｔｈ）が低く、且つＳ値やＩｏｎ値等の半導体特性に問題が生じない。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図を示す。図１に示す半導体装置は、ｐｏｌｙ−Ｓｉ／ｈｉｇｈ−ｋ構造のｎ型ＭＩＳ（Metal Insulator Semiconductor：金属絶縁膜半導体）とｐｏｌｙ−Ｓｉ／ＴｉＮ／ｈｉｇｈ−ｋ構造のｐ型ＭＩＳとを備えるハイブリッド構造の半導体装置である。具体的に説明すると、図１の左側に示すｎ型ＭＩＳは、半導体基板１に形成されたソース領域２とドレイン領域３との間の半導体基板１上に、ｈｉｇｈ−ｋのＨｆＳｉＯＮ膜４をゲート絶縁膜として形成し、当該ＨｆＳｉＯＮ膜４上にｐｏｌｙ−Ｓｉ膜５をゲート電極として形成している。また、ＨｆＳｉＯＮ膜４及びｐｏｌｙ−Ｓｉ膜５の側面には絶縁膜でサイドウォール６を形成している。なお、図１に示すｎ型ＭＩＳは、ｎＦＥＴ（Field effect transistor）として機能している。
【００１２】
一方、図１の右側に示すｐ型ＭＩＳは、半導体基板１に形成されたソース領域２とドレイン領域３との間の半導体基板１上に、ｈｉｇｈ−ｋのＨｆＳｉＯＮ膜４をゲート絶縁膜として形成し、当該ＨｆＳｉＯＮ膜４上にＴｉＮ膜７を形成している。さらに、ｐ型ＭＩＳは、ＴｉＮ膜７上にＴｉＮＯ膜８を形成し、ＴｉＮＯ膜８上にｐｏｌｙ−Ｓｉ膜５をゲート電極として形成している。また、ＨｆＳｉＯＮ膜４、ＴｉＮ膜７、ＴｉＮＯ膜８及びｐｏｌｙ−Ｓｉ膜５の側面には絶縁膜でサイドウォール６を形成している。なお、図１に示すｐ型ＭＩＳは、ｐＦＥＴとして機能している。また、ｎ型ＭＩＳとｐ型ＭＩＳとの間には、図１に示すように素子分離膜９を設けて両半導体素子を分離している。
【００１３】
図１に示すｐ型ＭＩＳでは、ＨｆＳｉＯＮ膜４上にＴｉＮ膜７及びＴｉＮＯ膜８を設けているので、１０００℃程度の活性化アニール時、ＴｉＮＯ膜８中の酸素元素（Ｏ）がＨｆＳｉＯＮ膜４方向に拡散して、閾値電圧（Ｖｔｈ）を低減できる。また、酸素元素（Ｏ）は、窒化チタン単体よりも仕事関数が高くなる添加物質であるため、ＩＴＲＳ２００６ ｕｐｄａｔｅ版で要求されている仕事関数（ＷＦ）の４．９ｅＶを得ることができる。ここで、窒化チタン単体よりも仕事関数が高くなる添加物質としては、酸素元素（Ｏ）以外にフッ素（Ｆ）や塩素（Ｃｌ）がある。さらに、図１では、ＨｆＳｉＯＮ膜４とｐｏｌｙ−Ｓｉ膜５とに挟まれる金属膜として、ＴｉＮ膜７及びＴｉＮＯ膜８の２層積層構造としているが、本発明はこれに限られず、当該金属膜はＴｉＮＯ膜８の１層構造でも良い。
【００１４】
次に、図１に示す半導体装置の製造方法について説明する。図１に示す半導体装置の構成は基本的に従来の構成と類似しているため詳細な製造方法については省略し、特徴部分であるＴｉＮ膜７及びＴｉＮＯ膜８の２層積層構造の製造方法についてのみ説明する。まず、ＨｆＳｉＯＮ膜４上にＴｉＮ膜７をＴｉターゲットにアルゴン、窒素混合ガスを用いてスパッタで形成する。その後、アルゴン、窒素混合ガスに酸素ガスを添加して、リアクティブスパッタ法を用いて、ＴｉＮ膜７上にＴｉＮＯ膜８を形成する。つまり、ＴｉＮ膜７及びＴｉＮＯ膜８の２層を同じスパッタ装置で、添加する酸素ガスの有無により連続して形成することができる。
【００１５】
ｎ型ＭＩＳを形成する領域のＴｉＮ膜７及びＴｉＮＯ膜８は、ウェットエッチングで除去した後に、ｐドープしたｐｏｌｙ−Ｓｉ膜５を形成することで図１に示す半導体装置を形成している。
【００１６】
ＴｉＮＯ膜８を生成する方法として、リアクティブスパッタ法以外に酸素雰囲気中でＴｉＮ膜７をアニールする方法やＴｉＮ膜７へ酸素イオンを注入する方法を採用することが考えられる。しかし、酸素雰囲気中でＴｉＮ膜７をアニールする方法は、ＴｉＮＯ膜８の形成を精度良く制御できないデメリットがあり、所望の膜厚のＴｉＮＯ膜８を形成することが難しいことが考えられる。また、ＴｉＮ膜７へ酸素イオンを注入する方法では、ｈｉｇｈ−ｋのＨｆＳｉＯＮ膜４への注入ダメージによるＳ値劣化などの半導体素子特性が低下する可能性が考えられる。なお、半導体基板１へのＦ（フッ素）イオン注入でも、同様にＨｆＳｉＯＮ膜４への注入ダメージによるＳ値劣化などの半導体素子特性が低下する可能性が考えられる。
【００１７】
一方、本実施の形態で説明したリアクティブスパッタ法を利用してＴｉＮＯ膜８を形成する場合は、ＰＶＤ（Physical Vapor Deposition：物理蒸着堆積）法であるのでＨｆＳｉＯＮ膜４へのダメージがイオン注入より低く、Ｓ値劣化などの半導体素子特性の低下が生じない。
【００１８】
なお、ｐ型ＭＩＳは、ｎ型ＭＩＳに比べてＴｉＮ膜７及びＴｉＮＯ膜８の２層積層構造を追加しているため高くなる。そのため、ｐ型ＭＩＳとｎ型ＭＩＳとをエッチングで加工する場合、両者で加工の差が生じてしまうことが考えられる。そこで、本実施の形態では、両者で加工の差が生じないようにするためにＴｉＮ膜７及びＴｉＮＯ膜８の２層積層構造の膜厚をｐｏｌｙ−Ｓｉ膜５の１０分の１程度にすることが望ましい。
【００１９】
また、本実施の形態に係る半導体装置で、ＴｉＮ膜７及びＴｉＮＯ膜８の２層積層構造の代わりにＴｉＮＯ膜８のみの構成を採用する場合、ゲート絶縁膜の膜厚が増えることがないように制御してＴｉＮＯ膜８を形成する必要がある。
【００２０】
（実施の形態２）
図２に、本実施の形態に係る半導体装置の断面図を示す。図２に示す半導体装置は、実施の形態１と異なりｎ型ＭＩＳもｐｏｌｙ−Ｓｉ／ＴｉＮ／ｈｉｇｈ−ｋ構造を備えるハイブリッド構造の半導体装置である。具体的に説明すると、図２の左側に示すｎ型ＭＩＳは、半導体基板１に形成されたソース領域２とドレイン領域３との間の半導体基板１上に、ｈｉｇｈ−ｋのＨｆＳｉＯＮ膜４をゲート絶縁膜として形成し、当該ＨｆＳｉＯＮ膜４上にＴｉＮ膜７を形成している。さらに、ｎ型ＭＩＳは、ＴｉＮ膜７上にＮリッチなＴｉＮ膜１０を形成し、当該ＮリッチなＴｉＮ膜１０上にｐｏｌｙ−Ｓｉ膜５をゲート電極として形成している。また、ＨｆＳｉＯＮ膜４及びｐｏｌｙ−Ｓｉ膜５の側面には絶縁膜でサイドウォール６を形成している。
【００２１】
ここで、ＮリッチなＴｉＮ膜１０とは、化学量論組成の窒化チタンよりも窒素リッチな窒化チタン膜である。なお、化学量論組成の窒化チタンとは、ＴｉとＮとが１対１で構成されている窒化チタンをいう。一方、ｐ型ＭＩＳについては、実施の形態１で示した構成と同じであるため、詳細な説明を省略する。
【００２２】
次に、図２に示す半導体装置の製造方法について図３乃至図９を用いて説明する。まず、図３では、素子分離膜９で分けられたｎ型ＭＩＳの領域及びｐ型ＭＩＳの領域の半導体基板１上にＨｆＳｉＯＮ膜４を形成し、その上にＴｉＮ膜７をスパッタで形成する。さらに、図３では、ＴｉＮ膜７上に酸素を供給したリアクティブスパッタ法でＴｉＮＯ膜８を形成して、ＴｉＮ膜７及びＴｉＮＯ膜８の２層積層構造とする。
【００２３】
次に、図４では、レジスト塗布とリソグラフィ処理を行ってｐ型ＭＩＳの領域のみにレジスト膜１１を形成し、エッチング処理を行うことでｎ型ＭＩＳの領域のＴｉＮＯ膜８を取り除く。次に、図５では、レジスト膜１１を取り除いて、ＴｉＮ膜７上に所定量以上の過剰な窒素を供給したリアクティブスパッタ法でＮリッチなＴｉＮ膜１０を形成する。なお、所定量の過剰な窒素とは、通常のスパッタ法でＴｉＮ膜を形成する際に供給される窒素量以上の量をいう。
【００２４】
次に、図６では、レジスト塗布とリソグラフィ処理を行ってｎ型ＭＩＳの領域のみにレジスト膜１２を形成する。次に、図７では、エッチング処理を行うことでｐ型ＭＩＳの領域のＮリッチなＴｉＮ膜１０を取り除き、その後レジスト膜１２も除去する。
【００２５】
次に、図８では、図７に示したＴｉＮＯ膜８とＮリッチなＴｉＮ膜１０との上にｐｏｌｙ−Ｓｉ膜５を形成し、リソグラフィ処理を用いて所定のゲート電極及びゲート絶縁膜に加工する。その後、従来の半導体装置の形成方法と同様の活性化アニールやソース領域２、ドレイン領域３及びサイドウォール６の加工等の処理を行うことで、図９に示すような本実施の形態に係る半導体装置を形成することができる。なお、図９に示す半導体装置では、ｐｏｌｙ−Ｓｉ膜５上にＮｉＳｉ膜１３を設けている。
【００２６】
ＮリッチなＴｉＮ膜１０を生成する方法として、リアクティブスパッタ法以外にＴｉＮ膜７へ窒素イオンを注入する方法を採用することが考えられる。しかし、ＴｉＮ膜７へ窒素イオンを注入する方法では、ｈｉｇｈ−ｋのＨｆＳｉＯＮ膜４への注入ダメージによるＳ値劣化などの半導体素子特性が低下する可能性が考えられる。
【００２７】
一方、本実施の形態で説明したリアクティブスパッタ法を利用してＮリッチなＴｉＮ膜１０を形成する場合は、低ダメージのＰＶＤ法であるためＨｆＳｉＯＮ膜４へのダメージがイオン注入より低く、Ｓ値劣化などの半導体素子特性の低下がほとんど生じない。
【００２８】
なお、ｐ型ＭＩＳのＴｉＮＯ膜８のエッチングレートは、ｎ型ＭＩＳのＮリッチなＴｉＮ膜１０に比べて低い。そのため、ｐ型ＭＩＳとｎ型ＭＩＳとをエッチングで加工する場合、両者で加工の差が生じてしまうことが考えられる。そこで、本実施の形態では、両者で加工の差が生じないようにするためにＮリッチなＴｉＮ膜１０の膜厚をＴｉＮＯ膜８の膜厚の１．５倍から２倍程度にすることが望ましい。
【００２９】
また、本実施の形態に係る半導体装置のｎ型ＭＩＳでは、ＴｉＮ膜７及びＮリッチなＴｉＮ膜１０の２層積層構造であることを説明したが、本発明はこれに限られずＮリッチなＴｉＮ膜１０の１層構造であっても良い。但し、本実施の形態では、図４の工程でＴｉＮ膜７を一部残してＴｉＮＯ膜８をウェット又はドライエッチングで除去するので、ＨｆＳｉＯＮ膜４へのエッチングダメージを抑えることができるが、ＮリッチなＴｉＮ膜１０の１層構造の場合には別の方法でＨｆＳｉＯＮ膜４へのエッチングダメージを抑える必要がある。
【００３０】
以上のように、本実施の形態に係る半導体装置では、１０００℃程度の活性化アニール時、ＮリッチなＴｉＮ膜１０中の窒素元素（Ｎ）がＨｆＳｉＯＮ膜４方向に拡散して、閾値電圧（Ｖｔｈ）を低減できる。また、本実施の形態では、リアクティブスパッタ法を利用してＮリッチなＴｉＮ膜１０を形成するので、ＨｆＳｉＯＮ膜４への注入ダメージによるＳ値劣化などがほとんど起こらない。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態２に係る半導体装置の断面図である。
【図３】本発明の実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図４】本発明の実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図５】本発明の実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図６】本発明の実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図７】本発明の実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図８】本発明の実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図９】本発明の実施の形態２に係る半導体装置の製造工程を説明するための図である。
【符号の説明】
【００３２】
１  半導体基板、２  ソース領域、３  ドレイン領域、４  ＨｆＳｉＯＮ膜、５  ｐｏｌｙ−Ｓｉ膜、６  サイドウォール、７  ＴｉＮ膜、８  ＴｉＮＯ膜、９  素子分離膜、１０  ＮリッチなＴｉＮ膜、１１，１２  レジスト膜、１３  ＮｉＳｉ膜。
【図１】
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【図２】
2009200213.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2009200213.tif 000009
【図８】
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【図９】
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