(57)【要約】【課題】製品出荷時のテストにおいて、固定値のパラメータのビットのみが変更されるように制御することができる半導体集積回路装置を提供する。【解決手段】半導体集積回路装置において、メモリセルアレイと、制御回路と、データ書き換え／読み出し回路と、データ入出力回路と、アドレスレジスタと、前記制御回路にマスク信号を生成するように指示する信号生成指示回路２と、テストパラメータのビット数に対応して複数配置されるラッチ回路５と、セレクタ回路３と、を備え、前記複数のラッチ回路５は、テストパラメータをラッチして前記データ書き換え／読み出し回路に提供し、且つ、前記データ書き換え／読み出し回路から提供されるテスト結果データをラッチして前記セレクタ回路３及び試験装置に出力し、前記セレクタ回路３は、前記マスク信号を受信して前記テストパラメータの固定値のビットのみが変更されるように制御すること、を備える。【選択図】図１
2009259329.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能なメモリセルが配置された複数のメモリセルアレイと、
内部回路の動作を制御する制御回路と、
書き込みデータを前記複数のメモリセルアレイに転送し、且つ前記複数のメモリセルアレイから読み出しデータを読み出すデータ書き換え／読み出し回路と、
外部から入力されたデータを前記データ書き換え／読み出し回路に転送し、且つ前記データ書き換え／読み出し回路から転送されたデータを外部に出力するデータ入出力回路と、
外部から入力されたアドレスデータを前記データ書き換え／読み出し回路に転送するアドレスレジスタと、
外部から提供されるコマンドを受信して前記制御回路に対して所定の内部制御信号を生成するように指示する信号生成指示回路と、
一端が前記制御回路、データ入出力回路及びアドレスレジスタにそれぞれ接続され、他端が前記データ書き換え／読み出し回路に接続され、外部から提供されるテストパラメータのビット数に対応して複数配置されるラッチ回路とを備え、
前記アドレスレジスタは、前記アドレスジスタ内部に前記制御回路と接続されたセレクタ回路を有し、
前記制御回路は、前記信号生成指示回路からの指示を受けて、前記テストパラメータの固定値のビットのみを変更するタイミングで前記セレクタ回路を活性化させる内部制御信号を生成して前記セレクタ回路に転送し、
前記複数のラッチ回路は、それぞれ、入力が前記セレクタ回路の出力に接続され、且つ出力が前記セレクタ回路の入力に接続されてフィードバックされ、前記セレクタ回路を介して提供される前記テストパラメータをラッチして前記データ書き換え／読み出し回路に提供し、且つ、前記データ書き換え／読み出し回路から提供されるテスト結果データをラッチして前記セレクタ回路及び外部に出力し、
前記セレクタ回路は、前記内部制御信号を受信して前記テストパラメータの固定値のビットのみが変更されるように制御することを特徴とする半導体集積回路装置。
【請求項２】
前記セレクタ回路は、前記アドレスレジスタと前記複数のラッチ回路との間に配置され、入力端が前記アドレスレジスタ及び前記制御回路と接続され、出力端が前記複数のラッチ回路のそれぞれと接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記セレクタ回路はマルチプレクサ回路からなり、
前記セレクタ回路の一の入力端には前記データ入出力回路を介して転送される前記テストパラメータが入力され、他の入力端には前記複数のラッチ回路の出力データが入力され、
前記内部制御信号を受けて活性化した前記セレクタ回路は、前記試験装置から提供される第２のテストパラメータと前記複数のラッチ回路から出力される第１のテストパラメータについてのテスト結果とから第３のテストパラメータを生成して、前記複数のラッチ回路に転送することを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
【請求項４】
電気的に書き換え可能なメモリセルが配置された複数のメモリセルアレイと、
内部回路の動作を制御する制御回路と、
書き込みデータを前記複数のメモリセルアレイに転送し、且つ前記複数のメモリセルアレイから読み出しデータを読み出すデータ書き換え／読み出し回路と、
外部から入力されたデータを前記データ書き換え／読み出し回路に転送し、且つ前記データ書き換え／読み出し回路から転送されたデータを外部に出力するデータ入出力回路と、
外部から入力されたアドレスデータを前記データ書き換え／読み出し回路に転送するアドレスレジスタと、
外部から提供されるコマンドを受信して前記制御回路に対して所定の内部制御信号を生成するように指示する信号生成指示回路と、
一端が前記制御回路、データ入出力回路及びアドレスレジスタにそれぞれ接続され、他端が前記データ書き換え／読み出し回路に接続され、外部から提供されるテストパラメータのビット数に対応して複数配置されるラッチ回路とを備え、
前記アドレスレジスタは、前記アドレスレジスタの内部に前記制御回路と接続されたセレクタ回路を有し、
前記制御回路は、前記信号生成指示回路からの指示を受けて前記テストパラメータの所定のビットに対応する前記複数のラッチ回路を指定する内部制御信号を生成して前記セレクタ回路に転送し、
前記セレクタ回路はアンド回路からなり、前記内部制御信号と前記複数のラッチ回路のそれぞれに入力されるクロック信号とを合わせて前記それぞれのラッチ回路に提供し、前記テストパラメータの固定値のビットのみが変更されるように制御することを特徴とする半導体集積回路装置。
【請求項５】
電気的に書き換え可能なメモリセルが配置された複数のメモリセルアレイと、
内部回路の動作を制御する制御回路と、
書き込みデータを前記複数のメモリセルアレイに転送し、且つ前記複数のメモリセルアレイから読み出しデータを読み出すデータ書き換え／読み出し回路と、
外部から入力されたデータを前記データ書き換え／読み出し回路に転送し、且つ前記データ書き換え／読み出し回路から転送されたデータを外部に出力するデータ入出力回路と、
外部から入力されたアドレスデータを前記データ書き換え／読み出し回路に転送するアドレスレジスタと、
外部から提供されるコマンドを受信して前記制御回路に対して所定の内部制御信号を生成するように指示する信号生成指示回路と、
一端が前記制御回路、データ入出力回路及びアドレスレジスタにそれぞれ接続され、他端が前記データ書き換え／読み出し回路に接続され、外部から提供されるテストパラメータのビット数に対応して複数配置されるラッチ回路とを備え、
前記アドレスレジスタは、前記アドレスレジスタの内部に前記制御回路と接続されたセレクタ回路を有し、
前記制御回路は、前記信号生成指示回路からの指示を受けて前記テストパラメータの所定のビットに対応する前記複数のラッチ回路を指定する内部制御信号を生成して前記セレクタ回路に転送し、
前記セレクタ回路はアンド回路からなり、前記内部制御信号と前記複数のラッチ回路のそれぞれに入力されるアドレス信号とを合わせて前記それぞれのラッチ回路に提供し、前記テストパラメータの固定値のビットのみが変更されるように制御することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、パラメータによるテストを効率的に行うことができる半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置においては、大容量化及び高速化が進行し、これに伴って製品出荷段階における半導体集積回路装置のテストも多岐にわたり、テスト時間が長時間掛かるようになっている。
【０００３】
テスト方法も多岐にわたるが、製造された半導体集積回路装置を試験装置（以下、テスタという。）にセットして、テスタ側からテストパラメータを入力して、半導体集積回路装置から出力されたデータを検査するテストにおいては、特定のパラメータ設定時に問題が起きる。即ち、テストパラメータは複数ビットから構成されるデータであるが、あるアドレスに対して最適値に設定する（以下、この処理をトリミング処理という。）ことが必要なパラメータのビットと、固定値のパラメータのビットから構成されるテストパラメータによってテストする場合に問題がある。このようなテストパラメータの固定値のパラメータのビットを変更する場合に、既に当該アドレスに対してトリミング処理されたパラメータのビットが、前記の変更に伴って一緒に消去されてしまう問題が生じる。この結果、既にトリミング処理が行われた同じアドレスに対して、テストパラメータの固定値のパラメータのビットだけを変更してテストする場合であっても、トリミング処理を繰り返す必要が生じ、テスト時間が膨大になってしまう。
【特許文献１】特開２００３−３４４５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、製品出荷時のパラメータによるテストにおいて、アドレス毎にトリミングが必要なパラメータのビットと固定値のパラメータのビットとが組み合わされたパラメータによって、固定値のパラメータのビットだけを変更させてテストする場合に、固定値のパラメータのビットの変更に伴って、当該アドレスに対して最適にトリミングされたパラメータのビットが一緒に消去されることを防止し、固定値のパラメータのビットのみが変更されるように制御することができる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施の形態に係る第１の特徴は、半導体集積回路装置において、電気的に書き換え可能なメモリセルが配置された複数のメモリセルアレイと、内部回路の動作を制御する制御回路と、書き込みデータを前記複数のメモリセルアレイに転送し、且つ前記複数のメモリセルアレイから読み出しデータを読み出すデータ書き換え／読み出し回路と、外部から入力されたデータを前記データ書き換え／読み出し回路に転送し、且つ前記データ書き換え／読み出し回路から転送されたデータを外部に出力するデータ入出力回路と、外部から入力されたアドレスデータを前記データ書き換え／読み出し回路に転送するアドレスレジスタと、外部から提供されるコマンドを受信して前記制御回路に対して所定の内部制御信号を生成するように指示する信号生成指示回路と、一端が前記制御回路、データ入出力回路及びアドレスレジスタにそれぞれ接続され、他端が前記データ書き換え／読み出し回路に接続され、外部から提供されるテストパラメータのビット数に対応して複数配置されるラッチ回路とを備え、前記アドレスレジスタは、前記アドレスジスタ内部に前記制御回路と接続されたセレクタ回路を有し、前記制御回路は、前記信号生成指示回路からの指示を受けて、前記テストパラメータの固定値のビットのみを変更するタイミングで前記セレクタ回路を活性化させる内部制御信号を生成して前記セレクタ回路に転送し、前記複数のラッチ回路は、それぞれ、入力が前記セレクタ回路の出力に接続され、且つ出力が前記セレクタ回路の入力に接続されてフィードバックされ、前記セレクタ回路を介して提供される前記テストパラメータをラッチして前記データ書き換え／読み出し回路に提供し、且つ、前記データ書き換え／読み出し回路から提供されるテスト結果データをラッチして前記セレクタ回路及び外部に出力し、前記セレクタ回路は、前記内部制御信号を受信して前記テストパラメータの固定値のビットのみが変更されるように制御すること、を備える。
【０００６】
本発明の実施の形態に係る第２の特徴は、半導体集積回路装置において、電気的に書き換え可能なメモリセルが配置された複数のメモリセルアレイと、内部回路の動作を制御する制御回路と、書き込みデータを前記複数のメモリセルアレイに転送し、且つ前記複数のメモリセルアレイから読み出しデータを読み出すデータ書き換え／読み出し回路と、外部から入力されたデータを前記データ書き換え／読み出し回路に転送し、且つ前記データ書き換え／読み出し回路から転送されたデータを外部に出力するデータ入出力回路と、外部から入力されたアドレスデータを前記データ書き換え／読み出し回路に転送するアドレスレジスタと、外部から提供されるコマンドを受信して前記制御回路に対して所定の内部制御信号を生成するように指示する信号生成指示回路と、一端が前記制御回路、データ入出力回路及びアドレスレジスタにそれぞれ接続され、他端が前記データ書き換え／読み出し回路に接続され、外部から提供されるテストパラメータのビット数に対応して複数配置されるラッチ回路とを備え、前記アドレスレジスタは、前記アドレスレジスタの内部に前記制御回路と接続されたセレクタ回路を有し、前記制御回路は、前記信号生成指示回路からの指示を受けて前記テストパラメータの所定のビットに対応する前記複数のラッチ回路を指定する内部制御信号を生成して前記セレクタ回路に転送し、前記セレクタ回路はアンド回路からなり、前記内部制御信号と前記複数のラッチ回路のそれぞれに入力されるクロック信号とを合わせて前記それぞれのラッチ回路に提供し、前記テストパラメータの固定値のビットのみが変更されるように制御すること、を備える。
【０００７】
本発明の実施の形態に係る第３の特徴は、半導体集積回路装置において、電気的に書き換え可能なメモリセルが配置された複数のメモリセルアレイと、内部回路の動作を制御する制御回路と、書き込みデータを前記複数のメモリセルアレイに転送し、且つ前記複数のメモリセルアレイから読み出しデータを読み出すデータ書き換え／読み出し回路と、外部から入力されたデータを前記データ書き換え／読み出し回路に転送し、且つ前記データ書き換え／読み出し回路から転送されたデータを外部に出力するデータ入出力回路と、外部から入力されたアドレスデータを前記データ書き換え／読み出し回路に転送するアドレスレジスタと、外部から提供されるコマンドを受信して前記制御回路に対して所定の内部制御信号を生成するように指示する信号生成指示回路と、一端が前記制御回路、データ入出力回路及びアドレスレジスタにそれぞれ接続され、他端が前記データ書き換え／読み出し回路に接続され、外部から提供されるテストパラメータのビット数に対応して複数配置されるラッチ回路とを備え、前記アドレスレジスタは、前記アドレスレジスタの内部に前記制御回路と接続されたセレクタ回路を有し、前記制御回路は、前記信号生成指示回路からの指示を受けて前記テストパラメータの所定のビットに対応する前記複数のラッチ回路を指定する内部制御信号を生成して前記セレクタ回路に転送し、前記セレクタ回路はアンド回路からなり、前記内部制御信号と前記複数のラッチ回路のそれぞれに入力されるアドレス信号とを合わせて前記それぞれのラッチ回路に提供し、前記テストパラメータの固定値のビットのみが変更されるように制御すること、を備える。
【発明の効果】
【０００８】
本発明よれば、製品出荷時のパラメータによるテストにおいて、アドレス毎にトリミングが必要なパラメータのビットと固定値のパラメータのビットとが組み合わされたパラメータによって、固定値のパラメータのビットだけを変更させてテストする場合に、固定値のパラメータのビットの変更に伴って、当該アドレスに対して最適にトリミングされたパラメータのビットが一緒に消去されることを防止し、固定値のパラメータのビットのみが変更されるように制御することができる半導体集積回路装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
［本発明に至る経緯］
上述したように、半導体集積回路装置のテストにおいては、アドレス毎にトリミングが必要なパラメータのビットと、固定値のパラメータのビットとが組みになったパラメータ（以下、説明上、かかるパラメータを混合パラメータという。）によってテストする場合に問題が生じる。あるアドレスに対して混合パラメータをセットしてテストする場合、同じアドレスに対して固定値のパラメータのビットのみを変更してテストする場合であっても、トリミング処理済みのパラメータのビットまでもが変更されてしまい、トリミング処理を繰り返す必要がある。これは、パラメータをセットしてテストする場合に、前のパラメータが次のパラメータによって上書処理されるためである。そこで、混合パラメータの固定値のパラメータのビットを変更するためには、テスタにセットされた半導体集積回路装置内から、トリミング処理結果（以下、トリミングデータという。）を含むテスト結果をテスタ側に読み出して保存しておく必要があった。即ち、あるパラメータをセットしてトリミング処理が完了したトリミングデータをいったんテスタ側に転送して保存（以下、ストアという。）する。当該テスト測定後に、同一アドレスに対する次のテストパラメータの固定値のパラメータのビットを元に戻して、ストアしていたトリミングデータと論理和をとってテスタに入力し、半導体集積回路装置に前記トリミングデータと論理和を取った次の混合パラメータをセットし直すことが行われる。しかし、このトリミングデータと次の混合パラメータとの論理和を取って入力する動作は、テスタで自動処理することができない。従って、テスト担当者が人為的に行うため、手間が掛かり、テスト時間が長時間化する原因となる。
【００１０】
ＮＡＮＤ型フラッシュメモリを例に、上書処理の例を図に基づいて説明する。図９は、テスト方法の例（例１及び例２）の概念を模式的に示した図である。テストに使用される混合パラメータを、一例として４ｂｉｔのパラメータ、混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ）とする。パラメータＡ、Ｂ及びＣは、アドレス毎にトリミングが必要なパラメータのビットとし、パラメータＤは、固定値のパラメータのビットとする。簡単に説明するために、アドレスαについて、パラメータＡ、Ｂ、Ｃに対するトリミング処理された結果を、それぞれＡ１、Ｂ１、Ｃ１とする。
【００１１】
まず、図９（Ａ）に示す例１について説明する。この例１は、テスタ２００側から与えられたコマンドに従って、半導体集積回路装置１内で自動的にテスト測定される例を示している。図９（Ａ）に示すように、測定試験において、テスタ２００側からのコマンド入力により、テストパラメータとして混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ）がセットされ、アドレスαからテストされる。アドレスαに対して、パラメータＡ、Ｂ、Ｃが最適値にトリミングされ、そのトリミング結果がそれぞれＡ１、Ｂ１、Ｃ１であるので、アドレスαについての固定値Ｄの結果ｄを含めて、テスト結果として（Ａ１，Ｂ１，Ｃ１，ｄ）が得られる。図９（Ａ）において、破線で囲った値がテスト測定結果である。図９（Ａ）においては、パラメータがトリミングされる場合を太線矢印で示し、一方、トリミングを要しないパラメータの測定結果は、細線矢印で示している。パラメータＡ、Ｂ、Ｃについてのトリミングされた結果Ａ１、Ｂ１、Ｃ１は、アドレスαに対してそれぞれのパラメータの最適の値であり、アドレスが変更されない限り有効なパラメータである。
【００１２】
ここで、上述したように、この混合パラメータはトリミングの必要なパラメータのビットと固定値のパラメータのビットの組であるため、同じアドレスαに対して、固定値のビットを変更してテストする必要がある場合が生じる。例として、固定値ＤをＤ１、更にはＤ２に変更する場合を考える。
【００１３】
図９（Ａ）の例１に示すように、テスト測定においては、混合パラメータは、組として１つのパラメータとして扱われるため、同じアドレスαについて、混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ）の次には、混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ１）、続いて混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ２）が与えられる。しかし、このときテストパラメータの提供は上書処理で行われる。従って、混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ１）、混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ２）が、それぞれ順に上書処理で与えられ、それぞれの混合パラメータについてテストされる。
【００１４】
固定値Ｄ１、Ｄ２のそれぞれのテスト結果を、ｄ１、ｄ２とすると、図９（Ａ）に示すように、固定値Ｄ１、Ｄ２に変更したテスト結果、結果（Ａ１，Ｂ１，Ｃ１，ｄ１）、結果（Ａ１，Ｂ１，Ｃ１，ｄ２）が得られることになる。しかしこの時、アドレスαに対するトリミング必要なパラメータのテスト結果は、既にＡ１、Ｂ１、Ｃ１として得られているにも拘わらず、混合パラメータが順次提供されるごとに、改めてパラメータＡ、Ｂ、Ｃについて最適値がトリミング処理し直され、同じ結果が得られるのである。例１においては、一連のテスト処理において、合計９回のトリミング処理が行われることが把握される。このように、変更する固定値の数だけこの無駄なトリミング処理が繰り返されることになり、非常にテスト時間が掛かり、製品コストの上昇を招く。
【００１５】
かかる無駄な処理を防止するために、図９（Ｂ）の例２に示す方法が考えられる。まず、混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ）のテスト結果、結果（Ａ１，Ｂ１，Ｃ１，ｄ）をテスタ２００に出力して、テスタ２００でストアする。この結果（Ａ１，Ｂ１，Ｃ１，ｄ）は、アドレスαについての、トリミングの必要なパラメータＡ、Ｂ、Ｃのトリミング処理されたテスト結果、結果（Ａ１，Ｂ１，Ｃ１）を含んでいる。
【００１６】
次に、テスト担当者が、固定値のパラメータのビットを、ＤからＤ１に変更する。具体的には、ストアしていたテスト結果、結果（Ａ１，Ｂ１，Ｃ１，ｄ）と、次にテストされるパラメータである混合パラメータ（Ａ，Ｂ，Ｃ，Ｄ１）とを元に、テスト担当者が人為的に論理和を取ってパラメータ（Ａ１，Ｂ１，Ｃ１，Ｄ１）を作成し、テスタ２００に入力する。このパラメータは、トリミング処理が必要なパラメータＡ、Ｂ、Ｃについてトリミング結果が反映されたパラメータであり、従って、パラメータＡ１、Ｂ１、Ｃ１は、固定値のパラメータと同様トリミング処理が必要ないパラメータとなる。
【００１７】
入力されたパラメータは、テスタ２００から半導体集積回路装置１に転送される。半導体集積回路装置１がこのパラメータに基づいてテスト測定するが、上述したように、このパラメータは結果として再度のトリミング処理が必要ないパラメータであり、再度のトリミング処理を回避した上でテストが行われ、結果（Ａ１，Ｂ１，Ｃ１，ｄ１）を得てテスタ２００に転送する。テスタ２００はこの結果をストアし、以下上記の一連の流れが繰り返され、最終的に半導体集積回路装置１において、結果（Ａ１，Ｂ１，Ｃ１，ｄ２）が得られる。
【００１８】
この例２においては、図９（Ｂ）に示すように、トリミング処理は最初の３回だけである。しかし、上述したように、テスト担当者が人為的にテスト結果と次の混合パラメータとの論理和をとって、トリミング処理の必要がないテストパラメータを作成し、テスタ２００に入力する作業が発生する。この作業は、テスタ２００で自動的にできないため、テスト担当者の負担が増加し、変更すべき固定値が多数である場合、かえってテスト時間の長時間化を招いてしまう。
【００１９】
本発明は、かかる事情を考慮されてなされたものであり、製品出荷時のパラメータによるテストにおいて、アドレス毎にトリミングが必要なパラメータと固定値のパラメータとが組み合わされたパラメータによって、固定値のパラメータだけを変更させてテストする場合に、固定値のパラメータのみが変更されるように制御することができる半導体集積回路装置を提供する。
【００２０】
（第１の実施の形態）
以下、本発明の一実施の形態に係る半導体集積回路装置について、図を基に詳細に説明する。図１は、本発明の一実施の形態に係る半導体集積回路装置１の概略構成図である。図２は、図１に示す半導体集積回路装置１のメモリセルアレイ１０の概略構成図である。なお、実施の形態に係る半導体集積回路装置１は、ここではＮＡＮＤ型フラッシュメモリを例に取って説明するが、本発明の一実施形態に係る半導体集積回路装置１は、ＮＡＮＤ型フラッシュメモリに限定されるものではない。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
【００２１】
［半導体集積回路装置の回路構成］
本発明の一実施の形態に係る半導体集積回路装置１は、図１に示すように、概略、メモリセルアレイ１０、制御回路２０、ロウデコーダ３０、高電圧発生回路４０、データ書き換え／読み出し回路（以下、ページバッファという場合がある。）５０、カラムデコーダ６０、データ入出力回路（Ｉ／Ｏバッファ）７０、コマンドレジスタ８０、アドレスレジスタ９０、動作ロジックコントロール１００、レディ／ビジー回路１１０を有する。勿論本発明の一実施の形態に係る半導体集積回路装置１は他の構成要素を有するが、本件発明に密接に関係するもの以外は、説明を省略する。
【００２２】
メモリセルアレイ１０は、複数の電気的に書き換え可能なメモリセル（図示せず）がマトリクス状に配置され、半導体集積回路装置１は、複数のメモリセルアレイ１０を有する。メモリセルアレイ１０は、図２（Ａ）に示すように、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。そして、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、図２（Ｂ）に示すように、それぞれ、ｋ個のＮＡＮＤセルユニット０〜ｋで構成される。本実施形態では、各ＮＡＮＤセルユニットは、例えば、３２個のメモリセルが直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタを介してビット線に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタを介して共通ソース線に接続されている。各々のメモリセルの制御ゲートは、ワード線に接続されている。１本のワード線に接続されるｋ個の各メモリセルは１ビットのデータを記憶し、これらｋ個のメモリセルが「ページ」という単位を構成する。
【００２３】
制御回路２０は、動作ロジックコントロール１００からの出力及びコマンドレジスタ８０からの指示を受けて、書き込み、消去等の動作制御を行うため、高電圧発生回路４０の動作を制御し、必要な電圧発生をコントロールする。また、ページバッファ５０及びアドレスレジスタ９０の動作を制御する。さらに、制御回路２０は、外部（図１においては、テスタ２００）にアクセス禁止を知らせるためのレディ／ビジー信号を出すレディ／ビジー回路１１０の動作を制御する。
【００２４】
ロウデコーダ３０は、メモリセルアレイ１０内のメモリセルトランジスタの制御ゲートに接続されたワード線（図示せず）に接続され、また、アドレスレジスタ９０に接続される。ロウデコーダ３０は、アドレスレジスタ９０からのアドレス情報を受けてメモリセルブロックを選択し、選択ブロックのワード線に対して所定の電位を提供する。
【００２５】
高電圧発生回路４０は、制御回路２０によって動作を制御され、センスアンプ（図示せず）やロウデコーダ３０、ページバッファ５０の動作に必要な所定の電圧を発生して、それぞれに提供する。
【００２６】
データ書き換え／読み出し回路５０は、メモリセルアレイ１０、高電圧発生回路４０及びカラムデコーダ６０に接続される。また、後述するラッチ回路５を介して制御回路２０に接続される。データ書き換え／読み出し回路５０は、図示はしないが、内部に１ページ分のセンスアンプを備え、メモリセルアレイ１０の書き込み及び読み出しがページ単位で行われる。本実施の形態においては１つのセンスアンプは１本のビット線に接続され、ビット線へデータをロードし，またビット線の電位を検出しデータ・キャッシュで保持する。各センスアンプは、カラムデコーダ６０によって制御され、メモリセルアレイ１０からデータを読み出し、増幅してデータ入出力回路７０を介して外部（図１においては、テスタ２００）に出力する。従って、データ書き換え／読み出し回路５０は、メモリセルアレイ１０に格納されるべきデータ若しくはこのメモリセルアレイ１０から読み出されたデータを保持する。即ち、書き込みデータ等を保持するデータラッチを兼ねる。
【００２７】
カラムデコーダ６０は、センスアンプに接続される。センスアンプには、カラム選択を行うカラムゲートが付属し、カラムデコーダ６０は、アドレスレジスタ９０から提供されるアドレス情報を受けて、前記カラムゲートの制御を行う。
【００２８】
データ入出力回路（Ｉ／Ｏバッファ）７０は、半導体集積回路装置１外部のＩ／Ｏパッド（図示せず）と接続される。また、データ入出力回路７０は、コマンドレジスタ８０、アドレスレジスタ９０及び動作ロジックコントロール１００と接続される。さらに、データ入出力回路７０は、ラッチ回路５を介してページバッファ５０と接続される。データ入出力回路７０は、動作ロジックコントロール１００から供給される制御信号によって制御され、Ｉ／Ｏパッドを介して外部（図１においては、テスタ２００）から入力されたコマンド、アドレス、データを、それぞれ、コマンドレジスタ８０、アドレスレジスタ９０及びページバッファ５０に供給する。また、データ出力の際には、動作ロジックコントロール１００からの制御信号を受けて、メモリセルアレイ１０から読み出されてページバッファ５０に保持されたデータを、ラッチ回路５及びセレクタ回路３を介して受け取り、外部Ｉ／Ｏパッドを介して外部（図１においては、テスタ２００）に出力する。
【００２９】
コマンドレジスタ８０は、データ入出力回路７０及び制御回路２０に接続される。コマンドレジスタ８０は、外部（図１においては、テスタ２００）からのデータ読み出し、書き込み、消去等を指示するコマンドを取り込み、これをデコードして、制御回路２０に提供する。入力されたデータは、データ入出力回路７０を介してページバッファ５０に格納される。そして、前記データは、コマンドレジスタ８０でデコードされた書き込みコマンドを受けた制御回路２０の指示によって、メモリセルアレイ１０に書き込まれる。
【００３０】
アドレスレジスタ９０は、詳細は後述するが、その内部にセレクタ回路３を有する。アドレスレジスタ９０は、制御回路２０及びデータ入出力回路７０に接続される。また、ラッチ回路５を介してロウデコーダ３０及びカラムデコーダ６０に接続される。アドレスレジスタ９０は、制御回路２０によって動作が制御され、外部（図１においては、テスタ２００）から入力されるアドレス信号を、データ入出力回路７０を介して受け取り、ラッチ回路５を介して、ロウデコーダ３０及びカラムデコーダ６０に転送する。
【００３１】
動作ロジックコントロール１００は、制御回路２０及びデータ入出力回路７０に接続される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ、ライトプロテクト信号ＷＰＢ等の外部制御信号は、動作ロジックコントロール１００に入力され、それらの論理に基づいて動作モードに応じて内部制御信号が生成される。生成されたそれぞれの内部制御信号は、制御回路２０及びデータ入出力回路７０に転送され、制御回路２０によるデータの書き込み、読み出し、消去の制御や、データ入出力回路７０によるコマンド、アドレス、データの入出力の制御をコントロールする信号となる。
【００３２】
レディ／ビジー回路１１０は、制御回路２０に接続される。レディ／ビジー回路１１０は、制御回路２０の指示に基づいて、外部（図１においては、テスタ２００）にアクセス禁止を知らせるためのレディ／ビジー信号を生成して出力する。
【００３３】
本発明の一実施の形態に係る半導体集積回路装置１は、図１に示すように、上述した動作ロジックコントロール１００内部に、所定の信号生成指示回路２を有する。更に、本発明の一実施の形態に係る半導体集積回路装置１は、データ書き換え／読み出し回路５０の前段に、複数のラッチ回路５を有し、更にアドレスレジスタ９０の内部にセレクタ回路３を有する。
【００３４】
信号生成指示回路２は、テスタ２００からのマスク生成コマンドを受けて、制御回路２０に対して、それらの論理に基づいて動作モードに応じて内部制御信号を生成するように指示する。本実施の形態においては、制御回路２０が生成するこの内部制御信号は、アドレス毎に、混合パラメータの固定値のパラメータのビットのみを変更してテストする際に、トリミング処理が必要なパラメータのビットについては一旦トリミングされたパラメータを上書処理せず、固定値のパラメータのビットのみを変更するように、以下に述べるセレクタ回路３の動作を制御する信号である。即ち、結果として、上書処理されたくないパラメータのビットを上書処理からマスキングするように作用する信号であるため、以下、この内部制御信号をマスク信号という。また、この信号生成指示回路２をマスク信号生成指示回路２という。
【００３５】
以上述べたように、マスク信号生成指示回路２は、テスタ２００から提供されるマスク生成コマンドを受けて所定の信号を生成して、制御回路２０及びデータ入出力回路７０に提供する。但し、動作ロジックコントロール１００内にマスク信号生成指示回路２を有する例は一例であり、マスク信号生成指示回路２の配置は、動作ロジックコントロール１００内に限定されない。例えば、マスク信号生成指示回路２を、テスタ２００と動作ロジックコントロール１００との間に独立して配置しても良い。
【００３６】
ラッチ回路５は、制御回路２０に接続され、また、データ入出力回路７０及び後述するアドレスレジスタ９０内に配置されたセレクタ回路３に接続される。ラッチ回路５は、テストパラメータのビット数に対応した複数個が配置される。複数のラッチ回路５は、それぞれＤ型フリップフロップ回路（以下、ＤＦＦ回路と記す場合がある。）からなり、テスタ２００から入力されたテストパラメータを、データ入出力回路７０及びセレクタ回路３を介して受け取ってストアし、ストアしたテストパラメータを、制御回路２０の制御信号に基づいてデータ書き換え／読み出し回路５０に出力する。また、データ書き換え／読み出し回路５０からのテスト結果を受け取ってストアし、更に、制御回路２０の制御信号に基づいて、データ入出力回路７０を介して前記テスト結果をテスタ２００に出力する。なお、ラッチ回路５の配置位置は一例であり、これに限定されず、例えば、データ書き換え／読み出し回路５０内にラッチ回路５を有しても良い。
【００３７】
ここで、本発明の一実施の形態に係る半導体集積回路装置１のラッチ回路５の動作について説明する。本実施の形態においては、ラッチ回路５として上述のようにＤＦＦ回路を使用しているので、ＤＦＦ回路を例に、図を基に説明する。図３は、本発明の一実施の形態に係る半導体集積回路装置１のラッチ回路５を構成するＤＦＦ回路のタイミングチャートである。ＤＦＦ回路は、クロック信号（以下、ＣＬＫと記す。）及びデータ（以下、Ｄａｔａと記す。）が入力され、入力されたＣＬＫが、ＬＯＷ（以下、“Ｌ”と記す。）レベルからＨＩＧＨ（以下、“Ｈ”と記す。）レベルに変化したときの入力データが出力に伝わって出力データ（以下、ＯＵＴと記す。）が出力され、それ以外の時は、以前のデータ出力を保持する回路である。即ち、ＤＦＦ回路の出力は、ＣＬＫの立ちあがりエッジ（即ち、論理“Ｌ”レベルから論理“Ｈ”レベルへのレベル遷移）のみで変化する。従って、ＤＦＦ回路の出力は、ＣＬＫの１周期の間、同じ値を保持する。厳密には、ＤＦＦ回路内で若干の遅延があるため、ＣＬＫの変化のタイミングと、入力データ及び出力データには若干のずれが生じる。
【００３８】
図３において、タイミングｔ１において、ＣＬＫが“Ｌ”レベルから“Ｈ”レベルに立ち上がる。また、Ｄａｔａも“Ｌ”レベルから“Ｈ”レベルに変化する。しかし、上述のようにＤＦＦ回路内での遅延により、この時のＯＵＴは、ＣＬＫ立ち上がり以前のＤａｔａのレベルである“Ｌ”レベルである。タイミングｔ２において、ＣＬＫの立ち上がりに応じてＯＵＴが変化するが、ＣＬＫ立ち上がり時のタイミングｔ１におけるＤａｔａは“Ｌ”レベルであるので、ＯＵＴは“Ｌ”を維持する。
【００３９】
ＣＬＫの次の一周期の開始時点であるタイミングｔ３において、ＣＬＫが再び立ち上がる。この時、Ｄａｔａのレベルは、タイミングｔ１で“Ｈ”に変化したレベルが、“Ｌ”レベルに変化する。このＣＬＫの立ち上がりを受けて、タイミングｔ４において、ＯＵＴはタイミングｔ３のＤａｔａのレベルである“Ｈ”レベルに変化する。
【００４０】
ＣＬＫの次の１周期の開始時点であるタイミングｔ５において、Ｄａｔａのレベルは“Ｌ”レベルである。従って、タイミングｔ６において、ＯＵＴはタイミングｔ５のＤａｔａの“Ｌ”レベルに変化する。同様に、ＣＬＫの次の１周期の開始時点であるタイミングｔ７において、Ｄａｔａのレベルは“Ｌ”であるので、タイミングｔ８において、ＯＵＴは“Ｌ”レベルを維持する。以上がラッチ回路５の動作である。ラッチ回路５は、上述した動作を示すため、ラッチ回路５に提供されるＣＬＫ信号の立ち上がりのタイミング、及びＤａｔａの入力されるタイミングを制御することで、データのラッチ及び出力を制御することができる。
【００４１】
本発明の一実施の形態に係る半導体集積回路装置１の複数のラッチ回路５は、データ書き換え／読み出し回路５０から受け取った、あるアドレスに対してトリミング処理されたトリミングデータを含むテスト結果を、外部のテスタ２００に出力するとともにアドレスレジスタ９０内のセレクタ回路３にもフィードバックする。これによって、以下に説明するセレクタ回路３の動作と合わせて、本発明の一実施の形態に係る半導体集積回路装置１は、あるアドレスに対してトリミング処理されたパラメータのビットについては、同一のアドレスに対して、以後固定値のパラメータのビットを変更したテストパラメータが与えられる場合でも上書処理されず、固定値のパラメータのビットのみを変更することが可能となる。
【００４２】
更に、本発明の一実施の形態に係る半導体集積回路装置１は、上述したように、アドレスレジスタ９０内部にセレクタ回路３を有する。セレクタ回路３は、制御回路２０及び複数のラッチ回路５と接続される。そして、セレクタ回路３の動作は、テスタ２００から入力されたマスク生成コマンドを受けたマスク信号生成指示回路２の信号に基づいて、制御回路２０で生成されたマスク信号によって制御される。即ち、セレクタ回路３は、マスク信号を受けて活性化する。なお、本実施の形態のセレクタ回路３の配置位置は一例であり、これに限定されず、例えば、アドレスレジスタ９０と複数のラッチ回路５との間に独立して配置する等、適宜変更され得る。
【００４３】
活性化されたセレクタ回路３は、制御回路２０から提供されるマスク信号に基づいて、テスタ２００からデータ入出力回路７０を介して入力された、当該アドレスに対して第１のテストパラメータの次に与えられるテストパラメータ（第２のテストパラメータ）と、複数のラッチ回路５にストアされた前回のテストパラメータ（第１のテストパラメータ）によるテスト結果とを対比して、パラメータのビットごとに次にテストすべきパラメータを選択する。この動作によって、あるアドレスに対して最適値にトリミング処理されたパラメータのビットについては、トリミングされた結果を選択し、一方、固定値のパラメータのビットについては、次のテストパラメータで与えられた変更された固定値を選択することで、テストパラメータの固定値のパラメータのビットについてのみ変更されるように制御する。言い換えれば、セレクタ回路３は、結果として、トリミング済みのパラメータと変更された固定値のパラメータとから構成される新たなテストパラメータ（第３のテストパラメータ）を生成して提供することになる。
【００４４】
以上のような回路構成を有する、本発明の一実施の形態に係る半導体集積回路装置１によるパラメータテストの概念を、上述した図９の例と比較するために、図によって説明する。図４は、本発明の一実施の形態に係る半導体集積回路装置１の、パラメータによるテストの概念を模式的に示した図である。図９と同様に、パラメータＡ、Ｂ、Ｃはトリミング処理が必要なパラメータであり、パラメータＤは、固定値のパラメータである。トリミング処理の結果を、結果Ａ１、Ｂ１、Ｃ１とする。固定値のパラメータＤが、順次Ｄ１、Ｄ２に変更されるものとし、それぞれについてのテスト結果を、ｄ、ｄ１、ｄ２とする。
【００４５】
図４において、半導体集積回路装置１に第１のテストパラメータ（Ａ，Ｂ，Ｃ，Ｄ）が与えられ、テストされる。トリミング処理されたトリミングデータが含まれたテスト結果、結果（Ａ１，Ｂ１，Ｃ１，ｄ）が得られ、ラッチ回路５にストアされる。
【００４６】
次に、第２のテストパラメータ（Ａ，Ｂ，Ｃ，Ｄ１）がセレクタ回路３に与えられる。同時に、ラッチ回路５にストアされた第１のテストパラメータによるテスト結果、結果（Ａ１，Ｂ１，Ｃ１，ｄ）が、ラッチ回路５からセレクタ回路３に転送される。マスク信号によって活性化されたセレクタ回路３によって、テストパラメータのビット毎に、パラメータが選択され、結果として第３のテストパラメータ（Ａ１，Ｂ１，Ｃ１，Ｄ１）が生成され、このテストパラメータによってテストが行われる。即ち、トリミング処理された結果が反映され、固定値のパラメータのビットだけがＤからＤ１に変更されたテストパラメータが生成される。言い換えれば、書き換えたくないパラメータのビットがマスクされ、固定値のパラメータの変更にともなって一緒に消去されることを防止できることになる。
【００４７】
上述した概念で表されるテストを可能にするのは、本実施の形態に係る半導体集積回路装置１の、信号生成指示回路２、ラッチ回路５及びセレクタ回路３の動作である。信号生成指示回路２及びラッチ回路５の動作については、上述したので、セレクタ回路３の動作について、以下に詳述する。本実施の形態においては、セレクタ回路３として、マルチプレクサ回路を使用した。より詳細に、図を基に説明する。図５は、本発明の一実施の形態に係る半導体集積回路装置１のラッチ回路５とセレクタ回路３、及び両者間のデータの流れを模式的に示した図である。図４においては、データの流れに注目して表示するために、アドレスレジスタ９０の図示を省略している。
【００４８】
図５に示すように、セレクタ回路３の一の入力ストリームには、アドレス毎に、テスタ２００から転送されたテストパラメータが、データ入出力回路７０を介して入力される。一方、セレクタ回路３の他の入力ストリームには、ラッチ回路５の出力（即ち、前に与えられたテストパラメータによる、トリミングデータを含むテスト結果）がフィードバックされて入力される。セレクタ回路３は、あるアドレスに対して与えられるパラメータのビットごとに、ラッチ回路５からフィードバックされたテスト結果データと、データ入出力回路７０を介してテスタ２００から転送された、そのアドレスに対して次に与えられるテストパラメータとを比較して、いずれかのデータを選択し、ラッチ回路５に次に与えられるテストパラメータを生成する。
【００４９】
具体的なデータの流れを、図５を基に説明する。説明を簡略化するために、上述した図４の例に従って、アドレスαに対して、テストパラメータが与えられ、また、テスト結果が得られるものとする。トリミングが必要なパラメータは、Ａ、Ｂ、Ｃである。まず、セレクタ回路３にテストパラメータ、Ｄａｔａ（Ａ，Ｂ，Ｃ，Ｄ）が与えられる。この時、セレクタ回路３は、制御回路２０からマスク信号が提供されず、非活性状態である。従って、前記パラメータによってテストされ、テスト結果（Ａ１，Ｂ１，Ｃ１，ｄ）が得られる。テスト結果は、一旦ラッチ回路５にストアされる。
【００５０】
次に、次のテストパラメータ、Ｄａｔａ（Ａ，Ｂ，Ｃ，Ｄ１）がテスタ２００から提供される。このタイミングで、制御回路２０のマスク信号がセレクタ回路３に提供され、セレクタ回路３が活性化するとともに、ラッチ回路５にストアされた前のパラメータについてのテスト結果（Ａ１，Ｂ１，Ｃ１，ｄ）が出力される。出力されたテスト結果は、テスタ２００に出力されるとともに、セレクタ回路３にフィードバックされて入力される。上述したようにセレクタ回路３は活性化しているため、パラメータのビットごとに、Ｄａｔａ（Ａ，Ｂ，Ｃ，Ｄ１）と結果（Ａ１，Ｂ１，Ｃ１，ｄ）からパラメータが選択され、次のテストパラメータとしてパラメータ（Ａ１，Ｂ１，Ｃ１，Ｄ１）が提供される。このパラメータに基づいてテストし、結果（Ａ１，Ｂ１，Ｃ１，ｄ１）が得られる。
【００５１】
次に、次のテストパラメータ、Ｄａｔａ（Ａ，Ｂ，Ｃ，Ｄ２）がテスタ２００から提供される。このタイミングで、ラッチ回路５にストアされた前のパラメータについてのテスト結果（Ａ１，Ｂ１，Ｃ１，ｄ１）が出力される。出力されたテスト結果は、テスタ２００に出力されるとともに、セレクタ回路３にフィードバックされて入力される。既にセレクタ回路３は活性化しているため、パラメータのビットごとに、Ｄａｔａ（Ａ，Ｂ，Ｃ，Ｄ２）と結果（Ａ１，Ｂ１，Ｃ１，ｄ１）からパラメータが選択され、次のテストパラメータとして、パラメータ（Ａ１，Ｂ１，Ｃ１，Ｄ２）が提供される。このパラメータに基づいてテストし、結果（Ａ１，Ｂ１，Ｃ１，ｄ２）が得られる。
【００５２】
以上説明したように、本発明の一実施の形態に係る半導体集積回路装置１によって、製品出荷時のパラメータによるテストにおいて、アドレス毎にトリミングが必要なパラメータと固定値のパラメータとが組み合わされたパラメータによって、固定値のパラメータだけを変更させてテストする場合に、固定値のパラメータの変更に伴って当該アドレスに対して最適にトリミングされたパラメータが一緒に消去されることを防止し、固定値のパラメータのみが変更されるように制御することで、半導体集積回路装置１の出荷時のテスト時間を大幅に短縮することができる。また、それによって、半導体集積回路装置１のコスト削減を図ることができるという効果が得られる。更に、テスタ２００の種類に影響されずにテストをすることができるという効果が得られる。
【００５３】
［半導体集積回路装置によるテスト方法］
上述した回路構成及び動作の本発明の一実施の形態に係る半導体集積回路装置１における、製品出荷時のパラメータを使用したテスト方法は、以下のようなフローとなる。図６を基に、テスタ２００と、本発明の一実施の形態に係る半導体集積回路装置１の動作フローを説明する。図６は、本発明の一実施の形態に係る半導体集積回路装置１のテスタ２００によるテスト時のフローチャートである。
【００５４】
まず、テスト担当者が、アドレス順に予め定められたテストパラメータをテスタ２００に入力する。ここでは、アドレスαに対するテストパラメータが、テストパラメータ１から順に提供されるように入力されたものとする（ステップＳ１０１）。半導体集積回路装置１に入力されるパラメータのテーブル及び入力順をプログラミングすることで、テスタ２００からテストパラメータが自動的に半導体集積回路装置１に入力されるようにしても良い。
【００５５】
アドレスαに対するテストパラメータ１が半導体集積回路装置１に転送されてテストされ、テスト結果がラッチ回路５にストアされる（ステップＳ１０２）。
【００５６】
制御回路２０の制御信号を受けて、ラッチ回路５がストアしていたテストパラメータ１のテスト結果をテスタ２００に出力する（ステップＳ１０３）。
【００５７】
テスト手順は予め定められている。従って、トリミング処理が必要なパラメータが、どのタイミングで、パラメータのどのビットに与えられるかは予め判っている。テスタ２００には、テストパラメータの入力と同時に、かかる情報も入力される。そして、テスタ２００は、初めてトリミング処理されたテスト結果が受信されたか否かで、パラメータのビットごとにトリミング処理が終了したか否かを判断するようにプログラミングされる。テスト結果を受信したテスタ２００は、テストパラメータのうち、トリミング処理が必要なパラメータのビットについて、前記プログラミングに基づき、トリミング処理が終了しているか否かを判断する（ステップＳ１０４、Ｓ１０５）。
【００５８】
トリミング処理が終了していないと判断された場合、アドレスαに対するテストパラメータ２が入力され（ステップＳ１０６）、ステップＳ１０５においてＹＥＳと判断されるまで、順次テストパラメータの固定値のパラメータのビットが変更されて入力され、ステップＳ１０２からステップＳ１０５が繰り返される。
【００５９】
一方、ステップＳ１０５において、ＹＥＳと判断された場合、テスタ２００から半導体集積回路装置１に、マスク生成コマンド及びアドレスαに対するテストパラメータ２が入力される（ステップＳ１０７）。
【００６０】
前記マスク生成コマンドを受けたマスク信号生成指示回路２の信号を受けて、半導体集積回路装置１の制御回路２０がマスク信号を生成してセレクタ回路３に転送し、セレクタ回路３が活性化する。制御回路２０の制御信号により、ラッチ回路５がストアしていたテストパラメータ１によるテスト結果をテスタ２００に出力するとともに、セレクタ回路３にフィードバックする。入力された上記テストパラメータ２は、セレクタ回路３において、フィードバックされたテストパラメータ１によるテスト結果と比較され、パラメータのビットごとにセレクタ回路３によって選択されて、次のテストパラメータが生成される（ステップＳ１０８）。
【００６１】
生成されたテストパラメータがセットされてテストされ、テスト結果がテスタ２００に出力されるとともに、ラッチ回路５にストアされる（ステップＳ１０９）。
【００６２】
制御回路２０の制御信号により、ラッチ回路５がストアしていた上記生成されたテストパラメータによるテスト結果をテスタ２００に出力するとともに、セレクタ回路３にフィードバックする（ステップＳ１１０）。
【００６３】
上記テスト結果を受信したテスタ２００は、アドレスαについてのテストが終了したか否かを判断する（ステップＳ１１１、Ｓ１１２）。次のテストパラメータが、どのアドレスを指定しているかで判断する。
【００６４】
ステップＳ１１２において、ＮＯと判断された場合、テスタ２００から、半導体集積回路装置１に対して、アドレスαに対する次のテストパラメータ、テストパラメータ３が入力される（ステップＳ１１３）。ステップＳ１１２においてＹＥＳと判断されるまで、アドレスαに対するテストパラメータが順に入力されて、上記のステップＳ１０８からステップＳ１１２までが繰り返される。
【００６５】
一方、上記ステップＳ１１２においてＹＥＳと判断された場合、テスタ２００は、更に当該アドレスが、テストパラメータによってテストされる最終アドレスであるか否かを判断する（ステップＳ１１４）。ＹＥＳと判断されれば、テストは終了する（ステップＳ１１５）。
【００６６】
ステップＳ１１４においてＮＯと判断されれば、ステップＳ１１４においてＹＥＳと判断されるまで、アドレスを変えてステップＳ１０１からステップＳ１１４までが繰り返される。以上が、全体のフローである。
【００６７】
上述のように、本発明の一実施の形態に係る半導体集積回路装置１は、テスタ２００に所定のプログラミングを行うことにより、テスタ２００から提供されるテストパラメータに基づいて、テスト担当者が人為的な処理を行うことなく効率的にテストができる。そして、アドレス毎に、テストパラメータの固定値のパラメータのビットだけを変更したテストを自動的に行うことができる。ここで、所定のプログラミングとは、予め定められたテストパラメータの入力順を基に、テストパラメータが与えられるアドレス毎に、トリミング処理が終了したか否かを判断し、トリミング処理が終了した時点で、半導体集積回路装置１に対してテスタ２００からマスク生成コマンドを出力するようにプログラミングすることである。
【００６８】
以上本発明の一実施の形態に係る半導体集積回路装置１とテスタによって、試験装置から、半導体集積回路装置の所定のアドレスに対する第１のテストパラメータを前記半導体集積回路装置に入力してテストし、前記半導体集積回路装置から送信された前記アドレスに対する前記第１のテストパラメータによるテスト結果を受信して、前記アドレスについてテストパラメータのビット毎にトリミング処理が終了したか否かを前記試験装置において判断し、前記試験装置から、所定のコマンド及び前記アドレスに対する第２のテストパラメータを前記半導体集積回路装置に入力してテストし、前記半導体集積回路装置から送信された前記アドレスに対する前記第２のテストパラメータによるテスト結果を受信して、前記アドレスについてテストが終了したか否かを前記試験装置において判断し、前記アドレスが最終アドレスであるか否かを前記試験装置において判断し、前記それぞれの判断において合格と判断されるまで前記それぞれの処理を繰り返すことを特徴とする半導体集積回路装置のテスト方法、が提供される。
【００６９】
以上説明したように、本発明の一実施の形態に係る半導体集積回路装置１とテスタによって、人為的にテストパラメータの固定値のパラメータのビットをセットし直すことが不要なテスト方法が提供される。そして、これによって、テスト時間が大幅に短縮可能なテスト方法が提供される。
【００７０】
（第２の実施の形態）
本発明に係る半導体集積回路装置１の別の実施の形態について説明する。本発明の第２の実施の形態は、図１に示した本発明の第１の実施の形態に係る半導体集積回路装置１において、セレクタ回路３を構成するマルチプレクサ回路を、アンド回路に変更した例を説明するものである。セレクタ回路３以外の半導体集積回路装置１の他の構成は、上述した第１の実施の形態と同様であるので、説明を省略する。
【００７１】
本発明の第２の実施の形態に係る半導体集積回路装置１は、図１に示したアドレスレジスタ９０の内部に、アンド回路からなるセレクタ回路３を有する。そしてセレクタ回路３には、テスタ２００からのマスク生成コマンドを受けたマスク信号生成指示回路２の指示によって制御回路２０で生成されたマスク信号が入力される。但し、セレクタ回路３の配置位置は、これに限定されず、アドレスレジスタ９０の外部に独立して配置しても良い。
【００７２】
図７は、本発明の第２の実施の形態に係る半導体集積回路装置１のラッチ回路５とアンド回路からなるセレクタ回路３とを拡大して示す模式図である。図４と同様の理由で、図７においてもアドレスレジスタ９０の図示を省略している。図７に示すように、前記セレクタ回路３を構成するアンド回路の一方の入力（以下、入力Ａと記す。）には、テスタ２００のマスク生成コマンドを受けたマスク信号生成指示回路２の指示によって、制御回路２０で生成されたマスク信号が入力される。一方、アンド回路の他の入力（以下、入力Ｂと記す。）には、ＣＬＫ信号が入力される。出力（以下、出力Ｙと記す。）は、例えば、入力Ａ、入力Ｂが全て“１”のときに “１”が出力され、他の場合には“０”が出力される。但し、これは一例であり、適宜変更され得る。
【００７３】
上述したように、ラッチ回路５は、ＣＬＫ信号の立ち上がりエッジにおいて入力されたデータを出力し、ＣＬＫ信号の１周期の間、同じデータを保持する。従って、所定のタイミングでＣＬＫ信号を止めて、ＣＬＫ信号の立ち上がりエッジが以後発生しないように制御すれば、ラッチ回路５は、ＣＬＫ信号が止められる直前のＣＬＫ信号の立ち上がりエッジで入力されたデータを保持し続け、同じデータを出力し続けることになる。
即ち、一度ＣＬＫ信号が立ち上がって、立ち上がりエッジにおいて入力されたデータがラッチ回路５にストアされた後、再度ＣＬＫ信号が立ち上がる前にＣＬＫ信号を止めると、以後入力されるデータに拘わらず、ストアされたデータが出力されることになる。従って、テストパラメータのビット毎に、トリミング処理が行われたデータがラッチ回路５にストアされた直後に、当該ビットに対応するラッチ回路５のＣＬＫ信号を止めてやれば、以後ＣＬＫ信号が再度立ち上げられて当該ラッチ回路５に異なるデータがストアされるまでは、ストアされたトリミング処理が行われた同じデータを出力し続ける。
【００７４】
具体的には、上述した図６に示したテストフローのステップＳ１０５において、当該パラメータのビットについて、ステップＳ１０２においてトリミング処理が行われ、トリミング処理されたデータがラッチ回路５にストアされたことを、テスタ２００で受信したテスト結果から判断する。そして、ステップＳ１０７において、テスタ２００から、マスク生成コマンドを出力し、前記コマンドを受信したマスク信号生成指示回路２の指示によって、制御回路２０がマスク信号を生成する。制御回路２０は、次のＣＬＫ信号の立ち上がりの前に、前記マスク信号をトリミング処理が終了したテストパラメータのビットに対応するラッチ回路５に転送する。
【００７５】
ここで、転送された本第２の実施の形態に係るマスク信号は、所定の期間中、即ち、テストパラメータのビットについて、トリミング処理終了後当該アドレスに対してテストパラメータが入力される期間中、“０”レベルを維持するように制御される信号である。従って、このマスク信号とＣＬＫ信号とが入力されたセレクタ回路３は、ＣＬＫ信号のレベルに拘わらず、前記期間中はラッチ回路５に対するＣＬＫ信号として“０”を出力し続けることになり、ＣＬＫ信号が止まった状態となる。
【００７６】
パラメータのビット毎に、かかる制御を行うことにより、トリミング処理されたパラメータのビットについては、アドレスが変更されるまで、上書処理がされないことが実現される。言い換えれば、テストパラメータの固定値のビットのみ変更することができる。即ち、本発明の第１の実施の形態に係る半導体集積回路装置１と同様に、本第２の実施の形態に係る半導体集積回路装置１も、トリミング処理されたパラメータのビットを上書処理せず、固定値のパラメータのビットだけを選択的に上書処理して変更することができる。
【００７７】
以上説明したように、本発明の実施の形態２に係る半導体集積回路装置１は、製品出荷時のパラメータによるテストにおいて、アドレス毎にトリミングが必要なパラメータと固定値のパラメータとが組み合わされたパラメータによって、固定値のパラメータだけを変更させてテストする場合に、固定値のパラメータの変更に伴って当該アドレスに対して最適にトリミングされたパラメータが一緒に消去されることを防止し、固定値のパラメータのみが変更されるように制御することで、半導体集積回路装置１の出荷時のテスト時間を大幅に短縮することができる。また、それによって、半導体集積回路装置１の製造コスト削減を図ることができる。更に、テスタ２００の種類に影響されずに製品出荷時のパラメータによるテストをすることができる。
【００７８】
なお、セレクタ回路は、アドレスレジスタと複数のラッチ回路との間に配置され、入力端がアドレスレジスタ及び制御回路と接続され、出力端が複数のラッチ回路のそれぞれと接続されるように構成されてもよい。
【００７９】
（第３の実施の形態）
本発明に係る半導体集積回路装置１の更に別の実施の形態について説明する。本発明の第３の実施の形態は、図１に示した本発明の第１の実施の形態に係る半導体集積回路装置１において、セレクタ回路３を構成するマルチプレクサ回路を、第２の実施の形態と同様にアンド回路に変更した例を説明するものである。但し、第２の実施の形態と異なり、セレクタ回路３を用いて、テストパラメータのビット毎に、ラッチ回路５に入力されるアドレス信号を止めるものである。本発明の第３の実施の形態に係る半導体集積回路装置１の他の回路構成は、上述した本発明の第１の実施の形態及び第２の実施の形態と同様であるので、説明を省略する。また、セレクタ回路３の配置位置は、第１及び第２の実施の形態と同様に、アドレスレジスタ９０の内部に限定されない。
【００８０】
図８は、本発明の第３の実施の形態に係る半導体集積回路装置１のラッチ回路５とアンド回路からなるセレクタ回路３とを拡大して示す模式図である。図８においても、図４及び図６と同様に、アドレスレジスタ９０の図示を省略している。図８に示すように、前記セレクタ回路３を構成するアンド回路の一方の入力（以下、入力Ａと記す。）には、テスタ２００のマスク生成コマンドを受けらマスク信号生成指示回路２の指示によって、制御回路２０で生成されたマスク信号が入力される。一方、アンド回路の他の入力（以下、入力Ｂと記す。）には、アドレス信号（以下、ＡＤＤと記す。）が入力される。出力（以下、出力Ｙと記す。）は、例えば、入力Ａ、入力Ｂが全て“１”のときに“１”が出力され、他の場合には“０”が出力される。但し、これは一例であり、適宜変更され得る。
【００８１】
テストパラメータは、テスタ２００から半導体集積回路装置１のアドレスを指定して入力される。例えば、アドレスαを指定して、４ビットのテストパラメータが入力され、同じアドレスαに対して、前記４ビットのテストパラメータのうちの固定値のパラメータのビットが変更された次のテストパラメータが入力される。即ち、同じアドレスαに対して固定値のパラメータのビットが変更されて順次入力され、アドレスαに対するパラメータの入力が終了するとアドレスを変えて同じ動作が繰り返される。このアドレスを指定するのが、外部テスタ２００からデータ入出力回路７０を介してアドレスレジスタ９０に転送され、アドレスレジスタ９０からラッチ回路５を介して、ロウデコーダ３０及びカラムデコーダ６０に転送されるＡＤＤ信号である。
【００８２】
上述したように、ラッチ回路５は、パラメータのビット毎に、ＣＬＫ信号の立ち上がりエッジで入力されたテスト結果をストアし、テスタ２００に出力する。従って、ストアされたテスト結果には、アドレス情報が含まれる。ラッチ回路５にストアされたアドレス情報を含むテスト結果は、同じアドレスに対して入力される次のテストパラメータによって上書処理される。よって、入力される次のテストパラメータのアドレス情報を止めてやることで、当該次のアドレス情報によって、ストアされたテスト結果が上書処理されることを回避することができる。即ち、これによって、ストアされたテスト結果のアドレスに対して、またテストパラメータとしてこのテスト結果が提供されることになる。これをパラメータのビット毎に制御し、トリミング処理されたパラメータのビットについてはアドレス信号を止め、固定値のパラメータのビットについてはアドレス信号を止めない制御を行う。これによって、トリミング処理されたパラメータのビットについて上書処理を回避し、固定値のパラメータのビットだけテストパラメータを変更することが可能となる。
【００８３】
具体的には、上述した図６に示したテストフローのステップＳ１０５において、当該パラメータのビットについて、ステップＳ１０２においてトリミング処理が行われ、トリミング処理されたデータがラッチ回路５にストアされたことを、テスタ２００で受信したテスト結果から判断する。そして、ステップＳ１０７において、テスタ２００から、マスク生成コマンドを出力し、前記コマンドを受信したマスク信号生成指示回路２の指示によって制御回路２０はマスク信号を生成して、次のテストパラメータの入力と同時にセレクタ回路３に転送する。
【００８４】
ここで、転送された本第３の実施の形態に係るマスク信号は、所定の期間中、即ち、テストパラメータのビットについてトリミング処理終了後当該アドレスに対するテストパラメータが入力される期間中、“０”レベルを維持するように制御される信号である。従って、このマスク信号とＡＤＤ信号とが入力されたセレクタ回路３は、ＡＤＤ信号のレベルに拘わらず、この期間中はラッチ回路５のＡＤＤ信号として“０”を出力し続けることになり、ＡＤＤ信号が止まった状態となる。ラッチ回路５は、当該アドレスに対するテストパラメータとして、ストアされているトリミングデータが含まれたテスト結果データを出力し続ける。そして、結果として、入力されるテストパラメータに拘わらず、テストパラメータの当該ビットについては上書処理されないことが実現される。言い換えれば、トリミング処理されたパラメータのビットをマスクし、固定値のビットのみを変更することができる。
【００８５】
以上説明したように、本発明の実施の形態３に係る半導体集積回路装置１は、製品出荷時のパラメータによるテストにおいて、アドレス毎にトリミングが必要なパラメータと固定値のパラメータとが組み合わされたパラメータによって、固定値のパラメータだけを変更させてテストする場合に、固定値のパラメータの変更に伴って当該アドレスに対して最適にトリミングされたパラメータが一緒に消去されることを防止し、固定値のパラメータのみが変更されるように制御することで、半導体集積回路装置１の出荷時のテスト時間を大幅に短縮することができる。また、それによって、半導体集積回路装置１の製造コスト削減を図ることができる。更に、テスタ２００の種類に影響されずに製品出荷時のパラメータによるテストをすることができる。
【００８６】
なお、セレクタ回路は、アドレスレジスタと複数のラッチ回路との間に配置され、入力端がアドレスレジスタ及び制御回路と接続され、出力端が複数のラッチ回路のそれぞれと接続されるように構成されてもよい。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施の形態に係る半導体集積回路装置１の概略構成図である。
【図２】図１に示す半導体集積回路装置１のメモリセルアレイ１０の概略構成図である。
【図３】本発明の一実施の形態に係る半導体集積回路装置１のラッチ回路５を構成するＤＦＦ回路のタイミングチャートである。
【図４】本発明の一実施の形態に係る半導体集積回路装置１の、パラメータによるテストの概念を模式的に示した図である。
【図５】本発明の一実施の形態に係る半導体集積回路装置１のラッチ回路５とセレクタ回路３、及び両者間のデータの流れを模式的に示した図である。
【図６】本発明の一実施の形態に係る半導体集積回路装置１のテスタ２００によるパラメータテスト時のフローチャートである。
【図７】本発明の第２の実施の形態に係る半導体集積回路装置１のラッチ回路５とアンド回路からなるセレクタ回路３とを拡大して示す模式図である。
【図８】本発明の第３の実施の形態に係る半導体集積回路装置１のラッチ回路５とアンド回路からなるセレクタ回路３とを拡大して示す模式図である。
【図９】テスト方法の例（例１及び例２）の概念を模式的に示した図である。
【符号の説明】
【００８８】
１：半導体集積回路装置
２：信号生成指示回路
３：セレクタ回路
５：ラッチ回路
１０：メモリセルアレイ
２０：制御回路
５０：データ書き換え／読み出し回路（ページバッファ）
７０：データ入出力回路
９０：アドレスレジスタ
２００：試験装置（テスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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