(57)【要約】      （修正有）【課題】コスト効率の高い製造プロセスと、これにより得られた電荷蓄積層と制御ゲートとの間の誘電体の絶縁特性が改良された不揮発性デバイスとを提供する。【解決手段】不揮発性メモリデバイス２０の製造方法において、電荷が蓄積される層３の上部層の上に、ＤｙＳｃＯのシリコン酸化物消費材料の層を成長させる工程を含む。また、ポリシリコン間／ブロッキング誘電体４１，４２が、電荷が蓄積される層３の上部層の上に、ＤｙＳｃＯのシリコン酸化物消費材料の層を含み、シリコン酸化物消費材料が上部層の少なくとも一部を消費した不揮発性メモリデバイス。【選択図】図４
2009200473.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリデバイスの製造方法であって、
ａ）２つのドープされた領域の間にチャネルを含む基板を提供する工程と、
ｂ）チャネルの上に第１誘電体を形成する工程であって、第１誘電体はトンネル誘電体として機能する予め決められた特性を有する工程と、
ｃ）トンネル誘電体の上に電荷蓄積層を形成する工程であって、電荷蓄積層はその層に電荷の蓄積を可能にする予め決められた特性を有し、シリコン酸化物を含む上部層を含む工程と、
ｄ）シリコン酸化物消費材料を含む第２誘電体を、電荷蓄積層の上の電荷蓄積層の上部層の上に形成する工程であって、第２誘電体は、第２誘電体を通る電荷電流を最小にする予め決められた特性を有する工程と、
ｅ）第２誘電体の上に制御ゲートを形成する工程と、
ｆ）デバイスに、予め決められた熱量が与えられる堆積後の熱処理を行い、シリコン酸化物消費材料が電荷蓄積層の上部層の少なくとも一部を消費する工程と、を含む不揮発性メモリデバイスの製造方法。
【請求項２】
シリコン酸化物消費材料の層が、実質的に第２誘電体の全体を形成することを特徴とする請求項１に記載の方法。
【請求項３】
ｄ）の工程が、更に、シリコン酸化物消費材料の層の上に、ｌｏｗ−ｋ材料の層を成長させる工程を含むことを特徴とする請求項１に記載の方法。
【請求項４】
ｄ）の工程が、更に、ｌｏｗ−ｋ材料の層の上に、シリコン酸化物消費材料からなる他の層を成長させる工程を含むことを特徴とする請求項３に記載の方法。
【請求項５】
第２誘電体に上に形成される制御ゲートは、高い仕事関数の金属ゲートであることを特徴とする請求項１に記載の方法。
【請求項６】
シリコン酸化物消費材料は、希土類材料を含むことを特徴とする請求項１に記載の方法。
【請求項７】
シリコン酸化物消費材料は、ディスプロシウムスカンジウム、ＤｙＳｃＯであることを特徴とする請求項６に記載の方法。
【請求項８】
予め決められた熱長を与える工程は、デバイスを、所定の時間、８００℃と１０００℃の間の温度にする工程を含むことを特徴とする請求項１に記載の方法。
【請求項９】
不揮発性メモリデバイスであって、
２つのドープされた領域の間にチャネルを含む基板と、
チャネルの上の第１誘電体であって、第１誘電体はトンネル誘電体として機能する予め決められた特性を有する第１誘電体と、
トンネル誘電体の上の電荷蓄積層であって、電荷蓄積層はその層に電荷の蓄積を可能にする予め決められた特性を有し、シリコン酸化物を含む上部層を含む電荷蓄積層と、
電荷蓄積層の上の上部層の上のシリコン酸化物消費材料の層を含み、これによりシリコン酸化物消費材料は上部層の少なくとも一部を消費した電荷蓄積層の上の第２誘電体であって、第２誘電体を通る電荷電流を最小にする予め決められた特性を有する第２誘電体と、
第２誘電体の上の制御ゲートと、を含む不揮発性メモリデバイス。
【請求項１０】
シリコン酸化物消材料は、実質的に第２誘電体の全体を形成することを特徴とする請求項９に記載の不揮発性メモリデバイス。
【請求項１１】
第２誘電体は、シリコン酸化物消費材料の層の上の、ｌｏｗ−ｋ材料の層を含むことを特徴とする請求項９に記載の不揮発性メモリデバイス。
【請求項１２】
第２誘電体は、ｌｏｗ−ｋ材料の層の上の、シリコン酸化物消費材料からなる他の層を含むことを特徴とする請求項９に記載の不揮発性メモリデバイス。
【請求項１３】
制御ゲートは、高い仕事関数を有する材料から形成されることを特徴とする請求項９に記載の不揮発性メモリデバイス。
【請求項１４】
仕事関数は、約４ｅＶまたはそれ以上であることを特徴とする請求項１３に記載の不揮発性メモリデバイス。
【請求項１５】
シリコン酸化物消費材料は、希土類材料を含むことを特徴とする請求項９に記載の不揮発性メモリデバイス。
【請求項１６】
シリコン酸化物消費材料は、ディスプロシウムスカンジウム、ＤｙＳｃＯであることを特徴とする請求項９に記載の不揮発性メモリデバイス。
【請求項１７】
不揮発性メモリデバイスであって、
２つのドープされた領域の間にチャネルを含む基板と、
チャネルの上の第１誘電体であって、第１誘電体はトンネル誘電体として機能する予め決められた特性を有する第１誘電体と、
トンネル誘電体の上の電荷蓄積層であって、電荷蓄積層はその層に電荷の蓄積を可能にする予め決められた特性を有する電荷蓄積層と、
電荷蓄積層の上のシリコン酸化物消費材料の層を含む第２誘電体であって、第２誘電体を通る電荷電流を最小にする予め決められた特性を有する第２誘電体と、
第２誘電体の上の制御ゲートと、を含む不揮発性メモリデバイス。
【請求項１８】
シリコン酸化物消材料は、実質的に第２誘電体の全体を形成することを特徴とする請求項１６に記載の不揮発性メモリデバイス。
【請求項１９】
第２誘電体は、シリコン酸化物消費材料の層の上の、ｌｏｗ−ｋ材料の層を含むことを特徴とする請求項１６に記載の不揮発性メモリデバイス。
【請求項２０】
第２誘電体は、ｌｏｗ−ｋ材料の層の上の、シリコン酸化物消費材料からなる他の層を含むことを特徴とする請求項１６に記載の不揮発性メモリデバイス。
【請求項２１】
制御ゲートは、高い仕事関数を有する材料から形成されることを特徴とする請求項１６に記載の不揮発性メモリデバイス。
【請求項２２】
仕事関数は、約４ｅＶまたはそれ以上であることを特徴とする請求項２１に記載の不揮発性メモリデバイス。
【請求項２３】
シリコン酸化物消費材料は、希土類材料を含むことを特徴とする請求項１６に記載の不揮発性メモリデバイス。
【請求項２４】
シリコン酸化物消費材料は、ディスプロシウムスカンジウム、ＤｙＳｃＯであることを特徴とする請求項２３に記載の不揮発性メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリデバイスの製造方法に関し、特に、そのようなデバイスの電荷蓄積層と制御ゲートの間の誘電体、および得られた不揮発性メモリデバイスに関する。
【背景技術】
【０００２】
一般的にポリシリコンが電荷蓄積媒体として使用されるフローティングゲート不揮発性メモリセルでは、誘電体はポリシリコン間誘電体（interpoly dielectric: IPD）として知られている。従来の不揮発性メモリセルのポリシリコン間誘電体は、ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２（ＯＮＯ）スタックに基づくもので、１０ｎｍより小さい等価酸化膜厚（ＥＯＴ）への拡張性に欠けていた。ｈｉｇｈ−ｋ誘電体材料がフローティングゲートメモリのポリシリコン間誘電体に使用された場合、例えばＳｉＯ２のようなｌｏｗｅｒ−ｋ材料が、ｈｉｇｈ−ｋ誘電体材料とシリコンのフローティングゲートの間に形成されないように注意を払う必要がある。ｌｏｗｅｒ−ｋ材料のこの下部層は、ｈｉｇｈ−ｋ材料の上部層より低い誘電率を有する。ｌｏｗｅｒ−ｋ／ｈｉｇｈ−ｋの組み合わせ層のスタックは、意図しないいわゆるバリオット効果（Variot effect）を発生させる。この効果についてはＥＰ−Ａ−１２５３６４６で検討されている。
【０００３】
バリオット効果が存在すると、バリオット効果は、プログラミング中に電荷が電荷蓄積ゲートに注入される場合に、ポリシリコン間誘電体を通る寄生電荷リークにより、十分に大きな閾値電圧Ｖｔレベルのシフトを達成するための不揮発性メモリの能力を低減させる。このように、閾値Ｖｔウインドウは、多層セル動作を確実にするのに十分ではない。
【発明の概要】
【０００４】
本発明の目的はコスト効率の高い製造プロセスと、これにより得られた電荷蓄積層と制御ゲートとの間の誘電体の絶縁特性が改良された不揮発性デバイスとを提供することである。
【０００５】
本発明は、フローティングゲート型とともに、製造プロセス中にシリコン酸化物含有層が電荷蓄積位置の上に形成される電荷トラップ型の不揮発性メモリデバイスに適用される。これにより、ここで使用される「電荷蓄積層」は、導電性のフローティングゲートまたは電荷トラップ層、即ち不連続な電荷蓄積サイトを有する層を言う。シリコン酸化物含有層は、意図してまた意図せずに（例えば、不可避的なプロセス条件の結果として）存在する。電荷蓄積媒体の上の第２誘電体は、ポリシリコン間誘電体（フローティングゲートの場合）またはブロッキング誘電体（電荷トラップ層の場合）でも良い。
【０００６】
本発明の目的は、第２誘電体または少なくとも電荷蓄積層の上の界面の層として、ＳｉＯ消費材料、好適には、ディスプロシウムスカンジウム（dysprosium scandate）または希土類材料を含む他の材料を用い、不揮発性メモロデバイスに、予め決められた熱が与えられる堆積後の熱処理を行い、ＳｉＯ消費材料が、表面において少なくともＳｉＯの一部を消費することにより達成される。熱量の適用は、ＳｉＯ消費材料の消費特性を達成するのに十分な、予め決められた温度に予め決められた時間、デバイスがさらされることを意味する。ＳｉＯ消費材料の使用は、電荷蓄積層の上面のＳｉＯ含有層の界面が、完成したデバイスにおいて少なくとも部分的に消費される性質を有する。これは、得られた不揮発性メモリデバイスの誘電体中の寄生バリオット効果を防止または少なくとも低減し、より広いｈｉｇｈ−Ｖｔウインドウとデバイスの拡張性を確実にする。
【０００７】
ここで使用したように、ディスプロシウムスカンジウムおよびその省略であるＤｙＳｃＯは、化学量論式ＤｙＳｃＯ３を有する材料であると共に、例えば、ディスプロシウム酸化物とスカンジウム酸化物とを様々な比率で混合した他の非化学量論的な変形、即ちＤｙ、Ｓｃ、およびＯの可能な化合物を表すのに使用される。
【０００８】
本発明の方法では、堆積後の熱処理は、（約）６００℃より高い温度、好適には（約）６００℃と（約）１２００℃との間の温度、より好適には（約）６００℃と（約）１０００℃との間の温度で行われる。更に好適には、熱処理は、（約）８００℃より高い温度、好適には（約）８００℃と（約）１２００℃との間の温度、より好適には（約）８００℃と（約）１０００℃との間の温度で行われる。
【０００９】
更なる具体例では、ｌｏｗ−ｋ材料は、ｈｉｇｈ−ｋ層（即ち、ｋ＞ｋＳｉＯ２）であるＤｙＳｃＯ層と、制御ゲートとの間に形成しても良い。第２誘電体は、更に、ｌｏｗ−ｋ材料の上に第２ＤｙＳｃＯ層を含んでも良く、この結果、実質的にＳｉＯフリーの不揮発性メモリデバイスとなる。制御ゲートは、好適には、誘電体／制御ゲート界面においてフェルミ順位を独立して制御できる高仕事関数金属で形成され、ｈｉｇｈ−ｋ層は窒化されても良い。
【図面の簡単な説明】
【００１０】
本発明は、以下の記載と添付図面により、更に明確になる。
【００１１】
【図１】界面層の膜厚の減少に伴うｈｉｇｈ−Ｖｔウインドウの増加を示す。
【図２】界面酸化物の膜厚の減少に伴い、寄生ＶＡＲＩＯＴ効果が非常に抑制される事実によりこれを説明する。
【図３】本発明にかかる不揮発性メモリデバイスの第１の具体例を示す。
【図４】本発明にかかる不揮発性メモリデバイスの第２の具体例を示す。
【図５】本発明にかかる不揮発性メモリデバイスの第３の具体例を示す。
【図６ａ】異なる温度でアニールした、堆積したまま（as deposited）の誘電体の物理的膜厚のばらつきを示す。
【図６ｂ】約６００℃から約１０００℃の異なるアニール工程での、堆積したままのＡＬＤ−Ｌａ２Ｏ３の膜厚のばらつみを示す。
【図７】Ｏ２（●：丸）またはＮ２（▲：三角）中でアニールしたＤｙＳｃＯｘの標準化された膜厚の増加（ｔａｎｎｅａｌｅｄ−ｔｄｅｐ）／ｔｄｅｐを示す。ここで、ｔａｎｎｅａｌｅｄは約１０００℃で熱アニールした後の膜厚であり、ｔｄｅｐは層の堆積したままの膜厚である。
【図８】異なる熱処理（温度および時間）の後の、約１０ｎｍＤｙＳｃＯｘ層の標準化された膜厚の増加を示す。
【図９】堆積させたままの膜厚の関数として、１０００℃でＤｙＳｃＯｘ層をアニールした後の、標準化された膜厚の増加（ｔａｎｎｅａｌｅｄ−ｔｄｅｐ）／ｔｄｅｐ（●：丸）と絶対膜厚の増加（▲：三角）を示す。
【図１０】アニール時間の関数として、１０００℃でＤｙＳｃＯｘ層をアニールした後の、標準化された膜厚の増加（ｔａｎｎｅａｌｅｄ−ｔｄｅｐ）／ｔｄｅｐを示す。ここで、Ｄｙリッチ（約７５％Ｄｙ）（●：丸）、Ｓｃリッチ（約２５％Ｄｙ）（■：□）である。
【図１１】２つの異なる化合物について、Ｄｙ濃度（％）の関数として相対膜厚の増加（％）を示す。ここで、ＤｙＨｆＯｘ（■：四角）、ＤｙＳｃＯｘ（●：丸）である。
【発明を実施するための形態】
【００１２】
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００１３】
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、連続的、時間的順序を表す必要はない。用語は、適当な状況下で入替え可能であり、本発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【００１４】
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できる。
【００１５】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００１６】
本発明は、フローティングゲート型とともに、製造プロセス中にシリコン酸化物（ＳｉＯ）含有層が電荷蓄積位置の上に形成される電荷トラップ型の不揮発性メモリデバイスに適用される。シリコン酸化物含有層は、意図してまたは意図せずに（例えば、不可避的なプロセス条件の結果として）存在する。本発明にかかる不揮発性メモリデバイスの例は、ポリシリコンフローティングゲートを有するデバイス、シリコン窒化物電荷トラップ層またはシリコンナノ結晶やｈｉｇｈ−ｋシリコンベース電荷トラップ層のようなシリコンを含む他の層を有するデバイスである。
【００１７】
本発明は、ＤｙＳｃＯのようなｈｉｇｈ−ｋ誘電体が堆積された後（ポストデポジション）の熱処理による独特の材料特性を利用する。特に、与えられた熱量は十分に高くすることにより、下層の電荷蓄積層とｈｉｇｈ−ｋ自身の間に配置されるＳｉＯベース界面層は、「消費」することができ、界面に、例えばＤｙＳｃＯ（Ｄｙ−、Ｓｃ−シリサイド）層のようなシリサイド層を形成する。図１および図２は、理論的な結果を示し、これを支持する追加の説明を与える。特に、図１はＳｉＯ界面層の膜厚が減少した場合に、どのようにｈｉｇｈ−Ｖｔウインドウがどのように増加するかを示し、より多くの注入された電荷が電荷蓄積層に残るという事実を示す。それらの結果は、１つの薄いｌｏｗｅｒ−ｋ誘電体層、この場合はＳｉＯと、ｈｉｇｈ−ｋ誘電体層とからなるポリシリコン間誘電体（ＩＰＤ）に対して同一の電気等価酸化膜厚（ＥＯＴ）を仮定して得られる。薄い界面層の膜厚を１ｎｍから０ｎｍに低減した場合（界面層が存在せず、ＩＰＤは単にｈｉｇｈ−ｋ層のみからなる場合）、最大レベルのＶｔがプログラミングプロセス中に得られる。挿入図は、様々な界面層の膜厚に対応する最大Ｖｔを示し、ここでは所定のプログラミング条件での閾値電圧（Ｖ）のシフトは、界面層の膜厚の増加に伴って減少する。
【００１８】
図２は、ポリシリコン間誘電体（ＩＰＤ）４のｌｏｗｅｒ−ｋ界面層の異なる膜厚に対する、電荷蓄積層３、ポリシリコン間誘電体４、および制御ゲート電極５のバンドダイアグラム（Ｉ、ＩＩ、ＩＩＩ）を示す。図２において、実線（continuous line）Ｉはプログラミング中のＩＰＤ４上の従来の状態を示し、ｌｏｗｅｒ−ｋ界面ＳｉＯ（ＩＰＤ４の左部分）の存在により望まずに低減されたエネルギーバリアを有する。ここでは、プログラミング中にフローティングゲート上に蓄積された過剰の電子は、ｈｉｇｈ−ｋ層の伝導帯中に直接注入される。これは、フローティングゲートの上に蓄積された過剰の電子が、制御ゲート５に達するために、ＩＰＤ４のｌｏｗｅｒ−ｋ部分を通るトンネルが必要であるからである。点線（dashed line）ＩＩは、ｌｏｗ−ｋ界面層の膜厚が低減された場合の状態を示す。小さなポテンシャル低下の薄いｌｏｗ−ｋ層により、プログラミング状態のスタックのｈｉｇｈ−ｋ層により示されたエネルギーバンドは増加し、フローティングゲートの上に蓄積された電子はｈｉｇｈ−ｋ層の伝導帯に直接注入されない（点Ａは、点Ｂに移動した）。この状態で、過剰の電子はＩＰＤ４のｌｏｗｅｒ−ｋ部分だけでなく、ＩＰＤ４のｌｏｗｅｒ−ｋ部分の少なくとも一部を通ってトンネルする必要がある。この結果、バリオット効果が低減され、これによりＩＰＤを通る寄生リークも低減できる。点線（dotted line）ＩＩＩは、ＩＰＤ４のために使用されたＤｙＳｃＯを有し、界面のＳｉＯが殆ど完全に消費された状態を示す。薄い界面ＳｉＯ層のみが残るかもしれないが、点線ＩＩＩで示されるように、エネルギーバリアは平均して実質的に増加してバリオット効果は無い。
【００１９】
図３〜図５は、この特徴がフラッシュメモリに利用された３つの可能な方法を示す。３つの図面のそれぞれにおいて、不揮発性メモリセル１０、２０、３０が示され、それぞれは２つのドープされた領域１１（ソースとドレイン）の間のチャネル１を有する基板、チャネル１の上の絶縁層２、即ちトンネル誘電体スタック、誘電体層２の上の（シリコン）電荷蓄積層３、電荷蓄積層３の上のＩＰＤ４、およびＩＰＤ４の上の制御ゲート５を含む。それぞれの層２〜５は、１またはそれ以上の副層（sub-layer）を含んでも良い。コンタクト１２はドープされた領域１１、基板１の底部、および制御ゲートの上に形成される。
【００２０】
図３は、単層のＤｙＳｃＯのＩＰＤ４を有するセル１０を示す。好適な膜厚の範囲は、例えば１２〜３０ｎｍである。
【００２１】
図４は、２層のＤｙＳｃＯ／Ｌｏｗ−ｋのＩＰＤを有するセル２０を示す。ここで、ｌｏｗ−ｋは、例えばＳｉＯ２やＡｌ２Ｏ３等、またはこれらの組み合わせである。４２はＤｙＳｃＯ層、４３はｌｏｗ−ｋ層である。この具体例は、好適には高い仕事関数の金属ゲート５を備える。ＤｙＳｃＯ層の好適な膜厚範囲は５〜１５ｎｍであり、ｌｏｗ−ｋ層は２〜６ｎｍまたは２〜８ｎｍである。
【００２２】
図５は、３層のＤ／Ｎ／ＤのＩＰＤを有するセル３０を示す。ここで、ＤはＤｙＳｃＯ、Ｎは窒化物または他の比較的ｌｏｗ−ｋの材料である。図中、４３と４５はＤｙＳｃＯ層を示し、４４は比較的ｌｏｗ−ｋの層を示す。これは、ＳｉＯフリーのスタックであり、１０ｎｍ以下の電気膜厚に小型化できる（例えば、Ｄ／Ｎ／Ｄ＝［５−１２］／［３−８］／［５−１２］ｎｍ）。例えば２層酸化物（例えば、ディスプロシウム酸化物またはスカンジウム酸化物）のＤｙＳｃＯは電荷をトラップでき、それゆえに、スタックの上部Ｄ層と下部Ｄ層で電界を分けることができる。
【００２３】
ＤｙＳｃＯの代わりに、当業者に知られた他のＳｉＯ消費材料を用いても良い。いくつかの具体例では、ＳｉＯ消費材料の層４、４２、４３、４５は、例えばこれらに限定されないが、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、またはＹｂ、およびそれらの組み合わせを含むランタン系列の一つのような希土類（ＲＥ）金属の一つを含む。幾つかの具体例では、この層は、Ｌａ、Ｙ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｄｙ、Ｅｒ、Ｙｂおよびそれらの組み合わせの酸化物を含む。層４、４２、４３、４５は、更に、例えばＡｌ、Ｈｆ、またはＳｃのような変調元素を、例えば約５０％の比率で含んで、層の熱安定性を増加させても良い。変調要素は、（例えばＡｌのような）増加元素（enhancer element）でも良く、これにより、例えば希土類材料とシリコン酸化物界面層との間に反応が高められる。例えば、Ａｌは、約７５％より少ないＡｌ：（Ａｌ＋ＲＥ）比率で希土類材料に加えることができる。いくつかの具体例では、しかしながら、ディスプロシウムスカンジウムが、優秀な絶縁性と、誘電体／Ｓｉ界面特性の観点から使用される。
【００２４】
特に、図３〜５のデバイスの製造方法は、
電荷蓄積層３の上、ＳｉＯを含みまたはＳｉＯからなる上部層を、意図してまたは意図せずに形成する工程と、
上部層の上に、ブロッキング／ポリシリコン間誘電体自身として（図３）、またはブロッキング／ポリシリコン間誘電体の底部層として（図４〜５）、希土類酸化物含有（ＲＥＯ）層４、４２、４５を（直ぐに）形成する工程と、
ブロッキング／ポリシリコン間誘電体の上に、制御ゲート電極を形成するために、少なくとも１つの適当な材料の層を形成する工程と、
制御ゲート電極を形成するのに適した材料を形成した後に、ＳｉＯ含有上部層とＲＥＯ層との間で、少なくとも部分的に反応を起こさせるために所定の条件でアニール工程を行い、希土類シリケイト（ＲＥＳ）層を形成する工程と、を含む。
【００２５】
本発明によれば、制御ゲート電極を形成するのに適した材料を形成する前に、（結果としてＲＥＳの形成となる）アニール工程を行わないのが好ましい。アニール工程は、制御ゲート電極の形成直後に行うのが好ましい。好適には、アニール工程は堆積後のアニール工程であり、予め決められた熱量が供給される。図３に示されたデバイスの製造は、アニール工程を行う前に、制御ゲート電極を形成するのに適した材料を形成する工程を含む。図５の場合、アニール工程の条件は、アニール中に、例えばシリコン酸化物のようなｌｏｗｅｒ−ｋ層４１が、例えばＤｙＳｃＯのようなｈｉｇｈ−ｋ層４２の上に成長するように選択される。
【００２６】
熱量の適用は、好適には、デバイスを、予め決められた期間、（約）６００℃より高い温度、好適には（約）６００℃と（約）１２００℃との間の温度、より好適には（約）６００℃と（約）１０００℃との間の温度で行われる。更に好適には、処理は、（約）８００℃より高い温度、好適には（約）８００℃と（約）１２００℃との間の温度、より好適には（約）８００℃と（約）１０００℃との間の温度で行われる。いくつかの具体例では、アニール工程は、酸素の無い雰囲気で行われる。
【００２７】
好適には、ＲＥＯ層とＳｉＯ含有上部層は、ＲＥＯ：（ＲＥＯ＋ＳｉＯ）の膜厚比が、約０．０５と約０．４の間、または約０．１と約０．４の間、または約０．２と約０．３５の間、または約０．２と約０．３の間となるように提供される。少なくとも１つの具体例では、Ｄｙ２Ｏ３がＳｉＯ２またはＳｉＯＮの上に形成され、次に、膜厚比が約０．３の場合に、例えば、上層のｈｉｇｈ−ｋ層による下層のｌｏｗｅｒ−ｋ層の消費のような、混合が最も多くなる。
【００２８】
少なくとも１つのＲＥＯ層は、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ、またはＰＶＤを含むがこれらに限定されない当業者に知られた適当な堆積技術により形成されても良い。
【００２９】
もし意図的に形成されるのであれば、ＳｉＯ含有層が、ＭＯＣＶＤ、ＡＬＤ、ＡＶＤ、またはＰＶＤ堆積技術により形成または堆積されても良い。このＳｉＯ含有層は、また、シリコン含有電荷蓄積層の熱酸化により形成されても良い。このＳｉＯ含有層は、また、ＳｉＮ層を形成し、続いてこれを熱酸化してＳｉＯＮ層を形成することによる形成しても良い。
【００３０】
制御ゲート電極５は、Ｗ、Ｔａ、Ｔｌ、Ｒｕ、Ｐｔ、Ｍｏ、およびそれらの組み合わせや化合物、例えばＴｉＮ、ＴａＮ、および／またはＲｕを含んでも良い。
【００３１】
完成した本発明にかかるメモリデバイスは、未反応のＲＥＯを含んでも良い。ＲＥＯ層は、ＲＥＳと、ブロッキング／ポリシリコン間誘電体の上部層との間（図４〜５）、または制御ゲート電極との間（図３）に残っても良い。
【００３２】
本発明にかかるメモリデバイスは、更に、金属層の上に、ポリシリコン間またはブロッキング誘電体と接触したポリＳｉ層を含んでも良い。
【００３３】
好適には、ＳｉＯ含有層は、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ、またはＨｆＳｉＯＮを含み、またはこれらからなる。
【００３４】
好適には、基板１は、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、および／またはＩｎＰ層を含む（またはこれらからなる）。
【００３５】
本発明は、また、有効酸化膜厚ＥＯＴが最も小さくなるＲＥＯ／（ＲＥＯ＋ＳｉＯ）の最適比があるという、驚くべき発見に基づく。もちろん、最適ＲＥＯ／（ＲＥＯ／ＳｉＯ）比から離れた場合、ＥＯＴの増加が、期待されずに観察された。
【００３６】
図６ａは、異なる温度でアニールした場合の、堆積したままのポリシリコン間／ブロッキング誘電体の物理的膜厚のばらつきを示す。Ｘ軸は、ポリシリコン間／ブロッキング誘電体のエリプソメトリ測定された膜厚である。原子層成長（ＡＬＤ）や原子気相成長（ＡＶＤ）のような様々な成長技術が用いられた。膜は、界面のように界面ＳｉＯ２ｘシリコン酸化物の上に形成され、これはエリプソメータの結果からは識別できない。形成された２層膜スタックは、約６００℃と約１０００℃の間の温度で、Ｏ２中でアニールされ、膜厚の増加を明らかに刺激する。ＩＭＥＣ−ｃｌｅａｎの棒グラフは、研究したアニール処理を関数としたシリコン基板の酸化を示す。ＩＭＥＣ−ｃｌｅａｎは、ＳＯＭ（硫酸とオゾンの混合）を用いた有機物の除去と、それに続くＡＰＭ（過酸化アンモニウム）洗浄と、その間の希釈したＨＦ／ＨＣｌとＤＩ（脱イオン）水リンスと、最後のマランゴニ乾燥を含む連続したウエットクリーニングである。
【００３７】
膜厚増加／層反応は熱活性であり、熱量が大きいほど、物理的膜厚は大きくなり、約１０００℃またはそれ以上の温度で完全に展開されることが観察できる。しかしながら、反応の程度、即ち物理的な膜厚の熱量依存性は、含まれる種に明らかに依存し、Ｄｙ（およびＬａ、図１（ｂ）参照）は、Ｓｃ（またはＳｉ）含有膜より、よりたくさん反応する。更に、Ｄｙ含有膜の反応性は、Ｓｃを添加することにより変えることができる。
【００３８】
図６（ｂ）は、約６００℃から１０００℃の異なったアニール工程における、堆積されたままのＡＬＤのＬａ２Ｏ３の膜厚のばらつきを示す。Ｄｙと同様に、Ｌａに対しても、明確な反応性とそれゆえに物理的な膜厚の増加は、熱アニールにおいて観察される。しかしながら、図６（ｂ）から分かるように、Ｌａ２Ｏ３は、以下に示すように、Ｄｙと比較して異なる挙動を示す。
より低い温度（約８００℃）での反応性。
堆積されたままのＬａ２Ｏ３層の膜厚に依存しない、膜厚の増加。
【００３９】
これは、使用された（希土類）元素が、プロセスの最後の結果の最終誘電体層の誘電体特性の制御を援助するパラメータの一つであることを示す。
【００４０】
シリコン酸化物の上に堆積された希土類酸化物（ＲＥＯ）層または層のスタックをアニールした場合、シリケイトの形成は、以下の例の証人となる。
ａ）追加の酸素供給が不存在の場合：図７（Ｎ２雰囲気）に示すように、全誘電体スタックの大きな膜厚変化なしに、ＲＥ酸化物とシリコン酸化物の間の相互拡散により希土類（ＲＥ）酸化層の密度が減少する。
ｂ）酸素源が存在する場合：図７（Ｏ２雰囲気）に示すように、再成長または堆積前にすでに存在したＳｉＯ２に加えて、希土類膜とシリコン酸化膜の間の反応面において、ＳｉまたはＳｉＯ２の取り込みによる体積膨張により、膜厚が増加する。
【００４１】
図７は、Ｏ２（●：丸）またはＮ２（▲：三角）中でアニールしたＤｙＳｃＯｘ層の標準化された膜厚の増加（ｔａｎｎｅａｌｅｄ−ｔｄｅｐ）／ｔｄｅｐを示す。ここで、ｔａｎｎｅａｌｅｄは約１０００℃で熱アニールした後の膜厚であり、ｔｄｅｐは層の堆積したままの膜厚である。
【００４２】
アニール工程中に使用される雰囲気の他に、シリケイトの形成は与えられた熱量の関数であり、即ち、図８に示すように、温度と同様に時間に依存する。
【００４３】
図８は、異なる熱処理（温度と時間）後に、約１０ｎｍのＤｙＳｃＯｘに対する標準化された膜厚の増加を示す。
【００４４】
ＤｙＳｃＯｘの例では、温度が上昇した場合に、特に、約９００℃を越えた温度で、膜厚が増加するのが明らかである。また、ＤｙＳｃＯｘ中のＳｉＯの最大溶解度として解釈できる平衡値に安定する前に、最初のシリケイト形成が非常に速く起きることがわかる。
【００４５】
図９は、堆積させたままの膜厚の関数として、１０００℃でＤｙＳｃＯｘ層をアニールした後の、標準化された膜厚の増加（ｔａｎｎｅａｌｅｄ−ｔｄｅｐ）／ｔｄｅｐ（●：丸）と絶対膜厚の増加（▲：三角）を示す。
【００４６】
図１０は、アニール時間の関数として、１０００℃でＤｙＳｃＯｘ層をアニールした後の、標準化された膜厚の増加（ｔａｎｎｅａｌｅｄ−ｔｄｅｐ）／ｔｄｅｐを示す。ここで、Ｄｙリッチ（約７５％Ｄｙ）（●：丸）、Ｓｃリッチ（約２５％Ｄｙ）（■：□）である。
【００４７】
ポリシリコン間／ブロッキング誘電体膜スタック中に取り込まれたＳｉＯの最大量は、希土類材料の存在に依存する（図６（ａ）参照）。この証拠は、以下の通りである。
ａ）相対膜厚の増加と堆積されたままの希土類酸化物との間の関係、即ち、図９に示すように堆積されたままの層が厚くなるほど、より多くのＳｉＯが取り込まれる。相対膜厚の増加を考慮した場合、以下のグラフより、所定の平衡組成になろうとすることは明らかである。この平衡組成は、約２：１のＲＥ：ＳｉＯである。この比率は、希土類層の組成により決定され（図９の下のＤｙＳｃＯｘ参照）、層の物理的な膜厚によっては決定されない。
ｂ）異なる組成の〜１０ｎｍ膜厚のＤｙＳｃＯｘ層の異なる振る舞い。相対膜厚の増加は、明らかにＤｙＳｃＯｘ層の組成に依存する。ここで、Ｄｙリッチ層、即ち、多量のＤｙを含む層は、図１０に示すように、Ｓｃリッチ層に比較してずっと多くの膜厚増加を示す。これは、スタックに取り込まれたＳｉＯの量は、Ｄｙの存在に依存することを示す。
【００４８】
上述の振る舞いは、酸素の無制限の供給に対応する。即ち、本発明にかかるポリシリコン間／ブロッキング誘電体を含む不揮発性メモリデバイスを製造するプロセスフローにおいて、全てのアニール処理は、酸素雰囲気で行われる。この場合、システムは、ＳｉＯの最大量が取り込まれる条件となる。
【００４９】
ポリシリコン間／ブロッキング誘電体中に取り込まれた（同時に堆積した）元素からの影響も見られる。
【００５０】
図１１は、２つの異なる化合物について、Ｄｙ濃度（％）の関数として相対膜厚の増加（％）を示す。ここで、ＤｙＨｆＯｘ（■：四角）、ＤｙＳｃＯｘ（●：丸）である。
【００５１】
例えばＤｙＳｃＯｘを、様々な成分のＤｙＨｆＯｘ層と比較した場合、図１１に示すように、双方のスタックが異なる挙動を示すことは明らかである。
【００５２】
多くのＳｃリッチ層を除いて、ＤｙＳｃＯｘ層は、むしろＤｙ２Ｏ３層として振る舞う（大量のシリケイト形成）のに対して、Ｈｆの取り込みは、非常にＤｙリッチのＤｙＨｆＯｘ層まで、明らかにシリケイトの形成を制限する（より少ないＳｉＯ取り組みのために、より少ない膜厚増加）ことがわかる。
【００５３】
上述の振る舞いは、酸素の無制限な供給による。
【００５４】
追加の酸素供給なしにアニールが行われた場合、例えば、酸素不透性の層でキャップ層に対してＮ２中でアニールした場合、シリケイトの形成は、ＲＥ酸化物と下層に存在するＳｉＯとの混合によってのみ行われる。この混合は、ＲＥ酸化物の密度の低下を招く。この密度低下は、ＲＥ／ＳｉＯの比に比例する。一旦、全てのＳｉＯが反応した場合、システムは安定状態に達する。システムが閉じられるまで状態は安定である。即ち、ポリシリコン間／ブロッキング誘電体は、上部を金属ゲート層で覆われ、ポリシリコン間／ブロッキング誘電体が酸素に晒されるのを防止し、および／または形成された所定のポリシリコン間／ブロッキング誘電体層に、閾値を越える大きさの更なる熱量は、酸素含有雰囲気中で与えられない。
【００５５】
さまざまなナノメータ膜厚のｈｉｇｈ−ｋ誘電体膜が、ナノラミネートまたは同時に堆積した膜として、好適な化学気相成長のような技術を用いて形成される。膜の組成は制御することができる。ＳｉＯの膜厚、ｈｉｇｈ−ｋ膜の組成／膜厚は、熱量供給後において、適当なＥＯＴが得られるように選択される。制御ゲート５は、多結晶シリコンのような半導体材料から形成される。そのような半導体制御ゲート電極の仕事関数は、適当なドーパントを注入することにより変えることができる。ＰまたはＡｓのようなｎ型ドーパントが注入された場合、仕事関数は低い値に、即ち半導体材料の伝導帯のバンド端に向かってシフトする。Ｂのようなｐ型ドーパントが注入された場合、仕事関数は高い値に、即ち半導体材料の価電子帯のバンド端に向かってシフトする。シリコンベースのゲート電極の場合、低いまたはｎ型の仕事関数は、約４から約４．２ｅＶの仕事関数に対応し、一方、高いまたはｐ型の仕事関数は、約４。９から約５．１ｅＶの仕事関数に対応する。
【００５６】
制御ゲート電極５は、金属、または合金を形成するのに使用される半導体材料（Ｓｉ、ＳｉＧｅ、Ｇｅ）に依存して、シリサイド、ゲルマノシリサイド、またはゲルマナイドとして知られた金属と半導体の合金のような、金属特性を有する化合物から形成される。
【００５７】
金属化合物は、半導体材料と金属層のスタックを形成することにより形成でき、これにより、半導体合金の形成において、半導体材料と金属との間の反応中に、半導体材料は完全に消費される。これにより、電極はＦＵＳＩ（Fully Silicided）電極として知られる金属電極となる。この合金の仕事関数は、そのストイキオメトリに依存し、一般には、例えばＮｉ２Ｓｉ、Ｎｉ３Ｓｉのような金属リッチ合金（Ｎｉ／Ｓｉ比率＞１）はｐ型の仕事関数を有し、例えばＮｉＳｉ２のようなシリコンリッチ合金（Ｎｉ／Ｓｉ比率＜１）はｎ型の仕事関数を有する。
【００５８】
金属または金属化合物は、約４ｅＶまたはそれ以上の仕事関数を有する。いくつかの具体例では、制御ゲート電極は、結晶シリコンのミッドギャップに近いように、またはｐ型シリコンの仕事関数に近いように選択された、この金属の仕事関数を有し、例えば約４．５〜５．５ｅＶの範囲となる。
【００５９】
制御ゲート電極５は、また薄い金属下部層とより厚い半導体の上部層とのスタックとして形成しても良い。そのようなスタックは、ＭＩＰＳ（Metal Inserted Polysilicon）として知られている。一般に、そのようなＭＩＰＳゲート電極５は、デバイスの電気特性を決定する選択された仕事関数を有するように選択された薄い下部金属層により形成される。この仕事関数は、幾つかの具体例では、約４ｅＶまたはそれ以上である。この薄い底部層は、例えば１〜１０ｎｍ、または１〜３ｎｍの膜厚を有する。この底部金属層の上には、より厚い半導体層、例えばＳｉ、ＳｉＧｅ、Ｇｅが形成される。この上部半導体層は、例えば５０〜２００ｎｍ、または約１００ｎｍの厚さを有する。上部半導体層は、例えば半導体層に高ドープすることにより、例えばＳｉとＴｉ、Ｎｉのような金属との間の反応によりシリサイドとして知られている合金を形成して、その後に半導体合金を形成することにより、低抵抗経路が提供されるように選択される。後者の場合、制御ゲート電極は、ＦＵＳＩ上部電極と下部金属電極との組み合わせとなる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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