(57)【要約】【課題】薄膜トランジスタの電流特性を改善し、高品位の表示装置を可能とする。【解決手段】チャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタＴＦＴ１の前記多結晶シリコン層４と前記非晶質シリコン層５の平面形状を略相似形状とし、かつ前記非晶質シリコン層５を前記多結晶シリコン層４より小面積とした。【選択図】図２
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【特許請求の範囲】
【請求項１】
チャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタと、チャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタを同一絶縁基板上に備えた表示装置で、
前記第１の薄膜トランジスタは前記チャネル領域の前記非晶質シリコン層上にｎ型非晶質シリコン層と更にこのｎ型非晶質シリコン層上にソース・ドレイン電極を備え、前記非晶質シリコン層とこの非晶質シリコン層と積層される前記多結晶シリコン層は積層方向と直交する平面形状を略相似形状とし、かつ上層の前記非晶質シリコン層を下層の前記多結晶シリコン層より小面積としてなることを特徴とする表示装置。
【請求項２】
前記多結晶シリコン層はその頂面中央部に前記非晶質シリコン層を積層し、この非晶質シリコン層の外周から更に外側に延びて前記頂面中央部に連なる頂面周縁部及びこの頂面周縁部の外縁に連なる側壁を備え、この側壁から前記頂面周縁部に亘り連続して前記ｎ型非晶質シリコン層と接してなることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記頂面周縁部は前記非晶質シリコン層の外周を取り囲んで配置されてなることを特徴とする前記請求項１又は２に記載の表示装置。
【請求項４】
前記側壁は裾広がり状の傾斜面であることを特徴とする前記請求項１乃至３の何れかに記載の表示装置。
【請求項５】
前記チャネル領域の前記非晶質シリコン層と前記多結晶シリコン層との積層部分にエッチングストッパ層を介挿させたことを特徴とする前記請求項１乃至４の何れかに記載の表示装置。
【請求項６】
チャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタと、チャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタを同一絶縁基板上に備えた表示装置で、
前記第１の薄膜トランジスタは前記チャネル領域の前記非晶質シリコン層上にｎ型非晶質シリコン層と更にこのｎ型非晶質シリコン層上に配置したソース・ドレイン電極を備え、
前記多結晶シリコン層は前記非晶質シリコン層の側壁とは異なる傾斜でこの側壁下端を始点として裾広がり状の傾斜側壁を備え、この傾斜側壁から前記非晶質シリコン層の側壁を通り頂面に亘る領域で前記ｎ型非晶質シリコン層と接してなることを特徴とする表示装置。
【請求項７】
チャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタと、チャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタを同一絶縁基板上に備えた表示装置の製造方法であって、
絶縁基板上に第１の薄膜トランジスタ用のゲート電極を形成する工程と
前記ゲート電極を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非晶質シリコン層を成膜する工程と、
前記非晶質シリコン層を加工して多結晶シリコン層化する工程と、
前記多結晶シリコン層をエッチングを含む処理により島状に加工する工程と、
前記島状の多結晶シリコン層を水素化非晶質シリコン層で覆う工程と、
前記水素化非晶質シリコン層上に前記島状の多結晶シリコン層と略同心でこの島状の多結晶シリコン層より小面積の島状のレジストパターンを形成する工程と、
前記水素化非晶質シリコン層を前記レジストパターンと略同心でこのレジストパターンより小面積の島状に加工する工程と、
前記島状の多結晶シリコン層を前記島状の水素化非晶質シリコン層と略同心で周縁が前記水素化非晶質シリコン層より突出する形状に加工する工程と、
前記レジストパターンを除去する工程と、
前記島状の前記水素化非晶質シリコン層を含む表面にＰ+ドープ非晶質シリコン層を成膜する工程と、
前記Ｐ+ドープ非晶質シリコン層表面にソース・ドレイン電極用金属膜を成膜する工程と、
前記Ｐ+ドープ非晶質シリコン層及びソース・ドレイン電極用金属膜を加工し、ソース・ドレイン電極及びｎ型非晶質シリコン層を形成する工程を含むことを特徴とする表示装置の製造方法。
【請求項８】
チャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタと、チャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタを同一絶縁基板上に備えた表示装置の製造方法であって、
絶縁基板上に第１の薄膜トランジスタ用のゲート電極を形成する工程と
前記ゲート電極を覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に非晶質シリコン層を成膜する工程と、
前記非晶質シリコン層を加工して多結晶シリコン層化する工程と、
前記多結晶シリコン層をエッチングを含む処理により島状に加工する工程と、
前記島状の多結晶シリコン層をエッチングストッパ層で覆う工程と、
前記エッチングストッパ層で覆われた島状の多結晶シリコン層を水素化非晶質シリコン層で覆う工程と、
前記水素化非晶質シリコン層上に前記島状の多結晶シリコン層と略同心でこの島状の多結晶シリコン層より小面積の島状のレジストパターンを形成する工程と、
前記水素化非晶質シリコン層を前記レジストパターンにより島状に加工する工程と、
前記レジストパターンを除去する工程と、
前記エッチングストッパ層で覆われた前記島状の多結晶シリコン層の前記島状の水素化非晶質シリコン層で覆われた部分を除く残部の前記エッチングストッパ層を除去する工程と、
前記島状の前記水素化非晶質シリコン層を含む表面にＰ+ドープ非晶質シリコン層を成膜する工程と、
前記Ｐ+ドープ非晶質シリコン層表面にソース・ドレイン電極用金属膜を成膜する工程と、
前記Ｐ+ドープ非晶質シリコン層及びソース・ドレイン電極用金属膜を加工し、ソース・ドレイン電極及びｎ型非晶質シリコン層を形成する工程を含むことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを有する表示装置に係り、特に薄膜トランジスタの電流特性の向上を図った表示装置とその製造方法に関する。
【背景技術】
【０００２】
下記特許文献１には、背面基板側に配置される薄膜トランジスタとしてチャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタと、チャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタを備えた構成が開示されている。
【０００３】
図１５（ａ）、（ｂ）は前記特許文献１に開示された薄膜トランジスタの構成の一例を拡大して示す模式図で、図１５（ａ）は平面図、図１５（ｂ）は図１５（ａ）のＡ−Ａ線に沿った断面図である。図１５（ａ）、（ｂ）において、ガラス等の絶縁基板１上にモリブデン（Ｍｏ）等の高融点金属またはその合金からなるゲート電極２が配置され、その上をＳｉＯもしくはＳｉＮ等の絶縁膜、又はこれらの積層膜からなるゲート絶縁膜３で覆っている。更に、ゲート絶縁膜３上に多結晶シリコン（ｐ−Ｓｉ）層４及び非晶質シリコン（ａ―Ｓｉ）層５が略同心で順次配置されている。又、前記非晶質シリコン層５上にはｎ型非晶質シリコン（ｎ＋Ｓｉ）層６とソース・ドレイン電極７が積層配置されている。一方、前記多結晶シリコン層４及び非晶質シリコン層５は一括してエッチングされるため、両層の側壁４１、５１は段差の無い連続した傾斜面を呈している。
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図１５（ａ）、（ｂ）に示すような構成で、ｐ−Ｓｉ  ＴＦＴのチャネル幅を大きくしても電流がそれに比例して増加しない現象が見られ、電流特性の向上を図る上で支障を来たす問題があった。
【０００５】
これは、前述のような構成では、非晶質シリコン層５は高抵抗であるため電流は流れ難く、電流の殆どは多結晶シリコン層４からｎ型非晶質シリコン層６を介しソース・ドレイン電極７へと流れる。ところが多結晶シリコン層４とｎ型非晶質シリコン層６のコンタクト部は多結晶シリコン層４の側壁４１部分のみであり、前述した側壁構造からコンタクト面積が小さいため必要とする電流値が得られ難い問題があった。この対策の一つとして、ソース・ドレイン電極７の電極幅を広くすることが考えられるが、これにはレイアウト上の制約があり現実的ではない。
【０００６】
本発明の目的は、多結晶シリコン層とｎ型非晶質シリコン層とのコンタクト面積を増大させ、必要とする電流特性の得られる薄膜トランジスタを備えた表示装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の表示装置では、チャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタと、チャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタを同一絶縁基板上に備えた表示装置で、前記第１の薄膜トランジスタは前記チャネル領域の前記非晶質シリコン層上にｎ型非晶質シリコン層と更にこのｎ型非晶質シリコン層上にソース・ドレイン電極を備え、
前記非晶質シリコン層とこの非晶質シリコン層と積層される前記多結晶シリコン層は積層方向と直交する平面形状を略相似形状とし、かつ上層の前記非晶質シリコン層を下層の前記多結晶シリコン層より小面積としてなることを特徴とする。
【０００８】
又、本発明の表示装置は、チャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタと、チャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタを同一絶縁基板上に備え、
前記第１の薄膜トランジスタは前記チャネル領域の前記非晶質シリコン層上にｎ型非晶質シリコン層と更にこのｎ型非晶質シリコン層上に配置したソース・ドレイン電極を備え、
前記多結晶シリコン層は前記非晶質シリコン層の側壁とは異なる傾斜でこの側壁下端を始点として裾広がり状の傾斜側壁を備え、この傾斜側壁から前記非晶質シリコン層の側壁を通り頂面に亘る領域で前記ｎ型非晶質シリコン層と接してなることを特徴とする。
【０００９】
更に、本発明の表示装置の製造方法では、前記第１の薄膜トランジスタの製造で、前記多結晶シリコン層上に積層される前記非晶質シリコン層を覆うレジストパターンの寸法を特定し、前記非晶質シリコン層の溶解時のサイドエッチング量を制御してこのレジストパターンより小面積の島状非晶質シリコン層を形成することを特徴とする。
【００１０】
更に又、本発明の表示装置の製造方法では、前記第１の薄膜トランジスタの製造で、前記多結晶シリコン層上にエッチングストッパ層を配置することを特徴とする。
【発明の効果】
【００１１】
前記多結晶シリコン層上に積層配置される前記非晶質シリコン層の面積を前記多結晶シリコン層より小面積とし、前記多結晶シリコン層とｎ型非晶質シリコン層及びソース・ドレイン電極とのコンタクト面積を増大させたことにより、所望の電流特性を確保でき、低電圧化を可能とした。
【００１２】
なお、本発明は、液晶表示装置や有機ＥＬ表示装置、その他の各種表示原理を用いた表示装置に適用できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の表示装置及びその製造方法を実施例を参照して説明する。
【実施例１】
【００１４】
図１は、本発明による表示装置の一実施例を示す模式平面図である。図１において、絶縁基板１上の表示領域１０１とその外側にＲＧＢスイッチ１０２やシフトレジスタ１０３等の周辺回路を内蔵し，表示領域１０１はチャネル領域が単層非晶質シリコン構造でかつ逆スタガ構造の第２の薄膜トランジスタＴＦＴ２で構成し，周辺回路はチャネル領域が多結晶及び非晶質シリコンの積層構造でかつ逆スタガ構造の第１の薄膜トランジスタＴＦＴ１で構成される。この第１の薄膜トランジスタＴＦＴ１は周辺回路に適用されるが、画素領域にも適用可能である。
【００１５】
図２（ａ）、（ｂ）は前記第１の薄膜トランジスタＴＦＴ１の一例の構成を示す模式図で、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿った断面図である。図２（ａ）、（ｂ）において、ガラス等の絶縁基板１上にモリブデン（Ｍｏ）等の高融点金属またはその合金からなる膜厚５０〜１５０ｎｍ程度のゲート電極２が配置され、その上をＳｉＯもしくはＳｉＮ等の絶縁膜、又はこれらの積層膜からなり１００〜３００ｎｍ程度の膜厚のゲート絶縁膜３で覆っている。更に、ゲート絶縁膜３上に５０〜３００ｎｍ程度の膜厚の多結晶シリコン（ｐ−Ｓｉ）層４及び１００〜３００ｎｍ程度の膜厚の非晶質シリコン（ａ―Ｓｉ）層５が略同心で順次配置されている。又、前記非晶質シリコン層５上にはｎ型非晶質シリコン（ｎ＋Ｓｉ）層６とソース・ドレイン電極７が積層配置されている。
【００１６】
上述のような構成で、前記非晶質シリコン層５は多結晶シリコン層４より小面積で構成されている。すなわち、前記多結晶シリコン層４は、その頂面４２を頂面中央部４３と頂面周縁部４４から構成している。前記頂面中央部４３は前記非晶質シリコン層５の底面５２を略同心で積層する部分であり、又、頂面周縁部４４は前記頂面中央部４３に連なり前記非晶質シリコン層５の側壁５３の外周から更に外側に突出して延びる領域を表し、かつこの頂面周縁部４４の外縁は裾広がり形状の側壁４５に連なる構成である。
【００１７】
前記頂面周縁部４４は、この実施例１では前記非晶質シリコン層５の側壁５３の外周全周に亘って配置されているが、これは前記ソース・ドレイン電極７の延在方向と同方向のみに設けても良い。
【００１８】
又、その突出幅ＷRは前記ソース・ドレイン電極７の延在方向と同方向でこの実施例１では５０ｎｍ程度に設定している。
【００１９】
この構成では、前記多結晶シリコン層４と前記ｎ型非晶質シリコン層６とのコンタクト面は側壁４５から前記頂面周縁部４４に亘る広範囲となり、電流特性の改善が図れる。
【００２０】
次に、図３は第１の薄膜トランジスタＴＦＴ１のオン電流値の前記多結晶シリコン層４と前記ｎ型非晶質シリコン層６とのコンタクト面積依存性を示す図表である。ここで、チャネル幅及びチャネル長は一定である。
図３から明らかなように、電流特性はコンタクト面積に依存して電流値が増加している。
【実施例２】
【００２１】
次に、図４乃至図８は本発明の表示装置の製造方法の一実施例を説明する工程図で、各図（ａ）は第１の薄膜トランジスタＴＦＴ１（周辺回路領域配置）を、又、各図（ｂ）は第２の薄膜トランジスタＴＦＴ２（画素領域配置）の製造工程をそれぞれ示す。なお、これらの図において前述した図と同一部分には同一記号を付してある。
【００２２】
先ず、図４に示すように，ガラス等の絶縁基板１上にモリブデン（Ｍｏ）等の高融点金属またはその合金をスパッタリングにより５０〜１５０ｎｍ程度の厚さで成膜した後、ホトリソグラフィ・エッチングによりパターンを形成しゲート電極２を形成する。その後、前記ゲート電極２を覆うように、ＳｉＯもしくはＳｉＮ等の絶縁膜、又はこれらの積層膜を１００〜３００ｎｍ程度の厚さで成膜してゲート絶縁膜３を形成する。
【００２３】
次に、前記ゲート絶縁膜３上に非晶質シリコン（ａ−Ｓｉ）層をＣＶＤにより５０〜３００ｎｍ程度の厚さで成膜して半導体層４６を形成する。
【００２４】
次に、この半導体層４６に脱水素処理を行った後、パルスまたは連続発振レーザ４７等により前記半導体層４６を結晶化させ第１次多結晶シリコン層４０を形成する。この時、図４（ｂ）に示す画素領域では結晶化は行っていないが、結晶化させても良い。
【００２５】
次に、図５に示すように、ホトリソグラフィ・エッチングにより、先ず図５（ａ）に示す周辺回路部では第１次多結晶シリコン層４０を必要とするトランジスタサイズよりもおおきく島状に加工し、この島状の中心をゲート電極２と略同心とする。一方、図５（ｂ）に示す画素領域はエッチングにより半導体層４６を除去する。ただし、画素トランジスタも多結晶シリコンで形成する場合は島状に加工する。
【００２６】
次に、図６に示すように、ＣＶＤを用いて水素化非晶質シリコン（ａ−Ｓｉ）層を表面全面に１００〜３００ｎｍ程度の厚さで成膜して半導体層５５を形成する。次に、半導体層５５の表面にレジスト膜を成膜した後、このレジスト膜を加工して後述する仕様のレジストパターン８を形成する。このレジストパターン８の仕様の一つは形成位置で、図６（ａ）に示す前記周辺回路部では前記島状の第１次多結晶シリコン層４０と略同心の位置とし、図６（ｂ）に示す画素領域ではゲート電極２と略同心配置とする。
【００２７】
又、レジストパターン８の寸法は、周辺回路部では前記島状の第１次多結晶シリコン層４０のエッチング後の寸法が、必要とするトランジスタサイズになるような寸法のレジストパターン８１を形成する。一方、画素領域では周辺回路部と同一又は異なる寸法のレジストパターン８２を形成する。
【００２８】
次に、図７に示すように、水素化非晶質シリコン（ａ−Ｓｉ）層からなる半導体層５５を例えばsecco エッチング法等でレジストパターン８よりも小さくなるまで溶解し、島状の非晶質シリコン層５を形成する。この工程でのサイドエッチング量としては、０．５μｍ〜５．０μｍ程度が良い。
【００２９】
この溶解工程では、前記第１次多結晶シリコン層４０の粒界部分もエッチングされる恐れが有るが、前述した連続発振レーザ等をスキャンさせながら結晶化していれば、粒界が一定方向に形成されるので、例え粒界がエッチングされてもＴＦＴ特性に影響を与えない。
次に、ドライエッチングにより第１次多結晶シリコン層４０をエッチングし、前記非晶質シリコン層５よりも大きな寸法の多結晶シリコン層４を形成する。これにより多結晶シリコン層４よりも小さい非晶質シリコン層５が配置される。
【００３０】
次に、前記レジストパターン８を除去した後、ｎ型非晶質シリコン層（ｎ＋層）６形成の為のP+ドープ非晶質シリコン層をＣＶＤで１０〜５０ｎｍ程度の厚さで成膜する。更にその上に、ソース・ドレイン電極７となるアルミニウム（Ａｌ）等の金属をスパッタリングにより３００〜５００ｎｍ程度の厚さで成膜する。
【００３１】
その際、Ａｌ膜の拡散の防止や、コンタクト抵抗の低減を考慮し、チタン（Ｔｉ）又はＭｏ等の高融点金属またはその合金をバリアメタルとしてＡｌ層の上下に形成しておくことも可能である。このバリアメタル層の厚さは３０〜１００ｎｍ程度で良い。
【００３２】
その後、ホトリソグラフィ・エッチングにより、ソース・ドレイン電極７を形成する。又、半導体層のチャネルを形成する為、P+ドープ非晶質シリコン層もこのときエッチングしｎ型非晶質シリコン層（ｎ＋層）６を形成する（図８参照）。
【実施例３】
【００３３】
次に、図９乃至図１３は、本発明の表示装置の製造方法の他の実施例を説明する工程図で、各図（ａ）は第１の薄膜トランジスタＴＦＴ１（周辺回路領域配置）を、又、各図（ｂ）は第２の薄膜トランジスタＴＦＴ２（画素領域配置）の製造工程をそれぞれ示す。なお、これらの図において前述した図と同一部分には同一記号を付してある。
【００３４】
先ず、図９に示すように，ガラス等の絶縁基板１上にモリブデン（Ｍｏ）等の高融点金属またはその合金をスパッタリングにより５０〜１５０ｎｍ程度の厚さで成膜した後、ホトリソグラフィ・エッチングによりパターンを形成しゲート電極２を形成する。その後、前記ゲート電極２を覆うように、ＳｉＯもしくはＳｉＮ等の絶縁膜、又はこれらの積層膜を１００〜３００ｎｍ程度の厚さで成膜してゲート絶縁膜３を形成する。
【００３５】
次に、前記ゲート絶縁膜３上に非晶質シリコン（ａ−Ｓｉ）層をＣＶＤにより５０〜３００ｎｍ程度の厚さで成膜して半導体層４６を形成する。
【００３６】
次に、この半導体層４６に脱水素処理を行った後、パルスまたは連続発振レーザ４７等により前記半導体層４６を結晶化させ第１次多結晶シリコン層４０を形成する。この時、図９（ｂ）に示す画素領域では結晶化は行っていないが、結晶化させても良い。
【００３７】
次に、図１０に示すように、ホトリソグラフィ・エッチングにより、先ず図１０（ａ）に示す周辺回路部では第１次多結晶シリコン層４０を必要とするトランジスタサイズに島状に加工し、この島状の中心をゲート電極２と略同心とする。一方、図１０（ｂ）に示す画素領域はエッチングにより半導体層４６を除去する。
【００３８】
次に、周辺回路部では第１次多結晶シリコン層４０の表面をエッチングストッパ層９で覆う。このエッチングストッパ層９はＯ2プラズマ処理を行うか、若しくは数ｎｍ〜１０ｎｍ程度のＳｉＯ膜を成膜することで形成する。
【００３９】
次に、図１１に示すように、ＣＶＤを用いて水素化非晶質シリコン（ａ−Ｓｉ）層を表面全面に１００〜３００ｎｍ程度の厚さで成膜して半導体層５５を形成する。
次に、半導体層５５の表面にレジスト膜を成膜した後、このレジスト膜を加工して後述する仕様のレジストパターン８を形成する。このレジストパターン８の仕様の一つは形成位置で、図１１（ａ）に示す前記周辺回路部では前記島状の第１次多結晶シリコン層４０と略同心の位置とし、図１１（ｂ）に示す画素領域ではゲート電極２と略同心配置とする。
【００４０】
又、レジストパターン８の寸法は、周辺回路部では前記半導体層５５のエッチング後の寸法が、先に形成した第１次多結晶シリコン層４０及び更に完成後の多結晶シリコン層４  りも０．５μｍ〜５μｍ程度小さくなるような寸法のレジストパターン８１を形成する。
【００４１】
一方、画素領域では周辺回路部と同一又は異なる寸法のレジストパターン８２を形成する。
【００４２】
次に、図１２に示すように、水素化非晶質シリコン（ａ−Ｓｉ）層からなる半導体層５５をドライエッチングにより加工し、島状の非晶質シリコン層５を形成する。この工程では前記エッチングストッパ層９がエッチストッパーとして作用し、第１次多結晶シリコン層４０のエッチングを防止する。
【００４３】
次に、レジストパターン８を除去した後、ＨＦ等で第１次多結晶シリコン層４０表面の露呈している部分のエッチングストッパ層９を除去する。
【００４４】
次に、ｎ型非晶質シリコン層（ｎ＋層）６形成の為のP+ドープ非晶質シリコン層をＣＶＤで１０〜５０ｎｍ程度の厚さで成膜する。更にその上に、ソース・ドレイン電極７となるアルミニウム（Ａｌ）等の金属をスパッタリングにより３００〜５００ｎｍ程度の厚さで成膜する。
【００４５】
その際、Ａｌ膜の拡散の防止や、コンタクト抵抗の低減を考慮し、チタン（Ｔｉ）又はＭｏ等の高融点金属またはその合金をバリアメタルとしてＡｌ層の上下に形成しておくことも可能である。このバリアメタル層の厚さは３０〜１００ｎｍ程度で良い。
その後、ホトリソグラフィ・エッチングにより、ソース・ドレイン電極７を形成する。又、半導体層のチャネルを形成する為、P+ドープ非晶質シリコン層もこのときエッチングしｎ型非晶質シリコン層（ｎ＋層）６を形成する（図１３参照）。
【実施例４】
【００４６】
図１４は、本発明による表示装置の他の実施例を示す模式断面図で、前述した図と同一部分には同一記号を付してある。図１４において、参照記号４８は多結晶シリコン層４の傾斜側壁を示す。この傾斜側壁４８は非晶質シリコン層５の側壁５３の下端を始点としてこの側壁５３とは異なる傾斜角度で裾広がり状に展開する構成を備えている。このような裾広がり状の傾斜側壁４８でｎ型非晶質シリコン層６とコンタクトしている。
【００４７】
前述した構成により、電流特性を改善した高品位の薄膜トランジスタを備えた表示装置とその製造方法を提供することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明による表示装置の一実施例を示す模式平面図である。
【図２】図２は本発明による薄膜トランジスタの一例の構成を示す模式図で、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿った断面図である。
【図３】本発明による表示装置を説明するための薄膜トランジスタのオン電流値のコンタクト面積依存性を示す図表である。
【図４】本発明による表示装置の製造方法を説明する工程図で、図４（ａ）は周辺回路部の模式断面図、図４（ｂ）は画像領域の模式断面図である。
【図５】本発明による表示装置の製造方法を説明する工程図で、図５（ａ）は周辺回路部の模式断面図、図５（ｂ）は画像領域の模式断面図である。
【図６】本発明による表示装置の製造方法を説明する工程図で、図６（ａ）は周辺回路部の模式断面図、図６（ｂ）は画像領域の模式断面図である。
【図７】本発明による表示装置の製造方法を説明する工程図で、図７（ａ）は周辺回路部の模式断面図、図７（ｂ）は画像領域の模式断面図である。
【図８】本発明による表示装置の製造方法を説明する工程図で、図８（ａ）は周辺回路部の模式断面図、図８（ｂ）は画像領域の模式断面図である。
【図９】本発明による表示装置の製造方法を説明する工程図で、図９（ａ）は周辺回路部の模式断面図、図９（ｂ）は画像領域の模式断面図である。
【図１０】本発明による表示装置の製造方法を説明する工程図で、図１０（ａ）は周辺回路部の模式断面図、図１０（ｂ）は画像領域の模式断面図である。
【図１１】本発明による表示装置の製造方法を説明する工程図で、図１１（ａ）は周辺回路部の模式断面図、図１１（ｂ）は画像領域の模式断面図である。
【図１２】本発明による表示装置の製造方法を説明する工程図で、図１２（ａ）は周辺回路部の模式断面図、図１２（ｂ）は画像領域の模式断面図である。
【図１３】本発明による表示装置の製造方法を説明する工程図で、図１３（ａ）は周辺回路部の模式断面図、図１３（ｂ）は画像領域の模式断面図である。
【図１４】本発明による表示装置の他の実施例を示す模式断面図である。
【図１５】従来の表示装置の構成を説明する図で、図１５（ａ）は模式平面図、図１５（ｂ）は図１５（ａ）のＡ−Ａ線に沿った模式断面図である。
【符号の説明】
【００４９】
１・・・絶縁基板、２・・・ゲート電極、３・・・ゲート絶縁膜、４・・・多結晶シリコン層、４２・・・頂面、４３・・・頂面中央部、４４・・・頂面周縁部、４５・・・側壁、４８・・・傾斜側壁、５・・・非晶質シリコン層、５２・・・底面、５３・・・側壁、６・・・ｎ型非晶質シリコン層、７・・・ソース・ドレイン電極、８・・・レジストパターン、９・・・エッチングストッパ層、ＴＦＴ１・・・第１の薄膜トランジスタ、ＴＦＴ２・・・第２の薄膜トランジスタ。
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１】
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