(57)【要約】      （修正有）【課題】リーク電流を低減することのできる、スタティック型のメモリセルを含む半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、複数のメモリセルと、複数のビット線と、複数のワード線と、制御用ｎ型トランジスタＴｒ１とを備えている。制御用ｎ型トランジスタＴｒ１は、複数のワード線または複数のビット線の各々の電位を制御するためのものである。複数のメモリセルの各々は、データを保持するためのメモリセル用ｎ型トランジスタＴｒ２を有している。メモリセル用ｎ型トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度は、制御用ｎ型トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低い。この結果、メモリセル用ｎ型トランジスタ（トランジスタＴｒ２）の閾値電圧Ｖthを高くすることができるので、半導体記憶装置のリーク電流を低減することができる。【選択図】図５
2009277717.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数のメモリセルと、
前記複数のメモリセルのうち特定のメモリセルからデータを取り出すための複数のビット線と、
前記特定のメモリセルを選択するための複数のワード線と、
前記複数のワード線または前記複数のビット線の各々の電位を制御するための制御用ｎ型トランジスタとを備え、
前記複数のメモリセルの各々は、データを保持するためのメモリセル用ｎ型トランジスタを有し、
前記メモリセル用ｎ型トランジスタのゲート電極におけるｎ型不純物の濃度は、前記制御用ｎ型トランジスタのゲート電極におけるｎ型不純物の濃度よりも低い、半導体記憶装置。
【請求項２】
前記複数のメモリセルの各々は、前記データに応じた電荷を保持する第１電荷保持部と、前記データが反転された反転データに応じた電荷を保持する第２電荷保持部とをさらに有し、
前記メモリセル用ｎ型トランジスタは、ドレインが前記第１電荷保持部または前記第２電荷保持部に電気的に接続され、かつゲートが前記第２電荷保持部または前記第１電荷保持部に電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のメモリセルの各々は、前記データに応じた電荷を保持する第１電荷保持部と、前記データが反転された反転データに応じた電荷を保持する第２電荷保持部とをさらに有し、
前記メモリセル用ｎ型トランジスタは、１対のソース／ドレインのうち一方が前記第１電荷保持部または前記第２電荷保持部に電気的に接続され、かつ１対のソース／ドレインのうち他方が前記ビット線に電気的に接続され、かつゲートが前記ワード線に電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項４】
マトリクス状に配列された複数のメモリセルと、前記複数のメモリセルのうち特定のメモリセルからデータを取り出すための複数のビット線と、前記特定のメモリセルを選択するための複数のワード線と、前記複数のワード線または前記複数のビット線の各々の電位を制御するための制御用ｎ型トランジスタとを備え、前記複数のメモリセルの各々は、データを保持するためのメモリセル用ｎ型トランジスタを有する半導体記憶装置の製造方法であって、
前記制御用ｎ型トランジスタのゲート電極を露出し、かつ前記メモリセル用ｎ型トランジスタのゲート電極を覆うようにマスク層を形成する工程と、
前記マスク層をマスクとして前記制御用ｎ型トランジスタの前記ゲート電極にｎ型不純物を注入する工程とを備える、半導体記憶装置の製造方法。
【請求項５】
前記メモリセル用ｎ型トランジスタのゲート電極を露出し、かつ前記制御用ｎ型トランジスタのゲート電極を覆うように他のマスク層を形成する工程と、
前記他のマスク層をマスクとして前記メモリセル用ｎ型トランジスタの前記ゲート電極にｎ型不純物を注入する工程とをさらに備え、
前記メモリセル用ｎ型トランジスタの前記ゲート電極に注入されるｎ型不純物の量は、前記制御用ｎ型トランジスタの前記ゲート電極に注入されるｎ型不純物の量よりも少ない、請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびその製造方法に関し、より特定的には、スタティック型のメモリセルを含む半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化の要望とともに、電子機器の機能を高速に実現する要望が強まっている。このような電子機器において、今やマイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実現は必須となっている。また、パーソナルコンピュータの急速な普及と高性能化のもと、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。すなわち、ＣＰＵ（Central  Processing  Unit）が、制御プログラムなどの実行時において使用するＲＡＭ（Random  Access  Memory）について、高速化と大容量化が求められている。ＲＡＭは半導体記憶装置の一種である。
【０００３】
このＲＡＭとしては、一般にＤＲＡＭ（Dynamic  Random  Access  Memory）とＳＲＡＭ（Static  Random  Access  Memory）とが使用されているが、上記したキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭのメモリセルは、１ビットの情報を記憶するフリップフロップ回路と、２個のアクセストランジスタとで構成されている。そして、このフリップフロップ回路は、たとえば１対のドライバトランジスタと、１対のロードトランジスタとで構成されている。アクセストランジスタおよびドライバトランジスタの各々はｎ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  Field-Effect  Transistor)であり、ロードトランジスタはｐ型ＭＯＳＦＥＴである。ＳＲＡＭにおいては、このようなメモリセルがマトリクス状に配列されており、ワード線およびビット線の電位を制御することにより、特定のメモリセルの読出し・書込み・消去の動作が行われる。ワード線およびビット線の各々には、ワード線およびビット線の各々の電位を制御するための制御用ＭＯＳＦＥＴが接続されている。
【０００４】
従来のＳＲＡＭの製造方法においては、ｎ型ＭＯＳＦＥＴの閾値を低下することを目的として、制御用ｎ型ＭＯＳＦＥＴのゲート電極およびメモリセルのｎ型ＭＯＳＦＥＴのゲート電極の各々に対して、同一濃度でｎ型不純物を注入している。
【０００５】
なお、従来のＳＲＡＭの構造はたとえば特開２００４−２７３９７２号公報（特許文献１）に開示されている。
【特許文献１】特開２００４−２７３９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体記憶装置の小型化に伴なって、回路の微細化が急速に進んでいる。しかし、回路の微細化が進むほど、半導体記憶装置に含まれるトランジスタのチャネル幅が狭くなり、逆ナローチャネル効果によって半導体記憶装置のリーク電流が増加するという問題があった。リーク電流の増加は、消費電力の増加を招く。
【０００７】
したがって、本発明の目的は、リーク電流を低減することのできる半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施例の半導体記憶装置は、複数のメモリセルと、複数のビット線と、複数のワード線と、制御用ｎ型トランジスタとを備えている。複数のメモリセルは、マトリクス状に配列されている。複数のビット線は、複数のメモリセルのうち特定のメモリセルからデータを取り出すためのものである。複数のワード線は、特定のメモリセルを選択するためのものである。制御用ｎ型トランジスタは、複数のワード線または複数のビット線の各々の電位を制御するためのものである。複数のメモリセルの各々は、データを保持するためのメモリセル用ｎ型トランジスタを有している。メモリセル用ｎ型トランジスタのゲート電極におけるｎ型不純物の濃度は、制御用ｎ型トランジスタのゲート電極におけるｎ型不純物の濃度よりも低い。
【発明の効果】
【０００９】
本発明の一実施例の半導体記憶装置によれば、メモリセル用ｎ型トランジスタの閾値電圧を高くすることができるので、リーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施の形態について、図面を用いて説明する。
図１は、本発明の一実施の形態による半導体記憶装置の全体構成を示す概略ブロック図である。図１を参照して、半導体記憶装置１は、制御信号端子２と、クロック端子３と、アドレス端子４と、データ入出力端子５と、制御信号バッファ６と、クロックバッファ７と、アドレスバッファ８と、入出力バッファ９と、制御回路１０と、行アドレスデコーダ１１と、列アドレスデコーダ１２と、センスアンプ／入出力制御回路１３と、メモリセルアレイ１４とを備えている。
【００１１】
なお、図１においては、半導体記憶装置１について、データ入出力に関する主要部分のみが代表的に示されており、その他の部分の図示は省略されている。
【００１２】
制御信号端子２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子３は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子４は、アドレス信号Ａ１〜Ａｎ（ｎは自然数）を受ける。
【００１３】
クロックバッファ７は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ６、アドレスバッファ８、入出力バッファ９および制御回路１０へ出力する。制御信号バッファ６は、クロックバッファ７から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路１０へ出力する。アドレスバッファ８は、クロックバッファ７から受ける内部クロックに応じて、アドレス信号Ａ１〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ１１および列アドレスデコーダ１２へ出力する。
【００１４】
データ入出力端子５は、半導体記憶装置１において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ１〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ１〜ＤＱｉを外部へ出力する。
【００１５】
制御回路１０は、クロックバッファ７から受ける内部クロックに応じて、制御信号バッファ６からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ１１、列アドレスデコーダ１２および入出力バッファ９を制御する。これによって、データＤＱ１〜ＤＱｉのメモリセルアレイ１４への読み書きが行なわれる。
【００１６】
入出力バッファ９は、データ書込時は、クロックバッファ７から受ける内部クロックおよび制御回路１０からの指示に応じて、データＤＱ１〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路１３へ出力する。一方、入出力バッファ９は、データ読出時は、クロックバッファ７から受ける内部クロックおよび制御回路１０からの指示に応じて、センスアンプ／入出力制御回路１３から受ける内部データＩＤＱをデータ入出力端子５へ出力する。
【００１７】
行アドレスデコーダ１１は、制御回路１０からの指示に基づいて、アドレス信号Ａ１〜Ａｎに対応するメモリセルアレイ１４内のワード線を選択し、図示されないワードドライバによって選択されたワード線を活性化する。また、列アドレスデコーダ１２は、制御回路１０からの指示に基づいて、アドレス信号Ａ１〜Ａｎに対応するメモリセルアレイ１４内のビット線対を選択する。
【００１８】
センスアンプ／入出力制御回路１３は、データ書込時は、入出力バッファ９から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ１２によって選択されたビット線対を電源電圧Ｖｃｃまたは接地電圧ＧＮＤにプリチャージする。これによって、行アドレスデコーダ１１によって活性化されたワード線と、列アドレスデコーダ１２によって選択され、センスアンプ／入出力制御回路１３によってプリチャージされたビット線対とに電気的に接続されるメモリセルアレイ１４内のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００１９】
一方、センスアンプ／入出力制御回路１３は、データ読出時は、データ読出前に列アドレスデコーダ１２によって選択されたビット線対を電圧Ｖｃｃ／２にプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、入出力バッファ９へ出力する。
【００２０】
メモリセルアレイ１４は、後述するメモリセルが行列状に配列された記憶素子群であり、各行に対応するワード線を介して行アドレスデコーダ１１と電気的に接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路１３と電気的に接続されている。
【００２１】
図２は、本発明の一実施の形態の半導体記憶装置におけるメモリセルアレイ内の構成を示す回路図である。図２を参照して、メモリセルアレイ内では、複数のワード線ＷＬ１、ＷＬ２の各々は行方向（図中横方向）に延びており、複数のビット線ＢＬ１〜ＢＬ３の各々は列方向（図中縦方向）に延びている。複数のワード線ＷＬ１、ＷＬ２の各々と複数のビット線ＢＬ１〜ＢＬ３の各々とは交差するように配置されている。複数のワード線ＷＬ１、ＷＬ２の各々と複数のビット線ＢＬ１〜ＢＬ３の各々との各交差部近傍に、スタティック型のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、およびＭＣ２２が配置されており、それにより複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、およびＭＣ２２はマトリクス状に配置されている。
【００２２】
ワード線ＷＬ１、ＷＬ２は、メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、およびＭＣ２２のうち特定のメモリセルを選択するためのものである。また、ビット線ＢＬ１〜ＢＬ３は、メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、およびＭＣ２２のうち特定のメモリセルからデータを取り出すためのものである。ワード線ＷＬ１、ＷＬ２の各々には、制御用ｎ型トランジスタＣＴ１、ＣＴ２の各々のソースが電気的に接続されている。制御用ｎ型トランジスタＣＴ１、ＣＴ２の各々のゲートおよびドレインは、行アドレスデコーダ１１（図１）に電気的に接続されている。制御用ｎ型トランジスタＣＴ１、ＣＴ２の各々は、行アドレスデコーダ１１からの信号を受けて、ワード線ＷＬ１、ＷＬ２の各々の電位を制御する。その結果、特定のワード線が活性化され、特定のメモリセルが選択される。また、ビット線ＢＬ１〜ＢＬ３の各々には、制御用ｎ型トランジスタＣＴ３〜ＣＴ５の各々のソースが電気的に接続されている。制御用ｎ型トランジスタＣＴ３〜ＣＴ５の各々のゲートおよびドレインは、列アドレスデコーダ１２（図１）に電気的に接続されている。制御用ｎ型トランジスタＣＴ３〜ＣＴ５の各々は、列アドレスデコーダ１２からの信号を受けて、ビット線ＢＬ１〜ＢＬ３の各々の電位を制御する。その結果、特定のビット線が活性化され、特定のメモリセルからデータが取り出される。たとえば、メモリセル２１のデータを読出し・書込み・消去する場合には、ワード線ＷＬ２と、ビット線ＢＬ１、ＢＬ２とが活性化される。
【００２３】
なお、本発明の制御用ｎ型トランジスタは、上記のように接続されているものである必要はなく、少なくともワード線またはビット線の電位を制御するためのものであればよい。
【００２４】
図３は、本発明の一実施の形態の半導体記憶装置において、メモリセルアレイ内に配置される１つのメモリセルの構成を示す回路図である。図３を参照して、メモリセルＭＣは図２のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２の各々に対応しており、ワード線ＷＬは図２のワード線ＷＬ１、ＷＬ２の各々に対応しており、ビット線ＢＬａ、ＢＬｂは図２のビット線ＢＬ１〜ＢＬ３の各々に対応している。
【００２５】
メモリセルＭＣ内において、ワード線ＷＬは図中横方向に延びており、２本のビット線ＢＬａ、ＢＬｂは図中縦方向に伸びている。ワード線ＷＬとビット線ＢＬａ、ＢＬｂの各々とは互いに交差するように配置されている。メモリセルＭＣは、ｎ型トランジスタ（アクセストランジスタ）ＡＴ１、ＡＴ２と、ｐ型トランジスタ（ロードトランジスタ）ＬＴ１、ＬＴ２と、ｎ型トランジスタ（ドライバトランジスタ）ＤＴ１、ＤＴ２とを有している。これらの６つのトランジスタＡＴ１、ＡＴ２、ＬＴ１、ＬＴ２、ＤＴ１、およびＤＴ２によって、メモリセルＭＣは“１”または“０”のデータを保持している。ｎ型トランジスタＡＴ１、ＡＴ２、ＤＴ１、およびＤＴ２が、本発明のメモリセル用ｎ型トランジスタに対応する。
【００２６】
ｎ型トランジスタＡＴ１においては、ゲートがワード線ＷＬに電気的に接続されており、ソース／ドレインの一方が第１電荷保持部としてのノードＮ１に電気的に接続されており、かつソース／ドレインの他方がビット線ＢＬａに電気的に接続されている。また、ｎ型トランジスタＡＴ２においては、ゲートがワード線ＷＬに電気的に接続されており、ソース／ドレインの一方が第２電荷保持部としてのノードＮ２に電気的に接続されており、ソース／ドレインの他方がビット線ＢＬｂに電気的に接続されている。ｎ型トランジスタＡＴ１、ＡＴ２は、データ書込時およびデータ読出時のみ活性化されるワード線ＷＬによって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００２７】
ｐ型トランジスタＬＴ１とｎ型トランジスタＤＴ１とは、電源ノードＶｃｃと接地ノードＧＮＤとの間に直列に接続されている。具体的には、ｐ型トランジスタＬＴ１のソースは電源ノードＶｃｃに電気的に接続されており、ｐ型トランジスタＬＴ１のドレインとｎ型トランジスタＤＴ１のドレインとはノードＮ１において電気的に接続されている。また、ｎ型トランジスタＤＴ１のソースは接地ノードＧＮＤに電気的に接続されており、ｐ型トランジスタＬＴ１のゲートとｎ型トランジスタＤＴ１のゲートとはノードＮ３において電気的に接続されている。
【００２８】
ｐ型トランジスタＬＴ２とｎ型トランジスタＤＴ２とは、電源ノードＶｃｃと接地ノードＧＮＤとの間に直列に接続されている。具体的には、ｐ型トランジスタＬＴ２のソースは電源ノードＶｃｃに電気的に接続されており、ｐ型トランジスタＬＴ２のドレインとｎ型トランジスタＤＴ２のドレインとはノードＮ２において電気的に接続されている。また、ｎ型トランジスタＤＴ２のソースは接地ノードＧＮＤに電気的に接続されており、ｐ型トランジスタＬＴ２のゲートとｎ型トランジスタＤＴ２のゲートとはノードＮ４において電気的に接続されている。
【００２９】
ノードＮ１はノードＮ４と電気的に接続されていて、ノードＮ２はノードＮ３と電気的に接続されている。このような接続によって、フリップフロップ回路が構成されている。すなわち、ノードＮ１はデータに応じた電荷を保持し、ノードＮ２はノードＮ１のデータが反転された反転データに応じた電荷を保持する。
【００３０】
続いて、本実施の形態におけるメモリセルＭＣの具体的構成について説明する。
図４は、図３に示されるメモリセルの平面レイアウトの一例を示す図である。図４においては、ゲート電極が実線で示されており、ウェルが一点鎖線で示されている。図３および図４を参照して、ｎ型ウェルおよびｐ型ウェルの各々は図中縦方向に延在しており、ゲート電極の各々はｎ型ウェルまたはｐ型ウェルを跨ぐように図中横方向に延在している。ウェルおよびゲート電極は周期的に形成されている。特に、点線で囲まれた領域には１つのメモリセルＭＣが形成されている。メモリセルＭＣの図中左下部分において、ｐ型ウェルＰＷＥａを跨ぐようにゲート電極ＧＥａが形成されており、ｐ型ウェルＰＷＥａとゲート電極ＧＥａとの交差部分にｎ型トランジスタＡＴ１が形成されている。ｎ型トランジスタＡＴ１の上部にはｐ型ウェルＰＷＥａを跨ぐようにゲート電極ＧＥｂが形成されており、ｐ型ウェルＰＷＥａとゲート電極ＧＥｂとの交差部分にｎ型トランジスタＤＴ１が形成されている。また、ゲート電極ＧＥｂはｎ型ウェルＮＷＥａにまで延在しており、ｎ型ウェルＮＷＥａとゲート電極ＧＥｂとの交差部分にｐ型トランジスタＬＴ１が形成されている。メモリセルＭＣの図中右上部分において、ｐ型ウェルＰＷＥｂを跨ぐようにゲート電極ＧＥｃが形成されており、ｐ型ウェルＰＷＥｂとゲート電極ＧＥｃとの交差部分にｎ型トランジスタＡＴ２が形成されている。ｎ型トランジスタＡＴ２の下部にはｐ型ウェルＰＷＥｂを跨ぐようにゲート電極ＧＥｄが形成されており、ｐ型ウェルＰＷＥｂとゲート電極ＧＥｄとの交差部分にｎ型ランジスタＤＴ２が形成されている。また、ゲート電極ＧＥｄはｎ型ウェルＮＷＥｂにまで延在しており、ｎ型ウェルＮＷＥｂとゲート電極ＧＥｄとの交差部分にｐ型トランジスタＬＴ２が形成されている。
【００３１】
図５は、本発明の一実施の形態における半導体記憶装置に構成を示す断面図である。図５においては、制御用ｎ型トランジスタ領域、メモリセル用ｎ型トランジスタ領域、およびｐ型トランジスタ領域が示されている。制御用ｎ型トランジスタ領域は、図２における制御用ｎ型トランジスタＣＴ１〜ＣＴ５のいずれかに対応するトランジスタＴｒ１が形成されている領域である。メモリセル用ｎ型トランジスタ領域は、図３におけるｎ型トランジスタＡＴ１、ＡＴ２、ＤＴ１、およびＤＴ２のいずれかに対応するトランジスタ（メモリセル用ｎ型トランジスタ）Ｔｒ２が形成されている領域である。ｐ型トランジスタ領域は、半導体記憶装置内のｐ型トランジスタ（たとえば図３におけるｐ型トランジスタＬＴ１、ＬＴ２）に対応するトランジスタＴｒ３が形成されている領域である。
【００３２】
図５を参照して、トランジスタＴｒ１は、ｎ型不純物領域ＮＩＲ１、ＮＩＲ２と、ゲート電極ＧＥ１と、ゲート絶縁膜ＧＩ１とを主に有している。フィールド絶縁膜ＦＩ１によって囲まれた半導体基板のｐ型ウェルＰＷＥの表面には、ｎ型不純物領域ＮＩＲ１とｎ型不純物領域ＮＩＲ２とが互いに間隔を空けて形成されている。ｎ型不純物領域ＮＩＲ１およびｎ型不純物領域ＮＩＲ２は、トランジスタＴｒ１のソースまたはドレインとなる領域である。ｎ型不純物領域ＮＩＲ１は、低濃度ｎ型不純物領域ＮＬＩ１と、低濃度ｎ型不純物領域ＮＬＩ１よりも高濃度である高濃度ｎ型不純物領域ＮＨＩ１とを有している。高濃度ｎ型不純物領域ＮＨＩ１は低濃度ｎ型不純物領域ＮＬＩ１よりも深く形成されており、低濃度ｎ型不純物領域ＮＬＩ１は高濃度ｎ型不純物領域ＮＨＩ１よりもｎ型不純物領域ＮＩＲ２に近い位置まで延在している。同様に、ｎ型不純物領域ＮＩＲ２は、低濃度ｎ型不純物領域ＮＬＩ２と、低濃度ｎ型不純物領域ＮＬＩ２よりも高濃度である高濃度ｎ型不純物領域ＮＨＩ２とを有している。高濃度ｎ型不純物領域ＮＨＩ２は低濃度ｎ型不純物領域ＮＬＩ２よりも深く形成されており、低濃度ｎ型不純物領域ＮＬＩ２は高濃度ｎ型不純物領域ＮＨＩ２よりもｎ型不純物領域ＮＩＲ１に近い位置まで延在している。ｎ型不純物領域ＮＩＲ１とｎ型不純物領域ＮＩＲ２との間におけるｐ型ウェルＰＷＥ上にはゲート絶縁膜ＧＩ１が形成されており、ゲート絶縁膜ＧＩ１上にはゲート電極ＧＥ１が形成されている。また、ゲート電極ＧＥ１の両側には絶縁膜よりなるサイドウォールＳＷ１が形成されている。
【００３３】
トランジスタＴｒ２は、トランジスタＴｒ１とほぼ同じ構造を有している。すなわち、トランジスタＴｒ２は、ｎ型不純物領域ＮＩＲ３、ＮＩＲ４と、ゲート電極ＧＥ２と、ゲート絶縁膜ＧＩ２とを主に有している。フィールド絶縁膜ＦＩ２によって囲まれた半導体基板のｐ型ウェルＰＷＥの表面には、ｎ型不純物領域ＮＩＲ３とｎ型不純物領域ＮＩＲ４とが互いに間隔を空けて形成されている。ｎ型不純物領域ＮＩＲ３およびｎ型不純物領域ＮＩＲ４は、トランジスタＴｒ２のソースまたはドレインとなる領域である。ｎ型不純物領域ＮＩＲ３は、低濃度ｎ型不純物領域ＮＬＩ３と、低濃度ｎ型不純物領域ＮＬＩ３よりも高濃度である高濃度ｎ型不純物領域ＮＨＩ３とを有している。高濃度ｎ型不純物領域ＮＨＩ３は低濃度ｎ型不純物領域ＮＬＩ３よりも深く形成されており、低濃度ｎ型不純物領域ＮＬＩ３は高濃度ｎ型不純物領域ＮＨＩ３よりもｎ型不純物領域ＮＩＲ４に近い位置まで延在している。同様に、ｎ型不純物領域ＮＩＲ４は、低濃度ｎ型不純物領域ＮＬＩ４と、低濃度ｎ型不純物領域ＮＬＩ４よりも高濃度である高濃度ｎ型不純物領域ＮＨＩ４とを有している。高濃度ｎ型不純物領域ＮＨＩ４は低濃度ｎ型不純物領域ＮＬＩ４よりも深く形成されており、低濃度ｎ型不純物領域ＮＬＩ４は高濃度ｎ型不純物領域ＮＨＩ４よりもｎ型不純物領域ＮＩＲ３に近い位置まで延在している。ｎ型不純物領域ＮＩＲ３とｎ型不純物領域ＮＩＲ４との間におけるｐ型ウェルＰＷＥ上にはゲート絶縁膜ＧＩ２が形成されており、ゲート絶縁膜ＧＩ２上にはゲート電極ＧＥ２が形成されている。また、ゲート電極ＧＥ２の両側には絶縁膜よりなるサイドウォールＳＷ２が形成されている。
【００３４】
トランジスタＴｒ３は、ｐ型不純物領域ＰＩＲ１、ＰＩＲ２と、ゲート電極ＧＥ３と、ゲート絶縁膜ＧＩ３とを主に有している。フィールド絶縁膜ＦＩ３によって囲まれた半導体基板のｎ型ウェルＮＷＥの表面には、ｐ型不純物領域ＰＩＲ１とｐ型不純物領域ＰＩＲ２とが互いに間隔を空けて形成されている。ｐ型不純物領域ＰＩＲ１およびｐ型不純物領域ＰＩＲ２は、トランジスタＴｒ３のソースまたはドレインとなる領域である。ｐ型不純物領域ＰＩＲ１は、低濃度ｐ型不純物領域ＰＬＩ１と、低濃度ｐ型不純物領域ＰＬＩ１よりも高濃度である高濃度ｐ型不純物領域ＰＨＩ１とを有している。高濃度ｐ型不純物領域ＰＨＩ１は低濃度ｐ型不純物領域ＰＬＩ１よりも深く形成されており、低濃度ｐ型不純物領域ＰＬＩ１は高濃度ｐ型不純物領域ＰＨＩ１よりもｐ型不純物領域ＰＩＲ２に近い位置まで延在している。同様に、ｐ型不純物領域ＰＩＲ２は、低濃度ｐ型不純物領域ＰＬＩ２と、低濃度ｐ型不純物領域ＰＬＩ２よりも高濃度である高濃度ｐ型不純物領域ＰＨＩ２とを有している。高濃度ｐ型不純物領域ＰＨＩ２は低濃度ｐ型不純物領域ＰＬＩ２よりも深く形成されており、低濃度ｐ型不純物領域ＰＬＩ２は高濃度ｐ型不純物領域ＰＨＩ２よりもｐ型不純物領域ＰＩＲ１に近い位置まで延在している。ｐ型不純物領域ＰＩＲ１とｐ型不純物領域ＰＩＲ２との間におけるｎ型ウェルＮＷＥ上にはゲート絶縁膜ＧＩ３が形成されており、ゲート絶縁膜ＧＩ３上にはゲート電極ＧＥ３が形成されている。また、ゲート電極ＧＥ３の両側には絶縁膜よりなるサイドウォールＳＷ３が形成されている。
【００３５】
高濃度ｎ型不純物領域ＮＨＩ１〜ＮＨＩ４および高濃度ｐ型不純物領域ＰＨＩ１、ＰＨＩ２の各々の上には、コバルトシリサイド膜ＣＳ１〜ＣＳ６の各々が形成されている。また、ゲート電極ＧＥ１〜ＧＥ３の各々の上部にはコバルトシリサイド膜ＣＳ７〜ＣＳ９の各々が形成されている。コバルトシリサイド膜ＣＳ１〜ＣＳ９は、ゲート、ソース、およびドレインの各々とコンタクトとの低抵抗化のために形成されている。フィールド絶縁膜ＦＩ１〜ＦＩ３、コバルトシリサイド膜ＣＳ１〜ＣＳ９、およびサイドウォールＳＷ１〜ＳＷ３上には、トランジスタＴｒ１〜Ｔｒ３を覆うように層間絶縁膜ＩＤが形成されている。層間絶縁膜ＩＤ上には配線ＩＮＣ１〜ＩＮＣ６が形成されている。そして、層間絶縁膜ＩＤ内部には、配線ＩＮＣ１〜ＩＮＣ６の各々とコバルトシリサイド膜ＣＳ１〜ＣＳ６の各々とを電気的に接続するコンタクトＣＯＮ１〜ＣＯＮ６の各々が形成されている。
【００３６】
なお、上述の構造は一例であり、本発明の半導体記憶装置の構造は上記のものに限定されない。特に、ｎ型不純物領域ＮＩＲ１〜ＮＩＲ４およびｐ型不純物領域ＰＩＲ１、ＰＩＲ２の各々が高濃度不純物領域と低濃度不純物領域とで構成される場合について示したが、トランジスタのソースまたはドレインとなる不純物領域は１つの不純物領域で形成されていてもよい。また、コバルトシリサイド膜ＣＳ１〜ＣＳ９は必ずしも形成されている必要はない。
【００３７】
本実施の形態において、トランジスタＴｒ２のチャネル幅は、トランジスタＴｒ１のチャネル幅よりも狭いことが好ましい。また、トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度は、トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低い。トランジスタＴｒ２のゲート電極ＧＥ２にはｎ型不純物が全く注入されていなくてもよい。
【００３８】
続いて、本実施の形態における半導体記憶装置の製造方法について説明する。
始めに図６を参照して、たとえばシリコンよりなる基板ＳＵＢを準備する。そして、制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域における基板ＳＵＢ上にレジストＲＥＳ１を形成する。次に、レジストＲＥＳ１をマスクとしてｐ型トランジスタ領域の基板ＳＵＢの表面にｎ型不純物を注入する。その結果、ｐ型トランジスタ領域における基板ＳＵＢの表面にｎ型ウェルＮＷＥが形成される。その後、レジストＲＥＳ１を除去する。
【００３９】
次に図７を参照して、ｐ型トランジスタ領域におけるｎ型ウェルＮＷＥ上にレジストＲＥＳ２を形成する。次に、レジストＲＥＳ２をマスクとして制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域における基板ＳＵＢの表面にｐ型不純物を注入する。その結果、制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域における基板ＳＵＢの表面にｐ型ウェルＰＷＥが形成される。その後、レジストＲＥＳ２を除去する。
【００４０】
なお、ｐ型ウェルＰＷＥおよびｎ型ウェルＮＷＥの形成後、トランジスタＴｒ１およびＴｒ２の閾値を調整するため、制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域のｐ型ウェルＰＷＥにおけるチャネルとなる領域にｎ型不純物を注入してもよい。またはトランジスタＴｒ３の閾値を調整するため、ｐ型トランジスタ領域のｎ型ウェルＮＷＥにおけるチャネルとなる領域にｎ型不純物を注入してもよい。トランジスタＴｒ１〜Ｔｒ３の各々の閾値の調整のための不純物注入は、ｐ型ウェルＰＷＥおよびｎ型ウェルＮＷＥの形成直後に行ってもよいし、後述するフィールド絶縁膜ＦＩ１〜ＦＩ３の形成後に行ってもよい。
【００４１】
次に図８を参照して、ｐ型ウェルＰＷＥおよびｎ型ウェルＮＷＥの所定の位置に、たとえば酸化シリコンよりなるバッファ酸化膜ＢＯＦ１〜ＢＯＦ３とポリシリコン膜ＰＳＦ１〜ＰＳＦ３とをこの順序で積層して形成する。次に、バッファ酸化膜ＢＯＦ１〜ＢＯＦ３およびポリシリコン膜ＰＳＦ１〜ＰＳＦ３の無い領域に溝を形成し、たとえば酸化シリコンよりなる絶縁膜を溝内に形成する。その結果、バッファ酸化膜ＢＯＦ１〜ＢＯＦ３およびポリシリコン膜ＰＳＦ１〜ＰＳＦ３の無い領域に、トレンチ分離となるフィールド絶縁膜ＦＩ１〜ＦＩ３が形成される。その後、バッファ酸化膜ＢＯＦ１〜ＢＯＦ３およびポリシリコン膜ＰＳＦ１〜ＰＳＦ３をたとえばエッチングにより除去する。その結果、図９に示すようにｐ型ウェルＰＷＥおよびｎ型ウェルＮＷＥの表面が露出される。
【００４２】
次に図１０を参照して、ｐ型ウェルＰＷＥおよびｎ型ウェルＮＷＥの表面に、たとえば熱酸化法を用いて酸化シリコンよりなるゲート絶縁膜ＧＩを形成する。そして、ゲート絶縁膜ＧＩ上に、たとえばＣＶＤ（Chemical  Vapor  Deposition）法を用いてポリシリコンよりなるゲート電極ＧＥを形成する。
【００４３】
次に図１１を参照して、制御用ｎ型トランジスタ領域におけるゲート電極ＧＥを露出し、かつメモリセル用ｎ型トランジスタ領域およびｐ型トランジスタ領域のゲート電極ＧＥを覆うようにマスク層としてのレジストＲＥＳ３を形成する。そして、レジストＲＥＳ３をマスクとして、制御用ｎ型トランジスタ領域におけるゲート電極ＧＥにｎ型不純物を注入する。ｎ型不純物としては、たとえばリンなどが用いられる。この時、メモリセル用ｎ型トランジスタ領域およびｐ型トランジスタ領域におけるゲート電極ＧＥには、ｎ型不純物は注入されない。その結果、制御用ｎ型トランジスタ領域におけるゲート電極ＧＥがｎ型化される。また、メモリセル用ｎ型トランジスタ領域におけるゲート電極ＧＥのｎ型不純物の濃度は、制御用ｎ型トランジスタ領域におけるゲート電極ＧＥのｎ型不純物の濃度よりも低くなる。その後、レジストＲＥＳ３を除去する。
【００４４】
なお、上記においてはマスク層としてレジストＲＥＳ３を用いる場合について示したが、マスク層としては、制御用ｎ型トランジスタ領域におけるゲート電極へのｎ型不純物の注入の際に、メモリセル領域のゲート電極にｎ型不純物が注入されるのを妨げるものであればよい。
【００４５】
次に図１２を参照して、たとえばＣＶＤ法を用いてＴＥＯＳ（Tetraethyl  Orthosilicate）よりなるハードマスクＨＭがゲート電極ＧＥ上に形成される。
【００４６】
次に図１３を参照して、通常の写真製版技術およびエッチング技術を用いてハードマスクＨＭがエッチングされ、ハードマスクＨＭ１〜ＨＭ３にパターニングされる。ハードマスクＨＭ１〜ＨＭ３は、所望のゲート電極の形状に対応する形状を有している。続いて、ハードマスクＨＭ１〜ＨＭ３をマスクとしてゲート電極ＧＥをエッチングする。その結果、制御用ｎ型トランジスタ領域にゲート電極ＧＥ１がパターニングされ、メモリセル用ｎ型トランジスタ領域にゲート電極ＧＥ２がパターニングされ、ｐ型トランジスタ領域にゲート電極ＧＥ３がパターニングされる。
【００４７】
続いて、制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域を露出し、かつｐ型トランジスタ領域を覆うようにレジストＲＥＳ４を形成する。そして、レジストＲＥＳ４、ハードマスクＨＭ１、ＨＭ２、およびフィールド絶縁膜ＦＩ１、ＦＩ２をマスクとして、制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域におけるｐ型ウェルＰＷＥ表面にｎ型不純物を注入する。その結果、低濃度ｎ型不純物領域ＮＬＩ１〜ＮＬＩ４の各々が形成される。その後、レジストＲＥＳ４を除去する。
【００４８】
次に図１４を参照して、ｐ型トランジスタ領域を露出し、かつ制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域を覆うようにレジストＲＥＳ５を形成する。そして、レジストＲＥＳ５、ハードマスクＨＭ３、およびフィールド絶縁膜ＦＩ３をマスクとして、ｐ型トランジスタ領域におけるｎ型ウェルＮＷＥ表面にｐ型不純物を注入する。その結果、低濃度ｐ型不純物領域ＰＬＩ１、ＰＬＩ２の各々が形成される。その後、レジストＲＥＳ５を除去し、ハードマスクＨＭ１〜ＨＭ３を除去する。
【００４９】
次に図１５を参照して、制御用ｎ型トランジスタ領域、メモリセル用ｎ型トランジスタ領域、およびｐ型トランジスタ領域の全面に、たとえばＣＶＤ法を用いて酸化シリコンよりなる絶縁膜ＳＷを形成する。そして、ゲート電極ＧＥ１〜ＧＥ３の上面が露出するまで絶縁膜ＳＷをエッチバックすることにより、図１６に示すように、ゲート電極ＧＥ１〜ＧＥ３の各々の側壁にサイドウォールＳＷ１〜ＳＷ３の各々が形成される。この時、ゲート電極ＧＥ１〜ＧＥ３およびサイドウォールＳＷ１〜ＳＷ３の真下以外の領域に存在するゲート絶縁膜ＧＩが除去され、ゲート絶縁膜ＧＩ１〜ＧＩ３がパターニングされる。その結果、低濃度ｎ型不純物領域ＮＬＩ１〜ＮＬＩ４および低濃度ｐ型不純物領域ＰＬＩ１、ＰＬＩ２が露出する。
【００５０】
次に図１７を参照して、制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域を露出し、かつｐ型トランジスタ領域を覆うようにレジストＲＥＳ６を形成する。そして、レジストＲＥＳ６、ゲート電極ＧＥ１、ＧＥ２、サイドウォールＳＷ１、ＳＷ２、およびフィールド絶縁膜ＦＩ１、ＦＩ２をマスクとして、制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域におけるｐ型ウェルＰＷＥ表面にｎ型不純物を注入する。この時、低濃度ｎ型不純物領域ＮＬＩ１〜ＮＬＩ４を形成する際の不純物の量よりも多量の不純物を注入する。その結果、高濃度ｎ型不純物領域ＮＨＩ１〜ＮＨＩ４の各々が形成される。その後、レジストＲＥＳ６を除去する。
【００５１】
次に図１８を参照して、ｐ型トランジスタ領域を露出し、かつ制御用ｎ型トランジスタ領域およびメモリセル用ｎ型トランジスタ領域を覆うようにレジストＲＥＳ７を形成する。そして、レジストＲＥＳ７、ゲート電極ＧＥ３、サイドウォールＳＷ３、およびフィールド絶縁膜ＦＩ３をマスクとして、ｐ型トランジスタ領域におけるｎ型ウェルＮＷＥ表面にｐ型不純物を注入する。この時、低濃度ｐ型不純物領域ＰＬＩ１、ＰＬＩ２を形成する際の不純物の量よりも多量の不純物を注入する。その結果、高濃度ｐ型不純物領域ＰＨＩ１、ＰＨＩ２の各々が形成される。その後、レジストＲＥＳ７を除去する。
【００５２】
次に図１９を参照して、低濃度ｎ型不純物領域ＮＬＩ１〜ＮＬＩ４上、低濃度ｐ型不純物領域ＰＬＩ１、ＰＬＩ２上、およびゲート電極ＧＥ１〜ＧＥ３上の各々にコバルトシリサイド膜ＣＳ１〜ＣＳ９の各々を形成する。
【００５３】
次に図２０を参照して、制御用ｎ型トランジスタ領域、メモリセル用ｎ型トランジスタ領域、およびｐ型トランジスタ領域の全面に、たとえばＣＶＤ法を用いてＴＥＯＳよりなる層間絶縁膜ＩＤを形成する。続いて、コバルトシリサイド膜ＣＳ１〜ＣＳ６の各々に達するコンタクトホールＣＯＨ１〜ＣＯＨ６の各々を形成する。
【００５４】
次に図５を参照して、コンタクトホールＣＯＨ１〜ＣＯＨ６の各々を埋めるように層間絶縁膜ＩＤ上にタングステンおよびバリアメタルよりなる導電膜を形成する。そして、層間絶縁膜ＩＤ上の余分な導電膜をＣＭＰ（Chemical  Mechanical  Polishing）により除去する。その結果、コンタクトＣＯＮ１〜ＣＯＮ６の各々が形成される。その後、蒸着法を用いて層間絶縁膜ＩＤ上に配線となる導電膜を形成し、所定の形状にエッチングする。その結果、コンタクトＣＯＮ１〜ＣＯＮ６の各々の上に配線ＩＮＣ１〜ＩＮＣ６の各々が形成される。以上の工程により、本実施の形態における半導体記憶装置が完成する。
【００５５】
本実施の形態における半導体記憶装置は、マトリクス状に配列された複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２と、複数のビット線ＢＬ１〜ＢＬ３と、複数のワード線ＷＬ１、ＷＬ２と、トランジスタＴｒ１とを備えている。複数のビット線ＢＬ１〜ＢＬ３は、複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２のうち特定のメモリセルからデータを取り出すためのものである。複数のワード線ＷＬ１、ＷＬ２は、特定のメモリセルを選択するためのものである。トランジスタＴｒ１は、複数のワード線ＷＬ１、ＷＬ２または複数のビット線ＢＬ１〜ＢＬ３の各々の電位を制御するためのものである。複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２の各々は、データを保持するためのトランジスタＴｒ２を有している。トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度は、トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低い。
【００５６】
本実施の形態における半導体記憶装置の製造方法は、マトリクス状に配列された複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２と、複数のビット線ＢＬ１〜ＢＬ３と、複数のワード線ＷＬ１、ＷＬ２と、トランジスタＴｒ１とを備えている半導体記憶装置の製造方法である。複数のビット線ＢＬ１〜ＢＬ３は、複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２のうち特定のメモリセルからデータを取り出すためのものである。複数のワード線ＷＬ１、ＷＬ２は、特定のメモリセルを選択するためのものである。トランジスタＴｒ１は、複数のワード線ＷＬ１、ＷＬ２または複数のビット線ＢＬ１〜ＢＬ３の各々の電位を制御するためのものである。複数のメモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２の各々は、データを保持するためのトランジスタＴｒ２を有している。この製造方法は以下の工程を備えている。トランジスタＴｒ１のゲート電極ＧＥ１を露出し、かつトランジスタＴｒ２のゲート電極ＧＥ２を覆うようにレジストＲＥＳ３を形成する。レジストＲＥＳ３をマスクとしてトランジスタＴｒ１のゲート電極ＧＥ１にｎ型不純物を注入する。
【００５７】
本実施の形態における半導体記憶装置およびその製造方法によれば、メモリセル用ｎ型トランジスタ（トランジスタＴｒ２）の閾値電圧Ｖthを高くすることができるので、半導体記憶装置のリーク電流を低減することができる。この作用効果について以下に詳細に説明する。
【００５８】
半導体記憶装置において、メモリセルはデータを保持するための部分であるため、メモリセルを構成するメモリセル用ｎ型トランジスタは、メモリセル外にある選択用ｎ型トランジスタ（トランジスタＴｒ１）よりも小さい電流で駆動される。このため、回路の微細化の観点から、メモリセル用ｎ型トランジスタは選択用ｎ型トランジスタよりも小さいサイズで（狭いチャネル幅で）形成されている。しかし、トランジスタのチャネル幅が狭い場合には逆ナローチャネル効果が顕著になるため、選択用ｎ型トランジスタと比較してメモリセル用ｎ型トランジスタの閾値電圧Ｖthは低下し、それによって半導体記憶装置のリーク電流は大きくなる。
【００５９】
逆ナローチャネル効果は、フィールド絶縁膜を形成（図８参照）した後にｎ型トランジスタの閾値を調節するためのｎ型不純物を注入する（図７参照）場合に、特に顕著となる。図２１（ａ）は、本発明の一実施の形態におけるトランジスタのチャネル幅方向に沿った断面を模式的に示す図であり、図２１（ｂ）は図２１（ａ）のＡ部拡大図である。図２１（ａ）および（ｂ）を参照して、ゲート絶縁膜ＧＩは、チャネルＣＨＮの幅ｗ方向の両端部において、フィールド絶縁膜ＦＩと接触している。フィールド絶縁膜ＦＩは、熱処理によってゲート絶縁膜ＧＩに食い込むような形状となる（Ｂ部）。この形状はバーズビークと呼ばれている。バーズビークが生じる結果、ゲート絶縁膜ＧＩは、両端部においてその厚みが大きくなっている。このような形状のゲート絶縁膜ＧＩが形成されると、ゲート絶縁膜ＧＩの両端部の真下のｐ型ウェルＰＷＥにはｎ型不純物が注入され難くなる。その結果、ｎ型トランジスタの閾値電圧Ｖthが低いままになる。
【００６０】
そこで、本実施の形態においては、図１１に示す工程において、制御用ｎ型トランジスタ領域におけるゲート電極ＧＥにのみｎ型不純物を注入し、メモリセル用ｎ型トランジスタ領域におけるゲート電極ＧＥにはｎ型不純物を注入しない。その結果、メモリセル用ｎ型トランジスタのゲート電極のｎ型不純物の濃度が、制御用ｎ型トランジスタのゲート電極のｎ型不純物の濃度よりも低くなる。
【００６１】
図２２（ａ）〜（ｃ）は、制御用ｎ型トランジスタのエネルギー帯図である。（ａ）はゲート電極、ゲート絶縁膜、およびｐ型ウェルの各々が互いに接触していない場合であり、（ｂ）はゲート電極に電圧が加えられていない場合であり、（ｃ）はゲート電極に正電圧が加えられた場合である。図２２（ａ）を参照して、制御用ｎ型トランジスタのゲート電極におけるフェルミ準位Ｅf1は、ｎ型不純物が注入された結果、価電子帯の準位ＥVGよりも伝導帯の準位ＥCGに近くなっている。一方、ｐ型ウェルにおけるフェルミ準位Ｅfpは、伝導帯の準位ＥCPよりも価電子帯の準位ＥVPに近くなっている。次に（ｂ）を参照して、ゲート電極、ゲート絶縁膜、およびｐ型ウェルが互いに接触すると、フェルミ準位Ｅf1とフェルミ準位Ｅfpとが一致する結果、ｐ型ウェルの伝導帯の準位ＥCPおよび価電子帯の準位ＥVPが大きく上にずれる。次に（ｃ）を参照して、価電子帯の準位ＥVpが大きく上にずれているので、ゲート電極に加えられる正電圧ΔＶ1が小さくても、ゲート絶縁膜とｐ型ウェルとの界面に十分な数の電子が集まってチャネルが形成され、トランジスタがオンする。以上の原理により、制御用ｎ型トランジスタは低い閾値電圧Ｖth（＝ΔＶ1）を有している。
【００６２】
図２３（ａ）〜（ｃ）は、メモリセル用ｎ型トランジスタのエネルギー帯図である。（ａ）はゲート電極、ゲート絶縁膜、およびｐ型ウェルの各々が互いに接触していない場合であり、（ｂ）はゲート電極に電圧が加えられていない場合であり、（ｃ）はゲート電極に正電圧が加えられた場合である。図２３（ａ）を参照して、メモリセル用ｎ型トランジスタのゲート電極にはｎ型不純物が注入されていないので、メモリセル用ｎ型トランジスタのゲート電極におけるフェルミ準位Ｅf2は、制御用ｎ型トランジスタのゲート電極におけるフェルミ準位Ｅf1よりも低くなっている。次に（ｂ）を参照して、ゲート電極、ゲート絶縁膜、およびｐ型ウェルが互いに接触すると、フェルミ準位Ｅf2とフェルミ準位Ｅfpとが一致する結果、ｐ型ウェルの伝導帯の準位ＥCPおよび価電子帯の準位ＥVPが上にずれる。ここで、フェルミ準位Ｅf2とフェルミ準位Ｅfpとの差はフェルミ準位Ｅf1とフェルミ準位Ｅfpとの差に比べて小さいので、ｐ型ウェルの伝導帯の準位ＥCPおよび価電子帯の準位ＥVPのずれは、図２２（ｂ）の場合よりも小さい。次に（ｃ）を参照して、価電子帯の準位ＥVPのずれが小さいので、ゲート絶縁膜とｐ型ウェルとの界面に十分な数の電子を集めるためには、ゲート電極に大きな正電圧ΔＶ2（＞ΔＶ1）を加える必要がある。以上の原理により、メモリセル用ｎ型トランジスタの閾値電圧Ｖth（＝ΔＶ2）を高くすることができるので、半導体記憶装置のリーク電流を低減することができる。
【００６３】
なお、本実施の形態におけるトランジスタＴｒ２は、図３におけるアクセストランジスタＡＴ１、ＡＴ２であってもよいし、ドライバトランジスタＤＴ１、ＤＴ２であってもよい。
【００６４】
また、図１１の工程において、メモリセル用ｎ型不純物領域を覆うようにレジストＲＥＳ３の形状を設計すれば、トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度が、トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低くなる。したがって、製造工程の複雑化を招かずに上記効果を得ることができる。
【００６５】
なお、上記製造方法の変形例として、図１１に示す工程の後で、図２４に示す工程を追加してもよい。図２４を参照して、メモリセル用ｎ型トランジスタ領域におけるゲート電極ＧＥを露出し、かつ制御用ｎ型トランジスタ領域およびｐ型トランジスタ領域のゲート電極ＧＥを覆うように他のマスク層としてのレジストＲＥＳ６を形成する。そして、レジストＲＥＳ６をマスクとして、メモリセル用ｎ型トランジスタ領域におけるゲート電極ＧＥにｎ型不純物を注入する。ｎ型不純物としては、たとえばリンなどが用いられる。ここで、メモリセル用ｎ型トランジスタ領域におけるゲート電極ＧＥに注入されるｎ型不純物の量は、図１１の工程において制御用ｎ型トランジスタにおけるゲート電極ＧＥに注入されるｎ型不純物の量よりも少なくされる。この工程を追加することにより、ゲート電極ＧＥ２のｎ型不純物の濃度を調節することができる。
【００６６】
また、本実施の形態においては、ゲート電極ＧＥを形成した直後に制御用ｎ型トランジスタ領域におけるゲート電極ＧＥにｎ型不純物を注入する場合について示した。しかし、トランジスタＴｒ１のゲート電極ＧＥ１へのｎ型不純物注入は、いつ行われてもよい。たとえば図１３に示すように、ゲート電極ＧＥ１〜ＧＥ３を形成した後にゲート電極ＧＥ１へのｎ型不純物が注入されてもよい。
【００６７】
さらに、本実施の形態においては、メモリセルが図３に示す構成のスタティック型のメモリセルである場合について示した。しかし、本発明のメモリセルは他の構成であってもよく、たとえばダイナミック型であってもよい。
【００６８】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００６９】
本発明は半導体記憶装置全般に適用可能であり、特にスタティック型の半導体記憶装置に適している。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施の形態による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】本発明の一実施の形態の半導体記憶装置におけるメモリセルアレイ内の構成を示す回路図である。
【図３】本発明の一実施の形態の半導体記憶装置において、メモリセルアレイ内に配置される１つのメモリセルの構成を示す回路図である。
【図４】図３に示されるメモリセルの平面レイアウトの一例を示す図である。
【図５】本発明の一実施の形態における半導体記憶装置に構成を示す断面図である。
【図６】本発明の一実施の形態における半導体記憶装置の製造方法の第１工程を示す断面図である。
【図７】本発明の一実施の形態における半導体記憶装置の製造方法の第２工程を示す断面図である。
【図８】本発明の一実施の形態における半導体記憶装置の製造方法の第３工程を示す断面図である。
【図９】本発明の一実施の形態における半導体記憶装置の製造方法の第４工程を示す断面図である。
【図１０】本発明の一実施の形態における半導体記憶装置の製造方法の第５工程を示す断面図である。
【図１１】本発明の一実施の形態における半導体記憶装置の製造方法の第６工程を示す断面図である。
【図１２】本発明の一実施の形態における半導体記憶装置の製造方法の第７工程を示す断面図である。
【図１３】本発明の一実施の形態における半導体記憶装置の製造方法の第８工程を示す断面図である。
【図１４】本発明の一実施の形態における半導体記憶装置の製造方法の第９工程を示す断面図である。
【図１５】本発明の一実施の形態における半導体記憶装置の製造方法の第１０工程を示す断面図である。
【図１６】本発明の一実施の形態における半導体記憶装置の製造方法の第１１工程を示す断面図である。
【図１７】本発明の一実施の形態における半導体記憶装置の製造方法の第１２工程を示す断面図である。
【図１８】本発明の一実施の形態における半導体記憶装置の製造方法の第１３工程を示す断面図である。
【図１９】本発明の一実施の形態における半導体記憶装置の製造方法の第１４工程を示す断面図である。
【図２０】本発明の一実施の形態における半導体記憶装置の製造方法の第１５工程を示す断面図である。
【図２１】（ａ）は、本発明の一実施の形態におけるトランジスタのチャネル幅方向に沿った断面を模式的に示す図である。（ｂ）は（ａ）のＡ部拡大図である。
【図２２】（ａ）はゲート電極、ゲート絶縁膜、およびｐ型ウェルの各々が互いに接触していない場合の制御用ｎ型トランジスタのエネルギー帯図である。（ｂ）はゲート電極に電圧が加えられていない場合の制御用ｎ型トランジスタのエネルギー帯図である。（ｃ）はゲート電極に正電圧が加えられた場合の制御用ｎ型トランジスタのエネルギー帯図である。
【図２３】（ａ）はゲート電極、ゲート絶縁膜、およびｐ型ウェルの各々が互いに接触していない場合のメモリセル用ｎ型トランジスタのエネルギー帯図である。（ｂ）はゲート電極に電圧が加えられていない場合のメモリセル用ｎ型トランジスタのエネルギー帯図である。（ｃ）はゲート電極に正電圧が加えられた場合のメモリセル用ｎ型トランジスタのエネルギー帯図である。
【図２４】本発明の一実施の形態における半導体記憶装置の製造方法の変形例を示す断面図である。
【符号の説明】
【００７１】
１  半導体記憶装置、２  制御信号端子、３  クロック端子、４  アドレス端子、５  データ入出力端子、６  制御信号バッファ、７  クロックバッファ、８  アドレスバッファ、９  入出力バッファ、１０  制御回路、１１  行アドレスデコーダ、１２  列アドレスデコーダ、１３  入出力制御回路、１４  メモリセルアレイ、ＡＴ１，ＡＴ２，ＤＴ１，ＤＴ２  ｎ型トランジスタ、ＢＬ１〜ＢＬ３，ＢＬａ，ＢＬｂ  ビット線、ＢＯＦ１〜ＢＯＦ３  バッファ酸化膜、ＣＨＮ  チャネル、    ＣＯＨ１〜ＣＯＨ６  コンタクトホール、ＣＯＮ１〜ＣＯＮ６  コンタクト、ＣＳ１〜ＣＳ９  コバルトシリサイド膜、ＣＴ１〜ＣＴ５  制御用ｎ型トランジスタ、ＦＩ，ＦＩ１〜ＦＩ３  フィールド絶縁膜、ＧＥ，ＧＥ１〜ＧＥ３，ＧＥａ〜ＧＥｄ  ゲート電極、ＧＩ，ＧＩ１〜ＧＩ３  ゲート絶縁膜、ＧＮＤ  接地電圧、ＨＭ，ＨＭ１〜ＨＭ３  ハードマスク、ＩＤ  層間絶縁膜、ＩＮＣ１〜ＩＮＣ６  配線、ＬＴ１，ＬＴ２  ｐ型トランジスタ、ＭＣ，ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２  メモリセル、Ｎ１〜Ｎ４  ノード、ＮＨＩ１〜ＮＨＩ４  高濃度ｎ型不純物領域、ＮＩＲ１〜ＮＩＲ４  ｎ型不純物領域、ＮＬＩ１〜ＮＬＩ４  低濃度ｎ型不純物領域、ＮＷＥ，ＮＷＥａ，ＮＷＥｂ  ｎ型ウェル、ＰＨＩ１，ＰＨＩ２  高濃度ｐ型不純物領域、ＰＩＲ１，ＰＩＲ２  ｐ型不純物領域、ＰＬＩ１，ＰＬＩ２  低濃度ｐ型不純物領域、ＰＳＦ１〜ＰＳＦ３  ポリシリコン膜、ＰＷＥ，ＰＷＥａ，ＰＷＥｂ  ｐ型ウェル、ＲＥＳ１〜ＲＥＳ７  レジスト、ＳＵＢ  基板、ＳＷ  絶縁膜、ＳＷ１〜ＳＷ３  サイドウォール、Ｔｒ１〜Ｔｒ３  トランジスタ、Ｖｃｃ  電源電圧、ＷＬ，ＷＬ１，ＷＬ２  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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