(57)【要約】【課題】半導体モジュールを構成する各半導体スイッチ素子に流れる電流を同一にすることによって、信頼性の高い半導体モジュールを提供する。【解決手段】並列に接続されたＩＧＢＴチップ２ａ，２ｂと、エミッタ端子９ａとＩＧＢＴチップ２ａ，２ｂのエミッタ電極とを接続するためのエミッタ中継導体１１ａと、ゲート端子２０とゲート電極とを接続するためのゲート中継導体１８と、制御エミッタ端子２１と制御エミッタ電極とを接続するための制御エミッタ中継導体１９とを備えており、エミッタ中継導体１１ａまたは制御エミッタ中継導体１９に生ずる誘導起電力によってＩＧＢＴチップ２ａ，２ｂの制御エミッタ電極間に発生する電位差と同等な電位差が、ＩＧＢＴチップ２ａ，２ｂのゲート電極間に発生するように、ゲート中継導体１８を構成する。【選択図】図１
2009259990.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体スイッチ素子が並列に接続されるとともに、上記半導体スイッチ素子のコレクタ電極とコレクタ端子とを接続するコレクタ側配線と、上記半導体スイッチ素子のエミッタ電極とエミッタ端子とを接続するエミッタ側配線と、上記半導体スイッチ素子のゲート電極とゲート端子とを接続するゲート側配線と、上記半導体スイッチ素子の制御エミッタ電極と制御エミッタ端子とを接続する制御エミッタ側配線とを備えた半導体モジュールにおいて、上記エミッタ側配線および/または上記制御エミッタ側配線において発生する誘導起電力により生ずる上記複数の半導体スイッチ素子の上記制御エミッタ電極間の電位差と同等の電位差が上記複数の半導体スイッチ素子の上記ゲート電極間に発生するように、上記ゲート側配線を形成したことを特徴とする半導体モジュール。
【請求項２】
上記エミッタ側配線または上記制御エミッタ側配線の一部又は全部と上記ゲート側配線の一部又は全部とは互いに平行になるように、かつ、上記半導体スイッチ素子が設置される基板側から見て重なるように、配置されていることを特徴とする請求項１記載の半導体モジュール。
【請求項３】
上記コレクタ側配線及び上記エミッタ側配線に流れる電流経路であって、当該半導体モジュールの対称線に対して対称関係にない電流経路に対応する位置に上記ゲート側配線を形成したことを特徴とする請求項１又は請求項２記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＩＧＢＴ（ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）等の電圧駆動型半導体スイッチ素子からなる半導体モジュールに関するものであり、特に半導体モジュールの配線構造に関するものである。
【背景技術】
【０００２】
複数の半導体スイッチ素子が並列に接続された半導体モジュールにおいては、主電流により各半導体スイッチ素子のゲート・エミッタ間に誘導起電力が発生すると、各半導体スイッチ素子間においてゲート・エミッタ間電圧に差が発生し、各半導体スイッチ素子に流れる電流が不均一となり、半導体モジュールの信頼性が低下するという問題があった。
【０００３】
このような問題点を解決するための従来技術として、並列に接続された半導体スイッチ素子のエミッタ間接続導体に発生するリアクトル成分の電圧降下に相当する電圧を発生させる電圧源と、電圧源を介して半導体スイッチ素子を駆動する駆動手段を有し、リアクトル成分によるエミッタ電位の降下を電圧源によってゲート電位に加えることにより、各半導体スイッチ素子のゲート・エミッタ間電圧を均一にしたものがあった（特許文献１参照）。
【０００４】
【特許文献１】特開平７−１７７７２７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１における各半導体スイッチ素子のエミッタ間接続導体に発生するリアクトル成分の電圧降下に相当する電圧をゲート電位に加える構造においては、主電流が流れるエミッタ側共通端子をゲート・エミッタ間電圧の基準電位とし、各半導体スイッチ素子のエミッタ配線における自己インダクタンスの差に起因して発生するゲート・エミッタ間の電圧差を均一にするものである。
【０００６】
このような構造は、各半導体スイッチ素子のエミッタ配線の自己インダクタンスの差に起因して発生するゲート・エミッタ間の電圧差を均等化するものであるため、各半導体スイッチ素子のエミッタ配線と他配線との相互インダクタンス差に起因して発生するゲート・エミッタ間の電圧差を均一にすることはできなかった。
【０００７】
また、エミッタ配線における自己インダクタンスのばらつきを避けるために、大電流である主電流が流れるエミッタ配線とは別に各半導体チップのエミッタ電極から微小な電流が流れる制御エミッタ配線を設けて、これをゲート・エミッタ間電圧の基準電位として、自己インダクタンスの影響を受けないようにした構造においては、上記特許文献１に示されたような各半導体スイッチ素子のエミッタ配線の自己インダクタンスの差に起因して発生する電圧降下をゲート電位に加える構造では、ゲート・エミッタ間の電圧を均等化し、各半導体スイッチ素子に流れる電流を同一にすることはできなかった。
【０００８】
各半導体スイッチ素子に流れる電流が相違し、特定の半導体スイッチ素子に電流が集中すると、その半導体スイッチ素子の温度が上昇し、高温、低温を繰り返すことによって半導体モジュールの寿命が短くなったり、短絡した場合の耐久性を低下させてしまうという問題点があった。
【０００９】
この発明は、上記のような問題点を解決するためになされたものであり、各半導体スイッチ素子に流れる電流を均一にし、寿命が長く信頼性の高い半導体モジュールを提供することを目的としたものである。
【課題を解決するための手段】
【００１０】
この発明に係る半導体モジュールは、複数の半導体スイッチ素子が並列に接続されるとともに、半導体スイッチ素子のコレクタ電極とコレクタ端子とを接続するコレクタ側配線と、半導体スイッチ素子のエミッタ電極とエミッタ端子とを接続するエミッタ側配線と、半導体スイッチ素子のゲート電極とゲート端子とを接続するゲート側配線と、半導体スイッチ素子の制御エミッタ電極と制御エミッタ端子とを接続する制御エミッタ側配線とを備えているものであって、エミッタ側配線および/または制御エミッタ側配線において発生する誘導起電力により生ずる複数の半導体スイッチ素子の制御エミッタ電極間の電位差と同等の電位差が複数の半導体スイッチ素子のゲート電極間に発生するように、ゲート側配線を形成したものである。
【発明の効果】
【００１１】
この発明に係る半導体モジュールによれば、複数の半導体スイッチ素子が並列に接続されるとともに、半導体スイッチ素子のコレクタ電極とコレクタ端子とを接続するコレクタ側配線と、半導体スイッチ素子のエミッタ電極とエミッタ端子とを接続するエミッタ側配線と、半導体スイッチ素子のゲート電極とゲート端子とを接続するゲート側配線と、半導体スイッチ素子の制御エミッタ電極と制御エミッタ端子とを接続する制御エミッタ側配線とを備えているものであって、エミッタ側配線および/または制御エミッタ側配線において発生する誘導起電力により生ずる複数の半導体スイッチ素子の制御エミッタ電極間の電位差と同等の電位差が複数の半導体スイッチ素子のゲート電極間に発生するように、ゲート側配線を形成したので、各半導体スイッチ素子に印加されるゲート電圧のばらつきを小さくし、流れる電流を同一にし、信頼性の高い半導体モジュールを得ることができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
以下この発明の一実施形態を図に基づいて説明する。図１はこの発明の実施の形態１による半導体モジュール１の内部配線構造を示す斜視図、図２は図１においてコレクタ側配線のみを取り出して示した斜視図、図３はエミッタ側配線及び制御エミッタ側配線のみを示す斜視図、図４は同じく平面図、図５はゲート側配線のみを示す斜視図、図６は同じく平面図、図７はコレクタ側配線における電流の経路を示すための平面図、図８はエミッタ側配線における電流の経路を示すための平面図、図９は半導体モジュール１の簡略回路図である。
【００１３】
図において、半導体スイッチ素子を構成する複数（図１では２個）のＩＧＢＴチップ２ａ，２ｂはコレクタパターン３ａ，３ｂ上に載置されるとともに、各ＩＧＢＴチップ２ａ，２ｂのコレクタ電極とコレクタパターン３ａ，３ｂははんだ等により接続されている。コレクタパターン３ａ，３ｂとエミッタパターン４ａ，４ｂは絶縁板５ａ，５ｂ上に配置されるとともに、コレクタパターン３ａ，３ｂとエミッタパターン４ａ，４ｂとの間には一定の絶縁距離が設けられている。絶縁板５ａ，５ｂはベース板６上に配置されている。ベース板６は半導体モジュール１を構成する基板であり、ＩＧＢＴチップ２ａ，２ｂは半導体モジュール１の基板上に設置されることになる。
【００１４】
エミッタパターン４ａ，４ｂとＩＧＢＴチップ２ａ，２ｂのエミッタ電極はボンディングワイヤ７ａ，７ｂによって接続される。コレクタ端子８ａとコレクタパターン３ａ，３ｂはコレクタ中継導体１０ａを介して接続され、これによりコレクタ側配線が構成される。又エミッタ端子９ａとエミッタパターン４ａ，４ｂはエミッタ中継導体１１ａを介して接続され、これによりエミッタ側配線が構成されている。
【００１５】
ＩＧＢＴチップ２ａ，２ｂの制御用の配線であるゲート中継導体１８と制御エミッタ中継導体１９はベース板６に対して平行になるように配置されるとともに、一定の距離をあけて配置されている。ゲート中継導体１８にはゲート電源接続用の正極側端子であるゲート端子２０が配置されるとともに、制御エミッタ中継導体１９にはゲート電源接続用の負極側端子である制御エミッタ端子２１が配置される。
【００１６】
図５に示すように、ゲート中継導体１８とＩＧＢＴチップ２ａ，２ｂのゲート電極は、ゲートワイヤ１２ａ，１２ｂ、ゲートパターン１４ａ，１４ｂ、ゲートピン１６ａ，１６ｂを介して接続され、これらによりゲート側配線が構成されている。又図３に示すように、制御エミッタ中継導体１９とＩＧＢＴチップ２ａ，２ｂの制御エミッタ電極は、制御エミッタワイヤ１３ａ，１３ｂ、制御エミッタパターン１５ａ，１５ｂ、制御エミッタピン１７ａ，１７ｂを介して接続され、これらにより制御エミッタ側配線が構成されている。
【００１７】
ゲートパターン１４ａ，１４ｂと制御エミッタパターン１５ａ，１５ｂは絶縁板５ｃ，５ｄ上で一定の絶縁距離を隔てて配置される。そしてコレクタ電極とエミッタ電極間には主電流が流れるとともに、この主電流を通電させ、又遮断するための電圧信号がゲート電極と制御エミッタ電極間に加えられる。
【００１８】
ＩＧＢＴチップ２ａ，２ｂ、コレクタパターン３ａ，３ｂ、エミッタパターン４ａ，４ｂ、絶縁板５ａ，５ｂ，５ｃ，５ｄ、ゲートパターン１４ａ，１４ｂ、制御エミッタパターン１５ａ，１５ｂはベース板６上に載置される。図６に示すように、ゲート中継導体１８は略ロの字型に形成されるとともに、図４に示すように、制御エミッタ中継導体１９は略コの字型に形成され、ゲート中継導体１８と制御エミッタ中継導体１９はプリント基板等によりほぼ同一寸法に形成されるとともに、互いに平行に、かつ基板となるベース板６側から見て積層されるように配置される。
【００１９】
ゲート中継導体１８の一部分であって、制御エミッタ中継導体１９と重なり合っていない部分は、エミッタ中継導体１１ａに接近して配置される。図２においては、コレクタ側の配線であるコレクタパターン３ａ，３ｂ、コレクタ端子８ａ、コレクタ中継導体１０ａのみを取り出して示している。
【００２０】
又図３においては、エミッタ側の配線であるエミッタパターン４ａ，４ｂ、ボンディングワイヤ７ａ，７ｂ、エミッタ端子９ａ、エミッタ中継導体１１ａ、制御エミッタ側の配線である制御エミッタワイヤ１３ａ，１３ｂ、制御エミッタパターン１５ａ，１５ｂ、制御エミッタピン１７ａ，１７ｂ、制御エミッタ中継導体１９のみを取り出して示している。
【００２１】
図４に示すように、エミッタ側配線と制御エミッタ側配線は、ＩＧＢＴチップ２ａ，２ｂのエミッタ電極、ボンディングワイヤ７ａ，７ｂ、エミッタパターン４ａ，４ｂ、エミッタ中継導体１１ａ、制御エミッタワイヤ１３ａ，１３ｂ、制御エミッタパターン１５ａ，１５ｂ、制御エミッタピン１７ａ，１７ｂ、制御エミッタ中継導体１９によって閉ループを形成している。
【００２２】
図５においては、ゲート側の配線であるゲートワイヤ１２ａ，１２ｂ、ゲートピン１６ａ，１６ｂ、ゲート中継導体１８のみを取り出して示している。更に図６に示すように、ゲート側配線は閉ループを形成している。
【００２３】
図７において、主電流は、コレクタ端子８ａから半導体モジュール内に入り、コレクタ中継導体１０ａで２方向に分流し、コレクタパターン３ａ，３ｂを通って、ＩＧＢＴチップ２ａ，２ｂのコレクタ電極に流れ込む。図８において、ＩＧＢＴチップ２ａ，２ｂのエミッタ電極から流れ出た電流は、ボンディングワイヤ７ａ，７ｂ、エミッタパターン４ａ，４ｂを通り、エミッタ中継導体１１ａにおいて、分流されていた電流が合流し、エミッタ端子９ａから半導体モジュール１の外に流れ出る。
【００２４】
矢印Ａで示されるコレクタ中継導体１０ａを流れる電流経路と、矢印Ｂで示されるエミッタ中継導体１１ａを流れる電流経路は半導体モジュールの対称線２９に対して非対称の関係となる。これに対して、図７において、矢印Ａを除く電流経路は対称線２９に対し対称の関係となっており、又図８において、矢印Ｂを除く電流経路は対称線２９に対し対称の関係となっている。なお、対称線２９は、ＩＧＢＴチップ２ａ，２ｂを結ぶ線分の垂直二等分線によって定義される。
【００２５】
半導体モジュール１には周波数の大きな電流が流れるので、電流により形成される磁束は時間とともに変化し、他の配線に誘導起電力を発生させる場合がある。誘導起電力がゲート配線やエミッタ配線に発生すると、並列接続されたＩＧＢＴチップ２ａ，２ｂのゲート−エミッタ間電圧を不均等にさせる場合があり、この場合、並列接続されたＩＧＢＴチップ２ａ，２ｂに流れる電流が不均一になる。
【００２６】
矢印Ａと矢印Ｂを除く電流経路は対称線２９に対し対称の関係となっており、又図４，図６において、ボンディングワイヤ７ａ，７ｂ、エミッタパターン４ａ，４ｂ、エミッタ中継導体１１ａ、制御エミッタワイヤ１３ａ，１３ｂ、制御エミッタパターン１５ａ，１５ｂ、制御エミッタピン１７ａ，１７ｂ、制御エミッタ中継導体１９からなるエミッタ側配線と、ゲートワイヤ１２ａ，１２ｂ、ゲートピン１６ａ，１６ｂ、ゲート中継導体１８からなるゲート側配線も対称線２９に対しほぼ対称となるよう形成されているので、矢印Ａと矢印Ｂを除く電流によってエミッタ側配線とゲート側配線に発生する誘導起電力においては、対称線２９を対称にして左右ほぼ同等に発生し、従ってＩＧＢＴ２ａ、２ｂのゲート・エミッタ間電圧に対してほぼ同等な影響を及ぼすため、問題とはならない。
【００２７】
一方、矢印Ａと矢印Ｂで示される電流は対称線２９に対し非対称の関係となっており、対称線２９を対称にして左右のエミッタ側配線とゲート側配線に大きさの異なる誘導起電力を発生させる。特に矢印Ａと矢印Ｂの電流と平行な関係に位置するエミッタ側配線とゲート側配線に発生する誘導起電力が大きい。これは矢印Ａと矢印Ｂにより示される電流によって発生する磁束の影響を最も受けやすいからである。
【００２８】
そこで以上の点を考慮し、本発明においては、ゲート中継導体１８をエミッタ中継導体１１ａ及び制御エミッタ中継導体１９に対して平行になるように、積層させて配置したものである。このように構成したことにより、図４に示すように、矢印Ａと矢印Ｂで示されるコレクタ側配線やエミッタ側配線に流れる主電流の時間変化によって磁束が鎖交すると、エミッタ側配線及び制御エミッタ側配線には誘導起電力ＣとＤが発生する。また、図６において、矢印Ａと矢印Ｂで示されるコレクタ側配線やエミッタ側配線に流れる主電流の時間変化によって磁束が鎖交すると、ゲート側配線にも誘導起電力ＥとＦが発生する。
【００２９】
ゲート側配線とエミッタ側配線及び制御エミッタ側配線は上述のように接近して積層させるように配置されているので、磁束によって発生する誘導起電力ＣとＥ、ＤとＦはほぼ同等である。また、誘導起電力ＣとＥの大きさは、矢印Ａと矢印Ｂにより示される電流に近いため、ＤとＦより大きい。ＩＧＢＴチップ２ａと２ｂの制御エミッタ電極は、誘導起電力Ｃが発生するエミッタ中継導体１１ａと誘導起電力Ｄが発生する制御エミッタ中継導体１９の間に位置しているので、ＩＧＢＴチップ２ａと２ｂの制御エミッタ電極間の電圧差(電位差)をＶ１とすると、Ｄ＜Ｖ１＜Ｃとなる。また、ＩＧＢＴチップ２ａと２ｂのゲート電極は、誘導起電力Ｅが発生するゲート中継導体１８と誘導起電力Ｆが発生するゲート中継導体１８の間に位置しているので、ＩＧＢＴチップ２ａと２ｂのゲート電極間の電圧差(電位差)をＶ２とすると、Ｆ＜Ｖ２＜Ｅとなる。ＣとＥ、ＤとＦの値はほぼ同等であり、かつＩＧＢＴチップ２ａ、２ｂそれぞれのゲート電極と制御エミッタ電極はほぼ同じ位置に存在しているので、ＩＧＢＴチップ２ａと２ｂのゲート電極間に発生する電圧差Ｖ２とＩＧＢＴチップ２ａと２ｂの制御エミッタ電極間に発生する電圧差Ｖ１もほぼ同等となる(Ｖ１≒Ｖ２)。
【００３０】
従って、ＩＧＢＴチップ２ａにおけるゲート・エミッタ間の電圧とＩＧＢＴチップ２ｂにおけるゲート・エミッタ間の電圧も等しくなり、ＩＧＢＴチップ２ａとＩＧＢＴチップ２ｂに流れる電流を均等にすることができる。
【００３１】
実施の形態２．
図１０はこの発明の実施の形態２による半導体モジュールの内部配線構造を示す斜視図である。本実施形態による半導体モジュールは、ベース板６、ベース板６上の第１の半導体モジュール２７、第２の半導体モジュール２８、ゲート中継導体１８２、制御エミッタ中継導体１９２で構成されている。第１の半導体モジュール２７内の部品と第２の半導体モジュール２８内の部品は、同一の材料及び寸法で構成されるとともに、同一の配置構成を施されている。
【００３２】
第１の半導体モジュール２７内では、複数の半導体スイッチ素子からなるＩＧＢＴチップ２ａ，２ｂがコレクタパターン３ａ，３ｂ上に載置されるとともに、第２のモジュール２８内ではＩＧＢＴチップ２ｃ，２ｄがコレクタパターン３ｃ，３ｄ上に載置される。そして各ＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄのコレクタ電極とコレクタパターン３ａ，３ｂ，３ｃ，３ｄははんだ等により接続されている。
【００３３】
コレクタパターン３ａ，３ｂ，３ｃ，３ｄとエミッタパターン４ａ，４ｂ，４ｃ，４ｄは絶縁板５ａ，５ｂ，５ｅ，５ｆ上に配置されるとともに、コレクタパターン３ａ，３ｂ，３ｃ，３ｄとエミッタパターン４ａ，４ｂ，４ｃ，４ｄとの間には一定の絶縁距離が設けられている。
【００３４】
エミッタパターン４ａ，４ｂ，４ｃ，４ｄとＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄのエミッタ電極はボンディングワイヤ７ａ，７ｂ，７ｃ，７ｄによって接続される。コレクタ端子８ａ，８ｂとコレクタパターン３ａ，３ｂ，３ｃ，３ｄはコレクタ中継導体１０ａ，１０ｂを介して接続されることにより、コレクタ側配線が構成される。又エミッタ端子９ａ，９ｂとエミッタパターン４ａ，４ｂ，４ｃ，４ｄはエミッタ中継導体１１ａ，１１ｂを介して接続されることにより、エミッタ側配線が構成される。
【００３５】
当該半導体モジュールのコレクタ端子８ａとコレクタ端子８ｂとは外部配線（図示せず）によって並列に接続されるとともに、エミッタ端子９ａとエミッタ端子９ｂも外部配線（図示せず）によって並列に接続される。従って半導体モジュール内のＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄは互いに並列に接続されることとなる。
【００３６】
ＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄの制御用の配線であるゲート中継導体１８２と制御エミッタ中継導体１９２はベース板６に対して平行になるように、かつベース板６側から見て重なるように配置されるとともに、一定の距離をあけて配置されている。ゲート中継導体１８２にはゲート電源接続用の正極側端子であるゲート端子２０が配置され、制御エミッタ中継導体１９２にはゲート電源接続用の負極側端子である制御エミッタ端子２１が配置される。
【００３７】
ゲート中継導体１８２とＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄのゲート電極は、ゲートワイヤ１２ａ，１２ｂ，１２ｃ，１２ｄ、ゲートパターン１４ａ，１４ｂ，１４ｃ，１４ｄ、ゲートピン１６ａ，１６ｂ，１６ｃ，１６ｄを介して接続されることによりゲート側配線が構成される。又制御エミッタ中継導体１９２とＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄの制御エミッタ電極は、制御エミッタワイヤ１３ａ，１３ｂ，１３ｃ，１３ｄ、制御エミッタパターン１５ａ，１５ｂ，１５ｃ，１５ｄ、制御エミッタピン１７ａ，１７ｂ，１７ｃ，１７ｄを介して接続されることにより制御エミッタ側配線が構成される。
【００３８】
ゲートパターン１４ａ，１４ｂ，１４ｃ，１４ｄ、制御エミッタパターン１５ａ，１５ｂ，１５ｃ，１５ｄは絶縁板５ｃ，５ｄ，５ｇ，５ｈ上で一定の絶縁距離を隔てて配置される。図１１はエミッタ側配線及び制御エミッタ側配線のみを示す平面図である。
【００３９】
図１２はゲート側配線のみを示す平面図である。ゲート中継導体１８２と制御エミッタ中継導体１９２はプリント基板等により形成されるとともに、互いに平行に、かつ積層されるように配置される。又ゲート中継導体１８２の一部分であって、制御エミッタ中継導体１９２と重なり合っていない部分は、エミッタ中継導体１１ａ，１１ｂに対して平行、かつ積層されるように配置される。
【００４０】
対称線２９に対し、非対称な電流経路は矢印Ａ，Ｂと矢印Ｇ，Ｈであり、対称線２９を対称にして左右のエミッタ側配線とゲート側配線に大きさの異なる誘導起電力を発生させる。特に矢印Ａ，Ｂと矢印Ｇ，Ｈの電流と平行な関係に位置するエミッタ側配線とゲート側配線に発生する誘導起電力が大きい。
【００４１】
また、本実施形態においては、対称線２９に対し、非対称な電流経路が多く形成される複雑な構造のため、これらと平行をなすエミッタ側配線とゲート側配線には多くの電流成分による誘導起電力が発生し、ゲート電極と制御エミッタ電極間の電圧を均等化することは一層困難となる。
【００４２】
そこで以上の点を考慮し、本実施形態においては、ゲート中継導体１８２を略日の字型に構成するとともに、エミッタ中継導体１１ａ，１１ｂと制御エミッタ中継導体１９２に接近させて配置したものである。
【００４３】
このように構成したことにより、エミッタ側配線には誘導起電力Ｃ，Ｄ，Ｉが発生し、ゲート側配線には誘導起電力Ｅ，Ｆ，Ｊが発生する。ゲート側配線とエミッタ側配線は上述のように接近して配置されているので、磁束によって発生する誘導起電力ＣとＥ、ＤとＦ、ＩとＪはほぼ同等である。
【００４４】
従って、対称線２９に対し、非対称な電流経路が多く形成される構造であっても、ＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄのゲート電極間に発生する電圧とＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄの制御エミッタ電極間に発生する電圧をほぼ同等にすることができるので、ＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄのゲート電極と制御エミッタ電極間の電圧を均等にし、ＩＧＢＴチップ２ａ，２ｂ，２ｃ，２ｄに流れる電流を均等にすることができる。上記実施の形態１，２においては、ＩＧＢＴチップを２個又は４個並列に設けた場合を示したが、ＩＧＢＴチップを６，８・・・・・と増やすこともでき、それに伴いゲート中継導体の形体を形成することができる。
【００４５】
実施の形態３．
図１３はこの発明の実施の形態３による半導体モジュールの内部配線構造を示す斜視図、図１４はエミッタ側配線及び制御エミッタ側配線のみを示す平面図、図１５はゲート側配線のみを示す平面図である。
【００４６】
矢印Ａと矢印Ｂを除く電流経路は対称線２９に対し対称の関係となっており、またエミッタ側配線とゲート側配線も対称線２９に対しほぼ対称となるよう形成されている。これに対して、矢印Ａ，Ｂで示される電流経路は半導体モジュールの対称線２９に対して非対称の関係になっており、対称線２９を対称にして左右のエミッタ側配線とゲート側配線に大きさの異なる誘導起電力を発生させる。特に矢印Ａと矢印Ｂの電流と平行な関係に位置し、かつ矢印Ａと矢印Ｂの径路長と同一の径路長を有するエミッタ側配線とゲート側配線に発生する誘導起電力が大きい。
【００４７】
そこで以上の点を考慮し、本発明においては、図１４，１５に示すように、ゲート中継導体１８３とエミッタ中継導体１１ａと制御エミッタ中継導体１９のうち、矢印Ａと矢印Ｂの電流と平行な関係に位置し、かつ矢印Ａと矢印Ｂの径路長と同一の径路長を有する部分を互いに接近して積層されるように配置した。即ち本実施形態においては、図５，図６に示すようにゲート中継導体全体を略ロの字型に構成するのではなく、矢印Ａと矢印Ｂの径路長と同一の径路長を有する部分にのみ対応するように略ロの字型を形成したものである。
【００４８】
上記のように構成したことにより、エミッタ側配線には誘導起電力Ｃ，Ｄが発生し、ゲート側配線には誘導起電力Ｅ，Ｆが発生する。ゲート側配線とエミッタ側配線は上述のように接近して配置されているので、磁束によって発生する誘導起電力ＣとＥ、ＤとＦはほぼ同等である。
【００４９】
従って、ＩＧＢＴチップ２ａと２ｂのゲート電極間に発生する電圧とＩＧＢＴチップ２ａと２ｂの制御エミッタ電極間に発生する電圧をほぼ同等にすることができるので、ＩＧＢＴチップ２ａと２ｂのゲート電極と制御エミッタ電極間の電圧を均等にし、ＩＧＢＴチップ２ａと２ｂに流れる電流を均等にすることができるとともに、実施の形態１の場合に比べて、ゲート中継導体１８３のサイズを小型化することができるので、図１に示されるような構造を有するゲート中継導体１８では設置スペースの関係上ゲート中継導体１８を設置できないような場合でも、図１３に示すようにゲート中継導体１８３を構成することにより設置スペースの制約があるような場合でもゲート中継導体１８３を設置することができる。
【図面の簡単な説明】
【００５０】
【図１】この発明の実施の形態１による半導体モジュール１の内部配線構造を示す斜視図である。
【図２】コレクタ側配線のみを取り出して示した斜視図である。
【図３】エミッタ側配線及び制御エミッタ側配線のみを示す斜視図である。
【図４】エミッタ側配線及び制御エミッタ側配線のみを示す平面図である。
【図５】ゲート側配線のみを示す斜視図である。
【図６】ゲート側配線のみを示す平面図である。
【図７】コレクタ側配線における電流の経路を示すための平面図である。
【図８】エミッタ側配線における電流の経路を示すための平面図である。
【図９】半導体モジュールの簡略回路図である。
【図１０】この発明の実施の形態２による半導体モジュールの内部配線構造を示す斜視図である。
【図１１】エミッタ側配線及び制御エミッタ側配線のみを示す平面図である。
【図１２】ゲート側配線のみを示す平面図である。
【図１３】この発明の実施の形態３による半導体モジュールの内部配線構造を示す斜視図である。
【図１４】エミッタ側配線及び制御エミッタ側配線のみを示す平面図である。
【図１５】ゲート側配線のみを示す平面図である。
【符号の説明】
【００５１】
１  半導体モジュール、２ａ，２ｂ，２ｃ，２ｄ  ＩＧＢＴチップ、
８ａ，８ｂ  コレクタ端子、９ａ，９ｂ  エミッタ端子、２０  ゲート端子、
２１  制御エミッタ端子、２９  対称線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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