(57)【要約】      （修正有）【課題】リカバリーサージ電圧を抑制したスイッチング回路を提供する。【解決手段】負荷に電力を供給するスイッチング回路であって、制御信号によって端子間の開閉状態を制御可能なスイッチング素子１０と、スイッチング素子１０に直列に接続され、スイッチング素子１０が開状態となった場合に負荷からの電流を帰還させるフライホイールダイオード１４と、スイッチング素子１０を閉状態にする際に端子間（コレクタ−エミッタ間）の電圧の時間的変化に応じてスイッチング素子１０の制御信号（ゲート電圧）を調整する調整回路２２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
負荷に電力を供給するスイッチング回路であって、
制御信号によって端子間の開閉状態を制御可能なスイッチング素子と、
前記スイッチング素子に直列に接続され、前記スイッチング素子が開状態となった場合に前記負荷からの電流を帰還させるフライホイールダイオードと、
前記スイッチング素子を閉状態にする際に前記端子間の電圧の時間的変化に応じて前記制御信号を調整する調整回路と、
を備えることを特徴とするスイッチング回路。
【請求項２】
請求項１に記載のスイッチング回路であって、
前記調整回路は、前記スイッチング素子を閉状態にする際に前記端子間の電圧の低下速度が速くなるほど前記スイッチング素子の閉にする速度を遅くすることを特徴とするスイッチング回路。
【請求項３】
請求項１又は２に記載のスイッチング回路であって、
前記調整回路は、コンデンサと、前記コンデンサに直列に接続された電流制限素子と、前記電流制限素子と並列に接続された抵抗と、を備えることを特徴とするスイッチング回路。
【請求項４】
請求項３に記載のスイッチング回路であって、
前記調整回路は、さらに、前記コンデンサに直列接続された抵抗を備えることを特徴とするスイッチング回路。
【請求項５】
請求項３又は４に記載のスイッチング回路であって、
前記スイッチング素子はＩＧＢＴであり、前記電流制限素子は調整用ダイオードであり、
前記調整回路は、
前記調整用ダイオードのカソードが前記ＩＧＢＴのコレクタに接続され、
前記調整用ダイオードのアノードが前記コンデンサの一端に接続され、
前記コンデンサの他端が前記ＩＧＢＴのゲートに接続され、
ていることを特徴とするスイッチング回路。
【請求項６】
請求項３又は４に記載のスイッチング回路であって、
前記スイッチング素子はＦＥＴであり、前記電流制限素子は調整用ダイオードであり、
前記調整回路は、
前記調整用ダイオードのカソードが前記ＦＥＴのドレインに接続され、
前記調整用ダイオードのアノードが前記コンデンサの一端に接続され、
前記コンデンサの他端が前記ＦＥＴのゲートに接続され、
ていることを特徴とするスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷への電源供給に用いられるスイッチング回路に関する。
【背景技術】
【０００２】
電源におけるチョッパ回路、ＤＣ−ＤＣコンバータ等においてスイッチング回路が広く用いられている。例えば、電気自動車、ハイブリッド自動車等に搭載されるモータ等の負荷を駆動するためのインバータ回路にもスイッチング回路が用いられている。
【０００３】
絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）とダイオードの逆並列回路からなるスイッチング回路を２つ直列接続したチョッパ回路が開示されている。このようなチョッパ回路において、ＩＧＢＴをターンオンした際にフライホイールダイオードに逆回復電流が流れ、配線のインダクタンスの影響によりＩＧＢＴのコレクタ電流変化に伴ってフライホイールダイオードに印加されるリカバリーサージ電圧が大きくなるという問題がある。
【０００４】
図７は、スイッチング素子がターンオンしたときのスイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅ、フライホイールダイオードの端子間電圧Ｖｄ、出力コンデンサの端子間電圧Ｖｃ、回路の寄生インダクタンスによって生じる誘起電圧ＶＬの時間変化を示す。図７（ａ）はスイッチング素子のコレクタ電流Ｉｃが比較的小さい場合を示し、図７（ｂ）はスイッチング素子のコレクタ電流Ｉｃが比較的大きい場合を示す。
【０００５】
スイッチング素子がターンオンした際にフライホイールダイオードに発生するリカバリーサージ電圧は、フライホイールダイオードの逆回復電流が０に戻るときのｄＩｄ／ｄｔによって回路の寄生インダクタンスにより誘起される電圧が一要因となる。
【０００６】
スイッチング回路の等価回路は、図８に示すように、各配線が有する寄生インダクタＬＵ，ＬＭ，ＬＬを含んでいる。リカバリーサージ電圧（Ｖｄ）はそれぞれの寄生インダクタＬＵ，ＬＭ，ＬＬで発生する電圧ＶＬＵ，ＶＬＭ，ＶＬＬの和で表される誘起電圧ＶＬ＝ＶＬＵ＋ＶＬＭ＋ＶＬＬを用いて数式（１）で表すことができる。
【０００７】
リカバリーサージ電圧Ｖｄ＝Ｖｃ−Ｖｃｅ−ＶＬ・・・・（１）
【０００８】
スイッチング素子のコレクタ電流Ｉｃが比較的小さい場合、スイッチング素子がターンオンしたときのスイッチング素子のコレクタ電流Ｉｃの低下も速く、フライホイールダイオードの両端に生じるリカバリーサージ電圧（Ｖｄ）がピーク値となるときにはスイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅがすでに小さくなっており、図７（ａ）に示すように、リカバリーサージ電圧（Ｖｄ）が大きくなる。
【０００９】
一方、スイッチング素子のコレクタ電流Ｉｃが比較的大きい場合、スイッチング素子がターンオンしたときのスイッチング素子のコレクタ電流Ｉｃの低下には時間が掛かり、フライホイールダイオードの両端に生じるリカバリーサージ電圧（Ｖｄ）がピーク値となるときにスイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅは比較的大きいままに維持されるので、図７（ｂ）に示すように、リカバリーサージ電圧（Ｖｄ）は比較的小さくなる。
【００１０】
特許文献１には、チョッパ回路にダイオードを流れる電流検出器を設け、これによりフライホイールダイオードの逆回復電流を検出し、その出力を絶縁回路を介してＩＧＢＴのゲート駆動回路に入力し、ＩＧＢＴのターンオン時間を制御することによってリカバリーサージ電圧を抑制する回路が開示されている。
【００１１】
【特許文献１】特開平１０−１２７０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記従来技術のように、リカバリーサージ電圧を抑制するために電流検出器や絶縁回路を設けた場合、スイッチング回路の構成が複雑となり、回路規模が大きくなると共に製造コストが増大してしまう。
【００１３】
本発明は、上記従来技術の問題点の解決に限定されるものではないが、リカバリーサージ電圧の影響を抑制したスイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の１つの態様は、負荷に電力を供給するスイッチング回路であって、制御信号によって端子間の開閉状態を制御可能なスイッチング素子と、前記スイッチング素子に直列に接続され、前記スイッチング素子が開状態となった場合に前記負荷からの電流を帰還させるフライホイールダイオードと、前記スイッチング素子を閉状態にする際に前記端子間の電圧の時間的変化に応じて前記制御信号を調整する調整回路と、を備えることを特徴とする。
【００１５】
より具体的には、前記調整回路は、前記スイッチング素子を閉状態にする際に前記端子間の電圧の低下速度が速くなるほど前記スイッチング素子の閉にする速度を遅くすることが好適である。
【００１６】
例えば、前記調整回路は、コンデンサと、前記コンデンサに直列に接続された電流制限素子と、前記電流制限素子と並列に接続された抵抗と、を備えることが好適である。ここで、電流制限素子はダイオードとすることができる。前記スイッチング素子の一端に前記電流制限素子と前記コンデンサの直列回路を接続し、これによって前記スイッチング素子の前記制御信号を調整する。
【００１７】
また、前記調整回路は、さらに、前記コンデンサに直列接続された抵抗を備えてもよい。前記コンデンサに抵抗を直列接続することによって、前記スイッチング素子の前記端子間の電圧の変化に応じた前記制御信号の制御の時定数を調整することができる。これにより、例えば、前記制御信号に振動が発生することを抑制することができる。
【００１８】
より具体的には、例えば、前記スイッチング素子はＩＧＢＴであり、前記電流制限素子は調整用ダイオードであり、前記調整回路は、前記調整用ダイオードのカソードが前記ＩＧＢＴのコレクタに接続され、前記調整用ダイオードのアノードが前記コンデンサの一端に接続され、前記コンデンサの他端が前記ＩＧＢＴのゲートに接続されている回路とすることが好適である。
【００１９】
また、例えば、前記スイッチング素子はＦＥＴであり、前記電流制限素子は調整用ダイオードであり、前記調整回路は、前記調整用ダイオードのカソードが前記ＦＥＴのドレインに接続され、前記調整用ダイオードのアノードが前記コンデンサの一端に接続され、前記コンデンサの他端が前記ＦＥＴのゲートに接続されている回路とすることが好適である。
【発明の効果】
【００２０】
本発明によれば、リカバリーサージ電圧の影響を抑制したスイッチング回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態におけるスイッチング回路１００は、図１に示すように、スイッチング素子１０、フライホイールダイオード１２、１４、コンデンサ１６、制御ユニット１８、ゲート抵抗２０及び調整回路２２を含んで構成される。
【００２２】
スイッチング回路１００の端子Ｔ１及びＴ２には電源２００が接続される。電源２００は、直流電源とすることができる。スイッチング回路１００の端子Ｔ３及びＴ４には負荷（例えば、モータ）３００が接続される。スイッチング回路１００は、電源２００から供給される電力を受けて、電圧等を変換して電力を負荷３００へ供給する。
【００２３】
スイッチング素子１０は、制御信号を受けて端子間の開閉を制御可能な素子である。スイッチング素子１０は、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）や電界効果型トランジスタ（ＭＯＳＦＥＴ）等とすることができる。スイッチング素子１０をＩＧＢＴとした場合、制御信号はゲートに印加されるゲート電圧であり、コレクタ−エミッタ間が開閉制御される。スイッチング素子１０をＭＯＳＦＥＴとした場合、制御信号はゲートに印加されるゲート電圧であり、ドレイン−ソース間が開閉制御される。
【００２４】
以下、本実施の形態ではＩＧＢＴを例に説明するが、ＭＯＳＦＥＴ等の他のスイッチング素子でも同様である。
【００２５】
スイッチング素子１０のコレクタ−エミッタ間にはフライホイールダイオード１２が逆並列に接続される。スイッチング素子１０のコレクタは端子Ｔ４に接続され、スイッチング素子１０のエミッタは端子Ｔ２に接続される。また、フライホイールダイオード１４のアノードはスイッチング素子１０のコレクタに接続され、カソードは端子Ｔ３に接続される。端子Ｔ３と端子Ｔ１は短絡される。
【００２６】
コンデンサ１６は、負荷３００に供給される電力の変動を抑えるためのスナバとして設けられる。コンデンサの両端は端子Ｔ２及びＴ３に接続され、これにより、コンデンサ１６はスイッチング素子１０及びフライホイールダイオード１４の直列回路に並列に接続される。
【００２７】
制御ユニット１８は、スイッチング素子１０の制御信号を生成し、スイッチング素子１０のゲートに制御信号を入力する。制御ユニット１８からの制御信号によりスイッチング素子１０のコレクタ−エミッタ間が開閉され、端子Ｔ３及びＴ４に接続された負荷３００へ供給される出力電力が調整される。制御ユニット１８からの制御信号はゲート抵抗２０を介してスイッチング素子１０のゲートに入力される。
【００２８】
本実施の形態のスイッチング回路１００はさらに調整回路２２を備える。調整回路２２は、スイッチング素子１０をターンオンする際にコレクタ−エミッタ間の電圧Ｖｃｅの時間的変化に応じてスイッチング素子１０のゲートに印加される制御信号を調整する。基本的な調整は、スイッチング素子１０をターンオンする際にコレクタ−エミッタ間の電圧Ｖｃｅの低下速度が速くなるほどスイッチング素子１０をターンオンする速度を遅くするようにゲート電圧の調整を行う。
【００２９】
調整回路２２は、コンデンサＣ、ダイオードＤ及び抵抗Ｒ１を含んで構成される。ダイオードＤは抵抗Ｒ１に並列接続され、その並列接続回路がコンデンサＣに直列接続される。ダイオードＤのカソードをスイッチング素子１０のコレクタ側に接続し、ダイオードＤのアノードをコンデンサＣの一端に接続し、コンデンサＣの他端をスイッチング素子１０のゲート側に接続する。
【００３０】
なお、ダイオードＤ及びコンデンサＣはスイッチング素子１０に直接接続する必要はなく、例えば、コンデンサＣは抵抗Ｒ２を介してスイッチング素子１０のゲートに接続してもよい。コンデンサＣに抵抗Ｒ２を直列接続することによって、スイッチング素子１０のコレクタ−エミッタ間の電圧Ｖｃｅの変化に応じて制御信号を制御する際の時定数を調整することができる。これにより、例えば、制御信号に振動が発生することを抑制することができる。
【００３１】
以下、本実施の形態におけるスイッチング回路１００の動作について説明する。図２は、スイッチング素子１０をターンオンしたときのスイッチング素子１０のコレクタ−エミッタ間の電圧Ｖｃｅ、スイッチング素子１０のコレクタ電流Ｉｃ、フライホイールダイオード１４の端子電圧Ｖｄを示す。図２において、実線は調整回路２２を備えるスイッチング回路１００における変化を示し、破線は調整回路２２を備えないスイッチング回路１００における変化を示す。
【００３２】
図２から明らかなように、調整回路２２を設けた回路では電圧Ｖｃｅの低下速度が調整回路２２を設けない場合に比べて遅くなり、フライホイールダイオード１４の端子電圧Ｖｄのピーク電圧値も調整回路２２を設けない回路よりも低く抑えられている。
【００３３】
すなわち、本発明の実施の形態におけるスイッチング回路１００では、ゲート−コレクタ間にコンデンサＣ、ダイオードＤ及び抵抗Ｒ１からなる調整回路２２が接続されているため、スイッチング素子１０のコレクタ電流Ｉｃが小さく、コレクタ−エミッタ間の電圧Ｖｃｅの低下速度が大きい場合であっても、調整回路２２によってスイッチング素子１０のゲート電圧の増加が抑制され、スイッチング素子１０のスイッチング速度が遅くなる。
【００３４】
一方、スイッチング素子１０のコレクタ電流Ｉｃが大きく、コレクタ−エミッタ間の電圧Ｖｃｅの低下が遅い場合は、調整回路２２によるスイッチング素子１０のゲート電圧への影響は小さくなり、スイッチング素子１０のスイッチング速度は低下しない。
【００３５】
図３は、ターンオン時のスイッチング素子１０のコレクタ電流Ｉｃとフライホイールダイオード１４のリカバリーサージ電圧（Ｖｄ）との関係を示す図である。また、図４は、ターンオン時のスイッチング素子１０のコレクタ電流Ｉｃとスイッチング素子１０のスイッチング損失との関係を示す図である。なお、図３及び図４において、実線が調整回路２２を備えるスイッチング回路１００の特性を示し、破線は調整回路２２を備えないスイッチング回路１００の特性を示す。
【００３６】
調整回路２２の作用により、コレクタ電流Ｉｃが大きいときにスイッチング素子１０のスイッチング損失を所望値以下に抑制するようにゲート抵抗２０の値を定めた場合であっても、コレクタ電流Ｉｃが小さいときのフライホイールダイオード１４のリカバリーサージ電圧（Ｖｄ）を抑制することができる。
【００３７】
また、本実施の形態における調整回路２２ではダイオードＤをゲートからコレクタに向けて順方向に接続することによって、スイッチング素子１０のターンオフ時にはコレクタ−エミッタ間電圧Ｖｃｅが高くなるためにダイオードＤが遮断状態となり、コレクターエミッタ間電圧Ｖｃｅの影響は抵抗Ｒ１及びコンデンサＣ（及び抵抗Ｒ２）を介するためゲートに伝達されなくなる。したがって、スイッチング素子１０のゲート電圧はコレクターエミッタ間電圧Ｖｃｅの影響をほとんど受けない。
【００３８】
図５は、スイッチング素子１０をターンオフしたときのスイッチング素子１０のコレクタ−エミッタ間の電圧Ｖｃｅ、スイッチング素子１０のコレクタ電流Ｉｃ、フライホイールダイオード１４の端子電圧Ｖｄを示す。図５において、実線は調整回路２２にダイオードＤを設けた場合のスイッチング回路１００における変化を示し、破線は調整回路２２にダイオードとＲ１を設けないでスイッチング素子１０のコレクタ端子とコンデンサを繋いだ場合のスイッチング回路１００における変化を示す。
【００３９】
図５より明らかなように、調整回路２２にダイオードを設けた場合にはスイッチング素子１０のターンオフ時間を調整回路２２にダイオードとＲ１を設けないでスイッチング素子１０のコレクタ端子とコンデンサを繋いだ場合に比べて短くすることができる。これは、スイッチング素子１０のコレクタ電流Ｉｃが小さい場合であっても同様の傾向を示す。スイッチング素子１０のターンオフ時間が長くなることはスイッチング素子１０のスイッチング損失を単に増加させるだけであるので、調整回路２２にダイオードを設けることによってスイッチング素子１０のスイッチング損失を低減できるといえる。
【００４０】
＜応用例＞
図６は、本発明の実施の形態におけるスイッチング回路１００を３相モータ駆動用のインバータ回路に適用した例を示す。
【００４１】
本応用例におけるインバータ回路は、スイッチング回路１００ａ〜１００ｆ、電源２００、負荷（３相モータ）３００、制御ユニット４００を含んで構成される。スイッチング回路１００ａ及び１００ｂ、スイッチング回路１００ｃ及び１００ｄ、スイッチング回路１００ｅ及び１００ｆはそれぞれ上アーム及び下アームとしてインバータ回路を構成している。本応用例では、各スイッチング回路１００ａ〜１００ｆのコンデンサ１６は全体として共通に設けている。
【００４２】
制御ユニット４００は、スイッチング回路１００ａ〜１００ｆの制御ユニットに接続される。制御ユニット４００は、（１）上アームであるスイッチング回路１００ａ，１００ｃ，１００ｅのいずれか１つがオンであり、下アームであるスイッチング回路１００ｂ，１００ｄ，１００ｆのいずれか２つがオンである状態、（２）上アームであるスイッチング回路１００ａ，１００ｃ，１００ｅのいずれか２つがオンであり、下アームであるスイッチング回路１００ｂ，１００ｄ，１００ｆのいずれか１つがオンである状態、を繰り返すようにスイッチング回路１００ａ〜１００ｆの制御を行う。これによって、電源２００と負荷（３相モータ）３００との間で電力の授受を行う。
【００４３】
本応用例におけるインバータ回路としての基本動作は従来のインバータ回路と同様であるので詳しい説明は省略する。なお、インバータ回路ではオフ状態となっているスイッチング素子に逆並列に接続されているダイオードがフライホイールダイオードとして機能する。
【００４４】
本応用例においても、各スイッチング回路１００ａ〜１００ｆにそれぞれ設けられた調整回路の作用により、コレクタ電流Ｉｃが小さいときのフライホイールダイオードのリカバリーサージ電圧（Ｖｄ）を抑制することができる。また、ゲート抵抗を適正値に設定することによってコレクタ電流Ｉｃが大きいときのスイッチング素子１０のスイッチング損失を所望値以下に抑制することができる。また、ターンオフ時のスイッチング速度を低下させることがなく、これによってもスイッチング損失を抑制することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態におけるスイッチング回路の基本構成を示す図である。
【図２】本発明の実施の形態におけるターンオン時の電圧Ｖｃｅ，電圧Ｖｄ及び電流Ｉｃの時間変化を示す図である。
【図３】本発明の実施の形態におけるＩＧＢＴ電流とリカバリーサージ電圧との関係を示す図である。
【図４】本発明の実施の形態におけるＩＧＢＴ電流とスイッチング損失との関係を示す図である。
【図５】本発明の実施の形態におけるターンオフ時の電圧Ｖｃｅ，電圧Ｖｄ及び電流Ｉｃの時間変化を示す図である。
【図６】本発明の実施の形態におけるスイッチング回路の応用例を示す図である。
【図７】従来のスイッチング回路におけるターンオン時の電圧Ｖｃｅ，電圧Ｖｄ、電圧Ｖｃ及び電圧ＶＬの時間変化を示す図である。
【図８】従来のスイッチング回路の等価回路を示す図である。
【符号の説明】
【００４６】
１０  スイッチング素子、１２，１４  フライホイールダイオード、１６  コンデンサ、１８  制御ユニット、２０  ゲート抵抗、２２  調整回路、１００（１００ａ〜１００ｆ）  スイッチング回路、２００  電源、３００  負荷、４００  制御ユニット、Ｃ  コンデンサ、Ｄ  ダイオード、Ｒ１，Ｒ２  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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