(57)【要約】      （修正有）【課題】ノーマリオフ化が容易になり且つオン抵抗を低減できるＨＦＥＴを提供する。【解決手段】第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、前記主半導体領域上に形成されるソース電極９と、前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極１０と、前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、前記第３半導体層上に形成されるゲート電極８と、を有し、前記第２半導体層上が、前記ゲート電極直下の領域に凹部を有することを特徴とするＨＦＥＴ。【選択図】図１
2009200395.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上が、前記ゲート電極直下の領域に凹部を有することを特徴とするＨＦＥＴ。
【請求項２】
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上であって前記ゲート電極直下の領域に形成され且つ前記第３半導体層と同じ導電型を有する拡散層を有することを特徴とするＨＦＥＴ。
【請求項３】
前記第１半導体層の上方に形成され且つ前記第２半導体層よりも拡散係数の低い化合物半導体から成る第４半導体層を備えることを特徴とする請求項２記載のＨＦＥＴ。
【請求項４】
前記第３半導体層上に形成され且つ前記第３半導体層と同じ且つ前記第３半導体層よりも不純物濃度の高い導電型の第５半導体層を有し、前記ゲート電極が前記第５半導体層と電気的に接続されることを特徴とする請求項１乃至３のいずれか１つに記載のＨＦＥＴ。
【請求項５】
前記第１乃至第５半導体層および拡散層は、窒化物半導体から成ることを特徴とする請求項２乃至４のいずれか１つに記載のＨＦＥＴ。
【請求項６】
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上が、前記ゲート電極直下の領域に凹部を有するＨＦＥＴの製造方法であって、
前記第２半導体層上に凹部形状を形成する第１エッチング工程と、
前記第１エッチング工程の後前記第３半導体層を形成する結晶成長工程と、を含むことを特徴とするＨＦＥＴの製造方法。
【請求項７】
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上であって前記ゲート電極直下の領域に形成され且つ前記第３半導体層と同じ導電型を有する拡散層を備えるＨＦＥＴの製造方法であって、
前記第２半導体層上に前記第３半導体層を形成する結晶成長工程と、
前記結晶成長工程の後前記拡散層を形成する拡散工程と、を含むことを特徴とするＨＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノーマリオフ型のＨＦＥＴ（Ｈｅｔｅｒｏ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法に関する。
【背景技術】
【０００２】
従来のＨＦＥＴは、ＳｉＣ（またはＳｉ、ＧａＮ、サファイア等）から成る半導体基板と、半導体基板上に形成されたＡｌＮから成るバッファ層と、バッファ層上に形成されたノンドープＧａＮから成る電子走行層と、電子走行層上に形成されたノンドープＡｌＧａＮまたは、ノンドープＡｌＧａＮ層を含む積層から成る電子供給層と、電子供給層上に形成され且つ一部が開口したＳｉＯｘから成る絶縁膜と、電子供給層上に形成されたゲート電極とソース電極とドレイン電極と、を備えている。
ここで、ノンドープとは半導体層に対し意図的に不純物を導入していないことを意味する。
【０００３】
ＡｌＧａＮのバンドギャップはＧａＮのそれよりも大きく、ＡｌＧａＮの格子定数はＧａＮのそれよりも小さいため、ＧａＮから成る電子走行層上にＡｌＧａＮから成る電子供給層を形成すると、電子供給層に引張応力が作用してピエゾ（圧電）分極が生じる。電子供給層では自発分極も生じるため、電子走行層と電子供給層とのヘテロ接合界面において、ピエゾ分極と自発分極による電界が作用して２次元電子ガス（２ＤＥＧ）層と呼ばれるキャリア層が発生する。ＨＦＥＴは、上記の２ＤＥＧ層をチャネルとして利用することで、ドレインからチャネルを経由してソースへと向かう電子の流れを制御できるスイッチング素子として利用される。
【０００４】
一方で、従来のＨＦＥＴは、電子走行層と電子供給層とのヘテロ接合界面におけるエネルギーレベルがフェルミレベル以下となるため、負の閾値を有するノーマリオン（デプレッション型）の特性を有するが、パワー半導体素子として例えば電源装置に適用される半導体装置は、異常時の安全確保のため、正の閾値を有するノーマリオフ（エンハンスメント）型であることが必要である。この問題を解決する手段が特許文献１で開示されている。
【０００５】
図５はノーマリオフ特性を有するＧａＮ系の材料を用いたＨＦＥＴの断面構造を示す図である。
ＳｉＣから成る半導体基板１と、
半導体基板上に形成されたＡｌＮから成るバッファ層２と、
バッファ層上に形成されたノンドープＧａＮから成る電子走行層３と、
電子走行層上に形成されたノンドープＡｌＧａＮから成る電子供給層４と、
電子供給層の一部の上に形成されたｐ型ＧａＮから成るｐ型半導体層５と、
ｐ型半導体層上に形成されたｐ＋型ＧａＮから成る高濃度ｐ型半導体層６と、
電子供給層上とｐ型半導体層側面と高濃度ｐ型半導体層上および側面とに形成され且つ一部が開口したＳｉＯｘから成る絶縁膜７と、
高濃度ｐ型半導体層上に形成され且つ高濃度ｐ型半導体層とオーミック接合するＰｄから成るゲート電極８と、
電子供給層上であってｐ型半導体層を挟むように離間して形成されたＴｉとＡｌとから成るソース電極９およびドレイン電極１０と、を備えている。
【０００６】
ゲート電極直下の電子供給層上にｐ型ＧａＮから成るｐ型半導体層を形成されるので、電子走行層および電子供給層のエネルギーレベルが引き上げられ、ノーマリオフ特性を有するＨＦＥＴが得られる。
【特許文献１】特開２００６−３３９５６１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のようなｐ型ゲート構造を有するＨＦＥＴにおいて、ノーマリオフ化をより容易にするためには、電子供給層を薄く形成するか、または、電子供給層を構成するＡｌＧａＮにおけるＡｌの割合（モル分率）を低くすることが要求される。しかしながら、いずれの方法においても、２ＤＥＧ層のキャリア濃度が低下するため、ノーマリオフ化が容易になる一方で、オン抵抗が高くなってしまう問題点があった。
【０００８】
そこで、本発明の目的は、ノーマリオフ化が容易になり且つオン抵抗を低減できるＨＦＥＴ（Ｈｅｔｅｒｏ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決し上記目的を達成するために、請求項１に係る本発明のＨＦＥＴは、
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上が、前記ゲート電極直下の領域に凹部を有することを特徴とする。
【００１０】
さらに、上記課題を解決し上記目的を達成するために、請求項２に係る本発明のＨＦＥＴは、
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上であって前記ゲート電極直下の領域に形成され且つ前記第３半導体層と同じ導電型を有する拡散層を有することを特徴とする。
【００１１】
さらに、上記課題を解決し上記目的を達成するために、請求項３に係る本発明のＨＦＥＴは、
前記第１半導体層の上方に形成され且つＡｌを含む化合物半導体材料から成る第４半導体層を備えることを特徴とする。
【００１２】
さらに、上記課題を解決し上記目的を達成するために、請求項４に係る本発明のＨＦＥＴは、
前記第３半導体層上に形成され且つ前記第３半導体層と同じ且つ前記第３半導体層よりも不純物濃度の高い導電型の第５半導体層を有し、前記ゲート電極が前記第５半導体層と電気的に接続されることを特徴とする。
【００１３】
さらに、上記課題を解決し上記目的を達成するために、請求項５に係る本発明のＨＦＥＴは、
前記第１乃至第５半導体層および拡散層は、窒化物半導体から成ることを特徴とする。
【００１４】
さらに、上記課題を解決し上記目的を達成するために、請求項６に係る本発明のＨＦＥＴの製造方法は、
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上が、前記ゲート電極直下の領域に凹部を有するＨＦＥＴの製造方法であって、
前記第２半導体層上に凹部形状を形成する第１エッチング工程と、
前記第１エッチング工程の後前記第３半導体層を形成する結晶成長工程と、を含むことを特徴とする。
【００１５】
さらに、上記課題を解決し上記目的を達成するために、請求項７に係る本発明のＨＦＥＴの製造方法は、
第１半導体層と、前記第１半導体層上にヘテロ接合され且つ前記へテロ接合界面において２次元キャリアガス層を形成することができる第２半導体層とを備える主半導体領域と、
前記主半導体領域上に形成されるソース電極と、
前記主半導体領域上に形成され且つ前記ソース電極と離間して形成されるドレイン電極と、
前記第２半導体層上であって前記ソース電極と前記ドレイン電極との間に形成され且つ前記２次元キャリアガス層と異なる導電型を有する第３半導体層と、
前記第３半導体層上に形成されるゲート電極と、を有し、
前記第２半導体層上であって前記ゲート電極直下の領域に形成され且つ前記第３半導体層と同じ導電型を有する拡散層を備えるＨＦＥＴの製造方法であって、
前記第２半導体層上に前記第３半導体層を形成する結晶成長工程と、
前記結晶成長工程の後前記拡散層を形成する拡散工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
各請求項の発明によれば、ゲート電極直下における２次元電子ガス（２ＤＥＧ）のキャリア濃度を低くできるため、ＨＦＥＴのノーマリオンの容易化とオン抵抗低減との両立が達成できる。
【発明を実施するための最良の形態】
【００１７】
次に、図１〜４を参照して本発明の実施形態に係わる半導体装置およびその製造方法の一例について説明する。
【００１８】
図１は、本発明の第１実施例の半導体装置の断面構造を示す図である。
図１の半導体装置は、
ＳｉＣから成る半導体基板１と、
半導体基板上に形成されたＡｌＮから成るバッファ層２と、
バッファ層２上に形成されたノンドープＧａＮから成る電子走行層３（第１半導体層）と、
電子走行層３上に形成されたノンドープＡｌＧａＮから成る電子供給層４（第２半導体層）と、
電子供給層４の一部の上に形成されたｐ型ＡｌＧａＮから成るｐ型半導体層５（第３半導体層）と、
電子供給層４上とｐ型半導体層５上および側面とに形成され且つ一部が開口したＳｉＯｘ（ｘは１〜２の整数である。）から成る絶縁膜７と、
ｐ型半導体層５上に形成され且つ絶縁膜７の開口部でｐ型半導体層５とショットキー接合するＰｄから成るゲート電極８と、
電子供給層４上であってｐ型半導体層５を挟むように離間して形成されたＴｉとＡｌとから成るソース電極９およびドレイン電極１０と、を有している。
【００１９】
本発明の第１実施例に係る半導体装置は、電子供給層４上であってゲート電極８直下の領域が、ソース電極９およびドレイン電極１０直下の領域よりも相対的に薄く形成されている点で、従来の半導体装置と異なり、その他は同一に形成される。
【００２０】
図２は、本発明の第１実施例の半導体装置の製造方法を示す工程断面図である。
まず、図２（ａ）のように、半導体基板１上にエピタキシャル成長により、ＡｌＮから成るバッファ層２とＧａＮから成る電子走行層３とＡｌＧａＮから成る電子供給層４とをこの順に形成する。
【００２１】
次に、図２（ｂ）のように、ドライエッチングにより、電子供給層４の一部のみ薄層化されたリセス（凹部）形状を形成した後、エピタキシャル成長により、電子供給層４上にｐ型ＡｌＧａＮから成るｐ型半導体層５を形成する。
【００２２】
次に、図２（ｃ）のように、ドライエッチングにより、ゲート電極８を形成する部分を残すように、ｐ型半導体層５の一部を除去した後、熱処理により、ｐ型半導体層５の不純物を活性化させ、エピタキシャル成長により、電子供給層４上とｐ型半導体層５上面および側面とに絶縁膜７を形成する。
【００２３】
次に、図２（ｄ）のように、ドライエッチングにより、絶縁膜７の一部を開口し、ゲート電極８とソース電極９とドレイン電極１０とを形成する。
【００２４】
ここで、ゲート電極８とソース電極９とドレイン電極１０とは、絶縁膜７よりも前に形成されても良い。また、エピタキシャル成長法はＭＯＣＶＤ法もしくはＭＢＥ法等を用い、ドライエッチングはＩＣＰ（Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）法等を用いる。また、電子供給層４を形成した後、酸化膜から成るマスクを形成し、ドライエッチングにより、ゲート電極８直下のマスクを除去するとともに電子供給層４上にリセス（凹部）形状を形成し、ｐ型半導体層５を形成しても良く、この場合、マスクを除去した電子供給層４上にのみｐ型半導体層５が選択的に形成できる。
【００２５】
本発明の実施例１に係る半導体装置によれば、ゲート電極８直下において、電子供給層４が薄く形成されることにより、ゲート電極８直下に発生する２次元電子ガス（２ＤＥＧ）のキャリア濃度が低減され、さらに、ｐ型半導体層５が形成されることにより、電子走行層および電子供給層のエネルギーレベルが引き上げられるので、ノーマリオフ特性が得られる。また、ゲート電極８直下以外の電子供給層４は相対的に厚く形成されることにより、２ＤＥＧのキャリア濃度が高くできるため、チャネル抵抗が低減できる。
【００２６】
本発明の実施例１に係る半導体装置において、バッファ層２の厚さは１００ｎｍ、電子走行層３の厚さは２μｍ、電子供給層４の厚さは２５ｎｍ、ゲート電極８直下の電子供給層４の厚さは１０ｎｍ、ｐ型半導体層５の厚さは１００ｎｍ、ｐ型半導体層５の不純物濃度は１×１０１９ｃｍ−３である。
【００２７】
図３は、本発明の第２実施例の半導体装置を示す断面図である。図３の半導体装置は、
ＳｉＣから成る半導体基板１と、
半導体基板上に形成されたＡｌＮから成るバッファ層２と、
バッファ層２上に形成されたノンドープＧａＮから成る電子走行層３（第１半導体層）と、
電子走行層３上に形成されたノンドープＡｌＧａＮから成る電子供給層４（第２半導体層）と、
電子供給層４の一部の上に形成されたｐ型ＡｌＧａＮから成るｐ型半導体層５（第３半導体層）と、
電子供給層４上とｐ型半導体層５上および側面とに形成され且つ一部が開口したＳｉＯｘから成る絶縁膜７と、
ｐ型半導体層５上に形成され且つ絶縁膜７の開口部でｐ型半導体層５とショットキー接合するＰｄから成るゲート電極８と、
電子供給層４上であってｐ型半導体層５を挟むように離間して形成されたＴｉとＡｌとから成るソース電極９およびドレイン電極１０と、を有し、
電子走行層３上に形成されたＡｌＮから成る拡散防止層１１（第４半導体層）と、
電子供給層４上であってゲート電極８直下の領域に形成されたｐ型不純物拡散層１２と、を備える。
【００２８】
本発明の第２実施例に係る半導体装置は、電子走行層３上に拡散防止層１１が形成され、さらに、ゲート電極８直下における電子供給層４にｐ型不純物拡散層１２が形成されている点で、実施例１と異なり、その他は同一に形成される。
【００２９】
図４は、本発明の第２実施例の半導体装置の製造方法を示す工程断面図である。
まず、図４（ａ）のように、半導体基板１上にエピタキシャル成長により、ＡｌＮから成るバッファ層２とＧａＮから成る電子走行層３とをこの順に形成し、次に、ＡｌＮから成る拡散防止層１１とＡｌＧａＮから成る電子供給層４とｐ型ＡｌＧａＮから成るｐ型半導体層５とをこの順にエピタキシャル成長により形成する。ただし、拡散防止層１１は、電子走行層３よりも上方であって、ゲート電極８直下に発生する２ＤＥＧがｐ型半導体層５により相殺される位置に形成しても良い。
【００３０】
次に、図４（ｂ）のように、ゲート電極８を形成する部分を残すように、ｐ型半導体層５の一部をドライエッチングにより除去する。
【００３１】
次に、図４（ｃ）のように、熱拡散により、ｐ型半導体層５から電子供給層４にｐ型不純物を拡散させて拡散層１２を形成する。
【００３２】
次に、図４（ｄ）のように、エピタキシャル成長により絶縁膜７を形成し、上記実施例１と同様に絶縁膜７を開口し、ゲート電極８とソース電極９とドレイン電極１０とを形成する。
【００３３】
ここで、電子供給層４を形成した後、酸化膜から成るマスクを形成し、ドライエッチングにより、ゲート電極８直下のマスクを除去し、ｐ型半導体層５を形成しても良く、この場合、マスクを除去した電子供給層４上にのみｐ型半導体層５が選択的に形成できる。また、拡散防止層１１は、電子供給層よりもＡｌ組成比（モル分率）の高いＡｌＧａＮで形成されても良い。また、実施例１と同様にホール注入型のＨＦＥＴとして動作させることも可能である。
【００３４】
本発明の実施例２に係る半導体装置によれば、ゲート電極８直下における電子供給層４が相対的に薄く形成され、それ以外の電子供給層４は相対的に厚く形成されるため、上記実施例１と同様の効果が得られる。また、拡散防止層１１は、電子供給層４に比べてｐ型不純物の拡散係数が小さく、ｐ型半導体層５からの不純物拡散を抑制できるため、拡散防止層１１に達するように拡散層１２を形成することで、拡散層１２の深さを容易に制御でき、さらに、ゲート電極８直下における電子供給層４にエッチングを行わないので、電子供給層４とｐ型半導体層５との界面にダメージ層が形成されることが無く、物性が安定するため製造歩留が向上できる。
【００３５】
本発明の実施例２に係る半導体装置において、拡散防止層１１の厚さは５ｎｍ、拡散層１２の厚さは１０ｎｍであり、その他は実施例１と同一に形成される。
【００３６】
本発明のＨＦＥＴは、上記の実施例に限定されず、様々な変形が可能なものである。例えば、半導体基板１は、Ｓｉ、ＧａＮまたはサファイアで構成されても良い。また、バッファ層２は、ＡｌＮ層を含む多層の半導体層で構成されても良い。また、ＧａＮ等の窒化物半導体ではなく、ＧａＡｓまたはＩｎＰ等の化合物半導体で構成されても良い。また、ｐ型半導体層５上に高濃度ｐ型半導体層６が形成され、高濃度ｐ型半導体層６とゲート電極８とがオーミック接合されるように形成されても良く、この場合、ホール注入型のＨＦＥＴとして動作させることも可能である。また、絶縁膜７はＳｉＮｘ（ｘは１〜２の整数である。）で形成されても良い。また、ソース電極９およびドレイン電極１０は、電子供給層４と電気的に接続されるように形成されても良い。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施例のＨＦＥＴの構造を示す断面図である。
【図２】本発明の第１実施例のＨＦＥＴの製造方法を示す工程断面図である。
【図３】本発明の第２実施例のＨＦＥＴの構造を示す断面図である。
【図４】本発明の第２実施例のＨＦＥＴの製造方法を示す工程断面図である。
【図５】従来のＨＦＥＴの構造を示す断面図である。
【符号の説明】
【００３８】
１    半導体基板
２    バッファ層
３    電子走行層層
４    電子供給層層
５    ｐ型半導体層
６    高濃度ｐ型半導体層
７    絶縁膜
８    ゲート電極
９    ソース電極
１０  ドレイン電極
１１  拡散防止層
１２  拡散層
【図１】
2009200395.tif 000003
【図２】
2009200395.tif 000004
【図３】
2009200395.tif 000005
【図４】
2009200395.tif 000006
【図５】
2009200395.tif 000007