(57)【要約】【課題】入力信号の振幅が当初の想定よりも小さい場合や入力信号の振幅変動が生じた場合でも、適正な出力信号を得ることができるヒステリシスコンパレータを提供する。【解決手段】電圧レベルが連続的に変化する入力信号を互いに異なる電圧レベルを有する２つの閾値電圧に基づいて２値化判定し、この判定結果に応じた出力信号を生成するヒステリシスコンパレータであり、入力信号のトップピークを検出し、トップピークに応じたトップピーク検出電圧を生成するトップピーク検出部と、入力信号のボトムピークを検出し、ボトムピークに応じたボトムピーク検出電圧を生成するボトムピーク検出部と、トップピーク検出電圧の電圧レベルとボトムピーク検出電圧の電圧レベルの範囲内で第１および第２の閾値電圧を生成する閾値電圧生成部と、第１および第２の閾値電圧と入力信号の電圧レベルを比較して入力信号を２値化判定し、この判定結果に応じた出力信号を生成する電圧比較部と、を含む。【選択図】図４
2009200944.tif 000002
【特許請求の範囲】
【請求項１】
電圧レベルが連続的に変化する入力信号を互いに異なる電圧レベルを有する２つの閾値電圧に基づいて２値化判定し、この判定結果に応じた出力信号を生成するヒステリシスコンパレータであって、
前記入力信号のトップピークを検出し、前記トップピークに応じたトップピーク検出電圧を生成するトップピーク検出部と、
前記入力信号のボトムピークを検出し、前記ボトムピークに応じたボトムピーク検出電圧を生成するボトムピーク検出部と、
前記トップピーク検出電圧の電圧レベルと前記ボトムピーク検出電圧の電圧レベルの範囲内で第１および第２の閾値電圧を生成する閾値電圧生成部と、
前記第１および第２の閾値電圧と前記入力信号の電圧レベルを比較して前記入力信号を２値化判定し、判定結果に応じた出力信号を生成する電圧比較部と、を含むことを特徴とするヒステリシスコンパレータ。
【請求項２】
前記閾値電圧生成部は、前記トップピーク検出電圧と前記ボトムピーク検出電圧がその両端に印加された直列抵抗を含み、前記直列抵抗を構成する複数の抵抗素子の接続点の電圧を前記第１および第２の閾値電圧として出力することを特徴とする請求項１に記載のヒステリシスコンパレータ。
【請求項３】
前記抵抗素子の各々は可変抵抗であることを特徴とする請求項２に記載のヒステリシスコンパレータ。
【請求項４】
前記電圧比較部は、前記第１の閾値電圧と前記入力信号の電圧レベルを比較して前記入力信号を２値化判定し、判定結果に応じた出力信号を生成する第１コンパレータと、前記第２の閾値電圧と前記入力信号の電圧レベルを比較して前記入力信号を２値化判定し、判定結果に応じた出力信号を生成する第２コンパレータと、前記第１コンパレータの出力信号をセット入力とし、前記第２コンパレータの出力信号をリセット入力として動作するフリップフロップと、を含むことを特徴とする請求項１乃至３のいずれか１に記載のヒステリシスコンパレータ。
【請求項５】
前記トップピーク検出部は、前記トップピーク検出電圧を出力するトップピーク出力端子と、前記トップピーク出力端子に接続された第１コンデンサと、前記入力信号の電圧レベルが前記トップピーク出力端子に生じている電圧レベルを上回ったときに前記第１コンデンサを前記入力信号の電圧レベルで充電する充電回路と、を有し、
前記ボトムピーク検出回路は、前記ボトムピーク検出電圧を出力するボトムピーク出力端子と、前記ボトムピーク出力端子に接続された第２コンデンサと、前記入力信号の電圧レベルが前記ボトムピーク出力端子に生じている電圧レベルを下回ったときに前記第２コンデンサを前記入力信号の電圧レベルで充電する充電回路と、を有することを特徴とする請求項１乃至４のいずれか１に記載のヒステリシスコンパレータ。
【請求項６】
前記トップピーク検出部および前記ボトムピーク検出部は、前記第１および第２コンデンサにそれぞれ並列接続された放電抵抗を更に有することを特徴とする請求項５に記載のヒステリシスコンパレータ。
【請求項７】
前記トップピーク出力端子と前記ボトムピーク出力端子は抵抗素子を介して接続されていることを特徴とする請求項５に記載のヒステリシスコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を互いに電圧レベルの異なる２つの閾値電圧に基づいて２値化判定するヒステリシスコンパレータに関する。
【背景技術】
【０００２】
図１に一般的に用いられているヒステリシスコンパレータの構成例を示す。ヒステリシスコンパレータは、オペアンプ１と、オペアンプ１の非反転入力端子に一端が接続された抵抗RAと、一端がオペアンプ１の出力端子に接続され他端が非反転入力端子に接続された抵抗RBにより構成される。抵抗RAの他端には基準電圧Vrefが印加され、オペアンプ１の反転入力端子には入力信号Vinが供給される。オペアンプ１の非反転入力端子には、出力信号Voutと基準電圧Vrefの差分に相当する電圧を抵抗RAとRBで分圧した閾値電圧Vaが印加されることとなる。ヒステリシスコンパレータは、入力信号Vinが閾値電圧Vaを超えたときにローレベルの出力信号VOLを出力し、入力電圧Vinが閾値電圧Vaに満たない場合にはハイレベルの出力電圧VOHを出力する。つまり、
Vin＞Vref＋（Vout−Vref）×RA/（RA＋RB）
となったとき、出力信号VOUTはローレベル（VOL）に遷移し、
Vin＜Vref−（Vout＋Vref）×RA/（RA＋RB）
となったとき、出力信号VOUTはハイレベル（VOH）に遷移する。従って、ヒステリシスコンパレータは、その出力がハイレベルからローレベルに遷移する際の閾値電圧と、ローベルからハイレベルに遷移する際の閾値電圧が異なるヒステリシス特性を有することとなり、その差分すなわち、ヒステリシス幅は、
（VOH−VOL）×RA/（RA＋RB）
と表すことができる。
【０００３】
ここで、図２（ａ）は、かかるヒステリシス特性を持たないコンパレータの入出力信号波形を示したものである。ヒステリシス特性を持たないコンパレータにおいては、同図に示す如く、入力端子にノイズ成分を含む入力信号が供給されると、入力信号の電圧レベルが閾値電圧近傍にあるときは、出力信号が頻繁に出力反転を繰り返すいわゆるチャタリングが発生し、安定した出力信号が得られない。一方、図２（ｂ）は、ヒステリシス特性を有するヒステリシスコンパレータの入出力信号波形を示したものである。ヒステリシスコンパレータを用いることにより、入力信号Vinがノイズを含んでいる場合であっても、一旦出力が反転すると閾値電圧がヒステリシス幅分だけ変動するため、ノイズ成分による出力反転が防止され、チャタリングの発生を防止することが可能となる。
【特許文献１】特開２００２−１７１１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した如き構成の従来のヒステリシスコンパレータにおいては、ヒステリシス幅は、抵抗RAおよびRBによって定まる固定的なものであるため、設定されたヒステリシス幅よりも入力信号の振幅が小さい場合には、コンパレータ出力は全く変化しなくなってしまう。従って、従来のヒステリシスコンパレータにおいては入力信号の振幅を予め把握した上で適正な閾値電圧およびヒステリシス幅を設定する必要があり、入力信号の振幅が当初の想定よりも小さい場合には適正な出力信号が得られないことがあった。具体的には、図３に示すように、ＳＮ比の悪化等で元の入力データに対してヒステリシスコンパレータに実際に供給される入力信号の振幅変動が生じた場合、ヒステリシス幅が固定化されていると、入力信号波形のピークが閾値電圧を超えることができない場合が生じ得る（図３Ａ部）。その結果、本来出力が反転されるべき部分で出力が反転されず、元の入力データを忠実に再生することができなくなる（図３Ｂ部）。
【０００５】
本発明は上記した点に鑑みてなされたものであり、入力信号の振幅が当初の想定よりも小さい場合や入力信号の振幅変動が生じた場合でも、適正な出力信号を得ることができるヒステリシスコンパレータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のヒステリシスコンパレータは、電圧レベルが連続的に変化する入力信号を互いに異なる電圧レベルを有する２つの閾値電圧に基づいて２値化判定し、この判定結果に応じた出力信号を生成するヒステリシスコンパレータであって、前記入力信号のトップピークを検出し、前記トップピークに応じたトップピーク検出電圧を生成するトップピーク検出部と、前記入力信号のボトムピークを検出し、前記ボトムピークに応じたボトムピーク検出電圧を生成するボトムピーク検出部と、前記トップピーク検出電圧の電圧レベルと前記ボトムピーク検出電圧の電圧レベルの範囲内で第１および第２の閾値電圧を生成する閾値電圧生成部と、前記第１および第２の閾値電圧と前記入力信号の電圧レベルを比較して前記入力信号を２値化判定し、この判定結果に応じた出力信号を生成する電圧比較部と、を含むことを特徴としている。
【発明の効果】
【０００７】
本発明のヒステリシスコンパレータによれば、ヒステリシス特性を構成する２つの閾値電圧Vth1およびVth2は、比較対象たる入力信号のトップピークおよびボトムピークの電圧レベルの範囲内に設定されるとともに、その電圧レベルは入力信号についてピーク検出がなされるたびに逐次更新されるので、入力信号に対して常に適正レベルに保たれる。これにより、入力信号の振幅が当初の想定よりも小さい場合や振幅変動が生じた場合でも適正な出力信号を得ることが可能となる。
【発明を実施するための形態】
【０００８】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【０００９】
（第１実施例）
図４は、本発明の第１実施例に係るヒステリシスコンパレータの構成を示すブロック図である。本実施例に係るヒステリシスコンパレータの回路構成は、大きく３つの機能部に分けられる。すなわち、本実施例に係るヒステリシスコンパレータは、比較対象たる入力信号Vinのトップピークとボトムピークを検出し、各ピーク電圧に相当する検出電圧を出力するピーク検出部１００と、ピーク検出部１００より生成された両ピークの検出電圧に基づいて互いに電圧レベルの異なる閾値電圧Vth1およびVth2を生成する閾値電圧生成部１１０と、入力信号Vinを閾値電圧生成部１１０で生成された閾値電圧Vth1およびVth2と比較して、２値化判定し、判定結果に応じた出力信号を生成する電圧比較部１２０と、で構成される。
【００１０】
以下、上記各機能部について詳述する。ピーク検出部１００は、ピーク検出回路１０により構成される。ピーク検出回路１０は、入力信号Vinが入力されるべきヒステリシスコンパレータの入力端子INに接続された入力端子inと、入力信号Vinからある期間内のトップピークを検出してそのピーク値に相当するトップピーク検出電圧を出力するトップピーク出力端子Tと、入力信号Vinからある期間内のボトムピークを検出してそのピーク値に相当するボトムピーク検出電圧を出力するボトムピーク出力端子Bと、を有する。
【００１１】
図５は、ピーク検出回路１０のより詳細な構成を示したブロック図である。ピーク検出回路１０はトップピーク検出部１０ａと、ボトムピーク検出部１０ｂにより構成される。トップピーク検出部１０ａは、オペアンプ１１ａと、オペアンプ１１ａの出力端子にアノードが接続されたダイオードＤａと、ダイオードＤａのカソードとグランド間に接続された放電抵抗ＲａおよびホールドコンデンサＣａと、により構成される。オペアンプ１１ａの非反転入力端子は自身の入力端子ｉｎに接続され、ダイオードＤａのカソードはトップピーク出力端子Tに接続される。オペアンプ１１ａの反転入力端子は、トップピーク出力端子Tに接続される。一方、ボトムピーク検出部１０ｂは、オペアンプ１１ｂと、オペアンプ１１ｂの出力端子にカソードが接続されたダイオードＤｂと、ダイオードＤｂのアノードとグランド間に接続されたホールドコンデンサＣｂと、電源電圧VccとダイオードＤｂのカソードの間に接続された充電抵抗Ｒｂとにより構成される。オペアンプ１１ｂの非反転入力端子は自身の入力端子ｉｎに接続され、ダイオードＤｂのアノードおよびオペアンプ１１ｂの反転入力端子は、ボトムピーク出力端子Bに接続される。
【００１２】
かかる構成のピーク検出回路において、トップピーク検出部１０ａは、初期状態においてはコンデンサＣａの両端の電圧が０Ｖであり、入力端子ｉｎに入力信号Vinが印加されると、オペアンプ１１ａの非反転入力端子の電位は、反転入力端子の電位よりも高くなるので、オペアンプ１１ａの出力電圧は正側に振れる。すると、ダイオードＤａが導通してホールドコンデンサＣａを充電し、トップピーク出力端子Tには、入力信号Vinの電圧レベルに相当する電位が表れる。その結果、オペアンプ１１ａの反転入力端子の電位も入力信号Vinの電圧レベルとなるためオペアンプ１１ａの出力電圧は０Ｖとなる。このとき、ダイオードＤａは逆バイアスされ、ホールドコンデンサＣａには充電電流が流れなくなる。ホールドコンデンサＣａに蓄積された電荷は放電抵抗Ｒａを介して放電されるので、トップピーク出力端子Tに発生する電位は一定の時定数で低下していくことになる。ここでトップピーク出力端子Tに発生している電位よりも高い入力電圧Vin（トップピーク）が印加されると、ダイオードＤａが再び導通状態となり、トップピーク検出端子Tには当該新たなトップピークレベルに相当する電位が表れる。ホールドコンデンサＣａと放電抵抗Ｒａの回路定数によって定まる放電時定数を入力信号Vinの周波数に比べて十分高く設定しておくことで、トップピーク検出部１０ａは、入力信号波形のトップピークを実質的にホールドしているものとみなすことができる。このように、トップピーク検出部１０ａは、供給される入力信号Vinのうち、ある期間内のトップピークを検出してそのピーク値に相当する電圧をトップピーク検出電圧として出力する。
【００１３】
ボトムピーク検出部１０ｂは、初期状態においてはコンデンサＣｂが電源電位Vccで充電されており、入力端子ｉｎに入力信号Vinが印加されると、オペアンプ１１ｂの非反転入力端子の電位は、反転入力端子の電位よりも低くなるので、オペアンプ１１ｂの出力電圧は入力信号Vinに追従するように低下する。すると、ダイオードＤｂが導通してホールドコンデンサＣｂに蓄積された電荷がダイオードＤｂを介して放電し、ボトムピーク出力端子Bには、入力信号Vinの電圧レベルに相当する電位が表れる。その結果、オペアンプ１１ｂの反転入力端子の電位も入力信号Vinの電圧レベルとなるためダイオードＤｂは非導通状態となり、ホールドコンデンサＣｂの放電が停止する。すると今度はホールドコンデンサＣｂには充電抵抗Ｒｂを介して充電電流が流れ始め、これによりホールドコンデンサはＣｂが充電されるので、ボトムピーク出力端子Bに発生する電位は一定の時定数で上昇する。ここでボトムピーク出力端子Bに発生している電位よりも低い入力電圧Vin（ボトムピーク）が印加されると、ホールドコンデンサＣｂに蓄積された電荷は再び放電され、ボトムピーク検出端子Bには当該新たなボトムピークレベルに相当する電位が表れる。ホールドコンデンサＣｂと充電抵抗Ｒｂの回路定数によって定まる充電時定数を入力信号Vinの周波数に比べて十分高く設定しておくことで、ボトムピーク検出部１０ｂは、入力信号波形のボトムピークを実質的にホールドしているものとみなすことができる。このように、ボトムピーク検出部１０ｂは、供給される入力信号Vinのうち、ある期間内のボトムピークを検出してそのピーク値に相当する電圧をボトムピーク検出電圧として出力する。
【００１４】
閾値電圧生成部１１０は、トップピーク出力端子Tおよびボトムピーク出力端子Bにそれぞれ接続されたバッファー回路２１および２２と、バッファー回路２１および２２の出力端子間に接続された抵抗Ｒ１、Ｒ２およびＲ３とにより構成される。バッファー回路２１および２２はボルテージフォロアで構成され、ホールドコンデンサＣａおよびＣｂに充電された電圧を高入力インピーダンスで受ける。バッファー回路２１および２２はそれぞれ、トップピーク出力端子Tに生じているトップピーク検出電圧およびボトムピーク出力端子Bに生じているボトムピーク検出電圧をそのまま出力する。トップピーク出力端子Tとボトムピーク出力端子B間の電圧は互いに直列接続されたＲ１、Ｒ２およびＲ３からなる直列抵抗回路の両端に印加されて分圧される。そして、抵抗Ｒ１とＲ２との接続点から第１の閾値電圧Vth1が抽出され、抵抗Ｒ２と抵抗Ｒ３との接続点から第２の閾値電圧Vth2が抽出される。第１の閾値電圧Vth1と第２の閾値電圧Vth2との間にはVth1＞Vth2の関係が常に成り立っている。
【００１５】
電圧比較部１２０は、非反転入力端子が入力端子INに接続され、反転入力端子が抵抗Ｒ１とＲ２の接続点に接続された第１コンパレータ２３と、非反転入力端子が入力端子INに接続され、反転入力端子が抵抗Ｒ２とＲ３の接続点に接続された第２コンパレータ２４と、第２コンパレータ２４の出力端子に接続されたインバータ２５と、第１コンパレータ２３の出力信号SAをセット入力とし、インバータ２５の出力信号SCをリセット入力として動作するＲＳフリップフロップ２６と、により構成される。第１コンパレータ２３は、閾値電圧生成部１１０で生成された閾値電圧Vth1を比較基準電圧として入力信号Vinを２値化判定し、その判定結果を出力信号SAとして出力する。第２コンパレータ２４は、閾値電圧生成部１１０で生成された閾値電圧Vth1を比較基準電圧として入力信号Vinを２値化判定し、その判定結果を出力信号SBとして出力する。すなわち、第１および第２コンパレータは、供給された入力信号Vinが閾値電圧Vth1又はVth2よりも高い場合にはハイレベルの出力信号を出力し、入力信号Vinが閾値電圧Vth1又はVth2よりも低い場合にはローレベルの出力信号を出力する。インバータ２５は、第２コンパレータ２４の出力信号SBを反転させてこれを出力信号SCとして出力する。ＲＳフリップフロップ２６より出力される出力信号Voutは、本実施例に係るヒステリシスコンパレータの最終的な出力信号Voutとなる。尚、第１および第２コンパレータはそれぞれ、上記した如き従来構成のヒステリシスコンパレータを用いることとしてもよい。
【００１６】
次に、本発明のヒステリシスコンパレータの動作について図６および図７を参照しつつ説明する。図６は、入力データ、本発明のヒステリシスコンパレータの入力信号Vinおよび出力信号Vout、ピーク検出回路１０により生成されたトップピーク検出電圧およびボトムピーク検出電圧、閾値電圧生成部１１０により生成された第１および第２の閾値電圧が示された動作波形を示した図である。入力信号Vinは、図示しない信号発生器により入力データに基づいて生成され、本発明のヒステリシスコンパレータにより受信される。入力信号Vinは、信号伝送経路上の環境により波形品質が劣化して、図６に示す如く、元の入力データに対して波形ひずみが生ずることが想定される。ピーク検出回路１０は、供給された入力信号Vinのトップピークを検出し、そのピーク値に相当するトップピーク検出電圧をトップピーク出力端子Tより出力する。出力されたトップピーク検出電圧はトップピーク検出部１０ａの放電抵抗Raを介して放電されるため、その電位は一定の割合で低下していく。トップピーク検出電圧は入力信号Vinの電圧レベルがトップピーク出力端子Tに生じている電位を上回ったときに更新される。また、ピーク検出回路１０は、供給された入力信号Vinのボトムピークを検出し、そのピーク値に相当するボトムピーク検出電圧をボトムピーク出力端子Bより出力する。ボトムピーク検出部１０ｂのホールドコンデンサＣｂは、充電抵抗Ｒｂを介して充電されるので、出力されたボトムピーク検出電圧は一定の割合で上昇する。ボトムピーク検出電圧は入力信号Vinの電圧レベルがボトムピーク出力端子Bに生じている電位を下回ったときに更新される。
【００１７】
トップピーク検出電圧とボトムピーク検出電圧は、バッファー回路２１および２２を介してそのままの電位が維持されて出力される。バッファー回路２１および２２の出力端子間に生じているトップピーク検出電圧とボトムピーク検出電圧は、抵抗Ｒ１、Ｒ２およびＲ３により分圧され、抵抗Ｒ１とＲ２の接続点から第１の閾値電圧Vth1が抽出され、Ｒ２とＲ３の接続点から第２の閾値電圧Vth2が抽出される。すなわち、第１および第２の閾値電圧は、共にボトムピーク検出電圧レベルよりも高く、トップピーク検出電圧レベルよりも低い電圧レベルに設定される。これにより、第１の閾値電圧Vth1が入力信号Vinのトップピークを上回ることや、第２の閾値電圧Vth2が入力信号Vinのボトムピークを下回るような状況が発生し難くなる。また、上記したように、トップピーク電圧およびボトムピーク電圧は、入力信号Vinに新たなピークが出現するたびに更新されるので、閾値電圧Vth1およびVth2もこれに伴い変化する。つまり、第１および第２の閾値電圧およびそのヒステリシス幅は、入力信号Vinのトップピークおよびボトムピークに追従して変化することにより、常に入力信号Vinに対して適正な電圧レベルを維持するように制御される。
【００１８】
図７は、電圧比較部１２０における各信号波形を示したタイミングチャートである。図７においては、電圧比較部１２０の動作の理解のため、入力信号Vinとして三角波を用いている。入力信号Vinが上昇する過程において、入力信号Vinが第２の閾値電圧Vth2を上回ると第２コンパレータ２４の出力信号SBはハイレベルとなる。インバータ２５はかかるハイレベルの出力信号ＳＢを反転させ、ローレベルの出力信号SCを出力する。このとき、第１コンパレータ２３の出力信号SAはローレベルを維持している。入力信号Vinがさらに上昇し、第１の閾値電圧Vth1を上回ると、第１コンパレータ２３の出力信号SAはハイレベルとなる。出力信号SAがハイレベルとなるとＲＳフリップフロップ２６がセットされ、出力信号Voutがハイレベルとなる。続いて、入力信号Vinが降下を開始し、第１の閾値電圧Vth1を下回ると第１コンパレータ２３の出力信号SAはローレベルとなる。このとき第２コンパレータ２４の出力信号ＳＢはハイレベルを維持している。入力信号Vinがさらに降下して第２の閾値電圧Vth2を下回ると第２コンパレータ２４の出力信号SBはローレベルとなる。インバータ２５はかかるローレベルの出力信号SBを反転させ、ハイレベルの出力信号SCを出力する。出力信号SCがハイレベルとなると、ＲＳフリップフロップ２６がリセットされ、出力信号Voutがローレベルとなる。出力電圧Voutは次のセット信号が供給されるまでローレベルを維持する。すなわち、ヒステリシスコンパレータの出力電圧VOUTは、入力電圧Vinが第１の閾値電圧Vth1を上回ったときにハイレベルとなり、入力信号Vinが第２の閾値電圧Vth2を下回ったときにローレベルとなる。このように、本発明のヒステリシスコンパレータは、かかる電圧比較部１２０によってヒステリシス特性が実現され、入力信号Vinに含まれるノイズ等に起因して出力信号Voutにチャタリングが発生するのを防止する。
【００１９】
かかる態様で動作する電圧比較部１２０に対して、図６の中段に示される如き入力信号Vinと、閾値電圧Vth1およびVth2が供給されたときの出力電圧Voutは、図６の下段に示されている。電圧比較部１２０は、入力信号Vinのトップピークとボトムピークに追従して変化する閾値電圧Vth1およびVth2と、供給される入力信号Vinとの比較結果を出力信号Voutとして出力する。上記したように閾値電圧Vth1およびVth2は、入力信号Vinのトップピークおよびボトムピークの電圧レベルの範囲内に設定されるとともにその電圧レベルは、入力信号Vinについてピーク検出がなされるたびに、逐次更新されるので入力信号Vinに対して常に適正なレベルが保たれる。その結果、入力信号の振幅が小さく、閾値電圧を超えることができないために適正な比較処理が行えなくなるといった従来の問題が解消される。特に、ＳＮ比の悪化等により波形品質が劣化して振幅変動が生じた場合（図６Ａ部）でも、閾値電圧およびヒステリシス幅は入力信号Vinのピーク電圧レベルに基づいて設定されるので、固定化された閾値電圧およびヒステリシス幅を有する従来構成のヒステリシスコンパレータでは取り逃がしていたような入力信号についても検出可能となり（図６Ｂ部）、適正な出力信号を得ることが可能となる。
【００２０】
（第２実施例）
図８は、本発明の第２実施例に係るヒステリシスコンパレータの構成を示すブロック図である。第２実施例に係るヒステリシスコンパレータは、その基本構成および基本動作は第１実施例のものと同様である。以下においては、第１実施例と異なる部分について説明する。第２実施例に係るヒステリシスコンパレータにおいては、バッファー回路２１および２２の出力端子間には、互いに直列接続された可変抵抗器VR1、VR2およびVR3が接続されている。可変抵抗器VR1〜VR1の各抵抗値は外部から供給される制御信号により制御することが可能となっている。可変抵抗器VR1〜VR3の各々は、例えば図９に示す如くFETにより構成される。可変抵抗器を構成するFETのゲートにそれぞれ個別に制御信号を供給することにより、可変抵抗器VR1〜VR3は制御信号の信号レベルに応じた抵抗値を有することとなる。
【００２１】
このように、本実施例においては、入力信号Vinのトップピークおよびボトムピーク間電圧を分圧する分圧抵抗を可変抵抗器で構成することにより、可変抵抗器VR1とVR2との接続点より抽出される第１の閾値電圧Vth1の電圧レベル、可変抵抗器VR2とVR3との接続点より抽出される第２の閾値電圧Vth2の電圧レベルおよびヒステリシス幅が可変となる。これにより、入力信号Vinの振幅変動の程度や、入力信号Vinを２値化判定して得られる出力信号Voutのパルス幅等に応じて閾値電圧Vth1、Vth2およびヒステリシス幅を調整することが可能となる。この場合においても閾値電圧Vth1およびVth2はトップピーク検出電圧およびボトムピーク検出電圧の範囲内に設定され、Vth1＞Vth2の関係は維持される。尚、各可変抵抗器VR1〜VR3にそれぞれ供給すべき制御信号のパターンのいくつかを予め記録しておき、状況に応じて記録した制御信号パターンの中から１つを選択してこれを供給することとしてもよい。
【００２２】
（第３実施例）
上記第１および第２実施例のヒステリシスコンパレータにおいて使用した図５に示す如き構成のピーク検出回路１０は、以下に示すような課題を有しているものと考えられる。すなわち、ピーク検出回路１０はトップピーク検出部１０ａとボトムピーク検出部１０ｂとがそれぞれ独立した状態で入力信号Vinのトップピークおよびボトムピークを検出するために、例えば図１０に示すように入力信号VinのＤＣレベルが急激に上昇すると、入力信号Vinはもはや前回更新されたボトムピーク検出電圧を下回るレベルに到達し得ないため、ボトムピーク検出電圧は更新されることなく長期間保持されることとなる。すると、ＤＣレベルが上昇した後の入力信号Vinは、この取り残されたボトムピーク検出電圧に基づいて設定された閾値電圧によって２値化判定されるので、ＤＣレベル変動後の入力信号Vinのボトムピークは、この閾値電圧を超えることができなくなり適性な出力信号を得ることができなくなってしまうことが懸念される。入力信号VinのＤＣレベルの急激な変化は、例えば本発明のヒステリシスコンパレータが電波時計の電波受信部に搭載されている場合において、電波受信部の向きが急激に変化するような場合に起り得る。第３実施例ではかかる点に鑑みて、ピーク検出回路に改良が施されている。
【００２３】
図１１に本発明の第３実施例に係るヒステリシスコンパレータに使用されるピーク検出回路１０´の構成を示す。本実施例に係るピーク検出回路１０´は、第１および第２実施例において使用したものと比較してホールドコンデンサCaおよびCbにそれぞれ並列接続されていた放電抵抗RaおよびRbが除去され、トップピーク出力端子Tとボトムピーク出力端子Bは抵抗Rxを介して接続されている。尚、ピーク検出回路以外の構成部分については第１又は第２実施例と同様であるので、その説明は省略する。ピーク検出回路をかかる構成とすることにより、ホールドコンデンサCaおよびCbに蓄積された電荷は、抵抗Rxを介して移動が可能となり、両出力端子の電位は他方の出力端子の電位変動に追従して変動する。
【００２４】
図１２（ａ）および（ｂ）は、急激なＤＣレベル変動を伴う入力信号Vinがピーク検出回路１０´に供給された場合において、ピーク検出回路１０´が生成するトップピーク検出電圧およびボトムピーク検出電圧を示したものであり、図１２（ａ）は入力信号VinのＤＣレベルが急激に上昇した場合を示している。同図に示すように、本実施例に係るピーク検出回路１０´によれば入力信号VinのＤＣレベルが急激に上昇した場合であっても、かかるＤＣレベル変動によってトップピーク検出電圧が上昇すると、これに追従するようにボトムピーク検出電圧も上昇する。このとき、トップピーク出力端子Tからボトムピーク出力端子Bに抵抗Rxを介して電荷の移動が生じており、ボトムピーク出力端子Bの電位は上昇する一方、トップピーク出力端子Tの電位は降下する。このときの電荷の移動速度すなわち放電時定数は抵抗Rxの抵抗値によって定まる。尚、抵抗Rxを可変抵抗とすることにより放電時定数の調整が可能となる。図１２（ｂ）は、入力信号VinのＤＣレベルが急激に降下した場合を示している。同図に示すように、本実施例に係るピーク検出回路１０´によれば、入力信号VinのＤＣレベルが急激に降下し、これによりボトムピーク検出電圧が降下すると、これに追従するようにトップピーク検出電圧も降下する。この場合においても、トップピーク出力端子Ｔからボトムピーク出力端子Ｂに抵抗Rxを介して電荷の移動が生じており、トップピーク出力端子Ｔの電位は降下する一方、ボトムピーク出力端子Ｔの電位は上昇する。
【００２５】
このように、本実施例に係るピーク検出回路によれば、トップピーク出力端子Tおよびボトムピーク出力端子Bの電圧は、相互に他方の電圧変動に追従するように変動するので、閾値電圧Vth1およびVth2は、入力信号のＤＣレベルが急激に変化した場合であっても変動後の入力信号に対応した適性レベルに制御される。すなわち、本実施例に係るピーク検出回路によれば、入力信号の急激なＤＣレベル変動に起因して適正な出力信号が得られないといった上記課題を解決することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】従来のヒステリシスコンパレータの構成を示す図である。
【図２】（ａ）はヒステリシス特性を有していないコンパレータの入出力信号波形、（ｂ）はヒステリシスコンパレータの入出力信号波形を示す図である。
【図３】入力信号に振幅変動が生じた場合の従来のヒステリシスコンパレータの入出力信号波形を示す図である。
【図４】本発明の第１実施例に係るヒステリシスコンパレータの構成を示す図である。
【図５】本発明の実施例であるヒステリシスコンパレータを構成するピーク検出回路の構成を示す図である。
【図６】本発明の実施例であるヒステリシスコンパレータの入出力信号波形を示す図である。
【図７】本発明の実施例であるヒステリシスコンパレータを構成する電圧比較部の動作を示すタイミングチャート図である。
【図８】本発明の第２実施例に係るヒステリシスコンパレータの構成を示す図である。
【図９】本発明の第２実施例に係る可変抵抗器の構成を示す図である。
【図１０】本発明の実施例であるピーク検出回路の動作波形を示す図である。
【図１１】本発明の第３実施例に係るピーク検出回路の構成を示す図である。
【図１２】（ａ）および（ｂ）は、本発明の第３実施例に係るピーク検出回路の動作波形を示す図である。
【符号の説明】
【００２７】
１０  ピーク検出回路
２１、２２  バッファー回路
２３  第１コンパレータ
２４  第２コンパレータ
２５  インバータ
２６  フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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