(57)【要約】【課題】内蔵シリアルＩ／Ｏ回路を介してサーマルヘッドのシリアルＩ／Ｏ回路へデータ転送を行うようにするとともに、内蔵シリアルＩ／Ｏ回路からサーマルヘッドのシリアルＩ／Ｏ回路へのデータ転送時間がＤＭＡ回路によって内蔵ＲＡＭ上の１バイトのデジタルデータを内蔵シリアルＩ／Ｏ回路に転送する時間に比較して大きいことにより生じるＣＰＵの空き時間を他の処理に割り振る。【解決手段】ＤＭＡ回路１１ｃは、ＲＡＭ１１ｂから１バイト分のデジタルデータを読み出して、シリアルＩ／Ｏ回路１１ｄのポートレジスタ１１ｄ-１に書き込み（ステップＳ１２）、シリアルＩ／Ｏ回路１１ｄは、ポートレジスタ１１ｄ-１に書き込まれた１バイト分のデジタルデータをサーマルヘッドのシリアルＩ／Ｏ回路１２ａに転送し（ステップＳ１３）、１ライン分のデジタルデータの転送が終了するまで、１バイト分のデジタルデータの転送が終了する毎に割り込み信号を繰り返し発生する（ステップＳ１４）。【選択図】図２
2009028964.tif 000002
【特許請求の範囲】
【請求項１】
主制御部と、記憶手段と、シリアルＩ／Ｏ部と、前記主制御部を介さずに前記シリアルＩ／Ｏ部のレジスタに前記記憶手段上のデータを直接転送するデータ転送部を、備えたデータ転送装置であって、
前記主制御部は、前記データ転送部に前記記憶手段上の所定量のデジタルデータのＤＭＡ転送を指示し、
前記データ転送部は、前記記憶手段から前記所定量のデジタルデータを構成する部分デジタルデータを読み出して、前記シリアルＩ／Ｏ部のレジスタに書き込み、
前記シリアルＩ／Ｏ部は、前記レジスタに書き込まれた前記部分デジタルデータを前記他の
回路のシリアルＩ／Ｏ回路に転送し、前記所定量のデジタルデータの転送が終了するまで、前記部分デジタルデータの転送が終了する毎に前記割り込み信号を繰り返し発生することを特徴とするデータ転送装置。
【請求項２】
前記前記シリアルＩ／Ｏ部は、前記所定量のデジタルデータの何番目の前記部分デジタルデ
ータの転送が終了したかを示す割り込み要因を発生し、
前記データ転送部は、前記割り込み要因に基づいて次に読み出すべき前記部分デジタルデータの前記記憶手段上の位置を判別することを特徴とする請求項１に記載のデータ転送装置。
【請求項３】
前記データ転送装置は、サーマルプリンタに搭載される装置であって、
前記所定量のデジタルデータは、１ライン分の印字データであり、前記部分デジタルデータは、１バイトであることを特徴とする請求項１または２に記載のデータ転送装置。
【請求項４】
主制御部と、記憶手段と、シリアルＩ／Ｏ部と、前記主制御部を介さずに前記シリアルＩ／Ｏ部のレジスタへ前記記憶手段上のデータを直接転送するデータ転送部を備えた制御回路から、他の回路に前記記憶手段上の所定量のデジタルデータを前記シリアルＩ／Ｏ部を介して転送するデータ転送方法であって、
前記記憶手段上からの所定量のデジタルデータのＤＭＡ転送を指示する転送指示ステップと、
前記記憶手段から前記所定量のデジタルデータを構成する部分デジタルデータを読み出し、前記シリアルＩ／Ｏ部のレジスタに書き込む書き込みステップと、
前記レジスタに書き込まれた前記部分デジタルデータを前記他の回路のシリアルＩ／Ｏ部に転送する転送ステップと、
前記シリアルＩ／Ｏ部によって、前記部分デジタルデータの転送が終了したことを示す割り込み信号を発生する割り込み信号発生ステップと、
前記所定量のデジタルデータを構成する全ての前記部分デジタルデータの転送が終了していない場合には、前記割り込み信号によって、前記データ転送部に前記部分デジタルデータの次の部分デジタルデータについての前記書き込みステップを実行させる起動ステップと、を含み、
前記書き込みステップ、前記転送ステップ、前記割り込み信号発生ステップ及び前記起動ステップを、前記所定量のデジタルデータを構成する全ての前記部分デジタルデータの転送が終了するまで繰り返し実行することを特徴とするデータ転送方式。
【請求項５】
前記割り込み信号発生ステップは、前記所定量のデジタルデータの何番目の前記部分デジタルデータの転送が終了したかを示す割り込み要因を発生する割り込み要因発生ステップを含み、前記書き込みステップは、前記割り込み要因に基づいて次に読み出すべき前記部分デジタルデータの前記記憶手段上の位置を判別することを特徴とする請求項４に記載のデータ転送方法。
【請求項６】
前記転送指示ステップは、前記データ転送部が、前記割り込み要因に基づいて次に読み出すべき前記部分デジタルデータの前記記憶手段上の位置を判別できるように設定する設定ステップを含むことを特徴とする請求項５に記載のデータ転送方法。
【請求項７】
請求項４〜６に記載のデータ転送方法における各ステップをコンピュータに実行させることを特徴とするデータ転送プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御回路に内蔵されたＲＡＭのデジタルデータをシリアルＩ／Ｏ回路を通して他の回路にデータを転送するためのデータ転送装置、データ転送方法及びデータ転送プログラムに関する。
【背景技術】
【０００２】
制御回路に内蔵されたＲＡＭのデジタルデータをシリアルＩ／Ｏ回路を通して他の回路に転送する従来技術として、図３（特許文献１の図１）に示されるものがある。以下、この従来技術のものを、図３を用いて説明する。
【０００３】
図３は、ラインサーマルプリンタの印加制御部のブロック図であり、この制御部は、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、タイマー回路４、ステッピングモータ制御回路５、ＤＭＡ回路６及び印加制御回路７を含む。
【０００４】
ステッピングモータ制御回路５は、相切替制御回路５１とモータドライバ回路５２を備えている。印加制御回路７は、パラレルシリアル変換回路７１とサーマルヘッド制御回路７２とサーマルヘッドドライバ７３を備えている。
【０００５】
ＣＰＵ１は、ラインサーマルプリンタの全てを制御するＣＰＵであり、ＲＯＭ２に書き込まれたファームウエアプログラムにより動作を行う。ＲＡＭ３は、データ格納に使用し、作業用メモリの他に印字データの格納に使用する。
【０００６】
タイマー回路４は、あらかじめＣＰＵ１から設定されたタイマー値をカウントし、ステッピングモータの相切替信号を発生させる。相切替信号は、相切替制御回路５１に入力される。
【０００７】
相切替制御回路５１は、相切替タイミングの信号によりあらかじめセットされている相励磁信号をモータドライバ回路５２に出力し、ステッピングモータを動作させる。相切替制御回路５１は、ＦＩＦＯバッファ等により実現できる。
【０００８】
ＤＭＡ回路６は、ダイレクトメモリアクセス機能を有し、ラインサーマルヘッドへの印字データの転送に使用する。初めの起動は、ファームウエアによりＣＰＵ１からのＤＭＡ転送指示を受けて実行され、次ライン以降はサーマルヘッド制御回路７２の起動要求信号を受けてファームウエアを介在せずにＤＭＡ転送が起動される。
【０００９】
ＤＭＡ回路６は、あらかじめＣＰＵ１によりＲＡＭ３に書き込まれている１ライン分の印字データを、数回のＤＭＡ転送にてＲＡＭ３からパラレルシリアル変換回路７１に転送する。
【００１０】
パラレルシリアル変換回路７１は、１ライン分の長さを持つシフトレジスタにて形成され、１ライン分の印字データは、サーマルヘッドドライバ７３内の印字バッファにシリアルに格納される。
【００１１】
サーマルヘッド制御回路７２は、印字データがサーマルヘッドドライバ７３内の印字バッファからヘッドにロードされた時点で、次ライン分の印字データをＤＭＡ転送するための起動要求信号をＤＭＡ回路６に通知する。
【００１２】
上で説明した従来のラインサーマルプリンタにおけるサーマルヘッドへの印字データの転送方法は、ＤＭＡ回路６によるＲＡＭ３からの１ライン分のデータの転送先がパラレルシリアル変換回路７１であるために、１ライン分のデータの転送を、ＣＰＵからの１回のＤＭＡ転送指示による数回のＤＭＡ転送によって高速に実行することが可能である。
【００１３】
また、従来のこの種のデータ転送装置として、データ転送に高価なゲートアレイ（Ｇ／Ａ）を使用しているものがあるが、装置によるデータ転送は、図４のフローチャートに示す手順で実行されていた。
【００１４】
以下、この手順について、図４を用いて説明する。
ＣＰＵの指示によって、ＤＭＡ回路を駆動し、このＤＭＡ回路によって、プリントイメージの１ドットライン分のデジタルデータを内蔵ＲＡＭからゲートアレイの本バッファエリアにコピーする（ステップＳ１）。
【００１５】
ゲートアレイは、本バッファエリアにプリントイメージの１ドットライン分のデジタルデータがコピーされたことを受けて制御を開始し、本バッファエリアにコピーされたプリントイメージの１ドットライン分のデジタルデータをサーマルヘッドのバッファに格納する（ステップＳ２）。
【特許文献１】特開平１１−３４８３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、図３に示した従来技術のものは、印加制御回路がパラレルシリアル変換回路を備えていなければならず、また、図４に示した従来技術のものは、高価なゲートアレイを使用するものであり、いずれも、小型化や安価化には不向きであるという問題がある。
【００１７】
そこで、パラレルシリアル変換回路を備えている印加制御回路や高価なゲートアレイを使用せずに、ＤＭＡ回路による内蔵ＲＡＭからの１ライン分のデジタルデータの転送先を内蔵シリアルＩ／Ｏ回路とすることが考えられるが、内蔵シリアルＩ／Ｏ回路を使用して１ライン分のデータ転送をＤＭＡ回路で実行すると、以下の如き問題が生じる。
【００１８】
例えば、１ビットの出力ポートを持つレジスタを備える内蔵シリアルＩ／Ｏ回路からサーマルヘッドのシリアルＩ／Ｏ回路へ４ＭＨｚのクロックでデータ転送を実行する場合には、１バイト当たりのサーマルヘッドへの転送時間は、１バイトが８ビットなので、８／４ＭＨｚ＝２μｓｅｃとなり、ＣＰＵによる内蔵シリアルＩ／Ｏ回路の割り込み要因に応じたＤＭＡ回路の駆動間隔は、２μｓｅｃ以下にすることはできない。
【００１９】
その一方で、ＤＭＡ回路が内蔵ＲＡＭ上の１バイトのデジタルデータを内蔵シリアルＩ／Ｏ回路に転送する時間は、例えば、制御回路として、ＦＲ６０［富士通製の高性能なＣＰＵ処理パワーを要求される組込み制御用のマイクロコントローラ］を用いた場合には、１６０ｎｓｅｃとなる。
【００２０】
そうすると、制御回路として、ＦＲ６０を用いた場合には、ＤＭＡ回路の駆動間隔の制限によるＣＰＵの空き時間は、２μｓｅｃ−１６０ｎｓｅｃ＝１８４０ｎｓｅｃとなり、ＣＰＵにとって無駄な時間が多いことになる。これは、制御回路として、他のマイクロコントローラを用いた場合も同様である。
【００２１】
したがって、本発明は上記課題を解決するためになされたものであって、内蔵シリアルＩ／Ｏ回路を介してサーマルヘッドのシリアルＩ／Ｏ回路へデータ転送を行うようにするとともに、内蔵シリアルＩ／Ｏ回路からサーマルヘッドのシリアルＩ／Ｏ回路へのデータ転送時間がＤＭＡ回路によって内蔵ＲＡＭ上の１バイトのデジタルデータを内蔵シリアルＩ／Ｏ回路に転送する時間に比較して大きいことにより生じるＣＰＵの空き時間を他の処理に割り振ることを可能とするデータ転送方法及びデータ転送プログラムを提供することである。
【課題を解決するための手段】
【００２２】
上記課題を解決することのできる本発明は、主制御部と、記憶手段と、シリアルＩ／Ｏ部と、前記主制御部を介さずに前記シリアルＩ／Ｏ部のレジスタへ前記記憶手段上のデータを直接転送するデータ転送部を備えたデータ転送装置であって、
前記主制御部は、前記データ転送部に前記記憶手段上の所定量のデジタルデータのＤＭＡ転送を指示し、
前記データ転送部は、前記記憶手段から前記所定量のデジタルデータを構成する部分デジタルデータを読み出して、前記シリアルＩ／Ｏ部のレジスタに書き込み、
前記シリアルＩ／Ｏ部は、前記レジスタに書き込まれた前記部分デジタルデータを前記他の
回路のシリアルＩ／Ｏ回路に転送し、前記所定量のデジタルデータの転送が終了するまで、前記部分デジタルデータの転送が終了する毎に前記割り込み信号を繰り返し発生することを特徴とする。
【００２３】
また、上記課題を解決することのできる本発明は、主制御部と、記憶手段と、シリアルＩ／Ｏ部と、前記主制御部を介さずに前記シリアルＩ／Ｏ部のレジスタへ前記記憶手段上のデータを直接転送するデータ転送部を備えた制御回路から、他の回路に前記記憶手段上の所定量のデジタルデータを前記シリアルＩ／Ｏ部を介して転送するデータ転送方法であって、
前記記憶手段上からの所定量のデジタルデータのＤＭＡ転送を指示する転送指示ステップと、
前記記憶手段から前記所定量のデジタルデータを構成する部分デジタルデータを読み出し、前記シリアルＩ／Ｏ部のレジスタに書き込む書き込みステップと、
前記レジスタに書き込まれた前記部分デジタルデータを前記他の回路のシリアルＩ／Ｏ部に転送する転送ステップと、
前記シリアルＩ／Ｏ部によって、前記部分デジタルデータの転送が終了したことを示す割り込み信号を発生する割り込み信号発生ステップと、
前記所定量のデジタルデータを構成する全ての前記部分デジタルデータの転送が終了していない場合には、前記割り込み信号によって、前記データ転送部に前記部分デジタルデータの次の部分デジタルデータについての前記書き込みステップを実行させる起動ステップと、を含み、
前記書き込みステップ、前記転送ステップ、前記割り込み信号発生ステップ及び前記起動ステップを、前記所定量のデジタルデータを構成する全ての前記部分デジタルデータの転送が終了するまで繰り返し実行することを特徴とする。
【００２４】
上記構成によれば、適用する装置の小型化や安価化が期待できるだけでなく、主制御部は、データ転送部に記憶手段上の所定量のデジタルデータのＤＭＡ転送を指示した後は、所定量のデジタルデータの転送が終了するまで、各部分デジタルデータ毎の転送終了時の割り込み処理と各部分デジタルデータ毎のＤＭＡ転送指示処理が不要となることから、この間に他の処理が実行できるため、適用する装置の性能アップに貢献することもできる。
【００２５】
また、本発明において、前記シリアルＩ／Ｏ部は、前記所定量のデジタルデータの何番目の
前記部分デジタルデータの転送が終了したかを示す割り込み要因を発生し、
前記データ転送部は、前記割り込み要因に基づいて次に読み出すべき前記部分デジタルデータの前記記憶手段上の位置を判別することを特徴とする。
【００２６】
また、本発明において、前記割り込み信号発生ステップは、前記所定量のデジタルデータの何番目の前記部分デジタルデータの転送が終了したかを示す割り込み要因を発生する割り込み要因発生ステップを含み、前記書き込みステップは、前記割り込み要因に基づいて次に読み出すべき前記部分デジタルデータの前記記憶手段上の位置を判別することを特徴とする。
【００２７】
上記構成によれば、データ転送部は、シリアルＩ／Ｏ部が、割り込み信号を発生する際に、同時に、所定量のデジタルデータの何番目の部分デジタルデータについての転送が終了したかを示す割り込み要因を発生し、ＤＭＡ転送部は、この割り込み要因に基づいて記憶手段上の次の部分デジタルデータの位置を判別することから、主制御部に依存することなく、所望の転送動作を行うことができる。
【００２８】
また、本発明のデータ転送装置は、サーマルプリンタに搭載される装置であって、
前記所定量のデジタルデータは、１ライン分の印字データであり、前記部分デジタルデータは、１バイトであることを特徴とする。
【００２９】
上記構成によれば、本発明によるデータ転送方法をサーマルプリンタの制御回路に適用することにより、サーマルプリンタの性能アップが期待できる。
【００３０】
また、本発明において、前記転送指示ステップは、前記データ転送部が、前記割り込み要因に基づいて次に読み出すべき前記部分デジタルデータの前記記憶手段上の位置を判別できるように設定する設定ステップを含むことを特徴とする。
【００３１】
上記構成によれば、データ転送部に記憶手段上の所定量のデジタルデータのＤＭＡ転送を指示する際に、データ転送部が割り込み要因に基づいて対応する記憶手段上の次の部分デジタルデータの位置を判別できるように設定することから、可用性を増すことができる。
【００３２】
また、本発明は、上記データ転送方法における各ステップをコンピュータに実行させることを特徴とするデータ転送プログラムである。
【００３３】
上記構成によれば、このプログラムをコンピュータにインストールすることによって、このコンピュータを、主制御部の空き時間を有効に利用するものとすることができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の一実施形態を、図１〜２を用いて説明する。
図１は、本発明のデータ転送方法を適用するハードウェア構成の１例を示す。図１において、１１はサーマルヘッド制御回路であり、１２はサーマルヘッドである。
【００３５】
プリンタ制御回路１１は、本発明に関係する構成として、ＣＰＵ１１ａ（主制御部）、ＲＡＭ１１ｂ（記憶手段）、ＤＭＡ回路１１ｃ（データ転送部）及びシリアルＩ／Ｏ回路１１ｄ（シリアルＩ／Ｏ部）を備えている。また、ＣＰＵ１１ａ、ＲＡＭ１１ｂ、ＤＭＡ回路１１ｃ及びシリアルＩ／Ｏ回路１１ｄは、プリンタ制御回路１１の内部バス１１ｅにより相互接続されている。
【００３６】
サーマルヘッド１２は、プリンタ制御回路１１のシリアルＩ／Ｏ回路１１ｄに接続されるシリアルＩ／Ｏ回路１２ａを備えている。
【００３７】
次に、本発明によるデータ転送手順を、図２のフローチャートを用いて説明する。
【００３８】
ＣＰＵ１１ａは、ＤＭＡ回路１１ｃに対し、ＲＡＭ１１ｂに格納された印字対象データの内の１ライン分の印字データのＤＭＡ転送を指示する（ステップＳ１１）。この時、ＣＰＵ１１ａは、ＤＭＡ回路１１ｃが、１バイト分の転送を終了したシリアルＩ／Ｏ回路１１ｄから発生される割り込み信号に伴う割り込み要因に基づいて所定の転送動作を行えるように設定する。
【００３９】
ＤＭＡ回路１１ｃは、ＲＡＭ１１ｂから１ライン分の印字データの最初の１バイト分のデジタルデータを読み出し、シリアルＩ／Ｏ回路１１ｄのポートレジスタ１１ｄ−１に書き込む（ステップＳ１２）。
【００４０】
ポートレジスタ１１ｄ−１に１バイトのデジタルデータが書き込まれると、シリアルＩ／Ｏ回路１１ｄは、最初の１バイト分のデジタルデータをサーマルヘッド１２のシリアルＩ／Ｏ回路１２ａへ転送し（ステップＳ１３）、この転送が終了すると、最初の１バイト分の転送が終了したことを示す割り込み要因を伴う割り込み信号を発生する（ステップＳ１４）。
【００４１】
シリアルＩ／Ｏ回路１１ｄからの割り込み信号を受けたＤＭＡ回路１１ｃは、割り込み要因を調べる（ステップＳ１５）が、割り込み要因が最初の１バイト分の転送が終了したことを示しているので、ＲＡＭ１１ｂから１ライン分の印字データの２番目の１バイト分のデジタルデータを読み出し、シリアルＩ／Ｏ回路１１ｄのポートレジスタ１１ｄ−１に書き込む（ステップＳ１７→Ｓ１２）。
【００４２】
１ライン分の印字データの全てのデジタルデータの転送が終了しない間（ステップＳ１６：ＮＯ）は、ステップＳ１２〜Ｓ１７の処理が繰り返し実行される。
【００４３】
ＤＭＡ回路１１ｃは、１ライン分の印字データの全てのデジタルデータの転送が終了した（ステップＳ１６：ＹＥＳ）場合には、ＣＰＵ１１ａにデータ転送終了割り込み信号を送る（ステップＳ１８）。
【００４４】
以上では、データ転送の各ステップについて説明したが、これらのステップをコンピュータに実行させるためのプログラムを作成することは、当業者ならばきわめて容易に為し得ることである。
なお、以下に説明する実施形態はあくまでも説明のためのものであり、本発明の範囲を制限するものではない。したがって、当業者であればこれらの各要素若しくは全要素をこれと均等なものに置換した実施形態を採用することが可能であるが、これらの実施形態も本発明の範囲に含まれる。
【図面の簡単な説明】
【００４５】
【図１】本発明のデータ転送方法を適用するハードウェア構成の１例を示す図である。
【図２】本発明によるデータ転送手順を示す図である。
【図３】印加制御回路がパラレルシリアル変換回路を備えている従来技術を示す図である。
【図４】データ転送に高価なゲートアレイを使用する従来技術によるデータ転送手順を示す図である。
【符号の説明】
【００４６】
１１：プリンタ制御回路、１１ａ：ＣＰＵ、１１ｂ：ＲＡＭ、１１ｃ：ＤＭＡ回路、１１ｄ：シリアルＩ／Ｏ回路、１１ｄ−１：ポートレジスタ、１１ｅ：内部バス、１２：サーマルヘッド、１２ａ：シリアルＩ／Ｏ回路、１：ＣＰＵ、２：ＲＯＭ、３：ＲＡＭ、４：タイマー回路、５：ステッピングモータ制御回路、５１：相切替制御回路、５２：モータドライバ回路、６：ＤＭＡ回路、７：印加制御回路、７１：パラレルシリアル変換回路、７２：サーマルヘッド制御回路、７３：サーマルヘッドドライバ
【図１】
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【図２】
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【図３】
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【図４】
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