(57)【要約】【課題】寄生抵抗の影響を受けることなくレギュレータ回路の真の能力を測定しつつ、時間をかけずにテストし、評価条件の抜け漏れもなくすことができるレギュレータ回路、集積回路、及び集積回路のテスト方法を得る。【解決手段】ＳｔａｒｔＵｐ回路２２０が起動し、ＢＩＡＳ回路２４０を起動させ、ｎｏｄｅ４の基準電圧の安定後、ｎｏｄｅ６の電位が基準電圧と同レベルになり、レギュレータ出力電圧ｒｅｇｏｕｔが出力電圧ＶＤＤＬで安定後、内部ロジック回路の動作電源電流をテスタから入力し、レギュレータ回路１１０の出力電圧レベルを測定して出力電圧の安定性をテストする。予めスイッチ用ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４の電圧信号波形を切り替え設定することで、レギュレータ１１０の出力に対する負荷電流が発生し、レギュレータ１１０の出力負荷電流テストをファンクションテストで行う。【選択図】図１
2009140957.tif 000002
【特許請求の範囲】
【請求項１】
入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力する電源電圧調整部と、
前記電源電圧調整部の出力端から出力される前記調整目標の電圧レベルを変更する変圧部と、
を有するレギュレータ回路。
【請求項２】
前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴とする請求項１記載のレギュレータ回路。
【請求項３】
予め設計によって生成され、目的の処理を実行するための内部ロジック回路部と、
入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力することで前記内部ロジック回路へ供給する電源電圧調整部、及び前記電源電圧調整部の出力端と前記内部ロジック回路部との間に介在され当該出力端から出力される前記調整目標の電圧レベルを変更する変圧部を備えたレギュレータ回路部と、
を有する集積回路。
【請求項４】
前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴とする請求項３記載の集積回路。
【請求項５】
入力端から供給される電源電圧を平滑にして調整目標の電圧レベルとなるように調整する電源電圧調整部と、
前記電源電圧調整部によって調整された前記調整目標の電圧レベルの前記電源電圧を、予め設計によって生成されて目的の処理を実行するための内部ロジック回路に供給する配線上に設けられ、前記調整目標の電圧レベルを変更するための変圧部と、を有する集積回路の機能テストをするためのテスト方法であって、
前記変圧部を制御して、複数の電圧レベルで前記機能テストを実行すると共に、前記機能テストの結果に基づいて前記内部ロジック回路に供給する最適電圧レベルを選択することを特徴とする集積回路のテスト方法。
【請求項６】
前記変圧部が、前記調整目標の電圧レベルが印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴とする請求項５記載の集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータ回路、集積回路、及び集積回路のテスト方法に関する。
【背景技術】
【０００２】
集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）又は大規模集積回路（ＬＳＩ：Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の内部ロジック電源用のレギュレータ回路は、内部ロジック回路の動作による電流負荷に対し、所定以上の電圧を出力し続けなければならない。以下、ＩＣ又はＬＳＩを総称して、ＬＳＩと称する。このレギュレータ回路に対し、ＬＳＩの動作電源電流（例えば、ＬＳＩに搭載されている内部ロジック回路の動作電流）を擬似的に半導体検査装置（以下、テスタと称する）により入力し、レギュレータ回路の出力電圧レベルを測定し、負荷電流に対する出力電圧の安定性をテストする（電流負荷変動テスト）。電流印加電圧測定のＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ：直流電流）テスト（例えば、電流負荷テスト又は動作電源電流テスト）では、テスタから印加された電流で電圧変動した出力を所定時間（電圧変動が安定するまでの間）待ち、レギュレータ回路の良否判定（パス・フェイル判定）をしている。
【０００３】
ところで、ＬＳＩに搭載された機能をテストするためのテストモードへの移行を専用のテスト端子を用いることなく行うことができる半導体装置のテスト回路が提案されている（特許文献１参照）。
【０００４】
また、バックアップ用の電源の電流が回路の内部に流れ込まないようにしつつ、その消耗を防ぐことのできる直列制御形レギュレータ回路が提案されている（特許文献２参照）。
【特許文献１】特開２００６−１７０８９８号公報
【特許文献２】特開平０８−２５５０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、テスタによる従来のレギュレータ回路を検査（テスト）する方法では、ＬＳＩ外部から内部ロジック回路で消費する電流を擬似的に印加するため、ＬＳＩの入出力部の寄生抵抗及び評価治具の寄生抵抗等の影響でレギュレータ回路に対して負荷電流が十分に与えられない場合がある。なお、ＬＳＩの入出力部の寄生抵抗とは、例えば、ワイヤーボンディング部分等における抵抗のことであり、評価治具とは、例えば、テスタでテスト又は評価する際に使用するプローブや検査ボード等のことである。そのため、レギュレータ回路の真の実力（能力）が測定（テスト又は評価）できない可能性がある。また、テスタでレギュレータ回路をテストする際、測定ポイント（ストローブをたてるポイント）の時間設定によっては、レギュレータ回路からの出力電圧の電圧変動のワースト値（レギュレータ回路のテスト規格の下限値）を見落とす可能性もある。従って、レギュレータ回路の出力電圧の出力波形観測による評価が必要となるので評価に時間が掛かり、評価条件の抜け漏れが発生する可能性がある。
【０００６】
本発明は、上記事実を考慮し、ＬＳＩ出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなくレギュレータ回路の真の能力を測定しつつ、時間をかけずにテストし、評価条件の抜け漏れもなくすことができるレギュレータ回路、集積回路、及び集積回路のテスト方法を得ることを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力する電源電圧調整部と、前記電源電圧調整部の出力端から出力される前記調整目標の電圧レベルを変更する変圧部と、を有することを特徴としている。
【０００８】
請求項２に記載の発明は、請求項１に記載の発明において、前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴としている。
【０００９】
請求項３に記載の発明は、予め設計によって生成され、目的の処理を実行するための内部ロジック回路部と、入力端に印加される電源電圧に起因する変動を調整して調整目標の電圧レベルとし出力端から出力することで前記内部ロジック回路へ供給する電源電圧調整部、及び前記電源電圧調整部の出力端と前記内部ロジック回路部との間に介在され当該出力端から出力される前記調整目標の電圧レベルを変更する変圧部を備えたレギュレータ回路部と、を有することを特徴としている。
【００１０】
請求項４に記載の発明は、請求項３に記載の発明において、前記変圧部が、前記安定後の電圧が印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴としている。
【００１１】
請求項５に記載の発明は、入力端から供給される電源電圧を平滑にして調整目標の電圧レベルとなるように調整する電源電圧調整部と、前記電源電圧調整部によって調整された前記調整目標の電圧レベルの前記電源電圧を、予め設計によって生成されて目的の処理を実行するための内部ロジック回路に供給する配線上に設けられ、前記調整目標の電圧レベルを変更するための変圧部と、を有する集積回路の機能テストをするためのテスト方法であって、前記変圧部を制御して、複数の電圧レベルで前記機能テストを実行すると共に、前記機能テストの結果に基づいて前記内部ロジック回路に供給する最適電圧レベルを選択することを特徴としている。
【００１２】
請求項６に記載の発明は、請求項５に記載の発明において、前記変圧部が、前記調整目標の電圧レベルが印加される複数の負荷抵抗と、前記複数の負荷抵抗を選択的に組み合わせる複数のスイッチング素子と、を備えることを特徴としている。
【発明の効果】
【００１３】
以上説明したように本発明によれば、ＬＳＩ出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなくレギュレータ回路の真の能力を測定しつつ、時間をかけずにテストし、評価条件の抜け漏れもなくすことができるという効果が得られる。
【発明を実施するための最良の形態】
【００１４】
（第１実施形態）
図１に示されているように、レギュレータ回路装置１００では、ＬＳＩ内部において、レギュレータ回路１１０は、ＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）保護回路１７０を介し、ＬＳＩ内部と外部との接続端子であるパッド（以下、ＰＡＤと称する）１８０で折り返してＥＳＤ保護回路１７０を通り、内部ロジック回路（予め設計によって生成されて目的の処理を実行する回路）と接続されている。また、レギュレータ回路装置１００では、ＰＡＤ１８０は、外付けの出力安定化容量（以下、コンデンサと称する）Ｃ２の一方と接続（コンデンサＣ２の他方はＶＳＳ（グランド）と接続）されている。さらに、負荷電流調整回路１９０は、ＥＳＤ保護回路１７０から内部ロジック回路に接続されている配線の途中に接続されている。
【００１５】
また、ＥＳＤ保護回路１７０は、ＭＯＳトランジスタ等の一般的な保護トランジスタで構成されている。さらに、コンデンサＣ１は、誘導成分等の成分をカットし、安定して回路を動作させるための位相補償用の容量である（例えば、進相コンデンサ）。そして、ＬＳＩ外部に設置されたコンデンサＣ２は強負荷電流に対応するための容量であり、ピーク電流を防止する。
【００１６】
ＥＳＤ保護回路１７０及びＰＡＤ１８０を介して折り返された配線から分岐した分岐線Ａに設けられている負荷電流調整回路１９０は、抵抗ラダーとして負荷抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６を直列に接続した回路を構成している。また、ｎｏｄｅ７とＶＳＳ、ｎｏｄｅ８とＶＳＳ、ｎｏｄｅ９とＶＳＳ、ｎｏｄｅ１０とＶＳＳのそれぞれの間にＮ型ＭＯＳ電界効果トランジスタ（Ｎ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ（以下、ＮＭＯＳＦＥＴと称する））（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）をスイッチング素子として挿入している。なお、この結果、図８に示されているように、負荷電流調整回路１９０は、理論的には１６通りのパターンがあるが、ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）の順に上位ビットとすると、上位ビット側のオンに依存されることが分かる。すなわち、実質は、全てのオフを含め、５通りの抵抗値を設定可能である。また、図８では、”０”はオフ、”１”はオンを示している。なお、本発明の第１実施形態の負荷電流調整回路１９０では、図１のように４個の負荷抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６を直列に配置して、それぞれが図１の上から順に抵抗値が加減算されるようにＮＭＯＳＦＥＴを挿入しているが、負荷電流調整回路１９０において、各負荷抵抗を変え、数は４個に限定されるようなものではない。また、ＮＭＯＳＦＥＴを直列に配置している負荷抵抗にそれぞれ並列に挿入することや、あるいは負荷抵抗を並列に並び替えてＮＭＯＳＦＥＴを任意に挿入することにより、調整目標の電圧レベルに調整するために抵抗値を調整する様々な抵抗値を設定可能である。また、第１実施形態では、負荷抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６は全て同一値（４００Ω）としたが、それぞれ違う抵抗値であってもよい。
【００１７】
図２に示されているように、レギュレータ回路１１０では、詳細な回路構成は省略するが、インバータ回路２３０及びＳｔａｒｔＵｐ回路２２０が、ＢＩＡＳ（バイアス）回路２４０に接続されている。そして、レギュレータ回路１１０では、ＢＩＡＳ回路２４０がレギュレータ差動段２５０を介してレギュレータ出力段２６０に接続され、レギュレータ回路１１０外部のＥＳＤ保護回路１７０と接続されている。なお、パワーダウン信号ＰＤがインバータ回路２３０により反転出力されるとパワーダウンベース信号ＰＤＢとなる。
【００１８】
以下、第１実施形態の作用を説明する。
【００１９】
ＢＩＡＳ回路２４０は、Ｐ型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳＦＥＴ称する）（Ｐ１）、（Ｐ２）、ＮＭＯＳＦＥＴ（Ｎ１）、（Ｎ２）、それぞれ２個及び抵抗素子Ｒ１により構成される定電流回路と、ＰＭＯＳＦＥＴ（Ｐ３）及び電圧トリミング部２４０ａを構成するＰＭＯＳＦＥＴ、ＮＭＯＳＦＥＴを含んだトランジスタのＯＮ抵抗を用いた回路であり、電圧変動及び温度変動に対して変動の少ない定電圧(基準電圧：例えば、基準電圧ｖｒｅｆは１．３Ｖ)をｎｏｄｅ４で発生させる。なお、電圧トリミング部２４０ａは、電圧バランスをとるための微妙な電圧の特性の調整を行う。そして、レギュレータ差動段２５０は、ｎｏｄｅ４において発生された基準電圧を基に、レギュレータ出力段２６０の抵抗素子Ｒ２に流れる電流Ｉ１でレギュレータ出力電圧ｒｅｇｏｕｔを電圧降下させてｎｏｄｅ６の電圧をモニターし、レギュレータ出力電圧ｒｅｇｏｕｔ電圧が一定の電圧になるようにＰＭＯＳＦＥＴ（Ｐ６）のｎｏｄｅ５で発生するゲート電圧を制御している。また、内部ロジック回路への給電は、レギュレータ回路１１０からＰＡＤ１８０を折り返して行われる（ＰＡＤ１８０は通るのみ）。
【００２０】
図３の第１のタイミングチャート３００に示されるように電源電圧ＶＤＤ（例えばＶＤＤは３．３Ｖ±０．３Ｖ）の立ち上がりを受け、スタートアップ動作を行うＳｔａｒｔＵｐ回路１２０（ＭＯＳトランジスタにかかる以上の電圧によって電流を流しトリガをかける回路）が起動しｎｏｄｅ１の電位を持ち上げ、ＢＩＡＳ回路１４０を起動させる。そして、基準電圧が発生しているｎｏｄｅ４の安定後、ｎｏｄｅ６の電位が基準電圧と同レベルとなり、レギュレータ出力電圧ｒｅｇｏｕｔが出力電圧ＶＤＤＬで安定する。なお、レギュレータ回路１１０のレギュレータ出力電圧ｒｅｇｏｕｔ、及びテスタ側から引き込む電流が−５ｍＡの場合である出力端子印加電流Ｉｏｕｔの第１の波形変化部３１０、及びレギュレータ出力電圧ｒｅｇｏｕｔの第２の波形変化部３２０が示されている。また、ＳｔａｒｔＵｐ回路動作領域３５０ａ、電圧安定時間３５０ｂ、ＤＣテスト領域３５０ｃ、ＤＣテストストローブ時間（ＤＣテストにおけるストローブを立てる時間領域）３５０ｄ、及び測定ポイント３５０ｅ、３６０も示されている。
【００２１】
そして、ＤＣテストにおいて、レギュレータ出力電圧ｒｅｇｏｕｔのテスト規格（例えば、検査規格又は製品規格等）となる出力電圧ＶＤＤＬの動作許容範囲の上限側であるハイ（Ｈｉｇｈ）側電圧ＳＥＮＨ、及び出力電圧ＶＤＤＬ（例えば、出力電圧ＶＤＤＬは２．０Ｖ：調整目標の電圧レベル）の動作許容範囲の下限側であるロウ（Ｌｏｗ）側電圧ＳＥＮＬも示されている。また、ＤＣテスト時において、負荷電流調整回路１９０をレギュレータ出力電圧ｒｅｇｏｕｔが内部ロジックに供給される途中につられていない（接続されていない）場合のレギュレータ出力電圧ｒｅｇｏｕｔは第２の電圧波形変化３４０であり、つられている（接続されている）場合のレギュレータ出力電圧ｒｅｇｏｕｔは第１の電圧波形変化３３０である。なお、ＤＣ測定時、測定ポイント設定を誤ると不良を見逃す場合がある。例えば、測定ポイントが測定ポイント３５０ｅ、３６０ではなく、第２の波形変化部３２０付近である場合、レギュレータ出力電圧ｒｅｇｏｕｔは第２の電圧波形変化３４０が計測されて規格の下限値のロウ側電圧ＳＥＮＬを外れてフェイルする。また、ＤＣテストでストローブを細かく振り、ＤＣテストストローブ時間３５０の全ての区間で評価するのは困難なため、波形観測で評価すると時間を要する。しかし、負荷電流調整回路１９０によってレギュレータ出力電圧ｒｅｇｏｕｔは第１の電圧波形変化３３０が計測されて規格の下限値のロウ側電圧ＳＥＮＬを外れずパスする。
【００２２】
次に、内部ロジック電源用のレギュレータ回路１１０は、内部ロジック回路が動くことによる電流負荷に対し、所定の電圧以上を出力し続けなければならない。そこで、内部ロジック回路へ動作電源電流を擬似的にテスタから入力し、レギュレータ回路１１０の出力電圧レベルを測定し、負荷電流に対する出力電圧の安定性をテストする（電流負荷変動テスト）。例えば、電流負荷変動テストとは、第１のタイミングチャート３００に示されているように、電流印加電圧測定するためにテスタ側から電流を引き込んでＤＣテストすることである（出力端子印加電流Ｉｏｕｔがテスタ側から引き込む出力端子印加電流を−５ｍＡとしている）。そして、テスタにより印加された（引き込まれた）電流で電圧変動した出力電圧が安定するまで所定時間待ち、良否判定している。
【００２３】
図２に示されているように、ＥＳＤ保護回路１７０及びＰＡＤ１８０を介して折り返された配線から分岐した分岐線Ａに設けられている負荷電流調整回路１９０は、抵抗ラダーとして負荷抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６を直列に接続しており、ｎｏｄｅ７、ｎｏｄｅ８、ｎｏｄｅ９、ｎｏｄｅ１０とＶＳＳのそれぞれの間にＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）をスイッチング素子として挿入している。そのため、ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）を制御して抵抗を増加させ、電流を少なくして負荷電流の調整を行う。なお、負荷抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６は全て同じ抵抗値でも良いし、重み付けを行ってそれぞれ違う抵抗値にしてもよい。また、ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）のディメンジョン（トランジスタサイズ）に関して、負荷抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６に対して十分小さいＯＮ抵抗になるように設定する。
【００２４】
図４の第２のタイミングチャート４００に示されているように、ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４をそれぞれ”Ｈｉｇｈ”レベルの電位にする。そうすることで、レギュレータ１１０の出力に対する負荷電流が発生するため、レギュレータ１１０の出力負荷電流テストをすることができる。ゲート信号ｔ１、ｔ２、ｔ３、ｔ４が安定した後での測定ポイント４１０を変えるための負荷電流調整回路１９０のゲート信号のゲート信号ｔ１からゲート信号のゲート信号ｔ４の電圧信号波形を切り替えることで負荷電流を変えながらファンクションテストと同様の良否判定でテストが可能となる。また、ファンクションテストと同様のため、ストローブを細かく振ることが容易であり、波形観測を必要としない。例えば、レギュレータ出力電圧ｒｅｇｏｕｔの電圧値（出力電圧ＶＤＤＬ）＝２．０Ｖ、負荷抵抗Ｒ３＝負荷抵抗Ｒ４＝負荷抵抗Ｒ５＝負荷抵抗Ｒ６＝４００［Ω］のとき、負荷電流ＩＬはゲート信号ｔ１、ｔ２、ｔ３、ｔ４の制御により以下のようになる。
【００２５】
ゲート信号ｔ１がオンのとき、負荷電流ＩＬ＝２／４００＝５［ｍＡ］となる（但し、ＮＭＯＳＦＥＴ（Ｎ７）のＯＮ抵抗は５［Ω］以内）。
【００２６】
ゲート信号ｔ２がオンのとき、負荷電流ＩＬ＝２／８００＝２．５［ｍＡ］となる（但し、ＮＭＯＳＦＥＴ（Ｎ８）のＯＮ抵抗は５［Ω］以内）。
【００２７】
ゲート信号ｔ３がオンのとき、負荷電流ＩＬ＝２／１２００＝１．６７［ｍＡ］となる（但し、ＮＭＯＳＦＥＴ（Ｎ９）のＯＮ抵抗は５［Ω］以内）。
【００２８】
ゲート信号ｔ４がオンのとき、負荷電流ＩＬ＝２／１６００＝１．２５［ｍＡ］となる（但し、ＮＭＯＳＦＥＴ（Ｎ１０）のＯＮ抵抗は５［Ω］以内）。
【００２９】
詳細には、例えば、予め、ＮＭＯＳＦＥＴ（Ｎ７）のゲート信号ｔ１を”Ｈｉｇｈ”レベル（オン）にして、負荷電流値を上記のように定め、ファンクションテスト（機能試験）において、シュムー（ＳＨＭＯＯ：動作範囲評価）を作成する。そして、ＮＭＯＳＦＥＴ（Ｎ７）のゲート信号ｔ１を”Ｈｉｇｈ”レベル（オン）にしたときと同様に、順次、ＮＭＯＳＦＥＴ（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ２、ｔ３、ｔ４を”Ｈｉｇｈ”レベル（オン）にし、負荷電流値を上記のように順次定めつつ、ファンクションテスト（機能試験）でシュムー（ＳＨＭＯＯ：動作範囲評価）をそれぞれの場合において作成する。その結果に基づいて、最適な条件を設定する（ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４を設定する）。なお、最適な条件とは、内部ロジック回路の消費電力を一番低くするときのＮＭＯＳＦＥＴ（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４の設定、レギュレータ出力電圧ｒｅｇｏｕｔの電圧値（出力電圧ＶＤＤＬ）の規格によるＮＭＯＳＦＥＴ（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４の設定、又は出力電圧ＶＤＤＬの変動の大きさによるＮＭＯＳＦＥＴ（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４の設定のような条件などがある。
【００３０】
なお、最適な条件に基づいたゲート信号ｔ１、ｔ２、ｔ３、ｔ４は、その条件におけるテストモードの信号波形は、基本的に半導体計測装置のレジスタに格納されて固定されているが、ＬＳＩ内部のレジスタに格納して使用してもよい。また、出荷後（又は実装試験中）の通常動作中もその固定されたゲート信号ｔ１、ｔ２、ｔ３、ｔ４のオン・オフの設定条件を使用してもよい。また、ユーザの使用時、又はテスト時において、ＬＳＩ外部から直接信号を入力して送信し、コントロール（制御）して、内部ロジック回路へ最適な電源電圧を供給するようにゲート信号ｔ１、ｔ２、ｔ３、ｔ４の組み合わせを自由に選択してもよい。
【００３１】
従って、ＬＳＩ内部に負荷電流調整回路１９０を設けることで、ＬＳＩ出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなく実際の負荷電流供給に近いものとなり、レギュレータ回路１１０の真の実力を測定できる。また、負荷電流を論理信号で制御することで負荷電流テストをファンクションテストで実施することができるため、評価時に数ｎｓ単位でのシュムーを採ることができ、かつ、波形観測をしなくてもフェイルする（不良となる）ポイントがないかどうかの確認が行え、テスト容易性を向上させることができる。さらに、負荷電流調整回路１９０は簡単な構成で作成できるため、未使用のセルなどを用いて作成可能であり、負荷電流調整回路１９０のサイズは小型化し、ＬＳＩ内部のどこにでも場所をとらずに複数設置することができる。また、負荷電流調整回路１９０がＬＳＩ内部に設置されているため、ＬＳＩ外側又はＬＳＩ周囲からの影響を除いて内部電流をそのまま内部ロジック回路に与えることができる。さらに、負荷電流調整回路１９０を用いて入力電圧の許容幅を広げることもできる。そして、最適な条件に基づいたゲート信号ｔ１、ｔ２、ｔ３、ｔ４（予め設定されたテストモード）は、基本的に半導体計測装置のレジスタに格納されて固定されているので、始めに設定した最適な条件に基づいたテストモードを用いることができるため、時間をかけずにテストをすることができる。
【００３２】
なお、本発明の第１実施形態に関して、閾値Ｖｔ（例えば、ＮｍｏｓＶｔ＋αは０．６Ｖから０．７Ｖ）を基準電圧に用いるタイプのレギュレータ回路１１０を用いたが、バンドギャップを基準電圧とするレギュレータ回路１１０でもよい。また、抵抗素子を用いて負荷電流調整回路１９０を構成しているが、重みを付けた定電流源（例えば、ダイオードやトランジスタなど）を用いて負荷電流調整回路１９０を構成してもよい。
（第２実施形態）
本発明の第２実施形態では、本発明の第１実施形態で説明した構成と同一構成については同一符号を付して説明を省略する。
【００３３】
図５に示されているように、レギュレータ回路装置５００では、レギュレータ回路１１０、ＥＳＤ保護回路１７０、ＰＡＤ１８０、コンデンサＣ２、及びＶＳＳは、本発明の第１実施形態と同様に接続されている。なお、レギュレータ回路１１０も本発明の第１実施形態と同様に接続されている。また、負荷電流調整回路５１０は、ＥＳＤ保護回路１７０から内部ロジック回路に接続されている配線から分岐した分岐線Ａに設けられている。負荷電流調整回路５１０は、第１実施形態の負荷電流調整回路１９０と同一構成であるが、負荷電流調整回路１９０のＶＳＳ部分をｎｏｄｅ１１として配線によって負荷抵抗調整回路５２０に接続されており、負荷電流調整回路５１０の負荷抵抗Ｒ３ａは、負荷電流調整回路１９０の負荷抵抗Ｒ３よりも低い抵抗値である。さらに、レギュレータ回路装置５００では、負荷電流用抵抗を３段階（負荷抵抗Ｒ７、負荷抵抗Ｒ８、負荷抵抗Ｒ７＋負荷抵抗Ｒ８）に調整できる負荷抵抗調整回路５２０が、負荷電流調整回路５１０に接続されている。また、負荷電流調整回路５１０のｎｏｄｅ１１の部分とＶＳＳの間に、調整目標の電圧レベルに調整するための微調整用の負荷抵抗Ｒ７、Ｒ８を直列に配置して負荷抵抗Ｒ７、Ｒ８をそれぞれ短絡させるスイッチング素子としてＮＭＯＳＦＥＴ（Ｎ１１）、（Ｎ１２）を備えた負荷抵抗調整回路５２０が接続されている。なお、負荷抵抗Ｒ７、Ｒ８の抵抗値は、レギュレータ出力電圧ｒｅｇｏｕｔの出力電圧に応じて任意に設定されるが、微調整用の負荷抵抗であるため、負荷抵抗Ｒ３ａ（＜Ｒ３）、Ｒ４、Ｒ５、Ｒ６に比べて抵抗値は低い。また、本発明の第１実施形態と同様、図８に示されているように、負荷電流調整回路５１０は、実質は、全てのオフを含め、５通りの抵抗値を設定可能である。また、負荷電流調整回路５１０において、各負荷抵抗の抵抗値を変え、ＮＭＯＳＦＥＴを直列に配置している負荷抵抗にそれぞれ並列に挿入する、又は並列負荷抵抗を並列に並び替えてＮＭＯＳＦＥＴを任意に挿入することにより、調整目標の電圧レベルに調整するために抵抗値を粗調整する様々な抵抗値の設定が可能である。
【００３４】
以下、第２実施形態の作用を説明する。
【００３５】
レギュレータ回路装置５００では、ＮＭＯＳＦＥＴ（Ｎ１１）、（Ｎ１２）のＯＮ抵抗は、本発明の第１実施形態のレギュレータ回路装置と同様に負荷抵抗Ｒ７、Ｒ８の抵抗値に対して十分に小さいことが必要となる。なお、ｎｏｄｅ１１には、正のオフセット電圧をもたせることも条件である。
【００３６】
図６の第３のタイミングチャート６００に示されているように、測定範囲６１０は、レギュレータ出力電圧ｒｅｇｏｕｔに電圧印加して電流を測定し、負荷抵抗Ｒ３ａ＋負荷抵抗Ｒ８の合成抵抗値を測定する場合の測定範囲である。測定範囲６１０では、レギュレータ回路１１０のパワーダウン信号ＰＤを”Ｈｉｇｈ”レベルにしてレギュレータ回路１１０の出力を”Ｈｉ−Ｚ”（ハイ・インピーダンス）状態にし、ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ１１）をそのゲート信号ｔ１及びゲート信号ｏｆ１を”Ｈｉｇｈ”レベルにすることでＯＮさせる。そして、レギュレータ回路１１０の出力端子に電圧を印加し流れ込む電流を測定した電流値と印加電圧より負荷抵抗Ｒ３ａと負荷抵抗Ｒ８の合成抵抗値を求める。
【００３７】
図７の第４のタイミングチャート７００に示されているように、ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４に基づいて負荷抵抗Ｒ３ａ、Ｒ４、Ｒ５、Ｒ６によって、調整目標の電圧レベルに調整するために抵抗値を粗調整する。また、ＮＭＯＳＦＥＴ（Ｎ１１）、（Ｎ１２）のゲート信号ｏｆ１、ｏｆ２によって、負荷抵抗Ｒ７、Ｒ８を調整し、オフセットなどの誤差をできる限り微調整する。詳細には、第３のタイミングチャート６００で測定した抵抗値を基に、負荷電流調整回路５１０の抵抗値が低い場合、ゲート信号ｏｆ１及びゲート信号ｏｆ２を共に”Ｌｏｗ”にして抵抗値を上げる。また、負荷電流調整回路５１０の抵抗値が標準付近の場合、ゲート信号ｏｆ１を”Ｈｉｇｈ”、ゲート信号ｏｆ２を”Ｌｏｗ”にして抵抗値を微調整する。さらに、負荷電流調整回路５１０の抵抗値が高い場合、ゲート信号ｏｆ１及びゲート信号ｏｆ２を共に”Ｈｉｇｈ”にして抵抗値をこれ以上上がらないようにする。そして、第１実施形態と同じように、予め、ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）、（Ｎ１１）、（Ｎ１２）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４、ｏｆ１、ｏｆ２を負荷電流値に基づいて定め、ファンクションテストにおいて、シュムーを作成し、その結果に基づいて、最適な条件を設定する（ＮＭＯＳＦＥＴ（Ｎ７）、（Ｎ８）、（Ｎ９）、（Ｎ１０）、（Ｎ１１）、（Ｎ１２）のゲート信号ｔ１、ｔ２、ｔ３、ｔ４、ｏｆ１、ｏｆ２を設定する）。
【００３８】
なお、最適な条件に基づいたゲート信号ｔ１、ｔ２、ｔ３、ｔ４、ｏｆ１、ｏｆ２は、その条件におけるテストモードの信号波形は、基本的に半導体計測装置のレジスタに格納されて固定されているが、ＬＳＩ内部のレジスタに格納して使用してもよい。また、出荷後（又は実装試験中）の通常動作中もその固定されたゲート信号ｔ１、ｔ２、ｔ３、ｔ４、ｏｆ１、ｏｆ２のオン・オフの設定条件を使用してもよい。
【００３９】
その際、第４のタイミングチャート７００に示されているように、負荷抵抗Ｒ３ａ＋負荷抵抗Ｒ８の合成抵抗値が標準値より低い場合は、ＮＭＯＳＦＥＴ（Ｎ１１）、（Ｎ１２）のゲート信号ｏｆ１、ｏｆ２をそれぞれ”Ｌｏｗ”レベルにして負荷抵抗Ｒ７の抵抗値を加算する。また、負荷抵抗Ｒ３ａ＋負荷抵抗Ｒ８の合成抵抗値が標準値の場合は、制御信号をそれぞれゲート信号ｏｆ１＝”Ｈｉｇｈ”、ゲート信号ｏｆ２＝”Ｌｏｗ”レベルにする。さらに、負荷抵抗Ｒ３ａ＋負荷抵抗Ｒ８の合成抵抗値が標準値より高い場合は、ゲート信号ｏｆ１とｏｆ２を共に”Ｈｉｇｈ”レベルにして負荷抵抗Ｒ８分の抵抗値を減算する。なお、本発明の第２実施形態の場合、抵抗調整を施した状態で本発明の第１実施形態のレギュレータ回路１１０と同等の出力負荷電流テストを行う。
【００４０】
従って、ＬＳＩ内部に負荷電流調整回路５１０を設けることで、ＬＳＩ出力部の寄生抵抗及び評価治具等の寄生抵抗の影響を受けることなく実際の負荷電流供給に近いものとなり、レギュレータ回路１１０の真の実力を測定できる。また、負荷電流調整回路５１０に内蔵された負荷抵抗Ｒ３ａ、Ｒ４、Ｒ５、Ｒ６は、調整目標の電圧レベルに調整するために抵抗値を粗調整するが、負荷抵抗Ｒ３ａ、Ｒ４、Ｒ５、Ｒ６よりも低抵抗値の負荷抵抗Ｒ７、Ｒ８を含む抵抗負荷抵抗調整回路５２０を設けることで調整目標の電圧レベルに調整するために抵抗値を微調整し、内蔵抵抗のバラツキを微調整できるので、負荷電流のバラツキを第１実施形態より一層抑えることができる（内蔵抵抗は、一般的に±２０％程度の製造バラツキを持っている）。さらに、負荷電流を論理信号で制御することで負荷電流テストをファンクションテストで実施することができるため、評価時に数ｎｓ単位でのシュムーを採ることができ、かつ、波形観測をしなくてもＦＡＩＬするポイントがないかどうかの確認が行えて、テスト容易性を向上させることができる。さらに、負荷電流調整回路５１０及び負荷抵抗調整回路５２０は簡単な構成で作成できるため、未使用のセルなどを用いて作成可能であり、負荷電流調整回路５１０及び負荷抵抗調整回路５２０のサイズは小型化し、ＬＳＩ内部のどこにでも場所をとらずに複数設置することができる。また、負荷電流調整回路５１０及び負荷抵抗調整回路５２０がＬＳＩ内部に設置されているため、ＬＳＩ外側又はＬＳＩ周囲からの影響を除いて内部電流をそのまま内部ロジック回路に与えることができる。さらに、負荷抵抗調整回路５２０を用いて入力電圧の許容幅を広げることもできる。そして、最適な条件に基づいたゲート信号ｔ１、ｔ２、ｔ３、ｔ４、ｏｆ１、ｏｆ２（予め設定されたテストモード）は、基本的に半導体計測装置のレジスタに格納されて固定されているので、始めに設定した最適な条件に基づいたテストモードを用いることができるため、時間をかけずにテストをすることができる。
【００４１】
なお、負荷電流調整回路５１０は、抵抗素子を用いて構成されているが、重みを付けた定電流源を用いて構成してもよい。また、ユーザの使用時、又はテスト時において、ＬＳＩ外部から直接信号を入力して送信し、コントロールして、内部ロジック回路へ最適な電源電圧を供給するようにゲート信号ｔ１、ｔ２、ｔ３、ｔ４、ｏｆ１、ｏｆ２の組み合わせを自由に選択してもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施形態に係る負荷電流調整回路を含むレギュレータ回路装置が示されている。
【図２】本発明の第１実施形態に係るレギュレータ回路が示されている。
【図３】本発明の第１実施形態に係る第１のタイミングチャートが示されている。
【図４】本発明の第１実施形態に係る第２のタイミングチャートが示されている。
【図５】本発明の第２実施形態に係る負荷電流調整回路及び負荷抵抗調整回路を含むレギュレータ回路装置が示されている。
【図６】本発明の第２実施形態に係る第３のタイミングチャートが示されている。
【図７】本発明の第２実施形態に係る第４のタイミングチャートが示されている。
【図８】本発明の第１実施形態及び第２実施形態に係る抵抗値設定表が示されている。
【符号の説明】
【００４３】
１１０    レギュレータ回路（電源電圧調整部、変圧部）
１９０、５１０    負荷電流調整回路（変圧部）
５２０    負荷抵抗調整回路（変圧部）
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６    ＰＭＯＳＦＥＴ（電源電圧調整部）
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６    ＮＭＯＳＦＥＴ（電源電圧調整部）
Ｎ７、Ｎ８、Ｎ９、Ｎ１０、Ｎ１１、Ｎ１２    ＮＭＯＳＦＥＴ（変圧部）
Ｒ３、Ｒ３ａ、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８    負荷抵抗（変圧部）
【図１】
2009140957.tif 000003
【図２】
2009140957.tif 000004
【図３】
2009140957.tif 000005
【図４】
2009140957.tif 000006
【図５】
2009140957.tif 000007
【図６】
2009140957.tif 000008
【図７】
2009140957.tif 000009
【図８】
2009140957.tif 000010