(57)【要約】【課題】ドレインディスターブ特性が満足できる半導体記憶装置を提供する。【解決手段】溝２４を有するＰ型半導体基板２と、前記Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたＮ＋拡散層４Ｓ、４Ｄと、ボトム酸化膜６、電荷蓄積窒化膜８およびトップ酸化膜１０がこの順に形成され、前記溝２４の側壁部および底部並びに前記Ｎ＋拡散層４Ｓ、４Ｄの表面を覆うゲート膜１２と、前記ゲート膜１２のＰ型半導体基板２方向とは反対側の表面に形成されると共に、前記溝２４を埋め込むように形成され、且つ前記溝２４が連続する方向において格子状に形成されたゲート電極１４と、を備える半導体記憶装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
溝を有するＰ型半導体基板と、
前記Ｐ型半導体基板の溝を有しない部分の表面に形成されたＮ＋拡散層と、
ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜がこの順に形成され、前記溝の側壁部および底部並びに前記Ｎ＋拡散層の表面を覆うゲート膜と、
前記ゲート膜のＰ型半導体基板方向とは反対側の表面に形成されると共に、前記溝を埋め込むように形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
Ｐ型半導体基板にパターニングによって溝を形成する溝形成工程と、
前記Ｐ型半導体基板の溝を有しない部分の表面にＮ＋拡散層を形成するＮ＋拡散層形成工程と、
前記溝の側壁部および底部並びに前記Ｎ＋拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成するゲート膜形成工程と、
前記ゲート膜のＰ型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成するゲート電極形成工程と、
を経ることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、特に、例えば、半導体不揮発性メモリへ利用可能な半導体記憶装置および該半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
【０００３】
その一つに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）基板上に形成されるＦＤ（Ｆｕｌｌ  Ｄｅｐｌｅｔｉｏｎ）型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｅｉｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の半導体装置が提案されている（例えば、特許文献１参照）。該半導体装置では、半導体基板の表面に窪みが形成され、この窪みにゲート電極の一部が埋め込まれている。
【０００４】
また、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜（ＯＮＯ膜）の３層で構成されるゲート膜がゲート電極の底部に設けられている構造の半導体記憶装置が提案されている（例えば、特許文献２参照）。図１０（Ａ）に該従来における半導体記憶装置の平面図を、図１０（Ｂ）に図１０（Ａ）における（Ｘ−Ｘ’部）の断面構造を示す。
この構造は、１トランジスタで２ビットの記憶が可能な不揮発性メモリであり、そのデータ記憶方法は以下の通りである。
図１１（Ａ）に示す通り、ＭＯＳ−ＦＥＴゲート膜１１２としてＯＮＯ膜（ボトム酸化膜１０６、電荷蓄積窒化膜１０８およびトップ酸化膜１１０）を有し、該ＯＮＯ膜の電荷蓄積窒化膜１０８のソース側Ｎ＋拡散層１０４Ｓおよびドレイン側Ｎ＋拡散層１０４Ｄの近傍にそれぞれ電子１１６が注入・捕獲される。具体的に、電荷蓄積窒化膜１０８への電子１１６注入は
１．ソース側Ｎ＋拡散層１０４Ｓ、Ｐ型半導体基板１０２をグランド（ＧＮＤ）に接続し、一方ゲート電極１１４とドレイン側Ｎ＋拡散層１０４Ｄに正電圧を印加する。
２．ソース側Ｎ＋拡散層１０４Ｓとドレイン側Ｎ＋拡散層１０４Ｄとの間に形成されるチャネル領域を走ってきた電子１１６が、ドレイン側Ｎ＋拡散層１０４Ｄ近傍の横方向の強い電界により、高エネルギー状態（ホットエレクトロン）になる。
３．ゲート電極１１４付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜１０８に電子１１６が注入される。
【０００５】
この電荷蓄積窒化膜１０８のゲート電極１１４近傍への電子１１６注入により、電子注入状態を「１」、電子未注入状態を「０」としデータを区別する。「０」と「１」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜１０８に隣接されるソース側Ｎ＋拡散層１０４Ｓ（ＧＮＤ）とドレイン側Ｎ＋拡散層１０４Ｄ（正電圧）およびゲート電極１１４で正電圧印加を行うことで判別される。電子１１６が注入された電荷蓄積窒化膜１０８は電界効果により、その直下のチャネル領域の閾値は高くなる。
図１１（Ｂ）および図１１（Ｃ）に示す通り、ソース側Ｎ＋拡散層１０４Ｓ側に電子１１６が存在する場合、ゲート電極１１４による電界は電荷蓄積窒化膜１０８にて終端し、電子１１６の存在は直下のチャネル領域に寄与する（低電子密度のチャネル１１８Ｂ）。一方、ドレイン側Ｎ＋拡散層１０４Ｄ側に電子１１６が存在する場合、ドレイン電界により高電子密度のチャネル１１８Ａが伸び、電子１１６の存在はチャネル領域に寄与しない。このため、電子１１６が注入された電荷蓄積窒化膜１０８下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「０」と「１」、つまり電子１１６の注入の有無が判別される。
【０００６】
また上記判別は、ＭＯＳ−ＦＥＴの横方向電界がソース側Ｎ＋拡散層１０４Ｓ近傍に比べてドレイン側Ｎ＋拡散層１０４Ｄ近傍で強く、ＭＯＳ−ＦＥＴのソース−ドレイン間電流量がソース側抵抗に支配されることを利用している。
【０００７】
電子注入時の課題として、各種ディスターブ特性を満足しなければならない。
例えば、ドレインディスターブとは、書込み選択セル１２０とは別のセル（書込み非選択セル１２２）においてドレイン電圧を与えた時に書込みが行われてしまう現象である（図１２（Ａ）参照）。
耐性を満足するためには、図１２（Ｂ）に示すように、（１）Ｖｇ＝０Ｖ時において書込み時ドレイン側Ｎ＋拡散層１０４Ｄに印加される電圧にて、ソース−ドレイン間でリーク電流が流れてしまう現象（以下、適宜「パンチスルー」と称する）の抑制が必要である。また、（２）Ｐ型半導体基板１０２とＮ＋拡散層１０４Ｓ、１０４Ｄの接合リークの抑制が必要とされる。
（１）パンチスルーの抑制は、例えば、ゲート長を長くするなどソース−ドレイン間の距離を取る方法、トランジスタのＰ型半導体基板の濃度を濃くする方法等によって実現される。（２）Ｐ型半導体基板１０２とＮ＋拡散層１０４Ｓ、１０４Ｄの接合リークを抑制するには、Ｐ型半導体基板１０２とＮ＋拡散層１０４Ｓ、１０４Ｄを薄くすることによって実現できる。
【特許文献１】特開２００１−２５７３５７号公報
【特許文献２】特開２００４−１７２５５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のような電荷蓄積層を有する半導体不揮発性メモリの微細化が進むと、ゲート寸法が縮小されゲート長を長く確保できなくなる。これに対して、Ｐ型半導体基板の濃度を濃くした場合には、Ｐ型半導体基板とＮ＋拡散層の接合リークが増加する欠点がある。またＰ型半導体基板を薄くした場合には、パンチスルー耐性を確保できなくなり、ドレインディスターブ耐性を満足できなくなるという課題があった。
【０００９】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。即ち、本発明の目的は、ドレインディスターブ特性が満足できる半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明者は鋭意検討した結果、下記の半導体記憶装置を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【００１１】
即ち、請求項１に記載の半導体記憶装置は、溝を有するＰ型半導体基板と、前記Ｐ型半導体基板の溝を有しない部分の表面に形成されたＮ＋拡散層と、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜がこの順に形成され、前記溝の側壁部および底部並びに前記Ｎ＋拡散層の表面を覆うゲート膜と、前記ゲート膜のＰ型半導体基板方向とは反対側の表面に形成されると共に、前記溝を埋め込むように形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、を備えることを特徴とする。
【００１２】
請求項１に記載の半導体記憶装置によると、ゲート膜はＮ＋拡散層の表面（図２においては上側表面Ｇ１および側面Ｇ２）並びにＰ型半導体基板の溝における側壁部および底部（図２においては側壁部Ｇ３および底部Ｇ４）を覆うように形成されている。ゲート膜中の電荷蓄積窒化膜への電子の注入は、Ｎ＋拡散層の近傍（図２においてはＮ＋拡散層の側面Ｇ２付近）にて生じる。上記ゲート膜が形成されていることでゲート長が長く設定され、Ｐ型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制される。また、Ｐ型半導体基板の濃度を濃くする必要がないことから、Ｐ型半導体基板とＮ＋拡散層との間で生じる接合リークが抑制される。
【００１３】
請求項２に記載の半導体記憶装置の製造方法は、Ｐ型半導体基板にパターニングによって溝を形成する溝形成工程と、前記Ｐ型半導体基板の溝を有しない部分の表面にＮ＋拡散層を形成するＮ＋拡散層形成工程と、前記溝の側壁部および底部並びに前記Ｎ＋拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成するゲート膜形成工程と、前記ゲート膜のＰ型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにしてゲート電極を形成するゲート電極形成工程と、を経ることを特徴とする。
【００１４】
請求項２に記載の半導体記憶装置の製造方法によると、Ｐ型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、Ｐ型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またＰ型半導体基板の濃度を濃くする必要がないことからＰ型半導体基板とＮ＋拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。
【発明の効果】
【００１５】
本発明によれば、ドレインディスターブ特性が満足できる半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下に、本発明の半導体記憶装置、およびその製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
【００１７】
＜半導体記憶装置＞
本発明の半導体記憶装置を図１（Ａ）および図１（Ｂ）に示す。尚、図１（Ａ）は、本発明の半導体記憶装置の平面図であり、図１（Ｂ）は図１（Ａ）における（Ｘ−Ｘ’部）の断面図である。
本発明の半導体記憶装置は、溝２４を有するＰ型半導体基板２と、前記Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたソース側Ｎ＋拡散層４Ｓおよびドレイン側Ｎ＋拡散層４Ｄと、ボトム酸化膜６、電荷蓄積窒化膜８およびトップ酸化膜１０がこの順に形成され、前記溝２４の側壁部および底部並びに前記Ｎ＋拡散層４Ｓ、４Ｄの表面を覆うゲート膜１２と、前記ゲート膜１２のＰ型半導体基板２方向とは反対側の表面に形成されると共に、前記溝２４を埋め込むように形成され、かつ前記溝２４が連続する方向（図１（Ａ）における上下方向）において格子状に形成されたゲート電極１４と、を備えることを特徴とする。Ｐ型半導体基板２の溝２４における側壁部と底部とでチャネル領域が形成され、またソース側Ｎ＋拡散層４Ｓおよびドレイン側Ｎ＋拡散層４Ｄでトランジスタが形成されている。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
【００１８】
図１に示す構造は、１トランジスタで２ビットの記憶が可能な不揮発性メモリである。
図２に示す通り、ゲート膜１２としてボトム酸化膜６、電荷蓄積窒化膜８およびトップ酸化膜１０を含む積層構造（ＯＮＯ膜：Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）を有し、該ＯＮＯ膜の電荷蓄積窒化膜８のソース側Ｎ＋拡散層４Ｓおよびドレイン側Ｎ＋拡散層４Ｄの近傍（図２におけるＮ＋拡散層側面近傍Ｇ２）にそれぞれ電子１６が注入・捕獲される。具体的に、電荷蓄積窒化膜８への電子１６注入は
１．ソース側Ｎ＋拡散層４Ｓ、Ｐ型半導体基板２をグランド（ＧＮＤ）に接続し、一方ゲート電極１４とドレイン側Ｎ＋拡散層４Ｄに正電圧を印加する。
２．ソース側Ｎ＋拡散層４Ｓとドレイン側Ｎ＋拡散層４Ｄとの間に形成されるチャネル領域を走ってきた電子１６が、ドレイン側Ｎ＋拡散層４Ｄ近傍の横方向の強い電界により、高エネルギー状態（ホットエレクトロン）になる。
３．ゲート電極１４付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜８のＮ＋拡散層側面近傍Ｇ２に電子１６が注入される。
【００１９】
この電荷蓄積窒化膜８のゲート電極１４近傍への電子１６注入により、電子注入状態を「１」、電子未注入状態を「０」としデータを区別する。「０」と「１」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜８に隣接されるソース側Ｎ＋拡散層４Ｓ（ＧＮＤ）とドレイン側Ｎ＋拡散層４Ｄ（正電圧）およびゲート電極１４で正電圧印加を行うことで判別される。電子１６が注入された電荷蓄積窒化膜８は電界効果により、その直下のチャネル領域の閾値は高くなる。
ソース側Ｎ＋拡散層４Ｓ側に電子１６が存在する場合、ゲート電極１４による電界は電荷蓄積膜８にて終端し、電子１６の存在は直下のチャネル領域に寄与する。一方、ドレイン側Ｎ＋拡散層４Ｄ側に電子１６が存在する場合、ドレイン電界により高電子密度のチャネルが伸び、電子１６の存在はチャネル領域に寄与しない。このため、電子１６が注入された電荷蓄積窒化膜８下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「０」と「１」、つまり電子１６の注入の有無が判別される。
【００２０】
ここで、本発明の半導体記憶装置において、ゲート膜１２はＮ＋拡散層４Ｓ、４Ｄの表面（図２における上側表面Ｇ１および側面Ｇ２）並びにＰ型半導体基板２の溝２４における側壁部Ｇ３および底部Ｇ４を覆うように形成されている。ゲート膜１２中の電荷蓄積窒化膜８への電子１６の注入は、Ｎ＋拡散層４Ｓ、４Ｄの近傍（Ｎ＋拡散層４Ｓ、４Ｄの側面Ｇ２付近）にて生じる。上記ゲート膜１２が形成されていることでゲート長が長く設定され、Ｐ型半導体基板２中の濃度を濃くせずとも、パンチスルーが抑制される。また、Ｐ型半導体基板２の濃度を濃くする必要がないことから、Ｐ型半導体基板２とＮ＋拡散層４Ｓ、４Ｄとの間で生じる接合リークが抑制される。
【００２１】
なお、本実施形態では、単一素子（半導体不揮発性記憶装置）の形態について説明したが、これに限らず、通常、アレイ化して適応させることができる。
また、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【００２２】
＜半導体記憶装置の製造方法＞
本発明の半導体記憶装置の製造方法は、Ｐ型半導体基板にパターニングによって溝を形成する＜１＞溝形成工程と、前記Ｐ型半導体基板の溝を有しない部分の表面にＮ＋拡散層を形成する＜２＞Ｎ＋拡散層形成工程と、前記溝の側壁部および底部並びに前記Ｎ＋拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成する＜３＞ゲート膜形成工程と、前記ゲート膜のＰ型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成する＜４＞ゲート電極形成工程と、を経ることを特徴とする。
以下に、各工程の説明を、図３〜図９に基づいて説明する。
【００２３】
＜１＞溝形成工程
本発明の半導体記憶装置の製造方法は、図３（Ａ）および図３（Ｂ）に示すように、Ｐ型半導体基板にパターニングによって溝を形成する溝形成工程を含む。尚、図３（Ａ）は、本発明の半導体記憶装置の製造方法における溝形成工程を示す平面図であり、図３（Ｂ）は図３（Ａ）における（Ｘ−Ｘ’部）の断面図である。
まず、Ｐ型半導体基板２としては、例えば、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板）やＳｉ基板等を用いることができる。
【００２４】
溝２４を形成するためのパターニングの方法としては、フォトエッチング等の公知の技術を用いることができる。
具体的には、まずＰ型半導体基板２表面に、マスクとして酸化膜３２および窒化膜３４を積層する。次いでフォトエッチング操作を施すことによってマスクが形成されていない部分に溝２４が形成される。
【００２５】
上記酸化膜３２としては、例えば熱酸化膜、およびＣＶＤ酸化膜等を用いることができ、また窒化膜３４としては、ＣＶＤ窒化膜等を用いることができる。
【００２６】
尚、形成された溝２４には、結晶性回復、その後の酸化膜埋込時の不純物の進入、およびプラズマダメージ軽減との観点から、溝２４の側壁部および底部に犠牲酸化処理を施すことが好ましい。該犠牲酸化処理の方法としては、熱酸化が挙げられる。
【００２７】
また、トランジスタの閾値電圧Ｖｔを決める観点から、Ｐ型インプラ処理を施して不純物を注入することが好ましい。Ｐ型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばＢ＋、ＢＦ２＋等が挙げられる。
【００２８】
＜２＞Ｎ＋拡散層形成工程
本発明の半導体記憶装置の製造方法は、図４〜図６に示すように、前記Ｐ型半導体基板の溝を有しない部分の表面にＮ＋拡散層を形成するＮ＋拡散層形成工程を含む。
【００２９】
図４（Ａ）は、本発明の半導体記憶装置の製造方法において溝２４を酸化膜３６で埋め込む際の状態を示す平面図であり、図４（Ｂ）は図４（Ａ）における（Ｘ−Ｘ’部）の断面図である。
前記溝形成工程によって溝２４が形成されたＰ型半導体基板２においては、図４（Ａ）および図４（Ｂ）に示されるとおり、形成された溝２４を酸化膜３６で埋め込み、更に該酸化膜３６をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ／化学機械研磨法）等の公知の方法によって平坦化処理を施す。
上記酸化膜３６としては、例えばＣＶＤ酸化膜等を用いることができる。
【００３０】
図５（Ａ）は、本発明の半導体記憶装置の製造方法において窒化膜３４を除去する際の状態を示す平面図であり、図５（Ｂ）は図５（Ａ）における（Ｘ−Ｘ’部）の断面図である。
溝２４に酸化膜３６が形成されたＰ型半導体基板２においては、図５（Ａ）および図５（Ｂ）に示されるとおり、窒化膜３４を除去する。
上記窒化膜３４を除去する方法としては、例えば熱リン酸などによるＷｅｔエッチング、およびドライエッチング等を用いることができる。
【００３１】
図６（Ａ）は、本発明の半導体記憶装置の製造方法においてＮ＋拡散層４Ｓ、４Ｄを形成する際の状態を示す平面図であり、図６（Ｂ）は図６（Ａ）における（Ｘ−Ｘ’部）の断面図である。
窒化膜３４が除去されたＰ型半導体基板２においては、図６（Ａ）および図６（Ｂ）に示されるとおり、Ｎ型インプラ処理を施して不純物を注入することによりＮ＋拡散層４Ｓ、４Ｄを形成する。Ｎ型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばＰ＋，Ａｓ＋等が挙げられる。
【００３２】
次いで、表面に形成されている酸化膜３２および酸化膜３６を除去する。
上記酸化膜３２および３６を除去する方法としては、例えばフッ酸によるＷｅｔエッチング、およびドライエッチング等を用いることができる。
【００３３】
＜３＞ゲート膜形成工程
本発明の半導体記憶装置の製造方法は、図７に示すように、前記溝の側壁部および底部並びに前記Ｎ＋拡散層の表面を覆うよう、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜をこの順に形成してゲート膜を形成するゲート膜形成工程を含む。
図７（Ａ）は、本発明の半導体記憶装置の製造方法においてゲート膜形成工程を示す平面図であり、図７（Ｂ）は図７（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【００３４】
ゲート膜１２は、公知の技術により、まず、例えばＳｉＯ２からなるボトム酸化膜６を形成し、ボトム酸化膜６の表面上に例えばＳｉＮからなる電荷蓄積窒化膜８を形成した後、電荷蓄積窒化膜８の表面上に例えばＳｉＯ２からなるトップ酸化膜１０形成することで、積層構造（ＯＮＯ：Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）として得られる。
ゲート膜１２の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、ボトム酸化膜６の膜厚を０．００６５μｍ以上とし、トップ酸化膜１０を０．００６５μｍ以上とすることが好ましい。
また、ボトム酸化膜６は公知の酸化技術により膜を形成し、電荷蓄積窒化膜８はＣＤＶにより膜を形成し、トップ酸化膜１０は酸化、もしくはＣＤＶにより形成することができる。
【００３５】
＜４＞ゲート電極形成工程
本発明の半導体記憶装置の製造方法は、図８〜図９に示すように、前記ゲート膜のＰ型半導体基板方向とは反対側の表面に、前記溝を埋め込み、且つ前記溝が連続する方向に格子状となるようにゲート電極を形成するゲート電極形成工程を含む。
【００３６】
図８（Ａ）は、本発明の半導体記憶装置の製造方法において、全面にゲート電極１４（ゲート電極用材料からなる層）を形成する際の状態を示す平面図であり、図８（Ｂ）は図８（Ａ）における（Ｘ−Ｘ’部）の断面図である。
ゲート膜１２が形成されたＰ型半導体基板２には、全面にわたってゲート電極用材料からなる層が形成される。前記ゲート電極用材料としては、ポリシリコン、ポリサイド、（ＷＳｉ／Ｐｏｌｙ−Ｓｉ）等が挙げられる。
ゲート電極用材料からなる層はＣＤＶにより形成することができる。
【００３７】
図９（Ａ）は、本発明の半導体記憶装置の製造方法において、ゲート電極用材料からなる層をパターニングしてゲート電極を形成する際の状態を示す平面図であり、図９（Ｂ）は図９（Ａ）における（Ｘ−Ｘ’部）の断面図を、図９（Ｃ）は図９（Ａ）における（Ｙ−Ｙ’部）の断面図を表す。
【００３８】
上記のようにして形成されたゲート電極用材料をパターニングすることによってゲート電極１４が形成される。
まず、ゲート電極用材料からなる層の表面にマスク材（不図示）を形成する。ゲート電極１４は、公知のフォトエッチング等の方法でパターニングすることにより形成される。
【００３９】
このような工程を経て製造された半導体記憶装置は、Ｐ型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、Ｐ型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またＰ型半導体基板の濃度を濃くする必要がないことからＰ型半導体基板とＮ＋拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。
【図面の簡単な説明】
【００４０】
【図１】（Ａ）は、本発明の実施形態における半導体記憶装置の平面図であり、（Ｂ）は、（Ａ）におけるＸ−Ｘ’断面図である。
【図２】本発明の実施形態における半導体記憶装置の電荷蓄積窒化膜に電子が注入された状態を示す断面図である。
【図３】（Ａ）は、本発明の実施形態における半導体装置の製造方法における溝形成工程を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図４】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において溝を酸化膜で埋め込む際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図５】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において窒化膜を除去する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図６】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法においてＮ＋拡散層を形成する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図７】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法においてゲート膜形成工程を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図８】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、全面にゲート電極用材料からなる層を形成する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図９】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、ゲート電極用材料からなる層をパターニングしてゲート電極を形成する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図を、（Ｃ）は、（Ａ）における（Ｙ−Ｙ’部）の断面図を表す。
【図１０】（Ａ）は、従来における半導体記憶装置の平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面構造である。
【図１１】（Ａ），（Ｂ）および（Ｃ）は、従来における半導体記憶装置において、電荷蓄積窒化膜における電子の注入の有無を判別して「０」と「１」とのデータの読み取りを行う方法を説明する断面図である。
【図１２】（Ａ）は、パンチスルーおよびＰ型半導体基板とＮ＋拡散層の接合リークの欠点を説明する平面図であり、（Ｂ）は、（Ａ）におけるの断面図である。
【符号の説明】
【００４１】
２，１０２    Ｐ型半導体基板
４Ｓ，４Ｄ，１０４Ｓ，１０４Ｄ  Ｎ＋拡散層
６，１０６    ボトム酸化膜
８，１０８    電荷蓄積窒化膜
１０，１１０  トップ酸化膜
１２，１１２  ゲート膜
１４，１１４  ゲート電極
１６，１１６  電子
２４  溝
３２  酸化膜
３４  窒化膜
３６  酸化膜
１１８Ａ  高電子密度のチャネル
１１８Ｂ  低電子密度のチャネル
１２０  書込み選択セル
１２２  書込み非選択セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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