(57)【要約】【課題】フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を向上させる。【解決手段】第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とについて、ドレイン電流の値に応じてフィンの数を増加させるが、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、一対のソース・ドレイン領域に接続させるコンタクトを同一の数にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電流値のドレイン電流が流れる第１のフィン型電界効果トランジスタと、前記第１の電流値よりも大きな第２の電流値のドレイン電流が流れる第２のフィン型電界効果トランジスタとが、基板の面に形成されている半導体装置であって、
前記第１のフィン型電界効果トランジスタは、
第１のチャネル領域が設けられた第１のフィンと、
前記第１のチャネル領域を挟むように設けられた一対の第１のソース・ドレイン領域と
を有し、当該一対の第１のソース・ドレイン領域のそれぞれに第１のコンタクトが接続されており、
前記第２のフィン型電界効果トランジスタは、
第２のチャネル領域が設けられ、前記第１のフィンと同一条件で形成されている第２のフィンと、
前記第２のチャネル領域を挟むように設けられ、前記第１のソース・ドレイン領域と同一条件で形成されている一対の第２のソース・ドレイン領域と
を有し、当該一対の第２のソース・ドレイン領域のそれぞれに第２のコンタクトが接続されており、
前記第１のフィンと前記第２のフィンとのそれぞれは、前記第２のフィンの数が前記第１のフィンの数よりも多く設けられており、
前記第１のコンタクトと前記第２のコンタクトとのそれぞれは、前記一対の第１のソース・ドレイン領域と前記一対の第２のソース・ドレイン領域とのそれぞれにおいて、互いの数が同じであって、互いに同一条件で形成されていることを特徴とする
半導体装置。
【請求項２】
前記第２のフィンの数と前記第１のフィンの数との割合が、前記第２の電流値と前記第１の電流値との割合に対応するように、前記第２のフィンと前記第１のフィンとが設けられている、
請求項１に記載の半導体装置。
【請求項３】
前記一対の第２のソース・ドレイン領域のそれぞれに設けられている前記第２のコンタクトの数が、前記第２のフィンの数以上になるように、前記第２のコンタクトが複数設けられている、
請求項２に記載の半導体装置。
【請求項４】
前記第２のフィン型電界効果トランジスタは、当該半導体装置に設けられたフィン型電界効果トランジスタにおいてフィンが最も多く設けられたフィン型電界効果トランジスタである、
請求項３に記載の半導体装置。
【請求項５】
前記第１のフィンと前記第２のフィンとのそれぞれは、前記基板の面において第１方向に延在するように形成されており、
前記第１のコンタクトと前記第２のコンタクトとのそれぞれは、前記基板の面にて前記第１方向に直交する第２方向に並んで配置されている、
請求項４に記載の半導体装置。
【請求項６】
前記第１のコンタクトと前記第２のコンタクトとのそれぞれは、前記基板の面にて前記第１方向と前記第２方向とにマトリクス状に並んで配置されている、
請求項５に記載の半導体装置。
【請求項７】
前記第１のコンタクトと前記第２のコンタクトとのそれぞれは、前記一対の第１のソース・ドレイン領域における寄生抵抗の値と前記一対の第２のソース・ドレイン領域における寄生抵抗の値とのそれぞれに応じて、互いの間隔が異なるように、配置されている、
請求項６に記載の半導体装置。
【請求項８】
第１のチャネル領域が設けられる第１のフィンにおいて当該第１のチャネル領域を挟むように一対の第１のソース・ドレイン領域が形成され、第１の電流値のドレイン電流が流れる第１のフィン型電界効果トランジスタと、第２のチャネル領域が設けられる第２のフィンにおいて当該第２のチャネル領域を挟むように一対の第２のソース・ドレイン領域が形成され、前記第１の電流値よりも大きな第２の電流値のドレイン電流が流れる第２のフィン型電界効果トランジスタとのそれぞれを、基板の面に形成する第１工程と、
前記一対の第１のソース・ドレイン領域のそれぞれに第１のコンタクトを形成すると共に、前記一対の第２のソース・ドレイン領域のそれぞれに第２のコンタクトを形成する第２工程と
を有する半導体装置の製造方法であって、
前記第１工程においては、前記第１のフィンと前記第２のフィンとのそれぞれを、同一条件であって、前記第２のフィンの数が前記第１のフィンの数よりも多くなるように形成する共に、前記一対の第１のソース・ドレイン領域と前記一対の第２のソース・ドレイン領域とを同一条件で形成し、
前記第２工程においては、前記一対の第１のソース・ドレイン領域と前記一対の第２のソース・ドレイン領域とのそれぞれにおいて、前記第１のコンタクトと前記第２のコンタクトとが、互いに同一条件であって、前記第１のコンタクトと前記第２のコンタクトと数が互いに同じになるように形成することを特徴とする、
半導体装置の製造方法。
【請求項９】
前記第１工程は、
半導体層をリソグラフィによってパターン加工することによって、前記第１のフィンと前記第２のフィンとを、前記基板の面において第１の方向に延在するように形成する半導体層パターニング工程
を有し、
前記第２工程においては、前記第１のコンタクトと前記第２のコンタクトとのそれぞれを、前記基板の面において、前記第１方向に直交する第２方向に並ぶように形成し、
前記第１工程の前記半導体層パターニング工程においては、前記半導体層を前記第１のフィンと前記第２のフィンとのそれぞれにパターン加工する際に、前記基板の面において第１の方向に延在するダミーフィンが、前記第１のフィンと前記第２のフィンとのそれぞれから前記第２方向において間隔を隔てて並ぶように、前記半導体層を前記ダミーフィンへパターン加工する、
請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、その製造方法に関する。特に、本発明は、第１の電流値のドレイン電流が流れる第１のフィン型電界効果トランジスタと、前記第１の電流値よりも大きな第２の電流値のドレイン電流が流れる第２のフィン型電界効果トランジスタとが、少なくとも基板の面に形成されている半導体装置、および、その半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が半導体素子として形成されている。
【０００３】
半導体装置においては、高集積化をするために、ＦＥＴなどの半導体素子の微細化が要求されている。
【０００４】
ＦＥＴにおいては、微細化のために、ゲート長が短縮化されてきているが、短チャネル効果によるパンチスルー現象の発生によって、ドレイン電流のカットオフ特性が悪化するなど、特性の劣化が生ずる場合がある。
【０００５】
このため、上記の不具合の発生を抑制するために、フィン型電界効果トランジスタ（ｆｉｎＦＥＴ）が提案されている（たとえば、特許文献１，２参照）。
【０００６】
ｆｉｎＦＥＴは、具体的には、チャネル領域が設けられた板状のフィンが基板の面から突出するように形成されていると共に、そのフィンのチャネル領域の側面の両者を挟んで覆うようにゲート電極が形成されている。このため、ｆｉｎＦＥＴは、短チャネル効果によるパンチスルー現象の発生を抑制し、ドレイン電流のカットオフ特性を向上させることができる。
【０００７】
そして、ｆｉｎＦＥＴは、上記のメリットの他に、ゲート電極に対するフィンの本数を増加させることが容易に可能であるので、ドレイン電流を増加させるメリットを有する。
【０００８】
【特許文献１】特開２００６−３１０８４７号公報（図５など）
【特許文献２】特開２００６−２３７３７６号公報（図１など）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１２は、複数の異なる電流値のドレイン電流が流れる複数のｆｉｎＦＥＴを備えた半導体装置を示す図である。
【００１０】
図１２に示すように、半導体装置５００は、たとえば、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とが、基板（図示なし）のｘｙ面に形成されている。
【００１１】
半導体装置５００において、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれは、互いに異なる電流値のドレイン電流が流れるように形成されている。
【００１２】
具体的には、半導体装置５００において、第１のｆｉｎＦＥＴ１００は、図１２に示すように、チャネル領域Ｃ１１が設けられたフィンＦ１１と、そのフィンＦ１１のチャネル領域Ｃ１１を挟むように設けられた一対のソース・ドレイン領域Ｓ１，Ｄ１と、チャネル領域Ｃ１１においてフィンＦ１１に交差するように設けられたゲート電極Ｇ１と有する。
【００１３】
この第１のｆｉｎＦＥＴ１００は、第１の電流値Ａ１のドレイン電流が流れるように、たとえば、１枚のフィンＦ１１が設けられている。ここでは、１枚のフィンＦ１１が、ｘｙ面において、ｙ方向へライン状に延在するように設けられている。たとえば、シリコン半導体によって、このフィンＦ１１が形成される。
【００１４】
そして、第１のｆｉｎＦＥＴ１００においては、ゲート電極Ｇ１が、その１枚のフィンＦ１１に交差するように設けられている。ここでは、ゲート電極Ｇ１が、基板のｘｙ面において、ｘ方向に延在するように設けられており、一方の端部には、コンタクトＧＣ１が設けられている。
【００１５】
そして、第１のｆｉｎＦＥＴ１００においては、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれが、フィンＦ１の両端に設けられている。
【００１６】
そして、第１のｆｉｎＦＥＴ１００においては、その一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに、コンタクトＳＣ１１，ＤＣ１１が接続されている。ここでは、１枚のフィンＦ１に対応するように、コンタクトＳＣ１１，ＤＣ１１が、一つずつ、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに設けられている。
【００１７】
半導体装置５００において、第２のｆｉｎＦＥＴ２００は、図１２に示すように、チャネル領域Ｃ２１，Ｃ２２が設けられたフィンＦ２１，Ｆ２２と、そのフィンＦ２１，Ｆ２２のチャネル領域Ｃ２１，Ｃ２２を挟むように設けられた一対のソース・ドレイン領域Ｓ２，Ｄ２と、そのチャネル領域Ｃ２１、Ｃ２２においてフィンＦ２１，Ｆ２２に交差するように設けられたゲート電極Ｇ２とを有する。
【００１８】
この第２のｆｉｎＦＥＴ２００は、第１の電流値Ａ１の２倍である第２の電流値Ａ２（Ａ２＝Ａ１＊２）のドレイン電流が流れるように、たとえば、２枚のフィンＦ２１，Ｆ２２が設けられている。ここでは、その２枚のフィンＦ２１，Ｆ２２のそれぞれは、第１のｆｉｎＦＥＴ１００において設けられたフィンＦ１１と同様に形成されており、基板のｘｙ面においてｙ方向に延在するように設けられている。この２枚のフィンＦ２１，Ｆ２２は、互いに平行であって間隔を隔てており、ｘ方向に並ぶように設けられている。
【００１９】
そして、第２のｆｉｎＦＥＴ２００においては、ゲート電極Ｇ２が、その２枚のフィンＦ２１，Ｆ２２に交差するように設けられている。ここでは、ゲート電極Ｇ２は、第１のｆｉｎＦＥＴ１００において設けられたゲート電極Ｇ１と同様に形成されており、基板のｘｙ面においてｘ方向に延在するように設けられており、一方の端部には、コンタクトＧＣ２が設けられている。
【００２０】
そして、第２のｆｉｎＦＥＴ２００においては、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれが、その２枚のフィンＦ２１，Ｆ２２の両端に設けられている。ここでは、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれは、基板のｘｙ面において、ゲート電極Ｇ２を介して、ｘ方向に延在しており、第１のｆｉｎＦＥＴ１００において設けられた一対のソース・ドレイン領域Ｓ１，Ｄ１よりもｘ方向において長くなるように形成されている。
【００２１】
そして、第２のｆｉｎＦＥＴ２００においては、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれに、コンタクトＳＣ２１，ＳＣ２２，ＤＣ２１，ＤＣ２２が接続されている。ここでは、２枚のフィンＦ２１，Ｆ２２に対応するように、コンタクトＳＣ２１，ＳＣ２２，ＤＣ２１，ＤＣ２２が、二つずつ、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれに設けられている。この一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれに２つずつ設けられたコンタクトＳＣ２１，ＳＣ２２，ＤＣ２１，ＤＣ２２は、互いに同一形状であって、間隔を隔てており、ｘ方向において並んで設けられている。そして、この合計で４つのコンタクトＳＣ２１，ＳＣ２２，ＤＣ２１，ＤＣ２２のそれぞれは、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＳＣ１１，ＤＣ１１と同様に形成されている。
【００２２】
半導体装置５００において、第３のｆｉｎＦＥＴ３００は、図１２に示すように、チャネル領域Ｃ３１，Ｃ３２，Ｃ３３が設けられたフィンＦ３１，Ｆ３２，Ｆ３３と、そのフィンＦ３１，Ｆ３２，Ｆ３３のチャネル領域Ｃ３１，Ｃ３２，Ｃ３３を挟むように設けられた一対のソース・ドレイン領域Ｓ３，Ｄ３と、そのチャネル領域Ｃ３１，Ｃ３２，Ｃ３３においてフィンＦ３１，Ｆ３２，Ｆ３３に交差するように設けられたゲート電極Ｇ３とを有する。
【００２３】
この第３のｆｉｎＦＥＴ３００は、第１の電流値Ａ１の３倍である第３の電流値Ａ３（Ａ３＝Ａ１＊３）のドレイン電流が流れるように、たとえば、３枚のフィンＦ３１，Ｆ３２，Ｆ３３が設けられている。ここでは、その３枚のフィンＦ３１，Ｆ３２，Ｆ３３のそれぞれは、第１のｆｉｎＦＥＴ１００において設けられたフィンＦ１１と同様に形成されており、基板のｘｙ面においてｙ方向に延在するように設けられている。この３枚のフィンＦ３１，Ｆ３２，Ｆ３３は、互いに平行であって、間隔を隔てており、ｘ方向において等間隔になるように並んで設けられている。
【００２４】
そして、第３のｆｉｎＦＥＴ３００においては、ゲート電極Ｇ３が、その３枚のフィンＦ３１，Ｆ３２，Ｆ３３に交差するように設けられている。ここでは、ゲート電極Ｇ３は、第１のｆｉｎＦＥＴ１００において設けられたゲート電極Ｇ３と同様に形成されており、基板のｘｙ面においてｘ方向に延在するように設けられている。
【００２５】
そして、第３のｆｉｎＦＥＴ３００においては、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれが、その３枚のフィンＦ３１，Ｆ３２，Ｆ３３の両端に設けられている。ここでは、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれは、基板のｘｙ面において、ゲート電極Ｇ３を介して、ｘ方向に延在しており、第２のｆｉｎＦＥＴ２００において設けられた一対のソース・ドレイン領域Ｓ２，Ｄ２よりもｘ方向において長くなるように形成されている。
【００２６】
そして、第３のｆｉｎＦＥＴ３００においては、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれに、コンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３が接続されている。ここでは、３枚のフィンＦ３１，Ｆ３２に対応するように、コンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３が、三つずつ、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれに設けられている。この一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれに３つずつ設けられたコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３は、互いに同一形状であって、間隔を隔てており、ｘ方向において等間隔になるように並んで設けられている。そして、この合計で６つのコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３のそれぞれは、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＳＣ１，ＤＣ１と同様に形成されている。
【００２７】
上記のように、半導体装置５００においては、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれは、ドレイン電流の値に応じてフィンの数が増加されている。
【００２８】
そして、これに伴って、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいては、一対のソース・ドレイン領域に接続させるコンタクトの数についても、増加されている。
【００２９】
このため、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００との間においては、コンタクトの数の違いに起因する寄生抵抗が生ずる。
【００３０】
図１３は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とを示す回路図である。
【００３１】
このため、図１３に示すように、第１のｆｉｎＦＥＴ１００における寄生抵抗Ｒ１１，Ｒ１２と、第２のｆｉｎＦＥＴ２００における寄生抵抗Ｒ２１，Ｒ２２と、第３のｆｉｎＦＥＴ３００における寄生抵抗Ｒ３１，Ｒ３２とのそれぞれは、互いに異なる値となる。
【００３２】
よって、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおけるドレイン電流の値に誤差が生じ、高精度な電流比を得ることが困難な場合がある。
【００３３】
このように、フィンの数が互いに異なる複数のｆｉｎＦＥＴのそれぞれにおいて、フィンの数に応じた電流比で電流を流す場合には、その電流比の精度が低下する場合がある。
【００３４】
したがって、本発明は、フィンの数に応じた電流比で電流を流す場合において、その電流比の精度を向上可能な半導体装置、および、その製造方法を提供する。
【課題を解決するための手段】
【００３５】
本発明は、第１の電流値のドレイン電流が流れる第１のフィン型電界効果トランジスタと、前記第１の電流値よりも大きな第２の電流値のドレイン電流が流れる第２のフィン型電界効果トランジスタとが、基板の面に形成されている半導体装置であって、前記第１のフィン型電界効果トランジスタは、第１のチャネル領域が設けられた第１のフィンと、前記第１のチャネル領域を挟むように設けられた一対の第１のソース・ドレイン領域とを有し、当該一対の第１のソース・ドレイン領域のそれぞれに第１のコンタクトが接続されており、前記第２のフィン型電界効果トランジスタは、第２のチャネル領域が設けられ、前記第１のフィンと同一条件で形成されている第２のフィンと、前記第２のチャネル領域を挟むように設けられ、前記第１のソース・ドレイン領域と同一条件で形成されている一対の第２のソース・ドレイン領域とを有し、当該一対の第２のソース・ドレイン領域のそれぞれに第２のコンタクトが接続されており、前記第１のフィンと前記第２のフィンとのそれぞれは、前記第２のフィンの数が前記第１のフィンの数よりも多く設けられており、前記第１のコンタクトと前記第２のコンタクトとのそれぞれは、前記一対の第１のソース・ドレイン領域と前記一対の第２のソース・ドレイン領域とのそれぞれにおいて、互いの数が同じであって、互いに同一条件で形成されていることを特徴とする。
【００３６】
本発明は、第１のチャネル領域が設けられる第１のフィンにおいて当該第１のチャネル領域を挟むように一対の第１のソース・ドレイン領域が形成され、第１の電流値のドレイン電流が流れる第１のフィン型電界効果トランジスタと、第２のチャネル領域が設けられる第２のフィンにおいて当該第２のチャネル領域を挟むように一対の第２のソース・ドレイン領域が形成され、前記第１の電流値よりも大きな第２の電流値のドレイン電流が流れる第２のフィン型電界効果トランジスタとのそれぞれを、基板の面に形成する第１工程と、前記一対の第１のソース・ドレイン領域のそれぞれに第１のコンタクトを形成すると共に、前記一対の第２のソース・ドレイン領域のそれぞれに第２のコンタクトを形成する第２工程とを有する半導体装置の製造方法であって、前記第１工程においては、前記第１のフィンと前記第２のフィンとのそれぞれを、同一条件であって、前記第２のフィンの数が前記第１のフィンの数よりも多くなるように形成する共に、前記一対の第１のソース・ドレイン領域と前記一対の第２のソース・ドレイン領域とを同一条件で形成し、前記第２工程においては、前記一対の第１のソース・ドレイン領域と前記一対の第２のソース・ドレイン領域とのそれぞれにおいて、前記第１のコンタクトと前記第２のコンタクトとが、互いに同一条件であって、前記第１のコンタクトと前記第２のコンタクトと数が互いに同じになるように形成することを特徴とする。
【００３７】
本発明においては、第１のフィン型電界効果トランジスタと第２のフィン型電界効果トランジスタとにおいて、一対のソース・ドレイン領域のそれぞれに形成するコンタクトを、同一条件で互いに同じ数になるように形成する。
【発明の効果】
【００３８】
本発明によれば、フィンの数に応じた電流比で電流を流す場合において、その電流比の精度を向上可能な半導体装置、および、その製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３９】
以下より、本発明の実施形態について説明する。
【００４０】
＜第１実施形態＞
（構成）
図１は、本発明の第１実施形態に係る半導体装置について、要部を示す平面図である。また、図２と図３は、本発明の第１実施形態に係る半導体装置について、要部を示す断面図である。
【００４１】
ここで、図２は、図１のＹ１−Ｙ２部分において紙面に垂直な面について示す断面図である。また、図３は、図１のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。
【００４２】
本実施形態の半導体装置５００は、図１に示すように、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とが、基板のｘｙ面に形成されており、たとえば、差動回路、ＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）の電流源、ソースフォロワなどのアナログ回路として構成されている。
【００４３】
半導体装置５００において、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれは、互いに異なる電流値のドレイン電流が流れるように形成されている。
【００４４】
具体的には、第１のｆｉｎＦＥＴ１００は、第１の電流値Ａ１のドレイン電流が流れるように形成されている。そして、第２のｆｉｎＦＥＴ２００は、第１の電流値Ａ１よりも大きな電流値であって、第１の電流値Ａ１の２倍である第２の電流値Ａ２（Ａ２＝Ａ１＊２）のドレイン電流が流れるように形成されている。そして、第３のｆｉｎＦＥＴ３００は、第１の電流値Ａ１よりも大きな電流値であって、第１の電流値Ａ１の３倍である第３の電流値Ａ３（Ａ３＝Ａ１＊３）のドレイン電流が流れるように形成されている。
【００４５】
第１のｆｉｎＦＥＴ１００について説明する。
【００４６】
半導体装置５００において、第１のｆｉｎＦＥＴ１００は、図１に示すように、チャネル領域Ｃ１１が設けられたフィンＦ１１と、そのフィンＦ１１のチャネル領域Ｃ１１を挟むように設けられた一対のソース・ドレイン領域Ｓ１，Ｄ１と、チャネル領域Ｃ１１においてフィンＦ１１に交差するように設けられたゲート電極Ｇ１と有し、たとえば、ＬＤＤ構造になるように形成されている。
【００４７】
この第１のｆｉｎＦＥＴ１００において、フィンＦ１１は、図１に示すように、１枚、設けられている。
【００４８】
ここでは、この１枚のフィンＦ１１は、図１に示すように、基板のｘｙ面において、ｙ方向へライン状に延在するように設けられている。本実施形態においては、フィンＦ１１は、一対のソース・ドレイン領域Ｓ１，Ｄ１と一体の層であって、たとえば、シリコン半導体によって形成されている。また、図２および図３に示すように、たとえば、シリコン半導体からなる基板１のｘｙ面に、たとえば、シリコン酸化膜からなる埋め込み酸化膜（ＢＯＸ）２が形成されており、このフィンＦ１１は、その埋め込み酸化膜２の表面において、垂直に突き出るように設けられている。
【００４９】
そして、このフィンＦ１１においては、図２および図３に示すように、チャネル領域Ｃ１１に対応する領域の表面に、ゲート絶縁膜Ｇｚが設けられている。ゲート絶縁膜Ｇｚは、たとえば、シリコン酸化膜として形成されている。
【００５０】
ここでは、ゲート絶縁膜Ｇｚは、図３に示すように、フィンＦ１１においてｙ方向に沿って延在する面であって、基板１のｘｙ面に垂直な両側面と、基板１のｘｙ面に平行な上面とを被覆するように、形成されている。そして、フィンＦ１１は、チャネル領域Ｃ１１から一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれへ向かうように延在する部分においては、不純物が拡散された拡散領域が設けられている。
【００５１】
第１のｆｉｎＦＥＴ１００において、ゲート電極Ｇ１は、図１に示すように、１枚のフィンＦ１１に交差するように設けられている。
【００５２】
ここでは、ゲート電極Ｇ１は、基板のｘｙ面において、ｘ方向に延在するように設けられている。
【００５３】
具体的には、ゲート電極Ｇ１は、図２に示すように、フィンＦ１１のチャネル領域Ｃ１１に対応するように形成されている。そして、図３に示すように、ゲート電極Ｇ１は、基板１のｘｙ面において、凸状に突出するように形成されている。また、ゲート電極Ｇ１は、フィンＦ１１においてｙ方向に沿って延在する面であって、基板１のｘｙ面に垂直な両側面と、基板１のｘｙ面に平行な上面とを、ゲート絶縁膜Ｇｚを介して被覆するように形成されている。
【００５４】
そして、このゲート電極Ｇ１においては、図３に示すように、シリサイド層ＳＳが、ゲート電極Ｇ１の表面を被覆するように形成されている。
【００５５】
また、ゲート電極Ｇ１においては、図１に示すように、ｘ方向における一端部に、コンタクトＧＣ１が形成されている。
【００５６】
ここでは、図３に示すように、コンタクトＧＣ１は、シリサイド層ＳＳを介して、下端部がゲート電極Ｇ１に電気的に接続されている。そして、コンタクトＧＣ１は、上端部がゲート配線ＧＨに接続されている。
【００５７】
本実施形態においては、図２および図３に示すように、フィンＦ１１と一対のソース・ドレイン領域Ｓ１，Ｄ１とゲート電極Ｇ１とを被覆するように、埋め込み酸化膜２の表面に層間絶縁膜１０が形成されており、コンタクトＧＣ１は、図３に示すように、ゲート電極Ｇ１を被覆するシリサイド層ＳＳの表面が露出するように、この層間絶縁膜１０に形成されたコンタクトホールへ、たとえば、アルミニウムなどの金属材料を埋め込むことで形成される。
【００５８】
また、このゲート電極Ｇ１においては、図２および図３に示すように、側面部にサイドウォールＳＷが形成されている。
【００５９】
第１のｆｉｎＦＥＴ１００において、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれは、図１に示すように、フィンＦ１１の両端に設けられている。この一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれは、基板のｘｙ面において、ゲート電極Ｇ１を介して、ｘ方向に沿って平行になるように延在している。
【００６０】
ここでは、図２に示すように、フィンＦ１１においては、ｙ方向に延在する部分にてチャネル領域Ｃ１１を挟む領域に、不純物が拡散された拡散領域が設けられており、この一対のソース・ドレイン領域Ｓ１，Ｄ１は、そのフィンＦ１１のｙ方向における両端部のそれぞれに設けられている。
【００６１】
そして、この一対のソース・ドレイン領域Ｓ１，Ｄ１においては、図２に示すように、シリサイド層ＳＳが表面を被覆するように形成されている。
【００６２】
そして、第１のｆｉｎＦＥＴ１００においては、図１に示すように、その一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに、コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３が設けられている。
【００６３】
ここでは、図１に示すように、コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３は、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれにおいて、３つずつ設けられている。
【００６４】
本実施形態においては、他の第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とにおける一対のソース・ドレイン領域のそれぞれにおいて設けられたコンタクトの数と同じ数になるように、コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３が設けられている。
【００６５】
具体的には、図１に示すように、他の第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とにおいては、一対のソース・ドレイン領域Ｓ２，Ｄ２，Ｓ３，Ｄ３のそれぞれにおいて、コンタクトが３つずつ設けられているため、第１のｆｉｎＦＥＴ１００においては、これらと同様に、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれにおいて、コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３を３つずつ設けられている。
【００６６】
この一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれにおいて、３つずつ設けられたコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３のそれぞれは、互いに同一形状であって、ｘ方向において間隔を隔てて並んでいる。ここでは、コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３のそれぞれは、ｘ方向における互いの間隔が等しくなるように、一定の距離ｄ１を隔てて、ｘ方向に並んでいる。
【００６７】
そして、図１に示すように、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれにてｘ方向に並ぶ複数のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３において、その中央に位置するコンタクトＳＣ１２，ＤＣ１２は、フィンＦ１１のｙ方向における両端のそれぞれに対応するように、設けられている。そして、この中央に位置するコンタクトＳＣ１２，ＤＣ１２は、図２に示すように、下端部が、シリサイド層ＳＳを介して、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに電気的に接続されている。そして、この中央に位置するコンタクトＳＣ１２，ＤＣ１２は、上端部が、入力配線ＳＨと出力配線ＯＨとのそれぞれに接続されている。
【００６８】
ここでは、図２に示すように、この中央に位置するコンタクトＳＣ１２，ＤＣ１２は、一対のソース・ドレイン領域Ｓ１，Ｄ１を被覆するシリサイド層ＳＳの表面が露出するように、層間絶縁膜１０に形成されたコンタクトホールへ、たとえば、アルミニウムなどの金属材料を埋め込むことで形成される。
【００６９】
なお、図示を省略しているが、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれにてｘ方向へ並ぶように設けた複数のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３において、ｘ方向の両端に位置するコンタクトＳＣ１１，ＳＣ１３，ＤＣ１１，ＤＣ１３についても、上記の中央に位置するコンタクトＳＣ１２，ＤＣ１２と同様に、下端部が、シリサイド層ＳＳを介して、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに電気的に接続されている。そして、これらのコンタクトＳＣ１１，ＳＣ１３，ＤＣ１１，ＤＣ１３は、その上端部が、入力配線ＳＨと出力配線ＯＨとのそれぞれに接続されている。
【００７０】
第２のｆｉｎＦＥＴ２００について説明する。
【００７１】
半導体装置５００において、第２のｆｉｎＦＥＴ２００は、図１に示すように、チャネル領域Ｃ２１，Ｃ２２が設けられたフィンＦ２１，Ｆ２２と、そのフィンＦ２１，Ｆ２２のチャネル領域Ｃ２１，Ｃ２２を挟むように設けられた一対のソース・ドレイン領域Ｓ２，Ｄ２と、そのチャネル領域Ｃ２１、Ｃ２２においてフィンＦ２１，Ｆ２２に交差するように設けられたゲート電極Ｇ２とを有する。
【００７２】
この第２のｆｉｎＦＥＴ２００において、フィンＦ２１，Ｆ２２は、図１に示すように、２枚、設けられている。
【００７３】
ここでは、この２枚のフィンＦ２１，Ｆ２２は、第１のｆｉｎＦＥＴ１００において設けられたフィンＦ１１と同様に形成されており、図１に示すように、基板のｘｙ面において、ｙ方向へライン状に延在するように設けられている。この２枚のフィンＦ２１，Ｆ２２は、図１に示すように、互いに平行であって間隔を隔てており、ｙ方向に直交するｘ方向に並ぶように設けられている。そして、図示を省略しているが、このフィンＦ２１，Ｆ２２においては、第１のｆｉｎＦＥＴ１００のフィンＦ１１について図２および図３に示した場合と同様に、ゲート絶縁膜Ｇｚが設けられている。
【００７４】
そして、第２のｆｉｎＦＥＴ２００において、ゲート電極Ｇ２は、図１に示すように、２枚のフィンＦ２１，Ｆ２２のそれぞれに交差するように設けられている。
【００７５】
ここでは、ゲート電極Ｇ２は、第１のｆｉｎＦＥＴ１００のゲート電極Ｇ１と同様にして、基板のｘｙ面において、ｘ方向に延在するように設けられている。
【００７６】
図示を省略しているが、このゲート電極Ｇ２においては、第１のｆｉｎＦＥＴ１００のゲート電極Ｇ１について図３に示した場合と同様に、シリサイド層ＳＳが、ゲート電極Ｇ２の表面を被覆するように形成されていると共に、側面部にはサイドウォールＳＷが形成されている。
【００７７】
そして、このゲート電極Ｇ２においては、図１に示すように、ｘ方向における一端部に、コンタクトＧＣ２が形成されている。このコンタクトＧＣ２は、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＧＣ１と同様に形成されている。
【００７８】
第２のｆｉｎＦＥＴ２００において、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれは、図１に示すように、２枚のフィンＦ２１，Ｆ２２の両端に設けられている。
【００７９】
ここでは、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれは、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１と同様に形成されており、基板のｘｙ面において、ゲート電極Ｇ２を介して、ｘ方向に沿って平行になるように延在している。
【００８０】
また、図示を省略しているが、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれは、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１について図２に示したのと同様に、シリサイド層ＳＳが表面を被覆するように形成されている。
【００８１】
そして、第２のｆｉｎＦＥＴ２００においては、図１に示すように、その一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれに、コンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３が設けられている。
【００８２】
ここでは、図１に示すように、コンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３は、第１のｆｉｎＦＥＴ１００の場合と同様に、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれにおいて、３つずつ設けられている。
【００８３】
この一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれに３つずつ設けられたコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３は、互いに同一形状であって、間隔を隔てており、ｘ方向において並んで設けられている。ここでは、コンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３のそれぞれは、ｘ方向における互いの間隔が等しくなるように、一定の距離ｄ２を隔てて、ｘ方向に並んでいる。
【００８４】
この合計で６つのコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３のそれぞれは、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３と同様に形成されている。つまり、６つのコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３のそれぞれの間の距離ｄ２は、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３のそれぞれの間の距離ｄ１と同じになるように形成されている（ｄ２＝ｄ１）。
【００８５】
そして、図１に示すように、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれにてｘ方向に並ぶ複数のコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３において、その中央に位置するコンタクトＳＣ２２，ＤＣ２２は、ｘ方向に並ぶ２枚のフィンＦ２１，Ｆ２２の間に位置するように、設けられている。
【００８６】
また、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれにてｘ方向へ並ぶ複数のコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３において、そのｘ方向の両端に位置するコンタクトＳＣ２１，ＳＣ２３，ＤＣ２１，ＤＣ２３のそれぞれは、その中央に位置するコンタクトＳＣ２２，ＤＣ２２との間に、ｘ方向に並ぶ２枚のフィンＦ２１，Ｆ２２のそれぞれが介在するように設けられている。
【００８７】
このように、第２のｆｉｎＦＥＴ２００は、前述の第１のｆｉｎＦＥＴ１００のフィンＦ１１よりも数が多くなるように、２枚のフィンＦ２１，Ｆ２２が設けられていることを除いて、第１のｆｉｎＦＥＴ１００と同一になるように形成されている。
【００８８】
そして、第２のｆｉｎＦＥＴ２００は、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれにおけるコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３が、前述の第１のｆｉｎＦＥＴ１００のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３と同一であって、そのコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３の数が、第１のｆｉｎＦＥＴのコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３の数と同じになるように設けられている。つまり、第２のｆｉｎＦＥＴ２００は、第１のｆｉｎＦＥＴ１００のフィンＦ１１と同一条件でフィンＦ２１，Ｆ２２が形成されているが、そのフィンの数が、第１のｆｉｎＦＥＴ１００よりも多くなるように設けられている。また、第２のｆｉｎＦＥＴ２００は、一対のソース・ドレイン領域Ｓ２，Ｄ２が、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１と同一条件で形成されている。そして、第２のｆｉｎＦＥＴ２００は、コンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３が、第１のｆｉｎＦＥＴ１００のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３のそれぞれと同一条件で形成されており、かつ、その第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１と、第２のｆｉｎＦＥＴ２００の一対のソース・ドレイン領域Ｓ２，Ｄ２とのそれぞれにおいて、互いの数が同じになるように形成されている。
【００８９】
第３のｆｉｎＦＥＴ３００について説明する。
【００９０】
半導体装置５００において、第３のｆｉｎＦＥＴ３００は、図１に示すように、チャネル領域Ｃ３１，Ｃ３２，Ｃ３３が設けられたフィンＦ３１，Ｆ３２，Ｆ３３と、そのフィンＦ３１，Ｆ３２，Ｆ３３のチャネル領域Ｃ３１，Ｃ３２，Ｃ３３を挟むように設けられた一対のソース・ドレイン領域Ｓ３，Ｄ３と、そのチャネル領域Ｃ３１，Ｃ３２，Ｃ３３においてフィンＦ３１，Ｆ３２，Ｆ３３に交差するように設けられたゲート電極Ｇ３とを有する。
【００９１】
この第３のｆｉｎＦＥＴ３００において、フィンＦ３１，Ｆ３２，Ｆ３３は、図１に示すように、３枚、設けられている。
【００９２】
ここでは、この３枚のフィンＦ３１，Ｆ３２，Ｆ３３は、第１のｆｉｎＦＥＴ１００において設けられたフィンＦ１１と同様に形成されており、図１に示すように、基板のｘｙ面において、ｙ方向へライン状に延在するように設けられている。この３枚のフィンＦ３１，Ｆ３２，Ｆ３３は、図１に示すように、互いに平行であって間隔を隔てており、ｘ方向において等間隔に並んで設けられている。そして、図示を省略しているが、このフィンＦ３１，Ｆ３２，Ｆ３３のそれぞれにおいては、第１のｆｉｎＦＥＴ１００のフィンＦ１１について図２および図３に示した場合と同様に、ゲート絶縁膜Ｇｚが設けられている。
【００９３】
そして、第３のｆｉｎＦＥＴ３００において、ゲート電極Ｇ３は、図１に示すように、３枚のフィンＦ３１，Ｆ３２，Ｆ３３のそれぞれに交差するように設けられている。
【００９４】
ここでは、ゲート電極Ｇ３は、第１のｆｉｎＦＥＴ１００のゲート電極Ｇ１と同様にして、基板のｘｙ面において、ｘ方向に延在するように設けられている。
【００９５】
図示を省略しているが、このゲート電極Ｇ３においては、第１のｆｉｎＦＥＴ１００のゲート電極Ｇ１について図３に示した場合と同様に、シリサイド層ＳＳが、ゲート電極Ｇ３の表面を被覆するように形成されていると共に、側面部にはサイドウォールＳＷが形成されている。
【００９６】
そして、このゲート電極Ｇ３においては、図１に示すように、ｘ方向における一端部に、コンタクトＧＣ３が形成されている。このコンタクトＧＣ３は、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＧＣ１と同様に形成されている。
【００９７】
第３のｆｉｎＦＥＴ３００において、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれは、図１に示すように、３枚のフィンＦ３１，Ｆ３２，Ｆ３３の両端に設けられている。
【００９８】
ここでは、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれは、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１と同様に形成されており、基板のｘｙ面において、ゲート電極Ｇ３を介して、ｘ方向に沿って平行になるように延在している。
【００９９】
また、図示を省略しているが、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれは、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１について図２に示したのと同様に、シリサイド層ＳＳが表面を被覆するように形成されている。
【０１００】
そして、第３のｆｉｎＦＥＴ３００においては、図１に示すように、その一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれに、コンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３が設けられている。
【０１０１】
ここでは、図１に示すように、コンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３は、第１のｆｉｎＦＥＴ１００の場合と同様に、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれにおいて、３つずつ設けられている。
【０１０２】
この一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれに３つずつ設けられたコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３は、互いに同一形状であって、間隔を隔てており、ｘ方向において並んで設けられている。ここでは、ＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３のそれぞれは、ｘ方向における互いの間隔が等しくなるように、一定の距離ｄ３を隔てて、ｘ方向に並んでいる。
【０１０３】
この合計で６つのコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３のそれぞれは、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３と同様に形成されている。つまり、６つのコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３のそれぞれの間の距離ｄ３は、第１のｆｉｎＦＥＴ１００において設けられたコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３のそれぞれの間の距離ｄ１と同じになるように形成されている（ｄ３＝ｄ１）。
【０１０４】
そして、図１に示すように、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれにてｘ方向に並ぶ複数のコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３のそれぞれは、ｘ方向に並ぶ３枚のフィンＦ３１，Ｆ３２，Ｆ３３の端部のそれぞれに対応するように、設けられている。
【０１０５】
具体的には、ｘ方向において中央に位置するコンタクトＳＣ３２，ＤＣ３２は、ｘ方向に並ぶ３枚のフィンＦ３１，Ｆ３２，Ｆ３３のうち、ｘ方向の中央に位置するフィンＦ３２の端部に対応するように設けられている。
【０１０６】
また、ｘ方向において両端に位置するコンタクトＳＣ３１，ＳＣ３３，ＤＣ３１，ＤＣ３３のそれぞれは、そのｘ方向において両端に位置するフィンＦ３１，Ｆ３３の端部に対応するように設けられている。
【０１０７】
このように、第３のｆｉｎＦＥＴ３００は、前述の第１のｆｉｎＦＥＴ１００のフィンＦ１１および第２のｆｉｎＦＥＴ２００のフィンＦ２１，Ｆ２２よりも数が多くなるように、３枚のフィンＦ３１，Ｆ３２，Ｆ３３が設けられていることを除いて、第１のｆｉｎＦＥＴ１００および第２のｆｉｎＦＥＴと同一になるように形成されている。
【０１０８】
そして、第３のｆｉｎＦＥＴ３００は、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれにおけるコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３が、前述の第１のｆｉｎＦＥＴ１００のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３および第２のｆｉｎＦＥＴ２００のコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３と同一であって、そのコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３の数が、第１のｆｉｎＦＥＴのコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３および第２のｆｉｎＦＥＴ２００のコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３の数と同じになるように設けられている。つまり、第３のｆｉｎＦＥＴ３００は、第１のｆｉｎＦＥＴ１００のフィンＦ１１と同一条件でフィンＦ３１，Ｆ３２，Ｆ３３のそれぞれが形成されているが、そのフィンの数が、第１のｆｉｎＦＥＴ１００よりも多くなるように設けられている。また、第３のｆｉｎＦＥＴ３００は、一対のソース・ドレイン領域Ｓ３，Ｄ３が、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１と同一条件で形成されている。そして、第３のｆｉｎＦＥＴ３００は、コンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３が、第１のｆｉｎＦＥＴ１００のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３のそれぞれと同一条件で形成されており、かつ、その第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１と、第３のｆｉｎＦＥＴ３００の一対のソース・ドレイン領域Ｓ３，Ｄ３とのそれぞれにおいて、互いの数が同じになるように形成されている。
【０１０９】
（製造方法）
本実施形態において、上記の半導体装置５００を製造する製造方法の要部について説明する。
【０１１０】
図４と図５と図６は、本発明の第１実施形態に係る半導体装置５００の製造方法において、各工程にて製造される半導体装置５００の要部の断面を示す断面図である。この図４と図５と図６とのそれぞれは、前述の図３と同様に、図１のＸ１−Ｘ２部分において紙面に垂直な面について示す断面図である。
【０１１１】
この図４と図５と図６とにおいては、（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ）の順にて、順次、各工程にて製造される装置の要部の断面を示しており、この各工程を順次実施することによって、図１から図３に示すように、半導体装置５００を製造する。ここでは、第１のｆｉｎＦＥＴ１００を形成する部分を代表として示すが、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とについても、第１のｆｉｎＦＥＴ１００と同様に製造する。
【０１１２】
まず、図４（ａ）に示すように、基板１の表面に、埋め込み酸化膜２と半導体層３とを設ける。
【０１１３】
ここでは、シリコン半導体である基板１から深い位置に酸素イオンを注入し、熱処理を実施することで、基板１にシリコン酸化膜からなる埋め込み酸化膜２を形成すると共に、その埋め込み酸化膜２の表面に、シリコン半導体からなる半導体層３を設ける。このように、本実施形態においては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  Ｏｘｙｇｅｎ）構造を形成する。
【０１１４】
つぎに、図４（ｂ）に示すように、フィンＦ１１を形成する。
【０１１５】
ここでは、図１に示したように、フィンＦ１１と一対のソース・ドレイン領域Ｓ１，Ｄ１との平面形状に対応するように、半導体層３をパターン加工する。
【０１１６】
具体的には、たとえば、熱酸化法によって、半導体層３上に、膜厚が５〜１０ｎｍ程度の薄いシリコン酸化膜（図示なし）を形成した後に、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、シリコン窒化膜（図示なし）を、その表面に成膜する。その後、フォトリソグラフィ法によって、フィンＦ１１と一対のソース・ドレイン領域Ｓ１，Ｄ１との平面形状に対応するように、上記のシリコン窒化膜をパターニングして、ハードマスク（図示なし）を形成する。
【０１１７】
たとえば、上記のシリコン窒化膜においてパターン加工を施す面に、感光性材料からなるフォトレジスト膜を成膜する。そして、設計パターンに対応するようにマスクパターンが形成されたフォトマスクを照明し、その照明によって生ずるマスクパターン像を、そのフォトレジスト膜に露光して転写する。その後、そのマスクパターン像が転写されたフォトレジスト膜を現像して、レジストマスクを形成する。そして、このレジストマスクを用いて、エッチング処理を実施することによって、シリコン窒化膜をパターン加工し、ハードマスクを形成する。なお、シリコン窒化膜のハードマスクと半導体層３との間に、薄いシリコン酸化膜を設けているため、シリコン窒化膜のハードマスクによって半導体層３に与えられる応力を緩和することができる。
【０１１８】
そして、上記のハードマスクを用いて、たとえば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によって、埋め込み酸化膜２の表面が露出するまで、半導体層３についてエッチング処理を実施し、半導体層３をパターン加工する。その後、ハードマスクとして形成したシリコン窒化膜と、シリコン酸化膜とを、除去する。
【０１１９】
これにより、図１に示したフィンＦ１１と一対のソース・ドレイン領域Ｓ１，Ｄ１との平面形状に、半導体層３が加工される。そして、その形成されたフィンＦ１１に対してイオン注入を実行する。
【０１２０】
つぎに、図５（ｃ）に示すように、ゲート絶縁膜Ｇｚを形成する。
【０１２１】
ここでは、たとえば、フィンＦ１１について熱酸化処理を実施することによって、フィンＦ１１の表面に、厚さが２ｎｍ程度のシリコン酸化膜を設けることで、このゲート絶縁膜Ｇｚを形成する。
【０１２２】
つぎに、図５（ｄ）に示すように、ゲート電極Ｇ１を形成する。
【０１２３】
ここでは、たとえば、ＣＶＤ法によって、厚さが１００〜５００ｎｍ程度のポリシリコン膜（図示なし）を埋め込み酸化膜２の表面に成膜後、そのポリシリコン膜をパターン加工することで、ゲート電極Ｇ１を形成する。たとえば、ＲＩＥ法によって、そのポリシリコン膜についてエッチング処理を実施することで、ゲート電極Ｇ１へパターン加工する。
【０１２４】
そして、この後、一対のソース・ドレイン領域Ｓ１，Ｄ１を形成する部分にイオン注入を実行する。具体的には、レジストマスクで一対のソース・ドレイン領域Ｓ１，Ｄ１以外の領域をマスクすることで、一対のソース・ドレイン領域Ｓ１，Ｄ１にイオン注入を行う。
【０１２５】
つぎに、図６（ｅ）に示すように、サイドウォールＳＷを形成する。
【０１２６】
ここでは、たとえば、ＣＶＤ法によりシリコン酸化膜（図示なし）を、ゲート電極Ｇ１を被覆するように堆積後、そのシリコン酸化膜についてエッチバック処理を実施することで、ゲート電極Ｇ１の側面にサイドウォールＳＷを形成する。具体的には、一対のソース・ドレイン領域Ｓ１，Ｄ１のＬＤＤ領域を被覆するように、サイドウォールＳＷを形成する。
【０１２７】
そして、この後、一対のソース・ドレイン領域Ｓ１，Ｄ１を形成する部分に、再度、イオン注入を実行する。具体的には、レジストマスクで一対のソース・ドレイン領域Ｓ１，Ｄ１以外の領域をマスクすることで、一対のソース・ドレイン領域Ｓ１，Ｄ１にイオン注入を行う。そして、たとえば、コバルトやニッケルをスパッタリング法によって堆積させ、熱処理を行うことで、シリサイド層ＳＳを表面に形成し、第１のｆｉｎＦＥＴ１００を完成させる。
【０１２８】
なお、この第１のｆｉｎＦＥＴ１００の製造と並行して、第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００との製造が実行され、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とが同時に完成される。
【０１２９】
ここでは、図１に示したように、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれについて、フィンの数が互いに異なることを除いて、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴと第３のｆｉｎＦＥＴ３００とのそれぞれが同一になるように、各ｆｉｎＦＥＴを完成させる。
【０１３０】
つぎに、図６（ｆ）に示すように、層間絶縁膜１０を形成する。
【０１３１】
ここでは、第１のｆｉｎＦＥＴ１００を被覆するように、たとえば、ＣＶＤ法によって、シリコン酸化膜を堆積後、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、その表面を平坦化することによって、この層間絶縁膜１０を形成する。
【０１３２】
つぎに、図３に示すように、コンタクトＧＣとゲート配線ＧＨとを形成する。
【０１３３】
ここでは、ゲート電極Ｇ１を被覆するシリサイド層ＳＳの表面が露出するように、たとえば、ＲＩＥ法によって層間絶縁膜１０についてエッチング処理を実施することで、その層間絶縁膜１０にコンタクトホール（図示なし）を形成する。その後、そのコンタクトホールにアルミニウムなどの金属材料を埋め込み、パターン加工することで、コンタクトＧＣ１を形成する。そして、そのコンタクトＧＣに電気的に接続するように、ゲート配線ＧＨを、アルミニウムなどの金属材料を用いて形成する。
【０１３４】
このゲート電極Ｇ１に接続するコンタクトＧＣとゲート配線ＧＨとを形成する工程においては、図２に示すように、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに、コンタクトＳＣ１２，ＤＣ１２を形成すると共に、その後、入力配線ＳＨと出力配線ＯＨとのそれぞれを形成する。
【０１３５】
ここでは、ゲート電極Ｇ１に接続するコンタクトＧＣを形成する際に、一対のソース・ドレイン領域Ｓ１，Ｄ１を被覆するシリサイド層ＳＳの表面が露出するように、たとえば、ＲＩＥ法によって層間絶縁膜１０についてエッチング処理を実施することで、その層間絶縁膜１０にコンタクトホール（図示なし）を形成後、そのコンタクトホールにアルミニウムなどの金属材料を埋め込み、パターン加工することで、図２に示すように、コンタクトＳＣ１２，ＤＣ１２を形成する。
【０１３６】
図２においては図示されていないが、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれにてｘ方向へ並ぶように設けた複数のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３において、ｘ方向の両端に位置するコンタクトＳＣ１１，ＳＣ１３，ＤＣ１１，ＤＣ１３についても、上記の中央に位置するコンタクトＳＣ１２，ＤＣ１２と同様にして形成する。
【０１３７】
そして、ゲート配線ＧＨを形成する際には、その各コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３に電気的に接続するように、入力配線ＳＨと出力配線ＯＨとのそれぞれを、アルミニウムなどの金属材料を用いて形成する。
【０１３８】
なお、この第１のｆｉｎＦＥＴ１００に各コンタクトを製造する製造工程と並行して、第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれについて各コンタクトを製造する製造工程を実行する。
【０１３９】
ここでは、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれのコンタクトが互いに同一になるように形成する。つまり、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれの一対のソース・ドレイン領域のそれぞれにおけるコンタクトの数が、互いに同じになるように設ける。
【０１４０】
以上のように、本実施形態の半導体装置５００は、第１の電流値Ａ１のドレイン電流が流れる第１のｆｉｎＦＥＴ１００と、その第１の電流値Ａ１よりも大きな第２の電流値Ａ２のドレイン電流が流れる第２のｆｉｎＦＥＴと、その第２の電流値Ａ２よりも大きな第３の電流値Ａ３のドレイン電流が流れる第３のｆｉｎＦＥＴと基板１の面に形成されている。
【０１４１】
ここで、第１のｆｉｎＦＥＴ１００は、チャネル領域Ｃ１１が設けられたフィンＦ１１と、そのチャネル領域Ｃ１１を挟むように設けられた一対のソース・ドレイン領域Ｓ１，Ｄ１とを有しており、その一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれにおいては、コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３が、各３個、設けられている。
【０１４２】
そして、第２のｆｉｎＦＥＴ２００は、第１のｆｉｎＦＥＴ１００のフィンＦ１１と同一条件でフィンＦ２１，Ｆ２２のそれぞれが形成され、その第１のフィンのｆｉｎＦＥＴ１００のフィンＦ１１の数よりも多くの数のフィンＦ２１，Ｆ２２が設けられている。また、第２のｆｉｎＦＥＴ２００は、ソース・ドレイン領域Ｓ２，Ｄ２が、第１のｆｉｎＦＥＴ１００の一対のソース・ドレイン領域Ｓ１，Ｄ１と同一条件で形成されている。そして、第２のｆｉｎＦＥＴ２００は、コンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３のそれぞれが、第１のｆｉｎＦＥＴ１００のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３と同一条件であって、同じ数になるように形成されている。このように、第２のｆｉｎＦＥＴ２００は、第１のｆｉｎＦＥＴ１００に対して、フィンの数が異なる点以外については、形状、大きさ、材料、製造方法などの条件が、第１のｆｉｎＦＥＴ１００と同一になるように形成されている。すなわち、第２のｆｉｎＦＥＴ２００は、第１のｆｉｎＦＥＴ１００のフィンＦ１１の数よりも多い、２枚のフィンＦ２１，Ｆ２２を有していることを除いて、第１のｆｉｎＦＥＴ１００と同一であり、第２のｆｉｎＦＥＴ２００のコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３の数が、一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれにおいて、第１のｆｉｎＦＥＴ１００と同じである。
【０１４３】
また、第３のｆｉｎＦＥＴ３００は、第１および第２のｆｉｎＦＥＴ１００，２００のフィンＦ１１，Ｆ２１，Ｆ２２と同一条件で形成されており、その第１および第２のフィンＦ１１，Ｆ２１，Ｆ２２の数よりも多くの数のフィンＦ２１，Ｆ２２が設けられている。また、第３のｆｉｎＦＥＴ３００は、ソース・ドレイン領域Ｓ３，Ｄ３が、第１および第２のｆｉｎＦＥＴ１００，２００の一対のソース・ドレイン領域Ｓ１，Ｓ２，Ｄ１，Ｄ２と同一の製造条件で形成されている。そして、第３のｆｉｎＦＥＴ３００は、コンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３のそれぞれが、第１および第２のｆｉｎＦＥＴ１００，２００のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３，ＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３と同一の製造条件であって、同じ数になるように形成されている。このように、第３のｆｉｎＦＥＴ３００は、第１および第２のｆｉｎＦＥＴ１００，２００に対して、フィンの数が異なる点以外については、形状、大きさ、材料、製造方法などの条件が、第１および第２のｆｉｎＦＥＴ１００，２００と同一になるように形成されている。すなわち、第３のｆｉｎＦＥＴ３００は、第１のｆｉｎＦＥＴ１００のフィンＦ１１および第２のｆｉｎＦＥＴ２００のフィンＦ２１，Ｆ２２の数よりも多い、３枚のフィンＦ３１，Ｆ３２，Ｆ３３を有していることを除いて、第１のｆｉｎＦＥＴ１００および第２のｆｉｎＦＥＴ２００と同一であり、第３のｆｉｎＦＥＴ３００のコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３の数が、一対のソース・ドレイン領域Ｓ３，Ｄ３のそれぞれにおいて、第１のｆｉｎＦＥＴ１００および第２のｆｉｎＦＥＴ２００と同じである。
【０１４４】
このように、本実施形態の半導体装置５００においては、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれは、ドレイン電流の値に応じてフィンの数が増加されているが、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいては、その一対のソース・ドレイン領域のそれぞれに設けたコンタクトの数がいずれも同一である。
【０１４５】
つまり、本実施形態は、複数の異なる電流値Ａ１，Ａ２，Ａ３のドレイン電流が流れる複数のｆｉｎＦＥＴ１００，２００，３００が設けられている半導体装置５００であって、その複数のｆｉｎＦＥＴ１００，２００，３００は、最も大きな電流値Ａ３のドレイン電流が流れるように、最も多くのフィンＦ３１，Ｆ３２，Ｆ３３が設けられたｆｉｎＦＥＴ３００に対して、フィンの数が異なることを除いて、同一であり、コンタクトの数が一対のソース・ドレイン領域のそれぞれにおいて、その最も多くのフィンが設けられたｆｉｎＦＥＴ３００と同じになるように、コンタクトが設けられている。
【０１４６】
このため、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００との間においては、コンタクトの数の違いに起因する寄生抵抗の値が、同一となる。
【０１４７】
したがって、本実施形態は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を向上することができる。
【０１４８】
また、本実施形態においては、第２のｆｉｎＦＥＴ２００のフィンＦ２１，Ｆ２２の数と第１のｆｉｎＦＥＴ１００のフィンＦ１１の数との割合が、第２の電流値Ａ２と第１の電流値Ａ１との割合に対応するように、フィンが設けられている。つまり、第２の電流値Ａ２と第１の電流値Ａ１との割合（Ａ２：Ａ１）は、２：１であるので、第２のｆｉｎＦＥＴ２００は、第１のｆｉｎＦＥＴ１００の１枚のフィンＦ１１に対して、２枚のフィンＦ２１，Ｆ２２が設けられている。
【０１４９】
そして、第３のｆｉｎＦＥＴ３００のフィンＦ３１，Ｆ３２，Ｆ３３の数と、第１のｆｉｎＦＥＴ１００のフィンＦ１１の数との割合が、第３の電流値Ａ３と第１の電流値Ａ１との割合に対応するように、複数のフィンが設けられている。つまり、第３の電流値Ａ３と第１の電流値Ａ１との割合（Ａ３：Ａ１）は、３：１であるので、第３のｆｉｎＦＥＴ３００は、第１のｆｉｎＦＥＴ１００の１枚のフィンＦ１１に対して、３枚のフィンＦ３１，Ｆ３２，Ｆ３３が設けられている。
【０１５０】
そして、本実施形態においては、半導体装置５００に設けられた第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、最も数が多くフィンが設けられた第３のｆｉｎＦＥＴ３００のフィンの数に、コンタクトの数が対応するように、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれは、その一対のソース・ドレイン領域のそれぞれにコンタクトが設けられている。よって、本実施形態は、コンタクトからフィンへの電流経路が多いので、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００との間において、拡散抵抗による寄生抵抗の影響が小さくなる。
【０１５１】
したがって、本実施形態は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を、更に向上することができる。
【０１５２】
＜第２実施形態＞
本発明の第２実施形態について説明する。
【０１５３】
図７は、本発明の第２実施形態に係る半導体装置について、要部を示す平面図である。
【０１５４】
本実施形態は、図７に示すように、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて設けられているコンタクトの数が、第１実施形態と異なる。この点を除き、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
【０１５５】
第１のｆｉｎＦＥＴ１００においては、図７に示すように、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに、コンタクトＳＣ１１ａ，ＳＣ１２ａ，ＳＣ１３ａ，ＳＣ１１ｂ，ＳＣ１２ｂ，ＳＣ１３ｂ，ＤＣ１１ａ，ＤＣ１２ａ，ＤＣ１３ａ，ＤＣ１１ｂ，ＤＣ１２ｂ，ＤＣ１３ｂが、各６個、設けられている。
【０１５６】
このコンタクトＳＣ１１ａ，ＳＣ１２ａ，ＳＣ１３ａ，ＳＣ１１ｂ，ＳＣ１２ｂ，ＳＣ１３ｂ，ＤＣ１１ａ，ＤＣ１２ａ，ＤＣ１３ａ，ＤＣ１１ｂ，ＤＣ１２ｂ，ＤＣ１３ｂのそれぞれは、図７に示すように、互いに同一形状であって、ｘ方向とｙ方向とにおいて間隔を隔てて並んでいる。ここでは、ｘ方向とｙ方向とにおいて、互いの間隔が等しくなるように、ｘ方向とｙ方向とに並んでいる。
【０１５７】
具体的には、コンタクトＳＣ１１ａ，ＳＣ１２ａ，ＳＣ１３ａ，ＳＣ１１ｂ，ＳＣ１２ｂ，ＳＣ１３ｂ，ＤＣ１１ａ，ＤＣ１２ａ，ＤＣ１３ａ，ＤＣ１１ｂ，ＤＣ１２ｂ，ＤＣ１３ｂのそれぞれは、図７に示すように、ｘ方向に３個が配置され、ｙ方向に２個が配置されるように、並べられている。
【０１５８】
第２のｆｉｎＦＥＴ２００においても、第１のｆｉｎＦＥＴ１００と同様に、コンタクトＳＣ２１ａ，ＳＣ２２ａ，ＳＣ２３ａ，ＳＣ２１ｂ，ＳＣ２２ｂ，ＳＣ２３ｂ，ＤＣ２１ａ，ＤＣ２２ａ，ＤＣ２３ａ，ＤＣ２１ｂ，ＤＣ２２ｂ，ＤＣ２３ｂのそれぞれは、図７に示すように、ｘ方向に３個が配置され、ｙ方向に２個が配置されるように、並べられている。
【０１５９】
また、第３のｆｉｎＦＥＴ３００においても、第１のｆｉｎＦＥＴ１００と同様に、コンタクトＳＣ３１ａ，ＳＣ３２ａ，ＳＣ３３ａ，ＳＣ３１ｂ，ＳＣ３２ｂ，ＳＣ３３ｂ，ＤＣ３１ａ，ＤＣ３２ａ，ＤＣ３３ａ，ＤＣ３１ｂ，ＤＣ３２ｂ，ＤＣ３３ｂのそれぞれは、図７に示すように、ｘ方向に３個が配置され、ｙ方向に２個が配置されるように、並べられている。
【０１６０】
以上のように、本実施形態は、半導体装置５００に設けられている第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とにおいて、フィンの数が最も多い第３のｆｉｎＦＥＴ３００のフィンの数を超えるコンタクトが、その一対のソース・ドレイン領域のそれぞれに設けられている。よって、本実施形態は、コンタクトからフィンへの電流経路が多いので、拡散抵抗による寄生抵抗の影響が小さくなっている。
【０１６１】
したがって、本実施形態は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を、更に向上することができる。
【０１６２】
また、本実施形態は、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれにおいては、その複数のコンタクトが、基板１の面にてｘ方向とｙ方向とに、マトリクス状に並んで配置されている。
【０１６３】
このため、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とを基板１に配置する際のレイアウトについて、自由度を向上させることが可能であって、装置の小型化を容易に実現できる。
【０１６４】
＜第３実施形態＞
本発明の第３実施形態について説明する。
【０１６５】
図８は、本発明の第３実施形態に係る半導体装置について、要部を示す平面図である。
【０１６６】
本実施形態は、図８に示すように、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて設けられているコンタクトの間隔が、第１実施形態と異なる。この点を除き、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
【０１６７】
本実施形態では、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて設けられている複数のコンタクトの間の距離ｄ１，ｄ２，ｄ３が同一でなく、互いに異なっている。
【０１６８】
ここでは、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいては、一対のソース・ドレイン領域における寄生抵抗の値に応じて、複数のコンタクトの間の距離ｄ１，ｄ２，ｄ３が調整されて配置されている。
【０１６９】
第１実施形態のように、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、複数のコンタクトの間の距離ｄ１，ｄ２，ｄ３を同一にした場合には、一対のソース・ドレイン領域における寄生抵抗の値が異なる場合がある。
【０１７０】
図９は、複数のコンタクトの間の距離と、一対のソース・ドレイン領域における寄生抵抗の値との関係を示す平面図である。図９においては、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００とのそれぞれにおいて、ドレイン領域が設けられた部分を拡大して示しており、説明の都合上、図８に示した平面図に対して、各部材の寸法を適宜変更して示している。
【０１７１】
図９に示すように、第１のｆｉｎＦＥＴ１００のドレイン領域Ｄ１における３つのコンタクトＤＣ１１，ＤＣ１２，ＤＣ１３とフィンＦ１１の端部における中心点Ａ１１との間の距離ＣＦ１１，ＣＦ１２，ＣＦ１３、および、第２のｆｉｎＦＥＴ２００のドレイン領域Ｄ２における３つのコンタクトＤＣ２１，ＤＣ２２，ＤＣ２３と、一方のフィンＦ２１の端部における中心点Ａ２１との間の距離ＣＦ２１，ＣＦ２２，ＣＦ２３は、配置に応じて異なっている。このため、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００とのドレイン領域Ｄ１，Ｄ２のそれぞれにて、各コンタクトＤＣ１１，ＤＣ１２，ＤＣ１３，ＤＣ２１，ＤＣ２２，ＤＣ２３が同じピッチで並んでいても、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００とのドレイン領域Ｄ１，Ｄ２のそれぞれの間においては、コンタクトとフィンの端部における中心点との間の距離の和が異なるので、寄生抵抗の値が異なる場合がある。よって、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００とにおいて流れるドレイン電流の値に誤差が生じる場合がある。図示を省略しているが、ソース領域Ｓ１，Ｓ２においても同様である。また、第３のｆｉｎＦＥＴ３００との関係においても、同様である。
【０１７２】
第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００とのそれぞれにおける上記の寄生抵抗の値については、デバイスシミュレータを用いることで、容易に見積もることができる。ここでは、第１のｆｉｎＦＥＴ１００と第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００の各部材の形状、位置などの情報に基づいてデバイスシミュレータにおいてシミュレーションを実行することによって、上記の寄生抵抗の値が算出できる。
【０１７３】
このため、本実施形態においては、上記のシミュレーションの実行によって得た寄生抵抗の値に基づいて、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、互いに隣り合う複数のコンタクトの間の距離ｄ１，ｄ２，ｄ３を調整し、各コンタクトを配置する。
【０１７４】
たとえば、図８に示すように、第１のｆｉｎＦＥＴ１００において一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに設けた複数のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３にて、互いに隣り合うコンタクトと間の距離ｄ１が、第２のｆｉｎＦＥＴ２００における距離ｄ２および第３のｆｉｎＦＥＴ３００における距離ｄ３よりも大きくなるように、コンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３を配置する。
【０１７５】
また、第２のｆｉｎＦＥＴ２００において一対のソース・ドレイン領域Ｓ２，Ｄ２のそれぞれに設けた複数のコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３にて、互いに隣り合うコンタクトと間の距離ｄ２を、第３のｆｉｎＦＥＴ３００における距離ｄ３よりも大きくなるように、コンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３を配置する。
【０１７６】
以上のように、本実施形態においては、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００との各一対のソース・ドレイン領域における寄生抵抗の値に応じて、複数のコンタクトの互いの間隔の距離ｄ１，ｄ２，ｄ３が、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と第３のｆｉｎＦＥＴ３００との間にて異なるように、複数のコンタクトを形成する。
【０１７７】
したがって、本実施形態は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を、更に向上することができる。
【０１７８】
＜第４実施形態＞
【０１７９】
図１０は、本発明の第４実施形態に係る半導体装置について、要部を示す平面図である。
【０１８０】
本実施形態は、図１０に示すように、第１実施形態と異なり、第１のｆｉｎＦＥＴ１００にダミーフィンＤＦ１１，ＤＦ１２が設けられ、第２のｆｉｎＦＥＴ２００にダミーフィンＤＦ２１，ＤＦ２２が設けられ、第３のｆｉｎＦＥＴ３００にダミーフィンＤＦ３１，ＤＦ３２が設けられている。この点を除き、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
【０１８１】
第１のｆｉｎＦＥＴ１００において、ダミーフィンＤＦ１１，ＤＦ１２は、図１０に示すように、２枚、設けられている。
【０１８２】
この２枚のダミーフィンＤＦ１１，ＤＦ１２は、図１０に示すように、フィンＦ１１と同様に、ライン状であって、基板のｘｙ面においてｙ方向へ互いに平行になるように延在している。そして、この２枚のダミーフィンＤＦ１１，ＤＦ１２は、基板のｘｙ面のｘ方向において、フィンＦ１１を間に介在して並ぶように配置されている。
【０１８３】
ここでは、２枚のダミーフィンＤＦ１１，ＤＦ１２とフィンＦ１１との間のｘ方向における各距離ｄｆ１１，ｄｆ１２が、互いに等しくなるように（ｄｆ１１＝ｄｆ１２）、ダミーフィンＤＦ１１，ＤＦ１２が形成されている。
【０１８４】
このダミーフィンＤＦ１１，ＤＦ１２は、フィンＦ１１と同様に、たとえば、シリコン半導体によって形成されている。
【０１８５】
しかし、ダミーフィンＤＦ１１，ＤＦ１２は、フィンＦ１１と異なり、一対のソース・ドレイン領域Ｓ１，Ｄ１に連結されておらず、その一対のソース・ドレイン領域Ｓ１，Ｄ１から電気的に絶縁されるように、独立して形成されている。
【０１８６】
第２のｆｉｎＦＥＴ２００において、ダミーフィンＤＦ２１，ＤＦ２２は、第１のｆｉｎＦＥＴ１００と同様に、図１０に示すように、２枚、設けられている。
【０１８７】
この２枚のダミーフィンＤＦ２１，ＤＦ２２は、図１０に示すように、フィンＦ２１，Ｆ２２と同様に、ライン状であって、基板のｘｙ面においてｙ方向へ互いに平行になるように延在している。そして、この２枚のダミーフィンＤＦ２１，ＤＦ２２は、基板のｘｙ面のｘ方向において、２枚のフィンＦ２１，Ｆ２２を間に介在して並ぶように配置されている。
【０１８８】
ここでは、２枚のダミーフィンＤＦ２１，ＤＦ２２と、その２枚のダミーフィンＤＦ２１，ＤＦ２２のそれぞれにおいて隣り合うフィンＦ２１，Ｆ２２との間のｘ方向における各距離ｄｆ２１，ｄｆ２２は、２枚のフィンＦ２１，Ｆ２２の間のｘ方向における各距離ｆ２と等しくなるように（ｆ２＝ｄｆ２１＝ｄｆ２２）、ダミーフィンＤＦ２１，ＤＦ２２が形成されている。
【０１８９】
このダミーフィンＤＦ２１，ＤＦ２２は、フィンＦ２１，Ｆ２２と同様に、たとえば、シリコン半導体によって形成されている。
【０１９０】
しかし、ダミーフィンＤＦ２１，ＤＦ２２は、フィンＦ２１，Ｆ２２と異なり、一対のソース・ドレイン領域Ｓ２，Ｄ２に連結されておらず、その一対のソース・ドレイン領域Ｓ２，Ｄ２から電気的に絶縁されるように、独立して形成されている。
【０１９１】
第３のｆｉｎＦＥＴ３００において、ダミーフィンＤＦ３１，ＤＦ３２は、第１のｆｉｎＦＥＴ１００と同様に、図１０に示すように、２枚、設けられている。
【０１９２】
この２枚のダミーフィンＤＦ３１，ＤＦ３２は、図１０に示すように、フィンＦ３１，Ｆ３２，Ｆ３３と同様に、ライン状であって、基板のｘｙ面においてｙ方向へ互いに平行になるように延在している。そして、この２枚のダミーフィンＤＦ２１，ＤＦ２２は、基板のｘｙ面のｘ方向において、３枚のフィンＦ３１，Ｆ３２，Ｆ３３を間に介在して並ぶように配置されている。
【０１９３】
ここでは、２枚のダミーフィンＤＦ３１，ＤＦ３２と、その２枚のダミーフィンＤＦ３１，ＤＦ３２のそれぞれにおいて隣り合うフィンＦ３１，Ｆ３３との間のｘ方向における各距離ｄｆ３１，ｄｆ３２は、３枚のフィンＦ３１，Ｆ３２，Ｆ３３の間のｘ方向における各距離ｆ３と等しくなるように（ｆ３＝ｄｆ３１＝ｄｆ３２）、ダミーフィンＤＦ３１，ＤＦ３２が形成されている。
【０１９４】
このダミーフィンＤＦ３１，ＤＦ３２は、フィンＦ３１，Ｆ３２，Ｆ３３と同様に、たとえば、シリコン半導体によって形成されている。
【０１９５】
しかし、ダミーフィンＤＦ３１，ＤＦ３２は、フィンＦ３１，Ｆ３２，Ｆ３３と異なり、一対のソース・ドレイン領域Ｓ３，Ｄ３に連結されておらず、その一対のソース・ドレイン領域Ｓ３，Ｄ３から電気的に絶縁されるように、独立して形成されている。
【０１９６】
上記の第１のｆｉｎＦＥＴ１００，第２のｆｉｎＦＥＴ２００，第３のｆｉｎＦＥＴ３００を形成する際においては、第１実施形態と同様に、図４（ａ）に示したように、基板１の表面に、埋め込み酸化膜２と半導体層３とを設ける。
【０１９７】
つぎに、半導体層３についてパターン加工をすることで、図１０に示したように、各ｆｉｎＦＥＴ１００，２００，３００を構成する、フィンＦ１１，Ｆ２１，Ｆ２２，Ｆ３１，Ｆ３２，Ｆ３３と、一対のソース・ドレイン領域Ｓ１，Ｄ１，Ｓ２，Ｄ２，Ｓ３，Ｄ３と、ダミーフィンＤＦ１１，ＤＦ１２，ＤＦ２１，ＤＦ２２，ＤＦ３１，ＤＦ３２とを形成する。
【０１９８】
ここでは、第１実施形態と同様に、各ｆｉｎＦＥＴを構成するフィンと一対のソース・ドレイン領域とダミーフィンと平面形状に対応するハードマスク（図示なし）をフォトリソグラフィ技術によって形成した後、そのハードマスクを用いて、半導体層３をエッチング処理することで、パターン加工を実施する。そして、その後、第１実施形態と同様にして、各ｆｉｎＦＥＴを完成させる。
【０１９９】
上記のようにフィンＦ１１，Ｆ２１，Ｆ２２，Ｆ３１，Ｆ３２，Ｆ３３へパターン加工する際においては、そのパターンの粗密に応じて、たとえば、光近接効果などの影響を受ける場合があるために、パターン加工後のパターン寸法に、誤差が生ずる場合がある。たとえば、第３のｆｉｎＦＥＴ３００にてｘ方向に並ぶ３枚のフィンＦ３１，Ｆ３２，Ｆ３３において、中央に位置するフィンＦ３２と、端部に位置するフィンＦ３１，Ｆ３３との間においては、パターンの粗密が異なるので、その各フィンＦ３１，Ｆ３２，Ｆ３３のライン幅が同一の幅に加工されない場合が生ずる。
【０２００】
しかし、本実施形態において上記のパターン加工を実施する際には、各ｆｉｎＦＥＴ１００，２００，３００にダミーフィンＤＦ１１，ＤＦ１２，ＤＦ２１，ＤＦ２２，ＤＦ３１，ＤＦ３２を形成し、パターンの粗密を均一化している。
【０２０１】
このため、本実施形態は、高精度なパターン寸法で、各ｆｉｎＦＥＴ１００，２００，３００について製造することができる。
【０２０２】
したがって、本実施形態は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とのそれぞれにおいて、フィンの数に応じた電流比で電流を流す場合に、その電流比の精度を、更に向上することができる。
【０２０３】
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【０２０４】
たとえば、上記の実施形態においては、３つのｆｉｎＦＥＴ１００，２００，３００が設けられた半導体装置５００について説明したが、これに限定されない。たとえば、２つのｆｉｎＦＥＴを設ける場合においても適用可能であり、４つ以上のｆｉｎＦＥＴを設ける場合においても適用可能である。
【０２０５】
なお、上記の実施形態において、基板１は、本発明の基板に相当する。また、上記の実施形態において、第１のｆｉｎＦＥＴ１００は、本発明の第１のフィン型電界効果トランジスタに相当する。また、上記の実施形態において、第２のｆｉｎＦＥＴ２００は、本発明の第１のフィン型電界効果トランジスタ，第２のフィン型電界効果トランジスタに相当する。具体的には、上記の実施形態の第２のｆｉｎＦＥＴ２００は、第１のｆｉｎＦＥＴ１００との関係においては、本発明の第１のフィン型電界効果トランジスタに相当し、第３のｆｉｎＦＥＴ３００との関係においては、本発明の第２のフィン型電界効果トランジスタに相当する。また、上記の実施形態において、第３のｆｉｎＦＥＴ３００は、本発明の第２のフィン型電界効果トランジスタに相当する。
【０２０６】
また、上記の実施形態において、半導体装置５００は、本発明の半導体装置に相当する。また、上記の実施形態において、第１のｆｉｎＦＥＴ１００のフィンＦ１１は、第１のフィンに相当し、たとえば、第２のｆｉｎＦＥＴ２００のフィンＦ２１，Ｆ２２、および、第３のｆｉｎＦＥＴ３００のフィンＦ３１，Ｆ３２，Ｆ３３は、本発明の第２のフィンに相当する。また、上記の実施形態において、第１のｆｉｎＦＥＴ１００のソース・ドレイン領域Ｓ１，Ｄ１は、本発明の第１のソース・ドレイン領域に相当し、たとえば、第２のｆｉｎＦＥＴ２００のフィンのソース・ドレイン領域Ｓ２，Ｄ２、および、第３のｆｉｎＦＥＴ３００のソース・ドレイン領域Ｓ３，Ｄ３は、本発明の第２のソース・ドレイン領域に相当する。また、上記の実施形態において、第１のｆｉｎＦＥＴ１００のコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３，ＳＣ１１ａ，ＳＣ１２ａ，ＳＣ１３ａ，ＳＣ１１ｂ，ＳＣ１２ｂ，ＳＣ１３ｂ，ＤＣ１１ａ，ＤＣ１２ａ，ＤＣ１３ａ，ＤＣ１１ｂ，ＤＣ１２ｂ，ＤＣ１３ｂは、本発明の第１のコンタクトに相当し、たとえば、第２のｆｉｎＦＥＴ２００のコンタクトＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３，ＳＣ２１ａ，ＳＣ２２ａ，ＳＣ２３ａ，ＳＣ２１ｂ，ＳＣ２２ｂ，ＳＣ２３ｂ，ＤＣ２１ａ，ＤＣ２２ａ，ＤＣ２３ａ，ＤＣ２１ｂ，ＤＣ２２ｂ，ＤＣ２３ｂ、および、第３のｆｉｎＦＥＴ３００のコンタクトＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３，ＳＣ３１ａ，ＳＣ３２ａ，ＳＣ３３ａ，ＳＣ３１ｂ，ＳＣ３２ｂ，ＳＣ３３ｂ，ＤＣ３１ａ，ＤＣ３２ａ，ＤＣ３３ａ，ＤＣ３１ｂ，ＤＣ３２ｂ，ＤＣ３３ｂは、本発明の第２のコンタクトに相当する。また、上記の実施形態において、ダミーフィンＤＦ１１，ＤＦ１２，ＤＦ２１，ＤＦ２２，ＤＦ３１，ＤＦ３２は、本発明のダミーフィンに相当する。
【０２０７】
なお、複数のプレーナ型ＦＥＴにおいて流されるドレイン電流の値が大きいプレーナ型ＦＥＴのコンタクトの数に合わせて、そのドレイン電流の値よりも小さいドレイン電流が流されるプレーナ型ＦＥＴに、複数のコンタクトを設けた場合には、電流源としての精度が悪化する場合がある。
【０２０８】
図１１は、プレーナ型ＦＥＴを示す平面図である。
【０２０９】
ここで、図１１（ａ）は、第１の電流値Ａ１のドレイン電流がチャネル領域Ｃ１１に流れるプレーナ型ＦＥＴ１００ａを示す平面図である。このプレーナ型ＦＥＴ１００ａにおいては、ゲート電極Ｇ１がチャネル領域Ｃ１１に対応するように設けられ、そして、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに、１つずつ、コンタクトＳＣ１１，ＤＣ１１が設けられている。
【０２１０】
一方、図１１（ｂ）は、第１の電流値Ａ１の３倍である第３の電流値のドレイン電流がチャネル領域に流れるプレーナ型ＦＥＴ（図示なし）と同様に、一対のソース・ドレイン領域Ｓ１，Ｄ１のそれぞれに、３つのコンタクトＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３を形成するように、図１１（ａ）に示したプレーナ型ＦＥＴ１００ａの形状を変更したプレーナ型ＦＥＴ１００ｂを示す図である。
【０２１１】
図１１（ａ）と図１１（ｂ）とを比較して判るように、図１１（ｂ）においては、ゲート幅を規定するために、チャネル領域Ｃ１１を挟むアクティブ領域ＡＲを、別途、設ける必要が生ずる。このため、上記したようにプレーナ型ＦＥＴにおいては、このアクティブ領域ＡＲの寄生抵抗が生じるので、電流源としての精度が悪化する場合がある。
【図面の簡単な説明】
【０２１２】
【図１】図１は、本発明の第１実施形態に係る半導体装置について、要部を示す平面図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置について、要部を示す断面図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置について、要部を示す断面図である。
【図４】図４は、本発明の第１実施形態に係る半導体装置５００の製造方法において、各工程にて製造される半導体装置５００の要部の断面を示す断面図である。
【図５】図５は、本発明の第１実施形態に係る半導体装置５００の製造方法において、各工程にて製造される半導体装置５００の要部の断面を示す断面図である。
【図６】図６は、本発明の第１実施形態に係る半導体装置５００の製造方法において、各工程にて製造される半導体装置５００の要部の断面を示す断面図である。
【図７】図７は、本発明の第２実施形態に係る半導体装置について、要部を示す平面図である。
【図８】図８は、本発明の第３実施形態に係る半導体装置について、要部を示す平面図である。
【図９】図９は、複数のコンタクトの間の距離と、一対のソース・ドレイン領域における寄生抵抗の値との関係を示す平面図である。
【図１０】図１０は、本発明の第４実施形態に係る半導体装置について、要部を示す平面図である。
【図１１】図１１は、プレーナ型ＦＥＴを示す平面図である。
【図１２】図１２は、複数の異なる電流値のドレイン電流が流れる複数のｆｉｎＦＥＴを備えた半導体装置を示す図である。
【図１３】図１３は、第１のｆｉｎＦＥＴ１００と、第２のｆｉｎＦＥＴ２００と、第３のｆｉｎＦＥＴ３００とを示す回路図である。
【符号の説明】
【０２１３】
１：基板、１００：第１のｆｉｎＦＥＴ、２００：第２のｆｉｎＦＥＴ、３００：第３のｆｉｎＦＥＴ、５００：半導体装置、Ｆ１１，Ｆ２１，Ｆ２２，Ｆ３１，Ｆ３２，Ｆ３３：フィン、Ｓ１，Ｓ２，Ｓ３：ソース領域、Ｄ１，Ｄ２，Ｄ３：ドレイン領域、Ｇ１，Ｇ２，Ｇ３：ゲート電極、ＳＣ１１，ＳＣ１２，ＳＣ１３，ＤＣ１１，ＤＣ１２，ＤＣ１３，ＳＣ２１，ＳＣ２２，ＳＣ２３，ＤＣ２１，ＤＣ２２，ＤＣ２３，ＳＣ３１，ＳＣ３２，ＳＣ３３，ＤＣ３１，ＤＣ３２，ＤＣ３３，ＳＣ１１ａ，ＳＣ１２ａ，ＳＣ１３ａ，ＳＣ１１ｂ，ＳＣ１２ｂ，ＳＣ１３ｂ，ＤＣ１１ａ，ＤＣ１２ａ，ＤＣ１３ａ，ＤＣ１１ｂ，ＤＣ１２ｂ，ＤＣ１３ｂ，ＳＣ２１ａ，ＳＣ２２ａ，ＳＣ２３ａ，ＳＣ２１ｂ，ＳＣ２２ｂ，ＳＣ２３ｂ，ＤＣ２１ａ，ＤＣ２２ａ，ＤＣ２３ａ，ＤＣ２１ｂ，ＤＣ２２ｂ，ＤＣ２３ｂ，ＳＣ３１ａ，ＳＣ３２ａ，ＳＣ３３ａ，ＳＣ３１ｂ，ＳＣ３２ｂ，ＳＣ３３ｂ，ＤＣ３１ａ，ＤＣ３２ａ，ＤＣ３３ａ，ＤＣ３１ｂ，ＤＣ３２ｂ，ＤＣ３３ｂ：コンタクト、ＤＦ１１，ＤＦ１２，ＤＦ２１，ＤＦ２２，ＤＦ３１，ＤＦ３２：ダミーフィン
【図１】
2009200118.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2009200118.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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