(57)【要約】【課題】オン抵抗と耐圧のトレードオフを改善した半導体装置を提供することにある。【解決手段】ソースドレイン方向に複数のトレンチをストライプ状に形成し、そのトレンチの側面および底面ならびにトレンチに挟まれた領域の上面にチャネル領域を形成する半導体装置とする。【選択図】図１
2009277960.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体層と、
前記半導体層の表面層にソースドレイン方向に平行して形成された複数のトレンチと、
該トレンチ間の半導体領域の上面と側面及びトレンチ底部に形成された第二導電型の第一領域と、
前記トレンチ間半導体領域の上面と側面及びトレンチ底部に、前記第一領域と接しないように形成された第二導電型の第二領域と、
前記トレンチ間半導体領域の上面と側面及びトレンチ底部に、前記第二領域より深く、かつ前記第二領域に接するように形成された第一導電型の第三領域と、
前記トレンチ間半導体領域の上面と側面及び及びトレンチ底部に、前記第二領域に接するように形成された第二導電型の第四領域と、
前記半導体層の表面層に前記第一領域に接するように形成された高濃度の第一導電型のベースピックアップ領域と、
前記トレンチ間半導体領域の前記第一領域と前記第二領域の間の上面と側面及びトレンチ底部を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、該トレンチ間半導体領域の上面と側面及びトレンチ底部に設置されたゲート電極と、
を具備する半導体装置。
【請求項２】
前記第二領域と前記第三領域の不純物濃度が同程度で、
かつ、前記第二領域、前記第三領域の夫々の濃度が前記半導体層の不純物濃度よりも高いことを特徴とする請求項１の半導体装置。
【請求項３】
前記第一領域に面した前記第二領域の端部を、前記第三領域が被覆するように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記トレンチ間半導体領域の上面と側面及びトレンチ底部に、前記第一領域より深く、かつ前記第一領域に接するように形成された第一導電型の第五領域を有し、前記第二領域に面した前記第一領域の端部を、前記第五領域が被覆するように形成されていることを特徴とする請求項１の半導体装置。
【請求項５】
前記トレンチ間半導体領域の上面と側面及びトレンチ底部の第二領域上に厚い酸化膜が形成され、前記厚い酸化膜上に前記ゲート電極が延在されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記トレンチを３つ以上有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に高耐圧・低オン抵抗のパワー半導体装置の使用を目的としている。主に電源電圧２０〜２００V程度の耐圧クラスのＤＣＤＣコンバータＩＣ、その他の電力用半導体装置全般に利用されうる。本発明の半導体装置には、例えば、横型ＭＯＳＦＥＴに加えて、横型ＭＩＳＦＥＴ、横型ＩＧＢＴ等が含まれる。
【背景技術】
【０００２】
ＭＯＳＦＥＴは電源IC等で用いられており、これらの低コスト化、高出力化、高効率化のため、ＭＯＳＦＥＴのRonA（オン抵抗と素子面積の積）の低減が求められる。
ＭＯＳＦＥＴのRonAと耐圧はトレードオフの関係にあるが、この関係を改善する構造としてRESURF構造が知られている。ＲＥＳＵＲＦ構造を採用することで、耐圧を維持したままRonAの低減を図ることができる。また、近年ではトレンチ構造を採用し、トレンチ側面にチャネルを形成することで、デバイスサイズを大きくすることなく、RonAを低減したデバイスが発案されている（特許文献１）。
トレンチ側面にチャネルを有する従来のトレンチＭＯＳＦＥＴの構造を図４、図５に示す（特許文献２）。図４はこのデバイスのトレンチに垂直な面による断面図であり、図５はトレンチ間領域中腹部のトレンチに平行な面による断面図である。
n型半導体層１０１の表面にｐ型ウェル層１０２とn型ドリフト層１０３が接するように形成されている。ｐ型ウェル層１０２とｎ型ドリフト層１０３の表面には、ｐ型ウェル層１０２とｎ型ドリフト層１０３に跨るように、複数のトレンチが形成されている。
この構造では、電流はトレンチ間半導体領域の上面及び側面を、トレンチに平行に流れるようになっており、トレンチ深さを深くすることでデバイスサイズを大きくすることなくチャネル幅を広くし、低RonA化することができる。
【特許文献１】特開２００４−１５２９７９号公報
【特許文献２】特開２００１−１０２５７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図４、図５に示した従来の構造では、トレンチ底面が電流経路として用いられておらず、無効領域となっている。また、ドレインドリフト領域の電流経路はトレンチ間領域の上面のみとなっており、ドリフト抵抗の増大につながっている。また、特許文献１に記載の発明においてもトレンチ底面およびトレンチ側面にチャネルが形成されず、オン抵抗の増大につながっている。
本発明の目的は、上述の無効領域がなく、低オン抵抗性、耐圧性に優れたトレンチ型ＭＯＳＦＥＴ構造とその製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、本発明に係る半導体装置は、
第一導電型の半導体層と、
前記半導体層の表面層にソースドレイン方向に平行して形成された複数のトレンチと、
該トレンチ間の半導体領域の上面と側面及びトレンチ底部に形成された第二導電型の第一領域と、
前記トレンチ間半導体領域の上面と側面及びトレンチ底部に、前記第一領域と接しないように形成された第二導電型の第二領域と、
前記トレンチ間半導体領域の上面と側面及びトレンチ底部に、前記第二領域より深く、かつ前記第二領域に接するように形成された第一導電型の第三領域と、
前記トレンチ間半導体領域の上面と側面及び及びトレンチ底部に、前記第二領域に接するように形成された第二導電型の第四領域と、
前記半導体層の表面層に前記第一領域に接するように形成された高濃度の第一導電型のベースピックアップ領域と、
前記トレンチ間半導体領域の前記第一領域と前記第二領域の間の上面と側面及びトレンチ底部を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に、該トレンチ間半導体領域の上面と側面及びトレンチ底部に設置されたゲート電極と、
を具備する半導体装置とする。
【０００５】
また、好ましくは、上記半導体装置において、前記第二領域と前記第三領域の不純物濃度が同程度で、かつ、前記第二領域、前記第三領域の夫々の濃度が前記半導体層の不純物濃度よりも高いものとするとよい。
また、好ましくは、前記第一領域に面した前記第二領域の端部を、前記第三領域が被覆するように形成されていることがよい。
また、好ましくは、前記トレンチ間半導体領域の上面と側面及びトレンチ底部に、前記第一領域より深く、かつ前記第一領域に接するように形成された第一導電型の第五領域を有し、前記第二領域に面した前記第一領域の端部を、前記第五領域が被覆するように形成されていることがよい。
さらに、前記トレンチ間半導体領域の上面と側面及びトレンチ底部の第二領域上に厚い酸化膜が形成され、前記厚い酸化膜上に前記ゲート電極が延在されていることを特徴とする半導体装置。
また、前記トレンチを３つ以上有してもよい。
【発明の効果】
【０００６】
本発明に係る半導体装置によれば、トレンチ間半導体領域の側面及び上面にチャネルを有すると共に、トレンチ底部にもチャネルを有し、従来の構造と比較してオン抵抗を下げることができる。
また、ＭＯＳＦＥＴがオフの時、ドレイン領域において、トレンチ間領域の上面と側面及びトレンチ底部を囲むｎ型拡散層とそれを覆うように形成されたｐ型拡散層が逆バイアス状態となり、該ｎ型拡散層と該ｐ型拡散層の濃度を適切に調整しておくことで、該ｎ型拡散層が完全に空乏化するため、高耐圧化が実現できる。また、ｎ型拡散層を覆うｐ型拡散層により、チャネル領域におけるパンチスルーを抑制できる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照してこの発明の実施の形態について説明する。
図1は、本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴ構造の断面斜視図である。また図２(a)は図１におけるe-e'平面による該デバイスの断面図であり、図２(b)に示した４つの図は、それぞれ図１におけるa-a'平面、b-b'平面、c-c'平面、d-d'平面による断面図である。a-a'断面図、b-b'断面図はそれぞれ、ソース領域部ｆ、チャネル領域部ｇの断面図となっており、c-c'断面図、d-d'断面図はドレインドリフト領域部ｈの断面図となっている。
該デバイスは、ｐ型基板１の表面層にｐ型ウェル拡散層２が形成されており、ｐ型ウェル拡散層２の表面層には複数個のトレンチ４が平行に形成されている。トレンチ４の深さは1μｍ〜数μｍである。ｐ型ウェル拡散層２の不純物濃度は表面部で1x1017cm-3程度で、拡散深さはトレンチよりも深く設定されている。トレンチ４間の領域にはソース領域部ｆ及びドレイン領域部ｉが、ソース領域及びドレイン領域を結ぶ直線がトレンチと概ね平行になるように形成されており、ソース領域部ｆとドレイン領域部ｉの間にはドレインドリフト領域部hがドレイン領域部ｉに隣接するように、また、チャネル領域部ｇがソース領域部ｆとドレインドリフト領域部ｈの間に形成されている。ソース領域部ｆには、トレンチ間の半導体領域の上面およびトレンチ底面にｎ型ソース領域１３１が形成され、側面にｐ型拡散層７１と該ｐ型拡散層７１の内部にｎ型ソース領域１３２が形成されている。ｎ型ソース領域１３１とｎ型ソース領域１３２とでｎ型ソース領域１３が構成される。ｎ型ドレインドリフト領域部ｈには、トレンチ４間の半導体領域の上面及び側面およびトレンチ底面にｐ型拡散層７と該ｐ型拡散層７の内部にｎ型ドレインドリフト領域８が形成されている。ドレイン領域部ｉには、トレンチ４間の半導体領域の上面およびトレンチ底面にｎ型ドレイン領域１２１が形成され、側面にｐ型拡散層７２と該ｐ型拡散層７２の内部にｎ型ドレイン領域１２２が形成されている。ｎ型ドレイン領域１２１とｎ型ドレイン領域１２２とでｎ型ドレイン領域１２が構成される。ｎ型ドレインドリフト領域８とｐ型拡散層７の濃度は、逆バイアス時に各々の層が完全に空乏化するように同じ濃度に設定されており、その値は1x1012〜5x1013cm-2程度である。また、チャネル領域部ｇには、トレンチ４間の半導体領域の上面、側面及びトレンチ底部に、チャネル領域部ｇを完全に覆うようにシリコン酸化膜からなるゲート絶縁膜１０が形成されており、ｎ型ドレインドリフト領域８上にはフィールド酸化膜９が選択的に形成されている。ゲート絶縁膜１０上にはポリシリコン等によるゲート電極１１が形成されている。ゲート絶縁膜１０は、シリコン酸化膜以外の誘電体でもよい。
【０００８】
次に、該デバイスの動作を説明する。
ｎ型ソース領域１３１及びｐ型ベースピックアップ領域３の電位をＧＮＤとし、ｎ型ドレイン領域１２に電圧を印加した状態でゲート電極に閾値以上の電圧を印加すると、ｐ型ウェル拡散層２のゲート電極下表面がｎ転してチャネルが形成され導通状態となり、トレンチ４間の半導体領域の上面、側面及びトレンチ底部を通じてドレイン-ソース間に電流が流れる。
また、ゲート電極１１に印加される電圧が閾値以下の場合、ドレイン-ソース間には電流は流れない。この時、ｎ型ドレインドリフト領域８とｐ型拡散層７の接合部は逆バイアス状態となるため、ｎ型ドレイン領域１２に印加する電圧の増加に伴い空乏層が広がり、これにより電界が緩和される。ｎ型ドレインドリフト領域８は、この時に完全に空乏化する前にブレークダウンしない程度の表面濃度で形成される。
ｐ型ウェル拡散層２を垂直ドーピングにより形成する場合、トレンチ４間の半導体領域の底部のｐ型ウェル濃度が薄くなるため、チャネル領域におけるパンチスルーが問題となるが、上述のようにチャネル領域においてｐ型拡散層７はｎ型ドレインドリフト領域８の端部を覆うように形成されているため、ｐ型拡散層７の不純物濃度を十分濃くすることにより、パンチスルーを防止できる。
【０００９】
上述のように該デバイスは、トレンチ間領域の上面、側面及びトレンチ底部をチャネルとして用いるため、従来のトレンチＭＯＳＦＥＴと比較して電気伝導に寄与しない無効領域が少なく、RonAを小さくできる。チャネル幅はトレンチ深さを深くすることでデバイスピッチはそのままで広くすることができ、従ってトレンチ深さを深くすることでRonAを低減できる。
以下、図３−１から図３−１３を用いて、図１に示した半導体装置の製造方法を説明する。図３−１から図３−１３では、図１のb-b'平面における断面図とc-c'平面における断面図のみを示す。
まず、ストライプ状の酸化膜をｐ型基板１の表面に形成した後、これをマスク酸化膜としてトレンチ４を形成し、その後マスク酸化膜を除去する（図３−１）。
次に、ｐ型基板１の表面層にｐ型ウェル拡散層２を形成する（図３−２）。
次に、窒化膜５を形成する（図３−３）。
次に、異方性窒化物エッチングにより、トレンチ底部の窒化膜を除去する（図３−４）。
次に、オゾンが活性化されたTEOS SACVDにより、トレンチ側壁の窒化膜をマスクとしてトレンチ間半導体領域の上面及びトレンチ底部に酸化膜１４を形成する（図３−５）。
特開2004-31959によれば、オゾンが活性化されたTEOS SACVDでは、二酸化ケイ素は窒化物層上に付着するより５倍速くケイ素上に付着する。
【００１０】
次に、エッチングによりトレンチ側壁の窒化膜を除去する（図３−６）。
次に、チャネルとなる領域をレジスト６でマスクし、ホウ素を基板表面の法線に対して斜めの方向からイオン注入することで、トレンチ４間の半導体領域の側面にｐ型拡散層７を形成する（図３−７）。ここで、図示しない、ソース領域部ｆおよびドレイン領域部ｉにおいては、ｐ型拡散層７を形成する工程と同一工程により、トレンチ４間の半導体領域の側面にｐ型拡散層７１、７２をそれぞれ形成する。ここで、ｐ型拡散層７と７２は一つの領域として形成される。続いて、ｐ型拡散層７、７１、７２と同様にして、砒素またはリンを斜めイオン注入することで、ｐ型拡散層７、７１、７２よりも浅い領域にｎ型ドレインドリフト領域８、ｎ型ソース領域１３２およびｎ型ドレイン領域１２２を形成し（図３−８）、その後レジスト６を除去する。ここで、ｎ型ドレインドリフト領域８とｎ型ドレイン領域１２２は一つの領域として形成される。
次に、エッチングにより酸化膜１４を除去し（図３−９）、チャネルとなる領域をレジスト６でマスクした後、ホウ素を基板表面に垂直にイオン注入し、トレンチ４間の半導体領域の上面及びトレンチ底面にｐ型拡散層７、７１、７２を形成する。続いて、これと同様に砒素またはリンを垂直にイオン注入し、トレンチ４間の半導体領域の上面及びトレンチ底面において、ｐ型拡散層７よりも浅い領域にｎ型ドレインドリフト領域８を形成する（図３−１０）。ｎ型ドレインドリフト領域８及びｐ型拡散層７の不純物濃度は同一とし、その値は1x1012〜1x1013cm-2程度とする。
【００１１】
次に、ソース領域部ｆ、ドレイン領域部ｉ及びチャネル領域部ｇとなる領域上に窒化膜を形成し、これをマスクとしてTEOSを堆積しフィールド酸化膜９を形成した後、マスク窒化膜を除去する。（図３−１１）
次に熱酸化を行い、ゲート絶縁膜１０を形成する（図３−１２）。
次に、トレンチ４間の半導体領域を覆うように、ｎ型にドープされたポリシリコンを減圧CVDにより堆積することでゲート電極１１を形成する（図３−１３）。次に、砒素をイオン注入し、トレンチ４間半導体領域の上面およびトレンチ底面にｎ型ドレインドリフト領域８よりも高不純物濃度のｎ型ソース領域１３１とｎ型ドレイン領域１２１を形成する。この実施の形態では、トレンチ４間の半導体領域の上面およびトレンチ底面にｎ型ソース領域１３１とｎ型ドレイン領域１２１を形成したが、トレンチ側面に形成してももちろんよい。
最後にホウ素をイオン注入し、ｐ型ベースピックアップ領域３を形成する。
以上の工程により図１の構造が完成する。
以上、本発明の構造や作用について具体例を説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲には、以上に例示した具体例を様々に変形・変更したものも含まれる。例えば、ｎ型ドレイン領域１２の代わりに、Ｎ型のバッファ層とその表面層にｐ型の拡散層を形成することで、ＩＧＢＴを作成することも可能である。この際、バッファ層の不純物濃度は、ｎ型ドレインドリフト領域８と同程度であれば良い。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴ構造の断面斜視図である。
【図２】図１におけるe-e'平面による該デバイスの断面図であり、図２(b)に示した４つの図は、それぞれ図１におけるa-a'平面、b-b'平面、c-c'平面、d-d'平面による断面図である。
【図３−１】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−２】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−３】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−４】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−５】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−６】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−７】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−８】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−９】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−１０】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−１１】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−１２】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図３−１３】本発明の実施の形態に係る半導体装置である、横型トレンチＭＯＳＦＥＴの製造方法を説明する要部断面図である。
【図４】従来技術の要部断面図である。
【図５】従来技術の要部断面図である。
【符号の説明】
【００１３】
１    ｐ型基板
２    ｐ型ウェル拡散層
３    ベースピックアップ領域
４    トレンチ
５    窒化膜
６    レジスト
７、７１、７２    ｐ型拡散層
８    ｎ型ドレインドリフト領域
９    フィールド酸化膜
１０    ゲート絶縁膜
１１    ゲート電極
１２、１２１、１２２    ｎ型ドレイン領域
１３、１３１、１３２    ｎ型ソース領域
１４    酸化膜
ｆ    ソース領域部
ｈ    ドレインドリフト領域部
ｇ    チャネル領域部
ｉ    ドレイン領域部
【図１】
2009277960.tif 000003
【図２】
2009277960.tif 000004
【図３−１】
2009277960.tif 000005
【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
2009277960.tif 000012
【図３−９】
2009277960.tif 000013
【図３−１０】
2009277960.tif 000014
【図３−１１】
2009277960.tif 000015
【図３−１２】
2009277960.tif 000016
【図３−１３】
2009277960.tif 000017
【図４】
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【図５】
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