(57)【要約】【課題】  小規模且つ低消費電力で極性反転駆動を実現する電気光学装置の駆動方法、ソースドライバ、電気光学装置、投写型表示装置及び電子機器を提供する。【解決手段】  Ｋ（Ｋは２以上の整数）ビットの階調データに基づいて、電気光学装置のソース線を駆動するための電気光学装置の駆動方法では、前記階調データの最上位ビットのデータが第１のデータのとき、変換前後の下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータの符号語間距離が（Ｋ−Ｌ）以下となるように前記階調データの下位（Ｋ−Ｌ）ビットのデータを変換した変換データを生成し、第１の極性の駆動期間では前記変換データに対応した階調信号に基づいて前記ソース線を駆動し、第２の極性の駆動期間では、変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動する。【選択図】      図５
2009003101.tif 000002
【特許請求の範囲】
【請求項１】
Ｋ（Ｋは２以上の整数）ビットの階調データに基づいて、電気光学素子を有する電気光学装置のソース線を駆動するための電気光学装置の駆動方法であって、
前記階調データの最上位ビットのデータが第１のデータのとき、変換前後の下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータの符号語間距離が（Ｋ−Ｌ）以下となるように前記階調データの下位（Ｋ−Ｌ）ビットのデータを変換した変換データを生成し、
前記電気光学素子に印可される信号の極性が第１の極性の駆動期間では前記変換データに対応した階調信号に基づいて前記ソース線を駆動し、前記電気光学素子に印可される信号の極性が第２の極性の駆動期間では、変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動することを特徴とする電気光学装置の駆動方法。
【請求項２】
請求項１において、
前記変換データをバッファに格納し、
前記第１の極性の駆動期間では、前記バッファから読み出したデータに対応した階調信号に基づいて前記ソース線を駆動し、
前記第２の極性の駆動期間では、前記バッファから読み出したデータに対して変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動することを特徴とする電気光学装置の駆動方法。
【請求項３】
Ｋ（Ｋは２以上の整数）ビットの階調データに基づいて、電気光学素子を有する電気光学装置のソース線を駆動するための電気光学装置の駆動方法であって、
前記階調データの下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータを変換した変換データを生成し、該変換データをバッファに格納し、
前記電気光学素子に印可される信号の極性が第１の極性の駆動期間では、前記バッファから読み出したデータに対応した階調信号に基づいて前記ソース線を駆動し、前記第２の極性の駆動期間では、前記バッファから読み出したデータに対して前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動することで、前記第１及び第２の極性の駆動期間において、前記変換データの上位Ｌビットのデータの変換回数を前記変換データの下位（Ｋ−Ｌ）ビットのデータの変換回数より少なくしたことを特徴とする電気光学装置の駆動方法。
【請求項４】
請求項１乃至３のいずれかにおいて、
Ｌが１であることを特徴とする電気光学装置の駆動方法。
【請求項５】
Ｋ（Ｋは２以上の整数）ビットの階調データに基づいて、電気光学素子を有する電気光学装置のソース線を駆動するためのソースドライバであって、
前記階調データの最上位ビットのデータが第１のデータのとき、変換前後の下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータの符号語間距離が（Ｋ−Ｌ）以下となるように前記階調データの下位（Ｋ−Ｌ）ビットのデータを変換した変換データを生成する変換データ生成回路と、
前記電気光学素子に印可される信号の極性が第１の極性の駆動期間では前記変換データに対応した階調信号に基づいて前記ソース線を駆動し、前記電気光学素子に印可される信号の極性が第２の極性の駆動期間では、変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動するソース線駆動回路とを含むことを特徴とするソースドライバ。
【請求項６】
請求項５において、
前記変換データがバッファリングされるバッファを含み、
前記ソース線駆動回路が、
前記第１の極性の駆動期間では、前記バッファから読み出したデータに対応した階調信号で駆動すると共に、
前記第２の極性の駆動期間では、前記バッファから読み出したデータに対して変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動することを特徴とするソースドライバ。
【請求項７】
請求項５又は６において、
Ｌが１であることを特徴とするソースドライバ。
【請求項８】
請求項７において、
前記ソース線駆動回路が、
前記第２の極性の駆動期間において、前記変換データの最上位ビットのみを反転する最上位ビット反転回路を含むことを特徴とするソースドライバ。
【請求項９】
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するためのゲートドライバと、
前記複数のソース線を駆動するための請求項１乃至８のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
【請求項１０】
請求項１乃至８のいずれか記載のソースドライバを含むことを特徴とする電気光学装置。
【請求項１１】
請求項９又は１０記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含むことを特徴とする投写型表示装置。
【請求項１２】
請求項１乃至８のいずれか記載のソースドライバを含むことを特徴とする投写型表示装置。
【請求項１３】
請求項９又は１０記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１４】
請求項９又は１０記載の電気光学装置と、
前記電気光学装置に対して階調データを供給する手段とを含むことを特徴とする電子機器。
【請求項１５】
請求項１乃至８のいずれか記載のソースドライバを含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の駆動方法、ソースドライバ、電気光学装置、投写型表示装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００５】
このような液晶パネルを駆動するソースドライバについては、例えば特許文献１に開示されている。特許文献１では、ディジタルの階調データに基づいて、複数のアナログ電圧の中の１つを選択し、液晶パネルのソース線を駆動する技術が開示されている。
【０００６】
一方、このような液晶パネルに用いられる液晶（電気光学素子）には、長期間に亘って同一極性の電圧が印加されると劣化するという性質を有する。そのため、液晶パネルを駆動する場合、液晶の印加電圧の極性を反転させながら駆動する極性反転駆動が行われるのが一般的である。この極性反転駆動は、極性に応じて複数のアナログ電圧を切り換えたり、極性に応じて階調データを変換したりすることで実現される。
【特許文献１】特開２００５−２５２９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、極性に応じてアナログ電圧を切り換えると、各ノードにおいて電荷の充放電が頻繁に行われて各ノードの電位が安定するまでに時間を要するという問題がある。従って、駆動期間が短縮し、階調数が増加すると、各階調値に対応した電位の精度が低下してしまい、画質の劣化を招く。
【０００８】
また、階調データを変換する場合には、階調データの全ビットを極性に応じて反転させていたため、ソース出力毎に全ビットの反転回路を備えることにより回路規模の増大と全ビットの反転に伴う消費電流の増大とを招いていた。将来は、ソース出力数が増加し、且つソース出力ピッチが狭くなる傾向が顕著となるため、低消費電力化と共に、回路規模の増大を抑える必要がある。
【０００９】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的の１つは、小規模且つ低消費電力で極性反転駆動を実現する電気光学装置の駆動方法、ソースドライバ、電気光学装置、投写型表示装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、
Ｋ（Ｋは２以上の整数）ビットの階調データに基づいて、電気光学素子を有する電気光学装置のソース線を駆動するための電気光学装置の駆動方法であって、
前記階調データの最上位ビットのデータが第１のデータのとき、変換前後の下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータの符号語間距離が（Ｋ−Ｌ）以下となるように前記階調データの下位（Ｋ−Ｌ）ビットのデータを変換した変換データを生成し、
前記電気光学素子に印可される信号の極性が第１の極性の駆動期間では前記変換データに対応した階調信号に基づいて前記ソース線を駆動し、前記電気光学素子に印可される信号の極性が第２の極性の駆動期間では、変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動する電気光学装置の駆動方法に関係する。
【００１１】
本発明によれば、予め階調データを変換データに変換し、第２の極性では変換データの上位Ｌビットのみを変換してソース線を駆動すればよいので、階調データを全ビット反転する場合に比べて、第１及び第２の極性の駆動期間において、階調データの変動に伴い電荷が充放電されるノード量を削減でき、消費電流を削減できるようになる。しかも、極性に応じて変換されるので変換データの上位Ｌビットのみであるため、階調データを全ビット反転する場合に比べて回路規模を削減できるようになる。
【００１２】
また本発明に係る電気光学装置の駆動方法では、
前記変換データをバッファに格納し、
前記第１の極性の駆動期間では、前記バッファから読み出したデータに対応した階調信号に基づいて前記ソース線を駆動し、
前記第２の極性の駆動期間では、前記バッファから読み出したデータに対して変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動することができる。
【００１３】
本発明によれば、バッファに格納する前に階調データを変換データに変換し、該変換データをバッファに格納することで、極性反転駆動時には変換データの上位Ｌビットのみを変換させるだけで済む。即ち、全ビット反転型と比較して極性反転駆動時に行われる変換回路の回路規模を削減できる上に、変換データの下位（Ｋ−Ｌ）ビットのデータが固定されるため、その分の電荷の充放電を削減できる。
【００１４】
また本発明は、
Ｋ（Ｋは２以上の整数）ビットの階調データに基づいて、電気光学素子を有する電気光学装置のソース線を駆動するための電気光学装置の駆動方法であって、
前記階調データの下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータを変換した変換データを生成し、該変換データをバッファに格納し、
前記電気光学素子に印可される信号の極性が第１の極性の駆動期間では、前記バッファから読み出したデータに対応した階調信号に基づいて前記ソース線を駆動し、前記第２の極性の駆動期間では、前記バッファから読み出したデータに対して前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動することで、前記第１及び第２の極性の駆動期間において、前記変換データの上位Ｌビットのデータの変換回数を前記変換データの下位（Ｋ−Ｌ）ビットのデータの変換回数より少なくした電気光学装置の駆動方法に関係する。
【００１５】
本発明によれば、一度、階調データの下位（Ｋ−Ｌ）ビットを変換しておけば、極性反転駆動の度に変換されるのは変換データの上位Ｌビットだけであるため、データの変動に伴い電荷が充放電されるノード量を削減でき、消費電流を削減できるようになり、階調データを全ビット反転する場合に比べて回路規模を削減できるようになる。
【００１６】
また本発明に係る電気光学装置の駆動方法では、
Ｌが１であってもよい。
【００１７】
本発明によれば、符号語間距離を最小にできるので、第１及び第２の極性の駆動期間において電荷の充放電が行われるノード数を最小にでき、大幅な低消費電力化の効果を期待できる。
【００１８】
また本発明は、
Ｋ（Ｋは２以上の整数）ビットの階調データに基づいて、電気光学素子を有する電気光学装置のソース線を駆動するためのソースドライバであって、
前記階調データの最上位ビットのデータが第１のデータのとき、変換前後の下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータの符号語間距離が（Ｋ−Ｌ）以下となるように前記階調データの下位（Ｋ−Ｌ）ビットのデータを変換した変換データを生成する変換データ生成回路と、
前記電気光学素子に印可される信号の極性が第１の極性の駆動期間では前記変換データに対応した階調信号に基づいて前記ソース線を駆動し、前記電気光学素子に印可される信号の極性が第２の極性の駆動期間では、変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動するソース線駆動回路とを含むソースドライバに関係する。
【００１９】
本発明によれば、予め階調データを変換データに変換し、第２の極性では変換データの上位Ｌビットのみを変換してソース線を駆動すればよいので、階調データを全ビット反転する場合に比べて、第１及び第２の極性の駆動期間において、階調データの変動に伴い電荷が充放電されるノード量を削減でき、消費電流を削減できるようになる。しかも、極性に応じて変換されるので変換データの上位Ｌビットのみであるため、階調データを全ビット反転する場合に比べて回路規模を削減できるようになる。
【００２０】
また本発明に係るソースドライバでは、
前記変換データがバッファリングされるバッファを含み、
前記ソース線駆動回路が、
前記第１の極性の駆動期間では、前記バッファから読み出したデータに対応した階調信号で駆動すると共に、
前記第２の極性の駆動期間では、前記バッファから読み出したデータに対して変換前後の上位Ｌビットの符号語間距離がＬ以下となるように前記変換データの上位Ｌビットを変換したデータに対応した階調信号に基づいて前記ソース線を駆動することができる。
【００２１】
本発明によれば、バッファに格納する前に階調データを変換データに変換し、該変換データをバッファに格納することで、極性反転駆動時には変換データの上位Ｌビットのみを変換させるだけで済む。即ち、全ビット反転型と比較して極性反転駆動時に行われる変換回路の回路規模を削減できる上に、変換データの下位（Ｋ−Ｌ）ビットのデータが固定されるため、その分の電荷の充放電を削減できる。
【００２２】
また本発明に係るソースドライバでは、
Ｌが１であってもよい。
【００２３】
本発明によれば、符号語間距離を最小にできるので、第１及び第２の極性の駆動期間において電荷の充放電が行われるノード数を最小にでき、大幅な低消費電力化の効果を期待できる。
【００２４】
また本発明に係るソースドライバでは、
前記ソース線駆動回路が、
前記第２の極性の駆動期間において、前記変換データの最上位ビットのみを反転する最上位ビット反転回路を含むことができる。
【００２５】
本発明によれば、ソース出力毎に最上位ビット反転回路を含むことになるので、全ビット反転型と比較して大幅に回路規模を削減できるようになる。
【００２６】
また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するためのゲートドライバと、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。
【００２７】
また本発明は、
上記のいずれか記載のソースドライバを含む電気光学装置に関係する。
【００２８】
上記のいずれかの発明によれば、小規模且つ低消費電力で極性反転駆動を実現して低消費電力化を図る電気光学装置を提供できる。
【００２９】
また本発明は、
上記記載の電気光学装置と、
前記電気光学装置に光を入射するための光源と、
前記電気光学装置から出射される光を投写するための投写手段とを含む投写型表示装置に関係する。
【００３０】
また本発明は、
上記のいずれか記載のソースドライバを含む投写型表示装置に関係する。
【００３１】
上記のいずれかの発明によれば、小規模且つ低消費電力で極性反転駆動を実現して低消費電力化を図る投写型表示装置を提供できる。
【００３２】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００３３】
また本発明は、
上記記載の電気光学装置と、
前記電気光学装置に対して階調データを供給する手段とを含む電子機器に関係する。
【００３４】
また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。
【００３５】
上記のいずれかの発明によれば、小規模且つ低消費電力で極性反転駆動を実現して低消費電力化を図る電子機器を提供できる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３７】
１．  液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。
【００３８】
液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００３９】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｍに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００４０】
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【００４１】
液晶装置１０は、ソースドライバ（広義には表示ドライバ、更に広義には駆動回路）３０を含む。ソースドライバ３０は、階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。
【００４２】
液晶装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。
【００４３】
液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。
【００４４】
また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００４５】
更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。
【００４６】
液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。ここで、表示コントローラ３８又はホストは、階調データをソースドライバ３０に供給できる。
【００４７】
なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。
【００４８】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【００４９】
更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、ソースドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動する表示ドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。
【００５０】
１．１  ゲートドライバ
図３に、図１又は図２のゲートドライバ３２の構成例を示す。
【００５１】
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
【００５２】
シフトレジスタ４０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
【００５３】
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００５４】
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【００５５】
２．  ソースドライバ
２．１  構成の概要
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。
【００５６】
ソースドライバ３０は、変換データ生成回路９０、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、階調電圧発生回路（広義には基準電圧発生回路）５６、ＤＡＣ（Digital/Analog Converter）５８（広義には階調電圧選択回路）、ソース線駆動回路（ソース線駆動部）６０を含む。
【００５７】
ソースドライバ３０には、例えば表示コントローラ３８からＲＧＢの各色成分のビット数がＫ（Ｋは２以上の整数）の階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。
【００５８】
Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、変換データ生成回路９０により変換階調データ（広義には変換データ）に変換されてから表示メモリ５２（階調データメモリ、フレームメモリ、フレームバッファ。広義にはバッファ）に書き込まれる。
【００５９】
変換データ生成回路９０は、極性反転駆動の正極性の期間（極性反転信号ＰＯＬがＨレベルの期間）と負極性の期間（極性反転信号ＰＯＬがＬレベルの期間）とで階調データを全ビット反転しなくても、各極性の期間において各階調データに対応した駆動信号を出力できるように、階調データを変換した変換階調データを生成する。より具体的には、ソースドライバ３０の各ソース出力が、Ｋ（Ｋは２以上の整数）ビットの階調データに対応した駆動信号を出力する場合、変換データ生成回路９０は、階調データの最上位ビット（Most Significant Bit：ＭＳＢ）のデータが「１」（広義には、第１のデータ）のとき、変換前後の下位（Ｋ−Ｌ）（Ｋ＞Ｌ、Ｌは正の整数）ビットのデータの符号語間距離が（Ｋ−Ｌ）以下となるように階調データの下位（Ｋ−Ｌ）ビットのデータを変換した変換階調データを生成する。Ｌは、階調データの上位ビット数ということができる。
【００６０】
ここで、階調データ又は変換階調データ（変換データ）をビット列として表現した場合に２ｍ種類の符号語を表現でき、符号語間距離（或いはハミング距離）は、２つのデータ間で互いに異なる数値のビット数を意味する。例えば、ｍが６であるものとすると、データ「００００００」とデータ「０００００１」との間の符号語間距離は「１」であり、データ「０１０１０１」とデータ「１０１０１０」との間の符号語間距離は「６」である。
【００６１】
なお、変換データ生成回路９０は、階調データのＭＳＢのデータが「０」（広義には、第２のデータ）のとき、該階調データをそのまま変換階調データとして出力する。以上のように生成された変換階調データが、表示メモリ５２に格納される。
【００６２】
また、表示メモリ５２から読み出された変換階調データは、変換データ生成回路９０にて入力時と同じデータに逆変換された後、Ｉ／Ｏバッファ５０でバッファリングされ、表示コントローラ３８等に対して出力されるようになっている。なお、表示メモリ５２から読み出された変換階調データは、例えば変換データ生成回路９０において変換前の階調データに復元されてＩ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されてもよい。
【００６３】
表示メモリ５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。
【００６４】
アドレス制御回路６２は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６２は、変換階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた変換階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。
【００６５】
ロウアドレスデコーダ６４は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ６６は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。
【００６６】
変換階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６２は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ６８は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の変換階調データがラインラッチ５４に出力される。
【００６７】
アドレス制御回路６２は、変換階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された変換階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された変換階調データは、表示コントローラ３８又は図示しないホストにより取り出される。
【００６８】
従って、図４において、ロウアドレスデコーダ６４、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２への変換階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ６８、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２からの変換階調データの読み出し制御を行う読み出し制御回路として機能する。
【００６９】
ラインラッチ５４は、表示メモリ５２から読み出された一水平走査分の変換階調データを、水平同期信号ＨＳＹＮＣの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の変換階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の変換階調データが取り込まれる。
【００７０】
階調電圧発生回路５６は、各階調電圧（基準電圧）が各変換階調データに対応する複数の階調電圧（広義には階調信号）を生成する。より具体的には、階調電圧発生回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各変換階調データに対応する複数の階調電圧を生成する。このような階調電圧発生回路５６は、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路（ラダー抵抗回路）を有し、該抵抗回路の複数の分割ノードの電圧を複数の階調電圧として出力する。
【００７１】
ＤＡＣ５８は、ラインラッチ５４から出力される変換階調データに対応した階調電圧を、ソース線駆動回路６０の出力である出力線ごとに生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５６によって生成された複数の階調電圧の中から、ラインラッチ５４から出力されたソース線駆動回路６０の１出力線分の変換階調データに対応した階調電圧を選択し、選択した階調電圧を出力する。
【００７２】
ソース線駆動回路６０は、各出力線がＬＣＤパネル２０の各ソース線に接続される複数の出力線を駆動する。より具体的には、ソース線駆動回路６０は、ＤＡＣ５８の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。更に具体的には、ソース線駆動回路６０は、正極性（電気光学素子に印可される信号の極性が第１の極性）の駆動期間では、変換階調データに対応した階調電圧（階調信号）に基づいてソース線を駆動する。そして、ソース線駆動回路６０は、負極性（電気光学素子に印可される信号の極性が第２の極性）の駆動期間では、変換前後の上位Ｌビットの符号語間距離がＬ以下となるように変換階調データの上位Ｌビットを変換したデータに対応した階調信号に基づいてソース線を駆動する。
【００７３】
このようなソース線駆動回路６０は、出力線毎に設けられた出力回路を含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ回路であり、このボルテージフォロワ回路は、ボルテージフォロワ接続された演算増幅器等により構成できる。
【００７４】
２．２  本実施形態の駆動方法の説明
次に、本実施形態による階調データの変換処理と、該変換処理により生成された変換階調データに基づくＬＣＤパネル２０の駆動方法について説明する。
【００７５】
図５に、本実施形態における変換データ生成回路９０の動作説明図を示す。
【００７６】
図５では、Ｋビットの階調データのうち上位Ｌビットのデータを極性反転毎に変換し、Ｋビットの階調データのうち下位（Ｋ−Ｌ）ビットのデータを変換データ生成回路９０により変換する。例えばＬが「１」の場合には、上位Ｌビットのデータは正極性の期間と負極性の期間とで互いにビット反転させる。これに対して、下位（Ｋ−Ｌ）ビットのデータは、正極性の期間と負極性の期間とで同じデータが用いられる。
【００７７】
こうすることで、各極性の期間で変換階調データに基づいて１つの階調電圧を選択するデコーダとして機能するＤＡＣ５８では、極性反転駆動で行われていた全ビット反転の場合に比べて、正極性の期間と負極性の期間とで同じ論理状態のノード数を増やすことができる。即ち、本実施形態では、図５のように変換階調データを生成することで、ＤＡＣ５８では、少なくとも下位（Ｋ−Ｌ）ビットのデータにより選択される信号経路が、正極性の期間と負極性の期間とで同一経路とすることができる。この結果、本実施形態によれば、ノードの電荷の充放電に伴う消費電流を削減できるようになる。
【００７８】
図６に、本実施形態においてＫが「４」、Ｌが「１」の場合の変換データ生成回路９０の動作説明図を示す。
【００７９】
図６では、階調データにより表される階調値（１０進数表示）に対して、正極性用の変換階調データ（２進数表示）と負極性用の変換階調データ（２進数表示）とを示している。また、図６では、極性反転駆動で行われていた全ビット反転型の階調データ（正極性用、負極性用）を、比較例として示している。
【００８０】
極性反転駆動の際に行われる全ビット反転型では、正極性の期間と負極性の期間とで階調データの全ビットを互いにビット反転させている。正極性用の階調データは、階調値の２進数表示であり、負極性用の階調データは、正極性用の階調データの各ビットを反転させたデータである。そのため、正極性の期間の階調データと負極性の期間の階調データとの間の符号語間距離は「Ｋ」である。
【００８１】
これに対して、本実施形態の変換データ生成回路９０は、階調データのＭＳＢのデータが「０」（広義には、第２のデータ）のとき、該階調データをそのまま変換階調データとして出力する。その一方、変換データ生成回路９０は、階調データのＭＳＢのデータが「１」（広義には、第１のデータ）のとき、変換前後の下位３（＝４−１）ビットのデータの符号語間距離が３（＝４−１）となるように階調データの下位３（＝４−１）ビットのデータを変換した変換階調データを生成する。ＭＳＢが「１」で、例えば下位３ビットのデータが「０００」のとき変換階調データの下位３ビットのデータが「１１１」、下位３ビットのデータが「００１」のとき変換階調データの下位３ビットのデータが「１１０」、・・・、下位３ビットのデータが「１１１」のとき変換階調データの下位３ビットのデータが「０００」となる。そして、ソースドライバ３０は、正極性の期間では、変換階調データに対応した階調信号に基づいてソース線を駆動する。
【００８２】
またソースドライバ３０は、負極性の期間では、変換階調データに対して変換前後の上位１（＝Ｌ）ビット（ＭＳＢ）の符号語間距離が１となるように変換階調データの上位１ビット（ＭＳＢ）を変換したデータに対応した階調信号に基づいてソース線を駆動する。
【００８３】
１ビットのデータの変換前後の符号語間距離を１とするためにはビット反転が必要となるため、本実施形態において、負極性用の変換階調データは、上位１ビット（ＭＳＢ）が「０」であろうと「１」であろうと、上位１ビット（ＭＳＢ）のビット反転を行うだけでよい。
【００８４】
即ち、本実施形態では、正極性の駆動期間では、表示ＲＡＭ５２（バッファ）から読み出した変換階調データに対応した階調信号に基づいてソース線を駆動し、負極性の駆動期間では、表示ＲＡＭ５２（バッファ）から読み出したデータに対して変換階調データの上位Ｌビットを変換したデータに対応した階調信号に基づいてソース線を駆動することで、正極性及び負極性の駆動期間において、変換階調データの上位Ｌビットのデータの変換回数を変換階調データの下位（Ｋ−Ｌ）ビットのデータの変換回数より少なくする。
【００８５】
これにより、表示ＲＡＭ５２に格納する前に階調データを変換階調データに変換し、該変換階調データを表示ＲＡＭ５２に格納することで、極性反転駆動時にはＭＳＢのみをビット反転させるだけで済む。即ち、全ビット反転型と比較して極性反転駆動時に行われるビット反転回路を削減できる上に、下位の３ビットのデータが固定されるため、ＤＡＣにおける電荷の充放電を削減できる。
【００８６】
ここで、全ビット反転型では、上述のように正極性の期間と負極性の期間とで符号語間距離が「Ｋ」であるため、ＤＡＣ５８では、正極性の期間で選択される信号経路と負極性の期間で選択される信号経路とが異なる。
【００８７】
図７に、いわゆるトーナメント方式で構成されたＤＡＣにおいて、全ビット反転型で生成された階調データに基づいて選択される信号経路の一例を示す。
【００８８】
図７のＤＡＣは、４（＝Ｋ）ビットの階調データに対応して階調電圧Ｖ０〜Ｖ１５のいずれか１つを選択電圧ＶＰとして出力するものとする。４ビットの階調データが入力されるトーナメント方式のＤＡＣでは、２段で構成される複数の４入力１出力セレクタを含む。
【００８９】
初段は、４入力１出力セレクタＳＥＬ４−１〜ＳＥＬ４−４から構成され、各４入力１出力セレクタは同一の構成を有し、それぞれが階調データの下位２ビットのデータに基づいて１つの選択電圧を出力する。各４入力１出力セレクタの選択制御信号は、４ビットの階調データと極性反転信号ＰＯＬが入力されるプリデコーダＰＤ１によって生成される。４入力１出力セレクタＳＥＬ４−１の４入力として階調電圧Ｖ０〜Ｖ３が順番に入力され、４入力１出力セレクタＳＥＬ４−２の４入力として階調電圧Ｖ４〜Ｖ７が順番に入力され、４入力１出力セレクタＳＥＬ４−３の４入力として階調電圧Ｖ８〜Ｖ１１が順番に入力され、４入力１出力セレクタＳＥＬ４−４の４入力として階調電圧Ｖ１２〜Ｖ１５が順番に入力される。
【００９０】
後段は、４入力１出力セレクタＳＥＬ４−５から構成され、初段の４入力１出力セレクタと同一の構成を有し、階調データの上位２ビットのデータに基づいて、初段の４入力１出力セレクタＳＥＬ４−１〜ＳＥＬ４−４の各選択出力のいずれかを選択する。４入力１出力セレクタＳＥＬ４−５の選択制御信号は、プリデコーダＰＤ１によって生成される。
【００９１】
図７では、階調データのビット数が「４」であるものとして示すが、階調データのビット数が「６」になると、トーナメント方式で構成されるＤＡＣは３段構成となる。
【００９２】
全ビット反転型では、階調データが「０００１」のとき正極性の期間では例えば信号経路ＰＳ１が選択され、負極性の期間では信号経路ＰＳ２が選択される。即ち、正極性の期間では階調電圧Ｖ１が選択され、負極性の期間ではＶ１４が選択される。従って、符号語間距離が「４」（＝Ｋ）の場合、ＤＡＣでは、正極性の期間で選択される信号経路と負極性の期間で選択される信号経路とが異なる。そのため、各信号経路の容量性のノードにおいて電荷の充放電が繰り返され、消費電流を増大させていた。
【００９３】
これに対して、本実施形態では、図５のように変換階調データを生成することで、ＤＡＣ５８では、少なくとも下位３（＝４−１）ビットのデータにより選択される信号経路が、正極性の期間と負極性の期間とで同一経路とすることができる。
【００９４】
図８に、いわゆるトーナメント方式で構成されたＤＡＣ５８において、本実施形態の変換階調データに基づいて選択される信号経路の一例を示す。
【００９５】
図８において、図７と同一部分には同一符号を付し、適宜説明を省略する。
【００９６】
図８のＤＡＣ５８は、４（＝Ｋ）ビットの階調データに対応して階調電圧Ｖ０〜Ｖ１５のいずれか１つを選択電圧ＶＰとして出力するものとする。４ビットの階調データが入力されるトーナメント方式のＤＡＣ５８では、２段で構成される複数の４入力１出力セレクタを含む。
【００９７】
初段は、４入力１出力セレクタＳＥＬ４−１〜ＳＥＬ４−４から構成され、各４入力１出力セレクタは同一の構成を有し、それぞれが階調データの下位２ビットのデータに基づいて１つの選択電圧を出力する。各４入力１出力セレクタの選択制御信号は、４ビットの変換階調データと極性反転信号ＰＯＬが入力されるプリデコーダＰＤ２によって生成される。４入力１出力セレクタＳＥＬ４−１の４入力として階調電圧Ｖ０〜Ｖ３が順番に入力され、４入力１出力セレクタＳＥＬ４−２の４入力として階調電圧Ｖ４〜Ｖ７が順番に入力される。また、図７と異なり、４入力１出力セレクタＳＥＬ４−３の４入力として階調電圧Ｖ１５〜Ｖ１２が順番に入力され、４入力１出力セレクタＳＥＬ４−４の４入力として階調電圧Ｖ１１〜Ｖ８が順番に入力される。
【００９８】
後段は、４入力１出力セレクタＳＥＬ４−５から構成され、初段の４入力１出力セレクタと同一の構成を有し、階調データの上位２ビットのデータに基づいて、初段の４入力１出力セレクタＳＥＬ４−１〜ＳＥＬ４−４の各選択出力のいずれかを選択する。４入力１出力セレクタＳＥＬ４−５の選択制御信号は、プリデコーダＰＤ２によって生成される。
【００９９】
図８では、階調データのビット数が「４」であるものとして示すが、階調データのビット数が「６」になると、トーナメント方式で構成されるＤＡＣ５８は３段構成となる。
【０１００】
本実施形態では、変換階調データが「０００１」のとき正極性の期間では例えば信号経路ＰＳ１が選択され、負極性の期間では信号経路ＰＳ３が選択される。即ち、正極性の期間では階調電圧Ｖ１が選択され、負極性の期間ではＶ１４が選択される。従って、符号語間距離が「４」（＝Ｋ）の場合、ＤＡＣ５８では、初段のすべての４入力１出力セレクタＳＥＬ４−１〜ＳＥＬ４−４において、正極性の期間で選択される信号経路と負極性の期間で選択される信号経路とが同一となる。従って、同じ階調を表示する限り、正極性の期間と負極性の期間では、初段の４入力１出力セレクタの各ノードにおける電荷の充放電が省略され、全ビット反転型に比べて消費電流を削減できるようになる。極性反転が行われるたびに、１ソース出力当たりでこのような消費電流の削減が行われるため、ソースドライバ３０全体の消費電流の削減量は著しい。
【０１０１】
なお、図８ではＤＡＣ５８がトーナメント方式であるものとして説明したが、いわゆるフルデコード方式であってもよい。フルデコードの入力対象のデータの符号語間距離が「Ｋ」より小さくなっている限り、全ビット反転型と比較して消費電流を削減できることは当業者にとっても明らかである。
【０１０２】
ところで、図６〜図８では、Ｌが「１」であるものとして説明したが、Ｌが２≦Ｌ≦Ｋであってもよい。
【０１０３】
図９に、本実施形態においてＫが「４」、Ｌが「２」の場合の変換データ生成回路９０の動作説明図を示す。
【０１０４】
図９では、階調データにより表される階調値（１０進数表示）に対して、正極性用の変換階調データ（２進数表示）と負極性用の変換階調データ（２進数表示）とを示している。また、図９では、極性反転駆動で行われていた全ビット反転型の階調データ（正極性用、負極性用）を、比較例として示している。
【０１０５】
本実施形態の変換データ生成回路９０は、階調データのＭＳＢのデータが「０」（広義には、第２のデータ）のとき、該階調データをそのまま変換階調データとして出力する。その一方、変換データ生成回路９０は、階調データのＭＳＢのデータが「１」（広義には、第１のデータ）のとき、変換前後の下位２（＝４−２）ビットのデータの符号語間距離が２（＝（４−２）≦３）となるように階調データの下位２（＝４−２）ビットのデータを変換した変換階調データを生成する。ＭＳＢが「１」で、例えば下位２ビットのデータが「００」のとき変換階調データの下位３ビットのデータが「１１」、下位２ビットのデータが「０１」のとき変換階調データの下位２ビットのデータが「１０」、・・・、下位２ビットのデータが「１１」のとき変換階調データの下位２ビットのデータが「００」となる。
【０１０６】
またソースドライバ３０は、負極性の期間では、変換階調データに対して変換前後の上位２（＝Ｌ）ビット（ＭＳＢ）の符号語間距離が２となるように変換階調データの上位２ビット（ＭＳＢ）を変換したデータに対応した階調信号に基づいてソース線を駆動する。ここで、符号語間距離は「２」に限定されるものではなく、ソースドライバ３０は、符号語間距離が１となるように変換階調データの上位２ビット（ＭＳＢ）を変換したデータに対応した階調信号に基づいてソース線を駆動してもよい。
【０１０７】
２ビットのデータの変換前後の符号語間距離を１とするためにはビット反転が必要となるため、本実施形態において、負極性用の変換階調データは、上位２ビットのビット反転を行うだけでよい。
【０１０８】
Ｌが「２」の場合でも、図８と同様にＤＡＣ５８をトーナメント方式で構成できる。例えば、図８と異なり、４入力１出力セレクタＳＥＬ４−３の４入力として階調電圧Ｖ１１〜Ｖ８が順番に入力され、４入力１出力セレクタＳＥＬ４−４の４入力として階調電圧Ｖ１５〜Ｖ１２が順番に入力される。
【０１０９】
こうすることで、初段の４入力１出力セレクタのうち少なくとも１つは正極性の期間でも負極性の期間でも同一経路の選択状態を維持できる。従って、同じ階調を表示する限り、全ビット反転型と比較して、初段の４入力１出力セレクタの各ノードにおける電荷の充放電量を削減できるので、消費電流を削減できるようになる。
【０１１０】
但し、本実施形態では、Ｌが「１」のときに符号語間距離が最小となるので、正極性の期間と負極性の期間とで電荷の充放電が行われるノード数を最小にでき、低消費電力化の効果が最も高く、Ｌが「１」であることが望ましい。
【０１１１】
なお、図６〜図９では、Ｋが「４」であるものとして説明したが、Ｋは「４」でなくてもよい。
【０１１２】
２．３  構成例
次に、図４のソースドライバ３０の要部の構成例について説明する。以下では、ＲＧＢの各色成分の階調データのビット数が「６」（＝Ｋ）、上位ビットのビット数が「１」（＝Ｌ）であるものとする。
【０１１３】
２．３．１  変換データ生成回路
図１０に、図４の変換データ生成回路９０の構成の概要を示す。
【０１１４】
変換データ生成回路９０は、Ｒ成分用変換データ生成回路９０Ｒ、Ｇ成分用変換データ生成回路９０Ｇ、Ｂ成分用変換データ生成回路９０Ｂを含み、各変換データ生成回路は同一構成を有している。
【０１１５】
Ｒ成分用変換データ生成回路９０ＲにはＲ成分用の６ビットの階調データＤＲ＜５：０＞が入力され、Ｒ成分用変換データ生成回路９０Ｒは６ビットの変換階調データＤＲＯ＜５：０＞を出力する。Ｇ成分用変換データ生成回路９０ＧにはＧ成分用の６ビットの階調データＤＧ＜５：０＞が入力され、Ｇ成分用変換データ生成回路９０Ｇは６ビットの変換階調データＤＧＯ＜５：０＞を出力する。Ｂ成分用変換データ生成回路９０ＢにはＢ成分用の６ビットの階調データＤＢ＜５：０＞が入力され、Ｂ成分用変換データ生成回路９０Ｂは６ビットの変換階調データＤＢＯ＜５：０＞を出力する。即ち、変換データ生成回路９０は、色成分毎に階調データを変換階調データに変換する。
【０１１６】
図１１に、図１０のＲ成分用変換データ生成回路９０Ｒの構成例の回路図を示す。
【０１１７】
図１１では、Ｒ成分用変換データ生成回路９０Ｒの構成例を示すが、Ｇ成分用変換データ生成回路９０Ｇ、Ｂ成分用変換データ生成回路９０Ｂも同様である。
【０１１８】
Ｒ成分用変換データ生成回路９０Ｒでは、Ｒ成分用の階調データＤＲ＜５：０＞のＭＳＢのデータであるＤＲ＜５＞が、ＤＲ＜４：０＞のビット毎に設けられたＥＸＯＲ（Exclusive OR：排他的論理和）回路に入力される。これにより、ＤＲ＜５＞が「０」のときＤＲ＜４：０＞が変換階調データＤＲＯ＜４：０＞として出力され、ＤＲ＜５＞が「１」のときＤＲ＜４：０＞のビット反転データが変換階調データＤＲＯ＜４：０＞として出力される。また、ＤＲ＜５＞は、そのまま変換階調データＤＲＯ＜５＞として出力される。
【０１１９】
このように、図６の正極性用の変換階調データが生成され、表示ＲＡＭ５２に格納される。
【０１２０】
２．３．２  ＤＡＣ
図４のＤＡＣ５８は、ソース出力毎にデコーダを有し、階調電圧の選択経路のインピーダンスの低減と効率的なレイアウト配置とを目的として、以下のようなトーナメント方式により構成できる。
【０１２１】
図１２に、図４のＤＡＣ５８を構成するデコーダの構成例を示す。
【０１２２】
図１２のデコーダは、（ａ＋ｂ＋ｃ）（ａ、ｂ、ｃは正の整数）ビットの変換階調データ（ディジタルデータ）の上位ａビットのデータに基づいて、該変換階調データの下位（ｂ＋ｃ）ビットのデータに対応して選択された複数の階調電圧（生成電圧）のいずれかの階調電圧が供給される階調電圧信号線（生成電圧信号線）と出力回路の入力とを電気的に接続する。以下では、ａが２、ｂが２、ｃが２であるものとして説明する。
【０１２３】
デコーダは、ｐ型セレクタＳＥＬｐと、ｎ型セレクタＳＥＬｎとを含む。ｐ型セレクタＳＥＬｐは、ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタのみのトランスミッションゲートにより構成される。ｎ型セレクタＳＥＬｐは、ｎ型ＭＯＳトランジスタのみのトランスミッションゲートにより構成される。
【０１２４】
ｐ型を第１導電型とするとｎ型を第２導電型ということができ、ｎ型を第１導電型とするとｐ型を第２導電型ということができる。以下でも同様である。
【０１２５】
そして、ｐ型セレクタＳＥＬｐとｎ型セレクタＳＥＬｎとは、相補的な関係にあるということができる。即ち、ｎ型ＭＯＳトランジスタのみのトランスミッションゲートで生じるｎ型ＭＯＳトランジスタの閾値電圧分の電圧降下を、ｐ型ＭＯＳトランジスタのみのトランスミッションゲートの出力で補う。またｐ型ＭＯＳトランジスタのみのトランスミッションゲートで生じるｐ型ＭＯＳトランジスタの閾値電圧分の電圧降下を、ｎ型ＭＯＳトランジスタのみのトランスミッションゲートの出力で補う。
【０１２６】
このようなｐ型セレクタＳＥＬｐは、ｐ型の第１のセレクタＳＥＬ１−１ｐを含む。ｎ型セレクタＳＥＬｎは、ｎ型の第１のセレクタＳＥＬ１−１ｎを含む。
【０１２７】
ｐ型の第１のセレクタＳＥＬ１−１ｐは、各ｐ型ＭＯＳトランジスタのゲートに変換階調データのａビットのデータに対応したゲート信号が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。図１２では、ａが２の場合を示し、各ｐ型ＭＯＳトランジスタのゲートに、ゲート信号ＸＳ９〜ＸＳ１２が供給されている。
【０１２８】
ｎ型の第１のセレクタＳＥＬ１−１ｎは、各ｎ型ＭＯＳトランジスタのゲートに変換階調データのａビットのデータに対応したゲート信号が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。図１２では、各ｎ型ＭＯＳトランジスタのゲートに、ゲート信号Ｓ９〜Ｓ１２が供給されている。
【０１２９】
そしてｐ型の第１のセレクタＳＥＬ１−１ｐを構成するｐ型ＭＯＳトランジスタのドレイン同士の接続ノードと、ｎ型の第１のセレクタＳＥＬ１−１ｎを構成するｎ型ＭＯＳトランジスタのドレイン同士の接続ノードとが電気的に接続される。
【０１３０】
デコーダでは、各第１のセレクタＳＥＬ１−１ｐ、ＳＥＬ１−１ｎを構成する複数のＭＯＳトランジスタの各ＭＯＳトランジスタのソースに、変換階調データの（ｂ＋ｃ）ビットのデータに対応して選択される複数の階調電圧のいずれかの階調電圧が供給される。図１２では、変換階調データの下位４ビットに対応して選択される複数の階調電圧Ｖ０〜Ｖ６３のうちの４つの階調電圧が、各第１のセレクタＳＥＬ１−１ｐ、ＳＥＬ１−１ｎに入力される。
【０１３１】
本実施形態では、各ＭＯＳトランジスタのゲート信号（図１２ではＳ９〜Ｓ１２、ＸＳ９〜ＸＳ１２）がプリデコーダによって生成される。
【０１３２】
以上のような構成により、デコーダは、各第１のセレクタＳＥＬ１−１ｐ、ＳＥＬ１−１ｎにより選択された階調電圧の電気的な経路が通過するトランジスタ数を削減する。
【０１３３】
以下、図１２に示すデコーダの詳細な構成例について説明する。
【０１３４】
まず、プリデコーダについて説明する。
【０１３５】
図１３に、プリデコーダの構成例を示す。
【０１３６】
このプリデコーダは、各デコーダに設けられる。６ビットの変換階調データＤＯ＜５＞〜ＤＯ＜０＞においては、上位ビット側がＤＯ＜５＞で、下位ビット側がＤＯ＜０＞である。変換階調データの１ビットをＤＯ＜ｘ＞（０≦ｘ≦５、ｘは整数）とするとＸＤＯ＜ｘ＞は、該ＤＯ＜ｘ＞の反転データである。
【０１３７】
このプリデコーダは、負極性（第２の極性）の駆動期間において変換階調データの最上位ビットのみを反転する最上位ビット反転回路ＭＩＮＶを含む。最上位ビット反転回路ＭＩＮＶは、極性反転信号ＰＯＬがＬレベルのとき、変換階調データＤＯ＜５：０＞のうち変換階調データＤＯ＜５＞のみを論理反転して、変換階調データＤＯＩ＜５＞を出力する。
【０１３８】
このプリデコーダは、ゲート信号Ｓ１〜Ｓ１２を生成する。ゲート信号Ｓ９〜Ｓ１２は、変換階調データの上位２（ａ＝２）ビットのデータに基づいて生成される。具体的には、ゲート信号Ｓ９〜Ｓ１２は、最上位ビット反転回路の出力データＤＯＩ＜５＞、変換階調データＤＯ＜４＞と、その反転データＸＤＯＩ＜５＞、ＸＤ＜４＞とに基づいて生成される。
【０１３９】
変換階調データＤＯ＜５＞（ＤＯＩ＜５＞）、ＤＯ＜４＞に対して、変換階調データＤＯ＜３＞〜ＤＯ＜０＞を変換階調データの下位４ビットのデータということができる。本実施形態では、該下位４ビットを、更に中位２ビットと該中位２ビットに対する下位２ビットとに分割している。
【０１４０】
ゲート信号Ｓ５〜Ｓ８は、変換階調データの中位２（ｂ＝２）ビットのデータに基づいて生成される。具体的には、ゲート信号Ｓ５〜Ｓ８は、変換階調データの中位２ビットのデータＤＯ＜３＞、ＤＯ＜２＞と、その反転データＸＤＯ＜３＞、ＸＤＯ＜２＞とに基づいて生成される。
【０１４１】
ゲート信号Ｓ１〜Ｓ４は、変換階調データの下位２（ｃ＝２）ビットのデータに基づいて生成される。具体的には、ゲート信号Ｓ１〜Ｓ４は、変換階調データの下位２ビットのデータＤＯ＜１＞、ＤＯ＜０＞と、その反転データＸＤＯ＜１＞、ＸＤＯ＜０＞とに基づいて生成される。
【０１４２】
ゲート信号ＸＳ１〜ＸＳ１２は、ゲート信号Ｓ１〜Ｓ１２をそれぞれ反転させた信号であり、図１３に示すプリデコーダで生成するようにしてもよい。
【０１４３】
図１４に、図１２のｐ型セレクタＳＥＬｐの構成例を示す。
【０１４４】
図１４に示すように、ｐ型の第１のセレクタＳＥＬ１−１ｐは、各ｐ型ＭＯＳトランジスタのゲートに変換階調データの上位２（＝ａ）ビットのデータに対応したゲート信号ＸＳ９〜ＸＳ１２が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。各ｐ型ＭＯＳトランジスタのドレイン同士の接続ノードの電圧が、階調電圧ＶＰとしてソース線駆動回路の出力回路を構成する演算増幅器の入力電圧となる。
【０１４５】
ｐ型セレクタＳＥＬｐは、更に４（＝２２）個のｐ型の第２のセレクタＳＥＬ４−１ｐ〜ＳＥＬ４−４ｐを含む。各第２のセレクタの構成は同一で、ｐ型の第１のセレクタＳＥＬ１−１ｐの構成と同一である。
【０１４６】
ｐ型の第２のセレクタＳＥＬ４−１ｐ〜ＳＥＬ４−４ｐのそれぞれは、各ｐ型ＭＯＳトランジスタのゲートに変換階調データの中位２（＝ｂ）ビットのデータに対応したゲート信号ＸＳ５〜ＸＳ８が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。そして、各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｐ型の第１のセレクタＳＥＬ１−１ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１４７】
ｐ型セレクタＳＥＬｐは、更に１６（＝２２＋２）個のｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−１６ｐを含む。各第３のセレクタの構成は同一で、ｐ型の第１のセレクタＳＥＬ１−１ｐの構成と同一である。
【０１４８】
ｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−１６ｐのそれぞれは、各ｐ型ＭＯＳトランジスタのゲートに変換階調データの下位２（＝ｃ）ビットのデータに対応したゲート信号ＸＳ１〜ＸＳ４が印加され、該各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｐ型ＭＯＳトランジスタを有する。そして、各ｐ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｐ型の第２のセレクタＳＥＬ４−１ｐ〜ＳＥＬ４−４ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１４９】
より具体的には、ｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−４ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−１ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｐ型の第３のセレクタＳＥＬ１６−５ｐ〜ＳＥＬ１６−８ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−２ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｐ型の第３のセレクタＳＥＬ１６−９ｐ〜ＳＥＬ１６−１２ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−３ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｐ型の第３のセレクタＳＥＬ１６−１３ｐ〜ＳＥＬ１６−１６ｐの該ノードが、ｐ型の第２のセレクタＳＥＬ４−４ｐを構成するｐ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１５０】
またｐ型の第３のセレクタＳＥＬ１６−１ｐを構成する各ｐ型ＭＯＳトランジスタのソースに、階調電圧Ｖ０〜Ｖ３それぞれが供給される。ｐ型の第３のセレクタＳＥＬ１６−２ｐを構成する各ｐ型ＭＯＳトランジスタのソースに、階調電圧Ｖ４〜Ｖ７それぞれが供給される。他のｐ型の第３のセレクタを構成する各ｐ型ＭＯＳトランジスタのソースにも同様に、図１４に示す階調電圧が供給される。
【０１５１】
図１５に、図１４の各ｐ型の第３のセレクタに供給される階調電圧の説明図を示す。
【０１５２】
図１４のｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−１６ｐは、それぞれ同一の構成を有している。そこで、ｐ型の第３のセレクタＳＥＬ１６−１ｐには、階調電位の高い順（又は低い順）に階調電圧Ｖ０〜Ｖ３がセレクタの各入力端子に供給され、ｐ型の第３のセレクタＳＥＬ１６−２ｐには、階調電圧の高い順（又は低い順）に階調電圧Ｖ４〜Ｖ７がセレクタの各入力端子に供給される。ｐ型の第３のセレクタＳＥＬ１６−３ｐ〜ＳＥＬ１６−８ｐも同様である。
【０１５３】
これに対して、ｐ型の第３のセレクタＳＥＬ１６−９ｐには、ｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−８ｐとは逆の順序で、階調電位の低い順（又は高い順）に階調電圧Ｖ６３〜Ｖ６０がセレクタの各入力端子に供給され、ｐ型の第３のセレクタＳＥＬ１６−１０ｐには、階調電圧の低い順（又は高い順）に階調電圧Ｖ５９〜Ｖ５６がセレクタの各入力端子に供給される。ｐ型の第３のセレクタＳＥＬ１６−１１ｐ〜ＳＥＬ１６−１６ｐも同様である。このように、全ビット反転型に対応したトーナメント方式のＤＡＣでは、ｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−１６ｐまで電位の高い順又は低い順に同じ順序で階調電圧が供給されるのに対し、図１４では図６の変換階調データに合わせて、ｐ型の第３のセレクタＳＥＬ１６−１ｐ〜ＳＥＬ１６−８ｐとｐ型の第３のセレクタＳＥＬ１６−９ｐ〜ＳＥＬ１６−１６ｐとの電位の順序が逆となっている。
【０１５４】
図１６に、図１２のｎ型セレクタＳＥＬｎの構成例を示す。
【０１５５】
図１６に示すように、ｎ型の第１のセレクタＳＥＬ１−１ｎは、各ｎ型ＭＯＳトランジスタのゲートに変換階調データの上位２（＝ａ）ビットのデータに対応したゲート信号Ｓ９〜Ｓ１２が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。各ｎ型ＭＯＳトランジスタのドレイン同士の接続ノードの電圧が、階調電圧ＶＰとしてソース線駆動回路の出力回路を構成する演算増幅器の入力電圧となる。
【０１５６】
ｎ型セレクタＳＥＬｎは、更に４（＝２２）個のｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎを含む。各第２のセレクタの構成は同一で、ｎ型の第１のセレクタＳＥＬ１−１ｎの構成と同一である。
【０１５７】
ｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎのそれぞれは、各ｎ型ＭＯＳトランジスタのゲートに変換階調データの２（＝ｂ）ビットのデータに対応したゲート信号Ｓ５〜Ｓ８が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。そして、各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｎ型の第１のセレクタＳＥＬ１−１ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１５８】
ｎ型セレクタＳＥＬｎは、更に１６（＝２２＋２）個のｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−１６ｎを含む。各第３のセレクタの構成は同一で、ｎ型の第１のセレクタＳＥＬ１−１ｎの構成と同一である。
【０１５９】
ｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−１６ｎのそれぞれは、各ｎ型ＭＯＳトランジスタのゲートに変換階調データの下位２（＝ｃ）ビットのデータに対応したゲート信号Ｓ１〜Ｓ４が印加され、該各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続される複数のｎ型ＭＯＳトランジスタを有する。そして、各ｎ型ＭＯＳトランジスタのドレイン同士が電気的に接続されるノードが、ｎ型の第２のセレクタＳＥＬ４−１ｎ〜ＳＥＬ４−４ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１６０】
より具体的には、ｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−４ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−１ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｎ型の第３のセレクタＳＥＬ１６−５ｎ〜ＳＥＬ１６−８ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−２ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｎ型の第３のセレクタＳＥＬ１６−９ｎ〜ＳＥＬ１６−１２ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−３ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。ｎ型の第３のセレクタＳＥＬ１６−１３ｎ〜ＳＥＬ１６−１６ｎの該ノードが、ｎ型の第２のセレクタＳＥＬ４−４ｎを構成するｎ型ＭＯＳトランジスタのソースのいずれかに電気的に接続される。
【０１６１】
またｎ型の第３のセレクタＳＥＬ１６−１ｎを構成する各ｎ型ＭＯＳトランジスタのソースに、階調電圧Ｖ０〜Ｖ３それぞれが供給される。ｎ型の第３のセレクタＳＥＬ１６−２ｎを構成する各ｎ型ＭＯＳトランジスタのソースに、階調電圧Ｖ４〜Ｖ７それぞれが供給される。他のｎ型の第３のセレクタを構成する各ｎ型ＭＯＳトランジスタのソースにも同様に、図１６に示す階調電圧が供給される。
【０１６２】
図１７に、図１６の各ｎ型の第３のセレクタに供給される階調電圧の説明図を示す。
【０１６３】
図１６のｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−１６ｎは、それぞれ同一の構成を有している。そこで、ｎ型の第３のセレクタＳＥＬ１６−１ｎには、階調電位の高い順（又は低い順）に階調電圧Ｖ０〜Ｖ３がセレクタの各入力端子に供給され、ｎ型の第３のセレクタＳＥＬ１６−２ｎには、階調電圧の高い順（又は低い順）に階調電圧Ｖ４〜Ｖ７がセレクタの各入力端子に供給される。ｎ型の第３のセレクタＳＥＬ１６−３ｎ〜ＳＥＬ１６−８ｎも同様である。
【０１６４】
これに対して、ｎ型の第３のセレクタＳＥＬ１６−９ｎには、ｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−８ｎとは逆の順序で、階調電位の低い順（又は高い順）に階調電圧Ｖ６３〜Ｖ６０がセレクタの各入力端子に供給され、ｎ型の第３のセレクタＳＥＬ１６−１０ｎには、階調電圧の低い順（又は高い順）に階調電圧Ｖ５９〜Ｖ５６がセレクタの各入力端子に供給される。ｎ型の第３のセレクタＳＥＬ１６−１１ｎ〜ＳＥＬ１６−１６ｎも同様である。このように、全ビット反転型に対応したトーナメント方式のＤＡＣでは、ｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−１６ｎまで電位の高い順又は低い順に同じ順序で階調電圧が供給されるのに対し、図１６では図６の変換階調データに合わせて、ｎ型の第３のセレクタＳＥＬ１６−１ｎ〜ＳＥＬ１６−８ｎとｎ型の第３のセレクタＳＥＬ１６−９ｎ〜ＳＥＬ１６−１６ｎとの電位の順序が逆となっている。
【０１６５】
図１８に、本実施形態と全ビット反転型の階調電圧の供給例の比較図を示す。
【０１６６】
図１８に示すように全ビット反転型でトーナメント方式のＤＡＣを構成する場合、電位の低い順（又は高い順）に階調電圧Ｖ０〜Ｖ６３を図１４又は図１６に示す各セレクタの入力端子に入力させる。これに対して、本実施形態では、階調電圧Ｖ３２〜Ｖ６３の配線を変更して、入力するセレクタを変更すると共に、電位の高い順（又は低い順）に階調電圧を供給すればよい。
【０１６７】
このように、少ない設計変更で、低消費電力を大幅に削減できるＤＡＣを提供でき、このＤＡＣを含むソースドライバ３０の低コスト化に寄与できるようになる。
【０１６８】
３．  電子機器
次に、本実施形態における液晶装置１０（ソースドライバ３０）が適用される電子機器について説明する。
【０１６９】
３．１  投写型表示装置
上述の液晶装置１０を用いて構成される電子機器として、投写型表示装置がある。
【０１７０】
図１９に、本実施形態における液晶装置１０が適用された投写型表示装置の構成例のブロック図を示す。
【０１７１】
投写型表示装置７００は、表示情報出力源７１０、表示情報処理回路７２０、表示駆動回路７３０（表示ドライバ）、液晶パネル７４０、クロック発生回路７５０及び電源回路７６０を含んで構成される。表示情報出力源７１０は、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）、光ディスク装置等のメモリ、画像信号を同調して出力する同調回路等を含み、クロック発生回路７５０からのクロック信号に基づいて、所定フォーマットの画像信号等の表示情報を表示情報処理回路７２０に出力する。表示情報処理回路７２０は、増幅・極性反転回路、相展開回路、ローテーション回路、ガンマ補正回路、或いはクランプ回路等を含むことができる。表示駆動回路７３０は、ゲートドライバ及びソースドライバを含んで構成され、液晶パネル７４０を駆動する。電源回路７６０は、上述の各回路に電力を供給する。
【０１７２】
図２０に、投写型表示装置の要部の概略構成図を示す。
【０１７３】
投写型表示装置は、光源８１０、ダイクロイックミラー８１３、８１４、反射ミラー８１５、８１６、８１７、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０、液晶光変調装置８２２、８２３、８２４、クロスダイクロイックプリズム８２５、投写レンズ８２６を含む。光源８１０は、メタルハライド等のランプ８１１とランプの光を反射するリフレクタ８１２とを含む。青色光・緑色光反射のダイクロイックミラー８１３は、光源８１０からの光束のうち赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー８１７で反射されて、赤色光用液晶光変調装置８２２に入射される。一方、ダイクロイックミラー８１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー８１４によって反射され、緑色光用液晶光変調装置８２３に入射される。一方、青色光は第２のダイクロイックミラー８１４も透過する。青色光に対しては、長い光路により光損失を防ぐため、入射レンズ８１８、リレーレンズ８１９、出射レンズ８２０を含むリレーレンズ系からなる導光手段８２１が設けられ、これを介して青色光が青色光用液晶光変調装置８２４に入射される。各光変調回路により変調された３つの色光はクロスダイクロイックプリズム８２５に入射する。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。以上のように、投写型表示装置の投写手段が構成される。この投写手段によって合成された光は、投写光学系である投写レンズ８２６によってスクリーン８２７に投写され、画像が拡大されて表示される。
【０１７４】
３．２  携帯電話機
また上述の液晶装置１０を用いて構成される電子機器として、携帯電話機がある。
【０１７５】
図２１に、本実施形態における液晶装置１０が適用された携帯電話機の構成例のブロック図を示す。図２１において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１７６】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
【０１７７】
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。
【０１７８】
表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。
【０１７９】
電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
【０１８０】
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。
【０１８１】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１８２】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。
【０１８３】
図２１では、ホスト９４０又は表示コントローラ３８が、階調データを供給する手段ということができる。
【０１８４】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１８５】
また本実施形態では、ソースドライバ３０が変換データ生成回路９０を含むものとして説明したが、これに限定されるものではなく、ホスト（図示せず）又は表示コントローラ３８が変換データ生成回路９０を含んでもよい。
【０１８６】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１８７】
【図１】本実施形態における液晶装置の構成の概要を示す図。
【図２】本実施形態における液晶装置の他の構成の概要を示す図。
【図３】図１又は図２のゲートドライバの構成例のブロック図。
【図４】図１又は図２のソースドライバの構成例のブロック図。
【図５】本実施形態における変換データ生成回路の動作説明図。
【図６】本実施形態においてＫが「４」、Ｌが「１」の場合の変換データ生成回路の動作説明図。
【図７】全ビット反転型で生成された階調データに基づいて選択される信号経路の一例を示す図。
【図８】本実施形態の変換階調データに基づいて選択される信号経路の一例を示す図。
【図９】本実施形態においてＫが「４」、Ｌが「２」の場合の変換データ生成回路の動作説明図。
【図１０】図４の変換データ生成回路の構成の概要を示す図。
【図１１】図１０のＲ成分用変換データ生成回路の構成例の回路図。
【図１２】図４のＤＡＣを構成するデコーダの構成例を示す図。
【図１３】プリデコーダの構成例の回路図。
【図１４】図１２のｐ型セレクタの構成例を示す図。
【図１５】図１４の各ｐ型の第３のセレクタに供給される階調電圧の説明図。
【図１６】図１２のｎ型セレクタの構成例を示す図。
【図１７】図１６の各ｎ型の第３のセレクタに供給される階調電圧の説明図。
【図１８】本実施形態と全ビット反転型の階調電圧の供給例の比較図。
【図１９】本実施形態における液晶装置が適用された投写型表示装置の構成例のブロック図。
【図２０】投写型表示装置の要部の概略構成図。
【図２１】本実施形態における液晶装置が適用された携帯電話機の構成例のブロック図。
【符号の説明】
【０１８８】
１０  液晶装置、  ２０  ＬＣＤパネル、  ３０  ソースドライバ、
３２  ゲートドライバ、  ３８  表示コントローラ、  ５０  Ｉ／Ｏバッファ、
５２  表示メモリ、  ５４  ラインラッチ、  ５６  階調電圧発生回路、
５８  ＤＡＣ、  ６０  ソース線駆動回路、  ６２  アドレス制御回路、
６４  ロウアドレスデコーダ、  ６６  カラムアドレスデコーダ、
６８  ラインアドレスデコーダ、  ９０  変換データ生成回路、
９０Ｂ  Ｂ成分用変換データ生成回路、  ９０Ｇ  Ｇ成分用変換データ生成回路、
９０Ｒ  Ｒ成分用変換データ生成回路、  １００、７６０  電源回路、
７００  投写型表示装置、  ７１０  表示情報出力源、  ７２０  表示情報処理装置、
７３０  表示駆動回路、  ７４０  液晶パネル、  ７５０  クロック発生回路、
８１０  光源、  ８１３、８１４  ダイクロイックミラー、
８１５、８１６、８１７  反射ミラー、  ８１８  入射レンズ、
８１９  リレーレンズ、  ８２０  出射レンズ、
８２２、８２３、８２４  液晶光変調装置、  ８２５  クロスダイクロイックプリズム、
８２６  投写レンズ、  ９００  携帯電話機、  ９１０  カメラモジュール、
９４０  ホスト、  ９５０  変復調部、  ９６０  アンテナ、  ９７０  操作入力部
【図１】
2009003101.tif 000003
【図２】
2009003101.tif 000004
【図３】
2009003101.tif 000005
【図４】
2009003101.tif 000006
【図５】
2009003101.tif 000007
【図６】
2009003101.tif 000008
【図７】
2009003101.tif 000009
【図８】
2009003101.tif 000010
【図９】
2009003101.tif 000011
【図１０】
2009003101.tif 000012
【図１１】
2009003101.tif 000013
【図１２】
2009003101.tif 000014
【図１３】
2009003101.tif 000015
【図１４】
2009003101.tif 000016
【図１５】
2009003101.tif 000017
【図１６】
2009003101.tif 000018
【図１７】
2009003101.tif 000019
【図１８】
2009003101.tif 000020
【図１９】
2009003101.tif 000021
【図２０】
2009003101.tif 000022
【図２１】
2009003101.tif 000023