(57)【要約】      （修正有）【課題】入力信号の立ち上がり／立ち下がり時間を改善し、セットアップ／ホールドタイムを増加することができるメモリモジュールと、そのメモリモジュールにアクセスする方法を提供する。【解決手段】メモリモジュールは複数のメモリサブモジュールと複数組の入力ピンを含む。各メモリモジュールは複数のメモリチップを含み、メモリチップは相互に直列接続されている。なお、複数組の入力ピンは複数のメモリサブモジュールとそれぞれ結合され、同様の入力信号を受信するために用いられる。前記各組の入力ピンは、前記複数の入力信号を対応するメモリサブモジュールに送信するために用いられる複数の入力ピンを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリモジュールであって、
直列接続される複数のメモリチップを備える複数のメモリサブモジュールと、
前記複数のメモリサブモジュールとそれぞれ結合され、同一の入力信号を受信するための複数組の入力ピンとを含み、前記各組の入力ピンは前記複数の入力信号を対応する前記メモリサブモジュールに送信するために用いられる、メモリモジュール。
【請求項２】
前記メモリサブモジュールの数量と入力ピンの数量はいずれも２である、請求項１に記載のメモリモジュール。
【請求項３】
前記各組の入力ピンは、対応するメモリサブモジュールの１枚のメモリチップのみに接続される、請求項１に記載のメモリモジュール。
【請求項４】
前記各組の入力ピンはそれぞれ２９本の入力ピンを含み、前記２９本の入力ピンは、２つのクロック信号と、１６のメモリアドレス入力信号と、３つのバンクアドレス入力信号と、１つのチップ選択信号と、１つの行アドレスストローブ信号と、１つの列アドレスストローブ信号と、１つの書き込み許可信号、１つのＯＤＴ（オンダイターミネーション）信号と、１つのクロックイネーブル信号（ＣＫＥ）と、１つの校正信号（ＺＱ）と、１つのリセット信号とを受信するために用いられる、請求項１に記載のメモリモジュール。
【請求項５】
前記複数の入力ピンは、
少なくとも６つの行アドレス信号を受信するための、少なくとも６本の行アドレス信号ピンと、
少なくとも５つの列アドレス信号を受信するための、少なくとも５本の列アドレス信号ピンとを含み、
前記各行アドレス信号の行アドレスコマンドパッケージの長さはクロック信号の複数のクロック周期に対応し、前記行アドレスコマンドパッケージは複数の行入力コマンドを含み、
前記各列アドレス信号の列アドレスコマンドパッケージの長さはクロック信号の複数のクロック周期に対応し、前記列アドレスコマンドパッケージは複数の列入力コマンドを含む、請求項１に記載のメモリモジュール。
【請求項６】
前記行アドレスコマンドパッケージの長さと列アドレスコマンドパッケージの長さはいずれもクロック信号の４クロック周期に対応し、前記行アドレスコマンドパッケージは４つの行入力コマンドを含み、前記列アドレスコマンドパッケージは４つの列入力コマンドを含む、請求項５に記載のメモリモジュール。
【請求項７】
前記行アドレス信号により伝送される少なくとも６つの行アドレスコマンドパッケージの行入力コマンドは、少なくとも４つのバンクアドレス設定情報と、１６のメモリアドレス設定情報と、４つのメモリ制御コマンド設定情報とを含み、前記４つのメモリ制御コマンド設定情報は復号してメモリ制御コマンドを生成するために用いられる、請求項６に記載のメモリモジュール。
【請求項８】
前記５つの列アドレス信号により伝送される少なくとも５つの列アドレスコマンドパッケージの列入力コマンドは、少なくとも４つのバンクアドレス設定情報と、１３のメモリアドレス設定情報を含む、請求項６に記載のメモリモジュール。
【請求項９】
前記５つの列アドレス信号により伝送される少なくとも５つの列アドレスコマンドパッケージの列入力コマンドは、少なくとも１つの書き込み許可入力コマンドと、１つの自動プリチャージ（ＡＰ）入力コマンドと、１つのバーストチョップ／バースト長（ＢＣ／ＢＬ）入力コマンドとを含む、請求項８に記載のメモリモジュール。
【請求項１０】
前記複数の入力ピンは、
行アドレスチップ選択信号を受信し、メモリチップを用いて複数の行アドレス信号を受信するための行アドレスチップ選択信号ピンと、
列アドレスチップ選択信号を受信し、メモリチップを用いて複数の列アドレス信号を受信するための列アドレスチップ選択信号ピンと、
２つのクロック信号をそれぞれ受信するための２本のクロック信号ピンと、
ＯＤＴ信号を受信するためのＯＤＴ信号ピンと、
ＣＫＥ信号を受信するためのＣＫＥ信号ピンと、
校正信号を受信するための校正信号ピンと、
リセット信号を受信するためのリセット信号ピンとを含む、請求項５に記載のメモリモジュール。
【請求項１１】
メモリモジュールにアクセスする方法であって、
前記メモリモジュールに、直列接続される複数のメモリチップを備える複数のメモリサブモジュールを設ける段階と、
前記メモリモジュールに、それぞれ同一の複数の入力信号を受信するための複数組の入力ピンを設ける段階と、
前記複数の入力信号を対応するメモリサブモジュールに送信する段階とを含む、メモリモジュールのアクセス方法。
【請求項１２】
前記メモリサブモジュールの数量と入力ピンの数量はいずれも２である、請求項１１に記載のメモリモジュールのアクセス方法。
【請求項１３】
前記方法は更に、
各メモリサブモジュールに対して、対応する入力ピンを通して複数の入力信号を当該メモリサブモジュールのメモリチップに送信する段階とを含む、請求項１１に記載のメモリモジュールのアクセス方法。
【請求項１４】
前記複数の入力信号は２９の入力信号を含み、前記２９の入力信号は、２つのクロック信号と、１６のメモリアドレス入力信号と、３つのバンクアドレス入力信号と、１つのチップ選択信号と、１つの行アドレスストローブ信号と、１つの列アドレスストローブ信号と、１つの書き込み許可信号、１つのＯＤＴ信号と、１つのＣＫＥ信号と、１つの校正信号（ＺＱ）と、１つのリセット信号を含む、請求項１１に記載のメモリモジュールのアクセス方法。
【請求項１５】
前記複数の入力信号は、
少なくとも６つの行アドレス信号と、
少なくとも５つの列アドレス信号とを含み、
前記各行アドレス信号の行アドレスコマンドパッケージの長さはクロック信号の複数のクロック周期に対応し、前記行アドレスコマンドパッケージは複数の行入力コマンドを含み、
前記各列アドレス信号の列アドレスコマンドパッケージの長さは前記クロック信号の複数のクロック周期に対応し、前記列アドレスコマンドパッケージは複数の列入力コマンドを含む、請求項１１に記載のメモリモジュールのアクセス方法。
【請求項１６】
前記行アドレスコマンドパッケージの長さと列アドレスコマンドパッケージの長さはいずれもクロック信号の４クロック周期に対応し、前記行アドレスコマンドパッケージは４つの行入力コマンドを含み、前記列アドレスコマンドパッケージは４つの列入力コマンドを含む、請求項１５に記載のメモリモジュールのアクセス方法。
【請求項１７】
前記６つの行アドレス信号の少なくとも６つの行アドレスコマンドパッケージの行入力コマンドは、少なくとも４つのバンクアドレス設定情報と、１６のメモリアドレス設定情報と、４つのメモリ制御コマンド設定情報とを含み、前記４つのメモリ制御コマンド設定情報は復号してメモリ制御コマンドを生成するために用いられる、請求項１６に記載のメモリモジュールのアクセス方法。
【請求項１８】
前記５つの列アドレス信号の少なくとも５つの列アドレスコマンドパッケージの列入力コマンドは、少なくとも４つのバンクアドレス設定情報と、１３のメモリアドレス設定情報を含む、請求項１６に記載のメモリモジュールのアクセス方法。
【請求項１９】
前記５つの列アドレス信号の少なくとも５つの列アドレスコマンドパッケージの列入力コマンドは、少なくとも１つの書き込み許可（ＷＥ）入力コマンドと、１つのＡＰ入力コマンドと、１つのＢＣ／ＢＬ入力コマンドとを含む、請求項１８に記載のメモリモジュールのアクセス方法。
【請求項２０】
前記複数の入力信号は、
メモリチップを用いて複数の行アドレス信号を受信するための行アドレスチップ選択信号と、
メモリチップを用いて複数の列アドレス信号を受信するための列アドレスチップ選択信号と、
２つのクロック信号と、
ＯＤＴ信号と、
ＣＫＥ信号と、
校正信号と、
リセット信号とを含む、請求項１５に記載のメモリモジュールのアクセス方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリモジュールに関し、特に入力信号の立ち上がり／立ち下がり時間を改善し、セットアップ／ホールドタイムを増加するメモリモジュールと、そのメモリモジュールにアクセスする方法に関する。
【背景技術】
【０００２】
図１を参照する。図１は従来のＤＩＭＭ（デュアルインラインメモリモジュール）１００を表す説明図である。図１に示すように、ＤＩＭＭ１００は８枚のメモリチップ１１０＿１−１１０＿８を含み、メモリチップごとに２９本の入力ピンが含まれる。ＤＩＭＭ１００の動作については、図１に示すように、コントローラ１２０で２９の入力信号を生成し、入力ピン（図示せず）を通してメモリチップ１００＿１に入力してから、メモリチップ１１０＿２、１１０＿３、…１１０＿８に順次送信する。しかし、後段のメモリチップ（例えば１１０＿７、１１０＿８）の入力信号の立ち上がり時間と立ち下がり時間は、前段のメモリチップの等価ＲＬＣ（抵抗器／インデューサ／キャパシター）による信号減衰効果により増加し、入力信号のセットアップタイムとホールドタイムはそれにより減少する。
【０００３】
図２を参照する。図２はメモリチップ１１０＿１−１１０＿８の入力信号のアイパターンである。図２に示すように、後段のメモリチップはアイ幅がより狭い。メモリチップ１１０＿８のアイ幅は９１９ピコ秒（ｐｓ）で、メモリチップ１１０＿１のアイ幅（１０５７ｐｓ）よりはるかに少ない。したがって、高周波の入力信号をバックエンドメモリチップに入力するとき、セットアップタイムの不足により信号が不安定になり、データ解釈の誤り率が高くなることもある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的の１つは、前記問題を解決するために、入力信号の立ち上がり／立ち下がり時間を改善し、セットアップ／ホールドタイムを増加することができるメモリモジュールと、そのメモリモジュールにアクセスする方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一実施例ではメモリモジュールを提供する。当該メモリモジュールは複数のメモリサブモジュールと複数組の入力ピンを含む。各メモリモジュールは複数のメモリチップを含み、メモリチップは相互に直列接続されている。なお、複数組の入力ピンは複数のメモリモジュールとそれぞれ結合され、同一の入力信号を受信するために用いられる。前記各組の入力ピンは、前記複数の入力信号を対応するメモリサブモジュールに送信するために用いられる。各組の入力ピンはそれぞれ２９本の入力ピンを含み、この２９本の入力ピンは、２つのクロック信号と、１６のメモリアドレス入力信号と、３つのバンクアドレス入力信号と、１つのチップ選択信号と、１つの行アドレスストローブ信号と、１つの列アドレスストローブ信号と、１つの書き込み許可信号、１つのＯＤＴ（オンダイターミネーション）信号と、１つのクロックイネーブル信号（ＣＫＥ）と、１つの校正信号（ＺＱ）と、１つのリセット信号とを受信するために用いられる。
【０００６】
本発明の他実施例ではメモリモジュールを提供する。当該メモリモジュールは複数のメモリサブモジュールと複数組の入力ピンを含む。各メモリモジュールは複数のメモリチップを含み、メモリチップは相互に直列接続されている。なお、複数組の入力ピンは複数のメモリモジュールとそれぞれ結合され、同一の入力信号を受信するために用いられる。前記各組の入力ピンは、前記複数の入力信号を対応するメモリモジュールに送信するために用いられる。各組の入力ピンは少なくとも１９本の入力ピンを含み、この１９本の入力ピンは、少なくとも６つの行アドレス信号と、少なくとも５つの列アドレス信号と、１つの行アドレスチップ選択信号と、１つの列アドレスチップ選択信号と、２つのクロック信号と、１つのＯＤＴ信号と、１つのＣＫＥ信号と、１つの校正信号（ＺＱ）と、１つのリセット信号とを受信するために用いられる。
【０００７】
本発明の他実施例では、メモリモジュールにアクセスする方法を提供する。当該方法は、メモリモジュールに、直列接続された複数のメモリチップを備える複数のメモリサブモジュールを設ける段階と、メモリモジュールに、それぞれ同一の入力信号を受信するための複数組の入力ピンを設ける段階と、前記複数の入力信号を対応するメモリサブモジュールに送信する段階とを含む。前記入力信号は、２つのクロック信号と、１６のメモリアドレス入力信号と、３つのバンクアドレス入力信号と、１つのチップ選択信号と、１つの行アドレスストローブ信号と、１つの列アドレスストローブ信号と、１つの書き込み許可信号、１つのＯＤＴ信号と、１つのＣＫＥ信号と、１つの校正信号（ＺＱ）と、１つのリセット信号を含む。
【０００８】
本発明の他実施例では、メモリモジュールにアクセスする方法を提供する。当該方法は、メモリモジュールに、直列接続される複数のメモリチップを備える複数のメモリサブモジュールを設ける段階と、メモリモジュールに、それぞれ同一の入力信号を受信するための複数組の入力ピンを設ける段階と、前記複数の入力信号を対応するメモリサブモジュールに送信する段階とを含む。前記入力ピンは少なくとも１９本の入力ピンを含み、この１９本の入力ピンは、少なくとも６つの行アドレス信号と、少なくとも５つの列アドレス信号と、１つの行アドレスチップ選択信号と、１つの列アドレスチップ選択信号と、２つのクロック信号と、１つのＯＤＴ信号と、１つのＣＫＥ信号と、１つの校正信号（ＺＱ）と、１つのリセット信号とを受信するために用いられる。
【０００９】
本発明によるメモリモジュールとメモリモジュールにアクセスする方法では、入力信号の立ち上がり／立ち下がり時間とセットアップ／ホールドタイムを改善し、データ解釈の誤り率を減少することができる。
【発明を実施するための最良の形態】
【００１０】
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照して以下に説明する。
【００１１】
図３を参照する。図３は本発明の一実施例によるメモリモジュールを表す説明図である。図３に示すように、メモリモジュール３００は２つのメモリサブモジュール３０２＿１、３０２＿２と、第一組の入力ピン３０４＿１と、第二組の入力ピン３０４＿２を含む（もっともこれに限らない）。前記メモリサブモジュール３０２＿１は、複数のメモリチップ３１０＿１−３１０＿４を含み、前記メモリサブモジュール３０２＿２は、複数のメモリチップ３１０＿５−３１０＿８を含む。メモリチップはそれぞれ２９本の入力ピンを備える。メモリチップ３１０＿１−３１０＿４は相互に直列接続され、メモリチップ３１０＿５−３１１＿８も同様に相互に直列接続されている。また、第一組と第二組の入力ピン３０４＿１、３０４＿２はそれぞれ２９本の入力ピンを含み、メモリチップ３１０＿４、３１０＿５にそれぞれ接続されている。
【００１２】
メモリモジュール３００の動作については、図３に示すように、コントローラ３２０で第一組の入力信号を生成し、第一組の入力ピン３０４＿１を通してメモリチップ３１０＿４に入力してから、メモリチップ３１０＿３、３１０＿２、３１０＿１に順次送信する。同じく、コントローラ３２０で第二組の入力信号を生成し、第二組の入力ピン３０４＿２を通してメモリチップ３１０＿５に入力してから、メモリチップ３１０＿６、３１０＿７、３１０＿８に順次送信する。第一組の入力信号は第二組の入力信号と同一で、それぞれ２９の入力信号を含む。２９の入力信号は２つのクロック信号と、１６のメモリアドレス入力信号と、３つのバンクアドレス信号と、１つのチップ選択信号と、１つの行アドレスストローブ信号と、１つの列アドレスストローブ信号と、１つの書き込み許可信号、１つのクロックイネーブル信号（ＣＫＥ）と、１つのＯＤＴ（オンダイターミネーション）信号と、１つの校正信号（ＺＱ）と、１つのリセット信号を含む。
【００１３】
前記ＤＩＭＭ１００と比べて、メモリモジュール３００の各組の入力信号は４枚のメモリチップにのみ送信される。図２に示すＤＩＭＭ１００の測定結果を例にすれば、メモリモジュール３００のメモリチップ３１０＿１、３１０＿８のアイ幅は１００４ｐｓである。アイ幅９１９ｐｓの前記ＤＩＭＭ１００のメモリチップ１１０＿８と比べて、本発明はメモリチップの入力信号の品質を確実に改善し、データ解釈の誤り率を減少することができる。
注意すべきは、前掲メモリサブモジュールの数量と入力ピン組の数量は本発明の一実施例に過ぎない。実際、メモリサブモジュールの数量と入力ピン組の数量は設計者の意図により変更することができ、かかる設計はいずれも本発明の範囲に属する。
【００１４】
しかし、前記メモリモジュール３００はメモリチップの入力信号の品質を改善することができるが、２組の入力ピン、つまり５８本の入力ピンを含まなければならない。したがって、ＤＩＭＭのレイアウト設計はＰＣＢ（プリント回路基板）のサイズ上の制約により困難となる。この問題を解決するために、本発明は更に以下のようなメモリモジュールを提供する。図４を参照する。メモリモジュール４００は２つのメモリサブモジュール４０２＿１、４０２＿２と、第一組の入力ピン４０４＿１と、第二組の入力ピン４０４＿２を含む。前記メモリサブモジュール４０２＿１は、複数のメモリチップ４１０＿１−４１０＿４を含み、前記メモリサブモジュール４０２＿２は、複数のメモリチップ４１０＿５−４１０＿８を含む。メモリチップはそれぞれ１９本の入力ピンを備える。メモリチップ４１０＿１−４１０＿４は相互に直列接続され、メモリチップ４１０＿５−４１０＿８も同様に相互に直列接続されている。また、第一組と第二組の入力ピン４０４＿１、４０４＿２はそれぞれ１９本の入力ピンを含み、メモリチップ４１０＿４、４１０＿５にそれぞれ接続されている。本発明では、この１９本の入力ピンは、６本の行アドレス信号ピンと、５本の列アドレス信号ピンと、１本の行アドレスチップ選択信号ピンと、１本の列アドレスチップ選択信号ピンと、２本のクロック信号ピンと、１本のＯＤＴ信号ピンと、１本のＣＫＥ信号ピンと、１本の校正信号ピンと、１本のリセット信号ピンとを含む。
【００１５】
メモリモジュール４００の動作については、図４に示すように、コントローラ４２０で第一組の入力信号を生成し、第一組の入力ピン４０４＿１を通してメモリチップ４１０＿４に入力してから、メモリチップ４１０＿３、４１０＿２、４１０＿１に順次送信する。同じく、コントローラ４２０で第二組の入力信号を生成し、第二組の入力ピン４０４＿２を通してメモリチップ４１０＿５に入力してから、メモリチップ４１０＿６、４１０＿７、４１０＿８に順次送信する。第一組の入力信号は第二組の入力信号と同一で、それぞれ１９の入力信号を含む。１９の入力信号は６つの行アドレス信号と、５つの列アドレス信号と、１つの行アドレスチップ選択信号と、１つの列アドレスチップ選択信号と、２つのクロック信号と、１つのＯＤＴ信号と、１つのＣＫＥ信号と、１つの校正信号と、１つのリセット信号とを含む。
【００１６】
図５を参照する。図５は本発明の一実施例による６つの行アドレス信号を表す説明図である。図５に示すように、各行アドレス信号（ＲｏｗＡｄｒ０−ＲｏｗＡｄｒ５）の行アドレスコマンドパッケージの長さはクロック信号ＣＬＫの４クロック周期に対応し、行アドレスコマンドパッケージは４つの行入力コマンドを含む。したがって、６つの行アドレス信号の６つの行アドレスコマンドパッケージは、合わせて２４の行入力コマンドを含む。本実施例では、この２４の行入力コマンドは４つのバンクアドレス設定情報ＢＡ０−ＢＡ３と、１６のメモリアドレス設定情報Ａ０−Ａ１５と、４つのメモリ制御コマンド設定情報ＣＭＤ０−ＣＭＤ３を含む。前記４つのバンクアドレス設定情報ＢＡ０−ＢＡ３は従来のＤＤＲ  ＳＤＲＡＭ（ダブルデータレート・シンクロナスダイナミックランダムアクセスメモリ）構造のバンクアドレス入力信号ＢＡ０−ＢＡ３に代わるものとして、１６のメモリアドレス設定情報Ａ０−Ａ１５は従来のＤＤＲ  ＳＤＲＡＭ構造のメモリアドレス入力信号Ａ０−Ａ１５に代わるものとして利用される。そのほか、４つのメモリ制御コマンド設定情報ＣＭＤ０−ＣＭＤ３は復号され複数のメモリ制御コマンドを生成する。メモリ制御コマンドは起動コマンド、プリチャージコマンド、リフレッシュコマンド、モードレジスタセット（ＭＲＳ）コマンド、自己リフレッシュエントリー（ＥＲＳ）コマンド、パワーダウンエントリーコマンド、ＺＱ校正長／ＺＱ校正短（ＺＱＣＬ／ＺＱＣＳ）信号等を含む。
【００１７】
図６を参照する。図６は本発明の一実施例による５つの列アドレス信号を表す説明図である。図６に示すように、各列アドレス信号（ＣｏｌＡｄｒ０−ＣｏｌＡｄｒ４）の列アドレスコマンドパッケージの長さはクロック信号ＣＬＫの４クロック周期に対応し、列アドレスコマンドパッケージは４つの列入力コマンドを含む。したがって、５つの列アドレス信号の５つの列アドレスコマンドパッケージは、合わせて２０の列入力コマンドを含む。この２０の行入力コマンドは４つのバンクアドレス設定情報ＢＡ０−ＢＡ３と、１３のメモリアドレス設定情報Ａ０−Ａ１２と、１つの書き込み許可（ＷＥ）入力コマンドと、１つの自動プリチャージ（ＡＰ）入力コマンドと、１つのバーストチョップ４／バースト長８（ＢＣ４／ＢＬ８）入力コマンドとを含む。前記４つのバンクアドレス設定情報ＢＡ０−ＢＡ３は従来のＤＤＲ  ＳＤＲＡＭ構造のバンクアドレス入力信号ＢＡ０−ＢＡ３に代わるものとして、１３のメモリアドレス設定情報Ａ０−Ａ１２は従来のＤＤＲ  ＳＤＲＡＭ構造のメモリアドレス入力信号Ａ０−Ａ１５に代わるものとして利用される。
【００１８】
注意すべきは、前記６つの行アドレス信号の６つの行アドレスコマンドパッケージの入力コマンドは本発明を説明するために用いられるに過ぎない。実際、本発明によるメモリチップの動作に影響せずに、図５に示す２４の行入力コマンドと図６に示す２０の列入力コマンドを再編成することができる。例えば、いずれか２つの行入力コマンドの位置を交換するか、またはいずれか２つの列入力コマンドの位置を交換することができる。他実施例として、行入力コマンドの位置を交替するか、または列入力コマンドの位置を交替することができる。また、前記行アドレス信号（ＲｏｗＡｄｒ０−ＲｏｗＡｄｒ５）の数量、前記列アドレス信号（ＣｏｌＡｄｒ０−ＣｏｌＡｄｒ４）の数量、及び前記バンクアドレス設定情報（ＢＡ０−ＢＡ３）の数量は、いずれも本発明を説明するために用いられるに過ぎない。実際、メモリの記憶容量が増加すれば（例えばメモリアドレス設定情報の数量が増加するか、またはバンクの数量が増加すれば）、７つ以上の行アドレス信号、または６つ以上の列アドレス信号を用いることができる。例えば、第一組と第二組の入力ピンに行アドレス信号ピンと列アドレス信号ピンを追加することができる。追加の行アドレス信号ピンは行アドレス信号ＲｏｗＡｄｒ６の受信に用いられ、追加の列アドレス信号ピンは列アドレス信号ＣｏｌＡｄｒ５の受信に用いられ、行アドレス信号ＲｏｗＡｄｒ６の行アドレスコマンドパッケージは２つのバンクアドレス設定情報ＢＡ４、ＢＡ５と２つのメモリアドレス設定情報Ａ１６、Ａ１７を含み、列アドレス信号ＣｏｌＡｄｒ５の列アドレスコマンドパッケージは２つのバンクアドレス設定情報ＢＡ４、ＢＡ５と２つのメモリアドレス設定情報Ａ１３、Ａ１４を含む。
【００１９】
また、行アドレスチップ選択信号は行アドレス信号を受信するようにメモリチップをイネーブルするために用いられ、列アドレスチップ選択信号は列アドレス信号を受信するようにメモリチップをイネーブルするために用いられる。行アドレスチップ選択信号と列アドレスチップ選択信号がイネーブル状態であれば、メモリチップは行アドレス信号または列アドレス信号を受信する。
【００２０】
前述のように、メモリモジュール４００の各組の入力ピンはそれぞれ１９本の入力ピンを含む。したがって、２組の入力ピンは合わせて３８本の入力ピンを含む。５８本の入力ピンを備える図３に示す従来のメモリモジュール３００と比べて、メモリモジュール４００は入力ピンを数多く設置しなくてもメモリチップの入力信号の品質を改善することができ、ＤＩＭＭのレイアウト設計はＰＣＢのサイズ上の制約にもかかわらず容易になる。
【００２１】
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【図面の簡単な説明】
【００２２】
【図１】従来のＤＩＭＭを表す説明図である。
【図２】図１のメモリチップ１１０＿１−１１０＿８の入力信号のアイパターンである。
【図３】本発明の一実施例によるメモリモジュールを表す説明図である。
【図４】本発明の他実施例によるメモリモジュールを表す説明図である。
【図５】本発明の一実施例による６つの行アドレス信号を表す説明図である。
【図６】本発明の一実施例による５つの列アドレス信号を表す説明図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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