(57)【要約】【課題】発光サイリスタのゲート端子電位を過剰に低下させることなく、無効なゲート電流を削減して発光出力の増加を図る。【解決手段】発光サイリスタｄ１を駆動するバッファ回路１０１に、ＰＭＯＳトランジスタ１１２、１１３を設ける。サイリスタｄ１を発光させる場合、ＰＭＯＳトランジスタ１１２はオフ、ＰＭＯＳトランジスタ１１３はオンとなって、発光サイリスタｄ１のゲート端子Ｇの電位はＰＭＯＳトランジスタの閾値電圧Ｖｔに略等しい電位になる。これにより、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れる電流Ｉｋ２、Ｉｋ１となって、ゲート端子からバッファ回路１０１を介してグランドへ至る電流Ｉｇは生じない。【選択図】図８
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【特許請求の範囲】
【請求項１】
第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる発光装置において、
前記制御回路は、発光時に前記第２端子に発生する電圧より高い電圧を前記第３端子に印加することを特徴とする発光装置。
【請求項２】
前記制御回路は、第１導電型からなる第１、第２のスイッチ素子を有し、前記第１のスイッチ素子の第１端子は電源と接続され、前記第２のスイッチ素子の第２端子はグランドと接続され、前記第１のスイッチ素子の第２端子と前記第２のスイッチ素子の第１端子とが接続されて前記発光素子の前記第３端子と接続されるバッファ回路である請求項１記載の発光装置。
【請求項３】
前記制御回路は、第１導電型からなる第１、第２のスイッチ素子と、第２導電型からなる第３のスイッチ素子とを有し、前記第１のスイッチ素子の第１端子は電源と接続され、前記第３のスイッチ素子の第１端子はグランドと接続され、前記第２のスイッチ素子の第１端子と前記第１のスイッチ素子の第２端子とが接続され、前記第２のスイッチ素子の第２端子は前記第３のスイッチ素子の第２端子と接続され、前記第２のスイッチ素子の第１端子と前記発光素子の前記第３端子と接続される請求項１記載の発光装置。
【請求項４】
前記制御回路により前記第３端子に印加される電圧は前記第１導電型スイッチ素子の閾値電圧である請求項２又は３記載の発光装置。
【請求項５】
第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドにおいて、
前記制御回路は、発光時に前記第２端子に発生する電圧より高い電圧を前記第３端子に印加することを特徴とする光プリントヘッド。
【請求項６】
第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドを有する画像形成装置において、
前記制御回路は、発光時に前記第２端子に発生する電圧より高い電圧を前記第３端子に印加することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ状の発光素子を駆動するための発光装置、該発光装置を有する光プリントヘッド並びに画像形成装置に関する。
【背景技術】
【０００２】
従来の画像形成装置、例えば電子写真プリンタにおいては、帯電した感光体ドラムをプリント情報に応じて選択的に光照射して静電潜像を形成し、該静電潜像にトナーを付着させて現像を行ってトナー像を形成し、該トナー像を用紙に転写し、定着させるようになっている。このような電子写真プリンタでは、光源として発光ダイオード（ＬＥＤ）のほかに、発光サイリスタを用いたものが知られている。
【０００３】
光源に発光ダイオードを用いたものでは、駆動回路により直接アノード端子とカソード端子間に電流を流すか否かにより、発光／非発光の状態を切り替えるのに対し、発光サイリスタを用いたものでは、アノード端子とカソード端子間に電圧をかけておき、駆動回路によりゲート端子に印加する電圧を変化させて発光／非発光の状態を切り替えるようにしている。このような発光サイリスタを用いた画像形成装置を開示するものとして、例えば、特開２００７−８１０８１号公報が挙げられる。従来の発光サイリスタを用いた画像形成装置の駆動回路について、以下、図面を用いて説明する。
【０００４】
図１３は従来の光プリントヘッドを示す回路図である。図１３において、光プリントヘッド１９には、シフトレジスタ３０が設けられ、シフトレジスタ３０にはフリップフロップ回路３１〜３８およびバッファ回路４１〜４８が設けられている。またｄ１〜ｄ８は発光サイリスタであり、発光サイリスタｄ１〜ｄ８はアノード、カソード、ゲートの３つの端子を備えている。
【０００５】
光プリントヘッド１９は、Ｄ、ＳＩ、ＳＣＫの３個の入力信号端子を備えられており、ＳＩはシフトレジスタ３０へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子、Ｄは各発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。シリアルデータ入力端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力端子と接続される一方で、バッファ回路４１の入力端子とも接続される。
【０００６】
バッファ回路４１の出力はシフトレジスタ３０のＱ１出力となっていて、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタのＱ２〜Ｑ８についても同様である。シフトレジスタ３０のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド１９のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。
【０００７】
図１４は駆動回路を示す回路図で、図１３に示す複数の発光サイリスタのうち１つの素子についての駆動回路を示す。図１４（ａ）は図１３に示す回路のうちフリップフロップ回路３１、バッファ回路４１、発光サイリスタｄ１を抜き出して示す。図中に矢印にてアノード電流Ｉａ、カソード電流Ｉｋを示し、破線矢印にてゲート電流Ｉｇの流れる経路を示している。図１４（ｂ）は図１４（ａ）と対応する図であり、バッファ回路４１の内部および発光サイリスタｄ１の内部の構成を示している。
【０００８】
図１４（ｂ）において、破線で示すバッファ回路４１は、ＰＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２とで構成される第１のインバータと、ＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４とで構成される第２のインバータとを縦続に接続してなる。また図１４（ｂ）に示す一点鎖線で囲まれたｄ１は前述した発光サイリスタである。サイリスタは良く知られているように、Ｐ型半導体層とＮ型半導体層とを交互に積層してＰＮＰＮ構造としたものであり、その等価回路は図１４（ｂ）に示すように、ＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタｄ１のアノード端子に相当し、ＰＮＰトランジスタ６１のベースがサイリスタｄ１のゲート端子に対応しており、該ゲート端子はＮＰＮトランジスタ６２のコレクタとも接続される。またＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタｄ１のカソード端子に相当するものであって、グランドと接続されている。
【０００９】
発光サイリスタｄ１を発光させる場合、フリップフロップ回路３１のＱ出力はＬｏｗレベルとされる。このとき、バッファ回路４１のＰＭＯＳトランジスタ５１はオン、ＮＭＯＳトランジスタ５２はオフとなって第１のインバータ出力はＨｉｇｈレベルとなる。またこのとき、ＰＭＯＳトランジスタ５３はオフ、ＮＭＯＳトランジスタ５４はオンとなって、第２のインバータ回路の出力はＬｏｗレベルとなる。
【００１０】
次いで、Ｄ信号電位が上昇してサイリスタｄ１がオンとなる場合を考えよう。このとき、図１４（ｂ）の破線矢印にて経路を示すように、ゲート電流Ｉｇが流れる。このゲート電流Ｉｇは、ＰＮＰトランジスタ６１のベース電流に相当するものであり、この電流によりＰＮＰトランジスタ６１はオン状態へと遷移する。これに伴い、一点鎖線矢印にて示すように、ＰＮＰトランジスタ６１にはコレクタ電流を生じ、該コレクタ電流はＮＰＮトランジスタ６２のベースへと流入し、図中Ｉｋ１として示す電流を生じる。この電流によりＮＰＮトランジスタ６２はオンしてコレクタ電流Ｉｋ２を生じる。このコレクタ電流Ｉｋ２は、ＰＮＰトランジスタ６１のベースを流れることになって該ＰＮＰトランジスタ６１のオン状態をいっそう確かなものとする。
【００１１】
発光サイリスタｄ１の動作はそのアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタｄ１の発光時にはＮＰＮトランジスタ６２はオン状態となっていて、そのコレクタ・エミッタ間電圧はＶｃｅとなっている。このコレクタ・エミッタ間電圧は素子の物理的形状やＮＰＮトランジスタ６２のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と呼ばれ、典型的な例では０．２Ｖ〜０．８Ｖである。
【００１２】
一方、このときの発光サイリスタｄ１のゲート電位はＬｏｗレベルであって、端子Ｄを介して駆動されるアノード電流の一部はゲート電流Ｉｇとなってバッファ回路４１を介してグランド側へと流れる。ここで仮想的に、バッファ回路４１の出力とサイリスタｄ１のゲート端子間の接続を一旦切り離して考えることにすると、ＮＭＯＳトランジスタ５４のオン状態において、その駆動能力と前記ゲート電流Ｉｇとで定まる出力電圧ＶｏＬが前記コレクタ・エミッタ間飽和Ｖｃｅ（ｓａｔ）よりも小さい場合には、サイリスタｄ１のアノード電流のうちゲート端子を介してＮＭＯＳトランジスタ５４側へ流出する電流Ｉｇの割合が増し、ＮＰＮトランジスタ６２のコレクタ電流Ｉｋ２やＰＮＰトランジスタ６１のコレクタ電流Ｉｋ１の割合が減少することになる。
【００１３】
前述したように、サイリスタを構成するＮＰＮトランジスタ６２のコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の典型例は０．２Ｖ〜０．８Ｖである。これに対して、バッファ回路４１のＰＭＯＳトランジスタ５３とＮＭＯＳトランジスタ５４とで構成されるインバータ回路の出力は、電源電圧ＶＤＤに略等しい値からグランド電位（０Ｖ）に略等しい電位の間を遷移する。この結果、ＮＭＯＳトランジスタ５４の駆動能力はＮＰＮトランジスタ６２の駆動能力よりも大きいことになり、サイリスタｄ１のアノード端子から供給される駆動電流の多くはＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側ではなく、サイリスタｄ１のゲート端子を介してＮＭＯＳトランジスタ５４側へ流れてしまうことになる。
【特許文献１】特開２００７−８１０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
発光サイリスタの駆動に伴い、ゲート駆動を行うバッファ回路の駆動能力がサイリスタを構成するＮＰＮトランジスタの駆動能力よりも大きい場合、発光サイリスタの発光駆動のためにアノード端子から供給される駆動電流の一部がゲート端子を介して流出してしまい、本来のアノード・カソード間電流が減少してしまうことで発光パワーは減少してしまう。
【００１５】
また、ゲート駆動を行うバッファ回路の駆動能力を適切に設定したとしても、プリンタの印刷動作に伴い電源電圧ＶＤＤが多少変動することは不可避であり、これによって発光サイリスタの駆動能力は変動してしまい、発光サイリスタの発光パワーも変化して、これを用いるプリンタの印刷品位が著しく低下することになるという問題がある。
【００１６】
本発明は、上記課題を解決して、発光サイリスタのゲート端子電位を過剰に低下させることなく、無効なゲート電流を削減して発光出力の増加を図ることができる駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【００１７】
また本発明は、ゲート電流を削減することにより、電源電圧や周囲温度等によるゲート電流の変動を小さくし、以って駆動電流の変動を小さくしてプリンタ印刷結果に生じる濃度むらを無くすことを可能とする駆動回路、光プリントヘッドおよび画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために本発明の発光装置は、第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる発光装置において、前記制御回路は、発光時に前記第２端子に発生する電圧より高い電圧を前記第３端子に印加することを特徴とするものである。
【００１９】
本発明の光プリントヘッドは、第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドにおいて、前記制御回路は、発光時に前記第２端子に発生する電圧より高い電圧を前記第３端子に印加することを特徴とするものである。
【００２０】
また本発明の画像形成装置は、第１端子が駆動回路に接続され、第２端子がグランドに接続され、第３端子が制御回路に接続された発光素子を有し、前記駆動回路により前記第１端子から前記第３端子へ電流を流すことにより前記発光素子を発光させる光プリントヘッドを有する画像形成装置において、前記制御回路は、発光時に前記第２端子に発生する電圧より高い電圧を前記第３端子に印加することを特徴とする。
【発明の効果】
【００２１】
上記構成を有する本発明に拠れば、発光時における発光素子の制御電極を過剰に低下させることがなくなり、無効な電流を削減できることで発光出力の増加を図ることができる。また前記電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することで印刷結果に生じる濃度むらを無くすことが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る実施の形態を図面を用いて説明する。なお各図に共通する要素には同一の符号を付す。図１は本発明に係る電子写真プリンタを示すブロック図、図２は実施例１の光プリントヘッドを示す回路図である。
【実施例１】
【００２３】
図１において、１はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポート、タイマ等によって構成される印刷制御部であり、プリンタの印刷部の内部に配設され、図示しない上位コントローラからの制御信号ＳＧ１、ビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御し、印刷動作を行う。
【００２４】
制御信号ＳＧ１によって印刷指示を受信すると、印刷制御部１は、先ず定着器温度センサ２３によってヒータ２２ａを内蔵した定着器２２が使用可能な温度範囲内にあるか否かを検出し、該温度範囲内になければヒータ２２ａに通電し、使用可能な温度まで定着器２２を加熱する。次に、ドライバ２を介して現像・転写プロセス用モータ（ＰＭ）３を回転させ、同時にチャージ信号ＳＧＣによって帯電用電圧電源２５をオンにし、現像器２７の帯電を行う。
【００２５】
そして、セットされている図示しない用紙の有無および種類が用紙残量センサ８、用紙サイズセンサ９によって検出され、該用紙に合った用紙送りが開始される。ここで、用紙送りモータ（ＰＭ）５はドライバ４を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ６が検知するまで、セットされた用紙を予め設定された量だけ送る。続いて、正回転させて用紙をプリンタ内部の印刷機構内に搬送する。
【００２６】
印刷制御部１は、用紙が印刷可能な位置に到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、上位コントローラからビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部１に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡとして光プリントヘッド９１に転送される。光プリントヘッド９１はそれぞれ１ドット（ピクセル）の印刷のために設けられた発光サイリスタを複数個線上に配列したものである。
【００２７】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。光プリントヘッド９１によって印刷される情報は、マイナス電位に帯電させられた図示しない感光体ドラム上において電位の上昇したドットとして潜像化される。そして、現像器２７において、マイナス電位に帯電させられた画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００２８】
その後、該トナー像は転写器２８に送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源２６がオンになり、転写器２８は感光体ドラムと転写器２８との間を通過する用紙上にトナー像を転写する。トナー像が転写された用紙は、ヒータ２２ａを内蔵する定着器２２に当接して搬送され、該定着器２２の熱によって用紙にトナー像が定着される。トナー像が定着された用紙は、更に搬送されてプリンタの印刷機構から用紙排出口センサ７を通過してプリンタの外部に排出される。
【００２９】
印刷制御部１は用紙サイズセンサ９、用紙吸入口センサ６の検知に対応して、用紙が転写器２８を通過している間だけ転写用高圧電源２６からの電圧を転写器２８に印加する。そして、印刷が終了し、用紙が用紙排出口センサ７を通過すると、帯電用高圧電源２５による現像器２７への電圧の印加を終了し、同時に現像・転写プロセス用モータ３の回転を停止させる。以後、前記の動作を繰り返す。
【００３０】
次に、光プリントヘッド９１について説明する。本実施例においては、光プリントヘッド９１は発光素子として発光サイリスタを使用している。発光サイリスタはＬＥＤやＬＤ（Laser Diode）と同様の発光メカニズムを有し、化合物半導体（GaAs, GaP, AlGaAs, InGaAsP, InGaAlAs等）でＰＮＰＮ構造を作るものであり、シリコンではサイリスタ、ＳＣＲ（Silicon Controlled Rectifier）として実用化されているものである。
【００３１】
次に図２により光プリントヘッドの構成を説明する。なお図２では説明を簡単にするために発光素子を８個のみとして記載しているが、たとえばＡ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な光プリントヘッドにおいては、発光素子の総数は４９９２個であり、図２の構成からなる回路素子が総数で４９９２段配列されることになる。
【００３２】
図２において、９１は光プリントヘッドで、破線にて囲んで示す１００はシフトレジスタであって、３１〜３８はフリップフロップ回路、１０１〜１０８はバッファ回路である。またｄ１〜ｄ８は発光サイリスタであって、アノード、カソード、ゲートの三つの端子を備える。光プリントヘッド９１はＤ、ＳＩ、ＳＣＫの３個の入力信号端子を備えており、ＳＩはシフトレジスタ１００へのシリアルデータ入力端子、ＳＣＫはシフトレジスタのクロック端子、Ｄは前記発光サイリスタのアノード端子と接続され、発光サイリスタが駆動されるときのアノード電流を供給するデータ端子である。
【００３３】
シリアルデータ端子ＳＩはフリップフロップ３１のＤ入力端子と接続され、フリップフロップ３１のＱ出力端子は次段のフリップフロップ３２のＤ入力端子と接続される一方で、バッファ回路１０１の入力端子とも接続される。バッファ回路１０１の出力はシフトレジスタ回路１００のＱ１出力となって、発光サイリスタｄ１のゲート端子と接続される。シフトレジスタ１００のＱ２〜Ｑ８についても同様である。シフトレジスタ１００のクロック端子ＳＣＫはフリップフロップ３１〜３８のクロック端子と接続され、光プリントヘッド９１のデータ端子Ｄは発光サイリスタｄ１〜ｄ８のアノードと接続されている。また発光サイリスタｄ１〜ｄ８のカソード端子はグランドに接続される。
【００３４】
図３は図２で示した光プリントヘッドの駆動時の動作を示すタイムチャートである。本図ではプリンタでの印刷動作時における１ライン走査の状況を示し、図２の発光サイリスタｄ１〜ｄ８を順次点灯させる場合の動作を示している。なお本図では示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図２のＳＩ端子をＨｉｇｈレベルとしておきクロック端子ＳＣＫにシフトレジスタの段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタのＱ１〜Ｑ８の全出力はＨｉｇｈレベルとなる。
【００３５】
図３の説明に戻ると、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩはＬｏｗレベルとされる。次いで時刻ｔ２においてクロック信号ＳＣＫの第１パルスが入力される。ＳＣＫ信号が立ち上がると、前記ＳＩ信号はシフトレジスタの第１段のフリップフロップ回路３１に取り込まれ、これより僅かに遅れて第１段のフリップフロップ回路３１の出力であるＱ１はＬｏｗレベルへと遷移する。クロック信号ＳＣＫが立ち上がったあとで、時刻ｔ３にてシフトデータ入力は再びＨｉｇｈレベルに戻される。
【００３６】
さて、Ｑ１出力がＬｏｗレベルとなると、サイリスタｄ１のゲート電位を低下させる。次いで時刻ｔ４にてデータ入力端子Ｄの信号がＨｉｇｈとされる。これによりサイリスタｄ１のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ１はターンオンして発光状態となる。サイリスタｄ１による発光状態は主としてアノード・カソード間に流れる電流によるので、一度ターンオンしたサイリスタｄ１をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻ｔ５においてデータ端子Ｄの電位をＬｏｗとしている。
【００３７】
また前述したように、サイリスタｄ１〜ｄ８の発光出力は主としてそのアノード・カソード間に流れる電流値によるので、図２のＤ端子の駆動源として定電流特性を備える駆動回路を用いることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。
【００３８】
なお図３ではサイリスタｄ１を発光させるために時刻ｔ４でデータ端子ＤをＨｉｇｈレベルとし、消灯させるために時刻ｔ５でＬｏｗレベルとしているが、サイリスタｄ１を発光させる必要がない場合には時刻ｔ４からｔ５の間もデータ入力ＤをＬｏｗレベルのままとすれば良い。このように、データ入力Ｄの値により発光サイリスタｄ１の発光、非発光状態を切り替えることができる。
【００３９】
次いで、時刻ｔ６においてクロック信号ＳＣＫが立ち上がる。このときシフトデータ入力端子ＳＩはＨｉｇｈレベルとなっているので、これより僅かに遅れてＱ１端子出力はＨｉｇｈレベルへと遷移する一方で、Ｑ２端子出力はＬｏｗレベルに変化する。次いで時刻ｔ７においてデータ入力端子Ｄの信号がＨｉｇｈとされる。これによりサイリスタｄ２のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ２はターンオンして発光状態となる。サイリスタｄ２による発光状態は主としてアノード・カソード間に流れる電流値によるので、一度ターンオンしたサイリスタｄ２をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため時刻ｔ８においてデータ端子Ｄの電位をＬｏｗとしている。
【００４０】
上記説明で明らかなように、図３に示すＳＣＫクロック信号１，２，３，４，５，６，７，８の立ち上がりごとに，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の各出力は順次１出力だけがＬｏｗレベルとなり、他の出力はＨｉｇｈレベルである。このためデータ信号ＤがＨｉｇｈレベルのとき、Ｑ１からＱ８の端子に接続されるサイリスタｄ１〜ｄ８のうち、対応するＱ１〜Ｑ８出力がＬｏｗレベルとなっているものだけが選択的に発光させられることになる。
【００４１】
上述の説明において、サイリスタｄ１〜ｄ８をオンさせるためには、これらの素子のアノード・ゲート間を順方向にバイアスさせる電位差を与え、アノード電流を供給させるだけで良く、オフ状態のままとするためには、アノード・ゲート間の電位差を順方向電圧以下としておくだけで十分であり、電位差をゼロとしたり、逆方向へ電圧を印加することもできる。
【００４２】
図４は図２において示したバッファ回路１０１〜１０８の構成を示す回路図である。図４（ａ）は回路シンボルであり、図４（ｂ）はその内部構成を示す図である。図４（ｂ）において、１１０、１１１はインバータ回路で、１１２、１１３はＰＭＯＳトランジスタである。インバータ回路１１０の出力はＰＭＯＳトランジスタ１１２のゲート端子とインバータ回路１１１の入力と接続され、インバータ回路１１１の出力はＰＭＯＳトランジスタ１１３のゲート端子と接続される。一方、ＰＭＯＳトランジスタ１１２のソース端子は電源ＶＤＤと接続され、そのドレーン端子はバッファ回路１０１の出力端子と接続されるとともに、ＰＭＯＳトランジスタ１１３のソース端子と接続され、ＰＭＯＳトランジスタ１１３のドレーン端子はグランドと接続されている。
【００４３】
図４（ｃ）は図４（ｂ）に対応する図であって、その構成をより詳細に記載したものである。図４（ｃ）において、１１４、１１６はＰＭＯＳトランジスタで、１１５、１１７はＮＭＯＳトランジスタであり、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５とでインバータ回路１１０を構成し，ＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７とでインバータ回路１１１を構成している。ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５のゲート端子同士は接続され、前記インバータ回路１１０の入力端子に相当している。
【００４４】
ＰＭＯＳトランジスタ１１４のソースは電源ＶＤＤと接続され、ＮＭＯＳトランジスタ１１５のソースはグランドと接続され、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５のドレーン端子同士は接続されて、前記インバータ回路１１０の出力端子に相当している。ＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７のゲート端子同士は接続され、前記インバータ回路１１１の入力端子に相当している。
【００４５】
ＰＭＯＳトランジスタ１１６のソースは電源ＶＤＤと接続され、ＮＭＯＳトランジスタ１１７のソースはグランドと接続され、ＰＭＯＳトランジスタ１１６とＮＭＯＳトランジスタ１１７のドレーン端子同士は接続されて、前記インバータ回路１１１の出力端子に相当している。図４（ｃ）を参照して明らかなように、実施例１で示すサイリスタゲート駆動用バッファを構成するには６個のトランジスタを要することになる。
【００４６】
図５は図２で示した発光サイリスタの構成を示す図である。図５（ａ）は回路シンボルを示し、アノード端子Ａ、カソード端子Ｋ、ゲート端子Ｇと三つの端子を備えている。図５（ｂ）は図５（ａ）にて示した発光サイリスタの断面構造を示す図である。図５（ｂ）に示す発光サイリスタはＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ(Metal Organic-Chemical Vapor Deposition)法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。
【００４７】
まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１２３と、Ｐ型不純物を含ませ成層したＰ型層１２２と、Ｎ型不純物を含ませたＮ型層１２１とを順に積層させたＮＰＮの３層構造のウェハーを構成する。次いで、最上層のＮ型層１２１の一部に公知のフォトリソグラフィー法により選択的にＰ型不純物領域１２４を形成する。さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域１２３の一部を露出させ、該領域に金属配線を形成してカソード電極（Ｋ）を形成する。それと同時にＰ型領域１２４とＮ型領域１２１にもそれぞれアノード電極（Ａ）とゲート電極（Ｇ）が形成される。
【００４８】
図５（ｃ）は発光サイリスタの別の形態を示す。図５（ｃ）に示す構成においては、ＧａＡｓウェハー基材を用い、公知のＭＯ−ＣＶＤ法により前記基材の上層に所定の結晶をエピタキシャル成長させることで作成される。まず、所定のバッファ層や犠牲層（図示しない）をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層１２３と、Ｐ型不純物を含ませ成層したＰ型層１２２と、Ｎ型不純物を含ませたＮ型層１２１と、Ｐ型不純物を含ませ成層したＰ型層１２５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。
【００４９】
さらに、公知のドライエッチング法により溝部を形成することで素子分離を行う。また、前記エッチングの過程でサイリスタの最下層となるＮ型領域１２３の一部を露出させ、該領域１２３に金属配線を形成してカソード電極（Ｋ）を形成する。同様に、最上層となるＰ型領域１２５の一部を露出させ、該領域に金属配線を形成してアノード電極（Ａ）を形成する。それと同時にＮ型領域１２１にゲート電極（Ｇ）が形成される。
【００５０】
図５（ｄ）は図５（ｂ）、（ｃ）の発光サイリスタと対比させて描いた発光サイリスタの等価回路である。図５（ｄ）において、発光サイリスタはＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタのアノード端子Ａに相当し、ＰＮＰトランジスタ６１のベースがサイリスタのゲート端子Ｇに対応しており、ＰＮＰトランジスタ６１のベース端子はＮＰＮトランジスタ６２のコレクタとも接続される。また、ＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタのカソード端子Ｋに相当している。
【００５１】
前述したサイリスタ素子は、たとえば特許文献１（特開２００７−８１０８１号公報）に開示されているエピタキシャルフィルムボンディング法を用いてシフトレジスタを集積したＩＣウェハーと接着され、両者の接続端子間がフォトリソグラフィー法を用いて配線される。さらに公知のダイシング法を用いて複数のチップに分離することで発光素子・駆動素子からなる複合チップが形成される。
【００５２】
図６は前記の発光素子・駆動素子複合チップをプリント配線板上に配列してなる光プリントヘッドの基板ユニットの斜視図である。図６において、１３１はプリント配線板、１３２はシフトレジスタが集積されたＩＣチップであり、１３３は該素子上に配置された発光サイリスタ列を示す。また１３４はボンディングワイヤーを示し、ＩＣチップ１３２上のシフトレジスタの各端子とプリント配線板１３１上の配線パッドとを接続している。
【００５３】
図７は光プリントヘッド９１の構成を概略的に示す断面図である。図７に示されるように、光プリントヘッド９１は、ベース部材１４１と、ベース部材１４１にて固定され、ＩＣチップ１３２を搭載したプリント配線板１３１と、柱状の光学素子を多数配列してなるロッドレンズアレイ１４２と、ロッドレンズアレイ１４２を保持するホルダ１４３と、プリント配線板１３１、ベース部材１４１、ホルダ１４３とを固定するクランプ部材１４４、１４５とで構成される。
【００５４】
次に実施例１の動作を説明する。図８は図２に示す回路から発光サイリスタｄ１の１素子分について抜き出して、その動作を説明するものである。図８（ａ）は図２に示すもののうちフリップフロップ回路３１、バッファ回路１０１、発光サイリスタｄ１を抜き出して示す。図中に実線矢印にてアノード電流Ｉａ、カソード電流Ｉｋを示しており、破線矢印にてゲート電流Ｉｇの流れる経路を示している。
【００５５】
図８（ｂ）は図８（ａ）と対応する図であり、その内部の構成を示している。図８（ｂ）において、破線で囲まれる１０１はバッファ回路であり、一点鎖線で囲まれたｄ１は発光サイリスタである。サイリスタは良く知られているように、Ｐ型半導体層とＮ型半導体層とを交互に積層してＰＮＰＮ構造としたものであり、その等価回路は図８（ｂ）に示すように、ＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタｄ１のアノード端子に相当し、ＰＮＰトランジスタ６１のベースがサイリスタｄ１のゲート端子に対応しており、ＰＮＰトランジスタ６１のベース端子はＮＰＮトランジスタ６２のコレクタとも接続される。
【００５６】
また、ＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタｄ１のカソード端子に相当するものであって、グランドと接続されている。図３を用いて説明したように、サイリスタｄ１を発光させる場合、フリップフロップ回路３１のＱ出力をＬｏｗレベルとされる。このとき、インバータ回路１１０の出力はＨｉｇｈレベルとなり、インバータ回路１１１の出力はＬｏｗレベルとなる。またこのとき、ＰＭＯＳトランジスタ１１２はオフ、ＰＭＯＳトランジスタ１１３はオンとなって、ゲート端子Ｇの電位は略ＶＤＤ電位から降下して、ＰＭＯＳトランジスタの閾値電圧Ｖｔに略等しい電位になる。なお、典型的な例では前記閾値電圧は１Ｖである。
【００５７】
発光サイリスタがターンオンするとき、Ｄ端子を介して定電流駆動されることでその端子電位が上昇する。これに伴い、破線矢印にて示すゲート電流Ｉｇが流れ、ＰＮＰトランジスタ６１にはベース電流を生じて該トランジスタ６１はオンとなる。これにより生じたコレクタ電流は、図中でＩｋ１として示す電流となって、ＮＰＮトランジスタ６２のベース電流を生じる。このベース電流によりＮＰＮトランジスタ６２はオン状態となり、図中にＩｋ２として示すコレクタ電流を生じる。この電流はＰＮＰトランジスタ６１のベースを流れることで該素子６１のオン状態を継続させることになる。
【００５８】
発光サイリスタｄ１の動作はアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタｄ１の発光時にはＮＰＮトランジスタ６２はオン状態となっていて、そのコレクタ・エミッタ間電圧はＶｃｅとなっている。このコレクタ・エミッタ間電圧は、素子の物理的形状やＮＰＮトランジスタ６２のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と呼ばれ、典型的な例では０．２Ｖ〜０．８Ｖである。
【００５９】
一方、図３のタイムチャートで示したように、このときのゲート電位はＬｏｗレベルであって、端子Ｄを介して駆動されるアノード電流の一部はゲート電流Ｉｇとなってバッファ回路１０１を介してグランド側へと流れる。ここで仮想的に、バッファ回路１０１の出力とサイリスタｄ１のゲート端子間の接続を一旦切り離して考えることにすると、ＰＭＯＳトランジス１１３のオン状態においては、バッファ回路１０１の出力電位は前述したＰＭＯＳトランジスタの閾値電圧Ｖｔと略等しい約１Ｖである。
【００６０】
一方、サイリスタｄ１を構成するＮＰＮトランジスタのコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の典型例は０．２Ｖ〜０．８Ｖであるので、オン状態にあるサイリスタｄ１のアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れる電流Ｉｋ２、Ｉｋ１となって、ゲート端子からバッファ回路１０１を介してグランドへ至る電流Ｉｇは生じないことが判る。
【００６１】
従来技術の構成（図１４）においては、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい、該電流は無視できず、発光出力が減少する要因となっていた。これに対して、本実施例の図８に示すゲート駆動回路においては、オン状態にあるサイリスタのゲート端子の電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。
【００６２】
以上説明したように実施例１によれば、発光サイリスタおよびその駆動回路において、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい発光出力が減少する課題を解決して、オン状態にあるサイリスタのゲート端子電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。またゲート電流は電源電圧や周囲温度等により変動するものであるので、該電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することでプリンタ印刷結果に生じる濃度むらを無くすことも可能となる。
［変形例］
【００６３】
図９は実施例１の変形例を示す回路図である。図９において、１は印刷制御部であって、図１に示す印刷制御部１に対応している。９１は光プリントヘッド、１００はシフトレジスタ、ｄ１〜ｄ８は発光サイリスタである。また、１５３は印刷制御部１と光プリントヘッド９１とを接続する接続ケーブルを示し、記号−＞＞−は接続ケーブルとの接続コネクタを示している。また１５１は印刷制御部１の内部に設けられたＤ／Ａコンバータ回路、１５２は基準抵抗を示し、その抵抗値が図中にＲｒｅｆとして記載されている。
【００６４】
Ｄ／Ａコンバータ回路１５１は、データ入力端子Ｄ７〜Ｄ０と、クロック端子ＣＫ、基準電流設定端子ＦＳＡと、駆動電流の出力端子ＩＯＵＴを備えている。データ入力端子Ｄ７〜Ｄ０には、図示しない制御回路からクロック信号ＣＬＫと同期してデジタルデータが入力され、そのデータ値に応じた電流値がＩＯＵＴ端子から出力される。なお図９には前記電流値を矢印と共にＩＯＵＴ２として記載している。
【００６５】
また、図示しない基準電圧源を備え、その出力電圧ＶｒｅｆがＤ／Ａコンバータ回路１５１の図示しない入力端子へ印加されている。このＶｒｅｆ電圧と前記基準抵抗Ｒｒｅｆとで決まる基準電流Ｉｒｅｆ＝Ｖｒｅｆ／Ｒｒｅｆが、前記データ入力端子Ｄ７〜Ｄ０への指令データが最大であるときのフルスケール電流となり、該電流と前記８ビットのデータ信号値とに応じて２５６段階に定まる電流がＩＯＵＴ端子から出力される。
【００６６】
図１０は図９に示した回路の動作を示すタイムチャートである。図１０において、図中の信号Ｄ７〜Ｄ０やＩＯＵＴ等信号に記載された数値は、動作説明のための数値例であって１６進数で表記されたものである。本図ではプリンタでの印刷動作時における１ライン走査の状況を示し、図９に示した発光サイリスタｄ１〜ｄ８を順次点灯させる場合の動作を示している。なお本図では図示していないが、プリンタ電源投入時の予備動作としてシフトレジスタのプリセット処理が行われる。この処理では、図９のＳＩ端子をＨｉｇｈレベルとしておきクロック端子ＳＣＫにシフトレジスタ段数に相当する個数のクロックパルスを入力する。これによりシフトレジスタ１００の出力Ｑ１〜Ｑ８は全てＨｉｇｈレベルとなる。
【００６７】
図１０において、１ライン分の走査に先立ち、時刻ｔ１においてシフトデータ入力端子ＳＩはＬｏｗレベルとされる。次いで時刻ｔ２において、クロック信号ＳＣＫの第１パルスが入力される。ＳＣＫ信号が立ち上がると、前記ＳＩ信号はシフトレジスタの第１段のフリップフロップ回路３１に取り込まれ、これより僅かに遅れてＱ１出力がＬｏｗレベルへと遷移する。クロック信号ＳＣＫが立ち上がった後、時刻ｔ３にてシフトデータ入力端子ＳＩは再びＨｉｇｈレベルに戻される。
【００６８】
さて、Ｑ１出力がＬｏｗレベルとなると、これによりサイリスタｄ１のゲート電位が低下することになる。図１０の例では、これにほぼ同期してＤ／Ａコンバータ１５１のデータ入力として１６進数表記で３０なるデータが入力されている。次いで、時刻ｔ４にてＤ／Ａコンバータ１５１のクロック信号ＣＬＫが立ち下がり、前記データ入力端子に与えられたデータ３０を内部に取り込み、この数値に比例する駆動電流ＩＯＵＴ２を出力する。この出力によりサイリスタｄ１のアノード・ゲート端子間に電位差を生じ、これによるゲート電流によってサイリスタｄ１はターンオンして発光状態となる。
【００６９】
サイリスタｄ１〜ｄ８の発光出力は主としてそのアノード・カソード間に流れる電流による。このため、図９のＤ／Ａコンバータ１５１として定電流特性を備える回路とすることで、サイリスタ発光時におけるアノード・カソード間電圧に多少の素子バラツキを生じていたとしても、その駆動電流は所定値に保つことができ、電源電圧等に多少の変動があったとしても発光出力を所定値に維持することができる。
【００７０】
一度ターンオンしたサイリスタｄ１をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このため、データ端子Ｄ７〜Ｄ０への入力データを００としたあとで、時刻ｔ５においてクロック信号を立ち下げることで、００なるデータをＤ／Ａコンバータ１５１内に取り込ませる。これにより僅かに遅れてＩＯＵＴ端子からの出力電流は前記００なるデータに対応して電流値ゼロとなり、サイリスタｄ１はオフ状態となる。なお図１０においては、サイリスタｄ１を発光させるために時刻ｔ４でデータ端子Ｄ７〜Ｄ０のデータ３０を取り込んで、それに対応する駆動電流値を出力し、消灯させるために時刻ｔ５でデータ００を取り込ませることで駆動電流値をゼロとして消灯させているが、サイリスタｄ１を発光させる必要のない場合には、時刻ｔ４から時刻ｔ５の間もデータ端子Ｄ７〜Ｄ０への入力データを００のままとすれば良い。
【００７１】
このように、データ入力Ｄ７〜Ｄ０の値により発光サイリスタｄ１の発光／非発光状態を切り替えることができることはもちろん、データ入力された２５６段階の電流指令値に応じて、その駆動電流値を変化させることができる。次いで、時刻ｔ６においてクロック信号ＳＣＫが立ち上がる。このとき、シフトデータ入力端子ＳＩはＨｉｇｈレベルとなっているので，これより僅かに遅れてＱ１端子出力はＨｉｇｈレベルへと遷移する一方で、Ｑ２端子出力はＬｏｗレベルに変化する。
【００７２】
またこのとき、データ入力Ｄ７〜Ｄ０には６０なるデータが入力されている。次いで、時刻ｔ７において、クロック信号ＣＬＫが立ち下がり、前記した６０なるデータをＤ／Ａコンバータの内部に取り込ませる。これにより、わずかに遅れて、ＩＯＵＴ端子には前記６０なるデータに応じた駆動電流出力が発生することになる。これによりサイリスタｄ２にはアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタｄ２はターンオンして発光状態となる。
【００７３】
サイリスタｄ２による発光状態は主としてアノード・カソード間に流れる電流によるので、一度ターンオンしたサイリスタｄ２をオフさせるためには、アノード・カソード間に印加される電圧をゼロとさせることになる。このためデータ端子Ｄ７〜Ｄ０のデータを００として、時刻ｔ８においてクロック信号ＣＬＫを立ち下げて、その電流指令データをＤ／Ａコンバータ内部に取り込む。この結果、ＩＯＵＴ端子の駆動電流はゼロとなって、サイリスタｄ２はターンオフさせられる。
【００７４】
上記説明で明らかなように、図１０に示すＳＣＫクロック信号１，２，３，４，５，６，７，８の立ち上がり毎に、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の各出力は順次１つの出力だけがＬｏｗレベルとなり、他の出力はＨｉｇｈレベルとなる。このため、データ信号Ｄ７〜Ｄ０が非ゼロのとき、Ｑ１からＱ８の端子に接続されるサイリスタｄ１〜ｄ８のうち、対応するＱ１〜Ｑ８出力がＬｏｗレベルとなっているものだけが選択的に発光させられることになる。またＤ／Ａコンバータ１５１中に取り込まれるデータ信号Ｄ７〜Ｄ０がゼロのときには、サイリスタを非発光状態とできることはもちろんである。
【実施例２】
【００７５】
次に実施例２を説明する。実施例２は実施例１に示した光プリントヘッド（図２）に対して、発光サイリスタのゲート端子駆動用バッファ回路（１０１〜１０８）を別の構成としたものである。図１１は実施例２のゲート駆動用バッファ回路の構成を示す図である。実施例２においては、ゲート端子駆動用バッファ回路について、図２とは記号を変えて、２０１〜２０８として説明する。図１１（ａ）はゲート駆動用バッファ回路２０１の回路シンボルを示し、図１１（ｂ）はその内部構成を示す図である。
【００７６】
図１１（ｂ）において、１１０はインバータ回路、１１２、１１３はＰＭＯＳトランジスタで、２１１はＮＭＯＳトランジスタである。インバータ回路１１０の入力端子は、図１１（ａ）に示すバッファ回路２０１の入力端子に相当し、インバータ回路１１０の出力は、ＰＭＯＳトランジスタ１１２のゲート端子とＮＭＯＳトランジスタ２１１のゲート端子とに接続される。ＰＭＯＳトランジスタ１１２のソースは電源ＶＤＤと接続され、そのドレーン端子はバッファ回路２０１の出力となっている。またバッファ回路２０１の出力は、ＰＭＯＳトランジスタ１１３のソース端子とも接続され、ＰＭＯＳトランジスタ１１３のドレーン端子はＮＭＯＳトランジスタ２１１のドレーン端子と接続され、ＮＭＯＳトランジスタ２１１のソース端子はグランドと接続されている。ＰＭＯＳトランジスタ１１３のゲートはグランドに接続されている。
【００７７】
図１１（ｃ）は図１１（ｂ）に対応する図であって、その構成をより詳細に記載したものである。図１１（ｃ）において、１１４はＰＭＯＳトランジスタ、１１５はＮＭＯＳトランジスタであり、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５とでインバータ回路１１０を構成し、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５のゲート端子は接続され、インバータ回路１１０の入力端子に相当している。またＰＭＯＳトランジスタ１１４のソースは電源ＶＤＤと接続され、ＰＭＯＳトランジスタ１１４とＮＭＯＳトランジスタ１１５のドレーン端子同士は接続されてインバータ回路１１０の出力端子に相当し、ＮＭＯＳトランジスタ１１５のソースはグランドに接続されている。
【００７８】
図１１（ｃ）を参照して明らかなように、実施例２で示すサイリスタゲート駆動用バッファを構成するには５個のトランジスタを要することになり、６個のトランジスタで構成される実施例１の回路と比較してトランジスタの所要数が少なくなり、それに要するＩＣチップの占有面積が削減され、製造コスト面でより改善された構成となっていることが判る。
【００７９】
次に実施例２の動作を説明する。図１２は実施例２におけるゲート駆動回路の動作を説明するものであり、図２に示した回路からサイリスタｄ１の１素子分について抜き出して示している。図１２（ａ）は、フリップフロップ回路３１、バッファ回路２０１、発光サイリスタｄ１を抜き出して示す。図中に実線矢印にてアノード電流Ｉａ、カソード電流Ｉｋを示し、破線矢印にてゲート電流Ｉｇの流れる経路を示している。
【００８０】
図１２（ｂ）は図１２（ａ）に対応する図であり、その内部の構成を示している。図１２（ｂ）において、破線で囲まれる２０１はバッファ回路であり、一点鎖線で囲まれたｄ１は発光サイリスタである。サイリスタは良く知られているように、Ｐ型半導体層とＮ型半導体層とを交互に積層してＰＮＰＮ構造としたものであり、その等価回路は図１２（ｂ）に示すように、ＰＮＰトランジスタ６１とＮＰＮトランジスタ６２とからなり、ＰＮＰトランジスタ６１のエミッタがサイリスタｄ１のアノード端子に相当し、ＰＮＰトランジスタ６１のベースがサイリスタｄ１のゲート端子に対応しており、ＰＮＰトランジスタ６１のベース端子はＮＰＮトランジスタ６２のコレクタとも接続される。またＰＮＰトランジスタ６１のコレクタはＮＰＮトランジスタ６２のベースと接続され、ＮＰＮトランジスタ６２のエミッタはサイリスタｄ１のカソード端子に相当するものであって、グランドと接続されている。
【００８１】
まずフリップフロップ回路の出力がＨｉｇｈレベルの場合を考えよう。バッファ回路２０１の入力はＨｉｇｈレベルとなり、その内部にあるインバータ回路１１０の出力はＬｏｗレベルとなり、ＰＭＯＳトランジスタ１１２はオンし、ＮＭＯＳトランジスタ２１１はオフとなって、バッファ回路２０１の出力は電源電位ＶＤＤに略等しい値となる。
【００８２】
次いで図３を用いて説明したように、サイリスタｄ１を発光させる場合、フリップフロップ回路３１のＱ出力はＬｏｗレベルとされる。このとき、インバータ回路１１０の出力はＨｉｇｈレベルとなる。これによりＰＭＯＳトランジスタ１１２はオフ、ＮＭＯＳトランジスタ２１１はオンとなる。ＰＭＯＳトランジスタ１１３のゲートはグランドと接続されているので、図１２（ｂ）中に矢印にて示したように、ＰＭＯＳトランジスタ１１３のゲート・ソース間電圧が該素子の閾値電圧Ｖｔを超えると該素子のドレーン・ソース間は導通状態となって、サイリスタのアノード端子に接続されている駆動データがオンであるとき、破線矢印にて示す経路でゲート電流Ｉｇが流れ、該サイリスタはターンオンすることになる。なお典型的な例では前記閾値電圧Ｖｔは約１Ｖである。この結果、バッファ回路２０１の出力は当初のＶＤＤ電位に略等しい電位から、閾値電圧Ｖｔに略等しい電位にまで降下することになる。
【００８３】
サイリスタｄ１の内部に立ち入って、更にその動作を詳述する。発光サイリスタがターンオンするとき、Ｄ端子を介して定電流駆動されることでその端子電位が上昇する。これに伴い、破線矢印にて示すゲート電流Ｉｇが流れ、ＰＮＰトランジスタ６１にはベース電流を生じて該トランジスタはオンとなる。これにより生じたコレクタ電流は図中でＩｋ１として示す電流となり、ＮＰＮトランジスタ６２のベース電流を生じる。該電流によりＮＰＮトランジスタはオン状態となり、図中でＩｋ２として示すコレクタ電流を生じる。またこの電流はＰＮＰトランジスタ６１のベースを流れることで該素子のオン状態を継続させることになる。
【００８４】
発光サイリスタｄ１の動作はアノード端子からカソード端子へと所定の電流が流れることによって、該電流値に応じた発光パワーが得られるというものである。発光サイリスタｄ１の発光時にはＮＰＮトランジスタ６２はオン状態となっていて、そのコレクタ・エミッタ間電圧はＶｃｅとなっている。該電圧は素子の物理的形状やＮＰＮトランジスタ６２のコレクタ電流やベース電流に応じて定まるものであって、コレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）と呼ばれ、典型的な例では０．２Ｖ〜０．８Ｖである。
【００８５】
一方、図３のタイムチャートを用いて説明したように、このときのサイリスタのゲート電位はＬｏｗレベルであって、端子Ｄを介して駆動されるアノード電流の一部はゲート電流Ｉｇとなってバッファ回路２０１を介してグランド側へと流れる。ここで仮想的に、バッファ回路２０１の出力とサイリスタｄ１のゲート端子間の接続をいったん切り離して考えることにすると、ＰＭＯＳトランジス１１３のオン状態においては、バッファ回路２０１の出力電位は前述した閾値電圧Ｖｔと略等しい約１Ｖである。
【００８６】
一方、サイリスタｄ１を構成するＮＰＮトランジスタ６２のコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）の典型例は０．２Ｖ〜０．８Ｖである。このため前記したバッファ回路２０１の出力電位は、ＮＰＮトランジスタ６２のコレクタ・エミッタ間飽和電圧Ｖｃｅ（ｓａｔ）まで降下することはなく、サイリスタｄ１がオン状態で安定した後には、サイリスタのアノード端子から供給される駆動電流は、ＮＰＮトランジスタ６２のコレクタやＰＮＰトランジスタ６１のコレクタ側に流れるＩｋ２、Ｉｋ１となって、ゲート端子からバッファ回路２０１を介してグランドへ至る電流Ｉｇは生じないことが判る。
【００８７】
従来技術の構成（図１４）においては、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい、該電流は無視できず、発光出力が減少する要因となっていた。これに対して実施例２の構成のゲート駆動回路においては、オン状態にあるサイリスタのゲート端子電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。
【００８８】
それに加えて、図１１（ｃ）に示したゲート駆動用バッファ回路は、実施例１の構成である図４（ｃ）の回路と比べ、それを構成するに要するトランジスタが１素子少ないにも拘らず、実質的に同等の回路機能を発揮することができる。この結果、バッファ回路を構成するに要するＩＣチップの占有面積が削減され、製造コストの低減をはかることができるのである。
【００８９】
以上説明したように実施例２に拠れば、発光サイリスタおよびその駆動回路において、オン状態にあるサイリスタを駆動するアノード電流のうちから、ゲート電流となってバッファ素子側へ流出してしまい発光出力が減少する課題を解決し、オン状態にあるサイリスタのゲート端子電位を過剰に低下させることがなくなり、無効なゲート電流を削減できることで発光出力の増加を図ることができる。またゲート電流は電源電圧や周囲温度等により変動するものであるので、該電流の影響がなくなることで電源電圧や周囲温度等によって、正味の駆動電流が変化して発光出力が変動することでプリンタ印刷結果に生じる濃度むらを無くすことが可能となる。
【００９０】
それに加えて、実施例２の構成にて示したゲート駆動用バッファ回路は、実施例１における構成で示した回路と比べ、それを構成するに要するトランジスタ数を削減することが可能となって、それを構成するに要するＩＣチップの占有面積が削減され、製造コストの低減をもはかることができるのである。
【産業上の利用可能性】
【００９１】
以上述べたように、本発明の実施例１および実施例２では、駆動回路として光源に発光サイリスタを用いた電子写真プリンタにおける光プリントヘッドへ適用する場合について説明したが、同様の方法で、光源に有機ＥＬ素子を用いた有機ＥＬヘッドへ適用することも可能であり、さらには、サーマルプリンタにおける発熱抵抗体、表示装置における表示素子の列を駆動する場合にも適用することが出来る。
【図面の簡単な説明】
【００９２】
【図１】本発明に係る電子写真プリンタを示すブロック図である。
【図２】実施例１の光プリントヘッドを示す回路図である。
【図３】光プリントヘッドの駆動時の動作を示すタイムチャートである。
【図４】実施例１のバッファ回路の構成を示す回路図である。
【図５】実施例１の発光サイリスタの構成を示す図である。
【図６】光プリントヘッドの基板ユニットの斜視図である。
【図７】光プリントヘッドの構成を概略的に示す断面図である。
【図８】実施例１の発光サイリスタの動作を示す回路図である。
【図９】実施例１の変形例を示す回路図である。
【図１０】変形例の動作を示すタイムチャートである。
【図１１】実施例２のゲート駆動用バッファ回路の構成を示す図である。
【図１２】実施例２におけるゲート駆動回路の動作を説明する回路図である。
【図１３】従来の光プリントヘッドを示す回路図である。
【図１４】従来の光プリントヘッドの駆動回路を示す回路図である。
【符号の説明】
【００９３】
１  印刷制御部
１９  光プリントヘッド
３１〜３８  フリップフロップ
１０１〜１０８  バッファ回路
１１２、１１３  ＰＭＯＳトランジスタ
２１１  ＮＭＯＳトランジスタ
ｄ１〜ｄ８  発光サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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