(57)【要約】【課題】  製造コストの増大を招くことなく、選択トランジスタのゲート絶縁膜が電荷蓄積層を含まない構造を実現することができ、信頼性向上と製造コストの低減をはかる。【解決手段】  半導体基板上１０上にセルトランジスタ１００と選択トランジスタ２００を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、セルトランジスタ１００は、基板１０上にトンネル絶縁膜１１、電荷蓄積層１２、ブロック絶縁膜１４ｃ、ゲート電極１５ｃを有し、隣接するセルトランジスタ間で電荷蓄積層１２が分断され、選択トランジスタ２００は、基板１０上にブロック絶縁膜１４と同じ材料のゲート絶縁膜１４ｓ、ゲート電極１５ｓを有し、セルトランジスタ１００と選択トランジスタ２００との間の基板表面に段差１６を有し、段差１６は、セルトランジスタ側が高く、選択トランジスタ側が低く位置するように形成されている。【選択図】      図２
2009277847.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた、少なくとも２つのメモリセルトランジスタを有するメモリセルユニットと該メモリセルユニットに隣接して設けられた選択トランジスタとを含んで構成されるメモリセルアレイと、
を具備し、
前記メモリセルトランジスタは、前記半導体基板上に形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成された電荷蓄積層と、該電荷蓄積上に形成されたブロック絶縁膜と、該ブロック絶縁膜上に形成されたゲート電極とを有し、前記メモリセルトランジスタ間において前記電荷蓄積層が分断されており、
前記選択トランジスタは、前記ブロック絶縁膜と同じ膜を含み前記半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを有し、
前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の半導体基板表面に段差を有し、該段差は、前記メモリセルトランジスタ側の半導体基板表面が高く、前記選択トランジスタ側の半導体基板表面が低く位置するように形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極が同じ導電層で形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記段差は、前記選択トランジスタのゲート絶縁膜の膜厚よりも小さいことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記選択トランジスタのゲート絶縁膜と前記半導体基板との界面は、前記メモリセルトランジスタのトンネル絶縁膜と前記半導体基板との界面よりも低く位置することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記選択トランジスタ及び前記メモリセルトランジスタの各ゲート電極の端部においてそれぞれゲート電極下に拡散層が形成され、前記選択トランジスタのゲート電極下の拡散層は、前記メモリセルトランジスタのゲート電極下の拡散層よりも不純物濃度が低くなっていることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷蓄積層としてシリコン窒化膜等の絶縁膜を用いた不揮発性半導体記憶装置に係わり、特に複数のメモリセルトランジスタからなるメモリセルユニットと選択トランジスタからなるメモリセルアレイを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体メモリセルの一つとして、電荷蓄積層にシリコン窒化膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）セルが知られている。このＭＯＮＯＳセルを適用したＮＡＮＤ型不揮発性半導体記憶装置は、平坦な半導体基板上に、メモリセルトランジスタ及び該メモリセルトランジスタと同じ構造の選択トランジスタを形成して構成されている。
【０００３】
この構造では、選択トランジスタも電荷蓄積層を含むため、読み出し動作を多数回行うと、読み出し時に選択トランジスタのゲート電極に印加される電圧ストレスによって、選択トランジスタの電荷蓄積層に電荷が注入されてしまう。これが原因で、選択トランジスタのしきい値電圧が変化し、誤動作してしまう問題があった（例えば、特許文献１参照）。さらに、メモリセルトランジスタ間の電荷蓄積層が切断されていないと、メモリセルトランジスタ間で電荷の移動が生じ、データの保持特性が劣化する問題があった。
【０００４】
この問題を改善するため、メモリセルトランジスタ間の電荷蓄積層が切断され、かつ選択トランジスタのゲート絶縁膜を、電荷蓄積層を含まない構造にすると、選択トランジスタのゲート絶縁膜を加工する工程をメモリセルトランジスタとは別々に行う必要が生じる。この場合、工程が増えることによる製造コストの増加を招くことになる（例えば、特許文献２参照）。
【特許文献１】特開２００４−２９６６８３号公報
【特許文献２】特開２００２−３２４８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、製造コストの増大を招くことなく、選択トランジスタのゲート絶縁膜が電荷蓄積層を含まない構造を実現することができ、選択トランジスタの信頼性向上と共に製造コストの低減をはかり得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様に係わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた、少なくとも２つのメモリセルトランジスタを有するメモリセルユニットと該メモリセルユニットに隣接して設けられた選択トランジスタとを含んで構成されるメモリセルアレイと、を具備し、前記メモリセルトランジスタは、前記半導体基板上に形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成された電荷蓄積層と、該電荷蓄積上に形成されたブロック絶縁膜と、該ブロック絶縁膜上に形成されたゲート電極とを有し、前記メモリセルトランジスタ間において前記電荷蓄積層が分断されており、前記選択トランジスタは、前記ブロック絶縁膜と同じ膜を含み前記半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを有し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の半導体基板表面に段差を有し、該段差は、前記メモリセルトランジスタ側の半導体基板表面が高く、前記選択トランジスタ側の半導体基板表面が低く位置するように形成されていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、選択トランジスタのゲート絶縁膜が電荷蓄積層を含まない構造であるため、選択トランジスタのしきい値電圧の変化による誤動作を防止することができる。しかも、選択トランジスタのゲート絶縁膜にメモリセルトランジスタのブロック絶縁膜と同じ膜を形成しているため、選択トランジスタのゲート絶縁膜の加工をメモリセルトランジスタと同時に行うことができ、これにより製造コストの増大を抑制することができる。従って、選択トランジスタの信頼性向上と共に製造コストの低減をはかることができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の詳細を図示の実施形態によって説明する。
【０００９】
（第１の実施形態）
図１及び図２は本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置の概略構造を説明するためのもので、図１はビット線コンタクト近傍の構成を示す平面図、図２は図１の矢視Ａ−Ａ’断面図である。図２は、特にメモリセルトランジスタ（ＭＯＮＯＳセル）と選択トランジスタのゲート長方向の断面を示している。
【００１０】
図１に示すように、半導体基板には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＡが形成され、この素子分離領域ＳＡによって素子領域ＡＡは電気的に分離されている。半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００１１】
第１方向に隣接するセレクトゲート線ＳＧ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴのドレイン領域として機能する。そして、このドレイン領域上にはコンタクトプラグＣＰが形成される。コンタクトプラグＣＰは、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また、図には示さないが、第１方向で隣接するもう一方のセレクトゲート線ＳＧ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタのソース領域として機能する。そして、このソース領域上には、コンタクトプラグが形成され、コンタクトプラグは図示しないソース線に接続されるものとなっている。
【００１２】
図２に示すように、直列に配置された複数のメモリセルトランジスタ１００（ＭＴ）からなるメモリセルユニットの一端側に選択トランジスタ２００（ＳＧ）が配置され、選択トランジスタ２００はビット線コンタクト（ＣＰ）を挟んで対向するように配置されている。なお、図には示さないが、メモリセルユニットの他端側は、別の選択トランジスタを介してソース線に接続されている。そして、メモリセルユニット及び選択トランジスタからメモリセルアレイが構成されている。
【００１３】
図２に示すように、メモリセルトランジスタ１００は、シリコン基板（半導体基板）１０上にトンネル絶縁膜１１を形成し、トンネル絶縁膜１１上の一部に電荷蓄積層１２、ブロック絶縁膜１４ｃ、ゲート電極１５ｃを形成し、更に基板１０の表面部にソース／ドレイン領域１８を形成することにより構成されている。電荷蓄積層１２は、隣接するメモリセルトランジスタ１００間で切断された構造となっている。また、選択トランジスタ２００は、シリコン基板１０上に第１のゲート絶縁膜１３を形成し、ゲート絶縁膜１３上に第２のゲート絶縁膜１４ｓ、ゲート電極１５ｓを形成し、更に基板１０の表面部にソース／ドレイン領域１８を形成することにより構成されている。
【００１４】
図２では、トンネル絶縁膜１１とゲート絶縁膜１３は別々に形成された異なる絶縁膜であり、ブロック絶縁膜１４ｃとゲート絶縁膜１４ｓは同時に形成された同じ絶縁膜である。また、ゲート電極１５ｃとゲート電極１５ｓは同時に形成された同じ導電材である。
【００１５】
メモリセルトランジスタ１００のゲート電極１５ｃと選択トランジスタ２００のゲート電極１５ｓとの間の半導体基板１０の表面には、メモリセルトランジスタ１００側が高く、選択トランジスタ２００側が低く位置する段差１６が設けられている。即ち、選択トランジスタ２００側は、ゲート絶縁膜１３，１４ｓ及びゲート電極１５ｓからなるゲート電極部を挟む基板表面とゲート電極部下の基板表面とに段差を有し、ゲート電極部を挟む基板表面の方がゲート電極部下の基板表面よりも低く形成されている。また、隣接する選択トランジスタ２００のゲート電極１５ｓ間の半導体基板１０の表面には、段差１６と同様に、メモリセルトランジスタ１００側の半導体基板１０の表面に対して低く位置する段差１７が形成されている。
【００１６】
メモリセルトランジスタ１００のゲート電極部を挟む半導体基板表面、及び選択トランジスタ２００のゲート電極部を挟む基板表面には、不純物を低濃度にドープしたソース／ドレイン領域１８が形成されている。隣接するメモリセルトランジスタ１００間、メモリセルトランジスタ１００と選択トランジスタ２００との間には、絶縁膜１９が埋め込み形成され、更に選択トランジスタ２００のゲート電極１５ｃの互いに対向する側の側面に側壁膜が形成されるように絶縁膜１９が形成されている。そして、隣接する選択トランジスタ２００間には、高濃度のソース／ドレイン領域２０が成されている。
【００１７】
これらを形成した基板上には、層間絶縁膜２１が形成されている。層間絶縁膜２１には、ソース／ドレイン領域２０にコンタクトするコンタクトプラグ２２が埋め込み形成されている。そして、層間絶縁膜２１上には、コンタクトプラグ２２とコンタクトするビット線２３が形成されている。
【００１８】
次に、図３及び図４を参照して、本実施形態に係わる不揮発性半導体記憶装置の製造方法の一例を説明する。
【００１９】
まず、シリコン基板１０内に、図示はしないが、メモリセルトランジスタ１００、選択トランジスタ２００のウェル・チャネル領域をイオン注入により形成した後、図３（ａ）に示すように、例えば熱酸化によりシリコン基板１０の表面にメモリセルトランジスタ１００のトンネル絶縁膜１１を形成する。その後、例えばシリコン窒化膜を堆積して電荷蓄積層１２を形成する。ここで、トンネル絶縁膜１１の膜厚は例えば４ｎｍ、電荷蓄積層１２の膜厚は例えば５ｎｍとした。
【００２０】
次いで、図３（ｂ）に示すように、リソグラフィー工程により選択トランジスタ２００となる領域に開口を有するレジストパターン（図示せず）を形成し、該領域のトンネル絶縁膜１１及び電荷蓄積層１２を除去する。
【００２１】
次いで、図３（ｃ）に示すように、熱酸化によりシリコン基板１０の表面に選択トランジスタのゲート絶縁膜１３を例えば、４ｎｍの厚さに形成する。このとき、メモリセルトランジスタ１００の電荷蓄積層１２上には酸化膜は形成されない。その後、電荷蓄積層１２及びゲート絶縁膜１３上に、例えばアルミナ（Ａｌ2 Ｏ3 ）膜により、メモリセルトランジスタ１００のブロック絶縁膜１４ｃ及び選択トランジスタ２００のゲート絶縁膜１４ｓとなる絶縁膜１４を例えば、１５ｎｍの厚さに形成する。その後、絶縁膜１４上に、例えばポリシリコン膜により、メモリセルトランジスタ１００のゲート電極１５ｃ及び選択トランジスタ２００のゲート電極１５ｓとなる例えば、厚さ５０ｎｍの導電層１５を形成する。
【００２２】
なお、導電層１５は必ずしもポリシリコンに限るものではなく、ＴａＮ／ＷＮ／Ｗ等の積層構造であっても良い。
【００２３】
次いで、図３（ｄ）に示すように、リソグラフィー工程により、導電層１５をゲートパターンにエッチングし、メモリセルトランジスタ１００のゲート電極１５ｃ及び選択トランジスタ２００のゲート電極１５ｓを形成する。
【００２４】
次いで、図４（ｅ）に示すように、メモリセルトランジスタ１００のゲート電極１５ｃ及び選択トランジスタ２００のゲート電極１５ｓをマスクとして、ＲＩＥにより絶縁膜１４をエッチングし、メモリセルトランジスタ１００のブロック絶縁膜１４ｃ及び選択トランジスタ２００のゲート絶縁膜１４ｓを形成する。このとき、メモリセルトランジスタ１００では電荷蓄積層１２でエッチングがストップするが、選択トランジスタ２００では電荷蓄積層１２がないためエッチングのオーバーによって、ゲート絶縁膜１３の上部または全部がエッチングされる。
【００２５】
なお、絶縁膜１４に用いたＡｌ2 Ｏ3 のエッチャントとしてはＣ4Ｆ8 ，Ｏ2 とＣＯの混合ガス、又はＣＨ4 ，Ｏ若しくはＨ2 等のガスとＣｌ2 ，ＨＣｌ若しくはＢＣｌ3等のガスとを任意に組み合わせた混合ガスを用いることができる。更には、これらの混合ガスにＡｒガスを加えたガスを用いたＲＥＩ法によりエッチングすることも可能である。
【００２６】
その後、メモリセルトランジスタ１００間の電荷蓄積層１２をエッチングし、メモリセルトランジスタ１００間の電荷蓄積層１２を切断する。このとき、メモリセルトランジスタ間において電荷蓄積層１２を完全にエッチング除去する必要が有るが、選択トランジスタ２００では既にゲート絶縁膜１３の上部または全部がエッチングされているため、メモリセルトランジスタ１００のゲート電極１５ｃと選択トランジスタ２００のゲート電極１５ｓの間のシリコン基板１０の表面を平坦な状態に保つことは非常に困難である。
【００２７】
そこで、メモリセルトランジスタ１００のゲート電極１５ｃと選択トランジスタ２００のゲート電極１５ｓの間の選択トランジスタ側のシリコン基板１０の表面に段差１６が形成されるように、更に隣接する選択トランジスタ２００のゲート電極１５ｓ間のシリコン基板１０の表面に段差１７が形成されるようにエッチング条件を調整する。即ち、電荷蓄積層１２を例えば、ＲＩＥ法を用いてエッチング除去する際に、トンネル絶縁膜１１とのエッチング選択比は取れ、シリコン基板１０とのエッチング選択比がやや大きい条件でエッチングを行う。
【００２８】
その結果、シリコン基板１０の表面部に深さ１０〜２０ｎｍの溝（段差）１６，１７が形成される。このとき、メモリセルトランジスタ１００間の電荷蓄積層１２を完全に切断することが可能となる。
【００２９】
なお、段差１６，１７の深さがあまり大きいと、選択トランジスタ２００のトランジスタ特性に悪影響が出てくるため、段差１６，１７の深さは選択トランジスタ２００のゲート絶縁膜１３の膜厚よりも小さい方が望ましい。
【００３０】
次いで、図４（ｆ）に示すように、イオン注入により、隣接するメモリセルトランジスタ１００のゲート電極間、メモリセルトランジスタ２００のゲート電極と選択トランジスタ１００のゲート電極との間、隣接する選択トランジスタ２００のゲート電極間で、基板１０の表面部にｎ型不純物をドープすることにより、低濃度のソース／ドレイン領域１８を形成する。
【００３１】
次いで、図４（ｇ）に示すように、隣接するメモリセルトランジスタ１００のゲート電極間、メモリセルトランジスタ１００のゲート電極と選択トランジスタ２００のゲート電極との間、隣接する選択トランジスタ２００のゲート電極間に、例えばＴＥＯＳ膜により絶縁膜１９を埋め込み形成する。さらに、選択トランジスタ２００のゲート電極１５ｃの互いに対向する側の側面に側壁が形成されるように絶縁膜１９をエッチングした後、高濃度のソース／ドレイン領域２０を形成する。その後、図示はしないが、ゲート電極１５ｃ，１５ｓを構成するポリシリコン膜をＣｏシリサイドにし、必要に応じてコンタクト開口のエッチングのストッパーとなる絶縁膜を堆積する。
【００３２】
次いで、図４（ｈ）に示すように、例えばＢＰＳＧ膜により層間絶縁膜２１を形成し、リソグラフィー工程により、コンタクト孔を開口する。
【００３３】
次いで、例えばＷを用いてコンタクトプラグ２２を形成した後、例えばＣｕを用いてビット線２３を形成することにより、前記図１及び図２に示す構造を得ることができる。これ以降は、一般的に知られた手法を用いて上層の配線層を形成することにより、不揮発性半導体メモリが完成することになる。
【００３４】
このように本実施形態によれば、電荷蓄積層１２が隣接するメモリセルトランジスタ１００間で切断されていることから、メモリセルトランジスタ１００間で電荷が移動することを防止し、メモリセルトランジスタ１００の信頼性の悪化を防止することができる。また、メモリセルトランジスタ１００のゲート電極１５ｃと選択トランジスタ２００のゲート電極１５ｓの間のシリコン基板１０の表面において、選択トランジスタ２００側にのみ段差１６が形成されており、メモリセルトランジスタ１００側に段差が形成されていないことから、ショートチャネル効果によってメモリセルトランジスタ１００の特性が悪化することなく、上記信頼性の悪化を防止することができる。
【００３５】
また、選択トランジスタ２００のゲート絶縁膜に電荷蓄積層を含まないため、読み出し時に選択トランジスタ２００のゲート電極に印加される電圧ストレスによって、選択トランジスタ２００のしきい値電圧が変化することがない。このため、選択トランジスタ２００の信頼性の悪化を防止することができる。
【００３６】
選択トランジスタ２００のゲート絶縁膜の一部に、メモリセルトランジスタ１００のブロック絶縁膜１４ｃと同じ材料の膜１４ｓを含むことにより、メモリセルトランジスタ１００のブロック絶縁膜１４ｃと、選択トランジスタのゲート絶縁膜の少なくとも一部の形成を同時にできるため、製造コストを低減することができる。
【００３７】
また、メモリセルトランジスタ１００のゲート電極１５ｃと選択トランジスタ２００のゲート電極１５ｓが同じ導電層であり、これらのゲート加工を同時にできるため、製造工程が増加することなく、製造コストを低減することができる。
【００３８】
なお、選択トランジスタ２００は段差によってショートチャネル効果の影響は大きくなるが、選択トランジスタ２００のゲート長はメモリセルトランジスタ１００のゲート長に比べて大きいため、ショートチャネル効果の影響を受けにくい。このため、この段差があっても問題とならない。
【００３９】
即ち、製造コストの増大を招くことなく、選択トランジスタ２００のゲート絶縁膜が電荷蓄積層を含まない構造を実現することができ、選択トランジスタ２００の信頼性向上と共に製造コストの低減をはかることができる。
【００４０】
また、本実施形態では、選択トランジスタ２００のゲート電極部を挟む領域に段差１６，１７を形成しているため、ゲート電極部下の端部に回り込む不純物拡散層は、段差底部にイオン注入された不純物からの拡散によるものとなる。このため、メモリセルトランジスタ１００のゲート電極部下の不純物拡散層１８のように横からの拡散によるものと比較すると、不純物濃度が低いものとなる。これにより、次のような利点も得られる。
【００４１】
即ち、選択トランジスタ２００のゲート電極は複数のメモリセルユニットで共通接続されているため、選択されたメモリセルユニットの選択されたメモリセル（選択セル）の書き込みの際にゲート電極とチャネル領域との間に高電圧が印加される。一方、非選択のメモリセルユニットにおいては、選択セルと同じワード線に接続されたセル（非選択セル）の書き込みを防止しなくてはならない。そのため、選択トランジスタ１００をカットオフさせブースト効果によりメモリセルトランジスタ１００のチャネル領域及び不純物拡散層１８の電位を上昇させ、書き込みを防止している。このとき、選択トランジスタ２００の不純物拡散層１８と半導体基板１０との間のＢＢ（バンド間遷移：band-to-band）リークにより、非選択セルにおけるチャネル領域及び不純物拡散層１８の電位が低下すると、誤書き込みが生じる。
【００４２】
これに対して本実施形態では、ゲート電極部下の拡散層の不純物濃度が低いために、不純物濃度の薄いｎ型層と半導体基板１０のｐ型層との接合となり、ＢＢリークが小さくなる。従って、非選択セルにおけるしきい値の低下を防止して、誤書き込みを抑制することができる。
【００４３】
（第２の実施形態）
図５は、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置の概略構造を示す断面図であり、特にメモリセルトランジスタと選択トランジスタのゲート長方向の断面を示している。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４４】
基本的な構造は先に説明した第１の実施形態と同様であるが、本実施形態が第１の実施形態と異なる点は、選択トランジスタ２００のゲート絶縁膜１３と半導体基板１０との界面が、メモリセルトランジスタ１００のトンネル絶縁膜１１と半導体基板１０との界面よりも低く位置することにある。
【００４５】
この構造は、前記図３（ｂ）で露出している半導体基板１０の表面の酸化量を多くし、選択トランジスタ２００のゲート絶縁膜１３の膜厚を厚くすることにより実現することができる。また、図３（ｂ）の段階でトンネル絶縁膜１１をエッチングした後、半導体基板１０の表面をエッチングすることにより実現することも可能である。
【００４６】
このように構成された本実施形態では、第１の実施形態よりも、選択トランジスタ２００のゲート絶縁膜１３とシリコン基板１０との界面からの段差１６の深さを小さくすることができる。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、選択トランジスタ２００の特性の改善をはかり得るという利点がある。
【００４７】
（第３の実施形態）
図６は、本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置の概略構造を示す断面図であり、特にメモリセルトランジスタと選択トランジスタのゲート長方向の断面を示している。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４８】
基本的な構造は第１の実施形態と同様であるが、本実施形態が第１の実施形態と異なる点は、選択トランジスタ２００のゲート絶縁膜を１４ｓのみの単層にしたことにある。
【００４９】
本実施形態の構造は、前記図３（ｃ）の工程において、選択トランジスタ２００のゲート絶縁膜１３の形成を行うことなく、絶縁膜１４の形成のみを行うことにより実現することができる。
【００５０】
このような構成であっても第１の実施形態と同様の効果が得られるのは勿論のこと、次のような利点もある。即ち、本実施形態では選択トランジスタ２００のゲート絶縁膜１３の形成を行わないため、第１の実施形態よりも製造コストを低減することができる。但し、ゲート絶縁膜１３がないために、段差１６，１７が深くなりすぎる傾向にある。これを防止するためには、電荷蓄積層１２や絶縁膜１４をＲＩＥ等で選択エッチングする際のエッチャントを適切に選択すればよい。
【００５１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、電荷蓄積層としてシリコン窒化膜を用いたが、ハフニア膜などのいわゆる高誘電体絶縁膜を用いることができる。また、ブロック絶縁膜もアルミナに限るものではなく、他の絶縁膜を用いることが可能である。さらに、半導体基板は必ずしもシリコンに限るものではなく、他の半導体材料を用いることも可能である。
【００５２】
また、半導体基板の表面部に形成する段差（溝）の深さは、選択トランジスタのゲート絶縁膜の膜厚よりも小さい範囲で適宜変更可能である。さらに、電荷蓄積層、ブロック絶縁膜、ゲート絶縁膜等の各膜の成膜方法やエッチング方法は何ら限定されるものではなく、適宜変更可能である。
【００５３】
また、実施形態では、ブロック絶縁膜１４ｃとゲート絶縁膜１４ｓは同時に形成された同じ絶縁膜であり、ゲート電極１５ｃとゲート電極１５ｓは同時に形成された同じ導電材である場合について述べたが、本発明は選択トランジスタのゲート絶縁膜に電荷蓄積層を含まない限り、ブロック絶縁膜１４ｃとゲート絶縁膜１４ｓが異なる絶縁膜である場合でも有効であり、ゲート電極１５ｃとゲート電極１５ｓが異なる導電材である場合にも有効である。
【００５４】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置の概略構造を示す平面図。
【図２】第１の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置の概略構造を示す断面図。
【図３】第１の実施形態のＮＡＮＤ型不揮発性半導体記憶装置の製造工程を示す断面図。
【図４】第１の実施形態のＮＡＮＤ型不揮発性半導体記憶装置の製造工程を示す断面図。
【図５】第２の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置の概略構造を示す断面図。
【図６】第３の実施形態に係わるＮＡＮＤ型不揮発性半導体記憶装置の概略構造を示す断面図。
【符号の説明】
【００５６】
１０…シリコン基板（半導体基板）
１１…トンネル絶縁膜
１２…電荷蓄積層
１３…第１のゲート絶縁膜
１４…絶縁膜
１４ｃ…ブロック絶縁膜
１４ｓ…第２のゲート絶縁膜
１５…導電層
１５ｃ…セルトランジスタのゲート電極
１５ｓ…選択トランジスタのゲート電極
１６，１７…段差（溝）
１８…低濃度ソース／ドレイン領域
１９…絶縁膜
２０…高濃度ソース／ドレイン領域
２１…層間絶縁膜
２２…コンタクトプラグ
２３…ビット線
１００…メモリセルトランジスタ
２００…選択トランジスタ
【図１】
2009277847.tif 000003
【図２】
2009277847.tif 000004
【図３】
2009277847.tif 000005
【図４】
2009277847.tif 000006
【図５】
2009277847.tif 000007
【図６】
2009277847.tif 000008