(57)【要約】【課題】制御信号およびアドレス信号を共通バスを介して接続することができるシステムメモリ制御装置を実現する。【解決手段】本発明のシステムメモリ制御装置は、互いに排他的に有効となるＣＭＥ-０、ＣＭＥ-１を生成するコマンド同期装置１４と、ＣＭＥ-０とデータ処理装置１６からのＡＣＱ-０に基づいてＣＳ-０、ＣＴＬ-０、およびＡＤ-０を生成し、ＣＴＬ-０、ＡＤ-０をＣＳ-０に同期して出力する単位システムメモリ制御装置１３ａと、ＣＭＥ-１とデータ処理装置１６からのＡＣＱ-１に基づいてＣＳ-１、ＣＴＬ-１、ＡＤ-１を生成し、ＣＴＬ-１、ＡＤ-１をＣＳ-１に同期して出力する単位システムメモリ制御装置１３ｂと、ＣＴＬ-０とＡＤ-０、または、ＣＴＬ-１とＡＤ-１を選択してシステムメモリ１１ａ、１１ｂへ共通のバスを介して出力するコマンド選択装置１５を有する。【選択図】図１
2009199343.tif 000002
【特許請求の範囲】
【請求項１】
データ処理装置からのアクセスリクエスト信号に基づいて、クロック信号に同期して第１および第２のシステムメモリにそれぞれデータ転送を行うシステムメモリ制御装置であって、
互いに排他的に有効となる第１コマンド有効信号および第２コマンド有効信号を生成するコマンド同期手段と、
前記コマンド同期手段からの前記第１コマンド有効信号と前記データ処理装置からの第１の前記アクセスリクエスト信号とに基づいて第１チップセレクト信号、第１制御信号、および第１アドレス信号を生成し、前記第１チップセレクト信号を前記第１のシステムメモリへ出力するとともに、前記第１制御信号および前記第１アドレス信号を前記第１チップセレクト信号に同期して出力する第１の単位システムメモリ制御手段と、
前記コマンド同期手段からの前記第２コマンド有効信号と前記データ処理装置からの第２の前記アクセスリクエスト信号とに基づいて第２チップセレクト信号、第２制御信号、および第２アドレス信号を生成し、前記第２チップセレクト信号を前記第２のシステムメモリへ出力するとともに、前記第２制御信号および前記第２アドレス信号を前記第２チップセレクト信号に同期して出力する第２の単位システムメモリ制御手段と、
前記第１チップセレクト信号および前記第２チップセレクト信号に基づいて、前記第１の単位システムメモリ制御手段からの前記第１制御信号および前記第１アドレス信号、または、前記第２の単位システムメモリ制御手段からの前記第２制御信号および前記第２アドレス信号を選択して前記第１および第２のシステムメモリへ共通のバスを介して出力するコマンド選択手段とを有することを特徴とするシステムメモリ制御装置。
【請求項２】
前記第１コマンド有効信号および前記第２コマンド有効信号は互いに相補的な一対の信号であることを特徴とする請求項１に記載のシステムメモリ制御装置。
【請求項３】
前記第１コマンド有効信号および前記第２コマンド有効信号は前記クロック信号の１サイクルごとに反転する一対の相補信号であることを特徴とする請求項１に記載のシステムメモリ制御装置。
【請求項４】
前記第１チップセレクト信号は前記第１コマンド有効信号から前記クロック信号のＮサイクル（Ｎは自然数）後に出力され、
前記第２チップセレクト信号は前記第２コマンド有効信号から前記Ｎサイクル後に出力されることを特徴とする請求項１に記載のシステムメモリ制御装置。
【請求項５】
前記第１チップセレクト信号は前記第１コマンド有効信号から前記クロック信号の２サイクル後に出力され、
前記第２チップセレクト信号は前記第２コマンド有効信号から前記クロック信号の２サイクル後に出力されることを特徴とする請求項１に記載のシステムメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部に複数のシステムメモリを接続するシステム半導体装置におけるシステムメモリ制御装置に関する。
【背景技術】
【０００２】
システムメモリとして一般的によく使用されるＳＤＲＡＭ（Synchronous DRAM）は、近年の半導体プロセスの微細化技術の進展に伴って大容量化が進み、制御に必要なアドレス信号のビット数が増加してきている。例えば、２５６Ｍのアドレス空間をアクセスするためにはアドレス信号として１４ビットが必要となる。
【０００３】
一方、システムの性能向上のため外部に複数のシステムメモリを接続し高速にアクセスするシステム半導体装置では、システムメモリを接続するデータバスを共有しているために、そのシステムメモリ制御装置はそれぞれのシステムメモリへのアクセスが同じクロックサイクルで発生しないようそれぞれのシステムメモリを独立して制御する（例えば、「特許文献１」を参照。）必要があった。
【０００４】
このため、従来のシステムメモリ制御装置を備えたシステム半導体装置では、それぞれのシステムメモリのためにそれぞれ制御信号およびアドレス信号を別々に接続しなければならないという問題があった。
【特許文献１】特開平１０−６９４３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、制御信号およびアドレス信号を共通バスを介して接続することができるシステムメモリ制御装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、データ処理装置からのアクセスリクエスト信号に基づいて、クロック信号に同期して第１および第２のシステムメモリにそれぞれデータ転送を行うシステムメモリ制御装置であって、互いに排他的に有効となる第１コマンド有効信号および第２コマンド有効信号を生成するコマンド同期手段と、前記コマンド同期手段からの前記第１コマンド有効信号と前記データ処理装置からの第１の前記アクセスリクエスト信号とに基づいて第１チップセレクト信号、第１制御信号、および第１アドレス信号を生成し、前記第１チップセレクト信号を前記第１のシステムメモリへ出力するとともに、前記第１制御信号および前記第１アドレス信号を前記第１チップセレクト信号に同期して出力する第１の単位システムメモリ制御手段と、前記コマンド同期手段からの前記第２コマンド有効信号と前記データ処理装置からの第２の前記アクセスリクエスト信号とに基づいて第２チップセレクト信号、第２制御信号、および第２アドレス信号を生成し、前記第２チップセレクト信号を前記第２のシステムメモリへ出力するとともに、前記第２制御信号および前記第２アドレス信号を前記第２チップセレクト信号に同期して出力する第２の単位システムメモリ制御手段と、前記第１チップセレクト信号および前記第２チップセレクト信号に基づいて、前記第１の単位システムメモリ制御手段からの前記第１制御信号および前記第１アドレス信号、または、前記第２の単位システムメモリ制御手段からの前記第２制御信号および前記第２アドレス信号を選択して前記第１および第２のシステムメモリへ共通のバスを介して出力するコマンド選択手段とを有することを特徴とするシステムメモリ制御装置が提供される。
【発明の効果】
【０００７】
本発明によれば、システム半導体装置の外部に接続するシステムメモリのための外部接続ピン数を大幅に削減でき、パッケージの小型化、低コスト化、および実装の利便性の向上をはかることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例】
【０００９】
図１は、本発明の実施例に係わるシステムメモリ制御装置を示す回路ブロック図である。ここでは、一例として、外部に２つのシステムメモリ１１ａおよび１１ｂを接続するシステム半導体装置１２に組み込まれたシステムメモリ制御装置とその動作にかかわる部分を示した。
【００１０】
本発明の実施例に係わるシステムメモリ制御装置は、２つの単位システムメモリ制御装置１３ａおよび１３ｂ、コマンド同期装置１４、およびコマンド選択装置１５を備えている。
【００１１】
単位システムメモリ制御装置１３ａの第１の入力にはシステム半導体装置１２に組み込まれたデータ処理装置１６からのシステムメモリアクセスリクエスト信号０（以下、「ＡＣＱ-０」という。）が入力され、単位システムメモリ制御装置１３ａの第２の入力にはコマンド同期装置１４からのコマンド有効信号０（以下、「ＣＭＥ-０」という。）が入力され、単位システムメモリ制御装置１３ａの第１の入出力にはデータ処理装置１６との間でリクエストデータ信号０（以下、「ＲＱＤ-０」という。）が入出力され、単位システムメモリ制御装置１３ａの第２の入出力にはシステムメモリ１１ａとの間でデータ信号０（以下、「ＤＱ-０」という。）が入出力され、単位システムメモリ制御装置１３ａの第１の出力は制御信号０（以下、「ＣＴＬ-０」という。）およびアドレス信号０（以下、「ＡＤ-０」という。）としてコマンド選択装置１５の第１の入力へ供給され、単位システムメモリ制御装置１３ａの第２の出力はチップセレクト信号０（以下、「ＣＳ-０」という。）としてコマンド選択装置１５の第２の入力およびシステムメモリ１１ａの第１の入力へ供給されている。
【００１２】
単位システムメモリ制御装置１３ｂの第１の入力にはデータ処理装置１６からのシステムメモリアクセスリクエスト信号１（以下、「ＡＣＱ-１」という。）が入力され、単位システムメモリ制御装置１３ｂの第２の入力にはコマンド同期装置１４からのコマンド有効信号１（以下、「ＣＭＥ-１」という。）が入力され、単位システムメモリ制御装置１３ｂの第１の入出力にはデータ処理装置１６との間でリクエストデータ信号１（以下、「ＲＱＤ-１」という。）が入出力され、単位システムメモリ制御装置１３ｂの第２の入出力にはシステムメモリ１１ｂとの間でデータ信号１（以下、「ＤＱ-１」という。）が入出力され、単位システムメモリ制御装置１３ｂの第１の出力は制御信号１（以下、「ＣＴＬ-１」という。）およびアドレス信号１（以下、「ＡＤ-１」という。）としてコマンド選択装置１５の第３の入力へ供給され、単位システムメモリ制御装置１３ｂの第２の出力はチップセレクト信号１（以下、「ＣＳ-１」という。）としてコマンド選択装置１５の第４の入力およびシステムメモリ１１ｂの第１の入力へ供給されている。
【００１３】
コマンド選択装置１５の出力は共用制御信号（以下、「ＣＣＴＬ」という。）および共用アドレス信号（以下、「ＣＡＤＤ」という。）としてシステムメモリ１１ａの第２の入力およびシステムメモリ１１ｂの第２の入力へ供給されている。
【００１４】
単位システムメモリ制御装置１３ａは、コマンド同期装置１４からのＣＭＥ-０とデータ処理装置１６からのＡＣＱ-０とに基づいてＣＳ-０、ＣＴＬ-０、およびＡＤ-０を生成し、ＣＳ-０をシステムメモリ１１ａおよびコマンド選択装置１５へ出力するとともに、ＣＴＬ-０およびＡＤ-０をＣＳ-０に同期してコマンド選択装置１５へ出力する。
【００１５】
単位システムメモリ制御装置１３ａは、１つのシステムメモリの制御が可能で、ＣＭＥ-０が有効（“Ｈ”）であるクロックサイクルの規定サイクル後（図２で後述する例では２サイクル後。）にシステムメモリ１１ａに対してシステムメモリコマンド（ＣＴＬ-０およびＡＤ-０で指定されるコマンド。）を発行することができる。
【００１６】
また、単位システムメモリ制御装置１３ｂは、コマンド同期装置１４からのＣＭＥ-１とデータ処理装置１６からのＡＣＱ-１とに基づいてＣＳ-１、ＣＴＬ-１、およびＡＤ-１を生成し、ＣＳ-１をシステムメモリ１１ｂおよびコマンド選択装置１５へ出力するとともに、ＣＴＬ-１およびＡＤ-１をＣＳ-１に同期してコマンド選択装置１５へ出力する。
【００１７】
単位システムメモリ制御装置１３ｂは、１つのシステムメモリの制御が可能で、ＣＭＥ-１が有効（“Ｈ”）であるクロックサイクルの規定サイクル後（図２で後述する例では２サイクル後。）にシステムメモリ１１ｂに対してシステムメモリコマンド（ＣＴＬ-１およびＡＤ-１で指定されるコマンド。）を発行することができる。
【００１８】
コマンド同期装置１４は、互いに排他的に有効となるＣＭＥ-０およびＣＭＥ-１を生成する。例えば、ＣＭＥ-０は１サイクルごとに反転する信号であり、ＣＭＥ-０の反転信号がＣＭＥ-１になっている。
【００１９】
コマンド選択装置１５は、ＣＳ-０およびＣＳ-１に基づいて、単位システムメモリ制御装置１３ａからのＣＴＬ-０およびＡＤ-０、または、単位システムメモリ制御装置１３ｂからのＣＴＬ-１およびＡＤ-１を選択して、ＣＣＴＬおよびＣＡＤＤとして、共通バスを介してシステムメモリ１１ａおよび１１ｂへ出力する。
【００２０】
すなわち、コマンド選択装置１５は、ＣＳ-０が有効（“Ｌ”）の場合にはＣＴＬ-０およびＡＤ-０をＣＣＴＬおよびＣＡＤＤとして出力し、ＣＳ-１が有効（“Ｌ”）の場合にはＣＴＬ-１およびＡＤ-１をＣＣＴＬおよびＣＡＤＤとして出力する。
【００２１】
次に、システムメモリ制御装置における動作の一例を説明する。  
図２は、本発明の実施例に係わるシステムメモリ制御装置の動作における各信号の波形を示すタイミング図である。ここでは、一例として、システムメモリ１１ａおよび１１ｂにＳＤＲＡＭを用いた場合を示した。
【００２２】
ＣＬＫはクロック信号を表し、各クロックサイクルの上部に付された数字は説明のための便宜的なサイクル番号を示している。
【００２３】
ＣＭＥ-０およびＣＭＥ-１は、図２に示したように、クロックサイクルごとに反転する相補的な一対の信号である。すなわち、ＣＭＥ-０は偶数番号のクロックサイクルで有効（“Ｈ”）となり、ＣＭＥ-１は奇数番号のクロックサイクルで有効（“Ｈ”）となる。
【００２４】
ＣＳ-０およびＣＳ-１は負論理の信号であり、それぞれＣＭＥ-０およびＣＭＥ-１の２サイクル後だけに有効（“Ｌ”）となり得る。すなわち、ＣＳ-０は奇数番号のクロックサイクルでは必ず無効（“Ｈ”）となり、ＣＳ-１は偶数番号のクロックサイクルでは必ず無効（“Ｈ”）となる。
【００２５】
ＣＴＬ-０およびＣＴＬ-１では、それぞれＣＳ-０およびＣＳ-１が有効（“Ｌ”）であるクロックサイクルでのみコマンド（Ｎｏｐ： No Operation を除く。）が出力される。ＣＳ-０およびＣＳ-１が同時に有効（“Ｌ”）になることはないので、システムメモリ１１ａに対するコマンドとシステムメモリ１１ｂに対するコマンドが同じクロックサイクルで同時に出力されることはない。ここでは、一例として、システムメモリ１１ａおよび１１ｂに対してそれぞれ同一バンク中での連続読み出しを行う場合を示した。すなわち、ＣＴＬ-０では、第２サイクルでＢＰｃｇ（バンクプリチャージコマンド）が出力され、第６サイクルでＡｃｔ（バンクアクティベートコマンド）が出力され、第８、第１０、第１２、第１４、第１６、第１８、および第２０サイクルでそれぞれＲｅａｄ（リードコマンド）が出力され、第２６サイクルでＢＰｃｇが出力されている。また、ＣＴＬ-１では、第３サイクルでＢＰｃｇが出力され、第７サイクルでＡｃｔが出力され、第９、第１１、第１３、第１５、第１７、第１９、および第２１サイクルでそれぞれＲｅａｄが出力され、第２７サイクルでＢＰｃｇが出力されている。
【００２６】
ＡＤ-０およびＡＤ-１には、それぞれＣＴＬ-０およびＣＴＬ-１に対応したアドレスが出力されている。すなわち、ＡＤ-０では、第２サイクルでＡ００が出力され、第６サイクルでＡ０１が出力され、第８サイクルでＡ０２が出力され、第１０サイクルでＡ０３が出力され、第１２サイクルでＡ０４が出力され、第１４サイクルでＡ０５が出力され、第１６サイクルでＡ０６が出力され、第１８サイクルでＡ０７が出力され、第２０サイクルでＡ０８が出力され、第２６サイクルでＡ０９が出力されている。また、ＡＤ-１では、第３サイクルでＡ１０が出力され、第７サイクルでＡ１１が出力され、第９サイクルでＡ１２が出力され、第１１サイクルでＡ１３が出力され、第２２サイクルでＡ１４が出力され、第１５サイクルでＡ１５が出力され、第１７サイクルでＡ１６が出力され、第１９サイクルでＡ１７が出力され、第２１サイクルでＡ１８が出力され、第２７サイクルでＡ１９が出力されている。
【００２７】
ＣＣＴＬにはＣＳ-０およびＣＳ-１に基づいてコマンド選択装置１５で選択されたＣＴＬ-０またはＣＴＬ-１が出力される。同様に、ＣＡＤＤにはコマンド選択装置１５で選択されたＡＤ-０またはＡＤ-１が出力される。
【００２８】
このように、システムメモリ制御装置においてＣＳ-０およびＣＳ-１を除く制御信号（ＣＴＬ-０およびＣＴＬ-１）およびアドレス信号（ＡＤ-０およびＡＤ-１）をそれぞれ合成することで、２つのシステムメモリ１１ａおよび１１ｂでこれらのバスを共用することが可能になっている。
【００２９】
上記実施例によれば、チップセレクト信号（ＣＳ-０およびＣＳ-１）を除く制御信号およびアドレス信号をそれぞれ共通のバスを介して共用することができるので、システム半導体装置１２の外部に接続するシステムメモリ１１ａおよび１１ｂのための外部接続ピン数を大幅に削減でき、パッケージの小型化、低コスト化、および実装の利便性の向上をはかることができる。
【００３０】
上述の実施例では、システムメモリ制御装置はシステム半導体装置１２に組み込まれるとしたが、本発明はこれに限られるものではなく、システムメモリ制御装置を単独のＩＣチップとして構成することも可能である。また、システムメモリ１１ａおよび１１ｂはＳＤＲＡＭであるとしたが、本発明はこれに限られるものではない。
【００３１】
また、上述の実施例では、システムメモリは２つであるとしたが、本発明はこれに限られるものではなく、互いに排他的に有効となる複数のコマンド有効信号を生成することで原理的には任意の数のシステムメモリに適用することができる。
【００３２】
さらに、上述の実施例では、従来のシステムメモリ制御装置と単位システムメモリ制御装置１３ａおよび１３ｂとの互換性を考慮して、ＣＳ-０およびＣＳ-１をコマンド選択装置１５に入力するとしたが、本発明はこれに限られるものではなく、例えば、ＣＭＥ-０およびＣＭＥ-１をコマンド選択装置１５に直接入力してＣＣＴＬおよびＣＡＤＤを生成するような構成にすることもできる。
【００３３】
さらに、上述の実施例では、ＣＭＥ-０およびＣＭＥ-１はクロックサイクルごとに反転する一対の相補信号であるとしたが、本発明はこれに限られるものではなく、互いに排他的に有効となる信号であれば、原理的には適用可能である。
【００３４】
さらに、上述の実施例では、ＣＳ-０およびＣＳ-１はそれぞれＣＭＥ-０およびＣＭＥ-１が有効になったクロックサイクルの２サイクル後だけに有効になり得るとしたが、本発明はこれに限られるものではなく、同じ一定のサイクル数であれば任意のサイクル後に有効になるように構成しても良い。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例に係わるシステムメモリ制御装置を示す回路ブロック図。
【図２】本発明の実施例に係わるシステムメモリ制御装置の動作における各信号の波形を示すタイミング図。
【符号の説明】
【００３６】
１１ａ、１１ｂ  システムメモリ
１２  システム半導体装置
１３ａ、１３ｂ  単位システムメモリ制御装置
１４  コマンド同期装置
１５  コマンド選択装置
１６  データ処理装置
ＡＣＱ-０  システムメモリアクセスリクエスト信号０
ＡＣＱ-１  システムメモリアクセスリクエスト信号１
ＲＱＤ-０  リクエストデータ信号０
ＲＱＤ-１  リクエストデータ信号１
ＣＭＥ-０  コマンド有効信号０
ＣＭＥ-１  コマンド有効信号１
ＣＴＬ-０  制御信号０
ＣＴＬ-１  制御信号１
ＡＤ-０  アドレス信号０
ＡＤ-１  アドレス信号１
ＤＱ-０  データ信号０
ＤＱ-１  データ信号１
ＣＳ-０  チップセレクト信号０
ＣＳ-１  チップセレクト信号１
ＣＣＴＬ  共用制御信号
ＣＡＤＤ  共用アドレス信号
【図１】
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【図２】
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