(57)【要約】【課題】配線抵抗のばらつきが低減されて、電気的特性の向上が図られる半導体装置の製造方法を提供する。【解決手段】半導体基板１の主表面上にＬｏｗ−ｋ膜３および保護膜５が形成される。配線パターンが相対的に疎な第１領域と密な第２領域のうち、第１領域に位置する保護膜５の部分の厚みが第２領域に位置する部分の厚みよりも薄くされる。保護膜５およびＬｏｗ−ｋ膜３に所定の深さの溝部が形成される。その溝部を充填するように、保護膜５の表面上に銅膜が形成される。銅膜に研磨処理を施すことにより、溝部内に位置する銅膜の部分を残して保護膜５の表面上に位置する銅膜の部分が除去される。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の主表面上に、配線パターンに対応した所定の溝部が形成される第１の厚みの絶縁膜を形成する工程と、
前記配線パターンが相対的に疎な第１領域と密な第２領域のうち、前記第１領域に位置する前記絶縁膜の部分の厚みを前記第１の厚みよりも薄い第２の厚みにする厚み調整工程と、
前記絶縁膜に前記配線パターンに対応した所定の深さの溝部を形成する工程と、
前記溝部を充填するように、前記絶縁膜の表面上に金属膜を形成する工程と、
前記金属膜に研磨処理を施すことにより、前記溝部内に位置する前記金属膜の部分を残して前記絶縁膜の表面上に位置する前記金属膜の部分を除去する研磨工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記厚み調整工程は、
前記第２領域に位置する前記絶縁膜の部分の表面上にマスク材を形成する工程と、
前記マスク材をマスクとして、前記第１領域に露出している前記絶縁膜の部分にエッチングを施すことにより、前記第１領域に位置する前記絶縁膜の部分の厚みを前記第２の厚みにする工程と、
前記マスク材を除去する工程と
を含む、請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を形成する工程は、
第１層を形成する工程と
前記第１層の上に前記第１層を保護する第２層を形成する工程と
を含み、
前記研磨工程では、前記第２層を残すように研磨処理が施される、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１層を形成する工程では、前記第１層として所定の誘電率を有する誘電膜が形成される、請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２層を形成する工程では、前記第２層としてシリコン酸化膜が形成される、請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜を形成する工程は、所定の誘電率を有する誘電体層を形成する工程を含み、
前記研磨工程では、前記誘電体層に研磨処理が施される、請求項１または２に記載の半導体装置の製造方法。
【請求項７】
前記金属膜を形成する工程では銅膜が形成される、請求項１〜６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、化学的機械研磨を適用した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の配線材料として、エレクトロマイグレーション耐性に優れた銅が使用されている。銅配線は、いわゆるダマシン法によって形成される。すなわち、絶縁膜に配線のパターンに対応した溝（トレンチ）が形成され、その溝を充填するように形成された銅膜に対して、溝内に位置する部分を残しての部分を除去することによって銅配線が形成される。また、半導体装置の微細化に伴って生じるＲＣ（Resistance-Capacitance）遅延を低減するために、絶縁膜としては比較的誘電率の低い低誘電率膜（Ｌｏｗ−ｋ膜）が適用される。ここで、ＲＣ遅延とは、銅配線の配線抵抗Ｒと銅配線間の容量Ｃとに起因して信号の伝達が遅延する現象である。
【０００３】
Ｌｏｗ−ｋ膜は比較的ポーラスな膜で、エッチングやアッシング等のプラズマプロセスに対する耐性や化学薬品による処理に対する耐性が低いとされる。そのため、銅配線を形成する際には、Ｌｏｗ−ｋ膜を加工のダメージから保護するために、Ｌｏｗ−ｋ膜を覆うように保護膜（ＣＡＰ膜）が形成される。溝は、その保護膜の表面からＬｏｗ−ｋ膜の所定の深さにわたって形成されることになる。なお、Ｌｏｗ−ｋ膜を保護膜で覆って銅配線を形成する手法を開示した文献の一つとして、非特許文献１がある。
【非特許文献１】K.Y.Yiang, et al.:“RELIABILITY IMPROVEMENT USING BURIED CAPPING LAYER IN ADVANCED INTERCONNECTS”, IEEE 04CH37533 42nd Annual International Reliability Physics Symposium, Phoenix, p333-337 (2004).
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の銅配線の形成方法では次のような問題点があった。半導体装置の半導体基板の領域には、隣り合う銅配線同士の間隔が相対的に広い領域と狭い領域とがある。すなわち、銅配線のパターンが疎な領域（領域Ａ）と密な領域（領域Ｂ）とがある。また、銅膜に化学的機械研磨処理を施す際には、銅膜の研磨速度は保護膜の研磨速度よりも速い。
【０００５】
そのため、銅膜の領域の割合が高い領域Ｂでは、溝と溝との間（銅配線と銅配線との間）に位置する絶縁膜（Ｌｏｗ−ｋ膜）の部分が銅膜とともに研磨されてしまい、溝に残される銅膜の部分（銅配線）の高さが、領域Ａにおける銅配線の高さよりも低くなることがあった。その結果、領域Ａと領域Ｂとで、銅配線の高さにばらつきが生じて、配線抵抗がばらつくことがあった。
【０００６】
このように、従来の半導体装置では、銅配線を形成する際の化学的機械研磨処理に起因して配線抵抗のばらつきが生じ、電気的特性の向上が阻害されるという問題があった。
【０００７】
本発明は、上記問題点を解決するためになされたものであり、その目的は、配線抵抗のばらつきが低減されて電気的特性の向上が図られる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面上に、配線パターンに対応した所定の溝部が形成される第１の厚みの絶縁膜を形成する。配線パターンが相対的に疎な第１領域と密な第２領域のうち、第１領域に位置する絶縁膜の部分の厚みを第１の厚みよりも薄い第２の厚みにする。絶縁膜に配線パターンに対応した所定の深さの溝部を形成する。その溝部を充填するように、絶縁膜の表面上に金属膜を形成する。その金属膜に研磨処理を施すことにより、溝部内に位置する金属膜の部分を残して絶縁膜の表面上に位置する金属膜の部分を除去する。
【発明の効果】
【０００９】
この方法によれば、配線パターンが相対的に疎な第１領域に位置する絶縁膜の部分の厚みが、配線パターンが相対的に密な第２領域に位置する絶縁膜の部分の厚みよりも薄くされた後に、絶縁膜の全体に研磨処理が施される。これにより、金属膜の領域の割合が高く研磨速度がより速い第２領域の絶縁膜の厚みが、金属膜の領域の割合が低く研磨速度が遅い第１領域の絶縁膜の厚みよりも厚くなって、研磨後に残される絶縁膜の厚みを第１領域と第２領域とでほぼ同じ厚みにすることができる。その結果、配線の高さのばらつきが低減されて、配線抵抗のばらつきが低減される。
【発明を実施するための最良の形態】
【００１０】
実施の形態１
ここでは、Ｌｏｗ−ｋ膜と保護膜を適用した半導体装置の製造方法について説明する。図１に示すように、半導体基板１の主表面上に、たとえば、ＣＶＤ（Chemical Vapor Deposition）法によって比誘電率が３以下で膜厚約２００ｎｍのＬｏｗ−ｋ膜３が形成される。次に、Ｌｏｗ−ｋ膜３を覆うように、たとえば、ＣＶＤ法によってＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などの膜厚約１００ｎｍの保護膜（ＣＡＰ膜）５が形成される。なお、図１等に示される領域Ｒ１は、隣り合う配線と配線との間隔が比較的広い配線パターンの疎な領域を示す。一方、領域Ｒ２は、隣り合う配線と配線との間隔が比較的狭い配線パターンの密な領域を示す。また、配線パターンの密な領域Ｒ２の抽出方法については後述する。
【００１１】
次に、保護膜５上にフォトレジスト（図示せず）が塗布される。そのフォトレジストに所定の写真製版処理を施すことにより、図２に示すように、領域Ｒ２に位置する保護膜５の部分を覆う膜厚約２００ｎｍのレジストパターン７が形成される。次に、そのレジストパターン７をマスクとして、領域Ｒ１に露出した保護膜５の部分に異方性エッチングを施すことにより、領域Ｒ１に位置する保護膜５の部分の膜厚が領域Ｒ２に位置する保護膜５の部分の膜厚よりも薄くされる。たとえば、領域Ｒ１に位置する保護膜５の部分の膜厚は、当初の膜厚約１００ｎｍから約３０ｎｍ分を除去することにより約７０ｎｍとされる。その後、図３に示すように、レジストパターン７が除去される。
【００１２】
次に、保護膜５上にフォトレジスト（図示せず）が塗布される。そのフォトレジストに所定の写真製版処理を施すことにより、銅配線を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして保護膜５に異方性エッチング（第１エッチング）を施すことにより、領域Ｒ１ではＬｏｗ−ｋ膜３の表面を露出する第１開口部５ａが形成され、領域Ｒ２ではＬｏｗ−ｋ膜３の表面を露出する第１開口部５ｂが形成される（図４参照）。
【００１３】
次に、レジストパターンをマスクとして露出したＬｏｗ−ｋ膜３に異方性エッチング（第２エッチング）を施すことにより、領域Ｒ１では第２開口部３ａが形成され、領域Ｒ２では第２開口部３ｂが形成される（図４参照）。その後、レジストパターンが除去されて、図４に示すように、領域Ｒ１では第１開口部５ａと第２開口部３ａとからなるトレンチ（溝部）９ａが形成される。一方、領域Ｒ２では第１開口部５ｂと第２開口部３ｂとからなるトレンチ（溝部）９ｂが形成される。
【００１４】
次に、そのトレンチ９ａ，９ｂを充填するように、保護膜５上に銅膜（図示せず）が形成される。次に、銅膜の研磨に適した所定のスラリーを用いて銅膜に化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施すことにより、図５に示すように、トレンチ９ａ，９ｂ内に位置する銅膜の部分１１ａ，１１ｂを残して、保護膜５の表面上に位置する銅膜の部分が除去される。
【００１５】
その後、保護膜５および銅膜の部分１１ａ，１１ｂを覆うように、たとえばシリコン窒化膜などのライナー膜（図示せず）等が形成されて半導体装置の主要部が完成する。完成した半導体装置では、トレンチ９ａ，９ｂ内に残された銅膜の部分１１ａ，１１ｂは、銅配線１３ａ，１３ｂとなる（図５参照）。その銅配線１３ａ，１３ｂは、領域Ｒ１では相対的に疎な配線パターンとなり、領域Ｒ２では密な配線パターンとなる。
【００１６】
上述した半導体装置の製造方法では、配線パターンが相対的に疎な領域Ｒ１に位置する保護膜５の部分の厚みが、配線パターンが相対的に密な領域Ｒ２に位置する保護膜５の部分の厚みよりも薄くされた後に、保護膜５の全体に研磨処理が施される。これにより、領域Ｒ１に位置する保護膜の部分の厚みと、領域Ｒ２に位置する保護膜の部分の厚みとが同じ状態で、保護膜の全体に研磨処理が施される場合（比較例）と比較して、銅配線の抵抗のばらつきが低減される。
【００１７】
このことについて説明する。比較例に係る半導体装置では、まず、図６に示すように、半導体基板１０１の主表面上に膜厚約２００ｎｍのＬｏｗ−ｋ膜１０３が形成される。次に、Ｌｏｗ−ｋ膜１０３を覆うように、膜厚約１００ｎｍの保護膜１０５が形成される。次に、保護膜１０５上にフォトレジスト（図示せず）が塗布される。そのフォトレジストに所定の写真製版処理を施すことにより、銅配線を形成するためのレジストパターン（図示せず）が形成される。
【００１８】
次に、そのレジストパターンをマスクとして、保護膜１０５およびＬｏｗ−ｋ膜１０３のそれぞれに所定の異方性エッチングを施すことにより、領域Ｒ１では開口部１０５ａ，１０３ａが形成され、領域Ｒ２では開口部１０５ｂ，１０３ｂが形成される（図７参照）。その後、レジストパターンを除去することにより、図７に示すように、領域Ｒ１ではトレンチ１０９ａが形成され、領域Ｒ２ではトレンチ１０９ｂが形成される。
【００１９】
次に、そのトレンチ１０９ａ，１０９ｂを充填するように、保護膜１０５上に銅膜（図示せず）が形成される。次に、銅膜の研磨に適した所定のスラリーを用いて銅膜に化学的機械研磨処理を施すことにより、図８に示すように、トレンチ１０９ａ，１０９ｂ内に位置する銅膜の部分１１１ａ，１１１ｂを残して、保護膜５の表面上に位置する銅膜の部分が除去される。
【００２０】
銅膜の化学的機械研磨では、銅膜の研磨速度は保護膜１０５やＬｏｗ−ｋ膜１０３の研磨速度よりも速く、研磨選択比（銅／保護膜）は１より大きい。また、保護膜１０５の上面上に位置する銅膜の部分が除去されて、トレンチ内に位置する銅膜の部分と保護膜の部分とが露出した表面では、銅膜の領域の占める割合が高い領域ほど研磨速度が速く、銅膜とともに保護膜も研磨されてしまう。
【００２１】
そのため、領域Ｒ２に位置する保護膜１０５の部分の厚みが領域Ｒ１に位置する保護膜１０５の部分の厚みよりも薄くなって、領域Ｒ２のトレンチ１０９ｂの深さが、領域Ｒ１のトレンチ１０９ａの深さよりも浅くなってしまう。その結果、領域Ｒ２の銅配線１１３ｂの断面積が領域Ｒ１の銅配線１１３ａの断面積よりも小さくなって、銅配線１１３ａ，１１３ｂの抵抗が領域Ｒ１，Ｒ２によってばらつくことがあった。
【００２２】
これに対して、上述した半導体装置の製造方法では、領域Ｒ１に位置する保護膜５の部分にエッチングが施されて、領域Ｒ２に位置する保護膜５の部分の厚みが領域Ｒ１に位置する保護膜５の部分の厚みよりも厚い状態とされた後に、保護膜５の全体に研磨処理が施される。
【００２３】
そのため、保護膜５の上面上に位置する銅膜の部分が除去されてトレンチ９ａ，９ｂ内に位置する銅膜の部分１１ａ，１１ｂと保護膜５の部分とが露出し、銅膜の領域の占める割合が高い領域Ｒ２の保護膜５等の研磨速度が、領域Ｒ１の保護膜５等の研磨速度より速くなっても、領域Ｒ２の保護膜５の部分の厚みがより厚い分、領域Ｒ２に位置する保護膜５の部分の厚みを、最終的に領域Ｒ１に位置する保護膜５の部分の厚みとほぼ同じ厚みに容易に調整することができる。
【００２４】
領域Ｒ１に位置する保護膜５の部分の厚みと、領域Ｒ２に位置する保護膜５の部分の厚みとがほぼ同じ厚みとなることで、領域Ｒ２のトレンチ９ｂの深さと領域Ｒ１のトレンチ９ａの深さとはほぼ同じ深さとなる。その結果、領域Ｒ２の銅配線１３ｂの断面積と領域Ｒ１の銅配線１３ａの断面積とは実質的にほぼ同じ断面積となり、半導体装置における銅配線１３ａ，１３ｂの抵抗のばらつきを低減することができる。
【００２５】
また、比較例に係る製造方法では、領域Ｒ２に位置する保護膜１０５の部分が領域Ｒ１に位置する保護膜１０５の部分よりも先に研磨されてしまい、Ｌｏｗ−ｋ膜１０３の表面が露出することがある。そのため、露出したＬｏｗ−ｋ膜１０３が研磨によるダメージを受けることが想定される。さらに、研磨処理後にライナー膜として、たとえばプラズマＣＶＤ法によってシリコン窒化膜を形成する際に、Ｌｏｗ−ｋ膜１０３がプラズマの雰囲気に晒されて、プラズマのダメージを受けることがある。その結果、銅配線からリーク電流が発生しやすくなることがある。
【００２６】
これに対して、上述した製造方法では、領域Ｒ２の保護膜５の部分の厚みが領域Ｒ１の保護膜５の部分の厚みよりも厚いことで、領域Ｒ２に位置する保護膜５の部分が領域Ｒ１に位置する保護膜５の部分よりも先に研磨されてＬｏｗ−ｋ膜３の表面が露出するのを防止することができる。これにより、露出したＬｏｗ−ｋ膜３が研磨によるダメージを受けることもなく、また、ライナー膜を形成する際に、Ｌｏｗ−ｋ膜３がプラズマの雰囲気に晒されてプラズマのダメージを受けることがなくなる。その結果、銅配線１３ａ，１３ｂからのリーク電流を低減することができる。
【００２７】
（銅配線パターンの密な領域の抽出方法）
上述した製造方法では、銅配線パターンの密な領域Ｒ２に保護膜５の部分を覆うレジストパターン７が形成される。ここでは、そのような銅配線パターンの密な領域を抽出する方法について説明する。
【００２８】
まず、図９に示すように、配線パターンの一例として、相対的に疎なパターンと密なパターンを含む配線パターン１５ａ，１５ｂを想定する。次に、図１０に示すように、配線パターン１５ｂと配線パターン１５ｂとのスペース（間隔）の半分の長さ分だけ、配線パターン１５ａ，１５ｂを等方的に広げることによって、パターン１６ａ，１６ｂを形成する（オーバーサイジング）。この操作によって、特に、領域Ｒ２のパターン１６ｂでは、当初の配線パターン１５ｂと配線パターン１５ｂとのスペースがなくなって、一つのパターン１６ｂとなる。
【００２９】
次に、図１１に示すように、当初の配線パターン１５ｂと配線パターン１５ｂとのスペース（間隔）の半分の長さ分だけ、パターン１６ａ，１６ｂを等方的に狭めることによって、パターン１７ｂを形成する（アンダーサイジング）。この操作によって、特に、領域Ｒ１では、パターン１６ａがなくなる。次に、図１２に示すように、当初の配線パターン１５ｂと配線パターン１５ｂとのスペース（間隔）の半分の長さ分だけ、パターン１７ｂを等方的に広げることによって、パターン１８ｂを形成する（オーバーサイジング）。この操作によって、パターン１８ｂは、配線パターン１５ｂのうち最外周部分と一致し、パターン１８ｂによって囲まれた領域は、相対的に密な配線パターン１５ｂが形成された領域Ｒ２と一致することになる。一方、相対的に疎な配線パターンが形成された領域では、パターンは形成されない。こうして、配線パターンの密な領域Ｒ２が抽出される。
【００３０】
実施の形態２
ここでは、誘電率を下げるために、Ｌｏｗ−ｋ膜を用いて保護膜を用いない半導体装置の製造方法について説明する。まず、図１３に示すように、半導体基板１の主表面上に、たとえば、ＣＶＤ法によって比誘電率が３以下で所定の膜厚のＬｏｗ−ｋ膜３が形成される。次に、前述したパターン抽出法を用いて、図１４に示すように、配線パターンが密な領域Ｒ２に位置する保護膜５の部分を覆う所定の厚みのレジストパターン７が形成される。次に、そのレジストパターン７をマスクとして、領域Ｒ１に露出したＬｏｗ−ｋ膜３の部分に異方性エッチングを施すことにより、領域Ｒ１に位置するＬｏｗ−ｋ膜３の部分の膜厚が、領域Ｒ２に位置するＬｏｗ−ｋ膜３の部分の膜厚よりも薄くされる。その後、図１５に示すように、レジストパターン７が除去される。
【００３１】
次に、Ｌｏｗ−ｋ膜３上に、銅配線を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして露出したＬｏｗ−ｋ膜３に異方性エッチングを施すことにより、領域Ｒ１では開口部３ａが形成され、領域Ｒ２では開口部３ｂが形成される（図１６参照）。その後、レジストパターンが除去されて、図１６に示すように、領域Ｒ１では開口部３ａからなるトレンチ９ａが形成され、領域Ｒ２では開口部３ｂからなるトレンチ９ｂが形成される。
【００３２】
次に、そのトレンチ９ａ，９ｂを充填するように、Ｌｏｗ−ｋ膜３上に銅膜（図示せず）が形成される。次に、銅膜の研磨に適した所定のスラリーを用いて銅膜に化学的機械研磨処理を施すことにより、図１７に示すように、トレンチ９ａ，９ｂ内に位置する銅膜の部分１１ａ，１１ｂを残して保護膜５の表面上に位置する銅膜の部分が除去される。
【００３３】
その後、保護膜５および銅膜の部分１１ａ，１１ｂを覆うように、たとえばシリコン窒化膜などのライナー膜（図示せず）等が形成されて半導体装置の主要部が完成する。完成した半導体装置では、トレンチ９ａ，９ｂ内に残された銅膜の部分１１ａ，１１ｂは、銅配線１３ａ，１３ｂとなる（図１７参照）。その銅配線１３ａ，１３ｂは、領域Ｒ１では相対的に疎なパターンとなり、領域Ｒ２では密なパターンとなる。
【００３４】
上述した半導体装置の製造方法では、領域Ｒ１に位置するＬｏｗ−ｋ膜３の部分にエッチングが施されて、領域Ｒ２に位置するＬｏｗ−ｋ膜３の部分の厚みが、領域Ｒ１に位置するＬｏｗ−ｋ膜３の部分の厚みよりも厚い状態とされた後に、Ｌｏｗ−ｋ膜３の全体に研磨処理が施される。
【００３５】
そのため、Ｌｏｗ−ｋ膜３の上面上に位置する銅膜の部分が除去されてトレンチ９ａ，９ｂ内に位置する銅膜の部分１１ａ，１１ｂとＬｏｗ−ｋ膜３の部分とが露出し、銅膜の領域の占める割合が高い領域Ｒ２のＬｏｗ−ｋ膜３の研磨速度が、領域Ｒ１のＬｏｗ−ｋ膜３の研磨速度より速くなっても、領域Ｒ２のＬｏｗ−ｋ膜３の部分の厚みがより厚い分、領域Ｒ２に位置するＬｏｗ−ｋ膜３の部分の厚みを、領域Ｒ１に位置するＬｏｗ−ｋ膜３の部分の厚みとほぼ同じ厚みに最終的に調整することができる。
【００３６】
領域Ｒ１に位置するＬｏｗ−ｋ膜３の部分の厚みと、領域Ｒ２に位置するＬｏｗ−ｋ膜３の部分の厚みとがほぼ同じ厚みとなることで、領域Ｒ２のトレンチ９ｂの深さと領域Ｒ１のトレンチ９ａの深さとはほぼ同じ深さとなる。その結果、領域Ｒ２の銅配線１３ｂの断面積と領域Ｒ１の銅配線１３ａの断面積とは実質的にほぼ同じ断面積となり、半導体装置における銅配線１３ａ，１３ｂの抵抗のばらつきを低減することができる。
【００３７】
なお、上述した各実施の形態では、Ｌｏｗ−ｋ膜を用いた場合を例に挙げて説明したが、Ｌｏｗ−ｋ膜の他に、デュアルダマシン構造に適用可能な絶縁膜であればよく、たとえばＦＳＧ膜（FluoroSilicate Glass）などを用いてもよい。また、保護膜としては、ＴＥＯＳ膜の他に、世代が比較的古く誘電率が比較的高い（４．２〜４．３程度）Ｌｏｗ−ｋ膜などを適用してもよい。また、配線としては、銅膜に限られず、他の金属膜を適用してもよい。
【００３８】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、配線パターンが密な領域を抽出する手法を説明するための第１のステップを示す平面図である。
【図１０】同実施の形態において、配線パターンが密な領域を抽出する手法を説明するための第２のステップを示す平面図である。
【図１１】同実施の形態において、配線パターンが密な領域を抽出する手法を説明するための第３のステップを示す平面図である。
【図１２】同実施の形態において、配線パターンが密な領域を抽出する手法を説明するための第４のステップを示す平面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】同実施の形態において、図１３示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
【００４０】
１  半導体基板、３  Ｌｏｗ−ｋ膜、３ａ，３ｂ  第２開口部、５  保護膜、５ａ，５ｂ  第１開口部、７  レジストパターン、９ａ，９ｂ  トレンチ、１１ａ，１１ｂ  銅膜の部分、１３ａ，１３ｂ  銅配線、１５ａ，１５ｂ  配線パターン、１６ａ，１６ｂ  パターン、１７ｂ  パターン、１８ｂ  パターン、Ｒ１，Ｒ２  領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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