(57)【要約】【課題】タップ数を増やすことなく、十分な等化を実現することができる等化装置を提供する。【解決手段】判定回路３０は、伝送路をシリアル転送されるデータ信号を順次入力し、入力された信号が「０」であるか「１」であるかを判定する。判定帰還回路４０は、判定回路３０による所定回数前までの過去の判定結果に対応する信号を、判定結果毎に第１のフィードバック信号として生成する。残留成分生成回路５０は、所定回数前より過去の複数の判定結果に相当する一つの擬似信号を、第２のフィードバック信号として生成する。演算器２０は、第１のフィードバック信号及び第２のフィードバック信号に基づいて、データ信号を補正する。【選択図】図１
2009017353.tif 000002
【特許請求の範囲】
【請求項１】
伝送路を介して順次入力される入力信号を波形等化する等化装置であって、
前記入力信号が、０であるか１であるかを順次判定する信号判定器と、
前記信号判定器による所定回数前までの過去の判定結果に対応する信号を、判定結果毎に第１のフィードバック信号として生成する第１の帰還回路と、
前記信号判定器による所定回数前より過去の複数の判定結果に相当する一つの擬似信号を、第２のフィードバック信号として生成する第２の帰還回路と、
前記伝送路と前記信号判定器との間に設けられ、前記第１のフィードバック信号及び前記第２のフィードバック信号に基づいて前記入力信号を補正して、補正後の入力信号を前記信号判定器に出力する演算器と、を備える等化装置。
【請求項２】
前記第２の帰還回路は、
少なくとも１つの抵抗素子と、少なくとも１つのコンデンサとで構成されるフィルタを有し、
前記信号判定器の判定結果に相当する電圧信号を、前記フィルタの入力電圧として順次入力し、前記フィルタの出力電圧を、前記第２のフィードバック信号として出力することを特徴とする請求項１に記載の等化装置。
【請求項３】
前記コンデンサに蓄積された電荷が放出されるときの前記フィルタの出力電圧の減衰特性が、前記伝送路の減衰特性と近似するように、前記抵抗素子の抵抗値と前記コンデンサの容量とが設定されていることを特徴とする請求項２に記載の等化装置。
【請求項４】
前記信号判定器は、
偶数番目の前記入力信号を判定する第１の信号判定部と、
奇数番目の前記入力信号を判定する第２の信号判定部とを有し、
前記第２の帰還回路は、
前記第２の信号判定部により奇数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記第１の信号判定部により偶数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第１のフィルタと、
前記第１の信号判定部により偶数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記第２の信号判定部により奇数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第２のフィルタと、を有し、
前記演算器は、
前記第１のフィルタの出力信号に基づいて、偶数番目の前記入力信号を補正して、前記第１の信号判定部に出力する第１の演算部と、
前記第２のフィルタの出力信号に基づいて、奇数番目の前記入力信号を補正して、前記第２の信号判定部に出力する第２の演算部と、を有していることを特徴とする請求項２又は３に記載の等化装置。
【請求項５】
前記第２の帰還回路は、
前記信号判定器により奇数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記信号判定器により偶数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第１のフィルタと、
前記信号判定器により偶数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記信号判定器により奇数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第２のフィルタと、を有し、
前記演算器は、
前記第１のフィルタの出力信号に基づいて、偶数番目の前記入力信号を補正し、前記第２のフィルタの出力信号に基づいて、奇数番目の前記入力信号を補正することを特徴とする請求項２又は３に記載の等化装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送路を介して順次入力される入力信号を波形等化する等化装置に関する。
【背景技術】
【０００２】
従来より、ＩＣチップなどの半導体素子同士のデータ通信を可能とするデータ転送技術が用いられている。このデータ転送技術では、半導体素子同士が、例えばケーブルやＰＣ（Printed Circuit）基板といった導体を介して接続され、これらの導体を伝送路として、「０」又は「１」に相当するデータ信号が順次転送される。
【０００３】
これらの伝送路では、一般に、導体に表皮効果や誘電体損失によって、データ信号に含まれる高周波数成分が減衰する。例えば、伝送路１本（差動信号の場合は２本）上で５Ｇｂｐｓや１０Ｇｂｐｓといった高速なデータ転送が行われる場合、ナイキスト周波数（単純には、データ転送レートの半分の周波数、例えば、データ転送１０Ｇｂｐｓの時には、５ＧＨｚ）では、信号の減衰レベルが、１０ｄＢを超えるようになる。
【０００４】
そこで、このような伝送路での信号減衰を考慮して、信号を波形等化する、すなわち、減衰前のデータ信号になるべく近いデータ信号を受信回路側で生成する方法が提案されている。このような方法には、一般的に、以下の３つの方法が知られている。
【０００５】
まず、第１に、受信回路においてＡ／Ｄ変換器を設け、そのＡ／Ｄ変換器でデジタル処理を行う際に、信号の波形等化を行う方法がある。そして、第２に、受信回路でハイパスフィルタを組み合わせることで、信号路で減衰が大きい周波数ほど高い利得のアンプを用いることで、信号を波形等化する方法がある。さらに、第３に、データの０／１判定を行い、その結果をフィードバックすることで信号を波形等化する、いわゆる「判定帰還等化回路（ＤＦＥ）」を用いる方法がある。
【０００６】
第３の方法で用いられる判定帰還等化回路の代表的な例としては、例えば、ISSCC-2007で発表された回路がある（例えば、非特許文献１参照）。この回路は、５つ前（すなわち５サイクル前）までのデータ信号の各判定結果に相当する信号をそれぞれフィードバックしている。この帰還しているサイクルの数を、タップ（Ｔａｐ）という。すなわち、この回路は、５タップの回路である。
【０００７】
図９には、ＰＣ基板を伝送路として１０Ｇｂｐｓのデータ転送を行った場合のその減衰特性の一例が示されている。図９では、横軸はナイキスト周波数であり、縦軸は、その減衰率である。図９に示されるように、この伝送路では、ナイキスト周波数５ＧＨｚでの減衰が約−１２ｄＢとなっている。
【０００８】
図１０には、この伝送路をシリアル転送されるデータ信号の等化を行うために５タップの判定帰還等化回路を用いた場合のその応答の様子が示されている。図１０では、横軸は、時間であり、縦軸は、データ信号の電圧レベルである。また、（Ｆ）の波形は、「１」が連続するデータ列のデータ信号の信号波形であり、（Ｇ）の波形は、「０」が連続した後、「１」が６サイクル連続し、その後、「０」が連続するデータ列が伝送路を伝送される場合における、その「１」が連続した期間でのデータ信号の信号レベルを示す波形である。また、データ信号が入力される周期（サイクル）は、１００ｐｓとなっている。
【０００９】
図１０に示されるように、（Ｆ）の波形では、信号レベルが、常にハイレベル（１．０Ｖ）となっているが、（Ｇ）の波形の信号レベルは、データ「１」が連続する場合の信号レベルよりも低くなっている。この信号レベルの低下は、５タップの判定帰還等化回路を用いた場合でも、両矢印に示されるような等化誤差が発生することを示している。この等化誤差は、減衰率のより大きい伝送路ではさらに大きくなる。
【００１０】
この等化誤差は、５タップの判定帰還等化回路が過去５サイクルのデータの情報までしか有していないために発生するものである。５タップの判定帰還等化回路では、過去５サイクルのデータの判定結果に基づく信号を、フィードバックさせて波形等化に用いることができるが、それ以前のサイクルのデータの判定結果に基づく信号をフィードバックさせて波形等価に用いることはできない。現在判定対象となっているデータ信号の中に、フィードバックされていない過去のデータの残留成分が残っていると、その残留成分によって等化誤差が発生することになる。このように、５タップは、ナイキスト周波数５ＧＨｚでの減衰が−１２ｄＢという減衰量が比較的少ない伝送路であったとしても、十分なサイクル数であるとはいえない。
【００１１】
上記等化誤差を低減するには、現在判定対象となっているデータ信号に残留する過去のすべてのデータの判定結果が必要となる。そこで、タップ数を増やして、等化誤差を低減する判定帰還等化回路が知られている（例えば、非特許文献２参照）。この判定帰還等化回路のタップ数は、１０タップとなっている。しかしながら、このように、タップ数を増やすと、そのフィードバック信号を用いてデータ信号を補正する演算器に多くのノードが接続されることになり、負荷容量が増大して判定帰還等化回路の動作周波数の低下を招いてしまう。
【００１２】
一方、モデム通信等での使用が想定された判定帰還等化回路が開示されている（例えば、特許文献１参照）。この回路も、判定フィードバック形の等化回路であるが、そのような回路として、帯域限定手段、波形整形手段、ＩＩＲフィルタ、ＦＩＲフィルタなどの帯域を限定するフィルタを採用したものが用いられている。
【００１３】
【非特許文献１】ISSCC-2006 Digest, p-80, “A 10Gb/s 5-Tap-DFE/4-Tap-FFE Transceiver in 90nm CMOS”
【非特許文献２】ISSCC-2007 Digest, p-228, “A 7.5Gb/s 10-Tap DFE Receiver with First Tap Partial Response, Spectrally Gated Adaptation, and 2nd-Order Data-Filtered CDR”
【特許文献１】特開２００２−１５２０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述のように、非特許文献１、２に開示された判定帰還等化回路では、タップ数を増やせば増やすほど、等化誤差を低減することはできるが、演算器に多くのノードが接続されることになり、負荷容量が増大して、動作周波数が低下してしまう。特許文献１に開示された判定帰還等化回路は、各種フィルタを備えることによりノイズを低減してはいるが、タップ数の増大による動作周波数の低下を解決するものではない。
【００１５】
本発明は、上記課題を解決するためになされたもので、タップ数を増やすことなく、十分な等化を実現することができる等化装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、請求項１に記載の等化装置は、伝送路を介して順次入力される入力信号を波形等化する等化装置であって、前記入力信号が、０であるか１であるかを順次判定する信号判定器と、前記信号判定器による所定回数前までの過去の判定結果に対応する信号を、判定結果毎に第１のフィードバック信号として生成する第１の帰還回路と、前記信号判定器による所定回数前より過去の複数の判定結果に相当する一つの擬似信号を、第２のフィードバック信号として生成する第２の帰還回路と、前記伝送路と前記信号判定器との間に設けられ、前記第１のフィードバック信号及び前記第２のフィードバック信号に基づいて前記入力信号を補正して、補正後の入力信号を前記信号判定器に出力する演算器と、を備えることを特徴とする。
【００１７】
また、請求項２に記載の等化装置では、請求項１に記載の等化装置において、前記第２の帰還回路は、少なくとも１つの抵抗素子と、少なくとも１つのコンデンサとで構成されるフィルタを有し、前記信号判定器の判定結果に相当する電圧信号を、前記フィルタの入力電圧として順次入力し、前記フィルタの出力電圧を、前記第２のフィードバック信号として出力することを特徴とする。
【００１８】
また、請求項３に記載の等化装置は、請求項２に記載の等化装置において、前記コンデンサに蓄積された電荷が放出されるときの前記フィルタの出力電圧の減衰特性が、前記伝送路の減衰特性と近似するように、前記抵抗素子の抵抗値と前記コンデンサの容量とが設定されていることを特徴とする。
【００１９】
また、請求項４に記載の等化装置は、請求項２又は３に記載の等化装置において、前記信号判定器は、偶数番目の前記入力信号を判定する第１の信号判定部と、奇数番目の前記入力信号を判定する第２の信号判定部とを有し、前記第２の帰還回路は、前記第２の信号判定部により奇数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記第１の信号判定部により偶数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第１のフィルタと、前記第１の信号判定部により偶数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記第２の信号判定部により奇数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第２のフィルタと、を有し、前記演算器は、前記第１のフィルタの出力信号に基づいて、偶数番目の前記入力信号を補正して、前記第１の信号判定部に出力する第１の演算部と、前記第２のフィルタの出力信号に基づいて、奇数番目の前記入力信号を補正して、前記第２の信号判定部に出力する第２の演算部と、を有していることを特徴とする。
【００２０】
また、請求項５に記載の等化装置は、請求項２又は３に記載の等化装置において、前記第２の帰還回路は、前記信号判定器により奇数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記信号判定器により偶数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第１のフィルタと、前記信号判定器により偶数番目の前記入力信号の判定が行われる間は、前記信号判定器の過去の判定結果に相当する電荷を前記コンデンサに蓄積し、前記信号判定器により奇数番目の前記入力信号の判定が行われる間は、前記コンデンサに蓄積された電荷に応じた電圧を前記第２のフィードバック信号として出力する第２のフィルタと、を有し、前記演算器は、前記第１のフィルタの出力信号に基づいて、偶数番目の前記入力信号を補正し、前記第２のフィルタの出力信号に基づいて、奇数番目の前記入力信号を補正することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、０であるか１であるかを順次判定する信号判定器による所定回数前までの過去の判定結果に対応する信号を、判定結果毎に第１のフィードバック信号として生成する第１の帰還回路に加え、信号判定器による所定回数前より過去の複数の判定結果に相当する一つの擬似信号を、第２のフィードバック信号として生成する第２の帰還回路を備えている。演算器は、第１のフィードバック信号及び第２のフィードバック信号を用いて入力信号を補正し、信号判定器は、補正されたデータ信号に基づいて、データの判定を行う。
【００２２】
すなわち、本発明によれば、第１のフィードバック信号及び第２のフィードバック信号を用いて補正により、過去の全てのデータの残留成分の影響が取り除かれた入力信号を用いてデータの判定を行うことができるようになるため、タップ数を増やすことなく、等化誤差を十分に低減することができるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について、図面に基づいて詳細に説明する。
【００２４】
≪第１の実施形態≫
図１には、本発明の第１の実施形態に係る等化装置１００の概略的構成が示されている。この等化装置１００は、例えば２以上の半導体素子間に設けられた伝送路をシリアル転送されるデータ信号を波形等化するためにその受信側に設けられた波形等化装置である。図１に示されるように、等化装置１００は、増幅器１０と、演算器２０と、信号判定器としての判定回路３０と、第１の帰還回路としての判定帰還回路４０と、第２の帰還回路としての残留成分生成回路５０とを備えている。
【００２５】
増幅器１０には、伝送路を介して「０」か「１」かのいずれかの数値を示すデータ信号が連続的に所定のサイクルで順次入力される。増幅器１０は、入力したデータ信号を、所定のゲインで増幅して出力する。なお、このデータ信号は、実際には、差動信号である。
【００２６】
増幅器１０で増幅されたデータ信号は、演算器２０に入力される。演算器２０には、このデータ信号の他、後述する、判定帰還回路４０から出力された信号（第１のフィードバック信号）と、残留成分生成回路５０から出力信号（第２のフィードバック信号）とが入力される。演算器２０は、データ信号から、この２つのフィードバック信号をそれぞれ減算し、その減算結果に相当するレベルの信号を出力する。すなわち、演算器２０は、この２つのフィードバック信号を用いて、データ信号を補正している。
【００２７】
演算器２０から出力された信号は、判定回路３０に入力される。判定回路３０は、入力された信号の信号レベルが、「１」であるか、「０」であるかを判定し、その判定結果に相当する信号を出力する。より具体的には、判定回路３０は、所定の閾値以上のレベルの信号が入力された場合には、「１」に相当するハイレベルの信号を出力し、所定の閾値に満たないレベルの信号が入力された場合には、「０」に相当するローレベルの信号を出力する。
【００２８】
判定回路３０から出力された信号は、判定帰還回路４０に入力される。判定帰還回路４０は、入力された信号（すなわち、判定回路３０の所定サイクル前までの過去の判定結果に対応する信号）に、所定の係数を乗算し、その乗算結果に相当する信号を、サイクル毎に出力する。判定帰還回路４０は、所定サイクル前よりも過去のデータ信号の残留成分を、これから判定回路３０に入力されるデータ信号から取り除くために設けられている。
【００２９】
伝送路をシリアル転送されるデータ信号の波形は、送信回路から出力された直後は、パルス状となっているが、伝送路を伝わるにつれて、高周波成分が減衰してなまってくる。なまった波形になると、例えば、前後のサイクルで、データが「１」から「０」に切り替わった場合には、信号レベルが、ローレベルに収束するのが遅れたりするようになる。判定帰還回路４０は、判定回路３０の判定結果に相当する信号、所定サイクル前までの過去の判定結果に相当する信号（例えば、所定サイクルを２サイクルとした場合、判定帰還回路４０は、１サイクル前の判定結果に相当する信号と２サイクル前の判定結果に相当する信号）に基づいて、判定回路３０に入力されようとしているデータ信号に含まれる所定サイクル前までの過去のデータの残留成分に相当する信号（例えば、所定サイクルを２サイクルとした場合、１サイクル前のデータの残留成分に相当する信号と、２サイクル前のデータの残留成分に相当する信号）を、サイクル毎に、それぞれ生成して出力する。演算器２０は、上記演算を行って、その残留成分を、入力されるデータ信号から除去することにより、データ信号を補正している。
【００３０】
判定回路３０から出力された信号は、残留成分生成回路５０にも入力される。残留成分生成回路５０は、これまで判定回路３０によって判定された過去の判定結果のうち、所定サイクル前よりもさらに過去の複数の判定結果に相当する信号を入力して、それらの判定結果を蓄積する。そして、残留成分生成回路５０は、その蓄積結果に基づいて、判定回路３０に入力されようとしている信号に含まれる、所定サイクル前よりもさらに過去の複数のデータの残留成分に相当する擬似信号を生成して出力する。この信号は、判定帰還回路４０によって生成される過去のデータの残留成分が除去されてもなお、入力信号に残留する残留成分に相当する。
【００３１】
このように、伝送路をシリアル転送されたデータ信号には、過去のデータの残留成分が含まれている。判定帰還回路４０は、所定サイクル前までの過去のデータの残留成分に相当する信号を所定サイクル前までのサイクル毎に生成し、演算器２０でその残留成分を取り除き、等化誤差の低減を図っているが、それ以前のデータの残留成分については、この構成で取り除くことはできない。そこで、本実施形態に係る等化装置では、残留成分生成回路５０は、判定回路３０の判定結果を蓄積し、その蓄積された判定結果に基づいて、所定回数前よりさらに過去の複数のデータの残留成分に相当する一つの擬似信号を生成して出力する。演算器２０は、その擬似信号を用いて、判定回路３０への入力データ信号を補正し、等化誤差のさらなる低減を図っている。
【００３２】
図２には、残留成分生成回路５０の回路構成が示されている。図２に示されるように、残留成分生成回路５０は、電流源５１と、スイッチ５２と、フィルタ部５３とを備えている。電流源５１と、スイッチ５２と、フィルタ部５３とは、直列に接続されている。
【００３３】
スイッチ５２は、判定回路３０の判定結果が「１」である場合にはオンとなり、「０」である場合にはオフとなる。スイッチ５２がオンとなれば、電流源５１からフィルタ部５３に所定の定電流が流れこむようになっている。
【００３４】
フィルタ部５３は、複数の抵抗素子７１k（ｋ＝１、２、３、…、ｎ）と、複数のコンデンサ７２k（ｋ＝１、２、３、…、ｎ）とを備えている。フィルタ部５３では、スイッチ５２に接続された一端が出力ノードとなっている。この出力ノードと基準電位との電位差を示す電圧信号が、擬似信号（第２のフィードバック信号）として、演算器２０に出力されるようになる。
【００３５】
また、抵抗素子７１1とコンデンサ７２1とは、出力ノードと基準電位との間に並列に接続されている。抵抗素子７１1を除く抵抗素子７１m（ｍ＝２、３、…、ｎ）と、コンデンサ７２1を除くコンデンサ７２m（ｍ＝２、３、…、ｎ）とは、それぞれ直列に接続されており、その抵抗素子７１mとコンデンサ７２mとの組が抵抗素子７１1とコンデンサ７２1と並列に接続されている。
【００３６】
スイッチ５２がオンとなれば、電流源５１から流れる電流により、コンデンサ７２kには、電荷が蓄積されるようになり、出力ノードの電位が高くなる。一方、スイッチ５２がオフとなれば、コンデンサ７２kに溜まった電荷が出力ノードを介して外部に放出され、出力ノードの電位はなだらかに減衰していくようになる。
【００３７】
なお、フィルタ部５３では、抵抗素子とコンデンサとは、それぞれ１つずつ（すなわち抵抗素子７１1と、コンデンサ７２1のみ）であってもよい。以下では、説明を簡単にするため、抵抗素子を、抵抗素子７１1、７１2の２つとし、コンデンサを、コンデンサ７２1、７２2の２つとする。
【００３８】
図２からもわかるように、フィルタ部５３に設けられた回路は、抵抗素子とコンデンサとによって構成される、いわゆるＣＲフィルタである。抵抗素子を、抵抗素子７１1、７１2の２つとし、コンデンサを、コンデンサ７２1、７２2の２つとすると、フィルタ部５３に形成されたＣＲフィルタの出力特性は、抵抗素子７１1の抵抗値Ｒ１、コンデンサ７２1の容量Ｃ１、抵抗素子７１2の抵抗値Ｒ２と、コンデンサ７２2の容量Ｃ２で決まる。この場合、このフィルタは、抵抗素子７１1の抵抗値Ｒ１とコンデンサ７２1の容量Ｃ１とで決まるカットオフ周波数ｆ１と、抵抗素子７１2の抵抗値Ｒ２と、コンデンサ７２2の容量Ｃ２とで決まるカットオフ周波数ｆ２とを有するようになる。
【００３９】
ここで、２つのカットオフ周波数ｆ１、ｆ２について、ｆ１＞ｆ２の関係があるとする。また、カットオフ周波数ｆ１について定まる時定数を時定数Ｔ１とし、カットオフ周波数ｆ２について定まる時定数を時定数Ｔ２とする。
【００４０】
図３には、伝送路上を、パルス状のデータ信号が送られたときの残留成分生成回路５０の出力ノードの電圧の変動の様子が示されている。図３では、横軸は時間であり、縦軸は出力ノードの電圧（対数）である。ここでは、パルス状のデータ信号によってスイッチ５２がオンして、出力ノードに正の電圧が印加された後、出力ノードの電圧波形（Ａ）が時間とともに、どのように減衰しているかが示されている。
【００４１】
図３では、横軸はリニアな時間でとられており、縦軸が電圧の対数でとられているので、フィルタ部５３のカットオフ周波数ｆ１、ｆ２の違いは、波形の傾きの違いとなって表れる。一般的に、ローパスフィルタでは、そのカットオフ周波数が高ければ高くなるほど、時定数は短くなって、この波形の傾きは大きくなる。すなわち、フィルタ部５３に電荷が注入された直後の期間（ａ）では、カットオフ周波数ｆ１（時定数Ｔ１）に応じた傾きで電圧は急激に低下していく。しかしながら、時間が経つとコンデンサ７２1に蓄積されていた電荷が少なくなり、コンデンサ７２2に蓄積されていた電荷の影響が顕著に現れてくる。この時定数Ｔ２は、時定数Ｔ１に比べて長いので、その後の期間（ｂ）では、時定数Ｔ２に従って、出力ノードの電圧レベルが低下していく。
【００４２】
図３には、このときの伝送路のパルス応答の波形（Ｂ）も示されている。図３に示されるように、残留成分生成回路５０の出力ノードの電圧の減衰波形（Ａ）は、伝送路のパルス応答の減衰波形（Ｂ）と近似しており、それらの傾きはほぼ一致している。すなわち、残留成分生成回路５０は、伝送路を伝わるパルス状の信号の減衰波形に近似する波形の信号を擬似的に生成して出力する回路である。
【００４３】
本実施形態に係る等化装置１００では、演算器２０において、図３に示される伝送路のパルス応答波形の成分から、残留成分生成回路５０から出力される電圧の減衰波形の成分が差し引かれるようになる。この結果、判定回路３０において、正確な判定が可能となる。
【００４４】
なお、このフィルタ部５３のように、カットオフ周波数を有するフィルタを複数組み合わせる方式のフィルタについては、ケーブルイコライザ回路に適用されるフィルタが、既に知られている（例えばhttp://www.ece.utexas.edu/dghosh/links/ lab3_equalization2.pdf のSlide 56 など）。しかし、このケーブルイコライザは、連続時間での等化装置であり、本実施形態に係る残留成分生成回路５０のような電荷を注入及び放出する回路は不要である。本実施形態に係る等化装置１００は、離散時間における等化装置であるため、上記ケーブルイコライザとは、フィルタの実装方法が、異なっている。
【００４５】
なお、フィルタ部５３では、カットオフ周波数をｆ１、ｆ２の２つとしたが、カットオフ周波数を３つ以上としてもよい。カットオフ周波数の異なるローパスフィルタの組合せ数を増やすことで、より正確に、より長時間での伝送路の減衰特性を考慮した、高精度な擬似信号の生成が可能となる。
【００４６】
また、図２に示される残留成分生成回路５０は、フィルタ部５３の出力ノードに電流源５１とスイッチ５２とを接続する構成となっているが、それ以外の構成を採用するようにしてもよい。例えば、フィルタ部５３のコンデンサ７２nに電荷を注入する方法として、別の容量素子をフィルタ部５３と接続しておき、この容量素子に電荷を蓄積した後、スイッチの切替によって図２の回路中のコンデンサ７２nに電荷を注入する方法を採用するようにしてもよい。すなわち、フィルタ部５３の回路構成は、図２に示されるものには限られない。
【００４７】
≪第２の実施形態≫
次に、本発明の第２の実施形態について説明する。
【００４８】
図４には、本実施形態に係る等化装置１０１の概略的な構成が示されている。等化装置１０１には、伝送路をシリアル転送される「０」又は「１」のデータ信号が順次入力されている。図４に示されるように、等化装置１０１は、動作周波数の向上のために、入力されるデータ信号のうち、偶数番目に入力される信号のデータを判定する回路の組（図４のＥｖｅｎで示される処理系）と、奇数番目に入力されるデータを判定する回路の組（図４のＯｄｄで示される処理系）とを有する、いわゆるインターリーブ構成となっている。
【００４９】
等化装置１０１は、残留成分生成回路５０’をさらに備えている。この残留成分生成回路５０’の構成及び動作は、上記第１の実施形態に係る残留成分生成回路５０とほぼ同様であるが、詳細については後述する。
【００５０】
なお、以下では、等化装置１０１において、偶数番目のデータの判定が行われる期間を「偶数サイクル」と呼び、奇数番目のデータの判定が行われる期間を「奇数サイクル」と呼ぶ。なお、偶数番目に入力される信号のデータを判定する回路の組を、以下では、偶数サイクル処理系とも呼び、奇数番目に入力されるデータを判定する回路の組を、奇数サイクル処理系とも呼ぶ。
【００５１】
偶数サイクル処理系は、増幅器１０1と、第１の演算部としての演算器Ｅ２とを備えている。また、奇数サイクル処理系は、増幅器１０2と、第２の演算部としての演算器Ｏ２とを備えている。増幅器１０1、１０2が、上記第１の実施形態に係る増幅器１０に相当し、演算器Ｅ２、Ｏ２が、上記第１の実施形態に係る演算器２０に相当する。すなわち、増幅器１０1、１０2には、伝送路を介して「０」か「１」かのいずれかの数値を示すデータ信号が連続的に所定のサイクルで順次入力される。増幅器１０1、１０2は、入力したデータ信号を、所定のゲインで増幅して出力する差動増幅器である。
【００５２】
また、偶数サイクル処理系では、４つのラッチ回路８１Ｅ〜８４Ｅが直列に接続されている。また、奇数サイクル処理系では、４つのラッチ回路８１Ｏ〜８４Ｏが直接に接続されている。このうち、ラッチ回路８１Ｅ、８１Ｏが、上記第１の実施形態の判定回路３０に相当する。
【００５３】
ラッチ回路８１Ｅ〜８４Ｅの出力を、それぞれＴａｐ１＿Ｅ、Ｔａｐ２＿Ｅ、Ｔａｐ３＿Ｅ、Ｔａｐ４＿Ｅとし、ラッチ回路８１Ｏ〜８４Ｏの出力を、それぞれＴａｐ１＿Ｏ、Ｔａｐ２＿Ｏ、Ｔａｐ３＿Ｏ、Ｔａｐ４＿Ｏとする。ラッチ回路８１Ｅ〜８４Ｅ、８１Ｏ〜８４Ｏでは、入力されるクロック信号がローレベルの時に入力データはそのまま通過し、クロック信号の立ち上がりで入力データがラッチされ、クロック信号がハイレベルの間は、その入力データが保持されるようになる。ラッチ回路８１Ｅ、８３Ｅ、８２Ｏ、８４Ｏには、図示しないクロック発生回路から所定周期のクロック信号が入力され、クロック入力部に丸印が付けられているラッチ回路８２Ｅ、８４Ｅ、８１Ｏ、８３Ｏには、ラッチ回路８１Ｅ、８３Ｅ、８２Ｏ、８４Ｏに入力されるクロック信号の反転クロック信号が入力されている。
【００５４】
図５には、この等化装置１０１における信号のタイミングチャートが示されている。図５の一番上には、この等化装置１０１に入力されるシリアルビットデータ（…、Ｄ0、Ｄ1、Ｄ2、Ｄ3、Ｄ4、・・・）に相当する信号が示されている。Ｄ0、Ｄ1、Ｄ2、Ｄ3、Ｄ4、・・・は、それぞれ「０」か「１」かのいずれかに相当する。添字の数値が偶数であれば、それは偶数番目に入力されたデータであり、添字の数値が奇数であれば、それは奇数番目に入力されたデータである。なお、図５のチャートにおいては、信号レベルが不定である期間は、Ｘで示されている。
【００５５】
図５において、その次には、ラッチ回路８１Ｅ、８３Ｅ、８２Ｏ、８４Ｏに入力されるクロック信号が示されている。ラッチ回路８２Ｅ、８４Ｅ、８１Ｏ、８３Ｏには、このクロック信号の反転信号が入力されている。
【００５６】
その次には、演算器Ｅ２の出力が示されている。その次には、演算器Ｅ２に入力される、ラッチ回路８１Ｏの出力Ｔａｐ１＿Ｏと、ラッチ回路８２Ｅの出力Ｔａｐ２＿Ｅとが示されている。さらに、その次には、残留成分生成回路５０’に入力される、ラッチ回路８３Ｏの出力Ｔａｐ３＿Ｏと、ラッチ回路８４Ｅの出力Ｔａｐ４＿Ｅとが示されている。これら４つのラッチ回路８１Ｏ、８２Ｅ、８３Ｏ、８４Ｅの出力Ｔａｐ１＿Ｏ、Ｔａｐ２＿Ｅ、Ｔａｐ３＿Ｏ、Ｔａｐ４＿Ｅは、偶数サイクル処理系で用いられる。
【００５７】
図４に示されるように、ラッチ回路８１Ｏの出力Ｔａｐ１＿Ｏは、演算器Ｅ２に入力されている。演算器Ｅ２では、データ信号から、ラッチ回路８１Ｏの出力Ｔａｐ１＿Ｏに相当する成分が差し引かれる。図５に示されるように、ラッチ回路８１Ｏの出力Ｔａｐ１＿Ｏは、偶数番目のデータ信号に対しては、１サイクル前のデータに対応する信号（例えばＤ0に対してＤ-1）となる。したがって、演算器Ｅ２では、偶数サイクルにおいて、データ信号から、１サイクル前のデータの残留成分が減算されるようになる。
【００５８】
また、ラッチ回路８２Ｅの出力Ｔａｐ２＿Ｅも、演算器Ｅ２に入力されている。ラッチ回路８１Ｅの出力Ｔａｐ２＿Ｅは、偶数サイクルでは、入力されるデータ信号に対する２サイクル前のデータに相当する信号（例えばＤ0に対してＤ-2）である。演算器Ｅ２では、データ信号から、ラッチ回路８１Ｅの出力Ｔａｐ２＿Ｅの信号成分が差し引かれる。すなわち、データ信号から、２サイクル前のデータの残留成分が差し引かれるようになる。
【００５９】
ラッチ回路８３Ｏの出力Ｔａｐ３＿Ｏ（例えばＤ0に対してＤ-3）と、ラッチ回路８４Ｅの出力Ｔａｐ４＿Ｅ（例えばＤ0に対してＤ-4）とは、残留成分生成回路５０’に入力され、擬似信号としての出力信号ＥｖｅｎＤの生成に用いられる。出力信号ＥｖｅｎＤの生成処理については後述する。
【００６０】
図５において、さらに、その次には、演算器Ｏ２の出力が示されている。さらに、その次には、演算器Ｏ２に入力される、ラッチ回路８１Ｅの出力Ｔａｐ１＿Ｅと、ラッチ回路８２Ｏの出力Ｔａｐ２＿Ｏとが示されている。さらに、その次には、残留成分生成回路５０’に入力される、ラッチ回路８３Ｅの出力Ｔａｐ３＿Ｅと、ラッチ回路８４Ｏの出力Ｔａｐ４＿Ｏとが示されている。これら４つのラッチ回路８１Ｅ、８２Ｏ、８３Ｅ、８４Ｏの出力Ｔａｐ１＿Ｅ、Ｔａｐ２＿Ｏ、Ｔａｐ３＿Ｅ、Ｔａｐ４＿Ｏは、奇数サイクル処理系で用いられる。
【００６１】
図４に示されるように、ラッチ回路８１Ｅの出力Ｔａｐ１＿Ｅは、演算器Ｏ２に入力されている。演算器Ｏ２では、データ信号から、ラッチ回路８１Ｅの出力Ｔａｐ１＿Ｅの信号成分が差し引かれる。図５に示されるように、ラッチ回路８１Ｅの出力Ｔａｐ１＿Ｅは、奇数番目のデータ信号に対しては、１サイクル前のデータに対応する信号（例えばＤ1に対してＤ0）となる。したがって、演算器Ｏ２では、奇数サイクルにおいて、データ信号から、１サイクル前のデータの残留成分が減算されるようになる。
【００６２】
また、ラッチ回路８２Ｏの出力Ｔａｐ２＿Ｏも、演算器Ｏ２に入力されている。ラッチ回路８２Ｏの出力Ｔａｐ２＿Ｏは、奇数サイクルでは、入力されるデータ信号に対する２サイクル前のデータに相当する信号（例えばＤ1に対してＤ-1）となっている。演算器Ｅ２では、データ信号から、ラッチ回路８１Ｅの出力Ｔａｐ２＿Ｅの信号成分が差し引かれる。すなわち、データ信号から、２サイクル前のデータの残留成分が差し引かれるようになる。
【００６３】
ラッチ回路８３Ｅの出力Ｔａｐ３＿Ｅ（例えばＤ1に対してＤ-2）と、ラッチ回路８４Ｏの出力Ｔａｐ４＿Ｏ（例えばＤ1に対してＤ-3）とは、残留成分生成回路５０’に入力され、擬似信号としての出力信号ＯｄｄＤの生成に用いられる。出力信号ＯｄｄＤの生成については後述する。
【００６４】
図６には、残留成分生成回路５０’の回路構成が示されている。図６に示されるように、残留成分生成回路５０’は、偶数サイクル用回路ＥＣＣと、奇数サイクル用回路ＯＣＣと、電流源Ｉ１、Ｉ２とを備えている。なお、奇数サイクル用回路ＯＣＣの構成は、偶数サイクル用回路ＥＣＣの構成と同じであるので、その詳細な図示が省略されている。また、この残留成分生成回路５０’の回路構成は、差動方式となっているので、偶数サイクル用回路ＥＣＣと、奇数サイクル用回路ＯＣＣとは、ともに左右対称な回路構成となっている。
【００６５】
電流源Ｉ１、Ｉ２は、偶数サイクル用回路ＥＣＣ及び奇数サイクル用回路ＯＣＣの電流源であるが、これらは、図４における３段目のラッチ回路８３Ｅ、８３Ｏ、４段目のラッチ回路８４Ｅ、８４Ｏと共通となっている。偶数サイクル用回路ＥＣＣ及び奇数サイクル用回路ＯＣＣは、インターリーブ動作をしているため、各回路に電荷を注入できるのは、２サイクル中の１サイクルのみであるからである。
【００６６】
偶数サイクル用回路ＥＣＣは、スイッチ部５２1と、フィルタ部５３1と、インターリーブ部５４1とを備えている。
【００６７】
インターリーブ部５４1には、トランジスタＭ３、Ｍ４が設けられている。トランジスタＭ３、Ｍ４のゲートには、奇数サイクルではハイレベルとなり、偶数サイクルではローレベルとなるクロック信号（ＣＫ）が入力されている。したがって、トランジスタＭ３、Ｍ４は、奇数サイクルではオンとなり、偶数サイクルではオフとなる。したがって、偶数サイクル用回路ＥＣＣは、奇数サイクルで、電流源Ｉ１、Ｉ２と接続されるようになる。
【００６８】
一方、奇数サイクル用回路ＯＣＣのインターリーブ部５４2には、トランジスタＭ１、Ｍ２が設けられている。トランジスタＭ１、Ｍ２のゲートには、偶数サイクルでハイレベルとなり、奇数サイクルでローレベルとなるようなクロック信号（ＣＫＢ）が入力されている。したがって、トランジスタＭ１、Ｍ２は、偶数サイクルではオンとなり、奇数サイクルではオフとなる。したがって、偶数サイクル用回路ＥＣＣには、奇数サイクルで、電流源Ｉ１、Ｉ２と接続される。
【００６９】
このように、トランジスタＭ３，Ｍ４とトランジスタＭ１、Ｍ２とでは、オン、オフの関係は逆になり、偶数サイクル用回路ＥＣＣと、奇数サイクル用回路ＯＣＣとは、交互に電流源Ｉ１，Ｉ２と接続されるようになり、偶数サイクル用回路ＥＣＣと、奇数サイクル用回路ＯＣＣとがインターリーブ動作するようになる。
【００７０】
偶数サイクル用回路ＥＣＣのスイッチ部５２1では、トランジスタＭ６、Ｍ７のゲートには、ラッチ回路８４Ｅの出力Ｔａｐ４＿Ｅ（差動出力）が入力されており、トランジスタＭ８、Ｍ９のゲートには、ラッチ回路８３Ｏの出力Ｔａｐ３＿Ｏ（差動出力）が入力されている。したがって、トランジスタＭ６、Ｍ７は、ラッチ回路８４Ｅの出力Ｔａｐ４＿Ｅ（＋）、Ｔａｐ４＿Ｅ（−）に応じて駆動される。この出力差動電圧が、図５に示される出力Ｔａｐ４＿Ｅ（…、Ｄ-4、Ｄ-2、Ｄ0、…）に相当する。また、トランジスタＭ８、Ｍ９は、ラッチ回路８３Ｏの出力Ｔａｐ３＿Ｏ（＋）、Ｔａｐ３＿Ｏ（−）に応じて駆動される。この出力差動電圧が、図５に示される出力Ｔａｐ３＿Ｏ（…、Ｄ-3、Ｄ-1、Ｄ1、…）に相当する。
【００７１】
偶数サイクル用回路ＥＣＣのフィルタ部５３1は、上記第１の実施形態のフィルタ部５３と同等の構成を有するローパスフィルタを有している。フィルタ部５３1には、差動電圧信号が入力されるので、同じ回路構成を有するローパスフィルタが左右対称で２つ設けられている。トランジスタＭ６〜Ｍ９のゲートに入力される電圧レベルにより、左右のローパスフィルタのコンデンサのどちらに電荷が蓄積されるかが決定される。
【００７２】
奇数サイクルとなり、トランジスタＭ３、Ｍ４がオンとなると、電流源Ｉ１、Ｉ２と、トランジスタＭ６、Ｍ７、Ｍ８、Ｍ９が導通する。このとき、トランジスタＭ６、Ｍ７、Ｍ８、Ｍ９は、それぞれ印加された差動電圧（すなわち、Ｔａｐ４＿Ｅ（＋）、Ｔａｐ４＿Ｅ（−）、Ｔａｐ３＿Ｏ（＋）、Ｔａｐ３＿Ｏ（−））に応じて駆動され、その電圧の大きさに応じた電荷が、ローパスフィルタを構成するコンデンサに注入されるようになる。
【００７３】
その後、偶数サイクルになり、トランジスタＭ３、Ｍ４がオフになると、フィルタ部５３1のローパスフィルタを構成するコンデンサに蓄積された電荷が放出されることにより、出力ノード１、２から差動電圧信号（図４に示される出力信号ＥｖｅｎＤ）が出力されるようになる。この差動電圧信号は、演算器Ｅ２に、出力信号ＥｖｅｎＤ（第２のフィードバック信号）として出力される。
【００７４】
すなわち、偶数サイクル用回路ＥＣＣでは、偶数サイクルと奇数サイクルの２サイクル中、奇数サイクルで、フィルタ部５３1のコンデンサへの電荷の蓄積が行われる。その時、ラッチ回路８４Ｅの出力Ｔａｐ４＿Ｅ（差動出力）、ラッチ回路８３Ｏの出力Ｔａｐ３＿Ｏ（差動出力）に相当するデータが「０」であるか「１」であるかによって、図６中の左右のどちらのフィルタのコンデンサに電荷が蓄積されるかが決まっている。この時、ラッチ回路８４Ｅの出力Ｔａｐ４＿Ｅを入力するトランジスタＭ６、Ｍ７には、電流源Ｉ２と接続され、ラッチ回路８３Ｏの出力Ｔａｐ３＿Ｏを入力するトランジスタＭ８、Ｍ９には電流源Ｉ１と接続されている。これは、電流源Ｉ１が３段目のラッチ回路８３Ｅ、８３Ｏに用いられており、電流源Ｉ２が４段目のラッチ回路８４Ｅ、８４Ｏに用いられているためである。
【００７５】
一方、奇数サイクル用回路ＯＣＣでは、偶数サイクル用回路ＥＣＣと同じ回路構成となっており、偶数サイクルと奇数サイクルの２サイクル中、偶数サイクルで、フィルタ部５３1と同様の構成を有するフィルタ部のコンデンサへの電荷の蓄積が行われ、奇数サイクルで、擬似信号としての出力信号ＯｄｄＤの出力が行われる。
【００７６】
図７には、残留成分生成回路５０’における偶数サイクル用回路ＥＣＣの出力電圧（すなわち、信号ＥｖｅｎＤ）の波形の一例が示されている。図７では、“データ「１」の連続”から“データ「０」の連続”に変化する入力信号に対する応答波形（Ｄ）が示されている。
【００７７】
図７に示されるように、偶数サイクル用回路ＥＣＣでは、奇数サイクルで、“ラッチ回路８４Ｅの出力Ｔａｐ４＿Ｅ（差動出力）、ラッチ回路８３Ｏの出力Ｔａｐ３＿Ｏ（差動出力）に相当する電荷の蓄積”が行われ、偶数サイクルで“蓄積された電荷を放出することによる出力差動電圧の緩和”が行われるようになり、“コンデンサへの電荷の蓄積”、“出力電圧の緩和”がサイクルの２倍の周期で繰り返されるようになる。したがって、図７に示される偶数サイクル用回路ＥＣＣの出力電圧の波形（Ｄ）（すなわち出力信号ＥｖｅｎＤ）には、データサイクルの２倍を周期にもつ変動が見られるようになる。奇数サイクル用回路ＯＣＣの出力電圧の波形（すなわち出力信号ＯｄｄＤ）も、同様の周期で変動している。
【００７８】
図７には、同じ入力信号に対する伝送路の応答波形（Ｅ）も示されている。図７に示されるように、残留成分生成回路５０’の出力波形の変動の中心電圧は、ほぼ伝送路のパルス応答の波形レベルにほぼ一致している。
【００７９】
ところで、このような伝送路の減衰特性は、主として、伝送路の導体の表皮効果で決まる。表皮効果での単位長さ当りの減衰率は、Ａを正の定数とし、ｆをナイキスト周波数とすると、ｅｘｐ（−Ａ√ｆ）で表現することができる。Ａは、導体の長さや、断面積に応じて変わる。
【００８０】
本実施形態では、残留成分生成回路５０’の出力信号（ＥｖｅｎＤ、ＯｄｄＤ）の減衰特性は、ｅｘｐ（−Ａ√ｆ）で表現される伝送路の減衰特性にできるだけ一致させるように調整される必要があるが、この調整は、電流源Ｉ１、Ｉ２の電流値を変えることで行うことができる。すなわち、フィルタ部５３1のカットオフ周波数を予め決めておき、フィルタ部５３1内の抵抗素子の抵抗値Ｒ１’、Ｒ１”、Ｒ２’、Ｒ２”やコンデンサの容量Ｃ１’、Ｃ１”、Ｃ２’、Ｃ２”の値を固定としたとしても、電流源Ｉ１、Ｉ２内にＤＡＣ（Digital Analog Converter）回路を具備しておき、電流源Ｉ１、Ｉ２の電流値を動作中に容易に変更可能とし、適応イコライザで制御すれば、残留成分生成回路５０’の出力信号の減衰特性を、伝送路の減衰特性にほぼ一致させることができるようになる。
【００８１】
図８には、演算器Ｅ２の回路構成の一例が示されている。演算器Ｏ２の回路構成は、演算器Ｅ２の回路構成を同じであるので、詳細な説明を省略する。図８に示されるように、本実施形態に係る等化装置１０１を構成する演算器Ｅ２の回路構成も、差動方式が採用されており、入力されるデータ信号も差動信号となっている。演算器Ｅ２の２本のデータ信号線Ｌ１、Ｌ２には、この差動信号が入力される。２本のデータ信号線Ｌ１、Ｌ２には、データ信号入力部９１と、２つの判定帰還入力部９２、９３と、擬似信号入力部９４とが接続されている。
【００８２】
データ信号入力部９１には、定電流源６１1と、ＮＭＯＳ６２1、６３1と、抵抗６４1、６５1が設けられている。これらでデータ信号の差動入力回路が構成されている。ＮＭＯＳ６２1のゲート電圧には、伝送路をシリアル転送され、増幅器１０1で差動増幅されたデータ信号の正側の差動電圧信号Ｄ＋が入力される。また、ＮＭＯＳ６３1のゲート電圧には、伝送路をシリアル転送され、増幅器１０1で差動増幅されたデータ信号の負側の差動電圧信号Ｄ−が入力される。したがって、各ＮＭＯＳ６２1、６３1に入力される差動電圧信号Ｄ＋、Ｄ−の違いによって、データ信号線Ｌ１上を流れる電流Ｉ＋と、データ信号線Ｌ２上を流れる電流Ｉ−とが決定される。
【００８３】
判定帰還入力部９２は、可変電流源６１2と、ＮＭＯＳペア回路（６２2、６３2）と、を備えている。可変電流源６１2は、電流設定値（デジタル値）に応じた値の電流を生成する電流源である。ラッチ回路８１Ｏからは、確定したデータ「０」又は「１」に相当する出力Ｔａｐ１＿Ｏ（＋、−）がフィードバックされてくる。この出力Ｔａｐ１＿Ｏ（＋、−）は、例えば、４００ｍＶ程度の振幅を持つ差動信号である。この差動出力信号を受けると、ＮＭＯＳペア回路（６２2、６３2）では、例えば、４００ｍＶ程度の入力電位差があれば、一方のＮＭＯＳのみがオンし、他方のＮＭＯＳはオフした状態となる。オンしたＮＭＯＳに接続されたデータ信号線（Ｌ１、Ｌ２のいずれか）には、帰還する出力Ｔａｐ１＿Ｏ（判定結果に相当する信号）に対応する電流が流れ込むようになる。
【００８４】
流れ込む電流値は、可変電流源６１2の電流設定値（デジタル値）に応じて調整することができる。すなわち、この可変電流源６１2の電流設定値（デジタル値）により、ラッチ回路８１Ｏの出力Ｔａｐ１＿Ｏに応じてデータ信号線Ｌ１、Ｌ２に流れる電流が決定されるようになる。この電流設定値の調整は、上記第１の実施形態における判定帰還回路４０において、判定回路３０の１サイクル前の過去の判定結果に対応する信号に乗算される係数を決定することに相当する。
【００８５】
ここで、ラッチ回路８１Ｏの差動の出力Ｔａｐ１＿Ｏ（＋、−）のうち、正側の出力Ｔａｐ１＿Ｏ（＋）は、データ信号線Ｌ２に接続され、ラッチ回路８１Ｏの負側の出力Ｔａｐ１＿Ｏ（−）は、データ信号線Ｌ１に接続されている。すなわち、データ信号線Ｌ１、Ｌ２に印加されているデータ信号に相当する差動電圧信号と、ラッチ回路８１Ｏの差動出力信号とは、その極性が逆となる。したがって、ラッチ回路８２Ｅからの差動の出力Ｔａｐ１＿Ｏ（＋、−）に応じた電流が、データ信号線Ｌ１、Ｌ２のいずれかに流れ、データ信号に相当する電流から差し引かれるようになる。これにより、偶数サイクルにおけるラッチ回路８１Ｏの出力Ｔａｐ１＿Ｏを用いたデータ信号の補正が実現される。
【００８６】
判定帰還入力部９３は、可変電流源６１3と、ＮＭＯＳペア回路（６２3、６３3）と、を備えている。判定帰還入力部９３の回路構成及び動作は、判定帰還入力部９２とほぼ同じであるため、詳細な説明を省略する。すなわち、判定帰還入力部９３では、ラッチ回路８２Ｅからの差動の出力Ｔａｐ２＿Ｅ（＋、−）に対応する電流が、データ信号線Ｌ１、Ｌ２のいずれかに流れこむようになる。
【００８７】
データ信号線Ｌ１、Ｌ２に印加されているデータ信号に相当する差動電圧信号と、ラッチ回路８１Ｏの差動の出力Ｔａｐ２＿Ｅ（＋、−）とは、その極性が逆となる。すなわち、ラッチ回路８２Ｅからの差動の出力Ｔａｐ２＿Ｅ（＋、−）に応じた電流が、データ信号線Ｌ１、Ｌ２のいずれかに流れ、データ信号に相当する電流から差し引かれるようになる。これにより、ラッチ回路８２Ｅの出力Ｔａｐ２＿Ｅを用いたデータ信号の補正が実現される。
【００８８】
流れ込む電流値は、可変電流源６１3の電流設定値（デジタル値）に応じて調整することができる。この電流設定値の調整は、上記第１の実施形態における判定帰還回路４０において、判定回路３０の２サイクル前の過去の判定結果に対応する信号に乗算される係数を決定することに相当する。このように、本実施形態では、演算器Ｅ２が、演算器と、第１のフィードバック信号に所定の係数を乗算してフィードバックする第１の帰還回路に対応している。
【００８９】
擬似信号入力部９４は、定電流源６１4と、ＮＭＯＳペア回路（６２4、６３4）とを備えている。ＮＭＯＳ６２4のゲート電圧には、残留成分生成回路５０’からの差動の出力信号ＥｖｅｎＤ（＋，−）の正側の出力信号ＥｖｅｎＤ（＋）が入力され、ＮＭＯＳ６３4のゲート電圧には、差動の出力信号ＥｖｅｎＤ（＋，−）の負側の出力信号ＥｖｅｎＤ（−）が入力される。したがって、各ＮＭＯＳ６２4、６３4に入力されるゲート電圧の違いによって、定電流源６１4からデータ信号線Ｌ１に流れ込む電流と、データ信号線Ｌ２に流れ込む電流とが決定される。擬似信号入力部９４においても、データ信号線Ｌ１、Ｌ２に印加されているデータ信号に相当する差動電圧信号と、残留成分生成回路５０’の差動の出力信号ＥｖｅｎＤとは、その極性が逆となっている。したがって、擬似信号入力部９４では、残留成分生成回路５０’からの差動の出力信号ＥｖｅｎＤ（＋，−）に応じた電流に相当する成分が、データ信号線Ｌ１、Ｌ２に流れるデータ信号に相当する電流から差し引かれるようになる。これにより、残留成分生成回路５０’の出力信号ＥｖｅｎＤを用いたデータ信号の補正が実現されるようになる。
【００９０】
２本のデータ信号線Ｌ１、Ｌ２を流れる電流は、それぞれ抵抗６４1、６５1などの作用により再度電圧信号に変換されて、それらの電位差が、差動電圧信号としてそれぞれラッチ回路８１Ｅ、８１Ｏに向けて出力され、差動電圧信号を用いてデータ判定が行われる。
【００９１】
以上詳細に説明したように、上記各実施形態に係る等化装置１００、１０１によれば、０であるか１であるかを順次判定する判定回路３０による所定回数前までの過去の判定結果に対応する信号を、判定結果毎に第１のフィードバック信号として生成する判定帰還回路４０等に加え、判定回路３０による所定サイクル前より過去の複数の判定結果に相当する一つの擬似信号（第２のフィードバック信号）を生成する残留成分生成回路５０、５０’を備えている。演算器２０は、これら２つのフィードバック信号を用いてデータ信号を補正し、判定回路３０は、補正されたデータ信号に基づいて、データの判定を行う。
【００９２】
すなわち、上記各実施形態によれば、所定サイクル前より過去の複数の判定結果に相当する残留成分を残留成分生成回路５０によって取り除くようにしているので、タップ数を増やすことなく、等化誤差を十分に低減することができるようになる。また、タップ数の増大を抑えることにより、演算器２０の負荷容量の増大が抑制され、高速動作が可能となるうえ、消費電流を低減することができるようになる。
【００９３】
なお、上記各実施形態に係る等化装置１００、１０１によれば、残留成分生成回路５０、５０’を備えた分だけ消費電流が増大することになるが、この増加量は、ラッチ回路の２個分程度であり、タップ数を１０個以上としたときなどに比べれば格段にその増加量は少ないといえる。
【００９４】
また、上記各実施形態によれば、残留成分生成回路５０、５０’は、抵抗素子やコンデンサで構成されるフィルタを備えており、判定回路３０の判定結果に相当する電圧信号を、そのフィルタの入力電圧とし、そのフィルタの出力電圧を、過去のデータ列の残留成分に相当する擬似信号として出力する。このようにすれば、フィルタを用いて伝送路の減衰特性をモデル化し、そのフィルタを用いて、過去のデータを残留成分に相当する擬似信号を作成することができるようになる。
【００９５】
また、上記各実施形態によれば、残留成分生成回路５０、５０’のコンデンサに蓄積された電荷が放出されるときのフィルタの出力電圧の減衰特性が、伝送路の減衰特性と近似するように、抵抗素子の抵抗値とコンデンサの容量とが設定されている。これにより、残留成分生成回路５０、５０’の出力信号は、伝送路の信号減衰特性を忠実に再現する信号となるので、この信号の成分をデータ信号から取り除けば、等化誤差を確実に低減することができるようになる。
【００９６】
また、上記第２の実施形態に係る等化装置１０１は、偶数サイクル用回路ＥＣＣと、奇数サイクル用回路ＯＣＣとを備えている。
【００９７】
偶数サイクル用回路ＥＣＣは、奇数サイクルでは、判定回路３０の所定回数前より過去の複数の判定結果に相当する電荷をその回路内のコンデンサに蓄積し、偶数サイクルでは、前記コンデンサに蓄積された電荷に応じた電圧を擬似信号として出力する。一方、奇数サイクル用回路ＯＣＣは、偶数サイクルでは、判定回路３０の所定回数前より過去の複数の判定結果に相当する電荷をその回路内のフィルタ内のコンデンサに蓄積し、奇数サイクルでは、フィルタ内のコンデンサに蓄積された電荷に応じた電圧を擬似信号として出力する。
【００９８】
このようにすれば、一方のフィルタでは電荷を蓄積している間で、他方のフィルタで、電荷の放出を行うことができるようになるため、各回路のコンデンサへの電荷の蓄積及び放出に必要な時間を確保しつつ、回路全体の動作周波数を低下させないようにすることができる。
【００９９】
なお、上記第２の実施形態では、偶数サイクル処理系と、奇数サイクル処理系とを有し、判定回路自体がインターリーブ構成となっている等化回路に、残留成分生成回路５０’を適用する場合について説明したが、残留成分生成回路５０’は、上記第１の実施形態に示されるような判定回路３０及び判定帰還回路４０が１つずつである等化装置１００にも適用可能である。この場合には、演算器の方で、偶数サイクルでは、偶数サイクル用回路ＥＣＣの出力を用いてデータ信号を補正し、奇数サイクルでは、奇数サイクル用回路ＯＣＣの出力を用いてデータ信号を補正するような入力切替を行うようにすればよい。
【０１００】
このようにしても、フィルタのコンデンサへの電荷の蓄積及び放出とを２つのフィルタで交互に行うことができるようになるため、コンデンサへの電荷の蓄積及び放出に必要な時間を確保しつつ、回路全体の動作周波数を低下させないようにすることができる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態に係る等化装置の構成を示すブロック図である。
【図２】図１の等化装置を構成する残留成分生成回路の構成の一例を示す図である。
【図３】残留成分生成回路のパルス応答を示す図である。
【図４】本発明の第２の実施形態に係る等化装置の構成を示すブロック図である。
【図５】図４の等化装置のタイミングチャートである。
【図６】残留成分生成回路の回路構成の一例を示す図である。
【図７】偶数サイクル用回路ＥＣＣの出力波形の一例を示す図である。
【図８】演算器の回路構成を示す図である。
【図９】伝送路の減衰特性の一例を示す図である。
【図１０】５タップの判定帰還等化回路の信号応答を示す図である。
【符号の説明】
【０１０２】
１０  増幅器
２０  演算器
３０  判定回路
４０  判定帰還回路
５０、５０’  残留成分生成回路
５１  電流源
５２  スイッチ
５２1  スイッチ部
５３、５３1  フィルタ部
５４1  インターリーブ部
６１1、６１4  定電流源
６１2、６１3  可変電流源
６２1〜６２1、６３1〜６３4  ＮＭＯＳ
６４1、６５1  抵抗
７１k  抵抗素子
７２k  コンデンサ
８１Ｅ〜８４Ｅ  ラッチ回路
８１Ｏ〜８４Ｏ  ラッチ回路
９１  データ信号入力部
９２、９３  判定帰還入力部
９４  擬似信号入力部
１００、１０１  等化装置
Ｅ２、Ｏ２  演算器
ＥＣＣ  偶数サイクル用回路
ＯＣＣ  奇数サイクル用回路
Ｉ１、Ｉ２  電流源
Ｍ１〜Ｍ４、Ｍ５〜Ｍ９  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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