(57)【要約】【課題】ディボットの影響が抑制される分離構造を備えた半導体装置と、その製造方法を提供する。【解決手段】素子分離領域Ｂでは、所定の深さのトレンチ２が形成されている。トレンチ２の底面上および側壁面上には、シリコン窒化膜からなるライナー膜４が形成されている。そのライナー膜４の上には、トレンチ２の深さの途中までを充填するようにシリコン酸化膜７が形成されている。トレンチ２の開口端からトレンチ２の側壁のライナー膜４を経てシリコン酸化膜７にわたり、これらの膜を覆うように、シリコン窒化膜からなるバリアー膜６が形成されている。そのバリアー膜６の表面上には、トレンチ２を最終的に充填するようにシリコン酸化膜９が形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面から所定の深さまで形成された、底および側壁を有するトレンチと、
前記トレンチの前記底から前記半導体基板の主表面よりも下方の所定の位置にまで埋め込まれた第１絶縁膜と、
前記半導体基板の前記主表面における前記トレンチの開口端から前記側壁を経て前記第１絶縁膜にわたって形成され、所定のエッチング特性を有する第２絶縁膜と、
前記トレンチを充填して前記第２絶縁膜を覆うように形成され、前記第２絶縁膜の前記エッチング特性とは異なるエッチング特性を有する第３絶縁膜と
を備えた、半導体装置。
【請求項２】
前記第１絶縁膜および前記第３絶縁膜はシリコン酸化膜を含み、
前記第２絶縁膜はシリコン窒化膜を含む、請求項１記載の半導体装置。
【請求項３】
前記半導体基板の前記主表面における前記トレンチの開口端から前記側壁を経て前記底にわたって形成され、前記第３絶縁膜とはエッチング特性の異なる第４絶縁膜を備えた、請求項１または２に記載の半導体装置。
【請求項４】
前記第４絶縁膜はシリコン窒化膜を含む、請求項３記載の半導体装置。
【請求項５】
前記半導体基板に形成され、前記トレンチによって取り囲まれた素子形成領域と、
前記素子形成領域に形成され、前記素子形成領域を横切るゲート電極部を含むトランジスタと
を備えた、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
主表面を有する半導体基板の主表面上にトレンチを形成するためのマスク材を形成する工程と、
前記マスク材をマスクとして前記半導体基板にエッチングを施すことにより、所定の深さのトレンチを形成する工程と、
前記トレンチの前記底から前記半導体基板の主表面よりも下方の所定の位置まで第１絶縁膜を埋め込む工程と、
露出している前記トレンチの前記側壁の部分および前記第１絶縁膜を覆うように、前記半導体基板の表面上に、所定のエッチング特性を有する第２絶縁膜を形成する工程と、
前記第２絶縁膜を覆って前記トレンチを充填するように、前記第２絶縁膜の前記所定のエッチング特性とは異なるエッチング特性を有する所定の厚さの第３絶縁膜を形成する工程と、
前記第２絶縁膜のうち前記トレンチの前記側壁上に位置する部分を残して他の部分を除去するとともに前記マスク材を除去することにより、前記半導体基板の主表面から突出する態様で前記第３絶縁膜を露出する工程と、
前記第３絶縁膜にエッチングを施すことにより、前記半導体基板の主表面から前記第３絶縁膜の上面までの高さを調整して素子分離領域を形成する工程と
を備えた、半導体装置の製造方法。
【請求項７】
前記第１絶縁膜としてシリコン酸化膜が形成され、
前記第２絶縁膜としてシリコン窒化膜が形成され、
前記第３絶縁膜としてシリコン酸化膜が形成される、請求項６記載の半導体装置の製造方法。
【請求項８】
前記トレンチを形成する工程の後前記第１絶縁膜を埋め込む工程の前に、前記半導体基板の前記主表面における前記トレンチの開口端から前記側壁を経て前記底にわたって、前記第３絶縁膜とはエッチング特性の異なる第４絶縁膜を形成する工程を備え、
前記第３絶縁膜を露出する工程では、前記第４絶縁膜のうち前記トレンチの前記側壁上に位置する部分を残して他の部分が除去される、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第４絶縁膜としてシリコン窒化膜が形成される、請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体素子が形成される前記半導体基板の所定の素子形成領域を取り囲むように、前記トレンチを形成する工程と、
前記素子形成領域に、前記素子形成領域を横切るゲート電極部を含むトランジスタを形成する工程と
を備えた、請求項６〜９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、トレンチ分離構造を備えた半導体装置と、そのような半導体装置の製造方法とに関するものである。
【背景技術】
【０００２】
半導体基板の表面に形成される複数の半導体素子を電気的に互いに絶縁する分離構造の一つとして、ＳＴＩ（Shallow Trench Isolation）分離構造が採用されている。ＳＴＩ分離構造は、次のように形成される。
【０００３】
まず、半導体基板の表面上にシリコン窒化膜が形成される。そのシリコン窒化膜にトレンチのパターンに対応した、半導体基板の表面を露出する所定の開口部が形成される。次に、開口部が形成されたシリコン窒化膜をマスクとして、半導体基板にエッチングを施すことにより、半導体基板に所定の深さのトレンチが形成される。そのトレンチの内壁面に酸化処理または窒化処理が施される。次に、酸化処理等が施されたトレンチを充填するように、半導体基板の表面上に埋め込み酸化膜が形成される。
【０００４】
次に、埋め込み酸化膜に化学的機械研磨処理を施すことにより、トレンチの内部に位置する埋め込み酸化膜の部分を残して、半導体基板の表面上に位置する埋め込み酸化膜の部分が除去される。次に、シリコン窒化膜が除去される。次に、トレンチの内部に位置する埋め込み酸化膜の部分に酸化膜エッチングを施すことにより、埋め込み酸化膜の高さが調整される。こうしてＳＴＩ分離構造が形成される。なお、ＳＴＩ分離構造を開示した文献の一つに非特許文献１がある。
【非特許文献１】大田裕之他、‘ＳＩＮＣａｐ−ＳＴＩを用いたＣＭＯＳＦＥＴ特性’、富士通研究所、富士通、第６８回応用物理学会学術講演会  講演予稿集、８ａ−ＺＬ−１、ｐ８８８、２００７．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体装置では、ＳＴＩ分離構造が形成された後に素子形成領域にトランジスタ等の所定の半導体素子が形成される。ＳＴＩ分離構造が形成された後、素子形成領域には、ゲート絶縁膜および導電性膜等が形成され、所定のエッチングを施すことによってゲート電極が形成される。
【０００６】
ところが、埋め込み酸化膜の高さを調整したり、ゲート電極が形成されるまでの間に行われる熱酸化膜除去の際に、埋め込み酸化膜にも等方的にエッチングが施されることになる。そのため、埋め込み酸化膜のエッジの部分において凹み（ディボット）が形成されることがあった。埋め込み酸化膜のディボットの上にゲート電極が形成されると、そのディボットの直上のゲート電極の部分では電界が集中することになる。その結果、チャネル幅が狭くなるとトランジスタのしきい値電圧が低下（逆狭チャネル効果）するという問題があった。
【０００７】
本発明は上記問題点を解決するためになされたものであり、一つの目的は、たとえディボットが形成されたとしても、そのディボットの影響が抑制される分離構造を備えた半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施形態における半導体装置は、主表面を有する半導体基板と、トレンチと第１絶縁膜と第２絶縁膜と第３絶縁膜とを備えている。トレンチは、半導体基板の主表面から所定の深さまで形成され、底および側壁を有している。第１絶縁膜は、トレンチの底から半導体基板の主表面よりも下方の所定の位置にまで埋め込まれている。第２絶縁膜は半導体基板の主表面におけるトレンチの開口端から側壁を経て第１絶縁膜にわたって形成され、所定のエッチング特性を有している。第３絶縁膜は、トレンチを充填して第２絶縁膜を覆うように形成され、第２絶縁膜のエッチング特性とは異なるエッチング特性を有している。
【０００９】
本発明の一実施形態における半導体装置の製造方法は以下の工程を備えている。主表面を有する半導体基板の主表面上に、トレンチを形成するためのマスク材を形成する。マスク材をマスクとして半導体基板にエッチングを施すことにより、所定の深さのトレンチを形成する。トレンチの底から半導体基板の主表面よりも下方の所定の位置まで第１絶縁膜を埋め込む。露出しているトレンチの側壁の部分および第１絶縁膜を覆うように、半導体基板の表面上に、所定のエッチング特性を有する第２絶縁膜を形成する。第２絶縁膜を覆ってトレンチを充填するように、第２絶縁膜の所定のエッチング特性とは異なるエッチング特性を有する所定の厚さの第３絶縁膜を形成する。第２絶縁膜のうちトレンチの側壁上に位置する部分を残して他の部分を除去するとともにマスク材を除去することにより、半導体基板の主表面から突出する態様で第３絶縁膜を露出する。第３絶縁膜にエッチングを施すことにより、半導体基板の主表面から第３絶縁膜の上面までの高さを調整して素子分離領域を形成する。
【発明の効果】
【００１０】
本発明の一実施形態における半導体装置によれば、トレンチ内に形成される第３絶縁膜と素子形成領域との間に、第３絶縁膜とはエッチング特性が異なる第２絶縁膜が位置している。そのため、素子分離領域を形成する際に第３絶縁膜に凹みが形成されるようなことがあっても、その凹みと素子形成領域との距離が確保される。これにより、素子形成領域に形成される素子に対し、素子形成領域の端部において電界が集中するのを抑制することができる。
【００１１】
本発明の一実施形態における半導体装置の製造方法によれば、第３絶縁膜にエッチングを施すことにより、半導体基板の主表面から第３絶縁膜の上面までの高さを調整して素子分離領域を形成する際に、第３絶縁膜の端部に凹みが形成されるようなことがあっても、第３絶縁膜と素子形成領域との間に第３絶縁膜とはエッチング特性が異なる第２絶縁膜が位置していることで、凹みと素子形成領域との距離が確保される。これにより、素子形成領域に形成される素子に対し、素子形成領域の端部において電界が集中するのを抑制することができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１、図２および図３に示すように、半導体基板１の表面には素子形成領域Ｅが区画されて、ＭＯＳトランジスタＴが形成されている。その素子形成領域Ｅは、素子分離領域Ｂによって他の素子形成領域（図示せず）とは電気的に絶縁されている。
【００１３】
半導体基板１における素子分離領域Ｂでは、所定の深さのトレンチ２が形成されている。トレンチ２の底面上および側壁面上には、シリコン窒化膜からなるライナー膜４が形成されている。そのライナー膜４の上には、トレンチ２の深さの途中までを充填するようにシリコン酸化膜（下部埋め込み酸化膜）７が形成されている。トレンチ２の開口端からトレンチ２の側壁のライナー膜４を経てシリコン酸化膜７にわたり、これらの膜を覆うように、シリコン窒化膜からなるバリアー膜６が形成されている。そのバリアー膜６の表面上には、トレンチ２を最終的に充填するようにシリコン酸化膜（上部埋め込み酸化膜）９が形成されている。
【００１４】
半導体基板１における素子形成領域Ｅには、ゲート電極１０、ソース・ドレイン拡散層１６を含むＭＯＳトランジスタＴが形成されている。そのＭＯＳトランジスタＴでは、半導体基板１の表面上にゲート絶縁膜１１か介在させてゲートポリシリコン１２が形成されている。そのゲートポリシリコン１２の上面上に、ニッケルシリサイド膜１８が形成されている。ゲートポリシリコン１２およびニッケルシリサイド膜１８の側面上に、オフセットスペーサ１３を介在させてシリコン酸化膜１４およびシリコン窒化膜１５が形成されている。ソース・ドレイン拡散層１６は、ゲート電極１０を挟んで、素子形成領域Ｅの一方の領域と他方の領域とに形成されている。ソース・ドレイン拡散層１６の上には、ニッケルシリサイド膜１９，２０が形成されている。
【００１５】
上述した半導体装置では、図３に示すように、シリコン酸化膜９と半導体基板１の領域との間に、それぞれシリコン窒化膜からなるライナー膜４とバリアー膜６が位置している。そのため、素子分離領域Ｂを形成する際にシリコン酸化膜９の端部にディボット３０が発生したとしても、半導体基板１の領域からディボット３０までの距離を確保することができる。これにより、後述するように、素子形成領域Ｅの端部のゲート電極１０の直下の部分（点線丸枠Ａ内）において、電界が集中するのを抑制することができる。その結果、チャネル幅が狭くなるとトランジスタのしきい値電圧が低下する逆狭チャネル効果を抑えることができる。
【００１６】
また、シリコン酸化膜（下部埋め込み酸化膜）７がシリコン窒化膜からなるバリアー膜６によって覆われることで、埋め込み絶縁膜としては、埋め込み特性があまり良好でない膜や誘電率の比較的低いポーラスな膜なども適用することができる。
【００１７】
さらに、そのバリアー膜６の上にシリコン酸化膜９が形成されていることで、トレンチに単にシリコン酸化膜が充填されている従来の半導体装置と同様に、トレンチの最表面にはシリコン酸化膜が位置することになり、その上に形成される素子等のプロセスについて、従来のプロセスとの整合性を図ることができる。
【００１８】
また、ライナー膜４とバリアー膜６が形成されていることで、シリコン酸化膜７等の膜応力がシリコン基板１に及ぶのが抑えられて、ＭＯＳトランジスタＴの動作を安定させることができる。
【００１９】
次に、上述した半導体装置の製造方法について説明する。まず、図４に示すように、半導体基板１の主表面上に熱酸化処理を施すことにより、膜厚約数ｎｍのシリコン酸化膜２１が形成される。次に、そのシリコン酸化膜２１上に膜厚約数十ｎｍのシリコン窒化膜２２が形成される。
【００２０】
次に、そのシリコン窒化膜２２上に、トレンチを形成するためのフォトレジストパターン（図示せず）が形成される。そのフォトレジストをマスクとしてシリコン窒化膜に異方性エッチングを施すことにより、トレンチを形成するためのシリコン窒化膜２２のマスクが形成される。次に、図５に示すように、そのシリコン窒化膜２２をマスクとしてシリコン酸化膜２１およびシリコン基板１に異方性エッチングを施すことにより、所定の深さのトレンチ２が形成される。
【００２１】
次に、図６に示すように、トレンチ２の側面および底面を覆うように半導体基板１上に、膜厚約５ｎｍ〜２０ｎｍのシリコン窒化膜３が形成される。次に、トレンチ２を充填するように半導体基板１上にシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜に化学的機械研磨処理を施すことによって、トレンチ２内に位置するシリコン酸化膜の部分を残して、シリコン窒化膜３の上面上に位置するシリコン酸化膜の部分が除去される。
【００２２】
次に、図７に示すように、シリコン酸化膜の上面が半導体基板１の表面の位置よりも低くなるように、トレンチ２内に残されたシリコン酸化膜にエッチングが施される。このとき、シリコン酸化膜のエッチング量（膜厚）としては、後の工程において、バリアー膜が半導体基板１の表面よりも十分に低い位置に形成されるように、たとえば、約１０ｎｍ〜４０ｎｍ以上であることが好ましい。
【００２３】
次に、図８に示すように、シリコン酸化膜７の上面を覆うように、半導体基板１の表面上に膜厚約５ｎｍ〜２０ｎｍのシリコン窒化膜５が形成される。次に、トレンチ２を充填するように半導体基板１上にシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜に化学的機械研磨処理を施すことによって、トレンチ２内に位置するシリコン酸化膜の部分を残して、シリコン窒化膜５の上面上に位置するシリコン酸化膜の部分が除去される。次に、図９に示すように、トレンチ２内に残されたシリコン酸化膜にエッチングが施されて、所定の厚さのシリコン酸化膜８が残される。
【００２４】
次に、図１０に示すように、半導体基板１の表面より上方に位置するシリコン窒化膜５，３，２２の部分が除去されて、半導体基板１の表面から突出する態様でシリコン酸化膜８が露出される。次に、図１１および図１２に示すように、シリコン酸化膜８にエッチングを施すことにより、シリコン酸化膜８の段差Ｈが調整されてシリコン酸化膜（上部埋め込み酸化膜）９が形成される。このとき、シリコン酸化膜８に等方的にエッチングが施されることによって、特に、シリコン酸化膜８のエッジの部分では、ディボット３０が発生することがある。こうして、図１３に示すように、素子分離領域が形成される。
【００２５】
その後、図２に示すように、素子形成領域ＥにＭＯＳトランジスタＴが形成される。まず、素子形成領域Ｅの半導体基板１の領域の表面上に、ゲート絶縁膜１１を介在させてゲートポリシリコン１２が形成される。ゲートポリシリコン１２の側面上に、オフセットスペーサ１３が形成される。ゲートポリシリコン１２をマスクとして、所定の導電型の不純物を注入することによりソース・ドレインエクステンション１７（低濃度）が形成される。ゲートポリシリコン１２およびオフセットスペーサ１３を覆うように、半導体基板１の上にシリコン酸化膜およびシリコン窒化膜が形成される。
【００２６】
そのシリコン酸化膜とシリコン窒化膜に異方性エッチングを施すことにより、オフセットスペーサ１３の表面上に位置するシリコン酸化膜とシリコン窒化膜の部分がサイドウォール絶縁膜として残されて、他のシリコン酸化膜とシリコン窒化膜の部分が除去される。次に、サイドウォール絶縁膜およびゲートポリシリコン膜およびサイドウォール絶縁膜としてのシリコン窒化膜をマスクとして、所定の導電型の不純物を注入することによりソース・ドレイン拡散層の残りの部分（高濃度）が形成される。
【００２７】
次に、サリサイドプロセスにより、ゲートポリシリコン１２の表面にニッケルシリサイド膜１８が形成され、ソース・ドレイン拡散層１６の表面にニッケルシリサイド膜１９，２０が形成される。こうして、ＭＯＳトランジスタを備えた半導体装置が形成される。
【００２８】
上述した製造方法によって形成される半導体装置のメリットについて、比較例との関係で説明する。比較例に係る半導体装置の製造方法では、図１４に示すように、まず、半導体基板１０１の主表面上にシリコン酸化膜１２１が形成され、そのシリコン酸化膜１２１上にシリコン窒化膜１２２が形成される。次に、そのシリコン窒化膜１２２に所定の加工を施すことにより、トレンチを形成するためのシリコン窒化膜１２２のマスクが形成される。次に、そのシリコン窒化膜１２２をマスクとして、シリコン酸化膜１２１およびシリコン基板１０１に異方性エッチングを施すことにより、所定の深さのトレンチ１０２が形成される。
【００２９】
次に、所定の熱処理を施すことにより、トレンチ１２の側面および底面にシリコン酸化膜１０５が形成される。次に、トレンチ１０２を充填するように半導体基板１０１上にシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜に化学的機械研磨処理を施すことによって、トレンチ１０２内に位置するシリコン酸化膜の部分を残して、シリコン窒化膜１２２の上面上に位置するシリコン酸化膜の部分が除去される。次に、図１５に示すように、露出しているシリコン窒化膜１２２の部分が除去される。
【００３０】
次に、図１６に示すように、シリコン酸化膜１０３にエッチングを施すことにより、シリコン酸化膜１０３の段差が調整されてシリコン酸化膜１０４が形成される。このとき、特に、シリコン酸化膜１０３の端部では、シリコン酸化膜１０３の側面から進行する等方的なエッチングによってディボット１３０が発生することがある。
【００３１】
その後、図１７に示すように、半導体基板１０１の表面上にゲート絶縁膜１１１を介在させてゲートポリシリコン１１２を含むゲート電極１１０と、ソース・ドレイン拡散層１１６が形成される。こうして、比較例に係るＭＯＳトランジスタＴＴを有する半導体装置が形成される。
【００３２】
比較例に係る半導体装置では、トレンチ１０２に埋め込まれるシリコン酸化膜１０３のエッチングにおいて、シリコン酸化膜１０３の側面から進行するエッチングによって、シリコン酸化膜１０３の端部にディボット１３０が形成されることがある（図１６参照）。特に、比較例に係る半導体装置では、トレンチ１０２の側面に、埋め込み酸化膜１０３と膜種が同じシリコン酸化膜１０５が形成されていることで、そのシリコン酸化膜１０５にもエッチングが施されるおそれが高い。そのため、ディボット１３０は、素子形成領域となる半導体基板１０１の領域のごく近傍に形成されることになる。
【００３３】
図１８に示すように、ディボット１３０が半導体基板１０１のごく近傍に位置すると、素子形成領域の端部のゲート電極１１０の直下の部分において、電界が集中することになる。その結果、チャネル幅が狭くなるとトランジスタのしきい値電圧が低下（逆狭チャネル効果）するという問題が生じる。
【００３４】
これに対して、本実施の形態に係る半導体装置では、素子分離領域Ｂを形成する際にシリコン酸化膜９の端部に生じるディボット３０と半導体基板１の領域との間に、埋め込み酸化膜となるシリコン酸化膜とは膜種の異なるシリコン窒化膜からなるライナー膜４とバリアー膜６が位置している。これにより、シリコン酸化膜９にエッチングを施す際に、ライナー膜４とバリアー膜６をエッチングすることなく実質的にシリコン酸化膜９がエッチングされて、素子形成領域Ｅのシリコン基板１の領域からディボット３０までの距離を確保することができる。その結果、素子形成領域Ｅの端部のゲート電極１０の直下の部分（図３の点線丸枠Ａ内参照）において、電界が集中するのを抑制することができて、ＭＯＳトランジスタの逆狭チャネル効果を抑えることができる。
【００３５】
実施の形態２
本発明の実施の形態２に係る半導体装置について説明する。図１９に示すように、本実施の形態に係る半導体装置では、トレンチ２内にはバリア膜６が形成されてライナー膜が形成されていない点を除いて、前述した図２に示す半導体装置と同様である。したがって、同一部材には同一符号を付し、その説明を省略する。
【００３６】
次に、上述した半導体装置の製造方法について説明する。前述した図４および図５に示す工程を経た後に、トレンチを充填するようにシリコン酸化膜が形成される。そのシリコン酸化膜に化学的機械研磨処理を施すことによって、トレンチ内に位置するシリコン酸化膜の部分を残して、シリコン窒化膜２２の上面上に位置するシリコン酸化膜の部分が除去される。次に、図２０に示すように、トレンチ２内に残されたシリコン酸化膜にエッチングが施されて、所定の厚さのシリコン酸化膜７が残される。このとき、シリコン酸化膜７の上面が半導体基板１の表面よりも低くなるように、シリコン酸化膜７にエッチングが施される。
【００３７】
次に、図２１に示すように、シリコン酸化膜７の上面を覆うように、半導体基板１の表面上に膜厚約５ｎｍ〜２０ｎｍのシリコン窒化膜５が形成される。次に、トレンチ２を充填するように半導体基板１上にシリコン酸化膜（図示せず）が形成される。そのシリコン酸化膜に化学的機械研磨処理を施すことによって、トレンチ２内に位置するシリコン酸化膜の部分を残して、シリコン窒化膜５の上面上に位置するシリコン酸化膜の部分が除去される。次に、図２２に示すように、トレンチ２内に残されたシリコン酸化膜にエッチングが施されて、所定の厚さのシリコン酸化膜８が残される。
【００３８】
次に、図２３に示すように、半導体基板１の表面より上方に位置するシリコン窒化膜５，２２の部分が除去されて、半導体基板１の表面から突出する態様でシリコン酸化膜８が露出される。次に、図２４に示すように、シリコン酸化膜８にエッチングを施すことにより、シリコン酸化膜８の段差が調整されてシリコン酸化膜（埋め込み酸化膜）９が形成される。このとき、シリコン酸化膜８に等方的にエッチングが施されることによって、特に、シリコン酸化膜８のエッジの部分では、ディボット３０が発生することがある。
【００３９】
上述した半導体装置では、前述した図２等に示される半導体装置における逆狭チャネル効果の抑制等の効果に加えて、次のような効果が得られる。すなわち、シリコン窒化膜からなるライナー膜を形成しないことで、シリコン酸化膜（埋め込み酸化膜）７の膜応力を半導体基板の素子形成領域に作用させて、素子形成領域における電子の移動度を上げることができる。その結果、ＭＯＳトランジスタＴの駆動能力を向上させることができる。
【００４０】
また、埋め込み酸化膜となるシリコン酸化膜の圧縮応力あるいは引張り応力に応じて、ライナー膜およびバリアー膜を使い分けることによって、ＭＯＳトランジスタの特性を向上させることができる。
【００４１】
さらに、トレンチに形成される膜として、シリコン窒化膜からなるライナー膜およびバリアー膜と、シリコン酸化膜（上部埋め込み絶縁膜）を例に挙げて説明したが、上部埋め込み絶縁膜のエッチングに対してエッチング耐性を有する材料であれば、上述した材料に限られない。
【００４２】
なお、上述した半導体装置のＭＯＳトランジスタのゲート電極部１０としてゲートポリシリコン１２を含む構造を例に挙げて説明したが、材料としては、メタル材料、シリサイド材料等を適用してもよい。また、プロセスとしては、ゲートをすべてシリサイド材料で置き換えるＦＵＳＩ（Fully Silicided）プロセスや、ＣＭＰ（Chemical Mechanical Polishing）によってゲート電極を形成するダマシンプロセスを適用してもよい。
【００４３】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１に係る半導体装置の部分平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】同実施の形態において、図１等に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程において、シリコン酸化膜のエッチングの様子を示す第１の部分拡大断面図である。
【図１２】同実施の形態において、図１０に示す工程において、シリコン酸化膜のエッチングの様子を示す第２の部分拡大断面図である。
【図１３】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す断面図である。
【図１４】比較例に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】図１５に示す工程の後に行なわれるシリコン酸化膜のエッチングの様子を示す断面図である。
【図１７】図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】比較例に係る半導体装置の問題点を説明するための断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の断面図である。
【図２０】同実施の形態において、図１９に示す半導体装置の製造方法の一工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行なわれる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
【００４５】
１  シリコン基板、２  トレンチ、３  シリコン窒化膜、４  ライナー膜、５  シリコン窒化膜、６  バリアー膜、７  シリコン酸化膜、８  シリコン酸化膜、９  シリコン酸化膜、１０  ゲート電極部、１１  ゲート絶縁膜、１２  ゲートポリシリコン、１３  オフセットスペーサ、１４  シリコン酸化膜、１５  シリコン窒化膜、１６  ソース・ドレイン拡散層、１７  ソース・ドレインエクステンション、１８，１９，２０  ニッケルシリサイド膜、２１  シリコン酸化膜、２２  シリコン窒化膜、Ｔ  ＭＯＳトランジスタ、Ｅ  素子形成領域、Ｂ  素子分離領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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