(57)【要約】【課題】２段構成の抵抗分圧回路で発生するノイズを低減させることのできる半導体集積回路を提供する。【解決手段】分圧部１は、入力端子ＩＮと接地端子ＡＧＮＤとの間に直列接続された抵抗Ｒ１０〜Ｒ１７と、その各接続点と出力端子Ｏ１との間に並列に接続されたアナログスイッチＳ１０〜Ｓ１７とを有し、分圧部２は、分圧部１の出力端子Ｏ１と接地端子ＡＧＮＤとの間に直列接続された抵抗Ｒ２０〜Ｒ２５と、その各接続点と出力端子ＯＵＴとの間に並列に接続されたアナログスイッチＳ２０〜Ｓ２５とを有する。スイッチ制御部３は、アナログスイッチＳ１０〜Ｓ１７およびアナログスイッチＳ２０〜Ｓ２５のそれぞれにおいて接地電位から見て最も低インピーダンスを出力するアナログスイッチの導通時間が他のアナログスイッチの導通時間よりも長くなるようにアナログスイッチＳ１０〜Ｓ１７およびアナログスイッチＳ２０〜Ｓ２５の各スイッチの導通を制御する。【選択図】  図１
2009200825.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と接地電位端子との間に直列接続された複数の第１の抵抗と、前記複数の第１の抵抗の各接続点と第１の分圧出力端との間に並列に接続された第１のスイッチ群とを有する第１の分圧手段と、
前記第１の分圧出力端と前記接地電位端子との間に直列接続された複数の第２の抵抗と、前記複数の第２の抵抗の各接続点と第２の分圧出力端との間に並列に接続された第２のスイッチ群とを有する第２の分圧手段と、
前記第１のスイッチ群および前記２のスイッチ群の各スイッチの導通を制御するスイッチ制御手段と
を備え、
前記スイッチ制御手段は、
前記第１のスイッチ群および前記２のスイッチ群のそれぞれにおいて接地電位から見て最も低インピーダンスを出力するスイッチの導通時間が他のスイッチの導通時間よりも長くなるように制御する
ことを特徴とする半導体集積回路。
【請求項２】
前記スイッチ制御手段は、
前記第２の分圧出力端の出力電位を設定する入力信号をデコードするデコーダと、
前記デコーダの出力の遅延時間を調整して、前記第１のスイッチ群および前記２のスイッチ群の各スイッチの導通を制御する信号を生成する導通制御信号生成手段と
を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記導通制御信号生成手段は、
前記接地電位から見て最も低インピーダンスを出力するスイッチが導通している期間に他のスイッチの導通の切り替えが終了するように、前記第１のスイッチ群および前記２のスイッチ群の各スイッチの導通を制御する
ことを特徴とする請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
オーディオ製品の音量をデジタル的に調整する半導体集積回路として、電子ボリュームがある。
【０００３】
このような電子ボリュームの従来の回路として、入力電圧を直列接続された抵抗で分圧し、各分圧点に接続されるスイッチを音量設定用のデジタル信号で制御して、所望の分圧電圧を出力する回路が用いられている。
【０００４】
上述の構成の電子ボリュームの場合、スイッチの切り替え時に過渡的な異常電圧が出力され、再生音にノイズが発生することがある。
【０００５】
スイッチとしてＣＭＯＳトランジスタ構成のアナログスイッチを用いた場合、ＭＯＳトランジスタのゲート−ドレイン間に形成される容量（ミラー容量）などの寄生容量に蓄積される電荷が、そのような過渡的な異常電圧の発生要因となる。
【０００６】
従来、このようなノイズを防止するために、各抵抗分圧点に接続するスイッチを２つ設け、そのスイッチ間の切り替えを所定の時定数をもって行うよう制御することが提案されている（例えば、特許文献１参照。）。
【０００７】
ところで、抵抗分圧回路とアナログスイッチによる音量調整を多段階できめ細かく行う場合、抵抗分圧回路を上位段と下位段の２段構成とし、上位段では大きな刻み（例えば、−８ｄｂ単位）で変化させ、下位段は、上位段の刻みの間を細かい刻み（例えば、−１ｄｂ単位）で変化させる構成をとることが行われる。このような回路構成をとることにより、１段の抵抗分圧回路で構成するよりも半導体集積回路の素子数を少なくすることと、高精度な分圧電圧を提供できる。
【０００８】
このような２段構成の抵抗分圧回路を用いる場合、上位段の抵抗分圧回路のアナログスイッチの切り替えと下位段の抵抗分圧回路のアナログスイッチの切り替えが同時に起きるときに、ＭＯＳトランジスタの寄生容量に起因するノイズが、４つのアナログスイッチ分、発生する、という問題が生じる。特に、下位段のアナログスイッチの中で接地端子から見たインピーダンスが最も高いアナログスイッチのオン／オフのタイミングと、上位段のアナログスイッチの中で接地端子から見たインピーダンスが最も低いアナログスイッチのオン／オフのタイミングが重なると、上位段のアナログスイッチの寄生容量に蓄積された電荷の放電に時間がかかり、ノイズの電位が高くなる。
【特許文献１】特開２００１−３６３６１号公報  （第４ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、２段構成の抵抗分圧回路で発生するノイズを低減させることのできる半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、入力端子と接地電位端子との間に直列接続された複数の第１の抵抗と、前記複数の第１の抵抗の各接続点と第１の分圧出力端との間に並列に接続された第１のスイッチ群とを有する第１の分圧手段と、前記第１の分圧出力端と前記接地電位端子との間に直列接続された複数の第２の抵抗と、前記複数の第２の抵抗の各接続点と第２の分圧出力端との間に並列に接続された第２のスイッチ群とを有する第２の分圧手段と、前記第１のスイッチ群および前記２のスイッチ群の各スイッチの導通を制御するスイッチ制御手段とを備え、前記スイッチ制御手段は、前記第１のスイッチ群および前記２のスイッチ群のそれぞれにおいて接地電位から見て最も低インピーダンスを出力するスイッチの導通時間が他のスイッチの導通時間よりも長くなるように制御することを特徴とする半導体集積回路が提供される。
【発明の効果】
【００１１】
本発明によれば、２段構成の抵抗分圧回路で発生するノイズを低減させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を図面を参照して説明する。
【実施例】
【００１３】
図１は、本発明の実施例に係る半導体集積回路の構成の例を示すブロック図である。
【００１４】
本実施例の半導体集積回路は、入力端子ＩＮと接地端子ＡＧＮＤとの間に直列接続された抵抗Ｒ１０〜Ｒ１７と、抵抗Ｒ１０〜Ｒ１７の各接続点と出力端子Ｏ１との間に並列に接続されたアナログスイッチＳ１０〜Ｓ１７とを有する分圧部１と、分圧部１の出力端子Ｏ１と接地端子ＡＧＮＤとの間に直列接続された抵抗Ｒ２０〜Ｒ２５と、抵抗Ｒ２０〜Ｒ２５の各接続点と出力端子ＯＵＴとの間に並列に接続されたアナログスイッチＳ２０〜Ｓ２５とを有する分圧部２と、分圧部１のアナログスイッチＳ１０〜Ｓ１７および分圧部２のアナログスイッチＳ２０〜Ｓ２５の各スイッチの導通を制御するスイッチ制御部３と、を備える。
【００１５】
スイッチ制御部３は、デコーダ部３１と、導通制御信号生成部３２と、を有する。
【００１６】
デコーダ部３１は、入力端子ＤＡＴＡから入力されるＤＡＴＡ信号の設定に従って、分圧部１のアナログスイッチＳ１０〜Ｓ１７のいずれか１つと、分圧部２のアナログスイッチＳ２０〜Ｓ２５のいずれか１つを同時に導通させるよう、デコード出力信号Ｐ１０〜Ｐ１７およびＰ２０〜Ｐ２５を出力する。
【００１７】
導通制御信号生成部３２は、アナログスイッチＳ１０〜Ｓ１７およびアナログスイッチＳ２０〜Ｓ２５のそれぞれにおいて、接地電位から見て最も低インピーダンスを出力するスイッチ、すなわちアナログスイッチＳ１０およびアナログスイッチＳ２０の導通時間が、他のアナログスイッチの導通時間よりも長くなるよう、デコード出力信号Ｐ１０とＰ１１〜Ｐ１７の間、およびデコード出力信号Ｐ２０とＰ２１〜Ｐ２５の間で遅延時間の調整を行い、導通制御信号Ｑ１０、Ｑ１１〜Ｑ１７およびＱ２０、Ｑ２１〜Ｑ２５を出力する。
【００１８】
図２に、スイッチ制御部３の具体的な回路構成の例を示す。
【００１９】
デコーダ部３１は、分圧部１の出力値を設定するＤＡＴＡ信号Ｄ１１、Ｄ１２、Ｄ１３をデコードしてデコード出力信号Ｐ１０およびＰ１１〜Ｐ１７を出力するデコーダ３１１と、分圧部２の出力値を設定するＤＡＴＡ信号Ｄ２１、Ｄ２２、Ｄ２３をデコードしてデコード出力信号Ｐ２０およびＰ２１〜Ｐ２５を出力するデコーダ３１２と、を有する。
【００２０】
図３に、デコーダ３１１およびデコーダ３１２の入出力関係を真理値表で示す。
【００２１】
図３（ａ）は、デコーダ３１１の真理値表である。ここでは、分圧部１で１ｄＢずつ減衰量を調整するものとし、ＤＡＴＡ信号Ｄ１１、Ｄ１２、Ｄ１３により減衰量を指定すると、それに応じてデコード出力信号Ｐ１０〜Ｐ１７のいずれか１つが‘１’となる。
【００２２】
図３（ｂ）は、デコーダ３１２の真理値表である。ここでは、分圧部２で８ｄＢずつ減衰量を調整するものとし、ＤＡＴＡ信号Ｄ２１、Ｄ２２、Ｄ２３により減衰量を指定すると、それに応じてデコード出力信号Ｐ２０〜Ｐ２５のいずれか１つが‘１’となる。
【００２３】
図２に戻って、導通制御信号生成部３２は、デコード出力信号Ｐ１１〜Ｐ１７およびＰ２１〜Ｐ２５をそれぞれ遅延時間ｄ遅らせて導通制御信号Ｑ１１〜Ｑ１７およびＱ２１〜Ｑ２５を出力するディレイ回路と、デコード出力信号Ｐ１０とデコード出力信号Ｐ１０を２段のディレイ回路により遅延時間２ｄ遅らせた信号が入力され、導通制御信号Ｑ１０を出力するＯＲゲートＯＲ１と、デコード出力信号Ｐ２０とデコード出力信号Ｐ２０を２段のディレイ回路により遅延時間２ｄ遅らせた信号が入力され、導通制御信号Ｑ２０を出力するＯＲゲートＯＲ２と、を有する。
【００２４】
この導通制御信号生成部３２により、導通制御信号Ｑ１１〜Ｑ１７およびＱ２１〜Ｑ２５は、デコード出力信号Ｐ１１〜Ｐ１７およびＰ２１〜Ｐ２５に対して、信号の立ち上り、立ち下りが、ともに遅延時間ｄだけ遅れる。
【００２５】
一方、導通制御信号Ｑ１０およびＱ２０は、デコード出力信号Ｐ１０およびＰ２０に対して、信号の立ち上りは、デコード出力信号Ｐ１０およびＰ２０と同じタイミングで立ち上り、信号の立ち下りは、デコード出力信号Ｐ１０およびＰ２０より遅延時間２ｄだけ遅れて立ち下がる。
【００２６】
すなわち、導通制御信号Ｑ１０およびＱ２０は、他の導通制御信号Ｑ１１〜Ｑ１７およびＱ２１〜Ｑ２５より、遅延時間ｄ分だけ早く立ち上り、遅延時間ｄ分だけ遅く立ち下がる。したがって、導通制御信号Ｑ１０およびＱ２０が‘１’である期間は、他の導通制御信号Ｑ１１〜Ｑ１７およびＱ２１〜Ｑ２５が‘１’である期間よりも長くなる。
【００２７】
図４に、この導通制御信号Ｑ１０およびＱ２０と他の導通制御信号の変化の様子の１例を波形図で示す。ここでは、ＤＡＴＡ信号の設定により減衰量が−７ｄＢから−８ｄＢに切り替えられ、その後−７ｄＢに切り替えられ、再び−８ｄＢに切り替えられた場合を例にとって示す。
【００２８】
減衰量−７ｄＢとは、分圧部１のアナログスイッチＳ１７が導通する期間であり、入力端子ＩＮと分圧部１の出力端子Ｏ１との間に抵抗Ｒ１０〜Ｒ１６が接続された状態となり、その抵抗値が最も高くなる期間である。したがって、減衰量の−８ｄＢへの切り替え時にアナログスイッチＳ１７が非導通となるタイミングが遅れると、抵抗Ｒ１０〜Ｒ１６に電流が流れ、出力端子ＯＵＴに発生するノイズのレベルが最も高くなる。すなわち、減衰量の−７ｄＢから−８ｄＢへの切り替えは、出力端子ＯＵＴに発生するノイズのレベルが最も高くなる可能性のある設定である。
【００２９】
デコーダ部３１に対して減衰量−７ｄＢが設定されると、デコード出力信号Ｐ１７とＰ２０が‘１’となり、減衰量−８ｄＢが設定されると、デコード出力信号Ｐ１０とＰ２１が‘１’となる。
【００３０】
したがって、上述の減衰量の設定の切り替えに応じて、デコード出力信号Ｐ１０、Ｐ２１、Ｐ２０、Ｐ１０は、図４に示すように信号レベルが変化する。
【００３１】
このデコード出力信号の変化に応じて、導通制御信号Ｑ１７、Ｑ２１、Ｑ２０、Ｑ１０も変化する。そのとき、導通制御信号Ｑ２０、Ｑ１０が‘１’である期間は、導通制御信号Ｑ１７、Ｑ２１が‘１’である期間よりも長い。したがって、導通制御信号Ｑ１７、Ｑ２１の立ち上りおよび立ち下りの前後において、導通制御信号Ｑ２０、Ｑ１０と‘１’に期間が重なる。
【００３２】
また、導通制御信号Ｑ２０と導通制御信号Ｑ１０の間に‘１’が重なる期間が生じる。すなわち、アナログスイッチＳ２０とアナログスイッチＳ１０が同時に導通する期間が生じる。
【００３３】
次に、この減衰量の設定の切り替え時にアナログスイッチＳ２０とアナログスイッチＳ１０を同時に導通させる期間を設けることの効果について、図５〜図７を用いて説明する。
【００３４】
図５に、本実施例との比較のために、導通制御信号生成部３２を設けず、デコーダ部３１の出力で、直接、アナログスイッチＳ１０〜Ｓ１７およびアナログスイッチＳ２０〜Ｓ２５の導通を制御する回路を参照例として示す。
【００３５】
この参照例の回路の入力端子ＩＮと接地端子ＡＧＮＤの間に入力信号源Ｖｉｎを接続し、ＤＡＴＡ信号により減衰量を−7ｄＢに設定すると、アナログスイッチＳ１７とアナログスイッチＳ２０が導通している状態になる。このとき、接地端子ＡＧＮＤから見ると、分圧部１の出力端子Ｏ１はインピーダンスが最も高い状態となっている。
【００３６】
この状態から、減衰量の設定が−８ｄＢに切り替えられると、アナログスイッチＳ１７とアナログスイッチＳ２０は非導通となり、代わって、アナログスイッチＳ１０とアナログスイッチＳ２１が導通状態となる。
【００３７】
このとき、アナログスイッチの切り替えはデコーダ部３１により同時に行われるため、過渡的にアナログスイッチＳ１７とアナログスイッチＳ２１が同時に導通する期間が生じることがある。
【００３８】
この場合、アナログスイッチＳ２１の寄生容量Ｃｐに蓄積していた電荷が放電され、抵抗Ｒ２０、分圧部１の出力端子Ｏ１、アナログスイッチＳ１７、入力端子ＩＮを介して、接地端子ＡＧＮＤへ放電電流が流れる。このとき、接地端子ＡＧＮＤから見た分圧部１の出力端子Ｏ１のインピーダンスは最も高い状態であるため、この放電電流により発生する出力端子Ｏ１の電位の変動、すなわち、ノイズのレベルは最も高いものとなる。
【００３９】
これに対して、図６に示すように、本実施例の場合、同じ−7ｄＢから−８ｄＢへの減衰量の設定の切り替えが行われたときに、図４に示したように、アナログスイッチＳ１７、アナログスイッチＳ２１の切り替えが行われる前にアナログスイッチＳ１０とアナログスイッチＳ２０が同時に導通する期間がある。このアナログスイッチＳ１０およびアナログスイッチＳ２０は、最も低インピーダンスで接地端子ＡＧＮＤに接続されているため、アナログスイッチＳ２１の寄生容量Ｃｐに蓄積していた電荷は、このアナログスイッチＳ２０、アナログスイッチＳ１０を通って、接地端子ＡＧＮＤへ放電される。
【００４０】
したがって、アナログスイッチＳ１０、アナログスイッチＳ２０を流れる放電電流によって発生するノイズのレベルは、低いものとなる。
【００４１】
図７に、上述の減衰量の設定の切り替えを行ったときの回路動作のシミュレーション結果の波形図を示す。
【００４２】
図７（ａ）は図５に示した参照例における出力ノイズのシミュレーション結果を示し、図７（ｂ）は本実施例における出力ノイズのシミュレーション結果を示す。
【００４３】
この図７（ａ）と図７（ｂ）の出力ノイズのシミュレーション波形の比較から明らかなように、本実施例では出力ノイズのレベルが低減していることがわかる。
【００４４】
このような本実施例によれば、２段構成の分圧回路のアナログスイッチの中で、接地端子に最も低インピーダンスで接続されるアナログスイッチの導通期間が他のアナログスイッチの導通期間よりも長く、他のアナログスイッチの導通の切り替えが行われる前に、この接地端子に最も低インピーダンスで接続されるアナログスイッチが同時に導通する。これにより、２段構成の分圧回路のアナログスイッチの寄生容量に蓄積された電荷が、低インピーダンスの経路を通って接地端子へ放電され、放電電流により発生する出力ノイズのレベルを低減させることができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例に係る半導体集積回路の構成の例を示すブロック図。
【図２】本発明の実施例のスイッチ制御部の回路構成の例を示す回路図。
【図３】本発明の実施例のデコーダの入出力関係の例を示す図。
【図４】本発明の実施例における導通制御信号の変化の例を示す波形図。
【図５】本発明の実施例における発明の効果を説明するための参照例。
【図６】本発明の実施例における発明の効果を説明するための図。
【図７】本発明の実施例における発明の効果を説明するためのシミュレーション波形図。
【符号の説明】
【００４６】
１、２  分圧部
３  スイッチ制御部
３１  デコーダ部
３２  導通制御信号生成部
３１１、３１２  デコーダ
ＩＮ、ＤＡＴＡ  入力端子
ＯＵＴ  出力端子
ＡＧＮＤ  接地端子
Ｒ１０〜Ｒ１７、Ｒ２０〜Ｒ２５  抵抗
Ｓ１０〜Ｓ１７、Ｓ２０〜Ｓ２５  アナログスイッチ
ＯＲ１、ＯＲ２  ＯＲゲート
Ｏ１  分圧部１の出力端子
Ｃｐ  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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