(57)【要約】【課題】印加電圧に対して従来よりも高い耐性を有し、小型化に優れ、被保護素子を保護する半導体装置を提供する。【解決手段】半導体装置は、被保護素子に接続され、ソース層とドレイン層との間を放電経路として被保護素子を保護する半導体装置であって、絶縁膜２０上に設けられた半導体層３０と、半導体層内に形成され、第１の方向に延伸するソース層Ｓと、半導体層内に形成され、ソース層に沿って延伸するドレイン層Ｄと、ソース層とドレイン層との間の半導体層において第１の方向に延伸するように設けられた複数のボディ領域Ｂと、複数のボディ領域を接続するボディ接続部ＢＣＰとを備え、ボディ接続部から比較的離れた位置におけるソース層とドレイン層との間の第１の間隔は、ボディ接続部の比較的近傍におけるソース層とドレイン層との間の第２の間隔よりも大きい。【選択図】図３
2009277963.tif 000002
【特許請求の範囲】
【請求項１】
被保護素子に接続され、ソース層とドレイン層との間を放電経路として前記被保護素子を保護する半導体装置であって、
絶縁膜と、
前記絶縁膜上に設けられた半導体層と、
前記半導体層内に形成され、第１の方向に延伸する複数のソース層と、
前記半導体層内に形成され、前記ソース層に沿って延伸する複数のドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層において前記第１の方向に延伸するように設けられた複数のボディ領域と、
前記複数のボディ領域を接続するボディ接続部とを備え、
前記ボディ接続部から離れた第１の位置における前記ソース層と前記ドレイン層との間の第１の間隔は、前記第１の位置よりも前記ボディ接続部に近い第２の位置における前記ソース層と前記ドレイン層との間の第２の間隔よりも広いことを特徴とする半導体装置。
【請求項２】
前記ボディ接続部は前記ボディ領域の両端に設けられており、
前記ボディ領域の中間部分の幅は該ボディ領域の両端部分の幅よりも広いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ボディ領域の中間部分は、前記半導体層内において前記ソース層側へ突出していることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ボディ接続部は前記第１の方向における前記ボディ領域の中間部分に設けられており、
前記ボディ領域の端部の幅は該ボディ領域の中間部分の幅よりも広いことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ボディ領域と同じ平面形状を有するように該ボディ領域上に重畳するゲート電極をさらに備えたことを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、例えば、ＥＳＤ（Electro Static Discharge）保護素子に関する。
【背景技術】
【０００２】
従来、ＥＳＤ保護素子として、ＧＧＮＭＯＳ（Gate Grounded NMOS）あるいはＧＣＮＭＯＳ（Gate Connected NMOS）が用いられていた。ＧＧＮＭＯＳあるいはＧＣＮＭＯＳでは、ゲート電極が直接、あるいは、抵抗を介してソース電極に接続されている。つまり、ＧＧＮＭＯＳあるいはＧＣＮＭＯＳでは、ＦＥＴがダイオード接続されている。
【０００３】
これらの素子では、ダイオード順方向に電圧を印加した場合、寄生バイポーラトランジスタがオンしない。このため、保護素子の内部抵抗が低下せず、その結果、発熱よる破壊が生じしてしまう場合がある。特に、ＳＯＩ構造上に形成されたＧＧＮＭＯＳあるいはＧＣＮＭＯＳは放熱性が悪いため、順方向バイアスによるＥＳＤ耐性が低い。これに対処するためには、ＥＳＤ素子のサイズを大きくし、あるいは、追加の保護素子を設ける必要があった。従って、従来のＥＳＤ保護素子は小型化に適していなかった。
【特許文献１】特開２００２−２４６６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
印加電圧に対して従来よりも高い耐性を有し、小型化に優れ、被保護素子を保護する半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体装置は、被保護素子に接続され、ソース層とドレイン層との間を放電経路として前記被保護素子を保護する半導体装置であって、絶縁膜と、前記絶縁膜上に設けられた半導体層と、前記半導体層内に形成され、第１の方向に延伸する複数のソース層と、前記半導体層内に形成され、前記ソース層に沿って延伸する複数のドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層において前記第１の方向に延伸するように設けられた複数のボディ領域と、前記複数のボディ領域を接続するボディ接続部とを備え、前記ボディ接続部から離れた第１の位置における前記ソース層と前記ドレイン層との間の第１の間隔は、前記第１の位置よりも前記ボディ接続部に近い第２の位置における前記ソース層と前記ドレイン層との間の第２の間隔よりも広いことを特徴とする。
【発明の効果】
【０００６】
本発明による半導体装置は、印加電圧に対して従来よりも高い耐性を有し、小型化に優れ、被保護素子を保護することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＥＳＤ保護素子（以下、単に保護素子ともいう）を示す図である。保護素子１０は、保護すべき被保護素子の入力端子（または出力端子）と接地端子との間に接続されている。例えば、保護素子１０のドレインは入力端子（電源電位ＶＤＤ）に接続されており、保護素子１０のソースは接地端子（接地電位ＶＳＳ）に接続されている。保護素子１０のゲートは、抵抗を介してソースに接続されている。保護素子１０のボディ領域（バックゲート）はソースに接続されている。保護素子１０は、ソース層とドレイン層との間を放電経路として用いて、被保護素子を保護するように構成されている。
【０００９】
図２は、ＥＳＤ保護素子の概略的な平面図である。保護素子１０は、ドレイン端子ＤＥとソース端子ＳＥとの間の第１の方向に延伸する複数のソース線ＳＬおよび複数のドレイン線ＤＬを備える。ソース線ＳＬおよびドレイン線ＤＬは、第１の方向に対して垂直方向に交互に配列されている。ソース線ＳＬはソース端子ＳＥに接続されており、ドレイン線ＤＬはドレイン端子ＤＥに接続されている。ソース線ＳＬとドレイン線ＤＬとの間にゲート電極Ｇが第１の方向に延伸するように設けられている。第１の方向に延伸するゲート電極Ｇはその両端においてゲート接続線ＧＣＬによって互いに接続されている。
【００１０】
図３は、１本のゲート電極Ｇ、該ゲート電極Ｇの両側に設けられたソース領域およびドレイン領域を示す平面図である。図３は、ゲート電極Ｇ、ソースＳおよびドレインＤの接続関係をも示している。図４は、図３の４−４線に沿った断面図である。図５は、図３の５−５線に沿った断面図である。図６は、図３の６−６線に沿った断面図である。
【００１１】
図４に示すように、保護素子１０は、シリコン基板１１と、シリコン基板１１上に設けられたＢＯＸ（Buried Oxide）層２０と、ＢＯＸ層２０上に設けられた半導体層としてのＳＯＩ層３０とを備えている。ＳＯＩ層３０内には、ｎ＋型のソース層Ｓおよびｎ＋型のドレイン層Ｄが形成されている。ソース層Ｓとドレイン層Ｄとの間には、ｐ−型のボディ領域Ｂが設けられている。ゲート絶縁膜ＧＤＬがボディ領域Ｂ上に形成されており、さらに、ゲート電極Ｇがゲート絶縁膜ＧＤＬ上に設けられている。ソース層Ｓおよびドレイン層Ｄは、ゲート電極Ｇをマスクとして用いて自己整合的に形成される。従って、ボディ領域Ｂは、ゲート電極Ｇの直下に形成され、ゲート電極Ｇと重畳している。ボディ領域Ｂの平面形状は、ゲート電極Ｇの平面形状とほぼ同じである。従って、図３の平面図では、ボディ領域Ｂは現れていない。
【００１２】
図２および図３に示すように、ソース層Ｓおよびドレイン層Ｄは、第１の方向に延伸している。ゲート電極Ｇおよびボディ領域Ｂは、ソース層Ｓとドレイン層Ｄとの間において第１の方向へ延伸している。ゲート電極Ｇは、その両端において第１の方向に対して垂直方向に延伸したゲート接続線ＧＣＬによって、隣接するゲート電極Ｇに電気的に接続されている。同様に、ボディ領域Ｂは、その両端において第１の方向に対して垂直方向に延伸したボディ接続部ＢＣＰ（図６参照）によって、隣接するボディ領域Ｂに接続されている。よって、ゲート電極Ｇおよびゲート接続線ＧＣＬの１単位はＨ形状を有し、ボディ領域Ｂおよびボディ接続部ＢＣＰの１単位もＨ形状を有する。ボディ接続部ＢＣＰは、ボディ領域Ｂと同時に形成されたｐ−型拡散層であり、隣接する複数のボディ領域Ｂを電気的に接続する。ボディ接続部ＢＣＰは、ゲート接続線ＧＣＬの直下に形成されている。
【００１３】
さらに、ボディ接続部ＢＣＰに隣接するようにｐ＋型のボディコンタクト領域ＢＣＲが形成されている。ボディコンタクト領域ＢＣＲは、ボディ接続部ＢＣＰを挟んでソース層Ｓおよびドレイン層Ｄの反対側に成形されたｐ＋型拡散層である。ボディコンタクト領域ＢＣＲは、ボディコンタクトＢＣをボディ領域Ｂに電気的に接続するために設けられている。ボディ領域Ｂ、ボディ接続部ＢＣＰおよびボディコンタクト領域をバックゲート領域とも呼ぶ。
【００１４】
図３〜図６に示す平面図および断面図では、各電極の接続関係を概略的に示している。この接続関係を実現する手法は種々あるので、層間絶縁膜、コンタクトおよび配線の詳細については省略している。
【００１５】
図３に示すように、ゲートコンタクトＧＣは、第１の方向に延伸するゲート電極Ｇの両端にあるゲート接続線ＧＣＬの外側に設けられている。ボディコンタクトＢＣは、第１の方向に延伸するボディ領域Ｂの両端にあるボディ接続部ＢＣＰの外側に設けられており、ボディ領域Ｂの中間部分には設けられていない。
【００１６】
第１の方向においてゲート電極Ｇの中間部分の幅Ｗ１はゲート電極Ｇの両端部分の幅Ｗ２と比べて大きく形成されている。ボディ領域Ｂは、上述の通りゲート電極Ｇとほぼ同じ平面形状を有するので、ボディ領域Ｂについても、ゲート電極Ｇと同様のことが言える。即ち、第１の方向においてボディ領域Ｂの中間部分の幅Ｄ１はボディ領域Ｂの両端部分の幅Ｄ２と比べて大きい。図４および図５を参照することによって、ボディ領域Ｂの中間部分の幅Ｄ１がボディ領域Ｂの両端部分の幅Ｄ２と比べて大きいことが分かる。換言すると、ボディ接続部ＢＣＰから比較的離れたボディ領域Ｂの中間部分におけるソース層Ｓとドレイン層Ｄとの間の第１の間隔Ｄ１は、ボディ接続部ＢＣＰの比較的近傍におけるソース層Ｓとドレイン層Ｄとの間の第２の間隔Ｄ２よりも広い。さらに換言すると、ボディ接続部ＢＣＰから比較的離れたボディ領域Ｂの中間部分におけるＦＥＴのチャネル長は、ボディ接続部ＢＣＰの比較的近傍におけるそれよりも大きい。このように、ゲート電極Ｇおよびボディ領域Ｂは、それらの中間部分においてソース層Ｓ側へ向かって突出した形状を有する。以下、ボディ領域Ｂのこの突出した中間部分を突出部Ｐとも呼ぶ。突出部Ｐは、ＳＯＩ層３０の表面内において、ボディ領域Ｂの端部に比べて第１の方向に対して垂直方向へ突出した部分である。
【００１７】
図６に示すように、ボディコンタクト領域ＢＣＲは、ｐ＋型に形成されている。しかし、ボディ接続部ＢＣＰがボディコンタクト領域ＢＣＲのｐ＋型の領域とｎ＋型のドレイン層Ｄ（またはソース層Ｓ）との間に介在しているので、ボディコンタクト領域ＢＣＲとドレイン層Ｄと間の耐圧およびボディコンタクト領域ＢＣＲとソース層Ｓと間の耐圧の低下を抑制することができる。
【００１８】
図３に示すように、ソース層Ｓは、ソースコンタクトＳＣを介してソース線ＳＬに接続されている。ドレイン層Ｄは、ドレインコンタクトＤＣを介してドレイン線ＤＬに接続されている。ソース層Ｓ、ドレイン層Ｄおよびゲート電極Ｇ上には、第１の層間絶縁膜（図示せず）が堆積されている。ドレインコンタクトＤＣ、ソースコンタクトＳＣ、ゲートコンタクトＧＣおよびボディコンタクトＢＣは、この第１の層間絶縁膜を貫通するように形成されている。さらに、第１層配線ＷＧ１が第１の層間絶縁膜上に形成されている。第１層配線ＷＧ１は、ソースコンタクトＳＣ、ゲートコンタクトＧＣおよびボディコンタクトＢＣをソース端子ＳＥに接続するように形成されている。また、第１層配線ＷＧ１と同じレイヤかつ別パターンの配線ＷＧ３は、同一ドレイン層Ｄに接続された複数のドレインコンタクトＤＣを接続する。ただし、ソース層Ｓに接続する第１層配線ＷＧ１は、ドレイン層Ｄに接続する配線ＷＧ３とは絶縁されている。
【００１９】
第１層配線ＷＧ１上に第２の層間絶縁膜（図示せず）を堆積した後、該第２の層間絶縁膜を貫通するドレインコンタクトＤＣを形成する。即ち、ドレインコンタクトＤＣは、ドレインコンタクトＤＣを接続する配線ＷＧ３を介して第１および第２の層間絶縁膜を貫通している。第２層配線ＷＧ２が第２の層間絶縁膜上に形成されている。第２層配線ＷＧ２は、ドレインコンタクトＤＣをドレイン端子ＤＥに接続するように形成されている。尚、第２層配線ＷＧ２は、ソースコンタクトＳＣ、ゲートコンタクトＧＣおよびボディコンタクトＢＣを接続している第１層配線ＷＧ１、ソースコンタクトＳＣ、ゲートコンタクトＧＣおよびボディコンタクトＢＣと絶縁されている。
【００２０】
ドレイン端子ＤＥは、被保護素子の入力端子または出力端子に接続されている。ソース端子ＳＥは接地されている。
【００２１】
本実施形態では、ゲート電極Ｇがソース層Ｓに電気的に接続されている。このため、保護素子１０のＦＥＴ部分はＧＧＮＭＯＳと同様に動作する。例えば、ドレイン層Ｄに正のＥＳＤ電圧が印加された場合、ドレイン層Ｄ、ボディ領域Ｂおよびソース層Ｓによって形成された横型寄生バイポーラトランジスタがオン状態になる。これにより、保護素子１０は、低抵抗の放電経路を被保護素子に提供することができる。逆に、ドレイン層Ｄに負のＥＳＤ電圧が印加された場合、ボディ−ドレイン間に形成されるｐｎダイオードに順方向バイアスが印加される。これにより、放電経路を被保護素子に提供するこができる。これに加え、寄生バイポーラトランジスタのベースとしてのボディ領域Ｂ（バックゲート領域）にキャリアが注入されるため、保護素子１０のＦＥＴ部の寄生バイポーラトランジスタがオン状態になる。よって、負のＥＳＤ電圧がドレイン層Ｄに印加されたとしても、保護素子１０は、低抵抗の放電経路を被保護素子に提供することができる。
【００２２】
さらに、本実施形態では、ボディ領域Ｂの中間部分の幅Ｄ１がボディ領域Ｂの両端部分の幅Ｄ２よりも大きい。これにより、第１の方向におけるボディ領域Ｂの長さを長くしても、ボディ領域Ｂの中間部分の抵抗値を低減させることができる。ボディ領域Ｂの中間部分の抵抗値が低下すると、その中間部分の寄生バイポーラトランジスタのベース領域に注入された電荷がボディ領域Ｂの中間部分からその端部を介してボディ接続部ＢＣＰへ容易に引き出される。また、ボディ領域Ｂの中間部分では、寄生バイポーラトランジスタのベース長が長くなるので、寄生バイポーラトランジスタの電流増幅率βが小さくなる。よって、中間部分の寄生バイポーラトランジスタはオンしにくくなる。さらに、ボディ領域Bの中間部分の抵抗値が下がることにより、オン電圧のばらつきを抑制することができる。これにより、ボディ領域Ｂの局所的な電流集中を防止することができる。つまり、ボディ領域Ｂの中間部分の第１の方向の長さを長くすることによって、ボディ領域Ｂの中間部分における寄生バイポーラトランジスタがオンするタイミングとその端部における寄生バイポーラトランジスタがオンするタイミングとが近くなる。これにより、ＥＳＤ電圧が印加された際に、広い領域の寄生バイポーラトランジスタがほぼ同時にオンするようになり、電流はボディ領域Ｂの局所に集中しないので、ボディ領域Ｂの局所的な熱破壊を抑制することができる。その結果、本実施形態は、保護素子１０のＥＳＤ耐性を向上させることができる。
【００２３】
図７は、特許文献１に記載された従来の保護素子（ＧＧＮＭＯＳ）および本実施形態による保護素子１０（ＧＧＮＭＯＳ）のそれぞれのＥＳＤ耐性を示すグラフである。図７は、ＨＢＭ（Human Body Model）における正のＥＳＤ耐性を示す。
【００２４】
この実験で用いた本実施形態による保護素子１０では、ゲート幅Ｗｇ（図３参照）が約１０μｍ、ゲート電極Ｇの中間部分の幅（ゲート長）が約１μｍ、ゲート電極Ｇの端部の幅（ゲート長）が約０．５μｍ、ゲート接続線ＧＣＬ間に並列接続されたゲート電極Ｇの本数が３２とした。この場合、ボディ接続部ＢＣＰ間に並列接続されたボディ領域Ｂの数も３２となり、総ゲート幅は、約３２０μｍとなる。
【００２５】
この実験で用いた従来の保護素子では、ゲート電極Ｇの幅（ゲート長）が約０．５μｍで一定であった。従来の保護素子のその他の構成は、保護素子１０の構成と同様であった。
【００２６】
従来の保護素子の正のＥＳＤ耐性は、約６８０Ｖであった。本実施形態による保護素子１０の正のＥＳＤ耐性は約３１６０Ｖであり、従来の保護素子のそれの４倍以上になった。このように、本実施形態によるＧＧＮＭＯＳは、従来のＧＧＮＭＯＳに対して高いＥＳＤ耐性を有する。
【００２７】
一般に、ＧＧＮＭＯＳでは、ボディ領域はボディコンタクトを形成したボディ領域の端部で接地されていることにより、ボディ領域の端部の電位が固定される。これにより、ボディ領域の端部の寄生バイポーラトランジスタがオン状態に移行し難くなっている。つまり、ボディ領域に注入されたホールはボディコンタクトへ流出するので、ボディ領域の端部では寄生バイポーラトランジスタのベース電位がオン電位まで上昇しない。
【００２８】
一方、ボディ領域Ｂの中間部分の電位は固定されているものの、ボディ領域Ｂとボディ接続部ＢＣＰとの間にはボディ領域Ｂの端部が介在する。このため、ボディ領域の中間部分の電位はその端部の電位と比べて変動しやすく、ボディ領域の中間部分にはホールが比較的滞留しやすい。よって、ボディ領域の中間部分の寄生バイポーラトランジスタは比較的オンしやすい。
【００２９】
従来のＧＧＮＭＯＳでは、ボディ領域の幅（ゲート長）が一定であるため、ボディ領域の中央部の寄生バイポーラトランジスタがまずオンする。これにより、電流がボディ領域の中央部に局所的に集中し、熱破壊が発生してしまう。
【００３０】
一方、本実施形態によるＧＧＮＭＯＳでは、ボディ領域の中間部分の幅（ゲート長）がその端部の幅に比較して大きいので、電流がボディ領域Ｂの中央部に局所的に集中しない。その結果、保護素子１０のＥＳＤ耐性が上昇する。
【００３１】
本実施形態によれば、ＥＳＤに対して高い耐性を実現することができる。また、追加の素子が不要であるので、本実施形態による保護素子は小型化に有利である。
【００３２】
本実施形態では、ゲート電極Ｇは、抵抗を介してソース線ＳＬに接続されてもよい。この抵抗を大きくすることにより、ＥＳＤ耐圧を維持したまま、スナップバック電圧を小さくすることができる。スナップバック電圧は、保護素子１０のソース‐ドレイン間に電流が流れ出すときのドレイン電圧である。スナップバック電圧を小さくすることによって、保護素子１０は、ＥＳＤ耐圧が低い被保護素子であっても保護することができる。
【００３３】
（第２の実施形態）
図８〜図１３は、本発明に係る第２の実施形態に従ったＥＳＤ保護素子５０を示す図である。第２の実施形態は、ゲート電極を有しない点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。尚、ゲート電極Ｇが設けられていないので、第１層配線ＷＧ１は、ソースコンタクトＳＣおよびボディコンタクトＢＣに接続される。図８〜図１３は、第１の実施形態の図１〜図６に対応する。第２の実施形態のようにゲート電極が無い場合であっても、第１の実施形態と同様にＥＳＤ耐性は高くなる。よって、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００３４】
（第１および第２の実施形態の変形例）
図１４〜図１６は、第１および第２の実施形態の変形例に従ったボディ領域の平面図である。図１４に示すように、ボディ領域Ｂの突出部Ｐの側辺Ｓｐは、電界集中を回避するためにテーパー状に形成されてもよい。この突出部Ｐの側辺Ｓｐは、ボディ領域Ｂの突出部Ｐの突出方向（第１の方向と垂直方向）に対して或る角度で傾斜している。突出部Ｐの側辺Ｓｐの傾斜角度は、例えば、４５度である。図１５に示すように、ボディ領域Ｂの突出部Ｐは、ソース側だけでなく、ドレイン側にも突出させてもよい。図１６に示すように、ボディ領域Ｂの突出部Ｐはドレイン側のみに突出させてもよい。
【００３５】
尚、ドレイン層ＤにＥＳＤ電圧が印加されるため、ボディ領域Ｂの突出部をソース側のみに形成することによって、該突出部に対する電界集中を回避することができる。しかし、突出部に対する電界集中が問題とならない場合には、ボディ領域Ｂは、図１５および図１６に示す形状であってもよい。
【００３６】
図１７に示すように、ボディ領域Ｂの幅（ゲート長）は多段階に変化させてもよい。つまり、上記突出部Ｐの側辺Ｓｐを階段状に形成して、ボディ領域Ｂの幅（ゲート長）を段階的に変化させてもよい。図１５および図１６の突出部Ｐの側辺Ｓｐを階段状にしてもよい。さらに、図１８に示すように、ボディＢの幅（ゲート長）がその中心部から端部に向かって次第に狭くなるように、第１の方向に延伸するボディ領域Ｂの２辺をテーパー状に傾斜させる。これにより、ボディ領域Ｂが菱形状の平面形状を有するようにしてもよい。
【００３７】
突出部の第１の方向の長さは、特に限定しないが、あまり短すぎると、ＥＳＤ耐性の向上効果が薄れる可能性がある。従って、突出部の第１の方向の長さは、或る程度の長さ（例えば、ボディ領域Ｂの第１の方向の長さの約半分）を必要とする。
【００３８】
（第３の実施形態）
図１９は、本発明に係る第３の実施形態に従ったＥＳＤ保護素子のボディ領域Ｂ、ソース領域およびドレイン領域を示す平面図である。第３の実施形態のボディ領域Ｂは、第２の実施形態のボディ領域Ｂを第１の方向に対して垂直方向にほぼ半分に分割したＴ字形状を有する。従って、第３の実施形態では、ボディ接続部ＢＣＰ、ボディコンタクト領域ＢＣＲおよびボディコンタクトＢＣは、ボディ領域Ｂの一端側のみに設けられている。ボディ接続部ＢＣＰは、複数のボディ領域Ｂの一端のみを接続する。
【００３９】
第３の実施形態では、ボディ接続部ＢＣＰから比較的離れた位置におけるソース層Ｓとドレイン層Ｄとの間の第１の間隔Ｄ１は、ボディ接続部ＢＣＰの比較的近傍におけるソース層Ｓとドレイン層Ｄとの間の第２の間隔Ｄ２よりも大きい。従って、第３の実施形態は、第２の実施形態と同様の効果を得ることができる。
【００４０】
勿論、第３の実施形態は、第１の実施形態と容易に組み合わせることができる。
【００４１】
（第４の実施形態）
図２０は、本発明に係る第４の実施形態に従ったＥＳＤ保護回路の平面図である。第４の実施形態による保護素子は、図２０に示すパターンが、左右に繰り返し現れる。これにより、図１または図９に示すように、ソース線ＳＬとドレイン線ＤＬとが交互に配置される。第４の実施形態では、ボディコンタクトＢＣ、ボディコンタクト領域ＢＣＲおよびセンタボディ接続部ＣＢＣＰを含むバックゲート領域が、第１の方向に延伸するボディ領域Ｂの中間部分（第１の方向に隣接するソース層Ｓの間）に設けられている。ボディコンタクトＢＣおよびボディコンタクト領域ＢＣＲは、第１の方向に隣接するソース層Ｓの間にアイランド状に設けられている。従って、バックゲートから比較的遠いボディ領域Ｂの端部の幅Ｄ１は、バックゲートに比較的近いボディ領域Ｂの中間部分の幅Ｄ２よりも大きい。これにより、第４の実施形態は、第２の実施形態と同様の効果を得ることができる。
【００４２】
第４の実施形態は、第１の方向に対して垂直方向へ隣接する複数のボディ領域を接続するために、ボディコンタクト領域ＢＣＲの第１の方向の両側に隣接するセンタボディ接続部ＣＢＣＰと、ボディ領域Ｂの両端に設けられているサイドボディ接続部ＳＢＣＰとを備えている。センタボディ接続部ＣＢＣＰは、隣接するドレイン層Ｄ間に設けられた２つのボディ領域Ｂ間を接続する。サイドボディ接続部ＳＢＣＰは、ドレイン層Ｄを渡って第１の方向に対して垂直方向に延伸し、隣接する複数のボディ領域Ｂを電気的に接続する。センタボディ接続部ＣＢＣＰがｐ＋型ボディコンタクト領域ＢＣＲとｎ＋型ソース層Ｓとの間に介在しているので、第４の実施形態は保護素子の信頼性上好ましい。
【００４３】
第４の実施形態において、ソースコンタクトＳＣおよびボディコンタクトＢＣは、共通のソース線ＳＬに接続すればよい。従って、第４の実施形態は、配線形成が比較的容易である。ソース層Ｓ、ドレイン層Ｄおよびボディ領域Ｂの上方には、第１の層間絶縁膜（図示せず）が堆積されている。ドレインコンタクトＤＣ、ソースコンタクトＳＣ、ゲートコンタクトＧＣおよびボディコンタクトＢＣは、この第１の層間絶縁膜を貫通するように形成されている。さらに、第１層配線が第１の層間絶縁膜上に形成されている。第１層配線は、ソースコンタクトＳＣ、ゲートコンタクトＧＣおよびボディコンタクトＢＣをソース端子ＳＥに接続するソース線ＳＬと、ドレインコンタクトＤＣをドレイン端子ＤＥに接続するドレイン線ＤＬとを備えている。
【００４４】
図２１は、図２０に示す２１−２１線に沿った断面図である。ボディコンタクト領域ＢＣＲの両側にソース層Ｓが設けられており、ボディコンタクト領域ＢＣＲとソース層Ｓとの間にセンタボディ接続部ＣＢＣＰが設けられている。ソース層Ｓのさらに外側には、サイドボディ接続部ＳＢＣＰが設けられている。ソース層Ｓ、ボディコンタクト領域ＢＣＲは、それぞれソースコンタクトＳＣおよびボディコンタクトＢＣを介してソース線ＳＬに接続されている。破線で示すゲート電極Ｇが設けられている場合は、ゲート電極Ｇは、ゲートコンタクトＧＣを介してソース線ＳＬに接続されている。
【００４５】
第４の実施形態は、第１の実施形態のように、ボディ領域Ｂ上にボディ領域Ｂと重複するゲート電極Ｇおよびボディ接続部ＢＣＰ上に設けられたゲート接続線ＧＣＬを備えてもよい。この場合、ゲートコンタクトＧＣは、ソースコンタクトＳＣおよびボディコンタクトＢＣとともに共通のソース線ＳＬに接続される。これにより、第４の実施形態は、配線形成が比較的容易になる。図２０には、ゲートコンタクトＧＣの位置が破線で示されている。
【００４６】
第４の実施形態では、複数のバックゲートを比較的広いピッチで配置しても電流集中を抑制できる。よって、ボディ領域Ｂの放電経路の幅を広く維持することできる。
【００４７】
第４の実施形態では、バックゲートをボディ領域Ｂの中間部分に設けているため、ボディ領域Ｂの第１の方向の長さ（ゲート幅）を大きくしても、ボディ領域Ｂにおける電流集中を抑制することができる。
【００４８】
以上のように、ボディ領域Ｂの一部の幅（ゲート幅）を広げることによって、寄生バイポーラトランジスタのベース抵抗の増大が抑制される。素子内のオン電圧のばらつきが小さくなり、放電電流の集中による保護素子の破壊を抑制できる。
【００４９】
上記実施形態において、図２に示すゲート電極Ｇ、ドレイン線ＤＬおよびソース線ＳＬを１つの配線グループＷＧＧとした場合、図２２に示すように、複数の配線グループＷＧＧを第１の方向に繰り返し設けてもよい。この場合、第１の方向に隣接する配線グループＷＧＧは、ソース端子ＳＥを共有してよい。さらに、図２２に示す平面構造が複数設けられていてもよい。図９に示すドレイン線ＤＬおよびソース線ＳＬを１つの配線グループＷＧＧとした場合にも、図２２と同様に複数の配線グループＷＧＧを第１の方向に繰り返し設けてよい。
【図面の簡単な説明】
【００５０】
【図１】本発明に係る第１の実施形態に従ったＥＳＤ保護素子を示す図。
【図２】ＥＳＤ保護素子の概略的な平面図。
【図３】１本のゲート電極Ｇ、該ゲート電極Ｇの両側に設けられたソース領域およびドレイン領域を示す平面図。
【図４】図３の４−４線に沿った断面図。
【図５】図３の５−５線に沿った断面図。
【図６】図３の６−６線に沿った断面図。
【図７】特許文献１に記載された従来の保護素子（ＧＧＮＭＯＳ）および本実施形態による保護素子１０（ＧＧＮＭＯＳ）のそれぞれのＥＳＤ耐性を示すグラフ。
【図８】本発明に係る第２の実施形態に従ったＥＳＤ保護素子５０を示す図。
【図９】第２の実施形態に従ったＥＳＤ保護素子５０を示す概略平面図。
【図１０】１本のゲート電極Ｇ、該ゲート電極Ｇの両側に設けられたソース領域およびドレイン領域を示す平面図。
【図１１】図１０の４−４線に沿った断面図。
【図１２】図１０の５−５線に沿った断面図。
【図１３】図１０の６−６線に沿った断面図。
【図１４】第１および第２の実施形態の変形例に従ったボディ領域の平面図。
【図１５】第１および第２の実施形態の他の変形例に従ったボディ領域の平面図。
【図１６】第１および第２の実施形態のさらに他の変形例に従ったボディ領域の平面図。
【図１７】第１および第２の実施形態のさらに他の変形例に従ったボディ領域の平面図。
【図１８】第１および第２の実施形態のさらに他の変形例に従ったボディ領域の平面図。
【図１９】本発明に係る第３の実施形態に従ったＥＳＤ保護素子のボディ領域Ｂ、ソース領域およびドレイン領域を示す平面図。
【図２０】本発明に係る第４の実施形態に従ったＥＳＤ保護回路の平面図。
【図２１】図２０に示す２１−２１線に沿った断面図。
【図２２】図２に示す配線グループを複数有する半導体記憶装置の平面図。
【符号の説明】
【００５１】
１０…保護素子
２０…ＢＯＸ
３０…ＳＯＩ
Ｓ…ソース層
Ｄ…ドレイン層
Ｂ…ボディ領域
ＢＣ…ボディコンタクト
ＢＣＰ…ボディ接続部
Ｄ１…第１の間隔
Ｄ２…第２の間隔
【図１】
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【図２】
2009277963.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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