(57)【要約】【課題】トレンチ開口部の緩やかな傾斜部の角度ゆらぎを低減することを課題とする。【解決手段】半導体基板上の素子領域上にトレンチエッチマスクを形成する工程と、前記トレンチエッチマスクを用いて、前記半導体基板をエッチングすることで、第１の傾斜部を有する第１の溝を形成する工程と、前記トレンチエッチマスクの側壁と、前記第１の傾斜部の少なくとも一部を覆うサイドウォールスペーサーを形成する工程と、前記トレンチエッチマスクとサイドウォールスペーサーとを用いて、前記半導体基板をエッチングし、前記第１の傾斜部より急な第２の傾斜部を有する第２の溝を形成する工程を経ることで、第１の傾斜部と第２の傾斜部とから構成されるトレンチを形成することを特徴とする半導体装置の製造方法により上記課題を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上の素子領域上にトレンチエッチマスクを形成する工程と、
前記トレンチエッチマスクを用いて、前記半導体基板をエッチングすることで、第１の傾斜部を有する第１の溝を形成する工程と、
前記トレンチエッチマスクの側壁と、前記第１の傾斜部の少なくとも一部を覆うサイドウォールスペーサーを形成する工程と、
前記トレンチエッチマスクとサイドウォールスペーサーとを用いて、前記半導体基板をエッチングし、前記第１の傾斜部より急な第２の傾斜部を有する第２の溝を形成する工程を経ることで、
第１の傾斜部と第２の傾斜部とから構成されるトレンチを形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の傾斜部が、半導体基板表面に対して、４５°〜８９°の第１のテーパー角を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の溝が、フロロカーボンガスを含むプラズマガスを用いて前記半導体基板をエッチングすることにより形成される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の溝が、Ｃｌ2、Ｏ2及びＨＢｒを含む混合プラズマガスを用いて前記半導体基板をエッチングすることにより形成される請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールスペーサーがシリコン酸化膜からなり、トレンチエッチマスクがシリコン窒化膜を含む請求項１〜４のいずれか１つに記載の半導体装置の製造方法.
【請求項６】
前記サイドウォールスペーサーが、ＣＶＤ法でシリコン酸化膜を堆積し、次いで、フロロカーボンガスを含むプラズマガスを用いてエッチバックすることにより形成される請求項１〜５のいずれか１つ記載の半導体装置の製造方法。
【請求項７】
前記第２の傾斜部が、半導体基板表面に対して、７０°〜９０°の第２のテーパー角を有する請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記第２の溝が、Ｃｌ2、Ｏ2及びＨＢｒを含む混合プラズマガスを用いて半導体基板をエッチングすることにより形成される請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記第２の溝が、前記第２の傾斜部と、前記第２の傾斜部と下端でつながり前記第２の傾斜部より緩い第３の傾斜部とを備え、前記第２の傾斜部と第３の傾斜部が、第２の溝の底面部領域で、下方に凸のラウンド形状を示すように形成される請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記ラウンド形状が、２０〜１００ｎｍの曲率半径を有する形状である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３の傾斜部が、半導体基板表面に対して、６０°〜８５°の第３のテーパー角を有する請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
半導体基板と、前記半導体基板内に形成されたトレンチを具備し、
前記トレンチが、その上部側から、緩い傾斜の第1の傾斜部と、第１の傾斜部の下部に形成された第１の傾斜部より急な傾斜の第２の傾斜部と、第２の傾斜の下部に形成された第２の傾斜部より緩い傾斜の第３の傾斜部とから構成される側壁を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。更に詳しくは、本発明は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置における素子分離にはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法が一般的に用いられてきた。しかし、このＬＯＣＯＳ法では、素子形成領域へ酸化膜が侵食してバーズビークが発生する。この発生により素子形成領域が減少するため、ＬＯＣＯＳ法は近年のＵＬＳＩの微細化には対応できなくなってきている。このため、最近では、半導体基板にトレンチを形成した後に、そのトレンチを絶縁膜で埋め込んで素子分離を行うＳＴＩ法が注目されてきている。ＳＴＩ法を図５（ａ）〜（ｇ）を参照しながら説明する。
【０００３】
半導体基板３０１上の全面に厚さ１０ｎｍ程度のシリコン酸化膜３０２を形成し、続いて厚さ１６０ｎｍ程度のシリコン窒化膜３０３を形成する（図５（ａ）参照）。
次に、フォトリソグラフィー技術によりフォトレジストパターン３０５を形成する（図５（ｂ）参照）。
更に、フォトレジストパターン３０５をマスクにシリコン窒化膜３０３とシリコン酸化膜３０２をドライエッチングし、フォトレジストパターン３０５を除去する（図５（ｃ）参照）。
【０００４】
次いで、シリコン窒化膜３０３をマスクに半導体基板３０１をドライエッチングしてトレンチ３０６を形成する（図５（ｄ）参照）。
更に、トレンチ３０６の内壁を熱酸化した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術によりトレンチ３０６を埋めるようにシリコン酸化膜３０７を形成する（図５（ｅ）参照）。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術にてトレンチ３０６の内部のみにシリコン酸化膜が残るようにシリコン酸化膜３０７研磨する。更に、ウェットエッチングにてシリコン窒化膜３０３とシリコン酸化膜３０２を除去することでＳＴＩ（素子分離領域）が形成される（図５（ｆ）参照）。
その後、素子の閾値を合わせ込むためのイオン注入工程、熱酸化によるゲート絶縁膜３０８を形成する工程、ゲート電極３０９を形成する工程等を経てＭＯＳトランジスタを形成する（図５（ｇ）参照）。
【０００５】
しかしながら、上記のように形成したＳＴＩは、トレンチ開口部の角度が急である。そのため、このＳＴＩを備えたＭＯＳトランジスタは、ゲート電極３０９のエッジ部３１０で、ゲート電極からの電界集中が生じる。その結果、ゲート電圧が低い状態でも電流が流れやすくなる。すなわち、エッジ部３１０で閾値の低い寄生トランジスタが形成されたと等しい状態になり、図３の実線に示すように、ゲート電圧−ドレイン電流曲線が低電圧側に振れるという問題がある。なお、ゲート電圧−ドレイン電流曲線が低電圧側に振れることは、ハンプ特性と称される。また、図３において、点線はハンプ特性のないＭＯＳトランジスタのゲート電圧−ドレイン電流曲線である。
【０００６】
ハンプ特性を抑制するための方法として、例えば、特開２００４−６３９２１号公報（特許文献１）では、半導体基板へのトレンチエッチを２段階にすることでトレンチ開口部に緩い傾斜をもたせることが提案されている。この公報に記載の方法を、図４（ａ）〜（ｃ）を用いて説明する。
半導体基板３０１上の全面にシリコン酸化膜３０２を形成し、続いてシリコン窒化膜３０３を形成する。フォトレジストパターンをマスクにシリコン窒化膜３０３とシリコン酸化膜３０２をドライエッチングし、フォトレジストパターンを除去する（図４（ａ）参照）。
【０００７】
次いで、半導体基板３０１の表面に対するテーパー角が緩やかになるように、シリコン窒化膜３０３をマスクに半導体基板３０１をドライエッチングして第１の溝を形成する。このドライエッチングの際に、シリコン窒化膜３０３の側面及び第１の溝の側面には、エッチングの反応生成物３１１が堆積する（図４（ｂ）参照）。
次に、反応生成物３１１とシリコン窒化膜３０３とをマスクに、第１の溝のテーパー角より急な側面を有する第２の溝をエッチングにより形成する（図４（ｃ））。第１の溝と第２の溝とでトレンチが得られる。
【０００８】
【特許文献１】特開２００４−６３９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記公報の２段階のトレンチエッチでは、図４（ｄ）に示すように、以下のような問題がある。
反応生成物３１１とシリコン窒化膜３０３とをマスクに半導体基板３０１に第２の溝をエッチングにより形成する際、反応生成物もエッチングにより除去されることがある。図４（ｄ）中、３１２は反応生成物が除去された部位を意味する。
除去された部位では、第２の溝のテーパー角が望む角度より急となり、この部位に形成されるＭＯＳトランジスタにハンプ特性を生じさせることになる。
【００１０】
第２の溝を形成する際のエッチング条件を反応生成物ができるだけ除去されない条件とすることが考えられる。しかし、そのような条件にすることは、第２の溝を形成するために要する時間が長くなったり、第２の溝のテーパー角を大きくできなかったり、第２の溝を深くできなかったりするという問題がある。
加えて、反応生成物を堆積させる役割も有する第１の溝のエッチングと、反応生成物をマスクとする第２の溝のエッチングとは、エッチングの性質が異なる。そのため、エッチング装置内（チャンバー内）の状態を安定させるのは困難となり、エッチング特性が処理されるロット内で変化してしまう。その結果、形成されるトレンチの形状がロット内でばらつくという問題がある。
【課題を解決するための手段】
【００１１】
本発明の発明者は、上記の問題を鑑み、ＭＯＳトランジスタのような半導体装置のハンプ特性を抑制するために重要となるトレンチ開口部の緩やかな傾斜部の角度ゆらぎを低減することで、特性が低下しないＳＴＩの構造及びその製造方法を見い出し本発明に至った。
かくして本発明によれば、半導体基板上の素子領域上にトレンチエッチマスクを形成する工程と、
前記トレンチエッチマスクを用いて、前記半導体基板をエッチングすることで、第１の傾斜部を有する第１の溝を形成する工程と、
前記トレンチエッチマスクの側壁と、前記第１の傾斜部の少なくとも一部を覆うサイドウォールスペーサーを形成する工程と、
前記トレンチエッチマスクとサイドウォールスペーサーとを用いて、前記半導体基板をエッチングし、前記第１の傾斜部より急な第２の傾斜部を有する第２の溝を形成する工程を経ることで、
第１の傾斜部と第２の傾斜部とから構成されるトレンチを形成することを特徴とする半導体装置の製造方法が提供される。
【００１２】
更に、本発明によれば、半導体基板と、前記半導体基板内に形成されたトレンチを具備し、
前記トレンチが、その上部側から、緩い傾斜の第1の傾斜部と、第１の傾斜部の下部に形成された第１の傾斜部より急な傾斜の第２の傾斜部と、第２の傾斜の下部に形成された第２の傾斜部より緩い傾斜の第３の傾斜部とから構成される側壁を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、第２の溝の第２の傾斜部のテーパー角を所定値に安定して製造可能であり、その結果、ハンプ特性の抑制された半導体装置を提供しうるＳＴＩを備えた半導体装置が提供される。
更に、第２の溝の形成を別個の工程で製造されたサイドウォールスペーサーを使用して行うため、第１の溝の形成時に生じる反応生成物を使用する従来方法と比べて、トレンチの形状のバラツキを抑制できる。
また、第２の溝の底面部領域を下方に凸のラウンド形状を示すように形成すれば、トレンチ内部を絶縁膜で埋設した後のストレスをより緩和でき、その結果、絶縁膜の結晶欠陥の発生を抑制できる。
【発明を実施するための最良の形態】
【００１４】
まず、本発明の半導体装置の製造方法を、工程順に説明する。
半導体基板上の素子領域上にトレンチエッチマスクが形成される。
本発明で使用できる半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。なかでもシリコン基板が好ましい。半導体基板は、内部を流れる電流量に多少が生ずるが、単結晶、多結晶又はアモルファスのいずれであってもよい。
次に、素子領域に形成される素子としては、トランジスタ、キャパシタ、抵抗等が挙げられる。本発明では、ゲート電極のエッジ部の電解集中を抑制できる観点から、素子には、トランジスタが含まれていることが好ましい。
【００１５】
トレンチエッチマスクは、通常、素子領域を覆い、ＳＴＩを形成する領域が開口するパターンを有する。また、トレンチエッチマスクは、エッチングに対する耐性を有する限り、その材料は特に限定されない。例えば、酸化シリコン、窒化シリコン、酸化シリコンと窒化シリコンの積層体等が挙げられる。
トレンチエッチマスクは、公知のフォトリソグラフィー法及びエッチング法により形成できる。
【００１６】
次に、トレンチエッチマスクを用いて、半導体基板をエッチングする。このエッチングにより、半導体基板表面から第１のテーパー角の第１の傾斜部を有する第１の溝を形成する。第１の傾斜部は、公知のトレンチの傾斜部と比べて緩くなっている。緩くすることで、後にゲート電極が形成された際のエッジ部で電界の集中を防止でき、その結果、ハンプ効果を低減できる。
第１の傾斜部の半導体基板の表面に対する角度（第１のテーパー角）は、ハンプ効果を低減する観点から、４５°〜８９°であることが好ましく、４５°〜７５°であることがより好ましく、４５°〜６０°であることが更に好ましい。
【００１７】
第１の溝の深さは、ハンプ効果を低減する観点から、少なくとも５０ｎｍ以上であることが好ましく、１００〜１５０ｎｍの範囲であることがより好ましい。また、第１の溝の幅は、素子間を分離する観点から、少なくとも１００ｎｍ以上であることが好ましく、２００ｎｍ以上であることがより好ましい。
また、第１の溝は、一対の第１の傾斜部からなるＶ字型の形状を有していてもよく、一対の第１の傾斜部と、それら傾斜部と下端で接続する平坦部とからなる形状を有していてもよい。
【００１８】
第１の溝の形成方法は、特に限定されず、ウェットエッチング法及びドライエッチング法のいずれも使用できる。この内、エッチングによる形状の制御の容易なドライエッチング法が好ましい。ドライエッチング法において、第１のテーパー角は、ガス組成比を調節することで、増減できる。
【００１９】
次に、トレンチエッチマスクの側壁と、第１の傾斜部の少なくとも一部とを覆うサイドウォールスペーサーを形成する。サイドウォールスペーサーの材料は、特に限定されないが、後の第２の溝の形成時の耐エッチング性を考慮すると、トレンチエッチマスクと同じ材料から選択することが好ましい。具体的には、酸化シリコン、窒化シリコン、酸化シリコンと窒化シリコンの積層体等が挙げられる。
【００２０】
サイドウォールスペーサーは第１の傾斜部の少なくとも一部を覆っている。全部を覆う場合、一部を覆う場合より形状の制御が容易であり、製造上の観点から好ましい。一方、一部を覆う場合、全部を覆う場合より、最終的にトレンチに残存する第１の傾斜部の形状を一定にすることが容易である観点から好ましい。一部を覆う場合、第１の傾斜部の半導体基板の表面に対して垂線方向に対応する幅の５０〜９０％が覆われていることが好ましく、５０〜８０％が覆われていることがより好ましい。また、全部を覆う場合、第１の溝は一対の傾斜部間に平坦部を有する必要がある。
【００２１】
サイドウォールスペーサーは、特に限定されず、公知の方法で形成できる。例えば、半導体基板全面にサイドウォールスペーサー形成用膜を堆積した後、エッチバックする方法が挙げられる。エッチバックには、例えば反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）法が使用できる。なお、第１の傾斜部の一部を覆うサイドウォールスペーサーは、サイドウォールスペーサー形成用膜を、第１の傾斜部全面を覆う場合に比べて、薄く堆積することで形成できる。
【００２２】
次に、トレンチエッチマスクとサイドウォールスペーサーとを用いて、半導体基板をエッチングすることで、第２の溝を形成する。この第２の溝を構成する第２の傾斜部は、第１の溝を構成する第１の傾斜部より急である。第２の傾斜部は、素子間の分離の観点から、７０°〜９０°の範囲の第２のテーパー角を有していることが好ましく、８５°〜９０°の範囲のテーパー角を有していることがより好ましい。
【００２３】
第２の溝は、底部に平面を有していてもよく、１対の第２の傾斜部から構成されるＶ字型の溝であってもよい。この内、素子間の分離の観点から、第２の傾斜部の半導体基板表面に沿う方向の幅に対して、０．５〜１．０倍の幅の平面を底部に有していることが好ましい。更に、この平面の幅は、０．７〜１．０倍であることがより好ましい。
上記工程により、第１の傾斜部と第２の傾斜部とから構成されるトレンチを形成できる。
【００２４】
なお、サイドウォールスペーサーを第１の傾斜部の一部を覆うように形成することで、第２の溝の底部に、第２の傾斜部と下端でつながり第２の傾斜部より緩い第３の傾斜部を形成できる。この第２の傾斜部と第３の傾斜部とにより、第２の溝の底面部領域の形状を、下方に凸のラウンド形状とできる。この第３の傾斜部は、第２のテーパー角よりも小さな第３のテーパー角を有している。
ラウンド形状は、トレンチに埋め込まれる絶縁膜の結晶欠陥の発生を抑制する観点から、２０〜１００ｎｍの曲率半径を有する形状であることが好ましい。より好ましい局率半径は、６０〜１００ｎｍである。
更に、第３のテーパー角（半導体基板の表面方向に対する）は、トレンチに埋め込まれる絶縁膜の結晶欠陥の発生を抑制する観点から、４５°〜７５°であることが好ましく、４５°〜６０°であることがより好ましい。
【００２５】
トレンチが形成された半導体基板には、例えば、次の方法により素子としてのＭＯＳトランジスタを形成できる。
まず、サイドウォールスペーサーを、例えばウェットエッチングにより除去する。
次に、トレンチ内を少なくとも埋め込む絶縁膜を半導体基板全面に形成する。絶縁膜の形成方法は、特に限定されず、ＣＶＤ法が挙げられる。
次に、ＣＭＰ法により半導体基板の表面とトレンチ内の絶縁膜の表面とがほぼ同一高さとなるように、トレンチエッチマスクとトレンチ内を埋め込む絶縁膜とを研磨する。研磨後、残存するトレンチエッチマスクを公知のエッチング方法により除去できる。
【００２６】
次いで、トレンチで囲まれた領域（素子領域）内に、ゲート絶縁膜及びゲート電極をこの順で形成する。ゲート電極の側壁には、サイドウォールスペーサーが形成されていてもよい。更に、ゲート電極（形成されている場合はサイドウォールスペーサーとゲート電極）をマスクとして、半導体基板に不純物を注入することで、ソース領域及びドレイン領域を形成する。ここで、ゲート電極をマスクとして低濃度の不純物を注入した後、ゲート電極及びサイドウォールスペーサーをマスクとして高濃度の不純物を注入することで、ＬＤＤ構造のソース領域及びドレイン領域を形成してもよい。
上記では、素子としてＭＯＳトランジスタの形成例を示したが、キャパシタや抵抗等の他の素子も公知の方法により上記素子領域内に形成可能である。
【実施例】
【００２７】
実施例１
以下、本発明の第１の実施例について図１（ａ）〜（ｇ）を参照しつつ詳細に説明する。
まず、図１（ａ）に示すように、Ｐ型シリコン基板１０１上に熱酸化膜（ＳｉＯ2膜）１０２を１４ｎｍ程度形成し、その後、減圧ＣＶＤ法により厚さ１６０ｎｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4膜）１０３を形成した。次に、図１（ｂ）に示すように、フォトリソグラフィー技術により、所望のＳＴＩパターンに応じたフォトレジストパターン１０４を形成した。
【００２８】
次に、図１（ｃ）に示すように、ＲＩＥ装置にて、フォトレジストパターン１０４をマスクに、混合プラズマガスを使用してドライエッチングすることで、熱酸化膜１０２ｂ及びシリコン窒化膜１０３ｂからなるＳＴＩパターンを形成した。ドライエッチングは、半導体基板の表面への垂線と、熱酸化膜１０２ｂ及びシリコン窒化膜１０３ｂの側壁とが８８〜９０°になるように行った。具体的なドライエッチング条件は、圧力を５０ｍＴｏｒｒ、下部電極に印加するＲＦパワーを６００Ｗ、ガス流量をＣＦ4：ＣＨＦ3：Ａｒ：Ｏ2＝２５：５：１００：５ｓｃｃｍとした。その後、Ｏ2プラズマによりフォトレジストパターン１０４をアッシングして除去した。
【００２９】
その後、図１（ｄ）に示すように、ＳＴＩパターンが形成された熱酸化膜１０２ｂ及びシリコン窒化膜１０３ｂをマスク（トレンチエッチマスク）に、混合プラズマガスを使用してシリコン基板１０１をドライエッチングすることで、第１の溝を形成した。ドライエッチングは、第１の溝の側壁（第１の傾斜部）１０５とシリコン基板平面とのなす角度（第１のテーパー角）が７０°、第１の溝の深さが６０ｎｍ、第１の溝の幅が２０５ｎｍになるように行った。具体的なドライエッチング条件は、圧力を１００ｍＴｏｒｒ、下部電極に印加するＲＦパワーを５００Ｗ、ガス流量をＣＦ4：ＣＨＦ3：Ａｒ：Ｏ2＝５：５０：１００：５ｓｃｃｍとした。
【００３０】
その後、減圧ＣＶＤ法により厚さ２０ｎｍ程度のシリコン酸化膜を形成し、混合プラズマガスを使用してＲＩＥ装置にて全面エッチバックを行うことで、熱酸化膜１０２及びシリコン窒化膜１０３の側壁と、第１の傾斜部１０５の全面とを覆うサイドウォールスペーサー１０７を形成した（図１（ｅ））。具体的なＲＩＥ条件は、圧力を２００ｍＴｏｒｒ、下部電極に印加するＲＦパワーを６００Ｗ、ガス流量をＣＦ4：ＣＨＦ3：Ａｒ＝５：５０：１５０ｓｃｃｍとした。形成されたサイドウォールスペーサー１０７の幅は１５〜１９ｎｍであった。
【００３１】
その後、図１（ｆ）に示すように、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）−ＲＩＥ装置にて、シリコン窒化膜１０３ｂ及びサイドウォールスペーサー１０７をマスクにして、ＳＴＩが形成される領域に、以下に示す条件でシリコントレンチエッチを行うことで第２の溝を形成した。
【００３２】
まず、シリコントレンチエッチを行う部分のシリコン基板表面に形成されている自然酸化膜をプラズマガスを使用してドライエッチングした。具体的なドライエッチングの条件は、圧力を４ｍＴｏｒｒ、ＩＣＰ−ＲＦパワーを６００Ｗ、バイアスＲＦパワーを４０Ｗ、ガス流量をＣＦ4＝４５ｓｃｃｍとした。更にその後、第２の溝の側壁（第２の傾斜部）とシリコン基板平面とがなす角度（第２のテーパー角）が８５°、第２の溝の深さが４４０ｎｍ、第２の溝の幅が７５ｎｍになるようにシリコン基板１０１を混合プラズマガスを使用してドライエッチングした。具体的なドライエッチングの条件は、圧力を３５ｍＴｏｒｒ、プラズマを生成するためのトップＲＦパワーを７５０Ｗ、イオンを引き込む為のボトムＲＦパワーを１８０Ｗ、ガス流量をＨＢｒ：Ｃｌ2：Ｏ2＝１００：５０：２ｓｃｃｍとした。
ここでは、シリコン窒化膜１０３ｂ及びサイドウォールスペーサー１０７をマスクにしてエッチングしているため、従来のように傾斜部の角度が急になることが防止できた。
【００３３】
その後、図１（ｇ）に示すように、ウェットエッチングによりサイドウォールスペーサー１０７を除去した。
以上の工程を経ることで、第１の傾斜部と第２の傾斜部とから構成されるＳＴＩを得た。
得られたＳＴＩは、ＭＯＳトランジスタのハンプ特性を抑制するために重要となるトレンチ開口部の緩やかな第１の傾斜部の角度ゆらぎが低減されているので、トランジスタ特性の劣化を防止できる。
【００３４】
実施例２
以下、本発明の第２の実施例について図２（ａ）〜（ｇ）を参照しつつ詳細に説明する。実施例２は、サイドウォールスペーサーを第１の傾斜部の一部のみを被覆する場合の例である。
図２（ｃ）までは、実施例１の図１（ｃ）までと同様にして、シリコン基板上にＳＴＩパターンを有する熱酸化膜２０２ｂ及びシリコン窒化膜２０３ｂを形成した。図２（ａ）〜（ｃ）中、２０１はＰ型シリコン基板、２０２は熱酸化膜、２０３はシリコン窒化膜、２０４はフォトレジストパターンを意味する。
【００３５】
その後、図２（ｄ）に示すように、ＳＴＩパターンが形成された熱酸化膜２０２ｂ及びシリコン窒化膜２０３ｂをマスク（トレンチエッチマスク）に、混合プラズマガスを使用してシリコン基板２０１をドライエッチングすることで、第１の溝を形成した。ドライエッチングは、第１の溝の側壁（第１の傾斜部）２０５とシリコン基板平面とのなす角度（第１のテーパー角）が７０°、第１の溝の深さが１２０ｎｍ、第１の溝の幅が１５５ｎｍになるように行った。具体的なドライエッチング条件は、圧力を１００ｍＴｏｒｒ、下部電極に印加するＲＦパワーを５００Ｗ、ガス流量をＣＦ4：ＣＨＦ3：Ａｒ：Ｏ2＝５：４０：１００：５ｓｃｃｍとした。実施例２の第１の溝の深さは、実施例１に比べて深くなっている。
その後、実施例１と同様の条件で、サイドウォールスペーサー２０７を形成した（図２（ｅ））。形成されたサイドウォールスペーサー２０７の幅は１５〜１９ｎｍであるため、第１の傾斜部２０５には、サイドウォールスペーサー２０７で覆われていない領域が存在する。
【００３６】
その後、実施例１と同様にして、シリコン窒化膜２０３ｂ及びサイドウォールスペーサー２０７をマスクにして、ＳＴＩが形成される領域に、以下に示す条件でシリコントレンチエッチを行うことで第２の溝を形成した。
まず、シリコントレンチエッチを行う部分のシリコン基板表面に形成されている自然酸化膜をプラズマガスを使用してドライエッチングした。具体的なドライエッチングの条件は、圧力を４ｍＴｏｒｒ、ＩＣＰ−ＲＦパワーを６００Ｗ、バイアスＲＦパワーを４０Ｗ、ガス流量をＣＦ4＝４５ｓｃｃｍとした。更にその後、第２の溝の側壁（第２の傾斜部）とシリコン基板平面とがなす角度（第２のテーパー角）が８５°、第２の溝の深さが３８０ｎｍ、第２の溝の幅が２５ｎｍになるようにシリコン基板２０１を混合プラズマガスを使用してドライエッチングした。具体的なドライエッチングの条件は、圧力を３５ｍＴｏｒｒ、プラズマを生成するためのトップＲＦパワーを７５０Ｗ、イオンを引き込む為のボトムＲＦパワーを１８０Ｗ、ガス流量をＨＢｒ：Ｃｌ2：Ｏ2＝１００：５０：２ｓｃｃｍとした。
【００３７】
その後、図２（ｇ）に示すように、ウェットエッチングによりサイドウォールスペーサー２０７を除去した。
以上の工程を経ることで、第１の溝と第２の溝とから構成されるＳＴＩを得た。
得られたＳＴＩは、ＭＯＳトランジスタのハンプ特性を抑制するために重要となるトレンチ開口部の緩やかな傾斜の角度ゆらぎが低減されているので、トランジスタ特性の劣化を防止できる。
【００３８】
また、トレンチ底面部においては、トレンチ形状を、下に凸の丸みを帯びたラウンド形状に改善することができた。丸みを帯びさせることで、トレンチ内部を絶縁膜で埋設した後のストレス緩和に大きく寄与できる。従って、ＳＴＩに埋め込まれる絶縁膜の結晶欠陥の発生を抑制できる。
なお、図２（ｇ）において、第２の溝の底部のラウンド形状の曲率半径は７０ｎｍであり、第２の傾斜部と下端でつながる第３の傾斜部のシリコン基板表面に対する角度（第３のテーパー角）は７５°であった。
【００３９】
実施例３
実施例２で得られたＳＴＩを備えたシリコン基板を用いて、図６（ａ）〜（ｃ）に示すＭＯＳトランジスタを下記の手順で形成する。図６（ａ）は概略平面図、図６（ｂ）は図６（ａ）のＡ−Ａ’線の概略断面図、図６（ｃ）は図６（ａ）のＢ−Ｂ’線の概略断面図である。
図２（ｇ）に示すトレンチを埋め込むように、ＣＶＤ技術によりシリコン基板全面にシリコン酸化膜を堆積する。次に、ＣＭＰ技術にてトレンチ内のみにシリコン酸化膜が残るようにシリコン酸化膜を研磨する。更に、ウェットエッチングにてシリコン窒化膜２０３ｂとシリコン酸化膜２０２ｂを除去することでＳＴＩ２０８を形成する。
【００４０】
次に、ＳＴＩ２０８で囲われた領域内にゲート絶縁膜２０９及びゲート電極２１０をこの順で、公知の堆積法、フォトリソグラフィー法及びエッチング法により形成する。更に、公知の堆積法及びエッチバック法により、ゲート電極２１０の側壁に、サイドウォールスペーサー２１１を形成する。
更に、ゲート電極２１０及びサイドウォールスペーサー２１１をマスクとして不純物をシリコン基板２０１に注入することで、ソース領域２１２及びドレイン領域２１３を形成する。
【００４１】
次いで、全面を層間膜２１４で覆い、ソース領域２１２及びドレイン領域２１３と配線とを接続するためのコンタクト２１５を形成する。更に、層間膜２１４上のコンタクト２１５と接する位置に配線２１６を形成する。
更に、全面をパッシベーション膜２１７で覆うことで、図６（ａ）〜（ｃ）に示すＭＯＳトランジスタが得られる。
このＭＯＳトランジスタでは、図６（ｃ）に示すように、トレンチ開口部の角度が緩いため、ゲート電極２１０のエッジ部で、ゲート電極から電界が集中することが防止できる。その結果、ハンプ特性のないＭＯＳトランジスタを得ることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体装置の製造方法の概略工程断面図である。
【図２】本発明の半導体装置の製造方法の概略工程断面図である。
【図３】半導体装置のドレイン電流とゲート電圧の関係を示すグラフである。
【図４】従来の半導体装置の製造方法の概略工程断面図である。
【図５】従来の半導体装置の製造方法の概略工程断面図である。
【図６】本発明の半導体装置の概略図である。
【符号の説明】
【００４３】
１０１、２０１  シリコン基板
１０２、１０２ｂ、２０２、２０２ｂ  熱酸化膜
１０３、１０３ｂ、２０３、２０３ｂ、３０３  シリコン窒化膜
１０４、２０４、３０５  フォトレジストパターン
１０５、２０５  第１の傾斜部
１０７、２０７  サイドウォールスペーサー
２０８  ＳＴＩ
２０９、３０８  ゲート絶縁膜
２１０、３０９  ゲート電極
２１１  サイドウォールスペーサー
２１２  ソース領域
２１３  ドレイン領域
２１４  層間膜
２１５  コンタクト
２１６  配線
２１７  パッシベーション膜
３０１  半導体基板
３０２、３０７  シリコン酸化膜
３０６  トレンチ
３１０  エッジ部
３１１  反応生成物
３１２  反応生成物が除去された部位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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