(57)【要約】【課題】ホットキャリア劣化による素子性能の低下を低減すること。【解決手段】メイン−ｎＭＯＳ５２を含む第１回路部分Ｃ１及びメイン−ｐＭＯＳ５４を含む第２回路部分Ｃ２の双方又はいずれか一方を備えており、第１回路部分は、メイン−ｎＭＯＳと電気的に並列に接続されていて、メイン−ｎＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｎＭＯＳ１４を備えており、第２回路部分は、メイン−ｐＭＯＳと電気的に並列に接続されていて、メイン−ｐＭＯＳと利得係数が等しく、かつ閾値電圧が段階的に大きくなる１個以上のサブ−ｐＭＯＳ１８を備えている。【選択図】図３
2009277821.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧端子とグラウンド電圧端子との間にメイン−ｎチャネルＭＯＳＦＥＴとメイン−ｐチャネルＭＯＳＦＥＴとを電気的に直列に接続したＣＯＭＳインバータにおいて、
前記メイン−ｎチャネルＭＯＳＦＥＴを含んで構成された第１回路部分及び前記メイン−ｐチャネルＭＯＳＦＥＴを含んで構成された第２回路部分の双方又はいずれか一方を備えており、
前記第１回路部分は、前記メイン−ｎチャネルＭＯＳＦＥＴと電気的に並列に接続されていて、当該メイン−ｎチャネルＭＯＳＦＥＴと利得係数が等しく、かつ当該メイン−ｎチャネルＭＯＳＦＥＴよりも閾値電圧が大きく、しかも２個以上の場合には段階的に大きくなる１個又は２個以上のサブ−ｎチャネルＭＯＳＦＥＴを備えており、
前記第２回路部分は、前記メイン−ｐチャネルＭＯＳＦＥＴと電気的に並列に接続されていて、当該メイン−ｐチャネルＭＯＳＦＥＴと利得係数が等しく、かつ当該メイン−ｐチャネルＭＯＳＦＥＴよりも閾値電圧が大きく、しかも２個以上の場合には段階的に大きくなる１個又は２個以上のサブ−ｐチャネルＭＯＳＦＥＴを備えていることを特徴とするＣＭＯＳインバータ。
【請求項２】
前記サブ−ｎチャネルＭＯＳＦＥＴの前記利得係数が、該サブ−ｎチャネルＭＯＳＦＥＴのゲート幅を前記メイン−ｎチャネルＭＯＳＦＥＴよりも小さくすることにより調整されており、及び、
前記サブ−ｐチャネルＭＯＳＦＥＴの前記利得係数が、該サブ−ｐチャネルＭＯＳＦＥＴのゲート幅を前記メイン−ｐチャネルＭＯＳＦＥＴよりも小さくすることにより調整されていることを特徴とする請求項１に記載のＣＭＯＳインバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を利用したインバータに関する。
【背景技術】
【０００２】
ＣＭＯＳで構成されたインバータにおいては、ゲート酸化膜に注入されたホットキャリアにより、ＭＯＳＦＥＴの閾値電圧が時間とともに上昇する、いわゆるホットキャリア劣化が生じる。閾値電圧が上昇すると、ＣＭＯＳインバータに流れる駆動電流が低下し、やがては正常に動作しなくなってしまう（例えば、非特許文献１及び２参照）。
【０００３】
ここで、ホットキャリア劣化についてより詳細に説明する。ｎチャネルＭＯＳＦＥＴ（以下、単にｎ−ＭＯＳと称する。）においては、チャネル領域で発生したキャリア（電子）が、ソース・ドレイン間の電界により加速されてゲート酸化膜にトラップされる。これにより、ゲート酸化膜中の電荷量が時間とともに増加して、閾値電圧が上昇する。
【０００４】
ｐチャネルＭＯＳＦＥＴＦＥＴ（以下、単にｐ−ＭＯＳと称する。）においては、チャネル領域で発生したキャリア（正孔）が、Ｓｉ／ゲート酸化膜界面に存在するＳｉのダングリングボンドにトラップされる。これにより、ゲート酸化膜中の電荷量が時間とともに増加して、閾値電圧が上昇する。
【０００５】
このホットキャリア劣化の問題は、ＣＭＯＳインバータが微細化され、ゲート長やゲート酸化膜厚が減少するとともに、より深刻化してきた。
【非特許文献１】ルネサスレビュー，Ｒｅｖ．１．００，２００６．０６．１２
【非特許文献２】Ｒ．Ｊａｃｏｂ  Ｂａｋｅｒ，“ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ”Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉｅｎｃｅ，ＩＥＥＥ  Ｐｒｅｓｓ
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、上述したＣＭＯＳインバータのホットキャリア劣化の問題に鑑みなされたものである。従って、この発明の目的は、構造の微細化が進んだとしても、ホットキャリア劣化による素子性能の低下を低減することができるＣＭＯＳインバータを提供することにある。
【課題を解決するための手段】
【０００７】
上述した課題の解決を図るために、この発明のＣＭＯＳインバータは、電源電圧端子とグラウンド電圧端子との間にメイン−ｎチャネルＭＯＳＦＥＴとメイン−ｐチャネルＭＯＳＦＥＴとを電気的に直列に接続しており、メイン−ｎチャネルＭＯＳＦＥＴを含んで構成された第１回路部分及びメイン−ｐチャネルＭＯＳＦＥＴを含んで構成された第２回路部分の双方又はいずれか一方を備えている。
【０００８】
第１回路部分は、メイン−ｎチャネルＭＯＳＦＥＴと電気的に並列に接続されていて、メイン−ｎチャネルＭＯＳＦＥＴと利得係数が等しい１個又は２個以上のサブ−ｎチャネルＭＯＳＦＥＴを備えている。これらのサブ−ｎチャネルＭＯＳＦＥＴの閾値電圧は、メイン−ｎチャネルＭＯＳＦＥＴの閾値電圧よりも大きく設定してあるが、２個以上のサブ−ｎチャネルＭＯＳＦＥＴを設ける場合には、それぞれの閾値電圧１が段階的に大きくなるように設定してある。
【０００９】
第２回路部分は、メイン−ｐチャネルＭＯＳＦＥＴと電気的に並列に接続されていて、メイン−ｐチャネルＭＯＳＦＥＴと利得係数が等しい１個又は２個以上のサブ−ｐチャネルＭＯＳＦＥＴを備えている。これらのサブ−ｐチャネルＭＯＳＦＥＴの閾値電圧は、メイン−ｐチャネルＭＯＳＦＥＴの閾値電圧よりも大きく設定してあるが、２個以上のサブ−ｐチャネルＭＯＳＦＥＴを設ける場合には、それぞれの閾値電圧が段階的に大きくなるように設定してある。
【００１０】
このＣＭＯＳインバータにおいて、サブ−ｎチャネルＭＯＳＦＥＴの利得係数が、サブ−ｎチャネルＭＯＳＦＥＴのゲート幅をメイン−ｎチャネルＭＯＳＦＥＴよりも小さくすることにより調整されており、及び、サブ−ｐチャネルＭＯＳＦＥＴの利得係数が、サブ−ｐチャネルＭＯＳＦＥＴのゲート幅をメイン−ｐチャネルＭＯＳＦＥＴよりも小さくすることにより調整されていることが好ましい。
【発明の効果】
【００１１】
この発明のＣＭＯＳインバータによれば、素子構造の微細化が進んだとしても、ホットキャリア劣化による素子性能の低下を低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態について説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係について、この発明が理解できる程度に概略的に示したものにすぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は、以下の実施の形態に何ら限定されない。また、各図において、共通する構成要素には同符号を付し、その説明を省略することもある。また、図２（Ｂ）及び図４（Ｂ）において、断面を表すハッチング等を一部省略してある。
【００１３】
（一般的なＣＭＯＳインバータについて）
まず、図１及び図２を参照して、従来周知の一般的なＣＭＯＳインバータの構成について説明する。図１は、従来周知のＣＭＯＳインバータの回路図である。図２（Ａ）は、従来周知のＣＭＯＳインバータの基板上における概略的なレイアウトを示す平面図であり、図２（Ｂ）は、図２（Ａ）のＡ−Ａ’線切断端面図である。
【００１４】
図１を参照すると、ＣＭＯＳインバータ５０は、電源端子Ｖｄｄを与える電源端子（図中、Ｖｄｄで示す。）と接地端子Ｖｇを与える接地端子（図中、Ｖｇで示す。）との間にｎチャネルＭＯＳＦＥＴ５２（以下、メイン−ｎ−ＭＯＳ５２と称する。）と、ｐチャネルＭＯＳＦＥＴ５４（以下、メイン−ｐ−ＭＯＳ５４と称する。）とが電気的に直列に接続された構造を有している。
【００１５】
より詳細には、メイン−ｐ−ＭＯＳ５４のソース５４Ｓが、配線５６により電源端子Ｖｄｄに接続されており、メイン−ｐ−ＭＯＳ５４のドレイン５４Ｄとメイン−ｎ−ＭＯＳ５２のドレイン５２Ｄとが、配線５８により互いに接続されており、及びメイン−ｎ−ＭＯＳ５２のソース５２Ｓが、配線６０により接地端子Ｖｇに接続されている。そして、配線５８のドレイン５２Ｄと５４Ｄとの接続中点に、出力ポート６２が設けられており、この出力ポート６２から、出力電圧Ｖｏｕｔが出力される。
【００１６】
また、メイン−ｐ−ＭＯＳ５４のゲート５４Ｇとメイン−ｎ−ＭＯＳ５２のゲート５２Ｇとが配線６４を介して接続され、この配線６４の両ゲート５４Ｇと５２Ｇとの接続中点に入力ポート６６が設けられている。この入力ポート６６には入力電圧Ｖｉｎが印加される。
【００１７】
また、メイン−ｐ−ＭＯＳ５４のバックゲート５４Ｂは、配線６８を介して配線５６に接続されている。同様にメイン−ｎ−ＭＯＳ５２のバックゲート５２Ｂは、配線７０を介して配線６０に接続されている。
【００１８】
これによりＣＭＯＳインバータ５０は、入力ポート６６に入力される入力電圧Ｖｉｎを反転した出力電圧Ｖｏｕｔを出力ポート６２から出力する。より具体的には、入力電圧ＶｉｎがＬｏｗの場合には、出力電圧ＶｏｕｔとしてＨｉｇｈを出力し、逆に入力電圧ＶｉｎがＨｉｇｈのときには、出力電圧ＶｉｎとしてＬｏｗを出力する。
【００１９】
次に、図２（Ａ）及び（Ｂ）を参照して、基板上における図１に示したＣＭＯＳインバータ５０の構造について説明する。
【００２０】
ＣＭＯＳインバータ５０のメイン−ｐ−ＭＯＳ５４は、導電型がｐ型の基板７２の第１主面７２ａ側に設けられたｎウエル領域７２ｂに形成されている。すなわち、メイン−ｐ−ＭＯＳ５４は、ゲート５４Ｇと、ソース５４Ｓ、ドレイン５４Ｄ及びバックゲート５４Ｂとを備えている。
【００２１】
ここで、基板７２を形成する材料は、半導体材料、好ましくは例えば単結晶Ｓｉを材料とする。
【００２２】
ソース５４Ｓは、ｐ型不純物拡散領域５４Ｓａと、ソース電極５４Ｓｂとを備えている。ソース５４Ｓは、後述するゲート５４Ｇを挟んで、ドレイン５４Ｄと線対称的に設けられている。
【００２３】
ｐ型不純物拡散領域５４Ｓａは、ｎウエル領域７２ｂに、ｐ型の不純物（例えば、Ｂ、Ｓｂ等）を所定の深さまで拡散させて、導電型をｐ型に変換した領域である。図２（Ａ）によれば、不純物拡散領域５４Ｓａは、平面形状が矩形状に形成されている。このｐ型不純物拡散領域５４Ｓａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なソース電極５４Ｓｂが形成されている。
【００２４】
ドレイン５４Ｄは、ｐ型不純物拡散領域５４Ｄａと、ドレイン電極５４Ｄｂとを備えている。
【００２５】
ｐ型不純物拡散領域５４Ｄａは、ｎウエル領域７２ｂに、ｐ型の不純物を所定の深さまで拡散させて、導電型をｐ型に変換した領域である。図２（Ａ）によれば、不純物拡散領域５４Ｄａは、平面形状が不純物拡散領域５４Ｓａと同形の矩形状に形成されている。このｐ型不純物拡散領域５４Ｄａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なドレイン電極５４Ｄｂが形成されている。
【００２６】
ゲート５４Ｇは、上述したように、ソース５４Ｓ及びドレイン５４Ｄに挟まれて形成されている。ゲート５４Ｇは、ゲート酸化膜５４Ｇａと、ゲート電極５４Ｇｂとを備えている。
【００２７】
ゲート酸化膜５４Ｇａは、好ましくは、例えば、ＳｉＯ２を材料とし、基板７２の第１主面７２ａ上に形成されている。ゲート酸化膜５４Ｇａの厚みは、好ましくは、例えば約０．７ｎｍとする。
【００２８】
ゲート電極５４Ｇｂは、ゲート酸化膜５４Ｇａと同形の平面形状を有しており、ゲート酸化膜５４Ｇａの上面に形成されている。ゲート電極５４Ｇｂの材料は、好ましくは、例えば、ポリシリコンとする。
【００２９】
ゲート５４Ｇは、第１主面７２ａに対して垂直に見たときの形状が矩形状に形成されている。ここで、メイン−ｐ−ＭＯＳ５４のゲート長をＬｐとし、及びゲート幅をＷｐとする。このとき、Ｌｐは、好ましくは、例えば約５０ｎｍとする。また、ゲート幅Ｗｐは、好ましくは、例えば約１μｍとする。
【００３０】
バックゲート５４Ｂは、素子分離領域７４を挟んで、ソース５４Ｓの反対側に形成されている。ここで、素子分離領域７４は、例えば、第１主面７２ａに垂直に測った厚みが、約１μｍのシリコン酸化膜（フィールド酸化膜）である。素子分離領域７４は、第１主面７２ａに対して垂直に見たときの形状が矩形状に形成されている。
【００３１】
バックゲート５４Ｂは、不純物拡散領域５４Ｂａと、バックゲート電極５４Ｂｂとを備えている。不純物拡散領域５４Ｂａは、ｎウエル領域７２ｂに、導電型がｎ型の不純物（例えば、Ｐ、Ａｓ等）を拡散させて、導電型をｎ＋型とした領域である。この不純物拡散領域５４Ｂａに対応する第１主面７２ａには、バックゲート電極５４Ｂｂが形成されている。
【００３２】
ＣＭＯＳインバータ５０のメイン−ｎ−ＭＯＳ５２は、導電型がｎ型の基板７２に、メイン−ｐ−ＭＯＳ５４と隣り合って形成されている。メイン−ｎ−ＭＯＳ５２とメイン−ｐ−ＭＯＳ５４とは、フィールド酸化膜からなる素子分離領域７６により、電気的に分離されている。
【００３３】
メイン−ｎ−ＭＯＳ５２は、ゲート５２Ｇと、ソース５２Ｓ、ドレイン５２Ｄ及びバックゲート５２Ｂとを備えている。
【００３４】
ソース５２Ｓは、ｎ型不純物拡散領域５２Ｓａと、ソース電極５２Ｓｂとを備えている。ソース５２Ｓは、後述するゲート５２Ｇを挟んで、ドレイン５２Ｄと線対称的に設けられている。
【００３５】
ｎ型不純物拡散領域５２Ｓａは、基板７２の第１主面７２ａ側からｎ型の不純物（例えば、Ｐ、Ａｓ等）を所定の深さまで拡散させて、導電型をｎ＋型にした領域である。図２（Ａ）によれば、不純物拡散領域５２Ｓａは、平面形状が矩形状に形成されている。このｎ型不純物拡散領域５２Ｓａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なソース電極５２Ｓｂが形成されている。
【００３６】
ドレイン５２Ｄは、ｎ型不純物拡散領域５２Ｄａと、ソース電極５２Ｄｂとを備えている。
【００３７】
ｎ型不純物拡散領域５２Ｄａは、基板７２の第１主面７２ａ側からｎ型の不純物を所定の深さまで拡散させて、導電型をｎ＋型に変換した領域である。図２（Ａ）によれば、不純物拡散領域５２Ｄａは、平面形状が不純物拡散領域５２Ｓａと同形の矩形状に形成されている。このｎ型不純物拡散領域５２Ｄａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なドレイン電極５２Ｄｂが形成されている。
【００３８】
ゲート５２Ｇは、上述したように、ソース５２Ｓ及びドレイン５２Ｄに挟まれて形成されている。ゲート５２Ｇは、ゲート酸化膜５２Ｇａと、ゲート電極５２Ｇｂとを備えている。
【００３９】
ゲート酸化膜５２Ｇａは、好ましくは、例えば、ＳｉＯ２を材料とし、基板７２の第１主面７２ａ上に形成されている。ゲート酸化膜５２Ｇａの厚みは、好ましくは、例えば約０．７ｎｍとする。
【００４０】
ゲート電極５２Ｇｂは、ゲート酸化膜５２Ｇａと同形の平面形状を有しており、ゲート酸化膜５２Ｇａの上面に形成されている。ゲート電極５２Ｇｂの材料は、好ましくは、例えば、ポリシリコンとする。
【００４１】
ゲート５２Ｇは、第１主面７２ａに対して垂直に見たときの形状が矩形状に形成されている。ここで、メイン−ｎ−ＭＯＳ５２のゲート長をＬｎとし、及びゲート幅をＷｎとする。このとき、Ｌｎは、好ましくは、例えば約５０ｎｍとする。また、ゲート幅Ｗｎは、好ましくは、例えば約０．６μｍとする。
【００４２】
バックゲート５２Ｂは、基板７２の第２主面７２ｃ（裏面）に設けられている。より詳細には、基板７２の第２主面７２ｃの全面にバックゲート電極５２Ｂａが形成されている。
【００４３】
ＣＭＯＳインバータ５０は、上述のように構成されている。
【００４４】
ＣＭＯＳインバータ５０の特性を示す指標の一つとして、利得係数比βｒが用いられることがある。利得係数比βｒは、下記式（１）で与えられる。
【００４５】
βｒ＝βｎ／βｐ・・・（１）
ただし、βｎ及びβｐは、メイン−ｎ−ＭＯＳ５２及びメイン−ｐ−ＭＯＳ５４の利得係数をそれぞれ示し、下記式（２）及び式（３）で与えられる。
【００４６】
βｎ＝Ｉｎ×Ｗｎ／Ｌｎ・・・（２）
βｐ＝Ｉｐ×Ｗｐ／Ｌｐ・・・（３）
ただし、Ｉｎは、メイン−ｎ−ＭＯＳ５２がＯＮしている際の主電流路であるソース−ドレイン間を流れる電流であり、Ｗｎは、メイン−ｎ−ＭＯＳ５２のゲート幅であり、及びＬｎは、メイン−ｎ−ＭＯＳ５２のゲート長である。
【００４７】
また、Ｉｐは、メイン−ｐ−ＭＯＳ５４がＯＮしている際の主電流路であるソース−ドレイン間を流れる電流であり、Ｗｐは、メイン−ｐ−ＭＯＳ５４のゲート幅であり、及びＬｐは、メイン−ｐ−ＭＯＳ５４のゲート長である。
【００４８】
ＣＭＯＳインバータ５０において、利得係数比βｒは、１であることが最も好ましく、この場合にＣＭＯＳインバータ５０の貫通電流及び遅延時間が最も小さくなることが知られている。
【００４９】
（実施の形態）
続いて、以上のことを踏まえて、図３及び図４を参照してこの発明の実施の形態のＣＭＯＳインバータについて説明する。図３は、この実施の形態のＣＭＯＳインバータインバータの回路図である。図４（Ａ）は、この実施の形態のＣＭＯＳインバータの基板上における概略的なレイアウトを示す平面図であり、図４（Ｂ）は、図４（Ａ）のＡ−Ａ線切断端面図である。
【００５０】
まず、この実施の形態のＣＭＯＳインバータ１０の技術特徴の概略を説明する。
【００５１】
ＣＭＯＳインバータ１０は、従来周知のＣＭＯＳインバータ５０に、サブ−ｎ−ＭＯＳ１４及びサブ−ｐ−ＭＯＳ１８が追加された点が異なっている。
【００５２】
より具体的には、ＣＭＯＳインバータ１０においては、１個のメイン−ｎ−ＭＯＳ５２及び１個のサブ−ｎ−ＭＯＳ１４が電気的に並列に設けられており、及び１個のメイン−ｐ−ＭＯＳ５４及び１個のサブ−ｐ−ＭＯＳ１８が電気的に並列に設けられている。それぞれのメイン−ｎ−ＭＯＳ５２及びメイン−ｐ−ＭＯＳ５４は、図１及び図２を参照して説明したＭＯＳトランジスタと同一のものである。
【００５３】
メイン及びサブ−ｎ−ＭＯＳ５２及び１４の閾値電圧は、メインよりもサブの方が大きくなっている。つまり、閾値電圧には“メイン−ｎ−ＭＯＳ５２＜サブ−ｎ−ＭＯＳ１４”という大小関係が成り立っている。また、サブ−ｎ−ＭＯＳ１４の寸法（ゲート長及びゲート幅）は、メイン−ｎ−ＭＯＳ５２と利得係数βｎが等しくなるように調整されている。
【００５４】
同様に、メイン及びサブ−ｐ−ＭＯＳ５４及び１８の閾値電圧は、メインよりもサブの方が大きくなっている。つまり、閾値電圧に“メイン−ｐ−ＭＯＳ５４＜サブ−ｐ−ＭＯＳ１８”という大小関係が成り立っている。また、サブ−ｐ−ＭＯＳ１８の寸法（ゲート長及びゲート幅）は、メイン−ｐ−ＭＯＳ５４と利得係数βｐが等しくなるように調整されている。
【００５５】
次に、図３を参照して、実施の形態のＣＭＯＳインバータ１０の構成をより詳細に説明する。なお、以下の記述では、従来周知のＣＭＯＳインバータ５０との相違点について主に説明する。また、図３において、図１と同様の構成要素には同符号を付し、その説明を省略する。
【００５６】
このＣＭＯＳインバータ１０は、電源端子Ｖｄｄと接地端子Ｖｇとの間にメイン−ｎ−ＭＯＳ５２とメイン−ｐ−ＭＯＳ５４とが電気的に直列に接続された構成を有している。そして、メイン−ｎＭＯＳ５２を含んで構成された第１回路部分Ｃ１及びメイン−ｐ−ＭＯＳ５４を含んで構成された第２回路部分Ｃ２の双方をそれぞれ独立の回路構成として備えている。
【００５７】
ここで、第１回路部分Ｃ１は、メイン−ｎ−ＭＯＳ５２と電気的に並列に接続されている１個のサブ−ｎ−ＭＯＳ１４を備えている。このサブ−ｎ−１４は、メイン−ｎ−ＭＯＳ５２と利得係数βｎが等しく、かつメイン−ｎ−ＭＯＳ５２よりも閾値電圧が大きく設定されている。
【００５８】
また、第２回路部分Ｃ２は、メイン−ｐ−ＭＯＳ５４と電気的に並列に接続されている１個のサブ−ｐ−ＭＯＳ１８を備えている。このサブ−ｐ−ＭＯＳ１８は、メイン−ｐ−ＭＯＳ５４と利得係数βｐが等しく、かつメイン−ｐ−ＭＯＳ５４よりも閾値電圧が大きく設定されている。
【００５９】
より詳細には、サブ−ｐ−ＭＯＳ１８のソース１８Ｓが、配線２０を介して、電源端子Ｖｄｄに接続されている。また、サブ−ｐ−ＭＯＳ１８のドレイン１８Ｄが、配線３０を介して、配線５８及び出力ポート６２に接続されている。また、サブ−ｐ−ＭＯＳ１８のゲート１８Ｇは、配線２４を介して、メイン−ｐ−ＭＯＳ５４のゲート５４Ｇと入力ポート６６とに接続されている。さらに、サブ−ｐ−ＭＯＳ１８のバックゲート１８Ｂは、配線２６を介して、ソース１８Ｓ、電源端子Ｖｄｄソース５４Ｓ及びバックゲート５４Ｂに接続されている。
【００６０】
また、サブ−ｐ−ＭＯＳ１８の閾値電圧は、メイン−ｐ−ＭＯＳ５４の閾値電圧より大きければ、設計に応じた任意好適な値を選択できるが、この実施の形態では、好ましくは、例えばメイン−ｐ−ＭＯＳ５４の閾値電圧の１．１倍とする。
【００６１】
また、サブ−ｎ−ＭＯＳ１４のソース１４Ｓが、配線２８を介して、接地端子Ｖｇとソース５２Ｓとバックゲート５２Ｂに接続されている。また、サブ−ｎ−ＭＯＳ１４のドレイン１４Ｄが、配線３０を介して、サブ−ｐ−ＭＯＳ１８のドレイン１８Ｄ及び出力ポート６２に接続されている。また、サブ−ｎ−ＭＯＳ１４のゲート１４Ｇは、配線３２を介して、メイン−ｎ−ＭＯＳ５２のゲート５２Ｇ、メイン−ｐ−ＭＯＳ５４のゲート５４Ｇ、サブ−ｐ−ＭＯＳ１８のゲート１８Ｇ及び入力ポート６６に接続されている。さらに、サブ−ｎ−ＭＯＳ１４のバックゲート１４Ｂは、配線３４を介してサブ−ｎ−ＭＯＳ１４のソース１４Ｓ、メイン−ｎ−ＭＯＳ５２のソース５２Ｓ、接地端子Ｖｇ及びメイン−ｎ−ＭＯＳ５２のバックゲート５２Ｂに接続されている。
【００６２】
また、サブ−ｎ−ＭＯＳ１４の閾値電圧は、メイン−ｎ−ＭＯＳ５２の閾値電圧より大きければ、設計に応じた任意好適な値を選択できるが、この実施の形態では、好ましくは、例えばメイン−ｎ−ＭＯＳ５２の閾値電圧の１．１倍とする。
【００６３】
次に、図４（Ａ）及び（Ｂ）を参照して、基板上におけるＣＭＯＳインバータ１０の構造について説明する。なお、図４（Ａ）及び（Ｂ）において、図２と同様の構成要素には同符号を付し、その説明を省略する。
【００６４】
サブ−ｎ−ＭＯＳ１４は、基板７２のメイン−ｎ−ＭＯＳ５２に隣接する領域に形成されている。サブ−ｎ−ＭＯＳ１４とメイン−ｎ−ＭＯＳ５２との間には、フィールド酸化膜からなる素子分離領域４０が形成されている。
【００６５】
サブ−ｎ−ＭＯＳ１４は、ゲート１４Ｇと、ソース１４Ｓ、ドレイン１４Ｄ及びバックゲート１４Ｂとを備えている。
【００６６】
ソース１４Ｓは、ｎ型不純物拡散領域１４Ｓａと、ソース電極１４Ｓｂとを備えている。ソース１４Ｓは、後述するゲート１４Ｇを挟んで、ドレイン１４Ｄと線対称的に設けられている。
【００６７】
ｎ型不純物拡散領域１４Ｓａは、基板７２に、ｎ型の不純物（例えば、Ｐ、Ａｓ等）を所定の深さまで拡散させて、導電型をｎ＋型に変換した領域である。図４（Ａ）によれば、不純物拡散領域１４Ｓａは、平面形状が矩形状に形成されている。このｎ型不純物拡散領域１４Ｓａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なソース電極１４Ｓｂが形成されている。
【００６８】
ドレイン１４Ｄは、ｎ型不純物拡散領域１４Ｄａと、ドレイン電極１４Ｄｂとを備えている。
【００６９】
ｎ型不純物拡散領域１４Ｄａは、基板７２に、ｎ型の不純物を所定の深さまで拡散させて、導電型をｎ＋型に変換した領域である。図４（Ａ）によれば、不純物拡散領域１４Ｄａは、平面形状が不純物拡散領域１４Ｓａと同形の矩形状に形成されている。このｎ型不純物拡散領域１４Ｄａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なドレイン電極１４Ｄｂが形成されている。
【００７０】
ゲート１４Ｇは、上述したように、ソース１４Ｓ及びドレイン１４Ｄに挟まれて形成されている。ゲート１４Ｇは、ゲート酸化膜１４Ｇａと、ゲート電極１４Ｇｂとを備えている。
【００７１】
ゲート酸化膜１４Ｇａは、好ましくは、例えば、ＳｉＯ２を材料とし、基板７２の第１主面７２ａ上に形成されている。ゲート酸化膜１４Ｇａの厚みは、好ましくは、例えば約０．７ｎｍとする。
【００７２】
ゲート電極１４Ｇｂは、ゲート酸化膜１４Ｇａと同形の平面形状を有しており、ゲート酸化膜１４Ｇａの上面に形成されている。ゲート電極１４Ｇｂの材料は、好ましくは、例えば、ポリシリコンとする。
【００７３】
ゲート１４Ｇは、第１主面７２ａに対して垂直に見たときの形状が矩形状に形成されている。ここで、サブ−ｎ−ＭＯＳ１４のゲート長をＬｎｓとし、及びゲート幅をＷｎｓとする。このとき、Ｌｎｓは、好ましくは、例えば約５０ｎｍとする。また、ゲート幅Ｗｎｓは、好ましくは、例えば約０．５μｍとする。
【００７４】
このように、ゲート１４Ｇのゲート幅Ｗｎｓをメイン−ｎ−ＭＯＳ５２よりも小さい値としたのは、サブ−ｎ−ＭＯＳ１４の利得係数βｎｓをメイン−ｎ−ＭＯＳ５２の利得係数βｎと等しくするためである。
【００７５】
バックゲート１４Ｂは、基板７２の第２主面７２ｃ（裏面）に設けられている。より詳細には、基板７２の第２主面７２ｃの全面にバックゲート電極１４Ｂａが形成されている。
【００７６】
サブ−ｐ−ＭＯＳ１８は、ｎウエル領域７２ｂのメイン−ｐ−ＭＯＳ５４に隣接する領域に形成されている。サブ−ｐ−ＭＯＳ１８とメイン−ｐ−ＭＯＳ５４との間には、フィールド酸化膜からなる素子分離領域４２が形成されている。
【００７７】
サブ−ｐ−ＭＯＳ１８は、ゲート１８Ｇと、ソース１８Ｓ、及びドレイン１８Ｄとを備えている。
【００７８】
ソース１８Ｓは、ｐ型不純物拡散領域１８Ｓａと、ソース電極１８Ｓｂとを備えている。ソース１８Ｓは、後述するゲート１８Ｇを挟んで、ドレイン１８Ｄと線対称的に設けられている。
【００７９】
ｐ型不純物拡散領域１８Ｓａは、ｎウエル領域７２ｂに、ｐ型の不純物（例えば、Ｂ、Ｓｂ等）を所定の深さまで拡散させて、導電型をｐ＋型に変換した領域である。図４（Ａ）によれば、不純物拡散領域１８Ｓａは、平面形状が矩形状に形成されている。このｐ型不純物拡散領域１８Ｓａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なソース電極１８Ｓｂが形成されている。
【００８０】
ドレイン１８Ｄは、ｎ型不純物拡散領域１８Ｄａと、ドレイン電極１８Ｄｂとを備えている。
【００８１】
ｐ型不純物拡散領域１８Ｄａは、ｎウエル領域７２ｂに、ｐ型の不純物を所定の深さまで拡散させて、導電型をｐ＋型に変換した領域である。図４（Ａ）によれば、不純物拡散領域１８Ｄａは、平面形状が不純物拡散領域１８Ｓａと同形の矩形状に形成されている。このｐ型不純物拡散領域１８Ｄａに対応する第１主面７２ａ上に、平面形状が矩形状の長尺なドレイン電極１８Ｄｂが形成されている。
【００８２】
ゲート１８Ｇは、上述したように、ソース１８Ｓ及びドレイン１８Ｄに挟まれて形成されている。ゲート１８Ｇは、ゲート酸化膜１８Ｇａと、ゲート電極１８Ｇｂとを備えている。
【００８３】
ゲート酸化膜１８Ｇａは、好ましくは、例えば、ＳｉＯ２を材料とし、基板７２の第１主面７２ａ上に形成されている。ゲート酸化膜１８Ｇａの厚みは、好ましくは、例えば約０．７ｎｍとする。
【００８４】
ゲート電極１８Ｇｂは、ゲート酸化膜１８Ｇａと同形の平面形状を有しており、ゲート酸化膜１８Ｇａの上面に形成されている。ゲート電極１８Ｇｂの材料は、好ましくは、例えば、ポリシリコンとする。
【００８５】
ゲート１８Ｇは、第１主面７２ａに対して垂直に見たときの形状が矩形状に形成されている。ここで、サブ−ｐ−ＭＯＳ１８のゲート長をＬｐｓとし、及びゲート幅をＷｐｓとする。このとき、Ｌｐｓは、好ましくは、例えば約５０ｎｍとする。また、ゲート幅Ｗｐｓは、好ましくは、例えば約０．５μｍとする。
【００８６】
このように、ゲート１８Ｇのゲート幅Ｗｐｓをメイン−ｎ−ＭＯＳ５４よりも小さい値としたのは、サブ−ｎ−ＭＯＳ１８の利得係数βｐｓをメイン−ｎ−ＭＯＳ５４の利得係数βｐと等しくするためである。
【００８７】
ＣＭＯＳインバータ１０は、上述のように構成されている。
【００８８】
次に、ＣＭＯＳインバータ１０の動作について説明する。
【００８９】
ＣＭＯＳインバータ１０の駆動の初期段階、つまりホットキャリア劣化が始まっていない段階においては、ＣＭＯＳインバータ１０に流れる電流は、相対的に閾値電圧の低いメイン−ｎ−ＭＯＳ５２及びメイン−ｐ−ＭＯＳ５４を通過する。
【００９０】
そして、ホットキャリア劣化の進行により、メイン−ｎ−ＭＯＳ５２及びメイン−ｐ−ＭＯＳ５４の閾値電圧が上昇し、それぞれサブ−ｎ−ＭＯＳ１４及びサブ−ｐ−ＭＯＳ１８の値を超えると、今度は、ＣＭＯＳインバータ１０に流れる電流は、相対的に閾値電圧が低くなったサブ−ｎ−ＭＯＳ１４及びサブ−ｐ−ＭＯＳ１８を通過する。
【００９１】
ところで、サブ−ｎ−ＭＯＳ１４及びサブ−ｐ−ＭＯＳ１８は、メイン−ｎ−ＭＯＳ５２及びメイン−ｐ−ＭＯＳ５４と利得係数βｎ及びβｐが等しいので、電流の通過経路が、メイン−ｎ−ＭＯＳ５２及びメイン−ｐ−ＭＯＳ５４からサブ−ｎ−ＭＯＳ１４及びサブ−ｐ−ＭＯＳ１８に切り替わったとしてもＣＭＯＳインバータ１０の駆動電流や遅延時間は変化しない。
【００９２】
つまり、このＣＭＯＳインバータ１０においては、サブ−ｎ−ＭＯＳ１４及びサブ−ｐ−ＭＯＳ１８を設けることにより、ホットキャリア劣化の進行により生じる素子性能の低下を低減し、ＣＭＯＳインバータ全体としての寿命を長くすることができる。
【００９３】
（設計条件及び変形例）
この実施の形態においては、サブ−ｎ−ＭＯＳ及びサブ−ｐ−ＭＯＳがそれぞれ１個ずつ設けられた場合について説明した。しかし、サブ−ｎ−ＭＯＳ及びサブ−ｐ−ＭＯＳの直列回路の個数は、１個ずつには限定されない。サブ−ｎ−ＭＯＳ及びサブ−ｐ−ＭＯＳの閾値電圧がメイン−ｎ−ＭＯＳ及びメイン−ｐ−ＭＯＳよりも大きく、かつ、利得係数がメイン−ｎ−ＭＯＳ及びメイン−ｐ−ＭＯＳと等しいという条件を満たせば、サブ−ｎ−ＭＯＳ及びサブ−ｐ−ＭＯＳの直列回路を２個以上複数段並列に設けても良い。その場合、各直列回路に含まれるサブ−ｎ−ＭＯＳ及びサブ−ｐ−ＭＯＳのそれぞれの閾値電圧は、直列回路ごとに段階的に大きくしてあればよい。
【００９４】
例えば、図５に示すように、２個ずつのサブ−ｎ−ＭＯＳＮ１及びＮ２及びサブ−ｐ−ＭＯＳＰ１及びＰ２を備えていても良い。この場合には、第１段の直列回路Ｙ１と第２段の直列回路Ｙ２とが並列に接続されている。第１の直列回路Ｙ１にはＮ１とＰ１とが直列に接続されている。第２の直列回路Ｙ２には、Ｎ２とＰ２とが直列に設けられている。Ｎ１とＰ１の直列回路Ｙ１とＮ２とＰ２の直列回路Ｙ２のメイン−ｎ−ＭＯＳとメイン−ｐ−ＭＯＳの直列回路への接続関係は同じである。
【図面の簡単な説明】
【００９５】
【図１】従来周知のＣＭＯＳインバータの回路図である。
【図２】（Ａ）は、従来周知のＣＭＯＳインバータの基板上における概略的なレイアウトを示す平面図であり、（Ｂ）は、（Ａ）の切断端面図である。
【図３】実施の形態のＣＭＯＳインバータインバータの回路図である。
【図４】（Ａ）は、この実施の形態のＣＭＯＳインバータの基板上における概略的なレイアウトを示す平面図であり、（Ｂ）は、（Ａ）の切断端面図である。
【図５】ＣＭＯＳインバータの変形例を示す回路図である。
【符号の説明】
【００９６】
１０，５０  ＣＭＯＳインバータ
１４  サブ−ｎ−ＭＯＳ
１４Ｓ，１８Ｓ，５２Ｓ，５４Ｓ  ソース
１４Ｄ，１８Ｄ，５２Ｄ，５４Ｄ  ドレイン
１４Ｇ，１８Ｇ，５２Ｇ，５４Ｇ  ゲート
１４Ｂ，５２Ｂ，５４Ｂ  バックゲート
１８  サブ−ｐ−ＭＯＳ
２０，２４，２６，２８，３０，３２，３４、５６、５８、６０、６４、６８、７０  配線
４０，４２，７４，７６  素子分離領域
５２  メイン−ｎ−ＭＯＳ
５４  メイン−ｐ−ＭＯＳ
７２  基板
７２ａ  第１主面
７２ｂ  ｎウエル領域
７２ｃ  第２主面
【図１】
2009277821.tif 000003
【図２】
2009277821.tif 000004
【図３】
2009277821.tif 000005
【図４】
2009277821.tif 000006
【図５】
2009277821.tif 000007