(57)【要約】      （修正有）【課題】１００ＭＨｚと１から３ＧＨｚとの間の周波数の所望の範囲にわたってインピーダンスを低減するように置かれた十分な数のキャパシタを提供する方法およびデバイスを提供する。【解決手段】プリント配線板半導体パッケージの複数層上に埋め込まれた単一化キャパシタを含むプリント配線板半導体パッケージであって、各埋め込みキャパシタの少なくとも一部分はダイの影内にあり、埋め込み単一化キャパシタは、少なくとも第１の電極および第２の電極を含む。埋め込み単一化キャパシタの第１の電極および第２の電極は、半導体デバイスのＶｃｃ（電力）端子およびＶｓｓ（接地）端子にそれぞれ相互接続される。埋め込みキャパシタの寸法は、異なる自己共振周波数を生成するために変更され、埋め込みキャパシタのカスタマイズ共振周波数が低インピーダンスで達成できるように、キャパシタから半導体の電気相互接続の固有インダクタンスを制御する。【選択図】なし【特許請求の範囲】
【請求項１】
プリント配線板半導体パッケージを作成する方法において、
複数内層パネルを提供するステップであって、
前記内層パネルの少なくとも２つは複数内層パネルキャパシタを含み
その内層パネルキャパシタの少なくともいくつかは、任意の他の内層パネルキャパシタのそれとは異なるエリアを有するステップと、
前記内層パネルを、覆うように連続して一緒に積層するステップとを含み、
前記積層は、前記内層パネルキャパシタを前記プリント配線板半導体パッケージ内に埋め込み、
前記プリント配線板半導体パッケージは、約５×１０7ヘルツと３×１０9ヘルツとの周波数範囲間で低減されたインピーダンスを保有することを特徴とする方法。
【請求項２】
マイクロビアおよび貫通ビアから成る群から選択される導電性ビアを通じて、前記内層キャパシタを半導体に相互接続するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記埋め込みキャパシタのお互いへの相互接続は、同じ平面上の導電性トレースまたはマイクロビアおよび貫通ビアから成る群から選択される導電性ビアを通じて行われることを特徴とする請求項２に記載の方法。
【請求項４】
前記内層パネルキャパシタの少なくともいくつかは、一緒にインダクタンスを最小化する形状および終端間隔を有することを特徴とする請求項１乃至３のいずれか１項に記載の方法。
【請求項５】
前記内層パネルキャパシタは、セラミックキャパシタ、厚膜キャパシタ、薄膜キャパシタ、高誘電定数を有する材料を含むキャパシタ、およびこれらの組み合わせから成る群から選択されることを特徴とする請求項１乃至４のいずれか１項に記載の方法。
【請求項６】
キャパシタを半導体デバイスの位置に対してプリント配線板半導体パッケージ内に置く方法において、
任意の請求項１に従ってプリント配線板半導体パッケージを作成するステップと、
前記プリント配線板半導体パッケージに、ダイの影を投影する半導体を取り付けるステップとを含み、
各内層パネルキャパシタの少なくとも一部分は、ダイの影内にあり、オプションとして任意の他の内層パネルキャパシタに対して前記半導体デバイスからの異なる垂直距離にあることを特徴とする方法。
【請求項７】
前記内層キャパシタを前記半導体に相互接続するステップをさらに含み、前記内層キャパシタを前記半導体に相互接続するステップは、同じ面内の導電性トレースを通じてまたはマイクロビアおよび貫通ビアから成る群から選択される導電性ビア接続を通じて行われることを特徴とする請求項６に記載の方法。
【請求項８】
前記内層パネルキャパシタのいくつかは、一緒にインダクタンスを最小化する形状および終端間隔を有することを特徴とする請求項６または７に記載の方法。
【請求項９】
前記内層パネルキャパシタは、セラミックキャパシタ、厚膜キャパシタ、薄膜キャパシタ、高誘電定数を有する材料を含むキャパシタ、およびこれらの任意の組み合わせから成る群から選択されることを特徴とする請求項６乃至８に記載の方法。
【請求項１０】
目標周波数におけるインピーダンスを低減するための手段であって、前記手段は、
プリント配線板半導体パッケージと
それに取り付けられ、ダイの影を前記プリント配線板半導体パッケージ上に投影する半導体とを含み、
前記プリント配線板パッケージは、
複数内層パネルキャパシタを含む複数内層パネルを含み、
その内層パネルキャパシタの少なくともいくつかは、任意の他の内層キャパシタのそれと異なるエリアを有し、
前記内層パネルは、前記内層パネルキャパシタの少なくともいくつかが、前記半導体デバイスからの異なる垂直距離にあるように、覆うように連続して一緒に積層され、
各キャパシタの少なくとも一部分はダイの影内にあり、前記プリント配線板半導体パッケージは、約５×１０7ヘルツと３×１０9ヘルツとの間の目標周波数の範囲内で低減されたインピーダンスを保有することを特徴とする手段。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術分野は、組み込まれたキャパシタが、表面実装キャパシタまたは半導体内へ集積されたキャパシタによっては役目が果たされないその周波数範囲にわたって低インピーダンスをもたらすように、プリント配線板（ＰＷＢ）半導体パッケージ内へキャパシタを組み込む方法に関し、またそのようなパッケージにも関する。
【背景技術】
【０００２】
集積回路（ＩＣ）を含む半導体は、ますますより高い周波数およびデータ転送速度でならびにより低い電圧で動作する。順に、ますますより高い半導体動作周波数（より高いＩＣスイッチング速度）は、ＩＣに対する電圧応答時間がより速くなければならないことを必要とする。より低い動作電圧は、許容電圧変化（リップル）および雑音がより小さくなることを必要とする。
【０００３】
例えば、マイクロプロセッサＩＣなどの半導体は、スイッチを切り換え、動作を開始するが、それは、スイッチング回路を支援するために電力を要求する。もし電圧供給の応答時間があまりにも遅いならば、マイクロプロセッサは、許容リップル電圧を超え、回路雑音余裕を低減するであろう電圧降下または電圧垂下を経験するであろうし、ＩＣは誤動作するであろう。加えて、ＩＣの電力が増すにつれて、遅い応答時間は、電圧オーバーシュートをもたらすであろう。電圧垂下およびオーバーシュートは、適切な応答時間内に電力を提供し、または吸収するために十分にＩＣに近接するキャパシタの使用によって許容限界内に制御されなければならない。
【０００４】
結局、その結果、電力および接地（帰還）線における雑音の低減ならびにより速い回路スイッチングに適応するために十分な電流を供給する必要性は、ますます重要になる。ＩＣへ低雑音および安定な電力を提供するために、電力分配システムにおける低インピーダンスが必要とされる。従来のプリント配線板（ＰＷＢ）半導体パッケージでは、インピーダンスは、表面実装キャパシタの使用により低減される。
【０００５】
キャパシタは、その共振周波数の周りの比較的小さな周波数範囲にわたって回路内のインピーダンスを低減する。したがって、広い周波数範囲にわたって低減されたインピーダンスを達成するために、異なる共振周波数を有する多くのキャパシタが選択される。キャパシタの共振周波数は、その型、寸法、終端間隔ならびに半導体へのその電気相互接続の回路抵抗およびインダクタンスに依存する。その共振周波数におけるインピーダンス低減の程度はまた、静電容量の総計にも比例し、それでキャパシタは典型的には、全静電容量を最大にするために並列で相互接続される。
【０００６】
図１は、キャパシタの典型的な配置のための電気回路図である。電力供給、ＩＣおよびキャパシタ４、６、８が示され、それらのキャパシタは、インピーダンス低減と電圧垂下の最小化と電圧オーバーシュートの抑制とのために使用される、高い値、中域の値および小さい値のキャパシタをそれぞれ表す。この電気回路図では、示されるキャパシタの全数は、６キャパシタである。実際にはしかしながら、この全数は数百に達してもよい。
【０００７】
キャパシタ配置のための従来の設計は、キャパシタをＩＣの周りに集めてプリント配線板（ＰＷＢ）の表面上に実装する。インピーダンスが低減される周波数範囲を最大にするために、大きな値のキャパシタは電力供給の近くに置かれ、中域の値のキャパシタはＩＣと電力供給との間の位置に置かれ、小さな値のキャパシタはＩＣのすぐ近くに置かれる。並列で相互接続される多数のキャパシタは、広い周波数範囲にわたる電力システムのインピーダンスを目標水準まで低減するためにしばしば必要とされる。キャパシタのこの分配はまた、電力が電力供給からＩＣへ移動するときの応答時間を低減するようにも設計される。
【０００８】
図２は、表面実装キャパシタの使用により、電力を供給し、インピーダンスを低減するための従来設計の断面図であり、ＰＷＢの基板内の電力および接地平面への表面実装技術（ＳＭＴ）キャパシタ５０および６０ならびにＩＣデバイス４０の接続を示す。ＩＣデバイス４０は、半田フィレット（ｆｉｌｅｔ）４４によりランド（ｌａｎｄ）４１へ接続される。ランド４１は、回路導線７２および７３により、ビア（ｖｉａ）９０および１００のめっき貫通孔ビアパッド（ｐａｄ）８２および８３に接続される。ビア９０は、導体平面１２０に電気的に接続され、ビア１００は、導体平面１２２に接続される。導体平面１２０および１２２は、１つが電力供給の電力または電圧側に接続され、もう１つが電力供給の接地または帰還側に接続される。小さな値のキャパシタ５０および６０は同様に、それらが並列にＩＣデバイス４０に電気的に接続されるように、ビアならびに導体平面１２０および１２２に電気的に接続される。
【０００９】
図３は、電力を提供し、インピーダンスを低減する方法のための別の従来の表面実装キャパシタ配置設計の断面図であり、ここでは表面実装技術（ＳＭＴ）キャパシタ１５０および１６０は、プリント配線板半導体パッケージの背面（半導体のそれとは反対側のパッケージ表面）上に置かれる。ＰＷＢ半導体パッケージは、貫通孔ビア１７５を有するコア（ｃｏｒｅ）１７０を含む。ビルドアップ（ｂｕｉｌｄ−ｕｐ）層１８０は、コアのそれぞれの側に形成され、マイクロビア（ｍｉｃｒｏｖｉａ）１９０は、コアの貫通孔ビア１７５をビルドアップ層の表面パッド１９５に接続する。半導体１４０の電力（Ｖｃｃ）および接地（Ｖｓｓ）端子は、マイクロビア１９０を通じておよび貫通孔ビア１７５を通じてＰＷＢ半導体パッケージの背面上の表面実装キャパシタの端子に接続される。
【００１０】
図３で示される表面実装キャパシタ配置設計に似て、図４Ａは、インテルペンティアム（Ｉｎｔｅｌ  Ｐｅｎｔｉｕｍ）４（登録商標）ＰＷＢ半導体パッケージを表し、パッケージの背面の中央領域上のＳＭＴキャパシタの配置を示す。図４Ａおよび４Ｂは、出典非特許文献１である。
【００１１】
図４Ｂは、そのようなインテルペンティアム４（登録商標）ＰＷＢ半導体パッケージのインピーダンスを示す。図４Ｂでの縦軸は、パッケージのインピーダンスの規格化された大きさを示し、横軸は周波数を示す。パッケージの背面上の標準的な表面実装キャパシタ（図４Ｂでの濃い線）は、１００メガヘルツ（ＭＨｚ）よりわずかに低くまでインピーダンスを効果的に低減することができる。低インピーダンス配列キャパシタの使用は、それらのより高い自己共振周波数が原因で、この値を約１００ＭＨｚまで上昇させることができる。しかしながら、１００ＭＨｚより上では、キャパシタ回路の相互接続インダクタンスが優勢になり始め、図４Ｂから分かるように、インピーダンスが上昇する。この相互接続インダクタンスは、キャパシタをマイクロプロセッサに相互接続するためにパッケージの厚さを貫通して延びるビアが原因である。そのようなビアは、図３でビア１７５によって表される。約１ギガヘルツ（ＧＨｚ）においては、半導体デバイス内に集積されたキャパシタ（オンチップ（ｏｎ−ｃｈｉｐ）キャパシタ）は、インピーダンスをより低い値にまで低減して戻す。それゆえに、この中間周波数範囲でインピーダンスを効果的に低減できないことは、解決されるべき主要な問題として残る。
【００１２】
インピーダンスおよび「雑音」を最小化するための一般的な取り組み方法は、Ｈｏｗａｒｄ他の特許文献１で述べられるなどのように、周知である。Ｈｏｗａｒｄ他は、積層プリント配線板の複数層内に置かれた１つまたは複数の積層キャパシタ（平面キャパシタ）を有する容量性プリント回路基板を開示する。多数の集積回路が基板上に実装され、（複数）積層キャパシタと動作可能に結合される。基板は、低相互接続インダクタンスを有する借用（ｂｏｒｒｏｗｅｄ）または共有（ｓｈａｒｅｄ）静電容量を使用して容量性の機能を提供する。この取り組み方法はしかしながら、有機積層板の低い誘電定数が原因で、小さなＰＷＢパッケージにおいて高い静電容量を達成せず、所望の周波数範囲でインピーダンスを低減しない。有機積層キャパシタをＩＣのより近くに単に置くことは、小さなＰＷＢ半導体パッケージで利用できる全静電容量は不十分であり、積層キャパシタ共振周波数は所望の範囲内にないため、満足な技術的解決策ではない。
【００１３】
Ｃｈａｋｒａｖｏｒｔｙの特許文献２は、スイッチング雑音を低減するためにキャパシタを埋め込むことへの代替の取り組み方法を開示する。集積回路ダイの電力供給端子は、複数層セラミック基板内の少なくとも１つの埋め込みキャパシタのそれぞれの端子に結合されてもよい。
【００１４】
Ａｍｅｙ他の特許文献３は、相互接続インダクタンスを低減するために高静電容量キャパシタをプリント配線板のコア内に組み込むための方法を開示し、これらのキャパシタは、最小化インピーダンスのためにビルドアップ層内に置かれてもよいことを示唆する。Ｂｏｒｌａｎｄ他の特許文献４は、キャパシタがプリント配線板の外層内に埋め込まれる設計を開示する。
【００１５】
Ｂｏｒｌａｎｄ他は、非特許文献２で、半導体の下の領域（ダイの影）内のプリント配線板の「Ｘ−Ｙ」平面内に置かれた２００個の埋め込みキャパシタの配列が、約３００ＭＨｚと１ＧＨｚとの間の中間周波数範囲においてインピーダンスをＩＴＲＳ  ２００７目標値まで低減したという電気的シミュレーションデータを示す。キャパシタを埋め込むことは、キャパシタの半導体への電気相互接続の低インダクタンスが原因で、表面実装キャパシタと比較してキャパシタの共振周波数をより高い値に移動させる。埋め込みキャパシタを使用するデカップリングは、有効であるためには、半導体のすぐ下で、ダイの影内のプリント配線板の層上に多くのキャパシタを必要とする。
【００１６】
一般に、セラミックキャパシタを埋め込むこれらの以前の取り組み方法は、キャパシタをＰＷＢ半導体パッケージの単一層上で半導体にできるだけ近接して置くことに焦点を合わせてきた。これらの配置の取り組み方法は、インダクタンスが最小限まで低減され、それによって埋め込みキャパシタの共振周波数を所与の寸法に対してできる限り高く上昇させるように、キャパシタから半導体の電気相互接続距離を最小化することを意図する。共振周波数の範囲を達成することは、その結果異なる寸法の埋め込みキャパシタの使用によって実現される。
【００１７】
しかしながら、半導体ＰＷＢパッケージのインピーダンス値を低減することは、さらなる半導体の進歩に向けてなお必要とされる。半導体ＰＷＢパッケージの全体的なインピーダンス値を低減することは、各キャパシタの共振周波数におけるインピーダンスの低減を必要とする。キャパシタ共振周波数におけるインピーダンス低減の度合いは、その静電容量に比例するため、さらなるインピーダンスの低減には、静電容量の増加を必要とする。各埋め込みキャパシタの静電容量密度（即ち、単位面積当たりの静電容量）は改善されないと仮定すると、インピーダンスを低減することは、より多くのキャパシタがダイの影内の一層上に置かれなければならないことを意味する。所望の共振周波数の全範囲を提供するためには、埋め込みキャパシタ配置への以前の取り組み方法は、ますます多くの異なる寸法のキャパシタをダイの影内の一層上に単に置くだけであろう。
【００１８】
しかしながら、直接ダイの影内にあるＰＷＢ半導体パッケージのエリアは限定されるので、所望の周波数範囲にわたって目標インピーダンス値を達成するのに十分なキャパシタを一層上に置くための十分なエリアがないこともある。必要とされるのは、キャパシタをＰＷＢ半導体パッケージ内へ置くことへの新しい取り組み方法である。この新しい取り組み方法は、将来の半導体のおそらくより高いインピーダンス値のための十分に高い静電容量を生じるキャパシタ配置をもたらすであろう。この新しい取り組み方法はまた、図４Ｂでインピーダンスピークを示す周波数範囲、即ち約１００ＭＨｚから１ＧＨｚなどの、目標周波数範囲にわたるインピーダンスが目標値まで低減されるように、埋め込みキャパシタの共振周波数を特定の周波数範囲にカスタマイズすること（または調整すること）も可能にするであろう。
【００１９】
そのような取り組み方法は、先に論じられた取り組み方法によっては予測できず、なぜならば先に論じられた取り組み方法は、埋め込みキャパシタの垂直配置を変更し、一方キャパシタの少なくとも一部分をダイの影内で水平に置き、同時にキャパシタ電極端子の半導体端子からの距離を制御する多因子機構を考慮せず、刺激せずまたは示唆しないためである。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】米国特許第５１６１０８６号明細書
【特許文献２】米国特許第６６１１４１９号明細書
【特許文献３】米国特許出願公開第２００６／０１３８５９１号明細書
【特許文献４】米国特許出願Ｄｏｃｋｅｔ  Ｎｏ．ＥＬ−０７２８
【非特許文献】
【００２１】
【非特許文献１】Intel Technology Journal, Volume 9, Issue 4, 2005
【非特許文献２】Borland et al. "Decoupling of High Performance Semiconductors Using Embedded Capacitors", Circuit Tree Live, Taiwan, October, 2006
【非特許文献３】F. D. Richardson and J. H. E. Jeffes, J. Iron Steel Inst., 160, 261(1948)
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本明細書で述べられる方法およびデバイスは、上述のような予期されない取り組み方法を提供し、それらの共振周波数が目標値を達成し、合計されると例えば図４Ｂで示されるインピーダンススパイクが除去できるように１００ＭＨｚと１から３ＧＨｚとの間の周波数の所望の範囲にわたってインピーダンスを低減するように置かれた十分な数のキャパシタを提供する問題を解決する。
【課題を解決するための手段】
【００２３】
本明細書で述べられるのは、プリント配線板半導体パッケージの複数層上に埋め込まれる単一化（ｓｉｎｇｕｌａｔｅｄ）キャパシタを含むプリント配線板半導体パッケージまたはＰＷＢ電力コアを作成する方法であって、各埋め込みキャパシタの少なくとも一部分はダイの影内にあり、埋め込み単一化キャパシタは、少なくとも第１の電極および第２の電極を含む。埋め込み単一化キャパシタの第１の電極および第２の電極は、半導体デバイスのＶｃｃ（電力）端子およびＶｓｓ（接地）端子にそれぞれ相互接続される。埋め込みキャパシタの寸法は、異なる自己共振周波数を生成するために変更され、ＰＷＢ半導体パッケージ内での埋め込みキャパシタの垂直配置は、埋め込みキャパシタのカスタマイズ共振周波数が低インピーダンスで達成できるようにキャパシタから半導体電気相互接続の固有のインダクタンスを制御するために使用される。
【００２４】
詳細な説明は次の図面を参照するであろうが、ここでは同様の数字は同様の要素を参照し、図面は必ずしも一定の縮尺で描かれていない。
【図面の簡単な説明】
【００２５】
【図１】インピーダンス低減および電圧垂下を低減するまたは電圧オーバーシュートを抑制するためのキャパシタの典型的な従来技術の使用の概略説明図である。
【図２】インピーダンス低減および電圧垂下を低減するまたは電圧オーバーシュートを抑制するために使用される通常の従来技術の表面実装（ＳＭＴ）キャパシタを有するプリント配線板を断面図で表す図である。
【図３】表面実装技術（ＳＭＴ）キャパシタが、インピーダンスを低減するおよび電圧垂下を低減するまたは電圧オーバーシュートを抑制するためにプリント配線板半導体パッケージの背面上に置かれる、従来技術のプリント配線板半導体パッケージの断面図を示す図である。
【図４Ａ】出典非特許文献１であり、インテルペンティアム（Ｉｎｔｅｌ  Ｐｅｎｔｉｕｍ）４（登録商標）ＰＷＢ半導体パッケージを表し、パッケージの背面の中央領域上のＳＭＴキャパシタの配置を示す図である。
【図４Ｂ】出典非特許文献１であり、ペンティアム（登録商標）４プリント配線板半導体パッケージの背面にＳＭＴキャパシタを置くことに起因する規格化インピーダンス対周波数の従来技術でのグラフを示す図である。
【図５Ａ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図５Ｂ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図５Ｃ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図５Ｄ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図５Ｅ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図５Ｆ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図５Ｇ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図５Ｈ】単一化キャパシタが複数層上にある完成したＰＷＢ半導体パッケージを作成する方法を例示する図である。
【図６】マイクロプロセッサなどの取り付けられた半導体と相互接続された図５Ｈで示されるＰＷＢ半導体パッケージおよびプリント配線マザーボードの断面図を示す図である。
【図７】本明細書で述べられる方法によってＰＷＢ半導体パッケージのコアおよびビルドアップ層内に組み込まれた５つのキャパシタ位置の断面図を示す図である。
【図８】図７で示される５つのキャパシタ位置に対するインピーダンス対周波数応答のための電気的シミュレーション結果を示す図である。
【図９】図７で示される５つのキャパシタ位置に対するキャパシタ共振周波数対半導体デバイスからの距離をプロットする図である。
【図１０】試験パッケージの外層内に置かれる、異なる寸法の４つのキャパシタに対するインピーダンス対周波数を示す図である。
【発明を実施するための形態】
【００２６】
定義
本明細書の説明および特許請求の範囲は、次の定義を参照することにより解釈されることになるであろう。
本明細書で使用されるように、用語「ダイの影」は、上平面透視図から見られるように、半導体からＰＷＢ半導体パッケージ上へ投影される領域を参照する。
本明細書で使用されるように、「箔上焼成（ｆｉｒｅｄ−ｏｎ−ｆｏｉｌ）キャパシタ」は、高誘電定数層を形成するために誘電体を結晶化させ、焼結するために、金属箔上に堆積された誘電体層を高温で焼成することによって形成されるキャパシタを参照する。上部電極は、キャパシタを形成するために誘電体を焼成する前にまたは後に堆積されてもよい。
【００２７】
本明細書で使用されるように、「単一化キャパシタ」は、金属箔上に形成された個別のキャパシタを参照する。
本明細書で使用されるように、用語「箔」は、一般的な金属層、めっき金属、スパッタされた金属、その他を包含する。
本明細書で使用されるように、用語「高誘電定数材料」または「高Ｋ、キャパシタ誘電体材料」は、５００より上のバルク誘電定数を有し、一般的な化学式ＡＢＯ3を有するペロブスカイト型強誘電性化合物を含んでもよい材料を参照する。そのような化合物の例は、ＢａＴｉＯ3、ＢａＳｒＴｉＯ3、ＰｂＴｉＯ3、ＰｂＴｉＺｒＯ3、ＢａＺｒＯ3およびＳｒＺｒＯ3またはそれらの混合物を含む。他の化合物はまた、Ｐｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3およびＰｂ（Ｚｎ1/3Ｎｂ2/3）Ｏ3などの、代替元素のＡおよび／またはＢ位置への置換によっても可能である。上述の化合物の混合金属バージョンもまた含まれる。
【００２８】
本明細書で使用されるように、「内層パネル」は、単一化埋め込みキャパシタを含む金属箔／プリプレグ層を参照する。
本明細書で使用されるように、用語「ＰＷＢ半導体パッケージ」は、その上に少なくとも１つのＩＣが置かれ、マルチチップモジュール、エリアアレイパッケージ、システムオンパッケージ、システムインパッケージ、または同様のものに相互接続され、さもなければインターポーザとして定義されてもよい、プリント配線板構造を参照する。
本明細書で使用されるように、用語「プリント配線板（ＰＷＢ）コア」または「プリント配線板（ＰＷＢ）電力コア」は、回路およびＰＷＢ電力コアの場合には埋め込みキャパシタを含んでもよい少なくとも１つのプリプレグ／金属層を含む少なくとも１つの内層ＰＷＢ積層構造から形成されるプリント配線板構造を参照する。ＰＷＢコアまたはＰＷＢ電力コアは典型的には、完成した半導体パッケージを形成するためにコアに組み上げられるまたは逐次加えられる追加の金属／誘電体層のための基部として使用される。
【００２９】
本明細書で使用されるように、用語「プリント配線マザーボード」は、上で定義されるような半導体パッケージが一般的にその上に置かれ、相互接続される大きなプリント配線板を参照する。
本明細書で使用されるように、「キャパシタ自己共振周波数」は、どんな回路相互接続もない単一化キャパシタの共振周波数を参照する。
本明細書で使用されるように、「キャパシタ共振周波数」は、ＰＷＢ半導体パッケージ内のその位置におけるキャパシタの共振周波数を参照し、半導体からキャパシタ相互接続インダクタンスおよび抵抗を含む。キャパシタ共振周波数は、相互接続インダクタンスおよび抵抗が原因で、常にその自己共振周波数よりも低いであろう。
本明細書で使用されるように、用語「半導体」および「集積回路」または「ＩＣ」は、置き換え可能であり、マイクロプロセッサなどのデバイスを参照する。
【００３０】
本明細書で使用されるように、用語「キャパシタの一部」は、それが属するキャパシタ全体よりも小さい何かあるものを参照する。「一部（ｐａｒｔ）」は、キャパシタが構成される１つまたは複数の構成単位を識別する任意の他の術語を置き換えることができる一般的な用語であり、「部分（ｐｏｒｔｉｏｎ）」、「区分（ｄｉｖｉｓｉｏｎ）」、「細分（ｓｕｂｄｉｖｉｓｉｏｎ）」、「切片（ｓｅｇｍｅｎｔ）」、「区域（ｓｅｃｔｉｏｎ）」、および「断片（ｆｒａｇｍｅｎｔ）」と置き換え可能である。
本明細書で使用されるように、用語「カスタマイズ」は、本明細書で述べられる方法によって埋め込まれたキャパシタの共振周波数の品質を参照する。「カスタマイズ」共振周波数は、個別の仕様に従って得られ、変更され、または達成されたおよび／または個別の必要性に合致するもしくは適合するように作成された共振周波数を参照する。一般的な用語として、「カスタマイズ」は、「調整」と置き換え可能である。
本明細書で使用されるように、「終端間隔」は、キャパシタの正および負電極の端子（または電極への電気接続の場所）間の距離を参照する。
【００３１】
本明細書で述べられるのは、単一化キャパシタがパッケージの異なる垂直層上に埋め込まれてもよく、各キャパシタの少なくとも一部分がダイの影内にある、ＰＷＢ半導体パッケージを設計するための取り組み方法である。埋め込みキャパシタの寸法は、異なるキャパシタ自己共振周波数を生成するために変更されてもよい。ＰＷＢ半導体パッケージの異なる層上でのそれらの垂直配置は、各埋め込みキャパシタがカスタマイズ共振周波数において低減されたインピーダンスを提供するように、埋め込みキャパシタから半導体の電気相互接続の固有インダクタンスを制御するために使用される。複数の寸法および位置が、より高い静電容量およびそれゆえに１００ＭＨｚと１から３ＧＨｚとの間の周波数範囲にわたって低いインピーダンスを提供するために使用されてもよい。
【００３２】
本明細書でさらに述べられるのは、各埋め込みキャパシタが、１００ＭＨｚと１から３ＧＨｚとの間の正確な値などの目標周波数において低減されたインピーダンスを提供するように、単一化埋め込みキャパシタをＰＷＢ半導体パッケージ内の特定の位置に置くための方法である。様々な寸法のキャパシタを使用し、それらを半導体からの異なる垂直位置に埋め込むことは、より多くの数のキャパシタ、それゆえにより大きな静電容量および対応して所望の全周波数範囲にわたってより低いインピーダンスを可能にする。最も単純には、述べられる方法は、異なる寸法の単一化キャパシタを、それらの相互接続インダクタンスを制御するために、ＰＷＢ半導体パッケージ内のある垂直および水平位置に置くことである。水平位置に関しては、各キャパシタの少なくとも一部分はダイの影内にある。垂直位置に関しては、埋め込み単一化キャパシタは、ＰＷＢ半導体パッケージ内の異なる層上に置かれてもよい。
【００３３】
各キャパシタの少なくとも一部分が半導体のダイの影内にあるように埋め込み単一化キャパシタを置くことは、次の効果を有する。第一に、それは、ＩＣ端子をキャパシタ電極と相互接続するために必要とされる従来の水平電気的トレース（またはファンアウト（ｆａｎ−ｏｕｔ））と関連するインダクタンス問題を排除する。埋め込みキャパシタのキャパシタ電極端子（または電気接続がキャパシタ電極に行われる場所）が、ダイの影の外側で、ＰＷＢ半導体パッケージの厚さより小さい距離に置かれる限り、埋め込みキャパシタの共振周波数は、パッケージの背面上の表面実装キャパシタで達成できるよりも高いであろうし、埋め込みキャパシタは、有用な共振周波数を有するであろう。
【００３４】
第二に、述べられる方法に従って埋め込み単一化キャパシタを置くことは、様々な相互接続のインダクタンスおよび抵抗の値が制御されることを可能にし、それは順に、埋め込みキャパシタおよびそれらの電気相互接続に目標共振周波数を有する能力を与える。
【００３５】
第三に、単一化キャパシタを半導体デバイスからの異なる垂直距離を有する異なる層に埋め込むことは、埋め込みキャパシタがより容易に並列で配線されることを可能にし、それは、高電力半導体デバイスのＩ／Ｏスイッチング回路のための電荷供給源として使用されてもよい全体的により高い静電容量を可能とする。
【００３６】
埋め込み単一化キャパシタの異なる寸法を使用することは、各埋め込みキャパシタの自己共振周波数に対して異なる値を与える。各埋め込み単一化キャパシタに対する３つの変数、即ち寸法、ＰＷＢ半導体パッケージ内での水平位置および垂直位置を組み合わせることは、より低いインピーダンスのためにより大きな静電容量を提供しながら、キャパシタ共振周波数を微調整する能力を与え、最終的にはかなりの設計の融通性を与える。
【００３７】
マイクロプロセッサなどの半導体のＶｃｃ（電力）端子およびＶｓｓ（接地）端子は、ＰＷＢ半導体パッケージの単一化埋め込みキャパシタの第１および第２の電極に接続される。順に、これらのキャパシタ電極はまた、プリント配線マザーボード内の電力および接地平面に接続されてもよい。
【００３８】
本明細書で述べられるＰＷＢ半導体パッケージ設計は、箔上に単一化キャパシタを含む内層パネルが様々な材料およびプロセスで形成されることを可能にする。一般に、箔上焼成（ｆｉｒｅｄ−ｏｎ−ｆｏｉｌ）技術は好ましくは、焼結セラミックキャパシタを形成するために比較的高温度で焼成されるセラミック化合物を使用して単一化セラミックキャパシタを箔上に作成するために採用されてもよい。そのようなキャパシタは、薄膜または厚膜の取り組み方法から形成されてもよく、一般的に高誘電定数を有する。前記箔上焼成キャパシタを含む箔は、ＰＷＢ電力コアを形成するために順に一緒に積層される内層パネルを形成するために標準的なプリント配線板積層プロセスを使用してプリプレグに積層されてもよい。ＰＷＢ電力コアを形成後、ビルドアップ層は、ＰＷＢ半導体パッケージを完成するために逐次加えられてもよい。キャパシタはまた、ＰＷＢ半導体パッケージのビルドアップ層内に集積されてもよい。
【００３９】
本明細書で述べられる、キャパシタをＰＷＢ半導体パッケージ内へ埋め込むための方法および設計は、より高い静電容量および目標共振周波数をもたらすことができる。これらの目標共振周波数は、埋め込みキャパシタの配置設計を目標とするまたは案内するように予め定められてもよい。この配置設計は、全てのキャパシタの共振周波数値の範囲を達成することができる。これらの値は、配置設計と一緒に組み合わさるとき、１００ＭＨｚと１から３ＧＨｚとの間などの中間周波数レジーム内の広い範囲にわたってインピーダンスを低減する。それゆえに、本明細書で述べられる方法および設計は、表面実装またはオンチップのキャパシタが対処できないインピーダンススパイクの除去を可能にし、それゆえに低減された電圧垂下および電圧リップルを有するより低い電圧における高電力ＩＣの動作が可能である。
【００４０】
図５Ａ〜５Ｈは、ＰＷＢ半導体パッケージを製作する方法を例示し、ここでは箔上焼成単一化キャパシタは、複数層上に埋め込まれ、貫通孔ビアおよびマイクロビアによってＰＷＢ半導体パッケージの底面および上面上の導電性パッドに相互接続されている。図５Ｄは、箔上焼成キャパシタの平面図である。図５Ｇは、箔のエッチング後の下から見たおよびＰＷＢ内層パネル内の単一化キャパシタの平面図である。
【００４１】
単一化キャパシタを形成する代替の取り組み方法は周知であり、実施可能であり、本明細書で述べられる方法で使用されることもあり得る。例えば、誘電体が、金属箔の全体を覆って堆積されてもよい。そのような取り組み方法は、適切な電極を半導体デバイスの電力および接地端子と接続するために異なるエッチングのパターン形成を必要とするであろうが、そのような代替方法は、同じ設計の品質を達成するかもしれない。
【００４２】
箔上焼成キャパシタの特定の実施例は、本発明を実施するための１つの方法を例示するために以下で述べられる。図５Ａは、単一化キャパシタを製作する第１段階の側面図であり、当業界で一般的に利用できる型の金属箔２１０を示し、銅、銅インバー銅、インバー、ニッケル、ニッケル被覆銅、または誘電体層の焼成温度を超える融点を有する他の金属であってもよい。好ましい箔は、本質的に銅またはニッケルを含む。箔２１０の厚さは、１と１００ミクロンとの間、好ましくは３〜７５ミクロン、最も好ましくは１２〜３６ミクロンであってよく、約１／３オンス（９．４５グラム）と１オンス（２８．３５グラム）の間の銅箔に対応する。適切な銅箔の実施例は、オーク−ミツイ（Ｏａｋ−Ｍｉｔｓｕｉ）社から得られるＰＬＳＰ等級１オンス（２８．３５グラム）（３６ミクロン厚）の銅箔である。適切なニッケル箔の実施例は、オールフォイルズ（Ａｌｌｆｏｉｌｓ）社から得られる２５ミクロンのニッケルフォイル（Ｎｉｃｋｅｌ  Ｆｏｉｌ）２０１である。
【００４３】
図５Ｂでは、キャパシタ誘電体材料が箔２１０上に堆積されて、誘電体層２２０を形成する。キャパシタ誘電体材料は、誘電体エリアを規定するために、例えば高誘電定数誘電体ペーストをスクリーン印刷するまたはマスクを通じて高誘電定数材料をスパッタリングすることによって堆積されてもよい。他の堆積方法は、高誘電定数材料の化学溶液を使用して箔の所望エリアを被覆することを含む。他の方法が適切であることもある。
【００４４】
高誘電定数（高Ｋ）材料は、５００より上のバルク誘電定数を有する材料を参照し、一般的な化学式ＡＢＯ3を有するペロブスカイト型強誘電性化合物を含むことができる。そのような化合物の実施例は、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、ＰｂＴｉＺｒＯ3、ＢａＺｒＯ3およびＳｒＺｒＯ3またはそれらの混合物を含むが、限定はされない。他の化合物はまた、Ｐｂ（Ｍｇ1/3Ｎｂ2/3）Ｏ3およびＰｂ（Ｚｎ1/3Ｎｂ2/3）Ｏ3などのように、Ａおよび／またはＢ位置への代替元素の置換によっても可能である。適切な高Ｋ材料はチタン酸バリウム（ＢａＴｉＯ3）である。
【００４５】
上述の化合物のドープされたおよび混合された金属バージョンもまた、適切な誘電体材料である。ドーピングおよび混合は、例えば、材料が「Ｘ７Ｒ」または「Ｚ５Ｕ」規格などの電気工業会（Ｅｌｅｃｔｒｉｃａｌ  Ｉｎｄｕｓｔｒｙ  Ａｓｓｏｃｉａｔｉｏｎ）規格を満足するために必要な静電容量の温度係数（ＴＣＣ）などの、必要な最終用途特性規格を達成するために主として行われる。
【００４６】
誘電体層２２０はその次に焼成される。焼成温度は、７００℃〜１４００℃の範囲にあってよい。焼成温度は、下側にある金属箔の融点および誘電体内の所望の微細構造展開に依存する。例えば、銅に対する適切な最大焼成温度は約１０５０℃であるが、ニッケルに対しては、それらの融点が原因で、それは１４００℃と同じほどの高さにもなり得る。焼成中に、誘電体は結晶化し、緻密になる。結晶化は典型的には、５００〜７００℃の温度範囲で起こり、さらなる加熱は誘電体を緻密にし、粒成長を促進する。焼成は、金属箔に酸化保護を与えるために十分に酸素が少ない保護または還元性雰囲気のもとで行われる。必要とされる厳密な雰囲気は、温度ならびに下側にある金属箔の酸化の熱力学および動力学に依存するであろう。そのような保護雰囲気は、非特許文献３の出版物で開示されるように、温度の関数としての酸化物の形成の標準自由エネルギーの計算または図から熱力学的に導き出されてもよい。例えば、下側の金属箔として銅を使用すると、７００℃、９００℃および１０５０℃での焼成は、銅を酸化から保護するためにそれぞれ約４×１０-11、３．７×１０-8、および１．６×１０-6未満の酸素分圧（ＰＯ2）雰囲気を必要とするであろう。
【００４７】
図５Ｃでは、電極２３０が、誘電体層２２０を覆って形成される。電極２３０は、例えば、導電性ペーストをスクリーン印刷するまたは当技術分野で周知の他の方法と同様にスパッタリングすることによって形成されてもよい。一般に、誘電体層２２０の表面積は、電極２３０のそれよりも大きくすべきである。電極２３０は典型的には、誘電体層２２０が焼成された後に堆積されるが、それはまた、誘電体層２２０を焼成するより前に堆積されてもよく、その場合には、上部電極および誘電体は一緒に焼成される。
【００４８】
図５Ｄは、図５Ｃの物品の平面図である。図５Ｄは、箔２１０上の４つの誘電体層２２０および４つの電極２３０を示す。しかしながら、任意の数の誘電体層２２０および電極２３０が、半導体デバイスの電力および接地端子と一致する様々なパターンまたは位置で、箔２１０上に配置されてもよい。
【００４９】
図５Ｅは、構造の部品側（即ち、誘電体層２２０および電極層２３０を含む側）が、プリプレグ３６０および金属箔３１０を含むＰＷＢコアへ積層される、反転された箔上キャパシタ（ｃａｐａｃｉｔｏｒ−ｏｎ−ｆｏｉｌ）構造を示す。積層は、例えば、標準的なプリント配線板プロセスでＦＲ４エポキシプリプレグを使用して実施されてもよい。別法として、エポキシプリプレグのタイプ１０６が使用されてもよい。適切な積層条件は、水銀柱の２８インチ（７１．１２ｃｍ）まで排気された真空室内で１時間、２０８ｐｓｉｇ（１．４３４ＭＰａ）において１８５℃であってもよい。シリコンゴム押圧パッドおよび滑らかなＰＴＦＥ（ポリテトラフルオロエチレン）充填ガラスリリースシートは、エポキシが積層板を一緒に接着するのを防止するために、箔２１０および３１０と接触してもよい。誘電体プリプレグおよび積層材料は、例えば、標準的なエポキシ、高Ｔｇエポキシ、ポリイミド、ポリテトラフルオロエチレン、シアン酸エステル樹脂、充填樹脂システム、ＢＴエポキシ、および他の樹脂などの任意の型の誘電体材料ならびに電気絶縁を提供する積層材であってもよい。リリースシートは、エポキシが積層板を回路層間で一緒に接着するのを防止するために、箔と接触してもよい。結果として生じる構造は、一面を箔２１０によっておよびもう一面を箔３１０によってカプセル封入される。
【００５０】
図５Ｆを参照すると、積層後、フォトレジスト（図示されず）が、箔２１０および３１０に適用される。標準的なプリント配線板処理条件を使用して、フォトレジストは像を造られ、現像され、金属箔はエッチングによってパターン形成され、フォトレジストは取り除かれる。エッチングは、箔２１０内に溝２６５を生成し、箔２１０から２つの表面電極２７０および２７２を生成する。電極２７２および電極２３０は接続され、電極２７０に対する対向電極を形成する。箔３１０は、図５Ｆで示されるようにエッチング工程で全体に除去されるかまたはいくつかのフィーチャを有するようにパターン形成されてもよい。
【００５１】
図５Ｇは、箔をパターン形成した後の単一化キャパシタの下からの平面図である。その図は、図５Ｆでの矢印の位置において観察され、従って、プリプレグ３６０を含まない。
【００５２】
図５Ｈを参照すると、箔のパターン形成後、各々が所望の数および寸法の単一化キャパシタを有する所望の数の内層パネルは、複数層上に単一化キャパシタを含むＰＷＢ電力コア構造４０００を形成するために、標準的なＰＷＢ積層条件を使用して一緒に積層されてもよい。積層された各内層パネルは、独自にパターン形成されてもよい。任意の信号ビアと同様にキャパシタを接続する貫通孔ビア３００も、この段階で穴を開けられ、めっきされてもよい。所望の数のビルドアップ層３１０が、任意の信号層、追加の層および回路と同様に加えられてもよい。電力コアからＰＷＢ半導体パッケージの表面への接続は、マイクロビア３２０および表面パッド３３０によって行われてもよい。最後に、半田マスク３４０が、図５ＨのＰＷＢ半導体パッケージ５０００を完成するために追加されてもよい。
【００５３】
図６で例示されるＰＷＢ半導体パッケージ５０００は、半導体とほぼ同じ面積を有するものとして示される。しかしながら、それは、半導体と同じまたは半導体よりはるかに大きなエリアであってもよく、キャパシタを含む各内層上に任意の数の様々な寸法のキャパシタを有してもよく、各埋め込みキャパシタの少なくとも一部分はダイの影内にある。ＰＷＢ半導体パッケージ５０００はまた、キャパシタのない内層を含んでもよく、本明細書の上述とは異なる順番の製作ステップにより形成されてもよい。
【００５４】
図６は、マザーボード４００およびマイクロプロセッサなどの半導体デバイス４５０に相互接続されるＰＷＢ半導体パッケージ５０００の断面図である。図示されるように、半導体デバイス４５０は、２つの電力端子および２つの接地端子を有するが、もっと多くを有してもよい。半導体デバイス４５０の電力（Ｖｃｃ）および接地（Ｖｓｓ）端子は、ＰＷＢマザーボード内の適切な回路に順に接続される埋め込みキャパシタのそれぞれの電力および接地電極に接続される。
【００５５】
図６で示されるように、ダイの影は、ＰＷＢ半導体パッケージの上面へ投影される半導体デバイス４５０のエリアであり、矢印６５０間に延びる。また図示されるように、半導体の１つの電力および接地端子は、２つのキャパシタに並列に接続されるが、一方別の電力および接地端子は、４つのキャパシタに並列に接続される。しかしながら、少なくとも部分的にダイの影内にある任意の数または寸法のキャパシタが、半導体の各電力および接地端子に接続されてもよいことは理解されるべきである。
【００５６】
［実施例１］
表１は、図７のＰＷＢ半導体パッケージ内の異なる位置に置かれた５つのキャパシタに対してビア長（ミクロン単位で）の関数として、ビアに対して観測されたインダクタンスデータを示す。キャパシタは、これらの変数が結果に影響を与えるのを排除するために、同じ型、寸法、静電容量値、および終端間隔であった。ビア長は、キャパシタ端子とＩＣ端子との間の接続距離であり、ミクロン単位で測定される。全ビアインダクタンスは、ピコヘンリー「ｐＨ」単位で測定される。インダクタンスデータは、ＰＷＢ内の５つの異なる位置に置かれた２ｍｍ平方キャパシタを有する試験媒体についての回路測定から得られた。
【００５７】
【表１】
2009200470.tif 000002
【００５８】
図７で概観されるＰＷＢ半導体パッケージは、普通２／４／２構成と呼ばれる、各側に２つのビルドアップ層７１０が適用された４層ＰＷＢコア７００を有する。ＰＷＢ半導体パッケージは、キャパシタの位置をはっきりと例示するために不完全（マイクロビア、バンプ、その他がない）として示される。５つのキャパシタの各々の位置はケース１〜５と示される。ケース１では、キャパシタは上部２つのビルドアップ層間に置かれ、半導体デバイスに最も近く、ケース２では、キャパシタはコア積層の上部に置かれ、ケース３では、キャパシタはコアＢＴ積層の内側１００μｍに置かれ、ケース４では、キャパシタはコア積層の中間に置かれ、ケース５では、キャパシタは底部ビルドアップ層上の構造の底部に置かれる。全ての場合において、マイクロビアの直径は１００μｍであり、それらの間の間隔は３００μｍであった。
【００５９】
これらのインダクタンス値および長さを使用して、インピーダンス低減とダイからのキャパシタ距離との間の関係を示すためにシミュレーションが実施された。シミュレーションは、５つの場合に対してダイの影内に置かれた４つの２ｍｍ平方キャパシタに基づいていた。シミュレーションに使用されたキャパシタ特性は、５．３１ｐＦ（ピコファラッド）に等しい静電容量、８．５９ミリオームに等しい等価直列抵抗および２７．１１ｐＨ（ピコヘンリー）に等しいキャパシタの等価直列インダクタンスであった。
【００６０】
図８は、様々な埋め込みキャパシタのこれらのシミュレーションに対するパッケージのインピーダンス対周波数データをプロットする。プロットは、異なる埋め込みキャパシタ配置に起因するキャパシタの共振周波数を示す。図から分かるように、各埋め込みキャパシタの共振周波数は、ＰＷＢ半導体パッケージ内でのその垂直位置に依存する。より高い共振周波数は、ＩＣにより近く、ダイの影内の配置が原因で、より低い回路インダクタンスに起因する。
【００６１】
図９は、各場合に対するＭＨｚ単位での共振周波数対集積回路からの距離のプロットであり、それは、ＰＷＢ半導体パッケージの様々な位置でのキャパシタの配置から得られる共振周波数の範囲を表す。
【００６２】
この実施例は、ＰＷＢ半導体パッケージの異なる層上でのキャパシタの配置が、キャパシタの共振周波数を変化させることを例示する。キャパシタの適切な垂直配置によって、その共振周波数は所望の値に調整され得る。複数層上に複数キャパシタを置くことによって、従来技術の図４でインピーダンスピークを示す周波数範囲（１００ＭＨｚ〜１ＧＨｚ）にわたるインピーダンスは低減され得る。ダイの影内で複数層上にキャパシタを置くことは、配列方法よりもむしろ中間周波数デカップリングの問題を解決するための３次元的な取り組み方法を可能とする。３次元的な取り組み方法は、キャパシタ共振周波数の微調整を可能とし、もっと高い静電容量がダイの影内に含まれることを可能とし、それによって、高電力半導体デバイスに適切な電力を供給することをもっと容易にする。
【００６３】
［実施例２］
図５Ｆで示されるような内層試験パネルは、様々な寸法のキャパシタとともに本明細書で述べられる方法に従って作成された。キャパシタの両電極は、内層試験パネルの外層上であった。純粋にキャパシタ寸法の効果に焦点を合わせるために、この実施例ではビアは含まれなかった。インピーダンスへのそれらの寸法効果を決定するために、キャパシタが評価され、次いでシミュレーションが実施された。キャパシタ寸法は、１．１９８ｍｍ×１．１９８ｍｍ、２ｍｍ×２ｍｍ、５ｍｍ×５ｍｍ、および１０ｍｍ×１０ｍｍであった。キャパシタの静電容量は、それぞれ２．８４ｎＦ、８．７７２ｎＦ、５３．９３ｎＦおよび１９１ｎＦであった。
【００６４】
図１０は、キャパシタのインピーダンス対周波数のグラフであり、キャパシタの寸法が減少するにつれて、キャパシタの共振周波数が増加することを示す。より大きなキャパシタは、それらのより高い静電容量が原因で、より小さなキャパシタよりも低いインピーダンスを有した。様々な寸法によって覆われる周波数範囲は、従来技術の図４でインピーダンススパイクを有するのとほぼ同じ範囲であった。
【００６５】
上述の実施例は、ＰＷＢ半導体パッケージの層上での異なる寸法のキャパシタの配置が、共振周波数を所望の値に調整することを可能にすることを例示する。
【００６６】
次の原理、即ち
ａ）各埋め込みキャパシタの少なくとも一部分は、ダイの影内にあり、
ｂ）各埋め込みキャパシタは、任意の他の埋め込みキャパシタと異なるパッケージの層上にあってもよく、
ｃ）各埋め込みキャパシタは、埋め込みキャパシタ端子がパッケージの厚さよりも小さい半導体からの距離内にあるように、垂直方向に置かれること、
を使用してＰＷＢ半導体内に異なる寸法のキャパシタを埋め込むことは、以前には予測できなかった次の結果、即ち、
１）それは、ＰＷＢ半導体パッケージの設計において柔軟性の増加を可能にし、
２）それは、目標周波数範囲、特に１００ＭＨｚと１から３ＧＨｚとの間におけるＰＷＢ半導体パッケージのインピーダンスを低減するための方法を提供すること
、をもたらす。
【図１】
2009200470.tif 000003
【図２】
2009200470.tif 000004
【図３】
2009200470.tif 000005
【図４Ａ】
2009200470.tif 000006
【図４Ｂ】
2009200470.tif 000007
【図５Ａ】
2009200470.tif 000008
【図５Ｂ】
2009200470.tif 000009
【図５Ｃ】
2009200470.tif 000010
【図５Ｄ】
2009200470.tif 000011
【図５Ｅ】
2009200470.tif 000012
【図５Ｆ】
2009200470.tif 000013
【図５Ｇ】
2009200470.tif 000014
【図５Ｈ】
2009200470.tif 000015
【図６】
2009200470.tif 000016
【図７】
2009200470.tif 000017
【図８】
2009200470.tif 000018
【図９】
2009200470.tif 000019
【図１０】
2009200470.tif 000020
【外国語明細書】
2009200470000001.pdf