(57)【要約】【課題】小信号時に信号を劣化させることがなく、大信号時に振幅を制限して発振を防止できるデルタシグマ変調回路を提供する。【解決手段】スライサ２２、２３が、入力のアナログ信号Ｘから、２Ｖａ又は２Ｖｂを上回る信号、及び−２Ｖａ又は−２Ｖｂを下回る信号を夫々スライスして分離し、増幅器２０が、分離された信号を極性反転させる。そして、加減算器Ｋ１のオペアンプＯＰ１が、入力のアナログ信号Ｘと増幅器２０の出力とを加算する。【選択図】図２
2009273042.tif 000002
【特許請求の範囲】
【請求項１】
入力のアナログ信号から出力のデジタル信号を遅延及び帰還させた信号を減算して出力する減算器を有し、該減算器の出力を積分及び量子化してデジタル信号を出力するデルタシグマ変調回路において、
前記アナログ信号から所定の正レベルを上回る信号及び所定の負レベルを下回る信号を夫々スライスして分離する分離部を備え、
該分離部が分離した信号を前記減算器で減算するように構成してあることを特徴とするデルタシグマ変調回路。
【請求項２】
前記分離部は、前記正レベルより小さい第２の正レベルを上回る信号及び前記負レベルより大きい第２の負レベルを下回る信号を夫々スライスして分離すると共に、分離した信号の振幅を圧縮するように構成してあることを特徴とする請求項１に記載のデルタシグマ変調回路。
【請求項３】
入力のアナログ信号から出力のデジタル信号を遅延及び帰還させた信号を減算して出力する減算器を有し、該減算器の出力を積分及び量子化してデジタル信号を出力するデルタシグマ変調回路において、
前記アナログ信号から所定の振幅を超える信号をスライスして分離する分離部と、
該分離部が分離した正及び／又は負の信号を時間積分する積分部と、
該積分部が時間積分した値の絶対値の大／小に応じた増幅度で、前記アナログ信号を増幅して第２のアナログ信号を生成する増幅部と
を備え、
該増幅部が生成した第２のアナログ信号を前記減算器で減算するように構成してあることを特徴とするデルタシグマ変調回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル符号化するデルタシグマ変調回路に関する。
【背景技術】
【０００２】
アナログ信号をデジタル符号化する場合、ＰＣＭ符号のようなマルチビットの符号を用いることなく、１ビットで符号化するデルタシグマ変調が盛んに利用されている。
図８は、従来用いられているデルタシグマ変調器の基本構成を示すブロック図である。デルタシグマ変調器は、出力のデジタル信号Ｙを単位サンプリング時間だけ遅延させる遅延器Ｄ１と、該遅延器Ｄ１の出力を入力のアナログ信号Ｘから減算する加減算器Ｋ１と、該加減算器Ｋ１の出力を時間積分する積分器Ｉ１と、該積分器Ｉ１の出力を１ビットに量子化して出力する量子化器Ｑ１とを備える。
【０００３】
デルタシグマ変調器によってアナログ信号を符号化した場合、いわゆるノイズシェーピングによる効果で、量子化ノイズの周波数成分が高域にシフトして可聴帯域内のノイズが低減される。また、デルタシグマ変調器を縦続接続して次数を上げることにより、可聴帯域内の量子化ノイズの低減効果が増大することが知られている。
【０００４】
一方、デルタシグマ変調器の次数を３次以上に上げた場合、入力のアナログ信号の振幅が発振限界レベルを超えたときに、デルタシグマ変調器が発振することがあるため、前記振幅を所定レベル以下に制限する必要がある。
【０００５】
これに対し、特許文献１では、デルタシグマ変調器に入力される前のアナログ信号の振幅を検知し、検知した振幅が所定レベルを超える場合に、前記振幅を振幅制限手段で制限してデルタシグマ変調器に入力する技術が開示されている。上述した振幅制限手段としては、ＡＬＣ（Automatic Level Control）回路及びリミッター回路が挙げられる。
【特許文献１】特開２００３−３３２８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、アナログ信号がデルタシグマ変調回路に入力される前に、ＡＬＣ回路及び／又はリミッター回路を通過するようにした場合、これらの回路が作動する以前の小信号時に、前記アナログ信号が多少なりとも劣化するという問題があった。
【０００７】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、入力されたアナログ信号の振幅が所定レベルを超える場合に、前記アナログ信号から信号の一部を減算することにより、小信号時に信号を劣化させることがなく、大信号時に振幅を制限して発振を防止できるデルタシグマ変調回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係るデルタシグマ変調回路は、入力のアナログ信号から出力のデジタル信号を遅延及び帰還させた信号を減算して出力する減算器を有し、該減算器の出力を積分及び量子化してデジタル信号を出力するデルタシグマ変調回路において、前記アナログ信号から所定の正レベルを上回る信号及び所定の負レベルを下回る信号を夫々スライスして分離する分離部を備え、該分離部が分離した信号を前記減算器で減算するように構成してあることを特徴とする。
【０００９】
本発明にあっては、分離部が、入力のアナログ信号から所定の正レベルを上回る信号及び所定の負レベルを下回る信号を夫々スライスして分離する。そして、減算器が、入力のアナログ信号から、前記分離部が分離した信号を減算する。
これにより、入力のアナログ信号の振幅が所定レベルを超えないときは、分離部が分離した信号は減算器で減算されることがなく、所定レベルを超えるときは、超えた部分の信号が入力のアナログ信号と相殺するように減算器で減算される。
【００１０】
本発明に係るデルタシグマ変調回路は、前記分離部は、前記正レベルより小さい第２の正レベルを上回る信号及び前記負レベルより大きい第２の負レベルを下回る信号を夫々スライスして分離すると共に、分離した信号の振幅を圧縮するように構成してあることを特徴とする。
【００１１】
本発明にあっては、分離部が、前記正レベルより小さい第２の正レベルを上回る信号及び前記負レベルより大きい第２の負レベルを下回る信号を夫々スライスして分離し、分離した信号の振幅を圧縮する。
これにより、入力のアナログ信号の振幅が、前記所定レベルより小さい第２のレベルを超えるときは、超えた部分の信号が圧縮されて、入力のアナログ信号と部分的に相殺するように減算器で減算される。従って、振幅が前記第２のレベルを超えるアナログ信号のうち、超えた部分の信号だけを、クリップに至らないように穏やかに圧縮することができる。
【００１２】
本発明に係るデルタシグマ変調回路は、入力のアナログ信号から出力のデジタル信号を遅延及び帰還させた信号を減算して出力する減算器を有し、該減算器の出力を積分及び量子化してデジタル信号を出力するデルタシグマ変調回路において、前記アナログ信号から所定の振幅を超える信号をスライスして分離する分離部と、該分離部が分離した正及び／又は負の信号を時間積分する積分部と、該積分部が時間積分した値の絶対値の大／小に応じた増幅度で、前記アナログ信号を増幅して第２のアナログ信号を生成する増幅部とを備え、該増幅部が生成した第２のアナログ信号を前記減算器で減算するように構成してあることを特徴とする。
【００１３】
本発明にあっては、分離部が、前記アナログ信号から所定の振幅を超える信号をスライスして分離し、積分部が、前記分離部が分離した正及び／又は負の信号を時間積分する。そして、増幅部が、積分部が時間積分した値の絶対値の大／小に応じた増幅度で、前記アナログ信号を増幅して第２のアナログ信号を生成する。更に、減算器が、入力のアナログ信号から、増幅部が生成した第２のアナログ信号を減算する。
これにより、入力のアナログ信号の振幅が所定レベルを超えないときは、第２のアナログ信号の振幅が零であるため、分離部が分離した信号は減算器で減算されることがない。また、入力のアナログ信号の振幅が所定レベルを超えるときは、超えた部分の信号を時間積分した値の絶対値の増大と共に第２のアナログ信号の振幅が増大して、入力のアナログ信号全体と部分的に相殺するように減算器で減算される。このため、入力されたアナログ信号全体の振幅を、所定レベルを超えないように圧縮することができる。
【発明の効果】
【００１４】
本発明によれば、入力のアナログ信号から所定の正／負レベルを上／下に超える信号を夫々分離し、分離した信号、又は分離した信号の時間積分値の絶対値の大／小に応じた増幅度で生成した第２のアナログ信号を、元のアナログ信号から減算する。
これにより、入力のアナログ信号が所定レベルを超えないときは、分離部が分離した信号は減算器で減算されることがない。また、入力のアナログ信号が所定レベルを超えるときは、超えた部分の信号又は第２のアナログ信号が、入力のアナログ信号と相殺するように減算器で減算される。
従って、小信号時に信号を劣化させることがなく、大信号時に振幅を制限して発振を防止できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明をその実施の形態を示す図面に基づいて詳述する。
（実施の形態１）
本実施の形態１では、１次デルタシグマ変調回路が７段に縦続接続された７次デルタシグマ変調回路を例に挙げて説明する。
図１は、本発明の実施の形態１に係るデルタシグマ変調回路の構成を示すブロック図である。図中１は分離部であり、分離部１は、入力のアナログ信号Ｘを所定レベルでスライスし、分離した信号を極性反転させて加減算器Ｋ１に与える。従って、分離部１が分離した信号が、加減算器Ｋ１でアナログ信号Ｘと相殺するように減算される。
【００１６】
加減算器Ｋ１は、入力のアナログ信号Ｘに分離部１から与えられた信号を加算すると共に、出力のデジタル信号Ｙを遅延器Ｄ１で単位サンプリング時間だけ遅延させた信号を減算して積分器・乗算器群ＩＡ１に与える。積分器・乗算器群ＩＡ１は、加減算器Ｋ１から与えられた信号を７段にわたり時間積分（以下、単に積分という）して、夫々の積分結果を加減算器Ｋ５に与える。加減算器Ｋ５は、積分器・乗算器群ＩＡ１から与えられた夫々の積分結果を加算して量子化器Ｑ１に与える。量子化器Ｑ１は、加減算器Ｋ５から与えられた信号を１ビットの量子化信号に変換して遅延器Ｄ１に与えると共に、出力よりデジタル信号Ｙとして出力する。
【００１７】
積分器・乗算器群ＩＡ１は、積分器Ｉ１〜Ｉ７、乗算器Ａ１〜Ａ６、Ｂ１〜Ｂ３、加減算器Ｋ２〜Ｋ４及び遅延器Ｄ２〜Ｄ４を備える。
積分器Ｉ１は、加減算器Ｋ１の出力を積分して乗算器Ａ１及び加減算器Ｋ５に与える。乗算器Ａ１は、積分器Ｉ１の出力に所定値ａ１を乗算して加減算器Ｋ２に与える。加減算器Ｋ２は、乗算器Ａ１の出力から後述する乗算器Ｂ１の出力を減算して積分器Ｉ２に与える。積分器Ｉ２は、加減算器Ｋ２の出力を積分して乗算器Ａ２及び加減算器Ｋ５に与える。乗算器Ａ２は、積分器Ｉ２の出力に所定値ａ２を乗算して積分器Ｉ３に与える。積分器Ｉ３は、乗算器Ａ２の出力を積分して乗算器Ａ３、加減算器Ｋ５及び遅延器Ｄ２に与える。遅延器Ｄ２は、積分器Ｉ３の出力を単位サンプリング時間だけ遅延させて乗算器Ｂ１に与える。乗算器Ｂ１は、遅延器Ｄ２の出力に所定値ｂ１を乗算して加減算器Ｋ２に与える。
【００１８】
乗算器Ａ３は、積分器Ｉ３の出力に所定値ａ３を乗算して加減算器Ｋ３に与える。加減算器Ｋ３は、乗算器Ａ３の出力から後述する乗算器Ｂ２の出力を減算して積分器Ｉ４に与える。積分器Ｉ４は、加減算器Ｋ３の出力を積分して乗算器Ａ４及び加減算器Ｋ５に与える。乗算器Ａ４は、積分器Ｉ４の出力に所定値ａ４を乗算して積分器Ｉ５に与える。積分器Ｉ５は、乗算器Ａ４の出力を積分して乗算器Ａ５、加減算器Ｋ５及び遅延器Ｄ３に与える。遅延器Ｄ３は、積分器Ｉ５の出力を単位サンプリング時間だけ遅延させて乗算器Ｂ２に与える。乗算器Ｂ２は、遅延器Ｄ３の出力に所定値ｂ２を乗算して加減算器Ｋ３に与える。
【００１９】
乗算器Ａ５は、積分器Ｉ５の出力に所定値ａ５を乗算して加減算器Ｋ４に与える。加減算器Ｋ４は、乗算器Ａ５の出力から後述する乗算器Ｂ３の出力を減算して積分器Ｉ６に与える。積分器Ｉ６は、加減算器Ｋ４の出力を積分して乗算器Ａ６及び加減算器Ｋ５に与える。乗算器Ａ６は、積分器Ｉ６の出力に所定値ａ６を乗算して積分器Ｉ７に与える。積分器Ｉ７は、乗算器Ａ６の出力を積分して、加減算器Ｋ５及び遅延器Ｄ４に与える。遅延器Ｄ４は、積分器Ｉ７の出力を単位サンプリング時間だけ遅延させて乗算器Ｂ３に与える。乗算器Ｂ３は、遅延器Ｄ４の出力に所定値ｂ３を乗算して加減算器Ｋ４に与える。
【００２０】
一般的に量子化器Ｑ１には、量子化器Ｑ１に入力される信号と量子化された出力信号との差分が量子化誤差Ｎｑとして付加される。この量子化誤差Ｎｑによるノイズは、デルタシグマ変調される信号の帯域に一様に分布する。
例えば、図８に示すデルタシグマ変調器の基本構成において、積分器Ｉ１の伝達関数Ｇ及び出力のデジタル信号Ｙは、遅延器Ｄ１の伝達関数ｚ−１、アナログ信号Ｘ、及び量子化誤差Ｎｑを用いて、夫々式１及び式２により表されることが知られている。
【００２１】
Ｇ＝１／（１−ｚ−１）・・・・・・・・・・・式１
Ｙ＝Ｘ＋Ｎｑ（１−ｚ−１）・・・・・・・・・式２
【００２２】
式２は、デジタル信号Ｙに現れるノイズが、Ｎｑ（１−ｚ−１）であることを表している。このノイズは、Ｎｑを（１−ｚ−１）なる特性を有するフィルタに通したものといえる。
ここで、式１より、（１−ｚ−１）は微分回路の伝達関数であることが示される。従って、デジタル信号Ｙに現れるノイズは、Ｎｑによるノイズの低域成分を微分回路で減衰させたものとなる。
【００２３】
このようにして、サンプリング周波数より十分に低い周波数帯域の量子化ノイズを低減することができる。更に、デルタシグマ変調の次数を図１に示すように上げることにより、上述した量子化ノイズの低減効果を増大させることができる。
【００２４】
一方、３次以上のデルタシグマ変調回路では、入力のアナログ信号Ｘの振幅が増大したときにデジタル信号Ｙが固定される（一種の発振）現象が見られる。これを回避するため、本実施の形態１では、分離部１において、アナログ信号Ｘから所定の正／負レベルを上／下に超える信号を分離して極性反転させると共に加減算器Ｋ１に与える構成としている。これにより、所定レベルを超える部分の信号の一部又は全部が加減算器Ｋ１で相殺されるため、積分器Ｉ１に伝達される信号の振幅が前記所定レベルを大幅に越えないように制限することができる。
【００２５】
図２は、分離部１及び加減算器Ｋ１の接続例を示す回路図である。加減算器Ｋ１は、加算入力１０、１１とオペアンプＯＰ１の非反転入力との間及び減算入力１２とオペアンプＯＰ１の反転入力との間に、夫々抵抗ＲＫ１、ＲＫ２、及びＲＫ３を備えている。加算入力１０、１１には、夫々アナログ信号Ｘ及び分離部１の出力が与えられ、減算入力１２には、遅延器Ｄ１の出力が与えられる。積分器Ｉ１の入力に接続されたオペアンプＯＰ１の出力と反転入力との間には抵抗ＲＫ４が接続されている。
【００２６】
オペアンプＯＰ１は、抵抗ＲＫ１〜ＲＫ４が夫々有する抵抗値の関係によって定まる係数を、加算入力１０、１１及び減算入力１２の信号に夫々掛け合わせて加算及び減算を行う。本実施の形態１では、抵抗ＲＫ１〜ＲＫ４の各抵抗値を等しくしてあり、上述した係数は全て１となる。従って、オペアンプＯＰ１は、アナログ信号Ｘと分離部１の出力とを加算した信号から遅延器Ｄ１の出力を減算して、積分器Ｉ１に与える。
【００２７】
分離部１は、加減算器Ｋ１の抵抗ＲＫ１〜ＲＫ４及びオペアンプＯＰ１に夫々対応する抵抗ＲＢ１〜ＲＢ４及びオペアンプＯＰ２を有する加減算器からなる増幅器２０を備える。増幅器２０は、一の加算入力に相当する抵抗ＲＢ２の一端子を接地電位に接続してあり、他の加算入力に相当する抵抗ＲＢ１の一端子及び減算入力に相当する抵抗ＲＢ３の一端子に与えられたアナログ信号Ｘを増幅して、加減算器Ｋ１の加算入力１１に与える。
【００２８】
分離部１は、また、オペアンプＯＰ２の非反転入力２１に接続されて該非反転入力２１の信号から所定の正／負レベルを上回る／下回る信号を夫々スライスするスライサ２２、２３を備える。スライサ２２は、非反転入力２１にカソードが接続されたダイオードＤＢ１及びＤＢ２を備える。ダイオードＤＢ１及びＤＢ２のアノードは、正電圧（Ｖａ）を与える基準電源ＲＥＦ１に接続された抵抗ＲＢ５及び基準電源ＲＥＦ１に直列接続されて正電圧（Ｖｂ）を与える基準電源ＲＥＦ２に夫々接続されている。
【００２９】
スライサ２３は、非反転入力２１にアノードが接続されたダイオードＤＢ３、ＤＢ４を備える。ダイオードＤＢ３及びＤＢ４のカソードは、負電圧（−Ｖａ）を与える基準電源ＲＥＦ３に接続された抵抗ＲＢ６及び基準電源ＲＥＦ３に直列接続されて負電圧（−Ｖｂ）を与える基準電源ＲＥＦ４に夫々接続されている。
【００３０】
上述した構成において、スライサ２２、２３が非反転入力２１の信号をスライスしていない場合、非反転入力２１には、アナログ信号Ｘを抵抗ＲＢ１及びＲＢ２で分圧した信号が与えられる。そして、増幅器２０は、前記信号を抵抗ＲＢ３及びＲＢ４が有する抵抗値の関係によって定まる正の増幅度で増幅する。本実施の形態１では、抵抗ＲＢ１〜ＲＢ４の各抵抗値を等しくしてあるため、アナログ信号Ｘは、抵抗ＲＢ１及びＲＢ２により１／２に分圧された後、２倍の増幅度で増幅される。
【００３１】
このため、増幅器２０は、抵抗ＲＢ１を介して与えられたアナログ信号Ｘを１の増幅度で増幅する。一方、増幅器２０は、抵抗ＲＢ３を介して与えられたアナログ信号Ｘを−１の増幅度で増幅する。
従って、重ね合わせの定理より、増幅器２０の出力には、如何なる信号も現れず、分離器１が分離した信号が加減算器Ｋ１で加算されることもない。
尚、増幅器２０の増幅度を正確に±１とするため、抵抗ＲＢ１〜ＲＢ４の各抵抗値は、可能な限り一致させることが好ましい。
【００３２】
次に、スライサ２２、２３が非反転入力２１の信号をスライスした場合、非反転入力２１には、アナログ信号Ｘを抵抗ＲＢ１及びＲＢ２で分圧した信号より小さい振幅の信号が与えられる。このため、増幅器２０は、抵抗ＲＢ１を介して与えられたアナログ信号Ｘのうち、スライサ２２、２３がスライスした信号については、１から０までの増幅度で増幅する。一方、増幅器２０は、抵抗ＲＢ３を介して与えられたアナログ信号Ｘを常に−１の増幅度で増幅する。
【００３３】
従って、重ね合わせの定理より、増幅器２０の出力には、スライサ２２、２３がスライスした信号を０から−１までの増幅度で増幅した信号が現れる。これにより、加減算器Ｋ１では、スライサ２２、２３がスライスした信号の一部又は全部が、アナログ信号Ｘと相殺するように加算される。
【００３４】
図３は、スライサ２２、２３のスライス特性を模式的に示す説明図である。図中横軸はアナログ信号Ｘの電圧（Ｖｘ）であり、縦軸は非反転入力２１の電圧（Ｖ＋）を表す。ダイオードＤＢ１〜ＤＢ４が何れも導通していない場合、上述したようにＶ＋はＶｘを１／２に分圧した電圧となる。この特性は、Ｖｘの絶対値が２Ｖａを超えてダイオードＤＢ１又はＤＢ３が導通する直前まで保持される。そしてこの場合、増幅器２０の出力には信号は現れない。
【００３５】
Ｖｘの絶対値が２Ｖａを超えてダイオードＤＢ１又はＤＢ３が導通した場合、Ｖｘのうち絶対値が２Ｖａを超える部分の電圧について、ＲＢ１とＲＢ２及びＲＢ５の並列抵抗とで分圧した電圧がＶ＋に現れる。つまり、＋２Ｖａ／−２Ｖａを上／下に超えた部分の電圧が０．５より小さい分圧比で分圧され、＋Ｖａ／−Ｖａに加算されてＶｘとなる。これにより、Ｖ＋の絶対値が増す傾きを小さくする。
【００３６】
この場合、増幅器２０の出力には、スライサ２２、２３がスライスした信号を１以上の圧縮比で圧縮して極性反転した信号が現れる。これにより、加減算器Ｋ１では、スライサ２２、２３がスライスした信号の一部が、アナログ信号Ｘと相殺するように加算される。
【００３７】
その後、非反転入力２１の電圧の絶対値が上昇し続けてダイオードＤＢ２又はＤＢ４が導通した場合、Ｖ＋の絶対値は、ＶｂでクリップされてＶｂを超えることがない。この場合、オペアンプＯＰ２の非反転入力２１は交流的に接地された状態となるため、増幅器２０は、アナログ信号Ｘのうち＋２Ｖｂ／−２Ｖｂを上／下に超える部分の信号を−１の増幅度で増幅して加減算器Ｋ１に与える。これにより、スライサ２２、２３が±Ｖｂでスライスした信号の全部がアナログ信号Ｘと相殺するように加減算器Ｋ１で加算される。
【００３８】
なお、ＲＢ５、ＲＢ６は線形の抵抗を用いているが、これらに印加される電圧の上昇に伴って抵抗値が下がるような非線形の抵抗を用いてもよい。この場合、図３の実線で示した特性は、ダイオードＤＢ２及びＤＢ４と基準電源ＲＥＦ２及びＲＥＦ４とを省略したときであっても、上下の振れ幅が制限されたＳ字状にすることができる。
【００３９】
以上のように、本実施の形態１によれば、スライサが、入力のアナログ信号から、２Ｖａ又は２Ｖｂを上回る信号、及び−２Ｖａ又は−２Ｖｂを下回る信号を夫々スライスして分離し、増幅器が、分離された信号を極性反転させる。そして、加減算器のオペアンプが、入力のアナログ信号と増幅器の出力とを加算することにより、アナログ信号から、スライサが分離した信号を減算する。
【００４０】
これにより、入力のアナログ信号の振幅が２Ｖａを超えないときは、スライサが分離した信号は加減算器で減算されることがなく、２Ｖａを超えるときは、超えた部分の信号が入力のアナログ信号と相殺するように加減算器で減算される。従って、小信号時に信号を劣化させることがなく、大信号時に振幅を制限して発振を防止できる。
【００４１】
更に、スライサが、２Ｖｂより小さい２Ｖａを上回る信号、及び−２Ｖｂより大きい−２Ｖａを下回る信号を夫々スライスして分離すると共に、増幅器が、分離された信号の振幅を１以上の圧縮比で圧縮するように構成してある。
【００４２】
これにより、入力のアナログ信号の振幅が、２Ｖａを超えるときは、超えた部分の信号が圧縮されて、入力のアナログ信号と部分的に相殺するように加減算器で減算される。従って、振幅が２Ｖａを超えるアナログ信号のうち、超えた部分の信号だけを、クリップに至らないように穏やかに圧縮することができる。
【００４３】
尚、本実施の形態１では、スライサが分離した信号を増幅器で極性反転し、加減算器でアナログ信号Ｘと加算する構成としたが、例えば、前記増幅器で更に極性反転し、減算器でアナログ信号Ｘから減算する構成としてもよい。
【００４４】
また、デルタシグマ変調回路に入力されるアナログ信号Ｘの信号源インピーダンスを無視する構成としたが、該信号源インピーダンスを無視できるものとするために、入力と加減算器Ｋ１及び分離部１との間にローノイズ且つ低歪率のプリアンプを追加した構成としてもよい。
【００４５】
（実施の形態２）
実施の形態２は、実施の形態１でスライサ２２、２３としてダイオードを用いるのに対し、いわゆる理想ダイオードを用いる形態である。
【００４６】
図４は、実施の形態２に係るデルタシグマ変調回路の分離部１ａの接続例を示す回路図である。分離部１ａは、オペアンプＯＰ２及び抵抗ＲＢ１〜ＲＢ４を有する増幅器２０と、オペアンプＯＰ２の非反転入力２１に接続されて該非反転入力２１の信号から所定の正／負レベルを上回る／下回る信号を夫々スライスするスライサ２４、２５とを備える。
【００４７】
スライサ２４は、非反転入力２１にダイオードＤＢ５のアノード及び抵抗ＲＢ７の一端子が接続されてなり、ダイオードＤＢ５のカソード及び抵抗ＲＢ７の他端子は、出力から反転入力に向けて導通するダイオードＤＢ６を有するオペアンプＯＰ３の出力及び反転入力に夫々接続されている。オペアンプＯＰ３の非反転入力は、正電圧（Ｖｃ）を与える基準電源ＲＥＦ５に接続されている。
【００４８】
スライサ２５は、非反転入力２１にダイオードＤＢ７のカソード及び抵抗ＲＢ８の一端子が接続されてなり、ダイオードＤＢ７のアノード及び抵抗ＲＢ８の他端子は、反転入力から出力に向けて導通するダイオードＤＢ８を有するオペアンプＯＰ４の出力及び反転入力に夫々接続されている。オペアンプＯＰ４の非反転入力は、負電圧（−Ｖｃ）を与える基準電源ＲＥＦ６に接続されている。
【００４９】
スライサ２４及び２５は、基準電源ＲＥＦ５及びＲＥＦ６にカソード及びアノードが夫々接続されたいわゆる理想ダイオードを形成し、各理想ダイオードのアノード及びカソードが夫々非反転入力２１に接続された構成となっている。
尚、抵抗ＲＢ７及びＲＢ８の抵抗値は、抵抗ＲＢ１〜ＲＢ４の各抵抗値と比較して、十分に大きい値となるようにしてある。
【００５０】
上述した構成において、非反転入力２１の電圧（Ｖ＋）が基準電源ＲＥＦ５の電圧（Ｖｃ）及び基準電源ＲＥＦ６の電圧（−Ｖｃ）の範囲内にある場合、オペアンプＯＰ３の反転入力には、抵抗ＲＢ７を介してＶｃより低い電圧が与えられるため、オペアンプＯＰ３の出力の電圧は、ＶｃにダイオードＤＢ６の順方向電圧を加えた電圧となる。
【００５１】
Ｖ＋がＶｃを超えた場合、オペアンプＯＰ３の反転入力には、抵抗ＲＢ７を介してＶｃより高い電圧が与えられるため、ダイオードＤＢ５を介して非反転入力２１から電流を吸い込むようにオペアンプＯＰ３の出力の電圧が降下する。これにより、Ｖ＋の上昇が制限される。つまり、スライサ２４は、非反転入力２１の電圧（Ｖ＋）をＶｃでスライスするように動作する。
【００５２】
同様にＶ＋が−Ｖｃを下回った場合、オペアンプＯＰ４の反転入力には、抵抗ＲＢ８を介して−Ｖｃより低い電圧が与えられるため、ダイオードＤＢ７を介して非反転入力２１に電流を流し込むようにオペアンプＯＰ４の出力の電圧が上昇する。これにより、Ｖ＋の下降が制限される。つまり、スライサ２５は、非反転入力２１の電圧（Ｖ＋）を−Ｖｃでスライスするように動作する。
【００５３】
その他、実施の形態１に対応する箇所には同様の符号を付して、その詳細な説明を省略する。
【００５４】
以上のように、本実施の形態２によれば、理想ダイオードを形成するスライサが増幅器の非反転入力の電圧を±Ｖｃでスライスする。
【００５５】
従って、基準電源の電源インピーダンス及びダイオードの特性に影響されることなく、増幅器の非反転入力の電圧をシャープにスライスすることができる。また、スライスする電圧の絶対値を、ダイオードの順方向電圧より小さくすることができる。
【００５６】
（実施の形態３）
実施の形態３は、実施の形態１でスライサ２２、２３としてダイオードを用いるのに対し、コンパレータとアナログスイッチを用いる形態である。
【００５７】
図５は、実施の形態３に係るデルタシグマ変調回路の分離部１ｂの接続例を示す回路図である。分離部１ｂは、オペアンプＯＰ２及び抵抗ＲＢ１〜ＲＢ４を有する増幅器２０と、オペアンプＯＰ２の非反転入力２１に接続されて該非反転入力２１の信号から所定の正／負レベルを上回る／下回る信号を夫々スライスするスライサ２６、２７とを備える。
【００５８】
スライサ２６は、非反転入力２１に、コンパレータＣＰ１の非反転入力と、該コンパレータＣＰ１の出力によってオン／オフされるアナログスイッチＡＳ１の一端子とが接続されてなり、アナログスイッチＡＳ１の他端子は、抵抗ＲＢ９を介して、コンパレータＣＰ１の反転入力及び正電圧（Ｖｃ）を与える基準電源ＲＥＦ７に接続されている。
尚、抵抗ＲＢ９及びＲＢ１０の抵抗値は、抵抗ＲＢ１〜ＲＢ４の各抵抗値と比較して、十分に小さい値となるようにしてある。
【００５９】
スライサ２７は、非反転入力２１に、コンパレータＣＰ２の反転入力と、該コンパレータＣＰ１の出力によってオン／オフされるアナログスイッチＡＳ２の一端子とが接続されてなり、アナログスイッチＡＳ２の他端子は、抵抗ＲＢ１０を介して、コンパレータＣＰ２の非反転入力及び負電圧（−Ｖｃ）を与える基準電源ＲＥＦ８に接続されている。
【００６０】
上述した構成において、非反転入力２１の電圧（Ｖ＋）が基準電源ＲＥＦ７の電圧（Ｖｃ）及び基準電源ＲＥＦ８の電圧（−Ｖｃ）の範囲内にある場合、コンパレータＣＰ１及びＣＰ２の出力は「０」となってＡＳ１及びＡＳ２は何れもオンされない。
【００６１】
Ｖ＋がＶｃを超えた場合、コンパレータＣＰ１の出力が「１」となってＡＳ１がオンされ、非反転入力２１は、抵抗ＲＢ９を介して基準電源ＲＥＦ７に接続される。この場合、抵抗ＲＢ９の抵抗値は、抵抗ＲＢ１及びＲＢ２の抵抗値と比較して十分に小さい値であるため、Ｖ＋の上昇が制限される。つまり、スライサ２６は、非反転入力２１の電圧（Ｖ＋）をＶｃでスライスするように動作する。
【００６２】
同様に、Ｖ＋が−Ｖｃを下回った場合、コンパレータＣＰ２の出力が「１」となってＡＳ２がオンされ、非反転入力２１は、抵抗ＲＢ１０を介して基準電源ＲＥＦ８に接続される。この場合、抵抗ＲＢ１０の抵抗値は、抵抗ＲＢ１及びＲＢ２の抵抗値と比較して十分に小さい値であるため、Ｖ＋の下降が制限される。つまり、スライサ２７は、非反転入力２１の電圧（Ｖ＋）を−Ｖｃでスライスするように動作する。
【００６３】
その他、実施の形態１に対応する箇所には同様の符号を付して、その詳細な説明を省略する。
【００６４】
以上のように、本実施の形態３によれば、アナログスイッチ及び低抵抗の直列回路が増幅器の非反転入力を基準電源に接続する。これにより、前記非反転入力の電圧を±Ｖｃでスライスする。
【００６５】
従って、ダイオードを用いることなく、増幅器の非反転入力の電圧をスライスすることができる。また、スライスする電圧の絶対値を、ダイオードの順方向電圧より小さくすることができる。
【００６６】
（実施の形態４）
実施の形態４は、実施の形態１において、分離部１が分離した信号だけが、加減算器Ｋ１でアナログ信号Ｘと相殺するように減算されるのに対し、分離部が分離した信号を時間積分し、積分値の絶対値の大／小に応じた増幅度で増幅される第２のアナログ信号が、アナログ信号Ｘ全体と部分的に相殺するように減算器で減算される形態である。
【００６７】
図６は、実施の形態４に係るデルタシグマ変調回路の構成を示すブロック図である。図中１ｃは分離部であり、分離部１ｃは、入力のアナログ信号Ｘを所定レベルでスライスして、分離した信号を積分部２に与える。積分部２は、分離部１ｃから与えられた信号を積分して、積分値を増幅部３に与える。増幅部３は、入力のアナログ信号Ｘを、積分部２から与えられた積分値に応じた負の増幅度で増幅し、増幅した第２のアナログ信号を加減算器Ｋ１に与える。加減算器Ｋ１は、入力のアナログ信号Ｘに増幅部３から与えられた第２のアナログ信号を加算すると共に、出力のデジタル信号Ｙを遅延器Ｄ１で単位サンプリング時間だけ遅延させた信号を減算して積分器・乗算器群ＩＡ１に与える。
【００６８】
図７は、分離部１ｃ、積分部２及び増幅部３の接続例を示す回路図である。増幅部３は、加減算器からなる増幅器２０の抵抗ＲＢ１〜ＲＢ４及びオペアンプＯＰ２に夫々対応する抵抗ＲＺ１〜ＲＺ４及びオペアンプＯＰ５を有する増幅器２８を備える。増幅器２８は、一の加算入力に相当する抵抗ＲＺ２の一端子を接地電位に接続してあり、他の加算入力に相当する抵抗ＲＺ１の一端子及び減算入力に相当する抵抗ＲＺ３の一端子に与えられたアナログ信号Ｘを増幅して、加減算器Ｋ１の加算入力１１に与える。
尚、本実施の形態４では、抵抗ＲＺ１〜ＲＺ４の各抵抗値を等しくしてある。
【００６９】
増幅部３は、また、負電圧（−Ｖｄ）を与えるバイアス電源ＧＢ１及び接地電位の間に直列に接続された抵抗ＲＺ５及びＲＺ６と、ゲートが前記抵抗ＲＺ５及びＲＺ６の接続点に接続されたソース接地の電界効果トランジスタＦＥＴ１とからなる電圧制御抵抗器２９とを備える。
【００７０】
分離部１ｃは、入力及びバイアス電源ＧＢ１の間に直列に接続された抵抗ＲＢ２０及びＲＢ２１と、該抵抗ＲＢ２０及びＲＢ２１の接続点にアノードが接続されて所定レベルを超える信号をカソード側へ分離するダイオードＤＢ９とを備える。
尚、抵抗ＲＢ２０及びＲＢ２１の並列抵抗値は、抵抗ＲＺ５及びＲＺ６の並列抵抗値と比較して、十分小さい値となるようにしてある。また、アナログ信号Ｘの振幅が十分に小さいときは、ダイオードＤＢ９が導通することがないように、これらの抵抗値を定めてある。
【００７１】
積分部２は、ダイオードＤＢ９のカソード及び接地電位の間に接続されたコンデンサＣＳ１と、分離部１ｃの抵抗ＲＢ２０及びＲＢ２１とで構成される。
【００７２】
積分部２は、ダイオードＤＢ９を介して分離部１ｃから与えられた信号を、コンデンサＣＳ１の容量値と抵抗ＲＢ２０及びＲＢ２１の並列抵抗値とで定まる時定数で積分し、積分した電圧を増幅部３の電圧制御抵抗器２９に与える。
【００７３】
電圧制御抵抗器２９は、積分部２から与えられた電圧を電界効果トランジスタＦＥＴ１のゲートに与えて、電界効果トランジスタＦＥＴ１のドレイン−ソース間抵抗を電圧制御する。前記電圧は、コンデンサＣＳ１の容量値と抵抗ＲＺ５及びＲＺ６の並列抵抗値とで定まる時定数で、緩やかに放電するようにしてある。
【００７４】
上述した構成において、アナログ信号Ｘの振幅が十分に小さい場合、電界効果トランジスタＦＥＴ１は、−Ｖｄを抵抗ＲＺ６及びＲＺ５で分圧した負のバイアス電圧がゲートに与えられており、ドレイン−ソース間の抵抗が実質的に無限大となっている。このため、増幅器２８は、抵抗ＲＺ１及びＲＺ３を介して与えられたアナログ信号Ｘを、−１及び１の増幅度で夫々増幅する。従って、重ね合わせの定理より、増幅器２８の出力には、如何なる信号も現れない。
【００７５】
アナログ信号Ｘの振幅が所定レベルを超えて増大した場合、超えた分の信号がダイオードＤＢ９でスライスされてコンデンサＣＳ１を充電する。これにより、コンデンサＣＳ１の端子電圧が上昇し、電界効果トランジスタＦＥＴ１のゲート電圧を押し上げるため、ドレイン−ソース間の抵抗値が有限の値となる。従って、オペアンプＯＰ５の非反転入力には、アナログ信号Ｘを抵抗ＲＺ１及びＲＺ２で分圧した信号より小さい振幅の信号が与えられる。この信号の振幅は、電界効果トランジスタＦＥＴ１のゲート電圧が上昇するほど小さくなる。
【００７６】
この場合、増幅器２８は、抵抗ＲＺ１を介して与えられたアナログ信号Ｘを１から０までの増幅度で増幅する。一方、増幅器２８は、抵抗ＲＺ３を介して与えられたアナログ信号Ｘを常に−１の増幅度で増幅する。従って、重ね合わせの定理より、増幅器２８の出力には、アナログ信号Ｘを０から−１までの増幅度で増幅した第２のアナログ信号が現れる。これにより、加減算器Ｋ１では、第２のアナログ信号が、アナログ信号Ｘ全体と部分的に相殺するように加算される。
【００７７】
その他、実施の形態１に対応する箇所には同様の符号を付して、その詳細な説明を省略する。
【００７８】
以上のように、本実施の形態４によれば、抵抗で構成される分圧器及びダイオードが、アナログ信号から所定の振幅を超える信号をスライスして分離し、分離された正の信号を、コンデンサ及び前記抵抗が時間積分する。そして、増幅器が、積分された電圧に応じた負の増幅度でアナログ信号Ｘを増幅して第２のアナログ信号を生成する。更に、加減算器のオペアンプが、アナログ信号Ｘと第２のアナログ信号とを加算する。
【００７９】
これにより、入力のアナログ信号の振幅が所定レベルを超えないときは、第２のアナログ信号の振幅が零であるため、増幅器が増幅した信号は加減算器で加算されることがない。また、入力のアナログ信号の振幅が所定レベルを超えるときは、超えた部分の信号を時間積分した電圧の増大と共に第２のアナログ信号の振幅が増大して、入力のアナログ信号全体と部分的に相殺するように加減算器で減算される。このため、入力されたアナログ信号Ｘ全体の振幅を、所定レベルを超えないように圧縮することができる。
【００８０】
尚、本実施の形態４では、入力のアナログ信号から所定の正レベルを超える信号を分離して時間積分する構成としたが、所定の負レベルを下回る信号を分離して時間積分し、極性反転する構成であってもよい。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施の形態１に係るデルタシグマ変調回路の構成を示すブロック図である。
【図２】分離部及び加減算器の接続例を示す回路図である。
【図３】スライサのスライス特性を模式的に示す説明図である。
【図４】実施の形態２に係るデルタシグマ変調回路の分離部の接続例を示す回路図である。
【図５】実施の形態３に係るデルタシグマ変調回路の分離部の接続例を示す回路図である。
【図６】実施の形態４に係るデルタシグマ変調回路の構成を示すブロック図である。
【図７】分離部、積分部及び増幅部の接続例を示す回路図である。
【図８】従来用いられているデルタシグマ変調器の基本構成を示すブロック図である。
【符号の説明】
【００８２】
Ｋ１、Ｋ５  加減算器
Ｉ１  積分器
Ｄ１  遅延器
Ｑ１  量子化器
ＩＡ１  積分器・乗算器群
Ｘ    アナログ信号
Ｙ    デジタル信号
１、１ａ、１ｂ、１ｃ    分離部
２    積分部
３    増幅部
２０、２８  増幅器
２２〜２７  スライサ
ＯＰ１〜ＯＰ５  オペアンプ
ＣＰ１、ＣＰ２  コンパレータ
ＡＳ１、ＡＳ２  アナログスイッチ
ＤＢ１〜ＤＢ８  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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