(57)【要約】【課題】本発明は、たとえばメモリセルの数が増大し、ワード線の長さが長くなったとしても、動作速度の高速化を図ることができる、半導体記憶装置を提供することを目的とする。【解決手段】本発明に係る半導体記憶装置は、ＳＲＡＭセル１０１とワード線ドライバー１０２とを備えている。さらに、ＳＲＡＭセル１０１において、第一のコンタクト４５，４６を介して、アクセストランジスタＱ５，Ｑ６の第一のボディー領域およびドライバートランジスタの第二のボディー領域と、アクセストランジスタＱ５，Ｑ６のゲート電極とを電気的に接続する。さらに、第二のコンタクト１４８，１８０を介して、ＰＭＯＳトランジスタＱ５１の第三のボディー領域と、ＰＭＯＳトランジスタＱ５１のゲート電極とを電気的に接続する。【選択図】  図１
2009277695.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭセルと、
前記ＳＲＡＭに接続されるワード線と、
前記ワード線を選択レベルに駆動するワード線ドライバーとを、備えており、
前記ＳＲＡＭセルは、
アクセスＭＯＳトランジスタと、
ドライバーＭＯＳトランジスタと、
前記ワード線と前記アクセスＭＯＳトランジスタのゲート電極である第一のゲート電極とを接続する第一のコンタクトとを、備えており、
前記ワード線ドライバーは、
ＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのゲート電極である第二のゲート電極と接続する第二のコンタクトとを、備えており、
前記第一のコンタクトは、
前記アクセスＭＯＳトランジスタのボディー領域である第一のボディー領域および前記ドライバーＭＯＳトランジスタのボディー領域である第二のボディー領域に電気的に接続し、
前記第二のコンタクトは、
前記ＰＭＯＳトランジスタのボディー領域である第三のボディー領域に電気的に接続する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記第一のコンタクトと前記第二のボディー領域との接合は、第一のショットキー接合であり、
前記第二のコンタクトと前記第三のボディー領域との接合は、第二のショットキー接合であり、
前記第一のショットキー接合の順方向は、
前記第二のボディー領域から、前記ワード線に向かう方向であり、
前記第二のショットキー接合の順方向は、
前記第二のゲート電極から、前記第三のボディー領域に向かう方向である、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第二のショットキー接合の逆方向電流値は、
前記第一のショットキー接合の逆方向電流値よりも大きい、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、
シリコン基板、埋め込み酸化膜、およびＳＯＩ層が当該順に積層されたＳＯＩ基板に形成されており、
前記第一のコンタクトおよび前記第二のコンタクトは、
前記埋め込み酸化膜に達しない、前記シリコン基板に形成される部分分離絶縁膜を貫通して、前記第一乃至第三のボディー領域と接続する、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、
シリコン基板、埋め込み酸化膜、およびＳＯＩ層が当該順に積層されたＳＯＩ基板に形成されており、
前記ワード線ドライバーは、
ＮＭＯＳトランジスタを、さらに備えており、
前記ＰＭＯＳトランジスタの活性領域と前記ＮＭＯＳトランジスタの活性領域とは、
前記埋め込み酸化膜に達する、前記シリコン基板に形成される完全分離絶縁膜により、電気的に分離されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第二のゲート電極は、
複数の枝ゲート電極により枝分かれして配設されており、
少なくとも２以上の前記枝ゲート電極の端部同士が、前記第二のコンタクトにより接続されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
ＳＲＡＭセルと、
前記ＳＲＡＭに接続されるワード線と、
前記ワード線を選択レベルに駆動するワード線ドライバーとを、備えており、
前記ワード線ドライバーは、
ＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのゲート電極と接続するコンタクトとを、備えており、
前記コンタクトは、
前記ＰＭＯＳトランジスタのボディー領域に電気的に接続する、
ことを特徴とする半導体記憶装置。
【請求項８】
前記コンタクトと前記ボディー領域との接合は、
ショットキー接合であり、
前記ショットキー接合の順方向は、
前記ゲート電極から、前記ボディー領域に向かう方向である、
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、
シリコン基板、埋め込み酸化膜、およびＳＯＩ層が当該順に積層されたＳＯＩ基板に形成されており、
前記コンタクトは、
前記埋め込み酸化膜に達しない、前記シリコン基板に形成される部分分離絶縁膜を貫通して、前記ボディー領域と接続する、
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、
シリコン基板、埋め込み酸化膜、およびＳＯＩ層が当該順に積層されたＳＯＩ基板に形成されており、
前記ワード線ドライバーは、
ＮＭＯＳトランジスタを、さらに備えており、
前記ＰＭＯＳトランジスタの活性領域と前記ＮＭＯＳトランジスタの活性領域とは、
前記埋め込み酸化膜に達する、前記シリコン基板に形成される完全分離絶縁膜により、電気的に分離されている、
ことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１１】
前記ゲート電極は、
複数の枝ゲート電極により枝分かれして配設されており、
少なくとも２以上の前記枝ゲート電極の端部同士が、前記コンタクトにより接続されている、
ことを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に係る発明であり、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものである。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）において、動作速度の高速化を図る手段として、たとえば、特許文献１が提案されている。
【０００３】
特許文献１に係る技術では、ＳＲＡＭセルのアクセストランジスタのゲート電極の上には、ワード線に接続するコンタクトが形成される。当該コンタクトは、素子分離絶縁膜を突き抜けてＳＯＩ層にまで達する。ドライバートランジスタのボディー領域とアクセストランジスタのボディー領域とは、素子分離絶縁膜下方のＳＯＩ層を介して互いに電気的に接続している。よって、アクセストランジスタは、そのゲート電極とボディー領域との間がコンタクトで接続されたＤＴＭＯＳ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ＭＯＳ）構造となる。また、コンタクトは、さらにドライバートランジスタのボディー領域にも電気的に接続する。
【０００４】
上記のように、特許文献１に係る技術では、アクセストランジスタのボディー領域とドライバートランジスタのボディー領域とは、各々ワード線に接続されている。したがって、データの読み出し時にワード線がハイレベルに遷移したとき、同時に各ボディー領域が上昇する。よって、アクセストランジスタおよびドライバートランジスタのしきい値電流が低下するので、カラム電流が増加し、動作速度の高速化が可能となる。
【０００５】
【特許文献１】特開２００６−４９７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＳＲＡＭメモリセルの増大に伴いワード線の長さが長くなると、ワード線の立ち上がりに時間がかかってしまう。したがって、ビット線の引き抜き速度をいくら速くしても、当該ワード線の立ち上がり時間の遅延により、動作速度の高速化に限界がある。
【０００７】
そこで、本発明は、たとえばメモリセルの数が増大し、ワード線の長さが長くなったとしても、動作速度の高速化を図ることができる、半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る１の実施の形態においては、以下の半導体記憶装置が開示されている。すなわち、ＳＲＡＭセルとワード線ドライバーとを、備えている。さらに、ＳＲＡＭセルにおいて、第一のコンタクトを介して、アクセスＭＯＳトランジスタの第一のボディー領域およびドライバーＭＯＳトランジスタの第二のボディー領域と、アクセスＭＯＳトランジスタのゲート電極と、ワード線とを電気的に接続する。さらに、ワード線ドライバーにおいて、第二のコンタクトを介して、ＰＭＯＳトランジスタの第三のボディー領域とＰＭＯＳトランジスタのゲート電極とを電気的に接続する。
【発明の効果】
【０００９】
上記実施の形態によれば、ＳＲＡＭセルのソフトエラー耐性が向上する。また、ワード線ドライバーにおいて、ボディー領域が電位制御されていない構成と比べて、ワード線の立ち上がり速度を向上させることができる。これにより、ＳＲＡＭセルにおけるデータの読み出し速度を向上させることができる。つまり、ＳＲＡＭセルの数が増大し、ワード線の長さが長くなったとしても、当該ＳＲＡＭセルの動作速度の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１１】
＜実施の形態１＞
図１は、本実施に係る半導体記憶装置の構成を示す回路図である。図１に示すように、当該半導体記憶装置は、ＳＲＡＭのメモリセル（以下、ＳＲＡＭセルと称する）１０１とワード線ドライバー１０２とを有している。
【００１２】
図１に示すように、ＳＲＡＭセル１０１は、以下の構成を有している。
【００１３】
ドライバートランジスタＱ１およびドライバートランジスタＱ２は、駆動用のＮＭＯＳトランジスタ（以下、ドライバーＭＯＳトランジスタと称する）である。ロードトランジスタＱ３およびロードトランジスタＱ４は、負荷用のＰＭＯＳトランジスタ（以下、ロードＭＯＳトランジスタと称する）である。ドライバートランジスタＱ１とロードトランジスタＱ３とにより、１対のインバータを構成している。また、ドライバートランジスタＱ２とロードトランジスタＱ４とにより、１対のインバータを構成してしている。また、前記各インバータは、相互に接続されてフリップフロップ回路を構成している。
【００１４】
アクセストランジスタＱ５およびアクセストランジスタＱ６は、データの転送用のＮＭＯＳトランジスタ（以下、アクセスＭＯＳトランジスタと称する）である。上記フリップフロップ回路とアクセストランジスタＱ５，Ｑ６とによって、ＳＲＡＭセル１０１が構成される。
【００１５】
なお、ワード線ＷＬとアクセストランジスタＱ５，Ｑ６のゲート電極とが、電気的に接続されている。また、ビット線ＢＬとアクセストランジスタＱ５のドレイン電極（またはソース電極）とが、電気的に接続されている。また、ビット線ＢＬ（バー）とアクセストランジスタＱ６のドレイン電極（またはソース電極）とが、電気的に接続されている。また、ドライバートランジスタＱ１，Ｑ２のソース電極は、接地（ＧＮＤ）に接続されている。さらに、ロードトランジスタＱ３，Ｑ４のソース電極は、固定電源（Ｖｄｄ）に接続されている。
【００１６】
さらに、本発明に係るＳＲＡＭセル１０１では、次のような接続関係を有する。
【００１７】
アクセストランジスタＱ５のボディー領域およびドライバートランジスタＱ１のボディー領域が、ワード線ＷＬおよびアクセストランジスタＱ５のゲート電極と電気的に接続されている。また、アクセストランジスタＱ６のボディー領域およびドライバートランジスタＱ２のボディー領域が、ワード線ＷＬおよびアクセストランジスタＱ６のゲート電極と電気的に接続されている。
【００１８】
ここで、アクセストランジスタＱ５，Ｑ６のボディー領域が、第一のボディー領域と把握できる。また、ドライバートランジスタＱ１，Ｑ２のボディー領域が、第二のボディー領域と把握できる。さらに、アクセストランジスタＱ５、Ｑ６のゲート電極が、第一のゲート電極と把握できる。
【００１９】
また、上記ワード線ＷＬを選択レベルに駆動するワード線ドライバー１０２は、以下の構成を有している。
【００２０】
図１に示すように、当該ワードドライバー１０２は、ＣＭＯＳ構造を有している。つまり、固定電源（Ｖｄｄ）と接地（ＧＮＤ）との間に、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）Ｑ５１とＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称する）Ｑ５２とが直列に接続されている。当該ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで、インバータが構成されている。
【００２１】
また、ＰＭＯＳトランジスタＱ５１のゲート電極とＮＭＯＳトランジスタＱ５２のゲート電極とは、電気的に共通接続されている。ここで、前記各ゲート電極には、入力信号ＩＮが印加される。また、ＰＭＯＳトランジスタＱ５１のドレイン電極とＮＭＯＳトランジスタＱ５２のドレイン電極とは、電気的に共通接続されている。そして、前記ドレイン電極の共通接続点には、ワード線ＷＬが接続されている。
【００２２】
また、本発明に係るワード線ドライバー１０２では、ＰＭＯＳトランジスタＱ５１のゲート電極が、ＰＭＯＳトランジスタＱ５１のボディー領域と電気的に接続されている。ここで、ＰＭＯＳトランジスタＱ５１のゲート電極が、第二のゲート電極と把握できる。また、ＰＭＯＳトランジスタＱ５１のボディー領域が、第三のボディー領域であると把握できる。
【００２３】
図２は、ＳＯＩ基板に形成されたＳＲＡＭセル１０１の上面図である。また、図３は、前記と同じＳＯＩ基板に形成されたワード線ドライバー１０２の上面図である。ここで、ＳＯＩ基板は、シリコン基板、埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層、およびシリコン層（ＳＯＩ層）がこの順に積層された積層構造を有している。
【００２４】
まず、図２の構成について説明する。
【００２５】
図２に示すように、ＳＲＡＭセル１０１は、半導体層（ＳＯＩ層）に横方向（ワード線（不図示）の延在方向）に並ぶ、第１Ｐウェル領域、第１Ｎウェル領域および第２Ｐウェル領域を備える。これらのＰウェル領域およびＮウェル領域には、その上面部に形成された素子分離絶縁膜Ｓ１，Ｓ２によって規定された各活性領域２１，２２，２３，２４が形成される。
【００２６】
具体的に、第１Ｐウェル領域に形成されるＮ＋型の活性領域２１とＮウェル領域に形成されるＰ＋型の活性領域２３とは、完全分離絶縁膜（以下、完全分離膜と称する）Ｓ２により分離されている。また、Ｎウェル領域に形成されるＰ＋型の活性領域２３とＮウェル領域に形成されるＰ＋型の活性領域２４とは、部分分離絶縁膜（以下、部分分離膜と称する）Ｓ１により分離されている。また、Ｎウェル領域に形成されるＰ＋型の活性領域２４と第２Ｐウェル領域に形成されるＮ＋型の活性領域２２とは、完全分離膜Ｓ２により分離されている。なお、活性領域２１の図面左側および活性領域２２の図面右側には各々、部分分離膜Ｓ１が形成されている。
【００２７】
ここで、部分分離膜Ｓ１および完全分離膜Ｓ２は、共にＳＯＩ層に形成されている。部分分離膜Ｓ１の底部は、ＢＯＸ層にまで到達していない。他方、完全分離膜Ｓ２の底部は、ＢＯＸ層にまで到達している。
【００２８】
第１Ｐウェル領域の活性領域２１には、ドライバートランジスタＱ１とアクセストランジスタＱ５とが形成される。第２Ｐウェル領域の活性領域２２には、ドライバートランジスタＱ２とアクセストランジスタＱ６とが形成される。Ｎウェル領域の活性領域２３には、ロードトランジスタＱ３が形成される。Ｎウェル領域の活性領域２４には、ロードトランジスタＱ４が形成される。
【００２９】
活性領域２１〜２４上には、それぞれ横方向に延びるゲート電極３１，３２，３３，３４が形成される。ゲート電極３１は、ドライバートランジスタＱ１とロードトランジスタＱ３のゲートとして機能する。ゲート電極３２は、ドライバートランジスタＱ２とロードトランジスタＱ４のゲートとして機能する。ゲート電極（第一のゲート電極と把握できる）３３，３４はそれぞれ、アクセストランジスタＱ５，Ｑ６のゲートとして機能する。このようなレイアウトにすることにより、各活性領域２１〜２４および各ゲート電極３１〜３４は単純な形状となるため、ＳＲＡＭセル１０１の形成面積の縮小化に適している。
【００３０】
ドライバートランジスタＱ１，Ｑ２のソース領域は、それぞれコンタクト３５，３６を介して接地（ＧＮＤ）に接続される。ロードトランジスタＱ３，Ｑ４のソース領域は、それぞれコンタクト３７，３８を介して固定電源（Ｖｄｄ）に接続される。
【００３１】
ゲート電極３１上のコンタクト３９は、ロードトランジスタＱ４のドレイン領域にも達しており、上層配線（不図示）を介して、ドライバートランジスタＱ２のドレイン領域上のコンタクト４０に接続する。同様に、ゲート電極３２上のコンタクト４１は、ロードトランジスタＱ３のドレイン領域にも達しており、上層配線（不図示）を介して、ドライバートランジスタＱ１のドレイン領域上のコンタクト４２に接続する。
【００３２】
アクセストランジスタＱ５のソース／ドレイン領域の一方は、ドライバートランジスタＱ１のドレイン領域に繋がっており、他方はコンタクト４３を介してビット線ＢＬに接続する。同様に、アクセストランジスタＱ６のソース／ドレイン領域の一方は、ドライバートランジスタＱ２のドレイン領域に繋がっており、他方はコンタクト４４を介してビット線ＢＬ（バー）に接続する。
【００３３】
そして、ゲート電極３３は、コンタクト（第一のコンタクトと把握できる）４５を介してワード線ＷＬと電気的に接続する。また、ゲート電極３４は、コンタクト（第一のコンタクトと把握できる）４６を介してワード線ＷＬと電気的に接続する。
【００３４】
さらに、本実施の形態に係るＳＲＡＭセル１０１では、コンタクト４５は、アクセストランジスタＱ５のボディー領域（第一のボディー領域と把握できる）と電気的に接続する。また、当該コンタクト４５は、ドライバートランジスタＱ１のボディー領域（第二のボディー領域と把握できる）にも電気的に接続する。加えて、コンタクト４６は、アクセストランジスタＱ６のボディー領域（第一のボディー領域と把握できる）と電気的に接続する。また、当該コンタクト４６は、ドライバートランジスタＱ２のボディー領域（第二のボディー領域と把握できる）にも電気的に接続する。
【００３５】
ドライバートランジスタＱ１、ロードトランジスタＱ３およびアクセストランジスタＱ５を、組Ａとする。また、ドライバートランジスタＱ２、ロードトランジスタＱ４およびアクセストランジスタＱ６を、組Ｂとする。すると、本実施の形態のＳＲＡＭセル１０１においては、組Ａと組Ｂとが、図２の如く対称にレイアウトされ、さらに、互いに同様の構造を有している。
【００３６】
次に、図３の構成について説明する。
【００３７】
図３に示すように、ワード線ドライバー１０２は、半導体層（ＳＯＩ層）に横方向（ワード線（不図示）の延在方向）に並ぶ、第３Ｐウェル領域、第２Ｎウェル領域および第４Ｐウェル領域を備える。これらのＰウェル領域およびＮウェル領域には、その上面部に形成された素子分離絶縁膜Ｓ１，Ｓ２によって規定された各活性領域１１１，１１２，１１２，１１４が形成される。
【００３８】
具体的に、第３Ｐウェル領域に形成されるＰ＋型の活性領域１１１と第３Ｐウェル領域に形成されるＮ＋型の活性領域１１２とは、部分分離膜Ｓ１により分離されている。また、第３Ｐウェル領域に形成されるＮ＋型の活性領域１１２と第２Ｎウェル領域に形成されるＰ＋型の活性領域１１３とは、完全分離膜Ｓ２により分離されている。また、第２Ｎウェル領域に形成されるＰ＋型の活性領域１１３と第４Ｐウェル領域に形成されるＮ＋型の活性領域１１４とは、部分分離膜Ｓ１と完全分離膜Ｓ２とにより分離されている。
【００３９】
第３Ｐウェル領域の活性領域１１２には、ＮＭＯＳトランジスタＱ５２が形成される。また、第２Ｎウェル領域の活性領域１１３には、ＰＭＯＳトランジスタＱ５１が形成される。
【００４０】
活性領域１１２，１１３上には、それぞれ横方向に延びるゲート電極１３１，１３２が形成される。活性領域１１２上に形成されるゲート電極１３１および活性領域１１３上に形成されるゲート電極（第二のゲート電極と把握できる）１３２は、複数である。電極部１３０から、ゲート電極１３１，１３２は各々、枝分かれして形成されている。当該意味において、各ゲート電極１３１，１３２は、枝ゲート電極と把握できる。当該ゲート電極構成により、電極部１３０を介して、各ゲート電極１３１と各ゲート電極１３２は、等電位となる。なお、ゲート電極１３１は、ＮＭＯＳトランジスタＱ５２のゲートとして機能する。ゲート電極１３２は、ＰＭＯＳトランジスタＱ５１のゲートとして機能する。ここで、電極部１３０には、コンタクト１４７を介して、入力信号ＩＮが入力される。
【００４１】
ＮＭＯＳトランジスタＱ５２のソース領域は、コンタクト１３６，１３７，１３８および点線で輪郭が図示されている上層配線１２１を介して、接地（ＧＮＤ）に接続される。ＰＭＯＳトランジスタＱ５１のソース領域は、コンタクト１４０，１４１，１４２および点線で輪郭が図示されている上層配線１２３を介して、固定電源（Ｖｄｄ）に接続される。
【００４２】
ＮＭＯＳトランジスタＱ５２のドレイン領域は、コンタクト１４３，１４４，１４５，１４６および点線で輪郭が図示されている上層配線１２０を介して、ＰＭＯＳトランジスタＱ５１のドレイン領域に接続される。ここで、コンタクト１４３，１４４は、活性領域１１２上に形成される。また、コンタクト１４５，１４６は、活性領域１１３上に形成される。なお、上層配線１２０は、ワード線ＷＬと接続される。
【００４３】
さらに、本実施の形態に係るワード線ドライバー１０２では、コンタクト（第二のコンタクトと把握できる）１４８は、ＰＭＯＳトランジスタＱ５１のボディー領域（第三のボディー領域と把握できる）と電気的に接続する。ここで、当該コンタクト１４８は、複数（図３では２本）のゲート電極（第二のゲート電極および枝ゲート電極と把握できる）１３２と、電気的に接続している。
【００４４】
図４は、図２に示したＳＲＡＭセル１０１のＡ−Ａ断面に沿った断面構成を示す図である。つまり図４は、ドライバートランジスタＱ１およびアクセストランジスタＱ５の断面図である。
【００４５】
なお、ドライバートランジスタＱ２およびアクセストランジスタＱ６の構成は、当該図４と同じである。また、図３に示したワード線ドライバー１０２のＡ−Ａ断面に沿った断面構成も、以下の点の除いて図４の構成と同じである。つまり、ＳＯＩ層１３に形成される完全分離膜Ｓ２の有無の点および活性領域２１の導電型の点で、両構成は相違する。図３で示したワード線ドライバー１０２のＡ−Ａ断面に沿った断面構成では、図４の完全分離膜Ｓ２の形成箇所は、活性領域１１３が形成される。したがって、以下の説明においては、説明簡略化のため図４の構成についてのみ説明を行う。
【００４６】
上記でも説明したように、また図４からも分かるように、ＳＯＩ基板は、シリコン基板１１、ＢＯＸ層１２、およびＳＯＩ層１３の積層構造である。
【００４７】
ＳＯＩ層１３の表面内には、選択的に部分分離膜Ｓ１および完全分離膜Ｓ２が形成されている。上述したように、部分分離膜Ｓ１の底部は、ＢＯＸ層１２は到達しない。他方、完全分離膜Ｓ２の底部は、ＢＯＸ層１２に到達する。当該部分分離膜Ｓ１および当該完全分離膜Ｓ２によって、活性領域２１が規定される。活性領域２１の上面には、ゲート絶縁膜１５が各々形成されている。各ゲート絶縁膜１５の上には、ゲート電極３１およびゲート電極３３が各々形成される。ゲート電極３１は、ポリシリコン層３１ａおよびシリサイド層３１ｂによる２層構造である。同様に、ゲート電極３３は、ポリシリコン層３３ａおよびシリサイド層３３ｂによる２層構造である。
【００４８】
ゲート電極３１，３３の側面部には、サイドウォール膜ＳＷが形成されている。そして、当該サイドウォール膜ＳＷおよびゲート電極３１，３３を覆うように、シリコン酸化膜１６，１８から成る層間絶縁膜が形成される。さらに、当該層間絶縁膜を貫通して、コンタクト４５が配設される。当該コンタクト４５は、上層のワード線（不図示）に接続する。また、当該コンタクト４５は、部分分離膜Ｓ１をも貫通しており、ゲート電極３３の上面／側面、およびＳＯＩ層１３（活性領域２１）にも接続している。ここで、コンタクト４５は、チタン膜Ｂ１および窒化チタン膜Ｂ２から成るバリヤメタル膜と、タングステンから成る導電膜Ｄ１から構成されている。
【００４９】
活性領域２１において、ゲート電極３１下のＰ型領域は、ドライバートランジスタＱ１のボディー領域である。これに対して、活性領域２１において、ゲート電極３３下のＰ型領域は、アクセストランジスタＱ５のボディー領域である。図４に示すように、ドライバートランジスタＱ１のボディー領域およびアクセストランジスタＱ５のボディー領域は、部分分離膜Ｓ１の下のＳＯＩ層１３（Ｐウェル）を介して、相互に電気的に接続している。
【００５０】
したがって、コンタクト４５は、ゲート電極３３に接続すると共に、アクセストランジスタＱ５のボディー領域とドライバートランジスタＱ１のボディー領域の両方にも電気的に接続することになる。言い換えれば、アクセストランジスタＱ５は、そのゲート電極とボディー領域との間がコンタクト４５で接続された、いわゆるＤＴＭＯＳ構造を有している。そして、当該コンタクト４５は、さらにドライバートランジスタＱ１のボディー領域にも接続している。
【００５１】
図４に示した構成によれば、ワード線ＷＬの電位が高くなるＳＲＡＭセル１０１の駆動時には、ドライバートランジスタＱ１のボディー電位およびアクセストランジスタＱ５のボディー電位も高くなる。したがって、ドライバートランジスタＱ１およびアクセストランジスタＱ５の動作しきい値電圧が下がり、電流駆動能力が向上する。つまり、ドライバートランジスタＱ１とアクセストランジスタＱ５の両方で、ＤＴＭＯＳと同様の効果が得られる。したがって、ＳＲＡＭセル１０１の動作しきい値電圧が下がり、ＳＲＡＭセル１０１の動作速度性能は向上する。
【００５２】
さらに、ワード線ＷＬの電位が０ＶになるＳＲＡＭセル１０１のスタンバイ時は、ドライバートランジスタＱ１のボディー電位およびアクセストランジスタＱ５のボディー電位も０Ｖに固定されることとなる。よって、当該ＳＲＡＭセル１０１のソフトエラー耐性が向上する。これらの効果を得るために形成されるボディー領域へのコンタクトは、コンタクト４５の１つのみである。よって、ドライバートランジスタＱ１およびアクセストランジスタＱ５それぞれにＤＴＭＯＳを適用する場合に比較して、形成面積の増大を抑制することができる。
【００５３】
図示は省略したが、上記の通り、ドライバートランジスタＱ２およびアクセストランジスタＱ６も、図４に示した構成と同様の構成を有している。つまり、図２に示したコンタクト４６は、ワード線ＷＬとゲート電極３４との間を接続すると共に、アクセストランジスタＱ６のボディー領域およびドライバートランジスタＱ２のボディー領域の両方に電気的に接続している。よって、上記した図４に示した構成に起因する効果は、ドライバートランジスタＱ２およびアクセストランジスタＱ６においても得られる。
【００５４】
また、図示は省略したが、ＰＭＯＳトランジスタＱ５１も、上記相違点以外は図４に示した構成と同様の構成を有している。つまり、図３に示したコンタクト１４８は、ゲート電極１３２とＰＭＯＳトランジスタＱ５１のボディー領域との両方に電気的に接続している。よって、ワード線ドライバーの構成において、ＰＭＯＳトランジスタのゲート電極とＰＭＯＳトランジスタのボディー領域とが電気的に接続されない構成（比較例と称する：図５参照）と比較して、次の効果を有する。
【００５５】
従来技術でも説明したように、上記比較例の構成の場合には、ＳＲＡＭセル１０１の増大に伴いワード線ＷＬの長さが長くなると、ワード線ＷＬの立ち上がりに時間がかかってしまう（図６参照）。したがって、ビット線の引き抜き速度をいくら速くしても、当該ワード線ＷＬの立ち上がり時間の遅延により、動作速度の高速化に限界がある（図７参照）。
【００５６】
そこで、本実施の形態に係るワード線ドライバー１０２では、上記のように、ＰＭＯＳトランジスタＱ５１のゲート電極１３２とＰＭＯＳトランジスタＱ５１のボディー領域とが、コンタクト１４８を介して電気的に接続している。ここで、コンタクト４５，４６，１４８は、部分分離膜Ｓ１を介して、各ボディー領域と接続する。
【００５７】
したがって、ワード線ドライバー１０２におけるＰＭＯＳトランジスタＱ５１の駆動能力を向上させることができる。よって、ボディー領域が電位制御されていない上記比較例の構成と比べて、本実施の形態に係るワード線ドライバー１０２は、ワード線ＷＬの立ち上がり速度を向上させることができる（図８参照）。これにより、ＳＲＡＭセル１０１が上記比較例の構成と接続されている場合よりも、本実施の形態の方が、ＳＲＡＭセル１０１におけるデータの読み出し速度を向上させることができる（図９参照）。
【００５８】
つまり、本実施の形態に係る半導体記憶装置（より具体的にワード線ドライバー１０１）を採用する。これにより、ＳＲＡＭセル１０１の数が増大し、当該増加に伴いワード線ＷＬの長さが長くなったとしても、ＳＲＡＭセル１０１の動作速度の高速化を図ることができる。
【００５９】
次に、本実施の形態に係る半導体記憶装置の製造方法について、工程断面図を用いて説明する。ここで、各工程断面図の（Ａ）は、図２に示すＡ−Ａ断面に沿った断面構成である。これに対して、各工程断面図の（Ｂ）は、図２に示すＢ−Ｂ断面に沿った断面構成である。
【００６０】
なお、図２（ＳＲＡＭセル１０１）のＡ−Ａ断面と図３（ワード線ドライバー１０２）のＡ−Ａ断面との相違点は、上記の通りである。また、図２（ＳＲＡＭセル１０１）のＢ−Ｂ断面と図３（ワード線ドライバー１０２）のＢ−Ｂ断面とは、ＳＯＩ層１３のウェル、活性領域等の導電型は異なるものの、形状自体は同様である。したがって、図２のＡ−Ａ断面および図２のＢ−Ｂ断面から、図３のＡ−Ａ断面およびＢ−Ｂ断面の工程も容易に推測できる。
【００６１】
また、図２のＡ−Ａ断面および図２のＢ−Ｂ断面以外の図２，３のその他の構成部分の工程も、後述する図２のＡ−Ａ断面および図２のＢ−Ｂ断面の工程説明から容易に推測できる。よって、以下の説明では、図２のＡ−Ａ断面および図２のＢ−Ｂ断面の構成に着目した各工程の説明を行う。
【００６２】
まず、シリコン基板１１上に、１００〜５００ｎｍ程度の膜厚のＢＯＸ層１２、および５０〜５００ｎｍ程度の膜厚のＳＯＩ層１３を積層したＳＯＩ基板を準備する（図１０参照）。次に、当該ＳＯＩ層１３に対し、Ｐ型ウェルおよびＮ型ウェル形成用の不純物注入を行う。ここで、図２のＡ−Ａ断面および図２のＢ−Ｂ断面では、第１Ｐウェル領域形成のための不純物注入が行われる。次に、ＳＯＩ層１３上に、数十ｎｍ程度の膜厚を有するシリコン酸化膜５１を形成する（図１１参照）。さらに、当該シリコン酸化膜５１上に、数百ｎｍ程度の膜厚を有するシリコン窒化膜５２を形成する（図１１参照）。
【００６３】
次に、シリコン窒化膜５２上に、所定の形状にパターニングされたレジスト５３を形成する。そして、当該レジスト５３をマスクとして使用して、シリコン窒化膜５２、シリコン酸化膜５１およびＳＯＩ層１３をエッチングする（図１２参照）。当該エッチングおいて、ＳＯＩ層１３を完全に除去せず、所定の膜厚のＳＯＩ層１３を残存させる（図１２参照）。すなわち、部分分離膜Ｓ１が形成される領域のＳＯＩ層１３は、完全には除去しない図１２参照）。
【００６４】
レジスト５３を除去した後、図１３の（Ａ）に示すように、ＳＯＩ層１３の一部上およびシリコン窒化膜５２上に、所定の形状にパターニングされたレジスト５３Ａを形成する。そして、当該レジスト５３Ａをマスクとして使用して、シリコン窒化膜５２、ＳＯＩ層１３をエッチングする（図１３参照）。当該エッチングおいて、所定の領域のＳＯＩ層１３を完全に除去する（図１３参照）。すなわち、完全分離膜Ｓ２が形成される領域のＳＯＩ層１３を、完全に除去する（図１３参照）。なお、図２のＢ−Ｂ断面構成内には、完全分離膜Ｓ２が存在しない。したがって、図１３では、Ｂ−Ｂ断面における当該工程図は、省略する。
【００６５】
レジスト５３Ａを除去した後、工程途中のＳＯＩ基板上の全面に、膜厚５００ｎｍ程度のシリコン酸化膜５４を形成する（図１４参照）。次に、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法によりシリコン酸化膜５４の上面を平坦化し、さらにＳＯＩ層１３上のシリコン窒化膜５２およびシリコン酸化膜５１を除去する（図１５参照）。その結果、ＳＯＩ層１３の凹部内に残留したシリコン酸化膜５４が、部分分離膜Ｓ１および完全分離膜Ｓ２となる。さらに、各分離膜Ｓ１，Ｓ２間の領域（ＳＯＩ層１３の凸部）が活性領域２１となる（図１５参照）。
【００６６】
次に、図１５に示した活性領域２１に、トランジスタＱ１，Ｑ５のチャネル領域を形成するためのイオン注入を行う。当然に、他の活性領域２２〜４，１１１〜１１４に対してもトランジスタのチャネル領域形成のためのイオン注入を行う。たとえば、ＮＭＯＳトランジスタを形成する活性領域に対しては、たとえばボロン（Ｂ）を注入エネルギー数十ｋｅＶ、ドーズ量１０13／ｃｍ2程度の条件で注入する。ＰＭＯＳトランジスタを形成する活性領域に対しては、たとえばリン（Ｐ）を注入エネルギー数百ｋｅＶ、ドーズ量１０13／ｃｍ2程度の条件で注入する。
【００６７】
次に、製造途中のＳＯＩ基板上に、熱酸化膜５５およびポリシリコン膜５６を形成する（図１６参照）。そして、熱酸化膜５５およびポリシリコン膜５６をパターニングする。これにより、図１７に示すように、所定の領域の活性領域２１上に、ゲート酸化膜１５とゲート電極（ポリシリコン層）３１ａ，３３ａとの積層体を形成する。図１７では、Ａ−Ａ断面において、二つの前記積層体が形成されており、Ｂ−Ｂ断面では、当該積層体は形成されない。
【００６８】
次に、各トランジスタのＬＤＤを形成するためのイオン注入を行う。ＮＭＯＳトランジスタに対しては、たとえば砒素（Ａｓ）を、注入エネルギー数ｋｅＶ、ドーズ量１０14〜15／ｃｍ2程度の条件で注入する。ＰＭＯＳトランジスタに対しては、ＢＦ２を注入エネルギー数ｋｅＶ、ドーズ量１０14〜15／ｃｍ2程度の条件で注入する。
【００６９】
次に、図１８に示すように、上記積層体（３１ａ，３３ａ，１５）の側面部に、サイドウォール膜ＳＷを形成する。次に、各トランジスタのソース／ドレイン領域を形成するためのイオン注入を行う。ＮＭＯＳトランジスタに対しては、たとえば砒素（Ａｓ）を、注入エネルギー数十ｋｅＶ、ドーズ量１０15／ｃｍ2程度の条件で注入する。ＰＭＯＳトランジスタに対しては、ボロンを注入エネルギー数ｋｅＶ、ドーズ量１０15／ｃｍ2程度の条件で注入する。
【００７０】
次に、図１８に示すように、Ａ−Ａ断面構成のポリシリコン層３３ａ，３１ａの上部およびＢ−Ｂ断面構成の活性領域２１（より具体的には、当該活性領域２１のソース／ドレイン領域）の上部をシリサイド化する。これにより、活性領域２１のソース／ドレイン領域上部にシリサイド層５７が形成される（図１８（Ｂ）参照）。さらに、ポリシリコン層３１ａ，３３ａ上にシリサイド層３１ｂ，３３ｂが形成される（図１８（Ａ）参照）。つまり、ポリシリコン層３１ａ，３３ａとシリサイド層３１ｂ，３３ｂとの２層構造である、ゲート電極３１，３３が形成される。
【００７１】
なお、ソース／ドレイン領域形成のためのイオン注入では、ゲート電極３１，３３がマスクとなる。よって、ＳＯＩ層１３におけるゲート電極３１，３３下方領域にはソース／ドレインが形成されず、その領域はボディー領域になる。
【００７２】
そして、全面にシリコン窒化膜１６を数十ｎｍ形成し、その上にシリコン酸化膜１８を数百ｎｍ程度形成する（図１９参照）。
【００７３】
次に、シリコン酸化膜１８上にコンタクト４２，４５の形成領域上方を開口したレジスト５８を形成する（図２０参照）。そして、当該レジスト５８をマスクとして使用して、シリコン酸化膜１６，１８をエッチングする。なお、シリコン酸化膜１６上にシリコン窒化膜が形成されている場合には、シリコン酸化膜１８のエッチングの際にシリコン窒化膜はエッチングストッパとなる。上記エッチング処理により、図２０に示すように、部分分離膜Ｓ１またはシリサイド膜５７にまで達するコンタクトホール４２ａ，４５ａが、形成される。なお、図２０（Ａ）から分かるように、コンタクトホール４５ａの形成に際して、ゲート電極３３片側面のサイドウォール膜ＳＷも除去される。よって、コンタクトホール４５ａからは、ゲート電極３３の上面の一部と片側面部が露出する。
【００７４】
レジスト５８を除去した後、図２１に示すように、コンタクトホール４２ａを埋め込むことができる、レジスト５９を形成する。つまり、ボディー領域と電気的に接続するコンタクト４５が形成されるコンタクトホール４５ａ以外のコンタクトホール４２ａを、レジスト５９で充填する。
【００７５】
この工程においてレジスト５９のパターンとしては、図５に示した活性領域２１を形成するためのレジスト５３と同じものでもよい。そうすれば、本工程のための特別なフォトマスクを準備する必要がない。図５のレジスト５３は、従来のＳＲＡＭセルの製造でも使用されるものである。したがって、従来のＳＲＡＭセルの製造と同じだけのフォトマスクを準備すればよいことになる。当然前記の場合、レジスト５９は、活性領域２１の上方のシリコン酸化膜１８上にも形成される（図２１（Ａ）参照）。
【００７６】
次に、レジスト５９に対してエッチバック処理を施す。これにより、図２２に示すように、シリコン酸化膜１８上面のレジスト５９を除去する。なお、当該エッチバック処理により、エッチング制御精度に依存して、コンタクトホール４２ａ内のレジスト５９も一部除去され得る。
【００７７】
次に、レジスト５９をマスクとして使用して、コンタクトホール４５ａの底部をさらにエッチングする。つまり、図２２に示したコンタクトホール４５ａの底部から露出している部分分離膜Ｓ１をエッチングする。これにより、図２３に示すように、コンタクトホール４５ａの底面からは、ＳＯＩ層１３（より具体的には、ボディー領域）が露出する。ここで、当該エッチング工程により、シリコン酸化膜１８の上面も若干エッチバックされる。
【００７８】
次に、レジスト５９を除去し、図２４に示すように、再びコンタクトホール４２ａを埋め込むことができる、レジスト６０を形成する。つまり、ボディー領域と電気的に接続するコンタクト４５が形成されるコンタクトホール４５ａ以外のコンタクトホール４２ａを、レジスト６０で充填する。この工程で使用するレジスト６０のパターンとしても、図５のレジスト５３と同じものを使用する。そうすれば、本工程のための特別なフォトマスクを準備する必要はない。
【００７９】
次に、レジスト６０をマスクとして使用して、コンタクトホール４５ａの底部から露出するＳＯＩ層１３に対して、イオン注入処理を行う。当該イオン注入処理は、コンタクト４５とＳＯＩ層１３との間の接続を、ショットキー接合とするためのものである。
【００８０】
ＳＲＡＭセル１０１において、ボディー領域と接続されるコンタクトは、コンタクト４５，４６である。他方、ワード線ドライバー１０２において、ボディー領域と接続されるコンタクトは、コンタクト１４８である。コンタクト４５，４６が配設されるコンタクトホールの底面に対しては、たとえば、ボロンを注入エネルギー数ｋｅＶ、ドーズ量１０10〜15／ｃｍ2の条件で、上記ショットキー接合のためのイオン注入を行う。これに対して、コンタクト１４８が配設されるコンタクトホールの底面に対しては、たとえば、リンまたは砒素を注入エネルギー数十ｋｅＶ、ドーズ量１０10〜15／ｃｍ2の条件で、上記ショットキー接合のためのイオン注入を行う。
【００８１】
次に、レジスト６０を除去し、各コンタクトホール４２ａ，４５ａ内にＴｉ膜Ｂ１とＴｉＮ膜Ｂ２とが当該順に形成されたバリヤメタル膜を形成する。そして、各コンタクトホール４２ａ，４５ａを充填するように、バリヤメタル膜上にタングステン等の導電膜Ｄ１を形成する。これにより、図２５に示すように、コンタクトホール４２ａ，４５ａ内にコンタクト４２，４５が形成される。ここで、レジスト６０をマスクとして使用したイオン注入処理により、コンタクト４５とＳＯＩ層１３（ボディー領域）との間の接続は、ショットキー接合となる。
【００８２】
その後、シリコン酸化膜１８の上に、各コンタクトに接続するビット線、ワード線などの必要な配線およびそれらを覆う層間絶縁膜等を形成する。以上までの工程により、図２のＡ−Ａ断面構成および図２のＢ−Ｂ断面構成を有する、本実施の形態に係る半導体記録装置が形成される。
【００８３】
上記ショットキー接続のためのイオン注入処理（イオン種、注入エネルギー、ドーズ量を例示したイオン注入）により、コンタクト（第一のコンタクト）４５とＳＯＩ層（第一、第二のボディー領域）１３との間での接続は、第一のショットキー接合となる。同様に、コンタクト（第一のコンタクト）４６とＳＯＩ層（第一、第二のボディー領域）１３との間での接続も、第一のショットキー接合となる。また、コンタクト（第二のコンタクト）１４８とＳＯＩ層（第三のボディー領域）１３との間での接続は、第二のショットキー接合となる。
【００８４】
つまり、図２６に示すように、ＰＭＯＳトランジスタＱ５１のゲート電極とＰＭＯＳトランジスタＱ５１の第三のボディー領域との間に、ショットキーダイオードＳＤ１が形成される。これに対して、アクセストランジスタＱ５，Ｑ６のゲート電極とアクセストランジスタＱ５，Ｑ６の第一のボディー領域との間に、ショットキーダイオードＳＤ２が形成される。また、アクセストランジスタＱ５，Ｑ６のゲート電極とドライバートランジスタＱ１，Ｑ２の第二のボディー領域との間に、上記ショットキーダイオードＳＤ２が形成される。
【００８５】
ここで、図２６に示すように、ショットキーダイオードＳＤ２（つまり、第一のショットキー接合）の順方向は、上記第一のボディー領域および第二のボディー領域から、ワード線ＷＬに向かう方向である。これに対して、ショットキーダイオードＳＤ１（つまり、第二のショットキー接合）の順方向は、ＰＭＯＳトランジスタのゲート電極（第二のゲート電極）から、上記第三のボディー領域に向かう方向である。
【００８６】
上記ショットキーダイオードＳＤ１、ＳＤ２が形成されなかったなら、ＳＲＡＭセル１０１側では、上記第二のボディー領域から接地（ＧＮＤ）へ向かってリーク電流が流れてしまう（図２７参照）。これに対して、ワード線ドライバー１０２側では、固定電源（Ｖｄｄ）から第三のボディー領域に向かってリーク電流が流れてしまう（図２７参照）。したがって、上記ショットキーダイオードＳＤ１、ＳＤ２が形成されなかった場合には、当該リーク電流に起因して、半導体記憶装置の消費電力が増大してしまう。
【００８７】
そこで、図２６に示すように、上記ショットキーダイオードＳＤ１、ＳＤ２を各々形成する。つまり、上記ショットキー接合の形成を実現する。これにより、上記各リーク電流が流れることを抑制することができる。つまり、より消費電力の低減を図ることができる半導体記憶装置を提供することができる。
【００８８】
なお、本実施の形態では、コンタクトホール４５ａの底面からＳＯＩ層１３を露出させる際に使用するレジスト５９と、ショットキー接合形成のためのイオン注入の際に使用するレジスト６０とを、それぞれ別個に形成した。しかし、たとえばコンタクトホール４５ａの底面からＳＯＩ層１３を露出させた後、レジスト５９を除去せずに、それをそのままショットキー接合形成のためのイオン注入のマスクとして使用してもよい。それにより、レジスト６０を形成する工程が省略できるので、製造工程が簡略化される。
【００８９】
＜実施の形態２＞
実施の形態１では、図２６に示すように、ドライバートランジスタＱ１，Ｑ２のボディー領域とコンタクト４５，４６との接合は、第一のショットキー接合（ショットキーダイオードＳＤ２）であることに言及した。また、ＰＭＯＳトランジスタＱ５１のボディー領域とコンタクト１４８との接合は、第二のショットキー接合（ショットキーダイオードＳＤ１）であることに言及した。また、第一のショットキー接合の順方向の向きおよび第二のショットキー接合の順方向の向きについても言及した。
【００９０】
本実施の形態では、図２８に示すように、上記ショットキーダイオードＳＤ１の逆方向電流値ＲＩ１は、上記ショットキーダイオードＳＤ２の逆方向電流値ＲＩ２よりも大きい、ことを特徴とする。たとえば、逆方向電流値ＲＩ２は、１×１０-11〜１×１０-6μＡ程度であるのに対して、逆方向電流値ＲＩ１は、当該逆方向電流値ＲＩ２の５倍以上である。
【００９１】
次の例示するイオン注入処理を実施することにより、逆方向電流値ＲＩ１を、逆方向電流値ＲＩ２より大きく設定することができる。
【００９２】
つまり、ウェル濃度を個々に適正に設定する。さらに、実施の形態１で説明したショットキー接合のためのイオン注入処理（イオン種、注入エネルギー、ドーズ量を例示したイオン注入）行う。これらにより、コンタクト４５，４６とＳＯＩ層１３（ボディー領域）と間におけるショットキーバリヤと比較して、コンタクト１４８とＳＯＩ層１３（ボディー領域）との間におけるショットキーバリヤを小さくできる。よって、逆方向電流値ＲＩ１を、逆方向電流値ＲＩ２より大きく設定することができる。
【００９３】
ＳＲＡＭセル１０１形成領域におけるボディー容量と、ワード線ドライバー１０２形成領域におけるボディー容量は、異なり、後者のボディー容量の方が５倍以上大きくなる。したがって、逆方向電流値ＲＩ１を逆方向電流値ＲＩ２と同じにしてしまうと、ワード線ドライバー１０２においてボディーバイアスをほとんどかけることができなくなってしまう。
【００９４】
そこで、本実施の形態では、逆方向電流値ＩＲ１を、逆方向電流値ＩＲ２よりも大きくしている（たとえば、５倍以上大きく設定する）。これにより、ワード線ドライバー１０２におけるボディーバイアスの印加を実現することができる。よって、半導体記憶装置の電流駆動能力を向上させることができる。
【００９５】
なお上記の実施の形態１〜２においては、ＳＲＡＭセルがアクセストランジスタのボディー領域とドライバートランジスタのボディー領域とは、各々ワード線に接続されている場合について説明した。しかし、本発明は当該ＳＲＡＭセルに限定されるものではなく、広く特許文献１の図１の一般的なＳＲＡＭセルに適用することができる。
【００９６】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９７】
＜実施の形態３＞
実施の形態１では、ＳＲＡＭセル１０１を有するＳＯＩ基板に形成されたワード線ドライバー１０２の上面方向から見た一構成例を、図３に示した。本実施の形態では、ＳＯＩ基板に形成されたワード線ドライバー１０２の上面方向から見た他の構成例について説明する。図２９は、ＳＯＩ基板に形成されたワード線ドライバー１０２の構成を示す上面図である。
【００９８】
図２９に示すように、ワード線ドライバー１０２は、半導体層（ＳＯＩ層１３）に横方向（ワード線（不図示）の延在方向）に並ぶ、第３Ｐウェル領域、第２Ｎウェル領域および第４Ｐウェル領域を備える。これらのＰウェル領域およびＮウェル領域には、その上面部に形成された素子分離絶縁膜Ｓ１，Ｓ２によって規定された各活性領域１１１，１１２，１１２，１１４が形成される。
【００９９】
具体的に、第３Ｐウェル領域に形成されるＰ＋型の活性領域１１１と第３Ｐウェル領域に形成されるＮ＋型の活性領域１１２とは、部分分離膜Ｓ１により分離されている。また、第３Ｐウェル領域に形成されるＮ＋型の活性領域１１２と第２Ｎウェル領域に形成されるＰ＋型の活性領域１１３とは、完全分離膜Ｓ２と部分分離膜Ｓ１とにより分離されている。また、第２Ｎウェル領域に形成されるＰ＋型の活性領域１１３と第４Ｐウェル領域に形成されるＮ＋型の活性領域１１４とは、完全分離膜Ｓ２により分離されている。
【０１００】
第３Ｐウェル領域の活性領域１１２には、ＮＭＯＳトランジスタＱ５２が形成される。また、第２Ｎウェル領域の活性領域１１３には、ＰＭＯＳトランジスタＱ５１が形成される。
【０１０１】
活性領域１１２，１１３上には、それぞれ横方向に延びるゲート電極１３１，１３２が形成される。活性領域１１２上に形成されるゲート電極１３１および活性領域１１３上に形成されるゲート電極（第二のゲート電極と把握できる）１３２は、複数である。コンタクト１８０から、ゲート電極１３１，１３２は各々、枝分かれして形成されている。当該意味において、各ゲート電極１３１，１３２は、枝ゲート電極と把握できる。当該ゲート電極構成により、コンタクト１８０を介して、各ゲート電極１３１と各ゲート電極１３２は、等電位となる。なお、ゲート電極１３１は、ＮＭＯＳトランジスタＱ５２のゲートとして機能する。ゲート電極１３２は、ＰＭＯＳトランジスタＱ５１のゲートとして機能する。ここで、コンタクト１８０には、入力信号ＩＮが入力される。
【０１０２】
ＮＭＯＳトランジスタＱ５２のソース領域は、コンタクト１３６，１３７，１３８および点線で輪郭が図示されている上層配線１２１を介して、接地（ＧＮＤ）に接続される。ＰＭＯＳトランジスタＱ５１のソース領域は、コンタクト１４０，１４１，１４２および点線で輪郭が図示されている上層配線１２３を介して、固定電源（Ｖｄｄ）に接続される。
【０１０３】
ＮＭＯＳトランジスタＱ５２のドレイン領域は、コンタクト１４３，１４４，１４５，１４６および点線で輪郭が図示されている上層配線１２０を介して、ＰＭＯＳトランジスタＱ５１のドレイン領域に接続される。ここで、コンタクト１４３，１４４は、活性領域１１２上に形成される。また、コンタクト１４５，１４６は、活性領域１１３上に形成される。なお、上層配線１２０は、ワード線ＷＬと接続される。
【０１０４】
さらに、本実施の形態に係るワード線ドライバー１０２では、コンタクト（第二のコンタクトと把握できる）１８０は、ＰＭＯＳトランジスタＱ５１のボディー領域（第三のボディー領域と把握できる）と電気的に接続する。ここで、当該コンタクト１８０は、複数（図２９では３本）のゲート電極（第二のゲート電極および枝ゲート電極と把握できる）１３２と、電気的に接続している。
【０１０５】
また、当該コンタクト１８０は、部分分離膜Ｓ１を貫通しており、およびＳＯＩ層１３（第三のボディー領域）にも接続している。つまり、コンタクト１８０は、ＰＭＯＳトランジスタＱ５１のゲート電極１３２の一部と電気的に接続すると共に、ＰＭＯＳトランジスタＱ５１のボディー領域とも電気的に接続する。
【０１０６】
図３，２９の構成から分かるように、ワード線ドライバー１０２において、ＰＭＯＳトランジスタＱ５１の活性領域１１３とＮＭＯＳトランジスタＱ５２の活性領域１１２とは、完全分離膜Ｓ２により電気的に分離されている。したがって、ＳＯＩ層１３に発生する寄生容量の低減を図ることができる。
【０１０７】
また、図３，２９の構成から分かるように、ワード線ドライバー１０２において、ＰＭＯＳトランジスタＱ５２のゲート電極は、複数の枝ゲート電極１３２により枝分かれして配設されている。そして、少なくとも２以上の枝ゲート電極１３２の端部同士が、同一のコンタクト１４８，１８０により接続されている。したがって、一の枝ゲート電極１３２にのみコンタクト１４８，１８０が接続されている構成と比較して、上記構成の方が、全ての枝ゲート電極１３２における電位伝播の即応性を向上させることができる。
【図面の簡単な説明】
【０１０８】
【図１】実施の形態１に係る半導体記憶装置の構成例を示す回路図である。
【図２】ＳＯＩ基板に形成されるＳＲＡＭセルの構成を示す図である。
【図３】ＳＯＩ基板に形成されるワード線ドライバーの構成を示す図である。
【図４】ゲート電極とボディー領域とがコンタクトを介して電気的に接続されている様子を示す断面図である。
【図５】ゲート電極とボディー領域とが電気的に接続されていないワード線ドライバーの回路図である。
【図６】ワード線の長さに応じて、ワード線電位の立ち上がり速度が変化する様子を示す図である。
【図７】ワード線の長さに応じて、データの読み出し速度が変化する様子を示す図である。
【図８】ボディー制御の有無に応じて、ワード線電位の立ち上がり速度が変化する様子を示す図である。
【図９】ボディー制御の有無に応じて、データの読み出し速度が変化する様子を示す図である。
【図１０】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１２】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１３】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１４】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１５】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１６】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１８】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図１９】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２０】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２１】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２２】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２３】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２４】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２５】実施の形態１に係る半導体記憶装置の製造方法を説明するための工程断面図である。
【図２６】ゲート電極とボディー領域との間がショットキー接合である場合の、半導体記憶装置の回路図である。
【図２７】リーク電流が流れる様子を示す図である。
【図２８】実施の形態２に係る半導体記憶装置を説明するための回路図である。
【図２９】ＳＯＩ基板に形成されるワード線ドライバーの他の構成を示す図である。
【符号の説明】
【０１０９】
１３  ＳＯＩ層、２１,２２，２３，２４，１１１，１１２，１１３，１１４  活性領域、３３，３４，１３２  ゲート電極、４５，４６，１４８，１８０  コンタクト、１０１  ＳＲＡＭセル、１０２  ワード線ドライバー、Ｑ１，Ｑ２  ドライバートランジスタ、Ｑ３，Ｑ４  ロードトランジスタ、Ｑ５，Ｑ６  アクセストランジスタ、Ｑ５１  ＰＭＯＳトランジスタ、Ｑ５２  ＮＭＯＳトランジスタ、Ｓ１  部分分離膜、Ｓ２  完全分離膜、ＳＤ１，ＳＤ２  ショットキー接合ダイオード、ＲＩ１，ＲＩ２  逆方向電流値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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