(57)【要約】【課題】本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与の製造方法を提供することを目的とする。【解決手段】  本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、
レーザ光を照射することで切断される第２ヒューズと、
前記レーザ光を反射するリフレクタ層とを備え、
前記第１ヒューズ上に絶縁層を介して前記リフレクタ層を積層し、前記リフレクタ層上に絶縁層を介して前記第２ヒューズを積層していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１ヒューズは、ポリシリコンで形成されるポリヒューズと、配線材料で形成される配線ヒューズとを有し、
前記ポリヒューズ上に絶縁層を介して前記配線ヒューズが積層されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記配線ヒューズは絶縁層を介して複数層形成され、且つ隣接する前記配線ヒューズ同士が平面的に重ならない位置に設けられることを特徴とする半導体装置。
【請求項４】
請求項２又は請求項３に記載の半導体装置であって、
絶縁層を介して前記配線ヒューズの上層及び下層に形成される汚染防止層と、
前記配線ヒューズの側面に対し絶縁層を介して形成され、前記汚染防止層と接続して前記配線ヒューズを囲む一対のビア配線とをさらに備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記汚染防止層及び前記ビア配線と前記配線ヒューズとの距離を４００ｎｍ以上確保することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか１つに記載の半導体装置に対して前記第１ヒューズ及び前記第２ヒューズを用いてリペアを行う半導体装置の製造方法であって、
ウエハテストに基づき発見された第１リペア箇所に対して、前記第２ヒューズを用いて救済を行う第１救済ステップと、
前記第１救済ステップで救済されなかった前記第１リペア箇所を前記第１ヒューズを用いて救済を行う第２救済ステップと、
前記第２救済ステップ後に前記半導体装置のアセンブリを行うアセンブルステップとを備える半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記アセンブルステップ後の前記半導体装置に対してテストを行い、当該テストで発見された第２リペア箇所に対して、前記第２救済ステップで未使用の前記第１ヒューズを確認する確認ステップと、
前記確認ステップで未使用と確認された前記第１ヒューズを用いて救済を行う第３救済ステップとを備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記アセンブルステップ後の前記半導体装置に対してテストを行い、当該テストで発見された第２リペア箇所に対して、前記第２救済ステップで使用した前記第１ヒューズとは予め区別された前記第１ヒューズを用いて救済を行う第３救済ステップとを備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至請求項５のいずれか１つに記載の半導体装置に対して、前記第１ヒューズを用いて識別情報を付加することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、複数の異なる種類のヒューズを備える半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置は大容量化しているため、例えばメモリ部を構成する全てのメモリセルを不具合なく製造し、正常に機能させることは難しい。そのため、半導体装置には、不良メモリセルを有するメモリアレイ（列アレイ、行アレイ）を予備のメモリアレイと置換するために冗長回路が設けられており、当該冗長回路との置換にヒューズが用いられる。一般的には、ヒューズを切断することで、不良メモリセルを有するメモリアレイを選択不能とし、予備のメモリアレイが選択可能となる。
【０００３】
ここで、ヒューズにはレーザヒューズと電気ヒューズがある。レーザヒューズは、レーザ光の照射によって導電部を溶断することで情報の書き込みが可能である。これに対し、電気ヒューズは、両端子に高電圧を印加することで容量を絶縁破壊するか、又は、電流を流すことで配線を溶断することで情報の書き込みが可能である。
【０００４】
また、半導体装置において、救済歩留まりを上げるためには冗長回路を増やせば良いが、１つの不良を救済するだけでも数十μｍ2程度の面積が必要であり、ヒューズの占める面積がチップ全体に対して無視できない大きさとなっている。
【０００５】
そこで、特許文献１には、複数のヒューズを上下方向に積層して配置することで、ヒューズの占める面積を小さくすることができる構成が開示されている。
【０００６】
【特許文献１】特開２００６−７３９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、異なる種類の複数のヒューズを積層した場合、特に、レーザヒューズと電気ヒューズとを積層した場合の構成や具体的な救済のフローについては特許文献１に開示されていない。
【０００８】
そこで、本発明は、異なる種類の複数のヒューズを積層した構成や、当該構成に対する具体的な救済及び半導体装置の識別付与を行う製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の１つの実施形態では、所定の電圧値を印加、又は所定の電流値以上を流すことで切断される第１ヒューズと、レーザ光を照射することで切断される第２ヒューズと、レーザ光を反射するリフレクタ層とを備える半導体装置である、さらに、本発明の１つの実施形態に係る半導体装置では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層する。
【発明の効果】
【００１０】
本発明の１つの実施形態では、第１ヒューズ上に絶縁層を介してリフレクタ層を積層し、リフレクタ層上に絶縁層を介して第２ヒューズを積層するので、それぞれのヒューズが適切に機能しつつ、単体のヒューズをそれぞれに配置する場合に比べて効率的にヒューズを配置することができ、ヒューズの占有面積を小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１１】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の断面図である、図１に示す半導体装置では、半導体装置の通常の配線が形成される配線領域と、ヒューズが形成されるヒューズ形成領域とを模式的に表したものである。図１における半導体装置は、下層にＳｉ基板２を備えている。Ｓｉ基板２には素子間分離領域４が形成され、素子間分離領域４により分離された各領域には必要に応じてウェル（図示せず）等が形成されている。図１に示すＳｉ基板２上には、ゲート絶縁膜６を介してゲート電極８が形成されている。Ｓｉ基板２上のゲート電極８の両側には、ゲート絶縁膜６を介してサイドウォール１０が形成されている。Ｓｉ基板２表面付近の、ゲート電極８の両側の部分には、不純物拡散層（ソース/ドレイン及びエクステンション）１２が形成されている。ゲート電極８等を埋め込んで、Ｓｉ基板２上には、ＰＴＥＯＳ膜１４が形成されている。ここで、ＰＴＥＯＳ膜１４は、ＴＥＯＳ（tetra ethyl ortho silicate）を用いて、プラズマ化学気相成長（ｐ−ＣＶＤ）により成膜した膜である。ＰＴＥＯＳ膜１４を貫通して、ゲート電極８やＳｉ基板２表面に接続するコンタクトプラグ１６が形成されている。
【００１２】
一方、図１に示す半導体装置のヒューズ形成領域では、ゲート電極８を利用して、ポリヒューズ２００（２０１〜２０４）がＳｉ基板２上の形成されている。このポリヒューズは、電気ヒューズであって、外部から電圧を印加し、ポリヒューズ材料を溶断することにより、導通状態から開放状態に変化させるものである。
【００１３】
次に、図１に示すＰＴＥＯＳ膜１４からなるコンタクト層上の第１配線層には、バリアメタル２４及びＣｕ２６からなる配線が形成されている。さらに、第１配線層上に積層した第１Ｖｉａ層及び第２配線層には、バリアメタル３８ａ及びＣｕ４０ａからなる配線が形成されている。同様に、図１に示すように第２Ｖｉａ層から第５配線層まで順に積層され、バリアメタル３８ｂ，ｃ，ｄ及びＣｕ４０ｂ，ｃ，ｄからなる配線が形成している。なお、第１配線層から第５配線層までの膜厚は、同じ膜厚であり、第６配線層、第７配線層は、第１配線層から第５配線層と比較して配線膜厚の厚い配線が形成されている。例えば、第１配線層が、１７５ｎｍに対して、３５０ｎｍ程度の膜厚の配線層が形成されている。
【００１４】
また、図１に示す半導体装置では、膜厚の薄い第１配線層から第５配線層を使用して、当該配線層のヒューズ形成領域に電気ヒューズである配線ヒューズ１００が形成されている。配線ヒューズ１００は、第１配線層にバリアメタル２４及びＣｕ２６と同じ材料を用いて形成された配線ヒューズ１０１と、第２配線層にバリアメタル３８ａ及びＣｕ４０ａと同じ材料を用いて形成された配線ヒューズ１０２と、第３配線層にバリアメタル３８ｂ及びＣｕ４０ｂと同じ材料を用いて形成された配線ヒューズ１０３と、第４配線層にバリアメタル３８ｃ及びＣｕ４０ｃと同じ材料を用いて形成された配線ヒューズ１０４と、第５配線層にバリアメタル３８ｄ及びＣｕ４０ｄと同じ材料を用いて形成された配線ヒューズ１０５とで備えている。なお、図１に示すように配線ヒューズ１０１〜１０５は、各層が重ならないように配置されている。また、配線ヒューズは、外部から電圧を印加することにより、構成材料であるバリアメタル及びＣｕを溶断し、導通状態から開放状態に変化させるものである。
【００１５】
次に、第６配線層、第６Ｖｉａ層及び第７配線層のヒューズ形成領域には、跨るようにＣｕリフレクタ層４２が形成されている。具体的に、第６配線層には、配線領域にバリアメタル３８ｅ及びＣｕ４０ｅからなる配線と、同じ材料でヒューズ形成領域に形成したバリアメタル４２ｂ及びＣｕリフレクタ層４２ａとを備える。同様に、第７配線層には、配線領域にバリアメタル３８ｆ及びＣｕ４０ｆからなる配線と、同じ材料でヒューズ形成領域に形成したバリアメタル４２ｅ及びＣｕリフレクタ層４２ｄとを備える。さらに、第６Ｖｉａ層には、Ｃｕリフレクタ層４２ａとＣｕリフレクタ層４２ｄとを接続するためのＣｕリフレクタ接続層４２ｃを形成している。
【００１６】
次に、図１に示す半導体装置では、第７Ｖｉａ層の上に積層した第８配線層の配線領域にバリアメタル３８ｇ及びＣｕ４０ｇからなる配線と、第８配線層のヒューズ形成領域にレーザヒューズ５０とが形成されている。レーザヒューズ５０は、バリアメタル５０ａとＣｕ５０ｂとで構成されている。また、第８配線層は、ＳｉＯＦ膜３６ｅ及びＰＴＥＯＳ膜３６ｆで構成されている。
【００１７】
さらに、ＰＴＥＯＳ膜３６ｆ及びその表面に露出する配線やレーザヒューズ５０上には、ＳｉＣＮ膜５２が形成されている。ＳｉＣＮ膜５２上にはＰＴＥＯＳ膜５４が形成されている。ＰＴＥＯＳ膜５４及びＳｉＣＮ膜５２を貫通して、タングステンプラグ５５が形成されている。配線領域において、ＰＴＥＯＳ膜５４上には、タングステンプラグ５５に接続するＡｌパッド５６が形成されている。Ａｌパッド５６表面の一部にはＴｉＮからなるバリアメタル５８が形成されている。ＰＴＥＯＳ膜５４上には、Ａｌパッド５６を埋め込むためのパッシベーション膜としてＰＴＥＯＳ膜６０及びＳｉＮ膜６２が積層されている。
【００１８】
ＳｉＮ膜６２上には、保護膜としてポリイミド６４が形成されている。Ａｌパッド５６上の領域には、バリアメタル５８、ＰＴＥＯＳ膜６０、ＳｉＮ膜６２、及びポリイミド６４を貫通する開口６６が形成され、開口６６底部にはＡｌパッド５６の表面が露呈している。また、ヒューズ形成領域には、ＰＴＥＯＳ膜５４、ＰＴＥＯＳ膜６０、ＳｉＮ膜６２、及びポリイミド６４を貫通する開口６８が形成されている。そのため、レーザヒューズ５０上にはＳｉＣＮ膜５２の一層のみが形成され、且つ図２に示す開口６８の模式図のように、レーザヒューズ５０とＣｕリフレクタ層４２との位置関係となる。
【００１９】
本実施の形態に係る半導体装置では、図１及び図２に示したように構成されるため、レーザヒューズ５０が多層に積層された配線層の最上層に形成され、当該レーザヒューズ５０上にはＳｉＣＮ膜５２のみが形成されている。
【００２０】
また、レーザヒューズ５０直下の第６、第７配線層には、３層のＣｕリフレクタ層４２（４２ａ，４２ｃ，４２ｄ）を配置することにより、レーザヒューズ５０を切断時の影響を下層に配置した電気ヒューズ（配線ヒューズ及びポリヒューズ）へ及ぶことを防止している。通常、レーザヒューズ５０の切断には、近赤外領域波長のレーザが使用され、この光に対するＣｕの反射率は９９％以上であるため、Ｃｕリフレクタ層４２は、照射された光の大部分を表面で反射する。したがって、Ｃｕリフレクタ層４２を透過して下層に届く光はほとんどなく、レーザヒューズ５０の下層に配置された電気ヒューズである配線ヒューズ１０１〜１０５及びポリヒューズ２０１〜２０４に対して、レーザヒューズ５０の切断時のレーザ光の影響がほとんどない。
【００２１】
なお、本実施の形態では、リフレクタ層として、配線材料と同じ材料であるＣｕを用いたＣｕリフレクタ層４２としたが、本発明はこれに限られず、レーザヒューズ５０の切断時のレーザ光を反射し、下層への影響を軽減できる材料であれば他の材料で構成しても良い。例えば、リフレクタ層をＡｌで構成しても良い。
【００２２】
以上のように、本実施の形態に係る半導体装置では、異なる種類（配線ヒューズ１０１〜１０５、ポリヒューズ２０１〜２０４、レーザヒューズ５０）のヒューズを積層して配置し、且つレーザヒューズ５０と電気ヒューズとの間にリフレクタ層を設けることで、それぞれのヒューズが適切に機能しつつ、単体のヒューズをそれぞれに配置する場合に比べて効率的にヒューズを配置することができ、ヒューズの占有面積を小さくすることが可能となる。
【００２３】
なお、図１に示す半導体装置では、電気ヒューズも配線ヒューズとポリヒューズとが積層される構成を示したが、本発明はこれに限られず、さらに他の構成の電気ヒューズ積層しても良いし、配線ヒューズのみ又はポリヒューズのみの構成でも良い。
【００２４】
（実施の形態２）
本実施の形態に係る半導体装置でも、図１に示すように複数の異なるヒューズが積層される構成と採用しているが、電気ヒューズである配線ヒューズ１００の構成が実施の形態１と異なる。以下、具体的に配線ヒューズ１００の構成について説明するが、他の構成については同じであるので詳細な説明は省略する。
【００２５】
本実施の形態に係る配線ヒューズ１００は、図３に示すように、配線ヒューズ１００を囲むように汚染防止層１１０とビア配線１２０が形成され、配線ヒューズ１００と汚染防止層１１０との距離は、少なくとも４００ｎｍ以上（ファイン層の場合は２層以上）開けている。そのため、配線ヒューズ１００の切断により発生する汚染が、他の配線やヒューズに影響を与えない。
【００２６】
図３では、Ｍ１層からＭ５層に至るファイン層が図示され、Ｍ１層とＭ５層とに汚染防止層１１０が形成され、Ｍ３層に配線ヒューズ１００が形成されている。なお、図３では、説明を簡単にするために配線ヒューズ１００が１つの場合のみについて説明するが、本発明はこれに限られず、図１に示したように複数の配線ヒューズ１００が積層される構成であっても良い。
【００２７】
次に、汚染防止層１１０及びビア配線１２０と、配線ヒューズ１００との距離について具体的に説明する。図４は、Ｍ４層目に汚染防止層１１０を設け、Ｍ３層目の配線ヒューズ１００との距離を２００ｎｍとした場合の断面図を示している。図５は、Ｍ２層目に汚染防止層１１０を設け、Ｍ３層目の配線ヒューズ１００との距離を２００ｎｍとした場合の断面図を示している。なお、図３乃至図５では、ビア配線１２０と配線ヒューズ１００との距離は少なくとも４００ｎｍとなるように構成されている。
【００２８】
そして、図３乃至図５に示した構造の配線ヒューズ１００に対し、切断処理（切断のために所定の電流値以上の電流を印加する処理）前後のヒューズ電流を測定した結果を図６乃至図８にそれぞれ示す。なお、図６乃至図８に示す結果は、図３乃至図５に示した構造の配線ヒューズ１００がそれぞれ１０００個存在し、それぞれの電気ヒューズに対し切断処理前後のヒューズ電流を測定している。そのため、図６乃至図８の横軸は、１〜１０００までのヒューズ番号となっている。
【００２９】
図７に示す結果は、図４に示す構造の配線ヒューズ１００を用いた結果である。図７の結果では、配線ヒューズ１００の切断処理前ヒューズ電流は０．０２Ａ程度流れているが、配線ヒューズ１００の切断処理後、ほとんどのヒューズ電流が１．０Ｅ−０７Ａ又は１．０Ｅ−０８Ａ程度であるが、１．０Ｅ−０４Ａから１．０Ｅ−０６Ａ程度にばらつくものや、１．０Ｅ−０３Ａ以上流れる切断不良のものが含まれる。つまり、図７の結果は、Ｍ４層目の汚染防止層１１０と配線ヒューズ１００との距離が２００ｎｍの場合、配線ヒューズ１００での救済率が低下することを意味している。
【００３０】
同様に、図８に示す結果は、図５に示す構造の配線ヒューズ１００を用いた結果である。図８の結果では、配線ヒューズ１００の切断処理前ヒューズ電流は０．０２Ａ程度流れているが、配線ヒューズ１００の切断処理後、ほとんどのヒューズ電流が１．０Ｅ−０７Ａ程度であるが、１．０Ｅ−０３Ａ以上流れる切断不良が含まれる。つまり、図８に示す結果は、Ｍ２層目の汚染防止層１１０と配線ヒューズ１００との距離が２００ｎｍの場合、配線ヒューズ１００での救済率が低下することを意味している。
【００３１】
一方、図６に示す結果は、図３に示す構造の配線ヒューズ１００を用いた結果である。図６の結果では、配線ヒューズ１００の切断処理前ヒューズ電流は０．０２Ａ程度流れているが、配線ヒューズ１００の切断処理後、ほとんどのヒューズ電流が１．０Ｅ−０８Ａ程度で安定している。つまり、図６に示す結果は、Ｍ１，Ｍ５層目の汚染防止層１１０と配線ヒューズ１００との距離が４００ｎｍの場合、配線ヒューズ１００での救済率が低下しないことを意味している。
【００３２】
図６乃至図８に示す結果から、汚染防止層１１０が配線ヒューズ１００に近接しすぎると、配線ヒューズ１００の切断処理時に生じる熱が汚染防止層１１０を伝って逃げ、切断時配線ヒューズ１００の温度が融点まで達せず切断不良が生じると考えられる。そのため、本実施の形態に係る電気ヒューズでは、印加電流を最小にして安定的に切断するために汚染防止層１１０と配線ヒューズ１００との距離を最低４００ｎｍに保つ必要がある。
【００３３】
配線ヒューズ１００の切断処理時に生じる熱を逃がす観点から考えると、同様にビア配線１２０と配線ヒューズ１００との距離も最低４００ｎｍに保つ必要がある。また、図１のように汚染防止層１１０を備えない構成であっても、同様の理由からＣｕリフレクタ層４２、配線（Ｃｕ４０ａ〜ｄ）やポリヒューズ２０等とも配線ヒューズ１００との距離を最低４００ｎｍに保つ必要がある。
【００３４】
以上のように、本実施の形態に係る配線ヒューズ１００は、上記の構成を採用することで配線ヒューズ１００の救済率の低下を回避することができる。なお、図３等に示す配線層をファイン層で形成する場合は、１層が２００ｎｍ程度であるので、汚染防止層１１０を配線ヒューズ１００から少なくとも２層以上離して形成する必要がある。
【００３５】
（実施の形態３）
次に、上記の実施の形態に係る半導体装置に対して、テスト及びヒューズによる救済を行う半導体装置の製造方法について説明する。
【００３６】
図９に、本実施の形態に係る半導体装置の製造方法のフローチャートを示す。まず、図９に示すステップＳ１では、所定のプロセスを経て製造されたウエハ状の半導体装置に対して、ウエハテストを行う。ステップＳ２では、ステップＳ１で行ったウエハテストの結果に基づき、リペアが必要な箇所をレーザヒューズ（ＬＴヒューズ）で救済する。さらに、本実施の形態に係る半導体装置では、複数の異なるヒューズが積層されているため、ＬＴヒューズのみでは救済できない箇所に対して、電気ヒューズの配線ヒューズ１００やポリヒューズ２００を用いて救済することができる。
【００３７】
図９に示すフローチャートでは、ステップＳ２でのＬＴヒューズ救済で全てのリペア箇所が救済できていれば良品とされ、リペア箇所が残っていればステップＳ３で電気ヒューズを用いて残りのリペア箇所を救済する。従来のＬＴヒューズのみ或いは電気ヒューズのみを１種類搭載した半導体装置では、単層ヒューズ構成のため、一定ヒューズ面積に搭載可能なヒューズ本数は限られていた。そのため、搭載メモリの大容量化及び微細化が進む半導体装置においては、従来のヒューズ構成では救済率が低下することが考えられる。しかし、本実施の形態に係る半導体装置では、異なる層にて重ねて構成された２種類以上のヒューズを搭載しているので、全てのＬＴヒューズを使用しても、救済必要な箇所に対して、異なる層の電気ヒューズで救済して救済率向上させることができる。本実施の形態に係る半導体装置では、異なる層にヒューズを重ねて構成でき、ヒューズ面積を増加させることなくヒューズ本数を増やすことができる。
【００３８】
ステップＳ３の電気ヒューズで残りのリペア箇所を救済できれば良品となるが、当該ステップでも救済できない半導体装置は不良品となる。良品の半導体装置は、さらにステップＳ４でアセンブリされ、ステップＳ５でファイナルテストが実施される。ステップＳ５のファイナルテストで合格した半導体装置のみステップＳ６でモジュール化して、ステップＳ７で出荷される。
【００３９】
以上のように、本実施の形態に係る半導体装置の製造方法では、図９に示すフローチャートで処理されるため、ウエハテストで発見されたリペア箇所を、従来の方法より多くの救済することができる。なお、本実施の形態では、アセンブリ前にヒューズで救済するため、利用するヒューズの種類は電気ヒューズ、ＬＴヒューズの順でも良い。
【００４０】
また、本実施の形態に係る別の半導体装置の製造方法のフローチャートを図１０に示す。図１０に示すフローチャートでも、ステップＳ１で、ウエハ状の半導体装置に対して、ウエハテストを行い、ステップＳ２で、ステップＳ１で行ったウエハテストの結果に基づき、リペアが必要な箇所をＬＴヒューズで救済する。また、図１０に示すフローチャートでも、ステップＳ２でのＬＴヒューズ救済で全てのリペア箇所が救済できていれば良品とされ、リペア箇所が残っていればステップＳ３１で電気ヒューズを用いて残りのリペア箇所を救済する。
【００４１】
図１０に示すフローチャートでは、ステップＳ４のアセンブリを経て、ステップＳ５のファイナルテストで発見されたリペア箇所についても、さらに電気ヒューズによる救済を行う。具体的には、ステップＳ３１で用いた電気ヒューズ以外のヒューズを使用して救済を行うことになる。そのため、ステップＳ３２では、ステップＳ３１で用いた電気ヒューズ以外の未使用電気ヒューズを所定の回路で確認する。なお、当該所定の回路は、電気ヒューズの導通チェックを行うことで未使用電気ヒューズを確認できる。
【００４２】
ステップＳ３１で、未使用電気ヒューズがなければ、当該半導体装置は不良品となり、未使用電気ヒューズがあればステップＳ３３で当該未使用電気ヒューズを用いてパッケージ後の救済を行う。ステップＳ３３での救済が成功すれば良品となるが、失敗すれば不良品となる。
【００４３】
以上のように、本実施の形態に係る別の半導体装置の製造方法では、図１０に示すフローチャートで処理されるため、ファイナルテストで発見されたリペア箇所も救済でき、従来の方法より救済率が高くなる。更に本実施の形態に係る別の半導体装置の製造方法では、ステップＳ２でＬＴヒューズ救済を行ってから、ステップＳ４でアセンブリを行い、ステップＳ３３で未使用電気ヒューズを用いてパッケージ後の救済を行うため、ＬＴヒューズと電気ヒューズを効率的に用いることができる。ＬＴヒューズはアセンブリ後は用いることができないため、電気ヒューズを用いてからＬＴヒューズを用いた場合にはアセンブリ後に使用可能な電気ヒューズが存在せず、ＬＴヒューズが残っていたとしてもアセンブリ後の不良は救済不可能となるが、本実施の形態に係る別の半導体装置の製造方法ではアセンブリ前のウエハテスト後にて初めにＬＴヒューズを用いるために、アセンブリ後に使用可能な電気ヒューズが残る可能性が高くなり、アセンブリ後に電気ヒューズにて半導体装置の救済を行う可能性が高くなる。
【００４４】
さらに、本実施の形態に係る別の半導体装置の製造方法のフローチャートを図１１に示す。図１１に示すフローチャートは、図１０に示すフローチャートと異なり、ステップＳ２のＬＴヒューズ救済後に行う電気ヒューズの救済が、所定の電気ヒューズ（第１電気ヒューズ）のみを用いて救済を行う（ステップＳ３４）。ここで、第１電気ヒューズは、例えば、図１に示す配線ヒューズ１００や配線ヒューズの上２層１０４，１０５などが考えられる。
【００４５】
図１１に示すフローチャートでは、ステップＳ４のアセンブリを経て、ステップＳ５のファイナルテストで発見されたリペア箇所について、ステップＳ３４で用いた第１電気ヒューズとは、予め区別された第２電気ヒューズを用いて救済を行う（ステップＳ３５）。ここで、第２電気ヒューズは、例えば、図１に示すポリヒューズ２００や配線ヒューズの下３層１０１〜１０３などが考えられる。つまり、図１１に示すフローチャートでは、アセンブリ前に使用する第１電気ヒューズとアセンブリ後に使用する第２電気ヒューズとを物理的に区別しておくことで、図１０に示すフローチャートのステップＳ３２のように未使用の電気ヒューズを確認する処理が不要となる。
【００４６】
以上のように、本実施の形態に係る別の半導体装置の製造方法では、図１１に示すフローチャートで処理されるため、ステップＳ３２のように未使用の電気ヒューズを確認する処理が不要となり、処理を簡略化することができる。
【００４７】
さらに、本実施の形態に係る別の半導体装置の製造方法では、電気ヒューズを用いてＢＩＳＴ（Built In Self Test）のセキュリティＩＤ（識別情報）の刻印を行う。つまり、ＬＴヒューズはメモリ救済用に、電気ヒューズはＢＩＳＴのセキュリティＩＤ刻印用に、ヒューズ毎に別々の役割を与える。これは、異なる層にて重ねて構成することで、ヒューズ面積増やすことなく２種類以上のヒューズを備えることで実現可能となる。
【００４８】
図１２に示すフローチャートでも、ステップＳ１で、ウエハ状の半導体装置に対して、ウエハテストを行い、ステップＳ２で、ステップＳ１で行ったウエハテストの結果に基づき、リペアが必要な箇所をＬＴヒューズで救済する。次に、ステップ１０では、電気ヒューズを用いてＢＩＳＴのセキュリティＩＤの刻印を行う。その後、図９に示すフローチャートと同様に、ステップＳ４からステップＳ７の処理を行う。
【００４９】
以上のように、本実施の形態に係る別の半導体装置の製造方法では、複数の種類の異なるヒューズのそれぞれに異なる役割を与えることができ、ＢＩＳＴのセキュリティＩＤ（識別情報）を半導体装置に付与できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１に係る半導体装置の断面図である。
【図２】本発明の実施の形態１に係る半導体装置の開口の平面図である。
【図３】本発明の実施の形態２に係る配線ヒューズ近傍の断面図である。
【図４】本発明の実施の形態２に係る配線ヒューズを説明するための図である。
【図５】本発明の実施の形態２に係る配線ヒューズを説明するための図である。
【図６】本発明の実施の形態２に係る配線ヒューズを説明するための図である。
【図７】本発明の実施の形態２に係る配線ヒューズを説明するための図である。
【図８】本発明の実施の形態２に係る配線ヒューズを説明するための図である。
【図９】本発明の実施の形態３に係る半導体装置の製造方法のフローチャートである。
【図１０】本発明の実施の形態３に係る別の半導体装置の製造方法のフローチャートである。
【図１１】本発明の実施の形態３に係る別の半導体装置の製造方法のフローチャートである。
【図１２】本発明の実施の形態３に係る別の半導体装置の製造方法のフローチャートである。
【符号の説明】
【００５１】
２  Ｓｉ基板、４  素子間分離領域、６  ゲート絶縁膜、８  ゲート電極、１０  サイドウォール、１２  不純物拡散層、１４，３６ｆ，５４，６０  ＰＴＥＯＳ膜、１６  コンタクトプラグ、２４，３８，５０ａ，５８  バリアメタル、２６，４０，５０ｂ  Ｃｕ、３６ｅ  ＳｉＯＦ膜、４２  Ｃｕリフレクタ層、５０  レーザヒューズ、５２  ＳｉＣＮ膜、５６  Ａｌパッド、６２  ＳｉＮ膜、６４  ポリイミド、６６，６８  開口、１００〜１０５  配線ヒューズ、１１０  汚染防止層、１２０  ビア配線、２００〜２０４  ポリヒューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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