(57)【要約】【課題】  チップ面積を低減し書込読出処理を高速にできるワード線駆動回路を提供する。【解決手段】  ノードＮ１の電圧値に応じて電源端子ＶＤ１の正電圧と負電圧供給回路ＰＳの負電圧または接地電圧を選択的にワード線Ｗに印加する第１Ｐ型及び第１Ｎ型ＭＯＳトランジスタ（Ｔｒ）と、バックゲート端子が電源端子ＶＤ２に接続され、ノードＮ１の電圧値を制御する第２Ｐ型及び第２Ｎ型ＭＯＳＴｒを備えたワード線駆動ユニットＵと、制御信号ＳＤＮに応じた電圧を出力するレベルシフタＬＳＮ１と、駆動ユニットＵへの負電圧または接地電圧の供給を制御するために、バックゲート端子が電源端子ＶＤ２に接続され、レベルシフタＬＳＮ１の反転電圧に応じて動作する第３Ｎ型ＭＯＳＴｒと、出力電圧に応じて動作する第４Ｎ型ＭＯＳＴｒと、制御信号ＳＤＢに応じて動作する第５Ｎ型ＭＯＳＴｒとを備え、複数の駆動ユニットＵに共通の負電圧供給回路ＰＳｊとを備える。【選択図】        図１
2009277332.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルからなるメモリセルブロックを１または複数備えたメモリセルアレイの複数のワード線を各別に駆動するワード線駆動回路であって、
前記ワード線毎に各別に設けられ、前記ワード線の夫々に対し所定の負電圧を供給可能に構成されたワード線駆動ユニットの複数と、
少なくとも同一の前記メモリセルブロック内の前記ワード線駆動ユニットに共通して設けられ、前記ワード線駆動ユニットの夫々に対し前記負電圧を供給可能に構成された負電圧供給回路と、を備えて構成され、
前記ワード線駆動ユニットが、
ゲート端子が所定の第１内部ノードに、ソース端子及びバックゲート端子が所定の第１電源端子に、ドレイン端子が前記ワード線に夫々接続された第１Ｐチャネル型ＭＯＳトランジスタと、
ゲート端子が前記第１内部ノードに、ソース端子及びバックゲート端子が所定の第２電源端子に、ドレイン端子が前記ワード線に夫々接続された第１Ｎチャネル型ＭＯＳトランジスタと、
ゲート端子が所定の第３電源端子に、ソース端子及びバックゲート端子が前記第１電源端子に、ドレイン端子が前記第１内部ノードに夫々接続された第２Ｐチャネル型ＭＯＳトランジスタと、
ゲート端子に前記ワード線別の所定の行選択制御信号が入力され、ソース端子が所定の第２内部ノードに、ドレイン端子が前記第１内部ノードに、バックゲート端子が前記第２電源端子に夫々接続された第２Ｎチャネル型ＭＯＳトランジスタと、を備え、
前記負電圧供給回路が、
前記第２電源端子に接続され、所定の第１負電圧制御信号に応じた出力電圧を所定の第３内部ノードに対して出力し、反転電圧を所定の第４内部ノードに対して出力する負電圧レベルシフタと、
ゲート端子が前記第４内部ノードに、ドレイン端子が前記第２内部ノードに、ソース端子及びバックゲート端子が前記第２電源端子に夫々接続された第３Ｎチャネル型ＭＯＳトランジスタと、
ゲート端子が前記第３内部ノードに、ドレイン端子が前記第２内部ノードに、バックゲート端子が前記第２電源端子に、ソース端子が所定の第５内部ノードに夫々接続された第４Ｎチャネル型ＭＯＳトランジスタと、
ゲート端子に所定の第２負電圧制御信号が、ソース端子に接地電圧が夫々入力され、ドレイン端子が前記第５内部ノードに、バックゲート端子が前記第２電源端子に夫々接続された第５Ｎチャネル型ＭＯＳトランジスタと、を備えることを特徴とするワード線駆動回路。
【請求項２】
前記メモリセルブロック単位で前記メモリセルを消去状態にする一括消去処理において、
前記第１電源端子及び前記第３電源端子に接地電圧を印加し、
前記第２電源端子に前記負電圧を印加し、
前記行選択制御信号を電源電圧レベルに設定し、
前記メモリセルアレイを構成する前記メモリセルブロックの内、消去対象の選択メモリセルブロックの前記負電圧供給回路に対し、電源電圧レベルの前記第２負電圧制御信号と、電源電圧レベルの前記第１負電圧制御信号を入力し、前記メモリセルアレイを構成する前記メモリセルブロックの内、消去対象ではない非選択メモリセルブロックの前記負電圧供給回路に対し、電源電圧レベルの前記第２負電圧制御信号と、接地電圧レベルの第１負電圧制御信号を入力することを特徴とする請求項１に記載のワード線駆動回路。
【請求項３】
前記ワード線単位で書き込み対象の前記メモリセルを書き込み状態にする書き込み処理、または、前記ワード線単位で読み出し対象の前記メモリセルの記憶状態を読み出す読み出し処理において、
前記第１電源端子に所定の第１正電圧を印加し、
前記第３電源端子に所定の第２正電圧を印加し、
前記第２電源端子に接地電圧を印加し、
書き込み対象または読み出し対象の前記メモリセルのゲート端子に接続される前記ワード線を駆動する処理対象ワード線駆動ユニットに入力される前記行選択制御信号を電源電圧レベルに設定し、前記処理対象ワード線駆動ユニットを除く前記ワード線駆動ユニットに入力される前記行選択制御信号を接地電圧レベルに設定し、
前記メモリセルアレイを構成する前記メモリセルブロックの内、書き込み対象または読み出し対象の前記メモリセルを含む選択メモリセルブロックの前記負電圧供給回路に対し、電源電圧レベルの前記第２負電圧制御信号を入力し、前記メモリセルアレイを構成する前記メモリセルブロックの内、書き込み対象または読み出し対象の前記メモリセルを含まない非選択メモリセルブロックの前記負電圧供給回路に対し、接地電圧レベルの前記第２負電圧制御信号を入力し、
前記第１負電圧制御信号を電源電圧レベルに設定することを特徴とする請求項１または２に記載のワード線駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のワード線駆動回路、特に、メモリセルブロック単位の一括消去処理を実行する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の不揮発性半導体記憶装置は、一般的に、第１導電型（例えば、Ｎ型）の半導体基板に形成された第１導電型とは異なる第２導電型（例えば、Ｐ型）のウェル領域内に、電荷を蓄積可能な電荷蓄積層と制御ゲートが積層された電気的に書き換え可能なＭＯＳトランジスタ構造のメモリセルを複数備えるメモリセルアレイを備えて構成されている。また、一般的に、メモリセルアレイは、メモリセルが行及び列方向にマトリクス状に配列され、同一行にあるメモリセルの制御ゲートが夫々共通のワード線に接続され、複数のワード線を含んで構成される複数のメモリセルブロックに分割されている。
【０００３】
ところで、このような不揮発性半導体記憶装置で実行される処理には、大きく分けて、書込み処理、読み出し処理及び消去処理の３つの処理がある。
【０００４】
書込み処理は、ビット単位またはワード単位で実行され、書き込み対象のメモリセルの制御ゲートに高い正電圧（例えば、８Ｖ）を、書き込み対象のメモリセルのドレインに高い正電圧（例えば、６Ｖ）を印加して行う。書き込み処理により、書き込み対象のメモリセルは、浮遊ゲートにチャネルホットエレクトロンが注入された書き込み状態になる。
【０００５】
読み出し処理は、ワード単位で実行され、読み出し対象のメモリセルの制御ゲートに高い正電圧（例えば、４Ｖ）を、読み出し対象のメモリセルのドレインに正電圧（例えば、１Ｖ）を印加し、書込み状態のメモリセルの電流値と消去状態のメモリセルの電流値が異なることを利用して、メモリセルに流れる電流をセンスアンプにより検知して行う。
【０００６】
消去処理は、一般的に、メモリセルアレイの面積縮小や消去処理の速度向上を目的として、メモリセルブロック単位での一括消去処理が実行される。一括消去処理には、例えば、消去対象のメモリセルのソースに高い正電圧（例えば、９Ｖ）を、制御ゲートに基準電圧（例えば、接地電圧０Ｖ）を印加し、浮遊ゲートからソース側に電荷を引き抜く方法がある。但し、この方法では、ソース端子に高い正電圧を印加することから、ソース端子の耐圧性を高める必要が生じ、メモリセルの製造工程が複雑になる。
【０００７】
このため、他の一括消去処理として、消去対象のメモリセルが形成されているウェル領域に高い正電圧（例えば、８Ｖ）を、消去対象のメモリセルの制御ゲートに基準電圧（例えば、接地電圧０Ｖ）よりも低い負電圧（例えば、−８Ｖ）を印加し、浮遊ゲートからウェル領域側に電荷を引き抜く方法がある。この場合には、ソース端子に高い正電圧（例えば、８Ｖ）を印加しないため、ソース端子の耐圧性を高める必要が無く、メモリセルの製造工程において、ソース端子の耐圧性を高めるための特別な工程を必要としない。
【０００８】
ところで、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置において、負電圧を用いて一括消去処理を実行する場合には、消去対象のメモリセルの制御ゲートに接続するワード線に、基準電圧（接地電圧０Ｖ）より低い負電圧（例えば、−８Ｖ）を印加するためのワード線駆動回路が必要となる。
【０００９】
負電圧を用いて一括消去処理を実行する不揮発性半導体記憶装置には、例えば、消去対象のメモリセルの制御ゲートに接続するワード線に対し、基準電圧（例えば、接地電圧０Ｖ）より低い負電圧（例えば、−８Ｖ）を印加し、消去対象のメモリセルの制御ゲートが接続されていないワード線に対し、基準電圧を印加するワード線駆動ユニットと、当該ワード線駆動ユニットに対し負電圧を供給する負電圧供給回路と、を備えたワード線駆動回路を備える不揮発性半導体記憶装置がある（例えば、特許文献１参照）。
【００１０】
従来のＮＯＲ型フラッシュＥＥＰＲＯＭにおけるワード線駆動回路について、図２を基に説明する。ここで、図２は、従来のワード線駆動回路及びその周辺回路の概略構成例を示している。
【００１１】
図２に示す不揮発性半導体記憶装置では、メモリセルアレイが、ｎ個のメモリセルブロックＭＢ１〜ＭＢｎを備えて構成されており、メモリセルブロックＭＢｊ（ｊ＝１〜ｎ）の夫々が、ワード線Ｗ１〜Ｗｍを備えている。更に、メモリセルブロックＭＢｊの夫々に対応して、ワード線駆動回路ＤＷｊ’が構築されている。
【００１２】
ワード線駆動回路ＤＷｊ’（ｊ＝１〜ｎ）は、図２に示すように、複数の不揮発性メモリセルからなるメモリセルブロックＭＢｊの複数のワード線Ｗ１〜Ｗｍを各別に駆動するように構成されている。ワード線駆動回路ＤＷｊ’（ｊ＝１〜ｎ）は、ワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’と負電圧供給回路ＰＳｊ’を備えている。ワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’は、メモリセルブロックＭＢｊのワード線Ｗ１〜Ｗｍ毎に各別に設けられ、ワード線Ｗ１〜Ｗｍの夫々に対し所定の負電圧を供給可能に構成されている。負電圧供給回路ＰＳｊ’は、少なくとも同一のメモリセルブロックＭＢｊ内のワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’に共通して設けられ、ワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’の夫々に対し負電圧を供給可能に構成されている。
【００１３】
ワード線駆動ユニットＵｉｊ’は、図２に示すように、ゲート端子が第１内部ノードＮ１に、ソース端子及びバックゲート端子が第１電源端子ＶＤ１に、ドレイン端子がワード線Ｗｉに夫々接続された第１Ｐチャネル型ＭＯＳトランジスタＴＰ１と、ゲート端子が第１内部ノードＮ１に、ソース端子及びバックゲート端子が第２電源端子ＶＤ２に、ドレイン端子がワード線Ｗｉに夫々接続された第１Ｎチャネル型ＭＯＳトランジスタＴＮ１と、ゲート端子が第３電源端子ＶＤ３に、ソース端子及びバックゲート端子が第１電源端子ＶＤ１に、ドレイン端子が第１内部ノードＮ１に夫々接続された第２Ｐチャネル型ＭＯＳトランジスタＴＰ２と、ゲート端子にワード線Ｗｉ別の行選択制御信号ＳＤｉが入力され、ソース端子が第２内部ノードＮ２に、ドレイン端子が第１内部ノードＮ１に夫々接続された第２Ｎチャネル型ＭＯＳトランジスタＴＮ２と、を備えて構成される。
【００１４】
尚、ワード線駆動回路ＤＷｊ’（ｊ＝１〜ｎ）の第２内部ノードＮ２には、Ｎチャネル型ＭＯＳトランジスタＴＮ６のドレイン端子が接続されており、Ｎチャネル型ＭＯＳトランジスタＴＮ６は、ゲート端子にデコード回路（図示せず）から出力されたブロック選択信号ＳＤＢｊが、ソース端子に接地電圧が入力されている。
【００１５】
負電圧供給回路ＰＳｊ’（ｊ＝１〜ｎ）は、図２に示すように、第２電源端子ＶＤ２に接続され、デコード回路から出力された負電圧制御信号ＳＤＮａｊに応じた電圧を第１１内部ノードＮ１１に出力する負電圧レベルシフタＬＳＮ２と、第２電源端子ＶＤ２に接続され、デコード回路から出力された負電圧制御信号ＳＤＮｂｊに応じた電圧を第１２内部ノードＮ１２に出力する負電圧レベルシフタＬＳＮ３と、ゲート端子が第１１内部ノードＮ１１に、ドレイン端子が第１３内部ノードＮ１３に、バックゲート端子が第２電源端子ＶＤ２に夫々接続され、ソース端子に接地電圧が入力されている第７Ｎチャネル型ＭＯＳトランジスタＴＮ７と、ゲート端子が第１２内部ノードＮ１２に、ドレイン端子が第１３内部ノードＮ１３に、ソース端子及びバックゲート端子が第２電源端子ＶＤ２に夫々接続された第８Ｎチャネル型ＭＯＳトランジスタＴＮ８と、を備えている。
【００１６】
ワード線駆動回路ＤＷｊ’（ｊ＝１〜ｎ）は、ワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’を構成する各トランジスタの切り替え制御により、第１電源端子ＶＤ１によって供給される正電圧（例えば、８Ｖ）と、負電圧供給回路ＰＳｊ’によって供給される基準電圧（例えば、接地電圧０Ｖ）または負電圧（例えば、−８Ｖ）の何れか一つをワード線Ｗ１〜Ｗｍに供給する。
【００１７】
【特許文献１】特開５−２８７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
近年、ＮＯＲ型フラッシュＥＥＰＲＯＭ等の半導体記憶装置が搭載される機器の小型化や高機能化が進んでおり、チップ面積の増大を低減できる技術が望まれている。
【００１９】
尚、上記特許文献１に記載の不揮発性半導体記憶装置では、図２に示すように、ワード線駆動回路ＤＷｊ’の負電圧供給回路ＰＳｊ’が、比較的専有面積の大きい負電圧レベルシフタを２つ備えて構成されているため、特に、メモリセルブロック数の多い不揮発性半導体記憶装置では、チップ面積の低減を十分に図ることが困難となっていた。
【００２０】
更に、上記特許文献１に記載の不揮発性半導体記憶装置では、図２に示すように、ワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’夫々の第１Ｎチャネル型ＭＯＳトランジスタＴＮ１のバックゲート端子が第１３内部ノードＮ１３（負電圧供給回路ＰＳｊ’の出力ノード）に接続されているのに対し、負電圧供給回路ＰＳｊ’のＮチャネル型ＭＯＳトランジスタＴＮ７のバックゲート端子及びＮチャネル型ＭＯＳトランジスタＴＮ８のバックゲート端子が、夫々、第２電源端子ＶＤ２（負電圧）に接続されている。このため、ワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’のウェル領域と負電圧供給回路ＰＳｊ’のウェル領域を分離する必要がある。上記特許文献１に記載の不揮発性半導体記憶装置では、ウェル領域を分離するための分離領域を設ける必要があることから、チップ面積の増大の要因となるという問題がある。
【００２１】
また、上記特許文献１に記載の不揮発性半導体記憶装置では、図２に示すように、負電圧供給回路ＰＳｊ’が、ワード線駆動ユニットＵ１ｊ’〜Ｕｍｊ’に対し、Ｎチャネル型ＭＯＳトランジスタＴＮ７及びＮチャネル型ＭＯＳトランジスタＴＮ８を介して負電圧及び接地電圧を供給する構成となっている。読み出し処理及び書き込み処理では比較的処理速度の高速化が求められるため、Ｎチャネル型ＭＯＳトランジスタＴＮ１７の電流能力を高く設定することが望ましい。しかし、Ｎチャネル型ＭＯＳトランジスタは、一般的に、電流能力を高く設定すると占有面積が増大するため、チップ面積の増大の要因となるという問題がある。
【００２２】
本発明は上記の問題に鑑みてなされたものであり、その目的は、装置構成及び製造工程を簡素化し、より効果的にチップ面積の低減を図ることができるワード線駆動回路を提供する点にある。
【課題を解決するための手段】
【００２３】
上記目的を達成するための本発明に係るワード線駆動回路は、複数の不揮発性メモリセルからなるメモリセルブロックを１または複数備えたメモリセルアレイの複数のワード線を各別に駆動するワード線駆動回路であって、前記ワード線毎に各別に設けられ、前記ワード線の夫々に対し所定の負電圧を供給可能に構成されたワード線駆動ユニットの複数と、少なくとも同一の前記メモリセルブロック内の前記ワード線駆動ユニットに共通して設けられ、前記ワード線駆動ユニットの夫々に対し前記負電圧を供給可能に構成された負電圧供給回路と、を備えて構成され、前記ワード線駆動ユニットが、ゲート端子が所定の第１内部ノードに、ソース端子及びバックゲート端子が所定の第１電源端子に、ドレイン端子が前記ワード線に夫々接続された第１Ｐチャネル型ＭＯＳトランジスタと、ゲート端子が前記第１内部ノードに、ソース端子及びバックゲート端子が所定の第２電源端子に、ドレイン端子が前記ワード線に夫々接続された第１Ｎチャネル型ＭＯＳトランジスタと、ゲート端子が所定の第３電源端子に、ソース端子及びバックゲート端子が前記第１電源端子に、ドレイン端子が前記第１内部ノードに夫々接続された第２Ｐチャネル型ＭＯＳトランジスタと、ゲート端子に前記ワード線別の所定の行選択制御信号が入力され、ソース端子が所定の第２内部ノードに、ドレイン端子が前記第１内部ノードに、バックゲート端子が前記第２電源端子に夫々接続された第２Ｎチャネル型ＭＯＳトランジスタと、を備え、前記負電圧供給回路が、前記第２電源端子に接続され、所定の第１負電圧制御信号に応じた出力電圧を所定の第３内部ノードに対して出力し、反転電圧を所定の第４内部ノードに対して出力する負電圧レベルシフタと、ゲート端子が前記第４内部ノードに、ドレイン端子が前記第２内部ノードに、ソース端子及びバックゲート端子が前記第２電源端子に夫々接続された第３Ｎチャネル型ＭＯＳトランジスタと、ゲート端子が前記第３内部ノードに、ドレイン端子が前記第２内部ノードに、バックゲート端子が前記第２電源端子に、ソース端子が所定の第５内部ノードに夫々接続された第４Ｎチャネル型ＭＯＳトランジスタと、ゲート端子に所定の第２負電圧制御信号が、ソース端子に接地電圧が夫々入力され、ドレイン端子が前記第５内部ノードに、バックゲート端子が前記第２電源端子に夫々接続された第５Ｎチャネル型ＭＯＳトランジスタと、を備えることを第１の特徴とする。
【００２４】
上記特徴の本発明に係るワード線駆動回路は、前記メモリセルブロック単位で前記メモリセルを消去状態にする一括消去処理において、前記第１電源端子及び前記第３電源端子に接地電圧を印加し、前記第２電源端子に前記負電圧を印加し、前記行選択制御信号を電源電圧レベルに設定し、前記メモリセルアレイを構成する前記メモリセルブロックの内、消去対象の選択メモリセルブロックの前記負電圧供給回路に対し、電源電圧レベルの前記第２負電圧制御信号と、電源電圧レベルの前記第１負電圧制御信号を入力し、前記メモリセルアレイを構成する前記メモリセルブロックの内、消去対象ではない非選択メモリセルブロックの前記負電圧供給回路に対し、電源電圧レベルの前記第２負電圧制御信号と、接地電圧レベルの第１負電圧制御信号を入力することを第２の特徴とする。
【００２５】
上記何れかの特徴の本発明に係るワード線駆動回路は、前記ワード線単位で書き込み対象の前記メモリセルを書き込み状態にする書き込み処理、または、前記ワード線単位で読み出し対象の前記メモリセルの記憶状態を読み出す読み出し処理において、前記第１電源端子に所定の第１正電圧を印加し、前記第３電源端子に所定の第２正電圧を印加し、前記第２電源端子に接地電圧を印加し、書き込み対象または読み出し対象の前記メモリセルのゲート端子に接続される前記ワード線を駆動する処理対象ワード線駆動ユニットに入力される前記行選択制御信号を電源電圧レベルに設定し、前記処理対象ワード線駆動ユニットを除く前記ワード線駆動ユニットに入力される前記行選択制御信号を接地電圧レベルに設定し、前記メモリセルアレイを構成する前記メモリセルブロックの内、書き込み対象または読み出し対象の前記メモリセルを含む選択メモリセルブロックの前記負電圧供給回路に対し、電源電圧レベルの前記第２負電圧制御信号を入力し、前記メモリセルアレイを構成する前記メモリセルブロックの内、書き込み対象または読み出し対象の前記メモリセルを含まない非選択メモリセルブロックの前記負電圧供給回路に対し、接地電圧レベルの前記第２負電圧制御信号を入力し、前記第１負電圧制御信号を電源電圧レベルに設定することを第３の特徴とする。
【発明の効果】
【００２６】
上記特徴のワード線駆動回路によれば、負電圧供給回路が単一の負電圧レベルシフタを備えて構成されているため、比較的専有面積の大きい負電圧レベルシフタの数を低減でき、効果的にチップ面積の低減を図ることができる。
【００２７】
更に、上記特徴のワード線駆動回路によれば、ワード線駆動ユニットの第１Ｎチャネル型ＭＯＳトランジスタのバックゲート端子及び第２Ｎチャネル型ＭＯＳトランジスタのバックゲート端子、負電圧供給回路の第３Ｎチャネル型ＭＯＳトランジスタのバックゲート端子及び第４Ｎチャネル型ＭＯＳトランジスタのバックゲート端子を、夫々、第２電源端子に接続しているため、ワード線駆動ユニットのウェル領域と負電圧供給回路のウェル領域を分離する必要が無くなる。即ち、ワード線駆動ユニットのウェル領域と負電圧供給回路ウェル領域の間に、分離領域を設ける必要がないため、従来のワード線駆動回路の場合に比べ、レイアウト工程を簡素化でき、チップ面積の低減を図ることができる。
【００２８】
また、上記特徴のワード線駆動回路によれば、ワード線駆動ユニットの第１Ｎチャネル型ＭＯＳトランジスタのソース端子が直接的に負電圧或いは接地電圧を供給する第２電源端子に接続される構成となっているため、負電圧供給回路を構成する第３Ｎチャネル型ＭＯＳトランジスタ及び第４Ｎチャネル型ＭＯＳトランジスタの電流能力を高く設定する必要がない。従って、書き込み処理及び読み出し処理における処理速度を低下させることなく、より効果的にチップ面積の増大を押さえることが可能になる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係るワード線駆動回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００３０】
〈第１実施形態〉
本発明回路の第１実施形態について、図１を基に説明する。
【００３１】
先ず、本発明回路の構成について、図１を基に説明する。ここで、図１は、本実施形態の本発明回路ＤＷｊ（ｊ＝１〜ｎ）を備える不揮発性半導体記憶装置の概略部分構成例を示している。
【００３２】
図１に示す不揮発性半導体記憶装置では、メモリセルアレイが、ｎ個のメモリセルブロックＭＢ１〜ＭＢｎを備えて構成されており、メモリセルブロックＭＢｊ（ｊ＝１〜ｎ）の夫々が、ワード線Ｗ１〜Ｗｍを備えている。更に、メモリセルブロックＭＢｊの夫々に対応して、本発明回路ＤＷｊが構築されている。
【００３３】
本発明回路ＤＷｊ（ｊ＝１〜ｎ）は、夫々、図１に示すように、複数の不揮発性メモリセルからなるメモリセルブロックＭＢｊの複数のワード線Ｗ１〜Ｗｍを各別に駆動するように構成されている。また、本実施形態の本発明回路ＤＷｊ（ｊ＝１〜ｎ）は、ロウデコーダ（図示せず）から、行選択制御信号ＳＤ１〜ＳＤｍ、ブロック選択信号ＳＤＢｊ（第２負電圧制御信号に相当）、及び、第１負電圧制御信号ＳＤＮｊを受け付けるように構成されている。
【００３４】
本発明回路ＤＷｊは、ワード線駆動ユニットＵ１ｊ〜Ｕｍｊ（ｊ＝１〜ｎ）と負電圧供給回路ＰＳｊを備えている。ワード線駆動ユニットＵｉｊ（ｉ＝１〜ｍ）は、ワード線Ｗｉ（ｉ＝１〜ｍ）毎に各別に設けられ、ワード線Ｗｉの夫々に対し所定の負電圧を供給可能に構成されている。負電圧供給回路ＰＳｊは、少なくとも同一のメモリセルブロックＭＢｊ内のワード線駆動ユニットＵ１ｊ〜Ｕｍｊに共通して設けられ、ワード線駆動ユニットＵ１ｊ〜Ｕｍｊの夫々に対し負電圧を供給可能に構成されている。
【００３５】
ワード線駆動ユニットＵｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、ゲート端子が所定の第１内部ノードＮ１に、ソース端子及びバックゲート端子が所定の第１電源端子ＶＤ１に、ドレイン端子がワード線Ｗｉに夫々接続された第１Ｐチャネル型ＭＯＳトランジスタＴＰ１と、ゲート端子が第１内部ノードＮ１に、ソース端子及びバックゲート端子が所定の第２電源端子ＶＤ２に、ドレイン端子がワード線に夫々接続された第１Ｎチャネル型ＭＯＳトランジスタＴＮ１と、ゲート端子が所定の第３電源端子ＶＤ３に、ソース端子及びバックゲート端子が第１電源端子ＶＤ１に、ドレイン端子が第１内部ノードＮ１に夫々接続された第２Ｐチャネル型ＭＯＳトランジスタＴＰ２と、ゲート端子にワード線Ｗｉ別の所定の行選択制御信号ＳＤｉが入力され、ソース端子が所定の第２内部ノードＮ２に、ドレイン端子が第１内部ノードＮ１に、バックゲート端子が第２電源端子ＶＤ２に夫々接続された第２Ｎチャネル型ＭＯＳトランジスタＴＮ２と、を備えて構成されている。
【００３６】
負電圧供給回路ＰＳｊは、第２電源端子ＶＤ２に接続され、第１負電圧制御信号ＳＤＮｊに応じた出力電圧を第３内部ノードＮ３に対して出力し、反転電圧を第４内部ノードＮ４に対して出力する負電圧レベルシフタＬＳＮ１と、ゲート端子が第４内部ノードＮ４に、ドレイン端子が第２内部ノードＮ２に、ソース端子及びバックゲート端子が第２電源端子ＶＤ２に夫々接続された第３Ｎチャネル型ＭＯＳトランジスタＴＮ３と、ゲート端子が第３内部ノードＮ３に、ドレイン端子が第２内部ノードＮ２に、バックゲート端子が第２電源端子ＶＤ２に、ソース端子が第５内部ノードＮ５に夫々接続された第４Ｎチャネル型ＭＯＳトランジスタＴＮ４と、ゲート端子にブロック選択信号ＳＤＢｊが、ソース端子に接地電圧が夫々入力され、ドレイン端子が第５内部ノードＮ５に、バックゲート端子が第２電源端子ＶＤ２に夫々接続された第５Ｎチャネル型ＭＯＳトランジスタＴＮ５を備えて構成されている。
【００３７】
以下、本発明回路ＤＷｊの動作について、図１を基に説明する。
【００３８】
先ず、書き込み処理及び読み出し処理を行う場合について説明する。尚、ここでは、メモリセルアレイを構成するメモリセルブロックＭＢｊ（ｊ＝１〜ｎ）の内、メモリセルブロックＭＢ１が処理対象の選択メモリセルブロックであり、ワード線Ｗ１に処理対象のメモリセルが接続されている場合を想定して説明する。
【００３９】
本発明回路ＤＷｊは、書き込み処理及び読み出し処理時、処理対象のメモリセルブロックＭＢ１の選択ワード線Ｗ１に対し第１正電圧（例えば、書き込み処理では８Ｖ、読み出し処理では４Ｖ）を、非選択ワード線Ｗｈ（ｈ＝２〜ｍ）に対し接地電圧を印加する。
【００４０】
より詳細には、書き込み処理では、第１電源端子ＶＤ１に第１正電圧（例えば、８Ｖ）を、第３電源端子ＶＤ３に第２正電圧（例えば、５Ｖ）を、第２電源端子ＶＤ２に接地電圧を夫々印加する。また、読み出し処理では、第１電源端子ＶＤ１に第１正電圧（例えば、４Ｖ）を、第３電源端子ＶＤ３に第２正電圧（例えば、２Ｖ）を、第２電源端子ＶＤ２に接地電圧を夫々印加する。
【００４１】
更に、選択メモリセルブロックＭＢ１の選択ワード線Ｗ１を駆動するワード線駆動ユニットＵ１１に入力される行選択制御信号ＳＤ１を電源電圧レベル（Ｈレベル）に設定し、非選択ワード線Ｗｈ（ｈ＝２〜ｍ）を駆動するワード線駆動ユニットＵｈ１に入力される行選択制御信号ＳＤｈを接地電圧レベル（Ｌレベル）に設定する。また、選択メモリセルブロックＭＢ１の負電圧供給回路ＰＳ１に対し、電源電圧レベル（Ｈレベル）のブロック選択信号ＳＤＢ１を入力し、非選択メモリセルブロックＭＢｋ（ｋ＝２〜ｎ）の負電圧供給回路ＰＳｋに対し、接地電圧レベル（Ｌレベル）のブロック選択信号ＳＤＢｋを入力する。
【００４２】
本実施形態では、負電圧供給回路ＰＳｊ（ｊ＝１〜ｎ）に対し、電源電圧レベル（Ｈレベル）の第１負電圧制御信号ＳＤＮｊを入力する。
【００４３】
選択メモリセルブロックＭＢ１の負電圧供給回路ＰＳ１では、Ｈレベルの第１負電圧制御信号ＳＤＮｊが入力されることにより、第３内部ノードＮ３がＨレベルとなり、第４Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＮ状態となる。更に、Ｈレベルのブロック選択信号ＳＤＢｊが入力されることにより、第５Ｎチャネル型ＭＯＳトランジスタＴＮ５がＯＮ状態となる。これにより、第４Ｎチャネル型ＭＯＳトランジスタＴＮ４と第５Ｎチャネル型ＭＯＳトランジスタＴＮ５を介して、第２内部ノードＮ２に接地電圧が印加される。また、第１電源端子ＶＤ１に第１正電圧（書き込み処理時の場合、例えば、８Ｖ）を、第３電源端子ＶＤ３に第２正電圧（書き込み処理時の場合、例えば、５Ｖ）を印加するので、第２Ｐチャネル型ＭＯＳトランジスタＴＰ２が高抵抗となる。
【００４４】
ここで、選択メモリセルブロックＭＢ１の選択ワード線１を駆動するワード線駆動ユニットＵ１１では、行選択制御信号ＳＤ１が電源電圧レベル（Ｈレベル）であることから、第２Ｎチャネル型ＭＯＳトランジスタＴＮ２がＯＮ状態となる。これにより、第１内部ノードＮ１と第２内部ノードが電気的に接続され、第１内部ノードＮ１の電圧が接地電圧レベルになる。ワード線駆動ユニットＵ１１の第１内部ノードＮ１の電圧が接地電圧となることにより、第１Ｐチャネル型ＭＯＳトランジスタＴＰ１のゲート端子に接地電圧が印加され、ＯＮ状態となる。
【００４５】
以上より、選択メモリセルブロックＭＢ１の選択ワード線Ｗ１には、第１Ｐチャネル型ＭＯＳトランジスタＴＰ１を介して第１正電圧（書き込み処理時の場合、例えば、８Ｖ）が印加され、書き込み処理及び読み出し処理が可能になる。
【００４６】
これに対し、選択メモリセルブロックＭＢ１の非選択ワード線ｌ（ｌ＝２〜ｍ）を駆動するワード線駆動ユニットＵｌ１では、行選択制御信号ＳＤｌが接地電圧レベル（Ｌレベル）であることから、第２Ｎチャネル型ＭＯＳトランジスタＴＮ２がＯＦＦ状態となる。これにより、ワード線駆動ユニットＵｌ１の第２Ｐチャネル型ＭＯＳトランジスタＴＰ２は、ゲート端子に第２正電圧（書き込み処理時の場合、例えば、５Ｖ）が、ドレイン端子に第１電源端子ＶＤ１からの第１正電圧（書き込み処理時の場合、例えば、８Ｖ）が、ソース端子に接地電圧が夫々印加されて、ＯＮ状態となる。第２Ｐチャネル型ＭＯＳトランジスタＴＰ２がＯＮ状態となることにより、ワード線駆動ユニットＵｌ１の第１内部ノードＮ１に、第１電源端子ＶＤ１からの第１正電圧（書き込み処理時の場合、例えば、８Ｖ）が印加され、第１Ｎチャネル型ＭＯＳトランジスタＴＮ１がＯＮ状態となる。
【００４７】
以上より、選択メモリセルブロックＭＢ１の非選択ワード線ｌ（ｌ＝２〜ｍ）には、第１Ｎチャネル型ＭＯＳトランジスタＴＮ１を介して、第２電源端子ＶＤ２からの接地電圧が印加され、書き込み処理及び読み出し処理は行われない。
【００４８】
また、非選択メモリセルブロックＭＢｋ（ｋ＝２〜ｎ）では、Ｈレベルの第１負電圧制御信号ＳＤＮｋが入力されることにより、負電圧供給回路ＰＳｋの第３Ｎチャネル型ＭＯＳトランジスタＴＮ３がＯＦＦ状態となり、第４Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＮ状態となる。更に、Ｌレベルのブロック選択信号ＳＤＢｋが入力されることにより、負電圧供給回路ＰＳｋの第５Ｎチャネル型ＭＯＳトランジスタＴＮ５がＯＦＦ状態となる。また、ワード線駆動ユニットＵ１ｋの第１内部ノードＮ１は、第２Ｐチャネル型ＭＯＳトランジスタＴＰ２を介して第１正電圧（書き込み処理時の場合、例えば、８Ｖ）が印加される。従って、非選択メモリセルブロックＭＢｋの第２内部ノードＮ２は、ワード線駆動ユニットＵ１ｋの第２Ｎチャネル型ＭＯＳトランジスタＴＮ２を介して、第１正電圧（書き込み処理時の場合、例えば、８Ｖ）が印加される。
【００４９】
以上より、非選択メモリセルブロックＭＢｋでは、ワード線Ｗｉ（ｉ＝１〜ｍ）に、ワード線駆動ユニットＵｉｋ（ｉ＝１〜ｍ、ｋ＝２〜ｎ）の第１Ｎチャネル型ＭＯＳトランジスタＴＮ１を介して、第２電源端子ＶＤ２からの接地電圧が印加されることとなり、書き込み処理及び読み出し処理は行われない。
【００５０】
上述したように、本発明回路ＤＷｊ（ｊ＝１〜ｎ）では、メモリセルブロックＭＢｊのワード線Ｗｉ（ｉ＝１〜ｍ）を駆動するワード線駆動ユニットＵｉｊに入力する行選択制御信号ＳＤｉの論理値のみで、選択・非選択を設定することができる。即ち、本発明回路ＤＷｊ（ｊ＝１〜ｎ）では、選択・非選択の設定に比較的時間のかかる負電圧レベルシフタＬＳＮ１を動作させることなく、比較的高速に選択・非選択の設定が行える行選択制御信号ＳＤｉの論理値を遷移させることによりワード線Ｗｉの選択・非選択の設定を行うので、ワード線Ｗｉの選択・非選択の設定を高速にすることが可能になる。これにより、書き込み処理及び読み出し処理に係る時間を短縮可能になる。
【００５１】
次に、メモリセルブロックＭＢｊ単位でメモリセルを消去状態にする一括消去処理を行う場合について説明する。尚、ここでは、上記第１実施形態と同様に、メモリセルアレイを構成するメモリセルブロックＭＢ１〜ＭＢｎの内、メモリセルブロックＭＢ１が消去対象の選択メモリセルブロックである場合を想定して説明する。
【００５２】
本発明回路ＤＷｊは、一括消去処理時、消去対象のメモリセルブロックＭＢ１のワード線Ｗ１〜Ｗｍに対し所定の負電圧（例えば、−８Ｖ）を、消去対象ではないメモリセルブロックＭＢｋ（ｋ＝２〜ｎ）のワード線Ｗ１〜Ｗｍに基準電圧（例えば、接地電圧０Ｖ）を印加する。
【００５３】
より詳細には、第１電源端子ＶＤ１及び第３電源端子ＶＤ３に接地電圧を、第２電源端子ＶＤ２に負電圧（例えば、−８Ｖ）を印加する。更に、ワード線駆動ユニットＵｉ１（ｉ＝１〜ｍ）に入力する行選択制御信号ＳＤｉを電源電圧レベル（Ｈレベル）に設定する。選択メモリセルブロックＭＢ１の負電圧供給回路ＰＳ１には、電源電圧レベル（Ｈレベル）のブロック選択信号ＳＤＢ１と、電源電圧レベル（Ｈレベル）の第１負電圧制御信号ＳＤＮ１が入力される。また、非選択メモリセルブロックＭＢｋ（ｋ＝２〜ｎ）の負電圧供給回路ＰＳｋには、接地電圧レベル（Ｌレベル）のブロック選択信号ＳＤＢｋと、接地電圧レベル（Ｌレベル）の第１負電圧制御信号ＳＤＮｋが入力される。
【００５４】
選択メモリセルブロックＭＢ１では、電源電圧レベル（Ｈレベル）の第１負電圧制御信号ＳＤＮ１が入力されることにより、負電圧レベルシフタＬＳＮ１の出力電圧が正電圧となって、第３内部ノードＮ３がＨレベルとなり、第４Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＮ状態となる。また、電源電圧レベル（Ｈレベル）のブロック選択信号ＳＤＢ１が入力されることにより、第５Ｎチャネル型ＭＯＳトランジスタＴＮ５がＯＮ状態となり、ワード線駆動回路ＤＷ１の第２内部ノードＮ２が接地電圧レベルとなる。
【００５５】
更に、行選択制御信号ＳＤｉ（ｉ＝１〜ｍ）がＨレベルであることから、ワード線駆動ユニットＵｉ１の第１内部ノードＮ１の電圧が接地電圧となる。これにより、ワード線駆動ユニットＵｉ１の第１Ｐチャネル型ＭＯＳトランジスタＴＰ１が、ゲート端子及びソース端子に接地電圧が印加されてＯＦＦ状態となり、第１Ｎチャネル型ＭＯＳトランジスタＴＮ１が、ゲート端子に接地電圧が、ソース端子に負電圧が印加されてＯＮ状態となり、選択メモリセルブロックＭＢ１のワード線Ｗ１〜Ｗｍに負電圧が印加される。このように動作させることにより、負電圧を用いた一括消去処理が可能になる。
【００５６】
非選択メモリセルブロックＭＢｋ（ｋ＝２〜ｎ）では、接地電圧レベル（Ｌレベル）の第１負電圧制御信号ＳＤＮｋが入力されることにより、負電圧供給回路ＰＳｋの負電圧レベルシフタＬＳＮ１の出力電圧が負電圧となって、第３内部ノードＮ３に負電圧が、第４内部ノードＮ４に電源電圧が印加される。これにより、負電圧供給回路ＰＳｋの第３Ｎチャネル型ＭＯＳトランジスタＴＮ３がＯＮ状態になり、第２内部ノードＮ２に負電圧が印加される。また、第４Ｎチャネル型ＭＯＳトランジスタＴＮ４のゲート端子及びドレイン端子に負電圧が印加され、第４Ｎチャネル型ＭＯＳトランジスタＴＮ４がＯＦＦ状態となる。
【００５７】
更に、行選択制御信号ＳＤｉ（１〜ｍ）がＨレベルであることから、ワード線駆動ユニットＵｉｋの第１内部ノードＮ１の電圧が負電圧となる。これにより、ワード線駆動ユニットＵｉｋの第１Ｐチャネル型ＭＯＳトランジスタＴＰ１が、ゲート端子に第２内部ノードＮ２からの負電圧が、ソース端子に第１電源端子ＶＤ１からの接地電圧が印加されてＯＮ状態となり、第１Ｎチャネル型ＭＯＳトランジスタＴＮ１が、ゲート端子及びソース端子に負電圧が印加されてＯＦＦ状態となり、非選択メモリセルブロックＭＢｋ（ｋ＝２〜ｎ）のワード線Ｗ１〜Ｗｍに接地電圧が印加される。従って、非選択メモリセルブロックＭＢｋでは、メモリセルが消去されることはない。
【図面の簡単な説明】
【００５８】
【図１】本発明に係るワード線駆動回路及びその周辺回路の概略部分構成例を示す概略部分ブロック図
【図２】従来技術に係るワード線駆動回路の第１実施形態における概略構成例を示す概略部分ブロック図
【符号の説明】
【００５９】
ＤＷ      本発明に係るワード線駆動回路
Ｕ        ワード線駆動ユニット
ＴＰ１    第１Ｐチャネル型ＭＯＳトランジスタ
ＴＰ２    第２Ｐチャネル型ＭＯＳトランジスタ
ＴＮ１    第１Ｎチャネル型ＭＯＳトランジスタ
ＴＮ２    第２Ｎチャネル型ＭＯＳトランジスタ
ＰＳ      負電圧供給回路
Ｎ１      第１内部ノード
Ｎ２      第２内部ノード
Ｎ３      第３内部ノード
Ｎ４      第４内部ノード
Ｎ５      第５内部ノード
Ｎ１１    第１１内部ノード
Ｎ１２    第１２内部ノード
Ｎ１３    第１３内部ノード
ＳＤ      行選択制御信号
ＳＤＢ    ブロック選択信号（第２負電圧制御信号）
ＳＤＮ    第１負電圧制御信号
ＳＤＮａ  負電圧制御信号
ＳＤＮｂ  負電圧制御信号
ＶＤ１    第１電源端子
ＶＤ２    第２電源端子
ＶＤ３    第３電源端子
Ｗ        ワード線
【図１】
2009277332.tif 000003
【図２】
2009277332.tif 000004