(57)【要約】【課題】Ｐｃｈトランジスタ列とＮｃｈトランジスタ列とが向かい合って配置された半導体集積回路において、両トランジスタ列間にウェルコン拡散層及びサブコン拡散層が配置された装置の集積度を高めても、ＣＭＰによる平坦化を行う際に歩留まりに悪影響のないパターンにレイアウトを最適化した半導体装置を提供する。【解決手段】Ｐｃｈトランジスタ拡散層パターン１１及びＮｃｈトランジスタ拡散層パターン１２との間にウェルコン拡散層パターン１３及びサブコン拡散層パターン１４がドット状に、Ｐｃｈトランジスタ列及びＮｃｈトランジスタ列の周辺にＣＭＰ用のダミーパターン１５が配置された半導体装置であって、ウェルコン、サブコン拡散層パターンがライン状に配されるときデータ率が７５％を超え、ドット状とすることでデータ率を２５〜７５％の範囲とする。【選択図】図１
2009200165.tif 000002
【特許請求の範囲】
【請求項１】
Ｐｃｈトランジスタ列及びＮｃｈトランジスタ列とが向かい合って配置され、両トランジスタ列間にウェルコンタクト拡散層及びサブコンタクト拡散層が、Ｐｃｈトランジスタ列及びＮｃｈトランジスタ列の周辺にＣＭＰ用のダミーパターンが配置された半導体装置において、前記ウェルコンタクト拡散層及びサブコンタクト拡散層の少なくとも一方がドット状に形成されていることを特徴とする半導体装置。
【請求項２】
前記ウェルコンタクト拡散層及びサブコンタクト拡散層がライン状に配されているときのデータ率が７５％を超えるものであり、ドット状に形成してデータ率を２５％〜７５％にしていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ウェルコンタクト拡散層及びサブコンタクト拡散層の両方がドット状に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ウェルコンタクト拡散層及びサブコンタクト拡散層のドット形状が前記ダミーパターンと同サイズであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ウェルコンタクト拡散層及びサブコンタクト拡散層のドット形状がセルサイズに影響しない側に延伸した長方形形状を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にパターンが密に配置される半導体装置において、ＣＭＰ（Chemical Mechanical Polish）によって平坦化を行う際に歩留まりに悪影響のないパターンにレイアウトを最適化した半導体装置に関する。
【背景技術】
【０００２】
ＳＴＩ（Shallow Trench Isolation）により素子分離をしている半導体装置では、ＣＭＰによってウェハ研磨を行い、表面を平坦化させることが一般的である。このＣＭＰを行う際に研磨対象となる工程のパターン疎密状態に差があると、表面の平坦性を保つことが困難となる。
【０００３】
すなわちパターンが疎である箇所は、表面部が研磨されすぎるためにくぼみ（ディッシング）が生じ、パターンが密である箇所は表面部を平坦化しきれないことがあり、いずれも半導体装置製造時の歩留まりに悪影響を及ぼす。ＣＭＰで表面を平坦化させるためには、これらのパターンのデータ率が２５〜７５％の範囲であれば問題は起きないといわれており、この範囲内に収める設計手法が求められている。
【０００４】
ここで、パターンが疎である箇所には回路セルとは電気的に関係のない、フローティングまたは電源電位に接続したダミーパターンを配置して所定のデータ率範囲とすることで、表面部の平坦化を行うことが可能である。一方、パターンが密である場合においては回路セルに必要な要素を間引くことができないため、パターン同士の間隔を離したり、パターンを分割したりしてデータ率を下げる対策を施す必要があるが、チップサイズの増加に繋がるため平坦化対策は難しい。
【０００５】
ところで、特許文献１には、Ｐｃｈトランジスタ列とＮｃｈトランジスタ列とが向かい合って配置されたマスタスライス型半導体集積回路において、Ｐｃｈトランジスタ列とＮｃｈトランジスタ列との間で、Ｎウェル上にＮ型拡散領域（ウェルコン拡散層）が形成され、ウェルコン拡散層とＮｃｈトランジスタ列との間にＰ型拡散領域（サブコン拡散層）が形成された構成が示されている。特許文献２にも同様の構造が示されている。このように、従来は、ウェルコン拡散層、サブコン拡散層は、ＰｃｈとＮｃｈ領域の間にライン状に配置され、Ｐｃｈトランジスタ、Ｎｃｈトランジスタのラッチアップ対策が取られていた。
【０００６】
レイアウト設計では基本論理の回路セルを多数作成し、そのセルの組み合わせによってブロックの設計を行う。この際、設計の効率を上げるためにセルの高さを一定とし、セルの幅はあるピッチの倍数にすることで、縦および横方向に複数のセルを並べる形でブロックを形成する。
【０００７】
例えば、図２に示すように、トランジスタの回路セルを用いた半導体装置において、回路セルは複数のトランジスタ拡散層パターン（Ｐｃｈトランジスタ拡散層パターン２１，Ｎｃｈトランジスタ拡散層パターン２２）と、電源電位変動やラッチアップを抑制するためのウェルコン拡散層（ウェルコン拡散層パターン２３）およびサブコン拡散層（サブコン拡散層パターン２４）と、ＣＭＰばらつきを抑制する目的でドット形状のＣＭＰダミー拡散パターン（ＣＭＰダミーパターン２５）が設けられている。
【０００８】
このため、素子の微細化が進むと、ウェルコン拡散層およびサブコン拡散層のパターンが密になり、ＣＭＰ時に周囲よりも層間絶縁膜の研磨が十分ではなくなって、基盤面の厚さばらつきの原因となる場合がある。
【０００９】
このうちトランジスタは実際の回路動作に、ウェルコン拡散層とサブコン拡散層は電源電位変動やラッチアップを抑制するために、いずれも欠かせない要素である。
【特許文献１】特開平６−２９５００号公報
【特許文献２】特開２００６−２５３３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このようにウェルコン拡散層及びサブコン拡散層が配置された半導体集積回路では、集積度の向上に限界があったのが実情である。
【００１１】
そこで、本発明の目的は、Ｐｃｈトランジスタ列とＮｃｈトランジスタ列とが向かい合って配置された半導体集積回路において、両トランジスタ列間にウェルコン拡散層及びサブコン拡散層が配置された装置の集積度を高めても、ＣＭＰによる平坦化を行う際に歩留まりに悪影響のないパターンにレイアウトを最適化した半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明者は、上記課題を解決するために鋭意検討した結果、従来、ライン状に配されていたウェルコン拡散層及びサブコン拡散層をドット状に分割することで、データ率をＣＭＰに最適な範囲に低減できることを見出した。又、このようにウェルコン拡散層とサブコン拡散層をドット形状にしても、それぞれに電源電位を供給することで電源電位変動やラッチアップを抑制するという従来の目的を果たすことができることを見出した。
【００１３】
すなわち、本発明の半導体装置は、Ｐｃｈトランジスタ列及びＮｃｈトランジスタ列とが向かい合って配置され、両トランジスタ列間にウェルコンタクト拡散層及びサブコンタクト拡散層が、Ｐｃｈトランジスタ列及びＮｃｈトランジスタ列の周辺にＣＭＰ用のダミーパターンが配置された半導体装置において、前記ウェルコンタクト拡散層及びサブコンタクト拡散層の少なくとも一方がドット状に形成されていることを特徴とする半導体装置に関する。
【００１４】
特に、上記ウェルコンタクト拡散層及びサブコンタクト拡散層がライン状に配されているときのデータ率が７５％を超えるものであり、ドット状に形成してデータ率を２５％〜７５％にしていることを特徴とする。
【００１５】
形成されるドット状のパターンは正方形パターンや長方形パターンなど様々な形状を選択し得る。
【発明の効果】
【００１６】
本発明の半導体装置は、電源電位変動やラッチアップを抑制するためのウェルコン拡散層とサブコン拡散層をドット形状で配置することによって、フィールドのデータ率をＣＭＰに問題ない範囲（２５〜７５％）に近づけることができる。この結果、基盤面を平坦に保つことのできる回路セルを提供することが可能である。これは半導体製造時の歩留まり向上に繋がる。
【発明を実施するための最良の形態】
【００１７】
図１は、本発明の一実施形態になる集積回路装置のパターンを説明する図である。これは、先に示した図２におけるウェルコン拡散層パターン２３とサブコン拡散層パターン２４を、ドット状のウェルコン拡散層パターン１３とサブコン拡散層パターン１４に変更したものであり、Ｐｃｈトランジスタ拡散層パターン１１、Ｎｃｈトランジスタ拡散層パターン１２、ＣＭＰダミーパターン１５は、図２に示す２１，２２，２５と同等である。
【００１８】
さらに、本発明について図３及び図４を参照して説明する。図３は拡散層密度が高く、ＣＭＰ時に問題となるパターンのある回路セルであり、図４は本発明適用における問題回避例である。
【００１９】
回路セルはセルサイズ縮小のため同ノードの拡散層を共有させることが多い。トランジスタサイズの大きいバッファーなどを有している箇所、つまり図３における拡散層が密になっている箇所では、ＣＭＰで基盤面を平坦化しきることが難しい。この場合、対策としてトランジスタ拡散層パターン（Ｐｃｈトランジスタ拡散層パターン３１、Ｎｃｈトランジスタ拡散層パターン３２）とウェルコン拡散層パターン３３、サブコン拡散層パターン３４とのスペースを広げたり、共有しているトランジスタの拡散層を分割する必要がある。
【００２０】
ここで、図４のようにＰＮ境界部のウェルコン拡散層パターン４３とサブコン拡散層パターン４４をドット形状にすることで上記の対策を行わずともフィールドのデータ率をＣＭＰに問題ない範囲（２５〜７５％）に収めることができる。また、ウェルコン拡散層とサブコン拡散層をドット形状にしても、それぞれに電源電位を供給することで電源電位変動やラッチアップを抑制するという従来の目的を果たすことができる。
【００２１】
本発明の効果について、図５及び図６を参照して具体的に説明する。図５のような回路セルに本発明を適用した場合、図６の形状になる。図６ではウェルコン拡散層パターン６３およびサブコン拡散層パターン６４の中心をセル幅のピッチ上に配置することで図中における回路セルの基本単位６０でセルを上下左右に並べてブロックを構築できる。
【００２２】
図５と図６において、（Ａ）はＰｃｈトランジスタサイズ、（Ｂ）はウェルコン拡散層幅、（Ｃ）はサブコン拡散層幅、（Ｄ）はＮｃｈトランジスタサイズ、（ａ）はＰｃｈトランジスタとセル境界との間隔、（ｂ）はＰｃｈトランジスタとウェルコン拡散層との間隔、（ｃ）はウェルコン拡散層とサブコン拡散層との間隔、（ｄ）はＮｃｈトランジスタとサブコン拡散層との間隔、（ｅ）はＮｃｈトランジスタとセル境界との間隔、（ｆ）はウェルコン拡散層間隔、（ｇ）はサブコン拡散層間隔である。前述したようにブロック作成時は左右にセルを配置するため、（Ｂ）、（Ｃ）および（ｃ）は一定値となる。よってこの回路セルにおいて拡散層が最も密になるのは（Ａ）と（Ｄ）が最大で、（ａ）、（ｂ）、（ｄ）、（ｅ）が最小になるときである。
【００２３】
ここで、（Ａ）の最大値が６μｍ、（Ｂ）が１μｍ、（Ｃ）が１μｍ、（Ｄ）の最大値が４μｍ、（ａ）の最小値が０．５μｍ、（ｂ）の最小値が１μｍ、（ｃ）が０．５μｍ、（ｄ）の最小値が１μｍ、（ｅ）の最小値が０．５μｍ、セル高さ１５．５μｍ、また図６の（ｆ）および（ｇ）が１μｍの回路セルを例にすると、図５では拡散層が最も密であるときのデータ率は１２／１５．５＝７７．４％となり、ＣＭＰ時の高さばらつきの原因となる。これに対し、図６の場合は、拡散層が最も密であるときのデータ率でも１１／１５．５＝７１．０％となり、ＣＭＰ時に悪影響の出ないデータ率になっている。
【００２４】
図６の回路セルパターンを使用して図７のようなブロックを形成することができ、集積回路装置全体に亘って、ＣＭＰにより平坦化が可能となる。
【００２５】
（他の実施形態）
前述の実施形態では、ウェルコン拡散層およびサブコン拡散層のパターン形状をＣＭＰダミーのパターン形状と同様に正方形パターンとし、ほぼ同様の大きさとしているが、ウェルコン拡散層パターンとサブコン拡散層パターンとＣＭＰダミーパターンの形状やサイズは任意に変更することも可能である。
【００２６】
ＣＭＰダミーはパターン倒れや飛び防止のため、レイアウトにおける最小基準よりも大きめの形状で生成する場合が多く、図８のようにウェルコン拡散層パターン８３、サブコン拡散層パターン８４の幅がＣＭＰダミーパターンのサイズよりも小さい回路セルの場合、前述の実施形態と同様に正方形パターンにしてしまうと、ドット数が増加し、各ドットへの電源電位供給を設けなければならない。逆に幅方向を拡張してＣＭＰダミーパターンと同サイズのドットにすると、縦方向のセルサイズが増加することとなる。
【００２７】
この対策として、図９のようにウェルコン拡散層パターン９３及びサブコン拡散層パターン９４のセルサイズに影響を受ける側（幅）は図８に示す各パターン８３，８４と同じとし、影響のない側に延伸させることでドット数の増加を抑え、かつセルサイズを増加させることなく基盤面の平坦化を行うことが可能となる。
【００２８】
以上の説明では、ウェルコン拡散層パターン及びサブコン拡散層パターンの両方をドット形状にしている例を説明したが、データ率をＣＭＰに問題ない範囲（２５〜７５％）にできるのであれば、いずれか一方をドット状に形成するようにしても良い。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態になるウェルコン拡散層およびサブコン拡散層パターンを有する回路セルパターンを示す図である。
【図２】従来例になるウェルコン拡散層およびサブコン拡散層形状を有する回路セルパターンを示す図である。
【図３】従来例になるウェルコン拡散層およびサブコン拡散層形状を有する回路セルのパターン密集部を示す図である。
【図４】本発明によりデータ率の改良されたウェルコン拡散層およびサブコン拡散層形状を有する回路セルのパターン密集部を示す図である。
【図５】本発明の効果を説明するための従来例パターン密度を例示する図である。
【図６】本発明の効果を説明するための本発明の一実施形態になるパターン密度を例示する図である。
【図７】図６の回路セルパターンを使用した半導体集積回路のブロック図である。
【図８】本発明の別の実施形態を説明するための従来例パターンを示す図である。
【図９】本発明の別実施形態になるウェルコン拡散層およびサブコン拡散層パターンを有する回路セルパターンを説明する図である。
【符号の説明】
【００３０】
１１、４１、６１、９１  Ｐｃｈトランジスタ拡散層パターン
１２、４２、６２、９２  Ｎｃｈトランジスタ拡散層パターン
１３、４３、６３、９３  ウェルコン拡散層パターン
１４、４４、６４、９４  サブコン拡散層パターン
１５、９５  ＣＭＰダミーパターン
６０Ｕ  回路セルの基本単位
７１、７３  Ｐｃｈトランジスタ領域
７２、７４  Ｎｃｈトランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2009200165.tif 000008
【図７】
2009200165.tif 000009
【図８】
2009200165.tif 000010
【図９】
2009200165.tif 000011