(57)【要約】【課題】デバイスの誤動作を防止することができる電源制御装置、それを用いた画像処理装置、電源制御方法、プログラム、及び記憶媒体を提供する。【解決手段】残留電荷の検知の情報に基づいて、放電回路手段のオン/オフを制御することにより、デバイスの誤動作を防止することができる。【選択図】図１
2009273243.tif 000002
【特許請求の範囲】
【請求項１】
入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成する電圧生成手段と、残留電荷を検知する残留電荷検知手段と、前記残留電荷を放電するための放電回路手段と、前記残留電荷検知手段からの情報に基づいて前記放電回路手段のオン/オフを制御する制御手段とを有することを特徴とする電源制御装置。
【請求項２】
前記制御手段は、各デバイスで規定された電圧生成期間内で前記残留電荷検知手段をオンし、かつ前記放電回路手段をオンとすることを特徴とする請求項１記載の電源制御装置。
【請求項３】
前記制御手段は、前記残留電荷検知手段からの情報に基づいて、前記残留電荷を放電するための放電回路手段の放電時間を制御することを特徴とする請求項１記載の電源制御装置。
【請求項４】
前記制御手段は、前記残留電荷検知手段からの情報に基づいて、最初に残留電荷を検知した期間内で全残留電荷検知を行い、かつ前記放電回路手段をオンとすることを特徴とする請求項１に記載の電源制御装置。
【請求項５】
前記制御手段は、各デバイスで規定された期間内に前記残留電荷の検知及び放電を制御することを特徴とする請求項１に記載の電源制御装置。
【請求項６】
前記制御手段は、残留電荷情報を記憶している記憶手段の情報に基づき、前記放電回路手段のオン/オフ制御を行うことを特徴とする請求項１に記載の電源制御装置。
【請求項７】
請求項１から６の何れか一項に記載の電源制御装置を備えたことを特徴とする画像処理装置。
【請求項８】
入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成し、前記入力電源をオフとしたときの残留電荷を検知し、前記残留電荷の情報に基づいて前記残留電荷を放電することを特徴とする電源制御方法。
【請求項９】
各デバイスで規定された電圧生成期間内で前記残留電荷を検知し、かつ前記残留電荷を放電することを特徴とする請求項８記載の電源制御方法。
【請求項１０】
前記残留電荷の情報に基づいて、前記残留電荷の放電時間を制御することを特徴とする請求項８記載の電源制御方法。
【請求項１１】
前記残留電荷の情報に基づいて、最初に残留電荷を検知した期間内で全残留電荷検知を行い、かつ前記残留電荷を放電することを特徴とする請求項８に記載の電源制御方法。
【請求項１２】
各デバイスで規定された期間内に前記残留電荷の検知及び放電を制御することを特徴とする請求項８に記載の電源制御方法。
【請求項１３】
記憶手段に記憶されている残留電荷の情報に基づき、前記残留電荷の放電を行うことを特徴とする請求項８に記載の電源制御方法。
【請求項１４】
コンピュータに、電圧生成手段が入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成する手順、残留電荷検知手段が残留電荷を検知する手順、放電回路手段が前記残留電荷を放電する手順、及び前記放電回路手段が前記残留電荷検知手段からの情報に基づいてオン/オフを制御する手順を実行させることを特徴とするプログラム。
【請求項１５】
請求項１４に記載のプログラムを記憶したことを特徴とする記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のデバイスに電源電圧を供給する電源制御装置、それを用いた画像処理装置、電源制御方法、プログラム、及び記憶媒体に関する。
【背景技術】
【０００２】
近年、電子機器の多様化に伴い複数のデバイスを有する装置が開発されている。このため、複数のデバイスに電源電圧を供給する電源装置が開発されている。
図１５は、本発明に関連する電源制御装置のブロック図である。
【０００３】
図１５に示す電源制御装置は、電源電圧＋５VEで作動するDC-DCコンバータ1（53）、DC-DCコンバータ2（54）、DC-DCコンバータ3（55）、DC-DCコンバータ（53）で生成された出力電圧Vout１で作動するデバイス59ａ〜59ｃ、DC-DCコンバータ2（54）で生成された出力電圧Vout２で作動するデバイス60ａ〜60ｃ、及びDC-DCコンバータ３（55）で生成された出力電圧Vout３で作動するデバイス61ａ〜61ｃで構成されている。
【０００４】
図１５に示す電源制御装置は、図１６に示す放電タイミングを有する。
図１５に示す電源制御装置は、主電源がオンになると（P1）、DC-DCコンバータ1（53）、DC-DCコンバータ2（54）、DC-DCコンバータ3（55）が順次オンになり（P2〜P4）、主電源がオフになると（P2）、DC-DCコンバータ1（53）、DC-DCコンバータ2（54）、DC-DCコンバータ3（55）が同時にオフになる（P6）が、残留電荷があるため出力電圧Vout１〜Vout３の波形は放電期間が異なっている（P7）。
このため、再度主電源をオンする場合には、主電源オフ後１秒以上待機してからオンにする等の制約がマニュアルに記載されている。この制約の結果、電源制御装置の主電源を再度オンすると（P8）、DC-DCコンバータ1（53）、DC-DCコンバータ2（54）、及びDC-DCコンバータ3（55）が順次オンになる（P9〜P11）。
【０００５】
図１７は、本発明に関連する他の電源制御装置のブロック図である。
同図に示す電源制御装置は、図１５に示した電源制御装置に放電用リセットIC14、放電回路1（15）、放電回路2（16）、及び放電回路3（17）を設けたものである。
【０００６】
図１７に示す電源制御装置は、図１８に示す放電タイミングを有する。
図１７に示す電源制御装置は、主電源がオンになると（P1）、DC-DCコンバータ1（53）、DC-DCコンバータ2（54）、及びDC-DCコンバータ3（55）が順次オンになり（P2〜P4）、主電源がオフになると（P2）、DC-DCコンバータ1（53）、DC-DCコンバータ2（54）、及びDC-DCコンバータ3（55）が同時にオフになる（P6）が、残留電荷に対する放電時間は、電源制御装置の主電源をオフしたとき残留電荷が放電するのに要する放電最長時間値（残留電荷が放電するのに要する最大時間：図１８のP9）を設定値として設けた放電回路構成となっており（図１７参照）、残留電荷有無にかかわらず放電回路15〜17が放電最長時間値で働き、立ち上げ速度が遅くなる。
また、前述したように放電回路15〜17は各種電圧に対し放電最長時間値（残留電荷が放電するのに要する最大時間）が設定されているため、主電源をオフする前の動作環境状態等によっては各種電圧の残留電荷が放電最長時間値（P9）より早く放電した場合、無駄な放電時間が生じ、立ち上げ速度が遅くなってしまう（P10〜P13）。
【０００７】
また、この種の電源制御装置に関連する技術が特許文献１に開示されている。
この特許文献１に記載の発明は、「電源電圧をそれぞれ生成する複数の電源電圧生成手段と、電源電圧生成手段のそれぞれにより生成された複数の電源電圧を監視しながら、複数の電源電圧を所定の順序で立ち上げ動作を行う立ち上げ制御および複数の電源電圧を所定の順序で立ち下げ動作を行う立ち下げ制御を実行する制御手段とを備える電源装置であって、少なくとも立ち下げ動作の開始時点からの時間の計測を行う時間計測手段を有し、制御手段は、立ち下げ動作時に、複数の電源電圧のうち立ち下げ動作を行っている１つの電源電圧が所定電圧より低くなるまでに時間計測手段により計測された時間が所定時間を超えると、次の電源電圧の立ち下げ動作を行うように制御する」構成である。
【０００８】
すなわち、特許文献１に記載の発明は、電源シーケンスの立ち上げシーケンスにおいて、前段の出力を監視しながら次出力電圧の制御を行うことを特徴としている。
特許文献１に記載の発明によれば、複数の電源電圧を所定の順番で確実に立ち下げることができ、複数の電源電圧を所定の順番で立ち下げる立ち下げ制御途中で、複数の電源電圧の立ち上げが要求された場合でも、各電源電圧を所定の順番で立ち下げた後に、各電源電圧を所定の順番で立ち上げることができるとしている。
【特許文献１】特開２００６−３１１７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、特許文献１に記載の発明は、放電回路を設けて一定期間（残留電荷有無にかかわらず）放電させるようになっている。
しかしながら、特許文献１に記載の発明は、放電回路は設けてはいるものの、放電時間は残留電荷が放電するのに要する最大時間（固定）を設定しており、残留電荷がなくても放電回路が動作してしまう。このため、電源装置に接続されたデバイスが誤動作するおそれがある。
【００１０】
そこで、本発明の目的は、デバイスの誤動作を防止することができる電源制御装置、それを用いた画像処理装置、電源制御方法、プログラム、及び記憶媒体を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、請求項１に記載の発明は、入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成する電圧生成手段と、残留電荷を検知する残留電荷検知手段と、残留電荷を放電するための放電回路手段と、残留電荷検知手段からの情報に基づいて放電回路手段のオン/オフを制御する制御手段とを有することを特徴とする。
【００１２】
請求項２に記載の発明は、請求項１に記載の発明において、前記制御手段は、各デバイスで規定された電圧生成期間内で前記残留電荷検知手段をオンし、かつ前記放電回路手段をオンとすることを特徴とする。
【００１３】
請求項３に記載の発明は、請求項１に記載の発明において、前記制御手段は、前記残留電荷検知手段からの情報に基づいて、前記残留電荷を放電するための放電回路手段の放電時間を制御することを特徴とする。
【００１４】
請求項４に記載の発明は、請求項１に記載の発明において、前記制御手段は、前記残留電荷検知手段からの情報に基づいて、最初に残留電荷を検知した期間内で全残留電荷検知を行い、かつ前記放電回路手段をオンとすることを特徴とする。
【００１５】
請求項５に記載の発明は、請求項１に記載の発明において、前記制御手段は、各デバイスで規定された期間内に前記残留電荷の検知及び放電を制御することを特徴とする。
【００１６】
請求項６に記載の発明は、請求項１に記載の発明において、前記制御手段は、残留電荷情報を記憶している記憶手段の情報に基づき、前記放電回路手段のオン/オフ制御を行うことを特徴とする。
【００１７】
請求項７に記載の発明は、請求項１から６の何れか一項に記載の電源制御装置を備えた画像処理装置であることを特徴とする。
【００１８】
請求項８に記載の発明は、入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成し、前記入力電源をオフとしたときの残留電荷を検知し、前記残留電荷の情報に基づいて前記残留電荷を放電することを特徴とする。
【００１９】
請求項９に記載の発明は、請求項８に記載の発明において、各デバイスで規定された電圧生成期間内で前記残留電荷を検知し、かつ前記残留電荷を放電することを特徴とする。
【００２０】
請求項１０に記載の発明は、請求項８に記載の発明において、前記残留電荷の情報に基づいて、前記残留電荷の放電時間を制御することを特徴とする。
【００２１】
請求項１１に記載の発明は、請求項８に記載の発明において、前記残留電荷の情報に基づいて、最初に残留電荷を検知した期間内で全残留電荷検知を行い、かつ前記残留電荷を放電することを特徴とする。
【００２２】
請求項１２に記載の発明は、請求項８に記載の発明において、各デバイスで規定された期間内に前記残留電荷の検知及び放電を制御することを特徴とする。
【００２３】
請求項１３に記載の発明は、請求項８に記載の発明において、記憶手段に記憶されている残留電荷の情報に基づき、前記残留電荷の放電を行うことを特徴とする。
【００２４】
請求項１４に記載の発明は、コンピュータに、電圧生成手段が入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成する手順、残留電荷検知手段が残留電荷を検知する手順、放電回路手段が前記残留電荷を放電する手順、及び前記放電回路手段が前記残留電荷検知手段からの情報に基づいてオン/オフを制御する手順を実行させることを特徴とする。
【００２５】
請求項１５に記載の発明は、請求項１４に記載のプログラムを記憶した記憶媒体であることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、残留電荷の検知の情報に基づいて、放電回路手段のオン/オフを制御することにより、デバイスの誤動作を防止することができる。
【発明を実施するための最良の形態】
【００２７】
本発明に係る電源制御装置の一実施の形態は、入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成する電圧生成手段と、残留電荷を検知する残留電荷検知手段と、残留電荷を放電するための放電回路手段と、残留電荷検知手段からの情報に基づいて放電回路手段のオン/オフを制御する制御手段とを有することを特徴とする。
デバイスとしては、例えば複合機における画像読取装置、プリンタ、HDD（Hard Disc Drive）が挙げられる。残留電荷としては、例えば、各デバイスに内蔵された電源の平滑回路に用いられる電解コンデンサの残留電荷が挙げられる。
また、放電回路手段としては、例えば、ソースが接地されドレインが抵抗器を介してデバイスの電源回路の平滑回路に用いられる電解コンデンサの一方の端子に接続され、ゲートに放電のための制御信号が入力されるFET(電界効果トランジスタ)が挙げられる。
【００２８】
上記構成によれば、残留電荷の検知の情報に基づいて、放電回路手段のオン/オフを制御することにより、デバイスの誤動作を防止することができる。
【００２９】
本発明に係る電源制御装置の他の実施の形態は、上記構成に加え、制御手段は、各デバイスで規定された電圧生成期間内で残留電荷検知手段をオンし、かつ放電回路手段をオンとすることを特徴とする。
【００３０】
上記構成によれば、各デバイスで規定された電源シーケンス（電源電圧の供給順序）の各電圧生成期間内で残留電荷の検知（測定）を行い、その期間内で残留電荷を放電することができ、電源シーケンスに放電期間（時間）が新たに加算されることがないので、装置の立ち上げ速度を速くすることができる。
【００３１】
本発明に係る電源制御装置の他の実施の形態は、上記構成に加え、制御手段は、残留電荷検知手段からの情報に基づいて、残留電荷を放電するための放電回路手段の放電時間を制御することを特徴とする。
【００３２】
上記構成によれば、残留電荷検知（測定）情報のフィードバックした結果に基づいて、残留電荷を放電するための放電回路手段の放電時間を制御することができるので、残留電荷が無い場合、放電最長時間値をゼロとすること立ち上げ速度を早くすることができる。また、残留電荷が有る場合、残留電荷検知（測定）情報をフィードバックしているので、放電最長時間値を最適値（残留電荷時間に応じた値）に設定することができ、立ち上げ速度を速くすることができる。
【００３３】
本発明に係る電源制御装置の他の実施の形態は、上記構成に加え、制御手段は、残留電荷検知手段からの情報に基づいて、最初に残留電荷を検知した期間内で全残留電荷検知を行い、かつ放電回路手段をオンとすることを特徴とする。
【００３４】
上記構成によれば、各デバイスで規定された電源シーケンスの期間内で全ての各種電圧の残留電荷を検出し、検出結果に基づいて残留電荷の有る電圧の放電回路手段をオンすることができるので、電源シーケンス制御を容易化することができる。
【００３５】
本発明に係る電源制御装置の他の実施の形態は、上記構成に加え、制御手段は、各デバイスで規定された期間内に残留電荷の検知及び放電を制御することを特徴とする。
【００３６】
上記構成によれば、電源シーケンスの各電圧生成期間内の時間に基づいて残留電荷検知（測定）及び残留電荷の放電を制御することができるので、電源シーケンスを遅らせることなく制御でき、立ち上げ速度に影響を及ぼさない。
【００３７】
本発明に係る電源制御装置の他の実施の形態は、上記構成に加え、制御手段は、残留電荷情報を記憶している記憶手段の情報に基づき、放電回路手段のオン/オフ制御を行うことを特徴とする。
【００３８】
上記構成によれば、残留電荷情報を記憶している記憶手段の情報に基づき、放電回路手段のオン制御を行うことができるので残留電荷の検知に要する時間を無くすことができ、より多くの残留電荷の放電処理、他処理を行うことができる。
【００３９】
本発明に係る画像処理装置は、上記何れかに記載の電源制御装置を備えた画像処理装置であることを特徴とする。
【００４０】
本発明に係る電源制御方法の一実施の形態は、入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成し、入力電源をオフとしたときの残留電荷を検知し、残留電荷の情報に基づいて残留電荷を放電することを特徴とする。
【００４１】
上記構成によれば、残留電荷の検知の情報に基づいて、放電回路手段のオン/オフを制御することにより、デバイスの誤動作を防止することができる。
【００４２】
本発明に係る電源制御方法の他の実施の形態は、上記構成に加え、各デバイスで規定された電圧生成期間内で残留電荷を検知し、かつ残留電荷を放電することを特徴とする。
【００４３】
上記構成によれば、各デバイスで規定された電源シーケンスの各電圧生成期間内で残留電荷の検知（測定）を行い、その期間内で残留電荷を放電することができ、電源シーケンスに放電期間（時間）が新たに加算されることがないので、装置の立ち上げ速度を速くすることができる。
【００４４】
本発明に係る電源制御方法の他の実施の形態は、上記構成に加え、残留電荷の情報に基づいて、残留電荷の放電時間を制御することを特徴とする。
【００４５】
上記構成によれば、残留電荷検知（測定）情報のフィードバックした結果に基づいて、残留電荷を放電するための放電回路手段の放電時間を制御することができるので、残留電荷が無い場合、放電最長時間値をゼロとすること立ち上げ速度を早くすることができる。また、残留電荷が有る場合、残留電荷検知（測定）情報をフィードバックしているので、放電最長時間値を最適値（残留電荷時間に応じた値）に設定することができ、立ち上げ速度を速くすることができる。
【００４６】
本発明に係る電源制御方法の他の実施の形態は、上記構成に加え、残留電荷の情報に基づいて、最初に残留電荷を検知した期間内で全残留電荷検知を行い、かつ残留電荷を放電することを特徴とする。
【００４７】
上記構成によれば、各デバイスで規定された電源シーケンスの期間内で全ての各種電圧の残留電荷を検出し、検出結果に基づいて残留電荷の有る電圧の放電回路手段をオンすることができるので、電源シーケンス制御を容易化することができる。
【００４８】
本発明に係る電源制御方法の他の実施の形態は、上記構成に加え、各デバイスで規定された期間内に残留電荷の検知及び放電を制御することを特徴とする。
【００４９】
上記構成によれば、電源シーケンスの各電圧生成期間内の時間に基づいて残留電荷検知（測定）及び残留電荷の放電を制御することができるので、電源シーケンスを遅らせることなく制御でき、立ち上げ速度に影響を及ぼさない。
【００５０】
本発明に係る電源制御方法の他の実施の形態は、上記構成に加え、記憶手段に記憶されている残留電荷の情報に基づき、残留電荷の放電を行うことを特徴とする。
【００５１】
上記構成によれば、残留電荷情報を記憶している記憶手段の情報に基づき、放電回路手段のオン制御を行うことができるので残留電荷の検知に要する時間を無くすことができ、より多くの残留電荷の放電処理、他処理を行うことができる。
【００５２】
＜プログラム及び記憶媒体＞
以上で説明した本発明の電源制御装置または画像処理装置は、コンピュータで処理を実行させるプログラムによって実現されている。コンピュータとしては、例えばパーソナルコンピュータやワークステーションなどの汎用的なものが挙げられるが、本発明はこれに限定されるものではない。
【００５３】
本発明に係るプログラムの一実施の形態は、コンピュータに、電圧生成手段が入力電源に基づいて異なるデバイスに対応した複数の供給電圧を生成する手順、残留電荷検知手段が残留電荷を検知する手順、放電回路手段が残留電荷を放電する手順、及び放電回路手段が残留電荷検知手段からの情報に基づいてオン/オフを制御する手順を実行させることを特徴とする。
【００５４】
上記構成によれば、残留電荷の検知の情報に基づいて、放電回路手段のオン/オフを制御することにより、デバイスの誤動作を防止することができる。
【００５５】
上記構成により、プログラムが実行可能なコンピュータ環境さえあれば、どこにおいても本発明の電源制御装置または画像処理装置を実現することができる。
このようなプログラムは、コンピュータに読み取り可能な記憶媒体に記憶されていてもよい。
【００５６】
ここで、記憶媒体としては、例えば、CD-ROM（Compact Disc Read Only Memory）、フレキシブルディスク（FD）、CD-R（CD Recordable）、DVD（Digital Versatile Disk）などのコンピュータで読み取り可能な記憶媒体、HDD、フラッシュメモリ、RAM（Random Access Memory）、ROM（Read Only Memory）、FeRAM（強誘電体メモリ）等の半導体メモリが挙げられる。
【００５７】
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【実施例１】
【００５８】
図１に本発明に係る電源制御装置のハードウェア（H/W）の構成図の一例を示す。
DC-DCコンバータ1(53)、DC-DCコンバータ2(54)、及びDC-DCコンバータ3(55)は、外部から入力される入力電源に基づいてオンボード上にあるデバイス59a〜59cに対し供給電圧を生成するためのレギュレータであり、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)はEN端子への外部トリガー入力により前記供給電圧のオン/オフ制御が可能である。
【００５９】
また、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)のPWG端子は、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)の出力電圧が設計値に対する規定値に達することでイネーブルとなる。
放電回路1(56)、放電回路2(57)、及び放電回路3(58)は、装置の主電源がオフされたとき、供給電圧の消費先がなく一時的に残留電荷として残っている電荷（例えば、平滑回路の電解コンデンサの電荷）を放電するための放電回路である。放電回路1(56)〜3(58)としてはFET(Field Effect Transistor：電界効果トランジスタ)等により構成されている。
【００６０】
1チップCPU(Central Processing Unit：中央演算処理装置)は、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)の入力電圧と同一系統の5VE系で接続されており、（DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)で生成される電圧とは別電圧）残留電荷の有無を検知するためのAD(Analog Digital)コンバータAD1(52a)、AD2(52b)、AD3(52c)を内蔵し、内部レジスタに残留電荷有無となる基準値（閾値）を設定（変更可能）することで残留電荷の有無を検知する。
【００６１】
また端子EN1〜3は、装置の主電源がオフ/オンされ、残留電荷有と検出された場合、端子EN1〜3を制御することで放電回路56〜58のオン/オフを制御するための端子である。
メモリ51は主電源オフ/オン時の供給電圧の残留電荷有無情報を記憶するためのメモリである。
【００６２】
本H/W構成における電源シーケンスの概略を図２のタイミングチャートに沿って説明する。
図２は、本発明に係る電源制御装置における残留電荷が無い場合のタイミングチャートの一例である。
電源制御装置の主電源が一旦オンにされた後（P1〜P4）、オフにされ（P5,P6）、再度オンされることにより（P7）、まず5VEが装置本体の図示しないPSU（Power Supply Unit：電源供給ユニット）より供給される。5VEの供給によりDC-DCコンバータ1(53)でVout1が生成される（P8）。
電圧Vout1が生成されると同時に１チップCPU52に電源供給がされ、Vout1の電荷を検知する。Vout1の出力電圧が設計値の70%以上の出力電圧に達することでDC-DCコンバータ2(54)のEN端子がイネーブルとなりDC-DCコンバータ2(54)の出力電圧が生成される（P9）。
さらに、Vout2の出力電圧が設計値の70%以上の出力電圧に達することでDC-DCコンバータ3(55)のEN端子がイネーブルとなりDC-DCコンバータ3(55)の出力電圧が生成される（P9）。
【実施例２】
【００６３】
図７は、本発明に係る電源制御方法の一実施例を示すフローチャートである。
図１に示した電源制御装置及び図７に示すフローチャートに沿って以下に説明する。
【００６４】
図１に示した電源制御装置の主電源がオンされると5VEが供給される。１チップCPU52は、１チップCPU52内にある残留電荷有無を判断させるためのレジスタに基準値（閾値）を書き込む。１チップCPU52は、１チップCPU52に内蔵されているAD1(52a)〜AD3(52C)のADコンバータで、各デバイス59a〜59c、60a〜60c、61a〜61cに供給されている電圧のレベル（残留電荷有無）を検知し（図７：S1）、残留電荷の有無を判断、すなわち基準値（閾値）と比較する（図７：S2）。
１チップCPU52は、残留電荷が有る場合（図７：S2／有）は放電回路56〜57をオンし（図７：S3）、残留電荷が無い場合（図７：S2／無）はさらに残留電荷の有無を判断する（図７：S4）。
１チップCPU52は、残留電荷が有る場合（図７：S4／有）には待機し、無い場合には放電回路56〜57をオフする（図７：S5）。
【００６５】
すなわち、本電源制御装置は、各デバイス59a〜59c、60a〜60c、61a〜61cに供給されている電圧のレベルを基準値と比較した結果に基づいて、残留電荷を放電させるための放電回路56〜57のオン/オフ制御を行う。尚、１チップCPU52は、放電回路56〜57のオン時の期間は、残留電荷を検知しながら制御を行う。
【実施例３】
【００６６】
図３は、本発明に係る電源制御装置における次電圧生成の残留電荷検知のタイミングチャートの一例である。図８は、本発明に係る電源制御方法の他の実施例を示すフローチャートである。
図１に示した電源制御装置、図３に示したタイミングチャート及び図８に示すフローチャートに沿って以下に説明する。
【００６７】
図１に示した電源制御装置の主電源が一旦オン（図３：P1〜P4）した後オフし（図３：P5,P6）、再度オンされた際（図３：P7）に出力電圧Vout2の波形に残留電荷の波形が認められた場合、すなわち残留電荷が有る場合（図３：P9）について説明する。
【００６８】
電源制御装置の主電源が再度オンされると（図３：P7）、5VEが供給される。１チップCPU52内には残留電荷の有無を判断させるためのレジスタがあり、１チップCPU52は、レジスタに残留電荷有無の基準値（閾値）を書き込む。１チップCPU52は、基準値を出力電圧Vout1、Vout2、Vout3の各電圧に対しそれぞれ設定する。
【００６９】
１チップCPU52は、さらには、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)で生成される出力電圧Vout1、Vout2、Vout3の電源シーケンス時間（設計値）の設定値もメモリ51内へ書き込む。
１チップCPU52は、H/W初期設定を含める上記設定が終了すると、Vout1が出力されるまでの時間に１チップCPU52に内蔵されているAD1コンバータ52aで、Vout1の電圧レベル（残留電荷有無）を検知し（図８：S11）、基準値（閾値）と比較する（図８：S11）。
１チップCPU52は、残留電荷が有る場合（図３：P9、図８：S12／有）、放電回路56〜57をオンし（図８：S13）、残留電荷が無い場合（図８：S12／無）は次電圧の残留電荷検知を行う（図８：S14）。
【００７０】
ここで、１チップCPU52は、出力電圧Vout1と基準値とを比較した結果、出力電圧Vout1が基準値（閾値）より低い場合は放電回路１(56)をイネーブルとしない（１チップCPU52のEN1端子はディスイネーブルとする。）。
5VEの供給から設計値であるVout1の出力時間が経過すると出力電圧Vout1が生成される(図３：P8)。ここで補足するが、5VE供給後、1チップCPU52の初期化を経て出力電圧Vout1の電圧レベルの検知を行う際、仮に5VE供給から出力電圧Vout1の出力の時間が短く、出力電圧Vout1の出力後、出力電圧Vout1の電圧レベル検知を行った場合においては、5VE出力から出力電圧Vout1の出力までの時間（設計値）をメモリ51内に持っているため、5VE出力レベルを残留電荷有りと誤検知することはない。
【００７１】
出力電圧Vout1が出力された後、１チップCPU52は、出力電圧Vout2が出力されるまでの時間を利用し１チップCPU52に内蔵されているAD2コンバータ(52b)で、出力電圧Vout2の電圧レベル（残留電荷有無）を検知し、基準値（閾値）と比較する。比較した結果出力電圧Vout2は基準値（閾値）より高く(図３：P9)、そのため放電回路2(57)をイネーブルとし(図３：P10)、出力電圧Vout2の残留電荷を放電する。（１チップCPU52のEN2端子をイネーブルとする）。
【実施例４】
【００７２】
図９は、本発明に係る電源制御方法の他の実施例を示すフローチャートである。
図３及び図９に示したフローチャートに沿って以下に説明する。
【００７３】
主電源が一旦オンにされた後オフにされ（図３：P1〜P6）、再度オンにした際（図３：P7）に出力電圧Vout2の波形に残留電荷が認められた場合、すなわち残留電荷が有った場合を（図３：P9）例にとって説明する。
【００７４】
電源制御装置の主電源がオンされると(図３：P7)、5VEが供給される。１チップCPU52内には残留電荷有無を判断させるためのレジスタがあり、１チップCPU52は、レジスタに残留電荷有無の基準値（閾値）を書き込む。基準値は出力電圧Vout1、Vout2、Vout3の各電圧に対しそれぞれ設定する。１チップCPU52は、さらには、DC-DCコンバータ1(53)〜DC-DCコンバータ3(54)で生成される出力電圧Vout1、Vout2、Vout3の電源シーケンス時間（設計値）の設定値もメモリ51内へ書き込む。
【００７５】
１チップCPU52は、H/W初期設定を含める設定が終了すると、Vout1が出力されるまでの時間に１チップCPU52に内蔵されているAD1コンバータ(52a)で、出力電圧Vout1の電圧レベル（残留電荷有無）を検知し(図９：S21)、基準値（閾値）と比較する（図９：S22）。
１チップCPU52は、出力電圧Vout1の電圧レベルと基準値とを比較した結果、出力電圧Vout1が基準値（閾値）より低い場合、放電回路１(56)をイネーブルとしない。（１チップCPU52のEN1端子はディスイネーブル）。
１チップCPU52は、5VEの供給から設計値である出力電圧Vout1の出力時間が経過すると出力電圧Vout1が生成される。出力電圧Vout1が出力された後、１チップCPU52は、出力電圧Vout2が出力されるまでの時間を利用し１チップCPU52に内蔵されているAD2コンバータ(52b)で、出力電圧Vout2の電圧レベル（残留電荷有無）を検知し、基準値（閾値）と比較する。１チップCPU52は、比較した結果、出力電圧Vout2は基準値（閾値）より高く(図３：P9)、そのため放電回路2(57)をイネーブル（１チップCPU52のEN2端子をイネーブル）とし、Vout2の残留電荷を放電する(図９：S23)。
【００７６】
出力電圧Vout2の残留電荷を放電している間、AD2コンバータ(52b)ではVout2の電圧レベル（残留電荷有無）を検知し続ける(図９：S24)。出力電圧Vout2の残留電荷が基準値（閾値）より低くなったとき、放電回路2(57)をディスイネーブル（１チップCPU52のEN2端子をディスイネーブル）とする。その後Vout2の出力時間が経過すると出力電圧Vout2が生成され(図３：P12)、次にAD3コンバータ(52c)でVout3の電圧レベル（残留電荷有無）を検知する（図９：S25）。
【実施例５】
【００７７】
図１０は、本発明に係る電源制御方法の他の実施例を示すフローチャートである。
図４のタイミングチャート及び図１０のフローチャートに沿って以下に説明する。
図４は、本発明に係る電源制御装置における全生成電圧の残留電荷検知のタイミングチャートの一例である。
【００７８】
主電源が一旦オンにされた後オフにされ（P1〜P6）、再度オンにされた際（P7）に、出力電圧Vout2、Vout3の波形に残留電荷が認められた場合、すなわち残留電荷が有る場合を例にとって説明する。
【００７９】
電源制御装置の主電源がオンされると（P7）5VEが供給される。１チップCPU52内には残留電荷有無を判断させるためのレジスタがあり、１チップCPU52は、レジスタに残留電荷有無の基準値（閾値）を書き込む。１チップCPU52は、基準値を出力電圧Vout1、Vout2、Vout3の各電圧に対しそれぞれ設定する。さらには、１チップCPU52は、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)で生成される出力電圧Vout1、Vout2、Vout3の電源シーケンス時間（設計値）の設定値もメモリ51内へ書き込む。H/W初期設定を含める上記設定が終了すると、Vout1が出力されるまでの時間に１チップCPU52に内蔵されているAD1コンバータ52aで、出力電圧Vout1の電圧レベル（残留電荷有無）を検知し（図１０：S31）、基準値（閾値）と比較する（図１０：S32）。
【００８０】
１チップCPU52は、比較した結果、出力電圧Vout1が基準値（閾値）より低い場合、放電回路１(56)をイネーブルとしない。（１チップCPU52のEN1端子はディスイネーブル）。
5VEの供給から設計値である出力電圧Vout1の出力時間が経過すると出力電圧Vout1が生成される。出力電圧Vout1が出力された後、１チップCPU52は、出力電圧Vout2が出力されるまでの時間を利用し１チップCPU52に内蔵されているAD2コンバータ(52b)で、出力電圧Vout2の電圧レベル（残留電荷有無）を検知し、基準値（閾値）と比較する。１チップCPU52は、比較した結果出力電圧Vout2が基準値（閾値）より高く、残留電荷有りと判断した場合、出力電圧Vout3の電圧レベル（残留電荷有無）を検知する（電源シーケンスで出力電圧Vout3以降の電圧出力がある全ての出力電圧レベルを検知する：図１０：S33）。
【００８１】
１チップCPU52は、出力電圧Vout2、3に残留電荷有りと判断した場合、放電回路2、3をイネーブルとする（図１０：S34、図４：P11、P12）。
１チップCPU52は、出力電圧Vout2、3の残留電荷を放電している間、AD2、3コンバータでVout2、3の電圧レベル（残留電荷有無）を検知し続ける（図１０：S35）。
【００８２】
１チップCPU52は、出力電圧Vout2、3の残留電荷が基準値（閾値）より低くなったとき、放電回路2、3をディスイネーブル（１チップCPUのEN2,3端子をディスイネーブル）とする（図１０：S36、図４：P13）。
放電回路2がディスイネーブルとなることで、出力電圧Vout2が出力される。１チップCPU52は、出力電圧Vout1出力後、出力電圧Vout2出力前の期間で全ての出力電圧の残留電荷に対する処理を行うため、Vout1→Vout2の時間が設計値より延びる可能性がある。処理で延びた時間は、メモリ51内に記憶してある出力電圧Vout1、Vout2、Vout3の電源シーケンス時間（設計値）にプラスされる（図１０：S37、図４：P14,P15）。
【実施例６】
【００８３】
図５及び図１１に示すフローチャートに沿って以下に説明する。
図５は、本発明に係る電源制御装置のシーケンス規定内における残留電荷検知のタイミングチャートの一例である。図１１は、本発明に係る電源制御方法の他の実施例を示すフローチャートである。
主電源が一旦オンにされた後オフにされた際（P1〜P6）、出力電圧Vout2、Vout3の波形に残留電荷が認められた場合、すなわち残留電荷が有る場合（P9,P10）を例にとって説明する。
【００８４】
電源制御装置の主電源がオンされると5VEが供給される（P7）。
１チップCPU52内には残留電荷有無を判断させるためのレジスタがあり、１チップCPU52は、そのレジスタには残留電荷有無の基準値（閾値）を書き込む。１チップCPU52は、その基準値を出力電圧Vout1、Vout2、Vout3の各電圧に対しそれぞれ設定する。さらには、１チップCPU52は、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)で生成される出力電圧Vout1、Vout2、Vout3の電源シーケンス時間（設計値）の設定値もメモリ51内へ書き込む。
【００８５】
H/W初期設定を含める設定が終了すると、出力電圧Vout1が出力されるまでの時間（P6〜P8）に１チップCPU52に内蔵されているAD1コンバータ(52a)で、出力電圧Vout1の電圧レベル（残留電荷有無）を検知し（図１１：S41）、基準値（閾値）と比較する（図１１：S42）。１チップCPU52は、比較した結果出力電圧Vout1は基準値（閾値）より低く（図１１：S42／無）、そのため放電回路１(56)をイネーブルとしない（１チップCPU52のEN1端子はディスイネーブル）。
【００８６】
１チップCPU52は、5VEの供給から設計値であるVout1の出力時間（次電圧生成時間）になったか否かを判定し（図１１：S44）、次電圧生成時間であると判定すると（S44／Yes）出力電圧Vout1が生成される（図１１：S45）。
出力電圧Vout1が出力された後、１チップCPU52は、出力電圧Vout2が出力されるまでの時間(P16で示される時間)を利用し１チップCPU52に内蔵されているAD2コンバータ(52b)で、出力電圧Vout2の電圧レベル（残留電荷有無）を検知し（図１１：S46）、基準値（閾値）と比較する（図１１：S47）。
１チップCPU52は、比較した結果出力電圧Vout2が基準値（閾値）より高い場合（図１１：S47／有り）、そのため放電回路2(57)をイネーブル（１チップCPU52のEN2端子をイネーブル）とし、出力電圧Vout2の図示しない電圧発生源（例えば平滑回路の電解コンデンサ）の残留電荷を放電する（図１１：S48）。
１チップCPU52は、次電圧生成時間が経過したか否かを判定し（図１１：S49）、経過したと判定した場合（図１１：S49／Yes）には次電圧残留電荷の検知を終了し（図１１：S50）、経過していないと判定した場合（図１１：S49／No）ステップS46に戻る。
【００８７】
次に図１１のステップS48にて１チップCPU52は、AD3コンバータ(52c)で出力電圧Vout3の電圧レベル（残留電荷有無）を検知するが、その前にメモリ51内に記憶されている出力電圧Vout2→出力電圧Vout3の電源シーケンス時間（設計値）に対し、出力電圧Vout3の電圧レベル（残留電荷有無）の検知をする処理時間があるか否か（次電圧生成時間であるか否か）を判断する（図１１：S44）。
１チップCPU52は、次電圧生成時間である、すなわち処理時間が無いと判断した場合（図１１：S44／Yes）は出力電圧Vout3の電圧レベル（残留電荷有無）の検知を行わず終了する（図１１：S45）。
１チップCPU52は、次電圧生成時間でない、すなわち処理時間が有ると判断した場合（図１１：S44／No）は、出力電圧Vout3の電圧レベル（残留電荷有無）を検知し（図１１：S46）、基準値（閾値）と比較する（図１１：S47）。
１チップCPU52は、比較した結果出力電圧Vout3が基準値（閾値）より高く、そのため放電回路3(58)をイネーブル（１チップCPU52のEN3端子をイネーブル）とし、出力電圧Vout3の図示しない電圧発生源（例えば平滑回路の電解コンデンサ）残留電荷を放電する（図１１：S48）。
メモリ51内に記憶してある出力電圧Vout1、Vout2、Vout3の電源シーケンス時間（設計値）を考慮した検知を行っている。すなわち、次電圧生成時間か否かを判断し（図１１：S49）、次電圧生成時間である場合（図１１：S49／Yes）次電圧残留電荷の検知を終了し（図１１：S50）、次電圧生成時間でない場合（図１１：S49／No）はステップS46に戻る。このため、出力電圧Vout1→出力電圧Vout2の時間は設計値のままとなる。
【実施例７】
【００８８】
図６及び図１２に示すフローチャートに沿って以下に説明する。
図６は、本発明に係る電源制御装置における残留電荷検知による全生成電圧の電荷放電のタイミングチャートの一例である。図１２は、本発明に係る電源制御方法の他の実施例を示すフローチャートである。
【００８９】
主電源を一旦オンにした後オフにし再度オンにした際（P1〜P10）、出力電圧Vout2、Vout3の波形に残留電荷が認められた場合、すなわち残留電荷が有る場合を例にとって説明する。
【００９０】
電源制御装置の主電源が再度オンされると5VEが供給される（P7,P8）。１チップCPU52内には残留電荷有無を判断させるためのレジスタがあり、１チップCPU52は、そのレジスタには残留電荷有無の基準値（閾値）を書き込む。１チップCPU52は、基準値を出力電圧Vout1、Vout2、Vout3の各電圧に対しそれぞれ設定する。さらには、１チップCPU52は、DC-DCコンバータ1(53)〜DC-DCコンバータ3(55)で生成される出力電圧Vout1、Vout2、Vout3の電源シーケンス時間（設計値）の設定値もメモリ51内へ書き込む。
【００９１】
H/W初期設定を含める設定が終了すると、出力電圧Vout1が出力されるまでの時間に１チップCPU52に内蔵されているAD1コンバータ52aで、Vout1の電圧レベル（残留電荷有無）を検知し(図１２：S51)、基準値（閾値）と比較する（図１１：S52）。
【００９２】
１チップCPU52は、比較した結果、出力電圧Vout1が基準値（閾値）より低い場合（図１２：S52／無）、放電回路１(56)をイネーブルとしない（１チップCPU52のEN1端子はディスイネーブル）。
【００９３】
5VEの供給から設計値である出力電圧Vout1の出力時間が経過すると出力電圧Vout1が生成される。
出力電圧Vout1が出力された後、１チップCPU52は出力電圧Vout2が出力されるまでの時間を利用して１チップCPU52に内蔵されているAD2コンバータ52bで、出力電圧Vout2の電圧レベル（残留電荷有無）を検知し、基準値（閾値）と比較する(図１２：S52)。
【００９４】
１チップCPU52は、比較した結果出力電圧Vout2が基準値（閾値）より高く(P9)、残留電荷有りと判断した場合、残留電荷情報をメモリ51内に記憶する(図１２：S53)。１チップCPU52は、その後、放電回路2(57)をイネーブル（１チップCPU52のEN2端子をイネーブル）とし(図１２：S54)、図示しない電圧発生源（例えば平滑回路の電解コンデンサ）の出力電圧Vout2の残留電荷を放電する(P10,P11)。同様に出力電圧Vout3についても残留電荷情報がメモリ51内に記憶される（図１２：S54）。
ここで記載しているメモリ51とは、NVRAM、FRAM等の不揮発性メモリである。
【００９５】
１チップCPU52は、全電圧の残留電荷検知が終了したか否かを判断し(図１２：S55)、全電圧の残留電荷検知が終了していない場合（図１２：S55／No）、次電圧の残留電荷を検知し(図１２：S60)ステップS52に戻る。
１チップCPU52は、全電圧の残留電荷検知が終了した場合(図１２：S55／Yes)、残留電荷の検知が終了し(図１２：S56)、２回目以降の主電源オン時(図１２：S57)は、各電圧に対する残留電荷の検知は、メモリ51に記憶されている情報をもとに実施されるため(図１２：S58)、各電圧に対する残留電荷の検知は行われずに、放電回路2(57)及び放電回路3(58)をイネーブルとする(図１２：S59)。
但し、イネーブルのタイミングは、出力電圧Vout2、3が出力される前である(P12〜P14)。
【実施例８】
【００９６】
図１３は、本発明に係る画像処理装置の一実施例を示す概念図である。
画像処理装置としてのデジタル複写機は、スキャナ部101とレーザ記録部102とで画像の形成、用紙への印字を行い、後処理部103で出力紙揃え、ステープル、パンチ穴の処理が行われる。スキャナ部101は透明ガラス体の原稿台104、原稿台の上面の原稿を給送する自動両面原稿送り装置105（以下、RADFとする）、原稿台の上面に載置された原稿の画像を読み取るスキャナユニット106によって構成されている。
【００９７】
スキャナ部101において読み取った画像データは、レーザ記録部102に出力される。RADF105は図示しない原稿トレイから原稿台を経由して図示しない排出トレイに至る片面原稿給送路、スキャナユニット106による片面の画像の読み取りが完了した原稿の表裏面を反転して再度原稿台に導く両面原稿給送路を有し、片面、両面の原稿どちらでも対応できる。スキャナユニット106は、原稿をランプで照射し、レンズ、ミラー等で原稿の反射光を光電変換素子の受光面に結像させる。
【００９８】
光電変換素子は、原稿の画像面における反射光を電気信号に変換し、後述する画像処理部に出力する。レーザ記録部102は、用紙を搬送する用紙搬送部107、レーザ書き込みユニット108及び電子写真プロセス部（画像形成部）109を備えている。用紙搬送部107は、用紙の両面に画像を形成する両面複写モード時、定着ローラを通過した用紙を表裏面を反転して再度電子写真プロセス部に導く副搬送路を備えている。
【００９９】
レーザ書き込みユニット108は、画像処理部から供給される画像データに基づいてレーザ光を照射する半導体レーザ、半導体レーザから照射された光をミラーやレンズを通して電子写真プロセス部109の感光体ドラム表面に配光する。感光ドラム表面は、静電潜像が形成され、現像装置からトナーが供給されることにより、トナー画像に顕在化される。
【０１００】
トナー画像は、用紙搬送部107から導かれた用紙上に転写され、その後、定着ローラにより、加熱及び加圧を受け、トナー画像が溶融して用紙の表面に定着する。このように用紙に書き込みが終了した後、後処理部103にて一部分の出力用紙が揃えられ、ステープル、パンチ穴の処理が行われ、トレイに排出される。
【０１０１】
次に、図１４を参照して複写機の制御部に関して説明する。
図１４は、図１３に示した複写機の制御部の一例を示す図である。
複写機の制御部は、画像処理ボード201に搭載されたCPU202により、ユニット毎に配置されたボードに搭載されたCPUを介して各ユニットを構成する機器を統括して制御する。すなわち複写機の制御部は、複写機の上面に設けられた操作パネル226を管理するオペレーションパネルボード229、複写機内の各危機を管理するマシンコントロールボード232、光電変換素子を周辺部品とともに搭載したCCDボード211、画像データに対して各種の画像処理を施すCPUを周辺部品とともに搭載した画像処理ボード201によって構成されている。
【０１０２】
次に複写機におけるコピーモードの画像データの処理について説明する。
RADF105を介して原稿台に給送された原稿の画像がスキャナユニットで順次読み取られる。スキャナユニット内のCCDボード211上のCCD制御部213で駆動され、その出力信号は、アナログ回路215でゲイン調整が行われ、A/D変換部212から８ビットの画像データとして画像処理ボード201に送られる。
【０１０３】
画像処理部204において、所定の画像処理が施された後、メモリ、ネットワーク制御部205により、１度ページメモリ206に１ページ分の画像データが蓄えられる。ページメモリ206に蓄えられた画像は次に読み出され、ネットワークを介してサーバ装置に蓄積される。
【０１０４】
＜作用効果＞
(1)残留電荷検知（測定）情報のフィードバックした結果に基づいて、放電回路手段のオン/オフを制御することができるので、デバイスで規定された電源シーケンスを遵守することができる。
【０１０５】
(2)各デバイスで規定された電源シーケンスの各電圧生成期間内で残留電荷の検知（測定）を行い、期間内で残留電荷を放電することができ、電源シーケンスに放電期間（時間）が新たにプラスされることがないので、装置の立ち上げ速度を早くすることができる。
【０１０６】
(3)残留電荷検知（測定）情報のフィードバックした結果に基づいて、残留電荷を放電するための放電回路手段の放電時間を制御することができるので、残留電荷が無い場合、放電最長時間値をゼロとすること立ち上げ速度を早くすることができる（図２参照）。また、残留電荷が有る場合、残留電荷検知（測定）情報をフィードバックしているので、放電最長時間値を最適値（残留電荷時間に応じた値）に設定することができ、立ち上げ速度を早くすることができる。
【０１０７】
(4)各デバイスで規定された電源シーケンスの期間内で全ての各種電圧の残留電荷を検出し、検出結果に基づいて残留電荷の有る電圧の放電回路手段をオンすることができるので、電源シーケンス制御を容易化することができる。
【０１０８】
(5)電源シーケンスの各電圧生成期間内の時間に基づいて残留電荷検知（測定）及び残留電荷の放電を制御することができるので、電源シーケンスを遅らせることなく制御でき、立ち上げ速度に影響を及ぼさない。
【０１０９】
(6)残留電荷情報を記憶している記憶手段の情報に基づき、放電回路手段のオン制御を行うことができるので残留電荷の検知に要する時間を無くすことができ、より多くの残留電荷の放電処理、他処理を行うことができる。
【０１１０】
(7)画像処理装置において、電源制御装置の何れかを備えることで前述と同様の効果を得ることができる。
【図面の簡単な説明】
【０１１１】
【図１】本発明に係る電源制御装置のハードウェア（H/W）の構成図の一例を示す図である。
【図２】本発明に係る電源制御装置における残留電荷が無い場合のタイミングチャートの一例である。
【図３】本発明に係る電源制御装置における次電圧生成の残留電荷検知のタイミングチャートの一例である。
【図４】本発明に係る電源制御装置における全生成電圧の残留電荷検知のタイミングチャートの一例である。
【図５】本発明に係る電源制御装置のシーケンス規定内における残留電荷検知のタイミングチャートの一例である。
【図６】本発明に係る電源制御装置における残留電荷検知による全生成電圧の電荷放電のタイミングチャートの一例である。
【図７】本発明に係る電源制御方法の一実施例を示すフローチャートである。
【図８】本発明に係る電源制御方法の他の実施例を示すフローチャートである。
【図９】本発明に係る電源制御方法の他の実施例を示すフローチャートである。
【図１０】本発明に係る電源制御方法の他の実施例を示すフローチャートである。
【図１１】本発明に係る電源制御方法の他の実施例を示すフローチャートである。
【図１２】本発明に係る電源制御方法の他の実施例を示すフローチャートである。
【図１３】本発明に係る画像処理装置の一実施例を示す概念図である。
【図１４】図１３に示した複写機の制御部の一例を示す図である。
【図１５】本発明に関連する電源制御装置のブロック図である。
【図１６】図１５に示す電源制御装置の放電タイミングチャートである。
【図１７】本発明に関連する他の電源制御装置のブロック図である。
【図１８】図１７に示す電源制御装置の放電タイミングチャートである。
【符号の説明】
【０１１２】
５１    メモリ
５２    １チップＣＰＵ
５３    ＤＣ−ＤＣコンバータ１
５４    ＤＣ−ＤＣコンバータ２
５５    ＤＣ−ＤＣコンバータ３
５６    放電回路１
５７    放電回路２
５８    放電回路３
５９ａ、５９ｂ、５９ｃ、６０ａ、６０ｂ、６０ｃ、６１ａ、６１ｂ、６１ｃ    デバイス
【図１】
2009273243.tif 000003
【図２】
2009273243.tif 000004
【図３】
2009273243.tif 000005
【図４】
2009273243.tif 000006
【図５】
2009273243.tif 000007
【図６】
2009273243.tif 000008
【図７】
2009273243.tif 000009
【図８】
2009273243.tif 000010
【図９】
2009273243.tif 000011
【図１０】
2009273243.tif 000012
【図１１】
2009273243.tif 000013
【図１２】
2009273243.tif 000014
【図１３】
2009273243.tif 000015
【図１４】
2009273243.tif 000016
【図１５】
2009273243.tif 000017
【図１６】
2009273243.tif 000018
【図１７】
2009273243.tif 000019
【図１８】
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