(57)【要約】【課題】リップル除去率を高めながら、安定した電圧を発生することができる基準電圧発生回路を得る。【解決手段】この基準電圧発生回路は、定電流回路部１４と、差動アンプ１３と、出力アンプ１２と、第１及び第２のバイポーラトランジスタＴ１、Ｔ２と抵抗が接続されている基準電圧発生器１１とを備えている。出力アンプ１２は、ソースが基準電圧発生回路の入力に接続され、ゲートが定電流回路部の出力と接続されている第１のＭＯＳトランジスタと、エミッタが基準電圧発生器の抵抗、第１のＭＯＳトランジスタのドレイン及び基準電圧発生回路の出力に接続されている第３のバイポーラトランジスタを有し、差動アンプの出力を増幅した信号を第３のバイポーラトランジスタのベースに入力することにより、一定の電圧を発生させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の定電流を発生させるための定電流回路部と、
前記第１の定電流と所定の関係を有する第２の定電流の供給を受けて動作し第１入力電圧と第２入力電圧とを差動増幅して差動増幅出力信号を出力する差動アンプと、
前記第１の定電流と所定の関係を有する第３の定電流の供給を受けて動作し前記差動アンプの差動増幅出力信号を増幅させた出力電圧を出力端子に出力する出力アンプと、
前記第１入力電圧及び前記第２入力電圧を発生させるとともにこの第１入力電圧及び前記第２入力電圧の前記差動アンプによる差動増幅出力信号のフィードバックを前記出力アンプを介して受けることにより、半導体素子のバンドギャップに基づく基準電圧を前記出力端子に発生させる基準電圧発生器と
を備え、
前記出力アンプは、
前記差動出力信号をゲートに入力されドレイン・ソース間に前記第３の定電流を供給されたｎ型ＭＯＳトランジスタと、
コレクタが接地されエミッタが前記出力端子に接続されゲートには前記ｎ型ＭＯＳトランジスタのドレインが接続されたバイポーラトランジスタと
を備えたことを特徴とする基準電圧発生回路。
【請求項２】
前記差動アンプ及び前記出力アンプは、前記定電流回路部と共にカレントミラー回路を構成し、前記第２及び第３の定電流は、このカレントミラー回路により生成されることを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記定電流回路部は、
前記カレントミラー回路により発生させた定電流を流すように構成された第１のダイオードと、
前記カレントミラー回路により発生させた定電流を流すように前記第１のダイオードと並列に接続されこの第１のダイオードよりも面積が大きい第２のダイオードと、
前記第２のダイオードに直列接続された第１の抵抗と
を備えたことを特徴とする請求項２記載の基準電圧発生回路。
【請求項４】
前記基準電圧発生器は、
前記出力端子と接地端子との間に直列接続された第２の抵抗、第３の抵抗、及び第３のダイオードからなる第１の電流経路と
前記出力端子と接地端子との間に直列接続された第４の抵抗、及び第４のダイオードからなる第２の電流経路とを備え、
前記第２の抵抗及び前記第３の抵抗の接続点、及び前記第４の抵抗と前記第４のダイオードの接続点からそれぞれ前記第１入力電圧及び前記第２入力電圧を発生させる
ことを特徴とする請求項３記載の基準電圧発生回路。
【請求項５】
前記カレントミラー回路は、前記ｎ型ＭＯＳトランジスタ、前記バイポーラトランジスタにそれぞれ直列接続されるＭＯＳトランジスタを備えたことを特徴とする請求項２記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関するものであり、特に、半導体のバンドギャップに基づく基準電圧を発生させるための基準電圧発生回路に関するものである。
【背景技術】
【０００２】
従来より、温度変化の依存性が極めて少なく、正確な基準電圧を得るための半導体集積回路として、バンドギャップ基準電圧発生回路が用いられている。このバンドギャップ基準電圧発生回路は、シリコン（Ｓｉ）等の半導体により形成されるバイポーラトランジスタのベース−エミッタ間電圧ＶＢＥと、熱電圧Ｖｔの温度特性の差を利用するものである。具体的に、シリコンのバイポーラトランジスタを用いた場合では、シリコンのバンドギャップである約１．２〔ｅＶ〕に近い、１．２〔Ｖ〕の出力電圧を得ることができる。このようなバンドギャップ基準電圧発生回路の具体的な構成は、特許文献１及び２に記載されている。
【０００３】
一般に、バンドギャップ基準電圧発生回路においては、面積の異なる２つのバイポーラトランジスタのベース−エミッタ間電圧ＶＢＥと、この２つのトランジスタに接続された抵抗により生じる電圧降下を差動増幅器で増幅し、差動増幅器の入力電圧が等しくなるようにバイポーラトランジスタの電流を制御し、一定の出力電圧を得る回路構成となっている。
【０００４】
このようなバンドギャップ基準電圧発生回路を半導体基板上にＭＯＳプロセスにより形成する場合では、供給される電源電圧のリップル、特に高周波成分となるリップルにより、出力電圧が変動してしまうといった問題点があった。このため、供給される電源電圧の高周波成分となるリップルによる出力変動を抑えるためには、高速に動作する増幅回路が必要となるが、この場合、消費電力が高くなってしまう。従って、少ない消費電力で、電源電圧において高周波成分のリップルが生じている場合であっても、安定的な基準となる電圧を得ることは困難であった。
【特許文献１】特開平７−２４９９４９号公報
【特許文献２】特開２００５−２６７００４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体のバンドギャップに基づいて一定の電圧を得るバンドギャップ基準電圧発生回路において、電源電圧において高周波成分のリップルが発生している場合であっても、安定した電圧を発生することのできるバンドギャップ基準電圧発生回路を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る基準電圧発生回路は、第１の定電流を発生させるための定電流回路部と、前記第１の定電流と所定の関係を有する第２の定電流の供給を受けて動作し第１入力電圧と第２入力電圧とを差動増幅して差動増幅出力信号を出力する差動アンプと、前記第１の定電流と所定の関係を有する第３の定電流の供給を受けて動作し前記差動アンプの差動増幅出力信号に対応する出力電圧を出力端子に出力する出力アンプと、前記第１入力電圧及び前記第２入力電圧を発生させるとともにこの第１入力電圧及び前記第２入力電圧の前記差動アンプによる差動増幅出力信号のフィードバックを前記出力アンプを介して受けることにより、半導体素子のバンドギャップに基づく基準電圧を前記出力端子に発生させる基準電圧発生器とを備え、前記出力アンプは、前記差動出力信号をゲートに入力されドレイン・ソース間に前記第３の定電流を供給されたｎ型ＭＯＳトランジスタと、コレクタが接地されエミッタが前記出力端子に接続されゲートには前記ｎ型ＭＯＳトランジスタのドレインが接続されたバイポーラトランジスタとを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、半導体のバンドギャップに基づいて一定の電圧を得るバンドギャップ基準電圧発生回路において、電源電圧において高周波成分のリップルが発生している場合であっても、安定した電圧を発生することができる。
【発明を実施するための最良の形態】
【０００８】
本発明における一実施の形態を以下に記載する。
【０００９】
図１に、本実施の形態におけるバンドギャップ基準電圧発生回路を示す。
【００１０】
本実施の形態におけるバンドギャップ基準電圧発生回路は、基準電圧発生器１１、出力アンプ１２、差動アンプ１３及び定電流を発生させるための定電流回路部１４から構成されている。
【００１１】
まず、基準電圧発生器１１の構成の詳細を説明する。基準電圧発生器１１は、２つのＰＮＰ型バイポーラトランジスタＴ１、Ｔ２と、抵抗Ｒ１、Ｒ２、Ｒ３により構成されている。２つのＰＮＰ型バイポーラトランジスタＴ１、Ｔ２のコレクタ（Ｃ）及びベース（Ｂ）は、ともにＧＮＤに接続(接地)されている。すなわち、トランジスタＴ１、Ｔ２はいずれもダイオードとして機能する。また、ＰＮＰ型バイポーラトランジスタＴ１は、ＰＮＰ型バイポーラトランジスタＴ２よりも広い面積を有するように形成されている。
【００１２】
ＰＮＰ型バイポーラトランジスタＴ１のエミッタ（Ｅ）には、抵抗Ｒ２及びＲ１が直列に接続されている。また、ＰＮＰ型バイポーラトランジスタＴ２のエミッタには、抵抗Ｒ３の一方の端が接続されている。抵抗Ｒ１と抵抗Ｒ３の他の端はともに接続されて、この実施の形態に係るバンドギャップ基準電圧発生回路の出力端子ＯＵＴを形成している。換言すれば、基準電圧発生器１１は、ＰＮＰ型バイポーラトランジスタＴ１、抵抗Ｒ２、及び抵抗Ｒ１により、出力端子ＯＵＴと接地端子ＧＮＤとの間に形成される第１の電流経路を有している。また、基準電圧発生回路１１は、換言すれば、基準電圧発生器１１は、ＰＮＰ型バイポーラトランジスタＴ２、及び抵抗Ｒ３により、出力端子ＯＵＴと接地端子ＧＮＤとの間に形成される第２の電流経路を有している。
【００１３】
後述するように、この基準電圧発生器１１は、抵抗Ｒ１と抵抗Ｒ２との接続点Ａ１と、抵抗Ｒ３とＰＮＰ型バイポーラトランジスタＴ２のエミッタとの接続点Ａ２との間の電位差がゼロとなるよう、差動アンプ１３による制御がなされる。これにより出力端子ＯＵＴの電圧は、ＰＮＰ型バイポーラトランジスタＴ１及びＴ２のベース・エミッタ間電圧の差に従う、電源電位ＶＤＤの変動に依存しない一定な基準電圧となる。
【００１４】
続いて、出力アンプ１２の構成の詳細を説明する。出力アンプ１２は、差動アンプ１３の差動増幅出力を更に増幅した電圧を基準電圧発生器１１の出力端子ＯＵＴに供給するものである。出力アンプ１２は、出力段がＰチャネル型ＭＯＳトランジスタＴ５とＰＮＰ型バイポーラトランジスタＴ３により形成されており、また入力段がＰチャネル型ＭＯＳトランジスタＴ６とＮチャネル型ＭＯＳトランジスタＴ４により形成されている。具体的には、Ｐチャネル型ＭＯＳトランジスタＴ５のドレイン（Ｄ）と、ＰＮＰ型バイポーラトランジスタＴ３のエミッタ（Ｅ）とが接続され、更には、この接続ノードが前述の出力端子ＯＵＴとされている。
【００１５】
また、Ｐチャネル型ＭＯＳトランジスタＴ５のソースは、電源電位ＶＤＤと接続されており、ＰＮＰ型バイポーラトランジスタＴ３のコレクタは接地されている。また、ＰＮＰ型バイポーラトランジスタＴ３のベースは、Ｐチャネル型ＭＯＳトランジスタＴ６のドレイン、及びＮチャネル型ＭＯＳトランジスタＴ４のドレインと接続されている。すなわち、トランジスタＴ３はトランジスタＴ４のドレインの電圧を増幅するエミッタフォロワを構成している。尚、Ｐチャネル型ＭＯＳトランジスタＴ６のソース（Ｓ）は、供給される電源電位ＶＤＤと接続されており、Ｎチャネル型ＭＯＳトランジスタＴ４のソースは接地されている。また、Ｎチャネル型ＭＯＳトランジスタＴ４のゲートは、差動アンプ１３による差動増幅出力信号を与えられている。
【００１６】
又、Ｐチャネル型ＭＯＳトランジスタＴ５のゲート（Ｇ）と、Ｐチャネル型ＭＯＳトランジスタＴ６のゲートは、ともに後述する定電流回路部１４の出力信号を供給されている。両トランジスタＴ５、Ｔ６はカレントミラー回路の一部を構成し、ＰＮＰ型バイポーラトランジスタＴ３、Ｎチャネル型ＭＯＳトランジスタＴ４に対し定電流を供給する。
【００１７】
次に、差動アンプ１３の構成の詳細を説明する。差動アンプ１３は、Ｐチャネル型ＭＯＳトランジスタＴ７、Ｐチャネル型ＭＯＳトランジスタＴ８、Ｐチャネル型ＭＯＳトランジスタＴ９、Ｎチャネル型ＭＯＳトランジスタＴ１０、Ｎチャネル型ＭＯＳトランジスタＴ１１から構成されている。トランジスタＴ８とＴ１０は所謂コンプリメンタリであり、またトランジスタＴ９とＴ１１もいわゆるコンプリメンタリとなっている。
【００１８】
Ｐチャネル型ＭＯＳトランジスタＴ７のドレインは、Ｐチャネル型ＭＯＳトランジスタＴ８のソース及びＰチャネル型ＭＯＳトランジスタＴ９のソースと互いに接続されている。また、Ｐチャネル型ＭＯＳトランジスタＴ７のソースは、供給される電源電位ＶＤＤと接続されており、Ｐチャネル型ＭＯＳトランジスタＴ７のゲートは、後述する定電流回路部１４の出力信号を供給されている。すなわち、Ｐチャネル型ＭＯＳトランジスタＴ７は、前述のＰチャネル型ＭＯＳトランジスタＴ５、Ｔ６等と共にカレントミラー回路を構成している。
【００１９】
一方、Ｎチャネル型ＭＯＳトランジスタＴ１０のソースは、Ｎチャネル型ＭＯＳトランジスタＴ１１のソースとともに、ＧＮＤに接続（接地）されている。また、Ｎチャネル型ＭＯＳトランジスタＴ１０のゲートとＮチャネル型ＭＯＳトランジスタＴ１１のゲートが互いに接続され、更には、Ｐチャネル型ＭＯＳトランジスタＴ８のドレインとＮチャネル型ＭＯＳトランジスタＴ１０のドレインともまた互いに接続されている。また、Ｎチャネル型ＭＯＳトランジスタＴ１０のゲートとドレインは短絡されている。
【００２０】
また、Ｐチャネル型ＭＯＳトランジスタＴ９のドレインとＮチャネル型ＭＯＳトランジスタＴ１１のドレインとが接続点Ａ３において互いに接続される。さらに、その接続点Ａ３は、前述のＮチャネル型ＭＯＳトランジスタＴ４のゲートと接続されている。
【００２１】
さらに、Ｐチャネル型ＭＯＳトランジスタＴ８のゲートは、基準電圧発生器１１における抵抗Ｒ１と抵抗Ｒ２との接続点Ａ１に接続されている。更に、Ｐチャネル型ＭＯＳトランジスタＴ９のゲートは、基準電圧発生器１１における抵抗Ｒ３とＰＮＰ型バイポーラトランジスタＴ２のエミッタとの接続点Ａ２に接続されている。すなわち、差動アンプ１３は、これら接続点Ａ１、Ａ２の電圧の差動増幅出力信号を接続点Ａ３から出力するように構成されている。すなわち、この差動アンプ１３は、基準電圧発生器１１から差動入力電圧（接続点Ａ１、Ａ２）の入力を受け、この電圧の差動増幅出力信号を基準電圧発生器１１に対し出力アンプ１２を介してフィードバックするように構成されている。
【００２２】
続いて、定電流回路部１４の構成の詳細を説明する。定電流回路部１４は、ＰＮＰ型バイポーラトランジスタＴ１２、ＰＮＰ型バイポーラトランジスタＴ１３、Ｎチャネル型ＭＯＳトランジスタＴ１４、Ｎチャネル型ＭＯＳトランジスタＴ１５、Ｐチャネル型ＭＯＳトランジスタＴ１６、Ｐチャネル型ＭＯＳトランジスタＴ１７及び抵抗Ｒ４により構成されている。
【００２３】
Ｐチャネル型ＭＯＳトランジスタＴ１６のソースとＰチャネル型ＭＯＳトランジスタＴ１７のソースとはともに、供給される電源電位ＶＤＤと接続されている。また、Ｐチャネル型ＭＯＳトランジスタＴ１６のゲートとＰチャネル型ＭＯＳトランジスタＴ１７のゲートとは互いに接続されている。
【００２４】
更には、Ｐチャネル型ＭＯＳトランジスタＴ１７のドレインとＮチャネル型ＭＯＳトランジスタＴ１５のドレインとが接続点Ａ４において互いに接続されている。また、Ｐチャネル型ＭＯＳトランジスタＴ１７のドレインとゲートは短絡されている。この接続点Ａ４の電圧が定電流回路部１４の出力電圧となる。この定電流回路部１４の出力電圧は、出力アンプ１２におけるＰチャネル型ＭＯＳトランジスタＴ５、Ｔ６のゲート及び、差動アンプ１３におけるＰチャネル型ＭＯＳトランジスタＴ７のゲートに供給されている。すなわち、ＭＯＳトランジスタＴ５，Ｔ６，Ｔ７，Ｔ１６，及びＴ１７は、定電流回路部１４で発生した定電流と所定の関係を有する定電流を発生させるカレントミラー回路として機能する。
【００２５】
また、Ｎチャネル型ＭＯＳトランジスタＴ１４のゲートとＮチャネル型ＭＯＳトランジスタＴ１５のゲートとが互いに接続され、Ｎチャネル型ＭＯＳトランジスタＴ１５のゲートとドレインは短絡されている。更にはＰチャネル型ＭＯＳトランジスタＴ１６のドレインとＮチャネル型ＭＯＳトランジスタＴ１４のドレインとが互いに接続されている。
【００２６】
ＰＮＰ型バイポーラトランジスタＴ１２のエミッタは、Ｎチャネル型ＭＯＳトランジスタＴ１４のソースと接続され、ＰＮＰ型バイポーラトランジスタＴ１２のベース及びコレクタはともにＧＮＤに接続（接地）されている。また、ＰＮＰ型バイポーラトランジスタＴ１３のエミッタは抵抗Ｒ４を介してＮチャネル型ＭＯＳトランジスタＴ１５のソースと接続され、ＰＮＰ型バイポーラトランジスタＴ１３のベース及びコレクタはともにＧＮＤに接続（接地）されている。すなわち、トランジスタＴ１２，Ｔ１３はダイオードとして機能する。接続点Ａ５と接続点Ａ６との電位が等しくなるよう、ＰＮＰ型バイポーラトランジスタＴ１３は、ＰＮＰ型バイポーラトランジスタＴ１２よりも広い面積で形成されている。
【００２７】
以上のように構成された基準電圧発生回路の動作について以下に説明する。定電流発生回路部１４より一定電流が供給され、この定電流と所定の関係を有する定電流が差動アンプ１３、及び出力アンプ１２にも供給される。これにより差動アンプ１３、及び出力アンプ１２が動作する。前述のように、ＰＮＰ型バイポーラトランジスタＴ１は、ＰＮＰ型バイポーラトランジスタＴ２よりも広い面積を有するように形成されているので、各々のＰＮＰ型バイポーラトランジスタＴ１のエミッタの電位、及びＰＮＰバイポーラトランジスタＴ２のエミッタにおける電位は互いに異なる。
【００２８】
抵抗Ｒ１と抵抗Ｒ２との接続点Ａ１における電位と、ＰＮＰ型バイポーラトランジスタＴ２のエミッタと抵抗Ｒ３との接続点Ａ２における電位とが、差動アンプ１３におけるＰチャネル型ＭＯＳトランジスタＴ８、Ｔ９のゲートに入力される。この両電位の差動増幅出力信号が、接続点Ａ３から出力される。
【００２９】
この差動増幅出力信号は、Ｎチャネル型ＭＯＳトランジスタＴ４のゲートに入力される。差動増幅出力信号の大小によって、Ｎチャネル型ＭＯＳトランジスタＴ４のドレイン電圧が変化する。この変化が、ＰＮＰ型バイポーラトランジスタＴ３のエミッタに接続された出力端子ＯＵＴに変化を与え、これにより、基準電圧発生回路の出力端子ＯＵＴにおいて、シリコンのバンドギャップに基づく基準電圧１．２〔Ｖ〕を得ることができる。
【００３０】
なお、定電流回路部１４は、一定の電流を供給することができるものであり、ＰＮＰ型バイポーラトランジスタＴ１２のエミッタとＮチャネル型ＭＯＳトランジスタＴ１４のソースとの接続点Ａ５と、抵抗Ｒ４とＮチャネル型ＭＯＳトランジスタＴ１５のソースとの接続点Ａ６との電位が等しくなるように動作する。即ち、ＰＮＰ型バイポーラトランジスタＴ１３は、ＰＮＰ型バイポーラトランジスタＴ１２よりも広い面積で形成されており、抵抗Ｒ４の両端には、ＰＮＰ型バイポーラトランジスタＴ１２、Ｔ１３の熱電圧Ｖｔに比例した電圧が発生する。この電圧は、正の温度特性を有し、これにより、Ｐチャネル型ＭＯＳトランジスタＴ１６及びＴ１７のソース−ドレイン間には、熱電圧Ｖｔに比例した、正の温度特性を有する電流が流れる。Ｐチャネル型ＭＯＳトランジスタＴ５とＰチャネル型ＭＯＳトランジスタＴ１７とは、カレントミラー回路を構成しているため、Ｐチャネル型ＭＯＳトランジスタＴ５のソース−ドレイン間には、熱電圧Ｖｔに比例した正の温度特性を有する電流が流れる。
【００３１】
一方、抵抗Ｒ１及びＲ２には、各々ＰＮＰ型バイポーラトランジスタＴ１及びＴ２におけるＶＢＥ（ベース−エミッタ間電圧）と反比例した電圧、即ち、熱電圧Ｖｔに比例した電圧が発生する。このため、Ｐチャネル型ＭＯＳトランジスタＴ５を熱電圧Ｖｔに比例した電流で制御することにより、ＰＮＰ型バイポーラトランジスタＴ３のエミッタ−コレクタ間に流れる電流の温度変化依存性を小さくすることが可能となる。また、トランジスタＴ３の出力インピーダンスを小さくすることができる。即ち、定電流回路部１４において、抵抗Ｒ４を設けることにより、基準電圧発生器の出力電圧における温度変化を相殺することができ、温度変化の依存性の少ない出力電圧を得ることができる。
【００３２】
尚、本実施の形態では、抵抗Ｒ１、Ｒ３、Ｒ４の値は、５０〔ｋΩ〕であり、抵抗Ｒ２の値は、５〔ｋΩ〕である。また、ＰＮＰ型バイポーラトランジスタＴ２のエミッタ−コレクタ間の電流の流れる領域の面積は、ＰＮＰ型バイポーラトランジスタＴ１のエミッタ−コレクタ間の電流の流れる領域の面積の８倍であり、ＰＮＰ型バイポーラトランジスタＴ１３のエミッタ−コレクタ間の電流の流れる領域の面積は、ＰＮＰ型バイポーラトランジスタＴ１１のエミッタ−コレクタ間の電流の流れる領域の面積の８倍である。
【００３３】
尚、本実施の形態におけるバイポーラトランジスタＴ１、Ｔ２、Ｔ３、Ｔ１２、Ｔ１３は、半導体基板であるシリコン基板のＰＮＰ領域を用い形成しているが、ＮＰＮ領域を用い形成したバイポーラトランジスタを用いることも可能である。
【００３４】
以上、実施の形態に係る基準電圧発生回路について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００３５】
【図１】本実施の形態における基準電圧発生回路の回路図
【符号の説明】
【００３６】
１１・・・基準電圧発生器、１２・・・出力アンプ、１３・・・差動アンプ、１４・・・定電流回路部、Ａ１、Ａ２、Ａ３、Ａ４・・・接続点、Ｒ１、Ｒ２、Ｒ３、Ｒ４・・・抵抗、Ｔ１、Ｔ２、Ｔ３、Ｔ１２、Ｔ１３・・・ＰＮＰ型バイポーラトランジスタ、Ｔ４、Ｔ１０、Ｔ１１、Ｔ１４、Ｔ１５・・・Ｎチャネル型ＭＯＳトランジスタ、Ｔ５、Ｔ６、Ｔ７、Ｔ８、Ｔ９、Ｔ１６、Ｔ１７・・・Ｐチャネル型ＭＯＳトランジスタ。
【図１】
2009003681.tif 000003