(57)【要約】【課題】ＳＯＩウェハ上に半導体回路を形成する工程でパーティクル及びスクラッチなどの問題が生じず、且つ後工程においてウェハＩＤによってＳＯＩウェハの認識、管理ができる半導体装置及びその製造方法を提供する。【解決手段】  本発明に係る半導体装置の製造方法は、ＳＯＩウェハのＳＯＩ層３上にシリコン酸化膜からなる層間絶縁膜１０，１４，１８を形成する工程と、前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハＩＤを印字する工程と、を具備することを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハＩＤを印字する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、前記印字する工程の後に、前記層間絶縁膜上にパッシベーション膜を形成する工程と、前記パッシベーション膜にパッド開口部を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、前記層間絶縁膜を形成する工程は、複数の層間絶縁膜を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハＩＤを印字する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターン及び前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハＩＤを印字する工程と、
前記レジストパターンを剥離する工程と、
前記ＳＯＩウェハを洗浄する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターンを剥離する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハＩＤを印字する工程と、
前記ＳＯＩウェハを洗浄する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
ＳＯＩウェハのＳＯＩ層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜に印字されたウェハＩＤと、
を具備することを特徴とする半導体装置。
【請求項８】
ＳＯＩウェハのＳＯＩ層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成されたパッド開口部と、
前記パッシベーション膜に印字されたウェハＩＤと、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特に、ＳＯＩウェハにウェハＩＤを印字する工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の製造工程においては、半導体ウェハに対し工程管理及び品質管理などのために従来から英数字列から構成されるウェハＩＤのマーキングが施されている。このマーキングは、半導体デバイスの製造工程中に行われる不純物拡散や熱酸化のような高温処理に耐えてウェハを汚染する恐れがなく、さらに絶縁膜や金属膜などの被膜で覆われても読み取りやすいようにするため、ウェハ表面への掘り込み加工することにより行われる。
【０００３】
半導体基板には単層構造のＳｉウェハと積層構造を持ったＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェハがある。ＳＯＩウェハにウェハＩＤをマーキングする方法としてはレーザー光線の照射がある（例えば特許文献１参照）。
【０００４】
【特許文献１】特開２００５−７２０２７号公報（段落０００１〜０００８）
【０００５】
図５（ａ）及び（ｂ）は従来の半導体装置の製造方法を説明する為の断面図である。図６は半導体装置のチップが配列されて形成された半導体ウェハ１００を示す図であり、半導体素子を含む半導体回路形成領域１０１及びウェハＩＤの印字領域１０２を表している。また、半導体装置を形成する半導体ウェハにはＳＯＩ型半導体基板を用いている。図５（ａ）は図６に示す半導体回路形成領域１０１の一部を示す断面図であり、図５（ｂ）は図６に示す印字領域１０２の一部を示す断面図である。
【０００６】
図６に示すように、印字領域１０２内へのウェハＩＤの印字形成は、トランジスタ等の半導体回路形成前に行われ、図５（ｂ）に示すように、ＳＯＩ基板表面のＳＯＩ層４３に直接レーザー光線を照射し、凹部６０を形成することにより印字されている。その後、図５（ａ）に示すような、半導体回路形成プロセスが開始される（図５（ｂ）においては、印字形成後のプロセスは省略する。）。
【０００７】
また、半導体回路形成領域１０１内に形成されたトランジスタは、図５（ａ）に示すように、支持基板４１、ＢＯＸ層４２及びＳＯＩ層４３の順に積層されたＳＯＩ基板上に形成される。まず、ＳＯＩ層４３の表面上にＬＯＣＯＳ酸化膜４４を形成し、その後、ＳＯＩ層４３の表面上にゲート絶縁膜４９を形成する。次いで、ゲート絶縁膜４９上にゲート電極４８を形成する。その後、ＳＯＩ層４３に不純物イオンを注入することにより、ＳＯＩ層４３にＬＤＤ（Lightly  Doped  Drain）領域４５が形成される。次いで、ゲート電極４８の側壁にサイドウォール４７を形成した後、ＳＯＩ層４３に不純物イオンを注入することにより、ＳＯＩ層４３にはソース・ドレイン領域４６が形成される。
【０００８】
その後、ゲート電極４８及びサイドウォール４７を含む基板の全面上に第１の層間絶縁膜５０を形成する。第１の層間絶縁膜５０にはソース・ドレイン領域４６及びゲート電極４８に電気的に接続された第１のプラグ５１が埋め込まれる。第１の層間絶縁膜５０及び第１のプラグ５１をＣＭＰ法にて平坦化した後、第１の層間絶縁膜５０及び第１のプラグ５１上に第１の配線５２が形成される。その後、第１の層間絶縁膜５０上及び第１の配線５２上に第２の層間絶縁膜５４が形成される。第２の層間絶縁膜５４には第１の層間絶縁膜５０と同様に第２のプラグ５３及び第２の配線５５が形成され、第１の配線５２と電気的に接続されている。また第２の層間絶縁膜５４上及び第２の配線５５上には第３の層間絶縁膜５８が形成される。第３の層間絶縁膜５８も第２の層間絶縁膜５４と同様に第３のプラグ５６及び第３の配線５７が形成され、第２の配線５５と電気的に接続されている。
【０００９】
その後、半導体ウェハは検査工程、バンプ形成工程及びウェハ裏面研削工程などの後工程へと製造工程が進められていく。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＳＯＩ基板において、印字が施されるＳＯＩ層と支持基板はＢＯＸ層によって分離されている。この支持基板、ＢＯＸ層及びＳＯＩ層からなる、膜種の異なる積層構造の影響により、レーザー光線の照射エネルギーがＳＯＩ層から下方へ拡散しにくく、レーザー光線の照射箇所に留まる。その為、通常のシリコン基板において、過剰な照射エネルギーによって印字されたのと同じ状態となり、周囲へのパーティクル飛散量が多く、また、凹部（ドット）の形状も悪くなる。
【００１１】
つまり、図５（ｂ）に示すように、ＳＯＩ基板表面のＳＯＩ層４３に直接レーザー光線を照射し、印字形成する方法では、印字時に凹部６０を形成することによりＳＯＩ基板表面のＳＯＩ層４３及びＢＯＸ層４２が削られ、さらに支持基板４１まで削られる場合もある。この際に、削られた異物によるパーティクル飛散量が非常に多い。このため、素子形成不良の原因となることがある。
【００１２】
また、図５（ｂ）に示すように、レーザー光線の照射によって印字部分では基板表面への盛り上がったＳｉ６１ができる。盛り上がったＳｉ６１は、製造プロセス中、平坦化を行うＣＭＰ処理によって欠落し、その欠落したＳｉ６１がパーティクル及びスクラッチ発生の原因となる。
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＳＯＩウェハ上に半導体回路を形成する工程でパーティクル及びスクラッチなどの問題が生じず、且つ後工程においてウェハＩＤによってＳＯＩウェハの認識、管理ができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜にレーザー光線を照射することにより、前記層間絶縁膜にウェハＩＤを印字する工程と、
を具備することを特徴とする。
【００１５】
上記半導体装置の製造方法によれば、ＳＯＩウェハ上に半導体回路を形成する工程でパーティクル及びスクラッチなどの問題が生じず、且つ後工程においてウェハＩＤによってＳＯＩウェハの認識、管理をすることができる。
【００１６】
また、本発明に係る半導体装置の製造方法において、前記印字する工程の後に、前記層間絶縁膜上にパッシベーション膜を形成する工程と、前記パッシベーション膜にパッド開口部を形成する工程とを具備することも可能である。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記層間絶縁膜を形成する工程は、複数の層間絶縁膜を形成する工程であっても良い。
【００１８】
本発明に係る半導体装置の製造方法は、ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハＩＤを印字する工程と、
を具備することを特徴とする。
【００１９】
本発明に係る半導体装置の製造方法は、ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターン及び前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハＩＤを印字する工程と、
前記レジストパターンを剥離する工程と、
前記ＳＯＩウェハを洗浄する工程と、
を具備することを特徴とする。
【００２０】
上記半導体装置の製造方法では、パッシベーション膜にパッド開口部を形成する加工後にウェハＩＤを印字する工程を行い、その後にレジストパターンを剥離することにより印字工程で発生した異物を除去することができる。
【００２１】
本発明に係る半導体装置の製造方法は、ＳＯＩウェハのＳＯＩ層上にシリコン酸化膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記パッシベーション膜をエッチング加工することにより、前記パッシベーション膜にパッド開口部を形成する工程と、
前記レジストパターンを剥離する工程と、
前記パッシベーション膜にレーザー光線を照射することにより、前記パッシベーション膜にウェハＩＤを印字する工程と、
前記ＳＯＩウェハを洗浄する工程と、
を具備することを特徴とする。
【００２２】
上記半導体装置の製造方法では、レジストパターンを剥離する工程の後にウェハＩＤを印字する工程を行い、その後にＳＯＩウェハを洗浄することにより印字工程で発生した異物を除去することができる。
【００２３】
本発明に係る半導体装置は、ＳＯＩウェハのＳＯＩ層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜に印字されたウェハＩＤと、
を具備することを特徴とする。
【００２４】
本発明に係る半導体装置は、ＳＯＩウェハのＳＯＩ層上に形成され、シリコン酸化膜からなる層間絶縁膜と、
前記層間絶縁膜上に形成されたパッシベーション膜と、
前記パッシベーション膜に形成されたパッド開口部と、
前記パッシベーション膜に印字されたウェハＩＤと、
を具備することを特徴とする。
【発明を実施するための最良の形態】
【００２５】
以下、図を参照して本発明の実施形態について説明する。
図１（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を説明する為の断面図である。図２は本発明の第１の実施形態に係るＳＯＩウェハ表面にウェハＩＤの印字方法を示したフローチャートである。また、半導体ウェハにはＳＯＩ基板を用いる。図１（ａ）及び（ｂ）に示すように、ＳＯＩ基板は、支持基板１上にＢＯＸ層２が形成され、そのＢＯＸ層２上にＳＯＩ層３が形成された構成となっている。
【００２６】
まず、図１（ａ）及び（ｂ）に示すように、ＳＯＩ層３の表面上に素子分離膜であるＬＯＣＯＳ酸化膜４を形成する。次いで、ＳＯＩ層３の表面上にゲート絶縁膜９となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜９及びＬＯＣＯＳ酸化膜４の上にＣＶＤ（Chemical  Vapor  Deposition）法にてポリシリコン膜を成膜し、このポリシリコン膜をフォトリソグラフィー法及びドライエッチング法にて加工形成する。これにより、ゲート絶縁膜９上にゲート電極８が形成される。この際に、印字領域を含む半導体ウェハ周辺部においては、図１（ｂ）に示すようにポリシリコン膜は残らない。
【００２７】
次いで、ゲート電極８及びＬＯＣＯＳ酸化膜４をマスクとしてＳＯＩ層３に不純物イオンをイオン注入することにより、ＳＯＩ層３に低濃度不純物層によるＬＤＤ領域５が形成される。次いで、ゲート電極８及びＬＯＣＯＳ酸化膜４を含む基板の全面上に例えばシリコン窒化膜をＣＶＤ法により成膜する。その後、エッチバック法にてシリコン窒化膜をエッチングすることにより、ゲート電極８の側壁にサイドウォール７が形成される。次いで、ゲート電極８、サイドウォール７及びＬＯＣＯＳ酸化膜４をマスクとしてＳＯＩ層３に不純物イオンをイオン注入し、熱処理を施す。これにより、ＳＯＩ層３のソース・ドレイン領域６には自己整合的に拡散層が形成される。
【００２８】
次いで、ゲート電極８、サイドウォール７及びＬＯＣＯＳ酸化膜４を含む基板の全面上にＣＶＤ法にて第１の層間絶縁膜１０を成膜する。その後、第１の層間絶縁膜１０にホール形成する。次いで、このホール内及び第１の層間絶縁膜１０上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により、第１の層間絶縁膜１０上の金属膜を除去する。これによって、第１の層間絶縁膜１０にはソース・ドレイン領域６及びゲート電極８に電気的に接続された第１のプラグ１１が形成される。その後、スパッタリング法により第１の層間絶縁膜１０上及び第１のプラグ１１上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第１の配線１２が形成される。この際に、印字領域を含む半導体ウェハ周辺部においては、図１（ｂ）に示すように金属膜は残らない。
【００２９】
その後、第１の層間絶縁膜１０及び第１の配線１２上にＣＶＤ法にて第２の層間絶縁膜１４を成膜する。その後、第２の層間絶縁膜１４にホール形成する。次いで、このホール内及び第２の層間絶縁膜１４上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により、第２の層間絶縁膜１４上の金属膜を除去する。これによって、第２の層間絶縁膜１４には第１の配線１２に電気的に接続された第２のプラグ１３が形成される。その後、スパッタリング法により第２の層間絶縁膜１４上及び第２のプラグ１３上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第２の配線１５が形成される。この際に、印字領域を含む半導体ウェハ周辺部においては、図１（ｂ）に示すように金属膜は残らない。
【００３０】
その後、第２の層間絶縁膜１４及び第２の配線１５上にＣＶＤ法にて第３の層間絶縁膜１８を成膜する。その後、第３の層間絶縁膜１８にホール形成する。次いで、このホール内及び第３の層間絶縁膜１８上にスパッタリング法により金属膜を成膜し、その後、ＣＭＰ法により、第３の層間絶縁膜１８上の金属膜を除去する。これによって、第３の層間絶縁膜１８には第２の配線１５に電気的に接続された第３のプラグ１６が形成される。その後、スパッタリング法により第３の層間絶縁膜１８上及び第３のプラグ１６上に配線層を成膜し、この配線層をフォトリソグラフィー法及びドライエッチング法にて加工形成することにより、配線層からなる第３の配線１７が形成される（図２のＳ１）。この際に、印字領域を含む半導体ウェハ周辺部においては、図１（ｂ）に示すように金属膜は残らない。
【００３１】
次に、図１（ｂ）及び図２に示すように、ウェハＩＤの印字領域の第３の層間絶縁膜１８にレーザー光線を照射することにより、第２及び第３の層間絶縁膜１４，１８には凹部２０による印字が施される（Ｓ７）。なお、印字領域のＳＯＩ層３上には第１乃至第３の層間絶縁膜１０，１４，１８が積層された状態となっており、第１乃至第３の層間絶縁膜１０，１４，１８それぞれはシリコン酸化膜から形成されている。
【００３２】
次に、第３の層間絶縁膜１８の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する（Ｓ２）。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し（Ｓ３）、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより（Ｓ４）、パッシベーション膜にパッド開口部を形成する。その後、レジストパターンを剥離する（Ｓ５）。その後、ＳＯＩウェハを洗浄する（Ｓ６）。この後、パッシベーション膜上にポリイミド膜を形成する工程が施され、後工程へ続いていく。
【００３３】
なお、本実施の形態では、最上の層間絶縁膜１８にウェハＩＤを印字しているが、途中の層間絶縁膜、例えば第２の層間絶縁膜１４にウェハＩＤを印字することも可能である。つまり、半導体ウェハに印字形成する工程は最上層の配線形成後でなくても構わない。印字領域において酸化膜のみが積層されている状態であれば、プロセス中に印字形成を行うことは可能である。
【００３４】
以上、本発明の第１の実施形態によれば、印字領域に同一の膜種である第１乃至第３の層間絶縁膜を積層し、第３の層間絶縁膜１８にレーザー光線を照射することにより第３の層間絶縁膜１８にウェハＩＤを印字形成している。その為、従来技術のようにＳＯＩ層に直接レーザー光線を照射する場合と比較して、同一の膜種が積層されているほうが、パーティクル飛散量を低減することが可能となる。また、印字形成は、その際に発生する異物が素子形成には影響しない配線形成工程後に行っている為、印字による異物が素子形成不良の原因となることはない。
【００３５】
また、図１（ｂ）に示すように、印字形成時のレーザー光線の照射によって、印字部分で盛り上がった酸化膜２１はできるが、ＳＯＩ基板に直接レーザー光線を照射する場合と比較して、印字時に過剰な照射エネルギーがかかることはない。つまり、ＳＯＩ基板は支持基板、ＢＯＸ層及びＳＯＩ層と膜種が異なる積層構造により、過剰な照射エネルギーが発生していたが、図１（ｂ）に示す印字部分においては、酸化膜のみの積層構造である為、盛り上がりの状態は極めて小さく、その後のプロセス工程に及ぼす影響も抑えることができる。また、ＣＭＰ処理での盛り上がり部分の欠落によるスクラッチも起こることはない。
【００３６】
また、レーザー光線の照射による印字形成後にはどのような場合においても、少なからず異物は発生する。その為、印字形成後の印字異物を除去する洗浄工程は必要であるが、プロセス中に存在する洗浄工程を印字形成後の洗浄と兼ねて行うことにより、洗浄工程の追加を避けることができる。
【００３７】
次に、本発明の第２の実施形態に係る半導体装置の製造について図３のフローチャートを参照しつつ説明する。
【００３８】
ＳＯＩウェハ上に第３の配線１７を形成する工程（Ｓ１）までは第１の実施形態と同様であるので説明を省略する。
その後、図３に示すように、第３の層間絶縁膜１８の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する（Ｓ２）。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し（Ｓ３）、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより（Ｓ４）、パッシベーション膜にパッド開口部を形成する。
【００３９】
次に、ウェハＩＤの印字領域のパッシベーション膜にレーザー光線を照射することにより、パッシベーション膜には凹部による印字が施される（Ｓ７）。なお、印字領域のＳＯＩ層３上には第１乃至第３の層間絶縁膜１０，１４，１８及びパッシベーション膜が積層された状態となっている。
【００４０】
その後、レジストパターンを剥離する（Ｓ５）。この際に、印字形成による基板上の異物も同時に除去される。その後、ＳＯＩウェハを洗浄する（Ｓ６）。この後、パッシベーション膜上にポリイミド膜を形成する工程が施され、後工程へ続いていく。
【００４１】
以上、本発明の第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００４２】
次に、本発明の第２の実施形態に係る半導体装置の製造について図４のフローチャートを参照しつつ説明する。
【００４３】
ＳＯＩウェハ上に第３の配線１７を形成する工程（Ｓ１）までは第１の実施形態と同様であるので説明を省略する。
その後、図４に示すように、第３の層間絶縁膜１８の上にシリコン酸化膜の単層膜又はシリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜の積層膜からなるパッシベーション膜を形成する（Ｓ２）。次いで、パッシベーション膜上にフォトリソグラフィー法によりレジストパターンを形成し（Ｓ３）、このレジストパターンをマスクとしてドライエッチング法によりパッシベーション膜を加工することにより（Ｓ４）、パッシベーション膜にパッド開口部を形成する。その後、レジストパターンを剥離する（Ｓ５）。
【００４４】
次に、ウェハＩＤの印字領域のパッシベーション膜にレーザー光線を照射することにより、パッシベーション膜には凹部による印字が施される（Ｓ７）。なお、印字領域のＳＯＩ層３上には第１乃至第３の層間絶縁膜１０，１４，１８及びパッシベーション膜が積層された状態となっている。
【００４５】
その後、ＳＯＩウェハを洗浄する（Ｓ６）。この際に、印字形成による基板上の異物も同時に洗浄される。この後、パッシベーション膜上にポリイミド膜を形成する工程が施され、後工程へ続いていく。
【００４６】
以上、本発明の第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００４７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４８】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】第１の実施形態に係るＳＯＩ基板にＩＤ番号の印字形成する手順を説明する為のフローチャート。
【図３】第２の実施形態に係るＳＯＩ基板にＩＤ番号の印字形成する手順を説明する為のフローチャート。
【図４】第３の実施形態に係るＳＯＩ基板にＩＤ番号の印字形成する手順を説明する為のフローチャート。
【図５】各図は従来の半導体装置の構成を説明する為の断面図。
【図６】従来の技術でＳＯＩ基板表面にＩＤ番号の印字領域を説明する為のＳＯＩ基板の模式的な平面図。
【符号の説明】
【００４９】
１，４１・・・支持基板、２，４２・・・ＢＯＸ層、３，４３・・・ＳＯＩ層、４，４４・・・ＬＯＣＯＳ酸化膜、５，４５・・・ＬＤＤ領域、６，４６・・・ソース・ドレイン領域、７，４７・・・サイドウォール、８，４８・・・ゲート電極、９，４９・・・ゲート絶縁膜、１０，５０・・・第１の層間絶縁膜、１１，５１・・・第１のプラグ、１２，５２・・・第１の配線、１３，５３・・・第２のプラグ、１４，５４・・・第２の層間絶縁膜、１５，５５・・・第２の配線、１６，５６・・・第３のプラグ、１７，５７・・・第３の配線、１８，５８・・・第３の層間絶縁膜、２０，６０・・・凹部、２１・・・盛上がった酸化膜、６１・・・盛上がったＳｉ、１００・・・半導体ウェハ、１０１・・・半導体回路形成領域、１０２・・・印字領域
【図１】
2009277964.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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