(57)【要約】【課題】  低抵抗率のコンタクトを実現した半導体装置の製造方法を提供する。【解決手段】  半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へｐ型またはｎ型不純物をイオン注入する工程と、該イオン注入工程の後に、注入されたイオンを活性化するための熱処理を行うことなしに前記コンタクト領域表面にコンタクト用の金属の膜を形成する工程と、加熱によって前記金属を前記シリコン部分と反応させ前記金属のシリサイドを形成する工程とを含む。なお、前記注入されたイオンを前記金属の膜が形成された後の熱処理によって活性化する工程を同時に行なうことが望ましい。【選択図】      図１１
2009277994.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置のソース・ドレイン領域へのコンタクト形成方法であって、高濃度Si部のイオン注入後、熱処理を行わず、金属を成膜し、その後の熱処理によって高濃度層の活性化およびシリサイド化の一方または両方を行うことを特徴とするコンタクト形成方法。
【請求項２】
半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へｐ型またはｎ型不純物をイオン注入する工程と、該イオン注入工程の後に、注入されたイオンを活性化するための熱処理を行うことなしに前記コンタクト領域表面にコンタクト用の金属の膜を形成する工程と、加熱によって前記金属を前記シリコン部分と反応させ前記金属のシリサイドを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へｐ型またはｎ型不純物をイオン注入して該シリコン部分の表面をアモルファス化する工程と、前記アモルファス化されている前記シリコン部分表面にコンタクト用の金属の膜を形成する工程と、加熱によって前記金属を前記アモルファスシリコン部分と反応させ前記金属のシリサイドを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記注入されたイオンを前記金属の膜が形成された後の熱処理によって活性化する工程をさらに含むことを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記シリサイドを形成する工程と前記活性化する工程とが同時に行われることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記コンタクト領域が電界効果トランジスタのソースまたはドレイン領域であることを特徴とする請求項２乃至５の一つに記載の半導体装置の製造方法。
【請求項７】
前記コンタクト領域がｐ型領域であることを特徴とする請求項２乃至６の一つに記載の半導体装置の製造方法。
【請求項８】
前記コンタクト領域にイオン注入されるｐ型不純物がボロンであることを特徴とする請求項２乃至７の一つに記載の半導体装置の製造方法。
【請求項９】
前記金属がパラジウムであることを特徴とする請求項２乃至８の一つに記載の半導体装置の製造方法。
【請求項１０】
シリコンによるソース・ドレイン領域を有し、前記ソース・ドレイン領域へのコンタクト部分が所定の金属のシリサイドを含む半導体装置において、
前記シリサイドを形成する前記金属が、前記シリサイドの組成がシリコンに対して前記金属が多くなるような金属であることを特徴とする半導体装置。
【請求項１１】
請求項１０の半導体装置において、前記所定の金属がパラジウムであることを特徴とする半導体装置。
【請求項１２】
請求項１０または１１に記載の半導体装置において、前記所定の金属がパラジウムであり、前記シリサイドが、Pd2Siの(104)面であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、IC、LSI等に広く使われるMIS型半導体装置に関し、特にソース・ドレイン領域における高濃度Si部と金属シリサイドの低抵抗のコンタクト形成に関する。
【背景技術】
【０００２】
半導体装置において、動作周波数の向上等、性能向上が強く望まれている。しかし、半導体装置において、主に電流の流れる２つの主電極間における直列抵抗が、性能向上の妨げとなっている。この直列抵抗の大きな要因として、ソース・ドレイン領域における高濃度Si層と金属シリサイドのコンタクト抵抗が挙げられる。2007年版のITRS(International Technology Roadmap for Semiconductors)による性能予測では、現状のコンタクト抵抗率は1×10-7Ωcm2と示されているが、2010年の予測値7.0×10-8Ωcm2以降、製造方法が未だ、確立できていないのが現状である。
【０００３】
コンタクト抵抗を小さくしなくてはならないことについては非特許文献１に記載されている。
【０００４】
図１に、MISトランジスタにおける飽和電流のコンタクト抵抗率依存性を示す。コンタクト抵抗率が、従来技術による1×10-7Ωcm2であると、本来トランジスタの持つ能力に対して35%程度の能力しか取り出せていないことが分かる。
【０００５】
高濃度Si層と金属・金属シリサイドとのコンタクト抵抗Rcは、次の数１で表されることが知られている。
【０００６】
【数１】
2009277994.tif 000003
【０００７】
但し、式（１）において、Rcは高濃度Si層と金属・金属シリサイドとのコンタクト抵抗、φｂは高濃度Si層と金属・金属シリサイドの仕事関数差、ｍｎは電子の有効質量、ｍｐはホールの有効質量、ｎはn+領域での電子密度、ｐはp+領域でのホール密度、
［外１］
2009277994.tif 000004
はプランク定数である。
【０００８】
式（１）から明らかなように、コンタクト抵抗Rcを低減する方法として、高濃度Si層と金属シリサイドの仕事関数差を小さくし、高濃度Si層の不純物濃度を最大化することが本質的である。しかし、p型MOSトランジスタの場合、高濃度Si層に用いられるB(ボロン)が、従来のプロセスでは、半導体装置製造時におけるイオン照射によるプラズマダメージによって、不活性化しやすいという問題がある（非特許文献２）。これは共有結合するSiに対して、Bは、３価の原子のため元々、共有結合の手が１つ少なく、さらに原子半径がSiより小さいため原子間距離が長くなり、共有結合するためのクーロン力が、図９に示す通り弱くなってしまうためである。これにより従来技術では、高濃度Si層に対して仕事関数差の小さな金属シリサイドを用いても、高濃度Si領域の不活性化が避けられないために高濃度Si層の不純物濃度を最大化することが出来ず、従ってコンタクトでの抵抗率を小さくすることが難しかった。
【０００９】
また、半導体装置の微細化に伴って、ソース・ドレイン領域の高濃度Si層の広がり、接合深さの極浅化が求められている。ここで、シリサイド化に際して、シリコンの消費量の多い金属材料の場合、シリサイド形成により高濃度Si層全体がシリサイド化されてしまい、接合が破壊される可能性があり、高濃度Si層の広がり、接合深さの極浅化が困難となっている。
【００１０】
【非特許文献１】Tadahiro Ohmi, Akinobu Teramoto, Rihito Kuroda, and Naoto Miyamoto, “Revolutional Progress of Silicon Technologies Exhibiting Very High Speed Performance Over a 50-GHz Clock Rate”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.54, NO.6, pp.1471-1477, June 2007
【非特許文献２】熊巳創、進藤亘、本藤哲史、大見忠弘、「低エネルギイオン照射を用いたシリコン薄膜形成時に生じるドーパント(As,P,Sb,B)の不活性化」、電子情報通信学会技術研究報告、Vol. 99、No. 231、シリコン材料・デバイス、ED99-97, SDM99-71, ICD99-79, pp. 97、1999年
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って本発明の目的は、コンタクト領域の高濃度不純物層のプラズマダメージによる不純物の不活性化を最小限として、不純物濃度を大きくすることの出来るコンタクト形成方法を提供することにある。
【００１２】
また本発明の他の目的は、金属がSiに対して多い組成となるような金属のシリサイドにより低抵抗率のコンタクトを形成した半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様によれば、半導体装置のソース・ドレイン領域へのコンタクト形成方法であって、高濃度Si部のイオン注入後、熱処理を行わず、金属を成膜し、その後の熱処理によって高濃度層の活性化およびシリサイド化の一方または両方を行うことを特徴とするコンタクト形成方法が得られる。
【００１４】
本発明の第２の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へｐ型またはｎ型不純物をイオン注入する工程と、該イオン注入工程の後に、注入されたイオンを活性化するための熱処理を行うことなしに前記コンタクト領域表面にコンタクト用の金属の膜を形成する工程と、加熱によって前記金属を前記シリコン部分と反応させ前記金属のシリサイドを形成する工程とを含むことを特徴とする半導体装置の製造方法が得られる。
【００１５】
本発明の第３の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域となるべきシリコン部分へｐ型またはｎ型不純物をイオン注入して該シリコン部分の表面をアモルファス化する工程と、前記アモルファス化されている前記シリコン部分表面にコンタクト用の金属の膜を形成する工程と、加熱によって前記金属を前記アモルファスシリコン部分と反応させ前記金属のシリサイドを形成する工程とを含むことを特徴とする半導体装置の製造方法が得られる。
【００１６】
上記第１乃至第３の態様において、前記注入されたイオンを前記金属の膜が形成された後の熱処理によって活性化する工程をさらに含むことが好ましい。この場合、前記シリサイドを形成する工程と前記活性化する工程とが同時に行われることも好ましい。
【００１７】
また、前記コンタクト領域が電界効果トランジスタのソースまたはドレイン領域であってよく、前記コンタクト領域がｐ型領域であることが好ましく、前記コンタクト領域にイオン注入されるｐ型不純物がボロンであることが好ましく、前記金属がパラジウムであることも好ましい。
【００１８】
本発明の第４の態様によれば、シリコンによるソース・ドレイン領域を有し、前記ソース・ドレイン領域へのコンタクト部分が所定の金属のシリサイドを含む半導体装置において、前記シリサイドを形成する前記金属として、前記シリサイドの組成がシリコンに対して前記金属が多くなるような金属を用いたことを特徴とする半導体装置が得られる。
【００１９】
上記の半導体装置において、前記所定の金属がパラジウムであること、前記シリサイドが、Pd2Siの(104)面であることが好ましい。
【発明の効果】
【００２０】
本発明によれば、コンタクト部分の高濃度不純物領域の不活性化を避けて不純物濃度を大きくすることが出来、従ってコンタクトでの抵抗率を小さくすることができる。
【００２１】
また、本発明によれば、シリサイド化に際して、シリコンの消費量の少ないパラジウムを用いるので、シリサイド形成による接合の破壊を防止し、ソース・ドレイン領域の高濃度Si層の広がり、接合深さの極浅化を可能とし、半導体装置の微細化を達成することができる。
【発明を実施するための最良の形態】
【００２２】
近年の半導体装置では、主電極間に接続される高濃度層領域およびコンタクト領域での直列抵抗により、電流駆動能力の高性能化が困難になっている。これは、半導体装置の製造において、プラズマからのイオンダメージ等の影響のため、高濃度層の不純物の不活性化が起き、これにより直列抵抗が増大してしまうためである。また、コンタクト領域での抵抗を低減するためには、シリコンと金属シリサイドの仕事関数差を小さくしなくてはならない。さらに、半導体装置の微細化において、コンタクト領域に用いる金属シリサイドに対し、シリコンの消費量が少ない、シリコンに対して金属が多い組成となる金属材料が望まれる。
【００２３】
以下に説明する本発明の実施例では、高濃度Si層に対し仕事関数差が小さく、また、Siに対し金属の多い組成の金属シリサイドを形成するために適切なコンタクトの材料を用い、さらに高濃度層の不純物の不活性化を抑えるプロセスを行う。
【００２４】
［第１の実施例］
図６〜図８に、Si(100)面、Si(110)面、Si(551)面上にパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す。温度を上げるにつれて、Siに対し、金属の多い組成であるPd2Siが形成され、また面方位が(001)面から(401)面に変化していることが分かる。このときのp型Siとの仕事関数差を表１に示す。Pd2Siの(401)面を実現することにより、Siの面方位によらず0.3eV以下の仕事関数差が実現することが分かる。
【００２５】
【表１】
2009277994.tif 000005
【００２６】
図２に、本発明の第１の実施例であるシャロートレンチ(STI : Shallow Trench Isolation)による素子分離、２層配線および化学的機械研磨(CMP : Chemical Mechanical Polishing)を用いたCMOSの模式図を示す。
【００２７】
図２の構造を得るための製造プロセスを図１０および図１１を用いて説明する。まず図１０を参照すると、従来方法と同様のSTI構造による素子分離領域１を形成し、nウェル２、pウェル３を形成して活性化を行う。その後、ゲート絶縁膜４としてシリコン酸化膜を2nm形成する。この上に、ポリシリコンによりゲート電極５を形成した。次に、nウェル２に対してp+領域６を、pウェル３に対してn+領域７を形成するために、nウェル２に対してはボロンを、pウェル３に対してはリンをそれぞれ6×1015cm2イオン注入し20nmの高濃度領域６（p+領域）、７（n+領域）を形成した。この状態での模式図を図１０に示す。
【００２８】
従来方法では、ここで高濃度領域６、７の活性化のための熱処理を行うが、本発明のプロセスでは、ここで熱処理を行わず、次にCVD(Chemical Vapor Deposition)により酸化膜を堆積し、エッチングを行うことにより、図１１に示すようにサイドウォール８を形成する。サイドウォール８の形成後、高濃度領域６、７およびゲート電極５へのコンタクト用金属としてパラジウムを20nm成膜した。
【００２９】
本発明では、ここで窒素雰囲気中550℃にて１時間の熱処理を行い、シリサイド化（コンタクト用シリサイド層９の形成）だけでなく、先に行わなかった高濃度層６、７の活性化を同時に実現する。低温での熱処理のため、高濃度領域の拡散は抑えることができる。このときPd2Siは、下地13.6nmのみ高濃度層シリコン６、７を消費しシリサイド化する。この状態での模式図を図１１に示す。その後、従来方法と同様に未反応金属部分１０を除去し、図２に示すように層間絶縁膜１１、１２の形成、コンタクトホールの形成と電極１３、および配線１４をアルミニウムにて形成を行い完成とした。
【００３０】
以上のように、高濃度層形成用のイオン注入を行った後、不純物活性化の熱処理を行わずに金属を形成し、その後、熱処理を行うことにより不純物の活性化による高濃度Si層の形成と、金属シリサイドの形成を同時に行うことによって、0.3eV以下の仕事関数差を持ち、8.0×10-10Ωcm2というコンタクト抵抗率を実現したトランジスタを形成した。
【００３１】
［第２の実施例］
図３に、本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の模式図を示す。Si(100)面の素子領域３１にボロンを6×1015cm2イオン注入を行って高濃度ｐ領域３２を形成した後、熱処理を行わずに層間絶縁膜３３を成膜し、該層間絶縁膜３３にコンタクト領域を露出させるコンタクト穴３４の形成を行う。その後、金属として20nmのパラジウムの成膜を行い、窒素ガス雰囲気で550℃、３時間の熱処理を行うことにより不純物の活性化による高濃度Si層３２の形成と、金属シリサイド３５の形成を行う。このとき、形成される金属シリサイド３５は、Siに対し金属の多い組成であるPd2Siが形成され膜厚は14nmとなり、その面方位は(104)面でありp型Siとの仕事関数差は0.3eV以下である。その後、電極・配線３６をアルミニウムで形成し完成とした。
【００３２】
図４に本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の電流−電圧特性を示す。
【００３３】
図５には従来の手法により、イオン注入を行った後に熱処理を行い、高濃度Si層を形成した後、層間絶縁膜の成膜およびコンタクト領域の形成を行い、その後、金属を形成し、ふたたび熱処理によりシリサイド化したときのケルビン抵抗の電流−電圧特性を示す。金属成膜圧力を高圧にすることにより、スパッタ成膜時のプラズマダメージが低減し、高濃度Si領域の不活性化が抑えられ、抵抗率がある程度減少することが分かる。
【００３４】
第２の実施例では、不純物の活性化を金属成膜後に行うことにより、スパッタ成膜によるプラズマダメージを最小化し、またイオン注入後の非晶質のSi上に金属を形成し、熱処理によりシリサイド化することにより、シリサイド化が進みやすい。これにより、図５に比べて更に抵抗率が減少し、8.0×10-10Ωcm2という低いコンタクト抵抗率が実現される。
【００３５】
このとき、シリコンの面方位は(100)面だけでなく、(110)、(551)面等、どの面方位であっても良い。また、このとき、金属はパラジウムだけでなく、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、金等、高濃度層に対して仕事関数差が0.3eV以下のシリサイドを形成する金属材料であれば良い。
【００３６】
なお、コンタクト領域となるべきシリコン部分へｐ型またはｎ型不純物をイオン注入すると、該シリコン部分の表面はアモルファス化する。従来技術ではこの後に熱処理によってイオンを活性化するときにアモルファス表面は結晶化し、従って結晶化したシリコン表面にシリサイド用の金属が付着することになる。しかし、本発明ではアモルファス化されているシリコン表面にシリサイド用の金属の膜が形成されるので、金属がアモルファスシリコン部分と反応して該金属のシリサイドが形成されることになる。この結果、シリサイドの形成が容易になり、より低減したコンタクト抵抗率が得られることになった。
【００３７】
以上、本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。例えば、高濃度層の活性化およびシリサイド化は、少なくとも一方が行なわれれば良く、両方を行なう場合には同時に限らず、別に行なわれても良い。
【図面の簡単な説明】
【００３８】
【図１】図１は、MISトランジスタにおける飽和電流のコンタクト抵抗率依存性を示す図である。
【図２】図２は、本発明の第１の実施例であるシャロートレンチによる素子分離、２層配線および化学的機械研磨を用いたCMOSの模式図である。
【図３】図３は、本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の模式図である。
【図４】図４は、本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の電流−電圧特性を示す図である。
【図５】図５は、従来の手法によるケルビン抵抗の電流−電圧特性を示す図である。
【図６】図６は、Si(100)面上にパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す図である。
【図７】図７は、Si(110)面上にパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す図である。
【図８】図８は、Si(551)面上にパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す図である。
【図９】図９は、シリコン結晶の模式図とクーロン力について説明するための図である。
【図１０】図１０は、図２のCMOSを得るための製造プロセスの一部を説明するための図である。
【図１１】図１１は、図１０に続く製造プロセスの残りを説明するための図である。
【符号の説明】
【００３９】
１    素子分離領域
２    nウェル
３    pウェル
４    ゲート絶縁膜
５    ゲート電極
６    高濃度領域（p+領域）
７    高濃度領域（n+領域）
８    サイドウォール
９    シリサイド層
１０    未反応金属部分
１１、１２    層間絶縁膜
１３    電極
１４    配線
【図１】
2009277994.tif 000006
【図２】
2009277994.tif 000007
【図３】
2009277994.tif 000008
【図４】
2009277994.tif 000009
【図５】
2009277994.tif 000010
【図６】
2009277994.tif 000011
【図７】
2009277994.tif 000012
【図８】
2009277994.tif 000013
【図９】
2009277994.tif 000014
【図１０】
2009277994.tif 000015
【図１１】
2009277994.tif 000016
【手続補正書】
【提出日】平成21年5月20日(2009.5.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体装置のソース領域、ドレイン領域へのコンタクト形成方法であって、高濃度Si層形成のためのイオン注入後、熱処理を行わずに、コンタクト用の金属膜を成膜し、その後の熱処理によって前記高濃度Si層の活性化およびシリサイド化の一方または両方を行うことを特徴とするコンタクト形成方法。
【請求項２】
前記コンタクト用の金属膜の金属は、前記高濃度Si層に対して仕事関数差が0.3eV以下のシリサイドを形成する金属であることを特徴とする請求項１に記載のコンタクト形成方法。
【請求項３】
前記コンタクト用の金属膜の金属は、パラジウム、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、および金の少なくとも一つであることを特徴とする請求項１または２に記載のコンタクト形成方法。
【請求項４】
半導体装置のｐ型またはｎ型コンタクト領域となるべきSi層部分へｐ型またはｎ型不純物をイオン注入する工程と、
イオン注入工程の後に、注入されたイオンを活性化するための熱処理を行うことなしに前記コンタクト領域表面にコンタクト用の金属膜を形成する工程と、
加熱によって前記金属膜の金属を前記Si層部分と反応させ前記金属のシリサイドを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体装置のｐ型またはｎ型コンタクト領域となるべきSi層部分へｐ型またはｎ型不純物をイオン注入して該Si層部分の表面をアモルファス化する工程と、
アモルファスSi部分表面にコンタクト用の金属膜を形成する工程と、
加熱によって前記金属膜の金属を前記アモルファスSi部分と反応させ前記金属のシリサイドを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記イオン注入により注入されたイオンを前記金属膜が形成された後の熱処理によって活性化する工程をさらに含むことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記シリサイドを形成する工程と前記活性化する工程とが同時に行われることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記コンタクト領域が電界効果トランジスタのソースまたはドレイン領域であることを特徴とする請求項４乃至７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記コンタクト用の金属膜の金属は、前記ｐ型またはｎ型コンタクト領域となるべきSi層部分に対して仕事関数差が0.3eV以下のシリサイドを形成する金属であることを特徴とする請求項４乃至８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記コンタクト用の金属膜の金属は、パラジウム、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、および金の少なくとも一つであることを特徴とする請求項４乃至９のいずれか一つに記載の半導体装置の製造方法。
【請求項１１】
前記コンタクト領域がｐ型領域であることを特徴とする請求項４乃至１０のいずれか一つに記載の半導体装置の製造方法。
【請求項１２】
前記コンタクト領域にイオン注入されるｐ型不純物がボロンであることを特徴とする請求項４乃至１１のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記金属膜の金属がパラジウムであることを特徴とする請求項４乃至９のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
Siによるソース領域、ドレイン領域を有し、前記ソース領域およびドレイン領域の少なくとも一方へのコンタクト部分が所定の金属のシリサイドを含む半導体装置において、
前記シリサイドを形成する前記金属が、前記シリサイドの組成がSiに対して前記金属が多くなるような金属であることを特徴とする半導体装置。
【請求項１５】
前記所定の金属がパラジウムであることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記所定の金属がパラジウムであり、前記シリサイドが、Pd2Siの(104)面であることを特徴とする請求項１４に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
上記第１乃至第３の態様において、前記注入されたイオンを前記金属膜が形成された後の熱処理によって活性化する工程をさらに含むことが好ましい。この場合、前記シリサイドを形成する工程と前記活性化する工程とが同時に行われることが好ましい。上記第１乃至第３の態様においては、前記コンタクト用の金属膜の金属は、前記高濃度Si部あるいはシリコン部分に対して仕事関数差が0.3eV以下のシリサイドを形成する金属であることが好ましく、パラジウム、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、および金の少なくとも一つであることが望ましい。