(57)【要約】【課題】オン抵抗と耐圧のトレードオフを改善し、さらにＥＳＤ耐量の高い半導体装置を提供することにある。【解決手段】ソースドレイン方向に複数のトレンチをストライプ状に形成し、そのトレンチの側面およびトレンチに挟まれた領域の上辺部にチャネル領域を形成する半導体装置とする。【選択図】図１
2009277956.tif 000002
【特許請求の範囲】
【請求項１】
第２導電型半導体領域の表面層に選択的に形成された第１導電型のベース層と、前記半導体領域と前記ベース層とのＰＮ接合に対して垂直方向に該ＰＮ接合を跨いで前記ベース層より浅く複数個平行に形成されたトレンチと、該トレンチに挟まれた前記半導体領域の上部表面部および該半導体領域のトレンチ側面部に形成された第２導電型のドレイン領域と、前記ドレイン領域と接し、前記トレンチに挟まれた前記ベース層の上部表面部および該ベース層のトレンチ側面部に形成された第２導電型のドレインドリフト領域と、前記ドレインドリフト領域と距離を有し、前記トレンチに挟まれた前記ベース層の上部表面部および該ベース層のトレンチ側面部に形成された第２導電型のソース領域と、前記ソース領域と前記ドレインドリフト領域の間であって前記トレンチに挟まれたベース層の上部表面部および該ベース層のトレンチ側面部上にゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記トレンチ底面に形成された絶縁膜を有することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記ドレインドリフト領域の上に形成されたフィールド酸化膜を有することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、前記ドレインドリフト領域上に前記ゲート電極が延在していることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、前記ＰＮ接合の終端が前記ドレインドリフト領域の中腹部に当接することを特徴とする半導体装置。
【請求項６】
請求項１ないし５のいずれか一項に記載の半導体装置において、第２導電型ソース層または第２導電型ドレイン層を基準としてソースドレイン方向に対称に折り返した構造で該トレンチと平行し繰り返して配列し、さらにトレンチ底部中心またはソースドレイン電極の中心を基準としてトレンチに垂直な方向に対称に繰り返して配列することを特徴とする半導体装置。
【請求項７】
第１導電型のベース層と、前記ベース層の表面層に選択的に形成された第２導電型の半導体領域と、前記半導体領域と前記ベース層とのＰＮ接合に対して垂直方向に該ＰＮ接合を跨いで前記ベース層より浅く複数個平行に形成されたトレンチと、該トレンチに挟まれた前記半導体領域の上部表面部および該半導体領域のトレンチ側面部に形成された第２導電型のドレイン領域と、前記ドレイン領域と接し、前記トレンチに挟まれた前記ベース層の上部表面部および該ベース層のトレンチ側面部に形成された第２導電型のドレインドリフト領域と、前記ドレインドリフト領域と距離を有し、前記トレンチに挟まれた前記ベース層の上部表面部および該ベース層のトレンチ側面部に形成された第２導電型のソース領域と、前記ソース領域と前記ドレインドリフト領域の間であって前記トレンチに挟まれたベース層の上部表面部および該ベース層のトレンチ側面部上にゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に高耐圧・低オン抵抗のパワー半導体装置の使用を目的としている。主に電源電圧２０〜２００V程度の耐圧クラスのＤＣＤＣコンバータＩＣ、その他の電力用半導体装置全般に利用されうる。本発明の半導体装置には、例えば、横型ＭＯＳＦＥＴに加えて、横型ＭＩＳＦＥＴ、横型ＩＧＢＴ等が含まれる。
【背景技術】
【０００２】
近年、電源ＩＣ分野などのチップシュリンク・コストダウン・高効率化の流れを受け、出力段に使用するデバイスの単位面積当りのオン抵抗を低減するために、ドレイン側にトレンチを設け、トレンチ側面部と底部にドレインドリフト領域を形成する、いわゆる横型トレンチＭＯＳＦＥＴの開発が進んでいる（特許文献１）。
図９に特許文献１に記載の横型トレンチＭＯＳＦＥＴを示す。Ｐ型の半導体領域１、トレンチ２、Ｎ−ドレインドリフト領域３、トレンチ２内を埋める絶縁物４、Ｐベース領域６、Ｎ＋ソース領域７、Ｎ＋ドレイン領域８、酸化物よりなるゲート絶縁膜９、ポリシリコンよりなるゲート電極１０、層間絶縁膜１１、ソース電極１２、ドレイン電極１３、パッシベーション膜１４、およびモールド樹脂１５、トレンチ２内に絶縁物４を介して導電体１７を備えており、横型トレンチＭＯＳＦＥＴを構成している。
また、耐圧とオン抵抗のトレードオフ関係を改善するためにドレインドリフト領域を高不純物濃度化できるとして、図１０に示すようにＮ型不純物領域２１とＰ型不純物領域２２を薄板状に交互に繰り返し配置したマルチリサーフ構造やスーパージャンクション構造（以下、ＳＪ構造と記す）の半導体装置の発明も盛んである。（特許文献２）。
【特許文献１】特開２００４−１５２９７９号公報
【特許文献２】特開２００７−２２０７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＳＪ構造及びマルチリサーフ構造を利用したＭＯＳＦＥＴの特徴は、ドレインドリフト領域にＮ型半導体層とＰ型半導体層とが交互に配列されており、このためドレインドリフト領域が空乏化しやすく、ドレインドリフト領域のＮ型半導体層を濃くできるので、オン抵抗を低減できるというものである。さらなるオン抵抗低減のためにＮ型半導体層とＰ型半導体層との繰り返しピッチを狭くする提案もされているが、結局、無効領域であるＰ型半導体層が必要なためオン抵抗を極限まで低くすることが困難であった。
また、図９に示す従来技術では、トレンチ側面にチャネルを有しておらず低オン抵抗という点で十分でない。また、Ｐ型半導体領域１がドレイン領域８と接しており、ＥＳＤ耐量の改善余地がある。
本発明は、従来のマルチリサーフ構造において、低オン抵抗化と高耐圧化を実現し、さらにＥＳＤ耐量を改善することを目的とした横型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記の目的を達成するために、本発明は、第２導電型半導体領域と第１導電型のベース層とを有し、前記半導体領域と前記ベース層とのＰＮ接合に対して垂直方向に該ＰＮ接合を跨いで前記ベース層より浅く複数個平行に形成されたトレンチと、該トレンチに挟まれた前記半導体領域の上部表面部および該半導体領域のトレンチ側面部に形成された第２導電型のドレイン領域と、前記ドレイン領域と接し、前記トレンチに挟まれた前記Ｐベース層の上部表面部および該ベース層のトレンチ側面部に形成された第２導電型のドレインドリフト領域と、前記ドレインドリフト領域と距離を有し、前記トレンチに挟まれた前記ベース層の上部表面部および該ベース層のトレンチ側面部に形成された第２導電型のソース領域と、前記ソース領域と前記ドレインドリフト領域の間であって前記トレンチに挟まれたベース層の上部表面部および該ベース層のトレンチ側面部上にゲート絶縁膜を介して形成されたゲート電極とを有する構成とする。このような構成とすることで、オンしたときのドリフト抵抗を低減し、また、オフしたときはリサーフ効果によりトレンチに挟まれた内部領域を完全に空乏化して広範囲でドレインドリフト領域の表面電界を緩和できるため、低オン抵抗化と高耐圧化の双方を実現できる。
さらにドレインドリフト領域にかかるベース層の位置を最適化することで、ドレインにＥＳＤサージ印加時に空乏層がドレイン領域よりも手前のドレインドリフト領域でストップするため、スナップバック後の局所的な電流集中を抑制し、ゲート幅方向でサージ電流を均一に流すことができるため、ＥＳＤ耐量が改善できる。また、ドレインドリフト領域にかかるベース層の位置は調整可能なため、ＥＳＤ耐量を容易に制御可能な構成を図れる横型半導体装置を提供する。
【発明の効果】
【０００５】
本発明は、従来のＳＪ構造の横型ＭＯＳＦＥＴに比べてドレインドリフト領域のＰ型の薄板状の高不純物濃度層が無いため、無効領域が無くなる。また、トレンチＭＯＳＦＥＴ構造により、Ｎドレインドリフト領域をトレンチ側面部のソース領域のつなぎとしても使用できる。これにより本発明の構造を用いると、レイアウト構造にも依るが、従来のＳＪ構造よりも単位セルあたりでオン電流を２倍〜３倍程度多く取ることが出来る。よって、本発明では、耐圧とオン抵抗のトレードオフ関係を大幅に改善することができる。さらにドレインドリフト領域にかかるベース層の位置をドレインＮ＋拡散層に接することなく、ドレインドリフト領域の中腹部までで止まるように拡散形成することで、ＥＳＤサージが放電されたときにベース層の位置で空乏化が止まるのでドレイン側に抵抗成分が残り、セル全体で均等にＥＳＤサージを流すことが出来る。よって、ベース層の位置を最適化することでＥＳＤ耐量も容易にコントロールできる。よって、本発明は低オン抵抗化を図り、かつ高耐圧化を実現できて、さらにＥＳＤ耐量も向上も図れる横型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照してこの発明の実施の形態について説明する。
本発明は半導体材料にシリコンを使用した半導体装置として説明しているが、シリコン以外の材料を用いてもよい。
（実施の形態１）
図１は、本発明の半導体装置において、横型トレンチＭＯＳＦＥＴの断面斜視図である。図２は、図１に示した横型トレンチＭＯＳＦＥＴを上から見た要部平面図である。図３から図６までに示すのは、図２に示した平面図のそれぞれＡ−Ａ´線、Ｂ−Ｂ´線、Ｃ−Ｃ´線、Ｄ−Ｄ´線に対応する横断面図である。
まず、図１を参照して、本発明にかかる横型トレンチＭＯＳＦＥＴの構成要素について説明する。
本発明の横型トレンチＭＯＳＦＥＴは、図１に示すように半導体基板１００を備えている。半導体基板１００は、Ｐ型の不純物（主にボロン）を含有しており、概ね１×１０14ｃｍ-3〜１×１０16ｃｍ-3の不純物濃度とする。半導体基板１００の上にはＮ型の不純物（主にリン）を含有したＮウェル拡散層１０１が形成され、概ね１×１０15ｃｍ-3〜１×１０17ｃｍ-3の不純物濃度で拡散深さＸｊ=３μｍ〜１０μｍ程度に調整される。さらにその上に選択的にＰ型の不純物（主にボロン）を含有したＰベース層１０２を形成し、概ね１×１０16ｃｍ-3〜５×１０18ｃｍ-3の不純物濃度で拡散深さＸｊ=１．０μｍ〜２．５μｍ程度に調整される。また、ソースドレイン方向に平行にトレンチを複数個形成する。トレンチ深さＤｔ＝０．６μｍ〜２．０μｍ程度、トレンチ幅Ｌｔ＝０．８μｍ〜２．０μｍ程度のトレンチとし、ソースドレイン方向にストライプ状に形成し並べて配置する。
【０００７】
ここで、本発明の横型トレンチＭＯＳＦＥＴはトレンチに挟まれた上辺部とトレンチ側面部を素子領域とし、トレンチ底部には電気的に分離できるようにシリコン酸化膜からなる絶縁膜１０４を設けている。これは、製造過程でトレンチ側面とトレンチに挟まれた上辺部にそれぞれ形成されるソース領域２０１、ドレインドリフト領域２００およびドレイン領域２０２の形成領域にＮ型の不純物（主にリン・砒素）をイオン注入する際、Ｎ型不純物がトレンチ底部に入らないようにするためで、横型トレンチＭＯＳＦＥＴの耐圧特性をトレンチに挟まれたドレインドリフト領域２００で律速させることと、トレンチ底部にＭＯＳ領域を形成した際のチャネル領域でのパンチスルーを抑制する目的で設けている。シリコン酸化膜以外の誘電体でもかまわない。
次に、トレンチ側面とトレンチに挟まれた上辺部のソース領域２０１、ドレインドリフト領域２００およびドレイン領域２０２形成領域にＮ型の不純物（主にリン・砒素）を含有したＮ型拡散層が形成され、概ね１×１０17ｃｍ-3〜１×１０19ｃｍ-3の不純物濃度で拡散深さＸｊ=０．１μｍ〜０．５μｍ程度に調整される。このときのＮ型拡散層の不純物濃度及び拡散深さは、ドレインドリフト領域２００において対抗するＰベース層１０２との不純物濃度のバランスにより決定され、あまりに不純物濃度が濃すぎたり拡散深さが深すぎる場合には、ＭＯＳＦＥＴがオフ状態のとき完全に空乏化しなくなる。
【０００８】
その後、ドレインドリフト領域２００に選択酸化により厚さ０．３μｍ〜０．６μｍ程度のフィールド酸化膜１０５を形成し、ゲート絶縁膜２０４（主にシリコン酸化膜であるが他の誘電体でもよい）、ゲート電極２０３（主にポリシリコン）を設ける。その際、ドレイン側のトレンチ内部のフィールド酸化膜１０５上に形成したゲート電極２０３が、トレンチ底部まで堆積されるようにトレンチ幅とトレンチ深さ及びフィールド酸化膜１０５の厚さを最適化する。
最後にソース領域２０１とドレイン領域２０２のトレンチに挟まれた上辺部にＮ型の不純物（主にリン・砒素）を含有したソース上辺部２０１２，ドレイン上辺部２０２２が形成され、概ね１×１０19ｃｍ-3〜１×１０21ｃｍ-3の不純物濃度で拡散深さＸｊ=０．１５μｍ〜０．２５μｍ程度に調整される。よって、ソース領域２０１は、トレンチ側面部に形成される前記Ｎ型拡散層からなるソース側面部２０１１とソース上辺部２０１２から構成され、ドレイン領域２０２は、トレンチ側面部に形成される前記Ｎ型拡散層からなるドレイン側面部２０２１とドレイン上辺部２０２２から構成される。また、この実施の形態では、ソース領域２０１およびドレイン領域２０２は、それぞれ不純物濃度が異なる２つの領域から構成されているが、前記Ｎ型拡散層を、ソース領域２０１およびドレイン領域２０２形成領域に形成せずに、ソース上辺部２０１２およびドレイン上辺部２０２２形成時に同時に形成することも可能である。この場合、ソース上辺部２０１２およびドレイン上辺部２０２２の不純物濃度は、前記Ｎ型拡散層の不純物濃度より高いので、よりオン抵抗が低いデバイスを提供することができる。
【０００９】
Ｐベース層１０２のピックアップコンタクト領域１０３はＰ型の不純物（主にボロン）を含有した拡散層により形成される。ピックアップコンタクト領域１０３は、概ね１×１０19ｃｍ-3〜１×１０21ｃｍ-3の不純物濃度で拡散深さＸｊ=０．１５μｍ〜０．２５μｍ程度に調整される。ソース上辺部２０１２とＰベースピックアップコンタクト領域１０３は電気的に接続されている。
次に、図３から図６についての説明と本発明の作用について説明する。図３から図６までに示すのは、図２に示した平面図のそれぞれＡ−Ａ´線、Ｂ−Ｂ´線、Ｃ−Ｃ´線、Ｄ−Ｄ´線に対応する横断面図である。図３は本発明の横型トレンチＭＯＳＦＥＴのソース領域２０１の断面図であり、ソース領域２０１は、トレンチに挟まれたＰベース層１０２を囲むように形成されたソース側面部２０１１と上部に形成されたソース上辺部２０１２を備えている。次に図４は、チャネル領域を示している。トレンチに挟まれた領域内にＰベース層１０２のみが形成されており、この表面にチャネルが形成されトレンチの側面も電流経路として使用する。次に図５は、ドレインドリフト領域２００にあたり、トレンチに挟まれた領域内にＰベース層１０２とそれを囲むようにドレインドリフト領域２００が形成されている。ゲート電極２０３とドレイン電極に電圧を印加し、オン状態のときは、このドレインドリフト領域２００を電流経路として使用し、またゲート電極を０Ｖとオフ状態にしてドレイン電極電圧を印加した逆バイアス状態のときは、このトレンチに挟まれた領域内部が完全空乏化して表面電界を緩和する。図６はドレインドリフト領域２００のＰベース層１０２の無い領域部分の断面図である。トレンチに挟まれた領域内にＮウェル層とそれを囲むようにドレインドリフト領域２００を設けている。図５で完全空乏化していた状態が、図６の領域ではＰベース層１０２がないために空乏層がドレイン領域２０２手前でストップする。この領域はＭＯＳＦＥＴがオン時にはドリフト抵抗を低くする作用があり、オフ時には空乏化を抑制して、ＥＳＤサージが入力された際の抵抗成分領域となる。図８は、横型トレンチＭＯＳＦＥＴのスナップバック波形を示すものであり、実線は、図１に示す構成のようにＰベース層１０２がドレイン領域２０２に接しない構成の波形で、破線は、図１においてＰベース層１０２がドレイン領域２０２に接する場合の波形である。なお、横軸は、ソースドレイン間電圧（Ｖｄｓ）であり、縦軸は、ソースドレイン間電流（Ｉｄｓ）である。図８に示すように、横型トレンチＭＯＳＦＥＴのＰベース層１０２が高不純物濃度ドレイン領域２０２に接するタイプの構造では、ＥＳＤサージが入力された際にアバランシェ降伏した後の寄生バイポーラ動作及びスナップバック後に負性抵抗波形となり、局所的な電流集中が発生し、素子の熱破壊に至ってしまう。本発明の半導体装置のＰベース層１０２が高不純物濃度ドレイン領域２０２に接しないように形成することで、ＥＳＤイベント時に寄生バイポーラ動作後にスナップバックしてからの内部抵抗が高くなるので負性抵抗特性とならず、ゲート幅方向で寄生バイポーラがオンした後、寄生電流を流している最中の熱抵抗により、同じセル内で最初に寄生バイポーラがオンした部分とは別の発熱していない抵抗成分の低いゲートドレイン領域で寄生バイポーラがオンし、これを繰り返すため、マルチフィンガーターンオンする構成となり、局所的な電流集中を抑制できる。よって、Ｐベース層１０２が高不純物濃度ドレイン領域２０２に接しない位置に拡散形成することでＥＳＤ耐量を改善できる。
【００１０】
上記の構造全てを組み合わせることで、ソース領域、チャネル領域、ドレイン領域の有効面積を増やすことができ、高耐圧化も満たし、かつＥＳＤ耐量の改善も図ることができる半導体装置を提供できる。
（実施の形態２）
次に、図７に本発明の他の半導体装置の断面斜視図を示す。図１に示した横型トレンチＭＯＳＦＥＴの構造との違いは、ドレインドリフト領域２００のフィールド酸化膜１０５を無くした構成にしてあるところである。
図７に示す構造を用いることで、耐圧特性は低下するものの、フィールド酸化膜１０５がないためトレンチ幅をフィールド酸化膜を有する構成のものよりも狭くすることができ、単位面積あたりのオン抵抗を低減することができる。
以上、本発明の構造や作用について具体例を説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲には、以上に例示した具体例を様々に変形・変更したものも含まれる。例えば、上記の実施の形態では、Ｎウェル層内にＭＯＳＦＥＴを形成した場合について説明したが、Ｎ基板内に形成したものでもよい。また、Ｎ型基板上にＰ型エピ層を形成し、このＰ型エピ層の表面層に選択的にＮウェル層を形成し、Ｐ型エピ層にソース領域を形成し、Ｎウェル層にドレイン領域を形成したものでもよい。また、ドレイン領域２０２の代わりに、Ｎ型のバッファ層とその表面層にＰ型の拡散層を形成することで、ＩＧＢＴを作成することも可能である。この際、バッファ層の不純物濃度は、ドレインドリフト領域２００と同程度であれば良い。
【図面の簡単な説明】
【００１１】
【図１】本発明の半導体装置の断面斜視図である。
【図２】本発明の半導体装置の平面図である。
【図３】図２のＡ−Ａ´に対応する横断面図である。
【図４】図２のＢ−Ｂ´に対応する横断面図である。
【図５】図２のＣ−Ｃ´に対応する横断面図である。
【図６】図２のＤ−Ｄ´に対応する横断面図である。
【図７】本発明の他の半導体装置の断面斜視図である。
【図８】図１の半導体装置におけるスナップバック波形
【図９】従来例を示す図である。
【図１０】従来例を示す図である。
【符号の説明】
【００１２】
１００    半導体基板
１０１    Ｎウェル拡散層
１０２    Ｐベース層
１０３    ピックアップコンタクト領域
１０４    絶縁膜
１０５    フィールド酸化膜
２０１    ソース領域
２０２    ドレイン領域
２０１１  ソース側面部
２０１２  ソース上辺部
２０２１  ドレイン側面部
２０２２  ドレイン上辺部
２０３    ゲート電極
２０４    ゲート絶縁膜
【図１】
2009277956.tif 000003
【図２】
2009277956.tif 000004
【図３】
2009277956.tif 000005
【図４】
2009277956.tif 000006
【図５】
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【図６】
2009277956.tif 000008
【図７】
2009277956.tif 000009
【図８】
2009277956.tif 000010
【図９】
2009277956.tif 000011
【図１０】
2009277956.tif 000012