(57)【特許請求の範囲】
【請求項１】
ＳｉＣ基板の一の主表面の側に設けられた第１導電型のソース領域と、
前記ソース領域の上に該ソース領域と接して設けられたソース電極と、
前記一の主表面の側に設けられた第２導電型のゲート領域と、
前記ソース領域および前記ゲート領域に接する第１導電型のチャネル領域と、
前記ＳｉＣ基板の他の主表面に設けられた第１導電型のドレイン領域と、
前記ソース電極に接して、前記チャネル領域に向かって延び、前記一の主表面に沿う方向に前記ゲート領域から離隔している第２導電型の割込み領域とを備え、
前記ゲート領域の表面は、前記ソース領域の表面よりも前記ＳｉＣ基板の他の主表面側に位置し、
前記割込み領域は、前記ソース領域に対して前記ゲート領域に負電圧を印加してオフ状態とする際に前記チャネル領域内で延びる空乏層が前記割込み領域の先端部で合体して電子に対する障壁を形成する深さにまで達する、電力用半導体素子。
【請求項２】
前記ゲート領域は、前記チャネル領域の両側に設けられている、請求項１に記載の電力用半導体素子。
【請求項３】
前記割込み領域は、前記ソース領域を突き抜けて前記チャネル領域の中に延びている、請求項１または２に記載の電力用半導体素子。
【請求項４】
前記割込み領域は、間に第１導電型の領域を挟んで、２以上の領域に分かれている、請求項１〜３のいずれかに記載の電力用半導体素子。
【請求項５】
前記チャネル領域を、第１導電型の空乏層促進領域で構成する、請求項１〜４のいずれかに記載の電力用半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力送電における直流交流変換、インバータ等に用いられる高電流、高電圧のスイッチング動作をする電力用半導体素子に関する。
【０００２】
【従来の技術】
インバータ等のスイッチングに用いられる接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)は、高電流および高電圧に耐えることが要求される。図１０は、通常の横型ＪＦＥＴを示す図である。ソース領域１０１には接地電位、またドレイン領域１０３には正電位が印加される。ゲート領域１０２の下方にはｐｎ接合が形成されており、素子をオフ状態とする場合に、この接合部は逆バイアスの状態となるようにゲート電極１１２には負電圧が印加される。ソース領域１０１の電子はドレイン領域１０３の正電位に引き付けられて、ゲート領域１０２の下のチャネル領域１０９を通り、ドレイン領域１０３に到達する。
【０００３】
上記の横型ＪＦＥＴでは、図１０に示すように、ソース、ゲートおよびドレイン電極が同一平面にあるため、ドレイン電極と他の電極とが空気を介して近接することになる。空気の耐圧はせいぜい３ｋＶ／ｍｍであるため、電流が流れていないＯＦＦ状態でドレイン電極と他の電極との間に３ｋＶ以上の電圧がかかるときには、ドレイン電極と他の電極とを１ｍｍ以上離す必要があった。このため、ソース領域１０１からドレイン領域１０３に至るチャネル領域１０９の長さが長くなり、わずかな電流しか流すことができず、一般にパワートランジスタと呼ばれるものに要求される高電流を流すことができなかった。
【０００４】
図１１は、上記の横型ＪＦＥＴの短所を改善するために提案され実用化されている縦型ＪＦＥＴ、別名静電誘導型トランジスタ（以下、ＳＩＴ（Static Induction Transistor)と記す）を示す図である。ＳＩＴでは、複数のゲート領域１０２は高濃度のｐ型不純物が注入されたｐ+領域が形成されており、その周囲には低濃度のｎ型不純物が添加されたｎ-領域が形成されている。ｎ-領域のｎ型不純物濃度が低いために、常に空乏層が広がっており、チャネル領域は消失している。このため、上記の横型ＪＦＥＴで起きるピンチオフによるドレイン電流の飽和現象は生じない。ソース、ゲート、ドレイン各領域の電位の印加方法は、図１０に示した横型ＪＦＥＴと同じである。ソース領域１の電子はゲート領域の電位障壁を超えて、ドレイン電位に引き付けられて空乏層をドリフトする。ドレイン電位を高い正の電位にすると、ゲート領域の電子に対する電位障壁は小さくなりドリフト電流を大きくすることが可能となり、ドレイン電位を高くしてもドレイン電流の飽和現象は生じない。ドレイン電流の制御は、通常、ゲート電位とドレイン電位とによって行われる。図１１に示すＳＩＴをスイッチング用に用いると、大電流を得るためには電子に電位障壁を超えさせるために電圧を高くしなければならず、わずかであっても損失が発生することは避けられなかった。
【０００５】
【発明が解決しようとする課題】
そこで、スイッチング動作に伴って発生する損失を極限まで低減すること、および簡明な構造により製造が容易になることを目的として、図１２に示す構造の電力用半導体素子の提案が、本発明者らによって提案された（特願平11-366799号）。この構造においては、ゲート電位をソース電位に対してゼロまたは正にして、ＯＮ状態とする。また、ゲート電位をソース電位に対して負電圧とすることによりＯＦＦ状態とする。この図１２に示す構造により、きわめて低損失で高速の高電圧スイッチングが可能となる。
【０００６】
しかしながら、図１２に示す縦型ＪＦＥＴでは低損失は実現できるものの、ＯＦＦ状態にするのに必要な空乏層を得るためには、ゲート／ソース間に負の高電圧を印加する必要があった。これは、図１２に示す縦型ＪＦＥＴがゲート領域とソース領域との間のチャネル領域の電界が高くなりにくい構造を有しているからである。この負電圧の絶対値は１０Ｖ以上に達するので、より一層の低損失を実現するために、空乏層を形成するのに必要な電圧を低くする要求が出されていた。
【０００７】
そこで、本発明は、大電力用のスイッチング素子として、より一層の低損失を実現するために、ＯＦＦ状態にするのに必要な電圧を低くすることが可能な電力用半導体素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１の電力用半導体素子は、ＳｉＣ基板の一の主表面の側に設けられた第１導電型のソース領域と、ソース領域の上に該ソース領域と接して設けられたソース電極と、一の主表面の側に設けられた第２導電型のゲート領域と、ソース領域およびゲート領域に接する第１導電型のチャネル領域と、ＳｉＣ基板の他の主表面に設けられた第１導電型のドレイン領域と、ソース電極に接して、チャネル領域に向かって延びている第２導電型の割込み領域とを備える。ゲート領域の表面は、ソース領域の表面よりもＳｉＣ基板の他の主表面側に位置し、割込み領域は、一の主表面に沿う方向にゲート領域から離隔し、ソース領域に対してゲート領域に負電圧を印加してオフ状態とするた際にチャネル領域内で延びる空乏層が割込み領域の先端部で合体して電子に対する障壁を形成する深さにまで達する。
【０００９】
この構造により、ゲート領域のソース領域に近い部分からソース領域に向かうチャネル領域の電界を上昇させることができる。このため、ゲート領域／チャネル領域の界面からチャネル領域へ延びる空乏層は、ソース領域に向かって広がりやすくなる。この結果、ソース／ゲート間に大きな負電圧を印加しなくても、ＯＦＦ状態を実現することができ、大電力用のスイッチング素子として、より一層の低損失を実現することが可能となる。
【００１０】
請求項２の電力用半導体素子では、請求項１の素子において、ゲート領域は、チャネル領域の両側に設けられている。
【００１１】
この構造により、チャネル領域の両側のゲート領域との界面から、従来より低い逆バイアス電圧により空乏層をチャネル領域に延ばして、より確実にＯＦＦ状態を実現することができる。
【００１２】
請求項３の電力用半導体素子では、請求項１または２の素子において、割込み領域は、ソース領域を突き抜けて前記チャネル領域の中に延びている。
【００１３】
この構造により、ソース電極の電位がゲート領域に近づくように延びており、ゲート領域からこの割込み領域先端部へのチャネル領域中の電界を高めることができる。この結果、チャネル領域における空乏層の形成を容易化して低い負電圧の印加によりＯＦＦ状態を実現することができる。また、ＯＦＦ状態での耐圧性能を向上させることができる。
【００１４】
請求項４の電力用半導体素子では、請求項１〜３のいずれかの素子において、割込み領域は、間に第１導電型の領域を挟んで２以上の領域に分かれている。
【００１５】
上記の構造により、空乏層はより一層、ゲート領域／チャネル領域界面からソース電極側に向かって広がりやすくなり、絶対値の低い負電圧でＯＦＦ状態を実現することができる。上記の２以上の領域は平板状であってもよいし、柱状であってもよい。
【００１６】
請求項５の電力用半導体素子では、請求項１〜４のいずれかの素子において、上記チャネル領域を、第１導電型の空乏層促進領域で構成する。
【００１７】
空乏層は、ゲート領域／チャネル領域の界面から、ゲート領域の第２導電型の不純物濃度とチャネル領域の第１導電型の不純物濃度との比にほぼ比例してチャネル領域側に長く延びる。すなわち、不純物濃度の低い側に不純物濃度の比にほぼ比例して長く延びる。このため、上記空乏層促進領域を設けることにより、低い逆バイアス電圧により、空乏層をより長く延ばして形成して、両側のゲート領域から延びる空乏層を合体させてＯＦＦ状態を実現することが可能となる。すなわち、より小さな絶対値の負電圧により両側の空乏層を合体懸架させて、電荷担体の通過を遮断することが可能となる。
【００１８】
請求項１の電力用半導体素子では、半導体基板がＳｉＣとなっている。
【００１９】
上記の構成において、耐圧が高く大電流のスイッチングを行うことができる。この結果、高耐圧で低損失の大電力用の高速スイッチング素子として用いることが可能となる。
【００２０】
【発明の実施の形態】
つぎに、図面を用いて本発明の実施の形態について説明する。
【００２１】
（実施の形態１）
図１は、本発明の実施の形態１におけるＦＥＴを示す構成断面図である。ソース電極１１およびゲート電極１２は、半導体基板の一方の主表面に、またドレイン電極１３は他方の主表面に設けられている。ソース領域１はソース電極１１に、ゲート領域２はゲート電極１２に、またドレイン領域３はドレイン電極１３に、それぞれ接して形成される。チャネル領域９は、ソース領域１およびゲート領域２に接して設けられ、キャリアのＯＮ状態およびＯＦＦ状態をゲート領域とソース領域との電位によって制御する。ＯＮ状態にするには、ゲート電極に対してソース電極と同じゼロ電圧または正電圧を印加して、ソース領域１の電子を移動させ、より高電位のドレイン領域３に向かわせる。ドリフト領域４は、チャネル領域９からドレイン領域３に向かうキャリアである電子の通路となる。ドリフト領域４の幅は、ｐ型導電領域の限定領域で限定されていてもよいし、図１に示すように限定領域が無くてもよい。この電力用半導体素子は、ＯＮ−ＯＦＦのスイッチングを行うことにより、直流をパルス化して昇降圧等を行いやすくするのに用いられる。図１の電力用半導体素子が有する大きな特徴は、ソース電極１１に接してソース領域１を突き抜けてチャネル領域９の中まで出ている割込み領域２０を備えていることである。
【００２２】
次に、図１に示す電力用半導体素子の製造方法について説明する。まず、図２に示すように、ｎ+型半導体基板３１上に、ｎ型半導体層３２、ｎ+型半導体層３３を順次積層する。その後、上記の割込み領域２０に相当する位置に割込み領域形成ホールを開口した後、プラズマＣＶＤ装置等を用いて、その割込み領域形成ホール内にｐ+型半導体を堆積する。このｐ+型半導体層の堆積は、コンタクトホール内にプラグを形成する要領で、半導体とｐ型不純物とを一緒にして形成することができる。次に、図３に示すように、ＲＩＥ(Reactive Ion Etching)により、ソース領域１を形成するために、他の部分をエッチングして除く。その後、図４に示すように、ｐ型不純物イオンをイオン注入して、ゲート領域２を形成する。この後、電極としてＮｉを積層すると、図１に示す電力用半導体素子が完成する。この実施の形態１における電極は、ゲート電極も含めてオーミック接触が形成されるように設けるが、各領域の不純物濃度は高いのでオーミック接触の形成は容易である。
【００２３】
次に、ソース電極１１とゲート電極１２との間に逆バイアス電圧を印加してＯＦＦ状態にするときの空乏層のでき方について説明する。図１において、ソース電極１１に比較してゲート電極１２に負電圧を印加すると、逆バイアス電圧がゲート領域／チャネル領域界面にかけられる。このとき、ゲート領域／チャネル領域界面において、不純物濃度が低いチャネル領域９の側に空乏層が成長する。ゲート電極１２に接するｐ導電型の割込み領域２０の存在のために、図５に示すように、この空乏層２１は、ソース電極側に低い電圧で延び広がりやすくなる。このため、チャネル領域の両側から延びる２つの空乏層２１は、従来よりも低い電圧で、割込み領域２０の先端部のチャネル領域９の幅中央付近で合体して、電子に対する障壁を形成する。電子は、ｐ型導電領域との境界部ではポテンシャル障壁を感じるので、空乏層同士が合体することは必須ではなく、割込み領域２０と空乏層２１とが接触すれば、電子の移動は遮断される。この結果、従来よりも絶対値が小さい負電圧によりＯＦＦ状態を実現することができ、大電力用のスイッチング素子として、より一層低い損失を達成することが可能となる。
【００２４】
図１に示すＪＦＥＴに用いられた半導体基板は、ＳｉＣ基板に結晶成長により厚さを増したＳｉＣ層を積層したものとした。ただし、半導体基板の素材は、ＳｉＣに限定されるものではなく、Ｓｉ、ＧａＡｓ等を用いてもよい。
【００２５】
（実施の形態２）
図６は、実施の形態２における電力用半導体素子を示す断面図である。実施の形態１における電力用半導体素子との大きな相違は、割込み領域２０が複数個配置されていることにある。図６に示す半導体素子の製造方法は、図１で説明した方法と基本的に同じである。ソース電極とゲート電極との間に逆バイアス電圧を印加したとき、割込み領域２０の存在のために、図７に示すように、空乏層２１が従来よりも低い逆バイアス電圧により空乏層２１がソース領域の割込み領域２０に向かって延びやすい。この結果、従来よりも低い電圧でＯＦＦ状態を実現することができ、大電力用スイッチング素子として、より一層の低損失を実現することが可能となる。
【００２６】
（実施の形態３）
実施の形態３の電力用半導体素子では、チャネル領域９に向かって延びる空乏層の形成を容易にするために、不純物濃度の低いｎ-層２２（空乏層促進領域）をゲート領域２と接して配置する（図８）。また、割込み領域２０は、その先端部はゲート領域の真横を越え、ドリフト領域に達する位置まで延びている。この構造の電力用半導体素子に逆バイアス電圧を印加すると、非常に低い逆バイアス電圧でゲート領域／空乏層促進領域の界面から空乏層が空乏層促進領域（ｎ-層）２２の中に延びる。このため、非常に低い逆バイアス電圧により、図９に示すような空乏層が形成され、ＯＦＦ状態を実現することができる。その結果、大電力用スイッチング素子として、より一層の低損失を確保することが可能となる。
【００２７】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された実施の形態は、あくまで例示であって、本発明の範囲はこれら実施の形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更を含むことが意図されている。
【００２８】
【発明の効果】
本発明により、従来よりも絶対値の小さい逆バイアス電圧によりＯＦＦ状態を実現することができ、大電力用スイッチング素子として、より一層の低損失の電力用半導体素子を提供することが可能となる。
【図面の簡単な説明】
【図１】  実施の形態１における電力用半導体素子の断面図である。
【図２】  図１の電力用半導体素子の製造において、割込み領域を形成した段階の断面図である。
【図３】  図２の段階からソース領域とチャネル領域を形成するためにエッチングを行った後の段階を示す断面図である。
【図４】  不純物を注入してゲート領域を形成した段階の断面図である。
【図５】  図１の電力用半導体素子に逆バイアス電圧を印加して形成された空乏層を示す図である。
【図６】  実施の形態２における電力用半導体素子の断面図である。
【図７】  図６の電力用半導体素子に逆バイアス電圧を印加して形成された空乏層を示す図である。
【図８】  実施の形態３における電力用半導体素子の断面図である。
【図９】  図８の電力用半導体素子に逆バイアス電圧を印加して形成された空乏層を示す図である。
【図１０】  従来の横型ＪＦＥＴの断面図である。
【図１１】  従来の縦型ＪＦＥＴであるＳＩＴの断面図である。
【図１２】  従来の縦型ＪＦＥＴ（電力用半導体素子）の断面図である。
【符号の説明】
１  ソース領域、２  ゲート領域、３  ドレイン領域、４  ドリフト領域、２１  ＯＦＦ状態にするとき形成される空乏層、９  チャネル領域、１１  ソース電極、１２  ゲート電極、１３  ドレイン電極、２０  割込み領域、２１  空乏層、２２  ｎ-型半導体領域（空乏層促進領域）、３１  半導体基板、３２  ｎ型半導体層、３３  ｎ+型半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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