(57)【特許請求の範囲】
【請求項１】
入力電圧を増幅して出力電圧を生成する可変ゲインアンプと、前記出力電圧の包絡線をデジタル信号として検出する検波回路と、前記デジタル信号に基づいて前記可変ゲインアンプのゲイン制御を行うデジタル自動利得制御回路と、を有して成り、
前記検波回路は、複数のステップ電圧を生成するステップ電圧生成部と、前記ステップ電圧のいずれか一を比較電圧として選択するセレクタと、前記出力電圧と前記比較電圧とを比較する第１コンパレータと、第１コンパレータの比較結果に応じて前記セレクタの切替制御を行い、その切替状態に応じて前記デジタル信号を生成するロジック部と、を有して成り、
前記ロジック部は、前記出力電圧が前記比較電圧よりも高いときには、前記比較電圧を一段階上げるように前記セレクタの切替制御を行い、前記出力電圧が前記比較電圧よりも低いときには、その状態が所定期間に亘って継続したときに、前記比較電圧を一段階下げるように前記セレクタの切替制御を行うことを特徴とする増幅装置。
【請求項２】
入力電圧を増幅して出力電圧を生成する可変ゲインアンプと、前記出力電圧の包絡線をデジタル信号として検出する検波回路と、前記デジタル信号に基づいて前記可変ゲインアンプのゲイン制御を行うデジタル自動利得制御回路と、を有して成り、
前記検波回路は、複数のステップ電圧を生成するステップ電圧生成部と、前記ステップ電圧のいずれか一を比較電圧として選択するセレクタと、前記出力電圧と前記比較電圧とを比較する第１コンパレータと、第１コンパレータの比較結果に応じて前記セレクタの切替制御を行い、その切替状態に応じて前記デジタル信号を生成するロジック部と、を有して成り、
前記ロジック部は、前記出力電圧が前記比較電圧よりも低いときには、前記比較電圧を一段階下げるように前記セレクタの切替制御を行い、前記出力電圧が前記比較電圧よりも高いときには、その状態が所定期間に亘って継続したときに、前記比較電圧を一段階上げるように前記セレクタの切替制御を行うことを特徴とする増幅装置。
【請求項３】
前記検波回路は、前記出力電圧とバイアス電圧とを比較する第２コンパレータを有して成り、前記ロジック部は、第２コンパレータの比較結果に応じて前記出力電圧のゼロクロスポイントを示すタイミング信号を生成し、前記デジタル自動利得制御回路は、前記タイミング信号に基づいて前記出力電圧のゼロクロスポイントで前記可変ゲインアンプのゲインを切り替えることを特徴とする請求項１または請求項２に記載の増幅装置。
【請求項４】
前記検波回路は、前記出力電圧と上限電圧とを比較する第３コンパレータと、前記出力電圧と下限電圧とを比較する第４コンパレータと、を有して成り、前記ロジック部は、第３、第４コンパレータの比較結果に応じて前記出力電圧のスケールオーバーを示すアラーム信号を生成し、前記デジタル自動利得制御回路は、前記アラーム信号に基づいて前記出力電圧のスケールオーバーを認識したときには、前記タイミング信号に依らず、即時に前記可変ゲインアンプのゲインを低下させることを特徴とする請求項３に記載の増幅装置。
【請求項５】
前記ステップ電圧生成部は、前記ステップ電圧の最高値が前記上限電圧に設定されており、第１コンパレータは、第３コンパレータとして兼用されることを特徴とする請求項４に記載の増幅装置。
【請求項６】
前記デジタル自動利得制御回路は、外部パラメータの入力を受け付けるインターフェイス部と、前記デジタル信号と前記外部パラメータを用いて演算処理を行う演算部と、前記演算部で得られた演算結果をデコードして前記可変ゲインアンプのゲイン制御信号を生成するデコーダと、を有して成ることを特徴とする請求項１〜請求項５のいずれかに記載の増幅装置。
【請求項７】
前記演算部で行われる演算処理は、前記出力電圧の振幅レベルに応じた定電流を生成する定電流源と、一端が前記定電流源の出力端に接続された第１コンデンサと、一端が前記定電流源の出力端に接続された抵抗と、一端が前記抵抗の他端に接続された第２コンデンサと、を有して成る２次定数回路の動作をモデル化したものであることを特徴とする請求項６に記載の増幅装置。
【請求項８】
音声信号の増幅手段として、請求項１〜請求項７のいずれかに記載の増幅装置を有することを特徴とする音声処理装置。
【請求項９】
入力電圧を増幅して出力電圧を生成する可変ゲインアンプと、前記出力電圧の包絡線をデジタル信号として検出する検波回路と、前記デジタル信号に基づいて前記可変ゲインアンプのゲイン制御を行うデジタル自動利得制御回路と、を有して成り、
前記デジタル自動利得制御回路は、外部パラメータの入力を受け付けるインターフェイス部と、前記デジタル信号と前記外部パラメータを用いて演算処理を行う演算部と、前記演算部で得られた演算結果をデコードして前記可変ゲインアンプのゲイン制御信号を生成するデコーダと、を有して成ることを特徴とする増幅装置。
【請求項１０】
入力電圧を増幅して出力電圧を生成する可変ゲインアンプと、前記出力電圧の包絡線をデジタル信号として検出する検波回路と、前記デジタル信号に基づいて前記可変ゲインアンプのゲイン制御を行うデジタル自動利得制御回路と、を有して成り、
前記検波回路は、複数のステップ電圧を生成するステップ電圧生成部と、前記ステップ電圧のいずれか一を比較電圧として選択するセレクタと、前記出力電圧と前記比較電圧とを比較する第１コンパレータと、第１コンパレータの比較結果に応じて前記セレクタの切替制御を行い、その切替状態に応じて前記デジタル信号を生成するロジック部と、を有して成り、
前記デジタル自動利得制御回路は、外部パラメータの入力を受け付けるインターフェイス部と、前記デジタル信号と前記外部パラメータを用いて演算処理を行う演算部と、前記演算部で得られた演算結果をデコードして前記可変ゲインアンプのゲイン制御信号を生成するデコーダと、を有して成ることを特徴とする増幅装置。
【請求項１１】
音声信号の増幅手段として、入力電圧を増幅して出力電圧を生成する可変ゲインアンプと、前記出力電圧の包絡線をデジタル信号として検出する検波回路と、前記デジタル信号に基づいて前記可変ゲインアンプのゲイン制御を行うデジタル自動利得制御回路と、を備えた増幅装置を有して成ることを特徴とする音声処理装置。
【請求項１２】
音声信号の増幅手段として、入力電圧を増幅して出力電圧を生成する可変ゲインアンプと、前記出力電圧の包絡線をデジタル信号として検出する検波回路と、前記デジタル信号に基づいて前記可変ゲインアンプのゲイン制御を行うデジタル自動利得制御回路と、を備えた増幅装置を有して成る音声処理装置であって、
前記検波回路は、複数のステップ電圧を生成するステップ電圧生成部と、前記ステップ電圧のいずれか一を比較電圧として選択するセレクタと、前記出力電圧と前記比較電圧とを比較する第１コンパレータと、第１コンパレータの比較結果に応じて前記セレクタの切替制御を行い、その切替状態に応じて前記デジタル信号を生成するロジック部と、を有して成ることを特徴とする音声処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動利得制御機能を備えた増幅装置、及び、これを用いた音声処理装置に関するものである。
【背景技術】
【０００２】
図１０及び図１１は、いずれも自動利得制御機能を備えた増幅装置の一従来例を示すブロック図である。
【０００３】
図１０の増幅装置は、入力電圧Ｖｉを増幅して出力電圧Ｖｏを生成する可変ゲインアンプ１１０と、可変ゲインアンプ１１０の出力電圧Ｖｏをデジタル信号に変換するアナログ／デジタル変換回路１２０と、アナログ／デジタル変換回路１２０で得られたデジタル信号に基づいて可変ゲインアンプ１１０のゲイン制御を行うデジタル自動利得制御回路１３０と、を有して成る。
【０００４】
また、図１１の増幅装置は、入力電圧Ｖｉを増幅して出力電圧Ｖｏを生成する可変ゲインアンプ２１０と、可変ゲインアンプ２１０の出力電圧Ｖｏが所望の振幅レベルに収まっているか否かを検出する検波回路２２０と、検波回路２２０の検出結果に基づいて可変ゲインアンプ２１０のゲイン制御を行うアナログ自動利得制御回路２３０と、を有して成る構成とされている。
【０００５】
なお、上記に関連する従来技術としては、特許文献１〜３などを挙げることができる。
【特許文献１】特開平９−２８９４２６号公報
【特許文献２】特開平８−１８４５７号公報
【特許文献３】特開平７−９４９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
確かに、上記従来の増幅装置であれば、可変ゲインアンプ１１０、２１０のゲインを自動的に可変制御することができるので、入力電圧Ｖｉの振幅レベルに依ることなく、常に所望の振幅レベルを有する出力電圧Ｖｏを生成することが可能となる。
【０００７】
しかしながら、図１０の増幅装置では、ΔΣ方式や逐次比較方式のアナログ／デジタル変換回路１２０が必要となるため、回路規模が増大するという問題があった。
【０００８】
また、図１１の増幅装置は、２次定数によって自動利得制御の諸特性を決定する構成であるため、アナログ自動利得制御回路２３０の外付け部品として、コンデンサ２個と抵抗１個が必要であり、コストアップや基板面積の増大が招かれていた。
【０００９】
本発明は、上記の問題点に鑑み、簡易な回路でありながら、適切な自動利得制御を実現することが可能な増幅装置及びこれを用いた音声処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る増幅装置は、入力電圧を増幅して出力電圧を生成する可変ゲインアンプと、前記出力電圧の包絡線をデジタル信号として検出する検波回路と、前記デジタル信号に基づいて前記可変ゲインアンプのゲイン制御を行うデジタル自動利得制御回路と、を有して成る構成（第１の構成）とされている。
【００１１】
なお、上記第１の構成から成る増幅装置にて、前記検波回路は、複数のステップ電圧を生成するステップ電圧生成部と、前記ステップ電圧のいずれか一を比較電圧として選択するセレクタと、前記出力電圧と前記比較電圧とを比較する第１コンパレータと、第１コンパレータの比較結果に応じて前記セレクタの切替制御を行い、その切替状態に応じて前記デジタル信号を生成するロジック部と、を有して成る構成（第２の構成）にするとよい。
【００１２】
また、上記第２の構成から成る増幅装置において、前記ロジック部は、前記出力電圧が前記比較電圧よりも高いときには、前記比較電圧を一段階上げるように前記セレクタの切替制御を行い、前記出力電圧が前記比較電圧よりも低いときには、その状態が所定期間に亘って継続したときに、前記比較電圧を一段階下げるように前記セレクタの切替制御を行う構成（第３の構成）にするとよい。
【００１３】
或いは、前記ロジック部は、前記出力電圧が前記比較電圧よりも低いときには、前記比較電圧を一段階下げるように前記セレクタの切替制御を行い、前記出力電圧が前記比較電圧よりも高いときには、その状態が所定期間に亘って継続したときに、前記比較電圧を一段階上げるように前記セレクタの切替制御を行う構成（第４の構成）としてもよい。
【００１４】
また、上記第３または第４の構成から成る増幅装置において、前記検波回路は、前記出力電圧とバイアス電圧とを比較する第２コンパレータを有して成り、前記ロジック部は、第２コンパレータの比較結果に応じて前記出力電圧のゼロクロスポイントを示すタイミング信号を生成し、前記デジタル自動利得制御回路は、前記タイミング信号に基づいて前記出力電圧のゼロクロスポイントで前記可変ゲインアンプのゲインを切り替える構成（第５の構成）にするとよい。
【００１５】
また、上記第５の構成から成る増幅装置において、前記検波回路は、前記出力電圧と上限電圧とを比較する第３コンパレータと、前記出力電圧と下限電圧とを比較する第４コンパレータと、を有して成り、前記ロジック部は、第３、第４コンパレータの比較結果に応じて前記出力電圧のスケールオーバーを示すアラーム信号を生成し、前記デジタル自動利得制御回路は、前記アラーム信号に基づいて前記出力電圧のスケールオーバーを認識したときには、前記タイミング信号に依らず、即時に前記可変ゲインアンプのゲインを低下させる構成（第６の構成）にするとよい。
【００１６】
また、上記第６の構成から成る増幅装置において、前記ステップ電圧生成部は、前記ステップ電圧の最高値が前記上限電圧に設定されており、第１コンパレータは、第３コンパレータとして兼用される構成（第７の構成）にするとよい。
【００１７】
また、上記第１〜第７いずれかの構成から成る増幅装置において、前記デジタル自動利得制御回路は、外部パラメータの入力を受け付けるインターフェイス部と、前記デジタル信号と前記外部パラメータを用いて演算処理を行う演算部と、前記演算部で得られた演算結果をデコードして前記可変ゲインアンプのゲイン制御信号を生成するデコーダと、を有して成る構成（第８の構成）にするとよい。
【００１８】
また、上記第８の構成から成る増幅装置にて、前記演算部で行われる演算処理は、前記出力電圧の振幅レベルに応じた定電流を生成する定電流源と、一端が前記定電流源の出力端に接続された第１コンデンサと、一端が前記定電流源の出力端に接続された抵抗と、一端が前記抵抗の他端に接続された第２コンデンサと、を有して成る２次定数回路の動作をモデル化したものである構成（第９の構成）にするとよい。
【００１９】
また、本発明に係る音声処理装置は、音声信号の増幅手段として、上記第１〜第９いずれかの構成から成る増幅装置を有する構成（第１０の構成）とされている。
【発明の効果】
【００２０】
本発明によれば、簡易な回路でありながら、適切な自動利得制御を実現することが可能となる。
【発明を実施するための最良の形態】
【００２１】
図１は、本発明に係る増幅装置の概略構成を示すブロック図である。
【００２２】
図１に示すように、本発明に係る増幅装置は、可変ゲインアンプ１０と、検波回路２０と、デジタル自動利得制御回路３０（以下、デジタルＡＧＣ［Auto Gain Controller］３０と呼ぶ）と、を有して成り、例えば、音声信号の増幅手段として用いられる。
【００２３】
可変ゲインアンプ１０は、入力電圧Ｖｉ（例えば音声信号）を増幅して出力電圧Ｖｏを生成する手段であり、図１の例では、オペアンプ１１と、可変抵抗１２、１３と、を有して成る。オペアンプ１１の非反転入力端（＋）は、入力電圧Ｖｉの印加端に接続されている。可変抵抗１２、１３の一端は、オペアンプ１１の出力端に接続されている。可変抵抗１２、１３の他端は、バイアス電圧ＶＢ（無入力時の出力電圧Ｖｏに相当）の印加端に接続されている。可変抵抗１２の中間タップは、オペアンプ１１の反転入力端（−）に接続されている。可変抵抗１３の中間タップは、出力電圧Ｖｏの引出端に接続されている。なお、可変抵抗１２、１３の構成及び動作については、後ほど詳細に説明する。
【００２４】
検波回路２０は、出力電圧Ｖｏの包絡線をデジタル信号ＥＮＶとして検出する手段である。なお、検波回路２０の構成及び動作については、後ほど詳細に説明する。
【００２５】
デジタルＡＧＣ３０は、デジタル信号ＥＮＶに基づいて可変ゲインアンプ１０のゲイン制御（図１の例では、可変抵抗１２、１３の抵抗値制御）を行う手段である。なお、デジタルＡＧＣ３０の構成及び動作については、後ほど詳細に説明する。
【００２６】
次に、検波回路２０の構成及び動作について詳細な説明を行う。
【００２７】
図２は、検波回路２０の一構成例を示す回路図である。
【００２８】
図２に示すように、本構成例の検波回路２０は、ステップ電圧生成部２１と、セレクタ２２と、抵抗２３、２４と、バッファ２５と、コンパレータ２６〜２８と、ロジック部２９と、を有して成る。
【００２９】
ステップ電圧生成部２１は、複数のステップ電圧（図２の例では、出力電圧Ｖｏの包絡線検出用のステップ電圧Ｖ１〜Ｖ１０と、出力電圧Ｖｏのフルスケールオーバー検出用のステップ電圧ＶＨ（出力電圧Ｖｏの上限電圧ＶＨに相当））を生成する手段であり、例えば、電源電圧ＶＤＤとバイアス電圧ＶＢ（＝ＶＤＤ／２）との間を抵抗分割する抵抗ラダーを用いることができる（ＶＢ＜Ｖ１＜…＜Ｖ１０＜ＶＨ＜ＶＤＤ）。
【００３０】
セレクタ２２は、ロジック部２９から入力される切替制御信号ＳＷＣに応じて、ステップ電圧Ｖ１〜Ｖ１０、及び、ステップ電圧ＶＨのいずれか一を比較電圧Ｖｔｈとして選択する手段である。
【００３１】
抵抗２３、２４は、電源端と接地端との間に直列接続され、その接続ノードからバイアス電圧ＶＢが引き出される抵抗分割回路を形成している。
【００３２】
バッファ２５は、バイアス電圧ＶＢをステップ電圧生成部２１及びコンパレータ２７に供給する手段である。
【００３３】
コンパレータ２６は、出力電圧Ｖｏと比較電圧Ｖｔｈとを比較する手段である。なお、ステップ電圧生成部２１は、ステップ電圧の最高値が出力電圧Ｖｏの上限電圧ＶＨに設定されており、コンパレータ２６は、出力電圧Ｖｏとステップ電圧Ｖ１〜Ｖ１０とを比較して出力電圧Ｖｏの包絡線を検出する手段としてだけでなく、出力電圧Ｖｏとその上限電圧ＶＨとを比較して出力電圧Ｖｏのフルスケールオーバー（ハイサイド）を検出する手段としても兼用されている。このような構成であれば、回路規模を不要に増大せずに済む。
【００３４】
コンパレータ２７は、出力電圧Ｖｏとバイアス電圧ＶＢとを比較して出力電圧Ｖｏのゼロクロスポイントを検出する手段である。
【００３５】
コンパレータ２８は、出力電圧Ｖｏと下限電圧ＶＬ（＜ＶＢ）とを比較して出力電圧Ｖｏのフルスケールオーバー（ローサイド）を検出する手段である。
【００３６】
ロジック部２９は、コンパレータ２６の比較結果に応じてセレクタ２２の切替制御を行い、その切替状態に応じて、出力電圧Ｖｏの包絡線に相当するデジタル信号ＥＮＶを生成する手段として機能する。
【００３７】
図３は、比較電圧Ｖｔｈの可変制御（セレクタ２２の切替制御）を説明するための図である。本図に示すように、ロジック部２９は、出力電圧Ｖｏが比較電圧Ｖｔｈよりも高いときには、比較電圧Ｖｔｈを一段階上げるようにセレクタ２２の切替制御を行い、出力電圧Ｖｏが比較電圧Ｖｔｈよりも低いときには、その状態が所定期間Ｔ（例えば２０［ｋＨｚ］の入力電圧Ｖｉに追従し得る最長の期間）に亘って継続したときに、比較電圧Ｖｔｈを一段階下げるようにセレクタ２２の切替制御を行う。このように、ロジック部２９は、比較電圧Ｖｔｈの可変制御を行うことにより、セレクタ２２の切替状態（切替制御信号ＳＷＣ）に基づいて、出力電圧Ｖｏの包絡線に相当するデジタル信号ＥＮＶを生成する。
【００３８】
デジタルＡＧＣ３０は、デジタル信号ＥＮＶに基づいて、可変ゲインアンプ１０のゲイン制御を行う。具体的に述べると、出力電圧Ｖｏが所望の電圧範囲（図３のハッチング部分を参照、例えば、ステップ電圧Ｖ７〜ステップ電圧Ｖ８を超えている場合には、可変ゲインアンプ１０のゲインを下げるようにアタック動作を行い、逆に、出力電圧Ｖｏが所望の電圧範囲に達していない場合には、可変ゲインアンプ１０のゲインを上げるようにリカバリ動作を行う。このような構成とすることにより、出力電圧Ｖｏを所望の電圧範囲内に収めることが可能となる。
【００３９】
また、ロジック部２９は、コンパレータ２７の比較結果に応じて出力電圧Ｖｏのゼロクロスポイント（図３の丸印を参照）を示すタイミング信号ＴＭＧを生成する手段としても機能する。デジタルＡＧＣ３０は、タイミング信号ＴＭＧに基づいて、出力電圧Ｖｏのゼロクロスポイントで可変ゲインアンプ１０のゲインを切り替える。このような構成とすることにより、出力電圧Ｖｏの歪みを回避することが可能となる。
【００４０】
また、ロジック部２９は、コンパレータ２６、２８の比較結果に応じて出力電圧Ｖｏのフルスケールオーバーを示すアラーム信号ＯＶＲを生成する手段としても機能する。デジタルＡＧＣ３０は、アラーム信号ＯＶＲに基づいて、出力電圧Ｖｏのフルスケールオーバーを認識したときには、先述のタイミング信号ＴＭＧに依らず、即時に可変ゲインアンプ１０のゲインを低下させる。このような構成とすることにより、出力電圧Ｖｏのフルスケールオーバーを速やかに解消することができる。
【００４１】
上記したように、本構成例の検波回路２０は、抵抗、スイッチ、コンパレータを主たる構成要素として形成されているため、ΔΣ方式や逐次比較方式のアナログ／デジタル変換回路と比べて、極めて簡易に所望のデジタル信号ＥＮＶを得ることができる。
【００４２】
次に、デジタルＡＧＣ３０の構成及び動作について詳細な説明を行う。
【００４３】
図４は、デジタルＡＧＣ３０の一構成例を示すブロック図である。
【００４４】
図４に示すように、本構成例のデジタルＡＧＣ３０は、先出の図１１で示したアナログ自動利得制御回路２３０（２次定数回路）をデジタル信号処理によって実現するものであり、インターフェイス部３１と、演算部３２と、デコーダ３３と、を有して成る。
【００４５】
インターフェイス部３１は、外部パラメータ（図４の例では、パラメータＡ１、Ａ２、Ｂ１）の入力を受け付ける手段である。
【００４６】
演算部３２は、検波回路２０から入力されるデジタル信号ＥＮＶと、インターフェイス部３１から入力される外部パラメータ（Ａ１、Ａ２、Ｂ１）とを用いて、所定の演算処理を行う手段である。なお、演算部３２には、上記信号のほかにも、タイミング信号ＴＭＧやアラーム信号ＯＶＲが入力されている。なお、演算部３２で行われる演算処理については、後ほど詳細に説明する。
【００４７】
デコーダ３３は、演算部３２で得られた演算結果をデコードして、可変ゲインアンプ１０のゲイン制御信号ＣＴＲＬを生成する手段である。
【００４８】
次に、演算部３２で行われる演算処理について詳細に説明する。
【００４９】
本構成例のデジタルＡＧＣ３０では、図５や図９で示すように、出力電圧Ｖｏの振幅レベルに応じた定電流ｉ１を生成する定電流源Ｉ１と、一端が定電流源Ｉ１の出力端に接続されたコンデンサＣ１と、一端が定電流源Ｉ１の出力端に接続された抵抗Ｒ１と、一端が抵抗Ｒ１の他端に接続されたコンデンサＣ２と、を有して成る２次定数回路の動作をモデル化するように、演算部３２での演算処理が実施される。
【００５０】
まず、リカバリ動作時の演算処理について、図５及び図６を参照しながら説明する。
【００５１】
図５は、リカバリ動作時の計算モデルを説明するための図であり、図６は、リカバリ動作時における電圧信号Ｖ１の挙動を示す図である。
【００５２】
図５に示すように、演算部３２には、外部パラメータＡ１、Ａ２として、コンデンサＣ１、Ｃ２の容量値の逆数（Ａ１＝１／Ｃ１、Ａ２＝１／Ｃ２）が入力されており、外部パラメータＢ１として、抵抗Ｒ１の抵抗値の逆数（Ｂ１＝１／Ｒ１）が入力されている。
【００５３】
リカバリ動作時、定電流源Ｉ１は、定電流ｉ１を引き込むように動作するため、コンデンサＣ１の放電が行われる。このとき、コンデンサＣ１、Ｃ２の各一端に現れる電圧信号Ｖ１、Ｖ２、及び、コンデンサＣ２の一端から抵抗Ｒ１を介してコンデンサＣ１の一端に向けて流れる電流ｉ２は、それぞれ、下記（１）式〜（３）式で表される。
【００５４】
Ｖ１＝Σ｛（−ｉ１＋ｉ２）・Ａ１｝  …  （１）
Ｖ２＝Σ｛（−ｉ２）・Ａ２｝        …  （２）
ｉ２＝（Ｖ２−Ｖ１）・Ｂ１          …  （３）
【００５５】
演算部３２は、上記（１）〜（３）式に基づいて電圧信号Ｖ１に相当するデジタルデータを算出し、これを所定のゲイン切替タイミングでデコーダ３３に送出する。デコーダ３３は、演算部３２から入力されるデジタルデータに基づき、電圧信号Ｖ１が高ければゲインを下げ、逆に、電圧信号Ｖ１が低ければゲインを上げるように、ゲイン制御信号ＣＴＲＬを生成する。
【００５６】
なお、リカバリ動作時には、図６に示すように、コンデンサＣ１の放電に伴って電圧信号Ｖ１が低下していくため、可変ゲインアンプ１０のゲインは、所定のゲイン切替タイミングで上げられることになる。なお、電圧信号Ｖ１の低下速度は、外部パラメータＡ１、Ａ２、Ｂ１を用いて適宜調整することが可能である（図６の破線を参照）。
【００５７】
アタック動作中、電圧信号Ｖ２は電圧信号Ｖ１に追従して上昇するが、アタック動作の継続時間が短い場合には、電圧信号Ｖ２が電圧信号Ｖ１に近付く前にリカバリ動作への移行が生じて、電圧信号Ｖ１が低下に転じる。このとき、上記（３）式で算出される電流ｉ２は負の値となり、かつ、電圧信号Ｖ１、Ｖ２の差が大きいことから、その電流値は大きくなる。その結果、コンデンサＣ１の放電速度が上昇し、電圧信号Ｖ１が急速に低下するため、可変ゲインアンプ１０のゲインが素早く高められて、リカバリが迅速に行われる。
【００５８】
一方、アタック動作の継続時間が長い場合には、リカバリ動作への移行が生じた時点で電圧信号Ｖ２が電圧信号Ｖ１の近傍まで上昇しているため、電流ｉ２は小さくなり、ゆっくりとリカバリが行われる。
【００５９】
次に、アタック動作時の演算処理について、図７及び図８を参照しながら説明する。
【００６０】
図７は、アタック動作時の計算モデルを説明するための図であり、図８は、アタック動作時における電圧信号Ｖ１の挙動を示す図である。
【００６１】
図７に示すように、アタック動作時、定電流源Ｉ１は、定電流ｉ１を供給するように動作するため、コンデンサＣ１の充電が行われる。なお、アタック動作時には、コンデンサＣ２が充放電を繰り返すケースがあるため、本図の例ではそのモデル化を省略している。このとき、コンデンサＣ１の一端に現れる電圧信号Ｖ１は、下記（４）式で表される。
【００６２】
Ｖ１＝Σ｛ｉ１・Ａ１｝  …  （４）
【００６３】
演算部３２は、上記（４）式に基づいて電圧信号Ｖ１に相当するデジタルデータを算出し、これを所定のゲイン切替タイミングでデコーダ３３に送出する。デコーダ３３は、演算部３２から入力されるデジタルデータに基づいてゲイン制御信号ＣＴＲＬを生成する。
【００６４】
なお、アタック動作時には、図８に示すように、コンデンサＣ１の充電に伴って電圧信号Ｖ１が上昇していくため、可変ゲインアンプ１０のゲインは、所定のゲイン切替タイミングで下げられることになる。なお、電圧信号Ｖ１の上昇速度は、外部パラメータＡ１を用いて適宜調整することが可能である（図８の破線を参照）。
【００６５】
基本的には出力電圧Ｖｏのゼロクロスポイントでゲイン切替が行われるが、出力電圧Ｖｏのフルスケールオーバーが生じたときには、出力電圧Ｖｏのゼロクロスポイントを待つことなく、即時にゲイン低下が実行される。
【００６６】
上記で説明した通り、本実施形態の増幅装置は、入力電圧Ｖｉを増幅して出力電圧Ｖｏを生成する可変ゲインアンプ１０と、出力電圧Ｖｏの包絡線をデジタル信号ＥＮＶとして検出する検波回路２０と、デジタル信号ＥＮＶに基づいて可変ゲインアンプ１０のゲイン制御を行うデジタルＡＧＣ３０と、を有して成り、従来の２次定数回路をデジタル信号処理で実現する構成とされている。このような構成であれば、自動利得制御の諸特性を決定するパラメータを外部からコマンド入力等で設定することができるので、外付け部品（コンデンサ２個、抵抗１個）が不要となり、回路規模縮小に貢献することが可能となる。
【００６７】
また、２次定数回路をモデル化した本構成であれば、外部パラメータＡ１、Ａ２、Ｂ１を適宜調整することにより、自動利得制御の諸特性を任意に設定することが可能となる。
【００６８】
次に、可変抵抗１２、１３の構成及び動作について詳細に説明する。
【００６９】
図９は、可変抵抗１２、１３の一構成例を示す回路図である。
【００７０】
図９に示したように、可変抵抗１２は、オペアンプ１１の出力端とバイアス電圧ＶＢの印加端との間に直列接続された抵抗ラダー１２ａと、ゲイン制御信号ＣＴＲＬに応じて抵抗ラダー１２ａで生成される複数の分圧電圧のいずれか一をオペアンプ１１の反転入力端（−）に選択出力するセレクタ１２ｂと、を有して成る。同様に、可変抵抗１３は、オペアンプ１１の出力端とバイアス電圧ＶＢの印加端との間に直列接続された抵抗ラダー１３ａと、ゲイン制御信号ＣＴＲＬに応じて抵抗ラダー１３ａで生成される複数の分圧電圧のいずれか一を出力電圧Ｖｏとして選択出力するセレクタ１３ｂと、を有して成る。
【００７１】
可変抵抗１２は、可変ゲインアンプ１０のゲインを上げるときに用いられ、可変抵抗１３は、可変ゲインアンプ１０のゲインを下げるときに用いられる。なお、可変抵抗１２、１３のうち、いずれか一方を省略しても構わない。
【００７２】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００７３】
例えば、上記実施形態では、バイアス電圧ＶＢよりも高電位側での包絡線検波（上側フルスケール検波を含む）と、ゼロクロス検波と、下側フルスケール検波と、を組み合わせて実施する構成（バイアス電圧ＶＢよりも高電位側でのみ、数ステップのレベル検波を行い、バイアス電圧ＶＢよりも低電位側では、下側フルスケール検波のみを行う構成）を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、上記とは逆に、バイアス電圧ＶＢよりも低電位側での包絡線検波（下側フルスケール検波）と、ゼロクロス検波と、上側フルスケール検波と、を組み合わせて実施する構成（バイアス電圧ＶＢよりも低電位側でのみ、数ステップのレベル検波を行い、バイアス電圧ＶＢよりも高電位側では、上側フルスケール検波のみを行う構成）としても構わない。或いは、バイアス電圧ＶＢよりも高電位側での包絡線検波（上側フルスケール検波を含む）と、ゼロクロス検波と、バイアス電圧ＶＢよりも低電位側での包絡線検波（下側フルスケール検波）と、を組み合わせて実施する構成（バイアス電圧ＶＢよりも高電位側、低電位側の双方で、各々、数ステップのレベル検波を行う構成）としても構わない。
【産業上の利用可能性】
【００７４】
本発明は、自動利得制御機能を備えた増幅装置の小規模化を実現する上で有用な技術であり、例えば、デジタルスチルカメラ、デジタルビデオカメラ、或いは、ボイスレコーダの音声記録手段として用いられる音声処理装置に好適な技術である。
【図面の簡単な説明】
【００７５】
【図１】は、本発明に係る増幅装置の概略構成を示すブロック図である。
【図２】は、検波回路２０の一構成例を示す回路図である。
【図３】は、比較電圧Ｖｔｈの可変制御を説明するための図である。
【図４】は、デジタルＡＧＣ３０の一構成例を示すブロック図である。
【図５】は、リカバリ動作時の計算モデルを説明するための図である。
【図６】は、リカバリ動作時における電圧信号Ｖ１の挙動を示す図である。
【図７】は、アタック動作時の計算モデルを説明するための図である。
【図８】は、アタック動作時における電圧信号Ｖ１の挙動を示す図である。
【図９】は、可変抵抗１２、１３の一構成例を示す回路図である。
【図１０】は、自動利得制御機能を備えた増幅装置の一従来例を示す図である。
【図１１】は、自動利得制御機能を備えた増幅装置の別の一従来例を示す図である。
【符号の説明】
【００７６】
１０    可変ゲインアンプ
１１    オペアンプ
１２、１３    可変抵抗
１２ａ、１３ａ    抵抗ラダー
１２ｂ、１３ｂ    セレクタ
２０    検波回路
２１    ステップ電圧生成部（抵抗ラダー）
２２    セレクタ
２３、２４    抵抗
２５    バッファ
２６、２７、２８    コンパレータ
２９    ロジック部
３０    デジタル自動利得制御回路（デジタルＡＧＣ）
３１    インターフェイス部
３２    演算部
３３    デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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