(57)【特許請求の範囲】
【請求項１】
半導体内に互いに同じ形態で形成され互いに同じ製造過程を経て製造された複数の識別要素を含む識別情報生成回路を集積回路装置に附帯せしめ、
上記識別情報生成回路は、動作状態において、各識別要素が有する物理量を反映した情報を相互比較し、該比較結果に基づき一つの固有の情報を生成する処理を行うものであり、
上記複数の識別要素が有する物理量を反映した情報は、上記製造過程において上記識別要素間に生じる物理量の相互のバラツキを反映しており、該相互にバラツキのある物理量を反映した情報の相互比較結果に基づき生成される上記一つの固有の情報を上記集積回路装置の固有の識別情報として設定してなることを特徴とする集積回路装置の識別方法。
【請求項２】
上記複数の識別要素は、上記集積回路装置内に設定されていることを特徴とする請求項１記載の集積回路装置の識別方法。
【請求項３】
上記複数の識別要素はＮ個形成され、該Ｎ個の識別要素には１乃至Ｎの数字が割り当てられており、上記複数の識別要素のそれぞれから読み出された上記物理量を反映した情報を大きい順若しくは小さい順に並べたときの上記数字の配列を上記識別情報として設定することを特徴とする請求項１または２記載の集積回路装置の識別方法。
【請求項４】
上記複数の識別要素はそれぞれ互いに同じ形態に形成された論理回路からなり、上記物理量を反映した情報のそれぞれは各論理回路の電気的特性であることを特徴とする請求項１乃至３のいずれか記載の集積回路装置の識別方法。
【請求項５】
上記複数の論理回路のそれぞれは、入力と出力が電気結合されており、それぞれの出力にそれぞれのしきい値電圧に等しい出力電圧を出力するものであることを特徴とする請求項４記載の集積回路装置の識別方法。
【請求項６】
上記複数の論理回路はそれぞれインバータ回路からなることを特徴とする請求項４または５記載の集積回路装置の識別方法。
【請求項７】
上記識別要素はそれぞれＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路からなることを特徴とする請求項６記載の集積回路装置の識別方法。
【請求項８】
上記電気的特性の比較判定動作が行われていないとき，上記論理回路には動作電圧の印加が制限されるものであることを特徴とする請求項４乃至７のいずれか記載の集積回路装置の識別方法。
【請求項９】
上記固有の識別情報を、上記集積回路装置の製造過程において当該集積回路装置に関連する管理情報とともに情報保持装置に格納し、その後上記識別情報生成回路を動作させて上記固有の識別情報を生成し、当該生成された識別情報を用いて上記管理情報を検索することを特徴とする請求項１乃至８のいずれか記載の集積回路装置の識別方法。
【請求項１０】
集積回路装置に固有の製造情報の照会を可能にする集積回路装置の製造方法であって、
上記集積回路装置は、半導体基板上に互いに同じ形態で形成され互いに同じ製造過程を経て製造された複数の識別要素を含む識別情報生成回路を持ってなり、
上記集積回路装置の製造過程の１つの時期において上記識別情報生成回路を動作させて相互にバラツキのある上記複数の識別要素の物理量を反映した情報の相互比較結果に基づき生成される一つの固有の情報を第１情報として生成し、
上記集積回路装置の製造に関連する管理情報を上記第１情報に関連付けて上記集積回路装置外の情報保持装置に保持し、
上記の１つの時期と異なる時期において上記識別情報生成回路を動作させて相互にバラツキのある上記複数の識別要素の物理量を反映した情報の相互比較結果に基づき生成される一つの固有の情報を第２情報として生成し、該第２情報が上記第１情報に対応付けられることを利用して、上記第１情報に関連付けて上記情報保持装置に保持されている上記管理情報を照会することが可能にされてなることを特徴とする集積回路装置の製造方法。
【請求項１１】
所要の機能を実現する回路と、互いに同じ形態を有し互いに同じ製造過程を経て製造される複数の識別要素と、を含む単位領域であって互いに分離されたときそれぞれが第１チップとなる複数の上記単位領域を半導体基板上に形成する工程と、
上記複数の単位領域のそれぞれについて、上記複数の識別要素のそれぞれの物理量を反映した情報に基づいて、上記単位領域のそれぞれに対応する固有の識別情報を得る工程と、
上記複数の単位領域のそれぞれを分離して複数の上記第１チップを製造する工程と、
上記第１チップに形成された集積回路に関連する動作修飾情報が対応する上記固有の識別情報に関連付けて書き込まれた複数の第２チップを準備する工程と、
上記第１チップと第２チップとをそれぞれ一体的に組み立てる工程と、を含み、
このようにして得られた一体的組み立て体において、上記組み立てられた第２チップは、それと一体的に組み立てられた第１チップから得られる固有の識別情報を基に上記動作修飾情報を第１チップに向けて出力するように構成されてなることを特徴とする集積回路装置の製造方法。
【請求項１２】
上記固有の識別情報は、当該第１チップ内に形成された相互にバラツキのある上記複数の識別要素の物理量を反映した情報の相互比較結果に基づき生成されるものであることを特徴とする請求項１１記載の集積回路装置の製造方法。
【請求項１３】
上記複数の識別要素の物理量を反映した情報の相互比較によって得られる情報は、当該第１チップ内において、それぞれ１つ１つの識別要素の物理量を反映した情報について他の複数ずつの識別要素の物理量を反映した情報との対比によって得られる対比情報を基礎とするものであることを特徴とする請求項１２記載の集積回路装置の製造方法。
【請求項１４】
上記複数の識別要素は、当該第１チップ内において、Ｎ個形成されており、該Ｎ個の識別要素には１乃至Ｎの数字が割り当てられており、上記複数の識別要素の物理量を反映した情報を大きい順若しくは小さい順に並べたときの前記数字の配列順位情報であることを特徴とする請求項１１乃至１３のいずれか記載の集積回路装置の製造方法。
【請求項１５】
上記第１チップは、冗長回路を持つメモリであり、
上記第２チップは、上記動作修飾情報として上記第１チップの不良アドレスを記憶するものであることを特徴とする請求項１１乃至１４のいずれか記載の集積回路装置の製造方法。
【請求項１６】
固有の識別情報を有する集積回路装置であって、
上記集積回路装置は、互いに同じ製造過程を経て同一の形態として半導体内に形成された複数の識別要素含む識別情報生成回路が附帯して形成されており、
上記識別情報生成回路は、動作状態のとき、上記製造過程で上記複数の識別要素間に生じる特性バラツキのある上記複数の識別要素の物理量を反映した情報の相互比較に基づいて一つの固有の情報を生成するものであり、
上記生成される情報を当該集積回路装置の識別情報として設定されてなることを特徴とする集積回路装置。
【請求項１７】
上記固有の識別情報は、各識別要素の物理量を反映した情報と他の複数の識別要素の物理量を反映した情報とそれぞれ対比せしめて得られる複数の対比情報からなるものであることを特徴とする請求項１６記載の集積回路装置。
【請求項１８】
上記固有の識別情報は、上記複数の識別要素のそれぞれに対応される複数の対比情報からなり、
上記複数の対比情報のそれぞれは、それぞれ対応される特定の識別要素とそれに対比される複数の複数の識別要素との相互の物理量を反映した情報の大小を対比せしめた複数ビットの情報からなることを特徴とする請求項１７記載の集積回路装置。
【請求項１９】
上記複数の対比情報のそれぞれは、上記特定の識別要素の物理量を反映した情報とそれに対比される複数の識別要素の物理量を反映した情報との直接的対比から得られる情報に対してデータ変換されてなることを特徴とする請求項１８記載の集積回路装置。
【請求項２０】
上記複数の対比情報のそれぞれは、ビット数圧縮された情報からなることを特徴とする請求項１８または１９記載の集積回路装置。
【請求項２１】
上記対比情報は、上記複数の識別要素のそれぞれに対応される複数の順位情報からなることを特徴とする請求項１７記載の集積回路装置。
【請求項２２】
上記固有の識別情報は、上記複数の識別要素の物理量の大きさの順位を反映する順位情報からなることを特徴とする請求項１６記載の集積回路装置。
【請求項２３】
上記対比情報は、上記特定の識別要素とそれに対応される複数の識別要素との対比数よりも少ないビット数をもって構成されるものであることを特徴とする請求項２０または２２記載の集積回路装置。
【請求項２４】
互いに同じ製造過程を経て同一の形態として同一の半導体内に作られ、上記製造過程において生じるバラツキに起因して相互に異なる物理量を有する複数の識別要素と、
上記複数の識別要素のそれぞれの物理量を反映する情報を相互に比較し、該相互比較結果  に基づき識別情報を生成する識別情報生成回路と、
上記識別情報生成回路の動作・非動作を制御する手段と、
を含むように構成されたことを特徴とする集積回路装置。
【請求項２５】
所要の機能を実現する回路が形成された集積回路装置であって、
上記集積回路装置には、互いに同じ製造過程を経て同一の形態として同一の半導体内に作られ上記製造過程において生じるバラツキに起因して相互に異なる物理量を有する複数の識別要素と、上記複数の識別要素のそれぞれの物理量を反映する情報を相互に比較し該相互比較結果に基づき識別情報を生成する手段と、を含む識別情報生成回路が付帯して形成されており、
上記識別情報生成回路を作動させたときに生成される固有の情報を前記集積回路装置の気固有の識別情報として設定するように構成されてなることを特徴とする集積回路装置。
【請求項２６】
上記識別情報生成回路は、上記所要の機能を実現する回路が形成された半導体基板内に形成されていることを特徴とする請求項２５記載の集積回路装置。
【請求項２７】
上記識別要素は、それぞれ論理回路からなり、上記物理量を反映する情報として上記論理回路それぞれの電気的特性を反映した情報の大小関係に基づき生成される情報を上記識別情報として設定することを特徴とする請求項２４乃至２６のいずれか記載の集積回路装置。
【請求項２８】
上記複数の論理回路のそれぞれは、入力と出力が電気結合され当該論理回路のしきい値電圧に等しい出力電圧を出力するものであることを特徴とする請求項２７記載の集積回路装置。
【請求項２９】
上記複数の論理回路はインバータ回路からなることを特徴とする請求項２７または２８記載の集積回路装置。
【請求項３０】
上記複数の識別要素のそれぞれは、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路からなることを特徴とする請求項２７乃至２９のいずれか記載の集積回路装置。
【請求項３１】
上記識別要素を構成するＣＭＯＳインバータ回路のそれぞれは、その入力端子と出力端子が接続されることによって上記出力電圧を生成するものであることを特徴とする請求項３０記載の集積回路装置。
【請求項３２】
互いに同じ製造過程を経て同一のＣＭＯＳインバータ回路の形態で同一半導体内に作られ、上記製造過程において生じるバラツキに起因して相互に異なる電気的特性を有する複数の識別要素と、
電圧比較回路と、
上記ＣＭＯＳインバータ回路の各々に対して設けられ、それぞれ対応するＣＭＯＳインバータ回路の出力電圧を、上記電圧比較回路の一方の入力端子に伝える第１のスイッチと、上記電圧比較回路の他方の入力端子に伝える第２のスイッチと、
第１のスイッチと第２のスイッチを制御する制御回路と、
を更に備えてなることを特徴とする集積回路装置。
【請求項３３】
互いに同じ製造過程を経て同一のＣＭＯＳインバータ回路の形態で同一半導体内に作られ、上記製造過程において生じるバラツキに起因して相互に異なる電気的特性を有する複数の識別要素と、上記複数の識別要素に接続された識別情報生成手段と、を備え、
上記識別情報生成手段は、上記複数のＣＭＯＳインバータ回路の各々に対応して設けられてなる第１ないし第３スイッチと、上記第１ないし第３スイッチを制御する制御回路と、を備え、
上記第１スイッチは、対応するＣＭＯＳインバータ回路の入力端子と出力端子との間に設けられ、
上記第２スイッチは、共通の第１回路ノードと対応するＣＭＯＳインバータ回路の入力端子との間に設けられ、
上記第３スイッチは、対応するＣＭＯＳインバータ回路の出力端子と共通の第２回路ノードとの間に設けられ、
上記制御回路は、上記複数のＣＭＯＳインバータ回路において、２つのＣＭＯＳインバータ回路を１つ組として、その一方のＣＭＯＳインバータ回路の入力端子と出力端子とを接続してかかる一方のＣＭＯＳインバータ回路から出力電圧を出力せしめ、かつかかる一方のＣＭＯＳインバータ回路の出力電圧を上記第１の回路ノードを介して他方のＣＭＯＳインバータ回路の入力端子に供給せしめ、かかる他方のＣＭＯＳインバータ回路から上記第２回路ノードに、かかる他方のＣＭＯＳインバータ回路の論理しきい値電圧を参照電圧として上記一方のＣＭＯＳインバータ回路の出力電圧の電位を判定した結果である出力信号を与えるように、上記第１ないし第３スイッチを制御するものであることを特徴とする集積回路装置。
【請求項３４】
上記ＣＭＯＳインバータ回路と第１スイッチないし第３スイッチは、ＣＭＯＳゲートアレイを構成する素子を用いてなることを特徴とする請求項３３記載の集積回路装置。
【請求項３５】
上記複数のＣＭＯＳインバータ回路は、上記物理量しての電圧判定動作が行われていないときの動作電圧の印加が制限されるものであることを特徴とする請求項３３記載の集積回路装置。
【請求項３６】
上記スイッチは、ＭＯＳＦＥＴから構成されるスイッチであることを特徴とする請求項３２乃至３４のいずれか記載の集積回路装置。
【請求項３７】
第１インバータ回路と、上記第１インバータ回路の入力端子と出力端子との間に設けられてなる第１スイッチと、上記第１インバータ回路の出力端子にその入力端子が接続された第２インバータ回路と、上記第２インバータ回路の出力端子の出力信号を受ける増幅回路とを含む識別要素の複数個と、
上記複数個の識別要素の上記第１スイッチがオン状態のとき、上記増幅回路の出力信号に基づいて識別番号情報を生成する識別番号生成回路と、
を内蔵してなることを特徴とする半導体チップ。
【請求項３８】
上記インバータ回路はそれぞれ、ＣＭＯＳインバータ回路からなり、
上記半導体チップは、更に、上記第１スイッチがオフ状態のとき上記第１インバータ回路の入力端子に印加すべき電圧を生成する電圧生成回路を持ち、
上記電圧生成回路は、上記第１スイッチがオン状態のときの上記増幅回路の出力信号のレベルに基づいて、該出力信号の経時変化による反転を回避するレベルにされた電圧を生成することを特徴とする請求項３７記載の半導体チップ。
【請求項３９】
上記半導体チップは、上記第１、第２インバータ回路を介して上記電圧生成回路の上記電圧を設定する信号径路を含んでなり、
上記電圧生成回路は、上記第１スイッチがオン状態の時の第２インバータ回路の出力信号がその論理しきい値に対してハイレベル側ならそれに対応してロウレベルの出力電圧を生成し、かつ上記第１スイッチがオン状態の時の第２インバータ回路の出力信号がその論理しきい値に対してロウレベル側ならそれに対応してハイレベルの出力電圧を生成するように設定されるラッチ回路を備えてなることを特徴とする請求項３８記載の半導体チップ。
【請求項４０】
上記ラッチ回路は、上記増幅回路の出力径路に設定されていることを特徴とする請求項３９記載の半導体チップ。
【請求項４１】
上記第１インバータ回路と第２インバータ回路は、ＣＭＯＳインバータ回路からなり、
上記第１インバータ回路、第２インバータ回路及び増幅回路の入力端子のそれぞれには、ハイレベル側の電位を与える第２スイッチが設けられ、
上記第１インバータ回路と第２インバータ回路との間に第３スイッチがそれぞれ設けられ、
上記識別番号回路が非動作のときには上記所第１スイッチをオフ状態にし、上記第２スイッチをオン状態にし、上記第３スイッチをオフ状態に所定することにより上記第１及び第２インバータ回路の入力端子を上記ハイレベル側の電位にし、
上記識別番号回路が動作のときには上記第１スイッチ及び第３スイッチをオン状態にし、上記第２スイッチをオフ状態にすることを特徴とする請求項３７記載の半導体チップ。
【請求項４２】
第１インバータ回路と、第２インバータ回路と、上記第１インバータ回路及び第２インバータ回路のそれぞれの入力端子と出力端子との間に設けられた第１スイッチと、上記第１インバータ回路の出力端子と第２インバータ回路の入力端子との間に設けられた第２スイッチと、上記第２インバータ回路の出力端子が入力端子に接続されてなる第３インバータ回路を含んだ増幅回路と、を含む識別要素を複数個備え、
上記第１インバータ回路の第１スイッチをオン状態にし、第２インバータ回路の第１スイッチをオフ状態にし、上記第２スイッチをオン状態にしたときの上記増幅回路の出力信号により第１識別情報を生成し、上記第２インバータ回路の第１スイッチをオン状態にし、上記第２スイッチをオフ状態にしたときの上記増幅回路の出力信号により第２識別情報を生成するように構成されてなることを特徴とする識別情報生成回路を内蔵する半導体チップ。
【請求項４３】
上記第１インバータ回路と第２インバータ回路は回路列を構成し、
上記第１インバータ回路及び第２インバータ回路が対応して並ぶ形態をもって複数回路列が構成されており、
上記複数回路列の対応する第１スイッチには、共通のスイッチ制御信号が供給され、
複数回路列の上記第２インバータ回路の出力信号は、複数回路列における所望の回路列を選択する第３スイッチを介して上記増幅回路を構成する上記第３インバータ回路の入力端子に供給されるようにされてなることを特徴とする請求項４２記載の半導体チップ。
【請求項４４】
上記第１インバータ回路及び第２インバータ回路の入力端子に接続された入力信号の供給及び遮断を制御する第４スイッチとハイレベル側の電圧の供給及び遮断を制御する第５スイッチが設けられ、
上記識別情報生成回路が非動作のときには、上記第４スイッチをオフ状態にし、上記第５スイッチをオン状態にしてなることを特徴とする請求項４３記載の半導体チップ。
【請求項４５】
第１インバータ回路と、上記第１インバータ回路の入力端子と出力端子との間に設けられた第１スイッチと、上記第１インバータ回路の入力端子に設けられた第２スイッチを含む単位識別要素の複数個が上記第２スイッチを介して縦列形態にされてなる識別要素列と、
上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子が入力端子に接続されてなる第２インバータ回路を含んだ増幅回路と、
クロックを計数するバイナリカウンタと、
上記バイナリカウンタの計数出力を受け、上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応して設けられたデコーダと、を含み、
上記バイナリカウンタの計数出力に対応し、上記第１スイッチを初段回路から順次オン状態に制御することで上記単位識別要素を初段回路から順次オン状態にし、第２スイッチを上記第１スイッチと相補的にオフ状態にして上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を生成し、当該複数の識別情報に基づき識別番号を生成する識別番号生成回路を内蔵してなることを特徴とする半導体チップ。
【請求項４６】
第１インバータ回路と、上記第１インバータ回路の入力端子と出力端子との間に設けられた第１スイッチと、上記第１インバータ回路の入力端子に設けられた第２スイッチを含む単位要素の複数個が上記第２スイッチを介して縦列形態にされてなる識別要素列と、
上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子が入力端子に接続されてなる第２インバータ回路を含んだ増幅回路と、
クロックを受け、上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応したシフトビットを有するシフトレジスタと、を含み、
上記シフトレジスタのシフト動作に対応し、上記識別要素を初段回路から順に上記第１スイッチを順次オン状態にし、第２スイッチは第１スイッチと相補的にオフ状態にして上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を生成し、当該複数の識別情報に基づき識別番号生成回路を内蔵してなることを特徴とする半導体チップ。
【請求項４７】
請求項３７乃至４６のいずれか記載の半導体チップが実装され、実装状態で当該半導体チップに内蔵された識別情報の読み出しを可能にした集積回路装置。
【請求項４８】
請求項３７乃至４６のいずれか記載の半導体チップが回路基板上に搭載された実装体であって、実装状態で当該半導体チップに内蔵された識別情報の読み出しを可能にした実装体。
【請求項４９】
ＪＴＡＧ規格に適合されたテスト回路を更に備え、
上記識別番号生成回路で生成された識別番号を上記ＪＴＡＧ規格に適合されたインターフェースを介して出力させることを特徴とする請求項４７記載の集積回路装置。
【請求項５０】
所定の機能を実現する集積回路レイアウト単位の複数個を一枚の半導体ウエハ上に同一の製造過程を経て製造し、上記レイアウト単位に対応する半導体集積回路単位を個々の半導体集積回路チップに分離する工程を含む集積回路の製造方法において、
上記集積回路レイアウトの設計段階において上記集積回路レイアウト単位のそれぞれに、互いに同じ回路形態よりなる識別要素の複数個を含む識別単位を付加し、上記同一の製造過程を経て、上記集積回路と上記識別単位が同一半導体基板上に作り込まれた半導体集積回路単位の複数個を含む半導体ウエハを製造する工程と、
上記集積回路の製造過程の一つの時期に上記半導体集積回路単位のそれぞれについて、上記複数個の識別要素それぞれからの物理量を反映した情報を相互比較し、相互比較に基づく識別情報を生成する段階と、を含み、
上記複数の識別要素から読み出される物理量は上記製造過程において生じる相互バラツキを反映しており、上記生成された識別情報を上記半導体集積回路単位のそれぞれに対する識別情報とすることを特徴とする集積回路裝置の製造方法。
【請求項５１】
上記集積回路レイアウト単位は、さらに、上記複数の識別要素のそれぞれから当該識別要素の物理量を反映する情報を読み出す回路と、読み出された情報を相互に比較する比較回路と、比較結果を反映した識別情報を生成する回路と、を含むことを特徴とする請求項５０記載の集積回路裝置の製造方法。
【請求項５２】
所定の機能を実現する集積回路レイアウト単位の複数個を一枚の半導体ウエハ上に同一の製造過程を経て製造し、上記レイアウト単位に対応する半導体集積回路単位を個々の半導体集積回路チップに分離する工程を含む集積回路の製造方法において、
上記集積回路レイアウトの設計段階において、上記集積回路レイアウト単位に、互いに同じ回路形態よりなる識別要素の複数個を含む識別単位を付加し、上記同一の製造過程を経て、上記集積回路と上記識別単位が同一半導体基板上に作り込まれた半導体集積回路単位の複数個を含む半導体ウエハを製造する工程と、
上記集積回路の製造過程の一つの時期に上記半導体集積回路単位のそれぞれについて、上記複数個の識別要素それぞれの物理量を反映した識別情報を生成する段階と、を含み、
上記識別単位は、第１インバータ回路と、上記第１インバータ回路の入力端子と出力端子の間に接続された第１スイッチと、上記第１インバータ回路の入力端子に設けられた第２スイッチを含む単位要素の複数個が上記第２スイッチを介して縦列形態にされてなる識別要素列と、上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子が入力端子に接続されてなる第２インバータ回路を含んだ増幅回路と、を備え、
上記識別情報生成段階は、上記識別要素を初段回路から順に上記第１スイッチを順次オン状態に、第２スイッチは第１スイッチと相補的にオフ状態にして上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を生成し、当該複数の識別情報に基づき識別番号を生成する処理を含むことを特徴とする集積回路装置の製造方法。
【請求項５３】
上記識別単位は、さらにクロックを受け、上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応したシフトビットを有するシフトレジスタと、を含み、
上記識別情報生成段階は、上記シフトレジスタのシフト動作に対応して実行されることを特徴とする請求項５２記載の集積回路装置の製造方法。
【請求項５４】
半導体チップを備えた集積回路装置の製造方法であって、
それぞれ同一の回路形態である複数の識別要素と、前記複数の識別要素の製造ばらつきに起因する電気的特性のばらつきに基づきデジタル値を得てこのデジタル値を固有の識別情報として設定する設定手段とを共通の半導体基板上に形成し、
前記複数の識別素子は同一の製造過程により前記半導体基板上で形成されるもので、
前記半導体チップが前記複数の識別要素と前記設定手段とを有した集積回路装置の製造方法。
【請求項５５】
半導体チップを備えた集積回路装置の製造方法であって、
複数のインバータと、前記複数のインバータの製造ばらつきに起因する電気的特性のばらつきに基づきデジタル値を得てこのデジタル値を固有の識別情報として設定する設定手段とを有する共通の半導体基板上に形成し、特に前記複数の識別素子を同一の製造過程により形成し、
前記複数のインバータは同一の製造過程により前記半導体基板上で形成されるもので、その各々のインバータは、そのゲート同士が接続され且つそのドレイン同士が接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタを有し、
前記半導体チップが前記複数のインバータ及び前記設定手段を有する集積回路装置の製造方法。
【請求項５６】
半導体チップを有する集積回路装置であって、
前記半導体チップは、
それぞれ同一の回路形態で同一の製造過程を経て製造された複数の識別要素と、
前記複数の識別要素の製造ばらつきに起因する電気的特性のばらつきに基づきデジタル値を得てこのデジタル値を固有の識別情報として設定する設定手段と、
を有する集積回路装置。
【請求項５７】
半導体チップを有する集積回路装置であって、
前記半導体チップは、
それぞれ同一の製造過程で製造された複数のインバータと、
前記複数のインバータの製造ばらつきに起因する電気的特性のばらつきに基づきデジタル値を得てこのデジタル値を固有の識別情報として設定する設定手段と、を有し、
前記複数のインバータの各々は、そのゲート同士が接続され且つそのドレイン同士が接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタを有する集積回路装置。
【発明の詳細な説明】
技術分野
この発明は、半導体集積回路装置の識別方法、半導体集積回路装置の製造方法、半導体集積回路装置及び半導体チップに関し、主として半導体集積回路装置又は半導体チップに固有の識別情報を割り当て、個々の半導体集積回路装置又は半導体チップの識別を行う技術に関するものである。
背景技術
半導体集積回路装置は、それに固有の識別情報が付与されていれば、その識別情報に基づいて種々の望むべき利用行為が可能となる。半導体集積回路装置に、その一個一個のようなレベルで固有の識別情報を設定しておくことができるならば、その固有の識別情報の利用の元で、本発明者が明らかにした後で説明するような新しい、製造方法や製品管理技術を提供することができる。
半導体集積回路装置の実使用段階のような段階で不具合が発生したような場合、その半導体集積回路装置から固有の識別情報を得ることができるならば、その不具合をもたらした要因の追求を容易にする。例えば、半導体メーカにとって、半導体集積回路装置の固有の識別情報に基づいて、その製造時期、製造ライン、製造ロット、検査来歴、設計情報、等々の情報を把握できる。それによって、不具合の発生要因の追求が容易になり、その対策も容易になる。
半導体集積回路装置を構成するパッケージに付されるインク印刷法やレーザ刻印法によるようなマーキングは、一種の識別情報とみなされ得る。その種のマーキングは、半導体集積回路装置の製品型名が主体となっているが、その製品型名と共に、年、週などの製造時期のコード表示が含まれることも有る。しかしながら、その種のマーキング表示では、それによって表示可能な情報量の少なさに応じて、工業製品として多量に製造されたり長期間に渡って製造されたりする半導体集積回路装置の一個一個のようなレベルでの固有の識別情報を設定することは困難である。
半導体集積回路装置を構成する半導体チップに対して、ヒューズ素子のようなプログラム可能な素子を設定し、そのプログラム可能な素子に固有の識別情報を与えることを想定することは可能である。しかしその種の想定し得る技術は、元々の半導体集積回路装置がプログラム素子を要しないものであったなら、そのプログラム可能な素子のために新たな製造工程を要してしまい、半導体集積回路装置の製造プロセスの複雑化や、価格の上昇を引き起こしてしまう難点を持つ。半導体集積回路装置が、元々、プログラム可能な素子を持っているなら、新たな製造プロセスの複雑化は無い。その場合であっても、プログラム可能な素子に対して固有の認識情報を書き込むための製造工程の追加や変更が必要となる。
シリコン・シグネチャーと称されるような既知の技術では、製品型名や固有情報を電気的に読み出しできるような形態を持って半導体集積回路装置に書き込むようにされる。しかしながら、その種の技術では、上記と同様にその情報を書き込むための製造工程の追加や変更が必要になる。
本発明者は、本発明を成した後の調査によって、後で説明する本発明に関連するとされるものとして、特開平６−１９６４３５号公報、特開平１０−０５５９３９号公報、特開平１１−２１４２７４号公報、特開平７−３３５５０９号公報、特開平７−０５０２３３号公報記載の発明が存在するとの報告を受けた。それら公報に記載の発明は、いずれも、各チップに固有の識別情報を書き込むために、格別な製造工程を要するものと認められる。しかし、それら公報には、後で説明する本発明のように格別の製造工程の追加や変更を必要としないでも済む半導体集積回路装置の識別方法に関する記載は認められない。
したがって、この発明の一つの目的は、簡単な構成で個々の半導体集積回路装置又は半導体チップの識別を可能にした半導体集積回路装置又は半導体チップとその識別方法を提供することにある。この発明の他の目的は、高い信頼性のもとに個々の半導体集積回路装置又は半導体チップの識別を可能にした半導体集積回路装置を提供することにある。この発明の他の目的は、合理的な半導体集積回路装置の製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体集積回路装置の製造工程の過程で同一の形態からなる複数の識別要素を形成し、上記複数の識別要素のプロセスバラツキに対応した物理量の相互の大小関係に基づいてかかる半導体集積回路装置又は半導体チップの固有の識別情報として用いる。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る識別番号発生回路の一実施例の基本的回路図が示されている。ＣＭＯＳインバータ回路ＩＮＶ１〜〜ＩＮＶ４は、半導体集積回路装置の設計及び製造の上では、現実的に制御可能な範囲内において、互いに同じ特性を持つように構成される。複数のインバータを互いに同じ特性にするための本発明に好適な具体的構成は、後の第２２図とそれに対する説明との参照によって、より良く理解されるであろう。そこで、互いに同じ特性を得る技術については、以下では、概略的に説明する。
ＣＭＯＳインバータ回路において、その特性は、概略的には、それを構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとの相対的なコンダクタンスによって決まると理解されているであろう。その観点ではチャンネル幅Ｗとチャンネル長Ｌとの比Ｗ／Ｌは同じであるがサイズが異なるＭＯＳＦＥＴによっても同じ特性のＣＭＯＳインバータを構成できると理解され得る。しかしながら、半導体集積回路装置の製造バラツキによる電気特性への影響は、異なったサイズの素子に対しては異なったものとなる。
実施例では、かかる複数のＣＭＯＳインバータＩＮＶ１〜ＩＮＶ４のそれぞれは、好適には、それぞれを構成する素子の相互、すなわちＰチャンネル型ＭＯＳＦＥＴの相互、及びＮチャンネル型ＭＯＳＦＥＴの相互が互いに同じ構造、同じサイズを持って構成される。言うまでもなくそれら素子は、同じ素子は同じプロセスの元で一括製造されると言う半導体集積回路装置の特徴に従って製造される。これによって複数のＣＭＯＳインバータＩＮＶ１〜ＩＮＶ４は、半導体集積回路装置の製造上の加工寸法のバラツキ、各種層の厚さバラツキ、不純物濃度バラツキ等々の製造バラツキによる影響を均等に受けるようにされる。
第１図のように入出力が短絡させられたＣＭＯＳインバータ回路の出力電圧は、論理しきい値電圧に到達する。全てのＣＭＯＳインバータ回路が、完全に同じ電気的特性を持っていれば、４つのインバータ回路ＩＮＶ１〜ＩＮＶ４の短絡ノードの電位は等しくなる。しかし、これは理想的な状態であり実際の半導体素子においては、僅かな特性の違いが存在するため、各インバータ回路ＩＮＶ１〜ＩＮＶ４の入出力短絡ノード電位すなわち論理しきい値電圧に差が生じる。
ＣＭＯＳインバータ回路の論理しきい値のバラツキの要因としては、ＭＯＳトランジスタ特性のバラツキが支配的であると捉えてよい。そして、ＭＯＳトランジスタ特性のバラツキの原因としては、ＭＯＳトランジスタのゲート幅や、ゲート絶縁膜膜厚、導電決定不純物濃度とその分布などを挙げることができる。これらのバラツキはマクロ的な部分とミクロ的とに分けることができる。マクロ的な部分としては、同一ロット内の複数のウエハ間のゲート幅バラツキなどである。
本願発明においては、主としてミクロ的な部分のバラツキを利用するものであり、比較的に近接した位置に配置された素子間におけるバラツキを用いる。このようなミクロ的なバラツキは、比較的に近接した素子間にランダムに発生するものとして観測されるからである。
すなわち、第１図のインバータ回路ＩＮＶ１〜ＩＮＶ４の論理しきい値のバラツキもランダムであると考えられる。この論理しきい値のバラツキが、本願の解決しようとする課題である「半導体素子の持つ特徴的な特性のバラツキを固有の識別情報として抽出する」という解決手段の基となっている。ＣＭＯＳインバータ回路を用いた場合には、論理しきい値に生じるバラツキがＮチャンネル型ＭＯＳトランジスタの持つバラツキにＰチャンネル型ＭＯＳトランジスタの持つバラツキが加えれたものと見做すことができ、バラツキ範囲が広くなり識別番号ないし識別情報の発生を効果的に行うようにすることができる。
第１図に示した実施例では、４つのインバータ回路ＩＮＶ１〜ＩＮＶ４の論理しきい値の大きさの順位を判定する。つまり、各ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の短絡された入出力ノードの電圧（論理しきい値に相当する）をスイッチにより選択して順次にアナログ／デジタルコンバータＡＤＣに入力して、量子化された測定値（デジタル信号）をレジスタに格納し、図示しないデジタルコンパレータ等により大きさを比較するものである。
つまり、上記レジスタに格納された４つのＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４のデジタル化された論理しきい値は、その大小がコンパレータ等により比較されて大きい順又は逆に小さい順に並べられる。識別番号発生回路が形成された半導体集積回路装置にＣＰＵ等のプロサッサが搭載されていれば、それを用いてソフトウェアより大小比較を行うようにすることもできる。
例えば、ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４に割り当てられた数字１ないし４に対応してデジタル値が格納され、その大小比較によって、例えば１−３−２−４のように順位が決定され、かかる順位１−３−２−４に基づいて識別情報が生成される。
第２図には、この発明に係る識別番号発生回路の他の一実施例の基本的回路図が示されている。この実施例では、アナログコンパレータＣＯＭＰが用いられる。この実施例では、前記スイッチにより１個ずつのＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の論理しきい値に対応した電圧を順次に供給し、それをコンパレータＣＯＭＰの参照電位で比較する。この参照電圧を階段状に変化させ、コンパレータの比較結果がロウレベルからハイレベルに変化したときの検出レベルをレジスタに格納して前記ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の論理しきい値の大きさを比較する方式である。つまり、参照電圧が最も低い電圧でコンパレータの出力信号がロウレベルからハイレベルに変化したものが、最も論理しきい値が小さいと見做される。
前記第１図や第２図に示された識別番号発生回路では、高分解能のアナログ／デジタルコンバータＡＤＣや、コンパレータＣＯＭＰ、階段状電圧発生器等の回路、すなわちデジタル回路、論理回路には無い回路が必要になるものである。
第３図には、この発明に係る識別番号発生回路の他の一実施例の基本的回路図が示されている。この実施例では、実質的にデジタル回路ないしは論理回路を構成する一種のセルを利用するような形態での実施も容易化できるよう考慮されている。この実施例では、４つのＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の論理しきい値を２個づつ組み合わせてコンパレータＣＯＭＰにより比較する。これらのＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の論理しきい値の比較は、総当り戦（リーグ戦）形式とされる。
第４図は、上記第３図の識別番号発生回路の動作の説明図であり、前記総当り比較結果の一例が示されている。第４図（Ａ）及び（Ｂ）では、スイッチＹ１〜Ｙ４とスイッチＸ１〜Ｘ４をそれぞれ１個ずつオン状態にしたいわば対戦表であり、コンパレータＣＯＭＰの非反転入力端子（＋）に接続されたスイッチ（Ｙ）で選択されるＣＭＯＳインバータ回路の短絡ノード電位（すなわち論理しきい値電圧）から、コンパレータＣＯＭＰの反転入力端子（−）に接続されたスイッチ（Ｘ）で選択されるＣＭＯＳインバータ回路の短絡ノード電位を引いた結果がプラス（ハイレベル）であれば、図中に”＋”記号を、マイナス（ロウレベル）であれば”−”記号を記入した。”＊”は自己対戦（ｎｏ  ｍａｔｃｈ）であるから、無効である。
第４図（Ａ）を見ると、Ｙ１は”＋”が３個、すなわち全勝である。次いで、Ｙ２が２個、Ｙ３が１個、Ｙ４は０個（全敗）である。すなわち、ＣＭＯＳインバータ回路の論理しきい値（ＶＬＴ）の大きさの順番は”＋”数で判定できるからＶＬＴ１（ＩＮＶ１の論理しきい値）−ＶＬＴ２−ＶＬＴ３−ＶＬＴ４の順位とされる。
第４図（Ｂ）に別の例を示す。ここでは、各ＣＭＯＳインバータ回路の論理しきい値には明確な差が存在していることを前提としている。つまり、実際のゲームなどでは引き分けや勝数が同じであったりすることがある。引き分けを（＝）で示している。このような引き分け（＝）があると、Ｙ１とＹ２が同順位となり、Ｙ３とＹ４も同順位なってしまい、前記のような順位が付かなくなる。また、この実施例では、１６回の比較（ゲーム）を行っているが、ｎチームによる総当り戦の最少ゲーム数は、ｎ（ｎ−１）／２回で十分であるから実際は６回でもよい。
上記第３図の実施例では、１個のコンパレータと２個の選択回路で構成されており、前記第１図や第２図の実施例に比べて比較的簡便な構成となるが、コンパレータＣＯＭＰというアナログ回路を使用するため、ゲートアレイや、ロジックＡＳＩＣのような半導体集積回路装置に形成するときには困難な場合がある。
第５図には、この発明に係る識別番号発生回路の他の一実施例の基本的回路図が示されている。この実施例では、前記第１図ないし第３図の実施例のようにアナログ回路を一切用いず、ＣＭＯＳロジック回路とＭＯＳＦＥＴスイッチだけで構成する基本回路を表わしたものである。
同図のＣＭＯＳインバータ回路ＩＮＶ１〜１ＮＶ４は、全て同じサイズである。個々のＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４には、それぞれ４つのスイッチが設けられている。スイッチＡ（Ａ１〜Ａ４）とＢ（Ｂ１〜Ｂ４）は連動して同時に開閉する。また、スイッチＣ（Ｃ１〜Ｃ４）とＤ（Ｄ１〜Ｄ４）も連動して開閉する。
第６図には、第５図の実施例回路を説明するためのスイッチの開閉状態に対応する等価回路が示されている。第５図において、スイッチＡ１とＢ１、Ｃ２、Ｄ２が閉じて（オン状態）いる。スイッチＢ１により、ＣＭＯＳインバータ回路ＩＮＶ１の入出力が短絡され、スイッチＡ１により短絡ノード電圧が共通ノードＰに供給される。さらにスイッチＣ２により共通ノードＰの電位がＣＭＯＳインバータ回路ＩＮＶ２の入力に印加され、スイッチＤ２によりＣＭＯＳインバータ回路ＩＮＶ２の出力が共通ノードＰＰに供給される。なお、増幅回路ＡＭＰ１とＡＭＰ２は、ＩＮＶ１〜ＩＮＶ４と合同な形状のＣＭＯＳインバータ回路で構成される。
第６図の等価回路において、ＣＭＯＳインバータ回路ＩＮＶ１の入力と出力がオンスイッチＢ１により短絡させられており、共通ノードＰの電位は、オンスイッチＡ１によりＣＭＯＳインバータ回路ＩＮＶ１の論理しきい値となる。ＣＭＯＳインバータ回路ＩＮＶ２の入力は、オンスイッチＣ２により共通ノードＰが接続されている。ＣＭＯＳインバータ回路ＩＮＶ１と１ＮＶ２が、完全に同じ電気的特性を持っているなら、ＣＭＯＳインバータ回路ＩＮＶ２の出力が接続される共通ノードＰＰの電位は、上記共通ノードＰのそれと等じになる。同様に増幅回路ＡＭＰ１とＡＭＰ２の出力ノード電位も等しくなる。すなわち、４つのインバータの入出力は全てＣＭＯＳインバータ回路ＩＮＶ１の論理しきい値電圧に等しくなる。しかし、これは理想的な状態であり実際の半導体素子においては、僅かな特性の違いが存在するため、各ノードの電位に差が生じてくる。
例えば、ＣＭＯＳインバータ回路ＩＮＶ１の論理しきい値ＶＬＴ１とＣＭＯＳインバータ回路ＩＮＶ２の論理しきい値ＶＬＴ２の関係が、
ＶＬＴ１＜ＶＬＴ２の時、共通ノードＰＰの電位＞共通ノードＰの電位となる。逆に、ＶＬＴ１＞ＶＬＴ２の時、共通ノードＰＰの電位＜共通ノードＰの電位となる。
ＣＭＯＳインバータ回路は、高利得の反転増幅器でもあり、その利得は動作点で変化し、入力電位がＣＭＯＳインバータ回路の論理しきい値付近である状態が最大の利得が得られる。一般に、ＣＭＯＳインバータ回路の論理しきい値付近の反転利得は、数十倍から百倍である。
よって、第６図のＣＭＯＳインバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値の差は、後段のＣＭＯＳインバータ回路ＩＮＶ２によって増幅される。つまり、前段のＣＭＯＳインバータ回路で発生された論理しきい値電圧は、後段のＣＭＯＳインバータ回路による自身の論理しきい値電圧を参照電圧として大小比較と増幅動作が行われる。
さらに、増幅回路ＡＭＰ２、ＡＭＰ３によっても増幅され、ＣＭＯＳインバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値の差は、ＣＭＯＳインバータ回路ＩＮＶ２と増幅回路ＡＭＰ１、ＡＭＰ２により数万倍に増幅される。最終的にノードＱでは、ＣＭＯＳ電源電圧振幅信号を得ることができる。すなわち、２つのＣＭＯＳインバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値の大小比較結果（正負符号）をＣＭＯＳ振幅信号で検出することができる。
第６図のようにスイッチの開閉の組み含わせを変更することで、容易に全てのＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の比較を行い、第４図（Ａ）に示したような結果を得ることができる。このように、この実施例回路は、ＣＭＯＳインバータ回路の論理しきい値の比較に適している。
つまり、ＣＭＯＳインバータ回路とスイッチとの組み合わせにより、１つのＣＭＯＳインバータ回路を論理しきい値電圧の発生源として用いたり、他のＣＭＯＳインバータ回路で発生させた論理しきい値電圧を判定する判定回路として用いるものであるので、格別なコンパレータが不要となり、回路構成の大幅な簡素化が可能になる。その上に、ＣＭＯＳインバータ回路を含めて、全てスイッチ動作するＭＯＳＦＥＴで構成されているために、ゲートアレイやロジックＡＳＩＣのような半導体集積回路装置に搭載するときに格別な困難が生じることはない。
第７図には、前記第５図の実施例に対応した具体的一実施例の回路図が示されている。ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４及び増幅回路ＡＭＰ１，ＡＭＰ２は合同な形状のＣＭＯＳインバータ回路である。この実施例では、前記スイッチとしてＮチャンネル型ＭＯＳＦＥＴが用いられる。そして、これらのスイッチの制御信号Ｙ１〜Ｙ４及びＸ１〜Ｘ４を形成するためのバイナリカウンタ（Ｂｉｎａｒｙ  Ｃｏｕｎｔｅｒ）とデコーダ（Ｄｅｃｏｄｅｒ）が設けられる。
ＣＭＯＳインバータ回路ＩＮＶ１を例に説明すると以下の通りである。ＣＭＯＳインバータ回路ＩＮＶ１の入力と出力とを短絡するスイッチＭＯＳＦＥＴと、共通ノードＰと入力とを接続するスイッチＭＯＳＦＥＴとのゲートには制御信号Ｘ１が供給される。ＣＭＯＳインバータ回路ＩＮＶ１の入力と上記共通ノードＰとを接続するスイッチＭＯＳＦＥＴと、出力と共通ノードＰＰとを接続するスイッチＭＯＳＦＥＴとのゲートには制御信号Ｙ１が供給される。以下、同様に各ＣＭＯＳインバータ回路ＩＮＶ２〜ＩＮＶ４においても、上記対応するスイッチＭＯＳＦＥＴのゲートには制御信号Ｘ２〜Ｘ４と制御信号Ｙ２〜Ｙ４が供給される。
バイナリカウンタは、リセット信号ＲＥＳによりリセットされ、クロック信号ＣＬＫの供給によりそのパルス数を計数する合計４ビットのバイナリカウンタであり、下位２ビットの計数出力に対応してデコーダによりＹ１〜Ｙ４の制御信号が形成され、上位２ビットの計数出力に対応してデコーダによりＸ１〜Ｘ４の制御信号が形成される。
第８図には、前記第７図の実施例回路の動作を説明するためのタイミングチャート図が示されいてる。リセット信号ＲＥＳは、バイナリカウンタを初期化するためのものである。ここでは、リセット中（ＲＥＳ＝”Ｈ”）及びリセット直後ではバイナリカウンタの出力は全て”１”となっている。そのため、デコーダの出力は、Ｘ４とＹ４が活性状態となっている。リセット解除後の最初のクロックＣＬＫの立ち上がりで、バイナリカウンタは進行（＋１）し、全て”０”となる。そのため、デコーダの出力は、制御信号Ｘ１とＹ１が活性状態となる。
これ以降、バイナリカウンタの出力は、クロック信号ＣＬＫの立ち上がりタイミングで進行（＋１）を繰り返し、第８図に示すようにデコーダが進行する。もちろん、クロック信号ＣＬＫの１７回目の立ち上がりで再びバイナリカウンタの出力が、全て”０”に戻ることは言うまでもない。しかし、ここでの実施例では、１６回の動作で必要な情報が取り出せるので、１７回目以降のクロック動作は必要ない。
リセット解除後、クロック信号ＣＬＫの立ち上がり毎にバイナリカウンタのカウント動作が進行し、その毎に出力ノードＯＵＴに出てくる情報ｂ１〜ｂ１６は、第９図に示す通りである。先に述べたように、ＣＭＯＳインバータ回路の論理しきい値の差は、増幅回路ＡＭＰ１、ＡＭＰ２により増幅され、ＶＬＴＱｙ−ＶＬＴＱｘ＞０のときには、出力端子ＯＵＴは”Ｈ”（ハイレベル）が出力され、ＶＬＴＱｙ−ＶＬＴＱｘ＜０のときには、出力端子ＯＵＴは”Ｌ”（ロウレベル）が出力される。
このように４個のＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の総当たり戦での勝敗結果をそのまま識別信号ｂ１〜ｂ１６として利用することができる。上記４個のＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の総当たり戦での勝敗ｂ１〜ｂ１６のうち、自己対戦のものを後述するようにハイレベル又はロウレベルの特定レベルに予め設定されればよい。４個のＣＭＯＳインバータ回路に割り当てられた番号１〜４を２ビットの情報に置き換え、それを大きい順に並べた場合には、例えば１−２−３−４のように並べられるから２×４＝８ビットのように１／２に圧縮された識別情報を得ることができる。
第１０図には、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の一実施例の変形例が示されている。第１０図の回路では、前記第５図の４つのスイッチＭＯＳＦＥＴ（Ａ〜Ｄ）のそれぞれがＣＭＯＳペア型にしたものである。つまり、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとを並列形態に接続し、そのゲートには相補信号ＸとＸ／を供給するものである。
このようにＣＭＯＳスイッチを用いた場合には、スイッチＭＯＳＦＥＴを通して伝えらる電圧信号がしきい値電圧によって制限されることがないから、電源電圧又は回路の接地電位と上記論理しきい値電圧との電圧差、あるいは電源電圧又は回路の接地電位と共通ノードＰＰに出力すべき電圧との差電圧が上記スイッチＭＯＳＦＥＴのしきい値電圧よりも小さくなるような低電圧で動作する回路には有効である。
第１１図には、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例の変形例が示されている。第１１図の回路では、ＣＭＯＳインバータ回路の入出力短絡電位を共通ノードＰに供給するＮチャンネル型のスイッチＭＯＳＦＥＴの位置を変更したものである。つまり、入出力が短絡させられるＣＭＯＳインバータ回路の出力側と共通ノードＰとを接続させるものである。
第１２図には、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例の変形例が示されている。第１２図の回路では、ＣＭＯＳインバータ回路の入力と電源電圧端子との間に直列形態に接続された２つのＰチャンネル型ＭＯＳＦＥＴが設けられる。これらのＰチャンネル型ＭＯＳＦＥＴのゲートには、選択信号ＸとＹが供給される。この実施例では、ＣＭＯＳインバータ回路が選択されていない状態、すなわち選択信号ＸおよびＹともに活性化していない時に、Ｐチャンネル型ＭＯＳＦＥＴがオン状態となりＣＭＯＳインバータ回路の入力を電源電圧のようなハイレベルに固定してＣＭＯＳインバータ回路での貫通電流を防止するものである。つまり、ＣＭＯＳインバータ回路の入力をフローティング状態にさせると、中間電位となってＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとの間に大きな貫通電流が流れる場合があるので、それを防ぐためのものである。
第１３図には、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例の変形例が示されている。第１３図の回路では、スイッチＭＯＳＦＥＴを前記実施例のようなＮチャンネル型ＭＯＳＦＥＴをＰチャンネル型ＭＯＳＦＥＴに変更し、さらに非活性時にＣＭＯＳインバータ回路の入力をＮチャンネル型ＭＯＳＦＥＴによりロウレベルに固定するものである。この場合のＮチャンネル型ＭＯＳＦＥＴのゲートに印加される選択信号は、反転信号Ｘ／及びＹ／とされる。
第１４図には、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例の変形例が示されている。第１４図の回路では、前述の自己対戦（ｎｏ  ｍａｔｃｈ）時に共通ノードＰＰが不定、すなわち出力が”Ｈ”になるか”Ｌ”になるか不安定であることを避けるためにＣＭＯＳインバータ回路の入力と回路の接地電位との間に直列形態に接続された２つのＮチャンネル型ＭＯＳＦＥＴを設け、ＣＭＯＳインバータ回路の入力をロウレベルに固定したものである。
これらのＮチャンネル型ＭＯＳＦＥＴのゲートには、選択信号ＸとＹが供給される。これにより、自己対戦のときには選択信号ＸとＹがハイレベルとなり、入力には回路の接地電位が供給される。ＣＭＯＳインバータ回路の入力と出力との間に設けられる短絡スイッチは、選択信号Ｘを受けるＮチャンネル型ＭＯＳＦＥＴと選択信号Ｙを受けるＰチャンネル型ＭＯＳＦＥＴの直列回路から構成される。これにより、自己対戦のとき入力と出力とが短絡されることはなく、上記入力に供給される固定ロウレベルに対応したハイレベルを出力させることができる。また、前記非選択のときには第１２図の実施例と同様に入力は電源電圧のようなハイレベルに固定される。
第１５図には、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の更に他の一実施例の変形例が示されている。第１５図の回路では、前述の自己対戦（ｎｏ  ｍａｔｃｈ）時に共通ノードＰＰが不定、すなわち出力が”Ｈ”になるか”Ｌ”になるか不安定であることを避けるためにＣＭＯＳインバータ回路の入力をハイレベルに固定したものである。前記同様に自己対戦での入力と出力との短絡を避けるために、前記第１４図の実施例と同様に短絡スイッチはＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴの直列回路から構成される。
上記共通ノードＰＰのレベル不定を避ける目的と効果については後に詳しく述べる。上記第１０図ないし第１５図で示した各変形例は、組み含わせで実施しても構わない。例えば、第１４図のＮチャンネル型のスイッチＭＯＳＦＥＴをＣＭＯＳペア型に置き換えてもよい。
前記第１４図と第１５図の実施例では、第９図の自己対戦（＊）部分に固定情報を埋め込むのに利用できる。もともと自己対戦部分は不定、厳密に言えば、各ＣＭＯＳインバータ回路と増幅回路ＡＭＰの論理しき値の比較結果であったので、その部分の情報を無視しても、他に転用しても識別の能力の低下は起こらない。付加した直列接続のＮチャンネル型ＭＯＳＦＥＴを第１４図と第１５図のように接地電位又は電源電圧に固定することで、ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の入力をロウレベル又はハイレベル側に偏らせ、自己対戦部分の出力を任意に設定できる。
近年、ビルドアップ基板と称されるような基板上にベアチップを搭載する形態の半導体集積回路装置技術も発達しつつあり、それにおいてはその外観から製品や出荷時期を特定することが出来なくなりつつあるので、このような製品や出荷時期を特定する固定番号を挿入する必要性が高まるものとなる。つまり、後述するようなシステム・オン・チップ（Ｓｙｓｔｅｍ  ｏｎ  ａ  Ｃｈｉｐ；ＳＯＣ）では、ベースチップの上に何が載っているのか、どういう素性の個別チップが組み合わされているのか、逆にどういうチップを組み合わせるのがよいのかなどやはり単品の管理がますます重要になるものであり、上記固定番号の付与は有益なものとなる。
第１６図には、この発明に係る識別番号発生回路に用いられるＣＭＯＳインバータ回路の一実施例の回路図が示されている。ＣＭＯＳインバータ回路は、一般的には電源電圧と回路の接地電位との間にＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを直列に設け、ゲートを共通接続して入力とし、共通接続されたドレインを出力として構成できる。前記実施例のＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４や増幅回路ＡＭＰ１，ＡＭＰ２は、上記のような２つのＭＯＳＦＥＴにより構成することができる。
これに対して、この実施例では２つのＰチャンネル型ＭＯＳＦＥＴと２つのＮチャンネル型ＭＯＳＦＥＴとを用いてＣＭＯＳインバータ回路が構成される。２つのＮチャンネル型ＭＯＳＦＥＴは、出力端子と回路の接地電位点との間に並列接続され、２つのＰチャンネル型ＭＯＳＦＥＴは電源電圧と出力端子との間に直列接続される。
この構成は、Ｎチャンネル型ＭＯＳＦＥＴ側のコンダクタンスが大きく、Ｐチャンネル型ＭＯＳＦＥＴ側のコンダクタンスが小さくなる。つまり、Ｐチャンネル型ＭＯＳＦＥＴの小さなコンダクタンス（大きなオン抵抗値）によって、Ｎチャンネル型ＭＯＳＦＥＴに流れる電流を設定する。みかけ上、Ｎチャンネル型ＭＯＳＦＥＴに定電流を流すようにすることができるので、ＣＭＯＳインバータ回路の論理しきい値電圧は、２つのＮチャンネル型ＭＯＳＦＥＴのしきい値電圧が支配的に作用するものとなる。これにより、ＣＭＯＳインバータ回路の論理しきい値が電源電圧の変動の影響を受けにくくすることができる。
このようにＰチャンネル型ＭＯＳＦＥＴを単なる高抵抗素子として動作させ、Ｎチャンネル型ＭＯＳＦＥＴのしきい値電圧が論理しきい値に支配的に作用する構成は、後述する素子特性の劣化（ＮＢＴＩ）の影響を受けにくくできるという利点も生じる。
後述するように、識別番号発生回路をゲートアレイにより構成する場合、Ｎチャンネル型ＭＯＳＦＥＴやＰチャンネル型ＭＯＳＦＥＴの素子サイズは決められているので、上記のような複数のＭＯＳＦＥＴの組み合わせにより、等価的にＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴの素子サイズの比を異ならせ、それに対応して論理しきい値の設定を行うようにすることができる。
第１７図には、この発明に係る識別番号発生回路の他の一実施例の回路図が示されている。この実施例では、これまで述べてきたランダムな識別番号を発生する機能に、その識別番号の一部を任意の番号に固定化する回路が示されている。前記第７図に示した実施例では、２４種類の識別番号を発生することができた。情報ビット数は、自己対戦結果を含めて１６ビットである。この実施例回路を簡単に説明すれば、前記第６図に示した１段目ＣＭＯＳインバータ回路の出力ノード（共通ノード）Ｐを強制的に任意の値に固定するものである。この場合、１段目と２段目の順番を入れ替えることはできない。
この実施例回路では、前記第７図の実施例回路からＣＭＯＣインバータ回路ＩＮＶ１に対応した出力ノードをＭＯＳＦＥＴＱ１１により”Ｈ”（＝ＶＤＤ）に固定し、ＣＭＯＳインバータ回路ＩＮＶ２に対応した出力ノードをＭＯＳＦＥＴＱ２１により”Ｌ”（＝ＶＳＳ）に固定するようにするものである。このように固定されたレベル”Ｈ”と”Ｌ”を形成するＭＯＳＦＥＴＱ１１とＱ２１は、共通ノードＰの入力とならないので、デコード信号Ｙ１とＹ２は不用である。それ故、バイナリカウンタ回路も３ビット構成とされて、デコーダ回路の出力信号もＹ３，Ｙ４のように形成される。
第１８図には、上記第１７図に示した実施例回路の動作を説明するための波形図が示されている。１段目の選択が４通り、２段目の選択が２通りあり、計８通りの出力が得られる。すなわち、情報ビット数は８ビットである。この実施例では、出力信号ｂ１〜ｂ４は、”０”、”０”、”１”、”１”が常に出力される。残りのｂ５〜ｂ８は、ＣＭＯＳインバータ回路Ｑ３とＱ４の論理しきい値のバラツキによる結果である。この実施例では、２種類の固定番号と、最大２種類のランダム識別番号しか発生しない。
実使用では、固定部とランダム部は任意の大きさを組み合わせることが可能である。固定部は、製品コードを示し、ランダム部はサンプル番号を示すような応用が可能である。また、固定識別番号を情報ビット列に挿入する方法としてはさらにいくつかの方法が考えられる。例えば、第１４図、第１５図で説明した、自己対戦の部分を置きかえる方法や、重複した対戦（１段目と２段目を入れ替えた比較）の片方を置きかえる方法がある。実際にこれらの回路を実現する場合、識別番号を発生する回路だけでなく、登録や照合システム全体の中でどの部分が機能を負担するかが問題になってくる。しかし、システム全体の中で登録や照合機能は、主にコンピュータのソフトウェアで実現されることになる可能性が高いため、高度な機能も比較的容易に実現できる。
第１９図には、この発明に係る識別番号発生回路の他の一実施例のブロック図が示されている。同図の実質的にブロックのみで表示された論理しきい値判定部は、同図に図示されかつ次に説明する電源回路から出力される比較的低電圧かつ安定化された電圧Ｖ２によって動作される。
つまり、ゲートに定常的に回路の接地電位が与えられたＰチャンネル型ＭＯＳＦＥＴが負荷手段として動作し、定電圧素子としての作用する直列接続されたダイオード形態の４個のＮチャンネル型ＭＯＳＦＥＴに動作電流を流すようにするものである。これにより、上記直列形態のＮチャンネル型ＭＯＳＦＥＴのゲート，ソース間の定電圧（しきい値電圧）に対応した定電圧Ｖ１が形成され、それがＮチャンネル型ＭＯＳＦＥＴのゲート，ソースを介して上記論理しきい値判定部の動作電圧Ｖ２として供給される。このような論理しきい値電圧判定部に供給される電圧が定電圧化される。この結果、前記ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４等の論理しきい値は、電源電圧ＶＤＤの変動の影響を軽減させられる。これにより、より安定した論理しきい値の判定動作が期待できるものとなる。
なお、本願発明において、このような論理しきい値判定部の動作電圧の定電圧化は必須のものではない。つまり、本願発明では、複数のＣＭＯＳインバータ回路の論理しきい値電圧の絶対値を用いるものではなく、個々のＣＭＯＳインバータ回路の相互の論理しきい値電圧の差分に対応して識別番号を設定するものである。上記電源電圧の変動は、それぞれのＣＭＯＳインバータ回路の論理しきい値電圧に同様に影響を与えるものであるのでその大小関係が大幅に入れ代わるということにはならないからである。
第１９図（Ｂ）には、ＭＯＳＦＥＴの経時変化の防御策の具体的回路が示されいてる。ＭＯＳトランジスタは、そのしきい値電圧が電界強度と温度とに依存するような電界ストレスによって不所望に変動することが有る。特にＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）と称される現象は、Ｐチャンネル型ＭＯＳＦＥＴで顕著に現われる現象である。この防御策として、目的外の時間においてＰＭＯＳのゲートに印加される電圧を高い電圧にする方法がよく用いられる。この実施例では、論理しきい値判定部の回路の接地電位ＶＳＳをＮチャンネル型ＭＯＳＦＥＴにより供給し、電源制御信号ＰＯＮのハイレベルにより論理しきい値判定動作時には、かかるＮチャンネル型ＭＯＳＦＥＴをオン状態にして回路の接地電位ＶＳＳを供給する。そして、論理しきい値判定動作以外の時には、電源制御信号ＰＯＮのロウレベルにしてＮチャンネル型ＭＯＳＦＥＴをオフ状態にするとともに、Ｐチャンネル型ＭＯＳＦＥＴをオン状態にして回路の接地電位側にも電源電圧ＶＤＤを供給する。そして、次に説明するようにＰチャンネル型ＭＯＳＦＥＴのゲートには、電源電圧ＶＤＤを供給するようにゲート電圧を固定電圧にするものである。これにより、Ｐチャンネル型ＭＯＳＦＥＴは、ゲート、ドレイン及びソースと基板（チャネル）の全てが電源電圧ＶＤＤに等しい同電位となり、上記ＭＯＳＦＥＴの経時変化による論理しきい値の変動が極力抑えられる。
第２０図には、この発明に係る識別番号発生回路の他の一実施例の回路図が示されている。この実施例回路では、上記ＭＯＳＦＥＴの経時変化による論理しきい値の変動を極力抑えるように各ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の入力にＰチャンネル型ＭＯＳＦＥＴの直列回路が設けられている。信号ＲＥＳ／がロウレベルにされるリセット時ではＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の入力を電源電圧に固定する。
つまり、上記信号ＲＥＳ／のロウレベル（論理０）により、バイナリカウンタ回路の計数出力Ｂ０〜Ｂ３を受けるナンドゲート回路の出力信号が全てハイレベル（論理１）にされる。この結果、デコーダ回路を構成するノアゲート回路の出力信号Ｙ１〜Ｙ４及びＸ１〜Ｘ４が全てロウレベル（論理０）となり、上記各ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４の入力と電源電圧ＶＤＤとの間に設けられた直列形態のＰチャンネル型ＭＯＳＦＥＴをオン状態にして電源電圧に固定する。これにより、各ＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４を構成するＰチャンネル型ＭＯＳＦＥＴのゲートは、電源電圧ＶＤＤが供給される。
さらに、この実施例では上記信号ＲＥＳ／のロウレベルによりオン状態にされるＰチャンネル型ＭＯＳＦＥＴにより増幅回路ＡＭＰ１とＡＭＰ２の入力も電源電圧ＶＤＤに固定し、増幅回路を構成するＰチャンネル型ＭＯＳＦＥＴのゲートに上記電圧電圧を供給する。
あるいは、選択信号Ｙ１〜Ｙ４を全てオン状態にして、共通入力ノードＰを電源電圧の固定するものであってもよい。いずれにしても、このようにＣＭＯＳインバータ回路ＩＮＶ１〜ＩＮＶ４や増幅回路ＡＭＰ１、ＡＭＰ２を構成するＰチャンネル型ＭＯＳＦＥＴのゲート電圧を制御するか、識別番号発生回路の電源を全て遮断するかの方法を取ればよい。ただし、電源を全て遮断する方法では、識別番号発生回路を構成するＭＯＳＦＥＴが形成される素子領域が他の回路と電気的に分離させることを考慮する必要がある。つまり、上記電源遮断を行ってもＭＯＳＦＥＴの基板ゲート（チャネル）に定常的に一定の電圧が印加されることは上記素子特性の劣化の観点から望ましいことではないからである。
一方、このようなＮＢＴＩに注意を払うと、通常の信頼度保証が問題となる。つまり、上記のようなストレスを回避する手段を施すことで、いわゆるバーイン工程で行っているプロセス欠陥のスクリーニングができなくなる。本回路の規模は、ＬＳＩ全体に比べ極めて小さいものとみなしてしまえば問題ないが、スクリーニングが必要なアプリケーションを想定しておくべきである。この場合、バーイン工程などで任意にリセットないし電源の遮断を解除するモードが用意される。
当然、ここでのストレスによって、識別番号が変動することが十分考えらる。しかし、バーイン工程の後で最終識別番号を採取しデータベースに再登録することが可能であり、またバーイン工程で扱われるロットの大きさは、数１００〜数１０００に限定されるので、大きな識別番号の変動でも影響は小さい。
第２１図には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例は、システムＬＳＩに本願識別番号発生回路を搭載した場合の電源制御に向けられている。このシステムＬＳＩは、ＶＤＤ１とＶＤＤ２の２種類の異なる電源を用いるものを例としている。
識別番号発生回路は、動作時にＶＤＤ１からの電源供給を受ける。ここで動作時とは、本体ＬＳＩ回路部１からの識別番号読み出し要求があり、識別番号を送り出す間の時間である。それ以外の状態では、電源の供給は遮断されている。電源の供給を制御する信号が電源制御信号であり、電源制御回路に入力されている。電源制御回路は、電源制御信号がゲートに接続されたＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴで構成されている。電源制御信号がハイレベルの時、識別番号発生回路の電源はＶＳＳに固定され、さらに識別番号出力信号はロウレベルに固定される。電源制御信号がロウレベルの時、識別番号発生回路にＶＤＤ１が供給される。図中の識別番号発生回路部に含まれる回路は、例えば第２０図に示されたＣＭＯＳインバータ回路の論理しきい値判定回路部、バイナリカウンタ部およびデコーダ部である。また、ＣＭＯＳインバータ回路の論理しきい値判定回路部のみとし、バイナリカウンタ部およびデコーダ部は本体ＬＳＩ回路部１に含めても構わない。
第２２図には、この発明に係る半導体集積回路装置に好適な一実施例の素子のレイアウト図が示されている。同図の構成は特に制限されないが、いわゆるマスタースライス方式の半導体集積回路装置に好適なレイアウト例として理解して良い。同図では、理解の容易化を図るため、ＭＯＳトランジスタを構成するアクテイブ領域の平面パターンのみを示し、金属配線層のような配線層パターンは、図示を省略している。かかる平面パターンであっても、ＭＯＳトランジスタが得られるべき回路特性に支配的に影響する点、そして金属配線のような配線が得られるべき回路特性への影響が小さいと言う事情から、技術の本質を良く理解できるであろう。
半導体集積回路装置の基本デバイス構造それ自体は、本発明に直接関係が無いので詳細には説明しないけれども、概略的に説明すると以下のようになる。
すなわち、Ｎ型単結晶シリコンからなるような半導体基板が使用され、不純物選択導入技術によってかかる半導体基板表面にＮ型ウエル領域及びＰ型ウエル領域が形成されている。半導体基板表面に設けられた酸化シリコン膜からなるようないわゆるフィールド絶縁膜にアクテイブ領域を確定する開孔が設けられ、かかる開孔に露出するＮ型ウエル領域、Ｐ型ウエル領域表面にシリコンの熱酸化法などによってゲート絶縁膜が形成されている。ゲート絶縁膜上及びフィールド絶縁膜上に多結晶シリコン層からなるようなゲート電極層が選択されている。ゲート電極層及びフィールド絶縁膜を実質的な不純物導入マスクとするＰ型不純物の導入によって、Ｎ型ウエル領域表面にＰチャンネル型ＭＯＳトランジスタのソース領域、ドレイン領域を構成するＰ型半導体領域が形成されている。同様にゲート電極層及びフィールド絶縁膜を実質的な不純物導入マスクとするＮ型不純物の導入によって、Ｐ型ウエル領域表面にＮチャンネル型ＭＯＳトランジスタのソース領域、ドレイン領域を構成するＮ型半導体領域が形成されている。かかる基本デバイス構造に対して、公知の配線層形成技術、絶縁層形成技術によって所望の配線層が形成されている。
第２２図において、比較的小さいほぼ方形のパターンが一つのアクテイブ領域を構成している。かかる比較的小さいほぼ方形のパターンと、それに重なるように描かれたそれぞれゲート電極層を意味する所の互いに平行する細長い２つのパターンとによって１つの単位領域が構成されている。例えば、図面の右上端に配置されたところの記号ＰＰ、Ｂ、Ｐが付された比較的小さい方形のパターンとそれに重なるように描かれかつそれぞれ記号Ｙ０／、Ｘ０／が付された細長い２つのパターンによって単位領域が構成されている。
従って１つのアクティブ領域には、２つの平行するゲート電極層と、かかる２つのゲート電極層に対して自己整合的にアクテイブ領域表面に形成されたソース、ドレイン用半導体領域とによって２つのＭＯＳトランジスタが形成されている。
第２２図において、Ｎチャンネル型ＭＯＳトランジスタのための単位領域の複数個、及びＰチャンネル型ＭＯＳトランジスタのための単位領域の複数個が、図示のように行列状に配列されている。図面上の、最も上方に位置するＰチャンネル型ＭＯＳトランジスタのための４つの単位領域の列（以下、第１領域列と称する）において、各単位領域は、互いに同じ平面寸法、同じ延長方向、を持って構成される。その第１列の下方に位置するＮチャンネル型ＭＯＳトランジスタのための４つの単位領域の列（以下、第２領域列と称する）における各単位領域の相互も、互いに同じ平面寸法、同じ延長方向、を持って構成される。上記第１領域列と第２領域列とは、第２０図のようなインバータ及びそれに結合されるスイッチＭＯＳトランジスタを構成するためのものとされる。
同様に、第３領域列と第４領域列は、Ｘデコーダ部を構成するためのものとされ、第５領域列と、第６領域列は、Ｙデコーダ部を構成するためのものとされる。
第２２図のそれぞれ４つずつの単位領域を持って構成された第１領域列から第６領域列までの全体は、また基本繰返し単位とされる。すなわち、得るべき回路規模に応じて、第２２図の基本繰返し単位の複数個が、同図の横方向に隣接配置されていく。この構成によると、異なる基本繰返し単位における第１領域列は、レイアウト上も全体として１つの列（全体領域列とも称する）を構成する、同様に第２列以降の各列もそれぞれ全体領域列を構成する。
第２２図のレイアウト及び上述のような繰返しレイアウトは、本発明の識別情報形成のための好適な例をなす。
第２２図のレイアウトではなく、同じ領域列を成すべき複数の単位領域が、他の回路を構成する素子領域など挟んで配置されてしまうようなことによって、互いに比較的大きな距離を持って配置されるような場合、次のような難点が生ずる。すなわち複数の単位領域が、半導体集積回路装置の製造条件の変動に基づくようなパターンの寸法のマクロ的な変動もしくはパターン歪みのマクロ的な変動による影響を強く受けるようになり、相対的に大きなパターン形状の相違を生ずることになる。
半導体チップを実装することなどによって半導体チップに与えられてしまう機械的応力は、半導体チップの部分部分によって異なる可能性が大きいので、複数の単位領域の相互では互いに比較的大きく異なったものとなる可能性を持つ。回路に電源電流が流れることによってもたらされる動作温度の上昇は、複数の単位領域相互に対して一様でなくなる。ゲート絶縁膜の厚さや、導入不純物の微妙な濃度変化も、また複数の単位領域相互が比較的離れていることによって比較的大きくなってしまう危険性を持つ。
第２２図のレイアウトによる場合、同じ領域列に有る複数の単位領域は、それらが比較的近接して配置され、互いに同じサイズ、同じ方向を持って構成されていることから、上述のような相対的なパターン寸法、パターン歪み、機械的応力、動作温度、膜厚、不純物濃度による影響を受け難い。
いわゆる位相シフトマスク技術は、半導体集積回路装置を構成する回路素子、配線等を、いわゆるサブミクロンレベルに微細化する上での有効な技術と理解される。かかる位相シフトマスク技術では、マスクとする感光材層を感光せしめる際の光の位相差のわずかな変化にも起因して、得るべきパターンの左右形状の相違のように、パターンに非対称性ないしは歪みをもたらすことが有る。第２２図のようなレイアウトは、その種のパターン歪みが有っても、複数の単位領域相互の電気特性の偏りを充分に小さくする事が可能である。
上のような観点での構成上の相違とともに、半導体におけるキャリヤ・モビリテイの結晶方位依存性による影響もまた、前述のようなミクロ的な特性を利用する本発明にとっては軽視できないものである。第２２図のレイアウトによる場合、第１領域列をなす複数のゲート電極層の全てが互いに同じ方向かつ同じパターンとされていること、同様に第２領域列をなす複数のゲート電極層の全ても互いに同じ方向かつ同じパターンとされていることから、それら第１領域列に属するＭＯＳトランジスタの相互、及び第２領域列に属するＭＯＳトランジスタの相互は、上述の結晶方位性に基づく特性の違いを生じない。
このように、第２２図のレイアウトは、半導体集積回路装置の設計上、及び製造上からは、前述のようなマクロ的バラツキないしは特性の偏りが、著しく小さくなるように考慮され、前述のようなミクロ的なバラツキを適切に利用できるように考慮されたものであることが理解されるであろう。
第２２図の構成によって得られるＭＯＳトランジスタの電気特性の偏りを更に充分に排除する必要が或る場合には、第２２図の基本繰返し単位の複数によって構成される全体配列の端部効果を解消するためのダミー領域を設定することができる。ダミー領域は、上記全体配列の上記端部を、レイアウト的に上記全体配列の内部と対等にするための構成であり、少なくとも上記基本繰返し単位における端部の複数の単位領域を持って構成する事ができる。
この種のダミー領域を設定しない場合には、上記全体配列における端部の外側がどのような構成にされるかによって、かかる端部の加工形状が影響を受けることが有り、また半導体基板とその表面の絶縁膜との間でもたらされる応力のような素子特性に影響を与えかねない力の加わり方が、かかる端部とそれ以外の部分と異なってくることがある。それらは電気特性の偏りをもたらす要因ともなる。上のようなダミー領域を設定する場合には、上述の電気特性の偏りをもたらす要因を充分に排除する。
ダミー領域は、回路として利用しない領域とすることも、電気特性の偏りを留意しなくて良い他の回路を構成するための構成とすることもできる。
第２３図には、上記第２２図に対応した等価回路図が示されいてる。第２２図及び第２３図において、端子名および素子番号は対応している。但しデコーダ部については、ＣＭＯＳ論理しきい値検出回路の下（上でもよい）に配置すること以外、特に制約はないので詳細は示していない。第２２図のような基本繰返し単位を、平行に配置した場合、素子とで形成されるＣＭＯＳインバータ回路は、隣接した同一回路と形状および周囲の環境を一致させることができる。ゲートアレイ方式以外のレイアウト方式では、これと同様に、ＣＭＯＳインバータ回路部が合同となるように基本繰返し単位をレイアウトするようにすればよい。このようなゲートアレイを用いて回路を構成する場合、前記第１６図の実施例のようにすれば、電源電圧変動の影響を軽減しつつ、Ｎチャンネル型ＭＯＳＦＥＴのしきい値電圧のバラツキを論理しきい値に支配的に反映させることができる。
第２４図には、この発明をダイナミック型ＲＡＭ（ランダム・アクセス・メモリ；以下単にＤＲＡＭという）に適用した場合の一実施例のブロック図が示されいてる。この実施例では、第２０図等に示された識別番号発生回路からバイナリカウンタ部およびデコーダ部を省略する。これらのカウンタ部及びデコーダ部に代わりに、それが搭載されるＤＲＡＭのロウアドレス信号およびカラムアドレス信号を、前記デコーダ部で形成された信号ＸとＹとして供給して、ＣＭＯＳインバータ回路の論理しきい値判定回路の選択信号として直接使用するものである。ＤＲＡＭに対して識別番号の読み出しモードを設定し、回路ＤＦＴにより起動信号を生成して、上記読み出しのためのアドレス信号ＸとＹを外部から供給してメモリアレーの選択動作に代えて、識別番号発生回路で生成された識別番号を入出力回路とＤＱピンを通して出力させる。この場合、アドレス信号ＸとＹの入力順序が任意にできるから、自己対戦部分の固定情報のみを指定して読み出すことも可能となる。あるいは、アドレス信号ＸとＹの入力順序を暗号として入力し、特定のもののみが自己対戦に対応した固定信号あるいは識別番号を出力させることができるようにしてもよい。
この構成は、ＤＲＡＭの他、他のスタティック型ＲＡＭやフラッシュＥＰＲＯＭ等のような他の半導体記憶装置あるいは、アドレス端子を持つＣＰＵ（マイクロプロセッサ）等のような半導体集積回路装置にも同様に適用することができる。
第２５図には、この発明に係る識別番号発生回路を用いた半導体集積回路装置の一実施例の概略構成図が示されている。半導体集積回路装置に識別番号を付与するそもそもの目的は、個々のＬＳＩ毎に固有の番号を付けることである。番号を付ける方法は、レーザフューズやフラツシュ（ＦＬＡＳＨ）メモリなどを使う方法もあるが、特別なプロセスやプログラム工程などが必要となる。
この実施例では、ウエハ状態で本願の識別番号発生回路が発生した識別番号をテスタにより読み出し、ワークステーションで種々のデータなどと関連させて登録する。各ＬＳＩが製品となり、パーソナルコンピュータＰＣなどの電子機器に搭載された後に、ＬＳＩから識別番号を読み出す。その時、読み出された識別番号は、同一のＬＳＩであっても、動作環境や条件が登録時と異なっていることがあり、完全に一致する保証はない。しかし、識別番号の食い違いの程度より、同一あるいは同一でないということが推定できる。
本願における識別システムの判定アルゴリズムについて説明する。既に述べているように、本実施例における識別番号は、複数のＣＭＯＳインバータ回路の論理しきい値の大きさの順番である。前記実施例のような４個のＣＭＯＳインバータ回路を持つ回路を１ユニットと数える。例えば４個のＣＭＯＳインバータ回路の論理し含い値の順番（順列の数）は、４Ｐ４＝４！＝４×３×２×１＝２４通りである。今ここに２ユニットあつた時、この論理しきい値が完全にランダムにばらつくなら、この２ユニツトのＣＭＯＳインバータ回路が同じ順番である確率は、約４．２％（＝１−２３／２４）である。
また１ユニットが８個のＣＭＯＳインバータ回路で構成された時、その順列の数は、８！＝４０，３２０通りである。これが５０ユニットあつた時、同じ順番のものが１組以上存在する確率は、約３％（＝１−（４０３２０×４０３１９×……×４０２７１）／４０３２０５０）である。
１ユニット１６個のＣＭＯＳインバータ回路ではその組合わせは、１６！＝２．０９Ｅ１３通りである。このように１６の順列とは途方もない数であり、ＣＭＯＳインバータ回路の論理しきい値がランダムにばらつく時、同じ並び方のものはほとんど存在しないということである。実際、これが１００万ユニットあった時、同じ順番のユニットが１組以上存在する確率は、少なくとも５％以下（厳密な計算は桁数が多く困難なためおよその概算による）と推定される。すなわち、乱暴に言つて２，０００万ユニットに１組である。このような計算から、実用的な識別番号を完成するには、１ユニットに１６個程度のＣＭＯＳインバータ回路が必要と考えられる。よつて以降、１ユニット１６ＣＭＯＳインバータ回路を例に説明することにする。
１ユニット１６個のＣＭＯＳインバータ回路を、第７図のように実現するなら、総当たり比較結果は、自己対戦を含めて２５６個である。なお今後、１個の比較結果出力を１ビットと呼ぶことにする。
第２６図は、１６個のＣＭＯＳインバータ回路の論理しきい値が、ＶＬＴＱ１＞ＶＬＴＱ２＞…＞ＶＬＴＱ１６と連続的に並んでいる最も単純な例である。
第２７図は、ＣＭＯＳインバータ回路の論理しきい値がランダムな場合の例である。２段目のＣＭＯＳインバータ回路の論理しきい値が１段目より高い時を”１”、低い時を”０”、また自己対戦は不定”＊”としている。２つの例で分かるように、第２６図や第２７図に対応した回路のＯＵＴのビットパターンは、ＣＭＯＳインバータ回路の論理しきい値の並び方で特有のパターンに変化する。すなわち、識別番号としてこの出力ＯＵＴのビットパターンを直接使用することが最も単純な方式として考えられる。この方法の識別番号情報のビット数、つまりデータ量は２５６ビットである。
上記ビットパターンとはいわゆる対戦結果表そのものである。一方本願の基になっている考え方は、複数のＣＭＯＳインバータ回路の論理しきい値の大きさの順番である。対戦結果表から、大きさの順番の情報だけを取り出せば、扱う情報のデータ量を小さくすることができると考えられる。
第２６図及び第２７図の下側及び右側には、縦方向及び横方向の”１”または”０”の自己対戦部分を除いた合計数を示している，例えば図第２６図及び第２７図の下側の”１”の合計をみると、数字の大きさと論理しきい値の大きさの順番が対応している。これは、サッカーや野球といったスポーツのリーグ戦に例えると、強いチームは勝数が多いと同じことである。ＣＭＯＳインバータ回路で言えば、論理しきい値が高い程、”１”が多いことになる。
勝数あるいは”１”の合計数は、順位と等価なことであるから、ＣＭＯＳインバータ回路の論理しきい値の大きさの順番を表わすものに、この”１”の合計数を用いることができる。当然”０”の合計数を用いても、横方向の”１”または”０”の含計数を用いても基本的に変わらない。この方法を用いると、情報ビットのデータ量を減らすことができる。各ＣＭＯＳインバータ回路は、それぞれ０から１５までの数で表せることのできる順位を持ち得るので、２進数で４ビット分の情報量が必要である。ＣＭＯＳインバータ回路は１６個あるので、含計６４ビット（＝４×１６）必要である。先の比較結果（対戦結果）表に比べ、２５６ビットから６４ビットへ４分の１にデータ量を減らすことができる。
ここでは、１ユニット１６個のＣＭＯＳインバータ回路を用いる構成であったが、ＣＭＯＳインバータ回路数が多い程、この効果は高くなる。例えば、１ユニット３２ＣＭＯＳインバータ回路構成では、比較結果表では１０２４ビットであるが、順位を用いた場含は、１６０ビット（＝５×３２）と６．５分の１になる。別の言い方をすると、比較結果は４倍（＝１０２４／２５６）に増えるが、順位を用いた情報では２．５倍（＝１６０／６４）に抑えられる。このことは、識別システムとしては管理するデータ量が少ないということと、照合に費やされる処理時間を短縮できるという利点がある。
第２８図及び第２９図には各々、この発明に係る半導体集積回路装置の識別システムにおける照合アルゴリズムの一実施例の構成図が示されている。ここではＣＭＯＳインバータ回路の論理しきい値の比較結果情報を用いた方法を説明するが、論理しきい値の大きさの順位を用いる方法も全体の流れは同じである。
第２８図には、登録方法が示されている。
▲１▼  識別番号発生回路から２５６ビットのＣＭＯＳインバータ回路の論理しきい値の比較結果情報を読み出す。
▲２▼  それを識別番号管理台帳に登録し、測定データなどの情報を格納したデータベースと関連付けるために管理番号を設ける。
▲３▼  登録数を１つ増やす。ここでは、新規に登録される識別番号は、常に登録済みのものと重複しないことが前提だが、新規登録時に登録済みのものとの重複を確認し、何ならかの警告を発するというような手順を追加することも有効である。
第２９図は、照合方法が示されている。このシステムでは、登録時と照合時の環境や条件の違いによる識別番号の変動を許容することが特徴である。
▲１▼  識別番号発生回路から２５６ビットのＣＭＯＳインバータ回路の論理しきい値の比較結果情報を読み出す。これを被識別番号という。
▲２▼  管理台帳から登録識別番号を順次取り出す。
▲３▼  登録識別番号と被識別番号を比較する。比較方法については、後述する。
▲４▼  登録識別番号と被識別番号の比較結果の違いが小さいものを一致候補にする。▲２▼〜▲４▼繰り返すことで、最終的に全ての登録識別番号の中で最も違いが小さいものが同一最有力候補となる。
第３０図には、第２９図の比較方法の一例の説明図が示されている。被識別番号は、２５６ビットのＣＭＯＳインバータ回路の論理しきい値の比較結果出力の一部である２４ビットを取り出して示したものである。識別番号１〜５は、登録識別番号である。その中の網掛け部分は、被識別番号のビットと異なった部分である。右端に不一致ビット数の合計を示す。
第８図を用いて説明したように、識別番号発生回路の”０”、”１”出力パターンは、個々のユニット毎に特有であるから、同一ユニットから出力された識別番号であるかは、パターンを構成するビット数の一致の割合で判定できる。ここでの識別番号は説明のための例に過ぎないが、識別番号５の不一致ビット数が１で、それ以外は５から１７と明らかに識別番号５の一致率が際立って高い。よって識別番号５を最有力候補とすることができる。
第３１図及び第３２図には、ＣＭＯＳインバータ回路の論理しきい値の順位を用いた場合の識別番号の比較方法の一例の説明図が示されている。第３１図は一覧表の形式で示され、第３２図はグラフの形式で示されている。ここでは被識別番号の素子の順位、つまりＣＭＯＳインバータ回路の論理しきい値の並び方は、説明を簡単にするため、素子番号と同じ順番であるとしている。識別番号１は、素子番号８と９が入れ替わっているだけで残りは一致している。被識別番号と比較し、両者の順位の距離の絶対値の含計は２である。識別番号２は、順位がランダムであり、順位の距離の合計は６６、平均は、４．１３である，この順位の距離の合計の期待値は、理論上８５、平均は５．３であるから、順位の距離の含計が２、平均０．１２５の識別番号１は、極めて同一である可能性が高いといえる。つまり、本方式では、登録時と照合時の環境や条件の違いによる識別番号の変動を許容するため、被識別番号と登録済みの識別番号とのずれの合計がもつとも小さいものを一致の候補とするものである。
第３１図及び第３２図中の識別番号３は、素子番号１の順位が５段階ずれている。素子番号２〜６は１段階、残りは０である。順位の距離の含計および、平均はそれぞれ１０と０．６２５である。この値を見る限りは、期待値より十分低い値であるため、一致の候補となる可能性が高い。しかし、素子番号１において順位が５段階もずれることは、起こり難い現象であると考えられる。仮にここに識別番号３と同等か、わずかに大きい順位距離を示すものがあった場含、さらに正確な同一性を確認するために、個々の素子の順位距離の最大隔差を判定の要素に加えることが有効である。具体的な判定基準の例としては、「順位距離の合計が１６以下である」という基準に「各素子の順位距離が２以下である」といものを追加することである。実際の判定基準は、識別番号発生回路の特性や応用されるシステム毎に異なる。
第３１図、第３２図は、識別番号のための素子の数、すなわちＣＭＯＳインバータ回路数が１６の場合を例示している。より高い識別能力を満たすためなどの事情で、識別番号のための素子数を増大したい場合はある。そのためには、例えば第２０図に示したような構成を拡張する方法が最も単純な方法の一つとなる。第２０図の構成での素子数増大は、その数に対応したＣＭＯＳインバータ及びスイッチＭＯＳＦＥＴの設定と、その数に対応してのカウンタビット数の設定と、デコーダの設定によって可能となる。素子数増大の更に別な方法としては、例えば１６個のＣＭＯＳインバータを主として構成された識別番号発生回路の複数個を同一半導体集積回路装置内に配置する方法を取ることができる。
半導体集積回路装置ＬＳＩは、前工程から払い出された後、ウエハ状態でのプローブ検査や、パッケージに組立てられた状態での選別試験などで不具合が検出される。メモリや比較的大規模なメモリを混載したロジックＬＳＩなどでは、プローブ検査時に検出された不良メモリセルを予備のメモリセルに置き換える、いわゆる冗長救済技術が取り入れられている。近年の半導体加工技術の微細化や高速化、高性能化にともない、最終選別工程にて製品の不良が多く検出されるということが起こっている。しかも半導体集積回路装置ＬＳＩは大規模化しており、このような製造工程の後で不良が発覚することは、コストの増加をもたらし問題である。
そこで、組立て後の製品において検出された不良を、再度救済したいという要求が高まっている。例えばメモリ部を例にすると、バーイン工程などで不良化したチップを集め、不良チップに含まれる劣化ビットを、残りの予備メモリセルで再度救済しようとするものである。
この再救済技術について具体的に検討してみると、救済技術には次の２つの代表的な方法が考えられる。第１の方法は、各ＬＳＩに独立な番号を付け、プロープ検査工程の救済情報を全てのメモリチップ毎に管理するものである。再救済を行う時には、メモリチップからチップの番号を取り出し、プロープ検査工程で採取した救済情報を管理コンピュータから引き出し、これを基に未使用メモリセルを割り出し再救済を行うものである。第２の方式は、再救済を行う毎にメモリチップから、最初の救済情報を取り出す方式である。これはいわゆるアドレスロールコールと呼ばれる技術を使うものである。
これらの再救済技術を適用するためには、次のような技術が必要となる。第１の方式では、各メモリチップに独立な番号を付ける必要がある。これはプローブ検査後に行う救済の際に、識別番号をプログラムすることで実現することが可能である。また、第１及び第２の方式とも、再救済時は電気的なプログラムが可能な素子を内蔵する必要がある。電気的なプログラムが可能な素子としては、現在ポリシリコンを電流により溶断する方式や、絶縁膜を高電界で破壊する方式、ＦＬＡＳＨメモリを用いる方式などが考えられるが、いずれも工程の増加やプログラミング素子の信頼性、周辺回路の増加などの副作用が考えられる。
上記の方式はいずれも本体ＬＳＩ内に何らかのプログラミング素子を搭載するものであった。本願発明者においては、別の角度から、両者を別々のチップに分ける第３の方式を検討した。この第３の方式の特徴は、プログラム専用チップに、そのプログラムに適した専用プロセスを適用できることである。この第３の方式においても次のような問題を有する。
１つは、本体ＬＳＩとプログラミング専用チップをいかに対応させるかである。この問題の解決方法を、マルチチップモジュールを例に考えてみる。マルチチップモジュールの場合、最終的に両チップはモジュール基板上で１つの半導体集積回路装置になる。しかし各チップは、モジュールに組み立てられるまでは、組み合わせが厳密に管理されていなければならない。これを実現するＬＳＩ製造ラインを構築することは容易ではない。そこで、本体ＬＳＩに識別番号を付け、モジュール基板上に実装された状態で本体ＬＳＩの識別番号を読み出し、プログラミング専用チップにその本体ＬＳＩに対応する情報をプログラムする方法が考えられる。
プログラム方法として、例えばレーザ照射装置で切断する技術を用いた場合、かかるレーザ照射切断装置はウエハ状態のチップのフューズを切断することはできるが、パッケージやモジュール上のチップの切断は難しい。何故なら、パッケージやモジュール上のチップのヒューズ座標とレーザビームのアライメントは技術的に困難で、仮にできたとしても個々のチップ毎にアライメントが必要でありスループットが極めて低いためである。そもそも、レーザ照射前に、本体ＬＳＩの識別情報をどのように読み出すかも問題である。そのため、プログラミング専用チップは、本体ＬＳＩの識別番号の読み出しと、プログラムが同一装置上で連続的に実行可能な、電気的プログラム方式に限られてくる。
よって、上記第３の方法の現実的な形式は、「識別番号を付けた本体ＬＳＩと、電気的なプログラミング素子を持つプログラム専用チツプを、マルチチップモジュール上に実装しプログラムする」というものである。しかし、この第３の方式も、いくつかの制約の上に成立し、必ずしもＬＳＩの生産活動において、例えばコストや信頼性の面で最善であるとは限らない。
その制約の一つは、マルチチップモジュールの使用が前提となることである。だが、マルチチップモジュールを使わず、例えば直接ボード上に２つのチップを組み合わせる方法をとることは、さらに非現実的である。
二つめの制約とは、プログラミング専用チップに使うプログラミング素子に、電気的プログラムが可能な、例えばポリシリコンフューズや、ＦＬＡＳＨメモリ、ＦＲＡＭなどのプロセスを用いなければならないことである。これらの素子は、いずれも特殊なプロセスを必要とし、周辺回路の規模が大きく、また信頼性の点でも問題がある考えられる。これらの問題が少なく、また比較的安価な方式としてレーザ切断メタルフューズを用いるプログラミング方式があるが、前述のように、この第３の方式とは相性が良いとはいえない。
三つめの問題は、本体ＬＳＩの識別番号のプログラム（刻印）である。このプログラムにも、レーザフューズや、電気的プログラム素子が必要となる。しかし、プログラム専用チップを別チップ化したにも関わらず、本体ＬＳＩにも同様のプロセスを追加すると、本体ＬＳＩのコストダウンのメリットが減少してしまう。そこで、これらの問題を解決するため、ＣＭＯＳインバータ回路の論理しきい値のバラツキを用いた識別番号発生回路が極めて有益なものとなる。
第３３図には、この発明が適用される半導体集積回路装置の一実施例の構成図が示されている。まず本体ＬＳＩのプロープ検査を行う。この時、例えばＬＳＩに搭載されたメモリ部に不良があった場合、不良メモリセルを予備メモリセルに置き換えるための救済情報を作成する。通常の汎用メモリなどでは、この後レーザ救済などを行うが、この実施例の半導体集積回路装置では、本体ＬＳＩはそのままダイシングされ組立てられる。さらにその後エージング、選別などの工程で検出された不良情報をプローブ検査時の救済情報に追加する。最終救済情報は、プログラミング専用チップに書き込まれる。本体ＬＳＩとプログラム専用チップはマルチチップモジュールとして組み合わせて使用する。
第３４図には、この発明が適用される上記マルチチップモジュールの一実施例のブロック図が示されている。本体ＬＳＩとプログラム専用チップとは、データ交換制御回路を通してクロックに同期してデータがシリルアルに伝達される。つまり、本体ＬＳＩの識別番号発生回路で生成された識別番号は、データ交換制御回路を通してプログラム専用チップに伝えられる。
プログラム専用チップでは、１つのユニット分に対応した複数の登録番号（識別番号）とその欠陥救済情報が一対一に対応してプログラミングデータとして保持されている。プログラム専用チップは、上記本体ＬＳＩから前記データ交換制御回路を介して伝えられた識別番号が計数器を介して被識別番号レジスタに登録される。
照合回路は、かかる被識別番号とプログラミングデータの中の登録識別番号との比較照合を行う。この照合動作は、前記第３０図ないし第３１図に示したアルゴリズムに従って登録時と照合時の環境や条件の違いによる識別番号の変動を許容しつつ判定を行う。一致候補番号が検出されると、プログラミングデータの中のレジスタデータがデータ読み出し回路に読み出される。そして、データ交換制御回路を介して前記識別番号とは逆に、プログラム専用チップから本体ＬＳＩに向けて、救済情報が伝えられる。この救済情報は、シリアル／パラレル変換されてデータレジスタに保持され、欠陥救済に用いられる。
プログラム専用チップは、１つのユニットに対応した複数チップの欠陥救済情報を持っているので、１ユニット分の複数の本体ＬＳＩに対して１種類のプログラム専用チップが形成されて共通に組み合わされて用いられる。そのため、本体ＬＳＩとプログラム専用チップとを一対一に対応させて製造、管理及び組み立てる必要はない。
第３５図には、プログラム専用チップの一実施例のブロック図が示されいてる。プログラム専用チップは、特に制限されないが、識別番号解読回路、照合回路及びプログラミングデータとデータ読み出し回路等から構成される。登録識別番号、レジスタデータはフューズのレーザー照射による選択的な切断によって登録される。
照合回路では、前記第３０図や第３１図の判定アルゴリズムに対応し、減算器を用いて減算結果の絶対値から比較器１で上限値と比較して、乖離検出を行う。比較器２では順次置き換えられる最小累積距離を基準にして上記累算器から出力される累積距離を比較して判定回路により、前記乖離検出信号とともに１〜Ｎから１つの一致候補番号を出力する。この一致候補番号によりレジスタデータが選択されて、データ読み出し回路に伝えられる。上記データ読み出し回路は、ＥＣＣ機能（誤り訂正機能）を持つようにされる。これによりデータの信頼性が高められる。
第３６図には、本願に係る識別番号発生回路を搭載した半導体集積回
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構成図が示されている。この実施例では、本体ＬＳＩをＤＲＡＭとＳＲＡＭが混載された大規模システムＬＳＩとし、プログラム専用チップはレーザ切断メタルフューズの使用を前提としている。以下、図３６図を用いて製造工程の流れを説明する。
▲１▼  本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などと連結しデータベースに格納する。
▲２▼  本体ＬＳＩウエハをダイシングする。
▲３▼  本体ＬＳＩのみ、マルチチップモジュール基板に仮実装する。本図では、本体ＬＳＩは１つであるが複数であることもある。
▲４▼  選別試験テスタにより本体ＬＳＩから識別番号を読み出し、ホストコンピュータに送る。ホストコンピュータは、識別番号から本体ＬＳＩを認識し、個々の本体ＬＳＩに必要な情報をテスタに返す。必要な情報とは、上記の不良メモリセル救済情報や、本体ＬＳ１識別情報などホストコンピュータによりデータベースで管理されていたものである。これを本体ＬＳＩレジスタ情報と呼ぶ。選別試験テスタは、本体ＬＳＩレジスタ情報を、例えば不良メモリセル救済情報であれば、本体ＬＳＩ内の救済回路の救済アドレスレジスタに格納し、内部電源回路設トリミング定値であれば内部回路内のトリミング値設定レジスタに格納する。
選別試験テスタは、本体ＬＳＩレジスタ情報設定後、プローブ試験ではできないような高速動作試験などを行う。さらにここで新たに不良になったものについては、その不良情報をホストコンピュータに転送する。ホストコンピュータは、送られた不良情報とで採取した情報を合わせ再救済や調整が可能であるか解析し、再びデータベースに格納する。
▲５▼  プログラム専用チップに、本体ＬＳＩに必要なレジスタ情報をプログラムする。さらに必要であれば、製造管理情報や、顧客情報、暗号、機能情報などのプログラムを行う。プログラム専用チップは、１チップに複数の本体ＬＳＩの情報を格納できる。例えば、１００個の本体ＬＳＩ分の容量があるとすると、レーザ切断装置は、ホストコンピュータから１００個の本体ＬＳＩ分の識別番号とレジスタ情報を受け取り、受け取った情報をもとに、１００個のプログラム専用チップに全て同じ１００本体ＬＳＩ分のレジスタ情報をプログラムする。
ここで、プログラム専用チップのフューズ切断時間を見積もってみる。例えば、１個の本体ＬＳＩ当たりのプログラムビット数が１０００ビット、１個のプログラム専用チップに１００本体ＬＳ１分格納（登録）できるとすると、１つのプログラム専用チップは１０万本（１０００×１００）のヒューズを搭載する。最新のレーザ切断装置の能力は、毎秒５０００パルス以上であるので、約２０秒で１０万本すなわち１個のプログラム専用チップの切断が可能である。１００チップでは、２０００秒（３３分）である。また、プログラム専用チップの面積は、１つのフューズの大きさを１５平方マイクロンとすると、フューズ部だけで１．５平方ミリメートル、周辺回路やパッドを含めると約３平方ミリメートルである。
▲６▼  レーザ切断不良チップを除去するため、プローブ検査を行う。なお本工程の前に、チップを保護する保護膜を付ける工程を付加することもある。検査データパターンは、ホストコンピュータから受け取る。ここで、レーザ切断不良チップが発生することもあるので、前記工程▲５▼でプログラムされるチップ数は、１００個よりも多めとする。この数は歩留の実績によって調整する。ここで、プログラム専用チップが本体ＬＳＩより少なく不足した場合、余つた本体ＬＳＩは回収され別のグループに混成される。逆に、プログラム専用チップが余つた場合は廃棄する。いずれにしても損害になるが、貴重な本体ＬＳＩを廃棄するよりは経済的である。
▲７▼  プログラム専用チップをダイシングする。ダイシングされたチップは、工程▲６▼において同一のプログラムがされた１００個と余裕分がピックアップされ、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
▲８▼  プログラム専用チップをマルチチップモジュールパッケージに実装する。この時、前記工程▲４▼と▲６▼で対応付けられたグループが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、従来の組立工程と比べ大幅な工程の変更は必要ない。なお、本実施例では、本組立工程では後の分離
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しもこの方法に限定するものではない。
▲９▼  完成したマルチチップモジュールが最終選別試験される。プログラム専用チツプには、上記実施例では、１００チップ分の救済情報が収められて（登録されて）いる。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。具体的には、本体ＬＳＩから識別番号がプログラム専用チップに送られ、プログラム専用チップは、送られた識別番号と登録された識別番号を比較し、モジュールに実装された本体ＬＳＩを認識し、救済情報など必要なレジスタ情報を本体ＬＳＩに送る。本体ＬＳＩは、送られたレジスタ情報をもとに内部の初期設定を行う。その後、最終試験が行われる。含格したものは、次の封止工程に送られ、不合格のものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
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る。
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れる。
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ＳＩから識別番号が読み出され、それに対応する過去のプロープ試験情報、選別試験情報、最終選別試験情報などがホストコンピュータから取り出される。また図示してしないが、この新たな再生可能品について、非再生品と同様にプログラム専用チップが作成され同様の工程を進行する。プログラム専用チップとして、電気的にプログラム可能な素子によるものに置き換えることもできる。この場合、工程数が削減できる。
第３７図には、本願に係る識別番号発生回路を搭載した半導体集積回路装置を回路実装ボードに組み立てる場合の一実施例の製造工程▲１▼ない
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▲１▼  本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
▲２▼  本体ＬＳＩウエハをダイシングする。
▲３▼  本体ＬＳＩをパッケージに組み立てる。
▲４▼  第３６図の工程▲４▼と同じ。
▲５▼  第３６図の工程▲５▼と同じ。
▲６▼  プログラム専用チップをダイシングする。ダイシングされたチップは、第３６図の実施例と同様に、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
▲７▼  第３６図の工程▲７▼と同じ。
▲８▼  本体ＬＳＩとプログラム専用チップを回路実装ボードに実装する。この時、前記工程▲４▼と▲６▼とで対応付けられたグループが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、従来の組立工程と比べ大幅な工程の変更は必要ない。
▲９▼  完成したボードが実装試験される。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。本体ＬＳＩまたはプログラム専用チップおよびボード実装にともなう不具合が確認されたものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
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れる。
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る。今回のレジスタ情報は、前回のレジスタ情報に実装試験結果が加えられたものである。
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たプログラム専用チップとともに１つの実装ボードに実装され、以降同様の工程を進行する。
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なお、ここに示した実施例は、一実施例にすぎず、適用される製品や既存の生産ラインの形態により変化する。
第３８図には、本願に係る識別番号発生回路を搭載した半導体集積回
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▲１▼  本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
▲２▼  本体ＬＳＩウエハをダイシングし、救済可能チップを選別する。
▲３▼  本体ＬＳＩをベビーボードに仮組み立てする。
▲４▼  組み立て不良などをチェック後に、エージングを行う。このとき、ベビーボード上のチップからは識別番号を読み出し、ホストコンピュータからは個々のチップに対応した救済データを取り出、ベビーボード上のチップに格納させる。
▲５▼  テスタによる選別を行う。
▲６▼  ベビーボードから本体ＬＳＩを分離する。
▲７▼  本体ＬＳＩを出荷する。
▲８▼  顧客にて本体ＬＳＩと同時にプログラムデバイスを回路実装ボードに実装する。
▲９▼  本体ＬＳＩから識別番号を取り出す。
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上記実装された本体ＬＳＩに対応したデータを受け取り、上記プログラムデバイスに転送されてデータを格納する。通信回線を用いずに例えばＣＤＲＯＭのような電子メディアを使って配布してもよい。
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以上の各実施例の半導体集積回路装置の製造方法においては、
（１）  本体ＬＳＩとプログラム専用チップの組み合わせは、プログラム専用チップに登録される本体ＬＳＩ数であるため、一対一の管理が不要となり、生産性が向上するとともに既存の生産設備の変更が少なくて済む。
（２）  プログラム専用チップにレーザ切断フューズが使用できる。メタルフューズの他の電気的プログラミング可能な素子に対しての長所は、標準ＣＭＯＳプロセスに対して変更が小規模、本体ＬＳ１の仕様に合わせた設計変更が容易であり、プロセスの世代に依存しないことなどである。標準プロセスからの変更点は、最終配線層形成とパッシベーション工程である。
（３）  本体ＬＳＩレジスタは、ラッチ回路でよいので面積が小さく、本体ＬＳＩのチップサイズ低減になる。
（４）  本体ＬＳＩにチップ識別番号発生回路を搭載すれば、本体チップにプログラマブル素子プロセスを追加する必要がない。
（５）  プログラム専用チップの置き換え（リペア）ができる。モジュールやポードに実装後に本体ＬＳＩに修正や問題が発生した時、プログラム内容を変更したチップを交換することで対応できる。
（６）  ホストコンピュータを中心とした情報の交換を、ネットワークを利用して実現することで離れた場所の製造工場を使用することができ、経済的な生産活動が可能となる。
第４０図は、ＣＭＯＳインバータの論理しきい値のバラツキを乱数発生器に応用した実施例である。より具体的な実施例として、第３９図のような特定用途向けＬＳＩを用いて説明する。このＬＳＩは、玩具用ロボットの制御のためである。現在、市販されている玩具用ロボットは、特に愛玩用飼育ロボットなどは工場出荷時点では、画一的な性格を持っている。しかし、それを実際の生物や動物に似せるために、例えばオスかメスという性別、気性、運動能力いった先天的あるいは遺伝的な特徴を持たせることで、それを保有する購入者に対し、さらに生き物としての強い感情を抱かさせることができる。
第４０図では、先天的な特徴を、プログラムなしでＬＳＩが製造された時に専用ＬＳＩに持たせるための最も単純な回路である。これは、２進数で４ビットの乱数を出力するもので、各ビットの出力値は個々のＬＳＩごとにランダムに発生する，例えば、Ｄ０はオスかメスを決定する。Ｄ１は気性を、Ｄ２とＤ３は飼い主に対する依存度を４段階で決定する。なお、Ｄ０とＤ１、Ｄ２とＤ３に２種類の回路方式を示しているが、基本的に２つのＣＭＯＳインバータの論理しきい値の違いを取り出すことは変わらない。
このような先天的は個性をロボットに持たせることは、他の方法でも可能ではある。例えば、制御プログラムの中身のパラメータを個々に変更することで可能ではある。しかし、それは製造メーカーによりプログラム、つまり人間によって作られたものであるという感覚が否めない。本実施例で示した方法によると、個々の個性は製造したメーカーにもコントロールできないという、いわば「神の摂理」のようなものが感じられて商品としての価値が高まる。
第４１図は、企業間の電子部品調達市場における不正行為や様々なトラブルを軽減することを目的とした、本願発明に係るチップ識別番号発生回路の利用例の他の構成図が示されている。
工場から出荷される半導体ＬＳＩには、前記のようなチップ識別番号発生回路が組み込まれている。工場すなわちメーカは、出荷品全てのチップ識別番号を採取する。チップ識別番号は、ランダムであるので管理上都合の良いＬＳＩ管理番号と対応させる。さらに各種の管理情報、例えば生産ライン名や製造日などと関連付ける。
第４１図の▲１▼のように顧客Ａに直接納入する場合、製品を梱包したユニット（箱など）番号や顧客番号などの帳票データなどの情報をデータベースの管理情報に追加する。品物を受け取つた顧客Ａは、受け入れ検査時にチップ識別番号を全ＬＳＩまたは抜き取つたＬＳＩから読み出す。次に顧客Ａは、例えばインターネツトなどのネットワークを通じメーカのデータベースにアクセスする。データベースから、入荷したユニツトに含まれるＬＳＩのチップ識別番号を取り出し、入荷したＬＳＩから読み出した識別番号と比較する。識別番号どうしが一致すれば、製品の納入が正しいことが確認できる。この手法は汎用品でも顧客カスタム品でも可能であるが、特にカスタム品の場合有効である。
第４１図において、仲介業者（卸業者）が介入する場合を想定してみる。工場出荷は、上記と同じである。受け取った１次卸業者は、通常梱包を開梱しないが、ユニット番号をメーカのサーバに照会すると同時に、次の納品先情報などを登録する。さらに２次、３次の卸業者も同様にする。最終顧客は、前記▲１▼と同様に入荷したＬＳＩの識別番号をＬＳＩから読み出し、メーカのデータベースに照会する。以上のシステムを構築することで次のような効果が期待できる
（１）納入品の取り違えが防止できる。
（２）仲介業者による中古品の入れ替えなどの不正行為を防止できる。
（３）返品による不良品および中古品の再販を防止できる。
（４）流通ルートの確認ができる。
第４２図には、この発明に係る半導体集積回路装置の他の一実施例の模試的平面図が示されている。同図は、半導体装置の樹脂封止体の上部を除去した状態の模式的平面図であり、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）型と呼称される半導体装置に適用される。この実施例のＭＣＰ型半導体装置においては、２つの半導体チップを積層して１つのパッケージに組み込んだものである。このうち半導体集積回路装置１０はベースチップとされて第３３図、第３４図等の本体ＬＳＩとされる。そして、その上に搭載された半導体チップ２０が前記プログラム専用チップとされる。この実施例のＱＦＰ型半導体装置３０Ａは、２つの半導体チップ（本体ＬＳＩ１０，フログラム専用チップ）を上下に積層し、この２つの半導体チップを１つの樹脂封止体１７で封止した構成になっている。
本体ＬＳＩ１０及びプログラム専用チップ２０は異なる平面サイズ（外形寸法）で形成され、夫々の平面形状は方形状で形成されている。本実施形態において、本体ＬＳＩ１０の平面形状は例えば４．０５［ｍｍ］×４．１５［ｍｍ］の長方形で形成され、プログラム専用チップ２０の平面形状は例えば１．９９［ｍｍ］×１．２３［ｍｍ］の長方形で形成されている。
本体ＬＳＩ１０及びプログラム専用チップ２０は、例えば、単結晶シリコンからなる半導体基板と、この半導体基板の回路形成面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）とを有する構成となっている。
本体ＬＳＩ１０の互いに対向する回路形成面（一主面）１０Ａ及び裏面（他の主面）のうちの回路形成面１０Ａには、複数のボンディングパッド１１が形成されている。この複数のボンディングパッド１１は、本体ＬＳＩ１０の多層配線層のうちの最上層の配線層に形成されている。最上層の配線層はその上層に形成された表面保護膜で被覆され、この表面保護膜にはボンディングパッド１１の表面を露出するボンディング開口が形成されている。
プログラム専用チップ２０の互いに対向する回路形成面（一主面）２０Ａ及び裏面（他の主面）のうちの回路形成面２０Ａには、複数のボンディングパッド２１が形成されている。この複数のボンディングパッド２１は、プログラム専用チップ２０の多層配線層のうちの最上層の配線層に形成されている。最上層の配線層はその上層に形成された表面保護膜で被覆され、この表面保護膜にはボンディングパッド２１の表面を露出するボンディング開口が形成されている。
本体ＬＳＩ１０のボンディングパッド１１及びプログラム専用チップ２０のボンディングパッド２１の平面形状は、例えば６５［μｍ］×６５［μｍ］の正方形で形成されている。
本体ＬＳＩ１０の複数のボンディングパッド１１は、本体ＬＳＩ１０の４つの辺（互いに対向する２つの長辺（１０Ａ１，１０Ａ２）及び互いに対向する２つの短辺（１０Ａ３，１０Ａ４））に沿って配列されている。プログラム専用チップ２０の複数のボンディングパッド２１は、ＥＥＰＲＯＭ用チップ２０の４つの辺（互いに対向する２つの短辺（２０Ａ１，２０Ａ２）及び互いに対向する２つの長辺（２０Ａ３，２０Ａ４））に沿って配列されている。
プログラム専用チップ２０は、プログラム専用チップ２０の他の主面である裏面が本体ＬＳＩ１０の回路形成面１０Ａと向かい合う状態で本体ＬＳＩ１０の回路形成面１０Ａ上に配置され、接着層１５を介在して本体ＬＳＩ１０の回路形成面１０Ａに接着固定されている。本実施形態において、接着層１５としては例えばポリイミド系の接着用樹脂フィルムを用いている。
本体ＬＳＩ１０は、その裏面がダイパッドと向かい合う状態で、接着層を介在してダイパッドに接着固定されている。ダイパッドには４本の吊りリード６が一体化され、これらのダイパッド５及び４本の吊りリード６で支持体が構成されている。
樹脂封止体１７の平面形状は方形状で形成されている。本実施形態において、樹脂封止体１７の平面形状は例えば１０［ｍｍ］×１０［ｍｍ］の正方形で形成されている。樹脂封止体１７は、低応力化を図る目的として、例えばフェノール硬化剤、シリコーンゴム及びフィラー等が添加されたエポキシ系の樹脂で形成されている。この樹脂封止体１７の形成においては、大量生産に好適なトランスファモールド法が用いられている。トランスファモールド法は、ポット、ランナー、流入ゲート及びキャビティ等を備えた成形金型を使用し、ポットからランナー及び流入ゲートを通してキャビティの内部に樹脂を注入して樹脂封止体を形成する方法である。
本体ＬＳＩ１０の周囲には、樹脂封止体１７の各辺に沿って配列された複数のリード２が配置されている。複数のリード２の夫々は、内部リード部（インナーリード）及びこの内部リード部と一体に形成された外部リード部（アウターリード）を有する構成となっている。各リード２の内部リード部は樹脂封止体１７の内部に位置し、外部リード部は樹脂封止体１７の外部に位置する。即ち、複数のリード２は、樹脂封止体１７の内外に亘って延在している。各リード２の外部リード部は、面実装型リード形状の１つである例えばガルウィング型リード形状に折り曲げ成形されている。
この実施例では、本体ＬＳＩ１０には、前記のようにＣＭＯＳインバータ回路の論理しきい値の大小関係で生成される識別番号発生回路を備えている。このようなＣＭＯＳインバータ回路を用いた場合には、本体ＬＳＩに動作電圧を供給し、識別番号発生回路を動作させるような制御信号の入力が必要である。そのために、簡単な構成ではあるが特別な電源供給装置と信号読み出し装置が必要になる。
半導体集積回路装置が流通経路にあるとき、その識別番号を知りたいて時がしばしば生じ、その環境のもとでは動作電圧の供給ができない場合も考えられる。本願の発明思想は、半導体集積回路装置の製造工程の過程で同一の形態からなる複数の識別要素のプロセスバラツキに対応した物理量の大小関係を判定するものである。半導体集積回路装置では、複数のリードを有し、そのリード幅ｄは一律になるようにプレス等により形成される。
しかしながら、複数のリードの幅ｄ１，ｄ２等はプロセスバラツキが生じるものとなる。そこで、複数のリードのリード幅ｄ１、ｄ２等を光学装置で測定し、その大小比較を行うことにより、前記ＣＭＯＳインバータ回路の論理しきい値と同様にプロセスバラツキを利用した識別番号生成に利用するものである。この構成では、測定装置によりリードのリード幅を複数個測定し、その大小関係を判定することで前記同様な半導体集積回路装置に固有の識別番号を判定することができる。
つまり、半導体集積回路装置の出荷前に前記のように１６本のリードを決めておいて、そのリードの幅、あるいはリード間のピッチ等を測定し、その位置情報と大小関係をデータベース化して保持させる。リード幅ピッチを測定する場合、リード２がパッケージ１７から突出する部分で行うことが望ましい。この測定は、光学装置により単時間で行うことができるから出荷時の識別番号の判定にはさほど時間を要しない。
ＣＭＯＳ回路を搭載しない半導体集積回路装置にも利用できるし、ＣＭＯＳ回路の半導体集積回路装置では、前記ＣＭＯＳインバータ回路の電気的な識別番号と組み合わせて使用するものであってもよい。このような２通りの物理量のバラツキを総合的に判断して識別番号の判定をより確実にすることができる。
第４３図には、この発明に係る識別番号発生回路の他の一実施例の基本的回路図が示されている。前記実施例では、第７図に代表される回路により、複数のＣＭＯＳインバータ回路のバラツキの論理しきい値の順番を識別番号とするものであった。これに対して、この実施例では、２つのＣＭＯＳインバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値の比較結果を識別番号の１ビットにするものである。この考えは、前記第４０図の実施例でも利用されている。
この実施例では、２つのＣＭＯＳインバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値の比較は、次のようにして行われる。インバータ回路ＩＮＶ１の入力端子と出力端子との間には、短絡用のＮチャンネル型ＭＯＳＦＥＴＱ２が設けられる。特に制限されないが、このＣＭＯＳインバータ回路ＩＮＶ１の入力端子と電源電圧ＶＤＤとの間には、Ｐチャンネル型ＭＯＳＦＥＴＱ１が設けられる。これらのＭＯＳＦＥＴＱ１とＱ２のゲートには、識別番号回路イネーブル信号ＥＮが供給される。
上記インバータ回路ＩＮＶ１の出力端子は、上記インバータ回路ＩＮＶ２の入力端子に接続される。このインバータ回路ＩＮＶ２の出力信号は、同様なＣＭＯＳインバータ回路ＩＮＶ３ないしＩＮＶ５の縦列回路からなる増幅回路により２値化されて出力端子ＯＵＴから識別番号出力が形成される。
識別番号回路イネーブル信号ＥＮがロウレベルとき、回路は非活性状態であり、ＭＯＳＦＥＴＱ１がオン状態となりＣＭＯＳインバータ回路ＩＮＶ１の入力端子には電源電圧ＶＤＤに対応したハイレベルが供給される。このとき、ＭＯＳＦＥＴＱ２はオフ状態にされ、インバータ回路ＩＮＶ１の出力信号はロウレベルにされ、以下、インバータ回路列ＩＮＶ２〜ＩＮＶ５により、ハイレベル、ロウレベル…のように順次に反転信号が伝達される。
ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴは、そのゲートバイアス電圧の印加状態によっては、その特性が不所望に変化してしまう可能性を持つ。Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとでは、第１９図に対する説明で紹介し、また次の第４４図でも説明するようなＮＢＴＩ現象による影響もあり、Ｐチャンネル型ＭＯＳＦＥＴの方が比較的大きな特性変動を生ずる可能性が高い。
第４３図の識別番号回路の非活性状態時オン状態となるプルアップ動作のＭＯＳＦＥＴＱ１は、初段ＣＭＯＳインバータ回路の貫通電流防止の作用と共に、かかる初段ＣＭＯＳインバータ回路におけるＰチャンネル型ＭＯＳＦＥＴのゲート電位をそのソース電位すなわち電源電位レベルの高電位に維持させることによって、かかるＰチャンネル型ＭＯＳＦＥＴの特性変動を充分に抑える作用を持つ。
識別番号回路が活性化されるとき、つまり識別番号を生成するときには、上記信号ＥＮがハイレベルにされる。これにより、ＣＭＯＳインバータ回路ＩＮＶ１は入力と出力とがＭＯＳＦＥＴＱ２により短絡させられて、その論理しきい値電圧に対応した電圧を生成する。ＣＭＯＳインバータ回路ＩＮＶ１の論理しきい値に対応した電圧は、ＣＭＯＳインバータ回路ＩＮＶ２の入力端子に供給される。ＣＭＯＳインバータ回路ＩＮＶ２は、自身の論理しきい値電圧と上記ＣＭＯＳインバータ回路ＩＮＶ１の論理しきい値に対応した電圧とを比較する。
上記インバータ回路ＩＮＶ１の論理しきい値がインバータ回路ＩＮＶ２のそれより低い時、その出力電位は、インバータ回路ＩＮＶ２の論理しきい値電圧より高くなる。つづく、インバータ回路ＩＮＶ３、ＩＮＶ３、ＩＮＶ５によって上記インバータ回路ＩＮＶ２の出力信号は増幅され、ノードＮ５の電位はＶＳＳ近くになる。上記とは逆にインバータ回路ＩＮＶ１の論理しきい値がインバータ回路ＩＮＶ２のそれより高い時、その出力電位は、インバータ回路ＩＮＶ２の論理しきい値電圧より低くなる。つづく、インバータ回路ＩＮＶ３、ＩＮＶ３、ＩＮＶ５によつて上記インバータ回路ＩＮＶ２の出力信号は増幅され、ノードＮ５の電位はＶＤＤ近くになる。
第４４図には、この発明に係る識別番号発生回路の他の一実施例の回路図が示されている。同図においては、動作に特徴があるので、それを説明するために動作状態１と動作状態２に対応した２つの回路が合わせて示されている。
前記第４３図で説明した実施例のように、２つのＣＭＯＳインバータ回路ＩＮＶ１，ＩＮＶ２の論理しきい値差により識別情報を得るものでは、その差が小さい時でも出力信号の再現性を保証することが重要である。特にＰチャンネル型ＭＯＳＦＥＴのしきい値電圧（ＣＭＯＳインバータ回路の論理しきい値ではない）は、近年のデバイスで顕著になつたＮＢＴＩという現象により変動することを考慮することが必要である。つまり、ＮＢＴＩという現象により上記の２つのＣＭＯＳインバータ回路のうち、一方のＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴのしきい値電圧が変動して、かかるＣＭＯＳインバータ回路の論理しきい値も影響を受けて、上記２つのＣＭＯＳインバータ回路の論理しきい値差が逆転したのでは、それより生成される識別情報の信頼性が低下するという問題が生じる。
この実施例では、かかる識別番号の再現性の保証と、経時変化に対する耐性を高めるためにラッチと帰還経路を加えたものである。つまり、前記のような増幅回路を構成するインバータ回路ＩＮＶ５の出力信号は、スイッチＳＷ１を介してラッチ回路を構成する入力側のＣＭＯＳインバータ回路ＩＮＶ６の入力に伝えられる。このインバータ回路ＩＮＶ６の出力信号はインバータ回路ＩＮＶ７の入力に伝えられ、かかるインバータ回路ＩＮＶ７の出力信号がスイッチＳＷ２を通して上記インバータ回路ＩＮＶ６の入力に帰還される。また、上記インバータ回路ＩＮＶ７の出力信号は、スイッチＳＷ３を介して前記インバータ回路ＩＮＶ１の入力に帰還される。
第４４図の動作状態１は、識別情報を生成する動作が示されており、スイッチＳＷ０がオン状態となってＣＭＯＳインバータ回路ＩＶＮ１の入力と出力とを短絡して論理しきい値電圧に対応した電圧を出力ノードＮ１に生成する。前記のように上記ＣＭＯＳインバータ回路ＩＮＶ１の論理しきい値に対応された電圧がＣＭＯＳインバータ回路ＩＮＶ２に入力されることにより、ＣＭＯＳインバータ回路ＩＮＶ２の出力ノードＮ２には、上記論理しきい値電圧の差に対応した電圧が得られ、増幅回路を構成するＣＭＯＳインバータ回路ＩＮＶ３〜ＩＮＶ５により増幅される。
インバータ回路ＩＮＶ１の論理しきい値がインバータ回路ＩＮＶ２のそれより低い時、ノードＮ２の電位は、ＩＮＶ２の論理しきい値電圧より高くなる。つづく、インバータ回路ＩＮＶ３、ＩＮＶ４、ＩＮＶ５によつてＩＮＶ２の電位と論理しきい値の差は増幅され、ノードＮ５の電位はＶＳＳ近くになる。この時、ラッチ回路のスイッチＳＷ１はオン状態に、スイッチＳＷ２はオフ状態となり、上記オン状態のスイッチＳＷ１を介して増幅信号が伝えられて、インバータ回路ＩＮＶ６の入力ノードＮ６、インバータ回路ＩＮＶ６の出力ノードＮ７、インバータ回路ＩＮＶ７の出力ノードＮ８の電位は、それぞれＶＳＳ、ＶＤＤ，ＶＳＳとなる。
第４４図の動作状態２は、フィードバック動作が示されており、ラッチ回路のスイッチＳＷ１はオフ状態に、スイッチＳＷ２はオン状態となり上記状態が保持される。スイッチＳＷ０がオフ状態にスイッチＳＷ３がオン状態となり、ノードＮ８の保持電圧がＣＭＯＳインバータ回路ＩＶＮ１の入力にフィードバックされる。
これにより、インバータ回路ＩＮＶ１のゲート入力は、ノードＮ８すなわちＶＳＳ電位となる。また、ＩＮＶ２のゲート入力は、ＶＤＤとなる。つまり、インバータ回路ＩＮＶ１のＰチャンネル型ＭＯＳＦＥＴのゲート電位はＶＳＳである。これは、当該Ｐチャンネル型ＭＯＳＦＥＴにとって、ＮＢＴＩを加速させる条件であり、この状態を長く保持すると当該ＭＯＳＦＥＴのしきい値（論理しきい値ではない）電圧は徐々に高くなる傾向となる。必ずしも高くなる確証はないが、少なくとも低くなる条件ではない。インバータ回路ＩＮＶ１のＰチャンネル型ＭＯＳＦＥＴのしきい値が高くなるように変動すると、Ｎチャンネル型ＭＯＳＦＥＴとの関係で相対的にインバータ回路ＩＮＶ１の論理しきい値電圧は低くなる。
一方、インバータ回路ＩＮＶ２のＰチャンネル型ＭＯＳＦＥＴにとつてみると、ゲート電位はＶＤＤであり、これはＮＢＴＩの加速が起こりにくい条件であるため、インバータ回路ＩＮＶ２の論理しきい値電圧の変化は比較的小さい。すなわち、動作状態２が継続されことによってインバータ回路ＩＮＶ１の論理しきい値は低く変動し、インバータ回路ＩＮＶ２のそれを維持するため、相対的にもとのしきいい値の差が拡大されることになる。これにより、論理しきい値の差が小さい場合でも、再現性の低い識別ビットの再現性が上がり、経時変化に対し耐性の高い識別番号発生回路が実現できる。
なお、インバータ回路ＩＮＶ１の論理しきい値がインバータ回路ＩＮＶ２のそれより高い時、ノードＮ２の電位は、ＩＮＶ２の論理しきい値電圧より低くなる。したがって、フィードバック動作においては、ノードＮ８は増幅されてＶＤＤ電位となる。また、ＩＮＶ２のゲート入力は、ＶＳＳとなる。つまり、インバータ回路ＩＮＶ２のＰチャンネル型ＭＯＳＦＥＴのゲート電位はＶＳＳである。これは、当該Ｐチャンネル型ＭＯＳＦＥＴにとって、ＮＢＴＩを加速させる条件であり、前記同様にこの状態を長く保持すると当該ＭＯＳＦＥＴのしきい値（論理しきい値ではない）電圧は徐々に高くなる傾向となる。必ずしも高くなる確証はないが、少なくとも低くなる条件ではない。インバータ回路ＩＮＶ２のＰチャンネル型ＭＯＳＦＥＴのしきい値が高くなるように変動すると、Ｎチャンネル型ＭＯＳＦＥＴとの関係で相対的にインバータ回路ＩＮＶ２の論理しきい値電圧は低くなる。
一方、インバータ回路ＩＮＶ１のＰチャンネル型ＭＯＳＦＥＴにとつてみると、ゲート電位はＶＤＤであり、これはＮＢＴＩの加速が起こりにくい条件であるため、インバータ回路ＩＮＶ１の論理しきい値電圧の変化は比較的小さい。すなわち、動作状態２が継続されことによってインバータ回路ＩＮＶ２の論理しきい値は低く変動し、インバータ回路ＩＮＶ１のそれを維持するため、相対的にもとのしきいい値の差が拡大されることになる。これにより、論理しきい値の差が小さい場合でも、再現性の低い識別ビットの再現性が上がり、経時変化に対し耐性の高い識別番号発生回路が実現できる。
第４４図において、動作状態２が誤った状態にされてしまうことを防ぐ上で、半導体集積回路装置の電源投入毎のような起動時には、半導体集積回路装置における電源リセット回路もしくはイニシャライズ回路のような回路によって先ず第１動作状態が開始され、その後第２動作状態に移行される。これによって、インバータ回路ＩＮＶ６、ＩＮＶ７それ自体の電源起動特性にかかわらずに、適切なフィードバック動作が可能となる。
第４５図には、この発明に係る識別番号発生回路の一実施例の具体的回路図が示されている。この実施例では、前記スイッチＳＷ０〜ＳＷ３としてＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとが並列接続されてなるＣＭＯＳスイッチが用いられる。また、インバータ回路ＩＮＶ２と増幅回路を構成する各インバータ回路ＩＮＶ３〜ＩＮＶ５の各入力端子には、ＣＭＯＳスイッチと電源電圧ＶＤＤにプルアップするＰチャンネル型ＭＯＳＦＥＴが設けられる。
そして、フィードバック制御信号ＦＢは、ラッチ回路のスイッチＳＷ１〜ＳＷ３の制御の他に、インバータ回路ＩＮＶ１の入力と出力とを短絡させるスイッチＳＷ０をスイッチ制御にも用いられる。つまり、上記フィードバック信号ＦＢの反転信号を形成するインバータ回路ＩＮＶ１０の出力信号は、前記のようなＣＭＯＳスイッチＳＷ１〜ＳＷ３の制御のための他に、ナンドゲート回路Ｇ１の一方の入力に供給される。このナンドゲート回路Ｇ１の他方の入力には、前記信号ＥＮが供給されており、ナンドゲート回路Ｇ１の出力信号と、インバータ回路ＩＮＶ９で形成された反転信号とによってスイッチＳＷ０の制御を行う。
この実施例回路では、かかる識別番号回路が搭載された半導体集積回路装置又は半導体チップに電源電圧が供給された状態で、信号ＥＮがロウレベルなら、Ｐチャンネル型ＭＯＳＦＥＴＱ１１〜Ｑ１５がオン状態となり、各ＣＭＯＳインバータ回路の入力端子に電源電圧ＶＤＤのようなハイレベルを供給する。このとき、信号ＥＮのロウレベルと、インバータ回路ＩＮＶ８による反転信号のハイレベルにより、各ＣＭＯＳインバータ回路ＩＮＶ２ないしＩＮＶ５の入力端子に設けられたスイッチがオフ状態になっており、各インバータ回路間の縦列接続が切断されているので、入力端子の電圧レベルは、上記ＭＯＳＦＥＴＱ１１〜Ｑ１５のオン状態に対応したハイレベルにされる。
このことは、半導体集積回路装置や半導体チップに電源供給が行われた状態で、識別番号を取り出さない状態でのＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴのしきい値電圧（ＣＭＯＳインバータ回路の論理しきい値ではない）がＮＢＴＩという現象により変動することを防止する上で有益である。
上記信号ＥＮをロウレベルからハイレベルに変化させると、インバータ回路ＩＮＶ１〜ＩＮＶ５を縦列形態に接続させるスイッチがオン状態となり、ゲート回路Ｇ１の出力信号がロウレベルとなってスイッチＳＷ０をオン状態にさせる。これにより、ＣＭＯＳインバータ回路ＩＮＶ１の論理しきい値電圧と、インバータ回路ＩＮＶ２の論理しきい値電圧との差電圧を増幅した信号がインバータ回路ＩＮＶ５の出力から得られる。信号ＦＢがロウレベルのとき、スイッチＳＷ０がオン状態となっており、かかるインバータ回路ＩＮＶ５の出力信号がラッチ回路を構成するインバータ回路ＩＮＶ６，ＩＮＶ７に取り込まれる。
上記の状態で信号ＦＢをロウレベルからハイレベルに変化させると、ラッチ回路ではスイッチＳＷ１がオフ状態になり、スイッチＳＷ２とＳＷ３がオン状態となり上記取り込んだ識別情報を保持し、かつそれに対応した信号をスイッチＳＷ３を通してインバータ回路ＩＮＶ１の入力に帰還させて、インバータ回路ＩＮＶ１〜ＩＮＶ５の入力電圧を設定して前記のようにＮＢＴＩを逆に利用した識別番号の保証ないし安定化を図るようにする。このとき、信号ＦＢのハイレベルによりナンドゲート回路Ｇ１の出力信号がハイレベルに戻り、上記インバータ回路ＩＮＶ１の入力と出力とを短絡させていたスイッチＳＷ０をオフ状態にする。
増幅回路を構成するインバータ回路ＩＮＶ４、ＩＮＶ５等は、その入力電圧が論理しきい値電圧との差電圧が大きいので、前記のようにＮＢＴＩの影響を実質的に受けることはないと考えられる。しかしながら、インバータ回路ＩＮＶ２、ＩＮＶ３等と同じ回路構成とすることにより、半導体集基板上に回路を形成する上で同じ回路セルを用いることができるので後述するソフトＩＰ技術を利用する上で有益となる。
第４６図には、この発明に係る識別番号発生回路の更に他の一実施例の具体的回路図が示されている。この実施例は、前記第４４図等に示したような１ビット別識別番号発生回路を拡張したものである。本実施例は、少ない回路素子により８ビットの識別番号を生成する回路に向けられている。
この実施例では、回路図中の全てのＣＭＯＳインバータ回路の定数およびレイアウト形状は同一である。つまり、単位回路（セル）は、ＣＭＯＳインバータ回路と、その入力端子に設けられたＣＭＯＳスイッチと、その入力端子と出力端子とを短絡するＣＭＯＳスイッチとから構成される。上記入力端子に設けられたＣＭＯＳスイッチにより各単位回路が縦列形態に接続される。同図には４個の単位回路が縦列形態に接続される。４つの単位回路のうち初段回路には、上記ＣＭＯＳスイッチを介して電源電圧が供給される。
上記のような縦列回路が２つ並列に設けられ、対応する位置に配置されたＣＭＯＳインバータ回路の２つのＣＭＯＳスイッチには、選択信号Ｘ０及びその反転信号Ｘ０／〜Ｘ３及びその反転信号Ｘ３／が共通に供給される。これにより、上記単位回路は縦列接続されてなる信号伝達方向と、それと直交する方向にマトリックス状態に配置される。
上記２つの縦列回路の終段回路の出力端子には、スイッチが設けられて、いずれかの縦列回路を選択する選択信号Ｙ０，Ｙ０／及びＹ１，Ｙ１／が供給される。そして、前記のような増幅回路を構成するインバータ回路ＩＮＶ４とＩＮＶ５が設けられて出力端子ＯＵＴから識別番誤出力が出力される。上記インバータ回路ＩＮＶ４の入力には、前記のようなＮＢＴＩ対策のために信号ＰＯＮにより制御されてインバータ回路ＩＮＶ４の入力端子に電源電圧を供給するＰチャンネル型ＭＯＳＦＥＴが設けられる。
第４７図には、前記第４６図の実施例回路の動作を説明するためのタイミング図が示されている。
１）パワーオン信号ＰＯＮがロウレベルの時、選択信号は、Ｘ０〜Ｘ３はロウレベル、その反転信号Ｘ０／〜Ｘ３／はハイレベルであり、Ｙ０とＹ１はロウレベルであり、その反転信号Ｙ０／とＹ１／はハイレベルである。ＣＭＯＳインバータの出力はそれぞれ、ＩＮＶ００、２０及びＩＮＶ０１、ＩＮＶ２１とＩＮＶ４がロウレベル、ＩＮＶ１０、ＩＮＶ３０及びＩＮＶ１１、ＩＮＶ３１及びＩＮＶ５がハイレベルである。
２）パワーオン信号ＰＯＮがハイレベルに遷移すると、選択信号Ｘ０はハイレベル、Ｘ０／はロウレベル、Ｙ０はハイレベル、Ｙ０／はロウレベルとなる。インバータ回路ＩＮＶ００とＩＮＶ０１の入力は、電源電圧ＶＤＤから切断され、それぞれの入力と出力が選択信号Ｘ０のハイレベル、Ｘ０／のロウレベルよりオン状態にされるＣＭＯＳスイッチにより短絡され、インバータ回路ＩＮＶ００とＩＮＶ０１の出力電圧は、論理しきい値に対応した電圧となる。
インバータ回路ＩＮＶ００の論理しきい値ＶＬＴ（ＩＮＶ００）とその次段のインバータ回路ＩＮＶ１０の論理しきい値ＶＬＴ（ＩＮＶ１０）の関係が、ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＮＶ１０）であれば、インバータ回路ＩＮＶ１０の出力電圧は、インバータ回路ＩＮＶ１０の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＮＶ１０）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。インバータ回路ＩＮＶ１０、ＩＮＶ１１の出力振幅は、次段のインバータ回路ＩＮＶ２０〜ＩＮＶ３０、ＩＮＶ２１〜ＩＮＶ３１でさらに増幅される。
インバータ回路ＩＮＶ３０の出力は、選択信号Ｙ０，Ｙ０／で選択されたＣＭＯＳスイッチを通り、さらに２段のＣＭＯＳインバータ回路ＩＮＶ４とＩＮＶ５からなる増幅回路を通り、出力端子ＯＵＴに出力される。結局、ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＮＶ１０）であれば、出力端子ＯＵＴにはロウレベルが出力され、ＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＮＶ１０）であれば、出力端子ＯＵＴにはハイレベルが出力される。
３）次に選択信号が遷移し、Ｘ０がロウレベル（Ｘ０／がハイレベル）に、Ｘ１がハイレベル（Ｘ０／がロウレベル）になる。インバータ回路ＩＮＶ１０とＩＮＶ１１の入力は、Ｘ１のハイレベル（Ｘ０／のロウレベル）により入力端子に設けられたＣＭＯＳスイッチがオフ状態となって前段インバータ回路ＩＮＶ００とＩＮＶ０１の出力から切断され、それぞれの入力と出力がＣＭＯＳスイッチにより短絡され、インバータ回路ＩＮＶ１０とＩＮＶ１１の出力は、論理しきい値となる。インバータ回路ＩＮＶ１０の論理しきい値ＶＬＴ（ＩＮＶ１０）とその次段のインバータ回路ＩＮＶ１１の論理しきい値ＶＬＴ（ＩＮＶ１１）の関係が、ＶＬＴ（ＩＮＶ１０）＞ＶＬＴ（ＩＮＶ２０）であれば、インバータ回路ＩＮＶ２０の出力電圧は、インバータ回路ＩＮＶ２０の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ１０）＜ＶＬＴ（ＩＮＶ２０）であれば、インバータ回路ＩＮＶ２０の出力電圧は、インバータ回路ＩＮＶ２０の持つ反転増幅作用により、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。
上記インバータ回路ＩＮＶ２０、ＩＮＶ２１の出力振幅のそれぞれは、次段のインバータ回路ＩＮＶ３０、ＩＮＶ３１でさらに増幅される。上記インバータ回路ＩＮＶ３０の出力は、選択信号Ｙ０、Ｙ０／で選択されたＣＭＯＳスイッチを通り、さらに２段のＣＭＯＳインバータ回路ＩＮＶ４とＩＮＶ５を通り、出力端子ＯＵＴに出力される。
結局、ＶＬＴ（ＩＮＶ１０）＞ＶＬＴ（ＩＮＶ２０）であれば、出力端子ＯＵＴにハイレベルが出力され、ＶＬＴ（ＩＮＶ１０）＜ＶＬＴ（ＩＮＶ２０）であれば、出力端子ＯＵＴにはロウレベルが出力される。ここで、ＣＭＯＳインバータ回路の論理しきい値の前後の大小関係と、出力端子ＯＵＴの値の対応が、上記２）と３）のケースで逆転している。これは上記ＣＭＯＳスイッチにより接続されるインバータ回路の数、つまりは論理しきい値電圧差を増幅するＣＭＯＳインバータ回路の段数が異なることによるものである。
４）次に選択信号が遷移し、Ｘ１がロウレベル（Ｘ１／がハイレベル）、Ｘ２がハイレベル（Ｘ２／がロウレベル）になる。インバータ回路ＩＮＶ２０とＩＮＶ２１の入力は、前記同様にＣＭＯＳスイッチのオフ状態により前段のインバータ回路ＩＮＶ１０とＩＮＶ１１の出力から切断され、それぞれの入力と出力がＣＭＯＳスイッチにより短絡され、インバータ回路ＩＮＶ２０とＩＮＶ２１の出力は、論理しきい値となる。
以降の動作は、上記２）に準ずる。
５）次に選択信号が遷移し、Ｘがロウレベル（Ｘ２／がハイレベル）、Ｘ３がハイレベル（Ｘ３／がロウレベル）になる。インバータ回路ＩＮＶ３０とＩＮＶ３１の入力は、前記同様にＣＭＯＳスイッチがオフ状態となり、前段のインバータ回路ＩＮＶ２０とＩＮＶ２１の出力から切断され、それぞれの入力と出力がＣＭＯＳスイッチにり短絡され、インバータ回路ＩＮＶ３０とＩＮＶ３１の出力は論理しきい値となる。インバータ回路ＩＮＶ３０の論理しきい値ＶＬＴ（ＩＮＶ３０）とその次段のインバータ回路ＩＮＶ４の論理しきい値ＶＬＴ（ＩＮＶ４）の関係が、ＶＬＴ（ＩＮＶ３０）＞ＶＬＴ（ＩＮＶ４）であれば、インバータ回路ＩＮＶ４の出力電圧は、インバータ回路ＩＮＶ５の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ３０）＜ＶＬＴ（ＩＮＶ４）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。
結局、ＶＬＴ（ＩＮＶ３０）＞ＶＬＴ（ＩＮＶ４）であれば、出力端子ＯＵＴにはハイレベル出力され、ＶＬＴ（ＩＮＶ３０）＜ＶＬＴ（ＩＮＶ４）であれば、出力端子ＯＵＴにはロウレベル出力される。
６）次以降の遷移においては、選択信号Ｙ０がロウレベル（Ｙ０／がハイレベル）で、Ｙ１がハイレベル（Ｙ１／がロウレベル）となり、上記２）〜５）に準ずる動作が行われる。これにより、４×２＝８ビットからなる識別番号出力が行われる。
この実施例では、識別番号を生成するインバータ回路と増幅回路を兼ねているいることと、読み出し動作により識別番号がシリアルに出力されるという特徴を持つ。これにより、回路の簡素化が可能となり、１つの端子からシリアルに識別番号を出力させる場合に適している。
第４８図には、前記図４６の実施例に用いられる単位回路の他の一実施例の回路図が示されている。この実施例は、前記のようなＮＢＴＩ対策が行われるいる。つまり、インバータ回路の入力端子には、前記のようなインバータ回路を縦列接続するためのＣＭＯＳスイッチの他、識別番号回路が非活性状態のときに入力端子を前段回路から切り離すためのＣＭＯＳスイッチが追加される。そして、入力端には入力端子に電源電圧を供給するためのＰチャンネル型ＭＯＳＦＥＴが設けられる。
この実施例の単位回路では、パワーオン信号ＰＯＮがロウレベルのとき、つまり電源電圧が供給されて、識別番号発生回路から識別番号を読み出さない時に、かかる信号ＰＯＮをロウレベルとして、各インバータ回路の入力端子を前記のような選択信号Ｘ０，Ｘ０／等とは無関係に前段回路から切り離して、Ｐチャンネル型ＭＯＳＦＥＴにより電源電圧ＶＤＤを供給するものである。
第４９図には、この発明に係る識別番号発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記第４６図に示した単位回路を１列に縦列接続し、バイナリカウンタとデコーダを用いて選択信号を形成するものである。つまり、バイナリカウンタによりカウントアップクロックを計数し、その計数出力を各単位回路に対応して設けられたデコーダに供給し、前記初段回路から順に選択信号Ｘ０（Ｘ０／）ないしＸｎ（Ｘｎ／）を生成する。
第５０図には、この発明に係る識別番号発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記第４６図に示した単位回路を１列に縦列接続し、シフトレジスタを用いて選択信号を形成するものである。つまり、各単位回路に対応してシフトレジスタ（１段分）を設けて前記選択信号を順次にシフトして初段の単位回路から順に前記のような選択動作を行わせるようにするものである。
第４９図及び第５０図のいずれの実施例でも破線で囲んだものを一つの単位回路とすることで、設計や拡張、実装が容易になる。特に第５０図の実施例回路においては、識別番号のビット数を拡張する場合、単位回路の縦列接続線、シフトクロック及びリセットからなる３種類の信号線を連結するだけでよいので、チップ実装に関して自由度が高いため、後述するようなソフトＩＰに好適である。
第５１図には、この発明が適用される半導体集積回路装置又は半導体チップの一実施例の回路レイアウト図が示されている。同図は、一般的なシステムＬＳＩチップを模したものであり、チップ周辺部には、通常Ｉ／Ｏセル（入出力回路）が設けられ、内蔵回路はシステムＬＳＩの機能に応じた回路が複数個設けられる。
第５２図には、上記Ｉ／Ｏセルの標準的な一実施例のブロック図が示されおり、出力バッファ回路、入力バッファ回路及びこれらに対応して設けられるボンディングパッド（ＰＡＤ）から構成される。上記出力バッファ回路と入力バッファ回路は、入出力制御信号により制御されて入力動作又は出力動作が行われる。
第５３図には、この発明に係る半導体集積回路装置又は半導体チップに設けられるＩ／Ｏセルの一実施例の回路レイアウト図が示されている。この実施例では、出力ＭＯＳＦＥＴを駆動するための出力プリバッファ回路が設けられる。前記第５２図の出力バッファ回路は、上記出力プリバッファ回路と出力ＭＯＳＦＥＴにより構成される。
ワイヤボンディングのためにボンディングＰＡＤは、比較的大きな占有面積を持って形成される。これに適合するように出力ＭＯＳＦＥＴ及び出力プリバッファ回路及び入力バッファ回路がレイアウトされる。これにより、ボンディングパッドのピッチに対応してＩ／Ｏセルを効率よく配置させることができる。
このようにＩ／Ｏセルは、比較的大きな占有面積を持つようにされるので、出力プリバッファ回路又は出力ＭＯＳＦＥＴの一部に斜線を付したように前記実施例に示したような１ビット識別番号発生回路を嵌め込むようにすることができる。
第５４図には、この発明に係る半導体集積回路装置又は半導体チップに設けられる出力バッファ回路の一実施例の回路図が示されている。この実施例では、出力バッファ回路に前記１ビット識別番号発生回路が付け加えられる。
この実施例では、識別番号回路イネーブル信号が活性化した時（その時、正規の出力イネーブルは非活性）、正規出力バッファ回路に並列に設けられたバッファから１ビットの識別番号を出力する。このバッファは、駆動能力が小さくてもよいから正規回路の出力ＭＯＳＦＥＴに比べて小さいサイズのＭＯＳＦＥＴで足りる。この構成においては、識別番号を出力するための特別な出力端子が不要となり、半導体集積回路装置又は半導体チップに設けられた多数の入出力端子又入出力パッドを利用して多ビットからなる識別番号を取り出すようにすることができる。
第５５図には、この発明に係る半導体集積回路装置又は半導体チップに設けられる出力バッファ回路の他の一実施例の回路図が示されている。この実施例でも、出力バッファ回路に前記１ビット識別番号発生回路が付け加えられる。この実施例では、正規出力バッファ回路を利用して識別番号が出力される。つまり、出力プリバッファ回路にゲート回路を追加して正規出力と識別番号とを選択的に出力させるようにするものである。識別番号回路イネーブル信号は、ＬＳＩの専用ピンから生成されてもよいし、特別のＤＦＴ機能によって生成されてもよい。このことは、前記第５４図の実施例でも同様である。
近年、ロジックＬＳＩにおいてＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）の採用が広がっている。ＪＴＡＧ規格の中にも、ＬＳＩの識別番号を登録し、読み出すＩＤＣＯＤＥという機能がある。しかし、ビット数が３２ビットと少なく、しかも各ビットがデバイス及び製造メーカーなどを識別するようビット構成が細かく規定されているため、個々のチップの識別番号として使うことはできない。
第５６図には、この発明に係る半導体集積回路装置の一実施例の概略構成図が示されている。この実施例ではＪＴＡＧのインターフェイスを利用して識別番号の出力を行うように工夫されている。
ＪＴＡＧ対応デバイス（半導体集積回路装置）には、半導体集積回路装置本来の機能を行うための内蔵ロジックの他に、バウンダリスキャンレジスタ、インストラクションレジスタ、オプションレジスタ及びバイバスレジスタと、これらを制御するＴＡＰコントローラによって構成されるテストロジックが内蔵される。
テストロジックに対する命令やテストデータ、テスト結果のデータなどの入出力を行うシリアルインターフェイスは、ＴＡＰ（Ｔｓｅｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）と呼ばれ、５本の信号線を持っている。この信号線を外部のホストコンピュータ等で制御することによりＪＴＡＧテストが実施される。
第５７図には、この発明に係る半導体集積回路装置の基本的にＪＴＡＧセルの一実施例のブロック図が示されている。この実施例では、ＪＴＡＧのバウンダリスキャンレジスタを構成するセルに１ビット識別番号発生回路が組み込まれる。ＪＴＡＧセルは、前記第５１図等のＩ／Ｏセルに組み込まれることもあれば、内蔵ロジックに組み込まれることもある。
バウンダリスキャンレジスタのセルに、内蔵ロジックからの信号と１ビット識別番号発生回路で生成した識別情報とを切り替えて入力させる回路を付加することより、バウンダリスキャンレジスタのシフト動作を利用したシリアル出力を行うようにすることができる。
第５８図には、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の一実施例を説明するための構成図が示されている。
この実施例では、ＬＳＩを３つ（Ａ〜Ｃ）、それぞれのＪＡＴＧセル（バウンダリ・スキャン・レジスタ）が７個、７個、９個とし、各セル中にデータの流れを示すためにデータの番号の数字が付されている。そして、同図には、代表としてＬＳＩ−Ｂに搭載された識別番号発生回路（ＩＤ−ＲＯＭ）からの識別番号を読み出す動作の例が示されている。
状態１は、初期状態でありＪＴＡＧでの動作状態が示されている。
状態２は、例えばＪＴＡＧのプライベート命令により、ＬＳＩ−ＢのＴＤＯが、ＪＴＡＧセルから切り離され、代わって識別番号発生回路ＩＤ−ＲＯＭに接続される。
状態３では、ＪＴＡＧのシフト命令により、識別番号発生回路ＩＤ−ＲＯＭがシフト動作を行って識別番号が、逐次ＴＤＯから出力される。同図においては３ビットの識別番号情報（Ｉ、ＩＩ、ＩＩＩ）が送り出された状態を示している。なお、各ＬＳＩ内のＪＴＡＧセルは、通常と同じく右へシフトしてＬＳＩ−Ｃを通してＬＳＩ−Ｂの識別番号が出力されることになる。
この識別番号を取り出した後は、図示しないけれどもプライベート命令モードから通常自動モードに戻り、ＴＤＯがＪＴＡＧセルに接続され
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するが、必要ならその後に通常モードでシフトを繰返すことでセル情報
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第５９図は、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の他の一実施例を説明するための構成図が示されている。前記第５８図の実施例と異なるのは、状態３において、ＬＳＩ−ＣのＪＴＡＧセルのみがシフトしていることである。これにより、前記第５９図の実施例において
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かたかもＩＤ−ＲＯＭ情報がＬＳＩ−ＢとＬＳＯ−ＣのＪＴＡＧセル情報の間に挿入された結果とすることができる。
第５９図は、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の他の一実施例を説明するための構成図が示されている。この実施例の識別番号発生回路（ＩＤ−ＲＯＭ）は、前記第５７図に示した識別番号発生回路に対応している。
状態１は初期状態である。
状態２では、例えばＪＴＡＧのプライベート命令により、１ビット識別番号発生回路の情報をＬＳＩ−ＢのＪＴＡＧセルに転送する。この時
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よって置き換えられるので破壊される。
状態３では、ＪＴＡＧのシフト命令により、ＩＤ−ＲＯＭの識別番号が、逐次ＬＳＩ−ＢのＴＤＯから出力される。
第６１図は、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の他の一実施例を説明するための構成図が示されている。この実施例においては、識別番号専用のシフトレジスタ（ＩＤレジスタ・セル）が組み込まれたものである。
状態１は初期状態である。
状態２では、例えばＪＴＡＧのプライベート命令により、ＬＳＩ−ＢのＴＤＯは、ＪＴＡＧセルから切り離され、別番号専用のシフトレジスタの先頭に接続される。また、識別番号専用のシフトレジスタの最後尾は、ＬＳＩ−ＢのＪＴＡＧセルの先頭が接続される。この時同時に、識別番号専用のシフトレジスタには識別番号がセットされる。
状態３では、ＪＴＡＧのシフト命令により、ＩＤ−ＲＯＭの識別番号が、逐次ＬＳＩ−ＢのＴＤＯから出力される。同時に、ＬＳＩ−ＡのＪＴＡＧセル情報が、ＬＳＩ−ＢのＪＴＡＧセル情報と識別番号専用のシフトレジスタにシフトインされる。
図示しないけれどもさらにシフトをつづけ、ＬＳＩ−Ｂの全ての有効なＪＴＡＧセル情報がシフトアウトされた後、初期状態に戻す。
第６２図には、この発明に係る識別番号発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記のようなＣＭＯＳインバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値電圧差を増幅回路で増幅した識別情報を、ナンドゲート回路からなるラッチ回路に保持させる。つまり、第１書き込み信号ＷＲＩＴＥ１のハイレベルより、上記インバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値電圧差に対応した２値の識別情報をラッチに入力する。
次に、上記第１書き込み信号ＷＲＩＴＥ１をロウレベルにして、上記２値の識別情報をラッチ回路に保持させるとともに、上記インバータ回路ＩＮＶ１、ＩＮＶ２及び増幅回路からなるインバータ回路列には、入力段のインバータ回路ＩＮＶ１の入力にプルアップＭＯＳＦＥＴで形成されたハイレベルを供給する。
次に、第２書き込み信号ＷＲＩＴＥ２と高電圧ＶＰＰとを用いて上記ラッチ回路の保持情報を、例えばヒューズ（ＦＵＳＥや、ＥＥＰＲＯＭ等からなる）不揮発性のプログラマブルデバイスに書き込む。そして、識別番号を必要とするときには、信号ＲＤによりプログラマブルデバイスをアクセスして上記書き込まれた識別番号をリードデータとして出力させる。
この構成は、上記第１書き込み信号ＷＲＩＴＥ１でのインバータ回路ＩＮＶ１とＩＮＶ２の論理しきい値電圧差に対応した識別情報が別の不揮発性回路に記録されるので、前記のようなＮＢＴＩの影響を受けることなく、識別ビットの再現性を維持し、経時変化に対しも耐性の高い識別番号発生回路を得ることができる。
以上の実施例のようにＣＭＯＳインバータ回路の論理しきい値のバラツキを用いた識別番号発生回路では、各素子のしきい値の大きさの順番を識別情報の源としている。
第６３図及び第６４図に４つの識別番号の例が示されている。第６３図は、それらのしきい値の順位をグラフ化したものであり、第６４図において、被識別番号の素子（ＣＭＯＳインバータ回路）は、１６個の素子の中で最も順位が高く、素子１０は最も順位が低い。これは、素子１の論理しきい値が最も高く、素子１０の論理しきい値が最も低いことを意味している。さて、この素子１と素子１０に注目すると、素子１に最も順位が近い素子は素子５であり、素子１０に最も順位が近いものは素子９である。
本願発明に係る識別番号発生回路では、ＣＭＯＳインバータ回路の論理しきい値のバラツキ方を順位化しているので、例えば素子１と素子５の間にどれくらいの論理しきい値電圧の差が存在するかは不明である。同様に素子１０と素子９の間についても不明である。また、それらの差が極めて僅かである場合、試験条件などで素子１と素子５順位が入れ替わる可能性がある。しかし、素子１と素子１０が入れ替わる可能性は極めて低いものと考えられる。それは、第６３図のグラフからも理解することが容易である。
照合時に取得される被識別番号というのは、過去において少なくとも１回以上取得され、データベースに格納されており、被識別番号と非常に類似した形で存在しているはずでる。類似とは、前述のように、本願発明の識別番号発生回路において、経時変化等の影響を受けて完全に識別番号が再現されない場合を考慮したものである。このように一部にＣＭＯＳインバータ回路間でのバラツキ方を順位が入れ替わっても上述のように、第６４図の例では、少なくとも素子１と素子１０の順位に関しては、過去に取得された識別番号も最新の被識別番号もその大小関係は変化していないことが容易に推定できる。
第６５図には、この発明に係る識別番号発生回路で生成された識別番号の高速識別番号照合（検索）アルゴリズムの一実施例を説明するためのフローチャート図が示されている。第６６図には、それに対応した構成図が示されている。
▲１▼被識別番号を読み込みステップでは、”０”と”１”からなる前記１ビット識別番号発生回路においてそれぞれから生成された連続データである。
▲２▼順位解析ステップでは、上記データを順位を表わす数字に変換する。つまり、前記第６４図のような１ビット識別番号発生回路の順位が数字に変換される。
▲３▼最大最小素子抽出ステップでは、順位を解析して、最大順位の素子と最小順位の素子の番号を抽出し記録しておく。
▲４▼において管理台帳から、登録済みの識別番号を一つ取り出す。
▲５▼において、上記の登録済み識別番号の中の、上記で記録した最大と最小の素子番号にあたる素子番号の順位を取り出す。例えば、前記第６４図の例では、識別番号１は最大が１、最小が１０であるが、１と１０という数を比較すると大小の関係が逆転している。これは、順位がバラツキなどによる変動をはるかに越えた現象であるため、被識別番号を識別番号１は異なるチップから採取されたものと容易に推定できる。よって、識別番号１は、不適合と判定され、その後の詳細な照合検査を省略する。
上記において適合と判定されたものは、▲６▼と▲７▼におて詳細検査を行う。基本的に、前記実施例と同様であるため割愛する。最も類似性の高い識別番号を一致候補とする。なお、▲５▼において、順位の大小比較では確率的に適合と、不適合の発生する割合は５割づつであるから、詳細検査が省略される効果もほぼ５割である。
そこで、この実施例では、１組の大小比較であるが、これを２組とすることで、上記効果をさらに２倍にすることが期待できる。ただし、これを増やすと、大小比較の処理自身が増大し効果を押し下げる可能性もあるので、識別番号の桁数や、識別番号の総母数との兼ね合いで選択することが望ましい。
第６７図には、この発明に係る識別番号発生回路を組み込んだ半導体チップの回路設計方法の一実施例のフローチャート図が示されている。この実施例のような回路設計ソフトウェアをデザイン企業や製造専門企業に提供する。あるいは、同一機能をＥＤＡベンダのツールに組み込むようにするものである。
（１）メニューをプルダウンして選択する。
（２）メニューデータが生成される。２回目以後は、このメニューデータを指定するだけで所望のＩＰを選択できる。
（３）メニューデータを分析し、違反などを検出する。
（４）メニューデータに従い、必要な情報を、ローカルデータベースから取り出す。ローカルデータベースにない最新の情報は、インターネット等のネットワークを介し、製造専門会社のデータベース等から取得する。
（５）データベースから収集した情報をもとにに、ソフトＩＰに必要なデータを生成処理を行う。
（６）ソフトＩＰが生成可能か判断する。不可能であれば、ハードＩＰ設計を選択する。
第６８図には、この発明に係る識別番号発生回路を内蔵したＬＳＩ設計方法の一実施例のフローチャート図が示されている。この実施例では、特に制限されないが、特定用途向けＬＳＩ（ＡＳＩＣ）の設計フローに向けられている。
論理合成ツールは、前記第６７図に示した設計フローでのソフトＩＰ生成の判断結果により、真理値表やＲＴＬ記述、状態遷移図などからゲートレベルの論理回路（ネットリスト）を生成する。また、図示していないが、多くの場合、ＲＴＬなどは、ＶＨＤＬやＶｅｒｉｌｏｇ  ＨＤＬ等の機能記述言語をもとに生成される。論理合成の際必要とされるのは、セルライブラリ情報であり、これにはトランジスタレベルの接続情報や、ディレー情報、レイアウト情報などが含まれている。また、通常ＲＴＬなどには、制約情報と呼ばれるタイミング誤差許容値やレイアウト配置間隔、最大信号配線長などの情報が付加されている。ＤＦＴツールはゲートレベルの論理回路にＬＳＩの検査に有効な診断論理を付加し、自動配置配線ツールによって最終的なレイアウトデータを作成する。
セルライブラリに登録されているセルの種類は、インバータやＮＡＮＤ（ナンド）、フリップフロップなどの最も基本的な回路構成要素が主なものである。一般にセルライブラリのデータ、例えばレイアウト情報などは人手により作成される。しかし、規模が大きい物や、例えばメモリのように基本的な機能は変わらないがその構成がわずかづつ異なる物については、自動セル生成ツールやラムコンパイラなどが用いられることがある。
ここで、本願発明でいうハードＩＰとソフトＩＰについて簡単に説明する。現在、半導体産業において、特に特定用途向けＬＳＩ設計製造においては、顧客（例えばゲーム機や自動車メーカなど）から受けた仕様をもとに、設計から製造までを１つの企業で行う総合企業形態と、設計だけを専業とするいわゆるＬＳＩデザイン企業と、製造を専業とするいわゆるファンドリ企業によって分業化される形態に分類される。
また、最近では分業化の流れに乗り、ＩＰを供給する企業（ＩＰベンダ）やそれらの流通市場や、標準化支援団体などが生まれている。ＩＰはＬＳＩの設計効率を向上する上でも重要な存在となってきており、総合企業においても無視できないものとなっている。
ＩＰには、大きくハードＩＰとソフトＩＰと呼ばれるものがある。両者の違いを、ＬＳＩデザイン企業とファンドリ企業による分業形態を対象した場合を比較してみる。ＬＳＩデザイン企業（ファブレス企業）は、顧客の仕様をもとに第６８図のＶＨＤＬやＶｅｒｉｌｏｇ  ＨＤＬ等の機能記述言語を用いたデータや、真理値表やＲＴＬ記述、状態遷移図などのデータ、制約情報などを作成する。ただし、顧客自身が、これらのデータまで作成しＬＳＩデザイン企業に渡す場合もある。
次にＬＳＩデザイン企業は、冒頭で述べた論理合成ツールを使用してネットリストを作成する。論理合成の際に、用いられる回路素子は、セルライブラリに登録されているものに限られる。それらは、製品を製造する製造専門会社が認定したものであり、一般に製造会社が自ら提供するのは、先に述べたインバータ回路やＮＡＮＤゲート回路のような基本的なものである。
ただし実際には、製造専門会社も、自社の競争力をたかめるため、より複雑なものを提供している。しかし、製造専門会社だけで、例えばＰＬＬやＳＲＡＭ、演算回路など複雑で高機能な回路を準備することは困難であるため、それらを設計し供給するＩＰベンダが多く登場する。ＩＰの中でもＰＬＬなどは、回路自身が複雑で、かつ使用するプロセスに特性が大きく依存するため、ＩＰベンダは一般的にハードＩＰという形で供給する。ハードＩＰは、簡単にいうとセルライブラリに、ＩＰベンダが設計したセルレイアウトが登録されるものである。それ故、ハードＩＰベンダはハードＩＰを供給する場合に、製造専門会社はもちろん、そのプロセス世代毎にもＩＰを変更し、製造会社の認定を受け、さらに各ＬＳＩデザイン企業の持つセルライブラリに登録してもらわなければならない。
一方、ソフトＩＰの場合、ＩＰベンダは、先のＶＨＤＬやＶｅｒｉｌｏｇ  ＨＤＬ等の機能記述言語を用いたデータや、真理値表やＲＴＬ記述、状態遷移図などのデータ、制約情報などを、ＬＳＩデザイン企業やファンドリ企業、あるいはその上の顧客に供給するのみである。そのため現在、特定用途向けＬＳＩの市場では、ソフトＩＰの普及が先行しており今後もその優位性は変わらないと考えられる。また、ラムコンパイラもあくまでセルライブラリの部品の作成を自動化するものであり、ハードＩＰの範疇に含まれる。
上記のように、ハードＩＰによる供給形態は、ＩＰの流通や普及の点で劣り、さらにハードＩＰを供給する側にもプロセス毎の設計変更などの負担などの短所がある。対して、この実施例の識別番号発生回路、特に第４９図や第５０図に示したような回路は、その心臓部でさえインバータとパストランジスタのみであり、むろんその他は標準的な論理素子で構成されているためソフトＩＰ化が比較的容易である。例えば、セルライブラリにＣＭＯＳインバータ回路（当然ある）とＣＭＯＳスイッチ（パストランジスタ）が既に登録されていれば、ＲＴＬ記述のみでＩＰを設計企業に供給できる。仮にパストランジスタが標準で登録されていない場合、新たにパストランジスタのみを登録する必要があるが、その規模は極めて小さい。
また、自動配置配線処理は配置や配線の結果が不規則でることが弱点として上げられるが、例えば、２つの識別用インバータが極端に離れた位置に配置されることも起こり得る。すると、回路図の信号Ｐと信号ＰＰの配線長が長くなり、周辺からの雑音の影響を受けやすくなる。これを低減するために、配置配線処理において、配置や信号線長の制限を与えることが有効である。また、この部分だけを、セルライブラリに登録された標準セルを組み合わせて新たなセルとして登録することも有効である。むしろカウンタやデコーダなどは、自動配置配線などで作成した方が効率的である。
近年、ＬＳＩにＩＤ番号や各種の固有情報（以降、これを一般情報と呼ぶ）などを組み込む応用例が増えている。例えば、製品の製造ライン番号や、製造週番号、製品のグレード、製造管理情報であったりする。これらは、一般にレーザフューズやＥＰＲＯＭなどを用いてＩＤ番号をプログラムしている。このプログラムにおいて、当然レーザプログラムのミスはあってはならないし、しかも、レーザフューズ方式は、ほとんどウェハ状態で加工されるが、レーザ工程以降の工程で変化してもならない。その情報が、生命・財産にかかわる内容のものであればなおさら重要である。
しかし、プログラム後ダイシングされチップがひとつひとつばらばらな状態では、レーザプログラム時に書き込まれた一般情報は読み出すことはできても、それが正しいかどうかを確認することは、非常に困難であるという重要な問題がある。その対策として次のようなものが考えられる。一つには、パリティビット付加し、データの変動を検出するものである。パリティ検査のための機能は、チップに内蔵してもよいが、測定器において判定してもよい。
しかし、厳密な意味で、チップに書き込まれているデータを確認したことにはならない。
他の一つは、読み出した情報の信頼性を確保するため、何らかの方法で読み出した一般情報を記録する仕掛けを作り、情報の重複を確認する方法である。この方法では、最悪重複したチップを全て不良品扱いとすることで製品の事故は防ぐことができる。しかし、現実には複数のチップの読み出し情報が重複した場合、どれが正しいものであるか確認は困難であり、チップの管理及び処置が複雑となる。
つまり、先に上げた問題の本質的な解決方法は、いったんばらばらにされたチップを識別し、そのチップの正しい情報を知り得て、それと比較することであると考えられる。
そこで、チップに固有の識別番号を付け加え、その情報を元に正しい番号をデータベース等から得るという発想も考えられるが、それ自体を同じレーザフューズで書き込んでも、それはいたちごっこになるだけである。
一方、情報論（例えば、情報論：瀧康夫著、岩波新書刊）によれば、符号間の距離（例えばハミング距離）が大きければ、それらに雑音が乗っても、元の情報の変化の検出とさらに修復も可能であるということが周知（例えば、誤り訂正符合とその応用：映像情報メディア学会編、オーム社刊）である。ここでは符合とは、レーザフューズで書き込んだ情報であり、雑音とはその一部が変化したことに相当する。
つまり、上記固有情報に、符号間の距離の大きなチップ固有識別番号を加えることで、全体の情報の一部が多少変化しても、他の識別番号すなわちチップと十分区別できるようになる。そこで、本願発明に係る識別番号発生回路の利用が有効となるものである。
第６９図には、この発明に係る識別番号発生回路内蔵の半導体チップを用いた半導体集積回路装置の製造方法の一実施例のフローチャート図が示されている。
一般情報とチップに符号間の距離の大きな固有の識別番号を合わせた情報（以降、これを管理情報と呼ぶ）を指示されたウェハ上のレーザフューズにプログラムする。固有識別番号は、内蔵の識別番号発生回路で生成されたものが用いられる。
一般情報と固有識別番号は、管理情報として、データベース上に保存され管理される。管理情報は、例えば一般情報＋チップの識別番号から構成される。
半導体集積回路装置又はＩＣカードの組み立て後の検査工程では、管理情報を読み出してデータベースを参照し同一の管理情報があるか確認する。同一の管理情報がデータベース内に存在すれば、レーザによるプログラムは正しいと判定される。同一の管理情報がデータベース内に見付からない時は、最も類似した管理情報を抽出する。次に、読み出した情報と抽出した管理情報のそれぞれの一般情報どうしを比較する。
この読み出しの際、一般情報の部分については、例えば電源電圧条件を変えるなど複数の条件で読み出し、固有識別番号については１回のみ読み出すことで、短時間にデータの書き込みが十分安定しているか確認することができる。なお、試験中は高速にデータベース上の管理情報との照合を行う必要がある。例えば、検査が始まる前に予め参照される管理情報のデータを試験装置に付随するワークステーション等に格納しておいてもよい。
上記の方法によって、プログラム情報の迅速で正確な確認が出来るようになる。しかも、固有識別番号の書き込みをレーザフューズ等で逐一行うと、加工時間とチップ面積の増加をもたらす可能性があるが、本願発明に係るＣＭＯＳインバータ回路論理しきい値のバラツキを用いたチップ識別番号発生回路を用いることで、簡単にしかも自動的に固有識別番号を得ることができる。
つまり、レーザプログラムに先立つ、プローブ検査等で取得されたチップ識別番号および、ロットやウェハ等の情報を、管理情報データベースに登録する。指示されたウェハ上のチップに対応する管理情報をレーザフューズへ書き込むというものである。
第７０図には、この発明に係る識別番号発生回路を搭載した半導体チップを用いた半導体集積回路装置の組み立て工程（いわゆる後工程）の一実施例のフローチャート図が示されている。
（１）プローブ検査では、識別番号発生回路によるＩＤ番号、ロット名、ウェハ番号、チップ番号等をデータベースに登録する。
（２）登録時に既に登録されたＩＤ番号に類似した新たなＩＤ番号が発生した場合、何らかの警告を発しチップを処置する。
（３）組み立て試験以降の工程では、既にチップはダイシング工程にてバラバラに分かれているため、識別番号発生回路によるＩＤ番号と、工程番号、当該工程ロット名をデータベースに登録する。
（４）本願に係る識別番号発生回路によって取得できるＩＤ番号は、組み立て工程の機械的、熱的ストレスやバーイン工程の電気的ストレス等で変動する可能性があるため、最新検査工程で取得されたＩＤ番号をデータベースに格納する。
（５）後工程内のチップ追跡の必要がない場合、最終出荷選別工程でのみ識別番号発生回路によるＩＤ番号を取得しデータベースに登録する。
（６）各試験工程で、不良になったチップの既取得ＩＤ番号情報は、削除するか印を付けて以降の検索処理時間を軽減する。
（７）マーキング工程では、製品を製造したラインを示す記号や番号、製造した時期を示す年番号や週番号が刻印されることがある。個別サンプルの識別を行う上で、これらの刻印は検索のための情報となる。そこで、出荷選別２では、識別番号発生回路によるＩＤ番号とこららの刻印情報をデータベースに登録する。共通の刻印情報を持つチップでは、識別番号発生回路によるＩＤ番号は全て独立である必要があるが、異なる刻印情報を持つチップでは、識別番号発生回路によるＩＤ番号に同一あるいは類似しても構わない。すなわち、各チップに搭載する識別番号発生回路によるＩＤ番号の識別能力を抑えることが可能で、識別番号発生回路の規模および識別番号のビット数を削減できる。
（８）各工程毎の識別番号発生回路によるＩＤ番号の登録時に、ＩＤ番号をもとにロットの混入・混合を検出し、何らかの警告を発する。
この実施例では、全ての工程とデータベース間がオンラインで直結しているが、現実には立地条件により通信回線による接続が困難である場合や、通信速度が遅い、バッチ処理が介在するなどの理由でリアルタイム性に欠けるような状況が発生する。そのような場合、いったんローカルなデータベースに蓄える。さらに、即時性が必要でない場合、記憶媒体に保存し、データベースまで輸送するか、現物と一緒に、次工程に搬送する。
各工程の試験装置や処理計算機などの制約などによって、データベースに集められるデータの形式が異なる場合がある。そのような場合、データフォーマットのを変換する処理を、データベース登録直前に挿入すればよい。
第７１図と第７２図には、この発明に係る識別番号発生回路のビット数を減少させる方法の一実施例の構成図が示されている。第７１図には、識別番号発生回路のビット数を低減させる登録方法、第７２図には、その照合方法が示されている。
世の中に半導体集積回路装置等の製品が出荷されユーザで使用中に不良となった場合に、返品され不良原因調査を行う場合にも本願発明に係る識別番号発生回路が有効に機能する。この場合には、出荷時に識別番号を管理するデータベースへ登録し、もし不良で製品が戻ってきた場合にその製造過程のデータを調査する。このときに、不良品がどの管理番号の製品であるかを照合する必要がある。製品の出荷数が多ければ、以下のような状況が発生する。
識別番号の識別可能数は識別番号発生回路のビット数に依存しておりビット数が多ければ識別の確度は向上するが、それだけ識別対象データ数は多くなる。製品の識別を行う上で、識別対象数が多くなれば、比較照合するためにデータベース上の多くのデータを読み出し、かつ照合演算を実行する必要がある。そこで、比較照合処理の時間やシステムへの負荷を軽減するために、第７１図のように識別番号グループを示す情報を別途定義する。これにより第７２図のように照合データ数の範囲を、少なくすることができる。
このような識別番号のビット数を低減させるための識別番号グループは、一般的なロット、マークと呼ばれている情報が使用される。この情報と識別番号との組み合わせで製品がユニークに管理できるように管理することができる。また、出荷後の製品を管理するだけのデータベースにおいては、不良となったチップの情報を削除し管理コストを削減する。の識別グループでデータベース上の膨大なデータの中から照合対象を減らし、処理時間、システム負荷を減らすことができる。
第７３図と第７４図には、この発明に係る半導体集積回路装置に搭載された識別番号発生回路を利用した検査方法を説明するための構成図が示されている。第７３図は、識別番号取得工程が示され、第７４図は、検査工程が示されている。
第７３図に示した製造過程の終了に近い段階で、識別番号発生回路はその機能が利用できるため、何回かの検査工程の前に識別番号取得工程を設け、まず最初に、製品の識別番号と管理番号・品種などの後の工程で必要となるデータをデータベースへ登録する。ただし、識別番号発生に関する最低限の動作が可能なデバイスに限られる。
第７４図に示した以降の各検査工程では、まず製品の識別番号を読み出し、データベース上の識別番号と照合し管理番号を取得する。この管理番号から品種や検査仕様のデータを一意に決定し、検査装置へ転送する。検査装置は個々の製品毎に与えられた検査仕様で検査を行うことができる。この構成の利点は、各検査工程では、品種や検査仕様あるいはその他の付随データを最初の識別番号取得工程のみでデータベースに与えれば、その後の各検査工程あるいは製造工程において与える必要がないため生産の効率を上げることができる。
第７５図には、この発明に係る半導体集積回路装置に搭載された識別番号発生回路を利用し各検査工程で半導体チップ毎の特性データの相関を管理する方法を説明するための構成図が示されている。
半導体製造における各検査工程で得られる特性データ（測定値）は、各工程で得られるが、その特性データの変化を分析することがある。これらの特性データを管理するために識別番号を使用しチップ毎に各工程毎の特性データをデータベースに格納する。この時、データベースの識別番号も、最新の工程で得られた識別番号で更新することで回路の動作変化による識別番号の変化をデータベースに取り込む。
従来は、プローブ検査と完成品検査との相関は、ロット単位に複数チップをグループとして相関を取るしかなかった。今回は各チップ毎に各工程間の特性データ変化の相関を取ることができるため分析の精度を上げることができる。
第７６図には、この発明に係る半導体集積回路装置に搭載された識別番号発生回路を利用し前工程でウェハを自動で管理する方法を説明するための構成図が示されている。
ＴＥＧ上にウェハを識別するための識別番号発生回路を設け、最初の配線工程で、その機能が完成する場合に、個々のウェハをその識別番号で管理することができる。これによりウェハに管理用のタグを付けることが不要であるし、ウェハの製造工程を管理するシステムへの情報入力も不要になる。
識別番号発生回路の機能が有効となり、かつ、それ以降の各工程でそのウェハが処理される製造装置・検査装置に識別番号読み取り機構が付いていれば、読み取った識別番号でデータベースにアクセスすることで、自動でそのウェハの情報を装置に設定することが可能である。また、そのウェハを処理したときの製造条件や検査データをデータベースへ自動で格納することもできる。
識別番号読み取り機構は、パソコンから制御可能な電源と識別番号発生回路を機能させるための信号生成とその出力（識別番号）を読み取れるボードとソフトウエアで構成できる。ＴＥＧと信号の入出力するためのプローブも必要である。
第７７図には、この発明に係る半導体集積回路装置に搭載された識別番号発生回路の識別番号の格納・検索方法を説明するための構成図が示されている。
この実施例では、識別番号の上位Ｎビットを取り出しインデックスとしてデータベース上のテーブルフィールドに格納・管理する方式を採ることにより検索スピードの向上、システムへの負荷低減が行える。比較対象の識別番号とデータベース内の識別番号群との比較方法で、比較対象の識別番号の上位ビットをまず抽出し、この値をデータベース上のインデックス値と一致する条件でテーブルを検索する。次に、ここで得られた識別番号群に対して１件づつ識別番号距離を求めて最小のものを一致識別番号と判定する。これにより、テーブル上の全件の識別番号を比較することなく該当データを見つけ出すことが可能である。
第７８図には、この発明に係る半導体集積回路装置に搭載された識別番号発生回路の識別番号の格納・検索方法の他の例を説明するための構成図が示されている。
識別番号の検索範囲を限定してデータベースの識別番号群と比較する方式を採用することにより検索スピードの向上、システムへの負荷低減が行える。比較対象の識別番号とデータベース内の識別番号群との比較方法で、比較対象の識別番号に対して揺らぎによる許容範囲の上限・下限をデータベース検索条件としてテーブルを検索する。次に、ここで得られた識別番号群に対して１件づつ識別番号距離を求めて最小のものを一致識別番号と判定する。これにより、テーブル上の全件の識別番号を比較することなく該当データを見つけ出すことが可能である。１回目の許容範囲の上限・下限で該当せずにデータが検索できなかった場合は、上限・下限を緩めて再度検索処理を行っていく。
第７９図には、この発明に係る識別番号発生回路を利用した半導体集積回路装置の救済方法の一実施例の構成図が示されている。
▲１▼本体チップのプローブ検査が実施される。この検査によりＤＲＡＭ等の救済データを識別番号発生回路から取り出した識別番号とともにホストコンピュータに送る。
▲２▼ダイシングして完全動作品と救済可能品のみを取り出す。
▲３▼救済データ専用ＥＥＰＲＯＭのプローブ試験を実施する。
▲４▼正常動作品をダイシングし、ストックして置く。
▲５▼本体ＬＳＩと救済データ専用ＥＥＰＲＯＭを同一モジュールに実装する。
▲６▼実装済モジュールの本体ＬＳＩの識別番号を読み出し、対応する救済データを救済データ専用ＥＥＰＲＯＭに書き込む。
▲７▼選別試験を行う。
▲８▼良品ＬＳＩは出荷し、不良ＬＳＩのうち再度救済可能なものはステップ前記▲６▼に戻り、対応する救済データを救済データ専用ＥＥＰＲＯＭに書き込む。
これにより、半導体集積回路装置の救済が簡単にしかも合理的に行うようにすることができる。
なお、半導体集積回路装置の救済の他にも上記識別番号を利用した検査コストの低減が可能である。半ウェハ上に半導体チップが形成された時点で行われるプローブ試験において、例えば、フラッシュメモリのような半導体チップでは、同じ回路機能で動作電圧が３．０Ｖ、２．５Ｖ及び１．８Ｖのように異なるものを別品種として製造するものがある。
このとき、１．８Ｖに対応した電圧設定によりテストを実施し、正しくメモリ動作が行われるか否かの判定が行われる。この判定により良品とされた半導体チップには、その識別番号に１．８Ｖ動作確認の電圧情報が記録される。動作確認の情報は、半導体チップそれ自体に不揮発的に書き込み保持される。そのために、半導体チップ内には、フラッシュメモリからなるような管理メモリが設定される。
上記１．８Ｖで不良となったチップについては、２．５Ｖに電圧設定してメモリ動作が行われるか否かの判定が行われる。この判定により良品とされた半導体チップには、その識別番号に２．５Ｖ動作確認の電圧情報が記録される。そして、上記２．５Ｖで不良となったチップについては、２．５Ｖに電圧設定してメモリ動作が行われるか否かの判定が行われる。この判定により良品とされた半導体チップには、その識別番号に３．０Ｖ動作確認の電圧情報が記録される。この３．０Ｖで不良となったチップは不良チップとして廃棄される。
この実施例においては、例えば上記１．８Ｖで動作するものとされた半導体チップについて、２．５Ｖや３．０Ｖでの動作試験を行うことなく、２．５Ｖや３．０Ｖでの動作が可能なものとして扱われる。同様に、上記２．５Ｖで動作するものとされた半導体チップについて、３．０Ｖでの動作試験を行うことなく３．０Ｖでの動作が可能なものとして扱われる。このため、１．８Ｖで動作するものとされた半導体チップを２．５Ｖや３．０Ｖでの動作させたときに不良となる可能性を持つが、その確率は小さいと考えられるので逐一各電圧での動作を行うことよりもそれを省略してテスト時間の短縮化を図った方が全体としての製造のコストの低減が可能になる。
そして、フラッシュメモリ単体として組み立てるとき、あるいはマイクロプロセッサ等と組み合わせて１つの半導体集積回路装置として組み立てられるとき、上記識別番号からホストコンピュータに記憶された動作電圧情報を得て、適合するものが組み合わられる。このとき、２．５Ｖで動作する半導体集積回路装置は、前記１．８Ｖの動作確認のチップも用いることができ、３．０Ｖで動作する半導体集積回路装置は、前記１．８Ｖと２．５Ｖで動作するチップも用いることができる。
第８０図は、この発明に係る識別番号発生回路を備えた半導体集積回路装置の更に他の実施例のレイアウト図であり、第８１図は第８０図の部分拡大レイアウト図である。  第８０図の半導体集積回路装置は、多くの一般的な半導体集積回路装置と同様に、それを構成する半導体チップのほぼ中央に内蔵回路ないし内部回路が配置され、その周辺に外部との信号の授受のための複数の入出力セル（Ｉ／Ｏセル）が配置された構成を採る。
半導体チップの周辺部の４つの角は、一般的な半導体集積回路装置と同様に、Ｉ／Ｏセルが配置されていない空領域となっている。この実施例ではかかる空領域を利用し、その１つに、識別番号発生回路ＣＲＮＣが設けられている。
識別番号発生回路ＣＲＮＣは、半導体チップ上に延長形成される信号及び電源配線層によって内蔵回路と結合される。
後で説明するように、信号及び電源配線は、切断される場合が有る。かかる切断の便宜の上では、かかる信号及び電源配線層は、その数が少ない方が望ましい。そこで実施例では、識別番号発生回路と内蔵回路のインターフェースのための配線は、該識別番号発生回路のための電源配線（ＶＤＤ、ＶＳＳ）と、リセット信号（ＲＥＳ）、クロック信号（ＣＬＫ）、識別番号出力信号（ＯＵＴ）のための３つの信号配線とからなるような少ない数の配線から構成される。第８１図の部分拡大図では、比較的太い線によって電源配線ＶＤＤ、ＶＳＳを表示し、比較的細い線によってリセット信号、クロック信号識別番号出力信号のための信号配線を表示している。図から明らかなように、信号配線は、実質的に電源配線ＶＤＤ，ＶＳＳによって囲まれた状態を持って延長されている。  識別番号発生回路ＣＲＮＣは、上記リセット信号、クロック信号の元で、前記実施例のような総当たり方式を持っての識別番号発生が可能なように構成される。識別番号発生回路ＣＲＮＣの周囲の空領域上には、第８１図のように、かかる回路ＣＲＮＣのリセット信号（ＲＥＳ）、クロック信号（ＣＬＫ）、識別番号出力信号（ＯＵＴ）電源端子ＶＤＤ、ＶＳＳにつながる電極パッドＲＥＳ、ＣＬＫ、ＯＵＴ、ＶＤＤ、ＶＳＳが設けられている。それら電極パッドは、モールドレジンなどのパッケージ部材によって半導体チップをパッケージして構成されたような半導体集積回路装置の外部端子とされるものでなく、プローブニードルと称されるようなコンタクタに適合可能なように、半導体チップ上に構成される。
図示の識別番号発生回路ＣＲＮＣからの識別番号情報は、半導体集積回路装置の電源線、内蔵回路，Ｉ／Ｏセルなどの径路が動作可能であるなら、Ｉ／Ｏセルを介する正常径路を通って外部への読み出しが可能にされる。
ここで、識別番号情報は、製品の来歴調査を含めての多くの必要性に応えられることが望ましい。識別番号情報は、場合によっては、動作不能となった半導体集積回路装置からも得られることが望まれる。
半導体集積回路装置が、不都合なことに、電源電流の異常増大、他の種々要因にによって正常動作しなくなっている場合には、モールドレジンのようなパケージ部材が除去され、半導体チップが露出され、識別番号発生回路ＣＲＮＣと内蔵回路との間の電源及び信号配線層がレーザ切断装置のような装置によって切断除去される。これによって識別番号発生回路ＣＲＮＣは、上記電極パッドのみに接続された状態にされる。言い換えると、該回路ＣＲＮＣは、半導体集積回路装置の内部配線ショート、内部素子破壊等から自由にされ、それ自体独立的に動作可能にされる。そこで、この状態で、上記電極パッドにコンタクタが接触され、かかるコンタクタを介して、識別番号情報の取得が可能となる。
半導体集積回路装置が、半導体チップ上に応力緩和の狙いを持つような絶縁層及び再配置配線のような配線層を介してバンプ電極からなるような複数の外部端子を設けるところのチップ・サイズ・パッケージないしはチップ・スケール・パッケージと称されるようなパッケージ形態を取る場合も、同様に識別番号情報を得ることができる。この場合、通常の外部端子を介して識別番号情報を得ることが困難なときには、バンプ電極、絶縁層の除去によって上記と同じ電極パッド、及び切断すべき配線部分の露出が行われ、配線切断除去の後に、上記電極パッドを介しての識別番号情報の読み出しが行われる。
第８２図は、この発明に係る識別番号発生回路を備えた半導体集積回路装置の他の実施例の構成図であり、第８３図はその回路図である。
この実施例の半導体集積回路装置は、ＭＯＳＦＥＴ等を構成する半導体領域を固定的パターンとしておき、配線により所望の機能の回路を構成するようにする、いわゆるマスタースライス方式のものとされる。半導体集積回路装置を成す半導体チップ上に設定されるＩ／Ｏセルの内、遊休Ｉ／Ｏセル、すなわち該半導体集積回路装置の機能の上からは使用されないＩ／Ｏセルは、識別番号発生回路を構成するものとされる。
１つのＩ／Ｏセルは、図示のように、比較的小さい面積の出力制御回路のための領域、比較的大きい面積の出力ＭＯＳＦＥＴのための領域（出力ＭＯＳ）、及び入出力パッド電極（Ｉ／ＯＰＡＤ）を配置するための領域からなり、その全体は図示のように長方形の平面パターンを成している。
上記出力制御回路のための領域は、比較的小さい面積とされるが、所望の出力制御回路、入力回路を構成可能なように、比較的多数のゲート回路、インバータ回路及びＭＯＳＦＥＴのようなサブ要素を持つ。出力ＭＯＳＦＥＴのための領域は、１つもしくは２つのｐチャンネル型ＭＯＳＦＥＴと１つもしくは２つのＮチャンネル型ＭＯＳＦＥＴとからなるような比較的少ない数のＭＯＳＦＥＴしか持たないが、高い外部負荷駆動能力の点で比較的大きい面積とされる。
上記識別番号発生回路は、遊休Ｉ／Ｏセルにおける出力制御回路のための領域におけるサブ要素によって構成される。上記識別番号発生回路は、かかる出力制御回路のための領域における比較的多数のサブ要素によって、かかる領域に構成可能となる。
第８３図に図示のＰチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴ、インバータ回路、ＮＡＮＤ回路及びＮＯＲ回路は、全体として、識別番号発生回路の出力を外部に出力させるためのトライステート出力バッファ回路を構成している。かかる出力バッファ回路において、インバータ回路、ＮＡＮＤ回路及びＮＯＲ回路は、出力制御回路のための領域におけるサブ要素によって構成され、出力ＭＯＳＦＥＴは出力ＭＯＳＦＥＴのための領域におけるＭＯＳＦＥＴによって構成される。
上記遊休Ｉ／Ｏセルにおけるトライステート出力バッファ回路の出力は、同セルに設けられる入出力パッド電極（Ｉ／ＯＰＡＤ）に結合される。言い換えると、図示の入出力パッド電極は、識別番号情報専用の出力電極とされる。
上記入出力パッド電極は、半導体集積回路装置における、通常はＮＣ（Ｎｏｎ  Ｃｏｎｎｅｃｔｉｏｎ）ピンと称されるような半導体集積回路装置の空ピンないしは空き端子に、結合される。
この実施例によれば、図中に識別番号回路イネーブルと標記されているイネーブル信号がハイレベルのような有意レベルにされることによって、識別番号発生回路及びトライステート出力バッファ回路が動作状態にされる。識別番号発生回路の動作のために、図中に、出力クロックと標記されている連続クロック信号が供給される。かかる連続クロック信号に応答して入出力パッド電極に准じに識別番号情報が供給される。
第８４図は、この発明に係る識別番号発生回路を備えた半導体集積回路装置の他の実施例の構成図である。この実施例は、近年のような大規模な半導体集積回路装置に有っては、消費電流の増大や動作速度の高速化に対応するような電源強化の点から、遊休Ｉ／Ｏセルが有っても、そのセル領域を電源強化のために転用する、と言うことが考慮されている。
第８４図のレイアウト図では、３つのＩ／Ｏセルが例示されている。かかる３つのＩ／Ｏセルの内、図面の上の方のＩ／Ｏセルは遊休Ｉ／Ｏセルとされ、図面の下の方の他のＩ／Ｏセルは、半導体集積回路装置動作のために動作利用される正規Ｉ／Ｏセルとされる。
遊休Ｉ／Ｏセルにおいて、その入出力パッド電極用の領域には電源パッド電極、すなわち電源等に転用されたパッド電極が設けられている。電源パッド電極は、複数のＩ／Ｏセル、ないしは内蔵回路のための図示しない電源配線層に結合されている。なお、遊休Ｉ／Ｏセル上の電源配線層は、通常、多層配線構造を採る配線層の内のメタルからなるような上層配線層からなると理解されたい。
遊休Ｉ／Ｏセルにおいて、上記第８１図の出力制御回路のための領域と対応する部分には、多層配線層における下層側の配線層による配線によって、上記第８１図の例と同等に、出力クロック信号、識別番号回路イネーブル信号を受け、識別番号出力を形成するところの識別番号発生回路が構成されている。
上記識別番号発生回路と内蔵回路との間の出力クロック信号、識別番号回路イネーブル信号及び識別番号出力のための配線層は、後で説明する配線切断及び端子形成が容易なように、それぞれの一部が比較的上層の配線層を使用するようにされる。
識別番号発生回路の出力信号は、出力セルとして設定される正規Ｉ／Ｏセルの入力側に設けられた出力選択回路の供給される。
これによって、出力セルとして設定される正規Ｉ／Ｏセルは、半導体集積回路装置の通常動作においては、内蔵回路から出力選択回路を介して供給される正規出力データをその入出力パッド電極に出力する。
かかる正規Ｉ／Ｏセルは、識別番号情報を出力すべきときには、識別番号発生回路から出力選択回路を介して供給される識別番号情報をその入出力パッド電極に出力する。
第８５図は、識別番号発生回路の電源端子ＶＤＤ及びグランド端子と称されるような基準電位端子ＶＳＳと、複数のＩ／Ｏセル上を延長されるような電源配線層及び基準電位配線層との結合パターンを示している。上記のＩ／Ｏセル上を延長する電源配線層ＶＤＤ及び基準電位配線層ＶＳＳが電源系強化の意図の元で比較的広い幅を持つようにされる。この実施例では、第８５図のように、比較的幅広の電源配線層に対し細い幅の分岐配線層が設けられ、かかる細い幅の分岐配線層が、識別番号発生回路のための電源配線ＶＤＤ−Ｖと結合される。基準電位配線層と識別番号発生回路の基準電位配線ＶＳＳ−Ｖとの結合も同様にな構成とされる。この構成は、識別番号発生回路と電源配線層及び基準電位配線層との間の次に説明するような分離を用意にする。
電源配線層−基準電位配線層間の短絡等の異常にかかわらずに、識別番号発生回路から識別番号情報を得る必要が生じたときには、第８６図のように、かかる回路の電源端子ＶＤＤ、基準電位端子ＶＳＳにつながる細幅分岐配線層が、レーザ切断技術やフォーカスド・イオン・ビーム（ＦＩＢ）技術のような技術によって切断される。これと共に、識別番号発生回路と内蔵回路との間の前述のような信号線も同様に切断される。
ついで、絶縁膜形成、それに対する開口形成、及び導電層の選択形成がＦＩＢ技術のような公知の技術によって行われる。これによって、識別番号発生回路の電源端子ＶＤＤ、基準電位端子ＶＳＳには、第８６図のように新たな導電層からなる導電気領域が設定される。同時に、上述の信号線に対しても新たな導電層が設定される。
プローブ針と称されるようなコンタクタがそれら導電層に接触され、識別番号発生回路が動作され、識別番号情報が得られることとなる。
第８７図は、この発明に係る識別番号発生回路を備えた半導体集積回路装置の他の実施例の回路図である。
この実施例では、半導体集積回路装置に構成された識別番号発生回路に対して、図示のような２つのダイオード接続のＭＯＳＦＥＴＱ１、Ｑ２、識別番号回路用電源パッド、識別番号専用出力パッド、識別番号専用クロックパッド、及び識別番号専用イネーブルパッドが設けられている。
半導体集積回路装置が正常動作可能である場合には、識別番号発生回路は、半導体集積回路装置の正規電源端子ＶＤＤ、正規電源配線及びダイオード接続ＭＯＳＦＥＴＱ１を介して動作電圧が与えられ、かつ図示しない内蔵回路からのクロック信号、識別番号イネーブル信号に応答して、内蔵回路に識別番号情報を出力する。
正規電源端子ＶＤＤ及びそれにつながる電源配線と、正規基準電位端子ＶＳＳ及びそれにつながる基準電位配線との間の短絡異常などによって、正規端子ＶＤＤ・ＶＳＳ−を介して識別番号発生回路に電源供給ができない場合には、図示の各種パッドを介して必要な電圧、信号がかかる回路に加えられ、かかる回路が動作される。ダイオード接続のＭＯＳＦＥＴＱ１は、識別番号回路用電源パッド及びＭＯＳＦＥＴＱ２を介して該回路に加えられる電源電圧に対して自動的にオフ状態となるようなスイッチ動作をする。これによって正規電源系の異常にかかわらずに識別番号発生回路に給電をすることができる。
上記の各実施例から得られる作用効果は、下記の通りである。
（１）  半導体集積回路装置の製造工程の過程で同一の形態からなる複数の識別要素を形成し、そのプロセスバラツキに対応した複数の識別要素の相互の物理量の大小関係を判定して、半導体集積回路装置の固有の識別情報として用いることにより、簡単な構成で個々の半導体集積回路装置の識別を可能にすることができるという効果が得られる。
（２）  上記に加えて、上記固有の識別情報を上記製造時に識別要素に割り当てられた第１識別情報と、上記判定により得られた上記複数の識別要素の物理量を大小関係の順位情報とを用いることにより、個々の半導体集積回路装置の識別のための情報量を少なくできるから、識別情報を記憶する記憶回路を簡単にできるとともにその判定時間も短縮化できるという効果が得られる。
（３）  上記に加えて、上記識別要素をＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路の入力端子と出力端子とを接続し、その論理しきい値を大小比較を行う物理量とすることにより、ＣＭＯＳ回路等の基本的なデジタル回路で構成できるから格別な製造プロセスの追加なく適用可能な半導体集積回路装置の範囲を広くできるという効果が得られる。
（４）  上記に加えて、上記ＣＭＯＳインバータ回路に対して、物理量としての論理しきい値電圧判定時にのみ動作電圧を印加するようにすることにより、素子特性の劣化の影響を軽減できるので安定的で信頼性の高い識別結果を得ることができるという効果が得られる。
（５）  半導体集積回路装置の製造工程の過程で同一の形態からなる複数の識別要素を形成し、そのプロセスバラツキに対応した物理量を判定し、上記複数の識別要素の相互の物理量の大小関係に基づいて固有の識別情報を生成して製造履歴と附帯させて記憶し、かかる半導体集積回路装置について不良が発生したときに、上記固有の識別情報を基に上記記憶された製造履歴を読み出し不良解析を行って、必要に応じて上記製造工程にフィードバックさせることにより、合理的な製造システムの構築を行うようにすることができるという効果が得られる。
（６）  第１チップを構成する半導体集積回路装置の製造工程の過程で同一の形態からなる複数の識別要素を形成し、そのプロセスバラツキに対応した相互の物理量の大小関係に基づいてかかる第１チップの固有の識別情報を生成し、上記第１チップを構成する半導体集積回路装置の複数に対して、それぞれの電気的特性に応じて複数の動作修飾情報を形成し、上記個々の第１チップの識別情報に対応させて第２チップに書き込み、上記第１チップと第２チップとを組み立てて第１チップの識別情報を基に上記動作修飾情報を第１チップに向けて出力させることにより、マルチチップ構成の半導体集積回路装置を煩雑なチップ管理を行うことなく効率よく製造することができるという効果が得られる。
（７）  上記に加えて、上記第１チップで冗長回路を持つメモリを構成し、上記第２チップを不良アドレスを記障するものとすることにより、簡単な構成で製造歩留りを高くしたメモリ装置を得ることができるという効果が得られる。
（８）  上記に加えて、上記第１チップと第２チップが組み立てられた状態で更に試験を行って不良が発生した場合に、上記第２チップを取り外して、上記第１チップを構成する半導体集積回路装置の別の複数の半導体集積回路装置の纏められる工程に戻すことにより、製造歩留りを改善することができるという効果が得られる。
（９）  上記に加えて、上記第１チップと第２チップとを上記組み立てられた状態での選別の後に一体的に封止することにより、製造歩留りの改善を行ないつつ、半導体集積回路装置の小型化を実現できるという効果が得られる。
（１０）  上記に加えて、上記第１チップと第２チップとを共通の実装基板上に組み立てるようにすることにより、第２チップの取り外しが簡単となって、上記不良が発生した場合の再利用を効果的に行うようにすることができるという効果が得られる。
（１１）  半導体集積回路装置の製造工程の過程で同一の形態として形成された複数の識別要素のプロセスバラツキに対応した相互の物理量の大小関係に基づいて固有の識別情報を持たせることにより、簡単な構成で個々の半導体集積回路装置の識別情報を組み込むことができるという効果が得られる。
（１２）  上記に加えて、上記固有の識別情報を上記製造時に識別要素に割り当てられた第１識別情報と、上記複数の識別要素の物理量を大小関係の順位情報とすることにより、個々の半導体集積回路装置の識別のための情報量を少なくできるから、それを記憶する記憶回路を簡素化できるとともにその判定動作の高速化もできるという効果が得られる。
（１３）  上記に加えて、識別要素をＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路の入力端子と出力端子とを接続し、その論理しきい値を大小判定の物理量として利用することにより、ＣＭＯＳ回路等の基本的なデジタル回路で構成できるから格別な製造プロセスの追加なく適用可能な半導体集積回路装置の範囲を広くできるという効果が得られる。
（１４）  上記に加えて、ＣＭＯＳインバータ回路の入力端子と出力端子とを接続し、その論理しきい値を大小判定を行う回路として、複数のＣＭＯＳインバータ回路の各々にスイッチを設け、２個ずつの組み合わせで総当たりで共通の電圧比較回路に上記論理しきい値電圧を供給して判定することにより、簡単な構成で高い識別能力を実現できるという効果が得られる。
（１５）  上記に加えて、複数のＣＭＯＳインバータ回路の各々に対応して、その入力端子と出力端子とを接続する第１スイッチと、共通の第１回路ノードと入力端子とのを接続する第２スイッチと、出力端子と共通の第２回路ノードとを接続する第３スイッチとを設けて、かかる第１ないし第３スイッチの組み合わせにより、複数のインバータ回路間において２つのＣＭＯＳインバータ回路を１組として総当たりで、一方のＣＭＯＳインバータ回路の入力端子と出力端子とを接続して上記第１の回路ノードに得られて電圧を他方のＣＭＯＳインバータ回路の入力端子に供給して、かかる他方のＣＭＯＳインバータ回路の論理しきい値電圧を参照電圧として電圧比較の出力信号を上記第２の回路ノードに得るようにすることにより、簡単な構成での識別番号の生成を行うようにすることができるという効果が得られる。
（１６）  上記に加えて、上記ＣＭＯＳインバータ回路と第１スイッチないし第３スイッチをＣＭＯＳゲートアレイを構成する素子を用いることにより、配線設計のみにより識別番号発生回路を得ることができるという効果が得られる。
（１７）  上記に加えて、上記ＣＭＯＳインバータ回路に上記物理量としての電圧判定時にのみ動作電圧を供給することにより、素子特性の劣化の影響を軽減できるので安定的で信頼性の高い識別番号を得ることができるという効果が得られる。
（１８）  第１インバータ回路の入力端子と出力端子とを選択的に短絡させる第１スイッチと、上記第１インバータ回路の出力端子が入力端子に接続された第２インバータ回路を設け、その出力信号を受けて増幅回路で増幅してなる識別要素の複数個を設け、上記第１スイッチがオン状態のときの各識別要素からの出力信号により識別番号を生成する識別番号回路を内蔵させることにより、簡単な構成で個々の半導体集チップの識別を可能にすることができるという効果が得られる。
（１９）  上記に加えて、上記インバータ回路をＣＭＯＳインバータ回路とし、上記第１スイッチがオン状態のときの第２インバータ回路の出力信号がその論理しきい値に対してハイレベル側なら上記増幅回路の出力信号を受けてロウレベルを形成し、上記第１スイッチがオン状態のときの第２インバータ回路の出力信号がその論理しきい値に対してロウレベル側なら上記増幅回路の出力信号を受けてハイレベルを形成し、上記第１スイッチがオフ状態にされるフィードバック動作のときに上記第１インバータ回路の入力端子に帰還させるラッチ回路を更に設けることにより、識別番号の再現性と経時変化に対する耐性を高めることができるという効果が得られる。
（２０）  上記に加えて、上記増幅回路を複数個のＣＭＯＳインバータ回路の縦列接続回路とし、上記第１インバータ回路、第２インバータ回路及び増幅回路を構成する各ＣＭＯＳインバータ回路の入力端子のそれぞれにハイレベル側の電圧を与える第３スイッチを設け、上記第１インバータ回路ないし上記増幅回路を構成する各インバータ回路列のそれぞれの相互接続点に第３スイッチを設け、上記識別番号回路が非動作状態のときは上記第２スイッチをオン状態にし、上記第３スイッチをオフ状態にし、上記第１スイッチをオン状態にされた識別情報の増幅時及び上記フィードバック動作時には上記第２スイッチをオフ状態にし、上記第３スイッチをオン状態にすることにより、識別番号の再現性と経時変化に対する耐性をいっそ高めることができるという効果が得られる。
（２１）  第１インバータ回路及び第２インバータ回路のそれぞれの入力端子と出力端子とを短絡させる第１スイッチを設け、上記第１インバータ回路の出力端子を第２インバータ回路の入力端子に接続させる第２スイッチを設け、上記第２インバータ回路の出力端子が入力端子に接続されてなる第３インバータ回路を含んだ増幅回路とを含む複数個の識別要素を用い、上記第１インバータ回路の第１スイッチをオン状態にし、第２インバータ回路の第１スイッチをオフ状態にし、上記第２スイッチをオン状態にしたたときの上記第３インバータ回路を含む上記増幅回路の出力信号により第１識別情報を得て、上記第２インバータ回路の第１スイッチをオン状態にして上記第２スイッチをオフ状態にしたときの上記第３インバータ回路を含む上記増幅回路の出力信号により第２識別情報を得るように識別番号を生成する識別番号回路を内蔵させることにより、回路の簡素化を図りつつ、個々の半導体集チップの識別を可能にすることができるという効果が得られる。
（２２）  上記に加えて、上記第１インバータ回路、第２インバータ回路からなる回路列を上記第１インバータ回路及び第２インバータ回路が対応して並ぶように複数回路列を設け、上記複数回路列の対応する第１スイッチには同じスイッチ制御信号が共通に供給し、複数回路列の上記第２インバータ回路の出力信号のいずれか１つを第３スイッチにより選択して上記増幅回路の初段回路を構成する第３インバータ回路の入力端子に接続することにより、多数の識別情報を効率的に得るようにすることができるという効果が得られる。
（２３）  上記に加えて、上記第１インバータ回路及び第２インバータ回路の入力端子には、入力信号を切断する第４スイッチと、ハイレベル側の電圧を供給する第５スイッチを設け、上記識別番号回路が非動作状態のときは上記第４スイッチをオフ状態にし、上記第５スイッチをオン状態にすることにより、識別番号の再現性と経時変化に対する耐性をいっそ高めることができるという効果が得られる。
（２４）  第１インバータ回路の入力端子と出力端子とを第１スイッチで短絡させ、上記第１インバータ回路の入力端子第２スイッチを設けてなる単位要素の複数個を上記第２スイッチを介して縦列形態にして識別要素列を構成し、上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子を第２インバータ回路を含んだ増幅回路の入力端子に接続し、クロックを計数するバイナリカウンタの計数出力をデコードするデコーダを上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応して設け、上記バイナリカウンタの計数出力に対応して上記識別要素列を初段回路から順に上記第１スイッチを順次オン状態に、第２スイッチは第１スイッチと相補的にオフ状態にして上記第３インバータ回路を含む上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を得て識別番号を生成する識別番号回路を内蔵させることにより、回路の簡素化を図りつつ、個々の半導体集チップの識別を可能にすることができるという効果が得られる。
（２５）  第１インバータ回路の入力端子と出力端子とを第１スイッチで短絡させ、上記第１インバータ回路の入力端子に第２スイッチを設けてなる単位要素の複数個を上記第２スイッチを介して縦列形態にして識別要素列を構成し、上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子を第２インバータ回路を含んだ増幅回路の入力端子に接続し、上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応したシフトビットを有するシフトレジスタを設け、上記シフトレジスタのシフト動作に対応し、上記識別要素列を初段回路から順に上記第１スイッチを順次オン状態に、第２スイッチは第１スイッチと相補的にオフ状態にして上記第３インバータ回路を含む上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を得て識別番号を生成する識別番号回路を内蔵させることにより、回路の簡素化を図りつつ、個々の半導体集チップの識別を可能にすることができるという効果が得られる。
（２６）  第１インバータ回路の入力端子と出力端子とを選択的に短絡させる第１スイッチと、上記第１インバータ回路の出力端子が入力端子に接続された第２インバータ回路を設け、その出力信号を受けて増幅回路で増幅してなる識別要素の複数個を設け、上記第１スイッチがオン状態のときの各識別要素からの出力信号により識別番号を生成する識別番号回路を内蔵させることにより、簡単な構成で個々の半導体集積回路装置の識別を可能にすることができるという効果が得られる。
（２７）  第１インバータ回路の入力端子と出力端子とを第１スイッチで短絡させ、上記第１インバータ回路の入力端子に第２スイッチを設けてなる単位要素の複数個を上記第２スイッチを介して縦列形態にして識別要素列を構成し、上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子を第２インバータ回路を含んだ増幅回路の入力端子に接続し、クロックを計数するバイナリカウンタの計数出力をデコードするデコーダを上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応して設け、上記バイナリカウンタの計数出力に対応して上記識別要素列を初段回路から順に上記第１スイッチを順次オン状態に、第２スイッチは第１スイッチと相補的にオフ状態にして上記第３インバータ回路を含む上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を得て識別番号を生成する識別番号回路を内蔵させることにより、回路の簡素化を図りつつ、個々の半導体集積回路装置の識別を可能にすることができるという効果が得られる。
（２８）  第１インバータ回路の入力端子と出力端子とを第１スイッチで短絡させ、上記第１インバータ回路の入力端子第２スイッチを設けてなる単位要素の複数個を上記第２スイッチを介して縦列形態にして識別要素列を構成し、上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子を第２インバータ回路を含んだ増幅回路の入力端子に接続し、上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応したシフトビットを有するシフトレジスタを設け、上記シフトレジスタのシフト動作に対応し、上記識別要素列を初段回路から順に上記第１スイッチを順次オン状態に、第２スイッチは第１スイッチと相補的にオフ状態にして上記第３インバータ回路を含む上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を得て識別番号を生成する識別番号回路を内蔵させることにより、回路の簡素化を図りつつ、個々の半導体集積回路装置の識別を可能にすることができるという効果が得られる。
（２９）  上記に加えて、ＪＴＡＧ規格に適合されたテスト回路を更に備え、上記識別番号回路で生成された識別番号を上記ＪＴＡＧ規格に適合されたインターフェイスを介して出力させることにより、テスト回路の流用によって回路の簡素化が可能になるという効果が得られる。
（３０）  上記に加えて、上記単位要素、第１スイッチ及び第２スイッチを含んだ識別番号回路は、ソフトＩＰ技術を用いて回路設計及び回路レイアウトを行うようにすることにより、設計コストの低減が可能になるという効果が得られる。
（３１）  第１インバータ回路の入力端子と出力端子とを第１スイッチで短絡させ、上記第１インバータ回路の入力端子に第２スイッチを設けてなる単位要素の複数個を上記第２スイッチを介して縦列形態にして識別要素列を構成し、上記識別要素列の最終段に対応された上記第１インバータ回路の出力端子を第２インバータ回路を含んだ増幅回路の入力端子に接続し、上記識別要素列の各第１インバータ回路の第１スイッチ及び第２スイッチに対応したシフトビットを有するシフトレジスタを設け、上記シフトレジスタのシフト動作に対応し、上記識別要素列を初段回路から順に上記第１スイッチを順次オン状態に、第２スイッチは第１スイッチと相補的にオフ状態にして上記第３インバータ回路を含む上記増幅回路の出力信号により上記識別要素列の各第１インバータ回路に対応した複数の識別情報を得て識別番号を生成する識別番号回路をソフトＩＰ技術を用いて回路設計及び回路レイアウトが行うようにすることにより、半導体集積回路装置の製造コストの低減が可能になるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置の製造工程の過程で形成される同一の形態からなる複数の識別要素は、電気的に信号を読み出すものでは半導体集積回路装置に同じ抵抗値になるような抵抗素子や同じ容量値になるようなキャパシタを複数個成形し、その抵抗値や容量値のプロセスバラツキを電流又は電圧の形態で取り出して、識別番号として利用するものであってもよい。
また、半導体集積回路装置のリードの幅あるいはピッチ幅の他に、半導体パッケージ等の表面に同じ長さ又は幅にされた複数の直線を印刷又は刻印し、その幅又はピッチの幅のバラツキを利用するもの等種々の実施形態をとることができる。
上記に例示の抵抗素子は、実施例のＣＭＯＳ構成のような比較的複雑な製造プロセスを要さないでも実施できる。抵抗素子としては、半導体集積回路技術によって構成されるポリシリコン抵抗や、単結晶シリコンに導電型決定不純物を周知のイオンインプランテーション法のような方法によって導入することによって構成するいわゆる拡散抵抗のような半導体抵抗や、金属配線層と同質の金属層からなる金属抵抗を検討することができる。それら抵抗の中では、拡散抵抗は、適切な抵抗値に設定することが容易である点、抵抗値の経時変化が比較的小さい点から、特性バラツキに応じた特定情報を得るために好適である。
抵抗バラツキに対応する特定情報は、例えば、所定のバイアス電流をその時々に対比すべき２つの抵抗素子に流し、その時に２つの抵抗に発生する電圧差を判別して行くような抵抗−電圧変換及び比較判定の技術によって形成することや、複数の抵抗素子によって抵抗ブリッジを構成し、その抵抗ブリッジの出力を判別する技術によって形成することが可能である。抵抗素子に対応する特性情報は、また、上のような技術以外に、抵抗素子を抵抗−電流変換素子として利用し、変換された電流を比較判定する技術によって形成することも可能である。更には、抵抗素子を発振回路の発振周波数決定素子や遅延回路の遅延時間決定素子の一部とすることによって、抵抗素子の特性バラツキを周波数情報や遅延時間情報として利用することも可能である。
抵抗素子を、インバータを構成する信号入力ＭＯＳＦＥＴに対する負荷素子とするような場合には、特性バラツキに応ずる情報は、抵抗素子の特性バラツキと信号入力ＭＯＳＦＥＴの特性バラツキとの両方を反映したものとなる。
抵抗バラツキに対応する特定情報は、必ずしも半導体集積回路装置内のみで形成する必要は無い。必要ならば、半導体集積回路装置を、適宜に特定情報形成モードに移行可能な構成にしておき、そのモードの元で、半導体集積回路装置内の複数の抵抗素子を、半導体集積回路装置に設定されている信号入出力端子のような既存の外部端子にスイッチ的に切換え結合に結合させることもできる。この場合には、抵抗素子の特性バラツキに対応する特定情報は、かかる外部端子に結合する半導体集積回路装置外の回路装置によって形成される。この場合には半導体集積回路装置内の回路素子数の増大を抑制することが出来、また半導体集積回路装置の既存の端子の利用によって、その外部端子数の抑制を図ることもできる。
複数の同じ構成の回路相互、あるいはＭＯＳＦＥＴのような回路素子のリーク電流も特性バラツキを恒久的に維持するものとして経験的に把握される。リーク電流レベルは、抵抗素子の特性バラツキと同様に、電流電圧変換と電圧比較によって検出可能である。リーク電流を形成するものは、上のように互いに同じ構成の回路であっても良いし、ゲート・ソース間が接続されたようなＭＯＳＦＥＴであっても良い。
特定情報のためのリーク電流源の好適なものとしては、半導体集積回路装置の信号出力外部端子もしくは信号入出力外部端子につながる信号出力バッファ回路を掲げることができる。かかる種の信号出力バッファは、それを構成するＭＯＳＦＥＴのような回路素子が比較的大きいサイズとされ、比較的大きいリーク電流を形成することが少なくなく、その測定が比較的容易であるからであり、また既存の外部端子をそのまま利用できるからである。
半導体集積回路装置の外部信号入力端子につながる半導体集積回路装置内の入力保護ダイオードのような素子の耐圧特性も、ミクロ的なバラツキに対応する前述のような特定情報の源とすることができる。半導体集積回路装置の複数の外部端子が、電子システムにおける比較的少ないビット数のバスラインを構成する場合であっても、前述の実施定のような総当り比較の手法によって、著しく多数のものに対して適切に識別可能な情報を形成することが可能である。
半導体集積回路装置の外部端子に結合される半導体集積回路装置内のＭＯＳトランジスタのドレイン接合容量のような容量は、ミクロ的なバラツキを持つ。よってそれもまたバラツキに対応する前述のような特定情報の源とすることができる。
ダイナミック型メモリにおける情報保持時間もミクロ的なバラツキを示す。この場合、ダイナミック型メモリに、特別の構成を付加しないでも、すなわち、固有の識別情報形成のための構成を設定しなくても、複数のメモリアドレスの内の特定の複数のメモリアドレスにおける複数のメモリセルの情報保持時間を計測し、その計測結果に基づいて特定情報とすることが可能である。
マルチチップモジュールのように共通基板に、複数の半導体チップが設けられる場合、個々の半導体チップに固有の識別回路を設定しておき、個々の半導体チップからの固有の識別情報を共通の基板を介して取り出せるようにすることも可能である。個々の半導体チップの固有の識別情報を読み出すために共通基板に必要となる端子の数に制約が有るときには、それぞれの半導体チップにチップ選択制御回路とともに固有の識別情報のための並列−直列変換回路を設定しても良い。この時には、各半導体チップにおける固有の識別情報は、そのチップの選択状態において、並列−直列変換回路によって直列化された上で、各半導体チップから出力され、共通基板を介して読み出される。第３３図のような意味でのプログラム専用チップが設けられる場合には、かかるプログラム専用チップは、共通基板上の異なった種類の複数の半導体チップに対応可能なように構成されても良い。
産業上の利用可能性
この発明は、半導体集積回路装置又は半導体チップに固有の識別情報を割り当てて、個々の半導体集積回路装置又は半導体チップの識別を行うようにした半導体集積回路装置又は半導体チップの識別方法と半導体集積回路装置の製造方法、半導体集積回路装置及び半導体チップに広く利用することができる。
【図面の簡単な説明】
第１図は、この発明に係る識別番号発生回路の一実施例を示す基本的回路図であり、
第２図は、この発明に係る識別番号発生回路の他の一実施例を示す基本的回路図であり、
第３図は、この発明に係る識別番号発生回路の他の一実施例を示す基本的回路図であり、
第４図は、前記第３図の識別番号発生回路の動作の説明図であり、
第５図は、この発明に係る識別番号発生回路の他の一実施例を示す基本的回路図であり、
第６図は、前記第５図の実施例回路を説明するための等価回路図であり、
第７図は、前記第５図の実施例に対応した具体的一実施例を示す回路図であり、
第８図は、前記第７図の実施例回路の動作を説明するためのタイミングチャート図であり、
第９図は、前記第７図の実施例回路の動作の説明図であり、
第１０図は  この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の一実施例を示す変形例であり、
第１１図は、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例を示す変形例であり、
第１２図は、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例を示す変形例であり、
第１３図は、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例を示す変形例であり、
第１４図は、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例を示す変形例であり、
第１５図は、この発明に係る識別番号発生回路の核になるＣＭＯＳインバータ回路とスイッチＭＯＳＦＥＴからなる単位回路の他の一実施例を示す変形例であり、
第１６図は、この発明に係る識別番号発生回路に用いられるＣＭＯＳインバータ回路の一実施例を示す回路図であり、
第１７図は、この発明に係る識別番号発生回路の他の一実施例を示す回路図であり、
第１８図は、前記第１７図に示した実施例回路の動作を説明するための波形図であり、
第１９図は、この発明に係る識別番号発生回路の他の一実施例を示すブロック図であり、
第２０図は、この発明に係る識別番号発生回路の他の一実施例を示す回路図であり、
第２１図は、この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図であり、
第２２図は、この発明に係る半導体集積回路装置の一実施例を示す素子レイアウト図であり、
第２３図は、前記第２２図に対応した等価回路図であり、
第２４図は、この発明をダイナミック型ＲＡＭに適用した場合の一実施例を示すブロック図であり、
第２５図は、この発明に係る識別番号発生回路を用いた半導体集積回路装置の一実施例を示す概略構成図であり、
第２６図は、この発明に係る識別番号の識別アルゴリズムを説明する説明図であり、
第２７図は、この発明に係る識別番号の識別アルゴリズムを説明する説明図であり、
第２８図は、この発明に係る半導体集積回路装置の識別システムにおける照合アルゴリズムの登録方法の一実施例を示す構成図であり、
第２９図は、この発明に係る半導体集積回路装置の識別システムにおける照合アルゴリズムの照合方法の一実施例を示す構成図であり、
第３０図は、前記第２９図の比較方法の一例を示す説明図であり、
第３１図は、ＣＭＯＳインバータ回路の論理しきい値の順位を用いた場合の比較方法の一例を示す説明図であり、
第３２図は、ＣＭＯＳインバータ回路の論理しきい値の順位を用いた場合の比較方法の一例を示す説明図であり、
第３３図は、この発明が適用される半導体集積回路装置の一実施例を示す構成図であり、
第３４図は、この発明が適用されるマルチチップモジュールの一実施例を示すブロック図であり、
第３５図は、前記図３４のプログラム専用チップの一実施例を示すブロック図であり、
第３６図は、本願に係る識別番号発生回路を搭載した半導体集積回路装置の一実施例の製造工程を説明するための構成図であり、
第３７図は、本願に係る識別番号発生回路を搭載した半導体集積回路装置を回路実装ボードに組み立てる場合の一実施例の製造工程を説明するための構成図であり、
第３８図は、本願に係る識別番号発生回路を搭載した半導体集積回路装置の他の一実施例の製造工程を説明するための構成図であり、
第３９図は、この発明に係る識別番号発生回路が設けられる特定用途向けＬＳＩの一例を示すブロック図であり、
第４０図は、この発明に係るＣＭＯＳインバータの論理しきい値のバラツキを乱数発生器に応用した実施例を示す回路図であり、
第４１図は、企業間の電子部品調達市場における不正行為や様々なトラブルを軽減することを目的とした、本願発明に係るチップ識別番号発生回路の利用例を説明するための構成図であり、
第４２図は、この発明に係る半導体集積回路装置の他の一実施例を示す模試的平面図であり、
第４３図は、この発明に係る識別番号発生回路の他の一実施例を示す基本的回路図であり、
第４４図は、この発明に係る識別番号発生回路の他の一実施例を示す回路図であり、
第４５図は、この発明に係る識別番号発生回路の一実施例を示す具体的回路図であり、
第４６図は、この発明に係る識別番号発生回路の更に他の一実施例を示す具体的回路図であり、
第４７図は、前記第４６図の実施例回路の動作を説明するためのタイミング図であり、
第４８図は、前記図４６の実施例に用いられる単位回路の他の一実施例を示す回路図であり、
第４９図は、この発明に係る識別番号発生回路の更に他の一実施例を示す回路図であり、
第５０図は、この発明に係る識別番号発生回路の更に他の一実施例を示す回路図であり、
第５１図は、この発明が適用される半導体集積回路装置又は半導体チップの一実施例を示す回路レイアウト図であり、
第５２図は、上記Ｉ／Ｏセルの標準的な一実施例を示すブロック図であり、
第５３図は、この発明に係る半導体集積回路装置又は半導体チップに設けられるＩ／Ｏセルの一実施例を示す回路レイアウト図であり、
第５４図は、この発明に係る半導体集積回路装置又は半導体チップに設けられる出力バッファ回路の一実施例を示す回路図であり、
第５５図は、この発明に係る半導体集積回路装置又は半導体チップに設けられる出力バッファ回路の他の一実施例を示す回路図であり、
第５６図は、この発明に係る半導体集積回路装置の一実施例を示す概略構成図であり、
第５７図は、この発明に係る半導体集積回路装置の基本的なＪＴＡＧセルの一実施例を示すブロック図であり、
第５８図は、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の一実施例を説明するための構成図であり、
第５９図は、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の他の一実施例を説明するための構成図であり、
第６０図は、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の他の一実施例を説明するための構成図であり、
第６１図は、この発明に係る半導体集積回路装置のバウンダリスキャンレジスタのシフト動作を利用した識別番号のシリアル出力動作の他の一実施例を説明するための構成図であり、
第６２図は、この発明に係る識別番号発生回路の更に他の一実施例を示す回路図であり、
第６３図は、この発明に係る識別番号の説明図であり、
第６４図は、この発明に係る識別番号の説明図であり、
第６５図は、この発明に係る識別番号発生回路で生成された識別番号の高速識別番号照合（検索）アルゴリズムの一実施例を説明するためのフローチャート図であり、
第６６図は、第６５図の実施例に対応した構成図であり、
第６７図は、この発明に係る識別番号発生回路を組み込んだ半導体チップの回路設計方法の一実施例を示すフローチャート図であり、
第６８図は、この発明に係る識別番号発生回路を内蔵したＬＳＩ設計方法の一実施例を示すフローチャート図であり、
第６９図は、この発明に係る識別番号発生回路内蔵の半導体チップを用いた半導体集積回路装置の製造方法の一実施例のフローチャート図が示されている。
第７０図は、この発明に係る識別番号発生回路を搭載した半導体チップを用いた半導体集積回路装置の組み立て工程の一実施例を示すフローチャート図であり、
第７１図は、この発明に係る識別番号発生回路のビット数を減少させる方法の一実施例を示す構成図であり、
第７２図は、この発明に係る識別番号発生回路のビット数を減少させる方法の一実施例を示す構成図であり、
第７３図は、この発明に係る半導体集積回路装置に搭載された識別番号発生回路を利用した検査方法を説明するための構成図であり、
第７４図は、この発明に係る半導体集積回路装置に搭載された識別番号発生回路を利用した検査方法を説明するための構成図であり、
第７５図は、この発明に係る半導体集積回路装置に搭載された識別番号発生回路を利用し各検査工程で半導体チップ毎の特性データの相関を管理する方法を説明するための構成図であり、
第７６図は、この発明に係る半導体集積回路装置に搭載された識別番号発生回路を利用し前工程でウェハを自動で管理する方法を説明するための構成図であり、
第７７図は、この発明に係る半導体集積回路装置に搭載された識別番号発生回路の識別番号の格納・検索方法を説明するための構成図であり、
第７８図は、この発明に係る半導体集積回路装置に搭載された識別番号発生回路の識別番号の格納・検索方法の他の例を説明するための構成図であり、
第７９図は、この発明に係る識別番号発生回路を利用した半導体集積回路装置の救済方法の一実施例を示す構成図であり、
第８０図は、この発明に係る識別番号発生回路を搭載した半導体集積回路装置の一実施例を示すレイアウト図であり、
第８１図は，第８０図のレイアウト図の部分拡大レイアウト図であり、
第８２図は、この発明に係る識別番号発生回路を搭載した半導体集積回路装置の他の一実施例を示すレイアウト図であり、
第８３図は、第８１図のレイアウトに対応する回路図であり、
第８４図は、この発明に係る識別番号発生回路を搭載した半導体集積回路装置の更に他の一実施例を示す構成図であり、
第８５図は、第８４図の実施例を構成する半導体集積回路装置の部分平面パターン図であり、
第８６図は、第８４図の実施例を構成する半導体集積回路装置の他の部分平面パターン図であり、
第８７図は、この発明に係る識別番号発生回路を搭載した半導体集積回路装置の一実施例を示す回路図である。
【図１】
0005013387.tif 000020
【図２】
0005013387.tif 000021
【図３】
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【図４】
0005013387.tif 000023
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005013387.tif 000029
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0005013387.tif 000038
【図２０】
0005013387.tif 000039
【図２１】
0005013387.tif 000040
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0005013387.tif 000049
【図３１】
0005013387.tif 000050
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
0005013387.tif 000058
【図４０】
0005013387.tif 000059
【図４１】
0005013387.tif 000060
【図４２】
0005013387.tif 000061
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0005013387.tif 000069
【図５１】
0005013387.tif 000070
【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
0005013387.tif 000079
【図６１】
0005013387.tif 000080
【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
0005013387.tif 000086
【図６８】
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【図６９】
0005013387.tif 000088
【図７０】
0005013387.tif 000089
【図７１】
0005013387.tif 000090
【図７２】
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【図７３】
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【図７９】
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【図８０】
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【図８１】
0005013387.tif 000100
【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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