(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に選択的に積層された半導体層と、前記半導体層の対向する２側面の一部にそれぞれ接し、前記半導体層の上面に概略上面を一致させて設けられた対向する一対の導電膜（ソースドレイン領域の一部）と、前記導電膜（ソースドレイン領域の一部）との接触部の前記半導体層にそれぞれ設けられた不純物ソースドレイン領域と、前記導電膜（ソースドレイン領域の一部）の残りの側面、直上部及び直下部に設けられた絶縁膜と、少なくとも前記半導体層上及び前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられたゲート絶縁膜と、少なくとも前記ゲート絶縁膜を介して前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜間の前記半導体層上に埋設されたゲート電極とを備え、前記半導体層と前記導電膜（ソースドレイン領域の一部）とが接触する側面と、前記導電膜（ソースドレイン領域の一部）の直上部に設けられた前記絶縁膜と前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられた前記ゲート絶縁膜とが接触する側面が、垂直方向に一致し、且つ前記導電膜（ソースドレイン領域の一部）の直上部に設けられた前記絶縁膜、前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられた前記ゲート絶縁膜及び前記ゲート電極の上面が同じ高さを有していることを特徴とするＭＩＳ電界効果トランジスタ。
【請求項２】
前記半導体層が、半導体基板上に積層されたエピタキシャル半導体層であるか、あるいは半導体基板上に絶縁膜を介して積層された半導体層（ＳＯＩ基板）であることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
【請求項３】
前記導電膜及び前記ゲート電極がバリアメタル層を有していることを特徴とする特許請求の範囲請求項１及び請求項２記載のＭＩＳ電界効果トランジスタ。
【請求項４】
対向する２側面には、導電膜がそれぞれ接するソースドレイン領域が形成された半導体層において、前記導電膜上に選択気相成長導電膜を積層し、前記選択気相成長導電膜以外の領域上に第１の絶縁膜を平坦に形成して後、少なくとも前記選択気相成長導電膜間の前記第１の絶縁膜を除去して形成された開孔にゲート絶縁膜を介してゲート電極を平坦に埋め込み、しかる後に前記選択気相成長導電膜を除去して形成された開孔に第２の絶縁膜を平坦に埋め込んだことを含むことを特徴とするＭＩＳ電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体集積回路に係り、特に高速、低電力、高信頼、高性能且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタに関する。
従来、ＭＩＳ電界効果トランジスタの高速化においては、ゲート電極幅の微細化（ショートチャネル化）に重点がおかれ、この際問題になるドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善するためにＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成することにより対処されてきたが、不純物により形成したソースドレイン領域の活性化に必要とされる高温処理のために、ゲート電極及びソースドレイン領域の低抵抗化が難しかったこと、不純物によるソースドレイン領域を半導体基板に形成するために、ソースドレイン領域の接合容量の低減化が難しかったこと、多結晶シリコンゲート電極の空乏化によって生じた空乏層により実効的なゲート絶縁膜の薄膜化及び閾値電圧の低減化が難しかったこと等よりショートチャネル化をはかっている割りには高速化及び低電力化が達成されていないという欠点があった。
そこで、高速大容量通信用あるいは携帯情報端末用の半導体集積回路の製造を容易且つ安価な製造方法で可能とし、さらなる高速、低電力及び高性能に対応可能なショートチャネルのＭＩＳ電界効果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】
図３２は従来のＭＩＳ電界効果トランジスタの模式側断面図で、ｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型のシリコン基板、52はｐ型不純物ウエル領域、53は素子分離領域形成用トレンチ及び埋め込み酸化膜、54はｎ型ソースドレイン領域、55はｎ+ 型ソースドレイン領域、56はゲート酸化膜（SiO2）、57はゲート電極（ＷSi／polySi）、58は下地酸化膜、59はサイドウオール、60は不純物ブロック用酸化膜、61はＢＰＳＧ膜、62はバリアメタル、63は導電プラグ、64はバリアメタル、65はAlCu配線、66バリアメタルを示している。
同図においては、ｐ型のシリコン基板51に酸化膜を埋め込んだトレンチ素子分離領域53が選択的に設けられ、トレンチ素子分離領域53により画定されたｐ型のシリコン基板51上にゲート酸化膜（SiO2）56を介してゲート電極（ＷSi／polySi）57が設けられ、ゲート電極57の側壁にサイドウオール59が設けられ、ｐ型のシリコン基板51には、ゲート電極57に自己整合してｎ型ソースドレイン領域54及びサイドウオール59に自己整合してｎ+ 型ソースドレイン領域55が設けられ、ｐ型のシリコン基板51上に設けられたＢＰＳＧ膜61の一部を選択的に開孔したビアを埋め込んだバリアメタル62を有する導電プラグ63を介して上下にバリアメタル（64、66）を有するAlCu配線65が接続されている構造からなるＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、ＬＤＤ構造を形成することにより、ドレイン領域近傍の電界が緩和され、ホットキャリア効果による寿命上の伝達コンダクタンスの劣化は改善され、ショートチャネル化は可能であるが、あらかじめ形成したゲート電極及びサイドウオールに自己整合してそれぞれｎ型ソースドレイン領域及びｎ+ 型ソースドレイン領域を形成するため、ｎ型及びｎ+ 型ソースドレイン領域の活性化に高温処理が必要とされることから、ゲート電極及びソースドレイン領域の抵抗の低減ができなかったこと、ｎ型及びｎ+ 型不純物からなるソースドレイン領域を形成するため、接合容量の低減ができなかったこと、ゲート電極を半導体層である多結晶シリコン層で形成しなければならなかったので、多結晶シリコン層にも空乏層が存在してしまうために、実効的なゲート絶縁膜（ゲート絶縁膜の厚さとゲート電極の空乏層の厚さとの合計）の薄膜化が難しかったこと及び閾値電圧の低減化が難しかったこと等によりショートチャネル化をはかっている割りには高速化及び低電力化が達成されていないという欠点があった。
図３３は上記従来例等のもつ欠点を改善する１手段として本願発明者により以前に出願された参考例で、ｐ型のシリコン基板51上に酸化膜（SiO2）67を介して形成されたｐ型のＳＯＩ基板68を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51、53〜55、61〜66は図３２と同じ物を、67は貼り合わせ用酸化膜、68はｐ型のＳＯＩ基板、69はバリアメタル、70はメタルソースドレイン領域、71はゲート酸化膜、72はバリアメタル、73はゲート電極を示している。
同図においては、ｐ型のシリコン基板51上に設けられた酸化膜67上に一対のメタルソースドレイン領域70（バリアメタル69を有する）が設けられ、このメタルソースドレイン領域70間にメタルソースドレイン領域70の一部に接してｐ型のＳＯＩ基板68が設けられ、対向するメタルソースドレイン領域70にそれぞれ接してｐ型のＳＯＩ基板68にｎ+ 型ソースドレイン領域55が設けられ、このｎ+ 型ソースドレイン領域55に接してｎ型ソースドレイン領域54が設けられており、またｐ型のＳＯＩ基板68上及び対向するメタルソースドレイン領域70の側壁にはゲート酸化膜71が設けられ、このゲート酸化膜71を介してバリアメタル72を有するゲート電極73が平坦に埋め込まれており、周囲を素子分離領域形成用トレンチ及び埋め込み酸化膜53によって完全に絶縁分離されている構造を有するＭＩＳ電界効果トランジスタが形成されている。
したがって、ＳＯＩ基板にはチャネル領域、低濃度のソースドレイン領域及び極めて微小な高濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく導電膜で形成できるため、接合容量の低減（ほとんど零）及びソースドレイン領域の抵抗の低減が可能である。また高誘電率を有するTa2O5 をゲート酸化膜として使用できるためゲート酸化膜の厚膜化が可能で、ゲート電極とＳＯＩ基板間の微小な電流リークの改善及びゲート容量の低減も可能である。また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前にセルフアラインで形成できることにより、低抵抗な低融点金属のゲート電極を形成できるため、ゲート電極配線の低抵抗化も可能である。また薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を無くすことが可能で、閾値電圧を低減できることによる低電力化が可能である。以上のことより、上記従来例に比較し、低電力化及び高速化に関し、かなりの改善は達成されているが、ＳＯＩ基板を使用しなければならないために、かなりのコスト高になってしまうこと、ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成するため、オフ時にバックチャネルが作動し、微少ではあるが、電流リークの発生を防止できないこと、バリアメタルを有するメタルソースドレイン領域の側壁に自己整合して薄膜のゲート酸化膜を介してゲート電極を形成するため、ゲート電極とメタルソースドレイン領域間に容量が付加されてしまうこと及び角部を有する薄膜のゲート酸化膜のみで絶縁分離するため、ゲート電極とメタルソースドレイン領域間の耐圧が低いこと等の欠点があり、低電力化及び高速化に十分対応できなくなりつつある。
【０００３】
【発明が解決しようとする課題】
本発明が解決しようとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るために、ホットキャリア効果を改善したＬＤＤ構造を形成することにより、ショートチャネル化を達成しているが、ソースドレイン領域を自己整合して微細に形成するために、多結晶シリコンゲート電極（実際には多結晶シリコンと高融点金属の二重ゲート）を使用しなければならなかったために、ゲート電極及びソースドレイン領域の抵抗の低減が難しかったこと、不純物によるソースドレイン領域を半導体基板に形成しなければならなかったために、ソースドレイン領域の接合容量の低減が難しかったこと、多結晶シリコンゲート電極にも空乏層が形成され、実効的なゲート絶縁膜の薄膜化及び閾値電圧の低減化が難しかったこと等によりショートチャネル化をはかっている割りには高速化が達成されていないという問題があり、これらを改善するために提案された参考例においては、ＳＯＩ基板を使用しなければならないために、かなりのコスト高になってしまうこと、ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成するために、オフ時にバックチャネルが作動し、微少ではあるが、電流リークの発生を防止できないこと、メタルソースドレイン領域の側壁に自己整合して薄膜のゲート酸化膜を介してゲート電極を形成するために、ゲート電極とメタルソースドレイン領域間に容量が付加されてしまうこと及び角部を有する薄膜のゲート酸化膜のみで絶縁分離するため、ゲート電極とメタルソースドレイン領域間の耐圧が低いこと等の欠点があり、さらなる高速、低電力及び高性能を兼ね備えたＭＩＳ電界効果トランジスタの形成が難しいという問題が顕著になってきたことである。
【０００４】
【課題を解決するための手段】
上記課題は、半導体基板と、前記半導体基板上に選択的に積層された半導体層と、前記半導体層の対向する２側面の一部にそれぞれ接し、前記半導体層の上面に概略上面を一致させて設けられた対向する一対の導電膜（ソースドレイン領域の一部）と、前記導電膜（ソースドレイン領域の一部）との接触部の前記半導体層にそれぞれ設けられた不純物ソースドレイン領域と、前記導電膜（ソースドレイン領域の一部）の残りの側面、直上部及び直下部に設けられた絶縁膜と、少なくとも前記半導体層上及び前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられたゲート絶縁膜と、少なくとも前記ゲート絶縁膜を介して前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜間の前記半導体層上に埋設されたゲート電極とを備え、前記半導体層と前記導電膜（ソースドレイン領域の一部）とが接触する側面と、前記導電膜（ソースドレイン領域の一部）の直上部に設けられた前記絶縁膜と前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられた前記ゲート絶縁膜とが接触する側面が、垂直方向に一致し、且つ前記導電膜（ソースドレイン領域の一部）の直上部に設けられた前記絶縁膜、前記導電膜（ソースドレイン領域の一部）の直上部の前記絶縁膜の側面に設けられた前記ゲート絶縁膜及び前記ゲート電極の上面が同じ高さを有している本発明のＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作    用】
即ち、本発明の主要なＭＩＳ電界効果トランジスタにおいては、半導体基板上に積層された第１の絶縁膜に選択的に設けられた半導体基板の露出部にエピタキシャル半導体層が設けられ、このエピタキシャル半導体層の対向する２側面の一部に接し、第１の絶縁膜の一部に設けられた開孔部を埋め込んだ、バリアメタルを有する導電膜（メタルソースドレイン領域）が設けられ、バリアメタルを有する導電膜とエピタキシャル半導体層の接触部に高濃度及び低濃度のソースドレイン領域が設けられ、バリアメタルを有する導電膜の直上には第２の絶縁膜が、素子分離領域の第１の絶縁膜の直上には第３の絶縁膜がそれぞれ設けられ、エピタキシャル半導体層の上面及び第２の絶縁膜の対向する２側面にゲート酸化膜（SiO2／Ta2O5 ）が設けられ、このゲート酸化膜を介して第２の絶縁膜間のエピタキシャル半導体層上にバリアメタルを有するゲート電極（Al) が平坦に埋め込まれており、バリアメタルを有する導電膜の上面の一部にはバリアメタルを有する導電プラグを介して上下にバリアメタルを有するAlCu配線が接続されている構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、半導体基板に部分的に形成した結晶性のよいエピタキシャル半導体層に直接チャネル領域を形成できることにより、リーク特性に優れた高性能化が可能である。またエピタキシャル半導体層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、ゲート電極とオーバーラップしないように、高濃度及び低濃度のソースドレイン領域に接する側面以外のすべての面を絶縁膜で囲まれた構造の低抵抗の導電膜で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減、ゲート電極とソースドレイン領域間の容量の低減及び耐圧の改善が可能である。また高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャル半導体層間の微少な電流リークの改善及びゲート容量の低減も可能である。また低抵抗な低融点金属（Al）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化も可能である。また素子分離領域に整合して、ほぼセルフアラインに各要素（エピタキシャル半導体層、メタルソースドレイン領域、低濃度及び高濃度の不純物ソースドレイン領域、ゲート酸化膜、ゲート電極、バリアメタル及び各種の絶縁膜）を形成することもできる。また素子分離領域の絶縁膜、メタルソースドレイン領域及びエピタキシャル半導体層の上面を概略平坦面に、また素子分離領域上の絶縁膜、メタルソースドレイン領域上の絶縁膜及びゲート電極部の上面を平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。またＳＯＩ構造のＭＩＳ電界効果トランジスタを形成していないために、バックチャネルの電流リークは考慮しなくてよいことになる。
即ち、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に形成した部分エピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ半導体集積回路の形成を可能とする絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを得ることができる。
【０００６】
【実施例】
以下本発明を、図示実施例により具体的に説明する。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図、図２は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図、図３は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図、図４は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図、図５は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル長方向）、図６は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル幅方向）、図７は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図、図８は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図、図９は本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図、図１０は本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図、図１１は本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図、図１２〜図２１は本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図、図２２〜図３１は本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図である。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１は本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図（チャネル長方向）で、ショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は1015cm-3程度のｐ型のシリコン基板、２は素子分離領域の絶縁膜兼メタルソースドレイン領域下の絶縁膜（SiO2）、３は1016cm-3程度のｐ型のエピタキシャルシリコン層、４は1017cm-3程度のｎ型ソースドレイン領域、５は1020cm-3程度のｎ+ 型ソースドレイン領域、６は20nm程度のバリアメタル（TiN ）、７は深さ200 nm程度の導電膜（メタルソースドレイン領域、Al）、８は200 nm程度の素子分離領域上の絶縁膜（SiO2）、９は12nm程度のゲート酸化膜（SiO2／Ta2O5 ）、10は20nm程度のバリアメタル（TiN ）、11はゲート長100 nm程度のゲート電極（Al）、12は200 nm程度のメタルソースドレイン領域上の絶縁膜（SiO2）、13は500 nm程度の燐珪酸ガラス膜（PSG ）、14は20nm程度のバリアメタル（TiN ）、15は導電プラグ（Ｗ）、16は50nm程度のバリアメタル（TiN ）、17は500 nm程度のAlCu配線、18は50nm程度のバリアメタル（TiN ）を示している。
同図においては、ｐ型のシリコン基板１上に積層された酸化膜２に選択的に設けられたｐ型のシリコン基板１の露出部にｐ型のエピタキシャルシリコン層３が設けられ、このエピタキシャルシリコン層３の対向する２側面の一部に接し、絶縁膜２の一部に設けられた開孔部を埋め込んだ、バリアメタル（TiN ）６を有する導電膜（メタルソースドレイン領域、Al）７が設けられ、バリアメタル６を有する導電膜７とエピタキシャルシリコン層３の接触部にｎ+ 型及びｎ型のソースドレイン領域（４、５）が設けられ、バリアメタル６を有する導電膜７の直上には絶縁膜12が、素子分離領域の絶縁膜２の直上には絶縁膜８がそれぞれ設けられ、エピタキシャルシリコン層３の上面及び絶縁膜12の対向する２側面にゲート酸化膜（SiO2／Ta2O5 ）９が設けられ、このゲート酸化膜９を介して絶縁膜12間のエピタキシャルシリコン層３上にバリアメタル（TiN ）10を有するゲート電極（Al）11が平坦に埋め込まれており、バリアメタル６を有する導電膜７の上面の一部にはバリアメタル（TiN ）14を有する導電プラグ15を介して上下にバリアメタル（16、18）を有するAlCu配線17が接続されている構造のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（本願発明におけるメタルソースドレイン領域とは、シリコン半導体基板に形成した不純物領域と金属膜との化合物［サリサイド］からなる慣例的なメタルソースドレイン領域とは異なり不純物領域を含まない金属膜又は合金膜のみの領域である。）
したがって、半導体基板を直接エッチングすることなく、半導体基板に部分的に形成した結晶性のよいエピタキシャルシリコン層に直接チャネル領域を形成できることにより、リーク特性に優れた高性能なＭＩＳ電界効果トランジスタを形成することが可能である。またエピタキシャルシリコン層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、ゲート電極とオーバーラップしないように、高濃度及び低濃度のソースドレイン領域に接する側面以外のすべての面を絶縁膜で囲まれた構造の低抵抗の導電膜で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減、ゲート電極とソースドレイン領域間の容量の低減及び耐圧の改善も可能である。また高誘電率を有するTa2O5 をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャルシリコン層間の微少な電流リークの改善及びゲート容量の低減も可能である。また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前にセルフアラインで形成できることにより、半導体層である多結晶シリコン膜を使用せずに、低抵抗な低融点金属（Al）からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。また素子分離領域に整合して、ほぼセルフアラインに各要素（エピタキシャルシリコン層、メタルソースドレイン領域、低濃度及び高濃度の不純物ソースドレイン領域、ゲート酸化膜、ゲート電極、バリアメタル及び各種の絶縁膜）を形成することもできる。また素子分離領域の絶縁膜、メタルソースドレイン領域及びエピタキシャルシリコン層の上面を概略平坦面に、また素子分離領域上の絶縁膜、メタルソースドレイン領域上の絶縁膜及びゲート電極部の上面を平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。またＳＯＩ構造のＭＩＳ電界効果トランジスタを形成していないためにバックチャネルの電流リークも考慮しなくてよいことになる。
この結果、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に形成した部分エピタキシャル半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを得ることができる。
【０００７】
図２は本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図（チャネル長方向）で、トレンチ（溝）により凸構造に形成したシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜18は図１と同じ物を示している。
同図においては、ｐ型のシリコン基板１に部分的にエピタキシャルシリコン層３を形成したシリコン基板を使用する替わりに、ｐ型のシリコン基板１に選択的にトレンチを形成することにより凸構造を形成したシリコン基板そのものを使用している以外は図１と同じ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、半導体基板にトレンチを形成することにより、若干リーク特性が劣ること以外はほぼ第１の実施例と同じ効果を得ることができ、また製造工程においてはやや簡略化が可能である。
【０００８】
図３は本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１に部分的にエピタキシャルシリコン層３を形成したシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜６、８〜18は図１と同じ物を、7aはメタルドレイン領域、7bはメタルソース領域、19はｐ+ 型不純物領域を示している。
同図においては、バリアメタル６を有するメタルソース領域７b の一部直下でｐ+ 型不純物領域19を介して、ｐ型のシリコン基板１への基板コンタクトを形成している以外は図１と同じ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果を得ることができ、また製造工程はやや増えるが、集積度を低下させることなく、ｐ型のシリコン基板への基板コンタクトをとることが可能である。
【０００９】
図４は本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１に部分的にｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24を形成したシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜19、は図１及び図３と同じ物を、20は不純物ウエル領域分離用絶縁膜（SiO2）、21はｐ型不純物ウエル領域、22はｎ型不純物ウエル領域、23はｎ+ 型不純物領域、24はｎ型のエピタキシャルシリコン層、25はｐ+ 型ソースドレイン領域を示している。
同図においては、図３と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタとホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去した以外は同じ構造のＰチャネルのＭＩＳ電界効果トランジスタが、ｐ型のシリコン基板１に部分的に形成されたｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24に形成され、それぞれバリアメタル６を有するメタルソース領域７b の一部直下でｐ+ 型不純物領域19及びｐ型不純物ウエル領域21を介してｐ型のエピタキシャルシリコン層３への基板コンタクトを、あるいはｎ+ 型不純物領域23及びｎ型不純物ウエル領域22を介してｎ型のエピタキシャルシリコン層24への基板コンタクトを形成している。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができ、また半導体基板に形成する慣例的なツインタブによるＣ−ＭＯＳ型半導体集積回路に比較し、より高集積に形成できる。
【００１０】
図５及び図６は本発明のＭＩＳ電界効果トランジスタにおける第５の実施例（図５はチャネル長方向、図６はチャネル幅方向）で、ｐ型のシリコン基板１に部分的にｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24を形成したシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜18、24、25は図１、図３及び図４と同じ物を示している。（ただし、基板コンタクトは省略している。）
同図においては、図１と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタがｐ型のシリコン基板１に部分的に形成されたｐ型のエピタキシャルシリコン層３に形成され、ホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去し、バリアメタル６を有するメタルソース領域７及びｐ+ 型ソースドレイン領域25を深く形成することにより、両側面にもチャネル領域を形成するために、側面にもゲート電極を設けていること以外はほぼ同じ構造のＰチャネルのＭＩＳ電界効果トランジスタがｐ型のシリコン基板１に部分的に形成されたｎ型のエピタキシャルシリコン層24に形成されている。図６の破線は側断面図より手前にあるメタルソースドレイン領域の底部を示しており、ＰチャネルのＭＩＳ電界効果トランジスタではＮチャネルのＭＩＳ電界効果トランジスタに比べキャリアの移動度が小さいため、集積度を低下させずに、チャネル幅を稼ぐために、側面にもチャネルが形成しうる構造をとっている。
本実施例においては、第１の実施例と同じ効果のほかに、表面上の占有面積が同じでも、側面方向にチャネル幅を稼ぐことができ、さらなる高速化を可能にすることができる。
【００１１】
図７は本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１に部分的にｐ型のエピタキシャルシリコン層３及びｎ型のエピタキシャルシリコン層24を形成したシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１〜18、24、25は図１及び図４と同じ物を示している。ただし、本実施例においても基板コンタクトは省略している。
同図においては、同一深さのバリアメタル６を有するメタルソースドレイン領域７を有するＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されているのみならず、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタとを分離する絶縁膜による素子分離領域を形成せずに異チャネル間に共通のメタルドレイン領域７a を形成した極めて高集積なＣ−ＭＯＳの基本回路（Ｃ−ＭＯＳのインバータ等に有効）が形成されている。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１の実施例と同じ効果を得ることができるばかりでなく、極めて高集積なＣ−ＭＯＳ型半導体集積回路を得ることが可能となる。
【００１２】
図８は本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１上に酸化膜（SiO2）26を介して形成されたｐ型のＳＯＩ基板27を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜18は図１と同じ物を、26はＳＯＩ構造形成用の酸化膜（SiO2）、27はｐ型のＳＯＩ基板を示している。
同図においては、ｐ型のシリコン基板１に部分的にエピタキシャルシリコン層３を形成したシリコン基板を使用する替わりに、ｐ型のシリコン基板１上に酸化膜（SiO2）26を介して形成されたｐ型のＳＯＩ基板27を使用している以外は図１とほぼ同じ構造を持つＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ほぼ第１の実施例と同じ効果を得ることができる以外に薄膜のＳＯＩ基板上にゲート構造を形成しているので、ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下の反転層と基板との間の空乏層容量を除去することが可能であり、ゲート電極に加えた電圧がゲート電極と反転層の間だけに印加できることになり、サブスレッショルド特性を改善できるので閾値電圧を低減することもでき、低電源化及び低電力化が可能である。オフ時のバックチャネルの電流リークはやや存在するものの、低電源化によりさらに電流リークを微少にすることも可能である。ただしコスト高にはなってしまう。
【００１３】
図９は本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１上に酸化膜（SiO2）26を介して形成されたｐ型のＳＯＩ基板27を使用して形成したＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１、２、４〜18、26、27は図１及び図８と同じ物を示している。
同図においては、バリアメタル６を有するメタルソースドレイン領域７の厚さをｐ型のＳＯＩ基板27より厚く形成している以外は図８とほぼ同じ構造を持つＳＯＩ構造のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ほぼ第１及び第７の実施例と同じ効果を得ることができる以外にバリアメタル６を有するメタルソースドレイン領域７上におけるバリアメタル14を有する導電プラグ15とのコンタクト抵抗の増加を防止することが可能である。［メタルソースドレイン領域７が薄膜であると、絶縁膜（13、12）を開孔してビアを形成する異方性ドライエッチングの際、メタルソースドレイン領域７もエッチングされ、コンタクトはとれるものの側面でのコンタクトになり、コンタクト抵抗が増加する現象がある。］
【００１４】
図１０は本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図（チャネル幅方向）で、ｐ型のシリコン基板１上に酸化膜（SiO2）26を介して形成されたｐ型のＳＯＩ基板27及びｎ型のＳＯＩ基板28を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１、２、４〜18、25〜27は図１、図４及び図８と同じ物を、28はｎ型のＳＯＩ基板を示している。
同図においては、図９と全く同一構造のＮチャネルのＭＩＳ電界効果トランジスタがｐ型のＳＯＩ基板27に形成され、ホットキャリア効果が生じないため、低濃度ソースドレイン領域を除去した以外は同じ構造のＰチャネルのＭＩＳ電界効果トランジスタが、ｎ型のＳＯＩ基板28に形成されている。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１及び第８の実施例と同じ効果を得ることができる。
【００１５】
図１１は本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図（チャネル長方向）で、ｐ型のシリコン基板１上に酸化膜（SiO2）26を介して形成されたｐ型のＳＯＩ基板27及びｎ型のＳＯＩ基板28を使用して形成したＳＯＩ構造のショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣ−ＭＯＳ型半導体集積回路の一部を示しており、１、２、４〜18、25〜28は図１、図４、図８及び図１０と同じ物を示している。
同図においては、図１０と同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されているのみならず、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタとを分離する絶縁膜による素子分離領域を形成せずに異チャネル間に共通のメタルドレイン領域７a を形成した極めて高集積なＣ−ＭＯＳの基本回路（Ｃ−ＭＯＳのインバータ等に有効）が形成されている。
本実施例においては、Ｃ−ＭＯＳ型半導体集積回路に関しても、第１及び第８の実施例と同じ効果を得ることができるばかりでなく、極めて高集積なＣ−ＭＯＳ型半導体集積回路を得ることが可能となる。
【００１６】
次いで本発明に係るＭＩＳ電界効果トランジスタの第１の製造方法について図１２〜図２１及び図１を参照して説明し、第２の製造方法について図２２〜図３１及び図９を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１７】
まず、第１の製造方法について図１２〜図２１及び図１を参照して説明する。
図１２
ｐ型のシリコン基板１に化学気相成長により、600nm 程度の酸化膜（SiO2）２を成長する。次いで通常のフォトリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、酸化膜（SiO2）２を選択的に200 nm程度異方性ドライエッチングする。次いで第１のレジスト（図示せず）はそのままで、選択的に開孔した第２のレジスト（図示せず）を形成し、第１及び第２のレジスト（図示せず）をマスク層として、残された酸化膜（SiO2）２を選択的に400 nm程度異方性ドライエッチングし、ｐ型のシリコン基板１の一部を露出する。次いで第１及び第２のレジスト（図示せず）を除去する。こうして２段構造を持つ酸化膜（SiO2）２を形成する。
図１３
次いで露出したｐ型のシリコン基板１上にｐ型のエピタキシャルシリコン層３を酸化膜（SiO2）２の上段の上面より高くなるように成長する。次いで燐を斜めイオン注入する。連続して砒素を斜めイオン注入する。（この際、閾値電圧を制御するための硼素のイオン注入をおこなってもよい。）
図１４
次いで酸化膜（SiO2）２の上段の上面がやや削れるくらいまでｐ型のエピタキシャルシリコン層３を化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉ−ｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称する）する。（酸化膜２の上段の上面より突出した部分のエピタキシャルシリコン層３には全側面及び上面に不純物が導入されてしまうので、対向する２側面以外の不純物導入領域を除去できる程度にエピタキシャルシリコン層３を化学的機械研磨する。）次いで800 ℃程度でN2アニールを加えることにより、拡散係数の差を利用して若干横方向に拡散させ、ｎ型ソースドレイン領域４及びｎ+ 型ソースドレイン領域５を形成する。
図１５
次いでスパッタにより、バリアメタルとなるTiN ６を20nm程度成長する。次いでスパッタにより、Alを200 nm程度成長する。次いで化学的機械研磨（ＣＭＰ）し、Al及びTiN を開孔部に埋め込み、ｎ型ソースドレイン領域４及びｎ+ 型ソースドレイン領域５が形成されたｐ型のエピタキシャルシリコン層３の両側にバリアメタル６を有するメタルソースドレイン領域（Al）７を形成する。次いでｐ型のエピタキシャルシリコン層３の表面を５nm程度異方性ドライエッチングする。次いで化学気相成長により、10nm程度の酸化膜（SiO2）29を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のエピタキシャルシリコン層３上の開孔部に酸化膜（SiO2）29を平坦に埋め込む。
図１６
次いでバリアメタル６を有するメタルソースドレイン領域（Al）７上に選択化学気相成長タングステン膜30を200 nm程度成長する。
図１７
次いで化学気相成長により、200 nm程度の酸化膜（SiO2）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、選択化学気相成長タングステン膜30上の酸化膜８を除去し、平坦化する。
図１８
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び選択化学気相成長タングステン膜30をマスク層として、選択的に酸化膜（SiO2）８及び酸化膜（SiO2）29を異方性ドライエッチングする。（図示はしていないが配線体とゲート電極のコンタクト部となる部分及びゲート電極の突き出し部となる部分の素子分離領域２の一部上の酸化膜（SiO2）８も異方性ドライエッチングされる。）こうして、ゲート電極形成用の開孔部が形成される。次いでレジスト（図示せず）を除去する。次いで12nm程度のゲート酸化膜９（SiO2／Ta2O5 ）を成長する。次いで20nm程度のバリアメタル（TiN ）10及び幅100 nm程度のゲート電極となるAl11を連続スパッタにより成長する。次いで化学的機械研磨（ＣＭＰ）により、ゲート電極用の開孔部に平坦に埋め込み、ゲート酸化膜９（SiO2／Ta2O5 ）、バリアメタル（TiN ）10及びゲート電極（Al）11からなる埋め込みゲート電極構造を形成する。
図１９
次いで選択化学気相成長タングステン膜30を異方性ドライエッチングする。
図２０
次いで化学気相成長により、200 nm程度の酸化膜（SiO2）12を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリアメタル６を有するメタルソースドレイン領域（Al）７上の開孔部に酸化膜（SiO2）12を平坦に埋め込む。
図２１
次いで化学気相成長により、500 nm程度の燐珪酸ガラス（PSG ）膜13を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的にＰＳＧ膜13及び酸化膜（SiO2）12を異方性ドライエッチングしてビアを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTiN 14を成長する。次いで化学気相成長により、タングステン膜15を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに埋め込み、導電プラグ（Ｗ）15を形成する。
図１
次いでスパッタにより、バリアメタルとなるTiN 16を50nm程度成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）17を500 nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN 18を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（TiN ）、Al（数％のCuを含む）及びバリアメタル（TiN ）を異方性ドライエッチングしてAlCu配線17を形成する。次いでレジスト（図示せず）を除去し、本願発明の部分エピタキシャルシリコン層及び絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを完成する。
【００１８】
次に第２の製造方法について図２２〜図３１及び図９を参照して説明する。
図２２
500 nm程度の酸化膜26を介してｐ型のシリコン基板１上に形成されたｐ型のＳＯＩ基板27上に化学気相成長により15nm程度の酸化膜（SiO2）31及び及び200 nm程度の窒化膜（Si3N4 ）32を順次成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、窒化膜（Si3N4 ）32、酸化膜（SiO2）31及びｐ型のＳＯＩ基板27を選択的に順次異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、350nm 程度の酸化膜（SiO2）２を成長する。次いで化学的機械研磨（ＣＭＰ）により、酸化膜（SiO2）２を開孔部に平坦に埋め込み素子分離領域を形成する。
図２３
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び酸化膜（SiO2）２をマスク層として、窒化膜（Si3N4 ）32を選択的に異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで窒化膜（Si3N4 ）32及び酸化膜（SiO2）２をマスク層として、ｐ型のＳＯＩ基板27に燐をイオン注入する。連続して砒素をイオン注入する。［この際、窒化膜（Si3N4 ）32を貫通し、直下のｐ型のＳＯＩ基板27に閾値電圧を制御するための硼素のイオン注入をおこなってもよい。］次いで800 ℃程度でN2アニールを加えることにより、拡散係数の差を利用して若干横方向に拡散させ、ｎ型ソースドレイン領域４及びｎ+ 型ソースドレイン領域５を形成する。
図２４
次いでｎ+ 型ソースドレイン領域５上の酸化膜（SiO2）31を異方性ドライエッチングする。次いで露出したｐ型のＳＯＩ基板27を異方性ドライエッチングする。次いで露出した酸化膜（SiO2）26を100 nm程度異方性ドライエッチングする。その際、素子分離領域の酸化膜（SiO2）２も同程度エッチングされる。次いで残された窒化膜（Si3N4 ）32を異方性ドライエッチングする。次いで化学的機械研磨（ＣＭＰ）により、ｐ型のＳＯＩ基板27の上面まで酸化膜（SiO2）２を研磨する。
図２５
次いでスパッタにより、バリアメタルとなるTiN ６を20nm程度成長する。次いでスパッタにより、Alを200 nm程度成長する。次いで化学的機械研磨（ＣＭＰ）し、Al及びTiN を開孔部に埋め込み、ｎ型ソースドレイン領域４及びｎ+ 型ソースドレイン領域５が形成されたｐ型のＳＯＩ基板27の両側にバリアメタル６を有するメタルソースドレイン領域（Al）７を形成する。次いでｐ型のＳＯＩ基板27の表面を５nm程度異方性ドライエッチングする。次いで化学気相成長により、10nm程度の酸化膜（SiO2）29を成長する。次いで化学的機械研磨（ＣＭＰ）し、ｐ型のＳＯＩ基板27上の開孔部に酸化膜（SiO2）29を平坦に埋め込む。［図２４において化学的機械研磨（ＣＭＰ）の際、ｐ型のＳＯＩ基板27の上面に酸化膜（SiO2）31を精度よく残すことが可能であれば、酸化膜（SiO2）29を形成する工程は不要である。］
図２６
次いでバリアメタル６を有するメタルソースドレイン領域（Al）７上に選択化学気相成長タングステン膜30を200 nm程度成長する。
図２７
次いで化学気相成長により、200 nm程度の酸化膜（SiO2）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、選択化学気相成長タングステン膜30上の酸化膜８を除去し、平坦化する。
図２８
次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）及び選択化学気相成長タングステン膜30をマスク層として、選択的に酸化膜（SiO2）８及び酸化膜（SiO2）29を異方性ドライエッチングする。（図示はしていないが配線体とゲート電極のコンタクト部となる部分及びゲート電極の突き出し部となる部分の素子分離領域２の一部上の酸化膜（SiO2）８も異方性ドライエッチングされる。）こうして、ゲート電極形成用の開孔部が形成される。次いでレジスト（図示せず）を除去する。次いで12nm程度のゲート酸化膜９（SiO2／Ta2O5 ）を成長する。次いで20nm程度のバリアメタル（TiN ）10及び幅100 nm程度のゲート電極となるAl11を連続スパッタにより成長する。次いで化学的機械研磨（ＣＭＰ）により、ゲート電極用の開孔部に平坦に埋め込み、ゲート酸化膜９（SiO2／Ta2O5 ）、バリアメタル（TiN ）10及びゲート電極（Al）11からなる埋め込みゲート電極構造を形成する。
図２９
次いで選択化学気相成長タングステン膜30を異方性ドライエッチングする。
図３０
次いで化学気相成長により、200 nm程度の酸化膜（SiO2）12を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリアメタル６を有するメタルソースドレイン領域（Al）７上の開孔部に酸化膜（SiO2）12を平坦に埋め込む。
図３１
次いで化学気相成長により、500 nm程度の燐珪酸ガラス（PSG ）膜13を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的にＰＳＧ膜13及び酸化膜（SiO2）12を異方性ドライエッチングしてビアを開孔する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるTiN 14を成長する。次いで化学気相成長により、タングステン膜15を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに埋め込み、導電プラグ（Ｗ）15を形成する。
図９
次いでスパッタにより、バリアメタルとなるTiN 16を50nm程度成長する。次いでスパッタにより、配線となるAl（数％のCuを含む）17を500 nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN 18を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（TiN ）、Al（数％のCuを含む）及びバリアメタル（TiN ）を異方性ドライエッチングしてAlCu配線17を形成する。次いでレジスト（図示せず）を除去し、本願発明の絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＳＯＩ型のＭＩＳ電界効果トランジスタを完成する。
【００１９】
なお上記説明においては、ｐ型シリコン基板にｐ型のエピタキシャルシリコン層あるいはｐ型のＳＯＩ基板を形成する場合を説明しているが、シリコン基板、エピタキシャルシリコン層及びＳＯＩ基板はｐ型に限定されずｎ型であってもよいし、シリコン基板に限らず、化合物半導体基板を使用してもよい。またメタルソースドレイン領域、ゲート電極、バリアメタル、導電プラグ、配線等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。
【００２０】
【発明の効果】
以上説明のように本発明によれば、半導体基板上に積層された第１の絶縁膜に選択的に設けられた半導体基板の露出部にエピタキシャル半導体層が設けられ、このエピタキシャル半導体層の対向する２側面の一部に接し、第１の絶縁膜の一部に設けられた開孔部を埋め込んだ、バリアメタルを有する導電膜（メタルソースドレイン領域）が設けられ、バリアメタルを有する導電膜とエピタキシャル半導体層の接触部に高濃度及び低濃度のソースドレイン領域が設けられ、バリアメタルを有する導電膜の直上には第２の絶縁膜が、素子分離領域の第１の絶縁膜の直上には第３の絶縁膜がそれぞれ設けられ、エピタキシャル半導体層の上面及び第２の絶縁膜の対向する２側面にゲート酸化膜が設けられ、このゲート酸化膜を介して第２の絶縁膜間のエピタキシャル半導体層上にバリアメタルを有するゲート電極が平坦に埋め込まれており、バリアメタルを有する導電膜の上面の一部にはバリアメタルを有する導電プラグを介して上下にバリアメタルを有するAlCu配線が接続されている構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、半導体基板に部分的に形成した結晶性のよいエピタキシャル半導体層に直接チャネル領域を形成できることにより、リーク特性に優れた高性能化が可能である。またエピタキシャル半導体層にはチャネル領域、極めて微小な高濃度及び低濃度のソースドレイン領域のみを形成し、大部分のソースドレイン領域を不純物領域ではなく、高濃度及び低濃度のソースドレイン領域に接する側面以外のすべての面を絶縁膜で囲まれた構造のゲート電極とオーバーラップしない低抵抗の導電膜で形成できるため、ソースドレイン領域の接合容量及び抵抗の低減、ゲート電極とソースドレイン領域間の容量の低減及び耐圧の改善が可能である。また高誘電率のTa2O5 をゲート酸化膜として使用しているため、ゲート酸化膜の厚膜化が可能で、ゲート電極とエピタキシャル半導体層間の微少な電流リークの改善及びゲート容量の低減も可能である。また低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減による低電力化も可能である。また素子分離領域の絶縁膜にほぼセルフアラインにＭＩＳ電界効果トランジスタの各要素を微細に形成することも可能である。また素子分離領域の絶縁膜、メタルソースドレイン領域及びエピタキシャル半導体層の上面を概略平坦面に、且つ素子分離領域上の絶縁膜、メタルソースドレイン領域上の絶縁膜及びゲート電極部の上面を平坦面に形成できることにより、極めて信頼性の高い層間絶縁膜及び配線体を形成することも可能となる。また異チャネル間共通メタルドレイン領域を形成すれば、極めて高集積なＣ−ＭＯＳを形成することも可能である。またコスト高にはなるが、ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することも可能である。
即ち、高速大容量通信用、携帯情報端末用等に対応可能な半導体集積回路の製造を可能とする、高速、低電力、高信頼、高性能及び高集積を併せ持つ絶縁膜上のメタルソースドレイン領域を有するノンオーバーラップメタルゲート構造のＭＩＳ電界効果トランジスタを得ることができる。
【図面の簡単な説明】
【図１】  本発明のＭＩＳ電界効果トランジスタにおける第１の実施例の模式側断面図
【図２】  本発明のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図
【図３】  本発明のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図
【図４】  本発明のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図
【図５】  本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル長方向）
【図６】  本発明のＭＩＳ電界効果トランジスタにおける第５の実施例の模式側断面図（チャネル幅方向）
【図７】  本発明のＭＩＳ電界効果トランジスタにおける第６の実施例の模式側断面図
【図８】  本発明のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図
【図９】  本発明のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図
【図１０】  本発明のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図
【図１１】  本発明のＭＩＳ電界効果トランジスタにおける第１０の実施例の模式側断面図
【図１２】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１３】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１４】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１５】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１６】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１７】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１８】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図１９】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図２０】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図２１】  本発明のＭＩＳ電界効果トランジスタにおける第１の製造方法の工程断面図
【図２２】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２３】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２４】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２５】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２６】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２７】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２８】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図２９】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図３０】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図３１】  本発明のＭＩＳ電界効果トランジスタにおける第２の製造方法の工程断面図
【図３２】  従来のＭＩＳ電界効果トランジスタの模式側断面図
【図３３】  本願発明者による従来のＭＩＳ電界効果トランジスタの模式側断面図
【符号の説明】
１  ｐ型のシリコン(Si)基板
２  素子分離領域の絶縁膜兼メタルソースドレイン領域下の絶縁膜（SiO2）
３  ｐ型エピタキシャルシリコン層
４  ｎ型ソースドレイン領域
５  ｎ+ 型ソースドレイン領域
６  バリアメタル（TiN ）
７  メタルソースドレイン領域（Al）
７a メタルドレイン領域（Al）
７b メタルソース領域（Al）
８  素子分離領域上の絶縁膜（SiO2）
９  ゲート酸化膜（SiO2／Ta2O5 ）
10  バリアメタル（TiN ）
11  ゲート電極（Al）
12  メタルソースドレイン領域上の絶縁膜（SiO2）
13  燐珪酸ガラス膜（PSG ）
14  バリアメタル（TiN ）
15  導電プラグ（Ｗ）
16  バリアメタル（TiN ）
17  AlCu配線
18  バリアメタル（TiN ）
19  ｐ+ 型不純物領域
20  不純物ウエル領域分離用絶縁膜（SiO2）
21  ｐ型不純物ウエル領域
22  ｎ型不純物ウエル領域
23  ｎ+ 型不純物領域
24  ｎ型エピタキシャルシリコン層
25  ｐ+ 型ソースドレイン領域
26  ＳＯＩ構造形成用の酸化膜（SiO2）
27  ｐ型ＳＯＩ基板
28  ｎ型ＳＯＩ基板
29  選択化学気相成長タングステン膜の成長防止絶縁膜（SiO2）
30  選択化学気相成長タングステン膜（Ｗ）
31  絶縁膜（SiO2）
32  絶縁膜（Si3N4 ）
【図１】
0004880149.tif 000002
【図２】
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【図３】
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【図４】
0004880149.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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