(57)【特許請求の範囲】
【請求項１】
試験パターンと期待値パターンとを生成するパターン発生器と、前記試験パターンを波形整形して被試験デバイスに与える波形整形器と、前記被試験デバイスからの試験結果と前記パターン発生器からの期待値パターンとを比較して、前記被試験デバイスの良否判断を行うパターン比較器と、タイミングパルス信号を前記波形整形器へ与えてテストタイミングをとるタイミング発生器とを備えた半導体試験装置であって、
前記タイミング発生器が、
基準信号を所定時間遅延させタイミングパルス信号としてパルス波がランダムに発生するランダムパターンで出力させるとともに、
前記基準信号に与えられる遅延時間を算出する遅延時間演算手段と、
この遅延時間演算手段で算出された前記遅延時間に応じて前記基準信号を遅延させる信号入出力回路とを備え、
この信号入出力回路が、
前記基準信号を入力するとともに、クロック信号の入力タイミングにもとづき前記基準信号を前記ランダムパターンで出力するデータ保持回路と、
このデータ保持回路における前記クロック信号の入力タイミングを前記遅延時間にもとづき遅延させるクロック信号遅延回路と、を有し、
前記クロック信号遅延回路が、前記データ保持回路の前記クロック信号の入力側に接続されることにより、前記データ保持回路のクロック信号を遅延させて、前記ランダムパターンで出力される基準信号のパターン依存性ジッタを低減することを特徴とするタイミング発生器。
【請求項２】
前記データ保持回路に入力される前記基準信号に遅延を与えるデータ遅延回路を備えることを特徴とする請求項１記載のタイミング発生器。
【請求項３】
前記クロック信号遅延回路に代えて、位相シフト回路を備えることを特徴とする請求項１又は２記載のタイミング発生器。
【請求項４】
前記データ保持回路が、フリップフロップを含むことを特徴とする請求項１又は２記載のタイミング発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置全体のテスト周期信号やテストタイミングをとるためにタイミングパルス信号を発生させるタイミング発生器、及び、これを備えた半導体試験装置に関する。
【背景技術】
【０００２】
本発明を説明するに先立ち、従来の半導体試験装置の概略について、図５を参照して説明する。
半導体集積回路（ＤＵＴ：被試験デバイス）１０を試験対象とする半導体試験装置１は、同図に示すように、主要な構成として、半導体試験装置１の全体の制御を行うテストプロセッサ（図示せず）、試験パターンや期待値パターンなどを生成するパターン発生器１１、このパターン発生器１１からの試験パターンをテスト信号波形に整形しドライバ１４を介してＤＵＴ１０へ送る波形整形器１２、コンパレータ１５を介してＤＵＴ１０から送られてきた試験結果とパターン発生器１１からの期待値パターンとを論理比較して一致・不一致を検出し、ＤＵＴ１０の良否判断を行うパターン比較器１３、タイミングパルス信号を発生して波形整形器１２,コンパレータ１５,パターン比較器１３などに与えテストのタイミングをとるタイミング発生器２０などを備えている。【０００３】
これらのうち、タイミング発生器２０は、図６に示すように、半導体試験装置１の全体のテスト周期を決める周期発生部２１と、ＤＵＴ１０のＬＳＩの各ピンやパターン比較器１３に所定のタイミングを与えるための複数の遅延発生部２２−１〜２２−ｎとを有している。
遅延発生部２２−１〜２２−ｎは、パターン周期データ（Ｒ１）をもとにパターン周期の端数データを算出し、入力端子ａ０からの周期開始データとの同期をとって端数データを送出する周期演算手段２３と、この周期演算手段２３からの端数データと設定遅延データ（Ｒ２）とを加算して整数データと端数データとを出力する遅延演算手段２４と、この遅延演算手段２４からの整数データにより周期発生部２１からの基準信号（基準クロック）を遅延させる基準信号遅延手段３１０と、この基準信号遅延手段３１０からの基準信号を遅延演算手段２４からの端数データにより遅延させタイミングパルス信号として出力する可変遅延手段３２０とを有している（例えば、特開平１１−１２５６６０号公報参照）。【０００４】
このような構成とすることで、タイミング発生器２０においては、所望の時間遅延したタイミングパルス信号を発生させてパターン比較器１３等へ送ることができる。
なお、図６に示すように、周期演算手段２３と遅延演算手段２４とを含む、基準信号の遅延時間を算出する部分を遅延時間演算手段Ａとする。また、基準信号遅延手段３１０と可変遅延手段３２０とを含む、基準信号を遅延させる部分を信号入出力回路３００とする。【０００５】
しかしながら、従来のタイミング発生器２０の遅延発生部２２−１〜２２−ｎに設けられた可変遅延手段３２０は、遅延を与える対象を、基準信号遅延手段３１０から出力された基準信号としていたため、パターン依存性ジッタ（ショートタイム・ジッタやサーマル・ドリフト・ジッタ）が発生しやすい状況にあり、そのままでは、タイミング発生器２０から出力されるタイミングパルス信号にタイミング誤差が生じてしまうという問題が生じていた。【０００６】
このパターン依存性ジッタが発生する様子を説明するための回路図を図７に示す。同図は、入力されたデータ信号（Ｄａｔａ）について、クロック信号（Ｃｌｏｃｋ）との同期をとり、さらに所定時間遅延させてから外部へ出力する信号入出力回路３００の回路構成を示す図である。
この信号入出力回路３００をさらに説明すると、入力されたデータ信号（従来のタイミング発生器２０（図６）において周期発生部２１から遅延発生部２２−１〜２２−ｎへ送られる基準信号に相当）をクロック信号（出力タイミングをはかるためのクロック）の入力タイミングにより出力するフリップフロップ３１０（図６における基準信号遅延手段３１０に相当）と、そのフリップフロップ３１０の出力端子側に接続されており、その出力されたデータ信号を所定時間遅延させてから外部へ出力する遅延回路３２０（図６における可変遅延手段３２０に相当）とを有している。【０００７】
そして、データ信号はランダムパターン（パルス波がランダムに発生するパターン）であり、クロック信号は連続パターン（パルス波が一定周期で連続して発生するパターン）であるとすると、遅延回路３２０は、ランダムパターンでパルス波が通過する経路（ランダムパターン通過経路、同図Ｃ）に接続されていることとなり、ランダムパターン通過経路において、パターン依存性ジッタが発生しやすい状態となっている。
ここで、パターン依存性ジッタには、ショートターム・ジッタと、サーマル・ドリフト・ジッタとがある。【０００８】
まず、ショートターム・ジッタについて説明する。ショートターム・ジッタとは、複数のパルス波が発生している場合に、一つのエッジ（注目エッジ）が過去のエッジの影響を受けて揺らぎを生じることをいう。
例えば、図８（ａ）に示すように、パルス波が連続で発生しているとき、注目エッジ（●を付したエッジ）に対しては、その注目エッジを有するパルス波における過去のエッジ（●を付したエッジを有するパルス波における○を付したエッジ、同図（１））、及び、過去に発生したパルス波における各エッジ（●を付したエッジを有するパルス波以外の過去のパルス波における○を付したエッジ、同図（２）、（３））が影響を与える。【０００９】
一方、図８（ｂ）に示すように、パルス波が単発で発生しているとき、注目エッジに対しては、その注目エッジを有するパルス波における過去のエッジ（○を付したエッジ）が主として影響を与える（同図（１））。
また、この場合、注目エッジを有するパルス波から見て過去の近い時間においては他のパルス波がランダムに発生していることがあり、例えば、その過去の近い時間においてパルス波が発生しているときは、図８（ａ）の（２）と同様に注目エッジはその過去のパルス波の各エッジから影響を受ける。これに対し、その時間にパルス波が発生していないときは、ここから影響を受けることはない（図８（ｂ）の（２）、（３）参照）。【００１０】
ここで、パルス波が連続で発生している場合において注目エッジに影響を与えているエッジと、パルス波が単発で発生している場合において注目エッジに影響を与えているエッジとを比較する。
まず、注目エッジを有するパルス波における過去のエッジについては、いずれも共通して影響を与えている（図８（ａ）の（１）及び図８（ｂ）の（１））。
次に、注目エッジの発生時点から見てある時間以上過去に発生したパルス波のエッジについては、影響は与えるものの、非常に小さいことから無視できることになる（図８（ａ）の（３）及び図８（ｂ）の（３））。【００１１】
そして、注目エッジを有するパルス波の発生時点に近い時間範囲内で過去に発生したパルス波における各エッジについては、パルス波が連続で発生している場合と、パルス波が単発で発生している場合とでその影響が異なる。
例えば、パルス波が連続で発生している場合には、図８（ａ）に示すように、それら過去に発生したパルス波の各エッジが注目エッジに対して大きな影響を与えている（図８（ａ）の（２））。【００１２】
これに対し、パルス波が単発で発生している場合には、注目エッジを有するパルス波の発生時点に近い時間範囲内では、過去にパルス波が発生しているときと発生していないときとがある。
過去にパルス波が発生しているときは、パルス波が連続で発生している場合と同様、注目エッジに大きな影響を与える。一方、過去にパルス波が発生していないときは、パルス波が存在しないため、図８（ｂ）に示すように、注目エッジに影響を与えないことになる。【００１３】
このことから、パルス波が連続で発生している場合において注目エッジが受ける影響と、パルス波が単発で発生している場合において注目エッジが受ける影響とは、注目エッジを有するパルス波の発生時点に近い時間範囲内で過去にパルス波が発生しているか否かにより異なってくる。
すなわち、パルス波が連続で発生する場合には、注目エッジを有するパルス波の発生時点に近い時間範囲内で必ず過去にパルス波が発生しており、注目エッジがそれら他のエッジから受ける影響は常に一定となる。このため、そのような連続したパルス波が通過する経路（連続クロック通過経路）においては、ショートターム・ジッタは考慮する必要がない。【００１４】
これに対し、パルス波が単発で発生する場合には、注目エッジを有するパルス波の発生時点に近い時間範囲内で過去にパルス波が発生しているか否かにより、その影響の程度が異なってくる。つまり、過去のエッジから影響を受けるパターン（図８（ｃ）に示すパターン）と、過去のエッジからほとんど影響を受けないパターン（図８（ｄ）に示すパターン）とがランダムに発生することにより、その影響が一定でなくなる。このため、単発に発生したパルス波が通過する経路（ランダムパターン通過経路）においては、注目エッジが受ける影響が変化して、パターン依存性ジッタ（ショートターム・ジッタ）が発生することになる。【００１５】
次に、サーマル・ドリフト・ジッタについて説明する。サーマル・ドリフト・ジッタとは、温度変化の影響を受けて、波形に揺らぎが生じることをいう。
図７に示す遅延回路３２０は、例えば、図９に示すようなインバータ３２１を任意の個数（通常、数十〜数百個）有している。このインバータ３２１の数を増やすことにより、遅延時間を大きくすることができる。【００１６】
インバータ３２１には、同図に示すようにトランジスタ３２２が設けられており、このトランジスタ３２２においては、パルス波の発生パターンによって温度変化が起こりＶＢＥ（ベース−エミッタ間の電圧）が変動する。
例えば、連続クロック通過経路においては、パルス波が連続で発生するため、温度変化はほぼ一定である。これに対し、ランダムパターン経路においては、パルス波が単発で発生するため、温度変化が一定でなくなる。このため、ＶＢＥが変動し、信号を出力するタイミングが変化して、パターン依存性ジッタ（サーマル・ドリフト・ジッタ）となる。特に、インバータ３２１の数が多くなるほど、サーマル・ドリフト・ジッタも大きくなる。【００１７】
以上のように、従来の信号入出力回路では、ランダムパターン通過経路において、ショートターム・ジッタやサーマル・ドリフト・ジッタが発生し得る状況にあった。このため、信号入出力回路が備えられたタイミング発生器においては、出力されるタイミングパルス信号にタイミング誤差が生じていた。そして、半導体試験装置全体においては、そのタイミング誤差を原因として、テストタイミングにずれが生じるなどの問題が生じていた。
しかも、図９に示したように、遅延回路３２０は、通常複数のインバータ３２１を有している。このため、インバータ３２１が後段へいくに従い、パターン依存性ジッタが加算されていき、タイミングパルス信号のタイミング誤差がさらに大きくなるという問題も生じていた。【００１８】
本発明は、以上のような従来の技術が有する問題を解決するために提案されたものであり、パターン依存性ジッタを低減して、タイミング発生器におけるタイミングパルス信号のタイミング誤差を減少し、半導体試験装置におけるテストタイミングのずれの発生を抑制可能とするタイミング発生器及び半導体試験装置の提供を目的とする。
【発明の開示】
【００１９】
本発明のタイミング発生器は、基準信号を所定時間遅延させタイミングパルス信号として出力するタイミング発生器であって、基準信号に与えられる遅延時間を算出する遅延時間演算手段と、この遅延時間演算手段で算出された遅延時間に応じて基準信号を遅延させる信号入出力回路とを備え、この信号入出力回路が、基準信号を入力するとともに、クロック信号の入力タイミングにもとづき基準信号を出力するデータ保持回路と、このデータ保持回路におけるクロック信号の入力タイミングを遅延時間にもとづき遅延させるクロック信号遅延回路とを有する構成としてある。
【００２０】
タイミング発生器をこのような構成とすると、信号入出力回路において、遅延回路が、データ保持回路の出力端子側ではなく、クロック信号が入力される入力端子側に接続されるため、ランダムパターン通過経路の遅延回路をなくすることができ、パターン依存性ジッタの低減が可能となる。
従来の半導体試験装置のタイミング発生器においては、データ保持回路（例えばフリップフロップを含む基準信号遅延手段）の出力端子側に遅延回路（例えば可変遅延手段）が接続されていた。そのデータ保持回路の出力端子側は、ランダムに発生する出力信号（例えば基準信号）が通過するランダムパターン通過経路であるため、この経路に遅延回路を接続すると、発生したパターン依存性ジッタを考慮する必要があった。
【００２１】
これに対し、データ保持回路においてクロック信号が入力される入力端子側は、一定周期で連続して発生するクロック信号が通過する連続クロック通過経路であるため、この経路に遅延回路（クロック信号遅延回路）を接続することにより、ランダムパターン通過経路の遅延回路をなくしてパターン依存性ジッタを低減できる。
しかも、データ保持回路の出力端子側に接続された遅延回路は、その出力信号を遅延させるのが役割であるが、出力信号ではなくクロック信号を遅延させることとしても、やはり出力信号を遅延させることとなる。このため、クロック信号の入力端子側に接続された遅延回路は、出力信号を遅延させるという役割を果たすことができる。
さらに、遅延回路がデータ保持回路の出力端子側には接続されず、クロック信号の入力端子側に接続されることで、ランダムパターン通過経路を短縮できる。
【００２２】
そこで、本発明では、データ保持回路の出力端子側ではなく、クロック信号が入力される入力端子側に遅延回路を接続してクロック信号を遅延させるようにすることで、出力信号を所定時間遅延させることができ、ランダムパターン通過経路の遅延回路をなくしてパターン依存性ジッタを低減することができる。
そして、パターン依存性ジッタを低減可能とすることで、この信号入出力回路が備えられたタイミング発生器におけるタイミングパルス信号のタイミング誤差を減少でき、半導体試験装置におけるテストタイミングのずれの発生を抑制することができる。
【００２３】
加えて、本発明では、遅延回路が連続クロック通過経路に接続されることでパターン依存性ジッタが低減されることから、インバータが複数段あるためにそのパターン依存性ジッタが増大するという問題も解消できる。すなわち、遅延回路が有するインバータの数が多ければ多いほど、パターン依存性ジッタを低減させたときの効果がより大きなものとなる。
【００２４】
また、本発明のタイミング発生器は、データ保持回路に入力される基準信号に遅延を与えるデータ遅延回路を備えた構成としてある。
タイミング発生器をこのような構成とすれば、クロック信号遅延回路により遅延されたクロック信号に合わせて基準信号を遅延させることができる。
【００２５】
また、本発明のタイミング発生器は、クロック信号遅延回路に代えて、位相シフト回路を備えた構成としてある。
タイミング発生器をこのような構成とすると、連続クロック通過経路に位相同期ループ回路（ＰＬＬ回路）を使用した位相シフト回路を接続して、出力信号を所望の時間遅延させることができ、このようにしても、ランダムパターン通過経路側の遅延回路をなくして、パターン依存性ジッタを低減することができる。
【００２６】
また、本発明のタイミング発生器は、データ保持回路が、フリップフロップを含む構成としてある。
タイミング発生器をこのような構成とすれば、データ保持回路がフリップフロップにより構成された信号入出力回路及びこの信号入出力回路を含むタイミング発生器においても、連続クロック通過経路にクロック信号遅延回路を接続してランダムパターン通過経路を短くできるため、パターン依存性ジッタを低減できる。なお、データ保持回路は、入力したデータをあるタイミングまで保持してから出力する回路であって、フリップフロップの他、例えば、ラッチ回路なども含まれる。
【００２７】
また、本発明の半導体試験装置は、試験パターンと期待値パターンとを生成するパターン発生器と、試験パターンを波形整形して被試験デバイスに与える波形整形器と、被試験デバイスからの試験結果とパターン発生器からの期待値パターンとを比較して、被試験デバイスの良否判断を行うパターン比較器と、タイミングパルス信号を波形整形器へ与えてテストタイミングをとるタイミング発生器とを備えた半導体試験装置であって、タイミング発生器が、本発明に係る特許請求の範囲に記載のタイミング発生器からなる構成としてある。
【００２８】
半導体試験装置をこのような構成とすると、パターン依存性ジッタの低減が可能となり、タイミング発生器におけるタイミングパルス信号のタイミング誤差を減少でき、半導体試験装置におけるテストタイミングのずれの発生を抑制できる。
以上のような本発明によれば、遅延回路又はＰＬＬ回路を使用した位相シフト回路が、データ保持回路（例えば、フリップフロップなど）の出力端子側ではなく、クロック信号が入力される入力端子側に接続されるため、ランダムパターン通過経路の遅延回路をなくすることができ、パターン依存性ジッタを低減できる。
これにより、タイミング発生器においては、タイミングパルス信号のタイミング誤差を減少でき、半導体試験装置においては、テストタイミングのずれの発生を抑制できる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明のタイミング発生器の構成を示す回路構成図である。
【図２】図２は、本発明の信号入出力回路の構成を示す回路構成図である。
【図３】図３は、本発明の信号入出力回路の他の構成を示す回路構成図である。
【図４】図４は、ＰＬＬ回路を使用した位相シフト回路の構成を示す回路構成図である。
【図５】図５は、一般的な半導体試験装置の概略構成を示す回路構成図である。
【図６】図６は、従来のタイミング発生器の構成を示す回路構成図である。
【図７】図７は、従来の信号入出力回路の構成を示す回路構成図である。
【図８】図８の（ａ）は、連続してパルス波が発生している場合に、注目エッジが他のエッジから影響を受ける様子を示す波形図である。（ｂ）は、単発でパルス波が発生している場合に、注目エッジが他のエッジから影響を受ける様子を示す波形図である。（ｃ）は、注目エッジが他のエッジから大きな影響を受ける様子を示す波形図である。（ｄ）は、注目エッジが他のエッジから影響を受けない様子を示す波形図である。
【図９】図９は、遅延回路に設けられるインバータの回路構成を示す回路図である。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係るタイミング発生器及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。
まず、本発明のタイミング発生器及び半導体試験装置の実施形態について、図１、図２を参照して説明する。
図１は、本発明のタイミング発生器の回路構成を、図２は、信号入出力回路の回路構成をそれぞれ示す電子回路図である。【００３１】
図１に示すタイミング発生器２０は、図５に示した従来と同様の半導体試験装置１に備えられている。
半導体試験装置１は、被試験デバイス１０（ＤＵＴ）の良否判断を行う試験装置であって、図５に示したように、主要構成として、パターン発生器１１と、波形整形器１２と、パターン比較器１３と、ドライバ１４と、コンパレータ１５と、フェイル解析メモリ１６と、入力電圧発生器１７と、デバイス用電源１８と、比較電圧発生器１９と、タイミング発生器２０とを有している。【００３２】
ここで、タイミング発生器２０は、図１に示すように、周期発生部２１と、遅延発生部２２−１〜２２−ｎとを備えており、さらに遅延発生部２２−１〜２２−ｎは、周期演算手段２３と、遅延演算手段２４と、信号入出力回路３０ａを有している。
なお、図１においては、周期演算手段２３及び遅延演算手段２４が遅延発生部２２−１〜２２−ｎに設けられているが、それら周期演算手段２３と遅延演算手段２４は、遅延発生部２２−１〜２２−ｎに設けることに限るものではなく、周期発生部２１に設けることもできる。
また、本実施形態においては、図１に示すように、周期演算手段２３と遅延演算手段２４とを含めて遅延時間演算手段Ａという。【００３３】
信号入出力回路３０ａは、図１に示すように、基準信号遅延手段３１ａと、可変遅延手段３２ａと、データ遅延手段３３ａとを備えている。
このような構成を有する信号入出力回路３０ａは、基準信号を所定時間遅延させて出力する回路であるが、この信号入出力回路３０ａを実施の一形態とする信号入出力回路３０は、図２に示すように、フリップフロップ３１と、クロック信号遅延回路３２と、データ遅延回路３３とを備えている。
フリップフロップ（データ保持回路）３１は、入力したデータ信号（Ｄａｔａ）を、クロック信号（Ｃｌｏｃｋ）の入力タイミングに合わせて出力する。このフリップフロップ３１は、図１においては基準信号遅延手段３１ａが該当する。【００３４】
クロック信号遅延回路３２は、フリップフロップ３１におけるクロック信号の入力端子側に接続されており、クロック信号を遅延させる。
このクロック信号遅延回路３２が接続される経路は、一定周期で連続して発生するパルス波からなるクロック信号が通過する連続クロック通過経路である。このようにフリップフロップ３１の出力信号を遅延させるための遅延回路を、フリップフロップ３１の出力端子側ではなく、クロック信号の入力端子側に接続させることで、パターン依存性ジッタを低減できる。このクロック信号遅延回路３２は、図１においては可変遅延手段３２ａが該当する。【００３５】
データ遅延回路３３は、クロック信号遅延回路３２をフリップフロップ３１における出力端子側からクロック信号の入力端子側へ移し変えたことにより、接続が必要となった遅延回路である。すなわち、クロック信号遅延回路３２によりクロック信号の入力タイミングが微小遅延されるため、そのクロック信号の入力タイミングにデータ信号を合わせるためのものである。このデータ遅延回路３３は、図１においてはデータ遅延手段３３ａが該当する。【００３６】
信号入出力回路３０をこのような構成とすれば、クロック信号遅延回路３２が、フリップフロップ３１における出力端子側（ランダムパターン通過経路）ではなく、クロック信号の入力端子側（連続クロック通過経路）に接続されるため、ランダムパターン通過経路（図２のＣ）にタイミング設定用の遅延回路を設ける必要がなくなり、パターン依存性ジッタを低減できる。
これにより、この信号入出力回路が設けられたタイミング発生器においては、タイミングパスル信号のタイミング誤差を減少でき、このタイミング発生器が設けられた半導体試験装置においては、テストタイミングのずれの発生を抑制できる。【００３７】
ところで、上述の信号入出力回路３０においては、クロック信号を遅延させる手段としてクロック信号遅延回路３２を用いていたが、図３に示すように、そのクロック信号遅延回路３２に代えて、位相同期ループ回路（ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路）を使用した位相シフト回路３４を設けることもできる。
ＰＬＬ回路は、入力信号又は基準周波数と、出力信号との周波数を一致させる電子回路であって、ＰＬＬ回路を使用して位相シフト回路３４を設けることにより、入力信号と出力信号との位相差を検出し、電圧制御発振器や回路のループを制御することで、正確に同期した周波数の信号を発信することができる。【００３８】
この位相シフト回路３４の内部構成を図４に示す。
同図に示すように、位相シフト回路３４は、位相検出器３４−１と、電圧制御発振器３４−２と、位相シフト量発生部３４−３とを有している。
位相検出器（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ：ＰＤ）３４−１は、基準周波数信号と電圧制御発振器３４−３の出力信号との位相差を電圧（又は電流）の形で出力する。
電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）３４−２は、電圧によって周波数を変化させる発振器である。
位相シフト量発生部３４−３は、位相検出器３４−１から出力された電圧（又は電流）に所定量のクロック遅延を発生させるための電圧（又は電流）を発生する。
このような構成からなる位相シフト回路３４を、フリップフロップ３１のクロック信号の入力端子側に接続することにより、ランダムパターン通過経路の遅延回路をなくすることができ、パターン依存性ジッタを生じさせることなく、出力信号に所定の遅延量を与えることができる。【００３９】
以上、本発明の信号入出力回路、タイミング発生器及び半導体試験装置の好ましい実施形態について説明したが、本発明に係る信号入出力回路、タイミング発生器及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、信号入出力回路は、フリップフロップと遅延回路とを有した回路構成としているが、それらフリップフロップ及び遅延回路により構成される場合に限るものではなく、他の回路素子を設けることもできる。【００４０】
また、信号入出力回路に設けられるフリップフロップは、図２等においては一つのみとしてあるが、一つに限るものではなく、複数設けることもできる。この場合、クロック信号遅延回路は、一のフリップフロップのクロック入力端子に接続することもでき、また、二以上のフリップフロップのクロック入力端子に接続することもできる。
【産業上の利用可能性】
【００４１】
本発明は、タイミングパルス波のタイミング誤差を低減可能なタイミング発生器に関する発明であるため、タイミングパルス波を用いて所定の動作を行う装置や機器等に好適に利用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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