(57)【特許請求の範囲】
【請求項１】
３相交流電源に接続される第１、第２及び第３の交流入力端子と、第１、第２、第３、第４、第５及び第６のスイッチ手段と、第１、第２及び第３の１次巻線と２次巻線とを有するトランスと、前記２次巻線に接続されたリアクトル（２３）を含む全波整流平滑回路とを備え、
前記トランスは共通の磁気コア（２ａ）を有し、前記第１、第２及び第３の１次巻線と前記２次巻線は前記共通の磁気コア（２ａ）に巻き回され、
前記第１の１次巻線の一端は前記第１のスイッチ手段を介して前記第１の交流入力端子に接続され、
前記第１の１次巻線の他端は前記第２のスイッチ手段を介して前記第２の交流入力端子に接続され、
前記第２の１次巻線の一端は前記第３のスイッチ手段を介して前記第２の交流入力端子に接続され、
前記第２の１次巻線の他端は前記第４のスイッチ手段を介して前記第３の交流入力端子に接続され、
前記第３の１次巻線の一端は前記第５のスイッチ手段を介して前記第３の交流入力端子に接続され、
前記第３の１次巻線の他端は前記第６のスイッチ手段を介して前記第１の交流入端子に接続され、
前記第１、第２、第３、第４、第５及び第６のスイッチ手段のそれぞれは、半導体スイッチとこのスイッチに逆方向並列に接続され且つスイッチに内蔵されるように又は個別に形成されているダイオードから成り、前記第１、第３及び第５のスイッチ手段に含まれている前記ダイオードは前記第１、第２及び第３の１次巻線に第１の方向の電流を流すことができる方向性を有し、前記第２、第４及び第６のスイッチ手段に含まれている前記ダイオードは前記第１、第２及び第３の１次巻線に第１の方向と反対の第２の方向の電流を流すことができる方向性を有し、
前記第１の１次巻線に第１の方向の電流を流す時には少なくとも前記第２のスイッチ手段の半導体スイッチをオン制御し、前記第１の１次巻線に第１の方向と反対の第２の方向の電流を流す時には少なくとも前記第１のスイッチ手段の半導体スイッチをオン制御し、前記第２の１次巻線に第１の方向の電流を流す時には少なくとも前記第４のスイッチ手段の半導体スイッチをオン制御し、前記第２の１次巻線に第２の方向の電流を流す時には少なくとも前記第３のスイッチ手段の半導体スイッチをオン制御し、前記第３の１次巻線に第１の方向の電流を流す時には少なくとも前記第６のスイッチ手段の半導体スイッチをオン制御し、前記第３の１次巻線に第２の方向の電流を流す時には少なくとも前記第５のスイッチ手段の半導体スイッチをオン制御する制御手段を有し、
前記制御手段は、前記第１、第３及び第５のスイッチ手段を同時にオン制御しないで時間をずらして順次にオン制御し、且つ前記第２、第４及び第６のスイッチ手段を同時にオン制御しないで時間をずらして順次にオン制御するものであることを特徴とする電力変換装置。
【請求項２】
前記制御手段は、前記第１及び第２のスイッチ手段の半導体スイッチを同時にオン制御し、前記第３及び第４のスイッチ手段の半導体スイッチを同時にオン制御し、前記第５及び第６のスイッチ手段の半導体スイッチを同時にオン制御するものであることを特徴とする請求項１記載の電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流を制御することができる双方向スイッチング回路を含む電力制御装置及び電力変換装置に関する。
【０００２】
【従来の技術】
バッテリ−充電器等に使用するための絶縁型整流器を構成する場合に商用周波数側に絶縁トランスを設け、トランスの２次側に整流回路及び電圧調整用のＰＷＭスイッチング回路を設けると、トランスが大きくなる。この問題を解決するために、３相交流電源にＰＷＭ整流器即ち交流−直流コンバータを接続し、このコンバータの出力端子間に直流リンクコンデンサを接続し、直流リンクコンデンサの出力段にトランスを有するインバータを接続し、インバータの出力段に整流平滑回路を設けることがある。この場合には、トランスとして損失の小さい高周波トランスを使用するので、トランスの小型化を図ることができる。
【０００３】
【発明が解決しようとする課題】
しかし、コンバータ、直流リンクコンデンサ、インバータ、トランス、整流平滑回路が必要になるので、トランス以外の部分が大きくなり、且つそれぞれの回路で損失が生じ、総合効率を高めることが困難になる。また、上述のような電力変換装置又は交流電力制御装置において、双方向スイッチの安定的制御が要求される。
【０００４】
そこで、本発明の目的は、小型化が可能な電力変換装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、
３相交流電源に接続される第１、第２及び第３の交流入力端子と、第１、第２、第３、第４、第５及び第６のスイッチ手段と、第１、第２及び第３の１次巻線と２次巻線とを有するトランスと、前記２次巻線に接続されたリアクトル（２３）を含む全波整流平滑回路とを備え、
前記トランスは共通の磁気コア（２ａ）を有し、前記第１、第２及び第３の１次巻線と前記２次巻線は前記共通の磁気コア（２ａ）に巻き回され、
前記第１の１次巻線の一端は前記第１のスイッチ手段を介して前記第１の交流入力端子に接続され、
前記第１の１次巻線の他端は前記第２のスイッチ手段を介して前記第２の交流入力端子に接続され、
前記第２の１次巻線の一端は前記第３のスイッチ手段を介して前記第２の交流入力端子に接続され、
前記第２の１次巻線の他端は前記第４のスイッチ手段を介して前記第３の交流入力端子に接続され、
前記第３の１次巻線の一端は前記第５のスイッチ手段を介して前記第３の交流入力端子に接続され、
前記第３の１次巻線の他端は前記第６のスイッチ手段を介して前記第１の交流入端子に接続され、
前記第１、第２、第３、第４、第５及び第６のスイッチ手段のそれぞれは、半導体スイッチとこのスイッチに逆方向並列に接続され且つスイッチに内蔵されるように又は個別に形成されているダイオードから成り、前記第１、第３及び第５のスイッチ手段に含まれている前記ダイオードは前記第１、第２及び第３の１次巻線に第１の方向の電流を流すことができる方向性を有し、前記第２、第４及び第６のスイッチ手段に含まれている前記ダイオードは前記第１、第２及び第３の１次巻線に第１の方向と反対の第２の方向の電流を流すことができる方向性を有し、
前記第１の１次巻線に第１の方向の電流を流す時には少なくとも前記第２のスイッチ手段の半導体スイッチをオン制御し、前記第１の１次巻線に第１の方向と反対の第２の方向の電流を流す時には少なくとも前記第１のスイッチ手段の半導体スイッチをオン制御し、前記第２の１次巻線に第１の方向の電流を流す時には少なくとも前記第４のスイッチ手段の半導体スイッチをオン制御し、前記第２の１次巻線に第２の方向の電流を流す時には少なくとも前記第３のスイッチ手段の半導体スイッチをオン制御し、前記第３の１次巻線に第１の方向の電流を流す時には少なくとも前記第６のスイッチ手段の半導体スイッチをオン制御し、前記第３の１次巻線に第２の方向の電流を流す時には少なくとも前記第５のスイッチ手段の半導体スイッチをオン制御する制御手段を有し、
前記制御手段は、前記第１、第３及び第５のスイッチ手段を同時にオン制御しないで時間をずらして順次にオン制御し、且つ前記第２、第４及び第６のスイッチ手段を同時にオン制御しないで時間をずらして順次にオン制御するものであることを特徴とする電力変換装置。
【０００６】
なお、請求項２に示すように、請求項１の前記制御手段は、前記第１及び第２のスイッチ手段の半導体スイッチを同時にオン制御し、前記第３及び第４のスイッチ手段の半導体スイッチを同時にオン制御し、前記第５及び第６のスイッチ手段の半導体スイッチを同時にオン制御するものであることが望ましい。
【０００７】
【発明の効果】
本発明によれば、電力変換装置の小型化を図ることができる。また、第１及び第２のスイッチ手段と、第３及び第４のスイッチ手段と、第５及び第６のスイッチ手段とは、同時にオン制御されないで時間をずらして順次にオン制御されるので、トランスの２次側の回路の電力容量を抑えることができる。
【０００８】
【実施形態】
次に、図面を参照して本発明の実施形態を説明する。
【０００９】
【第１の実施形態】
図１に示す第１の実施形態の３相交流−直流変換装置は、第１、第２及び第３の交流入力端子１ｒ、1ｓ、1ｔと、第１、第２及び第３のコンデンサＣａ、Ｃｂ、Ｃｃと、第１、第２、第３、第４、第５及び第６のスイッチ手段Ｑ1、Ｑ2、Ｑ3、Ｑ4、Ｑ5、Ｑ6と、トランス２の第１、第２、第３の１次巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃと、共通の２次巻線Ｎ2と、共通の磁気コア２ａと、整流平滑回路３と、対の直流出力端子４ａ、４ｂと、共通の制御回路５と、第１、第２及び第３入力電圧検出回路６、７、８と、出力電圧検出回路９と、電流検出器１０と、高周波成分除去用のリアクトル１１、１２、１３、と、第１、第２、第３、第４、第５及び第６の駆動回路３１、３２、３３、３４、３５、３６とから成る。
【００１０】
第１、第２及び第３の交流入力端子１ｒ、1ｓ、1ｔは商用周波数（５０Ｈｚ又は６０Ｈｚ）の３相正弦波交流のＲ相、Ｓ相、Ｔ相電圧即ち第１、第２及び第３相電圧を入力させるものである。
【００１１】
第１、第２及び第３のコンデンサＣａ、Ｃｂ、Ｃｃは高周波成分除去用又は交流電源用の交流コンデンサである。第１のコンデンサＣａはＲ相及びＳ相ライン１４、１５とリアクトル１１、１２を介して第１及び第２の交流入力端子１ｒ、1ｓに接続されており、この両端にＲ相とＳ相との間の第１の線間電圧Ｖｒｓが供給される。
第２のコンデンサＣｂは入力ライン１６、１７とリアクトル１２、１３を介して第２及び第３の交流入力端子１ｓ、1ｔに接続されており、この両端にＳ相とＴ相との間の第２の線間電圧Ｖｓｔが供給される。
第３のコンデンサＣｃはＴ相及びＲ相ライン１８、１９とリアクトル１3、１１を介して第３及び第１の交流入力端子１ｔ、1ｒに接続されており、この両端にＴ相とＲ相との間の第３の線間電圧Ｖｔｒが供給される。
第１、第２及び第３のコンデンサＣａ、Ｃｂ、Ｃｃの電圧は第１、第２及び第３の交流入力端子１ｒ、1ｓ、1ｔの線間電圧に追従して変化する。
【００１２】
第１のスイッチ手段Ｑ1と第１の１次巻線Ｎ1ａと第２のスイッチ手段Ｑ2との直列回路は第１のコンデンサＣａと同様にＲ相及びＳ相ライン１４、１５間に接続されている。第３のスイッチ手段Ｑ3と第２の１次巻線Ｎ1ｂと第４のスイッチ手段Ｑ4との直列回路は第２のコンデンサＣｂと同様にＳ相及びＴ相ライン１６、１７間に接続されている。第５のスイッチ手段Ｑ5と第３の１次巻線Ｎ1ｃと第６のスイッチ手段Ｑ6との直列回路は第３のコンデンサＣｃと同様にＴ相及びＲ相ライン１８、１９間に接続されている。
【００１３】
第１のスイッチ手段Ｑ1は制御可能な半導体スイッチから成る第１のスイッチＳ1とこの第１のスイッチＳ1に逆方向並列に接続された第１のダイオードＤ1とから成る。第１のスイッチＳ1の第１の主端子（ソース又はエミッタ）はＲ相ライン１４及び第１のリアクトル１１を介して第１の交流入力端子１ｒに接続されている。第１のスイッチＳ1の第２の主端子（ドレイン又はコレクタ）は交流負荷としての第１の１次巻線Ｎ1ａの一端に接続されている。第１のダイオードＤ1は第１の１次巻線Ｎ1ａにＲ相ライン１４側からＳ相ライン１５に向う第１の方向の電流を流すことができる方向性を有して第１のスイッチＳ1に並列に接続されている。この第１のダイオードＤ1は個別ダイオードであってもよいし、ＦＥＴ、トランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等から成る第１のスイッチＳ1のボディダイオード又は寄生ダイオードと呼ばれる内蔵ダイオードであってもよい。第１のスイッチＳ1をオン・オフ制御するための第１の駆動回路３１はＲ相ライン１４即ち第１のスイッチＳ1の第１の主端子と第１のスイッチＳ1の制御端子との間に接続されている。第１の駆動回路３１はライン２５の第１の制御信号Ｖｇａに応答して第１のスイッチＳ1をオン・オフ制御する。
【００１４】
第２のスイッチ手段Ｑ2は制御可能な半導体スイッチから成る第２のスイッチＳ2とこの第２のスイッチＳ2に逆方向並列に接続された第２のダイオードＤ2とから成る。第２のスイッチＳ2の第１の主端子（ソース又はエミッタ）はＳ相ライン１５及び第２のリアクトル１２を介して第２の交流入力端子１ｓに接続されている。第２のスイッチＳ2の第２の主端子（ドレイン又はコレクタ）は第１の１次巻線Ｎ1ａの他端に接続されている。第２のダイオードＤ2は第１の１次巻線Ｎ1ａにＳ相ライン１５側からＲ相ライン１４に向う第２の方向の電流を流すことができる方向性を有して第２のスイッチＳ2に並列に接続されている。この第２のダイオードＤ2は個別ダイオードであってもよいし、ＦＥＴ、トランジスタ、ＩＧＢＴ等から成る第２のスイッチＳ2のボディダイオード又は寄生ダイオードと呼ばれる内蔵ダイオードであってもよい。第２のスイッチＳ2をオン・オフ制御するための第２の駆動回路３２はＳ相ライン１５即ち第２のスイッチＳ2の第１の主端子と第２のスイッチS2の制御端子との間に接続されている。第２の駆動回路３２はライン２５の第１の制御信号Ｖｇａに応答して第２のスイッチＳ2をオン・オフ制御する。
【００１５】
第３のスイッチ手段Ｑ3は制御可能な半導体スイッチから成る第３のスイッチＳ3とこの第３のスイッチＳ3に逆方向並列に接続された第３のダイオードＤ3とから成る。第３のスイッチＳ3の第１の主端子（ソース又はエミッタ）はＳ相ライン１6及び第２のリアクトル１２を介して第２の交流入力端子１ｓに接続されている。第３のスイッチＳ3の第２の主端子（ドレイン又はコレクタ）は第２の１次巻線Ｎ1ｂの一端に接続されている。第３のダイオードＤ3は第１の１次巻線Ｎ1ａにＳ相ライン１６側からＴ相ライン１７に向う第１の方向の電流を流すことができる方向性を有して第３のスイッチＳ3に並列に接続されている。この第３のダイオードＤ3は個別ダイオードであってもよいし、ＦＥＴ、トランジスタ、ＩＧＢＴ等から成る第３のスイッチＳ3のボディダイオード又は寄生ダイオードと呼ばれる内蔵ダイオードであってもよい。第３のスイッチＳ3をオン・オフ制御するための第３の駆動回路３３はＳ相ライン１６即ち第３のスイッチＳ3の第１の主端子と第３のスイッチＳ3の制御端子との間に接続されている。第３の駆動回路３３はライン２６の第２の制御信号Ｖｇｂに応答して第３のスイッチＳ3をオン・オフ制御する。
【００１６】
第４のスイッチ手段Ｑ4は制御可能な半導体スイッチから成る第４のスイッチＳ4とこの第４のスイッチＳ4に逆方向並列に接続された第４のダイオードＤ4とから成る。第４のスイッチＳ4の第１の主端子（ソース又はエミッタ）はＴ相ライン１７及び第３のリアクトル１３を介して第３の交流入力端子１ｔに接続されている。第４のスイッチＳ4の第２の主端子（ドレイン又はコレクタ）は第２の１次巻線Ｎ1ｂの他端に接続されている。第４のダイオードＤ4は第２の１次巻線Ｎ1ｂにＴ相ライン１７側からＳ相ライン１６に向う第２の方向の電流を流すことができる方向性を有して第４のスイッチＳ4に並列に接続されている。この第４のダイオードＤ4は個別ダイオードであってもよいし、ＦＥＴ、トランジスタ、ＩＧＢＴ等から成る第４のスイッチＳ4のボディダイオード又は寄生ダイオードと呼ばれる内蔵ダイオードであってもよい。第４のスイッチＳ4をオン・オフ制御するための第４の駆動回路３４はＴ相ライン１７即ち第４のスイッチＳ4の第１の主端子と第４のスイッチＳ4の制御端子との間に接続されている。第４の駆動回路３４はライン２６の第２の制御信号Ｖｇｂに応答して第４のスイッチＳ4をオン・オフ制御する。
【００１７】
第５のスイッチ手段Ｑ5は制御可能な半導体スイッチから成る第５のスイッチＳ5とこの第５のスイッチＳ5に逆方向並列に接続された第５のダイオードＤ5とから成る。第５のスイッチＳ5の第１の主端子（ソース又はエミッタ）はＴ相ライン１８及び第３のリアクトル１３を介して第３の交流入力端子１ｔに接続されている。第５のスイッチＳ5の第２の主端子（ドレイン又はコレクタ）は第３の１次巻線Ｎ1ｃの一端に接続されている。第５のダイオードＤ5は第３の１次巻線Ｎ1ｃにＴ相ライン１８側からＲ相ライン１９に向う第１の方向の電流を流すことができる方向性を有して第５のスイッチＳ5に並列に接続されている。この第５のダイオードＤ5は個別ダイオードであってもよいし、ＦＥＴ、トランジスタ、ＩＧＢＴ等から成る第５のスイッチＳ5のボディダイオード又は寄生ダイオードと呼ばれる内蔵ダイオードであってもよい。第５のスイッチＳ5をオン・オフ制御するための第５の駆動回路３５はＴ相ライン１８即ち第５のスイッチＳ5の第１の主端子と第５のスイッチＳ5の制御端子との間に接続されている。第５の駆動回路３５はライン２７の第３の制御信号Ｖｇｃに応答して第５のスイッチＳ5をオン・オフ制御する。
【００１８】
第６のスイッチ手段Ｑ6は制御可能な半導体スイッチから成る第６のスイッチＳ6とこの第６のスイッチＳ6に逆方向並列に接続された第６のダイオードＤ6とから成る。第６のスイッチＳ6の第１の主端子（ソース又はエミッタ）はＲ相ライン１９及び第１のリアクトル１１を介して第１の交流入力端子１ｒに接続されている。第６のスイッチＳ6の第２の主端子（ドレイン又はコレクタ）は第３の１次巻線Ｎ1ｃの他端に接続されている。第６のダイオードＤ6は第３の１次巻線Ｎ1ｃにＲ相ライン１８側からＴ相ライン１９に向う第２の方向の電流を第３の１次巻線Ｎ1ｃに流すことができる方向性を有して第６のスイッチＳ6に並列に接続されている。この第６のダイオードＤ6は個別ダイオードであってもよいし、ＦＥＴ、トランジスタ、ＩＧＢＴ等から成る第６のスイッチＳ6のボディダイオード又は寄生ダイオードと呼ばれる内蔵ダイオードであってもよい。第６のスイッチＳ6をオン・オフ制御するための第６の駆動回路３６はＲ相ライン１９即ち第６のスイッチＳ6の第１の主端子と第６のスイッチＳ6の制御端子との間に接続されている。第６の駆動回路３６はライン２７の第３の制御信号Ｖｇｃに応答して第６のスイッチＳ6をオン・オフ制御する。
【００１９】
第１、第３及び第５のスイッチ手段Ｑ1、Ｑ3、Ｑ5は第１、第２及び第３の１次巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃの第２の方向の電流を制御するスイッチとして機能し、第２、第４及び第６のスイッチ手段Ｑ2、Ｑ4、Ｑ6は第１、第２及び第３の１次巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃの第１の方向の電流を制御するスイッチとして機能する。従って、第１及び第２のスイッチ手段Ｑ1、Ｑ2の組み合わせによって第１の双方向スイッチ回路が構成され、第３及び第４のスイッチ手段Ｑ3、Ｑ4の組み合わせによって第２の双方向スイッチ回路が構成され、第５及び第６のスイッチ手段Ｑ5、Ｑ6の組み合わせによって第３の双方向スイッチ回路が構成されている。第１、第２及び第３の双方向スイッチ回路を1箇所にまとめて配置しないで負荷としての第１、第２及び第３の１次巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃの両側に分割して配置すると、後述の説明から明らかになるように、スイッチ手段Ｑ1〜Ｑ6の各スイッチS1〜S6のソースが電源ライン１４〜１９に接続されるので、ソース電位が安定化し、各スイッチS1~S6のゲート・ソース間の制御が安定化する。
第１〜第６のスイッチＳ1〜Ｓ6及び第１〜第６の駆動回路３１〜３６の詳細は追って説明する。
【００２０】
トランス２の第１、第２及び第３の巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃは同一又は実質的に同一の巻数に設定されている。トランス２の２次巻線Ｎ2は、磁気コア２ａを介して第１、第２及び第３の１次巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃにそれぞれ電磁結合されている。この２次巻線Ｎ2はセンタタップ２０によって同一巻数の第１及び第２の部分Ｎ2ａ、Ｎ2ｂに分割されている。
【００２１】
共通の整流平滑回路３は、ダイオードから成る第１および第２の整流素子２１、２２と、平滑用リアクトル２３と、平滑用コンデンサ２４とから成る。第１の整流素子２１は２次巻線Ｎ2の一端とコンデンサ２４の一方の端子との間にリアクトル２３を介して接続されている。第２の整流素子２２は２次巻線Ｎ2の他端とコンデンサ２４の一方の端子との間にリアクトル２３を介して接続されている。２次巻線Ｎ2のセンタタップ２０はコンデンサ２４の他端に接続されている。従って、整流平滑回路３は両波整流回路に構成されている。コンデンサ２４に接続された第１及び第２の直流出力端子４ａ、４ｂは負荷４に直流電力を供給するものである。
【００２２】
第１の入力電圧検出回路６はＲ相及びＳ相ライン１４、１５に接続され、Ｒ相とＳ相との間の線間電圧Ｖｒｓを示す信号をライン６ａに送出する。第２の入力電圧検出回路７はＳ相及びＴ相ライン１６、１７に接続され、Ｓ相とＴ相との間の線間電圧Ｖｓｔを示す信号をライン７ａに送出する。第３の入力電圧検出回路８はＴ相及びＲ相ライン１８、１９に接続され、Ｔ相とＲ相との間の線間電圧Ｖｔｒを示す信号をライン８ａに送出する。出力電圧検出回路９は第１及び第２の直流出力端子４ａ、４ｂに接続され、出力端子４ａ、４ｂ間の直流出力電圧Ｖｏを示す検出信号をライン９ａに送出する。なお、説明を簡単にするために、各電圧検出回路６、７、８、９の入力電圧と出力電圧とは同一の記号のＶｒｓ、Ｖｓｔ、Ｖｔｒ、Ｖｏで示すことにする。
【００２３】
変流器から成る電流検出器１０は平滑用リアクトル２３に直列に接続され、ライン１０ａにリアクトル電流Ｉｏを示す信号を送出する。なお、ここでは、説明を簡単にするための電流検出器１０の入力と出力との両方を同一の記号のＩｏで示すことにする。
【００２４】
ライン６ａ、７ａ、８ａ、９ａ、1０ａが接続されている制御回路５は、これ等から与えられる検出信号に基づいて第１、第２、第３、第４、第５及び第６のスイッチＳ1〜Ｓ6を制御するための第１、第２及び第３の制御信号Ｖｇａ、Ｖｇｂ、Ｖｇｃを形成し、これをライン２５、２６、２７によって第１〜第６のスイッチＳ1〜Ｓ6の駆動回路３１〜３６に送る。
【００２５】
図２は図１の第１〜第６のスイッチＳ1〜Ｓ6とこのための第１〜第６の駆動回路３１〜３６とを詳しく示すものである。第１の駆動回路３１は発光ダイオードＬＤ１とこれに光結合されたホトダイオ−ドＰＤ１と増幅器Ａ1とＮＰＮトランジスタＮＴ1とＰＮＰトランジスタＰＴ1とから成る。なお、第１のスイッチＳ1を駆動するために必要な駆動電源回路も厳密には第１のスイッチＳ1の駆動回路であるが、本実施形態では駆動電源回路が第１〜第６のスイッチＳ1〜Ｓ6の駆動回路で共用されているので、図２の第１〜第６の駆動回路３１〜３６に含められていない。従って、正確には図１において、第１〜第６の駆動回路３１〜３６の駆動電源が省略されている。なお、第１〜第６の駆動回路３１〜３６に独立の駆動電源を設けることができるので、この場合には、図１の第１〜第６の駆動回路３１〜３６が駆動電源をそれぞれ含むと考えることができる。
【００２６】
第１の駆動回路３１の発光ダイオードＬＤ1は第１の制御信号ライン２５とグランドとの間に接続されており、ライン２５の第１の制御信号Ｖｇａがオン指令を示す高レベルの時に発光する。フォトダイオードＰＤ１の電流は発光ダイオードＬＤ１の発光に応答して流れ、ここに接続された増幅器Ａ1から高レベル出力が発生する。制御信号Ｖｇａがオフ指令の低レベルの時には発光ダイオードＬＤ１は非発光であり増幅器Ａ1の出力はオフ指令の低レベルに保たれる。増幅器Ａ1の対の電源端子は第１及び第２の電源ラインＬ1、Ｌ2に接続されている。
増幅器Ａ1の出力端子はＮＰＮトランジスタＮＴ1及びＰＮＰトランジスタＰＴ1のベースにそれぞれ接続されている。ＮＰＮトランジスタＮＴ1のコレクタは第１の電源ラインＬ1に接続され、このエミッタはゲートラインＧ1によって第１のスイッチＳ1の制御端子としてのゲートに接続されている。ＰＮＰトランジスタＰＴ1のエミッタはゲートラインＧ1によって第１のスイッチＳ1のゲートに接続され、このコレクタは第２の電源ラインＬ2に接続されている。第１及び第２の電源ラインＬ1、Ｌ2の間の電位を与える第３の電源ラインＬ3が第１のスイッチＳ1の第１の主端子としてのソースに接続されている。第１のスイッチＳ1はＮチャネル型絶縁ゲート型電界効果トランジスタ（ＦＥＴ）から成るので、ゲートラインＧ1と第３の電源ラインＬ3との間の電圧、即ちゲ−トとソースとの間の電圧が、ＦＥＴ固有のしきい値よりも高い時に、第１のスイッチＳ1がオン制御され、逆にゲート・ソ−ス間電圧が上記ＦＥＴのしきい値よりも低い時に第１のスイッチＳ1がオフ制御される。増幅器Ａ1の出力がオン指令を示す高レベルの時にはＮＰＮトランジスタＮＴ1がオン、ＰＮＰトランジスタＰＴ1がオフになる。この結果、ゲートラインＧ1の電位は第１の電源ラインＬ1の電位とほぼ等しくなり、且つ第３の電源ラインＬ3の電位よりも高くなり、第１のスイッチＳ1はオン制御される。逆に、増幅器Ａ1の出力がオフ指令を示す低レベルの時には、ＮＰＮトランジスタＮＴ1がオフ、ＰＮＰトランジスタＰＴ1がオンになり、ゲートラインＧ1の電位は第２の電源ラインＬ2の電位にほぼ等しくなり且つ第３の電源ラインＬ3の電位よりも低くなり、第１のスイッチＳ1はオフ制御される。
第３の電源ラインＬ3の電位を第１及び第２の電源ラインＬ1、Ｌ2の間の電位にするために、第１及び第２の電源ラインＬ1、Ｌ2間に抵抗Ｒ1と定電圧ダイオードＺＤ1との直列回路が接続され、抵抗Ｒ1と定電圧ダイオードＺＤ1との相互接続点に第３の電源ラインＬ3が接続されている。また、第１及び第２の電源ラインＬ1、Ｌ2は第１の電源Ｅ1に接続されている。
【００２７】
第２の駆動回路３２は、発光ダイオードＬＤ2とホトダイオードＰＤ2と増幅器Ａ2とＮＰＮトランジスタＮＴ2とＰＮＰトランジスタＰＴ2とから成り、第１の駆動回路３１と同一に形成されている。従って、第２の駆動回路３２において第１の駆動回路３１と実質的に同一のものには同一の参照符号を付し、添字の２によって第１の駆動回路３１の添字１のものと区別し、これらの説明を省略する。また、第３〜第６の駆動回路３３〜３６も第１の駆動回路３１と同一に形成されているので、これ等の出力段のＮＰＮトランジスタＮＴ3、ＮＴ4、ＮＴ5，ＮＴ6及びＰＮＰトランジスタＰＴ3、ＰＴ4、ＰＴ5、ＰＴ6のみを示し、この他の部分の図示及びその説明を省略する。なお、第３〜第６の駆動回路３３〜３６のＮＰＮトランジスタＮＴ3、ＮＴ4、ＮＴ5，ＮＴ6及びＰＮＰトランジスタＰＴ3、ＰＴ4、ＰＴ5、ＰＴ6は第１の駆動回路３１のＮＰＮトランジスタＮＴ1及びＰＮＰトランジスタＰＴ1に対応するものである。
【００２８】
第２の駆動回路３２の発光ダイオードＬＤ２は第１の制御信号Ｖｇａのライン２５に接続されている。従って、第２の駆動回路３２の出力段のＮＰＮトランジスタＮＴ2及びＰＮＰトランジスタＰＴ2は、第１の駆動回路３１のＮＰＮトランジスタＮＴ1及びＰＮＰトランジスタＰＴ1と同様にオン・オフ動作する。第２の駆動回路３２のＮＰＮトランジスタＮＴ2のコレクタは第４の電源ラインＬ4に接続され、ＰＮＰトランジスタＰＴ2のコレクタは第５の電源ラインＬ5に接続され、２つのトランジスタＮＰ２、ＰＴ2のエミッタは共にゲートラインＧ2によって第２のスイッチＳ2のゲートの接続されている。また、第2のスイッチS2のソ−スが第6の電源ラインL6に接続されている。
【００２９】
この実施形態では、電源回路を構成するために、第１〜第３の電源ラインＬ1、Ｌ2、Ｌ3の他に、第４、第５、第６、第７、第８及び第９の電源ラインＬ4、Ｌ5、Ｌ6、Ｌ7、Ｌ8、Ｌ9が設けられている。第２の電源Ｅ2に接続された第４及び第５の電源ラインＬ4、Ｌ5間に抵抗Ｒ2と定電圧ダイオードＺＤ2との直列回路が接続され、抵抗Ｒ2と定電圧ダイオードＺＤ2の相互接続点に第６の電源ラインＬ6が接続されている。
また、第３の電源Ｅ3に接続された第７及び第８の電源ラインＬ7、Ｌ8間に抵抗Ｒ3と定電圧ダイオードＺＤ3との直列回路が接続され、抵抗Ｒ3と定電圧ダイオードＺＤ3の相互接続点に第９の電源ラインＬ9が接続されている。
【００３０】
第３の駆動回路３３のＮＰＮトランジスタＮＴ3のコレクタは第４の電源ラインＬ4に接続され、ＰＮＰトランジスタＰＴ3のコレクタは第5の電源ラインＬ5に接続されている。第３の駆動回路３３の２つのトランジスタＮＴ3、ＰＴ3のエミッタはゲートラインＧ3によって第３のスイッチＳ3のゲートに接続されている。第3のスイッチS3のソ−スは第6の電源ラインL6に接続されている。第４の駆動回路３４の２つのトランジスタＮＴ4、ＰＴ4のエミッタはゲートラインＧ4によって第４のスイッチＳ4のゲートに接続されている。第４及び第５の駆動回路３４、３５のＮＰＮトランジスタＮＴ4、ＮＴ5のコレクタは第７の電源ラインＬ7にそれぞれ接続され、ＰＮＰトランジスタＰＴ4、ＰＴ5のコレクタは第８の電源ラインＬ8に接続されている。第５の駆動回路３５の２つのトランジスタＮＴ5、ＰＴ5のエミッタはゲートラインＧ5によって第５のスイッチＳ5のゲートに接続されている。第６の駆動回路３６の２つのトランジスタＮＴ6、ＰＴ6のエミッタはゲートラインＧ6によって第６のスイッチＳ6のゲートに接続されている。第6の駆動回路３６のNPNトランジスタNT6のコレクタは第1の電源ラインL1に接続され、PNPトランジスタPT6のコレクタは第2の電源ラインL2に接続されている。
【００３１】
第４及び第5のスイッチＳ4、S5の第１の主端子としてのソースは第９の電源ラインＬ9に接続されている。第６のスイッチＳ６のソースは第３の電源ラインＬ3に接続されている。
【００３２】
高周波トランス２の第１、第２及び第３の１次巻線Ｎ1a、Ｎ1b、Ｎ1c及び共通の２次巻線Ｎ2 は、共通のコア２ａに巻回され、各１次巻線Ｎ1a、Ｎ1b、Ｎ1cと２次巻線Ｎ2 とは絶縁分離されている。
【００３３】
図３は図１の制御回路５を詳しく示す。この制御回路５は、
（１）  出力電圧Ｖo を一定に制御する機能、
（２）  第１、第２、第３、第４、第５及び第６のスイッチＳ1〜Ｓ6を選択的に制御する機能を有する。
【００３４】
定電圧制御を実行するために基準電圧発生器４０と電圧変動検出用減算器４１と電流振幅指令演算器４２とが設けられている。減算器４１は基準電圧発生器４０の基準電圧Ｖo1からライン９ａの直流出力電圧Ｖo を減算する。減算器４１の出力に基づいて電流振幅指令演算器４２は出力電圧Ｖo を一定にするための電流振幅指令値Ｉo1を発生する。電流指令演算器４２は、比例積分回路と増幅器とから成る。なお、電流振幅指令値Ｉo1を出力電圧制御指令値と呼ぶこともできる。この実施形態では、直流出力電圧を交流側の電流制御によって達成しているので、Ｉo1が電流振幅指令値と呼ばれている。
【００３５】
共通の電流振幅指令値Ｉo1によって第１〜第６のスイッチＳ1〜Ｓ6を制御するために、第１、第２及び第３の乗算器４３、４４、４５が設けられている。第１、第２及び第３の乗算器４３、４４、４５は、ライン６ａ、７ａ、８ａから供給される図５（Ａ）に示す正弦波から成る第１、第２及び第３の線間電圧Ｖrs、Ｖst、Ｖtrに電流振幅指令値Ｉo1を乗算して図５（Ｂ）に示す第１、第２及び第３の電流指令値Ｉrs、Ｉst、Ｉtrを出力する。この電流指令値Ｉrs、Ｉst、Ｉtrは、出力電圧Ｖo を目標値にするための目標電流指令値に相当する３相交流信号である。なお、図５の角度０°〜３６０°は、第１相即ちＲ相の相電圧を基準にして示されている。
【００３６】
電流検出信号Ｉo のライン１０ａに接続された係数乗算器４６は、電流Ｉo をトランスの１次側の電流に換算するために係数Ｎ2 ／ｎ1 （巻数比）を電流Ｉo に乗算して１次換算出力電流Ｉo ′を求めるものである。なお、ｎ1 は１次巻線Ｎ1a、Ｎ1b、Ｎ1cのそれぞれの巻数、Ｎ2 は２次巻線Ｎ2 の第１及び第２の部分Ｎ2a、Ｎ2bのそれぞれの巻数を示す。
【００３７】
第１、第２及び第３の除算器４７、４８、４９は第１、第２及び第３の乗算器４３、４４、４５から得られた第１、第２及び第３の電流指令値Ｉrs、Ｉst、Ｉtrを係数乗算器４６の出力Ｉo ′で割り算して通流率信号とも呼ぶことができる次式で示す第１、第２及び第３の通電率指令信号Ｄrs、Ｄst、Ｄtrを求めるものである。
Ｄrs＝Ｉrs／Ｉo ′＝Ｉrs／（Ｉo×ｎ2 ／ｎ1 ）
Ｄst＝Ｉst／Ｉo ′＝Ｉst／（Ｉo×ｎ2 ／ｎ1 ）
Ｄtr＝Ｉtr／Ｉo ′＝Ｉtr／（Ｉo×ｎ2 ／ｎ1 ）  ・・・  （１）
【００３８】
第１、第２及び第３の除算器４７、４８、４９に接続された第１、第２及び第３の絶対値回路５０、５１、５２は上記（１）式で求めた第１、第２及び第３の通電率指令値Ｄrs、Ｄst、Ｄtrの絶対値を出力する。ここでは説明を簡略化するために絶対値回路５０、５１、５２の入力と出力とが同一記号で示されている。
【００３９】
絶対値回路５０，５１，５２に接続されたタイミング信号演算器５３は、第１、第２及び第３の通電率指令信号Ｄrs、Ｄst、Ｄtrに基づいて第１〜第６のスィッチＳ1〜Ｓ6のオン・オフ動作のタイミングを決定するための第１、第２、第３、第４、第５及び第６のタイミング信号Ｇa1、Ｇa2、Ｇb1、Ｇb2、、Ｇc1、Ｇc2を演算する回路である。このタイミング信号演算器５３は第１、第２、第３、第４、第５及び第６のライン５３ａ、５３ａ′、５３ｂ、５３ｂ′、５３ｃ、５３ｃ′によって図５（Ｄ）の第１、第２、第３、第４、第５及び第６のタイミング信号Ｇa1、Ｇa2、Ｇb1、Ｇb2、、Ｇc1、Ｇc2を出力する。第１のタイミング信号Ｇa1は、第１及び第２のスイッチＳ1、Ｓ2 のオンのタイミングを決定するために使用され、この実施形態では図５（Ｄ）の零レベルの値を有する。第２のタイミング信号Ｇa2は第１及び第２のスイッチＳ1、Ｓ2のオフのタイミングを決定するために使用される。第３のタイミング信号Ｇb1は第３及び第４のスイッチＳ3、Ｓ4のオンのタイミングを決定するために使用される。第４のタイミング信号Ｇb2は第3及び第４のスイッチＳ3、Ｓ4 のオフのタイミングを決定するために使用される。第５のタイミング信号Ｇc1は第５及び第６のスイッチＳ5、Ｓ6のオンのタイミングを決定するために使用される。第６のタイミング信号Ｇc2は第５及び第６のスイッチＳ5、Ｓ6のオフのタイミングを決定するために使用される。
【００４０】
図３の第１〜第６のタイミング信号Ｇa1〜Ｇc2とタイミング信号演算器５３に入力する第１、第２及び第３の導通率指令値Ｄrs、Ｄst、Ｄtrとの関係は次の（２）式に示す通りである。
Ｇａ1＝０
Ｇａ2＝Ｄrs
Ｇｃ1＝Ｇａ2＝Ｄrs
Ｇｃ2＝Ｇｃ1＋Ｄtr＝Ｄrs＋Ｄtr
Ｇｂ1＝Ｇｃ2＝Ｄrs＋Ｄtr
Ｇｂ2＝Ｇｂ1＋Ｄst＝Ｄrs＋Ｄtr＋Ｄst    ・・・  （２）
【００４１】
比較波又はキャリア発生器としての鋸波発生器５４は、ＰＷＭパルスを形成するための鋸波Ｖt を図５（Ｄ）に示すように入力交流電圧Ｖrｓ 、Ｖsｔ 、Ｖtｒ の周波数の複数倍の高い周波数（例えば２０〜１５０kHz ）で発生する。鋸波Ｖt の最低値は零に設定され、最大値は第１、第２、第３、第４、第５及び第６のタイミング信号Ｇa1、Ｇa2、Ｇb1、Ｇb2、Ｇc1、Ｇc2よりも大きく設定されている。なお、鋸波発生器５４を三角波発生器とすることもできる。また、鋸波Ｖｔを立下り傾斜鋸波とすることができる。
【００４２】
ライン５３ａ、５３ａ′、５３ｂ、５３ｂ′、５３ｃ、５３ｃ′によってタイミング信号演算器５３に接続され且つライン５４ａによって鋸波発生器５４に接続された図３の制御信号形成回路５５は、図４に示すように第１、第２、第３、第４、第５及び第６の比較器８１、８２、８３、８４、８５、８６と、論理回路８７とから成る。第１の比較器８１の正入力端子が第１のタイミング信号Ｇa1のライン５３ａに接続され、第２〜第６の比較器８２〜８６の負入力端子が第２〜第６のタイミング信号Ｇa2〜Ｇc2のライン５３ａ′〜５３ｃ′にそれぞれ接続され、第１の比較器８１の負入力端子及び第２〜第６の比較器８２〜８６の正入力端子が鋸波発生器５４の出力ライン５４ａに接続されている。第１の比較器８１は鋸波Ｖt が零になった時にパルスを発生し、第２〜第６の比較器８２〜８６は鋸波Ｖt がそれぞれのタイミング信号Ｇa2〜Ｇc2よりも高くなると高レベル出力を発生する。
【００４３】
論理回路８７は第１〜第６のトリガ回路８８〜９３と第１、第２及び第３のＲＳフリップフロップ９４、９５、９６とから成る。第１のＲＳフリップフロップ９４は第１の比較器８１の出力が高レベルに転換したことに応答してセットされ、第２の比較器８２の出力が高レベルに転換したことに応答してリセットされ、図５（Ｅ）に示す第１の制御信号Ｖgaを形成して第１及び第２のスイッチＳ1、Ｓ2に送る。
第２のＲＳフリップフロップ９５は第３の比較器８３の出力が高レベルに転換したことに応答してセットされ、第４の比較器８４の出力が高レベルに転換したことに応答してリセットされ、図５（G）に示す第２の制御信号Ｖgbを形成して第３及び第４のスイッチＳ3、Ｓ4 に送る。
第３のＲＳフリップフロップ９６は第５の比較器８５の出力が高レベルに転換したことに応答してセットされ、第６の比較器８６の出力が高レベルに転換したことに応答してリセットされ、図５（F）に示す第３の制御信号Ｖgcを形成して第５及び第６のスイッチＳ5、Ｓ6 に送る。
【００４４】
ライン２５、２６、２７の第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcは、図１の第１〜第６のスイッチＳ1〜Ｓ6の制御端子に送られる。第１〜第６のスイッチＳ1〜Ｓ6は第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcが論理の１（高レベル）の時にオン制御される。
【００４５】
第１〜第６のスイッチＳ1〜Ｓ6が図５（Ｅ）（Ｇ）（Ｆ）に示す第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcでオン・オフ制御されると、これ等のオン期間に第１、第２及び第３の１次巻線Ｎ1a、Ｎ1b、Ｎ1cに各線間電圧Ｖrs、Ｖst、Ｖtrが印加され、トランスの２次巻線Ｎ2 に電圧が誘起され、交流の正の半波期間には第１の整流素子２１がオンになり、負の半波期間には第２の整流素子２２がオンになり、２次巻線Ｎ2 の電圧がリアクトル２３とコンデンサ２４で平滑されて負荷４に供給される。
第１〜第６のスイッチＳ1〜Ｓ6は、交流線間電圧Ｖrs、Ｖst、Ｖtrの正の半波の期間と負の半波の期間とのいずれにおいても高周波でオン・オフされ、トランスの２次側に全波整流平滑回路３が接続されているので、第１及び第２の整流素子２１、２２の出力段に３相全波整流波形と同様にリップルの小さい出力を得ることができ、コンデンサ２４の出力電圧Ｖo のリップルも小さくなる。
【００４６】
直流出力電圧Ｖo が例えば目標値Ｖo1よりも高くなると、出力電圧制御用減算器４１の出力が低くなり、電流振幅指令値Ｉo1が低下し、この結果としてタイミング信号Ｇa１〜Ｇc２ も低下し、ＰＷＭパルスの幅が狭くなり、第１〜第６のスイッチＳ1〜Ｓ6のオン期間に２次側に供給される電力が低下し、直流出力端子４ａ、４ｂの電圧Ｖo が目標値に戻される。出力電圧Ｖo が目標値Ｖo1よりも低くなった時には、上記の高くなった時と逆の動作になる。
【００４７】
この実施形態では、２次巻線Ｎ2 の出力電流Ｉo の検出に基づいて制御信号Ｖga、Ｖgb、Ｖgcのパルス幅を制御している。この出力電流Ｉo による制御は、式（１）に従って実行されるので、制御信号Ｖga、Ｖgb、Ｖgcのパルス幅は出力電流Ｉo に比例的に変化する。従って、制御信号Ｖga、Ｖgb、Ｖgcのパルス幅を出力電流Ｉo に対応するように変えることができる。
【００４８】
第１、第２及び第３の電流指令値Ｉrs、Ｉst、Ｉtrは、第１、第２及び第３の線間電圧Ｖrs、Ｖst、Ｖtrに基づいて作成された正弦波であり、第１〜第６のタイミング信号Ｇa１〜Ｇc２ も３相交流に基づく周期性を有して変化する。従って、第１、第２及び第３の交流入力端子Ｉr 、Ｉs 、Ｉt における力率が良くなる。
【００４９】
本実施形態は次の利点を有する。
（１）  従来の絶縁型の３相交流−直流変換装置では絶縁分離用トランスの１次側にコンバータ回路とインバータ回路とを設けなければならず、必然的に大型になった。これに対して、本実施形態の装置は、トランス２の１次側に第１〜第６のスイッチＳ1〜Ｓ6を含む第１〜第６のスイッチ手段Ｑ1〜Ｑ6を設け、これをオン・オフ制御するように構成されているので、スイッチング素子が少なくなり、従来装置よりも大幅に小型化且つ低コスト化を図ることができる。
（２）  トランス２の１次側の変換段数が１段となるので、従来の２段の構成に比べて損失が低減し、変換効率を向上させることができる。
（３）  図１の回路では、トランス２の１次側が１段であるので、従来のコンバータとインバータとの間に設けた直流リンクコンデンサに相当するものが不要になり、小型化及び低コスト化を図ることができる。
（４）  第１及び第２のスイッチＳ1、Ｓ2の組と、第３及び第４の組と、第５及び第６の組とは時間をずらしてオン制御されるので、トランス２の２次側の回路の電力容量を抑えることができる。また、リップルの少ない出力電圧Ｖo を得ることができる。
（５）  第１相、第２相及び第３相の双方向スイッチ回路が第１、第２及び第３の１次巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃを中心にして一方の側に配置された第１、第３及び第５のスイッチ手段Ｑ1、Ｑ3、Ｑ５と他方の側に配置された第２、第４及び第６のスイッチ手段Ｑ２、Ｑ４、Ｑ６との組み合せで構成されているので、第１〜第６のスイッチＳ1〜Ｓ6の制御の安定化を図ることができる。即ち、各電源ライン１４〜１９に各スイッチS1〜S6の第１の主端子としてのソースが接続されているので、ソースの電位が電源ライン１４〜１９の電位になり、スイッチのオン・オフによって1次巻線N1a、N1b、N1cの電圧が急変してもソース・ゲート間電圧の変化がさほど発生せず、スイッチS1〜S6の安定的制御が可能になる。要するに、ドレインが電源ライン１４〜１９側になる場合に比べて、図１のソースが電源ライン１４〜１９側になる方がゲート・ソース間の制御が安定化する。
【００５０】
【第２の実施形態】
次に、図６、図７及び図８を参照して第２の実施形態の３相交流−直流変換装置を説明する。但し、第２の実施形態の３相交流−直流変換装置は、第１の実施形態の図３に示す制御回路５を図６に示す制御回路５ａに変形し、この他は第１の実施形態と同一に構成したものであるので、第２の実施形態においても図１、図２及び図５を参照し、且つ第１の実施形態と共通する部分の説明を省略する。
【００５１】
図６の第２の実施形態の制御回路５ａは、図３の制御回路５におけるタイミング信号演算器５３と制御信号５５とを変形したタイミング信号演算器５３０と制御信号形成回路５５０とを設け、この他は図３と同一に形成したものである。
【００５２】
図６の変形されたタイミング信号演算器５３０は出力ラインの数を除いて図３のタイミング信号演算器５３と実質的に同一に形成されている。即ち、タイミング信号演算器５３０は第１、第２及び第３のライン５３ａ、５３ｂ、５３ｃによって図３の第２、第３、第４、第５及び第６のタイミング信号Ｇa2、Ｇb1、Ｇb2、、Ｇc1、Ｇc2と同一の情報を含む第１、第２及び第３のタイミング信号Ｇa、Ｇb、Ｇｃを出力している。第１のタイミング信号Ｇaは、第１及び第２のスイッチＳ1、Ｓ2 のオフのタイミングの決定及び第３及び第４のスイッチＳ3、Ｓ4のオンのタイミングの決定に使用される。第２のタイミング信号Ｇbは第３及び第４のスイッチＳ3、Ｓ4 のオフのタイミングの決定及び第５及び第６のスイッチＳ5、Ｓ6のオンのタイミングの決定に使用される。第３のタイミング信号Ｇｃは第５及び第６のスイッチＳ5、Ｓ6 のオフのタイミングの決定に使用される。第１〜第３のタイミング信号Ｇa 、Ｇb 、Ｇc と図３の第１〜第６のタイミング信号Ｇa１〜Ｇc2は次の関係を有する。
Ｇa＝Ｇa2＝Ｇc１
Ｇc＝Ｇc2＝Ｇb1
Ｇb＝Ｇb２
【００５３】
図６の第１〜第３のタイミング信号Ｇa〜Ｇcとタイミング信号演算器５３０に入力する第１、第２及び第３の導通率指令値Ｄrs、Ｄst、Ｄtrとの関係は次の（３）式に示す通りである。
Ｇa ＝Ｄrs
Ｇｃ＝Ｄrs＋Ｄtr
Ｇｂ＝Ｄrs＋Ｄst＋Ｄtr    ・・・  （３）
図５（Ｄ）において、第１のタイミング信号Ｇa が実線で示され、第２のタイミング信号Ｇｂが鎖線で示され、第３のタイミング信号Ｇｃが点線で示されている。
【００５４】
タイミング信号演算器５３０と鋸波発生器５４とに接続された制御信号形成回路５５０は、ＰＷＭパルスから成る第１、第２及び第３の制御信号Ｖgａ、Ｖgｂ、Ｖgｃを形成するものであり、図７に示すように第１、第２及び第３の比較器５６、５７、５８と、これ等の出力ＣＰ1 、ＣＰ2 、ＣＰ3 に基づいて第１、第２及び第３の制御信号Ｖga、Ｖgb，Ｖgcを形成する論理回路５９とから成る。第１、第２及び第３の比較器５６、５７、５８の負入力端子はタイミング信号演算器５３０の第１、第２及び第３のタイミング信号Ｇa 、Ｇb ，Ｇc を出力するライン５３ａ、５３ｂ、５３ｃにそれぞれ接続されている。第１、第２及び第３の比較器５６、５７、５８の正入力端子は鋸波発生器５４の出力ライン５４ａにそれぞれ接続されている。第１、第２及び第３の比較器５６、５７、５８においては、図５（Ｄ）及び図８（Ａ）に示すように鋸波Ｖt と第１、第２及び第３のタイミング信号Ｇa 、Ｇb 、Ｇc とが比較され、図８（Ｂ）（Ｃ）（Ｄ）に示す第１、第２及び第３の比較出力ＣＰ1 、ＣＰ2 、ＣＰ3 が得られる。即ち、鋸波Ｖt が第１、第２及び第３のタイミング信号Ｇa 、Ｇb 、Ｇc よりも高い期間に高レベルとなり、低い期間に低レベルとなる比較出力ＣＰ1 、ＣＰ2 、ＣＰ3 が得られる。
論理回路５９は、第１のＮＯＴ回路６０と排他的ＯＲゲート６１とＡＮＤゲート６２と第２のＮＯＴ回路５８ａとから成る。第１のＮＯＴ回路６０は第１の比較器５６に接続されており、図８（Ｂ）の第１の比較出力ＣＰ1 を反転して図５（Ｅ）及び図８（Ｅ）に示す第１の制御信号Ｖgａをライン２５に送出する。排他的ＯＲゲート６１は第１及び第２の比較器５６、５７に接続されており、図８（Ｂ）（Ｃ）に示す第１及び第２の比較出力ＣＰ1 、ＣＰ2 が互いに異なるレベルとなるｔ1 〜ｔ2 期間に高レベルとなる図５（G）の第２の制御信号Ｖgｂをライン２６に送出する。３入力ＡＮＤゲート６２は第１及び第２の比較器５６、５７、に接続されていると共に第２のＮＯＴ回路５８ａを介して第３の比較器５８に接続されており、図８（Ｂ）（Ｃ）に示す第１及び第２の比較出力ＣＰ1 、ＣＰ2 と図８（Ｄ）の第３の比較出力ＣＰ3の反転信号の全てが高レベルとなるｔ2〜ｔ3 期間に高レベルとなる第３の制御信号Ｖgｃをライン２７に送出する。なお、第１、第２及び第３の制御信号Ｖgａ、Ｖgｂ、Ｖgｃを形成するための論理回路５９は図７の回路に限定されるものでなく、図７に示す論理素子以外の論理素子を使用して構成することもできる。
【００５５】
制御信号形成回路５５０が図５（Ｄ）及び図８（Ａ）に示す鋸波Ｖt と第１、第２及び第３のタイミング信号Ｇa 、Ｇb 、Ｇc とに基づいて図５（Ｅ）（Ｇ）（Ｆ）及び図８（Ｅ）（Ｇ）（Ｆ）に示す第１、第２及び第３の制御信号を形成する時の条件を次に示す。
Ｖgａは、０≦Ｖt ＜Ｇa の時に論理の１（高レベル）、これ以外で０（低レベル）である。
Ｖgｃは、Ｇa ≦Ｖt ＜Ｇｃの時に論理の１、これ以外で０である。
Ｖgｂは、Ｇｃ ≦Ｖt ＜Ｇｂの時に論理の１、これ以外で０である。
図５（Ｅ）（Ｇ）（Ｆ）及び図８（Ｅ）（Ｇ）（Ｆ）から明らかなように第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcの論理の１（高レベル）期間に同時に発生せず、異なる時間に順次に発生する。
【００５６】
ライン２５、２６、２７の第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcは、図１の第１〜第６のスイッチＳ1〜Ｓ6の制御端子に送られる。第１〜第６のスイッチＳ1〜Ｓ6は第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcが論理の１（高レベル）の時にオン制御される。
【００５７】
第２の実施形態のタイミング信号演算器５３０から出力される第１〜第３のタイミング信号Ｇa 、Ｇb 、Ｇcは図５（Ｄ）に示す第１〜第６のタイミング信号Ｇa１〜Ｇc２ と実質的に同一であり、制御信号形成回路５５０から得られる第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcも図５（Ｅ）（Ｇ）（Ｆ）と同一である。従って、第２の実施形態によっても第１の実施形態と同一の効果を得ることができる。
【００５８】
【第３の実施形態】
次に、図９及び図１０を参照して第３の実施形態の３相交流−直流変換装置を説明する。但し、第３の実施形態の３相交流−直流変換装置は、第１の実施形態の図３に示す制御回路５を図９に示す制御回路５ｂに変形し、この他は第１の実施形態と同一に構成したものであるので、第３の実施形態においても図１及び図２を参照し、且つ第１の実施形態と共通する部分の説明を省略する。また、図９の第３の実施形態の制御回路５ｂは、図３の制御回路５におけるタイミング信号演算器５３を変形したタイミング信号演算器５３１を設け、且つフラグ形成回路７０を設け、この他は図３と同一に形成したものであるので、図３と同一の部分には同一の符号を付しその説明を省略する。
【００５９】
フラグ形成回路７０は、第１、第２及び第３の線間電圧Ｖrs、Ｖst、Ｖtrのライン６ａ、７ａ、８ａに接続され、図１０（Ａ）に示す電圧Ｖrs、Ｖst、Ｖtrを比較器で比較することによってフラグＦ＝１、２及び３を形成する。
即ち、第１の相電圧Ｖrを基準にして３０°〜９０°区間及び２１０°〜２７０°の区間でフラグ１、
９０°〜１５０°及び２７０°〜３３０°区間でフラグ２、
１５０°〜２１０°及び−３０°〜＋３０°区間でフラグ３を発生させる。
【００６０】
図９の変形されたタイミング信号演算器５３１は演算内容を除いて図３のタイミング信号演算器５３と実質的に同一に形成されている。
図９の第１〜第６のタイミング信号Ｇa1〜Ｇc2とタイミング信号演算器５３１に入力する第１、第２及び第３の通電率指令値Ｄrs、Ｄst、ＤtrとフラグＦとの関係は次の（４）式に示す通りである。
フラグＦ＝１の時、
Ｇa1＝０
Ｇa2＝Ｄrs
Ｇb1＝Ｇa2＝Ｄrs
Ｇb2＝Ｇb1＋Ｄst＝Ｄrs＋Ｄst
Ｇc1＝Ｇb2＝Ｄrs＋Ｄst
Ｇc2＝Ｇc1＋Ｄtr＝Ｄrs＋Ｄst＋Ｄtr
フラグＦ＝２の時、
Ｇa1＝Ｇc2＝Ｄst＋Ｄtr
Ｇa2＝Ｇa1＋Ｄrs＝Ｄrs＋Ｄst＋Ｄtr
Ｇb1＝０
Ｇb2＝Ｄst
Ｇc1＝Ｇb2＝Ｄst
Ｇc2＝Ｇc1＋Ｄtr＝Ｄst＋Ｄtr
フラグＦ＝３の時、
Ｇa1＝Ｇc2＝Ｄtr
Ｇa2＝Ｇa1＋Ｄrs＝Ｄtr＋Ｄrs
Ｇb1＝Ｇa2＝Ｄtr＋Ｄrs
Ｇb2＝Ｇb1＋Ｄst＝Ｄst＋Ｄtr＋Ｄrs
Ｇc1＝０
Ｇc2＝Ｄtr                              ・・・  （４）
【００６１】
図９の制御信号形成回路５５１は図４と同一に形成されており、第１〜第６のタイミング信号Ｇa1〜Ｇc2と鋸波Ｖt との比較によって図１０（Ｅ）（Ｇ）（Ｆ）の第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcを形成し、第１〜第６のスイッチＳ1〜Ｓ6に送る。
【００６２】
図１０では、フラグＦ＝１の時には、第１相のスイッチＳ１、Ｓ２、第２相のスイッチＳ3、Ｓ4、第３相のスイッチＳ5、Ｓ6の順でこれ等のスイッチがオン制御される。フラグＦ＝２の時には、第２相、第３相及び第１相のスイッチＳ3とＳ4、Ｓ5とＳ6、Ｓ１とＳ2の順でこれ等のスイッチがオン制御される。フラグＦ＝３の時には、第３相、第１相及び第相のスイッチＳ5とＳ6、Ｓ1とＳ2、Ｓ3とＳ4の順でこれ等がオン制御される。従って、第３の実施形態によれば、第１の実施形態と同一の作用効果が得られる他に、交流電源電圧の３６０度から成る１周期おける第１〜第６のスイッチＳ1〜Ｓ6のオン期間の片寄りを防ぐことができるという効果も得ることができる。
【００６３】
【第４の実施形態】
次に、図１１及び図１２を参照して第４の実施形態の３相交流−直流変換装置を説明する。但し、第４の実施形態の３相交流−直流変換装置は、第１の実施形態の図３に示す制御回路５を図１１に示す制御回路５ｃに変形し、この他は第１の実施形態と同一に構成したものであるので、第４の実施形態においても図１及び図２を参照し、且つ第１の実施形態と共通する部分の説明を省略する。また、図１１の第４の実施形態の制御回路５ｃは、図９の制御回路５ｂにおけるタイミング信号演算器５３１と制御信号形成回路５５１とを変形したタイミング信号演算器５３２と制御信号形成回路５５２とを設け、この他は図９と同一に形成したものであるので、図３、図７及び図９と同一の部分には同一の符号を付しその説明を書略する。
【００６４】
図１１の変形されたタイミング信号演算器５３２は出力ラインの数を除いて図９のタイミング信号演算器５３１と実質的に同一に形成されている。即ち、タイミング信号演算器５３２は第１、第２及び第３のライン５３ａ、５３ｂ、５３ｃによって図９の第１、第２、第３、第４、第５及び第６のタイミング信号Ｇa1、Ｇa2、Ｇb1、Ｇb2、Ｇc1、Ｇc2と同一の情報を含む第１、第２及び第３のタイミング信号Ｇa 、Ｇb 、Ｇc とを出力している。
【００６５】
タイミング信号演算器５３２は、絶対値回路５０、５１、５２とフラグ形成回路７０とに接続され、第１、第２及び第３の通電率指令信号Ｄrs、Ｄst、Ｄtrとライン７１から供給されるフラグＦとに基づいて次式の演算を行って第１、第２及び第３のタイミング信号Ｇa 、Ｇb 、Ｇc を出力する。
フラグＦ＝１の時、
Ｇa ＝Ｄrs
Ｇb ＝Ｄrs＋Ｄst
Ｇc ＝Ｄrs＋Ｄst＋Ｄtr
フラグＦ＝２の時、
Ｇa ＝Ｄtr＋Ｄrs＋Ｄst
Ｇb ＝Ｄst
Ｇc ＝Ｄst＋Ｄtr
フラグＦ＝３の時、
Ｇa ＝Ｄrs＋Ｄtr
Ｇb ＝Ｄst＋Ｄtr＋Ｄrs
Ｇc ＝Ｄtr                  ・・・  （５）
【００６６】
図１１の制御信号形成回路５５２は、図１２に示すように図７の制御信号形成回路５５０に入力側切換回路７３及び出力側切換回路７３ａを付加し、この他は図７と同一に形成したものである。入力側切換回路７３は第１、第２及び第３のライン５３ａ、５３ｂ、５３ｃと第１、第２及び第３のコンパレータ５６、５７、５８との間に接続され且つライン７２によって図１１のフラグ形成回路７０に接続され、フラグＦの変化に応じてライン５３ａ、５３ｂ、５３ｃと比較器５６、５７、５８との接続関係を切換えるように構成されている。切換回路７３による接続形態は次の通りである。
フラグＦ＝１の時には、
Ｇa のライン５３ａが第１の比較器５６に、
Ｇb のライン５３ｂが第３の比較器５７に、
Ｇc のライン５３ｃが第２の比較器５８に
接続される。従って、フラグが１の時には、図１０から明らかなように第１及び第２のスイッチＳ1、Ｓ2の組、第５及び第６のスイッチの組、第３及び第４のスイッチの組の順でこれ等のスイッチがオン制御される。
フラグＦ＝２の時には、
Ｇa のライン５３ａが第２の比較器５８に、
Ｇb のライン５３ｂが第１の比較器５６に、
Ｇc のライン５３ｃが第３の比較器５７に
接続される。従って、フラグが２の時には、図１０から明らかなように第３及び第４のスイッチＳ3、Ｓ4の組、第１及び第２のスイッチＳ1、Ｓ2の組、第５及び第６のスイッチＳ5、Ｓ6の組の順でこれ等のスイッチがオン制御される。
フラグＦ＝３の時には、
Ｇa のライン５３ａが第３の比較器５７に、
Ｇb のライン５３ｂが第２の比較器５８に、
Ｇc のライン５３ｃが第１の比較器５６に
接続される。従って、フラグが３の時には、第５及び第６のスイッチＳ５、Ｓ6の組、第３及び第４のスイッチＳ3、Ｓ4の組、第１及び第２のスイッチＳ1、Ｓ2の順でこれ等のスイッチがオン制御される。
出力側切換回路７３ａは、ＮＯＴ回路６０、排他的ＯＲゲ−ト６１、ＡＮＤゲ−ト６２と第１、第２及び第３の制御信号出力ライン２５、２６、２７との間に接続され、ライン７２のフラグＦによって次のように制御される。
フラグＦ＝１の時には、
ＮＯＴ回路６０の出力端子がＶｇａライン２５に、
排他的ＯＲゲ−ト６１の出力端子がＶｇbライン２６に、
ＡＮＤゲ−ト６２の出力端子がＶｇcライン２７に、
フラグＦ＝２の時には、
ＮＯＴ回路６０の出力端子がＶｇｂライン２６に、
排他的ＯＲゲ−ト６１の出力端子がＶｇcライン２７に、
ＡＮＤゲ−ト６２の出力端子がＶgaライン２５に、
フラグＦ＝３の時には、
ＮＯＴ回路６０の出力端子がＶｇｃライン２７に、
排他的ＯＲゲ−ト６１の出力端子がＶｇａライン２５に、
ＡＮＤゲ−ト６２の出力端子がＶｇｂライン２６に接続される。
【００６７】
第４の実施形態によれば、第１の実施形態と同一の作用効果が得られる他に、第３の実施形態と同様に交流電源電圧の３６０度から成る１周期おける第１〜第６のスイッチＳ1〜Ｓ6のオン期間の片寄りを防ぐことができるという効果も得ることができる。
【００６８】
【第５の実施形態】
次に、図１３及び図１４を参照して第５の実施形態の３相交流−直流変換装置を説明する。但し、第５の実施形態の３相交流−直流変換装置は、第１の実施形態の図３に示す制御回路５を図１３に示す制御回路５ｄに変形し、この他は第１の実施形態と同一に構成したものであるので、第５の実施形態においても図１及び図２を参照し、且つ第１の実施形態と共通する部分の説明を省略する。
【００６９】
図１３の第５の実施形態の制御回路５ｄは、図３の制御回路５におけるタイミング信号演算器５３と制御信号形成回路５５とを図１４（Ｄ）（Ｅ）（Ｆ）（Ｇ）の波形が得られるように変形したタイミング信号演算器５３３と制御信号形成回路５５とを設け、更にフラグ形成回路７０を設け、この他は図３と同一に形成したものである。
【００７０】
フラグ形成回路７０は、図９と同様に第１、第２及び第３の線間電圧Ｖrs、Ｖst、Ｖtrのライン６ａ、７ａ、８ａに接続され、図１４（Ａ）に示す電圧Ｖrs、Ｖst、Ｖtrを比較器で比較することによって図９と同一のフラグ１、２及び３を形成する。
【００７１】
タイミング信号演算器５３３は、絶対値回路５０、５１、５２とフラグ形成回路７０とに接続され、第１、第２及び第３の通電率指令信号Ｄrs、Ｄst、Ｄtrとライン７１から供給されるフラグＦとに基づいて次の（６）式の演算を行って第１、第２、第３、第４、第５及び第６のタイミング信号Ｇa1、Ｇa2、Ｇb1、Ｇb2、Ｇc1、Ｇc2を出力する。なお、式を簡略化するために、次の（６）式では、１−（Ｄrs＋Ｄst＋Ｄtr）がＤで示され、ＡをＢで割った時の余りがmod（Ａ、Ｂ）で示され、ここでのＡは（θ＋３０）／６０とされ、Ｂは１とされている。θは図１４（Ａ）の第１の相電圧Ｖrを基準にした角度位置を示す。
【００７２】
フラグＦ＝１の時、
Ｇa1＝Ｄ×mod｛（θ＋３０）／６０、１｝／３
Ｇa2＝Ｇa1＋Ｄrs
Ｇb1＝Ｇa2＋Ｄ／３
Ｇb2＝Ｇb1＋Ｄst
Ｇc1＝Ｇb2＋Ｄ／３
Ｇc2＝Ｇc1＋Ｄtr
フラグＦ＝２の時、
Ｇa1＝Ｇc2＋Ｄ／３
Ｇa2＝Ｇa1＋Ｄrs
Ｇb1＝Ｄ×mod｛（θ＋３０）／６０、１｝／３
Ｇb2＝Ｇｂ1＋Ｄst
Ｇc1＝Ｇb2＋Ｄ／３
Ｇc2＝Ｇc1＋Ｄtr
フラグＦ＝３の時、
Ｇa1＝Ｇc2＋Ｄ／３
Ｇa2＝Ｇa1＋Ｄrs
Ｇb1＝Ｇa2＋Ｄ／３
Ｇb2＝Ｇb1＋Ｄst
Ｇc1＝Ｄ×mod｛（θ＋３０）／６０、１｝／３
Ｇc2＝Ｇｃ1＋Ｄtr                          ・・・  （６）
【００７３】
第１及び第２のタイミング信号Ｇa1、Ｇa2は、図１４（Ｄ）（Ｅ）から明らかなように第１及び第２のスイッチＳ1、Ｓ2をオン制御するための第１の制御信号Ｖgaを形成するために使用され、第１のタイミング信号Ｇa1が鋸波Ｖt に交差すると第１及び第２のスイッチＳ1、Ｓ2をオンにするパルスが発生し、第２のタイミング信号Ｇa2が鋸波Ｖt に交差すると、第１及び第２のスイッチＳ1、Ｓ2 のオンパルスが消滅する。
第３及び第４のタイミング信号Ｇb1、Ｇb2は、図１４（Ｄ）（Ｆ）から明らかなように第３及び第４のスイッチＳ3、Ｓ4 をオン制御するための第２の制御信号Ｖgbを形成するために使用され、第３のタイミング信号Ｇb1が鋸波Ｖt に交差すると第３及び第４のスイッチＳ3、Ｓ4 をオンにするパルスが発生し、第４のタイミング信号Ｇb2が鋸波Ｖt に交差すると、第３及び第４のスイッチＳ3、Ｓ4
のオンパルスが消滅する。
第５及び第６のタイミング信号Ｇc1、Ｇc2は、図１４（Ｄ）（Ｇ）から明らかなように第５及び第６のスイッチＳ5、Ｓ6 をオン制御するための第３の制御信号Ｖgcを形成するために使用され、第５のタイミング信号Ｇc1が鋸波Ｖt に交差すると第５及び第６のスイッチＳ5、Ｓ6 をオンにするパルスが発生し、第６のタイミング信号Ｇc2が鋸波Ｖt に交差すると、第５及び第６のスイッチＳ5、Ｓ6
のオンパルスが消滅する。
【００７４】
図１３の制御信号形成回路５５は図４と同一に形成されており、第１〜第６のタイミング信号Ｇa1〜Ｇc2と鋸波Ｖt とを図１４（Ｄ）に示すように比較し、図１４（Ｅ）（Ｆ）（Ｇ）の第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcを出力する。
【００７５】
第５の実施形態では、図１４（Ｅ）（Ｆ）（Ｇ）から明らかなように、３０°〜９０°及び２１０°〜２７０°のフラグＦが１の区間では、第１相スイッチＳ1、Ｓ2、第３相スイッチＳ5、Ｓ6、第２相スイッチＳ3、Ｓ4の順でこれ等がオン制御される。９０°〜１５０°及び２７０°〜３３０°のフラグＦが２の区間では、第２相スイッチＳ3、Ｓ4、第１相スイッチＳ1、Ｓ2、第３相スイッチＳ5、Ｓ6の順でこれ等がオン制御される。また、１５０°〜２１０°及び−３０°〜＋３０°のフラグＦが３の区間では、第３相スイッチＳ5、Ｓ6、第２相スイッチＳ3、Ｓ4、第１相スイッチＳ1、Ｓ2の順でこれ等がオン制御される。
【００７６】
第５の実施形態によれば、第１の実施形態と同一の作用効果が得られる他に、第３及び第４の実施形態と同様に交流電源電圧の３６０度区間における第１〜第６のスイッチＳ1〜Ｓ6のオン期間の片寄りを防ぐことができるという効果も得ることができる。また、第１相、第２相及び第３相スイッチＳ1とＳ2、Ｓ3とＳ4、Ｓ5とＳ6のオン期間の相互間に休止区間が配置されているので、スイッチングが遅れても２つの又は３つの相のスイッチ が同時にオンになることを防ぐことができる。もし、複数の相のスイッチ が同時にオンになると、トランス２の端子電圧の向きが不安定になり、動作の安定性が低下する。本実施形態は上記問題が発生しない。
【００７７】
【第６の実施形態】
第６の実施形態の３相交流−直流変換装置は、図１に示す実施形態の制御回路５を図１５の制御回路５ｅに変形し、この他は第１の実施形態と同一に形成したものである。
【００７８】
図１５の制御回路５ｅは、図３の制御回路５に補正値演算器７４と３つの減算器７５、７６、７７とを付加し、この他は図３と実質的に同一に形成したものである。従って、図１５において図３と同一の部分には同一の符号を付してその説明を省略する。
補正値演算器７４は、第１、第２及び第３の乗算器４３、４４、４５に接続され、第１、第２及び第３の電流指令値Ｉrs、Ｉst、Ｉtrに基づいて次の演算で補正値ΔＩを求める。
0005013153.tif 000002
ここで、max （Ｉrs、Ｉst、Ｉtr）はＩrs、Ｉst、Ｉtrの内の最大を示し、min （Ｉrs、Ｉst、Ｉtr）はＩrs、Ｉst、Ｉtrの内の最小を示す。
【００７９】
補正用の第１、第２及び第３の減算器７５、７６、７７は、第１、第２及び第３の乗算器４３、４４、４５と第１、第２及び第３の除算器４７、４８、４９との間に接続され、第１、第２及び第３の電流指令値Ｉrs、Ｉst、Ｉtrから補正値演算器７４で求めた補正値ΔＩを次式に示すように減算して補正電流指令値Ｉrs′、Ｉst′、Ｉtr′を出力する。
Ｉrs′＝Ｉrs−ΔＩ
Ｉst′＝Ｉst−ΔＩ
Ｉtr′＝Ｉtr−ΔＩ                ・・・  （８）
なお、補正値演算器７４から負の極性の補正値−ΔＩが出力される場合には、第１、第２及び第３の減算器７５、７６、７７を加算器に置き換えることができる。
【００８０】
図１６は図１４の各部の状態を示す。第１、第２及び第３の乗算器４３、４４、４５から得られた図１６（Ｂ）の第１、第２及び第３の電流指令値Ｉrs、Ｉst、Ｉtrは、図１６（Ｃ）の補正値ΔＩで補正され、第１、第２及び第３の減算器７５、７６、７７から図１６（Ｄ）に示す補正電流値Ｉrs′、Ｉst′、Ｉtr′が得られる。
絶対値回路５０、５１、５２からは図１６（Ｄ）の補正電流指令値Ｉrs′、Ｉst′、Ｉtr′の絶対値に相当する第１、第２及び第３の通電率指令信号Ｄrs、Ｄst、Ｄtrが図１６（Ｅ）に示すように得られる。タイミング信号演算器５３は、前述した式（２）によって第１の実施形態と同様に第１、第２及び第３のタイミング信号Ｇa1、Ｇａ2 、Ｇａ3 を求める。第１、第２及び第３のタイミング信号Ｇa 、Ｇb 、Ｇc は第１の実施形態と同一の制御信号形成回路５５で鋸波Ｖｔと比較され、第１の実施形態と同一の方法で第１、第２及び第３の制御信号Ｖga、Ｖgb、Ｖgcが形成される。
【００８１】
ΔＩの補正を加えることによって第１、第２及び第３の導通率指令信号Ｄrs、Ｄst、Ｄtrを図１６（Ｅ）のように形成すると、図１６（Ｅ）の第１の通電率指令値Ｄrsが０〜６０度及び１８０〜２４０度の区間で零になると、第１の制御信号Ｖgaが零に保たれ、第１及び第２のスイッチＳ1、Ｓ2がオフに保たれる。
第３の通電率指令値Ｄtrが６０〜１２０度及び２４０〜３００度の区間で零になると、第３の制御信号Ｖgｃが零に保たれ、第３及び第４のスイッチＳ3、Ｓ4がオフに保たれる。
第２の通電率指令値Ｄstが１２０〜１８０度及び３００〜３６０度で零になると、第２の制御信号Ｖgｂが零に保たれ、第５及び第６のスイッチＳ5、Ｓ6がオフに保たれる。
制御信号が零に保たれている区間では第１〜第６のスイッチＳ1〜Ｓ6のオン・オフ動作が中断するので、第１〜第６のスイッチＳ1〜Ｓ6 の単位時間当りのスイッチング回数が低減し、スイッチング損失が少なくなり、効率が向上する。
【００８２】
【第７の実施形態】
図１７は第７の実施形態の制御回路５ｆを示す。図１７の制御回路５ｆは図３の制御回路５に補正用演算器７４′と補正用の第１、第２及び第３の減算器７５′、７６′、７７′とを付加し、この他は図３と同様に構成したものである。補正用演算器７４′は図１５の補正用演算器７４と同一の目的のものであって、ライン６ａ、７ａ、８ａの線間電圧Ｖrs、Ｖst、Ｖtrに基づいて補正信号を形成する。第１、第２及び第３の減算器７５′、７６′、７７′はライン６ａ、７ａ、８ａと乗算器４３、４４、４５との間に接続され、第１、第２及び第３の線間電圧Ｖrs、Ｖst、Ｖtrから補正用演算器７４′の補正値を減算する。減算器７５′、７６′、７７′による補正は、図１７の電流指令値Ｉrs、Ｉst、Ｉtrが図１６（Ｄ）の補正電流指令値Ｉrs′、Ｉst′、Ｉtr′と同一になるように行う。これにより、第７の実施形態によっても第６の実施形態と同一の効果を得ることができる。
【００８３】
【第８の実施形態】
図１５の補正用演算器７４の補正値ΔＩを次の（９）式によって決定することができる。
0005013153.tif 000003
【００８４】
図１８は（９）式に従う動作を図１６と同様に示す。図１８（Ｃ）の補正値ΔＩに基づいて補正電流指令値Ｉrs′、Ｉst′、Ｉtr′が図１８（Ｄ）に示すように変化すると、第１、第２及び第３の通電率指令値Ｄrs、Ｄst、Ｄtrは図１８（Ｅ）に示すように変化する。第１〜第６のタイミング信号Ｇa1〜Ｇc2は（２）式によって決定される。
【００８５】
トランス２には、第１及び第２のスイッチ1、Ｓ2 のオン期間に電圧Ｖrs、第３及び第４のスイッチＳ3、Ｓ4 のオン期間にＶst、第５及び第６のスイッチＳ5、Ｓ6のオン期間にＶtrが印加され、第１〜第６のスイッチＳ1〜Ｓ6のいずれもオフの時には０の端子電圧が印加される。鋸波Ｖt の一周期内にトランス２にかかる端子電圧の平均は次式になる。
トランスの端子電圧の平均＝Ｖrs×Ｄrs＋Ｖst×Ｄst＋Ｖtr×Ｄtr
・・・  （１０）
【００８６】
第８の実施形態によれば、（１０）式から明らかなようにトランスの平均端子電圧を零にすることができる。従って、トランスの励磁電流の増加が防止され、トランス２が飽和しにくくなる。
なお、第６、第７及び第８の実施形態と同一の補正を第２〜第７の実施形態にも適用することができる．
【００８７】
【第９の実施形態】
図１９は第９の実施形態の直流−交流変換装置は、図１の電流検出器１０を省き、この代りに第１、第２及び第３相の変換回路の入力ライン１４、１６、１８に直列に第１、第２及び第３の電流検出器９７ａ、９７ｂ、９７ｃを接続し、この検出値Ｉa 、Ｉb 、Ｉc を制御回路５ｇに送るように構成し、この他は図１と同一に構成したものである。
【００８８】
制御回路５ｇは、図２０に示すように図３の制御回路５の除算器４７、４８、４９を減算器４７′、４８′、４９′に変え、図１９の第１、第２及び第３の電流検出器９７ａ、９７ｂ、９７ｃの検出電流Ｉa 、Ｉb 、Ｉc をフィルタ９８ａ、９８ｂ、９８ｃを介して減算器４７′、４８′、４９′に入力させ、この他は図３と同一に構成したものである。
第１、第２及び第３の減算器４７′、４８′、４９′からは、第１、第２及び第３の電流指令値Ｉrs、Ｉst、Ｉtrと第１、第２及び第３の検出電流値Ｉa 、Ｉb 、Ｉc との差ΔＩrs、ΔＩst、ΔＩtrが得られ、これに基づいて増幅器５０、５１，５２は第１、第２及び第３の通電率指令値Ｄrs、Ｄst、Ｄtrを形成する。
【００８９】
第９の実施形態によれば、第１の実施形態と同一の効果を得ることができる他に、各線間電流Ｉa 、Ｉb 、Ｉc を検出してフィードバックしているので、制御応答の改善効果が得られる。
【００９０】
【第１０の実施形態】
第１〜第９の実施形態の第１〜第６のスイッチＱ1〜Ｑ6を図２１に示すように構成することができる。
即ち、図２１（Ａ）に示すように図１の第１〜第６のスイッチ手段Ｑ1〜Ｑ6を、トランジスタＴｒとダイオ−ドＤとの逆並列接続回路で構成すること、又は図２１（Ｂ）に示すようにＩＧＢＴとダイオ−ドＤの逆並列接続回路で形成することができる。なお、図２１のダイオ−ドＤはトランジスタＴｒ又はＩＧＢＴの内蔵ダイオ−ドであってもよいし、個別のダイオ−ドであってもよい。
【００９１】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）  図１の第１相スイッチＳ1とＳ2との組、第２相のスイッチｓ３とＳ4との組、第３相のスイッチＳ5とＳ6との組に同一の制御信号を供給しているが、交流電圧Ｖrs、Ｖst、Ｖtrの正の半波期間に第２、第４及び第６のスイッチＳ2、Ｓ4、Ｓ6に制御信号を供給し、負の半波期間に第１、第３及び第５のスイッチＳ1、Ｓ3、Ｓ5に制御信号を供給するように構成し、スイッチの制御損失を低減させることができる。
また、交流電圧の正の半波期間に第１、第３及び第５のスイッチＳ1、Ｓ3、Ｓ5を連続的にオン制御し、負の半波期間に第２、第４及び第６のスイッチＳ2、Ｓ4、Ｓ6を連続的にオン制御し、損失の低減を図ることができる。
（２）  図２０の制御回路５ｇに第６〜第８の実施形態の機能を付加することができる。
（３）  第１〜第１０の実施形態において、それぞれの一部を他の実施形態に適用することができる。
（４）  制御回路５〜５ｇの入力段にアナログ・ディジタル変換器（ＡＤＣ）を設け、制御回路をディジタル回路構成とすることができる。
（５）第4及び第5の実施形態では、
F＝１のときGａ≦Gｃ≦Gｂ、
F＝２のときGｂ≦Gａ≦Gｃ、
F＝３のときGｃ≦Gｂ≦Gａとしたが、その他は順番、例えば、
F＝１のときGｂ≦Gｃ≦Gａ、
F＝２のときGｃ≦Gａ≦Gｂ、
F＝３のときGａ≦Gｂ≦Gｃとしても同様な効果が得られる。
（６）  図１に示すように２次巻線Ｎ2を第１、第２及び第３相の１次巻線Ｎ1ａ、Ｎ1ｂ、Ｎ1ｃで共用するトランス構成にしないで、特願2000−393220号に開示されているように各１次巻線Ｎ1ａ、Ｎ１ｂ、Ｎ１ｃに独立に第１、第２及び第３の２次巻線を設け、各２次巻線の出力を合成する変換回路に対して本発明の第１〜第６のスイッチＱ1〜Ｑ6を適用することができる。
（7）３相回路に限らず、単相回路の１つの巻線又は負荷に交流電力を制御して供給する電力変換装置又は電力制御装置に図１の第１及び第２のスイッチ手段Ｑ1、Ｑ2を組み合せたスイッチング回路を使用することができる。即ち、図１又は図１９の回路から第２及び第３の１次巻線N1b、N1cを含む第2相及び第3相の変換回路を取り除き、第１のスイッチ手段Ｑ1と１次巻線N1ａ又は負荷と第２のスイッチ手段Ｑ2とからなる単相の電力変換装置又は電力制御装置を対の交流入力端子間に接続し、１次巻線N1ａ又は負荷に対する交流電力を制御することができる。
【図面の簡単な説明】
【図１】第１の実施形態の交流−直流変換装置を示す回路図である。
【図２】図１の第１〜第６のスイッチとこの駆動回路を詳しく示す回路図である。
【図３】図１の制御回路を詳しく示す回路図である。
【図４】図３の制御信号形成回路を示す回路図である。
【図５】図３の各部の状態を示す波形図である。
【図６】第２の実施形態の制御回路を示す回路図である。
【図７】図６の制御信号形成回路を示す回路図である。
【図８】図６の各部の状態を示す波形図である。
【図９】第３の実施形態の制御回路を示す回路図である。
【図１０】図９の各部の状態を示す波形図である。
【図１１】第４の実施形態の制御回路を示す回路図である。
【図１２】図１１の制御信号形成回路を示す回路図である。
【図１３】第５の実施形態の制御回路を示す回路図である。
【図１４】図１３の各部の状態を示す波形図である。
【図１５】第６の実施形態の交流−直流変換装置を示す回路図である。
【図１６】図１５の各部の状態を示す波形図である。
【図１７】第７の実施形態の交流−直流変換装置を示す回路図である。
【図１８】第８の実施形態の各部の状態を図１６と同様に示す波形図である。
【図１９】第９の実施形態の交流−直流変換装置を示す回路図である。
【図２０】図１９の制御回路を詳しく示す回路図である。
【図２１】第１０の実施形態の交流−直流変換装置の双方向スイッチを示す回路図である。
【符号の説明】
１ｒ、１ｓ、１ｔ  ３相交流入力端子
２  トランス
３  全波整流平滑回路
５〜５ｇ  制御回路
３１〜３６  第１〜第６の駆動回路
Ｎ1a、Ｎ1b、Ｎ1c  １次巻線
Ｎ2   ２次巻線
Ｑ1〜Ｑ6  第１〜第６のスイッチ手段
Ｓ1〜Ｓ6  第１〜第６のスイッチ
Ｄ1〜Ｄ6  第１〜第６のダイオ−ド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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