(57)【特許請求の範囲】
【請求項１】
二次電池から成る単位セルが複数接続された組電池を複数に分割したブロック毎に対応して設けられると共に前記対応するブロックを構成する各単位セルの両端電圧をアナログ／デジタル変換するアナログ／デジタル変換手段と、前記アナログ／デジタル変換手段により変換された前記各単位セルの両端電圧のデジタル値を受け取る制御手段と、が設けられた電圧検出装置において、
非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段の基準電圧の分圧を基準ブロックに対応して設けられた前記アナログ／デジタル変換手段に対して入力する入力手段と、
前記基準ブロックに設けられた前記アナログ／デジタル変換手段により変換された前記非基準ブロックの基準電圧の分圧に基づいて、前記基準ブロックの基準電圧と前記非基準ブロックの基準電圧との差に起因して前記非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記単位セルの両端電圧のデジタル値に生じる誤差を消去するように補正する補正手段と、
を備えたことを特徴とする電圧検出装置。
【請求項２】
二次電池から成る単位セルが複数接続された組電池を複数に分割したブロック毎に対応して設けられると共に前記対応するブロックを構成する各単位セルの両端電圧をアナログ／デジタル変換するアナログ／デジタル変換手段と、前記アナログ／デジタル変換手段により変換された前記各単位セルの両端電圧のデジタル値を受け取る制御手段と、が設けられた電圧検出装置において、
第１の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段の基準電圧の分圧を第２の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段に対して入力する第１の入力手段と、
前記第２の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段の基準電圧の分圧を前記基準ブロックに対応して設けられた前記アナログ／デジタル変換手段に対して入力する第２の入力手段と、
前記第２の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記第１の非基準ブロックの基準電圧の分圧、及び、前記基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記第２の非基準ブロックの分圧、に基づいて前記第１の非基準ブロックの基準電圧の分圧を前記基準ブロックに対応して設けた前記アナログ／デジタル変換手段により変換したデジタル値を求める演算手段と、
前記演算手段により求めたデジタル値に基づいて、前記基準ブロックの基準電圧と前記第１の非基準ブロックとの差に起因して前記第１の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記単位セルの両端電圧のデジタル値に生じる誤差を消去するように補正する補正手段と、
を備えたことを特徴とする電圧検出装置。
【請求項３】
前記入力手段が、キャパシタを介して前記分圧を前記アナログ／デジタル変換手段に供給するように設けられていることを特徴とする請求項１又は２に記載の電圧検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出装置に係り、特に、二次電池から成る単位セルが複数直列接続された組電池を複数に分割したブロック毎に電圧検出を行う電圧検出装置に関するものである。
【背景技術】
【０００２】
近年、エンジンと電動モータとを併用して走行するハイブリッド自動車（以下ＨＥＶ）が普及してきている。このＨＥＶは、上記エンジン始動用の１２Ｖ程度の低圧バッテリと、上記電動モータ駆動用の高圧バッテリと、の２種類のバッテリを備えている。上述した高圧バッテリは、ニッケル−水素電池やリチウム電池といった二次電池を単位セルとして、この単位セルを複数直列接続して高電圧を得ている。
【０００３】
上述した高圧バッテリは充放電を繰り返すうちに各単位セルの両端電圧、即ち充電状態（ＳＯＣ）にばらつきが生じる。バッテリの充放電にあたっては、各単位セルの耐久性や安全確保の観点より、ＳＯＣ（又は両端電圧）の最も高い単位セルが設定上限ＳＯＣ（又は上限両端電圧値）に到達した時点で充電を禁止し、ＳＯＣ（又は両端電圧）の最も低い単位セルが設定下限ＳＯＣ（又は下限両端電圧値）に到達した時点で放電を禁止する必要がある。従って、各単位セルにＳＯＣのバラツキが生じると、実質上、バッテリの使用可能容量が減少することになる。このため、ＨＥＶにおいては、登坂時にガソリンに対してバッテリエネルギーを補充したり、降坂時にバッテリにエネルギーを回生したりする、いわゆるアシスト・回生が不十分となり、実車動力性能や燃費を低下させることになる。そこで、各単位セルのＳＯＣを均等化するために、各単位セルの両端電圧を検出する必要がある。
【０００４】
そこで、高圧バッテリを複数のブロックに分割して、ブロック毎に単位セルの両端電圧をアナログ／デジタル（Ａ／Ｄ）変換するＡ／Ｄ変換器（アナログ／デジタル変換手段）を設ける。そして、このＡ／Ｄ変換器によって変換した単位セルの両端電圧のデジタル値を高圧バッテリ全体の管理を行うメインマイコン（制御手段）に送信する電圧検出装置が提案されている。上述した従来の電圧検出装置では、ブロック毎のＡ／Ｄ変換器の基準電圧を同じにしないと、正確に単位セルの両端電圧を検出することができない。このため、従来では高精度な基準電圧源を用いてブロック毎のＡ／Ｄ変換器の基準電圧を同じ値にしていた。しかしながら、この場合、ブロック毎に高価な高精度基準電圧源を用いる必要があり、コスト的に問題があった。また、他の従来例として例えば特許文献１に記載されたものが提案されている。
【特許文献１】特開２００６−２１１８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、上記のような問題点に着目し、高精度かつ安価に各ブロックの単位セルの両端電圧を検出することができる電圧検出装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するためになされた請求項１記載の発明は、二次電池から成る単位セルが複数接続された組電池を複数に分割したブロック毎に対応して設けられると共に前記対応するブロックを構成する各単位セルの両端電圧をアナログ／デジタル変換するアナログ／デジタル変換手段と、前記アナログ／デジタル変換手段により変換された前記各単位セルの両端電圧のデジタル値を受け取る制御手段と、が設けられた電圧検出装置において、非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段の基準電圧の分圧を基準ブロックに対応して設けられた前記アナログ／デジタル変換手段に対して入力する入力手段と、前記基準ブロックに設けられた前記アナログ／デジタル変換手段により変換された前記非基準ブロックの基準電圧の分圧に基づいて、前記基準ブロックの基準電圧と前記非基準ブロックの基準電圧との差に起因して前記非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記単位セルの両端電圧のデジタル値に生じる誤差を消去するように補正する補正手段と、を備えたことを特徴とする電圧検出装置に存する。
【０００７】
請求項２記載の発明は、二次電池から成る単位セルが複数接続された組電池を複数に分割したブロック毎に対応して設けられると共に前記対応するブロックを構成する各単位セルの両端電圧をアナログ／デジタル変換するアナログ／デジタル変換手段と、前記アナログ／デジタル変換手段により変換された前記各単位セルの両端電圧のデジタル値を受け取る制御手段と、が設けられた電圧検出装置において、第１の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段の基準電圧の分圧を第２の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段に対して入力する第１の入力手段と、前記第２の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段の基準電圧の分圧を前記基準ブロックに対応して設けられた前記アナログ／デジタル変換手段に対して入力する第２の入力手段と、前記第２の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記第１の非基準ブロックの基準電圧の分圧、及び、前記基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記第２の非基準ブロックの分圧、に基づいて前記第１の非基準ブロックの基準電圧の分圧を前記基準ブロックに対応して設けた前記アナログ／デジタル変換手段により変換したデジタル値を求める演算手段と、前記演算手段により求めたデジタル値に基づいて、前記基準ブロックの基準電圧と前記第１の非基準ブロックとの差に起因して前記第１の非基準ブロックに対応して設けられた前記アナログ／デジタル変換手段により変換された前記単位セルの両端電圧のデジタル値に生じる誤差を消去するように補正する補正手段と、を備えたことを特徴とする電圧検出装置に存する。
【０００８】
請求項３記載の発明は、前記入力手段が、キャパシタを介して前記分圧を前記アナログ／デジタル変換手段に供給するように設けられていることを特徴とする請求項１又は２に記載の電圧検出装置に存する。
【発明の効果】
【０００９】
以上説明したように請求項１記載の発明によれば、基準ブロックの基準電圧と非基準ブロックの基準電圧との差に起因して非基準ブロックに対応して設けられたアナログ／デジタル変換手段により変換された単位セルの両端電圧のデジタル値に生じる誤差を消去できるので、基準ブロックだけ高精度基準電圧源を用いれば全てのブロックに高価な高精度基準電圧源を用いる必要がなく、高精度かつ安価に各ブロックの単位セルの両端電圧を検出することができる。
【００１０】
請求項２記載の発明によれば、基準ブロックの基準電圧と第１の非基準ブロックの基準電圧との差に起因して第１の非基準ブロックに対応して設けられたアナログ／デジタル変換手段により変換された単位セルの両端電圧のデジタル値に生じる誤差を消去できるので、基準ブロックだけ高精度基準電圧源を用いれば全てのブロックに高価な高精度基準電圧源を用いる必要がなく、高精度かつ安価に各ブロックの単位セルの両端電圧を検出することができる。
【００１１】
請求項３記載の発明によれば、キャパシタによって正確に分圧をレベルシフトすることができる。
【発明を実施するための最良の形態】
【００１２】
第１実施形態
以下、本発明の第１実施形態を図面に基づいて説明する。図１は、本発明の電圧検出装置の一実施形態を示すブロック図である。図中引用符号ＢLは低圧バッテリである。低圧バッテリＢLは、図１に示すように、例えば一つの二次電池から構成されている。低圧バッテリＢLは、エンジンを始動するスタータの動作電源として用いられ、その両端にはオルタネータ等が必要に応じて充電器として接続される。
【００１３】
また、図中引用符号ＢHは組電池としての高圧バッテリである。上記高圧バッテリＢHは、エンジンと電動モータを走行駆動源として併用するＨＥＶにおいて前記電動モータの電源として用いられ、その両端には電動モータが必要に応じて負荷として接続されると共にオルタネータ等が必要に応じて充電器として接続される。
【００１４】
高圧バッテリＢHは、ｎ個（ｎは任意の整数）のブロックＢ1〜Ｂnに分割されている。各ブロックＢ1〜Ｂnは例えばそれぞれ２個の単位セルＣ11〜Ｃn2から構成されている。電圧検出装置は、高圧検出回路１１〜１ｎと、制御手段としての低圧系制御回路３０と、を備えている。低圧系制御回路３０は、低圧バッテリＢLからの電源供給を受けて動作し、高圧検出回路１１〜１ｎを制御する。
【００１５】
高圧検出回路１１〜１ｎは、ブロックＢ1〜Ｂn毎に対応して設けられている。高圧検出回路１１〜１ｎは、複数のブロックＢ1〜Ｂnのうち対応するブロックＢ1〜Ｂnを構成する単位セルＣ11〜Ｃn2のみから電源供給を受けて動作して、対応するブロックＢ1〜Ｂnを構成する単位セルＣ11〜Ｃn2の両端電圧を検出する。即ち、上述した高圧検出回路１１〜１ｎは、対応するブロックＢ1〜Ｂnのマイナス側がグランドレベルになり、互いに異なるグランドレベルとなっている。これにより高圧検出回路１１〜１ｎを構成するデバイスの耐圧を下げることができる。
【００１６】
次に、上述した高圧検出回路１１〜１ｎの構成について図２を参照して説明する。同図に示すように、高圧検出回路１１〜１ｎは各々、対応するブロックＢ1〜Ｂnを構成する単位セルＣ11〜Ｃn2の両端が接続されるキャパシタＣｐと、対応するブロックＢ1〜Ｂnを構成する単位セルＣ11〜Ｃn2の一つの両端をキャパシタＣｐに接続する選択スイッチ群２４と、キャパシタＣｐを介して供給された単位セルＣ11〜Ｃn2の両端電圧をデジタル変換するアナログ／デジタル変換手段としてのＡ／Ｄ変換器２２と、キャパシタＣｐ及びＡ／Ｄ変換器２２間に設けられたスイッチＳ１１、Ｓ１２と、Ａ／Ｄ変換器２２に基準電圧を供給する基準電圧源２５と、高圧検出回路１１〜１ｎ全体を制御する高圧系ＣＰＵ２５と、を備えている。
【００１７】
上記選択スイッチ群２４は、単位セルＣ11〜Ｃn2の両端に設けられたスイッチから構成されている。また、上述したＡ／Ｄ変換器２２、基準電圧源２５、及び、高圧系ＣＰＵ２５は、その電源ラインが対応するブロックＢ1〜Ｂnのプラス側に接続され、グランドラインが対応するブロックＢ1〜Ｂnのマイナス側に接続されている。基準ブロックとしてのブロックＢ1の基準電圧源２５は、例えば±0.01％程度の高精度のものを用いている。一方、非基準ブロックとしてのブロックＢ2〜Ｂnは、例えば±0.5％程度のブロックＢ1に比べて低精度のものを用いている。
【００１８】
図１及び図２に示すように、上記高圧検出回路１１の高圧系ＣＰＵ２５は、送信ラインＬT1、受信ラインＬR1を介して低圧系制御回路３０と接続されている。送信ラインＬT1上には光を媒体にしたフォトカプラや磁気を媒体にした磁気カプラなどの送信用絶縁デバイスＤTが設けられている。この送信用絶縁デバイスＤTにより高圧検出回路１１と低圧系制御回路３０とを絶縁した状態で、低圧系制御回路３０から高圧検出回路１１に対して検出命令などを送信することができる。また、受信ラインＬR1にはフォトカプラや磁気カプラなどの受信用絶縁デバイスＤRが設けられている。この受信用絶縁デバイスＤRにより高圧検出回路１１と低圧系制御回路３０とを絶縁した状態で、低圧系制御回路３０が高圧検出回路１１からの両端電圧の検出結果などを受信することができる。また、高圧検出回路１１〜１ｎの高圧系ＣＰＵ２５は、送信ラインＬT2、受信ラインＬR2によって互いにシリアルに接続されている。
【００１９】
図２に示すように、上記高圧検出回路１１を除く高圧検出回路１２〜１ｎは、ブロックＢ2〜Ｂnに対応して設けられたＡ／Ｄ変換器２２の基準電圧Ｖref2〜Ｖrefnの分圧をブロックＢ1に対応して設けられたＡ／Ｄ変換器２２に対して入力する第１の入力手段としての入力回路２７を備えている。
【００２０】
入力回路２７は各々、基準電圧Ｖref2〜Ｖrefnと各ブロックＢ2〜Ｂnのグランドとの間に設けられた分圧抵抗Ｒ１、Ｒ２と、これら分圧抵抗Ｒ１、Ｒ２により分圧された基準電圧Ｖref2〜Ｖrefnを増幅する演算増幅器２８と、演算増幅器２８の出力、及び、ブロックＢ1のキャパシタＣｐの一端、間に設けられたスイッチＳ２１と、対応するブロックＢ2〜Ｂnのグランド、及び、キャパシタＣｐの他端、間に設けられたスイッチＳ２２と、から構成されている。
【００２１】
次に、上述した構成の電圧検出装置の基準電圧検出動作について図３及び図４を参照して以下説明する。図３は、図１に示す低圧系制御回路３０の基準電圧検出処理手順を示すフローチャートである。図４は、高圧系ＣＰＵ２５の基準電圧検出処理手順を示すフローチャートである。所定のタイミングで低圧系制御回路３０は、基準電圧検出処理を開始する。基準電圧検出処理において低圧系制御回路３０はまず、覚醒信号を出力する（ステップＳｐ１）。覚醒信号は、図示しない絶縁デバイスを介して各ブロックＢ1〜Ｂnに設けた図示しない電源回路に供給される。各ブロックＢ1〜Ｂnの電源回路は、上記覚醒信号を受信すると、高圧検出回路１１〜１ｎに対して電源を供給する。そして、高圧検出回路１１〜１ｎの高圧系ＣＰＵ２５は、電源供給に応じてスリープモードが解除されて、図４及び図５に示す高圧系基準電圧検出処理を開始する。
【００２２】
次に、低圧系制御回路３０は、任意の整数であるｍ（整数）を２にセットした後（ステップＳｐ２）、送信ラインＬT1に対してブロックＢm宛に基準電圧検出命令を送信する（ステップＳｐ３）。これに応じてブロックＢ1の高圧系ＣＰＵ２５から低圧系制御回路３０に対してブロックＢmの基準電圧Ｖrefmの分圧値のデジタル値が送信される。低圧系制御回路３０は、基準電圧Ｖrefmの分圧値のデジタル値を受信して図示しない記憶媒体内に格納すると（ステップＳｐ４）、ｍが最上位のアドレスｎに達したか否かを判断する（ステップＳｐ５）。
【００２３】
ｍが最上位のアドレスｎに達していれば（ステップＳｐ５でＹ）、低圧系制御回路３０は、基準電圧Ｖref2〜Ｖrefnの全ての分圧値のデジタル値を高圧側から受信したと判断して、スリープ信号を出力した後に（ステップＳｐ７）、低圧系基準電圧検出処理を終了する。スリープ命令は、図示しない絶縁デバイスを介して各ブロックＢ1〜Ｂnに設けた図示しない電源回路に供給される。各ブロックＢ1〜Ｂnの電源回路は、上記スリープ命令を受信すると、高圧検出回路１１〜１ｎに対して電源を遮断する。これに対して、ｍが最上位のアドレスｎに達していなければ（ステップＳｐ５でＮ）、低圧系制御回路３０は、ｍをインクリメントした後に（ステップＳｐ６）、ステップＳｐ３に戻る。これにより、低圧系制御回路３０からはブロックＢ2〜Ｂn宛の基準電圧検出命令が順次、高圧側に対して送信される。
【００２４】
一方、図４に示すように、任意のブロックＢp（ｐは１〜ｎまでの整数）の高圧検出回路１ｐの高圧系ＣＰＵ２５は、上記基準電圧検出命令を受信すると（ステップＳｐ１１でＹ）、その基準電圧検出命令の宛先が自己のアドレスｐであるか否かを判断する（ステップＳｐ１２）。自己のアドレスｐ（＝ｍ）であれば（ステップＳ１２でＹ）、ブロックＢpの高圧検出回路１ｐの高圧系ＣＰＵ２５は、スイッチＳ２１及びＳ２２をオンする（ステップＳｐ１３）。
【００２５】
スイッチＳ２１及びＳ２２のオンに応じて、ブロックＢ1のキャパシタＣｐの両端にブロックＢpの基準電圧Ｖrefpの分圧が供給される。ブロックＢpの高圧検出回路１ｐは、キャパシタＣｐが充電されてキャパシタＣｐの両端電圧がブロックＢpの基準電圧Ｖrefpと同じ電圧に達するような所定時間経過するのを待って（ステップＳｐ１４でＹ）、スイッチＳ２１及びＳ２２をオフする（ステップＳｐ１５）。その後、ブロックＢpの高圧検出回路１ｐは、宛先をブロックＢ1のアドレス１、送信元を自己のアドレスｐとした充電完了信号を一つ下位のブロックＢp-1の高圧系ＣＰＵ２５に対して送信した後（ステップＳｐ１６）、ステップＳｐ１１に戻る。
【００２６】
これに対して、高圧検出回路１ｐの高圧系ＣＰＵ２５は、自己のアドレスｐ（≠ｍ）でなければ（ステップＳｐ１２でＮ）、ステップＳｐ１１で受信した基準電圧検出命令を一つ上位のブロックＢp+1の高圧系ＣＰＵ２５に対して転送する（ステップＳｐ１７）。また、任意のブロックＢpの高圧検出回路１ｐの高圧系ＣＰＵ２５は、充電完了信号を受信すると（ステップＳｐ１８でＹ）、充電完了信号の宛先が自己のアドレスｐであるか否かを判断する（ステップＳｐ１９）。自己のアドレスｐ（≠１）でなければ（ステップＳｐ１９でＮ）、その充電完了信号を一つ下位のブロックＢp-1に転送した後（ステップＳｐ２０）、Ｓｐ１１に戻る。
【００２７】
一方、高圧検出回路１ｐの高圧系ＣＰＵ２５は、自己のアドレスｐ（＝１）であれば（ステップＳｐ１９でＹ）、スイッチＳ１１及びＳ１２をオンして（ステップＳｐ２１）、キャパシタＣｐに蓄積された基準電圧Ｖrefmの分圧値をＡ／Ｄ変換器２２に入力してデジタル値に変換させる。そして、ブロックＢpの高圧系ＣＰＵ２５は、そのデジタル値を取り込んで（ステップＳｐ２２）、スイッチＳ１１及びＳ１２をオフする（ステップＳｐ２３）。次に、ブロックＢpの高圧系ＣＰＵ２５は、ステップＳｐ２２で取り込んだデジタル値に充電完了信号の送信元アドレスを添付して低圧系制御回路３０に送信して（ステップＳｐ２４）、ステップＳｐ１１に戻る。
【００２８】
上述した低圧系基準電圧検出処理、高圧系基準電圧検出処理により、低圧系制御回路３０には、ブロックＢ1に対応して設けられたＡ／Ｄ変換器２２により変換されたブロックＢ2〜Ｂnに対応して設けられたＡ／Ｄ変換器２２の基準電圧Ｖref2〜Ｖrefnの分圧のデジタル値が順次格納される。
【００２９】
次に、上述した構成の電圧検出装置のセル電圧検出動作について図５及び図６を参照して以下説明する。図５は、図１に示す低圧系制御回路のセル電圧検出処理手順を示すフローチャートである。図６は、高圧系ＣＰＵ２５のセル電圧検出処理手順を示すフローチャートである。イグニッションオンに応じて低圧系制御回路３０は、図５に示す低圧系セル電圧検出処理を開始する。セル電圧検出処理において低圧系制御回路３０はまず覚醒信号を出力する（ステップＳｐ３１）。この覚醒信号の出力に応じて上述したように高圧検出回路１１〜１ｎに電源が供給される。これにより、高圧検出回路１１〜１ｎの高圧系ＣＰＵ２５は、スリープモードが解除されて、図６に示す高圧系セル電圧検出処理を開始する。
【００３０】
次に、低圧系制御回路３０は、任意の整数であるｍ（整数）を１にセットした後（ステップＳｐ３２）、送信ラインＬT1に対してブロックＢm宛にセル電圧検出命令を送信する（ステップＳｐ３３）。これに応じて高圧側から低圧系制御回路３０に対してブロックＢmを構成する単位セルＣm1、Ｃm2の両端電圧のデジタル値ＡＤCm1、ＡＤCm2が送信される。低圧系制御回路３０は、上記デジタル値ＡＤCm1、ＡＤCm2を受信した後（ステップＳｐ３４）、送信されたデジタル値ＡＤCm1、ＡＤCm2がブロックＢ1の単位セルＣ11、Ｃ12の両端電圧のデジタル値ＡＤC11、ＡＤC12であるか否かの判断を行う（ステップＳｐ３５）。デジタル値ＡＤC11、ＡＤC12であれば(ステップＳｐ３５でＹ)、低圧系制御回路３０は、ステップＳｐ３４で受信したＡＤC11、ＡＤC12をそのまま格納した後（ステップＳｐ３６）、ステップＳｐ３８に進む。
【００３１】
これに対して、デジタル値ＡＤC11、ＡＤC12でなければ(ステップＳｐ３５でＮ)、低圧系制御回路３０は、補正手段として働き、ステップＳｐ３４で受信したデジタル値ＡＤCm1、ＡＤCm2を補正して格納した後に（ステップＳｐ３７）、ステップＳｐ３８に進む。ステップＳｐ３７において低圧系制御回路３０は、上述した基準電圧検出処理にて格納したブロックＢ1に設けられたＡ／Ｄ変換器２２により変換されたブロックＢmの基準電圧Ｖrefmの分圧に基づいて、ブロックＢ1の基準電圧Ｖref1とブロックＢmの基準電圧Ｖrefmとの差に起因してブロックＢmに対応して設けられたＡ／Ｄ変換器２２により変換された単位セルＣm1、Ｃm2の両端電圧ＶCm1、ＶCm2のデジタル値ＡＤCm1、ＡＤCm2に生じる誤差を消去するように補正する。
【００３２】
より詳しく説明すると、ブロックＢmの基準電圧ＶrefmのＡ／Ｄ変換器２２を用いて両端電圧ＶCm1、ＶCm2（アナログ値）をＡ／Ｄ変換すると、両端電圧ＶCm1、ＶCm2のデジタル値ＡＤCm1、ＡＤCm2は下記の式（１）によって表される。なお、２qはＡ／Ｄ変換器２２の分解能を示す。
ＡＤCm1＝ＶCm1×２q／Ｖrefm
ＡＤCm2＝ＶCm2×２q／Ｖrefm  …（１）
これに対して、ブロックＢ1の基準電圧Ｖref1のＡ／Ｄ変換器２２で両端電圧ＶCm1、ＶCm2をＡ／Ｄ変換すると、両端電圧ＶCm1、ＶCm2のデジタル値ＡＤCm1´、ＡＤCm2´は下記の式（２）によって表される。
ＡＤCm1´＝ＶCm1×２q／Ｖref1
ＡＤCm2´＝ＶCm2×２q／Ｖref1  …（２）
よって、下記の式（３）に示すようにステップＳｐ３４で受信したデジタル値ＡＤCm1、ＡＤCm2を補正すれば、基準電圧ＶrefmのＡ／Ｄ変換器２２で変換されたデジタル値ＡＤCm1、ＡＤCm2を基準電圧Ｖref1のＡ／Ｄ変換器２２で変換されたデジタル値ＡＤCm1´、ＡＤCm2´に変換することができる。
ＡＤCm1´＝ＡＤCm1×Ｖrefm／Ｖref1
ＡＤCm1´＝ＡＤCm1×Ｖrefm／Ｖref1  …（３）
【００３３】
上述した基準電圧Ｖrefmは、上述した基準電圧検出処理により格納された基準電圧Ｖrefmの分圧値のデジタル値ＡＤVrefmにより求めることができる。即ち、上述した基準電圧検出処理により検出された基準電圧Ｖrefmの分圧値のデジタル値ＡＤVrefmは、基準電圧Ｖref1のＡ／Ｄ変換器２２で変換されるため、式（４）で表すことができる。なお、抵抗Ｒ１、Ｒ２による分圧比をＫとする。
ＡＤVrefm＝Ｖrefm×（１／Ｋ）×２q／Ｖref1  …（４）
これを変形すると下記に示す式（５）が得られる。
Ｖrefm＝（Ｖref1／２q）×Ｋ×ＡＤVrefm  …（５）
そこで、式（５）を式（３）に代入すると、下記の式（６）に示す補正式を得ることができる。
ＡＤCm1´＝ＡＤCm1×ＡＤVrefm×Ｋ×（１／２q）
ＡＤCm2´＝ＡＤCm2×ＡＤVrefm×Ｋ×（１／２q）  …（６）
【００３４】
よって、図５のステップＳｐ３７において高圧系ＣＰＵ２５は、ステップＳｐ３４で受信したデジタル値ＡＤCm1、ＡＤCm2に図３のステップＳｐ４で受信したデジタル値ＡＤVrefmとＫと（１／２q）とを乗じた値を補正した新たなデジタル値ＡＤCm1、ＡＤCm2とする。上述した式（６）に示す補正式を用いることにより、基準電圧ＶrefmのＡ／Ｄ変換器２２によって変換された単位セルＣm1、Ｃm2の両端電圧ＶCm1、ＶCm2のデジタル値ＡＤCm1、ＡＤCm2を、基準電圧Ｖref1のＡ／Ｄ変換器２２によって変換された単位セルＣm1、Ｃm2の両端電圧ＶCm1、ＶCm2のデジタル値ＡＤCm1、ＡＤCm2に変換して、ブロックＢ1の基準電圧Ｖref1とブロックＢmの基準電圧Ｖrefmとの差に起因してブロックＢmに対応して設けられたＡ／Ｄ変換器２２により変換された単位セルＣm1、Ｃm2の両端電圧ＶCm1、ＶCm2のデジタル値ＡＤCm1、ＡＤCm2に生じる誤差を消去することができる。即ち、精度の低いブロックＢ2〜Ｂnの基準電圧源２５を用いてＡ／Ｄ変換しても、精度の高いブロックＢ1の基準電圧源２５を用いてＡ／Ｄ変換したデジタル値ＡＤCm1、ＡＤCm2に変換することができる。これにより、ブロックＢ1〜Ｂn毎に高精度の基準電圧源２５を用いる必要がなく、高精度かつ安価に各ブロックＢ1〜Ｂnの単位セルＣ11〜Ｃn2の両端電圧を検出することができる。
【００３５】
ステップＳｐ３８において、低圧系制御回路３０は、ｍが最上位のアドレスｎに達したか否かを判断する。ｍが最上位のアドレスｎに達していれば（ステップＳｐ３８でＹ）、低圧系制御回路３０は、全てのブロックＢ1〜Ｂnを構成する単位セルＣ11〜Ｃn2の両端電圧のデジタル値をブロックＢ1の高圧系ＣＰＵ２５から受信したと判断して、スリープ信号を出力した後に（ステップＳｐ３９）、低圧系セル電圧検出処理を終了する。このスリープ命令の出力に応じて上述したように高圧検出回路１１〜１ｎに対する電源が遮断される。これに対して、ｍが最上位のアドレスｎに達していなければ（ステップＳｐ３８でＮ）、低圧系制御回路３０は、ｍをインクリメントした後に（ステップＳｐ４０）、ステップＳｐ３３に戻る。これにより、低圧系制御回路３０からはブロックＢ2〜Ｂn宛のセル電圧検出命令が順次、高圧側に対して送信される。
【００３６】
一方、図６に示すように、任意のブロックＢpの高圧検出回路１ｐの高圧系ＣＰＵ２５は、上記セル電圧検出命令を受信すると（ステップＳｐ５１でＹ）、そのセル電圧検出命令の宛先が自己のアドレスｐであるか否かを判断する（ステップＳｐ５２）。自己のアドレスｐ（＝ｍ）であれば（ステップＳ５２でＹ）、ブロックＢpの高圧検出回路１ｐの高圧系ＣＰＵ２５は、ブロックＢpを構成する単位セルＣp1、Ｃp2の両端電圧をＡ／Ｄ変換器２２に変換させる（ステップＳｐ５３）。詳しくは、ステップＳｐ５３において、選択スイッチ群２４を制御して単位セルＣp1の両端をキャパシタＣｐに接続する。これにより、キャパシタＣｐの両端電圧が単位セルＣp1の両端電圧と等しくなると高圧系ＣＰＵ２５は、選択スイッチ群２４をオフして、単位セルＣp1、Ｃp2とキャパシタＣｐとを切り離す。その後、スイッチＳ１１、Ｓ１２をオンすると、単位セルＣp1の両端電圧と等しいキャパシタＣｐの両端電圧がＡ／Ｄ変換器２２に入力されてＡ／Ｄ変換される。単位セルＣp2についても同様に、高圧系ＣＰＵ２５は、単位セルＣp2と等しいキャパシタＣｐの両端電圧をＡ／Ｄ変換器２２に入力されてＡ／Ｄ変換させる。
【００３７】
その後、高圧系ＣＰＵ２５は、ステップＳｐ５３で変換した単位セルＣp1、Ｃp2の両端電圧Ｖcp1、Ｖcp2のデジタル値ＡＤcp1、ＡＤcp2を一つ下位のブロックＢp-1に送信した後（ステップＳｐ５４）、ステップＳｐ５１に戻る。なお、ブロックＢ１の高圧系ＣＰＵ２５の場合は、ステップＳｐ５４においては、デジタル値ＡＤcp1、ＡＤcp2を低圧系制御回路３０に送信する。これに対して、ステップＳｐ５１で受信したセル電圧検出命令の宛先が自己のアドレスｐ（≠ｍ）でなければ（ステップＳｐ５２でＮ）、そのセル電圧検出命令を一つ上位のブロックＢp+1に送信する（ステップＳｐ５５）。その後、上位のブロックＢmからデジタル値ＡＤcm1、ＡＤcm2を受信すると（ステップＳｐ５６でＹ）、高圧系ＣＰＵ２５は、デジタル値ＡＤcm1、ＡＤcm2を一つ下位のブロックＢp-1に送信した後（ステップＳｐ５７）、再びステップＳｐ５１に戻る。上述した高圧系セル電圧検出処理によれば、ブロックＢ1〜Ｂnの単位セルＣ11〜Ｃn2の両端電圧Ｖc11〜Ｖcn2のデジタル値ＡＤC11〜ＡＤCn2が順番に低圧側に送信される。
【００３８】
上述した電圧検出装置によれば、ブロックＢ1の基準電圧Ｖref1とブロックＢ2〜Ｂnの基準電圧Ｖref2〜Ｖrefnとの差に起因してブロックＢ2〜Ｂnに対応して設けられたＡ／Ｄ変換器２２により変換された単位セルＣ21〜Ｃn2の両端電圧のデジタル値に生じる誤差を消去できるので、ブロックＢ2〜Ｂn毎に高価な高精度基準電圧源を用いる必要がなく、高精度かつ安価に各ブロックＢ2〜Ｂnの単位セルＣ11〜Ｃn2の両端電圧を検出することができる。
【００３９】
また、上述した電圧検出装置によれば、入力回路２７が、キャパシタＣｐを介して単位セルＣ21〜Ｃn2の分圧値をＡ／Ｄ変換器２２に供給するように設けられているので、キャパシタＣｐによって正確に分圧をレベルシフトすることができる。
【００４０】
第２実施形態
次に第２実施形態について説明する。上述した第１実施形態では、入力回路２７は、ブロックＢ2〜Ｂnに対応して設けられたＡ／Ｄ変換器２２の基準電圧Ｖref2〜Ｖrefnの分圧を全てブロックＢ1に対応して設けられたＡ／Ｄ変換器２２に対して入力していたが、本発明はこれに限ったものではない。例えば、任意のブロックＢmの入力回路２７が、ブロックＢmに対応して設けられたＡ／Ｄ変換器２２の基準電圧Ｖrefmの分圧を一つ下位のブロックＢm-1に対応して設けられたＡ／Ｄ変換器２２に対して入力することも考えられる。これに伴って、図４のステップＳｐ１６で送信する充電完了信号の宛先には一つ下位のブロックＢm-1のアドレス（ｍ−１）を添付する。
【００４１】
即ち、図７に示すように、ブロックＢ3の入力回路２７は、ブロックＢ3に対応して設けられたＡ／Ｄ変換器２２の基準電圧Ｖref3の分圧をブロックＢ2に対応して設けられたＡ／Ｄ変換器２２に対して入力するように設けられる。また、ブロックＢ2の入力回路２７は、ブロックＢ2に対応して設けられたＡ／Ｄ変換器２２の基準電圧Ｖref2の分圧をブロックＢ1に対応して設けられたＡ／Ｄ変換器２２に対して入力するように設けられる。以上のことから明らかなように、ブロックＢ3が第１の非基準ブロック、ブロックＢ2が第２の非基準ブロック、ブロックＢ3の入力回路２７が第１の入力手段、ブロックＢ2の入力回路２７が第２の入力手段、に相当する。
【００４２】
上述した第１実施形態では、低圧系制御回路３０は、高圧側から送信された基準電圧Ｖref2〜Ｖrefnの分圧値のデジタル信号をそのまま格納していたが（図３のステップＳｐ４）、第２実施形態では、低圧系制御回路３０は、演算手段として働き、ブロックＢ3〜ＢnのＡ／Ｄ変換器２２により変換された基準電圧Ｖref3〜Ｖrefnのデジタル値ＡＤVref3〜ＶrefnをブロックＢ1のＡ／Ｄ変換器２２により変換されたデジタル値ＡＤVref3〜Ｖrefnに変換する。
【００４３】
上記変換の詳細について説明する。一つ下位のブロックＢm-1の基準電圧Ｖref(m-1)のＡ／Ｄ変換器２２で任意のブロックＢmの基準電圧Ｖrefm（アナログ値）をＡ／Ｄ変換すると、基準電圧Ｖrefmのデジタル値ＡＤVrefmは下記の式（７）によって表される。なお、２qはＡ／Ｄ変換器２２の分解能を示し、抵抗Ｒ１、Ｒ２による分圧比をＫとする。
ＡＤVrefm＝Ｖrefm×（１／Ｋ）×２q／Ｖref(m-1)  …（７）
これに対してブロックＢ1の基準電圧Ｖref1のＡ／Ｄ変換器２２で基準電圧ＶrefmをＡ／Ｄ変換すると、基準電圧Ｖrefmのデジタル値ＡＤＶrefmは下記の式（８）によって表される。
ＡＤVrefm＝Ｖrefm×（１／Ｋ）×２q／Ｖref1  …（８）
よって、下記の式（９）に示すようにステップＳｐ４で受信したデジタル値ＡＤVrefmを補正すれば、基準電圧Ｖref1のＡ／Ｄ変換器２２で変換されたデジタル値ＡＤVrefm´に変換することができる。
ＡＤVrefm´＝ＡＤVrefm×Ｖref(m-1)／Ｖref1  …（９）
【００４４】
上述した基準電圧Ｖref(m-1)は、上述した基準電圧検出処理により格納された基準電圧Ｖref(m-1)〜Ｖref2の分圧値のデジタル値ＡＤVref(m-1)〜ＡＤref2により求めることができる。即ち、上述した基準電圧検出処理により検出された基準電圧Ｖref(m-1)〜Ｖref2の分圧値のデジタル値ＡＤVref(m-1)〜ＡＤref2は、基準電圧Ｖref(m-2)〜Ｖref1のＡ／Ｄ変換器２２で各々変換されるため、式（１０）で表すことができる。
ＡＤVref(m-1)＝Ｖref(m-1)×（１／Ｋ）×２q／Ｖref(m-2)
ＡＤVref(m-2)＝Ｖref(m-2)×（１／Ｋ）×２q／Ｖref(m-3)
…
ＡＤVref3＝Ｖref3×（１／Ｋ）×２q／Ｖref2
ＡＤVref2＝Ｖref2×（１／Ｋ）×２q／Ｖref1  …（１０）
これを変形すると下記に示す式（１１）が得られる。
Ｖref(m-1)＝（Ｖref(m-2)／２q）×Ｋ×ＡＤVref(m-1)
Ｖref(m-2)＝（Ｖref(m-3)／２q）×Ｋ×ＡＤVrefm(m-2)
…
Ｖref3＝（Ｖref2／２q）×Ｋ×ＡＤVref3
Ｖref2＝（Ｖref1／２q）×Ｋ×ＡＤVref2  …（１１）
従って、そこで、式（１１）を式（９）に代入すると、下記の式（１２）に示す補正式を得ることができる。
ＡＤVrefm´＝（Ｖref1／２(m-1)q）×Ｋ(m-1)×ＡＤVrefm×…×ＡＤVref2
…（１２）
【００４５】
よって、図３のステップＳｐ４において高圧系ＣＰＵ２５は、高圧系から受信したデジタル値ＡＤVrefmに（Ｖref1／２(m-1)q）とＫ(m-1)とＡＤVref(m-1)×…×ＡＤVref1を乗じた値を補正した新たなデジタル値ＡＤVrefmとする。上述した式（１２）に示す補正式を用いることにより、ブロックＢ3〜ＢnのＡ／Ｄ変換器２２により変換された基準電圧Ｖref3〜Ｖrefnのデジタル値ＡＤVref3〜ＶrefnをブロックＢ1のＡ／Ｄ変換器２２により変換されたデジタル値ＡＤVref3〜Ｖrefnに変換することができる。
【００４６】
即ち、ブロックＢ2に対応して設けられたＡ／Ｄ変換器２２により変換されたブロックＢ3の基準電圧Ｖref3の分圧、及び、ブロックＢ1に対応して設けられたＡ／Ｄ変換器２２により変換されたブロックＢ2の基準電圧Ｖref2の分圧、に基づいてブロックＢ3の基準電圧Ｖref3の分圧をブロックＢ1に対応して設けたＡ／Ｄ変換器２５により変換されたデジタル値ＡＤＶref3を求めることができる。後は上述した第１実施形態と同様のためここでは詳細な説明を省略する。
なお、上述した第１及び第２実施形態では、入力回路２７は、キャパシタＣｐを介して分圧をＡ／Ｄ変換器２２に供給するように設けられていたが、本発明はこれに限ったものではない。例えば、別のレベルシフト回路を用いて分圧をＡ／Ｄ変換器２２に供給するように設けてもよい。
【００４７】
また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の電圧検出装置の一実施形態を示すブロック図である。
【図２】第１実施形態における図１に示す高圧検出回路の詳細を示す回路図である。
【図３】図１に示す低圧系制御回路の基準電圧検出処理手順を示すフローチャートである。
【図４】図２に示す高圧系ＣＰＵの基準電圧検出処理手順を示すフローチャートである。
【図５】図１に示す低圧系制御回路のセル電圧検出処理手順を示すフローチャートである。
【図６】図２に示す高圧系ＣＰＵのセル電圧検出処理手順を示すフローチャートである。
【図７】第２実施形態における図１に示す高圧検出回路の詳細を示す回路図である。
【符号の説明】
【００４９】
２２            Ａ／Ｄ変換器（アナログ／デジタル変換手段）
２７            入力回路（入力手段）
３０            低圧系制御回路（制御手段、補正手段、演算手段）
ＢH             高圧バッテリ（組電池）
Ｂ1             ブロック（基準ブロック）
Ｂ2〜Ｂn        ブロック（非基準ブロック）
Ｃ11〜Ｃn2      単位セル
Ｃｐ            キャパシタ
Ｖref1〜Ｖrefn  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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