(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
第１導電型の第１の半導体領域と、
前記半導体基板と前記第１の半導体領域とを分離する第２導電型の第２の半導体領域と、を有し、
前記第１の半導体領域よりも不純物濃度が高い第１導電型の第３の半導体領域と、第２導電型の第４の半導体領域と、を含む光電変換部と、前記光電変換部の信号を読み出すための増幅用トランジスタと、前記光電変換部が配された活性領域と前記増幅用トランジスタが配された活性領域とを電気的に分離する素子分離領域と、を含む画素が２次元に配された画素部を有する光電変換装置において、
前記素子分離領域の側面及び底面に沿って配された第２導電型の第５の半導体領域と、
前記増幅用トランジスタのゲート電極の下部であって、前記増幅用トランジスタのソース及びドレイン領域と第２の半導体領域との間に配される第２導電型の第６の半導体領域と、を有し、
前記第５の半導体領域を介して前記第６の半導体領域に基準電圧を供給するためのコンタクトが、前記光電変換部が配される活性領域に配され、
前記コンタクトは、前記基準電圧を供給するためのプラグと、前記プラグが電気的に接続される第２導電型の第７の半導体領域とを有し、
前記第７の半導体領域と前記第３の半導体領域との間に、前記第７の半導体領域に比べ不純物濃度が低い第２導電型の第８の半導体領域が配されたことを特徴とする光電変換装置。
【請求項２】
前記第５の半導体領域と前記第２の半導体領域とが電気的に接続していることを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記第６の半導体領域と前記第８の半導体領域とは同一の工程で形成されることを特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
複数の画素を単位ブロックとし、前記単位ブロックごとに前記コンタクトが配されることを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
前記単位ブロックに含まれた前記複数の画素において、
前記第４の半導体領域は、隣接する画素の第４の半導体領域と連続して配されており、
前記コンタクトは、前記第４の半導体領域を介して前記単位ブロックに含まれる前記複数の画素の第６の半導体領域に基準電圧を供給することを特徴とする請求項４に記載の光電変換装置。
【請求項６】
前記画素に対応して原色のカラーフィルタが配され、
前記原色のカラーフィルタのうち、青色のカラーフィルタが配された画素に前記コンタクトが配されることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
第１導電型の半導体基板と、
第１導電型の第１の半導体領域と、
前記半導体基板と前記第１の半導体領域とを分離する第２導電型の第２の半導体領域と、を有し、
前記第１の半導体領域よりも不純物濃度が高い第１導電型の第３の半導体領域と、第２導電型の第４の半導体領域と、をそれぞれ含む複数の光電変換部と、前記複数の光電変換部の信号を読み出すための増幅用トランジスタと、前記光電変換部が配された活性領域と前記増幅用トランジスタが配された活性領域とを電気的に分離する素子分離領域と、を含む単位セルが２次元に配された画素部を有する光電変換装置において、
前記素子分離領域の側面及び底面に沿って前記第１の半導体領域に配された第２導電型の第５の半導体領域と、
前記増幅用トランジスタのゲート電極の下部であって、前記増幅用トランジスタのソース及びドレイン領域と第２の半導体領域との間に配された第２導電型の第６の半導体領域と、を有し、
前記第５の半導体領域とを介して前記第６の半導体領域に基準電圧を供給するためのコンタクトが、前記複数の光電変換部のうち少なくとも１つの光電変換部が配された活性領域に配され、
前記コンタクトは、前記基準電圧を供給するためのプラグと、前記プラグが電気的に接続される第２導電型の第７の半導体領域とを有し、
前記第７の半導体領域と前記第３の半導体領域との間に、前記第７の半導体領域に比べ不純物濃度が低い第２導電型の第８の半導体領域が配されたことを特徴とする光電変換装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の光電変換装置と、
前記光電変換装置からの信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅型の光電変換装置に関する。
【背景技術】
【０００２】
光電変換装置は、近年の多画素化に伴い、画素が微細化されている。画素が微細化されると１つの画素に入射する光量が低下するため、感度が低下し画質が低下してしまう。特許文献１には、Ｐ型の半導体領域で囲まれたＮ型の半導体領域に光電変換部を形成し、感度を向上させる光電変換装置の構成が開示されている。
【０００３】
また、特許文献２には画素のウェル電位の変動によるシェーディングを抑制する手段として、画素ごとにコンタクトを設ける構成が開示されている。画素ごとにコンタクトを設けることで、チップ上にコンタクトを配置するための場所をとる必要がなくチップ面積を増大させる、または画素配列のピッチを乱すことなくシェーディングを抑制することが可能となる。
【特許文献１】特開２００１−０５３２６０号
【特許文献２】特開２００５−１４２２５１号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の画素構造においても画素毎のウェル電位の変動によって画素からの信号が変動してしまう場合がある。しかしながら、このような画素構造におけるウェル電位の変動については、充分に検討がなされていなかった。
【０００５】
例えば特許文献１の構造に特許文献２の構造を単純に適用すると、光電変換部の近傍にコンタクトが配されるため光電変換部へのリーク電流が生じ、画質が低下してしまうことが分かった。
【０００６】
よって、本発明はリーク電流を低減させた光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の光電変換装置は、第１導電型の半導体基板と、第１導電型の第１の半導体領域と、前記半導体基板と前記第１の半導体領域とを分離する第２導電型の第２の半導体領域と、を有し、前記第１の半導体領域よりも不純物濃度が高い第１導電型の第３の半導体領域と、第２導電型の第４の半導体領域と、を含む光電変換部と、前記光電変換部の信号を読み出すための増幅用トランジスタと、前記光電変換部が配された活性領域と前記増幅用トランジスタが配された活性領域とを電気的に分離する素子分離領域と、を含む画素が２次元に配された画素部を有する光電変換装置において、前記素子分離領域の側面及び底面に沿って配された第２導電型の第５の半導体領域と、前記増幅用トランジスタのゲート電極の下部であって、前記増幅用トランジスタのソース及びドレイン領域と第２の半導体領域との間に配される第２導電型の第６の半導体領域と、を有し、前記第５の半導体領域を介して前記第６の半導体領域に基準電圧を供給するためのコンタクトが、前記光電変換部が配される活性領域に配され、前記コンタクトは、前記基準電圧を供給するためのプラグと、前記プラグが電気的に接続される第２導電型の第７の半導体領域とを有し、前記第７の半導体領域と前記第３の半導体領域との間に、前記第７の半導体領域に比べ不純物濃度が低い第２導電型の第８の半導体領域が配されたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、リーク電流が低減した光電変換装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明の光電変換装置は、増幅用ＭＯＳトランジスタのチャネル下部に配されるＰウエルに対して基準電圧を供給するための高濃度の半導体領域を光電変換部が配される活性領域に配する。そしてこの高濃度半導体領域の周りに、前述の高濃度半導体領域と同導電型で低濃度の半導体領域を配することを特徴としている。この高濃度半導体領域に電極（プラグ）が接続されて基準電圧が供給されることにより増幅用トランジスタのゲート電極の下部に配されたＰウエルに基準電圧が供給される。このような構成により各画素のレイアウト対称性を維持し且つ、シェーディングや飽和出力の不均一性を低減することが可能となる。更に、光電変換素部を構成する信号電荷を蓄積する半導体領域と上述の高濃度半導体領域との接合部の電界を緩和でき、リーク電流を抑制することが可能となる。
【００１０】
以後、プラグとプラグと電気的に接続される高濃度の半導体領域とを含み、ウェルの電位を設定するための構成をウエルコンタクトとよぶ場合がある。また、材料基板である半導体基板を「基板」と表現するが、以下のような材料基板が処理された場合も含む。例えば、１又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。活性領域とは、ＬＯＣＯＳ等の素子分離領域により区切られた半導体領域であり、種々の素子が形成される、もしくは素子の一部を構成する領域である。例えば、トランジスタにおけるドレイン領域やソース領域が含まれる。また、半導体基板の主表面から基板内部への方向を下方向とし、その逆を上方向とする。更に、半導体領域の外縁は、その半導体領域の導電型を決定付ける不純物の不純物濃度と、その周囲の半導体領域の導電型を決定付ける不純物の不純物濃度とが等しくなる位置（例えば、ネット濃度が０となる位置）とする。更に、半導体領域どうしの配置関係については、その半導体領域の深さ方向の濃度中心の位置をもって上下を規定し、一部が重なっていてもよいものとする。
【００１１】
以下、実施例を挙げて本発明の構成を説明するが、本発明はこれら実施例に限定されるものではなく発明の主旨を超えない範囲で適宜変更や組み合わせが可能である。例えば半導体領域の導電型は、以下実施例においては、信号電荷が電子の場合について説明するが、ホールを用いた場合には各半導体領域の導電型を逆とすればよい。
【００１２】
（第１の実施形態）
本実施形態の画素の等価回路を図７に示す。図７に対応した画素が２つ並べて配置された平面図を図６に示す。ここでは、信号電荷が電子でありＭＯＳトランジスタはＮ型の場合について説明する。
【００１３】
図７において、１０１は光電変換部であるフォトダイオード、１０２は転送用ＭＯＳトランジスタのゲート電極、１０３はフローティングディフュージョン（以下ＦＤ）である。１０５は増幅用ＭＯＳトランジスタであり、増幅用ＭＯＳトランジスタのゲート電極を１０４にて示している。１０６はリセット用ＭＯＳトランジスタである。リセット用ＭＯＳトランジスタ１０６及び増幅用ＭＯＳトランジスタ１０５のドレインは電源線１１２に接続されている。リセット用ＭＯＳトランジスタ１０６のソースとＦＤ１０３と増幅用ＭＯＳトランジスタのゲート電極１０４とは電気的に接続されている。１０９は接地電位（ＧＮＤ）である。このような構成を有する１００を１画素とする。画素１００が信号線１０７に複数接続し、信号線１０７が複数配されることで２次元に画素が配列された画素部が形成される。
【００１４】
画素１００の動作は次のようになる。光電変換部１０１にて生じた電荷は転送用ＭＯＳトランジスタのゲート電極１０２によってＦＤ１０３に転送される。ＦＤ１０３は増幅用ＭＯＳトランジスタの入力部として機能する。増幅用ＭＯＳトランジスタによってＦＤ１０３の電荷に基づく信号が信号線１０７に出力される。リセット用ＭＯＳトランジスタはＦＤ１０３と増幅用ＭＯＳトランジスタのゲート電極１０４にある電荷を排出し、所定の電位（リセット電位）に設定する。もちろんこのような画素構成に限らず、増幅トランジスタが複数の光電変換部によって共有化されている構成等でもよい。
【００１５】
次に、図６に２つの画素１００が配列した平面図を示す。図７で説明した構成と同様の構成には同じ符号を用い、詳細な説明は省略する。
【００１６】
図６において、コンタクトは活性領域とゲート電極、ゲート電極と配線、あるいは活性領域と配線層の配線との接続部分であり、ビアはコンタクトと配線、あるいは配線と配線との接続部分である。第１の配線層と第２の配線層とは異なる層に配されており、それぞれ複数の配線からなる。
【００１７】
１１０はリセット用ＭＯＳトランジスタ１０６を駆動するパルスを供給する駆動線であり、１１１は転送用ＭＯＳトランジスタ１０２の駆動線である。１１３はウェルに基準電圧を供給するためのコンタクトである。この基準電圧は例えば接地（ＧＮＤ）であり、第２の配線層で形成されたＧＮＤ線１０９からビア及び第１の配線層の配線１０８を介してコンタクト１１３に供給されている。このコンタクト１１３によって、増幅用ＭＯＳトランジスタ１０５の下部に配されたウェルの電位変動を低減することが可能となる。
【００１８】
このコンタクト１１３部分の断面構造について図１を用いて説明する。図１は図６におけるＡＢ線での断面を示している。リセット用ＭＯＳトランジスタの駆動線１１０及び転送用ＭＯＳトランジスタの駆動線１１１、トランジスタのゲート絶縁膜などは省略している。
【００１９】
図１において、２１２は第１導電型の半導体基板（あるいは半導体領域）、２１５は第１導電型の半導体領域（第１の半導体領域）、２１３は第２導電型の半導体領域（第２の半導体領域）である。第１の半導体領域は、基板上に形成されたエピタキシャル層や基板内に形成された半導体領域である。第２の半導体領域２１３は第１の半導体領域２１５と半導体基板２１２とを電気的に分離する。ここで、第２の半導体領域２１３には画素部の外周に設けられたコンタクトにより接地などの所定の電圧が供給される。ここで画素部の外周に関して説明する。画素部とは、画素が複数配された領域全体を指し、その外周とは画素部と周辺回路領域との境界部分もしくは周辺回路領域内を指す。２１０は活性領域どうしを分離するための素子分離領域である。本実施形態ではＳＴＩ（シャロートレンチアイソレーション）であるが、ＬＯＣＯＳやその他の構造であってもよい。２１１は素子分離領域２１０の側面及び底面に沿って配され、且つ半導体領域２１５に配される第２導電型の半導体領域（第５の半導体領域）である。第５の半導体領域は素子分離領域２１０を囲むように配置するのよい。第５の半導体領域２１１によって、素子分離領域２１０の下にチャネルが生成されるのを抑制することが可能となる。半導体領域２１４は、隣接画素の活性領域どうしをポテンシャル差により分離するための第２導電型の半導体領域である。半導体領域２１４は、信号電荷である電子にとってのポテンシャル障壁を形成すれば良いので、空乏化していてもよい。２１６は光電変換部の一部を構成する第１導電型の半導体領域（第３の半導体領域）であり第１の半導体領域２１５よりも不純物濃度が高く、光電変換によって生じた電荷を蓄積する。半導体領域２１７は第３の半導体領域２１６の表面に配された第２導電型の半導体領域（第４の半導体領域）である。第４の半導体領域２１７の下面と第３の半導体領域２１６の上面とがＰＮ接合界面を形成する。第４の半導体領域２１７は、第３の半導体領域２１６と異なる導電型の半導体領域ではあるが、第３の半導体領域２１６に比べて不純物濃度を高く設定する。第４の半導体領域２１７によって、光電変換部表面のシリコンとシリコン酸化膜界面のダングリングボンドなどに起因する暗電流を低減する効果を高めることが可能となる。第４の半導体領域２１７と第５の半導体領域２１１とは電気的に接続するように配されている。第１導電型の半導体領域２１６、２１５と、第２導電型の半導体領域２１７、２１１、２１３及び２１４とのＰＮ接合が光電変換部として機能する。
【００２０】
次に、半導体領域２１９について説明する。半導体領域２１９は少なくとも増幅用ＭＯＳトランジスタのゲート電極（チャネル領域）の下部に配された第２導電型の半導体領域（第６の半導体領域）である。第６の半導体領域２１９は、増幅用ＭＯＳトランジスタのソース及びドレイン領域の下部と同等の深さあるいはそれらよりも基板深くにかけて配されている。第６の半導体領域２１９は増幅用ＭＯＳトランジスタの閾値調節、ポテンシャルバリア、パンチスルーストッパ、バックゲートのいずれかとして機能しうる。ここで、第６の半導体領域２１９の配置について図４を用いて説明する。図４（Ａ）には図１の断面図の一部（１画素分）を示し、図４（Ｂ）には、図６に示すＡＢ線と直交する方向の増幅用ＭＯＳトランジスタの断面図を示す。図４（Ｂ）では、コンタクトなどは省略している。ここで、第６の半導体領域２１９は、少なくとも、増幅用ＭＯＳトランジスタのゲート下部であって、ソース及びドレイン領域と第２の半導体領域２１３との間に配される。
【００２１】
第６の半導体領域２１９の電位はコンタクト１１３により設定（固定）される。コンタクト１１３は半導体領域２２０（第７の半導体領域）と半導体基板上の絶縁膜２２２に配された金属等の導電体からなるプラグ２２１と配線１０８との接続部分全体である。コンタクト１１３は、少なくとも第５の半導体領域２１１を介して第６の半導体領域２１９に基準電圧を供給する。
【００２２】
ここで、第７の半導体領域２２０と光電変換部の一部を構成する第３の半導体領域２１６との間に第２導電型の半導体領域３２１（第８の半導体領域）が配される。第８の半導体領域３２１は第７の半導体領域２２０に比べて不純物濃度が低い。第３の半導体領域２１６と第７の半導体領域２２０とは、第半導体領域３２１を介してＰＮ接合を構成しているともいえる。このような構成によって、光電変換部でのリーク電流を低減することが可能となる。
【００２３】
次に、シェーディングとリーク電流について詳細に説明する。第６の半導体領域２１９は、画素の駆動パルスや出力によって電位が変動してしまう。第６の半導体領域２１９の電位は増幅用ＭＯＳトランジスタのバックゲートに影響を与え出力に影響を与えるため、第６の半導体領域２１９の電位の変動によって増幅用ＭＯＳトランジスタの出力も変動してしまう。また、第６の半導体領域２１９は増幅用ＭＯＳトランジスタのソースあるいはドレイン領域と容量結合しているため、第６の半導体領域２１９の電位変動が増幅用ＭＯＳトランジスタのソースあるいはドレイン領域の電位に伝播し出力に影響を与えてしまう。このような場合に、第６の半導体領域の電位変動の量やその変動が収まるまでの時間（時定数に依存）が、画素部での各画素の位置により異なると、増幅用ＭＯＳトランジスタの出力変動が画素部の位置によって異なる。これがシェーディング現象である。
【００２４】
これを抑制するためには、増幅用ＭＯＳトランジスタのバックゲートに影響を与える第６の半導体領域２１９の電位を固定するため、低インピーダンスで所望の電位に設定する構成が必要である。しかし、多画素化、小型化によって画素ピッチの縮小が求められており、単純にコンタクトを設けてしまうと、画素ピッチが大きくなる、各画素の素子レイアウトの対称性が乱れるなどの問題が生じる場合がある。そこで、本実施形態では、光電変換部が配される活性領域にコンタクト１１３を配する。このような構成によって、各画素の素子レイアウトの対称性を維持しつつ、第６の半導体領域２１９の電位を所望の電位に設定することが可能となる。ここで、第６の半導体領域２１９は画素内の他のＭＯＳトランジスタのチャネル領域の下部に渡って配されていてもよい。その場合にはコンタクト１１３を介して供給される基準電圧によって他のＭＯＳトランジスタのバックゲートへ与える影響をも低減することが可能となる。
【００２５】
次にリーク電流について説明する。第１導電型の半導体領域２１６と第２導電型の半導体領域２２０とで直接ＰＮ接合が構成された場合には、両半導体領域ともに不純物濃度が高いため、ＰＮ接合界面に印加される電界が強くなる。ＰＮ接合界面における電界が強くなるとリーク電流が大きくなり、これによって信号電荷量の変動量が大きくなる。
【００２６】
これに対して、第１導電型の半導体領域２１６と第２導電型の半導体領域２２０との間に、半導体領域２２０よりも低い不純物濃度の第２導電型の半導体領域３２１を配する。第８の半導体領域３２１を配することで、高濃度の半導体領域どうしのＰＮ接合ではなく、高濃度と低濃度の半導体領域によるＰＮ接合となり、ＰＮ接合にかかる電界が緩和される。ＰＮ接合にかかる電界が緩和されることによって、リーク電流を低減することが可能となり、リーク電流に伴うノイズを抑制することが可能となる。
【００２７】
第８の半導体領域３２１は、イオン注入におけるドーズ量を第７の半導体領域２２０よりも少なくすることにより形成する。また、第７の半導体領域２２０と同じマスクを用いてイオン注入を行う場合には、第７の半導体領域２２０よりも拡散係数が大きなイオン種を用いるか、第７の半導体領域２２０と熱履歴を異ならせる。また、第７の半導体領域２２０と別のマスクを用いる場合には、第７の半導体領域２２０より広範囲に第８の半導体領域３２１の注入を行えばよい。
【００２８】
以上のように、本実施形態に係る光電変換装置においては、増幅用ＭＯＳトランジスタのチャネル下部に配された半導体領域の電位変化によるシェーディングを低減することと、リーク電流を低減することの両立が可能となる。リーク電流を低減することによって、画質が向上し、また画像欠陥が低減するため画像の補正が容易となる。また、補正時に必要なメモリを削減することも可能となる。
【００２９】
また、コンタクト１１３は各画素（各光電変換部）ごとに設けてもよいし、複数の画素（光電変換部）ごとに設けてもよい。複数の画素ごとに１つ設ける場合には、コンタクトが配されていない画素の第６の半導体領域２１９にも第５の半導体領域２１１を介して基準電圧を供給すればよい。更には、第４の半導体領域２１７を介して基準電圧を供給することも可能である。つまり半導体領域２１０、２１７、２２０が電気的に接続されるように構成すればよい。
【００３０】
なお、コンタクト１１３の配置は図６に示した位置に限定されるものではなく、画素内の増幅用ＭＯＳトランジスタに近接した場所においてもよい。コンタクト１１３は光電変換部が配される活性領域内であって、光の入射の影響が比較的小さな場所に配するのがよい。
【００３１】
（第２の実施形態）
図２は、図６のＡＢ断面に対応する光電変換装置の断面図である。第１の実施形態と同様の部分は、同じ符号を付し説明を省略する。本実施形態では、半導体領域２１６と半導体領域２２０との電界を緩和する半導体領域４２１を半導体領域２１９と同一の行程で形成する。
【００３２】
同一工程で形成されるため半導体領域４２１と半導体領域２１９とは同じ濃度であり、半導体領域２２０よりも不純物濃度が低い。このような濃度関係によって、第１の実施形態と同様に、半導体領域２２０と半導体領域２１６とが直接ＰＮ接合を構成せずに低濃度の半導体領域を介してＰＮ接合を構成することとなる。更に、半導体領域４２１を形成する工程を増やす必要が無いため、製品のコストを下げつつ画質を向上することが可能となる。
【００３３】
更に、半導体領域４２１と半導体領域２１９とを平面図上で連続して形成することも可能である。この場合、半導体領域２１９の電位をより低抵抗で固定することができ、シェーディング抑制効果を更に高めることが可能となる。
【００３４】
（第３の実施形態）
本実施形態は、隣接画素の活性領域どうしをポテンシャル差により分離するための半導体領域の構成が第２の実施形態と異なる。図３（Ａ）及び図３（Ｂ）は、図６のＡＢ断面に対応する光電変換装置の断面図である。第１及び第２の実施形態と同様の部分は、同じ符号を付し説明を省略する。図３（Ａ）及び図３（Ｂ）はそれぞれ異なる変形例を示している。
【００３５】
図３（Ａ）において、半導体領域５１４が隣接画素の活性領域どうしをポテンシャル差により分離するための半導体領域である。少なくとも半導体領域２１３に接するように配されている。半導体領域５１４は半導体領域２１１を形成する時と同一のマスクを用いてイオン注入により形成することが可能である。
【００３６】
また、図３（Ｂ）においては、半導体領域６１４が隣接画素の活性領域どうしをポテンシャル差により分離するための半導体領域である。半導体領域６１４は半導体領域２１３と半導体領域２１９の両者に接するように配されている。
【００３７】
図３（Ａ）及び図３（Ｂ）ともに、半導体領域２１３と半導体領域５１４あるいは半導体領域６１４とが接することにより電気的に接続されている。画素部の外周にて半導体領域２１３の電位を固定することにより、第２の実施形態に比べて更に半導体領域２１９の電位を安定して設定することが可能となる。さらに、図３（Ｂ）においては、第２導電型の半導体領域２１１、２１３、２１７、２１９、２２０、及び６１４とが電気的に接続され、より第２導電型の半導体領域の抵抗を下げること（低インピーダンス化）が可能である。また、光電変換部を囲って第２導電型の半導体領域が配されているため、隣接画素への信号電荷の漏れを更に低減することが可能となる。
【００３８】
本実施形態においては、上記第２の実施形態で得られる効果に加えて、感度が向上し、第２導電型の半導体領域２１９の電位をより低インピーダンスで基準電位に設定することが可能となる。
【００３９】
（第４の実施形態）
本実施形態では、カラー光電変換装置におけるコンタクト１１３の配置と色の関係に関して説明する。コンタクトや半導体領域のレイアウト等は第１から第３の実施形態と同様の構成を用いることが可能である。本実施形態では、原色のカラーフィルタを有する光電変換装置において、ウエルに対して電圧を供給するためのコンタクトを青色のカラーフィルタが配された画素に設けている。
【００４０】
コンタクトを設けた画素は、他の画素に比べて光電変換部にコンタクトがあるため、入射光量が低下するため感度が低下し、光電変換部の飽和レベルも低下してしまう場合がある。そして、このような感度や飽和レベルの変動は画像にノイズとして表れてしまう。
【００４１】
ここで、原色のカラーフィルタを有する光電変換装置における各色に対応する画素にて生じるノイズと画像との関係について説明する。緑のカラーフィルタに対応する画素にノイズが生じた場合には、緑は青と赤に比べて人間の視感度が高いため、目立ってしまう。また、赤のカラーフィルタに対応する画素にノイズが生じた場合には、飽和レベル（ダイナミックレンジ）が低下してしまうため、例えば夕焼けの絵に対して微妙なグラデーションが再現し難い。青のカラーフィルタが配された画素にノイズが生じた場合には、感度や飽和の特異性が目立たず、画像劣化の影響を低減させることが可能となる。
【００４２】
従って、ウエルに対して電圧を供給するためのコンタクトを青色のカラーフィルタが配された画素に設けることで、コンタクトに起因した感度、飽和の特異性が目立たなくなり、画像劣化の影響を低減させることができる。また、補正量を削減することが可能となる。
【００４３】
（第５の実施形態）
本実施形態では、複数の画素１００からなる単位ブロックごとに１つのウエルに対して電圧を供給するためのコンタクトを配置するときのレイアウトについて説明する。図５には、ｍ画素×ｎ画素を１つの単位ブロックとして示している。そして、単位ブロック毎に１つのコンタクトを配置する。即ち、コンタクトは画素部内にまばらに配されている。このような構成によって、感度や飽和レベルの変動が生じうる画素を最小限にとどめることが可能となる。
【００４４】
また、単位ブロック内の複数の光電変換部において、光電変換部を構成する第２導電型の半導体領域（例えば図１、２１７）が隣接する画素の光電変換部の第２導電型の半導体領域（図１、２１７）と連続して配されていることが望ましい。この場合には、第２導電型の半導体領域を介して隣接画素への基準電圧供給が容易となるためである。
【００４５】
次に、コンタクト配置周期について説明する。まず、画素部に配される第２導電型の半導体領域（２１１、２１３、２１７、２１９、２２０、及び２１４）の各半導体領域には寄生容量と寄生抵抗が生じる。従って、第２導電型の半導体領域の電位が変動した後、基準レベルになるまでには、所定の時間（時定数に依る）が必要である。ここで、ｍとｎを大きくするには、基準電圧に接続される複数の第２導電型の半導体領域の全インピーダンスを低くすればよい。例えば、半導体領域２１９の電位変動による増幅用ＭＯＳトランジスタの出力の変動量（もしくは、信号線電位の変動量）を１ｍＶ以下にしたい場合について説明する。信号が出力されるまでの回路ゲインをＧ１とし、画素１００のＭＯＳトランジスタのチャネル電位の変動の最大値をＡとし、ｔを最大値Ａから電位変動を１ｍＶ以下に戻るまでの時間とすると、
Ａ×ｅｘｐ（−ｔ／ＲＣ）＜１ｍＶ／Ｇ１  ・・・（式１）
式１より、
１／ＲＣ＞ｌｎ（１ｍＶ／（Ａ×ｅｘｐ（ｔ）×Ｇ１））  ・・・（式２）
となる。但し、ｌｎは自然対数であり、ＲＣはｍ画素×ｎ画素の単位ブロックの第２導電型の半導体領域の時定数である。
【００４６】
このような（式２）を満たす範囲で単位ブロックの画素数は任意に決めることが出来る。例えば、Ａ＝１５０ｍＶ、Ｇ１＝０．９、ＲＣ＝０．２×１０−６ｓｅｃ（１画素あたりのＲＣ＝２×１０−１２）、Ｔ＝１μｓｅｃである場合、１００画素×１００画素ごとに１つ電位固定手段を設ければ良い。先に単位ブロックの画素数を定めておき、ＲＣを設定しても、Ｔを設定してもよい。
【００４７】
このように、所定の周期でコンタクトを形成することにより、感度、飽和レベルの変動が起こる画素が減少する。更に、図５の拡大部分に示すように、コンタクトを青色のカラーフィルタが配された画素に設けることで、画質を向上することが可能となる。本実施形態では、第４の実施形態に比べて更に感度、飽和の補正を容易な物とすることが可能となる。
【００４８】
（第６の実施形態）
第１乃至第５の実施形態の光電変換装置において、１つの光電変換部の信号を１つの増幅トランジスタから出力していたが、本実施形態においては複数の光電変換部によって１つの増幅ＭＯＳトランジスタが共有化されている。このような複数の光電変換部と１つの増幅ＭＯＳトランジスタとを含む単位を単位セルとする。このような構成によって、画素に占めるトランジスタの面積を削減され、光電変換部の面積を大きくすること、または画素サイズを小さくすることが可能となる。なお、単位セル内にて複数の光電変換部の間に素子分離領域を設けず、第４の半導体領域を複数の光電変換部に渡って設けてもよい。
【００４９】
（撮像システムへの応用）
第１乃至第６の実施形態に記載の光電変換装置の応用例として、デジタルスチルカメラやカムコーダ−などの撮像システムに適用した場合を説明する。本実施形態では、撮像システムとしてデジタルスチルカメラに用いた場合を説明する。
【００５０】
図８はデジタルスチルカメラの構成図である。被写体の光学像は、レンズ８０２等を含む光学系によって光電変換装置８０４の撮像面に結像される。レンズ８０２の外側には、レンズ８０２のプロテクト機能とメインスイッチを兼ねるバリア８０１が設けられうる。レンズ８０２には、それから出射される光の光量を調節するための絞り８０３が設けられうる。光電変換装置８０４から複数チャンネルで出力される撮像信号は、撮像信号処理回路８０５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路８０５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器８０６でアナログ−ディジタル変換される。Ａ／Ｄ変換器８０６から出力される画像データは、信号処理部（画像処理部）８０７によって各種の補正、データ圧縮などがなされる。光電変換装置８０４、撮像信号処理回路８０５、Ａ／Ｄ変換器８０６及び信号処理部８０７は、タイミング発生部８０８が発生するタイミング信号にしたがって動作する。
【００５１】
８０５から８０８は、光電変換装置８０４と同一チップ上に形成されてもよい。また、各ブロックは、全体制御・演算部８０９によって制御される。その他、画像データを一時的に記憶するためのメモリ部８１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部８１１を備える。記録媒体８１２は、半導体メモリ等を含んで構成され、着脱が可能である。さらに、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部８１３を備えてもよい。
【００５２】
次に、図８の動作について説明する。バリア８０１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器８０６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部８０９が絞り８０３を開放にする。光電変換装置８０４から出力された信号は、撮像信号処理回路８０５をスルーしてＡ／Ｄ変換器８０６へ提供される。Ａ／Ｄ変換器８０６は、その信号をＡ／Ｄ変換して信号処理部８０７に出力する。信号処理部８０７は、そのデータを処理して全体制御・演算部８０９に提供し、全体制御・演算部８０９において露出量を決定する演算を行う。全体制御・演算部８０９は、決定した露出量に基づいて絞りを制御する。
【００５３】
次に、全体制御・演算部８０９は、光電変換装置８０４から出力され信号処理部８０７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ８０２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ８０２を駆動し、距離を演算する。
【００５４】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、光電変換装置８０４から出力された撮像信号は、撮像信号処理回路８０５において補正等がされ、Ａ／Ｄ変換器８０６でＡ／Ｄ変換され、信号処理部８０７で処理される。信号処理部８０７で処理された画像データは、全体制御・演算部８０９によりメモリ部８１０に蓄積される。
【００５５】
その後、メモリ部８１０に蓄積された画像データは、全体制御・演算部８０９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体８１２に記録される。また、画像データは、外部Ｉ／Ｆ部８１３を通してコンピュータ等に提供されて処理されうる。
【００５６】
このような撮像システムにおいて、後段の撮像信号処理回路、Ａ／Ｄ変換器及び信号処理部などでの補正が容易、または不要となるため高速撮影が可能な撮像システムを提供することが可能となる。
【００５７】
以上、本発明について実施形態を挙げて説明したが、各実施形態に限られることはなく、導電型を反転させたり、各実施形態を互いに組合せたりすることも可能である。
【図面の簡単な説明】
【００５８】
【図１】第１の実施形態を説明する光電変換装置の画素断面図
【図２】第２の実施形態を説明する光電変換装置の画素断面図
【図３】第３の実施形態を説明する光電変換装置の画素断面図
【図４】第１の実施形態を説明する光電変換装置の画素断面図
【図５】第５の実施形態を説明する光電変換装置の模式図
【図６】ＭＯＳ型光電変換装置の画素の平面図
【図７】ＭＯＳ型光電変換装置の画素の等価回路図
【図８】撮像システムの構成を示すブロック図
【符号の説明】
【００５９】
１０４  増幅用ＭＯＳトランジスタのゲート電極
１０８  配線
１１３  コンタクト
２１０  素子分離領域
２１１、２１３、２１４、２１７、２１９、２２０  第２導電型の半導体領域
２１２２０５、２１６  第１導電型の半導体領域
２２１  プラグ
２２２、２２３  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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