(57)【要約】【課題】重り部と第二のカバーとの間に働く静電引力を低減することのできる半導体加速度センサを提供することを目的とする。【解決手段】支持層１０の表面に埋込絶縁層１２と活性層１１とが順次積層して成るＳＯＩ基板を用いて形成され、内方に開口部２ａを有する矩形枠状の支持枠２、開口部２ａに配置される重り部３、支持枠２と重り部３とを一体に連結する撓み部４、で構成されるセンサ本体１と、撓み部４に設けられて重り部３への加速度の作用により撓み部４に生じる応力を検出するピエゾ抵抗５と、支持枠２の表面側に接合される第一のカバー６と、支持枠２の裏面側に接合される第二のカバー７と、を備え、重り部３における支持層１０と支持枠２における支持層１０とを電気的に接続する導電層８が撓み部４において形成され、撓み部４には空隙１４が形成されていることを特徴とする。【選択図】図１
2009008456.tif 000002
【特許請求の範囲】
【請求項１】
第一のシリコン層の表面に第一の絶縁層と第二のシリコン層とが順次積層して成るＳＯＩ基板を用いて形成され、第一のシリコン層の表面に第一の絶縁層と第二のシリコン層とが順次積層して成り内方に開口部を有する矩形枠状の支持枠、第一のシリコン層の表面に第一の絶縁層と第二のシリコン層とが順次積層して成り開口部に配置される重り部、第二のシリコン層を含み支持枠および重り部よりも薄肉に形成されて支持枠と重り部とを一体に連結し可撓性を有する撓み部、で構成されるセンサ本体と、撓み部に設けられて重り部への加速度の作用により撓み部に生じる応力を検出するピエゾ抵抗と、センサ本体の表面側において開口部を覆うように支持枠に接合される第一のカバーと、センサ本体の裏面側において開口部を覆うように支持枠に接合される第二のカバーと、を備え、
重り部における第一のシリコン層と支持枠における第一のシリコン層とを電気的に接続する導電層が撓み部において形成され、撓み部には空隙が形成されていることを特徴とする半導体加速度センサ。
【請求項２】
空隙は、第一の絶縁層が除去されて形成されることを特徴とする請求項１に記載の半導体加速度センサ。
【請求項３】
導電層が第一のシリコン層で形成されていることを特徴とする請求項１または２に記載の半導体加速度センサ。
【請求項４】
導電層が撓み部において平面視で同形状に形成されていることを特徴とする請求項３に記載の半導体加速度センサ。
【請求項５】
導電層が金属で形成されていることを特徴とする請求項１または２に記載の半導体加速度センサ。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体加速度センサの製造方法であって、
撓み部に孔を設ける工程と、
当該孔を通して、第一の絶縁層をエッチングにより除去し、空隙を形成する工程と、
を含むことを特徴とする半導体加速度センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板を用いて形成される半導体加速度センサ及びその製造方法に関する。
【背景技術】
【０００２】
従来から、機械的な歪みを電気抵抗の変化として検出する加速度センサとして、半導体製造技術を用いて形成された半導体加速度センサが提供されている（例えば、特許文献１参照）。この半導体加速度センサは、図５に示すように、厚み方向の中間部にシリコン酸化膜から成る埋込絶縁層１２を有するＳＯＩ基板を用いて形成したセンサ本体１の厚み方向の両面にガラス製のカバー６、７を接合した構造を有している。なお、ＳＯＩ基板は、表面側（図５における上面側）のｎ形シリコン層（以下、活性層１１と呼ぶ）と裏面側（図５における下面側）のｎ形シリコン層（以下、支持層１０と呼ぶ）との間に埋込絶縁層１２が形成されたＳＯＩウェハの一部から構成される。
【０００３】
センサ本体１は、矩形枠状の支持枠２を備え、支持枠２の略中央に厚み方向の表裏に貫通する形で形成された開口部２ａの中に重り部３が配置されるとともに、重り部３の周囲の一辺が他の部位よりも薄肉である撓み部４を介して支持枠２に連続一体に連結された構造を有する。したがって、重り部３の周囲には撓み部４を除いて支持枠２との間にスリット１８が形成されている。また、撓み部４は重り部３の一辺に沿う方向に離間して２箇所に形成されている。各撓み部４には、それぞれ歪み検出素子として２個ずつのピエゾ抵抗５が形成されており、ブリッジ回路を構成するように活性層１１に形成された拡散配線１７によって接続されている。また、活性層１１の表面にはシリコン酸化膜１３ａ及びシリコン窒化膜１３ｂから成る絶縁膜１３が形成されており、拡散配線１７が形成された箇所の絶縁膜１３の一部を除去して、ブリッジ回路の各端子となるパッド１６が外部に露出する形で形成される。パッド１６は例えばアルミニウムから成り、同図における奥行き方向に複数個設けられ、各々拡散配線１７と接続されている。
【０００４】
センサ本体１の厚み方向の表面側と裏面側には、ガラス製の第一のカバー６、第二のカバー７がそれぞれ接合されている。これらカバー６、７によって重り部３を囲む空間を形成しており、重り部３が支持枠２に対して相対的に移動する際に、重り部３に対して空気による制動力が作用し、過度の加速度がかかった際に重り部３の移動量を規制することで撓み部４の折損を防止するように構成している。また、両カバー６、７において重り部３との対向面には、それぞれ重り部３の移動範囲を確保するための凹所６ａ、７ａが形成されている。なお、各カバー６、７は、陽極接合によって支持枠２に接合される。
【０００５】
上記のように構成された半導体加速度センサは、センサ本体１の厚み方向の成分を含む外力（すなわち、加速度）が作用すると、重り部３の慣性によって支持枠２と重り部３とがセンサ本体１の厚み方向に相対的に変位し、撓み部４が撓むことでピエゾ抵抗５の抵抗値が変化する。このピエゾ抵抗５の抵抗値の変化を検出することによりセンサ本体１に作用した加速度を検出することができる。
【特許文献１】特開２００３−１５６５０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載の半導体加速度センサにおいては、重り部３における支持層１０と支持枠２における支持層１０とが埋込絶縁層１２により電気的に絶縁されているため、重り部３と第二のカバー７とで電位が異なり、その結果、静電引力が発生して重り部３が変位し、加速度検出の特性が変動する虞がある。
【０００７】
本発明は、上記問題点に鑑みて為されたもので、重り部と第二のカバーとの間に働く静電引力を低減することのできる半導体加速度センサを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、請求項１に記載の半導体加速度センサは、第一のシリコン層の表面に第一の絶縁層と第二のシリコン層とが順次積層して成るＳＯＩ基板を用いて形成され、第一のシリコン層の表面に第一の絶縁層と第二のシリコン層とが順次積層して成り内方に開口部を有する矩形枠状の支持枠、第一のシリコン層の表面に第一の絶縁層と第二のシリコン層とが順次積層して成り開口部に配置される重り部、第二のシリコン層を含み支持枠および重り部よりも薄肉に形成されて支持枠と重り部とを一体に連結し可撓性を有する撓み部、で構成されるセンサ本体と、撓み部に設けられて重り部への加速度の作用により撓み部に生じる応力を検出するピエゾ抵抗と、センサ本体の表面側において開口部を覆うように支持枠に接合される第一のカバーと、センサ本体の裏面側において開口部を覆うように支持枠に接合される第二のカバーと、を備え、重り部における第一のシリコン層と支持枠における第一のシリコン層とを電気的に接続する導電層が撓み部において形成され、撓み部には空隙が形成されていることを特徴とする。
【０００９】
請求項２に記載の発明は、上記請求項１に記載の半導体加速度センサにおいて、空隙は、第一の絶縁層が除去されて形成されることを特徴とする。
【００１０】
請求項３に記載の発明は、上記請求項１または２に記載の半導体加速度センサにおいて、導電層が第一のシリコン層で形成されていることを特徴とする。
【００１１】
請求項４に記載の発明は、上記請求項３に記載の半導体加速度センサにおいて、導電層が撓み部において平面視で同形状に形成されていることを特徴とする。
【００１２】
請求項５に記載の発明は、上記請求項１または２に記載の半導体加速度センサにおいて、導電層が金属で形成されていることを特徴とする。
【００１３】
請求項６に記載の半導体加速度センサの製造方法は、請求項１〜５のいずれか１項に記載の半導体加速度センサの製造方法であって、撓み部に孔を設ける工程と、当該孔を通して、第一の絶縁層をエッチングにより除去し、空隙を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、重り部における第一のシリコン層と支持枠における第一のシリコン層との間にはこれらを電気的に接続する導電層が撓み部において形成されているので、重り部と第二のカバーとが略同電位となり、これらの間に働く静電引力を低減することができる。また、撓み部には空隙が形成されているので、導電層により重り部が変位しにくくなることを防ぎ、センサ特性の劣化を防ぐことができる。
【００１５】
請求項２に記載の発明によれば、空隙を容易に形成することができ、コストを削減することができるとともに、半導体加速度センサの製造効率を向上させることができる。
【００１６】
請求項３に記載の発明によれば、導電層を形成するための部材を別途用意する必要がないとともに、重り部を形成する工程と同一の工程で導電層を形成することができるので、コストを削減することができるとともに、半導体加速度センサの製造効率を向上させることができる。
【００１７】
請求項４に記載の発明によれば、重り部を形成する工程と同一の工程で導電層を形成することができるので、コストを削減することができるとともに、半導体加速度センサの製造効率を向上させることができる。
【００１８】
請求項５に記載の発明によれば、導電層を高精度なものとすることができるので、センサ特性の劣化をさらに防ぐことができる。
【００１９】
請求項６に記載の発明によれば、空隙を容易に形成することができ、上記請求項１〜５のいずれか１項に記載の半導体加速度センサの製造効率を向上させることができる。
【発明を実施するための最良の形態】
【００２０】
（実施形態１）
以下、本発明の第１の実施形態について図面を用いて説明する。但し、本実施形態の基本的な構成は従来例と共通であるので、共通する部分には同一の符号を付して説明は省略する。
【００２１】
図１（ａ）は、本実施形態に係る半導体加速度センサの断面図であり、図１（ｂ）は、本実施形態に係る半導体加速度センサの第一のカバー６が接合されていない状態における表面図であり、図１（ｃ）は、本実施形態に係る半導体加速度センサの第二のカバー７が接合されていない状態における裏面図である。
【００２２】
図示されているように、重り部３における支持層１０と支持枠２における支持層１０との間にはこれらを電気的に接続する導電層８が撓み部４において形成されている。ここで、導電層８は、支持層１０で形成されており、撓み部４において平面視で同形状となっている。また、撓み部４には空隙１４が形成されている。
【００２３】
以下、本実施形態に係る半導体加速度センサの製造方法について図２を用いて説明する。但し、一般的な半導体加速度センサの製造方法は周知であるので、周知事項については、詳細な説明は省略し、簡単に説明する。
【００２４】
まず、表面側の活性層１１と裏面側の支持層１０との間に埋込絶縁層１２が形成されたＳＯＩウェハ１００の表面及び裏面それぞれの全面に亘ってシリコン酸化膜１３ａを形成する。次に、フォトリソグラフィ技術を利用して、ＳＯＩウェハ１００の表面側のシリコン酸化膜１３ａ上に拡散配線１７を形成するためにパターニングされたレジスト層（図示せず）を形成し、イオン注入によって活性層１１の表面へｐ形不純物（例えば、ボロン）のプレデポジションを行った後にドライブインを行うことで拡散配線１７を形成し、レジスト層を除去する。続けて、ＳＯＩウェハ１００の表面側のシリコン酸化膜１３ａ上にピエゾ抵抗５を形成するためにパターニングされたレジスト層を形成し、該レジスト層をマスクとしてシリコン酸化膜１３ａをエッチングしてから、イオン注入によりピエゾ抵抗５を形成した後にレジスト層を除去する。その後、ＳＯＩウェハ１００の表面側及び裏面側それぞれの全面にシリコン窒化膜１３ｂを形成する。シリコン窒化膜１３ｂは、シリコン酸化膜１３ａに比べ、バリア性が高く、パッシベーション膜として機能する。そして、フォトリソグラフィ技術を利用して、ＳＯＩウェハ１００の表面側のシリコン窒化膜１３ｂ上にパッド１６を形成するためにパターニングされたレジスト層を形成する。このレジスト層をマスクとしてパッド１６に対応する部位のシリコン窒化膜１３ｂ及びシリコン酸化膜１３ａをウェットエッチングで除去し、パッド１６を形成してから表面側のレジスト層を除去する。ここで、パッド１６は、例えば、アルミニウムで形成される。以上の工程により、図２（ａ）に示す構造が得られる。
【００２５】
次に、フォトリソグラフィ技術を利用して、ＳＯＩウェハ１００の裏面側のシリコン窒化膜１３ｂ上にスリット１８及び撓み部４に対応する部位を薄くするためにパターニングされたレジスト層を形成する。このレジスト層をマスクとしてエッチングを行うことで、スリット１８、撓み部４各々に対応する部位のシリコン窒化膜１３ｂ及びシリコン酸化膜１３ａを除去し窓開けを行った後、例えばＫＯＨのようなアルカリ系溶液を用いてＳＯＩウェハ１００の裏面から支持層１０を異方性エッチングし、重り部３および撓み部４を形成する。この際、撓み部４に対応する部位の支持層１０の厚さが５〜１０μｍとなるようにする。ここで、撓み部４において、重り部３における支持層１０と支持枠２における支持層１０との間に積層された支持層１０が導電層８となる。このようにして、導電層８は、撓み部４において平面視で同形状に形成される。導電層８は、重り部３における支持層１０と支持枠２における支持層１０とを電気的に接続する。導電層８の厚さは、活性層１１の厚さと同程度であり、具体的には、上述したように、５〜１０μｍである。以上の工程により、図２（ｂ）に示す構造が得られる。
【００２６】
その後、ＳＯＩウェハ１００の表面側にスリット１８を形成するためにパターニングされたレジスト層を形成し、該レジスト層をマスクとしてウェットエッチングを行うことでスリット１８に対応する部位のシリコン窒化膜１３ｂ及びシリコン酸化膜１３ａを除去する。そして、裏面側のレジスト層を除去してからＳＯＩウェハ１００の裏面側のシリコン窒化膜１３ｂの全部をエッチングによって除去する。また、ＳＯＩウェハ１００の裏面側にスプレーコーターやＸ線露光によるフォトリソグラフィ技術を利用して、撓み部４にレジスト層を形成する。続けて、ＳＯＩウェハ１００の表面側のレジスト層と裏面側のシリコン酸化膜１３ａ及び撓み部４に形成されたレジスト層をマスクとして、ＳＯＩウェハ１００の表裏両側から埋込絶縁層１２に達するまでＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）のようなアルカリ系溶液を用いて異方性エッチングし、さらにスリット１８に対応する部位の埋込絶縁層１２の露出した部分をフッ酸系の水溶液でエッチングしてスリット１８を形成する。そして、ＳＯＩウェハ１００の表面側のレジスト層及び撓み部４に形成されたレジスト層を除去する。以上の工程により、図２（ｃ）に示す構造が得られる。
【００２７】
続けて、ＳＯＩウェハ１００の裏面側に、スプレーコーターやＸ線露光によるフォトリソグラフィ技術を利用して、撓み部４の一部をドライエッチングにより除去し、撓み部４に孔１５を形成する。同様の方法でＳＯＩウェハ１００の表面側に孔１５を形成してもよい。そして、当該孔１５を通して、埋込絶縁層１２をＨＦなどでエッチングして除去し、撓み部４に空隙１４を形成する。以上の工程により、図２（ｄ）に示す構造が得られる。
【００２８】
最後に、ＳＯＩウェハ１００の表面側に、予め多数の第一のカバー６が形成された第一のガラス基板（図示せず）を陽極接合により接合し、続けて、ＳＯＩウェハ１００の裏面側に、予め多数の第二のカバー７が形成された第二のガラス基板（図示せず）を陽極接合により接合し、その後、ダイシングを行う。ここで、第一のガラス基板及び第二のガラス基板は、それぞれｎ形シリコン層である活性層１０及び支持層１１と陽極接合するために、ＮａやＬｉの金属イオンが含まれており、導電性を有する。以上の工程により、図２（ｅ）に示すようなセンサ本体１及び第一のカバー６、第二のカバー７から成る半導体加速度センサが得られる。ここで、第二のカバー７は、支持枠２における支持層１０に直接接合されている。このとき、ＳＯＩウェハ１００の裏面に形成されているシリコン酸化膜１３ａは、エッチングにより予め除去されている。
【００２９】
なお、図１（ｃ）では、図１（ｃ）における上下の撓み部４において、平面視で同じ位置に導電層８が形成されているが、どちらか一方の導電層８が形成されているだけでもよい。
【００３０】
したがって、重り部３における支持層１０と支持枠２における支持層１０との間にはこれらを電気的に接続する導電層８が撓み部４において形成されているので、重り部３と第二のカバー７とが略同電位となり、これらの間に働く静電引力を低減することができる。また、撓み部４には空隙１４が形成されているので、導電層８により重り部３が変位しにくくなることを防ぎ、センサ特性の劣化を防ぐことができる。なお、ＳＯＩウェハ１００を用いることにより、活性層１１の膜厚を制御しやすくなるので、ピエゾ抵抗５の特性を向上させることができ、その結果、センサ特性を向上させることができる。
【００３１】
また、空隙１４を容易に形成することができ、コストを削減することができるとともに、半導体加速度センサの製造効率を向上させることができる。
【００３２】
さらに、導電層８を形成するための部材を別途用意する必要がないとともに、重り部３を形成する工程と同一の工程で導電層８を形成することができるので、コストを削減することができるとともに、半導体加速度センサの製造効率を向上させることができる。
【００３３】
（実施形態２）
図３（ａ）は、本実施形態に係る半導体加速度センサの断面図であり、図３（ｂ）は、本実施形態に係る半導体加速度センサの第一のカバー６が接合されていない状態における表面図であり、図３（ｃ）は、本実施形態に係る半導体加速度センサの第二のカバー７が接合されていない状態における裏面図である。
【００３４】
実施形態１とは、導電層８が金属で形成されている点で異なる。
【００３５】
以下、本実施形態に係る半導体加速度センサの製造方法について図４を用いて説明する。但し、一般的な半導体加速度センサの製造方法は周知であるので、周知事項については、詳細な説明は省略し、簡単に説明する。
【００３６】
まず、表面側の活性層１１と裏面側の支持層１０との間に埋込絶縁層１２が形成されたＳＯＩウェハ１００の表面及び裏面それぞれの全面に亘ってシリコン酸化膜１３ａを形成する。次に、フォトリソグラフィ技術を利用して、ＳＯＩウェハ１００の表面側のシリコン酸化膜１３ａ上に拡散配線１７を形成するためにパターニングされたレジスト層（図示せず）を形成し、イオン注入によって活性層１１の表面へｐ形不純物（例えば、ボロン）のプレデポジションを行った後にドライブインを行うことで拡散配線１７を形成し、レジスト層を除去する。続けて、ＳＯＩウェハ１００の表面側のシリコン酸化膜１３ａ上にピエゾ抵抗５を形成するためにパターニングされたレジスト層を形成し、該レジスト層をマスクとしてシリコン酸化膜１３ａをエッチングしてから、イオン注入によりピエゾ抵抗５を形成した後にレジスト層を除去する。その後、ＳＯＩウェハ１００の表面側及び裏面側それぞれの全面にシリコン窒化膜１３ｂを形成する。そして、フォトリソグラフィ技術を利用して、ＳＯＩウェハ１００の表面側のシリコン窒化膜１３ｂ上にパッド１６を形成するためにパターニングされたレジスト層を形成する。このレジスト層をマスクとしてパッド１６に対応する部位のシリコン窒化膜１３ｂ及びシリコン酸化膜１３ａをウェットエッチングで除去し、パッド１６を形成してから表面側のレジスト層を除去する。ここで、パッド１６は、例えば、アルミニウムで形成される。以上の工程により、図４（ａ）に示す構造が得られる。
【００３７】
次に、フォトリソグラフィ技術を利用して、ＳＯＩウェハ１００の裏面側のシリコン窒化膜１３ｂ上にスリット１８及び撓み部４に対応する部位を薄くするためにパターニングされたレジスト層を形成する。このレジスト層をマスクとしてエッチングを行うことで、スリット１８、撓み部４各々に対応する部位のシリコン窒化膜１３ｂ及びシリコン酸化膜１３ａを除去し窓開けを行った後、例えばＫＯＨのようなアルカリ系溶液を用いてＳＯＩウェハ１００の裏面から支持層１０を埋込絶縁層１２に達するまで異方性エッチングし、重り部３および撓み部４を形成する。以上の工程により、図４（ｂ）に示す構造が得られる。
【００３８】
続けて、ＳＯＩウェハ１００の裏面の段差部分に金属膜（図示せず）を形成する。金属膜の厚さは、例えば、１μｍ以下である。また、金属の種類としては、Ｐｔ、Ｃｒ、Ｃｕ、ＴｉＮが好ましい。そして、スプレーコーターやＸ線露光によるフォトリソグラフィ技術を利用して、レジスト層を形成し、パターニングを行って、金属膜の一部をドライエッチングにより除去する。このようにして、撓み部４において、重り部３における支持層１０と支持枠２における支持層１０との間に積層された導電層８を形成する。導電層８は、重り部３における支持層１０と支持枠２における支持層１０とを電気的に接続する。以上の工程により、図４（ｃ）に示す構造が得られる。
【００３９】
その後、ＳＯＩウェハ１００の表面側にスリット１８を形成するためにパターニングされたレジスト層を形成し、該レジスト層をマスクとしてウェットエッチングを行うことでスリット１８に対応する部位のシリコン窒化膜１３ｂ及びシリコン酸化膜１３ａを除去する。そして、裏面側のレジスト層を除去してからＳＯＩウェハ１００の裏面側のシリコン窒化膜１３ｂの全部をエッチングによって除去する。また、ＳＯＩウェハ１００の裏面側にスプレーコーターやＸ線露光によるフォトリソグラフィ技術を利用して、撓み部４にレジスト層を形成する。続けて、ＳＯＩウェハ１００の表面側のレジスト層と裏面側のシリコン酸化膜１３ａ及び撓み部４に形成されたレジスト層をマスクとして、ＳＯＩウェハ１００の表裏両側から埋込絶縁層１２に達するまでＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）のようなアルカリ系溶液を用いて異方性エッチングし、さらにスリット１８に対応する部位の埋込絶縁層１２の露出した部分をフッ酸系の水溶液でエッチングしてスリット１８を形成する。そして、ＳＯＩウェハ１００の表面側のレジスト層及び撓み部４に形成されたレジスト層を除去する。以上の工程により、図４（ｄ）に示す構造が得られる。
【００４０】
続けて、ＳＯＩウェハ１００の裏面側に、スプレーコーターやＸ線露光によるフォトリソグラフィ技術を利用して、撓み部４の一部をドライエッチングにより除去し、導電層８に孔１５を形成する。同様の方法でＳＯＩウェハ１００の表面側に孔１５を形成してもよい。そして、当該孔１５を通して、埋込絶縁層１２をＨＦなどでエッチングして除去し、撓み部４に空隙１４を形成する。以上の工程により、図４（ｅ）に示す構造が得られる。
【００４１】
最後に、ＳＯＩウェハ１００の表面側に、予め多数の第一のカバー６が形成された第一のガラス基板（図示せず）を陽極接合により接合し、続けて、ＳＯＩウェハ１００の裏面側に、予め多数の第二のカバー７が形成された第二のガラス基板（図示せず）を陽極接合により接合し、その後、ダイシングを行う。以上の工程により、図４（ｆ）に示すようなセンサ本体１及び第一のカバー６、第二のカバー７から成る半導体加速度センサが得られる。ここで、第二のカバー７は、支持枠２における支持層１０に直接接合されている。このとき、ＳＯＩウェハ１００の裏面に形成されているシリコン酸化膜１３ａは、エッチングにより予め除去されている。
【００４２】
なお、図３（ｃ）では、図３（ｃ）における上下の撓み部４において、平面視で同じ位置に導電層８が形成されているが、どちらか一方の導電層８が形成されているだけでもよい。
【００４３】
したがって、導電層８を高精度なものとすることができるので、センサ特性の劣化をさらに防ぐことができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る半導体加速度センサを示す図で、（ａ）は、断面図であり、（ｂ）は、第一のカバーが接合されていない状態における表面図であり、（ｃ）は、第二のカバーが接合されていない状態における裏面図である。
【図２】同上の製造方法を説明するための主要工程断面図である。
【図３】本発明の第２の実施形態に係る半導体加速度センサを示す図で、（ａ）は、断面図であり、（ｂ）は、第一のカバーが接合されていない状態における表面図であり、（ｃ）は、第二のカバーが接合されていない状態における裏面図である。
【図４】同上の製造方法を説明するための主要工程断面図である。
【図５】従来の半導体加速度センサを示す断面図である。
【符号の説明】
【００４５】
１      センサ本体
２      支持枠
２ａ    開口部
３      重り部
４      撓み部
５      ピエゾ抵抗
６      第一のカバー
７      第二のカバー
８      導電層
１０    支持層（第一のシリコン層）
１１    活性層（第二のシリコン層）
１２    埋込絶縁層（第一の絶縁層）
１３    絶縁膜
１３ａ  シリコン酸化膜
１３ｂ  シリコン窒化膜
１４    空隙
１５    孔
【図１】
2009008456.tif 000003
【図２】
2009008456.tif 000004
【図３】
2009008456.tif 000005
【図４】
2009008456.tif 000006
【図５】
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