(57)【特許請求の範囲】
【請求項１】
コア領域と周辺領域とを有するＮＡＮＤフラッシュ・メモリ装置の半導体製造方法であって、
前記コア領域内の半導体基板上にコアフィールド酸化物を形成する工程と、
前記コアフィールド酸化物を形成する工程の後、前記コア領域および前記周辺領域の前記半導体基板内に前記コアフィールド酸化物より深いウエルを形成する工程と、
前記ウエルを形成する工程の後、前記周辺領域の半導体基板上に周辺フィールド酸化物を形成する工程と、を含むことを特徴とするＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【請求項２】
前記周辺フィールド酸化物は前記コアフィールド酸化物のより厚いことを特徴とする請求項１記載のＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【請求項３】
前記ウエルを形成する工程は、前記コアフィールド酸化物を介して前記半導体基板に達するｎ型材料の注入を行なう工程を含むことを特徴とする請求項２記載のＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【請求項４】
前記コアフィールド酸化物を形成する工程は、前記半導体基板にアライメントマークを形成する工程を含むことを特徴とする請求項１から３のいずれか一項記載のＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【請求項５】
前記コアフィールド酸化物を形成する工程は、前記半導体基板上に形成された第１窒化物層をマスクに前記コアフィールド酸化物を形成する工程を含み、
前記周辺フィールド酸化物を形成する工程は、前記半導体基板上に形成された前記第１窒化物層とは異なる第２窒化物層をマスクに前記周辺フィールド酸化物を形成する工程を含むことを特徴とする請求項１から４のいずれか一項項記載のＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【請求項６】
前記ウエルを形成する工程は、
ｎ型ウエルを前記コア領域と前記周辺領域との半導体基板内に形成する工程と、
前記ｎ型ウエルに含まれ、前記ｎ型ウエルより浅いｐ型ウエルを、前記周辺領域の前記半導体基板内には形成せず前記コア領域の半導体基板内に形成する工程と、を含むことを特徴とする請求項１から５のいずれか一項記載のＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【請求項７】
前記周辺領域内の高電圧しきい値トランジスタを形成する第１領域と低電圧しきい値トランジスタを形成する第２領域との前記半導体基板上に第１ゲート酸化物を成長する工程と、
前記第１領域を覆い前記第２領域を露出するマスク層を形成する工程と、
前記マスク層を用い前記第１ゲート酸化物の一部をエッチングする工程と、
前記マスク層を除去する工程と、
前記マスク層を除去した後、前記第１領域および前記第２領域の前記第１ゲート酸化物の上に第２ゲート酸化物を同時に成長する工程と、
を含む請求項１から６のいずれか一項記載のＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【請求項８】
前記第１ゲート酸化物を成長する工程の後、前記マスク層を形成する工程の前に、前記第１領域および前記第２領域の前記半導体基板内に前記第１ゲート酸化物を介し不純物を注入する工程と、
前記第１ゲート酸化物の一部をエッチングする工程の後、前記マスク層を除去する工程の前に、前記第２領域の前記半導体基板内に前記第１ゲート酸化物の一部を介し不純物を注入する工程と、
を含む請求項７記載のＮＡＮＤフラッシュ・メモリ装置の半導体製造方法。
【発明の詳細な説明】
【０００１】
（技術分野）
本発明は、メモリ装置や論理装置などの半導体装置を製造するための方法および装置に関する。
【０００２】
（背景技術）
半導体素子を製造するプロセスは、一般に、シリコン基板から始めてその基板上に別の層を成長または堆積させることを必要とする。様々な工程で、回路を定義するために様々な層上に一連のマスクを配置する必要がある。マスクのあちこちをエッチングし、一定の不純物を注入することによって、回路の所望の構成および性能特性が得られる。ＮＡＮＤ型およびＮＯＲ型フラッシュ・メモリは、様々な特性を有する半導体回路の例である。
通常のメモリセルデバイスは、例えば、ＵＳ−Ａ−５，５１４，８８９，ＤＥ−Ａ−４３４０４０５，ＥＰ−Ａ−０，６６３，６９５，ＥＰ−Ａ−０，５４５，０８２及びＥＰ−Ａ−０，８１０，６６７に記載されている。
【０００３】
所望の回路を構成するために、しばしば、多数の工程とマスクおよび複雑なプロセスが必要とされる。製造プロセスにおけるの重要な因子は、使用しなければならないマスクの数である。マスクの数が多いほど、行わなければならない工程の数が多くなる。その結果、製造時間が、マスクの数と共に長くなり、そのため半導体素子のコストが高くなる。市場因子の結果として、買い手は、多くの半導体素子を商品として見る。したがって、半導体素子の買い手は、価格にきわめて敏感である。製造プロセスにおける製造時間と工程数を減らすことは、製造コストを制御する重要な因子である。また、プロセスの難しさも、製造コストに影響を与える因子である。製造コストを制御する方法には、半導体素子を製造するために必要なマスクの数を減らしプロセスを単純化することが含まれる。製造時間を短縮してコストを削減する他に、マスクの数を減らしプロセスを単純化することにより、製造プロセスにおいて生じる欠陥レベルと誤差が減少する。したがって、製造プロセスにおいて少ないマスクを使用することにより、製品の歩留まりが高くなる傾向がある。
（発明の開示）
以上考察した因子を考慮し、本発明の目的は、半導体素子の製造プロセスに必要な工程の数を少なくしプロセスを簡略化することである。
本発明のさらに他の目的は、半導体の歩留まりを高めることである。
本発明のさらに他の目的は、半導体素子を作製するために必要なマスクの数を少なくしプロセスを簡略化することである。
【０００４】
本発明の以上その他の目的は、ＮＡＮＤ型フラッシュ・メモリ素子などの半導体素子を作製し製造する高歩留まりかつ単純なプロセスによって達成される。本発明の１つの態様において、ＮＡＮＤ型フラッシュ・メモリ素子は、ＮＯＲ型メモリを作製するために使用されるプロセスを修正したプロセスを使用して製造される。本発明のもう１つの態様によれば、半導体素子のコア領域と周辺領域を最初に形成する順序を逆にする「反転フィールド酸化物プロセス」により、従来のプロセスに必要な初期のマスク工程が回避される。この手法は、また、ウェル注入物のための後の位置合わせを可能にする。
【０００５】
もう１つの態様において、本発明は、また、別々のしきい値電圧制御を実現するために高電圧トランジスタ用の厚い酸化物と低電圧トランジスタ用の薄い酸化物の形成を最適化するときに、ｎウェル・マスクと厚いゲート・トランジスタＶｔ注入マスクをなくす。
さらに他の工程において、本発明によるプロセスは、ポリシリコン・キャップの必要性と、高電圧用注入マスクの必要性と、中濃度ドープ・ドレイン（ＭＤＤ）注入マスクの必要性をなくし、それにより、プロセスのこの部分において２つのマスクを節約する。
【０００６】
本発明のもう１つの態様において、Ｐ＋コンタクト注入マスクがなくされ、コストがさらに削減される。
本発明の以上その他の目的は、本明細書に開示し図面に示したプロセスと構造により達成される。
（発明を実施するための最良の形態）
図１ａと図１ｂは、ＮＡＮＤフラッシュ・メモリ構造とＮＯＲフラッシュ・メモリ構造の違いの一部を示す。当技術分野で知られているように、そのようなメモリ素子は、周辺領域によって囲まれたコア領域を有する。図１ａは、ＮＡＮＤフラッシュ・メモリ構造のコア領域のセグメントとその回路図を示す。図１ａにおいて全体を１−１で示したＮＡＮＤ構造では、メモリ記憶トランジスタを実現するために、複数のフローティング・ゲート・トランジスタ２−１〜２−１６がドレインとソースで直列接続される。また、ＮＡＮＤ型素子のコア領域に、選択ドレイン（Ｓｅｌ Ｄ）トランジスタ３−１と選択ソース（Ｓｅｌ Ｓ）トランジスタ３−２がある。図１ａが示すように、Ｓｅｌ Ｄトランジスタ３−１とＳｅｌ Ｓトランジスタ３−２はそれぞれ、フローティング・ゲート・トランジスタではない。Ｓｅｌ Ｓトランジスタ３−２は、共通ソースＶｓｓを有する。また、ＮＡＮＤ型素子は、１−２に示したように、図１ａで全体を１−１で示したフローティング・ゲートおよび選択ゲート・トランジスタ構造の鏡像を有する。これらの鏡像構造１−１と１−２は、１つのビット線コンタクト４を共用する。したがって、図１ａに示したように、１つのビット線コンタクトが、たとえば３２のビットのようないくつかのビットに使用される。複数のそのような構造が、ＮＡＮＤ型素子のコア・アレイを構成する。
【０００７】
図１ｂは、ＮＯＲ型素子のコアの物理構造のセグメントとそれに対応する回路図を示す。図１ａに示したＮＡＮＤ型構造の３２のビットには１つのビット線コンタクトしか必要ないが、図１ｂに示したようなＮＯＲ構成の２つのビットには１つのコンタクト５が必要とされる。ＮＡＮＤ型素子とＮＯＲ型素子のもう１つの違いは、ＮＯＲ型素子において、選択トランジスタが周辺領域内のコア・アレイの端部にあるため、コア領域全体をフローティング・ゲート・トランジスタで構成できることである。
【０００８】
本発明による１つの特徴は、ＮＡＮＤ型素子を作製するためにＮＯＲ素子の作製にこれまで使用されていた技術を修正したことである。この文脈では、ＮＡＮＤ素子が、コア領域にフローティング・ゲート・トランジスタと非フローティング・ゲート・トランジスタの両方を有するという事実が重要である。前述のように、ＮＡＮＤ型素子のコア領域は、フローティング・ゲート・トランジスタと非フローティング・ゲート・トランジスタ（選択トランジスタ）の両方を含むが、ＮＯＲ型素子は、コア領域にフローティング・ゲート・トランジスタだけを有する。ＮＡＮＤ型素子のコア領域内のトランジスタ・ゲートのこの構造的な違いは、本明細書で詳しく考察するように、コア領域内に選択トランジスタを形成するためにポリシリコン１（ｐ１）層とポリシリコン２（ｐ２）層を短絡させなければならないことである。そのような工程は、ＮＯＲ型素子の作製には必要ない。
【０００９】
図２ａは、ＮＡＮＤ型素子に使用するために作製されたフローティング・ゲート・メモリ・トランジスタの特徴を示す。図２ｂは、ＮＯＲ型素子に使用するために作製されたフローティング・ゲート・メモリ・トランジスタの特徴を示す。ＮＯＲ型素子に使用されるメモリ・トランジスタは、二重拡散ソース（ＤＤＳ）注入を使用して作製され、その結果、図２ｂに示した非対称接合が得られる。図２ａのＮＡＮＤ型素子は、二重拡散ソース（ＤＤＳ）注入がないため対称接合を有する。したがって、ＮＡＮＤ構成はゲート長が短くなる。
【００１０】
図２ａのＮＡＮＤ型素子において、メモリ・セルは、ｐウェルの内側にある。図２ｂのＮＯＲ型素子において、メモリ・セルは、ｐ基板内にある。ＮＡＮＤ構造は、高いプログラム電圧と消去電圧を使用する。たとえば、図２ａは、チャネル・ファウラー−ノルトハイム（Ｆ−Ｎ：Fowler-Nordheim）プログラミングに必要な電圧が約１９ボルトであるが、チャネルＦ−Ｎ消去に必要な電圧が約２０ボルトであることを示す。図２ｂは、ＮＯＲ素子が、ホット・エレクトロン・プログラミングに約１０ボルトを必要とし、Ｆ−Ｎトンネリング消去に約１０ボルトを必要とすることを示す。ＮＡＮＤ型素子の電圧が高いほどフィールド分離が良好でなければならない。ＮＡＮＤ素子が非対称接合である必要がないため、ＮＡＮＤフラッシュ・メモリは、一般に、ＮＯＲ素子内の３つの金属層に対して１つの金属層と、より簡単なコア接合構造しか必要ない。したがって、ＮＡＮＤ素子は、より低コストの製造プロセスに向いている。
【００１１】
ＮＡＮＤ型フラッシュ・メモリとＮＯＲ型フラッシュ・メモリは、他のいくつかの特徴によって区別される。ＮＡＮＤフラッシュ・メモリは、順次読取り動作用に構成されており、したがってランダム・アクセス時間が長い。また、ＮＡＮＤ構成のフラッシュ・メモリは、高電圧（ＨＶ）動作のためにワード線（ＷＬ）方向に拡大縮小することが困難である。最終的に、ＮＡＮＤフラッシュ・メモリは、セル・サイズが小さくなる傾向がある。
【００１２】
ＮＯＲとＮＡＮＤのメモリ構造およびそれらにそれぞれ使用されるトランジスタの違いにも関わらず、本発明によるプロセスは、ＮＡＮＤ型フラッシュ・メモリを作製するためにＮＯＲフラッシュ・メモリ製造技術を修正する。これにより、メモリ・チップ製造ライン全体を設計し直すことなしに、ＮＯＲ型フラッシュ・メモリを作製する設備でＮＡＮＤフラッシュ・メモリ素子を製造することができる。そのようなプロセスは、図３に示した第１の実施形態のプロセスで示される。図４に示した第２の実施形態のプロセスは、さらにマスクを簡略化しいくつかのマスクをなくすことによって別の長所を提供する。
【００１３】
図３と図４は、本発明によるプロセス・フローの変形を示す。図４のプロセス・フローは、使用しなければならないマスクの数が少なく、それによりプロセスが簡略化されるため、より効率的かつ経済的である。本明細書において、まず、図３のプロセスの工程を考察する。次に、図４のプロセス・フローを考察し、図３のプロセス・フローからの変形と区別を示す。
【００１４】
図３は、ＮＡＮＤ半導体素子を形成するための本発明による第１のプロセス・フローを示す。ＮＯＲ素子にこれまで使用された類似のプロセスは、図３に示したプロセスと異なる。特に、図３のプロセスは、そのようなＮＯＲプロセスと、中でも、工程１０６における選択ゲート酸化物とトンネル酸化物の形成、工程１０８と１０９における第１と第２のゲート酸化物の形成、工程１１１と１１２における高電圧マスクおよび注入工程、ならびに工程１１４におけるコンタクト形成が異なる。
【００１５】
図３に示したように、ＮＡＮＤ素子の製造プロセスは、一般に、２７のマスクを必要とする。工程１０１で、シリコン基板上にゼロ層マスクが配置され、エッチングとクリーニングが行われる。図３−１０１（ａ）のフォト・レジストなどのゼロ層マスク３０１が、図３−１０１（ｂ）に示したような次の層のアライメント・マーク３０２を提供するために使用される。一般に、アライメント・マスクは、基板に個別の位置合わせパターンを提供する。
【００１６】
図３の工程１０２に示したプロセスの第２の工程は、深いｎ、ｐおよびｎウェルの形成である。この３重マスク工程は、３つのマスクを必要とする。図３−１０２（ａ）、図３−１０２（ｂ）および図３−１０２（ｃ）は、これらのウェルを製造する際に行われる工程を示す。図３−１０２（ａ）で、マスク５００がシリコン基板５０１の上に配置され、リン（Ｐ）などのｎ型材料が、従来の注入ツールを使用して基板に注入される。次に、深いｎウェル５０２を得るために、長時間の熱的駆動(thermal drive)または拡散プロセスが行われる。
【００１７】
深いｎウェル５０２が形成された後で、ｐウェル５０３とｎウェル５０４が形成される。図３−１０２（ｂ）と図３−１０２（ｃ）に示したように、２つのマスクが必要とされる。第１のマスク５０５は、深いウェル５０２にホウ素を注入してｐウェル５０３を製造するために使用される。第２のマスク５０６は、ｐ基板５０１にリンを注入して高性能ｐチャネル・トランジスタ用のｎウェル５０４を製造するために使用される。マスクが取り除かれ、レジストが除去される。熱的駆動または拡散プロセスを使用してｐウェル５０３とｎウェル５０４を形成することができる。
【００１８】
工程１０３は、周辺定義およびフィールド酸化工程である。図３−１０３（ａ）に示したように、この工程で、窒化シリコン（ＳｉＮｘ）層５２０が成膜され、周辺ソース／ドレイン・マスク（図示せず）が使用される。エッチング工程を行ってエッチ領域５２２を形成し、図３−１０３（ｂ）に示したように、たとえば厚さ４０００オングストロームの周辺フィールド酸化物５２６を成長させる。フィールド酸化物は、たとえば従来のＬＯＣＯＳ法などを使用して形成することができる。
【００１９】
工程１０４で、図３−１０４（ａ）および（ｂ）に示したように、１つのソース／ドレイン・マスクとエッチングにより類似のプロセスを使用してコアが定義される。次に、コア・フィールド酸化物を形成する。コア領域は、メモリ記憶が行われる領域である。コア領域は密度が高いため、チップ上の面積は貴重である。さらに、コア領域内のフィールド分離は、後の処理工程で（ポリシリコン１のエッチング後）、図３−１０７（ｄ）に示したようないわゆるチャネル・ストップ注入工程によって強化することができる。組み合わせたコア・フィールド分離方式により、コア内のフィールド酸化物を薄くすることができる。フィールド酸化物を薄くすると、図３−１０４（ｂ）に示したように「バーズビーク(bird's beak)」領域５３０が小さくなり、それにより回路密度を高めることができる。さらに、フィールド酸化物が薄くなると、バーズビークの曲率が小さくなる。バーズビークの曲率が小さくなると、トンネル酸化物上の物理応力が小さくなり、それにより信頼性と歩留まりが改善される。
【００２０】
工程１０５は、周辺フィールドおよびコアの注入である。これらの注入は、どちらの順序で行ってもよい。工程１０５は、２つのマスクを必要とし、一方は、周辺領域のフィールド酸化物用のｎチャネル・フィールド注入マスクであり、他方は、コアＶｔ注入マスクである。図３−１０５（ａ）は、周辺領域用のｎチャネル・フィールド注入マスク６２０を示す。マスク６２０が適切な場所にあるとき、ホウ素がｎチャネル周辺フィールド酸化物に注入される。この注入により、図３−１０５（ａ）の領域６２２に示したように、ｎチャネル周辺フィールド酸化物の下にホウ素が高濃度で集中する。ホウ素のこの集中により、トランジスタが互いに分離される。６２４と６２６として示した領域に注入されたホウ素はきわめて深く、それによりｎチャネル・トランジスタの性能に及ぼす影響が最小になる。
【００２１】
図３−１０５（ｂ）は、コアＶｔ注入マスク６３０を示す。図３−１０５（ｂ）に示したように、工程１０５のこの部分にホウ素が注入される。
工程１０６で、メモリ・セルの選択ゲート酸化物とトンネル酸化物が形成される。前に考察したように、ＮＡＮＤ型素子がコア領域に非フローティング・ゲート選択トランジスタとフローティング・ゲート・メモリ・トランジスタを有するために、ＮＡＮＤ型フラッシュ・メモリ素子は、ＮＯＲ型素子と区別される。工程１０６は、ＮＡＮＤ型素子のこの特徴を考慮し、１つのトンネル酸化膜マスクとエッチングを必要とする。図３−１０６（ａ）〜図３−１０６（ｃ）は、コア領域内の選択ゲート酸化物とトンネル酸化物の形成を示す。従来の技術を使用して、厚さ１５０オングストロームの選択ゲート酸化物層７０１が、コア領域内のｐウェル７０２の上に成長される。次に、図３−１０６（ａ）に示したように、選択酸化物マスク７０３（ＴＮＯＭ）が、選択ゲート領域の上に配置される。次に、コアメモリ・セル領域用の選択ゲート酸化物７０１が、エッチングされ、マスク７０３が取り除かれる。図３−１０６（ｃ）の７０５に示したように、次に、厚さ９５オングストロームの酸化物が、コア・メモリ・セル領域と選択トランジスタ領域の上に成長され、それにより、酸化物が異なる速度で成長するため、選択ゲートの上には約１８０オングストロームの酸化物層（Ｇｏｘ）ができ、フローティング・ゲート・トランジスタ・メモリ・セルの上には９５オングストロームのトンネル酸化物（Ｔｏｘ）ができる。次に、図３−１０７（ａ）に示した第１のポリシリコンまたはポリシリコン１（ｐ１）層が、コア領域と周辺領域の上に配置される。
【００２２】
工程１０７は、２つのマスクを必要とする。第１のマスクは、エッチングに適用されるポリシリコン１マスクである。次に、チャネル・ストップ注入工程が行われ、ＯＮＯが成膜された後でマスクとエッチングが行われる。図は、フローティング・ゲート・メモリ・セルを示すトンネル酸化物層Ｔｏｘを示す。図３−１０７（ａ）〜図３−１０７（ｇ）は、工程１０７のプロセスを示す。図３−１０７（ａ）は、工程１０６の終わりにｐ１層が成膜されたコア領域と周辺領域を示す。図３−１０７（ｂ）において、エッチング・マスクとして使用するためにｐ１マスクが追加される。マスキング後、エッチングが行われ、図３−１０７（ｃ）の構造が生成される。次に、前に説明したように、コア領域内のビット線を分離するために、コア・フィールド酸化物（ＣＦＯＸ）領域のシリコン基板内に図３−１０７（ｄ）に示したようなチャネル・ストップ注入が行われ、チャネル・ストップ７０７が製造され、次にレジスト（マスク）が除去される。図３−１０７（ｅ）は、ＯＮＯを成膜してからコア上のＯＮＯをＯＮＯマスク７０９でマスクするマスキング工程後の構造を示す。（図３に示したプロセスと異なる図４に示したプロセスについて本明細書でさらに詳しく考察するように、コア上のＯＮＯマスクは、図４−２１１（ｃ）に示したようにｐウェル・タップに開口を有する）。次に、エッチングを行い、周囲領域がフィールド酸化物層に露出される図３−１０７（ｆ）の構造が得られる。図３−１０７（ｇ）は、本明細書でさらに詳しく考察するポリシリコン２ワード線を示す上面図であり、斜線部分はフローティング・ゲートを表す。
【００２３】
工程１０８は、第１のゲート酸化物の形成、および周辺領域の高電圧用注入と低電圧用注入である。図３−１０８（ａ）〜図３−１０８（ｄ）は、厚いゲート酸化物と薄いゲート酸化物の形成と、周辺領域上の高電圧トランジスタ注入と低電圧トランジスタ注入を示す。図３−１０６（ａ）と類似の手法を使用して、２８５オングストロームの第１のゲート酸化物７２０が成長される。図３で分かるように、工程１０８は、３つのマスクを必要とする。図３−１０８（ｂ）に示したように、第１のゲート酸化物を成長させた後、高電圧しきい値電圧注入マスク７２６を使用して、ホウ素などの不純物をアクティブ領域に注入して低電圧トランジスタのしきい値電圧を調整する。図３−１０８（ｃ）に示したように、高電圧トランジスタのしきい値電圧注入のために、別のマスク７２８が使用される。
【００２４】
工程１０９で、第２のゲート酸化物を形成した後、第２のポリシリコン（ｐ２）とＳｉＯＮ／ポリキャップを成膜する。図３−１０９（ａ）に、第２のゲート酸化物の形成を示す。ゲート酸化物（Ｇｏｘ）マスク７２２が適用される。このマスクは、高電圧トランジスタ領域内の酸化物をエッチングして除去するために使用される。次に、第２のゲート酸化物が、高電圧ゲート酸化物と低電圧ゲート酸化物を得るために成長される。図３−１０８（ｄ）に示したように、高電圧領域内の酸化物が、マスク７２２でマスクされ、低電圧トランジスタ領域内の酸化物がエッチングされる。工程１０９で、高電圧トランジスタと低電圧トランジスタ両方の上に第２のゲート酸化物層７２４が異なる速度で成長され、その結果、高電圧トランジスタと低電圧トランジスタ用の厚い酸化物と薄い酸化物が得られる。図３−１０９（ａ）は、マスク７２２を除去した後で第２のゲート酸化物を成長させた結果を示す。
【００２５】
工程１０９で、第２のゲート酸化物とポリシリコン２層を形成した後で、タングステン・シリサイド層（ＷＳｉ）が成膜される。ポリ・キャップが形成され、ＳｉＯＮ合成薄膜が成膜され、図３−１０９（ｂ）の構造となる。
工程１１０は、２つのマスクを利用し、周辺およびコア・ゲート定義工程である。図３−１１０（ａ）に示したように、この工程は、コアおよび周辺ゲート領域両方の上に第２のゲート・マスク（２ＧＭ）を配置する必要がある。次にエッチングされ、図３−１１０（ａ）に示した構造が得られる。次に、コア領域だけに開口を有するセルフアライン・エッチング（ＳＡＥ）マスク７３０が適用され、次にエッチングされる。セルフアライン・エッチングの間に、図３−１１０（ｂ）に示したように、コア領域内のＯＮＯとｐ１が除去される。コア領域において、ＳｉＯＮ／Ｗｓｉ／ｐ２のスタックが、コア・トランジスタ・ゲートを定義するセルフアライン物理マスクとして使用され、その結果、図３−１１０（ｂ）に示した構造が得られる。
【００２６】
図３に示したように、工程１１１では、４つのマスクが必要である。図（ａ）３−１１１（ａ）〜図３−１１１（ｄ）は、図３の工程１１１で行われるプロセスを示す。図３−１１１（ａ）は、第１のマスク８０１を示し、第１のマスク８０１は、周辺領域の高電圧トランジスタにリンなどの不純物の注入を可能にする高電圧用注入マスクである。この後で、図３−１１１（ｂ）に示したようなコア・ソース／ドレイン注入用の中央ドープ・ドレイン（ＭＤＤ）注入マスク８０２が適用される。ＭＤＤマスク８０２は、コア内のｐウェル・タップ領域を覆い、ｐウェル・タップ領域にｎ型ＭＤＤが注入するのを防ぐ。ＭＤＤ注入後に、炉内で熱的駆動が行われる。次に、図３−１１１（ｃ）に示したように、周辺領域内のｎチャネル注入に、低電圧ｎ低濃度ドープ・ドレイン（ｎＬＤＤ）注入マスク８０３が使用される。最終的に、図３−１１１（ｄ）に示したように、ｐＬＤＤ注入マスク８０４が、フッ化ホウ素（ＢＦ２）の低濃度ドープ・ドレインｐチャネル注入に使用される。
【００２７】
図３の工程１１２では、２つのマスクが必要である。スペーサの成膜およびスペーサ・エッチング後、これらのマスクは、低電圧ｎおよびｐチャネル・トランジスタのソースとドレインを形成するｎ＋およびｐ＋ソース／ドレイン注入のために使用される。図３−１１２に示したように、従来の技法を使用してスペーサ酸化物層が成膜される。成膜後に、スペーサ・エッチングが行われ、図３−１１２に示した９０２の構成が形成される。その後で、図３−１１２の９０４に示したような周辺トランジスタのソースとドレインを形成するために、ｎ＋またはｐ＋注入マスク（図示せず）によってソースとドレインのｎ＋またはｐ＋不純物を注入する。図３−１１２の９０６に、ｎＬＤＤまたはｐＬＤＤ注入を示す。
【００２８】
工程１１３は、マスクを必要としない層間絶縁膜（ＩＬＤ）の成膜および平坦化工程である。当技術分野で知られているように、ＩＬＤは、高温酸化物とホウ素リンＴＯＥＳ酸化物のスタックでよく、図３−１１３に示したように、素子上に成膜され平らに研磨される。
図３の工程１１４は、コンタクト・プラグの形成に関するものであり、３つのマスクを必要とする。１つは、図３−１１４のコンタクト位置１００１のＩＬＤ層をエッチングするためのコンタクト・マスク（図示せず）である。第２と第３のマスクは、次のｎ＋およびｐ＋コンタクト注入工程で使用されるｎ＋およびｐ＋コンタクト注入マスクとして使用される。たとえば、図３−１１４に、ｐ＋コンタクト注入マスク１００２だけを示す。ｐ＋コンタクトは、接合リークを防ぐために使用される。接合リークは、１００３に示したように、ｐ＋ソース／ドレイン層に対するコンタクト・ホールの位置ずれにより生じることがある。ｐ＋コンタクト注入１００４は、そのような位置ずれによる接合リークを防ぐはたらきをする。さらに、接合リークは、シリコン・ガウジングによって生じることがある。ｐ＋コンタクト注入は、たとえばコンタクトのエッチングがシリコン基板内に突き出るときに、シリコン・ガウジング(silicon gouging)に起因する接合リークを防ぐのに役立つ。
【００２９】
コンタクト注入が完了した後で、基板、ポリシリコン１とポリシリコン２およびｎ層とｐ層へのコンタクトを提供するタングステン・プラグ（ｗプラグ）を形成するために、タングステン・スタックが形成され研磨される。本明細書でさらに詳しく考察するように、図４に示した方法において、ｐ＋コンタクト・マスクおよび注入工程をなくすことができる。
【００３０】
工程１１５は、エッチングに１つのマスクを必要とする従来通りの金属配線形成工程である。
工程１１６は、最上層の成膜であり、当技術分野で知られているように、エッチングおよび紫外線消去工程の前に１つのパッド・マスクを必要とする。
図３に示したようなＮＡＮＤプロセス・フローは、合計２７のマスクを必要とする。図４は、本発明による別の半導体ＮＡＮＤプロセス・フローを示す。図示したように、図４の本発明によるプロセス・フローは、２１のマスクしか必要とせず、製造プロセスを簡略化し、それによりそのような素子の製造コストを大幅に削減できる。
【００３１】
図４のプロセスの図３の手法と異なる第１の態様は、はじめにマスク工程を節約する「反転フィールド酸化物」である。図３の工程１０１〜１０４のプロセスは、始めにゼロ層マスクおよび周辺定義を形成するが、図４による手法は、ゼロ層マスク・エッチングとクリーニングの工程を省略して、工程２０２でコア定義工程から始まる。これにより、コア・フィールド酸化物が後の層にアライメント・マークを提供するためゼロ層マスクをなくすことができる。
【００３２】
図４−２０２（ａ）と図４−２０２（ｂ）は、これらの工程の違いをより詳細に示す。図 ３−１０１〜図３−１０４において、マスクが使用され、窒化シリコン（ＳｉＮＸ）５２０が成膜され、５２２でエッチングが行われ、マスクが除去される。周辺に約３０００オングストロームの第１のフィールド酸化物５２６が成長される。別のマスクを使用してコア・ソース／ドレイン領域を定義する。次に、約２５００Åのコア・フィールド酸化物５２８を成長させ、そのマスクが除去され、４０００Åの周辺酸化物が得られる。
【００３３】
図４−２０２（ａ）において、コア・ソース／ドレイン・マスクが使用されて、１１０１でコア・ソース／ドレイン領域が定義される。図４−２０２（ｂ）に示したように、１７００〜２５００Åのコア・フィールド酸化物１１０２を、たとえば本明細書で前に考察したような方法を使用して成膜する。窒化物層１１０３を除去し、新しい窒化物層１１０５を成膜してマスクし、次に図４−２０４（ａ）に示したように周辺ソース／ドレイン領域を定義するようにエッチングし、それ以上コア酸化物が成長しないようにする。次に、図４−２０４（ｂ）に示したように、周辺酸化物を４０００Åまで成長させる。したがって、図４のプロセスは、コアおよび周辺フィールド分離を形成するために同じ数のマスクだけ以外に追加の窒化物を必要とする。
【００３４】
本発明による「反転フィールド酸化物」プロセスのさらに他の利点は、周辺領域とコア領域の境界領域にある酸化物のへこみの改良である。周辺領域を最初に形成すると、酸化物のへこみが大きくなる。そのような酸化物のへこみは、製造プロセスの後の方でストリンガを形成し、それがプロセス欠陥と低い歩留まりの原因となることがある。また、酸化物のへこみによる酸化物層のパンチスルーのリスクは、電気的短絡をもたらす。さらに、４，０００〜１５５，０００オングストロームの周辺フィールド酸化物にリンを注入して深いｎウェルを形成するには、かなり高いエネルギーの注入を必要とし、これは、製造の困難さとコストを高める。このようなリスクは、周辺酸化物の前にコア・フィールド酸化物を形成することによって大幅に減少する。
【００３５】
図４の工程２０３で、図２−４０３（ａ）に示したように、深いｎウェルまたはｐウェルが形成される。３つのマスクを必要とする３重ウェル構造の図３のプロセスの工程１０２と違い、工程２０３は、２つのマスクしか必要としない２重ウェル・マスクおよび注入工程である。図４のプロセスにより、ｎウェル・マスクがなくなる。その結果、高性能ｐチャネル・トランジスタのｎウェル（図３−１０２（ｃ）の５０４）が、深いｎウェルｐチャネル・トランジスタと置き換えられる（ウェルが、ウェル５０２と同時にマスクされ形成され、その結果、２つの深いウェルができる）。この結果、第１のマスク１１１４が適用された後で図２−４０３（ａ）に示したような深いｎウェル１１１０および１１１２を有する構造が得られる。図３に関して前に考察したような方法を使用して、マスク１１１４が除去され、マスク１１１６が適用されてｐウェル１１１８が製造される。これは、図４の工程２０８および２０９でプロセスにおいて後で行われる最適化された二重ゲート・プロセス中の強化ドーパント損失によって、深いｎウェルｐチャネル素子のチャネル・ドーピング濃度が高まるために可能である。
【００３６】
図４−２０３（ｃ）は、深いｎウェル内のチャネル・ドーピング濃度の関数として、しきい値電圧をチャネル長と比較する。この場合、ｐ型材料の濃度Ｎ２は、ｐ型材料の濃度Ｎ１よりも大きい。短チャネル効果の減少とそれによるしきい値電圧の減衰により、濃度が高いほど最小チャネル長のしきい値電圧Ｖｔが高くなる。さらに他の利点は、ｐチャネルＶｔが、本明細書において前に考察した図３のプロセスで得られたものよりもｎチャネルＶｔに近くなり、それにより製品性能が向上することである。
【００３７】
工程２０４は、前に図４−２０４（ａ）と図４−２０４（ｂ）に考察し示したように、周辺定義およびフィールド酸化工程である。工程２０４で、１つの周辺ソース／ドレイン・マスクが使用される。本明細書で前に考察した技術を使用して、エッチングを行い、４０００〜５０００Åの周辺フィールド酸化物を成長させる。
【００３８】
図３のプロセスの工程１０５と同じように、図４のプロセスの工程２０５は、周辺フィールおよびコア注入物の注入である。この工程は、２つのマスクを必要とする。一方は、ｎチャネル・フィールド・マスクである。他方のマスクは、前に図３に関して考察したようなコアＶｔマスクである。工程２０６は、前に工程１０６に関して考察した手法と似ている。１つのマスクが必要である。選択ゲート酸化物が形成され、トンネル酸化膜マスクを使ってエッチングされる。トンネル酸化物が形成され、前に考察したようにポリシリコン１層が成膜される。
【００３９】
図４のプロセスの工程２０７は、図３のプロセスの工程１０７の処理と似ており、２つのマスクを必要とする。最初に、ポリシリコン１マスクが使用される。エッチング後に、チャネル・ストップ注入が行われ、ＯＮＯ層が成膜される。ＯＮＯマスクが配置され、エッチングが行われる。図３と図４のプロセスの大きな違いは、本明細書でさらに詳しく考察する図４−２１１（ｃ）に示したように、図４のプロセスに使用されるＯＮＯマスクが、コア境界のｐウェル・タップに開口部を有し、それにより図４のプロセスの後の方の部分でＭＤＤマスクを節約することができることである。
【００４０】
工程２０８および２０９は、図３のプロセスの工程１０８および１０９と異なる。工程１０８および１０９のプロセスは、３つのマスクを必要とする。しかしながら、さらに後で詳しく考察するように、工程２０８および２０９は、２つのマスクしか必要としない。
本明細書において前に考察したように、ＮＡＮＤフラッシュ・メモリの動作は、高い電圧を必要とする。したがって、低電圧しきい値トランジスタと高電圧しきい値トランジスタの２つのタイプのトランジスタが必要である。高電圧トランジスタは厚いゲート酸化物を必要とし、一方低電圧トランジスタは薄いゲート酸化物を使用する。したがって、２つのゲート酸化物が必要である。図４の工程２０８と２０９におけるプロセスの本発明のこの態様によれば、図４−２０８（ａ）と図４−２０８（ｂ）に示したように、第１のマスク１２０１が使用され、それにより周囲領域に、厚さ２８５オングストロームのゲート酸化物１２０２が、高電圧トランジスタと低電圧トランジスタ領域両方の上に成長され、コア領域内のＯＮＯ薄膜の上に成長される。これにより、高電圧ゲートに必要なものの約１．５倍の厚さの酸化物ができる。マスク１２０３は、厚い酸化物を成長させる領域を覆うように配置される。その後で、薄い酸化物の領域をエッチングする。次に、酸化物の残りの部分を成長させる。これにより、高電圧トランジスタ領域上の厚い酸化物と低電圧トランジスタ領域上の薄い酸化物の２つの厚さの酸化物ができる。
【００４１】
図４のプロセスの工程２０８のＶｔ注入プロセスもまた、図３のプロセスの工程１０８のものと異なる。通常、これは、しきい値を調整するためにホウ素を注入する。図３のプロセス・フローにおいて、一方の高電圧しきい値用と他方の低電圧しきい値用の２つの別々の注入のために２つのマスクが必要である。しかしながら、図４のプロセス・フローによれば、第１のＶｔ注入マスクを介して低電圧トランジスタ用にホウ素のドーズ量の半分が提供される。前に説明したように、厚さ２８５オングストロームのゲート酸化物が形成された後で、薄いゲートの領域をエッチングできるようにマスク１２０３が使用される。この酸化物のエッチングの前に、高電圧トランジスタ用のホウ素のドーズ量の残りの半分が薄いゲート領域に加えられる。その結果、厚いゲート領域は、ホウ素注入物の最初の半分だけを受け取り、薄いゲート領域は、全ドーズ量を受け取る。図４−２０８（ａ）と図４−２０８（ｂ）に示したように、この手法は、マスクをなくし、それによりプロセスが簡略化されコストが減少する。次に、図４−２０８（ｂ）の低電圧領域の上の酸化物１２０４がエッチングされ、それにより、工程２０９で第２のゲート酸化物を成長させることができる。
【００４２】
図４のプロセスの工程２０９で、図４−２０８（ｂ）のマスク１２０３が除去され、図４−２０９（ａ）に示したように、第２のゲート酸化物が、低電圧領域で厚さ１５０オングストロームの酸化物に、高電圧領域で厚さ４００オングストロームの酸化物に成長する。工程２０９で、第２のポリシリコン層が、図４−２０９（ｂ）に示したように形成される。これは、タングステン・ケイ化物で覆われる。この時点で、構造は、図４−２０９（ｂ）に示したように、フローティングｐ１ゲートまたは記憶層、それを覆うＯＮＯ誘電体層、それを覆う制御ゲートまたは第２のポリシリコン層、それを覆うケイ化物を含む。図３のＮＡＮＤプロセス・フローの工程１０９では、ポリシリコン・キャップが、ケイ化物層上にそれを保護するために配置されていた。しかしながら、図４のプロセス・フローによれば、本明細書で詳しく考察するように、保護層としてＳｉＯＮを使用し、ＳＡＥを最適化することによって、ポリシリコン・キャップを省略することができる。
【００４３】
図４のプロセス・フローにおいてポリシリコン・キャップを除去する理由は、選択トランジスタのフローティング・ゲートの除去を容易にすることである。以上説明した図４のプロセスによれば、選択トランジスタを含むすべてのトランジスタは、フローティング・ゲートを有する。しかしながら、前に考察したように、選択トランジスタには、そのようなフローティング・ゲートがあってはならない。これは、前に考察したように、フローティング・ゲートと制御ゲートをそれぞれ形成するｐ１層とｐ２層を短絡させることによってなくすことができる。
【００４４】
図４−２０９（ｃ）は、コア・アレイ１３０１と選択線との境界を示す。コア領域１３０２のうちの１つの図４−２０９（ｄ）の分解図は、ｐ１コンタクト１３０３とｐ２コンタクト１３０４と、ｐ１コンタクトとｐ２コンタクトを短絡させる金属相互接続１３０５と、ｐウェル・タップ１３０６を示す。図４−２０９（ｅ）は、ｐ１ゲートとｐ２ゲートが、様々な層でコンタクト・エッチングを止める必要があることを示す。図３のプロセスで使用したようなトランジスタ上のポリシリコン・キャップは、このエッチング・プロセスをかなり難しくする。したがって、図４のプロセスでは、金属層１３０５を使用してｐ１層とｐ２層の接続を容易にするためにポリシリコン・キャップは除去される。一方、層間絶縁膜（ＩＬＤ）とＳｉＯＮをエッチングし、タングステン・ケイ化物（ＷＳｉ）薄膜で止めてポリシリコン２層と接触する必要がある。他方、エッチングは、ポリシリコン１層で止まり、それ以上進まない。ポリシリコン・キャップがないため、酸化物とポリシリコンのエッチング選択性を高め、それによりポリシリコン１層で止まるように、エッチング・プロセスを容易に最適化することができる。これにより、図４のプロセスが簡略化される。
【００４５】
工程２１０は、周辺およびコア・ゲート定義であり、２つのマスクを必要とする。図４−２１０（ａ）〜図４−２１０（ｄ）を参照すると、第２のゲート・マスク（２ＧＭ）が、図４−２１０（ａ）に示したように使用され、周辺回路のゲートを定義し、コア・トランジスタ・ゲートを部分的に定義する。エッチング後、図４−２１０（ｂ）に示したような構造になる。
【００４６】
図４−２１０（ｃ）は、図３のプロセスに必要なマスクが、図４のプロセスで除去されているようすを示す。図４−２１０（ｃ）は、図４−２１０（ｂ）に示したような工程２１０の第２のゲート・エッチング後のブランク（マスクなし）の高電圧用注入を示す。図４−２１０（ｂ）に関して考察したコア内の第２のゲート・エッチング後、ＯＮＯとｐ１層の残りの部分は、厚さが約１１００オングストロームである。図４のプロセスにおいて、ブランクの高電圧用注入は、図４−２１０（ｃ）に示したように、第２のゲート・マスクを除去する前に３ＯｋｅＶの低いエネルギーで行われる。注入物は、コアに浸透せず、コア素子に影響を及ぼさない。図４−２１０（ｃ）に示したドーズ量は、約３Ｅ１２であり、図３と図４のプロセスで周辺のｎチャネル・トランジスタとｐチャネル・トランジスタのために後に実行されるようなｐ型またはｎ型低濃度ドープ・ドレイン（ｐＬＤＤまたはｎＬＤＤ）注入に必要なものの約１／１０〜１／１２である。低電圧ｐおよびｎチャネル素子上のこのブランク注入の影響は、ドーズ量がこのように低いために無視することができる。したがって、図４−２１０（ｃ）に示したように第２のゲート・マスク・レジスト２ＧＭを除去する前にブランク高電圧用注入を行うことにより、図３のプロセスの工程３１１で使用され図３−１１１（ａ）に示したような高電圧用注入マスクが不要になる。
【００４７】
図４のプロセスによれば、この工程で、マスクの数をさらに少なくすることができる。次に、図４−２１０（ｄ）に示したようにセルフアライン・エッチング・マスク（ＳＡＥ）が使用される。セルフアライン・エッチングの間に、図４−１０６のコアのＯＮＯ、ｐ１およびトンネル酸化物（Ｔｏｘ）が除去される。コア領域において、ＳｉＯＮ／ＷＳｉ／ｐ２スタックは、コア・トランジスタ・ゲートを定義するための自己整合された物理マスクとして使用される。
【００４８】
図４の工程２１１は、図３の工程１１１のプロセス・フローと異なる。工程２１１は、ｎＬＤＤとｐＬＤＤの注入に１つづつ２つのマスクしか必要としないが、工程１１１の処理は、４つのマスクを必要とする。前に考察したように、図４のプロセスの工程２１０では、図３のプロセスの工程１１１で使用されるような高電圧用注入マスクは不要である。図４の工程２１１の処理と図３の工程１１１の処理のもう１つの違いは、工程２１１の中濃度ドープ・ドレイン（ＭＤＤ）マスクがないことである。メモリ・トランジスタを定義した後で、コア・セル用のソースおよびドレイン領域を形成するために、図３のプロセスにはＭＤＤ注入マスクが必要である。このマスクは、図４のプロセスでは不要である。図４−２１１（ａ）に示したように、ＭＤＤ注入は、ＭＤＤ注入に必要なマスキングを提供するＳＡＥマスクだけで進行する。
【００４９】
図３のプロセス・フローにおけるＭＤＤマスクの本来の目的は、ｐウェル・タップ領域へのｎ型ＭＤＤ注入を防ぐためにｐウェル・タップ領域を覆うことである。図４のプロセスにおいて、セルフアライン・エッチング（ＳＡＥ）の後で、中濃度ドープ・ドレイン注入が適用される。ＳＡＥ注入マスクは、図４のプロセスにおいて、ＭＤＤコア・ソースおよびドレイン注入に関して図４−２１１（ｃ）に示したようにｐウェル領域を覆うように修正され、それにより図４のプロセスではさらにもう１つのマスクがなくなる。
【００５０】
図４−２１１（ｂ）と図４−２１１（ｃ）は、図３と図４の手法の違いを示す。図４−２１１（ｂ）は、図３のプロセスにおいて、前に考察したＯＮＯマスク７０９（図３−１０７（ｅ）を参照）がコア全体を覆うことを示す。これにより、ＯＮＯとｐ１層を除去するためにＳＡＥマスク７３０（図３−１１０（ｂ）に示した）を使用する必要がある。ＭＤＤ注入の間、コア内のｐウェル・タップを覆うためにＭＤＤマスク８０２（図３−１１１（ｂ）を参照）が使用される。図４−２１１（ｃ）は、図４のプロセスにおいて、ｐウェル・タップ領域の上のＯＮＯ／ｐ１のエッチングを可能にするためにＯＮＯマスク１４０１をその領域から除去したことを示す。セルフアライン・エッチング（ＳＡＥ）の間、ｐウェル・タップ領域を覆い、それによりＳＡＥの後とレジスト除去前にこの領域に次のＭＤＤ注入が行われるのを防ぐことができる。図４のプロセスでは、別のマスクを提供する必要がなく、それによりマスクがなくなる。その代わりに、ＳＡＥマスク１４０２を、図４−２１１（ａ）と図４−２１１（ｃ）に示したように追加のマスクなしにＭＤＤ注入マスクとしても使用することができる。
【００５１】
工程２１１で、図４−２１１（ｄ）と図４−２１１（ｅ）に示したようなマスクをそれぞれ必要とするｎＬＤＤおよびｐＬＤＤ注入が、図３−１１１（ｃ）と図３−１１１（ｄ）に示したように図３のプロセスと同じように実行される。
図４のプロセスと図３のプロセスの工程２１１のもう１つの違いは、セル間のポリシリコン・フローティング・ゲートを短絡させる可能性のあるポリシリコン１ストリンガをなくす方法である。図３プロセスは、オーバーエッチングを使用するが、これは、シリコン層に入り込むため制限される。図４のプロセスによれば、エッチング後に、ＨＦ浸漬が適用される。小さなストリンガがＯＮＯに付着し、ＨＦ浸漬によってそれらが剥がされる。これは、歩留まりを大幅に改善する。
【００５２】
図３のプロセスの考察において前に示したように、ＭＤＤのが注入後、炉内で熱的駆動が行われる。図３によるプロセス・フローと図４のプロセス・フローのもう１つの違いは、クリーニング後に、図４のプロセスが、同じ熱サイクル条件であるが長い酸化時間でＭＤＤ注入物をアニールすることである。これは、ストリンガをさらに酸化させてそれを非導通状態にする試みである。図４の処理は、短い酸化と窒素（Ｎ）アニールが行われる点が図３のプロセスと区別される。
【００５３】
図４のプロセスの工程２１２および２１３は、図３に示したプロセスの工程１１２および１１３と似ている。
また、図４のプロセス・フローの工程２１４は、図３に示したプロセス・フローと区別される。図３のプロセスの工程１１４は、３つのマスクを必要とする。前に図３のプロセスで考察したように、第１のコンタクト・ホールは、コンタクト・マスクを使用してエッチングされる。２つのコンタクト注入マスク、すなわち、ｎ＋コンタクト注入とｐ＋コンタクト注入用のマスクが、ｎ＋とｐ＋の接合リークを防ぐために適用される。コンタクト注入後に、タングステン・スタック薄膜が成膜され、タングステン・プラグを形成するように研磨される。このコンタクト注入の目的は、プロセス・マージンを改善し、シリコン・ガンギングと位置ずれによる接合リークを防ぐことである。コンタクト注入は、余分な最下接合層を追加して、ガンギングと位置ずれが生じる可能性のある場所に最下接合層材料の余裕を設ける。
【００５４】
しかしながら、図４の本発明のプロセスによれば、コンタクトとフィールド酸化物エッジの間をｐ＋コンタクト注入を不要にするのに十分な距離「ｄ」にする設計ルールを確立することによって、ｐ＋コンタクト注入マスク工程および注入をなくすことができる。図４−２１４に、そのような構造を示す。このプロセスは、また、シリコン・ガウジング効果を減少させるように最適化される。たとえば、図４−２１４に示したようなコンタクト・エッチングのプロセスを、ポリシリコン１層上でエッチングを止めるためにポリシリコンに対する選択性を高め、それによりシリコン基板ならびポリシリコン１層のエッチング速度を低下させ、その結果シリコン・ガウジングが少なくなるように最適化することができる。これにより、マスク工程がさらに節約され、それによりプロセスがさらに改善される。
【００５５】
金属成膜工程２１５および最上層およびパッド工程２１６は、一般に、図３と関連して考察した工程１１５および１１６に対応する。
（産業上の利用可能性）
本明細書に示したようなプロセスは、高密度フラッシュ・メモリ製品およびアーキテクチャの作製に有用である。１つの例は、高密度６４メガビット素子である。そのような製品は、標準ＮＯＲまたは多層セルＮＯＲ技術を使用して現在実現可能なものよりも低いコストの簡略化された製造プロセスで、より小さいサイズのセルを製造することができる。さらに、そのような製品の信頼性を高め誤差のない動作を実現することができる。たとえば、そのような製品は、コードとデータの両方を、１０年間の保持期間、誤り訂正なしに１００，０００プログラム消去サイクルを確実に記憶することができる。たとえば、そのような製品は、２０メガビット／秒の読取り転送速度、２．５メガビット／秒のプログラム転送速度を有することができ、２ミリ秒で８Ｋバイトのデータ・ブロックを消去することができる。そのような製品は、デジタル・カメラ、ボイス・レコーダ、ならびにデータ・レコーダ、電気通信ネットワーキング・システム、パーソナル・デジタル・アシスタント、常駐（resident）フラッシュ・アレイおよび半導体ディスク・ドライブに有用である。また、これらをコントローラと組み合わせて他の製品を構成することもできる。
【００５６】
本発明は、前述の実施形態の詳細によって制限されるのではなく併記の特許請求の範囲によって定義されるように意図される。
【図面の簡単な説明】
【図１】  図１ａは、ＮＡＮＤフラッシュ・メモリ・コア・セル・ストリングの構造および回路を概略的に示す図、図１ｂは一般に、ＮＯＲフラッシュ・メモリ構造コア・セルの構造および回路を示す図である。
【図２】  図２ａは、ＮＡＮＤフラッシュ・メモリ構造に使用されるフローティング・ゲート・トランジスタの構造を概略的に示す図、図２ｂは、ＮＯＲフラッシュ・メモリ構造のフローティング・ゲート・トランジスタの構造を概略的に示す図である。
【図３】  図３は、本発明によるＮＡＮＤ型フラッシュ・メモリ素子を製造するための第１のＮＡＮＤプロセス・フローの一連の工程を示す図、図３−１０１〜図３−１１４は、図３の対応する番号を付けた工程１０１〜１１４の詳細を示す図である。
【図４】  図４は、図３に示したプロセスよりも少ない数のマスクを必要とする本発明によるＮＡＮＤ半導体プロセス・フローを示す図、図４−２０２〜２０４、図４−２０８〜２１１および図４−２１４は、図３のプロセスと図４のプロセスとの違いの詳細を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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