(57)【要約】【課題】ＬＳＩテスターによる接触抵抗の影響を無視する半導体集積回路を提供する。【解決手段】本発明はＨレベルか、Ｌレベルかを出力する出力端子を備える半導体集積回路において、制御信号が入力される入力端子により、前記出力端子の何れかのレベルを出力すると共に、分割されたゲートの片側か、双方かを選択的にオン状態とする。【選択図】    図２
2009008631.tif 000002
【特許請求の範囲】
【請求項１】
一方のレベルの信号を出力する出力端子を備える半導体集積回路において、
前記出力端子から、前記一方のレベルの信号を出力すると共に、分割されたゲートとを有するトランジスタを備え、
前記分割されたゲートによって構成される前記トランジスタの２つのトランジスタ部のうち、何れか１つオン状態とするか、双方を同時にオン状態とするかを特徴とする半導体集積回路。
【請求項２】
一方のレベルの信号を出力する出力端子を備える半導体集積回路において、
前記出力端子から、前記一方のレベルの信号を出力すると共に、分割されたゲートとを有するトランジスタを備え、
前記分割されたゲートによって構成される前記トランジスタの２つのトランジスタ部のうち、一方のみをオン状態とし、その後、前記制御信号が変化させ、他方のみをオン状態とすることを特徴とする半導体集積回路。
【請求項３】
前記トランジスタは、第１トランジスタ部と第２トランジスタを有することを特徴とする請求項１乃至２記載の半導体集積回路。
【請求項４】
請求項１記載の半導体集積回路において、
第２制御信号が入力される第２入力端子と、
前記出力端子から、前記他方のレベルの信号を出力すると共に、分割されたゲートとを有する第２トランジスタと、を備え、
前記第２トランジスタは、前記第２制御信号に応じて、前記分割されたゲートのうち、何れか１つオン状態とするか、双方を同時にオン状態とするかを特徴とする半導体集積回路。
【請求項５】
ハイレベルの信号か、ローレベルの信号かを出力する出力端子を備える半導体集積回路において、
第１制御信号が入力される第１入力端子と、
第２制御信号が入力される第２入力端子と、
前記出力端子のハイレベルの信号を出力すると共に、分割された第１ゲートと、第２ゲートを有するＰ型トランジスタと、
前記出力端子のローレベルの信号を出力すると共に、分割された第３ゲートと、第４ゲートを有するＮ型トランジスタと、を備え、
前記Ｐ型トランジスタは、前記第１制御信号に応じて、前記第１ゲートと前記第２ゲートのうち、何れか１つオン状態とするか、双方を同時にオン状態とするか制御し、
前記Ｎ型トランジスタは、前記第２制御信号に応じて、前記第３ゲートと前記第４ゲートのうち、何れか１つオン状態とするか、双方を同時にオン状態とするか制御することを特徴とする半導体集積回路。
【請求項６】
前記第１ゲートと前記第２ゲートのゲート幅の比率をα倍とし、前記第３ゲートと前記第４ゲートのゲート幅の比率をβ倍としたことを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記ゲート幅の比率α及びβを、それぞれ等しく、１とし、ゲート幅を等しく分割したことを特徴とする請求項６記載の半導体集積回路。
【請求項８】
分割されたゲートによって構成される２つのトランジスタ部を有するトランジスタのオン抵抗を測定する半導体集積回路のテスト方法であって、
ＬＳＩテスターを用いて測定する際、前記トランジスタからの出力端子と前記ＬＳＩテスター間には接触抵抗が存在し、前記出力端子から見て、前記接触抵抗をはさんだ反対側の電位を測定電位とし、
前記２つのトランジスタ部のうち、何れか１つをオン状態とした時の前記測定電位と、双方をオン状態とした時の前記測定電位との差分を用いることで、前記オン抵抗の抵抗値を求めることを特徴とする半導体集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にＭＯＳトランジスタのＯＮ抵抗を測定する構成に関する。
【背景技術】
【０００２】
図５は、従来の半導体集積回路において、出力ポートを形成するＭＯＳトランジスタ回路である。ウェハあるいはチップ状態で出荷する半導体集積回路では、前工程の最後にテスターで電気的に良品選別試験を行う。その際、各チップの端子にテスターからプローブ針を用いて電気信号を送り、ＬＳＩチップの特性の良否を判定する。
【０００３】
Ａ点はＬＳＩテスターから出力端子を示しており、また、ＬＳＩテスターは、電流源、電圧測定計が備えられている。出力端子３とＡ点は抵抗２でそれぞれ接続されている。この時、抵抗２は、ＬＳＩテスターからウェハに接触されたプローブ針の接触抵抗を表しており、その接触抵抗の抵抗値をＲとする。半導体集積回路は、端子３へＨ及びＬレベルを出力するため、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジスタ５を内部に備えている。端子３にＨレベルを出力するときはＰ型ＭＯＳトランジスタ４をオンし、ＶＤＤからＰ型ＭＯＳトランジスタを介して電流源の方向に電流を引き込み、電圧測定計で電圧値を測定する。逆に、Ｌレベルを出力するときはＮ型ＭＯＳトランジスタ５をオンし、電流源からＮ型ＭＯＳトランジスタを介してグランドへ電流を流し込み、電圧測定計で電圧値を測定する。
【０００４】
上記により、出力回路のドライブ能力を保証するため、Ｐ型ＭＯＳトランジスタ４、Ｎ型ＭＯＳトランジスタ５のオン抵抗をＬＳＩテスターにより、出荷時に良品選別試験することが一般的となっている。
【０００５】
図６は、実際に半導体集積回路内部に搭載された場合の出力回路のブロックを図で示しており、出力ポートを複数備えた構成となっている。上記の出力ポートの端子は左から順番に、Ｄ−１、・・・、Ｄ−ｎで、ｎビットある。ＯＥ６はイネーブル信号が印加される端子であり、イネーブル信号により、出力端子となる端子３の制御を可能とする。イネーブル端子に、“Ｈ”を印加すると、Ｐ型ＭＯＳトランジスタ４とＮ型ＭＯＳトランジスタ５の双方をオフ状態とし、端子３はハイインピーダンス状態となる。
【０００６】
シフトレジスタ回路１０は、シリアルデータが印加されるＳＩ端子９およびクロック信号が印加されるＣＬＫ端子１１が備えられている。ＳＩ端子９から印加されるシリアルデータが、ＣＬＫ端子１１から印加されるクロック信号に同期して取り込まれる。また、ＬＡＴ端子７はラッチタイミング信号が印加される端子であり、ラッチ信号が入力された時に、シフトレジスタ回路１０のデータをパラレルデータとして出力する。その後、ラッチ回路８では、次のラッチ信号が来るまで、データを保持する。Ｐ型ＭＯＳトランジスタ４とＮ型ＭＯＳトランジスタ５には保持されたデータが出力される。
【０００７】
また、図６の構成では、ｎビットをパラレルで出力する構成を示しており、１ビット目と、ｎビット目を図示したが、その間の２ビットからｎ−１ビットについては、同様の構成なので、詳細の回路は省略する。
【０００８】
前述の良品選別試験では、ウェハ上の端子に直接、ＬＳＩテスターからのプローブ針を接触し、良品の選別試験を行っているため、ＭＯＳトランジスタのオン抵抗を測定する際に、ＬＳＩテスターからの針の接触抵抗が付いた値となり、実際のＭＯＳトランジスタのオン抵抗を測れない問題がある。
【０００９】
例えば、針をウェハ上の端子に接触させ測定を行う場合、針の接触抵抗Ｒは通常７〜８オーム程度である。図５において、Ｎ型ＭＯＳトランジスタ５をオンさせ、定電流Ｉを流した時のＡ点での電圧値Ｖａは、針の接触抵抗ＲとＮ型ＭＯＳトランジスタ５のオン抵抗Ｒｏｎとすると、下記の様に（１）式で表記する値になる。
【００１０】
【数１】
2009008631.tif 000003
【００１１】
（１）式から、オン抵抗Ｒｏｎを求め、（２）式とする。
【００１２】
【数２】
2009008631.tif 000004
【特許文献１】特開平１１−２６５９
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記（２）式で求めたＲｏｎは、針の接触抵抗Ｒを含んでおり、ＭＯＳトランジスタのオン抵抗Ｒｏｎが接触抵抗Ｒに比べて大きい場合には、接触抵抗Ｒの影響が無視しても、特に問題にならない。しかし、オン抵抗Ｒｏｎの小さいＭＯＳトランジスタの場合は、接触抵抗Ｒの影響を大きく受けるため、オン抵抗Ｒｏｎの正確な測定が困難となる問題がある。
【課題を解決するための手段】
【００１４】
本発明は、一方のレベルの信号か、他方のレベルの信号かを出力する出力端子を備える半導体集積回路において、制御信号が入力される入力端子と、前記出力端子から、前記一方のレベルの信号を出力すると共に、分割されたゲートとを有するトランジスタと、を備え、前記トランジスタは、前記制御信号に応じて、前記分割されたゲートのうち、何れか１つオン状態とするか、双方を同時にオン状態とするかを特徴とする半導体集積回路を提供する。
【００１５】
或いは、一方のレベルの信号か、他方のレベルの信号かを出力する出力端子を備える半導体集積回路において、制御信号が入力される入力端子と、前記出力端子から、前記一方のレベルの信号を出力すると共に、分割されたゲートとを有するトランジスタと、を備え、前記トランジスタは、前記制御信号に応じて、前記分割されたゲートのうち、一方のみをオン状態とし、その後、前記制御信号が変化させ、前記分割されたゲートのうち、他方のみをオン状態とすることを特徴とする半導体集積回路を提供する。
【発明の効果】
【００１６】
本発明の半導体集積回路は、接触抵抗分の影響を無視することが出来ると同時に、正確にＭＯＳトランジスタのオン抵抗を測定することが出来る。また、ＭＯＳトランジスタのゲートを分割するだけなので、通常使用の場合は全てのゲートをオン状態として使用でき、測定用だけに用いられるＭＯＳトランジスタの追加がなく、テスト端子および小規模のロジック回路を追加するだけで実現が可能である。よって、チップの増大を最小限に抑えることが出来る。
【発明を実施するための最良の形態】
【００１７】
本発明の半導体集積回路を図１に従って説明する。尚、図１で開示される構成のうち、従来技術の図５に開示される構成と同一のものに対しては、同一番号を付け、その説明は省略する。
【００１８】
図１は本発明の出力回路を示す半導体集積回路の図である。図１に示すようにＭＯＳトランジスタのゲートを分割し、オン抵抗を２回測定し、その結果を演算することで接触抵抗の影響を無視することが出来る。一般的な出力回路なので、Ｈ、Ｌレベルのどちらも出力することが出来る様にＰ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタの両方を搭載している。Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタはゲートが分割されており、分割されたＭＯＳトランジスタをそれぞれ、Ｐ型ＭＯＳトランジスタ４１、４２、Ｎ型ＭＯＳトランジスタ５１、５２とする。
【００１９】
図１の構成でも、従来と比較し、接触抵抗の影響を十分無視することが出来るが、より正確さを求める場合の実施形態を図２に示す。図２では電源、グランドを半導体（ウェア）とＬＳＩテスターで共通化した実施例である。共通化した電源、グランドはテスター側にあり、ＶＤＤ、ＧＮＤとして図示する。ここで、共通化するため、新たに２つの端子が必要となり、電源側で端子３０、グランド側で端子３１を設ける。Ｂ点での電圧を正確に求めるため、電圧測定計１３を図の様に配置する。この時、電源側、グランド側にも、ＬＳＩテスターの針が立つため、先ほど同じ、接触抵抗Ｒが含まれ、それぞれ、抵抗２０、抵抗２１とする。
【００２０】
図３はゲートが分割されたＮ型ＭＯＳトランジスタ５１、５２の具体的なレイアウト図を示している。Ｐ型シリコンである基板６０があり、その上に、ドレイン領域６１、ソース領域６２がメタル配線によって構成され、それぞれ、コンタクトホール６３があり、下部のＮ型拡散層６４と接続されている。また、ゲート領域は２つに分割されており、分割されたゲート領域を、それぞれゲート領域Ａ６５、ゲート領域Ｂ６６とする。ここで、Ｎ型ＭＯＳトランジスタ５１に対応するのがゲート領域Ａ６５であり、Ｎ型ＭＯＳトランジスタ５２に対応するのがゲート領域Ｂ６６である。それぞれのゲート領域（ゲート領域Ａ６５、ゲート領域Ｂ６６）と、ドレイン領域６１及びソース領域６２の間は、図示していないがゲート酸化膜によって、分離されている。また、Ｐ型拡散層６７があり、コンタクトホール６８によって、基板６０と接続されている。Ｐ型拡散層によって、１つのトランジスタセルを形成している。
【００２１】
ここで、ゲート領域Ａ６５とゲート領域Ｂ６６は、８つに分かれたゲート領域の内、それぞれ４つを接続し、ゲート領域を形成している。つまり、ゲート領域Ａ６５とゲート領域Ｂ６６のトータルのゲート幅は等しい。また、何れか１つのゲートをオン状態とするか、双方のゲートを同時にオン状態とするか制御することが出来る。
【００２２】
図３では、ゲート領域は全体で８つに分けられており、４対４で２つに分割されているが、例えば、ゲート領域８つのうち、５対３、６対２、７対１と変えることで、ゲート幅のサイズ比を容易に変更することが出来る。また、上記は、Ｐ型拡散層によって囲まれた１つトンランジスタセルであったが、１つのトランジスタセルでなく、２つのトランジスタセルを組み合わせて、構成しても良い。
【００２３】
具体的に、Ｌレベルを出力する場合、Ｎ型ＭＯＳトランジスタ５１、５２のオン抵抗を測定する流れを下記に記す。Ｎ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２のゲート幅のサイズ比をβとする。つまり、Ｎ型ＭＯＳトランジスタ５２のゲート幅は、Ｎ型ＭＯＳトランジスタ５１のβ倍とする。ここで、ＭＯＳトランジスタのオン抵抗は、ゲート幅に反比例するので、それぞれのオン抵抗を、Ｒｏｎ５１、Ｒｏｎ５２とすると、下記の（３）式で表すことが出来る。
【００２４】
【数３】
2009008631.tif 000005
【００２５】
分割されたゲートで、先ず、Ｎ型ＭＯＳトランジスタ５１のみをオンさせる。すると、Ｂ点〜抵抗２〜端子３〜Ｎ型ＭＯＳトランジスタ５１〜端子３１〜抵抗２１〜Ｄ点〜Ｂ点という電流経路が形成され、定電流（Ｉ）を流した時のＢ点での電圧値は、下記の（４）式で表すことが出来る。
【００２６】
【数４】
2009008631.tif 000006
【００２７】
次に、Ｎ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２の両方をオンさせ、定電流（Ｉ）を流した時のＢ点での電圧値は、下記の（５）式で表すことが出来る。尚、（５）式で、“Ｒｏｎ５１２”はＮ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２を合わせたオン抵抗である。
【００２８】
【数５】
2009008631.tif 000007
【００２９】
ここでＲｏｎ５１２は、回路構成上で、Ｒｏｎ５１とＲｏｎ５２の並列接続であるため、下記の（６）式で表すことが出来る。
【００３０】
【数６】
2009008631.tif 000008
【００３１】
（３）式の関係を（６）式に代入し、下記の（７）式で表すことが出来る。
【００３２】
【数７】
2009008631.tif 000009
【００３３】
さらに、（４）、（５）、（７）式の関係から、２Ｒを削除することが出来、下記の（８）式で表すことが出来る。
【００３４】
【数８】
2009008631.tif 000010
【００３５】
上記の（８）式では、通常動作時に用いられるオン抵抗Ｒｏｎ５１２を求めることが出来、求められたＲｏｎ５１２には接触抵抗Ｒが無く、接触抵抗Ｒの影響を無くすことが出来ている。
【００３６】
特に（８）式において、βを１とし、分割比を１対１、同じゲート幅とすると、（８）式は、更に簡単な下記の（９）式となる。
【００３７】
【数９】
2009008631.tif 000011
【００３８】
（９）式により、容易に正確なＲｏｎ５１２は求めることが出来、半導体集積回路の能力を保証することが可能となる。
【００３９】
図４は本発明の構成を実際のＬＳＩに搭載した具体的なのブロック図を示している。従来の図６の構成との違いは、Ｐ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタのゲートがそれぞれ分割されている点に加え、分割されたゲートを何れか１つをオンするか、双方を同時にオンするか、半導体集積回路の外部から制御が出来る様に、２つのテスト信号が設けられている。この２つのテスト信号として、ＴＥＳＴ０端子１４、ＴＥＳＴ１端子１５の２つを設けている。ＴＥＳＴ０端子１４により、Ｎ型ＭＯＳトランジスタ５１をオンオフ制御することが出来、ＴＥＳＴ１端子１５により、Ｐ型ＭＯＳトランジスタ４１をオンオフ制御することが出来る。この２つのテスト信号によって、半導体集積回路は外部から分割されたＰ型、Ｎ型ＭＯＳトランジスタの片方か、双方か、の何れかオン状態に選択動作させることが可能となる。
【００４０】
また、イネーブル信号ＯＥ６によって、双方ともにオフ状態とし、ハイインピーダンス状態とすることも出来る。これにより、外部から使い勝手良く、選択動作が可能となることで、ＬＳＩテスターによる良品選別試験において、半導体集積回路の内部のレジスタ設定を省くことで、選別試験を簡単に行うことが可能となる。
【００４１】
なお、上記実施例は本発明の理解を容易にするためのものであり、Ｎ型ＭＯＳトランジスタのオン抵抗を求めたが、Ｐ型ＭＯＳトランジスタのオン抵抗も、上記と同様の流れで求めることが出来る。具体的にＬレベルでなく、Ｈレベルを出力端子に出力する場合におけるＰ型ＭＯＳトランジスタ４１、４２のオン抵抗を測定する流れを下記に記す。ここで、Ｐ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２のゲート幅のサイズ比をαとする。つまり、Ｐ型ＭＯＳトランジスタ４２のゲート幅は、Ｐ型ＭＯＳトランジスタ４１のα倍とする。Ｎ型ＭＯＳトランジスタのゲート幅がβであったが、Ｐ型ＭＯＳトランジスタのゲート幅はαであり、必ずしも、ゲート幅の比を同じくする必要は無い。ＬＳＩの用途により、Ｈレベルを強くするか、Ｌレベルを強くするかによって、差を付けても良い。
【００４２】
ここで、先ほどと同様にＭＯＳトランジスタのオン抵抗は、ゲート幅に反比例するので、それぞれのオン抵抗を、Ｒｏｎ４１、Ｒｏｎ４２とすると、下記の（１０）式で表すことが出来る。
【００４３】
【数１０】
2009008631.tif 000012
【００４４】
分割されたゲートで、先ず、Ｐ型ＭＯＳトランジスタ４１のみをオンさせる。すると、ＶＤＤからＣ点を通り、抵抗２０〜Ｎ型ＭＯＳトランジスタ４１〜抵抗２〜Ｂ点を通る電流経路が形成され、定電流（Ｉ）を引っ張った時のＢ点での電圧値は、ＶＤＤから、接触抵抗Ｒを２つ分と、Ｐ型ＭＯＳトランジスタ４１のオン抵抗における電圧降下分を引くことにより、下記の（１１）式で表すことが出来る。
【００４５】
【数１１】
2009008631.tif 000013
【００４６】
次に、Ｐ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２の両方をオンさせ、定電流（Ｉ）を引っ張った時のＢ点での電圧値は、下記の（１２）式で表すことが出来る。尚、（１２）式で、“Ｒｏｎ４１２”はＰ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２を合わせたオン抵抗である。
【００４７】
【数１２】
2009008631.tif 000014
【００４８】
ここでＲｏｎ４１２は、回路構成上で、Ｒｏｎ４１とＲｏｎ４２の並列接続であるため、下記の（１３）式で表すことが出来る。
【００４９】
【数１３】
2009008631.tif 000015
【００５０】
（１０）式の関係を（１３）式に代入し、下記の（１４）式で表すことが出来る。
【００５１】
【数１４】
2009008631.tif 000016
【００５２】
さらに、（１１）、（１２）、（１４）式の関係から、２Ｒを削除することが出来、下記の（１５）式で表すことが出来る。
【００５３】
【数１５】
2009008631.tif 000017
【００５４】
上記の（１５）式では、通常動作時に用いられるオン抵抗Ｒｏｎ４１２を求めることが出来、求められたＲｏｎ４１２には接触抵抗Ｒが無く、接触抵抗Ｒの影響を無くすことが出来ている。
【００５５】
特に（１５）式において、αを１とし、分割比を１対１、同じゲート幅とすると、（１５）式は、更に簡単な下記の（１６）式となる。
【００５６】
【数１６】
2009008631.tif 000018
【００５７】
（１６）式により、容易に正確なＲｏｎ４１２は求めることが出来、半導体集積回路のドライブ能力を保証することが可能となる。
【００５８】
また、上記の実施例は、テスト時、分割されたゲートのうち、テスト信号に応じて、一方をオン状態と、双方のオン状態による差分を用いて、通常使用の場合の双方のゲートをオン状態し、オン抵抗Ｒｏｎを求めていた。しかし、一方と双方の差分でなく、テスト信号に応じて、一方をオン状態とし、その後、テスト信号を変化させて、先ほどは別の他方をオン状態とし、その差分により、通常使用の場合の双方のゲートをオン状態した場合のオン抵抗Ｒｏｎを求めても良い。こちらのケースでも、測定用だけに用いられるＭＯＳトランジスタの追加がなく、テスト端子および小規模のロジック回路を追加するだけで実現が可能であり、チップの増大を最小限に抑えることが出来る。
【００５９】
下記に具体的に、オン抵抗Ｒｏｎの求め方を示す。例えば、Ｌレベルを出力する場合、先ほどと同様に、Ｎ型ＭＯＳトランジスタ５１、５２のオン抵抗を測定する流れを下記に記す。Ｎ型ＭＯＳトランジスタ５１とＮ型ＭＯＳトランジスタ５２のゲート幅のサイズ比をβとする。つまり、Ｎ型ＭＯＳトランジスタ５２のゲート幅は、Ｎ型ＭＯＳトランジスタ５１のβ倍とする。ここで、ＭＯＳトランジスタのオン抵抗は、ゲート幅に反比例するので、それぞれのオン抵抗を、Ｒｏｎ５１、Ｒｏｎ５２とすると、下記の（１７）式で表すことが出来る。
【００６０】
【数１７】
2009008631.tif 000019
【００６１】
分割されたゲートで、先ず、Ｎ型ＭＯＳトランジスタ５１のみをオンさせる。すると、Ｂ点〜抵抗２〜端子３〜Ｎ型ＭＯＳトランジスタ５１〜端子３１〜抵抗２１〜Ｄ点〜Ｂ点という電流経路が形成され、定電流（Ｉ）を流した時のＢ点での電圧値は、下記の（１８）式で表すことが出来る。
【００６２】
【数１８】
2009008631.tif 000020
【００６３】
次に、Ｎ型ＭＯＳトランジスタ５２のみをオンさせ、定電流（Ｉ）を流した時のＢ点での電圧値は、下記の（５）式で表すことが出来る。
【００６４】
【数１９】
2009008631.tif 000021
【００６５】
ここでＲｏｎ５１２は、回路構成上で、Ｒｏｎ５１とＲｏｎ５２の並列接続であるため、下記の（２０）式で表すことが出来る。
【００６６】
【数２０】
2009008631.tif 000022
【００６７】
（１７）式の関係を（２０）式に代入し、下記の（２１）式で表すことが出来る。
【００６８】
【数２１】
2009008631.tif 000023
【００６９】
さらに、(１７)、（１８）、（１９）、（２１）式の関係から、２Ｒを削除することが出来、下記の（２２）式で表すことが出来る。
【００７０】
【数２２】
2009008631.tif 000024
【００７１】
上記の（２２）式では、通常動作時に用いられるオン抵抗Ｒｏｎ５１２を求めることが出来、求められたＲｏｎ５１２には接触抵抗Ｒが無く、接触抵抗Ｒの影響を無くすことが出来ている。以上、容易に正確なＲｏｎ５１２は求めることが出来、半導体集積回路のドライブ能力を保証することが可能となる。しかしながら、上記のテスト信号に応じて、一方をオン状態とし、その後、テスト信号を変化させて、先ほどは別の他方をオン状態とし、その差分により、求める方法では、ゲート幅の比率を１：１にすると、(22)式の分母がゼロなる問題がある。したがって、１：１以外の比率で求める必要がある。上記の方法で、Ｈレベルを求めることも出来るが、ここでは省略する。
【００７２】
以上の様に、本実施例では、針の接触抵抗を大きく受けるウェハ状態での測定を実施例としたが、パッケージ化された状態で、ＬＳＩテスターで測定する場合でも、本発明の構成を用いることで、より正確にオン抵抗を求められることは明らかである。上記の実施例は本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体集積回路を示す回路図である。
【図２】本発明の半導体集積回路を示す回路図である。
【図３】本発明の半導体集積回路におけるゲートが分割されたＮ型ＭＯＳトランジスタを示すレイアウト図である。
【図４】本発明の半導体集積回路に内蔵された場合のブロック図である。
【図５】従来の半導体集積回路を示す回路図である。
【図６】従来の半導体集積回路に内蔵された場合のブロック図である。
【符号の説明】
【００７４】
１  電流計
２  接触抵抗
３  入力端子
４  Ｐ型ＭＯＳトランジスタ
５  Ｎ型ＭＯＳトランジスタ
８  ラッチ回路
１０  シフトレジスタ回路
４１  Ｐ型ＭＯＳトランジスタ
４２  Ｐ型ＭＯＳトランジスタ
５１  Ｎ型ＭＯＳトランジスタ
５２  Ｎ型ＭＯＳトランジスタ
【図１】
2009008631.tif 000025
【図２】
2009008631.tif 000026
【図３】
2009008631.tif 000027
【図４】
2009008631.tif 000028
【図５】
2009008631.tif 000029
【図６】
2009008631.tif 000030