(57)【特許請求の範囲】
【請求項１】
電子回路のブートストラップポイント電圧を低下させる方法であって、
放電素子の一端を前記回路のブートストラップポイントに接続し、前記放電素子の他の一端を参考電位に接続し、前記回路は第１時期及び第１時期後の第２時期中に操作可能であり、前記ブートストラップポイントは、前記第１時期に第１電位を有し、前記第２時期に第２電位を有し、
前記放電素子により、前記第２時期中の前記ブートストラップポイントの前記第２電位を低下させ、前記回路は、
接続状態と非接続態で操作可能な入力素子と、
出力端とゲートとを有し、且つ、前記回路の前記ブートストラップポイントにて前記入力素子に接続された出力素子と、
を備え、
前記回路が前記第１時期に操作する時、入力素子は接続状態で操作し、前記ブートストラップポイントを介して前記出力素子のゲートにバイアス電圧を提供し、前記バイアス電圧は第１電位にほぼ等しく、
前記回路が前記第２時期に操作する時、前記入力素子は非接続態で操作し、前記ブートストラップポイントの電位は、部分的に前記出力素子の出力端の電位が増加するため、第１電位から第２電位に増加することを特徴とする方法。
【請求項２】
前記入力素子は、第１のトランジスタを有し、
前記入力素子が接続状態で操作する時、前記第１のトランジスタは導通態で操作し、
前記入力素子が非接続態で操作する時、前記第１のトランジスタは非導通態で操作し、
前記出力素子は、第２のトランジスタを有し、そのソース／ドレイン端が前記出力端に接続されることを特徴とする請求項１に記載の方法。
【請求項３】
前記放電素子は、第３のトランジスタを有し、
更に、
前記ブートストラップポイントに接続された第１ソース／ドレインと、
前記ブートストラップポイントに接続されたゲートと、
前記第１電位にほぼ等しい参考電位に接続されて、前記第１時期に第１電位を維持し、前記第２時期に第２電位を低下させる第２ソース／ドレインと、
を備えたことを特徴とする請求項２に記載の方法。
【請求項４】
第１のトランジスタは、
前記ブートストラップポイントに接続された第１ドレイン／ソースと、
入力端に接続されて、前記第１時期中の第１電位にほぼ等しい入力電位を受ける第２ドレイン／ソースと、
クロック信号に接続されて、前記第１時期中に前記第１のトランジスタを導通態で操作させるゲートと、
を備えたことを特徴とする請求項２に記載の方法。
【請求項５】
前記第１のトランジスタは、
前記ブートストラップポイントに接続された第１ドレイン／ソースと、
共に入力端に接続されて、前記第１時期中の第１電位にほぼ等しい入力電位を受ける第２ドレイン／ソースとゲートと、
を備えたことを特徴とする請求項２に記載の方法。
【請求項６】
前記第１のトランジスタは、
前記ブートストラップポイントに接続された第１ドレイン／ソースと、
前記第１時期中の第１電位にほぼ等しいクロック信号に接続される第２ドレイン／ソースと、
入力端に接続され、入力電位を受けて、前記第１期間中に前記第１のトランジスタを導通態で操作させるゲートと、
備えたことを特徴とする請求項２に記載の方法。
【請求項７】
電子回路であって、
接続状態と非接続態で操作可能な入力素子と、
出力端と、ブートストラップポイントで前記入力素子に接続されるゲートとを有する出力素子と、
前記ブートストラップポイントに接続される第１端と、参考電位に接続される第２端とを有する放電素子と、
を備え、
前記電子回路は、第１時期とその後続の第２時期に操作可能であり、
前記第１時期に、前記入力素子は接続状態で操作し、前記ブートストラップポイントを介して第１電位を出力素子のゲートに提供し、
前記第２時期に、前記入力素子は非接続態で操作し、前記ブートストラップポイントの電位は、部分的に前記出力素子の出力端の電位が増加するため、第１電位から第２電位に増加し、
前記放電素子は、前記ブートストラップポイントにおける前記第２時期の第２電位を低下させるのに用いられることを特徴とする電子回路。
【請求項８】
前記入力素子が接続状態で操作する時、前記第１のトランジスタは導通態で操作し、
前記入力素子が非接続態で操作する時、前記第１のトランジスタは非導通態で操作し、
前記出力素子は、第２のトランジスタを含み、前記出力端に接続されるソース／ドレインを有することを特徴とする請求項７に記載の電子回路。
【請求項９】
前記放電素子は、第３のトランジスタを含み、
前記ブートストラップポイントに接続される第１ソース／ドレインと、
前記ブートストラップポイントに接続されるゲートと、
第１電位にほぼ等しい参考電位に接続され、前記第１時期中に第１電位を維持し、前記第２時期中に、第２電位を低下させる第２ソース／ドレインと、
を備えたことを特徴とする請求項８に記載の電子回路。
【請求項１０】
前記第１のトランジスタは、
前記ブートストラップポイントに接続される第１ソース／ドレインと、
入力端に接続され、前記第１時期に、第１電位にほぼ等しい入力電圧を受ける第２ドレイン／ソースと、
クロック信号に接続され、前記第１時期に前記第１のトランジスタを導通態で操作させるゲートと、
を備えることを特徴とする請求項８に記載の電子回路。
【請求項１１】
前記第１のトランジスタは、
前記ブートストラップポイントに接続される第１ドレイン／ソースと、
共に入力端に接続され、前記第１時期に第１電位にほぼ等しい入力電圧を受ける第２ドレイン／ソースとゲートと、
を備えたことを特徴とする請求項８に記載の電子回路。
【請求項１２】
前記第１のトランジスタは、
前記ブートストラップポイントに接続される第１ドレイン／ソースと、
前記第１時期中の第１電位にほぼ等しいクロック信号に接続される第２ドレイン／ソースと、
入力端に接続され、入力電位を受けて前記第１のトランジスタを第１時期に導通態で操作させるゲートと、
を備えたことを特徴とする請求項８に記載の電子回路。
【請求項１３】
前記第２のトランジスタは、更に、クロック信号と相補する第２クロック信号に接続される第２ソース／ドレインを有することを特徴とする請求項１０に記載の電子回路。
【請求項１４】
更に、
出力端を有するインバータと、
ゲートと第１ソース／ドレインとを有する第３のトランジスタと、
ゲートと第１ソース／ドレインと第２ソース／ドレインとを有する第４のトランジスタと、
備え、
前記放電素子は、第５のトランジスタを有し、
前記ブートストラップポイントに接続される第１ソース／ドレインと、
前記ブートストラップポイントに接続されるゲートと、
第１電位にほぼ等しい第１参考電位に接続され、前記第１時期に第１電位を維持し、前記第２時期に、第２電位を低下させる第２ソース／ドレインと、
を備え、
前記第３のトランジスタのゲートは、前記インバータの出力端に接続され、前記第３のトランジスタの第１ソース／ドレインは前記出力端に接続され、前記第３のトランジスタの第２ソース／ドレインは前記第２参考電位に接続され、
前記第４のトランジスタのゲートは第２入力端に接続され、前記第４のトランジスタの第１ソース／ドレインは前記出力端に接続され、前記第４のトランジスタの第２ソース／ドレインは前記第２参考電位に接続されることを特徴とする請求項１３に記載の電子回路。
【請求項１５】
前記第１〜第５のトランジスタはNMOSトランジスタで、前記第１のトランジスタの第１ソース／ドレインは前記インバータの入力端に接続され、前記第２参考電位は前記第１参考電位より低いことを特徴とする請求項１４に記載の電子回路。
【請求項１６】
前記第１〜第５のトランジスタはPMOSトランジスタで、前記第３のトランジスタのソース／ドレインは前記インバータの入力端に接続され、前記第２参考電位は前記第１参考電位より高いことを特徴とする請求項１４に記載の電子回路。
【請求項１７】
シフトレジスタであって、
第１クロック信号入力端と、
第２クロック信号入力端と、
第１電圧入力端と、
第２電圧入力端と、
スタートパルス入力端と、
複数段に排列された複数の他のシフトレジスタユニットと、
を備え、
前記シフトレジスタユニットは、
第１入力端と、
第２入力端と、
出力端と、
出力端を有するインバータと、
第１端と第２端を有する放電回路と、
ゲートと、第１ソース／ドレインと第２ソース／ドレインとを有する第１のトランジスタと、
ゲートと、第１ソース／ドレインと第２ソース／ドレインとを有する第２のトランジスタと、
ゲートと、第１ソース／ドレインと第２ソース／ドレインとを有する第３のトランジスタと、
ゲートと、第１ソース／ドレインと第２ソース／ドレインとを有する第４のトランジスタと、
を備え、
前記第１のトランジスタのゲートは前記第１クロック信号入力端に接続され、前記第１のトランジスタの第１ドレイン／ソースは前記第１入力端に接続され、前記第１のトランジスタの第２ドレイン／ソースは、前記第２のトランジスタのゲートに接続され、
前記第２のトランジスタの第１ソース／ドレインは、前記第２クロック信号入力端に接続され、前記第２のトランジスタの第２ソース／ドレインは前記出力端に接続され、
前記第３のトランジスタのゲートは前記インバータの出力端に接続され、前記第３のトランジスタの第１ソース／ドレインは、前記出力端に接続され、前記第３のトランジスタの第２ソース／ドレインは、前記第１電圧入力端に接続され、
前記第４のトランジスタのゲートは前記第２出力端に接続され、前記第４のトランジスタの第１ソース／ドレインは前記出力端に接続され、前記第４のトランジスタの第２ソース／ドレインは前記第１電圧入力端に接続され、
前記放電回路の第１端は第２電圧入力端に接続され、前記放電回路の第２端は、前記第２のトランジスタのゲートに接続され、前記シフトレジスタは直列されて、
前記シフトレジスタの第１入力端は、シフトレジスタの出力端によって前段に接続され、
前記シフトレジスタの第２入力端は、前記シフトレジスタの出力端によって次段に接続され、
第１段のシフトレジスタの第１入力端は、前記スタートパルス入力に接続され、
前記第１クロック信号入力端と前記第２クロック入力端は、相補するクロック信号を受けるのに用いられ、
前記第１電圧入力端と前記第２電圧入力端は、それぞれ、第１電位および、第１電位と異なる第２電位を受けるのに用いられることを特徴とするシフトレジスタモジュール。
【請求項１８】
前記放電回路は、ゲートと第１ソース／ドレインと第２ソース／ドレインとを含む第５のトランジスタを有し、
前記第１ソース／ドレインは放電回路の第１端に接続され、前記第２ソース／ドレイン及び前記ゲートは、前記放電回路の第２端に接続されることを特徴とする請求項１７に記載のシフトレジスタモジュール。
【請求項１９】
前記第１〜第５のトランジスタはNMOSトランジスタで、前記第１のトランジスタの第１ソース／ドレインは前記インバータの入力端に接続され、前記第１電位は前記第２電位より低いことを特徴とする請求項１８に記載のシフトレジスタモジュール。
【請求項２０】
前記１〜第５のトランジスタはPMOSトランジスタで、前記第３のトランジスタの第１ソース／ドレインは前記インバータの入力端に接続され、前記第１電位は前記第２電位より高いことを特徴とする請求項１８に記載のシフトレジスタモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路等の電子回路に関し、特に、ブートストラップポイント(bootstrap point)を有する電子回路に関する。
【背景技術】
【０００２】
シフトレジスタは、一般に、例えば、薄膜トランジスタ液晶ディスプレイ（TFT−LCD）パネルなどのディスプレイパネルを駆動するのに用いられる。典型的なTFT−LCDディスプレイパネルにおいて、複数の画素が二次元アレイに配列される。これらの画素は、複数のデータラインと複数のゲートラインから構成さている。前記データラインとゲートラインは、それぞれ、データソースドライバとゲートラインドライバに接続される。ゲートラインドライバは、シフトレジスタモジュールを有し、複数のシフトレジスタユニットを直列させることで、各シフトレジスタユニットの出力端が、その後のシフトレジスタユニットの入力端に接続される。シフトレジスタモジュールの各シフトレジスタユニットの出力端は、ディスプレイパネルのゲートラインに接続されて、画素アレイを連続して駆動する。シフトレジスタモジュール中の全シフトレジスタユニットは、クロック信号（CK）、相補または反転クロック信号（XCK）、及び電源電圧（VSS）に接続される。
【０００３】
図１は、従来技術によるシフトレジスタ（SR）回路を示す図である。図１に示すように、このシフトレジスタ回路２は、四個のトランジスタQ１〜Q４とインバータ２０を有する。第１トランジスタQ１のゲートは、反転クロック信号XCKに接続され、その第１ソース／ドレインが前段のシフトレジスタユニットの出力端（N-1）に接続されている。インバータ２０の入力端は、第１トランジスタQ１の第１ソース／ドレインに接続され、第２トランジスタQ２のゲートは、第１トランジスタQ１の第２ソース／ドレインに接続され、その第１ソース／ドレインはクロック信号CKに接続され、その第２ソース／ドレインは、出力端Nに接続されている。第３トランジスタQ３は、インバータ２０の出力端に接続されるゲートと、出力端Nに接続される第１ソース／ドレインと、電源電圧VSSに接続される第２ソース／ドレインとを有する。図１のシフトレジスタ回路において、A点は、第２トランジスタQ２のゲートと第１トランジスタQ１の第２ソース／ドレインとの間に介在され、この点が所謂ブートストラップポイントである。ブートストラップポイントAと第２トランジスタQ２の第２ソース／ドレインは、図中のキャパシタCで示されるように、容量結合である。
【０００４】
シフトレジスタ回路の操作は以下のようである。反転クロック信号XCKが高電位の時、第１トランジスタQ１がオンにされ、前段のシフトレジスタユニット（N-１）は第１トランジスタQ１を介して高電位を出力し、第２トランジスタQ２をオンにする。その結果、出力端（N）はクロック信号が次の段のシフトレジスタユニット（N＋１）に出力される。また、第４トランジスタQ４が次の段のシフトレジスタユニット（N＋１）の出力信号によってオンにされ、第４トランジスタQ４がオンにされた時、出力端（N）は低電位信号を出力する。
【０００５】
図２は、タイミング図であり、クロック信号CK、反転クロック信号XCK、ブートストラップポイントAの電位に対する現段N、前段N-1、及び次段N+１のシフトレジスタ出力を示している。 
【０００６】
前段のシフトレジスタユニットの出力端（N-1）が低電位信号をインバータ２０に出力する時、インバータ２０は高電位信号を第３トランジスタQ３に出力する。これによって、出力端（N）は低電位を維持する。 
【０００７】
第１トランジスタQ１は時間周期ｔ１でオンになり、ブートストラップポイントAの電位と出力信号Nはほぼ同じである（差はトランジスタ閾値電圧で、図３を参照する）。反転クロック信号XCKが低電位の時、ブートストラップポイントAは、浮動状態に入る。フィードスルー電圧降下(feed-through voltage drop)理論に基づき、ゲートと第２トランジスタQ２の第１ソース／ドレイン間の電圧差は安定に維持される。クロック信号CKは、時間周期ｔ２のとき高電位になり、ブートストラップポイントAのとき更に高い電位Vb１になる（図３を参照する）。時間周期ｔ３のとき、次の段のシフトレジスタユニット（N+１）の出力は高く、ブートストラップポイントAの電位は、放電されて低電位になる。 
【０００８】
図３に示すように、ブートストラップポイントAの電位は、時間周期ｔ２時のVb１と同じで、Vb１は以下のようである。
【０００９】
Vb1= 2 × (VDD-VSS) - Vth
【００１０】
VDDはドレイン電圧で、CKが高電位時の電圧とほぼ同じであり、VDDはVSSより高い。時間周期ｔ２時に、電位Vb１は、出力端（N-1）の電位に相対して高く、ソース／ドレイン電圧は、第１トランジスタQ１に対し高圧を生成する。この高圧は第１トランジスタQ１を破壊して、シフトレジスタ回路中にドリフト電圧を生じさせる。
【００１１】
同様に、電子回路において、第１トランジスタをスイッチとして、クロック周期中に、第２トランジスタのゲートにバイアス電圧を提供し、相補クロック周期中に、ゲート又はブートストラップポイントの電荷及び電位を維持し、第１トランジスタは、相補クロック周期内で、既に高いソース／ドレイン電圧が更に高くなる。ソース／ドレイン電圧によって、高圧が第１トランジスタに印加される。 
【００１２】
従って、ブートストラップポイントの電位を低下させて第１トランジスタのソース電位を低下させる方法や装置を提供することは、既に課題となっている。 
【００１３】
【特許文献１】特開２００８−１４０５２２
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、電子回路におけるブートストラップポイント電圧を低下させる方法、及びその方法を用いた装置を提供し、上述の問題を改善することにある。 
【課題を解決するための手段】
【００１５】
シフトレジスタモジュールにおいて、複数のシフトレジスタユニットは直列され、本段レベルシフトレジスタユニットは、前段のシフトレジスタユニットから、出力パルスを受信して、本段レベルの出力パルスを生成する。一般に、第１トランジスタは、前段のシフトレジスタユニットの出力に接続され、スイッチとなって前段からの出力パルスを受信する。前段のパルスが到達すると、トランジスタは導通態になる。前段パルスが本段レベルシフトレジスタユニットの第２トランジスタのゲートに伝送されて、第２トランジスタが導通態に入る。出力パルスを受信した後、第１トランジスタは非導通態になり、且つ、出力パルスが本段レベルシフトレジスタユニットに生成される。本段レベルシフトレジスタユニットが出力パルスを出力する時、第１トランジスタ上の電圧差が余分に増加し、第１トランジスタに対し高電圧を生成する。このように、本発明は、本段レベルシフトレジスタが出力パルスを出力する時に第１トランジスタ上の電圧を低下させる方法と回路素子を提供している。特に、本発明において、放電回路を第２トランジスタのゲートに接続して、第１トランジスタの電圧差を減少させる。 
【００１６】
従って、本発明は電子回路に用いる方法を提供している。本発明の方法は、放電素子を回路部の接続点に接続する工程と、放電素子により、第２時期中の接続点上の第２電位を低下させる工程とを含んでいる。前記回路部は、第１時期と後続の第２期間中に操作可能であり、接続点は、第１時期に第１電位を有し、第２時期に第２電位を有する。また、前記回路部は、接続状態及び非接続態で操作可能な入力素子と、出力端及びゲートを有し回路部の接続点で入力素子に接続する出力素子とを有する。
【００１７】
前記回路部が第１時期に操作する時、入力素子は接続状態で操作し、接続点を介して出力素子のゲートにバイアス電圧を提供し、バイアス電圧は第１電位にほぼ等しい。前記回路部が第２時期に操作する時、入力素子は非接続態で操作し、接続点の電位は、部分的に前記出力素子の出力端の電位が増加するため、第１電位から第２電位に増加する。
【００１８】
本発明の実施例によると、入力素子は、第１トランジスタを含み、入力素子が接続状態で操作する時、第１トランジスタは導通態で操作し、入力素子が非接続態で操作する時、第１トランジスタは非導通態で操作する。出力素子は、第２トランジスタを含み、ソース／ドレイン端が出力端に接続される。
【００１９】
本発明の実施例によると、放電素子は、第３トランジスタを含み、接続点に接続する第１ソース／ドレインと、接続点に接続されるゲート端と、第１電位にほぼ等しい参考電位に接続されて第１時期に第１電位を維持し、第２時期に第２電位を低下させる第２ソース／ドレインとを有している。
【００２０】
本発明の実施例によると、第１トランジスタは、接続点に接続される第１ドレイン／ソースと、入力端に接続され、第１時期中の第１電位にほぼ等しい入力電位を受ける第２ドレイン／ソースと、クロック信号に接続され、第１時期中に第１トランジスタを導通態で操作させるゲートとを有する。
【００２１】
本発明のもう一つの実施例によると、第１トランジスタは、接続点に接続される第１ドレイン／ソースと、共に入力端に接続され、第１時期中の第１電位にほぼ等しい入力電位を受ける第２ドレイン／ソースとゲートとを有する。 
【００２２】
本発明の他の実施例によると、第１トランジスタは、接続点に接続される第１ドレイン／ソースと、第１時期中の第１電位にほぼ等しいクロック信号に接続される第２ドレイン／ソースと、入力端に接続されて入力電位を受け、第１期間に第１トランジスタを導通態で操作させるゲートとを有する。 
【００２３】
本発明は、電子回路を提供しており、接続状態と非接続態で操作可能な入力素子と、出力端と、接続点で入力素子に接続されるゲートを有する出力素子と、接続点に接続される放電素子とを有する。
【００２４】
電子回路は、第１時期と後続の第２時期に操作し、第１時期に入力素子は接続状態で操作し、接続点を介して第１電位を出力素子のゲートに提供し、第２時期に入力素子は非接続態で操作し、接続点の電位は、部分的に前記出力素子の出力端の電位が増加するため、第１電位から第２電位に増加する。放電素子は、接続点で第２時期中の第２電位を低下させるのに用いられる。
【００２５】
本発明の実施例によると、入力素子は、第１トランジスタを有する。入力素子が接続状態で操作する時、第１トランジスタは導通態で操作し、入力素子が非接続態で操作する時、第１トランジスタは非導通態で操作し、出力素子は第２トランジスタを有し、ソース／ドレイン端は出力端に接続される。
【００２６】
本発明の実施例によると、放電素子は、第３トランジスタを有し、接続点に接続する第１ソース／ドレインと、接続点に接続するゲート端と、第１電位にほぼ等しい参考電位に接続され、第１時期中に第１電位を維持し、第２時期中に第２電位を低下させる第２ソース／ドレインとを有する。
【００２７】
本発明の実施例によると、第１トランジスタは、接続点に接続される第１ソース／ドレインと、入力端に接続され、第１時期に第１電位にほぼ等しい入力電圧を受ける第２ドレイン／ソースと、クロック信号に接続され、第１時期に第１トランジスタを導通態で操作させるゲートとを有する。
【００２８】
本発明のもう一つの実施例によると、第１トランジスタは、接続点に接続される第１ドレイン／ソースと、共に入力端に接続され、第１時期に第１電位にほぼ等しい入力電圧を受ける第２ドレイン／ソースとゲートとを有する。 
【００２９】
本発明の他の実施例によると、第１トランジスタは、接続点に接続される第１ドレイン／ソースと、第１時期中の第１電位にほぼ等しいクロック信号に接続される第２ドレイン／ソースと、入力端に接続され、入力電位を受けて第１トランジスタを第１時期に導通態で操作させるゲートとを有する。 
【００３０】
本発明の実施例によると、第２トランジスタは、更に、クロック信号と相補する第２クロック信号に接続される第２ソース／ドレインを有する。 
【００３１】
本発明の実施例による電子回路は、更に、出力端を有するインバータと、ゲートと第１ソース／ドレインと第２ソース／ドレインとを有する第３トランジスタと、ゲートと第１ソース／ドレインと第２ソース／ドレインとを有する第４トランジスタとを備えている。
【００３２】
放電素子は、第５トランジスタを有し、接続点に接続される第１ソース／ドレインと、接続点に接続されるゲート端と、第１電位にほぼ等しい第１参考電圧に接続され、第１時期に第１電位を維持し、第２時期に第２電位を低下させる第２ソース／ドレインとを備え、第３トランジスタのゲートはインバータの出力端に接続され、第３トランジスタの第１ソース／ドレインは出力端に接続される。第３トランジスタの第２ソース／ドレインは第２参考電位に接続され、第４トランジスタのゲートは第２入力端に接続され、第４トランジスタの第１ソース／ドレインは出力端に接続され、第４トランジスタの第２ソース／ドレインは第２参考電位に接続される。
【００３３】
本発明のもう一つの実施例によると、第１〜第５トランジスタはNMOSトランジスタであり、第１トランジスタの第１ソース／ドレインはインバータの入力端に接続され、第２参考電位は第１参考電位より低い。 
【００３４】
本発明のもう一つの実施例によると、第１〜第５トランジスタはPMOSトランジスタであり、第３トランジスタの第１ソース／ドレインはインバータの入力端に接続され、第２参考電位は第１参考電位より高い。 
【００３５】
本発明のシフトレジスタは、第１クロック信号入力端と、第２クロック信号入力端と、第１電圧入力端と、第２電圧入力端と、スタートパルス入力端と、複数の段に排列された複数の他のシフトレジスタユニットを備えている。シフトレジスタユニットは、第１入力端と第２入力端と出力端と出力端とを有するインバータと、第１端と第２端とを有する放電回路と、ゲートと第１ソース／ドレインと第２ソース／ドレインとを有する第１トランジスタと、ゲートと第１ソース／ドレインと第２ソース／ドレインとを有する第２トランジスタと、ゲートと第１ソース／ドレインと第２ソース／ドレインとを有する第３トランジスタと、ゲートと第１ソース／ドレインと第２ソース／ドレインとを有する第４トランジスタとを備えている。第１トランジスタのゲートは第１クロック信号入力端に接続され、第１トランジスタの第１ドレイン／ソースは第１入力端に接続され、第１トランジスタの第２ドレイン／ソースは、第２トランジスタのゲートに接続され、第２トランジスタの第１ソース／ドレインは、第２クロック信号入力端に接続され、第２トランジスタの第２ソース／ドレインは出力端に接続され、第３トランジスタのゲートはインバータの出力端に接続され、第３トランジスタの第１ソース／ドレインは、出力端に接続され、第３トランジスタの第２ソース／ドレインは、第１電圧入力端に接続される。第４トランジスタのゲートは第２出力端に接続され、第４トランジスタの第１ソース／ドレインは出力端に接続され、第４トランジスタの第２ソース／ドレインは第１電圧入力端に接続される。放電回路の第１端は第２電圧入力端に接続され、放電回路の第２端は、第２トランジスタのゲートに接続される。前記シフトレジスタは直列されて、シフトレジスタの第１入力端は、前段でシフトレジスタの出力端に接続される。シフトレジスタの第２入力端は、次の段で、シフトレジスタの出力端に接続される。第１段のシフトレジスタの第１入力端は、スタートパルス入力に接続される。第１クロック信号入力端と第２クロック入力端は、相補するクロック信号を受信するのに用いられる。第１電圧入力端と第２電圧入力端は、それぞれ第１電位、及び相異する第２電位を受信するのに用いられる。
【００３６】
本発明の実施例によると、放電回路は、ゲートと第１ソース／ドレインと第２ソース／ドレインとを有するトランジスタを含み、第１ソース／ドレインは放電回路の第１端に接続され、前記ゲートと第２ソース／ドレインは、放電回路の第２端に接続される。
【００３７】
本発明の実施例によると、第１〜第５トランジスタはNMOSトランジスタであり、第１トランジスタの第１ソース／ドレインはインバータの入力端に接続され、第１電位は第２電位より低い。 
【００３８】
本発明のもう一つの実施例によると、第１〜第５トランジスタはPMOSトランジスタであり、第３トランジスタの第１ソース／ドレインはインバータの入力端に接続され、第１電位は第２電位より高い。 
【発明の効果】
【００３９】
本発明により、回路におけるブートストラップ回路部のブートストラップポイント電圧を低下させる方法及び装置が提供されている。 
【発明を実施するための最良の形態】
【００４０】
次に、図４〜図１２−４を参照しながら本発明を説明する。 
【００４１】
本発明は、ブートストラップポイント(bootstrap point)上の電位を低下させて、トランジスタ、或いは、ブートストラップポイントに接続されるトランジスタに印加された電圧を低下させることを目的としている。ブートストラップポイントを含む回路は、トランジスタをスイッチとし、クロック周期内には、バイアス電圧を第２トランジスタのゲートに印加し、相補クロック周期内には、ゲートの電荷を維持する。ブートストラップポイントは第２トランジスタのゲートに位置する。ブートストラップポイントの電位が、相補クロック周期内に、第１トランジスタに対して比較的に高いソース／ドレイン電圧を提供し、ソース／ドレイン電圧は第１トランジスタに対し高圧を生成する。図９は、ブートストラップ回路を示している。 
【００４２】
本発明において、シフトレジスタ回路は、回路中のブートストラップポイントを示し、ブートストラップポイント上の電位がどのように発生するかを説明するために用いられる。シフトレジスタ回路は、図１、図４、図７中で示され、ブートストラップポイントはAで、第２トランジスタQ２のゲート上に位置する。 
【００４３】
図１のシフトレジスタのブートストラップポイントA上の電位を低下させるため、本発明は、放電回路を使用し、時間周期ｔ２のとき電圧を放電する。図４は、本発明の実施例によるシフトレジスタ回路を示す図である。図４に示すように、シフトレジスタ回路１００は、四個のトランジスタQ１〜Q４、及びインバータ１２０を有する。第１トランジスタQ１は、反転クロック信号XCKに接続されるゲートと、前段のシフトレジスタユニット上から出力端（N-1）に接続される第１ソース／ドレインとを有する。インバータ１２０は、第１トランジスタQ１の第１ソース／ドレインに接続される入力端と、クロック信号CKに接続される第１ソース／ドレインと、出力端Nに接続される第２ソース／ドレインとを有する。第３トランジスタQ３は、インバータ１２０の第１出力端に接続されるゲートと、出力端Nに接続される第１ソース／ドレインと、ソース電圧VSSに接続される第２ソース／ドレインを有する。第４トランジスタQ４は、次段のシフトレジスタユニットから出力端N+1に接続されるゲートと、出力端Nに接続される第１ソース／ドレインと、ソース電圧VSSに接続される第２ソース／ドレインとを有する。図４のシフトレジスタ回路において、ブートストラップポイントAと第２トランジスタQ２の第２ソース／ドレインは、図示のキャパシタCで示される容量結合である。放電回路は、ブートストラップポイントAに接続されている。この放電回路は、例えば、トランジスタQ５から構成されているが、２つ又は２つ以上のトランジスタ、或いはダイオードから構成されてもよい。第５トランジスタQ５の第１ソース／ドレインはドレイン電圧VDDに接続され、その第２ソース／ドレインは第２トランジスタQ２のゲートに接続されており、そして、第５トランジスタQ５のゲートは第２ソース／ドレインに接続されている。ブートストラップポイントAの電位が第５トランジスタQ５の閾値電位より高い時、第５トランジスタQ５はオンになる。図６に示すように、一時放電後、ブートストラップポイントA上の電位はVb２に下降する。
【００４４】
Vb2=(VDD-VSS)+n×Vth
【００４５】
ｎは、ドレイン電圧VDDとブートストラップポイントAとの間に接続されるダイオード又はトランジスタの数であり、図４の例においてその数は１である。 
【００４６】
シフトレジスタ回路１００は、図４に示すように、二つの回路１５０と２５０に分けられる。各回路は、複数種の異なる実施例を有する。ブートストラップ回路１５０は一般に、図９に示すように、その変化が、例えば図１０−１〜図１０−５に示されている。なお、基底回路部２５０の変化型は、例えば、図１２−１と図１２−２に示されている。 
【００４７】
図５は、図４のシフトレジスタ回路のタイミング図であり、ブートストラップポイントAの各時期の電位を示している。図４に示すシフトレジスタ回路の操作は、第２時期ｔ２の放電を除き図１のシフトレジスタ操作に類似している。 
【００４８】
反転クロック信号XCKが高電位の時、第１トランジスタQ１はオンになる。前段のシフトレジスタユニット（N−１）は、第１トランジスタQ１を介して高電位信号を出力して、第２トランジスタQ２をオンにする。これにより、出力端（N）は、クロック信号を次段のシフトレジスタユニット（N+１）に出力する。また、第４トランジスタQ４は、次段のシフトレジスタユニット（N+１）の出力信号により切り換えられる。第４トランジスタQ４がオンになる時、出力端（N）は低電位信号を出力する。 
【００４９】
前段のシフトレジスタユニットの出力端（N−１）が低電位信号をインバータ１２０に出力する時、インバータ１２０は高電位信号を第３トランジスタQ３に出力する。これによって、出力端（N）は低電位に維持される。 
【００５０】
第１トランジスタQ１が時期ｔ１にオンになった時、ブートストラップポイントAの電位と出力信号Nは互いにほぼ等しい（図６に示すように、差は、トランジスタのスレショルド電圧Vthである）。反転クロック信号XCKが低電位の時、ブートストラップポイントAは浮動態となる。フィードスルー電圧降下(feed-through voltage drop)理論により、第２トランジスタQ２のゲートと第１ソース／ドレインの電位差は安定に維持される。クロック信号CKは時間ｔ２の初めに高電位となり、ブートストラップポイントAは、更に高い電位となる。一旦、ブートストラップポイントA上の電位が、VDDに比べ、第５トランジスタQ５の閾値電圧より高い時、電位はVb２まで放電される。時期ｔ３のとき、次段のシフトレジスタユニット（N+１）の出力は高値にあり、ブートストラップポイントAの電位は、放電されて低値になる。 
【００５１】
ここで注意すべきことは、トランジスタQ１〜Q５は、NMOSトランジスタであり、NMOSシフトレジスタ回路において、ドレイン電圧VDDは高電位で、ソース電圧VSSは低電位である。
【００５２】
本発明のもう一つの実施例では、トランジスタQ１〜Q５はPMOSトランジスタであり、インバータは異なる方式で接続されている。PMOSシフトレジスタ回路では、ドレイン電圧VSSは低電位で、ソース電圧VDDは高電位である。図７に示すように、インバータ１２０’の入力端は、シフトレジスタ回路１００’の出力端Nに接続され、インバータ１２０’の出力端は第３トランジスタQ３のゲートに接続されている。 
【００５３】
図７に示すシフトレジスタ１００’は、二つの回路部１５０’と２５０’に分けられる。各回路部は数種の異なる実施例を有する。ブートストラップ回路１５０’は各種変更例を有し、例えば、図１１−１〜図１１−５に示されている。 
【００５４】
ここで注意すべきことは、各種NMOSブートストラップ回路１５０は、各種NMOS基底回路２５０と色々組み合わせることができる。更に、一部のNMOSブートストラップ回路１５０は、図１０−５の実施例に示されるように、PMOSシフトレジスタ回路に使用されて、ブートストラップポイントAの電圧を低下させる。同様に、PMOSブートストラップ回路１５０’もNMOSシフトレジスタ回路に使用可能である。 
【００５５】
本発明のシフトレジスタ回路１００又は１００’は、ディスプレイパネルを駆動するシフトレジスタモジュールのシフトレジスタユニットとして用いられる。図８に示すように、シフトレジスタモジュール７０は、複数のシフトレジスタユニット１００を直列させており、一段の出力端により、次段の入力端In1及び前段階の入力端In２に接続されている。各シフトレジスタユニット１００は、クロック信号CKに接続される第１クロック信号入力Ck１と、反転クロック信号XCKに接続される第２クロック信号入力Ck２と、VSSに接続されるソース電圧入力Vsと、制御バスを介してVDDに接続されるドレイン電圧入力Vdとを有する。第１シフトレジスタユニットの入力端は、スタートパルス信号Vstに接続され、シフトレジスタモジュール７０は、例えば、ディスプレイパネルの複数ゲートラインを駆動するのに用いられる。
【００５６】
上述のように、本発明のフトレジスタ回路は、四個のトランジスタQ1〜Q４及びインバータを有する。各トランジスタは、ゲートと、第１ソース／ドレインと、第２ソース／ドレインとを含む。放電回路がブートストラップポイントAに接続され、ブートストラップポイントAは第１トランジスタQ１の第２ソース／ドレインと第２トランジスタQ２のゲートとの間に介在されている。放電回路は、トランジスタQ５から構成され、或いは、複数のトランジスタを直列させて構成されている。トランジスタQ５の第１ソース／ドレインが、VDDなどの参考電圧に接続される。放電回路において、トランジスタQ５のゲートは、第２ソース／ドレインに接続されることで、ブートストラップポイントA上の電位が、参考電圧VDDに対して、トランジスタQ５の閾値電圧より高い時、このブートストラップポイントA上の電位は、Q５のオンによって低下する。インバータの出力は、第３トランジスタQ３のゲートに接続される。トランジスタQ１〜Q５は、NMOSトランジスタ、或いは、PMOSトランジスタである。NMOSシフトレジスタ回路において、インバータの入力端は第１トランジスタQ１の第１ソース／ドレインに接続され、PMOSシフトレジスタ回路において、インバータの入力端は第３トランジスタQ３の第１ソース／ドレインに接続される。
【００５７】
本発明は、シフトレジスタモジュールも提供しており、これは、直列された複数のシフトレジスタユニットを含み、シフトレジスタユニットの出力端は、次段のシフトレジスタユニットの第１入力端と前段の第２入力端に接続される。このシフトレジスタモジュールは、モジュールの第１シフトレジスタユニットの入力端に接続されたスタートパルス入力端を有する。各シフトレジスタユニットは、第１クロック信号入力端と、第２クロック信号入力端と、第１電圧入力端と、第２電圧入力端とを有しており、第１クロック信号入力端、及び第２クロック信号入力端は、相補クロック信号を受信するのに用いられる。 
【００５８】
シフトレジスタ回路は、電子回路のブートストラップポイントを低下させる装置および方法として説明されているが、本発明は、ブートストラップポイントを有する全ての電子回路にも応用可能である。例えば、本発明は、図９に示すブートストラップ回路部に応用できる。 
【００５９】
図９に示すブートストラップ回路において、第１トランジスタQ１はスイッチ１７０として用いられ、第２トランジスタQ２の状態を制御する。制御端の電位が上がると、Q1は入力端の電位によって導通し、バイアス電圧をQ２のゲートに提供する。一方、制御端の電位が低下すると、Q１はオフになる。出力端が高電位の場合、電荷は、Q１とQ２のゲート間に捕捉される。ブートストラップポイントAの電位が、入力端の電位に対して高く、且つ電荷が長時間にわたり蓄積された場合、Q１のソース／ドレイン電圧はQ１を破損する可能性がある。Q１に印加される電圧を低下させるため、放電モジュール、或いは回路１６０がブートストラップポイントAに接続されて、参考電圧に基づいて、ブートストラップポイントA上の電位を低下させる。 
【００６０】
本発明の異なる実施例において、図１０−２に示すように、ブートストラップ回路部１５０のゲートは入力端に接続されている。 
【００６１】
本発明のもう一つの実施例において、スイッチ１７０は異なる形式を有して設置されている。図１０−３に示されるように、Q１のゲートは入力端に接続され、Q１のソース又はドレインの一端はXCKに接続され、他端はブートストラップポイントAに接続される。
【００６２】
図１０−４に示す実施例において、Q１のソース又はドレインの一端は、XCKではなくVDDに接続される。 
【００６３】
図１０−５に示す実施例において、Q５の第１ドレイン／ソースはCKに接続される。NMOSの実施方式は、PMOSシフトレジスタ回路に使用可能であり、ブートストラップポイントA上の電圧を低下することができる。 
【００６４】
図９に示すブートストラップ回路部１５０は、図７のPMOSシフトレジスタ回路に応用可能である。この際、トランジスタQ１、Q２、及び、Q５もPMOSトランジスタである。図１１−１に示す実施例において、制御端からQ１のゲートに入力されるのはXCKであり、放電回路１６０に入力される参考電圧はVSSである。放電回路１６０において、Q５の第１ドレイン／ソース端はVSSに接続され、ゲート及び第２ドレイン／ソース端はブートストラップポイントAに接続される。 
【００６５】
本発明の他の実施例において、ブートストラップ回路部１５０’のQ１のゲートは、図１１−２に示すようにその入力端に接続されている。 
【００６６】
本発明のもう一つの実施例において、スイッチ１７０は、異なる形式として設置されている。図１１−３に示すように、Q１のゲートはその入力端に接続され、Q１のドレインとソース中の一端は、XCKに接続され、他端はブートストラップポイントAに接続されている。 
【００６７】
図１１−４に示す実施例では、Q５の第１ドレイン／ソースは、XCKではなく、VSSに接続されている。 
【００６８】
図１１−５に示す実施例では、Q５の第１ドレイン／ソースはCKに接続されている。 
【００６９】
また、図４及び図７に示す基底回路部２５０及び２５０’も、複数の実施方式を有し、図１２−１〜図１２−４に示されている。図１２−１及び図１２−２は、図４のNMOS基底回路部２５０の変形例を示す図であり、図１２−２には、トランジスタQ６を追加されている。図１２−３及び図１２−４は、図４に示すPMOS基底回路部２５０’の変形例で、図１２−４には、追加のトランジスタQ６が示されている。これらの異なる実施例は、異なる方式で各種ブートストラップ回路部１５０と１５０’と結合することができる。 
【００７０】
このように、本発明は、回路におけるブートストラップ回路部のブートストラップポイント電圧を低下させる方法と装置を提供している。ブートストラップ回路において、スイッチは、出力回路領域中のトランジスタ（出力トランジスタ）の状態を制御するのに用いられる。特に、前記スイッチは、出力トランジスタのゲートに接続されて、バイアス電圧をゲートに提供して、出力トランジスタを導通させる。また、前記スイッチは、他のトランジスタ（スイッチトランジスタ）を含んでもよく、ソース或いはドレインの一端が出力回路部のトランジスタのゲートに接続される。一方、ソース或いはドレインの他端及びスイッチトランジスタのゲートは、クロック信号、制御電圧、或いは入力信号に接続されて、オンオフさせる。 
【００７１】
前記スイッチトランジスタがオフ、或いは非導通の際、スイッチトランジスタのソースとドレイン間の電圧差は非常に高い。この電圧差を低下させるため、放電回路を用いてブートストラップポイント上の電位を低下させることが可能である。この放電回路はトランジスタ（放電トランジスタ）を有し、スイッチトランジスタが非導通の際、放電トランジスタが導通する。これによって、放電トランジスタのソース或いはドレインの一端は参考電圧に接続され、放電トランジスタのソース又はドレインの他端及びそのゲートはブートストラップポイントに接続される。 
【００７２】
ブートストラップ回路部の各種実施例は、NMOS電子回路又はPMOS電子回路に使用可能である。例えば、ブートストラップ回路部の各種実施例は、PMOSシフトレジスタ回路、又はNMOSシフトレジスタ回路に使用することができる。 
【００７３】
本発明は、実施例によって開示されたが、これらの実施例は、本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。 
【図面の簡単な説明】
【００７４】
【図１】従来のシフトレジスタ回路を示す図である。
【図２】従来のシフトレジスタ回路のタイミングを示す図である。
【図３】従来のシフトレジスタ回路のブートストラップポイントの電位を示す図である。
【図４】本発明の一実施例によるシフトレジスタ回路を示す図である。
【図５】図４のシフトレジスタ回路のタイミングを示す図である。
【図６】図４のシフトレジスタ回路のブートストラップポイントの電位を示す図である。
【図７】本発明のもう一つの実施例によるシフトレジスタ回路を示す図である。
【図８】直列した複数のシフトレジスタユニットを有するシフトレジスタモジュールで、シフトレジスタユニットの出力が、ディスプレイパネルの複数ゲートラインに接続された状態を示す図である。
【図９】本発明の一実施例によって得られ、ブートストラップポイントの電圧を低下させる放電回路またはモジュールを有するブートストラップ回路部を示す図である。
【図１０−１】図４のシフトレジスタ回路に用いるブートストラップ回路部を示す図である。
【図１０−２】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１０−３】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１０−４】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１０−５】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１１−１】図７のシフトレジスタ回路のブートストラップ回路部を示す図である。
【図１１−２】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１１−３】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１１−４】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１１−５】本発明の他の実施例によるブートストラップ回路部を示す図である。
【図１２−１】本発明の一実施例によるNMOSシフトレジスタ回路の部分変化を示す図である。
【図１２−２】本発明の他の実施例によるNMOSシフトレジスタ回路の部分変化を示す図である。
【図１２−３】本発明の一実施例によるPMOSシフトレジスタ回路の部分変化を示す図である。
【図１２−４】本発明の他の実施例によるPMOSシフトレジスタ回路の部分変化を示す図である。
【符号の説明】
【００７５】
A〜ブートストラップポイント 
C〜キャパシタ 
Q1〜Q5トランジスタ
70〜シフトレジスタモジュール 
100、100’シフトレジスタ回路
120、120’インバータ
150、150’ ブートストラップ回路部 
160〜放電回路 
170〜スイッチ 
250、250’基底回路部
【図１】
0004876108.tif 000002
【図２】
0004876108.tif 000003
【図３】
0004876108.tif 000004
【図４】
0004876108.tif 000005
【図５】
0004876108.tif 000006
【図６】
0004876108.tif 000007
【図７】
0004876108.tif 000008
【図８】
0004876108.tif 000009
【図９】
0004876108.tif 000010
【図１０−１】
0004876108.tif 000011
【図１０−２】
0004876108.tif 000012
【図１０−３】
0004876108.tif 000013
【図１０−４】
0004876108.tif 000014
【図１０−５】
0004876108.tif 000015
【図１１−１】
0004876108.tif 000016
【図１１−２】
0004876108.tif 000017
【図１１−３】
0004876108.tif 000018
【図１１−４】
0004876108.tif 000019
【図１１−５】
0004876108.tif 000020
【図１２−１】
0004876108.tif 000021
【図１２−２】
0004876108.tif 000022
【図１２−３】
0004876108.tif 000023
【図１２−４】
0004876108.tif 000024