(57)【特許請求の範囲】
【請求項１】
発光素子と、第１乃至第５の配線と、第１乃至第６のトランジスタと、を有し、
前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方が接続され、
前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方が接続され、
前記第３の配線には、前記第３乃至第６のトランジスタのソース又はドレインの一方が接続され、
前記第４の配線には、前記第２及び第５のトランジスタのゲートが接続され、
前記第５の配線には、前記第１及び第６のトランジスタのゲートが接続され、
前記発光素子には、前記第３及び第４のトランジスタのソース又はドレインの他方が接続され、
前記第１のトランジスタのソース又はドレインの他方と、前記第３のトランジスタのゲートと、前記第５のトランジスタのソース又はドレインの他方と、が接続され、
前記第２のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのゲートと、前記第６のトランジスタのソース又はドレインの他方と、が接続されていることを特徴とする電子装置。
【請求項２】
請求項１において、
前記第１の配線は、第１のソース信号線としての機能を有し、
前記第２の配線は、第２のソース信号線としての機能を有し、
前記第３の配線は、電源供給線としての機能を有し、
前記第４の配線は、第１のゲート信号線としての機能を有し、
前記第５の配線は、第２のゲート信号線としての機能を有することを特徴とする電子装置。
【請求項３】
第１及び第２のソース信号線駆動回路と、第１及び第２のゲート信号線駆動回路と、画素部と、前記第１のソース信号線駆動回路に接続された複数の第１のソース信号線と、前記第２のソース信号線駆動回路に接続された複数の第２のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、電源供給線とを有する電子装置であって、
前記画素部は複数の画素を有しており、
前記複数の画素は、発光素子と、第１及び第２のスイッチング用ＴＦＴと、第１及び第２の消去用ＴＦＴと、第１及び第２の駆動用ＴＦＴとをそれぞれ有し、
前記第１のスイッチング用ＴＦＴのゲート電極は、前記第１のゲート信号線と接続されており、
前記第２のスイッチング用ＴＦＴのゲート電極は、前記第２のゲート信号線と接続されており、
前記第１のスイッチング用ＴＦＴのソース領域とドレイン領域は、一方は前記第１のソース信号線と、他方は前記第１の駆動用ＴＦＴのゲート電極と接続されており、
前記第２のスイッチング用ＴＦＴのソース領域とドレイン領域は、一方は前記第２のソース信号線と、他方は前記第２の駆動用ＴＦＴのゲート電極と接続されており、
前記第１の消去用ＴＦＴのゲート電極は、前記第１のゲート信号線と接続されており、
前記第２の消去用ＴＦＴのゲート電極は、前記第２のゲート信号線と接続されており、
前記第１の消去用ＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線と、他方は前記第２の駆動用ＴＦＴのゲート電極と接続されており、
前記第２の消去用ＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線と、他方は前記第１の駆動用ＴＦＴのゲート電極と接続されており、
前記第１の駆動用ＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、他方は前記発光素子に接続されており、
前記第２の駆動用ＴＦＴのソース領域とドレイン領域は、一方は前記電源供給線に、他方は前記発光素子に接続されていることを特徴とする電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本願発明は発光素子を基板上に作り込んで形成された自発光型のディスプレイ（電子装置）に関する。特に半導体素子（半導体薄膜を用いた素子）を用いた自発光型のディスプレイ（電子装置）に関する。また、自発光型のディスプレイを表示部に用いた電子機器に関する。
【０００３】
【従来の技術】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦＴは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となっている。
【０００４】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、スループットの低減など、様々な利点が得られる。
【０００５】
そしてさらに、発光素子を有したアクティブマトリクス型のディスプレイの研究が活発化している。発光素子を有したディスプレイは、液晶ディスプレイと異なり、自発光型である（以下、自発光型のディスプレイ、または自発光型ディスプレイと呼ぶ）。
【０００６】
発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（以下、有機化合物層と記す）と、陽極層と、陰極層とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置では、どちらの発光を用いていても良い。なお、本明細書において発光素子が発光することを、発光素子が駆動すると呼ぶ。
【０００７】
本明細書では、陽極と陰極の間に設けられた全ての層を有機化合物層と定義する。有機化合物層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００８】
なお、自発光型のディスプレイは有機ＥＬディスプレイ（ＯＥＬＤ：Organic EL Display）又は有機ライトエミッティングデバイス（ＯＬＥＤ：Organic Light Emitting Devices）などと呼ばれることもある。
【０００９】
自発光型のディスプレイの駆動方法として、アナログ方式の駆動方法（アナログ駆動）が挙げられる。自発光型のディスプレイのアナログ駆動について、図１８及び図１９を用いて説明する。
【００１０】
図１８にアナログ駆動の自発光型ディスプレイの画素部の構造を示す。ゲート信号線駆動回路からのゲート信号を入力するゲート信号線（Ｇ１〜Ｇｙ）は、各画素が有するスイッチング用ＴＦＴ１８０１のゲート電極に接続されている。また各画素の有するスイッチング用ＴＦＴ１８０１のソース領域とドレイン領域は、一方がアナログのビデオ信号を入力するソース信号線（データ信号線ともいう）（Ｓ１〜Ｓｘ）に、もう一方が各画素が有する駆動用ＴＦＴ１８０４のゲート電極及び各画素が有するコンデンサ１８０８にそれぞれ接続されている。
【００１１】
各画素が有する駆動用ＴＦＴ１８０４のソース領域とドレイン領域はそれぞれ、一方は電源供給線（Ｖ１〜Ｖｘ）に、もう一方は発光素子１８０６に接続されている。電源供給線（Ｖ１〜Ｖｘ）の電位を電源電位と呼ぶ。また電源供給線（Ｖ１〜Ｖｘ）は、各画素が有するコンデンサ１８０８に接続されている。
【００１２】
発光素子１８０６は陽極と、陰極と、陽極と陰極との間に設けられた有機化合物層とを有する。発光素子１８０６の陽極が駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、発光素子１８０６の陽極が画素電極、陰極が対向電極となる。逆に発光素子１８０６の陰極が駆動用ＴＦＴ１８０４のソース領域またはドレイン領域と接続している場合、発光素子１８０６の陽極が対向電極、陰極が画素電極となる。
【００１３】
なお本明細書において、対向電極の電位を対向電位と呼ぶ。画素電極の電位と対向電極の電位の電位差が発光素子の駆動電圧であり、この駆動電圧が有機化合物層にかかる。
【００１４】
図１８に示した自発光型のディスプレイを、アナログ方式で駆動させた場合のタイミングチャートを図１９に示す。１つのゲート信号線が選択されてから、その次に別のゲート信号線が選択されるまでの期間を１ライン期間（Ｌ）と呼ぶ。また１つの画像が表示されてから次の画像が表示されるまでの期間が１フレーム期間（Ｆ）に相当する。図１８に示した自発光型のディスプレイの場合、ゲート信号線はｙ本あるので、１フレーム期間中にｙ個のライン期間（Ｌ１〜Ｌｙ）が設けられている。
【００１５】
解像度が高くなるにつれて１フレーム期間中のライン期間の数も増え、駆動回路を高い周波数で駆動しなければならなくなる。
【００１６】
まず電源電圧線（Ｖ１〜Ｖｘ）は一定の電源電位に保たれている。そして対向電極の電位である対向電位も一定の電位に保たれている。対向電位は、発光素子が発光する程度に電源電位との間に電位差を有している。
【００１７】
第１のライン期間（Ｌ１）においてゲート信号線Ｇ１にはゲート信号線駆動回路からのゲート信号が入力される。そして、ソース信号線（Ｓ１〜Ｓｘ）に順にアナログのビデオ信号が入力される。ゲート信号線Ｇ１に接続された全てのスイッチング用ＴＦＴはオンの状態になるので、ソース信号線に入力されたアナログのビデオ信号は、スイッチング用ＴＦＴを介して駆動用ＴＦＴのゲート電極に入力される。
【００１８】
駆動用ＴＦＴのチャネル形成領域を流れる電流の量は、そのゲート電極に入力される信号の電位の高さ（電圧）によって制御される。よって、発光素子の画素電極にかかる電位は、駆動用ＴＦＴのゲート電極に入力されたアナログのビデオ信号の電位の高さによって決まる。そして発光素子はアナログのビデオ信号の電位に制御されて発光を行う。
【００１９】
上述した動作を繰り返し、ソース信号線（Ｓ１〜Ｓｘ）へのアナログのビデオ信号の入力が終了すると、第１のライン期間（Ｌ１）が終了する。そして次に第２のライン期間（Ｌ２）となりゲート信号線Ｇ２にゲート信号が入力される。そして第１のライン期間（Ｌ１）と同様にソース信号線（Ｓ１〜Ｓｘ）に順にアナログのビデオ信号が入力される。
【００２０】
そして全てのゲート信号線（Ｇ１〜Ｇｙ）にゲート信号が入力されると、全てのライン期間（Ｌ１〜Ｌｙ）が終了する。全てのライン期間（Ｌ１〜Ｌｙ）が終了すると、１フレーム期間が終了する。１フレーム期間中において全ての画素が表示を行い、１つの画像が形成される。
【００２１】
以上のように、アナログのビデオ信号によって発光素子の発光量が制御され、その発光量の制御によって階調表示がなされる。この方式はいわゆるアナログ駆動方法と呼ばれる駆動方式であり、ソース信号線に入力されるアナログのビデオ信号の電位の変化で階調表示が行われる。
【００２２】
【発明が解決しようとする課題】
発光素子に供給される電流量が駆動用ＴＦＴのゲート電圧によって制御される様子を、図２０（Ａ）、（Ｂ）を用いて詳しく説明する。
【００２３】
図２０（Ａ）は発光素子の電流電圧特性を示すグラフである。発光素子はあるしきい値を越えた電圧を加えると、加えられた電圧の変化に対して指数関数的に電流が変化する。
【００２４】
また図２０（Ｂ）は、発光素子に流れる電流量を評価するためのグラフであり、△Ｖ、ＶEL、Ｖｄｓ及びＶｇｓはそれぞれ、電源電位と対向電位の差、発光素子にかかる電圧（駆動電圧と呼ぶ）、駆動用ＴＦＴのソース、ドレイン間にかかる電圧（ドレイン電圧と呼ぶ）、駆動用ＴＦＴのゲート、ソース間にかかる電圧（ゲート電圧と呼ぶ）を表す。図２０（Ｂ）は、発光素子の電流電圧特性と、いくつかのゲート電圧に対する駆動用ＴＦＴの電流電圧特性を△Ｖ／２を軸に折り返した曲線と、からなる。駆動用ＴＦＴと発光素子は直列につながれており、各ゲート電圧に対して、駆動用ＴＦＴと発光素子に流れる電流量は、図２０（Ｂ）に示したグラフの交点によって知ることができる。任意のゲート電圧に対しても、同様にして、駆動用ＴＦＴと発光素子に流れる電流を知ることができる。
【００２５】
スイッチング用ＴＦＴがオンの状態になりアナログのビデオ信号が画素内に入力されると、アナログのビデオ信号の電位が駆動用ＴＦＴのゲート電極に与えられる。このとき、図２０（Ｂ）に示した電流電圧特性に従って、ゲート電圧に対して発光素子に流れる電流が１対１で決まる。即ち、駆動用ＴＦＴのゲート電極に入力されるアナログのビデオ信号の電圧に対応して、発光素子に流れる電流が定まり、その電流量に対応した発光量で前記発光素子が発光する。
【００２６】
以上のように、ビデオ信号によって発光素子の発光量が制御され、その発光量の制御によって階調表示がなされる。
【００２７】
しかしながら、上記アナログ駆動はＴＦＴの特性バラツキに非常に弱いという欠点がある。例えば、同じ階調を表示する複数の画素において、各画素が有するスイッチング用ＴＦＴの電流電圧特性が異なる場合を想定する。この場合、各スイッチング用ＴＦＴに流れる電流は異なるものとなり、電流のバラツキの程度にもよるが、各画素の駆動用ＴＦＴには異なるゲート電圧がかかることになる。その結果、各発光素子に対して異なる電流が流れ（図２０（Ｂ））、各発光素子の発光量が異なり、同じ階調表示を行えなくなる。
【００２８】
また、駆動用ＴＦＴの電流電圧特性にバラツキがあれば、各画素の駆動用ＴＦＴに等しいゲート電圧がかかったとしても、図２０（Ｂ）に示した駆動用ＴＦＴの電流電圧特性は変化し、発光素子に流れる電流量は異なったものとなる。さらに、発光素子に流れる電流量はゲート電圧の変化に対して指数的に変化するため（図２０（Ａ））、駆動用ＴＦＴの電流電圧特性が僅かでも変化すれば、発光素子に流れる電流は大きく異なるといった事態が生じうる。その結果、駆動用ＴＦＴの電流電圧特性に僅かなバラツキがあれば、同じ電圧の信号を入力しても発光素子の発光量が隣接画素で大きく異なってしまう。
【００２９】
実際には、スイッチング用ＴＦＴと駆動用ＴＦＴとの、両者のバラツキの相乗効果となるので条件的にはさらに厳しい。このように、アナログ駆動はＴＦＴの特性バラツキに対して極めて敏感であり、その点が従来のアクティブマトリクス型の自発光型ディスプレイの階調表示における障害となっていた。
【００３０】
本願発明は上記問題点を鑑みてなされたものであり、鮮明な多階調カラー表示の可能なアクティブマトリクス型の自発光型ディスプレイを提供することを課題とする。そして、そのようなアクティブマトリクス型の自発光型ディスプレイを表示用ディスプレイとして具備する高性能な電子機器（電子デバイス）を提供することを課題とする。
【００３１】
【課題を解決するための手段】
本願発明者は、アナログ駆動の問題は、アナログのビデオ信号によってゲート電圧を制御し、またゲート電圧によって発光素子に流れる電流量を制御することに起因すると考えた。
【００３２】
従来のアナログ駆動の場合、ゲート電圧が変化すると発光素子に流れる電流が急激に変化するため、発光素子に流れる電流量はＴＦＴの特性のバラツキの影響を受けやすくなるという問題点が生じる。言い換えると、ＴＦＴの特性のバラツキによって、複数の画素に等しいアナログのビデオ信号が入力されても駆動用ＴＦＴのゲート電圧が異なり、また仮に、駆動用ＴＦＴのゲート電圧が等しくても発光素子に流れる電流は大きく異なるという不具合が生じるのである。そしてその結果、所望の階調が得られないという問題が生じる。
【００３３】
そこで本願発明者は、発光素子の発する光の量の制御を、アナログのビデオ信号を用いて発光素子に流れる電流量を制御するのではなく、発光素子が発光する時間の制御によって行うことを考えた。この場合、ビデオ信号にはデジタル信号（デジタルデータ信号という）が用いられ、駆動用ＴＦＴ及び発光素子の状態はそれぞれ、オンまたはオフ及び、発光または非発光という２つ状態をとる。このように本願発明では発光素子の発する光の量を時間で制御し、階調表示を行う。発光素子の発光時間を制御することで階調表示を行う駆動方法を時分割方式の駆動方法と呼ぶ。なお時分割方式の駆動方法によって行われる階調表示を時分割階調表示と呼ぶ。
【００３４】
上記構成によって本願発明では、ＴＦＴの特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＴＦＴの特性のバラツキによって、同じ電圧の信号を入力しても発光素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【００３５】
具体的には以下のように時分割階調表示を行う。ここではｎビットのデジタルデータ信号により２n階調の表示を行う場合について説明する。なお、本願発明の自発光型のディスプレイは、ソース信号線駆動回路およびゲート信号線駆動回路をそれぞれ一対有する。
【００３６】
まず、１フレーム期間をｎ個の表示期間（Ｔｒ１〜Ｔｒｎ）に分割する。ここで、表示領域の全画素にｎビットのデジタルデータ信号を入力し表示する期間を１フレーム期間と呼び、１フレーム期間をさらに分割した領域を表示期間（Ｔｒ１〜Ｔｒｎ）と呼ぶ。
【００３７】
通常の自発光型のディスプレイでは１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【００３８】
各表示期間（Ｔｒ１〜Ｔｒｎ）はそれぞれ、１フレーム期間内のｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）においてそれぞれ入力された、ｎビットのデジタルデータ信号のうちの１ビット分のデジタルデータ信号に基づいて、表示を行う。最初に出現する書き込み期間をＴａ１と呼び、以下出現する順にＴａ２、Ｔａ３、…、Ｔａｎと呼ぶ。対応する表示期間も、従って、Ｔｒ１〜Ｔｒｎの順に出現する。なお、各書き込み期間（Ｔａ１〜Ｔａｎ）において、一対あるソース信号線駆動回路およびゲート信号線駆動回路は、それぞれどちらか一方が用いられる。
【００３９】
また、各画素は発光素子を有し、前記発光素子は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。陽極と陰極の一方は画素電極と呼ばれ、ＴＦＴのソース領域またはドレイン領域と接続している。陽極と陰極のもう一方は対向電極と呼ばれ、配線を通じて所定の電位（対向電位）が与えられている。
【００４０】
本願発明において、対向電位と電源電位はそれぞれ常に一定の大きさに保たれている。また対向電位と電源電位は、電源電位が画素電極に与えられたときに発光素子が発光する程度の電位差を有する。なお、電源電位とは、発光素子の画素電極と接続するＴＦＴがオンの状態のときに画素電極に与えられる電位である。
【００４１】
各書き込み期間において画素に入力されたデジタルデータ信号は、前記画素の有する発光素子の状態（発光または非発光）を選択する。発光状態を選択するデジタルデータ信号が画素に入力された場合、デジタルデータ信号が入力されると同時に、その画素の有する発光素子の画素電極には電源電位が与えられ、発光素子は発光する。一方、非発光状態を選択するデジタルデータ信号が画素に入力された場合、デジタルデータ信号が入力されると同時に、その画素の有する発光素子の画素電極は電源電位を与える配線（電源供給線という）と電気的に切り離され、発光素子は発光しない。また、画素に入力されたデジタルデータ信号は、次のデジタルデータ信号が入力されるまで保持される。言い換えると、各画素に次のデジタルデータ信号が入力されるまで、その画素の有する発光素子は発光または非発光の状態を保持する。
【００４２】
その結果、表示期間（Ｔｒ１〜Ｔｒｎ）は、対応する書き込み期間（Ｔａ１〜Ｔａｎ）が開始され、デジタルデータ信号が入力されると同時に開始される。そして次の書き込み期間が開始され、新しいデジタルデータ信号が入力されると同時に終了する。また同時に次の表示期間が開始する。つまり、表示期間（Ｔｒ１〜Ｔｒｎ）はそれぞれ、書き込み期間（Ｔａ１〜Ｔａｎ）が開始される時間差によってその期間が定められる。
【００４３】
そして、各書き込み期間（Ｔａ１〜Ｔａｎ）において、各ビットのデジタルデータ信号が画素に入力された結果、ｎ個の表示期間（Ｔｒ１〜Ｔｒｎ）が順に連続して出現する。ｎビット目のデジタルデータ信号は、再び１ビット目のデジタルデータ信号が入力されるまで画素に保持される。再び１ビット目のデジタルデータ信号が画素に入力されると、表示期間Ｔｒｎは終了し、同時にフレーム期間が終了する。
【００４４】
表示期間（Ｔｒ１〜Ｔｒｎ）の長さは、表示期間（Ｔｒ１〜Ｔｒｎ）を短い順に並べた場合に、長さの比が２0：２1：２2：…：２(n-2)：２(n-1)となるように設定する。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【００４５】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調が決まる。例えば、ｎ＝８とし、表示期間を短い順に出現させた場合を考える。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【００４６】
なお、本願発明では、書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）として高い値を実現することができる。
【００４７】
また、本願発明の自発光型のディスプレイは一対のゲート信号線駆動回路と一対のソース信号線駆動回路を有するため、となりあう２つの書き込み期間において、それぞれ異なるソース信号線駆動回路およびゲート信号線駆動回路を用いることによって、となりあう２つの書き込み期間を互いに一部重ねることが可能である。具体的には例えば、書き込み期間Ｔａ２を書き込み期間Ｔａ１の終了する前に開始することが可能である。そして、となりあう２つの書き込み期間を互いに一部重ねることによって、表示期間を対応する書き込み期間よりも短く設定することが可能となり、非常に短い表示期間を設定することが可能となる。その結果、高い階調数を実現することが可能となる。
【００４８】
なお、本願発明では、となりあう表示期間の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒｎ＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞれ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎの長さ以上であることが必要である。また当然であるが、同じゲート信号線駆動回路を用いる書き込み期間の長さの和が１フレーム期間よりも短いことが必要である。
【００４９】
また、前記電源電位と前記対向電位は、本願発明の自発光型のディスプレイに、外付けのＩＣ等により設けられた電源によって与えられる。現在の典型的な自発光型のディスプレイでは、画素の発光する面積あたりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのため、画面サイズが大きくなると、前記ＩＣ等に設けられた電源から与えられる電位の高さを外付けのスイッチによって制御することが困難になる。本願発明においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【００５０】
以下に、本願発明の構成を示す。
【００５１】
一対のソース信号線駆動回路と、一対のゲート信号線駆動回路と、画素部とを有する電子装置であって、
前記画素部は複数の画素を有しており、
前記複数の画素は、発光素子と、一対の駆動用ＴＦＴと、一対のスイッチング用ＴＦＴと、一対の消去用ＴＦＴとをそれぞれ有し、
前記発光素子の発光は、前記一対の駆動用ＴＦＴによって制御され、
前記一対の駆動用ＴＦＴの一方は、前記一対のスイッチング用ＴＦＴの一方と、前記一対の消去用ＴＦＴの一方とによって制御され、
前記一対の駆動用ＴＦＴの残る一方は、前記一対のスイッチング用ＴＦＴの残る一方と、前記一対の消去用ＴＦＴの残る一方とによって制御され、
前記発光素子の発光する時間を制御することで階調表示を行うことを特徴とする電子装置が提供される。
【００５２】
第１のソース信号線駆動回路と、第２のソース信号線駆動回路と、第１のゲート信号線駆動回路と、第２のゲート信号線駆動回路と、画素部と、前記第１のソース信号線駆動回路に接続された複数の第１のソース信号線と、前記第２のソース信号線駆動回路に接続された複数の第２のソース信号線と、前記第１のゲート信号線駆動回路に接続された複数の第１のゲート信号線と、前記第２のゲート信号線駆動回路に接続された複数の第２のゲート信号線と、電源供給線とを有する電子装置であって、
前記画素部は複数の画素を有しており、
前記複数の画素は、第１のスイッチング用ＴＦＴと、第２のスイッチング用ＴＦＴと、第１の消去用ＴＦＴと、第２の消去用ＴＦＴと、第１の駆動用ＴＦＴと、第２の駆動用ＴＦＴと、発光素子とをそれぞれ有し、
前記第１のスイッチング用ＴＦＴが有するゲート電極は、前記第１のゲート信号線と接続されており、
前記第２のスイッチング用ＴＦＴが有するゲート電極は、前記第２のゲート信号線と接続されており、
前記第１のスイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記第１のソース信号線と、もう一方は前記第１の駆動用ＴＦＴが有するゲート電極と接続されており、
前記第２のスイッチング用ＴＦＴが有するソース領域とドレイン領域は、一方は前記第２のソース信号線と、もう一方は前記第２の駆動用ＴＦＴが有するゲート電極と接続されており、
前記第１の消去用ＴＦＴが有するゲート電極は、前記第１のゲート信号線と接続されており、
前記第２の消去用ＴＦＴが有するゲート電極は、前記第２のゲート信号線と接続されており、
前記第１の消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記第２の駆動用ＴＦＴが有するゲート電極と接続されており、
前記第２の消去用ＴＦＴが有するソース領域とドレイン領域は、一方は前記電源供給線と、もう一方は前記第１の駆動用ＴＦＴが有するゲート電極と接続されており、
前記第１の駆動用ＴＦＴが有するソース領域とドレイン領域はそれぞれ、一方は前記電源供給線に、もう一方は前記発光素子に接続されており、
前記第２の駆動用ＴＦＴが有するソース領域とドレイン領域はそれぞれ、一方は前記電源供給線に、もう一方は前記発光素子に接続されていることを特徴とする電子装置が提供される。
【００５３】
前記第１のスイッチング用ＴＦＴと前記第１の消去用ＴＦＴは、同時にオンの状態またはオフの状態に切り替わっても良く
前記第２のスイッチング用ＴＦＴと前記第２の消去用ＴＦＴは、同時にオンの状態またはオフの状態に切り替わっても良い。
【００５４】
前記第１の駆動用ＴＦＴ及び前記第２の駆動用ＴＦＴはそれぞれ、前記各駆動用ＴＦＴが有するゲート電極に前記電源供給線の電位が与えられるとオフの状態になっても良い。
【００５５】
前記電子装置であって、かつ、
１フレーム期間内にｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎとｎ個の表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎとが設けられており、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎはこの順序で出現し、
前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎはこの順序で出現し、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれが開始されてから、前記ｎ個の各書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎの次の書き込み期間が開始されるまでの期間が、表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎであり、
前記書き込み期間Ｔａｎの次に出現する書き込み期間は次のフレーム期間において最初に出現する書き込み期間Ｔａ１’であり、
前記表示期間Ｔｒｎの次に出現する表示期間は次のフレーム期間において最初に出現する表示期間Ｔｒ１’であり、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎは、ｉ個の書き込み期間（ｉは０以上ｎ以下の整数）と（ｎ−ｉ）個の書き込み期間とに分けられ、
前記ｉ個の書き込み期間においてそれぞれ、前記第１のソース信号線駆動回路から前記第１のソース信号線を介して、デジタルデータ信号が前記複数の画素の全てに入力され、
前記（ｎ−ｉ）個の書き込み期間においてそれぞれ、前記第２のソース信号線駆動回路から前記第２のソース信号線を介して、デジタルデータ信号が前記複数の画素の全てに入力され、
前記ｉ個の書き込み期間においてそれぞれ、前記ｉ個の各書き込み期間以前に前記第２のソース信号線駆動回路から入力された前記デジタルデータ信号が前記複数の画素の全てにおいて消去され、
前記（ｎ−ｉ）個の書き込み期間においてそれぞれ、前記（ｎ−ｉ）個の各書き込み期間以前に前記第１のソース信号線駆動回路から入力された前記デジタルデータ信号が前記複数の画素の全てにおいて消去され、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎのそれぞれと、前記ｎ個の各書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎの次の書き込み期間Ｔａ２、Ｔａ３・・・、Ｔａ１’とからなる２つのとなりあう書き込み期間の組（Ｔａ１、Ｔａ２）、（Ｔａ２、Ｔａ３）、・・・、（Ｔａ（ｎ−１）、Ｔａｎ）、（Ｔａｎ、Ｔａ１’）は、ｊ個のとなりあう書き込み期間の組（ｊは０以上（ｎ−１）以下の整数）と（ｎ−ｊ）個のとなりあう書き込み期間の組とに分けられ、
前記ｊ個のとなりあう書き込み期間の組のそれぞれにおいて、２つの書き込み期間は互いに一部重なり、
前記（ｎ−ｊ）個のとなりあう書き込み期間の組のそれぞれにおいて、２つの書き込み期間は互いに重ならず、
前記ｊ個のとなりあう書き込み期間の組それぞれにおいて、一方の書き込み期間は、前記第１のソース信号線駆動回路からデジタルデータ信号が前記複数の画素の全てに入力され、残る一方の書き込み期間は、前記第２のソース信号線駆動回路からデジタルデータ信号が前記複数の画素の全てに入力され、
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎにおいてそれぞれ、前記複数の画素がそれぞれ有する前記発光素子は、前記複数の画素に入力された前記デジタルデータ信号に基づいて、発光状態となるか非発光状態となるかを選択され、
前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎにおいてそれぞれ、前記複数の画素がそれぞれ有する前記発光素子は、前記デジタルデータ信号に基づいて、それぞれ発光状態または非発光状態となり、
前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎのうちのｍ個の表示期間（ｍは０以上ｎ以下の整数）においてそれぞれ、前記複数の画素がそれぞれ有する前記発光素子の全てが非発光状態となり、
前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎのそれぞれと、前記ｎ個の各表示期間Ｔｒ１、Ｔｒ２、・・・、Ｔｒｎの次の書き込み期間Ｔｒ２、Ｔｒ３、・・・、Ｔｒ１’とからなる２つのとなりあう書き込み期間の長さの和Ｔｒ１+Ｔｒ２、Ｔｒ２+Ｔｒ３、…、Ｔｒｎ+Ｔｒ１’はそれぞれ、前記書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎの長さ以上であることを特徴とする電子装置が提供される。
【００５６】
前記（ｎ−ｍ）個の表示期間の長さの比が、ｋ個の期間Ｔ１、Ｔ２、・・・、Ｔｋ（ｋは１以上（ｎ−ｍ）以下の整数）を（ｎ−ｍ−ｋ）回分割した結果できる（ｎ−ｍ）個の期間の長さの比と一致し、
前記ｋ個の期間Ｔ１、Ｔ２、・・・、Ｔｋの長さの比は、短い順に並べた場合、２0：２1：・・・：２(k-1)で表されても良い。
【００５７】
前記ｎ個のとなりあう書き込み期間の組（Ｔａ１、Ｔａ２）、（Ｔａ２、Ｔａ３）、・・・、（Ｔａｎ、Ｔａ１’）のうち少なくとも１つのとなりあう書き込み期間の組は、２つの書き込み期間が互いに一部重なっても良い。
【００５８】
前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎのうち少なくとも１つの表示期間において、前記複数の画素がそれぞれ有する前記発光素子の全てが非発光状態となっても良い。
【００５９】
前記ｎ個の表示期間Ｔｒ１、Ｔｒ２、…、Ｔｒｎにおいて、前記複数の画素がそれぞれ有する前記発光素子の全てが非発光状態となる表示期間がなくても良い。
【００６０】
前記ｉ個の書き込み期間の長さは全て同じであり、
前記（ｎ−ｉ）個の書き込み期間の長さは全て同じであっても良い。
【００６１】
前記ｎ個の書き込み期間Ｔａ１、Ｔａ２、・・・、Ｔａｎの長さは全て同じであっても良い。
【００６２】
前記ｉ個の書き込み期間と前記（ｎ−ｉ）個の書き込み期間は、交互に出現しても良い。
【００６３】
前記（ｎ−ｍ）個の表示期間の長さの比は、短い順に並べた場合、２0：２1：・・・：２(n-m-1)で表されても良い。
【００６４】
前記ソース信号線駆動回路は、前記画素部と同一の基板上にＴＦＴを用いて形成され、
その駆動周波数は１０ＭＨｚ以上であっても良い。
【００６５】
前記発光素子は、画素電極と、対向電極と、前記画素電極と前記対向電極の間に設けられた有機化合物層とを有していても良い。
【００６６】
前記対向電極は一定の電位に保たれ、
前記電源供給線は一定の電位に保たれていても良い。
【００６７】
前記有機化合物層は低分子系有機物質またはポリマー系有機物質であっても良い。
【００６８】
前記低分子系有機物質は、Ａｌｑ3（トリス−８−キノリライト−アルミニウム）またはＴＰＤ（トリフェニルアミン誘導体）を含んでいても良い。
【００６９】
前記ポリマー系有機物質は、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾール）またはポリカーボネートを含んでいても良い。
【００７０】
前記電子装置を用いることを特徴とする表示装置が提供される。
【００７１】
前記電子装置を用いることを特徴とするビデオカメラが提供される。
【００７２】
前記電子装置を用いることを特徴とする頭部取り付け型の表示装置が提供される。
【００７３】
前記電子装置を用いることを特徴とするＤＶＤプレーヤーが提供される。
【００７４】
前記電子装置を用いることを特徴とするヘッドマウントディスプレイが提供される。
【００７５】
前記電子装置を用いることを特徴とするパーソナルコンピュータが提供される。
【００７６】
前記電子装置を用いることを特徴とする携帯電話が提供される。
【００７７】
前記電子装置を用いることを特徴とするカーオーディオが提供される。
【００７８】
【発明の実施の形態】
以下に、本願発明の自発光型ディスプレイの構造及びその駆動方法について説明する。ここではｎビットのデジタルデータ信号により２n階調の表示を行う場合について説明する。
【００７９】
図１に本願発明の自発光型ディスプレイのブロック図の一例を示す。図１の自発光型のディスプレイは、基板上に形成されたＴＦＴによって画素部１０１、画素部の周辺に配置された一対のソース信号線駆動回路（１０２、１０４）、および一対のゲート信号線駆動回路（１０３、１０５）を有している。
【００８０】
最初に、ソース信号線駆動回路の構成と動作について簡単に説明する。図１に示すように、第１のソース信号線駆動回路１０２はシフトレジスタ１０２ａ、ラッチ（Ａ）１０２ｂ、ラッチ（Ｂ）１０２ｃ等を有し、第２のソース信号線駆動回路１０４はシフトレジスタ１０４ａ、ラッチ（Ａ）１０４ｂ、ラッチ（Ｂ）１０４ｃ等を有している。
【００８１】
まず、第１のソース信号線駆動回路１０２において、シフトレジスタ１０２ａにクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力されると、シフトレジスタ１０２ａは、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次供給する。同様に、第２のソース信号線駆動回路１０４において、シフトレジスタ１０４ａにクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力されると、シフトレジスタ１０４ａは、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次供給する。一対のソース信号線駆動回路（１０２、１０４）に入力されるクロック信号（ＣＬＫ）及びスタートパルス（ＳＰ）は、共通であっても良いし、別々であっても良い。
【００８２】
一対のソース信号線駆動回路（１０２、１０４）においてそれぞれ、シフトレジスタ（１０２ａ、１０４ａ）からのタイミング信号は、バッファ等によって電流増幅される。バッファは、様々な負荷容量（寄生容量を含む）によって生ずる、タイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために設けられる。
【００８３】
第１のソース信号線駆動回路１０２において、バッファによって電流増幅されたタイミング信号は、ラッチ（Ａ）１０２ｂに供給される。ラッチ（Ａ）１０２ｂは、ｎビットデジタルデータ信号（n-bit digital data signals）を処理する複数のステージのラッチを有している。ラッチ（Ａ）１０２ｂは、前記タイミング信号が入力されると、時分割階調データ信号発生回路１０６から供給されるｎビットデジタルデータ信号を順次取り込み、保持する。
【００８４】
ラッチ（Ａ）１０２ｂの全てのステージのラッチにデジタルデータ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。すなわち、ラッチ（Ａ）１０２ｂ中で一番左側のステージのラッチにデジタルデータ信号の書き込みが開始される時点から、一番右側のステージのラッチにデジタルデータ信号の書き込みが終了する時点までの時間間隔がライン期間である。
【００８５】
なお、ラッチ（Ａ）１０２ｂがデジタルデータ信号を取り込む際は、ラッチ（Ａ）１０２ｂが有する複数のステージのラッチに、順にデジタルデータ信号が入力される。しかし本願発明はこの構成に限定されない。一対のソース信号線駆動回路１０２及び１０４のいずれか一方または両方において、ラッチ（Ａ）が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルデータ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループ分けした場合、４分割で分割駆動すると言う。
【００８６】
１ライン期間が終了すると、ラッチ（Ｂ）１０２ｃにラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）１０２ｂに書き込まれ保持されているデジタルデータ信号は、ラッチ（Ｂ）１０２ｃに一斉に送出され、ラッチ（Ｂ）１０２ｃの全ステージのラッチに書き込まれ、保持される。
【００８７】
デジタルデータ信号をラッチ（Ｂ）１０２ｃに送出し終えたラッチ（Ａ）１０２ｂは、シフトレジスタ１０２ａからのタイミング信号に基づき、再び時分割階調データ信号発生回路１０６から供給されるデジタルデータ信号を順次取り込み、保持する。
【００８８】
この２順目のライン期間中には、ラッチ（Ｂ）１０２ｂに書き込まれ、保持されているデジタルデータ信号がソース信号線に入力される。
【００８９】
第２のソース信号線駆動回路１０４においても、第１のソース信号線駆動回路１０２において行われる手続きと同様な手続きが行われる。まず、バッファによって電流増幅されたタイミング信号は、ラッチ（Ａ）１０４ｂに供給される。そしてラッチ（Ａ）１０４は、前記タイミング信号が入力されると、時分割階調データ信号発生回路１０６から供給されるｎビットデジタルデータ信号を順次取り込み、保持する。なお、ラッチ（Ａ）１０４ｂがデジタルデータ信号を取り込む際は、ラッチ（Ａ）１０４ｂが有する複数のステージのラッチに、順にデジタルデータ信号が入力されても良いし、ラッチ（Ａ）が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルデータ信号を入力する、いわゆる分割駆動を行っても良い。１ライン期間が終了すると、ラッチ（Ｂ）１０４ｃにラッチシグナル（Latch Signal）が供給される。この瞬間、ラッチ（Ａ）１０４ｂに書き込まれ保持されているデジタルデータ信号は、ラッチ（Ｂ）１０４ｃに一斉に送出され、ラッチ（Ｂ）１０４ｃの全ステージのラッチに書き込まれ、保持される。デジタルデータ信号をラッチ（Ｂ）１０４ｃに送出し終えたラッチ（Ａ）１０４ｂは、シフトレジスタ１０４ａからのタイミング信号に基づき、再び時分割階調データ信号発生回路１０６から供給されるデジタルデータ信号を順次取り込み、保持する。この２順目のライン期間中には、ラッチ（Ｂ）１０４ｂに書き込まれ、保持されているデジタルデータ信号がソース信号線に入力される。
【００９０】
なお、本実施の形態においては、一対のソース信号線駆動回路（１０２、１０４）はそれぞれ、ラッチ（Ａ）（１０２ｂ、１０４ｂ）、ラッチ（Ｂ）（１０２ｃ、１０４ｃ）を有しており、ラッチに保持されているデジタルデータ信号は一斉にソース信号線に入力される（線順次の駆動という）が、本願発明はこの構成に限定されない。一対のソース信号線駆動回路１０２及び１０４のいずれか一方または両方において、ラッチ（Ａ）とラッチ（Ｂ）の代わりに、ｎビットデジタルデータ信号を処理する複数のステージのトランスミッションゲートを設けてもよい。この場合、各ステージのトランスミッションゲートはシフトレジスタ、時分割階調データ信号発生回路１０６及びソース信号線と接続されている。そして各ステージのトランスミッションゲートにシフトレジスタからのタイミング信号が入力されると、時分割階調データ信号発生回路１０６から供給されるデジタルデータ信号は、前記トランスミッションゲートを介してソース信号線に入力される。シフトレジスタからのタイミング信号は順に各ステージのトランスミッションゲートに入力され、その結果、デジタルデータ信号は順に各ステージのトランスミッションゲートに接続するソース信号線に入力される。全てのステージのトランスミッションゲートにシフトレジスタからのタイミング信号が入力され、ソース信号線へのデジタルデータ信号の入力が終了すると、各ステージのトランスミッションゲートは再び、シフトレジスタからのタイミング信号に基づき、時分割階調データ信号発生回路１０６から供給されるデジタルデータ信号をソース信号線へ伝える。このようにラッチ（Ａ）とラッチ（Ｂ）の代わりに、複数のステージのトランスミッションゲートを設けた場合、デジタルデータ信号は、順次ソース信号線へ入力される、いわゆる点順次の駆動となる。なお、シフトレジスタとトランスミッションゲートの間に、レベルシフタ、バッファ等を有していても良い。
【００９１】
一方、第１のゲート信号線駆動回路１０３及び第２のゲート信号線駆動回路１０５は、それぞれシフトレジスタ、バッファ（いずれも図示せず）等を有している。なお、第１のゲート信号線駆動回路１０３及び第２のゲート信号線駆動回路１０５は、レベルシフタを有していても良い。
【００９２】
一対のゲート信号線駆動回路１０３及び１０５ではそれぞれ、シフトレジスタ（図示せず）からのタイミング信号がバッファ（図示せず）に供給され、対応するゲート信号線（走査線とも呼ぶ）に供給される。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン分全ての画素ＴＦＴを同時にオンの状態にしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【００９３】
時分割階調データ信号発生回路１０６においては、アナログまたはデジタルのビデオ信号（画像情報を含む信号）が時分割階調を行うためのデジタルデータ信号（Digital Data Signals）に変換され、ラッチ（Ａ）１０２ｂおよび１０４ｂに入力される。またこの時分割階調データ信号発生回路１０６は、時分割階調表示を行うために必要なタイミングパルス等を発生させる回路でもある。
【００９４】
この時分割階調データ信号発生回路１０６は、本願発明の自発光型ディスプレイの外部に設けられても良い。その場合、そこで形成されたデジタルデータ信号が本願発明の自発光型のディスプレイに入力される構成となる。この場合、本願発明の自発光型のディスプレイを表示部として有する電子機器は、本願発明の自発光型のディスプレイと時分割階調データ信号発生回路を別の部品として含むことになる。
【００９５】
また、時分割階調データ信号発生回路１０６をＩＣチップなどの形で本願発明の自発光型のディスプレイに実装しても良い。その場合、そのＩＣチップで形成されたデジタルデータ信号が本願発明の自発光型のディスプレイに入力される構成となる。この場合、本願発明の自発光型のディスプレイを表示部として有する電子機器は、時分割階調データ信号発生回路を含むＩＣチップを実装した本願発明の自発光型のディスプレイを部品として含むことになる。
【００９６】
また最終的には、時分割階調データ信号発生回路１０６を画素部１０１、一対のソース信号線駆動回路（１０２、１０４）、及び一対のゲート信号線駆動回路（１０３、１０５）と同一の基板上にＴＦＴを用いて形成しうる。この場合、自発光型のディスプレイに画像情報を含むビデオ信号を入力すれば全て基板上で処理することができる。この場合の時分割階調データ信号発生回路はポリシリコン膜を活性層とするＴＦＴで形成しても良い。また、この場合、本願発明の自発光型のディスプレイを表示部として有する電子機器は、時分割階調データ信号発生回路が自発光型のディスプレイ自体に内蔵されており、電子機器の小型化を図ることが可能である。
【００９７】
画素部１０１の拡大図を図２に示す。画素部１０１には、第１のソース信号線駆動回路１０２を構成するラッチ（Ｂ）１０２ｃに接続されたソース信号線（Ｓａ１〜Ｓａｘ）、第２のソース信号線駆動回路１０４を構成するラッチ（Ｂ）１０４ｃに接続されたソース信号線（Ｓｂ１〜Ｓｂｘ）、ＦＰＣを介して自発光型ディスプレイの外部の電源に接続された電源供給線（Ｖ１〜Ｖｘ）、第１のゲート信号線駆動回路１０３に接続されたゲート信号線（Ｇａ１〜Ｇａｙ）、第２のゲート信号線駆動回路１０５に接続されたゲート信号線（Ｇｂ１〜Ｇｂｙ）が設けられている。
【００９８】
画素部１０１は、画素１０７がマトリクス状に配列してなっており、画素１０７は、ソース信号線（Ｓａ１、Ｓｂ１）と、電源供給線（Ｖ１）と、ゲート信号線（Ｇａ１、Ｇｂ１）とを備えている。
【００９９】
画素１０７の拡大図を図３に示す。図３において、１１３ａ及び１１３ｂはスイッチング用ＴＦＴである。スイッチング用ＴＦＴ１１３ａ及び１１３ｂのゲート電極は、ゲート信号線Ｇａ及びＧｂにそれぞれ接続されている。スイッチング用ＴＦＴ１１３ａのソース領域とドレイン領域は、一方がソース信号線Ｓａに、もう一方が駆動用ＴＦＴ１０８ａのゲート電極、各画素が有するコンデンサ１１２ａ及び消去用ＴＦＴ１０９ｂのソース領域又はドレイン領域にそれぞれ接続されている。また、スイッチング用ＴＦＴ１１３ｂのソース領域とドレイン領域は、一方がソース信号線Ｓｂに、もう一方が駆動用ＴＦＴ１０８ｂのゲート電極、各画素が有するコンデンサ１１２ｂ及び消去用ＴＦＴ１０９ａのソース領域又はドレイン領域にそれぞれ接続されている。
【０１００】
コンデンサ１１２ａ及び１１２ｂはそれぞれ、スイッチング用ＴＦＴ１１３ａ及び１１３ｂが非選択状態（オフの状態）にある時、駆動用ＴＦＴ１０８ａ及び１０８ｂのゲート電圧を保持するために設けられている。なお、本実施の形態ではコンデンサ１１２ａ及び１１２ｂを設ける構成を示したが、本願発明はこの構成に限定されず、コンデンサ１１２ａ及び１１２ｂのいずれか一方または両方を設けなくても良い。
【０１０１】
また消去用ＴＦＴ１０９ａ及び１０９ｂのソース領域とドレイン領域のうち、スイッチング用ＴＦＴ１１３ｂまたは１１３ａのソース領域またはドレイン領域に接続されていない方は、電源供給線Ｖに接続されている。そして消去用ＴＦＴ１０９ａ及び１０９ｂのゲート電極は、ゲート信号線Ｇａ及びＧｂにそれぞれ接続されている。
【０１０２】
また、駆動用ＴＦＴ１０８ａ及び１０８ｂのソース領域とドレイン領域は、一方が電源供給線Ｖに接続され、もう一方は発光素子１１０に接続される。電源供給線Ｖはコンデンサ１１２ａ及び１１２ｂに接続されている。
【０１０３】
発光素子１１０は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。陽極が駆動用ＴＦＴ１０８ａ及び１０８ｂのソース領域またはドレイン領域と接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が駆動用ＴＦＴ１０８ａ及び１０８ｂのソース領域またはドレイン領域と接続している場合、陰極が画素電極、陽極が対向電極となる。
【０１０４】
発光素子１１０の対向電極には対向電位が与えられている。また電源供給線Ｖは電源電位が与えられている。対向電位と電源電位はそれぞれ常に一定の大きさに保たれている。また対向電位と電源電位は、電源電位が画素電極に与えられたときに発光素子が発光する程度の電位差を有する。電源電位と対向電位は、本願発明の自発光型のディスプレイに、外付けのＩＣ等により設けられた電源によって与えられる。
【０１０５】
現在の典型的な自発光型のディスプレイには、画素の発光する面積あたりの発光量が２００ｃｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そのため特に画面サイズが大きくなると、ＩＣに設けられた電源から与えられる電位の高さを外付けのスイッチによって制御することが困難になる。本願発明においては、電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与えられる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズのパネルの実現に有用である。
【０１０６】
そして本願発明において、駆動用ＴＦＴ１０８ａ及び１０８ｂはそれぞれ、ゲート電極に電源電位が与えられたときにオフの状態となることが必要である。
【０１０７】
スイッチング用ＴＦＴ（１１３ａ、１１３ｂ）、駆動用ＴＦＴ（１０８ａ、１０８ｂ）、消去用ＴＦＴ（１０９ａ、１０９ｂ）は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることができる。またスイッチング用ＴＦＴ（１１３ａ、１１３ｂ）、駆動用ＴＦＴ（１０８ａ、１０８ｂ）、消去用ＴＦＴ（１０９ａ、１０９ｂ）は、シングルゲート構造ではなく、ダブルゲート構造やそれ以上のゲート本数を持つ、いわゆるマルチゲート構造を有していても良い。
【０１０８】
次に上述した構成を有する本願発明の自発光型ディスプレイの駆動方法について、図４を用いて説明する。ここでは駆動方法の一例として、２n階調の表示方式について説明する。なお説明には、図１〜図３の記号を用いる。
【０１０９】
はじめにゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力される。その結果、ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１１３ａおよび消去用ＴＦＴ１０９ａがオンの状態になる。
【０１１０】
そして同時に、ソース信号線（Ｓａ１〜Ｓａｘ）に第１のソース信号線駆動回路１０２のラッチ（Ｂ）１０２ｃから、１ビット目のデジタルデータ信号が入力される。デジタルデータ信号はスイッチング用ＴＦＴ１１３ａを介して駆動用ＴＦＴ１０８ａのゲート電極に入力される。デジタルデータ信号は「０」または「１」の情報を有している。「０」と「１」のデジタルデータ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。
【０１１１】
また同時に、電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９ａを介して駆動用ＴＦＴ１０８ｂのゲート電極に与えられる。その結果、駆動用ＴＦＴ１０８ｂはオフの状態となる。
【０１１２】
本実施の形態では、デジタルデータ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８ａはオフの状態となる。一方、駆動用ＴＦＴ１０８ｂもオフの状態であるから、発光素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルデータ信号が入力された画素が有する発光素子１１０は発光しない。
【０１１３】
逆に、「１」の情報を有していた場合、駆動用ＴＦＴ１０８ａはオンの状態となる。従って、駆動用ＴＦＴ１０８ｂの状態（オンまたはオフ）にかかわらず、発光素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルデータ信号が入力された画素が有する発光素子１１０は発光する。
【０１１４】
このように、１ライン目の画素にデジタルデータ信号が入力されると同時に、発光素子１１０が発光、または非発光を行い、１ライン目の画素は表示を行う。
【０１１５】
Ｇａ１へのゲート信号の入力が終了すると同時に、ゲート信号線Ｇａ２に第１のゲート信号線駆動回路１０３からゲート信号が入力される。そしてゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１１３ａおよび消去用ＴＦＴ１０９ａがオンの状態になり、２ライン目の画素にソース信号線（Ｓａ１〜Ｓａｘ）から１ビット目のデジタルデータ信号が入力される。そして同時に、２ライン目の画素が有する発光素子の発光、非発光が選択され、２ライン目の画素は表示を行う。
【０１１６】
そして順に、ゲート信号線（Ｇａ３〜Ｇａｙ）にゲート信号が入力されていく。全てのゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素に１ビット目のデジタルデータ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１１７】
書き込み期間Ｔａ１において、それぞれのラインの画素は、１ビット目のデジタルデータ信号が入力されると同時に表示を行う。またそれぞれのラインの画素に入力された１ビット目のデジタルデータ信号は、次のデジタルデータ信号、すなわち、書き込み期間Ｔａ２において入力される２ビット目のデジタルデータ信号が入力されるまで保持される。画素が１ビット目のデジタルデータ信号に基づいて表示を行っている期間を表示期間Ｔｒ１と呼ぶ。１ライン目、２ライン目およびｙライン目の画素の表示期間Ｔｒ１を図４に示す。各ラインの表示期間Ｔｒ１が開始されるタイミングはそれぞれ時間差を有している。
【０１１８】
次に、書き込み期間Ｔａ１が終了する前に書き込み期間Ｔａ２が開始される。
言い換えると、１ビット目のデジタルデータ信号が全てのラインの画素に入力される前に、第２のゲート信号線駆動回路１０５からゲート信号線Ｇｂ１へゲート信号が入力される。この場合、画素への１ビット目のデジタルデータ信号の入力と並行して、２ビット目のデジタルデータ信号の入力が行われることになる。また書き込み期間Ｔａ２では、一対のゲート信号線駆動回路のうち、書き込み期間Ｔａ１において用いられる第１のゲート信号線駆動回路１０３と異なる、第２のゲート信号線駆動回路１０５が用いられる。なお、本実施の形態（図４）においては、書き込み期間Ｔａ２は書き込み期間Ｔａ１が終了する前に開始されるが、本願発明はこれに限定されない。すなわち、書き込み期間Ｔａ２は書き込み期間Ｔａ１が終了する前に開始される場合も、書き込み期間Ｔａ１が終了した後に開始される場合も全く同じ駆動方法をとることができる。
【０１１９】
ゲート信号線Ｇｂ１にゲート信号が入力されると、ゲート信号線Ｇｂ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１１３ｂおよび消去用ＴＦＴ１０９ｂがオンの状態になる。そして同時に、ソース信号線（Ｓｂ１〜Ｓｂｘ）に第２のソース信号線駆動回路１０４のラッチ（Ｂ）１０４ｃから、２ビット目のデジタルデータ信号が入力される。デジタルデータ信号はスイッチング用ＴＦＴ１１３ｂを介して駆動用ＴＦＴ１０８ｂのゲート電極に入力される。デジタルデータ信号は「０」または「１」の情報を有しており、「０」と「１」のデジタルデータ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である。また電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９ｂを介して駆動用ＴＦＴ１０８ａのゲート電極に与えられる。その結果、駆動用ＴＦＴ１０８ａはオフの状態となる。
【０１２０】
そして書き込み期間Ｔａ１と同様に、１ライン目の画素にデジタルデータ信号が入力されると同時に、発光素子１１０の発光、または非発光が選択され、１ライン目の画素は表示を行う。
【０１２１】
そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力されていく。全てのゲート信号線（Ｇｂ１〜Ｇｂｙ）が選択され、全てのラインの画素に２ビット目のデジタルデータ信号が入力されるまでの期間を書き込み期間Ｔａ２と呼ぶ。
【０１２２】
書き込み期間Ｔａ２において、それぞれのラインの画素に２ビット目のデジタルデータ信号が入力されると、保持されていた１ビット目のデジタルデータ信号は２ビット目のデジタルデータ信号に書き換えられ、それぞれのラインの画素は表示を行う。すなわち、表示期間Ｔｒ１が終了し、表示期間Ｔｒ２となる。またそれぞれのラインの画素において、２ビット目のデジタルデータ信号は、次のデジタルデータ信号、すなわち、書き込み期間Ｔａ３において入力される３ビット目のデジタルデータ信号が入力されるまで保持される。各ラインの表示期間Ｔｒ２が開始されるタイミングはそれぞれ時間差を有している（図４）。
【０１２３】
そして同様に、次の書き込み期間Ｔａ３が開始される。本実施の形態（図４）では、書き込み期間Ｔａ２が終了する前に書き込み期間Ｔａ３が開始される。そして書き込み期間Ｔａ３では、一対のゲート信号線駆動回路のうち、書き込み期間Ｔａ２において用いられる第２のゲート信号線駆動回路１０５と異なる、第１のゲート信号線駆動回路１０３が用いられる。なお、書き込み期間Ｔａ３は書き込み期間Ｔａ２が終了後に開始される場合も全く同じ駆動方法をとることができる。そして同様に、順に全てのゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、３ビット目のデジタルデータ信号が全ての画素に入力される。全てのラインの画素に３ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ３と呼ぶ。
【０１２４】
書き込み期間Ｔａ３において、それぞれのラインの画素に３ビット目のデジタルデータ信号が入力されると、保持されていた２ビット目のデジタルデータ信号は３ビット目のデジタルデータ信号に書き換えられ、それぞれのラインの画素は表示を行う。すなわち、表示期間Ｔｒ２が終了し、表示期間Ｔｒ３となる。またそれぞれのラインの画素において、３ビット目のデジタルデータ信号は、次の書き込み期間Ｔａ４において４ビット目のデジタルデータ信号が入力されるまで保持される。各ラインの表示期間Ｔｒ３が開始されるタイミングはそれぞれ時間差を有している。
【０１２５】
上述した動作はｎビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われ、その結果、表示期間（Ｔｒ１〜Ｔｒｎ）が順に連続して出現する（図４）。ｎビット目のデジタルデータ信号は、再び１ビット目のデジタルデータ信号が入力されるまで画素に保持される。再び１ビット目のデジタルデータ信号が画素に入力されると、表示期間Ｔｒｎは終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒｎ）が終了すると、１つの画像を表示することができる。本願発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。表示期間（Ｔｒ１〜Ｔｒｎ）はそれぞれ、対応する書き込み期間（Ｔａ１〜Ｔａｎ）が開始されてから、その次の書き込み期間が開始されるまでの期間である。このように表示期間（Ｔｒ１〜Ｔｒｎ）はそれぞれ、書き込み期間（Ｔａ１〜Ｔａｎ）が開始される時間差によってその期間が定められる。
【０１２６】
そして１フレーム期間終了後は、再びゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力される。その結果、１ビット目のデジタルデータ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１２７】
通常の自発光型のディスプレイでは１秒間に６０以上のフレーム期間を設けることが好ましい。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつきが目立ち始めることがある。
【０１２８】
表示期間（Ｔｒ１〜Ｔｒｎ）の長さは、表示期間（Ｔｒ１〜Ｔｒｎ）を短い順に並べた場合に、長さの比が２0：２1：２2：…：２(n-2)：２(n-1)となるように設定する。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。本実施の形態（図４）において、表示期間（Ｔｒ１〜Ｔｒｎ）（ｎは偶数とする）を短い順に並べると、Ｔｒ（ｎ−１）、Ｔｒ（ｎ−３）、Ｔｒ（ｎ−５）、…、Ｔｒ１、Ｔｒ２、Ｔｒ４、Ｔｒ６、…、Ｔｒｎとなる。すなわち、本実施の形態（図４）では、表示期間（Ｔｒ１〜Ｔｒｎ）の比を、Ｔｒ（ｎ−１）：Ｔｒ（ｎ−３）：Ｔｒ（ｎ−５）：…：Ｔｒ１：Ｔｒ２：Ｔｒ４：Ｔｒ６：…：Ｔｒｎ＝２0：２1：２2：…：２(n/2-1)：２n/2：２(n/2+1)：２(n/2+2)：…：２(n-1)となるように設定する。
【０１２９】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調が決まる。例えば、ｎ＝８のとき、つまり、表示期間（Ｔｒ１〜Ｔｒ８）の長さの比が、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ４：Ｔｒ５：Ｔｒ６：Ｔｒ７：Ｔｒ８＝２3：２4：２2：２5：２1：２6：２0：２7となる場合を考える。この場合、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ４とＴｒ５において画素が発光した場合には１３％の輝度が表現でき、Ｔｒ２とＴｒ３とＴｒ８を選択した場合には５８％の輝度が表現できる。
【０１３０】
本願発明は上記構成によって、ＴＦＴの特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＴＦＴの特性のバラツキによって、同じ電圧の信号を入力しても発光素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０１３１】
なお、同じゲート信号線駆動回路を用いる書き込み期間はそれぞれ同じ長さである。本実施の形態（図４）では、書き込み期間（Ｔａ１〜Ｔａｎ）を一対のゲート信号線駆動回路を用いて交互に行っているため、Ｔａ１＝Ｔａ３＝…＝Ｔａ（ｎ−１）および、Ｔａ２＝Ｔａ４＝…＝Ｔａｎが成り立つ。異なるゲート信号線駆動回路を用いる書き込み期間の長さは、同じであっても異なっていてもよい。一対のゲート信号線駆動回路が、同じ駆動回路構造を有し、共通のクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）を用いる場合、異なるゲート信号線駆動回路を用いる書き込み期間の長さは等しい。一方、一対のゲート信号線駆動回路が、異なる駆動回路構造（異なる分割数等）を有する場合、または、異なるクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）を用いる場合、異なるゲート信号線駆動回路を用いる書き込み期間の長さは異なりうる。
【０１３２】
なお、本願発明では、となりあう表示期間の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒｎ＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞれ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａｎの長さ以上であることが必要である。例えば、本実施の形態（図４）において書き込み期間を全て一定（Ｔａ）とした場合、となりあう表示期間の長さの和のうち最小の値を取るＴｒ２＋Ｔｒ３が書き込み期間Ｔａの長さ以上であることが必要である。具体的にｎ＝８とすると、表示期間の和Ｔｒ２＋Ｔｒ３は（１フレーム期間）×（２4＋２2）／（２0＋２1＋…＋２7）となるため、書き込み期間Ｔａの長さは（１フレーム期間）×２０／２５５以下であることが必要となる。また、同じゲート信号線駆動回路を用いる書き込み期間の長さの和が１フレーム期間よりも短いことが必要である。
【０１３３】
また説明を簡便にするために、本実施の形態（図４）ではｎを偶数としているが、本願発明はこれに限定されないのは言うまでもない。
【０１３４】
また本実施の形態（図４）においては、書き込み期間Ｔａ２およびＴａ３はそれぞれ、書き込み期間Ｔａ１およびＴａ２が終了する前に開始されるが、本願発明はこれに限定されない。本願発明においては、となりあう書き込み期間は一部重なっても、重ならなくてもよい。となりあう書き込み期間が重なるか否かは、表示期間（Ｔｒ１〜Ｔｒｎ）の長さを設定した結果、書き込み期間（Ｔａ１〜Ｔａｎ）の長さとの兼ね合いで決まる。
【０１３５】
また説明を簡便にするために、本実施の形態（図４）では、書き込み期間（Ｔａ１〜Ｔａｎ）において、一対のゲート信号線駆動回路を交互に用いているが、本願発明はこれに限定されない。本願発明において、となりあう書き込み期間が重ならない場合、その２つの書き込み期間において用いられるゲート信号線駆動回路は、同じであっても異なっても良い。一方、本願発明において、となりあう書き込み期間が重なる場合、その２つの書き込み期間において用いられるゲート信号線駆動回路は異なるものであることが必要である。
【０１３６】
また、本願発明では、２n階調表示に必要なｎビットのデジタルデータ信号の他に、全ての画素において発光素子が非発光を選択するデジタルデータ信号（本実施の形態では、全て「０」の情報を有するデジタルデータ信号）を用いた書き込み期間を追加することによって、全ての画素が発光を行わない表示期間を設けることができる。前記書き込み期間および表示期間をそれぞれ、非発光の書き込み期間および非発光の表示期間と呼ぶ。従来のアナログ駆動の場合、自発光型のディスプレイに全白の画像を表示させると、常に発光素子が発光することになり、有機化合物層の劣化を早める原因となり得る。本願発明では非発光の表示期間を設けることによって、有機化合物層の劣化をある程度抑えることができる。
【０１３７】
非発光の表示期間をｍ個設ける場合、表示期間（Ｔｒ１〜Ｔｒ（ｎ＋ｍ））は、ｍ個の非発光の表示期間と２n階調表示に必要なｎ個の表示期間から成る（実施例３及び実施例４を参照）。また、表示期間（Ｔｒ１〜Ｔｒ（ｎ＋ｍ））に対応して、書き込み期間（Ｔａ１〜Ｔａ（ｎ＋ｍ））は、ｍ個の非発光の書き込み期間と２n階調表示に必要なｎ個の書き込み期間から成る。この場合、非発光の表示期間は、表示期間（Ｔｒ１〜Ｔｒ（ｎ＋ｍ））のどこに出現しても構わない。また、全ての表示期間（Ｔｒ１〜Ｔｒ（ｎ＋ｍ））と全ての書き込み期間（Ｔａ１〜Ｔａ（ｎ＋ｍ））について、となりあう表示期間の長さの和Ｔｒｉ＋Ｔｒｊが、先に出現する表示期間Ｔｒｉに対応する書き込み期間Ｔａｉの長さ以上であることを満たす範囲で、非発光の表示期間を自由に設定しても構わない。
【０１３８】
本願発明では、表示期間と書き込み期間は一部重なっている。言い換えると、書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）として高い値を実現することができる。特に、本実施の形態（図４）のように非発光の表示期間を設けない場合、デューティー比は１００％となる。もちろん、非発光の表示期間を適度に設けることによって、１００％以下の任意のデューティー比を実現することができる。
【０１３９】
また本願発明では、それぞれ一対のゲート信号線駆動回路とソース信号線駆動回路を設けるため、異なるゲート信号線駆動回路とソース信号線駆動回路の組を用いることによって、となりあう書き込み期間を一部重ねることが可能となる。これにより、表示期間を対応する書き込み期間よりも短く設定することが可能となり、非常に短い表示期間を設定することが可能となる。その結果、高い階調数を実現することが可能となる。
【０１４０】
本願発明では、表示期間（Ｔｒ１〜Ｔｒｎ）の長さを、表示期間（Ｔｒ１〜Ｔｒｎ）を短い順に並べた場合に、長さの比が２0：２1：２2：…：２(n-2)：２(n-1)となる範囲で自由に設定することができる。また、非発光の表示期間はどこに出現させても構わない。ただし、となりあう表示期間の長さの和Ｔｒｉ＋Ｔｒｊ（ｉとｊは１以上ｎ以下の異なる整数）が、先に出現する表示期間Ｔｒｉに対応する書き込み期間Ｔａｉの長さ以上であるという制約のために、設定することのできる表示期間の最小値は、出現する表示期間の長さの順序に依存する。
【０１４１】
簡単な例として、ｎ＝８のとき、つまり２５６階調表示方式において、表示期間を短い順に出現させた場合と本実施の形態（図４）とを比較する。それぞれの例において、書き込み期間は全て同じ長さとし、また非発光の表示期間を設けない場合（ｍ＝０の場合）を考える。表示期間を短い順に出現させた場合、表示期間の比を出現する順に書くと、２0：２1：２2：２3：２4：２5：２6：２7となり、となりあう表示期間の和が最小となるのは最初の２つの表示期間である。一方、本実施の形態（図４）では、表示期間の比を出現する順に書くと、２3：２4：２2：２5：２1：２6：２0：２7となり、２つ目と３つ目の表示期間の和が最小となる。従って、両方の例を比較すると、となりあう表示期間の和の最小値は、本実施の形態（図４）の方が、表示時間を短い順に出現させた場合より（２4＋２2）／（２0＋２1）倍、すなわち、３／２０倍小さく設定することができる。そして、短い表示期間を設定することによって、高い階調数を実現することができる。
【０１４２】
本願発明では、このように表示期間（Ｔｒ１〜Ｔｒ（ｎ＋ｍ））の長さの出現する順序によって、設定することのできる表示期間の最小値が変わってくる。そして、表示期間（Ｔｒ１〜Ｔｒｎ）の長さの順序を最適化することにより、より短い表示期間を設定することが可能となり、その結果、より高い階調数を実現することが可能となる。
【０１４３】
また本願発明において、表示期間（Ｔｒ１〜Ｔｒｎ）のうち、書き込み期間より十分長い表示期間を適度に分割し、その順序を最適化することにより、さらに短い表示期間を実現することができる場合がある（実施例２を参照）。表示期間を分割した場合、分割された表示期間をそれぞれ実現するための書き込み期間を設ける。また、それぞれの書き込み期間において入力されるデジタルデータ信号は、分割前の表示期間を実現するために入力されるデジタルデータ信号と同じものを用いる。
【０１４４】
なお、上述した本願発明の構成は自発光型のディスプレイへの適用だけに限らず、他の電子素子を用いた装置に適用することも可能である。また応答時間が数１０μｓｅｃ程度以下の、高速応答する液晶が開発された場合には、液晶ディスプレイに適用することも可能である。
【０１４５】
【実施例】
以下に、本願発明の実施例を説明する。
【０１４６】
（実施例１）
本実施例では、本願発明の自発光型のディスプレイにおいて、６ビットのデジタルデータ信号により６４階調の表示を行う場合について説明する。なお本実施例の自発光型のディスプレイは、図１〜図３に示した構造を有する。また説明には図８を用いる。
【０１４７】
はじめに、ゲート信号線Ｇａ１に第１のゲート信号線駆動回路１０３からゲート信号が入力され、ゲート信号線Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１１３ａおよび消去用ＴＦＴ１０９ａがオンの状態になる。
【０１４８】
同時に、ソース信号線（Ｓａ１〜Ｓａｘ）に第１のソース信号線駆動回路１０２を構成するラッチ（Ｂ）１０２ｃから、１ビット目のデジタルデータ信号が入力され、スイッチング用ＴＦＴ１１３ａを介して駆動用ＴＦＴ１０８ａのゲート電極に入力される。デジタルデータ信号は「０」または「１」の情報を有している。また同時に、電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９ａを介して駆動用ＴＦＴ１０８ｂのゲート電極に与えられる。その結果、駆動用ＴＦＴ１０８ｂはオフの状態となる。
【０１４９】
本実施例では、デジタルデータ信号が「０」の情報を有していた場合、駆動用ＴＦＴ１０８ａはオフの状態となる。一方、駆動用ＴＦＴ１０８ｂもオフの状態であるから、発光素子１１０の画素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタルデータ信号が入力された画素が有する発光素子１１０は発光しない。
【０１５０】
逆に、「１」の情報を有していた場合、駆動用ＴＦＴ１０８ａはオンの状態となる。従って、駆動用ＴＦＴ１０８ｂの状態（オンまたはオフ）にかかわらず、発光素子１１０の画素電極には電源電位が与えられる。その結果、「１」の情報を有するデジタルデータ信号が入力された画素が有する発光素子１１０は発光する。
【０１５１】
このように１ライン目の画素は、デジタルデータ信号が入力されると同時に、発光素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。図８では説明を簡便にするために、特に１ライン目の画素の表示期間のみを示す。
【０１５２】
次にＧａ１へのゲート信号の入力が終了すると同時に、ゲート信号線Ｇａ２に、第１のゲート信号線駆動回路１０３からゲート信号が入力される。そしてゲート信号線Ｇａ２に接続されている全ての画素のスイッチング用ＴＦＴ１１３ａおよび消去用ＴＦＴ１０９ａがオンの状態になり、２ライン目の画素にソース信号線（Ｓａ１〜Ｓａｘ）から１ビット目のデジタルデータ信号が入力される。そして１ライン目と同様に、発光素子１１０が発光または非発光を行い、表示期間Ｔｒ１となる。
【０１５３】
そして順に、全てのゲート信号線（Ｇａ３〜Ｇａｙ）にゲート信号が入力されていく。全てのゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素に１ビット目のデジタルデータ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１５４】
一方、全てのラインの画素に１ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、第２のゲート信号線駆動回路１０５からのゲート信号線Ｇｂ１へのゲート信号の入力が行われる。この場合、書き込み期間Ｔａ２では、書き込み期間Ｔａ１において用いられる第１のゲート信号線駆動回路１０３とは異なる、第２のゲート信号線駆動回路１０５が用いられる。なお、本実施例においては、書き込み期間Ｔａ１とＴａ２が一部重なっているが、本願発明はこれに限定されない。書き込み期間Ｔａ１とＴａ２が重ならない場合においても全く同じ駆動方法をとることができる。
【０１５５】
ゲート信号線Ｇｂ１にゲート信号が入力されると、ゲート信号線Ｇｂ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦＴ１１３ｂおよび消去用ＴＦＴ１０９ｂがオンの状態になる。そして同時に、ソース信号線（Ｓｂ１〜Ｓｂｘ）に第２のソース信号線駆動回路１０４のラッチ（Ｂ）１０４ｃから、２ビット目のデジタルデータ信号が入力される。デジタルデータ信号はスイッチング用ＴＦＴ１１３ｂを介して駆動用ＴＦＴ１０８ｂのゲート電極に入力される。また同時に電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ１０９ｂを介して駆動用ＴＦＴ１０８ａのゲート電極に与えられる。その結果、駆動用ＴＦＴ１０８ａはオフの状態となる。
【０１５６】
そして書き込み期間Ｔａ１と同様に、１ライン目の画素にデジタルデータ信号が入力されると同時に、発光素子１１０の発光、または非発光が選択され、１ライン目の画素は表示を行う。
【０１５７】
そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力されていく。全てのゲート信号線（Ｇｂ１〜Ｇｂｙ）が選択され、全てのラインの画素に２ビット目のデジタルデータ信号が入力されるまでの期間を書き込み期間Ｔａ２と呼ぶ。
【０１５８】
書き込み期間Ｔａ２において、それぞれのラインの画素に２ビット目のデジタルデータ信号が入力されると、保持されていた１ビット目のデジタルデータ信号は２ビット目のデジタルデータ信号に書き換えられ、それぞれのラインの画素は表示を行う。すなわち、表示期間Ｔｒ１が終了し、表示期間Ｔｒ２となる。またそれぞれのラインの画素において、２ビット目のデジタルデータ信号は、次のデジタルデータ信号、すなわち、書き込み期間Ｔａ３において入力される３ビット目のデジタルデータ信号が入力されるまで保持される（図８）。
【０１５９】
一方、全てのラインの画素に２ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、再び第１のゲート信号線駆動回路１０３からゲート信号線Ｇａ１へのゲート信号の入力が行われる。この場合、書き込み期間Ｔａ３では、書き込み期間Ｔａ２において用いられる第２のゲート信号線駆動回路１０５とは異なる、第１のゲート信号線駆動回路１０３が用いられる。なお、本実施例においては、書き込み期間Ｔａ２とＴａ３が一部重なっているが、本願発明はこれに限定されない。書き込み期間Ｔａ２とＴａ３が重ならない場合においても全く同じ駆動方法をとることができる。そして同様に、順に全てのゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、３ビット目のデジタルデータ信号が全ての画素に入力される。全てのラインの画素に３ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ３と呼ぶ。
【０１６０】
書き込み期間Ｔａ３において、それぞれのラインの画素に３ビット目のデジタルデータ信号が入力されると、保持されていた２ビット目のデジタルデータ信号は３ビット目のデジタルデータ信号に書き換えられ、それぞれのラインの画素は表示を行う。すなわち、表示期間Ｔｒ２が終了し、表示期間Ｔｒ３となる。またそれぞれのラインの画素に入力された３ビット目のデジタルデータ信号は、次の書き込み期間Ｔａ４において４ビット目のデジタルデータ信号が入力されるまで保持される。
【０１６１】
上述した動作は６ビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われ、その結果、表示期間（Ｔｒ１〜Ｔｒ６）が順に連続して出現する（図８）。６ビット目のデジタルデータ信号は、再び１ビット目のデジタルデータ信号が入力されるまで画素に保持される。再び１ビット目のデジタルデータ信号が画素に入力されると、表示期間Ｔｒ６は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ６）が終了すると、１つの画像を表示することができる。表示期間（Ｔｒ１〜Ｔｒ６）はそれぞれ、対応する書き込み期間（Ｔａ１〜Ｔａ６）が開始されてから、その次の書き込み期間が開始されるまでの期間である。このように表示期間（Ｔｒ１〜Ｔｒ６）はそれぞれ、書き込み期間（Ｔａ１〜Ｔａ６）が開始される時間差によってその期間が設定される。
【０１６２】
そして１フレーム期間終了後は、再びゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力される。その結果、１ビット目のデジタルデータ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１６３】
表示期間Ｔｒの長さは、表示期間（Ｔｒ１〜Ｔｒ６）を短い順に並べた場合に、長さの比が２0：２1：２2：…：２(n-2)：２(n-1)となるように設定すればよい本実施例では、特に、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ４：Ｔｒ５：Ｔｒ６＝２2：２3：２1：２4：２0：２5となるように設定する。この表示期間の組み合わせで６４階調のうち所望の階調表示を行うことができる。
【０１６４】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ３とＴｒ５において画素が発光した場合には５％の輝度が表現でき、Ｔｒ１とＴｒ４を選択した場合には３２％の輝度が表現できる。
【０１６５】
なお、同じゲート信号線駆動回路を用いる書き込み期間はそれぞれ同じ長さである。本実施例では、書き込み期間（Ｔａ１〜Ｔａ６）を一対のゲート信号線駆動回路を用いて交互に行っているため、Ｔａ１＝Ｔａ３＝Ｔａ５および、Ｔａ２＝Ｔａ４＝Ｔａ６が成り立つ。
【０１６６】
また、本願発明では、となりあう表示期間の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ６＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞれ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ６の長さ以上であることが必要である。例えば、本実施例において書き込み期間を全て一定（Ｔａ）とした場合、となりあう表示期間の長さの和のうち最小の値を取るＴｒ２＋Ｔｒ３が書き込み期間Ｔａの長さ以上であることが必要である。具体的には、表示期間の和Ｔｒ２+Ｔｒ３は（１フレーム期間）×（８＋２）／（２0＋２1＋…＋２5）となるため、書き込み期間Ｔａの長さは（１フレーム期間）×１０／６３以下であることが必要となる。また、同じゲート信号線駆動回路を用いる書き込み期間の長さの和が１フレーム期間よりも短いことが必要である。
【０１６７】
また説明を簡便にするために、本実施例では、書き込み期間（Ｔａ１〜Ｔａ６）において、一対のゲート信号線駆動回路を交互に用いているが、本願発明はこれに限定されない。本願発明において、となりあう書き込み期間が重ならない場合、その２つの書き込み期間において用いられるゲート信号線駆動回路は、同じであっても異なっても良い。一方、本願発明において、となりあう書き込み期間が重なる場合、その２つの書き込み期間において用いられるゲート信号線駆動回路は異なるものであることが必要である。
【０１６８】
また逆に、本実施例では、書き込み期間（Ｔａ１〜Ｔａ６）において、一対の駆動回路を交互に用いているため、となりあう書き込み期間が互いに一部重なっているかどうかは重要ではない。となりあう書き込み期間が互いに一部重なっている場合と、重なっていない場合のいずれの場合においても、全く同じ駆動方法をとることが可能である。
【０１６９】
また、本実施例において、６４階調表示に必要な６ビットのデジタルデータ信号の他にそれぞれ、全ての画素において発光素子が非発光を選択するデジタルデータ信号（本実施例では、全て「０」の情報を有するデジタルデータ信号）を用いた書き込み期間を追加することによって、全ての画素が発光を行わない表示期間を設けてもよい。前記書き込み期間および表示期間をそれぞれ、非発光の書き込み期間および非発光の表示期間と呼ぶ。従来のアナログ駆動の場合、自発光型のディスプレイに全白の画像を表示させると、常に発光素子が発光することになり、有機化合物層の劣化を早める原因となり得る。本願発明では非発光の表示期間を設けることによって、有機化合物層の劣化をある程度抑えることができる。
【０１７０】
本願発明では、表示期間と書き込み期間は一部重なっている。言い換えると、書き込み期間においても画素を表示させることが可能である。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティー比）として高い値を実現することができる。特に、本実施例のように非発光の表示期間を設けない場合、デューティー比は１００％となる。もちろん、非発光の表示期間を適度に設けることによって、１００％以下の任意のデューティー比を実現することができる。
【０１７１】
（実施例２）
次に本願明における駆動方式の別の実施例として、２５６階調表示方式の一例を説明する。説明には図９を用いる。
【０１７２】
本実施例において、自発光型のディスプレイは、図１〜図３に示した構造を有する。また、本実施例における駆動方法のうち、実施の形態または実施例１で既に説明した部分については、説明を簡略化する。
【０１７３】
まず、ゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力され、１ライン目の画素にデジタルデータ信号が入力される。そして同時に、発光素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。図９では、特に１ライン目の画素の表示期間についてのみ示す。そして順に、ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、同時に表示を行う。全てのゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素に１ビット目のデジタルデータ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１７４】
一方、全てのラインの画素に１ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、第２のゲート信号線駆動回路１０５からのゲート信号線Ｇｂ１へのゲート信号の入力が行われる。そして１ライン目の画素は、デジタルデータ信号が入力されると同時に、発光素子１１０の発光、または非発光を行い、表示を行う。すなわち、表示期間Ｔｒ１は終了し、表示期間Ｔｒ２となる（図９）。そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に２ビット目のデジタルデータ信号が入力されるまでの期間を書き込み期間Ｔａ２と呼ぶ。なお、本実施例では、書き込み期間Ｔａ１とＴａ２が一部重なっているが、本願発明はこれに限定されない。書き込み期間Ｔａ１とＴａ２が重ならない場合においても全く同じ駆動方法をとることが可能である。
【０１７５】
一方、全てのラインの画素に２ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目のデジタルデータ信号の入力と並行して、再び第１のゲート信号線駆動回路１０３からゲート信号線Ｇａ１へのゲート信号の入力が行われる。そして１ライン目の画素は、デジタルデータ信号が入力されると同時に、発光素子１１０の発光、または非発光を行い、表示を行う。すなわち、表示期間Ｔｒ２は終了し、表示期間Ｔｒ３となる（図９）。そして順に、ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に３ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ３と呼ぶ。なお、本実施例では、書き込み期間Ｔａ２とＴａ３が一部重なっているが、本願発明はこれに限定されない。書き込み期間Ｔａ２とＴａ３が重ならない場合においても全く同じ駆動方法をとることが可能である。
【０１７６】
上述した動作は１０ビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われる。その結果、表示期間（Ｔｒ１〜Ｔｒ１０）が順に連続して出現する（図９）。１０ビット目のデジタルデータ信号は、再び１ビット目のデジタルデータ信号が入力されるまで画素に保持される。再び１ビット目のデジタルデータ信号が画素に入力されると、表示期間Ｔｒ１０は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ１０）が終了すると、１つの画像を表示することができる。本願発明の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ。表示期間（Ｔｒ１〜Ｔｒ１０）はそれぞれ、対応する書き込み期間（Ｔａ１〜Ｔａ１０）が開始されてから、その次の書き込み期間（Ｔａ２〜Ｔａ１０及び次のフレームの最初の書き込み期間Ｔａ１）が開始されるまでの期間である。このように表示期間（Ｔｒ１〜Ｔｒ１０）はそれぞれ、書き込み期間（Ｔａ１〜Ｔａ１０）が開始される時間差によってその期間が定められる。
【０１７７】
そして１フレーム期間終了後は、再びゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力される。その結果、１ビット目のデジタルデータ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１７８】
本実施例では、表示期間（Ｔｒ１〜Ｔｒ１０）の長さの比を、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ４：Ｔｒ５：（Ｔｒ６＋Ｔｒ８＋Ｔｒ１０）：Ｔｒ７：Ｔｒ９＝２4：２5：２3：２6：２2：２7：２1：２0となるように設定する。また、表示期間Ｔｒ６、Ｔｒ８、Ｔｒ１０の長さの比は、Ｔｒ６：Ｔｒ８：Ｔｒ１０＝１：１：２となるように設定する。また、書き込み期間Ｔａ６、Ｔａ８、Ｔａ１０において入力されるデジタルデータ、すなわち６ビット目、８ビット目、１０ビット目のデジタルデータは、全て同じであることが必要である。言い換えると、表示期間Ｔｒ６、Ｔｒ８及びＴｒ１０において、同じ画素の有する発光素子は同じ状態（発光または非発光）であることが必要である。このように設定することによって、２５６階調のうち所望の階調表示を行うことができる。
【０１７９】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ４とＴｒ６とＴｒ８とＴｒ１０とにおいて画素が発光した場合には７５％の輝度が表現でき、Ｔｒ２とＴｒ３とＴｒ９とを選択した場合には１６％の輝度が表現できる。
【０１８０】
なお、本願発明では、となりあう表示期間の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ１０＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞれ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ１０の長さ以上であることが必要である。例えば、本実施例において書き込み期間を全て一定（Ｔａ）とした場合、となりあう表示期間の長さの和のうち最小の値を取るＴｒ８＋Ｔｒ９が書き込み期間Ｔａの長さ以上であることが必要である。具体的には、表示期間の和Ｔｒ８+Ｔｒ９は（１フレーム期間）×（３２＋１）／（２0＋２1＋…＋２7）となるため、書き込み期間Ｔａの長さは（１フレーム期間）×３３／２５５以下であることが必要となる。これを実施の形態において示した例（表示期間の和の最小値は２０／２５５）と比較すると、となりあう表示期間の和の最小値を２０／３３倍小さく設定することができる。その結果、より高い階調数を実現することが可能となる。
【０１８１】
このように、２n階調表示に必要なｎ個の表示期間のうち、書き込み期間より十分長い表示期間を適度に分割し、その順序を最適化することにより、さらに短い表示期間を実現できる場合がある。本実施例においては、２５６階調表示に必要な８つの表示期間のうち、最も長い表示期間を、長さの比が１：１：２となるように３つに分割し、図９に示す順序とする。これにより、書き込み期間Ｔａの長さが（１フレーム期間）×３３／２５５以下を満たす範囲で、短い表示期間を設定することが可能となる。この場合、３つに分割された表示期間を実現するために、３つの書き込み期間を設ける。また、それぞれの書き込み期間において入力されるデジタルデータ信号は、互いに同じであり、分割前の表示期間を実現するデジタルデータ信号と同じものを用いる。
（実施例３）
本実施例では、本願発明の自発光型のディスプレイにおける６４階調表示方式の別の一例を説明する。説明には図１０を用いる。本実施例において、自発光型のディスプレイは、図１〜図３に示した構造を有する。また、本実施例における駆動方法のうち、実施の形態及び実施例１で既に説明した部分については、説明を簡略化する。
【０１８２】
はじめにゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力され、１ライン目の画素にデジタルデータ信号が入力される。その結果、発光素子１１０が発光、または非発光を行い、表示期間Ｔｒ１となる。図１０では、特に１ライン目の画素の表示期間についてのみ示す。そして順に、ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、表示を行う。全てのゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素に１ビット目のデジタルデータ信号が入力されるまでの期間が書き込み期間Ｔａ１である。
【０１８３】
一方、全てのラインの画素に１ビット目のデジタルデータ信号が入力される前、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、第２のゲート信号線駆動回路１０５からのゲート信号線Ｇｂ１へのゲート信号の入力が行われる。その結果、発光素子１１０の発光、または非発光を行い、表示を行う。すなわち、表示期間Ｔｒ１は終了し、表示期間Ｔｒ２となる（図１０）。そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に２ビット目のデジタルデータ信号が入力されるまでの期間を書き込み期間Ｔａ２と呼ぶ。なお、本実施例では、書き込み期間Ｔａ１とＴａ２が一部重なっているが、本願発明はこれに限定されない。書き込み期間Ｔａ１とＴａ２が重ならない場合においても全く同じ駆動方法をとることが可能である。
【０１８４】
書き込み期間Ｔａ２が終了した後、所定の期間をおいて、再び第１のゲート信号線駆動回路１０３からゲート信号線Ｇａ１へのゲート信号の入力が行われる。そして１ライン目の画素は、デジタルデータ信号が入力されると同時に、発光素子１１０の発光、または非発光を行い、表示を行う。すなわち、表示期間Ｔｒ２は終了し、表示期間Ｔｒ３となる。そして順に、ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に３ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ３と呼ぶ。
【０１８５】
上述した動作は８ビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われる。その結果、表示期間（Ｔｒ１〜Ｔｒ８）が順に連続して出現する（図１０）。８ビット目のデジタルデータ信号は、再び１ビット目のデジタルデータ信号が入力されるまで画素に保持される。再び１ビット目のデジタルデータ信号が画素に入力されると、表示期間Ｔｒ８は終了し、同時にフレーム期間が終了する。全ての表示期間（Ｔｒ１〜Ｔｒ８）が終了すると、１つの画像を表示することができる。表示期間（Ｔｒ１〜Ｔｒ８）はそれぞれ、対応する書き込み期間（Ｔａ１〜Ｔａ８）が開始されてから、その次の書き込み期間（Ｔａ２〜Ｔａ８及び次のフレームの最初の書き込み期間Ｔａ１）が開始されるまでの期間である。
【０１８６】
そして１フレーム期間終了後は、再びゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力される。その結果、１ビット目のデジタルデータ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述した動作を繰り返す。
【０１８７】
本実施例では、書き込み期間Ｔａ４及びＴａ８において画素に入力されるデジタルデータ信号は全て、発光素子が非発光を選択するデジタルデータ信号とする。その結果、表示期間Ｔｒ４及びＴｒ８は、全ての画素が発光を行わない表示期間となる。前記書き込み期間および表示期間をそれぞれ、非発光の書き込み期間および非発光の表示期間と呼ぶ。従来のアナログ駆動の場合、自発光型のディスプレイに全白の画像を表示させると、常に発光素子が発光することになり、有機化合物層の劣化を早める原因となり得る。本願発明では非発光の表示期間を設けることによって、有機化合物層の劣化をある程度抑えることができる。
【０１８８】
本実施例では、表示期間（Ｔｒ１〜Ｔｒ８）のうち非発光の表示期間を除いた６つの表示期間の長さの比を、Ｔｒ１：Ｔｒ２：Ｔｒ３：Ｔｒ５：Ｔｒ６：Ｔｒ７＝２3：２4：２2：２1：２5：２0となるように設定する。この表示期間の組み合わせで６４階調のうち所望の階調表示を行うことができる。
【０１８９】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。非発光の表示期間を除いた全ての表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ２及びＴｒ６において画素が発光した場合には７６％の輝度が表現でき、Ｔｒ３とＴｒ５とＴｒ７とを選択した場合には１１％の輝度が表現できる。
【０１９０】
なお、本願発明では、となりあう表示期間の長さの和Ｔｒ１＋Ｔｒ２、Ｔｒ２＋Ｔｒ３、…、Ｔｒ８＋（次のフレームの最初の表示期間Ｔｒ１）がそれぞれ、対応する書き込み期間Ｔａ１、Ｔａ２、…、Ｔａ８の長さ以上であることが必要である。本実施例では、２つの非表示期間Ｔｒ４及びＴｒ８を、前記条件を満たす範囲で自由に設定することができる。
【０１９１】
本実施例では、書き込み期間（Ｔａ１〜Ｔａ６）において、一対のゲート信号線駆動回路を交互に用いているが、本願発明はこれに限定されない。本願発明において、となりあう書き込み期間が重ならない場合、その２つの書き込み期間において用いられるゲート信号線駆動回路は、同じであっても異なっても良い。
【０１９２】
（実施例４）
次に、本願発明の自発光型のディスプレイにおける６４階調表示方式の別の一例を説明する。説明には図１１を用いる。本実施例において、自発光型のディスプレイは、図１〜図３に示した構造を有する。また、本実施例における駆動方法のうち、実施の形態及び実施例１で説明した部分については、説明を簡略化する。
【０１９３】
はじめにゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力され、１ライン目の画素にデジタルデータ信号が入力される。その結果、発光素子１１０が発光、または非発光を行い、表示期間Ｔｒ１ａとなる。図１１では、特に１ライン目の画素の表示期間についてのみ示す。そして順に、ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、同時に表示を行う。全てのゲート信号線（Ｇａ１〜Ｇａｙ）が選択され、全てのラインの画素に１ビット目のデジタルデータ信号が入力されるまでの期間が書き込み期間Ｔａ１ａである。
【０１９４】
一方、書き込み期間Ｔａ１ａが終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、第２のゲート信号線駆動回路１０５からのゲート信号線Ｇｂ１へのゲート信号の入力が行われる。その結果、発光素子１１０の発光、または非発光を行い、表示を行う。すなわち、表示期間Ｔｒ１ａは終了し、表示期間Ｔｒ２ａとなる（図１１）。そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に２ビット目のデジタルデータ信号が入力されるまでの期間を書き込み期間Ｔａ２ａと呼ぶ。
【０１９５】
一方、書き込み期間Ｔａ２ａが終了する前に、画素への２ビット目のデジタルデータ信号の入力と並行して、再び第１のゲート信号線駆動回路１０３からゲート信号線Ｇａ１へのゲート信号の入力が行われる。そして１ライン目の画素は、デジタルデータ信号が入力されると同時に、発光素子１１０の発光、または非発光を行い、表示を行う。すなわち、表示期間Ｔｒ２ａは終了し、表示期間Ｔｒ３ａとなる（図１１）。そして順に、ゲート信号線（Ｇａ２〜Ｇａｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に３ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ３ａと呼ぶ。
【０１９６】
上述した動作は７ビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われる。そして、書き込み期間Ｔａ７ａが終了した後に、再び第２のゲート信号線駆動回路１０５からゲート信号線Ｇｂ１へのゲート信号の入力が行われる。つまり、表示期間Ｔｒ７ｂが終了し、フレーム期間が終了する。同時に、次のフレームの最初の表示期間Ｔｒ１ｂとなる（図１１）。そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に１ビット目のデジタルデータ信号が入力し終わるまでの期間を、書き込み期間Ｔａ１ｂと呼ぶ。
【０１９７】
一方、書き込み期間Ｔａ１ｂが終了する前に、画素への１ビット目のデジタルデータ信号の入力と並行して、第１のゲート信号線駆動回路１０５からのゲート信号線Ｇａ１へのゲート信号の入力が行われる。そして１ライン目の画素は、デジタルデータ信号が入力されると同時に、発光素子１１０の発光、または非発光を行い、表示を行う。すなわち、表示期間Ｔｒ１ｂは終了し、表示期間Ｔｒ２ｂとなる（図１１）。そして順に、ゲート信号線（Ｇｂ２〜Ｇｂｙ）にゲート信号が入力され、表示を行う。全てのラインの画素に２ビット目のデジタルデータ信号が入力されるまでの期間を書き込み期間Ｔａ２ｂと呼ぶ。
【０１９８】
上述した動作は７ビット目のデジタルデータ信号が画素に入力されるまで繰り返し行われる。その結果、表示期間（Ｔｒ１ａ〜Ｔｒ７ａ、Ｔｒ１ｂ〜Ｔｒ７ｂ）が順に連続して出現する（図１１）。７ビット目のデジタルデータ信号は、再び１ビット目のデジタルデータ信号が入力されるまで画素に保持される。再び１ビット目のデジタルデータ信号が画素に入力されると、表示期間Ｔｒ７ｂは終了し、同時にフレーム期間が終了する。表示期間（Ｔｒ１ａ〜Ｔｒ７ａ、Ｔｒ１ｂ〜Ｔｒ７ｂ）はそれぞれ、対応する書き込み期間（Ｔａ１ａ〜Ｔａ７ａ、Ｔａ１ｂ〜Ｔａ７ｂ）が開始されてから、その次の書き込み期間（Ｔａ２ａ〜Ｔａ７ａ、Ｔａ１ｂ〜Ｔａ７ｂ及び、次のフレームの最初の書き込み期間Ｔａ１ａ）が開始されるまでの期間である。このように表示期間はそれぞれ、書き込み期間が開始される時間差によってその期間が定められる。
【０１９９】
そして１フレーム期間終了後は、再びゲート信号線Ｇａ１に、第１のゲート信号線駆動回路１０３からゲート信号が入力される。その結果、１ビット目のデジタルデータ信号が画素に入力され、１ライン目の画素が再び表示期間Ｔｒ１ａとなる。そして再び上述した動作を繰り返す。
【０２００】
本実施例では、書き込み期間Ｔａ７ａ及びＴａ７ｂにおいて画素に入力されるデジタルデータ信号は全て、発光素子が非発光を選択するデジタルデータ信号とする。その結果、表示期間Ｔｒ７ａ及びＴｒ７ｂは、全ての画素が発光を行わない表示期間となる。前記書き込み期間および表示期間をそれぞれ、非発光の書き込み期間および非発光の表示期間と呼ぶ。従来のアナログ駆動の場合、自発光型のディスプレイに全白の画像を表示させると、常に発光素子が発光することになり、有機化合物層の劣化を早める原因となり得る。本願発明では非発光の表示期間を設けることによって、有機化合物層の劣化をある程度抑えることができる。
【０２０１】
表示期間（Ｔｒ１ａ〜Ｔｒ７ａ、Ｔｒ１ｂ〜Ｔｒ７ｂ）のうち、２つの非発光の表示期間Ｔｒ７ａ及びＴｒ７ｂを除いた１２個の表示期間の長さの比は、Ｔｒ１ａ：Ｔｒ２ａ：Ｔｒ３ａ：Ｔｒ４ａ：Ｔｒ５ａ：Ｔｒ６ａ＝Ｔｒ１ｂ：Ｔｒ２ｂ：Ｔｒ３ｂ：Ｔｒ４ｂ：Ｔｒ５ｂ：Ｔｒ６ｂ＝２3：２2：２4：２1：２5：２0となるように設定する。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【０２０２】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることによって、当該フレーム期間におけるその画素の表示した階調がきまる。非発光の表示期間を除いた全ての表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｒ３ａ及びＴｒ５ａ（同様に、Ｔｒ３ｂ及びＴｒ５ｂ）において画素が発光した場合には７６％の輝度が表現でき、Ｔｒ２ａ、Ｔｒ４ａ及びＴｒ６ａ（同様に、Ｔｒ２ｂ、Ｔｒ４ｂ及びＴｒ６ｂ）を選択した場合には１１％の輝度が表現できる。
【０２０３】
なお、本願発明では、となりあう表示期間の長さの和Ｔｒ１ａ＋Ｔｒ２ａ、Ｔｒ２ａ＋Ｔｒ３ａ、…、Ｔｒ７ａ＋Ｔｒ１ｂ、Ｔｒ１ｂ＋Ｔｒ２ｂ、Ｔｒ２ｂ＋Ｔｒ３ｂ、…、Ｔｒ７ｂ＋（次のフレームの最初の表示期間）がそれぞれ、対応する書き込み期間Ｔａ１ａ、Ｔａ２ａ、…、Ｔａ７ａ、Ｔａ１ｂ、Ｔａ２ｂ、…、Ｔａ７ｂの長さ以上であることが必要である。非表示期間Ｔｒ７ａ及びＴｒ７ｂは、前記条件を満たす範囲で自由に設定することができる。
【０２０４】
（実施例５）
本実施例では、図３に示した画素の回路図とは異なる場合の例について、図５、図６及び図７を用いて説明する。なお、本実施例において、３８０１ａ及び３８０１ｂはそれぞれスイッチング用ＴＦＴ３８０４ａ及び３８０４ｂのゲート配線（ゲート信号線の一部）、３８０２ａ及び３８０２ｂはそれぞれスイッチング用ＴＦＴ３８０４ａ及び３８０４ｂのソース配線（ソース信号線の一部）、３８０６ａ及び３８０６ｂは駆動用ＴＦＴ、３８０５ａ及び３８０５ｂは消去用ＴＦＴ、３８０８は発光素子、３８０３は電源供給線、３８０７ａ及び３８０７ｂはコンデンサとする。
【０２０５】
図５は、電源供給線３８０３をゲート配線３８０１ａ及び３８０１ｂと平行に設けた場合の例である。なお、図５では電源供給線３８０３とゲート配線３８０１ａ及び３８０１ｂとが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線３８０３とゲート配線３８０１ａまたは３８０１ｂとで専有面積を共有させることができるため、画素部をさらに高精細化することができる。
【０２０６】
図６及び図７は、二つの画素間で電源供給線３８０３を共通とした場合の例である。即ち、二つの画素が電源供給線３８０３を中心に線対称となるように形成されている点に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２０７】
図６は、電源供給線３８０３をソース配線３８０２ａ及び３８０２ｂと平行に設けた例である。  また、図７は、電源供給線３８０３をゲート配線３８０１ａ及び３８０１ｂと平行に設けた例である。なお図６及び図７においてそれぞれ、電源供給線３８０８をソース配線３８０２ａ〜ｄのいずれか一本またはゲート配線３８０１ａ〜ｄのいずれか一本と重なるように設けることが可能であれば、それらを重ねて設けることも有効である。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精細化することができる。
【０２０８】
（実施例６）
本実施例では、本願発明を用いて自発光型のディスプレイを作製した例について説明する。
【０２０９】
図１２（Ａ）は本願発明を用いた自発光型のディスプレイの上面図である。図１２（Ａ）において、４０１０は基板、４０１１は画素部、４０１２ａ及び４０１２ｂはソース信号線駆動回路、４０１３ａ及び４０１３ｂはゲート信号線駆動回路である。また、それぞれの駆動回路及び電源供給線は配線４０１６ａ、４０１６ｂ、４０１４ａ、４０１４ｂ及び４０１５を経てＦＰＣ４０１７に至り、外部機器へと接続される。
【０２１０】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
【０２１１】
また、図１２（Ｂ）は本実施例の自発光型のディスプレイの断面構造であり、図１２（Ａ）をＡ-Ａ’で切断した断面図である。図１２（Ｂ）において、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０２２ａ、４０２２ｂ及び画素部用ＴＦＴ４０２３（但し、ここでは発光素子への電流を制御する駆動用ＴＦＴだけ図示している）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
【０２１２】
駆動回路用ＴＦＴ４０２２ａ、４０２２ｂ及び画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
【０２１３】
次に、有機化合物層４０２９を形成する。有機化合物層４０２９は公知の有機化合物材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、有機化合物材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
【０２１４】
本実施例では、シャドーマスクを用いて蒸着法により有機化合物層を形成する。シャドーマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光の自発光型のディスプレイとすることもできる。
【０２１５】
有機化合物層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０と有機化合物層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で有機化合物層４０２９と陰極４０３０を連続成膜するか、有機化合物層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
【０２１６】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的には有機化合物層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
【０２１７】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（有機化合物層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２１８】
このようにして形成された発光素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
【０２１９】
さらに、発光素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材７０００が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
【０２２０】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２２１】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２２２】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２２３】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２２４】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２２５】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４ａ、４０１４ｂ、４０１５も同様にしてシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。
【０２２６】
なお本実施例では、充填材６００４を設けてからカバー材６０００を接着し、充填材６００４の側面（露呈面）を覆うようにシーリング材７０００を取り付けているが、カバー材６０００及びシーリング材７０００を取り付けてから、充填材６００４を設けても良い。この場合、基板４０１０、カバー材６０００及びシーリング材７０００で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０２２７】
なお、本実施例は、実施例１〜５のいずれの実施例とも組み合わせることが可能である。
【０２２８】
（実施例７）
本実施例では、本願発明を用いて実施例６とは異なる形態の自発光型のディスプレイを作製した例について、図１３（Ａ）、１３（Ｂ）を用いて説明する。図１２（Ａ）、１２（Ｂ）と同じ番号のものは同じ部分を指しているので説明は省略する。
【０２２９】
図１３（Ａ）は本実施例の自発光型のディスプレイの上面図であり、図１３（Ａ）をＡ―Ａ’で切断した断面図を図１３（Ｂ）に示す。
【０２３０】
実施例６に従って、発光素子の表面を覆ってパッシベーション膜６００３までを形成する。
【０２３１】
さらに、発光素子を覆うようにして充填材６００４を設ける。この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２３２】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２３３】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２３４】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２３５】
但し、発光素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光性を有する必要がある。
【０２３６】
次に、充填材６００４を用いてカバー材６０００を接着した後、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付ける。フレーム材６００１はシーリング材（接着剤として機能する）６００２によって接着される。このとき、シーリング材６００２としては、光硬化性樹脂を用いるのが好ましいが、有機化合物層の耐熱性が許せば熱硬化性樹脂を用いても良い。なお、シーリング材６００２はできるだけ水分や酸素を透過しない材料であることが望ましい。また、シーリング材６００２の内部に乾燥剤を添加してあっても良い。
【０２３７】
また、配線４０１６はシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６ａについて説明したが、他の配線４０１６ｂ、４０１４ａ、４０１４ｂ及び４０１５も同様にしてシーリング材６００２と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。
【０２３８】
なお本実施例では、充填材６００４を設けてからカバー材６０００を接着し、充填材６００４の側面（露呈面）を覆うようにフレーム材６００１を取り付けているが、カバー材６０００及びフレーム材６００１を取り付けてから、充填材６００４を設けても良い。この場合、基板４０１０、カバー材６０００及びフレーム材６００１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2Ｔｏｒｒ以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０２３９】
なお、本実施例は、実施例１〜５のいずれの実施例とも組み合わせることが可能である。
【０２４０】
（実施例８）
本実施例では、本願発明の自発光型のディスプレイについて図１４（Ａ）、（Ｂ）を用いて説明する。図１４（Ａ）は、発光素子の形成されたＴＦＴ基板において、発光素子の封入まで行った状態を示す上面図である。点線で示された６８０１ａ及び６８０１ｂはソース信号線駆動回路、６８０２ａ及び６８０２ｂはゲート信号線駆動回路、６８０３は画素部である。また、６８０４はカバー材、６８０５は第１シール材、６８０６は第２シール材であり、第１シール材６８０５で囲まれた内側のカバー材とＴＦＴ基板との間には充填材６８０７（図１４（Ｂ）参照）が設けられる。
【０２４１】
なお、６８０８は一対のソース信号線駆動回路６８０１ａ及び６８０１ｂ、一対のゲート信号線駆動回路６８０２ａ及び６８０２ｂ及び、画素部４０３に入力される信号を伝達するための接続配線であり、外部機器との接続端子となるＦＰＣ（フレキシブルプリントサーキット）４０９からビデオ信号やクロック信号を受け取る。
【０２４２】
ここで、図１４（Ａ）をＡ−Ａ’で切断した断面に相当する断面図を図１４（Ｂ）に示す。なお、図１４（Ａ）、（Ｂ）では同一の部位に同一の符号を用いている。
【０２４３】
図１４（Ｂ）に示すように、基板６８００上には画素部６８０３、一対のソース信号線駆動回路６８０１ａ及び６８０１ｂが形成されており、画素部６８０３は発光素子に流れる電流を制御するためのＴＦＴ（以下、駆動用ＴＦＴという）６８５１とそのドレインに電気的に接続された画素電極６８５２等を含む複数の画素により形成される。本実施例では駆動用ＴＦＴ６８５１をｐチャネル型ＴＦＴとする。また、一対のソース信号線駆動回路６８０１ａ及び６８０１ｂはそれぞれ、ｎチャネル型ＴＦＴ６８５３ａとｐチャネル型ＴＦＴ６８５４ａとを相補的に組み合わせたＣＭＯＳ回路及び、ｎチャネル型ＴＦＴ６８５３ｂとｐチャネル型ＴＦＴ６８５４ｂとを相補的に組み合わせたＣＭＯＳ回路を用いて形成される。
【０２４４】
各画素は画素電極の下にカラーフィルタ（Ｒ）６８５５、カラーフィルタ（Ｇ）６８５６及びカラーフィルタ（Ｂ）（図示せず）を有している。ここでカラーフィルタ（Ｒ）とは赤色光を抽出するカラーフィルタであり、カラーフィルタ（Ｇ）は緑色光を抽出するカラーフィルタ、カラーフィルタ（Ｂ）は青色光を抽出するカラーフィルタである。なお、カラーフィルタ（Ｒ）６８５５は赤色発光の画素に、カラーフィルタ（Ｇ）６８５６は緑色発光の画素に、カラーフィルタ（Ｂ）は青色発光の画素に設けられる。
【０２４５】
これらのカラーフィルタを設けた場合の効果としては、まず発光色の色純度が向上する点が挙げられる。例えば赤色発光の画素からは発光素子から赤色光が放射される（本実施例では画素電極側に向かって放射される）が、この赤色光を、赤色光を抽出するカラーフィルタに通すことにより赤色の純度を向上させることができる。このことは、他の緑色光、青色光の場合においても同様である。
【０２４６】
また、従来のカラーフィルタを用いない構造では自発光型のディスプレイの外部から侵入した可視光が発光素子の発光層を励起させてしまい、所望の発色が得られない問題が起こりうる。しかしながら、本実施例のようにカラーフィルタを設けることで発光素子には特定の波長の光しか入らないようになる。即ち、外部からの光により発光素子が励起されてしまうような不具合を防ぐことが可能である。
【０２４７】
なお、カラーフィルタを設ける構造は従来提案されているが、発光素子は白色発光のものを用いていた。この場合、赤色光を抽出するには他の波長の光をカットしていたため、輝度の低下を招いていた。しかしながら、本実施例では、例えば発光素子から発した赤色光を、赤色光を抽出するカラーフィルタに通すため、輝度の低下を招くようなことがない。
【０２４８】
次に、画素電極６８５２は透明導電膜で形成され、発光素子の陽極として機能する。また、画素電極６８５２の両端には絶縁膜６８５７が形成され、さらに赤色に発光する発光層６８５８、緑色に発光する発光層６８５９が形成される。なお、図示しないが隣接する画素には青色に発光する発光層を設けられ、赤、緑及び青に対応した画素によりカラー表示が行われる。勿論、青色の発光層が設けられた画素は青色を抽出するカラーフィルタが設けられている。
【０２４９】
なお、発光層６８５８、６８５９の材料として有機材料だけでなく無機材料を用いることができる。また、発光層だけでなく電子注入層、電子輸送層、正孔輸送層または正孔注入層を組み合わせた積層構造としても良い。
【０２５０】
また、各発光層の上には発光素子の陰極６８６０が遮光性を有する導電膜でもって形成される。この陰極６８６０は全ての画素に共通であり、接続配線６８０８を経由してＦＰＣ６８０９に電気的に接続されている。
【０２５１】
次に、第１シール材６８０５をディスペンサー等で形成し、スペーサ（図示せず）を撒布してカバー材６８０４を貼り合わせる。そして、ＴＦＴ基板、カバー材６８０４及び第１シール材６８０５で囲まれた領域内に充填材６８０７を真空注入法により充填する。
【０２５２】
また、本実施例では充填材６８０７に予め吸湿性物質６８６１として酸化バリウムを添加しておく。なお、本実施例では吸湿性物質を充填材に添加して用いるが、塊状に分散させて充填材中に封入することもできる。また、図示されていないがスペーサの材料として吸湿性物質を用いることも可能である。
【０２５３】
次に、充填材６８０７を紫外線照射または加熱により硬化させた後、第１シール材６８０５に形成された開口部（図示せず）を塞ぐ。第１シール材６８０５の開口部を塞いだら、導電性材料６８６２を用いて接続配線６８０８及びＦＰＣ６８０９を電気的に接続させる。さらに、第１シール材６８０５の露呈部及びＦＰＣ６８０９の一部を覆うように第２シール材６８０６を設ける。第２シール材６８０６は第１シール材６８０５と同様の材料を用いれば良い。
【０２５４】
以上のような方式を用いて発光素子を充填材６８０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の有機材料の酸化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い自発光型のディスプレイを作製することができる。
【０２５５】
また、本実施例では、既存の液晶ディスプレイ用の製造ラインを転用させることができるため、整備投資の費用が大幅に削減可能であり、歩留まりの高いプロセスで１枚の基板から複数の発光装置を生産することができるため、大幅に製造コストを低減しうる。
【０２５６】
なお、本実施例は、実施例１〜５のいずれの実施例とも組み合わせることが可能である。
【０２５７】
（実施例９）
本実施例では、実施例８に示した自発光型のディスプレイにおいて、発光素子から発する光の放射方向とカラーフィルタの配置を異ならせた場合の例について示す。説明には図１５（Ａ）、（Ｂ）を用いるが、基本的な構造は図１４（Ａ）、（Ｂ）と同様であるので変更部分に新しい符号を付して説明する。
【０２５８】
本実施例では画素部６９０１には駆動用ＴＦＴ６９０２としてｎチャネル型ＴＦＴが用いられている。また、駆動用ＴＦＴ６９０２のドレインには画素電極６９０３が電気的に接続され、この画素電極６９０３は遮光性を有する導電膜で形成されている。本実施例では画素電極６９０３が発光素子の陰極となる。
【０２５９】
また、本願発明を用いて形成された赤色に発光する発光層６８５８、緑色に発光する発光層６８５９の上には各画素に共通な透明導電膜６９０４が形成される。この透明導電膜６９０４は発光素子の陽極となる。
【０２６０】
さらに、本実施例ではカラーフィルタ（Ｒ）６９０５、カラーフィルタ（Ｇ）６９０６及びカラーフィルタ（Ｂ）（図示せず）がカバー材６８０４に形成されている点に特徴がある。本実施例の発光素子の構造とした場合、発光層から発した光の放射方向がカバー材側に向かうため、図１５（Ｂ）の構造とすればその光の経路にカラーフィルタを設置することができる。
【０２６１】
本実施例のようにカラーフィルタ（Ｒ）６９０５、カラーフィルタ（Ｇ）６９０６及びカラーフィルタ（Ｂ）（図示せず）をカバー材６８０４に設けると、ＴＦＴ基板の工程を少なくすることができ、歩留まり及びスループットの向上を図ることができるという利点がある。
【０２６２】
なお、本実施例は、実施例１〜５のいずれの実施例とも組み合わせることが可能である。
【０２６３】
（実施例１０）
ここで自発光型のディスプレイにおける画素部のさらに詳細な断面構造を図１６に示す。但し、一対のスイッチング用ＴＦＴ、消去用ＴＦＴ及び駆動用ＴＦＴはそれぞれ同じ構造で良いため、図１６においては、スイッチング用ＴＦＴ、消去用ＴＦＴ及び駆動用ＴＦＴを１つずつ図示する。
【０２６４】
図１６において、基板３５０１上に設けられたスイッチング用ＴＦＴ３５０２は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としている。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つ、いわゆるマルチゲート構造でも構わない。また、３８で示される配線は、スイッチング用ＴＦＴ３５０２のゲート電極３９ａと３９ｂを電気的に接続するゲート信号線である。
【０２６５】
また、消去用ＴＦＴ３５０４は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としている。ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構造となり、オフ電流値を低減することができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つ、いわゆるマルチゲート構造でも構わない。消去用ＴＦＴ３５０４のドレイン配線３１は配線３６によって、スイッチング用ＴＦＴ３５０２のドレイン配線３５と、駆動用ＴＦＴのゲート電極３７とに電気的に接続されている。
【０２６６】
スイッチング用ＴＦＴ３５０２及び消去用ＴＦＴ３５０４は、公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いても構わない。なお、スイッチング用ＴＦＴ３５０２及び消去用ＴＦＴ３５０４は同じ型のＴＦＴ（ｎチャネルまたはｐチャネル）を用いることが好ましい。
【０２６７】
また、駆動用ＴＦＴ３５０３は公知の方法を用いて形成されたｎチャネル型ＴＦＴを用いる。駆動用ＴＦＴのゲート電極３７は配線３６によって、スイッチング用ＴＦＴ３５０２のドレイン配線３５と、消去用ＴＦＴ３５０４のドレイン配線３１とに電気的に接続されている。
【０２６８】
駆動用ＴＦＴは発光素子を流れる電流量を制御するための素子であるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そのため、駆動用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるようにＬＤＤ領域を設ける本実施例の構造は極めて有効である。
【０２６９】
また、本実施例では駆動用ＴＦＴ３５０３をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげることで、ダブルゲート構造やそれ以上のゲート本数を持つ、いわゆるマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０２７０】
また、ソース配線４０は電源供給線（図示せず）に接続され、常に一定の電圧が加えられている。
【０２７１】
スイッチング用ＴＦＴ３５０２、駆動用ＴＦＴ３５０３及び消去用ＴＦＴ３５０４の上には第１パッシベーション膜４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２が形成される。平坦化膜４２を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される有機化合物層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機化合物層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０２７２】
また、４３は反射性の高い導電膜でなる画素電極（この場合発光素子の陰極）であり、駆動用ＴＦＴ３５０３のドレイン領域に電気的に接続される。画素電極４３としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２７３】
また、絶縁膜（好ましくは樹脂）で形成されたバンク４４ａ、４４ｂにより形成された溝（画素に相当する）の中に発光層４５が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機化合物材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２７４】
なお、ＰＰＶ系有機化合物材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。
【０２７５】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２７６】
但し、以上の例は発光層として用いることのできる有機化合物材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機化合物層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０２７７】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機化合物材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機化合物材料や無機材料は公知の材料を用いることができる。
【０２７８】
本実施例では発光層４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）でなる正孔注入層４６を設けた積層構造の有機化合物層としている。そして、正孔注入層４６の上には透明導電膜でなる陽極４７が設けられる。本実施例の場合、発光層４５で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
【０２７９】
陽極４７まで形成された時点で発光素子３５０５が完成する。なお、ここでいう発光素子３５０５は、画素電極（陰極）４３、発光層４５、正孔注入層４６及び陽極４７で形成された素子を指す。画素電極４３は画素の面積にほぼ一致させているため、画素全体が発光素子として機能する。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２８０】
また本実施例では、陽極４７の上にさらに第２パッシベーション膜４８を設けている。第２パッシベーション膜４８としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部と発光素子とを遮断することであり、有機化合物材料の酸化による劣化を防ぐ意味と、有機化合物材料からの脱ガスを抑える意味との両方を併せ持つ。これにより自発光型のディスプレイの信頼性が高められる。
【０２８１】
以上のように本願発明の自発光型のディスプレイは図１６のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと消去用ＴＦＴ及び、ホットキャリア注入に強い駆動用ＴＦＴを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な自発光型のディスプレイが得られる。
【０２８２】
なお、本実施例は、実施例１〜７のいずれの実施例とも組み合わせることが可能である。
【０２８３】
（実施例１１）
本実施例では、実施例１０に示した画素部において、発光素子３５０５の構造を反転させた構造について説明する。説明には図１７を用いる。なお、図１６の構造と異なる点は発光素子の部分と駆動用ＴＦＴだけであるので、その他の説明は省略することとする。
【０２８４】
図１７において、駆動用ＴＦＴ３５０３は公知の方法を用いて形成されたｐチャネル型ＴＦＴを用いる。
【０２８５】
本実施例では、画素電極（陽極）５０として透明導電膜を用いる。具体的には酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズとの化合物でなる導電膜を用いても良い。
【０２８６】
そして、絶縁膜でなるバンク５１ａ、５１ｂが形成された後、溶液塗布によりポリビニルカルバゾールでなる発光層５２が形成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層５３、アルミニウム合金でなる陰極５４が形成される。この場合、陰極５４がパッシベーション膜としても機能する。こうして発光素子３７０１が形成される。
【０２８７】
本実施例の場合、発光層５２で発生した光は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【０２８８】
なお、本実施例は、実施例１〜７のいずれの実施例とも組み合わせることが可能である。
【０２８９】
（実施例１２）
図３及び図５では駆動用ＴＦＴのゲート電極にかかる電圧を保持するためにコンデンサを設ける構造としているが、コンデンサを省略することも可能である。駆動用ＴＦＴとして用いるｎチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ領域を有している場合、この重なり合った領域には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量を駆動用ＴＦＴのゲート電極にかかる電圧を保持するための容量として積極的に用いる点に特徴がある。
【０２９０】
なお、この寄生容量の大きさは、上記ゲート電極とＬＤＤ領域とが重なり合った面積によって変化する。
【０２９１】
（実施例１３）
本願発明を用いた半導体装置の作製方法について、図２１〜図２３を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本回路であるＣＭＯＳ回路を図示することとする。また、各画素に２つずつ設けられている消去用ＴＦＴ、スイッチング用ＴＦＴ及び駆動用ＴＦＴはそれぞれ同じ構造であり、また消去用ＴＦＴについては、スイッチング用ＴＦＴまたは駆動用ＴＦＴの作製方法を用いて作製することが可能であるので、ここでは画素部用ＴＦＴとして、スイッチング用ＴＦＴ及び駆動用ＴＦＴを１つずつ図示することにする。
【０２９２】
まず、図２１（Ａ）に示すように、ガラス基板３００上に下地膜３０１を３００ｎｍの厚さに形成する。本実施例では下地膜３０１として窒化酸化珪素膜を積層して用いる。この時、ガラス基板３００に接する方の窒素濃度を１０〜２５ｗｔ％としておくと良い。また、下地膜３０１に放熱効果を持たせることは有効であり、ＤＬＣ（ダイヤモンドライクカーボン）膜を設けても良い。
【０２９３】
次に下地膜３０１の上に５０ｎｍの厚さの非晶質珪素膜（図示せず）を公知の成膜法で形成する。なお、非晶質珪素膜に限定する必要はなく、非晶質構造を含む半導体膜（微結晶半導体膜を含む）であれば良い。さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜でも良い。また、膜厚は２０〜１００ｎｍの厚さであれば良い。
【０２９４】
そして、公知の技術により非晶質珪素膜を結晶化し、結晶質珪素膜（多結晶シリコン膜若しくはポリシリコン膜ともいう）３０２を形成する。公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用いたレーザーアニール結晶化法、赤外光を用いたランプアニール結晶化法がある。本実施例では、ＸｅＣｌガスを用いたエキシマレーザー光を用いて結晶化する。
【０２９５】
なお、本実施例では線状に加工したパルス発振型のエキシマレーザー光を用いるが、矩形であっても良いし、連続発振型のアルゴンレーザー光や連続発振型のエキシマレーザー光を用いることもできる。
【０２９６】
また、本実施例では結晶質珪素膜をＴＦＴの活性層として用いるが、非晶質珪素膜を用いることも可能である。
【０２９７】
なお、オフ電流を低減する必要のあるスイッチング用ＴＦＴの活性層を非晶質珪素膜で形成し、駆動用ＴＦＴの活性層を結晶質珪素膜で形成することは有効である。非晶質珪素膜はキャリア移動度が低いため電流を流しにくくオフ電流が流れにくい。即ち、電流を流しにくい非晶質珪素膜と電流を流しやすい結晶質珪素膜の両者の利点を生かすことができる。
【０２９８】
次に、図２１（Ｂ）に示すように、結晶質珪素膜３０２上に酸化珪素膜でなる保護膜３０３を１３０ｎｍの厚さに形成する。この厚さは１００〜２００ｎｍ（好ましくは１３０〜１７０ｎｍ）の範囲で選べば良い。また、珪素を含む絶縁膜であれば他の膜でも良い。この保護膜３０３は不純物を添加する際に結晶質珪素膜が直接プラズマに曝されないようにするためと、微妙な濃度制御を可能にするために設ける。
【０２９９】
そして、その上にレジストマスク３０４ａ、３０４ｂを形成し、保護膜３０３を介してｎ型を付与する不純物元素（以下、ｎ型不純物元素という）を添加する。なお、ｎ型不純物元素としては、代表的には周期表の１５族に属する元素、典型的にはリン又は砒素を用いることができる。なお、本実施例ではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【０３００】
この工程により形成されるｎ型不純物領域３０５には、ｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれるようにドーズ量を調節する。
【０３０１】
次に、図２１（Ｃ）に示すように、保護膜３０３を除去し、添加したｎ型不純物元素の活性化を行う。活性化手段は公知の技術を用いれば良いが、本実施例ではエキシマレーザー光の照射（レーザーアニール）により活性化する。勿論、パルス発振型でも連続発振型でも良いし、エキシマレーザー光に限定する必要はない。但し、添加された不純物元素の活性化が目的であるので、結晶質珪素膜が溶融しない程度のエネルギーで照射することが好ましい。なお、保護膜３０３をつけたままレーザー光を照射しても良い。
【０３０２】
なお、このレーザー光による不純物元素の活性化に際して、熱処理（ファーネスアニール）による活性化を併用しても構わない。熱処理による活性化を行う場合は、基板の耐熱性を考慮して４５０〜５５０℃程度の熱処理を行えば良い。
【０３０３】
この工程によりｎ型不純物領域３０５の端部、即ち、ｎ型不純物領域３０５の周囲に存在するｎ型不純物元素を添加していない領域との境界部（接合部）が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【０３０４】
次に、図２１（Ｄ）に示すように、結晶質珪素膜の不要な部分を除去して、島状の半導体膜（以下、活性層という）３０７〜３１０を形成する。
【０３０５】
次に、図２１（Ｅ）に示すように、活性層３０７〜３１０を覆ってゲート絶縁膜３１１を形成する。ゲート絶縁膜３１１としては、１０〜２００ｎｍ、好ましくは５０〜１５０ｎｍの厚さの珪素を含む絶縁膜を用いれば良い。これは単層構造でも積層構造でも良い。本実施例では１１０ｎｍ厚の窒化酸化珪素膜を用いる。
【０３０６】
次に、２００〜４００ｎｍ厚の導電膜を形成し、パターニングしてゲート電極３１２〜３１６を形成する。なお、本実施例ではゲート電極と、ゲート電極に電気的に接続された引き回しのための配線（以下、ゲート配線という）とを別の材料で形成する。具体的にはゲート電極よりも低抵抗な材料をゲート配線として用いる。これは、ゲート電極としては微細加工が可能な材料を用い、ゲート配線には微細加工はできなくとも配線抵抗が小さい材料を用いるためである。勿論、ゲート電極とゲート配線とを同一材料で形成してしまっても構わない。
【０３０７】
また、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知のあらゆる導電膜を用いることができる。ただし、上述のように微細加工が可能、具体的には２μm以下の線幅にパターニング可能な材料が好ましい。
【０３０８】
代表的には、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）から選ばれた元素でなる膜、または前記元素の窒化物膜（代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金、Ｍｏ−Ｔａ合金）、または前記元素のシリサイド膜（代表的にはタングステンシリサイド膜、チタンシリサイド膜）を用いることができる。勿論、単層で用いても積層して用いても良い。
【０３０９】
本実施例では、３０ｎｍ厚の窒化タングステン（ＷＮ）膜と、３７０ｎｍ厚のタングステン（Ｗ）膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてＸｅ、Ｎｅ等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【０３１０】
またこの時、ゲート電極３１３はｎ型不純物領域３０５の一部とゲート絶縁膜３１１を介して重なるように形成する。この重なった部分が後にゲート電極と重なったＬＤＤ領域となる。
【０３１１】
次に、図２２（Ａ）に示すように、ゲート電極３１２〜３１６をマスクとして自己整合的にｎ型不純物元素（本実施例ではリン）を添加する。こうして形成される不純物領域３１７〜３２３、３２３ｂにはｎ型不純物領域３０５の１／２〜１／１０（代表的には１／３〜１／４）の濃度でリンが添加されるように調節する。具体的には、１×１０16〜５×１０18atoms/cm3（典型的には３×１０17〜３×１０18atoms/cm3）の濃度が好ましい。
【０３１２】
次に、図２２（Ｂ）に示すように、ゲート電極等を覆う形でレジストマスク３２４ａ〜３２４ｄを形成し、ｎ型不純物元素（本実施例ではリン）を添加して高濃度にリンを含む不純物領域３２５〜３２９を形成する。ここでもフォスフィン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（代表的には２×１０20〜５×１０20atoms/cm3）となるように調節する。
【０３１３】
この工程によってｎチャネル型ＴＦＴのソース領域若しくはドレイン領域が形成されるが、スイッチング用ＴＦＴでは、図２２（Ａ）の工程で形成したｎ型不純物領域３２０〜３２２の一部を残す。この残された領域が、スイッチング用ＴＦＴのＬＤＤ領域となる。
【０３１４】
次に、図２２（Ｃ）に示すように、レジストマスク３２４ａ〜３２４ｄを除去し、新たにレジストマスク３３２を形成する。そして、ｐ型不純物元素（本実施例ではボロン）を添加し、高濃度にボロンを含む不純物領域３３０，３３１，３３３及び３３４を形成する。ここではジボラン（Ｂ2Ｈ6）を用いたイオンドープ法により３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3の）濃度となるようにボロンを添加する。
【０３１５】
なお、不純物領域３３０，３３１，３３３及び３３４には既に１×１０16〜１×１０18atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも３倍以上の濃度で添加される。そのため、予め形成されていたｎ型の不純物領域は完全にｐ型に反転し、ｐ型の不純物領域として機能する。
【０３１６】
次に、レジストマスク３３２を除去した後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化する。活性化手段としては、ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことができる。本実施例では電熱炉において窒素雰囲気中、５５０℃、４時間の熱処理を行う。
【０３１７】
このとき雰囲気中の酸素を極力排除することが重要である。なぜならば酸素が少しでも存在していると露呈したゲート電極の表面が酸化され、抵抗の増加を招くと共に後にオーミックコンタクトを取りにくくなるからである。従って、上記活性化工程における処理雰囲気中の酸素濃度は１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが望ましい。
【０３１８】
次に、活性化工程が終了したら３００ｎｍ厚のゲート配線３３５を形成する。
ゲート配線３３５の材料としては、アルミニウム（Ａｌ）又は銅（Ｃｕ）を主成分（組成として５０〜１００％を占める。）とする金属膜を用いれば良い。ゲート配線３３５は、スイッチング用ＴＦＴのゲート電極３１４、３１５を電気的に接続するように形成する。（図２２（Ｄ））
【０３１９】
このような構造とすることでゲート配線の配線抵抗を非常に小さくすることができるため、面積の大きい画像表示領域（画素部）を形成することができる。即ち、画面の大きさが対角１０インチ以上（さらには３０インチ以上）の表示装置を実現する上で、本実施例の画素構造は極めて有効である。
【０３２０】
次に、図２３（Ａ）に示すように、第１層間絶縁膜３３６を形成する。第１層間絶縁膜３３６としては、珪素を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は４００ｎｍ〜１．５μmとすれば良い。本実施例では、２００ｎｍ厚の窒化酸化珪素膜の上に８００ｎｍ厚の酸化珪素膜を積層した構造とする。
【０３２１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０３２２】
なお、水素化処理は第１層間絶縁膜３３６を形成する間に入れても良い。即ち、２００ｎｍ厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、その後で残り８００ｎｍ厚の酸化珪素膜を形成しても構わない。
【０３２３】
次に、第１層間絶縁膜３３６に対してコンタクトホールを形成し、ソース配線３３７〜３４０と、ドレイン配線３４１〜３４３を形成する。なお、本実施例ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜を３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続形成した３層構造の積層膜とする。勿論、他の導電膜でも良い。
【０３２４】
次に、５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで第１パッシベーション膜３４４を形成する。本実施例では第１パッシベーション膜３４４として３００ｎｍ厚の窒化酸化珪素膜を用いる。これは窒化珪素膜で代用しても良い。なお、窒化酸化珪素膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第１層間絶縁膜３３６に供給され、熱処理を行うことで、第１パッシベーション膜３４４の膜質が改善される。それと同時に、第１層間絶縁膜３３６に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【０３２５】
次に、図２３（Ｂ）に示すように有機樹脂からなる第２層間絶縁膜３４５を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。特に、第２層間絶縁膜３４５は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（さらに好ましくは２〜４μm）とすれば良い。
【０３２６】
次に、第２層間絶縁膜３４５及び第１パッシベーション膜３４４にドレイン配線３４３に達するコンタクトホールを形成し、画素電極３４６を形成する。本実施例では画素電極３４６として酸化インジウムに１０〜２０ｗｔ％の酸化亜鉛を添加した透明導電膜を１２０ｎｍの厚さに形成する。
【０３２７】
次に、図２３（Ｃ）に示すように、樹脂材料でなるバンク３４７を形成する。バンク３４７は１〜２μm厚のアクリル膜またはポリイミド膜をパターニングして形成すれば良い。このバンク３４７は画素と画素との間にストライプ状に形成される。本実施例ではソース配線３３９上に沿って形成するがゲート配線３３６上に沿って形成しても良い。なおバンク３４７を形成している樹脂材料に顔料等を混ぜ、バンク３４７を遮蔽膜として用いても良い。
【０３２８】
次に、有機化合物層３４８及び陰極（ＭｇＡｇ電極）３４９を、真空蒸着法を用いて大気解放しないで連続形成する。なお、有機化合物層３４８の膜厚は８０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極３４９の厚さは１８０〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。なお、本実施例では一画素しか図示されていないが、このとき同時に赤色に発光する有機化合物層、緑色に発光する有機化合物層及び青色に発光する有機化合物層が形成される。
【０３２９】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対して順次有機化合物層３４８及び陰極３４９を形成する。但し、有機化合物層３４８は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的に有機化合物層３４８及び陰極３４９を形成するのが好ましい。
【０３３０】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて赤色発光の有機化合物層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機化合物層及び陰極を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて青色発光の有機化合物層及び陰極を選択的に形成する。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に有機化合物層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０３３１】
なお、本実施例では有機化合物層３４８を発光層のみからなる単層構造とするが、有機化合物層は発光層の他に正孔輸送層、正孔注入層、電子輸送層、電子注入層等を有していても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。有機化合物層３４８としては公知の材料を用いることができる。公知の材料としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。また、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料を用いることが可能である。
【０３３２】
こうして図２３（Ｃ）に示すような構造のアクティブマトリクス基板が完成する。なお、バンク３４７を形成した後、パッシベーション膜３５１を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の薄膜形成装置を用いて、大気解放せずに連続的に処理することは有効である。
【０３３３】
ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能である。それによって、ソース信号線駆動回路の駆動周波数を１０ＭＨｚ以上にすることが可能である。
【０３３４】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴ２０５として用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０３３５】
本実施例の場合、図２３（Ｃ）に示すように、ｎチャネル型２０５の活性層は、ソース領域３５５、ドレイン領域３５６、ＬＤＤ領域３５７及びチャネル形成領域３５８を含み、ＬＤＤ領域３５７はゲート絶縁膜３１１を介してゲート電極３１３と重なっている。
【０３３６】
ドレイン領域側のみにＬＤＤ領域を形成しているのは、動作速度を落とさないための配慮である。また、このｎチャネル型ＴＦＴ２０５はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、ＬＤＤ領域３５７は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。即ち、いわゆるオフセットはなくした方がよい。
【０３３７】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴ２０６は、ホットキャリア注入による劣化が殆ど気にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴ２０５と同様にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０３３８】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイドにチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例としては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介してゲート電極と重なる構成を有していることが好ましい。この効果は駆動用ＴＦＴ２０２の説明で述べた通りである。このような例としては、やはり、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０３３９】
なお、実際には図２３（Ｃ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。
【０３４０】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷できる状態にまでした状態を本明細書中では自発光型のディスプレイという。
【０３４１】
（実施例１４）
本実施例では、図１で示した第１のソース信号線駆動回路１０２または第２のソース信号線駆動回路１０４の詳しい構成について説明する。図２４に本願発明で用いられるソース信号線駆動回路の一例を回路図で示す。
【０３４２】
シフトレジスタ８０１、ラッチ（Ａ）（８０２）、ラッチ（Ｂ）（８０３）、が図に示すように配置されている。なお本実施例では、１組のラッチ（Ａ）（８０２）と１組のラッチ（Ｂ）（８０３）が、４本のソース信号線Ｓ＿ａ〜Ｓ＿ｄに対応している。また本実施例では信号が有する電圧の振幅の幅を変えるレベルシフタを設けなかったが、設計者が適宜設けるようにしても良い。
【０３４３】
クロック信号ＣＬＫ、ＣＬＫの極性が反転したクロック信号ＣＬＫＢ、スタートパルス信号ＳＰ、駆動方向切り替え信号ＳＬ／Ｒはそれぞれ図に示した配線からシフトレジスタ８０１に入力される。また外部から入力されるデジタルデータ信号ＶＤは図に示した配線からラッチ（Ａ）（８０２）に入力される。ラッチ信号Ｓ＿ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配線からラッチ（Ｂ）（８０３）に入力される。
【０３４４】
ラッチ（Ａ）（８０２）の詳しい構成について、ソース信号線Ｓ＿ａに対応するラッチ（Ａ）（８０２）の一部８０４を例にとって説明する。ラッチ（Ａ）（８０２）の一部８０４は２つのクロックドインバータと２つのインバータを有している。
【０３４５】
ラッチ（Ａ）（８０２）の一部８０４の上面図を図２５に示す。８３１ａ、８３１ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するインバータの１つを形成するＴＦＴの活性層であり、８３６は該インバータの１つを形成するＴＦＴの共通のゲート電極である。また８３２ａ、８３２ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するもう１つのインバータを形成するＴＦＴの活性層であり、８３７ａ、８３７ｂは活性層８３２ａ、８３２ｂ上にそれぞれ設けられたゲート電極である。なおゲート電極８３７ａ、８３７ｂは電気的に接続されている。
【０３４６】
８３３ａ、８３３ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するクロックドインバータの１つを形成するＴＦＴの活性層である。活性層８３３ａ上にはゲート電極８３８ａ、８３８ｂが設けられており、ダブルゲート構造となっている。また活性層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられており、ダブルゲート構造となっている。
【０３４７】
８３４ａ、８３４ｂはそれぞれ、ラッチ（Ａ）（８０２）の一部８０４が有するもう１つのクロックドインバータを形成するＴＦＴの活性層である。活性層８３４ａ上にはゲート電極８３９、８４０が設けられており、ダブルゲート構造となっている。また活性層８３４ｂ上にはゲート電極８４０、８４１が設けられており、ダブルゲート構造となっている。
【０３４８】
（実施例１５）
本願発明の自発光型のディスプレイにおいて、発光素子が有する有機化合物層に用いられる材料は、有機化合物材料に限定されず、無機化合物材料を用いても実施できる。但し、現在の無機化合物材料は非常に駆動電圧が高いため、そのような駆動電圧に耐えうる耐圧特性を有するＴＦＴを用いなければならない。
【０３４９】
または、将来的にさらに駆動電圧の低い無機化合物材料が開発されれば、本願発明に適用することは可能である。
【０３５０】
また、本実施例の構成は、実施例１〜１４のいずれの構成とも自由に組み合わせることが可能である。
【０３５１】
（実施例１６）
本願発明において、有機化合物層として用いる有機物質は低分子系有機物質であってもポリマー系（高分子系）有機物質であっても良い。低分子系有機物質はＡｌｑ3（トリス−８−キノリライト−アルミニウム）、ＴＰＤ（トリフェニルアミン誘導体）等を中心とした材料が知られている。ポリマー系有機物質として、π共役ポリマー系の物質が挙げられる。代表的には、ＰＰＶ（ポリフェニレンビニレン）、ＰＶＫ（ポリビニルカルバゾール）、ポリカーボネート等が挙げられる。
【０３５２】
ポリマー系（高分子系）有機物質は、スピンコーティング法（溶液塗布法ともいう）、ディッピング法、ディスペンス法、印刷法またはインクジェット法など簡易な薄膜形成方法で形成でき、低分子系有機物質に比べて耐熱性が高い。
【０３５３】
また本願発明の自発光型のディスプレイが有する発光素子において、その発光素子が有する有機化合物層が、電子輸送層と生孔輸送層とを有している場合、電子輸送層と生孔輸送層とを無機の材料、例えば非晶質のＳｉまたは非晶質のＳｉ1-xＣx等の非晶質半導体で構成しても良い。
【０３５４】
非晶質半導体には多量のトラップ準位が存在し、かつ非晶質半導体が他の層と接する界面において多量の界面準位を形成する。そのため、発光素子は低い電圧で発光させることができるとともに、高輝度化を図ることもできる。
【０３５５】
また有機有機化合物層にドーパント（不純物）を添加し、有機有機化合物層の発光の色を変化させても良い。ドーパントとして、ＤＣＭ１、ナイルレッド、ルブレン、クマリン６、ＴＰＢ、キナクリドン等が挙げられる。
【０３５６】
（実施例１７）
本願発明の自発光型のディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用いることができる。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型的には４０インチ以上）の表示装置（自発光型のディスプレイを筐体に組み込んだ表示装置）の表示部として本願発明の自発光型のディスプレイを用いるとよい。
【０３５７】
なお、表示装置には、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の表示部として本願発明の自発光型のディスプレイを用いることができる。
【０３５８】
その様な本願発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、自発光型のディスプレイを用いることが望ましい。それら電子機器の具体例を図２６及び図２７に示す。
【０３５９】
図２６（Ａ）は表示装置であり、筐体２００１、支持台２００２、表示部２００３等を含む。本願発明は表示部２００３に用いることができる。自発光型のディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。
【０３６０】
図２６（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本願発明の自発光型のディスプレイは表示部２１０２に用いることができる。
【０３６１】
図２６（Ｃ）は頭部取り付け型の表示装置の一部（右片側）であり、本体２２０１、信号ケーブル２２０２、頭部固定バンド２２０３、表示部２２０４、光学系２２０５、ディスプレイ２２０６等を含む。本願発明の自発光型のディスプレイはディスプレイ２２０６に用いることができる。
【０３６２】
図２６（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表示するが、本願発明の自発光型のディスプレイはこれら表示部（ａ）、（ｂ）２３０４、２３０５に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３６３】
図２６（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体２４０１、表示部２４０２、アーム部２４０３を含む。本願発明の自発光型のディスプレイは表示部２４０２に用いることができる。
【０３６４】
図２６（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２、表示部２５０３、キーボード２５０４等を含む。本願発明の自発光型のディスプレイは表示部２５０３に用いることができる。
【０３６５】
なお、将来的に有機化合物材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３６６】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機化合物材料の応答速度は非常に高いため、自発光型のディスプレイは動画表示に好ましい。
【０３６７】
また、自発光型のディスプレイは発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に自発光型のディスプレイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３６８】
ここで図２７（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含む。本願発明の自発光型のディスプレイは表示部２６０４に用いることができる。なお、表示部２６０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０３６９】
また、図２７（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体２７０１、表示部２７０２、操作スイッチ２７０３、２７０４を含む。本願発明の自発光型のディスプレイは表示部２７０２に用いることができる。また、本実施例では車載用オーディオを示すが、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部２７０４は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に有効である。
【０３７０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１５に示したいずれの構成からなる自発光型のディスプレイを用いても良い。
【０３７１】
【発明の効果】
本願発明では上記構成によって、ＴＦＴの特性に多少のばらつきがあっても、等しいゲート電圧がかかったときに出力される電流量のばらつきを抑えることができる。よってＴＦＴの特性のバラツキによって、同じ電圧の信号を入力しても発光素子の発光量が隣接画素で大きく異なってしまうという事態を避けることが可能になる。
【０３７２】
また本願発明では、それぞれ一対のゲート信号線駆動回路とソース信号線駆動回路を用いることによって、となりあう書き込み期間を一部重ねることができる。これにより、表示期間を対応する書き込み期間よりも短く設定することが可能となり、非常に短い表示期間を設定することが可能となる。その結果、高い階調数を実現することが可能となる。
【０３７３】
また、本願発明では、表示を行わない非発光期間を設けることができる。従来のアナログ駆動の場合、自発光型のディスプレイに全白の画像を表示させると、常に発光素子が発光することになり、有機化合物層の劣化を早める原因となってしまう。本願発明は非発光期間を設けることができるので、有機化合物層の劣化をある程度抑えることができる。
【図面の簡単な説明】
【図１】    本願発明の自発光型のディスプレイの回路構成を示す図。
【図２】    本願発明の自発光型ディスプレイの画素部の回路図。
【図３】    本願発明の自発光型ディスプレイの画素の回路図。
【図４】    本願発明の自発光型ディスプレイの駆動方法を示す図。
【図５】    本願発明の自発光型ディスプレイの画素の回路図。
【図６】    本願発明の自発光型ディスプレイの画素の回路図。
【図７】    本願発明の自発光型ディスプレイの画素の回路図。
【図８】    本願発明の自発光型ディスプレイの駆動方法を示す図。
【図９】    本願発明の自発光型ディスプレイの駆動方法を示す図。
【図１０】  本願発明の自発光型ディスプレイの駆動方法を示す図。
【図１１】  本願発明の自発光型ディスプレイの駆動方法を示す図。
【図１２】  本願発明の自発光型ディスプレイの上面図及び断面図。
【図１３】  本願発明の自発光型ディスプレイの上面図及び断面図。
【図１４】  本願発明の自発光型ディスプレイの上面図及び断面図。
【図１５】  本願発明の自発光型ディスプレイの上面図及び断面図。
【図１６】  本願発明の自発光型ディスプレイの断面図。
【図１７】  本願発明の自発光型ディスプレイの断面図。
【図１８】  従来の自発光型ディスプレイの画素部の回路図。
【図１９】  従来の自発光型ディスプレイの駆動方法を示す図。
【図２０】  発光素子及びＴＦＴの電源電圧特性を示す図。
【図２１】  本願発明の自発光型ディスプレイの作製工程を示す図。
【図２２】  本願発明の自発光型ディスプレイの作製工程を示す図。
【図２３】  本願発明の自発光型ディスプレイの作製工程を示す図。
【図２４】  本願発明で用いられるソース信号線駆動回路の回路図。
【図２５】  本願発明で用いられるラッチの上面図。
【図２６】  本願発明の自発光型ディスプレイを用いた電子機器。
【図２７】  本願発明の自発光型ディスプレイを用いた電子機器。
【符号の説明】
１０１    画素部
１０２    ソース信号線駆動回路
１０２ａ  シフトレジスタ
１０２ｂ  ラッチ（Ａ）
１０２ｃ  ラッチ（Ｂ）
１０３    ゲート信号線駆動回路
１０４    ソース信号線駆動回路
１０４ａ  シフトレジスタ
１０４ｂ  ラッチ（Ａ）
１０４ｃ  ラッチ（Ｂ）
１０５    ゲート信号線駆動回路
１０６    時分割階調データ信号発生回路
１０７    画素
１０８ａ  駆動用ＴＦＴ
１０８ｂ  駆動用ＴＦＴ
１０９ａ  消去用ＴＦＴ
１０９ｂ  消去用ＴＦＴ
１１０    発光素子
１１１    対向電源
１１２ａ  コンデンサ
１１２ｂ  コンデンサ
１１３ａ  スイッチング用ＴＦＴ
１１３ｂ  スイッチング用ＴＦＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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