(57)【要約】【課題】駆動電流の流れるタイミングを分散して瞬間的に大電流が流れるのを防止することができるデータ線駆動回路を提供する。【解決手段】データ線駆動回路は、表示データに対する階調電圧に対応する電圧を出力する複数の出力回路と、ライン出力信号に応答してオン状態となり、前記複数の出力回路を複数のデータ線に夫々接続する複数のスイッチ部とを具備している。オン状態における前記複数のスイッチ部の少なくとも一部のオン抵抗値が変化する。前記複数のスイッチ部の少なくとも一部のオン抵抗値が変化するタイミングが異なることが好ましい。また、前記複数のスイッチ部の少なくとも一部のオン抵抗値は、高い値から低い値に変化する。これにより、駆動電流のピークのタイミングを分散することができる。【選択図】図５
2009008948.tif 000002
【特許請求の範囲】
【請求項１】
表示データに対する階調電圧に対応する電圧を出力する複数の出力回路と、
ライン出力信号に応答してオン状態となり、前記複数の出力回路を複数のデータ線に夫々接続する複数のスイッチ部と
を具備し、
オン状態における前記複数のスイッチ部の少なくとも一部のオン抵抗値が変化する
データ線駆動回路。
【請求項２】
請求項１に記載のデータ線駆動回路において、
前記複数のスイッチ部の少なくとも一部のオン抵抗値が変化するタイミングは異なる
データ線駆動回路。
【請求項３】
請求項１に記載のデータ線駆動回路において、
前記複数のスイッチ部の少なくとも一部のオン抵抗値は、高い値から低い値に変化する
データ線駆動回路。
【請求項４】
請求項１乃至３のいずれかに記載のデータ線駆動回路において、
前記複数のスイッチ部の各々は、
並列に接続された、抵抗値を有する複数のスイッチを備える
データ線駆動回路。
【請求項５】
請求項４に記載のデータ線駆動回路において、
前記複数のスイッチはＭＯＳトランジスタである
データ線駆動回路。
【請求項６】
請求項１乃至３のいずれかに記載のデータ線駆動回路において、
前記複数のスイッチ部の各々は、
スイッチと、
前記スイッチに直列に接続された抵抗並列回路と
を備え、
前記抵抗並列回路は、並列に接続された固定値抵抗と可変値抵抗とを有する
データ線駆動回路。
【請求項７】
請求項４に記載のデータ線駆動回路において、
前記ライン出力信号に応答して、複数の制御信号を発生するタイミング制御回路を更に具備し、
前記複数のスイッチのオン抵抗値は、該複数の制御信号に応答して切り替わる
データ線駆動回路。
【請求項８】
請求項５に記載のデータ線駆動回路において、
前記ライン出力信号に応答して、複数の制御信号を発生するタイミング制御回路を更に具備し、
前記複数のスイッチのＭＯＳトランジスタのオン抵抗値は、前記ＭＯＳトランジスタのゲートに印加される該複数の制御信号の電圧に基づいて切り替わる
データ線駆動回路。
【請求項９】
請求項１乃至８のいずれかに記載のデータ線駆動回路において、
前記複数のスイッチ部は、前記ライン出力信号に先立って、オフ状態にあり、前記複数の出力回路は、前記複数のデータ線から電気的に切り離され、
前記ライン出力信号に先立って、前記複数のデータ線の一部を短絡するスイッチを更に具備する
データ線駆動回路。
【請求項１０】
請求項１乃至９のいずれかに記載のデータ線駆動回路において、
データ線は、複数のグループに分割され、前記複数のデータ線の各々は、前記複数のグループのうちの１つに属する
データ線駆動回路。
【請求項１１】
データ線を有する表示パネルと、
請求項１乃至１０のいずれかに記載のデータ線駆動回路と
を具備する
液晶表示装置。
【請求項１２】
ライン出力信号に応答して複数の制御信号を生成するステップと、
前記複数の制御信号の第１部分に応答して複数のスイッチ部をオン状態に設定して、複数の出力回路を複数のデータ線に夫々接続するステップと、前記複数の出力回路は、表示データに対する階調電圧に対応する電圧を前記複数のデータ線に出力し、
前記複数の制御信号の第２部分に応答して前記複数のスイッチ部のオン抵抗値を変更するステップと
を具備する
データ線駆動方法。
【請求項１３】
請求項１２に記載のデータ線駆動方法において、
前記変更するステップは、
前記複数の制御信号の第２部分に応答して前記複数のスイッチ部のオン抵抗値を異なるタイミングで変更するステップ
を具備する
データ線駆動方法。
【請求項１４】
請求項１２に記載のデータ線駆動方法において、
前記変更するステップは、
前記複数のスイッチ部の少なくとも一部のオン抵抗値を、高い値から低い値に変更するステップ
を具備する
データ線駆動方法。
【請求項１５】
請求項１２乃至１４のいずれかに記載のデータ線駆動方法において、
前記複数のスイッチ部の各々は、並列に接続された複数のＭＯＳトランジスタを備え、
前記変更するステップは、
前記複数のＭＯＳトランジスタのオン抵抗値を、前記ＭＯＳトランジスタのゲートに印加される前記複数の制御信号の電圧に基づいて変更するステップ
を具備する
データ線駆動方法。
【請求項１６】
請求項１２乃至１４のいずれかに記載のデータ線駆動方法において、
前記複数のスイッチ部の各々は、スイッチと、前記スイッチに直列に接続された抵抗並列回路とを備え、
前記抵抗並列回路は、並列に接続された固定値抵抗と可変値抵抗とを有し、
前記接続するステップは、
前記複数の制御信号の一部に応答して前記スイッチをオンするステップを備え、
前記変更するステップは、
前記固定値抵抗を接続するステップと、
前記固定値抵抗に並列に接続された可変値抵抗の値を変更するステップと
を具備する
データ線駆動方法。
【請求項１７】
請求項１２乃至１６のいずれかに記載のデータ線駆動方法において、
前記複数のスイッチ部は、前記ライン出力信号に先立って、オフ状態にあり、前記複数の出力回路は、前記複数のデータ線から電気的に切り離され、
前記ライン出力信号に先立って、前記複数のデータ線を一部を短絡するステップ
を更に具備する
データ線駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マトリックス型の表示パネルを駆動するデータ線駆動回路と、それを使用する液晶表示装置と、データ線を駆動する方法に関する。
【背景技術】
【０００２】
マトリックス型の液晶表示装置の液晶パネルでは、行方向および列方向に走査線およびデータ線が延びており、走査線とデータ線の交点に画素が配置されている。各画素はアクティブ素子（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））を有している。アクティブ素子のゲート電極は走査線に接続され、ドレイン電極にはデータ線が接続されている。また、アクティブ素子のソース電極には、等価的に容量性負荷である液晶容量が接続されており、液晶容量のもう一方は共通電極線に接続されている。
【０００３】
液晶表示装置では、液晶パネルの走査線およびデータ線を駆動するために走査線駆動回路、データ線駆動回路が設けられている。走査線は、走査線駆動回路によって上から下に向かって順番に操作される。このとき、データ線駆動回路から各画素に配置されているアクティブ素子を介して液晶容量に電圧が印加される。液晶表示装置では液晶容量に印加された電圧に応じて、液晶分子の配列が変化し、光の透過率が変化する。これにより、階調を有するカラー表示が可能となる。
【０００４】
液晶表示装置において、データ線からＴＦＴを介して液晶容量に印加される電圧（以下、「画素電圧」と参照される）の極性が、所定の期間ごとに反転する交流駆動法が知られている。つまり、画素は交流的に駆動される。ここで、極性とは、液晶の共通電極線の電圧（Ｖｃｏｍ）を基準とした場合の画素電圧の極性を意味する。これは、液晶容量に対して一定の極性の電圧を印加すると時間の経過と共に、液晶分子の物理的な性質が劣化してしまうので、画素は交流的に駆動されることが好ましい。そのような交流駆動を実現する方法として、１本の走査線を操作するたびに画素電圧の極性を反転するドット反転駆動方式や、２本の走査線を走査するたびに画素電圧の極性を反転する２ラインドット反転駆動方式などが知られている。
【０００５】
反転駆動方式では、画素に印加される電圧はＶｃｏｍを中心とする交流電圧であるので、駆動のための電圧範囲が大きい。これらの電圧は、データ線駆動回路から供給され、データ線駆動回路は液晶表示装置の駆動のために大きな電力を消費する。
また、液晶パネルの大型化、データ線駆動回路の多出力化に伴い、データ線駆動回路の消費電力の増大は顕著である。
従来のデータ線駆動回路では全ての出力が同一タイミングで駆動される。そのときに、同一タイミングに電流が集中し、瞬間的に大電流が流れる。こうして、瞬間に大きなＥＭＩノイズが発生する。このＥＭＩノイズを低減するためには、電流の集中を低減する必要がある。
【０００６】
電流の集中を低減する関連技術としてデータ線駆動回路が、特開２００３−２３３３５８号公報（特許文献１）に記載されている。図１を参照して、データ線駆動回路は、多出力アンプ回路と遅延回路とを備えている。多出力アンプ回路は、左アンプブロックと右アンプブロックに分けられている。このデータ線駆動回路の動作タイミングは、図２の（ａ）から（ｃ）に示されている。図２（ａ）に示されるライン出力信号が供給されるとき、図２（ｂ）に示されるように、左アンプブロックは、ライン出力信号に同期して駆動され、図２（ｃ）に示されるように、右アンプブロックは、ライン出力信号を遅延回路で遅延させることで得られる信号により駆動される。このように、複数のアンプブロックの動作タイミングをずらすことにより、電流の集中を低減し、ＥＭＩノイズを低減させることができる。
【０００７】
しかしながら、異なるタイミングで一定の時定数で充電するので、あるタイミングで考えると、動作タイミングが早い左アンプブロックでは波形は十分に立ち上がっているが、動作タイミングが遅い右アンプブロックでは波形が十分には立ち上がっていない場合がある。そのような場合、左アンプブロックでの電圧との間に電圧差が生じ、結果的に表示ムラが発生することになる。また、最近では、１２０Ｈｚ駆動を使用する液晶ＴＶ用のパネルもあり、この液晶表示装置では、アンプブロックから液晶容量をチャージする期間が従来の半分となり、上記の充電タイミングの差異のために表示ムラを生じやすいという傾向がより顕著になる。
【０００８】
また、液晶表示装置では、消費電力を減らすために電荷の回収が行われる場合がある。電荷の回収は、ライン出力信号がＨレベルに立ち上がったあとで、再びＬレベルに立ち下がる前に終了しなければならない。ところが、関連技術では、異なるタイミングで一定の時定数で充電するので、電荷回収のために一定時間を確保すると、画素を駆動する次の期間が始まり早めに電荷回収動作を開始すると、液晶負荷を介してアンプ同士の出力がショートしてしまう場合もある。これを防ぐためには、電荷回収期間を短くしなければならず、結果として液晶負荷をチャージする電荷量が増えて、消費電流の増大につながる。また、ＥＭＩノイズの低減には反することになる。
【０００９】
また、液晶駆動用装置が、特開平１１−８５１１３号公報（特許文献２）に開示されている。図３を参照して、この関連出願では、出力回路の出力にオン抵抗の異なる２種類のスイッチＳ１とＳ２が設けられている。スイッチＳ１とＳ２は、外部からの信号Ｃ３とＣ４と、ストローブ信号ＳＴＢとに応答して切替えられる。このため、最大精細に制御しても行（ライン）ごとにしか制御することができず、特許文献１と同様の問題を有している。
【特許文献１】特開２００３−２３３３５８号公報
【特許文献２】特開平１１−８５１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、駆動電流の流れるタイミングを分散して瞬間的に大電流が流れるのを防止することができるデータ線駆動回路を提供する。
【課題を解決するための手段】
【００１１】
本発明の第１実施例では、データ線駆動回路は、表示データに対する階調電圧に対応する電圧を出力する複数の出力回路と、ライン出力信号に応答してオン状態となり、複数の出力回路を複数のデータ線に夫々接続する複数のスイッチ部とを具備している。オン状態における複数のスイッチ部の少なくとも一部のオン抵抗値が変化する。
【００１２】
前記複数のスイッチ部の少なくとも一部のオン抵抗値が変化するタイミングが異なることが好ましい。また、前記複数のスイッチ部の少なくとも一部のオン抵抗値は、高い値から低い値に変化する。これにより、駆動電流のピークのタイミングを分散することができる。また、オン抵抗値の変化の方向を決めることにより、タイミングを決定すれば駆動電流を分散することができることになる。
このとき、前記複数のスイッチ部の各々は、並列に接続された、抵抗値を有する複数のスイッチを備えていてもよい。特に、複数のスイッチがＭＯＳトランジスタであるとき、設計・製造が容易になる。また、複数のスイッチ部の各々は、スイッチと、そのスイッチに直列に接続された抵抗並列回路とを備え、抵抗並列回路は、並列に接続された固定値抵抗と可変値抵抗とを有していてもよい。
また、データ線駆動回路は、ライン出力信号に応答して、複数の制御信号を発生するタイミング制御回路を更に具備してもよく。複数のスイッチのオン抵抗値は、該複数の制御信号に応答して切り替わることがこのましい。あるいは、複数のスイッチのＭＯＳトランジスタのオン抵抗値が、ＭＯＳトランジスタのゲートに印加される該複数の制御信号の電圧に基づいて切り替わってもよい。
また、複数のスイッチ部は、前記ライン出力信号に先立って、オフ状態にあり、複数の出力回路は、前記複数のデータ線から電気的に切り離され、ライン出力信号に先立って、前記複数のデータ線を一部を短絡するスイッチを更に具備することが好ましい。
更に、表示パネルのデータ線は、複数のグループに分割され、前記複数のデータ線は、それぞれ前記複数のグループのうちの１つであってもよい。
また、本発明の第２実施例では、液晶表示装置データ線を有する表示パネルと、上記のいずれかのデータ線駆動回路とを具備する。
また、本発明の第３実施例では、データ線駆動方法は、ライン出力信号に応答して複数の制御信号を生成するステップと、前記複数の制御信号の第１部分に応答して複数のスイッチ部をオン状態に設定して、複数の出力回路を複数のデータ線に夫々接続するステップと、前記複数の出力回路は、表示データに対する階調電圧に対応する電圧を前記複数のデータ線に出力し、前記複数の制御信号の第２部分に応答して前記複数のスイッチ部のオン抵抗値を変更するステップとを具備する。
【発明の効果】
【００１３】
また、液晶パネルの大型化し、データ線駆動回路が多出力を有するとしても、データ線が同一のタイミングで駆動されながら、ピーク電流値を減らすことができ、ＥＭＩノイズを減らすことができる。
また、このとき、データ線の駆動タイミングをシフトされることが無いので、電荷の回収の期間が必要以上に短くなることがない。
【発明を実施するための最良の形態】
【００１４】
図４は、本発明の第１実施形態による表示装置を示すブロック図である。図４を参照して、表示装置は、データ線駆動回路１０と液晶パネル２０とを備えている。データ線駆動回路１０は、データラッチ回路１２、Ｄ／Ａコンバータ回路１４、出力ブロック回路１６、階調電圧発生回路１８とを備えている。液晶パネル２０は、行方向に延びる複数の走査線と、列方向に伸びる複数のデータ線と、走査線とデータ線の交点に設けられた画素を備えている。液晶パネル２０の構成は、従来例と同様である。
データラッチ回路１２は、１行分の画素データを保持し、ライン出力信号に応答して画素データをＤ／Ａコンバータ回路１４に出力する。階調電圧発生回路１８は、階調レベルに対応する電圧を生成して、Ｄ／Ａコンバータ回路１４に出力する。Ｄ／Ａコンバータ回路１４は、画素データを対応するアナログ階調電圧に変換して、出力ブロック回路１６に出力する。出力ブロック回路１６は、階調電圧に基づいてデータ線を駆動する。これにより、画素データがその行に対応する液晶パネル２０上に表示される。
【００１５】
図５は、本発明の第１実施形態によるデータ線駆動回路１０の出力ブロック回路１６の構成を示すブロック図である。図５を参照して、出力ブロック回路１６は、タイミング制御回路２２、アンプブロック（Ａ、Ｂ）とを備えている。タイミング制御回路２２は、ライン出力信号に応答して、制御信号ａ、ｂ、ｃを生成する。アンプブロックは任意の分割数に分割されている。この例では、アンプブロックＡ２４ＡとアンプブロックＢ２４Ｂの２つに１列が分割されている。しかしながら、本発明では、分割数は２つに限られない。
アンプブロックＡ２４Ａは、アンプ部３２Ａと、スイッチ部３４Ａとを有している。アンプ部３２Ａは、Ｄ／Ａコンバータ回路１４から出力される階調電圧を増幅して出力スイッチ部３４Ａに出力する。出力スイッチ部３４Ａは、アンプ部３２Ａに接続され、液晶パネル２０の対応するデータ線をアンプ部３２Ａに接続する。出力スイッチ部３４Ａは、並列に接続されたスイッチＳＷ１ＡとスイッチＳＷ２Ａを備えている。スイッチＳＷ１Ａは、通常オフしていて、制御信号ａに応答してオンする。オフ時には、アンプ部３２Ａとデータ線を電気的に切り離し、オン時には、所定の抵抗値を取る。スイッチＳＷ２Ａは、通常オフしていて、制御信号ｂに応答してオンする。オフ時には、アンプ部３２Ａとデータ線を電気的に切り離し、オン時には、所定の抵抗値を取る。スイッチＳＷ１Ａのオン時の抵抗値は、スイッチＳＷ２Ａのオン時の抵抗値より大きいことが好ましい。しかしながら、本発明は、この構成に限定されるものではない。
【００１６】
アンプブロックＢ２４Ｂは、アンプ部３２Ｂと、スイッチ部３４Ｂとを有している。アンプ部３２Ｂは、Ｄ／Ａコンバータ回路１４から出力される階調電圧を増幅して出力スイッチ部３４Ｂに出力する。出力スイッチ部３４Ｂは、アンプ部３２Ｂに接続され、液晶パネル２０の対応するデータ線をアンプ部３２Ｂに接続する。出力スイッチ部３４Ｂは、出力スイッチ部３４Ａと同様の構成を有し、並列に接続されたスイッチＳＷ１ＢとスイッチＳＷ２Ｂを備えている。スイッチＳＷ１Ｂは、通常オフしていて、制御信号ａに応答してオンする。オフ時には、アンプ部３２Ｂとデータ線を電気的に切り離し、オン時には、所定の抵抗値を取る。スイッチＳＷ２Ｂは、通常オフしていて、制御信号ｃに応答してオンする。オフ時には、アンプ部３２Ｂとデータ線を電気的に切り離し、オン時には、所定の抵抗値を取る。スイッチＳＷ１Ｂのオン時の抵抗値は、スイッチＳＷ２Ｂのオン時の抵抗値より大きいことが好ましい。尚、スイッチＳＷ１Ｂのオン時の抵抗値は、スイッチＳＷ１Ａのオン時の抵抗値と同じであり、スイッチＳＷ２Ｂのオン時の抵抗値は、スイッチＳＷ２Ａのオン時の抵抗値と同じであることが好ましい。しかしながら、本発明は、この構成に限定されるものではない。
【００１７】
図６は、本発明の第１実施形態によるデータ線駆動回路の各部の波形を示すタイミングチャートである。ライン出力信号はデータ線駆動回路１０の出力ブロック回路１６の外部から供給される。図６（ａ）に示されるように、ライン出力信号は、ＬレベルからＨレベルに変化し、その後再びＬレベルに変化する信号である。タイミング制御回路２２は、ライン出力信号から制御信号ａ、ｂ、ｃを生成する。図６（ｂ）〜（ｄ）に示されるように、制御信号ａ〜ｃは、ライン出力信号の立ち上がりに同期して立下る。制御信号ａ，ｂは、ライン出力信号の立下りに同期して立ち上がり、制御信号ｃは、ライン出力信号の立下りから遅れて立ち上がる。こうして、ライン出力信号の立下り後、所定の時間内にデータ線が画素の階調レベルに対応する電圧にまで駆動される。
このとき、第１実施形態では、ライン出力信号の立下りに同期して同時に制御信号ａとｂがスイッチＳＷ１ＡとＳＷ２Ａとに供給される。こうして、両スイッチはオンする。この結果、図６（ｅ）に示されるように、アンプブロックＡ２４Ａからの出力電圧は、ライン出力信号の立下りに同期して急峻に立ち上がる。
また、ライン出力信号の立下りに同期して同時に制御信号ａがスイッチＳＷ１Ｂに供給される。こうして、高抵抗値を有するスイッチＳＷ１Ｂはオンする。しかしながら、このとき、制御信号ｃは未だＬレベルのままであり、スイッチＳＷ２Ｂはオフのままである。この結果、図６（ｆ）に示されるように、アンプブロックＢ２４Ｂからの出力電圧はゆっくり立ち上がることになる。しばらくして、制御信号ｃが立ち上がると、低抵抗値のスイッチＳＷ２Ｂがオンとなる。こうして、スイッチ部３４Ｂの抵抗値は下がるので、アンプブロックＢ２４Ｂからの出力電圧は、急激に立ち上がる。
【００１８】
以上の説明において、アンプブロックの出力電圧が急激に立ち上がるときには、大電流が流れることになる。１本のデータ線が駆動されるだけであれば、電流は大したことはないが、多数のデータ線が同時に駆動されるときには、大電流が流れることになる。ＥＭＩノイズは、電流の時間的変化に対応するので、同時に多数のデータ線が駆動されると、大きなＥＭＩノイズが発生することになる。しかしながら、本発明のように、データ線を充電するために流れる電流のタイミングをずらすことにより、電流のピーク値を抑えることができ、結果的にＥＭＩノイズを減らすことが可能となる。
また、アンプブロックＡにおいてスイッチ３４Ａが低抵抗でオンしているとき、アンプブロックＢにおいて高抵抗状態ではあるが、スイッチ部３４Ｂもオンしている。このため、ライン出力信号が立ち下がってから制御信号がｃが立ち上がるまでの時間差はデータの表示サイクルに対応する時間より非常に短い。この結果、表示品質の劣化を招くことなく、ノイズを減らすことができる。
尚、この例では、アンプブロックは２つに分割されている。アンプブロックＡに対応するデータ線群とアンプブロックＢに対応するデータ線群は、塊として別々に設けられてもよいが、また、データ線が交互にアンプブロックＡとアンプブロックＢに対応してもよい。
【００１９】
図７は、本発明の第２実施形態によるデータ線駆動回路１０の出力ブロック回路１６の構成を示すブロック図である。図７を参照して、出力ブロック回路１６は、タイミング制御回路２２、アンプブロック（Ａ、Ｂ）とを備えている。タイミング制御回路２２は、ライン出力信号に応答して、制御信号ａ〜ｅを生成する。アンプブロックは任意の分割数に分割されている。この例では、アンプブロックＡ２４ＡとアンプブロックＢ２４Ｂの２つに１列が分割されている。しかしながら、本発明では、分割数は２つに限られない。
アンプブロックＡ２４Ａは、アンプ部３２Ａと、スイッチ部３６Ａとを有している。アンプ部３２Ａは、Ｄ／Ａコンバータ回路１４から出力される階調電圧を増幅して出力スイッチ部３６Ａに出力する。出力スイッチ部３６Ａは、アンプ部３２Ａに接続され、液晶パネル２０の対応するデータ線をアンプ部３２Ａに接続する。出力スイッチ部３６Ａは、並列に接続されたスイッチＳＷ１Ａ、スイッチＳＷ２Ａ、スイッチＳＷ３Ａを備えている。スイッチＳＷ１Ａは、通常オフしていて、制御信号ａに応答してオンする。オフ時には、アンプ部３２Ａとデータ線を電気的に切り離し、オン時には、第１抵抗値を取る。スイッチＳＷ２Ａは、通常オフしていて、制御信号ｂに応答してオンする。オフ時には、アンプ部３２Ａとデータ線を電気的に切り離し、オン時には、第２抵抗値を取る。スイッチＳＷ３Ａは、通常オフしていて、制御信号ｃに応答してオンする。オフ時には、アンプ部３２Ａとデータ線を電気的に切り離し、オン時には、第３抵抗値を取る。スイッチＳＷ１Ａのオン時の第１抵抗値は、スイッチＳＷ２Ａのオン時の第２抵抗値より大きく、スイッチＳＷ２Ａのオン時の第２抵抗値は、スイッチＳＷ３Ａのオン時の第３抵抗値より大きいことが好ましい。しかしながら、本発明は、この構成に限定されるものではない。
【００２０】
アンプブロックＢ２４Ｂは、アンプ部３２Ｂと、スイッチ部３６Ｂとを有している。アンプ部３２Ｂは、Ｄ／Ａコンバータ回路１４から出力される階調電圧を増幅して出力スイッチ部３６Ｂに出力する。出力スイッチ部３６Ｂは、アンプ部３２Ｂに接続され、液晶パネル２０の対応するデータ線をアンプ部３２Ｂに接続する。出力スイッチ部３６Ｂは、並列に接続されたスイッチＳＷ１Ｂ、スイッチＳＷ２Ｂ、スイッチＳＷ３Ｂを備えている。スイッチＳＷ１Ｂは、通常オフしていて、制御信号ａに応答してオンする。オフ時には、アンプ部３２Ｂとデータ線を電気的に切り離し、オン時には、第１抵抗値を取る。スイッチＳＷ２Ｂは、通常オフしていて、制御信号ｄに応答してオンする。オフ時には、アンプ部３２Ｂとデータ線を電気的に切り離し、オン時には、第２抵抗値を取る。スイッチＳＷ３Ｂは、通常オフしていて、制御信号ｅに応答してオンする。オフ時には、アンプ部３２Ｂとデータ線を電気的に切り離し、オン時には、第３抵抗値を取る。スイッチＳＷ１Ｂのオン時の第１抵抗値は、スイッチＳＷ２Ｂのオン時の第２抵抗値より大きく、スイッチＳＷ２Ｂのオン時の第２抵抗値は、スイッチＳＷ３Ｂのオン時の第３抵抗値より大きいことが好ましい。尚、スイッチＳＷ１Ｂのオン時の第１抵抗値は、スイッチＳＷ１Ａのオン時の第１抵抗値と同じであり、スイッチＳＷ２Ｂのオン時の第２抵抗値は、スイッチＳＷ２Ａのオン時の第２抵抗値と同じであり、スイッチＳＷ３Ｂのオン時の第３抵抗値は、スイッチＳＷ３Ａのオン時の第３抵抗値と同じであることが好ましい。しかしながら、本発明は、この構成に限定されるものではない。
【００２１】
図８は、本発明の第２実施形態によるデータ線駆動回路の各部の波形を示すタイミングチャートである。ライン出力信号はデータ線駆動回路１０の出力ブロック回路１６の外部から供給される。図８（ａ）に示されるように、ライン出力信号は、ＬレベルからＨレベルに立ち上がり、その後再びＬレベルに立ち下がる信号である。タイミング制御回路２２は、ライン出力信号から制御信号ａ〜ｅを生成する。図８（ｂ）〜（ｆ）に示されるように、制御信号ａ〜ｅは、ライン出力信号の立ち上がりに同期して立ち下る。制御信号ａ，ｂは、ライン出力信号の立下りに同期して立ち上がり、制御信号ｃは、ライン出力信号の立下りから遅れて立ち上がる。制御信号ｄは、ライン出力信号の立下りから遅れるが、制御信号ｃが立ち上がる前に立ち上がる。制御信号ｅは、ライン出力信号の立下りから遅れて、また、制御信号ｃが立ち上がった後に、立ち上がる。こうして、ライン出力信号の立下り後、所定の時間内にデータ線が画素の階調レベルに対応する電圧にまで駆動される。
こうして、第２実施形態では、ライン出力信号の立下りに同期して同時に制御信号ａとｂがスイッチＳＷ１ＡとＳＷ２Ａとに供給される。こうして、両スイッチはオンする。この結果、図８（ｇ）に示されるように、アンプブロックＡ２４Ａからの出力電圧は、ライン出力信号の立下りに同期して急に立ち上がる。その後、制御信号ｃが立ち上がるとき、スイッチＳＷ３Ａがオンして第３抵抗値が接続されることになる。この結果、アンプブロックＡの出力電圧は、更に急峻に立ち上がることになる。
また、ライン出力信号の立下りに同期して同時に制御信号ａがスイッチＳＷ１Ｂに供給される。こうして、第１抵抗値を有するスイッチＳＷ１Ｂはオンする。しかしながら、このとき、制御信号ｄとｅは未だＬレベルのままであり、スイッチＳＷ２Ｂ、ＳＷ３Ｂはオフのままである。この結果、図８（ｈ）に示されるように、アンプブロックＢ２４Ｂからの出力電圧はゆっくり立ち上がることになる。しばらくして、制御信号Ｃが立ち上がる前に、制御信号ｄが立ち上がると、第２抵抗値のスイッチＳＷ２Ｂがオンとなる。こうして、スイッチ部３６Ｂの抵抗値は下がるので、アンプブロックＢ２４Ｂからの出力電圧は、急に立ち上がりはじめる。その後、制御信号ｃが立ち上がった後に、制御信号ｅが立ち上がるとスイッチＳＷ３Ｂがオンして第３抵抗値が接続されることになる。この結果、アンプブロックＢの出力電圧は、更に急峻に立ち上がることになる。
【００２２】
以上の説明において、本発明の第２実施形態のデータ線駆動回路では、第１実施形態と同様の効果を得ることができる。加えて、スイッチ部に並列に接続されているスイッチの数が増えているので、データ線を充電する電流をより平均化することができ、更にＥＭＩノイズを減らすことができる。
尚、この例では、アンプブロックは２つに分割されている。アンプブロックＡに対応するデータ線群とアンプブロックＢに対応するデータ線群は、塊として別々に設けられてもよいが、また、データ線が交互にアンプブロックＡとアンプブロックＢに対応してもよい。
【００２３】
図９は、本発明の第３実施形態によるデータ線駆動回路１０の出力ブロック回路１６の構成を示すブロック図である。図９を参照して、出力ブロック回路１６は、図７と同様のタイミング制御回路（図示せず）、アンプブロック（Ａ、Ｂ，Ｃ）とを備えている。タイミング制御回路２２は、ライン出力信号に応答して、制御信号ａ１，ａ２，ｂ１，ｂ２，ｃ１，ｃ２，ｄ，ｅ，ｆ（図示せず）を生成する。アンプブロックは任意の分割数に分割されている。この例では、アンプブロックは、アンプブロックＡ２４Ａ、アンプブロックＢ２４Ｂ、アンプブロックＣ２４Ｃの３つに１列が分割されている。しかしながら、本発明では、分割数は３つに限られない。
アンプブロックＡ２４Ａは、アンプ部３２Ａと、出力スイッチ部３８Ａとを有している。アンプ部３２Ａは、Ｄ／Ａコンバータ回路１４から出力される階調電圧を増幅して出力スイッチ部３８Ａに出力する。出力スイッチ部３８Ａは、アンプ部３２Ａに接続され、液晶パネル２０の対応するデータ線をアンプ部３２Ａに接続する。出力スイッチ部３８Ａは、出力抵抗４０Ａとそれに並列に接続された可変抵抗４２Ａの並列回路に直列に接続されたスイッチ４４Ａを備えている。スイッチ４４Ａは、通常オフしていて、制御信号ｄに応答してオンする。オフ時には、アンプ部３２Ａとデータ線を電気的に切り離し、オン時には、アンプ部３２Ａとデータ線を電気的に接続する。出力抵抗４０Ａは固定された抵抗値を有していることが好ましいが、動作的には流れる電流に依存して抵抗値が変化してもよい。可変抵抗４２Ａは、出力抵抗４０Ａと同等程度の抵抗値から出力抵抗４０Ａの抵抗値より小さい抵抗値まで変化可能である。しかしながら、本発明は、この構成に限定されるものではない。
【００２４】
アンプブロックＢ２４Ｂは、アンプ部３２Ｂと、スイッチ部３８Ｂとを有している。アンプ部３２Ｂは、Ｄ／Ａコンバータ回路１４から出力される階調電圧を増幅して出力スイッチ部３８Ｂに出力する。出力スイッチ部３８Ｂは、アンプ部３２Ｂに接続され、液晶パネル２０の対応するデータ線をアンプ部３２Ｂに接続する。出力スイッチ部３８Ｂは、出力抵抗４０Ｂとそれに並列に接続された可変抵抗４２Ｂの並列回路に直列に接続されたスイッチ４４Ｂを備えている。スイッチ４４Ｂは、通常オフしていて、制御信号ｅに応答してオンする。オフ時には、アンプ部３２Ｂとデータ線を電気的に切り離し、オン時には、アンプ部３２Ｂとデータ線を電気的に接続する。出力抵抗４０Ｂは固定された抵抗値を有していることが好ましいが、動作的には流れる電流に依存して抵抗値が変化してもよい。可変抵抗４２Ｂは、出力抵抗４０Ｂと同等程度の抵抗値から出力抵抗４０Ｂの抵抗値より小さい抵抗値まで変化可能である。しかしながら、本発明は、この構成に限定されるものではない。
【００２５】
アンプブロックＣ２４Ｃは、アンプ部３２Ｃと、スイッチ部３８Ｃとを有している。アンプ部３２Ｃは、Ｄ／Ａコンバータ回路１４から出力される階調電圧を増幅して出力スイッチ部３８Ｃに出力する。出力スイッチ部３８Ｃは、アンプ部３２Ｃに接続され、液晶パネル２０の対応するデータ線をアンプ部３２Ｃに接続する。出力スイッチ部３８Ｃは、出力抵抗４０Ｃとそれに並列に接続された可変抵抗４２Ｃの並列回路に直列に接続されたスイッチ４４Ｃを備えている。スイッチ４４Ｃは、通常オフしていて、制御信号ｆに応答してオンする。オフ時には、アンプ部３２Ｃとデータ線を電気的に切り離し、オン時には、アンプ部３２Ｃとデータ線を電気的に接続する。出力抵抗４０Ｃは固定された抵抗値を有していることが好ましいが、動作的には流れる電流に依存して抵抗値が変化してもよい。可変抵抗４２Ｃは、出力抵抗４０Ｃと同等程度の抵抗値から出力抵抗４０Ｃの抵抗値より小さい抵抗値まで変化可能である。しかしながら、本発明は、この構成に限定されるものではない。
【００２６】
図１０は、本発明の第３実施形態におけるデータ線駆動回路１０の出力ブロック回路１６の各アンプブロック内の出力抵抗と可変抵抗とを実現する方法の一例を示している。この例は、アンプブロックＡ〜Ｃに共通である。出力抵抗４０（４０Ａ、４０Ｂ、４０Ｃ）は、ＭＯＳトランジスタ５６とパルス電圧源５２により実現される。厳密に言えば、スイッチ４４と出力抵抗４０が、ＭＯＳトランジスタ５６とパルス電圧源５２により実現される。パルス電圧源５２は、制御信号ａ１、ｂ１、ｃ１である。可変抵抗４２（４２Ａ、４２Ｂ、４２Ｃ）は、ＭＯＳトランジスタ５８と可変電圧源５４により実現される。厳密に言えば、スイッチ４４可変抵抗４２がＭＯＳトランジスタ５８と可変電圧源５４により実現される。可変電圧源５４は、制御信号ａ２、ｂ２、ｃ２である。このとき、ＭＯＳトランジスタ５６と５８は同じサイズ、すなわち、同じゲート長と同じゲート幅を有するトランジスタにより形成されている。ＭＯＳトランジスタ５６と５８は並列に接続されているので、チップ面積をそれほど消費せず、簡単に構成することが可能である。
このようなＭＯＳトランジスタ抵抗を使用することにより、アンプブロックＡ〜Ｃのスイッチ部３８Ａ〜３８Ｃの抵抗値はＯＵＴＡ〜ＯＵＴＣとなる。
【００２７】
図１１は、そのようなＭＯＳトランジスタ抵抗を使用する例１を示す図である。図１１を参照して、アンプブロックＡでは制御信号ａ１とａ２が共に高い電圧でオンする。これにより、アンプブロックＡの出力抵抗値ＯＵＴＡはより低い抵抗値の状態となる。また、アンプブロックＢでは制御信号ｂ１は高い電圧でオンする。また、制御信号ｂ２は、時間とともに徐々に高い電圧に変化する。これにより、アンプブロックＢの出力抵抗値ＯＵＴＢは時間の経過に比例するように低い抵抗値に変化することになる。更に、アンプブロックＣでは制御信号ｃ１は高い電圧でオンする。また、制御信号ｃ２は、所定の時間後、高い電圧に変化する。これにより、アンプブロックＣの出力抵抗値ＯＵＴＣは所定の時間が経過したとき、低い抵抗値に変化することになる。この例では、アンプブロックＢの出力抵抗値が比例的に減少しているので、３つのアンプブロックＡ〜Ｃにより流れる電流は平均化されることになる。こうして、ＥＭＩノイズを減らすことができる。
【００２８】
図１２は、図１０に示されるＭＯＳトランジスタ抵抗を使用する例２を示す図である。図１２を参照して、アンプブロックＡでは制御信号ａ１とａ２が共に高い電圧でオンする。これにより、アンプブロックＡの出力抵抗値ＯＵＴＡはより低い抵抗値の状態となる。また、アンプブロックＢでは制御信号ｂ１は高い電圧でオンする。その後所定の時間が経過した後、制御信号ｂ２が高い電圧でオンする。これにより、アンプブロックＢの出力抵抗値ＯＵＴＢは所定の時間の経過後に低い抵抗値に変化することになる。更に、アンプブロックＣでは制御信号ｃ１は高い電圧でオンする。また、制御信号ｃ２は、制御信号ｂ２がオンしてから所定の時間後、高い電圧に変化する。これにより、アンプブロックＣの出力抵抗値ＯＵＴＣは所定の時間が経過したとき、低い抵抗値に変化することになる。この例では、アンプブロックＢの出力抵抗値が所定時間後急激に減少しているので、３つのアンプブロックＡ〜Ｃにより流れる電流は３つのピークを有することになるが、従来例に比べて、ピーク充電電流を減らすことができる。こうして、ＥＭＩノイズを減らすことができる。
【００２９】
上記のように、本発明の種々の実施形態を説明した。ここで、これらの実施形態は、相互に矛盾のない範囲で組み合わせて実施することが可能である。
また、本発明では、タイミング制御回路２２は、同期もしくは非同期の遅延回路と演算回路とを備えている。ライン出力信号が遅延され、その遅延信号と元のライン出力信号から各制御信号が生成される。これにより、全てのアンプブロックを制御するライン出力信号が同時にＨレベルとなっている。従って、電荷回収期間が短くなることがない。こうして、図示しないが、隣り合うデータ線間をアンプブロックの出力側でスイッチにより短絡することにより、電荷を十分に回収することができ、ピーク電流値を更に減らすことができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、従来の液晶駆動回路の構成を示す図である。
【図２】図２は、図１に示される従来の液晶駆動回路の動作を説明するための図である。
【図３】図３は、他の従来の液晶駆動回路の構成を示す図である。
【図４】図４は、本発明が適用される液晶駆動回路の構成を示す図である。
【図５】図５は、本発明の第１実施形態による液晶駆動回路の出力ブロックの構成を示す図である。
【図６】図６は、本発明の第１実施形態による液晶駆動回路の出力ブロックの動作を示すタイミングチャートである。
【図７】図７は、本発明の第２実施形態による液晶駆動回路の出力ブロックの構成を示す図である。
【図８】図８は、本発明の第２実施形態による液晶駆動回路の出力ブロックの動作を示すタイミングチャートである。
【図９】図９は、本発明の第３実施形態による液晶駆動回路の出力ブロックの構成を示す図である。
【図１０】図１０は、本発明の第３実施形態による液晶駆動回路の出力ブロックにおける出力抵抗と可変抵抗の構成を示す図である。
【図１１】図１１は、本発明の第３実施形態による液晶駆動回路の出力ブロックにおける出力抵抗の値の時間変化を示す図である。
【図１２】図１２は、本発明の第３実施形態による液晶駆動回路の出力ブロックにおける出力抵抗の値の時間変化を示す図である。
【符号の説明】
【００３１】
１０：データ線駆動回路
１４：Ｄ／Ａコンバータ回路
１２：データラッチ回路
１６：出力ブロック回路
１８：階調電圧発生回路
２０：液晶パネル
２２：タイミング制御回路
２４Ａ、２４Ｂ、２４Ｃ：アンプブロック
３２Ａ、３２Ｂ、３２Ｃ：アンプ部
３４Ａ、３４Ｂ、３６Ａ，３６Ｂ、３８Ａ、３８Ｂ：出力スイッチ部
５６，５８：ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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