(57)【特許請求の範囲】
【請求項１】
コイル電流が一旦ゼロになる電流不連続モードで制御される並列接続型ＤＣ−ＤＣコンバータ回路であって、
並列接続された複数のＤＣ−ＤＣコンバータユニットと、
各前記ＤＣ−ＤＣコンバータユニットに含まれる駆動スイッチング素子を駆動するスイッチング素子制御回路とを備え、
前記スイッチング素子制御回路は、前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が所定範囲にある場合に、前記複数のＤＣ−ＤＣコンバータユニットのうちの一部のＤＣ−ＤＣコンバータユニットを第１駆動周波数で駆動するとともに残りのＤＣ−ＤＣコンバータユニットを前記第１駆動周波数のＮ倍（Ｎは２以上の整数）の周波数である第２駆動周波数で駆動することを特徴とする、並列接続型ＤＣ−ＤＣコンバータ回路。
【請求項２】
前記所定範囲は、第１出力レベル以上かつ第２出力レベル未満の範囲であり、
前記スイッチング素子制御回路は、
（ａ）前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が前記第１出力レベル未満のときは前記ＤＣ−ＤＣコンバータユニットを前記第２駆動周波数で駆動し、なおかつ、前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力の増加に応じて、前記第２駆動周波数で駆動するＤＣ−ＤＣコンバータユニットの数を順次増加させ、
（ｂ）前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が前記第２出力レベル以上のときは前記複数のＤＣ−ＤＣコンバータユニットの全てを前記第１駆動周波数で駆動し、
（ｃ）前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が前記所定範囲である第１出力レベル以上第２出力レベル未満の範囲のときは、前記複数のＤＣ−ＤＣコンバータユニットのうちの一部のＤＣ−ＤＣコンバータユニットを第１駆動周波数で駆動するとともに残りのＤＣ−ＤＣコンバータユニットを前記第２駆動周波数で駆動し、なおかつ、前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力の増加に応じて、前記第１駆動周波数で駆動するＤＣ−ＤＣコンバータユニットの数を順次増加させることを特徴とする、請求項１に記載の並列接続型ＤＣ−ＤＣコンバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流入力を受けてこれと異なる直流出力を負荷に供給するＤＣ−ＤＣコンバータ回路に関し、特に、並列接続された複数のＤＣ−ＤＣコンバータユニットを有する並列接続型ＤＣ−ＤＣコンバータ回路に関するものである。
【背景技術】
【０００２】
従来、直流入力を受けてこれと異なる直流出力を負荷に供給するＤＣ−ＤＣコンバータが用いられている。
【０００３】
従来のＤＣ−ＤＣコンバータの一例として、図１１に示すように、ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）で構成した駆動用駆動スイッチング素子ＳＷと、このＭＯＳＦＥＴの寄生容量Ｃｒを利用した共振型のＤＣ−ＤＣコンバータがある。このようなＤＣ−ＤＣコンバータは、コイル電流が一旦ゼロになる電流不連続モードで制御される。具体的には、駆動用駆動スイッチング素子ＳＷのオフタイミングに、寄生容量Ｃｒの影響により電圧の上昇を抑えた状態でスイッチングを行うゼロ電圧スイッチング（ＺＶＳ）を実現するとともに、その後の駆動用駆動スイッチング素子ＳＷのオンタイミングでも、インダクタＬの電流を逆流させることにより駆動用駆動スイッチング素子ＳＷの両端の電圧差がゼロになるタイミングを作って、ゼロ電圧スイッチングを実現する、いわゆる自然転流方式による制御を行うことが可能である。
【０００４】
具体的には、図１２に示すように、まず、駆動用駆動スイッチング素子ＳＷをオンすることにより、インダクタＬに電流ＩＬを流してエネルギーを蓄える。次に、駆動用駆動スイッチング素子ＳＷがオフされるが、このときには、該駆動用駆動スイッチング素子ＳＷに流れていた電流が寄生容量Ｃｒにより吸収されるため、駆動用駆動スイッチング素子ＳＷの端子間の電圧Ｖｘの上昇が抑えられ、ゼロ電圧スイッチングが実現される。その後、インダクタＬの電流ＩＬは整流素子Ｄを通じて出力側へ流れ、該インダクタＬの電流ＩＬは徐々に減少していく。インダクタＬの電流ＩＬが減少してゼロになった後、インダクタＬの電流ＩＬが逆流をし始め、寄生容量Ｃｒの電荷が入力電圧Ｖｉｎに回生する。この場合、前記電圧Ｖｘの電圧波形は、インダクタＬと寄生容量Ｃｒとの共振により、入力電圧Ｖｉｎレベルを中心としてＣＯＳ波形となる。そして、電圧Ｖｘがゼロになった時点で静電容量Ｃｒの電荷がゼロとなり、駆動用駆動スイッチング素子ＳＷの寄生整流素子を通じてインダクタＬに電流が流れ始め、インダクタＬの逆流電流は徐々に減少する。この時点で駆動用駆動スイッチング素子ＳＷを再びオンすることにより、ゼロ電圧スイッチングおよびゼロ電流スイッチング（ＺＣＳ）を実現することができる。このような自然転流方式により、スイッチング損失を抑えた非常に効率の良いスイッチングが可能である。
【０００５】
上記のような自然転流方式は、コイルのインダクタンスが一定であれば、要求される出力電力の大きさに応じて駆動用駆動スイッチング素子ＳＷの駆動周波数が一意に決まるという特徴がある。
【０００６】
また従来、並列接続された複数のＤＣ−ＤＣコンバータユニットを用いることで、より高負荷に対応可能な並列接続型ＤＣ−ＤＣコンバータ回路が知られている。このような並列接続型ＤＣ−ＤＣコンバータ回路の一例として、要求される出力電力の増減に応じて、動作させるＤＣ−ＤＣコンバータユニットの数を増減させるものがある（例えば特許文献１参照）。この種の並列接続型ＤＣ−ＤＣコンバータ回路において、前述のような自然転流方式を採用することで、スイッチング損失を抑えた効率の良いスイッチングを可能にすることが考えられる。以下では、第１の仮想例として、６個のＤＣ−ＤＣコンバータユニット（第１〜第６ユニット）を備えた並列接続型ＤＣ−ＤＣコンバータ回路において、各ＤＣ−ＤＣコンバータユニットの駆動スイッチング素子ＳＷを駆動周波数ｆ１（固定）で駆動する場合を説明する。
【０００７】
図１３は、上記第１の仮想例において、全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図である。
【０００８】
要求される出力電力（全体出力）が０〜Ｐ２の範囲では、第１ユニットのみを動作させ、第１ユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ１で駆動される。この範囲では、要求される全体出力に応じて、第１ユニットの駆動スイッチング素子ＳＷのオン時間幅（すなわち駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ（Pulse Width Modulation）信号のデューティー比）が変化する。すなわち、要求される全体出力が０からＰ２に近づくほど、第１ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【０００９】
要求される全体出力がＰ２〜Ｐ４の範囲では、第１ユニットに加えて第２ユニットも駆動される。この範囲では、第１ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第２ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ２からＰ４に近づくほど、第２ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００１０】
要求される全体出力がＰ４〜Ｐ６の範囲では、第１ユニットおよび第２ユニットに加えて第３ユニットも駆動される。この範囲では、第１ユニットおよび第２ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第３ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ４からＰ６に近づくほど、第３ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００１１】
要求される全体出力がＰ６〜Ｐ８の範囲では、第１〜第３ユニットに加えて第４ユニットも駆動される。この範囲では、第１〜第３ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第４ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ６からＰ８に近づくほど、第４ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００１２】
要求される全体出力がＰ８〜Ｐ１０の範囲では、第１〜第４ユニットに加えて第５ユニットも駆動される。この範囲では、第１〜第４ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第５ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ８からＰ１０に近づくほど、第５ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００１３】
要求される全体出力がＰ１０〜Ｐ１２の範囲では、第１〜第５ユニットに加えて第６ユニットも駆動される。この範囲では、第１〜第５ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第６ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ１０からＰ１２に近づくほど、第６ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。なお、要求される全体出力がＰ１２（最大出力）の場合は、第１〜第６ユニットの全てのユニットが自然転流方式で駆動される。
【特許文献１】特開２００２−４４９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、駆動スイッチング素子ＳＷを自然転流方式で駆動する場合、駆動周波数が高いほど効率のより高いＤＣ−ＤＣ変換が可能である。以下、その理由を説明する。
【００１５】
図１４は、駆動スイッチング素子ＳＷを周期Ｔ２（ただし、周期Ｔ２は、図１２の周期Ｔ１よりも短い）で自然転流方式で駆動させたときのＶｘ，ＩＬの波形を示している。図１２（すなわち駆動周波数が比較的低い例）と図１４（すなわち駆動周波数が比較的高い例）を比較すると、図１４の例の方が電流ＩＬが小さいため、図１４の例の方が定常損失が小さい（定常損失は電流の２乗に比例するため）。つまり、駆動周波数を上げることによって定常損失は小さくなり、より効率の高いＤＣ−ＤＣ変換が可能となる。ただし、駆動周波数を上げると、駆動周波数に比例して発生する駆動系の損失も大きくなるが、この駆動系の損失の増加分を上記定常損失の減少分が上回る状態であれば、駆動周波数を上げるほど効率が高くなることになる。
【００１６】
図１６は、ＤＣ−ＤＣコンバータの駆動周波数と最大出力と最大効率の関係を示している。図１６から明らかなように、駆動周波数がｆ２（ただしｆ２＞ｆ１）の最大効率は、駆動周波数がｆ１の場合の最大効率を上回っている。
【００１７】
そこで、図１３に示した前述の第１の仮想例において、ＤＣ−ＤＣ変換の効率を高めるために、駆動周波数をｆ１からｆ２に変更することが考えられる。以下、第２の仮想例として、６個のＤＣ−ＤＣコンバータユニット（第１〜第６ユニット）を備えた並列接続型ＤＣ−ＤＣコンバータ回路において、各ＤＣ−ＤＣコンバータユニットの駆動スイッチング素子ＳＷを駆動周波数ｆ２（固定）で駆動する場合を説明する。
【００１８】
図１７は、上記第２の仮想例において、全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図である。
【００１９】
ところで、前述したように駆動周波数が高いほど最大効率は上昇するが、図１６から明らかなように、逆に１ユニット当たりの最大出力は小さくなってしまう。その結果、第２の仮想例における各ユニットの最大出力は、第１の仮想例における各ユニットの最大出力よりも小さくなる。したがって、駆動周波数が高くなるほど、並列接続型ＤＣ−ＤＣコンバータ回路の全体出力の最大値が小さくなってしまう。図１８は、駆動周波数がｆ１の場合とｆ２の場合の全体出力と効率の関係を示している。
【００２０】
以上のように、ＤＣ−ＤＣ変換の効率と、並列接続型ＤＣ−ＤＣコンバータ回路の最大出力とはトレードオフの関係にある。しかしながら、例えば並列接続型ＤＣ−ＤＣコンバータ回路を電動パワーステアリングに利用する場合には、通常の使用状態では、並列接続型ＤＣ−ＤＣコンバータ回路の出力は最大出力の半分以下であることが多く、したがって低〜中出力の範囲におけるＤＣ−ＤＣ変換効率を高めることが望まれている。しかも同時に、車両が完全に停止している状態でハンドルを切る、いわゆる据え切り時には大出力が求められる。
【００２１】
それゆえに本発明は、低〜中出力の範囲におけるＤＣ−ＤＣ変換効率を高めることができ、なおかつ大出力にも対応することのできる並列接続型ＤＣ−ＤＣコンバータ回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明は以下の構成を採用した。なお、括弧内の参照符号および図番号は、本発明の理解を助けるために図面との対応関係の一例を示したものであって、本発明の範囲を何ら限定するものではない。
【００２３】
本発明の並列接続型ＤＣ−ＤＣコンバータ回路は、コイル電流が一旦ゼロになる電流不連続モードで制御される並列接続型ＤＣ−ＤＣコンバータ回路であって、並列接続された複数のＤＣ−ＤＣコンバータユニット（１６ａ〜１６ｆ）と、各前記ＤＣ−ＤＣコンバータユニットに含まれる駆動スイッチング素子（ＳＷ）を駆動するスイッチング素子制御回路（２４）とを備える。前記スイッチング素子制御回路は、前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が所定範囲（図２のＰ６〜Ｐ１１）にある場合に、前記複数のＤＣ−ＤＣコンバータユニットのうちの一部のＤＣ−ＤＣコンバータユニットを第１駆動周波数（ｆ１）で駆動するとともに残りのＤＣ−ＤＣコンバータユニットを前記第１駆動周波数のＮ倍（Ｎは２以上の整数）の周波数である第２駆動周波数（ｆ２）で駆動する。
【００２４】
なお、前記所定範囲は、第１出力レベル（Ｐ６）以上かつ第２出力レベル（Ｐ１１）未満の範囲であり、前記スイッチング素子制御回路は、（ａ）前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が前記第１出力レベル未満のときは前記ＤＣ−ＤＣコンバータユニットを前記第２駆動周波数で駆動し、なおかつ、前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力の増加に応じて、前記第２駆動周波数で駆動するＤＣ−ＤＣコンバータユニットの数を順次増加させ、（ｂ）前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が前記第２出力レベル以上のときは前記複数のＤＣ−ＤＣコンバータユニットの全てを前記第１駆動周波数で駆動し、（ｃ）前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力が前記所定範囲である第１出力レベル以上第２出力レベル未満の範囲のときは、前記複数のＤＣ−ＤＣコンバータユニットのうちの一部のＤＣ−ＤＣコンバータユニットを第１駆動周波数で駆動するとともに残りのＤＣ−ＤＣコンバータユニットを前記第２駆動周波数で駆動し、なおかつ、前記並列接続ＤＣ−ＤＣコンバータ回路の全体出力の増加に応じて、前記第１駆動周波数で駆動するＤＣ−ＤＣコンバータユニットの数を順次増加させてもよい。
【発明の効果】
【００２５】
本発明によれば、低〜中出力の範囲におけるＤＣ−ＤＣ変換効率を高めることができ、なおかつ大出力にも対応することのできる並列接続型ＤＣ−ＤＣコンバータ回路を提供することができる。また、異なる駆動周波数が混在している状態においても「うなり」が知覚されることはない。
【発明を実施するための最良の形態】
【００２６】
前述のように、ＤＣ−ＤＣ変換の効率と、並列接続型ＤＣ−ＤＣコンバータ回路の最大出力とはトレードオフの関係にある。しかしながら、例えば並列接続型ＤＣ−ＤＣコンバータ回路を電動パワーステアリングに利用する場合には、通常の使用状態では、並列接続型ＤＣ−ＤＣコンバータ回路の出力は最大出力の半分以下であることが多く、したがって低〜中出力の範囲におけるＤＣ−ＤＣ変換効率を高めることが望まれている。しかも同時に、車両が完全に停止している状態でハンドルを切る、いわゆる据え切り時には大出力が求められる。
【００２７】
上記の問題を解決するためのアプローチとして、並列接続型ＤＣ−ＤＣコンバータ回路の各ユニットの駆動周波数を、要求される全体出力に応じて可変制御することが考えられる。本発明は、このようなアプローチに基づいて為されたものである。以下では、同様のアプローチに基づく２つの比較例（第１の比較例、第２の比較例）と比較しながら、本発明の実施形態について説明する。
【００２８】
（本発明の実施形態）
図１は、本発明の一実施形態に係る並列接続型ＤＣ−ＤＣコンバータ回路の構成を示す図である。並列接続型ＤＣ−ＤＣコンバータ回路は、直流電源１０、入力フィルタ１２、ドライバ１４ａ〜１４ｆ、ＤＣ−ＤＣコンバータユニット１６ａ〜１６ｆ（第１〜第６ユニット）、コンデンサ１８、負荷２０、出力電圧サンプリング回路２２、および駆動スイッチング素子制御回路２４を備える。各ＤＣ−ＤＣコンバータユニット１６ａ〜１６ｆの構成は、図１１に示したものと同じである。なお、図１に示した構成は、並列接続型ＤＣ−ＤＣコンバータ回路の一例に過ぎず、本発明は必ずしもこの構成に限定されない。例えば、並列接続されるＤＣ−ＤＣコンバータユニットの個数も６個に限らない。図１に示した構成は、駆動スイッチング素子制御回路２４の動作を除けば、従来の並列接続型ＤＣ−ＤＣコンバータ回路と同様であるため、駆動スイッチング素子制御回路２４を除く各部の詳細な説明はここでは省略する。なお、本発明は、昇圧・降圧・反転のいずれの種類の並列接続型ＤＣ−ＤＣコンバータ回路にも適用可能である。
【００２９】
図２は、本実施形態において、全体出力に応じた各ＤＣ−ＤＣコンバータユニット１６ａ〜１６ｆの出力を示す図である。各ＤＣ−ＤＣコンバータユニット１６ａ〜１６ｆは、駆動スイッチング素子制御回路２４から出力されるオン・オフ信号に基づくＰＷＭ信号に基づいて駆動される。
【００３０】
要求される出力電力（全体出力）が０〜Ｐ１の範囲では、第１ユニットのみを動作させ、第１ユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ２で駆動される。ただし本実施形態においては、駆動周波数ｆ２は駆動周波数ｆ１の２倍である。この範囲では、要求される全体出力に応じて、第１ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力が０からＰ１に近づくほど、第１ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００３１】
要求される全体出力がＰ１〜Ｐ２の範囲では、第１ユニットに加えて第２ユニットも駆動周波数ｆ２で駆動される。この範囲では、第１ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。なお、このときに第１ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比を、最大デューティー比と称す。一方、第２ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ１からＰ２に近づくほど、第２ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００３２】
要求される全体出力がＰ２〜Ｐ３の範囲では、第１ユニットおよび第２ユニットに加えて第３ユニットも駆動周波数ｆ２で駆動される。この範囲では、第１ユニットおよび第２ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第３ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ２からＰ３に近づくほど、第３ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００３３】
要求される全体出力がＰ３〜Ｐ４の範囲では、第１〜第３ユニットに加えて第４ユニットも駆動周波数ｆ２で駆動される。この範囲では、第１〜第３ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第４ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ３からＰ４に近づくほど、第４ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００３４】
要求される全体出力がＰ４〜Ｐ５の範囲では、第１〜第４ユニットに加えて第５ユニットも駆動周波数ｆ２で駆動される。この範囲では、第１〜第４ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第５ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ４からＰ５に近づくほど、第５ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００３５】
要求される全体出力がＰ５〜Ｐ６の範囲では、第１〜第５ユニットに加えて第６ユニットも駆動周波数ｆ２で駆動される。この範囲では、第１〜第５ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。一方、第６ユニットの駆動スイッチング素子ＳＷのオン時間幅は、要求される全体出力に応じて変化する。すなわち、要求される全体出力がＰ５からＰ６に近づくほど、第６ユニットの駆動スイッチング素子ＳＷのゲートに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。
【００３６】
要求される全体出力がＰ６〜Ｐ７の範囲では、第１ユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ１で駆動され、第２〜第６ユニットの駆動スイッチング素子ＳＷは駆動周波数ｆ２で駆動される。この範囲では、要求される全体出力に応じて、第１ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ６からＰ７に近づくほど、第１ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第２〜第６ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００３７】
要求される全体出力がＰ７〜Ｐ８の範囲では、第１ユニットおよび第２ユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ１で駆動され、第３〜第６ユニットの駆動スイッチング素子ＳＷは駆動周波数ｆ２で駆動される。この範囲では、要求される全体出力に応じて、第２ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ７からＰ８に近づくほど、第２ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１ユニットおよび第３〜第６ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００３８】
要求される全体出力がＰ８〜Ｐ９の範囲では、第１〜第３ユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ１で駆動され、第４〜第６ユニットの駆動スイッチング素子ＳＷは駆動周波数ｆ２で駆動される。この範囲では、要求される全体出力に応じて、第３ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ８からＰ９に近づくほど、第３ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１ユニット、第２ユニットおよび第４〜第６ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００３９】
要求される全体出力がＰ９〜Ｐ１０の範囲では、第１〜第４ユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ１で駆動され、第５ユニットおよび第６ユニットの駆動スイッチング素子ＳＷは駆動周波数ｆ２で駆動される。この範囲では、要求される全体出力に応じて、第４ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ９からＰ１０に近づくほど、第４ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１〜第３ユニット、第５ユニットおよび第６ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００４０】
要求される全体出力がＰ１０〜Ｐ１１の範囲では、第１〜第５ユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ１で駆動され、第６ユニットの駆動スイッチング素子ＳＷは駆動周波数ｆ２で駆動される。この範囲では、要求される全体出力に応じて、第５ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ１０からＰ１１に近づくほど、第５ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１〜第４ユニットおよび第６ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００４１】
要求される全体出力がＰ１１〜Ｐ１２の範囲では、第１〜第６ユニットの全てのユニットの駆動スイッチング素子ＳＷが駆動周波数ｆ１で駆動される。この範囲では、要求される全体出力に応じて、第６ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ１１からＰ１２に近づくほど、第６ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１〜第５ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。なお、要求される全体出力がＰ１２（最大出力）の場合は、第１〜第６ユニットの全てのユニットが自然転流方式で駆動される。
【００４２】
図３は、本実施形態における全体出力とＤＣ−ＤＣ変換効率の関係を示している。図１８と見比べてみると、本実施形態では低〜中出力の範囲におけるＤＣ−ＤＣ変換効率を高めることができ、なおかつ大出力にも対応できていることが分かる。
【００４３】
なお図２から明らかなように、全体出力がＰ６〜Ｐ１１の範囲では、６個のＤＣ−ＤＣコンバータユニット１６ａ〜１６ｆのうち、一部のＤＣ−ＤＣコンバータユニットについては駆動周波数ｆ２で駆動され、残りのＤＣ−ＤＣコンバータユニットについては駆動周波数ｆ１で駆動されている。すなわち、全体出力がＰ６〜Ｐ１１の範囲では、異なる駆動周波数が混在している状態となっている。ところで、複数のユニットを異なる駆動周波数で駆動した場合、それらの駆動周波数の最大公約数に相当する周波数のノイズが発生するが、ノイズの周波数が人間の可聴範囲に含まれるほどの低周波である場合には人間には「うなり」として知覚されることになる。しかしながら、本実施形態では前述のように駆動周波数ｆ２は駆動周波数ｆ１の２倍であるため、これらの駆動周波数の最大公約数はｆ１となり、ｆ１より低周波のノイズが発生することはない。したがって、異なる駆動周波数が混在している、全体出力がＰ６〜Ｐ１１の範囲においても「うなり」が知覚されることはない。
【００４４】
なお、本実施形態では、駆動周波数ｆ２を駆動周波数ｆ１の２倍としているが、本発明はこれに限らず、駆動周波数ｆ２が駆動周波数ｆ１のＮ倍（ただしＮは２以上の整数）でありさえすれば、同様の効果が得られる。
【００４５】
なお、本実施形態では、全体出力の増加に応じて各ユニットの駆動周波数をｆ２からｆ１に１段階だけ切り替える例を説明したが、本発明はこれに限らず、全体出力の増加に応じて各ユニットの駆動周波数を複数段階切り替えるようにしてもよい。例えば、図４に示すように、全体出力の増加に応じて、各ユニットの駆動周波数をｆ３（ただしｆ３＞ｆ２）からｆ２に順次変化させた後、さらに各ユニットの駆動周波数をｆ２からｆ１に順次変化させてもよい。この場合、駆動周波数ｆ３とｆ２が混在している状態と、駆動周波数ｆ２とｆ１が混在している状態がそれぞれ起こり得ることになる。このいずれの状態においても「うなり」を防止するためには、ｆ２をｆ１の整数倍に設定し、なおかつｆ３もｆ１の整数倍に設定すればよい。これにより、駆動周波数ｆ３とｆ２の最大公約数はｆ１となるため、駆動周波数ｆ３とｆ２が混在している状態においても「うなり」が知覚されることはない。
【００４６】
なお、並列接続型ＤＣ−ＤＣコンバータ回路では、各ユニットの駆動スイッチング素子ＳＷのオン・オフタイミングの位相をずらすことによって、見かけ上の駆動周波数を高くする工夫が為されることがあるが、本実施形態においても同様に、各ユニットの駆動スイッチング素子ＳＷのオン・オフタイミングの位相をずらすことが可能である。この場合、電流不連続モードで制御されるＤＣ−ＤＣコンバータユニットの出力は、駆動スイッチング素子ＳＷのオフタイミング時にピークとなるので、異なる駆動周波数が混在している状態においては、各ユニットの駆動スイッチング素子ＳＷのオフタイミングをずらすように位相制御すれば、各ユニットの出力のピークを分散させ、見かけ上の駆動周波数を高くすることができ、結果として入出力フィルタの規模を小さくすることが可能となる。
【００４７】
図５は、全体出力が図２のＰ６〜Ｐ７の範囲のときの各ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号の波形の一例を示す。第２〜第６ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比は、駆動周波数ｆ２時の最大デューティー比となっており、第１ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比は、要求される全体出力に応じたデューティー比となっている。また、各ユニットの駆動スイッチング素子ＳＷのオフタイミングは、ずれている。
【００４８】
図６は、全体出力が図２のＰ７〜Ｐ８の範囲のときの各ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号の波形の一例を示す。第３〜第６ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比は、駆動周波数ｆ２時の最大デューティー比となっており、第１ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比は、駆動周波数ｆ１時の最大デューティー比となっており、第２ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比は、要求される全体出力に応じたデューティー比となっている。また、各ユニットの駆動スイッチング素子ＳＷのオフタイミングは、ずれている。特に、各ユニットの駆動スイッチング素子ＳＷのオフタイミングが分散されるように、第１ユニットの駆動スイッチング素子ＳＷのオフタイミングと、第２ユニットの駆動スイッチング素子ＳＷのオフタイミングは、位相が１８０度ずれている。
【００４９】
図７は、全体出力が図２のＰ１２のときの各ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号の波形の一例を示す。第１〜第６ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比は、駆動周波数ｆ１時の最大デューティー比となっている。また、各ユニットの駆動スイッチング素子ＳＷのオフタイミングは、ずれている。
【００５０】
次に、並列接続型ＤＣ−ＤＣコンバータ回路の各ユニットの駆動周波数を、要求される全体出力に応じて可変制御する他の例として、本実施形態とは異なる手法を採用した２つの例を比較例として説明する。
【００５１】
（第１の比較例）
第１の比較例は、並列接続型ＤＣ−ＤＣコンバータ回路において、低〜中出力の範囲においては各ユニットを駆動周波数ｆ２で駆動し、中〜最大出力の範囲においては各ユニットを自然転流方式で駆動しつつ、要求される全体出力の増加に応じて駆動周波数をｆ２からｆ１へと徐々に変化させる例である。
【００５２】
図８は、第１の比較例において、全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図である。図８において、全体出力が０〜Ｐ６の範囲については、図１７に示した制御方法と同一である。一方、全体出力がＰ６〜Ｐ１２の範囲については、要求される全体出力に応じて、第１〜第６ユニットの駆動周波数がｆ２〜ｆ１の範囲で変化する（ただし、第１〜第６ユニットの駆動周波数は常に同一となる）。この範囲においては、第１〜第６ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となり、高効率のＤＣ−ＤＣ変換が可能となる。
【００５３】
しかしながら、第１の比較例のように第１〜第６ユニットの６個のユニットの駆動周波数を同時制御する場合（例えば、要求される全体出力が徐々に増加し、それに応じて各ユニットの駆動周波数を徐々に下げるように制御する場合）には、前述した本発明の実施形態のように同時に１つのＤＣ−ＤＣコンバータユニットの駆動周波数しか変化させなくてもよい場合と比較して、全体出力の変動幅（出力ゲイン）が６倍になる。したがって、出力電圧サンプリング回路２２を用いたフィードバック制御におけるフィードバックゲインを適切に調整しなければ、動作が不安定になってしまうという問題がある。
【００５４】
さらに、第１の比較例では、要求される全体出力が徐々に増加（または減少）し、それに応じて各ユニットの駆動周波数を徐々に下げる（または上げる）ように制御する場合に、図５〜図７に示したような位相制御を同時に行うと、第１〜第６ユニットの駆動周波数が少しずれてしまい、うなりが知覚されてしまうという問題がある。
【００５５】
上記のような２つの問題は、前述した本発明の実施形態では生じない問題であり、この点で、前述の実施形態は第１の比較例に対して優れていると言える。
【００５６】
（第２の比較例）
第２の比較例は、並列接続型ＤＣ−ＤＣコンバータ回路において、低〜中出力の範囲においては各ユニットを駆動周波数ｆ２で駆動し、中〜最大出力の範囲においては各ユニットを駆動周波数ｆ１で駆動する例である。
【００５７】
図９は、第２の比較例において、全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図である。図９において、全体出力が０〜Ｐ６の範囲については、図１７に示した制御方法と同一である。全体出力がＰ６〜Ｐ１２の範囲については、第１〜第６ユニットの駆動スイッチング素子ＳＷは駆動周波数ｆ２で駆動される。
【００５８】
要求される全体出力がＰ６〜Ｐ７の範囲では、要求される全体出力に応じて、第１ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ６からＰ７に近づくほど、第１ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。この範囲では、自然転流方式で駆動されるユニットは１つも存在しない。
【００５９】
要求される全体出力がＰ７〜Ｐ８の範囲では、要求される全体出力に応じて、第２ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ７からＰ８に近づくほど、第２ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００６０】
要求される全体出力がＰ８〜Ｐ９の範囲では、要求される全体出力に応じて、第３ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ８からＰ９に近づくほど、第３ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１ユニットおよび第２ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００６１】
要求される全体出力がＰ９〜Ｐ１０の範囲では、要求される全体出力に応じて、第４ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ９からＰ１０に近づくほど、第４ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１〜第３ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００６２】
要求される全体出力がＰ１０〜Ｐ１１の範囲では、要求される全体出力に応じて、第５ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ１０からＰ１１に近づくほど、第５ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１〜第４ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。
【００６３】
要求される全体出力がＰ１１〜Ｐ１２の範囲では、要求される全体出力に応じて、第６ユニットの駆動スイッチング素子ＳＷのオン時間幅が変化する。すなわち、要求される全体出力がＰ１１からＰ１２に近づくほど、第６ユニットの駆動スイッチング素子ＳＷに供給されるＰＷＭ信号のデューティー比が大きくなるように制御される。また、第１〜第５ユニットは自然転流方式で駆動され、スイッチング損失が非常に少ない状態となる。なお、要求される全体出力がＰ１２（最大出力）の場合は、第１〜第６ユニットの全てのユニットが自然転流方式で駆動される。
【００６４】
しかしながら、第２の比較例では、特に、要求される全体出力がＰ６〜Ｐ７の範囲において、たった１つのユニットしか自然転流方式で駆動されていないため、図１５に示したようなスイッチング損失が多く発生し、ＤＣ−ＤＣ変換の効率が低くなるという問題がある。図１０は、第２の比較例における全体出力とＤＣ−ＤＣ変換効率の関係を示している。図３と見比べてみると、前述の本発明の実施形態と比較して、全体出力がＰ６〜Ｐ１２の範囲においてＤＣ−ＤＣ変換効率が劣っていることが分かる。この点で、前述の実施形態は第２の比較例に対して優れていると言える。
【産業上の利用可能性】
【００６５】
本発明は、低〜中出力の範囲におけるＤＣ−ＤＣ変換効率を高めることができ、なおかつ大出力にも対応することのできる並列接続型ＤＣ−ＤＣコンバータ回路として、例えば電動パワーステアリングのための並列接続型ＤＣ−ＤＣコンバータ回路として好適である。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係る並列接続型ＤＣ−ＤＣコンバータ回路の構成を示す図
【図２】本発明の一実施形態における全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図
【図３】本発明の一実施形態における全体出力とＤＣ−ＤＣ変換効率の関係を示す図
【図４】本発明の変形例に係る並列接続型ＤＣ−ＤＣコンバータ回路の動作を示す図
【図５】本発明の一実施形態におけるＰＷＭ信号の波形の一例を示す図
【図６】本発明の一実施形態におけるＰＷＭ信号の波形の一例を示す図
【図７】本発明の一実施形態におけるＰＷＭ信号の波形の一例を示す図
【図８】第１の比較例における全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図
【図９】第２の比較例における全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図
【図１０】第２の比較例における全体出力とＤＣ−ＤＣ変換効率の関係を示す図
【図１１】従来のＤＣ−ＤＣコンバータの構造を示す図
【図１２】従来のＤＣ−ＤＣコンバータにおける信号波形の一例を示す図
【図１３】第１の仮想例における全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図
【図１４】従来のＤＣ−ＤＣコンバータにおける信号波形の一例を示す図
【図１５】従来のＤＣ−ＤＣコンバータにおける信号波形の一例を示す図
【図１６】従来のＤＣ−ＤＣコンバータの駆動周波数と最大出力と最大効率の関係を示す図
【図１７】第２の仮想例における全体出力に応じた各ＤＣ−ＤＣコンバータユニットの出力を示す図
【図１８】従来のＤＣ−ＤＣコンバータにおいて駆動周波数がｆ１の場合とｆ２の場合の全体出力と効率の関係を示す図
【符号の説明】
【００６７】
１０    直流電源
１２    入力フィルタ
１４ａ〜１４ｆ    ドライバ
１６ａ〜１６ｆ    ＤＣ−ＤＣコンバータユニット（第１〜第６ユニット）
１８    コンデンサ
２０    負荷
２２    出力電圧サンプリング回路
２４    スイッチング素子制御回路
【図１】
0004962785.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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