(57)【特許請求の範囲】
【請求項１】
論理回路のシミュレーションを行う方法であって、コンピュータを用いて、
論理回路を複数の分割回路に分割し、
論理回路の少なくとも１つの回路の入力を始点とし、論理回路の少なくとも1つの回路の出力を終点とする特定のパスについて抜き出したパス回路のシミュレーションの結果に影響を与える分割回路を決定し、
前記パス回路を構成する分割回路により構成される部分回路を対象としてシミュレーションの計算を実行し、
前記パス回路のシミュレーションの結果に影響を与える分割回路を決定することは、
前記特定のパスの前記入力からフォワードトレースを行い、フォワードトレースによりトレースされるトランジスタの第1の集合を決定し、
前記特定のパスの前記出力からバックトレースを行い、バックトレースによりトレースされるトランジスタの第２の集合を決定し、
前記入力からバックトレースにより到達する前記論理回路の外部入力の値を不定とし、前記外部入力以外の外部入力にシミュレーション条件に相当する固定の論理値１または０を与えて論理回路内に回路の論理に従って値を伝播させたときに、オン／オフが不定であるトランジスタ、またはオンでありかつドレインとソースの値が共に不定であるトランジスタの第３の集合を決定し、
第１〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路を前記パス回路を構成する分割回路と決定することを含む方法。
【請求項２】
前記パス回路のシミュレーションの結果に影響を与える分割回路を決定することは、
前記第1〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路のいずれかの入力に接続された出力を有する分割回路であってその入力にシミュレーション条件に相当する固定の論理値１または０が与えられたもの、および、前記第1〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路のいずれかの出力に接続された入力を有する分割回路も前記パス回路のシミュレーションの結果に影響を与える分割回路の対象と決定することを含む請求項１に記載の方法。
【請求項３】
論理回路内の指定されたノードからバックトレースすることにより、前記特定のパスの少なくとも１つの外部入力を決定し、
該指定されたノードからフォワードトレースすることにより、前記特定のパスの少なくとも１つの外部出力を決定することをさらに含む請求項１または２記載の方法。
【請求項４】
論理回路のシミュレーションを行うシミュレーション装置であって、
論理回路を複数の分割回路に分割する手段と、
論理回路の少なくとも１つの回路の入力を始点とし、論理回路の少なくとも1つの回路の出力を終点とする特定のパスについて抜き出したパス回路のシミュレーションの結果に影響を与える分割回路を決定する手段と、
前記パス回路を構成する分割回路により構成される部分回路を対象としてシミュレーションの計算を実行する手段とを含み、
前記パス回路のシミュレーションの結果に影響を与える分割回路を決定する手段は、
前記特定のパスの前記入力からフォワードトレースを行い、フォワードトレースによりトレースされるトランジスタの第1の集合を決定する手段と、
前記特定のパスの前記出力からバックトレースを行い、バックトレースによりトレースされるトランジスタの第２の集合を決定する手段と、
前記入力からバックトレースにより到達する前記論理回路の外部入力の値を不定とし、前記外部入力以外の外部入力にシミュレーション条件に相当する固定の論理値１または０を与えて論理回路内に回路の論理に従って値を伝播させたときに、オン／オフが不定であるトランジスタ、またはオンでありかつドレインとソースの値が共に不定であるトランジスタの第３の集合を決定する手段と、
第１〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路を前記パス回路を構成する分割回路と決定する手段を含む装置。
【請求項５】
前記パス回路のシミュレーションの結果に影響を与える分割回路を決定する手段は、
前記第1〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路のいずれかの入力に接続された出力を有する分割回路であってその入力にシミュレーション条件に相当する固定の論理値１または０が与えられたもの、および、前記第1〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路のいずれかの出力に接続された入力を有する分割回路も前記パス回路のシミュレーションの結果に影響を与える分割回路の対象と決定する請求項４に記載の装置。
【請求項６】
論理回路内の指定されたノードからバックトレースすることにより、前記特定のパスの少なくとも１つの外部入力を決定する手段と、
該指定されたノードからフォワードトレースすることにより、前記特定のパスの少なくとも１つの外部出力を決定する手段とをさらに含む請求項４または５記載の装置。
【請求項７】
論理回路のシミュレーションを行う方法であって、コンピュータを用いて、
前記論理回路を複数の分割回路に分割し、
前記論理回路の少なくとも１つの回路の入力を始点として、前記論理回路を第１の方向にトレースし、
前記論理回路の少なくとも１つの回路の出力を終点として、前記論理回路を第２の方向にトレースし、
前記入力からバックトレースにより到達する前記論理回路の外部入力の値を不定とし、前記外部入力以外の外部入力にシミュレーション条件に相当する固定の論理値１または０を与えて論理回路内に回路の論理に従って値を伝播させたときに、前記分割回路中における、論理が確定しない素子の有無を判別し、
前記第1の方向へのトレースによりトレースされた第１の素子群と、前記第２の方向へのトレースによりトレースされた第２の素子群と、前記論理が確定しない第３の素子群のいずれにも属する素子を含む分割回路を、前記入力を始点とし前記出力を終点とするパスについて抜き出したパス回路を構成する分割回路として抽出し、
前記パス回路を構成する分割回路から構成される部分回路を対象としてシミュレーションを実行する、シミュレーション方法。
【請求項８】
前記シミュレーション方法において、
前記パス回路の始点あるいは終点を除く前記パス回路を構成する分割回路の端子に接続され、且つ前記パス回路を構成する分割回路を構成しない分割回路である補助分割回路を抽出し、
前記分割回路および前記補助分割回路より構成される部分回路を対照としてシミュレーションを実行することを特徴とする、請求項７に記載のシミュレーション方法。
【請求項９】
前記シミュレーション方法において、
前記論理回路を構成する任意のノードから第２の方向にトレースを行って、１または複数の外部入力を抽出し、
前記任意のノードから第１の方向にトレースを行って、１または複数の外部出力を抽出し、
前記抽出された外部入力を始点として第１の方向にトレースを行うとともに、前記抽出された外部出力を終点として第２の方向にトレースを行うように構成されることを特徴とする、請求項７に記載のシミュレーション方法。
【請求項１０】
論理回路のシミュレーションを行うプログラムであって、
論理回路を複数の分割回路に分割するステップと、
論理回路の少なくとも１つの回路の入力を始点とし、論理回路の少なくとも1つの回路の出力を終点とする特定のパスについて抜き出したパス回路のシミュレーションの結果に影響を与える分割回路を決定するステップと、
前記パス回路を構成する分割回路により構成される部分回路を対象としてシミュレーションの計算を実行するステップと、をコンピュータが実行し、且つ、
前記パス回路のシミュレーションの結果に影響を与える分割回路を決定するステップは、
前記特定のパスの前記入力からフォワードトレースを行い、フォワードトレースによりトレースされるトランジスタの第1の集合を決定するステップと、
前記特定のパスの前記出力からバックトレースを行い、バックトレースによりトレースされるトランジスタの第２の集合を決定するステップと、
前記入力からバックトレースにより到達する前記論理回路の外部入力の値を不定とし、前記外部入力の外部入力にシミュレーション条件に相当する固定の論理値１または０を与えて論理回路内に回路の論理に従って値を伝播させたときに、オン／オフが不定であるトランジスタ、またはオンでありかつドレインとソースの値が共に不定であるトランジスタの第３の集合を決定するステップと、
第１〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路を前記パス回路を構成する分割回路と決定するステップとを、コンピュータが実行する、論理回路のシミュレーションを行うプログラム。
【請求項１１】
論理回路のシミュレーションを行うプログラムであって、
前記論理回路を複数の分割回路に分割するステップと、
前記論理回路の少なくとも1つの回路の入力を始点として、前記論理回路を第１の方向にトレースするステップと、
前記論理回路の少なくとも1つの回路の出力を終点として、前記論理回路を第２の方向にトレースするステップと、
前記入力からバックトレースにより到達する前記論理回路の外部入力の値を不定とし、前記外部入力以外の外部入力にシミュレーション条件に相当する固定の論理値１または０を与えて論理回路内に回路の論理に従って値を伝播させたときに、前記分割回路中における、論理が確定しない素子の有無を判別するステップと、
前記第1の方向へのトレースによりトレースされた第１の素子群と、前記第２の方向へのトレースによりトレースされた第２の素子群と、前記論理が確定しない第３の素子群のいずれにも属する素子を含む分割回路を、前記入力を始点とし前記出力を終点とするパスについて抜き出したパス回路を構成する分割回路として抽出するステップと、
前記パス回路を構成する分割回路から構成される部分回路を対象としてシミュレーションを行うステップと、をコンピュータが実行して、論理回路のシミュレーションを行うプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は論理回路のシミュレーション、特に、論理回路の一部におけるタイミング解析のためのシミュレーションを行う方法、装置およびプログラムに関する。
【背景技術】
【０００２】
クロック周波数が数ＧＨｚを超えるような超高速ＬＳＩ内部で使用される論理回路（繰り返し使用されるマクロを含む）においては、設計の段階において、非常に精度の高いタイミング解析（所要のタイミング条件を満たすか否かなどの解析）が求められる部分がある。そして、タイミング解析の結果に応じて、例えばドライバ回路の選択などが行なわれる。タイミング解析の手法には、業界標準のｓｐｉｃｅを用いたシミュレーションによる解析が知られているが、この手法は非常に長い処理時間が必要であり、現状の回路構成にみられる、トランジスタの数が数１００万個にも達する巨大な論理回路に対して、実用的な時間でタイミング解析を終えることは困難である。
【０００３】
タイミング解析方法として、次に説明をするような方法がある。まず、解析対象回路を小規模なブロックに分割する。この分割されたブロック単位にｓｐｉｃｅシミュレーションを行い、その結果をライブラリ化する。そして、作成したブロック単位のライブラリを用いて、回路全体の静的タイミング分析（ＳＴＡ）を行うことにより、回路全体のタイミング解析を行うというものである。
【０００４】
しかし、この方法では特に高精度を求められるパスについて、十分な精度の結果が得られないことが問題となる。また、特定のパスについてのみタイミング解析を行いたい場合、回路全体を対象とする上記の方法ではパスのタイミング解析にほとんど影響のない部分についても計算を行うため、その処理時間が問題とされる。
【０００５】
【特許文献１】特開平１−２４０９９８号公報
【特許文献２】特開平１０−６３６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって本発明の目的は、比較的短い処理時間で必要な部分の高精度のシミュレーションを行うことのできるシミュレーションの手法を提案することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、論理回路のシミュレーションを行う方法であって、論理回路を複数の分割回路に分割し、論理回路の外部入力を始点とし、論理回路の外部出力を終点とする特定のパスについて、パス回路を構成する分割回路を決定し、該パス回路を構成する分割回路以外の分割回路であって、パス回路のシミュレーションの結果に影響を与える分割回路である補助分割回路を決定し、前記パス回路を構成する分割回路および補助分割回路により構成される部分回路を対象としてシミュレーションの計算を実行することを含む方法が提供される。
【０００８】
前記パス回路を構成する分割回路を決定することは、前記特定のパスの外部入力からフォワードトレースを行い、フォワードトレースによりトレースされるトランジスタの第１の集合を決定し、前記特定のパスの外部出力からバックトレースを行い、バックトレースによりトレースされるトランジスタの第２の集合を決定し、前記特定のパスの外部入力の値を不定とし、前記特定のパスの外部入力以外の外部入力にシミュレーション条件に相当する確定値を与えて論理回路内に回路の論理に従って値を伝播させたときに、オン／オフが不定であるトランジスタ、またはオンでありかつドレインとソースの値が共に不定であるトランジスタの第３の集合を決定し、第１〜第３の集合のいずれにも属するトランジスタを少なくとも１つ含む分割回路を前記パス回路を構成する分割回路と決定することを含むことが好適である。
【発明の効果】
【０００９】
論理回路を複数の分割回路に分割し、特定の外部入力を始点とし特定の外部出力を終点とするパスについて抜き出したパス回路を対象としてタイミング解析を行うことにより、シミュレーション演算の対象となる回路の規模やシミュレーションパターン数が大幅に削減され、高精度のタイミング解析を行うことができるｓｐｉｃｅシミュレーションを適用したとしても、実用的な時間でタイミング解析を終えることができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の一実施形態に係り、ｓｐｉｃｅ等による高精度のシミュレーションを実行するために、目的とするタイミング解析に最低限必要な部分回路を抜き出す処理を行うシステムの概略構成を示すブロック図である。
【００１１】
回路全体のネットリスト１０は、例えばＳＰＩＣＥなどで記述された、図２に示すようなトランジスタ、抵抗、容量などの回路要素の接続関係を示すネットリストである。パス経由内部ノード指定情報１２は、任意のノードを経由するパスをシミュレーションの対象とする場合に、ユーザが指定した内部ノードを特定する情報である。以下、ユーザに指定された内部ノードを「特定ノード」と称する。パス始終点検出装置１４は、後に詳述する手法により、回路全体のネットリスト１０とパス経由内部ノード指定情報１２とから、タイミング解析の対象となるパスの始点と終点を特定するパス始終点指定情報１６を決定する。
【００１２】
後述するように、パス経由内部ノード指定情報１２からパスの始点と終点を決定する代わりに、ユーザがシミュレーションの対象となるパスの始点と終点を直接指定することもできる。この場合には、パス経由内部ノード指定情報１２は不要となる。
【００１３】
パス抜き出し装置１８は、回路全体のネットリスト１０と、パス始終点指定情報１６と、パスの始点を除く外部入力端への入力値の組み合わせからなるシミュレーション信号パターン２０とから、タイミング解析を行うパスを抜き出す。シミュレーション信号パターン２０は、シミュレーション条件に相当する。具体的には、パス抜き出し装置１８は、特定の条件に基づいて、回路全体のネットリスト１０からタイミング解析に必要な回路部分のみを抜き出して、パス回路のネットリスト２２およびシミュレーション補助情報２４として出力する。
パス回路のネットリスト２２は、パス抜き出し装置１８により抜き出されたパスを構成する回路要素の接続関係を示すものである。また、シミュレーション補助情報２４は、抜き出されたパスに接続される回路に関する情報を示す。
【００１４】
図３は、図１のパス始終点検出装置１４およびパス抜き出し装置１８における処理の一例を示すフローチャートである。ステップ１０００において、ネットリスト１０により特定される論理回路全体が、図４において破線で示すように、複数のブロック（分割回路）３０〜３９に分割される。分割の単位としては、例えば、ＮＯＴ，ＮＡＮＤ，ＯＲなどの機能レベルにおいて機能ごとに分割する。図４には図の簡単化のために分割回路が１０個しか示されていないが、上記の機能レベルの機能ごとに分割されるため、実際の巨大な論理回路は著しく多数の分割回路に分割されることになる。
【００１５】
図３のステップ１００２において、図５の（ａ）欄に示すような、配線の抵抗および容量を表わす抵抗、容量を含むレイアウトレベルから抵抗、容量などを除いて、（ｂ）欄に示すようなスケマレベルへの変換が行なわれる。シミュレーションの対象となる内部ノードが指定されている場合には、ステップ１００４において、指定された内部ノードに基づき、後述する処理により、パス入力ピンを検出し、ステップ１００６において、パス出力ピンを検出する。一方、前述したように、パスの始点となるパス入力ピンと終点になるパス出力ピンをユーザが直接指定する場合には、ステップ１００４，１００６の処理はこのユーザによる指定によって代替される。
【００１６】
ステップ１００８において、ステップ１００４で検出された、またはユーザにより直接指定されたパス入力ピンを開始点として、図６に示すようにフォワードトレースが行なわれる。その後、ステップ１０１０において、図７に示すようにパス出力ピンを開始点としてバックトレースが行なわれる。図６および図７は、検出された、またはユーザにより指定されたパス入力ピンおよびパス出力ピンがそれぞれ外部入力ピン４０および外部出力ピン４２である場合の、フォワードトレースおよびバックトレースの様子を概念的に示している。実際のフォワードトレースおよびバックトレースは各分割回路内および分割回路間の結線に沿って行なわれる。分割回路を構成する各トランジスタにおいては、図８に示すように、Ｇ（ゲート）→Ｓ（ソース）の方向、Ｇ→Ｄ（ドレイン）の方向、Ｓ→Ｄの方向またはＤ→Ｓの方向にフォワードトレースが継続する。同様に、図９に示すように、Ｓ→Ｇ，Ｄ→Ｇ，Ｓ→ＤまたはＤ→Ｓの方向にバックトレースが継続する。そして、これらフォワードトレースされたトランジスタが、パス回路を構成するトランジスタの第１の候補として記憶される。同様に、バックトレースされたトランジスタが、パス回路を構成するトランジスタの第２の候補として記憶される。
【００１７】
ステップ１０１２において、パスの始点となる入力ピン４０に不定値Ｘを与え、それ以外の入力ピン４４，４６，４８には、シミュレーション条件に相当する確定値０または１を与えて、回路の論理に従って回路内に確定値（および不定値）を伝播させる。例えば、分割回路“ＡＮＤ”に確定値“０”と不定値“Ｘ”が入力されていれば、ＡＮＤの論理によりその出力には確定値“０”が伝播され、分割回路“ＡＮＤ”に確定値“１”と不定値“Ｘ”が入力されていれば、その出力には不定値“Ｘ”が伝播される。図１０には、各分割回路を経て確定値０または１が伝播される様子が矢印で示されている。この結果、図１１の（ａ）欄に示すように、ゲート端子の値が不定値Ｘであるためにオン／オフが確定しないトランジスタ、または、（ｂ）（ｃ）欄に示すように、オンに確定していてもドレイン端子にもソース端子にも確定した値が現れないトランジスタが、パス回路を構成するトランジスタの第３の候補として記憶される。なお、図１０には、０または１の確定値が伝播する様子が概念的に示されており、分割回路３０，３１，３２，３５に、確定値が有効に到達しないトランジスタ（オン／オフが確定しないトランジスタ、またはオンで確定していてもドレイン端子にもソース端子にも確定値が現われないトランジスタ）が存在していることを示している。例えば分割回路３０では確定値が何ら入力されず、分割回路３１では確定値が入力されるものの確定値が出力されていないが、このことは分割回路３０，３１に確定値が有効に到達しないトランジスタが存在していることを表わしている。
【００１８】
そして、ステップ１０１４において、第１〜第３の候補のいずれにも含まれるトランジスタ、すなわち、フォワードトレースにおいてトレースされ、バックトレースにおいてもトレースされ、かつ確定値が有効に到達しないトランジスタを少なくとも１つ含んでいる分割回路を抜き出すことによって、パス回路を構成する分割回路が抜き出される。
【００１９】
図１２は図６のフォワードトレース、図７のバックトレース、および図１０の確定値伝播の結果を重ねて、フォワードトレースおよびバックトレースのいずれもがトレースする経路を細い実線の矢印で示し、フォワードトレースおよびバックトレースのいずれか一方のみがトレースする経路を点線の矢印で示し、確定値が伝播する経路を太い実線の矢印で示す。図１２は、分割回路３０，３１，３２にフォワードトレースによってもバックトレースによってもトレースされるトランジスタが存在し、分割回路３０，３１，３２，３５に、確定値が有効に到達しないトランジスタが存在することを示している。したがって、前述のステップ１０１４の処理により、図１３に示すように、分割回路３０，３１，３２から成るパス回路５０が抜き出される。
【００２０】
なお、確定値の伝播のみによってパス回路を構成する分割回路を決定するとすれば、図１２において分割回路３５内に確定値が有効に到達しないトランジスタが存在することにより、入力ピン４０を始点とし出力ピン４２を終点とするパス上にない分割回路３５が、パス回路を構成する分割回路として余計に抜き出されることになる。
また、図１２および図１３に示した例では、フォワードトレースとバックトレースと組み合わせのみでも、パス回路を構成する分割回路３０，３１，３２を適切に抜き出すことができる。しかしながら、図１４に示すように、入力ピン４４をパスの始点とし、出力ピン４５をパスの終点とする場合には、フォワードトレースとバックトレースのＡＮＤ条件のみでは、パス回路を構成する分割回路として、分割回路３３，３４，３１，３５の他に分割回路３８が抜き出される。しかし、分割回路３４から分割回路３８へ確定値が入力される結果、分割回路３８内のすべての経路において値が確定する。換言すれば、分割回路３８内のトランジスタはいずれも図１１（ａ）〜（ｃ）のいずれにも該当しない。したがって、パス回路の抜き出しに確定値伝播の条件を付加することにより、分割回路３８はパス回路から除外される。なお、分割回路３４については、値が確定しない経路が残っており、図１１（ａ）〜（ｃ）のいずれかに該当するトランジスタが存在するので、確定値伝播の条件を付加しても、パス回路から除外されない。
【００２１】
図３のステップ１０１６において、シミュレーション補助情報が抜き出される。このシミュレーション補助情報とは、ステップ１０１４において抜き出されたパス回路を構成する各分割回路の入出力端子のうち、パス回路に含まれない分割回路に接続される入出力端子に付加する回路の情報である。抜き出されたパス回路のみについてタイミング解析を行うと、その周辺の回路による信号遅延の影響が無視されて解析結果の精度が低下する可能性があるので、パス回路にこれら周辺回路を付加することによりタイミング解析精度を向上させることができる。
【００２２】
例えば図１３のパス回路５０の例では、図１５に示すように、分割回路３４と分割回路３５が補助情報として抜き出される。そして、分割回路３４はパス回路５０に含まれる分割回路３１の入力に接続されているので、分割回路３４の入力は、ステップ１０１２における確定値の伝播により得られる値で０または１にクリップされる。
【００２３】
この様にして抽出したパス回路のネットリスト２２とシミュレーション補助情報２４（図１）で構成される回路、すなわち図１５の例では分割回路３０，３１，３２，３４，３５で構成される部分回路を対象としてＳＰＩＣＥシミュレーションを行うことにより、実用的な時間で高い精度のタイミング解析を行うことができる。
【００２４】
シミュレーションの対象となるパスの始点と終点が指定される代わりに、シミュレーションの対象となる内部ノードを指定することもできる。内部ノードが指定される場合の、ステップ１００４におけるパス入力ピンの検出は、図１６に示すように、指定された内部ノード５２からバックトレースを行い、到達した外部入力ピン４０，４４，４６をパス入力ピンとすることにより行う。また、ステップ１００６のパス出力ピンの検出は、図１７に示すように、指定された内部ノード５２からフォワードトレースを行い、到達した外部出力ピン４２，４３をパス出力ピンとすることにより行う。
【００２５】
上記のようにして決定された外部入力ピンと外部出力ピンが、図１６、図１７に示した例のように、複数存在する場合には、ステップ１００８，１０１０，１０１２，１０１４において、以下の様にしてパス回路を決定する。
すなわち、内部ノードからのバックトレースの結果複数のパス入力ピンが存在する場合には、ステップ１００８においてそれらパス入力ピンのそれぞれからフォワードトレースを行って、トレースされるトランジスタを決定する。同様に内部ノードからのフォワードとレースの結果複数のパス出力ピンが存在する場合には、ステップ１０１０においてそれらパス出力ピンのそれぞれからバックトレースを行って、トレースされるトランジスタを決定する。
また、ステップ１０１２においては、内部ノードからのバックトレースの結果得られた１つまたは複数のパス入力ピンに不定値Ｘを与え、それ以外の外部入力ピンに確定値０または１を与えて伝播させる。
ステップ１０１４においては、内部ノードからのバックトレースの結果得られたパス入力ピンからのフォワードトレース、内部ノードからのフォワードトレースの結果得られたパス出力ピンからのバックトレースのいずれにおいてもトレースされ、かつ、確定値が有効に到達しないトランジスタを少なくとも１つ含んでいる分割回路が抜き出される。図１６、図１７に示した例では、図中に示された分割回路のほとんどが抜き出される結果となるが、実際の大規模な論理回路では著しく多数の分割回路に分割されることになるので、部分回路の抜き出しにより実用的な時間でタイミング解析を行うことが可能になる。
【００２６】
図１８は、抜き出された部分回路を対象としてシミュレーションを行うタイミング解析装置（シミュレータ）を含む、シミュレーションシステム全体の構成の概略を示すブロック図である。
【００２７】
パス抽出装置１８’は、図３を参照して説明した手順に従って、回路全体のネットリスト１０、パス始終点指定情報１６またはパス経由内部ノード指定情報１２、およびシミュレーション信号パターン２０から部分回路を抜き出して、パス回路のネットリスト２２およびシミュレーション補助情報２４を決定する。タイミング解析装置（シミュレータ）６０は、抜き出された部分回路に対して例えばＳＰＩＣＥシミュレーションによりタイミング解析を行って、タイミング解析結果５２を出力する。
【００２８】
前述したシステムは、コンピュータと、図３のフローチャートを参照しつつ説明した処理をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体とにより実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施例に係るシステムの概略構成を示すブロック図である。
【図２】レイアウトレベルのネットリストを説明するための図である。
【図３】図１のシステムの動作の一例を説明するフローチャートである。
【図４】分割回路への分割を説明する図である。
【図５】レイアウトレベルからスケマレベルへの変換を説明する図である。
【図６】フォワードトレースの一例を説明する図である。
【図７】バックトレースの一例を説明する図である。
【図８】トランジスタにおけるフォワードトレースを説明する図である。
【図９】トランジスタにおけるバックトレースを説明する図である。
【図１０】確定値伝播の一例を示す図である。
【図１１】確定値が有効に到達しないトランジスタの例を説明する図である。
【図１２】パス回路の抜き出しを説明するための図である。
【図１３】抜き出されたパス回路の一例を示す図である。
【図１４】フォワードトレースとバックトレースの組み合わせのみでは不充分な例を示す図である。
【図１５】補助情報の抜き出しの一例を示す図である。
【図１６】バックトレースによるパス入力ピンの決定を説明する図である。
【図１７】フォワードトレースによるパス出力ピンの決定を説明する図である。
【図１８】本発明の他の実施形態に係るシステムの概略構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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