(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の厚さが互いに等しく、前記各第一半導体層の厚さが積層方向に向かって減少するように形成されており、前記第一半導体層のうち最も前記基板側の層の厚さが、その積層位置における臨界厚さよりも厚いことを特徴とする半導体電子デバイス。
【請求項２】
基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の厚さが積層方向に向かって減少するように形成されており、前記各第一半導体層の厚さは互いに等しく、かつ前記各第一半導体層の積層位置における臨界厚さよりも厚いことを特徴とする半導体電子デバイス。
【請求項３】
基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の格子定数が積層方向に向かって増加するように形成されており、前記各第一半導体層の厚さは互いに等しく、かつ前記各第一半導体層の積層位置における臨界厚さよりも厚いことを特徴とする半導体電子デバイス。
【請求項４】
前記各第二半導体層は、ＡｌxＧａ1-xＮ（ただし、０＜ｘ≦１）からなり、Ａｌの組成比が積層方向に向かって減少するように形成されていることを特徴とする請求項３に記載の半導体電子デバイス。
【請求項５】
基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した４層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層は、前記各第二半導体層の厚さが互いに等しく、前記基板から第１〜４層目のいずれかの前記第一半導体層が、その積層位置における臨界厚さよりも厚いとともに他の前記第一半導体層の厚さよりも厚く形成されていることを特徴とする半導体電子デバイス。
【請求項６】
前記第一半導体層は、ＧａＮからなり、最も厚いものの厚さが４００ｎｍ以上、２０００ｎｍ以下であることを特徴とする請求項１〜５のいずれか１つに記載の半導体電子デバイス。
【請求項７】
前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする請求項１〜６のいずれか１つに記載の半導体電子デバイス。
【請求項８】
前記第二半導体層は、ＡｌＮからなり、厚さが０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする請求項１〜７のいずれか１つに記載の半導体電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体を用いた半導体電子デバイスに関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、たとえばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても動作する固体デバイスとして注目されている。ＧａＮ系化合物半導体は、ＳｉやＧａＡｓとは異なり、大口径の単結晶基板を作製することが困難である。そのため、ＧａＮ系化合物半導体を用いた電子デバイスは、たとえばシリコンカーバイト（ＳｉＣ）、サファイア、ＺｎＯまたはＳｉからなる基板を用いて作製されている。特に、Ｓｉからなる基板は大口径のものが安価で入手できるため、電子デバイス用の基板としては非常に有効である。
【０００３】
しかしながら、ＳｉとＧａＮとでは格子定数および熱膨張率に非常に大きな差があるため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に大きな引っ張り歪みが内在することとなり、ＧａＮ層をエピタキシャル成長させたエピタキシャル基板全体に凹形状の反りが発生したり結晶性が悪化したりする原因となる。さらに、内在する歪みが大きいとＧａＮ層にクラックが発生する。そこで、通常はＳｉ基板とＧａＮ層との間に歪緩和層としてのバッファ層を設ける。このようなバッファ層としてはＧａＮ層とＡｌＮ層との積層構造が効果的である（特許文献１、２参照）。
【０００４】
特許文献１に記載のＧａＮ系電界効果トランジスタの作製方法については、たとえば直径４インチ（１０１．６ｍｍ）のＳｉ単結晶からなる基板上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度でＡｌＮ層を形成し、ついで同程度の温度でＧａＮ層とＡｌＮ層とが積層された複合層を形成してバッファ層とする。その後、バッファ層上に電子走行層、電子供給層およびコンタクト層を順次積層して半導体動作層を形成し、さらにソース電極、ドレイン電極およびゲート電極を形成した後に、各デバイスに分離する。このように、ＧａＮ層とＡｌＮ層との複合層を形成してバッファ層とすることにより、Ｓｉ基板上にクラックがなく結晶性が良好なＧａＮ層をエピタキシャル成長させることができる。さらに、エピタキシャル基板全体の反りも改善される。なお、バッファ層はＧａＮ層とＡｌＮ層との複合層にかぎらず、互いに組成の異なるＡｌＧａＮ層の複合層としても、両者に適切な量の歪みがあれば同様な効果を得られる。
【０００５】
【特許文献１】特開２００３−５９９４８号公報
【特許文献２】特開２００７−８８４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＧａＮ系化合物半導体のエピタキシャル層を有する電子デバイスを利用して電源デバイスを実現するためには、電子デバイスの高耐圧化が重要である。Ｓｉ基板はたとえばサファイア基板などに比べて比較的抵抗が低いため、Ｓｉ基板を用いた電子デバイスを高耐圧化するためには、Ｓｉ基板上に形成するエピタキシャル層の総層厚を厚くする必要がある。しかしながら、このようにエピタキシャル層の総層厚を厚くすると、内在する歪みも増加する。したがって、内在する歪みの悪影響を防止するため、エピタキシャル層の総層厚の増加に応じて、バッファ層における複合層の層数を増加する必要がある。
【０００７】
しかしながら、複合層の層数を増加させると、それにしたがってエピタキシャル基板全体が凸方向に大きく反るようになる。したがって、エピタキシャル基板全体の反りを小さくしつつ耐圧性を高めることは困難であるという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、耐圧性が高く反りが小さい半導体電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層は、前記各第一半導体層または前記各第二半導体層の厚さが積層方向に向かって減少するように形成されていることを特徴とする。
【００１０】
また、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層は、前記各第二半導体層の格子定数が積層方向に向かって増加するように形成されていることを特徴とする。
【００１１】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記各第二半導体層は、ＡｌxＧａ1-xＮ（ただし、０＜ｘ≦１）からなり、Ａｌの組成比が積層方向に向かって減少するように形成されていることを特徴とする。
【００１２】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第一半導体層のうち最も厚いものの厚さが４００ｎｍ以上、２０００ｎｍ以下であることを特徴とする。
【００１３】
また、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した４層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層は、前記基板から第１〜４層目のいずれかの前記第一半導体層が、４００ｎｍ以上２０００ｎｍ以下の厚さであるとともに他の前記第一半導体層の厚さよりも厚く形成されていることを特徴とする。
【００１４】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする。
【００１５】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第二半導体層は、厚さが０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、反りを抑制しつつバッファ層における複合層の層数を増加できるので、耐圧性が高く反りが小さい半導体電子デバイスを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に、図面を参照して本発明に係る半導体電子デバイスの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１８】
（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）であって、主表面が（１１１）面のＳｉ単結晶からなる基板１０と、基板１０上に形成されたバッファ層２０と、基板１０とバッファ層２０との間に形成された介在層３０と、バッファ層２０上に形成された半導体動作層４０と、半導体動作層４０上に形成されたソース電極５１とドレイン電極５２とゲート電極５３とを備えている。
【００１９】
介在層３０は、アンドープのＡｌＮからなる。半導体動作層４０は、アンドープのＧａＮからなる電子走行層４１と、Ｓｉドープのｎ型ＡｌＧａＮからなる電子供給層４２と、ｎ＋型のＧａＮからなるコンタクト層４３とが順次積層したものである。また、ソース電極５１とドレイン電極５２とはいずれもＴｉ/Ａｌの積層構造を有し、コンタクト層４３上に形成されている。また、ゲート電極５３は、Ｐｔ／Ａｕの積層構造を有し、コンタクト層４３に形成された開口部４３ａを介して電子供給層４２上に形成されている。
【００２０】
また、バッファ層２０は、アンドープのＧａＮからなる第一半導体層２１１、・・・、２１８と、アンドープのＡｌＮからなる第二半導体層２２、・・・、２２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層２０は複合層を８層有している。なお、ＧａＮからなる第一半導体層２１１をＳｉからなる基板１０上に直接形成すると、ＧａとＳｉが合金を形成してしまうが、介在層３０の存在により合金形成が防止されている。
【００２１】
Ｓｉからなる基板１０は、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０−６／Ｋである。一方、ＧａＮからなる第一半導体層２１１、・・・、２１８は、格子定数が０．３１８９ｎｍであって基板１０よりも小さく、膨張係数が５．５９×１０−６／Ｋであって基板１０よりも大きい。一方、ＡｌＮからなる介在層３０および第二半導体層２２、・・・、２２は、格子定数が０．３１１２ｎｍであって第一半導体層２１１、・・・、２１８よりも小さく、熱膨張係数が４．２×１０−６／Ｋであって基板１０よりも大きい。
【００２２】
この電界効果トランジスタ１００は、上述したように、たとえば直径４インチの基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度で介在層３０、バッファ層２０、半導体動作層４０を順次形成し、さらにソース電極５１、ドレイン電極５２およびゲート電極５３を形成した後に、各デバイスに分離して作製される。
【００２３】
ここで、介在層３０の厚さはたとえば４０ｎｍである。また、第一半導体層２１１、・・・、２１８は、積層方向に向かって厚さが減少するように形成されている。すなわち、第一半導体層２１１は厚さが４４０ｎｍであり、積層方向に向かって厚さが３０ｎｍずつ薄くなり、第一半導体層２１８は２３０ｎｍになっている。一方、第二半導体層２２、・・・、２２は、厚さがいずれも同一の３０ｎｍである。したがって、バッファ層２０の厚さは、２．９２μｍとなる。また、半導体動作層４０の厚さは１．０２μｍであり、バッファ層２０と合わせたエピタキシャル層の総層厚は３．９８μｍである。
【００２４】
この電界効果トランジスタ１００は、バッファ層２０において、第一半導体層２１１、・・・、２１８が、積層方向に向かって厚さが減少するように形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００２５】
以下、具体的に説明する。図２は、図１に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。図２において、横軸は積層方向を示し、縦軸は凸方向の反りをプラス、凹方向の反りをマイナスとした反り量を示す。また、線Ｌ１は実施の形態１におけるエピタキシャル成長中の反り量を示し、線Ｌ２は、実施の形態１と同様の構造であるが各第一半導体層の厚さを同一とした場合のエピタキシャル成長中の反り量を示している。なお、各層の形成は、上述したように１０００〜１１００℃程度の基板温度で行なわれる。
【００２６】
はじめに、基板１０上に介在層３０を形成すると、介在層３０は基板１０よりも格子定数が小さいので、線Ｌ１が示すように、反りはマイナスの方向に発生する。つぎに、介在層３０上に第１層目の第一半導体層２１１を形成すると、第一半導体層２１１は介在層３０よりも格子定数が大きいので、第一半導体層２１１の厚さが薄いうちは反りがプラスの方向に発生する。しかし、第一半導体層２１１の厚さがある厚さ以上となると、第一半導体層２１１が基板１よりも格子定数が小さいことによって、反りがマイナスの方向に発生するようになる。以下では、半導体層がエピタキシャル基板に対して発生させる反りの方向が変化する際の、その半導体層の厚さを臨界厚さと呼ぶ。なお、本実施の形態１においては、第一半導体層２１１における臨界厚さは約２００ｎｍである。
【００２７】
つぎに、第一半導体層２１１上に第二半導体層２２を形成すると、第二半導体層２２は第一半導体層２１１よりも格子定数が小さいので、反りはマイナスの方向に発生する。
【００２８】
つぎに、第二半導体層２２上に第一半導体層２１２を形成すると、第一半導体層２１１の場合と同様に、第一半導体層２１２の厚さが薄いうちは反りがプラスの方向に発生し、ある臨界厚さ以上となると、反りがマイナスの方向に発生するようになる。しかしながら、第一半導体層２１２の臨界厚さは、第一半導体層２１１の臨界厚さよりも厚くなる。この理由は、第一半導体層２１２の場合は、その下方に形成されている介在層３０と第二半導体層２２との両方の影響を受けるためであると考えられる。この結果、第一半導体層２１２において発生するマイナスの方向への反りは小さくなる。
【００２９】
同様に、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、影響をうける第二半導体層２２の総厚さが厚くなるので、臨界厚さは厚くなっていく。ここで、各第一半導体層の厚さが同一であると、やがて臨界厚さが第一半導体層の厚さを超えてしまうため、反りはプラスの方向にだけ大きく蓄積することになる。
【００３０】
しかし、本実施の形態１では、第一半導体層２１１、・・・、２１８が、積層方向に向かって厚さが減少するように形成されている。たとえば第一半導体層２１８では、厚さが臨界厚さよりも十分に小さくなっており、反りはプラスの方向に発生するものの、その量は小さくなっている。
【００３１】
すなわち、本実施の形態１では、臨界厚さが薄い第一半導体層２１１等の厚さを厚くして反りをマイナス方向にできるだけ発生させ、臨界厚さが厚く反りをマイナス方向に発生しにくい第一半導体層２１８等の厚さを薄くして反りのプラス方向への発生量を抑制するようにしている。その結果、バッファ層２０の複合層の層数を大きくしながらプラス方向への反り量が小さくなる。
【００３２】
最後に、半導体動作層４０を形成し、エピタキシャル成長を終了するが、半導体動作層４０においても反りはプラスの方向に発生する。その後、基板温度を１０００〜１１００℃から常温に戻すが、バッファ層２０、介在層３０、半導体動作層４０のいずれも、基板１０よりも熱膨張係数が大きいので、基板温度の低下につれて反りがマイナスの方向に発生し、最終的な反り量は点Ｐ１が示すように小さい値となる。
【００３３】
一方、従来のように各第一半導体層の厚さを同一の値、たとえば３００ｎｍとした場合は、線Ｌ２が示すように、基板に近い第一半導体層においてはマイナス方向への反りを十分に発生させることができず、基板から遠い第一半導体においては反りのプラス方向への発生量を抑制できないので、最終的な反り量は点Ｐ２が示すように大きい値となる。ちなみに、基板から８層目の第一半導体層を５００ｎｍまで成長させても、反りのマイナスの方向への発生は確認できないので、臨界厚さは５００ｎｍよりも大きいものと考えられる。
【００３４】
また、各第一半導体層の厚さを同一にした場合でも、それらの厚さを薄くすれば、エピタキシャル基板の反りを抑制できる。しかし、この場合は、エピタキシャル層の総層厚が薄くなってしまうため、デバイスの耐圧性を高くすることができない。
【００３５】
一方、各第二半導体層の厚さを厚くすれば、各第二半導体層において発生するマイナス方向の反り量を大きくでき、エピタキシャル基板の反りを抑制できるが、ＡｌＮの成長速度は非常に遅いため、生産性が低下するおそれがある。
【００３６】
以上説明したように、実施の形態１によれば、耐圧性が高く、反りが小さい電界効果トランジスタ１００を実現できる。
【００３７】
ここで、本発明の実施例１として、本実施の形態１に従い、直径４インチのＳｉ基板を用い、エピタキシャル層の総層厚を３．９８μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約３０μｍと良好であった。その結果、各デバイスに分離した後に反りが小さい電界効果トランジスタが得られた。また、得られた電界効果トランジスタの耐圧を測定したところ、１２００Ｖと優れた特性であることが確認された。
【００３８】
一方、本発明の比較例１として、実施例１と同様の構造であるが、各第一半導体層の厚さを同一の３００ｎｍとし、エピタキシャル層の総層厚を３．７μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約１００μｍと大きかった。また、比較例２として、実施例１と同様の構造であるが、各第一半導体層の厚さを同一の２５０ｎｍとして電界効果トランジスタを作製したところ、エピタキシャル基板の反り量は約３０μｍと良好であったが、エピタキシャル層の総層厚が３．３ｍと薄くなったため、各デバイスに分離して得られた電界効果トランジスタの耐圧を測定したところ、１０００Ｖと低くなっていた。
【００３９】
なお、上記実施の形態１において、最も厚い第一半導体層２１１の厚さは、４００ｎｍ以上であれば、エピタキシャル成長中に発生するマイナス方向の反りの量を十分に大きくすることができるので好ましく、２０００ｎｍ以下であれば、成長時間が十分に短いので、生産性が高く好ましい。
【００４０】
また、第二半導体層２２の厚さは、０．５ｎｍ以上２００ｎｍ以下であれば、第一半導体層２１１、・・・、２１８に内在する歪みを十分に抑制できるので好ましい。
【００４１】
また、第一半導体層２１１、・・・、２１８、第二半導体層２２、・・・、２２、介在層３０の厚さは、上記実施の形態１の値に限られず、これらの組成、基板１０との格子定数および熱膨張率差、デバイスに要求される耐圧、許容される反り量などに応じて適宜設定することができる。
【００４２】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。実施の形態１では、第一半導体層が、積層方向に向かって厚さが減少するように形成されていたが、本実施の形態２では、第二半導体層が、積層方向に向かって厚さが減少するように形成されている。
【００４３】
図３は、本実施の形態２に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ２００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層６０を備えている。
【００４４】
バッファ層６０は、アンドープのＧａＮからなる第一半導体層６１、・・・、６１と、アンドープのＡｌＮからなる第二半導体層６２１、・・・、６２８とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層６０は複合層を８層有している。
【００４５】
また、第一半導体層６１、・・・、６１は、厚さがいずれも同一の３００ｎｍである。一方、第二半導体層６２１、・・・、６２８は、積層方向に向かって厚さが減少するように形成されている。すなわち、第二半導体層６２１は厚さが４０ｎｍであり、積層方向に向かって厚さが３ｎｍずつ薄くなり、第二半導体層６２８は１９ｎｍになっている。したがって、バッファ層６０の厚さは、２．６７６μｍとなり、半導体動作層４０とバッファ層２０とを合わせた厚さは３．６９６μｍである。
【００４６】
この電界効果トランジスタ２００は、バッファ層６０において、第二半導体層６２１、・・・、６２８が、積層方向に向かって厚さが減少するように形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００４７】
すなわち、上述したように、電界効果トランジスタ１００では、第二半導体層２２、・・・、２２の厚さがいずれも同一であるため、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、影響をうける第二半導体層２２の総厚さが比例的に厚くなるので、エピタキシャル成長時の臨界厚さは厚くなっていた。
【００４８】
しかしながら、この電界効果トランジスタ２００は、第二半導体層６２１、・・・を挟んで第一半導体層６１、・・・を形成しても、第一半導体層６１が影響をうける第二半導体層６２１、・・・の総厚さが厚くなるのが抑制されるので、臨界厚さが厚くなっていくことが抑制される。その結果、基板１０から遠い第一半導体層６１においても、厚さをそれほど厚くしなくても臨界厚さ以上の厚さとできるので、エピタキシャル成長中におけるプラスの方向への反りの発生が抑制される。
【００４９】
なお、本実施の形態２では、基板１０から８層目の第一半導体層６１において、最も臨界厚さが厚くなるが、その臨界厚さは２５０ｎｍ程度である。したがって、エピタキシャル成長中に、いずれの第一半導体層６１においてもプラスの方向への反りが抑制される。その結果、本実施の形態２においても、エピタキシャル基板の反りを抑制しつつバッファ層６０における複合層の層数を増加できるので、電界効果トランジスタ２００は、耐圧性が高く、反りが小さいものとなる。
【００５０】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。実施の形態２では、第二半導体層が、積層方向に向かって厚さが減少するように形成されていたが、本実施の形態３では、第二半導体層が、積層方向に向かって格子定数が増加するように形成されている。
【００５１】
図４は、本実施の形態３に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ３００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層７０を備えている。
【００５２】
バッファ層７０は、アンドープのＧａＮからなる第一半導体層７１、・・・、７１と、アンドープのＡｌｘＧａ１−ｘＮ（ただし、０＜ｘ≦１）からなる第二半導体層７２１、・・・、７２８とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層７０は複合層を８層有している。
【００５３】
また、第一半導体層７１、・・・、７１は、厚さがいずれも同一の３００ｎｍである。一方、第二半導体層７２１、・・・、７２８は、厚さがいずれも同一の３０ｎｍである。したがって、バッファ層７０の厚さは、２．６８μｍとなる。ここで、第二半導体層７２１、・・・、７２８は、積層方向に向かってＡｌの組成比ｘが小さくなる、すなわち格子定数が増加するように形成されている。すなわち、第二半導体層７２１はＡｌの組成比ｘが１．０であり、格子定数が０．３１１２ｎｍであるが、積層方向に向かって組成比ｘが０．０７ずつ小さくなり、第二半導体層７２８では組成比ｘが０．５１、格子定数が０．３１５ｎｍになっている。なお、このような混晶相の格子定数は、ＡｌＮとＧａＮとの格子定数から、ベガード（Ｖｅｇａｒｄ）の式を用いて見積もることができる。
【００５４】
この電界効果トランジスタ３００は、バッファ層７０において、第二半導体層７２１、・・・、７２８が、積層方向に向かって格子定数が増加するように形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００５５】
すなわち、この電界効果トランジスタ３００は、第二半導体層７２１、・・・の格子定数が増加するため、第一半導体層７１との格子定数差がだんだん小さくなる。その結果、第二半導体層７２１、・・・を挟んで第一半導体層７１、・・・を形成しても、第一半導体層７１が影響をうける第二半導体層７２１、・・・の総厚さが厚くなるのが抑制されるのと同様な効果を生じ、臨界厚さが厚くなっていくことが抑制される。その結果、基板１０から遠い第一半導体層７１においても、厚さをそれほど厚くしなくても臨界厚さ以上の厚さとできるので、エピタキシャル成長中におけるプラスの方向への反りの発生が抑制される。
【００５６】
なお、本実施の形態３では、基板１０から８層目の第一半導体層７１においても、臨界厚さは２５０ｎｍ程度である。したがって、エピタキシャル成長中に、いずれの第一半導体層７１においてもプラスの方向への反りが抑制される。その結果、本実施の形態３においても、エピタキシャル基板の反りを抑制しつつバッファ層７０における複合層の層数を増加できるので、電界効果トランジスタ３００は、耐圧性が高く、反りが小さいものとなる。
【００５７】
（実施の形態４）
つぎに、本発明の実施の形態４について説明する。実施の形態１、２では、第一または第二半導体層が、積層方向に向かって厚さが減少するように形成されていたが、本実施の形態４では、基板から第１〜４層目のいずれかの第一半導体層の厚さが４００ｎｍ以上２０００ｎｍ以下であるとともに他の第一半導体層の厚さよりも厚く形成されている。
【００５８】
図５は、本実施の形態４に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ４００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層８０を備えている。
【００５９】
バッファ層８０は、アンドープのＧａＮからなる第一半導体層８１１、８１１、８１２、８１１、・・・、８１１と、アンドープのＡｌＮからなる第二半導体層８２、・・・、８２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層８０は複合層を８層有している。
【００６０】
ここで、第二半導体層８２、・・・、８２は、厚さがいずれも同一の３０ｎｍである。一方、基板１０から第３層目の第一半導体層８１２は、厚さが８００ｎｍであり、他の第一半導体層８１１、・・・、８１１は、厚さがいずれも３００ｎｍである。したがって、第一半導体層８１２は、他の第一半導体層８１１、・・・、８１１よりも厚く形成されている。なお、バッファ層８０の厚さは、３．１８０μｍであり、エピタキシャル層の総層厚は４．２μｍである。
【００６１】
この電界効果トランジスタ４００は、バッファ層８０において、基板１０から第３層目の第一半導体層８１１が、厚さが８００ｎｍであり、他の第一半導体層８１１、・・・、８１１の厚さよりも厚く形成されていることによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００６２】
以下、具体的に説明する。図６は、図５に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。図６において、横軸は積層方向を示し、縦軸は凸方向の反りをプラス、凹方向の反りをマイナスとした反り量を示す。また、線Ｌ３は実施の形態３におけるエピタキシャル成長中の反り量を示す。なお、線Ｌ２は、図２に示したものと同じである。
【００６３】
図６に示すように、本実施の形態４においては、第一半導体層８１２が厚く形成されているので、第一半導体層８１２において発生するマイナス方向の反り量が大きくなる。その結果、他の第一半導体層８１１、・・・、８１１の厚さが同じであっても、線Ｌ３で示す場合と異なり、全体的な反りの蓄積を抑制できるので、半導体動作層４０を形成した後の最終的な反り量は点Ｐ３が示すようになり、点Ｐ２が示す反り量よりも小さい値となる。
【００６４】
ここで、本発明の実施例２として、本実施の形態４に従い、直径４インチのＳｉ基板を用い、エピタキシャル層の総層厚を３．８２μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約６０μｍと良好であった。その結果、各デバイスに分離した後に反りが小さい電界効果トランジスタが得られた。また、得られた電界効果トランジスタの耐圧を測定したところ、１３００Ｖと優れた特性であることが確認された。
【００６５】
なお、厚さを厚くする第一半導体層８１２の位置は、基板１０から第３層目に限らず、第１〜４層目のいずれかであればよい。基板１０から第１〜４層目の第一半導体層であれば、臨界厚さが４００ｎｍ以下程度になるので、いずれかの第一半導体層の厚さが４００ｎｍ以上であれば、エピタキシャル成長中に発生するマイナス方向の反りの量を十分に大きくすることができる。また、形成する第一半導体層８１２は１層に限らず、複数でもよい。
【００６６】
また、上記各実施の形態においては、Ｓｉからなる基板を用いたが、ＳｉＣ、ＺｎＯからなる基板を用いてもよい。また、介在層、第一および第二半導体層の材質についても、窒化物系化合物半導体であり、格子定数および熱膨張率が基板も含めて所定の関係を満たすものであれば特に限定されない。
【００６７】
また、上記各実施の形態においては、半導体電子デバイスがＨＥＭＴ型の電界効果トランジスタであったが、本発明はこれに限定されず、絶縁ゲート型（ＭＩＳ型、ＭＯＳ型）、ショットキーゲート型（ＭＥＳ型）等、種々の電界効果トランジスタに対して適用可能である。また、本発明は、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対しては適用可能である。たとえば、実施の形態１の電界効果トランジスタ１００において、ソース電極５１、ドレイン電極５２およびゲート電極５３のかわりにカソード電極およびアノード電極を形成した構造とすれば、本発明を適用したダイオードを実現できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。
【図２】図１に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図３】本発明の実施の形態２に係る電界効果トランジスタの模式的な断面図である。
【図４】本発明の実施の形態３に係る電界効果トランジスタの模式的な断面図である。
【図５】本発明の実施の形態４に係る電界効果トランジスタの模式的な断面図である。
【図６】図５に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【符号の説明】
【００６９】
１０  基板
２０、６０〜８０  バッファ層
２２、８２、６２１〜６２８、７２１〜７２８  第二半導体層
３０  介在層
４０  半導体動作層
４１  電子走行層
４２  電子供給層
４３  コンタクト層
４３ａ  開口部
５１  ソース電極
５２  ドレイン電極
５３  ゲート電極
６１、７１、２１１〜２１８、８１１、８１２  第一半導体層
１００〜４００  電界効果トランジスタ
Ｌ１〜Ｌ３  線
Ｐ１〜Ｐ３  点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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