(57)【特許請求の範囲】
【請求項１】
第１の電源及び出力端子間に接続された各々大きさの異なる複数の第１のＭＯＳトランジスタからなる第１のＭＯＳトランジスタ群と、
出力端子及び第２の電源間に接続された各々大きさの異なる複数の第２のＭＯＳトランジスタからなる第２のＭＯＳトランジスタ群と、
前記第１のＭＯＳトランジスタ群における前記第１のＭＯＳトランジスタの各々をオン状態またはオフ状態に制御する第１のスイッチからなる第１のスイッチ群と、
前記第２のＭＯＳトランジスタ群における前記第２のＭＯＳトランジスタの各々をオン状態またはオフ状態に制御する第２のスイッチからなる第２のスイッチ群と、
前記第１のスイッチ群の前記第１のスイッチ各々をオン状態とするかオフ状態とするかの第１の制御情報を記憶する第１の記憶回路と、
前記第２のスイッチ群の前記第２のスイッチ各々をオン状態とするかオフ状態とするかの第２の制御情報を記憶する第２の記憶回路と、
前記第１のスイッチ群の前記第１のスイッチ各々を、前記第１の制御情報を前記第１の記憶回路から読み出して制御する第１の制御回路と、
前記第２のスイッチ群の前記第２のスイッチ各々を、前記第２の制御情報を前記第２の記憶回路から読み出して制御する第２の制御回路と、
を有し、
キャリブレーション信号が入力された際、前記第１及び第２の制御回路が、前記記憶回路に記憶された前記第１及び第２の制御情報ではなく、外部から入力される外部制御情報により、前記第１及び第２のスイッチ各々をオン状態とするかオフ状態にするかを制御し、ドライバ回路の出力波形の形状を調整し、
前記記憶回路は、記憶されている前記第１及び第２の制御情報が、設計値に対応する前記出力波形となる前記外部制御情報に変更される
ことを特徴とするドライバ回路。
【請求項２】
前記キャリブレーション信号を入力した際、前記第１のＭＯＳトランジスタ群及び前記第２のＭＯＳトランジスタ群の各々において、それぞれオンとされる第１のＭＯＳトランジスタの組と、第２のＭＯＳトランジスタの組とを変更し、前記波形を調整していることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記第１のＭＯＳトランジスタがトランジスタサイズの異なる複数のｐチャネル型トランジスタにて形成され、前記第２のＭＯＳトランジスタがトランジスタサイズの異なる複数のｎチャネル型トランジスタにて形成されていることを特徴とする請求項１または請求項２に記載のドライバ回路。
【請求項４】
前記第１のＭＯＳトランジスタ群の第１のＭＯＳトランジスタの各々がチャネル幅の異なる４つのｐチャネル型トランジスタから構成され、前記第２のＭＯＳトランジスタ群の第２のＭＯＳトランジスタの各々がチャネル幅の異なる４つのｎチャネル型トランジスタから構成されていることを特徴とする請求項１から請求項３のいずれか一項に記載のドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、演算結果やメモリから読み出したデータなどの出力データを外部装置に対して出力するドライバ回路に関する。
【背景技術】
【０００２】
半導体集積回路においては、内部の回路から外部装置に対してデータを出力する場合、例えば、メモリセル等から読み出したデータを外部回路に対して出力する際、直接に出力するためには内部回路の出力電力が小さいため、出力ドライバを介して、電力増幅して出力している（例えば、特許文献１参照）。
【特許文献１】特開２００４−３０３２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１などの従来の半導体装置にあっては、製造バラツキにより、出力特性のバラツキ、すなわち信号の立ち上がり時間及び立ち下がり時間にバラツキ、さらに出力バッファ間においてもバラツキが発生するため、設計通りに対応した動作特性が得られなくなるという問題がある。
【０００４】
本発明は、このような事情に鑑みてなされたもので、製造バラツキによる出力特性のバラツキを、従来に対して抑制することのできるドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のドライバ回路は、第１の電源及び出力端子間に接続された各々大きさの異なる複数の第１のＭＯＳトランジスタからなる第１のＭＯＳトランジスタ群と、出力端子及び第２の電源間に接続された各々大きさの異なる複数の第２のＭＯＳトランジスタからなる第２のＭＯＳトランジスタ群と、前記第１のスイッチ群における第１のスイッチの各々のゲートに出力信号を供給するオン状態か、あるいはオフ状態とする第１の制御信号を印加するかを、第１のＭＯＳトランジスタ個々に制御する第１のスイッチからなる第１のスイッチ群と、前記第２のスイッチ群における第２のスイッチの各々のゲートに出力信号を供給するオン状態か、あるいはオフ状態とする第２の制御信号を印加するかを、第２のＭＯＳトランジスタ個々に制御する第２のスイッチからなる第２のスイッチ群と、前記第１の制御信号により前記第１のスイッチ群における第１のスイッチのいずれか、あるいは組合せをオン状態とするかを制御する第１の制御回路と、前記第２の制御信号により前記第２のスイッチ群における第２のスイッチのいずれか、あるいは組合せをオン状態とするかを制御する第２の制御回路とを有することを特徴とする。
【０００６】
本発明のドライバ回路は、前記第１及び第２の制御回路が、記憶回路を有し、第１及び第２のスイッチ各々をオン状態とするか否かの第１及び第２の制御情報を記憶しており、第１及び第２の制御情報により、それぞれ前記第１及び第２の制御信号を出力することを特徴とする。
【０００７】
本発明のドライバ回路は、前記第１及び第２の制御回路が、キャリブレーション信号が入力されると、前記記憶部に記憶された前記第１及び第２の制御情報ではなく、外部から入力される外部制御情報により、前記第１及び第２のスイッチ各々をオン状態とするか否かを制御することを特徴とする。
【０００８】
本発明のドライバ回路は、前記第１及び第２の制御回路の記憶回路に対して、外部から前記第１及び第２の制御情報を書き込み、または変更することを特徴とする。
【０００９】
本発明のドライバ回路は、前記第１のＭＯＳトランジスタがトランジスタサイズの異なる複数のｐチャネル型トランジスタにて形成され、前記第２のＭＯＳトランジスタがトランジスタサイズの異なる複数のｎチャネル型トランジスタにて形成されていることを特徴とする。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、製造バラツキにより、出力特性のバラツキ、すなわち信号の立ち上がり時間及び立ち下がり時間がバラツキ、さらに出力バッファ間においてもばらついたとしても、設計値に対応した立ち上がり時間及び立ち下がり時間が得られるように、第１及び第２のスイッチを選択することにより、出力信号の前記立ち上がり時間及び立ち下がり時間を設定値に対応して補正することが可能であるため、設計に対応した動作特性を得ることができるという効果が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態による出力ドライバを図面を参照して説明する。図１は同実施形態による出力ドライバの構成例を示すブロック図である。
この図において、出力ドライバは、制御部１と、出力トランジスタ部２と、スイッチ群３と、インバータ１００及び１０１とを有している。
上記制御部１は、上記スイッチ群３におけるスイッチを制御する第１の制御部１１と、この第１の制御部１１の使用する第１の制御情報が記憶された記憶部１２と、スイッチ群３におけるスイッチを制御する第２の制御部１３と、この第２の制御部１３の使用する第１の制御情報が記憶された記憶部１４とを有している。
トランジスタ部２は、例えば、ｐチャネル型ＭＯＳトランジスタ（以下、ｐ型トランジスタ）ＭＰ１、ＭＰ２、ＭＰ３及びＭＰ４と、ｎチャネル型ＭＯＳトランジスタ（以下、ｎ型トランジスタ）ＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４とから構成されている。
【００１２】
ｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３及びＭＰ４は、ソースが第１の電源ＶOHが入力される電源端子ＴVOHへ接続され、ドレインは出力信号が出力される出力端子ＴOUTに接続されている。ｐ型トランジスタＭＰ１はゲートがインバータ１０１の出力端子に接続されている。また、ｐ型トランジスタＭＰ２、ＭＰ３及びＭＰ４のゲートの接続については後述する。
また、ｎ型トランジスタＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４は、ソースが第２の電源ＶOLが入力される電源端子ＴVOLへ接続され、ドレインは出力信号が出力される出力端子ＴOUTに接続されている。ｐ型トランジスタＭＮ１はゲートがインバータ１００の出力端子に接続されている。また、ｎ型トランジスタＭＮ２、ＭＮ３及びＭＮ４のゲートの接続については後述する。
【００１３】
トランジスタサイズの一例として、ｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３及びＭＰ４は、それぞれトランジスタサイズ（チャネル幅）がそれぞれ異なる。電流容量がデフォルト値を１００％とした場合、ｐ型トランジスタＭＰ１が８４％、ｐ型トランジスタＭＰ２が１６％、ｐ型トランジスタＭＰ３が８％、ｐ型トランジスタＭＰ４が４％となっている。
同様に、ｎ型トランジスタＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４は、それぞれトランジスタサイズがそれぞれ異なる。電流容量がデフォルト値を１００％とした場合、ｎ型トランジスタＭＮ１が８４％、ｎ型トランジスタＭＮ２が１６％、ｎ型トランジスタＭＮ３が８％、ｎ型トランジスタＭＮ４が４％となっている。
【００１４】
スイッチ群３は、第１のスイッチ群としてのスイッチＳＷＰ２、ＳＷＰ３及びＳＷＰ４と、第２のスイッチ群としてのスイッチＳＷＮ２、ＳＷＮ３及びＳＷ４とから構成されている。
上記スイッチＳＷＰ２はインバータ１０１の出力端子とｐ型トランジスタＭＰ２のゲートとの間に介挿され、スイッチＳＷＰ３はインバータ１０１の出力端子とｐ型トランジスタＭＰ４のゲートとの間に介挿されている。
また、スイッチＳＷＮ２はインバータ１００の出力端子とｎ型トランジスタＭＮ２のゲートとの間に介挿され、スイッチＳＷＮ３はインバータ１００の出力端子とｎ型トランジスタＭＮＰ４のゲートとの間に介挿されている。
【００１５】
スイッチＳＷＰ２は、インバータ１０１の出力端子とｐ型トランジスタＭＰ２のゲートとの間をオン状態とするか、あるいはｐ型トランジスタＭＰ２のゲートを「Ｈ」レベルとしてオフ状態とするかが、上記第１の制御部１１から入力される第１の制御信号Ｓ１により制御される。
同様に、スイッチＳＷＰ３及びＳＷＰ４各々は、インバータ１０１の出力端子とｐ型トランジスタＭＰ３、ＭＰ４のゲートそれぞれの間をオン状態にするか、あるいはｐ型トランジスタＭＰ３、ＭＰ４のゲートを「Ｈ」レベルとしてオフ状態とするかが、上記第１の制御部１１から入力される第１の制御信号Ｓ１により制御される。
ここで、第１の制御信号Ｓ１は、Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝の３ビット構成であり、例えばＰ２＝１であれば、スイッチＳＷＰ２をオン状態とし、Ｐ２＝０であれば、スイッチＳＷＰ２がｐ型トランジスタＭＰ２をオフ状態とする。すなわち、第１の制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝＝Ｓ１｛１、０、１｝の場合、スイッチＳＷＰ２及びＳＷＰ４がオン状態となり、ｐ型トランジスタＭＰ３がオフ状態となる。したがって、入力信号の駆動対象のトランジスタはｐ型トランジスタＭＰ２及びＭＰ４となる。
【００１６】
また、スイッチＳＷＮ２は、インバータ１００の出力端子とｎ型トランジスタＭＮ２のゲートとの間をオン状態とするか、あるいはｎ型トランジスタＭＮ２のゲートを「Ｌ」レベルとしてオフ状態とするかが、上記第２の制御部１３から入力される第２の制御信号Ｓ２により制御される。
同様に、スイッチＳＷＮ３及びＳＷＮ４各々は、インバータ１００の出力端子とｎ型トランジスタＭＮ３、ＭＮ４のゲートそれぞれの間をオン状態にするか、あるいはｎ型トランジスタＭＮ３、ＭＮ４のゲートを「Ｌ」レベルとしてオフ状態とするかが、上記第２の制御部１３から入力される第２の制御信号Ｓ２により制御される。
ここで、第２の制御信号Ｓ２は、Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝の３ビット構成であり、例えばＮ２＝１であれば、スイッチＳＷＮ２をオン状態とし、Ｎ２＝０であれば、スイッチＳＷＮ２がｎ型トランジスタＭＮ２をオフ状態とする。すなわち、第２の制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝＝Ｓ２｛１、０、１｝の場合、スイッチＳＷＮ２及びＳＷＮ４がオン状態となり、ｎ型トランジスタＭＮ３がオフ状態となる。したがって、入力信号の駆動対象のトランジスタはｎ型トランジスタＭＮ２及びＭＮ４となる。
【００１７】
また、記憶部１２には、上記第１の制御信号Ｓ１を生成するための、第１の制御情報、すなわちＳ１｛Ｐ２、Ｐ３、Ｐ４｝の３ビットのビット情報が記憶されている。
上記第１の制御部１１は、本実施形態のドライバが起動する際、上記記憶部１２に記憶されている第１の制御情報を読み出し、この第１の制御情報に対応する第１の制御情報Ｓ１を生成し、第１のスイッチ群のスイッチＳＷＰ２、ＳＷＰ３及びＳＷＰ４に対して出力する。
同様に、記憶部１４には、上記第１の制御信号Ｓ２を生成するための、第２の制御情報、すなわちＳ２｛Ｎ２、Ｎ３、Ｎ４｝の３ビットのビット情報が記憶されている。
上記第２の制御部１３は、本実施形態のドライバが起動する際、上記記憶部１４に記憶されている第２の制御情報を読み出し、この第２の制御情報に対応する第２の制御情報Ｓ２を生成し、第２のスイッチ群のスイッチＳＷＮ２、ＳＷＮ３及びＳＷＮ４に対して出力する。
記憶部１２及び１４は、不揮発性または揮発性のいずれのメモリを用いてもよく、１回の設定で良い場合にワンタイムＲＯＭ等を用い、書き換えを行う場合にフラッシュメモリ、ＤＲＡＭあるいはＳＲＡＭなどを用いる。
【００１８】
また、制御部１に対してキャリブレーション信号ＣＡＬが入力されると、第１の制御部１１は記憶部１２に記憶された第１の制御情報Ｓ１ではなく、外部から入力される制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝を、第１の制御信号Ｓ１として、第１のスイッチ群におけるスイッチＳＷＰ２、ＳＷＰ３及びＳＷＰ４に対して出力する。
同様に、制御部１に対してキャリブレーション信号ＣＡＬが入力されると、第２の制御部１３は記憶部１４に記憶された第２の制御情報Ｓ２ではなく、外部から入力される制御信号ＧＳ２｛Ｎ２、Ｎ３、Ｎ４｝を、第２の制御信号Ｓ２を生成して、第２のスイッチ群におけるスイッチＳＷＮ２、ＳＷＮ３及びＳＷＮ４に対して出力する。
すなわち、第１の制御部１１は、キャリブレーション信号ＣＡＬが入力された場合、記憶部１２に記憶されている第１の制御信号Ｓ１ではなく、外部から入力される制御信号Ｓ１を第１のスイッチ群に対して出力する。
また、同様に、第２の制御部１３は、キャリブレーション信号ＣＡＬが入力された場合、記憶部１４に記憶されている第２の制御信号Ｓ２ではなく、外部から入力される制御信号Ｓ２を第２のスイッチ群に対して出力する。
上述したように、外部から入力される制御信号ＧＳ１｛Ｐ２、Ｐ３、Ｐ４｝は第１の制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝に対応し、また、外部から入力される制御信号ＧＳ２｛Ｎ２、Ｎ３、Ｎ４｝は制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝に対応している。
また、上述したキャリブレーションの処理において、外部の測定器から入力された制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝及び制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝が出力ドライバ２のスペックを満足する出力波形の立ち上がり及び立ち上がり時間であると判定された場合、測定器から書き込み信号Ｗが第１の制御部１１及び第２の制御部１３に対して入力される。ここで、第１の制御部１１は、制御信号Ｓ１の各ビットを記憶部１２に対し、第１の制御信号Ｓ１として書き込む。また、第２の制御部１３は、制御信号Ｓ２の各ビットを記憶部１４に対し、第２の制御信号Ｓ２として書き込む。
【００１９】
次に、図１を用いて本実施形態の動作を説明する。出荷時に本実施形態による出力ドライバを搭載した半導体装置のテストを行う場合、外部から上記テスト信号が出力ドライバに入力される。
これにより、テスト信号が制御部１に入力され、第１の制御部１１及び制御部１２は、外部から入力される外部制御信号Ｇにより、スイッチ群２の各スイッチに対し、第１の制御信号Ｓ１及びＳ２をそれぞれ出力する。
例えば、キャリブレーション信号ＣＡＬがそれぞれ第１の制御部１１、第２の制御部１３に、外部の測定器から入力され、外部制御信号ＧＳ１｛Ｐ２、Ｐ３、Ｐ４｝＝ＧＳ１｛１、０、０｝、外部制御信号ＧＳ２｛Ｎ２、Ｎ３、Ｎ４｝＝ＧＳ２｛１、０、０｝が入力されると、第１の制御部１１が上記制御信号Ｓ１｛１、０、０｝を第１の制御信号Ｓ１として第１のスイッチ群へ出力し、第２の制御部１３が制御信号Ｓ２｛１、０、０｝を第２の制御信号として第２のスイッチ群に対して出力する。
【００２０】
第１の制御信号Ｓ１｛１、０、０｝が入力されると、スイッチＳＷＰ２がオン状態となり、ｐ型トランジスタＭＰ３及びＭＰ４がオフに固定された状態となり、入力信号により駆動されるトランジスタはｐ型トランジスタＭＰ１及びＭＰ２と設定される。
また、第２の制御信号Ｓ２｛１、０、０｝が入力されると、スイッチＳＷＮ２がオン状態となり、ｐ型トランジスタＭＮ３及びＭＮ４がオフに固定された状態となり、入力信号により駆動されるトランジスタはｎ型トランジスタＭＮ１及びＭＮ２と設定される。
上記設定は、設計値に対してトランジスタの駆動する電流量、すなわち駆動能力が１００％となる。
【００２１】
この状態において、出力信号ＯＵＴの立ち上がり時間及び立ち下がり時間を測定し、立ち上がり時間が遅い場合、スイッチＳＷＰ２の他にスイッチＳＷＰ３またはＳＷＰ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ１の各ビットの値を変更して、電流容量を増加させることにより、出力信号ＯＵＴの立ち上がり時間を調整する。
逆に、立ち上がり時間が早い場合、スイッチＳＷＰ２をオン状態とせず、ｐ型トランジスタＭＰ２をオフ状態に固定し、他のスイッチＳＷＰ３またはＳＷＰ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ１の各ビットの値を変更して、電流容量を低下させることにより、出力信号ＯＵＴの立ち上がり時間を調整する。
【００２２】
同様に、立ち下がり時間が遅い場合、スイッチＳＷＮ２の他にスイッチＳＷＮ３またはＳＷＮ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せ、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ２の各ビットの値を変更して、電流容量を増加させることにより、出力信号ＯＵＴの立ち下がり時間を調整する。
逆に、立ち下がり時間が早い場合、スイッチＳＷＮ２をオン状態とせず、ｎ型トランジスタＭＮ２をオフ状態に固定し、他のスイッチＳＷＮ３またはＳＷＮ４のいずれかあるいは双方をオン状態とし、入力信号により駆動されるトランジスタの組合せを変更し、すなわち各スイッチのオン状態及びオフ状態を制御させるよう制御信号Ｓ１の各ビットの値を変更して、電流容量を低下させることにより、出力信号ＯＵＴの立ち上がり時間を調整する。
【００２３】
そして、上述した動作特性のテスト処理により、設計値に対応する立ち上がり時間及び立ち下がり時間となった外部からの制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝及び制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝を選択し、この各Ｐ２〜Ｐ４、Ｎ２〜Ｎ４のビットのデータを、キャリブレーション信号ＣＡＬを入力させた状態において、外部の測定器が書き込み信号Ｗを与えることにより、それぞれ記憶部１２、１４へ記憶させる。
ここで記憶部１２、１４がワンタイムＲＯＭであれば、第１の制御部１１が記憶部１２に対し、外部からの制御信号Ｓ１｛Ｐ２、Ｐ３、Ｐ４｝におけるＰ２〜Ｐ４のビット情報を第１の制御情報Ｓ１として書き込み、第２の制御部１３が記憶部１４に対し、外部からの制御信号Ｓ２｛Ｎ２、Ｎ３、Ｎ４｝におけるＮ２〜Ｎ４のビット情報を第２の制御情報Ｓ２として書き込む。
【００２４】
そして、不揮発性のメモリである場合、搭載されている半導体装置が起動されると、出力ドライバにおいて、記憶部１２及び１４に記憶されている第１及び第２の制御情報により、スイッチ群３の各スイッチがオン状態、あるいは接続されているトランジスタがオフとする状態に設定され、テストにより設計値に対応するよう補正された立ち上がり時間及び立ち下がり時間の波形により、入力信号に対する出力信号ＯＵＴを外部に出力する。
したがって、出力ドライバのトランジスタ部２における各トランジスタの製造バラツキにより、立ち上がり時間や立ち下がり時間が設計値に対して変動したとしても、上述した処理により調整することが可能なため、設計に対応した動作特性を得ることができる。
【００２５】
図２はシミュレーション結果を示すグラフであり、横軸が時間、縦軸が信号レベル（振幅電圧値）を示している。
入力信号ＩＮに対して、出力信号ＯＵＴの波形を示すものであり、立ち上がり波形において、最も左側の波形が第１の制御信号Ｓ１＝Ｓ１｛１、１、１｝、第２の制御信号Ｓ２＝Ｓ２｛１、１、１｝であり、ｐ型トランジスタＭＰ１〜ＭＰ４、及びｎ型トランジスタＭＮ１〜ＭＮ４の全てが入力信号により駆動されるため、立ち上がり時間も立ち下がり時間も最も早くなっていることが判る。
立ち上がり波形において、最も右側の波形が第１の制御信号Ｓ１＝Ｓ１｛０、０、０｝、第２の制御信号Ｓ２＝Ｓ２｛０、０、０｝であり、ｐ型トランジスタＭＰ１及びｎ型トランジスタＭＮ１のみが入力信号により駆動されるため、立ち上がり時間も立ち下がり時間も最も遅くなっていることが判る。
これにより、制御信号Ｓ１及びＳ２においてビット情報を変更することにより、トランジスタ部２の駆動能力を変更することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態による出力ドライバの構成例を示すブロック図である。
【図２】図１の出力ドライバ（ドライバ回路）の立ち上がり時間及び立ち下がり時間のシミュレーション結果を示すグラフである。
【符号の説明】
【００２７】
１…制御部
２…トランジスタ部
３…スイッチ群
１１…第１の制御部
１２、１４…記憶部
１３…第２の制御部
１００、１０１…インバータ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４…ｎ型トランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４…ｐ型トランジスタ
ＳＷＮ１、ＳＷＮ２、ＳＷＮ３、ＳＷＮ４…スイッチ
ＳＷＰ１、ＳＷＰ２、ＳＷＰ３、ＳＷＰ４…スイッチ
【図１】
0005109647.tif 000002
【図２】
0005109647.tif 000003