(57)【特許請求の範囲】
【請求項１】
駆動信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段直列又はリング状に接続することで構成され、前記パルス信号を前記遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延回路と、
予め設定された測定時間の間に、前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データを生成する符号化回路と、
を備え、前記駆動信号としてＡ／Ｄ変換すべきアナログ入力信号を前記パルス遅延回路に印加し、前記符号化回路が生成する前記数値データを前記アナログ入力信号の電圧レベルを表すＡ／Ｄ変換データとして出力するＡ／Ｄ変換回路において、
前記遅延ユニットは、ゲートに前記パルス信号、ソースに前記駆動信号が印加されるＭＯＳトランジスタからなる特定トランジスタを少なくとも備えたゲート回路を１又は複数段直列接続することで構成され、
前記パルス遅延回路は、前記駆動信号の電圧レベルに対する前記特定トランジスタのオン抵抗の変化が、前記特定トランジスタのバックゲート電圧をソース電圧と一致させた場合より大きくなり、前記駆動信号の変化に対する前記遅延ユニットの遅延時間の変化が大きくなるように前記バックゲート電圧を制御するための制御信号を、前記特定トランジスタのバックゲートに印加するための制御端子を備えることを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記ゲート回路は、ＣＭＯＳトランジスタを用いて構成され、
前記特定トランジスタは、前記ＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのうちのいずれか一方であることを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記ゲート回路は、インバータ回路であることを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換回路。
【請求項４】
前記制御信号を生成して前記制御端子に供給する制御信号生成回路を備えることを特徴
とする請求項１乃至請求項３のいずれかに記載のＡ／Ｄ変換回路。
【請求項５】
前記特定トランジスタは、ＰＭＯＳトランジスタからなり、
前記制御信号生成回路が生成する前記制御信号は、前記駆動信号の最大電圧以上に設定された一定電圧を有することを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【請求項６】
前記特定トランジスタは、ＰＭＯＳトランジスタからなり、
前記制御信号生成回路が生成する前記制御信号は、前記駆動信号の電圧レベルと該駆動信号の最大電圧との差が大きいほど、前記駆動信号の最大電圧より高い電圧値となることを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【請求項７】
前記特定トランジスタは、ＮＭＯＳトランジスタからなり、
前記制御信号生成回路が生成する前記制御信号は、前記駆動信号の最小電圧以下に設定された一定電圧を有することを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【請求項８】
前記特定トランジスタは、ＮＭＯＳトランジスタからなり、
前記制御信号生成回路が生成する前記制御信号は、前記駆動信号の電圧レベルと該駆動信号の最小電圧との差が大きいほど、前記駆動信号の最小電圧より低い電圧値となることを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を遅延させる遅延ユニットを複数段直列又はリング状に接続することで構成されたパルス遅延回路を利用するＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来より、駆動信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる遅延ユニットを複数段直列又はリング状に接続してなるパルス遅延回路を利用した回路として、Ａ／Ｄ変換回路（例えば、特許文献１参照）や時間測定回路（例えば、特許文献２参照）が知られている。
【０００３】
このうち、Ａ／Ｄ変換回路は、Ａ／Ｄ変換すべきアナログ信号を、パルス遅延回路の駆動信号として印加し、ある一定時間の間にパルス信号が通過した遅延ユニットの段数に対応した数値データを、Ａ／Ｄ変換データとして出力する。
【０００４】
一方、時間測定回路は、パルス遅延回路の駆動信号として一定電圧を印加した状態で、起動用パルス信号でパルス遅延回路を起動してから、測定用パルス信号が入力されるまでの間に、パルス信号が通過した遅延ユニットの段数を、両パルス信号の時間間隔を表す時間測定データとして出力する。そして、この時間測定回路では、駆動信号の電圧レベルを変化させることにより、測定の分解能や測定時間幅を変化させることができる。
【０００５】
ここで、図７は、パルス遅延回路を構成する遅延ユニットの構成を示す回路図である。
図７に示すように、遅延ユニットＤＵは、ゲートＧ同士及びドレインＤ同士が互いに接続されたＰＭＯＳトランジスタＴｐ，ＮＭＯＳトランジスタＴｎで構成された周知のＣＭＯＳトランジスタからなるインバータ回路ＩＮＶを２段接続することで構成されている。
【０００６】
また、このＣＭＯＳトランジスタの正極側の電源印加端（ＰＭＯＳトランジスタＴｐのソースＳ）には駆動信号Ｖｉｎが印加され、負極側の電源印加端（ＮＭＯＳトランジスタＴｎのソースＳ）は接地されている。なお、各トランジスタＴｐ，ＴｎのバックゲートＢは、通常、各トランジスタＴｐ，ＴｎのソースＳに接続されている。
【０００７】
そして、駆動信号Ｖｉｎの電圧レベルを低下させるほど、インバータ回路ＩＮＶを構成する各トランジスタＴｐ，Ｔｎのオン抵抗が増大し、次段のインバータ回路ＩＮＶのゲート容量等の充放電に要する時間が増加することにより、インバータ回路ＩＮＶ、ひいては遅延ユニットＤＵの遅延時間が増大する。
【０００８】
ここで、図８は、パルス遅延回路内でパルス信号ＰＡが遅延ユニットＤＵを通過する段数（以下、カウント値という）と経過時間との関係を、駆動信号Ｖｉｎの電圧レベル毎（ここでは最大，中間，最小の３段階）に示したグラフである。但し、実線と点線とは、遅延ユニットＤＵの遅延時間を異ならせたものであり、点線の場合は実線の場合に対して、遅延ユニットＤＵの遅延時間を１／２としている。
【０００９】
図８からわかるように、遅延ユニットＤＵの遅延時間が１／２になれば、同じカウント値に達するのに要する時間は１／２となる。
そして、パルス遅延回路を用いたＡ／Ｄ変換回路では、測定時間をＴａとした場合のＡ／Ｄ変換データの電圧分解能は、グラフ上の時間Ｔａにて、駆動信号Ｖｉｎが最大電圧の時に得られるカウント値と、最小電圧の時に得られるカウント値との差ΔＣに対応し、このΔＣが大きいほど電圧分解能は向上する。
【００１０】
また、パルス遅延回路を用いた時間測定回路では、遅延ユニットでの遅延時間がそのまま時間分解能となり、また測定可能な最大測定時間は、カウント可能な最大カウント値と時間分解能によって決まる。
【特許文献１】特開２００７−６３６８号公報
【特許文献２】特開平３−２２０８１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、パルス遅延回路を利用したＡ／Ｄ変換回路では、Ａ／Ｄ変換データの電圧分解能を向上させる（即ち、グラフ中のΔＣを大きくする）には、測定時間Ｔａを長くするか、測定時間Ｔａを変えないのであれば、遅延ユニットＤＵの遅延時間を短縮する必要がある。
【００１２】
しかし、遅延ユニットＤＵの遅延時間を変えないで測定時間Ｔａを長くする場合、及び測定時間Ｔａを変えないで遅延ユニットＤＵの遅延時間を短縮する場合のいずれにしても、最大カウント値が増加することになるため、遅延ユニットの通過段数をカウントするための回路、ひいてはＡ／Ｄ変換回路全体の回路規模が増大するという問題があった。
【００１３】
また、特に、測定時間Ｔａを長くする場合には、高速な制御を必要とする用途に使用できなくなるという問題があった。
また、遅延ユニットＤＵでの遅延時間を短縮するほど、微細化の進んだより高度な半導体製造技術（プロセス技術）を用いる必要があり、製造コストが増大するという問題や、プロセス技術に依存しているだけでは、プロセス技術を超える電圧分解能が要求された場合に、これに応えることができないという問題があった。
【００１４】
一方、パルス遅延回路を利用した時間測定回路では、駆動信号の電圧レベルを低下させて、遅延ユニットの遅延時間を増大させることで、測定時間幅を増大させることが可能である。しかし、駆動信号で制御できる時間幅を超えたより大きな測定時間幅での測定を可能とするには、より大きなカウント値までカウントできるように構成するか、或いは、遅延時間の異なる遅延ユニットを用いて構成された複数のパルス遅延回路を用意し、測定対象毎にパルス遅延回路を切り換えて使用するように構成する必要があり、いずれにしても、時間測定回路の回路規模が増大するという問題があった。
【００１５】
本発明は、上記問題点を解決するために、プロセス技術の高度化に依存することなく、Ａ／Ｄ変換回路の性能を向上させることを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するためになされた発明である請求項１に記載のＡ／Ｄ変換回路は、駆動信号の電圧レベルに応じた遅延時間でパルス信号を順次遅延させる遅延ユニットを複数段直列又はリング状に接続することで構成され、パルス信号を遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延ユニットを用いて構成され、符号化回路が、予め設定された測定時間の間に、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データを生成する。
但し、パルス遅延回路には、駆動信号としてＡ／Ｄ変換すべきアナログ入力信号を印加し、符号化回路が生成する数値データをアナログ入力信号の電圧レベルを表すＡ／Ｄ変換データとして出力する。
【００１７】
そして、遅延ユニットは、ゲートにパルス信号、ソースに駆動信号が印加されるＭＯＳトランジスタからなる特定トランジスタを少なくとも備えたゲート回路を１又は複数段直列接続することで構成され、また、パルス遅延回路は、駆動信号の電圧レベルに対する特定トランジスタのオン抵抗の変化が、特定トランジスタのバックゲート電圧をソース電圧と一致させた場合より大きくなり、前記駆動信号の変化に対する前記遅延ユニットの遅延時間の変化が大きくなるようにバックゲート電圧を制御するための制御信号を、特定トランジスタのバックゲートに印加するための制御端子を備えている。
【００１８】
このように構成されたＡ／Ｄ変換回路を、制御端子に制御信号を印加すると、遅延ユニットのゲート回路を構成する特定トランジスタでは、駆動電圧の変化に対するオン抵抗の変化が、バックゲート電圧をソース電圧に一致させた場合より大きくなり、その結果、駆動信号の変化に対する遅延ユニットの遅延時間の変化、即ち、駆動信号によって制御可能な遅延ユニットの遅延時間幅が大きくなる。
【００１９】
ここで、図３は、パルス遅延回路内でパルス信号が遅延ユニットを通過する段数（カウント値）と経過時間との関係を、駆動信号の電圧レベル毎（最大，中間，最小の３段階）に示したグラフである。但し、実線は、特定トランジスタのバックゲート電圧をソース電圧に一致させた従来の駆動方法の場合、点線は特定トランジスタのバックゲート電圧を一定電圧（ここでは、駆動信号の最大電圧レベル）とすることで特定トランジスタのオン抵抗を制御した本発明の一例となる駆動方法の場合を示す。
【００２０】
図３に示すように、駆動信号が最大電圧レベルの時に得られるカウント値と最小電圧レベルの時に得られるカウント値との差ΔＣは、測定時間Ｔａが同じであれば、本発明の駆動方法を用いた方が増大する。
【００２１】
また、本発明のＡ／Ｄ変換回路によれば、遅延ユニットでの遅延時間を短縮したり、回路規模を増大させることなく、Ａ／Ｄ変換データの電圧分解能を向上させることができる。
更に、同じ電圧分解能を得るのであれば、特定トランジスタのバックゲート電圧をソース電圧と一致させる従来回路と比較して、測定時間を短縮することができる。
【００２９】
なお、ゲート回路が、ＣＭＯＳトランジスタを用いて構成されている場合、請求項２に記載のように、そのＣＭＯＳトランジスタを構成するＰＭＯＳトランジスタ又はＮＭＯＳトランジスタのうちのいずれか一方を、特定トランジスタとすることが考えられる。
【００３０】
また、ゲート回路として、例えば、請求項３に記載のように、インバータ回路を用いることができる。但し、ゲート回路はこれに限るものではなく、その他の論理回路を用いて
【００３１】
また、本発明のＡ／Ｄ変換回路は、請求項４に記載のように、制御信号を生成して制御端子に供給する制御信号生成回路を備えていてもよい。
【００３２】
なお、特定トランジスタのオン抵抗の変化を大きくする具体的な方法として、特定トランジスタがＰＭＯＳトランジスタからなる場合には、制御信号生成回路が生成する制御信号として、請求項５に記載のように、駆動信号の最大電圧以上に設定された一定電圧を有するものを用いてもよいし、請求項６に記載のように、駆動信号の電圧レベルと該駆動信号の最大電圧との差が大きいほど、駆動信号の最大電圧より高い電圧値となるものを用いてもよい。
【００３３】
また、特定トランジスタが、ＮＭＯＳトランジスタからなる場合には、制御信号生成回路が生成する制御信号として、請求項７に記載のように、駆動信号の最小電圧以下に設定された一定電圧を有するものを用いてもよいし、請求項８に記載のように、駆動信号の電圧レベルと該駆動信号の最小電圧との差が大きいほど、駆動信号の最小電圧より低い電圧値となるものを用いてもよい。
【００３４】
制御信号を一定電圧とする場合（請求項５，７）は、制御信号を生成するための構成を簡易なものとすることができ、また、制御信号を可変電圧とする場合（請求項６，８）は、駆動信号の変化に対する遅延ユニットでの遅延時間の変化をより大きなものとすることができる。
【発明を実施するための最良の形態】
【００３８】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
＜構成＞
図１は、本発明が適用されたＡ／Ｄ変換回路１の全体構成図である。
【００３９】
図１に示すように、Ａ／Ｄ変換回路１は、パルス信号ＰＡを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（Ｍは正整数）段縦続接続することにより構成されたパルス遅延回路１０と、サンプリング信号ＰＢの立ち上がりタイミングで、パルス遅延回路１０内でのパルス信号ＰＡの到達位置を検出（ラッチ）し、その検出結果を、パルス信号ＰＡが通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータＤＴに変換し、これをＡ／Ｄ変換データとして出力する符号化回路としてのラッチ＆エンコーダ１２と、外部より動作指令（図示せず）が入力されると、パルス遅延回路１０に供給するパルス信号ＰＡを発生させた後、予め設定された測定時間Ｔａ後に、ラッチ＆エンコーダ１２に供給するサンプリング信号ＰＢを発生させるタイミング制御回路１４とを備えている。
【００４０】
なお、パルス遅延回路１０は、タイミング制御回路１４からのパルス信号ＰＡを入力するパルス入力端子１０１の他、正極駆動端子１０３、負極駆動端子１０５、制御端子１０７を備えており、正極駆動端子１０３には、Ａ／Ｄ変換の対象となるアナログ入力信号Ｖｉｎがバッファ１６を介して印加され、負極駆動端子１０５は接地され、制御端子１０７には、アナログ入力信号Ｖｉｎの最大電圧Ｖｍａｘ以上に設定された固定電圧ＶＤＤ（本実施形態ではＶｍａｘ＝ＶＤＤ＝５Ｖ）が制御信号として印加されている。
【００４１】
また、図中において各遅延ユニットＤＵの出力に記された（１）（２）…で示す数値は、遅延ユニットＤＵの段数を示す。
ここで、図２は、パルス遅延回路１０を構成する遅延ユニットＤＵの詳細な構成を示す回路図である。
【００４２】
図２に示すように、遅延ユニットＤＵは、ＣＭＯＳトランジスタからなるインバータ回路ＩＮＶを２段縦続接続してなり、前段の遅延ユニットＤＵから（但し、１段目のみパルス入力端子１０１から）供給されるパルス信号を遅延させて出力するバッファ回路として構成されている。
【００４３】
そして、インバータ回路ＩＮＶを構成するＣＭＯＳトランジスタは、ゲートＧ同士，ドレインＤ同士が互いに接続されたＰＭＯＳトランジスタＴｐ及びＮＭＯＳトランジスタＴｎからなり、ＮＭＯＳトランジスタＴｎのソースＳ及びバックゲートＢは負極駆動端子１０５に接続（即ち接地）され、ＰＭＯＳトランジスタＴｐのソースＳは正極駆動端子１０３に接続（即ちアナログ入力信号Ｖｉｎが印加）され、ＰＭＯＳトランジスタＴｐのバックゲートＢは、制御端子１０７に接続（即ち、制御信号としての固定電圧ＶＤＤが印加）されている。
【００４４】
以下では、ソースＳにアナログ入力信号（駆動信号）Ｖｉｎが印加され、バックゲートＢに固定電圧（制御信号）ＶＤＤが印加されているトランジスタ（ここではＰＭＯＳトランジスタＴｐ）を、特定トランジスタともいう。
【００４５】
＜動作＞
このように構成されたＡ／Ｄ変換回路１では、動作指令が入力されたタイミング制御回路１４が、パルス遅延回路１０にパルス信号ＰＡを供給すると共に、このパルス信号ＰＡの供給後、測定時間Ｔａが経過した時点で立ち上がるサンプリング信号ＰＢをラッチ＆エンコーダ１２に供給し、ラッチ＆エンコーダ１２からは、アナログ入力信号Ｖｉｎの電圧レベルを表すＡ／Ｄ変換データＤＴが出力される。
【００４６】
なお、パルス遅延回路１０は、パルス入力端子１０１から入力されたパルス信号ＰＡを、順次遅延させながら伝送する。このとき、遅延ユニットＤＵの遅延時間は、アナログ入力信号Ｖｉｎの電圧レベルに従って変化し、その電圧レベルが小さいほど遅延時間は大きくなる。
【００４７】
但し、特定トランジスタＴｐのバックゲート電圧は、アナログ入力信号Ｖｉｎの電圧レベルに連動せず、固定電圧ＶＤＤに保持されるため、ソースとバックゲートとが接続されている場合と比較して、特定トランジスタＴｐのオン抵抗が大きくなり、その結果、アナログ入力信号Ｖｉｎの電圧レベルを小さくした時に、遅延時間が変化する（増大する）割合が大きくなる。
【００４８】
つまり、図３に示すように、アナログ入力信号Ｖｉｎが最大電圧である場合に得られる遅延ユニットＤＵの通過段数（以下、カウント値という）と、アナログ入力信号Ｖｉｎが最小電圧である場合に得られるカウント値との差（以下、カウント値差という）ΔＣが、特定トランジスタＴｐのソースとバックゲートとが接続されている従来回路と比較して大きくなる。
【００４９】
なお、図３では、点線が本実施形態におけるパルス遅延回路１０の特性、実線が従来回路の特性を示す。
＜効果＞
以上説明したように、Ａ／Ｄ変換回路１では、アナログ入力信号Ｖｉｎの電圧レベルが変化した時に、特定トランジスタＴｐのオン抵抗の変化がバックゲート電圧とソース電圧とを一致させた従来回路より大きくなり、ひいては、Ａ／Ｄ変換データの電圧分解能に対応するカウント値差ΔＣが大きく（即ち電圧分解能が高く）なるように、特定トランジスタＴｐのバックゲート電圧を制御している。
【００５０】
従って、Ａ／Ｄ変換回路１によれば、遅延ユニットＤＵでの遅延時間を短縮したり、測定時間Ｔａを延長したりすることなく、即ち、回路規模や製造コストを大幅に増大させることなく、Ａ／Ｄ変換データの電圧分解能を向上させることができる。
［第２実施形態］
次に、第２実施形態について説明する。
【００５１】
図４は、本実施形態のＡ／Ｄ変換回路３の全体構成を示すブロック図である。
なお、Ａ／Ｄ変換回路３は、第１実施形態のＡ／Ｄ変換回路１とは、一部構成が異なるだけであるため同一の構成については、同一の符号を付して説明を省略し、構成の相違する部分を中心に説明する。
【００５２】
＜構成＞
図４に示すように、Ａ／Ｄ変換回路３は、バッファ１６を介して入力されるアナログ入力信号Ｖｉｎに基づいて、制御端子１０７に印加する制御信号ＶＣを発生させる制御信号生成回路１８を備えている。
【００５３】
この制御信号生成回路１８は、アナログ入力信号Ｖｉｎの最大電圧をＶＤＤとして、電圧レベルがＶＤＤ＋（ＶＤＤ−Ｖｉｎ）となる制御信号ＶＣを生成するように構成されている。なお、このような回路は、例えば、演算増幅器を使用した反転増幅回路等を利用して簡単に構成することができるため、その詳細についての説明は省略する。
【００５４】
つまり、ＶＤＤ＝５Ｖの場合、アナログ入力信号Ｖｉｎの電圧レベルが５Ｖ→４Ｖ→３Ｖと低下すると、制御信号ＶＣの電圧レベルは５Ｖ→６Ｖ→７Ｖと上昇するように構成されている。
【００５５】
＜効果＞
このように構成されたＡ／Ｄ変換回路３によれば、遅延ユニットＤＵを構成する特定トランジスタＴｐのバックゲート電圧を、駆動電圧が小さいほど、特定トランジスタＴｐのオン抵抗がより大きくなるように変化させているため、第１実施形態のＡ／Ｄ変換回路１と比較して、Ａ／Ｄ変換データの電圧分解能をより向上させたり、測定時間をより短縮させたりすることができる。
［第３実施形態］
次に、第３実施形態について説明する。
【００５６】
＜構成＞
図５（ａ）は、本発明が適用された時間測定回路５の全体構成を示すブロック図である。
【００５７】
図５（ａ）に示すように、時間測定回路５は、第１実施形態のＡ／Ｄ変換回路１を構成するものと同様に構成されたパルス遅延回路１０，ラッチ＆エンコーダ１２と、パルス遅延回路１０の正極駆動端子１０３に印加する駆動電圧Ｖｉｎを設定する駆動電圧設定回路２０を備えている。
【００５８】
そして、パルス遅延回路１０のパルス入力端子１０１には、外部から供給されるパルス信号ＰＡが印加され、負極駆動端子１０５は接地され、制御端子１０７には、駆動電圧設定回路２０が設定する駆動電圧Ｖｉｎの最大電圧Ｖｍａｘ以上に設定された固定電圧ＶＤＤ（本実施形態ではＶｍａｘ＝ＶＤＤ＝５Ｖ）が制御信号として印加されている。
【００５９】
＜動作＞
このように構成された時間測定回路５は、起動用のパルス信号ＰＡがパルス入力端子１０１を介してパルス遅延回路１０に入力されると、パルス遅延回路１０が動作し、パルス信号ＰＡを、遅延ユニットＤＵの遅延時間で順次遅延させながら伝送する。
【００６０】
その後、測定用のパルス信号ＰＢがラッチ＆エンコーダ１２に入力されると、ラッチ＆エンコーダ１２は、パルス遅延回路１０内でのパルス信号の位置を検出し、パルス信号が通過した遅延ユニットＤＵの段数に対応する数値データを、パルス信号ＰＡの入力タイミングからパルス信号ＰＢの入力タイミングまでの時間間隔に対応した時間測定データＤＴとして出力する。
【００６１】
そして、時間測定回路５では、駆動電圧設定回路２０が電圧レベルの低い駆動電圧Ｖｉｎを供給するように電圧設定データＤＶが設定されると、パルス遅延回路１０を構成する各遅延ユニットＤＵの遅延時間が長くなることにより、時間測定データＤＴの時間分解能（遅延ユニットＤＵ一段の遅延時間Ｔduに等しい）が粗くなるが、測定可能な時間範囲ＴＷ（＝Ｔdu×Ｍ）が広くなる。
【００６２】
逆に、駆動電圧設定回路２０が電圧レベルの高い駆動電圧Ｖｉｎを供給するように電圧設定データＤＶが設定されると、パルス遅延回路１０を構成する各遅延ユニットＤＵの遅延時間が短くなることにより、測定可能な時間範囲が短くなるが、時間測定データＤＴの時間分解能が向上する。
【００６３】
＜効果＞
以上説明したように、時間測定回路５では、駆動電圧設定回路２０が設定する駆動電圧Ｖｉｎを変化させた時に、特定トランジスタＴｐのオン抵抗の変化がバックゲート電圧とソース電圧とを一致させた従来装置より大きくなり、ひいては、駆動電圧Ｖｉｎによって制御可能な最大測定時間が大きくなるように、特定トランジスタＴｐのバックゲート電圧を制御している。
【００６４】
従って、時間測定回路５によれば、回路規模を増大させることなく、対応可能な測定時間の時間範囲を広げることができる。
＜変形例＞
なお、本実施形態では、制御端子１０７に制御信号として固定電圧ＶＤＤを印加しているが、図５（ｂ）に示す時間測定回路７のように、第２実施形態の場合と同様に、駆動電圧Ｖｉｎに従って、制御信号を生成する制御信号生成回路１８を設け、駆動電圧Ｖｉｎに応じて制御信号の電圧レベルを、より特定トランジスタＴｐのオン抵抗の変化（ひいては遅延ユニットＤＵの遅延時間の変化）が大きくなるように制御してもよい。
［他の実施形態］
上記実施形態では、インバータ回路ＩＮＶを構成する二つのＭＯＳトランジスタのうち、ＰＭＯＳトランジスタＴｐを特定トランジスタとしているが、ＮＭＯＳトランジスタＴｎを特定トランジスタとしてもよい。
【００６５】
この場合、図６に示すように、ＰＭＯＳトランジスタＴｐのソースＳ及びバックゲートＢを、電源電圧ＶＤＤが印可される正極駆動端子１０３に接続し、ＮＭＯＳトランジスタＴｎのソースＳを、アナログ入力信号Ｖｉｎが印加される負極駆動端子１０５に接続し、ＰＭＯＳトランジスタＴｐのバックゲートＢを、制御信号が印加される制御端子１０７に接続すればよい。また、制御信号の電圧レベルは、上記第１及び第３実施形態と同様に、固定電圧（例えば０Ｖ）でもよいし、上記第２実施形態や第３実施形態の変形例と同様に、アナログ入力信号Ｖｉｎに応じて、特定トランジスタＴｎのオン抵抗をより大きく変化させるような可変電圧であってもよい。
【００６６】
上記実施形態では、パルス遅延回路１０が、遅延ユニットＤＵを直列接続することで構成されているが、遅延ユニットＤＵをリング状に接続してなるリングディレイラインを用いて構成してもよい。この場合、リングディレイラインをパルス信号が周回した周回数をカウントする周回数カウンタを設け、ラッチ＆エンコーダ１２の出力を下位ビット、周回数カウンタの出力を上位ビットとした数値データを出力するように構成すればよい。
【００６７】
上記実施形態では、遅延ユニットＤＵをＣＭＯＳトランジスタからなるインバータ回路ＩＮＶを用いて構成したが、ゲートにパルス信号、ソースに制御信号が印加されるように接続されるＮＭＯＳトランジスタ又はＰＭＯＳトランジスタを有しているゲート回路であれば、ＣＭＯＳトランジスタであること、インバータ回路であることに限るものではない。即ち、遅延ユニットＤＵを構成するゲート回路は、ＡＮＤ回路，ＮＡＮＤ回路，ＯＲ回路，ＮＯＲ回路，ＸＯＲ回路，ＸＮＯＲ回路等を用いて構成してもよいし、単一のＭＯＳトランジスタからなるインバータ回路やバッファ回路等であってもよい。
【図面の簡単な説明】
【００６８】
【図１】第１実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図２】パルス遅延回路を構成する遅延ユニットの詳細構成を示す回路図。
【図３】パルス遅延回路の動作を示す説明図。
【図４】第２実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図５】第３実施形態のＡ／Ｄ変換回路の構成を示すブロック図。
【図６】遅延ユニットの他の構成例を示す回路図。
【図７】従来の遅延ユニットの構成を示す回路図。
【図８】パルス遅延回路の動作の問題点を示す説明図。
【符号の説明】
【００６９】
１，３…Ａ／Ｄ変換回路  ５，７…時間測定回路  １０…パルス遅延回路  １２…エンコーダ  １４…タイミング制御回路  １６…バッファ  １８…制御信号生成回路  ２０…駆動電圧設定回路  １０１…パルス入力端子  １０３…正極駆動端子  １０５…負極駆動端子  １０７…制御端子  ＤＵ…遅延ユニット  ＩＮＶ…インバータ回路  Ｔｎ…ＮＭＯＳトランジスタ  Ｔｐ…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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