(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素と、
前記画素のそれぞれに接続されたゲート線及びソース線と、
複数のシフトレジスタ回路を有し、各ステージの前記シフトレジスタ回路から前記ゲート線にゲート信号を順次供給するゲートドライバ回路と、
前記画素に前記ソース線を介して画像データに対応するソース信号を供給するソースドライバ回路と、
前記ゲートドライバ回路及び前記ソースドライバ回路を制御するタイミング生成回路とを備える画像表示装置であって、
各行の前記画素のうち所定の色の前記画素を各行に設けた２本の前記ゲート線に分けて接続し、他の色の前記画素を各行に設けた２本の前記ゲート線のいずれか一方のみに接続するように結線し、且つ同じ行に位置する２つの前記画素が１本の前記ソース線と結線することを特徴とする画像表示装置。
【請求項２】
請求項１に記載の画像表示装置であって、
前記タイミング生成回路は、
前記シフトレジスタ回路から各前記ゲート線に順次供給される前記ゲート信号が一部重複するように制御するゲートドライバ制御信号を生成するゲートドライバ制御信号生成回路と、
前記ソース信号の極性を切り替えるように制御するソース極性制御信号を生成するソース極性制御信号生成回路と、
前記ソース信号の極性変化により前記ソース信号の出力期間を切り替えるように制御するソース切り替え制御信号を生成するソース切り替え制御信号生成回路とを備え、
前記ゲートドライバ制御信号生成回路は、前記ソース切り替え制御信号のタイミングにあわせて前記ゲート信号の出力期間を調整するように前記ゲートドライバ制御信号を生成すること特徴とする画像表示装置。
【請求項３】
請求項１又は請求項２に記載の画像表示装置であって、
前記所定の色は、人の視感度が低い色であることを特徴とする画像表示装置。
【請求項４】
請求項１乃至請求項３のいずれか１つに記載の画像表示装置であって、
前記ゲートドライバ回路は、前記画素と同一基板上に形成され、アモルファスシリコンＴＦＴで構成されていることを特徴とする画像表示装置。
【請求項５】
マトリクス状に配置された複数の画素と、
前記画素のそれぞれに接続されたゲート線及びソース線と、
複数のシフトレジスタ回路を有し、各ステージの前記シフトレジスタ回路から前記ゲート線にゲート信号を順次供給するゲートドライバ回路と、
前記画素に前記ソース線を介して画像データに対応するソース信号を供給するソースドライバ回路と、
前記ゲートドライバ回路及び前記ソースドライバ回路を制御するタイミング生成回路とを備え、
各行の前記画素のうち所定の色の前記画素を各行に設けた２本の前記ゲート線に分けて接続し、他の色の前記画素を各行に設けた２本の前記ゲート線のいずれか一方のみに接続するように結線し、且つ同じ行に位置する２つの前記画素が１本の前記ソース線と結線する、画像表示装置の駆動方法であって、
前記ソース信号の出力期間を、前記ソース信号の極性変化により切り替えるとともに、前記シフトレジスタ回路から各前記ゲート線に順次供給される前記ゲート信号が一部重複し、且つ前記ゲート信号の出力期間を前記ソース信号の切り替えタイミングにあわせることを特徴とする画像表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置等の画像表示装置において、画質を改善する等の理由から様々な駆動方法が開発されている。能動素子（例えばＴＦＴ：thin film transistor）を用いる画像表示装置（アクティブマトリクス型画像表示装置）の駆動方法の一つに、画素にデータを書き込むタイミング以前からゲート線を活性化する駆動方法がある。当該駆動方法は、オーバラップスキャン駆動法などとも呼ばれ、ゲート線を活性化するゲートパルスを隣接するゲート線間でお互いに重畳させることにより、ゲートパルス幅を通常より大きくして、画素の充電不足を改善している。なお、当該駆動方法の詳細は、非特許文献１に詳しく記載されている。
【０００３】
また、特許文献１では、オーバラップスキャン駆動法をアモルファスシリコン（以下、ａ−Ｓｉという）ゲート駆動回路に適応しており、当該特許文献１では、ａ−Ｓｉゲート駆動回路のシフトレジスタ回路が、２本の少なくとも同時にＨレベルとならないクロックで動作している。また、当該特許文献１では、同時にＨレベルとならない２本のクロックがオーバラップして駆動されているので、当該２本のクロック間のインターバル時間を回路上の最適な時間以上に長くする必要がなく動作マージンを確保できる。なお、特許文献１のようにオーバラップスキャン駆動にしない場合、クロックを多相化すればするほど異なるクロック間のインターバル時間が長くなり、シフトレジスタ回路の動作マージンが低下する。
【０００４】
一方、液晶表示装置では、液晶に一定の電圧を続けることにより、液晶が分極して表示品位が下がるのを防止するため、交流信号で駆動することが必要であり、そのためにソースドライバ回路のソース信号は一定の周期で極性反転させることが一般的である。表示品位とソースドライバアンプの消費電力とはトレードオフの関係にあり、表示品位を保持しつつ低消費電力とするために、ソース信号の反転周期は、２ライン反転駆動が一般的である。
【０００５】
また、滑らかな動画を得るため、特許文献２のように液晶表示装置のフレーム周波数を高速化する場合や非特許文献２のように従来の表示装置に対しソース線の数が２分の１、ゲート線の数が２倍となるような駆動する場合、画素の充電時間が従来の駆動に比べて短くなる。
【０００６】
【特許文献１】特開２００４−２４６３５８号公報
【特許文献２】特開２００５−１８９８２０号公報
【非特許文献１】Jin Young Choi、外７名、「A Compact and Cost-efficient TFT-LCD through the Triple-Gate Pixel Structure」、SID2006、P-218L
【非特許文献２】Binn Kim、外１０名、「a-Si Gate Driver Integration with Time Shared Data Driving」、IDW05、AMDp-7
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献２や非特許文献２と同様、非特許文献１でも、従来の表示装置に対しソース線の数が３分の１、ゲート線の数が３倍となるような駆動を行うため、画素の充電時間が従来の表示装置よりも短くなる。そのため、非特許文献１等の表示装置では、１ライン前のソース信号の極性が同じ極性か逆極性かによって画素の充電不足が発生し易くなり、表示品位が低下する可能性があった。
【０００８】
また、特許文献２では、ゲートＩＣ等で駆動される一般的な液晶表示装置において、画素の充電不足による表示品位の低下を防止するために、各ラインのゲートパルス幅を調整することが開示されている。しかし、アモルファスシリコンＴＦＴで構成されるゲート駆動回路において特許文献２の構成を採用すると、ゲートパルス幅を調整するために、シフトレジスタ回路に供給する駆動信号がそれぞれのシフトレジスタ回路により異なる。つまり、それぞれのシフトレジスタ回路に供給される同時にＨレベルとならない２本のクロック間のインターバル時間及びクロックのＨレベルの出力期間が異なるため、回路の動作マージンが低下するという問題があった。
【０００９】
そこで、本発明は、画素の充電不足が発生しないようにさせつつ、回路の動作マージンを低下させない画像表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る解決手段は、マトリクス状に配置された複数の画素と、画素のそれぞれに接続されたゲート線及びソース線と、複数のシフトレジスタ回路を有し、各ステージのシフトレジスタ回路からゲート線にゲート信号を順次供給するゲートドライバ回路と、画素にソース線を介して画像データに対応するソース信号を供給するソースドライバ回路と、ゲートドライバ回路及びソースドライバ回路を制御するタイミング生成回路とを備える画像表示装置であって、各行の画素のうち所定の色の画素を各行に設けた２本のゲート線に分けて接続し、他の色の画素を各行に設けた２本のゲート線のいずれか一方のみに接続するように結線し、且つ同じ行に位置する２つの画素が１本のソース線と結線する。
【００１２】
本発明に係る別の解決手段は、マトリクス状に配置された複数の画素と、画素のそれぞれに接続されたゲート線及びソース線と、複数のシフトレジスタ回路を有し、各ステージのシフトレジスタ回路からゲート線にゲート信号を順次供給するゲートドライバ回路と、画素にソース線を介して画像データに対応するソース信号を供給するソースドライバ回路と、ゲートドライバ回路及びソースドライバ回路を制御するタイミング生成回路とを備え、各行の画素のうち所定の色の画素を各行に設けた２本のゲート線に分けて接続し、他の色の画素を各行に設けた２本のゲート線のいずれか一方のみに接続するように結線し、且つ同じ行に位置する２つの画素が１本のソース線と結線する、画像表示装置の駆動方法であって、ソース信号の出力期間を、ソース信号の極性変化により切り替えるとともに、シフトレジスタ回路から各ゲート線に順次供給されるゲート信号が一部重複し、且つゲート信号の出力期間をソース信号の切り替えタイミングにあわせる。
【発明の効果】
【００１３】
本発明に記載の画像表示装置及びその駆動方法は、ソース信号の出力期間を、ソース信号の極性変化により切り替えるとともに、ゲート信号の出力期間をソース信号の切り替えタイミングにあわせているので、画素の充電不足が発生しないようにさせつつ、回路の動作マージンを低下させない効果を有している。
【発明を実施するための最良の形態】
【００１４】
（実施の形態１）
図２に、本実施の形態に係る画像表示装置のブロック図を示す。図２に示す画像表示装置は、ＴＦＴにより画素を駆動する液晶表示装置であるとして説明するが、本発明に係る画像表示装置は、液晶表示装置に限られず、同様の構成を有する有機ＥＬ表示装置等にも適用することができる。
【００１５】
まず、図２に示す画素アレイ１には、ｍ列×ｎ行の画素４が設けられ、それぞれの画素はＴＦＴにより駆動される。なお、画素アレイ１の先頭のゲート線（図中の最上行）をＧ１、最終のゲート線（図中の最下行）をＧｎ、最左のソース線をＳ１、最右のソース線をＳｍとする。
【００１６】
図２に示す第１ゲートドライバ回路２は、ゲート線Ｇ１を開始行、ゲート線Ｇｎ−１を終了行とし、開始行から終了行の方向に奇数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎを備えている。この第１ゲートドライバ回路２は、アモルファスシリコンＴＦＴで構成されている。
【００１７】
第１ゲートドライバ回路２では、シフトレジスタ回路ＳＲＣＯ１の出力ＳＲＯＵＴ１がシフトレジスタ回路ＳＲＣＯ３に入力するように接続し、上段のシフトレジスタ回路の出力が下段のシフトレジスタ回路に入力される構成である。なお、シフトレジスタ回路ＳＲＣＯ１には、上段のシフトレジスタ回路が存在しないため、外部からスタート信号ＳＴＶＯが供給される。また、シフトレジスタ回路ＳＲＣＯ１〜ＳＲＣＯｎには、それぞれクロック信号ＣＫＶＯ，ＣＫＶＢＯが供給される。また、シフトレジスタ回路ＳＲＣＯ１の出力ＳＲＯＵＴ１はゲート線Ｇ１に、シフトレジスタ回路ＳＲＣＯｎ−１の出力ＳＲＯＵＴｎ−１はゲート線Ｇｎ−１にそれぞれ供給されるが、ゲート線をドライブするバッファ部は省略している。
【００１８】
図２に示す第２ゲートドライバ回路３は、ゲート線Ｇ２を開始行、ゲート線Ｇｎを終了行とし、開始行から終了行の方向に偶数行のゲート線をスキャンするシフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１を備えている。この第２ゲートドライバ回路３は、アモルファスシリコンＴＦＴで構成されている。
【００１９】
第２ゲートドライバ回路３では、シフトレジスタ回路ＳＲＣＥ２の出力ＳＲＯＵＴ２がシフトレジスタ回路ＳＲＣＥ４に入力するように接続し、上段のシフトレジスタ回路の出力が下段のシフトレジスタ回路に入力される構成である。なお、シフトレジスタ回路ＳＲＣＥ２には、上段のシフトレジスタ回路が存在しないため、外部からスタート信号ＳＴＶＥが供給される。また、シフトレジスタ回路ＳＲＣＥ２〜ＳＲＣＥｎ＋１には、それぞれクロック信号ＣＫＶＥ，ＣＫＶＢＥが供給される。また、シフトレジスタ回路ＳＲＣＥ２の出力ＳＲＯＵＴ２はゲート線Ｇ２に、シフトレジスタ回路ＳＲＣＥｎの出力ＳＲＯＵＴｎはゲート線Ｇｎにそれぞれ供給されるが、ゲート線をドライブするバッファ部は省略している。
【００２０】
図２に示すソースドライバ回路５は、ソース極性制御信号ＰＯＬに同期して出力極性を切り替え、ソース切り替え制御信号ＳＳＥＬに同期して、画像データＤＡＴＡ（制御信号含む）に基づくソース信号を切り替えている。ソースドライバ回路５は、ソース線Ｓ１〜Ｓｍに接続され、それぞれのソース線Ｓ１〜Ｓｍにソース信号が供給される。
【００２１】
図２に示すタイミング生成回路６は、垂直同期信号，水平同期信号，ドットクロック信号，データイネーブル信号を含む同期信号に基づき、ゲートドライバ制御信号を生成するゲートドライバ制御信号生成回路７，８を備えている。なお、ゲートドライバ制御信号には、スタート信号ＳＴＶＯ，ＳＴＶＥ及びクロック信号ＣＫＶＯ，ＣＫＶＢＯ，ＣＫＶＥ，ＣＫＶＢＥが含まれる。また、ゲートドライバ制御信号生成回路７には、遅延量設定信号が供給され、出力タイミングが調整されている。
【００２２】
さらに、タイミング生成回路６は、同期信号に基づきソース極性制御信号ＰＯＬを生成するソース極性制御信号生成回路９と、同期信号に基づきソース切り替え制御信号ＳＳＥＬを生成するソース切り替え制御信号生成回路１０とを備えている。なお、ソース切り替え制御信号生成回路１０には、遅延量設定信号が供給され、出力タイミングが調整されている。また、タイミング生成回路６は、同期信号と画像データ信号に基づき画像データＤＡＴＡを生成する画像信号処理回路１１を備えている。
【００２３】
第１ゲートドライバ回路２及び第２ゲートドライバ回路３は、複数のゲート線のそれぞれに対してゲート信号である出力ＳＲＯＵＴ１〜ｎを順次出力する複数のステージを有するシフトレジスタ回路で構成されている。複数ステージのそれぞれのシフトレジスタ回路が、前のステージのシフトレジスタ回路から出力されるゲート信号に同期して、ゲート線を駆動するトランジスタ（図示せず）のゲート電位を活性化し、クロック信号に同期してゲート信号が出力される。さらに、後のステージから出力されるゲート信号に基づき、ゲート線を駆動するトランジスタをリセットする。なお、図２では、後のステージから出力されるゲート信号の供給について図示を省略している。
【００２４】
また、図２に示す画像表示装置では、画素アレイ１の左右に第１及び第２ゲートドライバ回路２，３が配置される構成を採用しているが、本発明はこれに限られず、画素アレイ１と第１及び第２ゲートドライバ回路２，３との結線が同じであれば配置は左右反対でも、左右のどちらか一方に配置されても良い。図２では、シフトレジスタ回路に供給される電源ＶＤＤ，ＶＳＳは図示を省略しているが、本発明では電源ＶＤＤの有無は問わない。さらに、図２に示すブロック図では、各回路に電源電圧を供給する電源回路及びゲートドライバ回路を駆動するための電圧レベルに変換するレベルシフト回路は省略している。
【００２５】
次に、図３に、画素アレイ１のＲ（Ｒｅｄ），Ｇ（Ｇｒｅｅｎ），Ｂ（Ｂｌｕｅ）の並び方（画素配列）とソース線Ｓ１〜Ｓｍ及びゲート線Ｇ１〜Ｇｎの結線を示している。図３では、ゲート線Ｇ１〜ＧｎのそれぞれにＲＧＢの順で画素が配列され、ソース線Ｓ１，４を介してＲの画素データ、ソース線Ｓ２，５を介してＧの画素データ、ソース線Ｓ３，５を介してＢの画素データをそれぞれ供給する。
【００２６】
次に、本実施の形態に係る画像表示装置の動作を説明する。図１は、本実施の形態に係る画像表示装置のタイミングチャートである。図１には、垂直同期信号，水平同期信号，データイネーブル信号，画像データ信号を含む入力画像信号、ソース切り替え制御信号、ソース極性制御信号、ｋ及びｋ＋１フレーム目のソース信号のタイミングチャートが図示されている。さらに、図１には、スタート信号ＳＴＶＯ，ＳＴＶＥ及びクロック信号ＣＫＶＯ，ＣＫＶＢＯ，ＣＫＶＥ，ＣＫＶＢＥを含むゲートドライバ制御信号、ゲート線Ｇ１〜Ｇ５のそれぞれに供給されるゲート信号（出力ＳＲＯＵＴ１〜５）のタイミングチャートが図示されている。
【００２７】
図１に示すソースドライバ回路から出力されるソース信号は、ソース極性制御信号ＰＯＬに同期して出力極性を切り替えられる。そのため、ｋフレーム目のゲート線Ｇ１，Ｇ２のラインに供給されるソース信号では、図１のタイミングチャートに示すように、ソース極性制御信号ＰＯＬ（太線）にあわせて負（ＮＥＧ：negative）極性となっている。
【００２８】
なお、ソース極性制御信号ＰＯＬは、液晶の分極を防止するため交流化駆動しているので、図１に示すタイミングチャートでは、フレーム単位で極性が反転している。その結果、ｋフレーム目とｋ＋１フレーム目とでソース信号の極性が反転している。また、本実施の形態に係る画像表示装置では、ドット反転駆動を前提に説明しているので、図１に図示していないがソース線毎に極性が異なっている。ライン反転駆動であればソース線毎の極性は同じである。
【００２９】
さらに、図１に示すソースドライバ回路から出力されるソース信号は、ソース切り替え制御信号ＳＳＥＬに同期して出力が切り替えられる。そのため、ｋフレーム目のゲート線Ｇ１，Ｇ２のラインに供給されるソース信号では、図１のタイミングチャートに示すように、ソース切り替え制御信号ＳＳＥＬのＨレベルの期間（Ｇ１：Ｇ２＝ｔｓＡ：ｔｓＢ）に対応して出力期間が調整されている。
【００３０】
本実施の形態に係る画像表示装置では、オーバラップスキャン駆動を採用しているため、ｎライン目に接続される画素は、１ライン前の期間に一旦、ｎ−１ライン目のソース信号で充電され、その後ｎライン目のソース信号で充電されることになる。ｎ−１ライン目のソース信号とｎライン目のソース信号とが逆極性の場合、ｎライン目に接続される画素は、１ライン前に逆極性に充電された状態から所定の電位まで充電しなければならなくなるので、充電不足になる。
【００３１】
そこで、本実施の形態に係る画像表示装置では、図１に示すように１ライン前が逆極性（例えば、ゲート線Ｇ３のラインに対するゲート線Ｇ２のライン）となる場合に、充電時間を長くする必要があるので、ソース切り替え制御信号生成回路１０が遅延量設定信号に基づき、ソース切り替え制御信号ＳＳＥＬの第一の期間（ｔｓＡ）を長くする。よって、相対的に１ライン前が同極性となる場合の充電時間は短くなるので、ソース切り替え制御信号ＳＳＥＬの第二の期間（ｔｓＢ）も短くなる。従って、本実施の形態に係る画像表示装置では、ソース切り替え制御信号ＳＳＥＬにより、前１ラインのソース信号と現ラインのソース信号とが同極性の場合に比べて、逆極性の場合の方が長く出力されることになる。なお、図１に示すタイミングチャートでは、便宜上、第一の期間（ｔｓＡ）をＨレベル、第二の期間（ｔｓＢ）をＬレベルとしたが、本発明はこれに限定されず逆の構成であっても良い。
【００３２】
なお、図１に示すタイミングチャートでは、画素データ信号で入力されたデータが、２水平期間経過後にソース信号として出力される。具体的に図１では、ゲート線Ｇ１のラインに対する画素データ信号（図１中にＧ１と記載）が入力された２水平期間経過後に、ｋフレーム目及びｋ＋１フレーム目のソース信号でゲート線Ｇ１のラインに対する画素データが出力される。
【００３３】
次に、第１及び第２ゲートドライバ回路２，３の動作は、基本的に特許文献１で開示されている方法と同じオーバラップスキャン駆動法である。具体的に、図２に示す画像表示装置では、左側に設けた第１ゲートドライバ回路２がゲート線Ｇ１，Ｇ３，Ｇ５・・・と奇数行のゲート線を駆動し、右側に設けた第２ゲートドライバ回路３がゲート線Ｇ２，Ｇ４，Ｇ６・・・と偶数行のゲート線を駆動する。
【００３４】
そして、第１ゲートドライバ回路２のシフトレジスタ回路には、ゲートドライバ制御信号生成回路７で生成されたゲートドライバ制御信号が入力される。第１ステージのシフトレジスタ回路ＳＲＣＯ１は、スタート信号ＳＴＶＯを受けて、クロック信号ＣＫＶＯがＨレベルのタイミングに出力ＳＲＯＵＴ１であるゲート信号をゲート線Ｇ１に出力する。第２ステージ以降のシフトレジスタ回路ＳＲＣＯ３〜ＳＲＣＯｎは、前ステージの出力を受けて、クロック信号ＣＫＶＯ，ＣＫＶＢＯのタイミングに各出力ＳＲＯＵＴ３〜ＳＲＯＵＴｎ−１であるゲート信号をそれぞれのゲート線Ｇ３〜Ｇｎ−１に出力する。
【００３５】
同様に、第２ゲートドライバ回路３のシフトレジスタ回路には、ゲートドライバ制御信号生成回路８で生成されたゲートドライバ制御信号が入力される。第１ステージのシフトレジスタ回路ＳＲＣＥ２は、スタート信号ＳＴＶＥを受けて、クロック信号ＣＫＶＥがＨレベルのタイミングに出力ＳＲＯＵＴ２であるゲート信号をゲート線Ｇ２に出力する。第２ステージ以降のシフトレジスタ回路ＳＲＣＯ４〜ＳＲＣＯｎ＋１は、前ステージの出力を受けて、クロック信号ＣＫＶＥ，ＣＫＶＢＥのタイミングに各出力ＳＲＯＵＴ４〜ＳＲＯＵＴｎであるゲート信号をそれぞれのゲート線Ｇ４〜Ｇｎに出力する。なお、各出力ＳＲＯＵＴ１〜ＳＲＯＵＴｎは、ゲート線Ｇ１〜Ｇｎのそれぞれの容量を必要時間以内に充電することが可能なようにバッファアンプを内蔵している（図２では図示を省略している）。
【００３６】
次に、ゲートドライバ制御信号生成回路７，８で生成されたゲートドライバ制御信号は、各ゲートドライバ回路２，３から出力するゲート信号を制御するためにクロック信号のクロック幅やクロック信号間のインターバル時間を最適に調整している。具体的に、図１に示すように、クロック信号ＣＫＶＯ，ＣＫＶＢＯのクロック幅をｔｗＨＯ、クロック信号ＣＫＶＯとクロック信号ＣＫＶＢＯとのインターバル時間をｔｉＯとし、クロック信号ＣＫＶＥ，ＣＫＶＢＥのクロック幅をｔｗＨＥ、クロック信号ＣＫＶＥとクロック信号ＣＫＶＢＥとのインターバル時間をｔｉＥとしている。そして、ｔｗＨＯ＝ｔｗＨＥ，ｔｉＯ＝ｔｉＥとなるような関係を有している。
【００３７】
さらに、ゲートドライバ制御信号生成回路７では、ソース切り替え制御信号によりソース信号の書き込み期間を調整したことに対応して、遅延量設定信号に基づきゲートドライバ制御信号を調整している。具体的には、図１に示すように、ソース切り替え制御信号の時間ｔｓＡにあわせるために遅延量ｔｄｌｙＯを用いてクロック信号ＣＫＶＯの立ち下がり時間を調整している。同様に、ソース切り替え制御信号の時間ｔｓＡにあわせるために遅延量ｔｄｌｙＥを用いてクロック信号ＣＫＶＥの立ち下がり時間を調整している。なお、実際の画像表示装置では、クロック信号ＣＫＶＯ、ＣＫＶＥの立ち下りから、各ゲート信号の立ち下りまで及び各画素のＴＦＴ素子がオフするまでには一定量の遅延があるため、ソース信号の切り替わりより一定の時間手前でクロック信号ＣＫＶＯ、ＣＫＶＥが立ち下がるようなタイミングとなる。
【００３８】
タイミング生成回路６は、ソース信号を１水平期間以上出力するため、画像処理信号回路１１内に１水平期間分以上の画像データを保持する回路を備えている（図２では図示せず）。また、ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４・・・Ｇｎ−１，Ｇｎに対しソース信号の極性は、図１に示すようにＮＥＧ，ＮＥＧ，ＰＯＳ，ＰＯＳ・・・ＰＯＳ，ＰＯＳとＰＯＳ，ＰＯＳ，ＮＥＧ，ＮＥＧ・・・ＮＥＧ，ＮＥＧとをフレーム毎に切り替えることを前提に説明した。しかし、本発明に係る画像表示装置では、図１に示すソース信号の極性変化に限られず、ＮＥＧ，ＰＯＳ，ＰＯＳ，ＮＥＧ・・・ＰＯＳ，ＮＥＧとＰＯＳ，ＮＥＧ，ＮＥＧ，ＰＯＳ・・・ＮＥＧ，ＰＯＳとをフレーム毎に切り替える構成でも良い。但し、当該構成の場合、充電不足となる画素とならない画素が入れ替わるため、ソース切り替え制御信号の時間ｔｓＡを時間ｔｓＢよりも短くし、遅延量ｔｄｌｙＯ，ｔｄｌｙＥも調整する必要がある。
【００３９】
以上のように、本実施の形態に係る画像表示装置では、前ラインと現ラインとで極性が異なる場合、ソース切り替え制御信号ＳＳＥＬによりソース信号の出力期間を長くなるように調整し、且つソース信号の出力期間の変化にあわせて、オーバラップスキャン駆動させるゲート信号を調整するので、画素の充電不足が発生しないようにさせつつ、回路の動作マージンを低下させない効果を有している。
【００４０】
次に、本実施の形態に係る画像表示装置のタイミングチャートと対比するために、従来の画像表示装置のタイミングチャートを説明する。従来の画像表示装置のタイミングチャートは図９に示すように、図１に示すタイミングチャートに比べてソース切り替え制御信号を有していない点が異なる。そのため、ソース信号の各ラインでの出力期間は同じであり、図１に示すタイミングチャートのように前ラインと現ラインとで極性が異なる場合にソース信号の出力期間を長くしないので画素の充電不足が生じる。なお、図１及び図に示すタイミングチャートでは、前ラインと現ラインとで極性が異なるソース信号の部分にはハッチングを施している。また、図１に示すタイミングチャートに対応して、図３に示す画素にも、前ラインと現ラインとで極性が異なるソース信号の部分にはハッチングを施している。
【００４１】
また、本実施の形態では、説明を簡単にするために、シフトレジスタ回路で構成されるゲートドライバ回路２，３は２相クロックで動作する回路を２個備える構成について説明したが、より高速化、低消費電力化を目的に２相クロックで動作する回路を４個又は８個備える構成に変更しても上述と同様の効果を得ることができる。
【００４２】
（実施の形態２）
本実施の形態では、実施の形態１と異なり、図４に示すタイミングチャートで、図５に示す画素配置の画像表示装置を駆動している。本実施の形態に係る画像表示装置では、図５に示すように、同一行の画素に対して２本のゲート線を設けている。具体的に、図５の第１行目のＲＧＢの画素はゲート線Ｇ１に接続されたもの（ＳＰ２，４，６）とゲート線Ｇ２に接続に接続されたもの（ＳＰ１，３，５）がある。そのため、ゲート線の数は、図３に示す画素配置の場合に比べ２倍になるが、ソース線の数は２分の１となる。
【００４３】
一方、図４に示すタイミングチャートでは、ソース線の数が２分の１となったことで、１水平期間が図１に示すタイミングチャートと比べて約２倍になり、１水平期間に２本分のゲート線（例えば、Ｇ１，Ｇ２）に対するソース信号が出力されている。さらに、図４に示すタイミングチャートでは、図１に示すタイミングチャートと同様に、ソース切り替え制御信号ＳＳＥＬにより出力するソース信号を切り替え、それぞれの出力期間を調整している。例えば、図４に示すｋフレーム目のソース信号では、ゲート線Ｇ１に出力する期間がｔｓＡ、ゲート線Ｇ２に出力する期間がｔｓＢとなるように切り替え、前ラインと現ラインとで極性が異なるゲート線Ｇ１に出力する期間（ｔｓＡ）を長くしている。図４に示すタイミング及び図５に示す画素にも、前ラインと現ラインとで極性が異なるソース信号の部分にはハッチングを施している。
【００４４】
その他のタイミングは、図１に示すタイミングチャートと同じであり、本実施の形態に係る画像表示装置の構成も図２に示す構成と同じである。また、本実施の形態に係る駆動方法は、非特許文献２に開示された駆動方法に実施の形態１の駆動方法を適用した駆動である。そのため、実施の形態１及び非特許文献２と重複する部分については詳細な説明を省略する。
【００４５】
図６に、本実施の形態に係るソースドライバ回路５の回路図を示す。図６に示すソースドライバ回路５では、画像データＤＡＴＡ（制御信号含む）に基づき動作するフィリップフロップ回路２１（ＦＦ（１）〜（２ｊ））と複数のラッチ回路２２〜２５（ＬＡＴ）とを備えている。さらに、図６に示すソースドライバ回路５では、ソース切り替え制御信号ＳＳＥＬに基づき動作するスイッチ２６と、当該スイッチ２６の出力をＤ−Ａ変換するＤ−Ａ変換回路２７（ＤＡＣ）と、Ｄ−Ａ変換回路２７の出力を増幅する増幅回路２８と、Ｄ−Ａ変換回路２７に電源を供給し、且つソース極性制御信号に基づき極性を変化させる電源回路２９とを備えている。
【００４６】
なお、画像データＤＡＴＡに含まれる信号は、各フィリップフロップ回路２１に供給されるスタート信号ＸＳＴ及びクロック信号ＸＣＬＫ、各ラッチ回路２２〜２４に供給されるＲＧＢデータ、最終段のラッチ回路２５に供給される２ｎｄＬＡＴ制御信号である。
【００４７】
以上のように、本実施の形態に係る画像表示装置は、実施の形態１と同様、前ラインと現ラインとで極性が異なる場合、ソース切り替え制御信号ＳＳＥＬによりソース信号の出力期間を長くなるように調整し、且つソース信号の出力期間の変化にあわせて、オーバラップスキャン駆動させるゲート信号を調整するので、画素の充電不足が発生しないようにさせつつ、回路の動作マージンを低下させない効果を有している。
【００４８】
（実施の形態３）
非特許文献２で開示された駆動方法は、図９に示すタイミングチャートのようにソース切り替え制御信号ＳＳＥＬが存在せず、ソース信号が常に同じ出力期間を有する駆動方法であった。そのため、ｎ−１ラインのソース信号とｎラインのソース信号とが逆極性の場合、画素への充電不足が生じていた。そこで、本実施の形態に係る画像表示装置では、ｎ−１ラインのソース信号とｎラインのソース信号とが逆極性となり充電不足が生じる画素の色を意図的に選択することで、当該充電不足により表示品位の劣化を低減している。
【００４９】
具体的に、図７及び図８に、本実施の形態に係る画像表示装置のｍ列×ｎ行の画素配置及びソース線及びゲート線との結線を示す。図７に示す画素配列では、ゲート線Ｇ１，Ｇ３，Ｇ５等の奇数ゲート線に、ソース線Ｓ１，Ｓ３に接続された緑画素ＳＰ２，５とソース線Ｓ２に接続された青画素ＳＰ３とが接続されている。また、図７に示す画素配列では、ゲート線Ｇ２，Ｇ４，Ｇ６等の偶数ゲート線に、ソース線Ｓ１，Ｓ２に接続された赤画素ＳＰ１，４とソース線Ｓ３に接続された青画素ＳＰ６とが接続されている。
【００５０】
図７に示す画素配列において、図９に示すタイミングチャートで駆動した場合、奇数ゲート線に接続された画素で充電不足となる。そのため、図７に示す画素配列では、充電不足となる画素が緑と青の半分の画素のみであり、残り赤と青の半分の画素は充電とならない。
【００５１】
一般的に、画素への充電不足が表示品位の低下として視認されやすいのは、同じ色での濃淡が発生した場合であり、充電不足が発生しても全てサブピクセルに対して発生する場合は、色度の変化はあるものの、濃淡のムラが発生しないため視認されにくい。図５に示した画素配列では、赤，緑，青の全ての色について濃淡によるムラが発生するのに対し、図７に示した画素配列にすることで視感度の一番低い青の色についてのみ濃淡によるムラが発生するようにすることで画素への充電不足による表示品位の低下を一番視認され難くしている。なお、図７に示した画素配列により生じる色度の変化については、予め予測してソースドライバ回路５の基準電圧を調整することで改善することができ、よりよい表示性能を得ることができる。
【００５２】
本実施の形態では、画素への充電不足による表示品位の低下の改善方法として図７に示した画素配列を示したが、本発明はこれに限られず図８に示す画素配列でも良い。図８に示す画素配列では、ゲート線Ｇ１，Ｇ３，Ｇ５等の奇数ゲート線に、ソース線Ｓ１，Ｓ２に接続された赤画素ＳＰ１，４とソース線Ｓ３に接続された青画素ＳＰ６とが接続されている。また、図８に示す画素配列では、ゲート線Ｇ２，Ｇ４，Ｇ６等の偶数ゲート線に、ソース線Ｓ１，Ｓ３に接続された緑画素ＳＰ２，５とソース線Ｓ２に接続された青画素ＳＰ３とが接続されている。図８に示す画素配列では、充電不足となる画素が赤と青の半分の画素のみであり、残り緑と青の半分の画素は充電とならない。そのため、図７に示す画素配列と同様の効果が得られる。
【００５３】
以上のように、本実施の形態に係る画像表示装置では、図７，８に示す画素配列を採用することで、画素への充電不足により表示品位の低下（濃淡ムラ）を改善できる効果を有している。
【００５４】
さらに、本実施の形態に係る画像表示装置に、実施の形態２で説明した駆動方法を採用すると、画素の充電不足が発生しないようにさせつつ、回路の動作マージンを低下させない効果を有することができる。具体的には、図７，８に示す画素配列を採用した画像表示装置を、図４に示すタイミングチャートで駆動することで実現できる。
【００５５】
（実施の形態４）
上述の実施の形態では、第１及び第２ゲートドライバ回路２，３の最適な駆動タイミングを維持しつつ、ソース信号の極性変化により充電不足が発生する画素に対して書き込み時間を調整する構成について説明した。
【００５６】
一方、本実施の形態では、ソース信号の極性変化により充電不足が発生する画素と充電不足がない画素とを、フレーム信号に同期させて切り替えることで、画像表示装置の表示全体として時間的に平均化して表示性能を向上させる。
【００５７】
具体的に、本実施の形態に係る画像表示装置の構成を説明する。まず、図１０（ａ）（ｂ）に、本実施の形態に係る画像表示装置の概略図を示す。図１０（ａ）（ｂ）では、説明を簡単にするため、ＲＥＤ（Ｒ：赤），ＧＲＥＥＮ（Ｇ：緑），ＢＬＵＥ（Ｂ：青）の画素４を１セットにした構成が２列×３行の画像表示装置である。図１０（ａ）（ｂ）に示す画素アレイ１は、それぞれの画素がＴＦＴにより駆動される。そして、画素アレイ１は、上述の実施の形態と同様の構成であり、１行に対し２本のゲート線が配線されており、１行目はゲート線Ｇ１，Ｇ２が、２行目はゲート線Ｇ３，Ｇ４が、３行目はゲート線Ｇ５，Ｇ６である。一方、ソース線Ｓ１には１列目のＲ及びＧ画素４が、ソース線Ｓ２には１列目のＢ画素４と２列目のＲ画素４が、ソース線Ｓ３には２列目のＧ及びＢ画素４がそれぞれ接続されている。図１０（ａ）（ｂ）に示す構成により、本実施の形態に係る画像表示装置は、一般的な画像表示装置に対しゲート線数が２倍、ソース線数が１／２倍となる。
【００５８】
さらに、図１０（ａ）（ｂ）に示す画像表示装置では、第１ゲートドライバ回路２と第２ゲートドライバ回路３とに供給するゲートドライバ制御信号をフレーム信号により切り換える構成である。そのため、本実施の形態に係る画像表示装置では、１フレーム毎に、図１０（ａ）の表示と図１０（ｂ）との表示とを反転させている。つまり、図１０（ａ）では、１列目の赤画素ＳＰ１と青画素ＳＰ３、２列目の緑画素ＳＰ５が書込み不足（充電不足）でないが、１列目の緑画素ＳＰ３、２列目の赤画素ＳＰ４と青画素ＳＰ６が書込み不足となる表示となる。一方、図１０（ｂ）では、１列目の赤画素ＳＰ１と青画素ＳＰ３、２列目の緑画素ＳＰ５が書込み不足で、１列目の緑画素ＳＰ３、２列目の赤画素ＳＰ４と青画素ＳＰ６が書込み不足でない表示となる。１フレーム毎、図１０（ａ）と図１０（ｂ）との表示を繰り返すことで、書込み不足の期間と書込み不足でない期間とがフレーム毎に切り替わるので、画像表示装置の表示全体として時間的に平均化して表示性能を向上させることができる。
【００５９】
さらに、本実施の形態に係る画像表示装置の詳しい構成を図示したブロック図を図１１に示す。図１１に示す画像表示装置の第１ゲートドライバ回路２は、アモルファスシリコン（a-Si）のＴＦＴで構成され、シフトレジスタ回路（ＳＲ−ＯＤＤ−１）のスタート信号ＳＴＶＯ，クロック信号ＣＫＶＯ，ＣＫＶＢＯ等のゲートドライバ制御信号（ＯＤＤ）で制御されている。第１ゲートドライバ回路２は、ドライバ出力がゲート線Ｇ１，Ｇ３，Ｇ５，Ｇ７に接続され、１列目の緑画素ＳＰ２と２列目の赤画素ＳＰ４，青画素ＳＰ６とを駆動する。
【００６０】
第２ゲートドライバ回路３も、同様にアモルファスシリコン（a-Si）のＴＦＴで構成され、シフトレジスタ回路（ＳＲ−ＥＶＥＮ−１）のスタート信号ＳＴＶＥ，クロック信号ＣＫＶＥ，ＣＫＶＢＥ等のゲートドライバ制御信号（ＥＶＥＮ）で制御されている。第２ゲートドライバ回路３は、ドライバ出力がゲート線Ｇ２，Ｇ４，Ｇ６，Ｇ８に接続され、１列目の赤画素ＳＰ１，青画素ＳＰ３と２列目の緑画素ＳＰ５とを駆動する。
【００６１】
ソースドライバ回路５は、ソース出力極性制御信号ＰＯＬに同期してソース信号の出力極性を切り替え、ソース切り替え制御信号ＳＳＥＬに同期してソース出力を切り替える。ソースドライバ回路５は、ソース線Ｓ１，Ｓ２，Ｓ３に接続されている。
【００６２】
タイミング生成回路６は、重直同期信号，水平同期信号，複数本の画像データ信号，データイネーブル信号，ドットクロック信号等から、ソースドライバ回路５ヘのソース出力極性制御信号（ＰＯＬ）、ソース切り替え制御信号（ＳＳＥＬ）や第１及び第２ゲートドライバ回路２，３に必要なタイミング（ＳＴＶＯ，ＣＫＶＯ，ＣＫＶＢＯ，ＳＴＶＥ，ＣＫＶＥ，ＣＫＶＢＥ）を生成する。特に、タイミング生成回路６が備えるゲートドライバ制御信号生成回路（ＯＤＤ側）７やゲートドライバ制御信号生成回路（ＥＶＥＮ側）８がタイミング（ＳＴＶＯ，ＣＫＶＯ，ＣＫＶＢＯ，ＳＴＶＥ，ＣＫＶＥ，ＣＫＶＢＥ）を、ソース出力極性制御信号生成回路９がソース出力極性制御信号（ＰＯＬ）を、ソース出力切り替え制御信号生成回路１０がソース切り替え制御信号（ＳＳＥＬ）をそれぞれ生成する。
【００６３】
さらに、本実施の形態に係る画像表示装置では、タイミング生成回路６にフレ−ム信号生成回路１２を備えている。このフレーム信号生成回路１２は、入力される同期信号からフレームを判別する信号を生成し、ゲートドライバ制御信号生成回路（ＯＤＤ側）７，ゲートドライバ制御信号生成回路（ＥＶＥＮ側）８，ソース出力極性制御信号生成回路９，ソース出力切り替え制御信号生成回路１０に対してフレーム毎に切り換える制御をしている。
【００６４】
なお、第１及び第２ゲートドライバ回路２，３の構成及び動作は、上述の実施の形態と同じである。また、Ｓ１〜Ｓ３の信号を出力するソースドライバ回路５も、上述した図６に示す回路構成と同じになる。図６に示すソースドライバ回路５は、画像データ１行分のラッチを持ち、ソース切り替え制御信号ＳＳＥＬに同期して時分割で画像信号を出力するＤＡコンバータ及びバッファアンプで構成される。
【００６５】
図１２，図１３及び図１４，図１５に、本実施の形態に係る画像表示装置のタイミングチャートを示す。図１２，図１３及び図１４，図１５に示すタイミングチャートは、画素の電位が液晶の交流化駆動によりフレーム毎に反転するため、ｋフレーム時（図１２，図１３）とｋ＋１フレーム時（図１４，図１５）とに分けて示している。入力される同期信号からフレーム信号生成回路１２にてフレーム信号１６を生成する。このフレーム信号１６はフレーム毎にＨレベル電圧とＬレベル電圧とをトグルするような信号でよい（図１２，図１３，図１４，図１５では図示せず）。ソース信号極性制御信号ＰＯＬは、フレーム信号１６及び他の同期信号を使用して、ソース出力極性制御信号生成回路９で生成される。この信号にて液晶表示装置のコモン電極（図示せず）に対するソース信号の極性が決まる。
【００６６】
ソース切り替え制御信号ＳＳＥＬは、フレーム信号１６及び他の同期信号を使用して、ソース出力切り替え制御信号生成回路１０で生成される。この信号にて１水平期間に時分割で出力する画像信号の出カタイミンクを制御する。図１２，図１３及び図１４，図１５に示すタイミングチャートでは、Ｈレベル時にゲート線Ｇ１，Ｇ３，Ｇ５，Ｇ７接続される画素４の画像データ信号を出力し、Ｌレベル時にＧ２，Ｇ４，Ｇ６，Ｇ８に接続される画素４の画像データ信号を出力する。
【００６７】
スタート信号ＳＴＶＯ，クロック信号ＣＫＶＯ，ＣＫＶＢＯ等のゲートドライバ制御信号（ＯＤＤ）は、フレーム信号１６及び他の同期信号を使用して、ゲートドライバ制御信号生成回路（ＯＤＤ側）７で生成される。スタート信号ＳＴＶＯ，クロック信号ＣＫＶＯ，ＣＫＶＢＯは、第１ゲートドライバ回路２を駆動するために最適なクロック幅やクロックと反転クロックとの間のインターバル時間が設定され、フレーム信号１６に同期してシフトレジスタの１段目（ＳＲ−ＯＤＤ−１）の位置が制御される。
【００６８】
ゲートドライバ制御信号（ＥＶＥＮ）も同様に、ゲートドライバ制御信号生成回路（ＥＶＥＮ側）８で生成され、フレーム信号１６に同期してシフトレジスタの１段目（ＳＲ−ＥＶＥＮ−１）の位置が制御される。
【００６９】
図１２，図１３及び図１４，図１５では、スタート信号ＳＴＶＯとＳＴＶＥとが、クロック信号ＣＫＶＯとＣＫＶＥとが、クロック信号ＣＫＶＢＯとＣＫＶＢＥとがそれぞれフレーム毎に入れ替わるタイミングチャートとなっている。
【００７０】
ソースドライバ回路５は、１行分の画像データ信号をラッチし、同一行に接続される２つの画素に対し、第１ゲートドライバ回路２及び第２ゲートドライバ回路３の出力に同期して、時分割で画像データ信号に応じたアナログ信号を出力する。ここで、ソース信号極性により充電不足が発生するタイミングをハッチングで示す（図１２，図１３及び図１４，図１５では、時分割駆動で先に駆動するタイミングが充電不足のタイミングである）。
【００７１】
ソース信号極性制御信号ＰＯＬのトグルするタイミングが固定されている場合、このタイミングは常に一定となる。よって、従来の構成であれば、ハッチングされているタイミングで駆動される画素は常に固定されているので、充電不足により、画素電位が他の画素と異なるとそれに応じて輝度が異なり、表示ムラとして視認される可能性があった。そこで、本実施の形態ではフレーム毎に第１ゲートドライバ回路２及び第２ゲートドライバ回路３の駆動タイミングが制御され、ハッチングされているタイミングで駆動されるゲート線が入れ替わるので、それに応じて駆動される画素もフレーム毎に入れ替わる。
【００７２】
図１２，図１３及び図１４，図１５において、ｋフレーム目では充電不足が発生する画素が図１０（ａ）のハッチングした画素となり、ｋ＋１フレーム目では充電不足が発生する画素が図１０（ｂ）のハッチングした画素となる。なお、図１０（ａ）（ｂ）の画素内のかっこ書きで記載した極性（＋ｏｒ−）は液晶に印加された電圧の極性を示す。
【００７３】
よって、充電不足が発生する画素が、固定位置では無く、時間的に分散されるので、各画素の輝度は平均化され表示ムラとして視認されなくなる。図１２，図１３及び図１４，図１５において、ソース信号極性制御信号ＰＯＬのトグルする位置を１／２水平期間ずらした場合でも、充電不足が発生するタイミングが１／２水平期間ずれるが、時間的に分散されることに変わり無いため同様の効果が得られる。なお、１／２水平期間ずらした場合として、例えば１／２水平期間を１単位として「−−＋＋−−＋＋」と「＋＋−−＋＋−−」とがフレーム毎に切り替わるタイミングが、「−＋＋−−＋＋−」と「＋−−＋＋−−＋」とする場合がある。但し、図１０（ａ）（ｂ）の構成の場合、液晶に印加する電圧の極性が列方向に同じとなるため、図１２，図１３及び図１４，図１５のタイミングが最適で最適なタイミングとなる。
【００７４】
なお、説明を簡単にするため、第１及び第２ゲートドライバ回路２，３ば１方向にシフト動作することを前提にしたが、双方向にシフト動作するゲートドライバ回路を用いても良く、同様の効果が得られる。また、同様にシフトレジスタで構成される第１及び第２ゲートドライバ回路２，３は２相クロックで動作する回路２個を具備した場合を記載したが、高速化、低消費電力化を目的として、２相クロックで動作する回路４個を使用した場合でも良く、同様の効果が得られる。さらに、２相クロックで動作する回路８個使用した場合でも同じ効果が得られる。
【００７５】
以上のように、本実施の形態に係る画像表示装置では、フレーム毎にソース信号の極性変化により充電不足が発生する画素と充電不足がない画素とを、フレーム信号に同期させて切り替えるので、アモルファスシリコンＴＦＴで構成されるゲート駆動回路の動作マージンを低下させないゲートオーバラップスキャン駆動の最適なタイミングを供給しつつ、ソース信号の極性反転によって発生する高速駆動時の充電不足による表示品位の低下を防止できる。また、本実施の形態に係る画像表示装置では、フレーム信号生成回路から出力されたフレーム信号に基づき、ゲートドライバ制御信号生成回路が、フレーム毎にゲート線の選択順を変更する。また、図１１に示すように、本実施の形態に係る画像表示装置は、各行の画素を、各行に設けた２本のゲート線のうちいずれか一方と接続するように結線し、且つ同じ行に位置する２つの画素が１本のソース線と結線し、各行に設けた２本のゲート線は、それぞれ異なるシフトレジスタ回路に接続されている。
【００７６】
（実施の形態５）
図１６（ａ）（ｂ）に、本実施の形態に係る画像表示装置の概略図を示す。図１６（ａ）（ｂ）は、実施の形態４に示す図１０（ａ）（ｂ）の構成とほぼ同じであるが、第１及び第２ゲートドライバ回路２，３の出力段と、画素アレイ１のゲート線Ｇ１〜Ｇ８の結線方法のみが異なる。
【００７７】
具体的に説明すると、図１６（ａ）に示す第１ゲートドライバ回路２では、シフトレジスタ回路ＳＲ−ＯＤＤ−１の出力とゲート線Ｇ１、シフトレジスタ回路ＳＲ−ＯＤＤ−２の出力とゲート線Ｇ４、シフトレジスタ回路ＳＲ−ＯＤＤ−３の出力とゲート線Ｇ５とをそれぞれ接続している。図１６（ａ）に示す第２ゲートドライバ回路３では、シフトレジスタ回路ＳＲ−ＥＶＥＮ−１の出力とゲート線Ｇ２、シフトレジスタ回路ＳＲ−ＥＶＥＮ−２の出力とゲート線Ｇ３、シフトレジスタ回路ＳＲ−ＥＶＥＮ−３の出力とゲート線Ｇ６とをそれぞれ接続している。よって、本実施の形態に係る画像表示装置では、１行内の２本のゲート線と第１及び第２ゲートドライバ回路２，３の出力段との接続の組み合わせを１行毎に入れ替えている。
【００７８】
図１７，図１８及び図１９，図２０に、本実施の形態に係る画像表示装置のタイミングチャートを示す。図１７，図１８及び図１９，図２０に示すタイミングチャートは、基本的には図１２，図１３及び図１４，図１５に示すタイミングチャートと同じであるが、ソース切り替え制御信号ＳＳＥＬのタイミングを変更している。具体的には、図１７，図１８に示すｋフレーム目でのタイミングチャートでは、ソース信号をゲート線Ｇ１の画素、ゲート線Ｇ２の画素、ゲート線Ｇ４，Ｇ３，Ｇ５，Ｇ６，Ｇ８，Ｇ７の順で書き込む、これの順は図１２，図１３に示すタイミングチャートのＧ１，Ｇ２，Ｇ３，Ｇ４，Ｇ５，Ｇ６，Ｇ７，Ｇ８と異なる。また、図１９，図２０に示すｋ＋１フレーム目でのタイミングチャートでは、ソース信号をゲート線Ｇ２の画素、ゲート線Ｇ１の画素、ゲート線Ｇ３，Ｇ４，Ｇ６，Ｇ５，Ｇ７，Ｇ８の順で書き込む、これの順は図１４，図１５に示すタイミングチャートのＧ２，Ｇ１，Ｇ４，Ｇ３，Ｇ６，Ｇ５，Ｇ８，Ｇ７と異なる。なお、図１２，図１３及び図１４，図１５、図１７，図１８及び図１９，図２０のハッチング部分が充電不足が発生するタイミングである。
【００７９】
図１７，図１８に示すｋフレーム目のタイミングチャートで充電不足が発生する画素は、図１６（ａ）でハッチングした画素となり、図１９，図２０に示すｋ＋１フレーム目のタイミングチャートで充電不足が発生する画素は、図１６（ｂ）でハッチングした画素となる。つまり、実施の形態４では、充電不足が発生する画素が同一列に集中していたが、本実施の形態では、充電不足が発生する画素が市松状になり分散される。従って、本実施の形態に係る画像表示装置では、実施の形態４の効果に加え、充電不足が発生する画素が同一列に集中せず、より分散されるため、表示性能がさらに向上する。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１に係る画像表示装置のタイミングチャートである。
【図２】本発明の実施の形態１に係る画像表示装置のブロック図である。
【図３】本発明の実施の形態１に係る画像表示装置の画素配列と結線を説明するための図である。
【図４】本発明の実施の形態２に係る画像表示装置のタイミングチャートである。
【図５】本発明の実施の形態２に係る画像表示装置の画素配列と結線を説明するための図である。
【図６】本発明の実施の形態２に係る画像表示装置のソースドライバ回路の回路図である。
【図７】本発明の実施の形態３に係る画像表示装置の画素配列と結線を説明するための図である。
【図８】本発明の実施の形態３に係る画像表示装置の別の画素配列と結線を説明するための図である。
【図９】本発明の前提となる画像表示装置のタイミングチャートである。
【図１０】本発明の実施の形態４に係る画像表示装置の概略図である。
【図１１】本発明の実施の形態４に係る画像表示装置のブロック図である。
【図１２】本発明の実施の形態４に係る画像表示装置のタイミングチャートである。
【図１３】本発明の実施の形態４に係る画像表示装置のタイミングチャートである。
【図１４】本発明の実施の形態４に係る画像表示装置のタイミングチャートである。
【図１５】本発明の実施の形態４に係る画像表示装置のタイミングチャートである。
【図１６】本発明の実施の形態５に係る画像表示装置の概略図である。
【図１７】本発明の実施の形態５に係る画像表示装置のタイミングチャートである。
【図１８】本発明の実施の形態５に係る画像表示装置のタイミングチャートである。
【図１９】本発明の実施の形態５に係る画像表示装置のタイミングチャートである。
【図２０】本発明の実施の形態５に係る画像表示装置のタイミングチャートである。
【符号の説明】
【００８１】
１  画素アレイ、２  第１ゲートドライバ回路、３  第２ゲートドライバ回路、４  画素、５  ソースドライバ回路、６  タイミング生成回路、７，８  ゲートドライバ制御信号生成回路、９  ソース極性制御信号生成回路、１０  ソース切り替え制御信号生成回路、１１  画像信号処理回路、１２  フレーム信号生成回路、２１  フィリップフロップ回路、２２〜２５  ラッチ回路、２６  スイッチ、２７  Ｄ−Ａ変換回路、２８  増幅回路、２９  電源回路。
【図１】
0005100450.tif 000002
【図２】
0005100450.tif 000003
【図３】
0005100450.tif 000004
【図４】
0005100450.tif 000005
【図５】
0005100450.tif 000006
【図６】
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【図７】
0005100450.tif 000008
【図８】
0005100450.tif 000009
【図９】
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【図１０】
0005100450.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005100450.tif 000017
【図１７】
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【図１８】
0005100450.tif 000019
【図１９】
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【図２０】
0005100450.tif 000021