(57)【特許請求の範囲】
【請求項１】
プリミティブブロックにおけるトランスファーゲートの接続状況をチェックするトランスファーゲート接続チェックシステムで使用されるトランスファーゲート接続ルールを生成するトランスファーゲート接続ルール生成システムであって、
プリミティブブロックを構成する回路素子の接続関係が記述されたネットリストに基づいて、このプリミティブブロックから、出力を共有しているトランスファーゲート群を抽出して、これらのトランスファーゲートの入力データラインに直接接続されている、前記プリミティブブロックの入力ピンを識別するトランスファーゲート部抽出手段と、
このトランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する排他制御判定手段と、
前記トランスファーゲート部抽出手段で識別された入力ピンに関して、前記排他制御判定手段の判定結果に基づいてトランスファーゲート接続ルールを生成するルール出力手段とを備えることを特徴とするトランスファーゲート接続ルール生成システム。
【請求項２】
請求項１記載のトランスファーゲート接続ルール生成システムにおいて、
前記ルール出力手段は、前記トランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かで前記トランスファーゲート接続ルールを切り替えることを特徴とするトランスファーゲート接続ルール生成システム。
【請求項３】
請求項２記載のトランスファーゲート接続ルール生成システムにおいて、
前記ルール出力手段は、前記トランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されない場合は、前記トランスファーゲート群が排他制御される場合よりもファンアウト接続の制約を厳しくしたトランスファーゲート接続ルールを生成することを特徴とするトランスファーゲート接続ルール生成システム。
【請求項４】
請求項１記載のトランスファーゲート接続ルール生成システムにおいて、
前記排他制御判定手段は、前記トランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する際に、個々のトランスファーゲートでオンとオフが排他的であるか否かを判定することを特徴とするトランスファーゲート接続ルール生成システム。
【請求項５】
プリミティブブロックにおけるトランスファーゲートの接続状況をチェックするトランスファーゲート接続チェックシステムで使用されるトランスファーゲート接続ルールを、ＣＰＵと記憶装置とを備えたコンピュータにおいて生成するトランスファーゲート接続ルール生成方法であって、
前記記憶装置に記憶されたプログラムに従って前記ＣＰＵが、
プリミティブブロックを構成する回路素子の接続関係が記述されたネットリストに基づいて、このプリミティブブロックから、出力を共有しているトランスファーゲート群を抽出して、これらのトランスファーゲートの入力データラインに直接接続されている、前記プリミティブブロックの入力ピンを識別するトランスファーゲート部抽出ステップと、
このトランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する排他制御判定ステップと、
前記トランスファーゲート部抽出ステップで識別された入力ピンに関して、前記排他制御判定ステップの判定結果に基づいてトランスファーゲート接続ルールを生成するルール出力ステップとを、各プリミティブブロックのネットリストについて繰り返すことを特徴とするトランスファーゲート接続ルール生成方法。
【請求項６】
請求項５記載のトランスファーゲート接続ルール生成方法において、
前記ルール出力ステップは、前記トランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かで前記トランスファーゲート接続ルールを切り替えることを特徴とするトランスファーゲート接続ルール生成方法。
【請求項７】
請求項６記載のトランスファーゲート接続ルール生成方法において、
前記ルール出力ステップは、前記トランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されない場合は、前記トランスファーゲート群が排他制御される場合よりもファンアウト接続の制約を厳しくしたトランスファーゲート接続ルールを生成することを特徴とするトランスファーゲート接続ルール生成方法。
【請求項８】
請求項５記載のトランスファーゲート接続ルール生成方法において、
前記排他制御判定ステップは、前記トランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する際に、個々のトランスファーゲートでオンとオフが排他的であるか否かを判定することを特徴とするトランスファーゲート接続ルール生成方法。
【請求項９】
請求項５乃至８のいずれか１項に記載のトランスファーゲート接続ルール生成方法の各ステップをコンピュータに実行させることを特徴とするトランスファーゲート接続ルール生成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスファーゲート接続チェックシステムで使用されるトランスファーゲート接続ルールを生成するトランスファーゲート接続ルール生成システム、生成方法およびプログラムに関するものである。
【背景技術】
【０００２】
高速、高集積な回路を設計するためには、入力ピンから直接トランスファーゲートに接続される構成のプリミティブブロックを用いる。しかし、当該入力ピンは、非常にセンシティブであり、制限なく他のプリミティブブロック入力ピンと同一ネットに接続すると、バスファイト（信号の抵触）やチャージシェアの影響により回路が誤動作する場合がある。そこで、当該入力ピンと同一ファンアウトしている接続形態をチェックするトランスファーゲート接続チェックシステム（特許文献１参照）がある。
【０００３】
図７は特許文献１に開示されたトランスファーゲート接続チェックシステムの構成を示すブロック図である。トランスファーゲート接続チェックシステムは、データ処理装置３と、記憶装置４とから構成されている。データ処理装置３は、ＬＳＩを構成する回路素子の接続関係を記述したＬＳＩネットリスト４１とプリミティブブロックの情報を記憶したプリミティブブロックライブラリ４２とを読み込み、内部ネットワーク構造を構築するネットリスト読み込み手段３１と、トランスファーゲートと他の回路素子との接続ルールを記憶したトランスファーゲート接続ルール４３を読み込む接続ルール読み込み手段３２と、ネットリスト４１およびプリミティブブロックライブラリ４２の情報から得られるプリミティブブロックが、トランスファーゲート接続ルール４３に適合するか否かを、ネットリスト全体に対して判定する接続チェック手段３３とを備える。
【０００４】
このトランスファーゲート接続チェックシステムにおいて、ノイズが生じ難い構成の回路となっているかをチェックするためのパターンとなるトランスファーゲート接続ルールは、人手によりプリミティブブロックのＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis ）ネットリストを確認するなどして作成されていることが前提となっていた。
【０００５】
【特許文献１】特許第３５２５８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のとおり、特許文献１に開示されたトランスファーゲート接続チェックシステムにおけるトランスファーゲート接続ルールは、プリミティブブロックのＳＰＩＣＥネットリストを確認するなどして人手により作成されていることが前提となっていた。したがって、ＸＯＲ（eXclusive OR）やＭＵＸ（multiplexer）ゲートを初め一部複合ゲートなど相当種類数のルール記述が必要であるため、作成工数がかかったり、記述漏れが生じたりする問題があった。
【０００７】
本発明は、上記課題を解決するためになされたもので、トランスファーゲート接続ルールを自動生成することができるトランスファーゲート接続ルール生成システム、生成方法およびプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、プリミティブブロックにおけるトランスファーゲートの接続状況をチェックするトランスファーゲート接続チェックシステムで使用されるトランスファーゲート接続ルールを生成するトランスファーゲート接続ルール生成システムであって、プリミティブブロックを構成する回路素子の接続関係が記述されたネットリストに基づいて、このプリミティブブロックから、出力を共有しているトランスファーゲート群を抽出して、これらのトランスファーゲートの入力データラインに直接接続されている、前記プリミティブブロックの入力ピンを識別するトランスファーゲート部抽出手段と、このトランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する排他制御判定手段と、前記トランスファーゲート部抽出手段で識別された入力ピンに関して、前記排他制御判定手段の判定結果に基づいてトランスファーゲート接続ルールを生成するルール出力手段とを備えるものである。
また、本発明のトランスファーゲート接続ルール生成システムの１構成例において、前記ルール出力手段は、前記トランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かで前記トランスファーゲート接続ルールを切り替えるものである。
また、本発明のトランスファーゲート接続ルール生成システムの１構成例において、前記ルール出力手段は、前記トランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されない場合は、前記トランスファーゲート群が排他制御される場合よりもファンアウト接続の制約を厳しくしたトランスファーゲート接続ルールを生成するものである。
また、本発明のトランスファーゲート接続ルール生成システムの１構成例において、前記排他制御判定手段は、前記トランスファーゲート部抽出手段で識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する際に、個々のトランスファーゲートでオンとオフが排他的であるか否かを判定するものである。
【０００９】
また、本発明は、プリミティブブロックにおけるトランスファーゲートの接続状況をチェックするトランスファーゲート接続チェックシステムで使用されるトランスファーゲート接続ルールを、ＣＰＵと記憶装置とを備えたコンピュータにおいて生成するトランスファーゲート接続ルール生成方法であって、前記記憶装置に記憶されたプログラムに従って前記ＣＰＵが、プリミティブブロックを構成する回路素子の接続関係が記述されたネットリストに基づいて、このプリミティブブロックから、出力を共有しているトランスファーゲート群を抽出して、これらのトランスファーゲートの入力データラインに直接接続されている、前記プリミティブブロックの入力ピンを識別するトランスファーゲート部抽出ステップと、このトランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する排他制御判定ステップと、前記トランスファーゲート部抽出ステップで識別された入力ピンに関して、前記排他制御判定ステップの判定結果に基づいてトランスファーゲート接続ルールを生成するルール出力ステップとを、各プリミティブブロックのネットリストについて繰り返すようにしたものである。
また、本発明のトランスファーゲート接続ルール生成方法の１構成例において、前記ルール出力ステップは、前記トランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かで前記トランスファーゲート接続ルールを切り替えるようにしたものである。
また、本発明のトランスファーゲート接続ルール生成方法の１構成例において、前記ルール出力ステップは、前記トランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されない場合は、前記トランスファーゲート群が排他制御される場合よりもファンアウト接続の制約を厳しくしたトランスファーゲート接続ルールを生成するようにしたものである。
また、本発明のトランスファーゲート接続ルール生成方法の１構成例において、前記排他制御判定ステップは、前記トランスファーゲート部抽出ステップで識別された入力ピンに対して前記トランスファーゲート群が排他制御されるか否かを判定する際に、個々のトランスファーゲートでオンとオフが排他的であるか否かを判定するようにしたものである。
また、本発明のトランスファーゲート接続ルール生成プログラムは、トランスファーゲート接続ルール生成方法の各ステップをコンピュータに実行させるようにしたものである。
【発明の効果】
【００１０】
本発明の第１の効果は、トランスファーゲート接続ルールの作成工数を削減できることである。その理由は、従来人手によりＳＰＩＣＥネットリストを確認して作成していたルール作成を自動化できるためである。また、本発明の第２の効果は、全てのプリミティブブロックについて漏れなくトランスファーゲート接続ルールを作成することができ、ルールライブラリの品質を向上できることである。その理由は、全てのプリミティブブロックのＳＰＩＣＥネットリストを処理対象とすることにより網羅的にルール作成できるからである。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。本実施の形態は、ＬＳＩのネットリストにおいて入力ピンに直接トランスファーゲートが接続されているプリミティブブロックを含んだ回路構成部分に関して、当該入力ピンと同一ファンアウトしている接続形態をチェックする特許文献１のトランスファーゲート接続チェックシステムのトランスファーゲート接続ルールを自動生成するシステムを提供するものである。以下、プリミティブブロックにおいて、トランスファーゲートの入力データライン（トランスファーゲートを構成しているトランジスタのソース）に直接接続されている入力ピンをトランスファーゲート接続入力ピンと称する。また、同一ファンアウトとは、このトランスファーゲート接続入力ピンに別の入力ピンが接続されていることを意味する。
【００１２】
図１は本発明の実施の形態の特徴を説明するための図である。図１（Ａ）、図１（Ｂ）はトランスファーゲートおよびインバータをシンボル表記とした簡易ＳＰＩＣＥネットリストを模式的に示している。ここで、図２（Ａ）のシンボルで表すトランスファーゲートは、図２（Ｂ）に示すようにｐｃｈトランジスタ２０１とｎｃｈトランジスタ２０２とから構成される。図２（Ｂ）において、Ｇはゲート、Ｓはソース、Ｄはドレインである。
【００１３】
図１（Ａ）の１０１は、２入力ＸＯＲのネットリストであり、２入力ＸＯＲはトランスファーゲートＴＧ１，ＴＧ２とインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３とから構成されていることが分かる。入力ピンとしては、Ｉ１，Ｉ２の２つがある。Ｏ１は出力ピンである。図１（Ｂ）の１０２は、２入力ＭＵＸのネットリストであり、２入力ＭＵＸはトランスファーゲートＴＧ３，ＴＧ４とインバータＩＮＶ４とから構成されていることが分かる。入力ピンとしては、Ｉ１，Ｉ２，Ｉ３，Ｉ４の４つがある。２入力ＭＵＸは、入力ピンＩ３，Ｉ４に入力される制御信号に応じて、入力ピンＩ１，Ｉ２のいずれかの信号を選択して出力ピンＯ１に出力する。
【００１４】
図１（Ｃ）の１０３は、前述のトランスファーゲート接続ルールの例を示している。トランスファーゲート接続ルール１０３の０１，０２，０７行目の「＃」はコメント行であることを示している。０３〜０６行目は、１ネットにトランスファーゲート接続入力ピンが１ピンのみファンアウトしている場合に、データソース側のファンアウト値を超えない範囲で接続してもよいプリミティブブロックを示している。図１（Ｃ）の例では、これらのプリミティブブロックとして、インバータ（ＩＮＶ）、バッファ（ＢＵＦ）、２入力ＮＡＮＤ、２入力ＮＯＲが挙げられている。
【００１５】
また、トランスファーゲート接続ルール１０３の０８〜１１行目は、トランスファーゲート接続入力ピンを有するプリミティブブロックの情報を示している。「ＳＤＰＩＮ」として列挙されているピンがトランスファーゲート接続入力ピンである。また、「ＳＤＭＡＸ」は同一ファンアウトしてもよい最大トランスファーゲート接続入力ピン数を示している。例えば０９行目に記述された２入力ＸＯＲの場合、トランスファーゲート接続入力ピンはＩ２であり、最大トランスファーゲート接続入力ピン数は２であることが分かる。
【００１６】
また、トランスファーゲート接続ルール１０３の１０行目に記述された「ＰＥＥＲ２ＰＥＥＲ＝ＴＲＵＥ」は、回路構成上バスファイトとなる時間が長くなる可能性があるようなケースで、大きなノイズ発生を抑制するための制限の厳しいルールであり、データソース側と１対１接続しなければならないということを示している。
【００１７】
本実施の形態では、プリミティブブロックのＳＰＩＣＥネットリストが入力されると、ネットリスト・トポロジをトレースして、トランスファーゲートを構成しているトランジスタのゲートピン（セレクタ）論理が排他制御されているか否かを識別し、適切なトランスファーゲート接続ルールを生成する。
【００１８】
出力（トランジスタのドレイン）を共有しているトランスファーゲートそれぞれのゲートピンが論理的に必ずどれか一つがオンとなる構成になっていれば、ゲートピンまでの遅延差はプリミティブ内設計に閉じるので、その影響は無視してバスファイト（電荷の回り込み）し難いケースと判断し、トランスファーゲート接続ルールを緩和する。逆に、ゲートピンの論理が排他的になっていないとすると、当該プリミティブブロックの入力論理組み合わせによっては複数のトランスファーゲートがオンになり、バスファイトする可能性があるため、制約の厳しいトランスファーゲート接続ルールが必要となる。
【００１９】
本実施の形態では、後述するトランスファーゲート部抽出部により、プリミティブブロックのＳＰＩＣＥネットリストを読み込み、プリミティブブロックの入力ピンからトランスファーゲート（データ，セレクタ）までを抽出する。ここで、トランスファーゲートの入力データラインが直接繋がる入力ピンがトランスファーゲート接続ルールの生成対象となるピンである。後述するセレクタ論理排他制御判定部によりセレクタのデータスルー／ストップ（オン／オフ）の排他制御性を確認する。排他制御されていれば緩和されたトランスファーゲート接続ルールを出力し、そうでなければ厳しいトランスファーゲート接続ルールを出力する。
【００２０】
例えば図１（Ａ）の２入力ＸＯＲの場合、出力を共有するトランスファーゲートＴＧ１，ＴＧ２はピンＩ１により完全に排他制御されている。つまり、ｐｃｈ，ｎｃｈトランジスタのゲートが一方のみオンになることやトランスファーゲートＴＧ１，ＴＧ２が同時にオンになることは起こり得ない。このため、トランスファーゲート接続ルール１０３に示したように、「ＳＤＭＡＸ＝２」のようなやや制限の緩和されたルールを出力することになる。「ＳＤＭＡＸ＝２」は、他のトランスファーゲート接続入力ピンと合わせて２ファンアウトまで接続可能であり、「Ｐｅｒｍｉｔ」セクションに記載されたプリミティブであれば出力容量制限までファンアウト接続可能である、という意味となる。
【００２１】
一方、図１（Ｂ）の２入力ＭＵＸの場合、入力ピンＩ３，Ｉ４の論理に応じて排他制御できないケースが想定されるので、より厳しいルール「ＰＥＥＲ２ＰＥＥＲ＝ＴＲＵＥ」を出力することになる。
【００２２】
以下、本実施の形態の構成について詳細に説明する。図３は本実施の形態に係るトランスファーゲート接続ルール生成システムの構成を示すブロック図である。トランスファーゲート接続ルール生成システムは、プログラム制御により動作するデータ処理装置（コンピュータ）１と、情報を永続的に記憶するハードディスク装置等の記憶装置２とから構成されている。
【００２３】
データ処理装置１は、記憶装置２に格納されているプログラムを実行することにより、各種機能手段を実現する。データ処理装置１で実現される機能手段としては、トランスファーゲート部抽出部１１と、セレクタ論理排他制御判定部１２と、ルール出力部１３とがある。
記憶装置２に予め格納されているＳＰＩＣＥネットリスト２１は、プリミティブブロック内のトランジスタ接続関係が記されたファイルである。
【００２４】
図４は図３のトランスファーゲート接続ルール生成システムの動作を示すフローチャートである。データ処理装置１の各部はそれぞれ概略次のように動作する。トランスファーゲート部抽出部１１は、あるプリミティブブロックのＳＰＩＣＥネットリスト２１を読み込み、このプリミティブブロックから、出力を共有しているトランスファーゲート群を抽出して、このトランスファーゲートを構成しているトランジスタのソースに直接外部ノード（プリミティブブロックの入力ピン）が接続されている部分を抽出する（図４ステップＳ１）。
【００２５】
セレクタ論理排他制御判定部１２は、トランスファーゲート部抽出部１１により抽出されたトランスファーゲート毎にｐｃｈトランジスタ、ｎｃｈトランジスタのそれぞれのゲートピンから外部ノードへ論理を辿り、トランスファーゲート部抽出部１１により識別された外部ノードに対してトランスファーゲート群が排他制御されるか否かを判定する（ステップＳ２）。その際、セレクタ論理排他制御判定部１２は、個々のトランスファーゲートでオンとオフが排他的であるか否かも判定する。トランスファーゲート部抽出部１１により識別された外部ノードに対してトランスファーゲート群が排他制御されるか否かは、到達外部ノードが同一で、何れかの経路のみインバータを介し反転している状況などで判断できる。到達外部ノードが異なる場合は、プリミティブブロック内だけでは排他性が判断できないため、排他制御されないという判定となる。
【００２６】
ルール出力部１３は、トランスファーゲート部抽出部１１により識別された外部ノードに関して、セレクタ論理排他制御判定部１２の判定結果に基づいてトランスファーゲート接続ルール２２を生成する（ステップＳ３）。
トランスファーゲート部抽出部１１とセレクタ論理排他制御判定部１２とルール出力部１３とは、以上のステップＳ１〜Ｓ３の処理を、全てのプリミティブブロックのＳＰＩＣＥネットリストについて終えるまで（ステップＳ４においてＹＥＳ）、プリミティブブロックごとに繰り返す。
【００２７】
次に、本実施の形態の動作についてより詳細に説明する。今、トランスファーゲート部抽出部１１に与えられた最初のＳＰＩＣＥネットリスト２１が図１（Ａ）の１０１に示した２入力ＸＯＲのネットリストであるとする。トランスファーゲート部抽出部１１は、出力を共有しているトランスファーゲートとしてＴＧ１とＴＧ２を見つけ（図５（Ａ）のステップＳ３０１）、トランスファーゲートＴＧ１，ＴＧ２を構成しているそれぞれのトランジスタのソースを追跡して、ソースに直接繋がっている外部ノード（プリミティブブロックのピン）Ｉ２を認識する（ステップＳ３０２）。
【００２８】
続いて、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ１を構成しているｐｃｈトランジスタのゲートピンから入力方向へ辿ると、途中インバータＩＮＶ１を１段介して外部ノードＩ１に辿り着く（図５（Ｂ）のステップＳ３０３）。また、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ１を構成しているｎｃｈトランジスタのゲートピンから入力方向へ辿ると、外部ノードＩ１に直接辿り着く（ステップＳ３０４）。ステップＳ３０３，Ｓ３０４のトレースの結果から、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ１のオンとオフが完全に排他的であると判定する。
【００２９】
同様に、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ２を構成しているｐｃｈトランジスタのゲートピンから入力方向へ辿ると、外部ノードＩ１に直接辿り着く（ステップＳ３０５）。また、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ２を構成しているｎｃｈトランジスタのゲートピンから入力方向へ辿ると、インバータＩＮＶ１を１段介して外部ノードＩ１に辿り着く（ステップＳ３０６）。ステップＳ３０５，Ｓ３０６のトレースの結果から、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ２についてもオンとオフが完全に排他的であると判定する。さらに、ステップＳ３０３〜Ｓ３０６のトレースの結果から、トランスファーゲートＴＧ１とＴＧ２は排他的にオンになることが分かる。セレクタ論理排他制御判定部１２の判定結果を表１に示す。
【００３０】
【表１】
0005050892.tif 000002
【００３１】
次に、ルール出力部１３は、トランスファーゲート部抽出部１１により識別された外部ノードＩ２に対して、トランスファーゲートＴＧ１，ＴＧ２が排他制御されることから、緩和されたトランスファーゲート接続ルール２２を出力する。このときのトランスファーゲート接続ルール２２には、図１（Ｃ）の０９行目に示したように、トランスファーゲート接続入力ピンがＩ２であることを示す「ＳＤＰＩＮ＝Ｉ２」と、他のトランスファーゲート接続入力ピンと合わせて２ファンアウトまで接続可能で「Ｐｅｒｍｉｔ」セクションに記載されたプリミティブブロックであれば出力容量制限までファンアウト接続可能であることを示す「ＳＤＭＡＸ＝２」とが記述されている。
【００３２】
次に、トランスファーゲート部抽出部１１は、図１（Ｂ）の１０２に示した２入力ＭＵＸのＳＰＩＣＥネットリストが与えられると、出力を共有しているトランスファーゲートとしてＴＧ３とＴＧ４を見つけ（図６（Ａ）のステップＳ４０１，Ｓ４０２）、トランスファーゲートＴＧ３，ＴＧ４を構成しているそれぞれのトランジスタのソースを追跡して、ソースに直接繋がっている外部ノード（プリミティブブロックのピン）Ｉ１，Ｉ２を認識する（ステップＳ４０３，Ｓ４０４）。
【００３３】
続いて、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ３を構成しているｐｃｈトランジスタのゲートピンから入力方向へ辿ると、外部ノードＩ４に直接辿り着く（図６（Ｂ）のステップＳ４０５）。また、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ３を構成しているｎｃｈトランジスタのゲートピンから入力方向へ辿ると、外部ノードＩ３に直接辿り着く（ステップＳ４０６）。ステップＳ４０５，Ｓ４０６のトレースの結果から、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ３のオンとオフが排他的でないと判定する。
【００３４】
同様に、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ４を構成しているｐｃｈトランジスタのゲートピンから入力方向へ辿ると、外部ノードＩ３に直接辿り着く（ステップＳ４０７）。また、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ４を構成しているｎｃｈトランジスタのゲートピンから入力方向へ辿ると、外部ノードＩ４に直接辿り着く（ステップＳ４０８）。ステップＳ４０７，Ｓ４０８のトレースの結果から、セレクタ論理排他制御判定部１２は、トランスファーゲートＴＧ４のオンとオフが排他的でないと判定する。さらに、ステップＳ４０５〜Ｓ４０８のトレースの結果から、トランスファーゲートＴＧ３とＴＧ４は、（Ｉ３，Ｉ４）＝（０，０），（１，１）の組み合わせにおいて排他的にオンとならないことが判明する。セレクタ論理排他制御判定部１２の判定結果を表２に示す。
【００３５】
【表２】
0005050892.tif 000003
【００３６】
次に、ルール出力部１３は、トランスファーゲート部抽出部１１により識別された外部ノードＩ１，Ｉ２に対して、トランスファーゲートＴＧ３，ＴＧ４が排他制御されないことから、厳しいトランスファーゲート接続ルール２２を出力する。このときのトランスファーゲート接続ルール２２には、図１（Ｃ）の１０行目に示したように、トランスファーゲート接続入力ピンがＩ１，Ｉ２であることを示す「ＳＤＰＩＮ＝Ｉ１，Ｉ２」と、この入力ピンについて他のファンアウトは一切認めないことを示す「ＰＥＥＲ２ＰＥＥＲ＝ＴＲＵＥ」とが記述されている。「ＰＥＥＲ２ＰＥＥＲ＝ＴＲＵＥ」の場合、ドライバーとレシーバが１対１の関係であることを強制することになる。
【００３７】
以上の処理を全プリミティブブロックのＳＰＩＣＥネットリストについて繰り返す。こうして、本実施の形態では、トランスファーゲート接続ルールを自動生成することができる。
【００３８】
なお、本実施の形態のトランスファーゲート接続ルール生成システムは、ＣＰＵ、記憶装置および外部とのインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。このコンピュータにおいて、本発明のトランスファーゲート接続ルール生成方法を実現させるためのプログラムは、フレキシブルディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、メモリカードなどの記録媒体に記録された状態で提供される。ＣＰＵは、記録媒体から読み込んだプログラムを記憶装置に書き込み、プログラムに従って本実施の形態で説明した処理を実行する。
【産業上の利用可能性】
【００３９】
本発明は、入力ピンから直接トランスファーゲートに接続される構成のプリミティブブロックにおけるトランスファーゲートの接続状況をチェックする技術に適用することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態の特徴を説明するための図である。
【図２】トランスファーゲートの回路図である。
【図３】本発明の実施の形態に係るトランスファーゲート接続ルール生成システムの構成を示すブロック図である。
【図４】本発明の実施の形態に係るトランスファーゲート接続ルール生成システムの動作を示すフローチャートである。
【図５】本発明の実施の形態に係るトランスファーゲート接続ルール生成システムの動作の具体例を示す図である。
【図６】本発明の実施の形態に係るトランスファーゲート接続ルール生成システムの動作の具体例を示す図である。
【図７】トランスファーゲート接続チェックシステムの構成を示すブロック図である。
【符号の説明】
【００４１】
１…データ処理装置、２…記憶装置、１１…トランスファーゲート部抽出部、１２…セレクタ論理排他制御判定部、１３…ルール出力部。
【図１】
0005050892.tif 000004
【図２】
0005050892.tif 000005
【図３】
0005050892.tif 000006
【図４】
0005050892.tif 000007
【図５】
0005050892.tif 000008
【図６】
0005050892.tif 000009
【図７】
0005050892.tif 000010