(57)【特許請求の範囲】
【請求項１】
複数のワードラインと、
前記ワードラインと交差して配置され、グループ化された複数のビットラインと、
前記ワードラインと前記ビットラインとの交差部にそれぞれ配置され、直列接続された磁性体素子及びトランジスタをそれぞれ含む複数のメモリセルと、
前記ワードラインを順次選択する第１のデコーダと、
前記ビットラインをグループ単位で順次駆動する第２のデコーダと、
選択されたグループ内のビットライン上を流れる電流に対し重み付け加算を行って加算電流信号を生成する重み付け加算器と、
前記加算電流信号を電圧信号に変換する電流−電圧変換器と、
前記電圧信号をデジタル信号に変換するアナログ−デジタル変換器と、を具備する磁気記憶装置。
【請求項２】
複数のワードラインと、
前記ワード線と交差して配置され、グループ化された複数のビットラインと、
前記ワードラインと前記ビットラインとの交差部にそれぞれ配置され、直列接続された磁性体素子及びトランジスタをそれぞれ含む複数のメモリセルと、
前記ワードラインを順次選択する第１のデコーダと、
前記ビットラインをグループ単位で順次駆動する第２のデコーダと、
選択されたグループ内のビットライン上を流れる電流に対し重み付け加算を行って加算電流信号を生成する重み付け加算器と、
前記加算電流信号をデジタル信号に変換するアナログ−デジタル変換器と、を具備する磁気記憶装置。
【請求項３】
前記重み付け加算器は、２のべき乗の重み係数を用いて前記重み付け加算を行うように構成される請求項１または２のいずれか１項記載の磁気記憶装置。
【請求項４】
前記重み付け加算器は、前記選択されたグループ内のビットライン上を流れる電流をそれぞれ増幅して増幅電流を出力する、異なる利得を持つ複数の電流増幅器を含む請求項１または２のいずれか１項記載の磁気記憶装置。
【請求項５】
前記重み付け加算器は、前記選択されたグループ内のビットライン上を流れる電流をそれぞれ増幅して増幅電流を出力する、異なる利得を持つ複数の電流増幅器を含み、前記増幅電流を加算することによって前記加算電流信号を生成するように構成される請求項１または２のいずれか１項記載の磁気記憶装置。
【請求項６】
前記複数の電流増幅器の利得は、２のべき乗の比を持つ請求項４または５のいずれか１項記載の磁気記憶装置。
【請求項７】
前記電流増幅器は、カレントミラー回路を含む請求項４または５のいずれか１項記載の磁気記憶装置。
【請求項８】
前記カレントミラー回路は、第１のトランジスタ及び第２のトランジスタを有し、前記第１のトランジスタ及び前記第２のトランジスタは、前記電流増幅器間で異なるサイズ比を持つ請求項７記載の磁気記憶装置。
【請求項９】
前記カレントミラー回路は、第１のＭＯＳトランジスタ及び第２のＭＯＳトランジスタを有し、前記第１のＭＯＳトランジスタのチャネル幅／チャネル長比と前記第２のＭＯＳトランジスタのチャネル幅／チャネル長比との比は、前記電流増幅器間で異なるように設定される請求項７記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、磁気記憶装置に係り、特にデータ読み出し回路に関する。
【背景技術】
【０００２】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）は、マトリックス状に配線されたビットラインとワードラインの交点にメモリセルを配置した基本構造を持つ。メモリセルは、磁気トンネル接合（ＭＴＪ）素子及びスイッチ動作を行うトランジスタを含み、ＭＴＪ素子とトランジスタは直列に接続されている。
【０００３】
同一行のメモリセルの一端はビットラインに接続され、同一列のメモリセルの他端すなわちトランジスタのゲート端子はワードラインに接続される。データの読み出し時には、選択されたワードラインに接続されているトランジスタのみをオン状態にして電流経路を生成する。この結果、選択されたＭＴＪ素子のみに電流が流れるため、そのＭＴＪ素子に記憶されているデータを読み出すことができる。
【０００４】
記憶されているデータの読み出し動作は、メモリセルの両端に所定の駆動電圧が印加された状態でビットラインに流れる電流をセンスアンプで検知することによって行われる。ＭＴＪ素子は、例えば“０”が記憶されているときは低い抵抗値を示し、“１”が記憶されているときは高い抵抗値を示すため、“０”が記憶されているメモリセルに流れる電流の方が、“１”が記憶されているメモリセルに流れる電流よりも大きい。そこで、ある基準電流値とメモリセルに流れる電流値をセンスアンプによって比較することにより、記憶されているデータが“０”か“１”を判定する。
【０００５】
従来、ＭＲＡＭの一般的な読み出し回路では各ビットラインに個別にセンスアンプを接続し、ワードライン毎にデータを読み出している。しかし、センスアンプは回路規模が大きいため、ＭＲＡＭの微細化・高集積度化に伴い、各ビットラインに一つずつセンスアンプを接続することは事実上不可能に近くなっている。そこで、隣接する複数のビットラインでセンスアンプを共用化し、スイッチによってセンスアンプとビットラインとの接続を切り替えてメモリセル毎に読み出しを行う方式をとることで、高集積度に対応する技術が提案されている（例えば、非特許文献１参照）。
【非特許文献１】上田 善寛 他, “STT-MRAMに向けた低読出し電圧・高速センスアンプの検討” 社団法人 電子情報通信学会 信学技報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
非特許文献１に記載されたような従来のＭＲＡＭ用読み出し回路においては、各ビットラインに個別にセンスアンプを接続してワードライン毎にデータを読み出す方式に比較して、回路規模が縮小される。しかし反面、一つのメモリセル毎に順次データを読み出すこと、及びビットラインとセンスアンプとの切り替えに時間がかかることにより、読み出し速度が低下してしまうという問題があった。
【０００７】
この発明は、回路規模を増大させることなくデータ読み出し速度を高速化することが可能な磁気記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一観点によると、複数のワードラインと、前記ワードラインと交差して配置され、グループ化された複数のビットラインと、前記ワードラインと前記ビットラインとの交差部にそれぞれ配置され、直列接続された磁性体素子及びトランジスタをそれぞれ含む複数のメモリセルと、前記ワードラインを順次選択する第１のデコーダと、前記ビットラインをグループ単位で順次選択する第２のデコーダと、選択されたグループ内のビットライン上を流れる電流に対し重み付け加算を行って加算電流信号を生成する重み付け加算器と、前記加算電流信号を電圧信号に変換する電流−電圧変換器と、前記電圧信号をデジタル信号に変換するアナログ−デジタル変換器と、を具備する磁気記憶装置が提供される。
【０００９】
本発明の他の観点によると、複数のワードラインと、前記ワードラインと交差して配置され、グループ化された複数のビットラインと、前記ワードラインと前記ビットラインとの交差部にそれぞれ配置され、直列接続された磁性体素子及びトランジスタをそれぞれ含む複数のメモリセルと、前記ワードラインを順次選択する第１のデコーダと、前記ビットラインをグループ単位で順次選択する第２のデコーダと、選択されたグループ内のビットライン上を流れる電流に対し重み付け加算を行って加算電流信号を生成する重み付け加算器と、前記加算電流信号をデジタル信号に変換するアナログ−デジタル変換器と、を具備する磁気記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、ビットラインをグループ化し、選択されたグループ内のビットライン上を流れる電流に対し重み付け加算を行った後に、アナログ−デジタル変換を行うことにより、回路規模を増大させることなく、記憶されているデータをワードライン毎に一度に読み出して高速読み出しを行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施形態について説明する。  
（第１の実施形態）  
図１は、本発明の第１の実施形態に従う磁気記憶装置のメモリセルアレイとデータ読み出し回路を示している。メモリセルアレイ１０は、マトリクス状に配列された複数のメモリセル１１を有し、複数のワードライン１２と複数のビットライン１３との交差部に配置されている。
【００１２】
メモリセル１１の一つは、図２に示されるようにＭＴＪ素子２１とスイッチとして用いられるトランジスタ２２とからなる。ＭＴＪ素子２１とＭＯＳトランジスタ２２とは、直列に接続される。ＭＴＪ素子２１は、記憶されるデータに応じて電気抵抗値が変化する磁性体素子である。例えば、ＭＴＪ素子２１はデータ“０”が記憶されているときは低い抵抗値を示し、データ“１”が記憶されているときは高い抵抗値を示す。
【００１３】
同一行にあるメモリセルの一端、例えばトランジスタ２２のソース端子またはドレイン端子は同一のビットライン１３に接続され、同一列にあるメモリセル内のトランジスタ２２のゲート端子は同一のワードライン１２に接続される。ワードライン１２にロウ・デコーダ１４が接続され、ビットライン１３にカラム・デコーダ１５が接続される。
【００１４】
メモリセル１１に記憶されているデータの読み出し時には、ロウ・デコーダ１４によって一つのワードライン１２が選択され、選択されたワードライン１２に接続されているメモリセル１１内のトランジスタ２２のみがオン状態となって電流経路が形成される。従って、カラム・デコーダ１５によりビットライン１３を介してメモリセル１１の両端に所定の駆動電圧を印加すると、トランジスタ２２のオンにより選択されたＭＴＪ素子２１のみに電流が流れる。このＭＴＪ素子２１を流れる電流は、ビットライン１３に流れ込む。このようにして、ＭＴＪ素子２１の抵抗値として記憶されているデータがビットライン１３上の電流として検出される。
【００１５】
ビットライン１３は、ワードライン１２と交差して配置されると共に、グループ化されている。図１に示す例では、ビットライン１３は４ライン／１グループの単位でグループ化されているが、１グループ当たりのビットラインの数ｎは４に限定されない。また、図１に示す例では、カラム方向に隣接するｎビットラインがグループを形成しているが、グループを形成するｎビットラインはカラム方向に飛び飛びに存在していてもよい。ビットライン１３は、カラム・デコーダ１５によりグループ単位で順次駆動され、グループ内のビットラインに同時に駆動電圧が印加される。
【００１６】
ビットライン１３の各グループに対応して、電流増幅ブロック１６が設けられている。この電流増幅ブロック１６によって、対応するグループ内のビットライン１３上を流れる電流に対して重み付け加算が行われる。電流増幅ブロック１６は、同一グループ内のｎ（＝４）ビットラインにそれぞれ接続される複数の電流増幅器Ａ１〜Ａ４を有する。電流増幅器Ａ１〜Ａ４は、上記の重み付け加算を行うために異なる利得（重み係数）を持ち、対応するビットライン１３上を流れる電流をそれぞれ増幅して増幅電流を出力する。
【００１７】
電流増幅器Ａ１〜Ａ４の出力端子は図示のように共通に接続されており、この共通接続によって電流増幅器Ａ１〜Ａ４からの増幅電流は加算され、加算電流信号が共通接続ライン上に出力される。このように電流加算は、電圧加算を行う場合のように加算回路を必要とせず、電流増幅器Ａ１〜Ａ４の出力端子を共通接続する結線の操作のみで簡単に実現できる。また、ビットライン１３をグループ化する際、カラム方向に隣接するｎビットラインがグループを形成するようにすると、電流増幅器Ａ１〜Ａ４の出力端子に接続される共通接続ラインの配線の引き回しを少なくすることができる。
【００１８】
電流増幅ブロック１６から出力される加算電流信号は、電流−電圧変換器（Ｉ−Ｖ変換器）１７により電圧信号に変換される。Ｉ−Ｖ変換器１７から出力される電圧信号は、電圧入力型のアナログ−デジタル変換器（ＡＤＣ）１８によってデジタル信号に変換され、データ読み出し値として出力される。
【００１９】
次に、本実施形態におけるデータ読み出しの原理を説明する。  
前述したように、ビットライン１３上にはトランジスタ２２のオンにより選択されたＭＴＪ素子２１に記憶されているデータに対応する電流が流れる。例えば、ＭＴＪ素子２１にデータ“０”が記憶されているときビットライン１３上の電流は０であり、ＭＴＪ素子２１にデータ“１”が記憶されているときビットライン１３上の電流は１であるとする。本実施形態によると、ビットライン１３上の電流に対して、電流増幅ブロック１６によってグループ毎に重み付け加算がなされる。すなわち、カラム・デコーダ１５によって選択されたグループ内のｎビットライン上の電流が重み付け加算される。
【００２０】
ここで、ｎビットライン上の電流が単純に加算されると、ｎビットラインに接続されたＭＴＪ素子２１に記憶されているデータの“０”，“１”のそれぞれの数に対応した大きさの加算電流信号が得られる。しかし、この場合にはｎビットラインに接続された個々のＭＴＪ素子２１に記憶されているデータが“０”であるか“１”であるかが分からないため、データの読み出しはできない。
【００２１】
一方、本実施形態のようにビットライン１３上の電流がグループ毎に重み付け加算されれば、電流増幅ブロック１６から出力される加算電流信号の大きさによって、ｎビットラインに接続された個々のＭＴＪ素子２１に記憶されているデータが“０”であるか“１”であるかが容易に分かる。従って、電流増幅ブロック１６から出力される加算電流信号をＩ−Ｖ変換器１７により電圧信号に変換し、さらにＡＤＣ１８によってデジタル信号に変換することにより、データ読み出し値を得ることができる。
【００２２】
図３は、電流増幅ブロック１６における重み付け加算の一例を示す図であり、Iin1, Iin2, Iin3, Iin4は電流増幅器Ａ１〜Ａ４の入力電流（同一ブロック内の４ビットライン上の電流）、Itotalは加算電流信号を表している。図３の例では、電流増幅器Ａ１〜Ａ４の利得（重み係数）Ｇ１〜Ｇ４はＧ１＝２0，Ｇ２＝２1，Ｇ３＝２2，Ｇ４＝２3のように２のべき乗の比を持つように設定される。
【００２３】
従って、図３に示されるように加算電流信号Itotalの値は、例えばIin1, Iin2, Iin3, Iin4が全て０の場合は０、Iin1のみ１でIin2, Iin3, Iin4が０の場合は１、Iin2のみ１でIin1, Iin3, Iin4が０の場合は２、Iin3のみ１でIin1, Iin2, Iin4が０の場合は４、Iin4のみ１でIin1, Iin2, Iin3が０の場合は８となる。すなわち、Iin1, Iin2, Iin3, Iin4のうちの１つのみが１で他の３つが０の場合でも、Iin1, Iin2, Iin3, Iin4のうちどれが１かによりItotalの値は異なる。
【００２４】
一方、Iin1, Iin2, Iin3, Iin4のうちの２つが１で他の２つが０の場合においても、加算電流信号ItotalはIin1, Iin2が１で Iin3, Iin4が０の場合は３、Iin1, Iin3が１でIin2, Iin4が０の場合は５、Iin1, Iin4が１で Iin2, Iin3が０の場合は９、Iin3, Iin4が１でIin1, Iin2が０の場合は１２となり、Iin1, Iin2, Iin3, Iin4のうちどの２つが１であるかによって、Itotalの値は異なる。
【００２５】
Iin1, Iin2, Iin3, Iin4のうちの３つが１で他の１つが０の場合も同様に、Iin1, Iin2, Iin3, Iin4のうちのどの３つが１であるかによって、Itotalの値は異なる。Iin1, Iin2, Iin3, Iin4が全て１であれば、Itotalの値は最大値である１５となる。
【００２６】
このようにビットライン１３をグループ化し、電流増幅ブロック１６によってグループ毎にビットライン１３上の電流を重み付け加算することにより、同一ブロック内の４ビットライン上の電流Iin1, Iin2, Iin3, Iin4の組み合わせに応じた大きさを持つ加算電流信号が得られる。従って、加算電流信号をＩ−Ｖ変換器１７により電圧信号に変換した後、ＡＤＣ１８によってデジタル信号に変換することにより、メモリセルアレイ１０に記憶されているデータに対応した読み出し値を得ることができる。
【００２７】
また、メモリセルアレイ１０に記憶されているデータをワードライン１２毎に一度に読み出すことができるため、非特許文献１の手法に比較して高速な読み出しが可能となる。さらに、電流増幅器Ａ１〜Ａ４は単純に入力されるビットライン１３上の電流を所定の利得で増幅するのみであるため、センスアンプに比較して回路規模は非常に小さく、ＭＲＡＭの微細化・高集積度化に適している。
【００２８】
次に、図１の各部の具体例について述べる。  
Ｉ−Ｖ変換器１７は、最も簡単には例えば図４に示すように抵抗Ｒ１を用いてもよいが、図５に示すような演算増幅器ＯＡと帰還抵抗Ｒ２によるトランスインピーダンス増幅器１７を用いてもよい。
【００２９】
なお、電流増幅器Ａ１〜Ａ４の出力抵抗やＡＤＣ１８の入力抵抗も電流−電圧変換作用を持つため、Ｉ−Ｖ変換器１７を省略して電流増幅器ブロック１６から出力される加算電流信号をそのままＡＤＣ１８の入力に伝達してもよい。しかし、Ｉ−Ｖ変換器１７を用いれば、電流増幅器Ａ１〜Ａ４の出力抵抗やＡＤＣ１８の入力抵抗の製造工程におけるバラツキの影響を受けることなく、加算電流信号を正しく電圧信号に変換してＡＤＣ１８に伝達することができる。
【００３０】
一方、ＡＤＣ１８については例えば図６に示すようなフラッシュ型ＡＤＣを用いることができる。フラッシュ型ＡＤＣは並列比較型ＡＤＣとも呼ばれるように、入力端子Inに入力される電圧信号を複数のコンパレータ３１〜３４によりそれぞれ異なる基準電圧Ref1〜Ref4と比較し、コンパレータ３１〜３４の出力をエンコーダ３５によってバイナリコードのデジタル信号に変換する。本実施形態によると、ＡＤＣ１８には図３中に示す加算電流信号ItotalをＩ−Ｖ変換した電圧信号が入力される。この結果、ＡＤＣ１８の出力に図３中に示すIin1, Iin2, Iin3, Iin4の組み合わせに対応するバイナリコードのデジタル信号が得られる。
【００３１】
次に、電流増幅器Ａ１〜Ａ４について説明する。電流増幅器Ａ１〜Ａ４は、増幅回路を用いて実現することもできるが、より簡単には例えば図７または図８に示すようなカレントミラー回路を用いることができる。
【００３２】
図７に示すカレントミラー回路は、ダイオード接続された、すなわちドレイン端子とゲート端子とが接続されたＭＯＳトランジスタ４１と、ゲート端子がトランジスタ４１のゲート端子に接続されたＭＯＳトランジスタ４２を有する。トランジスタ４１，４２のソース端子は、グラウンドに接続される。トランジスタ４１のドレイン端子に入力電流Iinが入力され、トランジスタ４２のドレイン端子から出力電流Ioutが出力される。
【００３３】
図７に示すカレントミラー回路では、ＭＯＳトランジスタ４１，４２のサイズ比によって電流変換比（入出力電流の比）が決定される。トランジスタ４１，４２のサイズ比は１：Ｎに設定される。具体的には、ＭＯＳトランジスタのサイズはゲート幅／ゲート長比で表され、図７の例では入力側のトランジスタ４１のゲート幅／ゲート長比をＷ／Ｌとすれば、出力側のトランジスタ４２のゲート幅／ゲート長比はＮ＊Ｗ／Ｌに設定される。
【００３４】
この場合、電流変換比、すなわち電流増幅器としての利得はＮとなり、出力電流はIout＝Ｎ＊Iinとなる。従って、Ｎの値を電流増幅器Ａ１〜Ａ４間で例えば２のべき乗の比を持つように異ならせることによって、電流増幅器Ａ１〜Ａ４の利得（重み係数）を前述の通りに設定することができる。
【００３５】
一方、図８に示すカレントミラー回路は、図７と同様にダイオード接続されたＭＯＳトランジスタ５１と、ゲート端子がトランジスタ５１のゲート端子に接続されたＭＯＳトランジスタ５２を有し、さらにトランジスタ５１のソース端子とトランジスタ５２のソース端子は共通に接続される。トランジスタ５２のドレイン端子は電源Ｖｄｄに接続される。トランジスタ５１のドレイン端子に入力電流Iinが入力され、トランジスタ５１及び５２の共通ドレイン端子から出力電流Ioutが出力される。
【００３６】
図８に示すカレントミラー回路においても、ＭＯＳトランジスタ５１，５２のサイズ比によって電流変換比が決定される。図８の例では、入力側のトランジスタ５１のゲート幅／ゲート長比をＷ／Ｌとすれば、出力側のトランジスタ５２のゲート幅／ゲート長比は（Ｎ−１）＊Ｗ／Ｌに設定される。この場合、トランジスタ５２のソース電流はIout’＝（Ｎ−１）＊Iinとなる。
【００３７】
トランジスタ５１，５２の共通ソース端子においては、トランジスタ５１のソース電流Iinと、トランジスタ５２のソース電流Iout’＝（Ｎ−１）＊Iinとが足し合わされることにより、Iout＝Ｎ＊Iinという出力電流が得られる。この場合も電流変換比、すなわち電流増幅器としての利得はＮとなるので、Ｎの値を電流増幅器Ａ１〜Ａ４間で例えば２のべき乗の比を持つように異ならせることによって、電流増幅器Ａ１〜Ａ４の利得（重み係数）を前述の通りに設定することができる。図８に示すカレントミラー回路は、１：Ｎの電流変換比を得るために必要な、ＭＯＳトランジスタ５１，５２のサイズ比は１：（Ｎ−１）である。従って、サイズ比が１：ＮであるＭＯＳトランジスタ４１，４２を用いる図７に示したカレントミラー回路と比較して、回路の面積及び消費電力を削減できる。
【００３８】
なお、図７及び図８に示すカレントミラー回路ではＮチャネルＭＯＳトランジスタを用いているが、ＰチャネルＭＯＳトランジスタを用いてカレントミラー回路を実現することもできる。
【００３９】
（第２の実施形態）  
図９は、本発明の第２の実施形態に従う磁気記憶装置を示している。図２において図１と相対応する部分に同一符号を付して第１の実施形態との相違点について説明すると、第２の実施形態では、図１中に示した電流増幅ブロック１６から出力される加算電流信号が電流入力型のＡＤＣ１９に直接入力される。
【００４０】
ＡＤＣ１９には、例えば文献Y Sugimoto et al. , “A low-voltage, high-speed and low-power full current-mode video-rate CMOS A/D converter”, Proc. of Eur. Solid-State Circuits Conf., pp.392- 395, Sept. 1997.に示されているような電流入力型ＡＤＣを用いることができる。
【００４１】
このように本実施形態では、ＡＤＣとしては特殊である電流入力型のＡＤＣ１９が必要となるが、基本的に第１の実施形態と同様の効果を奏する磁気記憶装置を実現できる。また、電流増幅ブロック１６からの加算電流信号をＡＤＣ１９に直接入力するため、加算電流信号を電圧信号に変換してからＡＤＣ１８に入力する第１の実施形態に比較して回路規模を小さくすることが可能となる。さらに、電流増幅器Ａ１〜Ａ４の出力抵抗や、ＡＤＣ１８の入力抵抗の製造工程におけるバラツキの影響を受けることなく、電流増幅ブロック１６からの加算電流信号をＡＤＣ１９によって正確にデジタル信号に変換することができる。
【００４２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態に従う磁気記憶装置を示す回路図
【図２】メモリセルの等化回路図
【図３】図１中の電流増幅ブロックにおける重み付け加算動作を説明するための図
【図４】図１中のＩ−Ｖ変換器の一例を示す回路図
【図５】図１中のＩ−Ｖ変換器の他の例を示す回路図
【図６】図３中のＡＤＣの一例であるフラッシュ型ＡＤＣを示すブロック図
【図７】図１中の電流増幅器の具体例であるカレントミラー回路の一例を示す回路図
【図８】図１中の電流増幅器の具体例であるカレントミラー回路の他の例を示す回路図
【図９】第２の実施形態に従う磁気記憶装置を示す回路図
【符号の説明】
【００４４】
１０・・・メモリセルアレイ
１１・・・メモリセル
１２・・・ワードライン
１３・・・ビットライン
１４・・・ロウ・デコーダ
１５・・・カラム・デコーダ
１６・・・電流増幅ブロック
１７・・・Ｉ−Ｖ変換器
１８・・・電圧入力型ＡＤＣ
１９・・・電流入力型ＡＤＣ
【図１】
0005065940.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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