(57)【特許請求の範囲】
【請求項１】
インクリメント値を生成し、ヒストグラムデータの収集時に単一のリード・モディファイ・ライト（ＲＭＷ）サイクルにおいてデバイスから受信される現在のコードのカウントに対し複数のインクリメントを行う装置であって、
前記デバイスから、パイプライン形式で、前記現在のコードと１以上の将来のコードとを受信し、前記１以上の将来のコードのいずれかが前記現在のコードと一致するか否か判断し、一致する場合には、前記インクリメント値を計算する二重サンプリング除外回路を備え、
前記インクリメント値は、１に、前記現在のコードと一致する前記将来のコードの総数を足した値である、装置。
【請求項２】
前記二重サンプリング除外回路に結合されるＲＭＷ回路を更に備え、
前記ＲＭＷ回路は、前記現在のコードにより特定されるメモリ内のロケーションからの読出し値を受信し、前記二重サンプリング除外回路から前記インクリメント値を受信し、
前記インクリメント値に前記読出し値を足して書込み値を生成し、
前記書込み値は、前記現在のコードにより特定される前記メモリ内のロケーションに書き戻される、請求項１に記載の装置。
【請求項３】
前記二重サンプリング除外回路は更に、前に計数された将来のコードに関連するクロックサイクルの間にメモリへの書込みイネーブルラインをディアサートすることにより、前記インクリメント値に既に計数されている前記将来のコードを除外する、請求項１または請求項２に記載の装置。
【請求項４】
前記二重サンプリング除外回路は更に、前記１以上の将来のコードのそれぞれと、前記現在のコードとを比較して、前記現在のコードと同じである前記将来のコードの数を決定する、請求項１から請求項３の何れか一項に記載の装置。
【請求項５】
前記二重サンプリング除外回路は更に、将来のコードに対応するパイプラインの書込みイネーブルラインにおけるステージを、前記将来のコードが前記現在のコードに一致する場合にディアサートして、前記インクリメント値に既に計数されている前記将来のコードを除外する、請求項４に記載の装置。
【請求項６】
前記二重サンプリング除外回路及び前記ＲＭＷ回路に結合され、前記現在のコードにより特定される前記メモリ内の前記ロケーションからの前記読出し値を供給し、前記ロケーションに前記書込み値を書き戻すメモリを更に備える、請求項２に記載の装置。
【請求項７】
請求項１から請求項６の何れか一項に記載の装置を備える試験サイト。
【請求項８】
請求項７に記載の試験サイトを備える試験システム。
【請求項９】
インクリメント値を生成して、ヒストグラムデータの収集時に単一のリード・モディファイ・ライト（ＲＭＷ）サイクルにおいてデバイスから受信される現在のコードのカウントに対し複数のインクリメントを行う方法であって、
前記デバイスから、パイプライン形式で、前記現在のコードと１以上の将来のコードとを受信する段階と、
前記１以上の将来のコードのいずれかが前記現在のコードと一致するか否か判断し、一致する場合には、前記インクリメント値を計算する段階と、
を含み、
前記インクリメント値は、１に、前記現在のコードと一致する前記将来のコードの総数を足した値である、方法。
【請求項１０】
前記現在のコードにより特定されるメモリ内のロケーションからの読出し値を受信する段階と、
二重サンプリング除外回路から前記インクリメント値を受信する段階と、
前記インクリメント値に前記読出し値を足して書込み値を生成する段階と、
を更に含み、
前記書込み値は、前記現在のコードにより特定される前記メモリ内のロケーションに書き戻される、請求項９に記載の方法。
【請求項１１】
前に計数された将来のコードに関連するクロックサイクルの間にメモリへの書込みイネーブルラインをディアサートすることにより、前記インクリメント値に既に計数されている前記将来のコードを除外する段階を更に含む、請求項９または請求項１０に記載の方法。
【請求項１２】
前記１以上の将来のコードのそれぞれと、前記現在のコードとを比較して、前記現在のコードと同じである前記将来のコードの数を決定する段階を更に含む、請求項９から請求項１１の何れか一項に記載の方法。
【請求項１３】
将来のコードに対応するパイプラインの書込みイネーブルラインにおけるステージを、前記将来のコードが前記現在のコードに一致する場合にディアサートして、前記インクリメント値に既に計数されている前記将来のコードを除外する段階を更に含む、請求項１２に記載の方法。
【請求項１４】
前記メモリを前記二重サンプリング除外回路及びＲＭＷ回路に結合する段階と、
前記現在のコードにより特定される前記メモリ内の前記ロケーションからの前記読出し値を供給する段階と、
前記ロケーションに前記書込み値を書き戻す段階と、
を更に含む、請求項１０に記載の方法。
【請求項１５】
前記インクリメント値によって前記現在のコードにより特定されるメモリ内のロケーションに格納されるカウントをインクリメントする段階を更に含む、請求項１０に記載の方法。
【請求項１６】
書込みイネーブルラインがアサートされる場合にのみ前記インクリメント値によって前記カウントをインクリメントする段階を更に含む、請求項１５に記載の方法。
【請求項１７】
前記現在のコードが、前に生成されたインクリメント値に既に計数されている場合は前記書込みイネーブルラインをディアサートする段階を更に含む、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒストグラムの生成にかかり、より具体的には、ヒストグラムデータの収集時に単一のリード・モディファイ・ライト（ＲＭＷ）サイクルにおいて特定のコードのカウントに対して複数のインクリメントを行うことによるヒストグラムデータの収集の高速化にかかる。
【背景技術】
【０００２】
既知の入力信号に応答して半予測可能な（semi-predictable）マルチビット出力を生成可能な特定の半導体デバイスは、その既知の入力信号を固定時間の間与えて、その時間の間に特定のマルチビット出力の発生回数を捕捉することにより試験することができる。モニタリングされる特定のマルチビット出力のそれぞれは「ビン」と称し、固定試験時間の終了時における各ビンのカウント数を用いてヒストグラムを生成することができる。ヒストグラムは、様々に（例えば、数値解析）用いて被試験デバイス（ＤＵＴ）の合否を決定する、又は、性能パラメータを判断することができる。
【０００３】
上述した方法で試験可能なデバイスとしてはＡＤＣがある。ＡＤＣは、アナログ入力信号に呼応してマルチビット出力（本願では「コード」とも称する）を生成する。ＡＤＣの試験に用いられる一般的な入力信号は正弦波であり、これは、「クリーン」に（実質的にスプリアス周波数なしで）比較的容易に生成される。正弦波がＡＤＣの入力に供給されると、入力信号は、最小アナログ電圧レベルと最大アナログ電圧レベルとの間で変動し、ＡＤＣは、アナログ電圧レベルに応じてマルチビットデジタル信号を出力する。時間の経過とともに、ＡＤＣの合否判定を示すヒストグラムを生成することができる。
【０００４】
図１ａは、上述したようにＤＵＴを試験しヒストグラムを生成するよう用いる試験システム１００の上位概念を示す例示的なブロック図である。なお、図１ａは例示的に過ぎず、当業者には十分によく理解されている多くの他の試験システム構成も用いてもよいことを強調しておく。図１ａでは、モジュール１０２は、基準発生器、デジタルピンカード、アナログカード、デバイス電源（ＤＰＳ）、又は波形発生器といった機器のような機能ユニットでありうる。モジュール１０２への物理接続は、スイッチマトリクスネットワーク１０６を含むモジュール接続イネーブラ１０４を介して得られる。スイッチマトリクスネットワーク１０６は、ロジック、トレース、及びピンを含んでよい。
【０００５】
システムコントローラ１０８は、一般に、ユーザとのインタラクション点である。システムコントローラ１０８は、サイトコントローラ１１０へのゲートウェイと、マルチサイト／マルチＤＵＴ環境におけるサイトコントローラの同期を与える。システムコントローラ１０８及び複数のサイトコントローラ１１０は、マスタ−スレーブ構成で動作しうる。システムコントローラ１０８は、システム全体の動作を制御し、特定のサイトコントローラ１１０が実行すべき機能を決定する。各サイトコントローラ１１０自体がＤＵＴ１１２を試験するのに十分である。サイトコントローラ１１０は、試験サイト１１４内の様々なモジュール１０２の動作を制御且つモニタリングする。試験サイト１１４は、単一のＤＵＴ１１２の試験を行う複数のモジュール１０２の集まりである。サイトコントローラ１１０は、１つの又は複数の試験サイト１１４を制御することができる。
【０００６】
上述したように、正弦波といった入力信号は、基準発生器モジュール（試験サイト１１４にある複数のモジュール１０２のうちの１つ）からＤＵＴ１１２に供給されうる。ＤＵＴからのマルチビット出力は、別のモジュール１０２にフィードバックされ、ここで、ＤＵＴから受信される各マルチビット出力のカウントが累計される。
【０００７】
図１ｂは、例示的な試験サイト１１４及びＤＵＴ１１２をより詳細に示す。図１ｂでは、ＤＵＴ１１２は、ＡＤＣであり、モジュール１０２＿Ａは、ＡＤＣの入力に供給される正弦波を生成する。ＡＤＣは、Ｎビットデジタル出力を生成し、この出力は、モジュール１０２＿Ｂ内のメモリ１１６のアドレスラインに接続される。ＡＤＣのサンプリング毎に、Ｎビットデジタル出力はメモリ１１６のアドレスを指定し、かかるアドレスに格納されているカウントが読出しされ、変更され（１ずつインクリメントされ）、かかるアドレスに書き戻しされる（リード・モディファイ・ライト、即ち、ＲＭＷサイクル）。例示的なプロット１１８により示すように、一般的なＡＤＣでは、正弦波入力は、カウントの非線形分布をもたらし、少数の最小及び最大コード／アドレス（正弦波が曲がる正弦波の最小値及び最大値に対応する）では、カウント数は高く、他のアドレスの大部分（正弦波がローからハイに又はハイからローに遷移する領域に対応する）では、カウント数は低くなる。高いカウント数は、低いカウント数より何百又は何千倍も高い。
【０００８】
メモリにおいてＲＭＷサイクルを実行するのにかかる時間量から効率が悪くなる。例えば、デュアルポートＲＡＭは、特定のアドレスからカウントを読出し、カウントをインクリメントし、そして、インクリメントされたカウントをメモリ内に書き戻すために３クロックサイクルを必要としうる。このレイテンシは、試験を行うことができる速度を制限してしまう。この効率の悪さは、同じコードが連続サンプリングにおいて得られ（これは、正弦波がその最小点及び最大点にある場合に一般的である）、適切なカウントを維持するためにメモリ内の同じアドレスに対して複数のＲＭＷサイクルを行うことが必要となる場合に更に悪くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、ヒストグラムデータの収集時に特定のコードのカウントに対して複数のインクリメントを行う機能を改善する必要がある。
【課題を解決するための手段】
【００１０】
本発明の実施形態は、ヒストグラムデータの収集時に単一のＲＭＷサイクルにおいて特定のコードのカウントに対して複数のインクリメントを行うことによりヒストグラムデータの収集の高速化を図ることにかかる。このことを実現するために、二重サンプリング除外回路は、デバイスから、パイプライン形式で、現在のコードと１以上の将来のコードを受信し、将来のコードのいずれかが現在のコードと同じであるか否か判断し、同じである場合、現在のコードに、現在のコードと一致する将来のコードの総数を足したものを示すインクリメント値を加算器に供給する。次に、加算器の出力は、現在のコードにより特定されるメモリロケーションに書き戻される。その結果、そのメモリロケーションにもともと格納されていたカウントは、単一のＲＭＷサイクルにおいて２以上インクリメトされうる。
【００１１】
インクリメント値を供給することに加えて、二重サンプリング除外回路は更に、デュアルポートＲＡＭといったメモリエレメントへの書込みイネーブルラインをディアサートすることによってより大きいインクリメントの一部として既に計数されているコードを「除外」する。連続する複数のクロックサイクルにおいて単一のインクリメントを行うのではなく、単一のクロックサイクルにおいて複数のインクリメントを行うことにより、ＲＭＷサイクル遅延に関連するタイミングの問題は回避され、また、ヒストグラムデータの収集をより高速に処理できる。
【００１２】
現在のコードとして現れる各コードに対して、二重サンプリング除外回路は、現在のコードの後に受信される幾つかの他の将来のコードをルックアヘッドして、現在のコードに対するカウントを、１に、現在のコードと等しい将来のコードの総数を足したものでインクリメントすることを試みる。しかし、インクリメントが実際行われるか否かは、現在のコードの書込みイネーブル信号（ｗｒ）がアサートされているか否かに依存する。書込みイネーブル信号は、現在のコードが前のインクリメントに計数されていない場合にアサートされ、現在のコードが前のインクリメントに既に計数されている場合にディアサートされる。
【図面の簡単な説明】
【００１３】
【図１ａ】ＤＵＴを試験しヒストグラムを生成するために用いうる試験システムを示す例示的なブロック図である。
【００１４】
【図１ｂ】正弦波を生成し特定の出力コードの発生回数を計数するモジュールを含む例示的な試験サイトを示す図である。
【００１５】
【図２ａ】本発明の実施形態によるＲＭＷロジックを含む例示的なヒストグラムメモリ回路を示す図である。
【００１６】
【図２ｂ】本発明の実施形態による例示的な二重サンプリング除外回路を示す図である。
【発明を実施するための最良の形態】
【００１７】
好適な実施形態の以下の説明において、本願の一部を形成する添付図面を参照する。また、添付図面は、本発明を実施しうる特定の実施形態を例示的に示す。他の実施形態を用いてもよく、また、構造上の変更を本発明の好適な実施形態の範囲から逸脱することなく行いうることは理解すべきである。
【００１８】
本発明の実施形態は、ヒストグラムデータの収集時に単一のＲＭＷサイクルにおいて特定のコードのカウントに対し複数のインクリメントを行い、ヒストグラムデータの収集の高速化を可能にすることに関する。このことを実現するために、二重サンプリング除外（duplicate sample removal）回路は、デバイスから、パイプライン形式で、現在のコードと１以上の将来のコードを受信し、将来のコードのいずれかが現在のコードと同じであるか否か判断し、同じである場合、現在のコードに、現在のコードと一致する将来のコードの総数を足したものを示すインクリメント値を加算器に供給する。次に、加算器の出力は、現在のコードにより特定されるメモリロケーションに書き戻される。その結果、そのメモリロケーションにもともと格納されていたカウントは、単一のＲＭＷサイクルにおいて２以上インクリメントされうる。
【００１９】
インクリメント値を供給することに加えて、二重サンプリング除外回路は更に、デュアルポートＲＡＭといったメモリエレメントへの書込みイネーブルラインをディアサート（de-assert）することによってより大きいインクリメントの一部として既に計数されているコードを「除外」する。連続する複数のクロックサイクルにおいて単一のインクリメントを行うのではなく、単一のクロックサイクルにおいて複数のインクリメントを行うことにより、ＲＭＷサイクル遅延に関連するタイミングの問題は回避され、また、ヒストグラムデータの収集をより高速に処理できる。
【００２０】
なお、本願において、本発明は、正弦波で駆動される１以上のＡＤＣを試験するコンテキストにおいて例示的にのみ説明しているが、本発明の実施形態は、任意の既知の入力信号に呼応して予測可能なマルチビット出力を生成することのできる任意のデバイスに適用でき、また、本発明の実施形態は、試験条件下ではないヒストグラムデータの収集にも適用できる。
【００２１】
上述したように、ＡＤＣがデジタル出力値（コード）を生成すると、このコードを用いてＲＡＭといったメモリがアドレス指定され、かかるアドレスに格納された値はＲＭＷと呼ぶ技術を用いて１ずつインクリメントされ、このＲＭＷ技術は、完了するのに数クロックサイクルかかる。入力正弦波の最小値及び最大値では、同じデジタル出力値がＡＤＣによって何回か連続的に生成される場合があり、その場合、メモリは、適切なカウントを維持するためにＲＭＷサイクルを何回か連続して高速に行う必要がある。各ＲＭＷサイクルは、完了するのに数クロックサイクルかかるので、特定のアドレスに格納された値に対し多数の連続的な単一インクリメントを行うには比較的多数のクロックサイクルが必要となる。
【００２２】
図２ａは、本発明の実施形態によるＲＭＷロジックを含む例示的なヒストグラムメモリ回路２００を示す。図２ａでは、ＡＤＣからのデータ又はコード２０２は、最初に、パイプラインステージ２０４及び２０６を、クロックに同期して通され、以下により詳細に説明する二重サンプリング除外ロジック２０８におけるパイプラインステージと一致させられる。遅延されたデータ２１０は、デュアルポートＲＡＭ２１２又は同様の特性を有する他のメモリデバイスのポートＡのアドレスラインに与えられる。そのアドレスにおけるデータ２１４は、ポートＡから読出され（これは、読出しイネーブル２３４が常にアサートされていることによる）、パイプラインステージ２１６を通りクロックと同期される。クロックされたデータ２１８は、次に、加算器２２２を用いて二重サンプリング除外回路２０８からのインクリメント値２２０に加算され、合計２２４は、パイプラインステージ２２６を通りクロックと同期され、その出力２２８は、ポートＢへのデータ入力として与えられる。出力２２８は、次に、ポートＢにおいて、二重サンプリング除外回路２０８から受取ったアドレス２３０により特定されるロケーションに書込まれるが、これは、書込みイネーブルライン（ｗｒ）２３２がアサートされている場合にのみ書込まれる。ステージ２１６、加算器２２２、及びステージ２２６は、本願にてＲＭＷ回路と呼ぶ場合がある。
【００２３】
一般に、二重サンプリング除外回路２０８は、パイプライン形式で、現在のコードと、１以上の将来のコードを受信し、将来のコードのいずれかが現在のコードと同じであるか否か判断し、同じである場合、現在のコードに、現在のコードと一致する将来のコードの総数を足したものを示すインクリメント値２２０を加算器２２２に供給する。インクリメント値２２０を供給することに加えて、二重サンプリング除外回路２０８は更に、ｗｒラインをディアサートすることによってより大きいインクリメントの一部として既に計数されているコードを「除外」する。連続する複数のクロックサイクルにおいて単一のインクリメントを行うのではなく、単一のクロックサイクルにおいて複数のインクリメントを行うことにより、ＲＭＷサイクル遅延に関連するタイミングの問題は回避され、また、ヒストグラムデータの収集を高速に処理することができる。
【００２４】
例えば、パイプラインが３つの将来のコードと１つの現在のコードとを含み、将来のコードのいずれも現在のコードに一致しない場合、インクリメント値２２０は、１でありうる（これは、現在のコードは、パイプラインにおいて１つしかなかったことによる）。将来のコードのいずれもインクリメント値には計数されなかったので、書込みイネーブルライン２３２は、一致する将来のコードによって将来のクロックサイクル時にディアサートされない。将来のコードのうちの１つが、任意の順序で、現在のコードに一致した場合、インクリメント値２２０は、２でありうる（これは、現在のコードが、パイプラインにおいて２つあったことによる）。更に、将来のコードのうちの１つがインクリメント値に計数されるので、書込みイネーブルライン２３２は、一致する将来のコードに関連付けられる将来のクロックサイクル時にディアサートされる。将来のコードのうちの任意の２つが現在のコードに一致した場合、インクリメント値２２０は、３でありうる（これは、現在のコードが、パイプラインにおいて３つあったことによる）。更に、将来のコードのうちの２つが、インクリメント値に計数されるので、書込みイネーブルライン２３２は、その２つの一致する将来のコードに関連付けられた２つの将来のクロックサイクル時にディアサートされる。最後に、３つの将来のコードの全てが現在のコードに一致する場合、インクリメント値２２０は、４でありうる（これは、現在のコードが、パイプラインにおいて４つあったことによる）。更に、将来のコードの３つがインクリメント値に計数されるので、書込みイネーブルライン２３２は、その３つの一致する将来のコードに関連付けられた３つの将来のクロックサイクル時にディアサートされる。
【００２５】
図２ｂは、本発明の実施形態による例示的な二重サンプリング除外回路２０８を示す。図２ｂにおいて、コード２０２は、パイプライン形式のステージ２３６、２３８、２４０、２４２、及び２４４を通りクロックと同期され、アドレス２３０を生成する。なお、図２ｂの二重サンプリング除外回路２０８におけるパイプラインステージの数は、インクリメント値が図２ａにおけるポートＢへの入力として現れるのに必要なステージ数と同じである。デジタル大小比較器２４６、２４８、及び２５０は、現在のコード２６２が第３の将来のコード２０２、第２の将来のコード２５８、又は第１の将来のコード２６０にそれぞれ等しい場合は、出力２５２、２５４、及び２５６のそれぞれにおいてアサートされた信号を生成し、等しくない場合は、ディアサートされた信号を生成する。
【００２６】
通常の条件下では、有効入力２６４がアサートされ、中間書込み（ＩＷ）信号２６６もアサートされる場合、任意のアサートされた比較器出力２５２、２５４、又は２５６は、ＡＮＤゲート対２６８及び２７０、２７２及び２７４、又は、２７６及び２７８の出力をそれぞれアサートし、従って、「１＋ビットカウント」ブロック２８０への入力をアサートする。このブロック２８０は、アサートされた入力の数を合計し、１を加算し、この値をインクリメント値２２０として出力する。
【００２７】
同時に、任意の１以上のＡＮＤゲート２６８、２７２、又は２７６の出力がアサートされる場合、１以上のゲート２８４、２８６、又は２８８の出力はそれぞれディアサートされ、各ディアサーションは、それぞれ、フリップフロップ２９０、２９２、及び２９４を通りクロックと同期される。各ディアサートされたフリップフロップ２９０、２９２、又は２９４は、１クロックサイクルだけＩＷ２６６をディアサートさせ、特定のクロックサイクルは、最終的には、アサートされた比較器出力２５２、２５４、及び２５６のいずれかに依存する。ＩＷ２６６のこれらのディアサーションは、パイプラインステージ２９６及び２９８を通りクロックと同期されて書き込みイネーブルライン２３２へと出力された後、デュアルポートＲＡＭのポートＢを、特定のクロックの間書込み不可にする。これは、複数値インクリメント時に既に対処されたコードの更なるインクリメントを無視する効果がある。
【００２８】
なお、図２ｂは、３つのルックアヘッド（即ち、３つの将来のコード）を使用する。これは、ＲＭＷオペレーションを行うためには３つのクロックサイクルが必要だからである。しかし、より多くの又はより少ないクロックサイクルが必要である場合、より多くの又はより少ないルックアヘッドが必要となる。
【００２９】
一般に、現在のコードとして現れるどのコードに対しても、ロジックは、現在のコードの後に受信される３つの他の将来のコードをルックアヘッド（look ahead）し、現在のコードに対するカウントを、１に、現在のコードと等しい将来のコードの総数を足したものでインクリメントすることを試みる。しかし、インクリメントが実際に行われるかどうかは、その現在のコードに対する書込みイネーブル信号（ｗｒ）がアサートされているか否かに依存する。書込みイネーブル信号は、現在のコードが前のインクリメントにおいて計数されなかった場合にはアサートされ、現在のコードが前のインクリメントにおいて既に計数されている場合にはディアサートされる。
【００３０】
なお、当業者であれば、図２ａ及び図２ｂは、明確にするために簡素化されており、レジスタ及びメモリへのクロック分布ネットワークといった様々な構成要素と、ヒストグラム結果を取出し可能とするメモリへのアクセス経路は、図示していないことは理解できよう。更に、試験開始前にメモリをクリアにするメカニズムが必要である。更に、図２ａ及び図２ｂのロジック設計は例示的に過ぎず、同じ機能を実行できる他の回路を本発明の範囲内で用いてもよいことも理解すべきである。
【００３１】
本発明を、添付図面を参照しつつ本発明の実施形態に関連して十分に説明したが、様々な変更及び修正は、当業者には明らかとなろう。このような変更及び修正は、特許請求の範囲により定義される本発明の範囲内に含まれることを理解するものとする。
【符号の説明】
【００３２】
１００  試験システム
１０２  モジュール
１０４  モジュール接続イネーブラ
１０６  スイッチマトリクスネットワーク
１０８  システムコントローラ
１１０  サイトコントローラ
１１２  ＤＵＴ
１１４  試験サイト
２００  ヒストグラムメモリ回路
２０２  データ
２０４  パイプラインステージ
２０６  パイプラインステージ
２０８  二重サンプリング除外回路
２１０  遅延されたデータ
２１２  デュアルポートＲＡＭ
２２０  インクリメント値
２２２  加算器
２３６、２３８、２４０、２４２、２４４、２９６、２９８  ステージ
２４６、２４８、２５０  デジタル大小比較器
２６４  有効入力
２６６  ＩＷ信号
２６８、２７０、２７２、２７４、２７６、２７８  ＡＮＤゲート
２８０  「１＋ビットカウント」ブロック
２９０、２９２、２９４  フリップフロップ
【図１ａ】
0005100601.tif 000002
【図１ｂ】
0005100601.tif 000003
【図２ａ】
0005100601.tif 000004
【図２ｂ】
0005100601.tif 000005