(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、
（ｂ）パターニング工程によって前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、
（ｃ）前記トレンチを含む全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、
（ｄ）前記パッド窒化膜をエッチングして酸化膜凸部を形成する段階と、
（ｅ）DHFまたはSC-1を利用した第１前処理洗浄工程によって前記酸化膜凸部の一部をエッチングする段階と、
（ｆ）全体構造上に第２ポリシリコン膜を蒸着した後、前記酸化膜凸部が露出するように前記第２ポリシリコン膜を平坦化する段階と、
（ｇ）カップリング比を改善させるためにHFまたはBOEを利用した第２前処理洗浄工程によって前記露出した酸化膜凸部の一部をエッチングして前記第１及び第２ポリシリコン膜からなるフローティングゲートを形成した後、誘電体膜及びコントロールゲートを形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１ポリシリコン膜は、530〜680℃の温度と0.1〜3.0torrの圧力下でCVD、LPCVD、PECVDまたはAPCVD法によってSiH4またはSi2H6とPH3ガスを用いて200〜1000Åの厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記トンネル酸化膜は、750〜800℃の温度でウェット酸化方式によって85〜110Åの厚さに蒸着され、900〜910℃の温度範囲でN2を用いて20〜30分間アニールを行って形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記（ａ）段階の前に、イオン注入工程を行って前記半導体基板内にウェルを形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記（ｂ）段階と前記（ｃ）段階との間に、前記トレンチ形成の際に発生した前記半導体基板のダメージを補償するための側壁酸化工程を行う段階と、
前記トレンチのコーナー部分をラウンディングするための急速熱処理工程を行う段階と、
全体構造上にその段差に沿って高温酸化膜を蒸着した後、高温で緻密化工程を行う段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記（ｆ）段階は、
全体構造上に前記第２ポリシリコン膜を蒸着する段階後、
前記第２ポリシリコン膜の上部に前記第２ポリシリコン膜の上部表面の段差を減らすためのバッファー層を蒸着する段階と、
CMP工程を行って前記バッファー層を除去し、前記CMP工程を引き続き施して前記第２ポリシリコン膜を平坦化する段階を含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
前記バッファー層はPE-CVD法で形成されたPE-TEOS層、PE-Nitride層、PSG層及びBPSG層の少なくとも１つであることを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記第２ポリシリコン膜は、530〜680℃の温度と0.1〜3.0torrの圧力下でCVD、LPCVD、PECVDまたはAPCVD法によってSiH4またはSi2H6とPH3ガスを用いて800〜2500Åの厚さに形成することを特徴とする請求項１又は６記載の半導体素子の製造方法。
【請求項９】
前記第１洗浄工程によって前記酸化膜凸部に対向する前記第１ポリシリコン膜の厚さの２／３程度が開放されることを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、自己整列方法でフローティングゲートを形成するフラッシュ素子のフローティングゲート形成方法に関する。
【０００２】
【従来の技術】
最近、デザインルール及び素子サイズが減少することにより、ETOX（EEPROM Tunnel Oxide）セルにおいてフローティングゲート間の間隔及びカップリングに最も大きい影響を及ぼすフィールド酸化膜（Field Oxide; FOX）オーバーラップの調節に困っている。一般にSTI工程を用いてフラッシュメモリーセルを実現しているが、フローティングゲートのアイソレーションを行う際にマスクを用いたパターニング工程の作業は、マスク臨界寸法（Critical Dimension; CD）の変化によるウェーハの均一化が容易でないため、素子間のカップリング比が均一ではないという問題点が生じる。また、フラッシュメモリー素子のプログラム及び消去の際に高いバイアス電圧を印加すると、不均一なフローティングゲートによってフラッシュメモリー素子の欠陥が発生する。アイソレーションマスクとポリマスクとの間に整列誤差及びマスク工程の増加は、歩留りの低下とコストアップの原因になっている。
【０００３】
【発明が解決しようとする課題】
そこで本発明は、かかる従来の問題点を解決するためのもので、その目的は、フローティングゲートを形成するためのトンネル酸化膜及び第１ポリシリコン膜膜を蒸着した状態でパターニング工程を行ってSTI構造の素子分離膜を形成し、第１ポリシリコン膜膜上に第２ポリシリコン膜膜を蒸着してフローティングゲートを形成することにより、マスク工程を使用することなく、フローティングゲートを形成することができ、小さなサイズのフローティングゲートを形成することができる半導体素子の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、パターニング工程によって前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、前記トレンチを含む全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、前記パッド窒化膜をエッチングして酸化膜凸部を形成する段階と、DHFまたはSC-1を利用した第１前処理洗浄工程によって前記酸化膜凸部の一部及び前記第１ポリシリコン膜の一部をエッチングする段階と、全体構造上に第２ポリシリコン膜を蒸着した後、前記酸化膜凸部が露出するように前記第２ポリシリコン膜を平坦化する段階と、カップリング比を改善させるためにHFまたはBOEを利用した第２前処理洗浄工程によって前記露出した酸化膜凸部の一部をエッチングして前記第１及び第２ポリシリコン膜からなるフローティングゲートを形成した後、誘電体膜及びコントロールゲートを形成する段階とを含んでなることを特徴とする。
【０００５】
【発明の実施の形態】
以下、添付図を参照して本発明の実施例をさらに詳しく説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【０００６】
図１〜図４は本発明に係る半導体素子の製造方法を説明するための断面図である。
【０００７】
図１（ａ）を参照すると、半導体基板１０上に、基板表面の結晶欠陥抑制または表面処理及びイオン注入の際にバッファー層の役割をするスクリーン酸化膜（図示せず）を蒸着した後イオン注入を行ってウェルを形成する。前記スクリーン酸化膜を除去した後、トンネル酸化膜12、第１ポリシリコン膜14及びパッド窒化膜16を蒸着する。
【０００８】
具体的に、前記スクリーン酸化膜の形成の前に、半導体基板10の洗浄のために、50:1のH2OとHFとの混合比率を有するDHF（Dilute HF）、NH4OH、H2O2及びH2OからなるSC-1（Standard Cleaning-1）とを用いて、或いは100:1〜300:1のNH4FとHFとの混合比率を有するBOE（Buffered Oxide Etch）とNH4OH、H2O2及びH2OからなるSC-1とを用いて前処理洗浄工程を行う。750〜800℃の温度範囲内でドライまたはウェット酸化を行って厚さ30〜100Åの前記スクリーン酸化膜を形成する。イオン注入の後、50:1のH2OとHFとの混合比率を有するDHF、NH4OH、H2O2及びH2OからなるSC-1とを用いて前記スクリーン酸化膜をエッチングする。トンネル酸化膜12を750〜800℃の温度でウェット酸化方式によって85〜110Åの厚さに形成し、トンネル酸化膜12の蒸着後900〜910℃の温度でN2を用いて20〜30分間熱処理工程を行うことにより、トンネル酸化膜12と半導体基板10間の界面の欠陥密度を最小化する。トンネル酸化膜12上に、530〜680℃の温度と0.1〜3.0torrの圧力下でCVD（Chemical Vapor Deposition）、LPCVD（Low Pressure CVD）、PECVD（Plasma Enhanced CVD）又はAPCVD（Atmospheric Pressure CVD）法で、SiH4またはSi2H6とPH3ガスを用いて厚さ200〜1000Åの第１ポリシリコン膜14を蒸着する。かくして、第１ポリシリコン膜14の粒度が最小化されることにより、電界集中を防止することができる。第１ポリシリコン膜14上にLP-CVD法で厚さ約1300〜3000Åのパッド窒化膜16を形成する。
【０００９】
図１（ｂ）を参照すると、パッド窒化膜16、第１ポリシリコン膜14、トンネル酸化膜12及び半導体基板10をISOマスクパターニング（Isolation mask patterning）によって順次エッチングしてSTI（Shallow Trench Isolation）構造のトレンチ18を形成することで活性領域とフィールド領域を定義する。STI構造のトレンチ18側壁のエッチングダメージを補償するためのドライ酸化工程を行い、急速熱処理工程（Rapid Thermal Process）を行ってトレンチ18のコーナー部分をラウンディングする。全体構造上に高温酸化膜（High Temperature Oxide; HTO）を薄く蒸着して高温で緻密化工程を行い、ライナー酸化膜（図示せず）を形成する。
【００１０】
具体的に、全体構造上に感光膜を塗布した後、感光膜マスクを用いたフォトリソグラフィ工程を行って感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとするエッチング工程を行ってパッド窒化膜16、第１ポリシリコン膜14、トンネル酸化膜12及び半導体基板10をエッチングしてSTI構造のトレンチ18を形成する。前記エッチング工程によるトレンチ18側壁のダメージを補償するために800〜1000℃の温度範囲内でドライ酸化工程を行って側壁酸化膜を50〜150Åの厚さに形成する。水素を用いた急速熱処理工程を行って（すなわち、半導体基板の原子移動性質を利用）トレンチコーナー部分と角が立った部分をラウンディングすることにより、電場集中を抑制して素子の動作特性を向上させる。急速熱処理工程は、高速熱処理（Fast Thermal Process; FTP）型装備で600〜1050℃の温度範囲と300〜380torrの圧力下で100〜2000sccmの水素ガスを流入して５〜15分間行う。
【００１１】
後続工程の酸化膜とトレンチ18との接着特性を向上させるとともにモウト（Moat）の発生を防止するために、DCS（Dichloro Silane; SiH2Cl2）ガスを用いて形成されたHTOを50〜150Åの厚さに蒸着した後、1000〜1100℃の温度でN2を用いて20〜30分間高温緻密化工程を行い、ライナー酸化膜（図示せず）を形成する。高温緻密化工程によりライナー酸化膜の組職が緻密になってエッチング抵抗性を増加させ、STIの実現の際にモウト形成を抑制し、しかも漏洩電流を防止する役割を果たす。
【００１２】
図２（ａ）を参照すると、全体構造上に高密度プラズマ（High Density Plasma; HDP）酸化膜20を蒸着してトレンチ１８の内部を埋め込む。パッド窒化膜16を停止層とする平坦化工程を行う。パッド窒化膜16をエッチング停止層として、パッド窒化膜16上のHDP酸化膜20及びライナー酸化膜を除去するための平坦化工程を行う。
【００１３】
具体的に、トレンチ18の空白を満たすために厚さ5000〜10000Åの範囲でHDP（High Density Plasma）酸化膜20を形成する。この際、トレンチ18内部に空間が形成されないように前記HDP酸化膜20を蒸着する。CMPを用いた平坦化工程を行った後、パッド窒化膜16上に残存する可能性のある酸化膜を除去するために、BOEまたはHFを用いたポスト洗浄工程を行う。この際、オーバーエッチングに起因する前記HDP酸化膜20の高さの減少を最大限抑制する必要がある。
【００１４】
図２（ｂ）を参照すると、パッド窒化膜16をリン酸ディップアウト（H3PO4 dip out）を用いた窒化膜ストリップ工程を行うことにより、HDP酸化膜凸部22を形成する。パッド窒化膜16のストリップの際、HDP酸化膜凸部22は第１ポリシリコン膜14から700〜2500Åの高さにとなるようにする。この際、第１ポリシリコン膜14とフィールド酸化膜の段差は、後続工程で形成される第２ポリシリコン膜の厚さ程度に200〜300Å程度の小さい厚さを持つように残す。
【００１５】
図３（ａ）を参照すると、第１前処理洗浄工程を行った後、全体構造上に第２ポリシリコン膜24を蒸着する。平坦化工程を行ってHDP酸化膜凸部22上に形成された第２ポリシリコン膜24を除去することにより、フローティングゲート電極26を形成する。具体的に、DHFとSC-1を用いた前処理ウェット洗浄工程を行い、フィールド酸化膜とポリシリコン膜とのオーバーラップを形成する。この時、ウェット洗浄時間を調節してセル地域のモウト形状及び第１ポリシリコン膜14下部のトンネル酸化膜12の損失を防止する。また、ウェット洗浄工程によってHDP酸化膜凸部22に対向する第１ポリシリコン膜14の厚さの２／３程度（100〜700Å）が開放されるように、ウェット洗浄工程を制御する。第１ポリシリコン膜14と同一の材質の第２ポリシリコン膜24を800〜2500Åの厚さに蒸着してHDP酸化膜凸部22を埋め込む。PE-CVD法を用いて、PE-TEOS（Plasma Enhansed Tetra Ethyle Ortho Silicate）、PE-Nitride、PSG（Phosphorus Silicate Glass）及びBPSG（Boron Phosphorus Silicate Glass）のようなバッファー層（図示せず）を形成し、CMPを用いた平坦化工程で発生するおそれのあるバラツキを防止する。前記バッファー層は100〜1000Åの厚さに蒸着する。
【００１６】
化学的機械的研磨によってHDP酸化膜凸部22上のバッファー層と第２ポリシリコン膜24を除去して第２ポリシリコン膜24を孤立させることにより、第１及び第２ポリシリコン膜14、24からなるフローティングゲート電極26を形成する。また、化学的機械的研磨によってフローティングゲート電極（第１及び第２ポリシリコン膜の全厚）を厚さ1000〜2500Åの範囲で均一に残留させる。
【００１７】
図３（ｂ）を参照すると、CMP工程後の第２前処理洗浄工程でHFまたはBOEを用いて、露出したHDP酸化膜凸部22を厚さ500〜2000Åだけ除去する。これにより、既存のマスキング方式によって実現する時より小さなフローティングゲート電極26の幅と表面積を形成してカップリング比を大きくすることができる。
【００１８】
図４を参照すると、誘電体膜28を全体構造の段差に沿って形成した後、コントロールゲートを形成するための第３ポリシリコン膜30とタングステンシリサイド（WSi）膜32を順次蒸着する。具体的に、半導体素子に使われる多様な形態の誘電体膜を蒸着するが、本実施例ではONO（酸化膜／窒化膜／酸化膜（SiO2-Si3N4-SiO2）またはONON構造の誘電体膜28を蒸着する。ONO構造の誘電体膜28において、ONO構造における酸化膜は、耐圧及びTDDB特性に優れたDCS（SiH2Cl2）とN2Oガスを用いて0.1〜3torrの低圧と810〜850℃程度の温度下で約35〜60Åの厚さにLP-CVD法によって蒸着する。
【００１９】
また、ONO構造における窒化膜は、DCSとNH3ガスを用いて1〜3torrの低圧と650〜800℃程度の温度下で約50〜65Åの厚さにLP-CVD法によって蒸着する。前記ONO工程を行った後、ONO酸化膜の質を向上させるとともに各階間のインタフェースを強化させるために、ウェット酸化方式で約750〜800℃の温度でモニタリングウェーハを基準として約150〜300Åの厚さに酸化するようにスチームアニールを行うことができる。ひいては、前記ONO工程と前記スチームアニールを行う際、各工程間の遅延時間が数時間以内の工程を行って自然酸化膜または不純物による汚染を防止する。
【００２０】
第３ポリシリコン膜30は、タングステンシリサイド膜32を蒸着する際に誘電体膜28に置換固溶されて酸化膜の膜厚を増加させることが可能なフッ酸の拡散を防止するために、ドープされた膜とドープされていない膜（doped and undoped）の２重膜構造で、約510〜550℃の温度と1.0〜3torrの圧力下でLP-CVD法によってアモルファスシリコン膜で蒸着する。この時、ドープされた膜とドープされていない膜との比率を1:2〜6:1とし、フローティングゲート電極26同士の間の空間が十分埋め込まれるように約500〜1000Åの厚さに前記非晶質シリコン膜を形成することにより、後続のタングステンシリサイド膜32の蒸着時に隙間形成を抑制してワードライン抵抗Rsを減少させることができる。前記２重構造の第３ポリシリコン膜層を形成する際、SiH4またはSi2H6とPH3ガスを用いて、ドープされた膜を形成し、その後PH3ガスを遮断して、連続的にドープされていない膜を形成することが望ましい。
【００２１】
タングステンシリサイド膜32は、低いフッ素含有率と低いポストアニールドストレス（post annealed stress）並びに良好な接着強度を有するMS（SiH4）またはDCS（SiH2Cl2）とWF6との反応を用いて、300〜500℃の温度で適切なステップカバレッジ（step coverage）を実現し、ワードライン抵抗Rsを最小化することが可能な化学量論比である2.0〜2.8程度に成長させた方が良い。タングステンシリサイド膜32上にSiOxNyまたはSi3N4を用いてARC層（図示せず）を蒸着し、ゲートマスクとエッチング（Gate mask and etching）工程と、セルフアラインマスクとエッチング（Self aligned mask and etching）工程を行い、コントロールゲート電極を形成する。
【００２２】
【発明の効果】
以上説明したように、本発明は既存のマスクとエッチング工程によってフローティングゲートを形成した代わりに、フィールド酸化膜上に酸化膜凸部を形成し、酸化膜凸部同士の間にフローティングゲートを形成することにより、素子の臨界寸法を最小化し、素子の大きさを容易に調節でき、ウェーハ全体にわたって均一なフローティングゲートを形成することができる。また、均一なフローティングゲートによってセル間のカップリング比の差を減らすことにより、フラッシュメモリー素子の特性を向上させることができ、活性臨界寸法を減らすことにより、カップリング比を極大化することができる。
【００２３】
また、マスキング工程を減らすことにより、マスキング工程から発生するおそれのある問題点を解決することができ、工程の単純化を図ることができ、歩留り向上とコストダウンを実現することができる。また、酸化膜凸部の高さ及び間隔を調節することにより、多様な工程マージンを容易に確保することができる。
【図面の簡単な説明】
【図１】  本発明に係る半導体素子の製造方法を説明するための断面図である。
【図２】  本発明に係る半導体素子の製造方法を説明するための断面図である。
【図３】  本発明に係る半導体素子の製造方法を説明するための断面図である。
【図４】  本発明に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
10 …半導体基板
12 …トンネル酸化膜
14 …第１ポリシリコン膜
16 …パッド窒化膜
18 …トレンチ
20 …HDP酸化膜
22 …HDP酸化膜凸部
24 …第２ポリシリコン膜
26 …フローティングゲート電極
28 …誘電体膜
30 …第３ポリシリコン膜
32 …タングステンシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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