(57)【特許請求の範囲】
【請求項１】
サイド・ウォールを形成したゲート電極をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、
次いで、サイド・ウォールを除去してからゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート長が０．１〔μｍ〕以下となる世代のＭＯＳ（ｍｅｔａｌ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに於けるソース及びドレインを形成するのに好適な電界効果型半導体装置の製造方法に関する。
【０００２】
現在、レーザ・アニール技術は急速ランプ・アニール技術に代わる次世代の熱処理技術として期待されている。
【０００３】
レーザ・アニール技術は、２〔ｎｓｅｃ〕〜３〔ｎｓｅｃ〕程度の超短時間での溶融再結晶を行うことができる非平衡な熱処理技術である為、通常は温度で制限される半導体中に於ける不純物の固溶限界を越えた高い電気的活性化と急峻な不純物濃度プロファイルを実現することができる。
【０００４】
従って、低いコンタクト抵抗のソース領域及びドレイン領域の形成、及び、より浅く且つ急峻な不純物濃度プロファイルをもつソース・エクステンション領域やドレイン・エクステンション領域の形成が可能となる。
【０００５】
然しながら、そのようにしてＭＯＳトランジスタを作成する場合、そのＭＯＳトランジスタを囲む素子間分離用絶縁膜のＭＯＳトランジスタ側エッジの薄くなっている部分の裏面側と接する半導体部分が加熱され且つ溶融状態となり、その状態では不純物の拡散が著しく速くなって、不純物分布は均一、即ち、ボックス型となる為、チャネル・ストッパ、ソース、ドレインなどに於ける不純物の分布は著しく変わってしまう。尚、因に、通常のランプ加熱では、不純物の活性化率が温度に依って決まり、限界はあるものの、レーザ加熱で溶融した部分のような速い不純物拡散は起こらない。
【０００６】
レーザ・アニールに於ける前記問題を解消する為、シリコン半導体基板全体をレーザ光吸収が良好な金属膜、即ち、アブゾーバ膜で覆うことに依り、レーザ光が照射された場合、アブゾーバ膜でレーザ光を吸収し、その熱を不純物活性化熱処理すべきシリコン表面のみに選択的に伝えて溶融再結晶化し、その領域に於ける不純物を活性化するという、いわゆるアブゾーバ膜プロセスが知られている。
【０００７】
実際のアブゾーバ膜としては、下地と金属膜との反応を抑止する厚さ２０〔ｎｍ〕程度の酸化膜とレーザ光を吸収する厚さ２０〔ｎｍ〕程度のＴａＮなどの金属膜との積層膜からなっていて、このようなアブゾーバ膜を用いた場合のソース領域及びドレイン領域形成プロセスは、ゲート電極形成→ソース・ドレイン形成の為の不純物のイオン注入→アブゾーバ膜堆積→レーザ照射、の順になる。
【０００８】
図３はアブゾーバ膜プロセスを説明する為のＭＯＳトランジスタを表す要部切断側面図であり、図に於いて、１はシリコン半導体基板、２はゲート絶縁膜、３はゲート電極、４はソース・エクステンション領域、５はドレイン・エクステンション領域、６はＳｉＯ2 などの酸化膜、７はＴａＮなどからなる金属膜をそれぞれ示し、酸化膜６と金属膜７とでアブゾーバ膜を構成している。
【０００９】
図示の構成に於いて、ゲート電極３の両端近傍、即ち、図に見られるように○で囲んだ領域に於いては、ソース・エクステンション領域４及びドレイン・エクステンション領域５のチャネル側先端が深く入り込んでいる。
【００１０】
しかも、ゲート電極３を覆うＳｉＯ2 などからなる絶縁膜６の厚さ分も加わって、ソース・エクステンション領域４或いはドレイン・エクステンション領域５などの不純物領域のチャネル側先端と金属膜７との間は更に離隔しているので、このような状態でアブゾーバ膜プロセスを適用した場合、熱が充分に不純物領域のチャネル側先端に到達せず、従って、その部分の不純物は活性化されず、寄生抵抗が増大する旨の問題が起こっている。
【００１１】
【発明が解決しようとする課題】
本発明では、簡単な手段を採ることで、アブゾーバ膜プロセスを適用してソース領域やドレイン領域の不純物活性化熱処理を行っても、ソース領域或いはドレイン領域のチャネル側先端部分の不純物活性化を充分に行って、寄生抵抗を低減することができるようにする。
【００１２】
【課題を解決するための手段】
通常、ソース領域及びドレイン領域を形成する為の不純物をゲート電極をマスクとしてイオン注入した場合、その不純物は深さ方向だけでなく横方向にも拡がるので、アブゾーバ膜プロセスを適用した場合、ソース領域及びドレイン領域のチャネル側先端は熱源であるアブゾーバ膜から更に離れてしまい、従って、充分な不純物活性化熱処理が実施されないことになってしまう。
【００１３】
そこで、ソース領域及びドレイン領域のチャネル側先端がアブゾーバ膜から離隔しないように形成することが肝要であり、その為には、アブゾーバ膜の厚さを考慮に入れて、アブゾーバ膜からの熱が充分にソース領域及びドレイン領域のチャネル側先端に到達することができるように不純物イオンの注入をゲート電極の両端から離れる方向にオフセットして実施する。
【００１４】
不純物イオンの注入をゲート電極の両端から離隔する方向にオフセットして行ってからアブゾーバ膜プロセスを実施するには、
▲１▼
ゲート電極を形成してから、酸化膜或いは窒化膜からなるゲート・サイド・ウォールを形成し、ゲート電極及びゲート・サイド・ウォールをマスクとして不純物イオンの注入を行ってソース領域及びドレイン領域を形成し、その後、ゲート・サイド・ウォールを除去してからアブゾーバ膜を形成してレーザ・アニールを行う。
▲２▼
ゲート電極を頭部のゲート長に比較して根元部のゲート長を短くなるように加工したノッチ型とし、そのゲート電極をマスクとして不純物のイオン注入を行ってソース領域及びドレイン領域を形成し、その後、アブゾーバ膜を形成してレーザ・アニールを行う。
の二つの方法があり、▲２▼の方法では、ノッチ型ゲート電極を１回の工程で形成することができるのに対し、▲１▼の方法では、サイド・ウォールの形成及び剥離の工程が増加するので、▲２▼の方法は工程数が少なくなるので有利である。
【００１５】
前記手段を採ることに依り、アブゾーバ膜プロセスを用いたレーザ・アニールを実施しても、ゲート電極のゲート長方向両端近傍に於けるソース領域（ソース・エクステンション領域）並びにドレイン領域（ドレイン・エクステンション領域）のチャネル側先端まで不純物を活性化して充分に高濃度にすることができるので、寄生抵抗を低減した高性能微細ＭＯＳトランジスタを実現することができる。
【００１６】
【発明の実施の形態】
図１は本発明の実施の形態１を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図であり、以下、図を参照しつつ説明する。
【００１７】
図１（Ａ）参照
（１）
シリコン半導体基板１１にＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法を適用することに依って素子間分離領域（図示せず）を形成する。尚、ＳＴＩ法はＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ
ｓｉｌｉｃｏｎ）法に代替しても良い。
【００１８】
（２）
熱酸化法を適用することに依り、厚さが２〔ｎｍ〕のＳｉＯ2 からなるゲート絶縁膜１２を形成する。尚、ここでは、ゲート絶縁膜１２として酸化膜を用いたが、これは窒化膜、酸窒化膜、高誘電体である金属酸化物膜を用いることができる。
【００１９】
（３）
ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、ゲート絶縁膜１２上に厚さ１５０〔ｎｍ〕の多結晶シリコン層を形成する。尚、ここでゲート電極材料として多結晶シリコンを用いるが、これは金属、多結晶シリコンゲルマニウムなどに代替することができる。
【００２０】
（４）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極パターンのレジスト層を形成する。
【００２１】
（５）
エッチング・ガスをＨＢｒ＋Ｏ2 とするドライ・エッチング法を適用することに依り、前記工程（３）で形成した多結晶シリコン層及びゲート絶縁膜１２の異方性エッチングを行って、ゲート電極１３を形成し、且つ、ゲート絶縁膜１２のパターニングを行う。
【００２２】
（６）
ＣＶＤ法を適用することに依り、厚さ１０〔ｎｍ〕のＳｉＯ2 からなる絶縁層を全面に形成する。
【００２３】
（７）
エッチング・ガスをＣＦ4 ＋ＣＨＦ3 ＋Ａｒとするドライ・エッチング法を適用することに依り、前記工程（６）で形成したＳｉＯ2 からなる絶縁層の異方性エッチングを行ってゲート電極側面にサイド・ウォール１４を形成する。
【００２４】
（８）
イオン注入法を適用することに依り、サイド・ウォール１４並びにゲート電極１３をマスクとして、加速エネルギを３〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕とするＡｓイオンの打ち込みを行って、浅い高濃度の不純物領域、即ち、ソース・エクステンション領域１５及びドレイン・エクステンション領域１６を形成する。尚、イオン注入する不純物イオンがｐ型不純物イオンであるＢイオンであれば、加速エネルギを０．５〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕とすれば良い。
【００２５】
尚、前記イオン注入を行う前、或いは、後、重原子イオンを浅く打ち込んで前記の浅い高濃度不純物領域を非晶質化しても良く、具体的には、例えば加速エネルギを１５〔ｋｅＶ〕、ドーズ量を４×１０14〔cm-2〕としてＧｅイオンを注入する。このようにする理由は、非晶質にした場合、単結晶に比較して融点が３００〔℃〕程度低くなるので、レーザ・アニールする場合のパワが少なくて済むことになる。
【００２６】
前記工程（８）に見られるイオン注入を行って形成したソース・エクステンション領域１５及びドレイン・エクステンション領域１６は、イオン注入したことに依る横方向拡がりがあっても、従来の技術に依った場合に比較し、チャネルから離隔する方向に向かってオフセットされた状態に形成される。
【００２７】
図１（Ｂ）参照
（９）
フッ酸中に浸漬することに依り、ＳｉＯ2 からなるサイド・ウォール１４を除去してから、アブゾーバ膜プロセスを実施してアブゾーバ膜を形成する。
【００２８】
具体的には、ＣＶＤ法を適用することに依り、厚さが５〔ｎｍ〕〜５０〔ｎｍ〕程度のＳｉＯ2 からなる絶縁膜１７を形成し、次いで、スパッタリング法を適用することに依り、厚さが２０〔ｎｍ〕〜４０〔ｎｍ〕程度のＴａＮからなる金属膜１８を形成する。
【００２９】
（１０）
ＸｅＣｌやＡｒＦなどのエキシマ・レーザ、或いは、ＹＡＧレーザなどを用い、レーザ光を１回以上照射してレーザ・アニールを行う。
【００３０】
図２は本発明の実施の形態２を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図であり、以下、図を参照しつつ説明する。尚、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００３１】
図２参照
ゲート絶縁膜１２を成膜するまでの工程は実施の形態１と全く変わりないので省略し、その次の工程から説明することにする。
（１）
ゲート絶縁膜１２上に多結晶ＳｉＧｅ層と多結晶Ｓｉ層を積層形成する。
【００３２】
（２）
リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスをＨＢｒ＋Ｏ2 とするドライ・エッチング法を適用することに依り、前記工程（１）で形成した多結晶Ｓｉ層並びに多結晶ＳｉＧｅ層をゲート・パターンに
エッチングする。
【００３３】
この場合、ＨＢｒ＋Ｏ2 の流量比を適切に調整することで、多結晶Ｓｉと多結晶ＳｉＧｅとに於けるエッチングの異方性を制御することができ、これに依ってノッチ型ゲート電極２３を形成することができる。
【００３４】
即ち、前記多結晶Ｓｉ層並びに多結晶ＳｉＧｅ層をエッチング・ガスであるＨＢｒ＋Ｏ2 に曝した場合、Ｏ2 の作用でゲート電極側壁には被着物膜が形成されてゆくのであるが、ＨＢｒの流量比を大きくした場合、ゲート電極下部には前記被着物が生成され難いこととＨＢｒの流量が大きいことが相俟ってゲート電極下部の横方向エッチングが進むものである。
【００３５】
（３）
イオン注入法を適用することに依り、ノッチ型ゲート電極２３に於ける頭部２３Ａをマスクとして、加速エネルギを３〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕とするＡｓイオンの打ち込みを行って、浅い高濃度の不純物領域、即ち、ソース・エクステンション領域１５及びドレイン・エクステンション領域１６を形成する。尚、イオン注入する不純物イオンがｐ型不純物イオンであるＢイオンであれば、加速エネルギを０．５〔ｋｅＶ〕、ドーズ量を１×１０16〔cm-2〕とすれば良い。
【００３６】
尚、この場合もイオン注入を行う前、或いは、後、重原子イオンを浅く打ち込んで前記の浅い高濃度不純物領域を非晶質化しても良い。
【００３７】
（４）
前記工程（３）に見られるイオン注入を行って形成したソース・エクステンション領域１５及びドレイン・エクステンション領域１６は、ノッチ型ゲート電極２３の根元部２３Ｂに比較してゲート長が大である頭部２３Ａをマスクとするイオン注入で形成したものである為、チャネルから離隔する方向に向かってオフセットされた状態に形成されることは云うまでもない。
【００３８】
（５）
実施の形態１と同様にアブゾーバ膜プロセスを実施してアブゾーバ膜を形成する。即ち、ＣＶＤ法を適用することに依って、厚さが５〔ｎｍ〕〜５０〔ｎｍ〕程度のＳｉＯ2 からなる絶縁膜１７を形成し、次いで、スパッタリング法を適用することに依り、厚さが２０〔ｎｍ〕〜４０〔ｎｍ〕程度のＴａＮからなる金属膜１８を形成する。
【００３９】
（６）
ＸｅＣｌやＡｒＦなどのエキシマ・レーザ、或いは、ＹＡＧレーザなどを用い、レーザ光を１回以上照射してレーザ・アニールを行う。
【００４０】
前記何れの実施の形態で作製したＭＯＳトランジスタに於いても、ソース・エクステンション領域及びドレイン・エクステンション領域の不純物は、それ等のチャネル側先端まで充分に高濃度に活性化され、寄生抵抗は従来の技術に依った場合に比較して小さくなり、精密な実測ではないが、シミュレーションに依る寄生抵抗は１５０〔Ω−ｃｍ〕から５０〔Ω−ｃｍ〕へ１／３程度に低減することが確認されている。
【００４１】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができ、以下、それを付記として例示する。
【００４２】
（付記１）
ゲート電極をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、
次いで、ゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【００４３】
（付記２）
サイド・ウォール（例えばサイド・ウォール１４：実施の形態１参照、以下同じ）を形成したゲート電極（例えばゲート電極１３）をマスクとしてシリコン半導体基板（例えばシリコン半導体基板１１）表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域（例えばソース・エクステンション領域１５）及びドレイン・エクステンション領域（例えばドレイン・エクステンション領域１６）を形成するイオン注入を行う工程と、
次いで、サイド・ウォールを除去してからゲート電極も含めて全体を覆うアブゾーバ膜（例えば絶縁膜１７及び金属膜１８）を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【００４４】
（付記３）
頭部（例えば頭部２３Ａ：実施の形態２参照、以下同じ）のゲート長に比較して根元部（例えば根元部２３Ｂ）のゲート長が短いノッチ型ゲート電極（例えばノッチ型ゲート電極２３）をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、
次いで、ノッチ型ゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、
次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれてなること
を特徴とする電界効果型半導体装置の製造方法。
【００４５】
（付記４）
ゲート絶縁膜はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜に比較して誘電率が高い金属酸化物膜の何れか、或いは、それ等から選択された膜の積層構造からなること
を特徴とする（付記１）乃至（付記３）の何れか１記載の電界効果型半導体装置の製造方法。
【００４６】
（付記５）
ゲート電極はシリコン、ゲルマニウム、シリコン・ゲルマニウム混晶、金属の何れか、或いは、それ等から選択された材料の積層構造からなること
を特徴とする（付記１）乃至（付記３）の何れか１記載の電界効果型半導体装置の製造方法。
【００４７】
（付記６）
ソース・エクステンション領域及びドレイン・エクステンション領域を形成する不純物のイオン注入を行う前、或いは、後に当該領域のシリコン半導体基板表面を非晶質化処理を施すこと
を特徴とする（付記１）乃至（付記３）の何れか１記載の電界効果型半導体装置の製造方法。
【００４８】
（付記７）
アブゾーバ膜上に照射するレーザ光の強度が非晶質シリコンを溶融し且つ単結晶シリコンを溶融しない程度であること
を特徴とする（付記１）乃至（付記３）の何れか１記載の電界効果型半導体装置の製造方法。
【００４９】
【発明の効果】
本発明に依る電界効果型半導体装置の製造方法に於いては、ゲート電極をマスクとしてシリコン半導体基板表面にゲート電極チャネル方向両側から離隔してソース・エクステンション領域及びドレイン・エクステンション領域を形成するイオン注入を行う工程と、次いで、ゲート電極も含めて全体を覆うアブゾーバ膜を形成する工程と、次いで、アブゾーバ膜上にレーザ光を照射してソース・エクステンション領域及びドレイン・エクステンション領域のレーザ・アニールを行う工程とが含まれている。
【００５０】
前記構成を採ることに依り、アブゾーバ膜プロセスを用いたレーザ・アニールを実施しても、ゲート電極のゲート長方向両端近傍に於けるソース領域（ソース・エクステンション領域）並びにドレイン領域（ドレイン・エクステンション領域）のチャネル側先端まで不純物を活性化して充分に高濃度にすることができるので、寄生抵抗を低減した高性能微細ＭＯＳトランジスタを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図２】本発明の実施の形態２を説明する為の工程要所に於けるＭＯＳトランジスタを表す要部切断側面図である。
【図３】アブゾーバ膜プロセスを説明する為のＭＯＳトランジスタを表す要部切断側面図である。
【符号の説明】
１１  シリコン半導体基板
１２  ゲート絶縁膜
１３  ゲート電極
１４  サイド・ウォール
１５  ソース・エクステンション領域
１６  ドレイン・エクステンション領域
１７  絶縁膜
１８  金属膜
２３  ノッチ型ゲート電極
２３Ａ  ノッチ型ゲート電極の頭部
２３Ｂ  ノッチ型ゲート電極の根元部
【図１】
0005103695.tif 000002
【図２】
0005103695.tif 000003
【図３】
0005103695.tif 000004