(57)【特許請求の範囲】
【請求項１】
画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはアクティブ層がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、
前記駆動回路用ＴＦＴは、アクティブ層として、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層されたボトムゲート型ＴＦＴであり、前記ａ−Ｓｉ層および前記ｐｏｌｙ−Ｓｉ層を覆って、ｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層を覆ってＳＤ電極が形成されており、
前記ｐｏｌｙ−Ｓｉ層が前記ｎ＋Ｓｉ層と接触する辺は凹凸となっていることを特徴とする液晶表示装置。
【請求項２】
前記凹凸は矩形波状の凹凸であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記凹凸の深さは０．５μｍ以上であることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記ｐｏｌｙ−Ｓｉ層が前記ｎ＋Ｓｉ層と接触する辺に形成された矩形波状の凹凸の深さは辺の位置によって異なることを特徴とする請求項２に記載の液晶表示装置。
【請求項５】
前記凹凸は波状であることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記波状の凹凸の深さは０．５μｍ以上であることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記ｐｏｌｙ−Ｓｉ層が前記ｎ＋Ｓｉ層と接触する辺に形成された波状の凹凸の深さは辺の位置によって異なることを特徴とする請求項５に記載の液晶表示装置。
【請求項８】
画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはアクティブ層がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、
前記駆動回路用ＴＦＴは、アクティブ層としてｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層されたボトムゲート型ＴＦＴであり、
前記駆動回路用ＴＦＴのａ−Ｓｉ層およびｐｏｌｙ−Ｓｉ層にはスルーホールが形成され、前記ａ−Ｓｉ層および前記ｐｏｌｙ−Ｓｉ層を覆ってｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層を覆ってＳＤ電極が形成されており、
前記スルーホールにおいて、前記ｎ＋Ｓｉ層は前記ｐｏｌｙ−Ｓｉ層と接触することを特徴とする液晶表示装置。
【請求項９】
前記スルーホールの形状は正方形であることを特徴とする請求項８に記載の液晶表示装置。
【請求項１０】
画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、
前記画素用ＴＦＴはアクティブ層がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、
前記駆動回路用ＴＦＴは、アクティブ層としてｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層されたボトムゲート型ＴＦＴであり、
前記ａ−Ｓｉ層および前記ｐｏｌｙ−Ｓｉ層を覆ってｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層を覆ってＳＤ電極が形成されており、
前記ｎ＋Ｓｉ層が前記アクティブ層を乗り越える前記アクティブ層の辺は凹凸となっており、前記凹凸が形成された辺で前記ｎ＋Ｓｉ層と前記ｐｏｌｙ−Ｓｉ層が接触し、
前記ａ−Ｓｉ層および前記ａ−Ｓｉ層にはスルーホールが形成され、前記スルーホールにおいて、前記ｎ＋Ｓｉ層は前記ｐｏｌｙ−Ｓｉ層と接触することを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、表示領域にＴＦＴをスイッチングに用いた画素有し、表示領域の周辺にｐｏｌｙ−Ｓｉを用いたＴＦＴによる駆動回路を形成した、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板に画素電極と対応する場所にカラーフィルタ等が形成されたカラーフィルタ基板が対向し、ＴＦＴ基板とカラーフィルタ基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
ＴＦＴ基板には、縦方向に延在し、横方向に配列したデータ線と、横方向に延在して縦方向に配列した走査線とが存在し、データ線と走査線とで囲まれた領域に画素が形成される。画素は主として画素電極とスイッチング素子である薄膜トランジスタ（ＴＦＴ）が構成される。このようにマトリクス状に形成された多くの画素によって表示領域が形成される。
【０００４】
表示領域の外側には走査線を駆動する走査線駆動回路、データ線を駆動するデータ線駆動回路が設置される。従来は走査線駆動回路、データ線駆動回路はＩＣドライバが外付けされていた。このＩＣドライバはテープキャリア等によってＴＦＴ基板に接続される場合もあるし、ＩＣドライバが直接ＴＦＴ基板にチップオンされる場合もある。
【０００５】
一方、表示領域を確保したまま、表示装置全体を小さくしたいという要求等から、表示領域周辺にＴＦＴによって駆動回路を形成する技術が開発されている。このような表示装置では、表示領域に形成されるＴＦＴはａ−Ｓｉをチャンネル部に使用し、駆動回路部に形成されるＴＦＴはｐｏｌｙ−Ｓｉをチャンネル部に使用する。すなわち、表示領域ではリーク電流を小さいａ−Ｓｉを使用し、駆動回路部では電子の移動度が大きいｐｏｌｙ−Ｓｉを使用している。
【０００６】
一般にはａ−Ｓｉを用いたＴＦＴではボトムゲートの構造が用いられ、ｐｏｌｙ−Ｓｉを用いたＴＦＴではトップゲートの構造が用いられている。したがって、1枚の基板に構造の異なるＴＦＴを形成することになって、製造プロセスが複雑になる。
「特許文献１」には、プロセスが複雑になるのを防止するために、ｐｏｌｙ−Ｓｉを用いたＴＦＴにおいてもボトムゲートを用いる構成が記載されている。この構成はゲート電極の上に形成されたゲート絶縁膜の上に、先ず、チャンネルとなるｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉ層を形成する。ａ−Ｓｉの上にはｎ＋層のコンタクト層が形成され、その上にソース／ドレイン電極（ＳＤ電極）が形成される。ｐｏｌｙ−Ｓｉをチャンネルに用いたＴＦＴをこのような構成とすることによって、ａ−Ｓｉをチャンネルに用いたＴＦＴとで共通のプロセスが多くなり、プロセスが単純化する。
【０００７】
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
「特許文献１」に記載の技術では、ゲート電極１０３上に形成されたゲート絶縁層の上にｐｏｌｙ−Ｓｉ層を形成し、その上にａ−Ｓｉを形成し、その上にｎ＋層を形成してコンタクトを取っている。この構成はトランジスタがＯＮしている時はＯＮ電流は移動度の大きいｐｏｌｙ−Ｓｉ層を流れる。しかし、トランジスタをＯＦＦする時はリーク電流の問題が生ずる。
【０００９】
図１０は「特許文献１」記載されたと同様なｐｏｌｙ−Ｓｉのチャネルを有するＴＦＴの構成である。図１０（ａ）は平面図、図１０（ｂ）は図１０（ａ）のＡ−Ａ断面図である。図１０（ａ）において、ゲート電極１０３の上にはゲート絶縁膜１０４を挟んでｐｏｌｙ−Ｓｉ層１０７、続いてａ−Ｓｉ層１０８が積層されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９を介してＳＤ電極１１３が形成されている。
【００１０】
図１０（ｂ）は図１０（ａ）の詳細断面図である。図１０（ｂ）において、下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。ゲート絶縁膜１０４の上にはｐｏｌｙ−Ｓｉ層１０７が形成され、その上にはａ−Ｓｉ層１０８が形成されている。ａ−Ｓｉ層１０８の上にはｎ＋Ｓｉ層１０９が形成されている。ａ−Ｓｉ層１０８とｎ＋Ｓｉ層１０９とは同じマスクを用いてフォトリソグラフィがおこなわれるので、平面は同じ形状となっている。ｎ＋Ｓｉ層１０９の上にはＳＤ電極１１３が形成されている、ＳＤ電極１１３はＭｏからなるバリアメタル層１１０、Ａｌ層１１１、Ｍｏからなるキャップメタル層１１２で形成されている。
【００１１】
図１０のような構成において、ゲート電極１０３にプラス電圧を印加してＴＦＴにＯＮ電流を流す場合は時に問題は生じない。ところが、ゲート電極１０３にゼロ電圧あるいはマイナス電圧を印加して、ＴＦＴをＯＦＦしようとする場合にも、ＴＦＴがＯＦＦしないという現象が観測された。これではＴＦＴのスイッチング素子としての役割を持たない。これは次のような原因によるものと考えられる。
【００１２】
図１０（ｂ）において、ゲート電極１０３にマイナス電圧を印加するとｐｏｌｙ−Ｓｉ層１０７に正孔が誘起される。ｐｏｌｙ−Ｓｉ層１０７とＳＤ電極１１３のバリアメタル１１０との間には電位障壁はない。したがって、正孔による電流はそのままＳＤ電極１１３に流れこむことになる。したがって、ＴＦＴがＯＦＦしないことになる。
【００１３】
図１１はこのような問題を対策したＴＦＴの構造である。図１１（ａ）はＴＦＴの平面図であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ断面図である。図１１（ａ）は、表面的には図１０（ａ）と同じなので、説明は省略する。
【００１４】
図１１（ｂ）は図１１（ａ）のＡ−Ａ断面図である。図１１（ｂ）が図１０（ｂ）と異なる点は、ｎ＋Ｓｉ層がａ−Ｓｉ層の上のみでなく、ａ−Ｓｉ層の側部およびｐｏｌｙ−Ｓｉ層の側部にも延在していることである。ｎ＋Ｓｉ層がｐｏｌｙ−Ｓｉ層と接しているために、接触部に空乏層が形成され、リーク電流は阻止される。したがって、図１０で説明したような問題は解決される。
【００１５】
しかし、図１１（ｂ）のような構成のＴＦＴにおいては、ｐｏｌｙ−Ｓｉ層でのキャリアの移動度はａ−Ｓｉ層でのキャリア移動度に比較して１００倍以上であるために、ＯＮ電流は主としてｐｏｌｙ−Ｓｉ層を流れる。
【００１６】
図１１（ｂ）のような構成では、ｎ＋Ｓｉ層はａ−Ｓｉ層とはａ−Ｓｉ層の上部および側部で接するので、接触面積は大きいが、ｐｏｌｙ−Ｓｉ層とはｐｏｌｙ−Ｓｉ層の側部でのみ接触する。ｎ＋Ｓｉ層とｐｏｌｙ−Ｓｉ層との接触面積が小さいために、ＴＦＴをＯＮした時の抵抗が大きくなり、ＯＮ電流が制限される。これでは、ｐｏｌｙ−ＳｉＴＦＴを形成した効果を十分に発揮することが出来ない。
【００１７】
本発明に課題は、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層されたボトムゲート型ＴＦＴにおいて、ＯＮ電流を大きくすることである。
【課題を解決するための手段】
【００１８】
本発明は上記課題を克服するものであり、ｎ＋Ｓｉ層がｐｏｌｙ−Ｓｉ層の側部で接触する面積を増大させることによって、ＯＮ電流に対する抵抗を減少させ、ＯＮ電流を大きくするものである。このために、ａ−Ｓｉ層およびｐｏｌｙ−Ｓｉ層のｎ＋Ｓｉ層と接触する辺の形状を直線ではなく、凹凸状にして、ｎ＋Ｓｉ層とｐｏｌｙ−Ｓｉの側部が接触する面積を大きくする。凹凸の形状は種々とることが出来る。また、本発明の他の側面では、ａ−Ｓｉ層およびｐｏｌｙ−Ｓｉ層にスルーホールを形成し、このスルーホールにおいて、ｐｏｌｙ−Ｓｉ層とｎ＋Ｓｉ層を接触させることによって、接触面積を増大させ、ＯＮ電流を増大させる。具体的な手段は次の通りである。
【００１９】
（１）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記画素用ＴＦＴはアクティブ層がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、アクティブ層として、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層されたボトムゲート型ＴＦＴであり、前記ａ−Ｓｉ層および前記ｐｏｌｙ−Ｓｉ層を覆って、ｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層を覆ってＳＤ電極が形成されており、前記ｐｏｌｙ−Ｓｉ層が前記ｎ＋Ｓｉ層と接触する辺は凹凸となっていることを特徴とする液晶表示装置。
【００２０】
（２）前記凹凸は矩形波状の凹凸であることを特徴とする（１）に記載の液晶表示装置。
【００２１】
（３）前記凹凸の深さは０．５μｍ以上であることを特徴とする（２）に記載の液晶表示装置。
【００２２】
（４）前記ｐｏｌｙ−Ｓｉ層が前記ｎ＋Ｓｉ層と接触する辺に形成された矩形波状の凹凸の深さは辺の位置によって異なることを特徴とする（２）に記載の液晶表示装置。
【００２３】
（５）前記凹凸は波状であることを特徴とする（１）に記載の液晶表示装置。
【００２４】
（６）前記波状の凹凸の深さは０．５μｍ以上であることを特徴とする（５）に記載の液晶表示装置。
【００２５】
（７）前記ｐｏｌｙ−Ｓｉ層が前記ｎ＋Ｓｉ層と接触する辺に形成された波状の凹凸の深さは辺の位置によって異なることを特徴とする（５）に記載の液晶表示装置。
【００２６】
（８）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記画素用ＴＦＴはアクティブ層がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、アクティブ層としてｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴのａ−Ｓｉ層およびｐｏｌｙ−Ｓｉ層にはスルーホールが形成され、前記ａ−Ｓｉ層および前記ｐｏｌｙ−Ｓｉ層を覆ってｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層を覆ってＳＤ電極が形成されており、前記スルーホールにおいて、前記ｎ＋Ｓｉ層は前記ｐｏｌｙ−Ｓｉ層と接触することを特徴とする液晶表示装置。
【００２７】
（９）前記スルーホールの形状は正方形であることを特徴とする（８）に記載の液晶表示装置。
【００２８】
（１０）画素電極と画素用ＴＦＴがマトリクス状に形成された表示領域と、前記表示領域の周辺に駆動回路用ＴＦＴを含む駆動回路が形成された表示装置であって、前記画素用ＴＦＴはアクティブ層がａ−Ｓｉ層で形成されたボトムゲート型ＴＦＴであり、前記駆動回路用ＴＦＴは、アクティブ層としてｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層がこの順で積層されたボトムゲート型ＴＦＴであり、前記ａ−Ｓｉ層および前記ｐｏｌｙ−Ｓｉ層を覆ってｎ＋Ｓｉ層が形成され、前記ｎ＋Ｓｉ層を覆ってＳＤ電極が形成されており、前記ｎ＋Ｓｉ層が前記アクティブ層を乗り越える前記アクティブ層の辺は凹凸となっており、前記凹凸が形成された辺で前記ｎ＋Ｓｉ層と前記ｐｏｌｙ−Ｓｉ層が接触し、前記ａ−Ｓｉ層および前記ａ−Ｓｉ層にはスルーホールが形成され、前記スルーホールにおいて、前記ｎ＋Ｓｉ層は前記ｐｏｌｙ−Ｓｉ層と接触することを特徴とする液晶表示装置。
【発明の効果】
【００２９】
本発明の構成によれば、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層されたボトムゲート型のｐｏｌｙ−ＳｉＴＦＴの順電流を大きくすることが出来る。したがって、ａ−ＳｉＴＦＴとプロセス整合性の良いｐｏｌｙ−ＳｉＴＦＴを形成することが出来、同一基板にａ−ＳｉＴＦＴとｐｏｌｙ−ＳｉＴＦＴを混在して製作することが出来る。
【００３０】
本発明によれば、リーク電流の小さいａ−ＳｉＴＦＴを画素領域に使用し、ＯＮ電流が大きく動作速度の速いｐｏｌｙ−ＳｉＴＦＴを駆動回路に使用することが出来る。したがって、各ＴＦＴの特徴を生かした、駆動回路内蔵型液晶表示装置を実現することが出来る。また、ｐｏｌｙ−ＳｉＴＦＴとａ−ＳｉＴＦＴのプロセス整合性が良いので、コスト上昇を抑えることが出来る。
【発明を実施するための最良の形態】
【００３１】
実施例にしたがって、本発明の詳細な内容を開示する。
【実施例１】
【００３２】
本実施例の液晶表示装置では、縦方向に延在し、横方向に配列した映像信号線と横方向に延在して縦方向に配列した走査信号線とで囲まれた領域に画素が形成され、各画素には画素電極とスイッチングのためのＴＦＴとが配置されている。表示領域には画素電極およびＴＦＴを含む画素がマトリクス状に配列されている。表示領域の周辺には、各画素への映像信号の供給を制御する駆動回路が設置されている。本実施例では、画素部に使用されるＴＦＴはボトムゲート型ａ−ＳｉＴＦＴを使用し、駆動回路に使用されるＴＦＴはボトムゲート型のｐｏｌｙ−ＳｉＴＦＴを使用する。ここで、ａ−ＳｉＴＦＴとはアクティブ層としてａ−Ｓｉが使用されているという意味であり、ｐｏｌｙ−ＳｉＴＦＴとはアクティブ層としてｐｏｌｙ−Ｓｉが使用されているという意味である。なお、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層されている場合であっても、電流が実質ｐｏｌｙ−Ｓｉ層を流れる場合は、ｐｏｌｙ−ＳｉＴＦＴと呼ぶ。
【００３３】
図１は本発明の構成を示す断面模式図である。図１において、左側のＴＦＴはｐｏｌｙ−Ｓｉ層１０７とａ−Ｓｉ層１０８が積層された駆動回路部に使用されるＴＦＴである。右側のＴＦＴは画素部に使用されるＴＦＴである。画素部のＴＦＴのさらに右側には端子部が形成されている。図１においては、対比し易くするために駆動部ＴＦＴ、画素部ＴＦＴ、端子部が隣りあって記載されているが、実際の表示装置では各素子は離れた場所に形成されている。
【００３４】
図１において、ＴＦＴ基板１０１上には下地膜１０２が形成される。本実施例では下地膜１０２はＳｉＮ膜１層であるが、ＳｉＮおよびＳｉＯ２の２層膜で形成される場合もある。下地膜１０２の上にはゲート電極１０３が形成され、ゲート電極１０３を覆ってゲート絶縁膜１０４が形成されている。図１における左側の駆動回路部用のＴＦＴでは、ゲート絶縁膜１０４の上にｐｏｌｙ−Ｓｉ層１０７が形成される。このｐｏｌｙ−Ｓｉ層１０７がＴＦＴのチャネル部になる。ｐｏｌｙ−Ｓｉ層１０７の膜厚は５０ｎｍ程度である。ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８が形成される。ａ−Ｓｉ層１０８の膜厚は１５０ｎｍ程度である。
【００３５】
ａ−Ｓｉ層１０８およびｐｏｌｙ−Ｓｉ層を覆ってｎ＋Ｓｉ層１０９が形成される。このｎ＋Ｓｉ層１０９によって、ＯＦＦ電流を低減することが出来る。ｎ＋Ｓｉ層１０９はＳＤ電極１１３に覆われる。ｎ＋Ｓｉ層はａ−Ｓｉ層とは、ａ−Ｓｉ層の上面および側面において接触するので十分なコンタクト面積を取ることが出来る。しかし、ｎ＋Ｓｉ層はｐｏｌｙ−Ｓｉ層とは、ｐｏｌｙ−Ｓｉ層の側面でのみ接触するので、十分な接触面積を取ることが出来ない。この構成では、ＯＮ電流が流れるときに抵抗が大きくなり、ＯＮ電流を十分に流すことが出来なくなる。
【００３６】
これを対策するために、本実施例では、図２に示すように、ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層の境界を矩形波状の凹凸にパターニングする。図２のように、ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層を矩形波状の凹凸に形成することによって、ｎ＋Ｓｉ層との接触面積を増やすことが出来る。
【００３７】
図２は平面図であるから、ＳＤ電極に下にはａ−Ｓｉ層が現れている。ＳＤ電極の下にはｎ＋Ｓｉ層が形成されている。ＴＦＴのＯＮ電流時の抵抗を決めるのはｐｏｌｙ−Ｓｉ層の側部とｎ＋Ｓｉ層との接触である。キャリアのｐｏｌｙ−Ｓｉ中の移動度は、ａ−Ｓｉ中の移動度の１００倍以上であるので、ＯＮ電流はｐｏｌｙ−Ｓｉを流れる電流によって決まる。したがって、ＯＮ電流については、ｐｏｌｙ−Ｓｉ層とｎ＋Ｓｉ層との接触を例にとって説明する。図２において、ａ−Ｓｉ層の上に載っているＳＤ電極の幅はｗである。この場合、ｐｏｌｙ−Ｓｉ層の境界が単なる直線であれば、ｎ＋Ｓｉ層とｐｏｌｙ−Ｓｉ層との接触面積は、ｐｏｌｙ−Ｓｉ層の厚さをｔとすると、ｗ×ｔである。しかし、図２に示すように、ｐｏｌｙ−Ｓｉ層の境界を凹凸状として、凹凸のｈおよびｊをそれぞれｗ／４とすると、ｐｏｌｙ−Ｓｉ層とｎ＋Ｓｉ層の接触面積は２ｗ×ｔとなり、直線の場合の２倍となる。すなわち、ｐｏｌｙ−Ｓｉ層とｎ＋Ｓｉ層との接触抵抗は半分にすることが出来る。したがって、ＯＮ電流を２倍に増やすことが出来る。この効果は非常に大きい。また、凹凸のピッチｐを小さくすることによって、接触面積をさらに増やすことが出来、ＯＮ電流をさらに増加させることが出来る。
【００３８】
本実施例においては、図２におけるｈの値は０．５μｍ以上である。ｐｏｌｙ−Ｓｉ層の境界の形状において、ｐあるいはｊをどの程度まで、小さくできるか、あるいは、ｐおよびｊとの関係で、ｈをどの程度まで大きくできるかは加工精度による。
【００３９】
図１に戻り、ａ−Ｓｉ層の上にはＳＤ電極１１３が形成されている。ＳＤ電極１１３はＭｏによるバリアメタル１１０、Ａｌ層１１１、Ｍｏによるキャップメタル１１２から構成されている。ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって保護する。パッシベーション膜１１６の上には有機膜１１７による平坦化膜が形成され、画素電極１１９が形成される部分を平坦化する。
【００４０】
図１において、駆動回路部用のＴＦＴの右側には画素部に使用されるＴＦＴが記載されている。画素部のＴＦＴはチャネル部にｐｏｌｙ−Ｓｉ層１０７が形成されていない他は駆動回路部用ＴＦＴと同じ構造である。駆動回路部用のＴＦＴは高速動作が必要なために、電子移動度の大きいｐｏｌｙ−Ｓｉをチャネル部に使用している。一方、画素部は駆動回路部ほどの高速動作は必要としないので、ａ−Ｓｉがチャネル部に用いられている。
【００４１】
画素部のＴＦＴのＳＤ電極１１３は画素電極１１９と導通しており、データ信号を画素部に供給する。すなわち、画素部ＴＦＴを覆うパッシベーション膜１１６および有機膜１１７による平坦化膜にスルーホール１１５を形成し、このスルーホール１１５を通して画素電極１１９とＳＤ電極１１３が導通する。画素電極１１９は透明導電膜であるＩＴＯによって形成される。
【００４２】
図１において、画素部用ＴＦＴのさらに右側には端子部が記載されている。図１における端子部配線はゲート電極１０３と同層で形成される。すなわち、ゲート電極１０３と同じ材料でゲート電極１０３と同時に形成される。端子部配線はパッシベーション膜１１６、および平坦化膜によって保護されている。端子部においては、外部の回路と接続するためにパッシベーション膜および平坦化膜に端子部コンタクトホール１１８が形成されている。
【００４３】
端子部配線は金属で形成されているので、外部環境によって腐蝕しやすい。端子部配線の腐蝕を防止するために、金属酸化物導電膜１３０によって端子部を覆う。金属酸化物導電膜にはＩＴＯが使用される。端子部のＩＴＯは画素電極１１９のＩＴＯと同時に形成される。
【００４４】
図３乃至図６は図１に示すＴＦＴおよび端子部を形成するプロセスを示す。図３（ａ）において、ＴＦＴ基板１０１上に下地膜１０２であるＳｉＮをプラズマＣＶＤ法によって成膜する。その後、ゲート電極１０３を形成するための配線層をスパッタリングによって成膜し、フォトリソ工程によって加工する。ゲート電極１０３はこの後のレーザアニール工程を考慮して高融点材料（Ｍｏ系）で形成されている。
【００４５】
図３（ｂ）において、ゲート絶縁膜１０４となるＳｉＯ２膜をプラズマＣＶＤ法によって成膜し、続いてａ−Ｓｉ膜１０５をプラズマＣＶＤ法によって成膜する。このａ−Ｓｉ膜１０５はレーザアニールによってｐｏｌｙ−Ｓｉ膜１０７に変換される。ａ−Ｓｉ膜をレーザアニールするために、脱水素処理（４５０℃以上のアニール処理）を行い、ａ−Ｓｉ膜中の水素を脱離させる。その後、図３（ｃ）において、連続発振する固体レーザによるレーザビーム１０６によってａ−Ｓｉをｐｏｌｙ−Ｓｉ化する。
【００４６】
図４（ａ）に示すように、レーザを照射した後はａ−Ｓｉ層１０５がｐｏｌｙ−Ｓｉ層１０７となる。図４（ａ）等においては、１個のＴＦＴのみにレーザを照射しているが、実際には多くの駆動部用ＴＦＴが形成される領域に、同時にレーザが照射される。このように形成されたｐｏｌｙ−Ｓｉ層１０７に対してフォトリソ工程およびエッチング工程によって図４（ｂ）に示すように、ｐｏｌｙ−Ｓｉ層１０７によるアクティブ層が形成される。
【００４７】
次に図４（ｃ）に示すように、ｐｏｌｙ−Ｓｉ層１０７を覆ってａ−Ｓｉ層１０８がプラズマＣＶＤ法によって成膜される。その後、図５（ａ）に示すように、ａ−Ｓｉ層およびｐｏｌｙ−Ｓｉ層をフォトリソグラフィプロセスによって加工する。このフォトリソグラフィプロセスにおいて、ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層の形状を図３に示すような形状に加工する。また、このときの加工によって、ａ−Ｓｉ層とｐｏｌｙ−Ｓｉ層とは、同じ形状となる。
【００４８】
その後、図５（ｂ）に示すように、ａ−Ｓｉ層１０８の上には、Ｐをドープしたｎ＋Ｓｉ層１０９がプラズマＣＶＤ法によって成膜される。ｎ＋Ｓｉ層はａ−Ｓｉ層およびｐｏｌｙ−Ｓｉ層との間に空乏層を形成してリーク電流を低く抑える。ｎ＋Ｓｉ層を覆って、ＳＤ電極１１３層を成膜する。ＳＤ電極１１３層はデータ信号線と同層で同時に形成される。図５（ｂ）に示すように、ＳＤ電極１１３層はバリアメタル１１０層、Ａｌ層１１１、キャップメタル１１２層の３層から成っている。バリアメタル１１０層およびキャップメタル１１２層はＭｏによって形成されている。ＳＤ電極１１３の電気的な導通は主としてＡｌが担うが、ＭｏはＡｌのヒロック防止、および、ＡｌがＩＴＯと接触した場合に、Ａｌが酸化されることによる接触不良の防止のために用いられる。
【００４９】
図５（ｃ）に示すように、フォトリソ工程およびエッチング工程によってＳＤ電極１１３を加工する。また、ＳＤ電極１１３をマスクに使い、ｎ＋Ｓｉ層１０９をドライエッチングで除去する。このとき、チャネルエッチングも行い、ＴＦＴのソースードレイン間にあるａ−Ｓｉ層の一部を除去し、ＴＦＴの特性を安定化する。次に図６（ａ）に示すように、端子部におけるゲート配線、つまり、端子部配線部において、ゲート絶縁膜１０４に対して端子部コンタクトホール１１８をフォトエッチングによって形成する。
【００５０】
その後、図６（ｂ）に示すように、ＴＦＴ全体をＳｉＮによるパッシベーション膜１１６によって覆う。ＳｉＮはプラズマＣＶＤ法によって成膜する。その後、図１に示すように、平坦化のための感光性有機膜１１７を塗付し、フォトリソ工程によって加工する。有機膜１１７の膜厚は１〜２μｍ程度である。有機膜１１７をマスクにしてＳｉＮによるパッシベーション膜１１６をエッチングしてコンタクトホールを形成する。その後、画素電極１１９としてＩＴＯをスパッタリングによって成膜し、フォトエッチングに加工をおこない、画素電極１１９を形成すると図１に示すような構成となる。
【００５１】
図３乃至図６において、主として左側の図に示すｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層された構成のＴＦＴについて説明した。図３乃至図６の右側に示すａ−ＳｉＴＦＴについてはｐｏｌｙ−Ｓｉ層が無いだけで他のプロセスは同様である。この場合、図５（ａ）において、左側のＴＦＴのｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層をエッチングする際、右側のＴＦＴのａ−Ｓｉ層も同時にエッチングされることになる。右側のａ−Ｓｉ層のｎ＋Ｓｉ層との接触部は、かならずしも、図３に示すような凹凸形状としなくとも良い。ａ−Ｓｉ層はｎ＋Ｓｉ層とは上面でも接触しているので、接触面積は十分にとれるからである。
【００５２】
このようにして、同一基板上にｐｏｌｙ−Ｓｉ層１０７をチャネルとする駆動回路用ＴＦＴと、ａ−Ｓｉ層１０８をチャネルとする画素用ＴＦＴが同時に形成されることになる。
【実施例２】
【００５３】
図７は本発明の第２の実施例によるＴＦＴの平面図である。図７において、ゲート電極の上にはゲート絶縁膜を介してｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層されている。ａ−Ｓｉ層の上部、ａ−Ｓｉの側部、およびｐｏｌｙ−Ｓｉ層の側部をｎ＋Ｓｉ層およびＳＤ電極が覆っていることは、実施例１の図２と同様である。
【００５４】
本実施例が図２と異なるところは、ｐｏｌｙ−Ｓｉ層がｎ＋Ｓｉ層と接触する側辺は凹凸状ではなく、波状としている。ｐｏｌｙ−Ｓｉ層は５０ｎｍ、ａ−Ｓｉ層は１５０ｎｍであるのに対し、ｎ＋Ｓｉ層は５０ｎｍ程度である。そうするとｎ＋Ｓｉ層はｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層を乗り越えるときに断切れを起こし易い。ｎ＋Ｓｉ層が断切れを起こすとＳＤ電極が直接ｐｏｌｙ−Ｓｉ層と接する機会をもつことになる。ｐｏｌｙ−Ｓｉ層がｎ＋Ｓｉ層を介さずにＳＤ電極と直接接触するとリーク電流が増大し易い。このような断切れは、ｐｏｌｙ−Ｓｉ層の端部を矩形波状の凹凸状にした時は、特に矩形波状の凹凸のコーナー部において生じ易い。
【００５５】
本実施例は、ｐｏｌｙ−Ｓｉがｎ＋Ｓｉ層と接する辺を矩形波状の凹凸ではなく、波状とすることによって、シャープなコーナー部が形成されるのを避け、断切れの機会を減らしている。図７のような形状であっても、波の高さｈを大きくする、あるいは、波のピッチを小さくする等によって、必要なコンタクト面積を確保することが出来る。
【実施例３】
【００５６】
図８は本発明の第３の実施例によるＴＦＴの平面図である。図８において、ゲート電極の上にはゲート絶縁膜を介してｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層されている。ａ−Ｓｉ層の上部、ａ−Ｓｉの側部、およびｐｏｌｙ−Ｓｉ層の側部をｎ＋Ｓｉ層およびＳＤ電極が覆っていることは、実施例１の図２と同様である。
【００５７】
本実施例が図２と異なるところは、ｐｏｌｙ−Ｓｉ層がｎ＋Ｓｉ層と接触する側辺は凹凸状ではあるが、凹凸の深さが場所によって異なることである。ｎ＋Ｓｉ層あるいは、ＳＤ電極は全て一様の幅ではなく、例えば、図８に示すように、チャネル付近の幅が他の場所よりも大きい場合もある。このような場合、凹凸の深さをＳＤ電極に広く覆われる部分において深くすることによって、接触面積をより多くすることが出来る。
【００５８】
図８では、ｐｏｌｙ−Ｓｉ層がｎ＋Ｓｉ層と接する辺を凹凸状としたが、これに限らず、実施例２に示した波状として、その波の高さを場所によって変えても良い。すなわち、本実施例では、凹凸であれ、波状であれ、場所によって凹凸、あるいは波の高さを変化させることによって、接触面積を大きくするものである。
【実施例４】
【００５９】
図９は本発明の第４の実施例によるＴＦＴである。図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＢ−Ｂ断面図である。本実施例が実施例１乃至実施例３と異なるところは、ｎ＋Ｓｉ層とｐｏｌｙ−Ｓｉ層との接触面積を増やすために、ｐｏｌｙ−Ｓｉ層の辺の形状を変化させるのではなく、ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層にｐｏｌｙ−Ｓｉ層用スルーホール１４０を形成していることである。
【００６０】
図９（ａ）において、ＴＦＴの構成は実施例１乃至実施例３で説明したと同じである。図９（ａ）において、ＴＦＴのドレイン領域およびソース領域に各々３個のスルーホールが形成されている。このスルーホールを含む断面が図９（ｂ）である。図９（ｂ）において、ＴＦＴの断面構造は実施例１で説明したのと同様である。図９（ｂ）の特徴は、ｐｏｌｙ−Ｓｉ層およびａ−Ｓｉ層にｐｏｌｙ−Ｓｉ層用スルーホール１４０が形成されていることである。
【００６１】
ｐｏｌｙ−Ｓｉ層用スルーホール１４０が形成されていると、この部分でｎ＋Ｓｉ層とｐｏｌｙ−Ｓｉ層とが接触する面積を取ることが出来る。すなわち、ｐｏｌｙ−Ｓｉ層用スルーホール１４０が、１辺がｄの正方形であり、ｐｏｌｙ−Ｓｉ層の膜厚がｔとすれば、１個のｐｏｌｙ−Ｓｉ層用スルーホール１４０あたり４ｄ×ｔだけ接触面積を増やすことが出来、ｐｏｌｙ−Ｓｉ層用スルーホール１４０が３個あれば、この３倍で、１２ｄ×ｔ接触面積を増やすことが出来る。図９（ｂ）の点線で示す矢印は電流の流れる方向を示す。電流は従来どおり、ｐｏｌｙ−Ｓｉの側辺を流れると同時に、ｐｏｌｙ−Ｓｉ層用スルーホール１４０部のｐｏｌｙ−Ｓｉの側部も流れる。
【００６２】
図９（ａ）に示すｐｏｌｙ−Ｓｉ層用スルーホール１４０の平面形状は、正方形であるが、加工する際、コーナー部は丸みを帯びる場合があることはいうまでも無い。また、ｐｏｌｙ−Ｓｉ層用スルーホール１４０の平面形状は正方形に限らず、長方形、円、あるは、楕円等の形状としても良い。ｎ＋Ｓｉ層とアクティブ層とのオーバーラップ形状によって、最も形成が容易で、かつ、コンタクト面積をとり易い形状とすれば良い。
【００６３】
このｐｏｌｙ−Ｓｉ層用スルーホール１４０は、特別なフォトリソグラフィ工程を必要としない。すなわち、実施例１の図５（ａ）で説明したように、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層をエッチングするときにｐｏｌｙ−Ｓｉ層用スルーホール１４０を同時に形成すれば良い。すなわち、フォトリソグラフィ工程でのマスクを変えれば良いので、実施例１乃至実施例３の場合と本質的に同じである。
【００６４】
実施例１乃至実施例３において説明した、アクティブ層の辺に凹凸を形成することによってｎ＋Ｓｉ層とｐｏｌｙ−Ｓｉ層との接触面積を増大させる構成と、実施例４のような、ｐｏｌｙ−Ｓｉ層用スルーホール１４０によってｎ＋Ｓｉ層とｐｏｌｙ−Ｓｉ層との接触面積を増大させる構成とを組み合わせることも出来る。この組み合わせによって、ＯＮ電流をさらに増加させることが出来る。
【００６５】
以上のように、本発明によれば、ｐｏｌｙ−Ｓｉ層とａ−Ｓｉ層が積層されたタイプのＴＦＴにおいて、順電流を増加させることが出来、特に駆動回路に使用するＴＦＴの動作速度を上げることが出来る。また、このための、特別なプロセスを必要としないので、コストの上昇を伴うことなく、特性を向上させることが出来る。
【図面の簡単な説明】
【００６６】
【図１】本発明の液晶表示装置の断面模式図である。
【図２】実施例１のＴＦＴの平面図である。
【図３】実施例１の製造プロセスである。
【図４】実施例１の、図３に続く製造プロセスである。
【図５】実施例１の、図４に続く製造プロセスである。
【図６】実施例１の、図５に続く製造プロセスである。
【図７】実施例２のＴＦＴの平面図である。
【図８】実施例３のＴＦＴの平面図である。
【図９】実施例４のＴＦＴを示す図である。
【図１０】従来例のＴＦＴ構造である。
【図１１】ＯＦＦ電流を対策したＴＦＴ構造である。
【符号の説明】
【００６７】
１０１…ＴＦＴ基板、  １０２…下地膜、  １０３…ゲート電極、  １０４…ゲート絶縁膜、  １０６…固体レーザ、  １０７…ｐｏｌｙ−Ｓｉ層、  １０８…ａ−Ｓｉ層、  １０９…ｎ＋Ｓｉ層、  １１０…バリアメタル層、  １１１…Ａｌ層、  １１２…キャップメタル層、  １１３…ＳＤ電極、  １１４…チャネルエッチング部、  １１５…スルーホール、  １１６…パッシベーション膜、  １１７…有機膜、  １１８…端子部コンタクトホール、  １１９…画素電極１１９、  １３０…金属酸化物導電膜、  １４０…ｐｏｌｙ−Ｓｉ層用スルーホール１４０。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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