(57)【要約】【課題】本願発明の目的は、このＦＲＣ表示とオフセットキャンセラを併用した場合に生じる画像劣化の解消手段を提供することにある。【解決手段】本発明の表示装置駆動回路は、ＦＲＣ処理によって発生する、階調電圧レベルの画素ごとの分布状況に応じて、複数のオフセットキャンセラの動作周期の中から最適な一つを決定する。ＦＲＣ表示の面内の輝度変化とオフセットキャンセラの動作に起因する面内の輝度差の強調を回避できるため、画質劣化の改善を図ることが可能になる。【選択図】図１
2009008976.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に配列された複数の信号線と、
前記第１の方向に交差する第２の方向に配列された複数の走査線と、
前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、
該複数の画素の各々において、その第１の端子が前記複数の信号線のうちの対応するものに結合され、その第２の端子が前記複数の走査線のうちの対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子を備えた表示パネルと、
前記走査線に選択状態を示す走査パルスを１走査期間毎に線順次に出力する走査線駆動回路と、
前記信号線に表示データに応じた階調電圧を出力する信号線駆動回路と、
１又は複数のフレーム毎に前記画素へ出力する階調電圧を複数の階調電圧間で切替え、画素毎に前記階調電圧を切替える位相を変化させることで複数の階調間の中間階調を前記画素に表示させる、フレームレートコントロール回路を有する表示装置用駆動装置において、
該信号線駆動回路は、出力毎に前記画素に階調電圧を印加するためのアンプを有し、該オペアンプは、目標出力電圧に対して正側にオフセットを有した電圧レベルを出力する第１の期間と、負側にオフセットを有した電圧レベルを出力する第２の期間を切替える制御回路を備え、
該制御回路は、前記階調電圧を切り替える位相が異なる、複数のフレームレートコントロール処理を実行し、このうち選択されたフレームコントロール処理に応じ、第1の期間と第２の期間の切り替え周期を変更可能であることを特徴とする表示装置用駆動装置。
【請求項２】
請求項１記載の表示装置用駆動装置において、前記フレームレートコントロール処理後の階調電圧レベルの分布が、垂直方向の連続が多い場合、前記制御回路は前記第１の期間と第２の期間の切替え周期を１又は複数フレーム期間単位で切替え、水平方向の連続が多い場合、前記制御回路は前記第１の期間と第２の期間の切替え周期を１又は複数水平期間単位で切替える事を特徴とする表示装置用駆動装置。
【請求項３】
請求項１に記載の表示装置用駆動装置において、前記制御回路の動作周期は、外部から入力されるレジスタ値により規定されることを特徴とする表示装置用駆動装置。
【請求項４】
請求項１に記載の表示装置用駆動装置において、前記フレームレートコントロール処理後の階調電圧レベルの分布は、外部から入力されるレジスタ値により規定されることを特徴とする表示装置用駆動装置。
【請求項５】
第１の方向に配列された複数の信号線と、
前記第１の方向に交差する第２の方向に配列された複数の走査線と、
前記複数の信号線と前記複数の走査線との交点に対応して設けられた複数の画素と、
該複数の画素の各々において、その第１の端子が前記複数の信号線のうちの対応するものに結合され、その第２の端子が前記複数の走査線のうちの対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子と、
１又は複数のフレーム毎に前記画素へ出力する階調電圧を複数の階調電圧間で切替え、画素毎に前記階調電圧を切替える位相を変化させることで複数の階調間の中間階調を前記画素に表示させる、フレームレートコントロール回路を有する表示パネルを駆動する表示装置用駆動回路であって、
前記走査線に選択状態を示す走査パルスを１走査期間毎に順次に出力する走査線駆動回路と前記信号線に表示データに応じた階調電圧を出力する信号線駆動回路を備え、
該信号線駆動回路は、出力毎に前記画素に階調電圧を印加するためのオペアンプと、前記オペアンプが出力する前記階調電圧を所定のサンプリング期間でサンプリングするサンプリング手段を有し、
該オペアンプは、目標出力電圧に対して正側にオフセットを有した電圧レベルを出力する第１の期間と、負側にオフセットを有した電圧レベルを出力する第２の期間を切替える制御回路を備え、
該制御回路は、前記階調電圧を切り替える位相が異なる、複数のフレームレートコントロール処理を実行し、このうち選択されたフレームコントロール処理に応じ、第１の期間と第２の期間の切替え周期を変更可能である事を特徴とする表示装置用駆動回路。
【請求項６】
請求項５に記載の表示装置用駆動回路において、前記フレームレートコントロール処理後の階調電圧レベルの分布が垂直方向の連続が多い場合、前記制御回路は前記第１の期間と第２の期間の切替え周期を１又は複数フレーム期間単位で切替え、水平方向の連続が多い場合、前記制御回路は前記第１の期間と第２の期間の切替え周期を１又は複数水平期間単位で切替える事を特徴とする表示装置用駆動回路。
【請求項７】
請求項５に記載の表示装置用駆動回路において、前記制御回路の動作周期は、外部から入力されるレジスタ値により規定されることを特徴とする請求項１に記載の表示装置用駆動回路。
【請求項８】
請求項５に記載の表示装置用駆動回路において、前記フレームレートコントロール処理後の階調電圧レベルの分布は、外部から入力されるレジスタ値により規定されることを特徴とする請求項１に記載の表示装置用駆動回路。
【請求項９】
フレームレートコントロール制御方式により表示画像の階調表現を行う制御部と、オフセットキャンセラによりアンプの出力電圧の平均化を計る駆動回路を含む表示装置の制御方法であって、
前記アンプの正入力と負入力の切り替えを周期的に行う出力電圧平均化ステップと、
フレームレートコントロール処理を行う際、表示画像の階調電圧レベルの分布を検出する階調電圧レベル検出ステップと、
前記階調電圧レベル検出ステップにより前記表示画像の階調電圧レベルの分布が垂直方向の連続が多い場合には、前記出力電圧平均化ステップの切り替え周期を１または２以上のフレームの表示期間とし、水平方向の連続が多い場合には、１または２以上の水平走査期間とする出力電圧平均化周期切り替えステップを含むことを特徴とする表示装置の制御方法。
【請求項１０】
表示データに応じた階調電圧を信号線を介して表示パネルの各画素へ出力する表示装置用駆動回路において、
前記信号線ごとに設けられ、前記階調電圧を出力するアンプと、
高階調と低階調間の中間階調を表現するために、時間的に前記高階調と前記低階調を切り替えて表示するフレームレートコントロール回路と、
前記アンプの差動電圧の極性を時間的に入れ替えるオフセットキャンセラ回路とを備え、
フレームレートコントロールにおける前記高階調と前記低階調の画面上の空間的な配列パターンにおいて前記高階調と前記低階調が切り替わる周期が前記表示パネルの走査線方向に長く前記表示パネルの信号線方向に短い場合に、前記オフセットキャンセラ回路は、前記フレームレートコントロールにおける前記高階調と前記低階調が切り替わる前記信号線方向の周期に従って、オフセットキャンセラにおける前記極性の画面上の空間的な配列パターンにおいて前記表示パネルの信号線方向で前記極性を切り替えることを特徴とする表示装置用駆動回路。
【請求項１１】
請求項１０に記載の表示装置用駆動回路において、前記フレームレートコントロールにおける前記高階調と前記低階調が切り替わる周期が前記表示パネルの信号線方向に長く前記表示パネルの走査線方向に短い場合に、前記オフセットキャンセラ回路は、前記フレームレートコントロールにおける前記高階調と前記低階調が切り替わる前記信号線方向の周期に関係なく、前記オフセットキャンセラにおける前記表示パネルの信号線方向で前記極性を切り替えることを特徴とする表示装置用駆動回路。
【請求項１２】
請求項１０に記載の表示装置用駆動回路において、前記フレームレートコントロールにおける前記高階調と前記低階調が切り替わる周期が前記表示パネルの信号線方向に長く前記表示パネルの走査線方向に短い場合に、前記オフセットキャンセラ回路は、前記オフセットキャンセラにおける前記表示パネルの信号線方向の前記極性を同一極性とすることを特徴とする表示装置用駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データに応じて階調電圧を生成し、ＴＦＴ液晶等のアクティブマトリクス型の表示装置へ出力する駆動回路、及び駆動回路を備えた表示装置に係り、特に駆動回路の出力毎にアンプを設置する回路方式において、アンプに内蔵するオフセットキャンセラと省回路規模で多階調化可能なフレームレートコントロール（以下ＦＲＣと呼ぶ）表示方式の併用で発生する画質劣化を軽減可能な表示装置および駆動回路に関する。
【背景技術】
【０００２】
本発明の対象である、ＦＲＣ表示方式とオフセットキャンセラの従来技術について以下に説明する。
【０００３】
ＦＲＣ表示は２レベルの階調表示をフレーム間で切り替え、複数フレームの平均輝度で、その中間の階調を表現する多階調化技術である。例えば、７階調と８階調をフレームごとに交互に繰り返すことで７．５階調を表現する。
【０００４】
しかし、ＦＲＣ表示の問題点として、全ての画素で表示輝度を同位相で変化させるとフリッカが発生しやすいことが知られている。これを回避するため、表示輝度を切替える位相を画素毎に異ならせる事で、フリッカを抑制しつつ５ｂｉｔの階調電圧生成回路で６ｂｉｔの階調表現が可能になる事が知られている。結果、省回路化、低コスト化が可能である。
【０００５】
オフセットキャンセラは、階調電圧を印加するアンプの出力電圧のバラツキを平均化し、高画質表示を実現する技術である。アンプの出力電圧が目標出力電圧に対して＋Ｖ１［Ｖ］のバラツキが発生した場合、アンプを構成する差動回路部の正入力と負入力を入れ替えることで電圧のバラツキが−Ｖ１［Ｖ］になる。このことを利用し、一定周期ごとに入力端子を交互に切替えることで、出力電圧のバラツキを平均化する。すなわち、アンプを出力ピン毎に備える駆動回路で、オフセットキャンセラを実施することで、アンプの出力ばらつきが原因となる画質劣化を改善可能である。この技術を元に特開平１１−２４９６２８号公報（以下特許文献１）のような技術が開発されている。
【特許文献１】特開平１１−２４９６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＦＲＣ表示とオフセットキャンセラを併用した場合、ＦＲＣ表示で発生する面内の輝度変化と、オフセットキャンセラの動作による面内の輝度差が干渉し合い、縦縞や横縞のような画質劣化が発生する場合がある。
【０００７】
図１６はＦＲＣ表示とオフセットキャンセラの動作を説明したものである。一例として、設定１で水平方向に２画素、垂直方向に１画素毎の周期で輝度が“Ｈ（ＦＲＣ階調を実現する２階調のうちの高い輝度）”と“Ｌ（ＦＲＣ階調を実現する２階調のうちの低い輝度）”で変化するＦＲＣ表示を例にとり、この画質劣化について説明する。
【０００８】
ＦＲＣ表示で水平方向の２画素単位でＸ、Ｙがフレーム毎に入れ替わるため、境界部が縦方向の輝線として知覚される可能性を有する。一方で、オフセットキャンセラの動作周期がフレーム毎である場合、同一信号線上に配置された全ての画素に同じオフセット電圧Ａを付加するフレームと、オフセット電圧Ｂを付加するフレームを切り替えるが、オフセット電圧はアンプ毎にＡ（Ｂ）、Ａ´（Ｂ´）・・・と異なるため、あるフレームに着目すると、信号線毎に輝度差が発生する。この場合、ＦＲＣ表示とオフセットキャンセラが共に縦方向の輝度差の成分を有しているため、これらが互いに強調し合い、縦筋状の画質劣化となる可能性が高い。一方、設定２のように水平方向に１画素、垂直方向に２画素毎の周期で輝度が“Ｈ”と“Ｌ”で変化するＦＲＣ表示の場合、ＦＲＣ表示で垂直方向の２画素単位でＸ、Ｙがフレーム毎に入れ替わるため、境界部が横方向の輝線として知覚される可能性を有する。この場合、先の例と同様のオフセットキャンセラと組み合わせると、横方向と縦方向の輝度差が互いに打ち消し合う方向に働き合い、画質劣化は知覚しにくくなることを発見した。
【０００９】
本願発明の目的は、このＦＲＣ表示とオフセットキャンセラを併用した場合に生じる画像劣化の解消手段を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１２】
本願発明に関わる表示装置用駆動装置は、第１の方向に配列された複数の信号線と、第１の方向に交差する第２の方向に配列された複数の走査線と、複数の信号線と複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が複数の信号線のうちの対応するものに結合され、その第２の端子が複数の走査線のうちの対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子を備えた表示パネルと、走査線に選択状態を示す走査パルスを１走査期間毎に線順次に出力する走査線駆動回路と、前記信号線に表示データに応じた階調電圧を出力する信号線駆動回路と、１又は複数のフレーム毎に前記画素へ出力する階調電圧を複数の階調電圧間で切替え、画素毎に階調電圧を切替える位相を変化させることで複数の階調間の中間階調を画素に表示させる、フレームレートコントロール回路を備え、この信号線駆動回路は、出力毎に画素に階調電圧を印加するためのボルテージフォロア用途のオペアンプを有し、このオペアンプは目標出力電圧に対して正側にオフセットを有した電圧レベルを出力する第１の期間と、負側にオフセットを有した電圧レベルを出力する第２の期間を切替える制御回路を備え、この制御回路は、フレームレートコントロール処理の結果発生する階調電圧レベルの画素毎の分布状況に応じ、第１の期間と第２の期間の切替え周期を変更可能である事を特徴とする。
【００１３】
この本願発明に関わる表示装置用駆動装置は、表示装置用駆動装置において、制御回路は、フレームレートコントロール処理後の階調電圧レベルの分布が、垂直方向の連続が多い場合、第１の期間と第２の期間の切替え周期を１又は複数フレーム期間単位で切替え、水平方向の連続が多い場合、第１の期間と第２の期間の切替え周期を１又は複数水平期間単位で切替える事を特徴としても良い。
【００１４】
この本願発明に関わる表示装置用駆動装置は、制御回路の動作周期は、外部から入力されるレジスタ値により規定しても良い。
【００１５】
この本願発明に関わる表示装置用駆動装置は、フレームレートコントロール処理後の階調電圧レベルの分布は、外部から入力されるレジスタ値により規定しても良い。
【００１６】
本願発明に関わる表示装置用駆動装置は、第１の方向に配列された複数の信号線と、これらの第１の方向に交差する第２の方向に配列された複数の走査線と、複数の信号線と複数の走査線との交点に対応して設けられた複数の画素と、該複数の画素の各々において、その第１の端子が前記複数の信号線のうちの対応するものに結合され、その第２の端子が複数の走査線のうちの対応するものに結合され、かつその第３の端子が該画素の画素電極に結合されたスイッチング素子を備えた表示パネルを駆動し、走査線に選択状態を示す走査パルスを１走査期間毎に線順次に出力する走査線駆動回路と、信号線に表示データに応じた階調電圧を出力する信号線駆動回路と、１又は複数のフレーム毎に画素へ出力する階調電圧を複数の階調電圧間で切替え、画素毎に前記階調電圧を切替える位相を変化させることで複数の階調間の中間階調を前記画素に表示させる、フレームレートコントロール回路とを備え、この信号線駆動回路は、出力毎に画素に階調電圧を印加するためのボルテージフォロア用途のオペアンプと、オペアンプが出力する階調電圧を所定のサンプリング期間でサンプリングするサンプリング手段を有し、該オペアンプは、目標出力電圧に対して正側にオフセットを有した電圧レベルを出力する第１の期間と、負側にオフセットを有した電圧レベルを出力する第２の期間を切替える制御回路を備え、該制御回路は、階調電圧を切り替える位相が異なる、複数のフレームレートコントロール処理を有し、このうち選択されたフレームコントロール処理に応じ、第１の期間と第２の期間の切替え周期を変更可能である事を特徴とする。
【００１７】
この本願発明に関わる表示装置用駆動装置は、フレームレートコントロール処理後の階調電圧レベルの分布が、垂直方向の連続が多い場合、制御回路が第１の期間と第２の期間の切替え周期を１又は複数フレーム期間単位で切替え、水平方向の連続が多い場合、制御回路が第１の期間と第２の期間の切替え周期を１又は複数水平期間単位で切替える事を特徴としても良い。
【００１８】
この本願発明に関わる表示装置用駆動装置は、制御回路の動作周期は、外部から入力されるレジスタ値により規定しても良い。
【００１９】
この本願発明に関わる表示装置用駆動装置は、フレームレートコントロール処理後の階調電圧レベルの分布は、外部から入力されるレジスタ値により規定しても良い。
【００２０】
本願発明に関わる表示装置の制御方法は、フレームレートコントロール制御方式により表示画像の階調表現を行う制御部と、オフセットキャンセラによりアンプの出力電圧の平均化を計る駆動回路を含む表示装置に対するものであって、アンプの正入力と負入力の切り替えを周期的に行う出力電圧平均化ステップと、フレームレートコントロール処理を行う際、表示画像の階調電圧レベルの分布を検出する階調電圧レベル検出ステップと、階調電圧レベル検出ステップにより表示画像の階調電圧レベルの分布が垂直方向の連続が多い場合には、出力電圧平均化ステップの切り替え周期を１または２以上のフレームの表示期間とし、水平方向の連続が多い場合には、１または２以上の水平走査期間とする出力電圧平均化周期切り替えステップを含むことを特徴とする。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２２】
本発明を適用した表示装置用駆動装置では、ＦＲＣ表示方式と駆動アンプのオフセットキャンセラ機能を搭載時に画質劣化無くＦＲＣ表示をすることが可能となる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施の形態）
以下、本発明第１の実施の形態に関わる表示装置用駆動装置の構成と動作を、図を用いて説明する。
【００２４】
図１は本発明第１の実施の形態に関わる表示装置用駆動装置全体のブロック図である。本装置は、ＣＰＵ１００、電源部１０１、走査線駆動部１０２、表示部１０３、ソース駆動部１０４からなる。
【００２５】
電源部１０１は、ドライバに入力される電源電圧Ｖｃｉをチャージポンプ回路等で昇圧して、走査線駆動部１０２および表示部１０３表示部およびソース駆動部１０４内で必要な電圧レベルを生成し、各ブロックに電源として供給するブロックである。
【００２６】
走査線駆動部１０２は、後述の表示部１０３の画素のＴＦＴをＯＮするためのタイミングおよび電圧を生成し、走査線毎に順次出力するブロックである。
【００２７】
表示部１０３は、走査線と信号線から導出される数の画素および、画素の点灯を制御するＴＦＴ素子を有する、アクティブマトリックス型液晶表示装置である。表示部１０３は、Ｒ、Ｇ、Ｂのカラーフィルタ、上部基板、液晶層、下部基板（ＴＦＴ基板）から成る。下部基板は、マトリックス状に走査線と信号線を有し、その配線の交点に配置されたＴＦＴ素子の出力先に配置された画素電極に対して、水平同期信号に従って、階調電圧が印加される。上部基板にはコモン電極があり、下部基板の画素に印加された階調電圧との差で表示輝度が決定する。
【００２８】
ソース駆動部１０４は、ＣＰＵ１００から送られるＲ、Ｇ、Ｂの入力表示データを、階調電圧に変換し、表示部１０３に印加する回路である。本実施の形態においては、入力表示データの情報量はＲ、Ｇ、Ｂともに１画素あたり６ｂｉｔとするが、後述のＦＲＣ演算部１１１により、入力表示データの上位５ｂｉｔデータでＦＲＣ表示することで、表示部１０３で６ｂｉｔの階調表示を実現する。
【００２９】
ソース駆動部１０４は、システムインターフェイス部１０５、レジスタ部１０６、タイミング生成部１０７、ＲＡＭ部１０８、ラッチ部１０９、データ電圧生成部１１０、ＦＲＣ演算部１１１、セレクタ部１１２、レベルシフタ部１１３、オペアンプ部１１４で構成される。
【００３０】
以下、ソース駆動部１０４の内部ブロックの構成と動作について説明する。
【００３１】
システムインターフェイス部１０５は、ＣＰＵ１００が出力する６ｂｉｔの表示データ及びインストラクションデータを受け、後述するレジスタ部１０６へ出力するブロックである。ここでインストラクションデータとは、例えばフレーム周波数、駆動ライン数、駆動電圧、走査線の駆動方法、γ設定等、電源部１０１、走査線駆動部１０２、ソース駆動部１０４の内部動作を決定するための情報である。また、ＦＲＣ方式の表示方式、および本実施の形態の特徴であるオフセットキャンセラの動作を決定するインストラクションデータも含まれる。
【００３２】
レジスタ部１０６は、システムインターフェイス部１０５から転送される表示データ及びインストラクションのデータを各ブロックへ出力する。例えば、６ｂｉｔ表示データは、表示データの取り込みのタイミングを指示するインストラクションと共に、後述するＲＡＭ部１０８へ出力される。駆動ライン数、フレーム周波数に関するインストラクションは、タイミング生成部１０７へ出力され、駆動電圧（γ設定を含む）に関するインストラクションは、基準電圧生成部１０９へ出力される。また、本実施の形態の特徴のＦＲＣ表示の演算や、オフセットキャンセラの動作周期を指示するインストラクションデータであるＦＲＣｒｅｇ、ＯＦＣｒｅｇに関しても該ブロックから、タイミング生成部１０７へ出力される。
【００３３】
タイミング生成部１０７は、インストラクションデータに基づき、各ブロックの動作を決定するタイミング信号を生成し、それらを対応するブロックに出力する。タイミング生成部１０７で、走査線駆動部１０２の出力を指示する信号ＧＰ、１走査期間を指示する水平同期信号ＬＰ、１フレーム期間を指示する垂直同期信号ＦＰを生成する。また、信号ＬＰ、ＦＰからフレームをカウントした信号Ｆｃｏｕｎｔ、走査ラインをカウントした信号Ｌｃｏｕｎｔを生成する。更に、ＦＲＣの動作を決定する信号ＦＲＣおよび、本発明の特徴であるオフセットキャンセラの動作周期を指示する信号ＯＦＣもタイミング生成部１０７で生成し、信号ＦＲＣはＦＲＣ演算部１１１へ、信号ＯＦＣはレベルシフタ部１１３へ出力する。上記の機能を有するためにタイミング生成部１０７はＯＦＣ生成部１１５及びＦＲＣ生成部１１６を有する。
【００３４】
ＲＡＭ部１０８は、表示部１０３の画素数相当の記憶領域を有し、１フレーム期間の表示データを記憶し、ラッチ部１０９に転送する。なお、表示データの取り込み、および出力動作のタイミングはレジスタ１０６からのＲＡＭの制御に係るインストラクションに従う。
【００３５】
ラッチ部１０９は、Ｒ、Ｇ、Ｂの６ｂｉｔ表示データを、水平同期信号ＬＰの立ち上がりに同期して順次取り込み、ＦＲＣ演算部１１１に出力する動作を行うブロックである。
【００３６】
データ電圧生成部１１０は、インストラクションデータに従い、電源部１０１から入力される基準電圧ＶＤＨから、抵抗分圧回路で３２レベルのデータ電圧を生成して、後述のセレクタ部１１２へ出力するブロックである。
【００３７】
ＦＲＣ演算部１１１は、加算判定部と加算部を有し、６ｂｉｔ表示データとＦＲＣタイミング生成部１０７からの転送される信号ＦＲＣによって表示データの上位５ｂｉｔデータに演算を行いセレクタ部１１２へ出力するブロックである。加算判定部に６ｂｉｔ表示データの下位１ｂｉｔが入力され、下位１ｂｉｔが“０”の場合は信号ＦＲＣによらず演算を行わずに上位５ｂｉｔデータをセレクタ部１１２に出力し、表示データの下位１ｂｉｔが“１”の時は、信号ＦＲＣに従い、上位５ｂｉｔデータに１を加算して出力する。
【００３８】
セレクタ部１１２は、出力ピン毎にセレクタを備えており、ＦＲＣ演算部１１１から送られてきた５ｂｉｔ表示データに従い、データ電圧生成部１１０で生成された３２レベルの階調電圧レベルから１レベルを選択して、後述するオペアンプ部１１４に出力する。例えば５ｂｉｔ表示データ“０００００”が送られてきた場合、０階調レベルに対応するアナログ電圧を選択し、“１１１１１”が送られてきた場合は最高階調レベルに対応するアナログ電圧を選択し、オペアンプ部１１４に転送する。
【００３９】
レベルシフタ部１１３は、タイミング生成部１０７から転送される信号ＯＦＣの電圧レベル１．６［Ｖ］を、アンプの電源電圧６［Ｖ］に変換し、オペアンプ部１１４に出力するブロックである。
【００４０】
オペアンプ部１１４は、セレクタ部１１２の出力を表示部１０３で実現するための電圧を表示部１０３に供給するブロックである。オペアンプは出力ピン毎に搭載され、各アンプは差動回路と差動回路の入出力を切り替えるオフセットキャンセラを備える。オフセットキャンセラは、オペアンプ部の差動回路の正入力と負入力を入れ替えるためのトランジスタスイッチを有し、このスイッチをレベルシフタ部１１３によって昇圧された信号ＯＦＣに従って切り替えることで、オフセットキャンセラの動作を実現する。
【００４１】
次にオフセットキャンセラに関する回路に着目して説明する。
【００４２】
図２は図１のブロック図からオフセットキャンセラに関する回路のみを抽出した機能説明用のブロック図である。また、図３は、このオフセットキャンセラに関する回路の動作タイミングを表すタイミングチャートである。
【００４３】
このオフセットキャンセラに関するＯＦＣ生成部１１５は、セレクタ２０１、フレームカウンタ２０４、ラインカウンタ２０５を主要な部品として構成される。またこのＯＦＣ生成部１１５の周辺回路として、表示部１０３、ＯＦＣレジスタ２０３、レベルシフタ１１３、オペアンプ部１１４がある。
【００４４】
セレクタ２０１は信号Ｆｃｏｕｎｔの下位２ｂｉｔ目と、ＦｃｏｕｎｔとＬｃｏｕｎｔの下位２ｂｉｔ目の排他的論理和で生成される信号を受け、ＯＦＣレジスタ２０３のレジスタ値ＯＦＣｒｅｇに従っていずれかを選択し、それをＯＦＣとして、レベルシフタ１１３に出力するブロックである。
【００４５】
フレームカウンタ２０４はＦｃｏｕｎｔ信号を出力するためのカウンタである。また、ラインカウンタ２０５はＬｃｏｕｎｔ信号を出力するためのカウンタである。Ｆｃｏｕｎｔ信号は直接セレクタ２０１に入力される。一方、Ｌｃｏｕｎｔ信号はＦｃｏｕｎｔ信号との間で下位２ｂｉｔ目の排他的論理和で生成される信号をセレクタ２０１に対して出力する。
【００４６】
次に図３を用いて図２のオフセットキャンセラに関する回路の説明を行う。
【００４７】
Ｆｃｏｕｎｔの下位２ｂｉｔ目の信号であるＦｃｏｕｎｔ［１］は、２フレーム毎でＨＩＧＨとＬＯＷを繰り返す信号であり、ラインカウンタの下位２ｂｉｔ目の信号であるＬｃｏｕｎｔ［１］は、２走査期間毎でＨＩＧＨとＬＯＷを繰り返す信号である。ＯＦＣレジスタ２０３で“００”を選択した場合、ＯＦＣはＦｃｏｕｎｔ［１］になり、“０１”を選択した場合、２フレーム毎にＬｃｏｕｎｔ［１］が反転する信号がＯＦＣとなる。これによりレジスタ２０３＝“０１”の場合、縦方向で２走査期間毎にオフセットキャンセラの差動回路が切り替わる表示部１０３の動作周期が実現できる。
【００４８】
次にＦＲＣ表示に関する回路に着目して説明する。
【００４９】
図４は、図１のブロック図からＦＲＣに関する回路のみを抽出した機能説明用のブロック図である。また、図５は、このＦＲＣに関する回路の動作タイミングを表すタイミングチャートである。
【００５０】
ＦＲＣ生成部１１６は、セレクタ３０１及びセレクタ３０２を主要な部品として構成される。また周辺回路として表示部１０３、レジスタ部１０６のレジスタ３０４、３０５、ＦＲＣ演算部１１１、セレクタ部１１２、オペアンプ部１１４が存在する。
【００５１】
セレクタ３０１は、ＦＲＣレジスタ３０４のレジスタ値ＦＲＣｒｅｇ０に従って、信号ＦＲＣ１又はＦＲＣ２をＦＲＣとして出力し、セレクタ３０２に転送するブロックである。ここでのＦＲＣ１およびＦＲＣ２はタイミング生成部からのＦＲＣ表示に係る信号とする。
【００５２】
セレクタ３０２はＦＲＣレジスタ３０５のレジスタ値ＦＲＣｒｅｇ１に従って、信号ＦＲＣと／ＦＲＣを出力するブロックである。ここで出力した信号を信号線毎にａ、ｂ、ｃ、ｄとする。例えば、表に従いＦＲＣｒｅｇ１で“０”を選択した場合、ａ、ｂ、ｃ、ｄで信号ＦＲＣと／ＦＲＣが交互に出力され、“１”を選択した場合、ａ、ｂでＦＲＣ、ｃ、ｄで／ＦＲＣの２信号線毎に交互の出力となる。
【００５３】
ＦＲＣ演算素子３０６は、ＦＲＣ演算部１１１中に含まれる、各セレクタの演算素子である。６ｂｉｔ表示データＤ１〜４とセレクタ３０２からの信号を受け、各ＦＲＣ演算素子３０６がＦＲＣ演算した表示データを出力するが、この出力データを信号線毎にａ１、ｂ１、ｃ１、ｄ１とする。
【００５４】
この図４の回路の動作について、図５のタイミングチャートを用いて説明する。信号ａ、ｂ、ｃ、ｄは、図４のＦＲＣｒｅｇ０で“０”を選択し、ＦＲＣｒｅｇ１で“１”を選択した場合の信号である。その場合の表示データａ１、ｂ１、ｃ１、ｄ１は、低い階調データと高い階調データが走査期間毎に交互、水平方向には２信号線毎に反転した信号となる。この結果、３０３表示部のような輝度変化のＦＲＣ表示を実現できる。
【００５５】
本発明では、ＦＲＣ表示の設定が、例えば、水平方向に比べて垂直方向に輝度変化の周期が長い場合、および垂直方向に比べて水平方向に輝度変化の周期が長い場合で、それぞれに対応したオフセットキャンセラの動作周期を選択できることを特徴とする。そこで、それぞれの場合について、図６ないし図９を用いて、ＦＲＣ表示とそれに対応するオフセットキャンセラの動作を説明する。
【００５６】
図６は、水平方向に比べて垂直方向に輝度変化の周期が長いＦＲＣ表示の場合における、オフセットキャンセラの動作を説明した図である。このＦＲＣ表示の場合、垂直方向には２画素毎に、水平方向には１画素毎で輝度変化が起こり、水平方向に比べて垂直方向に輝度変化の周期が長い。フレームの切り替わりで、垂直方向の２画素毎の輝度差が知覚しやすいため、図６のＦＲＣ表示の例では横縞の輝度差が知覚しやすい。
【００５７】
そこで、オフセットキャンセラの動作周期を、この横縞と協調しにくい２フレーム期間毎に設定する。この設定について、図７のタイミングチャートを用いて説明する。ａ１、ｂ１、ｃ１、ｄ１は、図６での信号線Ｓ１、Ｓ２、Ｓ３、Ｓ４に入力される階調であり、低い階調と高い階調が２走査期間毎に交互に繰り返す信号である。この場合のＯＦＣは２フレーム期間毎にＨＩＧＨとＬＯＷを繰り返す信号である。これらの信号により、図６の動作を実現する。
【００５８】
図８は、水平方向に比べて垂直方向に輝度変化の周期が長いＦＲＣ表示の場合における、オフセットキャンセラの動作を説明した図である。このＦＲＣ表示では、垂直方向には画素毎に、水平方向には２画素毎で輝度変化が起こり、垂直方向に比べて水平方向に輝度変化の周期が長い。この場合、縦縞の輝度差が知覚しやすいため、オフセットキャンセラの動作周期を、この縦縞と協調しにくい２走査期間毎に設定する。
【００５９】
この設定について、図９のタイミングチャートを用いて説明する。ａ１、ｂ１、ｃ１、ｄ１は、図８でのＳ１、Ｓ２、Ｓ３、Ｓ４に入力される階調であり、低い階調と高い階調が走査期間毎に交互に繰り返す信号である。この場合のＯＦＣは２走査期間毎にＨＩＧＨとＬＯＷを繰り返す信号である。これらの信号により、図９のタイミングチャートの動作を実現する。
【００６０】
なお、ＦＲＣ表示およびオフセットキャンラの動作周期は、それぞれのレジスタ、ＦＲＣｒｅｇ、ＯＦＣｒｅｇに従う。
【００６１】
このように、オフセットキャンセラを設定することで、ＦＲＣ表示とオフセットキャンセラを併用した場合に発生する縦縞或いは横縞の画質劣化を抑制できる。
【００６２】
なお、ＣＰＵから転送される表示データは、６ｂｉｔの例に説明したが、これに限らず８ｂｉｔ又はそれ以外でも構わない。また、オフセットキャンセラの動作周期は２走査期間、２フレーム期間として説明したが、この２択に限らず、複数の設定から選択する方式でも構わない。ＦＲＣ表示の動作についても、１ｂｉｔ分の階調表示をＦＲＣ表示する場合を例に説明したが、これに限らず２ｂｉｔ又はそれ以外でも構わない。さらに、水平方向、垂直方向の連続性についても２画素毎に限らず、規則性を大きく逸脱しない範囲で連続性が途切れていてもよい。
【００６３】
また、本実施の形態では、ＲＡＭを搭載した場合について説明したが、ＲＡＭを搭載しない表示装置用駆動装置でも構わない。更に、ストライプ配置の画素構造で説明したが、デルタ配置の画素構造を有する表示装置でも構わない。
【００６４】
更に、表示部１０３は液晶表示装置を前提に説明したが、駆動回路の出力ピン毎にアンプを設置する回路方式であり、表示輝度を電圧で制御する装置であれば、有機ＥＬや他の表示装置でも構わない。
【００６５】
（第２の実施の形態）
本発明の第２の実施の形態は、ＴＦＴ基板にオペアンプが出力する階調電圧を分配するためのスイッチ素子を内蔵することで実現する時分割駆動方式を前提に、オフセットキャンセラとＦＲＣ表示を併用した場合であっても、画質劣化が発生しないようにするものである。
【００６６】
以下、本発明の第２の実施の形態について、図１０ないし図１２を用いて説明する。
【００６７】
図１０は、本発明の第２の実施の形態を実現する表示装置用駆動装置全体のブロック図である。本装置は、ＣＰＵ１００、電源部１０１、走査線駆動部１０２、表示部１０３、ソース駆動部５０４から構成されるのは第１の実施の形態同様である。ただし、表示部１０３、ソース駆動部１０４の構成は第１の実施の形態のそれと相違する点がある。
【００６８】
表示部５０３には、ソース駆動部１０４からの入力を受けるデマルチプレクサ回路（ＤＥＭＵＸ）５５２を備える。
【００６９】
ソース駆動部１０４は、第１の実施の形態同様に、システムインターフェイス部１０５、レジスタ部１０６、ＲＡＭ部１０８、ラッチ部１０９、データ電圧生成部１１０で構成される。また、タイミング生成部５０７、ＦＲＣ演算部５１１、セレクタ部５１２、レベルシフタ部５１３オペアンプ部５１４も含まれるが、これらは第１の実施の形態と回路構成及び動作は相違する。これに加えて、本実施の形態のソース駆動部５０４には、マルチプレクサ回路（ＭＵＸ）５５１が追加されている。
【００７０】
以下、主に変更箇所と追加箇所について説明する。
【００７１】
タイミング生成部５０７はインストラクションデータに基づき、各ブロックの動作を決定するタイミング信号を生成し、それらを対応するブロックに出力する点では第１の実施の形態と同様である。ただし、本実施の形態では、三原色ごとによる時分割駆動方式を採用しているため、各色のタイミング信号を出力する点で第１の実施の形態と相違する。
【００７２】
図１１に表すとおり、マルチプレクサ回路（ＭＵＸ）５５１は３入力１出力のセレクタにより構成される。そして、ＦＲＣ演算部から出力されたＲ、Ｇ、Ｂの表示データとＳＲ、ＳＧ、ＳＢが入力され、時分割駆動を行うスイッチ素子を制御するＳＲ信号がアクティブ（本実施の形態では“ハイ”レベル）の時にはＲデータ、ＳＧ信号がアクティブの時にはＧデータ、ＳＢ信号がアクティブの時にはＢデータを選択してセレクタ部５１２に出力する。
【００７３】
セレクタ部５１２は、マルチプレクサ回路５５１から時分割に出力された表示データを、対応するデータ電圧に変換した後、オペアンプ部５１４に出力する。
【００７４】
オペアンプ部５１４は、セレクタ部５１２から出力されたデータ電圧を、デマルチプレクサ回路５５２に出力する。
【００７５】
図１２に示すとおり、デマルチプレクサ部（ＤＥＭＵＸ）５５２は、パネル内蔵スイッチを備えた１入力３出力のセレクタにより構成される。オペアンプ部５１４から出力されたデータ電圧を、前述のＳＲ信号がアクティブの時にはＲ線、ＳＧ信号がアクティブの時にはＧ線、ＳＢ信号がアクティブの時にはＢ線に出力する。
【００７６】
レベルシフタ部５１３は、Ｖｃｃ＿ＧＮＤ（デジタル信号電圧）レベルをＶＧＨ＿ＶＧＬ（パネル内蔵スイッチの動作電圧）レベルに変換するブロックである。具体的にはＳＲ、ＳＧ、ＳＢを、パネル内蔵スイッチの動作電圧に変換する。
【００７７】
他のブロックに関しては第1の実施の形態と同様の動作のため、説明を割愛する。
【００７８】
次に、本実施の形態のオフセットキャンセラの動作について、図１３及び図１４を用いて説明する。
【００７９】
時分割駆動の場合、水平方向の３画素に同じオフセット電圧が付加される。このため、フレームの切り替わりで縦縞の輝度変化が発生する可能性がある。そこで、オフセットキャンセラの動作周期は時分割周期に設定し、図１３に示すように、水平方向の３画素には異なるオフセット電圧が付加されることを前提とする。
【００８０】
上記の前提において、本実施の形態は、ＦＲＣ表示に合わせて、オフセットキャンセラの動作周期を選択できることを特徴とする。ここでは、図１３に示す設定１、設定２のＦＲＣ表示の場合を例に、オフセットキャンセラの動作周期を説明する。
【００８１】
設定１は、水平方向に２画素、垂直方向に１画素毎の周期で輝度が変化するＦＲＣ表示と、それと併用した場合に画質劣化が発生しないオフセットキャンセラの動作の1例を示したものである。水平方向でオフセット電圧がｎラインではＡ→Ｂ→Ａ、ｎ＋１ラインではＢ→Ａ→Ｂとする。
【００８２】
設定２は、水平方向に１画素、垂直方向に２画素毎の周期で輝度が変化するＦＲＣ表示と、それと併用した場合に画質劣化が発生しないオフセットキャンセラの動作の1例を示したものである。水平方向でオフセット電圧がＡ→Ｂ→Ａとする。
【００８３】
上記オフセットキャンセラの動作を実現するタイミングについて、図１４用いて説明する。時分割タイミングを決定するＳＲ、ＳＧ、ＳＢは、1走査期間を３分割した期間で順次ＯＮしていく信号である。ラインカウンタの下位ｂｉｔであるＬｃｏｕｎｔ［０］は、走査期間毎にＨＩＧＨとＬＯＷを繰り返す信号である。ＯＦＣ１は、図１３で設定１のオフセットキャンセラ動作を実現する信号であり、１／３走査期間毎にＨＩＧＨとＬＯＷを繰り返す信号である。ＯＦＣ２は、図１３で設定２のオフセットキャンセラ動作を実現する信号であり、１／３走査期間毎にＨＩＧＨ、ＬＯＷ、ＨＩＧＨを繰り返す信号である。このＯＦＣ２は、Ｌｃｏｕｎｔ［０］とＯＦＣ１の排他的論理和で生成できる。
【００８４】
以上のように、時分割駆動方式の駆動回路装置において、同一オペアンプに接続された３本の信号線で、異なるオフセットキャンセラの動作をすることで、ＦＲＣ表示の面内の輝度変化とオフセットキャンセラの動作に起因する面内の輝度差の強調を回避できる。これにより、課題の画質劣化は回避可能である。また、本実施の形態では、３本の信号線を時分割駆動した場合を例に説明したが、６本の信号線の時分割駆動など、３本以上、以下でも構わない。更に、デマルチプレクサ回路をパネルに内蔵した時分割方式としたが、駆動回路に内蔵しても構わない。
【００８５】
（まとめ）
本発明の実施の形態をまとめると以下の通りになる。
【００８６】
ＦＲＣ表示の輝線成分とオフセットキャンセラに起因する輝度差の成分が、必ず打ち消しあう方向に働く様、オフセットキャンセラの周期を変更できれば、ＦＲＣ表示とオフセットキャンセラを併用した場合に発生する画質劣化が改善可能である。
【００８７】
そこで、図１５の設定１に示すように、例えば垂直方向に比べて水平方向に輝度変化の周期が長いＦＲＣ表示の場合、同一信号線の画素で短い周期でオフセットが切り替わるように、オフセットキャンセラの動作周期をＮ走査期間毎に設定する。また図１５の設定２のように、水平方向に比べて垂直方向に輝度変化の周期が長いＦＲＣ表示の場合、同一信号線の画素でオフセットが切り替わらない様に、オフセットキャンセラの動作周期をＮフレーム期間毎に設定する。
【００８８】
これにより、ＦＲＣ表示の面内の輝度変化とオフセットキャンセラの動作に起因する面内の輝度差の強調を回避できるため、課題の画質劣化は改善する。このような構成により、ＦＲＣ表示とオフセットキャンセラを併用でき、低コストで多階調表示が実現可能になる。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【００９０】
本発明は、表示データに応じて階調電圧を生成し、ＴＦＴ液晶等のアクティブマトリクス型の表示装置へ出力する駆動回路、及び駆動回路を備えた表示装置に似て起用可能であるが必ずしもこれらには限られない。駆動回路の出力ピン毎にアンプを設置する回路方式であり、表示輝度を電圧で制御する装置であれば、有機ＥＬや他の表示装置でも適用可能である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施の形態に関わる表示装置用駆動装置全体のブロック図である。
【図２】本発明の第１の実施の形態に関わるオフセットキャンセラに関する回路のみを抽出した機能説明用のブロック図である。
【図３】本発明の第１の実施の形態に関わるオフセットキャンセラに関する回路の動作タイミングを表すタイミングチャートである。
【図４】本発明の第１の実施の形態に関わるＦＲＣに関する回路のみを抽出した機能説明用のブロック図である。
【図５】本発明の第１の実施の形態に関わるＦＲＣに関する回路の動作タイミングを表すタイミングチャートである。
【図６】本発明の第１の実施の形態に関わる水平方向に比べて垂直方向に輝度変化の周期が長いＦＲＣ表示の場合における、オフセットキャンセラの動作を説明する図である。
【図７】本発明の第１の実施の形態に関わる水平方向に比べて垂直方向に輝度変化の周期が長いＦＲＣ表示の場合における、動作タイミングを表すタイミングチャートである。
【図８】本発明の第１の実施の形態に関わる垂直方向に比べて水平方向に輝度変化の周期が長いＦＲＣ表示の場合における、オフセットキャンセラの動作を説明する図である。
【図９】本発明の第１の実施の形態に関わる垂直方向に比べて水平方向に輝度変化の周期が長いＦＲＣ表示の場合における、動作タイミングを表すタイミングチャートである。
【図１０】本発明の第２の実施の形態に関わる表示装置用駆動装置全体のブロック図である。
【図１１】本発明の第２の実施の形態に関わるマルチプレクサ回路（ＭＵＸ）の構成を表す回路図である。
【図１２】本発明の第２の実施の形態に関わるデマルチプレクサ回路（ＤＥＭＵＸ）の構成を表す回路図である。
【図１３】本発明の第２の実施の形態に関わるオフセットキャンセラの動作を説明する図である。
【図１４】本発明の第２の実施の形態に関わるオフセットキャンセラの動作タイミングを表すタイミングチャートである。
【図１５】本発明のＦＲＣ表示とオフセットキャンセラ動作を説明する図である。
【図１６】ＦＲＣ表示と従来のオフセットキャンセラ動作を説明する図である。
【符号の説明】
【００９２】
１００…ＣＰＵ、１０１…電源部、１０２…走査線駆動部、１０３…表示部、
１０４…ソース駆動部、１０５…システムインターフェイス部、１０６…レジスタ部、
１０７…タイミング生成部、１０８…ＲＡＭ部、１０９…ラッチ部、
１１１…ＦＲＣ演算部、１１２…セレクタ部、１１３…レベルシフタ部、
１１４…オペアンプ部、１１５…ＯＦＣ生成部、１１６…ＦＲＣ生成部、
２０３…ＯＦＣレジスタ、２０４…フレームカウンタ、２０５…ラインカウンタ、
３０１…セレクタ、３０２…セレクタ、３０４…レジスタ、３０５…レジスタ、
３０６ａ、ｂ、ｃ、ｄ…ＦＲＣ演算素子、
５０７…タイミング生成部、５１１…ＦＲＣ演算部、５１２…セレクタ部、
５１３…レベルシフタ部、５１４…オペアンプ部、
５５１…マルチプレクサ回路、５５２…デマルチプレクサ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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