(57)【特許請求の範囲】
【請求項１】
半導体領域の上部に形成された第１の伝導型のソース領域と、該半導体領域の中間部に形成された第２の伝導型のボディ領域と、該半導体領域の下部に形成された第１の伝導型のドレイン領域と、該ソース領域、該ボディ領域及び該ドレイン領域に隣接して配設されたゲート領域とを有する複数の金属酸化膜半導体電界効果トランジスタセルと、
トレンチネットワーク内に配設され、上記半導体領域の下部に対してショットキー整流コンタクトを形成する導電体部分を有する複数のショットキーダイオードセルとを備え、
上記複数の金属酸化膜半導体電界効果トランジスタセルの少なくとも１つのゲート領域は、上記複数のショットキーダイオードセルの少なくとも１つに隣接する上記トレンチネットワークの側壁に配設され、
上記ショットキーダイオードセルのトレンチは、上記金属酸化膜半導体電界効果トランジスタセルのトレンチよりも幅広であることを特徴とする併合素子。
【請求項２】
上記ゲート領域は、二酸化シリコン領域に隣接する、不純物がドープされたポリシリコン領域を備えることを特徴とする請求項１記載の併合素子。
【請求項３】
上記第１の伝導型は、ｎ型伝導性であり、上記第２の伝導型は、ｐ型伝導性であることを特徴とする請求項１記載の併合素子。
【請求項４】
上記半導体領域は、シリコン領域であることを特徴とする請求項１記載の併合素子。
【請求項５】
上記半導体領域は、エピタキシャルシリコン領域であることを特徴とする請求項４記載の併合素子。
【請求項６】
上記半導体領域の下部に対してショットキー整流コンタクトを形成する導電体部分は、チタンタングステン、プラチナシリサイド、アルミニウム、アルミニウム合金のうちの１つ以上を含むことを特徴とする請求項４記載の併合素子。
【請求項７】
上記ボディ領域への接触として、不純物が高濃度にドープされたコンタクト領域を更に備える請求項３記載の併合素子。
【請求項８】
上記ショットキーダイオードセルの下方に配設され、該ショットキーダイオードセルの外周に接触するｐ型領域を更に備える請求項３記載の併合素子。
【請求項９】
上記複数の金属酸化膜半導体電界効果トランジスタの少なくとも１つは、八角形の形状を有していることを特徴とする請求項１記載の併合素子。
【請求項１０】
第１の伝導型の半導体基板と、
上記半導体基板上に配設されたエピタキシャル層と、
上記エピタキシャル層の表面から該エピタキシャル層内に延び、複数のメサを形成するトレンチネットワークと、
上記複数のメサの１つに配設され、第１の伝導型のソース領域と、該複数のメサのうちの１つに配設され、該ソース領域と接合を形成する第２の伝導型のボディ領域と、該複数のメサのうちの１つに配設され、該ボディ領域と接合を形成する第１の伝導型のドレイン領域と、上記トレンチネットワーク内に、該ソース領域、該ボディ領域及び該ドレイン領域に隣接して配設されたゲート領域とを有する複数の金属酸化膜半導体電界効果トランジスタセルと、
上記トレンチネットワークの底部上に形成され、上記エピタキシャル層に対してショットキーバリア整流コンタクトを形成する導電体部分を有する複数のショットキーダイオードセルとを備え、
上記ゲート領域は、上記トレンチネットワークの内壁の少なくとも一部を覆う絶縁領域と、該絶縁領域に隣接し、該絶縁領域によって上記ソース領域、上記ボディ領域及び上記ドレイン領域から絶縁されている導電領域とを有し、
上記複数の金属酸化膜半導体電界効果トランジスタセルの少なくとも１つのゲート領域は、上記複数のショットキーダイオードセルの少なくとも１つに隣接する上記トレンチネットワークの側壁に配設され、
上記ショットキーダイオードセルのトレンチは、上記金属酸化膜半導体電界効果トランジスタセルのトレンチよりも幅広であることを特徴とする併合素子。
【請求項１１】
上記導電体は、上記ソース領域及び上記ボディ領域に対してオーミックコンタクトを形成することを特徴とする請求項１０記載の併合素子。
【請求項１２】
上記エピタキシャル層に対してショットキーバリア整流コンタクトを形成する導電体部分は、チタンタングステン、プラチナシリサイド、アルミニウム、アルミニウム合金のうちの１つ以上を含むことを特徴とする請求項１１記載の併合素子。
【請求項１３】
上記ゲート領域は、二酸化シリコン領域に隣接する、不純物がドープされたポリシリコン領域を備えることを特徴とする請求項１０記載の併合素子。
【請求項１４】
上記第１の伝導型は、ｎ型伝導性であり、上記第２の伝導型は、ｐ型伝導性であることを特徴とする請求項１０記載の併合素子。
【請求項１５】
上記半導体基板は、シリコン基板であることを特徴とする請求項１０記載の併合素子。
【請求項１６】
上記複数の金属酸化膜半導体電界効果トランジスタセルの少なくともいくつかと、上記複数のショットキーダイオードセルの少なくともいくつかは、上記トレンチの形状に等しく、インライン正方形構成、オフセット正方形構成、六角形構成からなるグループから選択される幾何学的構成に配設されていることを特徴とする請求項１０記載の併合素子。
【請求項１７】
上記複数の金属酸化膜半導体電界効果トランジスタセルの少なくともいくつかは、上記トレンチの形状に等しい八角形であることを特徴とする請求項１０記載の併合素子。
【請求項１８】
上記複数の金属酸化膜半導体電界効果トランジスタセルのみが配列された第１のセル列の間に、上記複数の金属酸化膜半導体電界効果トランジスタセルと上記ショットキーダイオードセルとが配列された第２のセル列が、配設された構成を有し、該第１のセル列のセルの面積は、該第２のセル列のセルの面積より大きく、該第１のセル列のセルは、上記トレンチの形状に等しい八角形であることを特徴とする請求項１０記載の併合素子。
【請求項１９】
上記第１のセル列のセルは、上記トレンチの形状に等しい正八角形であることを特徴とする請求項１８記載の併合素子。
【請求項２０】
上記金属酸化膜半導体電界効果トランジスタセルは、上記第１のセル列に配置され、上記ショットキーダイオードセルは、上記第２のセル列に配置されていることを特徴とする請求項１８記載の併合素子。
【請求項２１】
上記第２のセル列のセルは、上記トレンチの形状に等しい八角形又は正方形であることを特徴とする請求項１８記載の併合素子。
【請求項２２】
上記ボディ領域への接触として、不純物が高濃度にドープされたコンタクト領域を更に備える請求項１４記載の併合素子。
【請求項２３】
上記ショットキーダイオードセルの下方に配設され、該ショットキーダイオードセルの外周に接触するｐ型領域を更に備える請求項１４記載の併合素子。
【請求項２４】
ショットキーダイオードセルと、
金属酸化膜半導体電界効果トランジスタセルとを備え、
上記ショットキーダイオードセルは、トレンチネットワークの底部に配設され、半導体領域の下部に対してショットキー整流コンタクトを形成する導電体部分を有し、
上記金属酸化膜半導体電界効果トランジスタセルのゲート導電領域の一部及びゲート絶縁領域の一部は、各ショットキー整流コンタクトを取り囲むトレンチネットワークの側壁に配設され、
上記ショットキーダイオードセルのトレンチは、上記金属酸化膜半導体電界効果トランジスタセルのトレンチよりも幅広であることを特徴とする併合素子。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、２０００年１０月６日に出願された米国特許出願番号０９／６８４，９３１号「トレンチショットキー整流器が組み込まれたトレンチ二重拡散金属酸化膜半導体トランジスタ（Trench DMOS Transistor with Embedded Trench Schottky Rectifier）」に関連する。
【技術分野】
【０００２】
本発明は、ショットキーバリア整流器が並列に接続されたパワー金属酸化膜半導体電界効果トランジスタを備える併合素子（merged device）に関する。詳しくは、本発明は、トレンチ金属酸化膜半導体電界効果トランジスタ及びトレンチショットキー整流器を、単一半導体基板上に又は大規模集積回路の部品として、単一の素子に併合する技術に関する。
【背景技術】
【０００３】
パワー金属酸化膜半導体電界効果トランジスタ（metal oxide semiconductor field effect transistors：以下、ＭＯＳＦＥＴという。）は周知の構造であり、図１に示すような「縦型」二重拡散金属酸化膜半導体（double diffused metal oxide semiconductor：以下、ＤＭＯＳという。）トランジスタ構成と、図２に示すような「トレンチ」ＤＭＯＳトランジスタ構成とを含む様々な構成によって実現されている。これらの各構成は、高濃度にドープされた半導体基板１００（Ｎ＋領域として示す）と、この半導体基板１００上に成長され、低濃度にドープされ、素子のドレインとして機能するエピタキシャル層１０２（Ｎ−領域として示す）とを備える。エピタキシャル層１０２内には、Ｐボディ領域１０４（図１では、Ｐ＋／Ｐ領域、図２では、Ｐ−領域）が設けられ、Ｐボディ領域１０４内には、ソース領域１１２（Ｎ＋領域として示す）が設けられている。この素子のゲートは、導電領域１１１及び酸化領域（ゲート酸化層とも呼ぶ。）１１０から構成されている。半導体基板１００の背面には、ドレイン接点Ｄが接続され、ソース領域１１２及びＰボディ領域１０４には、ソース及びボディ接点Ｂが接続され、導電領域１１１には、ゲート電極Ｇが接続されている。ボディとゲート間に電圧を印加すると、ゲート酸化層１１０に隣接するＰボディ領域１０４において電荷が容量的に誘導され、この結果、ＤＭＯＳセルのゲートに隣接するＰボディ領域１０４の表面においてＮチャンネルが形成される。ソース領域１１２とドレイン１０２、１００間に更なる電圧が印加されると、図１及び図２において矢印で示すように、ソース領域１１２からドレイン１０２、１００にキャリアが流れ、ＤＭＯＳセルがパワーオン状態となる。
【０００４】
図１及び図２に示すようなパワーＭＯＳＦＥＴは、ＭＯＳＦＥＴに並列に接続されたショットキーダイオードを必要とする回路において用いられることが多い。このような回路は、例えば、米国特許第４，８２３，１７２号明細書及び米国特許第６，０４９，１０８号明細書に開示されている。このような回路の構成を図３に示す。図３に示すように、ソース−ドレイン電圧が正になった場合、ショットキーダイオード１の低い順方向電圧降下により、ＤＭＯＳ構造が生来的に備えるボディ−ドレイン接合ダイオード２が順方向にバイアスされることが防がれる。この結果、このような状況では、図３に示す回路を流れる電流は、ショットキーダイオード１を流れることになる。
【０００５】
ボディ−ドレイン接合ダイオード２が「オン」になることを防ぐことにより、ボディ−ドレイン接合に亘って小数キャリアが注入されることが防がれる。このような小数キャリアの注入があった場合、接合に亘る電圧が逆転した後に、全てのキャリアが接合部からなくなるか、全てのキャリアが再結合するまでの間、このような小数キャリアによりボディ−ドレイン接合ダイオード２が「オフ」になる時刻が遅れる。このようなオフ動作の遅延により、ＭＯＳＦＥＴが動作する最大周波数が制限される。
【０００６】
一方、図３に示す構成では、基本的に全ての電流がショットキーダイオード１を流れる。ショットキーダイオード１は、小数キャリア素子ではないので、ショットキーダイオード１では、ボディ−ドレイン接合ダイオード２とは異なり、ターンオフ遅延（turn-off delay）は生じない。
【発明の開示】
【課題を解決するための手段】
【０００７】
本発明に係る併合素子は、半導体領域の上部に形成された第１の伝導型のソース領域と、半導体領域の中間部に形成された第２の伝導型のボディ領域と、半導体領域の下部に形成された第１の伝導型のドレイン領域と、ソース領域、ボディ領域及びドレイン領域に隣接して配設されたゲート領域とを有する複数の金属酸化膜半導体電界効果トランジスタセルと、トレンチネットワーク内に配設され、半導体領域の下部に対してショットキー整流コンタクトを形成する導電体部分を有する複数のショットキーダイオードセルとを備える。この併合素子では、複数の金属酸化膜半導体電界効果トランジスタセルの少なくとも１つのゲート領域は、複数のショットキーダイオードセルの少なくとも１つに隣接するトレンチネットワークの側壁に配設され、ショットキーダイオードセルのトレンチは、金属酸化膜半導体電界効果トランジスタセルのトレンチよりも幅広である。
【０００８】
また、本発明の他の側面である併合素子は、第１の伝導型の半導体基板と、半導体基板上に配設されたエピタキシャル層と、エピタキシャル層の表面からエピタキシャル層内に延び、複数のメサを形成するトレンチネットワークと、複数のメサの１つに配設され、第１の伝導型のソース領域と、複数のメサのうちの１つに配設され、ソース領域と接合を形成する第２の伝導型のボディ領域と、複数のメサのうちの１つに配設され、ボディ領域と接合を形成する第１の伝導型のドレイン領域と、トレンチネットワーク内に、ソース領域、ボディ領域及びドレイン領域に隣接して配設されたゲート領域とを有する複数の金属酸化膜半導体電界効果トランジスタセルと、トレンチネットワークの底部上に形成され、エピタキシャル層に対してショットキーバリア整流コンタクトを形成する導電体部分を有する複数のショットキーダイオードセルとを備える。この併合素子では、ゲート領域は、トレンチネットワークの内壁の少なくとも一部を覆う絶縁領域と、絶縁領域に隣接し、絶縁領域によってソース領域、ボディ領域及びドレイン領域から絶縁されている導電領域とを有し、複数の金属酸化膜半導体電界効果トランジスタセルの少なくとも１つのゲート領域は、複数のショットキーダイオードセルの少なくとも１つに隣接するトレンチネットワークの側壁に配設され、ショットキーダイオードセルのトレンチは、金属酸化膜半導体電界効果トランジスタセルのトレンチよりも幅広である。
【０００９】
好ましい実施例は、次に挙げる特徴のうち１つ以上の特徴を有している。半導体はシリコンである。第１の伝導型は、ｎ型伝導性であり、第２の伝導型は、ｐ型伝導性である。ゲート領域は、二酸化シリコン領域に隣接する、不純物がドープされたポリシリコン領域を備える。導電体は、チタンタングステン、プラチナシリサイド、アルミニウム、アルミニウム合金のうちの１つ以上を含む。併合素子のボディ領域は、不純物が高濃度にドープされたコンタクト領域を備える。併合素子は、ショットキーダイオードセルの下方に配設され、ショットキーダイオードセルの外周に接触するｐ型領域を更に備える。
【００１０】
幾つかの実施例においては、複数の金属酸化膜半導体電界効果トランジスタセルの少なくとも幾つかと、複数のショットキーダイオードセルの少なくとも幾つかは、トレンチの形状に等しく、インライン正方形構成、オフセット正方形構成、六角形構成から選択される幾何学的構成に配設されている。
【００１１】
他の具体例においては、複数の金属酸化膜半導体電界効果トランジスタセルの少なくとも幾つかは、トレンチの形状に等しい八角形である。例えば、複数の金属酸化膜半導体電界効果トランジスタセルのみが配列された第１のセル列の間に、複数の金属酸化膜半導体電界効果トランジスタセルとショットキーダイオードセルとが配列された第２のセル列が、配設された構成を有し、第１のセル列のセルの面積は、第２のセル列のセルの面積より大きく、第１のセル列のセルは、トレンチの形状に等しい八角形であってもよい。八角形のセルは、例えば正八角形であってもよい。第２のセル列のセルは、例えばトレンチの形状に等しい八角形又は正方形であってもよい。
【００１２】
また、本発明は、併合素子の製造方法を提供する。この併合素子の製造方法は、複数のショットキーダイオードセルを形成する工程と、複数の金属酸化膜半導体電界効果トランジスタセルを形成する工程とを有し、ショットキーダイオードセルは、トレンチネットワークの底部に配設され、金属酸化膜半導体電界効果トランジスタセルのゲートは、導電領域及び絶縁領域を有し、ゲートの導電領域の一部及び絶縁領域の一部は、各ショットキー整流コンタクトを取り囲むトレンチネットワークの側壁に配設され、ショットキー整流コンタクトは、トレンチネットワークの底部に配設される。
【００１３】
また、本発明は、複数のショットキーダイオードセルと、複数の金属酸化膜半導体電界効果トランジスタセルとを備える併合素子を設計する設計方法を提供する。この設計方法は、（１）トレンチ金属酸化膜半導体電界効果トランジスタ素子設計内の１つ以上のソース／ボディのメサを除去するステップと、（２）除去されたメサが配設されていた位置に１つ以上のショットキーダイオードセルを配設するステップとを有する。
【００１４】
本発明により、同じ基板上に集積された二重拡散金属酸化膜半導体トランジスタとショットキーダイオードとを備える併合素子が実現される。
【００１５】
また、本発明により、併合素子における二重拡散金属酸化膜半導体トランジスタ及びショットキーダイオード部分を順次製造するのではなく、統合された製造プロセスで製造することができる。
【００１６】
更に、本発明により、素子のショットキーダイオード機能を実現するために用いられるトレンチの側壁に二重拡散金属酸化膜半導体トランジスタ機能を組み込むことにより、表面積を最適に活用できる併合素子を実現することができる。
【００１７】
更に、本発明により、素子の幾何学的構成を変更することにより、二重拡散金属酸化膜半導体ソース外周とショットキーダイオード導電領域の面積との比を変更でき、素子の性能を容易に最適化することができる。
【００１８】
更に、本発明により、二重拡散金属酸化膜半導体ソース外周とショットキーダイオード導電領域の面積との比を素子に亘って変更でき、エッジにおける素子の性能を温度の関数として最適化できる。
【００１９】
本発明のこの他の実施例及び利点は、詳細な説明、実施例及び請求の範囲により当業者に明らかとなる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施の形態を示す図面を用いて、本発明を更に詳細に説明する。但し、本発明は、この他の形式でも実現でき、ここに説明する実施の形態に制限されるものではない。
【００２１】
本発明に基づく素子の設計は、同じシリコン基板上に多数のＤＭＯＳトランジスタと多数のショットキーダイオードとを集積化する基本的に無限の様々なレイアウトで実現できる。５つの可能なレイアウトの具体例の平面図を図４Ａ〜図４Ｅに示す。これらの素子において「Ｓ」符号が付されている部分は、素子のショットキーダイオードセル部分に対応する。これらの素子の残りの部分、すなわち符号が付されていない部分は、素子のトレンチＭＯＳＦＥＴセル部分のメサに対応する。図４Ａに示す構成（geometry）は、ここでは「インライン正方形構成（in-line square geometry）」と呼び、図４Ｂに示す構成を「オフセット正方形構成（offset square geometry）」と呼び、図４Ｃに示す構成を「六角形構成（hexagonal geometry）」又は、「ハチの巣状構成（honeycomb geometry）」と呼ぶ。図４Ｄに示す構成は、図４Ａに示す構成における２つのＤＭＯＳメサをショットキーダイオード領域に置き換えた構成であり、図４Ｅに示す構成は、図４Ａに示す構成における４つのＤＭＯＳメサをショットキーダイオード領域に置き換えた構成である。これらの設計は、それぞれ、ＭＯＳＦＥＴの分野で広く用いられている正方形構成及び六角形構成と同様の利点を有している。
【００２２】
本発明では、後述する図５からわかるように、メサ構造ではなく、ショットキーダイオードセル領域に、拡大されたトレンチ領域を設ける。更に、１つのＤＭＯＳメサの領域をショットキーダイオード領域に置き換える場合、ゲートコンダクタのアクセスを実質的に遮ることなく、ショットキーダイオードセルによって置き換えることができるＤＭＯＳセルの最大数は理論的に制限される（図４Ｄ及び図４Ｅに示すように、２個以上の連続するＤＭＯＳメサをショットキーダイオードに置き換えることもできる。）。勿論、素子に関連するショットキーダイオード電流の大きさが許容できる範囲内で、ショットキーダイオードセルの数は、理論的な最大数より少なくなる。
【００２３】
図５は、本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造の断面図である。図５は、図４Ａに示す５−５線又は図４Ｃに示す５−５線における断面図である。
【００２４】
この実施例に示す素子は、Ｎ＋基板２００と、このＮ＋基板２００上に設けられているエピタキシャル層２０１とを備える。Ｎ＋基板２００及びエピタキシャル層２０１とは、いかなる半導体材料から形成してもよいが、現在のところ、シリコンを材料とすることが最も好ましい。
【００２５】
この実施例に示すＮ＋基板２００の厚さは、例えば８〜４０ミル(mil)であり、正味不純物濃度は、１×１０１９〜５×１９２０ｃｍ−３である。
【００２６】
エピタキシャル層２０１の下部には、Ｎエピタキシャル領域２０２が形成されている。この実施例では、Ｎエピタキシャル領域２０２の厚さは、例えば１〜２０μｍであり、正味不純物濃度は、例えば１０１３〜１０１６ｃｍ−３である。
【００２７】
エピタキシャル層２０１の上部には、Ｐボディ領域２０４が形成されている。この実施例では、これらのＰボディ領域２０４は、エピタキシャル層２０１の上面から約０．３〜５．０μｍの深さに延び、不純物が均一にドープされない場合、ピーク不純物濃度は、１０１６〜１０２０ｃｍ−３であり、不純物が均一にドープされる場合、ピーク不純物濃度は、１×１０１５〜５×１０１６ｃｍ−３である。これらのＰボディ領域２０４は、素子のトレンチＭＯＳＦＥＴセルのチャンネル領域を構成する。
【００２８】
エピタキシャル層２０１の上部には、更に、Ｎ＋領域２１２が形成されている。これらのＮ＋領域２１２は、エピタキシャル層２０１の上面から約０．２〜３．５μｍの深さに延び、ピーク不純物濃度は、１０１９〜５×１０２０ｃｍ−３である。これらのＮ＋領域２１２は、素子のトレンチＭＯＳＦＥＴセルのソース電極機能を提供する。
【００２９】
図５では、３個のトレンチ２１９ａ、２１９ｂ、２１９ｃを示しており、各トレンチ２１９ａ、２１９ｂ、２１９ｃは、例えば、エピタキシャル層２０１の上面から約０．３〜０．４μｍの深さに延びている。左側のトレンチ２１９ａ及び右側のトレンチ２１９ｃは、素子のＭＯＳＦＥＴ機能のみに専用に用いられ、ここでは、「ＭＯＳＦＥＴトレンチ」とも呼ぶ。これらのＭＯＳＦＥＴトレンチの幅は、例えば０．４〜２．０μｍである。トレンチ２１９ａ〜２１９ｃの間の領域は、多くの場合、その形状に基づいて「メサ」又は「トレンチメサ」と呼ばれる。これらのトレンチメサ領域の幅は、例えば２．０〜１０．０μｍであり、例えば図４Ａ〜図４Ｅに示すように、様々な形状に形成することができる。
【００３０】
素子のＭＯＳＦＥＴ機能に専用に用いられる左側及び右側のトレンチ２１９ａ、２１９ｃの内壁には、例えば酸化シリコン等の酸化絶縁層である絶縁層２１０が設けられている。酸化シリコン（通常、二酸化シリコン）を絶縁層２１０の材料として用いる場合、その厚みは、例えば、１００〜２０００Åとする。この絶縁層２１０に隣接して、多くの場合、不純物がドープされた多結晶シリコン（ポリシリコン）を材料とする導電領域２１１が設けられている。導電領域２１１にポリシリコンを用いる場合、そのシート抵抗は、例えば５〜１００Ωｃｍ／ｓｑである。また、絶縁層２１０及び導電領域２１１は、協働して、素子のトレンチＭＯＳＦＥＴセルのゲート電極機能を提供する。
【００３１】
中央のトレンチ２１９ｂの幅は、左右のトレンチ２１９ａ、２１９ｃより実質的に広く、例えば約２．８〜１４．０μｍである（尚、本願における図面は、図解的性質を有する図面に共通なように、実際の縮尺を表してはいない。これは、特にトレンチ２１９ｂに関していえることであり、トレンチ２１９ｂの幅は、素子の形状に応じて、２個のＭＯＳＦＥＴトレンチ２１９ａ、２１９ｃの幅にメサの幅を足した値に等しい。図５に示すトレンチ２１９ｂは、この実際の幅よりかなり狭く描かれている。）。ＭＯＳＦＥＴ機能は、トレンチ２１９ｂの右側及び左側で実現され、ショットキーダイオード機能は、トレンチ２１９ｂの中央で実現される。したがって、トレンチ２１９ｂは、「ハイブリッドトレンチ」と呼ぶこともできる。ＭＯＳＦＥＴ機能を有するトレンチ２１９ｂの領域は、Ｐボディ領域２０４によってドレイン（Ｎエピタキシャル領域２０２）から分離されたソース領域２１２の存在によって画定される。ゲート（導電領域２１１と絶縁層２１０とを含む。）を適切にバイアスすることにより、Ｐボディ領域２０４内にチャンネルが形成される。
【００３２】
ショットキーダイオード機能を有するトレンチ２１９ｂの領域は、導電層２１８と、Ｎエピタキシャル領域２０２とが接触する部分として画定される。この接触は、ショットキー整流コンタクトである。このコンタクトに関連するショットキーバリアの高さは、例えば、用いられている導電性材料及び半導体材料の種類と、半導体における不純物濃度とに依存する。
【００３３】
導電層２１８は、素子のトレンチＭＯＳＦＥＴ部分のソース及びボディ導電層としても機能し、全てのソース領域２１２及びＰボディ領域２０４を短絡している。導電層２１８と、ソース領域２１２及びＰボディ領域２０４との間の接触は、オーミックコンタクトである。
【００３４】
導電層２１８の材料としては、チタンタングステン、プラチナシリサイド、アルミニウム、又はこれらの材料のうちの２つ以上の材料を含む膜が好ましく、これらにより、（ａ）Ｎエピタキシャル領域２０２とのショットキー整流コンタクト及び（ｃ）ソース領域２１２及びＰボディ領域２０４の両方とのオーミックコンタクトを実現することができる。
【００３５】
通常、二酸化シリコン及び／又はホウ素とリンが入ったシリカガラス（boro-phospho silicate glass：以下、ＢＰＳＧという。）領域として形成される絶縁領域２１６は、素子のＭＯＳＦＥＴ下のゲート機能に関連する不純物がドープされたポリシリコン領域２１１が導電層２１８を介してＮ＋ソース領域２１２及びＰボディ領域２０４に短絡することを防いでいる。
【００３６】
更に、多くの場合、Ｎ＋基板２００に隣接して、導電層（図示せず）が設けられる。この導電層は、素子のＭＯＳＦＥＴ部分のドレイン導電層としての機能と、ショットキーダイオード部分のカソード導電層としての機能との両方を有している。更に、多くの場合、素子のアクティブ領域の外側に、ポリシリコン領域２１１のゲートランナ部分に接続された更なる導電層（図示せず）が設けられる。
【００３７】
このように、本発明に基づく併合素子では、トレンチＭＯＳＦＥＴとショットキーダイオードとがシリコンの同じ部分に集積される。このような設計により、素子の使用可能な表面積を効率的に利用することができる。例えば、上述のように、図５に示す、ショットキーダイオード部分を含むトレンチ２１９ｂは、その側壁にトレンチＭＯＳＦＥＴが組み込まれた特徴を有している。更に、この設計により、ショットキーダイオードとトレンチＭＯＳＦＥＴセルとの間でオーバヘッド（パッド、外周（perimeter）等）を共有することにより、更にコストを削減することができる。更に、素子における電流が比較的均等に分布され（これにより、例えば熱的な利益が得られる）、電流を所望の箇所に流すことができる（これにより、例えば、高い周波数における誘導損失を低減できる）。更に、このプロセスにより、ショットキーダイオード及びトレンチＭＯＳＦＥＴを、統合プロセス方式の共通のプロセス工程を用いて形成することができる。
【００３８】
図５に示す素子を製造するための一連の工程を図６Ａ〜図６Ｆを用いて説明する。まず、図６Ａに示すように、従来と同様の、Ｎ型不純物がドープされたＮ＋基板２００上にＮエピタキシャル領域２０２を成長させる。Ｎエピタキシャル領域２０２の厚さは、１．３〜２５μｍとする。次に打込み工程を行う。例えば、Ｎエピタキシャル領域２０２の上面に、５〜２００ＫｅＶで、ドーズ量を１×１０１３〜５×１０１５／ｃｍ２としてホウ素を打ち込む。次に、例えば８００〜１２００℃の温度で、１〜２００分間ウェット酸化又はドライ酸化を行うことにより、表面に酸化層２０３を形成する。酸化層２０３の厚さは、５００〜１００００Åとする。この工程は、酸化層２０３の形成に加えて、先に打ち込まれた不純物をＮエピタキシャル領域２０２に拡散させ、Ｐボディ領域２０４を形成する役割も果たす。この実施例では、Ｐボディ領域２０４は、ピーク不純物濃度が１０１６〜１０２０ｃｍ−３であり、深さが０．３〜５．０μｍであるＰ型領域である。これにより、図６Ａに示す構造が形成される。
【００３９】
次に、酸化層２０３上にパターンを有するフォトレジスト層（図示せず）を設け、ウェットエッチング又はプラズマエッチングを用いて、フォトレジスト層に覆われていない酸化層２０３の部分を取り除くことにより、酸化層２０３からソースマスクを形成する。次に、ソース打込み工程を行う。ここでは、例えば５〜２００ＫｅＶで、ドーズ量を５×１０１４〜１×１０１６ｃｍ２として、ヒ素又はリンを打ち込む。次に、例えば８００〜１２００℃の温度で、１〜２００分間ウェット酸化又はドライ酸化を行うことにより、酸化層２０３が先に取り除かれた領域において、５００〜５０００Åの厚さの酸化層を形成する。この工程により、ソース不純物が拡散し、ピーク不純物濃度が１０１９〜５×１０２０ｃｍ−３であり、深さが０．２〜３．５μｍであるソース領域２１２が形成される。これまでの工程により図６Ｂに示す構造が形成される。
【００４０】
次に、酸化層２０３上にトレンチマスク（図示せず）を形成し、プラズマエッチング又は反応性イオンエッチングにより、通常０．３〜４．０μｍの深さのトレンチをエッチングする。これにより、Ｐボディ領域２０４及びソース領域２１２が画定する。次に、トレンチマスクを取り除き、当分野において周知の手法を用いて、犠牲酸化層を成長させ、取り除く。次に、例えば、９００〜１２００℃の温度の温度で、１〜６０分間ウェット酸化又はドライ酸化を行うことにより、１００〜２０００Åの厚さのゲート酸化層２１０を形成する。
【００４１】
次に、例えば化学気相成長法（chemical vapor deposition：以下、ＣＶＤという。）によって、ポリシリコン領域２１１によりこの構造を覆い、及びトレンチを埋め込む。ポリシリコンは、通常、その抵抗率を低減するために、Ｎ型不純物をドープする。Ｎ型不純物のドープは、ホスフィンガスによるＣＶＤの間に、五酸化リン（phosphorous oxychloride）を用いた熱による予備的な蒸着（thermal pre-deposition）又はヒ素又はリンによる打込みによって行うことができる。これまでの工程により、図６Ｃに示す構造が形成される。
【００４２】
アクティブ領域の外側に適切なマスキングを行って、ゲートコンタクト用のポリシリコンを確保した後、例えばプラズマエッチング又は反応性イオンエッチングによってポリシリコン層を異方性エッチングし、独立したポリシリコン領域２１１を形成する。このポリシリコン領域２１１は、図６Ｄに示す特定の断面に対応する平面の外側でトレンチに接続されている。次に、マスクを取り除き、酸化層２１６を堆積させることにより、図６Ｄに示す構造が形成される。
【００４３】
次に、コンタクトマスク（すなわち、フォトレジスト層（図示せず））を設け、例えばウェットエッチング又はプラズマエッチングによる酸化層エッチングステップによって酸化層２１６にコンタクト領域を開設する。これにより、アクティブ領域の外側に、ソース／ボディ接点、ショットキー整流コンタクト、及びゲートコンタクトが形成される。ここでも、ポリシリコンエッチング工程と同様、異方性エッチングを用いてもよく、これにより、中央のトレンチ２１９ｂの傾斜したポリシリコンの側壁にフォトレジスト層を設ける必要がなくなる。次に、コンタクトマスクを取り除くことにより、図６Ｅに示す構造が形成される。ここで、必要であれば、更なるマスクを用いて、Ｐボディ領域２０４の上部にＰ＋領域（図示せず）を設けてもよく、これにより、後に形成される導電層２１８との良好なオーミックコンタクトが実現される。これらのＰ＋領域は、十分な深さを有する場合、ショットキーダイオードの周囲に形成してもよい。これにより形成される構造を図７に示す。更に、ボディ領域に対して低抵抗コンタクトを実現するためのＰ＋領域又はショットキーダイオードを取り囲むＰ型不純物ドープ領域を形成してもよい。図７に示す実施例では、Ｐ＋領域２２０は、低抵抗コンタクト及びショットキーダイオードの周囲のＰ型不純物ドープ領域の両方の機能を有し、これにより、降伏電圧が高められている。
【００４４】
導電層２１８は、好ましくはスパッタリング法によって堆積される。次に、導電層マスクを形成し、例えばウェットエッチング又はプラズマエッチング等のエッチングによって、様々な導電領域を互いに分離する。例えば、この工程により、ゲートコンタクト用の導電層（図示せず）は、ソース／ボディ／ショットキー整流コンタクト用の導電層２１８から分離される。この実施例における導電層２１８は、例えばアルミニウム合金を材料とし、これ自体から形成してもよく、或いはトレンチ２１９ｂの底部においてショットキー整流コンタクトを実現し、ソース領域２１２／Ｐボディ領域２０４にオーミックコンタクトを実現するよう形成された例えばチタンタングステン又はプラチナシリサイド等の材料の上に配設してもよい。これまでの工程によって形成される構造を図６Ｆに示す。
【００４５】
勿論、上述の処理は様々に変形することができる。例えば、上述の実施例では、トレンチを形成する前にソース領域２１２を形成しているが、トレンチＭＯＳＦＥＴの分野では、トレンチゲート構造を形成した後に、ソース領域を形成する手法も知られている。また、上述の実施例では、ポリシリコン領域２１１を分離するために酸化層２１６を用いているが、この目的でＢＰＳＧを用いる手法も広く知られている。
【００４６】
上述のように、本発明に基づく素子の設計は、同じシリコン基板上に、ＤＭＯＳトランジスタとショットキーダイオードとを集積化する基本的に無限の様々なレイアウトで実現できる。特に好ましいレイアウトを図８に示す。ここでは、このレイアウトを「アンパック八角形構成（unpacked octagonal geometry）」と呼ぶ。この設計は、比較的大きな八角形セルの列と比較的小さな八角形セルの列とを交互に配置している。
【００４７】
このアンパック八角形構成の設計は、様々に変形することができる。例えば、図８では、ショットキーダイオードセルは、比較的小さなセルに設けられているが、これに代えて、比較的大きなセルにショットキーダイオードセルを設けてもよい。また、図８では、比較的小さなセルの列に八角形のセルを配列しているが、この小さなセルは、例えば図１０に示すように、正方形であってもよい。
【００４８】
本発明に基づく併合素子を特徴付ける１つのパラメータとして、ソース外周とショットキーダイオード導電領域の面積との比がある。図９Ａ〜図９Ｄに示すように、この比は様々な手法で変更することができる。例えば、図９Ｄに示す設計では、大きなＭＯＳＦＥＴメサ（４個のメサが示されている）のそれぞれのソース外周は、（ｓ１×２）＋（ｓ３×２）＋（ｓ２×４）である。図１０に示す小さなＭＯＳＦＥＴメサのソース外周は、およそｓ２×８である。図１０に示すショットキーダイオード（１つが示され、「Ｓ」の符号が付されている。）によって占められる面積は、およそ（ｓ２×ｓ２）である。この図に示すアンパック八角形構成では、ｓ２対ｓ１の比及びｓ３対ｓ１の比を一定の範囲内で変更でき、したがって、ソース外周とショットキーダイオードの面積との比を柔軟に調整することができる。
【００４９】
例えば、図８に示すセルのうちの５個のセルを拡大して図９Ａに示す。これらのセルのうちの各セルは、正八角形の形状を有している。一方、図９Ｂでは、上下及び左右の辺（ｓ１及びｓ３に対応する。）を斜めの線（ｓ２に対応する。）に対して著しく短くしている。図９Ａと図９Ｂとの比較からわかるように、この処理により、図９Ａの構成に比べて、図９Ｂの構成では、ソース外周とショットキーダイオード面積との比が小さくなっている。
【００５０】
また、図９Ｃに示すように、上下及び左右の辺（ｓ１及びｓ３に対応する。）を斜めの線（ｓ２に対応する。）に対して著しく長くすることもできる。この処理により、図９Ａの構成に比べて、図９Ｃの構成では、ソース外周とショットキーダイオード面積との比が小さくなっている。
【００５１】
他の実施例では、例えば図９Ｄに示すように、上下の辺の寸法のみを長くすることが望ましい場合もある。勿論、左右の辺も同様に長くすることができる。
【００５２】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の具体例とは伝導性（conductivities）が逆の構造にも同様に適用することができる。
【図面の簡単な説明】
【００５３】
【図１】従来の縦型パワーＭＯＳＦＥＴの断面図である。
【図２】従来のトレンチパワーＭＯＳＦＥＴの断面図である。
【図３】従来の、ショットキーダイオードに並列に接続されたパワーＭＯＳＦＥＴの回路図である。
【図４Ａ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に用いることができる５つのセル構成例のうちの１つを示す平面図である。
【図４Ｂ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に用いることができる５つのセル構成例のうちの１つを示す平面図である。
【図４Ｃ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に用いることができる５つのセル構成例のうちの１つを示す平面図である。
【図４Ｄ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に用いることができる５つのセル構成例のうちの１つを示す平面図である。
【図４Ｅ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に用いることができる５つのセル構成例のうちの１つを示す平面図である。
【図５】図４Ａ又は図４Ｃに示す本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造の５−５線における断面図である。
【図６Ａ】本発明に基づく図４Ａ〜図４Ｅに示す素子を形成する工程を説明する断面図である。
【図６Ｂ】本発明に基づく図４Ａ〜図４Ｅに示す素子を形成する工程を説明する断面図である。
【図６Ｃ】本発明に基づく図４Ａ〜図４Ｅに示す素子を形成する工程を説明する断面図である。
【図６Ｄ】本発明に基づく図４Ａ〜図４Ｅに示す素子を形成する工程を説明する断面図である。
【図６Ｅ】本発明に基づく図４Ａ〜図４Ｅに示す素子を形成する工程を説明する断面図である。
【図６Ｆ】本発明に基づく図４Ａ〜図４Ｅに示す素子を形成する工程を説明する断面図である。
【図７】ボディ領域に低抵抗接触し、ショットキーダイオードの外周を取り囲む深いＰ＋領域を備える併合されたＭＯＳＦＥＴ及びショットキーダイオード構造の断面図である。
【図８】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に関連して用いることができるセル構成例を示す平面図である。
【図９Ａ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に関連して用いることができる様々なセル構成例の１つを示す平面図である。
【図９Ｂ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に関連して用いることができる様々なセル構成例の１つを示す平面図である。
【図９Ｃ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に関連して用いることができる様々なセル構成例の１つを示す平面図である。
【図９Ｄ】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に関連して用いることができる様々なセル構成例の１つを示す平面図である。
【図１０】本発明に基づく併合されたＭＯＳＦＥＴ及びショットキーダイオード構造に関連して用いることができる他のセル構成例を示す平面図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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