(57)【特許請求の範囲】
【請求項１】
絶縁面の上方に設けられたトランジスタと、
前記絶縁面の上方に設けられた光電変換素子と、
前記絶縁面の上方に設けられた発光素子と、を有する半導体装置であって、
前記トランジスタは、
第１の半導体層と、ソース電極及びドレイン電極とを有し、
前記第１の半導体層は第１の不純物領域を有し、
前記光電変換素子は、
第１の電極と、第２の半導体層と、前記第２の半導体層の上方に設けられた第３の半導体層と、前記第３の半導体層の上方に設けられた第４の半導体層と、第２の電極とを有し、
前記第２の半導体層は第２の不純物領域を有し、
前記第４の半導体層は第３の不純物領域を有し、
前記発光素子は、
第３の電極と、前記第３の電極の上方に設けられた有機化合物を含む層と、前記有機化合物を含む層の上方に設けられた第４の電極とを有し、
前記第２の電極と、前記第３の電極とは同じ材料を含み、
前記トランジスタの前記第１の半導体層、及び前記光電変換素子の前記第２の半導体層を覆う絶縁膜を有し、
前記光電変換素子の前記第３の半導体層は、前記絶縁膜の第１のコンタクトホールに設けられたことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記絶縁膜は、前記光電変換素子の前記第２の半導体層の上方に第２のコンタクトホールを有し、
前記光電変換素子の前記第１の電極は、前記第２のコンタクトホールに設けられ、
前記第２のコンタクトホールは、前記第１のコンタクトホールと同時に形成されたことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記光電変換素子において、前記第２の半導体層と前記第３の半導体層とが接する領域において、前記第３の半導体層の幅は前記第２の半導体層の幅より狭いことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記光電変換素子の前記第２の半導体層と前記第４の半導体層はそれぞれ、微結晶半導体層であることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項３のいずれか一において、
前記光電変換素子の前記第２の半導体層と前記第４の半導体層はそれぞれ、多結晶半導体層であることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記光電変換素子の前記第２の半導体層と前記第４の半導体層は、一方はｎ型半導体層であり、他方はｐ型半導体層であることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記光電変換素子の前記第３の半導体層は、非晶質半導体層であることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一に記載されている前記半導体装置を具備することを特徴とする電子機器。
【請求項９】
請求項１乃至請求項７のいずれか一に記載されている前記半導体装置を具備することを特徴とするハンドスキャナー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージセンサ機能と表示機能を有する半導体装置に関する。より詳細には、絶縁表面上に光電変換素子及び発光素子、並びにトランジスタが作製された半導体装置に関する。該半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器をその範疇に含むものとする。
【０００３】
【従来の技術】
近年、技術の進歩とともにさまざまなセンサが開発され、実用化されてきている。パソコンに紙面上の文字・図画情報などを取り入れるために、イメージセンサ機能が設けられた半導体装置が用いられるようになってきている。
【０００４】
そのような半導体装置には、デジタルスチルカメラ、スキャナ、コピー機などがある。デジタルスチルカメラは、従来の銀塩カメラに代わるものとして用いられており、画素が二次元に配列されたエリアセンサが設けられている。スキャナやコピー機などは、紙面上の文字・図画情報を読み取るための手段として用いられており、画素が一次元に配列されたラインセンサが設けられている。
【０００５】
スキャナは、読み取り方式によって、（１）シートフィード型、（２）フラットベッド型、（３）ペン型（ハンディ型）の３種類に大きく分類できる。（１）シートフィード型は、スキャナのイメージセンサ部を固定し、原稿を紙送りで移動させて読み取る方式である。（２）フラットベッド型は、原稿をガラスの上に固定し、ガラスの下でイメージセンサ部を移動させて読み取る方式である。（３）ペン型（ハンディ型）は、イメージセンサ部を原稿の上で使用者が移動させて読み取る方式である。
【０００６】
上述した３つのスキャナには、それぞれ光学系が採用される。（２）フラットベッド型のスキャナは、精密に画像を読み取るため、縮小型光学系が採用される場合が多い。縮小型光学系で用いられるレンズは、焦点距離が長いため、被写体とイメージセンサ部の距離が長くなり、半導体装置は大型化してしまう。
【０００７】
（１）シートフィード型や（３）ペン型（ハンディ型）では、携帯して持ち運びが出来るように、装置を小型化する必要がある。そのため、光学系は、密着型光学系が採用される場合が多い。密着型光学系は、イメージセンサ部と被写体の間に、ロッドレンズアレイを配置して用いられる。ロッドレンズアレイは、分布屈折率型の棒状のレンズを複数束ねたものである。また、ロッドレンズアレイは、１対１で結像し、焦点距離を短くできるため、被写体とイメージセンサ部の距離を短くすることができる。
【０００８】
しかし、スキャナに用いられている光源から被写体に照射される光は、均一に照射されない恐れがある。上述したようにスキャナには、縮小型光学系やロッドレンズアレイなどのレンズが用いられている。スキャナに設けられている光源からの光は、それらのレンズを介して、被写体に照射される。そのため、場所によっては、被写体に照射される光の強度が異なる場合がある。
【０００９】
【発明が解決しようとする課題】
本発明は、上述した実情を鑑みたものであり、絶縁表面上に光電変換素子と、トランジスタと、発光素子を作製する。
【００１０】
なお、絶縁表面上に、光電変換素子及び発光素子、並びにトランジスタを有する半導体装置を作製しようとすると、その作製工程は複雑なものとなり、工程数が増加してしまう問題があった。工程数の増加は、製造コストの増加要因となるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【００１１】
また、半導体装置の作製には写真蝕刻（フォトリソグラフィ）技術が用いられている。フォトマスクはフォトリソグラフィの技術において、エッチング工程のマスクとするフォトレジストパターンを基板上に形成するために用いている。このフォトマスクを１枚使用することによって、レジスト塗布、プレベーク、露光、現像、ポストベークなどの工程と、その前後の工程において、被膜の成膜及びエッチングなどの工程、さらにレジスト剥離、洗浄や乾燥工程などが付加され、製造に係わる作業は煩雑なものとなり問題となっていた。生産性や歩留まりを向上させるためには、工程数を削減することが有効な手段として考えられる。しかし、フォトマスクの枚数を減らさない限りは、製造コストの削減にも限界があった。
【００１２】
本発明は、絶縁表面上に光電変換素子及び発光素子、並びにトランジスタを有する半導体装置の作製方法において、トランジスタのみを作製する工程に必要なマスク数に、追加するマスク数を削減することを課題とする。また、マスク数を削減することにより、半導体装置の作製工程の簡略化、及び歩留まりの向上、さらに、半導体装置の製造コストの低減に寄与することを課題とする。また、上記半導体装置の作製方法により作製された半導体装置を提供することを課題とする。
【００１３】
【課題を解決するための手段】
本発明の半導体装置の作製方法で作製される光電変換素子は、ｎ型半導体層と、光電変換層と、ｐ型半導体層の三層で形成され、該三層は積層構造で形成される。
【００１４】
ｎ型半導体層又はｐ型半導体層のどちらか一方と、トランジスタのソース配線又はドレイン配線とは、接続配線により電気的に接続されている。本発明の作製方法では、該接続配線と、発光素子の陽極又は陰極とを同一材料で形成する。その結果、半導体装置の作製工程におけるマスク数を削減することが出来る。
【００１５】
本発明の半導体装置の第一の作製方法は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第一の不純物領域を形成する工程と、
前記第一の不純物領域に接するように非晶質半導体層を形成する工程と、
前記非晶質半導体層に接するように微結晶半導体層を形成する工程と、
前記微結晶半導体層に一導電型を付与する不純物元素を添加して第二の不純物領域を形成する工程と、
前記微結晶半導体層上に金属膜を形成する工程と、
前記金属膜をエッチングして、前記微結晶半導体層に接する接続配線と、発光素子の画素電極を同時に形成する工程と、
前記画素電極上に有機化合物層を形成する工程と、
前記有機化合物層上に対向電極を形成する工程と、
を有することを特徴とする半導体装置の作製方法である。
【００１６】
本発明の半導体装置の第二の作製方法は、
絶縁表面上に半導体層を形成する工程と、
前記半導体層を覆うように第一絶縁膜を形成する工程と、
前記半導体層上にゲート電極を形成する工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第一の不純物領域を形成する工程と、
前記半導体層に一導電型を付与する不純物元素を添加して第二の不純物領域を形成する工程と、
前記半導体層を覆うように第二絶縁膜を形成する工程と、
前記第二絶縁膜上に第一微結晶半導体層を形成する工程と、
前記第一微結晶半導体層に一導電型を付与する不純物元素を添加して第三の不純物領域を形成する工程と、
前記第一微結晶半導体層に接するように非晶質半導体層を形成する工程と、
前記非晶質半導体層に接するように第二微結晶半導体層を形成する工程と、
前記第二微結晶半導体層に一導電型を付与する不純物元素を添加して第四の不純物領域を形成する工程と、
前記第二絶縁膜を覆うように第二金属膜を形成する工程と、
前記第二金属膜をエッチングして、前記第二微結晶半導体層に接する接続配線と、発光素子の画素電極とを同時に形成する工程と、
前記画素電極上に有機化合物層を形成する工程と、
前記有機化合物層上に対向電極を形成する工程と、
を有することを特徴とする半導体装置の作製方法である。
【００１７】
以下の実施の形態において、第一の作製方法は実施の形態１で、第二の作製方法は実施の形態２でそれぞれ詳細に説明する。
【００１８】
【発明の実施の形態】
（実施の形態１）
本実施の形態では、半導体装置の画素部の光電変換素子と発光素子、及びトランジスタを絶縁表面上に同時に作製する方法について詳しく説明する。
【００１９】
なお、図１０、１１に示すように、画素１０２が、光電変換素子１１１と発光素子１１５、及びそれらを制御する増幅用トランジスタ１１３と、選択用トランジスタ１１２と、リセット用トランジスタ１１４と、スイッチング用トランジスタ１１６と、駆動用トランジスタ１１９とを有する半導体装置の例を示す。
【００２０】
図１（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５０００を用いる。なお、基板５０００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００２１】
次いで、下地絶縁膜５００１を形成する。下地絶縁膜５００１は、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて、形成する。また、下地絶縁膜５００１は、シリコンを含む絶縁膜を単層、あるいは積層構造として形成する。本実施形態では、酸化窒化シリコン膜を１５０nmの厚さで形成した。
【００２２】
次に、図１（Ａ）に示すように、下地絶縁膜５００１上に、非晶質半導体膜を３０〜６０nmの厚さで形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０５）合金等で形成すると良い。続いて、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）を行うことにより、結晶質半導体膜を得る。
【００２３】
本実施例では、プラズマＣＶＤ法を用いて５４nmの非晶質半導体膜を成膜した後、Ｎｉを含む溶液を非晶質シリコン上に保持させた。この非晶質半導体膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質半導体膜を形成した。また、ｎチャネル型トランジスタのしきい値電圧（Ｖth）を制御するために、ｐ型を付与する不純物元素を添加しても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知られている。
【００２４】
次いで、結晶質半導体膜を所望の形状になるように、パターニング処理を行い、島状の半導体層５００２〜５００７を形成した。次いで、島状の半導体層５００２〜５００７を覆うゲート絶縁膜５００８を形成した。ゲート絶縁膜５００８の材質としてシリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によって４０〜１５０nmの厚さで形成する。ここで、ゲート絶縁膜５００８は、シリコンを含む絶縁膜を、単層あるいは積層構造として形成すれば良い。
【００２５】
次に、ゲート絶縁膜５００８上に、膜厚２０〜１００nmの第１の導電膜（ＴａＮ）５００９と、膜厚１００〜４００nmの第２の導電膜（Ｗ）５０１０とを積層形成する。第１の導電膜５００９及び第２の導電膜５０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される半導体膜を用いても良い。
【００２６】
本実施例では、膜厚３０nmのＴａＮ膜からなる第１の導電膜５００９と、膜厚３７０nmのＷ膜からなる第２の導電膜５０１０とを積層形成した。ＴａＮ膜はスパッタ法により形成し、Ｔａをターゲットに用い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをターゲットに用いてスパッタ法により形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化が阻害されて高抵抗化する。したがって、本実施例においては、高純度のＷ（純度９９．９９９９％）をターゲットに用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することが出来た。
【００２７】
次いで、図１（Ｂ）に示すように、フォトリソグラフィ法を用いてレジストマスク５０１１を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５/２５/１０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００２８】
この後、レジストマスク５０１１を除去せずに、第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０/３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７nm/min、ＴａＮに対するエッチング速度は６６．４３nm/minである。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００２９】
そして、レジストマスク５０１１を除去することなく第１のドーピング処理を行い、島状の半導体層５００２〜５００７にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドーピング法もしくはイオン注入法で行えば良い。この場合、第１の形状の導電層５０１２〜５０１６が不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２２が形成される。
【００３０】
なお、図１（Ｂ）に示すように、半導体層５００５上の第一の導電膜５００９と第二の導電膜５０１０はエッチングにより除去されているため、半導体層５００５上には、マスクは存在しない。
【００３１】
さらに、図１（Ｃ）に示すように、レジストマスク５０１１を除去することなく第２のエッチング処理を行う。第２のエッチング処理では、第３及び第４のエッチング条件で行う。本実施例では、第３のエッチング条件として、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０/３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを６０秒行った。基板側（試料ステージ）にも２０WのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチング条件でのＷに対するエッチング速度は２２７．３nm/min、ＴａＮに対するエッチング速度は３２．０nm/minであり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜５００８に対するエッチング速度は３３．７nm/minであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、ゲート絶縁膜５００８との選択比が高いので膜減りを抑えることができる。また、駆動回路のトランジスタにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【００３２】
また、第４のエッチング条件として、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２０/２０/２０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２nm/min、ＴａＮに対するエッチング速度は２０．６７nm/minであり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。また、このとき、ゲート絶縁膜５００８のうち、第１の形状の導電層５０１２〜５０１６に覆われていない部分も同時にエッチングされて薄くなっている（図示せず）。
【００３３】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層５０２３ｂ〜５０２７ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm3、加速電圧９０keV、イオン電流密度０．５μA/cm2、フォスフィン（ＰＨ3）５％水素希釈ガス、ガス流量３０sccmにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５０２８〜５０３２を自己整合的に形成する（図１（Ｃ））。
【００３４】
その後、レジストマスク５０１１を除去した後、後にｎチャネル型トランジスタの活性層となる半導体層と、後に光電変換素子１１５のｎ型半導体層となる半導体層とをレジストマスク５０３３で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型トランジスタの活性層となる半導体層に前記一導電型（ｎ型）とは反対（逆）の導電型（ｐ型）を付与する不純物元素が添加されたｐ型の高濃度不純物領域５０３７〜５０３９を形成する。このとき、第１の導電層５０２３ａ〜５０２７ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する（図２（Ａ））。
【００３５】
本実施例では、ｐ型不純物領域５０３７〜５０３９はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域５０１７、５０１８、５０２２と、不純物領域５０２８、５０２９、５０３２にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０20〜２×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型トランジスタのソース領域及びドレイン領域として機能するために何ら問題は生じない。
【００３６】
ここまでの工程で、ｐチャネル型の増幅用トランジスタ１１３、ｐチャネル型の選択用トランジスタ１１２、ｎチャネル型のリセット用トランジスタ１１４、ｎチャネル型のスイッチング用トランジスタ１１６、ｐチャネル型の駆動用トランジスタ１１９がそれぞれ形成される。極性がｎチャネル型のトランジスタにおいては、第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領域）が形成される。なお、本明細書においては、トランジスタとは、ソース領域及びドレイン領域、並びにゲート電極で構成されるものとする。
【００３７】
次に、図２（Ｂ）に示すように、レジストマスク５０３３を除去して第１の層間絶縁膜５０４０を形成する。第１の層間絶縁膜５０４０は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜１０００nmでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第１の層間絶縁膜５０４０として膜厚２００nmで成膜して形成した。
【００３８】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この工程ではファーネスアニール炉を用いる熱アニール法にて行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えば良く、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、この工程においては、熱アニール法の他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）等を適用することが出来る。
【００３９】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のＮｉ濃度が低減される。このようにして作製したチャネル形成領域を有するトランジスタはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００４０】
本実施例においては、ソース領域及びドレイン領域に含まれるリンを利用してゲッタリングを行ったが、他の方法としては、島状の半導体層の形成前に、島状半導体層以外の場所にＰまたは、Ａｒ等の不活性ガスをドーピングにより添加して熱処理を行う方法がある。この方法ではマスクが１枚増加するが、良好にゲッタリングを行うことが出来る。
【００４１】
また、第１の層間絶縁膜５０４０を形成する前に活性化処理を行っても良い。ただし、用いる配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００４２】
次いで、熱処理（３００〜５５０℃で１〜１２時間）を行い、半導体層を水素化する工程を行う。本実施例では、１００％の水素雰囲気中で４１０℃、４時間の熱処理を行った。この工程は、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００４３】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００４４】
次いで、第２の層間絶縁膜５０４１を形成する。第２の層間絶縁膜５０４１は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２０００nmでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、第２の層間絶縁膜５０４１としてＳｉＯＮ膜を膜厚８００nmで成膜して形成した。
【００４５】
次いで、図２（Ｂ）に示すように、各不純物領域５０１９〜５０２１、５０３７〜５０３９に達するコンタクトホールを形成し、前記コンタクトホール上に、前記コンタクトホールを覆うように金属膜を形成する。この金属膜の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらに準ずる材料を用いる。次いで、前記各不純物領域を電気的に接続する配線５０４２〜５０５３を形成するためのパターニングを行う。
【００４６】
なお、配線５０４９は、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のいずれかの一つのトランジスタのソース領域及びドレイン領域、又は電源線（ＶＢ１〜ＶＢｘ）に電気的に接続されている。
【００４７】
また、配線５０４９が、どのトランジスタのソース領域及びドレイン領域に接続されているかは、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のそれぞれのトランジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧と、電源基準線１２１に印加される電圧によってそれぞれ異なる。一例として、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧がＶｓｓ、電源基準線１２１に印加される電圧がＶｄｄ、リセット用トランジスタ１１４がｎチャネル型トランジスタとする。この場合、光電変換素子１１１のｎチャネル型端子が、電源基準線１２１に接続され、ｐチャネル型端子が、リセット用トランジスタ１１４のドレイン領域に接続される。つまり、図３で示す配線５０４９は、リセット用トランジスタ１１４のドレイン配線に接続されている。
【００４８】
なお、不純物領域５０２０に達するコンタクトホール５０７０に形成された金属膜は、パターニングを行う際に除去し、不純物領域５０２０の一部は露出した状態になる。（図２（Ｂ））
【００４９】
次いで、コンタクトホール５０７０を介して、不純物領域５０２０に接するように、非晶質半導体膜を形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０５）合金等で形成すると良い。続いて、非晶質半導体膜上に微結晶半導体膜を１０〜６０nmの厚さで形成する。
【００５０】
次いで、前記微結晶半導体膜に、ｐ型を付与する不純物元素を添加する。ｐ型を付与する不純物元素の添加の方法は、公知の如何なる方法を用いることができる。又、他の方法として、微結晶半導体膜を成膜する際に、ｐ型を付与する不純物元素を含むドーピングガスを混合して、微結晶半導体膜を成膜することも出来る。又、非晶質半導体膜と微結晶半導体膜をパターニングして、微結晶半導体層５０５６を作製してから、ｐ型を付与する不純物元素を添加してもよい。
【００５１】
そして、非晶質半導体膜と微結晶半導体膜を、半導体層５０２０と重なるように、所望の形状にパターニングし、非晶質半導体層５０５４と微結晶半導体層５０５６を形成する。（図２（Ｃ））
【００５２】
図２（Ｃ）に示すように、不純物領域５０２０と、非晶質半導体層５０５４と、微結晶半導体層５０５６が光電変換素子１１１に相当する。本実施形態では、不純物領域５０２０がｎ型半導体層であり、非晶質半導体膜５０５４が光電変換層（ｉ層）であり、微結晶半導体層５０５６がｐ型半導体層である。
【００５３】
次いで、第２の層間絶縁膜５０４１上に、透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって、接続配線５０５７、発光素子の画素電極５０５８を形成する。接続配線５０５７は、微結晶半導体層５０５６と配線５０４９とが電気的に接続されるように、所望の形状にパターニングされる。配線５０４９は増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のいずれかの一つのトランジスタのソース領域及びドレイン領域に電気的に接続されている。配線５０５７が形成されることによって、光電変換素子１１１と、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のいずれかの一つのトランジスタのソース領域及びドレイン領域に電気的に接続される。
【００５４】
次いで、有機樹脂膜でなる第３の層間絶縁膜５０５９を成膜する。第３の層間絶縁膜５０５９は、配線材料の絶縁に加え、表面の平坦化膜としての機能をも有している。材料は公知の如何なる材料を用いることが可能であるが、本実施例では、アクリルを用いて膜厚１．７μmの有機樹脂膜として形成した。
【００５５】
次に、有機化合物層５０６０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）５０６１と保護膜５０６２を形成する。このとき有機化合物層５０６０及び陰極５０６１を形成するに先立って画素電極５０５８に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いるが、本発明はこれに限定されず、公知の他の材料を用いることができる。
【００５６】
なお、本実施例では、有機化合物層５０６０の構造として、公知の発光材料を用いた様々な構造が報告されており、本実施例では、そのいずれの構成を用いても構わない。また、保護膜５０６２は陰極５０６１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機化合物層５０６０、陰極５０６１は水分に弱いので、保護膜５０６２までを大気解放しないで連続的に形成し、外気から有機化合物層５０６０を保護することが望ましい。
【００５７】
なお、有機化合物層５０６０の膜厚は１０〜４００ｎｍ（典型的には６０〜１５０ｎｍ）、陰極５０６１の厚さは８０〜２００ｎｍ（典型的には１００〜１５０ｎｍ）とすれば良い。また、透明電極５０５８と有機化合物層５０６１、及び陰極５０６２の積層体が発光素子１１１に相当する部分である。
【００５８】
以上のようにして、光電変換素子１１１と発光素子１１５、及びそれらを制御するためのトランジスタを同一基板上に形成することができる。
【００５９】
本実施例のマスク枚数は、トランジスタのみを形成する工程に必要なマスク枚数５枚（島状の半導体層５００２〜５００７を作製するためのマスク、ゲート電極５０１２〜５０１６を作製するためのマスク５０１１、ｐ型不純物領域を作製するためのマスク５０３３、配線５０４２〜５０５３用のコンタクトホールを作製するためのマスク、配線５０４２〜５０５３を作製するためのマスク）に、１枚のマスク（非晶質半導体層５０５４及び微結晶半導体層５０５６をパターニングして作製する際に必要なマスク）のみを追加して形成することが可能となる。
【００６０】
なお、本実施例では、リセット用トランジスタ１１４及びスイッチング用トランジスタ１１６をｎチャネル型トランジスタとして形成し、増幅用トランジスタ１１９と選択用トランジスタ１１２、及び駆動用トランジスタ１１９をｐチャネル型トランジスタとして形成したが、本発明はこれに限定されず、それぞれのトランジスタの極性はｎチャネル型とｐチャネル型のどちらでもよい。但し、選択用トランジスタ１１５とリセット用トランジスタ１１４の極性は逆の方が好ましい。
【００６１】
（実施の形態２）
本実施の形態では、半導体装置の画素部の光電変換素子と発光素子、及びトランジスタを絶縁表面上に同時に作製する方法について詳しく説明する。
【００６２】
なお、図１０、１１に示すように、画素１０２は、光電変換素子１１１と発光素子１１５、及びそれらを制御する増幅用トランジスタ１１３と、選択用トランジスタ１１２と、リセット用トランジスタ１１４と、スイッチング用トランジスタ１１６と、駆動用トランジスタ１１９とを有する半導体装置の例を示す。
【００６３】
図４（Ａ）を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板７０００を用いる。なお、基板７０００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００６４】
次いで、下地絶縁膜７００１を形成する。下地絶縁膜７００１は、シリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を、プラズマＣＶＤ法またはスパッタ法にて、形成する。また、下地絶縁膜７００１は、シリコンを含む絶縁膜を単層、あるいは積層構造として形成する。本実施形態では、酸化窒化シリコン膜を１５０nmの厚さで形成した。
【００６５】
次に、図４（Ａ）に示すように、下地絶縁膜７００１上に、非晶質半導体膜を３０〜６０nmの厚さで形成する。非晶質半導体膜の材質は限定しないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉxＧｅ1-x：０＜ｘ＜１、代表的にはｘ＝０．００１〜０．０６）合金等で形成すると良い。続いて、前記非晶質半導体膜に公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはＮｉ等の触媒を用いた熱結晶化法等）を行うことにより、結晶質半導体膜を得る。
【００６６】
本実施例では、プラズマＣＶＤ法を用いて５４nmの非晶質半導体膜を成膜した後、Ｎｉを含む溶液を非晶質シリコン上に保持させた。この非晶質半導体膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニール処理を行って結晶質半導体膜を形成した。次いで、ｎチャネル型トランジスタのしきい値電圧（Ｖth）を制御するために、ｐ型を付与する不純物元素を添加しても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等の周期律第１３族元素が知られている。
【００６７】
次いで、前記結晶質半導体膜のパターニング処理を行い、島状の半導体層７００２〜７００６を形成した。
【００６８】
次いで、島状の半導体層７００２〜７００６を覆うゲート絶縁膜７００８を形成する。ゲート絶縁膜７００８の材質としてシリコンを含む絶縁膜を用い、プラズマＣＶＤ法やスパッタ法によって４０〜１５０nmの厚さで形成する。ここで、ゲート絶縁膜７００８は、シリコンを含む絶縁膜を、単層あるいは積層構造として形成すれば良い。
【００６９】
次に、ゲート絶縁膜７００８上に、膜厚２０〜１００nmの第１の導電膜（ＴａＮ）７００９と、膜厚１００〜４００nmの第２の導電膜（Ｗ）７０１０とを積層形成する。第１の導電膜７００９及び第２の導電膜７０１０は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン（Ｐ）等の不純物元素を添加したｐＳｉ膜に代表される半導体膜を用いても良い。
【００７０】
本実施例では、膜厚３０nmのＴａＮ膜からなる第１の導電膜７００９と、膜厚３７０nmのＷ膜からなる第２の導電膜７０１０とを積層形成した。ＴａＮ膜はスパッタ法により形成し、Ｔａをターゲットに用い、窒素を含む雰囲気内でスパッタした。Ｗ膜は、Ｗをターゲットに用いてスパッタ法により形成した。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下とすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ膜中に酸素等の不純物元素が多い場合には結晶化が阻害されて高抵抗化する。したがって、本実施例においては、高純度のＷ（純度９９．９９９９％）をターゲットに用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することが出来た。
【００７１】
次いで、図４（Ｂ）に示すように、フォトリソグラフィ法を用いてレジストマスク７０１１を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰエッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５/２５/１０sccmとし、１Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．７６MHz）電力を投入してプラズマを生成してエッチングを行った。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。基板側（試料ステージ）にも１７０ＷのＲＦ（１３．７６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００７２】
この後、レジストマスク７０１１を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０/３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．７６MHz）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側（試料ステージ）にも２０ＷのＲＦ（１３．７６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は７８．９７nm/min、ＴａＮに対するエッチング速度は６６．４３nm/minである。なお、ゲート絶縁膜７００８上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００７３】
そして、レジストマスク７０１１を除去することなく第１のドーピング処理を行い、島状の半導体層７００２〜７００６にｎ型を付与する不純物元素を添加する。ドーピング処理はイオンドーピング法もしくはイオン注入法で行えば良い。この場合、第１の形状の導電層７０１２〜７０１６が不純物元素に対するマスクとなり、自己整合的に第１の不純物領域７０１７〜７０２１が形成される。
【００７４】
さらに、図４（Ｃ）に示すように、レジストマスク７０１１を除去することなく第２のエッチング処理を行う。第２のエッチング処理では、第３及び第４のエッチング条件で行う。本実施例では、第３のエッチング条件として、エッチング用ガスにＣＦ4とＣｌ2を用い、それぞれのガス流量比を３０/３０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．４６MHz）電力を投入してプラズマを生成してエッチングを６０秒行った。基板側（試料ステージ）にも２０WのＷのＲＦ（１３．４６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。第３のエッチング条件でのＷに対するエッチング速度は２２７．３nm/min、ＴａＮに対するエッチング速度は３２．０nm/minであり、ＴａＮに対するＷの選択比は７．１であり、ゲート絶縁膜６００８に対するエッチング速度は３３．７nm/minであり、ＴａＮに対するＷの選択比は６．８３である。このようにエッチングガス用ガスにＳＦ6を用いた場合、ゲート絶縁膜７００８との選択比が高いので膜減りを抑えることができる。また、駆動回路部１０１のトランジスタにおいては、テーパ−部のチャネル長方向の幅が長ければ長いほど信頼性が高いため、テーパ−部を形成する際、ＳＦ6を含むエッチングガスでドライエッチングを行うことが有効である。
【００７５】
また、第４のエッチング条件として、ＣＦ4とＣｌ2とＯ2とをエッチングガスに用いることも可能である。その場合は、それぞれのガス流量比を２５/２５/１０sccmとし、１．０Paの圧力でコイル型の電極に５００ＷのＲＦ（１３．７６MHz）電力を投入してプラズマを生成してエッチングを行えばよい。基板側（試料ステージ）にも２０ＷのＲＦ（１３．７６MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とＯ2とを用いる場合のＷに対するエッチング速度は１２４．６２nm/min、ＴａＮに対するエッチング速度は２０．６７nm/minであり、ＴａＮに対するＷの選択比は６．０７である。従って、Ｗ膜が選択的にエッチングされる。また、このとき、ゲート絶縁膜７００８のうち、第１の形状の導電層７０１２〜７０１６に覆われていない部分も同時にエッチングされて薄くなっている（図示せず）。
【００７６】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層７０２３ａ〜７０２７ａを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ（リン）を用い、ドーピング条件をドーズ量１．５×１０14/cm2、加速電圧９０keV、イオン電流密度０．５μA/cm2、フォスフィン（ＰＨ3）５．０％水素希釈ガス、ガス流量３０sccmにてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域７０２８〜７０３２を自己整合的に形成する（図４（Ｃ））。
【００７７】
その後、レジストマスク７０１１を除去した後、後にｎチャネル型トランジスタの活性層となる半導体層をレジストマスク７０３３で覆い、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型トランジスタの活性層となる半導体層に前記一導電型（ｎ型）とは反対（逆）の導電型（ｐ型）を付与する不純物元素が添加されたｐ型の高濃度不純物領域７０３７〜７０３９を形成する。このとき、第１の導電層７０２３ａ〜７０２７ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加してｐ型不純物領域を形成する（図５（Ａ））。
【００７８】
本実施例では、ｐ型不純物領域７０３７〜７０３９はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。なお、第１のドーピング処理及び第２のドーピング処理によって、不純物領域７０１７〜７０１８及び７０２２と、不純物領域７０２８〜７０２９及び７０３２にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもボロンの濃度が２×１０20〜２×１０21/cm3となるようにドーピング処理することにより、ｐチャネル型トランジスタのソース領域及びドレイン領域として機能するために何ら問題は生じない。
【００７９】
ここまでの工程で、ｐチャネル型の増幅用トランジスタ１１２、ｐチャネル型の選択用トランジスタ１１２、ｎチャネル型のリセット用トランジスタ１１４、ｎチャネル型のスイッチング用トランジスタ１１６、ｐチャネル型の駆動用トランジスタ１１９がそれぞれ形成される。極性がｎチャネル型のトランジスタにおいては、第１の導電層と重ならない低濃度不純物領域（ＬＤＤ領域）が形成される。
【００８０】
次に、図５（Ｂ）に示すように、レジストマスク７０３３を除去して第１の層間絶縁膜７０４０を形成する。第１の層間絶縁膜７０４０は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜１０００nmでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第１の層間絶縁膜７０４０として膜厚２００nmで成膜して形成した。
【００８１】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この工程ではファーネスアニール炉を用いる熱アニール法にて行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には４００〜５５０℃で行えば良く、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、この工程においては、熱アニール法の他に、レーザーアニール法、ラピッドサーマルアニール法（ＲＴＡ法）等を適用することが出来る。
【００８２】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のＮｉ濃度が低減される。このようにして作製したチャネル形成領域を有するトランジスタはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００８３】
本実施例においては、ソース領域及びドレイン領域に含まれるリンを利用してゲッタリングを行ったが、他の方法としては、島状の半導体層の形成前に、島状半導体層以外の場所にＰまたは、Ａｒ等の不活性ガスをドーピングにより添加して熱処理を行う方法がある。この方法ではマスクが１枚増加するが、良好にゲッタリングを行うことが出来る。
【００８４】
また、第１の層間絶縁膜７０４０を形成する前に活性化処理を行っても良い。ただし、用いる配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが好ましい。
【００８５】
次いで、熱処理（３００〜７７０℃で１〜１２時間）を行い、半導体層を水素化する工程を行う。本実施例では、１００％の水素雰囲気中で４１０℃、４時間の熱処理を行った。この工程は、半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００８６】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００８７】
次いで、第２の層間絶縁膜６０４１を膜厚８００nmで成膜して形成する。第２の層間絶縁膜６０４１は、プラズマＣＶＤ法またはスパッタ法を用いて、膜厚１０〜２０００nmでシリコンを含む絶縁膜（例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜等）を形成する。本実施例では、プラズマＣＶＤ法により、ＳｉＯＮ膜を第２の層間絶縁膜６０４１として膜厚８００nmで成膜して形成した。
【００８８】
次いで、図５（Ｂ）に示すように、各不純物領域７０１９、７０２０、７０３７〜７０３９に達するコンタクトホールを形成し、前記コンタクトホール上に金属膜を形成する。この金属膜の材料は、ＡｌまたはＡｇを主成分とする膜、またはそれらに準ずる材料を用いればよい。次いで、前記各不純物領域を電気的に接続する配線７０４２〜７０５３を形成するためのパターニングを行う。
【００８９】
なお、配線７０４８と配線７０４９は、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のいずれかの一つのトランジスタのソース領域及びドレイン領域、又は電源基準線（ＶＢ１〜ＶＢｘ）のいずれか一つに電気的に接続されている。
【００９０】
また、配線７０４８と配線７０４９が、電源基準線（ＶＢ１〜ＶＢｘ）、又はどのトランジスタのソース領域及びドレイン領域に接続されているかは、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４のそれぞれのトランジスタに付与された導電性と、電源線（ＶＢ１〜ＶＢｘ）に印加される電圧と、電源基準線１２１に印加される電圧によってそれぞれ異なる。
【００９１】
次いで、配線７０４８に接するように透明導電膜と微結晶半導体膜を形成する。次いで、前記微結晶半導体膜に、ｐ型を付与する不純物元素を添加する。ｐ型を付与する不純物元素の添加の方法は、公知の如何なる方法を用いることができる。又、他の方法として、微結晶半導体膜を成膜する際に、ｐ型を付与する不純物元素を含むドーピングガスを混合して、微結晶半導体膜を成膜することも出来る。また、透明導電膜と微結晶半導体膜のパターニングを行ってから、微結晶半導体層７０５５のみにｐ型を付与する不純物元素を添加してもよい。
【００９２】
次いで、該透明導電膜と該微結晶半導体膜を配線７０４８と重なるように、所望の形状にパターニングを行い、透明導電層７０５４、微結晶半導体層７０５５を形成する。透明導電膜の材料は特に限定しないが、５００〜７００ｎｍの厚さで成膜して、また微結晶半導体膜は、３０〜５０ｎｍの厚さで成膜する。微晶質半導体膜の材質は特に限定されず、公知の如何なる材料を用いてもよい。
【００９３】
次いで、微結晶半導体層７０５５に接するように、非晶質半導体膜を形成する。次いで、前記非晶質半導体膜上に微結晶半導体膜を形成する。前記非晶質半導体膜と前記微結晶半導体膜は、作製方法は特に限定されず、公知の如何なる材料を用いてもよい。
【００９４】
次いで、前記微結晶半導体膜に、ｎ型を付与する不純物元素を添加する。ｎ型を付与する不純物元素の添加の方法は、公知の如何なる方法を用いることができる。又、他の方法として、微結晶半導体膜を成膜する際に、ｎ型を付与する不純物元素を含むドーピングガスを混合して、微結晶半導体膜を成膜することも出来る。また、透明導電膜と微結晶半導体膜のパターニングを行ってから、微結晶半導体層７０５５のみにｎ型を付与する不純物元素を添加してもよい。
【００９５】
次いで、図６（Ａ）に示すように、微結晶半導体層７０５５と重なるように、非晶質半導体膜と微結晶半導体膜のパターニングを行い、非晶質半導体層７０５６、微結晶半導体層７０５７を形成する。
【００９６】
次いで、第２の層間絶縁膜７０４１を覆うように、透明導電膜を形成する。そして、図６（Ｂ）に示すように、前記透明導電膜のパターニングを行い、駆動用トランジスタ１１９のドレイン配線に接する画素電極７０５８と、光電変換素子１１１の微結晶半導体層７０５７と配線７０４９が電気的に接続されるように配線７０７０を形成する。
【００９７】
なお、半導体層７０５５と、非晶質半導体層７０５６と、微結晶半導体層７０５７との重なっている部分が光電変換素子１１１に相当する。本実施形態では、半導体層７０５５がｎ型半導体層であり、非晶質半導体層７０５６が光電変換層（ｉ層）であり、微結晶半導体層７０５７がｐ型半導体層である。しかし、本発明はこれに限定されず、微結晶半導体層７０５５がｐ型半導体層であり、微結晶半導体層７０５７がｎ型半導体層であってもよい。
【００９８】
次いで、透明導電膜を所望の形状にパターニングを行い、配線７０７０と透明電極７０５８を形成する（図６（Ｂ））。透明導電膜は、公知の材料で、２０〜２００ｎｍの厚さで形成するとよい。配線７０７０は、光電変換素子１１１の微結晶半導体膜７０５７と配線７０４９とを電気的に接続される。配線７０７０は、増幅用トランジスタ１１３のゲート電極と電気的に接続されており、配線７０７０を形成することにより、光電変換素子１１１と増幅用トランジスタ１１３が電気的に接続される。
【００９９】
次いで、有機樹脂膜でなる第３の層間絶縁膜７０５９を形成する。第３の層間絶縁膜７０５９は、配線材料の絶縁に加え、表面の平坦化膜としての機能をも有している。材料は公知の如何なる材料を用いることが可能であるが、本実施例では、材料にアクリルを用いて膜厚１．７μmの有機樹脂膜として形成した。
【０１００】
次に、有機化合物層７０６０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）７０６１と保護電極７０６２を形成する。このとき有機化合物層７０６０及び陰極７０６１を形成するに先立って画素電極７０７８に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いるが、本発明はこれに限定されず、公知の他の材料を用いることができる。
【０１０１】
保護電極７０６２は陰極７０６１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機化合物層７０６０、陰極７０６１は非常に水分に弱いので、保護電極７０６２までを大気解放しないで連続的に形成し、外気から有機化合物層を保護することが望ましい。
【０１０２】
なお、有機化合物層７０６０の膜厚は１０〜４００ｎｍ（典型的には６０〜１７０ｎｍ）、陰極７０６１の厚さは８０〜２００ｎｍ（典型的には１００〜１７０ｎｍ）とすれば良い。また、透明電極７０７８と有機化合物層７０６１、及び陰極７０６２の重なっている部分が発光素子１１１に相当する部分である。
【０１０３】
以上のようにして、光電変換素子１１１と発光素子１１７、及びそれらを制御するためのトランジスタを同一基板上に形成することができる。
【０１０４】
また本実施例のマスク枚数は、トランジスタのみを形成する工程に必要なマスク枚数５枚（島状の半導体層７００２〜７００７を作製するためのマスク、ゲート電極７０１２〜７０１６を作製するためのマスク７０１１、ｐ型不純物領域を作製するためのマスク７０３３、配線７０４２〜７０４８及び７０７０〜７０７３用のコンタクトホールを作製するためのマスク、配線７０４２〜７０４８及び７０７０〜７０７３を作製するためのマスク）に、２枚のマスクを追加して形成することが可能となる。
【０１０５】
なお、本実施例では、リセット用トランジスタ１１４及びスイッチング用トランジスタ１１６をｎチャネル型トランジスタとして形成し、増幅用トランジスタ１１９と選択用トランジスタ１１２、及び駆動用トランジスタ１１９をｐチャネル型トランジスタとして形成したが、本発明はこれに限定されず、それぞれのトランジスタの極性はｎチャネル型とｐチャネル型のどちらでもよい。但し、選択用トランジスタ１１７とリセット用トランジスタ１１４の極性は逆の方が好ましい。
【０１０６】
【実施例】
（実施例１）
実施の形態では、発光素子の画素電極と、光電変換素子の接続配線とを同一材料で作製した半導体装置について説明したが、本実施例では、発光素子の陰極と、光電変換素子の接続配線とを同一材料で作製した半導体装置について説明する。
【０１０７】
図８において、６０００は絶縁表面を有する基板であり、６００１は下地膜である。下地膜は公知の材料を用いて、単層構造又は積層構造のどちらの構造を用いて形成してもよい。下地膜６００１上には光電変換素子１１１、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４が形成されている。また、発光素子１１５と、スイッチング用トランジスタ１１６と、駆動用トランジスタ１１９とが形成されている。なお、各トランジスタは公知の如何なる構造のトランジスタを用いてもよい。
【０１０８】
絶縁表面を有する基板６０００上に形成された各トランジスタの構造について説明する。増幅用トランジスタ１１３において、６０２３はゲート電極、６００８はゲート絶縁膜、６０３７はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４２はソース配線、６０４３はドレイン配線である。
【０１０９】
選択用トランジスタ１１２において、６０２４はゲート電極、６００８はゲート絶縁膜、６０３８はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４４はソース配線、６０４５はドレイン配線である。
【０１１０】
リセット用トランジスタ１１４において、６０２５はゲート電極、６００８はゲート絶縁膜、６０１９はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３０はＬＤＤ領域（ライトドープドレイン領域）、６０４６はソース配線、６０４７はドレイン配線である。
【０１１１】
光電変換素子１１１において、６０５７はｐ型の不純物領域からなるｐ型半導体層、６０５５はｎ型の不純物領域からなるｎ型半導体層、６０５６は非晶質半導体膜からなる光電変換層（ｉ層）である。
【０１１２】
スイッチング用トランジスタ１１６において、６０２６はゲート電極、６００８はゲート絶縁膜、６０２０はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３１はＬＤＤ領域（ライトドープドレイン領域）、６０４８はソース配線、６０４９はドレイン配線である。
【０１１３】
駆動用トランジスタ１１９において、６０２７はゲート電極、６００８はゲート絶縁膜、６０３９はｐ型の不純物領域からなるソース領域及びドレイン領域、６０５０はドレイン配線、６０５１はソース配線である。
【０１１４】
そして、増幅用トランジスタ１１３、選択用トランジスタ１１２、リセット用トランジスタ１１４、スイッチング用トランジスタ１１６、駆動用トランジスタ１１９を覆って、第一の層間絶縁膜６０４０と第二の層間絶縁膜６０４１が設けられている。
【０１１５】
そして、第三の層間絶縁膜６００６が、第二の層間絶縁膜６０４１を覆うように設けられている。第三の層間絶縁膜６００６には、コンタクトホールが形成され、リセット用トランジスタ１１４のドレイン配線６０４７と接続する配線６００３と、駆動用トランジスタ１１９のドレイン配線６００４とがそれぞれ設けられている。また、電源供給線と電気的に接続している配線６００２が設けられている。
【０１１６】
そして、配線６００３、６００４と電気的に接続するように、透明導電層６０５４、６０５８が設けられている。透明導電層６０５４は、光電変換素子１１１のｎ型半導体層６０５５と電気的に接続している。つまり、光電変換素子１１１のｎ型半導体層６０５５は、透明導電層６０５４と配線６００３を介してリセット用トランジスタのドレイン配線６０４７と電気的に接続している。また、透明導電層６０５８は、発光素子１１５の画素電極（透明電極）として機能する。
【０１１７】
次いで、駆動用トランジスタ１１９のドレイン配線６０５０に接するように画素電極（透明電極）６０５８が設けられている。画素電極６０５８は、発光素子１１５の陽極として機能し、仕事関数の大きい導電膜、代表的には、酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いればよい。
【０１１８】
６０６０は有機化合物層である。有機化合物層６０６０には、公知の如何なる材料を用いることができる。６０６１は発光素子１１５の陰極であり、仕事関数の小さい導電膜が用いられる。仕事関数の小さい導電膜としては、周期表の１族もしくは２族に属する元素を含む導電膜を用いればよい。
【０１１９】
画素電極６０５８、有機化合物層６０６０及び陰極６０６１からなる積層体が発光素子１１５である。また、６０６２は保護膜（パッシベーション膜）である。保護膜６０６２としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは積層で用いる。
【０１２０】
なお、本実施例は、実施の形態と自由に組み合わせることが可能である。
【０１２１】
（実施例２）
本実施例では、本発明の半導体装置の回路構成の一例を図９に示す。本実施例では、発光素子と光電変換素子、並びに複数のトランジスタを一画素中に設けた半導体装置について説明する。本実施例の半導体装置は、イメージセンサ機能と表示機能の２つの機能を有する。
【０１２２】
本実施例では、ソース信号線駆動回路１２０と、ゲート信号線駆動回路１２２と、画素部１０３と、センサ用ソース信号線駆動回路１２１と、センサ用ゲート信号線駆動回路１２３とを有している。
【０１２３】
ソース信号線駆動回路１２０は、シフトレジスタ１２０ａ、ラッチ（Ａ）１２０ｂ、ラッチ（Ｂ）１２０ｃを有する。また、ゲート信号線駆動回路１２２は、シフトレジスタ１２２ａ、バッファ１２２ｂを有する。必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１２４】
また、ソース信号線駆動回路１２０は、ラッチ（Ａ）１２０ｂとラッチ（Ｂ）の代わりにレベルシフタとサンプリング回路を有していてもよい。
【０１２５】
センサ用ソース信号線駆動回路１２１は、シフトレジスタ１２１ａと、サンプル＆ホールド回路１２１ｂと、信号出力線用駆動回路１２１ｃと、バッファ１２１ｄを有する。また、センサ用ゲート信号線駆動回路１２３は、シフトレジスタ１２３ａと、バッファ１２３ｂを有する。
【０１２６】
また、本実施例において、画素部１０３は複数の画素を有する。また、本実施例では画素部１０３と駆動回路部１０１の構成のみを示しているが、さらにメモリやマイクロプロセッサを形成してもよい。
【０１２７】
なお、本実施例は、実施の形態及び実施例１と自由に組み合わせることが可能である。
【０１２８】
（実施例３）
本実施例では、実施例５で説明した発光素子と光電変換素子、並びに複数のトランジスタを一画素中に設けた半導体装置の回路図について、図１０、図１１を用いて説明する。
【０１２９】
画素部１０３はソース信号線（Ｓ１〜Ｓｘ）、電源供給線（Ｖ１〜Ｖｘ）、選択信号線（ＥＧ１〜ＥＧｙ）、リセット信号線（ＥＲ１〜ＥＲｙ）、センサ選択信号線（ＳＧ１〜ＳＧｙ）、センサリセット信号線（ＳＲ１〜ＳＲｙ）、センサ用信号出力線（ＳＳ１〜ＳＳｘ）、センサ用電源線（ＶＢ1〜ＶＢｘ）を有している。
【０１３０】
画素部１０３は複数の画素１０２を有している。画素１０２は、ソース信号線（Ｓ１〜Ｓｘ）のいずれか１つと、電源供給線（Ｖ１〜Ｖｘ）のいずれか１つと、選択信号線（ＥＧ１〜ＥＧｙ）のいずれか１つと、リセット信号線（ＥＲ１〜ＥＲｙ）のいずれか１つと、センサ選択信号線（ＳＧ１〜ＳＧｙ）のいずれか１つと、センサリセット信号線（ＳＲ１〜ＳＲｙ）のいずれか１つと、センサ用信号出力線（ＳＳ１〜ＳＳｘ）のいずれか１つと、センサ用電源線（ＶＢ1〜ＶＢｘ）のいずれか１つを有している。また、画素１０２は、選択用トランジスタ１１６と、駆動用トランジスタ１１９と、リセット用トランジスタ１１７と、センサ選択用トランジスタ１１２と、増幅用トランジスタ１１３と、センサリセット用トランジスタ１１４とを有している。
【０１３１】
バイアス用トランジスタ１２０のソース領域およびドレイン領域は、一方はセンサ用信号出力線（ＳＳ１〜ＳＳｘ）に接続されており、もう一方は電源線１２２に接続されている。またバイアス用トランジスタ１２０のゲート電極は、バイアス用信号線（ＢＳ）に接続されている。
【０１３２】
図１１には、図１０で示した画素部におけるｉ行目ｊ列目の画素（ｉ、ｊ）を示す。
【０１３３】
フォトダイオード１１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子、ｎチャネル型端子の一方は、電源基準線１２１に接続されており、もう一方は増幅用トランジスタ１１３のゲート電極に接続されている。
【０１３４】
センサ選択用トランジスタ１１２のゲート電極はセンサ選択信号線（ＳＧｊ）に接続されている。そしてセンサ選択用トランジスタ１１２のソース領域とドレイン領域は、一方は増幅用トランジスタ１１３のソース領域に接続されており、もう一方はセンサ用信号出力線（ＳＳｉ）に接続されている。センサ選択用トランジスタ１１２は、フォトダイオード１１１の信号を出力するときのスイッチング素子として機能するトランジスタである。
【０１３５】
増幅用トランジスタ１１３のドレイン領域はセンサ用電源線（ＶＢｉ）に接続されている。そして増幅用トランジスタ１１３のソース領域はセンサ選択用トランジスタ１１２のソース領域又はドレイン領域に接続されている。増幅用トランジスタ１１３は、バイアス用トランジスタ１２０とソースフォロワ回路を形成する。そのため、増幅用トランジスタ１１３とバイアス用トランジスタ１２０の極性は同じである方がよい。
【０１３６】
センサリセット用トランジスタ１１４のゲート電極は、センサリセット信号線（ＳＲj）に接続されている。センサリセット用トランジスタ１１４のソース領域とドレイン領域は、一方はセンサ用電源線（ＶＢｉ）に接続されており、もう一方は、フォトダイオード１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。センサリセット用トランジスタ１１４は、フォトダイオード１１１を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
【０１３７】
発光素子１１５は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層とからなる。陽極が駆動用トランジスタ１１６のソース領域またはドレイン領域と接続している場合、陽極が画素電極となり、また陰極が対向電極となる。逆に陰極が駆動用トランジスタ１１６のソース領域またはドレイン領域と接続している場合、陰極が画素電極となり、陽極が対向電極となる。
【０１３８】
選択用トランジスタ１１６のゲート電極は選択信号線（ＥＧｊ）に接続されている。そして選択用トランジスタ１１６のソース領域とドレイン領域は、一方がソース信号線（Ｓｉ）に、もう一方が駆動用トランジスタ１１６のゲート電極に接続されている。選択用トランジスタ１１６は、画素（ｉ、ｊ）に信号を書き込むときのスイッチング素子として機能するトランジスタである。
【０１３９】
駆動用トランジスタ１１６のソース領域とドレイン領域は、一方が電源供給線（Ｖｉ）に、もう一方が発光素子１１５に接続されている。コンデンサ１１８は駆動用トランジスタ１１６のゲート電極と電源供給線（Ｖｉ）に接続して設けられている。駆動用トランジスタ１１６は、発光素子１１５に供給する電流を制御するための素子（電流制御素子）として機能するトランジスタである。
【０１４０】
リセット用トランジスタ１１７のソース領域とドレイン領域は、一方は電源供給線（Ｖｉ）に接続され、もう一方は駆動用トランジスタ１１６のゲート電極に接続されている。リセット用トランジスタ１１７のゲート電極は、リセット信号線（ＥＲj）に接続されている。リセット用トランジスタ１１７は、画素（ｉ、ｊ）に書き込まれた信号を消去（リセット）するための素子として機能するトランジスタである。
【０１４１】
本実施例の半導体装置は、光電変換素子と発光素子のそれぞれを制御するための複数のトランジスタが設けられている。光電変換素子により読み取られた被写体の情報は、同じ画素に設けられた発光素子により表示される。
【０１４２】
なお、本実施例は、実施の形態および実施例１、２と自由に組み合わせることが可能である。
【０１４３】
（実施例４）
本実施例では、本発明の半導体装置を作製した例について、図１２、図１３を用いて説明する。
【０１４４】
図１２は本発明の半導体装置のＴＦＴ基板の上面図を示している。なお本実施例においてＴＦＴ基板とは、画素部が設けられている基板を意味する。
【０１４５】
基板４０１上に、画素部４０２と、センサ用のソース信号線駆動回路４０３ａと発光素子用のソース信号線駆動回路４０３ｂ、発光素子用のゲート信号線駆動回路４０４ａと、センサ用のゲート信号線駆動回路４０４ｂとが設けられている。ソース信号線駆動回路とゲート信号線駆動回路の数は、設計者が適宜設定することが可能である。また、本実施例ではソース信号線駆動回路とゲート信号線駆動回路とをＴＦＴ基板上に設けているが、本発明はこの構成に限定されない。ＴＦＴ基板とは別の基板上に設けたソース信号線駆動回路とゲート信号線駆動回路とを、ＦＰＣ等により画素部と電気的に接続するようにしても良い。
【０１４６】
４０５は画素部４０２に設けられた電源供給線（図示せず）に接続された引き回し配線である。また、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、４０４ｂに接続されたゲート用引き回し配線であり、また４０５はセンサ用および発光素子用のソース信号線駆動回路４０３に接続されたソース用引き回し配線である。
【０１４７】
ゲート用引き回し配線４０５と、ソース用引き回し配線４０５とは、基板４０１の外部に設けられたＩＣ等に、ＦＰＣ４０６を介して接続されている。また引き回し配線４０５は、基板４０１の外部に設けられた電源にＦＰＣ４０６を介して接続されている。
【０１４８】
図１３（Ａ）は、図１２に示したＴＦＴ基板をシーリング材によって封止することによって形成されたエリアセンサの上面図であり、図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ’における断面図、図１３（Ｃ）は図１３（Ａ）のＢ−Ｂ’における断面図である。なお図１２において既に示したものは、同じ符号を用いて示す。
【０１４９】
基板４０１上に設けられた画素部４０２と、センサ用および発光素子用のソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、ｂとを囲むようにして、シール材４０９が設けられている。また画素部４０２と、ソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、ｂとの上にシーリング材４０８が設けられている。よって画素部４０２と、センサ用および発光素子用のソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用の第１及び第２のゲート信号線駆動回路４０４ａ、ｂとは、基板４０１とシール材４０９とシーリング材４０８とによって、充填材４４２で密封されている。
【０１５０】
また基板４０１上に設けられた画素部４０２と、ソース信号線駆動回路４０３ａ、ｂと、センサ用および発光素子用のゲート信号線駆動回路４０４ａ、ｂとは、複数のＴＦＴを有している。図１３（Ｂ）では代表的に、下地膜４４０上に形成された、ソース信号線駆動回路４０３に含まれる駆動ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する）４２１及び画素部４０２に含まれる駆動用ＴＦＴ（発光素子への電流を制御するＴＦＴ）４２２、フォトダイオード４４１を図示した。
【０１５１】
本実施例では、駆動ＴＦＴ４２１には公知の方法で作製されたＰチャネル型ＴＦＴまたはＮチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２２には公知の方法で作製されたＰチャネル型ＴＦＴが用いられる。また、画素部４０２には駆動用ＴＦＴ４２２のゲートに接続された保持容量（図示せず）が設けられる。
【０１５２】
駆動ＴＦＴ４２１、駆動用ＴＦＴ４２２およびフォトダイオード４４１上には層間絶縁膜（平坦化膜）４３１が形成され、その上に駆動用ＴＦＴ４２２のドレインと電気的に接続する画素電極（陽極）４２３が形成される。画素電極４２３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１５３】
そして、画素電極４２３の上には絶縁膜４３２が形成され、絶縁膜４３２は画素電極４２３の上に開口部が形成されている。この開口部において、画素電極４２３の上には発光層４２４が形成される。有機化合物層４２４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０１５４】
有機化合物層４２４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１５５】
有機化合物層４２４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２５が形成される。また、陰極４２５と有機化合物層４２４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２５は所定の電圧が与えられている。
【０１５６】
以上のようにして、画素電極（陽極）４２３、有機化合物層４２４及び陰極４２５からなる発光素子４３３が形成される。そして発光素子４３３を覆うように、絶縁膜４３２上に保護膜４３３が形成されている。保護膜４３３は、発光素子４３３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０１５７】
４０５は電源供給線に接続された引き回し配線であり、駆動用ＴＦＴ４２２のソース領域に電気的に接続されている。引き回し配線４０５はシール材４０９と基板４０１との間を通り、異方導電性フィルム４３０を介してＦＰＣ４０６が有するＦＰＣ用配線４３１に電気的に接続される。
【０１５８】
シーリング材４０８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１５９】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０１６０】
また、充填材４１３としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０１６１】
また充填材４１３を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４０８の基板４０１側の面に凹部４０７を設けて吸湿性物質または酸素を吸着しうる物質４２７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２７が飛び散らないように、凹部カバー材４２８によって吸湿性物質または酸素を吸着しうる物質４２７は凹部４０７に保持されている。なお凹部カバー材４２８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２７を設けることで、発光素子４３３の劣化を抑制できる。
【０１６２】
図１３（Ｃ）に示すように、画素電極４２３が形成されると同時に、引き回し配線４０５上に接するように導電性膜４２３ａが形成される。
【０１６３】
また、異方導電性フィルム４３０は導電性フィラー４３０ａを有している。基板４０１とＦＰＣ４０６とを熱圧着することで、基板４０１上の導電性膜４２３ａとＦＰＣ４０６上のＦＰＣ用配線４３１とが、導電性フィラー４３０ａによって電気的に接続される。
【０１６４】
なお本実施例は、実施の形態および実施例１乃至実施例３と自由に組み合わせることが可能である。
【０１６５】
（実施例５）
本発明の半導体装置を用いた電子機器の実施例として、図１４を用いて説明する。
【０１６６】
図１４（Ａ）は、ラインセンサを用いたハンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメージセンサ１００１の上には、ロッドレンズアレイなどの光学系１００２が設けられている。光学系１００２は、被写体１００４上の画像がイメージセンサ１００１上に映し出されるようにするために用いられる。
【０１６７】
そして、ＬＥＤや蛍光灯などの光源１００３は、被写体１００４に光を照射できる位置に設けられている。そして、被写体１００４の下部には、ガラス１００５が設けられている。
【０１６８】
光源１００３を出た光は、ガラス１００５を介して被写体１００４に入射する。被写体１００４で反射した光は、ガラス１００５を介して、光学系１００２に入射する。光学系１００２に入射した光は、イメージセンサ１００１に入射し、そこで光電変換される。
【０１６９】
図１４（Ｂ）は、１８０１は基板、１８０２は画素部、１８０３はタッチパネル、１８０４はタッチペンである。タッチパネル１８０３は透光性を有しており、画素部１８０２から発せられる光及び、画素部１８０２に入射する光を透過することができ、タッチパネル１８０３を通して被写体上の画像を読み込むことができる。また画素部１８０２に画像が表示されている場合にも、タッチパネル１８０３を通して、画素部１８０２上の画像を見ることが可能である。
【０１７０】
タッチペン１８０４がタッチパネル１８０３に触れると、タッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル１８０３及びタッチペン１８０４は、タッチパネル１８０３が透光性を有していて、なおかつタッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。
【０１７１】
上記構成を有する本発明の半導体装置は、画像の情報を読み込んで、画素部１８０２に読み込んだ画像を表示し、取り込んだ画像にタッチペン１８０４で書き込みを行うことができる。そして本発明の半導体装置は、画像の読み込み、画像の表示、画像への書き込みを、全て画素部１８０２において行うことができる。よって半導体装置自体の大きさを抑え、なおかつ様々な機能を半導体装置に持たせることができる。
【０１７２】
図１４（Ｃ）は、図１４（Ｂ）とは異なる携帯型ハンドスキャナーであり、本体１９０１、画素部１９０２、上部カバー１９０３、外部接続ポート１９０４、操作スイッチ１９０５で構成されている。図１４（Ｄ）は図１４（Ｃ）と同じ携帯型ハンドスキャナーの上部カバー１９０３を閉じた図である。
【０１７３】
本発明の半導体装置は、読み込んだ画像の情報を画素部１９０２において表示することが可能であり、新たにディスプレイを半導体装置に設けなくとも、その場で読み込んだ画像を確認することができる。
【０１７４】
また画素部１９０２で読み込んだ画像信号を、外部接続ポート１９０４から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。
【０１７５】
なお、本実施例は、実施の形態及び実施例１乃至実施例４と自由に組み合わせることが可能である。
【０１７６】
（実施例６）
また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）などが挙げられる。
【０１７７】
図１５（Ａ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体装置は表示部２６０２に用いることができる。
【０１７８】
図１５（Ｂ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体装置は表示部２３０２に用いることができる。
【０１７９】
図１５（Ｃ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の半導体装置は表示部２７０３に用いることができる。
【０１８０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０１８１】
なお、本実施例は、実施の形態及び実施例１乃至実施例５と自由に組み合わせることが可能である。
【０１８２】
【発明の効果】
本発明により、絶縁表面上に光電変換素子と、トランジスタと、発光素子とを作製する作製工程において、用いるマスク数を減らすことが出来る。そのため、作製工程が簡略化することができる。その結果、製造歩留まりが改善され、製造コストの低減が可能となる。
【０１８３】
【図面の簡単な説明】
【図１】  本発明の半導体装置の作製工程を示す図。
【図２】  本発明の半導体装置の作製工程を示す図。
【図３】  本発明の半導体装置の作製工程を示す図。
【図４】  本発明の半導体装置の作製工程を示す図。
【図５】  本発明の半導体装置の作製工程を示す図。
【図６】  本発明の半導体装置の作製工程を示す図。
【図７】  本発明の半導体装置の作製工程を示す図。
【図８】  本発明の半導体装置の断面図。
【図９】  本発明の半導体装置の回路図を示したブロック図。
【図１０】  本発明の半導体装置の回路図。
【図１１】  本発明の半導体装置の回路図。
【図１２】  本発明の半導体装置の図。
【図１３】  本発明の半導体装置の図。
【図１４】  本発明が適用される電子機器の図。
【図１５】  本発明が適用される電子機器の図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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