(57)【特許請求の範囲】
【請求項１】
半導体デバイスを評価する自動試験装置であって、
テスト・コンピュータと、
前記半導体デバイスのそれぞれ異なる試験を行う複数の機器と、
複数のシーケンサであって、各シーケンサが前記複数の機器の異なる機器に結合され、前記機器の試験動作を制御し、各機器が前記半導体デバイスに結合されるように配置される、複数のシーケンサと、
前記テスト・コンピュータと前記複数のシーケンサの各々とを相互接続するノード・ネットワークであって、各ノードを通過する際の遅延が調整可能である、ノード・ネットワークと、
を備え、前記ノード・ネットワークの各ノードは、前記自動試験装置の第１構成要素に結合される第１双方向通信ポートと、前記自動試験装置の第２構成要素に結合される第２双方向通信ポートとを含む、
自動試験装置。
【請求項２】
請求項１記載の自動試験装置において、前記複数のシーケンサの各々が異なるテスト・サイクル時間に従って動作する、自動試験装置。
【請求項３】
請求項１記載の自動試験装置において、前記ノード・ネットワークがスター構成に配置されている、自動試験装置。
【請求項４】
請求項１記載の自動試験装置において、前記テスト・コンピュータと前記複数のシーケンサの各々が、それぞれのノードに結合されている、自動試験装置。
【請求項５】
請求項４記載の自動試験装置において、前記それぞれのノードの各々が中央ノードに結合されている、自動試験装置。
【請求項６】
請求項４記載の自動試験装置において、前記テスト・コンピュータと前記複数のシーケンサは、１対の一方向性リンクを介してそれぞれのノードに結合されている、自動試験装置。
【請求項７】
請求項１記載の自動試験装置において、各ノードが、システム・クロックを用いて、前記テスト・コンピュータと前記複数のシーケンサとの間で交換されるデータを同期させる回路を含む、自動試験装置。
【請求項８】
請求項７記載の自動試験装置において、前記同期回路がＦＩＦＯを含む自動試験装置。
【請求項９】
請求項１記載の自動試験装置において、前記ノードがシリアル構成に配置されている、自動試験装置。
【請求項１０】
請求項１記載の自動試験装置において、前記ノードがリング構成に配置されている、自動試験装置。
【請求項１１】
請求項１記載の自動試験装置において、各ノードが、当該ノードのデータの通過をイネーブルする回路を含む、自動試験装置。
【請求項１２】
請求項１１記載の自動試験装置において、前記イネーブル回路がプログラマブルである、自動試験装置。
【請求項１３】
請求項１２記載の自動試験装置において、前記イネーブル回路がテスト・サイクルの開始時にプログラムされる、自動試験装置。
【請求項１４】
請求項１記載の自動試験装置において、各ノードが少なくとも１つのプログラマブルなパイプライン遅延要素を含み、各ノードを通過する際の遅延が前記少なくとも１つのパイプライン遅延要素をプログラムすることによって調整される、自動試験装置。
【請求項１５】
請求項１記載の自動試験装置において、各ノードが、データを合成する回路を含む、自動試験装置。
【請求項１６】
請求項１５記載の自動試験装置において、前記合成回路の出力が故障時停止条件を指示するのに用いられる、自動試験装置。
【請求項１７】
請求項１５記載の自動試験装置において、前記合成回路の出力が分岐条件を指示するのに用いられる、自動試験装置。
【請求項１８】
請求項１記載の自動試験装置において、前記ノード・ネットワークの少なくとも１つのノードが、更に、前記自動試験装置の第３構成要素に結合される第３双方向通信ポートを備える、自動試験装置。
【請求項１９】
請求項１８記載の自動試験装置において、前記ノード・ネットワークの少なくとも１つのノードが、更に、前記自動試験装置の第４構成要素に結合される第４双方向通信ポートを備える、自動試験装置。
【請求項２０】
請求項１記載の自動試験装置において、前記自動試験装置の第１及び２構成要素が、前記テスト・コンピュータ、前記複数のシーケンサ、及び前記ノード・ネットワークのいずれかを含む、自動試験装置。
【請求項２１】
請求項１記載の自動試験装置において、前記ノード・ネットワークは、前記複数のシーケンサの各々のための少なくとも１つのノードに加えて、少なくとも１つの付加的ノードを備える、自動試験装置。
【請求項２２】
請求項１記載の自動試験装置において、前記複数のシーケンサの異なるものは、異なるサイクル時間に動作する、自動試験装置。
【請求項２３】
請求項１記載の自動試験装置において、前記複数のシーケンサの少なくとも１つは、アナログ試験装置を制御する、自動試験装置。
【請求項２４】
請求項２３記載の自動試験装置において、前記アナログ試験装置はＡＣアナログ試験装置である、自動試験装置。
【請求項２５】
請求項２３記載の自動試験装置において、前記アナログ試験装置はＤＣアナログ試験装置である、自動試験装置。
【請求項２６】
請求項１記載の自動試験装置において、前記複数のシーケンサの少なくとも１つは、デジタル試験装置を制御する、自動試験装置。
【請求項２７】
電子回路が適切に機能しているかどうかを判断するテスタであって、
テスト・コンピュータと、
前記電子回路のそれぞれ異なる試験を行う複数の機器と、
複数のシーケンサであって、各シーケンサが前記複数の機器の異なる機器に結合され、前記機器の試験動作を制御し、各機器が前記電子回路に結合されるように配置される、複数のシーケンサと、
前記テスト・コンピュータと前記複数のシーケンサの各々とを相互接続する複数の二地点間リンクと、
を備え、各二地点間リンクは、プログラマブルな遅延を有するとともに、前記テスタの第１構成要素に結合される第１双方向通信ポートと、前記テスタの第２構成要素に結合される第２双方向通信ポートとを含む、
テスタ。
【請求項２８】
請求項２７記載のテスタにおいて、各二地点間リンクが前記遅延をプログラムする少なくとも１つのプログラマブルなパイプライン遅延要素を含む、テスタ。
【請求項２９】
請求項２７記載のテスタにおいて、各二地点間リンクが当該リンクのデータ・ビットの通過を禁止する回路を含む、テスタ。
【請求項３０】
請求項２９記載のテスタにおいて、前記禁止回路がプログラマブルであり、前記禁止回路がテスト・サイクルの開始時にプログラムされる、テスタ。
【請求項３１】
請求項２７記載のテスタにおいて、各二地点間リンクが複数のデータ・ビットをパラレルに搬送し、
各二地点間リンクが前記複数のデータ・ビットの少なくとも一部を合成する回路を含む、テスタ。
【請求項３２】
請求項２７記載のテスタにおいて、前記複数のリンクは、前記複数のシーケンサの各々のための少なくとも１つのノードに加えて、少なくとも１つの付加的ノードを備える、テスタ。
【請求項３３】
試験対象装置が適切に機能しているかどうかを判断するのに用いられるテスタを動作させる方法であって、
前記テスタは、テスト・コンピュータと、前記試験対象装置のそれぞれ異なる試験を行う複数の機器と、複数のシーケンサであって、各シーケンサが前記複数の機器の異なる機器に結合され、前記機器の試験動作を制御するシーケンサと、前記テスト・コンピュータと前記複数のシーケンサの各々とを相互接続するノード・ネットワークと、前記複数の機器のおのおのが、前記複数のシーケンサのそれぞれと前記試験対象装置との間に結合され、
各ノードは、前記テスタの第１構成要素に結合される第１双方向通信ポートと、前記テスタの第２構成要素に結合される第２双方向通信ポートと、前記ネットワークを通過する際の遅延時間を調整し、前記ネットワークのデータの通過をイネーブル及びディセーブルするプログラマブル回路を含む、方法において、
（ａ）前記ネットワークを通過する際の遅延時間を特定するステップと、
（ｂ）選択されたデータを前記シーケンサの少なくとも１つに送る前記プログラマブル回路を設定するステップと、
（ｃ）前記機器の少なくとも１つを動作させ、前記選択されたデータに従ってテスト信号を前記試験対象装置に送出するステップと、
（ｄ）前記機器の少なくとも１つを動作させ、前記試験信号に応答して前記試験対象装置が生じた信号を受信するステップと、
（ｅ）前記受信された信号を予測値と比較することにより、前記試験対象装置が適切に機能しているかどうかを判断するステップと、
を含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、広くは自動試験装置に関し、更に詳しくは高速で汎用の自動試験装置に関する。
次の背景技術は、本発明を理解するのに有用であると考えることができる。すなわち、１９９７年４月３日出願のＷＯ９７  １２２５４Ａ（クレデンス・システムズ社（Credence Systems Corp））。
【０００２】
【従来の技術】
自動試験装置（「テスタ」とも称される）は、半導体デバイス製造プロセスにおいて、製造されるデバイスに欠陥があるかどうかを判断するのに広く用いられている。テスタは、一般に、テストを実行するのに用いられる様々なタイプの機器を制御するコンピュータ化された回路を含む。このテストには、信号の試験対象装置への印加、試験対象装置が生じる信号の検出、試験対象装置に関係するあらゆるパラメータの測定などが含まれる。コンピュータ化された制御回路は、次に、検出された信号及び測定されたパラメータを記憶されている予測値と比較し、それによって、試験対象装置が欠陥を含むかどうかを判断するのが一般的である。
【０００３】
半導体デバイスは、デジタル回路やアナログ回路、又はその両方を含みうる。アナログ回路とデジタル回路との両方を含む回路は、通常、混合信号（mixed-signal）デバイスと称され、そのようなデバイスを試験するテスタは、通常、混合信号テスタと称される。更に、これらのデバイスの速度、密度及び全体的な複雑さは、一般に、デバイスの世代が進むにつれて上昇する。従って、テスタがこれらのデバイスを完全に試験するために高レベルのオペレータ制御とプログラミングにおける柔軟性とを備えていることが、ますます重要になってきている。
【０００４】
図１は、試験対象装置（ＤＵＴ）１１８などの混合信号デバイスを試験するのに有用なテスタ１００を示している。特に、テスタ１００は、シーケンサ１０２と、高速デジタル（ＨＳＤ：high-speed digital）機器１０６、精密ＡＣ機器１０８及び精密ＤＣ機器１１０などの複数の機器とに結合されたテスト・コンピュータ１０４を含んでいる。テスト・コンピュータ１０４は、典型的には、ワークステーション（図示せず）の中に収められており、一般に、シーケンサ１０２と機器１０６、１０８及び１１０とを制御する信号を提供する。更に、テスタ・ピン１１２、１１４及び１１６は、機器１０６、１０８及び１１０をＤＵＴ１１８の電気的ノードにそれぞれ接続する。
【０００５】
テスト・コンピュータ１０４は、テスト・コンピュータ（ＴＣ）バス１２２を介して、シーケンサ１０２と機器１０６、１０８及び１１０とに結合されている。同様に、シーケンサ１０２は、状態バス１２０を介して、機器１０６、１０８及び１１０に結合されている。
【０００６】
典型的なテスト・セッションの間には、テスト・エンジニアは、ワークステーションを用いて、様々な動作条件を特定し、様々なテスタ・コマンドを入力する。例えば、テスト・エンジニアは、テスト・サイクル時間と、各テスト・サイクルの間にＤＵＴ１１８に対して与えられＤＵＴ１１８から検出される値とを特定することがある。特定のテスト・サイクルに対して特定される値は、集合的に「ベクトル」と称され、テスト全体を構成するベクトルのグループは、一般に、「パターン」と称される。
【０００７】
テスト・エンジニアは、次に、パターンをシーケンサ１０２に含まれているメモリ（図示せず）にロードし、テストを開始するコマンドを入力するのが通常である。一般に、こうすることにより、シーケンサ１０２が各テスト・サイクルの間に異なるベクトルを読み出し、ベクトルから導かれたデータを状態バス１２０の上に配置する。このデータには、通常、テスト・サイクルの間に或る機器に与えられる又はその機器によって検出される値と、これらの値が与えられる又は検出されるテスト・サイクルの開始時に対する時間との両方が含まれる。
【０００８】
例えば、或る情報が、ＨＳＤ機器１０６に対して、ＤＵＴ１０９の１つのノードにデジタル信号を印加し、そのノードでデジタル信号を検出するように命令することがある。また、或る情報が、ＡＣ機器１０８に対して、ＤＵＴ１０９の別のノードにアナログ信号を印加し、そのノードでアナログ信号を捕捉するように命令することがある。更に、或る情報が、ＤＣ機器１１０に対して、ＤＵＴ１０９の更に別のノードに特定のレベルを印加し、又は、そのノードで特定のレベルを測定するように命令することがある。
【０００９】
また、状態バス１２０は、各テスト・サイクルの間にテスト・コンピュータ１０４と機器１０６、１０８及び１１０とによって用いられることがありうる様々なクロック信号と条件フラグとを含む。従って、条件バス１２０上の情報は、テスタ動作の各サイクルの間のテスタ１００の状態を定義している。
【００１０】
テスタ１００は多くの複雑な混合信号デバイスを試験するのに用いられ、成功をおさめてきたのであるが、発明者は、いくつかの問題点を認識している。特に、「システム・オン・チップ」（systems-on-a-chip）と称されることがあるような複雑な半導体デバイスを試験することができるテスタに対する必要性が生じている。これらの複雑なデバイスは、一般に、高速かつ高密度の混合信号デバイスであって、オペレータ制御及びプログラミングの柔軟性が、上述した従来のテスタ構成をもって達成することができるよりもはるかに高いレベルにおいて要求される。
【００１１】
例えば、システム・オン・チップ等の複雑なデバイスを試験するためには、より多くのシーケンサを備えたテスタを有することが望ましいだろう。この理由は、そのようなデバイスはより多くのノードを有しているのが一般的であり、従って、異なるデータ・レートで動作するノードの数もはるかに多いからである。複数のシーケンサを異なるテスト・サイクル時間に従って動作するようにプログラムすることにより、テスト・エンジニアが、異なるデータ・レートで動作している複数のノードを同時に試験することが可能になるであろう。しかし、シーケンサの数を増加させると、機器への状態情報の配分が複雑になるのが一般的である。
【００１２】
すでに述べたように、テスタ１００は、状態バス１２０を介して状態情報を機器１０６、１０８及び１１０に配分するシーケンサ１０２を含んでいる。典型的なテスタの構成では、これらの機器は複数のカード・ケージに配置され、シーケンサ１０２はカード・ケージの１つにおけるボードの上に含まれている。更に、状態バス１２０とＴＣバス１２２とは、デイジーチェーン（daisy chain）状に接続されている。
【００１３】
テスタ１００で用いられているデイジーチェーン状のバス接続はシーケンサ１０２から機器１０６、１０８及び１１０へ状態情報を効率的に配分するのであるが、より多くのシーケンサを有するテスタでは、それほど効率的ではないことを発明者は認識した。その理由は、シーケンサの数が多くなると状態バスの数も多くなるのが通常であるから、機器へのバス接続の数が増加し、システム全体における遅延を決定し調整するのに要求されるクロック動作が複雑になるからである。従って、状態情報が機器１０６、１０８及び１１０まで適切かつ予測可能な時間で通信されることを補償するのが、より困難になる。
【００１４】
更に、テスタにおいてデイジーチェーン接続を有しているということは、状態情報が或るパイプラインを介して配分され、テスタにおける各カード・ケージはそのパイプラインにおける別のレベルにあることを意味する。このような構成は、一般に実現が困難であって、高速で高密度のシステム・オン・チップを試験するのに適合させることが容易ではない。
【００１５】
従って、複雑で高速かつ高密度の混合信号半導体デバイスを試験することができるテスタを有することが望ましい。このテスタは、遅延が決定され調整可能であるような態様で、テスト・システム内のすべての部分に状態及びそれ以外の情報を配分する手段を有していることになる。
【００１６】
【発明が解決しようとする課題】
以上で述べた背景を考慮すると、本発明の目的は、複雑で高速の混合信号半導体デバイスを試験することができるテスタを提供することである。
【００１７】
本発明の別の目的は、汎用性がありスケーラブルなアーキテクチャを有するテスタを提供することである。
本発明の更に別の目的は、状態配分方式が状態情報の一貫性（coherency）を維持できるように改良されているテスタを提供することである。
【００１８】
【課題を解決するための手段】
以上の及びそれ以外の目的は、テスト・コンピュータと、複数のシーケンサと、複数の機器（instruments）と、複数のリンク・インターフェースを含む新規な状態配分及び再合成ネットワークとを有するテスタにおいて達成される。
【００１９】
ある実施例では、前記のテスト・コンピュータと、シーケンサと、器具とは、それぞれのリンク・インターフェースを介して状態及びそれ以外の情報を交換する。リンク・インターフェースは、テスタの構成要素の間における双方向的で二地点間の通信を提供する。
【００２０】
好適実施例では、前記の機器はシーケンサをそれぞれ有しており、前記のテスト・コンピュータとシーケンサとは、それぞれの双方向的なリンク・インターフェースを介して、状態及びそれ以外の情報を交換する。更に、リンク・インターフェースは、「スター（star）」状の構成に配置されている。このスター構成では、それぞれのリンク・インターフェースは、中央のリンク・インターフェースを通じて状態及びそれ以外の情報を交換する。
【００２１】
本発明の或る特徴によると、各リンク・インターフェースには、少なくとも１つのシーケンサからの状態情報を合成するロジックが含まれる。
本発明の別の特徴によると、各リンク・インターフェースには、プログラマブルなパイプライン遅延要素が含まれる。更に、遅延は、リンク・インターフェースの適切な構成を選択してパイプライン遅延要素をプログラムすることにより、状態配分及び再合成ネットワークを介して、調整される。
【００２２】
これ以外の目的及び効果は、以下の説明と図面とを参照することによって明らかになるはずである。
【００２３】
【発明の実施の形態】
図２Ａは、本発明によるテスタ２００の概念的なブロック図である。テスタ２００は、テスト・コンピュータ２０４と、ＨＳＤ機器２０６のような高速デジタル（ＨＳＤ）機器を少なくとも１つと、ＡＣ機器２０８のようなＡＣ機器を少なくとも１つと、ＤＣ機器２１０のようなＤＣ機器を少なくとも１つと、を含む。この理由は、テスタ２００は、基本的には、複雑な混合信号半導体デバイスを試験するのに用いられることが意図されており、これらの機器２０６、２０８、２１０は、典型的には、複雑なアナログ及びデジタル回路を含むデバイスに対するテストを行うのに用いられるからである。
【００２４】
機器２０６、２０８、２１０は、シーケンサ２０２、２０３、２０５をそれぞれ含む。これによって、テスト・エンジニアがテスト・プログラムを用いてテスタ２００を制御する能力が著しく強化される。例えば、シーケンサ２０２、２０３、２０５は、それぞれが、異なるテスト・サイクル時間に従って動作するようにプログラムすることができる。これは、テスタ２００が、試験対象装置の異なる電気的ノードにおいて、各ノードで異なるデータ・レートを用いて、信号を印加し検出することができることを意味する。また、テスト・プログラムを複数のテスト・パターンで構成して、異なるテスト・パターンをシーケンサ２０２、２０３、２０５のそれぞれのメモリ（図示せず）にロードすることもできる。これは、機器２０６、２０８、２１０を独立に制御することが可能であって、それにより、アナログ及びデジタルのテストを実行するのに用いられる機器を独立に制御することできることを意味する。このようなレベルの高いオペレータ制御及びプログラミングの柔軟性が、複雑な混合信号半導体デバイスの完全な試験には重要なのである。
【００２５】
テスタ・ピン２１２、２１４、２１６は、機器２０６、２０８、２１０を、混合信号試験対象装置（ＤＵＴ）２１８の電気的ノードにそれぞれ接続する。テスト・コンピュータ２０４とテスタ・ピン２１２、２１４、２１６とは、従来技術の場合と本質的に同じである。シーケンサ２０２、２０３、２０５と機器２０６、２０８、２１０もやはり、従来技術の場合と本質的に同じである。しかし、本発明の好適実施例では、各シーケンサ２０２、２０３、２０５が、機器２０６、２０８、２１０をそれぞれ制御している。
【００２６】
更に、各シーケンサは、それに対応する機器と同じボード上に配置されるのが好ましい。従って、シーケンサ２０２は、ＨＳＤ機器２０６と同じボードの上に配置されるのが好ましく、シーケンサ２０３は、ＡＣ機器２０８と同じボードの上に配置されるのが好ましく、シーケンサ２０５は、ＤＣ機器２１０と同じボードの上に配置されるのが好ましい。
【００２７】
しかし、別の実施例では、シーケンサの中の少なくとも１つが、複数の機器を制御することも可能である。ただし、シーケンサに対する機器の比率が低い方が、それだけ高いレベルのオペレータ制御及びプログラミングの柔軟性が達成されるのが一般的であることを理解すべきである。
【００２８】
図１に示されているテスタ１００のような従来のテスタでは、テスト・コンピュータと、シーケンサと、複数の機器とが、１本のバス又は複数のバスに接続される。図１に示されているように、テスト・コンピュータ１０４と、シーケンサ１０２と、機器１０６、１０８、１１０とが、状態バス１２０に接続されている。この構成は、テスト・システム１００の中の要素を相互に接続するのに要求されるハードウェアの量が最少であるという長所を有する。しかし、基本的にはバスの競合のために、パフォーマンスが低レベルに留まるという短所も存在する。特に、多数の機器を含むようなテスタ構成の場合にそうである。
【００２９】
従来のテスト・システムにより多くのシーケンサが追加されていくにつれて、この状況は悪化する傾向にある。その理由は、異なるシーケンサが状態情報の異なる組を生じるのが典型的であるからである。更に、複数のシーケンサが、異なるテスト・サイクル時間に従って動作するようにプログラムされるために、これらの異なる組の状態情報が、１回のテストの最中の異なる時刻において利用可能になる。従って、複数のバス接続方式を含む従来のテスト・システムにおける構成要素の間において、状態のコヒーレンス（一貫性）を維持することが非常に困難となる可能性がありうる。
【００３０】
この理由により、テスタ２００は、従来のバスをベースとするテスタの短所を取り除いてくれる新規な状態配分及び再合成ネットワーク２２０を含む。図２Ａに示されているように、テスト・コンピュータ２０４とシーケンサ２０２、２０３、２０５とは、ネットワーク２２０によって相互に接続されている。このネットワーク２２０は、テスト・コンピュータ２０４とシーケンサ２０２、２０３、２０５との間における遅延が決定でき調整可能であることを保証するという特徴を有する。これによって、テスト・システム２００の構成要素は、シーケンサ２０２、２０３、２０５によって生じる状態情報に対する一貫した見方を有することが確実となる。
【００３１】
図２Ｂには、状態配分及び再合成ネットワーク２２０が、複数のノードを含むこと、より正確には、複数のリンク・インターフェース２２１ないし２２５を含むことが示されている。テスタ２００は、ネットワーク２２０に接続された要素を４つ有している。ネットワーク２２０は、周辺リンク・インターフェース２２１、２２２、２２４、２２５と、中央リンク・インターフェース２２３とを含み、全体で５つのリンク・インターフェースを有している。テスト・システム２００は、スケーラブル（scalable）であって、より多くの要素がネットワーク２２０に接続されているような別の実施例の場合には、それに対応して、より多くのリンク・インターフェースを備えた状態配分及び再合成ネットワーク２２０を有する、ということを理解すべきである。
【００３２】
状態配分及び再合成ネットワークにおけるリンク・インターフェースは、好ましくは、「スター」構成に配置されている。例えば、テスタ２００は、テスト・コンピュータ２０４とシーケンサ２０２、２０３、２０５とを含み、これらが周辺リンク・インターフェース２２１、２２２、２２５、２２４との間でデータを交換する。更に、周辺リンク・インターフェース２２１、２２２、２２５、２２４は、中央リンク・インターフェース２２３に結合されている。その結果として、テスタ２００の中のどの二地点間又は二要素間であってもデータが送られる際には常に、そのデータは、同数のリンク・インターフェースを通過することになる。図２Ｂに示されている例では、この数は３である。
【００３３】
例えば、シーケンサ２０２がテスト・コンピュータ２０４に送るために生じる情報は、リンク・インターフェース２２２、２２３、２２１を通過する。同様にして、シーケンサ２０２からの状態情報は、リンク・インターフェース２２２、２２３、２２５を通過してシーケンサ２０３に到達する。更に、シーケンサ２０２からの状態情報は、リンク・インターフェース２２２、２２３、２２４を通過してシーケンサ２０５に到達する。これは、シーケンサ２０２、２０３、２０５のいずれか１つによって生じ、テスト・システム２００における他の構成要素のいずれかに配分される状態情報は、予測可能な遅延を受けることを意味する。
【００３４】
従って、シーケンサ２０２、２０３、２０５によって生じネットワーク２２０を介して配分される状態情報は、決定可能な遅延を有することになる。これらの遅延が調整可能でもあることは、後で説明する。結果的に、テスタ２００に含まれるテスト・コンピュータとシーケンサとは、シーケンサ２０２、２０３、２０５の任意の１つによって生じる状態及びそれ以外の情報を、予測可能な時刻に、そして好ましくは本質的に同時に見ることが可能となる。
【００３５】
これは、従来のバス・ベースのテスト・システムと比較して著しい長所である。従来のシステムでは、テスト・システムの要素はデイジー・チェーン・バスで相互接続され、状態及びそれ以外の情報はパイプラインを介して配分され、これらのシステム要素はパイプラインの異なるレベルにある。このような従来のテスト・システムでは、情報はパイプラインを介してクロックされなければならないので、その構成要素は、状態情報を同時に見ることができない。
【００３６】
更に、このようなバス・ベースのテスト・システムでは、複雑な混合信号半導体デバイスを試験するのに必要なパフォーマンスを提供するようにスケーラブルであることは容易でない。その理由は、追加的なシーケンサは追加的なデイジー・チェーン・バス接続と共に提供されなければならないのが一般的であって、そのために、テスト・システムへのクロッキング及び状態配分が更に複雑化するからである。十分な数のシーケンサ及びバス接続が提供され、クロッキングの問題が解決した場合であっても、従来のバス・ベースのテスト・システムでは、依然として、システム要素間の状態の一貫性を保証することができない。テスタ２００は、単純にリンク・インターフェースを追加することによって容易にスケーラブルであるだけでなく、テスト・システム全体で遅延を決定できて調整も可能であるというように維持されており、従って、状態の一貫性も保証される。
【００３７】
リンク・インターフェース２２１ないし２２５は、相互に接続されており、一方向性リンクの対によってテスト・システム２００の要素に結合されている。例えば、リンク２２６及び２２７は、周辺リンク・インターフェース２２１と中央リンク・インターフェース２２３とを相互に接続している。同様に、リンク２２８及び２２９は、周辺リンク・インターフェース２２２と中央リンク・インターフェース２２３とを相互に接続し、リンク２３０及び２３１は、周辺リンク・インターフェース２２４と中央リンク・インターフェース２２３とを相互に接続し、リンク２３２及び２３３は、周辺リンク・インターフェース２２５と中央リンク・インターフェース２２３とを相互に接続している。
【００３８】
これらの一方向性リンクの幅と対応するデータ・レートとは、所望のレベルの機能とパフォーマンスとが得られるように選択することができる。或る実施例では、これらの一方向性リンクは２６ビットの幅であり、約１００ＭＨｚでクロックされる。従って、各一方向性リンクは、状態情報及び周期を同期させるための２３本のラインと、「故障」（fail）及び「条件（condition）」フラグのための２本のラインと、システム・クロックのための１本のラインとを予約する。しかし、リンクの幅及びデータ・レートと、データ、フラグ及びクロックの各リンクにおけるラインへの割当てとのために選択される実際の値は、本発明にとっては重要ではないことを理解すべきである。また、テスト・コンピュータ２０４、ネットワーク２２０及びシーケンサ２０２、２０３、２０５の間の通信は、一貫性を有する状態コントローラ（図示せず）によって制御される。しかし、このコントローラの実現例は、本発明によってはやはり重要ではない。
【００３９】
図２Ｃには、中央リンク・インターフェース２２３の好適な実現例の簡略化された回路図が示されている。周辺リンク・インターフェース２２１、２２２、２２４、２２５は、類似の態様で実現される。特に、図２Ｃは、中央リンク・インターフェース２２３と周辺リンク・インターフェース２２１との間で状態及びそれ以外の情報を搬送するリンク対２２６及び２２７と、中央リンク・インターフェース２２３と周辺リンク・インターフェース２２２との間で情報を搬送するリンク対２２８及び２２９と、中央リンク・インターフェース２２３と周辺リンク・インターフェース２２４との間で情報を搬送するリンク対２３０及び２３１と、中央リンク・インターフェース２２３と周辺リンク・インターフェース２２５との間で情報を搬送するリンク対２３２及び２３３と、を示している。
【００４０】
状態及びそれ以外の情報Ｐ０、Ｐ１、Ｐ２、Ｐ３は、周辺リンク・インターフェース２２２、２２１、２２４、２２５のそれぞれから、中央リンク・インターフェース２２３まで送られる。更に、状態及びそれ以外の情報Ｐ０、Ｐ１、Ｐ２、Ｐ３は、ＦＩＦＯ要素２４２、２４３、２４５、２４７にそれぞれ与えられる。
【００４１】
すでに述べたように、一方向性リンクは、幅とデータ・レートとを選択する。従って、情報Ｐ０、Ｐ１、Ｐ２、Ｐ３は選択された幅を有しており、従って、ＦＩＦＯ２４２、２４３、２４５、２４７は、複数ビットＦＩＦＯを表すことが意図されている。このような表現は、図２Ｃに示されている回路図を簡略化するものであり、従って、ＦＩＦＯの別の実現例も可能であると理解すべきである。更に、各ＦＩＦＯには、選択された周波数を備えたクロックＤＣＬＫ及びＣＬＫが提供される。クロックＤＣＬＫは、基本的に、有効なデータＰ０、Ｐ１、Ｐ２、Ｐ３をＦＩＦＯ２４２、２４３、２４５、２４７にロードするのに用いられ、クロックＣＬＫは、基本的に、ＦＩＦＯ２４２、２４３、２４５、２４７を通過する有効なデータをクロックするのに用いられる。
【００４２】
ＦＩＦＯ２４２、２４３、２４５、２４７は同じ深さを有していることが好ましいのであるが、ＦＩＦＯ２４２、２４３、２４５、２４７の実際の深さは、一般に、テスト・システムのタイミングの要件に左右される。例えば、状態データはネットワーク２２０を介して非常な高速で配分されうるが、他の処理タスクが、テスト・システム２００におけるいくつかの要素がそのデータについて一貫した見方を有することを禁止する場合がある。この理由のために、ＦＩＦＯ２４２、２４３、２４５、２４７の深さは、１から３の範囲を変動する。しかし、ＦＩＦＯ２４２、２４３、２４５、２４７の主要な目的は、入力（例えば、Ｐ０ないしＰ３）における状態及びそれ以外の情報をシステム・クロックＣＬＫと同期させることである。その結果として、同期しているデータＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３が、ＦＩＦＯ２４２、２４３、２４５、２４７にそれぞれ提供される。
【００４３】
データＳＹＮＣ＿Ｐ０は、遅延及び再合成ブロック２４６に含まれるプログラマブルなパイプライン遅延要素２４８に与えられる。同様に、データＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３は、やはりブロック２４６に含まれているプログラマブルなパイプライン遅延要素２４９、２５０、２５１にそれぞれ与えられる。
【００４４】
データＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３はデータＰ０、Ｐ１、Ｐ２、Ｐ３と同じ幅を有しているので、パイプライン２４８ないし２５１もまた複数ビットのパイプラインを表すことが意図されている。これによって、図２Ｃに示されている回路図が簡略化されるが、パイプラインの別の実現例も可能であることを理解すべきである。更に、各パイプラインには、クロックＣＬＫが提供され、このクロックＣＬＫが、パイプライン２４８ないし２５１を通過する同期のとれたデータをクロックするのに用いられる。
【００４５】
ブロック２４０、２４１、２４４は、また、ブロック２４６のような遅延及び再合成ブロックを表すことも意図されており、従って、好ましくは、ブロック２４６と同じ機能要素を含む。これは、データＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３もまたこれらのブロック２４０、２４１、２４４におけるそれぞれのプログラマブルな遅延要素に与えられることを意味している。しかし、ブロック２４０、２４１、２４４の詳細は、図２Ｃの回路図を簡略化するために示されていない。
【００４６】
すでに述べたように、ネットワーク２２０を通過する際の遅延は、決定できる（決定論的、deterministic）だけでなく、調整が可能（adjustable）である。この遅延を調整することができる方法は２つある。第１の方法は、ネットワーク２２０におけるリンク・インターフェース２２１ないし２２５に対して、異なる構成を選択することによる。図２Ｂに示されているスター構成が好ましいのであるが、別の構成も可能であって、以下でそのうちのいくつかを示す。リンク・インターフェース２２１ないし２２５をスター構成に配置するということは、テスト・システム２００における任意の２つの要素の間で交換されるデータは３つのリンク・モジュールを通過し、従って、これらのインターフェース・モジュールに起因する遅延を受けることを意味する。
【００４７】
遅延を調整する別の方法としては、ブロック２４０、２４１、２４４、２４６におけるパイプライン遅延要素の深さに対する値をプログラムすることによる方法がある。実際のプログラムされた値はリンク・インターフェース２２１ないし２２５における回路を実現するのに用いられている技術、リンク・インターフェース２２１ないし２２５の選択された構成及びシステムのタイミング要件に左右されるのが一般的であるが、プログラムされる値の上限は約１２８であると予測される。
【００４８】
ブロック２４０、２４１、２４４、２４６におけるパイプライン遅延要素の深さは、パワーアップ時にプログラムされ、テスト・システム２００における最悪の場合の遅延にも対応することが好ましい。しかし、テスト・エンジニアは、パワーアップの後であっても必要に応じてパイプライン遅延要素を再プログラムすることができる。
【００４９】
ＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３は、それぞれが、パイプライン２４８、２４９、２５０、２５１の各レベルを通じてクロックされ、次に、ゲート２５２、２５３、２５４、２５５それぞれに与えられ、対応する同期のとれたデータＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３の通過をイネーブルする。
【００５０】
イネーブル信号Ｐ０＿ＥＮ、Ｐ１＿ＥＮ、Ｐ２＿ＥＮ及びＰ３＿ＥＮは、同期のとれたデータＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３と同じ幅を有する。これは、ＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２又はＳＹＮＣ＿Ｐ３におけるデータの全ビット又は選択されたビットが、ゲート２５２ないし２５５を通過することができることを意味する。
【００５１】
特に、イネーブル信号Ｐ０＿ＥＮ、Ｐ１＿ＥＮ、Ｐ２＿ＥＮ又はＰ３＿ＥＮの中から選択された１つのイネーブル信号を、それに関連する同期のとれたデータＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２又はＳＹＮＣ＿Ｐ３が、ゲート２５２、２５３、２５４又は２５５を通過するようにプログラムすることができる。その結果、そのデータが、ゲート２５６に与えられ、変化せずに、ゲート２５６を通過してリンク２３２に到達する。
【００５２】
あるいは、イネーブル信号Ｐ０＿ＥＮ、Ｐ１＿ＥＮ、Ｐ２＿ＥＮ及びＰ３＿ＥＮのすべて又は一部を、それに関連する同期のとれたデータＳＹＮＣ＿Ｐ０、ＳＹＮＣ＿Ｐ１、ＳＹＮＣ＿Ｐ２及びＳＹＮＣ＿Ｐ３が、ゲート２５２、２５３、２５４又は２５５を通過するようにプログラムすることもできる。その結果、そのデータはゲート２５６に与えられ、合成され同期のとれたデータはリンク２３２に提供される。
【００５３】
すでに述べたように、コンピュータ化された制御回路は、一般に、検出された信号と測定されたパラメータとを記憶されている予測値と比較し、それによって、試験対象装置に欠陥があるかどうかを判断する。機器に含まれている故障（fail）プロセッサ（図示せず）が、好ましくは、この比較作業を実行する。従って、比較された信号又はパラメータが対応する予測値と一致しない場合には、故障プロセッサが、故障フラグをセットすることによってこれを指示するのが典型的である。上述のように、各一方向性リンク上のラインをこの故障フラグのために確保しておくことができる。
【００５４】
このような故障が生じた場合には常に、テストを停止することが必要であることがほとんどである。そうすることによって、欠陥を含むことが分かっている装置のテストを継続することを回避でき、従って、テスト時間を最も効率的に用いることができる。これが、イネーブル信号Ｐ０＿ＥＮ、Ｐ１＿ＥＮ、Ｐ２＿ＥＮ及びＰ３＿ＥＮをリンク２３２上に合成されたデータを提供するようにプログラムすることができる理由である。その結果、テスト・システム２００における各シーケンサによって生じる故障フラグをゲート２５６によって合成することができる。これは、ゲート２５６の合成された出力において故障が検出されたときには常に、テストを停止するようにテスタ２００をプログラムすることができることを意味する。テスト・システム２００のどの機器においてであっても、故障プロセッサによって故障が検出されると、テストは停止されることになる。これは、通常、故障時停止（halt-on-fail）条件と称される。リンク・インターフェース２２１、２２２、２２４及び２２５もまたゲート２５６と同じ「合成」機能を実行するゲートを含んでおり、従って、同じようにプログラムすることができることを理解すべきである。
【００５５】
ゲート２５６を用いて故障フラグを合成するのではなく、その代わりに、ゲート２５６を用いて条件フラグを合成することもできる。例えば、テスタ２００を、ゲート２５６の合成された出力において特定の条件が検出されたときには常に、テスト・プログラムの異なる地点に分岐するように、容易にプログラムできる。また、リンク・インターフェース２２１、２２２、２２４及び２２５を特定の条件で分岐するように同様にプログラムできることを理解すべきである。ただし、テスタ２００をプログラムするこれらの例は、例示的であって、限定を意図してはいない。
【００５６】
イネーブル信号Ｐ０＿ＥＮ、Ｐ１＿ＥＮ、Ｐ２＿ＥＮ及びＰ３＿ＥＮの状態は、各テスト・サイクルの開始時に特定されていることが好ましい。結果として、テスト・システム２００における各要素は、必要とする状態及びそれ以外のデータを、サイクルごと（cycle-by-cycle basis）に受け取るのが好ましい。これによって、テスト・システム２００を通じて、状態及びそれ以外の情報の配分が簡略化される。
【００５７】
リンク・インターフェース２２１ないし２２５は、それぞれが、図２Ｃに示されている回路を含む。特に、各リンク・インターフェースは、状態及びそれ以外のデータをシステム・クロックと同期させる回路（例えば、ＦＩＦＯ２４２、２４３、２４５及び２４７）と、状態配分及び再合成ネットワーク全体での遅延を調整する回路（例えば、パイプライン遅延要素２４８ないし２５１）と、状態及びそれ以外のデータのネットワークの通過をイネーブル又はディセーブルする回路（例えば、ゲート２５２ないし２５５）と、状態及びそれ以外のデータを論理的に合成する回路（例えば、ゲート２５６）とを含む。
【００５８】
更に、テスト・システム内の要素と直接に通信するリンク・インターフェース（例えば、周辺リンク・インターフェース２２１、２２２、２２４及び２２５）は、これらの要素の１つと中央リンク・インターフェース（例えば、リンク・インターフェース２２３）との間で状態及びそれ以外のデータを通過させる一方向性リンクを２対有していることが好ましい。
【００５９】
また、中央リンク・インターフェース（例えば、リンク・インターフェース２２３）は、ネットワークにおける各周辺リンク・インターフェース（例えば、周辺リンク・インターフェース２２１、２２２、２２４及び２２５）と通信する１対の一方向性リンク（例えば、リンク２２６及び２２７、リンク２２８及び２２９、リンク２３０及び２３１、リンク２３２及び２３３）を有していることが好ましい。
【００６０】
リンク・インターフェース２２１ないし２２５は汎用を意図したものであることに注意することは重要である。例えば、中央リンク・インターフェース２２３のために図２Ｃに示されている構成は、周辺リンク・インターフェース２２１、２２２、２２４及び２２５のそれぞれを実現するのにも用いることができる。そして、未使用のリンクは、どれでも、これらのリンクを安全にディセーブルする適切なレベルに接続することができる。更に、より多くのリンク対を備えたリンク・インターフェースを必要とするテスト・システムに対しては、データを同期させ、遅延させ、イネーブルし、合成する回路が、図２Ｃに示されている構成に適切に追加される。
【００６１】
以上の説明から、本発明が従来のテスト・システムと比較して著しい効果を奏することは明らかである。例えば、本発明に従って設計されたテスト・システムには、追加的なシーケンサを容易に追加できるし、これらのシーケンサによって提供される状態情報は、高速であるだけでなく状態情報の一貫性（coherency）が確保されるように、配分することができる。また、これらのテスト・システムのアーキテクチャは、追加的な機能を達成するように容易にスケーリングできる。更に、シーケンサを特定の機器の専用として、その機器を独立に制御することも容易である。これらの効果のために、本発明に従って設計されたテスト・システムは、複雑で高速な混合信号半導体デバイスを試験するのに適したものとなっている。
【００６２】
以上で１実施例について説明したが、これ以外の多くの別の実施例又は変形例も可能である。例えば、状態配分及び再合成ネットワーク２２０におけるリンク・インターフェースはスター構成に配置するのが好ましいと説明した。しかし、これは単なる例示であって、それ以外の構成も可能である。ただし、これらの別の構成によると、一般に、パフォーマンスと製造可能性（manufacturability）との間にトレードオフの関係が生じる。
【００６３】
例えば、図３には、ネットワーク３２０を備えたテスタ３００が示されているが、この場合には、シリアル構成のリンク・インターフェース３２１ないし３２４が含まれている。この構成は、スター構成の場合よりも単純であり、必要となるハードウェアも少ない。この理由は、ネットワーク３２０における各リンク・インターフェースが、それと通信するリンクを最大でも３対だけしか有していないからである。
【００６４】
ネットワーク３２０はより単純なレイアウトを有しているのであるが、テスト・システム３００における要素の間の遅延は、一般に、もはや調整が不可能であって、すべての遅延が同じ値を有する。その理由は、テスト・システムにおける要素によって交換されるデータが通過するリンク・インターフェースの数が異なりうるからである。例えば、シーケンサ３０２とシーケンサ３０３との間を移動する状態データは、２つのリンク・インターフェース３２２及び３２３を通過する。これに対して、シーケンサ３０２とシーケンサ３０５との間を移動する状態データは、３つのリンク・インターフェース３２２、３２３及び３２４を通過する。
【００６５】
更に、テスト・コンピュータ３０４とシーケンサ３０５との間を移動するデータは、４つのリンク・インターフェース３２１、３２２、３２３及び３２４を通過する。この場合には、ネットワーク３２０における最悪の遅延が生じる。従って、ネットワーク３２０におけるパイプライン遅延要素のプログラムされる深さは、この最悪の場合の遅延によって制限されている。
【００６６】
ネットワーク２２０（図２Ｂ）の場合の対応する遅延はリンク・インターフェースを３つだけ通過するのに要する時間に比例しているから、テスト・システム３００は、テスト・システム２００よりも、ＤＵＴまでのパイプライン遅延が大きいのが一般的である。テスタ３００におけるネットワーク３２０はテスタ２００におけるネットワーク２２０よりも単純なレイアウトを有しており、従って、製造も一般に容易であるが、テスタ３００のパフォーマンスはテスト２００よりも低いのが一般的である。
【００６７】
図４には、ネットワーク４２０を備えた別のテスタ４００が示されており、この場合には、リンク・インターフェース４２１ないし４２４は、「リング」構成になっている。この構成も、ネットワーク４２０における各リンク・インターフェースがそれと通信するリンクを最大でも３対しか有していないという点で、スター構成よりも単純である。しかし、この場合にも、パフォーマンスと製造可能性との間にトレードオフの関係が存在する。
【００６８】
例えば、シーケンサ４０２とシーケンサ４０３との間を移動する状態データは、２つのリンク・インターフェース４２２及び４２３を通過する。これに対して、シーケンサ４０２とシーケンサ４０５との間を移動する状態データは、３つのリンク・インターフェース４２２、４２３及び４２４を通過する。この場合には、ネットワーク４２０における最悪の遅延が生じる。
【００６９】
テスト２００のネットワーク２２０ではデータは一般に３つのリンク・インターフェースを通過するので、テスト・システム４００は、テスト・システム２００の場合よりもＤＵＴへのパイプライン遅延が小さいこともありうる。しかし、テスト・システム２００の場合には、タイミングの考慮が一般により単純であるし、決定も容易である。その理由は、ネットワーク２００ではデータが通過するリンク・インターフェースの数が同じであるからである。
【００７０】
従って、本発明は、冒頭の特許請求の範囲の精神及び範囲によってのみ、限定されるべきである。
【図面の簡単な説明】
【図１】  従来のテスタの部分的なブロック図である。
【図２】  図２Ａ、図２Ｂ及び図２Ｃから構成される。図２Ａは、本発明による状態配分及び再合成ネットワークを組み入れたテスタの概念的なブロック図である。図２Ｂは、図２Ａの装置のブロック図であって、「スター」構成を有する複数のリンク・インターフェースを含む状態配分及び再合成ネットワークの詳細な様子を示している。図２Ｃは、図２Ｂの装置に含まれるリンク・インターフェースの１つの部分的な回路図である。
【図３】  図２Ａのブロック図であって、状態配分及び再合成ネットワークの別の実施例を示している。
【図４】  図２Ａのブロック図であって、状態配分及び再合成ネットワークの更に別の実施例を示している。
【図１】
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【図２】
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【図３】
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【図４】
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