(57)【特許請求の範囲】
【請求項１】
リクエスト信号により転送を要求することが可能な複数の第１回路モジュールと、レスポンス信号により前記転送要求に応答することが可能な複数の第２回路モジュールと、前記第１回路モジュールと第２回路モジュールとの間において転送の要求と応答を中継するルータと、を有する半導体装置であって、
前記ルータは、第１レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールから転送要求がないときは、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号を停止する、半導体装置。
【請求項２】
前記ルータは、第２レジスタの設定値で指定される所定期間に前記一群の第１回路モジュールからの転送要求に応答し得る一群の前記第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記一群の第１回路から転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号を停止する、請求項１記載の半導体装置。
【請求項３】
前記ルータは、第１レジスタの設定値で指定される所定期間に前記一群の第１回路モジュールから転送要求がないときは、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う、請求項２記載の半導体装置。
【請求項４】
前記ルータは、第２レジスタの設定値で指定される所定期間に前記一群の第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う、請求項３記載の半導体装置。
【請求項５】
リクエスト信号により転送を要求することが可能な複数の第１回路モジュールと、レスポンス信号により前記転送要求に応答することが可能な複数の第２回路モジュールと、前記第１回路モジュールと第２回路モジュールとの間において転送の要求と応答を中継するルータと、を有する半導体装置であって、
前記ルータは、第３レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールからの転送要求に応答し得る一群の前記第２回路モジュールからレスポンス信号による応答がないときは、新たに前記一群の第２回路モジュールから応答があるまで、当該一群の第２回路モジュールからの応答を処理する回路部分の同期クロック信号を停止する、半導体装置。
【請求項６】
前記ルータは、第４レジスタの設定値で指定される所定期間に前記一群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記一群の第２回路モジュールから応答があるまで、前記一群の第２回路モジュールからの応答を処理する回路部分の同期クロック信号を停止する、請求項５記載の半導体装置。
【請求項７】
前記ルータは、第３レジスタの設定値で指定される所定期間に前記一群の第２回路モジュールからレスポンス信号による応答がないときは、新たに前記一群の第２回路モジュールから応答があるまで、当該一群の第２回路モジュールからの応答を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う、請求項６記載の半導体装置。
【請求項８】
前記ルータは、第４レジスタの設定値で指定される所定期間に前記一群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記一群の第２回路モジュールから応答があるまで、前記一群の第２回路モジュールからの応答を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う、請求項７記載の半導体装置。
【請求項９】
リクエスト信号により転送を要求することが可能な複数の第１回路モジュールと、レスポンス信号により前記転送要求に応答することが可能な複数の第２回路モジュールと、前記第１回路モジュールと第２回路モジュールとの間において転送の要求と応答を中継するルータと、を有する半導体装置であって、
前記ルータは、第１群の第１回路モジュールからの転送要求を処理する第１リクエスト処理回路と、第２群の第１回路モジュールからの転送要求を処理する第２リクエスト処理回路と、前記第１群の第１回路モジュールからの転送要求に応答し得る第１群の前記第２回路モジュールからの応答を処理する第１レスポンス処理回路と、前記第２群の第１回路モジュールからの転送要求に応答し得る第２群の前記第２回路モジュールからの応答を処理する第２レスポンス処理回路とを有し、
前記ルータは、第１レジスタの設定値で指定される所定期間に第１群の前記第１回路モジュールから転送要求がないときは、新たに前記第１群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路の同期クロック信号を停止し、
前記ルータは、第２レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールからの転送要求に応答し得る第１群の前記第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第１群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路の同期クロック信号を停止し、
前記ルータは、第３レジスタの設定値で指定される所定期間に第２群の前記第１回路モジュールから転送要求がないときは、新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路の同期クロック信号を停止し、
前記ルータは、第４レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールからの転送要求に応答し得る第２群の前記第２回路モジュールから転送許可信号により転送許可がないときは、その後新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路の同期クロック信号を停止する、半導体装置。
【請求項１０】
前記ルータは、第１レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールから転送要求がないときは、新たに前記一群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行い、
前記ルータは、第２レジスタの設定値で指定される所定期間に前記第１群の第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第１群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行い、
前記ルータは、第３レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールから転送要求がないときは、新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行い、
前記ルータは、第４レジスタの設定値で指定される所定期間に前記第２群の第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う、請求項９記載の半導体装置。
【請求項１１】
前記ルータは、第５レジスタの設定値で指定される所定期間に第１群の前記第１回路モジュールからの転送要求に応答し得る一群の前記第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、第１レスポンス処理回路の同期クロック信号を停止し、
前記ルータは、第６レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、前記第１レスポンス処理回路の同期クロック信号を停止し、
前記ルータは、第７レジスタの設定値で指定される所定期間に第２群の前記第１回路モジュールからの転送要求に応答し得る第２群の前記第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、第２レスポンス処理回路の同期クロック信号を停止し、
前記ルータは、第８レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、前記第２レスポンス処理回路の同期クロック信号を停止する、請求項１０記載の半導体装置。
【請求項１２】
前記ルータは、第５レジスタの設定値で指定される所定期間に前記第１群の第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、第１レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行い、
前記ルータは、第６レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、第１レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行い、
前記ルータは、第７レジスタの設定値で指定される所定期間に前記第２群の第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、第２レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行い、
前記ルータは、第８レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、第２レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う、請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路モジュール間の転送の要求と応答を中継するルータの低消費電力制御に関し、例えばスプリット・トランザクション・バスインタフェースによって多数のマスタ回路モジュールとスレーブ回路モジュールを接続するバス構成を備えたＳｏＣ（システム・オン・チップ）のような半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の素子の微細化と動作速度の高速化に伴い、回路の非動作時におけるサブスレッショルド・リーク電流のようなリーク電流が顕現化する問題がある。これを解決する手段として、例えば特許文献１には、内部回路毎に同期クロック信号を選択的に停止可能にするクロックゲーティング技術において、クロックを停止する内部回路に対してＭＯＳトランジスタの閾値電圧を大きくするように基板バイアス電圧を制御する技術が記載される。
【０００３】
【特許文献１】特開２００４−３２７８２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の技術ではクロック停止及び基板バイアス制御に対して内部回路の機能の相違が考慮されていない。単なる制御信号によって内部回路のクロック停止と基板バイアスが選択される。例えば、スプリット・トランザクション・バスインタフェースによって多数のマスタ回路モジュールとスレーブ回路モジュールを接続するルータに対してもレジスタ設定等によって単にルータ全体のクロック停止と基板バイアス制御を行う場合には、システムの稼働状況が考慮されずにクロック停止等が行われたり、クロック供給再開が遅れたりして、システム性能の低下を生ずる虞のあることが本発明者によって見出された。
【０００５】
本発明の目的は、回路モジュール間の転送の要求と応答を中継するルータを用いた半導体装置のシステム性能を低下させることなく前記ルータによる電力消費を低減することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、半導体装置はリクエスト信号（ｒｅｑ）により転送を要求することが可能な複数の第１回路モジュール（１０２）と、レスポンス信号（ｒｅｓ）により前記転送要求に応答することが可能な複数の第２回路モジュール(１０３)と、前記第１回路モジュールと第２回路モジュールとの間において転送の要求と応答を中継するルータ(１０４)とを有する。前記ルータは、リクエスト信号に基づいてリクエスト処理側の同期クロックを停止するリクエスト側停止制御と、レスポンス信号に基づいてレスポンス処理側の同期クロックを停止するレスポンス側停止制御を行う。リクエスト側停止制御においては、レジスタ(４０３)の設定値で指定される所定期間に一群の前記第１回路モジュールから転送要求がないとき、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号(３２０)を停止する。レスポンス側停止制御においては、レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールからの転送要求に応答し得る一群の前記第２回路モジュールからレスポンス信号による応答がないとき、新たに前記一群の第２回路モジュールから応答があるまで、当該一群の第２回路モジュールからの応答を処理する回路部分の同期クロック信号を停止する。
【０００９】
ルータはその中継機能が必要とされないとき同期クロック信号が停止されるからルータの消費電力を低減することができる。同期クロック停止タイミングはレジスタ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御でき、必要なシステム性能の低下を抑制することが可能である。リクエスト側の同期クロック停止はリクエスト信号の発生によって解除され、レスポンス側の同期クロック停止はレスポンス信号の発生によって解除されるから、ルータの中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、回路モジュール間の転送の要求と応答を中継するルータを用いた半導体装置のシステム性能を低下させることなく前記ルータによる電力消費を低減することができる。
【発明を実施するための最良の形態】
【００１２】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１３】
〔１〕《リクエスト信号に基づくリクエスト処理側のクロック停止》
半導体装置は、リクエスト信号（ｒｅｑ）により転送を要求することが可能な複数の第１回路モジュール（１０２）と、レスポンス信号（ｒｅｓ）により前記転送要求に応答することが可能な複数の第２回路モジュール（１０３）と、前記第１回路モジュールと第２回路モジュールとの間において転送の要求と応答を中継するルータ（１０４）と、を有する。前記ルータは、第１レジスタ（４０３）の設定値で指定される所定期間に一群の前記第１回路モジュールから転送要求がないときは、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分（リクエスト処理側回路）の同期クロック信号（３２０）を停止する。
【００１４】
リクエスト処理側回路の中継機能が必要とされないとき同期クロック信号が停止されるからルータの消費電力を低減することができる。同期クロック停止タイミングはレジスタ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御でき、必要なシステム性能の低下を抑制することが可能である。リクエスト処理側回路の同期クロック停止はリクエスト信号の発生によって解除されるから、リクエスト処理側回路の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００１５】
〔２〕《転送許可信号に基づくリクエスト処理側のクロック停止》
項１の前記ルータは更に、第２レジスタ(５０３)の設定値で指定される所定期間に前記一群の第１回路モジュールからの転送要求に応答し得る一群の前記第２回路モジュールから転送許可信号（ｇｎｔ）により転送許可がないときは、新たに前記一群の第１回路から転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号を停止する。
【００１６】
一群の第２回路モジュールから転送許可が得られなければ、対応する一群の第１回路モジュールからの転送要求を処理するリクエスト処理側回路を動作させる意味がない場合に、更に低消費電力を実現できる。この場合も同期クロック停止タイミングは上記同様にレジスタ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御できる。リクエスト処理側回路の同期クロック停止は転送要求信号の発生によって解除されるから、リクエスト処理側回路の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００１７】
〔３〕《リクエスト信号に基づくリクエスト処理側の閾値電圧制御》
項２の前記ルータは更に、第１レジスタの設定値で指定される所定期間に前記一群の第１回路モジュールから転送要求がないときは、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。項１のクロック停止に並行してＭＯＳトランジスタの閾値電圧を大きくすることが出来るから、サブスレッショルド電流を抑制でき、同期クロック停止時の低消費電力を強化することができる。
【００１８】
〔４〕《転送許可信号に基づくリクエスト処理側の閾値電圧制御》
項３の前記ルータは更に、第２レジスタの設定値で指定される所定期間に前記一群の第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。項２のクロック停止に並行してＭＯＳトランジスタの閾値電圧を大きくすることが出来、項３と同様に同期クロック停止時の低消費電力を強化することができる。
【００１９】
〔５〕《レスポンス信号に基づくレスポンス処理側のクロック停止》
半導体装置は、リクエスト信号により転送を要求することが可能な複数の第１回路モジュールと、レスポンス信号により前記転送要求に応答することが可能な複数の第２回路モジュールと、前記第１回路モジュールと第２回路モジュールとの間において転送の要求と応答を中継するルータとを有する。前記ルータは、第３レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールからの転送要求に応答し得る一群の前記第２回路モジュールからレスポンス信号（ｒｅｓ）による応答がないときは、新たに前記一群の第２回路モジュールから応答があるまで、当該一群の第２回路モジュールからの応答を処理する回路部分（レスポンス処理側回路）の同期クロック信号を停止する。
【００２０】
レスポンス処理側回路の中継機能が必要とされないとき同期クロック信号が停止されるからルータの消費電力を低減することができる。同期クロック停止タイミングはレジスタ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御でき、必要なシステム性能の低下を抑制することが可能である。レスポンス処理側回路の同期クロック停止はレスポンス信号の発生によって解除されるから、リクエスト処理側回路の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００２１】
〔６〕《応答許可信号に基づくレスポンス処理側のクロック停止》
項５の前記ルータは更に、第４レジスタの設定値で指定される所定期間に前記一群の第１回路モジュールから応答許可信号（ｒ＿ｇｎｔ）により応答許可がないときは、新たに前記一群の第２回路モジュールから応答があるまで、前記一群の第２回路モジュールからの応答を処理する回路部分の同期クロック信号を停止する。
【００２２】
一群の第１回路モジュールから応答許可が得られなければ、対応する一群の第２回路モジュールからの応答を処理するレスポンス処理側回路を動作させる意味がない場合に、更に低消費電力を実現できる。この場合も同期クロック停止タイミングは上記同様にレジスタ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御できる。レスポンス処理側回路の同期クロック停止は転送要求信号の発生によって解除されるから、レスポンス処理側回路の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００２３】
〔７〕《レスポンス信号に基づくレスポンス処理側の閾値電圧制御》
項６の前記ルータは更に、第３レジスタの設定値で指定される所定期間に前記一群の第２回路モジュールからレスポンス信号による応答がないときは、新たに前記一群の第２回路モジュールから応答があるまで、当該一群の第２回路モジュールからの応答を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。項５のクロック停止に並行してＭＯＳトランジスタの閾値電圧を大きくすることが出来るから、サブスレッショルド電流を抑制でき、同期クロック停止時の低消費電力を強化することができる。
【００２４】
〔８〕《応答許可信号に基づくレスポンス処理側の閾値電圧制御》
項７の前記ルータは更に、第４レジスタの設定値で指定される所定期間に前記一群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記一群の第２回路モジュールから応答があるまで、前記一群の第２回路モジュールからの応答を処理する回路部分のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。項６のクロック停止に並行してＭＯＳトランジスタの閾値電圧を大きくすることが出来、項７と同様に動機クロック停止時の低消費電力を強化することができる。
【００２５】
〔９〕《分割されたリクエスト処理側におけるリクエスト信号・転送許可信号に基づくクロック停止》
半導体装置は、リクエスト信号（ｒｅｑ）により転送を要求することが可能な複数の第１回路モジュール（１０２）と、レスポンス信号（ｒｅｓ）により前記転送要求に応答することが可能な複数の第２回路モジュール（１０３）と、前記第１回路モジュールと第２回路モジュールとの間において転送の要求と応答を中継するルータ（１０４）とを有する。前記ルータは、第１群の第１回路モジュール（１０２Ａ，１０２Ｂ）からの転送要求を処理する第１リクエスト処理回路（２０４＿１）と、第２群の第１回路モジュール（１０２Ｃ,１０２Ｄ）からの転送要求を処理する第２リクエスト処理回路（２０４＿２）と、前記第１群の第１回路モジュールからの転送要求に応答し得る第１群の前記第２回路モジュール（１０３Ａ,１０３Ｂ）からの応答を処理する第１レスポンス処理回路（２０５＿１）と、前記第２群の第１回路モジュールからの転送要求に応答し得る第２群の前記第２回路モジュール（１０３Ｃ，１０３Ｄ）からの応答を処理する第２レスポンス処理回路（２０５＿２）とを有する。前記ルータは、第１レジスタの設定値で指定される所定期間に第１群の前記第１回路モジュールから転送要求がないときは、新たに前記第１群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路の同期クロック信号を停止する。前記ルータは、第２レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールからの転送要求に応答し得る第１群の前記第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第１群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路の同期クロック信号を停止する。前記ルータは、第３レジスタの設定値で指定される所定期間に第２群の前記第１回路モジュールから転送要求がないときは、新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路の同期クロック信号を停止する。前記ルータは、第４レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールからの転送要求に応答し得る第２群の前記第２回路モジュールから転送許可信号により転送許可がないときは、その後新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路の同期クロック信号を停止する。
【００２６】
この半導体装置は、第１回路モジュールと第２回路モジュールを第１群と第２群に分けて把握し、リクエスト側処理回路を各群に対応させて第１及び第２リクエスト処理回路として、上記項１，２の構成を適用したものである。
【００２７】
〔１０〕《分割されたリクエスト処理側におけるリクエスト信号・転送許可信号に基づく閾値電圧制御》
項９の前記ルータは更に、第１レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールから転送要求がないときは、新たに前記一群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。更に前記ルータは、第２レジスタの設定値で指定される所定期間に前記第１群の第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第１群の第１回路モジュールから転送要求があるまで、前記第１リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。更に前記ルータは、第３レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールから転送要求がないときは、新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。更に前記ルータは、第４レジスタの設定値で指定される所定期間に前記第２群の第２回路モジュールから転送許可信号により転送許可がないときは、新たに前記第２群の第１回路モジュールから転送要求があるまで、前記第２リクエスト処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。
【００２８】
これによる半導体装置は、項１０の半導体装置における第１及び第２リクエスト処理回路に上記項３，４の構成を適用したものである。
【００２９】
〔１１〕《分割されたレスポンス処理側におけるリクエスト信号・転送許可信号に基づくクロック停止》
項９の前記ルータは更に、第５レジスタの設定値で指定される所定期間に第１群の前記第１回路モジュールからの転送要求に応答し得る一群の前記第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、第１レスポンス処理回路の同期クロック信号を停止する。前記ルータ更には、第６レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、前記第１レスポンス処理回路の同期クロック信号を停止する。前記ルータは更に、第７レジスタの設定値で指定される所定期間に第２群の前記第１回路モジュールからの転送要求に応答し得る第２群の前記第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、第２レスポンス処理回路の同期クロック信号を停止する。前記ルータは更に、第８レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、前記第２レスポンス処理回路の同期クロック信号を停止する。
【００３０】
これによる半導体装置は、項１０の半導体装置における第１及び第２リクエスト処理回路に上記項５，６の構成を適用したものである。
【００３１】
〔１２〕《分割されたレスポンス処理側におけるリクエスト信号・転送許可信号に基づく閾値電圧制御》
項１０の前記ルータは更に、第５レジスタの設定値で指定される所定期間に前記第１群の第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、第１レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。前記ルータは更に、第６レジスタの設定値で指定される所定期間に前記第１群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第１群の第２回路モジュールから応答があるまで、第１レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。前記ルータは更に、第７レジスタの設定値で指定される所定期間に前記第２群の第２回路モジュールからレスポンス信号による応答がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、第２レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。前記ルータは更に、第８レジスタの設定値で指定される所定期間に前記第２群の第１回路モジュールから応答許可信号により応答許可がないときは、新たに前記第２群の第２回路モジュールから応答があるまで、第２レスポンス処理回路のＭＯＳトランジスタに対して閾値電圧を大きくするように基板バイアス制御を行う。
【００３２】
これによる半導体装置は、項１１の半導体装置における第１及び第２リクエスト処理回路に上記項７，８の構成を適用したものである。
【００３３】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３４】
《マイクロコンピュータ》
図２には本発明の半導体装置の一例に係るマイクロコンピュータ１０１が例示される。このマイクロコンピュータ１０１は例えばＳｏＣとして１個の半導体基板に相補型ＭＯＳ集積回路技術等により形成される。これに形成されるＭＯＳトランジスタは、ＳＯＩ（シリコン・オン・インシュレート）構造、あるいはトランジスタの分離をその導電型等に応じてウェル分離で行うバルク構造等を採用することができる。
【００３５】
マイクロコンピュータ１０１は内部バスインタフェースにスプリット・トランザクション・バスインタフェースを用いる。このバスアーキテクチャにおいて、リクエスト信号によって転送を要求することが可能な第１回路モジュールとして、例えば２個の中央処理装置（ＣＰＵ＿Ｆ、ＣＰＵ＿Ｓ）１０２Ａ，１０２Ｂ、デバッグ支援ユニット（ＤＢＧＳ）１０２Ｃ、及びＡＴＡインタフェース回路（ＡＴＡＩＦ）１０２Ｄを備える。また、このバスアーキテクチャにおいて、レスポンス信号により前記転送要求に応答することが可能な第２回路モジュールとして、例えばダブルデータレートのシンクロナスＤＲＡＭが外部に接続可能にされるＤＤＲインタフェース回路（ＤＤＲＩＦ）１０３Ａ、画像処理ユニット（ＧＲＦＣ）１０３Ｃ、ＰＣＩインタフェース回路（ＰＣＩＩＦ）１０３Ｄ、及びその他の周辺回路（ＰＲＰＨ）１０３Ｂを備える。前記第１回路モジュールと第２回路モジュールとには、それらの間において転送の要求と応答を中継するルータ（ＲＯＯＴ）１０４が接続される。
【００３６】
マイクロコンピュータ１０１は低消費電力モードを備える。例えば、ＣＰＵ＿Ｆ１０２Ａ又は１０２Ｂはその動作プログラムに従って、ＣＰＵ＿Ｓ１０２Ｂ、ＤＢＧＳ１０２Ｃ、ＡＴＡＩＦ１０２Ｄ、ＤＤＲＩＦ１０３Ａ、ＧＲＦＣ１０３Ｃ、ＰＣＩＩＦ１０３Ｄ、及びＰＲＰＨ１０３Ｂの夫々に対して低消費電力フラグを選択的にセットすることにより、当該フラグがセットされた回路モジュールに対する同期クロックの供給が停止され、また、クロック停止された回路を構成するＭＯＳトランジスタの閾値電圧を大きくするように基板バイアス電圧が印加される。その制御は、例えば図示を省略するシステムコントローラ等の制御回路が行う。ＣＰＵ＿Ｆ１０２Ａ、１０２Ｂそれ自体は例えばスタンバイ命令を実行することによりスタンバイ状態に遷移することができ、割込み等によってスタンバイ状態から動作状態に復帰できるようになっている。前記ルータ１０４はＣＰＵ１０２Ａ、１０２Ｂからのフラグ設定によって選択可能にされるようなスタンバイモードは持っていない。ルータ１０４は自律的に自らの低消費電力状態を制御する。以下、その詳細について説明する。
【００３７】
図３には第１回路モジュール及び第２回路モジュールに対するルータ１０４の入出力信号が例示される。ここでは一つの第１回路モジュールを単にマスタ（ＭＳＴ）１０２と称し、一つの第２回路モジュールを単にスレーブ(ＳＬＶ)１０３と称する。
【００３８】
マスタ１０２が発行する代表的な信号として、転送要求信号であるリクエスト信号（ｒｅｑ）２０６と、スレーブ１０３からのレスポンス信号(ｒｅｓ)２０９に対する受け付け許可を示す受け付け許可信号としてのレスポンスグラント信号(ｒ＿ｇｎｔ)２０７と、マスタ１０２のＩＤを識別するためのソースデータ(ｓｒｃ)２０８とが例示される。図示はしないが、マスタ１０２はその他に、転送先を特定し当該転送先に与えるリクエストの内容を示すリクエストコンテンツを発行する。
【００３９】
スレーブ１０３が発行する代表的な信号として、マスタ１０２の転送要求に対する返信を示すレスポンス信号（ｒｅｓ）２０９と、マスタ１０２に対する転送許可を示す転送許可信号としてのグラント信号(ｇｎｔ)２１０と、どのマスタ１０２からのリクエスト信号２０６に対するレスポンスかを示すレスポンスソースデータ(ｒ＿ｓｒｃ)２１１とが例示される。図示はしないが、スレーブ１０３はその他に、レスポンスソース２１１で示される転送要求元に与える応答結果の内容を示すレスポンスコンテンツを発行する。
【００４０】
ルータは前記信号２０６〜２１１に基づいてリクエストとレスポンスのルーティングを行い、マスタ１０２が発行する転送要求の処理を行うリクエスト処理回路（ＴＲＳＣＴ＿ＲＥＱ）２０４と、マスタ１０２が発行する転送要求に対する応答の処理を行うレスポンス処理回路（ＴＲＳＣＴ＿ＲＥＳ）２０５とを有する。リクエスト処理回路（ＴＲＳＣＴ＿ＲＥＱ）２０４に対する低消費電力制御はマスタ側低消費電力制御回路（ＬＰ＿ＭＳＴ）２０２が行う。レスポンス処理回路（ＴＲＳＣＴ＿ＲＥＳ）２０５に対する低消費電力制御はスレーブ側低消費電力制御回路（ＬＰ＿ＳＬＶ）２０３が行う。
【００４１】
図４にはルータによる転送プロトコル処理のタイミングチャートが例示される。ｃｌｋはルータ１０４の動作基準クロックに利用されるクロック信号である。マスタ１０２からのリクエスト信号ｒｅｑはスレーブ１０３からのグラント信号（ｇｎｔ）２１０がアサートされるまで受付られない。スレーブ１０３は、クロックサイクルＣＹＣｉでマスタ１０２からのリクエスト信号（ｒｅｑ）２０６を受け付けると、この後のサイクルＣＹＣｊにて、レスポンス信号（ｒｅｓ）２０９と、当該マスタ１０２のソースデータ(ｓｒｃ)に対応するレスポンスソースデータ（ｅ＿ｒｅｓ）２１１を返す。この例の場合，マスタ１０２のレスポンスグラント信号（ｒ＿ｇｎｔ）２０７はリクエスト信号（ｒｅｑ）２０のアサート前からアサート状態であるので、スレーブ１０３が発行するレスポンス信号２０９を1サイクルで受付ている。特に図示はしないが、マスタ１０２はリクエスト信号（ｒｅｑ）２０６をアサートしているときリクエストコンテンツを出力し、また、スレーブはレスポンス信号（ｒｅｓ）２０８をアサートしているときレスポンスコンテンツを出力している。
【００４２】
《マスタ側低消費電力制御回路》
図１にはマスタ側低消費電力制御回路の一例が示される。３０７ａ〜３０７ｄは対応するリクエスト信号２０６ａ、２０６ｂ、２０６ｃ、２０６ｄがネゲートされたとき初期値０からクロック信号ｃｌｋを計数開始しカウントアップで計数動作を停止するカウンタ（ＣＭＳＴ＿ａ、ＣＭＳＴ＿ｂ、ＣＭＳＴ＿ｃ、ＣＭＳＴ＿ｄ）である。３０８ａ〜３０８ｄは対応するグラント信号２０９ａ、２０９ｂ、２０９ｃ、２０９ｄがネゲートされたとき初期値からクロック信号ｃｌｋを計数開始しカウントアップで計数動作を停止するカウンタ（ＣＳＬＶ＿ａ、ＣＳＬＶ＿ｂ、ＣＳＬＶ＿ｃ、ＣＳＬＶ＿ｄ）である。
【００４３】
クロック停止制御回路（ＳＴＰＣ＿ＲＥＱ）３０９は、図５に例示されるように、タイミング設定レジスタ（ＭＴＳＲＥＧ＿ａ，ＭＴＳＲＥＧ＿ｂ，ＭＴＳＲＥＧ＿ｃ，ＭＴＳＲＥＧ＿ｄ）４０３ａ〜４０３ｄの設定値とカウンタ（ＣＭＳＴ＿ａ、ＣＭＳＴ＿ｂ、ＣＭＳＴ＿ｃ、ＣＭＳＴ＿ｄ）３０７ａ〜３０７ｄの計数値を比較器（ＭＣＭＰ＿ａ、ＭＣＭＰ＿ｂ、ＭＣＭＰ＿ｃ、ＭＣＭＰ＿ｄ、）４０４ａ〜４０４０ｄで大小比較し、計数値がレジスタ値を超えたとき比較器４０４ａ〜４０４０ｄの出力がハイレベルにされる。アンドゲート４０５は比較器４０４ａ〜４０４ｄの４出力に対する論理積信号４０６を出力する。したがって論理積信号４０６はレジスタ４０３ａ〜４０３ｄの設定値で指定された所定期間にマスタ１０２Ａ〜１０２Ｄからリクエスト信号による転送要求がないときハイレベルにされる。
【００４４】
クロック停止制御回路（ＳＴＰＣ＿ＧＮＴ）３１０は、図６に例示されるように、タイミング設定レジスタ（ＳＬＶＲＥＧａ，ＳＬＶＲＥＧｂ，ＳＬＶＲＥＧｃ，ＳＬＶＲＥＧｄ）５０３ａ〜５０３ｄの設定値とカウンタ（ＣＳＬＶ＿ａ、ＣＳＬＶ＿ｂ、ＣＳＬＶ＿ｃ、ＣＳＬＶ＿ｄ）３０８ａ〜３０８ｄの計数値を比較器（ＭＣＯＭＰ）５０４ａ〜５０４０ｄで大小比較し、計数値がレジスタ値を超えたとき比較器（ＳＣＯＭＰ）５０４ａ〜５０４ｄの出力がハイレベルにされる。アンドゲート５０４は比較器（ＭＣＯＭＰ）５０４ａ〜５０４ｄの４出力に対する論理積信号５０６を出力する。したがって論理積信号５０６はレジスタ５０３ａ〜５０３ｄの設定値で指定された所定期間にスレーブ１０３Ａ〜１０３Ｄからグラント信号ｇｎｔによる転送許可がないときハイレベルにされる。
【００４５】
オアゲート３１１は論理積信号４０６と５０６との論理和を低消費電力検出信号５０７としてクロック停止制御回路３１２と基板バイアス制御回路３１３に出力する。低消費電力検出信号５０７がハイレベルにされると、クロック停止制御回路３１２はリクエスト処理回路２０４に対する同期クロック信号３２０の供給を停止し、基板バイアス制御回路３１３は制御信号３２１によってリクエスト処理回路２０４におけるＭＯＳトランジスタの閾値電圧を大きくするように（オフリーク電流を小さくするように）基板バイアス制御を行う。
【００４６】
図７にはクロック停止制御回路３１２の構成が例示される。クロック停止制御回路３１２は、内部リセット信号によるリセット指示期間でなく（ＲＥＳ＝Ｌ）、何れのリクエスト信号２０６ａ、２０６ｂ、２０６ｃ、２０６ｄもネゲートされ（＝Ｌ）、且つ低消費電力検出信号５０７がハイレベル（＝Ｈ）にされたとき、オアゲート６０１の出力をローレベルにする。これによってＤ型ラッチ回路６０２のデータ入力端子Ｄの入力がローレベルにされるので、クロック信号ｃｌｋは同期クロック信号３２０に伝達されず、同期クロック信号３２０のクロック変化が停止される。同期クロック信号３２０のクロック変化が停止された状態は、リセット信号ＲＥＳによるリセット指示、又はリクエスト信号２０６ａ、２０６ｂ、２０６ｃ、２０６ｄのいずれかがアサートされることによって解除される。同期クロック信号３２０の停止は２段のＤ型ラッチ回路６０２，６０３を介するので低消費電力検出信号５０７の変化から２クロックサイクル遅延する。同期クロック３２０の停止解除も同様である。
【００４７】
信号３２０Ａは何れかのリクエスト信号２０６ａ、２０６ｂ、２０６ｃ、又は２０６ｄがアサートされた状態をリクエスト処理回路２０４に伝達するための信号である。
【００４８】
図８には基板バイアス制御回路３１３の構成が例示される。６１３は基板バイアス制御のイネーブルレジスタ（ＢＢＣＥＮ）である。このレジスタ６１３は中央処理装置１０２Ａによってアクセスされ、論理値１（＝Ｈ）の設定値によって基板バイアス制御が可能にされる。前記低消費電力検出信号５０７は２段のＤ型ラッチ回路６１０，６１１を介して後段のアンドゲート６１４に伝達される。基板バイアス制御回路３１３は、何れのリクエスト信号２０６ａ、２０６ｂ、２０６ｃ、２０６ｄもネゲートされ（＝Ｌ）、低消費電力検出信号５０７がハイレベル（＝Ｈ）にされ、且つイネーブルレジスタ６１３の設定値がＨのとき、リクエスト処理回路２０４のＭＯＳトランジスタの閾値電圧を大きくするための基板バイアス制御信号３２１を出力する。この基板バイアス制御状態は、リクエスト信号２０６ａ、２０６ｂ、２０６ｃ、２０６ｄのいずれかがアサートされたとき解除される。
【００４９】
低消費電力検出信号５０７は基板バイアス制御回路３１３及びクロック停止制御回路３１２の何れにおいても直列２段のラッチ回路を通る。基板バイアス制御回路３１３においてリクエスト信号２０６ａ、２０６ｂ、２０６ｃ、２０６ｄの論理和信号は直列２段のラッチ回路を通らない。一方、クロック停止制御回路３１２においてリクエスト信号２０６ａ、２０６ｂ、２０６ｃ、２０６ｄの論理和信号は直列２段のラッチ回路を通る。したがって、低消費電力検出信号５０７がアサートされたときクロック停止と基板バイアス制御は同じタイミングで開始されるが、低消費電力検出信号５０７がネゲートされたときはクロック停止の解除に先立て基板バイアス制御が解除される。
【００５０】
図９にはクロック停止と基板バイアス制御のタイミングチャートが例示される。ここではクロック停止制御回路（ＳＴＰＣ＿ＲＥＱ）３０９による動作例を示す。ＶＬＵ＿ｍｓｔｒｅｇはレジスタ４０３ａにセットされた値、ＶＬＵ＿ｃｍｓｔはカウンタＣＭＳＴ＿ａの計数値を意味する。ここでは他のカウンタＣＭＳＴ＿ｂ〜ＣＭＳＴ＿ｄは既にカウントアップしているものとする。クロック停止と基板バイアス制御は同じタイミングで開始される。クロック停止の解除は基板バイアス制御の解除の後になっている。
【００５１】
図１０にはクロック停止と基板バイアス制御の概略的なフローチャートが例示される。カウンタ３０７ａ〜３０７ｄ、３０８ａ〜３０８ｄに対する値の設定はマスタ１０２Ａ〜１０２Ｄがリクエストを発行したときに行う(Ｓ１)。リクエストが発行されていないときはカウンタのインクリメントとカウント値がレジスタ値よりも大きいかを判定し、大きくなったときクロックを停止し(Ｓ２)、基板バイアス制御を行う（Ｓ３）。この後、マスタがリクエストを発行すると、基板バイアス制御を解除し(Ｓ４)、次いでクロック供給を再開する(Ｓ５)。
【００５２】
図１１には基板バイアス制御信号３２１を受けて基板バイアス制御される回路の具体例が示される。同図に示される回路は、ＢＡＣ，ＤＣＬ，ＰＦＣに大別される。ＤＣＬは論理回路ブロックであり、ＢＡＣはこのＤＣＬのバックゲートを制御する回路である。ＰＦＣは一般に負荷の大きな出力端子ＢＯ１を駆動する回路である。ＤＣＬでは、ここでは論理回路の例としてインバータ回路２段を例にしており、このブロックへの入力がＢＩ１であり、出力がＣＯ１である。電源電圧がＶＣＣであり、接地電圧がＶＳＣである。Ｃ２１とＣ２２がインバータ回路であり、Ｃ１１の入力がＢＩ１であり、ＣＡ１１の出力がＣ２２の入力となっており、Ｃ２２の出力がＣＯ１となっている。ＤＣＬの論理回路ブロック、この図の例ではインバータ回路２段、において、この論理回路を構成するＣＭＯＳトランジスタは、そのバックゲートを外部（この論理回路ブロック以外から）から制御できるようになっているものを含むという特徴を持つ。この図ではＣ２１とＣ２２において、そのｐチャンネル型ＭＯＳトランジスタ（以下ｐＭＯＳトランジスタと記す）のバックゲートは纏められてＢＧＰと図示されており、また、ｎチャンネル型ＭＯＳトランジスタ（以下単にＭＯＳトランジスタと記す）のバックゲートは纏められてＢＧＮと図示されている。これによって、後述するが、この論理回路ブロックの動作モード、動作状態に応じて、バックゲートの電圧を変化させることができる。バックゲート電圧を変化させることによって、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタはそのしきい値電圧を変化させることができる。このためＢＧＰとＢＧＮに発生する信号電圧を変化させることによってバックゲート電圧を変化させてしきい値電圧の大きな状態を作り出しサブスレッショルドリーク電流等を減少させることができる。動作時はバックゲート電圧が反対側に変化され、動作停止時に比べて閾値電圧が小さくされて、高速動作を妨げないようにされる。ＢＡＣはこのＢＧＰとＢＧＮを発生させる回路であり、ここでは、ゲートとバックゲートを直接接続したインバータ２段で構成したＣ１としている。電源電圧がＶＣＡであり、接地電圧がＶＳＡである。ＢＡ１が入力信号であり，この信号によりＢＧＰ及びＢＧＮが切り替わり、これによってＤＣＬに含まれるｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのしきい値電圧の状態を変えることができる。ＰＦＣは，論理回路ブロックＤＣＬの出力ＣＯ１を受けて、長い配線など負荷の重い端子であるＢＯ１を駆動するための回路である。この図では、ゲートとバックゲートを直接接続したインバータ１段で構成したＣ３としているが、ＢＯ１の負荷の大きさに応じて段数は変わる。電源電圧がＶＣＯであり，接地電圧がＶＳＯである。この３つの部品おいて、電源電圧ＶＣＡ、ＶＣＣ、ＶＣＯの電位は、同じでも良いし異なっていても良い。同じ電位の場合でも、実際のＬＳＩチップのレイアウトでは、外部電源と接続されたパッドからＶＣＡ、ＶＣＣ、ＶＣＯについて独立に電源配線を準備する場合もある。ＶＣＡ、ＶＣＣ、ＶＣＯは、例えば１Ｖである。また、ＶＳＣ、ＶＳＡ、ＶＳＯは接地電圧としたが、各々これとは異なる電圧でも良い。負電圧も採り得る。これによればＤＣＬの中のｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのしきい値電圧の状態を変えることができるためＤＣＬの動作状態に応じてＤＣＬの中のしきい値電圧を選択することができる。これによって，高速化が必要な時には、しきい値電圧を絶対値で低く設定し、低速で良い場合や待機状態ではしきい値電圧を高く設定しリーク電流を低く抑えることができる。このようにして高速化と低電力化を達成することができる。前記基板バイアス制御信号３２１はＢＡ１に接続される。
【００５３】
《スレーブ側低消費電力制御回路》
図１２にはスレーブ側低消費電力制御回路の一例が示される。８０８ａ〜８０８ｄは対応するレスポンス信号２０８ａ、２０８ｂ、２０８ｃ、２０８ｄがネゲートされたとき初期値０からクロック信号ｃｌｋを計数開始しカウントアップで計数動作を停止するカウンタ（ＣＳＬＶＴ＿ａ、ＣＳＬＶ＿ｂ、ＣＳＬＶ＿ｃ、ＣＳＬＶ＿ｄ）である。８０７ａ〜８０７ｄは対応するレスポンスグラント信号２０７ａ、２０７ｂ、２０７ｃ、２０７ｄがネゲートされたとき初期値からクロック信号ｃｌｋを計数開始しカウントアップで計数動作を停止するカウンタ（ＣＭＳＴ＿ａ、ＣＭＳＴ＿ｂ、ＣＭＳＴ＿ｃ、ＣＭＳＴ＿ｄ）である。
【００５４】
クロック停止制御回路（ＳＴＰＣ＿ＲＥＳ）８１０は、図示はしないが、基本的には図５と同様に、タイミング設定レジスタの設定値とカウンタ（ＣＳＬＶ＿ａ、ＣＳＬＶ＿ｂ、ＣＳＬＶ＿ｃ、ＣＳＬＶ＿ｄ）８０８ａ〜８０８ｄの計数値を夫々の比較器で大小比較し、計数値がレジスタ値を超えたとき比較器の出力がハイレベルにされ、４個の比較器の出力に対する論理積信号１００６を出力する。したがって論理積信号１００６はレジスタの設定値で指定された所定期間にスレーブ１０３Ａ〜１０３Ｄからレスポンス信号による応答がないときハイレベルにされる。
【００５５】
クロック停止制御回路（ＳＴＰＣ＿ＲＧＮＴ）８０９は、図示はしないが、基本的には図６と同様に、タイミング設定レジスタの設定値とカウンタ（ＣＭＳＴ＿ａ、ＣＭＳＴ＿ｂ、ＣＭＳＴ＿ｃ、ＣＭＳＴ＿ｄ）８０７ａ〜８０７ｄの計数値を夫々の比較器で大小比較し、計数値がレジスタ値を超えたとき比較器の出力がハイレベルにされ、４個の比較器の出力に対する論理積信号９０６を出力する。したがって論理積信号９０６はレジスタの設定値で指定された所定期間にマスタ１０２Ａ〜１０２Ｄからレスポンスグラント信号による応答許可がないときハイレベルにされる。
【００５６】
オアゲート８１１は論理積信号９０６と１００６の論理和を低消費電力検出信号１００７としてクロック停止制御回路８１２と基板バイアス制御回路８１３に出力する。低消費電力検出信号１００７がハイレベルにされると、クロック停止制御回路８１２はレスポンス処理回路２０５に対する同期クロック信号８２０の供給を停止し、基板バイアス制御回路８１３は制御信号８２１によってレスポンス処理回路２０５におけるＭＯＳトランジスタの閾値電圧を大きくするように（オフリーク電流を小さくするように）基板バイアス制御を行う。特に図示はしないが、クロック停止制御回路８１２は図７と同様に構成され、基板バイアス制御回路８１３は図８と同様に構成される。
【００５７】
《マスタ及びスレーブの複数グループ化》
図１３にはマスタ及びスレーブを複数グループ化した場合の低消費電力制御形態について例示される。例えばマスタ１０２Ａ及び１０２Ｂとスレーブ１０３Ａ及び１０３Ｂを第１群とし、マスタ１０２Ｃ及び１０２Ｄとスレーブ１０３Ｃ及び１０３Ｄを第２群とする。ルータ１０４には、第１群に対応してリクエスト処理回路（ＴＲＳＣＴ＿ＲＥＱ＿１）２０４＿１、レスポンス処理回路（ＴＲＳＣＴ＿ＲＥＳ＿１）２０５＿１、マスタ側低消費電力制御回路（ＬＰ＿ＭＳＴ＿１）２０２＿１、及びスレーブ側低消費電力制御回路（ＬＰ＿ＳＬＶ＿１）２０３＿１が配置される。また、ルータ１０４には、第２群に対応してリクエスト処理回路（ＴＲＳＣＴ＿ＲＥＱ＿２）２０４＿２、レスポンス処理回路（ＴＲＳＣＴ＿ＲＥＳ＿２）２０５＿２、マスタ側低消費電力制御回路（ＬＰ＿ＭＳＴ＿１）２０２＿２、及びスレーブ側低消費電力制御回路（ＬＰ＿ＳＬＶ＿２）２０３＿２が配置される。夫々の回路の基本的な構成は図１及び図１２と同様であり、接続されるマスタとスレーブの数が相違されるだけである。
【００５８】
図１３の構成によれば、マスタ及びスレーブを複数グループ化できる場合に、きめ細かく低消費電力制御が可能になる。
【００５９】
《マスタ及びスレーブの複数グループ化とグループ内における処理回路の分割》
図１４および図１８にはマスタ及びスレーブの複数グループ化と共にグループ毎にルータ内で処理回路を分割した場合の低消費電力制御形態について示す。特に図１４はルータのマスタ側の処理回路に着目した図であり、専らマスタ側低消費電力制御について示し、図１８はルータのスレーブ側の処理回路に着目した図である。
【００６０】
図１４においてリタイミング回路（ＴＭ＿ＲＥＱ＿１）１１０１＿１はマスタ１０２Ａとスレーブ１０３Ａ，１０３Ｂとの間でインタフェース情報のバッファリングと周波数変換を行う回路である。リタイミング回路（ＴＭ＿ＲＥＱ＿２）１１０１＿２はマスタ１０２Ｃとスレーブ１０３Ｃ，１０３Ｄとの間でインタフェース情報のバッファリングと周波数変換を行う回路である。リタイミング回路（ＴＭ＿ＲＥＱ＿１、ＴＭ＿ＲＥＱ＿２）１１０１＿１，１１０１＿２に対する前クロック停止制御と閾値電圧制御を行うマスタ側低消費電力制御回路（ＬＰＴ＿ＭＳＴ＿１，ＬＰＴ＿ＭＳＴ＿２）１１０２＿１，１１０２＿２が配置されている。１１０３は低消費電力制御対象ブロック選択レジスタである。このレジスタ１１０３の設定値に従って、マスタ側低消費電力制御回路１１０２＿１，１１０２＿２，２０４＿１，２０４＿２は個々に低消費電力制御機能が選択可能にされる。図１５には低消費電力制御対象ブロック選択レジスタ１１０３の設定値と選択状態が例示される。
【００６１】
図１６にはマスタ側低消費電力制御回路（ＬＰＴ＿ＭＳＴ＿１）１１０２＿１の構成が例示される。１２０１はリクエスト信号２０６ａがネゲートされたとき初期値０からクロック信号ｃｌｋを計数開始しカウントアップで計数動作を停止するカウンタ（ＣＭＳＴ）である。クロック停止制御回路（ＳＴＰＣ＿ＲＥＱ）１２０２は、特に図示はしないが、タイミング設定レジスタの設定値とカウンタ１２０１の計数値を比較器で大小比較し、計数値がレジスタ値を超えたとき比較器の出力１２０５がハイレベルにされる。ここでは信号１２０５が低消費電力検出信号とされる。したがって信号１２０５はレジスタの設定値で指定された所定期間にマスタ１０２Ａからリクエスト信号による転送要求がないときハイレベルにされる。
【００６２】
低消費電力検出信号１２０５と、マスタ側低消費電力制御回路１１０２＿１に対する低消費電力制御有効ビット１２０６はクロック停止制御回路１２０３と基板バイアス制御回路１２０４に供給される。低消費電力検出信号１２０５がハイレベルにされると、クロック停止制御回路１２０３はリタイミング回路１１０１_１に対する同期クロック信号１２１０の供給を停止し、基板バイアス制御回路１２０４は制御回路１２１１によりリタイミング回路１１０１＿１におけるＭＯＳトランジスタの閾値電圧を大きくするように（オフリーク電流を小さくするように）基板バイアス制御を行う。
【００６３】
図１７にはクロック停止制御回路１２０３の構成が例示される。基本的な構成は図７と同じであり、低消費電力検出信号１２０５と低消費電力制御有効ビット１２０６との負論理積（NAND）の結果と、リセット信号ＲＥＳと、リクエスト信号２０６ａをオアゲート６０１に入力する点が相違される。
【００６４】
基板バイアス制御回路１２０４は、特に図示はしないが、図８に対してアンドゲートの反転入力端子にリクエスト信号２０６ａだけが供給され、また、図１７と同様に定消費電力検出信号１２０５と対応有効ビットとの負論理積を用いる点が相違される。
【００６５】
図１８においてリタイミング回路（ＴＭ＿ＲＥＳ＿１）１３０１＿１はマスタ１０２Ａとスレーブ１０３Ａ，１０３Ｂとの間でインタフェース情報のバッファリングと周波数変換を行う回路である。リタイミング回路（ＴＭ＿ＲＥＳ＿２）１３０１＿２はマスタ１０２Ｃとスレーブ１０３Ｃ，１０３Ｄとの間でインタフェース情報のバッファリングと周波数変換を行う回路である。リタイミング回路（ＴＭ＿ＲＥＳ＿１、ＴＭ＿ＲＥＳ＿２）１３０１＿１，１３０１＿２に対する前クロック停止制御と閾値電圧制御を行うスレーブ側低消費電力制御回路（ＬＰＴ＿ＳＬＶ＿１，ＬＰＴ＿ＳＬＶ＿２）１３０２＿１，１３０２＿２が配置されている。１３０３は低消費電力制御対象ブロック選択レジスタである。このレジスタ１３０３の設定値に従って、マスタ側低消費電力制御回路１３０２＿１，１３０２＿２，２０５＿１，２０５＿２は個々に低消費電力制御機能が選択可能にされる。各回路の構成は図１４の場合と同様であるからここではその詳細な説明は省略する。
【００６６】
以上説明したマイクロコンピュータによれば以下の作用効果を得ることができる。
【００６７】
〔１〕リクエスト処理側回路２０４の中継機能が必要とされないとき同期クロック信号３２０が停止されるからルータ１０４の消費電力を低減することができる。同期クロック停止タイミングはレジスタ４０２ａ〜４０２ｄ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御でき、必要なシステム性能の低下を抑制することが可能である。リクエスト処理側回路の同期クロック停止はリクエスト信号２０６ａ〜２０６ｄの発生によって解除されるから、リクエスト処理側回路２０４の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００６８】
〔２〕スレーブ１０３から転送許可が一つもない場合にもリクエスト処理回路２０４の同期クロック信号３２０を停止する。スレーブ１０３から転送許可が得られなければ、マスタ１０２からの転送要求を処理するリクエスト処理側回路２０４を動作させる意味がない場合に、更に低消費電力を実現できる。この場合も同期クロック停止タイミングは上記同様にレジスタ４０２ａ〜４０２ｄ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御できる。リクエスト処理側回路２０４の同期クロック停止は転送要求信号の発生によって解除されるから、リクエスト処理側回路の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００６９】
〔３〕クロックが停止される回路を構成しているＭＯＳトランジスタの閾値電圧を大きくすることにより、サブスレッショルド電流を抑制でき、同期クロック停止時の低消費電力を強化することができる。
【００７０】
〔４〕レスポンス処理側回路２０５の中継機能が必要とされないとき同期クロック信号を停止するからルータ１０４の消費電力を低減することができる。同期クロック停止タイミングはレジスタ５０２ａ〜５０２ｄの値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御でき、必要なシステム性能の低下を抑制することが可能である。レスポンス処理側回路２０５の同期クロック停止はレスポンス信号の発生によって解除されるから、リクエスト処理側回路の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００７１】
〔５〕マスタから応答許可が一つも無い場合にもレスポンス処理回路２０５の同期クロック信号を停止する。マスタから応答許可が得られなければ、スレーブからの応答を処理するレスポンス処理側回路２０５を動作させる意味がない場合に、更に低消費電力を実現できる。この場合も同期クロック停止タイミングは上記同様にレジスタ値によって決まるから、必要とするシステム性能に応じてレジスタ値を変更することにより、クロック停止の頻度を制御できる。レスポンス処理側回路２０５の同期クロック停止は転送要求信号の発生によって解除されるから、レスポンス処理側回路２０５の中継機能が必要にされたときは即座に同期クロックの停止を解除することができ、この点においても、システム性能を低下させない。
【００７２】
〔６〕レスポンス処理回路２０５に対する同期クロック信号の停止に並行してそのＭＯＳトランジスタの閾値電圧を大きくすることが出来るから、サブスレッショルド電流を抑制でき、同期クロック停止時の低消費電力を強化することができる。
【００７３】
〔７〕図１３以降で説明したように、マスタ及びスレーブの複数グループ化とグループ内における処理回路と定消費電力制御回路を分割する構成を採用することにより、マイクロコンピュータの稼動状態に応じてそのシステム性能を低下させることなく更にきめ細かくルータの定消費電力制御を行うことができる。
【００７４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７５】
例えば、マスタとスレーブをグループ化する場合にはそのグループ数は２に限定されず、システムの機能が許す範囲で更に細分化することも可能である。マスタ及びスレーブの種類は上記の例に限定されない。本発明の半導体装置はシングルチップに限定されず、マルチチップのモジュール等にも広く適用することができる。
【図面の簡単な説明】
【００７６】
【図１】図１はマスタ側低消費電力制御回路の一例を示すブロック図である。
【図２】図２は本発明の半導体装置の一例に係るマイクロコンピュータのブロック図である。
【図３】図３は第１回路モジュール及び第２回路モジュールに対するルータの入出力信号を例示すブロック図である。
【図４】図４はルータによる転送プロトコル処理を例示するタイミングチャートである。
【図５】図５はクロック停止制御回路（ＳＴＰＣ＿ＲＥＱ）を例示するブロック図である。
【図６】図６はクロック停止制御回路（ＳＴＰＣ＿ＧＮＴ）を例示するブロック図である。
【図７】図７はクロック停止制御回路の構成を例示するブロック図である。
【図８】図８は基板バイアス制御回路の構成を例示するブロック図である。
【図９】図９はクロック停止と基板バイアス制御の動作タイミングを示すタイミングチャートである。
【図１０】図１０はクロック停止と基板バイアス制御の概略的な動作を示すフローチャートである。
【図１１】図１１は基板バイアス制御信号を受けて基板バイアス制御される回路の具体例を示す回路図である。
【図１２】図１２はスレーブ側低消費電力制御回路の一例を示するブロック図である。
【図１３】図１３はマスタ及びスレーブを複数グループ化した場合の低消費電力制御形態について例示するブロック図である。
【図１４】図１４はマスタ及びスレーブの複数グループ化と共にグループ毎にルータ内で処理回路を分割した場合におけるルータのマスタ側低消費電力制御形態について示すブロック図である。
【図１５】図１５は低消費電力制御対象ブロック選択レジスタの設定値と選択状態を例示する説明図である。
【図１６】図１６はマスタ側低消費電力制御回路（ＬＰＴ＿ＭＳＴ＿１）の構成を例示するブロック図である。
【図１７】図１７はクロック停止制御回路の構成を例示するブロック図である。
【図１８】図１８はマスタ及びスレーブの複数グループ化と共にグループ毎にルータ内で処理回路を分割した場合におけるルータのスレーブ側低消費電力制御形態について示すブロック図である。
【符号の説明】
【００７７】
１０１  マイクロコンピュータ
１０２Ａ，１０２Ｂ  中央処理装置（ＣＰＵ＿Ｆ、ＣＰＵ＿Ｓ）
１０２Ｃ  デバッグ支援ユニット（ＤＢＧＳ）
１０２Ｄ  ＡＴＡインタフェース回路（ＡＴＡＩＦ）
１０３Ａ  ＤＤＲインタフェース回路（ＤＤＲＩＦ）
１０３Ｃ  画像処理ユニット（ＧＲＦＣ）
１０３Ｄ  ＰＣＩインタフェース回路（ＰＣＩＩＦ）
１０３Ｂ  その他の周辺回路（ＰＲＰＨ）
１０４  ルータ（ＲＯＯＴ）
１０２  マスタ（ＭＳＴ）
１０３  スレーブ(ＳＬＶ)
２０６  リクエスト信号（ｒｅｑ）
２０９  レスポンス信号(ｒｅｓ)
２０７  レスポンスグラント信号(ｒ＿ｇｎｔ)
２０８  ソースデータ(ｓｒｃ)
２１０  グラント信号(ｇｎｔ)
２１１  レスポンスソースデータ(ｒ＿ｓｒｃ)
２０４  リクエスト処理回路（ＴＲＳＣＴ＿ＲＥＱ）
２０５  レスポンス処理回路（ＴＲＳＣＴ＿ＲＥＳ）
２０２マスタ側低消費電力制御回路（ＬＰ＿ＭＳＴ）
２０３  スレーブ側低消費電力制御回路（ＬＰ＿ＳＬＶ）
３０７ａ〜３０７ｄ  カウンタ（ＣＭＳＴ＿ａ、ＣＭＳＴ＿ｂ、ＣＭＳＴ＿ｃ、ＣＭＳＴ＿ｄ）
３０８ａ〜３０８ｄ  カウンタ（ＣＳＬＶ＿ａ、ＣＳＬＶ＿ｂ、ＣＳＬＶ＿ｃ、ＣＳＬＶ＿ｄ）
３０９  クロック停止制御回路（ＳＴＰＣ＿ＲＥＱ）
４０３ａ〜４０３ｄ  タイミング設定レジスタ（ＭＴＳＲＥＧ＿ａ，ＭＴＳＲＥＧ＿ｂ，ＭＴＳＲＥＧ＿ｃ，ＭＴＳＲＥＧ＿ｄ）
４０４ａ〜４０４０ｄ  比較器（ＭＣＭＰ＿ａ、ＭＣＭＰ＿ｂ、ＭＣＭＰ＿ｃ、ＭＣＭＰ＿ｄ、）
４０６  論理積信号
３１０  クロック停止制御回路（ＳＴＰＣ＿ＧＮＴ）
５０３ａ〜５０３ｄ  タイミング設定レジスタ（ＳＬＶＲＥＧａ，ＳＬＶＲＥＧｂ，ＳＬＶＲＥＧｃ，ＳＬＶＲＥＧｄ）
５０４ａ〜５０４ｄ  比較器（ＭＣＯＭＰ）
５０４  アンドゲート５０４
５０７  低消費電力検出信号
３１２  クロック停止制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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