(57)【特許請求の範囲】
【請求項１】
被加工膜上に第一のプロセス工程により第一のパターンを形成し、
第二のプロセス工程を適用して、前記第一のパターンに基づいて形成される、第二のパターンを前記被加工膜上に形成し、
前記第二のパターンを用いて前記被加工膜を加工することにより、前記第二のパターンに対応した設計パターン通りに前記被加工膜に回路パターンを形成するための、前記設計パターンのパターン作成方法であって、
前記第一のパターンのうちの任意のパターンのパターン幅と、前記任意のパターンと前記任意のパターンに隣接するパターンとのスペースとを指標とする第一のパターンの設計制約を求める工程と、
前記第二のプロセス工程によるパターン変換に応じて、前記前記第一のパターンの設計制約を補正することにより、前記第一のパターンの前記任意のパターンに基づいて形成される前記第二のパターンの所定のパターン又はパターンスペースの両側の２つのパターンスペース又はパターンを指標とする前記第二のパターンの設計制約を求める工程と、
前記設計パターンが前記第二のパターンの設計制約を充足するかどうかを判定する工程と、
前記設計制約を充足しないと判定された場合に、前記設計制約で許容される値に前記設計パターンを変更する工程と、
を備えることを特徴とするパターン作成方法。
【請求項２】
前記第二のプロセス工程は、
前記第一のパターンの側壁に第二のパターン形成材料を形成する工程と、
前記第一のパターンを除去して前記第二のパターンを形成する工程と、
を含み、
前記第二のパターンの設計制約は、前記第一のパターンの前記任意のパターンの側壁に形成される前記第二のパターンの所定パターンの両側のパターンスペースを指標として求めることを特徴とする請求項１に記載のパターン作成方法。
【請求項３】
前記第二のプロセス工程は、
前記第一のパターンの側壁に第二のパターン形成材料を形成する工程と、
前記第二のパターン形成材料間のパターンスペースに第三のパターンを埋め込む工程と、
第二のパターン形成材料を除去してスペースパターンとなる第二のパターンを形成する工程と、
を含み、
前記第二のパターンの設計制約は、前記第一のパターンの前記任意のパターンの側壁に形成される前記第二のパターンの所定パターンスペースの両側のパターンの幅を指標として求めることを特徴とする請求項１に記載のパターン作成方法。
【請求項４】
前記第二のプロセス工程は、前記第一のパターンのスリミング工程を含み、
前記第二のパターンの設計制約を求める工程は、前記第一のパターンのスリミング量に応じて、前記第一のパターンの設計制約を補正する工程を含むことを特徴とする請求項２又は３記載のパターン作成方法。
【請求項５】
請求項１乃至４のいずれかに記載のパターン作成方法を用いて作成された設計パターンから前記第二のプロセス工程によるパターン変換に応じて前記第一のパターンを求め、求められた前記第一のパターンを転写形成するために作成されたマスクを露光して、被加工膜上に前記第一のパターンを形成し、第二のプロセス工程を適用して、前記第一のパターンに基づいて形成される第二のパターンを前記被加工膜上に形成し、前記第二のパターンを用いて前記被加工膜を加工することにより、前記被加工膜に回路パターンを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン作成方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．０７μmサイズの半導体が量産されている。このような微細化はマスクプロセス技術、光リソグラフィ技術、およびエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。パターンのサイズが十分に大きかった時代では、ウェーハ上に形成したいＬＳＩパターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウェーハ上に転写し、下地をエッチングすれば、ほぼ設計パターン通りのパターンをウェーハ上に形成することができた。
【０００３】
しかしながら、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終仕上り寸法が設計パターン通りにならない問題が生じてきた。これらの問題を解決するために、各プロセスでの変換差を考慮して、最終仕上り寸法が設計パターン寸法と等しくなるように、例えばプロセス近接効果補正（Process Proximity Correction：ＰＰＣ）、光近接効果補正（Optical Proximity Correction:ＯＰＣ）など、設計パターンと異なるマスクパターンを作成する技術が使用されている。
【０００４】
次世代のリソグラフィ技術についても現在様々な議論がされている。０．０３μｍサイズの半導体の量産には短波長化路線のＥＵＶ露光の議論が盛んになされているが、この他にも現在量産で用いられている露光装置と従来とは異なるパターン形成方法とを組み合わせることによる多重パターンニングプロセス等も提案されている。
【０００５】
多重パターンニングプロセスの１つである側壁加工プロセスにおいては、リソグラフィ工程とリソグラフィ工程以外の工程とを組み合わせてウェーハ上に回路パターンを形成するためのパターンをパターンニングする。このため、設計回路パターンとリソグラフィ工程で形成されるレジストパターンとが乖離することになり、レジストパターンが形成可能かどうかに基づいてライン幅とスペース幅とを規定していた従来の設計制約を用いたのでは、回路パターンを設計することが困難であり、側壁加工プロセスに適した設計制約が必要になる。
【特許文献１】特開２００６−１８６１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、作成困難な回路パターンをデザインルールチェック（Design Rule Check：以下、単に「ＤＲＣ」という）の段階でレジストパターンへの変換前に抽出して修正することを可能にするパターン作成方法およびこれを用いた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明によれば、被加工膜上に第一のプロセス工程により第一のパターンを形成し、第二のプロセス工程を適用して、前記第一のパターンに基づいて形成される、第二のパターンを前記被加工膜上に形成し、前記第二のパターンを用いて前記被加工膜を加工することにより、前記第二のパターンに対応した設計パターン通りに前記被加工膜に回路パターンを形成するための、前記設計パターンのパターン作成方法であって、前記第一のパターンのうちの任意のパターンのパターン幅と、前記任意のパターンと前記任意のパターンに隣接するパターンとのスペースとを指標とする第一のパターンの設計制約を求める工程と、前記第二のプロセス工程によるパターン変換に応じて、前記前記第一のパターンの設計制約を補正することにより、前記第一のパターンの前記任意のパターンに基づいて形成される前記第二のパターンの所定のパターン又はパターンスペースの両側の２つのパターンスペース又はパターンを指標とする前記第二のパターンの設計制約を求める工程と、前記設計パターンが前記第二のパターンの設計制約を充足するかどうかを判定する工程と、前記設計制約を充足しないと判定された場合に、前記設計制約で許容される値に前記設計パターンを変更する工程と、を備えることを特徴とするパターン形成方法が提供される。
【０００８】
また、本発明によれば、上述した本発明に係るパターン作成方法を用いて作成された設計パターンから前記第二のプロセス工程によるパターン変換に応じて前記第一のパターンを求め、求められた前記第一のパターンを転写形成するために作成されたマスクを露光して、被加工膜上に前記第一のパターンを形成し、第二のプロセス工程を適用して、前記第一のパターンに基づいて形成される第二のパターンを前記被加工膜上に形成し、前記第二のパターンを用いて前記被加工膜を加工することにより、前記被加工膜に回路パターンを形成することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、作成困難な回路パターンをＤＲＣの段階でレジストパターンへの変換前に抽出して修正できるパターン作成方法およびこれを用いた半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の各図において同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【００１１】
（１）第１の実施の形態
本発明に係るパターン作成方法の第１の実施の形態について図１乃至図１４を参照しながら説明する。本実施形態は、本発明を側壁加工プロセスでのパターン作成方法に適用したものである。
【００１２】
まず、従来の技術による設計制約の作成方法について図１および図２を参照しながら説明する。図１は、回路パターンのライン幅とスペース幅とが互いに異なる組み合わせとなる複数の配線パターンについて、ライン幅とスペース幅とを指標にマトリクス表としてパターン形成の可否を可視的に示した二次元テーブルＴ２００を示す。このようなテーブルは、回路パターンに対応したマスクパターンを形成したマスクを露光する光学条件にて、ライン幅とスペース幅との全ての組み合わせにおいてパターン形成が可能かどうかを光学シミュレーションの実行により取得することができる。
【００１３】
例えば、図１に示す二次元テーブルＴ２００によれば、２００ｎｍ〜３００ｎｍのライン幅では２００ｎｍ〜５００ｎｍの幅のスペースを有するパターンのみが形成可能で、それ以外のスペースではパターンの形成が不可能であることが読み取れる。このように従来の技術では、ライン幅とスペース幅で構成されるマトリクス表にパターン形成可否領域を画定することにより、例えば図２に示すようなライン幅Ｗとスペース幅とを規定した設計制約を作成していた。
【００１４】
本実施形態のパターン作成方法で使用する設計制約の基本概念につき、図３および図４を参照しながら説明する。図３は、側壁加工プロセスのうちライン側壁残しプロセスによりウェーハ上に形成したい回路パターンの一例として回路パターンＣＰ１〜ＣＰ８を示し、図４は、図３に示す回路パターンＣＰ１〜ＣＰ８を形成するためのレジストパターンＲＰ１〜ＲＰ４を示す。
【００１５】
図３の設計パターンと対応する回路パターンＣＰ１〜ＣＰ８と図４のレジストパターンＲＰ１〜ＲＰ４との対応関係は次の通りである。回路パターンＣＰ１〜ＣＰ８のうち、例えば回路パターンＣＰ５に着目すると、回路パターンＣＰ５と、回路パターンＣＰ５の紙面左側に隣接する回路パターンＣＰ４とのスペースＳ１は、図４のレジストパターンＲＰ２とＲＰ３との間のスペース（レジストスペース）ＲＳ１に対応する。また、図３の回路パターンＣＰ５の紙面右側に隣接する回路パターンＣＰ６とのスペースＳ２は、図４のレジストパターンＲＰ３のライン（レジストライン）幅ＲＷ１に対応する。
【００１６】
ここで、従来技術での設計制約作成過程におけるライン幅とこれに隣接するラインとのスペースを、レジストパターンの線幅（レジストライン幅）とこれに隣接するレジストパターンとのスペース（レジストスペース幅）と見立てると、ライン側壁残しプロセスでは形成される回路線幅は一定となるので、レジストパターンについて従来技術による方法でマトリクス表を作成してパターン形成可否領域を画定した後に、これらのレジストライン幅およびレジストスペース幅を、作成したい回路パターンの一方側と他方側における各隣接パターンとのスペース幅Ｓ１，Ｓ２に対応付けた上でパターン形成可否領域を画定すれば、ライン側壁残しプロセスに適用可能な設計制約を作成することができる。図５に示す二次元テーブルＴ２は、従来技術による方法でレジストパターン（第一のパターン）についてレジストライン幅ＲＷ１およびレジストスペース幅ＲＳ１でなるマトリクス表を作成した後に、作成した表中にパターン形成可否領域ＲＮ２ａ，２ｂおよびＲＧ２を画定した二次元テーブルの一例を示し、図６は、このようなライン幅一定の場合における、レジストライン幅ＲＷ１およびレジストスペース幅ＲＳ１からスペース幅Ｓ１，Ｓ２を後述する方法により求めることにより、マトリクス表にパターン形成可否領域ＲＮ４ａ，４ｂおよびＲＧ４が既に画定された例としての二次元テーブルＴ４を示す。このようなマトリクス表にパターン形成可否領域を画定することにより、図７に示すように、着目ラインに隣接するスペース幅Ｓ１，Ｓ２を規定した設計制約を作成することができる。本実施形態において、スペース幅Ｓ１，Ｓ２は、例えば第１の距離および第２の距離に対応する。
【００１７】
上述した例では、回路線幅を一定とした例を示したが、異なる回路線幅を形成できる場合には、例えばｘ軸にスペース幅Ｓ１、ｙ軸にスペース幅Ｓ２、およびｚ軸に両スペース間のライン幅ＬＷを規定した三次元のマトリクス空間を作成し、このマトリクス空間にパターン形成可否領域を画定して三次元テーブルを作成することとしても良い。
【００１８】
図７に示す設計パターンの設計制約の作成方法について図８を参照しながらより具体的に説明する。
【００１９】
まず、図８の上段に示すように、従来技術の方法を用いて、被加工膜上にリソグラフィ工程により形成したレジストパターン（第一のパターン）の任意のパターンであるレジストパターンＲＰ１００のレジストライン幅ＲＷ１０と、レジストパターンＲＰ１０とこれに隣接するレジストパターンＰＲ１１との間隔であるレジストスペース幅ＲＳ１０と、を指標にして規定したマトリクス表にパターン形成可否領域を画定して設計制約となる二次元テーブルＴ１０を作成する。
【００２０】
次に、図８の中段に示すレジストパターンＲＰ２０，ＲＰ２１のように、スリミングプロセス（第二のプロセス）等のプロセス変換差に応じてレジストライン幅ＲＷ１０とレジストスペース幅ＲＳ１０が変化するので、プロセス変換差に応じて二次元テーブルＴ１０を補正する。図８の中段右側に示す二次元テーブルＴ２０は、このような補正結果の一例を示す。ここで、プロセス変換差は、スリミング工程、現像工程、下地となる中間膜へのレジストパターン転写過程におけるエッチング工程等（第二のプロセス工程）に基づく、スリミング量、加工変換差量およびマスク変換差量のすくなくともいずれかを含む。  
ライン側壁残しプロセス（第二のプロセス工程）では、スリミング後のレジストパターン側壁或いはレジストパターンを転写したハードマスクパターンの側壁に側壁膜を形成し、この側壁膜をマスクとしてラインパターンを形成する。側壁膜の位置にライン状の回路パターンが形成される。ただし、スリミング工程やハードマスクへの転写工程は省略することも可能である。
【００２１】
上記第二のプロセスのパターン変換関係に基づき、図８の中段右側の二次元テーブルＴ２０のレジストライン幅ＲＷ２０を、回路パターンの着目ラインＮＬ３０の左側に隣接する回路パターンＣＰ３４と着目ラインＮＬ３０とのスペースＳ３１に対応させ、二次元テーブルＴ２０のスペース幅ＲＳ２０を、回路パターンの着目ラインＮＬ３０の右側に隣接する回路パターンＣＰ３６と着目ラインＮＬ３０とのスペースＳ３２に対応させることにより図８の下段右側に示すように、パターン形成可否領域ＲＮ４ａ，４ｂおよびＲＧ４が既に画定された二次元テーブルＴ３０が取得される。
【００２２】
次に、上述した方法により作成された設計制約を用いたパターン作成方法について図９乃至図１３を参照しながら説明する。
【００２３】
まず、一旦作成された設計パターンについて、着目ラインのライン幅、着目ラインの一方の側に隣接するラインと着目ラインとの第１のスペース幅、着目ラインの他方の側に隣接するラインと着目ラインとの第２のスペース幅が、作成された設計制約を満たすかどうかを上述の方法を用いて判定する。例えば、図９の紙面左側に示すように、ライン幅ＬＷが一定で、着目ラインＮＬ４０の左側スペース幅Ｓ４１が２００ｎｍ、右側スペース幅Ｓ４２が５００ｎｍであれば、この組み合わせは図９の紙面右側に示す二次元テーブルＴ４０のパターン形成不可領域ＲＮ４０ａ中に含まれ、形成不可能なパターンであると判定される。
【００２４】
そこで、形成可能なパターンにするため、左右のスペース幅Ｓ１，Ｓ２がパターン形成可能領域ＲＧ４０に属する組み合わせのパターン、例えば図１０に示すように、左側スペース幅Ｓ４１が３００ｎｍ、右側スペースＳ４２が４００ｎｍのパターンに修正する。
【００２５】
このように、本実施形態によれば、一旦設計した回路パターンをレジストパターンに変換する前に、リソグラフィで形成可能であるかどうかを判定することが可能になる。これにより、回路設計のＴＡＴ（Turn Around Time）を短縮することが可能になる。
【００２６】
本実施形態によるパターン作成方法の概略手順を図１１のフローチャートに示す。  
まず、回路パターンを一旦設計し（ステップＳ３００）、上述した本実施形態による設計制約を用いてＤＲＣを実行する（ステップＳ３１０）。デザインルール（Design Rule：以下、単に「ＤＲ」という）を満たさない回路パターンがある場合には、上述したパターン作成方法（図９乃至図１０）を用いて形成可能なパターンに修正し、全ての回路パターンについて形成可能な状態でレジストパターンを作成する（ステップＳ３２０）。その後は、作成されたレジストパターンについてＯＰＣ処理を施した後（ステップＳ３３０）、マスクパターンを作成する（ステップＳ３４０）。
【００２７】
比較例として従来の技術によるパターン作成方法の一例の概略手順を図１２のフローチャートに示す。従来は、回路パターンの設計（ステップＳ９００）に引き続いて回路パターンをレジストパターンに変換し（ステップＳ９１０）、この段階でレジストパターンに対するＤＲＣを実行していた（ステップＳ９２０）。変換されたレジストパターンの全てがＤＲを満たすのであれば、ＯＰＣ処理（ステップＳ９３０）を施した後に、マスクパターンを作成する（ステップＳ９４０）が、ＤＲを満たさないレジストパターンがある場合には（ステップＳ９２０）、回路パターンを修正するために、既に変換処理を行ったレジストパターンを再び回路パターンに戻す逆変換の作業が必要になり、回路設計のＴＡＴが増大するという問題があった。
【００２８】
本実施形態によれば、レジストパターンに変換する前の回路パターンの段階でＤＲＣを実行し、ＤＲを満たさない回路パターンがあれば、レジストパターンへの変換前に修正するので、従来技術によるパターン作成方法と比較して回路設計のＴＡＴを大幅に短縮することが可能になる。
【００２９】
上述の説明では、回路パターンの例えば左側スペースがレジストラインに対応し、右側スペースがレジストスペースに対応する例を取り上げたが、これとは逆に、左側スペースがレジストスペースに対応し、右側スペースがレジストラインに対応するケースも存在する。
【００３０】
図１３は、着目パターンの左側スペースがレジストラインおよびレジストスペースにそれぞれ対応する２つのケースの設計制約の一例を示す。同図のような対照的な２ケースでは、孤立パターンと狭スペースパターンとで解像の容易度が全く異なるため、パターン形成不可領域４ａ，４ｂの形状とパターン形成不可領域６ａ，６ｂの形状が互いに異なる。このため、設計パターンに応じて、片方の設計制約では形成可能と判定されるパターンと、他方の設計制約では形成不可能と判定されるパターンとが存在する。このような場合は、必要に応じて孤立パターンに対応する二次元テーブルＴ５０と狭スペースパターンに対応する二次元テーブルＴ６０とを使い分けても良いし、パターン形成不可領域５０ａ，５０ｂとパターン形成不可領域６０ａ，６０ｂとの間でＡＮＤを取って得られる二次元テーブルＴ７０を使用してもよい。また回路パターンからレジストパターンに変換する際に、二次元テーブルＴ５０と二次元テーブルＴ６０とを比較し、レジストパターンとしてより大きなプロセスマージンが取れる方を選択してもよい。
【００３１】
上述した説明では、回路パターンのライン部を側壁加工プロセスにより形成するケースを取り上げたが、本発明はこれに限ることなく、回路スペースが側壁加工プロセスで形成されるスペース側壁残しプロセスにも適用可能である。すなわち、スペース側壁残しプロセス（第二のプロセス工程）では、レジストパターン側壁部に第二のパターン形成材料である側壁パターンを形成した後、側壁パターン間のスペースにマスク材を埋め込み第三のパターンを形成し、次いで、側壁パターンを除去した後、レジストパターンと第三のパターンをマスクとして加工することにより、レジストパターン側壁の位置にスペースパターン（第二のパターン）を形成することができる。図１４は、本実施形態によるパターン形成方法をスペース側壁残しプロセスへ適用した場合の説明図である。回路パターンスペースＣＳの幅が一定で、回路パターンスペースＣＳに隣接するラインＣＰ５０のライン幅ＬＷ５０とラインＣＰ５２のライン幅ＬＷ５２とを規定した設計制約となる。レジストパターンと設計パターンの対応付け、設計制約作成方法等は、例えば図８の下段左側の図における着目ラインＮＬ３０の左右のスペースＳ３１，Ｓ３２に、図１４の下段における着目スペースＮＣを間に挟むラインＣＰ５０，ＣＰ５２の各ライン幅ＬＷ５０，ＬＷ５２をそれぞれ対応させることにより、同様に考えることができる。より具体的には、図１４の上段におけるレジストパターンＲＰ５０のライン幅ＲＷ５０と、レジストパターンＲＰ５０に隣接するレジストパターンＲＰ５２とレジストパターンＲＰ５０とのスペース幅ＲＳ５０と、について従来技術の方法に従って多次元テーブルＴ８０を作成し、スペース側壁残しプロセス（第二のプロセス工程）によるプロセス変換差に応じて二次元テーブルＴ８０を補正した後、二次元テーブルＴ８０のレジストライン幅ＲＷ５０を回路パターンＣＰ５０のライン幅ＬＷ５０に対応させ、スペース形成二次元テーブルＴ８０のスペース幅ＲＳ５０から、側壁膜形成による回路パターンスペースＣＳを差し引いて、回路パターンＣＰ５２のライン幅ＬＷ５２に対応させることにより、図１４の下段右側に示すように、パターン形成可否領域ＲＮ９０ａ，９０ｂおよびＲＧ９０が既に画定された二次元テーブルＴ９０が取得される。
【００３２】
なお、上述した説明では、一度の露光工程で回路パターンを形成する際の設計制約を取り上げたが、トリムパターンなどの多重露光プロセスにおいては、２回目以降のリソグラフィの合わせ精度やレジストパターンにおけるパターン形成可能寸法などを考慮した設計制約等を追加しても良い。
【００３３】
（２）第２の実施の形態
本実施形態は、側壁加工プロセスを用いないパターンについて本発明を適用する場合を説明する。
【００３４】
パターンの配置態様に応じて、従来の設計制約でパターン形成可能であると判定される場合でも、ＲＯＣ処理を実行し、または実際に露光した際に、パターンが形成できないことが判明する場合がある。このようなパターンの一例を図１５に示す。図１５に示すパターンＣＰ１００，１１０，１２０は、ラインパターンＣＰ１１０を間に挟んで左からスペースＳ１００，Ｓ２００の間隔で配置されている。スペースＳ１００，Ｓ２００の寸法は、それぞれ１５０ｎｍ、５００ｎｍとなっており、周期性の無い非対称なパターン配置となっている。
【００３５】
図１５に示すパターンが露光される光学条件で従来技術の方法で計算された設計制約の例を図１６に示す。同図に示す設計制約では、パターンＣＰ１１０はＬ＝１００ｎｍ、Ｓ１００＝１５０ｎｍ、Ｓ２００＝５００ｎｍとなり、図１６の設計制約を満たすため、ＤＲＣクリーンのパターンと判定される。
【００３６】
しかしながら、図１５に示すパターンでは、ＯＲＣ（Optical Rule Check）または実際の露光を実行して初めてパターン形成できないことが判明し、ＤＲＣの段階で事前に抽出できない。これは、図１５に示すような非周期的で非対称なパターンでは、ライン・アンド・スペース（以下、単に「ＬＳ」という）が単純に繰り返されたパターンよりもリソグラフィ余裕度が小さいことがあるからである。
【００３７】
そこで、非周期的パターンを設計パターンとする場合において、周期的パターンを設計パターンとする場合よりも、設計制約を厳しく設定する。図１５に示すパターンについて第１の実施の形態で説明した二次元テーブルを作成した例を図１７に示す。同図に示す例によれば、Ｓ１００＝１５０ｎｍ、Ｓ２００＝５００ｎｍは形成不可能なパターンであることが判明し、レジストパターンへの変換前に修正することができる。これにより、従来技術によるパターン作成方法と比較して回路設計におけるＴＡＴを大幅に短縮することが可能になる。本実施形態では、スペースＳ１００，Ｓ２００は、例えば第１の距離および第２の距離にそれぞれ対応する。
【００３８】
（３）プログラム
上述した実施の形態におけるパターン作成方法の一連の手順は、コンピュータに実行させるプログラムとしてフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読込ませて実行させても良い。これにより、本発明にかかるパターン作成方法を、汎用コンピュータを用いて実現することができる。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。また、上述したパターン形成方法の一連の手順を組込んだプログラムをインターネット等の通信回線（無線通信を含む）を介して頒布しても良い。さらに、上述したパターン形成方法の一連の手順を組込んだプログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布しても良い。
【００３９】
（４）半導体回路装置の製造方法
上述したパターン作成方法により作成された設計パターンからレジストパターン（第一のパターン）を求め、レジストパターンを転写するためのマスクパターンを作成し、作成されたマスクパターンをマスク上に形成し、得られたマスクを露光して被加工膜上に形成されたレジスト膜にマスクパターンを転写し、さらに被加工膜にパターンを加工形成することにより半導体装置を製造すれば、回路設計におけるＴＡＴが大幅に短縮されるので、装置の製造コストを低減できる上、市場への供給時期を早めることが可能になる。
【００４０】
以上、本発明の実施の形態のいくつかについて説明したが、本発明は上記形態に限るものではなく、その技術的範囲内で種々変形して適用できることは勿論である。上記実施形態では１００ｎｍ以上５００ｎｍ以下の回路線幅を取り上げて説明したが、本発明において回路線幅に限定は無く、１００ｎｍ未満または５００ｎｍを超えるものについても勿論適用可能である。
【図面の簡単な説明】
【００４１】
【図１】従来技術の説明図である。
【図２】従来技術の説明図である。
【図３】ライン側壁残しプロセスによりウェーハ上に形成したい回路パターンの一例を示す図である。
【図４】図３に示す回路パターンを形成するためのレジストパターンを示す図である。
【図５】従来技術による方法でレジストライン幅およびレジスト距離幅でなるマトリクス表を作成してパターン形成可否領域を画定した一例を示す図である。
【図６】本発明の第１の実施の形態における設計制約の作成方法を説明する図である。
【図７】本発明の第１の実施の形態における設計制約の一例を示す図である。
【図８】図７に示す設計制約の具体的な作成方法を説明する図である。
【図９】本発明の第１の実施の形態における設計制約を用いたパターン形成方法の説明図である。
【図１０】本発明の第１の実施の形態における設計制約を用いた回路設計方法の説明図である。
【図１１】本発明の第１の実施の形態によるパターン形成方法の概略手順を示すフローチャートである。
【図１２】従来の技術によるパターン形成方法の一例の概略手順を示すフローチャートである。
【図１３】着目パターンの左側距離がレジストラインおよびレジスト距離にそれぞれ対応する２つのケースの設計制約の一例を示す。
【図１４】本発明の第１の実施の形態によるパターン形成方法を距離側壁残しプロセスへ適用した場合の説明図である。
【図１５】非周期的で非対称なパターンの一例を示す図である。
【図１６】図１５に示すパターンについて従来技術の方法で計算された設計制約の例を示す図である。
【図１７】図１５に示すパターンについて第１の実施の形態で説明した二次元テーブルを作成した例を示す図である。
【符号の説明】
【００４２】
ＣＰ１〜ＣＰ８，ＣＰ５０，ＣＰ５２，ＣＰ１００，ＣＰ１２０：回路パターン
ＬＷ５０：ライン幅（第１の距離）
ＬＷ５２：ライン幅（第２の距離）
ＮＬ１，ＮＬ３０，ＮＬ４０，ＣＰ１１０：注目パターン
ＲＰ１０，ＲＰ２０，ＲＰ５０：レジストパターン
ＲＷ１，ＲＷ１０，ＲＷ５０：レジストライン幅
ＲＳ１，ＲＳ１０，ＲＳ２０：レジストスペース幅
Ｓ１，Ｓ３１，Ｓ４１，Ｓ１００：スペース幅（第１の距離）
Ｓ２，Ｓ３２，Ｓ４２，Ｓ２００：スペース幅（第２の距離）
Ｔ２，Ｔ４，Ｔ１０，Ｔ２０，Ｔ３０，Ｔ４０，Ｔ５０，Ｔ６０，Ｔ７０，Ｔ８０，Ｔ９０：二次元テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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