(57)【特許請求の範囲】
【請求項１】
積層された複数の誘電体層を含む積層体と、
信号の入力のために用いられる入力端子と、
信号の出力のために用いられる出力端子と、
グランドに接続されるグランド端子と、
前記積層体と一体化され、前記入力端子に接続された第１の共振器と、
前記積層体と一体化され、前記出力端子に接続された第２の共振器と、
前記積層体と一体化され、前記第１の共振器と第２の共振器の各々と誘導性結合する第３の共振器とを備えた積層型電子部品であって、
実装基板に実装される際に実装基板に対向する端子配置面と、その反対側の上面とを有し、
前記端子配置面は、前記複数の誘電体層の各面に対して垂直な面であり、
前記入力端子、出力端子およびグランド端子は、前記端子配置面に配置され、
更に、前記上面に配置された上面導体層を備え、
前記第１の共振器は、前記入力端子とグランド端子とを接続する第１のインダクタを有し、
前記第１のインダクタは、前記端子配置面に対して垂直に配置された複数の第１のインダクタ用導体層を含み、
前記第２の共振器は、前記出力端子とグランド端子とを接続する第２のインダクタを有し、
前記第２のインダクタは、前記端子配置面に対して垂直に配置された複数の第２のインダクタ用導体層を含み、
前記第１のインダクタは、前記複数の第１のインダクタ用導体層として、前記入力端子に直接接続された導体層と、前記グランド端子に直接接続された導体層を含み、このグランド端子に直接接続された導体層は、前記第１のインダクタにおける前記入力端子に直接接続された導体層に接続され、
前記第２のインダクタは、前記複数の第２のインダクタ用導体層として、前記出力端子に直接接続された導体層と、前記グランド端子に直接接続された導体層を含み、このグランド端子に直接接続された導体層は、前記第２のインダクタにおける前記出力端子に直接接続された導体層に接続され、
前記第１の共振器は、更に、前記第１のインダクタに対して並列に接続された第１のキャパシタを有し、
前記第２の共振器は、更に、前記第２のインダクタに対して並列に接続された第２のキャパシタを有し、
前記第１のキャパシタは、前記端子配置面に対して垂直に配置され前記入力端子に直接接続された第１のキャパシタ用導体層と、前記第１のキャパシタ用導体層に対向するように前記端子配置面に対して垂直に配置され前記グランド端子に直接接続された第２のキャパシタ用導体層とを含み、
前記第２のキャパシタは、前記端子配置面に対して垂直に配置され前記出力端子に直接接続された第３のキャパシタ用導体層と、前記第３のキャパシタ用導体層に対向するように前記端子配置面に対して垂直に配置され前記グランド端子に直接接続された第４のキャパシタ用導体層とを含み、
前記第３の共振器は、第３のインダクタと、この第３のインダクタに対して並列に接続された第３のキャパシタとを有し、
前記第３のインダクタは、前記端子配置面に対して垂直に配置され前記グランド端子と上面導体層とに直接接続された第３のインダクタ用導体層によって構成され、
前記第３のキャパシタは、前記端子配置面に対して垂直に配置され前記上面導体層に直接接続された第５のキャパシタ用導体層と、前記第５のキャパシタ用導体層に対向するように前記端子配置面に対して垂直に配置され前記グランド端子に直接接続された第６のキャパシタ用導体層とを含むことを特徴とする積層型電子部品。
【請求項２】
前記第１ないし第３の共振器は、回路構成上、前記入力端子と出力端子との間に設けられ、バンドパスフィルタの機能を実現することを特徴とする請求項１記載の積層型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共振器を備え、積層された複数の誘電体層を含む積層体を用いて構成された積層型電子部品に関する。
【背景技術】
【０００２】
ブルートゥース規格の通信装置、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置、携帯電話機等の無線通信装置では、小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。上記無線通信装置における電子部品の一つに、受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の無線通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、例えば特許文献１に示されるように、積層基板における導体層を用いて構成された複数の共振器を備えた積層型のフィルタが提案されている。
【０００３】
特許文献１には、複数の誘電体層が積層されて構成された誘電体基板の上下面にそれぞれアース電極が形成され、誘電体基板の一方の側面に入力端子が形成され、誘電体基板の他方の側面に出力端子が形成され、誘電体基板内に、入力端子に接続された第１の共振電極と、出力端子に接続された第２の共振電極と、第１の共振電極の開放端側を挟む２つの第１の内層アース電極と、第２の共振電極の開放端側を挟む２つの第２の内層アース電極とが形成された積層型誘電体フィルタが記載されている。この積層型誘電体フィルタにおいて、第１および第２の共振電極は、その一主面がアース電極に対して垂直になるように形成されている。そして、第１の共振電極はスルーホールおよび入力側電極を介して入力端子に接続され、第２の共振電極はスルーホールおよび出力側電極を介して出力端子に接続されている。また、この積層型誘電体フィルタでは、第１の共振電極の開放端と第１の内層アース電極との間と、第２の共振電極の開放端と第２の内層アース電極との間に、それぞれ容量が形成される。
【０００４】
【特許文献１】特開２００２−２９９９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
例えば特許文献１に記載されているような従来の積層型のフィルタでは、積層基板内に配置された共振器と積層基板の外周部に配置された入力端子または出力端子とを接続する信号経路が長く、この信号経路に起因した浮遊インダクタンスが大きいという問題点があった。この信号経路に起因した浮遊インダクタンスは、フィルタを通過させる信号に対するスプリアスの発生の原因となり、フィルタを通過させる信号の高周波特性を劣化させる。
【０００６】
本発明はかかる問題点に鑑みてなされたもので、その目的は、共振器を備え、積層された複数の誘電体層を含む積層体を用いて構成された積層型電子部品であって、信号の入力と出力の少なくとも一方のために用いられる端子と共振器とを接続する信号経路に起因した浮遊インダクタンスを小さくすることができるようにした積層型電子部品を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の積層型電子部品は、積層された複数の誘電体層を含む積層体と、信号の入力と出力の少なくとも一方のために用いられる信号端子と、グランドに接続されるグランド端子と、積層体と一体化され、信号端子に接続された共振器とを備えている。
【０００８】
本発明の第１の積層型電子部品は、実装基板に実装される際に実装基板に対向する端子配置面を有している。この端子配置面は、複数の誘電体層の各面に対して垂直な面である。信号端子とグランド端子は、端子配置面に配置されている。共振器は、信号端子とグランド端子とを接続するインダクタを有している。このインダクタは、端子配置面に対して垂直に配置された１つ以上のインダクタ用導体層を含んでいる。
【０００９】
本発明の第１の積層型電子部品において、インダクタは、１つ以上のインダクタ用導体層の１つとして、グランド端子に直接接続された導体層を含んでいてもよい。この場合、共振器は、更に、インダクタに対して並列に接続されたキャパシタを有していてもよい。このキャパシタは、端子配置面に対して垂直に配置され信号端子に直接接続されたキャパシタ用導体層と、この信号端子に直接接続されたキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続されたキャパシタ用導体層とを含んでいてもよい。また、インダクタにおけるグランド端子に直接接続された導体層は、信号端子に直接接続されたキャパシタ用導体層に接続されていてもよい。
【００１０】
また、本発明の第１の積層型電子部品において、インダクタは、１つ以上のインダクタ用導体層の１つとして、信号端子に直接接続された導体層を含んでいてもよい。この場合、インダクタは、１つ以上のインダクタ用導体層の１つとして、更に、グランド端子に直接接続された導体層を含み、このグランド端子に直接接続された導体層は、信号端子に直接接続された導体層に接続されていてもよい。
【００１１】
また、本発明の第１の積層型電子部品において、インダクタが、１つ以上のインダクタ用導体層の１つとして、信号端子に直接接続された導体層を含んでいる場合、共振器は、更に、インダクタに対して並列に接続されたキャパシタを有していてもよい。このキャパシタは、端子配置面に対して垂直に配置され信号端子に直接接続されたキャパシタ用導体層と、この信号端子に直接接続されたキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続されたキャパシタ用導体層とを含んでいてもよい。
【００１２】
また、本発明の第１の積層型電子部品において、インダクタは、１つ以上のインダクタ用導体層の１つとして、信号端子とグランド端子とにそれぞれ直接接続された導体層を含んでいてもよい。この場合、信号端子とグランド端子とにそれぞれ直接接続された導体層は、積層体の外周部に配置されていてもよい。
【００１３】
本発明の第２の積層型電子部品は、積層された複数の誘電体層を含む積層体と、信号の入力のために用いられる入力端子と、信号の出力のために用いられる出力端子と、グランドに接続されるグランド端子と、積層体と一体化され、入力端子に接続された第１の共振器と、積層体と一体化され、出力端子に接続された第２の共振器とを備えている。
【００１４】
本発明の第２の積層型電子部品は、実装基板に実装される際に実装基板に対向する端子配置面を有している。この端子配置面は、複数の誘電体層の各面に対して垂直な面である。入力端子、出力端子およびグランド端子は、端子配置面に配置されている。第１の共振器は、入力端子とグランド端子とを接続する第１のインダクタを有している。第１のインダクタは、端子配置面に対して垂直に配置された１つ以上の第１のインダクタ用導体層を含んでいる。第２の共振器は、出力端子とグランド端子とを接続する第２のインダクタを有している。第２のインダクタは、端子配置面に対して垂直に配置された１つ以上の第２のインダクタ用導体層を含んでいる。
【００１５】
本発明の第２の積層型電子部品において、第１のインダクタは、１つ以上の第１のインダクタ用導体層の１つとして、グランド端子に直接接続された導体層を含み、第２のインダクタは、１つ以上の第２のインダクタ用導体層の１つとして、グランド端子に直接接続された導体層を含んでいてもよい。この場合、第１の共振器は、更に、第１のインダクタに対して並列に接続された第１のキャパシタを有し、第２の共振器は、更に、第２のインダクタに対して並列に接続された第２のキャパシタを有していてもよい。第１のキャパシタは、端子配置面に対して垂直に配置され入力端子に直接接続された第１のキャパシタ用導体層と、第１のキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続された第２のキャパシタ用導体層とを含んでいてもよい。第２のキャパシタは、端子配置面に対して垂直に配置され出力端子に直接接続された第３のキャパシタ用導体層と、第３のキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続された第４のキャパシタ用導体層とを含んでいてもよい。第１のインダクタにおけるグランド端子に直接接続された導体層は、第１のキャパシタ用導体層に接続され、第２のインダクタにおけるグランド端子に直接接続された導体層は、第３のキャパシタ用導体層に接続されていてもよい。
【００１６】
また、本発明の第２の積層型電子部品において、第１のインダクタは、１つ以上の第１のインダクタ用導体層の１つとして、入力端子に直接接続された導体層を含み、第２のインダクタは、１つ以上の第２のインダクタ用導体層の１つとして、出力端子に直接接続された導体層を含んでいてもよい。この場合、第１のインダクタは、１つ以上の第１のインダクタ用導体層の１つとして、更に、グランド端子に直接接続された導体層を含み、このグランド端子に直接接続された導体層は、第１のインダクタにおける入力端子に直接接続された導体層に接続されていてもよい。また、第２のインダクタは、１つ以上の第２のインダクタ用導体層の１つとして、更に、グランド端子に直接接続された導体層を含み、このグランド端子に直接接続された導体層は、第２のインダクタにおける出力端子に直接接続された導体層に接続されていてもよい。
【００１７】
また、本発明の第２の積層型電子部品において、第１のインダクタが、１つ以上の第１のインダクタ用導体層の１つとして、入力端子に直接接続された導体層を含み、第２のインダクタが、１つ以上の第２のインダクタ用導体層の１つとして、出力端子に直接接続された導体層を含んでいる場合、第１の共振器は、更に、第１のインダクタに対して並列に接続された第１のキャパシタを有し、第２の共振器は、更に、第２のインダクタに対して並列に接続された第２のキャパシタを有していてもよい。第１のキャパシタは、端子配置面に対して垂直に配置され入力端子に直接接続された第１のキャパシタ用導体層と、第１のキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続された第２のキャパシタ用導体層とを含んでいてもよい。第２のキャパシタは、端子配置面に対して垂直に配置され出力端子に直接接続された第３のキャパシタ用導体層と、第３のキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続された第４のキャパシタ用導体層とを含んでいてもよい。
【００１８】
また、本発明の第２の積層型電子部品において、第１のインダクタは、１つ以上の第１のインダクタ用導体層の１つとして、入力端子とグランド端子とにそれぞれ直接接続された導体層を含み、第２のインダクタは、１つ以上の第２のインダクタ用導体層の１つとして、出力端子とグランド端子とにそれぞれ直接接続された導体層を含んでいてもよい。この場合、第１のインダクタにおける入力端子とグランド端子とにそれぞれ直接接続された導体層と、第２のインダクタにおける出力端子とグランド端子とにそれぞれ直接接続された導体層は、積層体の外周部に配置されていてもよい。
【００１９】
また、本発明の第２の積層型電子部品において、第１および第２の共振器は、回路構成上、入力端子と出力端子との間に設けられ、バンドパスフィルタの機能を実現してもよい。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。
【発明の効果】
【００２０】
本発明の第１の積層型電子部品によれば、端子配置面に配置された信号端子と、端子配置面に対して垂直に配置された１つ以上のインダクタ用導体層を含むインダクタとを短い距離で接続することが可能になり、その結果、信号端子と共振器とを接続する信号経路に起因した浮遊インダクタンスを小さくすることが可能になるという効果を奏する。
【００２１】
また、本発明の第１の積層型電子部品において、インダクタが、１つ以上のインダクタ用導体層の１つとして、グランド端子に直接接続された導体層を含む場合には、この導体層とグランド端子の間で浮遊容量が発生しにくくなり、その結果、共振器のＱを大きくすることが可能になるという効果を奏する。
【００２２】
また、本発明の第１の積層型電子部品において、インダクタが、１つ以上のインダクタ用導体層の１つとして、信号端子に直接接続された導体層を含む場合には、信号端子とインダクタが最短距離で接続される。そのため、この場合には、信号端子と共振器とを接続する信号経路に起因した浮遊インダクタンスをより小さくすることが可能になるという効果を奏する。
【００２３】
また、本発明の第１の積層型電子部品において、インダクタが、１つ以上のインダクタ用導体層の１つとして、信号端子に直接接続された導体層を含む場合、共振器は、更に、インダクタに対して並列に接続されたキャパシタを有し、このキャパシタは、端子配置面に対して垂直に配置され信号端子に直接接続されたキャパシタ用導体層と、この信号端子に直接接続されたキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続されたキャパシタ用導体層とを含んでいてもよい。この場合には、インダクタおよびキャパシタを、それぞれ信号端子に対して最短距離で接続することができ、その結果、信号端子と共振器とを接続する信号経路に起因した浮遊インダクタンスをより小さくすることが可能になるという効果を奏する。また、この場合には、キャパシタのキャパシタンスに影響を与えることなく、インダクタのインダクタンスを設定することが可能になるという効果を奏する。
【００２４】
本発明の第２の積層型電子部品によれば、端子配置面に配置された入力端子と、端子配置面に対して垂直に配置された１つ以上の第１のインダクタ用導体層を含む第１のインダクタとを短い距離で接続することが可能になると共に、端子配置面に配置された出力端子と、端子配置面に対して垂直に配置された１つ以上の第２のインダクタ用導体層を含む第２のインダクタとを短い距離で接続することが可能になる。その結果、本発明の第２の積層型電子部品によれば、入力端子と第１の共振器とを接続する信号経路に起因した浮遊インダクタンスおよび出力端子と第２の共振器とを接続する信号経路に起因した浮遊インダクタンスを小さくすることが可能になるという効果を奏する。
【００２５】
また、本発明の第２の積層型電子部品において、第１のインダクタが、１つ以上の第１のインダクタ用導体層の１つとして、グランド端子に直接接続された導体層を含み、第２のインダクタが、１つ以上の第２のインダクタ用導体層の１つとして、グランド端子に直接接続された導体層を含む場合には、グランド端子に直接接続された各導体層とグランド端子の間で浮遊容量が発生しにくくなり、その結果、第１および第２共振器のＱを大きくすることが可能になるという効果を奏する。
【００２６】
また、本発明の第２の積層型電子部品において、第１のインダクタが、１つ以上の第１のインダクタ用導体層の１つとして、入力端子に直接接続された導体層を含み、第２のインダクタが、１つ以上の第２のインダクタ用導体層の１つとして、出力端子に直接接続された導体層を含む場合には、入力端子と第１のインダクタが最短距離で接続されると共に、出力端子と第２のインダクタが最短距離で接続される。そのため、この場合には、入力端子と第１の共振器とを接続する信号経路に起因した浮遊インダクタンスおよび出力端子と第２の共振器とを接続する信号経路に起因した浮遊インダクタンスをより小さくすることが可能になるという効果を奏する。
【００２７】
また、本発明の第２の積層型電子部品において、第１のインダクタが、１つ以上の第１のインダクタ用導体層の１つとして、入力端子に直接接続された導体層を含み、第２のインダクタが、１つ以上の第２のインダクタ用導体層の１つとして、出力端子に直接接続された導体層を含む場合、第１の共振器は、更に、第１のインダクタに対して並列に接続された第１のキャパシタを有し、第２の共振器は、更に、第２のインダクタに対して並列に接続された第２のキャパシタを有していてもよい。第１のキャパシタは、端子配置面に対して垂直に配置され入力端子に直接接続された第１のキャパシタ用導体層と、第１のキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続された第２のキャパシタ用導体層とを含み、第２のキャパシタは、端子配置面に対して垂直に配置され出力端子に直接接続された第３のキャパシタ用導体層と、第３のキャパシタ用導体層に対向するように端子配置面に対して垂直に配置されグランド端子に直接接続された第４のキャパシタ用導体層とを含んでいてもよい。この場合には、第１のインダクタおよび第１のキャパシタを、それぞれ入力端子に対して最短距離で接続することができると共に、第２のインダクタおよび第２のキャパシタを、それぞれ出力端子に対して最短距離で接続することができる。そのため、この場合には、入力端子と第１の共振器とを接続する信号経路に起因した浮遊インダクタンスおよび出力端子と第２の共振器とを接続する信号経路に起因した浮遊インダクタンスをより小さくすることが可能になるという効果を奏する。また、この場合には、第１のキャパシタのキャパシタンスに影響を与えることなく、第１のインダクタのインダクタンスを設定することが可能になると共に、第２のキャパシタのキャパシタンスに影響を与えることなく、第２のインダクタのインダクタンスを設定することが可能になるという効果を奏する。
【発明を実施するための最良の形態】
【００２８】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図３を参照して、本発明の第１の実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の回路構成について説明する。本実施の形態に係る電子部品１は、バンドパスフィルタの機能を有している。図３に示したように、電子部品１は、信号の入力のために用いられる入力端子２と、信号の出力のために用いられる出力端子３と、３つの共振器４，５，６と、キャパシタ１７〜１９とを備えている。
【００２９】
共振器４は、インダクタ１１と、このインダクタ１１に対して並列に接続されたキャパシタ１４とを有している。共振器５は、インダクタ１２と、このインダクタ１２に対して並列に接続されたキャパシタ１５とを有している。共振器６は、インダクタ１３と、このインダクタ１３に対して並列に接続されたキャパシタ１６とを有している。
【００３０】
回路構成上、共振器５は、共振器４と共振器６との間に配置されている。共振器５は、共振器４に隣接して共振器４と誘導性結合すると共に、共振器６に隣接して共振器６と誘導性結合する。また、インダクタ１２は、インダクタ１１と誘導性結合すると共に、インダクタ１３と誘導性結合する。図３では、インダクタ１１，１２間の誘導性結合と、インダクタ１２，１３間の誘導性結合を、それぞれ記号Ｍを付した曲線で表している。
【００３１】
インダクタ１１の一端とキャパシタ１４，１７，１９の各一端は、入力端子２に接続されている。インダクタ１１の他端とキャパシタ１４の他端はグランドに接続されている。インダクタ１２の一端とキャパシタ１５，１８の各一端は、キャパシタ１７の他端に接続されている。インダクタ１２の他端とキャパシタ１５の他端はグランドに接続されている。インダクタ１３の一端、キャパシタ１６の一端、キャパシタ１９の他端および出力端子３は、キャパシタ１８の他端に接続されている。インダクタ１３の他端とキャパシタ１６の他端はグランドに接続されている。共振器５は、前述のように共振器４と誘導性結合すると共に、キャパシタ１７を介して共振器４と容量性結合する。また、共振器５は、前述のように共振器６と誘導性結合すると共に、キャパシタ１８を介して共振器６と容量性結合する。
【００３２】
共振器４，５，６は、回路構成上、入力端子２と出力端子３との間に設けられ、バンドパスフィルタの機能を実現する。共振器４，５，６はいずれも、一端が開放され他端が短絡された１／４波長共振器である。入力端子２と出力端子３は、いずれも、本発明における信号端子に対応する。
【００３３】
共振器４は、入力端子２に接続されている。従って、共振器４は、本発明における第１の共振器に対応する。また、インダクタ１１は本発明における第１のインダクタに対応し、キャパシタ１４は本発明における第１のキャパシタに対応する。共振器６は、出力端子３に接続されている。従って、共振器６は、本発明における第２の共振器に対応する。また、インダクタ１３は本発明における第２のインダクタに対応し、キャパシタ１６は本発明における第２のキャパシタに対応する。
【００３４】
本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５，６を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。
【００３５】
次に、図１および図２を参照して、電子部品１の構造の概略について説明する。図１は、電子部品１の主要部分を示す斜視図である。図２は、図１におけるＡ方向から見た電子部品１の主要部分を示す説明図である。
【００３６】
電子部品１は、電子部品１の構成要素を一体化するための積層体２０を備えている。後で詳しく説明するが、積層体２０は、積層された複数の誘電体層と複数の導体層とを含んでいる。
【００３７】
図１に示したように、積層体２０は、外周部として上面２０Ａと底面２０Ｂと４つの側面２０Ｃ〜２０Ｆとを有する直方体形状をなしている。上面２０Ａと底面２０Ｂは平行であり、側面２０Ｃ，２０Ｄも平行であり、側面２０Ｅ，２０Ｆも平行である。側面２０Ｃ〜２０Ｆは、上面２０Ａおよび底面２０Ｂに対して垂直になっている。底面２０Ｂには、入力端子２２、出力端子２３およびグランド端子２４が配置されている。入力端子２２は図３における入力端子２に対応し、出力端子２３は図３における出力端子３に対応する。グランド端子２４はグランドに接続される。また、底面２０Ｂは、電子部品１が実装基板に実装される際に実装基板に対向する面である。従って、底面２０Ｂは、本発明における端子配置面に対応する。上面２０Ａには、導体層２５が配置されている。
【００３８】
積層体２０において、側面２０Ｃ，２０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図１および図２において、記号Ｔを付した矢印は、複数の誘電体層の積層方向を表している。
【００３９】
次に、図４ないし図６を参照して、積層体２０における誘電体層と導体層について詳しく説明する。図４において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図５において（ａ）〜（ｄ）は、それぞれ、上から５層目ないし８層目の誘電体層の上面を示している。図６において（ａ）〜（ｃ）は、それぞれ、上から９層目ないし１１層目の誘電体層の上面を示している。
【００４０】
図４（ａ）に示した１層目の誘電体層３１の上面には、導体層は形成されていない。図４（ｂ）に示した２層目の誘電体層３２の上面には、インダクタ用導体層３２１が形成されている。この導体層３２１は、図１に示したように、側面２０Ｃと上面２０Ａとの間の稜線に平行な方向に延びる部分と、この部分の長手方向の中央付近から底面２０Ｂに向けて突出してグランド端子２４に接続される部分とを含むＴ字形状をなしている。
【００４１】
導体層３２１は、以下で説明するように、インダクタ１１を構成するインダクタ用導体層とインダクタ１３を構成するインダクタ用導体層とが一体化されたものである。ここで、側面２０Ｅと側面２０Ｆとの中間に位置する仮想の平面Ｃを境にして、導体層３２１を２つの部分に分けて考える。そして、導体層３２１のうち、平面Ｃと側面２０Ｅとの間に位置する部分を第１の部分３２１Ａとし、平面Ｃと側面２０Ｆとの間に位置する部分を第２の部分３２１Ｂとする。第１の部分３２１Ａは、インダクタ１１を構成するインダクタ用導体層に相当し、第２の部分３２１Ｂは、インダクタ１３を構成するインダクタ用導体層に相当する。従って、第１の部分３２１Ａは、本発明における１つ以上の第１のインダクタ用導体層の１つに対応し、第２の部分３２１Ｂは、本発明における１つ以上の第２のインダクタ用導体層の１つに対応する。また、第１の部分３２１Ａと第２の部分３２１Ｂは、いずれも、グランド端子２４に直接接続されている。
【００４２】
また、誘電体層３２には、第１の部分３２１Ａにおける側面２０Ｅの近傍の部分に接続されたスルーホール３２４と、第２の部分３２１Ｂにおける側面２０Ｆの近傍の部分に接続されたスルーホール３２６とが形成されている。
【００４３】
図４（ｃ）に示した３層目の誘電体層３３の上面には、インダクタ用導体層３３１が形成されている。この導体層３３１は、グランド端子２４と導体層２５とに接続される。また、誘電体層３３には、それぞれスルーホール３２４，３２６に接続されたスルーホール３３４，３３６が形成されている。
【００４４】
図４（ｄ）に示した４層目の誘電体層３４の上面には、キャパシタ用導体層３４１が形成されている。また、誘電体層３４には、それぞれスルーホール３３４，３３６に接続されたスルーホール３４４，３４６が形成されている。
【００４５】
図５（ａ）に示した５層目の誘電体層３５の上面には、キャパシタ用導体層３５１，３５２が形成されている。導体層３５１は入力端子２２に接続され、導体層３５２は出力端子２３に接続される。また、誘電体層３５には、スルーホール３４４および導体層３５１に接続されたスルーホール３５４と、スルーホール３４６および導体層３５２に接続されたスルーホール３５６とが形成されている。
【００４６】
図５（ｂ）に示した６層目の誘電体層３６の上面には、キャパシタ用導体層３６１が形成されている。この導体層３６１は、グランド端子２４に接続される。また、誘電体層３６には、それぞれスルーホール３５４，３５６に接続されたスルーホール３６４，３６６が形成されている。
【００４７】
導体層３６１は、以下で説明するように、キャパシタ１４を構成するキャパシタ用導体層とキャパシタ１６を構成するキャパシタ用導体層とが一体化されたものである。ここで、側面２０Ｅと側面２０Ｆとの中間に位置する仮想の平面Ｃを境にして、導体層３６１を２つの部分に分けて考える。そして、導体層３６１のうち、平面Ｃと側面２０Ｅとの間に位置する部分を第１の部分３６１Ａとし、平面Ｃと側面２０Ｆとの間に位置する部分を第２の部分３６１Ｂとする。第１の部分３６１Ａは、キャパシタ１４を構成するキャパシタ用導体層に相当し、第２の部分３６１Ｂは、キャパシタ１６を構成するキャパシタ用導体層に相当する。また、第１の部分３６１Ａと第２の部分３６１Ｂは、いずれも、グランド端子２４に接続される。
【００４８】
図５（ｃ）に示した７層目の誘電体層３７の上面には、キャパシタ用導体層３７１，３７２が形成されている。導体層３７１は入力端子２２に接続され、導体層３７２は出力端子２３に接続される。また、導体層３７１にはスルーホール３６４が接続され、導体層３７２にはスルーホール３６６が接続されている。
【００４９】
図５（ｄ）に示した８層目の誘電体層３８の上面には、キャパシタ用導体層３８１が形成されている。この導体層３８１は、導体層２５に接続される。
【００５０】
図６（ａ）に示した９層目の誘電体層３９の上面には、キャパシタ用導体層３９１が形成されている。この導体層３９１は、グランド端子２４に接続される。
【００５１】
図６（ｂ）に示した１０層目の誘電体層４０の上面には、キャパシタ用導体層４０１が形成されている。この導体層４０１は、導体層２５に接続される。
【００５２】
図６（ｃ）に示した１１層目の誘電体層４１の上面には、キャパシタ用導体層４１１が形成されている。この導体層４１１は、グランド端子２４に接続される。
【００５３】
上述の１層目ないし１１層目の誘電体層３１〜４１および導体層が積層されて、図１および図２に示した積層体２０が形成される。図１に示した端子２２〜２４および導体層２５は、この積層体２０の外周部に形成される。積層体２０において、端子配置面である底面２０Ｂは、誘電体層３１〜４１の各面に対して垂直な面である。また、積層体２０に含まれる全ての導体層は、端子配置面である底面２０Ｂに対して垂直に配置されている。
【００５４】
積層体２０において、スルーホール３２４，３３４，３４４，３５４，３６４は、直列に接続されて、図１に示したスルーホール列３１１を形成している。同様に、スルーホール３２６，３３６，３４６，３５６，３６６は、直列に接続されて、図１に示したスルーホール列３１３を形成している。スルーホール列３１１は、インダクタ用導体層３２１の第１の部分３２１Ａとキャパシタ用導体層３５１，３７１とを互いに接続している。スルーホール列３１３は、インダクタ用導体層３２１の第２の部分３２１Ｂとキャパシタ用導体層３５２，３７２とを互いに接続している。
【００５５】
図３におけるインダクタ１１は、インダクタ用導体層３２１の第１の部分３２１Ａとスルーホール列３１１とを含んでいる。図３におけるインダクタ１２は、インダクタ用導体層３３１によって構成されている。図３におけるインダクタ１３は、インダクタ用導体層３２１の第２の部分３２１Ｂとスルーホール列３１３とを含んでいる。
【００５６】
図５（ｂ）に示したキャパシタ用導体層３６１の第１の部分３６１Ａは、誘電体層３５を介してキャパシタ用導体層３５１に対向していると共に、誘電体層３６を介してキャパシタ用導体層３７１に対向している。第１の部分３６１Ａ、導体層３５１，３７１および誘電体層３５，３６は、図３におけるキャパシタ１４を構成する。導体層３５１，３７１は、いずれも入力端子２２に直接接続されている。従って、導体層３５１，３７１は、本発明における第１のキャパシタ用導体層に対応する。一方、第１の部分３６１Ａは、グランド端子２４に直接接続されている。従って、第１の部分３６１Ａは、本発明における第２のキャパシタ用導体層に対応する。
【００５７】
図５（ｂ）に示したキャパシタ用導体層３６１の第２の部分３６１Ｂは、誘電体層３５を介してキャパシタ用導体層３５２に対向していると共に、誘電体層３６を介してキャパシタ用導体層３７２に対向している。第２の部分３６１Ｂ、導体層３５２，３７２および誘電体層３５，３６は、図３におけるキャパシタ１６を構成する。導体層３５２，３７２は、いずれも出力端子２３に直接接続されている。従って、導体層３５２，３７２は、本発明における第３のキャパシタ用導体層に対応する。一方、第２の部分３６１Ｂは、グランド端子２４に直接接続されている。従って、第２の部分３６１Ｂは、本発明における第４のキャパシタ用導体層に対応する。
【００５８】
図６（ｂ）に示したキャパシタ用導体層４０１は、導体層２５を介して導体層３３１に接続されている。また、導体層４０１は、誘電体層３９を介してキャパシタ用導体層３９１に対向していると共に、誘電体層４０を介してキャパシタ用導体層４１１に対向している。導体層３９１，４０１，４１１および誘電体層３９，４０は、図３におけるキャパシタ１５を構成している。
【００５９】
図５（ｄ）に示したキャパシタ用導体層３８１は、導体層２５を介して導体層３３１に接続されている。また、導体層３８１は、誘電体層３７を介してキャパシタ用導体層３７１，３７２に対向している。導体層３７１，３８１および誘電体層３７は、図３におけるキャパシタ１７を構成している。導体層３７２，３８１および誘電体層３７は、図３におけるキャパシタ１８を構成している。
【００６０】
図４（ｄ）に示した導体層３４１は、誘電体層３４を介してキャパシタ用導体層３５１，３５２に対向している。導体層３４１，３５１，３５２および誘電体層３４は、図３におけるキャパシタ１９を構成している。
【００６１】
誘電体層３１〜４１の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体２０としては、特に、誘電体層３１〜４１の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。
【００６２】
以上説明したように、本実施の形態に係る電子部品１は、積層された複数の誘電体層を含む積層体２０と、入力端子２２と、出力端子２３と、グランド端子２４と、積層体２０と一体化され、入力端子２２に接続された共振器４と、積層体２０と一体化され、出力端子２３に接続された共振器６とを備えている。
【００６３】
積層体２０は、電子部品１が実装基板に実装される際に実装基板に対向する端子配置面としての底面２０Ｂを有している。この底面２０Ｂは、積層体２０における誘電体層３１〜４１の各面に対して垂直な面である。入力端子２２、出力端子２３およびグランド端子２４は、底面２０Ｂに配置されている。
【００６４】
共振器４は、入力端子２２とグランド端子２４とを接続するインダクタ１１を有している。このインダクタ１１は、底面２０Ｂに対して垂直に配置されたインダクタ用導体層としての第１の部分３２１Ａを含んでいる。この第１の部分３２１Ａは、グランド端子２４に直接接続されている。また、共振器４は、インダクタ１１に対して並列に接続されたキャパシタ１４を有している。このキャパシタ１４は、底面２０Ｂに対して垂直に配置され入力端子２２に直接接続されたキャパシタ用導体層３５１，３７１と、これらキャパシタ用導体層３５１，３７１に対向するように底面２０Ｂに対して垂直に配置されグランド端子２４に直接接続されたキャパシタ用導体層としての第１の部分３６１Ａとを含んでいる。インダクタ１１におけるグランド端子２４に直接接続された第１の部分３２１Ａは、スルーホール列３１１を介して、入力端子２２に直接接続されたキャパシタ用導体層３５１，３７１に接続されている。従って、インダクタ１１とキャパシタ１４を有する共振器４は、入力端子２２とグランド端子２４にそれぞれ直接接続されている。
【００６５】
共振器６は、出力端子２３とグランド端子２４とを接続するインダクタ１３を有している。このインダクタ１３は、底面２０Ｂに対して垂直に配置されたインダクタ用導体層としての第２の部分３２１Ｂを含んでいる。この第２の部分３２１Ｂは、グランド端子２４に直接接続されている。また、共振器６は、インダクタ１３に対して並列に接続されたキャパシタ１６を有している。このキャパシタ１６は、底面２０Ｂに対して垂直に配置され出力端子２３に直接接続されたキャパシタ用導体層３５２，３７２と、これらキャパシタ用導体層３５２，３７２に対向するように底面２０Ｂに対して垂直に配置されグランド端子２４に直接接続されたキャパシタ用導体層としての第２の部分３６１Ｂとを含んでいる。インダクタ１３におけるグランド端子２４に直接接続された第２の部分３２１Ｂは、スルーホール列３１３を介して、出力端子２３に直接接続されたキャパシタ用導体層３５２，３７２に接続されている。従って、インダクタ１３とキャパシタ１６を有する共振器６は、出力端子２３とグランド端子２４にそれぞれ直接接続されている。
【００６６】
本実施の形態によれば、底面２０Ｂに配置された入力端子２２と、底面２０Ｂに対して垂直に配置されたインダクタ用導体層（第１の部分３２１Ａ）を含むインダクタ１１とを短い距離で接続することが可能になる。また、本実施の形態によれば、底面２０Ｂに配置された出力端子２３と、底面２０Ｂに対して垂直に配置されたインダクタ用導体層（第２の部分３２１Ｂ）を含むインダクタ１３とを短い距離で接続することが可能になる。その結果、本実施の形態によれば、入力端子２２と共振器４とを接続する信号経路に起因した浮遊インダクタンスおよび出力端子２３と共振器６とを接続する信号経路に起因した浮遊インダクタンスを小さくすることが可能になる。
【００６７】
また、本実施の形態では、インダクタ１１は、インダクタ用導体層として、グランド端子２４に直接接続された導体層（第１の部分３２１Ａ）を含み、インダクタ１３は、インダクタ用導体層として、グランド端子２４に直接接続された導体層（第２の部分３２１Ｂ）を含んでいる。これにより、本実施の形態によれば、グランド端子２４に直接接続された各導体層とグランド端子２４の間で浮遊容量が発生しにくくなり、その結果、共振器４，６のそれぞれのＱを大きくすることが可能になる。
【００６８】
また、本実施の形態では、インダクタ１１を構成する第１の部分３２１Ａ、インダクタ１２を構成するインダクタ用導体層３３１、およびインダクタ１３を構成する第２の部分３２１Ｂが、全て、グランド端子２４に直接接続されている。従って、本実施の形態では、インダクタ１１，１２，１３におけるグランド側の接続点とグランドとの間に浮遊インダクタンスが発生しない。これにより、本実施の形態によれば、バンドパスフィルタの通過帯域よりも高周波側における減衰量を大きくすることが可能になる。
【００６９】
本実施の形態に係る電子部品１は、例えば、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計される。なお、２．４〜２．５ＧＨｚという周波数帯域は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるバンドパスフィルタの通過帯域に対応する。
【００７０】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品５１の回路構成は、第１の実施の形態と同じであり、図３に示した通りである。図７は、電子部品５１の主要部分を示す斜視図である。図８は、図７におけるＡ方向から見た電子部品５１の主要部分を示す説明図である。
【００７１】
電子部品５１は、電子部品５１の構成要素を一体化するための積層体７０を備えている。後で詳しく説明するが、積層体７０は、積層された複数の誘電体層と複数の導体層とを含んでいる。
【００７２】
図７に示したように、積層体７０は、外周部として上面７０Ａと底面７０Ｂと４つの側面７０Ｃ〜７０Ｆとを有する直方体形状をなしている。上面７０Ａと底面７０Ｂは平行であり、側面７０Ｃ，７０Ｄも平行であり、側面７０Ｅ，７０Ｆも平行である。側面７０Ｃ〜７０Ｆは、上面７０Ａおよび底面７０Ｂに対して垂直になっている。底面７０Ｂには、入力端子７２、出力端子７３およびグランド端子７４が配置されている。入力端子７２は図３における入力端子２に対応し、出力端７３は図３における出力端子３に対応する。グランド用端子７４はグランドに接続される。また、底面７０Ｂは、電子部品５１が実装基板に実装される際に実装基板に対向する面である。従って、底面７０Ｂは、本発明における端子配置面に対応する。上面７０Ａには、導体層７５が配置されている。
【００７３】
積層体７０において、側面７０Ｃ，７０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図７および図８において、記号Ｔを付した矢印は、複数の誘電体層の積層方向を表している。
【００７４】
次に、図９ないし図１１を参照して、積層体２０における誘電体層と導体層について詳しく説明する。図９において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図１０において（ａ）〜（ｄ）は、それぞれ、上から５層目ないし８層目の誘電体層の上面を示している。図１１において（ａ）〜（ｃ）は、それぞれ、上から９層目ないし１１層目の誘電体層の上面を示している。
【００７５】
図９（ａ）に示した１層目の誘電体層８１の上面には、導体層は形成されていない。図９（ｂ）に示した２層目の誘電体層８２の上面には、インダクタ用導体層８２１が形成されている。この導体層８２１は、第１の実施の形態における導体層３２１と同様の形状を有している。すなわち、導体層８２１は、側面７０Ｃと上面７０Ａとの間の稜線に平行な方向に延びる部分と、この部分の長手方向の中央付近から底面７０Ｂに向けて突出してグランド端子７４に接続される部分とを含むＴ字形状をなしている。
【００７６】
導体層８２１は、以下で説明するように、インダクタ１１を構成するインダクタ用導体層とインダクタ１３を構成するインダクタ用導体層とが一体化されたものである。ここで、側面７０Ｅと側面７０Ｆとの中間に位置する仮想の平面Ｃを境にして、導体層８２１を２つの部分に分けて考える。そして、導体層８２１のうち、平面Ｃと側面７０Ｅとの間に位置する部分を第１の部分８２１Ａとし、平面Ｃと側面７０Ｆとの間に位置する部分を第２の部分８２１Ｂとする。第１の部分８２１Ａは、インダクタ１１を構成するインダクタ用導体層に相当し、第２の部分８２１Ｂは、インダクタ１３を構成するインダクタ用導体層に相当する。従って、第１の部分８２１Ａは、本発明における１つ以上の第１のインダクタ用導体層の１つに対応し、第２の部分８２１Ｂは、本発明における１つ以上の第２のインダクタ用導体層の１つに対応する。また、第１の部分８２１Ａと第２の部分８２１Ｂは、いずれも、グランド端子７４に直接接続されている。
【００７７】
また、誘電体層８２には、第１の部分８２１Ａにおける側面７０Ｅの近傍の部分に接続されたスルーホール８２４と、第２の部分８２１Ｂにおける側面７０Ｆの近傍の部分に接続されたスルーホール８２６とが形成されている。
【００７８】
図９（ｃ）に示した３層目の誘電体層８３の上面には、インダクタ用導体層８３１が形成されている。この導体層８３１は、グランド端子７４と導体層７５とに接続される。また、誘電体層８３には、それぞれスルーホール８２４，８２６に接続されたスルーホール８３４，８３６が形成されている。
【００７９】
図９（ｄ）に示した４層目の誘電体層８４の上面には、キャパシタ用導体層８４１が形成されている。また、誘電体層８４には、それぞれスルーホール８３４，８３６に接続されたスルーホール８４４，８４６が形成されている。
【００８０】
図１０（ａ）に示した５層目の誘電体層８５の上面には、導体層８５１，８５２が形成されている。導体層８５１は入力端子７２に接続され、導体層８５２は出力端子７３に接続される。また、導体層８５１にはスルーホール８４４が接続され、導体層８５２にはスルーホール８４６が接続されている。
【００８１】
図１０（ｂ）に示した６層目の誘電体層８６の上面には、キャパシタ用導体層８６１が形成されている。この導体層８６１は、導体層７５に接続される。
【００８２】
図１０（ｃ）に示した７層目の誘電体層８７の上面には、キャパシタ用導体層８７１，８７２が形成されている。導体層８７１は入力端子７２に接続され、導体層８７２は出力端子７３に接続される。
【００８３】
図１０（ｄ）に示した８層目の誘電体層８８の上面には、キャパシタ用導体層８８１が形成されている。この導体層８８１は、グランド端子７４に接続される。導体層８８１は、以下で説明するように、キャパシタ１４を構成するキャパシタ用導体層とキャパシタ１６を構成するキャパシタ用導体層とが一体化されたものである。ここで、側面７０Ｅと側面７０Ｆとの中間に位置する仮想の平面Ｃを境にして、導体層８８１を２つの部分に分けて考える。そして、導体層８８１のうち、平面Ｃと側面７０Ｅとの間に位置する部分を第１の部分８８１Ａとし、平面Ｃと側面７０Ｆとの間に位置する部分を第２の部分８８１Ｂとする。第１の部分８８１Ａは、キャパシタ１４を構成するキャパシタ用導体層に相当し、第２の部分８８１Ｂは、キャパシタ１６を構成するキャパシタ用導体層に相当する。また、第１の部分８８１Ａと第２の部分８８１Ｂは、いずれも、グランド端子７４に接続される。
【００８４】
図１１（ａ）に示した９層目の誘電体層８９の上面には、キャパシタ用導体層８９１が形成されている。この導体層８９１は、グランド端子７４に接続される。
【００８５】
図１１（ｂ）に示した１０層目の誘電体層９０の上面には、キャパシタ用導体層９０１が形成されている。この導体層９０１は、導体層７５に接続される。
【００８６】
図１１（ｃ）に示した１１層目の誘電体層９１の上面には、キャパシタ用導体層９１１が形成されている。この導体層９１１は、グランド端子７４に接続される。
【００８７】
上述の１層目ないし１１層目の誘電体層８１〜９１および導体層が積層されて、図７および図８に示した積層体７０が形成される。図７に示した端子７２〜７４および導体層７５は、この積層体７０の外周部に形成される。積層体７０において、端子配置面である底面７０Ｂは、誘電体層８１〜９１の各面に対して垂直な面である。また、積層体７０に含まれる全ての導体層は、端子配置面である底面７０Ｂに対して垂直に配置されている。
【００８８】
積層体７０において、スルーホール８２４，８３４，８４４は、直列に接続されて、図７に示したスルーホール列８１１を形成している。同様に、スルーホール８２６，８３６，８４６は、直列に接続されて、図７に示したスルーホール列８１３を形成している。スルーホール列８１１は、インダクタ用導体層８２１の第１の部分８２１Ａと導体層８５１とを互いに接続している。スルーホール列８１３は、インダクタ用導体層８２１の第２の部分８２１Ｂと導体層８５２とを互いに接続している。
【００８９】
図３におけるインダクタ１１は、インダクタ用導体層８２１の第１の部分８２１Ａと、スルーホール列８１１と、導体層８５１とを含んでいる。第１の部分８２１Ａは、グランド端子７４に直接接続されている。従って、第１の部分８２１Ａは、本発明における「第１のインダクタにおけるグランド端子に直接接続された導体層」に対応する。また、導体層８５１は、入力端子７２に直接接続されている。従って、導体層８５１は、本発明における「第１のインダクタにおける入力端子に直接接続された導体層」に対応する。図３におけるインダクタ１２は、インダクタ用導体層８３１によって構成されている。
【００９０】
図３におけるインダクタ１３は、インダクタ用導体層８２１の第２の部分８２１Ｂと、スルーホール列８１３と、導体層８５２とを含んでいる。第２の部分８２１Ｂは、グランド端子７４に直接接続されている。従って、第２の部分８２１Ｂは、本発明における「第２のインダクタにおけるグランド端子に直接接続された導体層」に対応する。また、導体層８５２は、出力端子７３に直接接続されている。従って、導体層８５２は、本発明における「第２のインダクタにおける出力端子に直接接続された導体層」に対応する。
【００９１】
図１０（ｄ）に示したキャパシタ用導体層８８１の第１の部分８８１Ａは、誘電体層８７を介してキャパシタ用導体層８７１に対向している。導体層８７１、第１の部分８８１Ａおよび誘電体層８７は、図３におけるキャパシタ１４を構成する。導体層８７１は、入力端子７２に直接接続されている。従って、導体層８７１は、本発明における第１のキャパシタ用導体層に対応する。一方、第１の部分８８１Ａは、グランド端子７４に直接接続されている。従って、第１の部分８８１Ａは、本発明における第２のキャパシタ用導体層に対応する。
【００９２】
図１０（ｄ）に示したキャパシタ用導体層８８１の第２の部分８８１Ｂは、誘電体層８７を介してキャパシタ用導体層８７２に対向している。導体層８７２、第２の部分８８１Ｂおよび誘電体層８７は、図３におけるキャパシタ１６を構成する。導体層８７２は、出力端子７３に直接接続されている。従って、導体層８７２は、本発明における第３のキャパシタ用導体層に対応する。一方、第２の部分８８１Ｂは、グランド端子７４に直接接続されている。従って、第２の部分８８１Ｂは、本発明における第４のキャパシタ用導体層に対応する。
【００９３】
図１１（ｂ）に示したキャパシタ用導体層９０１は、導体層７５を介して導体層８３１に接続されている。また、導体層９０１は、誘電体層８９を介してキャパシタ用導体層８９１に対向していると共に、誘電体層９０を介してキャパシタ用導体層９１１に対向している。導体層８９１，９０１，９１１および誘電体層８９，９０は、図３におけるキャパシタ１５を構成している。
【００９４】
図１０（ｂ）に示したキャパシタ用導体層８６１は、導体層７５を介して導体層８３１に接続されている。また、導体層８６１は、誘電体層８５を介してキャパシタ用導体層８５１，８５２に対向していると共に、誘電体層８６を介してキャパシタ用導体層８７１，８７２に対向している。導体層８５１，８６１，８７１および誘電体層８５，８６は、図３におけるキャパシタ１７を構成している。導体層８５２，８６１，８７２および誘電体層８５，８６は、図３におけるキャパシタ１８を構成している。
【００９５】
図９（ｄ）に示した導体層８４１は、誘電体層８４を介して導体層８５１，８５２に対向している。導体層８４１，８５１，８５２および誘電体層８４は、図３におけるキャパシタ１９を構成している。
【００９６】
第１の実施の形態と同様に、本実施の形態においても、誘電体層８１〜９１の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体７０としては、特に、誘電体層８１〜９１の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。
【００９７】
以上説明したように、本実施の形態に係る電子部品５１は、積層された複数の誘電体層を含む積層体７０と、入力端子７２と、出力端子７３と、グランド端子７４と、積層体７０と一体化され、入力端子７２に接続された共振器４と、積層体７０と一体化され、出力端子７３に接続された共振器６とを備えている。
【００９８】
積層体７０は、実装基板に実装される際に実装基板に対向する端子配置面としての底面７０Ｂを有している。この底面７０Ｂは、積層体７０における誘電体層８１〜９１の各面に対して垂直な面である。入力端子７２、出力端子７３およびグランド端子７４は、底面７０Ｂに配置されている。
【００９９】
共振器４は、入力端子７２とグランド端子７４とを接続するインダクタ１１を有している。このインダクタ１１は、底面７０Ｂに対して垂直に配置されたインダクタ用導体層として、第１の部分８２１Ａと導体層８５１とを含んでいる。第１の部分８２１Ａは、グランド端子７４に直接接続されている。導体層８５１は、入力端子７２に直接接続されている。第１の部分８２１Ａは、スルーホール列８１１を介して導体層８５１に接続されている。
【０１００】
また、共振器４は、インダクタ１１に対して並列に接続されたキャパシタ１４を有している。このキャパシタ１４は、底面７０Ｂに対して垂直に配置され入力端子７２に直接接続されたキャパシタ用導体層８７１と、このキャパシタ用導体層８７１に対向するように底面７０Ｂに対して垂直に配置されグランド端子７４に直接接続されたキャパシタ用導体層としての第１の部分８８１Ａとを含んでいる。従って、インダクタ１１とキャパシタ１４を有する共振器４は、入力端子７２とグランド端子７４にそれぞれ直接接続されている。
【０１０１】
共振器６は、出力端子７３とグランド端子７４とを接続するインダクタ１３を有している。このインダクタ１３は、底面７０Ｂに対して垂直に配置されたインダクタ用導体層として、第２の部分８２１Ｂと導体層８５２とを含んでいる。第２の部分８２１Ｂは、グランド端子７４に直接接続されている。導体層８５２は、出力端子７３に直接接続されている。第２の部分８２１Ｂは、スルーホール列８１３を介して導体層８５２に接続されている。
【０１０２】
また、共振器６は、インダクタ１３に対して並列に接続されたキャパシタ１６を有している。このキャパシタ１６は、底面７０Ｂに対して垂直に配置され出力端子７３に直接接続されたキャパシタ用導体層８７２と、このキャパシタ用導体層８７２に対向するように底面７０Ｂに対して垂直に配置されグランド端子７４に直接接続されたキャパシタ用導体層としての第２の部分８８１Ｂとを含んでいる。従って、インダクタ１３とキャパシタ１６を有する共振器６は、出力端子７３とグランド端子７４にそれぞれ直接接続されている。
【０１０３】
本実施の形態によれば、底面７０Ｂに配置された入力端子７２と、底面７０Ｂに対して垂直に配置された２つのインダクタ用導体層（第１の部分８２１Ａと導体層８５１）を含むインダクタ１１とを短い距離で接続することが可能になる。また、本実施の形態によれば、底面７０Ｂに配置された出力端子７３と、底面７０Ｂに対して垂直に配置された２つのインダクタ用導体層（第２の部分８２１Ｂと導体層８５２）を含むインダクタ１３とを短い距離で接続することが可能になる。その結果、本実施の形態によれば、入力端子７２と共振器４とを接続する信号経路に起因した浮遊インダクタンスおよび出力端子７３と共振器６とを接続する信号経路に起因した浮遊インダクタンスを小さくすることが可能になる。
【０１０４】
また、本実施の形態では、インダクタ１１は、インダクタ用導体層として、グランド端子７４に直接接続された導体層（第１の部分８２１Ａ）を含み、インダクタ１３は、インダクタ用導体層として、グランド端子７４に直接接続された導体層（第２の部分８２１Ｂ）を含んでいる。これにより、本実施の形態によれば、グランド端子７４に直接接続された各導体層とグランド端子７４の間で浮遊容量が発生しにくくなり、その結果、共振器４，６のそれぞれのＱを大きくすることが可能になる。
【０１０５】
また、本実施の形態では、インダクタ１１は、入力端子７２に直接接続された導体層８５１を含み、キャパシタ１４は、入力端子７２に直接接続された導体層８７１を含んでいる。これにより、本実施の形態によれば、入力端子７２とインダクタ１１が最短距離で接続されると共に、入力端子７２とキャパシタ１４が最短距離で接続される。また、本実施の形態では、インダクタ１３は、出力端子７３に直接接続された導体層８５２を含み、キャパシタ１６は、出力端子７３に直接接続された導体層８７２を含んでいる。これにより、本実施の形態によれば、出力端子７３とインダクタ１３が最短距離で接続されると共に、出力端子７３とキャパシタ１６が最短距離で接続される。そのため、本実施の形態によれば、入力端子７２と共振器４とを接続する信号経路に起因した浮遊インダクタンスおよび出力端子７３と共振器６とを接続する信号経路に起因した浮遊インダクタンスをより小さくすることが可能になる。
【０１０６】
また、本実施の形態では、キャパシタ１４における入力端子７２に直接接続された導体層８７１とは別に、インダクタ１１における入力端子７２に直接接続された導体層８５１が設けられ、キャパシタ１６における出力端子７３に直接接続された導体層８７２とは別に、インダクタ１３における出力端子７３に直接接続された導体層８５２が設けられている。そのため、本実施の形態によれば、キャパシタ１４のキャパシタンスに影響を与えることなく、インダクタ１１のインダクタンスを設定することが可能になると共に、キャパシタ１６のキャパシタンスに影響を与えることなく、インダクタ１３のインダクタンスを設定することが可能になる。
【０１０７】
また、本実施の形態では、インダクタ１１を構成する第１の部分８２１Ａ、インダクタ１２を構成するインダクタ用導体層８３１、およびインダクタ１３を構成する第２の部分８２１Ｂが、全て、グランド端子７４に直接接続されている。従って、本実施の形態では、インダクタ１１，１２，１３におけるグランド側の接続点とグランドとの間に浮遊インダクタンスが発生しない。これにより、本実施の形態によれば、バンドパスフィルタの通過帯域よりも高周波側における減衰量を大きくすることが可能になる。
【０１０８】
第１の実施の形態と同様に、本実施の形態に係る電子部品５１は、例えば、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計される。図１２は、本実施の形態に係る電子部品５１の通過・減衰特性の一例を示している。この例では、電子部品５１は、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計されている。図１２において、横軸は周波数、縦軸は減衰量である。
【０１０９】
次に、第１の実施の形態と第２の実施の形態との作用効果上の相違について説明する。まず、図１３および図１４を参照して、第１の実施の形態と第２の実施の形態のそれぞれにおける入力端子と共振器４との接続の態様について説明する。図１３は、第１の実施の形態における入力端子と共振器４との接続の態様を概念的に示す説明図である。図１４は、第２の実施の形態における入力端子と共振器４との接続の態様を概念的に示す説明図である。
【０１１０】
図１３に示したように、第１の実施の形態では、キャパシタ１４は、入力端子２２に接続されたキャパシタ用導体層Ｃ１１（導体層３５１，３７１）と、グランド端子２４に直接接続されたキャパシタ用導体層Ｃ１２（第１の部分３６１Ａ）とを有している。また、第１の実施の形態では、インダクタ１１は、グランド端子２４に直接接続されたインダクタ用導体層Ｌ１１（第１の部分３２１Ａ）と、このインダクタ用導体層Ｌ１１とキャパシタ用導体層Ｃ１１とを接続するスルーホール列Ｌ１２（スルーホール列３１１）とを有している。
【０１１１】
図１４に示したように、第２の実施の形態では、キャパシタ１４は、入力端子７２に接続されたキャパシタ用導体層Ｃ２１（導体層８７１）と、グランド端子７４に直接接続されたキャパシタ用導体層Ｃ２２（第１の部分８８１Ａ）とを有している。また、第２の実施の形態では、インダクタ１１は、グランド端子７４に直接接続されたインダクタ用導体層Ｌ２１（第１の部分８２１Ａ）と、入力端子７２に直接接続されたインダクタ用導体層Ｌ２３（導体層８５１）と、これらを接続するスルーホール列Ｌ２２（スルーホール列８１１）とを有している。
【０１１２】
図１５は、図１３に示した第１の実施の形態における入力端子と共振器４との接続の態様を表す回路図である。図１５において、記号“Ｌａ”は、キャパシタ用導体層Ｃ１１に起因する浮遊インダクタンスを表している。図１５に示したように、第１の実施の形態では、インダクタ用導体層Ｌ１１とスルーホール列Ｌ１２とを有するインダクタ１１とキャパシタ１４との接続点と、入力端子２２との間に、浮遊インダクタンスＬａが発生する。
【０１１３】
図１６は、図１４に示した第２の実施の形態における入力端子と共振器４との接続の態様を表す回路図である。図１６において、記号“Ｌａ”は、キャパシタ用導体層Ｃ２１に起因する浮遊インダクタンスを表している。図１６に示したように、第２の実施の形態では、キャパシタ１４と入力端子７２との間にはキャパシタ用導体層Ｃ２１に起因する浮遊インダクタンスＬａが発生するが、インダクタ用導体層Ｌ２１，Ｌ２３とスルーホール列Ｌ２２とを有するインダクタ１１と入力端子２２との間には、キャパシタ用導体層Ｃ２１に起因する浮遊インダクタンスＬａは発生しない。従って、第２の実施の形態では、浮遊インダクタンスＬａとは独立して、インダクタ用導体層Ｌ２３のインダクタンスを所望の値に設定することができる。これにより、第２の実施の形態では、第１の実施の形態に比べて、容易にインダクタ１１のインダクタンスを大きくすることができる。以下、このことを示す実験結果について説明する。
【０１１４】
実験では、図１３に示した第１の実施の形態における共振器４と、図１４に示した第２の実施の形態における共振器４について、それぞれ共振周波数ｆ０を求めた。なお、実験では、導体層Ｃ１１と導体層Ｃ２１の大きさを等しくし、導体層Ｃ１２と導体層Ｃ２２の大きさを等しくし、導体層Ｌ１１と導体層Ｌ２１の大きさを等しくした。また、実験では、導体層Ｃ１１と導体層Ｌ１１との間の距離と、導体層Ｃ２１と導体層Ｌ２１との間の距離を等しくした。以下、導体層Ｃ１１と導体層Ｌ１１との間の距離と、導体層Ｃ２１と導体層Ｌ２１との間の距離を、共にＬとする。また、実験では、距離Ｌを変えて、距離Ｌの変化に伴う共振周波数ｆ０の変化を調べた。下記の表１と、図１７および図１８に、実験の結果を示す。表１において、「ｆ０変化量」とは、Ｌが４８０μｍ以外の場合におけるｆ０とＬが４８０μｍの場合におけるｆ０との差である。また、「ｆ０変化率」とは、「ｆ０変化量」を、Ｌが４８０μｍの場合におけるｆ０で割った値を百分率で表したものである。実験におけるＬの変化は、スルーホール列Ｌ１２，Ｌ２２の長さの変化によるものである。図１７は、実験で求められた距離Ｌと共振周波数ｆ０との関係を示している。図１８は、実験で求められた距離Ｌとｆ０変化率との関係を示している。
【０１１５】
【表１】
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【０１１６】
表１および図１７に示されるように、第１の実施の形態と第２の実施の形態で距離Ｌが等しいときには、第１の実施の形態よりも第２の実施の形態の方が共振周波数ｆ０が低くなっている。これは、第１の実施の形態よりも第２の実施の形態の方が、インダクタ１１のインダクタンスが大きくなっていることを意味している。このことから、インダクタ１１において同じインダクタンスを実現するために必要なＬは、第１の実施の形態よりも第２の実施の形態の方が小さくなる。従って、第２の実施の形態によれば、第１の実施の形態に比べて、電子部品１の小型化が可能になる。
【０１１７】
また、表１および図１８に示されるように、第１の実施の形態と第２の実施の形態で距離Ｌが等しいときには、第１の実施の形態よりも第２の実施の形態の方がｆ０変化率が小さくなっている。このことから、積層体２０，７０の製造過程でスルーホール列Ｌ１２，Ｌ２２の長さにばらつきが生じ、その結果、Ｌにばらつきが生じる場合、第１の実施の形態よりも第２の実施の形態の方が、共振周波数ｆ０の変動を小さくすることができることが分かる。従って、第２の実施の形態によれば、第１の実施の形態に比べて、電子部品の特性の変動を抑制することが可能になる。
【０１１８】
なお、以上の入力端子と共振器４との接続の態様に関する第１の実施の形態と第２の実施の形態との相違についての説明は、出力端子と共振器６との接続の態様に関する第１の実施の形態と第２の実施の形態との相違についても当てはまる。第２の実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１１９】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る電子部品について説明する。始めに、図２３を参照して、本実施の形態に係る電子部品１０１の回路構成について説明する。本実施の形態に係る電子部品１０１は、バンドパスフィルタの機能を有している。図２３に示したように、電子部品１０１は、信号の入力のために用いられる入力端子１０２と、信号の出力のために用いられる出力端子１０３と、第１の共振器１０４と、第２の共振器１０５と、キャパシタ１１５とを備えている。
【０１２０】
共振器１０４は、インダクタ１１１とキャパシタ１１３とを有している。共振器１０５は、インダクタ１１２とキャパシタ１１４とを有している。共振器１０４，１０５は互いに誘導性結合する。また、インダクタ１１１，１１２も互いに誘導性結合する。図２３では、インダクタ１１１，１１２間の誘導性結合を、記号Ｍを付した曲線で表している。
【０１２１】
インダクタ１１１の一端とキャパシタ１１３，１１５の各一端は、入力端子１０２に接続されている。インダクタ１１１の他端とキャパシタ１１３の他端はグランドに接続されている。インダクタ１１２の一端、キャパシタ１１４の一端および出力端子１０３は、キャパシタ１１５の他端に接続されている。インダクタ１１２の他端とキャパシタ１１４の他端はグランドに接続されている。
【０１２２】
共振器１０４，１０５は、回路構成上、入力端子１０２と出力端子１０３との間に設けられ、バンドパスフィルタの機能を実現する。共振器１０４，１０５はいずれも、一端が開放され他端が短絡された１／４波長共振器である。入力端子１０２と出力端子１０３は、いずれも、本発明における信号端子に対応する。
【０１２３】
本実施の形態に係る電子部品１０１では、入力端子１０２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器１０４，１０５を用いて構成されたバンドパスフィルタを通過し、出力端子１０３から出力される。
【０１２４】
次に、図１９ないし図２２を参照して、電子部品１０１の構造の概略について説明する。図１９は、電子部品１０１の主要部分を示す斜視図である。図２０は、電子部品１０１および実装基板の上面を示す斜視図である。図２１は、図１９におけるＡ方向から見た電子部品１０１の主要部分を示す説明図である。図２２は、図１９におけるＢ方向から見た電子部品１０１の主要部分を示す説明図である。
【０１２５】
電子部品１０１は、電子部品１０１の構成要素を一体化するための積層体１２０を備えている。後で詳しく説明するが、積層体１２０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。
【０１２６】
積層体１２０は、外周部として上面１２０Ａと底面１２０Ｂと４つの側面１２０Ｃ〜１２０Ｆとを有する直方体形状をなしている。上面１２０Ａと底面１２０Ｂは平行であり、側面１２０Ｃ，１２０Ｄも平行であり、側面１２０Ｅ，１２０Ｆも平行である。側面１２０Ｃ〜１２０Ｆは、上面１２０Ａおよび底面１２０Ｂに対して垂直になっている。積層体１２０において、側面１２０Ｃ，１２０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図１９では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。
【０１２７】
電子部品１０１は、更に、積層体１２０の外周部に配置された第１のインダクタ用導体層１２１、第２のインダクタ用導体層１２２、導体層１２３，１２４およびグランド用導体層１２５を備えている。第１のインダクタ用導体層１２１は側面１２０Ｃ上に配置されている。第２のインダクタ用導体層１２２は側面１２０Ｄ上に配置されている。導体層１２３は側面１２０Ｅ上に配置されている。導体層１２４は側面１２０Ｆ上に配置されている。導体層１２５は底面１２０Ｂ上に配置されている。
【０１２８】
第１のインダクタ用導体層１２１は、第１の部分１２１Ａと、この第１の部分１２１Ａに連結された第２の部分１２１Ｂおよび第３の部分１２１Ｃを有している。第１の部分１２１Ａは、側面１２０Ｃと底面１２０Ｂとの間の稜線よりも側面１２０Ｃと上面１２０Ａとの間の稜線の方に近い位置に配置され、側面１２０Ｃと上面１２０Ａとの間の稜線に平行な方向に延びている。第１の部分１２１Ａの長手方向の一端部１２１Ａａは、側面１２０Ｃと側面１２０Ｅとの間の稜線の位置に配置され、第１の部分１２１Ａの長手方向の他端部１２１Ａｂは、側面１２０Ｃと側面１２０Ｆとの間の稜線の位置に配置されている。
【０１２９】
第２の部分１２１Ｂは、側面１２０Ｃと側面１２０Ｅとの間の稜線の近傍に配置され、第１の部分１２１Ａのうちの側面１２０Ｃと側面１２０Ｅとの間の稜線の近傍に配置された部分に連結されている。第２の部分１２１Ｂは、側面１２０Ｃと側面１２０Ｅとの間の稜線の位置に配置された端部１２１Ｂａと、側面１２０Ｃと底面１２０Ｂとの間の稜線の位置に配置された端部１２１Ｂｂとを有している。第２の部分１２１Ｂの端部１２１Ｂｂは、入力端子１０２を構成している。このように、入力端子１０２は、積層体１２０の外周部に配置されている。入力端子１０２は、本発明における信号端子に対応する。
【０１３０】
第３の部分１２１Ｃは、側面１２０Ｃと側面１２０Ｆとの間の稜線の近傍に配置され、第１の部分１２１Ａのうちの側面１２０Ｃと側面１２０Ｆとの間の稜線の近傍に配置された部分に連結されている。第３の部分１２１Ｃは、側面１２０Ｃと側面１２０Ｆとの間の稜線の位置に配置された端部１２１Ｃａと、側面１２０Ｃと底面１２０Ｂとの間の稜線の位置に配置された端部１２１Ｃｂとを有している。第３の部分１２１Ｃの端部１２１Ｃｂは、グランド端子１０６を構成している。このように、グランド端子１０６は、積層体１２０の外周部に配置されている。
【０１３１】
第２のインダクタ用導体層１２２は、第１の部分１２２Ａと、この第１の部分１２２Ａに連結された第２の部分１２２Ｂおよび第３の部分１２２Ｃを有している。第１の部分１２２Ａは、側面１２０Ｄと底面１２０Ｂとの間の稜線よりも側面１２０Ｄと上面１２０Ａとの間の稜線の方に近い位置に配置され、側面１２０Ｄと上面１２０Ａとの間の稜線に平行な方向に延びている。第１の部分１２２Ａの長手方向の一端部１２２Ａａは、側面１２０Ｄと側面１２０Ｆとの間の稜線の位置に配置され、第１の部分１２２Ａの長手方向の他端部１２２Ａｂは、側面１２０Ｄと側面１２０Ｅとの間の稜線の位置に配置されている。
【０１３２】
第２の部分１２２Ｂは、側面１２０Ｄと側面１２０Ｆとの間の稜線の近傍に配置され、第１の部分１２２Ａのうちの側面１２０Ｄと側面１２０Ｆとの間の稜線の近傍に配置された部分に連結されている。第２の部分１２２Ｂは、側面１２０Ｄと側面１２０Ｆとの間の稜線の位置に配置された端部１２２Ｂａと、側面１２０Ｄと底面１２０Ｂとの間の稜線の位置に配置された端部１２２Ｂｂとを有している。第２の部分１２２Ｂの端部１２２Ｂｂは、出力端子１０３を構成している。このように、出力端子１０３は、積層体１２０の外周部に配置されている。出力端子１０３は、本発明における信号端子に対応する。
【０１３３】
第３の部分１２２Ｃは、側面１２０Ｄと側面１２０Ｅとの間の稜線の近傍に配置され、第１の部分１２２Ａのうちの側面１２０Ｄと側面１２０Ｅとの間の稜線の近傍に配置された部分に連結されている。第３の部分１２２Ｃは、側面１２０Ｄと側面１２０Ｅとの間の稜線の位置に配置された端部１２２Ｃａと、側面１２０Ｄと底面１２０Ｂとの間の稜線の位置に配置された端部１２２Ｃｂとを有している。第３の部分１２２Ｃの端部１２２Ｃｂは、グランド端子１０７を構成している。このように、グランド端子１０７は、積層体１２０の外周部に配置されている。
【０１３４】
導体層１２３は、側面１２０Ｃと側面１２０Ｅとの間の稜線の位置において第１のインダクタ用導体層１２１に接続されている。導体層１２４は、側面１２０Ｄと側面１２０Ｆとの間の稜線の位置において第２のインダクタ用導体層１２２に接続されている。導体層１２５は、第１のインダクタ用導体層１２１の第３の部分１２１Ｃの端部１２１Ｃｂであるグランド端子１０６と、第２のインダクタ用導体層１２２の第３の部分１２２Ｃの端部１２２Ｃｂであるグランド端子１０７とを接続している。
【０１３５】
側面１２０Ｃに垂直な方向から見たときに、第１のインダクタ用導体層１２１の外縁の一部は、側面１２０Ｃの外縁の一部に重なっている。側面１２０Ｄに垂直な方向から見たときに、第２のインダクタ用導体層１２２の外縁の一部は、側面１２０Ｄの外縁の一部に重なっている。
【０１３６】
図２０に示したように、電子部品１０１が実装される実装基板１３０の上面には、入力用導体層１３１、出力用導体層１３２およびグランド用導体層１３３，１３４が形成されている。電子部品１０１は、入力端子１０２が入力用導体層１３１に接続され、出力端子１０３が出力用導体層１３２に接続され、グランド端子１０６がグランド用導体層１３３に接続され、グランド端子１０７がグランド用導体層１３４に接続されるように、実装基板１３０に実装される。
【０１３７】
積層体１２０の底面１２０Ｂ、導体層１２１における端部１２１Ｂｂ（入力端子１０２）および端部１２１Ｃｂ（グランド端子１０６）、導体層１２２における端部１２２Ｂｂ（出力端子１０３）および端部１２２Ｃｂ（グランド端子１０７）は、電子部品１０１が実装基板１３０に実装される際に実装基板１３０に対向する端子配置面を形成している。この端子配置面には、入力端子１０２、出力端子１０３およびグランド端子１０６，１０７が配置されている。
【０１３８】
次に、図２４を参照して、積層体１２０およびインダクタ用導体層１２１，１２２について詳しく説明する。図２４において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図２４において（ｅ）は、上から４層目の誘電体層およびその下のインダクタ用導体層１２２を、上から見た状態で表したものである。
【０１３９】
図２４（ａ）に示した１層目の誘電体層６１の上面には、第１のインダクタ用導体層１２１が形成されている。図２４（ｂ）に示した２層目の誘電体層６２の上面には、キャパシタ用導体層６２１が形成されている。この導体層６２１は導体層１２３に接続される。図２４（ｃ）に示した３層目の誘電体層６３の上面には、グランド用導体層６３１が形成されている。この導体層６３１はグランド用導体層１２５に接続される。図２４（ｄ）に示した４層目の誘電体層６４の上面には、キャパシタ用導体層６４１が形成されている。この導体層６４１は導体層１２４に接続される。図２４（ｅ）に示したように、４層目の誘電体層６４の下面には、第２のインダクタ用導体層１２２が形成されている。導体層６２１，６３１，６４１は、積層体１２０における内部導体層である。
【０１４０】
第１のインダクタ用導体層１２１は、入力端子１０２とグランド端子１０６とを接続するインダクタ１１１として機能する。第２のインダクタ用導体層１２２は、出力端子１０３とグランド端子１０７とを接続するインダクタ１１２として機能する。導体層６３１は、誘電体層６２を介してキャパシタ用導体層６２１に対向していると共に、誘電体層６３を介してキャパシタ用導体層６４１に対向している。導体層６２１，６３１および誘電体層６２は、図２３におけるキャパシタ１１３を構成する。導体層６４１，６３１および誘電体層６３は、図２３におけるキャパシタ１１４を構成する。導体層６２１，６４１および誘電体層６２，６３は、図２３におけるキャパシタ１１５を構成する。
【０１４１】
図２４に示した誘電体層６１〜６４および複数の導体層のうちインダクタ用導体層１２１，１２２を除いたものが積層されて、図１９および図２０に示した積層体１２０が形成される。図１９および図２０に示した導体層１２１〜１２５は、この積層体１２０の外周部に形成される。
【０１４２】
誘電体層６１〜６４の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体１２０としては、特に、誘電体層６１〜６４の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。低温同時焼成法を用いる場合には、積層体１２０は以下のようにして作製される。まず、後に誘電体層６２，６３，６４となる各セラミックグリーンシート上に、それぞれ、後に導体層６２１，６３１，６４１となる焼成前の導体層を形成する。次に、これら導体層が形成されたセラミックグリーンシートと、後に誘電体層６１となるセラミックグリーンシートとを積層し、セラミックと導体を低温同時焼成工程によって焼成して、積層体１２０を完成させる。
【０１４３】
積層体１２０の外周部に導体層１２１〜１２５を形成する方法としては、例えば、積層体１２０の外周部に、導体ペーストを印刷することによって、後に導体層１２１〜１２５となる焼成前の導体層を形成した後、この導体層を焼成して導体層１２１〜１２５を形成する方法がある。積層体１２０の外周部に導体層１２１〜１２５を形成する他の方法としては、例えば、スパッタ法等を用いて積層体１２０の外周部に金属の薄膜を形成する方法や、金属の薄膜を導電接着剤によって積層体１２０の外周部に接着する方法がある。
【０１４４】
なお、低温同時焼成法を用いて積層体１２０を作製する場合には、後に誘電体層６１となるセラミックグリーンシートの上面に、後にインダクタ用導体層１２１となる焼成前の導体層を形成しておくと共に、後に誘電体層６４となるセラミックグリーンシートの下面に、後にインダクタ用導体層１２２となる焼成前の導体層を形成しておき、これらインダクタ用導体層１２１，１２２となる焼成前の導体層を低温同時焼成工程によって焼成して、積層体２０と同時にインダクタ用導体層１２１，１２２を形成してもよい。ただし、この方法でインダクタ用導体層１２１，１２２を形成するよりも、前述のように、積層体１２０の完成後に積層体１２０の外周部にインダクタ用導体層１２１，１２２を形成する方が、容易に共振器１０４，１０５のＱを大きくすることが可能である。その理由は、積層体１２０の完成後に積層体１２０の外周部にインダクタ用導体層１２１，１２２を形成する方が、容易にインダクタ用導体層１２１，１２２の厚みを大きくすることができると共に、インダクタ用導体層１２１，１２２を構成する金属が誘電体層に拡散することを抑制することができるためである。
【０１４５】
以上説明したように、本実施の形態に係る電子部品１０１は、積層された複数の誘電体層６１〜６４を含む積層体１２０と、入力端子１０２と、出力端子１０３と、グランド端子１０６，１０７と、積層体１２０と一体化され、入力端子１０２に接続された共振器１０４と、積層体１２０と一体化され、出力端子１０３に接続された共振器１０５とを備えている。
【０１４６】
電子部品１０１は、実装基板１３０に実装される際に実装基板１３０に対向する端子配置面を有し、入力端子１０２、出力端子１０３およびグランド端子１０６，１０７は、この端子配置面に配置されている。
【０１４７】
共振器１０４は、入力端子１０２とグランド端子１０６とを接続するインダクタ１１１を有し、このインダクタ１１１は、端子配置面に対して垂直に配置されたインダクタ用導体層１２１を有している。インダクタ用導体層１２１は、積層体１２０の外周部に配置されている。また、インダクタ用導体層１２１は、入力端子１０２とグランド端子１０６とにそれぞれ直接接続されている。
【０１４８】
共振器１０５は、出力端子１０３とグランド端子１０７とを接続するインダクタ１１２を有し、このインダクタ１１２は、端子配置面に対して垂直に配置されたインダクタ用導体層１２２を有している。インダクタ用導体層１２２は、積層体１２０の外周部に配置されている。また、インダクタ用導体層１２２は、出力端子１０３とグランド端子１０７とにそれぞれ直接接続されている。
【０１４９】
本実施の形態によれば、入力端子１０２とインダクタ１１１が最短距離で接続されると共に、出力端子１０３とインダクタ１１２が最短距離で接続される。そのため、本実施の形態によれば、入力端子１０２と共振器１０４とを接続する信号経路に起因した浮遊インダクタンスおよび出力端子１０３と共振器１０５とを接続する信号経路に起因した浮遊インダクタンスを小さくすることが可能になる。
【０１５０】
また、本実施の形態によれば、インダクタ用導体層１２１がグランド端子１０６に直接接続され、インダクタ用導体層１２２がグランド端子１０７に直接接続されていることから、インダクタ用導体層１２１とグランド端子１０６の間、およびインダクタ用導体層１２２とグランド端子１０７の間で、それぞれ浮遊容量が発生しにくくなり、その結果、共振器１０４，１０５のそれぞれのＱを大きくすることが可能になる。また、本実施の形態によれば、インダクタ１１１，１１２におけるグランド側の接続点とグランドとの間に浮遊インダクタンスが発生しないことから、バンドパスフィルタの通過帯域よりも高周波側における減衰量を大きくすることが可能になる。
【０１５１】
また、本実施の形態では、インダクタ用導体層１２１，１２２が積層体１２０の外周部に配置されている。そのため、本実施の形態によれば、インダクタ用導体層１２１，１２２が積層体１２０の内部に配置されている場合に比べて、インダクタ用導体層１２１，１２２を大きくすることが可能であると共に、インダクタ用導体層１２１，１２２の各々とグランド（クランド用導体層６３１）との間の各距離を大きくすることが可能である。これにより、本実施の形態によれば、インダクタ１１１，１１２のＱを大きくすることが可能になり、その結果、共振器１０４，１０５のＱを大きくすることが可能になる。
【０１５２】
また、本実施の形態では、積層体１２０の側面１２０Ｃに垂直な方向から見たときに、側面１２０Ｃ上に配置されたインダクタ用導体層１２１の外縁の一部は、側面１２０Ｃの外縁の一部に重なっている。同様に、積層体１２０の側面１２０Ｄに垂直な方向から見たときに、側面１２０Ｄ上に配置されたインダクタ用導体層１２２の外縁の一部は、側面１２０Ｄの外縁の一部に重なっている。これにより、本実施の形態によれば、特に、インダクタ用導体層１２１，１２２を大きくして、共振器１０４，１０５のＱを大きくすることが可能になる。
【０１５３】
また、本実施の形態において、低温同時焼成法を用いて積層体１２０を作製する場合には、積層体１２０の完成後に積層体１２０の外周部にインダクタ用導体層１２１，１２２を形成することにより、積層体１２０と同時にインダクタ用導体層１２１，１２２を形成する場合に比べて、容易に共振器１０４，１０５のＱを大きくすることが可能になる。
【０１５４】
第１および第２の実施の形態と同様に、本実施の形態に係る電子部品１０１は、例えば、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計される。
【０１５５】
［第４の実施の形態］
次に、本発明の第４の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品１５１の回路構成は、第３の実施の形態に係る電子部品１０１と同じである。図２５は、電子部品１５１の主要部分を示す斜視図である。図２６は、電子部品１５１および実装基板の上面を示す斜視図である。図２７は、図２５におけるＡ方向から見た電子部品１５１の主要部分を示す説明図である。図２８は、図２５におけるＢ方向から見た電子部品１５１の主要部分を示す説明図である。
【０１５６】
電子部品１５１は、電子部品１５１の構成要素を一体化するための積層体１７０を備えている。後で詳しく説明するが、積層体１７０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された１つ以上の内部導体層とを含んでいる。
【０１５７】
積層体１７０は、外周部として上面１７０Ａと底面１７０Ｂと４つの側面１７０Ｃ〜１７０Ｆとを有する直方体形状をなしている。上面１７０Ａと底面１７０Ｂは平行であり、側面１７０Ｃ，１７０Ｄも平行であり、側面１７０Ｅ，１７０Ｆも平行である。側面１７０Ｃ〜１７０Ｆは、上面１７０Ａおよび底面１７０Ｂに対して垂直になっている。積層体１７０において、側面１７０Ｃ，１７０Ｄに垂直な方向が、複数の誘電体層の積層方向である。図２５では、複数の誘電体層の積層方向を、記号Ｔを付した矢印で示している。
【０１５８】
電子部品１５１は、更に、積層体１７０の外周部に配置された第１のインダクタ用導体層１７１、第２のインダクタ用導体層１７２およびグランド用導体層１７５を備えている。第１のインダクタ用導体層１７１は側面１７０Ｃ上に配置されている。第２のインダクタ用導体層１７２は側面１７０Ｄ上に配置されている。導体層１７５は底面１７０Ｂ上に配置されている。
【０１５９】
第１のインダクタ用導体層１７１は、第１の部分１７１Ａと、この第１の部分１７１Ａに連結された第２の部分１７１Ｂおよび第３の部分１７１Ｃを有している。第１の部分１７１Ａは、側面１７０Ｃと底面１７０Ｂとの間の稜線よりも側面１７０Ｃと上面１７０Ａとの間の稜線の方に近い位置に配置され、側面１７０Ｃと上面１７０Ａとの間の稜線に平行な方向に延びている。第１の部分１７１Ａの長手方向の一端部１７１Ａａは、側面１７０Ｃと側面１７０Ｅとの間の稜線の位置に配置され、第１の部分１７１Ａの長手方向の他端部１７１Ａｂは、側面１７０Ｃと側面１７０Ｆとの間の稜線の位置に配置されている。
【０１６０】
第２の部分１７１Ｂは、側面１７０Ｃと側面１７０Ｅとの間の稜線の近傍に配置され、第１の部分１７１Ａのうちの側面１７０Ｃと側面１７０Ｅとの間の稜線の近傍に配置された部分に連結されている。第２の部分１７１Ｂは、側面１７０Ｃと側面１７０Ｅとの間の稜線の位置に配置された端部１７１Ｂａと、側面１７０Ｃと底面１７０Ｂとの間の稜線の位置に配置された端部１７１Ｂｂとを有している。第２の部分１７１Ｂの端部１７１Ｂｂは、入力端子１０２を構成している。このように、入力端子１０２は、積層体１７０の外周部に配置されている。
【０１６１】
第３の部分１７１Ｃは、側面１７０Ｃと側面１７０Ｆとの間の稜線の近傍に配置され、第１の部分１７１Ａのうちの側面１７０Ｃと側面１７０Ｆとの間の稜線の近傍に配置された部分に連結されている。第３の部分１７１Ｃは、側面１７０Ｃと側面１７０Ｆとの間の稜線の位置に配置された端部１７１Ｃａと、側面１７０Ｃと底面１７０Ｂとの間の稜線の位置に配置された端部１７１Ｃｂとを有している。第３の部分１７１Ｃの端部１７１Ｃｂは、グランド端子１０６を構成している。このように、グランド端子１０６は、積層体１７０の外周部に配置されている。
【０１６２】
第２のインダクタ用導体層１７２は、第１の部分１７２Ａと、この第１の部分１７２Ａに連結された第２の部分１７２Ｂおよび第３の部分１７２Ｃを有している。第１の部分１７２Ａは、側面１７０Ｄと底面１７０Ｂとの間の稜線よりも側面１７０Ｄと上面１７０Ａとの間の稜線の方に近い位置に配置され、側面１７０Ｄと上面１７０Ａとの間の稜線に平行な方向に延びている。第１の部分１７２Ａの長手方向の一端部１７２Ａａは、側面１７０Ｄと側面１７０Ｅとの間の稜線の位置に配置され、第１の部分１７２Ａの長手方向の他端部１７２Ａｂは、側面１７０Ｄと側面１７０Ｆとの間の稜線の位置に配置されている。
【０１６３】
第２の部分１７２Ｂは、側面１７０Ｄと側面１７０Ｅとの間の稜線の近傍に配置され、第１の部分１７２Ａのうちの側面１７０Ｄと側面１７０Ｅとの間の稜線の近傍に配置された部分に連結されている。第２の部分１７２Ｂは、側面１７０Ｄと側面１７０Ｅとの間の稜線の位置に配置された端部１７２Ｂａと、側面１７０Ｄと底面１７０Ｂとの間の稜線の位置に配置された端部１７２Ｂｂとを有している。第２の部分１７２Ｂの端部１７２Ｂｂは、出力端子１０３を構成している。このように、出力端子１０３は、積層体１７０の外周部に配置されている。
【０１６４】
第３の部分１７２Ｃは、側面１７０Ｄと側面１７０Ｆとの間の稜線の近傍に配置され、第１の部分１７２Ａのうちの側面１７０Ｄと側面１７０Ｆとの間の稜線の近傍に配置された部分に連結されている。第３の部分１７２Ｃは、側面１７０Ｄと側面１７０Ｆとの間の稜線の位置に配置された端部１７２Ｃａと、側面１７０Ｄと底面１７０Ｂとの間の稜線の位置に配置された端部１７２Ｃｂとを有している。第３の部分１７２Ｃの端部１７２Ｃｂは、グランド端子１０７を構成している。このように、グランド端子１０７は、積層体１２０の外周部に配置されている。
【０１６５】
導体層１７５は、第１のインダクタ用導体層１７１の第３の部分１７１Ｃの端部１７１Ｃｂであるグランド端子１０６と、第２のインダクタ用導体層１７２の第３の部分１７２Ｃの端部１７２Ｃｂであるグランド端子１０７とを接続している。
【０１６６】
側面１７０Ｃに垂直な方向から見たときに、第１のインダクタ用導体層１７１の外縁の一部は、側面１７０Ｃの外縁の一部に重なっている。側面１７０Ｄに垂直な方向から見たときに、第２のインダクタ用導体層１７２の外縁の一部は、側面１７０Ｄの外縁の一部に重なっている。
【０１６７】
図２６に示したように、電子部品１５１が実装される実装基板１８０の上面には、入力用導体層１８１、出力用導体層１８２およびグランド用導体層１８３が形成されている。電子部品１５１は、入力端子１０２が入力用導体層１８１に接続され、出力端子１０３が出力用導体層１８２に接続され、グランド端子１０６，１０７がグランド用導体層１８３に接続されるように、実装基板１８０に実装される。
【０１６８】
積層体１７０の底面１７０Ｂ、導体層１７１における端部１７１Ｂｂ（入力端子１０２）および端部１７１Ｃｂ（グランド端子１０６）、導体層１７２における端部１７２Ｂｂ（出力端子１０３）および端部１７２Ｃｂ（グランド端子１０７）は、電子部品１５１が実装基板１８０に実装される際に実装基板１８０に対向する端子配置面を形成している。この端子配置面には、入力端子１０２、出力端子１０３およびグランド端子１０６，１０７が配置されている。
【０１６９】
次に、図２９を参照して、積層体１７０およびインダクタ用導体層１７１，１７２について詳しく説明する。図２９において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図２９において（ｅ）は、上から４層目の誘電体層およびその下のインダクタ用導体層１７２を、上から見た状態で表したものである。
【０１７０】
図２９（ａ）に示した１層目の誘電体層１９１の上面には、第１のインダクタ用導体層１７１が形成されている。また、誘電体層１９１には、第１の部分１７１Ａの端部１７１Ａａの近傍においてインダクタ用導体層１７１に接続されたスルーホール９１０が形成されている。図２９（ｂ）に示した２層目の誘電体層１９２の上面には、キャパシタ用導体層９２１が形成されている。この導体層９２１には、スルーホール９１０が接続されている。従って、導体層９２１は、スルーホール９１０を介してインダクタ用導体層１７１に接続されている。図２９（ｃ）に示した３層目の誘電体層１９３の上面には、グランド用導体層９３１が形成されている。この導体層９３１は導体層１７５に接続される。図２９（ｄ）に示した４層目の誘電体層１９４の上面には、キャパシタ用導体層９４１が形成されている。また、誘電体層１９４には、導体層９４１に接続されたスルーホール９４２が形成されている。図１３（ｅ）に示したように、４層目の誘電体層１９４の下面には、第２のインダクタ用導体層１７２が形成されている。このインダクタ用導体層１７２における第１の部分１７２Ａの端部１７２Ａａの近傍の部分には、スルーホール９４２が接続されている。従って、導体層９４１は、スルーホール９４２を介してインダクタ用導体層１７２に接続されている。導体層９２１，９３１，９４１は、積層体１７０における内部導体層である。
【０１７１】
第１のインダクタ用導体層１７１は、入力端子１０２とグランド端子１０６とを接続するインダクタ１１１として機能する。第２のインダクタ用導体層１７２は、出力端子１０３とグランド端子１０７とを接続するインダクタ１１２として機能する。グランド用導体層９３１は、誘電体層１９２を介してキャパシタ用導体層９２１に対向していると共に、誘電体層１９３を介してキャパシタ用導体層９４１に対向している。導体層９２１，９３１および誘電体層１９２は、図２３におけるキャパシタ１１３を構成する。導体層９４１，９３１および誘電体層１９３は、図２３におけるキャパシタ１１４を構成する。導体層９２１，９４１および誘電体層１９２，１９３は、図２３におけるキャパシタ１１５を構成する。
【０１７２】
図２９に示した誘電体層１９１〜１９４および複数の導体層のうちインダクタ用導体層１７１，１７２を除いたものが積層されて、図２５および図２６に示した積層体１７０が形成される。図２５および図２６に示した導体層１７１〜１７５は、この積層体１７０の外周部に形成される。
【０１７３】
誘電体層１９１〜１９４の材料の材料は、第３の実施の形態における誘電体層６１〜６４の材料と同様である。また、積層体１７０の作製方法は、第３の実施の形態における積層体１２０の作製方法と同様である。
【０１７４】
以上説明したように、本実施の形態に係る電子部品１５１は、積層された複数の誘電体層１９１〜１９４を含む積層体１７０と、入力端子１０２と、出力端子１０３と、グランド端子１０６，１０７と、積層体１７０と一体化され、入力端子１０２に接続された共振器１０４と、積層体１７０と一体化され、出力端子１０３に接続された共振器１０５とを備えている。
【０１７５】
電子部品１５１は、実装基板１８０に実装される際に実装基板１８０に対向する端子配置面を有し、入力端子１０２、出力端子１０３およびグランド端子１０６，１０７は、この端子配置面に配置されている。
【０１７６】
共振器１０４は、入力端子１０２とグランド端子１０６とを接続するインダクタ１１１を有し、このインダクタ１１１は、端子配置面に対して垂直に配置されたインダクタ用導体層１７１を有している。インダクタ用導体層１７１は、積層体１７０の外周部に配置されている。また、インダクタ用導体層１７１は、入力端子１０２とグランド端子１０６とにそれぞれ直接接続されている。
【０１７７】
共振器１０５は、出力端子１０３とグランド端子１０７とを接続するインダクタ１１２を有し、このインダクタ１１２は、端子配置面に対して垂直に配置されたインダクタ用導体層１７２を有している。インダクタ用導体層１７２は、積層体１７０の外周部に配置されている。また、インダクタ用導体層１７２は、出力端子１０３とグランド端子１０７とにそれぞれ直接接続されている。
【０１７８】
第１ないし第３の実施の形態と同様に、本実施の形態に係る電子部品１５１は、例えば、通過帯域がおよそ２．４〜２．５ＧＨｚのバンドパスフィルタとして機能するように設計される。本実施の形態におけるその他の構成、作用および効果は、第３の実施の形態と同様である。
【０１７９】
図３０は、本実施の形態における変形例の電子部品３０１の主要部分を示す斜視図である。この電子部品３０１では、インダクタ用導体層１７１，１７２が積層体１７０の内部に配置されている。すなわち、電子部品３０１では、インダクタ用導体層１７１と積層体１７０の側面１７０Ｃの間と、インダクタ用導体層１７２と積層体１７０の側面１７０Ｄの間に、それぞれ誘電体層が配置されている。なお、第３の実施の形態においても、図３０に示した変形例のように、インダクタ用導体層１２１，１２２を積層体１２０の内部に配置してもよい。
【０１８０】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、バンドパスフィルタに限らず、１以上の共振器を備えた電子部品全般に適用することができる。例えば、本発明に係る電子部品は、１つの共振器と、この共振器に接続され、信号の入力および出力のために用いられる端子とを備えたノッチフィルタであってもよい。また、本発明の電子部品は、必須の構成要素以外の回路要素を含んでいてよい。
【０１８１】
本発明の電子部品は、ブルートゥース規格の通信装置や無線ＬＡＮ用の通信装置において用いられるフィルタ、特にバンドパスフィルタとして有用である。
【図面の簡単な説明】
【０１８２】
【図１】本発明の第１の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図２】図１におけるＡ方向から見た電子部品の主要部分を示す説明図である。
【図３】本発明の第１の実施の形態に係る電子部品の回路構成を示す回路図である。
【図４】本発明の第１の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。
【図５】本発明の第１の実施の形態における積層体の５層目ないし８層目の誘電体層の上面を示す説明図である。
【図６】本発明の第１の実施の形態における積層体の９層目ないし１１層目の誘電体層の上面を示す説明図である。
【図７】本発明の第２の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図８】図７におけるＡ方向から見た電子部品の主要部分を示す説明図である。
【図９】本発明の第２の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。
【図１０】本発明の第２の実施の形態における積層体の５層目ないし８層目の誘電体層の上面を示す説明図である。
【図１１】本発明の第２の実施の形態における積層体の９層目ないし１１層目の誘電体層の上面を示す説明図である。
【図１２】本発明の第２の実施の形態に係る電子部品の通過・減衰特性を示す特性図である。
【図１３】本発明の第１の実施の形態における入力端子と共振器との接続の態様を概念的に示す説明図である。
【図１４】本発明の第２の実施の形態における入力端子と共振器との接続の態様を概念的に示す説明図である。
【図１５】図１３に示した入力端子と共振器との接続の態様を表す回路図である。
【図１６】図１４に示した入力端子と共振器との接続の態様を表す回路図である。
【図１７】第１の実施の形態と第２の実施の形態とを比較した実験の結果を示す特性図である。
【図１８】第１の実施の形態と第２の実施の形態とを比較した実験の結果を示す特性図である。
【図１９】本発明の第３の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図２０】本発明の第３の実施の形態に係る電子部品および実装基板の上面を示す斜視図である。
【図２１】図１９におけるＡ方向から見た電子部品の主要部分を示す説明図である。
【図２２】図１９におけるＢ方向から見た電子部品の主要部分を示す説明図である。
【図２３】本発明の第３の実施の形態に係る電子部品の回路構成を示す回路図である。
【図２４】本発明の第３の実施の形態における積層体と第１および第２のインダクタ用導体層を示す説明図である。
【図２５】本発明の第４の実施の形態に係る電子部品の主要部分を示す斜視図である。
【図２６】本発明の第４の実施の形態に係る電子部品および実装基板の上面を示す斜視図である。
【図２７】図２５におけるＡ方向から見た電子部品の主要部分を示す説明図である。
【図２８】図２５におけるＢ方向から見た電子部品の主要部分を示す説明図である。
【図２９】本発明の第４の実施の形態における積層体と第１および第２のインダクタ用導体層を示す説明図である。
【図３０】本発明の第４の実施の形態における変形例の電子部品の主要部分を示す斜視図である。
【符号の説明】
【０１８３】
１…電子部品、４，５，６…共振器、１１，１２，１３…インダクタ、１４〜１９…キャパシタ、２０…積層体、２０Ｂ…底面、２２…入力端子、２３…出力端子、２４…グランド端子、３２１…インダクタ用導体層、３２１Ａ…第１の部分、３２１Ｂ…第２の部分、３５１，３５２，３７１，３７２…キャパシタ用導体層。
【図１】
0005100476.tif 000003
【図２】
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【図３】
0005100476.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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