(57)【要約】【課題】遅延回路の遅延時間を短時間で計測する。【解決手段】遅延回路の遅延時間を測定する測定装置であって、遅延回路の出力を遅延回路の入力へと接続するループ接続部と、遅延回路およびループ接続部を含むループ回路内を循環するパルスをカウントするループカウント部と、ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数を、複数回累積してカウントする基準クロックカウント部と、を備える測定装置を提供する。【選択図】図３
2009293930.tif 000002
【特許請求の範囲】
【請求項１】
遅延回路の遅延時間を測定する測定装置であって、
前記遅延回路の出力を前記遅延回路の入力へと接続するループ接続部と、
前記遅延回路および前記ループ接続部を含むループ回路内を循環するパルスをカウントするループカウント部と、
前記ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数を、複数回累積してカウントする基準クロックカウント部と、
を備える測定装置。
【請求項２】
複数回のカウント動作の開始のそれぞれに先立って前記基準クロックカウント部へと供給される、カウント値の初期化を指示する初期化信号を、２回目以降のカウント動作の開始時においてはディセーブルする初期化禁止部を更に備える請求項１に記載の測定装置。
【請求項３】
遅延回路の遅延時間を測定する測定装置であって、
前記遅延回路の出力を前記遅延回路の入力へと接続して前記遅延回路を含むループ回路を形成するか、前記遅延回路を含まないループ回路を形成するかを選択するループ接続部と、
前記遅延回路を含むループ回路内を循環するパルス、並びに、前記遅延回路を含まないループ回路内を循環するパルスをカウントするループカウント部と、
前記遅延回路を含むループ回路並びに前記遅延回路を含まないループ回路のそれぞれについて、前記ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数をカウントする基準クロックカウント部と、
前記遅延回路を含まない前記ループ回路について前記基準クロックカウント部がカウントした前記基準クロックの数を格納するオフセット記憶部と、
前記遅延回路を含む前記ループ回路について前記基準クロックカウント部がカウントした基準クロックの数から前記オフセット記憶部に記憶された数を減じる減算部と、
を備える測定装置。
【請求項４】
前記基準クロックカウント部または前記減算部が出力する基準クロック数が、予め設定された目標範囲内か否かを判定する判定部を更に備える請求項３に記載の測定装置。
【請求項５】
前記遅延回路は、入力信号を与えられる遅延設定値に応じた遅延量だけ遅延させて出力する可変遅延回路であり、
前記基準クロックカウント部は、複数の前記遅延設定値のそれぞれについて、前記ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数を、カウントし、
前記複数の遅延設定値のそれぞれについて前記基準クロックカウント部および前記減算部の少なくとも一方が出力する基準クロック数を異なるアドレスに格納するメモリ部を更に備える請求項３から４のいずれかに記載の測定装置。
【請求項６】
前記遅延回路は、入力信号を与えられる遅延設定値に応じた遅延量だけ遅延させて出力する可変遅延回路であり、
前記基準クロックカウント部は、複数の前記遅延設定値のそれぞれについて、前記ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数を、カウントし、
当該測定装置は、
前記基準クロックカウント部または前記減算部が出力する基準クロック数が、予め設定された目標範囲内か否かを判定する判定部と、
前記基準クロックカウント部および前記減算部の少なくとも一方が出力する基準クロック数、および、当該遅延時間が前記目標範囲内か否かを示す判定結果を、前記複数の遅延設定値のそれぞれについて異なるアドレスに格納するメモリ部とを更に備える請求項３から４のいずれかに記載の測定装置。
【請求項７】
前記メモリ部は、
前記複数の遅延設定値のそれぞれに対応するアドレスの読出コマンドを受けると、当該遅延設定値に対応する基準クロック数および判定結果として当該アドレスに記憶されたデータを出力し、
前記複数の遅延設定値に対応する複数の判定結果の一括読出コマンドを受けると、前記複数の遅延設定値に対応する複数の判定結果を含むデータを出力する
請求項６に記載の測定装置。
【請求項８】
前記基準クロックカウント部または前記減算部が出力する基準クロック数に基づく前記遅延回路の遅延時間が、予め設定された基準範囲内か否かを判定する基準範囲判定部を更に備え、
前記基準クロックカウント部は、前記遅延回路の遅延時間が前記基準範囲外と判定された場合に、前記遅延回路の遅延時間が前記基準範囲内と判定された場合と比較して、カウント動作の回数を少なくする請求項３から７のいずれかに記載の測定装置。
【請求項９】
遅延回路の遅延時間を測定する測定装置であって、
前記遅延回路の出力を前記遅延回路の入力へと接続するループ接続部と、
基準クロックの数をカウントする基準クロックカウント部と、
前記基準クロックカウント部が予め定められた数の基準クロックをカウントする間における、前記遅延回路および前記ループ接続部を含むループ回路内を循環するパルスの数を、複数回累積してカウントするループカウント部と、
を備える測定装置。
【請求項１０】
被試験デバイスを試験する試験装置であって、
入力信号を与えられる遅延設定値に応じた遅延量だけ遅延させて出力する可変遅延回路と、
前記可変遅延回路の遅延時間を測定する測定装置とを備え、
前記測定装置は、
前記可変遅延回路の出力を前記可変遅延回路の入力へと接続するループ接続部と、
前記可変遅延回路および前記ループ接続部を含むループ回路内を循環するパルスをカウントするループカウント部と、
前記ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数を、複数回累積してカウントする基準クロックカウント部と、
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、測定装置および試験装置に関する。特に本発明は、遅延回路の遅延時間を測定する測定装置およびこの測定装置を備える試験装置に関する。
【背景技術】
【０００２】
半導体を試験する試験装置は、試験信号の変化点のタイミングを指定するタイミング信号を遅延回路により生成する。この遅延回路は、試験パターンによって指定された遅延設定値に応じて基準クロックを遅延してタイミング信号を生成する。
【０００３】
また、試験装置は、試験前において、遅延回路における遅延設定値毎の実際の遅延時間を測定する。そして、試験装置は、実際の遅延時間と遅延設定値との対応関係を示すテーブルを作成するリニアライズ処理を行う（例えば、特許文献１）。また、遅延回路の遅延時間は、電源電圧および周囲温度等に応じて変動する。従って、試験装置は、リニアライズ処理において、遅延時間の変動による影響を除去することを目的として、遅延回路の遅延時間を複数回測定し、複数の測定結果を平均化する。
【０００４】
【特許文献１】特開２００８−５３９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、試験装置は、このように遅延回路の遅延時間を複数回測定した場合、測定結果を複数回読み出さなければならなく、さらに、複数回の測定を終えた後に演算処理をしなければならなかった。この結果、このような試験装置は、測定時間が長期化する可能性があった。
【０００６】
そこで本発明は、上記の課題を解決することのできる測定装置および試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、遅延回路の遅延時間を測定する測定装置であって、遅延回路の出力を遅延回路の入力へと接続するループ接続部と、遅延回路およびループ接続部を含むループ回路内を循環するパルスをカウントするループカウント部と、ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数を、複数回累積してカウントする基準クロックカウント部と、を備える測定装置を提供する。
【０００８】
本発明の第２の形態においては、遅延回路の遅延時間を測定する測定装置であって、遅延回路の出力を遅延回路の入力へと接続して遅延回路を含むループ回路を形成するか、遅延回路を含まないループ回路を形成するかを選択するループ接続部と、遅延回路を含むループ回路内を循環するパルス、並びに、遅延回路を含まないループ回路内を循環するパルスをカウントするループカウント部と、遅延回路を含むループ回路並びに遅延回路を含まないループ回路のそれぞれについて、ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数をカウントする基準クロックカウント部と、遅延回路を含まないループ回路について基準クロックカウント部がカウントした基準クロックの数を格納するオフセット記憶部と、遅延回路を含むループ回路について基準クロックカウント部がカウントした基準クロックの数からオフセット記憶部に記憶された数を減じる減算部と、を備える測定装置を提供する。
【０００９】
本発明の第３の形態においては、遅延回路の遅延時間を測定する測定装置であって、遅延回路の出力を遅延回路の入力へと接続するループ接続部と、基準クロックの数をカウントする基準クロックカウント部と、基準クロックカウント部が予め定められた数の基準クロックをカウントする間における、遅延回路およびループ接続部を含むループ回路内を循環するパルスの数を、複数回累積してカウントするループカウント部と、を備える測定装置を提供する。
【００１０】
本発明の第４の形態においては、被試験デバイスを試験する試験装置であって、入力信号を与えられる遅延設定値に応じた遅延量だけ遅延させて出力する可変遅延回路と、可変遅延回路の遅延時間を測定する測定装置とを備え、測定装置は、可変遅延回路の出力を可変遅延回路の入力へと接続するループ接続部と、可変遅延回路およびループ接続部を含むループ回路内を循環するパルスをカウントするループカウント部と、ループカウント部が予め定められたパルス数をカウントする間における基準クロックの数を、複数回累積してカウントする基準クロックカウント部と、を有する試験装置を提供する。
【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本実施形態に係る試験装置１００の構成を被試験デバイス２００とともに示す。試験装置１００は、試験信号を被試験デバイス２００に与える。そして、試験装置１００は、期待値と、当該試験信号に応じて被試験デバイス２００から出力された応答信号とを比較することにより、被試験デバイス２００を試験する。
【００１４】
試験装置１００は、パターン発生部１２２と、タイミング発生器１２４と、波形成形部１２６と、ドライバ１２８と、レベルコンパレータ１３０と、タイミングコンパレータ１３２と、判定部１３４とを備える。パターン発生部１２２は、被試験デバイス２００に与える試験信号の波形を指定する試験パターン、および、試験信号を与えたことに応じて被試験デバイス２００から出力されるべき応答信号の論理値を指定する期待値パターンを発生する。また、パターン発生部１２２は、試験信号の波形変化（エッジ）のタイミングおよび応答信号と期待値との比較タイミングを表わすタイミング情報を発生する。
【００１５】
タイミング発生器１２４は、パターン発生部１２２から受け取ったタイミング情報に基づき、被試験デバイス２００との間で信号を授受するタイミングを指定するタイミング信号を発生する。タイミング発生器１２４は、一例として、試験信号の波形変化のタイミングを指定するタイミング信号および応答信号と期待値との比較タイミングを指定するタイミング信号を発生してよい。
【００１６】
波形成形部１２６は、タイミング発生器１２４から与えられたタイミング信号を基準として、試験パターンを成形した試験信号を生成する。波形成形部１２６は、一例として、試験パターンにより指定された波形であって、タイミング信号のタイミングにおいてレベルが変化する波形を有する試験信号を生成してよい。
【００１７】
ドライバ１２８は、波形成形部１２６により生成された試験信号を被試験デバイス２００に供給する。レベルコンパレータ１３０は、試験信号に応じて被試験デバイス２００から出力された応答信号を受け取り、受け取った応答信号のレベルに応じた論理値を表す論理値信号を出力する。
【００１８】
タイミングコンパレータ１３２は、レベルコンパレータ１３０が出力した論理値信号により表された論理値を、タイミング発生器１２４から与えられたタイミング信号のタイミングで取り込む。判定部１３４は、タイミングコンパレータ１３２が取り込んだ論理値と、パターン発生部１２２により発生された期待値パターンにより指定された期待値とを比較して、比較結果を出力する。判定部１３４は、一例として、タイミングコンパレータ１３２が取り込んだ論理値と期待値とが一致する場合には、パスを表わす比較結果を出力し、タイミングコンパレータ１３２が取り込んだ論理値と期待値とが一致しない場合には、フェイルを表わす比較結果を出力してよい。
【００１９】
図２は、本実施形態に係る試験装置１００に備えられる可変遅延回路３００およびリニアライズメモリ３１０、並びに、可変遅延回路３００の遅延時間を測定する測定装置１０を示す。試験装置１００は、１又は複数の可変遅延回路３００を備える。例えば、試験装置１００に備えられるタイミング発生器１２４は、タイミング信号を生成するための複数の可変遅延回路３００と、それぞれの可変遅延回路３００に対応する複数のリニアライズメモリ３１０とを有する。
【００２０】
可変遅延回路３００は、入力信号を与えられる遅延設定値に応じた遅延量だけ遅延させて出力する。リニアライズメモリ３１０は、タイミング情報に応じて指定される複数の遅延指定値と、可変遅延回路３００に与える遅延設定値とを対応付けたテーブルを記憶する。リニアライズメモリ３１０は、遅延指定値を受け取ると、受け取った遅延指定値に応じた遅延設定値を可変遅延回路３００に与える。
【００２１】
さらに、試験装置１００は、測定装置１０を備える。測定装置１０は、可変遅延回路３００の遅延時間を測定する。測定装置１０は、一例として、試験に先だって行われるキャリブレーション時において、可変遅延回路３００に与えるべき複数の遅延設定値毎に、可変遅延回路３００の実際の遅延時間を測定してよい。そして、測定装置１０は、例えば、各遅延設定値に対する可変遅延回路３００の実際の遅延時間の測定結果に応じて、リニアライズメモリ３１０に格納する
テーブルを生成する。また、測定装置１０は、試験装置１００に備えられる複数の可変遅延回路３００のそれぞれの遅延時間を、順次に切り換えて測定してよい。
【００２２】
図３は、本実施形態に係る測定装置１０の構成を、測定対象である可変遅延回路３００とともに示す。測定装置１０は、測定対象となる可変遅延回路３００に複数の遅延設定値を順次に与え、複数の遅延設定値のそれぞれについて、可変遅延回路３００の遅延時間を測定する。
【００２３】
測定装置１０は、設定部１６と、ループ接続部２０と、パルス入力部２２と、ループカウント部２４と、カウント動作検出部２６と、終了検出部２８と、基準クロックカウント部３０と、制御部３２と、初期化禁止部３４と、オフセット記憶部３６と、減算部３８と、選択部４０と、メモリ部４２とを備える。設定部１６は、測定対象である可変遅延回路３００に対して、遅延設定値を与える。
【００２４】
ループ接続部２０は、可変遅延回路３００の出力を可変遅延回路３００の入力へと接続してループ回路を形成する。さらに、ループ接続部２０は、可変遅延回路３００を含まないループ回路も形成する。ループ接続部２０は、可変遅延回路３００の出力を可変遅延回路３００の入力へと接続して可変遅延回路３００を含むループ回路を形成するか、可変遅延回路３００を含まないループ回路を形成するかを選択する。
【００２５】
可変遅延回路３００を含まないループ回路は、一例として、可変遅延回路３００の出力を可変遅延回路３００の入力へと接続したループ回路における可変遅延回路３００の部分をバイパスした回路であってよい。すなわち、可変遅延回路３００を含まないループ回路は、可変遅延回路３００の出力を可変遅延回路３００の入力へと接続したループ回路と、可変遅延回路３００を除く経路が共通化された回路であってよい。また、ループ接続部２０は、一例として、可変遅延回路３００を接続するか、可変遅延回路３００をバイパスする回路を接続するかをセレクタにより切り換えてよい。
【００２６】
パルス入力部２２は、外部からの指示に応じてループ接続部２０により形成されたループ回路にパルスを入力して、当該ループ回路内に１個のパルスを伝播させる。すなわち、パルス入力部２２は、ループ接続部２０により形成されたループ回路に、１個のパルスを循環させる。
【００２７】
パルス入力部２２は、一例として、パルス発生部４４と、ＯＲ回路４６とを含んでよい。パルス発生部４４は、外部からの指示に応じて１個のパルスを発生する。ＯＲ回路４６は、ループ接続部２０により形成されたループ回路の経路内に挿入され、当該ループ経路内を伝播する信号と、パルス発生部４４により発生されたパルスとをＯＲ演算して出力する。このようなパルス入力部２２は、当該ループ回路内に１個のパルスを入力することができる。
【００２８】
ループカウント部２４は、ループ接続部２０により形成されたループ回路内を循環するパルスの周回数をカウントする。ループカウント部２４は、一例として、ループ接続部２０により形成されたループ回路の一点から分岐した経路から、当該ループ回路内を伝播するパルスの一部を受け取り、受け取ったパルス数をカウントしてよい。
【００２９】
本実施形態においては、ループカウント部２４は、予め定められたパルス数である設定パルス数が外部から指定され、ループ回路から受け取ったパルスを設定パルス数分カウントする。ループカウント部２４は、一例として、カウント動作の開始指示が与えられると設定パルス数をカウント値として取り込み、ループ回路からパルスを受け取る毎にカウント値を１ずつ減少させてよい。そして、ループカウント部２４は、カウント値が０に達するとカウント動作を停止してよい。
【００３０】
さらに、ループカウント部２４は、ループ回路内を循環するパルスを設定パルス数分カウントするカウント動作を、複数回繰り返す。ループカウント部２４は、一例として、このようなカウント動作を、所定間隔毎に、複数回実行してよい。
【００３１】
カウント動作検出部２６は、ループカウント部２４がループ回路内を循環するパルスを設定パルス数分カウントするカウント動作をしている期間を検出する。カウント動作検出部２６は、一例として、ループカウント部２４がカウント動作をしている期間において有効を示し、ループカウント部２４がカウント動作をしていない期間において無効を示すイネーブル信号を出力してよい。カウント動作検出部２６は、一例として、ループカウント部２４が、設定パルス数をカウント値として取り込みループ回路からパルスを受け取る毎にカウント値を１ずつ減少させる動作をする場合、ループカウント部２４のカウント値が０以外の場合にループカウント部２４がカウント動作をしていると検出してよい。
【００３２】
終了検出部２８は、ループカウント部２４がループ回路内を循環するパルスを設定パルス数分カウントするカウント動作を、予め定められた回数分実行したか否かを判断する。終了検出部２８は、一例として、カウント動作検出部２６が出力したイネーブル信号が有効となった回数をカウントして、ループカウント部２４がカウント動作を予め定められた回数分実行したか否かを判断してよい。終了検出部２８は、一例として、ループカウント部２４がカウント動作を予め定められた回数分実行した場合に、終了フラグを出力してよい。
【００３３】
基準クロックカウント部３０は、ループカウント部２４がループ回路内を循環するパルスを予め設定パルス数分カウントするカウント動作をしている間において、周期が既知の基準クロックをカウントする。そして、基準クロックカウント部３０は、カウント結果である基準クロックの数を保持する。これにより、基準クロックカウント部３０は、ループカウント部２４がカウント動作をしている時間を表わす値を保持することができる。基準クロックカウント部３０は、一例として、外部から基準クロックを受け取る毎に、保持している基準クロックの数を１ずつ増加してよい。また、基準クロックカウント部３０は、一例として、カウント動作検出部２６が出力したイネーブル信号が有効を示す期間において、基準クロックをカウントし、当該イネーブル信号が無効を示す期間においてカウントを停止してよい。
【００３４】
さらに、基準クロックカウント部３０は、ループカウント部２４がカウント動作を実行する毎に得られる基準クロックの数を累積する。すなわち、基準クロックカウント部３０は、ループカウント部２４が予め定められた設定パルス数をカウントする間における基準クロックの数を、複数回累積してカウントする。基準クロックカウント部３０は、一例として、ループカウント部２４による１回目のカウント動作の開始時において、基準クロックの数を例えば０に初期化し、ループカウント部２４による２回目以降のカウント動作の開始時において前回のカウント動作の終了時の基準クロックの数からカウント動作を開始してよい。基準クロックカウント部３０は、一例として、外部から初期化信号が与えられたことに応じて、保持している基準クロックの数を例えば０に初期化してよい。
【００３５】
制御部３２は、当該測定装置１０の動作を制御する。制御部３２は、測定動作の開始時において、一例として、ループ回路にパルスを入力させる指示をパルス入力部２２に与えてよい。また、制御部３２は、一例として、カウント動作の開始指示を複数回ループカウント部２４に供給して、ループカウント部２４に複数回のカウント動作をさせてよい。
【００３６】
また、制御部３２は、一例として、ループカウント部２４による複数回のカウント動作の開始のそれぞれに先立って、カウント値の初期化を指示する初期化信号を基準クロックカウント部３０へ供給してよい。また、制御部３２は、一例として、ループカウント部２４による２回目以降のカウント動作の開始時のそれぞれにおいて、基準クロックカウント部３０によりカウントされた基準クロックの数の初期化を禁止する初期化禁止信号を発生してもよい。
【００３７】
初期化禁止部３４は、ループカウント部２４による複数回のカウント動作の開始のそれぞれに先立って基準クロックカウント部３０へと供給される、カウント値の初期化を指示する初期化信号を、ループカウント部２４による２回目以降のカウント動作の開始時においてはディセーブルする。すなわち、初期化禁止部３４は、ループカウント部２４による１回目のカウント動作の開始時においては、初期化信号を基準クロックカウント部３０に供給し、ループカウント部２４による２回目以降のカウント動作の開始時においては、初期化信号の基準クロックカウント部３０への供給を禁止する。これにより、初期化禁止部３４は、基準クロックカウント部３０に、ループカウント部２４により複数回実行されるカウント動作毎の基準クロックの数を累積して保持させることができる。
【００３８】
初期化禁止部３４は、一例として、ＡＮＤ回路４８を含んでよい。ＡＮＤ回路４８は、カウント値の初期化を指示する場合に有効を示し、カウント値の初期化を指示しない場合には無効を示す初期化信号を制御部３２から受け取る。また、ＡＮＤ回路４８は、ループカウント部２４による１回目以降のカウント動作の開始時において無効を示し、ループカウント部２４による２回目以降のカウント動作の開始時において有効を示す初期化禁止信号を受け取る。そして、ＡＮＤ回路４８は、初期化信号と、初期化禁止信号の反転信号とをＡＮＤ演算した結果を、基準クロックカウント部３０に与える。これにより、ＡＮＤ回路４８は、基準クロックカウント部３０に与えられる初期化信号を、ループカウント部２４により２回目以降のカウント動作の開始時においてディセーブルすることができる。
【００３９】
オフセット記憶部３６は、可変遅延回路３００を含まないループ回路について基準クロックカウント部３０がカウントした基準クロックの数を格納する。減算部３８は、可変遅延回路３００を含むループ回路について基準クロックカウント部３０がカウントした基準クロックの数からオフセット記憶部３６に記憶された数を減じる。選択部４０は、基準クロックカウント部３０または減算部３８が出力した基準クロック数を選択して出力する。
【００４０】
メモリ部４２は、測定対象の可変遅延回路３００に与える複数の遅延設定値のそれぞれについて、基準クロックカウント部３０および減算部３８の少なくとも一方が出力する基準クロック数を異なるアドレスに格納する。メモリ部４２は、一例として、遅延設定値に応じたメモリ部４２上のアドレスに、当該遅延設定値を基準クロックカウント部３０に与えて測定された、基準クロックカウント部３０および減算部３８の少なくとも一方が出力する、累積した基準クロック数を格納する。
【００４１】
図４は、測定装置１０の処理フローを示す。測定装置１０は、試験装置１００のキャリブレーション時において、当該試験装置１００に備えられる複数の可変遅延回路３００のそれぞれに対して、以下のステップＳ１１からステップＳ１９の処理を実行する。
【００４２】
まず、ループ接続部２０は、可変遅延回路３００を含まないループ回路を形成する（ステップＳ１１）。続いて、測定装置１０は、可変遅延回路３００を含まないループ回路を循環するパルスを設定パルス数分カウントする間における基準クロックの数を、基準クロックカウント部３０に所定回累積してカウントさせる、測定処理を実行する（ステップＳ１２）。なお、ステップＳ１２における測定処理については、図５において詳細を説明する。続いて、制御部３２は、可変遅延回路３００を含まないループ回路を循環するパルスを設定パルス数分カウントする間における基準クロックの数を所定回累積した結果を、基準クロックカウント部３０から取得して、オフセット記憶部３６に書き込む（ステップＳ１３）。
【００４３】
続いて、ループ接続部２０は、測定対象の可変遅延回路３００の出力を可変遅延回路３００の入力へと接続して、可変遅延回路３００およびループ接続部２０を含むループ回路を形成する（ステップＳ１４）。続いて、測定装置１０は、測定対象の可変遅延回路３００に与えられる複数の遅延設定値のそれぞれについて、ステップＳ１６からステップＳ１８の処理を実行する（ステップＳ１５、ステップＳ１９）。
【００４４】
まず、設定部１６は、測定対象の可変遅延回路３００に対して遅延設定値を与える（ステップＳ１６）。これにより、可変遅延回路３００は、遅延設定値に応じた遅延量で入力した信号を遅延して出力する。
【００４５】
続いて、制御部３２は、可変遅延回路３００およびループ接続部２０を含むループ回路を循環するパルスを設定パルス数分カウントする間における基準クロックの数を、所定回累積してカウントさせる、測定処理を実行する（ステップＳ１７）。なお、ステップＳ１７における測定処理については、図５において詳細を説明する。
【００４６】
続いて、制御部３２は、可変遅延回路３００およびループ接続部２０を含むループ回路を循環するパルスを設定パルス数分カウントする間における基準クロックの数を所定回累積した結果を、遅延設定値に応じて特定されるメモリ部４２上のアドレスに記憶させる（ステップＳ１８）。これに代えて、または、これに加えて、制御部３２は、可変遅延回路３００およびループ接続部２０を含むループ回路を循環するパルスを設定パルス数分カウントする間における基準クロックの数を所定回累積した結果から、オフセット記憶部３６に格納された基準クロックの数を減算した結果を、メモリ部４２に記憶させてもよい。これにより、制御部３２は、可変遅延回路３００およびループ接続部２０を含むループ回路の遅延時間から、ループ接続部２０による遅延時間を除いた遅延時間、すなわち、可変遅延回路３００のみの遅延時間に応じた基準クロックの数を、メモリ部４２に記憶させることができる。
【００４７】
そして、複数の遅延設定値のそれぞれについてステップＳ１６からステップＳ１８の処理を終えると、測定装置１０は、処理を終了する。以上の測定装置１０による可変遅延回路３００の遅延設定値毎の遅延時間の測定が完了すると、試験装置１００は、メモリ部４２に格納された測定結果を読み出して、リニアライズメモリ３１０に格納するテーブルを生成する。
【００４８】
図５は、図４のステップＳ１２およびステップＳ１７の詳細なフローを示す。制御部３２は、図４のステップＳ１２およびステップＳ１７において、以下のステップＳ３２からステップＳ３８の処理を予め定められた回数繰り返す（ステップＳ３１、ステップＳ３９）。なお、予め定められた回数は、複数回である。
【００４９】
まず、パルス入力部２２は、ループ接続部２０により形成されたループ回路内に１個のパルスを入力する（ステップＳ３２）。この結果、ループ回路内に、当該ループ回路の遅延時間の周期で、パルスが循環する。
【００５０】
続いて、制御部３２は、ステップＳ３２からステップＳ３８の繰返し処理が、１回目であるか２回目以降であるかを判断する（ステップＳ３３）。続いて、制御部３２は、繰返し処理が１回目である場合（ステップＳ３３のＹｅｓ）、基準クロックカウント部３０に保持されている基準クロックの数を初期化する（ステップＳ３４）。制御部３２は、一例として、基準クロックカウント部３０に初期化信号を与えて、基準クロックカウント部３０に保持されている基準クロックの数を０に初期化してよい。
【００５１】
制御部３２は、ステップＳ３２からステップＳ３８の繰返し処理が２回目以降である場合（ステップＳ３３のＮｏ）、基準クロックカウント部３０に保持されている基準クロックの数を初期化せずに（即ち、基準クロックカウント部３０に保持されている基準クロックの数をそのままの状態として）、次のステップＳ３５に処理を進める。制御部３２は、一例として、初期化を禁止させる初期化禁止信号を初期化禁止部３４に与えて、初期化禁止部３４に初期化信号をディセーブルさせてよい。これにより、初期化禁止部３４は、繰返し処理が２回目以降において、基準クロックカウント部３０の基準クロックの数の初期化を禁止することができる。
【００５２】
続いて、ループカウント部２４は、ループ接続部２０により形成されたループ回路を循環するパルスの数のカウントを開始する（ステップＳ３５）。ループカウント部２４は、一例として、制御部３２から与えられた開始信号を受け取ったことに応じて予め定められた設定パルス数をカウント値として取り込み、ループ回路を循環するパルスを受け取る毎に取り込んだカウント値を１ずつ減少させてよい。
【００５３】
さらに、ループカウント部２４がループ回路を循環するパルス数をカウントしている間において、基準クロックカウント部３０は、基準クロックの数をカウントする。さらに、基準クロックカウント部３０は、ステップＳ３２からステップＳ３８の繰返し処理が１回目の場合には、初期値（例えば、０）からカウント値を１ずつ増加させる。また、基準クロックカウント部３０は、繰返し処理が２回目以降の場合には、前回の繰返し処理の終了時におけるカウント値からカウント値を１ずつ増加させる。
【００５４】
続いて、ループカウント部２４は、ループ接続部２０により形成されたループ回路を循環するパルスの数のカウント値が、設定パルス数に達したか否かを判断し（ステップＳ３６）、ループ回路を循環するパルスの数のカウント値が設定パルス数に達するとカウントを停止する（ステップＳ３７）。ループカウント部２４は、一例として、設定パルス数をカウント値として取り込み、ループ回路からパルスを受け取る毎にカウント値を１ずつ減少させる場合であれば、カウント値が０となったことに応じてカウントを停止してよい。
【００５５】
さらに、基準クロックカウント部３０は、ループカウント部２４によるループ回路を循環するパルス数のカウントが終了したことに応じて、基準クロックの数のカウントを停止する。基準クロックカウント部３０は、一例として、ループカウント部２４がループ回路からパルスを受け取る毎にカウント値を１ずつ減少させる場合であれば、カウント値が０となったことに応じて、基準クロックの数のカウントを停止してよい。
【００５６】
続いて、制御部３２は、処理を所定時間待機させる（ステップＳ３８）。続いて、制御部３２は、ステップＳ３２からステップＳ３８の処理を予め定められた回数実行したか否かを判断する（ステップＳ３９）。ステップＳ３２からステップＳ３８の処理を予め定められた回数実行していない場合には、処理をステップＳ３２に戻し、ステップＳ３２からステップＳ３８の処理を予め定められた回数実行した場合には、処理をステップＳ４０に進める。
【００５７】
続いて、制御部３２は、基準クロックカウント部３０がカウントした基準クロックの数を、測定結果として出力する（ステップＳ４０）。なお、ステップＳ１２の処理を実行する場合には、制御部３２は、基準クロックカウント部３０がカウントした基準クロックの数をオフセット記憶部３６に出力してよい。また、ステップＳ１７の処理を実行する場合には、制御部３２は、基準クロックカウント部３０がカウントした基準クロックの数をメモリ部４２に転送してもよいし、基準クロックカウント部３０がカウントした基準クロックの数からオフセット記憶部３６に格納された基準クロックの数を減算した結果をメモリ部４２に転送してもよい。
【００５８】
図６は、ループ接続部２０により形成されたループ回路の遅延時間の変動の一例、基準クロックのカウント数の一例、および、初期化禁止信号の一例を示す。基準クロックカウント部３０は、ループ接続部２０により形成されたループ回路を循環するパルス数を設定パルス数分カウントしている期間において、基準クロックの数をカウントする。
【００５９】
ここで、当該期間における基準クロックカウント部３０によりカウントされた基準クロックの数は、ループ接続部２０により形成されたループ回路の遅延時間に比例した値（即ち、ループ回路の遅延時間に設定パルス数を乗じた時間を基準クロックの周期で除した値）を表わす。また、基準クロックの周期は、既知である。
【００６０】
従って、測定装置１０によれば、当該期間における基準クロックカウント部３０によりカウントされた基準クロックの数に基準クロックの周期を乗じた値を、設定パルス数で除した値を算出することにより、ループ接続部２０により形成されたループ回路の遅延時間を算出することができる。さらに、測定装置１０は、可変遅延回路３００を含むループ回路の遅延時間から、可変遅延回路３００を含まないループ回路の遅延時間を減じることにより、可変遅延回路３００のみの遅延時間を算出することができる。
【００６１】
また、ループ接続部２０により形成されたループ回路の遅延時間は、図６の（Ａ）に示されるように、例えば電源電圧および周囲温度に応じて変化する。ここで、ループカウント部２４は、図６の（Ｂ）に示されるように、ループ回路を循環するパルス数を設定パルス数分カウントするカウント処理を、所定間隔毎に複数回実行する。そして、基準クロックカウント部３０は、ループカウント部２４による複数のカウント処理のそれぞれの期間において、基準クロックの数をカウントする。これにより、ループ回路の遅延時間の変動の影響を平均化することができる。従って、測定装置１０によれば、ループ接続部２０により形成されたループ回路の遅延時間を、ループ回路の遅延時間の変動の影響に関わらず精度良く計測することができる。
【００６２】
さらに、基準クロックカウント部３０は、図６の（Ｃ）に示されるように、ループカウント部２４による複数のカウント処理の各期間における基準クロックの数を累積し、ループカウント部２４による最後のカウント処理の後に、基準クロックの数を読み出して、外部に出力する。基準クロックカウント部３０は、例えば、図６の（Ｄ）に示されるように、ループカウント部２４による１回目のカウント処理に先立って、基準クロックの数が初期化され、ループカウント部２４による２回目以降のカウント処理においては、初期化禁止信号が与えられて、基準クロックの数の初期化が禁止される。従って、測定装置１０によれば、ループカウント部２４による複数のカウント処理のそれぞれ毎に基準クロックの数を読み出さなくてよい。これにより、測定装置１０によれば、ループ接続部２０により形成されたループ回路の遅延時間を、短時間で計測することができる。
【００６３】
図７は、本実施形態に係る第１変形例に係る測定装置１０の構成を可変遅延回路３００とともに示す。なお、本変形例に係る測定装置１０は、図３に示した測定装置１０と略同一の機能および構成を取るので、図３に示した部材と略同一の構成および機能を有する部材については図中に同一の符号を付けて、以下相違点を除き説明を省略する。
【００６４】
測定装置１０は、判定部５０を更に備えてよい。判定部５０は、基準クロックカウント部３０または減算部３８が出力する基準クロック数が、予め設定された目標範囲内か否かを判定する。また、本変形例において、メモリ部４２は、基準クロックカウント部３０および減算部３８の少なくとも一方が出力する基準クロック数、および、当該遅延時間が目標範囲内か否かを示す判定結果を、複数の遅延設定値のそれぞれについて異なるアドレスに格納する。
【００６５】
例えばリニアライズメモリ３１０に格納するテーブルを作成する場合、遅延設定値毎の実際の遅延時間の測定結果の中から、実際の遅延時間が遅延指定値により指定される遅延時間により近い遅延設定値を探し出し、遅延指定値と遅延設定値とを対応付けする処理がされる。従って、遅延指定値に応じた基準クロックの数の目標範囲を、判定部５０に予め設定しておくことにより、本変形例に係る測定装置１０は、遅延指定値により指定される遅延時間分信号を遅延させることができる遅延設定値か否かを判定することができる。
【００６６】
図８は、本変形例に係る判定部５０の構成の一例を示す。判定部５０は、一例として、上限比較部５２と、下限比較部５４とを有してよい。
【００６７】
上限比較部５２は、基準クロックカウント部３０または減算部３８が出力する基準クロックの数と、予め設定された目標範囲の上限を表わす上限目標値とを比較して、比較結果を表す上限比較結果（例えば図８のＨＦＡＩＬ）を出力する。上限比較部５２は、一例として、基準クロックカウント部３０または減算部３８が出力する基準クロックの数が、上限目標値より大きいか否かを表わす上限比較結果を出力してよい。
【００６８】
下限比較部５４は、基準クロックカウント部３０または減算部３８が出力する基準クロックの数と、予め設定された目標範囲の下限を表わす下限目標値とを比較して、比較結果を表す下限比較結果（例えば図８のＬＦＡＩＬ）を出力する。上限比較部５２は、一例として、基準クロックカウント部３０または減算部３８が出力する基準クロックの数が、下限目標値より小さいか否かを表わす下限比較結果を出力してよい。このような判定部５０は、基準クロックカウント部３０または減算部３８が出力する基準クロック数が、予め設定された目標範囲内か否かを判定することができる。
【００６９】
図９は、メモリ部４２の構成の一例を示す。メモリ部４２は、一例として、アドレスカウンタ６２と、メモリ回路６４とを有してよい。
【００７０】
アドレスカウンタ６２は、終了検出部２８が終了フラグを出力する毎に、アドレスカウンタ６２のアドレスを変更する。すなわち、アドレスカウンタ６２は、ループカウント部２４がパルスを設定パルス数分カウントするカウント動作を、予め定められた回数分実行したことに応じて、アドレスカウンタ６２のアドレスを変更する。アドレスカウンタ６２は、一例として、終了検出部２８が終了フラグを出力する毎に、アドレスを１ずつ増加させてよい。
【００７１】
メモリ回路６４は、基準クロックカウント部３０および減算部３８の少なくとも一方が出力する基準クロック数、判定部５０が出力する上限判定結果（例えば、図９のＨＦＡＩＬ）および下限判定結果（例えば、図９のＬＦＡＩＬ）を、書込データとして受け取る。メモリ回路６４は、終了検出部２８が終了フラグを出力したタイミングにおいて、アドレスカウンタ６２により指定されたアドレスに、基準クロック数および判定部５０が出力する判定結果を記憶する。このようなメモリ部４２は、基準クロックカウント部３０および減算部３８の少なくとも一方が出力する基準クロック数、および、判定部５０が出力した判定結果を、複数の遅延設定値のそれぞれについて異なるアドレスに記憶することができる。
【００７２】
図１０は、図９のメモリ回路６４に書き込まれたデータの一例を示す。メモリ回路６４は、一例として、各アドレス（例えば、図１０のアドレス０〜３１）に、２０ビットのデータを記憶してよい。
【００７３】
メモリ回路６４は、一例として、２０ビットのデータにおける２０ビット目（図１０の［１９］のビット）に、ＨＦＡＩＬフラグを記憶してよい。ＨＦＡＩＬフラグは、一例として、基準クロックカウント部３０または減算部３８が出力する基準クロックの数が上限目標値より大きい場合に１、上限目標値以下の場合に０を表わす。
【００７４】
また、メモリ回路６４は、一例として、２０ビットのデータにおける１９ビット目（図１０の［１８］のビット）に、ＬＦＡＩＬフラグを記憶してよい。ＬＦＡＩＬフラグは、一例として、基準クロックカウント部３０または減算部３８が出力する基準クロックの数が下限目標値より小さい場合に１、上限目標値以上の場合に０を表わす。
【００７５】
また、メモリ回路６４は、２０ビットのデータにおける１ビット目から１８ビット目（図１０の［１７：０］のビット）に、基準クロックカウント部３０または減算部３８が出力する基準クロックの数を記憶してよい。このような構成のメモリ回路６４は、可変遅延回路３００の遅延設定値毎に、判定部５０が出力した判定結果と基準クロックの数とを対応して記憶することができる。
【００７６】
図１１は、図９のメモリ回路６４の構成の一例を示す。メモリ回路６４は、一例として、命令デコーダ７０と、メモリセル７２と、アドレスデコーダ７４と、書込読出ゲート７６と、ＨＦＡＩＬ一括読出ゲート８０と、ＬＦＡＩＬ一括読出ゲート８２と、出力部８４とを含んでよい。
【００７７】
命令デコーダ７０は、複数の遅延設定値のそれぞれに対応するアドレスへデータを書き込む書込コマンドを受け取ったことに応じて、当該書込コマンドに示されたアドレスをアドレスデコーダ７４へ供給するとともにライトイネーブル信号を出力する。また、命令デコーダ７０は、複数の遅延設定値のそれぞれに対応するアドレスからデータを読み出す読出コマンドを受け取ったことに応じて、当該読出コマンドに示されたアドレスをアドレスデコーダ７４へ供給するとともにリードイネーブル信号を出力する。
【００７８】
また、命令デコーダ７０は、複数の遅延設定値に対応する複数の上限判定結果の一括読出コマンドを受けとったことに応じて、ＨＦＡＩＬリードイネーブル信号を出力する。また、命令デコーダ７０は、複数の遅延設定値に対応する複数の下限判定結果の一括読出コマンドを受けとったことに応じて、ＬＦＡＩＬリードイネーブル信号を出力する。
【００７９】
メモリセル７２は、ビット単位でデータを記憶する複数のセルを含む。アドレスデコーダ７４は、命令デコーダ７０から受け取ったアドレスに基づき、書き込みまたは読み出し対象となるセルを指定する。
【００８０】
書込読出ゲート７６（７６−１、７６−２）は、ライトイネーブル信号が出力されたことに応じて、アドレスデコーダ７４により指定されたセルに、外部から与えられたデータ（即ち、基準クロック数、下限判定結果および上限判定結果）を記憶させる。また、書込読出ゲート７６は、リードイネーブル信号が出力されたことに応じて、アドレスデコーダ７４により指定されたセルに記憶されたデータを、読み出すべき遅延設定値に対応する基準クロック数、下限判定結果および上限判定結果として出力する。
【００８１】
ＨＦＡＩＬ一括読出ゲート８０は、ＨＦＡＩＬイネーブル信号が出力されたことに応じて、複数の遅延設定値に対応する複数の上限判定結果が記憶された複数のセルからデータを一括して読み出して、複数の上限判定結果を含むデータとして出力する。ＨＦＡＩＬ一括読出ゲート８０は、一例として、ＨＦＡＩＬイネーブル信号が出力されたことに応じて、メモリセル７２内の各アドレスの第２０ビット目のセルから一括してデータを読み出して出力してよい。
【００８２】
ＬＦＡＩＬ一括読出ゲート８２は、ＬＦＡＩＬイネーブル信号が出力されたことに応じて、複数の遅延設定値に対応する複数の下限判定結果が記憶された複数のセルからデータを一括して読み出して、複数の下限判定結果を含むデータとして出力する。ＬＦＡＩＬ一括読出ゲート８２は、一例として、ＬＦＡＩＬイネーブル信号が出力されたことに応じて、メモリセル７２内の各アドレスの第１９ビット目のセルから一括してデータを読み出して出力してよい。
【００８３】
出力部８４は、メモリセル７２の各アドレスから別個のデータ線により読み出したデータを、共通のデータ線上の伝送されるデータに合成して外部に出力する。このような構成のメモリ回路６４は、複数の遅延設定値に対応する複数の判定結果の一括読出コマンドを受けると、複数の遅延設定値に対応する複数の判定結果を含むデータを出力することができる。これにより、メモリ回路６４は、判定結果のみを予め読み出させることができるので、メモリ回路６４に対するアクセス数を少なくさせることができる。この結果、メモリ回路６４によれば、リニアライズメモリ３１０に格納されるテーブルを短い時間で作成させることができる。
【００８４】
図１２は、本実施形態に係る第２変形例に係る測定装置１０の構成を可変遅延回路３００とともに示す。なお、本変形例に係る測定装置１０は、図３に示した測定装置１０と略同一の機能および構成を取るので、図３に示した部材と略同一の構成および機能を有する部材については図中に同一の符号を付けて、以下相違点を除き説明を省略する。
【００８５】
測定装置１０は、基準範囲判定部９０を更に備えてよい。基準範囲判定部９０は、基準クロックカウント部３０および減算部３８の少なくとも一方が出力する基準クロック数に基づく可変遅延回路３００の遅延時間が、予め設定された基準範囲内か否かを判定する。そして、本変形例において、基準クロックカウント部３０は、可変遅延回路３００の遅延時間が基準範囲外と判定された場合に、可変遅延回路３００の遅延時間が基準範囲内と判定された場合と比較して、カウント動作の回数を少なくしてよい。
【００８６】
基準範囲判定部９０は、一例として、ループカウント部２４による１回目のカウント動作時において基準クロックカウント部３０がカウントした基準クロックの数が基準範囲内か否かを判定してよい。そして、基準範囲判定部９０は、基準クロックの数が基準範囲内と判定した場合には、以後のループカウント部２４によるカウント動作の回数を第１の回数に設定し、基準クロックの数が基準範囲外と判定した場合には、以後のループカウント部２４によるカウント動作の回数を第１の回数より少ない第２の回数に設定してよい。これにより、基準範囲判定部９０は、遅延設定値に応じた可変遅延回路３００の遅延時間が目標範囲から大きく外れる可能性が高い場合には、ループカウント部２４によるパルス数のカウント動作の回数を少なくして、測定時間を短くすることができる。
【００８７】
図１３は、本実施形態に係る第３変形例に係る測定装置１０の構成を可変遅延回路３００とともに示す。なお、本変形例に係る測定装置１０は、図３に示した測定装置１０と略同一の機能および構成を取るので、図３に示した部材と略同一の構成および機能を有する部材については図中に同一の符号を付けて、以下相違点を除き説明を省略する。
【００８８】
基準クロックカウント部３０は、予め定められた基準クロック数である設定クロック数が外部から指定され、基準クロックを設定クロック数分カウントする。基準クロックカウント部３０は、一例として、カウント動作の開始指示が与えられると設定クロック数をカウント値として取り込み、基準クロックを受け取る毎にカウント値を１ずつ減少させてよい。そして、基準クロックカウント部３０は、カウント値が０に達するとカウント動作を停止してよい。
【００８９】
さらに、基準クロックカウント部３０は、基準クロックを設定クロック数分カウントするカウント動作を、複数回繰り返す。基準クロックカウント部３０は、一例として、このようなカウント動作を、所定間隔毎に、複数回実行してよい。
【００９０】
カウント動作検出部２６は、基準クロックカウント部３０が基準クロックを設定クロック数分カウントするカウント動作をしている期間を検出する。カウント動作検出部２６は、一例として、基準クロックカウント部３０がカウント動作をしている期間において有効を示し、基準クロックカウント部３０がカウント動作をしていない期間において無効を示すイネーブル信号を出力してよい。終了検出部２８は、基準クロックカウント部３０が基準クロックを設定クロック数分カウントするカウント動作を、予め定められた回数分実行したか否かを判断する。
【００９１】
ループカウント部２４は、基準クロックカウント部３０が基準クロックを予め設定クロック数分カウントするカウント動作をしている間において、ループ回路を循環するパルスをカウントする。そして、ループカウント部２４は、カウント結果であるパルスの数を保持する。これにより、ループカウント部２４は、予め定められた時間中におけるループ回路内を循環するパルス数を表わす値を保持することができる。ループカウント部２４は、一例として、ループ回路からパルスを受け取る毎に、保持しているパルスの数を１ずつ増加してよい。また、ループカウント部２４は、一例として、カウント動作検出部２６が出力したイネーブル信号が有効を示す期間において、ループ回路から受け取ったパルスをカウントし、当該イネーブル信号が無効を示す期間においてカウントを停止してよい。
【００９２】
さらに、ループカウント部２４は、基準クロックカウント部３０がカウント動作を実行する毎に得られるパルスの数を累積する。すなわち、ループカウント部２４は、基準クロックカウント部３０が予め定められた設定クロック数をカウントする間におけるループ回路内を循環するパルスの数を、複数回累積してカウントする。ループカウント部２４は、一例として、基準クロックカウント部３０による１回目のカウント動作の開始時において、パルスの数を例えば０に初期化し、基準クロックカウント部３０による２回目以降のカウント動作の開始時において前回のカウント動作の終了時のパルスの数からカウント動作を開始してよい。ループカウント部２４は、一例として、外部から初期化信号が与えられたことに応じて、保持しているパルスの数を例えば０に初期化してよい。
【００９３】
初期化禁止部３４は、基準クロックカウント部３０による複数回のカウント動作の開始のそれぞれに先立ってループカウント部２４へと供給される、カウント値の初期化を指示する初期化信号を、基準クロックカウント部３０による２回目以降のカウント動作の開始時においてはディセーブルする。オフセット記憶部３６は、可変遅延回路３００を含まないループ回路についてループカウント部２４がカウントしたパルスの数を格納する。
【００９４】
減算部３８は、可変遅延回路３００を含むループ回路についてループカウント部２４がカウントしたパルスの数からオフセット記憶部３６に記憶された数を減じる。選択部４０は、ループカウント部２４または減算部３８が出力したパルス数を選択して出力する。メモリ部４２は、測定対象の可変遅延回路３００に与えるべき複数の遅延設定値のそれぞれについて、ループカウント部２４および減算部３８の少なくとも一方が出力するパルス数を異なるアドレスに格納する。
【００９５】
このような本変形例に係る測定装置１０によれば、図３に示した本実施形態に係る測定装置１０と同様の効果を奏することができる。すなわち、本変形例に係る測定装置１０によれば、設定クロック数に基準クロックの周期を乗じた値を、ループカウント部２４によりカウントされたパルス数で除した値を算出することにより、ループ接続部２０により形成されたループ回路の遅延時間を算出することができる。さらに、本変形例に係る測定装置１０は、可変遅延回路３００を含むループ回路の遅延時間から、可変遅延回路３００を含まないループ回路の遅延時間を減じることにより、可変遅延回路３００のみの遅延時間を算出することができる。
【００９６】
また、本変形例に係る測定装置１０によれば、ループ接続部２０により形成されたループ回路の遅延時間を、ループ回路の遅延時間の変動の影響に関わらず精度良く計測することができる。また、本変形例に係る測定装置１０によれば、基準クロックカウント部３０による複数のカウント処理のそれぞれ毎にパルスの数を読み出さなくてよい。これにより、測定装置１０によれば、ループ接続部２０により形成されたループ回路の遅延時間を、短時間で計測することができる。
【００９７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００９８】
【図１】図１は、本実施形態に係る試験装置１００の構成を被試験デバイス２００とともに示す。
【図２】図２は、本実施形態に係る試験装置１００に備えられる可変遅延回路３００およびリニアライズメモリ３１０、並びに、可変遅延回路３００の遅延時間を測定する測定装置１０を示す。
【図３】図３は、本実施形態に係る測定装置１０の構成を、測定対象である可変遅延回路３００とともに示す。
【図４】図４は、測定装置１０の処理フローを示す。
【図５】図５は、図４のステップＳ１２およびステップＳ１７の詳細なフローを示す。
【図６】図６は、ループ接続部２０により形成されたループ回路の遅延時間の変動の一例、基準クロックのカウント数の一例、および、初期化禁止信号の一例を示す。
【図７】図７は、本実施形態に係る第１変形例に係る測定装置１０の構成を可変遅延回路３００とともに示す。
【図８】図８は、本変形例に係る判定部５０の構成の一例を示す。
【図９】図９は、メモリ部４２の構成の一例を示す。
【図１０】図１０は、図９のメモリ回路６４に書き込まれたデータの一例を示す。
【図１１】図１１は、図９のメモリ回路６４の構成の一例を示す。
【図１２】図１２は、本実施形態に係る第２変形例に係る測定装置１０の構成を可変遅延回路３００とともに示す。
【図１３】図１３は、本実施形態に係る第３変形例に係る測定装置１０の構成を可変遅延回路３００とともに示す。
【符号の説明】
【００９９】
１０  測定装置
１６  設定部
２０  ループ接続部
２２  パルス入力部
２４  ループカウント部
２６  カウント動作検出部
２８  終了検出部
３０  基準クロックカウント部
３２  制御部
３４  初期化禁止部
３６  オフセット記憶部
３８  減算部
４０  選択部
４２  メモリ部
４４  パルス発生部
４６  ＯＲ回路
４８  ＡＮＤ回路
５０  判定部
５２  上限比較部
５４  下限比較部
６２  アドレスカウンタ
６４  メモリ回路
７０  命令デコーダ
７２  メモリセル
７４  アドレスデコーダ
７６  書込読出ゲート
８０  ＨＦＡＩＬ一括読出ゲート
８２  ＬＦＡＩＬ一括読出ゲート
８４  出力部
９０  基準範囲判定部
１００  試験装置
１２２  パターン発生部
１２４  タイミング発生器
１２６  波形成形部
１２８  ドライバ
１３０  レベルコンパレータ
１３２  タイミングコンパレータ
１３４  判定部
２００  被試験デバイス
３００  可変遅延回路
３１０  リニアライズメモリ
【図１】
2009293930.tif 000003
【図２】
2009293930.tif 000004
【図３】
2009293930.tif 000005
【図４】
2009293930.tif 000006
【図５】
2009293930.tif 000007
【図６】
2009293930.tif 000008
【図７】
2009293930.tif 000009
【図８】
2009293930.tif 000010
【図９】
2009293930.tif 000011
【図１０】
2009293930.tif 000012
【図１１】
2009293930.tif 000013
【図１２】
2009293930.tif 000014
【図１３】
2009293930.tif 000015