(57)【特許請求の範囲】
【請求項１】
カレントミラー回路で構成されるＤ／Ａ変換回路が所定の電流を前記カレントミラー回路の入力側トランジスタに受けて表示データをＤ／Ａ変換して有機ＥＬパネルの端子ピンに出力する駆動電流あるいはその基礎となる電流を前記Ｄ／Ａ変換回路の所定の出力端子に出力する有機ＥＬ駆動回路において、
前記カレントミラー回路の出力側トランジスタと前記所定の出力端子との間に第１および第２のトランジスタの直列回路を有し、
前記入力側トランジスタと前記出力側トランジスタとが前記第１および第２のトランジスタよりも耐圧の低いトランジスタであり、
前記入力側トランジスタと前記出力側トランジスタとが前記第１および第２のトランジスタよりも耐圧の低いトランジスタであり、前記入力側トランジスタがこれが受ける前記所定の電流を送出する回路を介して第１の電源ラインに接続され、前記直列回路が前記所定の出力端子を経て前記駆動電流あるいはその基礎となる電流を受ける回路を介して前記第１の電源ラインよりも高い電圧の第２の電源ラインに接続され、
前記第１のトランジスタは複数であり、前記出力側トランジスタも複数であり、前記直列回路は、前記第１および第２のトランジスタのそれぞれの出力側の２端子を前記第２の電源ラインと基準電位のラインとの間において直列に接続して形成され、前記第１のトランジスタに接続されていない前記第２のトランジスタの前記出力側の１端子が前記所定の出力端子に接続され、
前記第２のトランジスタに接続されていないそれぞれの前記第１のトランジスタの前記出力側の１端子が１個あるいは複数の前記出力側トランジスタの出力に接続され、各前記第１のトランジスタの他の１端子が共通に前記第２のトランジスタの前記出力側の他の１端子に接続されている有機ＥＬ駆動回路。
【請求項２】
前記第１のトランジスタと前記第２のトランジスタはＭＯＳトランジスタであって、前記出力側の２端子はソースとドレインであり、前記第１のトランジスタは、各前記出力側トランジスタに対応してそれぞれ設けられている請求項１記載の有機ＥＬ駆動回路。
【請求項３】
複数の各前記出力側トランジスタはトランジスタセルで構成され、前記トランジスタセルは、複数のトランジスタが直列に接続されたセル回路となっていて、複数の各前記出力側トランジスタのいくつかは、Ｄ／Ａ変換の桁重み対応して前記トランジスタセルが並列に接続されて構成される請求項１記載の有機ＥＬ駆動回路。
【請求項４】
さらに前記駆動電流あるいはその基礎となる電流を受ける回路として出力段電流源を有し、前記入力側トランジスタも前記トランジスタセルで構成され、前記所定の出力端子は、前記出力段電流源の入力端子に接続され、前記出力段電流源が前記第２の電源ラインの電圧で動作して前記駆動電流を発生する請求項３記載の有機ＥＬ駆動回路。
【請求項５】
前記基準電位のラインはグランド電位にあって、前記第１のトランジスタと前記第２のトランジスタは、ＭＯＳトランジスタでありかつそのそれぞれのゲート電位が前記第２の電源ラインと前記基準電位のラインの間にある所定の電位にそれぞれに設定されている請求項４記載の有機ＥＬ駆動回路。
【請求項６】
前記トランジスタセルは、３個のＭＯＳトランジスタのソース−ドレインが前記第１の電源ラインおよび前記第２の電源ラインのいずれかと前記基準電位のラインの間において直列接続され、前記３個のＭＯＳトランジスタのうち真中に配置されるトランジスタが前記カレントミラー回路を構成するトランジスタとされ、このトランジスタの上流に配置されるＭＯＳトランジスタが所定の抵抗値を以てＯＮ状態に設定され、下流に配置されるトランジスタがスイッチ回路とされる前記とは別の直列回路である請求項５記載の有機ＥＬ駆動回路。
【請求項７】
前記出力段電流源の出力は、パッシブマトリックス型有機ＥＬパネルの端子ピンを介して有機ＥＬ素子に送出される請求項４記載の有機ＥＬ駆動回路。
【請求項８】
請求項１〜７のいずれか１項記載の有機ＥＬ駆動回路を有する有機ＥＬ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、パッシブマトリックス型有機ＥＬ表示パネルにおける電流駆動回路の内部に設けられるＤ／Ａ変換回路（Ｄ／Ａ）の出力側トランジスタに直列に挿入される比較的高い耐圧のトランジスタのホットキャリアによる空乏層の焼き付き現象を防止し、もって出力電流の低下による有機ＥＬパネルの焼き付きを防止することができるような有機ＥＬ駆動回路に関する。
【背景技術】
【０００２】
パッシブマトリックス型あるいはアクディブマトリックス型の有機ＥＬ表示パネルでは、消費電力を低減するために、３Ｖ〜５Ｖ程度の電源電圧で動作する基準電流発生回路で基準電流を生成して、この基準電流を有機ＥＬパネルの各端子ピンに対応に基準電流分配回路で分配している。分配された各端子ピン対応の基準電流は、各端子ピン対応に設けられたＤ／Ａ等に送られ、端子ピン対応の基準駆動電流とされる。端子ピン対応に設けられたＤ／Ａでは、この基準駆動電流に基づいて表示データをＤ／Ａ変換して表示データに応じた駆動電流を生成して同じく各端子ピン対応に設けられた電源電圧１５Ｖ〜２０Ｖ程度で動作する出力電流源を駆動する。出力電流源の出力電流は、有機ＥＬパネルの端子ピンに駆動電流として送出され、端子ピン対応に設けられた有機ＥＬ素子をそれぞれ発光駆動する（特許文献１）。
そのため、電流駆動回路には、３Ｖ〜５Ｖ程度の低い電源電圧で動作する駆動回路と１５Ｖ〜２０Ｖ程度の高い電源電圧で動作する回路とがそれぞれ設けられている。そこで、これらの間には、２つの電源電圧をまたがって動作する回路が必要になる。特許文献１では、その回路をカレントミラー回路で構成されるＤ／Ａの出力側トランジスタが担っている。そのため、Ｄ／Ａのカレントミラー回路の入力側トランジスタは、電源電圧３Ｖ〜５Ｖで動作し、カレントミラー回路の出力側トランジスタは、高い電源電圧１５Ｖ〜２０Ｖ程度で動作する回路になる。
【特許文献１】特開２００３−３０８０４３号公報
【０００３】
特許文献１に示すＤ／Ａを構成するカレントミラー回路の出力側トランジスタは、高耐圧のＭＯＳトランジスタが使用されている。出力側トランジスタは、Ｄ／Ａ変換のために桁重みを持って多数設けられるので、高耐圧トランジスタの数は非常に多くなる。そのため、Ｄ／Ａの占有面積が増加する問題がある。
このような問題を解決するために出願人は、カレントミラー回路の入力側トランジスタと出力側トランジスタとに直列に比較的高い耐圧のＭＯＳトランジスタを挿入する発明を特願２００４−９５００６号として出願している。
これによりカレントミラー回路の出力側トランジスタを低い耐圧のトランジスタにすることができ、出力側トランジスタの占有面積も小さくできる利点がある。
ところで、端子ピンに送出される有機ＥＬ素子の駆動電流は、容量性負荷となる有機ＥＬ素子を初期充電して駆動するために駆動初期にはピーク電流とされる。駆動電流におけるピーク電流の生成は、Ｄ／Ａより前段の回路で行われる場合とＤ／Ａより後段で行われる場合とがある。前記の特開２００３−２３４６５５号では、ピーク電流生成回路をＤ／Ａと出力段電流源との間に置いている（特許文献２）。さらに、特開２００３−３０８０４３号では、ピーク電流生成回路をＤ／Ａのカレントミラー回路の入力側に設けている（特許文献３）。
【特許文献２】特開２００３−２３４６５５号公報
【特許文献３】特開２００３−３０８０４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、カレントミラー回路の出力側トランジスタを低い耐圧のトランジスタとするためには、これに直列に挿入された比較的高い耐圧のＭＯＳトランジスタのドレイン−ソース間電圧ＶDSを大きく設定しなければならなくなる。その結果、高い電源電圧側の電圧変動などによりドレイン電圧ＶDが飽和電圧ＶDsatを超えてしまい、ゲート−ソース間電圧をＶGS、ゲート閾値をＶthとすると、ＶGS−Ｖth＜＜ＶDSとなる場合が発生する。これにより、カレントミラー回路の出力側トランジスタに直列に挿入した比較的高い耐圧のＭＯＳトランジスタのドレイン側にホットキャリアが発生する。一時的な時間ではホットキャリアが解消して、チャネル−ドレイン間の空乏層の幅は元に戻るが、長時間に渡り高いドレイン電圧ＶDが前記の比較的高い耐圧のＭＯＳトランジスタに加わると、これのドレイン側にピンチオフが定着してしまい、それが、いわゆるチャネル−ドレイン間の空乏層が残留する空乏層の焼き付き現象となって現れる。このときには、ゲート酸化膜がチャージアップして、ゲート閾値Ｖthが上昇し、出力電流が低下する。そのため、これに対応する端子ピンからの駆動電流で駆動される有機ＥＬ素子の輝度が低下して表示画面の焼き付き現象が発生する。
特に、特許文献３のようにピーク電流生成回路をＤ／Ａのカレントミラー回路の入力側に設けていると、ピーク電流に対応するＤ／Ａ変換したアナログ変換の電流値が大きくなるのでホットキャリアが発生し易くなる。
この発明の目的は、前記のような従来技術の問題点を解決するものであって、Ｄ／Ａの出力側トランジスタに直列に挿入される比較的高い耐圧のトランジスタのホットキャリアによる空乏層の焼き付き現象を防止し、もって出力電流の低下による有機ＥＬパネルの表示画面の焼き付きを防止することができる有機ＥＬ駆動回路を提供することにある。
この発明の他の目的は、Ｄ／Ａ変換回路の比較的高い耐圧のトランジスタの出力電流の低下による有機ＥＬパネルの表示画面の焼き付きを防止することができる有機ＥＬ表示装置を提供することにある。
【課題を解決するための手段】
【０００５】
このような目的を達成するためのこの発明の有機ＥＬ駆動回路および有機ＥＬ表示装置の構成は、カレントミラー回路で構成されるＤ／Ａ変換回路が所定の電流をカレントミラー回路の入力側トランジスタに受けて表示データをＤ／Ａ変換して有機ＥＬパネルの端子ピンに出力する駆動電流あるいはその基礎となる電流をＤ／Ａ変換回路の所定の出力端子に出力する有機ＥＬ駆動回路において、
カレントミラー回路の出力側トランジスタと所定の出力端子との間に第１および第２のトランジスタの直列回路を有し、入力側トランジスタと出力側トランジスタとが第１および第２のトランジスタよりも耐圧の低いトランジスタであり、入力側トランジスタがこれが受ける所定の電流を送出する回路を介して第１の電源ラインに接続され、直列回路が所定の出力端子を経て駆動電流あるいはその基礎となる電流を受ける回路を介して第１の電源ラインよりも高い電圧の第２の電源ラインに接続され、第１のトランジスタが複数であり、出力側トランジスタも複数であり、直列回路が、第１および第２のトランジスタのそれぞれの出力側の２端子を第２の電源ラインと基準電位のラインとの間において直列に接続して形成され、第１のトランジスタに接続されていない第２のトランジスタの出力側の１端子が所定の出力端子に接続され、第２のトランジスタに接続されていないそれぞれの第１のトランジスタの出力側の１端子が１個あるいは複数の出力側トランジスタの出力に接続され、各第１のトランジスタの他の１端子が共通に第２のトランジスタの出力側の他の１端子に接続されているものである。
【発明の効果】
【０００６】
この発明は、カレントミラー回路構成のＤ／Ａの出力側とＤ／Ａの出力端子との間に比較的高い耐圧のトランジスタを複数個直列に設けて、カレントミラー回路を構成するＤ／Ａの出力側トランジスタを耐圧の低いトランジスタで構成してＤ／Ａの所定の出力端子にアナログ変換電流を得るものである。これにより、Ｄ／Ａの出力側トランジスタを入力側トランジスタと同様に耐圧の低い素子にすることができ、Ｄ／Ａの占有面積を低減することができる。さらに、出力側トランジスタが耐圧の低いトランジスタとなることでカレントミラー回路構成のＤ／Ａにおいて比較的高い耐圧の素子の数を低減することができる。また、Ｄ／Ａの出力側とＤ／Ａの所定の出力端子との間には比較的高い耐圧のトランジスタを複数個直列に設けているので、電源電圧がこれらトランジスタで分圧され、各トランジスタのドレイン電圧が分圧された電圧を受けることになる。そこで、Ｄ／Ａ変換電流値を発生する高い電源電圧ラインに電圧変動があってもＤ／Ａを構成するそれぞれの比較的高い耐圧のトランジスタのドレイン電圧をホットキャリア誘起電圧ＶDshcか、それ以下に抑えることができる。
これによりカレントミラー回路構成のＤ／Ａの出力側トランジスタとＤ／Ａの出力端子との間に挿入される比較的高い耐圧のトランジスタにホットキャリアが発生し難くなり、有機ＥＬパネルの表示画面の焼き付きを防止することができる。しかも、Ｄ／Ａの出力側トランジスタを耐圧の低いトランジスタで構成できるので、電流駆動回路の回路規模の増加を抑えることができる。
【発明を実施するための最良の形態】
【０００７】
図１は、この発明の有機ＥＬ駆動回路を適用した一実施例のパッシブ型有機ＥＬパネルにおける有機ＥＬ駆動回路のブロック図、図２は、Ｄ／Ａを構成するトランジスタセルの回路構成の説明図、図３は、高耐圧ソースフォロア２段の直列回路を出力段電流源とＤ／Ａの出力端子との間に設けた場合のＤ／Ａの出力電流の経年変化特性の説明図である。  図１において、１０は、有機ＥＬ駆動回路のカラムドライバＩＣであって、１１は、そのＤ／Ａ、１２は、基準駆動電流Ｉrを発生する定電流源、１４〜１６は、定電圧バイアス回路、１７は、コントロール回路、１８は表示データを記憶するレジスタ、そして１９はＭＰＵである。
Ｄ／Ａ１１は、入力側トランジスタセルＴNaと出力側トランジスタセルＴNb〜ＴNnとによるカレントミラー回路で構成される。【０００８】
各トランジスタセルＴNa〜ＴNnは、ドレイン端子Ｄとゲート端子Ｇ1，Ｇ2、入力端子Ｄin、そしてソース端子Ｓとを有する図２に示すＮチャネルトランジスタＴr1〜Ｔr3が電源ラインとグランドラインとの間で縦方向に直列に接続されたセル回路１により構成されている。
それぞれのセル回路１のソース端子ＳはグランドＧＮＤに接続されている。トランジスタセルＴNaのセル回路１の入力端子Ｄinは、バイアスラインＶaに接続されてＯＮ状態に維持される。各トランジスタセルＴNb〜ＴNnの各セル回路１の入力端子Ｄinは、表示レジスタ１８から表示データＤ0〜Ｄn-1をそれぞれ受け、各トランジスタセルＴNb〜ＴNnのスイッチ回路ＳＷ（各セル回路１のトランジスタＴｒ3）は、表示データＤ0〜Ｄn-1に応じてＯＮ／ＯＦＦされる。表示データＤ0〜Ｄn-1は、コントロール回路１７のラッチパルスＬPに応じてＭＰＵ１９から表示レジスタ１８にセットされる。【０００９】
各トランジスタセルＴNa〜ＴNnの各セル回路１のゲート端子Ｇ1，Ｇ2はそれぞれが共通に接続され、さらに、トランジスタセルＴNaのセル回路１のゲート端子Ｇ2がＤ／Ａ１１の入力端子１１ａに接続されている。また、トランジスタセルＴNaのセル回路１のドレイン端子ＤもＤ／Ａ１１の入力端子１１ａに接続されている。これにより、トランジスタセルＴNaのセル回路１のトランジスタＴr2がダイオード接続されて、このトランジスタＴr2がカレントミラー回路の入力側トランジスタとなって、定電流源１２から駆動電流Ｉrを受ける。
なお、前記した特開２００３−３０８０４３号のようにピーク電流生成回路をＤ／Ａのカレントミラー回路の入力側に設ける場合には、図１に点線で示すセル回路１のように、入力側トランジスタセルＴNaが並列に２個設けられ、並列に設けられた２個目の入力側トランジスタセルＴNaのセル回路１の入力端子Ｄinは、バイアスラインＶaに接続することなく、ピーク電流を発生するコントロールパルス（図示せず）の反転信号を受けてピーク電流を発生しない期間にＯＮにされる。これにより、２個の入力側トランジスタセルＴNaに電流源１２の駆動電流Ｉrを分流して定常駆動時の入力側トランジスタの駆動電流を下げることができる。なお、２個目の入力側トランジスタセルＴNaのゲート幅比は、１個目の入力側トランジスタセルＴNaに対して１：ｎとなっている（ｎは２以上の整数）。
定電流源１２は、５Ｖ程度の電源ライン＋ＶDDに接続され、これは、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を複製し、カラムピン対応に分配する回路である。その出力側トランジスタが定電流源１２である。【００１０】
各トランジスタセルＴNb〜ＴNnの各セル回路１のドレイン端子Ｄは、それぞれに対応して設けられた比較的高い耐圧のＮチャネルの各トランジスタＱ1のソース−ドレインを介してＮチャネルのトランジスタＱ2のソースに共通に接続されている。トランジスタＱ2のドレインは、Ｄ／Ａ１１の出力端子１１ｂに接続されている。
ここで、トランジスタＱ1，Ｑ2は、カレントミラー電流出力回路１３の入力側トランジスタＴPu，ＴPxに対して２段ソースフォロアの直列回路を形成している。
これにより、各トランジスタセルＴNb〜ＴNnの各ドレイン端子Ｄは、比較的耐圧の高いトランジスタＱ1，Ｑ2の直列回路を介して出力端子１１ｂに接続される。出力端子１１ｂは、カレントミラー電流出力回路１３の入力端子１３ｂに接続されている。
ここで、トランジスタＱ1，Ｑ2のゲート電圧ＶGM，ＶGHを５Ｖ，１０Ｖ程度に設定することで、各トランジスタセルＴNb〜ＴNnのドレイン端子Ｄは、入力側のトランジスタセルＴNaと同様に５Ｖ以下に制限される。そこで、電源電圧＋Ｖccが多少変動しても、各トランジスタＱ1，Ｑ2のドレイン電圧は、高い電源電圧が分圧された形となるので、これのホットキャリア誘起電圧ＶDshcか、それ以下の電圧に各ドレイン電圧を抑えることができる。
ここで、Ｄ／Ａ１１のアナログ変換電流の出力電流値をＩaとすると、これに対して出力段カレントミラー回路１３の入力端子１３ｂには駆動電流Ｉaが入力される。【００１１】
出力段カレントミラー回路１３は、ベース電流補正駆動用のカレントミラー回路を構成するＰチャネルＭＯＳＦＥＴトランジスタＴPu，ＴPwと、出力段カレントミラー回路を構成するＰチャネルＭＯＳＦＥＴトランジスタＴPx，ＴPyとを有している。
出力段カレントミラー回路１３のトランジスタＴPxとトランジスタＴPyのチャネル幅（ゲート幅）比は１：Ｎ（ただしＮ＞１）であり、これらトランジスタのソースは、電源ライン＋ＶDD（５Ｖ）ではなく、これより高い電圧、例えば、＋１５Ｖ〜２０Ｖ程度の電源ライン＋Ｖccに接続されている。出力側トランジスタＴPyの出力は、カラム側の出力ピン１０ａに接続され、駆動時にはＮ×Ｉaの駆動電流を出力ピン１０ａに流して有機ＥＬパネルを電流駆動する。この出力ピン１０ａとグランドＧＮＤとの間には、有機ＥＬ素子９が接続されている。なお、出力ピン１０ａは、有機ＥＬ素子９のカラムピンであると同時に出力段カレントミラー回路１３の出力端子でもある。図中の１３ａは、Ｎチャネルトランジスタを３段従属接続した出力段カレントミラー回路１３のバイアス回路であり、Ｖｂはそのバイアスラインである。【００１２】
出力ピン１０ａとグランドＧＮＤとの間にはリセットスイッチ回路ＳＷが設けられている。リセットスイッチ回路ＳＷは、コントロール回路１７からリセット信号ＲＳを受ける。各トランジスタセルＴNa〜ＴNnの共通に接続された各セル回路１のゲート端子Ｇ1は、定電圧バイアス回路１４に接続されている。定電圧バイアス回路１４により設定されるゲート電圧ＶGLで各セル回路１の上流側のトランジスタＴr1が所定の抵抗値を以てＯＮ状態に設定される。このゲート電圧ＶGLは、３Ｖ程度の電圧である。
各トランジスタＱ1のゲートは、共通に接続されて、定電圧バイアス回路１５に接続されて、これにより設定されるゲート電圧ＶGM、例えば５Ｖで所定の抵抗値を以てＯＮ状態に設定される。さらに、トランジスタＱ2のゲートは、定電圧バイアス回路１６に接続されて、これにより設定されるゲート電圧ＶGH、例えば１０Ｖで所定の抵抗値を以てＯＮ状態に設定される。これらのゲート電圧ＶGM，ＶGHにより各トランジスタセルＴNb〜ＴNnのドレイン端子Ｄ、すなわち、各セル回路１の各トランジスタＴr1のドレイン電圧は、５Ｖか、それ以下に制限され、耐圧の低いトランジスタで済む。
【００１３】
このようにトランジスタＱ1，Ｑ2を出力側トランジスタに直列に挿入して、これらトランジスタにより比較的大きな電圧降下をすることで、トランジスタＴPaと各トランジスタセルＴNa〜ＴNnの動作電圧を下げることができる。
さらに、各トランジスタＱ1のゲートが定電圧バイアス回路１４に接続されることで、各トランジスタセルＴNb〜ＴNnのドレイン端子Ｄの電圧を実質的に等しい値に設定することができる。さらに、Ｄ／Ａ１１の出力側の各トランジスタセルＴNb〜ＴNnに耐圧の低いトランジスタを使用できる。しかも、出力端子１１ｂと各トランジスタセルＴNb〜ＴNnとの間に挿入される比較的高い耐圧のトランジスタＱ1，Ｑ2にはこれらトランジスタにドレイン電圧が分割されるためにホットキャリアが発生し難くなり、ホットキャリアによる出力電流の低下による焼き付き現象を防止することができる。
出力側トランジスタが耐圧の低いトランジスタとなることでカレントミラー回路構成のＤ／Ａにおいて比較的高い耐圧の素子の数が低減する。
その結果、Ｄ／Ａの占有面積が低減され、かつ、Ｄ／Ａ変換精度を向上させることができ、Ｄ／ＡのトランジスタＱ1，Ｑ2のホットキャリアによる出力電流の低下による表示画面の焼き付き現象も防止できる。
さらに、Ｄ／Ａの変換特性のばらつきが減少してカラムピン相互の出力電流のばらつきが低減され、それにより表示画面の輝度むら、輝度ばらつきを抑えることができる。  ところで、各トランジスタセルに対応して示す、×１，×２，×４…の数字は、パラレルに接続されたセル回路１の数を示している。×１の場合にパラレル接続はない。このセル回路数に応じて出力側トランジスタセルＴNb〜ＴNnは、それぞれの出力に桁重みが付けられている。
【００１４】
さて、Ｄ／Ａ１１の各トランジスタセルＴNa〜ＴNnを構成するセル回路１は、図２に示すように、ソース−ドレインと順次電源ラインとグランドラインＧＮＤとの間で縦に積上げられて直列に接続された３個のＮチャネルのトランジスＴr1〜Ｔr3とからなる。トランジスＴr3はスイッチ回路を構成し、そのソースはソース端子Ｓに接続されている。トランジスＴr1のドレインはドレイン端子Ｄに接続されている。
トランジスタＴr2のゲートはゲート端子Ｇ1に接続され、トランジスタＴr3のゲートはゲート端子Ｇ2に接続されている。
なお、トランジスタＴr1〜Ｔr3のバックゲートは、共通にソース端子Ｓに接続されている。
【００１５】
図３は、トランジスタＱ1，Ｑ2からなる高耐圧の２段ソースフォロアの直列回路を出力端子１１ｂと各トランジスタセルＴNb〜ＴNnとの間に設けた図１に示すＤ／Ａ１１の出力電流の経年変化特性の説明図である。
縦軸は、出力電流Ｉa ［μＡ］、横軸は、時間ｔ［ｈ］であり、グラフＡがトランジスタＱ2がなく、トランジスタＱ1を１段だけＤ／Ａの出力端子１１ｂと出力側トランジスタとの間に接続した場合である。グラフＢがトランジスタＱ1，Ｑ2を出力端子１１ｂに直列接続した前記の実施例の場合である。電源電圧＋Ｖccは、２２Ｖで１１０％程度高い値に設定してある。
グラフＡでは、１００時間を超える徐々に出力電流が低下してくるが、グラフＢでは、１０００時間を超えてもほぼ横這いのままその特定が維持される。
【産業上の利用可能性】
【００１６】
以上説明してきたが、実施例では、比較的高い耐圧の複数のトランジスタＱ1がＤ／Ａにおけるカレントミラー回路の各出力側トランジスタセルＴNb〜ＴNnの出力（ドレインＤ）に対応してそれぞれ設けられていて、これらトランジスタＱ1が１個のトランジスタＱ2に直列に接続されている。しかし、この発明は、多少Ｄ／Ａ変換精度が低下するが、トランジスタＱ1を１個として，トランジスタＱ1，Ｑ2の直列回路１個に対してカレントミラー回路の各出力側トランジスタセルＴNb〜ＴNnの出力（ドレインＤ）を共通に接続してもよいことはもちろんである。
また、実施例では、Ｄ／Ａの出力電流で出力段電流源を電流駆動するようにしているが、この発明は、出力段電流源を介在することなく、Ｄ／Ａの出力側が高い電源電圧ラインに出力端子１３ｂを経て駆動電流あるいはその基礎となる電流を受ける回路を介して接続されて直接Ｄ／Ａの出力電流が有機ＥＬパネルの端子ピンに送出される場合であってもこの発明は適用できる。
さらに、実施例では、パッシブマトリックス型有機ＥＬ表示パネルにおける駆動回路を例としているが、この発明は、アクディブマトリックス型有機ＥＬ表示パネルの駆動回路にも適用できることはもちろんである。
実施例では、ＮチャネルＭＯＳトランジスタを主体としたＤ／Ａを示しているが、このＤ／Ａは、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。
また、実施例では、ＭＯＳトランジスタを用いているが、この発明は、ＭＯＳトランジスタに換えてバイポーラトランジスタを用いてもよいことはもちろんである。
【図面の簡単な説明】
【００１７】
【図１】図１は、この発明の有機ＥＬ駆動回路を適用した一実施例のパッシブ型有機ＥＬパネルにおける有機ＥＬ駆動回路のブロック図である。
【図２】図２は、Ｄ／Ａを構成するセル回路の回路構成の説明図である。
【図３】図３は、高耐圧ソースフォロア２段の直列回路を出力段電流源とＤ／Ａの出力端子との間に設けた場合のＤ／Ａの出力電流の経年変化特性の説明図である。
【符号の説明】
【００１８】
１…トランジスタセル回路、９…有機ＥＬ素子（ＯＥＬ素子）、
１０…カラムドライバ、１０ａ…出力ピン、１１…Ｄ／Ａ、
１２…定電流源、１３…出力段カレントミラー回路、
１４〜１６…定電圧バイアス回路、
１７…コントロール回路、１８…レジスタ、
１９…ＭＰＵ、Ｑ1〜Ｑ3…ＭＯＳトランジスタ、
Ｔr1〜Ｔr3…ＭＯＳトランジスタ、
ＴNa〜TNn-1…ＭＯＳトランジスタ、
ＳＷ…リセットスイッチ回路。
【図１】
0005103017.tif 000002
【図２】
0005103017.tif 000003
【図３】
0005103017.tif 000004