(57)【要約】      （修正有）【課題】自動車用バスのための試験装置におけるバスコントローラの送信容量を増加させる。【解決手段】試験装置１１は、バスメッセージ用の送信データ６５を供給するメッセージメモリ３７を有するバスコントローラ２０、メッセージメモリ３７より大きな記憶容量５０を有するバスメッセージ用の送信データ６５を記憶する中間メモリ３８を備える。メッセージメモリ３７はバスメッセージシーケンス用のメモリ容量４８を有する。試験装置１１は更に、中間メモリ３８から送信データ６５を読み出し、バスコントローラ２０の読出しに先立ってバスコントローラ２０のメッセージメモリ３７に書き込む送信準備手段４０を備え、自動車用バス１２上で送信サイクル３１及び３２あるいは送信サイクルシーケンス３３中にバスコントローラ２０により送信される追加的なバスメッセージによって、バスメッセージシーケンスが拡張される。【選択図】図１
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【特許請求の範囲】
【請求項１】
自動車用バス（１２）のための試験装置（１１）であって、該試験装置（１１）は、バスメッセージ（３０）の送受信のためのバスコントローラ（２０）を備え、該バスコントローラ（２０）は、バスメッセージ（３０）用の送信データ（６５）を供給するためのメッセージメモリ（３７）を有し、該メッセージメモリ（３７）は、１送信サイクル（３１及び３２）あるいは１送信サイクルシーケンス（３３）中に送信されるバスメッセージ（３０）を有する１つのバスメッセージシーケンス（４７）のための記憶容量（４８）を有する試験装置（１１）において、
該試験装置（１１）は、
バスメッセージ用の送信データ（６５）を記憶するための、前記メッセージメモリ（３７）よりも大きな記憶容量（５０）を有する中間メモリ（３８）を備え、
前記試験装置（１１）は、
前記中間メモリ（３８）から前記送信データ（６５）を読み出し、前記バスコントローラ（２０）の読み出しに先立って、前記送信データ（６５）を該バスコントローラ（２０）の前記メッセージメモリ（３７）に書き込むことで、前記自動車用バス（１２）上で前記送信サイクル（３１及び３２）あるいは前記送信サイクルシーケンス（３３）中に前記バスコントローラ（２０）により送信される追加的なバスメッセージ（３０）によって前記バスメッセージシーケンス（４７）が拡張される、送信準備手段（４０）を備える
ことを特徴とする試験装置。
【請求項２】
請求項１に記載の試験装置であって、
前記送信準備手段（４０）は、
ヘッドデータ（５４ａ〜５４ｋ）を前記メッセージメモリ（３７）に書き込むためのヘッド準備手段と、
ユーザデータ（５５ａ〜５５ｋ）を前記メッセージメモリ（３７）に書き込むためのユーザデータ準備手段とを備え、
前記ヘッドデータ（５４〜５４ｋ）は、前記バスメッセージのメッセージヘッドを生成するために設けられ、
前記ユーザデータ（５５ａ〜５５ｋ）は、各々が前記バスメッセージ（３０）の前記メッセージヘッドに続く前記ユーザデータ（５５ａ〜５５ｋ）のために設けられ、
前記ユーザデータ準備手段が前記関連するユーザデータ（５５ａ〜５５ｋ）を前記メッセージメモリ（３７）に書き込む前に、前記ヘッド準備手段が前記メッセージヘッド（３７）を書き込むことで、各バスメッセージ（３０）の送信前に、前記バスコントローラ（２０）が前記メッセージメモリ（３７）へのメッセージヘッドの書込みを予めブロックするロック位相（５８）の間、前記ユーザデータ準備手段が前記ユーザデータ（５５ａ〜５５ｋ）を修正可能である
ことを特徴とする試験装置。
【請求項３】
請求項１または請求項２に記載の試験装置であって、
前記メッセージメモリ（３７）の前記記憶容量（４８）は、前記バスメッセージ（３０）のサイズに応じて該バスメッセージ（３０）の最大数に対して設けられている
ことを特徴とする試験装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の試験装置であって、
前記バスは、時分割多重アクセス（ＴＤＭＡ）用に構成され、より具体的にはＦｌｅｘＲａｙバスである
ことを特徴とする試験装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の試験装置であって、
前記中間メモリ（３８）に書き込まれる送信データ（６５）を受信するために、操作手段（１６）用、より具体的にはパーソナルコンピュータ（１７）用の、制御インターフェイス（２７）を備える
ことを特徴とする試験装置。
【請求項６】
請求項１乃至請求項５のいずれかに記載の試験装置であって、
当該試験装置は、前記制御インターフェイス（２７）を介して受信確認メッセージ（６３）を送信するように構成されており、
該受信確認メッセージ（６３）は、前記バスコントローラ（２０）により前記自動車用バス（１２）上に送信されたバスメッセージ（３０）を受信確認する
ことを特徴とする試験装置。
【請求項７】
請求項６に記載の試験装置であって、
前記受信確認メッセージ（６３）は、前記送信されたバスメッセージ（３０）の内容を完全に、あるいは部分的に含む
ことを特徴とする試験装置。
【請求項８】
請求項１乃至請求項７のいずれかに記載の試験装置であって、
前記バスコントローラ（２０）は、前記バスメッセージシーケンス（４７）中あるいは前記バスメッセージシーケンス（４７）外で他のバス加入者（１９）によりそれぞれ送信されるバスメッセージ（３０）の間において、他のバス加入者（１９）により送信される、他のバス加入者（１９）のバスメッセージ（３０）を、前記メッセージメモリ（３７）に書き込むように構成されている
ことを特徴とする試験装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の試験装置であって、
前記自動車用バス（１２）の所定の送信スロット（３４ａ〜３４ｅ、３５ｆ〜３５ｋ）でバスメッセージ（３０）を受信するための制御指令（６４）を、前記バスコントローラ（２０）に与える受信手段（４１）を備える
ことを特徴とする試験装置。
【請求項１０】
請求項９に記載の試験装置であって、
前記受信手段（４１）は、前記バスコントローラ（２０）がバスメッセージ（３０）を受信すべき送信スロット（３４ａ〜３４ｅ、３５ｆ〜３５ｋ）のための受信マーク（ｒ）を、前記バスコントローラ（２０）に書き込むように構成されている
ことを特徴とする試験装置。
【請求項１１】
請求項１０に記載の試験装置であって、
前記メッセージメモリ（３７）の各メモリ位置（５６ｒ〜５６ｗ，５７ｒ〜５７ｗ）は、前記自動車用バス（１２）の前記送信位置（３４ａ〜３４ｅ，３５ｆ〜３５ｋ）に関連付けられ、
前記受信手段（４１）は、前記メッセージメモリ（３７）内の受信すべき各バスメッセージ（３０）に対するメモリ位置（５６ｒ〜５６ｗ，５７ｒ〜５７ｗ）に、前記受信マーク（ｒ）を付けるように構成され、
前記バスコントローラ（２０）は、前記受信マーク（ｒ）が付けられたメモリ位置（５６ｒ〜５６ｗ，５７ｒ〜５７ｗ）に、受信されたバスメッセージ（３０）を書き込む
ことを特徴とする試験装置。
【請求項１２】
請求項１０または請求項１１に記載の試験装置であって、
前記メモリ位置（５６ｒ〜５６ｗ，５７ｒ〜５７ｗ）が該メモリ位置に関連付けられた受信マーク（ｒ）を有しており、かつ前記バスコントローラ（２０）が何らかのバスメッセージ（３０）、あるいは前記各送信スロット（３４ａ〜３４ｅ，３５ｆ〜３５ｋ）へのゼロ情報を伴うバスメッセージ（３０）を未受信である場合に、前記バスコントローラ（２０）は、前記メモリ位置（５６ｒ〜５６ｗ，５７ｒ〜５７ｗ）に、ゼロマーク（６１）あるいはゼロ情報マークを書き込み、
前記受信手段（４１）は、前記制御インターフェイス（２７）に対して前記ゼロマーク（６１）及び前記ゼロ情報マークを発行するように構成されている
ことを特徴とする試験装置。
【請求項１３】
請求項５乃至請求項１２のいずれかに記載の試験装置であって、
当該試験装置は、前記メッセージメモリ（３７）から受信されたバスメッセージ（３０）を読み出し、該受信されたバスメッセージ（３０）を前記中間メモリ（３８）及び／あるいは前記制御インターフェイス（２７）に転送するように構成され、
当該試験装置は、前記バスコントローラ（２０）による書換え前に、受信されたバスメッセージ（３０）を格納している、前記メッセージメモリ（３７）のメモリ位置（５６ｒ〜５６ｗ，５７ｒ〜５７ｗ）を読み出す
ことを特徴とする試験装置。
【請求項１４】
請求項１乃至請求項１３のいずれかに記載の試験装置であって、
前記メッセージメモリ（３７）に受信され、かつ送信されるバスメッセージ（３０）を記憶可能である
ことを特徴とする試験装置。
【請求項１５】
バスメッセージ（３０）の送受信のためのバスコントローラ（２０）を有する試験装置（１１）であって、該バスコントローラ（２０）は、バスメッセージ（３０）用の送信データ（６５）を供給するためのメッセージメモリ（３７）を有し、該メッセージメモリ（３７）は、１送信サイクル（３１及び３２）あるいは１送信サイクルシーケンス（３３）中に送信されるバスメッセージ（３０）を有する１つのバスメッセージシーケンス（４７）のためのメッセージ容量（４８）を有する試験装置（１１）を備えた自動車用バス（１２）を試験するための試験方法であって、
前記試験装置（１１）の送信準備手段（４０）を用いて、前記メッセージメモリ（３７）より大きな記憶容量（５０）を有する中間メモリ（３８）からバスメッセージ（３０）用の送信データ（６５）を読み出す工程と、
前記送信サイクルあるいは前記送信サイクルシーケンス（３３）中に前記バスコントローラ（２０）により前記自動車用バス（１２）上に送信される追加的なバスメッセージ（３０）によって、前記バスメッセージシーケンス（４７）が拡張されるように、前記バスコントローラ（２０）による読出しに先立ち、前記送信準備手段（４０）によって前記送信データ（６５）を前記バスコントローラ（２０）の前記メッセージメモリ（３７）に書き込む工程と、
前記データ送信準備手段（４０）によって準備された前記送信データ（６５）に基づいて、バスメッセージ（３０）を送信する工程と
を特徴とする試験方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、自動車用バスのための試験装置及び試験方法に関し、該試験装置は、バスメッセージを送受信するためのバスコントローラを備え、該バスコントローラは、バスメッセージ用の送信データを供給するためのメッセージメモリを有し、該メッセージメモリは、１送信サイクルあるいは１送信サイクルシーケンス中に送信されるバスメッセージを有するバスメッセージシーケンスのための記憶容量を備えている。
【０００２】
例えばＦｌｅｘＲａｙバス用の一般的なバスコントローラは、自動車用バス上で１バスメッセージシーケンス中に送信されるバスメッセージが収まるような、予め決められた記憶容量を当該バスコントローラのメッセージメモリに有している。例えば、ＦｌｅｘＲａｙバス用のバスコントローラは、例えば約４０個から７０個のバスメッセージが収まる、予め決められたメッセージ容量を有している。送信サイクルの１シーケンス中に送信されるバスメッセージは、メッセージメモリ内に用意される。しかし、バスコントローラは、それ以上のバスメッセージを送信することはできず、メッセージメモリ内に記憶可能なバスメッセージのみ送信することができる。
【０００３】
メッセージメモリの記憶容量は、バスコントローラの一般的なタスクに応じて設計されている。バスコントローラは、例えば、ブレーキ、あるいはエンジン、あるいはセンサやアクチュエータなどの自動車における他の何らかの構成要素を制御するための、制御モジュールの構成要素となっている。このような一般的な制御タスクにとっては、メッセージメモリの記憶容量は十分である。一方、分析及びシミュレーションを行うためには、より大きなメモリ容量が必要とされる。
【０００４】
例えば、試験装置が複数の制御ユニット、複数のアクチュエータ及び複数のセンサのシミュレーションを行うときには、試験装置は、例えば大きめのメッセージメモリ容量を有するバスコントローラを備えていなければならない。しかし、そのようなバスコントローラは、標準的な部品として入手することができない。代わりに、送信容量を増加させるため、複数のバスコントローラを用いることも可能であろう。しかし、複数のバスコントローラを用いることは複雑である。
【０００５】
本発明の１つの目的は、試験装置におけるバスコントローラの送信容量を増加させることである。
冒頭で述べた種類の試験装置においてこの目的を達成するため、バスメッセージ用の送信データを記憶するために、メッセージメモリより大きな記憶容量を有する中間メモリを備え、更に、中間メモリから送信データを読み出し、バスコントローラの読み出しに先立って、送信データをバスコントローラのメッセージメモリに書き込むことで、自動車用バス上で送信サイクルあるいは送信サイクルシーケンス中にバスコントローラにより送信される追加的なバスメッセージによって、バスメッセージシーケンスが拡張される、送信準備手段を備えた試験装置が提供される。更に、この目的は、別の独立請求項に記載されているように、本発明の教示に基づく試験方法によって達成される。
【０００６】
本発明の１つの主要な概念は、自動車用バスを使用して、１送信サイクルあるいは１送信サイクルシーケンス中に送信される追加的なバスメッセージを、送信準備手段がメッセージメモリに書き込むことである。送信準備手段は、バスコントローラに先んじるように機能する。すなわち、送信準備手段は、送信されるバスメッセージをメッセージメモリ内に適時準備し、メッセージメモリ内に適時準備されたバスメッセージがバスコントローラによって読み出される。
【０００７】
「バスメッセージシーケンス」という表現は、本発明に関しては、１つのバスメッセージのみを送信可能であることを意味する。更に、バスメッセージシーケンスは、送信割込みを含んでいてもよい。すなわち、送信されるバスメッセージの間で、他のバス加入者がメッセージを送信してもよい。送信されるバスメッセージの間で、他のバス加入者がメッセージを送信するというのは、例えば時分割多重アクセス（ＴＤＭＡ）方式に関連することである。試験装置が他のバス加入者のバスメッセージを受信するとき、送信サイクルを、送受信サイクルあるいは送受信サイクルシーケンスと表現してもよい。
【０００８】
本発明によれば、標準化されたバスコントローラ、すなわち標準部品を用いることができる。メッセージメモリの記憶容量を拡張する必要はない。例えば、バスコントローラは標準化されたソフトウェアあるいはハードウェア部品であってもよい。
【０００９】
メッセージメモリは、一種のバッファメモリを構成する。バスコントローラは、
１送信サイクルあるいは複数の送信サイクルを有する１送信サイクルシーケンス中に、当該バスコントローラのメッセージメモリにおける記憶容量が許容するより多い数のバスメッセージを送信する。
【００１０】
本試験装置は、例えばシミュレータとして用いられて、複数のバス加入者のシミュレーションをすることができる。
バスコントローラは、メッセージメモリから送信データを順次読み出すことが好ましい。送信準備手段は、バスコントローラによる読出しに先立って動作する。
【００１１】
メッセージメモリが簡素な送信メモリであってもよいことは明らかであろう。メッセージメモリは、送信及び受信されるバスメッセージが記憶される送受信メモリであることが好ましい。
【００１２】
送信準備手段は、ヘッドデータをメッセージメモリに書き込むためのヘッド準備手段を備えることが好ましい。
更に、送信準備手段は、ユーザデータをメッセージメモリに書き込むためのユーザデータ準備手段を備える。ヘッドデータはバスメッセージのヘッドを作成するのに役立つ一方、ユーザデータはメッセージヘッドに隣接するユーザデータのために提供される。ヘッド準備手段は、ユーザデータ準備手段より先に作動するため、各バスメッセージの送信に先立って、バスコントローラがメッセージメモリへのメッセージヘッドの書込みをブロックするロック位相の開始前であっても、ヘッドデータは入力されるが、ユーザデータはまだ修正され得ない。従って、各バスメッセージのヘッドデータは既に設定されているが、ユーザデータ準備手段は、まだユーザデータを修正することができる。この休止時間でも、バスコントローラは各バスメッセージを送信する準備をする。
【００１３】
ヘッドデータは、送信されるバスメッセージの各ユーザデータを示す、メモリ位置へのインデックスあるいはポインタとともに、メッセージメモリ内に供給されることが好ましい。
【００１４】
明らかにロック位相は時間に関連した条件によって定義され得る。しかし、ロック位相は、メッセージメモリへのメッセージヘッドの書込をバスコントローラがブロックする、バスメッセージの休止数によって定義されるのが好ましい。例えば、バスコントローラは、現在送信されるべきバスメッセージに続いて送信されるべきバスメッセージの（予め定められた）休止数の間、ヘッドデータをブロックする。
【００１５】
メッセージメモリの記憶容量は、バスメッセージのサイズに応じた最大数のバスメッセージに対して規定される。大きいメッセージの場合には、より少ないバスメッセージに対してしか記憶容量が十分でなく、小さいバスメッセージであればより大きな数をメッセージメモリに収容できることは明らかである。
【００１６】
バスは、時分割多重アクセス（ＴＤＭＡ）バスであることが好ましい。バスは、好ましくはＦｌｅｘＲａｙバスである。
中間メモリに書き込む送信データを受信するために、本試験装置は、例えばパーソナルコンピュータのような、操作手段用の制御インターフェイスを備えることが好ましい。操作手段は、例えば送信されるバスメッセージ及び／あるいは受信されるバスメッセージを定義する制御インターフェイスを介して通信するテストプログラムを、アプリケーションプログラムとして動作させることが好ましい。
【００１７】
本試験装置は、バスコントローラにより自動車用バス上に送信されるバスメッセージの受信を確認する受信確認メッセージを、制御インターフェイスを介して送信するように構成されていることが好ましい。従って、例えばＰＣ上で動作しているテストプログラムは、送信されるべきバスメッセージが実際に送信されたか否かを示すであろう。バスコントローラは、バスメッセージをバス上に送信すると、メッセージメモリ内においてバスメッセージに例えば「送信済み」といった印をつける。
【００１８】
受信確認メッセージは、例えば各ヘッドデータとして、バスメッセージの内容を、完全にあるいは部分的に含んでいてもよい。
標準的なバスコントローラを用いてバスメッセージを受信するためには、以下のような方法が有用であり、それらの方法自体が発明に相当する。
【００１９】
すなわち、バスコントローラは、バスコントローラにより送信されるバスメッセージの後、あるいはバスコントローラにより送信されるバスメッセージの間において、他の加入者によって順次送信される、他の加入者のバスメッセージを、そのバスメッセージの内外でメッセージメモリに書き込むように構成されることが好ましい。他のバス加入者は、送信サイクルあるいは送信サイクルシーケンス中に、例えば試験装置のバスコントローラによって送信される各バスメッセージの間において、バスメッセージを送信する。
【００２０】
標準的なバスコントローラの一般的な特性は、多くのバスメッセージを受信しても、例えばバスメッセージがユーザデータを含んでいない場合、関連性が欠けることにより、それらのバスメッセージを転送しないことである。ＦｌｅｘＲａｙバスの場合、ユーザデータを含んでいないバスメッセージは例えばいわゆるゼロフレームである。しかし、そのようなゼロフレームあるいは本来ならそれ自体破棄される他のバスメッセージが受信されて、例えばＰＣ用の制御インターフェイスに供給された場合に、テストすることは有用である。テストを行うために、バスコントローラが自動車用バスの特定のスロットでバスメッセージを受信するよう制御指令を設定する受信手段を試験装置が有することは好ましい。
【００２１】
受信手段は、例えばメッセージメモリ内で受信される各バスメッセージに対する自動車用バスのスロットに受信マークを付け、バスコントローラは、その受信マークに基づいて、各バスメッセージを受信マークの付いたスロットに書き込むことを認識する。
【００２２】
各メモリ位置は、例えば自動車用バスのメモリ位置、あるいは自動車用バスのスロットに関連付けられている。メモリ位置は、例えばスロットマークを有していよう。
各メモリ位置あるいはスロットにおいてバスメッセージが受信されていない場合、バスコントローラは、受信マーク、ゼロマークあるいは「非受信マーク」の付いたそれらのメモリ位置を指定することが好ましいであろう。各バスメッセージが例えばゼロ情報を含む場合、すなわち各バスメッセージが例えばゼロフレームである場合、バスコントローラは、例えばゼロフレームマーク、より具体的にはフレームフラグのようなゼロ情報マークを伴う受信マークを有するそれらのメモリ位置を最もよく表す。受信手段は、制御インターフェイスに対してゼロマークあるいは「非受信マーク」若しくはゼロ情報マークを発行することが好ましい。
【００２３】
更に受信時において、本発明の意義の範囲内で先行動作あるいは事前動作を行うことは有用である。同時にバスコントローラの送信メモリともなり得る受信メモリの記憶容量は限られている。しかし、受信手段は、受信したバスメッセージを事前にメッセージメモリから非常に速く読み出すため、メッセージメモリの各メモリ位置あるいはスロットは、新たに受信されたバスメッセージを書込むために迅速に準備される。どのバスメッセージがそれぞれ受信されるのかは、上記で説明したように受信手段によってバスコントローラのメッセージメモリ内にマークされる。
【００２４】
メッセージメモリには、受信されるだけの、あるいは送信されるだけの、もしくは送受信されるバスメッセージのみ記憶されることが可能であることは明らかであろう。
以下において、本発明の１つの実施例が添付の図面を参照して説明される。
試験設備１０は、自動車１３の自動車用バス１２と接続する試験装置１１を備える。自動車用バス１２は、ＦｌｅｘＲａｙバスである。
【００２５】
自動車用バス１２は、チャンネル１４ａと１４ｂとを備える。試験装置１１は、操作手段１６に対するバス連結器１５と称することもできる。操作手段１６は、バス連結器１５によって自動車用バス１２に連結可能な、例えばノートブックなどのＰＣすなわちパーソナルコンピュータを備えている。
【００２６】
全体として、試験装置１０は、バス１２上のバス負荷のシミュレーションのため、あるいはバス１２を介して送信されるバスメッセージの分析のための、シミュレーション分析手段１８を構成する。
【００２７】
バス加入者１９は、自動車用バス１２に連結され、バス加入者１９はそれぞれ、バスコントローラ２０を備えている。バス加入者１９は、例えばエンジン２２を制御するためのエンジン制御装置２１と、バスコントローラ２０を介してそれぞれが自動車用バス１２に連結されている、センサ２３、更にアクチュエータ２４とを備えている。例えばエンジン制御装置２１は、チャンネル１４ａ，１４ｂの双方に連結されている一方、センサ２３及びアクチュエータ２４はそれぞれ、チャンネル１４ａ，１４ｂのうちの一方に連結されているだけである。
【００２８】
試験装置１１は、接続リード２５によってバス１２と連結されている、つまり２つのチャンネル１４ａ，１４ｂを有する本実施例においては、試験装置１１がチャンネル１４ａ，１４ｂのうちの一方にのみ連結されることが可能である。
【００２９】
操作手段１６は、ライン２６を介してバス連結器１５に接続される。ライン２６は、例えば試験装置１１の制御インターフェイス２７に連結される。操作手段１６は、シミュレーション分析モジュール２８、すなわち、操作手段１６のプロセッサ２９により実行可能なプログラムコードを含んだプログラムを備える。
【００３０】
バス加入者１９ひいては試験装置１１は、バス１２上でバスメッセ−ジ３０ａ〜３０ｋを送信する。バスメッセ−ジ３０ａ〜３０ｅは、第１の送信サイクル３１のバスメッセージである一方、バスメッセ−ジ３０ｆ〜３０ｋは、第２の送信サイクル３２の要素である。送信サイクル３１，３２は、送信サイクルシーケンス３３の要素である。
【００３１】
バスメッセ−ジ３０ａ〜３０ｅの送信のために、送信サイクル３１のスロット３４ａ〜３４ｅがある。バスメッセ−ジ３０ｆ〜３０ｋは、送信サイクル３２のメモリ位置３５ｆ〜３５ｋを有する。
【００３２】
自動車１３は、シミュレーションあるいはテスト段階にある。例えば、更なるバスの予定加入者３６はバス１２に連結されることになるが、完全に展開されておらず、後にバスコントローラ２０を備えることになる。試験装置１１の１つのタスクは、バスの予定加入者３６の代わりに、バス１２上にバスメッセージを送信することである。バスコントローラ２０のメッセージメモリ３７の１つの記憶容量４８が、バスの予定加入者３６により送信される全てのバスメッセージ３０を記憶するには十分ではないことが考えられるので、バスの予定加入者３６の代わりに、バス１２上にバスメッセージを送信するためには、本試験装置１１の場合、３つのバスコントローラ２０を備えることが必要であろう。ここで、本発明は、改善策を提案する。
【００３３】
試験装置１１は、最終的にメッセージメモリ３７の容量を増加させるように機能する中間メモリ３８を備える。しかし、中間メモリ３８及びメッセージメモリ３７は、互いに別個のユニットである。
【００３４】
例えばソフトウェア機能としての、試験装置１１の通信機能３９は、バス１２上で、制御インターフェイス２７にて、送信されるバスメッセージ３０をシミュレーション分析モジュール２８から受信して、中間メモリ３８に書き込む。
【００３５】
送信準備手段４０は、中間メモリ３８から読み出して、送信すべきバスメッセージ３０のためのデータをメッセージメモリ３７に書き込む。
受信手段においては、受信手段を形成する受信機能４１が動作する。受信機能４１は、バスコントローラ２０により受信され、メッセージメモリ３７に書き込まれたバスメッセージ３０を読み出し、バスメッセージ３０の内容を中間メモリ３８に書き込む。そして、通信機能３９は、試験装置１１から受信したバスメッセージ３０を中間メモリ３０から読み出し、操作手段１６のシミュレーション分析モジュール２８に伝達する。
【００３６】
バスメッセージ（３０ａ〜３０ｋ）の各々は、メッセージヘッド４４と、ユーザデータ４５と、チェック部４６とを含んでいる。バスメッセージ３０は、例えば時間情報等の別の情報を含んでいてもよい。
【００３７】
バスコントローラ２０のタスクは、自動車用バス１２上での通信を管理することである。バスコントローラ２０のタスクは、例えばチェック部４６の生成や、他のバス加入者１９，３６の各々との時刻同期等も含んでいる。
【００３８】
試験装置１１によってシミュレーションされる、バスの予定加入者３６は、例えばバスメッセージ３０ａ，３０ｂ，３０ｃ，３０ｄを送信することになる。以下において、バスメッセージは、インデックスｓにより特徴付けされ、斜線のシェーディングによって示される。試験装置１１は、インデックスｒ及び縦線のシェーディングによって示される、バスメッセージ３０ｃ，３０ｆ，３０ｋを受信し続ける。受信されるバスメッセージ３０ｃ，３０ｇｆ，３０ｋは、例えばバス加入者１９により送信される。バス加入者１９のうちの１人によって送信される、別のバスメッセージ３０ｅは、試験装置１１には関連がない。
【００３９】
確かに、メッセージメモリ３７の記憶容量４８は、バスメッセージシーケンス４７自体のバスメッセージ３０ａ，３０ｂ，３０ｄ，３０ｇ，３０ｈに対しては十分であろう。しかし、メッセージメモリ３７においては、受信されるメッセージのために受信メモリ容量が確保されるため、全体として、記憶容量４８は、送信されるバスメッセージシーケンス４７の全てのバスメッセージ３０に対しては不十分である。
【００４０】
シミュレーション分析モジュール２８は、バスメッセージシーケンス４７における送信されるバスメッセージ３０ａ，３０ｂ，３０ｄ，３０ｇ，，３０ｈのための送信データ６５を、試験装置１１に転送する。試験装置１１において、通信機能３９は、このようなバスメッセージ送信データ６５を受信し、そのデータをヘッドデータ５４ａ，５４ｂ，５４ｄ，５４ｇ，５４ｈとして、それらヘッドデータに関連するユーザデータ５５ａ，５５ｂ，５５ｄ，５５ｇ，５５ｈとともに、中間メモリ３８のメモリ位置４９に書き込む。ヘッドデータ５４ａ及びユーザデータ５５ａは、例えばバスメッセージ３０ａの生成に役立つ。
【００４１】
中間メモリ３８は、送受信される約６つのバスメッセージ３０を記憶するために、小さめの記憶容量４８しか有していないバスコントローラ２０のメッセージメモリ３７よりも、十分に大きい記憶容量５０を有している。図４における図示の場合、全体で８つのメモリ位置４９が例示されている。中間メモリ３８は、例えば、バス１２上でバスメッセージ３０を送受信するためのサイクルＣ内で利用可能な、マトリックスの行と列を構成するマトリクス構成の１組のメモリ位置あるいはスロットＳであってもよい。例えば、ＦｌｅｘＲａｙバスは、最大数のＣＮスロットを有していてもよく、このようなサイクルは最大数のＳＮスロットを有することができる。ＦｌｅｘＲａｙバスの場合、例えば２，０４８スロット及び６４サイクルが可能である。記憶容量５０が最適に利用されるよう、メモリ位置４９が動的に構成されていることが好ましいのは明らかであろう。
【００４２】
中間メモリ３８からメッセージメモリ３７へバスメッセージ３０用のデータを先行して書き込むこと、及びその逆方向に、メッセージメモリ３７から受信したバスメッセージ３０を適時に読み出し、中間メモリ３８へ送信することは、以下のようにして行われる。
【００４３】
ヘッド準備手段を構成するヘッド機能４２は、ユーザデータ機能４３より先に、メッセージメモリ３７のヘッドデータ部５１内の中間メモリ３８から送信される次のバスメッセージの各々におけるヘッドデータ５４ａ，５４ｂ，５４ｄ，５４ｇ，５４ｈを、メモリ位置５６ｒ〜５６ｗのうちの１つに書き込む。
【００４４】
ユーザデータ準備手段を構成するユーザデータ機能４３は、ヘッドデータ５４ａ，５４ｂ，５４ｄ，５４ｇ，５４ｈに対応するユーザデータ５５ａ，５５ｂ，５５ｄ，５５ｇ，５５ｈを、メッセージメモリ３７のユーザデータ部５２におけるユーザデータメモリ位置５７ｒ〜５７ｗに書き込む。
【００４５】
ロック位相５８の間、試験装置１１内のバスコントローラ２０は、送信するはずのバスメッセージ３０をブロックする。従って、例えば送信するはずのバスメッセージ３０ａ，３０ｂとともに送信位置あるいはスロット３４ｃにおいて受信されるはずのバスメッセージ３０ｃについて、メモリ位置５６ｓ，５６ｔ，５６ｕがブロックされる。ヘッドデータメモリ位置５６ｓ，５６ｔ，５６ｕは、ヘッド機能４２に対してブロックされる。しかし、ヘッド機能４２は、すでにメモリ位置５６ｓ，５６ｔに、ヘッドデータ５４ａ，５４ｂを供給している。バスコントローラ２０が、データの書き込みを回避すべく次のヘッドデータメモリ位置５６ｖをブロックしてしまう前であっても、ヘッド機能４２は、ヘッドデータ５４ｄをメモリ位置５６ｖに書き込む。ヘッド機能４２は、このようにバスコントローラ２０より先に動作する。
【００４６】
ユーザデータ機能４３は、ユーザデータ部５２へのデータの書込みに時間をかけることができる。明らかに、ユーザデータ機能４３は、その時点で送信されることになっているバスメッセージ３０ａのユーザデータ５５ａを、例えば修正することはできない。その理由は、バスコントローラ２０が、すでに当該バスコントローラ２０に記憶されているユーザデータ５５ａを、バスメッセージ３０ａを形成するために必要としているので、それに応じてメモリ位置５７ｕを適切にブロックするからである。一方、バスメッセージ３０ｂに関連するユーザデータ５５ｂは、ユーザデータ機能４３によって変更することができない。従って、バスコントローラ２０がすでにバス１２上にバスメッセージ３０ａを送信している一方で、例えば、通信機能３９が中間メモリ３８内のユーザデータ５５ｂを操作したり、ユーザデータ機能４３がすぐにユーザデータ５５ｂを修正して、ユーザデータ５５ｂをメッセージメモリ３７のメモリ位置５７ｔに書き込むことが可能である。従って、試験装置１０は、シミュレーションのために、バス上で非常に動的にバスメッセージ３０を送信することができる。
【００４７】
もちろん、ヘッド機能４２及びユーザデータ機能４３は、更に後に送信されるバスメッセージ３０をメッセージメモリ３７内で変更することができ、例えばヘッドデータ５４ｄとユーザデータ５５ｄとをメモリ位置５６ｖ，５７ｖに書き込むことができる。メモリ位置５７ｖは、例えば、先行する送信サイクル３１’からユーザデータ５５ｂ’も格納する。ユーザデータ機能４３は、ユーザデータ５５ｂ’をユーザデータ５５ｄで上書きする。
【００４８】
受信機能４１もまた、バスコントローラ２０より先に動作する。従って、受信機能４１は、バスコントローラ２０による書換前に、適時、例えばメモリ位置５６ｗ，５７ｗを読み出す。メモリ位置５６ｗ，５７ｗには、例えば、現在の送信サイクル３１に先行する送信サイクル３１’のバスメッセージ３０’におけるユーザデータ５４ｃ’，５５ｃ’がある。受信機能４１は、バスメッセージ３０ｃ’のデータを中間メモリ３８に転送し、データは中間メモリ３８から通信機能３９によって読み出されて、シミュレーション分析モジュール２８に転送される。このため、中間メモリ３８は例えば受信キュー６６を備え、かつ／あるいは中間メモリ３８から分離された受信キュー６７が設けられている。従って、ヘッド機能４２及びユーザデータ機能４３が現在の送信サイクル３２’の新たなヘッドデータ５４ｆ及びユーザデータ５５ｆをメモリ位置５６ｗ，５７ｗに書き込むときには、これらのメモリ位置５６ｗ，５７ｗは既に受信機能４１によって読み出されている。
【００４９】
メモリ位置５６ｒ，５７ｒには、まだ送信サイクル３１’のバスメッセージ３４ｄ’のヘッドデータ５４ｄ’，５５ｄ’が存在する。
ヘッドデータメモリ位置５６ｒ〜５６ｗの間では、ユーザデータメモリ位置５７ｒ〜５７ｗにポインタが向いており、ポインタは矢印５０によって示されている。
【００５０】
本試験装置はまた、バスコントローラ２０にバスメッセージ３０を受信するよう「強制する」こともできる。バスコントローラ２０が、例えばいわゆるゼロ等の中身のないバスメッセージを受信した場合、通常、バスコントローラ２０はメッセージメモリ３７に書込みをしないか、もしくは部分的にのみ書込みを行うであろう。しかし、バス分析のためには、ゼロあるいは破棄されるバスメッセージ３０も受信し、例えばシミュレーション分析モジュール２８を用いて、ゼロあるいは破棄されるバスメッセージを発行することも適切であろう。
【００５１】
受信機能４１は、例えば「強制的に」受信される各バスメッセージ３０ｃ，３０ｆ、あるいは送信サイクル３１，３２の関連スロット３４ｃ，３５ｆに関連する部分にそれぞれ、バスメッセージ３０がどんな場合でもスロット３４ｃ，３５ｆで受信されるべきであることを合図する受信マークｒを付ける。受信マークｒを付けるため、受信機能４１は、例えばシミュレーション分析モジュール２８から制御指令６４を受信する。従って、例えばヘッドデータメモリ位置５６ｕ，５６ｗには、受信マークｒがある。バスコントローラ２０が受信したバスメッセージのデータを書き込むと、そのデータは受信機能４１によって読み出され、制御インターフェイス２７に対して発行される。例えばバスメッセージ３０ｃ’のユーザデータが、例えばゼロ情報のみであるなど何も情報を含まない場合、つまりバスメッセージ３０ｃ’がいわゆるゼロフレームであった場合、受信機能４１はゼロマーク６１の付いたメッセージ６０を制御インターフェイス２７に送信することが好ましい。
【００５２】
更に、試験装置１１は、バス１２上に送信されたバスメッセージ３０の受信確認をすることが好ましい。バスコントローラ２０は、例えばバス１２上に送信されたバスメッセージに送信マーク６２を付ける。受信機能４１は、その送信マーク６２に基づいて各バスメッセージ３０、例えば送信サイクル３１’のバスメッセージ３０ｄ’がバス１２上に送信されたことを認識し、送信されたそれぞれのバスメッセージ３０、例えばバスメッセージ３０ｄ’に受信確認メッセージ６３を供給する。受信確認メッセージ６３は、バスメッセージ３０ｄ’のデータと、好ましくはバスメッセージ３０ｄ’全体とを含む。
【００５３】
通信機能３９、受信機能４１、ヘッド機能４２及びユーザデータ機能４３は、いわゆるエンジン、すなわち例えば更新エンジンや、Ｒｘエンジン、ヘッダエンジン、Ｔｓエンジンとして構成されていることが好ましい。これらの機能３９，４１，４２，４３は、例えば相互連続呼出し、及び中央制御ブロック等を用いるオペレーティングシステム（図示せず）を利用して、一緒に次々と周期的に機能することが好ましい。従って、例えば中間メモリ３８内のデータが常に一貫しているよう、個々の機能３９，４１，４２，４３の間における衝突が回避される。
【００５４】
バスコントローラ２０及び機能３９，４１〜４３は、例えばフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の構成要素である。例えばプロセッサにより実行されるソフトウェア等としての、更に別の構成も可能であることは明らかであろう。
【図面の簡単な説明】
【００５５】
【図１】自動車用バスを試験するための試験装置の概略図である。
【図２】自動車用バス上に送信されるバスメッセージを示す概略図である。
【図３】バスメッセージがその間に自動車用バス上に送信される、２つの送信サイクルを有する送信サイクルシーケンスを示している。
【図４】図１における試験装置のメッセージメモリ及び中間メモリの概略図を示している。
【図５】図４における中間メモリの更なる概略図を示している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
1   Title of the Invention
A test device and a test method
2   Detailed Description of Invention
The invention relates to a test device and a test method for a motor vehicle bus, the test device comprising a bus controller for the transmission and reception of bus messages, the bus controller having a message memory for offering transmission data for bus messages, the message memory having a storage capacity for a bus message sequence with bus messages to be transmitted within a single transmission cycle or a transmission cycle sequence.
A typical bus controller for, to take an example, a FlexRay bus has a predetermined storage capacity in its message memory so that bus messages, which are to be transmitted within a bus message sequence on the motor vehicle bus, fit into the message memory.  For example a bus controller for a FlexRay bus has a predetermined message capacity of for example approximately 40 to 70 bus messages.  The bus messages to be transmitted in a sequence of transmission cycles are ready in the message memory.  The bus controller may however not transmit any additional bus message but only those which are able to be stored in the message memory.
The storage capacity of the message memory is designed for typical tasks of a bus controller.  The bus controller constitutes for example a component of a control module for the control of brakes, the engine or some other component of the motor vehicle such as a sensor or an actuator.  For such typical control tasks the storage capacity of the message memory suffices.  For analysis and simulation purposes on the other hand a larger memory capacity is required.
When for example a test device is to simulate several control units, actuators and sensors, it must possess a bus controller with for example a larger message memory capacity.  Such bus controllers are however not available as standard components.  As an alternative it would be possible to utilize several bus controllers in order to so increase the transmission capacity.  This is however complex.
One object of the present invention is to increase the transmission capacity of a bus controller in a test device.
In order to achieve this object in a test device of the type initially mentioned there is a provision such that it comprises an intermediate memory for the storage of transmission data for bus messages with a larger storage cpacity than the message memory and that the test device has a transmission preparing means for reading out the transmission data from the intermediate memory and for writing, ahead of reading the bus controller, to the message memory of the bus controller so that the bus message sequence is expanded by additional bus messages, which are transmitted by the bus controller within the transmission cycle or the transmission cycle sequence on the motor vehicle bus.  Furthermore the object is attained by a test method in accordance with the teaching of the invention as claimed in a further independent claim.
One principal notion of the invention is that the transmission preparing means inserts additional bus messages into the message memory which are to be transmitted within a transmission cycle or a transmission cycle sequence using the motor vehicle bus. The transmission preparing means functions in a manner ahead of the bus controller, i. e. it puts the bus message to be transmitted is ready in the message memory in good time, which is read by the bus controller.
The term "bus message sequence" may in the context of the invention mean that only a single bus message can be transmitted.  Furthermore the bus message sequence may also include transmission interruptions, i. e. between the bus messages to be transmitted other bus subscribers may transmit messages.  This is for example the case with a time division multiple access (TDMA) method.  When the test device receives bus messages of other bus subscribers, the transmission cycle may be termed the transmission and reception cycle or transmission and reception cycle sequence.
In accordance with the invention a standardized bus controller, i. e. a standard component, can be employed.  The storage capacity of the message memory does not have to be expanded.  For example the bus controller may be a standardized software or hardware component.
The message memory constitutes a sort of buffer memory.  The bus controller transmits, within a transmission cycle or transmission cycle sequence with several transmission cycles a larger number of bus messages than the storage capacity of its message memory would allow for as such.
The test device may for example be employed as a simulator and simulate several bus subscribers.
Preferably the bus controller reads the transmission data sequentially from the message memory.  The transmission preparing means works ahead of the readout by the bus controller.
It will be clear that the message memory may be a plain transmission memory.  It is preferred for the message memory to be a transmission and reception memory, in which the bus messages to be transmitted and received as well are stored.
Preferably the transmission preparing means include a head preparing means for writing head data to the message memory.
Furthermore the transmission preparing means have a user data preparing means for writing user data to the message memory.  The head data serve for the production of heads of the bus messages, while the user data are provided for user data adjoining the message heads.  The head preparing means operates ahead of the user data preparing means so that the head data are entered even prior to the start of a locked phase, in which the bus controller blocks writing of message heads to the message memory prior to the transmission of a respective bus message, but however the user data can not yet be modified.  Accordingly the user data preparing means may still modify the user data, whereas the head data of a respective bus message have already been set.  Even in this off time the bus controller prepares to transmit the respective bus message.
The head data are preferably provided in the message memory with an index or a pointer to a memory location, which indicates the respective user data of the bus message to be transmitted.
Admittedly the locked phase could be defined by a time related condition.  Preferably however the locked phase is defined by an off number of bus messages for which the bus controller blocks the writing of message heads to the message memory.  The bus controller for example blocks the head data for an off number (which is predetermined) of bus messages, which are to be transmitted following the bus message currently to be transmitted.
The storage capacity of the message memory is provided for a maximum number of bus messages dependent on the size of the bus messages.  It is clear that in the case of large messages the storage capacity will merely suffice for less bus messages, while a larger number of smaller bus messages can be accommodated in the message memory.
The bus is preferably a time division multiple access (TDMA) bus.  Preferably the bus is a FlexRay bus.
For reception of transmission data to be written to the intermediate memory the test device preferably possesses a control interface for an operating means, as for example a personal computer.  As an application program the operating means preferably runs a test program, which communicates by way of a control interface where for example it defines the bus messages to be transmitted and/or the bus message to be received.
Preferably the test device is adapted to transmit acknowledging messages by way of the control interface, the acknowledging messages acknowledging bus messages transmitted on the motor vehicle bus by the bus controller.  Accordingly the test program running on the PC as an example will indicate whether a bus message to be transmitted has in fact been sent.  The bus controller for example marks in the message memory bus messages as "transmitted", when it has transmitted them on the bus.
The acknowledgement messages may completely or only partly contain the content of the bus messages. as for example the respective head data.
For the reception of bus messages with the aid of a standard bus controller the following measures are advantageous, which represent an invention in their own right:
Preferably the bus controller is namely adapted for writing bus messages of other subscribers to the message memory, which by other bus subscribers are sequence-transmitted after or between bus messages to be transmitted by the bus controller in or outside the bus messages.  The other bus subscribers transmit bus messages for example between the respective bus messages transmitted by the bus controller of the test device within the transmission cycle or transmission cycle sequence.
A typical property of standard bus controllers is to receive many bus messages but not to forward them owing to lack of relevance, for example when they fail to contain any user data.  In the case of a FlexRay bus they are for example so-called zero frames.  For testing it is however an advantage if such zero frames or other bus messages which are as such otherwise discarded, are received and for example offered to the control interface for the PC.  Preferably the test device will for this purpose have a receiving means setting control instructions for the bus controller to receive bus messages at certain slots of the motor vehicle bus.
The receiving means for example marks slots of the motor vehicle bus for the respective bus messages to be received in the message memory with a received mark, the bus controller recognizing on the basis of the received mark that it is to write the respective bus message to the slots provided with a received mark.
The respective memory locations are for example associated with the memory locations or slots of the motor vehicle bus.  The memory locations will for example possess a slot mark.
The bus controller will preferably designate those memory locations, which are provided with a received mark, with a zero mark or a "nothing received mark", if at the respective memory location or slot no bus message has been received.  The bus controller best describes those memory locations having a received mark with a zero information mark, for example a zero frame mark and more especially a frame flag, when the respective bus message for example comprises zero information, i. e. for example is a zero frame.  The receiving means preferably issues the zero mark or "nothing received mark" or the zero information mark to the control interface.
Furthermore on reception preceding or ahead operation within the meaning of the invention is an advantage.  The storage capacity of the reception memory, which simultaneously may be the transmission memory of the bus controller, is limited.  The receiving means however reads out the received bus messages so rapidly and in advance from the message memory that the respective memory location or slot of the message memory is quickly ready for the writing in of freshly received bus message.  Which bus messages are respectively to be received, is marked by the receiving means, as explained above, in the message memory of the bus controller.
It will be apparent that in the message memory only bus message which are only to be received or only to be transmitted or to be transmitted and received may be stored.
In the following one working example of the invention will be described with reference to the accompanying drawings.
A test arrangement 10 includes a test device 11 for connection with a motor vehicle bus 12 of a motor vehicle 13.  The motor vehicle bus 12 is a FlexRay bus.
The motor vehicle bus 12 comprises channels 14a and 14b.  The test device 11 can also be termed a bus coupler 15 for an operating means 16.  The operating means 16 comprises a PC or personal computer, as for example a notebook, which is able to be coupled by the bus coupler 15 to the motor vehicle bus 12.
All in all the test device 10 constitutes a simulation and analyzing tool 18 for simulation of the bus load on the bus 12 or for analysis of the bus messages transmitted by way of the bus 12.
Bus subscribers 19 are coupled with the motor vehicle bus 12, which respectively each include a bus controller 20.  The bus subscribers 19 comprise for example an engine control device 21 for the control of an engine 22, a sensor 23 and furthermore an actuator 24 which are respectively coupled via a bus controller 20 on the motor vehicle bus 12.  While engine control device 21 for example is coupled with both channels 14a and 14b, the sensors and actuators 23 and 24 are only coupled with respectively one of the channels 14a and 14b.
The test device 11 is coupled by way of connection leads 25 with the bus 12, i. e. in the present case with the two channels 14a and 14b, it being possible for the test device 11 to be only coupled with one of the channels 14a or 14b.
The operating means 16 is connected by way of a line 26 with the bus coupler 15.  The line 26 is for example coupled with a control interface 27 of the test device 11.  The operating means 16 comprises a simulation and analysis module 28, i. e. a program, which includes a program code able to be implemented by a processor 29 of the operating means 16.
The bus subscribers 19 and furthermore the test device 11 transmit bus messages 30a through 30k on the bus 12.  The bus message 30a through 30e are bus message of a first transmission cycle 31, whereas the bus messages 30f through 30k are components of a second transmission cycle 32.  The transmission cycles 31 and 32 are components of a transmission cycle sequence 33.
For the transmission of the bus messages 30a through 30e there are the slots 34a through 34e of the transmission cycle 31.  The bus message 30f through 30k have the memory locations 35f through 35k of the transmission cycle 32.
The motor vehicle 13 is in a simulation or test stage.  For example further, planned bus subscribers 36 are to be coupled with the bus 12, which however are not completely developed and later are to comprise a bus controller 20.  One task of the test device 11 is to transmit bus messages instead of the planned bus subscribers 36 on the bus 12.  For this purpose it would be necessary to provide three bus controllers 20 in the case of the test device 11, since one storage capacity 48 of the message memories 37 of the bus controllers 20 would not suffice to store all bus messages 30 to be transmitted by the planned bus subscribers 36.  It is here that the invention provides a remedy.
The test device 11 comprises an intermediate memory 38, which ultimately serves to increase the capacity of the message memory 37.  The intermediate memory 38 and the message memory 37 are however mutually separate units.
A communication function 39, as for example a software function, of the test device 11 receives at the control interface 27 from the simulation and analysis module 28 on the bus 12 bus messages 30 to be transmitted and writes them to the intermediate memory 38.
A transmission preparing means 40 reads from the intermediate memory 38 and writes the data therefrom for the bus messages 30 to be transmitted to the message memory 37.
In the receiving means a receiving function 41 is active, which forms a receiving means.  The receiving function 41 reads bus messages 30 received by the bus controller 20 and written to the message memory 37 and writes the content thereof to the intermediate memory 38.  The communication function 39 then reads the bus messages 30 received from the test device 11 out of the intermediate memory 30 and communicates them to the simulation and analysis module 28 of the operating means 16.
Each of the bus messages (30a through 30k) comprises a message head 44 and user data 45 and a check part 46.  The bus messages 30 may also comprise further information, as for example time information or the like.
The task of the bus controller 20 s to manage communication on the motor vehicle bus 12.  Same comprises for example the generation of check parts 46, a time synchronization with the respective other bus subscribers 19 and 36 or the like.
The planned bus subscribers 36, which are simulated by the test device 11, are for example to transmit the bus messages 30a, 30b, 30c and 30d.  In the following this is characterized by the index s and indicated by oblique shading.  The test device 11 is to go on receiving bus messages 30c, 30f and 30k, this being indicated by an index r and by vertical shading.  The bus messages 30c, 30gf and 30k to be received are for example transmitted by the bus subscribers 19.  The further bus message 30e, transmitted by one of the bus subscribers 19, is of no interest for the test device 11.
Admittedly the storage capacity 48 of the message memory 37 would be sufficient for the bus messages 30a, 30b, 30d, 30g and 30h of a bus message sequence 47 as such.  However in the message memory 37 memory capacity received is to be reserved for the messages to be received so that in all the storage capacity 48 is insufficient for all bus messages 30 of the bus message sequence 47 to be transmitted.
The simulation and analysis module 28 transfers transmission data 65 for the bus messages 30a, 30b, 30d, 30g and 30h which are to be transmitted of the bus message sequence 47 to the test device 11.  There the communication function 39 receives such bus message transmission data 65 and writes them as head data 54a, 54b, 54d, 54g and 54h together with user data 55a, 55b, 55d, 55g and 55h associated with such head data to memory locations 49 of the intermediate memory 38.  The head data 54a and the user data 55a serve for example for the production of the bus message 30a.
The intermediate memory 38 has a substantially larger storage capacity 50 than the message memory 37 of the bus controller 20, which only has a smaller storage capacity 48 for the storage of approximately six bus messages 30 to be transmitted and received.  In the case of the representation of figure 4 in all eight of the memory locations 49 are illustrated for example.  The intermediate memory 38 can for example be matrix-organized, one set of memory locations or slots S, which are available in the cycles C for the transmission and reception of bus message 30 on the bus 12, constituting the lines and columns of such matrix.  For example a FlexRay bus may have a maximum number of CN slots, such cycles being able to have a maximum number of SN slots.  In the case of the FlexRay bus for example 2,048 slots and 64 cycles are possible.  It will be clear that the memory locations 49 are preferably dynamically organized so that the storage capacity 50 is optimally utilized,
The preceding writing of data for bus messages 30 from the intermediate memory 38 to the message memory 37 and vice versa in the opposite direction the to the timely reading of received bus messages 30 from the message memory 37 and transmission to the intermediate memory 38 takes place in the following manner:
A head function 42, which constitutes a head preparing means, writes in advance of a user data function 43 the head data 54a, 54b, 54d, 54g or 54h of the respectively next bus messages to be transmitted from the intermediate memory 38 in a head data portion 51 of the message memory 37 to one of the memory locations 56r through 56w.
A user data function 43, which constitutes a user data preparing means, writes the user data 55a, 55b, 55d, 55g and 55h corresponding to the head data 54a, 54b, 54d, 54g and 54h, to user data memory locations 57r through 57w of a user data part 52 of the message memory 37.
For an locked phase 58 the bus controller 20 in the test device 11 blocks bus messages 30 due for transmission.  Accordingly the memory locations 56s, 56t and 56u for example are blocked for the bus messages 30a and 30b due for transmission and also the bus message 30c to be received at the transmission location or slot 34c.  The head data memory locations 56s, 56t and 56u are blocked for the head function 42.  The head function 42 has however already offered the head data 54a and 54b at the memory locations 56s and 56t.  Even before the bus controller 20 has blocked the following head data memory location 56v to avoid writing of data, the head function 42 writes the head data 54d to the memory location 56v.  The head function 42 accordingly works in advance of the bus controller 20.
The user data function 43 is able to take its time for the writing of data to the user data portion 52.  Admittedly the user data function 43 may for example not modify the user data 55a of the bus message 30a currently to be transmitted, because the bus controller 20 already needs the user data 55a stored there for forming the bus message 30a and accordingly appropriately blocks the memory location 57u.  The user data 55b on the other hand, which are associated with the bus message 30b, can not be modified by the user data function 43.  Accordingly it is possible for, to take an example, the communication function 39 to manipulate the user data 55b in the intermediate memory 38 and for the user data function 43 to modify them at short notice, and write the user data 55b to the message memory 37 at the memory location 57t, while the bus controller 20 is already transmitting the bus message 30a on the bus 12.  Accordingly the test device 10 can highly dynamically transmit bus messages 30 on the bus for simulation purposes.
Obviously the head function 42 and the user data function 43 may alter the bus messages 30 to be transmitted further in the future in the message memory 37 and for example write the head data 54d and user data 55d to memory locations 56v and 57v.  The memory location 57v for example contains user data 55b' as well from a preceding transmission cycle 31'.  The user data 43 overwrites the user data 55b' with the user data 55d.
The receiving function 41 also operates in advance of the bus controller 20.  Thus the receiving function 41 for example reads the memory locations 56w and 57w in good time prior to rewriting by the bus controller 20.  At the memory locations 56w and 57w there are for example user data 54c' and 55c' of a bus message 30' of a transmission cycle 31' preceding the current transmission cycle 31.  The receiving function 41 transfers the data of the bus message 30c' into the intermediate memory 38, whence they are read by the communication function 39 and transferred to the simulation and analysis module 28.  For this the intermediate memory 38 receives for this, for example, a reception queue 66 and/or a reception queue 67 separate from the intermediate memory 38 is provided.  The memory locations 56w and 57w are therefore already read by the receiving function 41, when the head function 42 and the user data function 43 write new head data 54f and user data 55f of the current transmission cycle 32' to these memory locations.
There are still head data 54d' and 55d' of a bus message 34d' of the transmission cycle 31' at the memory locations 56r and 57r.
Pointers are directed to the user data memory location 57r through 57w among the head data memory locations 56r through 56w, this being indicated by the arrows 50.
The test device may also "force" the bus controller 20 to receive bus messages 30.  When a bus controller 20 for example receives bus messages without a content, so-called zero or the like, it will not normally write, or will only do so partially, to the message memory 37.  For bus analysis purposes however it may be appropriate also to receive zero or bus messages 30, which are to the discarded, and for example to issue them with the aid of the simulation and analysis module 28.
The receiving function 41 marks for example the respective bus message 30c and 30f to be "forcedly" received or, respectively, the portions associated with the associated slots34c and 35f of the transmission cycles 31 and 32 with a reception mark r, which signalizes that the bus messages 30 are to be received at the slots 34c and 35f in any case.  For this purpose the receiving function 41 receives for example a control instruction 64 from the simulation and analysis module 28.  Thus for example at the head data memory locations 56u and 56w there is the received mark r.  When the bus controller 20 writes the data of received bus messages, same will be read by the receiving function 41 and issued to the control interface 27.  When for example the user data of the bus message 30c' do not contain any information, for example only zero information, i. e. the bus message 30c' was a so-called zero frame, the receiving function 41 preferably transmits a message 60 with a zero mark 61 to the control interface 27.
Furthermore the test device 11 preferably acknowledges bus messages 30 transmitted on the bus 12.  The bus controller 20 for example marks bus messages transmitted on the bus 12 with a transmission mark 62.  The receiving function 41 finds. on the basis of the transmission mark 62, that the respective bus message 30 has been transmitted on the bus 12, for example the bus message 30d' of the transmission cycle 31' and finds for the respectively transmitted bus messages 30, for example the bus messages 30d', an acknowledging message 63.  The acknowledging message 63 comprises data of the bus message 30d', and preferably the entire bus message 30d'.
The communication function 39, the receiving function 41, the head function 42 and the user data function 43 are preferably designed as so-called engines, i. e. for example an update engine, an Rx engine, header engines and Ts engines.  The functions 39, 41, 42 and 43 preferably together take place cyclically one after the other, for example using mutually consecutive calls, and an operating system (not illustrated), using a central control block or the like.  Accordingly collisions between the individual functions 39, 41, 42 and 43 are avoided so that for example the data in the intermediate memory 38 are always consistent.
The bus controller 20 and the functions 39 and 41 through 43 are for example components of a field programmable gate array (FPGA).  It will be apparent that furthermore other designs are possible, for example as software implemented by a processor, or the like.
3   Brief description of the Drawings
Figure 1 is a diagrammatic view of a test device for testing a bus of a motor vehicle.
Figure 2 is a diagrammatic showing of a bus message which is transmitted on the motor vehicle bus.
Figure 3 shows a transmission cycle sequence with two transmission cycles, during which bus messages are transmitted on the motor vehicle bus.
Figure 4 shows diagrammatic views of a message memory and an intermediate memory of the test device in accordance with figure 1.
Figure 5 shows a still further diagrammatic view of the intermediate memory according to figure 4.
1.  A test device for a motor vehicle bus (12), the test device (11) comprising a bus controller (20) for the transmission and reception of bus messages (30), the bus controller (20) having a message memory (37) for offering transmission data (65) for bus messages (30), the message memory (37) having a storage capacity (48) for one bus message sequence (47) with bus messages (30) to be transmitted within a single transmission cycle (31 and 32) or a transmission cycle sequence (33), characterized in that the test device (11) comprises an intermediate memory (38) for the storage of transmission data (65) for bus messages with a larger storage capacity (50) than the message memory (37) and that the test device (11) comprises a transmission preparing means (40) for reading the transmission data (65) from the intermediate memory (38) and for writing, preceding a reading of the bus controller (20), to the message memory (37) of the bus controller (20) so that the bus message sequence (47) is expanded by additional bus messages (30), which are transmitted by the bus controller (20) within the transmission cycle (31 and 32) or the transmission cycle sequence (33) on the motor vehicle bus (12).
2.  The test device as set forth in claim 1, characterized in that the transmission preparing means (40) comprise a head preparing means for writing head data (54a through 54k) to the message memory (37) and a user data preparing means for writing user data (55a through 55k) to the message memory (37), the head data (54 through 54k) being provided for the production of message heads of the bus message and the user data (55a through 55k) being provided for the user data (55a through 55k) respectively following the message heads, of the bus messages (30), the head preparing means writing the message heads (37), before the user data preparing means writes the associated user data (55a through 55k) to the message memory (37), so that the user data preparing means can modify the user data (55a through 55k) during an locked phase (58), in which the bus controller (20) in advance blocks the writing of message heads to the message memory (37) prior to the transmission of a respective bus message (30).
3.  The test device as set forth in claim 1 or in claim 2, characterized in that the storage capacity (48) of the message memory (37) is provided for a maximum number of bus messages (30) dependent on a size of the bus messages (30).
4.  The test device as set forth in any one of the preceding claims, characterized in that the bus is designed for time division multiple access (TDMA), and is more particularly a FlexRay bus.
5.  The test device as set forth in any one of the preceding claims, characterized in that for the reception of transmission data (65) to be written to the intermediate memory (38) it includes a control interface (27) for an operating means (16) and more particularly a personal computer (17).
6.  The test device as set forth in any one of the preceding claims, characterized in that it is adapted for the transmission of acknowledging messages (63) by way of the control interface (27), the acknowledging messages (63) acknowledging bus messages (30) that are transmitted on the motor vehicle bus (12) by the bus controller (20).
7.  The test device as set forth in claim 6, characterized in that the acknowledging messages (63) contain the content of the transmitted bus messages (30) completely or partially.
8.  The test device as set forth in any one of the preceding claims, characterized in that the bus controller (20) is designed for writing bus messages (30) of other bus subscribers (19) to the message memory (37) which are transmitted by other bus subscribers (19) between bus messages (30) respectively to be transmitted by other bus subscribers (19) within or outside the bus message sequence (47).
9.  The test device as set forth in any one of the preceding claims, characterized in that it includes a receiving means (41) which gives the bus controller (20) control instructions (64) for the reception of bus messages (30) at predetermined transmission slots (34a through 34e, 35f through 35k) of the motor vehicle bus (12).
10.  The test device as set forth in claim 9, characterized in that the receiving means (41) is adapted for writing a received mark (r) for transmission slots (34a through 34e and 35f through 35k) to the bus controller (20) at which the bus controller (20) is to receive bus messages (30).
11.  The test device as set forth in claim 10, characterized in that each memory location (56r through 56w and 57r through 57w) of the message memory (37) is associated with the transmission location (34a through 34e and 35f through 35k) of the motor vehicle bus (12) and that the receiving means (41) is adapted for marking memory locations (56r through 56w and 57r through 57w) for respective bus messages (30) to be received in the message memory (37) with the received mark (r), the bus controller (20) writing the received bus messages (30) to the memory locations (56r through 56w and 57r through 57w) provided with the mark (r).
12.  The test device as set forth in claim 10 or in claim 11, characterized in that the bus controller (20) writes a zero mark (61) or a zero information mark to memory locations (56r through 56w arm 57r through 57w), if the memory location (56r through 56w and 57r through 57w) has a received mark (r) associated with it and the bus controller (20) has not received any bus message (30) or a bus message (30) with zero information to the respective transmission slot (34a through 34e and 35f through 35k) and that the receiving means (41) is adapted for the issue of the zero mark (61) and the zero information mark to the control interface (27).
13.  The test device as set forth in any one of the claims 5 through 12, characterized in that it is adapted for reading out received bus messages (30) from the message memory (37) and for the transfer of the received bus messages (30) to the intermediate memory (38) and/or the control interface (27), the test device reading a memory location (56r through 56w and 57r through 57w) containing a received bus message (30) of the message memory (37) before rewriting by the bus controller (20).
14.  The test device as set forth in any one of the preceding claims, characterized in that bus messages (30) received in the message memory (37) and to be transmitted are able to be stored.
15.  A test method for testing a motor vehicle bus (12) comprising a test device (11) having a bus controller (20) for the transmission and reception of bus messages (30), the bus controller (20) having a message memory (37) for offering transmission data (65) for bus messages (30), the message memory (37) having a message capacity (48) for one bus message sequence (47) with bus messages (30) to be transmitted within a single transmission cycle (31 and 32) or a transmission cycle sequence (33) characterized by the steps of:
-reading out transmission data (65) for bus messages (30) from an intermediate memory (38) having a larger storage capacity (50) than the message memory (37), using transmission preparing means (40) of the test device (11),
- writing, in advance of the reading by the bus controller (20), of the transmission data (65) to the message memory (37) of the bus controller (20) by the transmission preparing means (40) so that the bus message sequence (47) is expanded by additional bus messages (30), which are transmitted by the bus controller (20 within the transmission cycle or the transmission cycle sequence (33) on the motor vehicle bus (12), and 
- transmission of bus messages (30) on the basis of the transmission data (65) prepared by the transmission data preparing means (40).
1   Abstract
A test device (11) and a test method, the test device (11) comprising a bus controller (20) for the transmission and reception of bus messages (30), the bus controller (20) having a message memory (37) for offering transmission data (65) for bus messages (30), the message memory (37) having a memory capacity (48) for a bus message sequence (47) with bus messages (30) to be transmitted within a single transmission cycle (31 and 32) or a transmission cycle sequence (33).  The test device (11) includes an intermediate memory (38) for the storage of transmission data (65) for bus messages (30) with a larger storage capacity (50) than the message memory (37).  The test device furthermore comprises a transmission preparing means (40) for reading transmission data (65) from the intermediate memory (38) and for writing, in advance of reading of the bus controller (20), to the message memory (37) of the bus controller (20) so that the bus message sequence (47) is expanded by additional bus messages (30) which are transmitted by the bus controller (20) within the transmission cycle (31 and 32) or the transmission cycle sequence (33) on the motor vehicle bus (12). 
2   Representative Drawing
Figure 1
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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