(57)【特許請求の範囲】
【請求項１】
直流電源と、この直流電源から直流電圧を入力して交流電圧を出力するインバータ部と、前記直流電源と前記インバータ部との間の直流電源線に介在する検出用抵抗と、この検出用抵抗の両端電圧に基づいて電流を検出する電流検出手段とを備えたインバータ装置において、
前記電流検出手段は、
所定のレベルシフト電圧を有するレベルシフト電源線と前記検出用抵抗の一端子との間に接続された分圧抵抗と、
基準電位端子対と入力端子とを有し、前記一の基準電位端子が前記検出用抵抗の他端子に接続され、前記他の基準電位端子に前記レベルシフト電圧と同極性の電圧が与えられ、前記入力端子が前記分圧抵抗の分圧点に接続されたＡ／Ｄ変換器とを備えて構成されていることを特徴とするインバータ装置。
【請求項２】
直流電源と、スイッチング素子を有し前記直流電源から直流電源線を介して直流電圧を入力し交流電圧を出力するインバータ部と、前記スイッチング素子と前記直流電源線との間に介在する検出用抵抗と、この検出用抵抗の両端電圧に基づいて電流を検出する電流検出手段とを備えたインバータ装置において、
前記電流検出手段は、
所定のレベルシフト電圧を有するレベルシフト電源線と前記検出用抵抗の一端子との間に接続された分圧抵抗と、
基準電位端子対と入力端子とを有し、前記一の基準電位端子が前記検出用抵抗の他端子に接続され、前記他の基準電位端子に前記レベルシフト電圧と同極性の電圧が与えられ、前記入力端子が前記分圧抵抗の分圧点に接続されたＡ／Ｄ変換器とを備えて構成されていることを特徴とするインバータ装置。
【請求項３】
前記Ａ／Ｄ変換器の入力端子に対する変換入力電圧範囲を規定する規定電圧が、前記レベルシフト電圧よりも低く設定されていることを特徴とする請求項１または２記載のインバータ装置。
【請求項４】
前記Ａ／Ｄ変換器は、前記基準電位端子対に印加される規定電圧により前記変換入力電圧範囲が規定されるように構成されていることを特徴とする請求項３記載のインバータ装置。
【請求項５】
前記Ａ／Ｄ変換器は、前記変換入力電圧範囲の上限値を規定する上限基準電位端子を備え、
前記上限基準電位端子に印加される規定電圧が前記レベルシフト電圧よりも低く設定されていることを特徴とする請求項３記載のインバータ装置。
【請求項６】
前記Ａ／Ｄ変換器は、前記変換入力電圧範囲の下限値を規定する下限基準電位端子を備え、
前記下限基準電位端子に印加される規定電圧が前記一の基準電位端子の電圧よりも高く設定されていることを特徴とする請求項３または５記載のインバータ装置。
【請求項７】
前記分圧抵抗が抵抗値Ｒａの抵抗と抵抗値Ｒｂの抵抗との直列回路から構成され、前記検出用抵抗の抵抗値がＲｃ、検出する最大電流値が±Ｉｍ、前記レベルシフト電圧がＶccである場合、前記抵抗値ＲａとＲｂとの比を
Ｒａ：Ｒｂ＝Ｖcc：（Ｉｍ・Ｒｃ）
に設定するとともに、前記上限基準電位端子に印加する規定電圧ＶRef を
ＶRef ＝（２・Ｖcc・Ｉｍ・Ｒｃ）／（Ｖcc＋Ｉｍ・Ｒｃ）
に設定することを特徴とする請求項５記載のインバータ装置。
【請求項８】
前記インバータ部を制御するプロセッサを備え、
前記Ａ／Ｄ変換器は前記プロセッサに内蔵されていることを特徴とする請求項１ないし７の何れかに記載のインバータ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直流電源とインバータ部とからなる主回路に検出用抵抗を配設し、その検出用抵抗の両端電圧に基づいて電流を検出するインバータ装置に関する。
【０００２】
【発明が解決しようとする課題】
例えばインバータ装置を用いてモータを駆動する場合、モータ電流のフィードバック制御や過電流保護制御を行う上でモータに流れる電流を精度良く検出する必要が生じる。こうした電流検出の手段として、特開平２−１９７２９５号公報あるいは特開平９−２２９９７２号公報には、直流電源とインバータ部との間の直流電源線あるいはインバータ部の下アーム側スイッチング素子と直流電源線との間にシャント抵抗（検出用抵抗）を介在させ、そのシャント抵抗の両端電圧をオペアンプや絶縁アンプにより増幅した後Ａ／Ｄ変換器に入力する構成が開示されている。この検出されたシャント抵抗の電流値とプロセッサが自ら生成するＰＷＭ駆動信号とにより、プロセッサはモータ電流を算出することができる。
【０００３】
シャント抵抗の両端電圧の処理回路にオペアンプ（以下において絶縁アンプも含む）が用いられるのは、電流の向きによりシャント抵抗の両端子間に正と負の電圧が現れるため、その電圧を単電源で動作するＡ／Ｄ変換器またはＡ／Ｄ変換機能を備えたプロセッサに直接入力することができないことによる。また、シャント抵抗の電圧降下は小さいため、その電圧を増幅して上記Ａ／Ｄ変換器やプロセッサの入力電圧範囲に合わせ込む上でも都合が良い。
【０００４】
しかしながら、電流検出手段としてオペアンプを用いると回路構成が複雑化するととともに正負電源が必要となり、回路規模およびコストが上昇してしまう。また、オペアンプ自身の持つ動作遅れによって電流の検出遅れが発生するため、必要な電流検出精度を確保するためには高速・高精度タイプのオペアンプ（コストが高い）を使用する必要があった。
【０００５】
本発明は上記事情に鑑みてなされたもので、その目的は、オペアンプを使用せずに低コストで且つ精度良く電流を検出することができる電流検出手段を備えたインバータ装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載したインバータ装置は、直流電源と、この直流電源から直流電圧を入力して交流電圧を出力するインバータ部と、直流電源とインバータ部との間の直流電源線に介在する検出用抵抗と、この検出用抵抗の両端電圧に基づいて電流を検出する電流検出手段とを備えたインバータ装置において、電流検出手段は、所定のレベルシフト電圧を有するレベルシフト電源線と検出用抵抗の一端子との間に接続された分圧抵抗と、基準電位端子対と入力端子とを有し、一の基準電位端子が検出用抵抗の他端子に接続され、他の基準電位端子にレベルシフト電圧と同極性の電圧が与えられ、入力端子が分圧抵抗の分圧点に接続されたＡ／Ｄ変換器とを備えて構成されている。
【０００７】
この構成によれば、直流電源、インバータ部、およびインバータ部に接続された負荷（例えばモータ）の状態に応じて検出用抵抗に正負の電流が流れる。この時、Ａ／Ｄ変換器の一の基準電位端子（検出用抵抗の他端子）を基準電位とすれば、検出用抵抗の一端子の電位は上記電流に比例して正負に変化する。本手段ではこの検出用抵抗の一端子が分圧抵抗を介してレベルシフト電源線にプルアップされているので、その分圧抵抗の分圧点の電位はレベルシフト電圧の極性（正または負）に応じて正方向または負方向にレベルシフトされた電位となり、Ａ／Ｄ変換器の入力端子には上記電流に比例した正または負の単一極性の電圧が入力されるようになる。
【０００８】
従って、本手段によればオペアンプおよびそれに付随する回路が不要となり、電流検出手段の回路構成が簡単となってそのコストを下げることができる。また、オペアンプを用いていないのでオペアンプの動作遅れに起因する検出タイミングの遅れがなく、さらに検出用抵抗と分圧抵抗に高精度のものを用いれば、精度良く電流を検出することができる。
【０００９】
請求項２に記載したインバータ装置は、請求項１記載のインバータ装置に対し、検出用抵抗がインバータ部のスイッチング素子と直流電源線との間に介在している点を異にしている。本手段によっても上述同様の作用、効果を得られる。
【００１０】
この場合、分圧抵抗の分圧点に現れる電圧は、レベルシフト電圧よりも（絶対値として）低くなるため、規定電圧とレベルシフト電圧とを等しく設定すると、Ａ／Ｄ変換器の変換入力電圧範囲に使用されない電圧範囲が生じる。そこで、Ａ／Ｄ変換器の入力端子に対する変換入力電圧範囲を規定する規定電圧を、レベルシフト電圧よりも（絶対値として）低く設定することが好ましい（請求項３）。この手段によれば、変換入力電圧範囲を分圧点の電圧範囲に近付けることができ、Ａ／Ｄ変換器の分解能を実効的に高めることができる。
【００１１】
この場合、基準電位端子対に印加される規定電圧により変換入力電圧範囲が規定されるようにＡ／Ｄ変換器を構成したり（請求項４）、Ａ／Ｄ変換器に変換入力電圧範囲の上限値または下限値を規定する上限基準電位端子または下限基準電位端子を備けると良い（請求項５、６）。
【００１２】
また、上限基準電位端子を備ける場合において、分圧抵抗を抵抗値Ｒａの抵抗と抵抗値Ｒｂの抵抗との直列回路から構成し、検出用抵抗の抵抗値をＲｃ、検出する最大電流値を±Ｉｍ、レベルシフト電圧をＶccとした場合、抵抗値ＲａとＲｂとの比を
Ｒａ：Ｒｂ＝Ｖcc：（Ｉｍ・Ｒｃ）
に設定するとともに、上限基準電位端子に印加する規定電圧ＶRef を
ＶRef ＝（２・Ｖcc・Ｉｍ・Ｒｃ）／（Ｖcc＋Ｉｍ・Ｒｃ）
に設定することが一つの好ましい設定状態となる（請求項７）。
【００１３】
この設定状態では、負の最大電流−Ｉｍが流れている時のＡ／Ｄ変換器の入力端子の電圧が０Ｖとなり、正の最大電流＋Ｉｍが流れている時のＡ／Ｄ変換器の入力端子の電圧が規定電圧ＶRef に等しくなる。つまり、上記設定によりＡ／Ｄ変換器の入力端子の電圧変化範囲と変換入力電圧範囲とが一致し、実効的なＡ／Ｄ変換器の分解能を最も高めることができる。
【００１４】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図４を参照しながら説明する。
図２は、ブラシレスモータを駆動するインバータ装置の概略的な電気的構成を示している。この図２において、インバータ装置１は、直流電源部２（直流電源に相当）、インバータ部３、電流検出抵抗４（検出用抵抗に相当）、レベルシフト部５、制御回路６および位置信号発生部７から構成されている。
【００１５】
直流電源部２は、交流電源８の単相交流電圧を整流するダイオードブリッジ回路９と、電源線１０と１１（直流電源線に相当）との間に接続された平滑用のコンデンサ１２とから構成されている。インバータ部３は、上記電源線１０と１１との間に三相ブリッジ接続されたＮチャネル型のＭＯＳトランジスタ１３〜１８（スイッチング素子に相当）から構成されており、そのＵ相、Ｖ相、Ｗ相の各出力端子１９、２０、２１にはブラシレスモータ２２のステータ巻線２２ｕ、２２ｖ、２２ｗが接続されている。ＭＯＳトランジスタ１３〜１８のドレイン・ソース間には、それぞれ図示極性の還流ダイオード１３ｄ〜１８ｄが並列に接続されている。
【００１６】
ブラシレスモータ２２は、ロータ位置を検出するために、１２０°（電気角）の間隔で配設された３つのホールＩＣからなる位置センサ２３を備えている。位置信号発生部７は、この位置センサ２３からの信号を入力し、互いに１２０°の位相差を持つ位置信号Ｈａ、Ｈｂ、Ｈｃを出力するようになっている。
【００１７】
制御回路６は、ＤＳＰなどの高速演算が可能なプロセッサ６ａとＭＯＳトランジスタ１３〜１８に対するゲート駆動回路６ｂとから構成されている。このうちプロセッサ６ａは、ＣＰＵ６ｃ、実行プログラムが格納された書き換え可能な不揮発性メモリ６ｄ、一時的なデータが格納される揮発性メモリ６ｅ、例えば１０ビットの分解能を有するＡ／Ｄ変換器６ｆ、ＰＷＭ回路６ｇ、入出力回路６ｈなどから構成されている。制御電源線２４とグランド線２５との間には、図示しない制御用電源回路から電圧Ｖcc1 （ここでは３．３Ｖ）が供給されており、プロセッサ６ａはこの電圧Ｖcc1 を電源電圧として動作するようになっている。
【００１８】
インバータ装置１は、ＰＷＭ制御とともにブラシレスモータ２２のトルク制御を行うため、ブラシレスモータ２２の出力トルクと比例関係にあるステータ巻線２２ｕ、２２ｖ、２２ｗに流れる電流（以下、モータ電流Ｉｕ、Ｉｖ、Ｉｗと称す）を検出するようになっている。すなわち、直流電源部２とインバータ部３との間の電源線１１に電流検出抵抗４を介在させ、この電流検出抵抗４に発生する電圧降下に基づいてモータ電流Ｉｕ、Ｉｖ、Ｉｗを得る。この場合、直流電源部２における電源線１１の電位とインバータ部３における電源線１１の電位とは異なる。本実施形態ではインバータ部３における電源線１１を上記グランド線２５に接続して基準電位を与えている。
【００１９】
図１は、レベルシフト部５とＡ／Ｄ変換器６ｆとから構成される電流検出部２６（電流検出手段に相当）の具体的な電気的構成を示している。この図１において、制御電源線２７（レベルシフト電源線に相当）とグランド線２５との間には、図示しない制御用電源回路からレベルシフト電圧Ｖcc2 （ここでは５Ｖ）が供給されている。電流検出抵抗４と直流電源部２との共通接続点をノードＮａ、電流検出抵抗４とインバータ部３との共通接続点をノードＮｂとすれば、上記制御電源線２７とノードＮａとの間には抵抗５ａと５ｂとの直列回路（分圧抵抗に相当）からなるレベルシフト部５が接続されている。また、ノードＮｂは、上述したようにグランド線２５に接続されている。
【００２０】
プロセッサ６ａに内蔵されたＡ／Ｄ変換器６ｆは、正側の電源端子（VCCA端子）２８、負側の電源端子（VSSA端子）２９、変換入力電圧範囲の上限値を規定する規定端子（VRefHi端子）３０、変換入力電圧範囲の下限値を規定する規定端子（VRefLo端子）３１および入力端子（VADin1端子）３２を備えている。ここで、電源端子２８、２９が基準電位端子に相当し、規定端子３０、３１がそれぞれ上限基準電位端子、下限基準電位端子に相当する。
【００２１】
電源端子２８と規定端子３０は制御電源線２４に接続され、電源端子２９と規定端子３１はグランド線２５に接続され、入力端子３２は抵抗５ａと５ｂとの共通接続点Ｎｃ（分圧点に相当）に接続されている。また、Ａ／Ｄ変換器６ｆは、ＣＰＵ６ｃからの変換指令信号に従って入力端子３２への入力電圧Ｖinをサンプリングし、Ａ／Ｄ変換を開始するようになっている。
【００２２】
次に、本実施形態の作用について図３および図４も参照しながら説明する。
インバータ装置１は、プロセッサ６ａに内蔵されたＰＷＭ回路６ｇにより、ブラシレスモータ２２を正弦波ＰＷＭ駆動する。図３は、正弦波ＰＷＭ駆動時における各部の波形を示している。ＰＷＭ回路６ｇはＰＷＭを実行するための複数のカウンタ（図示せず）を備えており、図３（ａ）はキャリア信号である三角波信号Ｓｃと正弦波状に変化する制御信号Ｓｕ、Ｓｖ、Ｓｗの各カウンタ値を示している。
【００２３】
ＰＷＭ回路６ｇは、コンパレータ（図示せず）によって三角波信号Ｓｃのカウンタ値と制御信号Ｓｕ、Ｓｖ、Ｓｗの各カウンタ値とを比較し、図３（ｂ）に示すＵ相、Ｖ相、Ｗ相の駆動信号Ｄｕ、Ｄｖ、Ｄｗを生成する。ここで、駆動信号Ｄｕ、Ｄｖ、ＤｗがＨレベルの期間にあってはそれぞれ上アーム側のＭＯＳトランジスタ１３、１４、１５がオン駆動され、駆動信号Ｄｕ、Ｄｖ、ＤｗがＬレベルの期間にあってはそれぞれ下アーム側のＭＯＳトランジスタ１６、１７、１８がオン駆動される。
【００２４】
図３（ｃ）は、力行時においてインバータ部３から電源線１１に介在する電流検出抵抗４を介して直流電源部２に流れる電流Ｉｒを示している。この図３（ｃ）における区間Ａでは、Ｕ相、Ｖ相、Ｗ相ともに上アーム側のＭＯＳトランジスタ１３、１４、１５がオン駆動されており、モータ電流Ｉｕ、Ｉｖ、Ｉｗはインバータ部３とステータ巻線２２ｕ、２２ｖ、２２ｗとの間で還流するため、電流検出抵抗４の電流Ｉｒは０となる。従って、この区間Ａにおいては、ＣＰＵ６ｃは電流ＩｒのサンプリングおよびＡ／Ｄ変換を行わない。これは、下アーム側のＭＯＳトランジスタ１６、１７、１８が全てオン駆動されている期間についても同様である。
【００２５】
これに対し、区間Ｂおよび区間Ｃにおいては、ＣＰＵ６ｃは駆動信号Ｄｕ、Ｄｖ、Ｄｗに基づいてＡ／Ｄ変換器６ｆに対し変換指令信号を出力する。これにより電流ＩｒのサンプリングおよびＡ／Ｄ変換が行われ、以下に示す電流値Ｉr1およびＩr2が得られる。すなわち、区間Ｂでは、Ｕ相の下アーム側のＭＯＳトランジスタ１６およびＶ相とＷ相の上アーム側のＭＯＳトランジスタ１４と１５がオン駆動されているため、電流検出抵抗４に流れる電流値Ｉr1は以下の（１）式で示すようになる。
Ｉr1＝Ｉｖ＋Ｉｗ                                            …（１）
【００２６】
また、区間Ｃでは、Ｕ相とＶ相の下アーム側のＭＯＳトランジスタ１６、１７およびＷ相の上アーム側のＭＯＳトランジスタ１５がオン駆動されているため、電流検出抵抗４に流れる電流値Ｉr2は以下の（２）式で示すようになる。
Ｉr2＝Ｉｗ                                                  …（２）
【００２７】
ＣＰＵ６ｃは、Ａ／Ｄ変換により得られたこれら電流値Ｉr1、Ｉr2を用いて、以下の（３）式、（４）式、（５）式によりモータ電流値Ｉｗ、Ｉｖ、Ｉｕを順に算出する。
Ｉｗ＝Ｉr2                                                  …（３）
Ｉｖ＝Ｉr1−Ｉｗ                                            …（４）
Ｉｕ＝−Ｉｖ−Ｉｗ                                          …（５）
【００２８】
さて、電流検出抵抗４に流れる電流Ｉｒは、力行時においてインバータ部３（ノードＮｂ）から直流電源部２（ノードＮａ）の向き（正方向）に流れ、この時のノードＮａの電圧はノードＮｂの電位を基準として負となる。そこで、電流検出部２６において、ノードＮａを抵抗５ｂ、５ａを介して制御電源線２７にプルアップし、ノードＮａの電圧を正方向にレベルシフトしている。
【００２９】
ブラシレスモータ２２に流れる電流が±２０Ａ以下である本実施形態の場合、抵抗５ａの抵抗値Ｒａが５ｋΩ、抵抗５ｂの抵抗値Ｒｂが２ｋΩ、電流検出抵抗４の抵抗値Ｒｃが０．１Ωに設定されている。また、Ａ／Ｄ変換器６ｆの規定端子３０に電圧Ｖcc1 （３．３Ｖ）が与えられ、規定端子３１にＶss（０Ｖ）が与えられているので、Ａ／Ｄ変換器６ｆの変換入力電圧範囲は０Ｖから３．３Ｖとなり、Ａ／Ｄ変換器６ｆはこの３．３Ｖ幅の変換入力電圧範囲内の入力電圧Ｖinを１０ビットの分解能でＡ／Ｄ変換する。
【００３０】
図４は、電流検出抵抗４に振幅２０Ａの正弦波状の電流Ｉｒが流れたと仮定した場合における当該電流ＩｒとＡ／Ｄ変換器６ｆの入力電圧Ｖinの波形を示している。この場合、電流検出抵抗４の両端子間には電流Ｉｒに比例して振幅２Ｖの電圧降下が生じ、入力電圧Ｖinは１．４Ｖを中心として振幅１．４Ｖの正弦波状の電圧となる。また、電流分解能は０．０４６Ａ／ビットとなって実用上十分な精度が得られる。ただし、本設定においては、電流Ｉｒが＋２０Ａの場合における入力電圧Ｖinと変換入力電圧範囲の下限電圧０Ｖとの間のマージンが０Ｖとなる。従って、さらに余裕のある設計をする必要がある場合には、レベルシフト電圧Ｖcc2 をより高く設定し、電流Ｉｒが０の時の入力電圧値Ｖinが電圧Ｖcc1 の１／２（つまり１．６５Ｖ）付近となるようにすれば良い。
【００３１】
以上説明したように、本実施形態では電源線１１に介在する電流検出抵抗４の一端子（ノードＮａ）を抵抗５ｂ、５ａを介して制御電源線２７にプルアップし、他端子（ノードＮｂ）をグランド線２５に接続し、抵抗５ａ、５ｂの分圧点の電圧をＡ／Ｄ変換器６ｆに入力する構成としたので、Ａ／Ｄ変換器６ｆの入力端子３２には電流に比例した正の単一極性の電圧Ｖinが入力されるようになる。
【００３２】
従って、本実施形態によればオペアンプおよびそれに付随する回路が不要とり、電流検出部２６の回路構成が簡単となってそのコストを下げることができる。また、オペアンプを用いていないのでオペアンプの動作遅れに起因する検出タイミングの遅れがなく、さらに電流検出用抵抗４と抵抗５ａ、５ｂに高精度のものを用いることにより、電流を精度良く検出することができる。また、Ａ／Ｄ変換器６ｆはプロセッサ６ａに内蔵されているので、ディスクリートのＡ／Ｄ変換器を使用した場合に比べ、通信遅れによる検出タイミングのずれやパターンノイズによる検出精度の低下を極力低減することができる。
【００３３】
さらに、Ａ／Ｄ変換器６ｆの変換入力電圧範囲を規定する規定端子３０、３１をそれぞれ電源端子２８、２９に接続し、その電源端子２８、２９にレベルシフト電圧Ｖcc2 （５Ｖ）よりも低い電圧Ｖcc1 （３．３Ｖ）を与えたので、変換入力電圧範囲を入力電圧Ｖinの電圧範囲（±２０Ａに対し０Ｖ〜２．８Ｖ）に近付けることができ、Ａ／Ｄ変換器６ｆの分解能を実効的に高めることができる。
【００３４】
（第２の実施形態）
次に、本発明の第２の実施形態について図５および図６を参照しながら説明する。
図５は、レベルシフト部５とＡ／Ｄ変換器６ｆとから構成される電流検出部３３（電流検出手段に相当）の電気的構成を示している。本実施形態のインバータ装置は、第１の実施形態に対しこの電流検出部３３の構成のみを異にしており、その他の部分は図２に示すインバータ装置と同一構成となっている。なお、本実施形態では、ブラシレスモータ２２に流れる電流は±３Ａ以下である。
【００３５】
図５において、Ａ／Ｄ変換器６ｆの規定端子３０および３１には、それぞれ図示しない制御用電源回路から電圧Ｖcc1 （３．３Ｖ）とは別の２．７Ｖおよび２．３Ｖの規制電圧が与えられている。また、抵抗５ａの抵抗値Ｒａと抵抗５ｂの抵抗値Ｒｂとがともに５ｋΩに設定されている。
【００３６】
図６は、電流検出抵抗４に振幅３Ａの正弦波状の電流Ｉｒが流れたと仮定した場合における当該電流ＩｒとＡ／Ｄ変換器６ｆの入力電圧Ｖinの波形を示している。この場合、電流検出抵抗４の両端子間には電流Ｉｒに比例して振幅０．３Ｖの電圧降下が生じ、入力電圧Ｖinは２．５Ｖを中心として振幅０．１５Ｖの正弦波状の電圧となる。本実施形態では電流Ｉｒが±３Ａ以下と小さいために入力電圧Ｖinの振幅が小さくなるが、上記規制電圧を与えることによりＡ／Ｄ変換器６ｆの変換入力電圧範囲を２．３Ｖから２．７Ｖの電圧範囲に狭めたため、電流分解能は０．００６Ａ／ビットとなり実用上十分な精度が得られる。
【００３７】
（第３の実施形態）
次に、本発明の第３の実施形態について電流検出部の電気的構成を示す図７およびインバータ装置の概略的な電気的構成を示す図８を参照しながら説明する。なお、図７、図８において図１、図２と同一構成部分には同一符号を付して示し、ここでは相違する構成部分について説明する。
【００３８】
図８に示すインバータ装置３４において、電源線１１はグランド線２５に接続されており、ＭＯＳトランジスタ１６、１７、１８の各ソースと電源線１１との間にはそれぞれ電流検出抵抗３５、３６、３７（検出用抵抗に相当）が接続されている。
【００３９】
レベルシフト部３８は、Ａ／Ｄ変換器６ｆとともに電流検出部３９（電流検出手段）を構成するもので、図７に示すように、電流検出抵抗３５、３６、３７のＭＯＳトランジスタ側の各端子を制御電源線２７にプルアップするための抵抗３８ａと３８ｂとの直列回路、抵抗３８ｃと３８ｄとの直列回路、抵抗３８ｅと３８ｆとの直列回路（それぞれ分圧抵抗に相当）から構成されている。各直列回路の分圧点は、それぞれＡ／Ｄ変換器６ｆの入力端子（VADin1）３２、入力端子（VADin2）４０、入力端子（VADin3）４１に接続されている。Ａ／Ｄ変換器６ｆは、１つの変換コアとマルチプレクサとを内蔵した多チャンネル型で、ＣＰＵ６ｃからの変換指令信号に従って何れかのチャンネル（入力端子）を選択してサンプリングとＡ／Ｄ変換とを行うようになっている。なお、抵抗３８ａ、３８ｃ、３８ｅの抵抗値Ｒａは５ｋΩに設定され、抵抗３８ｂ、３８ｄ、３８ｆの抵抗値Ｒｂは２ｋΩに設定され、電流検出抵抗３５、３６、３７の抵抗値Ｒｃは０．１Ωに設定されている。
【００４０】
モータ電流Ｉｕ、Ｉｖ、Ｉｗは、それぞれ各相についての下アーム側のＭＯＳトランジスタ１６、１７、１８がオンしている期間、ＭＯＳトランジスタ１６、１７、１８または還流ダイオード１６ｄ、１７ｄ、１８ｄを通して電流検出抵抗３５、３６、３７に流れる。そこで、ＣＰＵ６ｃは、各相について下アーム側のＭＯＳトランジスタ１６、１７、１８をオン駆動している期間において当該相の電流検出を行う。この時のＡ／Ｄ変換器６ｆの入力電圧Ｖinの変化範囲は、第１の実施形態と同じである。なお、モータ電流Ｉｕ、Ｉｖ、Ｉｗについて図８に示す向きを正方向とすれば、Ａ／Ｄ変換後のディジタル値について符号を反転した値がモータ電流Ｉｕ、Ｉｖ、Ｉｗの検出値となる。
【００４１】
以上説明したように、本実施形態によっても第１の実施形態と同様の効果が得られる。さらに、第１の実施形態に比べ各相の電流検出可能期間が長くなるため、電流サンプリングの時間的なマージンが大きくなり、より確実な電流検出が可能となる。
【００４２】
（第４の実施形態）
次に、図１、図５または図７を参照しながら、抵抗５ａ（３８ａ、３８ｃ、３８ｅ）の抵抗値Ｒａと抵抗５ｂ（３８ｂ、３８ｄ、３８ｆ）の抵抗値Ｒｂについての最適な定数設定法について説明する。なお、ここではＡ／Ｄ変換器６ｆの規定端子３１をグランド線２５に接続するとともに規定端子３０に規定電圧ＶRef を与える場合について説明するが、規定端子３１に規定電圧を与える場合、または規定端子３０、３１にそれぞれ規定電圧を与える場合であっても同様の手法により定数を設定できる。
【００４３】
まず第１に、ブラシレスモータ２２にその正の最大定格電流Ｉｍが流れた場合に、Ａ／Ｄ変換器６ｆの入力電圧Ｖinが０Ｖとなるように設定する。これは、Ａ／Ｄ変換器６ｆの入力端子３２、４０、４１に負の電圧が印加されるのを防止するとともに、入力電圧Ｖinの電圧範囲を変換入力電圧範囲に近付けて実効的な分解能を高めるためである。この第１の設定条件によれば、抵抗値ＲａとＲｂとの比について以下の（６）式で示す関係式が得られる。
Ｒａ：Ｒｂ＝Ｖcc2 ：（Ｉｍ・Ｒｃ）                        …（６）
【００４４】
第２に、ブラシレスモータ２２にその負の最大定格電流Ｉｍが流れた場合におけるＡ／Ｄ変換器６ｆの入力電圧Ｖinを規定電圧ＶRef として設定する。これも、実効的な分解能を高めるためである。この第２の設定条件により、規定電圧ＶRef について以下の（７）式で示す関係式が得られる。
ＶRef ＝（２・Ｖcc2 ・Ｉｍ・Ｒｃ）／（Ｖcc2 ＋Ｉｍ・Ｒｃ）…（７）
【００４５】
規定端子３０に規定電圧ＶRef を与える構成において、上記（６）式および（７）式を満足するように抵抗値Ｒａ、Ｒｂ、Ｒｃ、規定電圧ＶRef およびレベルシフト電圧Ｖcc2 を設定することにより、Ａ／Ｄ変換器６ｆの入力電圧Ｖinの電圧範囲と変換入力電圧範囲とが一致し、実効的な分解能を最も高めることができる。
【００４６】
（その他の実施形態）
なお、本発明は上記した各実施形態に限定されるものではなく、以下のような変形あるいは拡大が可能である。
各実施形態ではインバータ部３における電源線１１をグランド線２５に接続して基準電位を与えたが、直流電源部２における電源線１１をグランド線２５に接続して基準電位を与えるように構成しても良い。
電圧Ｖcc1 とレベルシフト電圧Ｖcc2 とが等しい場合、あるいは電圧Ｖcc1 がレベルシフト電圧Ｖcc2 よりも高い場合であっても、入力電圧Ｖinの電圧範囲に合わせて規定端子３０、３１に適当な規定電圧を与えることにより、実効的な分解能を高めることができる。
【００４７】
通信遅れやパターンノイズなどに配慮を払った上で、ディスクリートのＡ／Ｄ変換器を使用しても良い。
インバータ装置１、３４の負荷はブラシレスモータに限られず、誘導モータや同期モータなどであっても良い。また、モータ以外の負荷であっても良い。
【００４８】
【発明の効果】
以上の説明から明らかなように、本発明のインバータ装置は、直流電源とインバータ部との間の直流電源線に介在する検出用抵抗の一端子を分圧抵抗を介して所定のレベルシフト電圧を有するレベルシフト電源線に接続し、他端子をＡ／Ｄ変換器の第１の基準電位端子に接続し、分圧抵抗の分圧点をＡ／Ｄ変換器の入力端子に接続した構成を備えているので、Ａ／Ｄ変換器の入力端子には電流に比例した正または負の単一極性の電圧が入力される。従って、オペアンプおよびそれに付随する回路が不要となり、電流検出手段の回路構成が簡単となってそのコストを下げることができる。また、オペアンプの動作遅れに起因する検出タイミングの遅れがなく、さらに検出用抵抗と分圧抵抗に高精度のものを用いれば、精度良く電流を検出することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電流検出部の電気的構成図
【図２】インバータ装置の概略的な電気的構成図
【図３】正弦波ＰＷＭ駆動時における各部の波形を示す図
【図４】電流ＩｒとＡ／Ｄ変換器の入力電圧Ｖinとの関係を示す波形図
【図５】本発明の第２の実施形態を示す図１相当図
【図６】図４相当図
【図７】本発明の第３の実施形態を示す図１相当図
【図８】図２相当図
【符号の説明】
１、３４はインバータ装置、２は直流電源部（直流電源）、３はインバータ部、４、３５、３６、３７は電流検出抵抗（検出用抵抗）、５ａ、５ｂ、３８ａ〜３８ｆは抵抗（分圧抵抗）、６ａはプロセッサ、６ｆはＡ／Ｄ変換器、１０、１１は電源線（直流電源線）、１３〜１８はＭＯＳトランジスタ（スイッチング素子）、２６、３３、３９は電流検出部（電流検出手段）、２７は制御電源線（レベルシフト電源線）、２８、２９は電源端子（基準電位端子）、３０は規定端子（上限基準電位端子）、３１は規定端子（下限基準電位端子）、３２、４０、４１は入力端子を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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