(57)【特許請求の範囲】
【請求項１】
ＭＯＳパワーデバイスであって、
上部表面とその下に在るドレイン領域とを有する上部層を含む基板と、
前記ドレイン領域の上に在る前記上部層内に配置された第１のコンダクタンス型の井戸領域と、
各々のゲートが、前記上部層の前記上部表面から前記井戸領域を通って前記ドレイン領域内に延びるトレンチであって、前記各トレンチがその表面を裏打ちする絶縁材料と前記上部層の上部表面の実質的に下方の選択されたレベルにまでそのトレンチの下部を充填する導電性材料と前記トレンチの残り部分を実質的に前記基板のレベルまで充填する絶縁材料とからなる前記トレンチを有する、間隔をあけて埋め込まれた複数のゲートと、
前記各トレンチの上部に隣接して前記上部層に配置されたソース領域であって、各ソース領域が前記ソース領域と前記トレンチ内の前記導電性材料との間にオーバーラップをもたらすように選択された前記上部層内の深さにまで前記上部表面から延びているとともに、隣接するトレンチの間を延びている第２のコンダクタンス型の複数の高度にドープされた前記ソース領域と、
前記高度にドープされたソース領域の各々におけるＶ字形の溝であって、前記各Ｖ字形の溝は前記ソース領域を通って前記井戸領域に延びて、前記井戸領域における最下点で終わるとともに、前記ソース領域を２つのソース領域に、前記Ｖ字形の溝によって互いが分離されるように、かつ各ソース領域が対向するトレンチに隣接するように分割する、互いに鋭角に配置されて前記最下点で交差する二つの面からなる前記Ｖ字形の溝と、
前記Ｖ字形の溝の一つ以上のＶ字形の溝の前記最下点に隣接する前記井戸領域に配置されていて、前記Ｖ字形の溝が貫通する前記２つのソース領域にも隣接するとともに、直接接触する第１のコンダクタンス型の高度にドープされた本体領域と、
前記基板上に配置されており、前記本体領域とソース領域とに電気的に接触している導電性層とを含むＭＯＳパワーデバイス。
【請求項２】
前記鋭角は、６０度から８０度である、請求項１に記載のＭＯＳパワーデバイス。
【請求項３】
前記鋭角は、５４度から５５度である、請求項２に記載のＭＯＳパワーデバイス。
【請求項４】
前記第１のコンダクタンス型はＰ型であり、前記第２のコンダクタンス型はＮ型である、請求項１に記載のＭＯＳパワーデバイス。
【請求項５】
前記第１のコンダクタンス型はＮ型であり、前記第２のコンダクタンス型はＰ型である、請求項１に記載のＭＯＳパワーデバイス。
【請求項６】
前記上部層は、エピタキシャル層を含む、請求項１に記載のＭＯＳパワーデバイス。
【請求項７】
前記上部層は、前記基板の高度にドープされた部分を含む、請求項１に記載のＭＯＳパワーデバイス。
【請求項８】
前記基板は、単結晶シリコンを含む、請求項１に記載のＭＯＳパワーデバイス。
【請求項９】
前記トレンチ内の前記絶縁材料は、二酸化シリコンを含む、請求項１に記載のＭＯＳパワーデバイス。
【請求項１０】
前記トレンチ内の前記導電性材料は、金属とシリサイドとドープトポリシリコンとからなるグループから選択されることを特徴とする、請求項１に記載のＭＯＳパワーデバイス。
【請求項１１】
前記ＭＯＳパワーデバイスは、パワーＭＯＳＦＥＴと絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）とＭＯＳ制御サイリスタ（ＭＣＴ）と累積電界効果トランジスタ（ＡＣＣＵＦＥＴ）とからなるグループから選択されることを特徴とする、請求項１に記載のＭＯＳパワーデバイス。
【請求項１２】
ＭＯＳパワーデバイスを製造するためのプロセスであって、
上部表面とその下に在るドレイン領域とを有する上部層を含む半導体基板を用意するステップと、
前記ドレイン領域の上に在る前記上部層内に第１のコンダクタンス型の井戸領域を形成するステップと、
各々が前記上部層の前記上部表面から前記井戸領域を通って前記ドレイン領域内に延びる、間隔をあけて配置された複数のゲートトレンチを形成するステップと、
前記各トレンチを絶縁材料で裏打ちし、前記各トレンチの下部を前記上部層の上部表面の実質的に下方の選択されたレベルにまで導電性材料で充填するステップと、
前記基板上に絶縁材料を配置するステップと、
前記絶縁材料を前記基板のレベルまで平坦化することによって複数のゲートトレンチを形成するステップと、
前記各トレンチの前記上部に隣接して前記上部層に第２のコンダクタンス型の複数の高度にドープされたソース領域であって、各ソース領域が前記ソース領域と前記トレンチ内の前記導電性材料との間にオーバーラップをもたらすように選択された前記上部層内の深さにまで前記上部表面から延びている前記ソース領域を形成するステップと、
前記高度にドープされたソース領域の各々の中のＶ字形の溝であって、前記各Ｖ字形の溝は前記ソース領域を通って前記井戸領域に延びて、最下点で終わっているとともに、前記ソース領域を、間隔をあけて配置された２つのソース領域に分割する、互いに鋭角に配置されて前記最下点で交差する二つの面からなる前記Ｖ字形の溝を形成するステップと、
前記Ｖ字形の溝の一つ以上のＶ字形の溝の前記最下点に隣接する前記井戸領域に、前記Ｖ字形の溝が貫通するソース領域に隣接するとともに、前記隣接するソース領域に直接接触する第１のコンダクタンス型の高度にドープされた本体領域を打ち込むステップと、
前記基板上に、前記本体領域とソース領域とに電気的に接触する導電性層を堆積するステップとを備えるＭＯＳパワーデバイスを製造するためのプロセス。
【請求項１３】
前記鋭角は、６０度から８０度である、請求項１２に記載のプロセス。
【請求項１４】
前記鋭角は、５４度から５５度である、請求項１３に記載のプロセス。
【請求項１５】
前記第１のコンダクタンス型はＰ型であり、前記第２のコンダクタンス型はＮ型である、請求項１２に記載のプロセス。
【請求項１６】
前記第１のコンダクタンス型はＮ型であり、前記第２のコンダクタンス型はＰ型である、請求項１２に記載のプロセス。
【請求項１７】
前記上部層は、エピタキシャル層を含む、請求項１２に記載のプロセス。
【請求項１８】
前記上部層は、前記基板の高度にドープされた部分を含む、請求項１２に記載のプロセス。
【請求項１９】
前記基板は、単結晶シリコンを含む、請求項１２に記載のプロセス。
【請求項２０】
前記トレンチ内の前記絶縁材料は、二酸化シリコンを含む、請求項１２に記載のプロセス。
【請求項２１】
前記トレンチ内の前記導電性材料は、金属とシリサイドとドープトポリシリコンとからなるグループから選択されることを特徴とする、請求項１２に記載のプロセス。
【請求項２２】
前記高度にドープされたソース領域の各々における前記Ｖ字形の溝を形成するステップは、プロパノール水に溶けたＫＯＨを使用してシリコンをエッチングするステップを備える、請求項１２に記載のプロセス。
【請求項２３】
前記井戸領域に第１のコンダクタンス型の高度にドープされた本体領域を打ち込むステップは、０度の打ち込み角度で前記Ｖ字形の溝を介してドーパントを打ち込むステップを備える、請求項１２に記載のプロセス。
【請求項２４】
前記ドーパントを打ち込むステップに続いて急速温度アニール処理が行われることを特徴とする、請求項２３に記載のプロセス。
【請求項２５】
前記ドーパントは、５×１０15ｃｍ-2というドーズ量で打ち込まれるホウ素である、請求項２３に記載のプロセス。
【請求項２６】
前記ＭＯＳパワーデバイスは、パワーＭＯＳＦＥＴと絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）とＭＯＳ制御サイリスタ（ＭＣＴ）と累積電界効果トランジスタ（ＡＣＣＵＦＥＴ）とからなるグループから選択されることを特徴とする、請求項１２に記載のプロセス。
【発明の詳細な説明】
【０００１】
【技術の属する技術分野】
本発明は、ＭＯＳパワーデバイス及びそれを製造するためのプロセスに関し、また特に連続体接触と広いアクティブ・チャネルとを有するＭＯＳパワーデバイス及びそれを製造するためのプロセスに関する。
【０００２】
【従来の技術】
参考のために開示内容がここに組み入れられている「ＭＯＳ−ＧＡＴＥＤ  ＤＥＶＩＣＥ  ＨＡＶＩＮＧ  Ａ  ＢＵＲＩＥＤ  ＧＡＴＥ  ＡＮＤ  ＰＲＯＣＥＳＳ  ＦＯＲ  ＦＯＲＭＩＮＧ  ＳＡＭＥ（埋め込みゲートを有するＭＯＳゲートデバイスとその形成プロセス）」に関するＣｈｒｉｓｔｏｐｈｅｒ  Ｂ．Ｋｏｃｏｎ等によって１９９９年３月１日に出願された同時係属中の一般に譲渡される米国出願第０９／２６０，４１１号は、凹ませて埋め込まれたゲートの使用によって高いセル実装密度をもたらすと期待される素子を説明している。図１（出願第０９／２６０，４１１号の図２）は、エピタキシャルドープ済み上部層２０２が堆積されたドープ済みＮ＋基板２０１を含むトレンチＭＯＳゲートデバイス２００を示している。エピタキシャル層２０２は、ドレイン領域２０３と重度ドープ済みＰ＋本体領域２０４とＰ井戸領域２０５とを含む。エピタキシャル層２０３内の隣接する本体領域２０４は、重度ドープ済みＮ＋ソース領域２０６であり、これらは、誘電体側壁２０８と床２０９とを有するゲートトレンチ２０７によって互いに分離されている。トレンチ２０７内には、選択されたレベル２１１まで充填されたゲート材料２１０とその上に在る誘電体層２１２とが入っている。ゲート材料２１０の選択されたレベル２１１は、Ｎ＋ソース領域２０６の選択された深さとほぼ同一平面上にあり、それによってソース領域２０６とゲート材料２１０との間にオーバーラップをもたらしている。ゲート誘電体層２１２の表面２１３は、エピタキシャル層２０２の表面２１４と実質的に同一平面上にある。堆積された金属層２１５は、本体領域２０４とソース領域２０６とに接触している。
【０００３】
図２（出願第０９／２６０，４１１号の図３Ｂ）は、ドープされた上部層３０２が配置されたドープ済みＮ＋基板３０１を含むもう一つの従来技術のトレンチＭＯＳゲートデバイス３００を示している。上部層３０２は、ドレイン領域３０３とＰ井戸３０５とを含む。上部層３０２における選択された深さ３１６にまでイオン打ち込みと拡散とによって形成されたＮ＋ソース領域３０６は、またゲートトレンチ３０７によって分離されている。ゲートトレンチ３０７は各々、誘電体側壁３０８と床３０９とを持っており、選択されたレベル３１１にまで充填された導電性ゲート材料３１０とその上に在る誘電体層３１２とを入れている。ゲート誘電体層３１２の表面３１３は、上部層３０２の表面３１４と実質的に同一平面上にある。金属層３１５は、本体領域３０４とソース領域３０６とに接触するように表面３１４上に堆積される。
【０００４】
いま説明した従来技術の構造は高いセル実装密度を与えると期待されるが、Ｐ＋本体領域の周期的な配置が高い直列抵抗を発生させ、その結果、装置の熱電的ダイナミック特性と凹凸性とＳＯＡ（安全動作領域“Ｓａｆｅ  Ｏｐｅｒａｔｉｏｎ  Ａｒｅａ”）とを低下させることになる。またＰ＋本体領域の全面積によっては、チャネル幅が幾分失われることもある。
【０００５】
【発明の開示】
本発明は、上部表面とその下に在るドレイン領域とを有する上部層を含む基板と、このドレイン領域の上のこの上部層内に配置された第１のコンダクタンス型の井戸領域と、各々が前記上部層の上部表面から前記井戸領域を通って前記ドレイン領域内に延びるトレンチを有する複数の間隔をあけて埋め込まれたゲートとからなるＭＯＳパワーデバイスを志向している。各トレンチは、その表面を裏打ちする絶縁材料と、前記上部層の上部表面の実質的に下方の選択されたレベルにまでその下部を充填する導電性材料と、前記トレンチの残り部分を実質的に前記基板のレベルまで充填する絶縁材料とを含む。各トレンチの上部に隣接して前記上部層には、複数の第２のコンダクタンス型の高度にドープされたソース領域が配置され、各ソース領域は、前記ソース領域と前記トレンチ内の導電性材料との間にオーバーラップをもたらすように選択された前記上部層内の深さにまで前記上部表面から延びているとともに、隣接するトレンチの間を延びている。前記高度にドープされたソース領域の各々におけるＶ字形の溝は、前記ソース領域を通って前記井戸領域に延びて、前記井戸領域における最下点で終わるとともに、前記ソース領域を２つのソース領域に、前記Ｖ字形の溝によって互いが分離されるように、かつ各ソース領域が対向するトレンチに隣接するように分割する、互いに鋭角に配置されて前記最下点で交差する二つの面からなる。第１のコンダクタンス型の高度にドープされた本体領域は、前記Ｖ字形の溝の一つ以上のＶ字形の溝の最下点と前記Ｖ字形の溝が貫通する隣接ソース領域との両方に隣接するとともに、直接接触する井戸領域に配置されている。この基板上には導電性層が配置され、前記本体領域とソース領域とに電気的に接触している。
【０００６】
本発明は更に、上部表面とその下に在るドレイン領域とを有する上部層を含む半導体基板を用意するステップと、前記ドレイン領域の上に在るこの上部層内に第１のコンダクタンス型の井戸領域を形成するステップとを備えるＭＯＳパワーデバイスを製造するプロセスを志向している。各々が前記上部層の上部表面から前記井戸領域を通って前記ドレイン領域内に延びる複数の間隔をあけて埋め込まれたトレンチが形成されて、絶縁材料で裏打ちされる。前記各トレンチの下部は、前記上部層の上部表面の実質的に下方の選択されたレベルにまで導電性材料で充填されており、前記基板上に絶縁材料が配置され、前記絶縁材料が前記基板のレベルまで平坦化されることによって複数のゲートトレンチが形成される。
【０００７】
第２のコンダクタンス型の高度にドープされた複数のソース領域は、各トレンチの上部に隣接して前記上部層に形成され、各ソース領域は、前記ソース領域と前記トレンチ内の導電性材料との間にオーバーラップをもたらすように選択された前記上部層内の深さにまで前記上部表面から延びている。前記高度にドープされたソース領域の各々においてＶ字形の溝が形成されており、各Ｖ字形の溝は、前記ソース領域を通って前記井戸領域に延びて、最下点で終わっているとともに、前記ソース領域を、間隔をあけて配置された２つのソース領域に分割する。第１のコンダクタンス型の高度にドープされた本体領域は、前記Ｖ字形の溝の一つ以上のＶ字形の溝の最下点に隣接し、また前記Ｖ字形の溝が貫通するソース領域に隣接するとともに、前記隣接するソース領域に直接接触する前記井戸領域に打ち込まれる。この基板上には、前記本体領域とソース領域とに電気的に接触する導電性層が堆積される。
【０００８】
完全に自動中心合わせされるプロセスによって形成される本発明のＭＯＳパワーデバイスは、チャネル幅の損失を避け、装置の凹凸とダイナミック特性とＳＯＡとを犠牲にすることなく、チャネル抵抗を減少させる。
【０００９】
【発明を実施するための最良の形態】
図３は、本発明のＭＯＳパワーデバイス６００の概略断面図である。素子６００は、単結晶シリコンであり得る重度にドープされた半導体基板６０１を含み、この基板の上にドレイン領域６０３と井戸領域６０４とを含むドープされた上部層６０２が形成されている。上部層６０２は、エピタキシャルに成長したシリコンであることもあり、あるいは低電圧素子（約１２Ｖ）に関しては、基板６０１の重度にドープされた部分であることもある。井戸領域６０４は、上部層の上面６０５内にドーピングすることによって層６０２内に形成される。
【００１０】
従来技術で知られたトレンチ・マスクを使用して形成されたゲートトレンチ６０７は、表面６０５から井戸領域６０４を通ってドレイン領域６０３にまで延びている。堆積または成長の何れによっても形成できる、好ましくは二酸化シリコンを含むトレンチ誘電体側壁６０８と床６０９とは、ゲートトレンチ６０７に形成され、選択されたレベル６１１に対して、例えば金属、シリサイド、ドープトポリシリコンであり得る導電性ゲート材料６１０で選択されたレベルにまで充填される。トレンチ６０７の充填は、二酸化シリコンまたはＢＰＳＧであり得る分離誘電体層６１２をトレンチ６０７内の導電性ゲート材料６１０の上と表面６０５の上に形成することによって完了する。平坦化誘電体エッチングは、トレンチ６０７から誘電体材料６１２を除去することなく表面６０５を再露出するために行われる。それによってトレンチ６０７内の誘電体層６１２の表面６１３は、層６０２の上部表面６０５と実質的に同一平面上になるようにされる。しかしながらソースの接触を増加させて素子のオン抵抗特性を改善するためには、表面６１３を表面６０５の僅か下にまでエッチングすることが有利である。
【００１１】
ソース領域６０６は、井戸領域６０４内の選択された深さ６１４にまでイオン打ち込みと拡散とを行うことによって形成される。導電性ゲート材料６１０は、十分な厚さの誘電体層６１２の包含がゲート分離を可能にするようにゲートトレンチ６０７内で凹んでいるので、ソース領域６０６を形成するための拡散は、導電性ゲート材料６１０とのオーバーラップを保証するのに十分な深さでなくてはならない。
【００１２】
深さ６１４の下に延びる溝６１５は、ソース領域６０６の各々を通ってエッチングされて、井戸領域６０４内の最下点６１６で終わる。溝６１５は、好ましくは約６０度から約８０度の鋭角で交差する二つの交差面６１７ａ、６１７ｂからなるＶ字形であることが好ましい。もしプロパノール水に溶けたＫＯＨがエッチング剤として使われるのであれば、溝６１５は上部表面６０５に関して５４．７４度の角度θでエッチングされるが、この場合表面６１７ａ、６１７ｂの交差の角度は、１８０−θに等しく、すなわち約７０．５度である。
【００１３】
高度にドープされた本体領域６１８は、井戸領域６０４内で最下点６１８に隣接して、また溝６１５が貫通するソース領域６０６に隣接して形成される。Ｐ＋本体に関しては、約５×１０15ｃｍ-2という高いドーズ量のホウ素が０度の角度で打ち込まれ、続いて急速熱アニール処理が行われる。前述の従来技術とは異なり、本発明の素子６００内の本体領域６１８の形成は、本体マスクの使用を必要としないと言うことに留意すべきである。
【００１４】
本体領域６１８とソース領域６０６とに接触するように基板６０１の上に金属層６１９が堆積される。ドレイン領域６０３との接触を与えるために基板６０１の裏側に金属（図示せず）を堆積することもできる。素子６００においてソース領域６０６がＮ極性を持つように示され、また本体領域６１８がＰ極性を持つように描かれているが、これらの領域の極性は図３に示すものとは逆にすることもできることは理解される。
【００１５】
本発明の素子に含まれるゲートトレンチ６０７は、開放セルストライプ型位相形状あるいは閉鎖セルセルラー型位相形状を持つことができる。更に閉鎖セルセルラー型位相形状では、これらのトレンチは、正方形構成、さらに好ましくは六角形構成を持つことができる。図３に概略示すように素子６００はパワーＭＯＳＦＥＴであるが、本発明は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、累積電界効果トランジスタ（ＡＣＣＵＦＥＴ）といった他のＭＯＳゲートデバイスの構成にも適用可能である。
【００１６】
本発明には、側壁角度を制御するための種々のエッチング技術が適用可能である。図４は、最下点８１６で終わる溝８１８が三つの交差面８１７ａ、８１７ｂ、８１７ｃからなることを除いて、素子６００と同様なトレンチＭＯＳゲートデバイス８００を示す。
【００１７】
本発明は、例示の目的で詳細に説明してきたが、このような詳細は単にその例示目的のためであって前述の請求項に記載された本発明の精神と範囲とから逸脱することなく、本技術に精通する人々によって変形が可能であることは理解される。
【図面の簡単な説明】
【図１】従来技術のトレンチＭＯＳゲートデバイス２００の断面を概略的に示す図である。
【図２】従来技術の他のトレンチＭＯＳゲートデバイス３００の断面を概略的に示す図である。
【図３】本発明によるトレンチＭＯＳゲートデバイス６００の概略断面図である。
【図４】本発明の他のトレンチＭＯＳゲートデバイス８００の概略断面図である。
【図１】
0005065557.tif 000002
【図２】
0005065557.tif 000003
【図３】
0005065557.tif 000004
【図４】
0005065557.tif 000005