(57)【特許請求の範囲】
【請求項１】
複数の電圧の異なる参照信号を生成する参照信号生成部と、
前記参照信号生成部が生成する各参照信号と入力信号との差電圧をそれぞれ増幅して出力する比較増幅部と、を備え、
前記比較増幅部は、
複数の増幅器と、
前記増幅器の入力に接続され、前記増幅器への入力を無信号とする入力リセット用スイッチと、
前記増幅器の出力に一端が接続された第１のサンプリング用コンデンサと、
前記増幅器の出力に一端が接続された第２のサンプリング用コンデンサと、
前記第１のサンプリング用コンデンサの他端と所定電位との間に設けられた第１のサンプリング用スイッチと、
前記第２のサンプリング用コンデンサの他端と所定電位との間に設けられた第２のサンプリング用スイッチと、を有し、
前記入力リセット用スイッチと前記第１のサンプリング用スイッチとを一定時間短絡状態にする制御と、前記第２のサンプリング用スイッチを一定時間短絡状態にする制御とを交互に行って、前記入力信号と前記参照信号との差電圧に応じた信号を前記第１のサンプリング用コンデンサと前記第２のサンプリング用コンデンサとから交互に出力する
ことを特徴とする並列型アナログ／デジタル変換回路。
【請求項２】
前記比較増幅部に、異なる２つの前記増幅器の前記第２のサンプリング用コンデンサを介した出力を補間する補間回路を設けたことを特徴とする請求項１に記載の並列型アナログ／デジタル変換回路。
【請求項３】
前記比較増幅部は、
前記増幅器の入力にその一端が接続された比較用コンデンサと、
前記比較用コンデンサの他端に接続され、前記入力信号を前記増幅器へ入力する入力信号用スイッチと、
前記比較用コンデンサの他端に接続され、前記参照信号を前記増幅器へ入力する参照信号用スイッチと、を備え、
前記入力リセット用スイッチを短絡状態にするときに、前記入力信号用スイッチ及び前記参照信号用スイッチのうちいずれか一方のスイッチを短絡状態にし、前記入力リセット用スイッチを開放状態にするときに、前記入力信号用スイッチ及び前記参照信号用スイッチのうちの他方のスイッチを短絡状態にする
ことを特徴とする請求項１又は請求項２に記載の並列型アナログ／デジタル変換回路。
【請求項４】
前記比較増幅部の各出力にその一端がそれぞれ接続された複数の出力選択スイッチと、
異なる２つの前記比較増幅部の出力に前記出力選択スイッチを介してそれぞれ接続された複数のラッチ回路と、
前記複数のラッチ回路のラッチ状態に応じて、前記入力信号に応じたデジタル信号をエンコードするエンコーダと、を備え、
前記サンプリング用スイッチの動作に同期させて、各前記ラッチ回路に接続された２つの出力選択スイッチを交互に短絡し、各前記ラッチ回路でそれぞれ前記比較増幅部の２つの出力を時分割でラッチする
ことを特徴とする請求項１〜３のいずれか１項に記載の並列型アナログ／デジタル変換回路。
【請求項５】
前記出力選択スイッチと前記ラッチ回路との間にそれぞれ増幅部を設け、
前記第１のサンプリング用スイッチ及び前記第２のサンプリング用スイッチの一方のスイッチを短絡状態としたときの前記ラッチ回路のラッチ状態に応じて、その後他方のサンプリング用スイッチを短絡状態とするときに、前記複数の増幅部のうちの一部の増幅部の動作を停止する
ことを特徴とする請求項４に記載の並列型アナログ／デジタル変換回路。
【請求項６】
前記複数の増幅部のうちの一部の増幅部の動作を停止するときに、前記複数のラッチ回路のうちの一部のラッチ回路の動作を停止する
ことを特徴とする請求項５に記載の並列型アナログ／デジタル変換回路。
【請求項７】
入力信号を増幅する増幅器と、
前記増幅器の入力に接続され、前記増幅器への入力を無信号とする入力リセット用スイッチと、
前記増幅器の出力に一端が接続された複数のコンデンサと、
各前記コンデンサの他端と所定電位との間にそれぞれ設けられた複数のサンプリング用スイッチと、を有し、
前記入力リセット用スイッチと前記複数のサンプリング用スイッチのうちの１以上のスイッチとをそれぞれ一定時間短絡状態にした後、前記複数のサンプリング用スイッチのうちの残りのスイッチを一定時間短絡状態にして、前記複数のコンデンサのうちの１以上のコンデンサの他端と残りのコンデンサの他端とから交互に前記入力信号に応じた信号を出力する
ことを特徴とするサンプリング回路。
【請求項８】
入力信号と参照信号との差電圧に応じた信号を出力する比較増幅回路において、
増幅器と、
前記増幅器の入力にその一端が接続された比較用コンデンサと、
前記比較用コンデンサの他端に接続され、前記入力信号を前記増幅器へ入力する入力信号用スイッチと、
前記比較用コンデンサの他端に接続され、前記参照信号を前記増幅器へ入力する参照信号用スイッチと、
前記増幅器の入力に接続され、前記増幅器への入力を無信号とする入力リセット用スイッチと、
前記増幅器の出力に一端が接続された複数のサンプリング用コンデンサと、
各前記サンプリング用コンデンサの他端と所定電位との間にそれぞれ設けられた複数のサンプリング用スイッチと、を有し、
前記入力信号用スイッチ及び前記入力リセット用スイッチの状態と前記参照信号用スイッチの状態とをそれぞれ交互に短絡状態にすると共に、これらのスイッチの動作に同期して、前記複数のサンプリング用スイッチのうちの１以上のスイッチと残りのスイッチとを交互に短絡状態にして、前記入力信号と前記参照信号との差電圧に応じた信号を、前記複数のサンプリング用コンデンサのうちの１以上のコンデンサと残りのコンデンサとからそれぞれ交互に出力する
ことを特徴とする比較増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列型アナログ／デジタル変換回路、サンプリング回路及び比較増幅回路に関するものである。
【背景技術】
【０００２】
従来より、増幅器のオフセット電圧をキャンセルして、入力信号を増幅して出力するサンプリング回路が知られている。図１９（ａ）はこのサンプリング回路の構成を示す図であり、図１９（ｂ）はこのサンプリング回路の内部動作を示すタイミングチャートである。
【０００３】
図１９（ａ）に示すサンプリング回路１００では、増幅器Ａ１００の入力側に入力信号ＶinをスイッチＳＷ１００を介して入力し、スイッチＳＷ１０１を介して増幅器Ａ１００の入力側を接地電位（グランド）に接続可能とする一方、増幅器Ａ１００の出力にコンデンサＣ１００の一端を接続し、コンデンサＣ１００の他端と接地電位（グランド）との間にスイッチＳＷ１０２を備えて構成される。
【０００４】
このサンプリング回路１００は、リセットフェーズと信号出力フェーズの２つのフェーズで動作し、増幅器Ａ１００のオフセット電圧をキャンセルして入力信号Ｖinの増幅を行っている。すなわち、図１９（ｂ）に示すように、リセットフェーズ（ｔ１〜ｔ２、ｔ３〜ｔ４の期間）でスイッチＳＷ１０１，ＳＷ１０２を短絡状態として、増幅器Ａ１００に入力信号Ｖinの入力がない状態とし、増幅器Ａ１００のオフセット電圧によってコンデンサＣ１００に電荷をチャージして、コンデンサＣ１００で増幅器Ａ１００のオフセット電圧をサンプリングする。その後、信号出力フェーズ（ｔ２〜ｔ３，ｔ４〜ｔ５の期間）でスイッチＳＷ１０１，ＳＷ１０２を開放状態とし、スイッチＳＷ１００を短絡状態として、増幅器Ａ１００に入力信号Ｖinを入力し、この入力信号Ｖinを増幅した出力信号Ｖo１を増幅器Ａ１００から出力させ、コンデンサＣ１００を介して、増幅器Ａ１００のオフセット電圧を出力信号Ｖo１から差し引いた出力信号Ｖo２を出力するようにしている。
【０００５】
ここで、このサンプリング回路１００の原理を用いて構成される回路の一つとして、Ｔ／Ｈ（トラック＆ホールド）機能付きの比較増幅回路がある。図２０（ａ）は従来の比較増幅回路の構成を示す図である。
【０００６】
この比較増幅回路１１０は、図２０（ａ）に示すように、入力信号Ｖinと参照信号ＶrとをそれぞれスイッチＳＷ１１０，ＳＷ１１１とコンデンサＣ１１０とを介して増幅器Ａ１１０に入力し、スイッチＳＷ１１２を介して増幅器Ａ１１０の入力側を接地電位（グランド）に接続可能とする一方、増幅器Ａ１１０の出力にコンデンサＣ１１１の一端を接続し、コンデンサＣ１１１の他端と接地電位（グランド）との間にスイッチＳＷ１１３を備えて構成される。
【０００７】
そして、この比較増幅回路１１０は、図２０（ｂ）に示すように、リセットフェーズと信号出力フェーズの２つのフェーズで動作する。
【０００８】
リセットフェーズでは、スイッチＳＷ１１０，ＳＷ１１２，ＳＷ１１３を短絡状態（ＯＮ状態）とし、スイッチＳＷ１１１を開放状態（ＯＦＦ状態）とする。このとき、比較用コンデンサであるコンデンサＣ１１０に入力信号Ｖinによって充電が行われて、入力信号Ｖinの電圧がサンプリングされる。さらに、増幅器Ａ１１０に入力信号Ｖinの入力がない状態になり、増幅器Ａ１１０のオフセット電圧によってコンデンサＣ１１１に電荷がチャージされて、オフセット電圧がサンプリングされる。
【０００９】
信号出力フェーズでは、スイッチＳＷ１１０，ＳＷ１１２，ＳＷ１１３を開放状態（ＯＦＦ状態）とし、スイッチＳＷ１１１を短絡状態（ＯＮ状態）とする。そのため、入力信号Ｖinの電圧と参照信号Ｖrの電圧との差電圧を増幅した出力信号Ｖo１が増幅器Ａ１１０から出力され、コンデンサＣ１１１を介して、増幅器Ａ１１０のオフセット電圧を出力信号Ｖo１から差し引いた出力信号Ｖo２が出力される。
【００１０】
このような比較増幅回路１１０は、例えば、並列型アナログ／デジタル変換回路１２０などに用いられる。図２１は従来の並列型アナログ／デジタル変換回路の構成を示す図である。
【００１１】
ところで、この並列型アナログ／デジタル変換回路は、図２１に示すように、分解能分だけの比較増幅回路（例えば、ｎビットのアナログ／デジタル変換回路の場合、２n−１個の比較増幅回路）によって構成されることが一般的であったが、最近では、抵抗補間技術や容量補間技術を用いた並列型アナログ／デジタル変換回路（以下、「補間並列型アナログ／デジタル変換回路」と呼ぶ）が注目されている。
【００１２】
ここで、容量補間技術を用いた補間並列型アナログ／デジタル変換回路の構成を図２２に示す。この図２２に示す補間並列型アナログ／デジタル変換回路１３０においては、容量補間技術を用いた比較増幅部１３２が構成される。なお、ここでは、理解を容易にするために、比較増幅部１３２の一部のみを図示している。
【００１３】
比較増幅部１３２は、差電圧生成部１３３ａ，１３３ｂにおいて、参照信号生成部１３１で生成した参照信号Ｖra，Ｖrbと入力信号Ｖinとの差電圧Ｖs１，Ｖs２をそれぞれ生成する。
【００１４】
第１増幅器群１３４は、差電圧Ｖs１，Ｖs２を複数の増幅器Ａ１３０ａ，１３０ｂでそれぞれ増幅し、さらに差電圧Ｖs１，Ｖs２の中間電圧を増幅器Ａ１３０ｃで増幅する。
【００１５】
第２増幅器群１３５は、第１増幅器群１３４の各増幅器Ａ１３０ａ〜Ａ１３０ｃの出力電圧をそれぞれ増幅する複数の増幅器Ａ１３１ａ〜Ａ１３１ｃに加え、増幅器Ａ１３０ａ〜Ａ１３０ｃの出力電圧間の中間電圧を増幅する複数の増幅器Ａ１３１ｄ，Ａ１３１ｅを有している。
【００１６】
各増幅器Ａ１３１ａ〜Ａ１３１ｅの出力は、それぞれ１つのコンデンサＣａと２つのコンデンサＣｂとを介して出力される。コンデンサＣａからは各増幅器Ａ１３１ａ〜Ａ１３１ｅの出力がそのオフセット電圧をキャンセルして出力される。また、隣接する増幅器同士（例えば、増幅器Ａ１３１ａとＡ１３１ｄとの間、増幅器Ａ１３１ｄとＡ１３１ｂとの間）でコンデンサＣｂを介して接続されており、隣接する増幅器同士の出力がそのオフセット電圧をキャンセルされ、かつ合成されて出力される。このときコンデンサＣｂはコンデンサＣａの１／２の容量値とすることで、各増幅器Ａ１３１ａ〜Ａ１３１ｅ同士の中間電圧がコンデンサＣｂを介して出力される。
【００１７】
各コンデンサＣａ，Ｃｂの出力電圧は、後段のラッチ部の各ラッチ回路により順次ラッチされ、エンコーダにより各ラッチ回路のラッチ状態に基づいたエンコードが行われて、デジタル信号が得られる。
【００１８】
このように構成されていることから、補間並列型アナログ／デジタル変換回路では、比較増幅部の増幅器の数を減らすことができる。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ところが、上記容量補間技術を用いた補間並列型アナログ／デジタル変換回路では、各増幅器Ａ１３１ａ〜Ａ１３１ｅは、本来駆動すべきコンデンサＣａに加えて、補間用のコンデンサＣｂを駆動しなければならなくなる。すなわち、増幅器の負荷が２倍に増える。
【００２０】
このように各増幅器Ａ１３１ａ〜Ａ１３１ｅの負荷が２倍に増えるため、通常、増幅器Ａ１３１ａ〜Ａ１３１ｅの電流を２倍、増幅器Ａ１３１ａ〜Ａ１３１ｅ内の出力駆動トランジスタのＷ／Ｌ比も２倍にする必要がある。
【００２１】
従って、上述した比較増幅回路を、容量補間技術を用いた補間並列型アナログ／デジタル変換回路に適用したとき、補間並列型アナログ／デジタル変換回路において、増幅器の数を減らすことはできるが、低消費電力化や小面積化を十分に図ることができないことがある。このことは、容量補間技術に限らず、抵抗補間技術や電流補間技術、その他の補間技術を用いた補間並列型アナログ／デジタル変換回路についても同様である。
【００２２】
本発明は、かかる課題を解決するためになされたものであり、増幅器の数を減らし、低消費電力化や小面積化を図ることができる並列型アナログ／デジタル変換回路、及びそれ
に用いる比較増幅回路並びにサンプリング回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
かかる課題を解決するために、請求項１に記載の発明は、複数の電圧の異なる参照信号を生成する参照信号生成部と、前記参照信号生成部が生成する各参照信号と入力信号との差電圧をそれぞれ増幅して出力する比較増幅部と、を備え、前記比較増幅部は、複数の増幅器と、前記増幅器の入力に接続され、前記増幅器への入力を無信号とする入力リセット用スイッチと、前記増幅器の出力に一端が接続された第１のサンプリング用コンデンサと、前記増幅器の出力に一端が接続された第２のサンプリング用コンデンサと、前記第１のサンプリング用コンデンサの他端と所定電位との間に設けられた第１のサンプリング用スイッチと、前記第２のサンプリング用コンデンサの他端と所定電位との間に設けられた第２のサンプリング用スイッチと、を有し、前記入力リセット用スイッチと前記第１のサンプリング用スイッチとをそれぞれ一定時間短絡状態にする制御と、前記第２のサンプリング用スイッチを一定時間短絡状態にする制御とを交互に行って、前記入力信号と前記参照信号との差電圧に応じた信号を前記第１のサンプリング用コンデンサと前記第２のサンプリング用コンデンサとから交互に出力することを特徴とする。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記比較増幅部に、異なる２つの前記増幅器の前記第２のサンプリング用コンデンサを介した出力を補間する補間回路を設けたことを特徴とする。
【００２５】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記比較増幅部は、前記増幅器の入力にその一端が接続された比較用コンデンサと、前記比較用コンデンサの他端に接続され、前記入力信号を前記増幅器へ入力する入力信号用スイッチと、前記比較用コンデンサの他端に接続され、前記参照信号を前記増幅器へ入力する参照信号用スイッチと、を備え、前記入力リセット用スイッチを短絡状態にするときに、前記入力信号用スイッチ及び前記参照信号用スイッチのうちいずれか一方のスイッチを短絡状態にし、前記入力リセット用スイッチを開放状態にするときに、前記入力信号用スイッチ及び前記参照信号用スイッチのうちの他方のスイッチを短絡状態にすることを特徴とする。
【００２６】
また、請求項４に記載の発明は、請求項１〜３のいずれか1項に記載の発明において、前記比較増幅部の各出力にその一端がそれぞれ接続された複数の出力選択スイッチと、異なる２つの前記比較増幅部の出力に前記出力選択スイッチを介してそれぞれ接続された複数のラッチ回路と、前記複数のラッチ回路のラッチ状態に応じて、前記入力信号に応じたデジタル信号をエンコードするエンコーダと、を備え、前記サンプリング用スイッチの動作に同期させて、各前記ラッチ回路に接続された２つの出力選択スイッチを交互に短絡し、各前記ラッチ回路でそれぞれ前記比較増幅部の２つの出力を時分割でラッチすることを特徴とする。
【００２７】
また、請求項５記載の発明は、請求項４に記載の発明において、前記出力選択スイッチと前記ラッチ回路との間にそれぞれ増幅部を設け、前記第１のサンプリング用スイッチ及び前記第２のサンプリング用スイッチの一方のスイッチを短絡状態としたときの前記ラッチ回路のラッチ状態に応じて、その後他方のサンプリング用スイッチを短絡状態とするときに、前記複数の増幅部のうちの一部の増幅部の動作を停止することを特徴とする。
【００２８】
また、請求項６に記載の発明は、請求項５に記載の発明において、前記複数の増幅部のうちの一部の増幅部の動作を停止するときに、前記複数のラッチ回路のうちの一部のラッチ回路の動作を停止することを特徴とする。
【００２９】
また、請求項７に記載の発明は、サンプリング回路において、入力信号を増幅する増幅器と、前記増幅器の入力に接続され、前記増幅器への入力を無信号とする入力リセット用スイッチと、前記増幅器の出力に一端が接続された複数のコンデンサと、各前記コンデンサの他端と所定電位との間にそれぞれ設けられた複数のサンプリング用スイッチと、を有し、前記入力リセット用スイッチと前記複数のサンプリング用スイッチのうちの１以上のスイッチとをそれぞれ一定時間短絡状態にした後、前記複数のサンプリング用スイッチのうちの残りのスイッチを一定時間短絡状態にして、前記複数のコンデンサのうちの１以上のコンデンサの他端と残りのコンデンサの他端とから交互に前記入力信号に応じた信号を出力することを特徴とする。
【００３０】
また、請求項８に記載の発明は、入力信号と参照信号との差電圧に応じた信号を出力する比較増幅回路において、増幅器と、前記増幅器の入力にその一端が接続された比較用コンデンサと、前記比較用コンデンサの他端に接続され、前記入力信号を前記増幅器へ入力する入力信号用スイッチと、前記比較用コンデンサの他端に接続され、前記参照信号を前記増幅器へ入力する参照信号用スイッチと、前記増幅器の入力に接続され、前記増幅器への入力を無信号とする入力リセット用スイッチと、前記増幅器の出力に一端が接続された複数のサンプリング用コンデンサと、各前記サンプリング用コンデンサの他端と所定電位との間にそれぞれ設けられた複数のサンプリング用スイッチと、を有し、前記入力信号用スイッチ及び前記入力リセット用スイッチの状態と前記参照信号用スイッチの状態とをそれぞれ交互に短絡状態にすると共に、これらのスイッチの動作に同期して、前記複数のサンプリング用スイッチのうちの１以上のスイッチと残りのスイッチとを交互に短絡状態にして、前記入力信号と前記参照信号との差電圧に応じた信号を、前記複数のサンプリング用コンデンサのうちの１以上のコンデンサと残りのコンデンサとからそれぞれ交互に出力することを特徴とする。
【発明の効果】
【００３１】
本発明によれば、増幅器の数を減らし、低消費電力化や小面積化を図ることができる並列型アナログ／デジタル変換回路、及びそれに用いる比較増幅回路並びにサンプリング回路を提供することができる。
【発明を実施するための最良の形態】
【００３２】
本発明に係るサンプリング回路、比較増幅回路及びそれを備えた並列型アナログ／デジタル変換回路の一実施形態について、図面を参照して説明する。以下においては、理解を容易にするために、サンプリング回路、比較増幅回路、並列型アナログ／デジタル変換回路の順に図面を参照して説明する。本発明に係るサンプリング回路、比較増幅回路及び並列型アナログ／デジタル変換回路は、シングル入力型でも差動入力型でもどちらでもよいが、差動入力型はシングル入力型と回路的に等価であり、以下においては理解を容易にするためにシングル入力型の回路（差動入力型の等価回路ともいえる）を例に挙げて説明する。
【００３３】
まず、本実施形態におけるサンプリング回路について、図１及び図２を参照して説明する。図１は本実施形態におけるサンプリング回路の構成を示す図、図２は本実施形態におけるサンプリング回路の内部動作のタイミングを説明するための図である。
【００３４】
図１に示すように、本実施形態におけるサンプリング回路１は、入力信号Ｖinを増幅する増幅器Ａ１と、入力信号Ｖinと増幅器Ａ１の入力との間に設けられた入力信号用スイッチであるスイッチＳＷ１と、増幅器Ａ１の入力と所定電位（ここでは、接地電位）との間に設けられた入力リセット用スイッチであるスイッチＳＷ２と、増幅器Ａ１の出力に一端が接続された第１及び第２のサンプリング用コンデンサであるコンデンサＣ１，Ｃ２と、各コンデンサＣ１，Ｃ２の他端と所定電位（ここでは、接地電位）との間にそれぞれ設けられた第１及び第２のサンプリング用スイッチであるスイッチＳＷ３，ＳＷ４とを有している。なお、入力リセット用スイッチであるスイッチＳＷ２は、増幅器Ａ１への入力を無信号とするスイッチであり、差動入力型の場合には、増幅器Ａ１の差動入力間に接続することが望ましい。
【００３５】
このサンプリング回路１は、図２に示すように、第１フェーズ（図２（ａ）参照）と第２フェーズ（図２（ｂ）参照）の２つのフェーズで繰り返し動作する。
【００３６】
第１フェーズ（ｔ１〜ｔ２，ｔ３〜ｔ４の期間）において、サンプリング回路１は、図２（ａ），（ｃ）に示すように、スイッチＳＷ２，ＳＷ３を開放状態（ＯＦＦ状態）とし、スイッチＳＷ１，ＳＷ４を短絡状態（ＯＮ状態）とする。入力信号Ｖinは増幅器Ａ１に入力され、この増幅器Ａ１から入力信号Ｖinを増幅した出力信号Ｖo１が出力される。また、この第１フェーズに移行する前の第２フェーズでスイッチＳＷ２，ＳＷ３が短絡状態とされ、コンデンサＣ１にはオフセット電圧Ｖxがサンプリングされているため、スイッチＳＷ３が開放状態となることで、コンデンサＣ１によってサンプリングされた増幅器Ａ１のオフセット電圧Ｖxが出力信号Ｖo１から差し引かれて出力信号Ｖo２１（＝Ｖo１−Ｖx）が出力される。一方、スイッチＳＷ４が短絡状態となるため、コンデンサＣ２には、増幅器Ａ１から出力される出力信号Ｖo１によって電荷がチャージされ、このコンデンサＣ２によって出力信号Ｖo１の電圧がサンプリングされる。
【００３７】
次の第２フェーズ（ｔ２〜ｔ３，ｔ４〜ｔ５の期間）において、サンプリング回路１は、図２（ｂ），（ｃ）に示すように、スイッチＳＷ２，ＳＷ３を短絡状態とし、スイッチＳＷ１，ＳＷ４は開放状態とする。従って、増幅器Ａ１の入力には、入力信号Ｖinは入力されず、スイッチＳＷ２によって接地電位となる。また、スイッチＳＷ３が短絡状態となるため、コンデンサＣ１には、増幅器Ａ１のオフセット電圧Ｖxによって電荷がチャージされ、このコンデンサＣ１によって増幅器Ａ１のオフセット電圧Ｖxがサンプリングされる。一方、コンデンサＣ２はフローティング状態となり、増幅器Ａ１のオフセット電圧ＶxからコンデンサＣ２に第１フェーズでサンプリングされた出力信号Ｖo１の電圧が差し引かれて出力信号Ｖo２２（＝Ｖx−Ｖo１）が出力される。
【００３８】
このように、本実施形態における増幅器Ａ１では、第１フェーズでスイッチＳＷ１，ＳＷ４をそれぞれ一定時間短絡状態にした後、第２フェーズでスイッチＳＷ２，ＳＷ３をそれぞれ一定時間短絡状態にして、コンデンサＣ１とコンデンサＣ２から交互に入力信号に応じた出力信号Ｖo２１，Ｖo２２を出力するようにしている。
【００３９】
従って、従来のサンプリング回路１００であれば、増幅器のオフセット電圧をキャンセルして行う入力信号Ｖinの増幅は、信号出力フェーズ（第１フェーズに相当）のみでしか行うことができなかったが、本実施形態におけるサンプリング回路１では、信号出力フェーズに相当する第１フェーズ以外の第２フェーズでも行うことができる。しかも、増幅器Ａ１の負荷は、コンデンサＣ１が負荷になるときには、コンデンサＣ２がフローティング状態となり、コンデンサＣ２が負荷になるときには、コンデンサＣ１がフローティング状態となる。従って、コンデンサＣ２をコンデンサＣ１と同一の容量値とすれば、増幅器Ａ１の電流を増やす必要がなく増幅器Ａ１内の出力駆動トランジスタのＷ（チップ幅）／Ｌ（チップ長）比も従来のサンプリング回路１００と同様にすることができ、従って、サンプリング回路における面積の増加を抑制することができる。
【００４０】
次に、このサンプリング回路１の原理を用いて構成される回路の一つとして、Ｔ／Ｈ（トラック＆ホールド）機能付きの比較増幅回路について図面を参照して説明する。図３は本実施形態における比較増幅回路の構成を示す図、図４は本実施形態における比較増幅回路の内部動作のタイミングを説明するための図である。
【００４１】
図３に示すように、本実施形態における比較増幅回路１０は、入力信号Ｖinと参照信号Ｖrとの差電圧に応じた信号を出力する比較増幅回路であり、増幅器Ａ１０と、増幅器Ａ１０の入力にその一端が接続された比較用コンデンサであるコンデンサＣ１０と、コンデンサＣ１０の他端に接続され、入力信号Ｖinを増幅器Ａ１０へ入力する入力信号用スイッチであるスイッチＳＷ１０と、コンデンサＣ１０の他端に接続され、参照信号Ｖrを増幅器Ａ１０へ入力する参照信号用スイッチであるスイッチＳＷ１１と、増幅器Ａ１０の入力（コンデンサＣ１０の一端）と所定電位（ここでは、接地電位）との間に設けられた入力リセット用スイッチであるスイッチＳＷ１２と、増幅器Ａ１０の出力に一端が接続された第１のサンプリング用コンデンサであるコンデンサＣ１１及び第２のサンプリング用コンデンサであるコンデンサＣ１２と、これらのコンデンサＣ１１，Ｃ１２の他端と所定電位（ここでは、接地電位）との間にそれぞれ設けられた第１及び第２のサンプリング用スイッチであるスイッチＳＷ１３，ＳＷ１４とを有している。なお、入力リセット用スイッチであるスイッチＳＷ１２は、増幅器Ａ１０への入力を無信号とするスイッチであり、差動入力型の場合には、増幅器Ａ１０の差動入力間に接続することが望ましい。
【００４２】
この比較増幅回路１０は、図４に示すように、第１フェーズ（図４（ａ）参照）と第２フェーズ（図４（ｂ）参照）の２つのフェーズで交互に動作する。なお、第１フェーズと第２フェーズとを１つのサイクルとして、入力信号Ｖinと参照信号Ｖrとの差電圧に応じた信号がコンデンサＣ１１，Ｃ１２から交互に出力される。
【００４３】
第１フェーズ（ｔ１〜ｔ２，ｔ３〜ｔ４の期間）では、図４（ａ），（ｃ）に示すように、比較増幅回路１０は、スイッチＳＷ１０，ＳＷ１２，ＳＷ１３を開放状態（ＯＦＦ状態）とし、スイッチＳＷ１１，ＳＷ１４を短絡状態（ＯＮ状態）とする。従って、参照信号Ｖrの電圧からコンデンサＣ１０でサンプリングした入力信号Ｖinの電圧が差し引かれて、参照信号Ｖrと入力信号Ｖinとの差電圧が増幅器Ａ１０に入力され、増幅されて増幅器Ａ１０から出力信号Ｖo１として出力される。また、第１フェーズに移行する前の第２フェーズでスイッチＳＷ１２，ＳＷ１３が短絡状態とされて、コンデンサＣ１１にはオフセット電圧Ｖxがサンプリングされており、スイッチＳＷ１３が開放状態となることで、コンデンサＣ１１によって増幅器Ａ１０のオフセット電圧Ｖxが出力信号Ｖo１から差し引かれて出力信号Ｖo２１が出力される。一方、スイッチＳＷ１４が短絡状態となるため、コンデンサＣ１２には、増幅器Ａ１０から出力される出力信号Ｖo１によって電荷のチャージが行われ、このコンデンサＣ１２によって出力信号Ｖo１の電圧がサンプリングされる。
【００４４】
次の第２フェーズ（ｔ２〜ｔ３，ｔ４〜ｔ５の期間）では、図４（ｂ），（ｃ）に示すように、比較増幅回路１０は、スイッチＳＷ１０，ＳＷ１２，ＳＷ１３を短絡状態とし、スイッチＳＷ１１，ＳＷ１４は開放状態とする。従って、増幅器Ａ１０の入力には、入力信号Ｖinは入力されず、スイッチＳＷ１２によって接地電位となる。また、スイッチＳＷ１０が短絡状態となるため、コンデンサＣ１０に入力信号Ｖinの電圧がサンプリングされる。さらに、スイッチＳＷ１３が短絡状態となるため、コンデンサＣ１１には、増幅器Ａ１０のオフセット電圧Ｖxによって電荷がチャージされ、増幅器Ａ１０のオフセット電圧Ｖxがサンプリングされる。一方、コンデンサＣ１２はフローティング状態となり、増幅器Ａ１０のオフセット電圧ＶxからコンデンサＣ１２に第１フェーズでサンプリングされた出力信号Ｖo１の電圧が差し引かれて出力信号Ｖo２２（＝Ｖx−Ｖo１）が出力される。
【００４５】
このように、本実施形態における比較増幅回路１０では、第１フェーズでスイッチＳＷ１１，ＳＷ１４を一定時間短絡状態にした後、第２フェーズでスイッチＳＷ１０，ＳＷ１２，ＳＷ１３をそれぞれ一定時間短絡状態にする。従って、第１フェーズで増幅器Ａ１０から参照信号Ｖrと入力信号Ｖinとの差電圧に応じた信号が出力され、第２フェーズで増幅器Ａ１０からオフセット電圧Ｖxが出力されて、コンデンサＣ１１とコンデンサＣ１２から交互に前記差電圧に応じた出力信号Ｖo２１，Ｖo２２が出力される。
【００４６】
従って、従来の比較増幅回路１１０であれば、増幅器Ａ１１０のオフセット電圧をキャンセルして行う参照信号Ｖrと入力信号Ｖinとの差電圧の増幅は、信号出力フェーズ（第１フェーズに相当）のみでしか行うことができなかったが、本実施形態における比較増幅回路１０では、信号出力フェーズに相当する第１フェーズ以外の第２フェーズでも行うことができる。しかも、増幅器Ａ１０の負荷は、コンデンサＣ１１が負荷になるときには、コンデンサＣ１２がフローティング状態となり、コンデンサＣ１２が負荷になるときには、コンデンサＣ１１がフローティング状態となる。従って、コンデンサＣ１２をコンデンサＣ１１と同一の容量値とすれば、増幅器Ａ１０の電流を増やす必要がない。従って、増幅器Ａ１０内の出力駆動トランジスタのＷ（チップ幅）／Ｌ（チップ長）比も従来の比較増幅回路１１０の増幅器Ａ１１０と同様にすることができ、比較増幅回路における面積の増加を抑制することができる。
【００４７】
次に、この比較増幅回路１０を用いて構成した本実施形態における補間並列型アナログ／デジタル変換回路の構成を図５に示す。説明を簡単にするために、３ビットの補間並列型アナログ／デジタル変換回路２０について説明するが、２ビットの回路や４ビット以上の回路にも同様に適用することができる。
【００４８】
本実施形態における補間並列型アナログ／デジタル変換回路２０は、図５に示すように、参照信号生成部２１と、比較増幅部２２と、ラッチ部２３と、エンコーダ２４とを有している。なお、図示しないが、アナログ入力信号の電圧をサンプリングし、そのサンプル値を一定期間ホールドして入力信号Ｖinとして出力するサンプルホールド回路なども有している。
【００４９】
参照信号生成部２１は、直列に接続された複数の分圧用抵抗Ｒから構成され、この分圧用抵抗Ｒにより高位電圧ＶＲＴと低位電圧ＶＲＢとを等分に分圧することで、電圧が異なる複数の参照信号Ｖr０〜Ｖr６を生成する。
【００５０】
比較増幅部２２は、上記比較増幅回路１０と同様な構成である比較増幅回路２２ａ〜２２ｄから構成される。比較増幅回路２２ａ〜２２ｄは、サンプリング用コンデンサとして３つのコンデンサＣ２１ａ〜Ｃ２１ｄ，Ｃ２２ａ〜Ｃ２２ｄ，Ｃ２３ａ〜Ｃ２２ｄを有している。これらのコンデンサのうちコンデンサＣ２１ａからは入力信号Ｖinと参照信号Ｖr０との差電圧に応じた信号が出力される。比較増幅回路２２ｂ〜２２ｄも同様に、コンデンサＣ２１ｂ〜Ｃ２１ｄからそれぞれ、入力信号Ｖinと参照信号Ｖr２，Ｖr４，Ｖr６との差電圧に応じた出力信号Ｖo２１ｂ〜Ｖo２１ｄが出力される。
【００５１】
また、電圧レベルの差が近い参照信号を入力する相隣り合う比較増幅回路同士（比較増幅回路２２ａと２２ｂ、２２ｂと２２ｃ、２２ｃと２２ｄ）のコンデンサＣ２３ａ〜Ｃ２３ｃとコンデンサＣ２２ｂ〜Ｃ２２ｄとをそれぞれインターポレーション回路（補間回路）４０ａ〜４０ｃに接続し、このインターポレーション回路４０ａ〜４０ｃによって各出力信号Ｖo２１ａ〜Ｖo２１ｄ間（出力信号Ｖo２１ａとＶo２１ｂ間、Ｖo２１ｂとＶo２１ｃ間、Ｖo２１ｃとＶo２１ｄ間）を補間した出力信号Ｖo２２ａ〜Ｖo２２ｃを出力するようにしている。なお、出力信号Ｖo２１ａ〜Ｖo２１ｄは第１フェーズで、出力信号Ｖo２２ａ〜Ｖo２２ｃは第２フェーズで出力されるものである。
【００５２】
ラッチ部２３は、ラッチ回路２３ａ〜２３ｇを有しており、それぞれ比較増幅部２２からの出力信号Ｖo２１ａ〜Ｖo２１ｄ，Ｖo２２ａ〜Ｖo２２ｃを所定の閾値と比較してラッチする。なお、ラッチ回路２３ａ〜２３ｇとしてラッチドコンパレータなどが用いられる。
【００５３】
エンコーダ２４は、ラッチ回路２３ａ〜２３ｇのラッチ状態に基づいたエンコードを行って、３ビットのデジタル信号を出力する。なお、インターポレーション回路４０ａ〜４０ｃの回路構成によっては、出力信号Ｖo２１ａ〜Ｖo２１ｄと出力信号Ｖo２２ａ〜Ｖo２２ｃの極性が反転することがある。このような場合、エンコーダ２４は、ラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇのラッチ状態に対してラッチ回路２３ｂ，２３ｄ，２３ｆのラッチ状態を反転して認識する。なお、エンコーダ２４で反転認識をするのではなく、ラッチ回路２３ａ〜２３ｇの前段に増幅器を配置するようにしてもよい。この場合、ラッチ回路２３ｂ，２３ｄ，２３ｆの前段の増幅器を反転増幅器とする。また、補間並列型アナログ／デジタル変換回路２０を、シングル入力型ではなく、差動入力型とする場合には、ラッチ回路２３ｂ，２３ｄ，２３ｆの前段の差動増幅器への入力を反転させることによって行う。このように出力信号Ｖo２１ａ〜Ｖo２１ｄと出力信号Ｖo２２ａ〜Ｖo２２ｃの極性を一致させる必要がある場合には、最終的にその極性を一致させることができれば、どのようなアナログ的又はデジタル的な極性反転であってもよい。
【００５４】
以上のように構成される補間並列型アナログ／デジタル変換回路２０において、比較増幅回路２２ａ〜２２ｄの具体的な構成及び動作について説明する。なお、各比較増幅回路２２ａ〜２２ｄは同一の構成及び動作であるため、ここでは、比較増幅回路２２ａの構成及び動作を例に挙げて説明する。
【００５５】
比較増幅回路２２ａは、増幅器Ａ２０ａと、この増幅器Ａ２０ａの入力にその一端が接続された比較用コンデンサであるコンデンサＣ２０ａと、このコンデンサＣ２０ａの他端
に接続され、入力信号Ｖinを増幅器Ａ２０ａへ入力する入力信号用スイッチであるスイッチＳＷ２０ａと、コンデンサＣ２０ａの他端に接続され、参照信号Ｖr０を増幅器Ａ２０ａへ入力する参照信号用スイッチであるスイッチＳＷ２１ａと、増幅器Ａ２０ａの入力（コンデンサＣ２０ａの一端）と所定電位（ここでは、接地電位）との間に設けられた入力リセット用スイッチであるスイッチＳＷ２２ａと、増幅器Ａ２０ａの出力に一端が接続された第１のサンプリング用コンデンサであるコンデンサＣ２１ａと、増幅器Ａ２０ａの出力にそれぞれ一端が接続され、コンデンサＣ２１ａの容量値の半分の容量値を有する第２のサンプリング用コンデンサである２つのコンデンサＣ２２ａ，Ｃ２３ａと、コンデンサＣ２１ａの他端と所定電位との間に設けられた第１のサンプリング用スイッチであるスイッチＳＷ２３ａと、コンデンサＣ２２ａ，Ｃ２３ａの他端と所定電位との間にそれぞれ設けられた第２のサンプリング用スイッチであるスイッチＳＷ２４ａ，ＳＷ２５ａとを有している。なお、入力リセット用スイッチであるスイッチＳＷ２２ａは、増幅器Ａ２０ａへの入力を無信号とするスイッチであり、差動入力型の場合には、増幅器Ａ２０ａの差動入力間に接続することが望ましい。
【００５６】
そして、比較増幅回路２２ａは、第１フェーズと第２フェーズの２つのフェーズにより、入力信号Ｖinと参照信号Ｖr０との差電圧に応じた出力信号Ｖo２１ａ等を出力する。図６は本実施形態における補間並列型アナログ／デジタル変換回路２０の内部動作のタイミングを説明するための図である。
【００５７】
第１フェーズ（ｔ１〜ｔ２，ｔ３〜ｔ４の期間）では、図６に示すように、スイッチＳＷ２０ａ，ＳＷ２２ａ，ＳＷ２３ａを開放状態（ＯＦＦ状態）とし、スイッチＳＷ２１ａ，ＳＷ２４ａ，ＳＷ２５ａを短絡状態（ＯＮ状態）とする。従って、参照信号Ｖr０の電圧からコンデンサＣ２０ａでサンプリングした入力信号Ｖinの電圧が差し引かれ、参照信号Ｖr０と入力信号Ｖinとの差電圧が増幅器Ａ２０ａに入力され、増幅されて増幅器Ａ２０ａから出力信号Ｖo１ａとして出力される。また、この第１フェーズに移行する前の第２フェーズでスイッチＳＷ２２ａ，ＳＷ２３ａが短絡状態とされて、コンデンサＣ２１ａには増幅器Ａ２０ａのオフセット電圧Ｖxがサンプリングされているため、この第１フェーズでスイッチＳＷ２３ａが開放状態となることで、コンデンサＣ２１ａによって増幅器Ａ２０ａのオフセット電圧Ｖxが出力信号Ｖo１ａから差し引かれて出力信号Ｖo２１ａが出力される。一方、スイッチＳＷ２４ａ，ＳＷ２５ａが短絡状態となるため、コンデンサＣ２２ａ，Ｃ２３ａには、増幅器Ａ２０ａから出力される出力信号Ｖo１ａによって電荷のチャージが行われ、このコンデンサＣ２２ａ，Ｃ２３ａによって出力信号Ｖo１ａの電圧がサンプリングされる。
【００５８】
次の第２フェーズ（ｔ２〜ｔ３，ｔ４〜ｔ５の期間）では、図６に示すように、比較増幅回路２２ａには、スイッチＳＷ２０ａ，ＳＷ２２ａ，ＳＷ２３ａを短絡状態とし、スイッチＳＷ２１ａ，ＳＷ２４ａ，ＳＷ２５ａは開放状態とする。従って、増幅器Ａ２０ａの入力は、スイッチＳＷ２２ａによって接地電位となる。また、スイッチＳＷ２０ａが短絡状態となるため、コンデンサＣ２０ａに入力信号Ｖinの電圧がサンプリングされる。さらに、スイッチＳＷ２３ａが短絡状態となるため、コンデンサＣ２１ａには、増幅器Ａ２０ａのオフセット電圧Ｖxによって電荷がチャージされ、増幅器Ａ２０ａのオフセット電圧Ｖxがサンプリングされる。一方、コンデンサＣ２２ａ，Ｃ２３ａはフローティング状態となり、増幅器Ａ２０ａのオフセット電圧ＶxからコンデンサＣ２２ａ，Ｃ２３ａでサンプリングされた出力信号Ｖo１の電圧が差し引かれた出力信号Ｖo２３ａ（＝Ｖx−Ｖo１ａ）、Ｖo２５ａ（＝Ｖx−Ｖo１ａ）がそれぞれ出力される。そして、インターポレーション回路４０ａによって、出力信号Ｖo２５ａとＶo２３ｂとの中間レベルの出力信号Ｖo２２（＝｛Ｖo２５ａ＋Ｖo２３ｂ｝／２）が生成されて出力される。
【００５９】
以降、同様に第１フェーズと第２フェーズとを１サイクルとして、順次入力信号が入力信号Ｖinとして入力され、処理される。
【００６０】
このように、比較増幅回路２２ａでは、第１フェーズでスイッチＳＷ２１ａ，ＳＷ２４ａ，ＳＷ２５ａを一定時間短絡状態にした後、第２フェーズでスイッチＳＷ２０ａ，ＳＷ２２ａ，ＳＷ２３ａをそれぞれ一定時間短絡状態にする。従って、第１フェーズで増幅器Ａ２０ａから参照信号Ｖr０と入力信号Ｖinとの差電圧に応じた出力信号Ｖｏ２１ａがコンデンサＣ２１ａを介して出力され、第２フェーズで参照信号Ｖr０と入力信号Ｖinとの差電圧に応じた信号がコンデンサＣ２２ａ，Ｃ２３ａを介して出力される。
【００６１】
従って、従来の補間並列型アナログ／デジタル変換回路であれば、増幅器のオフセット電圧Ｖxをキャンセルして行う参照信号Ｖrと入力信号Ｖinとの差電圧の増幅は、信号出力フェーズのみでしか行うことができなかったが、本実施形態における補間並列型アナログ／デジタル変換回路では、信号出力フェーズに相当する第１フェーズ以外の第２フェーズでも行うことができる。
【００６２】
しかも、各比較増幅回路２２ａ〜２２ｄにおける増幅器Ａ２０ａ〜Ａ２０ｄの負荷は、コンデンサＣ２１ａ〜Ｃ２１ｄが負荷になるときには、コンデンサＣ２２ａ〜Ｃ２２ｄ，Ｃ２３ａ〜Ｃ２３ｄがフローティング状態となり、コンデンサＣ２２ａ〜Ｃ２２ｄ，Ｃ２３ａ〜Ｃ２３ｄが負荷になるときには、コンデンサＣ２１ａ〜Ｃ２１ｄがフローティング状態となる。
【００６３】
そして、コンデンサＣ２２ａ〜Ｃ２２ｄ，Ｃ２３ａ〜Ｃ２３ｄをコンデンサＣ２１ａ〜Ｃ２１ｄの容量値の半分の容量値としているので、増幅器Ａ２０ａ〜Ａ２０ｄの電流を増やす必要がなく、増幅器Ａ２０ａ〜Ａ２０ｄ内の出力駆動トランジスタのＷ（チップ幅）／Ｌ（チップ長）比も従来のものから変更する必要はない。従って、補間並列型アナログ／デジタル変換回路において、増幅器の数を減らし、低消費電力化や小面積化を図ることができる。
【００６４】
なお、信号出力フェーズに相当するフェーズを第１フェーズではなく第２フェーズとするようにしてもよい。すなわち、第１フェーズでスイッチＳＷ２０ａ，ＳＷ２２ａ，ＳＷ２４ａ，ＳＷ２５ａを一定時間短絡状態にした後、第２フェーズでスイッチＳＷ２１ａ，ＳＷ２３ａをそれぞれ一定時間短絡状態にする。このようにすることにより、第１フェーズで増幅器Ａ２０ａから参照信号Ｖr０と入力信号Ｖinとの差電圧に応じた信号が出力され、第２フェーズで参照信号Ｖr０と入力信号Ｖinとの差電圧に応じた信号がコンデンサＣ２１ａを介して出力される。
【００６５】
ここで、補間技術として、容量補間（容量インターポレーション）を用いた補間並列型アナログ／デジタル変換回路を構成したものについて図面を参照して説明する。図７は容量補間並列型アナログ／デジタル変換回路２０’の構成を示す図である。
【００６６】
図７に示すように、容量補間を用いた補間並列型アナログ／デジタル変換回路・BR>Q０’は、電圧レベルの差が近い参照信号を入力する相隣り合う比較増幅回路同士（比較増幅回路２２ａと２２ｂ、２２ｂと２２ｃ、２２ｃと２２ｄ）のコンデンサＣ２３ａ〜Ｃ２３ｃとコンデンサＣ２２ｂ〜Ｃ２２ｄとをそれぞれ接続することによって、容量補間回路を構成し、各出力信号ＶO２１ａ〜ＶO２１ｄ間（出力信号ＶO２１ａとＶO２１ｂ間、ＶO２１ｂとＶO２１ｃ間、ＶO２１ｃとＶO２１ｄ間）を補間した出力信号ＶO２２ａ〜ＶO２２ｃを出力するようにしている。なお、コンデンサＣ２３ａ〜Ｃ２３ｃはコンデンサＣ２２ｂ〜Ｃ２２ｄにそれぞれ接続されていることから、出力信号ＶO２２ａ〜ＶO２２ｃの電圧は、コンデンサＣ２３ａ〜Ｃ２３ｃの出力とコンデンサＣ２２ｂ〜Ｃ２２ｄの出力がそれぞれ合成された電圧となる。このように容量補間では、コンデンサＣ２３ａ〜Ｃ２３ｃとコンデンサＣ２２ｂ〜Ｃ２２ｄとをそれぞれ接続するだけでよいことから、小面積化を計ることができる。
【００６７】
次に、補間技術として、電流補間を用いた補間並列型アナログ／デジタル変換回路を構成したものについて図面を参照して説明する。図８は電流補間並列型アナログ／デジタル変換回路２０”の構成を示す図である。
【００６８】
図８に示すように、電流補間を用いた補間並列型アナログ／デジタル変換回路２０”は、電圧レベルの差が近い参照信号を入力する相隣り合う比較増幅回路同士（比較増幅回路２２ａと２２ｂ、２２ｂと２２ｃ、２２ｃと２２ｄ）のコンデンサＣ２３ａ〜Ｃ２３ｃとコンデンサＣ２２ｂ〜Ｃ２２ｄとをそれぞれ増幅器Ａ５３ａ〜Ａ５３ｃに接続することによって、電流補間回路を構成し、各出力信号Ｖo２１ａ〜Ｖo２１ｄ間（出力信号Ｖo２１ａとＶo２１ｂ間、Ｖo２１ｂとＶo２１ｃ間、Ｖo２１ｃとＶo２１ｄ間）を補間した出力信号Ｖo２２ａ〜Ｖo２２ｃを出力するようにしている。なお、シングル入力型ではなく差動入力型の場合の例を図９に示す。この図における増幅器Ａ２０ａ’，Ａ２０ｂ’，Ａ５２ａ’，Ａ５２ｂ’，Ａ５３ａ’は、それぞれ図８におけるＡ２０ａ，Ａ２０ｂ，Ａ５２ａ，Ａ５２ｂ，Ａ５３ａに対応する。
【００６９】
電流補間を行うための増幅器Ａ５３ａは、図１０に示すように、共通の負荷抵抗Ｒ３ａ、Ｒ４ａに２組の差動対ＭＯＳトランジスタＴｒ５ａ，Ｔｒ６ａとＴｒ７ａ，Ｔｒ８ａが接続され、また各差動対ＭＯＳトランジスタＴｒ５ａ，Ｔｒ６ａ，Ｔｒ７ａ，Ｔｒ８ａのソースには、電流源Ｉ３ａ，Ｉ４ａが接続されている。そして、差動対ＭＯＳトランジスタＴｒ７ａのゲートにコンデンサＣ２３ａが接続されて出力信号Ｖo２５ａが入力され、差動対ＭＯＳトランジスタＴｒ５ａのゲートにコンデンサＣ２２ｂが接続されて出力信号Ｖo２３ｂが入力される。なお、増幅器Ａ５１ａ，Ａ５２ａ〜Ａ５２ｄ，Ａ５３ｂ〜５３ｄも増幅器Ａ５３ａと同様の構成である。なお、シングル入力型ではなく差動入力型の場合の例を図１１に示す。このように電流補間では、トランジスタを介して接続することから、相隣り合う増幅器Ａ２０ａ〜Ａ２０ｄが互いに影響するのを抑制することができる。
【００７０】
ここで、上述においては、その一例として容量補間や電流補間を適用した補間並列型アナログ／デジタル変換回路について説明したが、その他、抵抗補間なども同様に適用可能である。なお、以下においては、補間並列型アナログ／デジタル変換回路の他の構成について、容量補間を適用した補間並列型アナログ／デジタル変換回路を例に挙げ、具体的に説明するが、電流補間や抵抗補間などの補間並列型アナログ／デジタル変換回路にも適用が可能である。
【００７１】
上述の補間並列型アナログ／デジタル変換回路２０では、７つのラッチ回路２３ａ〜２３ｇを設けるようにしたが、出力信号Ｖo２１ａ〜Ｖo２１ｄは第１フェーズで出力され、出力信号Ｖo２２ａ〜Ｖo２２ｃは第２フェーズで出力されることから、例えば、図１２に示す容量補間並列型アナログ／デジタル変換回路６０のように、４つラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇで出力信号Ｖo２１ａ〜Ｖo２１ｄを第１フェーズでラッチし、出力信号Ｖo２２ａ〜Ｖo２２ｃを第２フェーズでラッチするようにしてもよい。すなわち、出力信号Ｖo２１ａ〜Ｖo２１ｄと出力信号Ｖo２２ａ〜Ｖo２２ｃとを時分割でラッチするのである。
【００７２】
図１２に示すように、この容量補間並列型アナログ／デジタル変換回路６０では、コンデンサＣ２１ａ〜Ｃ２１ｄをそれぞれ出力選択スイッチであるスイッチＳＷ２６ａ，ＳＷ２６ｃ，ＳＷ２６ｅ，ＳＷ２６ｇを介してラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇに接続し、コンデンサＣ２３ａ〜Ｃ２３ｄ（コンデンサＣ２２ｂ〜Ｃ２２ｄ）をそれぞれスイッチＳＷ２６ｂ，ＳＷ２６ｄ，ＳＷ２６ｆ，ＳＷ２６ｈを介してラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇに接続して、図１３に示すように、スイッチＳＷ２６ａ，ＳＷ２６ｃ，ＳＷ２６ｅ，ＳＷ２６ｇとスイッチＳＷ２６ｂ，ＳＷ２６ｄ，ＳＷ２６ｆ，ＳＷ２６ｈとを交互に短絡状態とする。なお、図１３は、スイッチＳＷ２６ａ，ＳＷ２６ｂに関連する部分の動作のタイミングを示す図であり、他のスイッチＳＷ２６ｃ〜ＳＷ２６ｈについても同様の動作となる。
【００７３】
そして、第１フェーズでスイッチＳＷ２６ａ，ＳＷ２６ｃ，ＳＷ２６ｅ，ＳＷ２６ｇを短絡状態として、コンデンサＣ２１ａ〜Ｃ２１ｄから出力される出力信号Ｖｏ２１ａ〜Ｖo２１ｄをラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇへ入力してラッチさせる（図１３参照）。エンコーダ２４’はこのときのラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇのラッチ状態を参照する。
【００７４】
また、第２フェーズでＳＷ２６ｂ，ＳＷ２６ｄ，ＳＷ２６ｆ，ＳＷ２６ｈを短絡状態として、コンデンサＣ２３ａ〜Ｃ２３ｄから出力される出力信号Ｖｏ２２ａ〜Ｖo２２ｄをラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇへ入力してラッチさせる（図１３参照）。エンコーダ２４’は、このときのラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇのラッチ状態を参照する。
【００７５】
そして、エンコーダ２４’は、第１フェーズ及び第２フェーズでのラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇのラッチ状態に基づいて入力信号Ｖinに応じたデジタル信号を出力する。例えば、第１フェーズでラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇのラッチ状態がそれぞれ「０（Ｌレベル）」「１（Ｈレベル）」「１（Ｈレベル）」「１（Ｈレベル）」であり、第２フェーズでラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇのラッチ状態がそれぞれ「０（Ｌレベル）」「１（Ｈレベル）」「１（Ｈレベル）」「１（Ｈレベル）」であるとき、エンコーダ２４’は、「１０１」の値となるデジタル信号を出力する。
【００７６】
ところで、この容量補間並列型アナログ／デジタル変換回路６０において、増幅器Ａ２０ａ〜Ａ２０ｄの増幅率が十分でないときには、スイッチＳＷ２６ａ〜ＳＷ２６ｈとラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇとの間に、それぞれ増幅部２５ａ〜２５ｄを設けるようにする。図１４に、スイッチＳＷ２６ａ，ＳＷ２６ｂとラッチ回路２３ａとの間の増幅部２５ａを、スイッチＳＷ２６ｃ，ＳＷ２６ｄとラッチ回路２３ｃとの間の増幅部２５ｂをそれぞれ設けた構成を示す。なお、増幅部２５ｃ，２５ｄも同様の構成であり、ここでは図示を省略している。
【００７７】
この増幅部２５ａ〜２５ｄは、増幅器Ａ２１ａ〜Ａ２１ｄと、この増幅器Ａ２１ａ〜Ａ２１ｄのオフセット電圧をキャンセルするためのコンデンサＣ２４ａ〜Ｃ２４ｄ、リセット用スイッチであるスイッチＳＷ２７ａ〜ＳＷ２７ｄ，ＳＷ２８ａ〜ＳＷ２８ｄとを有している。
【００７８】
この増幅部２５ａ〜２５ｄでは、第１フェーズで出力信号Ｖo２１ａ〜Ｖo２１ｄを増幅して出力し、第２フェーズで出力信号Ｖo２２ａ〜Ｖo２２ｄを増幅して出力することになるため、第１フェーズと第２フェーズとでそれぞれ増幅動作とリセット動作（増幅器Ａ２１ａ〜Ａ２１ｄのオフセット電圧のキャンセル動作）を繰り返す必要がある。従って、増幅器Ａ２０ａ〜Ａ２０ｄの動作サイクルの２倍の動作サイクルで動作させなければならない。
【００７９】
しかし、容量補間並列型アナログ／デジタル変換回路６０を高速動作させると、増幅器Ａ２１ａ〜Ａ２１ｄのリセット動作を十分に行うことができなくなる。
【００８０】
例えば、増幅部２５ｂの動作を例に挙げて説明すると、図１５に示すように、第１フェーズで入力される出力信号Ｖo２１ｂ（図１５（ａ）参照）は、タイミングｔ１１〜ｔ１４では、増幅器Ａ２１ｂのリセット（スイッチＳＷ２７ｂ，ＳＷ２８ｂを短絡状態とする）によって、増幅器Ａ２１ｂの出力信号Ｖo２４ｂをリセット状態として出力信号Ｖo２１ｂを増幅することができるが、タイミングｔ１４〜ｔ１６では、増幅器Ａ２１ｂのリセットによって増幅器Ａ２１ｂの出力信号Ｖo２４ｂ（図１５（ｅ）参照）を十分にリセット状態とすることができない状態で出力信号Ｖo２１ｂを増幅してしまう。そのため、ラッチ回路２３ｃで正しい情報を取得することができず、エンコーダ２４’から誤ったデジタル信号が出力されてしまう恐れがある。このことは、ラッチ回路２３ａ，２３ｅ，２３ｇでも同様である。
【００８１】
そこで、本実施形態における容量補間並列型アナログ／デジタル変換回路６０では、第１フェーズでラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇを介して取得した検出した入力信号Ｖinのレベルに応じて、増幅部２５ａ〜２５ｄのうち動作させる一つの増幅部を決定し、その他の増幅部を動作させないようにして、エンコーダ２４’がラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇから誤った情報を取得することがないようにする。すなわち、第１フェーズの結果に応じて第２フェーズで検出する必要がある増幅部に対する入力はその振幅が小さく、一方でその他の増幅部に対する入力はその振幅が大きくなることから、その他の増幅部を動作させないようにすることによって、当該他の増幅部が十分にリセット状態とならないような状態を回避するのである。
【００８２】
例えば、図１６（ａ）に示すように、第１フェーズにおいて、ラッチ回路２３ａ，２３ｃ，２３ｅ，２３ｇの状態がそれぞれ「０（Ｌレベル）」「１（Ｈレベル）」「１（Ｈレベル）」「１（Ｈレベル）」であるとき、エンコーダ２４’から出力すべきデジタル信号は「１０１」又は「１１０」となることから、第２フェーズでは、増幅部２５ａの出力が「０（Ｌレベル）」であるか「１（Ｈレベル）」であるかを検出すればよいことになる。そして、エンコーダ２４’において、第２フェーズでの増幅部２５ａの出力が「０（Ｌレベル）」のときに「１０１」となるデジタル信号を出力し、第２フェーズでの増幅部２５ａの出力が「１（Ｈレベル）」のときに「１１０」となるデジタル信号を出力する。
【００８３】
そこで、第２フェーズでは、図１６（ｂ）に示すように、増幅部２５ａ及びラッチ回路２３ａを除く、増幅部２５ｂ〜２５ｄ及びラッチ回路２３ｂ〜２３ｄの動作を停止させる。これにより、増幅部２５ｂ〜２５ｄについて、第２フェーズの期間をリセット状態にすることができるため、図７に示すラッチ回路２３ｂ，２３ｄ，２３ｆを削減したときであっても、容量補間並列型アナログ／デジタル変換回路６０において高速動作を可能としている。例えば、増幅部２５ｂにおいて、図１７に示すように、ｔ１４〜ｔ１５の期間をリセット期間（図１７（ｈ）参照）とすることにより、出力期間に比べリセット期間を３倍にすることができるので、十分にリセット状態とすることができる。
【００８４】
ここで、増幅部２５ｂ〜２５ｄの動作の停止は、例えば、スイッチＳＷ２７ｂ〜ＳＷ２７ｄを短絡状態とすることによって行う。また、ラッチ回路２３ｂ〜２３ｄの動作の停止は、例えば、ラッチ回路２３ｂ〜２３ｄへリセット信号を入力することによって行う。そして、エンコーダ２４’は、動作状態としたラッチ回路２３ａのラッチ状態のみを検出するようにする。このように、第２フェーズでラッチ回路２３ｂ〜２３ｄをリセットして動作を停止することにより、消費電力を低減することができる。
【００８５】
以上のように本実施形態における容量補間並列型アナログ／デジタル変換回路２０，２０’では、比較増幅回路２２ａ〜２２ｄにおいて、第１フェーズと第２フェーズとでそれぞれ入力信号Ｖinと参照信号Ｖrとの差電圧に応じた信号を出力することができるようにしていることから、第１フェーズで出力する差電圧に応じた信号と第２フェーズで出力する差電圧に応じた信号とを用いて、容量補間を行うようにすることで、増幅器の数を減らし、低消費電力化や小面積化を図ることができる並列型アナログ／デジタル変換回路を提供することができる。なお、容量補間に限らず、第１フェーズで出力する差電圧に応じた信号と第２フェーズで出力する差電圧に応じた信号とを用いて、抵抗補間や電流補間などを行うことができる。
【００８６】
なお、上述した各スイッチは、ＭＯＳトランジスタなどで構成される。また、これらのスイッチの制御は、図示しない制御部からの制御信号により行う。例えば、図１２に示す容量補間並列型アナログ／デジタル変換回路６０の場合、第１制御信号によりスイッチＳＷ２０ａ〜２０ｄ，ＳＷ２２ａ〜ＳＷ２２ｄ，ＳＷ２３ａ〜ＳＷ２３ｄ，ＳＷ２６ｂ，ＳＷ２６ｄ，ＳＷ２６ｆ，ＳＷ２６ｈを制御し、第１制御信号の反転信号である第２制御信号によりスイッチＳＷ２１ａ〜２１ｄ，ＳＷ２４ａ〜ＳＷ２４ｄ，ＳＷ２５ａ〜ＳＷ２５ｄ，ＳＷ２６ａ，ＳＷ２６ｃ，ＳＷ２６ｅ，ＳＷ２６ｇを制御する。
【００８７】
以上、本発明の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【００８８】
例えば、図２２の回路と同様に、容量補間並列型アナログ／デジタル変換回路６１として、図１８に示すように、前段の増幅器Ａ２２ａ〜Ａ２２ｃで差電圧Ｖs１，Ｖs２及びその中間電圧を増幅し、これらの電圧及びその中間電圧をそれぞれ後段の増幅器Ａ２０ａ〜Ａ２０ｅで増幅するようにし、増幅器Ａ２０ａ〜Ａ２０ｅの出力を容量補間するようにしてもよい。
【図面の簡単な説明】
【００８９】
【図１】本実施形態におけるサンプリング回路の構成を示す図である。
【図２】本実施形態におけるサンプリング回路の内部動作のタイミングを説明するための図である。
【図３】本実施形態における比較増幅回路の構成を示す図である。
【図４】本実施形態における比較増幅回路の内部動作のタイミングを説明するための図である。
【図５】本実施形態における補間並列型アナログ／デジタル変換回路の構成を示す図である。
【図６】本実施形態における補間並列型アナログ／デジタル変換回路の内部動作のタイミングを説明するための図である。
【図７】本実施形態における容量補間並列型アナログ／デジタル変換回路の構成を示す図である。
【図８】本実施形態におけるシングル入力型の電流補間並列型アナログ／デジタル変換回路の構成を示す図である。
【図９】本実施形態における差動入力型の電流補間並列型アナログ／デジタル変換回路の構成を示す図である。
【図１０】図８の電流補間並列型アナログ／デジタル変換回路の増幅器の構成を示す図である。
【図１１】図９の電流補間並列型アナログ／デジタル変換回路の増幅器の構成を示す図である。
【図１２】本実施形態における他の容量補間並列型アナログ／デジタル変換回路の構成を示す図である。
【図１３】本実施形態における他の容量補間並列型アナログ／デジタル変換回路の内部動作のタイミングを説明するための図である。
【図１４】図１３に示す容量補間並列型アナログ／デジタル変換回路の構成の一部を示す図である。
【図１５】本実施形態における他の容量補間並列型アナログ／デジタル変換回路の内部動作を説明するための図である。
【図１６】本実施形態における他の容量補間並列型アナログ／デジタル変換回路の増幅部及びラッチ回路の動作停止制御を説明するための図である。
【図１７】本実施形態における他の容量補間並列型アナログ／デジタル変換回路の増幅部の動作停止制御を説明するための図である。
【図１８】本実施形態における別の容量補間並列型アナログ／デジタル変換回路の構成を示す図である。
【図１９】（ａ）は従来のサンプリング回路の構成を示す図、（ｂ）は従来のサンプリング回路の内部動作を示すタイミングチャートである。
【図２０】（ａ）は従来の比較増幅回路の構成を示す図、（ｂ）は従来の比較増幅回路の内部動作を示すタイミングチャートである。
【図２１】従来の並列型アナログ／デジタル変換回路の構成を示す図である。
【図２２】容量補間技術を用いた従来の補間並列型アナログ／デジタル変換回路の構成を示す図である。
【符号の説明】
【００９０】
１  サンプリング回路
１０  比較増幅回路
２０，２０’，２０”，６０  補間型アナログ／デジタル変換回路
２１  参照電圧生成部
２２  比較増幅部
２３  ラッチ部
２４，２４’  エンコーダ
Ａ１，Ａ１０，Ａ２０ａ〜Ａ２０ｄ，Ａ２１ａ〜Ａ２１ｄ  増幅器
ＳＷ１，ＳＷ１０，ＳＷ２０ａ〜ＳＷ２０ｄ  入力用スイッチ
ＳＷ２，ＳＷ１２，ＳＷ２２〜ＳＷ２２ｄ  入力リセット用スイッチ
ＳＷ３，ＳＷ１３，ＳＷ２３〜ＳＷ２３ｄ  第１のサンプリング用スイッチ
ＳＷ４，ＳＷ１４，ＳＷ２４〜ＳＷ２４ｄ，ＳＷ２５〜ＳＷ２５ｄ  第２のサンプリング
用スイッチ
ＳＷ１１，ＳＷ２１ａ〜ＳＷ２１ｄ  参照信号用スイッチ
ＳＷ２６ａ〜ＳＷ２６ｈ  出力選択スイッチ
ＳＷ２７ａ〜ＳＷ２７ｄ，ＳＷ２８ａ〜ＳＷ２８ｄ  リセット用スイッチ
Ｃ１，Ｃ１１  第１のサンプリング用コンデンサ
Ｃ２，Ｃ１２  第２のサンプリング用コンデンサ
Ｖin  入力信号
Ｖr，Ｖr０〜Ｖr６  参照信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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