(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと、記憶素子と、第１の非線形抵抗素子とを電気的に直列接続してなるメモリセルであって、
前記ＭＯＳトランジスタは、Ｉ＝ａＶb（Ｉは前記ＭＯＳトランジスタを流れる電流、Ｖは前記ＭＯＳトランジスタに印加される電圧、ａは係数、ｂは１未満の正の乗数）で表される非線形電流電圧特性を有し、
前記記憶素子は、Ｉ＝ｃＶd（Ｉは前記記憶素子を流れる電流、Ｖは前記記憶素子に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化し、
前記第１の非線形抵抗素子は、Ｉ＝ｅＶf（Ｉは前記第１の非線形抵抗素子を流れる電流、Ｖは前記第１の非線形抵抗素子に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有する
メモリセル。
【請求項２】
前記乗数ｆは、前記乗数ｄよりも小さい
請求項１に記載のメモリセル。
【請求項３】
前記記憶素子と電気的に並列接続された第２の非線形抵抗素子を備え、
前記第２の非線形抵抗素子は、Ｉ＝ｇＶh（Ｉは前記第２の非線形抵抗素子を流れる電流、Ｖは前記第２の非線形抵抗素子に印加される電圧、ｇは係数、ｈは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、前記記憶素子が高抵抗状態となっているときに前記記憶素子の抵抗値よりも低い抵抗値を有する
請求項１に記載のメモリセル。
【請求項４】
前記乗数ｈは、前記乗数ｄよりも小さい
請求項３に記載のメモリセル。
【請求項５】
ＭＯＳトランジスタと、互いに電気的に並列接続された記憶素子および非線形抵抗素子とを電気的に直列接続してなるメモリセルであって、
前記ＭＯＳトランジスタは、Ｉ＝ａＶb（Ｉは前記ＭＯＳトランジスタを流れる電流、Ｖは前記ＭＯＳトランジスタに印加される電圧、ａは係数、ｂは１未満の正の乗数）で表される非線形電流電圧特性を有し、
前記記憶素子は、Ｉ＝ｃＶd（Ｉは前記記憶素子を流れる電流、Ｖは前記記憶素子に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化し、
前記非線形抵抗素子は、Ｉ＝ｅＶf（Ｉは前記非線形抵抗素子を流れる電流、Ｖは前記非線形抵抗素子に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、前記記憶素子が高抵抗状態となっているときに前記記憶素子の抵抗値よりも低い抵抗値を有する
メモリセル。
【請求項６】
前記乗数ｆは、前記乗数ｄよりも小さい
請求項５に記載のメモリセル。
【請求項７】
ＭＯＳトランジスタと、記憶素子と、非線形抵抗素子とを電気的に直列接続してなるメモリセルであって、
前記ＭＯＳトランジスタは、Ｉ＝ａＶb（Ｉは前記ＭＯＳトランジスタを流れる電流、Ｖは前記ＭＯＳトランジスタに印加される電圧、ａは係数、ｂは１未満の正の乗数）で表される非線形電流電圧特性を有し、
前記記憶素子は、第１電極と、開口部を有すると共に前記第１電極と接する層間分離膜と、前記層間分離膜と接すると共に前記開口部を介して前記第１電極と接する抵抗変化層と、前記抵抗変化層と接するイオン源層と、前記イオン源層と接する第２電極とを有し、
前記抵抗変化層は、Ｉ＝ｃＶd（Ｉは前記記憶素子を流れる電流、Ｖは前記記憶素子に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化し、
前記非線形抵抗素子は、Ｉ＝ｅＶf（Ｉは前記非線形抵抗素子を流れる電流、Ｖは前記非線形抵抗素子に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有する
メモリセル。
【請求項８】
前記層間分離膜は、絶縁材料からなる
請求項７に記載のメモリセル。
【請求項９】
前記抵抗変化層は、希土類酸化物、希土類窒化物、珪素酸化物または珪素窒化物を含み、
前記イオン源層は、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む
請求項７に記載のメモリセル。
【請求項１０】
ＭＯＳトランジスタと、記憶素子とを電気的に直列接続してなるメモリセルであって、
前記ＭＯＳトランジスタは、Ｉ＝ａＶb（Ｉは前記ＭＯＳトランジスタを流れる電流、Ｖは前記ＭＯＳトランジスタに印加される電圧、ａは係数、ｂは１未満の正の乗数）で表される非線形電流電圧特性を有し、
前記記憶素子は、第１電極と、開口部を有すると共に前記第１電極と接する層間分離膜と、前記層間分離膜と接すると共に前記開口部を介して前記第１電極と接する抵抗変化層と、前記抵抗変化層と接するイオン源層と、前記イオン源層と接する第２電極とを有し、
前記抵抗変化層は、Ｉ＝ｃＶd（Ｉは前記抵抗変化層を流れる電流、Ｖは前記抵抗変化層に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化し、
前記層間分離膜は、Ｉ＝ｅＶf（Ｉは前記層間分離膜を流れる電流、Ｖは前記層間分離膜に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、前記抵抗変化層が高抵抗状態となっているときに前記抵抗変化層の抵抗値よりも低い抵抗値を有する
ことを特徴とするメモリセル。
【請求項１１】
前記層間分離膜は、ＳｉＷＮからなる
請求項１０に記載のメモリセル。
【請求項１２】
前記抵抗変化層は、希土類酸化物、希土類窒化物、珪素酸化物または珪素窒化物を含み、
前記イオン源層は、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む
請求項１０に記載のメモリセル。
【請求項１３】
ＭＯＳトランジスタと、記憶素子とを電気的に直列接続してなるメモリセルであって、
前記ＭＯＳトランジスタは、Ｉ＝ａＶb（Ｉは前記ＭＯＳトランジスタを流れる電流、Ｖは前記ＭＯＳトランジスタに印加される電圧、ａは係数、ｂは１未満の正の乗数）で表される非線形電流電圧特性を有し、
前記記憶素子は、第１電極と、開口部を有すると共に前記第１電極と接する層間分離膜と、前記層間分離膜と接すると共に前記開口部を介して前記第１電極と接する電圧制御膜と、前記電圧制御膜と接する抵抗変化層と、前記抵抗変化層と接する第２電極とを有し、
前記抵抗変化層は、Ｉ＝ｃＶd（Ｉは前記抵抗変化層を流れる電流、Ｖは前記抵抗変化層に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化し、
前記電圧制御膜は、Ｉ＝ｅＶf（Ｉは前記電圧制御膜を流れる電流、Ｖは前記電圧制御膜に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有すると共に、前記抵抗変化層が高抵抗状態となっているときに前記抵抗変化層の抵抗値よりも低い抵抗値を有する
メモリセル。
【請求項１４】
前記層間分離膜は、絶縁材料からなる
請求項１３に記載のメモリセル。
【請求項１５】
前記電圧制御膜は、ＳｉＷＮからなる
請求項１３に記載のメモリセル。
【請求項１６】
前記抵抗変化層は、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含む
請求項１３に記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子を備えたメモリセルに関する。
【背景技術】
【０００２】
データストレージ用の半導体不揮発性メモリとしてＮＯＲ型やＮＡＮＤ型のフラッシュメモリが一般的に用いられている。しかし、そのようフラッシュメモリでは、書込み、消去に大きな電圧が必要であり、また、フローティングゲートに注入する電子の数が限られていることなどから、微細化の限界が指摘されている。
【０００３】
現在、微細化の限界を超えることの可能な次世代の不揮発性メモリとして、ＰＲＡＭやＰＭＣなどの抵抗変化型メモリが提案されている（特許文献１，２、非特許文献１〜３）。特許文献２、非特許文献１〜３に記載のメモリは電極間に抵抗変化層を挟んだ単純な構造からなり、特許文献１に記載のメモリは電極間にイオン源層および抵抗変化層を挟んだ構造となっている。ＰＭＣやＰＲＡＭでは、原子またはイオンが熱や電界によって移動し、導電パスを形成することにより抵抗変化を発現していると考えられている。
【０００４】
【特許文献１】特開２００６−１９６５３７
【特許文献２】特開２００６−３２２１８８
【非特許文献１】Szot, et al., Nature Material 1614 p.312 (2006)
【非特許文献２】阪本  他、個体電解質メモリ  応用物理  75 p.1126 2006年9月
【非特許文献３】澤、遷移金属酸化物による抵抗変化型不揮発性メモリ、応用物理  75 p.1109 2006年9月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、フラッシュメモリよりも安価な抵抗変化型メモリを製造するためには、記録データの多値化が必要である。原理的には抵抗変化型メモリのほとんどで多値化が可能であるが、実際に多値化を実現するためには、抵抗変化型メモリの抵抗値を適切に制御することが必要となる。
【０００６】
通常、抵抗変化型メモリでは、記憶素子としての可変抵抗素子がトランジスタまたは電流制限用保護抵抗と直列に接続されており、トランジスタまたは電流制限用保護抵抗によって可変抵抗素子へ流れる電流に制限をかけることにより、可変抵抗素子の抵抗値が規定される。
【０００７】
例えば、図１９に示したように、抵抗変化型メモリは、記憶素子１１０およびトランジスタ１２０を直列接続してなるメモリセル１００を記憶単位としてマトリクス状に配置されており、記憶素子１１０の一端がソース線Ｓに電気的に接続され、記憶素子１１０の他端がトランジスタ１２０のドレイン（図示せず）に電気的に接続されている。さらに、トランジスタ１２０のソース（図示せず）がビット線Ｂに電気的に接続され、トランジスタ１２０のゲート（図示せず）がワード線Ｗに電気的に接続されている。この抵抗変化型メモリでは、トランジスタ１２０によって記憶素子１１０へ流れる電流が制限される。
【０００８】
しかし、可変抵抗素子の電流電圧特性はオーミックではなく、電流が電圧の一乗よりも大きな乗数に比例する非線形となっているので、抵抗変化型メモリに印加する電圧が大きくなると、トランジスタの電流制限によって、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を可変抵抗素子に印加することが容易ではないという問題があった。
【０００９】
また、抵抗変化型メモリでは、可変抵抗素子に書き込みおよび消去電圧を繰り返し印加すると、繰り返し回数の増大に伴い消去抵抗が徐々に大きくなるという問題があった。
【００１０】
本発明はかかる問題点に鑑みてなされたもので、その目的は、抵抗値を適切に制御することにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を可変抵抗素子に印加したり、または、繰り返し回数に依存しない安定した消去抵抗を実現することの可能なメモリセルを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の第１のメモリセルは、ＭＯＳトランジスタと、記憶素子と、第１の非線形抵抗素子とが電気的に直列接続されたものである。ここで、記憶素子は、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有しており、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化するようになっている。他方、第１の非線形抵抗素子は、記憶素子の非線形電流電圧特性と共通の非線形電流電圧特性を有している。
【００１２】
本発明の第１のメモリセルでは、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する第１の非線形抵抗素子が、ＭＯＳトランジスタと、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する記憶素子とに電気的に直列接続されている。これにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子に印加するために第１のメモリセルに電圧を印加した際に、ＭＯＳトランジスタには、記憶素子および第１の非線形抵抗素子によって分圧された電圧が印加されるので、第１のメモリセルに印加した電圧をＭＯＳトランジスタによって電流制限のあまりかからない範囲内の値とすることが可能となる。
【００１３】
本発明の第２のメモリセルは、ＭＯＳトランジスタと、互いに電気的に並列接続された記憶素子および非線形抵抗素子とが電気的に直列接続されたものである。ここで、記憶素子は、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有しており、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化するようになっている。他方、非線形抵抗素子は、記憶素子の非線形電流電圧特性と共通の非線形電流電圧特性を有すると共に、記憶素子が高抵抗状態となっているときに記憶素子の抵抗値よりも低い抵抗値を有している。
【００１４】
本発明の第２のメモリセルでは、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に記憶素子の抵抗値よりも低い抵抗値を有する非線形抵抗素子が、記憶素子と電気的に並列接続されると共に、ＭＯＳトランジスタと電気的に直列接続されている。ここで、非線形抵抗素子は、記憶素子の抵抗値よりも低い抵抗値を有しているので、記憶素子が高抵抗状態となっているときには、第２のメモリセル全体の抵抗値において、記憶素子に並列接続された非線形抵抗素子の抵抗値が記憶素子の抵抗値よりも支配的となる。
【００１５】
本発明の第３のメモリセルは、ＭＯＳトランジスタと、記憶素子と、非線形抵抗素子とが電気的に直列接続されたものである。ここで、記憶素子は、第１電極と、開口部を有すると共に第１電極と接する層間分離膜と、層間分離膜と接すると共に開口部を介して第１電極と接する抵抗変化層と、抵抗変化層と接するイオン源層と、イオン源層と接する第２電極とを有している。抵抗変化層は、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化するようになっている。また、非線形抵抗素子は、抵抗変化層の非線形電流電圧特性と共通の非線形電流電圧特性を有している。
【００１６】
本発明の第３のメモリセルでは、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する非線形抵抗素子が、ＭＯＳトランジスタと、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する記憶素子とに電気的に直列接続されている。これにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子に印加するために第３のメモリセルに電圧を印加した際に、ＭＯＳトランジスタには、記憶素子および非線形抵抗素子によって分圧された電圧が印加されるので、第３のメモリセルに印加した電圧をＭＯＳトランジスタによって電流制限のあまりかからない範囲内の値とすることが可能となる。
【００１７】
本発明の第４のメモリセルは、ＭＯＳトランジスタと、記憶素子とが電気的に直列接続されたものである。ここで、記憶素子は、第１電極と、開口部を有すると共に第１電極と接する層間分離膜と、層間分離膜と接すると共に開口部を介して第１電極と接する抵抗変化層と、抵抗変化層と接するイオン源層と、イオン源層と接する第２電極とを有している。抵抗変化層は、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化するようになっている。また、層間分離膜は、抵抗変化層の非線形電流電圧特性と共通の非線形電流電圧特性を有すると共に、抵抗変化層が高抵抗状態となっているときに抵抗変化層の抵抗値よりも低い抵抗値を有している。
【００１８】
本発明の第４のメモリセルでは、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に抵抗変化層の抵抗値よりも低い抵抗値を有する層間分離膜が、抵抗変化層と電気的に並列接続されると共に、ＭＯＳトランジスタと電気的に直列接続されている。ここで、層間分離膜は、抵抗変化層の抵抗値よりも低い抵抗値を有しているので、抵抗変化層が高抵抗状態となっているときには、第４のメモリセル全体の抵抗値において、抵抗変化層に並列接続された層間分離膜の抵抗値が抵抗変化層の抵抗値よりも支配的となる。
【００１９】
本発明の第５のメモリセルは、ＭＯＳトランジスタと、記憶素子とが電気的に直列接続されたものである。ここで、記憶素子は、第１電極と、開口部を有すると共に第１電極と接する層間分離膜と、層間分離膜と接すると共に開口部を介して第１電極と接する電圧制御膜と、電圧制御膜と接する抵抗変化層と、抵抗変化層と接する第２電極とを有している。抵抗変化層は、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に、印加された電圧の極性に応じて高抵抗状態または低抵抗状態に変化するようになっている。また、電圧制御膜は、抵抗変化層の非線形電流電圧特性と共通の非線形電流電圧特性を有すると共に、抵抗変化層が高抵抗状態となっているときに抵抗変化層の抵抗値よりも低い抵抗値を有している。
【００２０】
本発明の第５のメモリセルでは、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に抵抗変化層の抵抗値よりも低い抵抗値を有する電圧制御膜が、開口部において、抵抗変化層のうち開口部との対抗部分と電気的に直列接続されると共に、電圧制御膜および層間分離膜のうち開口部の周囲に対応する部分が、抵抗変化層および電圧制御膜のうち開口部との対抗部分と電気的に並列接続されている。これにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を抵抗変化層に印加するために第５のメモリセルに電圧を印加した際に、ＭＯＳトランジスタには、抵抗変化層および電圧制御膜によって分圧された電圧が印加されるので、第５のメモリセルに印加した電圧をＭＯＳトランジスタによって電流制限のあまりかからない範囲内の値とすることが可能となる。また、層間分離膜は、抵抗変化層の抵抗値よりも低い抵抗値を有しているので、抵抗変化層が高抵抗状態となっているときには、第５のメモリセル全体の抵抗値において、電圧制御膜および層間分離膜のうち開口部との対抗部分に並列接続された部分の抵抗値が抵抗変化層および電圧制御膜のうち開口部との対抗部分の抵抗値よりも支配的となる。
【発明の効果】
【００２１】
本発明の第１のメモリセルによれば、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する第１の非線形抵抗素子を、ＭＯＳトランジスタと、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する記憶素子とに電気的に直列接続するようにしたので、第１のメモリセルに印加した電圧をＭＯＳトランジスタによって電流制限のあまりかからない範囲内の値とすることが可能となる。これにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子に印加することが可能となる。
【００２２】
本発明の第２のメモリセルによれば、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に記憶素子の抵抗値よりも低い抵抗値を有する非線形抵抗素子を、記憶素子と電気的に並列接続すると共に、ＭＯＳトランジスタと電気的に直列接続するようにしたので、記憶素子が高抵抗状態となっているときには、第２のメモリセル全体の抵抗値において、記憶素子に並列接続された非線形抵抗素子の抵抗値が記憶素子の抵抗値よりも支配的となる。これにより、繰り返し回数に依存しない安定した消去抵抗を実現することができる。
【００２３】
本発明の第３のメモリセルによれば、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する非線形抵抗素子を、ＭＯＳトランジスタと、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有する記憶素子とに電気的に直列接続するようにしたので、第３のメモリセルに印加した電圧をＭＯＳトランジスタによって電流制限のあまりかからない範囲内の値とすることが可能となる。これにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子に印加することが可能となる。
【００２４】
本発明の第４のメモリセルによれば、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に抵抗変化層の抵抗値よりも低い抵抗値を有する層間分離膜を、抵抗変化層と電気的に並列接続されると共に、ＭＯＳトランジスタと電気的に直列接続するようにしたので、抵抗変化層が高抵抗状態となっているときには、第４のメモリセル全体の抵抗値において、抵抗変化層に並列接続された層間分離膜の抵抗値が抵抗変化層の抵抗値よりも支配的となる。これにより、繰り返し回数に依存しない安定した消去抵抗を実現することができる。
【００２５】
本発明の第５のメモリセルによれば、ＭＯＳトランジスタの非線形電流電圧特性とは逆の非線形電流電圧特性を有すると共に抵抗変化層の抵抗値よりも低い抵抗値を有する電圧制御膜を、開口部において、抵抗変化層のうち開口部との対抗部分と電気的に直列接続すると共に、電圧制御膜および層間分離膜のうち開口部の周囲に対応する部分を、抵抗変化第５のメモリセルに印加した電圧をＭＯＳトランジスタによって電流制限のあまりかからない範囲内の値とすることが可能となる。これにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子に印加することが可能となる。また、抵抗変化層が高抵抗状態となっているときには、第５のメモリセル全体の抵抗値において、電圧制御膜および層間分離膜のうち開口部との対抗部分に並列接続された部分の抵抗値が抵抗変化層および電圧制御膜のうち開口部との対抗部分の抵抗値よりも支配的となる。これにより、繰り返し回数に依存しない安定した消去抵抗を実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２７】
［第１の実施の形態］
本発明の第１の実施の形態に係る記憶装置は、メモリセル１を記憶単位としてマトリクス状に配置したものである。図１は、この記憶装置のメモリセル１を拡大して表したものである。このメモリセル１は、記憶素子１０と、非線形抵抗素子２０と、ＭＯＳトランジスタ３０とを直列に接続して形成されたものである。
【００２８】
図２は、記憶素子１０の断面構成の一例を表したものである。記憶素子１０は、電極１１、層間絶縁膜１２、抵抗変化層１３、イオン源層１４、電極１５をこの順に積層して形成されたものである。電極１１がソース線Ｓに電気的に接続され、電極１５が非線形抵抗素子２０を介してＭＯＳトランジスタ３０のドレイン（図示せず）に電気的に接続されている。ＭＯＳトランジスタ３０のソース（図示せず）がビット線Ｂに電気的に接続され、ＭＯＳトランジスタ３０のゲート（図示せず）がワード線Ｗに電気的に接続されている。
【００２９】
ここで、電極１１，１５は、半導体プロセスに用いられる配線材料、例えば、ＴｉＷ、Ｔｉ、Ｗ、ＷＮ、Ｃｕ、Ａｌ、Ｍｏ、Ｔａ、ＴａＮ、シリサイドなどからなる。また、層間絶縁膜１２は、例えばハードキュア処理されたフォトレジスト、ＳｉＯ２、Ｓｉ３Ｎ４、無機材料（例えばＳｉＯＮ、ＳｉＯＦ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２）、フッ素系有機材料、芳香族系有機材料などの絶縁材料からなる。この層間絶縁膜１２は、図２に示したように、層間絶縁膜１２を貫通する開口部１２Ａを有しており、電極１１と接すると共に、開口部１２Ａを介して電極１１と抵抗変化層１３とが互いに接触している。つまり、抵抗変化層１３のうち層間絶縁膜１２の開口部１２Ａとの対向部分が電極１１と接しており、抵抗変化層１３のうち層間絶縁膜１２の開口部１２Ａとの対向部分以外の部分は層間絶縁膜１２と接すると共に層間絶縁膜１２を介して電極１１と対向配置されている。抵抗変化層１３は、絶縁材料あるいは半導体材料、具体的には、希土類酸化物、希土類窒化物、珪素酸化物、珪素窒化物などからなり、例えば、ＧｄＯｘからなる。この抵抗変化層１３は、後述するように電極１１，１５に電圧を印加することにより電極１１，１５の間に生じる電場の向き（電圧の極性）に応じて高抵抗状態または低抵抗状態に変化する機能を有している。
【００３０】
イオン源層１４は、例えば、図２に示したように、抵抗変化層１３に接する第１イオン源層１４Ａと、電極１５に接する第２イオン源層１４Ｂとを積層した２層構造となっている。第１イオン源層１４Ａは、例えば、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉ、ＧｅＳｂＴｅＳｉ、ＣｕＧｅＴｅＳｉ、ＡｇＴｅＳｉ、ＡｇＧｅＴｅＳｉ、ＺｎＴｅＳｉ、ＺｎＧｅＴｅＳｉ、ＣｕＳＳｉ、ＣｕＧｅＳＳｉ、ＣｕＳｅＳｉ、ＣｕＧｅＳｅＳｉなどからなる。第２イオン源層１４Ｂは、例えば、Ｚｒと、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素とを含んで構成されており、例えば、ＣｕＺｒ、ＣｕＧｅＺｒ、ＡｇＺｒ、ＡｇＧｅＺｒ、ＺｎＺｒ、ＺｎＧｅＺｒなどからなる。
【００３１】
ここで、Ｃｕ、Ａｇ、Ｚｎは、陽イオンとなったときに、イオン源層１４内や、抵抗変化層１３内を移動しやすい元素である。Ｓｉは、イオン源層１４を非晶質化し、イオン源層１４の結晶化温度を上昇させることの可能な元素である。そのため、イオン源層１４にＳｉを適当量含有させた場合には、プロセス時に受ける熱などによる結晶化等の状態変化が抑制され、メモリ動作の安定性を向上させることができる。
【００３２】
ところで、ＭＯＳトランジスタ３０は、通常、図３に示したように、Ｉ＝ａＶｂ（ＩはＭＯＳトランジスタ３０を流れる電流、ＶはＭＯＳトランジスタ３０に印加される電圧、ａは係数、ｂは１未満の乗数）で表される非線形電流電圧特性を有している。そのため、印加される電圧が大きくなるにつれて、流れる電流の増加量が鈍くなる（つまりＭＯＳトランジスタ３０が飽和する）ので、ＭＯＳトランジスタ３０は記憶素子１０に流れる電流を制限する保護抵抗として機能する。一方、記憶素子１０は、主に抵抗変化層１３において、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有しており、具体的には、図４に示したように、Ｉ＝ｃＶｄ（Ｉは記憶素子１０を流れる電流、Ｖは記憶素子１０に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有している。そのため、ＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の電圧がメモリセル１に印加されている場合には、メモリセル１に印加される電圧が大きくなるにつれて、記憶素子１０に印加される電圧も増加し、記憶素子１０に流れる電流が記憶素子１０に印加される電圧のｄ乗に比例して増加するようになっている。
【００３３】
非線形抵抗素子２０は、例えば、記憶素子１０と同様の積層構造を有しており、主に抵抗変化層において、記憶素子１０の非線形電流電圧特性と共通の非線形電流電圧特性、すなわち、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有している。この非線形抵抗素子２０は、図５に示したように、Ｉ＝ｅＶｆ（Ｉは非線形抵抗素子２０を流れる電流、Ｖは非線形抵抗素子２０に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有している。そのため、ＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の電圧がメモリセル１に印加されている場合には、メモリセル１に印加される電圧が大きくなるにつれて、非線形抵抗素子２０に印加される電圧も増加し、非線形抵抗素子２０に流れる電流が非線形抵抗素子２０に印加される電圧のｆ乗に比例して増加するようになっている。
【００３４】
ここで、乗数ｆは、記憶素子１０の乗数ｄよりも小さな値となっており、非線形抵抗素子２０の抵抗値は、記憶素子１０の抵抗値よりも小さな値となっている。そのため、印加される電圧が大きくなるにつれて、流れる電流の増加量が鈍くなるので、非線形抵抗素子２０は、ＭＯＳトランジスタ３０と同様、記憶素子１０に流れる電流を制限する保護抵抗として機能する。
【００３５】
本実施の形態の記憶装置（メモリセル１）の動作について説明する。
【００３６】
（書き込み）
電極１５に正電位（＋電位）を印加すると共に、電極１１に負電位（−電位）またはゼロ電位を印加して、イオン源層１４、から抵抗変化層１３に向かって電流を流すと、イオン源層１４から、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して抵抗変化層１３内を拡散していき、電極１１側で電子と結合して析出したり、あるいは、抵抗変化層１３の内部に拡散した状態で留まる。その結果、抵抗変化層１３の内部に、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素を多量に含む電流パスが形成されたり、もしくは、抵抗変化層１３の内部に、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素による欠陥が多数形成され、抵抗変化層１３の抵抗値が低くなる。このとき、イオン源層１４の抵抗値は、抵抗変化層１３の記録前の抵抗値に比べて元々低いので、抵抗変化層１３の抵抗値が低くなることにより、記憶素子１０全体の抵抗値も低くなる（つまり、記憶素子１０がオンする）。なお、このときの記憶素子１０全体の抵抗が書込抵抗となる。
【００３７】
その後、電極１１，１５に印加されている電圧をゼロにして、記憶素子１０にかかる電圧をゼロにすると、記憶素子１０の抵抗値が低くなった状態で保持される。このようにして、情報の記録（書き込み）が行われる。
【００３８】
（消去）
次に、電極１５に負電位（−電位）を印加すると共に、電極１１に正電位（＋電位）またはゼロ電位を印加して、抵抗変化層１３からイオン源層１４に向かって電流を流すと、抵抗変化層１３内に形成されていた電流パス、あるいは不純物準位を構成する、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素がイオン化して、抵抗変化層１３内を移動してイオン源層１４側に戻る。その結果、抵抗変化層１３内から、電流パス、もしくは、欠陥が消滅して、抵抗変化層１３の抵抗値が高くなる。このとき、イオン源層１４の抵抗値は元々低いので、抵抗変化層１３の抵抗値が高くなることにより、記憶素子１０全体の抵抗値も高くなる（つまり、記憶素子１０がオフする）。なお、このときの記憶素子１０全体の抵抗が消去抵抗となる。
【００３９】
その後、電極１１，１５に印加されている電圧をゼロにして、記憶素子１０にかかる電圧をゼロにすると、記憶素子１０の抵抗値が高くなった状態で保持される。このようにして、記録された情報の消去が行われる。
【００４０】
そして、このような過程を繰返し行うことにより、記憶素子１０に情報の記録（書き込み）と、記録された情報の消去を繰り返し行うことができる。
【００４１】
このとき、例えば、記憶素子１０全体の抵抗が書込抵抗となっている状態（抵抗値の低い状態）を「１」の情報に、記憶素子１０全体の抵抗が消去抵抗となっている状態（抵抗値の高い状態）を「０」の情報に、それぞれ対応させると、電極１５に正電位（＋電位）を印加することによって、記憶素子１０の情報を「０」から「１」に変え、電極１５に負電位（−電位）を印加することによって、記憶素子１０の情報を「１」から「０」に変えることができる。
【００４２】
このように、本実施の形態では、電極１１、層間絶縁膜１２、抵抗変化層１３、イオン源層１４、電極１５をこの順に積層しただけの簡易な構造からなる記憶素子１０を用いて、情報の記録および消去を行うようにしたので、記憶素子１０を微細化していった場合であっても、情報の記録および消去を容易に行うことができる。また、電力の供給がなくても、抵抗変化層１３の抵抗値を保持することができるので、情報を長期に渡って保存することができる。また、読み出しによって抵抗変化層１３の抵抗値が変化することはなく、フレッシュ動作を行う必要がないので、その分だけ消費電力を低減することができる。
【００４３】
ところで、本実施の形態では、記憶素子１０の非線形電流電圧特性と共通の非線形電流電圧特性、すなわち、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有する非線形抵抗素子２０が、ＭＯＳトランジスタ３０と共に、記憶素子１０に流れる電流を制限する保護抵抗として、記憶素子１０と電気的に直列接続されている。これにより、記憶素子１０を高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子１０に印加するためにメモリセル１に電圧を印加した際に、ＭＯＳトランジスタ３０には、記憶素子１０および非線形抵抗素子２０によって分圧された電圧が印加されるので、メモリセル１に印加した電圧をＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の値とすることが可能となる。
【００４４】
その結果、従来では、例えば図６の破線で示したように、メモリセル１に大きな電圧（ＶＢＳ）を印加した際に、ＭＯＳトランジスタ３０の電流制限によって、記憶素子１０に印加される電圧（ＶＡ）を大きくすることが困難となっていたのに対して、本実施の形態では、例えば図６の実線で示したように、メモリセル１に大きな電圧（ＶＢＳ）を印加した際に、記憶素子１０に印加される電圧（ＶＡ）を、メモリセル１に印加された電圧（ＶＢＳ）の大きさに応じて大きくすることができる。従って、本実施の形態では、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子１０に印加することができる。
【００４５】
［第２の実施の形態］
本発明の第２の実施の形態に係る記憶装置は、メモリセル２を記憶単位としてマトリクス状に配置したものである。図７は、この記憶装置のメモリセル２を拡大して表したものである。このメモリセル２は、記憶素子４０と、ＭＯＳトランジスタ３０とを直列に接続して形成されたものである。図８は、記憶素子４０の断面構成の一例を表したものである。記憶素子４０は、電極１１、電圧制御膜４１、抵抗変化層１３、イオン源層１４、電極１５をこの順に積層して形成されたものである。つまり、メモリセル２は、上記第１の実施の形態のメモリセル１において非線形抵抗素子２０をなくすると共に、上記第１の実施の形態の記憶素子１０において層間絶縁膜１２を電圧制御膜４１に置き換えたものに相当する。
【００４６】
この電圧制御膜４１は、図８に示したように、電圧制御膜４１を貫通する開口部４１Ａを有しており、電極１１と接すると共に、開口部４１Ａを介して電極１１と抵抗変化層１３とが互いに接触している。つまり、抵抗変化層１３のうち電圧制御膜４１の開口部４１Ａとの対向部分が電極１１と接触しており、抵抗変化層１３のうち電圧制御膜４１の開口部４１Ａとの対向部分以外の部分は電圧制御膜４１と接すると共に電圧制御膜４１を介して電極１１と対向配置されている。
【００４７】
電圧制御膜４１は、抵抗変化層１３が高抵抗状態となっているときに抵抗変化層１３の抵抗値よりも低い抵抗値を有する材料、例えば、ＳｉＷＮからなる。これにより、記憶素子４０において、抵抗変化層１３およびイオン源層１４のうち開口部４１Ａに対応する部分によって形成される抵抗成分（以下、第１の抵抗成分と称する。）と、その周囲（抵抗変化層１３およびイオン源層１４のうち開口部４１Ａの周囲に対応する部分と、電圧制御膜４１）によって形成される抵抗成分（以下、第２の抵抗成分と称する。）とが、電極１１，１５によって互いに電気的に並列接続されている。
【００４８】
ここで、第１の抵抗成分は、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有している。この第１の抵抗成分は、上記実施の形態の記憶素子１０と同様に、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有しており、具体的には、図４に示したように、Ｉ＝ｃＶｄ（Ｉは第１の抵抗成分を流れる電流、Ｖは第１の抵抗成分に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有している。そのため、ＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の電圧がメモリセル２に印加されている場合には、メモリセル２に印加される電圧が大きくなるにつれて、第１の抵抗成分に印加される電圧も増加し、第１の抵抗成分に流れる電流が第１の抵抗成分に印加される電圧のｄ乗に比例して増加するようになっている。
【００４９】
第２の抵抗成分は、第１の抵抗成分の非線形電流電圧特性と共通の非線形電流電圧特性、すなわち、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有している。この第２の抵抗成分は、図５に示したように、Ｉ＝ｅＶｆ（Ｉは第２の抵抗成分を流れる電流、Ｖは第２の抵抗成分に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有している。そのため、ＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の電圧がメモリセル２に印加されている場合には、メモリセル２に印加される電圧が大きくなるにつれて、第２の抵抗成分に印加される電圧も増加し、第２の抵抗成分に流れる電流が第２の抵抗成分に印加される電圧のｆ乗に比例して増加するようになっている。
【００５０】
ここで、乗数ｆは、第１の抵抗成分の乗数ｄよりも小さな値となっており、第２の抵抗成分の抵抗値は、第１の抵抗成分の抵抗値よりも小さな値となっている。そのため、第１の抵抗成分が高抵抗状態となっているときには、記憶素子４０全体の抵抗値において、第１の抵抗成分に並列接続された第２の抵抗成分が第１の抵抗成分よりも支配的となる。
【００５１】
これにより、本実施の形態では、記憶素子４０に書き込みおよび消去電圧を繰り返し印加した際に、繰り返し回数の増大に伴い、消去電圧印加後の第１の抵抗成分が徐々に大きくなった場合であっても、記憶素子４０全体の抵抗値において、第１の抵抗成分に並列接続された第２の抵抗成分が第１の抵抗成分よりも支配的となっているので、記憶素子４０全体の消去電圧印加後の抵抗値（消去抵抗）を安定化することができる。その結果、繰り返し回数に依存しない安定した消去抵抗を実現することができるので、少なくとも消去抵抗側で多値化を実現することができる。
【００５２】
［第２の実施の形態の実施例］
図９は、第２の実施の形態のメモリセル２において、ビット線Ｂにスイッチ素子５０を設けると共に、スイッチ素子５０と並列に電流計６０を設けた装置の概略構成を表したものである。本実施例では、この装置を利用して、メモリセル２の抵抗分布を計測した。このとき、電圧制御膜４１をＳｉＷＮで構成し、ＳｉＷＮのＳｉとＷの比を適切に調整して、電圧制御膜４１の抵抗値を１ＭΩにした。また、図１０（Ａ）〜（Ｃ）に示した各種電圧波形（ビット線電圧ＶＢ、ワード線電圧ＶＷ、ソース線電圧Ｖｓ）でメモリセル２の抵抗分布を計測した。
【００５３】
ここで、書込サイクルでは、ビット線電圧ＶＢをＶ１（３Ｖ）からゼロＶに変化させ、ワード線電圧ＶＷをゼロＶからＶ２（１．３Ｖ）に変化させ、ソース線電圧ＶｓをＶ３（３Ｖ）に維持して、ビット線電圧ＶＢのパルス幅を１０μ秒とした。消去サイクルでは、ビット線電圧ＶＢをゼロＶからＶ４（１．７Ｖ）に変化させ、ワード線電圧ＶＷをゼロＶからＶ５（２．５Ｖ）に変化させ、ソース線電圧ＶｓをゼロＶに維持して、ビット線電圧ＶＢのパルス幅を１０μ秒とした。また、読出サイクルでは、ビット線電圧ＶＢをＶ６（０．１Ｖ）からゼロＶに変化させ、ワード線電圧ＶＷをゼロＶからＶ７（２．５Ｖ）に変化させ、ソース線電圧ＶｓをＶ８（０．１Ｖ）に維持した。なお、上記第２の実施の形態のメモリセル２において電圧制御膜４１を層間絶縁膜１２に置き換えたもの（比較例）の結果を図１１に示し、上記第２の実施の形態のメモリセル２の結果（実施例）を図１２に示した。なお、図１１、図１２において、横軸が繰り返し回数であり、縦軸はメモリセルの抵抗値である。
【００５４】
図１１、図１２から、比較例では、繰り返し回数が増大するにつれて消去抵抗が徐々に大きくなっているが、実施例では、消去抵抗が繰り返し回数に依存せず、ほとんど一定となっていた。このことから、本実施例では、少なくとも消去抵抗側で多値化を実現することができることがわかった。
【００５５】
［第３の実施の形態］
本発明の第３の実施の形態に係る記憶装置は、メモリセル３を記憶単位としてマトリクス状に配置したものである。図１３は、この記憶装置のメモリセル３を拡大して表したものである。このメモリセル３は、記憶素子７０と、ＭＯＳトランジスタ３０とを直列に接続して形成されたものである。
【００５６】
図１４は、記憶素子７０の断面構成の一例を表したものである。記憶素子７０は、電極１１、層間絶縁膜７１、電圧制御膜７２、抵抗変化層７３、電極１５をこの順に積層して形成されたものである。電極１１がソース線Ｓに電気的に接続され、電極１５がＭＯＳトランジスタ３０のドレイン（図示せず）に電気的に接続されている。ＭＯＳトランジスタ３０のソース（図示せず）がビット線Ｂに電気的に接続され、ＭＯＳトランジスタ３０のゲート（図示せず）がワード線Ｗに電気的に接続されている。
【００５７】
ここで、層間絶縁膜７１は、例えばハードキュア処理されたフォトレジスト、ＳｉＯ２、Ｓｉ３Ｎ４、無機材料（例えばＳｉＯＮ、ＳｉＯＦ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２）、フッ素系有機材料、芳香族系有機材料などからなり、その膜厚が例えば１０μｍ以下と薄くなっている。これにより、層間絶縁膜７１は、半導電体状態となっている。
【００５８】
層間絶縁膜７１は、図１４に示したように、層間絶縁膜７１を貫通する開口部７１Ａを有しており、電極１１と接すると共に、開口部７１Ａを介して電極１１と電圧制御膜７２とが互いに接触している。つまり、電圧制御膜７２のうち層間絶縁膜７１の開口部７１Ａとの対向部分が電極１１と接触しており、電圧制御膜７２のうち層間絶縁膜７１の開口部７１Ａとの対向部分以外の部分は層間絶縁膜７１と接すると共に層間絶縁膜７１を介して電極１１と対向配置されている。
【００５９】
電圧制御膜７２は、層間絶縁膜７１の抵抗値よりも低い抵抗値を有する材料、例えば、ＳｉＷＮからなる。抵抗変化層７３は、例えば、Ｃｕ、ＡｇおよびＺｎのうち少なくとも一種類の金属元素と、Ｔｅ、ＳおよびＳｅのうち少なくとも一種類のカルコゲン元素とを含んで構成されており、例えば、ＣｕＴｅＳｉ、ＧｅＳｂＴｅＳｉ、ＣｕＧｅＴｅＳｉ、ＡｇＴｅＳｉ、ＡｇＧｅＴｅＳｉ、ＺｎＴｅＳｉ、ＺｎＧｅＴｅＳｉ、ＣｕＳＳｉ、ＣｕＧｅＳＳｉ、ＣｕＳｅＳｉ、ＣｕＧｅＳｅＳｉなどからなる。
【００６０】
ところで、抵抗変化層７３のうち開口部７１Ａに対応する部分によって形成される抵抗成分（以下、第３の抵抗成分と称する。）は、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有しており、具体的には、図４に示したように、Ｉ＝ｃＶｄ（Ｉは第３の抵抗成分を流れる電流、Ｖは第３の抵抗成分に印加される電圧、ｃは係数、ｄは１より大きな乗数）で表される非線形電流電圧特性を有している。そのため、ＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の電圧がメモリセル１に印加されている場合には、メモリセル３に印加される電圧が大きくなるにつれて、第３の抵抗成分に印加される電圧も増加し、第３の抵抗成分に流れる電流が第３の抵抗成分に印加される電圧のｄ乗に比例して増加するようになっている。
【００６１】
また、記憶素子７０において、電圧制御膜７２のうち開口部７１Ａに対応する部分によって形成される抵抗成分（以下、第４の抵抗成分と称する。）および抵抗変化層７３のうち開口部７１Ａに対応する部分の一部（底部）と、その周囲（電圧制御膜７２および層間絶縁膜７１のうち開口部７１Ａの周囲に対応する部分）によって形成される抵抗成分（以下、第５の抵抗成分と称する。）とが、抵抗変化層７３のうち開口部７１Ａに対応する部分の一部（上部）と電極１１とによって互いに電気的に並列接続されている。
【００６２】
ここで、第４の抵抗成分は、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有しており、具体的には、図５に示したように、Ｉ＝ｅＶｆ（Ｉは第６の抵抗成分を流れる電流、Ｖは第４の抵抗成分に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有している。そのため、ＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の電圧がメモリセル３に印加されている場合には、メモリセル３に印加される電圧が大きくなるにつれて、第４の抵抗成分に印加される電圧も増加し、第４の抵抗成分に流れる電流が第４の抵抗成分に印加される電圧のｆ乗に比例して増加するようになっている。
【００６３】
また、第５の抵抗成分は、第４の抵抗成分の非線形電流電圧特性と共通の非線形電流電圧特性、すなわち、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有している。この第５の抵抗成分も、具体的には、図５に示したように、Ｉ＝ｅＶｆ（Ｉは第５の抵抗成分を流れる電流、Ｖは第５の抵抗成分に印加される電圧、ｅは係数、ｆは１より大きな乗数）で表される非線形電流電圧特性を有している。そのため、ＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の電圧がメモリセル３に印加されている場合には、メモリセル３に印加される電圧が大きくなるにつれて、第５の抵抗成分に印加される電圧も増加し、第５の抵抗成分に流れる電流が第５の抵抗成分に印加される電圧のｆ乗に比例して増加するようになっている。なお、第４の抵抗成分のｅ，ｆと、第５抵抗成分のｅ，ｆとは互いに異なる。
【００６４】
ここで、乗数ｆは、第３の抵抗成分の乗数ｄよりも小さな値となっており、第４および第５の抵抗成分の抵抗値は、第３の抵抗成分の抵抗値よりも小さな値となっている。そのため、第３の抵抗成分が高抵抗状態となっているときには、記憶素子７０全体の抵抗値において、第３の抵抗成分の一部と第４の抵抗成分とからなる抵抗成分に並列接続された第５の抵抗成分が第３の抵抗成分の一部と第４の抵抗成分とからなる抵抗成分よりも支配的となる。
【００６５】
これにより、本実施の形態では、記憶素子７０に書き込みおよび消去電圧を繰り返し印加した際に、繰り返し回数の増大に伴い、消去電圧印加後の第３の抵抗成分が徐々に大きくなった場合であっても、記憶素子７０全体の抵抗値において、第３の抵抗成分の一部と第４の抵抗成分とからなる抵抗成分に並列接続された第５の抵抗成分が第３の抵抗成分の一部と第４の抵抗成分とからなる抵抗成分よりも支配的となっているので、記憶素子７０全体の消去電圧印加後の抵抗値（消去抵抗）を安定化することができる。その結果、繰り返し回数に依存しない安定した消去抵抗を実現することができるので、少なくとも消去抵抗側で多値化を実現することができる。
【００６６】
また、本実施の形態では、抵抗変化層７３のうち開口部７１Ａに対応する部分によって形成される抵抗成分（第３の抵抗成分）の非線形電流電圧特性と共通の非線形電流電圧特性、すなわち、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有する電圧制御膜７２が、開口部７１Ａとの対向部分において、ＭＯＳトランジスタ３０と共に、抵抗変化層７３のうち開口部７１Ａに対応する部分に流れる電流を制限する保護抵抗として、抵抗変化層７３のうち開口部７１Ａに対応する部分と電気的に直列接続されている。これにより、抵抗変化層７３を高抵抗状態または低抵抗状態に変化させるのに必要な電圧を記憶素子７０に印加するためにメモリセル３に電圧を印加した際に、ＭＯＳトランジスタ３０には、第３の抵抗成分および第４の抵抗成分によって分圧された電圧が印加されるので、メモリセル３に印加した電圧をＭＯＳトランジスタ３０によって電流制限のあまりかからない範囲内の値とすることが可能となる。
【００６７】
その結果、従来では、例えば図６の破線で示したように、メモリセル３に大きな電圧（ＶＢＳ）を印加した際に、ＭＯＳトランジスタ３０の電流制限によって、抵抗変化層７３のうち開口部７１Ａに対応する部分に印加される電圧（ＶＡ）を大きくすることが困難となっていたのに対して、本実施の形態では、例えば図６の実線で示したように、メモリセル３に大きな電圧（ＶＢＳ）を印加した際に、抵抗変化層７３のうち開口部７１Ａに対応する部分に印加される電圧（ＶＡ）を、メモリセル３に印加された電圧（ＶＢＳ）の大きさに応じて大きくすることができる。従って、本実施の形態では、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を抵抗変化層７３のうち開口部７１Ａに対応する部分に印加することができる。
【００６８】
［第３の実施の形態の実施例］
図１５は、第３の実施の形態のメモリセル３の一実施例において計測した電流電圧特性を表したものである。本実施例では、層間絶縁膜７１を厚さ１０ｎｍのＳｉ３Ｎ４、電圧制御膜７２をＳｉＷＮ、抵抗変化層７３を厚さ２６ｎｍのＣｕＧｅＳｉＴｅで構成した。また、層間絶縁膜７１の開口部７１Ａの内径（直径）を６０ｎｍとした。
【００６９】
図１５から、メモリセル３の電流値が電圧値のおよそ２．６乗に比例しており、第５、第６および第７の抵抗成分はそれぞれ、ＭＯＳトランジスタ３０の非線形電流電圧特性とは逆の非線形電流電圧特性を有していることがわかった。
【００７０】
図１６は、比較例として、第３の実施の形態のメモリセル３において電圧制御膜７２をなくしたものの概略構成を表したものである。比較例にかかる記憶素子１７０では、層間絶縁膜７１の開口部７１Ａにおいて、抵抗変化層７３と電極１１とを互いに接触させた。まず、消去電圧の条件ごとに、実施例にかかる記憶素子７０と、比較例にかかる記憶素子１７０とをそれぞれ２０個用意し、温度加速試験前に記憶素子７０，１７０の抵抗値を測定した。その後、抵抗値を測定した後の記憶素子７０，１７０を１時間、１３０度の真空層内に保管して温度加速試験を行った後に記憶素子７０，１７０の抵抗値を再度、測定した。図１７に比較例にかかる記憶素子１７０の測定結果を、図１８に実施例にかかる記憶素子７０の測定結果をそれぞれ示した。なお、消去時のＭＯＳトランジスタ３０の電圧を３．４Ｖとし、消去電圧の条件を１．６Ｖ、２Ｖ、２．８Ｖとした。
【００７１】
図１７、図１８から、電圧制御膜７２を備えた実施例にかかる記憶素子７０の方が、電圧制御膜７２を備えていない比較例にかかる記憶素子１７０と比べて、温度加速試験前の抵抗分布が安定しており、かつ、温度加速試験後の抵抗分布が加速試験前の抵抗分布とほとんど等しく、保持特性が優れていることがわかった。
【００７２】
以上、実施の形態および実施例を挙げて本発明の記憶素子および記憶装置について説明したが、本発明は上記実施の形態等に限定されるものではなく、本発明の記憶素子および記憶装置の構成は、上記実施の形態等と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
【００７３】
例えば、イオン源層１４に含まれる層数は２つに限定されるものではなく、３つ以上または１つであってもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態に係るメモリセルの回路構成図である。
【図２】図１の記憶素子の断面構成図である。
【図３】図１のＭＯＳトランジスタの電流電圧特性図である。
【図４】図１の記憶素子の電流電圧特性図である。
【図５】図１の非線形抵抗素子の電流電圧特性図である。
【図６】図１のメモリセルにおける分圧比について説明するための特性図である。
【図７】本発明の第２の実施の形態に係るメモリセルの回路構成図である。
【図８】図７の記憶素子の断面構成図である。
【図９】図７のメモリセルの電流電圧特性を計測する装置の概略構成図である。
【図１０】各サイクルにおける入力波形図である。
【図１１】比較例にかかる記憶素子の抵抗分布図である。
【図１２】実施例にかかる記憶素子の抵抗分布図である。
【図１３】本発明の第３の実施の形態に係るメモリセルの回路構成図である。
【図１４】図１３の記憶素子の断面構成図である。
【図１５】図１３の記憶素子の電流電圧特性図である。
【図１６】比較例にかかる記憶素子の断面構成図である。
【図１７】比較例にかかる記憶素子のデータ保持特性について説明するための特性図である。
【図１８】実施例にかかる記憶素子のデータ保持特性について説明するための特性図である。
【図１９】従来のメモリセルの回路構成図である。
【符号の説明】
【００７５】
１，２，３…メモリセル、１０，４０，７０…記憶素子、１１，１５…電極、１２，７１…層間絶縁膜、１２Ａ，４１Ａ，７１Ａ…開口部、１３，７３…抵抗変化層、１４…イオン源層、１３Ａ…第１イオン源層、１３Ｂ…第２イオン源層、１４…上部電極、２０…非線形抵抗素子、３０…トランジスタ、４１，７２…電圧制御膜、５０…スイッチ素子、６０…電流計、Ｂ…ビット線、Ｓ…ソース線、Ｗ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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