(57)【特許請求の範囲】
【請求項１】
透明基板の上に、下側の透明層と上側の不透明層とから成る第１電極層を設ける工程と；
前記透明層の縁部領域が前記不透明層の縁部領域を越えて延在する第１電極パターンを規定すベく前記第１電極層をパターン化する工程と；
薄膜トランジスタのチャネル領域を規定する半導体層及びゲート絶縁層を具えているトランジスタ本体を設ける工程と；
透明の第２電極層を設ける工程と；
該第２電極層の上にネガのレジスト層を設ける工程と；
前記第１電極パターンの前記不透明層により陰でおおわれる前記ネガのレジスト層の領域が未露光のままとなるように、前記基板を経て前記ネガのレジスト層を露光する工程と；
前記未露光のネガのレジスト層及びその下に位置する部分の前記第２電極層を除去して、前記第１電極パターンの不透明層とほぼ整合する第２電極パターンを規定する工程と；
を含み、
前記第１電極パターンが、離間するソース及びドレイン電極を規定し、前記半導体層を前記第１電極パターンの上に設け、前記ゲート絶縁層を前記半導体層の上に設け、且つ前記第２電極パターンがゲート電極を規定する、
ことを特徴とする薄膜トランジスタの形成方法。
【請求項２】
前記第１電極層のパターン化工程が、前記下側の透明層及び前記上側の不透明層を異なる速度でエッチングするエッチング液を用いるエッチング工程を含むことを特徴とする請求項１に記載の方法。
【請求項３】
エッチング時間を選択して、前記透明層の縁部領域が前記不透明層の縁部領域を越えて延在するオーバラップの度合いを所望なものとすることを特徴とする請求項２に記載の方法。
【請求項４】
基板上に設けられ、下側の透明層と上側の不透明層とから成り、前記透明層の縁部領域が前記不透明層の縁部領域を越えて延在する第１電極パターンと；
トランジスタのチャネル領域を規定する半導体層及びゲート絶縁層を具えているトランジスタ本体と；
前記第１電極パターンの不透明層とほぼ整合する透明の第２電極パターンと；
を具え、
前記第１電極パターンがトップゲート薄膜トランジスタのソース及びドレイン電極を規定し、前記半導体層が前記第１電極パターンの上に設けられ、前記ゲート絶縁層が前記半導体層の上に設けられ、且つ前記第２電極パターンがゲート電極を規定する、
ことを特徴とする薄膜トランジスタ。
【請求項５】
前記ソース電極とドレイン電極との間に或る間隔を規定し、前記ソース電極及びドレイン電極の各不透明層間の間隔が、前記ソース電極及びドレイン電極の各透明層間の間隔よりも大きく、前記第２電極パターンが、前記ソース及びドレイン電極の上側の各不透明層間の間隔とほぼ整合するようにしたことを特徴とする請求項４に記載の薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ及びその形成方法に関するものである。特に、本発明は、ゲートとソース及びドレイン電極との間がオーバラップする自己整合ゲート構体を有するスタガ薄膜トランジスタ及び斯種のトランジスタの形成方法に関するものである。斯種の薄膜トランジスタは、フラットパネルディスプレイ装置、例えばアクティブマトリックス液晶ディスプレイ又は他の大面積の電子デバイスに使用するのに好適である。
【０００２】
【従来の技術】
薄膜トランジスタに自己整合ゲート構体を規定する方法は多数提案されている。そのうちの或る方法では、ゲート導体の幅をソース電極とドレイン電極との間の間隔よりも狭くしている。これは、ソース及びドレイン電極構体に対する絶縁ゲート構体の位置決めに或る程度の自由度を与える。しかしながら、この場合にはゲートとソース/ドレイン電極との間のトランジスタの半導体本体領域が、トランジスタの接触抵抗を減らす処置を必要とする。この接触抵抗を減らすための方法も多数提案されている。一般にこれらの方法は、半導体層におけるそれらの領域のレーザ結晶化及び/又はイオン注入処置を伴なうものである。ゲート構体はこれらの方法にて自己整合特性を維持する役目を果たす。
【０００３】
斯かる追加の処置は製造工程数を増やし、これにより製造作業が複雑になる。ゲート電極とソース及びドレイン電極との間にオーバラップ部分を設ければ、抵抗値を減らすために半導体層を処置する必要性をなくすことができると云うこが認識されている。このやり方では、ゲートが半導体の全チャネル領域を調整する。しかし、オーバラップの程度がゲートとソース及びドレイン電極との間のキャパシタンスを決定し、これがトランジスタのスイッチング特性に影響を及ぼすことになる。薄膜トランジスタをアレイデバイスに用いる場合には、トランジスタの応答特性を均一にすることが重要であり、従ってオーバラップの度合いを正確に制御可能とする必要がある。
【０００４】
ゲート導体とソース及びドレイン導体とをオーバラップさせて、自己整合薄膜トランジスタを形成するために提案されている１つの方法は、ホトレジスト層の通し基板露光を用いるやり方である。例えば、トップゲートトランジスタ構体の場合に、UV光は不透明のソースとドレイン領域との間の開口部を通過し、且つそのUV光はホトレジスト層に達する前に構体を経て回折すると共に散乱する。これによりゲートがソース/ドレインに多少オーバラップすることになるため、チャネル幅全体は、選択的に露光したレジスト層を用いてパターン化したゲート導体によって変えられるようになる。しかし、ソース及びドレイン導体に対するゲート導体のオーバラップの度合いは正確に制御できず、薄膜トランジスタの動作特性を満足させるのには充分でない。
【０００５】
米国特許第5156986号には、ソース及びドレイン電極をゲート電極の縁部にオーバラップさせないでゲート電極と自己整合させるボトムゲートトランジスタの構成が開示されている。このようにするために、米国特許第5156986号に提案されている1つの方法は、頂部のソース及びドレイン電極層を堆積する前に、ポジのホトレジスト層の通し基板露光を用いてマスキングプラグを形成し得るようにする。透明層と不透明層とから成る２層のゲート導体が開示されており、マスキングプラグの形状を規定するのには不透明層だけを用いている。ソース電極とドレイン電極との間の間隔は、マスキングプラグ上のソース/ドレインの金属化部分が露出して、その個所の高さが高くなるまで構体全体を非選択的に均一にエッチングすることにより最終的に規定される。従って、この構体のゲートとソース間の間隔は、全構体を規定する様々な層の輪郭により決定されるのであって、これは非選択的なエッチングを終了する正確な時点にも依存する。このために、デバイスの諸特性はこれらのパラメータの局所的な変動に応じてトランジスタ毎に変化してしまう。
【０００６】
【発明の開示】
本発明は：
透明基板の上に、下側の透明層と上側の不透明層とから成る第１電極層を設ける工程と；
前記透明層の縁部領域が前記不透明層の縁部領域を越えて延在する第１電極パターンを規定すベく前記第１電極層をパターン化する工程と;
薄膜トランジスタのチャネル領域を規定する半導体層及びゲート絶縁層を具えているトランジスタ本体を設ける工程と;
透明の第２電極層を設ける工程と;
該第２電極層の上にネガのレジスト層を設ける工程と;
前記第１電極パターンの前記不透明層により陰でおおわれる前記ネガのレジスト層の領域が未露光のままとなるように、前記基板を経て前記ネガのレジスト層を露光する工程と;
前記未露光のネガのレジスト層及びその下に位置する部分の前記第２電極層を除去して、前記第１電極パターンの不透明層とほぼ整合する第２電極パターンを規定する工程と；
を含むことを特徴とする薄膜トランジスタの形成方法を提供する。
【０００７】
さらに本発明によれば：
透明基板の上に、下側の透明層と上側の不透明層とから成る第１電極層を設ける工程と；
前記透明層の縁部領域が前記不透明層の縁部領域を越えて延在する第１電極パターンを規定すべく前記第１電極層をパターン化する工程と;
薄膜トランジスタのチャネル領域を規定する半導体層及びゲート絶縁層を具えているトランジスタ本体領域を前記第１電極パターンの上に設ける工程と;
前記トランジスタ本体領域の上に透明の第２電極層を設ける工程と;
前記第２電極層の上にネガのレジスト層を設ける工程と;
前記第１電極パターンの前記不透明層によって陰でおおわれる前記ネガのレジスト層の領域が未露光のままとなるように、前記基板を経て前記ネガのレジスト層を露光する工程と;
前記未露光のネガのレジスト層及びその下に位置する前記第２電極層を除去して、前記第１電極パターンの不透明層とほぼ整合する第２電極パターンを規定する工程と；
を含むことを特徴とする薄膜トランジスタの製造方法を提供する。
【０００８】
本発明による方法は、トランジスタ構体の上側電極層を後にパターン化するのに、ネガのレジストの通し基板露光を用いる。このネガのレジスト層の露光は、下側の第１電極層の不透明な層の形状に依存する。下側の第１電極層の透明層は、トランジスタのゲート導体とソース及びドレイン導体との間にオーバラップ部分を存在させるようにする。
【０００９】
本発明による方法はボトムゲート又はトップゲート薄膜トランジスタを形成するのに用いることができる。第１及び第２電極層の一方がゲート導体を規定し、他方がソース及びドレイン電極パターンを規定する。チャネルエッチ又はエッチストップ構体を規定することができる。さらに、共面ボトム又はトップゲートトランジスタ構体を形成することもできる。
【００１０】
第１電極層のパターン化はエッチング、例えば、下側の透明層及び上側の不透明層を異なる速度でエッチングするエッチング液を用いる湿式エッチングによって行なうのが好適である。この場合のエッチング時間は、透明層の縁部領域が不透明層の縁部領域を越えて延在するオーバラップの度合いを所望な程度とすべく選択することができる。このオーバラップの程度が、ゲート電極に対するソース及びドレイン電極のオーバラップ部分を決定し、これによりトランジスタの動作特性が決定される。
【００１１】
本発明は、基板上に設けられ、下側の透明層と上側の不透明層とから成り、前記透明層の縁部領域が前記不透明層の縁部領域を越えて延在する第１電極パターンと；トランジスタのチャネル領域を規定する半導体層及びゲート絶縁層を具えているトランジスタ本体と；前記第１電極パターンの不透明層とほぼ整合する透明の第２電極パターンとを具えている薄膜トランジスタも提供する。
【００１２】
さらに本発明は、基板の上に設けられる第１電極パターンと；該第１電極パターンの上に設けられ、トランジスタのチャネル領域を規定する半導体層及びゲート絶縁層を具えているトランジスタ本体領域と;該トランジスタ本体領域の上の第２電極パターンとを具え、第１電極パターンが下側の透明層と上側の不透明層とを具えており、前記第１電極パターンが透明層と不透明層とを具え、透明層の縁部領域が不透明層の縁部領域を越えて延在し、前記第２電極パターンを透明とし、且つこの第２電極パターンが前記第１電極パターンの不透明層とほぼ整合するようにした薄膜トランジスタも提供する。
【００１３】
本発明のトランジスタは上述した方法を用いて製造するのが好適である。このようなトランジスタは電子デバイス、例えば薄膜トランジスタのアレイを具えるトランジスタ基板を含む液晶ディスプレイに用いることができる。
【００１４】
【発明の実施の形態】
本発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
【００１５】
図面は実寸図示したものでなく、明瞭化のために、種々の層の厚さを拡大したり、又は縮小して示してある。種々の実施例における同じ層又はトランジスタの要部（例えば、ソース、ドレイン、ゲート）を示すのに同じ参照番号を用いている。
【００１６】
図１は、ネガのホトレジスト層の後方露光を如何様に用いて完全な自己整合オフセット薄膜トランジスタ構体を得ることができるかを示した図である。図１に示したトランジスタ構体は、例えばガラスのような透明の基板１０を具えており、この上にソース及びドレイン電極のパターン１２，１４が形成される。これらのソース及びドレイン電極パターンの上にアモルファスシリコン層１６が設けられ、ソース及びドレイン電極１２，１４間のアモルファスシリコン層の領域がトランジスタの半導体チャネルを規定する。半導体層１６の上にはゲート絶縁層１８が設けられ、このゲート絶縁層の上にはゲート導体を形成するための透明の導電層２０が設けられる。このようにして得た構体の上にネガのレジスト層２２が設けられ、この層が基板１０の下側からUV放射２４を用いて選択的に露光される。
【００１７】
ソース及びドレイン電極のパターン１２，１４はUV光２４を遮蔽するため、トランジスタ構体を光が通過するのは、ソースとドレイン電極間の空所内だけである。UV光２４は、これが斯かる開口部を通過する際に回折し、且つ散乱するために、ゲートとソース/ドレインとがオーバラップすることになる。つまり、レジスト層２２の露光領域はソースとドレイン電極１２，１４間の間隔よりも広くなる。この露光領域が、その後のゲート電極層２０のパターン化処理を決定し、図２に示すような構造となる。この場合のゲートとソース/ドレインとのオーバラップ２６の程度は、UV光２４の散乱度に依存し、従ってトランジスタ構体を形成する種々の層の性質及び厚さに依存することになる。
【００１８】
図３は、下側のゲート導体３０によって遮蔽されない領域におけるネガのホトレジスト層を露光して、同様な方法を用いて形成することができるボトムゲート薄膜トランジスタ構体を示す。露光されたホトレジスト層は、ソース及びドレイン電極３４，３６間における空所３２のその後のパターン化処理を決定する。この場合にも、ゲートに対するソース/ドレインのオーバラップ２６の度合いを充分なものとすることができず（図２及び図３では誇張して示してある）、また、トランジスタのアレイを具える基板上のデバイスの諸特性を正確に再現性を持って均一なものとすることはできない。
【００１９】
図４Aは本発明の方法により製造したボトムゲート薄膜トランジスタを示し、この場合には、ソース及びドレイン電極とゲート電極との間のオーバラップの度合いをより一層正確に制御することができる。
【００２０】
図４Ａに示したトランジスタ構体は基板４０を具えており、この上にトランジスタのゲート導体を規定する第１電極パターン４２を設ける。ゲート導体４２は、下側の透明層４２ａと上側の不透明層４２ｂとを具えている。透明層４２ａの縁部４４は不透明層４２ｂの縁部を超えて延在する。従って、図１に示した方法で、基板を通して頂部におけるネガのホトレジスト層を露光すると、これにより露光されたホトレジスト層は、ゲート導体の不透明層４２ｂとほぼ整合するようになる。上述したようなＵＶ光の散乱は正確な整合を妨げる。露光したホトレジストを用いて、不透明層４２ｂと整合させるソース及びドレイン電極を規定する第２電極パターン４６を形づくる。従って、ゲート４３とソース及びドレイン電極４７，４８との間のオーバラップ５０の度合いを制御することができる。
【００２１】
図４Ｂは本発明による方法を用いて形成される共面ボトムゲート薄膜トランジスタを示す。このトランジスタと図４Ａに示したトランジスタ構体との主な相違は、半導体層１６をソース及びドレイン電極４７，４８の上に設けている点にある。これらの電極と、それぞれ金属のソース及びドレイン接点８４及び８６との間にシリサイドの層８０，８２も示してある。
【００２２】
図４Ｂに示した構造のものは、図４Ａのチャネルエッチ構体にて遭遇する製造上の問題点に対処すべく開発したものである。後者のものは、半導体層１６を経て頂部におけるネガのレジスト層を露光する。一般に、半導体層の厚さは、その層のエッチングした表面上に形成される不良な状態とチャネル領域における電荷キャリヤとの間の相互作用を減らすため及び多少の半導体層がエッチング工程で失われることからしても、２００nm程度とする必要がある。しかし、半導体層はUV波長で大きな光吸収係数（ほぼ５ｘ１０５cm-１に等しいか、又はそれ以上）を有し、UV光による後方露光を用いて斯様なトランジスタ構体を形成するするのは問題である。このような問題は、スペクトル感度の波長がUV光よりも長いホトレジストを用いることにより克服することができる。
【００２３】
別の解決法は、図４Aの例の自己整合の要点を共面構造と組み合わせる図4Bに示した構成によって得られる。ソース４７及びドレイン４８の後方露光及びエッチング処理は、半導体層１６を堆積する前に行ない、これにより、半導体層による入射光の吸収を避けるようにする。このような方法によって、完全に自己整合する共面構成のものを比較的安価に形成することができる。ソース４７及びドレイン４８と、ソース及びドレイン接点８４，８６との間の接触抵抗を減らすために、シリサイド層８０，８２を設けるのが好適である。
【００２４】
図５Ａは、図４Ａ及び図４Ｂと同じ原理を採用する方法を用いて製造されるトップゲート薄膜トランジスタを示す。この場合には、第１電極パターン４２ａ，４２ｂがトランジスタのソース及びドレイン電極４７，４８を規定し、基板４０を通しての露光を用いて第２電極パターン４６をパターン化して、この第２電極パターン４６をソース及びドレイン電極の不透明層４２ｂ間の間隔にほぼ対応させる。第２電極パターン４６はゲート導体４３を規定する。
【００２５】
図５Ｂは本発明による共面トップゲート薄膜トランジスタを示す。このトランジスタ構体は、ソース/ドレイン層、絶縁層及びゲート層４７,４８,１８及び４３を堆積する前に、基板上に半導体層１６を堆積することを除けば、図５Ａに示したトップゲートトランジスタ構体に似たものである。
【００２６】
図４Ａ、図４Ｂ、図５Ａ及び図５Ｂに示した例でもまだ頂部のレジスト層の露光中にある程度の散乱があり、これを図５Ａにだけ不透明層４２ｂとゲート４３の縁部との間の心狂いで表している。いずれの場合にも、上側の電極層は透明として、その電極層を経て上に位置するレジスト層を露光し得るようにする必要がある。。
【００２７】
図６は半導体層１６の上にエッチストップ層６０を追加的に設け、このエッチストップ層の縁部にソース及びドレイン電極４７，４８を重ねたボトムゲート薄膜トランジスタを示す。
【００２８】
図４〜図６に示したトランジスタ構体を形成するのに必要とされる第１工程は、下側の第１電極パターンの形成工程であり、この電極パターンは、露光されるネガのホトレジスト層の領域を規定し、且つ上側の第２電極パターンをパターン化するのに用いられる。
【００２９】
図７Ａはトップゲート薄膜トランジスタ用の所望な第１電極パターンを示す。下側の透明層４２ａの縁部は、上側の不透明層４２ｂの縁部を超えて、或る制御可能な量５１だけ延在させるのが好適である。
【００３０】
図７Ｂに示すように、基板４０に先ず２つの層４２ａ，４２ｂを被着する。これらの層は、スパッタリング、化学蒸着、熱蒸着等のような任意の適当な方法にて順次堆積することができる。下側の透明層４２ａは酸化錫インジウムか、又は他のいずれかの透明導体で構成することができる。上側の不透明層４２ｂは窒化クロム、モリブデン又は他のいずれかの適切な金属か、合金で構成することができる。不透明層４２ｂは、実際には多数のサブ層で構成することもできる。しかしながら、後述するとこらから明らかなように、層４２ａ，４２ｂの相対的なエッチング速度を考慮してエッチング条件を選択しなければならず、多数のサブ層を用いることはエッチング工程を複雑にする。マスク６０を第１電極層の上に設け、これをパターン化して、下側の第１電極層をエッチング可能とすべく開口６２をあける。マスク６０はレジスト層を用いる通常のホトリソグラフィ技法によって設けることができる。
【００３１】
第１電極層は同じ真空条件にて順次堆積することができる。マスク６０は、後に湿式エッチング工程を用いて層４２ａ，４２ｂの双方をエッチングするのに用いられる。この湿式エッチング工程は、図７Ｃに示すように開口６２内の透明層４２a及び不透明層４２ｂを除去する。しかし、湿式エッチング工程の続行により、内壁６４から層材料が横方向に除去されることになる。選択したエッチング液は２つの層４２ａ，４２ｂに対して異なるエッチング速度を呈し、特に不透明層は高いエッチング速度を呈する。従って、エッチング処理をさらに続けると、マスク層６０を取り除いた図７Ｄに示すように、第１電極パターンでは、透明層の縁部６６が不透明層の縁部６８を越して延在するようになる。しかしながら、２つの層４２ａ，４２ｂは互いに整合する。
【００３２】
オフセット距離５１は湿式エッチング工程の時間を計ることによって制御することができる。図８は、エッチング液として硝酸セリウムアンモニウムと硝酸との水溶液を用いる場合のITOから成る透明層（例えば、２０〜４０nmの厚さ）及びCrNから成る不透明層（例えば、４０〜１２０nm）に対するエッチング時間とオフセット距離との間の代表的な関係を示したものである。
【００３３】
図９は図５Aに示したトップゲート薄膜トランジスタを形成するのに必要とされる工程を示した図である。
【００３４】
図９Aは、図７に示した工程を用いて用立てられる第１電極パターン４２を上に設けた基板４０を示す。図９Aに示した構体の上に、トランジスタデバイスのチャネルを規定する半導体層１６を堆積する。この半導体層は所望されるデバイスの特性に応じて、アモルファスシリコン、又は微晶質シリコンで構成することができる。アモルファスシリコンの場合には、ソース及びドレインの金属層４７，４８と、シリコン層との間の接触抵抗を改善するために、追加の処理工程を行うのが好適である。このために、図９Aに示した構体内にフォスフィンイオンのフラッシュドーピングを行なって、これにより注入されたフォスフィンイオンがその後にアモルファスシリコン層内に移行して、アモルファスシリコン層とソース及びドレインの接点との間の接触個所にドープ表面領域が形成されるようにすることができる。この技法は当業者には既知である。半導体層１６は微晶質シリコンで構成することもでき、これは追加の処理をさほど複雑にすることなく、デバイスの電子移動度を高くする。微晶質シリコンを使用することは、トランジスタのゲート領域に高品質の層が存在するように、そのシリコン層が堆積され、シリコン層の品質が改善するので、トップゲート構体にとっては特に有利である。更なる変形例として、例えばアモルファスシリコン層を堆積し、その後にレーザアニール工程を行なって多結晶シリコン層を形成することができる。
【００３５】
構体全体の上に好ましくは化学蒸着によってゲート誘電層１８を堆積して、誘電体の結合性を高める。誘電体はシリコン窒化物とするのが好適であるが、二酸化シリコン又は他の誘電体とすることもできる。
【００３６】
誘電体層１８の上にはトランジスタのゲートを規定する上側の第２電極層４６を設ける。この電極層は、例えば酸化錫インジウムのような透明層とする。
【００３７】
最後に、ネガのレジスト層７０を慣例の方法にて堆積し、これを基板４０の反対側から紫外光を用いて露光する。
【００３８】
第１電極層の透明層４２ａはUV光を通すが、不透明層４２ｂはUV光を遮蔽する。本明細書中及び請求の範囲にて云う「透明な」層とは、実際には、ネガのレジスト層７０の露光用に選択した光に対するその層の透明性を示すものとする。トランジスタ構体を形成する層は勿論１００％透明ではなく、これらの層は光を或る程度吸収し、且つ反射することになる。従って、「透明」と云うことは、トランジスタの構成層が充分に透明で、ネガのレジスト層７０を選択的に露光することができて、トランジスタ構体のその後の処理にホトレジストを正しく使用可能とすることを示すだけとする。
【００３９】
ネガのレジスト層７０を露光すると、ソース及びドレイン領域４７，４８の不透明層４２ａ間の空所にほぼ相当する領域が露光されることになる。図１〜図３につき述べた散乱によって、レジスト層７０の露光領域は上述した間隔よりも僅かに大きくなる。しかしながら、ゲート４３とソース及びドレイン４７，４８との間のオーバラップのレベル２６はかなり正確に制御でき、この場合における予測できない散乱作用によるオーバラップレベルの変動は、第１電極パターンを規定する層４２ａ．４２ｂ間のオーバラップを正確に制御可能とすることに比べてさほど問題にならない。図９Cは、露光したネガのレジスト層７０を第２電極層４６のエッチング中にマスクとして用いた場合に得られるトランジスタ構体を示す。この図９Cに示した構体は図５Aに示したものに相当する。上述したように、図９Ａ〜図９Ｃに関連して述べたような図５Ａのトランジスタの形成法に似ている処理手順は、半導体層１６をソース及びドレイン層４７，４８の下の基板上に堆積するように工程の順序を変えることによって図５Ｂの共面構体を形成すべく簡単に変えることができる。
【００４０】
図１０は図４Ａに示したボトムゲートの後方チャネルエッチ構体を形成するのに必要とされる処理工程を示す。
【００４１】
図１０Ａに示すように、基板４０の上に層４２ａ,４２ｂを堆積して、これらの層をトランジスタデバイスの中央のゲート導体を規定すべくパターン化する。
【００４２】
図１０Ａに示した構体の上にゲート絶縁体１８及び半導体層１６を堆積する。半導体層１６としてアモルファスシリコンを用いる場合には、ドープした別の薄いアモルファスシリコン層を真性アモルファスシリコンの上に堆積し、これによりトランジスタのソース及びドレイン接点とアモルファスシリコン本体との間の接触抵抗を低減させる。ドープしたアモルファスシリコン層１７の上には、図１０Ｂに示すように透明の第２電極層４６を設ける。
【００４３】
次いで、斯くして得た構体の上に図９につき述べたと同様な方法でネガのレジスト層を設け、この層をシールドとして作用する第１電極パターンの不透明層４２ｂを有する基板を経て露光させる。その後に、未露光のネガのホトレジスト７０を除去して、その下側の第２電極層４６及びドープしたアモルファスシリコン層１７をエッチングして図１０Ｃに示す構造にする。この場合のエッチング条件は、アモルファスシリコン層１６の上側の表面部分にまでエッチングして、図示のように、この構体のエッチング個所におけるドープしたアモルファスシリコン層１７の全てが除去されるようにしてバックチャネル-エッチ構体を形成すべく選択する。
【００４４】
図１０Ｄはホトレジスト層を一旦除去した後の構造を示す。この場合にも、オーバラップ部分２６は、図１０Ａに示した構造とする第１電極パターンの処理に応じて正確に制御することができる。
【００４５】
図１１は図４Ｂに示した共面ボトムゲートトランジスタの製造工程を示す。
【００４６】
先ず、図１０に示したプロセスと同様に、電極層４２ａ及び４２ｂを基板４０の上に堆積し、これをトランジスタの中央ボトムゲートを規定すべくパターン化する。次いで、例えばシリコン窒化物から成るゲート絶縁層１８をゲート電極の上に堆積する。次に、図１０のプロセスとは異なり、ドープしたアモルファスシリコン層１７を堆積してから、その上にネガのホトレジスト層７０を堆積する（図１１Ａ参照）。ドープしたアモルファスシリコン層は比較的薄く、約３０〜５０nmとすることができる。次いで基板の後方をUV光８８で照射する。不透明のゲート電極４２ｂによって陰でおおわれた部分のホトレジストを図１１Bに示すように除去する。
【００４７】
次に、図１１Cに示すように、露出した個所のドープシリコン層１７をエッチング除去する。これには湿式又は乾式エッチングを用いることができる。後者の場合におけるエッチング処方は、シリコン窒化物に対するアモルファスシリコンの選択度を高くする必要がある。湿式エッチング液として好適な例には水酸化カリウムのイソプロピルアルコールがある。
【００４８】
その後、真性アモルファスシリコン層を堆積し、これをソース及びドレイン４７，４８にオーバラップする島９０を形成すべくパターン化する。斯くして得られた構体の上にシリサイド層９２を堆積する。次いで、二度めのUV後方露光を行なって、半導体の島９０からシリサイドを除去する。ネガのホトレジスト層を被着し、これを不透明のゲート４２ｂと、電極４７，４８のオーバラップ部分の合成厚さと、半導体島９０をシールドとして用いてUV光で照射する。次に、未露光のホトレジスト層を図１１Fに示すようにエッチングして除去する。次いで、これにより露出したシリサイド９２をエッチング除去してから、残存するホトレジスト７０を除去して、ソース及びドレイン４７，４８上のシリサイドを残すようにする（図１１G）。最後に、ソース及びドレイン接点８４,８６を図１１Hに示すように形成して、デバイス構体を完成する。上述したように、ソース及びドレイン電極４７，４８と、それらの各接点８４，８６との間にシリサイド層を設けることは、トランジスタの接触抵抗を低減させるのに役立つ。
【００４９】
図１２は図６に示したエッチストップボトムゲートトランジスタを形成するのに必要とされる工程を示す。
【００５０】
このトランジスタ構体用の出発点はゲート電極を規定する第１電極パターンである。従って、図１２Aは図１０Aに相当する。その後に、ゲート誘電体１８及び半導体層１６を形成してから図１２Bに示すように、エッチストップを形成すべき絶縁層７２を形成する。この絶縁層７２はシリコン窒化物とすることができる。
【００５１】
次いで、図１２Ｂに示した構体の上に、例えばスピニング法により設けたポジのレジスト層７４の後方露光を用いてエッチストップ層７２をパターン化する。この後方露光によって、不透明層４２ｂの上にあるポジのレジスト層７４をシールドし、その後、露光したポジのレジスト層及び下側にある絶縁層７２を除去して図１２Ｃに示した構体を得る。このように、エッチストップ層７２はゲート４３の不透明部分と自己整合する。
【００５２】
図１２Ｃに示した構体の上に、ドープしたアモルファスシリコン層１７を設け、その上に第２電極層４６を設ける。ネガのレジスト層を不透明層４２ｂによりシールドして露光することにより、ソース及びドレイン電極４７，４８が散乱作用の結果としてエッチストップ６０の上にオーバーレイする図１２Ｄに示した構造になる。
【００５３】
図１２Ｄに示したエッチストップデバイスの処理は、基板を通してのレジスト層の二度の露光工程を伴なう。これにより４つの異なるオーバラップ領域ＯＬ１〜ＯＬ４が生じる。オーバラップ領域ＯＬ１は図７につき説明したように、第１電極パターンの処理中に決定されるものである。エッチストップ６０を形成するためにポジのレジスト層７４を後方露光することによって、エッチストップを規定する絶縁層７２はゲート４３の不透明層４２ｂよりもＯＬ２の量だけ小さくなる。ネガのレジストを用いて透明のソース及びドレイン接点を形成する後方露光によると、全体に厚めの構体を経て散乱が増大するために、ＯＬ２よりも大きなオーバラップＯＬ３が生じる。これにはエッチストップを働かせる必要があり、その理由は、ソース及びドレイン電極４７，４８がエッチストップ６０の縁部の上に位置させるだけのオーバラップ領域ＯＬ４が必要であるからである。
【００５４】
オーバラップＯＬ２はできるだけ小さくするのが望ましい。これはエッチストップ絶縁層７２を自己整合させるのに最少量の後方露光を用いて達成することができる。さらに、ソース及びドレイン接点を自己整合させるのに使用する露光量は必要最少量よりも多くして、ＯＬ４が確実に生じるようにすべきである。ボトムゲートのエッチストップの設計用には図９〜図１１につき述べた処理の場合よりも小さな処理用の窓を必要とすることは明かである。
【００５５】
本発明は上述した例のみに限定されるものでなく幾多の変更を加え得ることは当業者に明かである。このような変更には、薄膜トランジスタの設計、製造及び使用にて既に知られている他の材料や、他のプロセス及び他のデバイスの特徴を含めることができる。従って、例えばボトムゲートの例では、電極４７及び４８（これらはゲート部分４２ｂと整合する）を成す第２電極層４６を、例えば透明の薄いシリサイド層か、酸化錫インジウム（ITO）で構成することができる。ボトムゲートトランジスタのドープ層１７はアモルファスシリコンとするか、又はドープした多結晶又は微晶質シリコンとすることができる。層１７用にアモルファスシリコンの代わりに、多結晶又は微晶質シリコンを用いることによって、ソース及びドレイン電極４７，４８との接触抵抗を下げることができる。ソース及びドレイン電極４７及び４８を薄いシリサイドで構成する場合には、例えばアルミニウムのような厚めの金属化部分をトランジスタの互いに反対側の両端部にこれらの電極４７及び４８への接続部として設けることができる。
【００５６】
トランジスタ構体を形成するのに選択した材料特有の性質に応じて様々な追加の処理工程を必要とすることができる。例えば、トップゲートトランジスタ構体の場合における上述したプロセスはゲート電極を形成するだけであり、これらのゲート電極への接続又はゲート電極間の接続は行なっていない。このためには、さらなる堆積及びパターニング工程が必要である。ボトムゲートトランジスタ構体の場合における上述したプロセスは、トランジスタの領域以外のソースとドレイン間の接続を除去しておらず、これを除去するためには、ソース及びドレイン電極を規定する層をさらにパターン化する必要がある。
【００５７】
図示してはないが、第１電極構体にはテーパをつけて、段差被覆性をなくすことができる。ボトムゲートTFTの場合、このことは透明層及び不透明層の双方にテーパをつけることを意味するが、トップゲートTFTの場合には、透明層にテーパをつけるだけで充分である。テーパ構体を形成する種々のやり方は当業者に明らかである。
【００５８】
可制御のオーバラップ部分を形成するために第１電極層をエッチングするのに湿式エッチング法につき述べたが、乾式エッチング法も同等に適用することができ、これはプラズマ条件及び使用するガスに応じて等方性又は異方性とすることができる。
【００５９】
薄膜トランジスタの実際の製造にとって特別に考慮すべき事柄は当業者に明らかであり、既存のトランジスタに適用すべきこれらの考慮事項は本発明によるトランジスタの設計にも適用すべきである。適宜規定し得る的確なる処理条件は当業者にとっては正規の設計事項であるので、本明細書では記述してない。
【図面の簡単な説明】
【図１】  ホトレジスト層の通し基板露光法を用いて、ソース/ドレイン電極とゲート電極との間にオーバラップ部分を有するトランジスタを規定するやり方を示した図である。
【図２】  図１につき説明した方法を用いて製造されるトップゲート薄膜トランジスタを示す図である。
【図３】  ネガのホトレジスト層の通し基板露光法を用いて製造し得るボトムゲート薄膜トランジスタを示す図である。
【図４Ａ】  本発明によるチャネルエッチのボトムゲート薄膜トランジスタを示す図である。
【図４Ｂ】  本発明による共面ボトムゲート薄膜トランジスタを示す図である。
【図５Ａ】  本発明によるトップゲート薄膜トランジスタを示す図である。
【図５Ｂ】  本発明による共面トップゲート薄膜トランジスタを示す図である。
【図６】  エッチストップを有する本発明によるボトムゲート薄膜トランジスタを示す図である。
【図７】  トップゲート薄膜トランジスタに使用する基板上にソース及びドレイン電極を形成する順次の工程段を示す図である。
【図８】  図７につき述べたエッチング工程中のエッチング時間とオフセット距離との関係を示した図である。
【図９】  図７に示した方法で用立てた基板を用いてトップゲート薄膜トランジスタを製造する工程を示す図である。
【図１０】  本発明のボトムゲート薄膜トランジスタを形成する工程を示す図である。
【図１１】  図４Bの共面ボトムゲート薄膜トランジスタを形成する工程を示す図である。
【図１２】  エッチストップ層を有するボトムゲート薄膜トランジスタを形成する工程を示す図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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