(57)【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記基板上に形成され、前記走査線と信号線との交差部近傍にそれぞれ形成され、ポリシリコンを用いた薄膜トランジスタによるスイッチング素子及び補助容量並びに画素電極を含む複数の画素部と、前記基板上に設けられているとともに前記複数の走査線に接続され前記複数の画素部に対して前記行方向へ走査線駆動信号を与える走査線駆動回路と、前記基板上に設けられているとともに前記複数の信号線に接続され前記複数の画素部に対して前記列方向へ信号線駆動信号を与える信号線駆動回路と、を備え、アレイ基板メイン領域及びアレイ基板サブ領域を有したアレイ基板の製造方法において、
前記アレイ基板メイン領域に前記走査線駆動回路及び信号線駆動回路に接続される複数の正規パッドを形成し、
前記アレイ基板サブ領域に複数の共通パッドを形成するとともに、前記走査線駆動回路及び信号線駆動回路の複数の端子の複数のロジック端子、複数の電源端子、及び複数の信号入力端子を同一種類毎にグループ化することで複数の端子グループとし、前記端子グループの前記複数の端子が前記基板に形成された前記複数の共通パッドのいずれかに接続し、且つ、前記複数の共通パッドと前記正規パッドとを非接続状態とし、
前記非接続状態で、且つ前記複数の画素部に前記画素電極が設けられる前に前記アレイ基板を検査し、
前記画素電極が設けられる前の検査後に、前記共通パッドと前記正規パッドとを接続し、
前記共通パッドと前記正規パッドとを接続した後、前記アレイ基板の欠陥の有無を検査するアレイ基板の製造方法。
【請求項２】
前記共通パッドと前記正規パッドとを接続する際、前記画素電極が形成される工程と同時に、同一材料を用いて接続する請求項１に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アレイ基板の製造方法に関するものである。
【背景技術】
【０００２】  液晶表示パネルは、ノート型パーソナルコンピュータ（ノートＰＣ）のディスプレイ部、携帯電話器のディスプレイ部、テレビジョン受像機のディスプレイ部など種々の個所に使用されている。液晶表示パネルは、複数の画素電極がマトリックス状に配置されるアレイ基板と、複数の画素電極に対向する対向電極を有した対向基板と、アレイ基板と対向基板との間に保持される液晶層と、を有する。【０００３】  アレイ基板は、マトリクス状に配列される複数の画素電極、複数の画素電極の行に沿って配置される複数の走査線、複数の画素電極の列に沿って配列される複数の信号線、及びこれら走査線と信号線の交差位置近傍に配置される複数のスイッチング素子を有する。【０００４】  アレイ基板のタイプとして、２つのタイプがある。即ち、スイッチング素子がアモルファスシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板と、スイッチング素子がポリシリコンの半導体薄膜を用いた薄膜トランジスタであるアレイ基板とがある。ポリシリコンは、アモルファスシリコンより高いキャリア移動度を持つ。ここで、ポリシリコンタイプのアレイ基板では、画素電極用のスイッチング素子だけでなく、走査線及び信号線の駆動回路をアレイ基板に組み込むことができる。【０００５】  上記のアレイ基板は、その製造過程において欠陥品を検出するために、検査工程を通ることになる。検査方法及び検査装置としては、特開平１１−２７１１７７号、特開２０００−３１４２、Ｕ．Ｓ．Ｐ．５，２６８，６３８に開示された技術がある。【０００６】  特開平１１−２７１１７７号は、アモルファスタイプのＬＣＤ基板の検査において、点欠陥検査プロセスに特徴を持たせた技術が開示されている。ここでは、ＬＣＤ基板の全面に直流成分の直射光を当て、アモルファスシリコン膜が光感応して導通状態となることを利用する。補助容量に蓄積された電荷のリーク量を検出することで、欠陥の状況を判断できる。特開２０００−３１４２に開示された技術では、電子ビームを画素電極に照射したとき、放出される２次電子は、薄膜トランジスタにかかっている電圧に比例することを利用している。Ｕ．Ｓ．Ｐ．５，２６８，６３８の技術でも、電子ビームを画素電極に照射したときに放出される２次電子を利用するものである。
【発明の開示】
【０００７】  ところで液晶表示パネルの製品価格は、その製品の歩留まり率に大きな影響を受ける。また歩留まり率は、製造過程において製品の欠陥を見つけ、修復率が高いか否かにも影響を受けることになる。
【０００８】
そこでこの発明は、液晶表示パネルの製造過程において欠陥がある場合には、その検出率が高く、かつそのために修復率も高くなることで製品の歩留まり率を向上し、ひいては製品価格の低減を得ることができるアレイ基板の製造方法を提供することを目的とする。
【００１１】  また、本発明の他の態様に係るアレイ基板の製造方法は、
基板と、前記基板上に形成され行方向に延在する複数の走査線と、前記走査線と交差するように列方向に延在する複数の信号線と、前記基板上に形成され、前記走査線と信号線との交差部近傍にそれぞれ形成され、ポリシリコンを用いた薄膜トランジスタによるスイッチング素子及び補助容量並びに画素電極を含む複数の画素部と、前記基板上に設けられているとともに前記複数の走査線に接続され前記複数の画素部に対して前記行方向へ走査線駆動信号を与える走査線駆動回路と、前記基板上に設けられているとともに前記複数の信号線に接続され前記複数の画素部に対して前記列方向へ信号線駆動信号を与える信号線駆動回路と、を備え、アレイ基板メイン領域及びアレイ基板サブ領域を有したアレイ基板の製造方法において、
前記アレイ基板メイン領域に前記走査線駆動回路及び信号線駆動回路に接続される複数の正規パッドを形成し、
前記アレイ基板サブ領域に複数の共通パッドを形成するとともに、前記走査線駆動回路及び信号線駆動回路の複数の端子の複数のロジック端子、複数の電源端子、及び複数の信号入力端子を同一種類毎にグループ化することで複数の端子グループとし、前記端子グループの前記複数の端子が前記基板に形成された前記複数の共通パッドのいずれかに接続し、且つ、前記複数の共通パッドと前記正規パッドとを非接続状態とし、
前記非接続状態で、且つ前記複数の画素部に前記画素電極が設けられる前に前記アレイ基板を検査し、
前記画素電極が設けられる前の検査後に、前記共通パッドと前記正規パッドとを接続し、
前記共通パッドと前記正規パッドとを接続した後、前記アレイ基板の欠陥の有無を検査する。
【図面の簡単な説明】
【００１２】［図１］本発明の前提となる技術を説明するために示した図であり、アモルファスシリコンタイプのアレイ基板の基本構成を示す説明図である。
［図２］本発明の前提となる技術を説明するために示した図であり、ポリシリコンタイプのアレイ基板の基本構成を示す説明図である。
［図３］本発明の実施の形態に係る液晶表示パネルの概略断面図である。
［図４］上記液晶表示パネルの一部を示す斜視図である。
［図５］マザー基板上のアレイ基板の配列例を示す説明図である。
［図６］本発明の実施の形態に係るアレイ基板を取り出してその概略を示す図である。
［図７］図６に示したアレイ基板の画素領域の一部を拡大して示す概略平面図である。
［図８］図７に示したアレイ基板を備えた液晶表示パネルの概略断面図である。
［図９］本発明の実施の形態に係る検査方法を説明するために示したフローチャートである。
［図１０］本発明の実施の形態に係るカラーフィルタ及び画素電極形成前のアレイ基板の要部を取り出して示す説明図である。
［図１１］本発明の実施の形態に係るカラーフィルタ及び画素電極形成後のアレイ基板の要部を取り出して示す説明図である。
［図１２］本発明の実施の形態に係る電子ビームテスタの基本的な構成と動作を説明するために示した図である。
【発明を実施するための最良の形態】
【００１３】  以下、図面を参照しながらこの発明の実施の形態に係るアレイ基板の検査方法及びアレイ基板の製造方法について詳しく説明する。【００１４】  まず、本発明の前提となる技術を説明する。図１、図２に示すように、アレイ基板のタイプとして、アモルファスシリコンタイプのアレイ基板と、ポリシリコンタイプのアレイ基板とがある。ＸＧＡ（ｅＸｔｅｎｄｅｄ  Ｇｒａｐｈｉｃｓ  Ａｒｒａｙ）を例にとると、アモルファスシリコンタイプのアレイ基板は、画素領域３０、および外付け回路接続用の約３０００個の端子からなるパッド群ＰＤａを有する。これに対しポリシリコンタイプのアレイ基板では、画素領域３０の他に全てのＸ、Ｙ座標の画素を駆動するための走査線駆動回路４０および信号線駆動回路５０が形成され、これらの回路は薄膜トランジスタ（以下、ＴＦＴと称する）で構成されている。したがって、パッド群ＰＤｐの端子数は走査線駆動回路４０および信号線駆動回路５０の入力分でよいため、合計で約３００個となる。【００１５】  上記のアレイ基板は、その製造過程において、製品検査が必要である。画素領域３０の状況を検査するテスタとして、電気的テスタ、および電子ビームテスタ（以下、ＥＢテスタと称する）がある。電気的テスタを用いた検査は、画素部の補助容量へ電荷を蓄積させた後、蓄積された電荷をプローブにより読み出すことで行なわれる。ＥＢテスタを用いた検査は、画素部の補助容量へ電荷を蓄積させた後、その画素部に電子ビームを照射し、放出された２次電子を検出することにより行われる。【００１６】  電気的テスタを用いてアモルファスシリコンタイプのアレイ基板を検査する際、この検査に用いるプローブは約３０００個必要である。この場合、プローブは非常に高価であるため、多大な費用となる。電気的テスタを用いてポリシリコンタイプのアレイ基板を検査するとした場合、この検査に用いるプローブ数は約３００個必要である。プローブ数は低減されるが、走査線駆動回路４０および信号線駆動回路５０を介しての検査となるため、その検査を良好に行うことができない。また、検査のための信号処理が複雑となる。【００１７】  一方、ＥＢテスタを用いてアモルファスシリコンタイプのアレイ基板を検査する場合、共通のプローブからパッド群ＰＤｐの複数の端子を介して画素部の補助容量へ電荷を蓄積させた後、ＥＢテスタを用いた検査が行われる。また、ＥＢテスタを用いてポリシリコンタイプのアレイ基板を検査する場合、画素部の補助容量へ電荷を蓄積することはできる。しかしながら、パッド群ＰＤｐは、入力信号の異なる種々の端子を有しているため、アモルファスシリコンタイプのように共通のプローブによってチャージすることはできない。【００１８】  以上のように、アモルファスシリコンタイプのアレイ基板およびポリシリコンタイプのアレイ基板を、電気的テスタ、およびＥＢテスタによって検査した４通りについて説明した。ここで、ポリシリコンタイプのアレイ基板をＥＢテスタによって検査する方法及び装置について以下に示す。【００１９】  図３、図４を参照して、ポリシリコンタイプのアレイ基板を有した液晶表示パネルについて説明する。ここで、ポリシリコンタイプのアレイ基板を、以下アレイ基板１０１として説明する。図３、図４に示すように、液晶表示パネルは、アレイ基板１０１と、このアレイ基板に所定の隙間を保持して対向配置された対向基板１０２と、これら両基板に狭持された液晶層１０３とを備える。アレイ基板１０１および対向基板１０２は、スペーサとして柱状スペーサ１２７により所定の隙間を保持している。アレイ基板１０１および対向基板１０２の周縁部同士はシール材１６０で接合されており、シール材の一部に形成された液晶注入口１６１は封止材１６２で封止されている。【００２０】  図５を参照して、アレイ基板１０１について詳述する。図５には、アレイ基板より大きな寸法の基板（以下、マザー基板と称する）１００を示し、このマザー基板を利用して４つのアレイ基板１０１が構成された例を示している。このように、アレイ基板１０１を形成する際、一般に、マザー基板１００を用いて形成されている。ここでは１つのアレイ基板１０１を代表してその構成を説明する。アレイ基板１０１は、本発明の特有な点となるメイン領域とサブ領域を有するが、これについては、後で詳しく説明する。【００２１】  図６に示すように、アレイ基板１０１上の画素領域３０には、複数の画素電極Ｐがマトリクス状に配置されている。アレイ基板１０１は、画素電極Ｐに加えて、これら画素電極Ｐの行に沿って配置された複数の走査線Ｙ、これら画素電極Ｐの列に沿って配置された複数の信号線Ｘを備える。更に、アレイ基板１０１は、走査線Ｙおよび信号線Ｘの交差部近傍に配置されるスイッチング素子としてＴＦＴＳＷ、および各々複数の走査線を駆動する走査線駆動回路４０、複数の信号線を駆動する信号線駆動回路５０を有する。【００２２】  各ＴＦＴＳＷは、対応走査線Ｙを介して駆動された時に対応信号線Ｘの信号電圧を対応画素電極Ｐに印加する。走査線駆動回路４０および信号線駆動回路５０は、アレイ基板１０１の端部に隣接するとともに画素領域３０の外側領域に配置されている。また、走査線駆動回路４０および信号線駆動回路５０は、ＴＦＴＳＷと同様なポリシリコンの半導体膜を用いたＴＦＴを利用して構成している。【００２３】  更に、アレイ基板１０１は、アレイ基板の切り取りラインの一側に沿って並ぶとともに、走査線駆動回路４０および信号線駆動回路５０に接続される複数の端子からなるパッド群ＰＤｐを備えている。パッド群ＰＤｐは、それぞれ異なる信号を入力する他、検査用の信号を入出力するために用いられる。アレイ基板１０１は、マザー基板１００を、例えばアレイ基板のエッジｅ（図５）に沿って切断することにより互いに分離され切出される。【００２４】  図７、図８を参照して、図６に示した画素領域３０の一部をとり出して更に説明する。図７は平面的に表す図、図８は断面を示した図である。アレイ基板１０１は透明な絶縁基板（ガラス）としての基板１１１を有する（図８）。画素領域３０において、基板１１１上には、複数の信号線Ｘ、および複数の走査線Ｙがマトリクス状に配置され、信号線と走査線との各交差部にＴＦＴＳＷ（図７の円１７１で囲む部分参照）が設けられている。【００２５】  ＴＦＴＳＷは、ポリシリコンで形成されソース／ドレイン領域１１２ａ、１１２ｂを有した半導体膜１１２と、走査線Ｙの一部を延在したゲート電極１１５ｂと、を有している。【００２６】  また、基板１１１上には、補助容量素子１３１を形成するストライプ状の補助容量線１１６が複数形成され、走査線Ｙと平行に延びている。この部分に対応画素電極Ｐが形成されている（図７の円１７２で囲む部分と図８参照）。【００２７】  詳細に述べると、基板１１１上には、半導体膜１１２と、補助容量下部電極１１３と、が形成され、これら半導体膜および補助容量下部電極１１３を含む基板上にゲート絶縁膜１１４が成膜されている。ここで、補助容量下部電極１１３は、半導体膜１１２と同様ポリシリコンで形成されている。ゲート絶縁膜１１４上に、走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６が配設されている。補助容量線１１６および補助容量下部電極１１３はゲート絶縁膜１１４を介し対向配置されている。走査線Ｙ、ゲート電極１１５ｂ、および補助容量線１１６を含むゲート絶縁膜１１４上には層間絶縁膜１１７が成膜されている。【００２８】  層間絶縁膜１１７上には、コンタクト電極１２１、および信号線Ｘが形成されている。コンタクト電極１２１は、それぞれコンタクトホールを介して、半導体膜１１２のソース／ドレイン領域１１２ａ、および画素電極Ｐにそれぞれ接続されている。信号線Ｘはコンタクトホールを介して、半導体膜のソース／ドレイン領域１１２ｂと接続されている。【００２９】  コンタクト電極１２１、信号線Ｘ、および層間絶縁膜１１７に重ねて保護絶縁膜１２２が形成され、更に、保護絶縁膜１２２上には、それぞれストライプ状の緑色の着色層１２４Ｇ、赤色の着色層１２４Ｒ、および青色の着色層１２４Ｂが隣接し交互に並んで配設され、カラーフィルタを形成している。【００３０】  着色層１２４Ｇ、１２４Ｒ、１２４Ｂ上には、ＩＴＯ（インジウム・すず酸化物）等の透明な導電膜により画素電極Ｐがそれぞれ形成されている。そして、各画素電極Ｐは、着色層および保護絶縁膜１２２に形成されたコンタクトホール１２５を介してコンタクト電極１２１に接続されている。画素電極Ｐの周縁部は、補助容量線１１６および信号線Ｘに重ねて位置している。画素電極Ｐに接続された補助容量素子１３１は、電荷を蓄積する補助容量として機能する。【００３１】  着色層１２４Ｒ、１２４Ｇ上には、柱状スペーサ１２７（図７参照）が形成されている。全てを図示しないが、柱状スペーサ１２７は各着色層上に所望の密度で複数本形成されている。着色層１２４Ｇ、１２４Ｒ、１２４Ｂおよび画素電極Ｐ上には、配向膜１２８が形成されている。対向基板１０２は、透明な絶縁基板として基板１５１を有している。この基板１５１上には、ＩＴＯ等の透明材料で形成された対向電極１５２、および配向膜１５３が順次形成されている。【００３２】  図９には、上記したアレイ基板１０１を２段階で検査するプロセスを概略的に示している。ステップＳ１において、アレイ基板の検査がスタートすると、ステップＳ２のアレイ工程において、カラーフィルタ形成前のアレイ基板が作製される。次いで、このアレイ基板は、ステップＳ３のアレイ中間検査として電気的テスタにより検査される。ステップＳ４において、アレイ基板に欠陥が検出された場合、アレイ基���の修復修理を行うリペア工程（ステップＳ５）或いは破棄工程へ送られる。【００３３】  そして、アレイ基板が良好である場合や修復処理を行った場合は、次のＣＯＡ（ｃｏｌｏｒ  ｆｉｌｔｅｒ  ｏｎ  ａｒｒａｙ）工程に移行される（ステップＳ６）。この工程において、上記アレイ基板には、カラーフィルタおよび画素電極が形成される。次に、画素電極が形成されたアレイ基板は、ステップＳ７において、アレイ最終検査として電子ビームにより検査される。より詳しくは、電荷がチャージされた画素電極Ｐに対し電子ビームを照射し、画素電極から放出される２次電子を検出・解析することにより、この画素電極が正常に電荷を保持しているか否か検査される。ここでの検査は、画素電極Ｐ自体の不良だけではなく、画素電極に接続されているＴＦＴＳＷの不良、画素電極を含む補助容量素子１３１の不良等々、画素電極に関する検査を意味する。【００３４】  ステップＳ８において、アレイ基板に欠陥が検出された場合、アレイ基板の修復修理を行うリペア工程（ステップＳ９）或いは破棄工程へ送られる。ここで、アレイ中間検査を第１工程、アレイ最終検査を第２工程とする。そして、ステップＳ８においてアレイ基板が良好である場合やステップＳ９において修復修理を行った場合、アレイ基板の検査は終了する（ステップＳ１０）。【００３５】  ここで、上記した検査プロセスにおいて、第２工程の前に第１工程を設けた利点を説明する。ここで、第２工程のみでアレイ基板を検査する場合に、不備なアレイ基板が検出されたとする。例えば、信号線や走査線等のアレイ配線の断線が原因の場合、第２工程はカラーフィルタおよび画素電極形成後に行われるため、下層のアレイ配線の修復修理を行うことができない。しかし、第１工程を設けることで、アレイ配線に断線があったとしても、その修復修理を行うことができる。これにより、第２工程で破棄工程に送られるアレイ基板を抑制することができる。また、不備なアレイ基板をより早く検出し、修復することにより、製品の歩留まり率が向上し、結果として製造コストを低減させることができる。【００３６】  図１０には、上記した第１工程において検査されるアレイ基板を一部拡大し、その一部に設けられたパッド群ＰＤｐの例を示す。ここで、アレイ基板１０１はアレイ基板メイン領域１０１ａと、このアレイ基板メイン領域１０１ａの外側であるアレイ基板サブ領域１０１ｂとを有する。なお、アレイ基板サブ領域１０１ｂは、上記した第２工程終了後、切り取り線ｅ２に沿って例えばスクライブラインを引くことにより切り取られる。【００３７】  アレイ基板サブ領域１０１ｂのエッジには接続パッド群ＣＰＤｐが設けられている。この接続パッド群ＣＰＤｐは、配線を介してアレイ基板メイン領域１０１ａ側のパッド群ＰＤｐと接続するために形成されるが、カラーフィルタ形成前のアレイ基板の非接続部６００において、接続パッド群ＣＰＤｐとパッド群ＰＤｐは非接続状態に形成される。この点、つまり、接続パッド群ＣＰＤｐと、パッド群ＰＤｐと、の接続関係が本発明の重要な点となる。【００３８】  アレイ基板メイン領域１０１ａのパッド群ＰＤｐについて説明する。このパッド群ＰＤｐは、複数の正規端子を含む。この複���の正規端子は、配線を介して図６に示した走査線駆動回路４０および信号線駆動回路５０にそれぞれ接続されている。この領域に配置されたパッド群ＰＤｐを構成する端子の種類を分類した場合、ロジック端子、電源端子、検査端子、および信号入力端子に分類される。【００３９】  ロジック端子は、端子ＣＬＫおよび端子ＳＴを有している。これら端子ＣＬＫ、および端子ＳＴに入力される信号は、クロック信号、およびスタートパルス信号である。クロック信号およびスタートパルス信号は、走査線駆動回路４０および信号線駆動回路５０にそれぞれ入力する信号である。そのため、パッド群ＰＤｐは、例えば端子ＳＴを２個含む。また、クロック信号を入力する際、例えば２個所から入力するため、端子ＣＬＫは２個となる。【００４０】  検査端子は、シリアルアウト端子ｓ／ｏである。端子ｓ／ｏはクロック端子ＣＬＫおよびスタートパルス端子ＳＴと同様２個以上ある。この端子ｓ／ｏから出力される信号は、スタートパルスに応答する走査線駆動回路４０および信号線駆動回路５０のシフトレジスタ（ｓ／ｒ）から出力されるシリアル出力である。【００４１】  電源端子としては、例えば端子ＶＤＤ、および端子ＶＳＳ等、複数の種類の端子がある。つまり電源端子は端子ＶＤＤ、および端子ＶＳＳの２つに分類される。端子ＶＤＤ、および端子ＶＳＳに入力される信号は、ハイレベル用の電源、およびロウレベル用の電源である。なお、端子ＶＤＤ、および端子ＶＳＳは、端子ＣＬＫと同様、それぞれ２個存在する。信号入力端子としては、端子ＶＩＤＥＯである。端子ＶＩＤＥＯに入力される信号は、例えば映像信号である。ここで、端子ＶＩＤＥＯは、数百の端子であり、パッド群ＰＤｐの大きな割合を占めている。【００４２】  一方、アレイ基板サブ領域１０１ｂ側の接続パッド群ＣＰＤｐについて説明すると以下の通りである。パッド群ＰＤｐは、同一の信号が入力される端子毎に分類され、複数の端子グループとされている。この分類された端子グループ毎に、共通の接続パッド群ＣＰＤｐが用意されている。共通端子は、クロック用の共通端子ｃＣＬＫ、ハイレベル用の共通端子ｃＶＤＤ、ロウレベル用の共通端子ｃＶＳＳ、および信号用の共通端子ｃＶＩＤＥＯであり、アレイ基板サブ領域１０１ｂのエッジｅに配列されている。これら各共通端子は、対応するアレイ基板メイン領域１０１ａのパッド群ＰＤｐと非接続状態に配列されている。【００４３】  以上のように構成されたカラーフィルタ形成前のアレイ基板を電気的テスタにより検査する際、アレイ基板１０１の有するパッドＰＤｐの各パッドにプローブを接続し、走査線駆動回路４０および信号線駆動回路５０を介して画素部に走査線駆動信号および信号線駆動信号を与え、画素部の補助容量に電荷を蓄積させる。その後、蓄積された電荷をプローブを介して読み出すことにより、各画素部の欠陥の有無を検出する。【００４４】  また、画素部を検査する際、アレイ基板１０１の走査線駆動回路４０および信号線駆動回路５０の欠陥の有無を同時に検査することもできる。図６、図１０に示すように、走査線駆動回路４０に接続される配線４０１および４０２は、それぞれ端子ＳＴおよび端子ｓ／ｏに接続される。同様に、信号線���動回路５０に接続される配線５０１および５０２は、それぞれ他の端子ＳＴおよび他の端子ｓ／ｏに接続される。【００４５】  走査線駆動回路４０および信号線駆動回路５０は、シフトレジスタ（ｓ／ｒ）を有している。そのため、走査線駆動回路４０および信号線駆動回路５０にスタートパルスが端子ＳＴから入力されると、シフトレジスタを介してシリアル出力を出力する。上述したように、端子ＳＴおよび端子ｓ／ｏは、共通端子ｄＳＴおよび共通端子ｄｓ／ｏにそれぞれ接続される。【００４６】  すると、アレイ基板１０１を電気的テスタにより検査する際、パッド群ＰＤｐの端子ＳＴおよび端子ｓ／ｏにもプローブを介して電圧を印加することにより、走査線駆動回路４０および信号線駆動回路５０を同時に検査できる。これにより、走査線駆動回路４０および信号線駆動回路５０の欠陥を発見することができる。
上記のように接続パッド群ＣＰＤｐとパッド群ＰＤｐを非接続状態に処理することにより電気的テスタを用いた検査を行うことができる。【００４７】  次に、上記した第２工程について説明する。図１１には、基板上にカラーフィルタおよび画素電極形成後のアレイ基板を一部拡大し、その一部に設けられたパッド群ＰＤｐの例を示す。また、画素電極形成後のアレイ基板１０１のパッド群ＰＤｐおよび接続パッド群ＣＰＤｐは接続部７００を介して接続状態に処理されている。上記のように接続部７００を形成する際、例えば、画素電極と同様に同一材料としてＩＴＯを用いて形成される。この処理ステップを有することも本発明の特徴的な点である。【００４８】  上述した接続パッド群ＣＰＤｐと、パッド群ＰＤｐと、の接続関係を説明する。アレイ基板メイン領域１０１ａ側の端子ＳＴおよび端子ｓ／ｏは、配線を介し、それぞれアレイ基板サブ領域１０１ｂ側の従属端子ｄＳＴおよび従属端子ｄｓ／ｏと接続される。上記のことは、端子ＳＴと端子ｓ／ｏは同じ分類に属しないからである。【００４９】  アレイ基板メイン領域１０１ａ側の複数の端子ＣＬＫは、同じ分類に属するから、端子ｃＣＬＫに共通接続される。アレイ基板メイン領域１０１ａ側の複数の端子ＶＤＤは、同じ分類に属するから、共通端子ｃＶＤＤに接続される。アレイ基板メイン領域１０１ａ側の複数の端子ＶＳＳは、同じ分類に属するから、共通端子ｃＶＳＳに接続される。アレイ基板メイン領域１０１ａ側の複数の端子ＶＩＤＥＯは、同じ分類に属するから、アレイ基板サブ領域１０１ｂ側の共通端子ｃＶＩＤＥＯに接続される。【００５０】  複数の端子ＶＩＤＥＯは１つの共通パッドとして共通端子ｃＶＩＤＥＯに接続される構成としたが、少数の共通パッドに接続される構成であれば良い。これにより、アレイ基板サブ領域１０１ｂに設けられた接続パッド群ＣＰＤｐのパッド数は、アレイ基板メイン領域１０１ａに設けられたパッド群ＰＤｐのパッド数に比べて格段と低減される。ここで、接続パッド群ＣＰＤｐを構成する端子の配列は、プローブの配列に合わせて設計することができる。【００５１】  図１２は、ＥＢテスタを用いてアレイ基板１０１を検査する方法を説明するために示した。この検査は、基板上に画素電極Ｐを形成した後であり、かつ、マザー基板１００からアレイ基板１０１をそのエッジｅに沿って切断する前に行なわれる。【００５２】  まず、信号発生器および信号解析器９０２に接続される複数のプローブは対応する複数のパッド８０１、８０２（パッド８０１、８０２は図１１に示した接続パッドＣＰＤｐに相当）に接続される。信号発生器および信号解析器９０２から出力される駆動信号はプローブ、およびパッド８０１、８０２を介して画素部８０３に供給される。駆動信号が画素部８０３に供給された後、その画素部には、電子線源９０１から放出される電子ビームＥＢが照射される。【００５３】  この照射によって画素部８０３の電圧を表す２次電子ＳＥが放出され、この２次電子ＳＥは、電子検出器ＤＥで検出される。２次電子ＳＥは、放出される個所の電圧に比例する。検査の工程において、アレイ基板１０１の画素部８０３は、信号発生器および信号解析器９０２からの駆動信号によっ���電気的に走査される。この走査は電子ビームＥＢが矢印ａで示されるアレイ基板１０１表面上の走査と同期して行われる。【００５４】  電子検出器ＤＥで検出した２次電子の情報は、画素部８０３の解析のために信号発生器および信号解析器９０２に送られる。２次電子に対応する電圧変化は、画素部８０３の状態を示している。また、信号発生器および信号解析器９０２に送られる２次電子の情報は、各画素部８０３のＴＦＴの端子に供給する駆動信号に対する各画素部の応答性能を反映していることになる。これにより、各画素部８０３の画素電極Ｐの電圧の状態を検査することが可能である。つまり画素部８０３に欠陥がある場合、ＥＢテスタによってその欠陥を検出することができる。【００５５】  以上のように構成された、アレイ基板の検査方法、アレイ基板の検査装置及びアレイ基板の製造方法によれば、カラーフィルタ形成前のアレイ基板を電気的テスタにより検査し、画素電極形成後のアレイ基板をＥＢテスタにより検査している。製造工程において、製品の欠陥をより効果的に発見することができ、製品歩留まりの高い液晶表示パネルを得ることができる。また、第２工程における接続パッド群ＣＰＤｐのパッド数は少ないため、検査装置のプローブ数も少ない。このため、製造コストおよび検査装置のコスト低減により高い製造歩留まりを実現でき、かつ、良好な検査を行うことができる。画素電極Ｐを形成する際、パッドＰＤｐおよび接続パッドＣＰＤｐは接続部７００により接続処理される。これにより、製造工程を増やすことなく接続処理することができる。【００５６】  さらに、画素部８０３を検査する際、走査線駆動回路４０および信号線駆動回路５０を同時に検査することにより、検査に要する全体的な時間を短縮することができる。つまり走査線駆動回路４０および信号線駆動回路５０の検査を別途設けた工程で検査する必要がない。【００５７】  接続パッド群ＣＰＤｐを構成する端子の配列をプローブの配列に合わせて配置することにより、アレイ基板メイン領域１０１ａのパッド群ＰＤｐや、このパッドの配置が変更されたとしても、接続パッド群ＣＰＤｐの配列を強制的に検査装置のプローブの配列になるように形成することができる。これにより、検査装置とアレイ基板との相互の組み合せ形態を工夫することにより、検査装置の融通性を拡大することができる。また、検査装置の設計変更や修正の機会を低減し、ひいてはパネルの製品価格の上昇を抑えることができる。【００５８】  アレイ基板メイン領域１０１ａの回路構成が設計変更されたとしても、アレイ基板サブ領域１０１ｂのパッド群ＣＰＤｐの配列構成を同じパターンに維持することで、検査装置の設計変更や修正を行う必要がない。
【産業上の利用可能性】
【００５９】  この発明によれば、製造歩留まり率を向上し、ひいては製品価格の低減を得ることができるアレイ基板の検査方法およびアレイ基板の製造方法を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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