(57)【特許請求の範囲】
【請求項１】
ワードラインとビットラインに結合され、データを表す電荷を保存する少なくとも一つのメモリセルと、
前記ビットラインにビットライン参照電圧VBLrefを与える手段と、
を含むメモリ回路において、
前記ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は、プロセス−電圧−温度変動による前記電源電圧VDDの変化に対応して調整可能であり、
前記ビットライン参照電圧を与える手段は、
前記ビットラインに結合される電圧レギュレータと、
前記電圧レギュレータの入力端にバイアス電圧Vbiasを与える手段と、
を含み、前記バイアス電圧Vbiasの前記電源電圧VDDに対するVbias/VDD比は、前記電源電圧VDDが公称電圧から外れるにつれて、減少するメモリ回路。
【請求項２】
前記電源電圧VDDが公称電圧に等しいか、それより大きい場合、前記調整可能なVbias/VDD比は第一変化率を有し、前記電源電圧VDDが前記公称電圧より小さい場合、前記の調整可能なVbias /VDD 比は第二変化率を有し、前記第一変化率は前記第二変化率より大きいことを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記バイアス電圧を与える前記手段は、
前記電圧レギュレータに結合される電圧補償回路と、
前記電圧補償回路に結合され、前記電圧補償回路を制御して、前記バイアス電圧を調整する自己バイアス回路と、
からなることを特徴とする請求項２に記載のメモリ回路。
【請求項４】
前記自己バイアス回路は、少なくとも一つの飽和モードトランジスタを有し、前記電圧補償回路は、前記補償回路の出力端と低電圧間に結合されるスイッチを有し、前記飽和モードトランジスタは、少なくとも一つの抵抗により前記電源電圧に結合され、前記飽和モードトランジスタと前記抵抗間の接続ノードは、前記補償回路の前記スイッチの制御端に結合されて、前記バイアス電圧Vbiasを調整することを特徴とする請求項３に記載のメモリ回路。
【請求項５】
前記バイアス電圧を与える手段は、
第一参照電圧を前記電圧レギュレータの前記入力端に結合する働きをする第一スイッチと、
第二参照電圧を前記電圧レギュレータの前記入力端に結合する働きをする第二スイッチと、
前記第一と前記第二参照電圧を比較し、前記第一と前記第二参照電圧の低いほうを決定して、どちらを前記電圧レギュレータの前記入力端に伝送するかによって、前記第一、又は、前記第二スイッチをオンにする比較器と、
からなることを特徴とする請求項１に記載のメモリ回路。
【請求項６】
前記第一参照電圧は一定値を有し、前記第二参照電圧は、前記電源電圧VDDの変化に対応して変化することを特徴とする請求項５に記載のメモリ回路。
【請求項７】
前記請求項１のメモリ回路とプロセッサからなるシステムであって、前記プロセッサは、前記メモリ回路に結合されて、前記メモリ回路の少なくとも一つのメモリセルに保存されるデータにアクセスすることを特徴とするシステム。
【請求項８】
データを表す電荷を保存する少なくとも一つのメモリセルを有するメモリ回路にアクセスする方法であって、前記メモリセルはワードラインとビットラインに結合され、前記方法は、
前記ビットラインにビットライン参照電圧VBLrefを与えるステップであって、前記ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD 比は、プロセス−電圧−温度変動による前記電源電圧VDDの変化に対応して調整可能であるステップと、
バイアス電圧Vbiasを与えるステップであって、前記バイアス電圧Vbiasの前記電源電圧VDDに対するVbias/VDD比は、前記電源電圧VDDが公称電圧から外れるにつれて、減少するステップと、
前記ビットライン参照電圧VBLrefを与えるため前記バイアス電圧Vbiasを調整するステップと、
を含む方法。
【請求項９】
前記電源電圧VDDが公称電圧に等しいか、それより大きい場合、前記の調整可能なVbias/VDD 比は第一変化率を有し、前記電源電圧VDDが前記公称電圧より小さい場合、前記の調整可能なVbias/VDD比は第二変化率を有し、前記第一変化率は前記第二変化率より大きいことを特徴とする請求項８に記載の方法。
【請求項１０】
前記調整可能なVbias/VDD比は少なくとも二つの有効値を有することを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関するものであって、特に、メモリ回路、システム、及び、その動作方法に関するものである。
【背景技術】
【０００２】
メモリ回路は様々なアプリケーションに使用されている。従来、メモリ回路は、DRAMとSRAM回路を含む。DRAM回路は、複数のメモリセルからなる。容量性ストレージメモリセルのアレイが提供される従来のダイナミックメモリセルに関して、各メモリセルはアクセストランジスタを有する。このようなメモリセルに保存されるデータは、実際のところ、小キャパシタに保存される電荷である。データが出力される時、アクセストランジスタは、トランジスタのゲートか制御端に結合されるワードライン（WL）により活性化される。アクセストランジスタは、キャパシタの電圧を感知するセンス増幅器に結合されるビットライン（BL）にキャパシタを結合することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、メモリ回路、システム、及び、その動作方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
一実施例において、メモリ回路は、データを表す電荷を保存する少なくとも一つのメモリセルを含む。メモリセルはワードラインとビットラインに結合される。メモリ回路は、ビットラインにビットライン参照電圧VBLrefを与える手段を含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD比は、プロセス−電圧−温度変動による電源電圧VDDの変化に対応して調整可能(adjustable)であり、ビットライン参照電圧を与える手段は、ビットラインに結合される電圧レギュレータと、電圧レギュレータの入力端にバイアス電圧Vbiasを与える手段を含み、バイアス電圧Vbiasの電源電圧VDDに対するVbias/VDD比は、電源電圧VDDが公称電圧から外れるにつれて、減少する。
【０００５】
もう一つの実施例において、システムは、メモリ回路と、メモリ回路に結合されるプロセッサを含む。メモリ回路は、データを表す電荷を保存する少なくとも一つのメモリセルを含む。メモリセルは、ワードラインとビットラインに結合される。メモリ回路は、ビットラインにビットライン参照電圧VBLrefを与える手段を含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD比は、プロセス−電圧−温度変動による電源電圧VDDの変化に対応して調整可能であり、バイアス電圧Vbiasの電源電圧VDDに対するVbias/VDD比は、電源電圧VDDが公称電圧から外れるにつれて、減少する。プロセッサは、少なくとも一つのメモリセルに保存されたデータにアクセスすることが可能である。
【０００６】
他の実施例において、データを表す電荷を保存する少なくとも一つのメモリセルを有するメモリ回路にアクセスする方法が提供される。メモリセルは、ワードラインとビットラインに結合される。本方法は、ビットラインにビットライン参照電圧VBLrefを与えるステップを含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD比は、プロセス−電圧−温度変動による電源電圧VDDの変化に対応して調整可能であるステップと、バイアス電圧Vbiasを与えるステップであって、バイアス電圧Vbiasの電源電圧VDDに対するVbias/VDD比は、電源電圧VDDが公称電圧から外れるにつれて、減少するステップと、ビットライン参照電圧VBLrefを与えるためバイアス電圧Vbiasを調整するステップとを備える。
【発明の効果】
【０００７】
本発明のメモリ回路は、ビットラインにビットライン参照電圧VBLrefを与える手段を含み、ビットライン参照電圧VBLrefの電源電圧VDDに対するVBLref/VDD比は、プロセス−電圧−温度変動による電源電圧VDDの変化に対応して調整可能であり、バイアス電圧Vbiasの電源電圧VDDに対するVbias/VDD比は、電源電圧VDDが公称電圧から外れるにつれて減少するので、論理“０”と“１”を読み取るためのマージンが望ましく達成することができる。
【図面の簡単な説明】
【０００８】
【図１】代表的なメモリ回路を例示する概略図である。
【図２】ビットライン参照電圧(VBLref)を与える代表的な手段を例示する概略図である。
【図３】ビットライン参照電圧(VBLref)をビットラインに与えるもう一つの代表的な手段を示す概略図である。
【図４】電源電圧VDDの変化に対応する代表的な手段の出力バイアス電圧Vbiasを例示する図である。
【図５】代表的なメモリ回路を含むシステムを例示する概略図である。
【発明を実施するための形態】
【０００９】
従来、ビットライン参照電圧はビットラインに供給される。ビットライン参照電圧は、ビットライン参照電圧は電源電圧VDDの半分、即ち、ビットライン参照電圧の電源に対する比率は０．５で、一定であるように、電源電圧VDDの変化に対応して変化する。比率を固定することにより、メモリキャパシタに保存されたデータのアクセスは、ビットライン電圧VBLの引き上げや引き下げを実質的になくすことができる。従来のメモリ回路がプロセス−電圧―温度（PVT）変動の最悪状態（コーナ）で動作する場合、論理“１”データの読み取りマージンは、論理“０”の読み取りマージンより小さいことが知られている。メモリセルの小さなマージンは、論理“１”データを読み取れなくなるおそれがある。
【００１０】
上述に基づいて、メモリ回路とその動作方法が望まれる。
以下の開示は、異なる特徴を実施するための多くの異なる実施例又は例を提供することが分かる。構成要素と構成の具体的な例は、本開示を簡略化するため下記に説明されるが、これらはもちろん例にすぎず、限定する意図はない。例えば、以下の説明における第一特徴の第二特徴をおおう、又は上の第一特徴の形成は、第一特徴と第二特徴が直接コンタクトにて形成される実施例を含んでもよく、第一特徴と第二特徴が直接コンタクトしなくてもよいように、付加的な特徴が第一特徴と第二特徴の間に形成される実施例を含んでもよい。又、この開示は、各種の例にて参照符号及び／又は文字を繰り返してもよい。この繰り返しは、簡潔且つ明瞭化のためであり、本質的に各種実施例、及び/又は、論じられた構成の関係を指図するものではない。
【００１１】
この開示の実施例は、メモリ回路、システム、及び、その動作方法に関連する。実施例において、メモリ回路は、電源電圧VDDの変動に対応して調整可能なVBLref/VDD比を有するビットライン参照電圧VBLrefを与える手段を含むことができる。調整可能なVBLref/VDD比を与えることにより、論理“１”並びに論理“０”を読み取るためのマージンが、望ましく達成することができる。以下は、本発明による様々な代表的な実施例の説明である。この開示の範囲はこれに限定されない。
【００１２】
図１は、代表的なメモリ回路を例示する概略図である。図１において、メモリ回路１００は、複数のワードラインと複数のビットラインを含むメモリアレイ１０１を備えることができる。メモリ回路１００は、ダイナミックランダムアクセスメモリ（DRAM）回路、埋め込みDRAM回路、スタティックランダムアクセスメモリ（SRAM）回路、埋め込みスタティックRAM回路、又は、その他のメモリ回路とすることができる。メモリアレイ１０１は、少なくとも一つのメモリセル１０１ａを含むことができる。メモリセル１０１ａは、メモリアレイ１０１のビットライン（BL）とワードライン（WL）に結合することができる。DRAMセルを用いた実施例に関して、メモリセル１０１ａは、メモリトランジスタ（Tc）とキャパシタ（Cc）を含むことができる。キャパシタCcは、データ、例えば、“０”又は“１”を表す電荷を保存することが可能である。
【００１３】
注意すべきことは、一つのメモリセル１０１ａだけが描かれているが、もう一つのセル（図示しない）が複数のワードライン（WL）とビットライン（BL）のそれぞれの交点に配置することができることである。メモリ回路１００の部分は、ワード幅で配列することができる８、１６、３２、６４、１２８以上のカラム（列）を有してよい。実施例において、ワードラインはビットラインに対しほぼ直角にレイアウトすることができる。他の実施例では、ワードラインとビットラインの他の配置を与えることができる。
【００１４】
図１を参照すると、メモリ回路１００は、ビットライン参照電圧VBLrefをビットラインに与える手段１１０を含み、ビットライン参照電圧VBLrefの電源電圧VDD、例えば、内部電源電圧に対するVBLref/VDD比は、電源電圧VDDの変化に対応して調整可能である。電源電圧の変化はPVTの変動に対応することができる。述べたように、VBLref/VDD 比は、電源電圧VDDの変化に対応して調整可能である。０．９Vの公称電圧を用いた実施例に関して、電源電圧VDDは０．７５Vから１．０５Vまで変動することができる。VBLref/VDD 比は、約０．４３と約０．５３の間で調整可能である。
【００１５】
以下は、メモリセル１０１ａのアクセス周期に関する説明である。メモリセル１０１ａに保存されるデータへのアクセスに関して、ワードラインWLがロウ（行）選択状態に遷移して、メモリトランジスタTcをオンにすることができる。N-チャンネルMOSトランジスタを用いた実施例に関して、ワードラインWLは高い正電圧に遷移して、メモリトランジスタTcがキャパシタCcをビットラインBLに結合させる。ワードラインWLは、メモリアレイ１０１に前もって供給されたアドレスに基づいて、メモリアレイ１０１のどのロウが、アクティブ（活性）であるかを決定することができるアドレスデコーダ回路（図示しない）により供給される。ワードラインWLが正電圧レベルに遷移することによりアクティブになる時、メモリトランジスタTcは、メモリセル１０１ａのキャパシタCcをビットラインBLに結合し、アクセス周期の“電荷共有”部分が開始する。メモリセル１０１ａの保存データが論理“１”の場合、キャパシタCcは、電荷共有動作中にビットラインBL上に印加することができるビットライン参照電圧VBLrefに電圧を加える。それに応じて、小電圧ΔVBLはビットラインBL上で増加することができる。メモリセル１０１ａの保存データが論理“０”の場合、キャパシタCcは、例えば、メモリセル１０１ａのキャパシタCcをビットラインBLから充電することにより、ビットラインBLから電圧を差し引いてもよい。充電により、電圧ΔVBLはビットラインBLから減少することができる。
【００１６】
“電荷共有”が始まった後すぐに、アクセス周期の感知部分は開始することができる。アクセス周期のこの部分で、ビットラインBLに結合されるセンス増幅器（図示しない）は、メモリセル１０１ａに起因するΔVBLを感知することができる。
【００１７】
感知部分の後、アクセス周期の復元部分が開始することができる。実施例において、アクセス周期の復元部分は、一つ以上の論理ゲート遅延の期間の差で感知部分に続いてもよい。復元部分の間、ビットラインBLは高電圧で結合され、ビットライン電圧VBLは、ビットライン参照電圧VBLrefに感知された差動電圧ΔVBLを足したものから、論理“１”の高電圧あるいは大体電源電圧VDDに増加する。アクセス周期のこの時点で、ワードラインWLはまだアクティブとすることができ、ビットラインBL上の高電圧はメモリセル１０１ａ中に結合することができる。メモリセル１０１ａのメモリトランジスタTcはこの高電圧をキャパシタCcに結合し、これにより、将来のアクセスに対して保存された電荷をこのメモリセル１０１ａに復元する。
【００１８】
アクセス周期は、ビットラインBLなどのローカルビットラインがカラム選択ラインCSL（図示しない）の動作によりグローバルビットラインGBL（図示しない）に結合される時、終了してもよい。この実行により、メモリアレイ１０１の外付け回路（図示しない）による使用のため、ビットラインBL上の電圧電位により表されるデータをグローバルビットラインGBLに結合させることができる。注意すべきことは、上述のメモリセル１０１のアクセス周期は単なる例に過ぎない。当業者は、順序を修整したり、及び/又は、付加的なステップを追加して、所望のアクセス周期を達成することが可能である。
【００１９】
以下は、上述のメモリセルのアクセス周期に基づいたシミュレーション結果に関する説明である。表１は、高温下でのプロセス-電圧-温度(PVT)変化のSSS状態など、最悪状態でのシミュレーション結果を示し、PMOSトランジスタ、NMOSトランジスタ、及び、メモリ回路のメモリセルの速度が遅い時、SSS状態は最悪状態を示す。
【００２０】
【表１】
0005100765.tif 000002
【００２１】
実施例において、公称電圧は約０．９Vで、理論的電源電圧は公称電圧、すなわち、０．９Vに等しい。SSS状態で、電源電圧VDDは１．０３５V周辺にシフトする場合がある。電圧VPPは、ワードラインWLに印加される電圧を示し、メモリトランジスタTcをオンにする。シミュレーション状態は、約５００MHzのアクセス周波数、及び、約１２５℃の高温に設定することができる。
【００２２】
従来のメモリ回路に関して、VBLref/VDD比は固定、すなわち、VBLref＝1/2VDDである。通常動作で、電源電圧VDDは約０．９Vで、ビットライン参照電圧VBLrefは約０．４５Vとすることができる。従来のメモリ回路の論理“０”と“１”のデータはアクセスすることができる。述べたように、メモリ回路がSSS状態で動作する場合、電源電圧VDDは約１．０３５Vにシフトすることができる。固定のVBLref/VDD 比、すなわち、０．５に基づくと、ビットライン参照電圧VBLrefは約０．５１８Vである。シミュレーション結果より、表１の二行目に示されるように、論理“０”のメモリセルのΔVBLは約１２３ｍVで、論理“１”のメモリセルのΔVBLは約６６ｍVである。論理“１”のメモリセルのΔVBLは小さすぎて、センス増幅器により感知されない場合があることが分かり、メモリセルに保存された論理“１”のデータはアクセスすることができない。よって、固定のVBLref/VDD比を有する従来のメモリ回路の論理“１”のデータへのアクセスは、PVT変動のSSS状態では失敗する場合がある。
【００２３】
反対に、メモリ回路１００は、ビットライン参照電圧VBLrefをビットラインに与える手段１１０を含み、VBLref/VDD 比は調整可能である。例えば、電源電圧が約０．９Vの通常動作の間、VBLref/VDD 比は約０．５である。SSS状態で、手段１１０は、約０．４１４Vのビットライン参照電圧をビットラインBLに与えてもよい。電源電圧VDDが約１．０３５Vなので、VBLref/VDD 比は約０．４である。シミュレーション結果から、表１の二行目に示されるように、論理“０”のメモリセルのΔVBLは約９８ｍVで、論理“１”のメモリセルのΔVBLは約９７ｍVである。約０．５のVBLref/VDD比に対応するシミュレーション結果と比較して、論理“０”のメモリセルのΔVBLは減少し、論理“１”のメモリセルのΔVBLは増加する。ビットラインBLと結合するセンス増幅器（図示しない）はまだ、論理“０”のメモリセルのΔVBLと論理“１”のメモリセルのΔVBLを感知しうる。従って、メモリセルのデータ、論理“０”か“１”のどちらかが、アクセスできる。
【００２４】
表２は、低温下でのプロセス-電圧-温度(PVT)変化のSSS状態でのもう一つのシミュレーション結果を示す。低温は約−４０℃である。
【表２】
0005100765.tif 000003
【００２５】
低温では、表２の二行目に示されるように、VBLref/VDD比は約０．４に調整することができる。論理“０”のメモリセルのΔVBLは約１０４ｍVで、論理“１”のメモリセルのΔVBLは約１１７ｍVであることが分かる。約０．５であるVBLref/VDD比に対応するシミュレーション結果（表２の一行目に示される）と比較して、論理“０”のメモリセルのΔVBLは減少し、論理“１”のメモリセルのΔVBLは増加する。ビットラインBLと結合するセンス増幅器（図示しない）は、論理“０”のメモリセルのΔVBLと論理“１”のメモリセルのΔVBLを感知する。よって、VBLref/VDD比が約０．４に調整されても、メモリセルのデータ、論理“０”か“１”のどちらかが、アクセスできる。
【００２６】
上述に基づくと、手段１１０は、電源電圧VDDの変動に対応して調整可能なVBLref/VDD比を有するビットライン参照電圧VBLrefを与えることができる。通常動作で、メモリ回路１００のVBLref/VDD比は約０．５に調整されてもよい。SSS状態で、メモリ回路１００のVBLref/VDD比は、約０．４に調整されてもよい。調整可能なVBLref/VDD比を用いることにより、メモリ回路１００は、通常動作とPVT変動のSSS状態にて、論理“０”と“１”のデータに望ましくアクセスすることができる。
【００２７】
図２は、ビットライン参照電圧VBLrefを与える代表的な手段を例示する概略図である。図２において、ビットライン参照電圧VBLrefを与える手段１１０は、ビットラインBLに結合される電圧レギュレータ２１０とバイアス電圧Vbiasを与える手段２２０を含むことができる。バイアス電圧Vbiasの電源電圧VDDに対するVbias/VDD比は調整可能である。手段２２０は、電圧レギュレータ２１０に結合することができる。
【００２８】
図２を参照すると、電圧レギュレータ２１０は、手段２２０からバイアス電圧Vbiasを調節(regulate)、及び/又は、増幅するように構成することができる。様々な実施例において、電圧レギュレータ２１０は増幅器２１１を含むことができる。増幅器２１１の出力端はビットラインBLに結合することができる。増幅器２１１の入力端は手段２２０に結合することができる。電圧レギュレータ２１０は抵抗２１３と２１５を含むことができる。抵抗２１３は増幅器２１１の出力端に結合され、抵抗２１５は、VSSや接地等の低電圧に結合することができる。抵抗２１３と２１５間のノードの電圧は、増幅器２１１の別の入力端にフィードバックすることができる。注意すべきことは、電圧レギュレータ２１０の構造は単なる例に過ぎない。抵抗２１３と２１５の数量と構成は模範的に過ぎない。この開示の範囲は、これに限定されない。
【００２９】
図２を参照すると、手段２２０は、自己バイアス回路２４０に結合される電圧補償回路２３０を含むことができる。電圧補償回路２３０は電圧レギュレータ２１０に結合することができる。自己バイアス回路２３０は、電圧補償回路を制御して、手段２２０により与えられるバイアス電圧Vbiasを調整することが可能である。
【００３０】
様々な実施例において、電圧補償回路２３０は、スイッチ２３１、２３３、及び、抵抗２３５、２３７を有する。スイッチ２３１と２３３は、NMOSトランジスタ、PMOSトランジスタ、トランジスタ、他のスイッチ、及び/又は、それらの組み合わせである。抵抗２３５、２３７は、同一又は異なる抵抗を有することができる。スイッチ２３１のゲートは電源電圧VDDに結合されて、スイッチ２３１は抵抗２３５と、VSSか接地等の低電圧間に結合することができる。抵抗２３５は抵抗２３７に結合することができる。抵抗２３５、２３７間の電圧補償回路２３０の出力端は電圧レギュレータ２１０に結合することができる。スイッチ２３３のゲートは自己バイアス回路２４０に結合することができる。スイッチ２３３は、電圧補償回路２３０の出力端と、VSSか接地等の低電圧間に結合することができる。注意すべきことは、スイッチ２３１、２３３、及び、抵抗２３５、２３７の構造は単なる例に過ぎない。この開示の範囲は、これに限定されない。
【００３１】
自己バイアス回路２４０は、少なくとも一つの飽和モードトランジスタ２４１と少なくとも一つの抵抗２４３を有することができる。自己バイアス回路２４０の出力端は電圧補償回路２３０に結合することができる。飽和モードトランジスタ２４１は、自己バイアス回路２４０の出力端と、VSSや接地等の低電圧間に結合することができる。飽和モードトランジスタ２４１は、メモリ回路１００（図１で示される）のプロセスー電圧―温度（PVT）変化を減少させることが可能である。抵抗２４３は、電源電圧VDDと自己バイアス回路２４０の出力端間に結合することができる。注意すべきことは、飽和モードトランジスタ２４１と抵抗２４３の構造は単なる例に過ぎない。この開示の範囲は、これに限定されない。
【００３２】
以下は、調整可能なVBLref/VDD比を有するビットライン参照電圧VBLrefを与える代表的な動作に関する説明である。アクセス周期の間、電源電圧VDDは自己バイアス回路２４０と電圧補償回路２３０に印加される。電源電圧VDDはスイッチ２３１をオンにし、抵抗２３５をVSSに結合して、抵抗２３５と２３７間のノードに、出力電圧、すなわち、バイアス電圧Vbiasを与えることができる。電源電圧VDDにより、自己バイアス回路２３０は電圧を出力して、スイッチ２３３をオンにし、抵抗２３５、２３７間のノードとVSSを結合し、更に、バイアス電圧Vbiasを引き下げる(pull down)ことができる。抵抗２３５と２３７間のノードのバイアス電圧Vbiasの引き下げは、電源電圧VDDの変動に対応して調整することができる。従って、バイアス電圧Vbiasは、VDDの変動に対応して調整可能なVBLref/VDD 比を有することができる。
【００３３】
実施例において、電源電圧VDDがおよそ公称電圧に等しいか、それより大きい場合、調整可能なVbias/VDD 比は第一変化率を有し、電源電圧VDDが公称電圧より小さい場合、第二変化率を有し、第一変化率は第二変化率より大きい。例えば、公称電圧は約０．９Vである。電源電圧VDDが約０．９Vより小さい場合、自己バイアス回路２４０は、スイッチ２３３をオンにして、少量のバイアス電圧Vbiasを引き下げる小電圧を出力してもよい。電源電圧VDDが約０．９Vに等しいかそれより大きい場合、自己バイアス回路２４０は、スイッチ２３３をオンにして、大量のバイアス電圧Vbiasを引き下げる大電圧を出力してもよい。上述に基づくと、バイアス電圧Vbiasは、電源電圧VDDが０．９Vより小さい場合と比較して、電源電圧VDDが０．９Vに等しいかそれ以上の場合、電源電圧VDD変化に対応してより大きく変化させてもよい。実施例において、調整可能なVbias/VDD 比は、電源電圧VDDの変動に対応して、継続的に変化することができる。
【００３４】
図３は、ビットライン参照電圧VBLrefをビットラインに与える手段のもう一つの代表的な手段を示す概略図である。図３で、ビットライン参照電圧VBLrefを与える手段１１０は、ビットラインBLに結合する電圧レギュレータ３１０と、バイアス電圧Vbiasを与える手段３２０を含むことができる。バイアス電圧Vbiasの電源電圧VDDに対するVbias/VDD比は調整可能である。手段３２０は電圧レギュレータ３１０に結合することができる。図２の電圧レギュレータ２１０と同一事項である図３の電圧レギュレータは、同一参照符号に１００を足して示される。
【００３５】
図３を参照すると、手段３２０は、電圧レギュレータ３１０に結合することができるスイッチ３２２、３２３と結合される比較器３２１を有することができる。実施例において、スイッチ３２２、３２３は、それぞれ、少なくとも一つのパスゲート、トランジスタ、他のスイッチ装置、及び/又は、それらの組み合わせを含むことができる。実施例において、手段３２０は、比較器３２１とスイッチ３２２、３２３間に結合されるインバータ３２６を含み、スイッチ３２２、３２３をオンにすることができる。手段３２０は、比較器３２１とスイッチ３２２、３２３間に、それぞれ、電圧プロバイダ３２４、３２５を有することができる。様々な実施例において、電圧プロバイダ３２４は、電源電圧VDDと、VSSや接地等の低電圧間に結合される抵抗３２４ａ、３２４ｂを有することができる。電圧プロバイダ３２４の出力端はスイッチ３２２と比較器３２１に結合することができる。電圧プロバイダ３２５は、定電圧プロバイダか、又は、電圧プロバイダ３２４と異なる電源電圧VDD変動に対応した変化を有する参照電圧を与えることが可能である電圧プロバイダである。注意すべきことは、図３の電圧プロバイダ３２４、３２５は単なる例に過ぎない。この開示の範囲は、これに限定されない。
【００３６】
比較器３２１は、少なくとも二つの参照電圧うちの低いほうを一つを選択し、選択された参照電圧に対応して、第一スイッチか第二スイッチをオンにすることが可能である。例えば、比較器３２１は、電圧プロバイダ３２４、３２５から、それぞれ、二つの参照電圧V１、V２を受信することができる。図４に示されるように、実施例において、参照電圧V１は電源電圧VDDの変化に対応して変動し、参照電圧V２は定電圧とすることができる。０．９Vの公称電圧を用いた実施例では、電源電圧VDDが０．９Vより小さい時、参照電圧V１は参照電圧V２より小さい。比較器３２１はインバータ３２６に信号を出力して、スイッチ３２２をオンにし、参照電圧V１をバイアス電圧Vbiasとして出力することができる。電源電圧VDDが公称電圧、例えば、約０．９Vに等しいか、それより大きい場合、参照電圧V２は参照電圧V１より小さい。比較器３２１は信号をインバータ３２６に出力し、スイッチ３２３をオンにして、参照電圧V２をバイアス電圧Vbiasとして出力することができる。ある実施例において、参照電圧V１は参照電圧V２にほぼ等しい。比較器３２１は、参照電圧V１、V２のうちのいずれか一つをバイアス電圧Vbiasとして選択することができる。
【００３７】
図４を参照すると、調整可能なVbias/VDD比は、少なくとも二つの固定Vbias/VDD比、R１とR２を有することができる。比率R１はV１/VDD、比率R２はV２/VDD比を示す。参照電圧V１、V２を比較すると、手段２２０（図３に示される）は、バイアス電圧より低い選択された参照電圧を出力することができる。注意すべきことは、調整可能なVbias/VDD比は、例えば、３、４、５などの二つよりも多い固定比率を有することができる。当業者はスイッチと電圧プロバイダの数量を増加し、スイッチと電圧プロバイダの構成を修正し、所望の手段２２０を達成することが可能である。
【００３８】
図５は、メモリ回路を有するシステムを示す概略図である。図５で、システム５００は、メモリ回路１００に結合されるプロセッサ５１０を有することができる。プロセッサ５１０は、メモリ回路１００のメモリセル１０１ａ（図１で示される）に保存されるデータにアクセスすることが可能である。実施例において、プロセッサ５１０は処理ユニット、中央処理ユニット、デジタル信号プロセッサ、又は、メモリ回路のデータのアクセスに適した他のプロセッサとすることができる。
【００３９】
実施例において、プロセッサ５１０とメモリ回路１００は、プリント配線板やプリント回路板(PCB)に物理的、及び、電気的に接続され、電子アセンブリを形成することができるシステム内に形成することができる。電子アセンブリは、コンピュータ、ワイヤレスコミュニケーション装置、コンピュータ関連周辺装置、エンターテイメント装置等の電子システムの一部とすることができる。
【００４０】
実施例において、メモリ回路１００を含むシステム５００は、一つの集積回路(IC)での全体システム、いわゆるチップ上のシステム（SOC）、又は、集積回路上のシステム（SOIC）装置を提供することができる。これらのSOC装置は、例えば、携帯電話、PDA、デジタルVCR、デジタルカムコーダー、デジタルカメラ、MP３プレーヤー等を単一の集積回路に実装するため必要とされる回路の全てを提供してもよい。
【００４１】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００４２】
１００  メモリ回路
１０１  メモリアレイ
１０１ａ  メモリセル
１１０  ビットライン参照電圧を与える手段
２１０  電圧レギュレータ
２１１  増幅器
２１３、２１５  抵抗
２２０  バイアス電圧を与える手段
２３０  電圧補償回路
２３１、２３３  スイッチ
２３５、２３７  抵抗
２４０  自己バイアス回路
２４１  飽和モードトランジスタ
２４３  抵抗
３１０  電圧レギュレータ
３２０  バイアス電圧を与える手段
３２１  比較器
３２２、３２３  スイッチ
３２４、３２５  電圧プロバイダ
３２６  インバータ
３２４ａ、３２４ｂ  抵抗
５００  システム
５１０  プロセッサ
【図１】
0005100765.tif 000004
【図２】
0005100765.tif 000005
【図３】
0005100765.tif 000006
【図４】
0005100765.tif 000007
【図５】
0005100765.tif 000008