(57)【特許請求の範囲】
【請求項１】
停止状態と動作状態を交互に移行する停止可能回路部と、
前記停止可能回路部が前記動作状態であるとき、前記停止可能回路部に第１の電圧を印加するための第１の電圧線と、
前記停止可能回路部が前記停止状態から前記動作状態に移行する過渡状態であるとき、前記停止可能回路部に前記第１の電圧を印加するための第２の電圧線と、
前記停止可能回路部に第２の電圧を印加するための第３の電圧線と
を有し、
前記停止可能回路部が、
前記第３の電圧線と内部電圧線の間に接続される回路セルと、
前記停止状態であるとき、前記第２の電圧線と前記内部電圧線を切り離し、前記過渡状態であるとき、前記第２の電圧線と前記内部電圧線を接続する第１のスイッチ部と、
前記停止状態、および前記過渡状態であるとき、前記第１の電圧線と前記内部電圧線を切り離し、前記動作状態であるとき、前記第１の電圧線と前記内部電圧線を接続する第２のスイッチ部と
を含む
半導体集積回路。
【請求項２】
前記第１の電圧線が、外部電源に接続するための第１の電源パッドに接続され、
前記第２の電圧線が、前記外部電源に接続するための第２の電源パッドに接続され、
前記第３の電圧線が、前記外部電源に接続するための第３の電源パッドに接続される
請求項１に記載の半導体集積回路。
【請求項３】
前記第１の電圧線と前記第３の電圧線の間に接続され、前記停止状態に移行できない常時動作回路部を有し、
前記第１の電圧線が、前記常時動作回路部に前記第１の電圧を印加するために用いられ、
前記第３の電圧線が、前記常時動作回路部に前記第２の電圧を印加するために用いられる
請求項１に記載の半導体集積回路。
【請求項４】
少なくとも２個の前記停止可能回路部が、同一の前記第２の電圧線に接続され、
前記常時動作回路部が、前記停止可能回路部を、１個ずつ時間をずらして前記停止状態から前記動作状態に移行させる制御部
を含む
請求項３に記載の半導体集積回路。
【請求項５】
前記回路セルは、第１のしきい値電圧である所定の導電型の第１の電界効果トランジスタを含み、
前記第１のスイッチ部は、前記第１のしきい値電圧より高い第２のしきい値電圧である前記所定の導電型の第２の電界効果トランジスタを含み、
前記第２のスイッチ部は、前記第１のしきい値電圧より高い第３のしきい値電圧である前記所定の導電型の第３の電界効果トランジスタを含む
請求項１に記載の半導体集積回路。
【請求項６】
前記第２の電界効果トランジスタのチャネル幅が、前記第３の導電型の電界効果トランジスタのチャネル幅より狭く、
前記第２の電圧線の幅が、前記第１の電圧線の幅より狭い
請求項５に記載の半導体集積回路。
【請求項７】
停止状態と動作状態を交互に移行する停止可能回路部と、
前記停止可能回路部が前記動作状態であるとき、前記停止可能回路部に第１の電圧を印加するための第１の電圧線と、
前記停止可能回路部が前記停止状態から前記動作状態に移行する過渡状態であるとき、前記停止可能回路部に前記第１の電圧を印加するための第２の電圧線と、
前記停止可能回路部が前記動作状態であるとき、前記停止可能回路部に第２の電圧を印加するための第３の電圧線と、
前記停止可能回路部が前記過渡状態であるとき、前記停止可能回路部に前記第２の電圧を印加するための第４の電圧線と
を有し、
前記停止可能回路部が、
第１の内部電圧線と第２の内部電圧線の間に接続される回路セルと、
前記停止状態であるとき、前記第２の電圧線と前記第１の内部電圧線を切り離し、前記過渡状態であるとき、前記第２の電圧線と前記第１の内部電圧線を接続する第１のスイッチ部と、
前記停止状態、および前記過渡状態であるとき、前記第１の電圧線と前記第１の内部電圧線を切り離し、前記動作状態であるとき、前記第１の電圧線と前記第１の内部電圧線を接続する第２のスイッチ部と、
前記停止状態であるとき、前記第４の電圧線と前記第２の内部電圧線を切り離し、前記過渡状態であるとき、前記第４の電圧線と前記第２の内部電圧線を接続する第３のスイッチ部と、
前記停止状態、および前記過渡状態であるとき、前記第３の電圧線と前記第２の内部電圧線を切り離し、前記動作状態であるとき、前記第３の電圧線と前記第２の内部電圧線を接続する第４のスイッチ部と
を含む
半導体集積回路。
【請求項８】
前記第１の電圧線が、外部電源に接続するための第１の電源パッドに接続され、
前記第２の電圧線が、前記外部電源に接続するための第２の電源パッドに接続され、
前記第３の電圧線が、前記外部電源に接続するための第３の電源パッドに接続され、
前記第４の電圧線が、前記外部電源に接続するための第４の電源パッドに接続される
請求項７に記載の半導体集積回路。
【請求項９】
前記第１の電圧線と前記第３の電圧線の間に接続され、停止状態に移行できない常時動作回路部を有し、
前記第１の電圧線が、前記常時動作回路部に前記第１の電圧を印加するために用いられ、
前記第３の電圧線が、前記常時動作回路部に前記第２の電圧を印加するために用いられる
請求項７に記載の半導体集積回路。
【請求項１０】
少なくとも２個の前記停止可能回路部が、同一の前記第２の電圧線と同一の前記第４の電圧線に接続され、
前記常時動作回路部が、前記停止可能回路部を、１個ずつ時間をずらして前記停止状態から前記動作状態に移行させる制御部
を含む
請求項９に記載の半導体集積回路。
【請求項１１】
前記回路セルは、第１のしきい値電圧の第１の第１導電型電界効果トランジスタと第４のしきい値電圧の第１の第２導電型電界効果トランジスタを含み、
前記第１のスイッチ部は、前記第１のしきい値電圧より高い第２のしきい値電圧の第２の第１導電型電界効果トランジスタを含み、
前記第２のスイッチ部は、前記第１のしきい値電圧より高い第３のしきい値電圧の第３の第１導電型電界効果トランジスタを含み、
前記第３のスイッチ部は、前記第４のしきい値電圧より高い第５のしきい値電圧の第２の第２導電型電界効果トランジスタを含み、
前記第４のスイッチ部は、前記第４のしきい値電圧より高い第６のしきい値電圧の第３の第２導電型電界効果トランジスタを含む
請求項７に記載の半導体集積回路。
【請求項１２】
前記第２の第１導電型電界効果トランジスタのチャネル幅が、前記第３の第１導電型電界効果トランジスタのチャネル幅より狭く、
第２の第２導電型電界効果トランジスタのチャネル幅が、前記第３の第２導電型電界効果トランジスタのチャネル幅より狭く、
前記第２の電圧線の幅が、前記第１の電圧線の幅より狭く、
前記第４の電圧線の幅が、前記第３の電圧線の幅より狭い
請求項１１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
詳しくは、本発明は、停止状態のトランジスタのリーク電流を遮断することにより消費電力を低減する半導体集積回路に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタの動作速度の低下を防ぎつつ、ＣＭＯＳ集積回路の消費電力を低減する技術としてＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が知られている（例えば、特許文献１参照）。
【０００３】
ＭＴＣＭＯＳ技術が適用される論理回路ブロックでは、仮想電源電圧線と仮想基準電圧線が設けられ、それらの間に論理回路ブロックが接続される。そして、仮想電源電圧線と電源電圧線の間、および仮想基準電圧線と基準電圧線の間がスイッチトランジスタを介して接続される。
電源電圧線には、電源パッドを介してＣＭＯＳ集積回路の外部のシステム電源等からハイレベルの電圧が印加される。一方、基準電圧線には電源パッドを介してＣＭＯＳ集積回路の外部のシステム電源等からローレベル（例えば、接地電位）の電圧が印加される。
【０００４】
ＭＴＣＭＯＳ技術が適用される論理回路ブロックは、動作状態のときスイッチトランジスタがオンとなり、停止状態のときスイッチトランジスタがオフとなる。
スイッチトランジスタとして用いられるｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのしきい値電圧は、論理回路ブロックに含まれるｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのしきい値電圧よりも高い。
このため、論理回路ブロックが停止状態のとき、論理回路ブロックに含まれるＭＯＳトランジスタのリーク電流はスイッチトランジスタによって遮断される。一方、論理回路ブロックが動作状態のとき、論理回路ブロックに含まれるＭＯＳトランジスタは高速に動作する。
【０００５】
また、ＭＴＣＭＯＳ技術が適用される論理回路ブロックの別の構成では、仮想電源電圧線または仮想基準電圧線のいずれか一方のみが設けられ、仮想電源電圧線と電源電圧線の間、または仮想基準電圧線と基準電圧線の間がスイッチトランジスタを介して接続される。
【０００６】
上述したように、ＭＴＣＭＯＳ技術を用いたＣＭＯＳ集積回路には、高いしきい値電圧のスイッチトランジスタが含まれる。このため、ＭＴＣＭＯＳ技術を用いないものよりもレイアウトが困難であるが、これを緩和することができるレイアウト方法が提案されている（例えば、特許文献２参照）。
【０００７】
しかし、ＭＴＣＭＯＳ技術が用いられたＣＭＯＳ集積回路では、ＭＴＣＭＯＳ技術が適用される論理回路ブロックの中に、停止状態にある論理回路ブロックと動作状態にある論理回路ブロックが同時に存在する場合がある。また、ＭＴＣＭＯＳ技術が非適用であって電源電圧線と基準電圧線に直接接続され、常時動作状態である論理回路ブロックも存在する。
【０００８】
リーク電流を遮断していたスイッチトランジスタをオンとし、停止状態にある論理回路ブロックを動作状態に移行させると、停止状態から動作状態に移行する過渡状態において一時的に突発的な電流（以下、突入電流という。）が流れる。これにより、電源電圧線と基準電圧線に電圧変動が生じ、動作状態にある論理回路ブロックの誤動作や動作速度の低下を引きおこすことが知られている。
【０００９】
この突入電流のピークを小さくするために、ＭＴＣＭＯＳ技術が適用される論理回路ブロックにおいて、仮想電源電圧線と電源電圧線の間、および仮想基準電圧線と基準電圧線の間を複数のスイッチトランジスタを介して接続し、これらのスイッチトランジスタを時間的にずらしてオンにする技術が提案されている（例えば、特許文献３参照）。
【特許文献１】特開平６−２９８３４号公報
【特許文献２】特開２００５−２５９８７９号公報
【特許文献３】特開２００３−２８９２４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
仮想電源電圧線と電源電圧線の間、および仮想基準電圧線と基準電圧線の間を接続する複数のスイッチトランジスタを時間的にずらしてオンにする方法は突入電流のピークを抑えるためには効果的である。しかし、停止状態にある論理回路ブロックが動作状態に移行するまで時間を要する。このため、動作状態に高速に復帰することが要求される回路ではこの方法は好ましくない。
【００１１】
以上から、動作状態にある論理回路ブロックが突入電流によって誤動作することを防止しながら、停止状態にある論理回路ブロックを短時間で動作状態に移行させることができる半導体集積回路が要望されている。
【課題を解決するための手段】
【００１２】
本発明の半導体集積回路は、停止状態と動作状態を交互に移行する停止可能回路部と、前記停止可能回路部が前記動作状態であるとき、前記停止可能回路部に第１の電圧を印加するための第１の電圧線と、前記停止可能回路部が前記停止状態から前記動作状態に移行する過渡状態であるとき、前記停止可能回路部に前記第１の電圧を印加するための第２の電圧線と、前記停止可能回路部に第２の電圧を印加するための第３の電圧線とを有し、前記停止可能回路部が、前記第３の電圧線と内部電圧線の間に接続される回路セルと、前記停止状態であるとき、前記第２の電圧線と前記内部電圧線を切り離し、前記過渡状態であるとき、前記第２の電圧線と前記内部電圧線を接続する第１のスイッチ部と、前記停止状態、および前記過渡状態であるとき、前記第１の電圧線と前記内部電圧線を切り離し、前記動作状態であるとき、前記第１の電圧線と前記内部電圧線を接続する第２のスイッチ部とを含む。
【００１３】
本発明によれば、停止可能回路部が停止状態であるとき、第１のスイッチ部は第２の電圧線と内部電圧線を切り離し、第２のスイッチ部は第１の電圧線と内部電圧線を切り離す。内部電圧線に第１の電圧が印加されないため、第３の電圧線と内部電圧線の間に接続される回路セルに流れるリーク電流が遮断される。
停止可能回路部が停止状態から動作状態に移行する過渡状態であるとき、第２のスイッチ部は第１の電圧線と内部電圧線を切り離すが、第１のスイッチ部は第２の電圧線と前記内部電圧線を接続する。突入電流は第２の電圧線を通って流れ、第１の電圧線には流れない。このため、第１の電圧線に接続された他の回路部に対し、突入電流は影響を及ぼさない。
停止可能回路部が動作状態であるとき、第２のスイッチ部は第１の電圧線と内部電圧線を接続する。このとき、停止可能回路部は高速に動作する。
【００１４】
好ましくは、本発明の半導体集積回路は、前記第１の電圧線が、外部電源に接続するための第１の電源パッドに接続され、前記第２の電圧線が、前記外部電源に接続するための第２の電源パッドに接続され、前記第３の電圧線が、前記外部電源に接続するための第３の電源パッドに接続される。
【００１５】
好ましくは、本発明の半導体集積回路は、前記第１の電圧線と前記第３の電圧線の間に接続され、前記停止状態に移行できない常時動作回路部を有し、前記第１の電圧線が、前記常時動作回路部に前記第１の電圧を印加するために用いられ、前記第３の電圧線が、前記常時動作回路部に前記第２の電圧を印加するために用いられる。
【００１６】
好ましくは、本発明の半導体集積回路は、少なくとも２個の前記停止可能回路部が、同一の前記第２の電圧線に接続され、前記常時動作回路部が、前記停止可能回路部を、１個ずつ時間をずらして前記停止状態から前記動作状態に移行させる制御部を含む。
【００１７】
好ましくは、本発明の半導体集積回路は、前記回路セルは、第１のしきい値電圧である所定の導電型の第１の電界効果トランジスタを含み、前記第１のスイッチ部は、前記第１のしきい値電圧より高い第２のしきい値電圧である前記所定の導電型の第２の電界効果トランジスタを含み、前記第２のスイッチ部は、前記第１のしきい値電圧より高い第３のしきい値電圧である前記所定の導電型の第３の電界効果トランジスタを含む。
【００１８】
好ましくは、本発明の半導体集積回路は、前記第２の電界効果トランジスタのチャネル幅が、前記第３の導電型の電界効果トランジスタのチャネル幅より狭く、前記第２の電圧線の幅が、前記第１の電圧線の幅より狭い。
【００１９】
また、本発明の半導体集積回路は、停止状態と動作状態を交互に移行する停止可能回路部と、前記停止可能回路部が前記動作状態であるとき、前記停止可能回路部に第１の電圧を印加するための第１の電圧線と、前記停止可能回路部が前記停止状態から前記動作状態に移行する過渡状態であるとき、前記停止可能回路部に前記第１の電圧を印加するための第２の電圧線と、前記停止可能回路部が前記動作状態であるとき、前記停止可能回路部に第２の電圧を印加するための第３の電圧線と、前記停止可能回路部が前記過渡状態であるとき、前記停止可能回路部に前記第２の電圧を印加するための第４の電圧線とを有し、前記停止可能回路部が、第１の内部電圧線と第２の内部電圧線の間に接続される回路セルと、前記停止状態であるとき、前記第２の電圧線と前記第１の内部電圧線を切り離し、前記過渡状態であるとき、前記第２の電圧線と前記第１の内部電圧線を接続する第１のスイッチ部と、前記停止状態、および前記過渡状態であるとき、前記第１の電圧線と前記第１の内部電圧線を切り離し、前記動作状態であるとき、前記第１の電圧線と前記第１の内部電圧線を接続する第２のスイッチ部と、前記停止状態であるとき、前記第４の電圧線と前記第２の内部電圧線を切り離し、前記過渡状態であるとき、前記第４の電圧線と前記第２の内部電圧線を接続する第３のスイッチ部と、前記停止状態、および前記過渡状態であるとき、前記第３の電圧線と前記第２の内部電圧線を切り離し、前記動作状態であるとき、前記第３の電圧線と前記第２の内部電圧線を接続する第４のスイッチ部とを含む。
【００２０】
好ましくは、本発明の半導体集積回路は、前記第１の電圧線が、外部電源に接続するための第１の電源パッドに接続され、前記第２の電圧線が、前記外部電源に接続するための第２の電源パッドに接続され、前記第３の電圧線が、前記外部電源に接続するための第３の電源パッドに接続され、前記第４の電圧線が、前記外部電源に接続するための第４の電源パッドに接続される。
【００２１】
好ましくは、本発明の半導体集積回路は、前記第１の電圧線と前記第３の電圧線の間に接続され、停止状態に移行できない常時動作回路部を有し、前記第１の電圧線が、前記常時動作回路部に前記第１の電圧を印加するために用いられ、前記第３の電圧線が、前記常時動作回路部に前記第２の電圧を印加するために用いられる。
【００２２】
好ましくは、本発明の半導体集積回路は、少なくとも２個の前記停止可能回路部が、同一の前記第２の電圧線と同一の前記第４の電圧線に接続され、前記常時動作回路部が、前記停止可能回路部を、１個ずつ時間をずらして前記停止状態から前記動作状態に移行させる制御部を含む。
【００２３】
好ましくは、本発明の半導体集積回路は、前記回路セルは、第１のしきい値電圧の第１の第１導電型電界効果トランジスタと第４のしきい値電圧の第１の第２導電型電界効果トランジスタを含み、前記第１のスイッチ部は、前記第１のしきい値電圧より高い第２のしきい値電圧の第２の第１導電型電界効果トランジスタを含み、前記第２のスイッチ部は、前記第１のしきい値電圧より高い第３のしきい値電圧の第３の第１導電型電界効果トランジスタを含み、前記第３のスイッチ部は、前記第４のしきい値電圧より高い第５のしきい値電圧の第２の第２導電型電界効果トランジスタを含み、前記第４のスイッチ部は、前記第４のしきい値電圧より高い第６のしきい値電圧の第３の第２導電型電界効果トランジスタを含む。
【００２４】
好ましくは、本発明の半導体集積回路は、前記第２の第１導電型電界効果トランジスタのチャネル幅が、前記第３の第１導電型電界効果トランジスタのチャネル幅より狭く、第２の第２導電型電界効果トランジスタのチャネル幅が、前記第３の第２導電型電界効果トランジスタのチャネル幅より狭く、前記第２の電圧線の幅が、前記第１の電圧線の幅より狭く、前記第４の電圧線の幅が、前記第３の電圧線の幅より狭い。
【発明の効果】
【００２５】
以上のように、本発明によれば、動作状態にある論理回路ブロックが突入電流によって誤動作することを防止しながら、停止状態にある論理回路ブロックを短時間で動作状態に移行させることができる。
【発明を実施するための最良の形態】
【００２６】
図１は、本発明の第１の実施形態に係る論理回路ブロックの一例を示す図である。
ＣＭＯＳ集積回路１００は、論理回路ブロックＣＢ１と、論理回路ブロックＣＢ２と、電源電圧線ＶＤＬと、基準電圧線ＶＳＬと、突入電流排出線ＶＮＳと、電源パッド１ｄｄと、電源パッド１ｓｓと、電源パッド１ｎｓとを有する。
【００２７】
論理回路ブロックＣＢ１はＭＴＣＭＯＳ技術が適用された回路ブロックであり、論理回路ブロックＣＢ２はＭＴＣＭＯＳ技術が非適用の回路ブロックである。
【００２８】
論理回路ブロックＣＢ１は、電源電圧線ＶＤＬと基準電圧線ＶＳＬと突入電流排出線ＶＮＳに接続される。論理回路ブロックＣＢ２は電源電圧線ＶＤＬと基準電圧線ＶＳＬに接続される。
電源電圧線ＶＤＬと基準電圧線ＶＳＬと突入電流排出線ＶＮＳは、それぞれ電源パッド１ｄｄと電源パッド１ｓｓと電源パッド１ｎｓに接続される。電源パッド１ｄｄと電源パッド１ｓｓと電源パッド１ｎｓは、実装時に実装基板に設けられているシステム電源等から電源供給を受ける。このとき、電源パッド１ｄｄにはハイレベルの電源電圧Ｖｄｄが印加され、電源パッド１ｓｓと電源パッド１ｎｓにはローレベルの基準電圧（例えば、接地電位）Ｖｓｓが印加される。
【００２９】
論理回路ブロックＣＢ１は、論理回路セルＬＣ１−１と、論理回路セルＬＣ１−２と、論理回路セルＬＣ１−３と、スイッチトランジスタＳＷｎｓと、スイッチトランジスタＳＷｓｓと、仮想基準電圧線Ｖ−ＶＳＬとを含む。
論理回路セルＬＣ１−１と論理回路セルＬＣ１−２と論理回路セルＬＣ１−３は、電源電圧線ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬとの間に接続される。
スイッチトランジスタＳＷｓｓは、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬの接続と切断を制御する。同様に、スイッチトランジスタＳＷｎｓは、仮想基準電圧線Ｖ−ＶＳＬと突入電流排出線ＶＮＳの接続と切断を制御する。スイッチトランジスタＳＷｓｓとスイッチトランジスタＳＷｎｓは、それぞれ図示しない制御回路、例えばＣＰＵからの制御信号ＣＴｓｓと制御信号ＣＴｎｓによって制御される。スイッチトランジスタＳＷｓｓとスイッチトランジスタＳＷｎｓは、停止状態のときリーク電流を切断するために、論理回路セルＬＣ１−１と論理回路セルＬＣ１−２と論理回路セルＬＣ１−３を構成するロジックトランジスタよりしきい値電圧が高く設定される。
【００３０】
論理回路ブロックＣＢ２は、論理回路セルＬＣ２−１と、論理回路セルＬＣ２−２と、論理回路セルＬＣ２−３とを含む。論理回路セルＬＣ２−１と論理回路セルＬＣ２−２と論理回路セルＬＣ２−３は、電源電圧線ＶＤＬと基準電圧線ＶＳＬとの間に接続される。論理回路ブロックＣＢ２は、少なくともシステム起動中は常時電源オン（電源供給）する必要がある回路（上記制御回路も含む）である。このため、論理回路ブロックＣＢ２に仮想基準電圧線Ｖ−ＶＳＬは設けられておらず、論理回路セルＬＣ２−１と論理回路セルＬＣ２−２と論理回路セルＬＣ２−３は、スイッチトランジスタＳＷｓｓを介することなく、基準電圧線ＶＳＬに直接接続される。
【００３１】
図２は、突入電流の排出経路を示す図である。
図２は、図１の一部を切り出したものであり、図１と図２における同一の符号は同一の構成要素を示す。
【００３２】
論理回路ブロックＣＢ１が停止状態であるとき、論理回路セルＬＣ１−１と論理回路セルＬＣ１−２と論理回路セルＬＣ１−３を通ってリーク電流が流れる。このとき、スイッチトランジスタＳＷｓｓとスイッチトランジスタＳＷｎｓがオフしているため、待機時間が長いと、仮想基準電圧線Ｖ−ＶＳＬの電位が電源電圧Ｖｄｄ近くまで上昇する。
【００３３】
図示しない制御回路は、論理回路ブロックＣＢ１を停止状態から動作状態に移行（起動）させるとき、制御信号ＣＴｎｓによってスイッチトランジスタＳＷｎｓをターンオンさせるとともに、スイッチトランジスタＳＷｓｓをオフに保つ。このため、図２（ａ）中に破線の矢印で示すように、突入電流Ｉrが突入電流排出線ＶＮＳを通って電源パッド１ｎｓから外部のシステム電源等に流れる。
【００３４】
続いて、制御回路は、論理回路ブロックＣＢ１が実際に動作状態に移行（起動）したかを確認し、起動が確認されれば、図２（ｂ）に示すように、スイッチトランジスタＳＷｎｓをオフにして仮想基準電圧線Ｖ−ＶＳＬと突入電流排出線ＶＮＳを切り離す。
後述するように、通常、突入電流排出線ＶＮＳの配線幅は基準電圧線ＶＳＬの配線幅に比べて狭い。このため、論理回路ブロックＣＢ１が安定した動作状態に移行した後、スイッチトランジスタＳＷｎｓをオンにして基準電圧線ＶＳＬに加えて突入電流排出線ＶＮＳから基準電圧Ｖｓｓを印加しても基準電圧Ｖｓｓを安定化する効果は少ない。そこで、電源パッド１ｎｓを通って外部のシステム電源等からノイズが流入することを防ぐという点、および細い配線に不用意に大きな電流が流れ、エレクトロ・マイグレーションが生じることを防止するという点から、論理回路ブロックＣＢ１が安定した動作状態に移行した後はスイッチトランジスタＳＷｎｓをオフにすることが望ましい。
【００３５】
次に、制御回路は、制御信号ＣＴｓｓによってスイッチトランジスタＳＷｓｓをターンオンさせ、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬを接続する。このため、図２（ｂ）中に破線の矢印で示すように、論理回路ブロックＣＢ１が動作状態にあるとき、電流Ｉｎは基準電圧線ＶＳＬを通って電源パッド１ｓｓから外部のシステム電源等に流れる。
【００３６】
このように、制御回路は、突入電流Ｉｒが流れている間、スイッチトランジスタＳＷｓｓをオフにして仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬを切り離す。制御回路は、仮想基準電圧線Ｖ−ＶＳＬに溜まっていた電荷の放出が終了し、論理回路ブロックＣＢ１が安定した状態で、スイッチトランジスタＳＷｓｓをターンオンし、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬを接続する。このため、突入電流Ｉｒは、電源電圧線ＶＤＬと基準電圧線ＶＳＬに電圧変動を生じさせず、論理回路ブロックＣＢ２の動作に影響を及ぼさない。突入電流Ｉｒを短時間で排出することができるため、論理回路ブロックＣＢ１を早期に安定化させることができ、論理回路ブロックＣＢ１の起動（復帰）時間を短縮することができる。
【００３７】
なお、図１と図２では、論理回路ブロックＣＢ１に論理回路セルが３個含まれる例を示したが、論理回路セルは任意の個数含まれていて良い。論理回路ブロックＣＢ２についても同様である。また、図１と図２では、論理回路ブロックＣＢ１にスイッチトランジスタＳＷｓｓとスイッチトランジスタＳＷｎｓが１個ずつ含まれる例を示したが、スイッチトランジスタＳＷｓｓとスイッチトランジスタＳＷｎｓは各々複数含まれていても良い。
【００３８】
また、論理回路ブロックＣＢ１は本発明の停止可能回路部の例であり、基準電圧線ＶＳＬは本発明の第１の電圧線の例であり、突入電流排出線ＶＮＳは本発明の第２の電圧線の例であり、電源電圧線ＶＤＬは本発明の第３の電圧線の例であり、仮想基準電圧線Ｖ−ＶＳＬは本発明の内部電圧線の例であり、論理回路セルＬＣ１は本発明の回路セルの例であり、スイッチトランジスタＳＷｎｓは本発明の第１のスイッチ部の例であり、スイッチトランジスタＳＷｓｓは本発明の第２のスイッチ部の例であり、電源パッド１ｓｓは本発明の第１の電源パッドの例であり、電源パッド１ｎｓは本発明の第２の電源パッドの例であり、電源パッド１ｄｄは本発明の第３の電源パッドの例であり、論理回路ブロックＣＢ２は本発明の常時動作回路部の例である。
【００３９】
図３は、本発明の第１の実施形態に係るＣＭＯＳ集積回路の一例を示す図である。
ＣＭＯＳ集積回路２００は、半導体基板１０Ａ上に、論理回路ブロックＣＢ１−１と、論理回路ブロックＣＢ１−２と、論理回路ブロックＣＢ２と、制御回路ブロックＣＯＮＴと、電源電圧線ＶＤＬと、基準電圧線ＶＳＬと、突入電流排出線ＶＮＳと、電源パッド１ｄｄと、電源パッド１ｓｓと、電源パッド１ｎｓとが配置されている。図１と図３における同一の符号は同一の構成要素を示す。
【００４０】
論理回路ブロックＣＢ１−１と論理回路ブロックＣＢ１−２はＭＴＣＭＯＳ技術が適用された回路ブロックであり、図１に示す論理回路ブロックＣＢ１と同一の構造を有する。論理回路ブロックＣＢ２と制御回路ブロックＣＯＮＴはＭＴＣＭＯＳ技術が非適用の回路ブロックである。
【００４１】
スイッチトランジスタＳＷｎｓ−１とスイッチトランジスタＳＷｎｓ−２は図１に示すスイッチトランジスタＳＷｎｓと同一の構造を有し、それらのゲート電圧は、図３に示すように、それぞれ制御信号ＣＴｎｓ−１と制御信号ＣＴｎｓ−２によって制御回路ブロックＣＯＮＴから制御される。
論理回路ブロックＣＢ１−１と論理回路ブロックＣＢ１−２に含まれるスイッチトランジスタＳＷｓｓは、図示されていないが、図１に示すスイッチトランジスタＳＷｓｓと同一の構造を有し、論理回路ブロックＣＢ１−１と論理回路ブロックＣＢ１−２に対応して設けられた別々の制御信号ＣＴｓｓによって制御回路ブロックＣＯＮＴから制御される。これにより、制御回路ブロックＣＯＮＴは、論理回路ブロックＣＢ１−１と論理回路ブロックＣＢ１−２の各々に対して独立に動作停止と起動（復帰）を制御する。
【００４２】
図３に示すように、ＣＭＯＳ集積回路２００の周縁部に、ハイレベルの電源電圧Ｖｄｄを供給する電源パッド１ｄｄと、ローレベルの基準電圧Ｖｓｓを供給する電源パッド１ｓｓと電源パッド１ｎｓがそれぞれ複数配置されている。なお、ＣＭＯＳ集積回路２００の周縁部には、電源パッドのほかに、信号の入出力パッドなども配置されるが、電源パッド以外は図３では図示を省略している。
【００４３】
突入電流排出線ＶＮＳと電源パッド１ｎｓは、突入電流Ｉｒを速やかに排出する経路を確保するために、論理回路ブロックＣＢ１−１と論理回路ブロックＣＢ１−２ごとに別々に設けられる。
【００４４】
電源パッド１ｄｄに接続された電源電圧線ＶＤＬと、電源パッド１ｓｓに接続された基準電圧線ＶＳＬは、論理回路ブロックＣＢ１−１と、論理回路ブロックＣＢ１−２と、論理回路ブロックＣＢ２と、制御回路ブロックＣＯＮＴに対し、共通の電源電圧Ｖｄｄと共通の基準電圧Ｖｓｓを印加することができる配線パターンを有する。
図３に示す配線パターンでは、各回路ブロックを取り囲むように電源電圧線ＶＤＬと基準電圧線ＶＳＬが配置されている。ここでは回路ブロックに近接して基準電圧線ＶＳＬが配置され、その基準電圧線ＶＳＬより外側に電源電圧線ＶＤＬが配置されているが、その逆でもよい。
【００４５】
なお、図３では、ＭＴＣＭＯＳ技術が適用される論理回路ブロックとして論理回路ブロックＣＢ１−１と論理回路ブロックＣＢ１−２が含まれる例を示したが、任意の数のＭＴＣＭＯＳ技術が適用される論理回路ブロックＣＢ１が含まれていても良い。同様に、ＭＴＣＭＯＳ技術が適用されない論理回路ブロックＣＢ２も任意の数が含まれていて良い。
【００４６】
また、制御回路ブロックＣＯＮＴは、本発明の常時動作回路部および本発明の制御部の例である。
【００４７】
図４は、本発明の第１の実施形態に係るＣＭＯＳ集積回路の他の例を示す図である。
ＣＭＯＳ集積回路３００は、半導体基板１０Ｂ上に、論理回路ブロックＣＢ１−３と、論理回路ブロックＣＢ１−４と、論理回路ブロックＣＢ１−５と、制御回路ブロックＣＯＮＴと、突入電流排出線ＶＮＳと、電源パッド１ｎｓとが配置されている。図３と図４における同一の符号は同一の構成要素を示す。電源電圧線ＶＤＬと、基準電圧線ＶＳＬと、電源パッド１ｄｄと、電源パッド１ｓｓは、図示されていないが、図３と同一の構成を有する。
図３では、突入電流排出線ＶＮＳと電源パッド１ｎｓが論理回路ブロックＣＢ１ごとに別々に設けられていたのに対し、図４では、突入電流排出線ＶＮＳと電源パッド１ｎｓが複数の論理回路ブロックＣＢ１で共有されている点が異なる。
【００４８】
論理回路ブロックＣＢ１−３と論理回路ブロックＣＢ１−４と論理回路ブロックＣＢ１−５はＭＴＣＭＯＳ技術が適用された回路ブロックであり、図１に示す論理回路ブロックＣＢ１と同一の構造を有する。
【００４９】
スイッチトランジスタＳＷｎｓ−３とスイッチトランジスタＳＷｎｓ−４とスイッチトランジスタＳＷｎｓ−５は図１に示すスイッチトランジスタＳＷｎｓと同一の構造を有し、それらのゲート電圧は、図４に示すように、それぞれ制御信号ＣＴｎｓ−３と制御信号ＣＴｎｓ−４と制御信号ＣＴｎｓ−５によって制御回路ブロックＣＯＮＴから制御される。
論理回路ブロックＣＢ１−３と論理回路ブロックＣＢ１−４と論理回路ブロックＣＢ１−５に含まれるスイッチトランジスタＳＷｓｓは、図示されていないが、図１に示すスイッチトランジスタＳＷｓｓと同一の構造を有し、論理回路ブロックＣＢ１−３と論理回路ブロックＣＢ１−４と論理回路ブロックＣＢ１−５に対応して設けられた別々の制御信号ＣＴｓｓによって制御回路ブロックＣＯＮＴから制御される。これにより、制御回路ブロックＣＯＮＴは、論理回路ブロックＣＢ１−３と論理回路ブロックＣＢ１−４と論理回路ブロックＣＢ１−５の各々に対して独立に動作停止と起動（復帰）を制御する。
【００５０】
電源パッド１ｎｓに接続された突入電流排出線ＶＮＳは、論理回路ブロックＣＢ１−３と、論理回路ブロックＣＢ１−４と、論理回路ブロックＣＢ１−５に対し、共通の基準電圧Ｖｓｓを印加することができる配線パターンを有する。
制御回路ブロックＣＯＮＴは、論理回路ブロックＣＢ１を、１個ずつ時間をずらして停止状態から動作状態に移行（起動）させ、突入電流Ｉｒが複数の論理回路ブロックＣＢ１から同時に排出されないように制御する。
突入電流排出線ＶＮＳの配線を複数の論理回路ブロックＣＢ１で共有することで、配線面積と電源パッド１ｎｓの個数が削減される。
【００５１】
なお、図４では、ＭＴＣＭＯＳ技術が適用される論理回路ブロックとして論理回路ブロックＣＢ１−３と論理回路ブロックＣＢ１−４と論理回路ブロックＣＢ１−５が含まれる例を示したが、任意の個数のＭＴＣＭＯＳ技術が適用される論理回路ブロックＣＢ１が含まれていても良い。また、任意の個数のＭＴＣＭＯＳ技術が適用されない論理回路ブロックＣＢ２が含まれていても良い。
【００５２】
図５は、本発明の第１の実施形態に係る論理回路ブロックのレイアウトの一例を示す図である。
図５の例では、電源電圧線ＶＤＬと基準電圧線ＶＳＬが隣接して配置され、これらと並行に突入電流排出線ＶＮＳが配置されている。
【００５３】
突入電流排出線ＶＮＳには論理回路ブロックＣＢ１が停止状態から動作状態に移行する過渡状態（起動）のときにのみ電流が流れるため、その配線幅は基準電圧線ＶＳＬの配線幅よりも狭くて良い。
突入電流排出線ＶＮＳの配線幅を狭くすると、その抵抗が高くなるため、突入電流のピーク値を低減することができる。論理回路ブロックＣＢ１が動作状態のとき電流は基準電圧線ＶＳＬを流れるため、突入電流排出線ＶＮＳの配線幅が狭いことは論理回路ブロックＣＢ１の動作状態に影響を及ぼさない。
【００５４】
隣接して配置された電源電圧線ＶＤＬと基準電圧線ＶＳＬから、電源電圧分岐線ＶＢＤＬと基準電圧分岐線ＶＢＳＬと仮想基準電圧線Ｖ−ＶＳＬが分岐している。これらの分岐線は、何れも電源電圧線ＶＤＬと基準電圧線ＶＳＬに直交する方向に伸びている。
基準電圧分岐線ＶＢＳＬと仮想基準電圧線Ｖ−ＶＳＬは異なる配線層において互いに向かい合って形成されており、基準電圧分岐線ＶＢＳＬは仮想基準電圧線Ｖ−ＶＳＬの下層に位置している。
【００５５】
電源電圧線ＶＤＬと電源電圧分岐線ＶＢＤＬは、電源電圧線ＶＤＬの配線層とその下層の電源電圧分岐線ＶＢＤＬの配線層を貫くコンタクト配線によって接続されている。同様に、基準電圧線ＶＳＬと基準電圧分岐線ＶＢＳＬは、基準電圧線ＶＳＬの配線層とその下層の基準電圧分岐線ＶＢＳＬの配線層を貫くコンタクト配線によって接続されている。
【００５６】
一方、仮想基準電圧線Ｖ−ＶＳＬは、後述するようにスイッチセルＳＷＣｓｓに含まれるスイッチトランジスタＳＷｓｓがオンのときに、基準電圧線ＶＳＬと接続される。また、仮想基準電圧線Ｖ−ＶＳＬは、後述するようにスイッチセルＳＷＣｎｓに含まれるスイッチトランジスタＳＷｎｓがオンのときに、突入電流排出線ＶＮＳと接続される。
スイッチセルＳＷＣｓｓは、その少なくても一部が電源電圧線ＶＤＬと基準電圧線ＶＳＬの下層領域に含まれている。また、スイッチセルＳＷＣｎｓは、その少なくても一部が突入電流排出線ＶＮＳの下層領域に含まれている。
【００５７】
論理回路セルＬＣ１は、後述するように、電源電圧分岐線ＶＢＤＬと仮想基準電圧線Ｖ−ＶＳＬに接続されている。一方、論理回路セルＬＣ２は、後述するように、電源電圧分岐線ＶＢＤＬと基準電圧分岐線ＶＢＳＬに接続されている。
【００５８】
図６は、本発明の第１の実施形態に係るＭＴＣＭＯＳ技術が適用された論理回路セルの構成の一例を示す図である。
論理回路セルＬＣ１は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、電源電圧分岐線ＶＢＤＬと、基準電圧分岐線ＶＢＳＬと、仮想基準電圧線Ｖ−ＶＳＬとを含む。インバータ回路は電源電圧分岐線ＶＢＤＬと基準電圧分岐線ＶＢＳＬと仮想基準電圧線Ｖ−ＶＳＬに接続される。
なお、図６においては一例としてインバータ回路セルを示しているが、本実施形態で述べる論理回路セルＬＣ１には、例えばＮＡＮＤ回路セルなど、基本回路として用いられる他の種々の回路セルも含まれる。
【００５９】
インバータ回路（Ｑｐ１，Ｑｎ１）は、仮想基準電圧線Ｖ−ＶＳＬと電源電圧分岐線ＶＢＤＬの間に接続されており、これらの配線から電源供給を受ける。したがって、スイッチセルＳＷＣｓｓに含まれるスイッチトランジスタＳＷｓｓとスイッチセルＳＷＣｎｓに含まれるスイッチトランジスタＳＷｎｓが両方ともオフ状態の場合、インバータ回路への電源供給は停止される。
なお、図６の例では、ｐ型ＭＯＳトランジスタＱｐ１の基板は電源電圧分岐線ＶＢＤＬに接続され、ｎ型ＭＯＳトランジスタＱｎ１の基板は基準電圧分岐線ＶＢＳＬに接続されている。電源電圧分岐線ＶＢＤＬと基準電圧分岐線ＶＢＳＬは常に電源電圧線ＶＤＬと基準電圧線ＶＳＬに接続されるため、電源遮断の有無に関わらず、これらのＭＯＳトランジスタの基板電位を安定に保つことができる。
【００６０】
図７は、ＭＴＣＭＯＳ技術が適用されない論理回路セルの構成の一例を示す図である。
論理回路セルＬＣ２は、ｐ型ＭＯＳトランジスタＱｐ２およびｎ型ＭＯＳトランジスタＱｎ２の直列回路として構成されるインバータ回路と、電源電圧分岐線ＶＢＤＬと、基準電圧分岐線ＶＢＳＬと、仮想基準電圧線Ｖ−ＶＳＬとを含む。インバータ回路は電源電圧分岐線ＶＢＤＬと基準電圧分岐線ＶＢＳＬに接続される。
なお、図７においては一例としてインバータ回路セルを示しているが、論理回路セルＬＣ２には、例えばＮＡＮＤ回路セルなど、基本回路として用いられる他の種々の回路セルも含まれる。
【００６１】
論理回路セルＬＣ１と論理回路セルＬＣ２は、インバータ回路に電源を供給する配線が異なる。すなわち論理回路セルＬＣ１は仮想基準電圧線Ｖ−ＶＳＬと電源電圧分岐線ＶＢＤＬから電源供給を受けるため、スイッチセルＳＷＣｓｓに含まれるスイッチトランジスタＳＷｓｓとスイッチセルＳＷＣｎｓに含まれるスイッチトランジスタＳＷｎｓが両方ともオフ状態のときに電源供給が遮断されるが、論理回路セルＬＣ２は電源電圧分岐線ＶＢＤＬと基準電圧分岐線ＶＢＳＬから電源供給を受けるため、常に電源が供給される。
【００６２】
図８は、基準電圧線ＶＳＬと仮想基準電圧線Ｖ−ＶＳＬを接続するスイッチセルの構成の一例を示す図である。
スイッチセルＳＷＣｓｓは、ｎ型ＭＯＳトランジスタＳＷｓｓと、電源電圧分岐線ＶＢＤＬと、基準電圧分岐線ＶＢＳＬと、仮想基準電圧線Ｖ−ＶＳＬを含む。ｎ型ＭＯＳトランジスタＳＷｓｓは基準電圧分岐線ＶＢＳＬと仮想基準電圧線Ｖ−ＶＳＬに接続される。
【００６３】
仮想基準電圧線Ｖ−ＶＳＬは、基準電圧分岐線ＶＢＳＬの上の配線層に、基準電圧分岐線ＶＢＳＬと向かい合って形成されている。ただし、中央部において、スイッチセルＳＷＣｓｓの内側に向かってコ字状に凹んでいる。この凹み部分には、基準電圧分岐線ＶＢＳＬと基準電圧線ＶＳＬとを接続するコンタクト配線が配置される。
【００６４】
ｎ型ＭＯＳトランジスタＳＷｓｓは、ドレインが仮想基準電圧線Ｖ−ＶＳＬに接続され、ソースおよび基板が基準電圧分岐線ＶＢＳＬに接続される。また、ゲートに制御信号ＣＴｓｓが入力され、この信号レベルに応じてオンまたはオフする。
ｎ型ＭＯＳトランジスタＳＷｓｓがオンすると、基準電圧分岐線ＶＢＳＬと仮想基準電圧線Ｖ−ＶＳＬとが接続され、論理回路セルＬＣ１に電源が供給される。ｎ型ＭＯＳトランジスタＳＷｓｓがオフすると、基準電圧分岐線ＶＢＳＬと仮想基準電圧線Ｖ−ＶＳＬとが切り離され、論理回路セルＬＣ１への電源供給が遮断される。
【００６５】
図９は、突入電流排出線ＶＮＳと仮想基準電圧線Ｖ−ＶＳＬを接続するスイッチセルの構成の一例を示す図である。
スイッチセルＳＷＣｎｓは、ｎ型ＭＯＳトランジスタＳＷｎｓと、電源電圧分岐線ＶＢＤＬと、基準電圧分岐線ＶＢＳＬと、仮想基準電圧線Ｖ−ＶＳＬとを含む。ｎ型ＭＯＳトランジスタＳＷｎｓは基準電圧分岐線ＶＢＳＬと仮想基準電圧線Ｖ−ＶＳＬに接続される。
【００６６】
スイッチセルＳＷＣｎｓの構成は、図８に示したスイッチセルＳＷＣｓｓと同様である。ただし、ｎ型ＭＯＳトランジスタＳＷｎｓのゲートに制御信号ＣＴｓｓが入力される点と、仮想基準電圧線Ｖ−ＶＳＬの中央部の凹み部分には、基準電圧分岐線ＶＢＳＬと突入電流排出線ＶＮＳとを接続するコンタクト配線が配置される点がスイッチセルＳＷＣｓｓと異なる。
【００６７】
また、突入電流排出線ＶＮＳには論理回路ブロックＣＢ１が停止状態から動作状態に移行する過渡状態（起動）のときにのみ電流が流れるため、ｎ型ＭＯＳトランジスタＳＷｎｓのチャネル幅はｎ型ＭＯＳトランジスタＳＷｓｓのチャネル幅よりも狭くて良い。
ｎ型ＭＯＳトランジスタＳＷｓｓのチャネル幅を狭くすると、その抵抗が高くなるため、突入電流のピーク値を低減することができる。論理回路ブロックＣＢ１が動作状態のとき電流はｎ型ＭＯＳトランジスタＳＷｓｓを通るため、ｎ型ＭＯＳトランジスタＳＷｎｓのチャネル幅が狭いことは論理回路ブロックＣＢ１の動作状態に影響を及ぼさない。
【００６８】
なお、ｎ型ＭＯＳトランジスタＱｎ１は本発明の第１の電界効果トランジスタの例であり、ｎ型ＭＯＳトランジスタＳＷｎｓは本発明の第２の電界効果トランジスタの例であり、ｎ型ＭＯＳトランジスタＳＷｓｓは本発明の第３の電界効果トランジスタの例である。
【００６９】
図１０は、本発明の第２の実施形態に係る論理回路ブロックの一例を示す図である。
ＣＭＯＳ集積回路４００は、論理回路ブロックＣＢ２と、論理回路ブロックＣＢ３と、電源電圧線ＶＤＬと、突入電流流入線ＶＮＤと、基準電圧線ＶＳＬと、電源パッド１ｎｄと、電源パッド１ｄｄと、電源パッド１ｓｓとを有する。図１と図１０における同一の符号は同一の構成要素を示す。図１では、突入電流排出線ＶＮＳで突入電流を排出するのに対し、図１０では、突入電流流入線ＶＮＤにより突入電流を流入させる点が異なる。
【００７０】
論理回路ブロックＣＢ３はＭＴＣＭＯＳ技術が適用された回路ブロックである。
論理回路ブロックＣＢ３は、突入電流排出線ＶＮＳには接続されず、突入電流流入線ＶＮＤに接続される点が論理回路ブロックＣＢ１と異なる。突入電流流入線ＶＮＤは電源パッド１ｎｄに接続され、電源パッド１ｎｄは実装時に実装基板に設けられているシステム電源等から電源供給を受ける。このとき、電源パッド１ｎｄにはハイレベルの電源電圧Ｖｄｄが印加される。
【００７１】
論理回路ブロックＣＢ３は、論理回路セルＬＣ３−１と、論理回路セルＬＣ３−２と、論理回路セルＬＣ３−３と、スイッチトランジスタＳＷｎｄと、スイッチトランジスタＳＷｄｄと、仮想電源電圧線Ｖ−ＶＤＬとを含む。
論理回路セルＬＣ３−１と論理回路セルＬＣ３−２と論理回路セルＬＣ３−３は、仮想電源電圧線Ｖ−ＶＤＬと基準電圧線ＶＳＬとの間に接続される。論理回路セルＬＣ３−１と論理回路セルＬＣ３−２と論理回路セルＬＣ３−３は、図６に示した論理回路セルＬＣ１と同様に、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを含む。
【００７２】
スイッチトランジスタＳＷｄｄは、電源電圧線ＶＤＬと仮想電源電圧線Ｖ−ＶＤＬの接続と切断を制御する。同様に、スイッチトランジスタＳＷｎｄは、突入電流流入線ＶＮＤと仮想電源電圧線Ｖ−ＶＤＬの接続と切断を制御する。スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄは、それぞれ図示しない制御回路、例えばＣＰＵからの制御信号ＣＴｄｄと制御信号ＣＴｎｄによって制御される。
スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄは、ｐ型ＭＯＳトランジスタであり、停止状態のときリーク電流を遮断するために、論理回路セルＬＣ３−１と論理回路セルＬＣ３−２と論理回路セルＬＣ３−３に含まれるｐ型ＭＯＳトランジスタよりしきい値電圧が高く設定される。
【００７３】
論理回路ブロックＣＢ３が停止状態であるとき、論理回路セルＬＣ３−１と論理回路セルＬＣ３−２と論理回路セルＬＣ３−３を通ってリーク電流が流れる。このとき、スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄがオフしているため、待機時間が長いと、仮想電源電圧線Ｖ−ＶＤＬの電位が基準電圧Ｖｓｓ近くまで低下する。
【００７４】
図示しない制御回路は、論理回路ブロックＣＢ３を停止状態から動作状態に移行（起動）させるとき、制御信号ＣＴｎｄによってスイッチトランジスタＳＷｎｄをターンオンさせるとともに、スイッチトランジスタＳＷｄｄをオフに保つ。このため、突入電流が流れる。
【００７５】
続いて、制御回路は、論理回路ブロックＣＢ３が実際に動作状態に移行（起動）したかを確認し、起動が確認されれば、スイッチトランジスタＳＷｎｄをオフにして突入電流流入線ＶＮＤと仮想電源電圧線Ｖ−ＶＤＬを切り離す。
後述するように、通常、突入電流流入線ＶＮＤの配線幅は電源電圧線ＶＤＬの配線幅に比べて狭い。このため、電源パッド１ｎｄを通って外部のシステム電源等からノイズが流入することを防ぐという点、および細い配線に不用意に大きな電流が流れ、エレクトロ・マイグレーションが生じることを防止するという点から、論理回路ブロックＣＢ３が安定した動作状態に移行した後はスイッチトランジスタＳＷｎｄをオフにすることが望ましい。
その後、制御回路は、制御信号ＣＴｄｄによってスイッチトランジスタＳＷｄｄをターンオンさせ、仮想電源電圧線Ｖ−ＶＤＬと電源電圧線ＶＤＬを接続する。
【００７６】
このように、制御回路は、突入電流が流れている間、スイッチトランジスタＳＷｄｄをオフにして電源電圧線ＶＤＬと仮想電源電圧線Ｖ−ＶＤＬを切り離す。制御回路は、突入電流の流入が終了し、論理回路ブロックＣＢ３が安定した状態で、スイッチトランジスタＳＷｄｄをターンオンし、電源電圧線ＶＤＬと仮想電源電圧線Ｖ−ＶＤＬを接続する。このため、突入電流は、電源電圧線ＶＤＬと基準電圧線ＶＳＬに電圧変動を生じさせず、論理回路ブロックＣＢ２の動作に影響を及ぼさない。突入電流を短時間で排出することができるため、論理回路ブロックＣＢ３を早期に安定化させることができ、論理回路ブロックＣＢ３の起動（復帰）時間を短縮することができる。
【００７７】
突入電流流入線ＶＮＤには論理回路ブロックＣＢ３が停止状態から動作状態に移行する過渡状態（起動）のときにのみ電流が流れるため、突入電流流入線ＶＮＤの配線幅は電源電圧線ＶＤＬの配線幅よりも狭くて良く、また、ｐ型ＭＯＳトランジスタＳＷｎｄのチャネル幅はｐ型ＭＯＳトランジスタＳＷｄｄのチャネル幅よりも狭くて良い。
【００７８】
なお、図１０では、論理回路ブロックＣＢ３に論理回路セルが３個含まれる例を示したが、論理回路セルは任意の個数含まれていて良い。論理回路ブロックＣＢ２についても同様である。また、図１０では、論理回路ブロックＣＢ３にスイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄが１個ずつ含まれる例を示したが、スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄは各々複数個含まれていても良い。
【００７９】
第２の実施形態でも、第１の実施形態と同様に、同一の半導体基板上に、任意の個数のＭＴＣＭＯＳ技術が適用される論理回路ブロックＣＢ３が含まれていても良く、また、任意の個数のＭＴＣＭＯＳ技術が適用されない論理回路ブロックＣＢ２が含まれていても良い。
突入電流流入線ＶＮＤと電源パッド１ｎｄは、個々の論理回路ブロックＣＢ３ごとに別々に設けても良いし、複数の論理回路ブロックＣＢ３で共有しても良い。
【００８０】
また、論理回路ブロックＣＢ３は本発明の停止可能回路部の例であり、電源電圧線ＶＤＬは本発明の第１の電圧線の例であり、突入電流流入線ＶＮＤは本発明の第２の電圧線の例であり、基準電圧線ＶＳＬは本発明の第３の電圧線の例であり、仮想電源電圧線Ｖ−ＶＤＬは本発明の内部電圧線の例であり、論理回路セルＬＣ３は本発明の回路セルの例であり、スイッチトランジスタＳＷｎｄは本発明の第１のスイッチ部の例であり、スイッチトランジスタＳＷｄｄは本発明の第２のスイッチ部の例であり、電源パッド１ｄｄは本発明の第１の電源パッドの例であり、電源パッド１ｎｄは本発明の第２の電源パッドの例であり、電源パッド１ｓｓは本発明の第３の電源パッドの例であり、論理回路ブロックＣＢ２は本発明の常時動作回路部の例であり、論理回路セルＬＣ３に含まれるｐ型ＭＯＳトランジスタは本発明の第１の電界効果トランジスタの例であり、ｐ型ＭＯＳトランジスタＳＷｎｄは本発明の第２の電界効果トランジスタの例であり、ｐ型ＭＯＳトランジスタＳＷｄｄは本発明の第３の電界効果トランジスタの例である。
【００８１】
図１１は、本発明の第３の実施形態に係る論理回路ブロックの一例を示す図である。
ＣＭＯＳ集積回路５００は、論理回路ブロックＣＢ２と、論理回路ブロックＣＢ４と、電源電圧線ＶＤＬと、突入電流流入線ＶＮＤと、基準電圧線ＶＳＬと、突入電流排出線ＶＮＳと、電源パッド１ｄｄと、電源パッド１ｎｄと、電源パッド１ｓｓと、電源パッド１ｎｓとを有する。図１と図１１における同一の符号は同一の構成要素を示す。図１では、突入電流排出線ＶＮＳのみで突入電流を排出するのに対し、図１１では、突入電流流入線ＶＮＤにより突入電流を流入させ、突入電流排出線ＶＮＳで突入電流を排出する点が異なる。
【００８２】
論理回路ブロックＣＢ４はＭＴＣＭＯＳ技術が適用された回路ブロックである。
論理回路ブロックＣＢ４は、突入電流流入線ＶＮＤに接続される点が論理回路ブロックＣＢ１と異なる。突入電流流入線ＶＮＤは電源パッド１ｎｄに接続され、電源パッド１ｎｄは、実装時に実装基板に設けられているシステム電源等から電源供給を受ける。このとき、電源パッド１ｎｄにはハイレベルの電源電圧Ｖｄｄが印加される。
【００８３】
論理回路ブロックＣＢ４は、論理回路ブロックＣＢ１と同一の構成要素に加えて、更に仮想電源電圧線Ｖ−ＶＤＬと、スイッチトランジスタＳＷｎｄと、スイッチトランジスタＳＷｄｄを有する。
論理回路セルＬＣ４−１と論理回路セルＬＣ４−２と論理回路セルＬＣ４−３は、仮想電源電圧線Ｖ−ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬとの間に接続される。論理回路セルＬＣ４−１と論理回路セルＬＣ４−２と論理回路セルＬＣ４−３は、図６に示した論理回路セルＬＣ１と同様に、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを含む。
スイッチトランジスタＳＷｄｄは、仮想電源電圧線Ｖ−ＶＤＬと電源電圧線ＶＤＬの接続と切断を制御する。同様に、スイッチトランジスタＳＷｎｄは、仮想電源電圧線Ｖ−ＶＤＬと突入電流流入線ＶＮＤの接続と切断を制御する。スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄは、それぞれ図示しない制御回路、例えばＣＰＵからの制御信号ＣＴｄｄと制御信号ＣＴｎｄによって制御される。
【００８４】
スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄは、ｐ型ＭＯＳトランジスタであり、停止状態のときリーク電流を遮断するために、論理回路セルＬＣ４−１と論理回路セルＬＣ４−２と論理回路セルＬＣ４−３に含まれるｐ型ＭＯＳトランジスタよりしきい値電圧が高く設定される。
同様に、スイッチトランジスタＳＷｓｓとスイッチトランジスタＳＷｎｓは、ｎ型ＭＯＳトランジスタであり、停止状態のときリーク電流を遮断するために、論理回路セルＬＣ４−１と論理回路セルＬＣ４−２と論理回路セルＬＣ４−３に含まれるｎ型ＭＯＳトランジスタよりしきい値電圧が高く設定される。
【００８５】
論理回路ブロックＣＢ４が停止状態であるとき、論理回路セルＬＣ４−１と論理回路セルＬＣ４−２と論理回路セルＬＣ４−３を通ってリーク電流が流れる。このとき、スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｎｄとスイッチトランジスタＳＷｓｓとスイッチトランジスタＳＷｎｓがオフしているため、待機時間が長いと、仮想電源電圧線Ｖ−ＶＤＬと仮想基準電圧線Ｖ−ＶＳＬの電位はほぼ等しくなり、それらの電位は電源電圧Ｖｄｄと基準電圧Ｖｓｓの中間の電位となる。
【００８６】
図示しない制御回路は、論理回路ブロックＣＢ４を停止状態から動作状態に移行（起動）させるとき、制御信号ＣＴｎｄと制御信号ＣＴｎｓによってスイッチトランジスタＳＷｎｄとスイッチトランジスタＳＷｎｓをターンオンさせるとともに、スイッチトランジスタＳＷｄｄとスイッチトランジスタＳＷｓｓをオフに保つ。このため、突入電流が流れる。
【００８７】
続いて、制御回路は、論理回路ブロックＣＢ４が実際に動作状態に移行（起動）したかを確認し、起動が確認されれば、スイッチトランジスタＳＷｎｄをオフにして仮想電源電圧線Ｖ−ＶＤＬと電源電圧線ＶＤＬを切り離すとともに、スイッチトランジスタＳＷｎｓをオフにして仮想基準電圧線Ｖ−ＶＳＬと突入電流排出線ＶＮＳを切り離す。
後述するように、通常、突入電流流入線ＶＮＤと突入電流排出線ＶＮＳの配線幅は狭い。このため、電源パッド１ｎｄと電源パッド１ｎｓを通って外部のシステム電源等からノイズが流入することを防ぐという点、および細い配線に不用意に大きな電流が流れ、エレクトロ・マイグレーションが生じることを防止するという点から、論理回路ブロックＣＢ４が安定した動作状態に移行した後はスイッチトランジスタＳＷｎｄとスイッチトランジスタＳＷｎｓをオフにすることが望ましい。
その後、制御回路は、制御信号ＣＴｄｄによってスイッチトランジスタＳＷｄｄをターンオンさせ、仮想電源電圧線Ｖ−ＶＤＬと電源電圧線ＶＤＬを接続するとともに、制御信号ＣＴｓｓによってスイッチトランジスタＳＷｓｓをターンオンさせ、仮想基準電圧線Ｖ−ＶＳＬと基準電圧線ＶＳＬを接続する。
【００８８】
図１に示す論理回路ブロックＣＢ１は、停止時に蓄えられた電荷を起動時に急激に引き抜くと、電源電圧線ＶＤＬの電圧が変動する。一方、論理回路ブロックＣＢ４は、起動時には電源電圧線ＶＤＬと基準電圧線ＶＳＬから切り離されている。このため、突入電流は基準電圧線ＶＳＬと電源電圧線ＶＤＬの両方に影響を及ぼさない。論理回路ブロックＣＢ４は、論理回路ブロックＣＢ１よりも急速に突入電流を排出することができ、起動（復帰）時間を短縮することができる。
【００８９】
突入電流流入線ＶＮＤには論理回路ブロックＣＢ４が停止状態から動作状態に移行する過渡状態（起動）のときにのみ電流が流れるため、突入電流流入線ＶＮＤの配線幅は電源電圧線ＶＤＬの配線幅よりも狭くて良く、また、ｐ型ＭＯＳトランジスタＳＷｎｄのチャネル幅はｐ型ＭＯＳトランジスタＳＷｄｄのチャネル幅よりも狭くて良い。
同様に、突入電流排出線ＶＮＳには論理回路ブロックＣＢ４が停止状態から動作状態に移行する過渡状態（起動）のときにのみ電流が流れるため、突入電流排出線ＶＮＳの配線幅は基準電圧線ＶＳＬの配線幅よりも狭くて良く、また、ｎ型ＭＯＳトランジスタＳＷｎｓのチャネル幅はｎ型ＭＯＳトランジスタＳＷｓｓのチャネル幅よりも狭くて良い。
【００９０】
第３の実施形態でも、第１の実施形態と同様に、同一の半導体基板上に、任意の個数のＭＴＣＭＯＳ技術が適用される論理回路ブロックＣＢ４が含まれていても良く、また、任意の個数のＭＴＣＭＯＳ技術が適用されない論理回路ブロックＣＢ２が含まれていても良い。
突入電流流入線ＶＮＤと電源パッド１ｎｄは、個々の論理回路ブロックＣＢ４ごとに別々に設けても良いし、複数の論理回路ブロックＣＢ４で共有しても良い。同様に、突入電流排出線ＶＮＳと電源パッド１ｎｓは、個々の論理回路ブロックＣＢ４ごとに別々に設けても良いし、複数の論理回路ブロックＣＢ４で共有しても良い。
【００９１】
なお、論理回路ブロックＣＢ４は本発明の停止可能回路部の例であり、基準電圧線ＶＳＬは本発明の第１の電圧線の例であり、突入電流排出線ＶＮＳは本発明の第２の電圧線の例であり、電源電圧線ＶＤＬは本発明の第３の電圧線の例であり、突入電流流入線ＶＮＤは本発明の第４の電圧線の例であり、仮想基準電圧線Ｖ−ＶＳＬは本発明の第１の内部電圧線の例であり、仮想電源電圧線Ｖ−ＶＤＬは本発明の第２の内部電圧線の例であり、論理回路セルＬＣ４は本発明の回路セルの例であり、スイッチトランジスタＳＷｎｓは本発明の第１のスイッチ部の例であり、スイッチトランジスタＳＷｓｓは本発明の第２のスイッチ部の例であり、スイッチトランジスタＳＷｎｄは本発明の第３のスイッチ部の例であり、スイッチトランジスタＳＷｄｄは本発明の第４のスイッチ部の例であり、電源パッド１ｓｓは本発明の第１の電源パッドの例であり、電源パッド１ｎｓは本発明の第２の電源パッドの例であり、電源パッド１ｄｄは本発明の第３の電源パッドの例であり、電源パッド１ｎｄは本発明の第４の電源パッドの例であり、論理回路ブロックＣＢ２は本発明の常時動作回路部の例であり、論理回路セルＬＣ４に含まれるｎ型ＭＯＳトランジスタは本発明の第１の第１導電型電界効果トランジスタの例であり、ｎ型ＭＯＳトランジスタＳＷｎｓは本発明の第２の第１導電型電界効果トランジスタの例であり、ｎ型ＭＯＳトランジスタＳＷｓｓは本発明の第３の第１導電型電界効果トランジスタの例であり、論理回路セルＬＣ４に含まれるｐ型ＭＯＳトランジスタは本発明の第１の第２導電型電界効果トランジスタの例であり、ｐ型ＭＯＳトランジスタＳＷｎｄは本発明の第２の第２導電型電界効果トランジスタの例であり、ｐ型ＭＯＳトランジスタＳＷｄｄは本発明の第３の第２導電型電界効果トランジスタの例である。
【００９２】
以上説明したように、本発明によれば、ＭＴＣＭＯＳ技術が非適用の論理回路ブロックであって常時動作しているもの、およびＭＴＣＭＯＳ技術が適用された論理回路ブロックであって動作状態にあるものが突入電流によって誤動作することを防止しながら、停止状態にある論理回路ブロックを短時間で動作状態に移行させることができる。
【００９３】
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、請求項に記載されている発明や発明の実施形態に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係る論理回路ブロックの一例を示す図である。
【図２】突入電流の排出経路を示す図である。
【図３】本発明の第１の実施形態に係るＣＭＯＳ集積回路の一例を示す図である。
【図４】本発明の第１の実施形態に係るＣＭＯＳ集積回路の他の例を示す図である。
【図５】本発明の第１の実施形態に係る論理回路ブロックのレイアウトの一例を示す図である。
【図６】本発明の第１の実施形態に係るＭＴＣＭＯＳ技術が適用された論理回路セルの構成の一例を示す図である。
【図７】ＭＴＣＭＯＳ技術が適用されない論理回路セルの構成の一例を示す図である。
【図８】基準電圧線ＶＳＬと仮想基準電圧線Ｖ−ＶＳＬを接続するスイッチセルの構成の一例を示す図である。
【図９】突入電流排出線ＶＮＳと仮想基準電圧線Ｖ−ＶＳＬを接続するスイッチセルの構成の一例を示す図である。
【図１０】本発明の第２の実施形態に係る論理回路ブロックの一例を示す図である。
【図１１】本発明の第３の実施形態に係る論理回路ブロックの一例を示す図である。
【符号の説明】
【００９５】
ＣＢ１…論理回路ブロック、ＣＢ２…論理回路ブロック、ＣＢ３…論理回路ブロック、ＣＢ４…論理回路ブロック、ＣＯＮＴ…制御回路ブロック、ＬＣ１…論理回路セル、ＬＣ３…論理回路セル、ＬＣ４…論理回路セル、ＶＤＬ…電源電圧線、ＶＳＬ…基準電圧線、ＶＤＳ…突入電流流入線、ＶＮＳ…突入電流排出線、Ｖ−ＶＤＬ…仮想電源電圧線、Ｖ−ＶＳＬ…仮想基準電圧線、ＳＷｎｄ…スイッチトランジスタ（ｐ型ＭＯＳトランジスタ）、ＳＷｄｄ…スイッチトランジスタ（ｐ型ＭＯＳトランジスタ）、ＳＷｎｓ…スイッチトランジスタ（ｎ型ＭＯＳトランジスタ）、ＳＷｓｓ…スイッチトランジスタ（ｎ型ＭＯＳトランジスタ）、１ｓｓ…電源パッド、１ｎｓ…電源パッド、１ｄｄ…電源パッド、１ｎｄ…電源パッド、Ｑｎ１…ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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