(57)【特許請求の範囲】
【請求項１】
論理レベルを出力端子から出力する論理レベル出力集積回路であって、
それぞれ出力端子に接続される第１および第２の論理レベル出力集積回路であって、互いに独立して論理レベルを出力すると共に、前記出力端子が互いにワイヤード接続される第１および第２の論理レベル出力集積回路を備え、
前記第１および第２の論理レベル出力集積回路は、
それぞれ、
第１論理レベル電圧が与えられる第１論理レベルノードと中間ノードとの間に接続されると共に制御信号が与えられると当該制御信号に応じたオンオフ切換を行う第１のスイッチング素子と、
第２論理レベル電圧が与えられる第２論理レベルノードと前記出力端子との間に接続されると共に制御信号が与えられると当該制御信号に応じたオンオフ切換を行うことで前記第１のスイッチング素子と相補的に動作する第２のスイッチング素子と、
前記第１のスイッチング素子が接続される前記中間ノードと前記出力端子との間の通電経路に構成され少なくとも前記第１のスイッチング素子がオンしている間において前記第２のスイッチング素子がオンしたときのオン抵抗値よりも高いインピーダンスに設定される通電制限素子と、
前記中間ノードと前記第２論理レベルノードとの間に接続された抵抗と、
を備えてリセット信号を出力できるようにしたことを特徴とする論理レベル出力集積回路。
【請求項２】
前記通電制限素子は、集積回路内に構成される拡散抵抗を含んで構成されていることを特徴とする請求項１記載の論理レベル出力集積回路。
【請求項３】
前記通電制限素子は、集積回路内に構成される拡散抵抗および薄膜抵抗を含んで構成されていることを特徴とする請求項１または２記載の論理レベル出力集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正論理または負論理のデジタル論理レベルを出力する論理レベル出力集積回路に関する。
【背景技術】
【０００２】
この種の論理レベル出力集積回路は、例えば特許文献１に開示されている。図１４は、特許文献１記載の回路の要部を示している。この図１４に示すように、論理レベル出力集積回路１は、インバータ回路２の出力端子にプルダウン抵抗３を接続して出力端子１ａから機能回路４に論理レベルを出力するように構成されており、出力論理レベルの安定化が図られている。
【特許文献１】特開平９−３３０１３５号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、論理レベル出力集積回路１の出力端子１ａが複数ワイヤード接続されていると、出力論理レベルは不安定となってしまい安定な論理レベルを出力することができない。
【０００４】
本発明は、ワイヤード接続されたとしても安定した論理レベルを出力端子から出力できるようにした論理レベル出力集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１に係る発明は、出力端子が複数互いにワイヤード接続される集積回路を対象としている。したがって、ここでは、請求項１に係る発明について第１の論理レベル出力集積回路の出力端子と第２の論理レベル出力集積回路の出力端子とがワイヤード接続されており、独立して論理レベルを出力している場合の作用説明を行う。請求項１に係る発明によれば、第１の論理レベル出力集積回路の第１のスイッチング素子に制御信号が与えられ第１のスイッチング素子がオン切換えされると、第２のスイッチング素子は第１のスイッチング素子と相補的に動作するため、第２のスイッチング素子はオフする。第１論理レベル電圧ノードに与えられる第１論理レベル電圧が第１のスイッチング素子を通じて出力端子側に印加されるが、通電制限素子は第１のスイッチング素子がオンしている間において第２のスイッチング素子がオンしたときのオン抵抗値よりも高い（例えば１桁以上もしくは２桁以上高い）インピーダンス値に設定されている。
【０００６】
他方、第１の論理レベル出力集積回路とは独立に動作する第２の論理レベル出力集積回路内においては、その内部の第２のスイッチング素子がオンしていると第１の論理レベル出力集積回路の出力端子側に印加される第１論理レベル電圧が、ワイヤード接続、第２の論理レベル出力集積回路の出力端子を通じて印加される。前述したように、通電制限素子は、第１のスイッチング素子がオンしている間において第２のスイッチング素子がオンしたときのオン抵抗値よりも高いインピーダンス値に設定されるため、分圧の関係から第１論理レベル電圧よりも第２論理レベル電圧に近い電圧が出力端子に出力されるようになる。これにより、ワイヤード接続されたとしても安定したリセット信号の論理レベルを出力することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明をリセット検出時の論理レベルを出力するリセット回路に適用した一実施形態について図面を参照しながら説明する。
図１は、リセット回路の電気的構成を概略的に示している。この図１に示すように、リセット回路１１は、リセット検出回路１２と、当該リセット検出回路１２によって検出された検出結果を出力する出力回路１３とを備えており、出力端子１１ａからハイまたはロウの論理レベルを出力するように構成されている。この図１に示すように、リセット検出回路１２は、電源供給端子ＶＤＤの電源ノードＮ１と電源供給端子ＶＳＳの電源ノードＮ２との間に電源が印加されることによって動作し、電源端子ノードＮ１（入力端子ＩＮ）に与えられる電源電圧ＶＤＤが所定のしきい値レベルを下回ったことをトリガとして出力端子ＯＵＴからリセット信号を出力するようになっている。この場合、リセット検出回路１２は、リセット信号を「ＬＯ」→「ＨＩ」として出力回路１３に与える。
【０００８】
出力回路１３は、ＰＮＰ型のバイポーラトランジスタＴｒ１、ＮＰＮ型のバイポーラトランジスタＴｒ２、ダイオードＤ１〜Ｄ５、ＮＭＯＳ型のトランジスタＭ１、Ｍ３、ＰＭＯＳ型のトランジスタＭ２、抵抗Ｒ１、Ｒ２、Ｒｐ、Ｒ４、Ｒ５を備えて構成され、当該素子間が図示形態で接続されることにより構成されている。
【０００９】
以下接続形態を説明する。電源ノードＮ１―Ｎ２間には、トランジスタＴｒ１のコレクタ−エミッタ、ダイオードＤ１〜Ｄ３の順方向、ＮＭＯＳトランジスタＭ１のドレイン−ソースが直列接続されている。ダイオードＤ３とトランジスタＭ１との共通接続点の電圧は、抵抗Ｒ１と抵抗Ｒ２とによって分圧され、その出力側のトランジスタＴｒ２のベースに与えられる。
【００１０】
電源ノードＮ１−Ｎ２間には、抵抗ＲｐとトランジスタＴｒ２とが直列接続されている。トランジスタＴｒ２のコレクタ−エミッタ間（抵抗ＲｐとトランジスタＴｒ２との共通接続点と電源ノードＮ２との間）にはコンデンサＣ１が接続されている。このコンデンサＣ１の出力側には、電源ノードＮ１−Ｎ２間に保護用の定電圧ダイオードＤ４およびＤ５が逆方向に直列接続されている。
【００１１】
ダイオードＤ４およびＤ５の共通接続点は、ＰＭＯＳトランジスタＭ２のゲートに接続されていると共に、ＮＭＯＳトランジスタＭ３のゲートに接続されている。ＰＭＯＳトランジスタＭ２のソースは電源ノードＮ１に接続されていると共に、ＮＭＯＳトランジスタＭ３のソースは電源ノードＮ２に接続されている。ＰＭＯＳトランジスタＭ２のドレインは抵抗Ｒ３を介して電源ノードＮ２に接続されている。ＰＭＯＳトランジスタＭ２のドレインは、抵抗Ｒ４およびＲ５の直列抵抗（受動素子）を介してＮＭＯＳトランジスタＭ３のドレインに接続されており、ＮＭＯＳトランジスタＭ３のドレインはリセット回路１１の出力端子ＯＵＴ（１１ａ）に接続されている。ＰＭＯＳトランジスタＭ２のドレインと抵抗Ｒ３と抵抗Ｒ４との共通接続点が中間ノードに相当する。
【００１２】
抵抗Ｒ５の素子は、半導体集積回路内の支持基板（図示せず）内で不純物を拡散させて構成された拡散層を利用した拡散抵抗によって構成されている。また抵抗Ｒ４の素子は、半導体集積回路内の支持基板上に配設された金属またはポリシリコン膜の配線層による薄膜抵抗によって形成されている。これらの抵抗Ｒ４およびＲ５の直列合成抵抗の値は、ＮＭＯＳトランジスタＭ３のオン抵抗値よりも例えば１桁もしくは２桁以上高いインピーダンスに設定されている。
【００１３】
図２は、このようなリセット回路を用いる場合の接続形態を概略的な電気的構成図によって示している。この図２に示すように、リセット回路１１、１１、１１はその出力端子ＯＵＴ（１１ａ）がワイヤード接続されており、当該ワイヤード接続された出力がマイコン１４のリセット端子／ＲＳＴに接続されている。
【００１４】
上記構成についてまず１つのリセット回路１１のみの動作原理を説明する。通常時には電源ノードＮ１−Ｎ２間には動作用の電圧が与えられている。この場合、リセット検出回路１２は、その出力端子ＯＵＴから「ＬＯ」を出力する。すると、トランジスタＭ１はオフするため、トランジスタＴｒ２がオンする。すると、トランジスタＭ２およびＭ３のゲートには電圧ノードＮ２のＶＳＳの電位が与えられるようになり、トランジスタＭ２はオンすると共にトランジスタＭ３はオフする。すると出力端子ＯＵＴ（１１ａ）から「ＨＩ」信号が出力されるようになり、マイコン１４は通常動作する。
【００１５】
何らかの影響により電源ノードＮ１の電位が低下し所定の閾値電圧よりも下回ると、リセット検出回路１２は電圧低下を検出し、出力端子ＯＵＴからＮＭＯＳトランジスタＭ１のゲートにリセット信号（「ＬＯ」→「ＨＩ」）を出力する。すると、ＮＭＯＳトランジスタＭ１がオフからオンに移行すると、トランジスタＴｒ２はオフし、電源ノードＮ１に与えられる電源電圧ＶＤＤがトランジスタＭ２およびＭ３のゲートに与えられる。
【００１６】
すると、トランジスタＭ２はオン状態からオフに移行すると共に、トランジスタＭ３はオフ状態からオンに移行する。すると、出力端子ＯＵＴ（１１ａ）から「ＬＯ」レベルが出力されるようになる。するとマイコン１４にはリセット信号「ＬＯ」が入力されるようになり、マイコン１４はリセットする。
【００１７】
図３は、リセット回路がワイヤード接続されたときの動作原理を示している。尚、図３には出力回路１３の出力側のみを概略的に示しており、図中、出力回路１３（Ａ）は出力端子ＯＵＴ（１１ａ）から通常状態「ＨＩ」を出力する回路として示し、出力回路１３（Ｂ）は出力端子ＯＵＴ（１１ａ）からリセット信号「ＬＯ」を出力する回路として示している。
【００１８】
この図３に示すように、出力回路１３（Ａ）が出力端子ＯＵＴ（１１ａ）から「ＨＩ」を出力すると共に、出力回路１３（Ｂ）が出力端子ＯＵＴ（１１ａ）から「ＬＯ」を出力すると、出力回路１３（Ａ）のトランジスタＭ２はオンすると共に出力回路１３（Ｂ）のトランジスタＭ３はオンするため、抵抗Ｒ４およびＲ５を通じて図示矢印に示す電流経路Ｚを通じて電流が流れる。図４は、出力回路をワイヤード接続した場合の電源電圧の変化と当該変化に応じた出力端子波形を示している。この場合、トランジスタＭ３のオン抵抗が抵抗Ｒ４およびＲ５の合成抵抗よりも十分に低ければ、電源電圧ＶＤＤの低下に応じて、マイコン１４のリセット端子／ＲＳＴに対して安定的に「ＬＯ」レベルを出力することができる。
【００１９】
図５は、発明者らが検討した比較対象の出力回路例を示しており、図１と同様の機能を有する回路素子には同一の符号を付している。この図５に示す回路では、コンデンサＣ１の出力がバイポーラ型のＮＰＮトランジスタＴｒ３のベースに接続されており、プルアップ抵抗Ｒ６を介して出力端子ＯＵＴ（１１ａ）から出力するようになっている。このような回路を採用した場合には、図６に出力波形を図４に対応して示すように、電源電圧ＶＤＤがある程度のレベル（トランジスタＴｒ３のベース−エミッタ間電圧Ｖｂｅ）よりも低くなると、マイコン１４のリセット端子／ＲＳＴには当該電圧と同等のレベルがマイコン１４のリセット端子／ＲＳＴに与えられてしまう。
【００２０】
近年の消費電流の低減傾向に伴い、マイコン１４の内部コア電圧Ｖｃｃは例えば１．０〜１．５Ｖ程度まで低下してきており、さらに、リセット端子／ＲＳＴのしきい値電圧も０．３Ｖｃｃ〜Ｖｃｃ／２程度と低下してきている。したがって、出力回路１１３を構成するバイポーラ型のトランジスタＴｒ３のベース−エミッタ間電圧Ｖｂｅがマイコン１４に与えられたとしても、マイコン１４はリセット信号が与えられたことを認識できず誤動作する虞がある。
【００２１】
本実施形態では、抵抗Ｒ４およびＲ５が、出力回路１３（Ａ）のトランジスタＭ２のドレイン−ソース間と、出力回路１３（Ｂ）のトランジスタＭ３のドレイン−ソースを通じて流れる電流の通電経路に直列に接続して構成されており、抵抗Ｒ４およびＲ５の抵抗値が、出力回路１３（Ａ）のトランジスタＭ２がオンしている間において出力回路１３（Ｂ）のトランジスタＭ３がオンしたときのオン抵抗値よりも高いインピーダンスに設定されているため、リセット回路１１がワイヤード接続されたとしても安定的にリセット信号をマイコン１４に与えることができる。この場合、抵抗Ｒ４およびＲ５の値は、トランジスタＭ３のオン抵抗値よりも１桁〜２桁ほど高い値に設定されることが好ましい。すると、電源電圧ＶＤＤがたとえバイポーラトランジスタＴｒ３のベース−エミッタ間電圧Ｖｂｅよりも低い電圧になったとしてもリセット信号をマイコン１４に正常に印加することができる。
【００２２】
抵抗Ｒ４の素子が拡散抵抗により構成されているため、抵抗Ｒ４が例えばポリシリコン薄膜などで構成したものと比較して当該拡散抵抗の作用によって外部から出力端子１１ａを通じて到来するサージ電流を抑制することができ、出力端子ＯＵＴ（１１ａ）の耐圧を向上できる。
【００２３】
尚、大きな抵抗値の素子を適用する必要がある場合にはより大きなチップ面積を必要とするが、出力端子ＯＵＴ（１１ａ）側の抵抗以外の抵抗素子が薄膜抵抗によって構成されているため、大規模化によるチップ面積の増大を防ぎながら通電制限素子の抵抗値を簡単に調整することができ、所望の抵抗値を得ることができる。
【００２４】
（第１の実施形態の変形例）
図７ないし図９は、本発明の第１の実施形態の変形例を示すもので、前述実施形態と異なるところは、トランジスタの種類を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
【００２５】
図７の出力回路１４に示すように、前述実施形態のＮＭＯＳトランジスタＭ３に代えてバイポーラ型のＮＰＮトランジスタＴｒ４を適用しても良い。また、図８の出力回路１５に示すように、前述実施形態のＰＭＯＳトランジスタＭ２に代えてバイポーラ型のＰＮＰトランジスタＴｒ５を適用しても良い。さらに、図９の出力回路１６に示すように、トランジスタＴｒ４およびＴｒ５の両者を適用しても良い。このような回路形態の場合には、図７ないし図９に示すように、電流制限用として抵抗Ｒ７およびＲ８を各トランジスタＴｒ４、Ｔｒ５に直列接続して構成すると良い。尚、図７ないし図９の出力回路１４〜１６には、図１のコンデンサＣ１より入力側の回路構成については図示していない。このような変形例によっても前述実施形態とほぼ同様の作用効果が得られる。
【００２６】
（第２の実施形態）
図１０は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、通常動作時の出力を「ＬＯ」としリセット時の出力を「ＨＩ」とした場合の回路構成に変更したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００２７】
図１０は、出力回路の回路構成を概略的に示している。この出力回路１７は、特に出力段の回路構成を示している。図１０に示すように、電源ノードＮ１−Ｎ２間には、電流源Ｉｂと抵抗Ｒ１０とが直列接続されており、この共通接続点にはバイポーラ型のＮＰＮトランジスタＴｒ７のコレクタが接続されている。図示しないが、ＮＰＮトランジスタＴｒ７のベースはコンデンサＣ１を介してトランジスタＴｒ２のコレクタに接続されている。
【００２８】
電流源Ｉｂと抵抗Ｒ１０との共通接続点は、ＮＭＯＳトランジスタＭ４のゲートに接続されている。電源ノードＮ１―Ｎ２間には抵抗Ｒ１１およびトランジスタＭ４のドレイン−ソース間が接続されている。抵抗Ｒ１１およびトランジスタＭ４の共通接続点は、抵抗Ｒ４およびＲ５を介して出力端子ＯＵＴ（１１ａ）に接続されている。
【００２９】
電流源Ｉｂと抵抗Ｒ１０との共通接続点には、抵抗Ｒ１２を介してＰＭＯＳトランジスタＭ５のゲートが接続されている。尚、抵抗Ｒ１２は省いた状態で結線されていても良い。ＰＭＯＳトランジスタＭ５は、そのドレイン−ソースが電源ノードＮ１および出力端子ＯＵＴ（１１ａ）間に接続されている。このような出力回路１７の回路形態を採用すると、出力回路１７がワイヤード接続されていたとしても、抵抗Ｒ４およびＲ５が通電制限素子として機能するため、「ＨＩ」出力の出力回路１７のトランジスタＭ５から「ＬＯ」出力の出力回路１７の抵抗Ｒ４およびＲ５を通じてトランジスタＭ４に電流が流れる。つまり、抵抗Ｒ４およびＲ５を適切な値に調整することによって前述実施形態とほぼ同様の作用効果を奏する。
【００３０】
（第２の実施形態の変形例）
図１１ないし図１３は、本発明の第２の実施形態の変形例を示すもので、前述実施形態と異なるところは、トランジスタの種類を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分について説明する。
【００３１】
図１１の出力回路１８に示すように、前述実施形態のトランジスタＭ４に代えてバイポーラ型のＮＰＮトランジスタＴｒ８を適用しても良い。また、図１２の出力回路１９に示すように、前述実施形態のＰＭＯＳトランジスタＭ５に代えてバイポーラ型のＰＮＰトランジスタＴｒ９を適用しても良い。さらに、図１３の出力回路２０に示すように、トランジスタＴｒ８、Ｔｒ９の両者を適用しても良い。このような変形例によっても前述実施形態とほぼ同様の作用効果が得られる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態に係るリセット回路の電気的構成図
【図２】リセット回路の接続形態を概略的に示す電気的構成図
【図３】動作説明図
【図４】電源電圧変化に対する出力電圧変化を示す図
【図５】比較対象回路を概略的に示す図３相当図
【図６】比較対象回路について電源電圧変化に対する出力電圧変化を示す図
【図７】本発明の第１の実施形態の変形例について示す出力回路構成図（その１）
【図８】出力回路構成図（その２）
【図９】出力回路構成図（その３）
【図１０】本発明の第２の実施形態に係る出力回路構成図
【図１１】本発明の第２の実施形態の変形例について示す図１０相当図（その１）
【図１２】図１０相当図（その２）
【図１３】図１０相当図（その３）
【図１４】従来例を示す図２相当図
【符号の説明】
【００３３】
図面中、１１はリセット回路（論理レベル出力集積回路）、１１ａは出力端子、Ｍ２はＰＭＯＳトランジスタ（第１のスイッチング素子）、Ｍ３はＮＭＯＳトランジスタ（第２のスイッチング素子）、Ｒ４、Ｒ５は抵抗（通電制限素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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