(57)【特許請求の範囲】
【請求項１】
多段コンデンサ構造であって、
上部導電層、中間誘電体層、下部導電層および導電ビアを備え、
前記上部導電層および前記下部導電層のうち少なくとも１つが多段断面または逆の多段断面を有し、
前記下部導電層の断面が多段であり、
前記多段は、第１の上面を有する第１段と、前記第１の上面より高い第２の上面を有する第２段とを少なくとも含み、
前記第２段は前記第１段上に配設され、
前記導電ビアは、前記中間誘電体層を貫通し、前記上部導電層及び前記下部導電層のいずれか一方に接続され、
前記上部導電層の下面及び前記中間誘電体層の上面が共面であり、且つ、前記下部導電層の上面及び前記中間誘電体層の下面が共面である、
多段コンデンサ構造。
【請求項２】
前記第２段は、前記第１段上に、互いの隣に距離をおいて配設される１以上のグループを含む、請求項１に記載の多段コンデンサ構造。
【請求項３】
前記多段は、第３の上面を有する第３段をさらに含み、前記第３段は、前記第１段の前記第１の上面に前記第２段と隣接するよう配設され、前記第３の上面は前記第２の上面より高い、請求項１に記載の多段コンデンサ構造。
【請求項４】
前記第３段は前記第２段の隣に距離をおいて配設される、請求項３に記載の多段コンデンサ構造。
【請求項５】
前記多段は、前記第２段の前記第２の上面に配設される第３段をさらに含む、請求項１から４のいずれか１項に記載の多段コンデンサ構造。
【請求項６】
前記上部導電層の断面は、逆の多段である、請求項１から５のいずれか１項に記載の多段コンデンサ構造。
【請求項７】
前記逆の多段は、第１の下面を有する第１の逆の段と、前記第１の下面より低い第２の下面を有する第２の逆の段とを少なくとも含む、請求項６に記載の多段コンデンサ構造。
【請求項８】
前記第２の下面は前記第２の上面に対向して配設される、請求項７に記載の多段コンデンサ構造。
【請求項９】
前記第２の下面は前記第２の上面に対して変位した位置に配設される、請求項７に記載の多段コンデンサ構造。
【請求項１０】
前記第２の下面の高さは前記第２の上面の高さより低い、請求項７に記載の多段コンデンサ構造。
【請求項１１】
前記逆の多段は、第３の下面を有する第３の逆の段をさらに含み、前記第３の逆の段は、前記第１の逆の段の前記第１の下面に前記第２の逆の段と隣接するよう配設され、前記第３の下面は前記第２の下面より低い、請求項７から１０のいずれか１項に記載の多段コンデンサ構造。
【請求項１２】
前記逆の多段は、前記第２の逆の段の前記第２の下面に配設される第３の逆の段をさらに含む、請求項７から１０のいずれか１項に記載の多段コンデンサ構造。
【請求項１３】
前記逆の多段は、第３の下面を有する第３の逆の段をさらに含み、
前記第３の逆の段は、前記第１の逆の段の前記第１の下面に前記第２の逆の段の隣に距離をおいて配設される、請求項７から１０のいずれか１項に記載の多段コンデンサ構造。
【請求項１４】
前記第２の逆の段と前記第２段とは、互いに変位して配設されて互いの高さを補完する、請求項１０に記載の多段コンデンサ構造。
【請求項１５】
前記上部導電層および前記下部導電層の間に配設される前記誘電体層は、様々な誘電係数を有する複数の領域または層を有することで異なるキャパシタンスを形成する、請求項１から１４のいずれか１項に記載の多段コンデンサ構造。
【請求項１６】
第１の導電層および第２の導電層を有し、断面が多段であり、前記多段が第１の上面を有する第１段と、前記第１の上面よりも高い第２の上面を有する第２段とを少なくとも含み、前記第２段は前記第１段上に配設される下部導電層を形成することと、
上部導電層と第１の誘電体層とを提供することと、
前記下部導電層、前記第１の誘電体層、および前記上部導電層を組み合わせて多段コンデンサ構造を得て、前記上部導電層および前記下部導電層のうち少なくとも１つが多段断面または逆の多段断面を有し、前記上部導電層の下面及び前記第１の誘電体層の上面が共面であり、且つ、前記下部導電層の上面及び前記第１の誘電体層の下面が共面であることと、
前記第１の誘電体層を貫通し、前記上部導電層及び前記下部導電層のいずれか一方に接続される導電ビアを提供することとを、
を含む、多段コンデンサ構造の製造方法。
【請求項１７】
前記下部導電層を形成することは、
前記第１の導電層を提供することと、
前記第１の導電層上に第１のバリア層を形成し、前記第１のバリア層をパターニングすることと、
前記第１の導電層上に前記第２の導電層を形成することと、
前記第１のバリア層を除去して、前記第１の導電層と、パターニングされた第２の導電層とを組み合わせて前記多段の下部導電層を形成することと、を少なくとも含む、請求項１６に記載の多段コンデンサ構造の製造方法。
【請求項１８】
前記下部導電層を形成することは、
前記第１の導電層および前記第２の導電層の上に第２のバリア層を形成して、前記第２のバリア層をパターニングすることと、
前記第２の導電層上に第３の導電層を形成することと、
前記第２のバリア層を除去して、前記第１の導電層、前記第２の導電層、およびパターニングされた第３の導電層を組み合わせて前記多段の下部導電層を形成することと、を少なくとも含む、請求項１７に記載の多段コンデンサ構造の製造方法。
【請求項１９】
前記第１のバリア層は、前記第１の導電層上に、プレスバウンディングまたは浸漬により形成される、請求項１７または１８に記載の多段コンデンサ構造の製造方法。
【請求項２０】
前記多段の下部導電層は印刷により形成される、請求項１６から１９のいずれか１項に記載の多段コンデンサ構造の製造方法。
【請求項２１】
前記多段の下部導電層はコーティングにより形成される、請求項１６から１９のいずれか１項に記載の多段コンデンサ構造の製造方法。
【請求項２２】
前記多段の下部導電層は射出により形成される、請求項１６から１９のいずれか１項に記載の多段コンデンサ構造の製造方法。
【請求項２３】
前記多段の下部導電層はスパッタリングにより形成される、請求項１６から１９のいずれか１項に記載の多段コンデンサ構造の製造方法。
【請求項２４】
前記多段の下部導電層はカレンダー加工により形成される、請求項１６から１９のいずれか１項に記載の多段コンデンサ構造の製造方法。
【請求項２５】
前記多段の下部導電層はモールディングにより形成される、請求項１６から１９のいずれか１項に記載の多段コンデンサ構造の製造方法。
【請求項２６】
前記上部導電層および前記下部導電層の間に配設される前記第１の誘電体層は、様々な誘電係数を有する複数の領域または層を有することで異なるキャパシタンスを形成する、請求項１６から２５のいずれか１項に記載の多段コンデンサ構造の製造方法。
【請求項２７】
基板であって、
前記基板上に配設される多段コンデンサ構造を少なくとも備え、
前記多段コンデンサ構造は、上部導電層、中間誘電体層、下部導電層および導電ビアを含み、
前記上部導電層および前記下部導電層のうち少なくとも１つが多段断面または逆の多段断面を有し、
前記下部導電層の断面が多段であり、
前記多段は、第１の上面を有する第１段と、前記第１の上面より高い第２の上面を有する第２段とを少なくとも含み、
前記第２段は前記第１段上に配設され、
前記導電ビアは、前記中間誘電体層を貫通し、前記上部導電層及び前記下部導電層のいずれか一方に接続され、
前記上部導電層の下面及び前記中間誘電体層の上面が共面であり、且つ、前記下部導電層の上面及び前記中間誘電体層の下面が共面である、
基板。
【請求項２８】
前記第２段は、前記第１段上に、互いの隣に距離をおいて配設される１以上のグループを含む、請求項２７に記載の基板。
【請求項２９】
前記多段は、第３の上面を有する第３段をさらに含み、前記第３段は、前記第１段の前記第１の上面に前記第２段と隣接するよう配設され、前記第３の上面は前記第２の上面より高い、請求項２７または２８に記載の基板。
【請求項３０】
前記第３段は前記第２段の隣に距離をおいて配設される、請求項２９に記載の基板。
【請求項３１】
前記多段は、前記第２段の前記第２の上面に配設される第３段をさらに含む、請求項２７に記載の基板。
【請求項３２】
前記上部導電層の断面は、逆の多段である、請求項２７から３１のいずれか１項に記載の基板。
【請求項３３】
前記逆の多段は、第１の下面を有する第１の逆の段と、前記第１の下面より低い第２の下面を有する第２の逆の段とを少なくとも含む、請求項３２に記載の基板。
【請求項３４】
前記第２の下面は前記第２の上面に対向して配設される、請求項３３に記載の基板。
【請求項３５】
前記第２の下面は前記第２の上面に対して変位した位置に配設される、請求項３３に記載の基板。
【請求項３６】
前記第２の下面の高さは前記第２の上面の高さより低い、請求項３３に記載の基板。
【請求項３７】
前記逆の多段は、第３の下面を有する第３の逆の段をさらに含み、前記第３の逆の段は、前記第１の逆の段の前記第１の下面に前記第２の逆の段と隣接するよう配設され、前記第３の下面は前記第２の下面より低い、請求項３３から３６のいずれか１項に記載の基板。
【請求項３８】
前記逆の多段は、前記第２の逆の段の前記第２の下面に配設される第３の逆の段をさらに含む、請求項３３から３６のいずれか１項に記載の基板。
【請求項３９】
前記逆の多段は、第３の下面を有する第３の逆の段をさらに含み、
前記第３の逆の段は、前記第１の逆の段の前記第１の下面に前記第２の逆の段の隣に距離をおいて配設される、請求項３３から３６のいずれか１項に記載の基板。
【請求項４０】
前記第２の逆の段と前記第２段とは、互いに変位して配設されて互いの高さを補完する、請求項３６に記載の基板。
【請求項４１】
前記上部導電層および前記下部導電層の間に配設される前記誘電体層は、様々な誘電係数を有する複数の領域または層を有することで異なるキャパシタンスを形成する、請求項２７から４０のいずれか１項に記載の基板。
【請求項４２】
前記上部導電層または前記下部導電層は、前記基板に埋め込まれている、請求項２７から４１のいずれか１項に記載の基板。
【請求項４３】
前記上部導電層または前記下部導電層は、層全体の形で前記基板に埋め込まれている、請求項２７から４１のいずれか１項に記載の基板。
【請求項４４】
前記基板はシリコン基板、チップキャリア、セラミック基板、ガラス基板、可撓性の基板、またはプリント回路基板である、請求項２７から４３のいずれか１項に記載の基板。
【請求項４５】
前記多段の導電層を含む前記基板は、集積回路パッケージ構造に組み込まれる、請求項２７から４４のいずれか１項に記載の基板。
【請求項４６】
別の基板に埋め込まれ、前記別の基板を前記基板の多段コンデンサ構造に接続する、請求項２７から４５のいずれか１項に記載の基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００７年１１月２１日出願の台湾特許出願番号第９６１４４１１７の優先権を主張する。この特許出願の全体をここに参照として組み込み、本明細書の一部とする。
本発明は、多段コンデンサ構造、その製造方法、およびそれを利用する基板に関する。
【背景技術】
【０００２】
コンピュータなどの今日の電子回路は、強力な機能と、増加する処理速度を有する。電子回路の増加する動作周波数とともにその電力端子およびグランド端子のノイズも益々重要な問題となってきている。このノイズを低減することを目的として所謂減結合コンデンサが電源と回路との間に導入、配設されている。
【０００３】
加えて、動作中にチップが必要とする過渡電流は、チップ内蔵コンデンサが供給する利用可能な電流よりも高い場合があり、チップの処理性能の劣化に繋がる場合がある。この問題を解決すべく、チップの外部あるいはチップ表面の適切な位置に外部コンデンサが配設されるが、大量の過渡電流を引き出すことのできるチップ回路領域の幾らかを、以下では「ホットスポット」と称する。
【０００４】
概して、性能向上の目的から、減結合コンデンサを配設する位置はダイ負荷またはホットスポットになるべく近いほうが好ましい。特に、減結合コンデンサは通常、チップのダイ側またはランド側に配設される。図１は、先行技術における、ダイ側コンデンサ１０６およびランド側コンデンサ１０８を有する集積回路（ＩＣ）１０４の断面図である。図１に示すように、ＩＣ１０４は基板１０２に配設される。ダイ側コンデンサ１０６はＩＣ１０４と同じ面に配設され、ランド側コンデンサ１０８はＩＣ１０４と対向する面に配設される。
【０００５】
図２は図１の等価回路図である。この図のダイ負荷２０２は、コンデンサが供給する電流を必要とする集積回路（ＩＣ）１０４の幾らかの部分を表す。電流はＩＣ１０４のチップ内蔵コンデンサ２０４により供給されてもよく、または外部コンデンサ２０６により供給されてもよい（例えば、図１のダイ側コンデンサ１０６およびランド側コンデンサ１０８）。しかし、チップパッケージの関係上、コンデンサ２０６はダイ負荷２０２から隔てられる必要があり、これによりインダクタ２０８が表すインダクタンス効果が生じる。インダクタ２０８のインダクタンス（またはインピーダンス）が高くなると、コンデンサ２０６の反応速度は遅くなり、これにともなってコンデンサ２０６のノイズ処理能力が低減する。つまり、インダクタ２０８のインダクタンス（またはインピーダンス）が高くなると、コンデンサ２０６のノイズ処理能力は低減する。この結果、回路効率に顕著な影響が出る。
【０００６】
上述の問題を克服すべく、既に階層コンデンサ構造（hierarchical capacitor structure）が開発されている。図３は従来の階層コンデンサ構造の断面図であり、図４は図３の等価回路図である。
【０００７】
図３および図４を参照すると、従来の階層コンデンサ構造３００は、３つのコンデンサ構造３０２、３０４、および３０６を含む。コンデンサ構造３０２は層３１１−３１５（誘電体層および導電層両方を含む）により画定され、コンデンサ構造３０４は層３１６−３２０（誘電体層および導電層両方を含む）により画定され、コンデンサ構造３０６は層３２１−３２５（誘電体層および導電層両方を含む）により画定される。コンデンサ構造３０２、３０４、および３０６は、導電ビア３３０、３３２、および３３４を介して層３１１‐３２５に電気接続されており、その結合を図３に示す。
【０００８】
コンデンサ構造３０２、３０４、および３０６は、導電ビア３３０、３３２、３３４、上部コネクタ３４０、および下部コネクタ３４２により、外部回路に電気接続されている。
【０００９】
コンデンサ構造を通る導電ビア３３０、３３２、および３３４の量は、コンデンサ構造の実効キャパシタンスおよび実効インダクタンスに影響することがある。詳しくは、導電ビア３３０、３３２、および３３４が多くなると、コンデンサ構造の実効キャパシタンスおよび実効インダクタンスは少なくなり、導電ビア３３０、３３２、および３３４が長くなると、コンデンサ構造の実効インダクタンスは大きくなる。さらに、導電ビア３３０、３３２、および３３４を並列に接続すると、コンデンサ構造の実行インダクタンスが低減されうる。
【００１０】
コンデンサ構造３０２の等価回路は、図４に示すようにコンデンサ４０８およびインダクタ４２０を含み、コンデンサ構造３０４の等価回路は、図４に示すようにコンデンサ４１０およびインダクタ４２２を含み、コンデンサ構造３０６の等価回路は、図４に示すようにコンデンサ４１２およびインダクタ４２４を含むが、これら３つのコンデンサのキャパシタンスは、４１２＞４１０＞４０８であり、これら３つのインダクタのインダクタンスは４２４＞４２２＞４２０である。コンデンサの電流率は電流路（つまりインダクタ）の影響を受けるので、これら３つのコンデンサの電流率は４０８＞４１０＞４１２である。図４は、図３の従来の階層コンデンサ構造の等価回路図であり、この図においてコンデンサ４０４はチップ内蔵コンデンサを表す。
【００１１】
コンデンサ４０８およびインダクタ４２０の組み合わせにより、高周波ノイズを抑える機能を有するコンデンサ４０８が達成される。コンデンサ４０８はキャパシタンスが小さいので、コンデンサ４０８が供給する利用可能な過渡電流（高周波）は大きくない。
【００１２】
コンデンサ４１０の電流率はコンデンサ４０８のものより遅いので、コンデンサ４１０は中波ノイズを抑えるのに適しており、コンデンサ４１２の電流率は最も遅いので、コンデンサ４１２は低周波ノイズのみを抑えるのに適している。
【００１３】
ダイ負荷が電流を引き出すとき、通常、ダイ負荷は異なる導電ビアから異なる電流を引き出す。例えば、ダイ負荷は、近くの導電ビアから大きな電流を引き出し、遠くの導電ビアから小さな電流を引き出す。従って、幾らかの導電ビアが小さなコンデンサ構造の回りに配設されることを想定すると（例えば図３の３０２）、電流引き出し点の幾らかは、減少するインダクタンスの予期される影響を低減するのに貢献しない場合が依然としてある（というのは、導電ビアが効率的に並列接続されないからである）。従って、図３のインダクタとコンデンサとを組み合わせた方式は（大きなインダクタと対の大きなコンデンサ、および小さなインダクタと対の小さなコンデンサ）、期待通りには機能しない。加えて、コンデンサ構造３０４は等価中間インダクタ（equivalent medium inductor）４２２と対になるよう設計されるが、電流−引き出しポイントおよびコンデンサ構造３０４の間の電流路は依然長すぎるので、これによりコンデンサ構造３０４の実効インダクタンスが中間インダクタ４２２より大きくなり、図３のアーキテクチャは当初の効率を発揮できない。
【００１４】
つまり、図３のアーキテクチャにおいては、有効に並列接続された導電ビアのみがインダクタンスを有効に低減することができるが、アーキテクチャは、有効に並列接続された導電ビアを保証はしないので、これはアーキテクチャ機能を階層減結合コンデンサ構造として機能させる上での実際の障害となる。
【発明の概要】
【００１５】
本発明は、多段コンデンサ構造および該コンデンサ構造を利用する基板に関しており、ダイ負荷の電流―引き出し点は、最小インピーダンス（つまり最小インダクタンス）を有する電流路と対にされて、効率的な並列接続を達成してよい。
【００１６】
本発明は、製造歩留まりを向上させ必要に応じてキャパシタンスを変更することのできる多層多段コンデンサ構造の製造方法にも関する。
【００１７】
本発明は、製造歩留まりを向上させ必要に応じてキャパシタンスを変更することのできる単層多段コンデンサ構造の製造方法にも関する。
【００１８】
本発明は、多段コンデンサ構造および該コンデンサ構造を有する基板に関する。一実施形態においては、多段コンデンサ構造は、上部導電層、下部導電層、および、上部導電層と下部導電層との間に配設される誘電体層を含む。上部導電層、中間誘電体層、および下部導電層は、多段コンデンサ構造を形成する。上述の導電層のうち少なくとも１つが多段断面を有する。
【００１９】
一実施形態においては、本発明は、下部導電層を含む多段コンデンサ構造の製造方法を提供する。下部導電層は、第１の導電層および第２の導電層を有し、下部導電層は多段断面を有する。方法はさらに、上部導電層および第１の誘電体層を提供し、多段下部導電層を、第１の誘電体層および上部導電層と組み合わせ、多段コンデンサ構造を形成する。
【００２０】
上述の一般的記載および以下の詳細な記載はいずれも例示であり、その意図は請求される本発明のさらなる例を提供することである旨、理解されたい。
【図面の簡単な説明】
【００２１】
本発明のさらなる理解を促すべく貼付の図面を含め、本明細書の一部に組み込み、本明細書の一部を構成する。図面は本発明の実施形態を示し、記載とともに本発明の原理を説明する役目を果たす。
【００２２】
【図１】先行技術における、ダイ側コンデンサ１０６およびランド側コンデンサ１０８を有するＩＣ１０４の断面図である。
【００２３】
【図２】図１の等価回路図である。
【００２４】
【図３】従来の階層コンデンサ構造の断面図である。
【００２５】
【図４】図３の等価回路図である。
【００２６】
【図５Ａ】本発明の一実施形態による多段コンデンサ構造の断面図である。
【図５Ｂ】本発明の一実施形態による多段コンデンサ構造の断面図である。
【００２７】
【図５Ｃ】２段導電層構造を示す。
【００２８】
【図５Ｄ】３段導電層構造を示す。
【００２９】
【図５Ｅ】実際の２段導電層構造を示す。
【００３０】
【図５Ｆ】実際の３段導電層構造を示す。
【００３１】
【図６Ａ】図５のコンデンサ構造の高周波に対応する電流路、およびその等価回路を示す。
【図６Ｂ】図５のコンデンサ構造の中波に対応する電流路、およびその等価回路を示す。
【図６Ｃ】図５のコンデンサ構造の低周波に対応する電流路、およびその等価回路を示す。
【００３２】
【図７Ａ】実施形態のコンデンサ構造の変形例を示す。
【図７Ｂ】実施形態のコンデンサ構造の変形例を示す。
【図７Ｃ】実施形態のコンデンサ構造の変形例を示す。
【図７Ｄ】実施形態のコンデンサ構造の変形例を示す。
【図７Ｅ】実施形態のコンデンサ構造の変形例を示す。
【図７Ｆ】実施形態のコンデンサ構造の変形例を示す。
【００３３】
【図８】本発明の別の実施形態による、多層多段コンデンサ構造８００を示す。
【００３４】
【図９Ａ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図９Ｂ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図９Ｃ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図９Ｄ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図９Ｅ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図９Ｆ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図９Ｇ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図９Ｈ】本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。
【００３５】
【図１０Ａ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図１０Ｂ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図１０Ｃ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図１０Ｄ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図１０Ｅ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図１０Ｆ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図１０Ｇ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【図１０Ｈ】本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。
【００３６】
【図１１】本発明の別の実施形態による、コンデンサ構造１１００を示す。
【００３７】
【図１２】本発明のまた別の実施形態による、コンデンサ構造１２００を示す。
【００３８】
【図１３】本発明のまた別の実施形態による、多層多段コンデンサ構造１３００を示す。
【００３９】
【図１４Ａ】従来の単板コンデンサ構造を示す。
【００４０】
【図１４Ｂ】従来の３板コンデンサ構造を示す。
【００４１】
【図１４Ｃ】本発明のまた別の実施形態による多段コンデンサ構造１４００Ｃを示す。
【００４２】
【図１５】上述の実施形態のコンデンサ構造および従来のコンデンサ構造それぞれのインピーダンス特性曲線を示す。
【００４３】
【図１６】ＩＣパッケージ１６０４、シリコンインターポーザ１６０６、ソケット１６０８、およびＰＣボード（プリント回路基板、ＰＣＢ）１６１０の断面図である。
【００４４】
【図１７Ａ】従来の工程による単段平板コンデンサ（single-tier plate capacitor）製造中の溶融流動を示す。
【００４５】
【図１７Ｂ】本発明の一実施形態の工程による単層多段コンデンサ製造中の溶融流動を示す。
【００４６】
【図１８Ａ】従来の工程による多段平板コンデンサ（multi-tier plate capacitor）製造中の溶融流動を示す。
【００４７】
【図１８Ｂ】本発明の一実施形態の工程による、多層多段コンデンサ製造中の溶融流動を示す。
【発明を実施するための形態】
【００４８】
本発明の好適な実施形態を説明し、その例を添付図面において示す。可能な場合には、図面間で同じ参照番号を利用して、説明文も同じまたは類似した部分を示す。
【００４９】
本発明は、多段コンデンサ構造および該コンデンサ構造を利用する基板を提供しており、ダイ負荷の電流引き出し点は、最小インピーダンス（つまり最小インダクタンス）を有する電流路と対とされ、有効な並列接続を達成してよい。加えて、本発明は、製造歩留まりを向上させ要件に基づきキャパシタンスを変更することのできる多層多段コンデンサ構造の製造方法も提供する。
【００５０】
一実施形態においては、本発明は、多段コンデンサ構造および、多段コンデンサ構造を有する基板を提供する。一実施形態においては、多段コンデンサ構造は、下部導電層、中間誘電体層、および上部導電層を含み、２つの導電層のうち少なくとも１つは多段断面（multi-tier cross section）を有する。
【００５１】
一実施形態においては、本発明は、下部導電層を含む多段コンデンサ構造の製造方法を提供する。下部導電層は、第１の導電層および第２の導電層を有し、多段断面を有する。方法はさらに、上部導電層および第１の誘電体層を提供し、多段下部導電層、誘電体層、および上部導電層は組み合わせられて、多段コンデンサ構造を形成する。
【００５２】
本発明の多段コンデンサ構造の下部導電層の断面を一例にとって説明する。「多段」という用語は、下部導電層が少なくとも第１段と第２段とを有することであると定義される。
第１段は、第１の上面を有し、第２段は、第１の上面より高い第２の上面を有する。一実施形態においては、第２段は第１段の表面に配設されてよい。別の実施形態においては、第１段の第１の上面に、複数の第２段が互いの隣に距離をおいて配設されてよい。
【００５３】
複数の第２段は、例えば、高さによりグループ分けされて配設されてもよい（同じ高さの段は同じグループに分けられる）。様々な高さの複数のグループがあってよい。これは実施形態の一例である。異なる設計（例えば第２段のパターン）によって異なる構成が考えられるが、それらも本発明の範囲内に含まれる。
【００５４】
さらに、別の実施形態においては、「多段」は、さらに、第１段の第１の上面に配設され、第３の上面を有する第３段を含む。第３段は第２段に隣接する。第３の上面は第２の上面より高い。一実施形態においては、第３段は、第２段の隣に距離をおいて配設される。別の実施形態においては、第３段は第２段の第２の上面に配設されてよい。
【００５５】
本発明の多段コンデンサ構造の上部導電層の断面は、逆の多段（inverse multi-tier）であってもよい。一実施形態においては、逆の多段は、第１の逆の段および第２の逆の段を少なくとも含んでよい。第１の逆の段は第１の下面を有し、第２の逆の段は第２の下面を有する。第２の下面は、第１の下面より低い。
【００５６】
本発明の多段コンデンサ構造の上部導電層の第２の逆の段の第２の下面は、下部導電層の第２の段の第２の上面に対向して配設されて、上部導電層および下部導電層のコンデンサ構造が生成するキャパシタンスを必要に応じて調節してよい。
【００５７】
本発明の多段コンデンサ構造の上部導電層の第２の逆の段の第２の下面は、下部導電層の第２の段の第２の上面に対して変位（displacement）した位置に配設されて、キャパシタンスを必要に応じて調節してよい。
【００５８】
上部導電層の第２の逆の段の第２の下面の高さは、下部導電層の第２の段の第２の上面の高さより低く設計されてよい。一実施形態においては、複数の上部導電層の第２の逆の段および複数の下部導電層の第２の段は、互いに対向して配設されて、互いの高さを補完する。
【００５９】
一実施形態の「逆の多段」は、第３の下面を有する第３の逆の段をさらに含む。第３の逆の段は、第１の逆の段の第１の下面上であって第２の逆の段に隣接する位置に配設されてよい。一実施形態においては、第３の下面の高さは、第２の逆の段の第２の下面の高さより低い。一実施形態においては、第３の逆の段および第２の逆の段は、互いの隣に距離をおいて配設される。または、別の実施形態においては、第３の逆の段が、第２の逆の段の第２の下面に配設される。つまり、第２の逆の段および第３の逆の段は積層構造を形成している。
【００６０】
本発明の多段コンデンサ構造においては、上部導電層および下部導電層から生成されるキャパシタンスは、上部導電層および下部導電層の構造の設計における必要に応じて調節されてよい。別の実施形態においては、様々な誘電係数を有する複数の領域または層を上部導電層および下部導電層の間に配設して異なるキャパシタンス値を形成してよく、これは必要に応じて設計されてよい。
【００６１】
多層多段コンデンサ構造および該コンデンサ構造を利用した基板、およびその製造方法に関する具体例を、以下に様々な実施形態を通して記載する。
【００６２】
図５Ａおよび図５Ｂは、本発明の一実施形態による多段コンデンサ構造の断面図を示す。図５Ａが示すように、多段コンデンサ構造５００は、誘電体層５４０、および導電層５１１、５１２、５１３、５２１、５２２、および５２３を含む。導電層５１１、５１２、および５１３はここでは、下部導電層として機能し、導電層５２１、５２２、および５２３は上部導電層として機能する。３つの上部導電層、および３つの下部導電層は、各々、３段導電層構造と称される。
【００６３】
導電層５１１、５１２、および５１３は多段を形成する。導電層５２１、５２２、および５２３も多段を形成する。例えば、一実施形態の多段においては、導電層５１１の実効断面積（effective cross section area）は、設計要件に応じて、導電層５１２および５１３の実効断面積と同じでも異なっていてもよい。導電層５１２の実効断面積は、設計要件に応じて、導電層５１３の実効断面積と同じでも異なっていてもよい。もちろん、本発明の全ての実施形態が上述の関係に限定されるわけではない。
【００６４】
平板コンデンサ５１０は、誘電体層５４０および導電層５１３および５２３により画定される。平板コンデンサ５２０は、誘電体層５４０および導電層５１２および５２２により画定される。平板コンデンサ５３０は、誘電体層５４０および導電層５１１および５２１により画定される。図５Ａから分かるように、当業者であれば、コンデンサ構造の導電層間の実効面積（effective area）または実効距離（effective distance）を変更することで、キャパシタンスが変更可能であることを理解しよう。異なる距離および異なる多段構造によって、共面（co-plane）上の階層コンデンサ構造は階層減結合コンデンサ構造の要件を充たすよう形成される。
【００６５】
図５Ｂを参照すると、５５１および５５０は、パターニングされた導電層を表し、ＴＣおよびＢＣはそれぞれ上部コネクタおよび下部コネクタを表す。導電ビア５６０および下部導電層５１１‐５１３は、グランド端子ＶＳＳおよび電力端子ＶＣＣの一方に電気接続され、導電ビア５６１および上部導電層５２１‐５２３は、グランド端子ＶＳＳおよび電力端子ＶＣＣの他方に電気接続される。導電ビア５６０および５６１は、回路の他の信号端子に電気接続されてよい（不図示）。図５Ｂに示すように、上部導電層５２１‐５２３は、導電ビア５６０または５６１が通る貫通穴を有し、下部導電層５１１‐５１３も、導電ビア５６０または５６１が通る貫通穴を有してよい。本実施形態においては、上部導電層５２１‐５２３は導電ビア５６０に電気接続されるかわりに、導電ビア５６１に電気接続されており、下部導電層５１１‐５１３は導電ビア５６１に電気接続されるかわりに、導電ビア５６０に電気接続されている。
【００６６】
図５Ｂの導電ビアは３つの導電層５１１‐５１３を通り、導電ビア５６１は３つの導電層５２１‐５２３を通るが、当業者であれば、導電ビア５６０または５６１はマルチ導電層の少なくともいずれかのみを通る必要がある（つまり導電ビア５６０または５６１は全ての導電層を通る必要がない）ことを理解しよう。
【００６７】
誘電体層５４１は導電層５５０と導電層５２１との間に配設され、誘電体層５４２は導電層５５１と導電層５１１との間に配設される。
【００６８】
上述の説明における所謂「多段導電層」は図５Ｃおよび５Ｄで定義されている。図５Ｃは２段導電層構造５８０を示す。本実施形態の多段コンデンサ構造は、２段導電層構造５８０、中間誘電体層５８２、および上部導電層５８４で形成される下部導電層を含む。図５Ｄは３段導電層構造５９０を示す。本実施形態の多段コンデンサ構造は、３段導電層構造５９０、中間誘電体層５９２、および上部導電層５９４で形成される下部導電層を含む。
【００６９】
図５Ｅおよび図５Ｆを参照すると、実際の製造工程により形成される「多段導電層」の断面概略図が示されている。図５Ｅは、実際の２段導電層構造５８０'を示す。本実施形態の多段コンデンサ構造は、２段導電層構造５８０'、中間誘電体層５８２'、および上部導電層５８４'で形成される下部導電層を含む。図５Ｆは実際の３段導電層構造５９０'を示す。本実施形態の多段コンデンサ構造は、３段導電層構造５９０'、中間誘電体層５９２'、および上部導電層５９４'で形成される下部導電層を含む。
【００７０】
従って、本明細書においては、「多段コンデンサ構造」は、多段導電層構造を少なくとも含むコンデンサ構造のことを称する。
【００７１】
図６Ａ−６Ｃは、図５のコンデンサ構造の、それぞれ、高周波、中波、および低周波に対応する電流路、およびその等価回路を示す。ここで部材６２は、チップのチップ内蔵コンデンサを表す（不図示）。コンデンサ５１０‐５３０をそれぞれ通る電流路それぞれは、インダクタ６３１−６３３で表される。図６Ａ‐６Ｃから分かるように、インダクタ６３１−６３３は、６３３＞６３２＞６３１である。
【００７２】
図６Ａに示すように、ダイ負荷６１が高周波電流を引き出す必要がある場合、コンデンサ５１０が高周波電流を供給することができ、高周波ノイズは、コンデンサ５１０および小さなインダクタ６３１により抑えられうる。図６Ｂに示すように、ダイ負荷６１が中波電流を引き出す必要がある場合、コンデンサ５１０および５２０が中波電流を供給することができ、中波ノイズは、コンデンサ５１０、小さなインダクタ６３１、コンデンサ５２０、および中間インダクタ６３２により抑えられうる。図６Ｃに示すように、ダイ負荷６１が低周波電流を引き出す必要がある場合、コンデンサ５１０−５３０が低周波電流を供給することができ、低周波ノイズは、コンデンサ５１０、小さなインダクタ６３１、コンデンサ５２０、中間インダクタ６３２、コンデンサ５３０、および大きなインダクタ６３３により抑えられうる。
【００７３】
つまり、図５の多段コンデンサ構造は、高周波ノイズ、中波ノイズ、および低周波ノイズを効果的に抑えることで、広帯域周波数を抑える効果を達成することができる。
【００７４】
図７Ａ−７Ｆは、実施形態のコンデンサ構造の変形例を示す。７１０‐７２３ｃは、パターニングされた導電層を表し、７３０は誘電体層、および７４１ａ‐７４６ｆはコンデンサを表す。図７Ａを例にとると、導電層７１０および７２０は平板コンデンサ７４１ａを画定し、導電層７１１および７２０は別の平板コンデンサ７４１ｂを画定する。導電層７１０は、本発明の多段コンデンサ構造の下部導電層であってよく、導電層７２０は本発明の多段コンデンサ構造の上部導電層であってよい。導電層７１０の断面が多段で且つ導電層７２０の断面が逆の多段であってもよいし、または、導電層７１０および７２０の断面がそれぞれ多段、逆の多段であってもよい。導電層７１０上の様々な多段構造または導電層７２０の逆の多段構造は、設計要件に応じて、対向する位置、変位した位置、または高さを補完する対向位置に配設されてよく、これに限定もされない。加えて、導電層７１２ａおよび７１２ｂは、グループで配設されてもよい。例えば、同じ高さの導電層を同じグループとしてよく、様々な高さの複数のグループがあってよい。これが１つの例示的実施形態にすぎないことは理解されよう。異なる設計に基づいて様々な配設（例えば、そのパターンに応じて複数の導電層７１２ａおよび７１２ｂの配設）が可能であり、本発明の範囲に含まれる。加えて、導電層同士の位置は、誘電体層７３０を中心にして必ずしも互いに対称である必要はなく、導電層同士の厚みも必ずしも同じでなくてもよい。例えば、図７Ｄにおいては、導電層７１４および７２１の位置は互いに対称ではなく、図７Ｃにおいては、導電層７１３ａ−７１３ｃの厚みが同じではなく、図７Ｅにおいては、導電層７１５および７２２の厚みが必ずしもも同じではない。
【００７５】
加えて、上部階層導電層および下部階層導電層を交互に配設することで、上部／下部階層導電層の側壁がコンデンサを形成することができ（例えば図７Ｂのコンデンサ７４２ｄ、図７Ｅの７４５ｄ、および図７Ｆの７４６ｇ）、これにより総キャパシタンスが増加する。上述の実施形態のうちいずれかにおいては、上部／下部導電層の側壁がキャパシタンス形成用に利用される場合、対応する導電層において後の工程において分離（isolation）を行いキャパシタンス効果を生じさせる必要がある。例えば、図７Ｅにおいては、後の工程でエッチングまたは他の除去方法により導電層７１５が下部導電層７１０から分離されうる。また、後の工程でエッチングまたは他の除去方法により導電層７２２が上部導電層７２０から分離されうる。２つの導電層はこのようにして、図のキャパシタンス効果７４５ｄを生じうる。上部／下部階層導電層が交互に配設される場合、これら階層導電層の極性も交互に替わることになる。これにより極少ないインダクタンスが生じる、というのも磁界同士が互いに打ち消しあい、これによりコンデンサ素子の高周波性能を高めるのに顕著に貢献するからである。
【００７６】
図８は、本発明の別の実施形態による、多層積層多段コンデンサ構造８００を示す。コンデンサ構造８００は、導電層８０１‐８１５、誘電体層８２１、８２３、および８３１‐８３５、および導電ビア８４１、８４２、８４１'、８４２'、８４１"、および８４２"を含む。コンデンサ構造８００は、マルチコンデンサ構造、つまり８５１、８５２、８５３、８５４、および８５５を含む。コンデンサ８５１は導電層８０１、８０３、および８０５、および誘電体層８３１により画定され、コンデンサ構造８５２‐８５５についても同様に画定される。加えて、誘電体層８２１はさらにコンデンサ構造８５１を８５２に接着するのに利用することができ、誘電体層８２３はさらにコンデンサ構造８５２を８５３に接着するのに利用することができる。ＭＩＭ（金属−絶縁体−金属）コンデンサ構造で誘電体として機能すべく、誘電体層８２１および８２３は、誘電係数（高いＤｋ）を有する材料から形成されてよい。
【００７７】
図８ではコンデンサ構造８００の表層上に配設されるコンデンサ構造８５１および８５３は両方とも多段コンデンサ構造として計上され、コンデンサ構造８００の内層に配設されるコンデンサ構造８５２は多段コンデンサ構造として計上されていないが、当業者であればコンデンサ構造全体として少なくとも１つの多段コンデンサ構造を有し、該コンデンサ構造が本発明の請求項の範囲に含まれることを理解しよう。
【００７８】
図９Ａ−９Ｈは、本発明の別の実施形態による、多段コンデンサ構造の製造工程を示す。図９Ａに示すように、先ず、バリアフィルム９０３が銅箔９０１（導電層）と組み合わせられ、次に例えばドライフィルムプレスバウンディング（dry film press bounding）によりバリアフィルム９０３がパターニングされる。別の実施形態においては、バリアフィルム９０３が銅箔９０１（導電層）上に、例えばウェットフィルムなどであるがそれに限られない浸漬により形成されうる。次に、図９Ｂにおいて、別の導電層９０５が導電層９０１と組み合わせられ、導電層９０１および９０５が多段構造を形成する。次に図９Ｃにおいては、バリアフィルム９０３が剥離され、これにより２つの導電層９０１および９０５を含む２段導電層構造が完成する。この後、図９Ｄにおいて、バリアフィルム９０７が誘電体層９０１および９０５と組み合わせられ、次にバリアフィルム９０７がパターニングされる。図９Ｅにおいては、別の導電層９０９が導電層９０５と組み合わせられ、導電層９０１、９０５、および９０９が多段構造を形成する。図９Ｆではさらに、バリアフィルム９０７が剥離され、これにより導電層９０１、９０５、および９０９を含む３段導電層構造が完成する。同様に、図９Ａ−９Ｆに示す処理ステップによって導電層９０１'、９０５'、および９０９'が形成されてもよい。最後に図９Ｇに示すように誘電体層９１１を利用して導電層９０１‐９０９および導電層９０１'−９０９'を組み合わせて、図９Ｈに示すコンデンサ構造９００を形成してよい。
【００７９】
上述の図９Ａ−９Ｇは、導電層９０１−９０９および９０１'−９０９'の多段構造を製造する方法を示し、これは本実施形態を実現する１方法ではあるが、本発明を限定する意図をもたない。多段導電層は、印刷、コーティング、射出、またはスパッタリングにより形成されてよい。別の実施形態においては、カレンダー加工処理を利用して多段導電層構造を直接プレスバウンディング（press bound）してよく、または、モールディング処理を利用して多段導電層構造をモールドしてよく、これらも本発明の範囲内に含まれるが、それらに限定はされない。
【００８０】
図１０Ａ−１０Ｈは、本発明のまた別の実施形態による、多段コンデンサ構造の製造工程を示す。図１０Ａに先ず示されているように、基板１００１が準備され、該基板１００１は、導電層１００１ａおよび１００１ｃ、および誘電体層１００１ｂを含む。誘電体層１００１ｂは粘着特性を有し、導電層１００１ａを１００１ｃに接着することができる。基板１００１は誘電体層１００１ｂを利用して導電層１００１ａと１００１ｃとを接着することで形成される。次に図１０Ｂにおいて、バリアフィルム１００３がそれぞれ、基板１００１の上面および下面に組み合わせられ、続いてバリアフィルム１００３がパターニングされる。次に図１０Ｃにおいて、導電層１００５を各々基板１００１の上面および下面に組み合わせて、導電層１００５各々が導電層１００１ａおよび１００１ｃを有する多段構造を形成する。そして図１０Ｄで、バリアフィルム１００３が剥離され、これにより導電層１００１ａ／１００５および１００１ｃ／１００５を含む２段多段導電層構造が完成する。
【００８１】
さらに図１０Ｅにおいては、バリアフィルム１００７が、基板１００１の上面および下面と一体的に組み合わせられ、続いてバリアフィルム１００７がパターニングされる。さらに図１０Ｆにおいて、導電層１００９がそれぞれ上部導電層および下部導電層１００５と組み合わせられ、導電層１００９および導電層１００５は多段構造を形成する。さらに図１０Ｇに示すように、バリアフィルム１００７は剥離され、これによりそれぞれ導電層１００１ａ、１００５、および１００９、且つ導電層１００１ｃ、１００５、および１００９を含む３段多段導電層構造が完成する。１００１'、１００５'、および１００９'を含む別の３段導電層構造を製造する処理ステップは、図１０Ａ−１０Ｇと同じであってよい。最後に図１０Ｈに示すように、誘電体層１０１１を利用して導電層１００１‐１００９および導電層１００１'−１００９'を組み合わせることでコンデンサ構造１０００を形成する。
【００８２】
図１１は、本発明の別の実施形態による、コンデンサ構造１１００を示す。先ず、例えば、図９Ｈで得られたコンデンサ構造９００を、図１０Ａの基板として利用する。次に、図１０Ｂ−１０Ｈの工程をコンデンサ基板９００に行って、図１１に示すコンデンサ構造１１００を得る。コンデンサ構造１１００においては、各多段導電層に形成された多段構造の設計を変更することで、望ましい階層減結合コンデンサ構造を得ることができる。さらには、上部多段導電層および下部多段導電層間の実効距離を変更することで、または誘電体層の誘電係数または誘電体層の数を変更することによっても、望ましい階層減結合コンデンサ構造を得ることができる。
【００８３】
図１２は、本発明のまた別の実施形態による、コンデンサ構造１２００を示す。ここで誘電体層１２０１−１２１２の誘電係数は、誘電体層９１１、１００１ｂ、および１０１１のものとは基本的に異なっている。例えば、図９Ａ−９Ｈに示す導電層９０５および／または導電層９０９を完成した後、誘電体層１２０１‐１２１０を正規の位置に形成する、または、図１０Ａ−１０Ｈに示す導電層１００５、１００９、１００５'、および１００９'を完成した後、誘電体層１２１１および１２１２を正規の位置に形成する。該実施形態においては、誘電体層を形成する技術は、例えばイオン注入などであるがそれに限られず、さらにはインクジェット印刷、スクリーン印刷、スパッタリング、コーティング、プレスバウンディングなどを採用してもよいが、それらに限られない。
【００８４】
コンデンサ構造１２００においては、各多段導電層の多段構造を変更すること、上部多段導電層および下部多段導電層間の実効距離を変更すること、誘電体層の誘電係数または誘電体層の数を変更することで、階層減結合コンデンサ構造の望ましいキャパシタンスを得ることができる。例えば、図１２の誘電体層１２０１‐１２１２は、多段導電層上の、または多段導電層付近の異なる領域または異なる層に様々な誘電係数を利用して、上部多段導電層および下部多段導電層間の誘電係数を変更し、さらに階層減結合コンデンサ構造の望ましいキャパシタンスを設計する。
【００８５】
図９または図１０の工程において、異なる誘電係数を有する誘電体層を多段導電層上に、または多段導電層付近にイオン注入により配設して、上部多段導電層および下部多段導電層間の誘電係数を変更して設計上望ましい階層減結合コンデンサ構造を得てよい。
【００８６】
当業者であれば、図９−１２の工程を図５、または図７Ａ−７Ｆの多段コンデンサ構造の製造に適用することができることを理解しよう。図９−１２の工程を、多層多段コンデンサ構造の製造に適用することもできる。
【００８７】
図１３は、本発明のまた別の実施形態による、多層多段コンデンサ構造１３００を示す。コンデンサ構造１３００は、導電層１３１１‐１３１７、誘電体層１３３１‐１３３６、および導電ビア１３４１−１３４７を含む。コンデンサ構造１３００は、６層のコンデンサ構造１３５１−１３５６を含み、コンデンサ構造１３５１は導電層１３１１および１３１２、および誘電体層１３１１により画定され、同様に残りのコンデンサ構造１３５２−１３５６も画定される。加えて、導電層１３１２はコンデンサ構造１３５１および１３５２により共有され、図１３の残りのものについても同様である。
【００８８】
図１３の導電層１３１１−１３１７はそれぞれが多段導電構造として計上されるが、当業者であれば本発明がそれに限定されず、導電層のうち少なくとも１層が多段導電構造でありさえすればよいことを理解しよう。導電層の製造方法は上述の実施形態で述べた。図１３の導電ビア１３４１‐１３４７は貫通ビアであるが、当業者であれば本発明で他の種類の導電ビア（例えばブラインドビアまたはベリードビア）を利用することもでき、導電ビア１３４１、１３４３、１３４５、および１３４７が導電層１３１１、１３１３、１３１５、および１３１７に電気接続され導電ビア１３４２、１３４４、および１３４６が導電層１３１２、１３１４、および１３１６に電気接続されてよいことを理解しよう。
【００８９】
図１２に類似している図１３の誘電体層１３３７は、少なくとも１つの導電層上、または少なくとも１つの導電層付近に配設され、誘電体層１３３７の誘電係数は誘電体層１３３１‐１３３６のものと実質的に異なる。上述のように、異なる誘電係数を有する誘電体層１３３７を利用して上部多段導電層および下部多段導電層間（例えば図１３の１３１１および１３１２間）の有効導電係数を変更することで、望ましい階層減結合コンデンサ設計を得る。
【００９０】
加えて、導電層１３１１‐１３１７を、第１の導電層グループおよび第２の導電層グループに分け、第１の導電層グループが導電層１３１１、１３１３、１３１５、および１３１７を含み、第２の導電層グループが導電層１３１２、１３１４、および１３１６を含み、第１の導電層グループの導電層１３１１、１３１３、１３１５、１３１７と、第２の導電層グループの導電層１３１２、１３１４、１３１６とが交互に配設されるようにしてもよい。
【００９１】
この実施形態によると、多層多段コンデンサ構造の利用により、コンデンサおよびインダクタの様々な望ましい組み合わせを得ることができる。加えて、正規の導電ビアとの関連で多層多段コンデンサ構造を利用すると、前の実施形態に階層減結合コンデンサ構造を実装することができ、これにより要件によっては広帯域ノイズが低減される。
【００９２】
コンデンサ構造の各層上では、各導電ビアが異なる電流路を有し、異なるキャパシタンスに対して並列接続されている。このようにして、階層減結合コンデンサ構造が各導電ビアおよび参照電圧（例えばグランド端子）間に構築される。実際には、導電ビアは電力端子のピンまたは電子回路のグランド端子のピンに対応しており、これにより電力端子および回路のグランド端子間に階層減結合コンデンサ構造が構築されうる。
【００９３】
実際のところ、各導電ビアからグランド端子または電力端子までの経路を、異なるキャパシタンスおよび異なるインダクタンスを有するコンデンサ構造として扱うことができるので、必要に応じて電子回路を異なる位置の適切な導電ビアに接続することができる。
【００９４】
図１４Ａ−１４Ｃおよび１５を、本発明のコンデンサ構造を従来のコンデンサ構造と比較するために示す。図１５においては、関係曲線Ａ−Ｃはそれぞれ、図１４Ａ−１４Ｃのコンデンサ構造に対応している。
【００９５】
図１４Ａは、従来の単板コンデンサ構造１４００Ａを示しており、コンデンサ構造は導電ビアを有する。導電層構造の上部層と導電層構造の下部層との間の距離が１０μｍ未満であることが要求される場合、電流プレスバウンディング処理（current press bounding process）で超薄型コンデンサ構造のような類を製造するのは難しい。
【００９６】
図１４Ｂは、従来の３板コンデンサ構造１４００Ｂを示しており、コンデンサ構造は導電ビアを有し、３板コンデンサ構造１４００Ｂは、距離が１０μｍ未満になるように３つの単板コンデンサ構造１４００Ａを積層することで形成されている。このような超薄型コンデンサ構造は容易には得られない。
【００９７】
図１４Ｃは、本発明のまた別の実施形態による多段コンデンサ構造１４００Ｃを示しており、コンデンサ構造は導電ビアを有する。上述の実施形態から既に分かるように、多段のコンデンサ構造１４００Ｃのプレスバウンディング処理では、１０μｍを超える厚みを有する誘電体層を採用して、埋め込み技術を利用することで１０μｍ未満の厚みを達成してもよく、これによると、より容易に超薄型コンデンサ構造を製造することができる。
【００９８】
図１５の曲線ＡおよびＢは、並列多層によってキャパシタンスを増加させてもインダクタンスを変更できないことを示している。しかし、図１５の曲線Ｃから、本発明の実施形態が提供するコンデンサ構造は、インダクタンスを低減して、小さなインダクタンスを流れる高周波電流路、中間のインダクタンスを流れる中波電流路、および大きなインダクタンスを流れる低周波電流路を有する階層コンデンサを達成することが理解されよう。
【００９９】
本発明の実施形態が提供する多段コンデンサ構造を有する基板は、コンデンサ素子であってよく、例えば別の基板に埋め込まれる、別の基板に配設される、または集積回路パッケージ基板と組み合わせられる等することで、様々な構成のシステムとの関連で利用されてよい。つまり、異なるシステムパッケージ構造を採用するコンデンサは、要件に基づいて多段コンデンサ構造で信号を接続してよい。本実施形態の例を図１６との関連において詳述する。
【０１００】
図１６は、ＩＣパッケージ１６０４、シリコンインターポーザ１６０６、ソケット１６０８、およびＰＣボード（プリント回路基板、ＰＣＢ）１６１０の断面図である。ＩＣパッケージ１６０４、シリコンインターポーザ１６０６、ソケット１６０８、またはＰＣボード１６１０に対して、本発明の上述の実施形態が提供する１以上の多段のコンデンサ構造を、その表面に配設、植え込み、または集積してよい。多段コンデンサ構造は、基板の全体構造の１部であってもよい（例えば、ＩＣパッケージ１６０４、シリコンインターポーザ１６０６、またはＰＣボード１６１０）。ＩＣパッケージ１６０４、シリコンインターポーザ１６０６、ソケット１６０８、またはＰＣボード１６１０の表面に、本発明の上述の実施形態が提供する１以上の多段のコンデンサ構造を配設してよい。「１６０２」はＩＣを表す。シリコンインターポーザ１６０６はチップキャリアと称されてもよく、ＰＣＢおよびチップキャリアは１種類の基板として計上される。つまり、本実施形態の１以上の多段コンデンサ構造は、１つのシリコン基板、チップキャリア、セラミック基板、ガラス基板、可撓性の基板、またはプリント回路基板に採用されてもよい。
【０１０１】
コンデンサ１６０３（太字の囲み）は、ＩＣパッケージ１６０４の表面に（コンデンサ１６０３が離散コンデンサ（discrete capacitor）として計上される）、部材または層全体の形で配設されても、またはＩＣパッケージ１６０４に部材または層全体の形で埋め込まれてもよい。コンデンサ１６０７、１６０９、および１６１１（太字の囲み）は、シリコンインターポーザ１６０６および／またはソケット１６０８および／またはＰＣボード１６１０（コンデンサが離散コンデンサとして計上される）の表面に配設されてもよく、またはシリコンインターポーザ１６０６および／またはソケット１６０８および／またはＰＣボード１６１０に、部材または層全体として埋め込まれてもよい。図１６においては、太字の囲みの位置は、本発明の上述の実施形態によるコンデンサを配設する、または埋め込むことのできる位置を表してもいる。つまり、図１６の例に示すように、本発明の上述の実施形態が提供する多段コンデンサ構造は、部材という形で埋め込まれてもよく、層全体という形で構造に集積されてもよい。
【０１０２】
図１７Ａは、従来の工程による単段平板コンデンサの製造中の溶融流動を示し、図１７Ｂは、本発明の上述の実施形態による単段平板コンデンサの製造中の溶融流動を示す。
【０１０３】
図１７Ａに示すように従来技術においては、基板１７００のボーダでは、多段導電層は接着の際の障害として機能しないので、従来技術の溶融流動は制御不可能である。これに対して、図１７Ｂでは、基板１７００のボーダに多段コンデンサ構造が配設されており接着の際の障害１７７０（つまり、図５Ａおよび５Ｂに示す多段導電層）として機能するので、溶融流動１７６０は制御できる。つまり、本発明の実施形態においては、多段のコンデンサ構造は、ボーダにおける接着障害としての機能を果たすので、プレスバウンディング処理中に生成される溶融流動を制御することができる。故に、回路領域に位置する上部導電層と下部導電層との間の厚みの均一性が向上し、さらには、上部導電層と下部導電層との間の距離がより狭められる。
【０１０４】
図１８Ａは、従来の工程による多段平板コンデンサ製造中の溶融流動を示し、図１８Ｂは、本発明の実施形態による、多段平板コンデンサ製造中の溶融流動を示しており、基板１８０１および１８５１は良好な厚みの均一性を有する。
【０１０５】
図１８Ａに示すように、先行技術では、従来の構造が溶融流動を妨げる働きをしないように、接着障害の厚みは回路領域の導電層の厚みに等しい必要がある。従って、溶融流動１８１０を制御するのは容易ではなく、従来のコンデンサ構造１８００は厚みの均一性という点で劣る。従来のコンデンサが薄型基板上に形成される場合には、この厚みの均一性が良好でない問題はより深刻となる。
【０１０６】
図１８Ｂに示すように、本発明の上述の実施形態が提供する工程においては、接着障害の厚みは回路領域の厚みと必ずしも等しくなくてよい。さらに、本発明の上述の実施形態によるコンデンサ構造は、異なる厚みを有する接着障害として機能しうるので、溶融流動１８６０を制御してコンデンサ構造１８５０の厚みの均一性をより良好にすることができる。本発明の実施形態による多段コンデンサ構造が薄型基板に形成された場合にも、厚みの均一性は依然良好となる。
【０１０７】
本発明の上述の実施形態によるコンデンサ構造においては、誘電体層の材料には制限がない。例えば、誘電体層はセラミックで形成されてよく、本発明の上述の実施形態によるコンデンサ構造は「セラミックコンデンサ」と称される。
【０１０８】
ＭＩＭ（金属−絶縁体−金属）コンデンサ構造においては、異なるキャパシタンスの並列接続は、本発明の上述の実施形態による多段導電層を有する多段コンデンサ構造により達成されうる。
【０１０９】
加えて、大きなインダクタンス、中間のインダクタンス、および小さなインダクタンスが、異なる段の厚みを有する多段導電層により実装されてよく、これは、大きなインダクタンス経路が低周波電流路に対応し、中間のインダクタンス経路が中波電流路に対応し、小さなインダクタンス経路が高周波電流路に対応する階層コンデンサ構造を達成する際のさらなる利点となる。これに対して、先行技術では、大きなインダクタンス、中間のインダクタンス、および小さなインダクタンスを得るのに並列接続の複数の導電ビアが必要となるので、異なる周波数電流が適切なインダクタンスを流れる階層コンデンサ構造を達成することができない。
【０１１０】
当業者にとっては、本発明の構造に、発明の範囲または精神を逸脱することなく様々な変形例および変更例が明らかであろう。上述の記載に鑑みて、本発明は、以下の請求項およびその均等物の範囲にある様々な変形例および変更例をも含むことが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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