(57)【特許請求の範囲】
【請求項１】
ＤＲＡＭ素子の製造段階に生成される欠陥によるビット線とワード線とのショートによる待機時電流をキャンセルするのに適する二相プリチャージ回路であって、
一端がプリチャージ電圧源に接続され、他の二端が第１のビット線及び第２のビット線にそれぞれ接続されるプリチャージ等化回路を備え、
前記ＤＲＡＭ素子の作動モード期間においては、ワード線作動前の区間である前端区間で、第１のパルスを発生する第１の制御信号を用いて前記プリチャージ電圧源からの電圧を前記第１のビット線及び前記第２のビット線に印加させ、前記ワード線作動後の区間である後端区間で、第２のパルスを発生する第２の制御信号を用いて前記第１のビット線と前記第２のビット線とを等化させ、前記ＤＲＡＭ素子の待機モード期間においては、前記第１の制御信号及び第２の制御信号はともにＯＦＦ状態となり、
前記プリチャージ等化回路は第１乃至第３のトランジスタからなり、前記第１のトランジスタは前記第１のビット線と前記第２のビット線との間に接続され、前記第２のトランジスタは前記プリチャージ電圧源と前記第１のビット線との間に接続され、前記第３のトランジスタは前記プリチャージ電圧源と前記第２のビット線との間に接続され、且つ、前記第１のトランジスタのゲート電極は前記第２の制御信号に接続され、前記第２のトランジスタのゲート電極及び前記第３のトランジスタのゲート電極はともに前記第１の制御信号に接続される、
ことを特徴とする二相プリチャージ回路。
【請求項２】
プリチャージ電圧源と、複数のワード線と、複数のビット線と、複数のプリチャージ等化回路とを含み、ＤＲＡＭ素子の製造段階に生成される欠陥によるビット線とワード線とのショートによる待機時電流をキャンセルするＤＲＡＭ素子ショート待機時電流のキャンセル回路であって、
前記複数のプリチャージ等化回路の各々は、一端がプリチャージ電圧源に接続され、他の二端が第１のビット線及び第２のビット線にそれぞれ接続され、前記ＤＲＡＭ素子の作動モード期間においては、ワード線作動前の区間である前端区間で、第１のパルスを発生する第１の制御信号を用いて前記プリチャージ電圧源からの電圧を前記第１のビット線及び前記第２のビット線に印加させ、前記ワード線作動後の区間である後端区間で、第２のパルスを発生する第２の制御信号を用いて前記第１のビット線と前記第２のビット線とを等化させ、前記ＤＲＡＭ素子の待機モード期間においては、前記第１の制御信号及び第２の制御信号はともにＯＦＦ状態となり、
前記複数のプリチャージ等化回路の各々は、第１乃至第３のトランジスタからなり、前記第１のトランジスタは前記第１のビット線と前記第２のビット線との間に接続され、前記第２のトランジスタは前記プリチャージ電圧源と前記第１のビット線との間に接続され、前記第３のトランジスタは前記プリチャージ電圧源と前記第２のビット線との間に接続され、且つ、前記第１のトランジスタのゲート電極は前記第２の制御信号に接続され、前記第２のトランジスタのゲート電極及び前記第３のトランジスタのゲート電極はともに前記第１の制御信号に接続される、
ことを特徴とするＤＲＡＭ素子ショート待機時電流のキャンセル回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は動的随時アクセスメモリ（以下、単にDRAMと言う）素子における漏電流（leakage current）をキャンセルする回路に関わり、特に、DRAM素子のビット線とワード線のショートによる待機時電流（short DC standby current）をキャンセルする回路に関する。
【０００２】
【従来の技術】
従来、DRAM素子の製造段階において、ワード線とビット線がショートする場合がある。その結果、待機時電流が生じうるので、製品歩留りの低下は必至である。
そこで、米国特許5,499,211号（名称はbit-line precharge current limiter for  CMOS dynamic memories）には、前記のような問題を解決するための提案（図１参照）があった。
【０００３】
図１において、回路１０は、ビット線（BL）１２とワード線（WL）１３とプリチャージ等化回路１４及び電流制限装置１１からなる。ここで、電流制限装置１１は、プリチャージ電圧源（source of precharge voltage: VBLEQ）１５とビット線１３の間に設けられ、ワード線１３とビット線１２のショートにより大きい待機時電流が生じることを避けるためのものである。この電流制限装置１１は、例えば、空乏タイプのN型トランジスタ（depletion NMOS）を用い、ビット線１２とワード線１３がショートする際の最大待機時電流を制限することができる。
【０００４】
しかしながら、待機モードにおけるワード線駆動電圧（VWL）は０V（ボトル）であるのは一般であるが、そのときEQL制御信号が発生するため、ワード線駆動電圧が０Vを超えるようになる。よって、待機モードの場合、BLEQ、BL及びWLを経由して接地端子へ流れる待機時電流パスができる。即ち、前記提案によれば、ビット線１２とワード線１３のショートによる待機時電流を低く抑えることができるが、それを有効にキャンセルすることができない。
【０００５】
しかし、このような待機時電流は、既存の低パワーDRAM素子にとって、非常に大きいため、市場からのDRAM素子に対しての品質要求が満足されない。
【０００６】
【発明が解決しようとする課題】
前記のような問題点を解決するため、本発明の目的は新規な二相プリチャージ回路を提供することにある。
【０００７】
具体的に、本発明の目的は低パワーDRAM素子に対しての品質要求に応じる二相プリチャージ回路、及び該回路を組み合わせてなるDRAM素子ショート待機時電流のキャンセル回路を提供することにある。
【０００８】
【課題を解決するための手段】
前記目的を達成するための本発明の二相プリチャージ回路は、DRAM素子のビット線とワード線のショートによる待機時電流をキャンセルするのに適する回路であって、一端がプリチャージ電圧源に接続、その他の端が前記ビット線に接続するプリチャージ等化回路を備え、前記DRAM素子の作動モード期間における前端区間及び後端区間のみ前記プリチャージ電圧源による電圧を前記ビット線に印加させるためのパルスを発生し、待機モード期間にOFF状態となる制御信号を少なくとも一つ用いる。
【０００９】
また、本発明に係るDRAM素子ショート待機時電流のキャンセル回路は、プリチャージ電圧源と複数のワード線と複数のビット線と複数のプリチャージ等化回路からなり、DRAM素子のショートによる待機時電流をキャンセルする回路であって、各前記プリチャージ等化回路による制御信号は、作動モード期間における前端区間及び後端区間のみ前記プリチャージ電圧源による電圧を前記複数のビット線に印加させるためのパルスを発生し、待機モード期間にOFF状態となるように構成され、前記ビット線とワード線のショートによる待機時電流をキャンセルすることを特徴とする。
【００１０】
本発明によれば、二相プリチャージ回路は、作動モード期間にプリチャージ電圧源による電圧をビット線に印加させるように作動するが、待機モード期間にOFF状態となる。このため、ビット線とワード線のショートによる待機時電流はキャンセルされる。
【００１１】
【発明の実施の形態】
前記の目的を達成して従来の欠点を除去するための課題を実行する本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００１２】
図２は本発明の第一の実施の形態を示す図、（a）は待機時電流のキャンセル回路図、（ｂ）は（a）に示す回路のシーケンス図である。
【００１３】
図２の（a）において、本発明の第一の実施の形態に係るDRAM素子のショートによる待機時電流のキャンセル回路２０は、プリチャージ電圧源２４、複数のワード線２２、複数のビット線２３及び複数のプリチャージ等化回路２１からなる。
本第一の実施の形態では、プリチャージ等化回路２１は二相のθ１制御信号２５を用いる。
作動モード期間に、このθ１制御信号２５は、プリチャージ電圧源VBLEQ２４による電圧をビット線２３に印加させるための第１及び第２のパルスを生成する。そのうち、第１のパルスはワード線作動前の区間に、第２のパルスはワード線作動後の区間に生成される。
一方、待機モード期間に、θ１制御信号２５はOFF状態となる。このため、ビット線２３とワード線２２のショートがあっても待機時電流が生じられない。この点には重要な意味がある。
【００１４】
したがって、本発明の回路を用いると、製造段階に生成される欠陥により待機モードにおける待機時電流が生じる問題を避けることができ、低パワーDRAM素子に対しての品質要求が満足される。
【００１５】
また、本発明によれば、待機モードにおいてビット線２３を経由する電流パスが遮断されるため、ビット線２３とワード線２２のショートによる待機時電流は完全にキャンセルされる。即ち、本発明によると、従来の電流制限装置１１を省略してもより優れた機能を達成することができる。
【００１６】
図３は本発明の第二の実施の形態を示す図、（a）は待機時電流のキャンセル回路図、（ｂ）は（a）に示す回路のシーケンス図である。
【００１７】
図３の（a）に示すように、本発明の第二の実施の形態と第一の実施の形態（図２）との相違点としては、本実施の形態のプリチャージ等化回路２１は制御信号θ１及びθ２を用いる。
制御信号θ１はワード線作動前の作動モード期間にパルスを発生する。一方、制御信号θ２はワード線作動後の作動モード期間にパルスを発生する。但し、待機モード期間に制御信号θ１とθ２はいずれOFF状態となる。この点では、第二の実施の形態は第一の実施の形態と合致する。このため、ビット線２３とワード線２２のショートによる待機時電流の発生は確実に防止される。
【００１８】
なお、本発明の実施の形態では、プリチャージ等化回路２１（図２の（a）参照）は第１乃至第３のトランジスタ２６−２８からなり、そのうち、第１のトランジスタ２６は複数のビット線２３に並列接続し、第２、第３のトランジスタ２７、２８のそれぞれは複数のビット線２３に直列接続し、且つ、第１乃至第３のトランジスタ２６−２８のゲート電極はいずれ制御信号２５に接続するが、図２の（a）に示す構成はプリチャージ等化回路２１の一例に過ぎない。作動モード期間にプリチャージ電圧源VBLEQ２４による電圧をビット線２３に印加させるという構成であれば、本発明の技術的範囲に属する。
【００１９】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。従って、本発明の権利範囲は特許請求の範囲に準じるものである。
【００２０】
【発明の効果】
前記のように、本発明によれば、DRAM素子における待機時電流はキャンセルされる。即ち、製造段階に生成される欠陥により待機モードにおける待機時電流が生じる問題は回避される。したがって、低パワーDRAM素子に対しての品質要求が満足される。
【図面の簡単な説明】
【図１】従来の待機時電流キャンセル方法を示す図であり、（a）は待機時電流キャンセル回路図、（ｂ）は（a）に示す回路のシーケンス図である。
【図２】本発明の第一の実施の形態を示す図であり、（a）は待機時電流キャンセル回路図、（ｂ）は（a）に示す回路のシーケンス図である。
【図３】本発明の第二の実施の形態を示す図であり、（a）は待機時電流キャンセル回路図、（ｂ）は（a）に示す回路のシーケンス図である。
【符号の説明】
１０  従来の待機時電流キャンセル回路
１１  電流制限装置
１２、２２  ワード線
１３、２３  ビット線
１４、２１  プリチャージ等化回路
１５、２４  プリチャージ電圧源
２０  本発明の待機時電流キャンセル回路
２５  制御信号
２６  第１のトランジスタ
２７  第２のトランジスタ
２８  第３のトランジスタ
【図１】
0004896360.tif 000002
【図２】
0004896360.tif 000003
【図３】
0004896360.tif 000004