(57)【特許請求の範囲】
【請求項１】
半導体基板を用意し、
前記基板内部に凹状アクセスデバイス溝を形成し、前記凹状アクセスデバイス溝の一対は他の凹状アクセスデバイス溝の一対と隣接し、
電気的に導電性のゲート材料を前記凹状アクセスデバイス溝内部に形成し、
ソース／ドレイン領域を前記導電性のゲート材料の隣に形成し、前記導電性のゲート材料と前記ソース／ドレイン領域は共に凹状アクセスデバイスに対応するトランジスタデバイスを形成し、
前記凹状アクセスデバイス溝の一対と隣接する前記他の凹状アクセスデバイス溝の一対との間に分離領域溝を形成し、
トレンチ分離領域を形成するために前記分離領域溝を絶縁材料で満たす
ことを特徴とする半導体構造に関連する凹状アクセスデバイスの形成方法。
【請求項２】
半導体基板を用意し、
前記基板内部に凹状アクセスデバイス溝を形成し、
前記凹状アクセスデバイス溝を第一絶縁材料で満たし、
複数のアクセスデバイス領域を規定するマスクに前記第一絶縁材料をパターンニングし、前記アクセスデバイス領域が孤立され、分離領域によって囲まれ、前記アクセスデバイス領域は前記凹状アクセスデバイス溝の部分のみを含み、
前記分離領域を前記基板に凹ますために前記分離領域の基板内部をエッチングし、
前記エッチングした基板を第二絶縁材料で被覆し、前記第二絶縁材料で前記分離領域を被覆し、
前記第二絶縁材料を残しながら前記第一絶縁材料を除去し、
前記第一絶縁材料を除去した後、前記アクセスデバイス領域に含まれる前記凹状アクセスデバイス溝の部分内部にゲート材料を形成する
ことを特徴とする半導体構造に関連する凹状アクセスデバイスの形成方法。
【請求項３】
前記第二絶縁材料で前記エッチングした基板の被覆は、
前記第一絶縁材料上と前記分離領域の前記エッチングした基板上に前記第二絶縁材料を形成し、
前記分離領域の前記エッチングした基板上の前記第二絶縁材料を残しながら前記第一絶縁材料上から前記第二絶縁材料を除去するために前記第二絶縁材料を平坦化することによって成し遂げられる
ことを特徴とする請求項２記載の形成方法。
【請求項４】
前記凹状アクセスデバイス領域のゲート材料の隣にソース／ドレイン領域を形成し、
ゲート材料は電気的に相互的にソース／ドレイン対を相互接続するゲートを含み、
少なくとも幾つかの対となったソース／ドレイン領域はビット線接続点と格納装置ノード接続点を含み、そしてＤＲＡＭ装置に組み入れられる
ことをさらに含むことを特徴とする請求項２記載の形成方法。
【請求項５】
半導体基板を用意し、
前記基板上に第一のパターンニングされたマスクを形成し、前記第一のパターンニングされたマスクは前記基板内部に拡張する開口部を有し、凹状アクセスデバイス溝の第一位置を規定し、
前記基板内部に拡張する凹状アクセスデバイス溝を形成するために前記第一位置を通じて前記基板をエッチングし、
前記凹状アクセスデバイス溝をゲート材料で満たし、
前記第一のパターンニングされたマスク上と前記ゲート材料上に第一絶縁材料を形成し、
複数のアクセスデバイス領域を規定するマスクに前記第一絶縁材料をパターンニングし、前記アクセスデバイス領域が孤立され、分離領域によって囲まれ、前記アクセスデバイス領域は前記凹状アクセスデバイス溝の部分のみを含み、
前記分離領域を前記基板に凹ますために基板内部をエッチングし、前記エッチングはまた前記アクセスデバイス領域内部の前記ゲート材料を残しながら前記アクセスデバイス領域間から前記ゲート材料を除去し、
前記エッチングした基板を第二絶縁材料で被せて前記第二絶縁材料で前記分離領域を被覆し、
前記第一絶縁材料を除去し、
前記第一絶縁材料を除去した後、複数の導電性の線を形成し、各々の導電性の線は複数のアクセスデバイス領域を横切って拡がりそして前記複数のアクセスデバイス領域のゲート材料をお互いに電気的に相互接続する
ことを特徴とする半導体構造に関連する凹状アクセスデバイスの形成方法。
【請求項６】
ゲート材料で前記凹状アクセスデバイス溝の充満は
前記第一のパターンニングされたマスクを被覆しそして前記溝内部に前記ゲート材料を形成し、
前記凹状アクセスデバイス溝内部の前記ゲート材料を残しながら前記第一のパターンニングされたマスク上から前記ゲート材料を除去するために前記ゲート材料を平坦化することを含む
ことを特徴とする請求項５記載の形成方法。
【請求項７】
半導体基板を用意し、
前記基板内部に凹状アクセスデバイス溝を形成し、前記凹状アクセスデバイス溝の一対は他の凹状アクセスデバイス溝の一対と隣接し、
前記凹状アクセスデバイス溝の一対と隣接する前記他の凹状アクセスデバイス溝の一対との間に分離領域溝を形成し、
トレンチ分離領域を形成するために前記分離領域溝を絶縁材料で満たし、
電気的に導電性のゲート材料を前記凹状アクセスデバイス溝内部に形成し、
ソース／ドレイン領域を前記導電性のゲート材料の隣に形成し、前記導電性のゲート材料と前記ソース／ドレイン領域は共に凹状アクセスデバイスに対応するトランジスタデバイスを形成する
ことを特徴とする半導体構造に関連する凹状アクセスデバイスの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体構造に関連する凹状アクセスデバイスの形成方法に関する。
【背景技術】
【０００２】
半導体トランジスタデバイスはゲートによって制御されるチャネルを通してソース／ドレイン領域の一対をお互いに相互接続させるゲートを含むデバイスである。トランジスタデバイスは半導体構造の共通回路デバイスである。例としてトランジスタデバイスは、例えば、ダイナミックスランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）を含むメモリ構造に組み入れられることができる。
【０００３】
半導体製造における継続している目標は集積のレベルを増加し、従ってデバイスに使われる半導体領域の量を減らすことである。しかしながら、トランジスタデバイスのサイズを減らすことは多くの難点をもたらす。例として、トランジスタデバイスのチャネル長が減らされると、チャネルの向かい合う側にあるソース／ドレイン領域間の電子の流れを制御する試みにおいて多くの問題が発生する。これらの問題は一般的にショートチャネル効果と言われる。
【０００４】
ショートチャネル問題を克服するための有用とされる取り込みはトランジスタデバイスを基板内部に埋め込むことによって埋め込まない時よりデバイスに使われる領域の量は少なくなり、そして、まだ比較的に長いチャネルを持つ。非凹状トランジスタデバイスが図１に示され、そして、非凹状デバイスとの比較のために凹状デバイスが図２に示される。
【０００５】
まず図１を参照し、半導体構造１０は基板１２を含むように図示されている。基板１２は、例えば、バックグランドｐ型ドーパントで軽くドープされた単結晶シリコンを含むことができる。続くクレームの理解を助けるために、“半導体性の基板”及び“半導体基板”用語は半導体性の材料を含むどんな構造も意味するように定義され、半導体性のウエハーなどのバルク半導体性の材料（単独または他の材料を含むように組み立てられている）、そして半導体性の材料層（単独または他の材料を含むように組み立てられている）を含んでいるがこれに限定されない。“基板”用語は上述の半導体性の基板を含んでいるがこれに限定されていないどんな支える構造も指す。
【０００６】
トランジスタデバイス１４は基板によって支えられる。トランジスタデバイスは誘電体材料１８によって基板１２から離されるゲート１６を含み；ゲートの側壁に沿った側壁スペーサー２４を含み、ゲートの向かい合う側にある一対のソース／ドレイン領域２０を含み；そしてソース／ドレイン領域間のチャネル領域２２を含む。
【０００７】
ゲート１６は、例えば、各種の金属、金属合成物、そして／または伝導性ドープされたシリコンまたは他の伝導性ドープされた半導体材料を含む各種の電気的に伝導性の材料を含むことができる誘電体材料１８はどんなふさわしい材料または材料の組み合わせも含むことができ、そして、典型的に二酸化シリコンからなる、あるいは実質的にはからなる、あるいはのみからなる。側壁スペーサー２４はどんなふさわしい合成物または合成物の組み合わせも含むことができ、そして、典型的に窒化シリコンと二酸化シリコンの１つまたは両方からなる、あるいは実質的にからなる、あるいはのみからなる。
ソース／ドレイン領域２０は単結晶基板１２内部の伝導性ドープされた領域を含むことができ、そして軽くドープされた拡がりを持つ重くドープされた領域を含むことができる。例として、ソース／ドレイン領域２０は重くｎ型ドープされた領域または重くｐ型ドープされた領域のどちらかを含むことができ、そして、側壁２４の下に拡がる軽くドープされ
た部分を含むことができる。チャネル領域２２は閾値電圧打ち込みでドープされ、そして、十分な電流がゲート１６を通過時にソース／ドレイン領域２０をお互いに動作的に相互接続をする。
【０００８】
図２は半導体基板３２と基板によって支えられるトランジスタ３４を含む構造３０を示す。トランジスタは基板内部に拡がるゲート３６、ゲートと基板間の誘電体材料３８、ゲートに近い基板内部のソース／ドレイン領域４０、そしてゲートの最下位部分の回りに拡がりソース／ドレイン領域４０をお互いに相互接続するチャネル領域４２を含む。図示されないが、側壁スペーサーは図１に関連して上述されたスペーサー24に類似してゲート３６の近くに用意されることができる。
【０００９】
基板３２、誘電体材料３８、ゲート３６そしてソース／ドレイン領域４０は図１の基板１２、ゲート１６、誘電体材料１８、そしてソース／ドレイン領域２０について上述したものと同一の材料を含むことができる。さらに、図１の領域２２内部に用意される閾値電圧打ち込みと同様にチャネル領域４２内部に閾値電圧打ち込みを用意されることができる。
【００１０】
図１の非凹状デバイス構造に対する図２の凹状デバイス構造間の違いは図２のデバイスのチャネル領域４２がゲート３６の凹まされた部分の周りに拡がっているおかげで伸ばされることである。このように図１のデバイス１４に対して図２のトランジスタデバイス３４のために短いチャネルの影響を減らすことができる。
【００１１】
非凹状デバイスと比較して凹状デバイスは短いチャネルの影響を回避しながら集積密度が達成できる利点を有するが、凹状アクセスデバイスは商業的に実現可能になれば、凹状アクセスデバイスの大規模製造には対応されるべき多くの問題に遭遇する。従って、凹状アクセスデバイスの大規模製造のための新しい方法論を開発することが要求されている。凹状アクセスデバイスのための応用はメモリアレイにあり、例えば、ＤＲＡＭアレイなどである。従って、凹状アクセスデバイスの大規模製造のために開発された方法論はメモリアレイの製造に応用可能であることがさらに要求されるであろう。
【発明の開示】
【００１２】
[発明の要約]
１つの形態において、本発明は凹状アクセスデバイスの形成方法を含む。半導体基板が用意される。凹状アクセスデバイス溝が基板内部に形成される。凹状アクセスデバイス溝の対は互いに隣接する。電気的に伝導性のゲート材料が凹状アクセスデバイス溝内部に形成される。ソース／ドレイン領域が伝導性のゲート材料の近くに形成される。伝導性のゲート材料とソース／ドレイン領域は凹状アクセスデバイスの隣接対を形成する（特に、凹状アクセストランジスタの一対）。凹状アクセスデバイス溝が基板内部に形成された後、隣接する凹状アクセスデバイス間に分離領域溝が形成される。トレンチ分離領域を形成するために分離領域溝が絶縁材料で満たされる。
【００１３】
１つの形態において、本発明は凹状アクセスデバイスの他の形成方法を含む。半導体構造が用意され、そして凹状アクセスデバイス溝が基板内部に形成される。凹状アクセスデバイス溝が第一絶縁材料で満たされる。第一の絶縁材料が複数のアクセスデバイス領域を定義するマスクにパターンニングされる。アクセスデバイス領域が分離領域によって囲まれる島状部である。アクセスデバイス領域は凹状アクセスデバイス溝の部分のみを含む。分離領域の基板を凹ませるために基板が分離領域内部でエッチングされる。分離領域を被覆するためにエッチングされた基板が第二絶縁材料で被覆される。第二絶縁材料を少なくとも大部分残しながら第一絶縁材料を少なくとも大部分を除去する。後に、アクセスデバイス領域に含まれる凹状アクセスデバイス溝の部分の内部にゲート材料が形成される。
【００１４】
１つの形態において、本発明は凹状アクセスデバイスの他形成方法を含む。半導体基板が用意され、そして第一のパターンニングされたマスクが基板上に形成される。第一のパターンニングされたマスクは基板内部に拡張する開口部を有し、凹状アクセスデバイス溝の第一位置を規定する。基板内部に拡張する凹状アクセスデバイス溝を形成するために基板が第一位置内にエッチングされる。凹状アクセスデバイス溝がゲート材料で満たされる。第一絶縁材料が第一のパターンニングされたマスク上とゲート材料上に形成される。第一絶縁材料が複数のアクセスデバイス領域を規定するマスクにパターンニングされる。アクセスデバイス領域は分離領域によって囲まれる島状部である。アクセスデバイス領域は凹状アクセスデバイス溝の部分のみを含む。分離領域を基板に凹ませるために基板がエッチングされる。エッチングされた基板が第二絶縁材料で被覆される。第一絶縁材料が除去される。後に、複数の導電性の線が形成される。個々の導電性の線は複数のアクセスデバイス領域を横切って延出し複数のアクセスデバイス領域のゲート材料をお互いに電気的に相互接続する。
【実施例】
【００１５】
本発明は半導体構造に関連する凹状アクセスデバイスのための各種の形成方法を含む。特定の形態において、形成される構造は凹状アクセスデバイスと隣接するデバイスを電気的に分離する浅い溝分離領域を含む。従って、凹状アクセスデバイスゲート溝と浅い溝分離領域が製造される。凹状アクセスデバイスゲート溝を形成する前に浅い分離離領域溝を形成する従来技術のプロセスに比べて、本発明の幾つかの方法は浅い溝分離領域溝を形成する前に凹状アクセスデバイスゲート溝を形成する。浅い溝分離領域溝を形成する前に凹状アクセスデバイスゲート溝が形成されるが、浅い分離離領域溝の形成前または後に、凹状アクセスデバイスゲート溝内部にゲート材料を形成させることができる。
【００１６】
本発明の例示的な形態が図３−４０と関連して述べられ、図３−２２は第一実施形態に属し、図２３−４０は第二実施形態に属する。
【００１７】
まず図３と４を参照し、半導体構造１００が本発明の第一実施形態の予備処理段階において図示される。構造１００は基板１０２を含み、基板１０２は、例えば、軽いバックグランドｐ型ドーパントでドープされた単結晶シリコンからなる、実質的にからなる、あるいはのみからなることができる。
【００１８】
パターンニングされたマスク１０４が基板上に形成される。示されるパターンニングされたマスクは、二酸化シリコンからなる、実質的にからなる、あるいはのみからなる第一層１０６；と窒化シリコンからなる、実質的にからなる、あるいはのみからなる第二層１０８、を含む。マスク１０４上に光石版印刷のパターンニングされたフォトレジスト（図示しない）を用意し、フォトレジストからマスク１０４の材料へパターンを転写し、そして後にフォトレジストを除去することによってマスク１０４が示されるパターンへ形成がされる。
【００１９】
パターンニングされたマスク１０４はそこを通って拡がる開口部１１０を有し、そのような開口部で、凹状アクセスデバイス溝のための位置を規定する。開口部１１０の位置は後続の考察において第一位置とされる。
【００２０】
基板１０２内部に拡張する凹状アクセスデバイス溝を形成するためにマスク１０４によって規定される第一位置を通して基板１０２がエッチングされる。特定の形態において、このような溝は基板１０２の単結晶シリコンに拡張する。溝は１１１の底面そして基板１０２の最上位表面から底面までの“Ｄ”の深さを有するように示されている。このような深さは、例えば、およそ１００Åからおよそ２０００Åまで可能である。
【００２１】
本発明の例示的な形態において、基板１０２は図３と４の処理段階においてｐ−ウェルと／またはｎ−ウェルのインプラントを中に有する単結晶シリコンを含むことができる。層１０６は単結晶シリコンの最上位表面を酸化することで形成することができ、層１０６は二酸化シリコンから実質的になりあるいはのみからなり、そしておよそ５０Åからおよそ１００Åの厚さを有する。窒化物キャップ１０８はおよそ２００Åからおよそ５００Åの厚さを含むことができ、そして、典型的におよそ３００Åからおよそ５００Åの厚さを含む。
【００２２】
幾つかの形態において（示されない）開口部１１０の微細寸法は２ステップ処理により縮めることができる。まず、示される開口部１１０を形成するためにマスキング層１０４がエッチングされる。後に、開口部１１０の側壁に沿って拡がりかつ開口部の内部に窒化シリコン層を用意し、そして後にスペーサーを形成するためこのような層に異方性エッチングを受けさせることで窒化物スペーサーが開口部１１０の側壁に沿って形成される。。このようなスペーサーの形成後に開口部が基板１０２内部に拡張させることができ、そのために、開口部は光石版印刷の処理で最初に形成された寸法よりもより小さい微細寸法を有する。
【００２３】
次に図５と６を参照し、マスク１０４（図３と４）が除去され、そして層１１２が基板１０２上と溝１１０内部に形成される。層１１２は、例えば、二酸化シリコンからなる、実質的にからなる、あるいはのみからなるように構成できる。このような形態において、層１１２は単結晶シリコン１０２の露出された上位表面を熱酸化で形成させることができる。
【００２４】
次に図７と８を参照し、窒化シリコンからなる、実質的にからなる、あるいはのみからなる層１１４は層１１２上に形成される。ここに用意される層１１２と１１４の合成物は例示的な合成物として理解するこができ、そしてこれらの層はどんなふさわしい合成物を含むこともできることが理解するこができる。層１１２と１１４は共に溝１１０を満たすために用意された第一の絶縁性の材料とすることができる。絶縁性の材料１１４の下の溝の位置を示すために溝１１０は図７にて破線で示される。
【００２５】
次に図９と１０を参照して、光石版印刷のパンターンニングされたフォトレジスト１１６が層１１４上に用意される。フォトレジストは層１１２と１１４を含む第一絶縁材料へ転写されるパターンを規定する。その後、このようなパターンがふさわしいエッチングで層１１２と１１４に転写され、パターン層１１２と１１４がマスクへ転写される。マスクは複数のアクセスデバイス領域１２０、１２２、１２４と１２６を規定する。アクセスデバイス領域は分離領域１３０に囲まれる島状部である。アクセスデバイス領域１２０、１２２、１２４と１２６は分離領域１３０内部に溝の残りの部分を有し、最初に形成される凹まされたアクセスデバイス溝１１０の部分（つまり、図７と８の溝）のみを含む。
【００２６】
示されるアクセスデバイス領域１２０、１２２、１２４と１２６は図9において実質的に楕円である。実質的に楕円のアクセスデバイス領域は領域１２０内の軸１２１として示される例示的な主要縦楕円軸を持つ主要縦楕円軸を有する。溝１１０は図９内の軸１２３として図示される例示的な長手軸を持つそれらの長さに沿って拡張する主要長手軸を含むように考察できることが注意されたい。図９に図示される応用において、主要縦楕円軸１２１は軸１２３とは相互的に斜角をなし、そして従って主要縦軸１２３とは実質的に直交しない。しかしながら、本発明はまた、アクセスデバイス領域の主要縦楕円軸は実質的に凹まされたアクセスデバイス溝の主要長手軸へ直交するような形態も含むことが理解できる（例えば、この後に述べる図３１と３２に関連する形態など）。
【００２７】
次に図１１と１２を参照し、隔離領域の基板１３０がエッチングによって凹まされる。エッチングは凹状アクセスデバイス領域１２０、１２２、１２４と１２６間の溝１１０部分を除去する。
【００２８】
エッチング後、分離領域１３０の凹まされた基板は基板１０２の最上位表面の下の“Ｅ”の深さにある。特定の形態において、基板は凹状アクセスデバイス溝１１０の最下位レベルの下のレベルまで凹ませることができ、そのような深さ“Ｅ”は図４の深さ“Ｄ”より少なくともおよそ２倍大きい。深さ“Ｅ”は浅い溝分離領域の深さに対応でき、そして特定の形態においておよそ５００Åからおよそ３５００Åまで可能である。
【００２９】
図１２の２つの溝１１０はお互いに隣接するとみなせることができ、そして分離領域１３０はそのような隣接する溝間に形成されることがみなせることができる。例として、１つの隣接する溝は１３１でラベリングされた溝、そして他は１３３でラベリングされた溝であり、そしてそのような溝は分離領域１３０内でのそれらの間に形成された深い溝の向かい合い側にあるとみなせることができる。示される本発明の処理において、隣接する凹まされたアクセスデバイス溝１３１と１３３はそれらの間の深い溝の形成前に形成される。
【００３０】
次に図１３と１４を参照し、フォトレジスト１１６（図１１と１２）が除去され、そして後に絶縁材料１３６が分離領域１３０のエッチングされた基板上に形成され、と同様にアクセスデバイス領域１２０、１２２，１２４と１２６の層１１４上に形成される。アクセスデバイス領域１２０、１２２，１２４と１２６がそのような領域の位置を指すために図１３にて破線で示され、しかし、図１３の処理段階においてこれらの領域は絶縁材料１３６の下にあることが注意されたい。
【００３１】
材料１３６はどんなふさわしい合成物または合成物の組み合わせでも含むことができる。特定の形態において、材料１３６は浅い溝スタックと呼ばれるものに対応でき、そして従って基板１０２に沿った二酸化シリコンの薄い層、二酸化シリコン上の薄い窒化シリコンライナー、そしてライナー内部を満たす厚い二酸化シリコンを含むことができる。言い換えれば、絶縁材料１３６は元来薄い窒化シリコンライナーと薄い二酸化シリコンライナーによって基板１０２から分離される材料のバルク二酸化シリコンを持つ二酸化シリコンを含むことができる。材料１３６のバルク絶縁合成物は、幾つかの形態において、塗布誘電体であることができる。
【００３２】
図１４において、誘電体で満たされた深い領域１３０は凹状アクセスデバイス溝１３１と１３３間に用意されるトレンチ分離領域を含むようにみなせることができる。
【００３３】
次に図１５と１６を参照し、層１１４上から材料を除去し、そして材料１３６と層１１４を横切って拡がる平坦化された上位表面１３７を形成するために材料１３６が平坦化を受けさせられる（例えば、化学機械平坦化など）。図１５と１６の平坦化は分離領域１３０の凹まされた基板上の絶縁材料１３６を残しながら層１１４上から絶縁材料１３６を除去するとみなせることができる。
【００３４】
次に図１７と１８を参照して、絶縁材料１３６を残しながら層１１２と１１４が基板１０２上から除去される。幾つかの形態において、層１１２と１１４は共に第一絶縁材料を含むように考えることができそして材料１３６に対応する第二絶縁材料が少なくとも大部分残されながらそのような第一絶縁材料が少なくとも大部分除去されると考えることができる。示される形態において、層１１２と１１４に対応する第一絶縁材料の全体が除去され、しかし本発明はそのような材料の全体よりも少ない量が除去される他の形態を含むことができると理解されたい。例として、材料１１２は二酸化シリコンを含めば、後続処理におけるゲート酸化に対応するように材料１１２が残されるようにできる。しかしながら、材料１１２は二酸化シリコンを含むか否かにもかかわらず材料１１２が除去されれば、このように実際のゲート誘電体材料の形成前に基盤１０２の表面が浄化されることを可能とする点で有利である。従って、層１２２と１１４の材料は典型的に犠牲材料に対応する。
【００３５】
例えば、ｐ−ウェルまたはｎ−ウェルのようなドーパントウェルの形成要求があれば、ドーパントが図１７と１８の処理段階において基板１０２内部に用意されることができる。
【００３６】
次に図１９と２０を参照し、ゲート誘電体材料１４０が凹状アクセスデバイス溝１１０内部に形成され、そして後に導電性のゲート材料１４２がゲート誘電体材料上にそして溝を満たすために溝内部に形成される。示される本発明の形態において、伝導性のゲート材料１４２は第一層１４４と第二層１４６を含む。層１４４と１４６はインタフェース１４７において結びつく。層１４４は、例えば、導電性のドープされたシリコンからなる、実質的にはからなる、あるいはのみからなる。そして層１４６は、例えば、１つまたはそれ以上の金属を含んだ合成物からなる、実質的にはからなる、またはのみからなるように構成することができる。金属含有の合成物は純金属そして／または金属含有の混合物であることができる。特定の形態において、層１４６は図２０にて降順でタングステン／タングステンケイ化物／窒化チタンのスタックを含むように構成できる。
【００３７】
示されるゲート材料１４２は溝１１０を満たすのみにならず、しかしまたそのような溝の外部まで拡がる。さらに、層１４６の金属含有の合成物と層１４４の導電性のドープされたシリコン間のインタフェース（つまり、インタフェース１４７）は溝の外にある。
【００３８】
絶縁キャップ１５０が導電性のゲート材料１４２上に形成される。キャップ１５０はどんなふさわしい合成物または合成物の組み合わせでも含むことができ、そして特定の形態において二酸化シリコンと窒化シリコンの内の１つまたは両方からなる、実質的にはからなる、あるいはのみからなるように構成する。
【００３９】
図１９にてアクセスデバイス領域１２０、１２２、１２４と１２６が破線で示され、その領域は絶縁キャップ１５０の下にあることを指す。
【００４０】
次に図２１と２２を参照し、材料１４０、１４４、１４６と１５０がアクセスデバイス領域１２０、１２２、１２４と１２６を横切って延びる導電性の線へパターンニングされる。より具体的に、材料１４０、１４４，１４６と１５０は複数の線１６０、１６２、１６４と１６６へパターンニングされ、各々の線は複数のアクセスデバイス領域を横切って延びそして異なるアクセスデバイス領域と関連するゲートをお互いに電気的に接続する。
【００４１】
ソース／ドレイン領域１７０、１７２、１７４、１７６，１７８と１８０は基板１０２内部そして電気的に導電性のゲート材料１４４の近くに形成される。ソース／ドレイン領域がどんなふさわしいドーパント型へもドープされることができ、そしてどんなふさわしいドーパントでも含むことができる。ソース／ドレインは基板１０２内部にドーパントを妥当な深さまで打ち込むことによって形成されることができる。導電性のゲート材料とソース／ドレイン領域は共に基板１０２に支えられる複数のトランジスタデバイス１８０、１８２、１８４と１８６を形成する。そのようなトランジスタデバイスは凹状アクセス装置溝１１０内部に拡がるゲートを有する凹状アクセスデバイスに対応する。
【００４２】
各々のトランジスタデバイス１８０、１８２、１８４と１８６はソース／ドレイン領域の対をお互いに電気的に接続するゲートを含むものとして考えることができる。例として、トランジスタデバイス１８０はソース／ドレイン領域１７０と１７２をお互いに電気的に接続するゲートを含むものとして考えることができ、デバイス１８２はソース／ドレイン領域１７２と１７４とをお互いに電気的に接続するゲートを含むものとして考えることができ、デバイス１８４はソース／ドレイン領域１７６と１７８とをお互いに電気的に接続するゲートを含むものとして考えることができ、デバイス１８６はソース／ドレイン領域１７０と１７２とをお互いに電気的に接続するゲートを含むものとして考えることができる。
【００４３】
トランジスタデバイスは幾つかの対となったソース／ドレイン領域をビット線の接点そして他を記憶装置ノードの接点（つまり、コンデンサー記憶装置ノード）へ接続することでダイナミックスアクセスメモリ（ＤＲＡＭ）アレイへ組み入れることができる。示される本発明の形態において、ソース／ドレイン領域１７０、１７４、１７６と１８０がそれぞれコンデンサー記憶デバイスノード１９０、１９２、１９４と１９６に接続される；そしてソース／ドレイン領域１７２と１７８がそれぞれビット線１９８と２００に接続される。故に、示された構造はＤＲＡＭアレイへ組み入れることができる。
【００４４】
次に図２３と２４を参照し、本発明の第二実施例の形態の予備処理段階における半導体構造３００を図解する。本発明の第二実施例の形態に関連する図に関して、妥当な所において上記の本発明の第一実施例の形態の説明に使われた同様の番号付けが使われる。
【００４５】
構造３００は上述の図３と４に関連する基板１０２、層１０６と１０８のパターンニングされたマスク１０４、そして溝１１０を含み、そして故に上述の図３と４に関する構造に同一に対応する。
【００４６】
次に図２５と２６を参照し、ゲート誘電体材料３０２が形成され溝１１０の底を線引き、そしてその後ゲート材料３０４が溝内部にそして誘電体材料３０２上に形成される。
【００４７】
誘電体材料３０２は、例えば、二酸化シリコンからなる、実質的にはからなる、あるいはのみからなるように構成することができる。そのような形態において、溝１１０内部に基板１０２から露出したシリコンを酸化することによって材料３０２が堆積または形成されるようにすることができる。要求されれば、誘電体材料３０２が２ステップで形成されることができ、１つのステップは溝１１０内部に第一の二酸化シリコンを最初に形成し、そして他のステップは溝１１０内部から第一誘電体材料を取り除きそして他の誘電体材料を溝内部に形成し最初に用意されたものより良質の二酸化シリコン誘電体ができる。
【００４８】
ゲート材料３０４はシリコンからなる、実質的にはからなる、あるいはのみからなるように構成することができる。シリコンは堆積された導電性のドープ、または非導電性のドープ形で堆積されそしてその後の処理段階で妥当な打ち込みでドープされるようにできる。
【００４９】
図２６の構造はゲート材料３０４を横切りそして絶縁材料１０８を横切って拡がる平坦化された上位表面３０５を含むように示される。これは溝を満たすと同時に材料１０８をかぶせるゲート材料３０４を最初に用意し、そして後に材料３０４に平坦化を受けさせ（例えば、化学機械平坦化など）、材料１０８上から材料３０４を除去して平坦化された上位表面３０５を形成する。
【００５０】
要求されれば、溝１１０内部のゲート材料３０４の形成前に強化打ち込みそして／または閾値電圧打ち込みが基板１０２内部に用意されることができる。
【００５１】
ゲート材料３０４が層１０８の最上位表面と同一の広がりを持つ平坦化された表面を有するように示されているが、ゲート材料はまた層１０８の最上位表面の高度レベルより下
に凹まされた表面を有することができることが理解されたい。幾つかの形態において、シリコンを含んだ材料３０４が層１０８の最上位表面より下に凹まされることが好まれる。
【００５２】
次に図２７と２８を参照し、層１０８上に酸化物３１０そして層３０４上に酸化物３１２を形成するために、材料３０４の最上位表面と層１０８に酸化を受ける。本発明の特定の形態において、層１０８は窒化シリコンからなる、実質的にはからなる、あるいはのみからなるように構成し、そして従って酸化物３１０は窒化酸化シリコンからなる、実質的にはからなる、あるいはのみからなるように構成し、そして層３０４はシリコンからなる、実質的にはからなる、あるいはのみからなるように構成し、そして従って酸化物３１２は二酸化シリコンからなる、実質的にはからなる、あるいはのみからなるように構成する。酸化物３１０と３１２はおよそ３０Åの厚さからおよそ６０Åの厚さになるように形成される。
【００５３】
次に図２９と３０を参照し、絶縁材料３１４が酸化物３１０と３１２上に用意される。層３１４は、例えば、窒化シリコンからなる、実質的にはからなる、あるいはのみからなるように構成することができ、そしておよそ３００Åからおよそ５００Åまでの厚さで堆積させられることができる。本発明の幾つかの形態において、合成物３１０、３１２と３１４が共に第一パンターンニングされたマスク１０４とゲート材料３０４上に用意される絶縁材料３１６を形成するとみなせることできる。
【００５４】
溝の位置を指すために溝１１０は図２９において破線で示される。
【００５５】
次に図３１と３２を参照し、材料３１６が複数のアクセスデバイス領域３２０、３２４、３２６、３２８、３３０、３３２、３３４と３３６を規定するマスクへパタンーンニングされる；そしてアクセスデバイス領域を囲む分離領域３４０を規定する。材料３１６のパターンニングは材料３１６上に光石版印刷のパターンニングされたフォトレジストマスク（示されない）を用意し、フォトレジストから材料３１６にパターンを転写し、そして後にフォトレジストマスクを除去することで成し遂げることができる。
【００５６】
材料３１６がパターンニングされた後、基板１０２が分離領域３４０内部でエッチングされ、そのような分離領域の基板を凹ませる。分離領域の凹まされた基板は溝１１０の最下位の高さレベルの下の高さレベルにあり、そして幾つかの形態において少なくとも溝１１０の高さレベルより２倍深い。
【００５７】
分離領域３４０内部のエッチングはアクセスデバイス領域３２０、３２４、３２６、３２８、３３０、３３２、３３４と３３６内部のゲート材料を残しながら分離領域内部からゲート材料３０４を除去する。分離領域３４０内部のエッチングは、例えば、反応性イオンエッチングによって成し遂げることができる。
【００５８】
酸化物３４２と窒化ライナー３４４がエッチングされた分離領域３４０内部に用意され、そしてまた示される形態において材料３１４上に拡がる。酸化物３１２は、例えば、基板１０２を沿う二酸化シリコンからなる、実質的にはからなる、あるいはのみからなるように構成することができ、そして窒化物３４４は、例えば、窒化シリコンからなる、実質的にはからなる、あるいはのみからなるように構成することができる。酸化物は構造３００の露出された材料の酸化によって形成されることができ、そして従って材料１０８と３１４を沿うより基板１０２を沿った他の合成物を含むことができ、またはその代わりに堆積によって構成されることができる。このように反応性イオンエッチング中に出現しうるプラズマダメージを修復することができる点から酸化が望ましく、そしてまたゲート多結晶シリコンと基板１０２のバルクシリコン間に低い漏れを提供するために界面表面におけるゲート誘電体への侵食ができる。酸化物はおよそ３０Åからおよそ８０Åまでの厚さで形成されることが望ましい。窒化物ライナー３４４は酸化物層３４２上に堆積されることができ、そして最終的に後続の塗布ガラス堆積プロセスのための保護層として機能することができる。
【００５９】
図９のアクセスデバイス領域に類似して図３１のアクセスデバイス領域が楕円として示されていることに注意されたい。しかしながら、図９のアクセスデバイス領域と違って、図３１のアクセスデバイス領域は主要元来縦楕円軸を有し、凹まされたアクセスデバイス溝１１０の主要長手軸に実質的に直交する。
【００６０】
次に図３３と３４を参照し、誘電体材料３５０がトレンチ分離領域３４０を満たすために用意される。誘電体材料３５０は塗布グラスであることできる。誘電体材料３５０が絶縁材料３１６を覆うために最初に形成されることができ、と同時にトレンチ分離領域３４０を満たし、そして後に絶縁材料３１６を除去してそして誘電体材料３５０と層３１４上が拡がる平坦化された表面３５１を形成するために平坦化（例えば、化学機械研磨など）が使用されることができる。幾つかの形態において、絶縁材料３１６（材料３１４、３１０と３１２を含む）は第一絶縁材料として考えることができ、そして絶縁材料３５０は第二絶縁材料として考えることができる。
【００６１】
次に図３５と３６を参照し、層３１４（図３４）が除去される。これはウェット酸化物エッチングで材料３１４の窒化物より下の塗布ガラスを軽く凹ませ、続いて材料３１４除去するためにウェット窒化物を取り除くなどで成し遂げることができる。ウェット窒化物の取り除きは酸化物材料３１０と３１２にて選択的に停止することができる。
【００６２】
次に図３７と３８を参照し、複数の線３７０、３７２、３７４と３７６がアクセスデバイス領域３２０、３２４、３２６、３２８、３３０、３３２、３３４と３３６を横切って延びるように形成される。線は導電性の材料３８０と絶縁キャップ３８２を含む。導電性の材料３８０は、例えば、窒化チタン／タングステンケイ化物／タングステンのスタック（図２０にて降順）を含むことができ、そしてキャップ３８２は窒化シリコンからなる、実質的にはからなる、あるいはのみからなることができる。
【００６３】
線は層３８０と３８２のふさわしい材料を構造３００の最上位表面を全体的に横切って最初に堆積させ、そして後に層３８０と３８２上に光石版印刷のパンターンニングされたフォトレジストを形成し、フォトレジストからパターンを下にある層３８０と３８２上に転写し、そして後にフォトレジストを除去することで材料のパターンニングをすることによって形成することができる。
【００６４】
図３７と３８の構造は図２１と２２の構造と類似してダイナミックスアクセスメモリ（ＤＲＡＭ）アレイへ組み入れることができる。特に、妥当な伝導性のドープされた拡散領域が導電性のゲート材料１４４によって構成されるトランジスタゲートの近くに形成されることができ、そしてコンデンサー構造とビットライン構造が電気的にソース／ドレイン領域に結合されることができる。
【００６５】
図３９と４０は図３７と３８に関連する形態の別の形態について図示する。特に、線３７０、３７２、３７４と３７６の形成の前に構造３００に平坦化を受けさせることができる。そのような平坦化は層１０８を除去し（図３５と３６）、そして示される平坦化された表面３９０を形成する。平坦化された表面３９０が材料１０６上に示されるが材料１０６を通して平坦化がまた拡がることが理解されたい。材料１０６を通して平坦化がまた拡がれば、線の形成前に他の誘電体の材料が基板１０２上に材料１０６のかわりに形成されることができる。図４０の構造が図３９の構造に関連する上述の類似方法でメモリアレイに取り込むことができる。
【図面の簡単な説明】
【００６６】
本発明の好まれる実施例が下記の関連する図面で説明される。
【図１】図１は従来技術のトランジスタ装置を図示する半導体ウェファー断片の断面図である。
【図２】図２は他の従来技術のトランジスタ装置を図示する半導体ウェファー断片の断面図である。
【図３】図３と４は本発明の例示的な形態の予備処理段階を図示する半導体ウェファー断片の上面図と図解断面側図面である。図４の断面は図３の線４−４に沿っている。
【図４】図３と４は本発明の例示的な形態の予備処理段階を図示する半導体ウェファー断片の上面図と図解断面側図面である。図４の断面は図３の線４−４に沿っている。
【図５】図５と６はそれぞれ図３と４の後続の処理段階における図３と４の断片を図示する。図６の断面は図５の線６−６に沿っている。
【図６】図５と６はそれぞれ図３と４の後続の処理段階における図３と４の断片を図示する。図６の断面は図５の線６−６に沿っている。
【図７】図７と８はそれぞれ図５と６の後続の処理段階における図３と４の断片を図示する。図８の断面は図７の線８−８に沿っている。
【図８】図７と８はそれぞれ図５と６の後続の処理段階における図３と４の断片を図示する。図８の断面は図７の線８−８に沿っている。
【図９】図９と１０はそれぞれ図７と８の後続の処理段階における図３と４の断片を図示する。図１０の断面は図９の線１０−１０に沿っている。
【図１０】図９と１０はそれぞれ図７と８の後続の処理段階における図３と４の断片を図示する。図１０の断面は図９の線１０−１０に沿っている。
【図１１】図１１と１２はそれぞれ図９と１０の後続の処理段階における図３と４の断片を図示する。図１２の断面は図１１の線１２−１２に沿っている。
【図１２】図１１と１２はそれぞれ図９と１０の後続の処理段階における図３と４の断片を図示する。図１２の断面は図１１の線１２−１２に沿っている。
【図１３】図１３と１４はそれぞれ図１１と１２の後続の処理段階における図３と４の断片を図示する。図１４の断面は図１３の線１４−１４に沿っている。
【図１４】図１３と１４はそれぞれ図１１と１２の後続の処理段階における図３と４の断片を図示する。図１４の断面は図１３の線１４−１４に沿っている。
【図１５】図１５と１６はそれぞれ図１３と１４の後続の処理段階における図３と４の断片を図示する。図１６の断面は図１５の線１６−１６に沿っている。
【図１６】図１５と１６はそれぞれ図１３と１４の後続の処理段階における図３と４の断片を図示する。図１６の断面は図１５の線１６−１６に沿っている。
【図１７】図１７と１８はそれぞれ図１５と１６の後続の処理段階における図３と４の断片を図示する。図１８の断面は図１７の線１８−１８に沿っている。
【図１８】図１７と１８はそれぞれ図１５と１６の後続の処理段階における図３と４の断片を図示する。図１８の断面は図１７の線１８−１８に沿っている。
【図１９】図１９と２０はそれぞれ図１７と１８の後続の処理段階における図３と４の断片を図示する。図２０の断面は図１９の線２０−２０に沿っている。
【図２０】図１９と２０はそれぞれ図１７と１８の後続の処理段階における図３と４の断片を図示する。図２０の断面は図１９の線２０−２０に沿っている。
【図２１】図２１と２２はそれぞれ図１９と２０の後続の処理段階における図３と４の断片を図示する。図２２の断面は図２１の線２２−２２に沿っている。
【図２２】図２１と２２はそれぞれ図１９と２０の後続の処理段階における図３と４の断片を図示する。図２２の断面は図２１の線２２−２２に沿っている。
【図２３】図２３と２４は本発明の第二実施例の例示的な形態の予備処理段階を図示する半導体ウェファー断片の図解的上面図と断面側図面である。図２４の断面は図２３の線２４−２４に沿っている。
【図２４】図２３と２４は本発明の第二実施例の例示的な形態の予備処理段階を図示する半導体ウェファー断片の図解的上面図と断面側図面である。図２４の断面は図２３の線２４−２４に沿っている。
【図２５】図２５と２６はそれぞれ図２３と２４の後続の処理段階における図２３と２４の断片を図示する。図２６の断面は図２５の線２６−２６に沿っている。
【図２６】図２５と２６はそれぞれ図２３と２４の後続の処理段階における図２３と２４の断片を図示する。図２６の断面は図２５の線２６−２６に沿っている。
【図２７】図２７と２８はそれぞれ図２５と２６の後続の処理段階における図２３と２４の断片を図示する。図２８の断面は図２７の線２８−２８に沿っている。
【図２８】図２７と２８はそれぞれ図２５と２６の後続の処理段階における図２３と２４の断片を図示する。図２８の断面は図２７の線２８−２８に沿っている。
【図２９】図２９と３０はそれぞれ図２７と２８の後続の処理段階における図２３と２４の断片を図示する。図３０の断面は図２９の線３０−３０に沿っている。
【図３０】図２９と３０はそれぞれ図２７と２８の後続の処理段階における図２３と２４の断片を図示する。図３０の断面は図２９の線３０−３０に沿っている。
【図３１】図３１と３２はそれぞれ図２９と３０の後続の処理段階における図２３と２４の断片を図示する。図３２の断面は図３１の線３２−３２に沿っている。
【図３２】図３１と３２はそれぞれ図２９と３０の後続の処理段階における図２３と２４の断片を図示する。図３２の断面は図３１の線３２−３２に沿っている。
【図３３】図３３と３４はそれぞれ図３１と３２の後続の処理段階における図２３と２４の断片を図示する。図３４の断面は図３３の線３４−３４に沿っている。
【図３４】図３３と３４はそれぞれ図３１と３２の後続の処理段階における図２３と２４の断片を図示する。図３４の断面は図３３の線３４−３４に沿っている。
【図３５】図３５と３６はそれぞれ図３３と３４の後続の処理段階における図２３と２４の断片を図示する。図３６の断面は図３５の線３６−３６に沿っている。
【図３６】図３５と３６はそれぞれ図３３と３４の後続の処理段階における図２３と２４の断片を図示する。図３６の断面は図３５の線３６−３６に沿っている。
【図３７】図３７と３８はそれぞれ図３５と３６の後続の処理段階における図２３と２４の断片を図示する。図３８の断面は図３７の線３８−３８に沿っている。
【図３８】図３７と３８はそれぞれ図３５と３６の後続の処理段階における図２３と２４の断片を図示する。図３８の断面は図３７の線３８−３８に沿っている。
【図３９】図３９と４０はそれぞれ図３７と３８の後続の処理段階における図２３と２４の断片を図示する。図４０の断面は図３９の線４０−４０に沿っている。
【図４０】図３９と４０はそれぞれ図３７と３８の後続の処理段階における図２３と２４の断片を図示する。図４０の断面は図３９の線４０−４０に沿っている。
【符号の説明】
【００６７】
１０  半導体構造
１２  基板
１４  トランジスタデバイス
１６  ゲート
１８  誘電体材料
２０  ソース／ドレイン領域
２２  チャネル領域
２４  側壁スペーサー 
３０  構造
３２  半導体基板
３４  トランジスタ
３６  ゲート
３８  誘電体材料
４０  ソース／ドレイン領域
４２  チャネル領域
１００  半導体構造
１０２  基板
１０４  マスク
１０６  第一層
１０８  第二層
１１０  開口部
１１１  底面
１１２  層
１１４  層
１１６  フォトレジスト
１２０、１２２、１２４、１２６  アクセスデバイス領域
１２１  主要縦楕円軸
１２３  主要長手軸
１３０  分離領域
１３１、１３３  アクセスデバイス溝
１３６  絶縁材料
１４０  ゲート誘電体材料
１４２  導電性のゲート材料
１４４  第一層
１４６  第二層
１４７  インタフェース
１５０  キャップ
１６０、１６２、１６４、１６６  線
１７０、１７２、１７４、１７６，１７８、１８０  ソース／ドレイン領域
１８０、１８２、１８４、１８６  トランジスタデバイス
１９０、１９２、１９４、１９６  コンデンサー記憶デバイスノード
１９８、２００ビット線
３００  半導体構造
３０２  ゲート誘電体材料
３０４  ゲート材料
３０５  上位表面
３１０、３１２  酸化物
３１４  絶縁材料
３２０、３２４、３２６、３２８、３３０、３３２、３３４、３３６  アクセスデバイス領域
３４０  分離領域
３１６  材料
３４２  酸化物
３４４  窒化ライナー
３５０  誘電体材料
３７０、３７２、３７４、３７６  線
３８０  導電性の材料
３８２  絶縁キャップ
３９０  表面
【図１】
0004962874.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0004962874.tif 000007
【図７】
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【図８】
0004962874.tif 000009
【図９】
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【図１０】
0004962874.tif 000011
【図１１】
0004962874.tif 000012
【図１２】
0004962874.tif 000013
【図１３】
0004962874.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0004962874.tif 000019
【図１９】
0004962874.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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