(57)【要約】【課題】ＴＥＧを通した標準セルライブラリーの性能を測定して検証するにおいて、内蔵された回路を使用することで、標準セルの性能を効果的に改善するための測定装置を提供する。【解決手段】外部から入力されるイネーブル信号によって活性化され、測定結果値を出力するリングオシレータブロックと；前記各リングオシレータブロックから出力される測定結果値のうち一つまたはそれ以上を選択的に出力するデコーダーと；前記デコーダーの出力を定められた区間の間に受けて、その入力値の最大値と最小値との平均を出力するスタティスティックスアシスタと；を含んで標準セルライブラリーの性能改善のための測定装置を構成する。【選択図】図６
2009008681.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるイネーブル信号によって活性化され、測定結果値を出力するリングオシレータブロックと；
前記各リングオシレータブロックから出力される測定結果値のうち一つまたはそれ以上を選択的に出力するデコーダーと；
前記デコーダーの出力を定められた区間の間に受けて、その入力値の最大値と最小値との平均を出力するスタティスティックスアシスタ（ｓｔａｔｉｓｔｉｃｓ  ａｓｓｉｓｔｏｒ）と；を含んで構成されることを特徴とする標準セルライブラリーの性能改善のための測定装置。
【請求項２】
前記スタティスティックスアシスタから出力される値を用いて標準偏差と、前記スタティスティックスアシスタへの前記入力値と前記平均との間のデルタ値とを計算し、前記各リングオシレータブロックでの単位セルの伝達遅延時間を算出し、前記標準セルライブラリーの異常有無を判断するために内蔵される診断部を含んで構成されることを特徴とする請求項１に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項３】
前記診断部は、前記標準偏差が一定水準以上に大きい場合、前記スタティスティックスアシスタによってバイパスされるカウント値を通して前記標準セルライブラリーの異常有無を判断することを特徴とする請求項２に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項４】
前記各リングオシレータブロックは、
前記イネーブル信号の周期をシステムクロックパルスの周期に再調整し、前記イネーブル信号を出力するイネーブルステイブル部と、
前記イネーブルステイブル部から出力されるイネーブル信号値によって、一定周期を有するパルスを発振するリングオシレータと、
前記イネーブルステイブル部から出力されるイネーブル信号値によって、システムクロックパルスを選択的に出力するクロックオン部と、
前記リングオシレータで発振したパルスの上昇エッジ及び下降エッジのうち何れか一つで動作する上昇カウンターと、
前記リングオシレータで発振したパルスの上昇エッジ及び下降エッジのうち何れか一つで動作する下降カウンターと、
前記クロックオン部によって印加される前記システムクロックパルスを受けて、前記システムクロックパルスの上昇エッジで動作するＲＥＦカウンターと、を含んで構成されることを特徴とする請求項１に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項５】
前記各リングオシレータブロックは、
前記イネーブル信号値によって前記リングオシレータが停止するとき、前記上昇カウンター、前記下降カウンター及び前記ＲＥＦカウンターの出力を受けて最終カウント値を保存または出力するキャプチャデータ保存部をさらに含むことを特徴とする請求項４に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項６】
前記リングオシレータは、ＮＡＮＤゲートと多数の単位セルが順次的に連結された構造であることを特徴とする請求項４に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項７】
前記リングオシレータで発振されたパルスは、前記ＮＡＮＤゲートにフィードバックされることを特徴とする請求項６に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項８】
前記ＲＥＦカウンターは、前記イネーブル信号が前記リングオシレータに印加された時間を測定するために、アップカウントまたはダウンカウントを行うことを特徴とする請求項４に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項９】
前記上昇カウンター及び前記下降カウンターは、前記リングオシレータで発振したパルスの周期または半周期を測定するためにアップカウントまたはダウンカウントを行うことを特徴とする請求項４に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項１０】
前記クロックオン部から出力する前記システムクロックパルスの幅が前記ＲＥＦカウンターで認識可能な最小パルス幅より小さい幅を持たないように、前記イネーブルステイブル部は、出力される前記イネーブル信号値を前記システムクロックパルスに同期させることを特徴とする請求項４に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項１１】
前記下降カウンターは、前記リングオシレータで発振するパルスの周期を測定するとき、測定誤差を減少させるために前記発振したパルスの前記上昇エッジまたは前記下降エッジでアップカウントまたはダウンカウントを行うことを特徴とする請求項４に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項１２】
前記スタティスティックスアシスタは、前記デコーダーの出力のうち一定区間の間の出力を無視し、以後の前記デコーダーの出力を前記定められた区間の間に受けることを特徴とする請求項１に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項１３】
前記スタティスティックスアシスタは、前記定められた区間の間に受けた値を累積加算する累積加算部と、前記入力された値を最大値と最小値に区分して保存する最小最大値保存部と、を含むことを特徴とする請求項１２に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項１４】
前記測定装置が回路ボード上に内蔵されることを特徴とする請求項１に記載の標準セルライブラリーの性能改善のための測定装置。
【請求項１５】
前記測定装置がテストボード上に内蔵されることを特徴とする請求項１に記載の標準セルライブラリーの性能改善のための測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を通した標準セルライブラリーの性能検証に関するもので、特に、多様なＴＥＧのうちリングオシレータ（Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ）を通した標準セルライブラリーの性能検証時に標準セルの性能を改善するための測定装置に関するものである。
【背景技術】
【０００２】
図１は、従来技術に係るリングオシレータを示したブロック図である。
【０００３】
一般的に、リングオシレータは、多数の遅延時間チェーン１０２〜１０３で構成される。図１に示すように、一つの遅延時間チェーン１０２は、ＮＡＮＤゲート１０１と多数のインバータＩＶ−１〜ＩＶ−Ｎのチェーン構造を有する。すなわち、遅延時間チェーン１０２は、ＮＡＮＤゲート１０１と、そのＮＡＮＤゲート１０１の出力に接続される入力を有する第１インバータＩＶ−１と、第１インバータＩＶ−１の出力に接続される入力を有する第２インバータＩＶ−２と、Ｎ−１番目のインバータの出力に接続される入力を有するＮ番目のインバータＩＶ−Ｎとを含む。このような方式で、第１インバータＩＶ−１〜Ｎ番目のインバータＩＶ−Ｎは、順次的に接続されてチェーン構造をなす。
【０００４】
Ｎ番目のインバータＩＶ−Ｎの出力は、外部に出力されると同時に、ＮＡＮＤゲート１０１の入力にフィードバックされる。
【０００５】
そして、その他の標準セルタイプの遅延時間チェーン１０３が追加的に構成される。
【０００６】
上記のように構成されたリングオシレータの出力は、一定周期を有するパルス１０４Ａ，１０４Ｂである。
【０００７】
出力されたパルス１０４Ａ，１０４Ｂの幅は、リングオシレータの遅延時間チェーン１０２〜１０３を構成する各標準セルの伝達遅延時間が累積された値である。
【０００８】
パルス１０４Ａ，１０４Ｂの幅をオシロスコープを通して測定した後、測定された幅にスパイス（ＳＰＩＣＥ）でのロー-ツー-ハイ（Ｌｏｗ  ｔｏ  Ｈｉｇｈ）伝達遅延時間の比を掛け算することで、リングオシレータを構成する標準セルのロー-ツー-ハイ（Ｌｏｗ  ｔｏ  Ｈｉｇｈ）伝達遅延時間を求める。
【０００９】
図２は、従来技術に係るデジタルプロセスモニターの回路構成を示したブロック図である。
【００１０】
図２を参照すると、従来技術のデジタルプロセスモニター回路は、リングオシレータ２０１、非同期式リップルカウンター２０２、ローカルカウンター２０３、及びレジスタインターフェース／制御器２０５を含んで構成される。
【００１１】
レジスタインターフェース／制御器２０５は、外部からクロック信号ＣＬＫ、開始命令ＤＰＭ＿ＳＴＡＲＴ、及びテストサイクルの周期ＤＰＭ＿ＣＯＵＮＴ＿ＤＯＷＮの入力を受けて、テスト終了信号ＤＰＭ＿ＤＯＮＥと、非同期式リップルカウンター２０２で生成されたカウント値ＤＰＭ＿ＣＯＵＮＴとを出力する。
【００１２】
レジスタインターフェース／制御器２０５は、開始命令ＤＰＭ＿ＳＴＡＲＴを受けると、リングオシレータ２０１の動作を開始するためのイネーブル信号ＥＮＡＢＬＥをリングオシレータ２０１に出力する。
【００１３】
イネーブル信号ＥＮＡＢＬＥを受けたリングオシレータ２０１は、クロックパルスＲＩＮＧ＿ＯＳＣ＿ＣＬＫ２０４を生成して非同期式リップルカウンター２０２及びレジスタインターフェース／制御器２０５に伝達する。
【００１４】
非同期式リップルカウンター２０２は、入力されたクロックパルスＲＩＮＧ＿ＯＳＣ＿ＣＬＫ２０４に基づいてダウンカウントする。
【００１５】
レジスタインターフェース／制御器２０５に開始命令ＤＰＭ＿ＳＴＡＲＴ信号が印加されている間に、ローカルカウンター２０３は、テストサイクルの周期ＤＰＭ＿ＣＯＵＮＴ＿ＤＯＷＮをレジスタインターフェース／制御器２０５から受ける。テストサイクルの周期ＤＰＭ＿ＣＯＵＮＴ＿ＤＯＷＮを受けたローカルカウンター２０３は、２ＤＰＭ＿ＣＯＵＮＴ＿ＤＯＷＮだけダウンカウントする。
【００１６】
ローカルカウンター２０３の値が"０"に到達すると、ローカルカウンター２０３は、テスト終了信号ＤＰＭ＿ＤＯＮＥをレジスタインターフェース／制御器２０５に伝達する。テスト終了信号ＤＰＭ＿ＤＯＮＥを受けたレジスタインターフェース／制御器２０５は、全体の回路動作を停止させる。このとき、非同期式リップルカウンター２０２は、カウント値ＤＰＭ＿ＣＯＵＮＴを生成してレジスタインターフェース／制御器２０５に伝達する。
【００１７】
それによって、レジスタインターフェース／制御器２０５は、非同期式リップルカウンター２０２から伝達されたカウント値ＤＰＭ＿ＣＯＵＮＴを出力する。
【００１８】
最後に、非同期式リップルカウンター２０２は、レジスタインターフェース／制御器２０５からリセット信号ＲＥＳＥＴの入力を受けて初期化される。そのとき、リングオシレータ２０１は、同期停止信号ＳＹＮＣ＿ＳＴＯＰをレジスタインターフェース／制御器２０５から受けて停止する。
【００１９】
レジスタインターフェース／制御器２０５から出力されたカウント値ＤＰＭ＿ＣＯＵＮＴを使用して、リングオシレータ２０１のクロックパルス２０４の周期を測定する。
【００２０】
図３は、従来技術に係るリングオシレータの速度を測定するための装置構成を示したブロック図である。
【００２１】
図３を参照すると、従来のリングオシレータの速度測定のための装置は、リングオシレータ３１６、リングカウンター３０７、イネーブル制御部ＥＮ３０８、システムカウンター３１１、及びカウント感知部ＣＯＵＮＴ  ＤＥＴ３１２を含んで構成される。
【００２２】
リングオシレータ３１６は、ＡＮＤゲート３０２と多数のインバータ３０３〜３０５が順次的に連結された構成を有し、最後のインバータ３０５の出力は、ＡＮＤゲート３０２にポジティブフィードバックされる。
【００２３】
リングオシレータ３１６は、クロックパルスＲＩＮＧ  ＣＬＫ３０６を発振してリングカウンター３０７に出力する。クロックパルスＲＩＮＧ  ＣＬＫ３０６の周期は、ＡＮＤゲート３０２から最後のインバータ３０５までの伝達遅延時間によって決定されるので、結果的に、使用されるインバータの個数に反比例する。
【００２４】
そして、クロックパルスＲＩＮＧ  ＣＬＫ３０６は、工程、温度及び電圧変化の影響によって最大または最小の周波数を有することができる。
【００２５】
クロックパルスＲＩＮＧ  ＣＬＫ３０６は、リングカウンター３０７に入力される。
【００２６】
リングカウンター３０７は、ダウンカウントするダウンカウンターとして、入力されるクロックパルスＲＩＮＧ  ＣＬＫ３０６の周期ごとに第１プリセット値を減少させる。
【００２７】
リングオシレータ３１６のＡＮＤゲート３０２は、リングオシレータ３１６の活性化に関与する。すなわち、ＡＮＤゲート３０２の出力が"１"であるとき、リングオシレータ３１６は、持続的にクロックパルス３０６を発振する。すなわち、リングオシレータ３１６は、リングカウンター３０７がダウンカウントするように上昇エッジパルスを提供する。
【００２８】
ＡＮＤゲート３０２は、クロックパルスＲＩＮＧ  ＣＬＫ３０６が"１"で、イネーブル制御部ＥＮ３０８の出力が"１"で、入力のうち一つであるディセーブル-シフトＤＩＳＡＢＬＥ−ＳＨＩＦＴ値が"１"であるとき、"１"を出力する。
【００２９】
ディセーブル-シフトＤＩＳＡＢＬＥ−ＳＨＩＦＴは、テスト装置から入力された値で、図３の装置がリングオシレータ３１６の速度を測定する間、テストのためのテストベクトルまたは論理値をブロックする役割をする。また、ディセーブル-シフトＤＩＳＡＢＬＥ−ＳＨＩＦＴは、そのシフトの終了時間とイネーブル制御部ＥＮ３０８の出力が"１"に変わる時間との間の周期の間に、ダウンカウントを停止させる機能を提供する。
【００３０】
イネーブル制御部ＥＮ３０８は、システムカウンター３１１にイネーブルＥＮＡＢＬＥ信号を提供する。また、上述したディセーブル-シフトＤＩＳＡＢＬＥ−ＳＨＩＦＴと一緒に、リングオシレータ３１６及びシステムカウンター３１１の活性化を制御する。
【００３１】
イネーブル制御部ＥＮ３０８から出力されたイネーブルＥＮＡＢＬＥ信号が"０"であると、リングオシレータ３１６の発振とシステムカウンター３１１の動作が停止する。
【００３２】
イネーブル制御部ＥＮ３０８は、一個のＤフリップフロップ（Ｄ  Ｆｌｉｐ−Ｆｌｏｐ）で構成される。
【００３３】
イネーブル制御部ＥＮ３０８は、カウント感知部ＣＯＵＮＴ  ＤＥＴ３１２の出力を受けて、システムクロックパルスＳＹＳ  ＣＬＫ３１０に同期されてＡＮＤゲート３０２及びシステムカウンター３１１にイネーブルＥＮＡＢＬＥ信号を出力する。
【００３４】
システムカウンター３１１は、イネーブル制御部ＥＮ３０８から出力されるイネーブルＥＮＡＢＬＥ信号に応答してイネーブルされ、システムクロックパルスＳＹＳ  ＣＬＫ３１０に同期されてシステムクロックパルスＳＹＳ  ＣＬＫ３１０の周期ごとに第２プリセット値を減少させる。
【００３５】
システムカウンター３１１は、減少した第２プリセットをカウント感知部ＣＯＵＮＴ  ＤＥＴ３１２に出力する。
【００３６】
カウント感知部ＣＯＵＮＴ  ＤＥＴ３１２は、システムカウンター３１１から入力された第２プリセット値を感知する。
【００３７】
カウント感知部ＣＯＵＮＴ  ＤＥＴ３１２は、システムカウンター３１１から入力される第２プリセット値が"０"または"１"であるときを感知し、その結果としてイネーブル制御部ＥＮ３０８に"０"の値を伝達する。
【００３８】
カウント感知部ＣＯＵＮＴ  ＤＥＴ３１２から"０"を受けたイネーブル制御部ＥＮ３０８は、"０"の値であるイネーブルＥＮＡＢＬＥ信号をＡＮＤゲート３０２及びシステムカウンター３１１に出力し、リングオシレータ３１６の発振とシステムカウンター３１１の動作を停止させる。
【００３９】
上記のようにリングオシレータ３１６が停止するとき、リングカウンター３０７は、第１プリセット値が周期的に減少して得られた減少値ＣＯＵＮＴ  ＶＡＬＵＥ３１５を出力する。その出力された減少値ＣＯＵＮＴ  ＶＡＬＵＥ３１５は、第２プリセット値及びシステムクロックパルスＳＹＳ  ＣＬＫ３１０の周期と一緒に、リングオシレータ３１６の速度を測定するための係数として使用される。
【００４０】
上記のような従来技術では、標準セルの伝達遅延時間を計算するために、リングオシレータから出力されるクロックパルスの幅を測定する。これは、オシロスコープまたはウェハー段階で測定がなされるべきであることを意味する。それによって、高性能装備が要求され、多くの人力と時間が要求される。
【００４１】
また、リングオシレータから出力されるクロックパルスの幅を測定する過程で、測定者によるエラー（Ｈｕｍａｎ  Ｅｒｒｏｒ）や装備自体の誤差が追加される可能性が多いので、正確な測定が難しいという問題がある。
【００４２】
一方、図４は、従来技術に係る標準セルの伝達遅延時間を計算するための測定時のエラーを説明するためのグラフで、最上位から、システムクロックパルスＳＹＳ  ＣＬＫ、リングオシレータのオン／オフを制御するためのイネーブルＥＮＡＢＬＥ信号、リングオシレータの出力パルスＲＩＮＧ  ＣＬＫ、誤差を有するリングカウンターの出力カウント値Ｃｏｕｎｔｅｒ'、及び基準カウント値Ｃｏｕｎｔｅｒ'’を表している。
【００４３】
図４において、２番目のイネーブル信号の印加時間とリングオシレータの発振周期が等比を有しないので、同一のイネーブル信号の印加時間でも、リングオシレータの一発振周期に対応する測定誤差を有することがある。
【００４４】
また、従来のリングオシレータに対する性能測定結果の標準偏差、平均及び平均とのデルタ値を求めることが難しい。
【００４５】
また、従来の装置は、多数のリングオシレータの動作時間を設定し、性能測定のためのカウンター初期値を設定するために、別途のレジスタバンクまたは多数のフリップフロップが要求されるので、全体のチップ大きさを増加させる。
【発明の開示】
【発明が解決しようとする課題】
【００４６】
本発明は、上記のような従来の問題点を解決するためになされたもので、その目的は、 ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）を通した標準セルライブラリーの性能を測定して検証するにおいて、内蔵された回路を使用することで、標準セルの性能を効果的に改善するための測定装置を提供することにある。
【００４７】
本発明の他の目的は、標準セルライブラリーの性能測定のために内蔵型で回路を具現し、測定者によるエラーや装備自体の誤差を除去することはもちろんで、測定を一層容易かつ迅速に正確に実施するための装置を提供することにある。
【００４８】
本発明の更に他の目的は、測定過程で要求される高性能装備や多くの人力及び時間などを節減するための装置を提供することにある。
【課題を解決するための手段】
【００４９】
上記のような目的を達成するための本発明に係る標準セルライブラリーの性能改善のための測定装置の一特徴は、外部から入力されるイネーブル信号によって活性化され、測定結果値を出力するリングオシレータブロックと；前記各リングオシレータブロックから出力される測定結果値のうち一つまたはそれ以上を選択的に出力するデコーダーと；前記デコーダーの出力を、定められた区間の間に受けて、その入力値の最大値と最小値との平均を出力するスタティスティックスアシスタ（ｓｔａｔｉｓｔｉｃｓ  ａｓｓｉｓｔｏｒ）とを含んで構成されることにある。
【００５０】
好ましくは、前記スタティスティックスアシスタから出力される値を用いて標準偏差と、前記スタティスティックスアシスタへの前記入力値と前記平均との間のデルタ値を計算し、前記各リングオシレータブロックでの単位セルの伝達遅延時間を算出し、前記標準セルライブラリーの異常有無を判断するために内蔵される診断部を含んで構成される。
【００５１】
ここで、前記診断部は、前記標準偏差が一定水準以上に大きい場合、前記スタティスティックスアシスタによってバイパスされるカウント値を通して前記標準セルライブラリーの異常有無を判断する。
【００５２】
好ましくは、前記各リングオシレータブロックは、前記イネーブル信号の周期をシステムクロックパルスの周期に再調整し、前記イネーブル信号を出力するイネーブルステイブル部と、前記イネーブルステイブル部から出力されるイネーブル信号値によって、一定周期を有するパルスを発振するリングオシレータと、前記イネーブルステイブル部から出力されるイネーブル信号値によって、システムクロックパルスを選択的に出力するクロックオン部と、前記リングオシレータで発振したパルスの上昇エッジ及び下降エッジのうち何れか一つで動作する上昇カウンターと、前記リングオシレータで発振したパルスの上昇エッジ及び下降エッジのうち何れか一つで動作する下降カウンターと、前記クロックオン部によって印加される前記システムクロックパルスを受けて、前記システムクロックパルスの上昇エッジで動作するＲＥＦカウンターと、前記イネーブル信号値によって前記リングオシレータが停止するとき、前記上昇カウンター、前記下降カウンター及び前記ＲＥＦカウンターの出力を受けて最終カウント値を保存または出力するキャプチャデータ保存部とを含んで構成される。
【００５３】
前記リングオシレータは、ＮＡＮＤゲートと多数の単位セルが順次的に連結された構造であり、前記発振したパルスを前記ＮＡＮＤゲートにフィードバックする。
【００５４】
また、前記ＲＥＦカウンターは、前記イネーブル信号が前記リングオシレータに印加された時間を測定するためにアップカウントまたはダウンカウントを行う。
【００５５】
また、前記上昇カウンター及び前記下降カウンターは、前記リングオシレータで発振したパルスの周期または半周期を測定するためにアップカウントまたはダウンカウントを行う。
【００５６】
また、前記クロックオン部で出力する前記システムクロックパルスの幅が前記ＲＥＦカウンターで認識可能な最小パルス幅より小さい幅を持たないように、前記イネーブルステイブル部は、出力される前記イネーブル信号値を前記システムクロックパルスに同期させる。
【００５７】
また、前記下降カウンターは、前記リングオシレータで発振するパルスの周期を測定するとき、測定誤差を減少させるために前記発振したパルスの前記上昇エッジまたは前記下降エッジでアップカウントまたはダウンカウントを行う。
【００５８】
好ましくは、前記スタティスティックスアシスタは、前記デコーダーの出力のうち一定区間の間の出力を無視し、以後の前記デコーダーの出力を前記定められた区間の間に受ける。ここで、前記スタティスティックスアシスタは、前記定められた区間の間に受けた値を累積加算する累積加算部と、前記入力された値を最大値と最小値に区分して保存する最小最大値保存部とを含む。
【００５９】
好ましくは、前記測定装置は、回路ボードまたはテストボード上に内蔵される。
【００６０】
本発明の他の目的、特徴及び利点は、添付した図面を参照した各実施例の詳細な説明を通して明白になるだろう。
【発明の効果】
【００６１】
本発明によると、標準セルライブラリーの性能を評価して診断するにおいて、内蔵された回路を使用することで、標準セルの性能を一層容易かつ迅速に正確に実施することができ、標準セルライブラリーを効果的に改善することができる。
【００６２】
また、本発明では、標準セルライブラリーの性能測定のために内蔵型測定回路を使用するので、測定者によるエラーや装備自体の誤差を除去することができる。
【００６３】
また、本発明では、性能測定のために内蔵型測定回路を使用し、別途の高性能装備や多くの人力及び時間などが要求されないので、資源効率面で多くの節減効果がある。特に、内蔵型測定回路を通して性能測定期間を短縮し、全体的に標準セルライブラリーの開発期間を短縮することができる。
【００６４】
また、従来には、イネーブル信号の印加時間とリングオシレータの発振周期が等比を有しないので、リングオシレータの一発振周期に対応する測定誤差が発生していたが、本発明では、下降カウンターを追加することで、回路的に一周期だけの誤差を１／２に減少することができ、全体的にリングオシレータが発振するクロック周期の誤差も減少し、より正確な性能測定を支援する。
【００６５】
また、多様な種類のリングオシレータの性能を容易かつ選択的に測定することができる。
【発明を実施するための最良の形態】
【００６６】
以下、添付された図面を参照して本発明の実施例の構成及びその作用を説明するが、図面に基づいて説明される本発明の構成及び作用は、少なくとも一つの実施例として説明されるものに過ぎなく、これによって上記の本発明の技術的思想、その核心的な構成及び作用が制限されることはない。
【００６７】
図５は、本発明の一実施例に係るリングオシレータに対する性能測定のための内蔵型装置構成を示したブロック図である。
【００６８】
図５を参照すると、本発明に係る測定装置は、内蔵型で具現される。
【００６９】
本発明に係る測定装置は、多数のリングオシレータブロック４０１、デコーダー４０２、及びスタティスティックスアシスタ（Ｓｔａｔｉｓｔｉｃｓ  Ａｓｓｉｓｔｏｒ）４０３を含んで構成される。
【００７０】
多数のリングオシレータブロック４０１は、単位セル種類別に構成されるリングオシレータブロック４０４を含む。一例として、単位セル種類別に構成される一つのリングオシレータブロック４０４を図６に示す。
【００７１】
図６は、本発明の一実施例に係るリングオシレータブロックの構成を示したブロック図である。
【００７２】
図６に示したリングオシレータブロック４０４は、イネーブルステイブル部５０１、リングオシレータ５０２、クロックオン部５０３、上昇カウンター５０４、下降カウンター５０５、ＲＥＦカウンター５０６、及びキャプチャデータ保存部５０７を含んで構成される。
【００７３】
イネーブルステイブル部５０１は、外部から入力されるイネーブル信号の周期をシステムクロックパルスＳＹＳ  ＣＬＫ５１２の周期に再調整する。このために、イネーブルステイブル部５０１は、一つのＤフリップフロップを含んで構成される。そのＤフリップフロップは、システムクロックパルスＳＹＳ  ＣＬＫ５１２の下降エッジで動作する。
【００７４】
リングオシレータ５０２は、ＮＡＮＤゲート５０９と多数の単位セルＵ１〜ＵＮが順次的に連結された構造で、第１単位セルＵ１から第Ｎ単位セルＵＮまで順次的に連結される。最後の単位セルである第Ｎ単位セルＵＮの出力５１１は、フィードバックされてＮＡＮＤゲート５０９に入力される。
【００７５】
クロックオン部５０３は、イネーブルステイブル部５０１から出力されるイネーブル信号によって、システムクロックパルスＳＹＳ  ＣＬＫ５１２をＲＥＦカウンター５０６に選択的に印加する。
【００７６】
上昇カウンター５０４は、リングオシレータ５０２によって持続的に発振されて出力されるリングクロックパルスＲｉｎｇ  ＣＬＫ５１１の上昇エッジ及び下降エッジのうち何れか一つでアップカウントまたはダウンカウントを行う。上昇カウンター５０４は、上昇エッジで動作することがより好ましい。
【００７７】
下降カウンター５０５は、リングオシレータ５０２によって持続的に発振されて出力されるリングクロックパルスＲｉｎｇ  ＣＬＫ５１１の上昇エッジ及び下降エッジのうち何れか一つでアップカウントまたはダウンカウントを行う。この下降カウンター５０５は、リングオシレータ５０２によって発振するリングクロックパルスＲｉｎｇ  ＣＬＫ５１１の周期を測定するとき、測定誤差を減少するために提供される。しかし、下降カウンター５０５は、下降エッジで動作することがより好ましい。
【００７８】
ＲＥＦカウンター５０６は、システムクロックパルスＳＹＳ  ＣＬＫ５１２の上昇エッジで動作する。
【００７９】
キャプチャデータ保存部５０７は、本発明に係る装置が動作を中止するとき、最終のカウント値を保存する。
【００８０】
上記のような構成において、リングオシレータ５０２を構成する単位セルの個数は、図７のスパイスシミュレーション結果を通して決定される。図７は、本発明におけるリングオシレータの単位セル個数を決定するためのスパイスシミュレーション結果を示したグラフである。すなわち、図７の結果において、一定のパルス幅を有するものを、使用される単位セルに決定する。
【００８１】
イネーブルステイブル部５０１からリングオシレータ５０２のＮＡＮＤゲート５０９に入力されるイネーブル信号５１０が"１"であると、一定の周期を有するリングクロックパルスＲｉｎｇ  ＣＬＫ５１１を発振する。
【００８２】
リングクロックパルスＲｉｎｇ  ＣＬＫ５１１の周期は、ＮＡＮＤゲート５０９から最後の第Ｎ単位セルＵＮまでの伝達遅延時間によって決定されるので、結果的に、使用される単位セルの個数に反比例する。
【００８３】
そして、リングクロックパルスＲｉｎｇ  ＣＬＫ５１１の周期は、工程、温度、電圧変化の影響によって最大または最小の周波数を有することができる。
【００８４】
デコーダー４０２は、外部から入力される選択信号ＳＥＬ４０５によって、各リングオシレータブロック４０１の出力のうち一つまたはそれ以上を選択的に出力する。
【００８５】
スタティスティックスアシスタ４０３は、最小最大値（Ｍｉｎ＿ＭＡＸ）保存部４０７及び累積加算（Ｔｏｔａｌ  Ｓｕｍ）部４０８を含んで構成される。
【００８６】
デコーダー４０２の出力、すなわち、選択信号ＳＥＬ４０５によって選択された各リングオシレータブロック４０１の測定結果値４０９，４１０，４１１は、スタティスティックスアシスタ４０３に入力される。
【００８７】
各リングオシレータブロック４０１に対する測定が複数回実施されるとき、スタティスティックスアシスタ４０３は、外部から入力されるイグノアインデックス（Ｉｇｎｏｒｅ  Ｉｎｄｅｘ）４０６によって、デコーダー４０２から入力される最初の測定結果値４０９，４１０，４１１からイグノアインデックス４０６によって指示されるＮ番目の測定結果値４０９，４１０，４１１を無視する。
【００８８】
次に、測定回数がイグノアインデックス４０６によって指示されるＮ番目を超えると、スタティスティックスアシスタ４０３は、以後にデコーダー４０２から入力される測定結果値４０９，４１０，４１１の平均値ＡＶＥ  Ｖａｌｕｅ４１３を求める。
【００８９】
前記平均値４１３を求めるために、累積加算部４０８は、デコーダー４０２から入力される測定結果値４０９，４１０，４１１を累積加算する。
【００９０】
そして、図６において複数回にかけて測定した各カウンター５０４，５０５，５０６の出力のうち最大／最小値ＭＩＮ＿ＭＡＸ４１４を保存する。
【００９１】
このとき、標準偏差を求め、その標準偏差が大きい場合には、スタティスティックスアシスタ４０３によってバイパスされるカウント値ＣＮＴ  Ｖａｌｕｅ４１２を通して診断を実施する。
【００９２】
以下、上記のような構成に基づいて本発明を詳細に説明する。以下では、４８回の性能診断のための測定を実施した場合を例として説明する。
【００９３】
本発明に係る装置の電源をオンにする。このとき、単位セル種類別にリングオシレータブロック４０４に備わったリングオシレータ５０２の入力のうちイネーブル信号の値を知らない。すなわち、不安定な状態（Ｕｎｋｎｏｗｎ）で性能診断のための測定を開始する。
【００９４】
このような理由によって、本発明では、測定のための動作時に、リングオシレータ５０２が安定化されるまで充分な時間の間に初期化信号ＲＥＳＥＴを印加する（Ｓ１）。
【００９５】
ここで、前記初期化信号を印加する時間、すなわち、初期化時間は、ゲート水準のシミュレーションまたはスパイスシミュレーションを通して図７のようなリングオシレータ出力波形図から求める。
【００９６】
リングオシレータ５０２が安定化されると、測定対象であるリングオシレータブロック４０４に入力されるイネーブル信号値は、"１"から"０"に変化されて任意の時間の間に印加される（Ｓ２）。
【００９７】
イネーブルステイブル部５０１は、外部から入力されるイネーブル信号５０８をシステムクロックパルスＳＹＳ  ＣＬＫ５１２に同期させる（Ｓ３）。例えば、イネーブルステイブル部５０１は、クロックオン部５０３から出力するシステムクロックパルスの幅がＲＥＦカウンター５０６で認識可能な最小パルス幅より小さい幅を持たないように、出力するイネーブル信号５１０値をシステムクロックパルスＳＹＳ  ＣＬＫ５１２に同期させる。
【００９８】
前記イネーブルステイブル部５０１の出力５１０が"１"であるとき、リングオシレータ５０２を活性化させる。
【００９９】
活性化されたリングオシレータ５０２は、一定周期を有するリングクロックパルスＲｉｎｇ  ＣＬＫ５１１を持続的に発振する（Ｓ４）。
【０１００】
その反面、前記イネーブルステイブル部５０１の出力５１０が"０"であるとき、リングオシレータ５０２を非活性化させる。
【０１０１】
非活性化されたリングオシレータ５０２は、一定周期を有するリングクロックパルス（Ｒｉｎｇ  ＣＬＫ）５１１の発振を停止する（Ｓ５）。
【０１０２】
リングオシレータ５０２は、発振したリングクロックパルスＲｉｎｇ  ＣＬＫ５１１を上昇カウンター５０４及び下降カウンター５０５に出力する（Ｓ６）。
【０１０３】
上昇カウンター５０４は、リングオシレータ５０２で発振されたリングクロックパルス Ｒｉｎｇ  ＣＬＫ５１１の上昇エッジによって動作し、下降カウンター５０５は、リングオシレータ５０２で発振されたリングクロックパルスＲｉｎｇ  ＣＬＫ５１１の下降エッジによって動作する。
【０１０４】
特に、前記二つのカウンター５０４，５０５の動作が活性化されるときには、入力されるリングクロックパルス５１１の周期ごとにアップカウンターまたはダウンカウンターとして動作する。すなわち、リングクロックパルス５１１の周期ごとにアップカウントまたはダウンカウントを行う。しかし、二つのカウンター５０４，５０５の動作が非活性化されるときには、カウンティング動作を停止する（Ｓ７）。
【０１０５】
一方、イネーブルステイブル部５０１の出力５１０が"１"であるとき、クロックオン部５０３は、外部から入力されるシステムクロックパルスＳＹＳ  ＣＬＫ５１２をＲＥＦカウンター５０６に印加する。
【０１０６】
システムクロックパルスＳＹＳ  ＣＬＫ５１２を受けたＲＥＦカウンター５０６は、そのシステムクロックパルス５１２の周期ごとにアップカウントまたはダウンカウントを行う。例えば、ＲＥＦカウンター５０６は、システムクロックパルスＳＹＳ  ＣＬＫ５１２の上昇エッジによって動作する（Ｓ８）。
【０１０７】
その反面、イネーブルステイブル部５０１の出力５１０が"０"であるとき、クロックオン部５０３は、外部から入力されるシステムクロックパルスＳＹＳ  ＣＬＫ５１２がＲＥＦカウンター５０６に印加されることを防止する。それによって、ＲＥＦカウンター５０６は、アップカウンティングまたはダウンカウンティング動作を停止する（Ｓ９）。
【０１０８】
イネーブルステイブル部５０１の出力５１０が"１"であると、キャプチャデータ保存部５０７は、動作中である三個のカウンター５０４，５０５，５０６の出力５１３，５１４，５１５を保存しない（Ｓ１０）。
【０１０９】
しかし、イネーブルステイブル部５０１の出力５１０が"０"であると、三個のカウンター５０４，５０５，５０６の動作を停止し、キャプチャデータ保存部５０７は、動作停止状態の三個のカウンター５０４，５０５，５０６の出力５１３，５１４，５１５を保存すると同時にデコーダー４０２に出力する。すなわち、本発明に係るリングオシレータブロックの動作が中止されると、最終カウント値を保存する（Ｓ１１）。
【０１１０】
上述したように、最終カウント値が発生するまでの過程（Ｓ１〜１１）を経て、図８に示したリングオシレータブロック４０４の出力波形が得られる。図８は、本発明におけるリングオシレータに対するＲＣ寄生パラメータを有するスパイスシミュレーション結果を示したグラフである。
【０１１１】
デコーダー４０２は、リングオシレータブロック４０４を含む多数のリングオシレータブロック４０１から出力される結果を受ける。
【０１１２】
そして、デコーダー４０２は、外部から入力される選択信号ＳＥＬ４０５によって、各リングオシレータブロック４０１の出力のうち一つまたはそれ以上を選択的に出力する。すなわち、デコーダー４０２は、選択信号ＳＥＬ４０５によって各出力４０９，４１０，４１１をスタティスティックスアシスタ４０３に選択的に伝達する（Ｓ１２）。
【０１１３】
上述したように、一例として、上記の過程（Ｓ１〜１２）を４８回反復的に行う（Ｓ１３）。
【０１１４】
以後、スタティスティックスアシスタ４０３は、毎回デコーダー４０２から出力される結果４０９，４１０，４１１のうち、外部から入力されたイグノアインデックス４０６によって指示される回数に対応する結果を無視する。
【０１１５】
すなわち、スタティスティックスアシスタ４０３は、イグノアインデックス４０６によって指示されるＮ番目のデコーダー４０２から出力される結果４０９，４１０，４１１まで無視し、（Ｎ＋１）番目のデコーダー４０２から始めて、出力される結果４０９，４１０，４１１に対する累積加算などの処理を行う。
【０１１６】
例えば、スタティスティックスアシスタ４０３は、（Ｎ＋１）番目から４８番目の出力結果４０９，４１０，４１１に対する処理を行った後、すなわち、４８回の測定を行った後、その間の測定結果値４０９，４１０，４１１の平均値ＡＶＥ  Ｖａｌｕｅ４１３を求めて出力する。
【０１１７】
これと同時に、スタティスティックスアシスタ４０３は、（Ｎ＋１）番目から４８番目の測定結果を出力する間に、毎度デコーダー４０２の出力を以前の出力と比較し、最大／最小値ＭＩＮ＿ＭＡＸ４１４を保存する。スタティスティックスアシスタ４０３は、最大／最小値ＭＩＮ＿ＭＡＸ４１４などのデータを保存するために、レジスタバンクまたは多数のフリップフロップを備えている。レジスタバンクまたは多数のフリップフロップは、デコーダー４０２の各出力４０９，４１０，４１１を累積加算した結果も保存することができる。
【０１１８】
もちろん、スタティスティックスアシスタ４０３は、前記保存された最大／最小値ＭＩＮ＿ＭＡＸ４１４も、（Ｎ＋１）番目から４８番目の測定結果の一つとして出力する。
【０１１９】
また、本発明では、スタティスティックスアシスタ４０３から出力される平均値４１３及び／または最大／最小値ＭＩＮ＿ＭＡＸ４１４に対する標準偏差を求める。
【０１２０】
計算された標準偏差が、定められた基準値より大きい場合、スタティスティックスアシスタ４０３によってバイパスされるカウント値ＣＮＴ  Ｖａｌｕｅ４１２を使用して診断を実施する。
【０１２１】
すなわち、本発明では、スタティスティックスアシスタ４０３の各出力４１２，４１３，４１４のうち少なくとも一つを使用して性能診断を実施する。すなわち、スタティスティックスアシスタ４０３の各出力４１２，４１３，４１４を使用して各単位セルの伝達遅延時間を計算する。
【０１２２】
まず、下記の式１を通して、リングオシレータに印加されたイネーブル信号"１"が印加される区間の間の時間Ｅｎ＿Ｔｉｍｅを計算する。
【０１２３】
（式１）
Ｅｎ＿Ｔｉｍｅ＝システムクロックパルスＳＹＳ  ＣＬＫ周期×ＲＥＦ＿ＴＲ
【０１２４】
例えば、システムクロックパルス周期を１０ｎｓ（１００ＭＨｚ）に定める。そして、前記"ＲＥＦ＿ＴＲ"は、スタティスティックスアシスタ４０３から出力されたＲＥＦカウンター５０６の平均出力値である。ＲＥＦカウンター５０６は、リングオシレータに印加された時間を測定するためにアップカウンティまたはダウンカウンティングを行う。
【０１２５】
次いで、リングオシレータの測定結果を出力する反復回数ＲＯＳＣ＿ｌｏｏｐは、次の式２を通して計算する。
【０１２６】
（式２）
ＲＯＳＣ＿ｌｏｏｐ＝Ｆａｌｌ＿ＴＲ＋Ｒｉｓｅ＿ＴＲ＋０．５
【０１２７】
上記の式において、"Ｆａｌｌ＿ＴＲ”は、スタティスティックスアシスタ４０３から出力された下降カウンター５０５の平均出力値で、"Ｒｉｓｅ＿ＴＲ"は、スタティスティックスアシスタ４０３から出力された上昇カウンター５０４の平均出力値である。上昇カウンター５０４と下降カウンター５０５は、リングオシレータで発振したパルスの周期または半周期を測定するためにアップカウントまたはダウンカウントを行う。
【０１２８】
次いで、リングオシレータが発振するリングクロックパルス５１１の半周期ＯＳＣ＿Ｈａｌｆ＿Ｐｅｒｉｏｄは、次の式３を通して計算される。すなわち、上記の式１と式２で計算された結果を使用して計算する。
【０１２９】
（式３）
ＯＳＣ＿Ｈａｌｆ＿Ｐｅｒｉｏｄ＝Ｅｎ＿Ｔｉｍｅ／ＲＯＳＣ＿ｌｏｏｐ
【０１３０】
次に、単位セルの伝達遅延時間を、下記の式４を通して計算する。
【０１３１】
（式４）
Ｕｎｉｔ  Ｃｅｌｌ  Ｄｅｌａｙ＝ＯＳＣ＿Ｈａｌｆ＿Ｐｅｒｉｏｄ／Ｕｎｉｔ  Ｃｅｌｌ個数×２
【０１３２】
前記単位セルの伝達遅延時間は、上昇伝達遅延時間と下降伝達遅延時間との合計で、前記式３で計算された結果を使用して計算する。
【０１３３】
前記伝達遅延時間を構成する上昇伝達遅延時間と下降伝達遅延時間は、次の式５と式６で計算される。
【０１３４】
（式５）
ｔＰＬＨ＝単位セルの伝達遅延時間×ＬＨ
【０１３５】
（式６）
ｔＰＨＬ＝ＯＳＣ＿Ｐｅｒｉｏｄ×ＨＬ
【０１３６】
上記の式５において、"ｔＰＬＨ"は、単位セルの下降伝達遅延時間で、"ＬＨ"は、スパイスシミュレーション結果における単位セルの下降伝達遅延時間の比率である。
【０１３７】
また、前記式６において、"ｔＰＨＬ"は、単位セルの上昇伝達遅延時間で、"ＯＳＣ＿Ｐｅｒｉｏｄ"は、上記の式３を通して計算された半周期ＯＳＣ＿Ｈａｌｆ＿Ｐｅｒｉｏｄから計算されるリングクロックパルス５１１の周期で、"ＨＬ"は、スパイスシミュレーション結果における単位セルの上昇伝達遅延時間の比率である。
【０１３８】
次いで、スタティスティックスアシスタ４０３から出力した測定結果４１２，４１３，４１４から標準偏差、平均、平均とのデルタ値を求めて、上記の式から計算された単位セルの伝達遅延時間の正確度及び回路の異常有無を判断する。本発明の装置は、上記のように、スタティスティックスアシスタ４０３から出力した測定結果４１２，４１３，４１４から標準偏差、平均、平均とのデルタ値を求めて、上記の式から計算された単位セルの伝達遅延時間の正確度及び回路の異常有無を判断する診断部（図示せず）を含む。
【０１３９】
結局、本発明において、診断部は、単位セルの伝達遅延時間を正確に計算し、異常有無を判断するために計算されるリングオシレータに対する性能測定結果の標準偏差、平均及び平均とのデルタ値を容易に求めることができる。
【０１４０】
一方、本発明に係る測定装置は、回路ボードまたはテストボード上に内蔵される。
【０１４１】
以上説明した内容を通して、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることを理解できるだろう。
【０１４２】
したがって、本発明の技術的範囲は、実施例に記載された内容に限定されるものでなく、特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【０１４３】
【図１】従来技術に係るリングオシレータを示したブロック図である。
【図２】従来技術に係るデジタルプロセスモニターの回路構成を示したブロック図である。
【図３】従来技術に係るリングオシレータの速度を測定するための装置構成を示したブロック図である。
【図４】従来技術に係る標準セルの伝達遅延時間計算のための測定時のエラーを説明するためのグラフである。
【図５】本発明の一実施例に係るリングオシレータに対する性能測定のための内蔵型装置構成を示したブロック図である。
【図６】本発明の一実施例に係るリングオシレータブロックの構成を示したブロック図である。
【図７】本発明におけるリングオシレータの単位セル個数を決定するためのスパイスシミュレーション結果を示したグラフである。
【図８】本発明におけるリングオシレータに対するＲＣ寄生パラメータを有するスパイスシミュレーション結果を示したグラフである。
【符号の説明】
【０１４４】
４０１  リングオシレータブロック
４０２  デコーダー
４０３  スタティスティックスアシスタ
５０１  イネーブルステイブル部
５０３  クロックオン部
５０６  ＲＥＦカウンター
５０７  キャプチャデータ保存部
【図１】
2009008681.tif 000003
【図２】
2009008681.tif 000004
【図３】
2009008681.tif 000005
【図４】
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【図５】
2009008681.tif 000007
【図６】
2009008681.tif 000008
【図７】
2009008681.tif 000009
【図８】
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