(57)【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該半導体基板の上に第１の距離で離間して複数設けられた第１のエピタキシャル層よりなる第１半導体層と、
第２の距離で離間し且つ前記第１半導体層と隣接して複数設けられ、前記第１のエピタキシャル層と逆の導電型の第２のエピタキシャル層よりなる第２半導体層と、
第３の距離で離間し且つ前記第２半導体層と隣接して複数設けられ、前記第１のエピタキシャル層と同じ導電型の第３のエピタキシャル層よりなる第３半導体層と、
隣り合う前記第３半導体層の間に第４の距離で離間して埋め込まれた複数の絶縁層と、を具備し、
半導体ウエハ表面に対して垂直方向に複数のｐｎ接合が設けられ、隣り合う前記絶縁層の間に前記第１半導体層、前記第２半導体層および前記第３半導体層が配置されることを特徴とする半導体ウエハ。
【請求項２】
前記第３の半導体層と前記絶縁層の間に、導電型が交互になるように隣接する他の半導体層を設けることを特徴とする請求項１に記載の半導体ウエハ。
【請求項３】
前記第１半導体層、前記第２半導体層、前記第３半導体層および前記他の半導体層は、前記半導体ウエハ表面に対して垂直方向に不純物濃度プロファイルが均一であることを特徴とする請求項２に記載の半導体ウエハ。
【請求項４】
一導電型半導体基板を準備し、該半導体基板上に第１のエピタキシャル層を形成する工程と、
前記第１のエピタキシャル層にトレンチを複数形成し、第１半導体層を形成する工程と、
前記第１のエピタキシャル層と異なる導電型の第２エピタキシャル層を形成する工程と、
前記第２エピタキシャル層を全面異方性エッチングして前記第１半導体層に隣接する第２半導体層を形成する工程と、
前記第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程と、
前記第３のエピタキシャル層を全面異方性エッチングし、前記第２半導体層に隣接する第３の半導体層を形成する工程と、
隣り合う前記第３の半導体層の間に絶縁層を埋め込む工程と、
を具備し、
半導体ウエハ表面に対して垂直方向に複数のｐｎ接合を形成することを特徴とする半導体ウエハの製造方法。
【請求項５】
前記トレンチ形成後、熱酸化によりダメージ層を除去することを特徴とする請求項４に記載の半導体ウエハの製造方法。
【請求項６】
前記第３の半導体層を形成後で且つ前記絶縁層の形成前に、他のエピタキシャル層を形成する工程と、該他のエピタキシャル層の全面異方性エッチングを行う工程とを有し、導電型が交互になるように互いに隣接する他の半導体層を形成することを特徴とする請求項４に記載の半導体ウエハの製造方法。
【請求項７】
前記第１半導体層、前記第２半導体層、前記第３半導体層および前記他の半導体層は、前記半導体ウエハ表面に対して垂直方向に不純物濃度プロファイルが均一であることを特徴とする請求項６に記載の半導体ウエハの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの製造方法に係り、特に高耐圧で低オン抵抗を実現する半導体ウエハの製造工程の短縮化、および特性向上を実現する半導体ウエハの製造方法に関する。
【背景技術】
【０００２】
高耐圧で低オン抵抗を実現するシリコン半導体ウエハとして、ピラー状にｐ型半導体領域とｎ型半導体領域を設けて、ウエハ表面に対して垂直に、複数のｐｎ接合を形成したウエハ構造が知られている（例えば特許文献１参照）。
【０００３】
これらは、ｐ型半導体領域とｎ型半導体領域の不純物濃度および幅が所望の値に選択することにより、逆方向電圧印加時にはｐｎ接合で高耐圧を実現できる。以下このような構造を、超接合（スーパージャンクション）構造と称して説明する。
【０００４】
図１０および図１１を参照して超接合構造のウエハの製造方法の一例を説明する。
【０００５】
図１０を参照して、ｎ＋型半導体基板１１を準備し、この表面に例えばｎ型半導体層（エピタキシャル層）１２’を６μｍ程度積層する。所定の間隔で開口したマスクを設けてｐ型不純物を注入し、ｐ型半導体領域１３’を形成する（図１０（Ａ））。
【０００６】
そしてｎ型半導体層１２’の積層（エピタキシャル成長）工程と、ｐ型不純物の注入工程を例えば７回程度繰り返し、所望の厚み（例えば４２μｍ程度）の多段エピタキシャル層を形成し、最後にｐ型不純物を拡散し、ピラー状のｎ型半導体領域１２と、ｐ型半導体領域１３とが交互に配置された超接合構造のウエハ２０を形成する（図１０（Ｂ））。
【０００７】
また、以下の方法も知られている。
【０００８】
図１１を参照して、例えばｎ＋型半導体基板２１上にｎ型半導体層（エピタキシャル層）２２を所望の厚みに積層し、ｎ型半導体層がピラー状に残存するように複数のトレンチ２３を形成する（図１１（Ａ））。その後、トレンチ２３側壁に露出したｎ型半導体層２２に、ｐ型不純物の斜めイオン注入を行い、ピラー状のｐ型半導体領域２４を設ける（図１１（Ｂ））。更にｐ型半導体領域２４間に絶縁膜２５を埋め込み、超接合構造のウエハ３０を得る（図１１（Ｃ））。
【特許文献１】国際公開第０２／０６７３３３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１０の如く、超接合構造を有するウエハを得る従来の方法は、半導体ウエハの厚み方向に多段階にエピタキシャル層を形成する工程とイオン注入・拡散工程が必要となり、非常に工程数が多くなる問題がある。
【００１０】
また、ピラー状の半導体領域は、実際には不純物の拡散領域を多層に積層した形状であるので、ピラーの側面（ｐｎ接合面）は、波状となり、空乏層の広がりが厳密には均一になりにくい問題がある。
【００１１】
一方、図１１の如く、一部のピラー状の半導体層を斜めイオン注入で形成する方法の場合、イオン注入で形成された、例えばｐ型半導体層の不純物プロファイルを、ウエハ垂直方向に均一にするために図１１（Ａ）のように溝の幅を広げる必要がある。そのため超接合構造を多数配置することは困難である。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該半導体基板の上に第１の距離で離間して複数設けられた第１のエピタキシャル層よりなる第１半導体層と、第２の距離で離間し且つ前記第１半導体層と隣接して複数設けられ、前記第１のエピタキシャル層と逆の導電型の第２のエピタキシャル層よりなる第２半導体層と、第３の距離で離間し且つ前記第２半導体層と隣接して複数設けられ、前記第１のエピタキシャル層と同じ導電型の第３のエピタキシャル層よりなる第３半導体層と、隣り合う前記第３半導体層の間に第４の距離で離間して埋め込まれた複数の絶縁層と、を具備し、半導体ウエハ表面に対して垂直方向に複数のｐｎ接合が設けられ、隣り合う前記絶縁層の間に前記第１半導体層、前記第２半導体層および前記第３半導体層が配置されることにより解決するものである。
【００１３】
第２に、一導電型半導体基板を準備し、該半導体基板上に第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層にトレンチを複数形成し、第１半導体層を形成する工程と、前記第１のエピタキシャル層と異なる導電型の第２エピタキシャル層を形成する工程と、前記第２エピタキシャル層を全面異方性エッチングして前記第１半導体層に隣接する第２半導体層を形成する工程と、前記第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程と、前記第３のエピタキシャル層を全面異方性エッチングし、前記第２半導体層に隣接する第３の半導体層を形成する工程と、隣り合う前記第３の半導体層の間に絶縁層を埋め込む工程と、を具備し、半導体ウエハ表面に対して垂直方向に複数のｐｎ接合を形成することを特徴とする半導体ウエハの製造方法。
により解決するものである。
【発明の効果】
【００１４】
本発明によれば、以下の効果が得られる。
【００１５】
第１に、超接合を形成するｐ型半導体層およびｎ型半導体層の全てが、エピタキシャル層であるので、半導体ウエハの表面に対して垂直方向に不純物濃度プロファイルの均一な、ｐ型半導体層およびｎ型半導体層が繰り返し配置される構造を実現できる。これにより、空乏層の広がりが均一な超接合を有する半導体ウエハを提供できる。
【００１６】
第２に、超接合を形成する半導体層は全てエピタキシャル層であるので、ｐｎ接合面を、半導体ウエハの表面に対して垂直に形成できる。半導体ウエハの厚み方向に、多段階にエピタキシャル層の形成とイオン注入を繰り返して形成した超接合構造の場合には、ｐｎ接合面が実際には波状となり、空乏層の広がりが厳密には均一になりにくい問題がある。しかし、本実施形態ではｐｎ接合面は半導体ウエハ表面に対して垂直面となり、これによっても空乏層の広がりを均一にすることができる。
【００１７】
第３に、超接合を形成する全ての半導体層が、エピタキシャル層であるので、複数のｐｎ接合が存在する半導体ウエハの断面における、各半導体層の幅（短辺の長さ）を所望の値に形成することができる。
【００１８】
つまり、それぞれの半導体層の幅を従来より低減することも可能となる。半導体層の幅を狭めることにより、各半導体層中に広がる空乏層がピンチオフする幅も狭くなる。つまり、同じ耐圧を維持する場合には、半導体層の幅を狭めることにより各半導体層の不純物濃度を高めることができる。従って、順方向電圧印加時に電流経路となる半導体ウエハの抵抗をより低減できる。
【００１９】
第４に、超接合を形成するｐ型半導体層とｎ型半導体層とを繰り返し形成し、最後に半導体層間の空間部に絶縁層埋め込むことにより、エピタキシャル層の接合部分で発生する結晶欠陥を防止できる。
【００２０】
すなわち、全てのｐ型半導体層とｎ型半導体層をエピタキシャル層で形成する場合、最後に埋め込むエピタキシャル層は残った空間部の略中心付近で当接することになる。しかし、両側から成長したエピタキシャル層の単結晶の接合がずれたり、接合面においてボイドが発生する場合もあり、半導体ウエハとしての特性が劣化する恐れがある。
【００２１】
しかし、半導体層間の空間部に最後に埋め込む材料を、絶縁層とすることにより、エピタキシャル層の接合面で発生する不良を回避できる。
【００２２】
第５に、半導体ウエハの厚み方向に多段階にエピタキシャル成長とイオン注入を行って複数のｐｎ接合を形成する従来方法と比較して、半導体ウエハの製造工程を削減できる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態を、図１から図９を参照して、半導体基板がｎ型シリコン半導体基板の場合を例に、詳細に説明する。
【００２４】
本発明の半導体ウエハは、一導電型半導体基板と、第１半導体層と、第２半導体層と、第３半導体層と、絶縁層とから構成され、当該半導体ウエハ表面に対して垂直方向に複数のｐｎ接合が設けられたものである。
【００２５】
図１は、本実施形態の半導体ウエハ１０の一例を示す図であり、図１（Ａ）が断面図、図１（Ｂ）および図１（Ｃ）が半導体ウエハ１０の一主面のパターンを示す図である。尚、図１（Ａ）は図１（Ｂ）のａ−ａ線に相当する断面図である。
【００２６】
図１（Ａ）を参照して、一導電型半導体基板１は、例えば不純物濃度が１×１０２０ｃｍ−３程度の高濃度のｎ型シリコン半導体基板である。
【００２７】
第１半導体層２は、半導体基板１の上に複数設けられた、例えばピラー状のｎ型エピタキシャル層である。隣り合う第１半導体層２は第１の距離Ｌ１で離間して配置される（図３（Ｂ）参照）。第１半導体層２の図１の断面におけるピラーの幅Ｗ１は例えば８μｍ程度であり（図３（Ｂ）参照）、不純物濃度は例えば１×１０１６ｃｍ−３程度である。
【００２８】
第２半導体層４は、半導体基板１の上に複数設けられた、例えばピラー状のｐ型エピタキシャル層である。第２半導体層４は、第１半導体層２の両側にこれと隣接して設けられ、第１半導体層２間で隣り合う第２半導体層４は第２の距離Ｌ２で離間して配置される（図５参照）。第２半導体層４のピラーの幅Ｗ２は例えば８μｍ程度であり、不純物濃度は例えば１×１０１６ｃｍ−３程度である。
【００２９】
第３半導体層５は、半導体基板１の上に複数設けられた、例えばピラー状のｎ型エピタキシャル層である。第３半導体層５は、第２半導体層４の両側にこれと隣接して設けられ、第１半導体層２間で隣り合う第３半導体層５は第３の距離Ｌ３で離間して配置される（図７参照）。第３半導体層５のピラーの幅Ｗ３は例えば８μｍ程度であり、不純物濃度は例えば１×１０１６ｃｍ−３である。
【００３０】
絶縁層６は、第３半導体層５間に埋め込まれて複数設けられる。隣り合う絶縁層６は第４の距離Ｌ４で離間して配置される（図８（Ｂ）参照）。絶縁層６は例えばＳＯＧ（Spin  On  Glass）層またはＣＶＤ法で形成した酸化膜あるいは窒化膜である。隣り合う絶縁層６の間には第１半導体層２、第２半導体層４および第３半導体層５が配置される。
【００３１】
本実施形態では、第１半導体層２、第２半導体層４、および第３半導体層５は全てエピタキシャル層により形成する。つまり、少なくとも３回以上エピタキシャル層を形成することにより、半導体ウエハの表面に対して垂直方向に複数のｐｎ接合（ｐ型半導体層とｎ型半導体層による超接合）を有する、すなわち超接合構造のウエハ１０を実現する。
【００３２】
ピラー状の半導体層全てがエピタキシャル層であるので、これらを所望の厚み（ピラーの幅Ｗ１、Ｗ２、Ｗ３）に形成することができる。これにより、第１半導体層２、第２半導体層４、および第３半導体層５は、それぞれ、図１に示す断面、すなわち半導体ウエハ１０の複数のｐｎ接合が露出する断面における長辺：短辺のアスペクト比を１０：１等にすることもできる。これはすなわち、第１半導体層２、第２半導体層４、および第３半導体層５は、半導体ウエハ１０の厚み方向の長さ（長辺）に対して、幅Ｗ１、Ｗ２、Ｗ３（短辺）が非常に薄いことを意味する。
【００３３】
各半導体層のピラーの幅Ｗ１、Ｗ２、Ｗ３が狭い場合、不純物濃度を高くするため、臨界電界強度が高くなり、高耐圧、且つ低抵抗が実現できる。
【００３４】
また、第１〜第３半導体層２、４、５は全てエピタキシャル層であるので、半導体ウエハ１０の深さ方向の不純物濃度プロファイルが均一となり、イオン注入によって形成した超接合構造の場合と比較して、空乏層の広がりを均一にできる。
【００３５】
更に、第１〜第３半導体層２、４、５は全てエピタキシャル層であるので、ｐｎ接合面を、半導体ウエハ１０の表面に対して垂直に形成できる。図１０に示す如く、半導体ウエハの厚み方向に、多段階にエピタキシャル層の形成とイオン注入を繰り返して形成した超接合構造の場合には、ｐｎ接合面が実際には波状となり、空乏層の広がりが厳密には均一になりにくい問題がある。しかし、本実施形態ではｐｎ接合面は半導体ウエハ表面に対して垂直面となり、これによっても空乏層の広がりを均一にすることができる。
【００３６】
そして本実施形態では、第３半導体層５の間に絶縁層６が埋設される。これにより、エピタキシャル層の接合面で発生する恐れがある結晶欠陥やボイドなどの不良を回避することができる。この詳細については、後述の製造方法において説明する。
【００３７】
尚、図１（Ａ）において、絶縁層６の間に第１半導体層２、第２半導体層４、第３半導体層５が配置される場合を例に説明したが、絶縁層６の間にピラー状の他の半導体層が配置されてもよい。すなわち、少なくとも３回以上のエピタキシャル層を形成させることにより、絶縁層６の間に、導電型が交互になるように複数の半導体層が配置される構成であればよい。
【００３８】
つまり、第３半導体層５を形成した後、他のピラー状のｐ型半導体層を設ける。更に他のピラー状のｎ型半導体層を形成してもよく、これらが交互になるように更にｐ型半導体層とｎ型半導体層を設けてもよい。そして、最後に残った空間部Ｓに、絶縁層６を設ける。
【００３９】
その場合でも他の半導体層はエピタキシャル層であるので、半導体ウエハの複数のｐｎ接合が露出する断面における長辺：短辺のアスペクト比が１０：１等となる。また、他の半導体層は、半導体ウエハ表面に対して垂直方向に不純物濃度プロファイルが均一となる。
【００４０】
また、図１（Ａ）では、全ての超接合を形成する半導体層が、半導体基板１まで達している場合を示したが、第１半導体層２が半導体基板１表面に残る構造でもよく、その場合は、ｐ型半導体層は半導体基板１に達しない。
【００４１】
図１（Ｂ）を参照して超接合を形成するｐ型半導体層とｎ型半導体層は、半導体ウエハ１０の一主面のパターンにおいて六角形状のピラーである。具体的には、同心の六角形状でｎ型半導体層とｐ型半導体層とが交互に配置され、その間に絶縁層６が配置される。
【００４２】
また図１（Ｃ）は、他の形態のパターンを示しており、このように半導体ウエハの一主面におけるパターンがストライプ状であってもよい。
【００４３】
図２から図９を参照して、本実施形態の半導体ウエハの製造方法を説明する。
【００４４】
本発明の半導体ウエハの製造方法は、一導電型半導体基板を準備し、該半導体基板上に第１のエピタキシャル層を形成する工程と、前記第１のエピタキシャル層にトレンチを複数形成し、第１半導体層を形成する工程と、前記第１のエピタキシャル層と異なる導電型の第２エピタキシャル層を形成する工程と、前記第２エピタキシャル層を全面異方性エッチングして前記第１半導体層に隣接する第２半導体層を形成する工程と、前記第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程と、前記第３のエピタキシャル層を全面異方性エッチングし、前記第２半導体層に隣接する第３の半導体層を形成する工程と、隣り合う前記第３の半導体層の間に絶縁層を埋め込む工程と、から構成される。
【００４５】
第１工程（図２）：一導電型半導体基板を準備し、半導体基板上に第１のエピタキシャル層を形成する工程。
【００４６】
まず、不純物濃度が１×１０２０ｃｍ−３程度の高濃度のｎ型シリコン半導体基板１を準備する。半導体基板１上に、エピタキシャル成長法により、第１のエピタキシャル層としてｎ型エピタキシャル層２’を形成する。本工程におけるｎ型エピタキシャル層２’の厚みが、半導体ウエハの超接合の厚みとなる。
【００４７】
ｎ型エピタキシャル層２’の不純物濃度は例えば１×１０１６ｃｍ−３程度であり、厚みは例えば、４０μｍ程度である。
【００４８】
第２工程（図３）：第１のエピタキシャル層に、トレンチを複数形成し、第１半導体層を形成する工程。
【００４９】
ｎ型エピタキシャル層２’表面に、所望の開口幅のマスクを設けて、ｎ型エピタキシャル層２’をドライエッチングし、例えば半導体基板１が露出する深さのトレンチ３を複数形成する。（図３（Ａ））。
【００５０】
ドライエッチングは半導体基板１が露出するまで行っても良いし、ｎ型エピタキシャル層２’がトレンチ３の底部に残っても良い。本実施形態では、以下半導体基板１が露出する場合を示す。
【００５１】
これにより、図３に示す断面において互いに第１の距離Ｌ１（例えば３０μｍ程度）で離間した、複数の例えばピラー状のｎ型の第１半導体層２が形成される第１半導体層２の幅Ｗ１は、例えば８μｍ程度である（図３（Ｂ））。
【００５２】
トレンチ３形成後、例えば１１００℃で１０分の熱酸化を行い、その後その熱酸化膜をウエットエッチングにより除去し、トレンチエッチングによるダメージ層を除去する。
【００５３】
第３工程（図４）：第１のエピタキシャル層と異なる導電型の第２エピタキシャル層を形成する工程。
【００５４】
半導体基板１上に、エピタキシャル成長法により、第１のエピタキシャル層２’（第１半導体層２）とは逆導電型の第２のエピタキシャル層（ｐ型エピタキシャル層）４’を形成する。なお、第２工程で第１のエピタキシャル層（ｎ型エピタキシャル層２’）がトレンチ３の底部に残っている場合は、残ったｎ型エピタキシャル層２’上にｐ型エピタキシャル層４’を形成する。ｐ型エピタキシャル層４’の不純物濃度は例えば１×１０１６ｃｍ−３程度である。
【００５５】
ｐ型エピタキシャル層４’は、ピラー状の第１半導体層２の側面及び上面と、ここでは第１半導体層２間に露出した半導体基板１上を覆って形成される。また、ｐ型エピタキシャル層４’は第１半導体層２の側面における厚み（半導体基板１の水平方向の厚みｄ１）と、第１半導体層２の上面または半導体基板１表面における厚みｄ２がほぼ同等となる。
【００５６】
第４工程（図５）：第２エピタキシャル層を全面異方性エッチングして第１半導体層に隣接する第２半導体層を形成する工程。
【００５７】
ｐ型エピタキシャル層４’をマスクを設けずに全面異方性エッチングする。第１半導体層２間の半導体基板１が露出するまでエッチングすることにより、第１半導体層２上面を覆うｐ型エピタキシャル層４’も除去されて第１半導体層２上面が露出する。なお第２工程で、第１のエピタキシャル層２’がトレンチ３の底部に残っている場合は、残った第１のエピタキシャル層２’が露出するまでエッチングする。
【００５８】
一方、第１半導体層２の側面のｐ型エピタキシャル層４’は除去されず、これにより、第１半導体層２の両側に隣接する、ピラー状のｐ型の第２半導体層４が形成される。第１半導体層２間で隣り合う第２半導体層４は第２の距離Ｌ２で離間される。第２半導体層４の幅Ｗ２は、ｐ型エピタキシャル層４’の厚みｄ１（＝ｄ２）であり、ここでは８μｍ程度とする。尚、特性に応じて、第１半導体層２の幅Ｗ１と、第２半導体層４の幅Ｗ２は適宜選択可能である。これらの幅を狭くすると不純物濃度が上げられるため、高耐圧、且つ低抵抗が実現できる。
【００５９】
第５工程（図６）：第１のエピタキシャル層と同導電型の第３のエピタキシャル層を形成する工程。
【００６０】
更に、半導体基板１上に、エピタキシャル成長法により、第１のエピタキシャル層２’と同導電型の第３のエピタキシャル層（ｎ型エピタキシャル層）５’を形成する。なお、第２工程で第１のエピタキシャル層（ｎ型エピタキシャル層２’）がトレンチ３の底部に残っている場合は、残ったｎ型エピタキシャル層２’上にｎ型エピタキシャル層５’を形成する。ｎ型エピタキシャル層５’の不純物濃度は例えば１×１０１６ｃｍ−３程度であり、厚みｄ３は８μｍ程度である。
【００６１】
ｎ型エピタキシャル層５’は、ピラー状の第２半導体層４の側面及び上面と、第１半導体層２の上面を覆って形成される。そして、隣り合う第２半導体層４間にはｎ型エピタキシャル層５’が形成される。
【００６２】
第６工程（図７）：第３のエピタキシャル層を全面異方性エッチングし、第２半導体層に隣接する第３の半導体層を形成する工程。
【００６３】
ｎ型エピタキシャル層５’をマスクを設けずに全面異方性エッチングする。第１半導体層２および第２半導体層４上面が露出するまでエッチングすることにより、第２半導体層２の両側に隣接する、ピラー状のｎ型の第３半導体層５が形成される。第１半導体層２間で隣り合う第３半導体層５は、第３の距離Ｌ３で離間される。第３半導体層５の幅Ｗ３は、第１半導体層２の幅Ｗ１と同等である。尚、絶縁層６と接する半導体層（ここでは第３半導体層５）において、絶縁層６に接している側から空乏層は広がらない。従って、第３半導体層５の幅Ｗ３は、必ずしも第１半導体層２の幅Ｗ１と同等である必要はない。絶縁層６と接する半導体層があまり広くても実動作面積が小さくなるので、第１半導体層２の幅Ｗ１の２分の1以上同程度以下の幅があればよい。
【００６４】
この工程により、隣り合う（対向する）第３半導体層５間には、第３半導体層５と例えば同程度の幅で、トレンチ状の空間部Ｓが残存する。尚、空間部Ｓの幅は第３半導体層５より広くても良いが、空間部Ｓがあまり広くても実動作面積が小さくなるので同程度であればよい。
【００６５】
第７工程（図８）：隣り合う前記第３の半導体層の間に絶縁層を埋め込む工程。
【００６６】
全面を熱酸化（例えば１１００℃、１０分など）した後、ＣＶＤ法またはＳＯＧ膜の形成により全面に絶縁膜６’を形成する。絶縁層は、酸化膜、窒化膜またはＳＯＧ膜等である（図８（Ａ））。尚、熱酸化膜は形成しなくてもよい。
【００６７】
その後、全面をエッチングし、表面の絶縁膜６’を除去する。これにより、第３半導体層５の間の空間部Ｓに埋め込まれたピラー状の絶縁層６が形成される。ここでは、ピラー状の絶縁層６は両側の第３半導体層５と当接する（図８（Ｂ））。
【００６８】
このように、本実施形態では、超接合を形成する全てのピラー状の半導体層をエピタキシャル層によって形成し、半導体ウエハ表面に対して垂直方向に複数のｐｎ接合を有する超接合構造を実現するものであるが、最後に残った空間部Ｓはピラー状の絶縁層６で埋め込まれる。
【００６９】
尚、図８において、隣り合う絶縁層６間には第１半導体層２、第２半導体層４、第３半導体層５が配置される場合を例に説明したが、トレンチ３の開口幅が広い場合は、更に繰り返してピラー状の半導体層を形成してもよい。
【００７０】
つまり、上記の第３工程から第６工程の繰り返しにより、他のエピタキシャル層（たとえばｐ型エピタキシャル層）を形成する工程と、当該エピタキシャル層をエッチング工程を繰り返し、他のピラー状の半導体層を交互に隣接して形成する。
【００７１】
つまり、第３半導体層５を形成した後、ｐ型エピタキシャル層を形成してｐ型エピタキシャル層をエッチングし、他のピラー状のｐ型半導体層を形成する。更にｎ型エピタキシャル層を形成してｎ型エピタキシャル層をエッチングし、他のピラー状のｎ型半導体層を形成してもよく、これらが交互になるように更にｐ型半導体層とｎ型半導体層を形成してもよい。
【００７２】
この場合も、全てのピラー状の半導体層はエピタキシャル層によって形成されるので、それらの幅を所望の幅に形成できる。つまり、各半導体層の幅を狭めることも可能となり、不純物濃度を高くするため、臨界電界強度が高くなり、高耐圧、且つ低抵抗が実現できる。
【００７３】
また、各半導体層の不純物濃度プロファイルが均一となり、ｐｎ接合面が半導体ウエハ１０表面に対して垂直に形成されるので、空乏層の広がりを均一にでき、超接合構造の特性を十分に生かせる半導体ウエハの製造方法を提供できる。
【００７４】
このように、本実施形態の半導体ウエハの製造方法は、半導体基板１上に、ｎ型エピタキシャル層形成とエッチングおよびｐ型エピタキシャル層形成とエッチングを交互に、少なくとも３回以上行い、超接合を形成する全ての半導体層をエピタキシャル成長法で形成するものである。そして、第３半導体層５の間（対向する他の半導体層間）の空間部Ｓに、絶縁層６を形成する。
【００７５】
空間部Ｓに絶縁層６を形成することにより、エピタキシャル層の接合面で発生する恐れのある結晶欠陥やボイドを、回避することができる。
【００７６】
図９を参照して説明する。
【００７７】
図９は、最後に残った空間部Ｓを、エピタキシャル層Ｅによって埋め込んだ場合の拡大図である。
【００７８】
図９（Ａ）の如く、エピタキシャル層Ｅは、第３半導体層６の側面から空間部Ｓの中央方向に向かって成長する。そして図９（Ｂ）の如く、両側から成長したエピタキシャル層が空間部Ｓの中央で接合する。しかしこのとき、エピタキシャル層の単結晶の方向がずれて結晶欠陥が発生したり、中央付近での接合が十分でなくボイドＢが発生したりする恐れがある。
【００７９】
超接合構造の半導体ウエハにおいて、ピラー状のｐ型半導体層またはｎ型半導体層は、半導体ウエハに形成される素子に大きな影響を及ぼす。従って、これらの中に結晶欠陥やボイドが発生することは好ましいことではない。
【００８０】
そこで、本実施形態では、最後に残った空間部Ｓに絶縁層６を埋め込むこととした。絶縁膜６’も図９に示したエピタキシャル層と同様に形成されるため、空間部Ｓの中央付近でボイドが発生する場合もある。
【００８１】
しかし、絶縁層６中は臨界電界強度が高いため、ボイドや結晶欠陥が発生したとしても、半導体ウエハの特性に影響を及ぼすことはない。
【００８２】
以上、本実施形態では、半導体基板１としてｎ型シリコン半導体基板を用いた場合を例に説明したが、ｐ型シリコン半導体基板であってもよい。また、第１工程でｎ型半導体層（エピタキシャル層）を形成した場合を例に説明したが、これがｐ型半導体層であっても同様に実施できる。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態における半導体ウエハを説明する（Ａ）断面図、（Ｂ）平面図、（Ｃ）平面図である。
【図２】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図３】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図４】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図５】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図６】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図７】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図８】本発明の実施形態における半導体ウエハの製造方法を説明する断面図である。
【図９】本発明の実施形態における半導体ウエハおよびその製造方法を説明するための断面図である。
【図１０】従来の半導体ウエハの製造方法を説明する断面図である。
【図１１】従来の半導体ウエハの製造方法を説明する断面図である。
【符号の説明】
【００８４】
１    半導体基板
２’  第１のエピタキシャル層
２    第１半導体層
３    トレンチ
４’  第２のエピタキシャル層
４    第２半導体層
５’  第３のエピタキシャル層
５    第３半導体層
６’  絶縁膜
６    絶縁層
Ｍ    マスク
Ｌ１    第１の距離
Ｌ２    第２の距離
Ｌ３    第３の距離
Ｗ１  第１半導体層幅
Ｗ２  第２半導体層幅
Ｗ３  第３半導体層幅
ｄ１、ｄ２  第２のエピタキシャル層厚み
ｄ３        第３のエピタキシャル層厚み
Ｅ、ｅ    他の半導体層
Ｓ    空間部
【図１】
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【図２】
0005103118.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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