(57)【特許請求の範囲】
【請求項１】
それぞれ電源に直接接続されグラウンドに第１のスリープトランジスタを介して接続された、複数の第１の回路ブロックの第１の行であって、
前記第１の回路ブロックと前記第１のスリープトランジスタとの間の接続は仮想グラウンドノードを含み、
前記第１のスリープトランジスタはすべてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタか、またはすべてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、
複数の第１の回路ブロックの第１の行と、
それぞれグラウンドに直接接続され前記電源に第２のスリープトランジスタを介して接続された、複数の第２の回路ブロックの第２の行であって、
前記第２の回路ブロックと前記第２のスリープトランジスタとの間の接続は仮想電源ノードを含み、
前記第１のスリープトランジスタがＮＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＰＭＯＳトランジスタであり、
前記第１のスリープトランジスタがＰＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＮＭＯＳトランジスタであり、
前記複数の第１の行と前記複数の第２の行は連続的に交互に並んでいる、
複数の第２の回路ブロックの第２の行と、
前記仮想電源ノードを前記第１の行と前記電源との節点に接続する第１のトランスミッションゲート（ＴＧ）またはパストランジスタと、
前記仮想グラウンドノードを前記第２の行と前記グラウンドとの節点に接続する第２のＴＧ又はパストランジスタと、
を有し、
前記第１及び第２のＴＧまたはパストランジスタは、回路のアクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、前記第１の行の前記第１の回路ブロックと前記第２の行の前記第２の回路ブロックとの間のチャージリサイクリングを可能とする、
ことを特徴とする回路。
【請求項２】
前記第１及び第２のＴＧはＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、請求項１に記載の回路。
【請求項３】
前記第１及び第２のＴＧまたは前記パストランジスタのサイズにより前記回路のウェークアップ時間を維持または短縮するかが定められる、請求項１に記載の回路。
【請求項４】
前記第１及び第２のＴＧまたはパストランジスタの配置とサイズはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方に基づき決定される、請求項１に記載の回路。
【請求項５】
前記第１及び第２のＴＧまたはパストランジスタの配置とサイズは、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）に基づき決定される、請求項１に記載の回路。
【請求項６】
複数の第１及び第２のＴＧまたはパストランジスタを含む、請求項１に記載の回路。
【請求項７】
スリープモードからアクティブモードに回路を切り替える段階であって、
前記回路は、
それぞれ電源に直接接続されグラウンドに第１のスリープトランジスタを介して接続された、複数の第１の回路ブロックの第１の行であって、
前記第１の回路ブロックと前記第１のスリープトランジスタとの間の接続は仮想グラウンドノードを含み、
前記第１のスリープトランジスタはすべてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタか、またはすべてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、
複数の第１の回路ブロックの第１の行と、
それぞれグラウンドに直接接続され前記電源に第２のスリープトランジスタを介して接続された、複数の第２の回路ブロックの第２の行であって、
前記第２の回路ブロックと前記第２のスリープトランジスタとの間の接続は仮想電源ノードを含み、
前記第１のスリープトランジスタがＮＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＰＭＯＳトランジスタであり、
前記第１のスリープトランジスタがＰＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＮＭＯＳトランジスタであり、
前記複数の第１の行と前記複数の第２の行は連続的に交互に並んでいる、
複数の第２の回路ブロックの第２の行と、
前記仮想電源ノードを前記第１の行と前記電源との節点に接続する第１のトランスミッションゲート（ＴＧ）又はパストランジスタと、
前記仮想グラウンドノードを前記第２の行と前記グラウンドとの節点に接続する第２のＴＧまたはパストランジスタと、
を有し、
前記第１及び第２のＴＧまたはパストランジスタは、回路のアクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、前記第１の行の前記第１の回路ブロックと前記第２の行の前記第２の回路ブロックとの間のチャージリサイクリングを可能とし、
スリープモードからアクティブモードへの前記切り替えは、
前記第１または第２のＴＧまたはパストランジスタをオンにする工程と、
所定時間が経過してから前記第１及び第２のＴＧまたはパストランジスタをオフにする工程と、
前記第１または第２のＴＧまたはパストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記トランジスタをオフにしてから前記第１または第２のＴＧまたはパストランジスタをオンにする工程と、
所定時間が経過してから前記第１または第２のＴＧまたはパストランジスタをオフにする工程とを有する段階と、
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路設計に関する。
【背景技術】
【０００２】
リーケージを低減するマルチスレッショルドＣＭＯＳ（ＭＴＣＭＯＳ）回路技術の弱みは、スリープモードとアクティブモードの間の移行時のエネルギー消費である。チャージリサイクリング（ＣＲ）ＭＴＣＭＯＳアーキテクチャは、パワーゲーティングされた（power-gated）回路におけるモード移行時のエネルギー消費を低減できる。
［関連出願］
この出願は、米国仮出願第６１／０１２８３７号（２００７年１２月１１日出願）の米国特許法第１１９条（ｅ）の利益を主張するものである。上記仮出願をここに参照援用する。
【発明の開示】
【課題を解決するための手段】
【０００３】
それぞれ電源に直接接続されグラウンドに第１のスリープトランジスタを介して接続された、複数の第１の回路ブロックの第１の行であって、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の接続は仮想グラウンドノードを含み、前記第１のスリープトランジスタはすべてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタか、またはすべてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、複数の第１の回路ブロックの第１の行と、
それぞれグラウンドに直接接続され前記電源に第２のスリープトランジスタを介して接続された、複数の第２の回路ブロックの第２の行であって、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の接続は仮想電源ノードを含み、前記第１のスリープトランジスタがＮＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＰＭＯＳトランジスタであり、前記第１のスリープトランジスタがＰＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＮＭＯＳトランジスタであり、前記第１の行と前記第２の行は連続している、複数の第２の回路ブロックの第２の行と、
前記仮想グラウンドノードを前記仮想電源ノードに接続し、回路のアクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、前記第１の行の前記第１の回路ブロックと前記第２の行の前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路である。
【発明を実施するための最良の形態】
【０００４】
上記の通り、リーケージを低減するためのＭＴＣＭＯＳ技術の弱みは、スリープモードとアクティブモードの間の移行時のエネルギー消費である。ＣＲ  ＭＴＣＭＯＳアーキテクチャは、パワーゲーティングされた（power-gated）回路におけるモード移行時のエネルギー消費を低減できる。実施形態では、仮想グラウンドラインと仮想ＶＤＤラインに伴う寄生ＲＣ（RC  parasitics）により、ＣＲトランジスタを適切にサイジングし、配置することによりパワー節約ができる。実施形態によっては、ＣＲ  ＭＴＣＭＯＳ回路におけるＣＲトランジスタのサイジングと配置を線形計画法（ＬＰ）問題として定式化できる。実施形態によっては、標準的な数学的計画法パッケージを用いてＣＲ  ＭＴＣＭＯＳ回路におけるＣＲトランジスタのサイジングと配置の問題を解くことができる。実施形態によっては、ＣＲ  ＭＴＣＭＯＳ回路におけるＣＲトランジスタのサイジングと配置の問題をより効率的に解くことができる。実施形態によっては、大規模な行ベースのスタンダードセルレイアウトにおけるＣＲ  ＭＴＣＭＯＳを使用しても、パワーゲーティングアーキテクチャのポテンシャルをほぼ完全に実現できる。実施形態によっては、ＣＲ  ＭＴＣＭＯＳ回路におけるモード移行によるエネルギー消費を低減できる。
【０００５】
サブミクロンＣＭＯＳ技術におけるトランジスタの閾値電圧の低減により、供給電圧の低減に起因する性能低下を補償することができるが、閾値以下でのリーク電流が増大してしまう。リークを小さくして性能を高くするため、パワーゲーティング法では、論理セルに閾値電圧が低いトランジスタと、閾値電圧が高いデバイスをスリープトランジスタとして用い、論理セルを電源、グラウンド、またはその両方から切断する。かかる方法はスリープモードでのリークを減少させる。回路のウェークアップ時間レイテンシーをウェークアップ信号を受けてから回路がオンになるために必要な時間と定義する。ウェークアップ時間レイテンシーはＭＴＣＭＯＳテクノロジーにおいて問題となる。ウェークアップ時間を短くすると、大規模集積（ＶＬＳＩ）回路の全体的な性能に影響がある。モード移行の時のエネルギーの無駄の低減はパワーゲーティングに関する重要な問題である。モード移行時には仮想グラウンドノードと仮想ＶＤＤノードの両方に電圧の変化が起こる。一般的には比較的多数のセルが仮想グラウンドノードと仮想電源ノードに接続されるので、通常これらのノードの全体的なスイッチング容量は大きく、モード移行時のパワー消費は大きい。スリープトランジスタのサイジングはＭＴＣＭＯＳ回路の設計に関する重要な問題である。スリープトランジスタをサイジングして任意の回路に性能的な制約を満足させる方法があるが、こうした方法は一般的にスリープからアクティブ、またはアクティブからスリープへのモード移行の時のパワー消費をほとんどまたはまったく低減しない。対照的に、ＣＲによりＭＴＣＭＯＳ回路におけるモード移行時のエネルギー消費を低減できる。実施形態によっては、スタンダードセル設計の連続した行の間にＣＲを適用する。実施形態では、アルゴリズムによりＣＲトランジスタの配置とサイジングを決定する。
【０００６】
図１は、パワーゲーティング構造におけるＣＲ構成の一例を示す図である。限定ではなく例として、ＣＲトランスミッションゲートは、スリープ状態からアクティブ状態に移行する前、及びアクティブ状態からスリープ状態に移行した後、オンになる。アクティブモードでは、ノードＧとＰ電圧値はそれぞれ０とＶＤＤに近い。スリープモードでは、ノードＧとＰ電圧値はそれぞれＶＤＤと０に近い。ＣＲによりこのモード移行スイッチングによるエネルギー消費が低減される。スリープ−アクティブ移行エッジにおいて、スリープトランジスタがオンになる前には、ＣＲ回路がオンになり、回路は半分目覚めた状態（half-wakeup  state）になる。ＣＲが終了すると、ＣＲ回路はオフになり、スリープトランジスタがオンになり、回路が目覚める。アクティブ−スリープ移行エッジにおいても同様のストラテジーを用いることができる。スリープトランジスタがオフになると、ＣＲ回路はオンになり、仮想グラウンドノードの充電と仮想電源ノードの放電をヘルプする。スリープモードではノードＧが充電されＶＤＤになると仮定する。例えば、図１のサブ回路Ｃ１を考える。ノードＧがＶＤＤまで充電されるという仮定は、アクティブ−スリープ移行が起こる前にＣ１中のすべての論理セルの出力が論理１に設定される（例えば、論理セルのプルダウンセクションがオフになる）場合には、成立しない。しかし、このような場合は実際にはあまりない。アクティブ−スリープ移行前にＣ１中の少なくとも１つのセルの出力値が論理０（例えば、そのプルダウンセクションがオン）に設定されており、スリープ期間が充分長いと、スリープモードになってからの仮想グラウンド電圧の安定状態値はＶＤＤに近くなる。一般的にサブ回路は少なくとも１０個の論理セルを含み、そのうちの少なくとも１つの論理セルの出力が（スリープモードになる前に）論理０である確率は１に充分近い。サブ回路Ｃ１の仮想グラウンドは、上昇し、スリープモードになってから充分な時間が経過するとほぼＶＤＤになる。
【０００７】
図２は、ＣＲ構成の一例を示す図である。図２のＣＲ構成において、Ｖｄｄ１とＶｄｄ２は等しくてもよいが、必ずしも等しくなくてもよい。同様に、Ｖｓｓ１とＶｓｓ２は等しくてもよいが、必ずしも等しくなくてもよい。Ｖｓｓ１はグラウンドであってもよいが、必ずしもグラウンドでなくてもよく、Ｖｓｓ２はグラウンドであってもよいが、必ずしもグラウンドでなくてもよい。Ｓ１とＳ’２は、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチである。Ｓ２とＳ’１は、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチ、または配線（wire）である。Ｄ１は、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と直列なスイッチである。Ｃ１とＣ２はメモリ要素を含んでいてもよいし、含んでいなくてもよい。
【０００８】
図２のＣＲ構成において、次の２つの条件のうち少なくとも一方が満たされる：
・Ｃ１がスリープモードからアクティブモードに切り替わると同時に、またはそのすぐ前後に、Ｃ２がスリープモードからアクティブモードに切り替わる；さらに、Ｃ１がスリープモードからアクティブモードに切り替わるとき、ノードｎ１の電圧がノードｎ３の電圧よりも高い。
【０００９】
・Ｃ２がアクティブモードからスリープモードに切り替わると同時に、またはそのすぐ前後に、Ｃ１がアクティブモードからスリープモードに切り替わる；さらに、Ｃ２がアクティブモードからスリープモードに切り替わるとき、ノードｎ３の電圧がノードｎ１の電圧よりも高い。
【００１０】
実施形態によると、図２に示した構成において、Ｃ１とＣ２の両方がアクティブモードになる少し前の一期間にＤ１がオンになり、またはＣ１とＣ２の両方がスリープモードになった少し後の一期間にＤ１がオンになることにより、チャージリサイクリング（ＣＲ）が行われる。ＣＲの間、Ｃ１の出力もＣ２の出力も使用されない。
【００１１】
図３は、ＣＲ構成の他の例を示す図である。図３のＣＲ構成において、Ｖｄｄ１とＶｄｄ２は等しくてもよいが、必ずしも等しくなくてもよい。同様に、Ｖｓｓ１とＶｓｓ２は等しくてもよいが、必ずしも等しくなくてもよい。Ｖｓｓ１はグラウンドであってもよいが、必ずしもグラウンドでなくてもよく、Ｖｓｓ２はグラウンドであってもよいが、必ずしもグラウンドでなくてもよい。Ｓ１とＳ’１はそれぞれ、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチ、または配線（wire）であるが、Ｓ１とＳ’１の両方が配線ではない。Ｓ２とＳ’２はそれぞれ、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と並列なスイッチ、または配線（wire）であるが、Ｓ２とＳ’２の両方ともが配線ではない。Ｄ１とＤ２はそれぞれ、スイッチ（例えば、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、または送信ゲート）、またはクリップ回路（例えば、ダイオード）と直列なスイッチ、またはオープン回路（open  circuit）であるが、Ｄ１とＤ２の両方ともがオープン回路ではない。Ｃ１とＣ２はメモリ要素を含んでいてもよいし、含んでいなくてもよい。Ｄ１がオープン回路でなければ、Ｓ’１とＳ’２はショート回路（short  circuit）ではない。Ｄ２がオープン回路でなければ、Ｓ１とＳ２はショート回路ではない。
【００１２】
図３のＣＲ構成例において、次の４つの条件のうち少なくとも１つが満たされる：
・Ｄ１がオープン回路ではなく、Ｃ１がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ２がアクティブモードからスリープモードに切り替わる。Ｃ１がスリープモードからアクティブモードに切り替わるとき、ノードｎ３の電圧はノードｎ２の電圧より高い。
【００１３】
・Ｄ１がオープン回路ではなく、Ｃ２がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ１がアクティブモードからスリープモードに切り替わる。Ｃ２がスリープモードからアクティブモードに切り替わるとき、ノードｎ２の電圧はノードｎ３の電圧より高い。
【００１４】
・Ｄ２がオープン回路ではなく、Ｃ１がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ２がアクティブモードからスリープモードに切り替わる。Ｃ１がスリープモードからアクティブモードに切り替わるとき、ノードｎ１の電圧はノードｎ４の電圧より高い。
【００１５】
・Ｄ２がオープン回路ではなく、Ｃ１がスリープモードからアクティブモードに切り替わると同時に、またはその少し前後に、Ｃ１がアクティブモードからスリープモードに切り替わる。Ｃ２がスリープモードからアクティブモードに切り替わるとき、ノードｎ４の電圧はノードｎ１の電圧より高い。
【００１６】
図４は、異なる４つの場合における仮想グラウンドノードの電圧の時間変化を示す図である。どの場合も、ｎ型ＭＯＳ（ＮＭＯＳ）スリープトランジスタを用いている（Ｐ型ＭＯＳ（ＰＭＯＳ）スリープトランジスタを用いても同様の結果が得られるが、対応する出力状態は逆になる）。第１の場合では、サブ回路Ｃ１は１つのインバータセルを含む。インバータセルの出力は、スリープモードになる前に強制的に論理１にされる。図４に示したように、スリープモードになった後、インバータセルの仮想グラウンド電圧が上昇して約２００ｍＶになる。これは１．２ＶであるＶＤＤより非常に低い。第２の場合では、同じサブ回路Ｃ１中のインバータの出力を論理０にする。仮想グラウンド電圧は上昇して約０．９５Ｖになる。これはＶＤＤに近く、チャージリサイクリング（ＣＲ）のために好適なレベルである。第３と第４の場合では、Ｃ１には４つのインバータセルが含まれ、Ｃ１の入力にそれぞれ接続されている。第３の場合では、インバータ出力のうち３つは１であり、１つは０である。仮想グラウンド電圧は第２の場合より高いレベルまで上昇し、最終的な安定状態の電圧レベルは約１Ｖになる。これもチャージリサイクリング（ＣＲ）にとって好適である。第４の場合では、２つのインバータ出力が論理１に設定され、その他は論理０に設定される。スリープモードになった後、仮想グラウンドノードの電圧は上昇してＶＤＤに近いレベルになる。これは図４に示されている。第４の場合の電圧レベルはサブ回路Ｃ１の仮想グラウンドを示し、約１．２Ｖのレベルになっている。サブ回路にＮＭＯＳスリープトランジスタを使用している論理セルが比較的多くある限り、セルの１つの出力がスリープモードになる前に論理０である確率は高く（実際、確率は１に近い）、かかるサブ回路の仮想グラウンド電圧は徐々に上昇してＶＤＤ近くのレベルで安定する。この安定には、比較的短いスリープ期間経過後（通常はマイクロ秒オーダー）に達し、このサブ回路と、ＰＭＯＳスリープトランジスタを使用する他のサブ回路との間のチャージリサイクリング（ＣＲ）の機会を与える。
【００１７】
図５は、セル行の一例を示す図である。各セル行はＮＭＯＳスリープトランジスタのキャビティ（cavity）を有する。キャビティはその行のすべてのスリープトランジスタを有している（hold）。図５には仮想グラウンドレールは図示していない。各セル行には１つまたは複数のＮＭＯＳスリープトランジスタ、または１つまたは複数のＰＭＯＳトランジスタを使用しているが、ＮＭＯＳとＰＭＯＳの両方は使用していない。さらに、セル行のスリープトランジスタのタイプはＮＭＯＳとＰＭＯＳが交互になる。例えば、行１のセルはＮＭＯＳスリープトランジスタを介して仮想グラウンドに接続され、行２のセルはＰＭＯＳスリープトランジスタを介して仮想ＶＤＤに接続され、以下同様である。
【００１８】
図６は、一つのセル行の仮想グラウンドラインの一例を示す図である。Ｇｉは仮想グラウンドラインのｉ番目のセルの接続ノードを示す；ｒｗ−ＧｉはＧｉとＧｉ＋１との間の配線抵抗を示す；ｃｉｎｔ−ＧｉはＧｉの相互接続容量を表す。実施形態では、１つの行の仮想電源ラインについても同様である。かかる実施形態では、Ｐｉ、ｒｗ−Ｐｉ、ｃｉｎｔ−Ｐｉを同様に定義する。
【００１９】
実施形態によっては、仮想グラウンドラインと仮想ＶＤＤラインに付随するＲＣ寄生容量（RC  parasitics）があるとき、仮想グラウンドラインと仮想ＶＤＤラインに接続された論理セルのサイズ、ＣＲトランジスタのサイズ、及び仮想グラウンドラインと仮想ＶＤＤラインへのＣＲトランジスタの接続点に基づき、ＣＲ時間（ＣＲトランジスタがオンに留まり、完全なＣＲの（１−δ）×１００パーセントが完了するのに必要な最低時間として定義される時間）が決まる。実施形態によっては、仮想グラウンドラインと仮想ＶＤＤラインのノードの各ペア間のＣＲには、送信ゲートの替わりにＮＭＯＳパストランジスタを適宜使用する。しかし、ＣＲには送信ゲートを使用してもよい。
【００２０】
（それぞれＭ個のセルを有する）２つの行の間のＣＲについて考える。その２つの行のセル数が異なる場合、Ｍは最小数であるとする。図７は、２つの連続した行の間にＣＲトランジスタを配置することにより、その行の間へのＣＲの適用例を示す図である。図７において、各ＣＲトランジスタＣＲＴｉは、上の行のセルの仮想グラウンドノードを下の行のセルの仮想ＶＤＤノードに接続する。例えば、ＣＲＴ１は行ｋにあるセル１の仮想グラウンドノードを、行ｋ＋１にあるセル１の仮想ＶＤＤノードに接続する。最適化を簡単にして経路を複雑にしないように、実施形態によっては、Ｇｉ−Ｐｉの接続のみを許容する。つまり、Ｇｉ−Ｐｊの接続においてｉ≠ｊを許容しない。スペースを考慮して、図７ではＣＲトランジスタと仮想ＶＤＤラインとの間の接続は示していない。
【００２１】
モデル化のため、実施形態によっては、ＣＲの間、ＣＲトランジスタがオンであるとき、各ＣＲトランジスタＣＲＴｉを抵抗モデルＲｉで置き換える。この抵抗モデルＲｉは、図８に示したように、仮想グラウンドラインにあるノードＧｉを仮想ＶＤＤラインにある対応するノードＰｉに接続するものである。図８において、仮想グラウンドラインと仮想ＶＤＤラインは、図６に示したような等価ＲＣ相互接続モデルで置き換えられている。仮想ＶＤＤラインにおいて、ｒｗ−Ｐｉとｃｉｎｔ−Ｐｉを仮想グラウンドラインのｒｗ−Ｇｉとｃｉｎｔ−Ｇｉと同様に定義する。実施形態によっては、図８のＣＧｉとＣＰｉを次のように定義する：
【数１】
0004962480.tif 000002
【００２２】
Ｃｄ−ＧｉとＣｄ−Ｐｉの項はそれぞれノードＧｉとノードＰｉの全拡散容量を表す。ノードがスリープトランジスタに直接接続されているとき、拡散項にはスリープトランジスタの拡散容量も入ってくるであろう。スリープモードでは、すべてのＣＧｉ容量はほぼＶＤＤに充電され、すべてのＣＰｉ容量はほぼ０Ｖに放電される。アクティブモードでは、すべてのＣＰｉ容量はほぼＶＤＤに充電され、すべてのＣＰｉ容量はほぼ０Ｖに放電される。スリープモードからアクティブモードになる前に、仮想グラウンド容量の電荷の一部は仮想ＶＤＤ容量に移動し、モード移行時の全体的なエネルギー消費を削減する。実施形態によっては、ＣＲトランジスタの数、仮想レール（rails）への接続点、及びサイズを決定しなければならない。
【００２３】
実施形態によっては、ＣＲトランジスタの数、仮想レールへの接続点、及びサイズを決定するため、元の回路におけるウェークアップ遅延（ＣＲを用いない場合のその回路のウェークアップ遅延）のγ％バイオレーション（violation）を条件に、２つの行の間のＣＲの全体的な省エネルギー率（ＥＳＲ）を最大化する最適化問題を定式化する。実施形態によっては、各場合のウェークアップ時間を、スリープ−アクティブ移行において、仮想ＧＮＤの最も遅いノードが値δ×ＶＤＤになるのに必要な時間として定義する。ウェークアップ時間をこのように定義すると、制約条件は次のように表せる：
【数２】
0004962480.tif 000003
ｔｗは元の回路のその行のウェークアップ時間を表し、ｔｗｉ（ＣＲ）は同じ行のｉ番目のセル（仮想グラウンドラインのノードＧｉに接続されたセル）のウェークアップ時間を表す。実施形態によっては、ｔｗｉ（ＣＲ）を次式のように表してもよい：
【数３】
0004962480.tif 000004
項ｄｉＣＲはノードＧｉのＣＲ遅延（実施形態ではノードＧｉの電圧がＶＤＤから最終値のα％、α×ＶＤＤ以内に下がるのにかかる時間として定義される）を表し、項ｔｒｅｍｉは、ＣＲが完了してから１つまたは複数のスリープトランジスタをオンにすることにより、ノードＧｉがα×ＶＤＤから０Ｖに下がるのにかかる時間を表す。αの値は仮想グラウンドレールと仮想ＶＤＤレールの総容量の比に依存する。仮想レールの総容量が等しい場合、α＝０．５である。実施形態によっては、式（３）を用いて、式（２）の制約条件を次のように表すことができる：
【数４】
0004962480.tif 000005
【００２４】
定義により、ｔｗはＣＲトランジスタの位置やサイズには依存しない。ＣＲトランジスタの拡散容量を無視すれば、ｔｒｅｍｉもＣＲトランジスタの位置とサイズには依存しない。実施形態によっては、既知のスリープトランジスタのサイジングと配置の情報による既存の設計に対して、エルモア（Elmore）遅延モデルを用いて各行のｔｗとｔｒｅｍｉを計算する。
【００２５】
実施形態によっては、この制約条件を用いて隣接するスタンダードセルの行の総ＥＳＲ（ＥＳＲｒｏｗｓ）を最大化する：
【数５】
0004962480.tif 000006
項Ｅｃｒ−ｏｖｅｒｈｅａｄは、完全なスリープ・アクティブ・スリープのサイクルについてＣＲトランジスタにおける全体的な動的及び漏れエネルギー消費を表す。式（５）の第１項ＥＳＲは仮想グラウンドラインと仮想ＶＤＤラインの総容量比に依存するが、ＣＲ回路には依存しない。それゆえ、実施形態によっては、ＥＳＲｒｏｗの最大化問題はＥｃｒ−ｏｖｅｒｈｅａｄの最小化問題、またはＣＲトランジスタによるパワーオーバーヘッドの最小化問題と等価である実施形態によっては、各行の総パワーオーバーヘッドをＣＲトランジスタによる動的パワー消費及び漏れパワー消費の合計として表す：
【数６】
0004962480.tif 000007
第１と第２の総和項はそれぞれ、考慮している行のＣＲトランジスタによる動的パワー消費と漏れパワー消費を表す。ｆはモード移行頻度を表し、Ｃｇｉはその行のｉ番目のＣＲトランジスタの入力ゲート容量を表し、Ｉｌｅａｋｉはｉ番目のＣＲトランジスタの閾値以下（subthreshold）の漏れ電流を表す。実施形態によっては、ｉ番目のＣＲトランジスタのゲート容量Ｃｇｉを次のように推定する：
【数７】
0004962480.tif 000008
Ｗｉはｉ番目のＣＲトランジスタの幅を表す。実施形態によっては、ｉ番目のＣＲトランジスタの閾値以下の漏れ電流Ｉｌｅａｋｉを次のように表す：
【数８】
0004962480.tif 000009
ＶｇｓとＶｄｓはそれぞれＣＲトランジスタのゲート−ソース電圧とドレイン−ソース電圧を表す。漏れ電流は、ＣＲトランジスタがオフでＶｇｓ＝０であるスリープモードの時に大きい。各ＣＲトランジスタのＶｄｓはＣＲトランジスタの接続ノードにおける仮想グラウンドラインと仮想ＶＤＤラインの間の絶対的な電圧差（absolute  voltage  difference）を表す。実施形態によっては、式（８）から、Ｖｄｓ≧７５ｍＶのとき、ＣＲトランジスタの閾値以下の漏れ電流のＶｄｓへの依存性を無視する。一般的なＭＴＣＭＯＳ回路では、モード移行後すぐはＶｄｓは７５ｍＶ以上である。よって、実施形態によっては、ＣＲトランジスタの漏れ電流のドレイン−ソース電圧への依存性を無視する。このように、実施形態によっては、ＣＲトランジスタの総漏れ電流がそのＣＲトランジスタの幅に比例するものとして扱う。
【００２６】
実施形態によっては、式（７）と（８）から、式（６）の総パワーオーバーヘッドをＣＲトランジスタの幅の線形関数として表す：
【数９】
0004962480.tif 000010
実施形態によっては、Ａを次式で定義してもよい：
【数１０】
0004962480.tif 000011
【００２７】
したがって、実施形態によっては、パワーオーバーヘッドの最小化は全体的なＣＲトランジスタの幅の最小化と等価である。
【００２８】
次に、式（２）のタイミングの制約条件を検討する。式（２）は、Ｍ個のタイミングの制約条件を含み、それぞれは仮想グラウンドラインの各Ｇｉノードに対応している。仮想グラウンドラインにあるすべてのノードはスリープモードでほぼＶＤＤまで充電される。そして、スリープモードが終わってチャージリサイクリング（ＣＲ）動作が始まるまでほぼＶＤＤに充電されたままである。式（２）の制約条件を満たすということは、仮想グラウンドにあるすべてのノードの放電時間の増加が最大でも元の回路のウェークアップ時間のγ％より小さいことを意味している。図８においてノードＧｉの放電を考える。図８では、各ＣＲトランジスタは線形領域において等価抵抗モデルに置き換えられている。実施形態によっては、等価抵抗の値を次式のように表す：
【数１１】
0004962480.tif 000012
実施形態によっては、ηを次式で定義してもよい：
【数１２】
0004962480.tif 000013
ＬはＣＲトランジスタの長さを表す。
【００２９】
図８では、Ｍ個の抵抗がＣＲ動作に寄与する。これらの抵抗は仮想グラウンドと仮想ＶＤＤとの間の放電経路となる。仮想グラウンドにおける各ノードＧｉの放電シナリオを簡単にするため、ＧｉとＰｉの間の１つの等価抵抗Ｒｅｑｉでｉのすべての値の抵抗Ｒｉを置き換える。行にはＭ個のノードがあるので、Ｍ個の等価抵抗Ｒｅｑ１−ＲｅｑＭがあり、それぞれ放電シナリオを表す各ノードに対応している。実施形態によっては、Ｒｅｑｉを次式で定義してもよい：
【００３０】
0004962480.tif 000014
ＷｅｑｉはＲｅｑｉの線形領域抵抗を有する等価ＮＭＯＳトランジスタの幅を表し、ｘｉとｘｊは仮想グラウンドライン中のノードＧｉとＧｊのｘ座標を表し、αはユーザが指定した計数であり、ノードＧｉとＰｉの間のチャージリサイクリング抵抗と、抵抗Ｒｉと、仮想グラウンドラインの単位長さあたりの相互接続抵抗とに依存する。
【００３１】
実施形態によっては、式（１３）のＷｅｑｉをすべてのＣＲトランジスタの幅の重みつき平均として定義する。ＣＲトランジスタの重みは考えているセルからの距離により決まる。ＲｅｑｉとＷｅｑｉは式（１１）により互いに関係している。実施形態によっては、式（１３）から、Ｗｅｑｉを次式で表してもよい：
【数１４】
0004962480.tif 000015
実施形態によっては、係数ｂｉｊを次式で定義してもよい：
【数１５】
0004962480.tif 000016
式（１４）によりすべてのＷｉの線形関数として各Ｗｅｑｉの値が与えられる。
【００３２】
実施形態によっては、仮想グラウンドラインと仮想ＶＤＤラインにあるＲＣ相互接続ネットワークを、ノードＧｉとＰｉにおける等価ＲＣランプモデル（equivalent  RC-lumped  models）でそれぞれ置き換えることにより回路をさらに簡単にする。図９はこのタイプのモデルの一例を示している。実施形態によっては、仮想グラウンドのＲＣランプモデルＲｉ（Ｇ）とＣｉ（Ｇ）とを次のように計算する：
【数１６】
0004962480.tif 000017
ＹＧ，１ｉとＹＧ，２ｉは仮想グラウンドＲＣツリーにあるノードＧｉにおける総アドミッタンスの第１と第２のモーメントを表し、実施形態によっては、ノードＧｉの総アドミッタンスのテイラー級数展開ＹＧｉ（ｓ）からこれらの項を計算する。
【数１７】
0004962480.tif 000018
実施形態によっては、仮想ＶＤＤラインのＲＣランプモデルの要素を同様に計算する。
【００３３】
実施形態によっては、ＲＣツリーにおける仮想グラウンドラインと仮想ＶＤＤラインにあるノードにおける総アドミッタンスの第１モーメントと第２モーメントを計算する。
【００３４】
実施形態によっては、図９に示した回路例におけるＣＲ遅延を、ノードＧｉにおける電圧がＶＤＤから最終値のδ％まで下がるのにかかる時間として定義する。実施形態によっては、ノードＧｉのＣＲ遅延を次のように計算してもよい：
【数１８】
0004962480.tif 000019
実施形態によっては、式（１３）、（１４）、（１８）を用いて、式４の制約条件を次のように表す：
【数１９】
0004962480.tif 000020
Ｗｍｉｎ−ｉはＷｅｑｉの下限を表し、実施形態によっては、この項を次式で計算する：
【数２０】
0004962480.tif 000021
実施形態によっては、式（１９）の線形制約条件を規定し、式（９）の全体的パワーオーバーヘッドの最小化を目的関数として、次のように最適化問題を定式化して、１つまたは複数の標準的な数学的計画法のパッケージを用いて解く：
【数２１】
0004962480.tif 000022
式（２１）の最適化問題は線形計画法問題であり、多項式時間で解ける問題である。
【００３５】
実施形態によっては、各セル行に対して１つのスリープトランジスタのみを使う。実施形態によっては、スリープトランジスタの配置を固定して、各セル行の左端をスリープトランジスタの配置のために確保する。実施形態によっては、次に、各行のサイズの最大遅延ペナルティが約１０％になるようにスリープトランジスタのサイズを決める。スリープトランジスタをサイジングして配置した後、実施形態によっては、その結果のゲートレベルのネットリストと、仮想グラウンド及び仮想ＶＤＤの相互接続値とを抽出し、この情報を用いて式（１５）のｂｉｊ値と式（２０）のＷｍｉｎ−ｉ値を計算する。
【００３６】
実施形態によっては、計算したｂｉｊとＷｍｉｎ−ｉ値をＬＰソルバーに渡し、式（２１）の最適化問題を解く。実施形態では、ＬＰ問題を解くためのハードウェア、ソフトウェア、組み込みロジックコンポーネント、またはこれらの組み合わせにより、必要に応じて式（２１）の最適化問題を解く。限定ではなく例として、実施形態によっては、ＭＡＴＬＡＢの適切なバージョンを用いて式（２１）のＬＰ問題を解く。実施形態では、式（２１）の最適化問題を解くために使うハードウェア、ソフトウェア、組み込みロジックコンポーネント、またはこれらの組み合わせを１つまたは複数のコンピュータシステムが含む。実施形態では、各行の全体的な仮想レール容量値と、行のすべてのペアが必要とする総ＣＲトランジスタ幅が分かると、式（５）の全エネルギーオーバーヘッドを計算できる。
【００３７】
アクティブ状態とスリープ状態の長さはＣＲ  ＭＴＣＭＯＳが実現する全体的ＥＳＲに影響を与える。限定ではなく一例として、ＣＲのＥＳＲが最大になるには、回路のスリープ期間が十分長く、スリープ期間のＣＲ動作のエッジの前に仮想グラウンドラインと仮想ＶＤＤラインが完全に電圧移行を終了する。一方、スリープ期間が長すぎると、ＣＲトランジスタにより生じる追加的なリーケージパスにより、ＣＲに付随するオーバーヘッドが大きくなる。実施形態によっては、アクティブ状態とスリープ状態の期間の適切な範囲を探す。ＣＲにより、許容できるアクティブ状態とスリープ状態の期間の幅が有利なものとなる。アクティブ／スリープ期間の適切な範囲を見つけるために、アクティブモードの期間を固定し、相異なるスリープモードの期間で実現できる節約量を見つけた。
【００３８】
図１０は、９０ナノメートルテクノロジーにおけるインバータチェーンのＨＳＰＩＣＥによるシミュレーション結果の例を示す図である。各曲線は固定されたアクティブ期間を表す。図１０に示した結果は、アクティブ期間に対して、最適なスリープ期間を取るとＥＳＲが最大になることを示している。図１０に示した結果は、スリープ期間が延びると総ＥＳＲが減少することも示している。総ＥＳＲの減少は、全体的な節約は一定であるが、全体的なリーケージオーバーヘッドが増加した結果である。ＣＲトランジスタの閾値電圧は高いので、リーケージオーバーヘッドは低く、そのためスリープ期間が長くてもＥＳＲ値が高く（例えば、約２０％）なる。
【００３９】
実施形態によっては、ＲＣ相互接続があるＣＲ  ＭＴＣＭＯＳ回路の配置及びサイジングの問題を解決する。実施形態によっては、ＣＲ  ＭＴＣＭＯＳ回路におけるＣＲトランジスタのサイジングと配置を線形計画（ＬＰ）問題として定式化できる。実施形態によっては、標準的な数学的計画法パッケージを用いてＣＲ  ＭＴＣＭＯＳ回路におけるＣＲトランジスタのサイジングと配置を解く。実施形態によっては、ＣＲ  ＭＴＣＭＯＳ回路におけるＣＲトランジスタのサイジングと配置の問題をより効率的に解くことができる。実施形態によっては、モード移行によるエネルギー消費を低減できる。
【００４０】
本発明は、ここに説明した実施形態に対する、当業者が想到するだろうすべての変更、置換、変形、代替、修正を含むものである。同様に、適切な場合には、特許請求の範囲は、ここに説明した実施形態に対する、当業者が想到するだろうすべての変更、置換、変形、代替、修正を含むものである。
【００４１】
上記の実施形態について次の付記を記載する。
（付記１）  それぞれ電源に直接接続されグラウンドに第１のスリープトランジスタを介して接続された、複数の第１の回路ブロックの第１の行であって、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の接続は仮想グラウンドノードを含み、前記第１のスリープトランジスタはすべてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタか、またはすべてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、複数の第１の回路ブロックの第１の行と、
それぞれグラウンドに直接接続され前記電源に第２のスリープトランジスタを介して接続された、複数の第２の回路ブロックの第２の行であって、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の接続は仮想電源ノードを含み、前記第１のスリープトランジスタがＮＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＰＭＯＳトランジスタであり、前記第１のスリープトランジスタがＰＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＮＭＯＳトランジスタであり、前記第１の行と前記第２の行は連続している、複数の第２の回路ブロックの第２の行と、
前記仮想グラウンドノードを前記仮想電源ノードに接続し、回路のアクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、前記第１の行の前記第１の回路ブロックと前記第２の行の前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有する回路。
（付記２）  複数の第１の行と複数の第２の行の構成を有し、前記構成において前記第１の行は前記第２の行と連続的に交互する、付記１に記載の回路。
（付記３）  前記ＴＧはＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記１に記載の回路。
（付記４）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記１に記載の回路。
（付記５）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記１に記載の回路。
（付記６）  前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記１に記載の回路。
（付記７）  複数のＴＧまたはパストランジスタを含む、付記１に記載の回路。
（付記８）  スリープモードからアクティブモードに回路を切り替える段階であって、前記回路は、
それぞれ電源に直接接続されグラウンドに第１のスリープトランジスタを介して接続された、複数の第１の回路ブロックの第１の行であって、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の接続は仮想グラウンドノードを含み、前記第１のスリープトランジスタはすべてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタか、またはすべてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、複数の第１の回路ブロックの第１の行と、
それぞれグラウンドに直接接続され前記電源に第２のスリープトランジスタを介して接続された、複数の第２の回路ブロックの第２の行であって、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の接続は仮想電源ノードを含み、前記第１のスリープトランジスタがＮＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＰＭＯＳトランジスタであり、前記第１のスリープトランジスタがＰＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＮＭＯＳトランジスタであり、前記第１の行と前記第２の行は連続している、複数の第２の回路ブロックの第２の行と、
前記仮想グラウンドノードを前記仮想電源ノードに接続し、回路のアクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、前記第１の行の前記第１の回路ブロックと前記第２の行の前記第２の回路ブロックとの間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタとを有し、
スリープモードからアクティブモードへの前記切り替えは、
前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程と、
前記ＴＧまたは前記パストランジスタをオフにしてから前記第１と第２のスリープトランジスタをオンにする工程とを有する段階と、
前記回路をアクティブモードからスリープモードに切り替える段階であって、アクティブモードからスリープモードへの前記切り替えは、
前記第１と第２のスリープトランジスタをオフにする工程と、
前記トランジスタをオフにしてから前記ＴＧまたは前記パストランジスタをオンにする工程と、
所定時間が経過してから前記ＴＧまたは前記パストランジスタをオフにする工程とを有する段階とを含む方法。
（付記９）  前記回路は複数の第１の行と複数の第２の行の構成を有し、前記構成において前記第１の行は前記第２の行と連続的に交互する、付記８に記載の方法。
（付記１０）  前記ＴＧはＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記８に記載の方法。
（付記１１）  前記ＴＧまたは前記パストランジスタのサイズは前記回路のウェークアップ時間を維持または短縮する、付記８に記載の方法。
（付記１２）  前記ＴＧまたはパストランジスタの配置とサイジングにはウェークアップ遅延、またはモード移行によるエネルギー消費、またはその両方を考慮した、付記８に記載の方法。
（付記１３）  前記ＴＧまたはパストランジスタの配置とサイジングには、前記回路のスリープモードからアクティブモードへの移行のときのグラウンドバウンス（ＧＢ）を考慮した、付記８に記載の方法。
（付記１４）  前記回路は複数のＴＧまたはパストランジスタを含む、付記８に記載の方法。
（付記１５）  複数の回路ブロックの少なくとも２つの行を有し、前記少なくとも２つの行の間に前記回路ブロックの行の間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタを有する回路の最適化問題を定式化する段階であって、前記最適化問題は、チャージリサイクリング無しにウェークアップ遅延の所定バイオレーションの下に、前記行間のチャージリサイクリングの全体的エネルギー節約比（ＥＳＲ）を最大化するものであり、チャージリサイクリングをする前記回路のウェークアップ時間、チャージリサイクリングをしない前記回路のウェークアップ時間、前記回路中のＴＧまたはパストランジスタの幅、または前記回路中のＴＧまたはパストランジスタの長さに対応する線形制約を含む段階と、
線形計画法アルゴリズムで前記最適化問題を解く段階とを含む方法。
（付記１６）  前記行のうち少なくとも１つは、それぞれ電源に直接接続されグラウンドに第１のスリープトランジスタを介して接続された、複数の第１の回路ブロックの第１の行であって、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の接続は仮想グラウンドノードを含み、前記第１のスリープトランジスタはすべてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタか、またはすべてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、複数の第１の回路ブロックの第１の行であり、
前記行のうち少なくとも１つは、それぞれグラウンドに直接接続され前記電源に第２のスリープトランジスタを介して接続された、複数の第２の回路ブロックの第２の行であって、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の接続は仮想電源ノードを含み、前記第１のスリープトランジスタがＮＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＰＭＯＳトランジスタであり、前記第１のスリープトランジスタがＰＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＮＭＯＳトランジスタであり、前記第１の行と前記第２の行は連続している、複数の第２の回路ブロックの第２の行であり、
前記ＴＧまたはパストランジスタは、前記仮想グラウンドノードを前記仮想電源ノードに接続し、回路のアクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、前記第１の行の前記第１の回路ブロックと前記第２の行の前記第２の回路ブロックとの間のチャージリサイクリングを可能とする、付記１５に記載の方法。
（付記１７）  前記回路は複数の第１の行と複数の第２の行の構成を有し、前記構成において前記第１の行は前記第２の行と連続的に交互する、付記１６に記載の方法。
（付記１８）  前記ＴＧはＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記１５に記載の方法。
（付記１９）  前記回路は複数のＴＧまたはパストランジスタを含む、付記１５に記載の方法。
（付記２０）  有体のコンピュータ読み取り可能媒体に化体されソフトウェアであって、実行されると、
複数の回路ブロックの少なくとも２つの行を有し、前記少なくとも２つの行の間に前記回路ブロックの行の間のチャージリサイクリングを可能とするトランスミッションゲート（ＴＧ）またはパストランジスタを有する回路の最適化問題を定式化する段階であって、
前記最適化問題は、チャージリサイクリング無しにウェークアップ遅延の所定バイオレーションの下に、前記行間のチャージリサイクリングの全体的エネルギー節約比（ＥＳＲ）を最大化するものであり、
チャージリサイクリングをする前記回路のウェークアップ時間、チャージリサイクリングをしない前記回路のウェークアップ時間、前記回路中のＴＧまたはパストランジスタの幅、または前記回路中のＴＧまたはパストランジスタの長さに対応する線形制約を含む段階と、
線形計画法アルゴリズムで前記最適化問題を解く段階とを実行させるソフトウェア。
（付記２１）  前記行のうち少なくとも１つはそれぞれ電源に直接接続されグラウンドに第１のスリープトランジスタを介して接続された、複数の第１の回路ブロックの第１の行であって、前記第１の回路ブロックと前記第１のスリープトランジスタとの間の接続は仮想グラウンドノードを含み、前記第１のスリープトランジスタはすべてｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタか、またはすべてｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタである、複数の第１の回路ブロックの第１の行であり、
前記行のうち少なくとも１つは、それぞれグラウンドに直接接続され前記電源に第２のスリープトランジスタを介して接続された、複数の第２の回路ブロックの第２の行であって、前記第２の回路ブロックと前記第２のスリープトランジスタとの間の接続は仮想電源ノードを含み、前記第１のスリープトランジスタがＮＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＰＭＯＳトランジスタであり、前記第１のスリープトランジスタがＰＭＯＳトランジスタであれば前記第２のスリープトランジスタはすべてＮＭＯＳトランジスタであり、前記第１の行と前記第２の行は連続している、複数の第２の回路ブロックの第２の行であり、
前記ＴＧまたはパストランジスタは、前記仮想グラウンドノードを前記仮想電源ノードに接続し、回路のアクティブモードからスリープモードへの移行、またはスリープモードからアクティブモードへの移行、またはその両方の移行の時に、前記第１の行の前記第１の回路ブロックと前記第２の行の前記第２の回路ブロックとの間のチャージリサイクリングを可能とする、付記２０に記載のソフトウェア。
（付記２２）  前記回路は複数の第１の行と複数の第２の行の構成を有し、前記構成において前記第１の行は前記第２の行と連続的に交互する、付記２１に記載のソフトウェア。
（付記２３）  前記ＴＧはＮＭＯＳトランジスタとＰＭＯＳトランジスタとを含み、前記ＮＭＯＳトランジスタのソースは前記ＰＭＯＳトランジスタのドレインに接続され、前記ＮＭＯＳトランジスタのドレインは前記ＰＭＯＳトランジスタのソースに接続された、付記２０に記載のソフトウェア。
（付記２４）  前記回路は複数のＴＧまたはパストランジスタを含む、付記２０に記載のソフトウェア。
【図面の簡単な説明】
【００４２】
【図１】パワーゲーティング構造におけるＣＲ構成を示す図である。
【図２】他のＣＲ構成を示す図である。
【図３】他のＣＲ構成を示す図である。
【図４】異なる４つの場合における仮想グランドノードの電圧の一例を示す図である。
【図５】セル行の一例を示す図である。
【図６】一つのセル行の仮想グランドラインの一例を示す図である。
【図７】２つの行の間にＣＲトランジスタを配置した、２つの連続した行へのＣＲの適用例を示す図である。
【図８】ＣＲの回路モデル例を示す図である。
【図９】仮想グラウンドと仮想ＶＤＤにおけるＲＣ相互接続を等価ＲＣ集中モデルで置き換えたカイロモデル例を示す図である。
【図１０】インバータチェーンのＨＳＰＩＣＥによるシミュレーション結果を示す図である。
【符号の説明】
【００４３】
Ｃ１、Ｃ２  サブ回路
Ｇ、Ｐ  ノード
Ｓ１、Ｓ’１、Ｓ２、Ｓ’２  スイッチ等
Ｄ１、Ｄ２  スイッチ
【図１】
0004962480.tif 000023
【図２】
0004962480.tif 000024
【図３】
0004962480.tif 000025
【図４】
0004962480.tif 000026
【図５】
0004962480.tif 000027
【図６】
0004962480.tif 000028
【図７】
0004962480.tif 000029
【図８】
0004962480.tif 000030
【図９】
0004962480.tif 000031
【図１０】
0004962480.tif 000032