(57)【特許請求の範囲】
【請求項１】
少なくとも、映像データ入力インターフェース、階調選択回路、デジタル／アナログコンバータ及びアンプ回路を備えたドライバ回路の動作を制御するための制御信号を出力するシーケンサであって、
前記階調選択回路からの第１の出力信号電位と前記デジタル／アナログコンバータからの第２の出力信号電位とを比較して、その比較結果に応じた第１の状態比較信号を出力する第１の比較回路と、
前記デジタル／アナログコンバータからの前記第２の出力信号電位と前記アンプ回路からの第３の出力信号電位とを比較して、その比較結果に応じた第２の状態比較信号を出力する第２の比較回路と、
前記第１の状態比較信号が前記第１の出力信号電位と前記第２の出力信号電位が対応していないことを示す場合は、前記デジタル／アナログコンバータの動作タイミングを修正する第１の制御信号を前記デジタル／アナログコンバータに出力し、前記第２の状態比較信号が前記第２の出力信号電位と前記第３の出力信号電位が対応していないことを示す場合は、前記アンプ回路の動作タイミングを修正する第２の制御信号を前記アンプ回路に出力する制御信号発生回路と、
を有することを特徴とするシーケンサ。
【請求項２】
前記第２の出力信号電位を、前記第１の比較回路で解釈可能なデータ形式に変換して前記第１の比較回路に出力する第１の変換回路と、
前記第３の出力信号電位を、前記第２の比較回路で解釈可能なデータ形式に変換して前記第２の比較回路に出力する第２の変換回路と、
を備えることを特徴とする請求項１に記載のシーケンサ。
【請求項３】
前記制御信号発生回路は、少なくとも、第１のクロック信号で動作する第１のシフトレジスタ、及び前記第１のクロック信号のｎ（ｎ≧２）倍の周期を持つ第２のクロック信号で動作する第２のシフトレジスタからなるカウンタ回路と、複数のＲＳラッチからなるＲＳラッチ回路とを備え、
スタートパルスを前記第１及び第２のシフトレジスタで前記第１及び第２のクロック信号によりシフトすると共に、前記第１及び第２のシフトレジスタの所定段から出力信号として取り出し、前記出力信号を前記ＲＳラッチ回路に入力し、前記ＲＳラッチ回路からの出力を制御信号として取り出すことを特徴とする請求項１に記載のシーケンサ。
【請求項４】
前記制御信号発生回路は、少なくとも、第１のクロック信号で動作する第１のシフトレジスタ、及び前記第１のクロック信号のｎ（ｎ≧２）倍の周期を持つ第２のクロック信号で動作する第２のシフトレジスタからなるカウンタ回路と、複数のＲＳラッチからなるＲＳラッチ回路と、複数のＡＮＤゲートからなるＡＮＤ回路とを備え、
前記第２のシフトレジスタを前段に、また前記第１のシフトレジスタを後段に配置し、前記第１のシフトレジスタは、その出力先の前記ＲＳラッチ回路のＲＳラッチから見て、セット信号を与えるシフトレジスタと、リセット信号を与えるシフトレジスタの組み合わせが同じものを共通化し、
スタートパルスを前記第２のシフトレジスタで前記第２のクロック信号によりシフトすると共に、前記第２のシフトレジスタの所定段から取り出した出力信号を前記第１のシフトレジスタの入力信号とし、また前記第１及び第２のシフトレジスタの所定段からそれぞれ取り出した出力信号を、前記ＲＳラッチ回路の各ＲＳラッチにセット信号又はリセット信号として入力して、前記各ＲＳラッチからの出力を出力信号として前記ＡＮＤ回路に入力し、前記出力信号同士の論理積を制御信号として取り出すことを特徴とする請求項１に記載のシーケンサ。
【請求項５】
前記制御信号発生回路は、少なくとも、第１のクロック信号で動作する第１のラッチ群で構成される第１のシフトレジスタ及び前記第１のクロック信号のｎ（ｎ≧２）倍の周期を持つ第２のクロック信号で動作する第２のラッチ群で構成される第２のシフトレジスタからなるカウンタ回路と、前記第１及び第２のシフトレジスタの所定段から出力された出力信号に従って制御信号を発生する複数のＲＳラッチからなるＲＳラッチ回路とを備え、
前記ＲＳラッチ回路における制御信号の発生タイミングが、前記第１のシフトレジスタと前記第２のシフトレジスタ間、並びに前記第１のシフトレジスタと前記ＲＳラッチ回路間の接続形態に応じて設定されることを特徴とする請求項１に記載のシーケンサ。
【請求項６】
基板上に、画素部とドライバ回路とを一体形成した平面表示装置において、
前記ドライバ回路の動作を制御するための制御信号を発生する回路として、請求項１乃至５のいずれかに記載のシーケンサを前記基板上に一体形成したことを特徴とする平面表示装置。
【請求項７】
複数の画素電極、これら画素電極のそれぞれに電極配線を介して接続されたスイッチ素子、前記スイッチ素子を駆動して前記画素電極に映像データを書き込むドライバ回路、及び請求項１乃至５のいずれかに記載のシーケンサが一体形成された第１電極基板と、前記複数の画素電極に相対する対向電極が形成された第２電極基板と、これら両電極基板間に保持された表示層を備えることを特徴とする請求項６に記載の平面表示装置。
【請求項８】
前記表示層が液晶層であることを特徴とする請求項７に記載の平面表示装置。
【請求項９】
前記表示層が有機ＥＬであることを特徴とする請求項７に記載の平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えば液晶表示装置などの平面表示装置に関し、詳しくは、各画素を駆動するドライバ回路に所定の制御信号を供給する制御信号発生回路、この制御信号発生回路を含むシーケンサ、さらには前記画素、ドライバ回路と同一基板上に前記制御信号発生回路を備えた平面表示装置に関する。
【０００２】
【従来の技術】
従来、液晶表示装置に代表される平面表示装置では、各画素を駆動するドライバ回路をＴＡＢ方式により実装するものが多かったが、近年では、コスト削減と狭額縁化の要求から、画素と同一基板上にドライバ回路を作り込んだ製品も現れている。ただし、その場合でもドライバ回路の制御信号はＩＣ化されたＬＣＤコントローラから外部信号として供給されるものがほとんどであった。このように、従来はＩＣ化されたＬＣＤコントローラに制御信号発生回路が作られるので、ＩＣ自体の面積も大きく、またコストも高いものとなっていた。なお、制御信号発生回路とは、ドライバ回路の動作タイミングを制御する制御信号を生成する回路である。
【０００３】
【発明が解決しようとする課題】
この制御信号発生回路をドライバ回路と同一基板上に作り込むことができればドライバ回路と同じプロセスで製造できるようになり、またＬＣＤコントローラも簡素化することができるため、コスト削減も可能となる。しかし、従来は制御信号発生回路のレイアウト面積が大きいため、狭額縁化が難しいという問題があった。通常、制御信号発生回路を作るにはカウンタ回路が必要となるが、平面表示装置では一般に数百進数のカウンタ回路が必要であり、レイアウト面積を小さくすることは困難であった。ここで、レイアウト面積を小さくするためにバイナリカウンタを使用すると、ハザードの問題とデコーダ回路が複雑になるという問題が生じる。また、ハザードとデコーダの問題を解決するためにジョンソンカウンタを使用すると、フリップフロップ回路の数が膨大なものとなるため、レイアウト面積を小さくすることはできなくなる。このように、ハザードやデコーダの問題を生じることなしに、制御信号発生回路のレイアウト面積を小さくすることは困難であった。
【０００４】
一方、ドライバ回路の中に含まれるデジタル／アナログコンバータ（以下、Ｄ／Ａコンバータ）やアンプ回路等は、微妙な電圧設定が求められ、そのためにＴＦＴ（薄膜トランジスタ）のしきい値電圧や電子移動度といった特性が設計通りに製造される必要がある。しかし、実際には設計通りに製造することは難しく、これらの特性が設計時の見積もりと異なる場合には、設計時の制御信号を供給しても素子が正しく動作しないために、表示不良をもたらすこともあった。このような場合は、回路設計のやり直しや製造プロセスの改善が必要となるため、生産性の低下やコスト高を招くことになる。
【０００５】
この発明の第１の目的は、従来よりもレイアウト面積を小さくすることができる制御信号発生回路及びこれを備えた平面表示装置を提供することにある。
【０００６】
また、この発明の第２の目的は、しきい値電圧等の特性が設計時の見積もり通りに製造されない場合でも、ドライバ回路を正しく動作させることができるシーケンサ及びこれを備えた平面表示装置を提供することにある。
【０００７】
さらに、この発明の第３の目的は、制御信号の発生タイミングの変更を、低コスト且つ短期間に実現することが可能な制御信号発生回路及びこれを備えた平面表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明は、少なくとも、映像データ入力インターフェース、階調選択回路、デジタル／アナログコンバータ及びアンプ回路を備えたドライバ回路の動作を制御するための制御信号を出力するシーケンサであって、前記階調選択回路からの第１の出力信号電位と前記デジタル／アナログコンバータからの第２の出力信号電位とを比較して、その比較結果に応じた第１の状態比較信号を出力する第１の比較回路と、前記デジタル／アナログコンバータからの前記第２の出力信号電位と前記アンプ回路からの第３の出力信号電位とを比較して、その比較結果に応じた第２の状態比較信号を出力する第２の比較回路と、前記第１の状態比較信号が前記第１の出力信号電位と前記第２の出力信号電位が対応していないことを示す場合は、前記デジタル／アナログコンバータの動作タイミングを修正する第１の制御信号を前記デジタル／アナログコンバータに出力し、前記第２の状態比較信号が前記第２の出力信号電位と前記第３の出力信号電位が対応していないことを示す場合は、前記アンプ回路の動作タイミングを修正する第２の制御信号を前記アンプ回路に出力する制御信号発生回路と、を有することを特徴とするものである。
【００１１】
請求項２の発明は、請求項１において、前記第２の出力信号電位を、前記第１の比較回路で解釈可能なデータ形式に変換して前記第１の比較回路に出力する第１の変換回路と、前記第３の出力信号電位を、前記第２の比較回路で解釈可能なデータ形式に変換して前記第２の比較回路に出力する第２の変換回路と、を備えることを特徴とするものである。
【００２０】
請求項６の発明は、基板上に、画素部とドライバ回路とを一体形成した平面表示装置において、前記ドライバ回路の動作を制御するための制御信号を発生する回路として、請求項１乃至５のいずれかに記載のシーケンサを前記基板上に一体形成したことを特徴とするものである。
【００２１】
請求項７の発明は、請求項６において、複数の画素電極、これら画素電極のそれぞれに電極配線を介して接続されたスイッチ素子、前記スイッチ素子を駆動して前記画素電極に映像データを書き込むドライバ回路、及び請求項１乃至５のいずれかに記載のシーケンサが一体形成された第１電極基板と、前記複数の画素電極に相対する対向電極が形成された第２電極基板と、これら両電極基板間に保持された表示層とを備えることを特徴とするものである。
【００２２】
請求項８の発明は、請求項７において、前記表示層が液晶層であることを特徴とするものである。
【００２３】
請求項９の発明は、請求項７において、前記表示層が有機ＥＬであることを特徴とするものである。
【００２９】
【発明の実施の形態】
以下、この発明に係わる制御信号発生回路、シーケンサ及び平面表示装置を、液晶パネル、その制御信号発生回路及びシーケンサに適用した場合について説明する。
【００３０】
まず、この実施形態に係わる液晶パネルの回路構成を図１３を用いて説明する。図１３に示す液晶パネル１は、複数の画素１０が形成された画素部１００と、走査線ドライバ回路２００、信号線ドライバ回路３００及び制御信号発生回路４００を備えている。
【００３１】
この実施形態では、画素部１００、走査線ドライバ回路２００、信号線ドライバ回路３００及び制御信号発生回路４００がアレイ基板１０１上に一体に形成されたドライバ回路一体型の液晶パネル１を例に挙げて説明する。このうち、制御信号発生回路４００のみ、或いは走査線ドライバ回路２００、信号線ドライバ回路３００及び制御信号発生回路４００は外付け方式であってもよい。
【００３２】
画素部１００には、複数本の信号線１１及びこれと交差する複数本の走査線１２がマトリクス状に配置されており、両線の交点近傍にはスイッチ素子としてのＴＦＴ１３が配設されている。信号線１１と走査線１２とは、図示しない絶縁膜により電気的に絶縁されている。
【００３３】
ＴＦＴ１３のソース電極は信号線１１に接続され、ドレイン電極は画素電極１４に接続されている。この画素電極１４と平行に配置された対向電極１５は、図示しない対向基板上に形成されている。画素電極１４と対向電極１５の間には液晶１６が狭持され、容量Ｃｌｃを形成している。また、画素電極１４には対向電極１５との電位関係を保持するために、並列に補助容量１７が接続されている。この補助容量１７は画素電極１４と補助容量線１８との間に容量Ｃｓを形成している。補助容量線１８は、すべての画素１０の補助容量１７と電気的に接続されており、図示しない外部回路から一定の電位が与えられている。
【００３４】
同様に、対向電極１５には、図示しない外部回路から一定のコモン電圧（Ｖｃｏｍ）が図示しないコモン配線を通じて与えられている。信号線１１を通じて書き込まれた映像データは、容量Ｃｌｃと容量Ｃｓにより１フレーム走査期間保持される。
【００３５】
走査線ドライバ回路２００は、図示しないシフトレジスタ及びバッファ回路により構成され、アレイ基板１０１上に形成された図示しない制御信号発生回路から供給される制御信号に従って、各走査線１２に順次走査信号を出力する。
【００３６】
信号線ドライバ回路３００は、後述する映像データ入力インターフェース、階調選択回路、Ｄ／Ａコンバータ、アンプ回路により構成され、制御信号発生回路４００から供給される制御信号に従って映像データの変換と信号線１１への書き込みを行っている。
【００３７】
制御信号発生回路４００は、後述するカウンタ回路などで構成されており、図示しない外部回路から供給される入力信号（スタートパルス）と所定の周期を持つクロック信号に基づいて、前記ドライバ回路の動作を制御するための制御信号を発生し、各ドライバ回路に出力する。
【００３８】
この実施形態では、走査線ドライバ回路２００と信号線ドライバ回路３００にそれぞれ専用の制御信号発生回路（走査線ドライバ回路２００用については図示せず）があり、且つそれらの回路がアレイ基板１０１上に一体に形成されているものとする。また、この実施形態では信号線ドライバ回路３００の動作を制御する制御信号発生回路４００について回路構成を説明するが、それぞれのドライバ回路の制御信号発生回路は一体的なものであってもよい。
【００３９】
図１３に示す液晶パネル１の動作を簡単に説明する。信号線ドライバ回路３００から信号線１１に順に映像データが書き込まれ、これと同期して走査線ドライバ回路２００から走査線１２に走査信号が出力されると、その一水平ライン上に存在するすべてのＴＦＴ１３がオンして、信号線１１に書き込まれた映像データがＴＦＴ１３を通じて所定の画素１０に印加される。この映像データは画素電極１４と対向電極１５との間に信号電圧として充電され、これに液晶１６が応答することで、前記信号電圧に応じた階調表示がなされる。
【００４０】
次に、アレイ基板１０１上に形成された制御信号発生回路４００の実施形態について説明する。なお、以下の説明において、“前段”及び“後段”とは、シフトレジスタ間において出力信号が流れる方向での位置関係を表し、“途中段”とは、シフトレジスタ内に接続されたラッチに出力信号が流れる方向での位置関係を表すものとする。また“途中段”には最終段も含まれるものとする。
【００４１】
［実施形態１］
まず、ジョンソンカウンタを使用した制御信号発生回路であって、ハザードとデコーダの問題を解消して、レイアウト面積を小さくした実施形態について説明する。
【００４２】
図２は、信号線ドライバ回路３００と制御信号発生回路４００の接続関係を示す回路構成図である。信号線ドライバ回路３００は、映像データ入力インターフェース３０１、階調選択回路３０２、Ｄ／Ａコンバータ３０３及びアンプ回路３０４で構成されている。
【００４３】
映像データ入力インターフェース３０１では、外部から図示しないビデオバスを通じて入力される映像データを受け取り、その映像データをシリアルなデジタルデータからパラレルなデジタルデータに並び替えて、ラッチする。その際、制御信号発生回路４００からは、映像データをサンプリングするための制御信号が出力される。階調選択回路３０２では、パラレルに並び替えられた映像データの階調選択（電圧選択）を行い、その選択により得られた電圧（映像データ）を出力する。その際、制御信号発生回路４００からは階調選択をするための制御信号が出力される。Ｄ／Ａコンバータ３０３では、階調選択されたデジタルの映像データをアナログの映像データに変換する。その際、制御信号発生回路４００からはデジタル信号をアナログ信号に変換するための制御信号が出力される。アンプ回路３０４では、アナログの映像データを必要な電位まで昇圧して信号線１１に書き込む。その際、制御信号発生回路４００からはアンプ回路３０４の動作を制御するための制御信号が出力される。なお、この実施形態では、階調選択回路３０２の後段にＤ／Ａコンバータ３０３を配置した構成を示しているが、階調選択回路３０２の階調選択時にデジタルの映像データがアナログの映像データに変換される場合には、Ｄ／Ａコンバータ３０３を省略することができる。
【００４４】
図３は、制御信号発生回路４００の回路構成図である。制御信号発生回路４００は、入力クロックに基づいて２（ｎ＋１）個の信号と、１つの重み付け信号を出力するカウンタ回路４１０と、前記２（ｎ＋１）個の信号と重み付け信号に基づいて、４（ｎ＋１）個の信号を出力するデコーダ回路４２０で構成されている。なお、入力クロック信号は外部から供給されている。
【００４５】
図１は、図３に示すカウンタ回路４１０の回路構成図である。カウンタ回路４１０は、入力クロック信号に基づいて信号Ｑ０〜Ｑｎを出力する（ｎ＋１）ビットのジョンソンカウンタ４１１と、信号Ｑ０とＱｎからセット信号を、また信号Ｑｎ−１とＱｎからリセット元信号を生成するサブデコーダ４１２と、前記リセット元信号に基づいてリセット信号を生成するＤラッチ４１３と、前記セット信号とリセット信号を入力して重み付け信号Ｑｗを出力するＲＳフリップフロップ４１４とで構成されている。このうち、サブデコーダ４１２、Ｄラッチ４１３及びＲＳフリップフロップ４１４は、ジョンソンカウンタ４１１から出力された信号Ｑ０〜Ｑｎのうちの少なくとも２つの組み合わせに重み付けを与えるための重み付け信号Ｑｗを生成する重み付け信号生成回路４１５を構成している。なお、図示していないが、ジョンソンカウンタ４１１からはデコーダ回路４２０に信号Ｑ０〜Ｑｎが出力される一方、重み付け信号生成回路４１５には重み付け信号Ｑｗを生成するために信号Ｑ０、Ｑｎ−１、Ｑｎが出力されている。
【００４６】
次に、上記のように構成されたカウンタ回路４１０の動作について説明する。ここでは、ジョンソンカウンタ４１１を２（ｎ＋１）進のカウンタとして説明する。ジョンソンカウンタ４１１では、入力クロック信号に基づいて信号Ｑ０〜Ｑｎが出力される。サブデコーダ４１２では、ジョンソンカウンタ４１１から出力される信号のうち、信号Ｑ０とＱｎからセット信号を生成して、ＲＳフリップフロップ４１４のセット入力（Ｓ）に出力する。またサブデコーダ４１２では、ジョンソンカウンタ４１１から出力される信号のうち、信号Ｑｎ−１とＱｎからリセット元信号を生成して、Ｄラッチ４１３に出力する。Ｄラッチ４１３では、リセット元信号を所定時間遅延させた後、リセット信号としてＲＳフリップフロップ４１４のリセット入力（Ｒ）に出力する。ＲＳフリップフロップ４１４では、入されたセット信号とリセット信号によって、重み付け信号Ｑｗを出力する。
【００４７】
図４は、ジョンソンカウンタ４１１から出力された信号Ｑ０〜Ｑｎと、重み付け信号生成回路４１５から出力された重み付け信号Ｑｗを示すタイミングチャートである。図４に示すように、信号Ｑ０，Ｑ１，・・・，Ｑｎ−１，Ｑｎ，Ｑｗにより４（ｎ＋１）個の状態を得ることができる。
【００４８】
この実施形態１の制御信号発生回路４００では、通常は２（ｎ＋１）個の状態しかとれない（ｎ＋１）ビットのジョンソンカウンタ４１１と、重み付け信号生成回路４１５とを組み合わせることにより、４（ｎ＋１）個の状態を得ることができる。すなわち、少ないフリップフロップ数のジョンソンカウンタを使用しながら、より多くの状態を得ることが可能となるため、制御信号発生回路のレイアウト面積を従来よりも小さくすることができる。したがって、この制御信号発生回路をドライバ回路と同一基板上に作り込むことにより、コスト削減を実現することができる。この場合、ジョンソンカウンタを使用することでデコーダ回路４２０が簡単なものとなり、またハザードについても信号ＱｎとＱｗの組み合わせでしか起こらないため、ハザード対策も容易なものとすることができる。
【００４９】
［実施形態２］
次に、制御信号発生回路を含むシーケンサにより、常に適正な制御信号を発生して信号線ドライバ回路に供給するようにした実施形態について説明する。
【００５０】
図５は、実施形態２に係わる信号線ドライバ回路３１０とシーケンサ５００の接続関係を示す回路構成図である。
【００５１】
信号線ドライバ回路３１０は、映像データ入力インターフェース３１１、階調選択回路３１２、Ｄ／Ａコンバータ３１３及びアンプ回路３１４で構成されている。このうち、映像データ入力インターフェース３１１は図２の映像データ入力インターフェース３０１と同じであるため説明を省略する。
【００５２】
階調選択回路３１２は、入力された映像データの階調選択を行い、その選択により得られた映像データの信号電位を、Ｄ／Ａコンバータ３１３と後述するＤ／Ａコンバータ状態比較回路５０３に出力する。Ｄ／Ａコンバータ３１３は、階調選択されたデジタルの映像データをアナログの映像データに変換して、アンプ回路３１４に出力すると共に、その変換した信号電位を後述するＤ／Ａコンバータ状態関知回路５０１とアンプ状態比較回路５０４に出力する。アンプ回路３１４は、アナログの映像データを必要な電位まで昇圧して信号線１１に書き込むと共に、その書き込み電位を後述するアンプ状態関知回路５０２に出力する。
【００５３】
シーケンサ５００は、Ｄ／Ａコンバータ状態関知回路５０１、アンプ状態関知回路５０２、Ｄ／Ａコンバータ状態比較回路５０３、アンプ状態比較回路５０４及び制御信号発生回路５０５で構成されている。
【００５４】
Ｄ／Ａコンバータ状態関知回路５０１は、Ｄ／Ａコンバータ３１３から出力された信号電位を、Ｄ／Ａコンバータ状態比較回路５０３で解釈可能なデータ形式に変換して出力する。アンプ状態関知回路５０２は、アンプ回路３１４から出力された書き込み電位を、アンプ状態比較回路５０４で解釈可能なデータ形式に変換して出力する。なお、Ｄ／Ａコンバータ３１３から出力された信号電位をそのままＤ／Ａコンバータ状態比較回路５０３で受け取るように構成した場合は、Ｄ／Ａコンバータ状態関知回路５０１を省略することができる。同様に、アンプ回路３１４から出力された書き込み電位をそのままアンプ状態比較回路５０４で受け取るように構成した場合は、アンプ状態関知回路５０２を省略することができる。
【００５５】
Ｄ／Ａコンバータ状態比較回路５０３は、階調選択回路３１２から出力された信号電位と、Ｄ／Ａコンバータ状態関知回路５０１から出力された信号電位とを比較して、その比較結果に応じた第１の状態比較信号を制御信号発生回路５０５に出力する。アンプ状態比較回路５０４は、Ｄ／Ａコンバータ３１３から出力された信号電位と、アンプ状態関知回路５０２から出力された書き込み電位とを比較して、その比較結果に応じた第２の状態比較信号を制御信号発生回路５０５に出力する。
【００５６】
制御信号発生回路５０５は、実施形態１の制御信号発生回路４００と同様に、図３に示すようなカウンタ回路４１０とデコーダ回路４２０とを備え、図示しない外部回路から供給される入力クロック信号に基づいて、ドライバ回路３１０の動作を制御するための制御信号を発生する。さらに、制御信号発生回路５０５には、Ｄ／Ａコンバータ状態比較回路５０３から出力された第１の状態比較信号に基づいて、Ｄ／Ａコンバータ３１３での動作タイミングを判定し、この判定結果に応じた適正な制御信号をＤ／Ａコンバータ３１３に出力する機能と、アンプ状態比較回路５０４から出力された第２の状態比較信号に基づいて、アンプ回路３１４での動作タイミングを判定し、この判定結果に応じた適正な制御信号をアンプ回路３１４に出力する機能を有する図示しない内部制御回路が付加されている。
【００５７】
次に、上記のように構成されたシーケンサ５００の動作について説明する。信号線ドライバ回路３１０において、外部から入力された映像データは映像データ入力インターフェース３１１、階調選択回路３１２、Ｄ／Ａコンバータ３１３及びアンプ回路３１４を経た後、所定の電位が所定の動作タイミングで信号線１１に書き込まれる。この間、Ｄ／Ａコンバータ状態関知回路５０１では、Ｄ／Ａコンバータ３１３から出力された信号電位がＤ／Ａコンバータ状態比較回路５０３で解釈可能なデータ形式に変換され、Ｄ／Ａコンバータ状態比較回路５０３に出力される。Ｄ／Ａコンバータ状態比較回路５０３では、階調選択回路３１２から出力された信号電位と、Ｄ／Ａコンバータ状態関知回路５０１から出力された信号電位とが比較され、その比較結果に応じた第１の状態比較信号が制御信号発生回路５０５に出力される。
【００５８】
Ｄ／Ａコンバータ３１３では、階調選択回路３１２から出力された信号電位に対応するデジタルアナログ変換が行われるため、Ｄ／Ａコンバータ３１３を構成するＴＦＴの特性が設計時の見積もり通りに製造されていれば、Ｄ／Ａコンバータ３１３での動作タイミングは適正となる。したがって、Ｄ／Ａコンバータ状態比較回路５０３において、階調選択回路３１２から入力されたＤ／Ａ変換前の信号電位と、Ｄ／Ａコンバータ状態関知回路５０１を通じて入力されたＤ／Ａ変換後の信号電位は正しく対応することになる。すなわち、Ｄ／Ａ変換後の信号電位は、設計時にＤ／Ａコンバータ３１３から出力されるべき信号電位として設定された値（Ｄ／Ａ変換前の信号電位から一意に求まる）とほぼ一致することになる。この場合、Ｄ／Ａコンバータ状態比較回路５０３から出力される第１の状態比較信号は、制御信号発生回路５０５からＤ／Ａコンバータ３１３へ出力される制御信号のタイミングを修正しないものとなる。
【００５９】
一方、Ｄ／Ａコンバータ３１３を構成するＴＦＴの特性が設計時の見積もり通りに製造されていない場合は、Ｄ／Ａコンバータ３１３での動作タイミングが不適正なものとなる。したがって、階調選択回路３１２から入力されたＤ／Ａ変換前の信号電位と、Ｄ／Ａコンバータ状態関知回路５０１を通じて入力されたＤ／Ａ変換後の信号電位は対応しないことになる。すなわち、Ｄ／Ａ変換後の信号電位は、設計時にＤ／Ａコンバータ３１３から出力されるべき信号電位として設定された値と一致しなくなる。この場合、Ｄ／Ａコンバータ状態比較回路５０３から出力される第１の状態比較信号は、Ｄ／Ａ変換前、後の信号電位の差に対応した信号となり、この信号によって制御信号発生回路５０５からＤ／Ａコンバータ３１３へ出力される制御信号のタイミングが修正されることになる。
【００６０】
例えば、Ｄ／Ａ変換後の信号電位が、設計時にＤ／Ａコンバータ３１３から出力されるべき信号電位として設定された値よりも大きい場合、制御信号発生回路５０５では、Ｄ／Ａコンバータ３１３でデジタルの映像データをアナログの映像データに変換する際に、その変換された信号電位の値が小さくなるような動作タイミングに変更されるように制御信号のタイミングを修正して出力する。なお、変更される動作タイミングは、Ｄ／Ａコンバータ状態比較回路５０３での比較結果に応じて、複数の設定値の中から適宜に選択される。
【００６１】
同様に、アンプ状態関知回路５０２では、アンプ回路３１４から出力された信号線１１への書き込み電位が、アンプ状態比較回路５０４で解釈可能なデータ形式に変換され、アンプ状態比較回路５０４に出力される。アンプ状態比較回路５０４では、Ｄ／Ａコンバータ３１３から出力された昇圧前の信号電位と、アンプ状態関知回路５０２から出力された書き込み電位とが比較されて、その比較結果に応じた第２の状態比較信号が制御信号発生回路５０５に出力される。
【００６２】
アンプ回路３１４では、アナログの映像データを昇圧して信号線１１に書き込む動作が行われるため、アンプ回路３１４を構成するＴＦＴの特性が設計時の見積もり通りに製造されていれば、アンプ回路３１４での動作タイミングは適正となるので、Ｄ／Ａコンバータ３１３から出力された昇圧前の信号電位と、アンプ状態関知回路５０２を通じて入力された実際の書き込み電位は正しく対応することになる。すなわち、実際の書き込み電位は、設計時にアンプ回路３１４から出力されるべき書き込み電位として設定された値（昇圧前の信号電位から一意に求まる）とほぼ一致することになる。この場合、アンプ状態比較回路５０４から出力される第２の状態比較信号は、制御信号発生回路５０５からアンプ回路３１４へ出力される制御信号のタイミングを修正しないものとなる。
【００６３】
一方、アンプ回路３１４を構成するＴＦＴの特性が設計時の見積もり通りに製造されていない場合は、アンプ回路３１４での動作タイミングが不適正なものとなるので、Ｄ／Ａコンバータ３１３から出力された昇圧前の信号電位と、アンプ状態関知回路５０２を通じて入力された実際の書き込み電位は対応しないことになる。すなわち、昇圧後の書き込み電位は、設計時にアンプ回路３１４から出力されるべき書き込み電位として設定された値と一致しなくなる。この場合、アンプ状態比較回路５０４から出力される第２の状態比較信号は、昇圧前、後の信号電位の差に対応した信号となり、この信号によって制御信号発生回路５０５からアンプ回路３１４へ出力される制御信号のタイミングが修正されることになる。
【００６４】
例えば、実際の書き込み電位の値が、設計時にアンプ回路３１４から出力されるべき書き込み電位として設定された値よりも小さい場合、制御信号発生回路５０５では、アンプ回路３１４でアナログの映像データを昇圧する際に、その昇圧された書き込み電位の値が大きくなるような動作タイミングに変更されるように制御信号のタイミングを修正して出力する。なお、変更される動作タイミングは、アンプ状態比較回路５０４での比較結果に応じて、複数の設定値の中から適宜に設定される。
【００６５】
この実施形態２のシーケンサ５００によれば、信号線ドライバ回路３１０のＤ／Ａコンバータ３１３やアンプ回路３１４を構成するＴＦＴのしきい値電圧等の特性が設計時の見積もり通りに製造されていない場合でも、これらの回路に常に適正な制御信号を送ることができる。このため、製造されたドライバ回路の特性が設計時の見積もりと異なる場合でも、従来のように回路設計のやり直しや製造プロセスの改善を行う必要がなく、生産性の向上とコスト削減を実現することができる。
【００６６】
なお、制御信号発生回路５０５を構成するカウンタ回路（図示せず）を、実施形態１の制御信号発生回路４００と同じカウンタ回路４１０で構成した場合には、上記実施形態２の効果に加えて、さらに制御信号発生回路５０５のレイアウト面積を小さくすることができる。したがって、この制御信号発生回路５０５を含むシーケンサ５００をドライバ回路と同一基板上に作り込むことにより、コスト削減を実現することができる。
【００６７】
［実施形態３］
ここでは、カウンタとしてシフトレジスタを使用した制御信号発生回路において、レイアウト面積を小さくした実施形態について説明する。
【００６８】
まず、従来例について説明する。図６は、カウンタとしてシフトレジスタを使用した制御信号発生回路の従来例の回路構成図であり、図７はその入出力波形を示すタイミングチャートである。
【００６９】
図６に示す制御信号発生回路６００は、シフトレジスタ６１０とＲＳラッチ回路６２０とで構成されている。シフトレジスタ６１０は、周期ａのクロック信号（以下、ａクロック）で動作する２１段のラッチ６１１（符号は一つを代表して付す）で構成されており、スタートパルスとなる入力信号ｉをａクロックのタイミングで右方向に順次シフトしている。ＲＳラッチ回路６２０は、６段のＲＳラッチ６２１（符号は一つを代表して付す）で構成されており、ラッチ６１１の途中段から取り出された出力信号６１２をセット信号又はリセット信号として取り込み、制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６として出力している。
【００７０】
図６において、シフトレジスタ６１０に入力信号ｉを入力し、途中段から出力信号６１２を取り出し、それをＲＳラッチ回路６２０のセット信号又はリセット信号として入力することにより、図７に示すような制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６を作ることができる。図６のｃ１〜ｃ６は、図７の制御信号ｃ１〜ｃ６に対応している。このように、任意の制御信号は直列に接続されたラッチ６１１の途中段から取り出した出力信号６１２とＲＳラッチ回路６２０で作ることができる。その際、ＲＳラッチ回路６２０の各ＲＳラッチ６２１に入力するセット信号の立ち上がりタイミングとリセット信号の立ち上がりタイミングを、その制御信号の立ち上がりタイミング、立ち下がりタイミングと同じものとする。
【００７１】
図６に示した従来例では、ラッチ６１１を２１段直列に接続してシフトレジスタ６１０を構成しているため、必要なラッチ数は２１個となる。先に説明したように、従来の制御信号発生回路はレイアウト面積が大きいため、ドライバ回路と同一基板上に作り込むことは困難であった。とくに、この例のようにカウンタとしてシフトレジスタを使用すると、カウント数と同数のラッチが必要になるため、ラッチ１つのレイアウト面積は小さくても、カウンタとしては非常に大きなレイアウト面積になってしまうという問題点があった。
【００７２】
図８は、この実施形態に係わる制御信号発生回路の回路構成図であり、図９はその入出力波形を示すタイミングチャートである。
【００７３】
図８に示す制御信号発生回路７００は、シフトレジスタ７１０〜７５０とＲＳラッチ７６０とで構成されている。前段に配置されたシフトレジスタ７１０は、ａクロックの３倍の周期を持つ周期ｂのクロック信号（以下、ｂクロック）で動作する７段のラッチ７１１（符号は一つを代表して付す）で構成されており、スタートパルスとなる入力信号ｉをｂクロックのタイミングで右方向に順次シフトしている。一方、後段に配置されたシフトレジスタ７２０，７３０，７４０，７５０は、ａクロックで動作するラッチ７２１、７３１と７３２、７４１と７４２、及び７５１によりそれぞれ構成されている。シフトレジスタ７２０〜７５０には、シフトレジスタ７１０の途中段から取り出された出力信号が入力され、この信号をａクロックのタイミングで必要な分だけシフトしている。ＲＳラッチ回路７６０は、図６と同じく６段のＲＳラッチ７６１（符号は一つを代表して付す）で構成されており、シフトレジスタ７１０の途中段から取り出された出力信号、若しくはシフトレジスタ７２０，７３０，７４０，７５０の途中段から取り出された出力信号をセット信号又はリセット信号として取り込み、制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６を出力している。
【００７４】
次に、図８に示す制御信号発生回路７００の動作を説明する。シフトレジスタ７１０は、スタートパルスとして入力された入力信号ｉをｂクロックでシフトすると共に、その途中段から出力信号を取り出して後段のシフトレジスタ７２０，７３０，７４０，７５０に出力する。シフトレジスタ７２０〜７５０では、シフトレジスタ７１０の途中段から取り出された出力信号をａクロックでシフトし、その途中段から出力信号を取り出してＲＳラッチ回路７６０に出力する。ＲＳラッチ回路７６０では、シフトレジスタ７１０〜７５０から取り出された出力信号がセット信号又はリセット信号として入力され、これに応じて各ＲＳラッチ７６１において、図９に示すような制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６を作ることができる。図８のｃ１〜ｃ６は、図９の制御信号ｃ１〜ｃ６に対応している。
【００７５】
このように、ａクロックで動作するシフトレジスタ７２０〜７５０と、ａクロックの３倍の周期を持つｂクロックで動作するシフトレジスタ７１０とを組み合わせ、その出力信号をＲＳラッチ回路７６０に入力することで任意の制御信号を作ることができる。この実施形態の回路構成では、ｂクロックで動作するラッチを７段直列に接続し、またａクロックで動作するラッチを６個接続しているため、全ラッチ数は１３個となる。このように、実施形態３の制御信号発生回路７００では、同じ制御信号ｃ１〜ｃ６を作ることができる回路でありながら、図６に示す制御信号発生回路６００に比べてラッチ数を８個少なくすることができる。
【００７６】
ここで、ａクロックで動作するシフトレジスタと、そのｎ倍（ｎ≧２）の周期を持つｂクロックで動作するシフトレジスタとを組み合わせて回路を構成した場合に必要となるラッチ数について説明する。
【００７７】
この例では、第１のクロック（便宜上ａクロックとし、周期をａとする）で動作するシフトレジスタと、そのｎ倍の周期を持つ第２のクロック（便宜上ｂクロックとし、周期をｎ×ａとする）で動作するシフトレジスタを組み合わせて回路を構成した場合について説明する。
【００７８】
目的とする制御信号をＲＳラッチで作るときのセット信号を入力信号ｉからｊだけ遅延させる場合、ｂクロックで動作するラッチ数はｊをｎで割ったときの商となり、ａクロックで動作するラッチ数はｊをｎで割ったときの余となる。同様に、リセット信号を入力信号ｉからｋだけ遅延させる場合、ｂクロックで動作するラッチ数はｋをｎで割ったときの商となり、ａクロックで動作するラッチ数はｋをｎで割ったときの余となる。
【００７９】
この実施形態３の制御信号発生回路７００では、周期の異なる２つのクロックで動作するシフトレジスタを組み合わせることにより、任意の制御信号を作るようにしたものである。これによれば、従来のように複数のラッチを直列に接続してシフトレジスタを構成した場合に比べてラッチ数を少なくすることができる。このため、カウンタとしてシフトレジスタを使用した制御信号発生回路のレイアウト面積を従来より小さくすることができる。したがって、この制御信号発生回路７００をドライバ回路と同一基板上に作り込むことにより、コスト削減を実現することができる。
【００８０】
また、カウンタとしてシフトレジスタを使用しているため、消費電力を抑えることができる。
【００８１】
なお、この実施形態ではａクロックとｂクロックの周期を１：３としたが、ｂクロックの周期はａクロックのｎ倍（ｎ≧２）あればよく、この実施形態以外のクロック周期で動作するシフトレジスタを組み合わせることによっても、任意の制御信号を作ることができる。
【００８２】
さらに、実施形態３の制御信号発生回路７００は、実施形態２のシーケンサ５００に含まれる制御信号発生回路（５０５）として使用してもよい。
【００８３】
［実施形態４］
次に、上記実施形態３のように周期の異なる２つのクロックで動作するシフトレジスタを組み合わせて回路を構成した場合に、さらにラッチ数を減らしてレイアウト面積を小さくすることができるようにした実施形態について説明する。
【００８４】
まず、実施形態３と同じルールで回路を構成した制御信号発生回路について説明する。
【００８５】
図１０は、実施形態３と同じルールで回路を構成した制御信号発生回路の回路構成図であり、図１１はその入出力波形を示すタイミングチャートである。
【００８６】
図１０に示す制御信号発生回路８００は、シフトレジスタ８１０と、シフトレジスタ８１５，８２０，８２５，８３０，８３５，８４０，８４５，８５０，８５５，８６０と、ＲＳラッチ回路８７０とで構成されている。前段に配置されたシフトレジスタ８１０は、ａクロックの３倍の周期を持つ周期ｂのクロック信号（以下、ｂクロック）で動作する１３段のラッチ８１１（符号は一つを代表して付す）で構成されており、スタートパルスとなる入力信号ｉをｂクロックのタイミングで右方向に順次シフトしている。シフトレジスタ８１０の途中段から取り出された出力信号は、後段のシフトレジスタ８１５〜８６０に出力されている。
【００８７】
後段に配置されたシフトレジスタ８１５〜８６０は、ａクロックで動作するラッチ８１６と８１７、８２１と８２２、８２６と８２７、８３１、８３６と８３７、８４１、８４６と８４７、８５１と８５２、８５６と８５７、８６１と８６２によりそれぞれ構成されている。シフトレジスタ８１５〜８６０は、シフトレジスタ８１０の途中段から取り出された出力信号をａクロックのタイミングで必要な分だけシフトして送り出している。ＲＳラッチ回路８７０は、５段のＲＳラッチ８７１（符号は一つを代表して付す）で構成されており、シフトレジスタ８１５〜８６０からの出力信号をセット信号又はリセット信号として取り込み、制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５を出力している。
【００８８】
この制御信号発生回路８００において、シフトレジスタ８１０はスタートパルスである入力信号ｉをｂクロックでシフトすると共に、その途中段から出力信号を取り出して後段のシフトレジスタ８１５〜８６０に出力する。シフトレジスタ８１５〜８６０では、シフトレジスタ８１０の途中段から取り出された出力信号をａクロックでシフトし、その出力信号をＲＳラッチ回路８７０に出力する。ＲＳラッチ回路８７０では、シフトレジスタ８１５〜８６０から取り出された出力信号がセット信号又はリセット信号として入力され、これに応じて各ＲＳラッチ８７１において、図１１に示すような制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５が作られる。図１０のｃ１〜ｃ５は、図１１の制御信号ｃ１〜ｃ５に対応している。
【００８９】
次に、実施形態４のルールで回路を構成した場合について説明する。図１２は、実施形態４に係わる制御信号発生回路の回路構成図である。この回路の入出力波形を示すタイミングチャートは図１１と同じであるため図示を省略する。
【００９０】
図１２に示す制御信号発生回路９００は、シフトレジスタ９１０と、シフトレジスタ９２０，９３０，９４０，９５０と、ＲＳラッチ回路９６０と、ＡＮＤ回路９７０とで構成されている。
【００９１】
前段に配置されたシフトレジスタ９１０は、ｂクロックで動作する１３段のラッチ９１１（符号は一つを代表して付す）で構成されており、スタートパルスとなる入力信号ｉをｂクロックのタイミングで右方向に順次シフトしている。シフトレジスタ９１０の途中段から取り出された出力信号は、後段のシフトレジスタ９２０〜９５０とＲＳラッチ回路９６０にそれぞれ出力されている。このシフトレジスタ９１０の構成は、図１０のシフトレジスタ８１０と同じである。
【００９２】
後段に配置されたシフトレジスタ９２０〜９５０は、ａクロックで動作するラッチ９２１と９２２、９３１と９３２、９４１と９４２、９５１によりそれぞれ構成されている。このシフトレジスタ９２０〜９５０は、シフトレジスタ９１０の途中段から取り出された出力信号をａクロックのタイミングで必要な分だけシフトして送り出している。
【００９３】
ここで、シフトレジスタ９２０〜９５０の構成を、図１０に示すシフトレジスタ８１５〜８６０と比較しながら説明する。
【００９４】
この実施形態のシフトレジスタ９２０〜９５０では、出力信号の出力先となるＲＳラッチ回路９６０の各ＲＳラッチ９６１から見て、セット信号を与えるシフトレジスタと、リセット信号を与えるシフトレジスタの組み合わせが同じものを共通化している。例えば、図１０において、シフトレジスタ８１５と８２０の組み合わせは、制御信号ｃ１を出力するＲＳラッチ８７１から見て、セット信号を与えるシフトレジスタとリセット信号を与えるシフトレジスタとの組み合わせとなるため、同じような組み合わせとなるシフトレジスタ８４５と８５０、及びシフトレジスタ８５５と８６０を共通化して、図１２に示すように、シフトレジスタ９２０と９３０の組み合わせのみを作っている。同様に、図１０において、シフトレジスタ８２５と８３０の組み合わせは、制御信号ｃ２を出力するＲＳラッチ８７１から見て、セット信号を与えるシフトレジスタとリセット信号を与えるシフトレジスタとの組み合わせとなるため、同じような組み合わせとなるシフトレジスタ８３５と８４０を共通化して、図１２に示すように、シフトレジスタ９４０と９５０の組み合わせのみを作っている。
【００９５】
これに伴い、ｂクロックで動作するシフトレジスタ９１０の途中段からの出力は、それぞれに対応したシフトレジスタ９２０〜９５０に渡される。すなわち、シフトレジスタ９１０の途中段から取り出された出力信号は、シフトレジスタ９１０の出力からＲＳラッチ回路９６０のＲＳラッチ９６１のセット側入力までのａクロックでのシフト量と、シフトレジスタ９１０の出力からＲＳラッチ回路９６０のＲＳラッチ９６１のリセット側入力までのａクロックでのシフト量との組み合わせに対応するシフトレジスタにそれぞれ渡される。例えば、図１２のシフトレジスタ９１０において、ｂクロック１段目、８段目及び１１段目にある各ラッチ９１１の出力は、シフトレジスタ９２０に渡され、ｂクロック２段目、１０段目及び１３段目にある各ラッチ９１１の出力は、シフトレジスタ９３０に渡される。同様に、ｂクロック３段目と５段目にある各ラッチ９１１の出力は、シフトレジスタ９４０に渡され、ｂクロック４段目と７段目にある各ラッチ９１１の出力は、シフトレジスタ９５０に渡される。また、シフトレジスタ９１０の途中段からの出力は、一方で、シフトレジスタ９２０〜９５０を通らずにＲＳラッチ回路９６０に直接渡されている。
【００９６】
ＲＳラッチ回路９６０は、７段のＲＳラッチ９６１（符号は一つを代表して付す）で構成されており、そのうちの２つは、シフトレジスタ９２０〜９５０からの出力信号をセット信号又はリセット信号として取り込み、残りの５つは、シフトレジスタ９１０の途中段から取り出された出力信号をセット信号又はリセット信号として取り込んでいる。
【００９７】
ＡＮＤ回路９７０は、５段のＡＮＤゲート９７１（符号は一つを代表して付す）で構成されている。各ＡＮＤゲート９７１は、シフトレジスタ９２０〜９５０からの出力信号をセット信号又はリセット信号とするＲＳラッチからの出力と、シフトレジスタ９１０からの出力信号をセット信号又はリセット信号とするＲＳラッチからの出力をそれぞれ入力とし、その２つの入力の論理積を取ることで制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５を出力している。
【００９８】
この制御信号発生回路９００において、シフトレジスタ９１０はスタートパルスである入力信号ｉをｂクロックでシフトすると共に、その途中段から出力信号を取り出して、後段のシフトレジスタ９２０〜９５０に出力する。シフトレジスタ９２０〜９５０では、シフトレジスタ９１０の途中段から取り出された出力信号をａクロックでシフトし、その出力信号を取り出してＲＳラッチ回路９６０に出力する。ＲＳラッチ回路９６０では、シフトレジスタ９２０〜９５０から取り出された出力信号と、シフトレジスタ９１０の途中段から取り出された出力信号とが、それぞれセット信号又はリセット信号として入力され、これに応じて各ＲＳラッチ９７１が状態変化することで出力信号が取り出される。この出力信号は、さらにＡＮＤ回路９７０に入力され、各ＡＮＤゲート９７１で入力の論理積を取ることで、図１１に示すような制御信号ｃ１，ｃ２，ｃ３，ｃ４，ｃ５が作られる。図１２のｃ１〜ｃ５は、図１１の制御信号ｃ１〜ｃ５に対応している。
【００９９】
この実施形態の回路構成では、ｂクロックで動作するラッチ９１１を１３段直列に接続し、またａクロックで動作するラッチ９２１〜９５１は７個接続しているため、全ラッチ数は２０個となる。このように、実施形態４の制御信号発生回路９００では、同じ制御信号ｃ１〜ｃ５を作ることができる回路でありながら、図１０に示す制御信号発生回路８００に比べてラッチ数を１１個少なくすることができる。
【０１００】
上記実施形態４の制御信号発生回路９００は、周期の異なる２つのクロックで動作するシフトレジスタを組み合わせ、任意の制御信号を作る回路構成において、ＲＳラッチに対して同じ組み合わせとなるシフトレジスタを共通化するようにしたものである。これによれば、実施形態３のルールで回路を構成した場合に比べてさらにラッチ数を少なくすることができるので、制御信号発生回路のレイアウト面積をより小さくすることができる。このように、カウンタとしてシフトレジスタを使用した制御信号発生回路のレイアウト面積を従来よりさらに小さくすることができるので、この制御信号発生回路９００をドライバ回路と同一基板上に作り込むことにより、コスト削減を実現することができる。
【０１０１】
なお、実施形態４のＲＳラッチ回路９６０は、実施形態３のＲＳラッチ回路８７０よりもＲＳラッチの数が２つ多く、また５個のＡＮＤゲート９７１で構成されたＡＮＤ回路９７０が接続されているが、これら素子の増加分はラッチ数が少なくなる分よりもはるかに小さいため、全体としてはレイアウト面積をより小さくすることができる。
【０１０２】
また、この実施形態でもカウンタとしてシフトレジスタを使用しているため、消費電力を抑えることができる。
【０１０３】
なお、この実施形態においても、ａクロックとｂクロックの周期を１：３とした例を示したが、ｂクロックの周期はａクロックのｎ倍（ｎ≧２）あればよく、この実施形態以外のクロック周期で動作するシフトレジスタを組み合わせることによっても、任意の制御信号を作ることができる。
【０１０４】
さらに、実施形態４の制御信号発生回路８００は、実施形態２のシーケンサ５００に含まれる制御信号発生回路（５０５）として使用してもよい。
【０１０５】
［実施形態５］
次に、カウンタとしてシフトレジスタを使用した制御信号発生回路において、制御信号の発生タイミングを簡単な操作で変更できるようにした実施形態について説明する。
【０１０６】
図１４は、実施形態５に係わる制御信号発生回路の第１の接続形態を示す回路構成図であり、図１５はその入出力波形を示すタイミングチャートである。
【０１０７】
図１４に示す制御信号発生回路１０００は、シフトレジスタ１０１０及び１０２０と、ＲＳラッチ回路１０４０とで構成されている。このうち、前段に配置されたシフトレジスタ１０１０は、ａクロックの３倍の周期を持つ周期ｂのクロック信号（以下、ｂクロック）で動作する７段のラッチ１０１１，…１０１６，１０１７で構成されており、スタートパルスとなる入力信号ｉ１をｂクロックのタイミングで右方向に順次シフトしている。このシフトレジスタ１０１０の途中段から取り出された出力信号は、後段のシフトレジスタ１０２０の途中段に出力されている。なお図１４では、ラッチ１０１６と１０１７からの出力信号を利用していないが、ラッチ１０１６と１０１７が必要な理由については後に説明する。
【０１０８】
一方、後段に配置されたシフトレジスタ１０２０は、ａクロックで動作する１８段のラッチ１０２１，…１０３２，…１０３８で構成されている。シフトレジスタ１０２０には、シフトレジスタ１０１０の途中段から取り出された出力信号及び入力信号ｉ２が入力されている。シフトレジスタ１０１０からの出力信号が入力されるラッチでは、入力信号ｉ２をａクロックのタイミングで必要な分だけシフトして送り出している。なお、ＲＳラッチ回路１０４０から出力される制御信号の発生タイミングによっては、入力信号ｉ２は無い場合もある。また図１４では、ラッチ１０３２〜１０３８までは出力信号を利用してないが、ラッチ１０３２〜１０３８が必要な理由については後に説明する。
【０１０９】
ＲＳラッチ回路１０４０は、３段のＲＳラッチ１０４１，１０４２，１０４３で構成されており、シフトレジスタ１０２０の途中段から取り出された出力信号、又は図１４には図示していないがシフトレジスタ１０１０の途中段からの出力信号をセット信号又はリセット信号として取り込み、制御信号ｃ１，ｃ２，ｃ３を出力している。
【０１１０】
次に、図１４に示す制御信号発生回路１０００の動作について説明する。シフトレジスタ１０１０は、スタートパルスとして入力された入力信号ｉ１をｂクロックでシフトすると共に、その途中段から出力信号を取り出して後段のシフトレジスタ１０２０に出力する。シフトレジスタ１０２０では、シフトレジスタ１０１０の途中段から取り出された出力信号をａクロックでシフトし、その途中段から出力信号を取り出してＲＳラッチ回路１０４０に出力する。ＲＳラッチ回路１０４０には、シフトレジスタ１０１０，１０２０から取り出された出力信号がセット信号又はリセット信号として入力され、これに応じてＲＳラッチ１０４１〜１０４３において、図１５に示すような発生タイミングの制御信号ｃ１，ｃ２，ｃ３を作ることができる。なお、図１４のｃ１，ｃ２，ｃ３は、図１５の制御信号ｃ１，ｃ２，ｃ３に対応している。
【０１１１】
次に、図１４に示す制御信号発生回路１０００において、フレーム周波数の変更や、仕様の異なる製品への適用などにより、制御信号の発生タイミングを変更する必要が生じた場合について説明する。
【０１１２】
図１６は、実施形態５に係わる制御信号発生回路の第２の接続形態を示す回路構成図であり、図１７はその入出力波形を示すタイミングチャートである。
【０１１３】
図１６に示す制御信号発生回路１１００において、シフトレジスタ１１１０及び１１２０の基本構成は図１４に示すシフトレジスタ１０１０及び１０２０と同じであり、同等部分を同一符号で示している。図１４との相違点は、シフトレジスタ１１１０の出力端子とシフトレジスタ１１２０の入力端子間の接続、シフトレジスタ１１２０の出力端子とＲＳラッチ回路１１４０の入力端子間の接続、シフトレジスタ１１２０を構成するラッチ同士の接続、及びラッチ１０１１に入力するｂクロックの正負論理、及びラッチ１０２１に入力されるａクロックの正負論理だけである。ここで、ｂクロックの正負論理とは、シフトレジスタ１０１１に入力するｂクロックの位相のことであり、ｂクロックの正負論理を変えることは、シフトレジスタ１０１１に入力するｂクロックの位相を変えることである。同様に、ａクロックの正負論理とは、シフトレジスタ１０２１に入力するａクロックの位相のことであり、ａクロックの正負論理を変えることは、シフトレジスタ１０２１に入力するａクロックの位相を変えることである。これら３種類の接続及びｂクロックの正負論理、ａクロックの正負論理を、図１６に示すような接続形態とすることにより、図１７に示すような発生タイミングの制御信号ｃ１，ｃ２，ｃ３を作ることができる。なお、図１７のｃ１，ｃ２，ｃ３は、図１６の制御信号ｃ１，ｃ２，ｃ３に対応している。
【０１１４】
この制御信号発生回路１１００では、図１４の制御信号発生回路１０００では使用しなかったラッチ１０１６，１０１７並びに１０３２，１０３３，１０３４を使用している。このように、あらかじめ必要と考えられる数のラッチをレイアウトの許す範囲で配置しておき、使用目的に応じて接続形態を適宜に設定することにより、制御信号の発生タイミングを容易に変更することができる。また、上記３種類の接続形態及びｂクロックの正負論理、ａクロックの正負論理は、図示しない基板上の第１層又は第２層に形成された電極パターンを修正することにより変更することができる。したがって、製造プロセスにおけるマスク修正も第１層又は第２層だけで済むため、制御信号の発生タイミングの変更を簡単に行うことができる。
【０１１５】
上記の例において、シフトレジスタ１１２０については、ラッチの数は最大で１８個用意しておけばよい。これはＲＳラッチの数が３個であるので、シフトレジスタ１１２０からの出力信号は６信号必要になり、その１つの信号に対して、ａクロックでのシフトは最大３段のラッチで済むからである。
【０１１６】
ここで、周期ａのａクロックで動作する第１のシフトレジスタと、ｎ×ａ周期のｂクロックで動作する第２のシフトレジスタ、及びｍ種類の制御信号を発生するＲＳラッチ回路を組み合わせた場合のラッチ数について説明すると、ＲＳラッチの数はｍ個なので、ＲＳラッチへ出力する第１のシフトレジスタは２×ｍ個の出力信号が必要であり、その１つの出力信号に対して、ａクロックでのシフトは最大ｎ段のラッチが必要となるため、第２のシフトレジスタのラッチ数は最大２×ｍ×ｎ段必要となる。
【０１１７】
この実施形態５における制御信号発生回路１０００（及び１１００）では、シフトレジスタ１０１０，１１１０（上記第１のシフトレジスタに相当）及びシフトレジスタ１０２０，１１２０（上記第２のシフトレジスタに相当）が必要最大数のラッチで構成されているため、無駄なラッチを配置することなしに、すべての接続形態の設定を行うことができる。したがって、この制御信号発生回路１０００（及び１１００）をドライバ回路と同一基板上に作り込むことにより、制御信号の発生タイミングの変更を低コスト且つ短期間に実現することが可能となる。
【０１１８】
また、この実施形態でもカウンタとしてシフトレジスタを使用しているため、消費電力を抑えることができる。
【０１１９】
なお、この実施形態では、ａクロックとｂクロックの周期を１：３としたが、ｂクロックの周期はａクロックのｎ倍（ｎ≧２）あればよく、この実施形態以外のクロック周期で動作するシフトレジスタと組み合わせることによっても、任意の制御信号を作ることができる。この場合も、図示しない基板上の第１層又は第２層に形成された電極パターンを修正することにより、接続形態の変更を行うことができる。
【０１２０】
さらに、実施形態５の制御信号発生回路１０００及び１１００は、実施形態２のシーケンサ５００に含まれる制御信号発生回路（５０５）として使用してもよい。
【０１２１】
以上、この発明を液晶パネルに適用した場合の実施形態について説明したが、この発明は、例えば表示層として有機ＥＬを用いた表示パネルにも適用することができる。
【０１２２】
【発明の効果】
以上説明したように、本発明によれば、制御信号発生回路のレイアウト面積を従来よりも小さくすることができるので、制御信号発生回路をドライバ回路と同一基板上に作り込むことにより、コスト削減を実現することができる。
【０１２３】
また、本発明によれば、ドライバ回路の特性が設計時の見積もり通りに製造されない場合でも、ドライバ回路を正しく動作させることができるので、従来ように回路設計のやり直しや製造プロセスの改善を行う必要がなく、生産性の向上とコスト削減を実現することができる。
【０１２４】
さらに、本発明によれば、基板上の第１層又は第２層に形成された電極パターンを修正するだけで、制御信号の発生タイミングの変更を行うことができるので、使用目的に応じた制御信号の発生タイミングの変更を低コスト且つ短期間に実現することができる。
【図面の簡単な説明】
【図１】図３に示すカウンタ回路の回路構成図。
【図２】実施形態１における信号線ドライバ回路と制御信号発生回路の接続関係を示す回路構成図。
【図３】図２に示す制御信号発生回路の回路構成図。
【図４】ジョンソンカウンタから出力された信号と重み付け信号生成回路から出力された重み付け信号を示すタイミングチャート。
【図５】実施形態２における信号線ドライバ回路とシーケンサの接続関係を示す回路構成図。
【図６】カウンタとしてシフトレジスタを使用した制御信号発生回路の従来例を示す回路構成図。
【図７】図６の入出力波形を示すタイミングチャート。
【図８】実施形態３における制御信号発生回路の回路構成図。
【図９】図８の入出力波形を示すタイミングチャート。
【図１０】実施形態３と同じルールで回路を構成した制御信号発生回路の回路構成図。
【図１１】図１０の入出力波形を示すタイミングチャート。
【図１２】実施形態４における制御信号発生回路の回路構成図。
【図１３】実施形態に係わる液晶パネルの回路構成図。
【図１４】実施形態５に係わる制御信号発生回路の第１の接続形態を示す回路構成図。
【図１５】図１４の入出力波形を示すタイミングチャート。
【図１６】実施形態５に係わる制御信号発生回路の第２の接続形態を示す回路構成図。
【図１７】図１６の入出力波形を示すタイミングチャート。
【符号の説明】
１…液晶パネル、１００…画素部、２００…走査線ドライバ回路、３００…信号線ドライバ回路、４００，６００，７００，８００，９００，１０００…制御信号発生回路、４１０…カウンタ回路、４１１…ジョンソンカウンタ、４１２…サブデコーダ、４１３…Ｄラッチ、４１４…ＲＳフリップフロップ、４１５…重み付け信号生成回路、５００…シーケンサ、５０１…Ｄ／Ａコンバータ状態関知回路、５０２…アンプ状態関知回路、５０３…Ｄ／Ａコンバータ状態比較回路、５０４…アンプ状態比較回路、６１０，７１０，８１０，９１０，１０１０，１０２０，１１１０，１１２０…シフトレジスタ、６２０，７６０，８７０，９６０，１０４０，１１４０…ＲＳラッチ回路、９７０…ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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