(57)【特許請求の範囲】
【請求項１】
ｐｎ接合から広がる空乏層を用いて電流の流れを制御する半導体装置であって、
空乏層を用いて電流の流れが制御される領域であるチャネル領域の厚みｔｃｈが、前記チャネル領域を構成する材料の誘電率をεｓ、素電荷をｑ、前記チャネル領域の不純物濃度をＮｃｈ、ゲート電極から前記チャネル領域までの領域の不純物濃度をＮｇ、半導体装置の使用環境の温度を意味する半導体装置の動作時における前記チャネル領域の温度をＴ、前記ｐｎ接合のビルトインポテンシャルをφｂｉ（Ｔ）、基準温度をＴｒｅｆ、チャネル領域のキャリアの移動度に関する温度係数をαｃｈ、チャネル領域の抵抗に関する温度係数をα、前記チャネル領域に隣接するように配置されるドレイン電極に印加される電圧をＶｄ、０．８未満の任意の数値をｋ、とし、
Ｔｒｅｆを２０℃としたときに、ＴをＴｒｅｆ＜Ｔ≦２００℃とし、
温度Ｔのときの前記キャリアの移動度をμ（Ｔ）、温度Ｔのときの前記チャネル領域の抵抗をＲ（Ｔ）とし、
【数１】
0005018349.tif 000018
としたときに、αとαｃｈとｋとの関係をα＝ｋαｃｈとし、
【数２】
0005018349.tif 000019
としたときに、ｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘと言う関係を満足し、さらに、
前記チャネル領域の厚みｔｃｈは０．１６３μｍ以上０．２３μｍ以下である、半導体装置。
【請求項２】
前記チャネル領域を構成する材料はワイドバンドギャップ半導体である、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、接合型電界効果トランジスタである、請求項１または２に記載の半導体装置。
【請求項４】
半導体装置であって、
半導体基板と、
前記半導体基板上に形成された第１導電型の第１半導体層と、
前記第１半導体層上に積層するように形成された前記第１導電型と異なる第２導電型の第２半導体層と、
前記第２半導体層上に配置されたゲート電極と、
前記第２半導体層上において、前記ゲート電極を挟むように配置されたソース電極およびドレイン電極とを備え、
前記第２半導体層においては、
前記ゲート電極と接続された第１導電型の第１不純物領域と、
前記第１不純物領域を挟むように配置され、前記ソース電極および前記ドレイン電極にそれぞれ接続された第２導電型の第２不純物領域とが形成され、
前記第２半導体層において前記第１不純物領域下に位置するチャネル領域の、前記第１不純物領域から前記第１半導体層に向かう方向における厚みｔｃｈが、前記チャネル領域を構成する材料の誘電率をεｓ、素電荷をｑ、前記チャネル領域の不純物濃度をＮｃｈ、前記第１不純物領域の不純物濃度をＮｇ、半導体装置の使用環境の温度を意味する半導体装置の動作時における前記チャネル領域の温度をＴ、前記第１不純物領域と前記第２半導体層との接合界面に形成されるｐｎ接合のビルトインポテンシャルをφｂｉ（Ｔ）、基準温度をＴｒｅｆ、前記チャネル領域のキャリアの移動度に関する温度係数をαｃｈ、前記チャネル領域の抵抗に関する温度係数をα、前記ドレイン電極に印加される電圧をＶｄ、０．８未満の任意の数値をｋ、とし、
Ｔｒｅｆを２０℃としたときに、ＴをＴｒｅｆ＜Ｔ≦２００℃とし、
温度Ｔのときの前記キャリアの移動度をμ（Ｔ）、温度Ｔのときの前記チャネル領域の抵抗をＲ（Ｔ）とし、
【数３】
0005018349.tif 000020
としたときに、αとαｃｈとｋとの関係をα＝ｋαｃｈとし、
【数４】
0005018349.tif 000021
としたときに、ｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘと言う関係を満足し、さらに、
前記チャネル領域の厚みｔｃｈは０．１６３μｍ以上０．２３μｍ以下である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、より特定的には、空乏層を用いて電流の流れを制御する半導体装置に関する。
【背景技術】
【０００２】
従来、空乏層を用いて電流の流れを制御する半導体装置の１つとして、接合型電界効果トランジスタ(JFET:Junction Field Effect Transistor)が知られている。接合型電界効果トランジスタは、キャリアが通過するチャネル領域の側部に設けられたｐｎ接合に、ゲート電極から逆バイアス電圧を印加することにより、ｐｎ接合からの空乏層をチャネル領域へ広げ、チャネル領域のコンダクタンスを制御してスイッチング等の動作を行なう。なお、チャネルのキャリアは電子（ｎ型）でも正孔（ｐ型）でもよい。
【０００３】
ここで、上記接合型電界効果トランジスタを構成する材料として、珪素（Ｓｉ）に代えてワイドバンドギャップ半導体、たとえば炭化珪素（ＳｉＣ）を用いることが提案されている（たとえば、非特許文献１参照）。この場合には、当該ＳｉＣでは電子の移動度が正孔に比べて高いことから、通常、チャネル領域をｎ型不純物領域とする。なお、チャネル領域をｐ型不純物領域とする場合もあることは言うまでもない。そして、上記ＳｉＣのようなワイドバンドギャップ半導体を接合型電界効果トランジスタに適用することにより、高耐圧、低損失、高速動作、高温動作など優れた特性を得ることができる。
【非特許文献１】Heinz Mitlehner, "Dynamic characteristics of high voltage 4H-SiC vertical JFETs", International Symposium on Power Semiconductor Devices ISPSD, IEEE, 1999, p.339-342
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した接合型電界効果トランジスタ（ＪＦＥＴ）においては、使用温度の上昇に伴い、その抵抗値が上昇する。これは、接合型電界効果トランジスタにおいてチャネル領域でのキャリア移動度（以下、チャネル移動度とも言う）は、チャネル領域を構成する材料のバルクでのキャリア移動度と実質的に同じであることから、ＪＦＥＴの抵抗値の温度依存性がほぼ上記キャリア移動度の温度依存性により決定されることに起因する。
【０００５】
そして、上記ＪＦＥＴを用いた回路等を構成する場合、ＪＦＥＴの抵抗値が温度上昇に伴い大きく上昇した場合であっても当該回路が正常に動作するように、回路側で補償する必要がある。この結果、回路設計の自由度が小さくなるという問題があった。
【０００６】
この発明は、上記のような問題を解決するために成されたものであり、この発明の目的は、ＪＦＥＴのような空乏層を用いて電流の流れを制御する半導体装置において、当該半導体装置の抵抗値の温度依存性を小さくすることである。
【課題を解決するための手段】
【０００７】
発明者は、空乏層を用いて電流の流れを制御する半導体装置における抵抗値の温度依存性に関して鋭意研究した結果、本発明を完成するに至った。以下、ＪＦＥＴを例に取り説明する。なお、ＪＦＥＴの抵抗値はチャネル領域の抵抗値の占める割合が大きいため、説明の簡略化のために以下ではチャネル領域のみに注目して本願発明の内容を説明する。
【０００８】
図１は、本発明を説明するための模式図であり、ＪＦＥＴのチャネル領域を単純化して示したものである。図１を参照して、本発明を説明する。
【０００９】
図１を参照して、チャネル領域１はその上部にゲート電極３が接続され、ゲート電極３を挟むようにチャネル領域１の両端にソース電極４および仮想ドレイン電極５が配置されている。また、ゲート電極３と対向する面には埋込層６が配置されている。埋込層６はソース電位を与えるためのものである。チャネル領域１では、ゲート電極と埋込層６との間の間の距離をチャネル厚ｔｃｈ、ソース電極４と仮想ドレイン電極５との間の距離をチャネル長Ｌｃｈ、チャネル長Ｌｃｈと直交する方向におけるチャネル領域１の幅をチャネル幅Ｗｃｈとする。
【００１０】
そして、チャネル領域１の上端および下端に面するｐｎ接合から、それぞれ空乏層８がチャネル領域１の内部に伸びる場合の当該空乏層の厚みをｈ１、ｈ２とする。また、図１に示すように、ソース電極４から仮想ドレイン電極５に向かう方向にｘ軸をとる。
【００１１】
上記のようなチャネル領域１においては、半導体装置としてのＪＦＥＴの動作時などにおいてチャネル領域１の温度Ｔが上昇することにより、チャネル領域１でのキャリアの移動度μ（Ｎｃｈ，Ｔ）がμ（Ｎｃｈ，Ｔｒｅｆ）（Ｔ／Ｔｒｅｆ）−αｃｈという式に従い変化（減少）する。ここで、Ｔｒｅｆは基準温度を意味し、Ｎｃｈはチャネル領域の不純物濃度を意味し、αｃｈはチャネル領域１でのキャリアの移動度の温度係数を意味する。この結果、チャネル領域での抵抗（チャネル抵抗）Ｒは上昇する。これは、一般に半導体の抵抗Ｒを１／ｑμｎという式で表わすことができるためである。なお、ここでｑは素電荷、μがキャリアの移動度、ｎがキャリア数を示す。
【００１２】
一方、温度が上昇することに起因してビルトインポテンシャルが下がるため、チャネル領域１への空乏層８の延びる長さ（つまり空乏層８の厚みｈ１、ｈ２）は小さくなる。この結果、図１に示される空乏層８以外の部分の厚み（つまり実効的なチャネル厚）が増える。この結果、チャネル領域の抵抗値（チャネル抵抗）Ｒは小さくなる方向に変化することになる。
【００１３】
つまり、チャネル抵抗Ｒはキャリアの移動度μに比例し、実効チャネル厚（ｔｃｈ−ｈ１−ｈ２）に反比例する。そして、このときのチャネル抵抗Ｒは、温度Ｔに対する依存性を考慮して以下のように近似できる。
【００１４】
【数１】
0005018349.tif 000002
【００１５】
ここで、上記式のαをチャネル抵抗の温度係数と呼ぶ。通常、チャネル抵抗の温度係数αはキャリアの移動度の温度係数αｃｈと近い値となる。しかし、チャネル構造のパラメータ（たとえばチャネル厚やチャネル幅、チャネル長などのサイズや不純物濃度など）を制御することにより、上記チャネル抵抗の温度係数αを移動度の温度係数αｃｈより小さい値とすることも可能である。たとえば、上記パラメータの選択によっては、チャネル抵抗の温度係数αを０に近い値や負の値とすることもできる。
【００１６】
以下、より定量的に説明する。
図１に示したチャネル領域の構成を考えた場合、ドレイン電流ＩＤは以下のような式により表わすことができる。
【００１７】
【数２】
0005018349.tif 000003
【００１８】
ここで、ｈは空乏層の合計厚（ｈ１＋ｈ２）を意味し、μｃｈはチャネル領域におけるキャリアの移動度を意味し、Ｖが電圧を意味する。そして、ＩＤについてｘに関して０からチャネル長Ｌｃｈまで積分すると、以下のような式となる。
【００１９】
【数３】
0005018349.tif 000004
【００２０】
ここで、εｓはチャネル領域１を構成する材料の誘電率、Ｎｇはチャネル領域１のゲート電極３側に隣接する（ゲート電極３とチャネル領域１との間に位置する）図示しない不純物領域における不純物濃度、φｂｉは空乏層８が形成される領域に位置するｐｎ接合のビルトインポテンシャル、Ｖｇはゲート電極に印加される電圧（ゲート電圧）、Ｖｘはｘ軸方向の位置ｘにおける電圧、をそれぞれ意味する。
【００２１】
そして、上述したＩＤの積分の部分のみを取出して計算すると、以下のようになる。
【００２２】
【数４】
0005018349.tif 000005
【００２３】
ここで、
【００２４】
【数５】
0005018349.tif 000006
【００２５】
とおくと、上述した積分の部分は以下のように表わすことができる。
【００２６】
【数６】
0005018349.tif 000007
【００２７】
この結果、ＩＤは以下のように表わすことができる。
【００２８】
【数７】
0005018349.tif 000008
【００２９】
チャネル厚ｔｃｈの下限は、ゲート電極３に印加されるゲート電圧Ｖｇが０Ｖのときであって、デバイスでの使用を想定している動作電圧を印加した場合に仮想ドレイン電極５近傍でチャネルがピンチオフするように決定される。なお、ここではゲート電極３に印加されるゲート電圧Ｖｇを０とする。具体的には、チャネル厚ｔｃｈの下限は以下のように決定される。
【００３０】
【数８】
0005018349.tif 000009
【００３１】
次に、チャネル厚ｔｃｈの上限について検討する。この場合、上述の場合と同様にゲート電圧Ｖｇを０Ｖとする。なお、このチャネル厚ｔｃｈの上限は、温度依存性をどの程度大きくするかという問題と関連する。まず、ソース電極４近傍での空乏層の合計厚みｈｘ＝０は以下のように計算できる。
【００３２】
【数９】
0005018349.tif 000010
【００３３】
ここで、チャネル抵抗Ｒを以下のように規定すれば、温度Ｔの時のチャネル抵抗Ｒ（Ｔ）について、Ｒ（Ｔ）／Ｒ（Ｔｒｅｆ）は以下のように記述できる。
【００３４】
【数１０】
0005018349.tif 000011
【００３５】
ここで、チャネル厚ｔｃｈが空乏層８の合計厚みｈより十分大きい場合、上記式において空乏層８の合計厚みｈの変化の影響を無視することができる。つまり、チャネル抵抗Ｒの温度依存性は、移動度の温度依存性と実質的に一致する。
【００３６】
また、温度の関数としてのキャリアの移動度μ（Ｔ）およびチャネル抵抗Ｒ（Ｔ）を、以下のようにおく。
【００３７】
【数１１】
0005018349.tif 000012
【００３８】
なお、ここでチャネル抵抗の温度係数α＝ｋαｃｈとする。また、係数ｋは１未満の任意の数値である。上記の移動度μ（Ｔ）およびチャネル抵抗Ｒ（Ｔ）を上述したＲ（Ｔ）／Ｒ（Ｔｒｅｆ）の式に適用すると、チャネル厚ｔｃｈの上限を以下のように表現できる。
【００３９】
【数１２】
0005018349.tif 000013
【００４０】
たとえば、チャネル抵抗の温度係数αが移動度の温度係数αｃｈの半分、つまり上記係数ｋ＝０．５であるとすれば、チャネル厚ｔｃｈの上限は以下のようになる。
【００４１】
【数１３】
0005018349.tif 000014
【００４２】
また、チャネル抵抗Ｒの温度依存性が０になる場合、つまり上記係数ｋ＝０となる場合、チャネル厚ｔｃｈの上限は以下のようになる。
【００４３】
【数１４】
0005018349.tif 000015
【００４４】
したがって、チャネル厚ｔｃｈの下限ｔｃｈ−ｍｉｎおよびチャネル厚ｔｃｈの上限ｔｃｈ−ｍａｘは、それぞれ以下の式で表わすことができる。
【００４５】
【数１５】
0005018349.tif 000016
【００４６】
上記式において、ｋ＝１とした場合であって、チャネル領域のキャリアの移動度に関する温度係数αｃｈを１．９、基準温度Ｔｒｅｆを２０℃としてそのときの抵抗Ｒを考えたときに、温度Ｔ＝２００℃のときのチャネル抵抗Ｒ（Ｔ＝２００℃）がｋ＝１のときより１５％以上削減できるｋの値をｋの上限とする。具体的には、ｋ＜０．８とすることが好ましい。
【００４７】
上記のような知見に基づき、本発明に従った半導体装置は、ｐｎ接合から広がる空乏層を用いて電流の流れを制御する半導体装置であって、空乏層を用いて電流の流れが制御される領域であるチャネル領域の厚みであるチャネル厚ｔｃｈが、チャネル領域を構成する材料の誘電率をεｓ、素電荷をｑ、チャネル領域の不純物濃度をＮｃｈ、ゲート電極からチャネル領域までの領域の不純物濃度をＮｇ、半導体装置の使用環境の温度を意味する半導体装置の動作時における前記チャネル領域の温度をＴ、ｐｎ接合のビルトインポテンシャルをφｂｉ（Ｔ）、基準温度をＴｒｅｆ、チャネル領域のキャリアの移動度に関する温度係数をαｃｈ、チャネル領域の抵抗に関する温度係数をα、チャネル領域に隣接するように配置されるドレイン電極に印加される電圧をＶｄ、０．８未満の任意の数値をｋ、とし、Ｔｒｅｆを２０℃としたときに、ＴをＴｒｅｆ＜Ｔ≦２００℃とし、温度Ｔのときのキャリアの移動度μ（Ｔ）および温度Ｔのときのチャネル領域の抵抗Ｒ（Ｔ）を上記のように規定したときに、αとαｃｈとｋとの関係をα＝ｋαｃｈとし、ｔｃｈ−ｍｉｎおよびｔｃｈ−ｍａｘを上記のように規定したときに、ｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘという関係を満足し、さらに、チャネル領域の厚みｔｃｈは０．１６３μｍ以上０．２３μｍ以下である。
【００４８】
このようにすれば、従来の半導体装置のようにチャネル抵抗の温度依存性が移動度の温度依存性を示す温度係数αｃｈをそのまま用いて規定できるような場合に比べて、チャネル抵抗の温度依存性をより小さくすることができる。また、上記任意の数値ｋの範囲を適宜選択したうえで、上記関係を満足するようにチャネル厚ｔｃｈなどを決定することにより、チャネル抵抗の温度依存性を極めて小さくすることが可能となる。この結果、温度条件が高温（たとえば２００℃）となった場合であっても、半導体装置の電気的特性について室温での電気的特性からの変化の割合を小さくすることができる。つまり、室温から高温環境下までの広い温度条件下において、安定した動作を行なう半導体装置を実現できる。
【００４９】
上記半導体装置において、チャネル領域を構成する材料は、Ｓｉなどの従来周知の半導体材料であってもよいが、ワイドバンドギャップ半導体であってもよい。ここで、ワイドバンドギャップ半導体とは、たとえば２．２ｅＶ以上のバンドギャップを有する半導体を意味する。ワイドバンドギャップ半導体としては、たとえばＳｉＣ、ＧａＮ、ＡｌＮ、ＺｎＯ、ダイヤモンドなどを用いることができる。
【００５０】
この場合、従来のＳｉなどに比べてより高温での動作が可能なワイドバンドギャップ半導体を用いる半導体装置において、抵抗値の温度依存性を小さくすることで広い温度領域での安定した動作を確保することができるため、本発明が特に効果的である。
【００５１】
上記半導体装置は、接合型電界効果トランジスタであってもよい。この場合、特に高耐圧、高温動作といった要請がある分野に接合型電界効果トランジスタ（ＪＦＥＴ）が用いられるため、本発明が特に有効である。
【００５２】
この発明に従った半導体装置は、半導体基板と、第１半導体層と、第２半導体層と、ゲート電極と、ソース電極およびドレイン電極とを備える。第１半導体層は、半導体基板上に形成された第１導電型の層である。第２半導体層は、第１半導体層上に積層するように形成される。第２半導体層は第１導電型と異なる第２導電型の層である。ゲート電極は第２半導体層上に配置される。ソース電極およびドレイン電極は、第２半導体層上において、ゲート電極を挟むように配置される。なお、上述したゲート電極、ソース電極およびドレイン電極が第２半導体層上に配置されているとは、第２半導体層に直接接触した状態および第２半導体層の上方に（たとえば他の層を介して）配置されている状態の両方を含む。第２半導体層においては、第１導電型の第１不純物領域と、第２導電型の第２不純物領域とが形成されている。第１不純物領域はゲート電極と接続される。第２不純物領域は、第１不純物領域を挟むように配置され、ソース電極およびドレイン電極にそれぞれ接続される。第２半導体層において第１不純物領域下に位置するチャネル領域の、第１不純物領域から第１半導体層に向かう方向における厚みｔｃｈが、チャネル領域を構成する材料の誘電率をεｓ、素電荷をｑ、チャネル領域の不純物濃度をＮｃｈ、第１不純物領域の不純物濃度をＮｇ、半導体装置の使用環境の温度を意味する半導体装置の動作時におけるチャネル領域の温度をＴ、第１不純物領域と第２半導体層との接合界面に形成されるｐｎ接合のビルトインポテンシャルをφｂｉ（Ｔ）、基準温度をＴｒｅｆ、チャネル領域のキャリアの移動度に関する温度係数をαｃｈ、チャネル領域の抵抗に関する温度係数をα、ドレイン電極に印加される電圧をＶｄ、０．８未満の任意の数値をｋ、とし、Ｔｒｅｆを２０℃としたときに、ＴをＴｒｅｆ＜Ｔ≦２００℃とし、温度Ｔのときのキャリアの移動度をμ（Ｔ）および温度Ｔのときのチャネル領域の抵抗をＲ（Ｔ）を上記のように規定したときに、αとαｃｈとｋとの関係をα＝ｋαｃｈとし、
【数４】
0005018349.tif 000017
としたときに、ｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘと言う関係を満足し、さらに、チャネル領域の厚みｔｃｈは０．１６３μｍ以上０．２３μｍ以下である。
【００５３】
このようにすれば、従来の半導体装置に比べて、チャネル抵抗の温度依存性をより小さくすることができる。また、上記任意の数値ｋの範囲を適宜選択したうえで、上記関係を満足するようにチャネル厚ｔｃｈなどを決定することにより、チャネル抵抗の温度依存性を極めて小さくすることが可能となる。この結果、温度条件が高温（たとえば２００℃）となった場合であっても、半導体装置の電気的特性について室温での電気的特性からの変化の割合を小さくすることができる。つまり、室温から高温環境下までの広い温度条件下において、安定した動作を行なう半導体装置を実現できる。
【００５４】
上記半導体装置において、ｋの値を０未満にしてもよい。この場合、チャネル抵抗の温度依存性の係数（温度係数）を負にすることができる。つまり、温度が上昇するほどチャネル抵抗が小さくなるような半導体装置を実現できる。
【発明の効果】
【００５５】
このように、本発明によれば、半導体装置のチャネル領域について、不純物濃度などの特性値との関係で、所定の条件を満足するようにチャネル厚を規定することにより、チャネル抵抗の温度依存性の程度を任意に変更する（たとえば温度依存性を従来より小さくする）ことができる。このため、温度条件によって電気的特性が影響を受けにくい（安定した電気的特性を示す）半導体装置を実現できる。
【発明を実施するための最良の形態】
【００５６】
以下図面に基づいて、本発明の実施の形態および実施例について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【００５７】
図２は、本発明に従った半導体装置としての接合型電界効果トランジスタ（ＪＦＥＴ）を示す断面模式図である。図２を参照して、本発明に従った半導体装置としてのＪＦＥＴを説明する。
【００５８】
図２を参照して、ＪＦＥＴ１０では、ＳｉＣ基板１１上に、導電型がｐ型であるｐ型ＳｉＣ層１３が形成されている。ｐ型ＳｉＣ層１３上に、ｐ型ＳｉＣ層１３よりｐ型不純物の濃度が低いｐ−型ＳｉＣ層１５が形成されている。ｐ−型ＳｉＣ層１５上にｎ型ＳｉＣ層１７が形成されている。ｎ型ＳｉＣ層１７上にｐ型ＳｉＣ層１９が形成されている。ｐ型ＳｉＣ層１９およびｎ型ＳｉＣ層１７の一部が除去されることにより凹部が形成されている。
【００５９】
当該凹部の底部においてｎ型ＳｉＣ層１７からｐ−型ＳｉＣ層にまで延在するように、導電型がｐ型であるｐ＋イオン注入領域２１ａが形成されている。また、ｐ＋イオン注入領域２１ａと隣接する、凹部が形成されていない領域では、ｐ型ＳｉＣ層１９の上部表面からｎ型ＳｉＣ層１７にまで延在するように、導電型がｎ型であるｎ＋イオン注入領域２２ａが形成されている。ｎ＋イオン注入領域２２ａと隣接する領域であって、ｎ＋イオン注入領域２２ａから見てｐ＋イオン注入領域２１ａが存在する側と反対側には、ｐ型ＳｉＣ層１９の上部表面からｎ型ＳｉＣ層１７にまで延在するようにｐ＋イオン注入領域２１ｂが形成されている。ｐ＋イオン注入領域２１ｂと隣接する領域であって、ｐ＋イオン注入領域２１ｂから見てｎ＋イオン注入領域２２ａが存在する側と反対側には、ｐ型ＳｉＣ層１９の上部表面からｎ型ＳｉＣ層１７にまで延在するようにｎ＋イオン注入領域２２ｂが形成されている。
【００６０】
上述した凹部およびｐ型ＳｉＣ層１９の上部表面を覆うように、絶縁膜２４が形成されている。絶縁膜２４には、ｐ＋イオン注入領域２１ａ、２１ｂ、およびｎ＋イオン注入領域２２ａ、２２ｂ上に位置する領域に開口部２５が形成されている。開口部２５の内部は導電体であるＮｉ層２７により充填されている。ｐ＋イオン注入領域２１ａおよびｎ＋イオン注入領域２２ａ上に位置する領域では、Ｎｉ層２７を介してｐ＋イオン注入領域２１ａおよびｎ＋イオン注入領域２２ａに電気的に接続されたソース電極３０が形成されている。ｐ＋イオン注入領域２１ｂ上に位置する領域では、Ｎｉ層２７を介してｐ＋イオン注入領域２１ｂに電気的に接続されたゲート電極２９が形成されている。ｎ＋イオン注入領域２２ｂ上に位置する領域では、Ｎｉ層２７を介してｎ＋イオン注入領域２２ｂに電気的に接続されたドレイン電極３１が形成されている。これらのソース電極３０、ゲート電極２９、ドレイン電極３１は導電体からなり、たとえばアルミニウムによって構成される。ソース電極３０とゲート電極２９とは距離Ｌ１だけ離れている。また、ゲート電極２９とドレイン電極３１とは距離Ｌ２だけ離れている。
【００６１】
そして、図２に示したＪＦＥＴのチャネル厚ｔｃｈは、上述したＴｒｅｆ＜Ｔかつｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘという関係を満足するように決定されている。
【００６２】
すなわち、図２に示した半導体装置としてのＪＦＥＴ１０は、ｐｎ接合から広がる空乏層を用いて電流の流れを制御する半導体装置であって、空乏層を用いて電流の流れが制御される領域であるチャネル領域の厚みであるチャネル厚ｔｃｈが、チャネル領域を構成する材料であるＳｉＣの誘電率をεｓ、素電荷をｑ、チャネル領域の不純物濃度であるｎ型ＳｉＣ層１７の不純物濃度をＮｃｈ、ゲート電極２９からチャネル領域までの領域であるｐ＋イオン注入領域２１ｂの不純物濃度をＮｇ、ＪＦＥＴ１０の動作時におけるチャネル領域の温度をＴ、ｐｎ接合のビルトインポテンシャルをφｂｉ（Ｔ）、基準温度をＴｒｅｆ、チャネル領域のキャリアの移動度に関する温度係数をαｃｈ、チャネル領域の抵抗に関する温度係数をα、ドレイン電極３１に印加される電圧をＶｄ、０．８未満の任意の数値をｋ、とし、ｔｃｈ−ｍｉｎおよびｔｃｈ−ｍａｘをすでに説明した式（１）、（２）のように規定したときに、Ｔｒｅｆ＜Ｔかつｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘという関係を満足する。
【００６３】
また、異なる観点から言えば、本発明に従った半導体装置としてのＪＦＥＴ１０は、半導体基板としてのＳｉＣ基板１１と、第１半導体層としてのｐ−型ＳｉＣ層１５と、第２半導体層としてのｎ型ＳｉＣ層１７と、ゲート電極２９と、ソース電極３０およびドレイン電極３１とを備える。ｐ−型ＳｉＣ層１５は、ＳｉＣ基板１１上に形成された第１導電型である導電型がｐ型の層である。ｎ型ＳｉＣ層１７は、ｐ−型ＳｉＣ層１５上に積層するように形成される。ｎ型ＳｉＣ層はｐ−型ＳｉＣ層１５と異なる第２導電型としての導電型がｎ型の層である。ゲート電極２９はｎ型ＳｉＣ層１７上に配置される。ソース電極３０およびドレイン電極３１は、ｎ型ＳｉＣ層１７上において、ゲート電極２９を挟むように配置される。ｎ型ＳｉＣ層１７においては、ｐ型の第１不純物領域（ｐ＋イオン注入領域２１ｂ）と、ｎ型の第２不純物領域（ｎ＋イオン注入領域２２ａ、２２ｂ）とが形成されている。ｐ＋イオン注入領域２１ｂはゲート電極と接続される。ｎ＋イオン注入領域２２ａ、２２ｂは、ｐ＋イオン注入領域２１ｂを挟むように配置され、ソース電極３０およびドレイン電極３１にそれぞれ接続される。ｎ型ＳｉＣ層１７においてｐ＋イオン注入領域２１ｂ下に位置するチャネル領域の、ｐ＋イオン注入領域２１ｂからｐ−型ＳｉＣ層１５に向かう方向における厚みｔｃｈが、チャネル領域を構成する材料であるＳｉＣの誘電率をεｓ、素電荷をｑ、チャネル領域の不純物濃度であるｎ型ＳｉＣ層１７の不純物濃度をＮｃｈ、第１不純物領域としてのｐ＋イオン注入領域２１ｂの不純物濃度をＮｇ、ＪＦＥＴ１０の動作時におけるチャネル領域の温度をＴ、ｐ＋イオン注入領域２１ｂとｎ型ＳｉＣ層１７との接合界面に形成されるｐｎ接合のビルトインポテンシャルをφｂｉ（Ｔ）、基準温度をＴｒｅｆ、チャネル領域のキャリアの移動度に関する温度係数をαｃｈ、チャネル領域の抵抗に関する温度係数をα、ドレイン電極３１に印加される電圧をＶｄ、０．８未満の任意の数値をｋ、とし、ｔｃｈ−ｍｉｎおよびｔｃｈ−ｍａｘを上記のように規定したときに、Ｔｒｅｆ＜Ｔかつｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘという関係を満足する。
【００６４】
このようにすれば、ＪＦＥＴの素子抵抗を実質的に決定するチャネル抵抗がキャリアの移動度に比例し、実効チャネル厚（チャネル厚から空乏層の厚みを引いたもの）異に反比例することに着目し、当該キャリアの移動度と実効チャネル厚保との関係を調整するように、チャネル厚ｔｃｈなどの特性値を制御することで、従来のＪＦＥＴに比べて、チャネル抵抗の温度依存性をより小さくすることができる。また、上記ｋの値を適宜選択したうえで、上記関係を満足するようにチャネル厚ｔｃｈなどを決定することにより、チャネル抵抗の温度依存性を極めて小さくすることが可能となる。この結果、温度条件がたとえば２００℃といった高温になった場合であっても、ＪＦＥＴの電気的特性について室温（たとえば２０℃）での電気的特性からの変化の割合を小さくすることができる。つまり、室温から高温環境下までの広い温度条件下において、安定した動作を行なうＪＦＥＴを実現できる。
【００６５】
たとえば、上述したＪＦＥＴの具体的な構成例としては、以下のようなものを用いることができる。ＳｉＣ基板１１としてｎ型４Ｈ−ＳｉＣ８度オフのＳｉＣ基板を用いる。また、ｐ型ＳｉＣ層１３としては厚み０．１μｍ以上２．０μｍ以下、好ましくは０．５μｍ、ｐ型不純物としてＡｌを用い、Ａｌの濃度を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下、好ましくは５．０×１０１６ｃｍ−３とする。ｐ−型ＳｉＣ層１５としては厚み２．０μｍ以上５０μｍ以下、好ましくは１０μｍ、ｐ型不純物としてＡｌを用い、Ａｌの濃度を１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下、好ましくは１．０×１０１６ｃｍ−３とする。ｎ型ＳｉＣ層１７としては厚み０．１μｍ以上１．５μｍ以下、好ましくは０．６μｍ、ｎ型不純物としてはＰを用い、Ｐの濃度を２．０×１０１７ｃｍ−３とする。ｐ型ＳｉＣ層１９としては厚み０．１μｍ以上１．０μｍ以下、好ましくは０．２μｍ、ｐ型不純物としてＡｌを用い、Ａｌの濃度を１×１０１６ｃｍ−３以上２×１０１８ｃｍ−３以下、好ましくは２．０×１０１７ｃｍ−３とする。
【００６６】
また、ｐ＋イオン注入領域２１ｂのｐ型不純物濃度は１×１０１７ｃｍ−３以上２×１０２０ｃｍ−３以下、好ましくは２．０×１０１８ｃｍ−３とする。絶縁膜２４として厚さ０．１μｍの熱酸化膜を用いる。ゲート電極２９、ソース電極３０、ドレイン電極３１の材料としてはＡｌを用いる。ソース電極３０とゲート電極２９との間の距離Ｌ１は３μｍ、ゲート電極２９とドレイン電極３１との間の距離Ｌ２は５μｍとする。
【００６７】
そして、チャネル領域のキャリアの移動度に関する温度係数αｃｈを１．９、基準温度Ｔｒｅｆを２０℃とし、Ｔ＝２００℃のときの素子抵抗が１５％以上削減できるｋの値をｋの上限として考えると、上述した構成ではｋの上限は０．８２となる。したがって、ｋの上限値を０．８とした。この場合、チャネル厚ｔｃｈの上限は０．２３μｍとなる。
【００６８】
また、ｋの値をたとえば０．５とすると、チャネル厚ｔｃｈは約０．１６３μｍとなる。このようなチャネル厚ｔｃｈを採用した場合、温度Ｔ＝２００℃での素子抵抗はｋ＝１の場合に比べて約４０％削減される。このため、上述したＪＦＥＴでのチャネル厚ｔｃｈの範囲としては０．１６３μｍ以上０．２３μｍ以下という値とすることができる。この場合、ＪＦＥＴの抵抗の温度依存性を小さくすることができる。
【００６９】
また、チャネル厚ｔｃｈを０．１５３μｍ以下とすれば、素子抵抗の温度依存性を負にする（温度が上昇するにつれて素子抵抗を下げる）ことができる。このとき、チャネル厚ｔｃｈの下限としては、たとえば０．１５０μｍとすることができる。なお、チャネル厚ｔｃｈが０．２３μｍの場合、ドリフト層での抵抗値のチャネル抵抗に対しする割合は３５％程度であり、また、チャネル厚ｔｃｈが０．１６μｍの場合での上記割合は５％程度となる。このように、ドリフト層での抵抗値はチャネル抵抗に対して十分小さくなっている。また、設計によってはドリフト層での抵抗値の上記割合をさらに小さくすることも可能である。
【００７０】
なお、チャネル厚ｔｃｈの測定方法としては、以下のような方法を用いることができる。
【００７１】
まず、ＪＦＥＴを図２に示した断面が表出するように切断し、当該断面についてＳＩＭＳ（Secondary Ion Mass Spectroscopy）分析を行なう。当該ＳＩＭＳ分析により、ｐ＋イオン注入領域２１ｂおよびチャネル領域（ｐ＋イオン注入領域２１ｂ下に位置するｎ型ＳｉＣ層１７）の、深さ方向における不純物濃度を測定する。ｐ＋イオン注入領域２１ｂにおける不純物濃度（Ａｌ濃度：アクセプタ濃度）をＮａとし、チャネル領域における不純物濃度（Ｐ濃度：ドナー濃度）をＮｄとすると、深さ方向においてＮａ−Ｎｄ＝０となった位置がｐ＋イオン注入領域２１ｂの底部とチャネル領域との界面に相当する。当該界面から、ｎ型ＳｉＣ層１７とｐ−型ＳｉＣ層１５との界面までの距離をチャネル厚ｔｃｈとする。なお、ｎ型ＳｉＣ層１７とｐ−型ＳｉＣ層１５との界面も、ｐ−型ＳｉＣ層１５のＡｌ濃度：アクセプタ濃度をＮａ’としたときに、Ｎｄ−Ｎａ’＝０となる位置として検出される。
【００７２】
また、ここでＡｌ濃度やＰ濃度としては、ｐ＋イオン注入領域２１ｂ、ｎ型ＳｉＣ層１７およびｐ−型ＳｉＣ層１５においてＡｌやＰなどの濃度分布が深さ方向において一定でないプロファイルを有する場合、簡易的には当該深さ方向での界面付近での濃度分布を考慮した平均濃度をＡｌ濃度およびＰ濃度とすることができる。たとえば、ｐｎ接合界面付近のＡｌ濃度やｐ濃度を深さ方向の距離ｚの関数としてｎ（ｚ）として表現し、当該ｎ（ｚ）を当該濃度を求める領域の深さ方向ｚで積分した値を、当該領域の深さｚの値で割ることにより、ＡｌやＰの平均濃度を求めることができる。
【００７３】
次に、図２に示したＪＦＥＴの製造方法を、図３〜図８を参照して説明する。図３〜図８は、図２に示したＪＦＥＴの製造方法を説明するための断面模式図である。
【００７４】
まず、ＳｉＣ基板１１（図３参照）を準備する。ＳｉＣ基板１１としては、たとえばｎ型４Ｈ−ＳｉＣであって８度オフの２インチ基板を用いることができる。このＳｉＣ基板１１上に、図３に示すようなｐ型ＳｉＣ層１３、ｐ−型ＳｉＣ層１５、ｎ型ＳｉＣ層１７、ｐ型ＳｉＣ層１９をエピタキシャル成長させる。この結果、図３に示すような構造を得る。
【００７５】
次に、ｐ型ＳｉＣ層１９上に所定のパターンを有するレジスト膜３３（図４参照）を形成する。このレジスト膜３３をマスクとして用いて、ｐ型ＳｉＣ層１９およびｎ型ＳｉＣ層１７を部分的に除去する。この結果、図４に示すように凹部３４が形成される。この凹部３４によって素子分離を行なうことができる。この後、レジスト膜３３を除去する。
【００７６】
次に、図５に示すようにｐ＋イオン注入領域２１ａ、２１ｂおよびｎ＋イオン注入領域２２ａ、２２ｂをイオン注入法を用いて形成する。具体的には、ｎ＋イオン注入領域２２ａ、２２ｂとなるべき領域に開口パターンが形成されたマスク層（図示せず）をｐ型ＳｉＣ層１９上に形成する。当該マスク層をマスクとして用いて、ｎ型イオンであるＰイオンをｐ型ＳｉＣ層１９およびｎ型ＳｉＣ層１７の開口パターン下の領域に注入する。このとき、イオンを注入される層のＳｉＣ結晶が損傷を受けることを抑制するため、たとえばＳｉＣ基板１１を５００℃に加熱しておく。このようにして、ｎ＋イオン注入領域２２ａ、２２ｂを形成する。
【００７７】
次に、上記マスク層を除去したあと、ｐ＋イオン注入領域２１ａ、２１ｂとなるべき領域に開口パターンが形成されたマスク層（図示せず）をｐ型ＳｉＣ層１９上に形成する。当該マスク層をマスクとして用いて、ｐ型イオンであるＡｌイオンをｐ型ＳｉＣ層１９、ｎ型ＳｉＣ層１７およびｐ−型ＳｉＣ層１５の開口パターン下の領域に注入する。このとき、イオンを注入される層のＳｉＣ結晶が損傷を受けることを抑制するため、上述したイオン注入の場合と同様に、たとえばＳｉＣ基板１１を５００℃に加熱しておく。このようにして、ｐ＋イオン注入領域２１ａ、２１ｂを形成する。また、このｐ＋イオン注入領域２１ｂの底部とｎ型ＳｉＣ層１７の下部表面（ｎ型ＳｉＣ層１７とｐ−型ＳｉＣ層１５との界面）との間の距離は、ｐ＋イオン注入領域２１ｂの下に位置することになるチャネル領域のチャネル厚ｔｃｈ（図２参照）を規定することになる。そのため、当該チャネル厚ｔｃｈを上述したような本発明の数値範囲に入るように規定するため、ｐ＋イオン注入領域２１ｂの形成のためのｐ型イオンの注入の際には、当該ｐ型イオンの注入エネルギーを調整することにより、ｐ＋イオン注入領域２１ｂの底部の位置を制御する（ｐ＋イオン注入領域２１ｂの深さを制御する）。その後、マスク層を除去する。この結果、図５に示したような構造を得る。
【００７８】
次に、ｐ＋イオン注入領域２１ａ、２１ｂ、およびｎ＋イオン注入領域２２ａ、２２ｂに注入された不純物としてのイオンを活性化するとともに、イオン注入により生じた結晶欠陥を回復させるため、アルゴン雰囲気中で活性化アニールを行なう。この場合のアニール温度はたとえば１７００℃程度とすることができる。
【００７９】
次に、図６に示すように、ｐ型ＳｉＣ層１９などの表面に絶縁膜２４を形成する。当該絶縁膜２４としては、熱酸化法を用いて二酸化珪素（ＳｉＯ２）からなる膜を形成する。絶縁膜２４の厚みはたとえば０．１μｍとする。なお、この場合、絶縁膜２４の形成に先立って、熱酸化法を用いてｐ型ＳｉＣ層１９などの表面にごく薄い酸化膜を形成し、当該酸化膜を除去することで、これまでの工程においてｐ型ＳｉＣ層１９などの表面に生じたダメージ領域を取り除く犠牲酸化工程を実施してもよい。
【００８０】
次に、絶縁膜２４上にパターンを有するレジスト膜（図示せず）を形成し、当該レジスト膜をマスクとして用いて絶縁膜２４を部分的に除去することにより、図７に示すような開口部２５を形成する。その後、開口部２５を充填するとともに、レジスト膜上にもＮｉ層を形成する。その後、リフトオフ法を用いて開口部２５に充填されたＮｉ層２７以外のＮｉ層をレジスト膜とともに除去する。この結果、図７に示すような構造を得る。
【００８１】
そして、Ｎｉ層とｐ＋イオン注入領域２１ａ、２１ｂ、ｎ＋イオン注入領域２２ａ、２２ｂとのオーミック接触特性を得るため、アルゴン雰囲気中で熱処理を行なう。このときの加熱温度としては、たとえば１０００℃程度とすることができる。
【００８２】
次に、図８に示すように、電極となるべきＡｌ膜３６を絶縁膜２４上に形成する。Ａｌ膜３６の形成方法としては従来周知の任意の方法（たとえば蒸着法など）を用いることができる。その後、エッチングなどによりＡｌ膜３６を部分的に除去することにより、図２に示すような構造のＪＦＥＴを得ることができる。
【００８３】
上述した本発明による半導体装置の製造方法の一例であるＪＦＥＴの製造方法の特徴的な構成を要約すれば、ＪＦＥＴの製造方法は、半導体基板としてのＳｉＣ基板１１上に第１導電型の第１半導体層としてのｐ−型ＳｉＣ層１５を形成する工程（図３参照）と、ｐ−型ＳｉＣ層１５上に積層するように、第１導電型と異なる第２導電型の第２半導体層としてのｎ型ＳｉＣ層１７を形成する工程（図３参照）と、ｎ型ＳｉＣ層１７に、第１導電型の第１不純物領域としてのｐ＋イオン注入領域２１ｂを形成する工程（図５参照）と、ｎ型ＳｉＣ層１７に、ｐ＋イオン注入領域２１ｂを挟むように配置された、１組の第２導電型の第２不純物領域としてのｎ＋イオン注入領域２２ａ、２２ｂを形成する工程と、ｎ型ＳｉＣ層１７上に（ｎ型ＳｉＣ層１７の上方において）、ｐ＋イオン注入領域２１ｂと接続されたゲート電極２９と、１組のｎ＋イオン注入領域２２ａ、２２ｂにそれぞれ接続されたソース電極３０およびドレイン電極３１とを形成する工程（図８参照）とを備える。ｐ＋イオン注入領域２１ｂを形成する工程では、ｎ型ＳｉＣ層１７においてｐ＋イオン注入領域２１ｂ下に位置するチャネル領域の、ｐ＋イオン注入領域２１ｂからｐ−型ＳｉＣ層１５に向かう方向における厚みｔｃｈが、チャネル領域を構成する材料であるＳｉＣ誘電率をεｓ、素電荷をｑ、チャネル領域の不純物濃度であるｎ型ＳｉＣ層１７の不純物濃度をＮｃｈ、第１不純物領域としてのｐ＋イオン注入領域２１ｂの不純物濃度をＮｇ、半導体装置としてのＪＦＥＴの動作時におけるチャネル領域の温度をＴ、ｐ＋イオン注入領域２１ｂとｎ型ＳｉＣ層１７との接合界面に形成されるｐｎ接合のビルトインポテンシャルをφｂｉ（Ｔ）、基準温度をＴｒｅｆ、チャネル領域のキャリアの移動度に関する温度係数をαｃｈ、チャネル領域の抵抗に関する温度係数をα、ドレイン電極３１に印加される電圧をＶｄ、０．８未満の任意の数値をｋ、とし、ｔｃｈ−ｍｉｎおよびｔｃｈ−ｍａｘを上記のように規定したときに、Ｔｒｅｆ＜Ｔかつｔｃｈ−ｍｉｎ≦ｔｃｈ≦ｔｃｈ−ｍａｘという関係を満足するように、ｐ＋イオン注入領域２１ｂが形成される。より具体的には、ｐ＋イオン注入領域２１ｂを形成する工程では、上記条件を満足するようにｐ型イオンの注入エネルギーが調整される。
【００８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８５】
本発明は、空乏層を用いて電流の流れを制御する半導体装置であって、ＪＦＥＴのような比較的高温領域で使用される半導体素子に適用した場合、素子抵抗の温度依存性を従来より小さくすることができるので、素子の高温動作を安定化させることができ、特に顕著な効果を得ることができる。
【図面の簡単な説明】
【００８６】
【図１】本発明を説明するための模式図である。
【図２】本発明に従った半導体装置としての接合型電界効果トランジスタ（ＪＦＥＴ）を示す断面模式図である。
【図３】図２に示したＪＦＥＴの製造方法の第１工程を説明するための断面模式図である。
【図４】図２に示したＪＦＥＴの製造方法の第２工程を説明するための断面模式図である。
【図５】図２に示したＪＦＥＴの製造方法の第３工程を説明するための断面模式図である。
【図６】図２に示したＪＦＥＴの製造方法の第４工程を説明するための断面模式図である。
【図７】図２に示したＪＦＥＴの製造方法の第５工程を説明するための断面模式図である。
【図８】図２に示したＪＦＥＴの製造方法の第６工程を説明するための断面模式図である。
【符号の説明】
【００８７】
１  チャネル領域、３  ゲート電極、４  ソース電極、５  仮想ドレイン電極、６  埋込層、８  空乏層、１０  ＪＦＥＴ、１１  ＳｉＣ基板、１３  ｐ型ＳｉＣ層、１５  ｐ−型ＳｉＣ層、１７  ｎ型ＳｉＣ層、１９  ｐ型ＳｉＣ層、２１ａ，２１ｂ  ｐ＋イオン注入領域、２２ａ，２２ｂ  イオン注入領域、２４  絶縁膜、２５  開口部、２７  Ｎｉ層、２９  ゲート電極、３０  ソース電極、３１  ドレイン電極、３３  レジスト膜、３４  凹部、３６  Ａｌ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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