(57)【特許請求の範囲】
【請求項１】
ビット線とワード線とを有する半導体装置であって、
ビット線方向に伸びる複数の第１のトレンチが設けられており、前記第１のトレンチの側壁を構成する側面の上端にバーズビークが形成されている基板と、
前記第１のトレンチ間において前記基板上に形成されている第１のゲート絶縁膜と、
前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成されており、前記第１のトレンチ側を向いた側面の下端にはバーズビークが形成されておらず、ワード線方向に伸びる第２のトレンチ間に位置している浮遊ゲートと、
前記第２のトレンチ間において前記浮遊ゲート上に形成されている第２のゲート絶縁膜と、
前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されている制御ゲートとを備えることを特徴とする半導体装置。
【請求項２】
前記浮遊ゲートでは、前記第２のトレンチ側を向いた側面の下端にバーズビークが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のトレンチの下部に位置する前記第１のゲート絶縁膜の上面及び下面は、前記基板の方向に窪んでいることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ワード線方向の断面における前記浮遊ゲートの下面の幅をｄ、
ワード線方向の断面における前記基板の活性領域の上面の幅をｄ’、
ワード線方向の断面における前記基板の前記上端の曲率半径をｒとし、
ａ＝０．１８×ｌｎ（（ｄ’−ｄ）／２）＋０．５５、
ｂ＝０．０９×（（ｄ’−ｄ）／２）２−０．１３×（（ｄ’−ｄ）／２）−０．１５、
ｒ’＝ａ×ｌｎ（ｄ’）＋ｂとする場合において、
ｄ’≧１０［ｎｍ］、ｄ’＞ｄ、かつ｜ｒ−ｒ’｜≦１．６［ｎｍ］が成り立つ（ただしｌｎは自然対数を表す）ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
ビット線とワード線とを有する半導体装置の製造方法であって、
基板上に第１のゲート絶縁膜を介して浮遊ゲート層を堆積し、
前記浮遊ゲート層と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる複数の第１のトレンチを形成し、
前記基板の、前記第１のトレンチの側壁を構成する側面の上端にバーズビークを形成し、
前記第１のトレンチに絶縁膜を埋め込み、
前記浮遊ゲート層上に第２のゲート絶縁膜を介して制御ゲート層を堆積し、
前記制御ゲート層と前記第２のゲート絶縁膜と前記浮遊ゲート層とを加工して、ワード線方向に伸びる複数の第２のトレンチを形成し、
前記第２のトレンチの下部に位置する前記第１のゲート絶縁膜の膜厚を増大させることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリのメモリセルは一般に、基板、第１ゲート絶縁膜、浮遊ゲート、第２ゲート絶縁膜、制御ゲート等により構成される。第１ゲート絶縁膜はトンネル絶縁膜とも呼ばれ、第２ゲート絶縁膜は層間絶縁膜又はインターポリ絶縁膜とも呼ばれる。
【０００３】
フラッシュメモリには、基板と第１ゲート絶縁膜との界面の端部や、第１ゲート絶縁膜と浮遊ゲートとの界面の端部に、電界が集中しやすいという問題がある。電界は、尖った部分に集中しやすいからである。また、フラッシュメモリには、第１ゲート絶縁膜の端部に局所的に電流が流れやすいという問題がある。なぜならば、第１ゲート絶縁膜を流れるＦＮ電流は、主に電界によってその量が決定されるからである。
【０００４】
第１ゲート絶縁膜中に局所的に電流が流れると、第１ゲート絶縁膜中に電子トラップが発生しやすくなる。トラップされた電子がデトラップされることは、浮遊ゲートから電子が抜けることと等価である。そのため、電子デトラップが発生すると、メモリセルの閾値電圧が変動してしまい、電荷保持特性の維持が困難になってしまう。更には、フラッシュメモリの微細化が進むと、浮遊ゲートに保持される電子の量が減少することになる。そのため、フラッシュメモリが微細化されると、電子デトラップの閾値電圧への影響は、より高まることになる。従って、フラッシュメモリを微細化する場合には、基板や浮遊ゲートの端部への電界集中を防止することが必要となる。
【０００５】
これらの端部への電界集中は、端部にバーズビークを入れて、端部を丸めることで防止可能である（特許文献１）。このようなバーズビークは、シャロートレンチを形成した際にシャロートレンチの側壁表面を酸化することで形成可能である。これにより、基板や浮遊ゲートの端部にバーズビークが形成される。しかし、このようなバーズビークには、第１ゲート絶縁膜の静電容量の減少やばらつきをもたらすという問題がある。
【０００６】
この問題を解決するための方法が、特許文献２乃至４に記載されている。特許文献２に記載の方法では、浮遊ゲートのドーピング濃度に勾配を持たせることで、上記端部の酸化量を制御する。特許文献３及び４に記載の方法では、第１ゲート絶縁膜に酸化防止物質を含まることで、バーズビークの発生を抑制する。しかし、これらの方法でバーズビークの発生を抑制してしまうと、第１ゲート絶縁膜中に局所的に電流が流れるという問題を解決できなくなる。
【０００７】
なお、浮遊ゲートは、ポリシリコンで形成されることが多い。当該ポリシリコンが酸化されて形成された酸化膜には通常、多くのトラップが含まれる。このような酸化膜に電流が流れると、電子トラップが発生しやすい。この電子トラップは、第１ゲート絶縁膜からの電子デトラップを更に増加させる。そのため、上記ポリシリコンの酸化は、できるだけ抑えることが望ましい。
【特許文献１】特開平６−３１０７３１号公報
【特許文献２】特開平７−２４９６９７号公報
【特許文献３】特開平６−１７７３９２号公報
【特許文献４】特開平９−２３２４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、バーズビークによる電界集中の防止とバーズビークのデメリットの抑制とを両立可能な手法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の実施例は例えば、ビット線とワード線とを有する半導体装置であって、ビット線方向に伸びる複数の第１のトレンチが設けられており、前記第１のトレンチの側壁を構成する側面の上端にバーズビークが形成されている基板と、前記第１のトレンチ間において前記基板上に形成されている第１のゲート絶縁膜と、前記第１のトレンチ間において前記第１のゲート絶縁膜上に形成されており、前記第１のトレンチ側を向いた側面の下端にはバーズビークが形成されておらず、ワード線方向に伸びる第２のトレンチ間に位置している浮遊ゲートと、前記第２のトレンチ間において前記浮遊ゲート上に形成されている第２のゲート絶縁膜と、前記第２のトレンチ間において前記第２のゲート絶縁膜上に形成されている制御ゲートとを備えることを特徴とする半導体装置である。
【００１０】
本発明の実施例は例えば、ビット線とワード線とを有する半導体装置の製造方法であって、基板上に第１のゲート絶縁膜を堆積し、前記第１のゲート絶縁膜上に浮遊ゲート層を堆積し、前記浮遊ゲート層と前記第１のゲート絶縁膜と前記基板とを加工して、ビット線方向に伸びる複数の第１のトレンチを形成し、前記基板の、前記第１のトレンチの側壁を構成する側面の上端にバーズビークを形成し、前記第１のトレンチに絶縁膜を埋め込み、前記浮遊ゲート層上に第２のゲート絶縁膜を堆積し、前記第２のゲート絶縁膜上に制御ゲート層を堆積し、前記制御ゲート層と前記第２のゲート絶縁膜と前記浮遊ゲート層とを加工して、ワード線方向に伸びる複数の第２のトレンチを形成することを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１１】
本発明により、バーズビークによる電界集中の防止とバーズビークのデメリットの抑制とを両立可能な手法が提供される。
【発明を実施するための最良の形態】
【００１２】
本発明の実施例を、図面に基づいて説明する。
【００１３】
図１Ａ及びＢはそれぞれ、本実施例の半導体装置１０１のセルアレイ構造を示す平面図及び断面図である。当該半導体装置１０１はここでは、不揮発性の半導体記憶装置、詳細には、ＮＡＮＤ型のフラッシュメモリである。当該半導体装置１０１は、ＮＡＮＤ型以外のフラッシュメモリでも構わない。
【００１４】
図１Ａ及びＢには、セルトランジスタＣＧ１乃至ＣＧｎが示されている。これらのセルトランジスタは、Ｎチャネル型のＭＯＳＦＥＴであり、ＣＧ１，ＣＧ２，，，ＣＧｎの順に直列接続されている。セルトランジスタＣＧ１のドレインは、選択トランジスタＳＧ１を介してビット線ＢＬに接続されている。セルトランジスタＣＧｎのソースは、選択トランジスタＳＧ２を介してソース線ＳＬに接続されている。
【００１５】
これらのセルトランジスタ及び選択トランジスタは、同一のウェル基板上に形成されている。セルトランジスタＣＧ１乃至ＣＧｎのゲート（制御ゲート）はそれぞれ、ワード線ＷＬ１乃至ＷＬｎに接続されている。選択トランジスタＳＧ１及びＳＧ２のゲート（制御ゲート）はそれぞれ、選択線Ｌ１及びＬ２に接続されている。
【００１６】
上記半導体装置１０１は、複数のビット線（ＢＬ等）と、複数のワード線（ＷＬ１乃至ＷＬｎ）とを有している。ビット線はそれぞれ、図１ＡのＡ−Ａ’線方向に伸びている。ワード線はそれぞれ、図１ＡのＢ−Ｂ’線方向に伸びている。このように、図１Ａでは、Ａ−Ａ’線方向がビット線方向（ビット線に平行な方向）となっており、Ｂ−Ｂ’線方向がワード線方向（ワード線に平行な方向）となっている。
【００１７】
図２は、本実施例の半導体装置１０１の側方断面図である。図２は、図１ＡのＢ−Ｂ’線上における断面図である。当該半導体装置１０１は、基板１１１と、第１ゲート絶縁膜１２１と、浮遊ゲート１２２と、第２ゲート絶縁膜１２３と、制御ゲート１２４と、埋込絶縁膜１３１とを備える。
【００１８】
基板１１１はここでは、半導体基板、詳細には、シリコン基板である。基板１１１は、ＳＯＩ（Semiconductor On Insulator）基板でもよい。基板１１１には、ビット線方向に伸びる複数のトレンチＴ1が設けられている。これらのトレンチＴ1は、第１のトレンチの例である。図２では、トレンチＴ1の側壁を構成する基板１１１の側面が、Ｓ1で示されている。本実施例では、側面Ｓ1の上端にバーズビークＢ1が形成されている。
【００１９】
第１ゲート絶縁膜１２１は、トレンチＴ1間において基板１１１上に形成されており、基板１１１の上面に接している。第１ゲート絶縁膜１２１は一般に、トンネル絶縁膜とも呼ばれる。第１ゲート絶縁膜１２１はここでは、シリコン酸窒化膜である。
【００２０】
浮遊ゲート１２２は、トレンチＴ1間において第１ゲート絶縁膜１２１上に形成されており、第１ゲート絶縁膜１２１の上面に接している。浮遊ゲート１２２は、電荷保持用の電極として機能する。浮遊ゲート１２２はここでは、ポリシリコン層である。図２では、トレンチＴ1側を向いた浮遊ゲート１２２の側面が、σ1で示されている。本実施例では、側面σ1の下端にはバーズビークが形成されていない。
【００２１】
第２ゲート絶縁膜１２３は、浮遊ゲート１２２上に形成されており、浮遊ゲート１２２の上面及びトレンチＴ1側の側面に接している。第２ゲート絶縁膜１２３は一般に、層間絶縁膜又はインターポリ絶縁膜とも呼ばれる。第２ゲート絶縁膜１２３はここでは、下部シリコン酸化膜とシリコン窒化膜と上部シリコン酸化膜とを含む積層絶縁膜（ＯＮＯ絶縁膜）である。
【００２２】
制御ゲート１２４は、第２ゲート絶縁膜１２３上に形成されており、第２ゲート絶縁膜１２３の上面及びトレンチＴ1側の側面に接している。制御ゲート１２４は、制御電極として機能する。制御ゲート１２４はここでは、ポリシリコン層である。
【００２３】
埋込絶縁膜１３１は、トレンチＴ1に埋め込まれており、側面Ｓ1の上端及び側面σ1の下端を覆っている。埋込絶縁膜１３１は一般に、ＳＴＩ（Shallow Trench Isolation）層とも呼ばれる。埋込絶縁膜１３１はここでは、シリコン酸化膜である。
【００２４】
上記半導体装置１０１の投影断面図及び側方断面図をそれぞれ、図３及び図４に示す。図３は、図１ＡのＡ−Ａ’線及びＢ−Ｂ’線上における断面図である。図４は、図１ＡのＡ−Ａ’線上における断面図である。上記半導体装置１０１は更に、後酸化膜（側壁絶縁膜）１４１と、活性領域１５１とを備えている。
【００２５】
上記半導体装置１０１には、図３及び図４のように、ワード線方向に伸びる複数のトレンチＴ2が設けられている。これらのトレンチＴ2は、第２のトレンチの例である。
【００２６】
第１ゲート絶縁膜１２１は、トレンチＴ2の底面を構成している。トレンチＴ2は、基板１１１内の活性領域１５１の上方に位置している。第１ゲート絶縁膜１２１は、トレンチＴ2と基板１１１内の活性領域１５１との間に介在している。
【００２７】
浮遊ゲート１２２は、トレンチＴ2間において第１ゲート絶縁膜１２１上に形成されている。図３及び図４では、トレンチＴ2側を向いた浮遊ゲート１２２の側面が、σ2で示されている。本実施例では、側面σ2の下端にバーズビークβ2が形成されている。図３及び図４では、側面σ2が後酸化膜１４１で覆われている。後酸化膜１４１はここでは、シリコン酸化膜である。
【００２８】
第２ゲート絶縁膜１２３は、トレンチＴ2間において浮遊ゲート１２２上に形成されている。図３及び図４では、第２ゲート絶縁膜１２３のトレンチＴ2側の側面が、後酸化膜１４１で覆われている。
【００２９】
制御ゲート１２４は、トレンチＴ2間において第２ゲート絶縁膜１２３上に形成されている。図３及び図４では、制御ゲート１２４のトレンチＴ2側の側面が、後酸化膜１４１で覆われている。
【００３０】
図５乃至９は、本実施例の半導体装置１０１の製造工程図である。図５Ａ乃至７Ｃは、図１ＡのＢ−Ｂ’線上における断面図である。図８Ａ乃至９Ａは、図１ＡのＡ−Ａ’線上における断面図である。図９Ｂは、図１ＡのＢ−Ｂ’線上における断面図である。
【００３１】
先ず、シリコン基板である基板１１１上に、シリコン酸窒化膜である第１ゲート絶縁膜１２１を形成する（図５Ａ）。第１ゲート絶縁膜１２１は、熱酸化法により基板１１１上にシリコン酸化膜を堆積し、ＮＨ3ガスを用いて当該シリコン酸化膜を窒化することで形成される。
【００３２】
次に、ＣＶＤにより、第１ゲート絶縁膜１２１上に、ポリシリコン層である浮遊ゲート層１２２を堆積する。次に、ＣＶＤにより、浮遊ゲート層１２２上に、シリコン窒化膜であるマスク層（第１マスク層）２０１を堆積する。次に、ＣＶＤにより、マスク層２０１上に、酸化膜であるマスク層（第２マスク層）２０２を堆積する（図５Ｂ）。
【００３３】
次に、マスク層２０２上に、フォトレジスト２１１を塗布する。次に、リソグラフィにより、マスク層２０２を加工する（図５Ｃ）。
【００３４】
次に、フォトレジスト２１１を除去する。次に、ＲＩＥにより、マスク層２０１、浮遊ゲート層１２２、第１ゲート絶縁膜１２１、及び基板１１１を加工する（図６Ａ）。これにより、ビット線方向に伸びる複数のトレンチＴ1が形成される。図６Ａでは、トレンチＴ1の側壁を構成する基板１１１の側面がＳ1で、トレンチＴ1に露出した浮遊ゲート層１２２の側面がσ1で示されている。側面Ｓ1及び側面σ1は共に、トレンチＴ1の側壁を構成している。
【００３５】
次に、トレンチＴ1の側壁面を酸化する（図６Ｂ）。これにより、トレンチＴ1の側壁面にバーズビークが形成される。当該酸化は、側面Ｓ1の上端にバーズビークが形成され、側面σ1の下端にバーズビークが形成されないような方法で行う。即ち、側面σ1の下端へのバーズビークの形成が制限されるような方法で、側面Ｓ1の上端にバーズビークを形成する。これにより、図６Ｂのように、側面Ｓ1の上端にはバーズビークＢ1が形成され、側面σ1の下端にはバーズビークが形成されない。なお、このような方法の例については、後述する。
【００３６】
ここで、図６Ｂの酸化工程について説明する。
【００３７】
図６Ｂの酸化工程は、ＲＩＥ（Reactive Ion Etching）により第１ゲート絶縁膜１２１に導入されたダメージの回復と、バーズビークを形成することによる電界緩和とが、その目的である。しかしながら、この酸化工程により浮遊ゲート層１２２が酸化されることは好ましくない。しかし、トレンチＴ1の側壁面にバーズビークを形成しようとすると、通常、図１０のように、浮遊ゲート層１２２も酸化されてしまう。図１０には、側面σ1の下端に形成されたバーズビークβ1が示されている。浮遊ゲート層１２２がポリシリコン層の場合、浮遊ゲート層１２２の酸化は、第１ゲート絶縁膜１２１からの電子デトラップを増加させてしまう。また、ポリシリコン（多結晶シリコン）には、単結晶シリコンよりも酸化レートが早く、ドーピング濃度が高くなるほど酸化レートが早くなるという特徴がある。よって、浮遊ゲート層１２２がポリシリコン層の場合、浮遊ゲート層１２２が基板１１１よりも酸化されやすいことも問題となる。
【００３８】
本実施例では、トレンチＴ1をＲＩＥにより形成する。よって、本実施例では、図１０と同様に、幅ｄ’が幅ｄよりも広くなる（すなわちｄ’＞ｄ）。ｄは、ワード線方向の断面における浮遊ゲート１２２の下面の幅を表す。ｄ’は、ワード線方向の断面における基板１１１（活性領域１５１）の上面の幅を表す。電界シミュレーション及び実験によれば、ｄ’＞ｄの場合には、書込時にも消去時にも側面Ｓ1の上端に電界が集中する。そこで、図６Ｂの酸化工程では、側面σ1の下端が酸化されないような形で、側面Ｓ1の上端を酸化する。このようにして、本実施例では、浮遊ゲート層１２２の酸化を防止しつつ、上記の電界緩和を実現する。
【００３９】
側面Ｓ1の上端のみを酸化する方法の第１の例は、バイアス酸化である。バイアス酸化では、基板１１１に直流バイアスを印加することで、プラズマ中の酸素化学種を選択的に基板１１１に入射させる。バイアス酸化によれば、基板１１１に正のバイアスを印加しながら基板１１１を酸素プラズマで酸化することで、基板１１１を選択的に酸化することができる。当該バイアス酸化により形成された酸化膜（バーズビークＢ1）の例を、図１１Ａに示す。なお、バイアス酸化では、酸化時間を長くするほど酸化量が多くなる。バイアス酸化では、バイアス電圧を制御することで、酸化の異方性を制御することができる。
【００４０】
側面Ｓ1の上端のみを酸化する方法の第２の例は、ラジカル窒化及びラジカル酸化の組み合わせである。当該方法では先ず、図５Ａの工程と図５Ｂの工程との間に、第１ゲート絶縁膜１２１の上面を、ＳＰＡ（Slot Plane Antenna）によりラジカル窒化する。これにより、第１ゲート絶縁膜１２１の表面にシリコン窒化膜が形成される。なお、浮遊ゲート層１２２は、第１ゲート絶縁膜１２１の表面のシリコン窒化膜上に堆積される。当該方法では次に、図６Ｂの工程にて、トレンチＴ1の側壁面をラジカル酸化する。この際、上記シリコン窒化膜は、浮遊ゲート層１２２への酸化種の進入を防ぎ、浮遊ゲート層１２２の酸化を抑制する。これにより、基板１１１が選択的に酸化される。ラジカル窒化及びラジカル酸化により形成された酸化膜（バーズビークＢ1）の例を、図１１Ｂに示す。図１１Ｂでは、上記シリコン窒化膜がＸで示されている。なお、上記酸化は、ラジカル酸化以外の酸化（例えば熱酸化）でもよい。
【００４１】
図５乃至９の製造工程図では、図６Ｂの酸化工程は、上記バイアス酸化で行ったと想定されている。以下、図６Ｂに戻り説明を続ける。
【００４２】
次に、プラズマＣＶＤにより、トレンチＴ1内に、埋込絶縁膜１３１を堆積する。埋込絶縁膜１３１はここでは、シリコン酸化膜である。次に、ＣＭＰにより、マスク層２０１の上面が露出するまで埋込絶縁膜１３１を平坦化する。このようにして、トレンチＴ1に埋込絶縁膜１３１が埋め込まれる（図６Ｃ）。
【００４３】
次に、エッチングにより、埋込絶縁膜１３１の上面の高さを下げる。これにより、浮遊ゲート層１２２の側面が部分的に露出する。次に、ウェット処理により、マスク層２０１を剥離する。これにより、浮遊ゲート層１２２の上面が露出する（図７Ａ）。
【００４４】
次に、浮遊ゲート層１２２上に、積層絶縁膜（ＯＮＯ絶縁膜）である第２ゲート絶縁膜１２３を堆積する（図７Ｂ）。第２ゲート絶縁膜１２３は、浮遊ゲート層１２２上に下部シリコン酸化膜を堆積し、下部シリコン酸化膜上にシリコン窒化膜を堆積し、シリコン窒化膜上に上部シリコン酸化膜を堆積することで形成される。
【００４５】
次に、ＬＰＣＶＤにより、第２ゲート絶縁膜１２３上に、ポリシリコン層である制御ゲート層１２４を堆積する。次に、ＬＰＣＶＤにより、制御ゲート層１２４上に、シリコン窒化膜であるマスク層２０３を堆積する。次に、マスク層２０３上に、フォトレジスト２１２を塗布する（図７Ｃ）。上述のように、図７ＣはＢ−Ｂ’断面図である。図７Ｃの段階におけるＡ−Ａ’断面図を、図８Ａに示す。
【００４６】
次に、リソグラフィにより、マスク層２０３を加工する。次に、フォトレジスト２１２を除去する。次に、ＲＩＥにより、制御ゲート層１２４、第２ゲート絶縁膜１２３、及び浮遊ゲート層１２２を加工する（図８Ｂ）。これにより、ワード線方向に伸びる複数のトレンチＴ2が形成される。図８Ｂでは、トレンチＴ2に露出した浮遊ゲート層１２２の側面がσ2で示されている。
【００４７】
次に、トレンチＴ2の側壁面を酸化する（図８Ｃ）。これにより、トレンチＴ2の側壁面にバーズビークが形成される。当該酸化は、側面σ2の下端にバーズビークが形成されるような方法で行う。これにより、図８Ｃのように、側面σ2の下端にバーズビークβ2が形成される。なお、このような方法の例については、後述する。
【００４８】
ここで、図８Ｃの酸化工程について説明する。
【００４９】
本実施例では、トレンチＴ2をＲＩＥにより形成する。電界シミュレーション及び実験によれば、この場合、消去時において側面σ2の下端に電界が集中する。そこで、図８Ｃの酸化工程では、側面σ2の下端を酸化する。これにより、側面σ2の下端にバーズビークβ2が形成され、側面σ2の下端への電界集中が緩和される。
【００５０】
図８Ｃの酸化工程の第１の例は、ラジカル酸化である。この第１の例は、図６Ｂの酸化工程で第１の例を採用した場合に採用可能である。この場合、トレンチＴ2の側壁面をラジカル酸化すると、酸化種がシリコン酸化膜を通過し、良質な酸化膜が側面σ2の下端に形成される。当該ラジカル酸化により形成された酸化膜（バーズビークβ2）の例を、図１１Ｃに示す。なお、この第１の例では、浮遊ゲート層１２２が酸化される。しかし、上述のように、ポリシリコン層である浮遊ゲート層１２２の酸化は好ましくない。しかし、本実施例では側面σ1の下端を酸化しないので、側面σ2の下端の酸化のデメリットはさほど問題とならない。そこで、この第１の例では、側面σ2の下端の酸化のメリットを重視して、浮遊ゲート層１２２を酸化する。
【００５１】
図８Ｃの酸化工程の第２の例は、バイアス酸化である。この第２の例は、図６Ｂの酸化工程で第２の例を採用した場合に採用可能である。この場合には、第１ゲート絶縁膜１２１の表面にシリコン窒化膜が形成されているため、側面σ2の下端にバーズビークを形成することは難しい。一方、第１ゲート絶縁膜１２１は、トレンチＴ2を形成した際のＲＩＥにより、トレンチＴ2の下部において薄くなっている（図１１Ｄ）。この場合、基板１１１をバイアス酸化すると、酸化種が第１ゲート絶縁膜１２１の薄い部分を多く通過し、トレンチＴ2の下部に位置する基板１１１が選択的に酸化される（図１１Ｅ）。これにより、トレンチＴ2の下部に位置する第１ゲート絶縁膜１２１の膜厚が厚くなり、側面σ2の下端への電界集中が緩和される。図１１Ｅでは、トレンチＴ2の下部に位置する第１ゲート絶縁膜１２１がＹで示されている。図１１Ｅでは、第１ゲート絶縁膜Ｙの膜厚が厚くなっており、第１ゲート絶縁膜Ｙの上面及び下面が基板１１１の方向に窪んでいる。なお、この第２の例は、図６Ｂの酸化工程で第１の例を採用した場合にも採用可能である。
【００５２】
図５乃至９の製造工程図では、図８Ｃの酸化工程は、上記ラジカル酸化で行ったと想定されている。以下、図８Ｃに戻り説明を続ける。
【００５３】
次に、熱酸化法により、トレンチＴ2の側壁面に、後酸化膜１４１を形成する。後酸化膜１４１はここでは、シリコン酸化膜である。次に、イオン注入により、基板１１１内にイオンを打ち込む。次に、熱アニールにより、基板１１１内に打ち込まれたイオンを活性化させる。これにより、基板１１１内に活性領域（ソース／ドレイン領域）１５１が形成される（図９Ａ）。このようにして、トランジスタが形成される。上述のように、図９ＡはＡ−Ａ’断面図である。図９Ａの段階におけるＢ−Ｂ’断面図を、図９Ｂに示す。
【００５４】
なお、図９Ａの酸化工程は、ＲＩＥ（Reactive Ion Etching）により第２ゲート絶縁膜１２３に導入されたダメージの回復が、その目的である。この酸化工程は一般に、後酸化工程とも呼ばれる。後酸化工程では一般に、Ｎ2ガスを用いて、８００乃至１０００℃の熱処理を数秒間行う。このような高温熱処理により、第２ゲート絶縁膜１２３が、微量の残留酸素で酸化される。しかしながら、このような酸化工程では、図８Ｃのようなバーズビークβ2を形成することはできない。そこで、本実施例では、図９Ａの酸化工程の前に図８Ｃの酸化工程を行う。
【００５５】
なお、本実施例では、図６Ｂ及び図８Ｃの酸化工程に関して、図８Ｃの酸化工程を省略してもよい。
【００５６】
（側面Ｓ1の上端の曲率半径）
以下、側面Ｓ1の上端の曲率半径について説明する。図１０では、ワード線方向の断面における側面Ｓ1の上端の曲率半径がｒで示されている。
【００５７】
図１２は、電界緩和効果及び静電容量比を示したグラフである。図１２では、電界緩和効果がＸで示されている。電界緩和効果とは、１−（Ｅ−Ｅmin）／（Ｅmax−Ｅmin）で表される値である。ただし、Ｅminは、基板１１１と第１ゲート絶縁膜１２１との界面の平坦部の電界を表す。Ｅmaxは、バーズビークＢ1が形成されていない場合の上記界面の端部の電界を表す。Ｅは、バーズビークＢ1が形成されている場合の上記界面の端部の電界を表す。図１２では更に、静電容量比がＹで示されている。静電容量比とは、Ｃ’／Ｃで表される値である。ただし、Ｃは、バーズビークＢ1が形成されていない場合の第１ゲート絶縁膜１２１の静電容量を表す。Ｃ’は、バーズビークＢ1が形成されている場合の第１ゲート絶縁膜１２１の静電容量を表す。図１２では更に、電界緩和効果と静電容量比との積がＺで示されている。図１２では、これらの値が曲率半径ｒの関数として示されている。
【００５８】
図１２には、３種類のグラフが示されている。図１２Ａは、ｄ’＝１０ｎｍとした場合のグラフである。図１２Ｂは、ｄ’＝３０ｎｍとした場合のグラフである。図１２Ｃは、ｄ’＝５０ｎｍとした場合のグラフである。また、いずれの場合にも、第１ゲート絶縁膜１２１の膜厚は８ｎｍ、基板１１１の片側はみ出し量（ｄ’−ｄ）／２は３ｎｍとなっている。なお、上述のように、ｄは浮遊ゲート１２２の幅を表し、ｄ’は基板１１１（活性領域１５１）の幅を表す（図１０参照）。
【００５９】
図１２Ａ乃至Ｃによれば、電界緩和効果Ｘは、曲率半径ｒが大きくなるほど高くなる。しかし、電界緩和効果Ｘは、曲率半径ｒがはみ出し量（ｄ’−ｄ）／２を超えた辺りから変化率が小さくなる。一方、静電容量比Ｙは、曲率半径ｒがはみ出し量（ｄ’−ｄ）／２を超えた辺りから変化率が大きくなる。このように、電界緩和効果Ｘと静電容量比Ｙは、トレードオフの関係にある。
【００６０】
そこで、本発明者らは、曲率半径ｒの最適値を求めるため、電界緩和効果Ｘと静電容量比Ｙとの積Ｚを求めてみた。そして、本発明者らは、積Ｚが最大になるような曲率半径ｒを、曲率半径ｒの最適値とした。曲率半径ｒの最適値の算出結果を、図１３に示す。
【００６１】
図１３には、４種類の曲線Ｒ1，Ｒ2，Ｒ3，Ｒ4が示されている。曲線Ｒ1は、はみ出し量が１ｎｍの場合の算出結果を表す。曲線Ｒ2は、はみ出し量が２ｎｍの場合の算出結果を表す。曲線Ｒ3は、はみ出し量が３ｎｍの場合の算出結果を表す。曲線Ｒ4は、はみ出し量が４ｎｍの場合の算出結果を表す。図１３では、これらの結果が活性領域幅ｄ’の関数として示されている。
【００６２】
以下、曲率半径ｒの最適値をｒ’と表記する。図１３から、最適値ｒ’は、はみ出し量の増加に伴い大きくなる事が解る。そして、本発明者らがこのグラフを評価してみた所、最適値ｒ’は、ほぼ曲線ｒ’＝ａ×ｌｎ（ｄ’）＋ｂに乗る事が解った。ただし、係数ａは下記の式（１）で表され、係数ｂは下記の式（２）で表され、ｌｎは自然対数を表す。
ａ＝０．１８×ｌｎ（（ｄ’−ｄ）／２）＋０．５５
・・・（１）。
ｂ＝０．０９×（（ｄ’−ｄ）／２）２−０．１３×（（ｄ’−ｄ）／２）−０．１５
・・・（２）。
【００６３】
曲率半径ｒは、最適値ｒ’に近い値とすることが望ましい。本発明者らの計算及び実験によれば、電界緩和効果Ｘと静電容量比Ｙの積Ｚの変動は、｜ｒ−ｒ’｜≦１．６ｎｍとすることで５％未満に収まる。このことは、ｄ’≧１０ｎｍであれば成立する。積Ｚの変動を５％未満に収めれば、メモリセルの閾値電圧の変動を許容範囲に納めることが比較的容易である。そこで、本実施例では、ｄ’≧１０ｎｍかつｄ’＞ｄの場合、｜ｒ−ｒ’｜≦１．６ｎｍとなるように曲率半径ｒを決定する。これにより、好適な電界緩和効果と好適な静電容量比とが実現される。なお、図１３に、片側はみ出し量が１，２，３，４ｎｍの場合の最適値ｒ’の式を示す。
【図面の簡単な説明】
【００６４】
【図１】本実施例の半導体装置のセルアレイ構造を示す平面図及び断面図である。
【図２】本実施例の半導体装置の側方断面図である。
【図３】本実施例の半導体装置の投影断面図である。
【図４】本実施例の半導体装置の側方断面図である。
【図５】本実施例の半導体装置の製造工程図（１／５）である。
【図６】本実施例の半導体装置の製造工程図（２／５）である。
【図７】本実施例の半導体装置の製造工程図（３／５）である。
【図８】本実施例の半導体装置の製造工程図（４／５）である。
【図９】本実施例の半導体装置の製造工程図（５／５）である。
【図１０】浮遊ゲート層の酸化について説明するための図である。
【図１１Ａ】図６Ｂの酸化工程の第１の例について説明するための図である。
【図１１Ｂ】図６Ｂの酸化工程の第２の例について説明するための図である。
【図１１Ｃ】図８Ｃの酸化工程の第１の例について説明するための図である。
【図１１Ｄ】図８Ｃの酸化工程の第２の例について説明するための図である。
【図１１Ｅ】図８Ｃの酸化工程の第２の例について説明するための図である。
【図１２】電界緩和効果及び静電容量比を示したグラフである。
【図１３】曲率半径の最適値の算出結果を示したグラフである。
【符号の説明】
【００６５】
１０１  半導体装置
１１１  基板
１２１  第１ゲート絶縁膜
１２２  浮遊ゲート
１２３  第２ゲート絶縁膜
１２４  制御ゲート
１３１  埋込絶縁膜
１４１  後酸化膜
１５１  活性領域
２０１  マスク層
２０２  マスク層
２０３  マスク層
２１１  フォトレジスト
２１２  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２】
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【図１３】
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