(57)【特許請求の範囲】
【請求項１】
インバータ回路と、
前記インバータ回路に並列に接続された帰還抵抗と、
前記インバータ回路に並列に接続された振動子とを有する発振回路であって、
発振停止時に前記インバータ回路の入力端子と出力端子とを接続する第１のスイッチを備えたことを特徴とする発振回路。
【請求項２】
発振停止時に前記インバータ回路の入力端子をプルアップまたはプルダウンする第２のスイッチと、
発振停止時に前記インバータ回路の出力端子を他の回路から切り離す第３のスイッチと、
を備えたことを特徴とする請求項１記載の発振回路。
【請求項３】
前記他の回路をプルアップまたはプルダウンする高抵抗を備えたことを特徴とする請求項２記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、振動子を用いた発振回路に関する。
【背景技術】
【０００２】
従来の発振回路の構成を図１１に示す。水晶振動子を用いた発振回路は、インバータ回路１２の入出力端子間に接続された水晶振動子１１及び帰還抵抗１３を備える（例えば、特許文献１参照）。インバータ回路１２は、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタを直列に接続して構成する。
【０００３】
スイッチ１４が、インバータ回路１２の入力端子と帰還抵抗１３との間に配置される。インバータ回路１２の入力端子は、スイッチ１５を介して電源電位（ＶＤＤ）に接続されてプルアップされる。インバータ回路１２の出力端子は、スイッチ１６を介して基準電位（ＧＮＤ）に接続されてプルダウンされる。スイッチ１４，１５，１６は、発振制御信号Ｉによりオン・オフが制御される。発振制御信号ＩがＨ（Ｈｉｇｈ）のとき、スイッチ１４はオン（導通）、スイッチ１５，１６はオフ（遮断）となり、発振回路は発振する。一方、発振制御信号ＩがＬ（Ｌｏｗ）のとき、スイッチ１４はオフ（遮断）、スイッチ１５，１６はオン（導通）となり、発振回路は停止する。
【０００４】
発振回路の水晶振動子１１以外の回路は、ＬＳＩ（Large Scale Integration）内に集積されており、水晶振動子１１は、ＬＳＩの接続端子３３，３４に接続され、保護回路３１，３２を介してインバータ回路１２の入出力端子に接続される。一般に、発振回路には、ダンピング抵抗４１や発振周波数を調整するための容量４２，４３をＬＳＩに外付けする（図１２参照）。
【０００５】
図１３は、図１１で示した発振回路をＣＭＯＳで構成した例を示している。信号ＩＰは発振制御信号Ｉの正転、信号ＩＮは発振制御信号Ｉの反転である。
【特許文献１】特開２００８−００５２２６号公報
【特許文献２】特開２００４−２５８８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
低消費電力を要求される機器では、水晶振動子を必要なときだけ発振させ、それ以外は停止させる間欠動作が必須となる。水晶振動子はセラミック振動子と違い、インダクタンスが大きく、発振の開始時間、停止時間がｍｓオーダーと非常に長い。そのため注意深く停止させないと、振動が持続するため、オーバーシュートやアンダーシュートを引き起こす。
【０００７】
図１４は、図１３に示した発振回路の接続端子３４において観測された電圧波形を示すグラフである。横軸は時間（秒）を示し、縦軸は電圧（Ｖ）を示す。図１４のグラフは、電源電位を３．３Ｖ、基準電位を０Ｖとして、２ミリ秒後に発振制御信号ＩをＬにして発振を停止させたときの様子を示している。発振制御信号ＩをＬとすると、スイッチ１６がオンとなり、インバータ回路１２の出力端子がプルダウンされるが、水晶振動子１１の振動が持続するため、アンダーシュートが見られる。
【０００８】
図１５は、図１３に示した発振回路の接続端子３３において観測された電圧波形を示すグラフである。横軸は時間（秒）を示し、縦軸は電圧（Ｖ）を示す。図１５のグラフは、電源電位を３．３Ｖ、基準電位を０Ｖとして、２ミリ秒後に発振制御信号ＩをＬにして発振を停止させたときの様子を示している。発振制御信号ＩをＨとすると、スイッチ１５がオンとなり、インバータ回路１２の入力端子がプルアップされるが、水晶振動子１１の振動が持続するため、オーバーシュートが見られる。
【０００９】
図１４，１５に示すように、ＬＳＩの推奨動作条件や絶対最大定格を超えるオーバーシュート、アンダーシュートが発生すると、ＬＳＩ内部のトランジスタの耐圧を超える電圧がかかることとなり、トランジスタを劣化させる。
【００１０】
一方、図１６に示す発振回路は、ＮＡＮＤ回路１７に発振制御信号ＩＰを入力した間欠発振用の発振回路である（例えば、特許文献２参照）。図１６に示す発振回路においても発振の停止時にオーバーシュート、アンダーシュートが観測される。
【００１１】
本発明は、上記に鑑みてなされたものであり、その課題とするところは、安定して発振を停止させる発振回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係る発振回路は、インバータ回路と、インバータ回路に並列に接続された帰還抵抗と、インバータ回路に並列に接続された振動子とを有する発振回路であって、発振停止時にインバータ回路の入力端子と出力端子とを接続する第１のスイッチを備えたことを特徴とする。
【００１３】
本発明にあっては、発振停止時に、インバータ回路の入力端子と出力端子とを接続してショートさせることにより、インバータ回路のゲインが低下するので、発振停止時にオーバーシュート、アンダーシュートの発生がない安定した発振回路の提供が可能となる。
【００１４】
上記発振回路において、発振停止時にインバータ回路の入力端子をプルアップまたはプルダウンする第２のスイッチと、発振停止時にインバータ回路の出力端子を他の回路から切り離す第３のスイッチと、を備えたことを特徴とする。
【００１５】
本発明にあっては、発振停止時に、インバータ回路の入力端子をプルアップまたはプルダウンするとともに、インバータ回路の出力端子を他の回路から切り離すことにより、インバータ回路の貫通電流を抑制することができるので、低消費電力を図ることができる。
【００１６】
上記発振回路において、他の回路をプルアップまたはプルダウンする高抵抗を備えたことを特徴とする。
【００１７】
本発明にあっては、発振停止時に切り離される他の回路にプルアップまたはプルダウンする高抵抗を備えることで、切り離された他の回路がフローティングとなることがなくなる。
【発明の効果】
【００１８】
本発明によれば、安定して発振を停止させる発振回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を用いて説明する。
【００２０】
［第１の実施の形態］
図１は、第１の実施の形態における発振回路の構成を示す回路図である。同図に示す発振回路は、インバータ回路１２の入出力端子間に接続された水晶振動子１１及び帰還抵抗１３を備える。インバータ回路１２は、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタを直列に接続して構成する。スイッチ２１が、インバータ回路１２の入力端子と出力端子とを接続するように配置される。スイッチ１４が、インバータ回路１２の入力端子と帰還抵抗１３との間に配置される。
【００２１】
スイッチ１４，２１は、発振制御信号Ｉによりオン（導通）、オフ（遮断）が制御される。発振制御信号ＩがＨ（Ｈｉｇｈ）のとき、スイッチ１４はオン、スイッチ２１はオフとなり、発振制御信号ＩがＬ（Ｌｏｗ）のとき、スイッチ１４はオフ、スイッチ２１はオンとなる。つまり、発振制御信号ＩがＬのときには、インバータ回路１２の入力端子と出力端子がショートする。なお、インバータ回路１２の入出力端子をショートさせた場合、インバータ回路１２の入出力端子のそれぞれに接続された水晶振動子１１の両端もスイッチ２１を介して接続されることになる。
【００２２】
水晶振動子１１は、ＬＳＩの外部に配置するので、インバータ回路１２の入出力端子とは、保護回路３１，３２、接続端子３３，３４を介して接続される。
【００２３】
図２は、図１に示した発振回路の接続端子３３，３４において観測された電圧波形を示すグラフであり、横軸は時間（秒）を示し、縦軸は電圧（Ｖ）を示す。図２のグラフは、グラフ上の４ミリ秒の時点で発振制御信号ＩをＬにして発振を停止させたときの様子を示している。このグラフにおいては、オーバーシュート、アンダーシュートともに観測されていない。
【００２４】
したがって、本実施の形態によれば、発振を停止させるときに、インバータ回路１２の入力端子と出力端子とをショートさせることにより、インバータ回路１２のゲインが低下するので、発振停止時にオーバーシュート、アンダーシュートの発生がない安定した発振回路を提供することができる。
【００２５】
これにより、ＬＳＩの信頼性が向上する。また、他へのノイズ、クロストークなどの低減、及び、安定した間欠動作が期待できる。さらに、発振を効率よく、開始、停止できるので、消費電力の効率的な削減が期待できる。
【００２６】
なお、水晶振動子１１に代えて他の振動子を用いてもよい。
【００２７】
［第２の実施の形態］
図３は、第２の実施の形態における発振回路の構成を示す回路図である。同図に示す発振回路は、第１の実施の形態の図１で示したものに対して発振停止時にインバータ回路１２を切り離すスイッチ２２，２３およびインバータ回路１２の入力端子をプルアップするスイッチ２４を配置したものである。
【００２８】
スイッチ２２，２３は、発振制御信号ＩがＨ、つまり発振時にはオン（導通）となり、発振制御信号ＩがＬ、つまり停止時にはオフ（遮断）となる。一方、スイッチ２４は、発振制御信号ＩがＨのときオフ（遮断）となり、発振制御信号ＩがＬのときオン（導通）となる。発振停止時にインバータ回路１２の入力端子をプルアップすることで、インバータ回路１２を構成するｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタに貫通電流が流れることがなくなる。
【００２９】
図４は、第２の実施の形態における別の発振回路の構成を示す回路図である。同図に示す発振回路は、図３で示した発振回路において、発振停止時にインバータ回路１２の入力端子をプルアップする代わりに、プルダウンしたものである。
【００３０】
図５は、第２の実施の形態におけるさらに別の発振回路の構成を示す回路図である。同図に示す発振回路は、図３で示した発振回路において、帰還抵抗１３をＬＳＩ内部に設けず、外付けとしたものである。
【００３１】
したがって、本実施の形態によれば、発振停止時に、インバータ回路１２の入出力端子を他の回路から切り離すスイッチ２２，２３を配置するとともに、入力端子をプルアップあるいはプルダウンすることにより、インバータ回路１２の貫通電流を抑制することができるので、低消費電力を図ることができる。
【００３２】
［第３の実施の形態］
図６は、第３の実施の形態における発振回路の構成を示す回路図である。同図に示す発振回路は、第２の実施の形態の図３で示したものに対して水晶振動子１１にプルダウン用の高抵抗４４を接続したものである。
【００３３】
第２の実施の形態では、インバータ回路１２をスイッチ２２，２３により切り離しているので、貫通電流が流れることはないが、切り離された回路がフローティング（Floating）となる。一般に、フローティングは好ましくないので、高抵抗４４でプルダウンする。これにより、発振停止後、時間が経つと基準電位となる。
【００３４】
図７は、図６に示した発振回路の接続端子３４において観測された電圧波形を示すグラフである。横軸は時間（秒）を示し、縦軸は電圧（Ｖ）を示す。図７のグラフは、グラフ上の３ミリ秒の時点で発振制御信号ＩをＬにして発振を停止させたときの様子を示している。グラフより、図６に示した発振回路では、発振が安定して停止し、高抵抗４４でプルダウンされているのが判る。
【００３５】
もちろん、高抵抗４４によりプルアップしてもよい。さらに、高抵抗４４をＬＳＩ内部に設けるものでもよい。
【００３６】
図８は、図６に示す発振回路をＣＭＯＳで構成した例を示している。図８に示す発振回路では、各スイッチ１４，２１，２２，２３，２４を図９で示すように、時間差で信号が変化する発振制御信号を用いた。信号ＩＰ２，ＩＮ２は、信号ＩＰ１，ＩＮ１から遅れて変化する。
【００３７】
スイッチ１４，２１は、先に変化する信号ＩＰ１，ＩＮ１により制御され、スイッチ２２，２３，２４は、遅れて変化する信号ＩＰ２，ＩＮ２により制御される。このように各スイッチ１４，２１，２２，２３，２４を変化させる時間に差をつけて発振を停止させてもよい。
【００３８】
図１０は、ＮＡＮＤ回路を用いて発振回路を構成したものである。同図に示すように、ＮＡＮＤ回路１７の入出力端子間にスイッチ２１を設け、ＮＡＮＤ回路１７の入力端子、出力端子のそれぞれにスイッチ２２，２３を設けて、発振時には、スイッチ２１をオフ、スイッチ２２，２３をオンとし、停止時には、スイッチ２１をオン、スイッチ２２，２３をオフとすることで、安定した停止が期待できる。
【００３９】
したがって、本実施の形態によれば、インバータ回路１２から切り離される回路にプルダウン用の高抵抗４４を接続することにより、切り離された回路がフローティングとなることがなくなる。
【図面の簡単な説明】
【００４０】
【図１】第１の実施の形態における発振回路の構成を示す回路図である。
【図２】図１に示す発振回路の接続端子で観測される電圧波形を示すグラフである。
【図３】第２の実施の形態における発振回路の構成を示す回路図である。
【図４】第２の実施の形態における別の発振回路の構成を示す回路図である。
【図５】第２の実施の形態におけるさらに別の発振回路の構成を示す回路図である。
【図６】第３の実施の形態における発振回路の構成を示す回路図である。
【図７】図６に示す発振回路の接続端子で観測される電圧波形を示すグラフである。
【図８】図６に示す発振回路をＣＭＯＳで構成した回路図である。
【図９】図８に示す発振回路の発振を制御する信号を示すタイミングチャートである。
【図１０】第３の実施の形態における発振回路をＮＡＮＤを用いて構成した回路図である。
【図１１】従来の発振回路の構成を示す回路図である。
【図１２】従来の発振回路の外付け回路の構成を示す回路図である。
【図１３】図１１に示す発振回路をＣＭＯＳで構成した回路図である。
【図１４】図１３に示す発振回路の接続端子において観測された電圧波形を示すグラフである。
【図１５】図１３に示す発振回路の別の接続端子において観測された電圧波形を示すグラフである。
【図１６】従来の発振回路をＮＡＮＤを用いて構成した回路図である。
【符号の説明】
【００４１】
１１…水晶振動子
１２…インバータ回路
１３…帰還抵抗
１４，２１，２２，２３，２４…スイッチ
３１，３２…保護回路
３３，３４…接続端子
４４…高抵抗
１７…ＮＡＮＤ回路
【図１】
0004934636.tif 000002
【図３】
0004934636.tif 000003
【図４】
0004934636.tif 000004
【図５】
0004934636.tif 000005
【図６】
0004934636.tif 000006
【図８】
0004934636.tif 000007
【図９】
0004934636.tif 000008
【図１０】
0004934636.tif 000009
【図１１】
0004934636.tif 000010
【図１２】
0004934636.tif 000011
【図１３】
0004934636.tif 000012
【図１６】
0004934636.tif 000013
【図２】
0004934636.tif 000014
【図７】
0004934636.tif 000015
【図１４】
0004934636.tif 000016
【図１５】
0004934636.tif 000017