(57)【特許請求の範囲】
【請求項１】
電源と負荷との間に第１の半導体素子（Ｔ１）を設け、該第１の半導体素子（Ｔ１）の第１主電極を前記電源側に接続し、第２主電極を前記負荷側に接続し、前記第１の半導体素子（Ｔ１）のオン、オフを切り換えて、前記負荷の駆動、停止を切り換えるようにした負荷回路の、過電流を検出して該負荷回路を保護する過電流保護装置において、
前記第１主電極からグランドにつながる第１の回路と、前記第２主電極からグランドにつながる第２の回路を有し、
前記第２の回路は、第１の抵抗（Ｒ１）、第２の半導体素子（Ｔ２）、及び第２の抵抗（Ｒ２）の直列接続回路を含み、
前記第１の回路は、第３の抵抗（Ｒ３）、第３の半導体素子（Ｔ３）、及び第４の抵抗（Ｒ４）の直列接続回路を含み、
前記第２の半導体素子（Ｔ２）と、前記第３の半導体素子（Ｔ３）は、同一の機能を備え、且つ、第２の半導体素子（Ｔ２）及び第３の半導体素子（Ｔ３）の各制御電極は同一の信号電圧で制御され、更に、前記第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の比が前記第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）の比に等しくなるように抵抗値を設定し、
更に、前記第２の半導体素子（Ｔ２）と第２の抵抗（Ｒ２）との接続点ｙの電圧Ｖｙが、前記第３の半導体素子（Ｔ３）と第４の抵抗（Ｒ２）との接続点ｘの電圧Ｖｘよりも、所定電圧（ＶS）を超えて小さくなったときに、過電流であると判定する過電流判定手段（ＣＭＰ１）と、
前記過電流判定手段にて過電流の発生が検出された際に、前記第１の半導体素子を遮断する制御手段と、
を備えたことを特徴とする過電流保護装置。
【請求項２】
前記第２の半導体素子（Ｔ２）と、前記第３の半導体素子（Ｔ３）は、同一の特性を備え、前記第１の抵抗（Ｒ１）と第３の抵抗（Ｒ３）は同一の抵抗値を有し、前記第２の抵抗（Ｒ２）と第４の抵抗（Ｒ４）は同一の抵抗値を有することを特徴とする請求項１に記載の過電流保護装置。
【請求項３】
前記第３の抵抗（Ｒ３）と第３の半導体素子（Ｔ３）との接続点を点ａとし、前記第１の抵抗（Ｒ１）と第２の半導体素子（Ｔ２）との接続点を点ｂとし、前記第１の回路、及び前記第２の回路に電流が流れたときの、前記点ａと点ｂとの間の電圧をＶabとするとき、
前記電圧Ｖabに等しい電圧を、前記第１の抵抗（Ｒ１）に発生させるべき電流Ｉ５を流す第３の回路を設けたことを特徴とする請求項１または請求項２のいずれかに記載の過電流保護装置。
【請求項４】
前記第３の回路は、第５の半導体素子（Ｔ５）により駆動される第３ａの回路と、第６の半導体素子（Ｔ６）により駆動される第３ｂの回路とを有し、
前記第５の半導体素子（Ｔ５）の制御電極は前記点ａの電圧が供給されて駆動し、前記第６の半導体素子（Ｔ６）の制御電極は前記点ｂの電圧が供給されて駆動し、
前記第３ａの回路、及び第３ｂの回路は、同一の定電流源（Ｉａ）に接続されて電流が流れ、第３ｂの回路に流れる電流Ｉ４と、第３ａの回路に流れる電流Ｉ３との差に比例した電流Ｉ５を流す第３ｃの回路を更に備え、
前記第３ｃの回路を前記点ｂに接続することにより、前記電圧Ｖabに等しい電圧を、前記第１の抵抗（Ｒ１）に発生させることを特徴とする請求項３に記載の過電流保護装置。
【請求項５】
前記第２の半導体素子（Ｔ２）、及び前記第３の半導体素子（Ｔ３）の各制御電極（ゲート）に入力される信号電圧は、前記電源電圧にほぼ比例した電圧であることを特徴とする請求項１〜請求項４のいずれか１項に記載の過電流保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源と負荷との間にスイッチング用の半導体素子を設けて負荷を駆動する回路の、過電流を検出して回路を保護する過電流保護装置に関する。
【背景技術】
【０００２】
例えば、車両に搭載されるランプ、モータ等の負荷を駆動する負荷回路では、電源（バッテリ）と負荷との間にスイッチング用の半導体素子を設け、該半導体素子をオン、オフ操作することにより、負荷の駆動、停止を制御する。また、負荷回路にデッドショート、或いはレアショート等による過電流が流れた場合には、これを検出して即時に負荷回路を遮断するために、過電流保護装置が設けられている。
【０００３】
このような過電流保護装置の従来例として、例えば、特開２００２−３５３７９４号公報（特許文献１）に記載されたものが知られている。
【０００４】
上記特許文献１に記載された技術では、半導体素子として用いるＭＯＳＦＥＴのドレイン・ソース間電圧（Ｖds）をオペアンプで増幅し、増幅した電圧を予め設定した判定電圧と比較して、過電流が発生しているか否かを判定する。
【０００５】
図３は、従来における過電流保護装置の回路図であり、同図を参照して従来例について説明する。同図に示すように、ランプ或いはモータ等の負荷ＲＬと電源ＶＢとの間には、スイッチング用のＭＯＳＦＥＴ（Ｔ１０１）が設けられており、該ＭＯＳＦＥＴ（Ｔ１０１）のゲートは、抵抗Ｒ１１０を介してドライバー１０１に接続されている。従って、ドライバー１０１より出力される制御信号により、ＭＯＳＦＥＴ（Ｔ１０１）がオン、オフ操作され、負荷ＲＬの駆動、停止が制御される。
【０００６】
ＭＯＳＦＥＴ（Ｔ１０１）のドレイン・ソース間電圧Ｖdsは、ＭＯＳＦＥＴ（Ｔ１０１）のドレイン電圧（点Ｐ１の電圧）をＶ１、ソース電圧（点Ｐ２の電圧）をＶ２、ＭＯＳＦＥＴ（Ｔ１０１）のオン抵抗をＲon、ドレイン電流をＩＤとすると、以下の（１）式で示される。
【０００７】
Ｖds＝Ｖ１−Ｖ２＝Ｒon＊ＩＤ    …（１）
また、ドレイン・ソース間電圧Ｖdsは、抵抗Ｒ１０３、Ｒ１０５、トランジスタ（Ｔ１０２）、アンプＡＭＰ１０１からなる増幅回路で増幅される。抵抗Ｒ１０３とトランジスタ（Ｔ１０２）の接続点Ｐ３の電圧Ｖａが、アンプＡＭＰ１０１の正転入力端子に入力され、ＭＯＳＦＥＴ（Ｔ１０１）のソース電圧（点Ｐ２の電圧）Ｖ２が、アンプＡＭＰ１０１の反転入力端子に入力され、アンプＡＭＰ１０１出力は、トランジスタ（Ｔ１０２）の制御端子に入力される。
【０００８】
そして、点Ｐ１→抵抗Ｒ１０３→トランジスタ（Ｔ１０２）→抵抗Ｒ１０５→ＧＮＤの経路を流れる電流Ｉ１の大きさは、アンプＡＭＰ１０１とトランジスタ（Ｔ１０２）が常にＶａ＝Ｖ２となるように制御する結果として定まる電流値になる。ここで、アンプＡＭＰ１０１のオフセット電圧を±Ｖoffとすると、次の（２）式が得られる。
【０００９】
Ｖds±Ｖoff＝Ｒ１０３＊Ｉ１    …（２）
また、抵抗Ｒ１０５に生じる電圧Ｖ５が、電圧Ｖdsを増幅した電圧となり、Ｒ１０５／Ｒ１０３＝ｍとすると、電圧Ｖ５は、次の（３）式で示される。
【００１０】
Ｖ５＝Ｒ１０５＊Ｉ１＝（Ｒ１０５／Ｒ１０３）＊Ｒ１０３＊Ｉ１
＝Ｒ１０５／Ｒ１０３＊（Ｖds±Ｖoff）
＝ｍ＊（Ｒon＊ＩＤ±Ｖoff）      …（３）
（３）式から理解されるように、アンプＡＭＰ１０１のオフセット電圧（±Ｖoff）をｍ倍した電圧が、電圧Ｖ５のばらつきとして発生する。
【００１１】
増幅された電圧Ｖ５がコンパレータＣＭＰ１０１の反転入力端子に入力され、コンパレータＣＭＰ１０１の正転入力端子には、点Ｐ４に生じる判定電圧Ｖ４が入力される。判定電圧Ｖ４は、電源ＶＢの出力電圧、即ちＰ１の電圧Ｖ１を、抵抗Ｒ１０１と抵抗Ｒ１０２で分圧して生成される。
【００１２】
ここで、ドレイン電流ＩＤが過電流状態になると、ＭＯＳＦＥＴ（Ｔ１０１）のドレイン・ソース間電圧Ｖdsが大きくなり、Ｖ５＞Ｖ４となって、コンパレータＣＭＰ１０１の出力が反転することにより、過電流状態が検出される。過電流として検知されるドレイン電流ＩＤの値を、Ｉovcとすると、次の（４）式が得られる。
【００１３】
Ｖ５＝ｍ＊（Ｒon＊Ｉovc±Ｖoff）＝Ｖ４
∴Ｉovc＝（Ｖ４／ｍ／Ｒon）±（Ｖoff／Ｒon）    …（４）
ここで、アンプＡＭＰ１０１にオフセット電圧が存在しなければ、即ち、Ｖoff＝０であれば、過電流検出値ＩovcはＶ４，Ｒ１０３，Ｒ１０５，Ｒonで決まる一定値となる。しかし、アンプＡＭＰ１０１のオフセット電圧（±Ｖoff）が存在する場合には、過電流検出値Ｉovcがばらつき、そのばらつき量は（±Ｖoff／Ｒon）となり、同一オフセット電圧に対しては、オン抵抗Ｒonが小さくなるに連れてＩovcのばらつき幅が大きくなる。
【００１４】
また、アンプＡＭＰ１０１を含めて増幅回路がＩＣ化された場合、オフセット電圧（±Ｖoff）のばらつき幅はＩＣ化プロセスに依存し、通常のＩＣでは±１０［ｍＶ］程度のばらつき幅となるので、Ｒon＝３［ｍΩ］とすれば、遮断電流値は±３．３［Ａ］ばらつくことになる。
【特許文献１】特開２００２−３５３７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述したように、スイッチング素子として用いる半導体素子（ＭＯＳＦＥＴ）のドレイン・ソース間電圧Ｖdsを増幅し、この増幅出力を用いて過電流判定を行う過電流保護装置では、アンプＡＭＰ１０１のオフセット電圧Ｖoffは過電流検出値のばらつき要因となり、過電流検出値の精度を低下させる。更に、今後ＭＯＳＦＥＴのオン抵抗Ｒonが小さくなる傾向が進むと、相対的にばらつき幅が増大し、精度低下はますます大きくなるので、増幅回路におけるアンプＡＭＰ１０１のオフセット電圧の影響を回避することが重要な問題となる。
【００１６】
本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、オペアンプを使用せずに過電流の発生を検出する過電流保護装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本願請求項１に記載の発明は、電源と負荷との間に第１の半導体素子（Ｔ１）を設け、該第１の半導体素子（Ｔ１）の第１主電極を前記電源側に接続し、第２主電極を前記負荷側に接続し、前記第１の半導体素子（Ｔ１）のオン、オフを切り換えて、前記負荷の駆動、停止を切り換えるようにした負荷回路の、過電流を検出して該負荷回路を保護する過電流保護装置において、前記第１主電極からグランドにつながる第１の回路と、前記第２主電極からグランドにつながる第２の回路を有し、前記第２の回路は、第１の抵抗（Ｒ１）、第２の半導体素子（Ｔ２）、及び第２の抵抗（Ｒ２）の直列接続回路を含み、前記第１の回路は、第３の抵抗（Ｒ３）、第３の半導体素子（Ｔ３）、及び第４の抵抗（Ｒ４）の直列接続回路を含み、前記第２の半導体素子（Ｔ２）と、前記第３の半導体素子（Ｔ３）は、同一の機能を備え、且つ、第２の半導体素子（Ｔ２）及び第３の半導体素子（Ｔ３）の各制御電極は同一の信号電圧で制御され、更に、前記第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の比が前記第３の抵抗（Ｒ３）と第４の抵抗（Ｒ４）の比に等しくなるように抵抗値を設定し、更に、前記第２の半導体素子（Ｔ２）と第２の抵抗（Ｒ２）との接続点ｙの電圧Ｖｙが、前記第３の半導体素子（Ｔ３）と第４の抵抗（Ｒ４）との接続点ｘの電圧Ｖｘよりも、所定電圧（ＶS）を超えて小さくなったときに、過電流であると判定する過電流判定手段（ＣＭＰ１）と、前記過電流判定手段にて過電流の発生が検出された際に、前記第１の半導体素子を遮断する制御手段と、を備えたことを特徴とする。
【００１８】
請求項２に記載の発明は、前記第２の半導体素子（Ｔ２）と、前記第３の半導体素子（Ｔ３）は、同一の特性を備え、前記第１の抵抗（Ｒ１）と第３の抵抗（Ｒ３）は同一の抵抗値を有し、前記第２の抵抗（Ｒ２）と第４の抵抗（Ｒ４）は同一の抵抗値を有することを特徴とする。
【００１９】
請求項３に記載の発明は、前記第３の抵抗（Ｒ３）と第３の半導体素子（Ｔ３）との接続点を点ａとし、前記第１の抵抗（Ｒ１）と第２の半導体素子（Ｔ２）との接続点を点ｂとし、前記第１の回路、及び前記第２の回路に電流が流れたときの、前記点ａと点ｂとの間の電圧をＶabとするとき、前記電圧Ｖabに等しい電圧を、前記第１の抵抗（Ｒ１）に発生させるべき電流Ｉ５を流す第３の回路を設けたことを特徴とする。
【００２０】
請求項４に記載の発明は、前記第３の回路は、第５の半導体素子（Ｔ５）により駆動される第３ａの回路と、第６の半導体素子（Ｔ６）により駆動される第３ｂの回路とを有し、前記第５の半導体素子（Ｔ５）の制御電極は前記点ａの電圧が供給されて駆動し、前記第６の半導体素子（Ｔ６）の制御電極は前記点ｂの電圧が供給されて駆動し、前記第３ａの回路、及び第３ｂの回路は、同一の定電流源（Ｉａ）に接続されて電流が流れ、第３ｂの回路に流れる電流Ｉ４と、第３ａの回路に流れる電流Ｉ３との差に比例した電流Ｉ５を流す第３ｃの回路を更に備え、前記第３ｃの回路を前記点ｂに接続することにより、前記電圧Ｖabに等しい電圧を、前記第１の抵抗（Ｒ１）に発生させることを特徴とする。
【００２１】
請求項５に記載の発明は、前記第２の半導体素子（Ｔ２）、及び前記第３の半導体素子（Ｔ３）の各制御電極（ゲート）に入力される信号電圧は、前記電源電圧にほぼ比例した電圧であることを特徴とする。
【発明の効果】
【００２２】
本願請求項１，２に記載の発明では、スイッチング用に用いる第１の半導体素子（Ｔ１）の、第１主電極と第２主電極との間に生じる電圧（Ｖds）に対応して変化する電圧（Ｖds-C）を、オペアンプを使用せずに増幅して、過電流判定を行う。従って、オペアンプのばらつきの影響を受けることがなく、且つ、シンプルな回路で過電流検出を行うことができる。このため、装置規模の縮小化、低コスト化を図ることができる。
【００２３】
請求項３，４に記載の発明では、第２の半導体と第３の半導体との間にばらつきが発生した場合でも、このばらつきの影響を受けることなく、高精度に過電流を検出し、過電流が検出された場合には迅速に第１の半導体素子を遮断して回路を保護することができる。
【００２４】
請求項５に記載の発明では、第２の半導体素子、及び第３の半導体素子の各制御電極に対して、電源の出力電圧にほぼ比例する同一の電圧を供給して第２，第３の半導体素子を駆動するので、第２の半導体素子、及び第３の半導体素子を同一の条件下で駆動させ、且つ、電源電圧が変動した場合でも過電流判定電圧を電源電圧に連動させることができる。このため、過電流検出の精度をより一層向上させることができ、負荷回路を過電流から確実に保護することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
［第１実施形態］
図１は、本発明の第１実施形態に係る過電流保護装置を設けた負荷回路の構成を示す回路図である。同図に示すように、電源ＶＢ（例えば、１２Ｖ直流電源）と、ランプ或いはモータ等の負荷ＲＬ（例えば、負荷抵抗２．５Ω）との間には、ＭＯＳＦＥＴ（Ｔ１；第１の半導体素子）が設けられており、ドライバー１１（制御手段）より出力される駆動信号により、ＭＯＳＦＥＴ（Ｔ１）のオン、オフが切り換えられ、負荷ＲＬの駆動、停止が制御される。即ち、ドライバー１１の出力信号がＨレベル（電源ＶＢの電圧より約１０Ｖ高い電圧）となり、このＨレベルの出力信号がＭＯＳＦＥＴ（Ｔ１）のゲートに供給されると該ＭＯＳＦＥＴ（Ｔ１）がオンとなり、電源ＶＢより出力される電力が負荷ＲＬに供給される。これにより、負荷ＲＬが駆動する。
【００２７】
また、ＭＯＳＦＥＴ（Ｔ１）のドレイン、即ち、点ｄは３系統に分岐しており、このうち、１つ目の分岐線は、抵抗Ｒ３（第３の抵抗；例えば、５ＫΩ）、トランジスタ（Ｔ３；第３の半導体素子）、抵抗Ｒ４（第４の抵抗；例えば、２５ＫΩ）の直列接続回路を介してグランドに接続される。この１つ目の分岐線は、第１の回路である。
【００２８】
２つ目の分岐線は、抵抗Ｒ５（例えば、５ＫΩ）、トランジスタ（Ｔ４）、抵抗Ｒ６（例えば、５５ＫΩ）の直列接続回路を介してグランドに接続される。
【００２９】
３つ目の分岐線は、トランジスタ（Ｔ１５）、抵抗Ｒ７（例えば、２．２７ＫΩ）、抵抗Ｒ８（例えば、８０ＫΩ）の直列接続回路を介してグランドに接続される。
【００３０】
他方、ＭＯＳＦＥＴ（Ｔ１）のソースは、抵抗Ｒ１（第１の抵抗；例えば、５ＫΩ）、トランジスタ（Ｔ２；第２の半導体素子）、抵抗Ｒ２（第２の抵抗；例えば、２５ＫΩ）の直列接続回路を介してグランドに接続される。このＲ１、Ｔ２、Ｒ２からなる直列接続回路は、第２の回路である。
【００３１】
また、トランジスタ（Ｔ４）と抵抗Ｒ６とが接続される点ｃは、トランジスタ（Ｔ２）の制御端子、及びトランジスタ（Ｔ３）の制御端子に接続されている。ここで、２つのトランジスタ（Ｔ２，Ｔ３）は同一の特性を備えるトランジスタ（例えば、ＭＯＳＦＥＴ）である。
【００３２】
更に、トランジスタ（Ｔ３）と抵抗Ｒ４とが接続される点ｘは、アンプＡＭＰ１の正転入力端子に接続され、トランジスタ（Ｔ１５）と抵抗Ｒ７とが接続される点ｅは、アンプＡＭＰ１の反転入力端子に接続されている。そして、該アンプＡＭＰ１の出力端子は、トランジスタ（Ｔ１５）の制御端子に接続されている。
【００３３】
また、抵抗Ｒ７とＲ８との接続点は、コンパレータＣＭＰ１（過電流判定手段）の反転入力端子に接続され、トランジスタ（Ｔ２）と抵抗Ｒ２とが接続される点ｙは、コンパレータＣＭＰ１の正転入力端子に接続される。コンパレータＣＭＰ１の出力端子は、ドライバー１１に接続される。
【００３４】
次に、上記のように構成された本実施形態に係る過電流保護装置の、動作について説明する。通常動作時には、ドライバー１１よりＭＯＳＦＥＴ（Ｔ１）のゲートに駆動信号が出力され、これにより、ＭＯＳＦＥＴ（Ｔ１）がオンとなって、電源ＶＢより出力される電力が負荷ＲＬに供給されて、負荷ＲＬが駆動する。
【００３５】
このとき、ＭＯＳＦＥＴ（Ｔ１）に流れる電流をＩＤとし、ＭＯＳＦＥＴ（Ｔ１）のオン抵抗をＲonとすると、ＭＯＳＦＥＴ（Ｔ１）のドレイン・ソース間には、電圧降下Ｖds＝Ｒon＊ＩＤが発生する。そして、ドレイン・ソース間電圧Ｖdsの大きさが、予め設定した判定値を上回ると過電流と判定され、ＭＯＳＦＥＴ（Ｔ１）を遮断して、負荷回路を保護する。
【００３６】
電圧Ｖdsの大きさを判定値と比較するため、電圧Ｖdsを増幅し、同時に電圧Ｖdsの増幅回路と同じ構成の回路を用いて判定値を生成し、両者を比較する。そのために、特性が同一に構成されたトランジスタ（Ｔ２）とトランジスタ（Ｔ３）を用いる。
【００３７】
ここで、ＭＯＳＦＥＴ（Ｔ１）のドレイン電圧をＶ１、ソース電圧をＶ２、トランジスタ（Ｔ３）のソースと抵抗Ｒ３との接続点を点ａ、トランジスタ（Ｔ２）のソースと抵抗Ｒ１との接続点を点ｂ、トランジスタ（Ｔ４）のドレインと抵抗Ｒ６との接続点を点ｃ、ＭＯＳＦＥＴ（Ｔ１）のドレインを点ｄ、トランジスタ（Ｔ３）のドレインと抵抗Ｒ４との接続点を点ｘ、トランジスタ（Ｔ２）のドレインと抵抗Ｒ２との接続点を点ｙとし、点ｄ〜点ａ間の電圧をＶａ、トランジスタ（Ｔ１）のソースと、点ｂ間の電圧をＶds-C、点ｘの電圧をＶｘ、点ｙの電圧をＶｙとする。
【００３８】
電圧Ｖ１は電源電圧ＶＢと同一となり、点ｃの電圧は電圧Ｖ１からトランジスタ（Ｔ４）のソース・ゲート間電圧（約０．６Ｖ）を差し引いた電圧を、抵抗Ｒ６と抵抗Ｒ５で分圧した電圧で、電圧Ｖ１（即ち、電源電圧ＶＢ）が決定すれば固定される電圧である。トランジスタ（Ｔ２）及び（Ｔ３）は、点ｃの電圧で駆動され、抵抗Ｒ１及びＲ３をソース抵抗とするソースフォロア回路であり、トランジスタ（Ｔ２）、トランジスタ（Ｔ３）にはそれぞれ電流Ｉ２、Ｉ１が流れる。その結果、抵抗Ｒ２、及び抵抗Ｒ４には、それぞれ抵抗Ｒ１、及び抵抗Ｒ３の電圧降下に比例した電圧Ｖｙ、Ｖｘが発生する。即ち、点ｙの電圧がＶｙであり、点ｘの電圧がＶｘである。ここで、Ｒ１＝Ｒ３、Ｒ２＝Ｒ４、且つ、Ｒ１＜Ｒ２、Ｒ２／Ｒ１＝Ｒ４／Ｒ３＝ｍ  とする。
【００３９】
点ａと点ｂとの間の電圧をＶabとすると、抵抗Ｒ１の電圧降下、抵抗Ｒ３の電圧降下は、それぞれＶds-C、Ｖａであるから、次の（５）式が得られる。
【００４０】
Ｖａ＝Ｖds＋Ｖds-C−Ｖab
Ｖｘ＝ｍ＊Ｖａ
Ｖｙ＝ｍ＊Ｖds-C
∴  Ｖｘ−Ｖｙ＝ｍ＊Ｖａ―ｍ＊Ｖds-C
＝ｍ（Ｖds＋Ｖds-C−Ｖab―Ｖds-C）
＝ｍ（Ｖds−Ｖab）        …（５）
ここで、２つのトランジスタ（Ｔ２），（Ｔ３）は同一の特性を有するので、Ｖds＝０のときＩ２＝Ｉ１となり、Ｖab＝０となる。
【００４１】
また、Ｖds≠０となり、Ｉ１＞Ｉ２となると、Ｖab≠０となり、Ｖabは（Ｉ１―Ｉ２）に比例した電圧になる。ここで、比例定数をｋとすると、次の（６）式が得られる。
【００４２】
Ｖab＝ｋ（Ｉ１−Ｉ２）    …（６）
（６）式はＲ１＝Ｒ３、且つ、２つのトランジスタ（Ｔ２，Ｔ３）が同一の特性であるとの前提で導出したが、Ｒ１＝Ｒ３でなくても、また、２つのトランジスタ（Ｔ２，Ｔ３）が同一の特性でなくても（６）式の比例関係は成立する。各トランジスタ（Ｔ２，Ｔ３）のトランスコンダクタンスをそれぞれＧｍ２，Ｇｍ３とすると、Ｒ１＋Ｇｍ２＝Ｒ３＋Ｇｍ３が成立すれば良い。但し、そのときは、比例定数ｋの値が異なってくる。
【００４３】
ここでは、説明を容易にするため、Ｒ１＝Ｒ３の条件の下で話を進めると、電圧Ｖdsは、次の（７）式で示される。
【００４４】
Ｖds＝Ｖａ−Ｖds-C＋Ｖab
＝Ｒ３＊Ｉ１−Ｒ１＊Ｉ２＋ｋ（Ｉ１−Ｉ２）
＝Ｒ１（Ｉ１−Ｉ２）＋ｋ（Ｉ１−Ｉ２）
＝（Ｒ１＋ｋ）（Ｉ１−Ｉ２）          …（７）
ここで、（６）式、（７）式を（５）式に代入すると、次の（８）式が得られる。
【００４５】
Ｖｘ−Ｖｙ＝ｍ｛（Ｒ１＋ｋ）＊（Ｉ１−Ｉ２）―ｋ（Ｉ１−Ｉ２）｝
＝ｍ＊Ｒ１＊（Ｉ１−Ｉ２）
＝ｍ＊Ｒ１／（Ｒ１＋ｋ）＊（Ｒ１＋ｋ）＊（Ｉ１−Ｉ２）
＝ｍ＊Ｒ１／（Ｒ１＋ｋ）＊Ｖds        …（８）
上記の（８）式より、（Ｖｘ−Ｖｙ）は電圧Ｖdsに比例するから、（Ｖｘ−Ｖｙ）を用いて電圧Ｖdsの大きさを判定できる。
【００４６】
電圧Ｖｘは電圧Ｖ１に対応した電圧で、電圧Ｖ１が決まれば固定された電圧になる。上記（８）式を書き直すと、次の（９）式が得られる。
【００４７】
Ｖｙ＝Ｖｘ−ｍ＊Ｒ１／（Ｒ１＋ｋ）＊Ｖds          …（９）
過電流となる電圧Ｖdsを、電圧Ｖds-overとし、過電流判定値を電圧Ｖｓとすると、次の（１０）式が得られる。
【００４８】
Ｖｓ＝ｍ＊Ｒ１／（Ｒ１＋ｋ）＊Ｖds-over        …（１０）
従って、電圧Ｖｙが電圧（Ｖｘ―Ｖｓ）を下回ったら、過電流と判定し、ＭＯＳＦＥＴ（Ｔ１）を遮断すればよい。
【００４９】
その判定方法は、電圧Ｖｘから一定電圧Ｖｓを差し引いた電圧（Ｖｘ−Ｖｓ）と電圧Ｖｙを、コンパレータＣＭＰ１で比較することにより行う。（Ｖｘ−Ｖｓ）を生成するためアンプＡＭＰ１、トランジスタＴ１５、抵抗Ｒ７，Ｒ８が用いられる。
【００５０】
アンプＡＭＰ１とトランジスタ（Ｔ１５）にて、ボルテージレギュレータが形成され、点ｘと点ｅの電位が等しくなるように制御され、抵抗Ｒ７に発生する電圧降下がＶｓとなる。点ｅ〜ＧＮＤ間電圧、即ち、点ｘ〜ＧＮＤ間電圧は、電圧Ｖ１（電源電圧ＶＢ）にほぼ比例するので、電圧Ｖｓは電圧Ｖ１にほぼ比例する。その大きさは抵抗Ｒ７と抵抗Ｒ８の抵抗比で任意に設定できる。抵抗Ｒ７と抵抗Ｒ８との接続点が、コンパレータＣＭＰ１の反転入力端子に入力され、コンパレータＣＭＰ１の正転入力端子は、点ｙに接続されるので、コンパレータＣＭＰ１は、電圧（Ｖｘ−Ｖｓ）と電圧Ｖｙとを比較することになる。電圧Ｖdsが大きくなると電圧Ｖｙが減少し、電圧（Ｖｘ−Ｖｓ）を下回ると、コンパレータＣＭＰ１の出力が反転し、過電流と判定される。そして、この過電流判定信号がドライバー１１に出力され、ＭＯＳＦＥＴ（Ｔ１）が遮断される。即ち、過電流発生時には、ＭＯＳＦＥＴ（Ｔ１）を遮断して、負荷回路全体を保護することができる。
【００５１】
なお、上述した第１の実施形態では、アンプＡＭＰ１を用いているが、このオペアンプに入力される信号電圧は、ＭＯＳＦＥＴ（Ｔ１）の電圧降下Ｖdsを増幅した後の振幅の大きい電圧である。一方、従来例の図３で示したアンプＡＭＰ１０１には、ＭＯＳＦＥＴ（Ｔ１０１）の電圧降下が直接入力されるので、信号電圧が小さな振幅となり、アンプＡＭＰ１０１のオフセット電圧の影響が大きくなる。即ち、図１では入力信号の振幅が大きいところでオペアンプを使用しているので、図３のように、オペアンプのばらつきに起因して過電流判定にばらつきが生じるという問題は発生しない。
【００５２】
このようにして、本実施形態に係る過電流保護装置では、例えばＭＯＳＦＥＴ等の２つのトランジスタ（Ｔ１，Ｔ２）を用いて、電圧Ｖds-Cを生成し、過電流が発生してＭＯＳＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが上昇した場合には、相対的に電圧Ｖds-Cが減少することを利用して、過電流の発生を検出している。従って、従来のように、オペアンプを用いて電圧Ｖdsを増幅する必要がなく、オペアンプに余儀なく存在するオフセット電圧の影響を受けることなく、トランジスタ（Ｔ２，Ｔ３）からなるＦＥＴのペアの特性差がなくなるように部品を製造すれば、シンプルな回路構成で、高精度な過電流検出が可能となる。このため、遮断時の過電流のばらつきを低減することができ、確実な回路保護が可能となる。
【００５３】
また、過電流に対する遮断時のばらつきが小さくなることにより、電線サイズを小型化することが可能になり、ハーネスの銅使用量を低減することができる。
【００５４】
［第２実施形態］
次に、本発明の第２実施形態について説明する。上述した第１実施形態では、ＭＯＳＦＥＴ等の２つのトランジスタ（Ｔ２，Ｔ３）が同一特性を備えるという前提条件を設けた。しかし、実際には２つのトランジスタ（Ｔ２，Ｔ３）の特性が同一にならない場合があり、２つのトランジスタ（Ｔ２，Ｔ３）間の特性にばらつきが発生する。このばらつきが存在することにより、電圧Ｖabが上述した電流差（Ｉ１−Ｉ２）と比例しなくなり（即ち、上述した（６）式における比例定数ｋがばらつくか、（６）式の直線性が成立しなくなり）、結果的に遮断電流値にばらつきが発生する。
【００５５】
そこで、第２実施形態に係る過電流保護装置では、点ａと点ｂとの間に発生する電圧Ｖabの影響を除去して、各トランジスタ（Ｔ２，Ｔ３）の間の特性が異なっている場合であっても、過電流判定値への影響を回避し、結果として高精度な過電流検出を行う。
【００５６】
以下、図２を参照して、第２実施形態に係る過電流保護装置について説明する。図２に示す過電流保護装置では、前述した第１実施形態で示した図１の過電流保護装置に加えて、定電流源Ｉａ（例えば、１０［μＡ］）と、ＭＯＳＦＥＴ等のトランジスタＴ５（第５の半導体素子）、トランジスタＴ６（第６の半導体素子）、トランジスタ（Ｔ１０〜Ｔ１３）を追加している。
【００５７】
定電流源Ｉａは、その一端が点ｄに接続され、他端は点ｆにて２系統に分岐され、それぞれトランジスタ（Ｔ５）のソース、及びトランジスタ（Ｔ６）のソースに接続されている。トランジスタ（Ｔ５）のゲートは、点ａに接続され、トランジスタ（Ｔ６）のゲートは点ｂに接続されている。
【００５８】
各トランジスタ（Ｔ１０）〜（Ｔ１３）のソースはグランドに接続され、トランジスタ（Ｔ５）のドレインは、トランジスタ（Ｔ１０）のドレインとゲート、及びトランジスタ（Ｔ１１）のゲートに接続される。ここで、トランジスタ（Ｔ１０）とトランジスタ（Ｔ１１）は、電流比１対１のカレントミラーを構成する。
【００５９】
トランジスタ（Ｔ６）のドレインは、トランジスタ（Ｔ１１）のドレイン、及びトランジスタ（Ｔ１２）のドレインとゲート、及びトランジスタ（Ｔ１３）のゲートに接続される。また、トランジスタ（Ｔ１３）のドレインは、点ｂに接続される。ここで、トランジスタ（Ｔ１２）とトランジスタ（Ｔ１３）は、電流比１対ｎ（Ｔ１２のチャンネル幅：Ｔ１３のチャンネル幅＝１：ｎ）のカレントミラーを構成する。
【００６０】
また、トランジスタ（Ｔ５，Ｔ６，Ｔ１０〜Ｔ１３）からなる回路が第３の回路であり、トランジスタ（Ｔ５，Ｔ１０）からなる回路が第３ａの回路であり、トランジスタ（Ｔ６，Ｔ１１，Ｔ１２）からなる回路が第３ｂの回路であり、トランジスタ（Ｔ１３）からなる回路が第３ｃの回路である。
【００６１】
次に、第２実施形態に係る過電流保護装置の動作について説明する。トランジスタ（Ｔ５）、（Ｔ６）、（Ｔ１３）に流れる各ドレイン電流をそれぞれＩ３，Ｉ４，Ｉ５とする。Ｖab＝０であれば、トランジスタ（Ｔ５）とトランジスタ（Ｔ６）のドレイン電流は等しくなるが、通常の使用状態ではＩ２＜Ｉ１であるので、Ｖab＞０となり、Ｉ４＞Ｉ３となる。このとき（Ｉ４−Ｉ３）がＶabに比例する。比例定数をｋ１とすると、次の（１１）式が成立する。
【００６２】
Ｉ４−Ｉ３＝ｋ１＊Ｖab        …（１１）
前述したように、トランジスタ（Ｔ１０）とトランジスタ（Ｔ１１）は、１対１のカレントミラーであり、トランジスタ（Ｔ１２）とトランジスタ（Ｔ１３）は、１対ｎのカレントミラーであるから、次の（１２）式が得られる。
【００６３】
Ｉ５＝ｎ（Ｉ４−Ｉ３）＝ｎ＊ｋ１＊Ｖab      …（１２）
電流Ｉ５が点ｂから引き出されることにより、抵抗Ｒ１に流れる電流（これを、Ｉ２１とする）は変化しないが、トランジスタ（Ｔ２）を流れる電流Ｉ２は、次の（１３）式で示される。
【００６４】
Ｉ２＝Ｉ２１−Ｉ５        …（１３）
電流Ｉ５が抵抗Ｒ１に流れることにより発生する電圧降下分をＶＲ１とすると、次の（１４）式が得られる。
【００６５】
ＶＲ１＝Ｒ１＊Ｉ５＝Ｒ１＊ｎ＊ｋ１＊Ｖab        …（１４）
ここで、ＶＲ１＝Ｖabとなるようにｎ（Ｔ１２とＴ１３のカレントミラー比）の大きさを調整する。即ち、下記（１５）式が成立するように、ｎの値を設定する。
【００６６】
Ｒ１＊ｎ＊ｋ１＝１      …（１５）
このとき（Ｖｘ―Ｖｙ）は、次の（１６）式で示される。
【００６７】
Ｖｘ−Ｖｙ＝ｍ＊Ｖａ−ｍ＊（Ｖds-C−ＶＲ１）
＝ｍ＊Ｖａ−ｍ＊（Ｖds-C−Ｖab）
＝ｍ＊（Ｖａ−Ｖds-C＋Ｖab）
＝ｍ＊Ｖds            …（１６）
ここで、第１実施形態で示した（６）、（８）式を再度記載する。
【００６８】
Ｖab＝ｋ（Ｉ１−Ｉ２）    …（６）
Ｖｘ−Ｖｙ＝ｍ＊Ｒ１／（Ｒ１＋ｋ）＊Ｖds        …（８）
（８）式には、抵抗「Ｒ１」、係数「ｋ」が含まれ、係数「ｋ」は、（６）式に示したように、電圧Ｖabと差分電流（Ｉ１−Ｉ２）との間の比例定数であるから、上述した第１実施形態に示した（Ｖｘ―Ｖｙ）は、電圧Ｖabの影響を受けている。これに対して、（１６）式では、（Ｖｘ−Ｖｙ）が電圧Ｖabに無関係になっている。
【００６９】
これは、次のように解釈できる。トランジスタ（Ｔ２）とトランジスタ（Ｔ３）の特性が完全に一致しているときは、（６）式に示したように、電圧Ｖabは差分電流（Ｉ１−Ｉ２）に比例し、過電流検出のばらつき要因にはならない。
【００７０】
しかし、トランジスタ（Ｔ２）とトランジスタ（Ｔ３）の特性が不一致になると、不一致の度合いに対応した固定電位差が電圧Ｖabの中に含まれるので、（６）式は成立しなくなる。これは、第１実施形態においては、過電流検出時のばらつき要因となる。これに対して、第２実施形態では、第１実施形態と同様に、回路上では電圧Ｖabが存在するが、増幅結果である電圧（Ｖｘ−Ｖｙ）からは電圧Ｖabの影響が除去される。このため、トランジスタ（Ｔ２）とトランジスタ（Ｔ３）の特性が一致しない場合で、電圧Ｖabの中に差分電流（Ｉ１−Ｉ２）に比例しない固定電位差が含まれても、電圧Ｖabそのものの影響がなくなるので、トランジスタ（Ｔ２）とトランジスタ（Ｔ３）の、特性の不一致による影響を受けることは無くなる。
【００７１】
つまり、２つのトランジスタ（Ｔ２，Ｔ３）の特性が一致しない場合でも、高精度に過電流の発生を検出し、回路を保護することが可能となる。
【００７２】
ここで、電圧Ｖabを検出して、電流Ｉ５を生成する補正回路（第３の回路）にばらつきが存在すると、上述の理論が異なってくる。つまり、トランジスタ（Ｔ５，Ｔ６）を用いた補正回路は、トランジスタ（Ｔ２，Ｔ３）に存在するばらつきを補正するために用いており、このトランジスタ（Ｔ５，Ｔ６）自体にばらつきが存在して過電流検出に影響を与えるようであれば、トランジスタ（Ｔ２，Ｔ３）のばらつきを補正する意味がない。これについては、次のようなことが言える。
【００７３】
（イ）電圧Ｖdsを増幅する回路の、２つのトランジスタ（Ｔ２，Ｔ３）の特性、及びばらつきと同一の特性、及びばらつきを備えるトランジスタ（Ｔ５，Ｔ６）を用いて、上記の補正回路を構成したとき、トランジスタ（Ｔ２，Ｔ３）のペア、及びトランジスタ（Ｔ５，Ｔ６）のペアのばらつきが過電流判定値のばらつきにどのように影響するかを比較する。
【００７４】
（ロ）トランジスタ（Ｔ５）のチャンネル幅（Ｗ）を５０［μｍ］として、トランジスタ（Ｔ６）のＷ（チャンネル幅）を±３％変化させる。即ち、トランジスタ（Ｔ６）のＷを４８．５［μｍ］，５０［μｍ］、５１．５［μｍ］としたケースについて検討する。
【００７５】
（ハ）Ｉ３＋Ｉ４＝１０［μＡ］とする。チャンネル幅Ｗが−３％にばらついたとき、Ｗ＝４８．５［μｍ］となり、ばらつきなし（Ｗ＝５０［μｍ］）に対して、電流Ｉ４が減少し、電流Ｉ３がその分だけ増加する。ここで、ｎ（Ｉ４−Ｉ３）＝Ｉ５であるから、Ｗ＝５０［μｍ］のときに比べて電流Ｉ５が減少し、抵抗Ｒ１の電圧降下が減少する。これにより、点ｂの電位が上昇することになるが、点ｃの電位（Ｔ４のゲート電位）は変化しないので、点ｂと点ｃとの間の電位差が増大し、電流Ｉ２が増加して抵抗Ｒ１の電圧降下が増える。即ち、電流Ｉ５の減少が電流Ｉ２の増加により打ち消されることになる。その結果、点ｂの電位はほとんど上昇しない。これは、チャンネル幅Ｗがばらついて、電流Ｉ５が変化しても、ｂ点の電位はほとんど変化しないことを示す。
【００７６】
（ニ）ｆ点電位が上昇し、電流Ｉ３，Ｉ４とも増加しＩ３＋Ｉ４＝１０［μＡ］が確保されるが、点ｂの電位がほとんど上昇しないので、トランジスタ（Ｔ６）のゲート電圧はＷ＝５０［μｍ］からチャンネル幅Ｗの減少に見合っただけ、トランジスタ（Ｔ５）のゲート電圧（点ａ）に接近できず、電流Ｉ３と電流Ｉ４との差がチャンネル幅Ｗの減少比率に見合っただけ減少しない。従って、電流Ｉ５の減少も抑制され、点ｂの電位の上昇も抑えられる。
【００７７】
電流Ｉ３と電流Ｉ４との電流差である電流Ｉ５は、点ａと点ｂとの間の電位差Ｖabで決まるが、電流Ｉ５の変化に対して点ａと点ｂとの間の電位差が上述の（ハ）に記載した通り、抵抗Ｒ１とトランジスタ（Ｔ２）によるネガティブフィードバックにより、電流Ｉ５の変化比率が、チャンネル幅Ｗのばらつきの変化比率より小さくなる。言い換えれば、電圧Ｖabに比例して、オープンループで電流Ｉ５が決定し、一旦決定した電流Ｉ５に対して、電流Ｉ５がばらついたとしても、抵抗Ｒ１に流れる電流Ｉ２１は、トランジスタ（Ｔ２）のソース・ゲート間電圧が変化しなければ、変化しない。従って、電流Ｉ２も変化しない。しかし、実際は電流Ｉ５の変化により、トランジスタ（Ｔ２）のソース・ゲート間電圧が僅かながら変化するので、それにより電流Ｉ２が変化するが、その変化量は僅かである。点ｂの電位が変化を打ち消すネガティブフィードバック効果により抑制されると、電流Ｉ５の変動が抑制されて、電流Ｉ５ばらつきによる電流Ｉ２のばらつきも抑制されることになる。発明者によるシミュレーションによる評価では、電流Ｉ２のばらつきは、チャンネル幅Ｗのばらつき比率の１／５程度に抑制される。
【００７８】
（ホ）一方、トランジスタ（Ｔ２）とトランジスタ（Ｔ３）との間で、上記と同様にトランジスタ（Ｔ２）のチャンネル幅Ｗ＝５０［μｍ］に対して、トランジスタ（Ｔ３）のチャンネル幅Ｗが±３％ばらついた場合には、トランジスタ（Ｔ２）とトランジスタ（Ｔ３）との間にネガティブフィードバック制御で関係付けられた相関性がないので、チャンネル幅Ｗのばらつき±３％は、そのまま遮断電流値のばらつき±３％となる。
【００７９】
（ヘ）上記の内容をまとめると、第２実施形態にて用いた補正回路は、第１に、補正電流Ｉ５がＶabからオープンループ制御で決まるため、電流Ｉ５から電圧Ｖabへのフィードバックが基本的に弱いこと、第２に、僅かに発生するフィードバックに対して、トランジスタ（Ｔ２）のソース・ゲート間電圧と、抵抗Ｒ１の電圧降下が電流Ｉ５の変動を抑制するフィードバック効果を働かせることにより、増幅回路のトランジスタ（Ｔ２，Ｔ３）のペアと同一のばらつきをもったトランジスタ（Ｔ５，Ｔ６）のペアで構成した補正回路であっても、ばらつきが遮断電流値に及ぼす影響が抑制されることになり、補正効果が確保されることになる。
【００８０】
このようにして、第２実施形態に係る過電流保護装置では、上述した第１実施形態に加え、トランジスタ（Ｔ２，Ｔ３）の間にばらつきが発生する場合であっても、このばらつきの影響を回避して過電流判定を行うことができ、負荷ＲＬに過電流が流れた場合には、迅速且つ高精度にＭＯＳＦＥＴ（Ｔ１）を遮断して、負荷回路を保護することができる。
【００８１】
以上、本発明の過電流保護装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
【産業上の利用可能性】
【００８２】
負荷回路に過電流が発生した際に、迅速且つ高精度に回路を遮断して回路を保護する上で極めて有用である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る過電流保護装置を搭載した負荷回路の構成を示す回路図である。
【図２】本発明の第２の実施形態に係る過電流保護装置を搭載した負荷回路の構成を示す回路図である。
【図３】従来における過電流保護回路の構成を示す回路図である。
【符号の説明】
【００８４】
１１  ドライバー（制御手段）
Ｔ１  ＭＯＳＦＥＴ（第１の半導体素子）
Ｔ２  トランジスタ（第２の半導体素子）
Ｔ３  トランジスタ（第３の半導体素子）
Ｔ４  トランジスタ
Ｔ５  トランジスタ（第５の半導体素子）
Ｔ６  トランジスタ（第６の半導体素子）
Ｔ１０〜Ｔ１３  トランジスタ
ＡＭＰ１  アンプ
ＣＭＰ１  コンパレータ（過電流判定手段）
ＶＢ  電源
ＲＬ  負荷
Ｉａ  定電流源
【図１】
0005030717.tif 000002
【図２】
0005030717.tif 000003
【図３】
0005030717.tif 000004