(57)【特許請求の範囲】
【請求項１】
少くとも表面と裏面とを有する第１の半導体であって、前記表面はパッケージ面に対向してパッケージと電気接続される面であり、前記裏面はヒートシンク取り付け側の面である、第１の半導体内に配置される複数のｐｎ接合と、
マスタ・クロック周波数のマスタ・レーザ・パルスを、前記ヒートシンクと前記第１の半導体の間に配置された光学素子を介して複数に分割し、該分割された複数のマスタ・レーザ・パルスを前記第１の半導体の前記裏面を通して前記複数のｐｎ接合中に放出するマスタ・レーザと、
前記複数のｐｎ接合の対応する一つ内で生成された電流をそれぞれ受け取るよう構成されるとともに第１の半導体内に配置される集積回路の対応する領域をクロッキングする対応クロック信号をそれぞれ発生する複数の第１の電流・電圧変換器と
を備え、さらに前記第１の半導体の裏面に反射防止膜が配置された光学的クロック分散ネットワーク。
【請求項２】
少くとも表面と裏面とを有する半導体であって、前記表面はパッケージ面に対向してパッケージと電気接続される面であり、前記裏面はヒートシンク取り付け側の面である、半導体内の集積回路を光学的にクロッキングする方法であって、
マスタ・クロック周波数のマスタ・レーザ・パルスを、前記ヒートシンクと前記半導体の間に配置された光学素子を介して複数に分割し、該分割された複数のマスタ・レーザ・パルスを放出させるようマスタ・レーザを動作させるステップと、
複数のマスタ・レーザ・パルスを半導体の前記裏面を通して半導体内に配置される複数のｐｎ接合に集束させるステップと、
前記複数のｐｎ接合内で発生する電流を該集束されたそれぞれのマスタ・レーザ・パルスに応答してそれぞれクロック信号に変換するステップと、
半導体内に配置される集積回路のそれぞれ対応する領域を前記変換されたそれぞれのクロック信号でクロッキングするステップと
を含む方法であって、さらに前記半導体の裏面に反射防止膜が配置された、方法。
【請求項３】
少くとも表面と裏面とを有する第１の半導体であって、前記表面はパッケージ面に対向してパッケージと電気接続される面であり、前記裏面はヒートシンク取り付け側の面である、第１の半導体内に配置される光子を検出する複数の第１の光検出手段と、
クロック周波数の光子を有するマスタ・レーザ・パルスを発生するマスタ・レーザ発生手段であって、このマスタ・レーザ・パルスは、前記ヒートシンクと前記第１の半導体の間に配置された光学素子を介して複数のマスタ・レーザ・パルスに分割され、該分割された複数のマスタ・レーザ・パルスが前記第１の半導体の前記裏面を通して前記複数の第１の光検出手段によって検出されるものである、マスタ・レーザ発生手段と、
各第１の光検出手段に結合され、各分割されたマスタ・レーザ・パルスに応答して各第１のクロック信号を発生するとともに該各第１のクロック信号が第１の半導体内に配置される集積回路のそれぞれ対応する領域をクロッキングする第１のクロック信号発生手段と
を備え、さらに前記第１の半導体の裏面に反射防止膜が配置された光学的クロック分散ネットワーク。
【発明の詳細な説明】
【０００１】
（発明の背景）
（発明の分野）
本発明は、一般的に集積回路のクロッキングに関する。より詳細には、本発明は集積回路における光学的クロック分散ネットワークに関する。
【０００２】
（関連技術の説明）
集積回路産業が今日直面している１つの課題は、クロック信号を集積回路ダイ全体にわたって小さいクロック・スキューでもって分散するという問題である。クロック・スキューはクロック・エッジのチップの様々な部分への到着時間の差である。同期ディジタル論理はラッチング・データのために正確なクロックを必要とする。理想的な同期論理はすべての回路に同時に到着するクロックに依拠する。回路が確実に動作するように最悪ケースのスキューに対して設計する必要があるので、クロック・スキューは回路の最大動作周波数を小さくする。集積回路の大域クロック分散におけるクロック・スキューの主要な原因はダイ内のクロック分散の経路インピーダンスの変化である。したがって、クロック・スキューはＨツリーのような等長クロック分散ネットワークでさえ生ずる。業界の有効な経験則によれば、クロック・スキュー・バジット（ｃｌｏｃｋ  ｓｋｅｗ  ｂｕｄｇｅｔ）はサイクル時間の約１０％である。したがって、１ＧＨｚのクロック周波数（１ｎｓのサイクル時間に相当する）に対して、許容クロック・スキューは１００ｐｓ以下である。ＶＬＳＩクロック周波数が１ＧＨｚを超えて大きくなるにつれて、クロック・スキューに対する要求がよりむずかしくなる。
【０００３】
従来技術においては、大域クロック分散ネットワーク・クロック・スキューは階層Ｈツリーの使用によって制御される。図１Ａは、クロック・スキューの影響を少なくしたり除いたりするために高速集積回路で実施されるそのような階層Ｈツリー・クロック分散ネットワーク１０１を示す図である。図１Ａに示されるように、クロック・ドライバ１０３は中央ノード１０５においてＨツリー・ネットワーク１０１をドライブするために使用される。Ｈツリー・ネットワーク１０１は今日の複雑な高速集積回路においては膨大な容量となるので、クロック・ドライバ１０３は、通常、そのＨツリー・ネットワーク１０１を十分にドライブするために非常に大きくなる。図１Ａに見られるように、ノード１０７、１０９、１１１、および１１３の間に形成される“Ｈ”字状のクロック経路は、中央ノード１０５とノード１０７、１０９、１１１、および１１３における“Ｈ”の周辺ポイントの各々との間に等しい長さを有する。したがって、Ｈツリー・ネットワーク１０１の単位長当りのクロック信号の均一伝播遅延を仮定すると、クロック・ドライバ１０３からノード１０７、１０９、１１１、および１１３に供給されるクロック信号の間にクロック・スキューは無いはずである。
【０００４】
さらに図１Ａは、第１のレベル“Ｈ”の各周辺ノードにそれぞれ結合されるさらなる“Ｈ”字状階層レベルを有するＨツリー・ネットワーク１０１を示す。各周辺ノード１１５はノード１０７から等距離の位置にあり、同様に各周辺ノード１１７はノード１０９から等距離の位置にあり、各周辺ノード１１９はノード１１１から、各周辺ノード１２１はノード１１３からそれぞれ等距離の位置にある。したがって、１１５、１１７、１１９、および１２１と表示されるすべてのノードからのクロック経路は、クロック・ドライバ１０３から等距離であるので、クロック・ドライバ１０３からのクロック遅延はＨツリー・ネットワーク１０１のすべての周辺ノードに等しくなるはずである。したがって、それらの間でクロック・スキューは生じないはずである。このため、各ノード１１５、１１７、１１９、および１２１はクロック信号に対する受信局として作動する構成とされ得る。Ｈツリー・ネットワーク１０１の他の同様に構成されたノードにあってもクロック・スキューは無視できるほど小さいので、そのノード近くの集積回路の領域のクロッキング要求に応える。
【０００５】
集積回路がより大きく、より複雑に、そしてより高い周波数で動作するようになるにしたがって、Ｈツリー・ネットワーク１０１のクロック・ラインはかならずしも均一の特性インピーダンスを有しないので、クロック・スキューはＨツリー・ネットワーク１０１でさえも挑戦的な問題であり続ける。その結果、各ノード１１５、１１７、１１９、および１２１がクロック・ドライバ１０３から等距離にあったとしても、Ｈツリー・ネットワーク１０１の経路を通って伝わるクロック信号の不均一伝播遅延が有るかもしれない。したがって、Ｈツリー・クロック分散ネットワーク１０１の端ポイントで予測できないクロック・スキューが生ずる。
【０００６】
クロック・スキューに加えて、チップ上のクロック分散により集積回路内の貴重なルーティングリソースが消費される。ルーティングリソースは、信号用に使用し、それによって信号ルータビリティを改善する方がよい。集積回路設計者が考慮すべきさらなる事柄は、従来技術の大域クロック分散ネットワークが、消費電力とともに集積回路のダイ面積を増大させるということである。例えば、今日の高速集積回路チップ上の大域クロック分散は、通常チップ電力の約１０％の割合を占める。
【０００７】
集積回路全体にクロック信号を分散する他の従来技術が調査された。これらの従来技術のうちのいくつかは図１Ｂに示される光学式クロック分散ネットワーク１５１を含む。チップ外の光源１５３は光学式クロック信号１５５を発生する。この光学式クロック信号１５５は、ホログラム１５７によって分割され、分割ビーム１５９および１６１となる。集積回路ダイ１７１の表面１７９の検出器１６３および１６５にこれらの分割ビーム１５９および１６１が直接付与され、それぞれ受取られる。クロック信号１６７は検出器１６３によって発生され、クロック信号１６９は検出器１６５によって発生される。そのときクロック信号はチップ上の金属配線を使用して検出器１６３および１６５から局部的に分散されるので、クロック信号１６７および１６９は集積回路のそれぞれの領域をクロックするのに利用できる。
【０００８】
従来技術による光学式クロック分散の主な問題は、それをＣｏｎｔｒｏｌ  Ｃｏｌｌａｐｓｅ  Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｏｎ（Ｃ４）実装チップ（時として、フリップ・チップと呼ばれる）およびＣ４／ＭＣＭ（マルチ・チップ・モジュール）のような先進パッケージング技術に対して実装する上での問題である。図２ＢはＣ４実装チップ２５１の説明図である。Ｃ４は、今日のワイヤ・ボンド・パッケージで使用されるようなインダクタンスが大きいボンド・ワイヤを無くして、チップ２５５とパッケージ２６１の間にボール・ボンド１５３を使用することによって、高密度でインダクタンスが小さい接続を与える今後の高周波数チップが選択するパッケージングである。図２Ａは今日のワイヤ・ボンド・パッケージで使用するチップ２０１の説明図である。図２Ａに示されるように、ワイヤ・ボンド２０３はパッケージ２１１とチップ２０５との間を接続するために使用される。Ｃ４パッケージングに対して、チップの表面はもはやアクセスできず、そして従来技術の光学的ルーティングでは、ルーティングはパッケージ自体に集積化される必要があるだろう。これによって電気的および光学的双方のルーティングを目下有する必要があるＣ４基板の設計に非常に複雑な制約が加わる。
【０００９】
従来技術の光学的分散ネットワーク１５１が有する別の重要な問題は、検出器１６３および１６５を集積回路１７１の表面１７９から分割ビーム１５９および１６１が直線的に見通せる位置（見通し直線）に配置するという要求が、通常５つ以上の金属配線層を利用する今日の集積回路では挑戦的な仕事であるということである。多数の金属配線層の積み重ねでは、分割ビーム１５９および１６１と検出器１６３および１６５の間に見通し線をルーティング輻輳を招くことなく生成することは、非常に挑戦的な仕事になる。これは、見通し線はｐｎ接合検出器上のいかなるレベルの配線にも金属ルーティングがあってはならないということを意味するからである。したがって、ｐｎ接合検出器はルーティングの障害となり、検出器の数が増加するにつれて、これは一般に製造上の歩留まりおよび性能を低下させるダイの大きさの増加につながる。
【００１０】
したがって、必要とされることは従来技術の問題を克服するクロック分散ネットワークである。そのようなクロック分散ネットワークは、Ｃ４（フリップ・チップ）およびＣ４／ＭＣＭパッケージングに実装される高速かつ高電力集積回路に最小クロック・スキューを与えるとともに、これらのパッケージに対する裏側のヒート・シンクアタッチメントと完全に適合する。第２に、クロック分散ネットワークは、大域ネットワークの大容量性負荷を無くすことによって、大域クロック分散による電力消費を減らすだろう。さらに、そのようなクロック分散ネットワークはチップ上の信号ルーティングに障害を与えないし、集積回路チップが大きさや複雑さを増加し増加するクロック周波数で動作するときにスキューの小さいクロック分散を提供できる。
【００１１】
（発明の概要）
半導体内の集積回路を光学的にクロッキングする方法および装置が記述されている。１つの実施形態においては、レーザは、レーザ・パルスをクロック周波数で半導体内に配置されるｐｎ接合中に半導体の裏面を通して放出する構成となっている。ｐｎ接合に結合される電流・電圧変換器はｐｎ接合内で発生する光電流をクロック信号に変換し、クロック信号は集積回路の領域をクロッキングする構成となっている。本発明の他の特徴および利益は、以下に記載される詳しい説明、図、およびクレームから明らかになるだろう。
【００１２】
本発明を添付の図面において例として示すが、限定として示すものではない。
【００１３】
（詳細な説明）
半導体内の集積回路を光学的にクロッキングする方法および装置が開示されている。次の説明において、多数の具体的で明確な細部が本発明の完全な理解を与えるために記載される。しかし、具体的で明確な細部は本発明を実行するために使用する必要がないことは当業者にとって明らかであろう。また、周知の材料または方法については、本発明を曖昧にするのを避けるために詳細に述べない。
【００１４】
本発明は、モード・ロックされるかまたは変調された赤外または可視レーザで光学的クロック信号を半導体の裏面を通して導入し、光をシリコン基板を通して集積チップ回路に埋め込まれたｐｎ接合受信器に集束させることによって集積回路をクロッキングする方法および装置を提供する。本発明は、従来のＣＭＯＳプロセスおよびＣ４パッケージング技術を妨害せずに使用され得る光学技術を使用する利点を含む。本発明によって使用されるビーム分割および集束素子はシリコンとは別の光学素子中に組み込まれる可能性があり、または光学的導波管がシリコン裏面上に配置されるかミクロ機械加工される可能性がある。本発明のマスタレーザからｐｎ接合光受信器への等経路長を確保することによって、クロック周波数が増加し続けるときに大域クロック分散ネットワークにおいて生ずるクロック・スキューのその部分は本発明によって最小化され得る。シリコン・チップ内の大域クロック分散ネットワークをここに述べられている光学的クロック分散ネットワークと置換することによって、チップ面積およびチップ電力消費も節約され得る。従来技術で大域クロック・ルーティングのために使用されていたシリコン・チップ領域を設けなくとも良くなるので、集積回路ダイの大きさを小さくすることができる。クロック分散は本発明ではシリコンとパッケージから切り離されているので、クロック分散は光学技術を利用するように拡張可能となる。
【００１５】
本発明の一実施形態において、チップ外の赤外レーザは、光学的クロックとして所望のクロック周波数で赤外レーザ・パルスを発生し放出する構成となっている。シリコンは赤外レーザ光に対して部分的に透過性であるので、レーザ・パルスはシリコンを貫くように設定されて、光電流を生成するためにシリコン内に配置されるｐｎ接合を含む受信ステーションに集束され得る。高濃度にドープされたシリコンは丁度シリコンの禁制帯幅あたりの波長の赤外線に対して部分的に透過性であることが理解される。特に、室温における真性シリコンの禁制帯幅は１．１１ｅＶである。高濃度のドーピングによって禁制帯幅は約１００ｍｅＶだけ小さくなって１．０１ｅＶとなる。
【００１６】
図３は、本発明の教示にもとづく受信ステーション３０１の部分を示し、それは半導体３０７内に配置されるｐｎ接合３０３を含む。本発明の一実施形態において、半導体３０７はシリコンから製造される。集積回路の裏面３０５が露出される半導体３０７はＣ４実装集積回路の一部分である。この結果、赤外レーザ・パルス３０９は半導体３０７の裏面３０５を通してｐｎ接合３０３に集束され得る。レーザ・パルス３０９からのエネルギーがｐｎ接合３０３に集束される結果、以下に述べるように、本発明の教示にもとづいて電圧に、そして最後にクロック信号に変換される光電流が生成される。本発明の一実施形態において、レーザ・パルス３０９は光学的に分割されて、半導体３０７の裏面３０５を通して多数の同様に構成されるｐｎ接合３０３に集束される。
【００１７】
本発明の一実施形態において、ネオジム・イットリウム・フッ化リチウム（Ｎｄ：ＹＬＦ）レーザが使用されて、それは１．０５４μｍの波長および約１．１７８ｅＶのエネルギーを有する光子を発生する。したがって、赤外レーザからのＮｄ：ＹＬＦ光子は、シリコンを通って裏面からＣ４実装チップの回路に埋め込まれる光受信ダイオードまたはｐｎ接合にまっすぐに伝送され得る。レーザ照射はシリコンを貫いて、ｐｎ接合において光電流を発生する。本発明の一実施形態において、１．０６μｍの波長を有するレーザ光子の約１〜２％が、厚さが約７２０μｍである基板を通ると測定されている。
【００１８】
図４は本発明の教示にもとづく受信ステーション４０１の説明図であり、それは半導体内に配置される光検出器４０７を含み、レーザ・パルス４０３は半導体の裏面４０５を通して光検出器４０７に集束される。レーザ・パルス４０３を受けて、電流・電圧変換器４１１によって電圧Ｖ（符号４１３）に変換される光電流Ｉ（４０９）が発生する。電圧Ｖ（４１３）はバッファ４１５でバッファリングされてクロック信号４１７となる。本発明の一実施形態において、光検出器４０７は半導体内に配置されるｐｎ接合である。複数の受信ステーション４０１は集積回路ダイ全体にわたり分散されて集積回路の指定された領域をクロッキングするためにクロック信号４１７を生成する。本発明の一実施形態において、クロック信号４１７は集積回路の受信ステーション４０１付近の領域をクロッキングする。クロック信号４１７を発生する複数の受信ステーション４０１を設けることによって、クロックは集積回路全体にわたり最小のクロック・スキューで光学的に分散され得る。
【００１９】
本発明の一実施形態において、周知の回路技術を使用して、光電流Ｉ（４０９）を電圧Ｖ（４１３）に変換し、そしてＶ４１３をバッファリングしてクロック信号４１７を発生する。実際のチップ・スキューはダイを横切る受信ステーション４０１の整合度によって部分的に決定されるので、光検出器４０７、電流・電圧変換器４１１、およびバッファ４１５は感度とジッタについて最適化される。さらに、各局部バッファリング段が追加のクロック・スキューをそれ相応に発生させるので、各受信ステーション４０１で使用される局部バッファリング量は実際のクロック・スキューに影響する。
【００２０】
図５は、ここに記述される本発明の教示にもとづく光学的クロック分散ネットワーク５０１の説明図である。マスタ・レーザ５０３は、マスタ・レーザ・パルス５０５を所望のクロック周波数で放出する構成となっている。光学素子５０７はマスタ・レーザ・パルス５０５を受取り、図５に示されるように分割レーザ・パルス５０９Ａ〜Ｊを発生する。本発明の一実施形態において、光学素子５０７は、周知の技術を使用して、分割するとともに平行にして分割レーザ・ビーム５０９Ａ〜Ｊを生成し、ｐｎ接合５１５Ａ〜Ｊに、Ｃ４実装集積回路の半導体５１３の裏面５１１を通過させて、集束させる。各ｐｎ接合５１５Ａ〜Ｊは図３および図４に描かれたものと類似の受信ステーションに別々に含まれる。したがって、別個のクロック信号が各ｐｎ接合５１５Ａ〜Ｊによって発生されて、そのために集積回路内の回路の特定の領域をクロッキングするために使用される。
【００２１】
図５で理解され得るように、集積回路のクロックはチップ全体にわたって光学的に分散されて、それによってシリコンからのクロック分散ネットワークを解消し、したがって図１で論じられたＨツリー・ネットワーク１０１のような従来技術によるクロック分散ネットワークに関連する問題を解消する。
【００２２】
さらに、クロック信号を半導体５１３の裏面５１１を通して光学的に分散することによって、図１Ｂに示される従来技術による光学的クロック分散ネットワーク１５１に関連する問題と複雑さが避けられる。特に、ここに記述された光学的クロック分散ネットワーク５０１はチップ信号ルーティングを妨害しない。従来技術に比べて、ｐｎ接合５１５Ａ〜Ｊへのアクセスは金属配線またはパッケージ基板によって妨げられないので、本発明においてｐｎ接合５１５Ａ〜Ｊへの見通し線を設けることは、同じ複雑なルーティング要求および従来技術による光学的クロック分散ネットワーク１５１の金属配線１７３の輻輳をもたらさない。
【００２３】
本発明の一実施形態において、分割レーザ・ビーム５０９Ａ〜Ｊを通ってｐｎ接合５１５Ａ〜Ｊに至るマスタ・レーザ・ビーム５０５の経路長は、すべて等しい長さにされて、各ｐｎ接合５１５Ａ〜Ｊ間のいかなるクロック・スキューも最小にする。別の実施形態において、光学素子５０７内により長い光学経路長を実装することで光学信号を故意に遅延することによって、抑制されたスキューが本発明によって容易に達成される。本発明のさらに別の実施形態において、光学素子５０７はレーザ５０３に光ファイバによって接続される。本発明の別の実施形態において、光学素子５０７は基板５１３のシリコンとヒート・シンク（示されていない）の間に配置される。その実施形態において、光学素子５０７は、熱が集積回路ダイから十分に放散される周知の技術を使用してシリコンとヒート・シンクの間に挟まれる。
【００２４】
上に論じたように、光学素子５０７は、周知の技術を使用してレーザ・ビーム５０９Ａ〜Ｊを分割し平行にして、ｐｎ接合５１５Ａ〜Ｊに集束する。一実施形態において、光学素子５０７は、レーザ・パワーを分割しそれを分散しｐｎ接合５１５Ａ〜Ｊに集束するのに使用されるファイバ光学系を含む。この実施形態は、シリコンへの光結合を最大にするためにファイバ光学素子の端における個別のマイクロレンズおよびシリコン／空気屈折率のいかなる所要整合も含む。
【００２５】
別の実施形態において、コンピュータによって発生するホログラムが使用されて各分割レーザ・ビーム５０９Ａ〜Ｊを発生させることができる。本発明のさらに別の実施形態において、光学素子５０７は、赤外レーザ光を分割し集束するために、シリコン裏面上でじかにエッチ・フェーズ・ホログラム格子を含む。この実施形態は、使用される製造プロセスのリトグラフの位置決め精度で受信器のファンアウト・ビームを自動調整するという長所を持っている。本発明の別の実施形態において、光学素子５０７は、レーザ・ビーム５０９Ａ〜Ｊを分割し平行にして、ｐｎ接合５１５Ａ〜Ｊに集束するためにガラスまたはポリマーから製造される導波管をシリコン裏面上に含む。
【００２６】
図６は、ここに記述された光学的クロック分散ネットワーク６０１の別の実施形態の説明図であり、それはレーザ・パルス６０５をクロック周波数で光学素子６０７内に放出するマスタ・レーザ６０３を含む。光学素子６０７は、マスタ・レーザ・ビーム６０５を分割レーザ・ビーム６０９Ａ〜Ｄおよび６０９Ｇ〜Ｊに分割する。一方側の分割レーザ・ビーム６０９Ａ〜Ｄは、半導体６１３の裏面６１１を通してｐｎ接合６１５Ａ〜Ｄに集束される。また、他方側の分割レーザ・ビーム６０９Ｇ〜Ｊは、半導体６１４の裏面６１２を通してｐｎ接合６１５Ｇ〜Ｊに集束される。図６から理解されるように、半導体６１３および６１４は同じチップではない。したがって、本光学的クロック分散ネットワークはクロック信号を受信ステーションのすべてに、すなわちコンピュータ・システム内のマルチプル・チップに対して非常に小さいクロック・スキューで与える。
【００２７】
本発明の一実施形態において、半導体６１３および６１４はマルチチップ・モジュールの集積回路ダイである。本発明の別の実施形態において、半導体６１３および６１４はコンピュータ・システム全体の集積回路ダイに含まれる。すなわち、光学的クロック分散ネットワーク６０１はクロックをコンピュータ・システム全体に対して最小のクロック・スキューで与え、したがってクロック信号を単一の集積回路ダイに対して与えることだけに限定されない。本発明の各集積回路ダイは、集積回路に近接する領域についてクロッキングする局部クロック信号を発生するｐｎ接合６１５を含む。
【００２８】
図７は、本発明の教示にもとづく光学的クロック分散ネットワーク７０１の別の実施形態の説明図である。マスタ・レーザ７０３はマスタ・レーザ・パルス７０５を所望のクロック周波数で光学素子７０７内に放出する構成となっていて、光学素子７０７はマスタ・レーザ・ビーム７０５を分割レーザ・ビーム７０９Ａ〜Ｊに分割する。半導体７１３の裏面７１１を貫いた後で分割レーザ・ビーム７０９Ａ〜Ｊで起きる減衰を補償するために、凹み７１７Ａ〜Ｊが半導体７１３の裏面７１１に加えられて、Ｐ−Ｎ接合７１５Ａ〜Ｊとマスタ・レーザ７０３の間に配置される半導体７１３を局部的に薄くする。この結果、分割ビーム７０９Ａ〜Ｊは、図５に示される光学的クロック分散ネットワーク５０１と比べて同じ分の半導体材料内を進まない。したがって、ｐｎ接合７１５Ａ〜Ｊに到達する前の分割レーザ・ビーム７０９Ａ〜Ｊの減衰量は減少されて、赤外レーザ伝送は改善されて各ｐｎ接合７１５Ａ〜Ｊに到達する。本発明の一実施形態において、凹み７１７Ａ〜Ｊは例えば異方性湿式エッチングのような周知技術または今日の集積回路で溝、孔などを形成するために使用されるいずれかの技術を使用してミクロ機械加工されるかまたは削られる。
【００２９】
ｐｎ接合７１５Ａ〜Ｊに到達する分割レーザ・ビーム７０９Ａ〜Ｊの効率を向上させるために使用される別の技術は、半導体７１３の裏面７１１で反射されるレーザ・パワーの量を最小化することである。本発明の一実施形態は、半導体７１３の裏面７１１上に配置される反射防止膜７１９を含む。半導体７１３の裏面７１１上の反射防止膜７１９によって、半導体７１３の裏面７１１から反射されるエネルギー量が減少して、半導体７１３内への光結合が改善される。反射防止膜７１９の適用および各ｐｎ接合７１５Ａ〜Ｊ上の半導体７１３の研削のような技術を使用することによって、各受信局に印加されるレーザ・エネルギー量は増加して、光学的クロック分散ネットワーク７０１の効率がより高くなる。
【００３０】
本発明の別の実施形態において、図３を参照すると、レーザ・パルス３０９は赤外レーザに限定されない。その実施形態において、半導体３０７の部分３０８を削り取って溝または凹みを形成して、レーザ・パルス３０９がＰ−Ｎ接合３０３に到達する前において（使用される正確な波長に応じて）約０．２〜１．０μｍより厚い半導体材料を貫かなければならなかったことを不要とする。部分３０８の大部分が半導体３０７から取り除かれることによって、可視（〜０．４−０．７μｍ）または近赤外（〜０．７−１．０μｍ）光レーザ・パルス３０９は半導体３０７の裏面３０５からｐｎ接合３０３にまっすぐに集束されて、本発明の教示にもとづいて光電流を発生する。約０．２〜１．０μｍの半導体材料を保持することによって、ｐｎ接合は適切に保持される。
【００３１】
可視または近赤外光源を使用する主な利点は、受信器における光電変換効率が向上することである。これは、スペクトラムの可視および近赤外部の光子エネルギーがスペクトラムの赤外（波長≧１．１μｍ）部よりもずっと大きくて、ダイオードにおける光吸収がずっと効率が良いからである（λ×Ｅ＝１．２４、ここでλは波長（μｍ）、Ｅは光子エネルギー（ｅＶ）である）。これはまた、可視光源によって必要とされる光パワーがより小さいことを意味する。残る０．２〜１．０μｍの半導体材料は、半導体材料を通しての光学的減衰を最小とした状態でｐｎ接合が存在されることを保証する。
【００３２】
例えば、シリコンの禁制帯幅よりも大きな光子エネルギーを有する光ビームはシリコンを通る間に指数関数的に減衰するだろう。波長が小さくなるにしたがって、固有の減衰はより大きくなる。しかし、シリコンの厚さが０．２〜１．０μｍ程度である場合には、減衰は無視できる。近赤外動作については、残るシリコンの厚さは１．０μｍまで著しい減衰無しに可能である。可視動作については、残るシリコンの厚さは０．２μｍ領域にある必要がある。一実施形態において、溝および凹みは、この配置の露出された受信器を保護するために可視または近赤外放射に対して透過性のある材料で埋め戻される。
【００３３】
このように、記述された事は半導体内の集積回路を光学的にクロッキングする方法および装置である。ここに記述される光学的クロック分散ネットワークによって、スキューが比較的無い多数の同一のクロックが高周波集積回路に分散され得る。その上、本発明はクロック・スキューが無い光学的クロッキングをコンピュータ・システム全体のマルチチップ・モジュールまたはチップに対して付与する。さらに、ここに記述される光学的クロック分散ネットワークは、大きな大域クロック・ドライバおよび大域クロック分散をシリコン・チップから取り除いて、その結果、チップの電力消費の節約となり、信号ルーティングに利用できる追加のチップ面積を設けたり、またはダイの全体の大きさを縮小できるので、その結果として生ずるより短い配線長によってより大きい製造歩留まりおよびより高い周波数での動作を行いうる。
【００３４】
以上述べたように、本発明の方法および装置はそれの特定の模範的な実施形態に関連して記述された。しかし、数多くの変形と変更とを本発明のより広い精神および範囲から逸脱することなく実施できることは明らかだろう。したがって、本明細書および図面は制限的というよりもむしろ例とみなされるべきである。
【図面の簡単な説明】
【図１Ａ】  階層Ｈツリー・クロック分散ネットワークの説明図である。
【図１Ｂ】  集積回路ダイの表面に配置される光検出器を利用する従来技術の光学的クロック分散ネットワークの図である。
【図２Ａ】  今日のワイヤ・ボンド技術を示す説明図である。
【図２Ｂ】  フリップ・チップまたはＣ４パッケージング技術を示す説明図である。
【図３】  半導体の裏面を通してｐｎ接合中に放出されるレーザ・パルスの図である。
【図４】  本発明の教示にもとづく光学的クロック受信局のブロック図である。
【図５】  本発明の教示にもとづく光学的クロック分散ネットワークの図である。
【図６】  本発明の教示にもとづく光学的クロック分散ネットワークの別の実施形態の図である。
【図７】  本発明の教示にもとづく光学的クロック分散ネットワークのさらに別の実施形態の図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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