(57)【特許請求の範囲】
【請求項１】
回路部を有する半導体チップ、
前記半導体チップに配置され、前記回路部と電気的に連結された電源パッドを含むボンディングパッドグループ、
前記ボンディングパッドグループの周辺に配置された内部回路パターン、
前記ボンディングパッドグループの周辺に配置され、前記回路部に電気的に連結された追加電源パッド、
前記半導体チップ上に配置され、前記電源パッド、前記内部回路パターンおよび前記追加電源パッドを露出させる絶縁膜パターン、ならびに、
前記絶縁膜パターン上に配置され、前記電源パッド、前記内部回路パターンおよび前記追加電源パッドのうちの少なくとも２個と電気的に連結された再配線を含み、
前記ボンディングパッドグループは前記半導体チップの中央部に配置され、前記内部回路パターンおよび前記追加電源パッドは、前記ボンディングパッドグループの両側にそれぞれ配置されることを特徴とするウエハーレベル半導体パッケージ。
【請求項２】
前記電源パッド、前記内部回路パターンおよび前記追加電源パッドは、それぞれ少なくとも２個であることを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項３】
前記再配線は、前記電源パッドおよび前記内部回路パターンと電気的に連結されることを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項４】
前記再配線は、前記電源パッドおよび前記追加電源パッドと電気的に連結されることを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項５】
前記再配線は、前記追加電源パッドおよび前記内部回路パターンと電気的に連結されることを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項６】
前記再配線は、前記電源パッド、前記追加電源パッドおよび前記内部回路パターンと電気的に連結されることを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項７】
前記再配線はボールランドパターンを含み、前記ボールランドパターンにはソルダボールが付着されることを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項８】
前記半導体チップは、前記再配線の一部を露出させる開口を有するキャッピング膜パターン、前記キャッピング膜パターン上に配置され、前記開口を通して前記再配線と電気的に連結されたボールランドパターン、および前記ボールランドパターンに付着されたソルダボールを含むことを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項９】
前記再配線は、金（Ａｕ）、銅／ニッケル／金（Ｃｕ／Ｎｉ／Ａｕ）、銅／金（Ｃｕ／Ａｕ）およびニッケル／金（Ｎｉ／Ａｕ）から成る群から選択される一つ以上の金属の層を含むことを特徴とする請求項１に記載のウエハーレベル半導体パッケージ。
【請求項１０】
回路部の第１位置に電気的に連結された電源パッドを含むボンディングパッドグループ、前記ボンディングパッドグループの周辺に配置された内部回路パターン、前記ボンディングパッドグループの周辺に配置され、前記回路部の第２位置に電気的に連結された追加電源パッド、および前記ボンディングパッドグループを露出させる絶縁膜を含む半導体チップを製造する工程、
前記絶縁膜をパターニングして、追加電源パッドおよび前記内部回路パターンを露出させる開口を形成する工程、ならびに、
前記電源パッド、前記追加電源パッドおよび前記内部回路パターンのうちの少なくとも２個を電気的に連結する再配線を形成する工程を含み、
前記追加電源パッドは、前記ボンディングパッドグループの両側にそれぞれ配置されることを特徴とするウエハーレベル半導体パッケージの製造方法。
【請求項１１】
前記再配線を形成する工程は、前記絶縁膜上に配置され、前記再配線と連結されたボールランドパターンを形成する工程を含むことを特徴とする請求項１０に記載のウエハーレベル半導体パッケージの製造方法。
【請求項１２】
前記再配線を形成する工程以降に、
前記再配線を覆って前記再配線の一部を露出させる開口を有するキャッピング膜を形成する工程、および
前記キャッピング膜上に配置され、前記再配線と電気的に連結されたボールランドパターンを形成する工程を含むことを特徴とする請求項１０に記載のウエハーレベル半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はウエハーレベル半導体パッケージおよびその製造方法に関するものである。
【背景技術】
【０００２】
近年、より高いデータ集積度およびより速いデータ処理速度を有する半導体チップが開発されている。高いデータ集積度および速いデータ処理速度を有する半導体チップが作動する時に発生する熱による半導体チップの性能低下を防止するために、最近では、開発される大部分の半導体チップ等に低電圧動作特性が要求されている。
【０００３】
半導体チップの低電圧動作特性を満足するためには、半導体チップはより多い個数の電力供給用パッドを必要とするが、限定された面積を有する半導体チップ内により多い個数の電力供給用パッドを形成することは困難である上、より多い個数の電力供給用パッドを半導体チップに形成すると、半導体チップのサイズが増大する。
【０００４】
また、半導体チップの特定の部分、例えば、半導体チップのエッジ部分に電力を提供するために半導体チップの内部配線を利用することになるが、この場合、半導体チップの内部配線を通して、半導体チップのエッジ部分に十分な量の電力を供給することができないという問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の一つの目的は、半導体チップで要求される電力を十分に提供し得るウエハーレベル半導体パッケージを提供することである。
【０００６】
本発明の他の目的は、前記ウエハーレベル半導体パッケージの製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明によるウエハーレベル半導体パッケージは、回路部を有する半導体チップ、前記半導体チップに配置され、前記回路部と電気的に連結された電源パッドを含むボンディングパッドグループ、前記ボンディングパッドグループの周辺に配置された内部回路パターン、前記ボンディングパッドグループの周辺に配置され、前記回路部に電気的に連結された追加電源パッド、前記半導体チップ上に配置され、前記電源パッド、前記内部回路パターンおよび前記追加電源パッドを露出させる絶縁膜パターン、ならびに、前記絶縁膜パターン上に配置され、前記電源パッド、前記内部回路パターンおよび前記追加電源パッドのうち少なくとも２個と電気的に連結された再配線を含み、前記ボンディングパッドグループは前記半導体チップの中央部に配置され、前記内部回路パターンおよび前記追加電源パッドは、前記ボンディングパッドグループの両側にそれぞれ配置される。
【０００８】
ウエハーレベル半導体パッケージの前記電源パッド、前記内部回路パターンおよび前記追加電源パッドは、少なくとも２個である。
【００１０】
ウエハーレベル半導体パッケージの前記再配線は、前記電源パッドおよび前記内部回路パターンと電気的に連結される。
【００１１】
ウエハーレベル半導体パッケージの前記再配線は、前記電源パッドおよび前記追加電源パッドと電気的に連結される。
【００１２】
ウエハーレベル半導体パッケージの前記再配線は、前記追加電源パッドおよび前記内部回路パターンと電気的に連結される。
【００１３】
ウエハーレベル半導体パッケージの前記再配線は、前記電源パッド、前記追加電源パッドおよび前記内部回路パターンと電気的に連結される。
【００１４】
ウエハーレベル半導体パッケージの前記再配線は、ボールランドパターンを含み、前記ボールランドパターンにはソルダボールが付着される。
【００１５】
ウエハーレベル半導体パッケージの前記半導体チップは、前記再配線の一部を露出させる開口を有するキャッピング膜パターン、前記キャッピング膜パターン上に配置され、前記開口を通して前記再配線と電気的に連結されたボールランドパターン、および前記ボールランドパターンに付着されたソルダボールを含む。
【００１６】
ウエハーレベル半導体パッケージの前記再配線は、金（Ａｕ）、銅／ニッケル／金（Ｃｕ／Ｎｉ／Ａｕ）、銅／金（Ｃｕ／Ａｕ）およびニッケル／金（Ｎｉ／Ａｕ）から成る群から選択される一つ以上の金属の層を含む。
【００１７】
本発明によるウエハーレベル半導体パッケージの製造方法は、回路部の第１位置に電気的に連結された電源パッドを含むボンディングパッドグループ、前記ボンディングパッドグループの周辺に配置された内部回路パターン、前記ボンディングパッドグループの周辺に配置され、前記回路部の第２位置に電気的に連結された追加電源パッド、および前記ボンディングパッドグループを露出させる絶縁膜を含む半導体チップを製造する工程、前記絶縁膜をパターニングして、追加電源パッドおよび前記内部回路パターンを露出させる開口を形成する工程、ならびに、前記電源パッド、前記追加電源パッドおよび前記内部回路パターンのうち少なくとも２個を電気的に連結する再配線を形成する工程を含み、前記追加電源パッドは、前記ボンディングパッドグループの両側にそれぞれ配置される。
【００１９】
前記再配線を形成する工程は、前記絶縁膜上に配置され、前記再配線と連結されたボールランドパターンを形成する工程を含む。
【００２０】
前記再配線を形成する工程以降に、前記再配線を覆って前記再配線の一部を露出させる開口を有するキャッピング膜を形成する工程、および前記キャッピング膜上に配置され、前記再配線と電気的に連結されたボールランドパターンを形成する工程を含む。
【発明の効果】
【００２１】
本発明によれば、低電圧作動特性を満足しながら、十分な電力を半導体チップに提供して、半導体チップの性能を大きく向上させることができる
【発明を実施するための最良の形態】
【００２２】
図１は本発明の一実施形態によるウエハーレベル半導体パッケージの平面図である。図２は図１のＩ−Ｉ´線に沿って切断した断面図である。
【００２３】
図１を参照すれば、ウエハーレベル半導体パッケージ１００は、半導体チップ１０、ボンディングパッドグループ２０、内部回路パターン３０、追加電源パッド４０、絶縁膜パターン５０、および再配線６０を含む。
【００２４】
半導体チップ１０は、例えば、直六面体形状を有する。直六面体形状を有する半導体チップ１０は、上面および上面と対向する下面を有する。
半導体チップ１０は、図２に示される回路部１５および保護膜パターン１８を含む。
【００２５】
回路部１５は、データを格納するためのトランジスターおよびキャパシタなどを含むデータ格納部（図示せず）、ならびにデータ格納部のデータを処理する周辺部（図示せず）を含む。
【００２６】
保護膜パターン１８は、半導体チップ１０を外部から加わる衝撃および振動などから保護する。保護膜パターン１８は、酸化膜および／または窒化膜でありうる。保護膜パターン１８の開口によって、後述のボンディングパッドグループ２０、内部回路パターン３０および追加電源パッド４０が、それぞれ外部に露出する。
【００２７】
ボンディングパッドグループ２０は、アドレス信号、データ信号およびコントロール信号が入力または出力されるデータパッド２２、および半導体チップを作動させるための電力が印加される電源パッド２４を含む。本実施形態では、ボンディングパッドグループ２０は複数個のデータパッド２２および複数個の電源パッド２４を含む。
【００２８】
ボンディングパッドグループ２０に含まれている電源パッド２４は、半導体チップ１０の内部に形成された内部配線（図示せず）を利用して、図２に示される回路部１５に電力を提供する。ボンディングパッドグループ２０に含まれている電源パッド２４と電気的に連結された前記内部配線は、薄膜処理工程を利用して製造され、このため内部配線は比較的高い電気抵抗を有する。
【００２９】
内部回路パターン３０は、ボンディングパッドグループ２０の一側またはボンディングパッドグループ２０の両側にそれぞれ配置される。内部回路パターン３０は、例えば、半導体チップ本体１０に少なくとも一つが配置される。
【００３０】
内部回路パターン３０は、半導体チップ１０内部で回路部１５と電気的に連結される。内部回路パターン３０は、ボンディングパッドグループ２０に含まれている電源パッド２４と連結された前記内部配線に比べて、相対的に低い電気抵抗を有する。
【００３１】
内部回路パターン３０は、後述の再配線６０と電気的に連結されて、ボンディングパッドグループ２０に含まれている電源パッド２４の個数の増加なしに、十分な電力を回路部１５に提供することができるようにする。
【００３２】
たとえ内部回路パターン３０を通じて回路部１５に電力を十分に提供しても、半導体チップのデータ集積度および半導体チップのデータ処理速度がより高められた場合、半導体チップの特定の部分、例えば、半導体チップのエッジ部分には十分な電力が提供されていられないことがある。
【００３３】
もちろん内部回路パターン３０の個数を増加または内部回路パターン３０の長さを増加させることによって半導体チップに電力を十分に提供することは可能であるが、半導体チップ１０には設計上内部回路パターン３０を形成しにくい部分が存在するため、半導体チップのデータ集積度および半導体チップのデータ処理速度がより高められる場合、内部回路パターン３０だけでは半導体チップの特定部分に電力を十分に提供することが困難になる。
【００３４】
追加電源パッド４０は、内部回路パターン３０によっては電力を十分に提供しにくい半導体チップ本体の特定部分に、電力を提供することができる。
【００３５】
追加電源パッド４０は、ボンディングパッドグループ２０の一側またはボンディングパッドグループ２０の両側に配置される。追加電源パッド４０は、例えば、半導体チップ本体１０に少なくとも一つが配置される。
【００３６】
追加電源パッド４０は、ボンディングパッドグループ２０を除いた半導体チップ本体１０の所定位置に、所定個数形成することができる。つまり、追加電源パッド４０は、内部回路パターン３０を形成しにくい位置に自由に形成されて、十分な電力が要求される回路部１５に十分な電力を提供することができる。
【００３７】
図２を参照すれば、絶縁膜パターン５０は、半導体チップ本体１０に形成された保護膜パターン１８上に配置される。絶縁膜パターン５０は、例えば、有機物を含む有機膜でありうる。
【００３８】
再配線６０は絶縁膜パターン５０上に配置される。再配線６０は単層膜構造を有しうる。再配線６０は、例えば金層（gold layer）でありうる。これと異なって、再配線６０は複層膜構造を有することもできる。再配線６０は、銅層／ニッケル層／金層（Ｃｕ／Ｎｉ／Ａｕ）、銅層／金層（Ｃｕ／Ａｕ）およびニッケル層／金層（Ｎｉ／Ａｕ）などとしてもよい。
【００３９】
再配線６０はシード金属パターン６２を含む。シード金属パターン６２として用いることができる物質の例としては、チタニウム、ニッケルおよびバナジウムなどが挙げられる。
【００４０】
絶縁膜パターン５０上に配置された再配線６０は、ボンディングパッドグループ２０に含まれている電源パッド２４、内部回路パターン３０および追加電源パッド４０のうちの少なくとも２個と電気的に連結される。
【００４１】
例えば、再配線６０は、ボンディングパッドグループ２０に含まれている電源パッド２４と内部回路パターン３０とを電気的に連結することができる。この時、電源パッド２４および内部回路パターン３０と電気的に連結された再配線６０および追加電源パッド４０にはそれぞれボールランドパターン（図示せず）が配置されて、再配線６０および追加電源パッド４０には独立的に電力が提供される。ボールランドパターンには、電力を提供する印刷回路基板とボールランドパターンとを電気的に連結するためのソルダボールが付着できる。
【００４２】
絶縁膜パターン５０上に配置された再配線６０は、ボンディングパッドグループ２０に含まれている電源パッド２４と追加電源パッド４０とを電気的に連結することができる。この時、電源パッド２４および追加電源パッド４０と電気的に連結された再配線６０および内部回路パターン３０にはそれぞれボールランドパターン（図示せず）が配置されて、再配線６０および内部回路パターン３０には独立的に電力が提供される。ボールランドパターンには、電力を提供する印刷回路基板とボールランドパターンとを電気的に連結するためのソルダボールが付着できる。
【００４３】
また、絶縁膜パターン５０上に配置された再配線６０は、追加電源パッド４０および内部回路パターン３０と電気的に連結される。この時、追加電源パッド４０と内部回路パターン３０とを電気的に連結する再配線６０、およびボンディングパッドグループ２０に含まれている電源パッド２４には、それぞれボールランドパターン（図示せず）が配置されて、再配線６０および電源パッド２４には独立的に電力が提供される。ボールランドパターンには、電力を提供する印刷回路基板とボールランドパターンとを電気的に連結するためのソルダボールが付着できる。
【００４４】
また、絶縁膜パターン５０上に配置された再配線６０は、ボンディングパッドグループ２０に含まれている電源パッド２４、内部回路パターン３０、追加電源パッド４０と電気的に連結される。この時、各再配線６０にはボールランドパターン（図示せず）が配置されて、再配線６０には電力が提供される。ボールランドパターンには、電力を提供する印刷回路基板とボールランドパターンとを電気的に連結するためのソルダボールが付着できる。
【００４５】
電源パッド２４、内部回路パターン３０および追加電源パッド４０と電気的に連結された再配線６０に電力が印加されて、半導体チップ本体１０の回路部１５には回路部を駆動するために十分な電力を提供することができる。
【００４６】
図３は本発明の他の実施形態によるウエハーレベル半導体パッケージの断面図である。
図３を参照すれば、半導体チップ本体１０は、キャッピング膜パターン８０、ボールランドパターン８５およびソルダボール９０を含む。
【００４７】
キャッピング膜パターン８０は、絶縁膜パターン５０上に配置された再配線６０の一部を露出させる開口を有する。ボールランドパターン８５は、キャッピング膜パターン８０上に配置されて、前記開口を通して再配線６０と電気的に連結され、ソルダボール９０はボールランドパターン８５と電気的に接続される。
【００４８】
図４ないし図８は、本発明の一実施形態によるウエハーレベル半導体パッケージの製造工程を示した平面図および断面図である。
【００４９】
図４は本発明による半導体チップを示した平面図である。図５は図４のＩＩ-ＩＩ´線に沿って切断した断面図である。
【００５０】
図４および図５を参照すれば、ウエハーレベル半導体パッケージを製造するために、まず、半導体素子製造工程によって、半導体チップ１０が製造される。
【００５１】
半導体素子製造工程によって、半導体チップ１０には、データを格納するデータ格納部およびデータを処理するデータ処理部を含む回路部１５が形成され、半導体チップ１０の上面中央部には、ボンディングパッドグループ２０が形成される。ボンディングパッドグループ２０は、アドレス信号、データ信号およびコントロール信号が入力または出力されるデータパッド２２、および電力が印加される電源パッド２４を含む。ボンディングパッドグループ２０の両側には、回路部１５と電気的に連結された内部回路パターン３０が形成され、ボンディングパッドグループ２０の両側には、追加電源パッド４０が形成される。
【００５２】
半導体素子製造工程によって、半導体チップ１０の上面には保護膜パターン１８が形成される。保護膜パターン１８は酸化膜および／または窒化膜であってよく、保護膜パターン１８はボンディングパッドグループ２０を選択的に露出させる開口を含む。
【００５３】
半導体素子製造工程によって製造された半導体チップ１０は、限定された個数の電源パッド２４を含み、このため、半導体チップ１０のデータ集積度およびデータ処理速度が高められる場合、回路部１５に電力を十分に提供することが困難になる。
【００５４】
図６は、図５に示した保護膜パターン上に絶縁膜パターンを形成することを示した断面図である。
【００５５】
図６を参照すれば、回路部１５に十分な電力を提供するために、ボンディングパッドグループ２０に含まれているデータパッド２２および電源パッド２４を露出させる開口を有する保護膜パターン１８は、再びパターニングされて、これによって内部回路パターン３０および追加電源パッド４０は外部に露出する。内部回路パターン３０および追加電源パッド４０は、それぞれ回路部１５と電気的に連結されて、回路部１５に十分な電力を提供する。
【００５６】
保護膜パターン１８をパターニングして、内部回路パターン３０および追加電源パッド４０を露出させた後、保護膜パターン１８上には絶縁膜（図示せず）が形成される。絶縁膜は、例えば、有機膜でありうる。
【００５７】
絶縁膜が形成された後、絶縁膜上には写真工程および現象工程によってフォトレジストパターンが形成され、絶縁膜はフォトレジストパターンをエッチングマスクに利用してパターニングされ、保護膜パターン１８上には、内部回路パターン３０および追加電源パッド４０およびボンディングパッドグループ２０を露出させる絶縁膜パターン５０が形成される。
【００５８】
図７は、絶縁膜パターン上にシード金属層を形成することを示した断面図である。
図７を参照すれば、絶縁膜パターン５０が形成された後、絶縁膜パターン５０上には全面積にわたって薄い厚さを有するシード金属層６４が形成される。シード金属層６４として用いることができる物質の例としては、チタニウム、ニッケルおよびバナジウムなどが挙げられる。
【００５９】
シード金属層６４が形成された後、シード金属層６４上にはフォトレジストパターン６６が形成される。フォトレジストパターン６６はシード金属層６４の一部を露出させる開口６８を含む。
【００６０】
フォトレジストパターン６６の開口６８は、例えば、電源パッド２４および内部回路パターン３０を連結するライン形状を有しうる。
【００６１】
また、フォトレジストパターン６６の開口６８は、例えば、電源パッド２４および追加電源パッド４０を連結するライン形状を有しうる。
【００６２】
さらに、フォトレジストパターン６６の開口６８は、例えば、追加電源パッド４０および内部回路パターン３０を連結するライン形状を有しうる。
【００６３】
さらに、フォトレジストパターン６６の開口６８は、例えば、電源パッド２４、追加電源パッド４０および内部回路パターン３０を連結するライン形状を有しうる。
【００６４】
図８は、本発明の一実施形態による再配線を示した断面図である。
図８を参照すれば、開口６８を有するフォトレジストパターン６６がシード金属層６４に形成された後、シード金属層６４を利用してメッキ工程が遂行されて、シード金属層６４上には再配線６０が形成される。
【００６５】
本実施形態では、再配線６０は、電源パッド２４と内部回路パターン３０とを電気的に連結することができる。これと異なって、再配線６０は、電源パッド２４と追加電源パッド４０とを電気的に連結することができる。これと異なって、再配線６０は、追加電源パッド４０と内部回路パターン３０とを連結することができる。これと異なって、再配線６０は、電源パッド２４と追加電源パッド４０と内部回路パターン３０とを電気的に連結することができる。
【００６６】
再配線６０を形成する時、再配線６０と同一な平面上にボールランドパターン（図示せず）を形成することができ、ボールランドパターンにはソルダボール６５を接続することができる。ボールランドパターンを通して、回路部１５に提供される電力が提供される。
【００６７】
再配線６０が形成された後、フォトレジストパターン６６がシード金属層６４から除去され、シード金属層６４は再配線６０をエッチングマスクに利用してパターニングされて、再配線６０の下方にはシード金属パターン６２が形成される。
【００６８】
さらに、図３に示されているように、再配線６０の一部を露出させる開口を有するキャッピング膜パターン８０を形成し、キャッピング膜パターン８０上にボールランドパターン８５を形成した後、ボールランドパターン８５にソルダボールを付着させてもよい。
【００６９】
以上、ここでは本発明を特定の実施形態を示して説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載の本発明の精神と範囲を逸脱しない限度内で本発明が多様に改造および変更できるということを、当技術分野で通常の知識を有する者は容易に理解することができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の一実施形態によるウエハーレベル半導体パッケージの平面図である。
【図２】図１のＩ-Ｉ´線に沿って切断した断面図である。
【図３】本発明の他の実施形態によるウエハーレベル半導体パッケージの断面図である。
【図４】本発明の一実施形態によるウエハーレベル半導体パッケージの製造工程を示した平面図である。
【図５】本発明の一実施形態によるウエハーレベル半導体パッケージの製造工程を示した断面図である。
【図６】ウエハーレベル半導体パッケージの図５に続く製造工程を示した断面図である。
【図７】ウエハーレベル半導体パッケージの図６に続く製造工程を示した断面図である。
【図８】ウエハーレベル半導体パッケージの図７に続く製造工程を示した断面図である。
【符号の説明】
【００７１】
１００    ウエハーレベル半導体パッケージ
１０    半導体チップ
１５    回路部
１８    保護膜パターン
２０    ボンディングパッドグループ
２２    データパッド
２４    電源パッド
３０    内部回路パターン
４０    追加電源パッド
５０    絶縁膜パターン
６０    再配線
６２    シード金属パターン
６４    シード金属層
６５    ソルダボール
６６    フォトレジストパターン
６８    開口
８０    キャッピング膜パターン
８５    ボールランドパターン
９０    ソルダボール
【図１】
0005086115.tif 000002
【図２】
0005086115.tif 000003
【図３】
0005086115.tif 000004
【図４】
0005086115.tif 000005
【図５】
0005086115.tif 000006
【図６】
0005086115.tif 000007
【図７】
0005086115.tif 000008
【図８】
0005086115.tif 000009