(57)【特許請求の範囲】
【請求項１】
メインアレイと、
該メインアレイの上部と下部に配置され、同メインアレイからのデータを格納するための第１及び第２メインページバッファと、
リダンダンシアレイと、
該リダンダンシアレイの上部と下部に配置され、同リダンダンシアレイからのデータを格納するための第１及び第２リダンダンシページバッファと、
外部アドレスによって前記第１または第２メインページバッファを選択し、かつ前記第１及び第２リダンダンシぺージバッファを選択する第１及び第２アドレスヒューズブロックと、
これら第１及び第２アドレスヒューズブロックの出力信号に応じて前記第１または第２メインページバッファから伝送された第１データと前記第１及び第２リダンダンシページバッファに伝送された第２及び第３データのうち、いずれか一つを選択するための制御信号を出力する第１及び第２Ｉ／Ｏヒューズブロックと、
前記制御信号に応答して前記第１ないし第３データのうち、いずれか一つをデータラインと連結するデータライン選択部とを含むＮＡＮＤフラッシュメモリ装置であって、
リペア動作のとき入力される前記外部アドレスに応答して前記メインアレイの第１データを前記第１または第２メインページバッファを介してメインデータラインに伝送するステップと、
前記アドレスに応答して前記アドレスヒューズブロックが、前記第１及び第２リダンダンシページバッファを選択して前記リダンダンシアレイの第２及び第３データを第１及び第２リダンダンシデータラインに伝送するステップと、
前記第１及び第２Ｉ／Ｏヒューズブロックの制御信号に応じて前記データライン選択部が、前記メインデータライン並びに前記第１及び第２リダンダンシデータラインを介して伝送される前記第１ないし第３データのうち、いずれか一つをデータラインに伝送するステップとを含むＮＡＮＤフラッシュメモリ装置のマルチＩ／Ｏリペア方法。
【請求項２】
前記メインアレイのリペア動作時に前記第１または第２メインページバッファから出力される第１データは、前記メインデータラインに伝送されるが、前記第１及び第２Ｉ／Ｏヒューズブロックの出力信号に応じて前記データラインに伝送されないようにしたことを
特徴とする請求項１に記載したＮＡＮＤフラッシュメモリ装置のマルチＩ／Ｏリペア方法。
【請求項３】
メインアレイと、
該メインアレイの上部と下部に配置され、同メインアレイからのデータを格納するための第１及び第２メインページバッファと、
リダンダンシアレイと、
該リダンダンシアレイの上部と下部に配置され、同リダンダンシアレイからのデータを格納するための第１及び第２リダンダンシページバッファと、
外部アドレスによって前記第１または第２メインページバッファを選択し、かつ前記第１及び第２リダンダンシぺージバッファを選択する第１及び第２アドレスヒューズブロックと、
これら第１及び第２アドレスヒューズブロックの出力信号に応じて前記第１または第２メインページバッファから伝送された第１データと前記第１及び第２リダンダンシページバッファに伝送された第２及び第３データのうち、いずれか一つを選択するための制御信号を出力する第１及び第２Ｉ／Ｏヒューズブロックと、
前記制御信号に応答して前記第１ないし第３データのうち、いずれか一つをデータラインと連結するデータライン選択部とを含むＮＡＮＤフラッシュメモリ装置。
【請求項４】
リペア動作のときに前記外部アドレスに対応する多数のカラムの中で２個以上のカラムがフ
ェイルカラムの場合、前記第１及び第２アドレスヒューズブロックによって当該フェイルカラムに対応する前記リダンダンシアレイのカラムが同時に選択されて前記第２及び第３データが第１及び第２リダンダンシデータラインに伝送されるようにした請求項３に記載のＮＡＮＤフラッシュメモリ装置。
【請求項５】
リペア動作のときに前記外部アドレスに対応する多数のカラムのうち、フェイルカラムが一つの場合、前記第１及び第２アドレスヒューズブロックによって当該フェイルカラムに対応する前記リダンダンシアレイのカラムが選択されて前記第２または第３データが第１または第２リダンダンシデータラインに伝送されるようにした請求項３に記載のＮＡＮＤフラッシュメモリ装置。
【請求項６】
前記データライン選択部がマルチプレクサからなることを特徴とする請求項３に記載のＮＡＮＤフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ装置及びそのマルチＩ／Ｏリペア方法に係り、特に、別途の回路増加による面積の増加を最小化してマルチＩ／Ｏリペアが可能なＮＡＮＤフラッシュメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置において、Ｉ／Ｏリペアスキーム(Input/Output repair scheme)は、メインアレイのフェールカラム(fail column)をリダンダンシカラム(redundancy column)と１：１で代替することを可能とすることにより、リペア効率を高めることができる。ところが、２つ以上のフェールカラムが同一のアドレスを有しながらＭ個の互いに異なるＩ／Ｏを有する場合にはリペアが不可能である。これを可能とするためには、Ｍ個のリダンダンシブロックが必要であり、これをそれぞれ制御するための別途の回路がさらに必要となって回路が複雑になる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、マルチＩ／Ｏリペアが可能なＮＡＮＤフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するための本発明の一実施形態においては、メインアレイ（１０）と、  該メインアレイの上部と下部に配置され、同メインアレイからのデータを格納するための第１及び第２メインページバッファ（１２a、１２ｂ）と、前記メインアレイのカラム数の２倍以上のカラム数を持つリダンダンシアレイ（１１）と、該リダンダンシアレイの上部と下部に配置され、同リダンダンシアレイからのデータを格納するための第１及び第２リダンダンシページバッファ（１４a、１４ｂ）と、外部アドレス（ＣＡ）によって前記第１または第２メインページバッファ（１２a、１２ｂ）を選択し、かつ前記第１及び第２リダンダンシぺージバッファ（１４a、１４ｂ）を選択する第１及び第２アドレスヒューズブロック（１７a、１７ｂ）と、これら第１及び第２アドレスヒューズブロックの出力信号に応じて前記第１または第２メインページバッファから伝送された第１データと前記第１及び第２リダンダンシページバッファに伝送された第２及び第３データのうち、いずれか一つを選択するための制御信号（ｒＩＯＥＮｔ、ｒＩＯＥＮｂ）を出力する第１及び第２Ｉ／Ｏヒューズブロック（１８a、１８ｂ）と、前記制御信号に応答して前記第１ないし第３データのうち、いずれか一つをデータライン（ＤＬ）と連結するデータライン選択部（１９）とを含むＮＡＮＤフラッシュメモリ装置であって、リペア動作のとき入力されるアドレスに応答して前記メインアレイ（１０）の第１データを前記第１または第２メインページバッファ（１２a、１２ｂ）を介してメインデータライン（ｍＤＬ）に伝送するステップと、前記アドレスに応答して前記アドレスヒューズブロックが、前記第１及び第２リダンダンシイページバッファ（１４a、１４ｂ）を選択して前記リダンダンシアレイ（１１）の第２及び第３データを第１及び第２リダンダンシデータライン（ｒＤＬｔ、ｒＤＬｂ）に伝送するステップと、前記第１及び第２Ｉ／Ｏヒューズブロック（１８a、１８ｂ）の制御信号に応じて前記データライン選択部（１９）が、前記メインデータライン（ｍＤＬ）、前記第１及び第２リダンダンシデータライン（ｒＤＬｔ、ｒＤＬｂ）を介して伝送される前記第１ないし第３データのうち、いすれか一つをデータライン（ＤＬ）に伝送するステップとを含むＮＡＮＤフラッシュメモリ装置のマルチＩＯリペア方法が提供される。
【０００５】
本発明の他の実施形態においては、メインアレイ（１０）と、該メインアレイの上部と下部に配置され、同メインアレイからのデータを格納するための第１及び第２メインページバッファ（１２a、１２ｂ）と、前記メインアレイのカラム数の２倍以上のカラム数を持つリダンダンシアレイ（１１）と、該リダンダンシアレイの上部と下部に配置され、同リダンダンシアレイからのデータを格納するための第１及び第２リダンダンシページバッファ（１４a、１４ｂ）と、外部アドレス（ＣＡ）によって前記第１または第２メインページバッファ（１２a、１２ｂ）を選択し、かつ前記第１及び第２リダンダンシぺージバッファ（１４a、１４ｂ）を選択する第１及び第２アドレスヒューズブロック（１７a、１７ｂ）と、これら第１及び第２アドレスヒューズブロックの出力信号に応じて前記第１または第２メインページバッファから伝送された第１データと前記第１及び第２リダンダンシページバッファに伝送された第２及び第３データのうち、いずれか一つを選択するための制御信号（ｒＩＯＥＮｔ、ｒＩＯＥＮｂ）を出力する第１及び第２Ｉ／Ｏヒューズブロック（１８a、１８ｂ）と、前記制御信号に応答して前記第１ないし第３データのうち、いずれか一つをデータライン（ＤＬ）と連結するデータライン選択部（１９）とを含むＮＡＮＤフラッシュメモリ装置が提供される。
【発明の効果】
【０００６】
本発明によれば、ページバッファがメインアレイとリダンダンシアレイの上部と下部に配置され、それぞれ互いに異なるデータラインを有するＮＡＮＤフラッシュメモリ装置において、外部アドレスに応じてリダンダンシアレイの上部と下部のページバッファを全て選択してデータをリダンダンシデータラインにのせて送り、このようなデータをデータライン選択部を介して最終的に選択するようにすることにより、互いに異なるアドレスを有するメインカラムをリペアする場合、リダンダンシカラムと１：１で代替することが可能であり、同一のアドレスを有する２つのメインカラムのマルチＩ／Ｏリペアが可能である。
【０００７】
また、本発明によれば、ページバッファがメインアレイとリダンダンシアレイの上部と下部に配置され、それぞれ互いに異なるデータラインを有するＮＡＮＤフラッシュメモリ装置においては、データライン選択部を除いた別途の回路追加なしでマルチＩ／Ｏリペアが可能である。
【発明を実施するための最良の形態】
【０００８】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。  但し、本発明は、下記の実施例に限定されるものではなく、互いに異なる様々な形で実現できる。これらの実施例は、本発明の開示を完全にするためのもので、通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【０００９】
図１は本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ装置のマルチＩ／Ｏリペア方法を説明するために示すＮＡＮＤフラッシュメモリ装置のブロック図である。
【００１０】
図１を参照すると、本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ装置は、メインアレイ(main array)１０とリダンダンシアレイ(redundancy array)１１を備える。メインアレイ１０とリダンダンシアレイ１１は多数のストリングからなり、一つのストリングは多数のセル（１６個または３２個）に直列接続されている。
【００１１】
メインアレイ１０の上部と下部にはメインページバッファ１２ａ、１２ｂとメインカラムゲート１３ａ、１３ｂが配置される。これと同様に、リダンダンシアレイ１１の上部と下部にもリダンダンシページバッファ１４ａ、１４ｂとリダンダンシカラムゲート１５ａ、１５ｂが配置される。メインページバッファ１２ａ、１２ｂは外部アドレス（ＣＡ［０：８］）に応じて動作するアドレスヒューズブロック(address fuse block)１７ａ、１７ｂによって選択される。メインページバッファ１２ａ、１２ｂの中のいずれか一方が選択されると、他方は選択されない。
【００１２】
リダンダンシアレイ１１は、一例として２Ｎ個のリダンダンシストリングからなることができる。この場合、リダンダンシアレイ１１の上部と下部には２Ｎ個のリダンダンシページバッファ１４ａ、１４ｂが配置され、このリダンダンシページバッファ１４ａ、１４ｂと対応するように、上部と下部にはそれぞれ２Ｎ個のリダンダンシカラムゲート１５ａ、１５ｂが配置される。各リダンダンシページバッファ１４ａ、１４ｂはアドレスヒューズブロック１７ａ、１７ｂから出力される信号ｒＹＥＮｔ［０：Ｎ−１］、ｒＹＥＮｂ［０：Ｎ−１］で制御されるリダンダンシカラムゲート１５ａ、１５ｂによって選択される。
【００１３】
そして、ＮＡＮＤフラッシュメモリ装置には、マルチＩ／Ｏリペアのために、リペアすべきリダンダンシストリング（リダンダンシカラム）の個数だけアドレスヒューズブロック１７ａ、１７ｂとＩ／Ｏヒューズブロック１８ａ、１８ｂが必要である。これらはリダンダンシページバッファ１４ａ、１４ｂがリダンダンシアレイ１１の上部と下部に分けて配置されているように、上部と下部に分けて配置される。
【００１４】
アドレスヒューズブロック１７ａ、１７ｂは、一例として、図２に示されているように構成できる。図２に示すように、アドレスヒューズブロック１７ａ、１７ｂはマスタヒューズ部１７１、ヒューズ部１７２、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及びインバータＩＶＮ１とＩＶＮ２から構成できる。マスタヒューズ部１７１は、リペア動作の際にハイレベルの信号ＳＥＬを出力し、それ以外にはローレベルの信号ＳＥＬを出力する。ヒューズ部１７２は多数のヒューズとスイッチング素子（たとえば、トランジスタ）からなり、スイッチング素子は外部アドレスＣＡによって動作する。このような構成を有するアドレスヒューズブロック１７ａ、１７ｂはリペア動作の際にリペアすべき外部アドレスＣＡに応じて出力信号ｒＹＥＮｔ、ｒＹＥＮｂを出力する。この信号ｒＹＥＮｔ、ｒＹＥＮｂはＩ／Ｏヒューズブロック１８ａ、１８ｂとリダンダンシカラムゲート１５ａ、１５ｂに伝送され、これらを制御する。
【００１５】
Ｉ／Ｏヒューズブロック１８ａ、１８ｂは、アドレスヒューズブロック１７ａ、１７ｂから出力信号ｒＹＥＮｔ、ｒＹＥＮｂが入力されると、どのメインカラムをリペアするかに対する情報に該当する信号ｒＩＯＥＮｔ、ｒＩＯＥＮｂを出力する。一例として、図３に示すように構成できる。Ｉ／Ｏヒューズブロックは、図３に示すように、多数のヒューズＩＯＦＵＳＥ［０〜２］、ＩＯＦＵＳＥｂ［０〜２］、インバータＩＮＶ４、トランジスタＮ２〜Ｎ７及びデコーダ１８１から構成できる。ヒューズＩＯＦＵＳＥ［０〜２］はそれぞれ電源電圧源ＶＣＣと出力端との間でトランジスタＮ２〜Ｎ４の中のいずれか一つのトランジスタと直列接続される。そして、ヒューズＩＯＦＵＳＥｂ［０〜２］は、それぞれ接地電圧源Ｖｓｓと出力端との間でトランジスタＮ５〜Ｎ７の中のいずれか一つのトランジスタと直列接続される。トランジスタＮ２〜Ｎ７はアドレスヒューズブロック１７ａ、１７ｂから出力される信号ｒＹＥＮ、ｒＹＥＮｂによって動作する。ヒューズＩＯＦＵＳＥ、ＩＯＦＵＳＥｂの中のいずれかのヒューズをカットするかによって、該当信号ＩＯＢＵＳはハイレベル「１」またはローレベル「０」の値を有する。この信号ＩＯＢＵＳ［０〜２］はデコーダ１８１でデコードされて信号ｒＩＯＥＮｔ［０：７］、ｒＩＯＥＮｂ［０：７］として出力される。
【００１６】
制御信号ｒＩＯＥＮｔ[０：７]、ｒＩＯＥＮｂ［０：７］によって制御されるデータライン選択部１９は、一例として、図４に示されているように構成できる。図４に示すように、データライン選択部１９は、Ｉ／Ｏ個数だけのスイッチング部から構成される。たとえば、スイッチング部はマルチプレックサＭＵＸからなり、ここでは一例として８個から構成した。各マルチプレックサＭＵＸ０〜ＭＵＸ７は、メインデータラインｍＤＬ［０：７］及びリダンダンシデータラインｒＬＤｔ、ｒＤＬｂの中のいずれか一つを選択してデータラインＤＬ［０：７］と連結させる。たとえば、リペアの際に、各マルチプレックサＭＵＸ０〜ＭＵＸ７は、信号ｒＩＯＥＮｔがイネーブルされると、リダンダンシデータラインｒＤＬｔとデータラインＤＬを連結し、信号ｒＩＯＥＮｂがイネーブルされると、リダンダンシデータラインｒＤＬｂとデータラインＤＬを連結する。
【００１７】
参考として、データラインｒＤＬｔ、ｒＤＬｂは同一のアドレスＣＡを有するメインカラムの個数によって決定されるが、たとえば同一のアドレスＣＡを有するメインアレイ１０のカラムがＭ個の場合、リダンダンシブロックではＭ個のデータラインｒＤＬｔ、ｒＤＬｂが必要である。
【００１８】
一方、マルチプレックスＭＵＸ０〜ＭＵＸ７は、図５に示されているように構成できる。図５に示すように、マルチプレックサＭＵＸ０〜ＭＵＸ７は、ＮＯＲゲートＮＯＲ１及び伝送ゲートＴＧ１〜ＴＧ３から構成できる。伝送ゲートＴＧ１〜ＴＧ３はハイレベルの信号が入力される場合に動作する。たとえば、伝送ゲートＴＧ１はＮＯＲゲートＮＯＲ１の出力信号がハイレベルの場合に動作してメインデータラインｍＤＬ［ｉ］をデータラインＤＬ［Ｉ］に連結させる。すなわち、信号ｒＩＯＥＮｔ［ｉ］、ｒＩＯＥＮｂ［ｉ］が両方ともイネーブル（ハイレベル）された場合、伝送ゲートＴＧ１はターンオフされる。これにより、メインデータラインｍＤＬ［ｉ］とデータラインＤＬ［ｉ］の接続は遮断される。一方、信号ｒＩＯＥＮｔ［ｉ］、ｒＩＯＥＮｂ［ｉ］の中のいずれか一つのみがイネーブルされるか、或いは全てイネーブルされていない場合、伝送ゲートＴＧ１はターンオンされてメインデータラインｍＤＬ［ｉ］とデータラインＤＬ[Ｉ]は連結される。同様に、伝送ゲートＴＧ２は、信号ｒＩＯＥＮｔ[ｉ]がハイレベルの場合に動作してリダンダンシデータラインｒＤＬｔとデータラインＤＬ［ｉ］を連結する。
【００１９】
次に、本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ装置のマルチＩ／Ｏリペア方法を説明する。
【００２０】
まず、リペア動作の際に、アドレスＣＡはアドレスヒューズブロック１７ａ、１７ｂに同時に入力される。この際、アドレスＣＡはカラムデコーダ１６ａ、１６ｂへも入力される。カラムデコーダ１６ａ、１６ｂはアドレスＣＡをデコードしてそれぞれメインカラムゲート１３ａ、１３ｂへ出力する。メインカラムゲート１３ａ、１３ｂはカラムデコーダ１６ａ、１６ｂのデコーディング信号に応じてそれぞれ該当メインページバッファ１２ａ、１２ｂを介して伝送されるメインアレイ１０のデータをメインデータラインｍＤＬにのせて送る。実際、カラムデコーダ１６ａ、１６ｂの中のいずれか一つのカラムデコーダが選択され、メインアレイ１０のデータをメインデータラインｍＤＬにのせて送る。
【００２１】
一方、アドレスヒューズブロック１７ａ、１７ｂは、アドレスＣＡに応じてそれぞれ信号ｒＹＥＮｔ、ｒＹＥＮｂを出力する。信号ｒＹＥＮｔは上部のリダンダンシカラムゲート１５ａと上部のＩ／Ｏヒューズブロック１８ａに入力され、信号ｒＹＥＮｂは下部のリダンダンシカラムゲート１５ｂと上部のＩ／Ｏヒューズブロック１８ｂに入力される。リダンダンシカラムゲート１５ａ、１５ｂはそれぞれ信号ｒＹＥＮｔ、ｒＹＥＮｂに応じて選択され、該当リダンダンシページバッファ１４ａ、１４ｂを介して伝送されたデータをリダンダンシデータラインｒＤＬｔ、ｒＤＬｄにのせて送る。一例として、２−Ｉ／Ｏリペアの場合、リダンダンシカラムゲート１５ａとリダンダンシカラムゲート１５ｂはそれぞれアドレスヒューズブロック１７ａとアドレスヒューズブロック１７ｂの信号ｒＹＥＮｔ、ｒＹＥＮｂに応じて同時に選択される。たとえば、リダンダンシカラムゲート１５ａを介してリペアすべきメインカラムに該当するリダンダンシカラムが選択され、リダンダンシカラムゲート１５ｂを介してもう一つのリペアすべきメインカラムに該当するリダンダンシカラムが選択される。したがって、上部のリダンダンシデータラインｒＤＬｔと下部のリダンダンシデータイランｒＤＬｂには、リペアすべき２つのメインカラムデータと対応する２つのリダンダンシカラムデータがそれぞれのせられる。
【００２２】
一方、上部と下部のＩ／Ｏヒューズブロック１８ａ、１８ｂは、それぞれ上部と下部のアドレスヒューズブロック１７ａ、１７ｂの信号ｒＹＥＮｔ、ｒＹＥＮｂに応じてデータライン選択部１９を制御するための制御信号ｒＩＯＥＮｔ、ｒＩＯＥＮｂを出力する。データライン選択部１９は、上部と下部のＩ／Ｏヒューズブロック１８ａ、１８ｂからそれぞれ出力される信号ｒＩＯＥＮｔ、ｒＩＥＯＮｂに応じてメインデータラインｍＤＬとリダンダンシデータラインｒＤＬ、ｒＤＬｂの中のいずれか一つを選択してデータラインＤＬに連結させる。たとえば、図５及び図６に示すように、制御信号ｒＩＯＥＮｔ、ｒＩＯＥＮｂが互いに異なるレベルで入力される場合、伝送ゲートＴＧ１は動作しないため、メインデータラインｍＤＬとデータラインＤＬの連結は遮断される。そして、制御信号ｒＩＯＥＮｔがハイレベルで入力され、制御信号ｒＩＯＥＮｂがローレベルで入力されると、上部のリダンダンシデータラインｒＤＬｔとデータラインＤＬは相互連結される。一方、前記制御信号ｒＩＯＥＮｔがローレベルで入力され、制御信号ｒＩＥＯＮｂがハイレベルで入力されると、下部のリダンダンシデータラインｒＤＬｂとデータラインＤＬは相互連結される。結局、制御信号ｒＩＯＥＮｔがハイレベルで入力される場合には、上部のリダンダンシデータラインｒＤＬｔに伝送されるデータはデータラインＤＬを介してＩ／Ｏバッファ２０に伝達され、制御信号ｒＩＯＥＮｂがハイレベルで入力される場合には、下部のリダンダンシデータラインｒＤＬｂに伝送されるデータはデータラインＤＬを介してＩ／Ｏバッファ２０に伝達される。
【００２３】
前述した本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ装置では、図７ａ及び図７ｂに示すように、いろいろの場合でリペアが可能である。図７ａに示すように、互いに異なるアドレスを有する場合には、リペアすべきメインカラムが異なるＩ／ＯブロックＩＯＢ０、ＩＯＢ２内に存在するか、或いは同一のＩ／ＯブロックＩＯＢ６内に存在するかに関係なく、１：１でリペアが行われるため、リダンダンシの個数だけリペアが可能である（参照１、２）。そして、図７ｂに示されているように、同一のアドレスを有する場合には、前述したように、該当アドレスに相当するリダンダンシカラムが上部のリダンダンシカラムゲート１５ａと下部のリダンダンシカラムゲート１５ｂによって同時に選択されるようにする。その後、データをのせたリダンダンシデータラインｒＤＬｔ、ｒＤＬｂはデータライン選択部１９によって選択されてデータラインＤＬと連結され、Ｉ／Ｏバッファ２０にデータを伝送する。結局、同一のアドレスＣＡを有するメインカラムでも２−Ｉ／Ｏリペアが可能である。
【００２４】
前述した本発明の技術的思想は好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、限定するためのものではないことに注意すべきである。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想から逸脱することなく様々な実施が可能であることを理解できよう。
【図面の簡単な説明】
【００２５】
【図１】本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ装置の構成を示すブロック図である。
【図２】図１に示したアドレスヒューズブロックの構成図である。
【図３】図１に示したＩ／Ｏヒューズブロックの構成図である。
【図４】図１に示したデータライン選択部の構成図である。
【図５】図４に示したマルチプレックサの構成図である。
【図６】図４に示したデータライン選択部の動作特性を説明するための図である。
【図７ａ】本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ装置の動作特性を説明するために示す図である。
【図７ｂ】本発明の好適な実施例に係るＮＡＮＤフラッシュメモリ装置の動作特性を説明するために示す図である。
【符号の説明】
【００２６】
１０    メインアレイ
１１    リダンダンシアレイ
１２ａ、１２ｂ    メインページバッファ
１３ａ、１３ｂ    メインカラムゲート
１４ａ、１４ｂ    リダンダンシページバッファ
１５ａ、１５ｂ    リダンダンシカラムゲート
１６ａ、１６ｂ    カラムデコーダ
１７ａ、１７ｂ    アドレスヒューズブロック
１８ａ、１８ｂ    Ｉ／Ｏヒューズブロック
１９    データライン選択部
２０    Ｉ／Ｏバッファ部
１７１    マスタヒューズ部
１７２    ヒューズ部
１８１    デコーダ
【図１】
0005073166.tif 000002
【図２】
0005073166.tif 000003
【図３】
0005073166.tif 000004
【図４】
0005073166.tif 000005
【図５】
0005073166.tif 000006
【図６】
0005073166.tif 000007
【図７ａ】
0005073166.tif 000008
【図７ｂ】
0005073166.tif 000009