(57)【特許請求の範囲】
【請求項１】
被試験対象に対して複数回の試験を実行する半導体試験装置において、
１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイルデータを出力する判定部と、
毎回の試験で前記判定部から出力されるフェイルデータを記憶するフェイルメモリと、
通常の試験よりも判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを記憶するバッファメモリと、
前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを予め所定の解析部に転送した後、今回の試験で前記フェイルメモリに記憶されたフェイルデータと、前記バッファメモリに記憶されたフェイルデータとの差分データを演算し、この差分データを圧縮して前記解析部に転送するデータ処理手段とを備えたことを特徴とする半導体試験装置。
【請求項２】
被試験対象に対して複数回の試験を実行する半導体試験装置において、
１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイルデータを出力する判定部と、
毎回の試験で前記判定部から出力されるフェイルデータを記憶するフェイルメモリと、
毎回の試験で前記フェイルメモリからフェイルデータを受け取り、最新の実フェイルデータとして更新する第１のバッファメモリと、
通常の試験よりも判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを前記フェイルメモリから受け取って記憶する第２のバッファメモリと、
前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを予め所定の解析部に転送した後、今回の試験で前記第１のバッファメモリに更新された実フェイルデータと前記第２のバッファメモリに記憶されたフェイルデータとの差分データを演算し、この差分データを圧縮して前記解析部に転送するデータ処理手段と
を備えたことを特徴とする半導体試験装置。
【請求項３】
請求項１又は２に記載の半導体試験装置において、
前記データ処理手段は、前記実フェイルデータと前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータとの排他的論理和の演算を行うことにより前記差分データを演算することを特徴とする半導体試験装置。
【請求項４】
請求項１から３のいずれかに記載の半導体試験装置において、
前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータは複数記憶され、各フェイルデータの論理和の演算を行ったフェイルデータを用いて、前記データ処理手段は前記差分データを演算することを特徴とする半導体試験装置。
【請求項５】
請求項１から４のいずれかに記載の半導体試験装置において、
前記解析部は、
毎回の試験について前記データ処理手段により転送された前記差分データと、予め転送された前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータとの差分から、実際のフェイルデータを復元することを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリデバイス等の被試験対象に対して試験信号を出力し、被試験対象から出力される信号と期待値とを比較してパス又はフェイルを判定する半導体試験装置に関わり、特に試験結果としてのフェイルデータを収集してフェイル解析を行う際のデータ処理に関する。
【背景技術】
【０００２】
この種の半導体試験装置は従来、例えば半導体メモリデバイス等の製造ラインにおいて、被試験対象（以下、ＤＵＴと称する。）の不良を判定するテストシステムとして利用されている。以下の特許文献１に記載されたＩＣテストシステムは、テスタサーバ及びＩＣテスタを備えており、テスタサーバには複数台のＩＣテスタが通信経路を介して接続されている。各ＩＣテスタは所定のテストプログラムに従い、製造ライン上のＩＣデバイスを試験し、ＤＵＴの良否を判定する。ＩＣテスタで試験を実施すると、その試験結果としてのフェイルデータをテスタサーバに収集し、そこで解析を行う。
【０００３】
また従来、フェイルデータをサーバに収集して解析を行う場合、以下の手法が取られている。図８は、従来の半導体試験装置の一例として、メモリテストシステムの構成を示した概略図である。このメモリテストシステムは、メモリデバイスの製造ラインに複数のメモリテスタ２０１を配置し、ライン上で製造されたデバイスをＤＵＴとして、各メモリテスタ２０１によりＤＵＴに対して複数回の試験を実行するものである。各メモリテスタ２０１は、通信経路２０３を介して解析サーバ２０４に接続されている。また解析サーバ２０４には、例えばハードディスク２０５等の大容量記憶装置が接続されている。
【０００４】
各メモリテスタ２０１はフェイルメモリ２０２を備えており、このフェイルメモリ２０２には、毎回の試験でＤＵＴについて不良ビット（セル）と判定されたアドレスを示すフェイルビットデータが書き込まれる。また、メモリテスタ２０１で試験が実施されると、図８中に「（１）フェイルビットデータ転送」と示されているように、フェイルメモリに記憶されたフェイルビットデータが解析サーバ２０４に転送される。次に図８中に「（２）ファイル保存／データ解析」と示されているように、解析サーバ２０４は、転送されてきたフェイルビットデータを所定のファイル形式でハードディスク２０５に保存したり、データ解析を行ったりする。このとき、メモリテスタ２０１から解析サーバ２０４へ転送するデータ量を軽減するため、メモリテスタ２０１ではデータを圧縮している。例えば、フェイルメモリの行アドレス上でパス又はフェイルを表す同一の結果が連続している場合、これらを纏めてランレングス圧縮することで、転送時のデータ量や転送負荷を軽減することができる。
【特許文献１】特開平１１−２４３１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようなランレングス圧縮を行う場合、フェイルメモリ上でみたフェイルビットデータの配列次第で、あまり圧縮率を上げることができないという問題がある。以下、この問題について具体的に説明する。
【０００６】
図９は、フェイルメモリ２０２に記憶されたフェイルビットデータの配列を概略的に示す図である。図９中に示されるＸ軸−Ｙ軸上のマトリクスは、フェイルメモリが有する２次元のアドレス（簡略化したもの）に対応する。また図９中、「×」のシンボルは、ＤＵＴ上でそのビット（アドレス）がフェイルと判定されたことを表す。
【０００７】
図９に示される例では、Ｘ軸方向及びＹ軸方向にそれぞれ並んだ２本のラインフェイル（参照符号ＬＦｘ，ＬＦｙ）が存在している。このうちＸ軸方向のラインフェイルは、例えばＤＵＴのビット線不良を要因とするものであり、ＤＵＴ上である１つの行のビット線が不良であるために、その行のセルが全てフェイルと判定されたものである。同様に、Ｙ軸方向のラインフェイルは、例えばＤＵＴのワード線不良を要因とするものであり、ＤＵＴ上である１つの列のワード線が不良であるために、その列のセルが全てフェイルと判定されたものである。
【０００８】
このとき、例えばフェイルメモリをＸ軸方向（行方向）にサーチしてランレングス圧縮を行った場合、図９に示されるようなＹ軸方向のラインフェイルが存在していると、全てのＹライン（Ｙ０〜Ｙｍａｘ）上で連続する正常ビット（「×」印以外）の連続長が断たれてしまうため、その度にランレングス圧縮率が落ちてしまう。その結果、解析サーバ２０４へのデータ転送効率をあまり向上することができなくなり、さらには転送先の解析サーバ２０４でもハードディスク２０５の容量が圧迫されやすくなってしまう。
【０００９】
そこで本発明は、ランレングス圧縮によるデータの圧縮率を向上することでデータの転送効率を高め、さらには記録するべきデータ量を軽減してハードディスク等でのデータ占有率を改善することを課題とする。
【課題を解決するための手段】
【００１０】
本発明は、被試験対象に対して複数回の試験を実行する半導体試験装置において、１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイルデータを出力する判定部と、毎回の試験で前記判定部から出力されるフェイルデータを記憶するフェイルメモリと、通常の試験よりも判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを記憶するバッファメモリと、前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを予め所定の解析部に転送した後、今回の試験で前記フェイルメモリに記憶されたフェイルデータと、前記バッファメモリに記憶されたフェイルデータとの差分データを演算し、この差分データを圧縮して前記解析部に転送するデータ処理手段とを備えたものである。
【００１１】
本発明の半導体試験装置では、同一の被試験対象について、過去の試験で得られたフェイルデータをバッファメモリに記憶しておき、これを毎回の試験で得られるフェイルの予測データとして扱うものとしている。すなわち、過去の試験でフェイルと判定されたビット（アドレス）は、その後の試験においても同様にフェイルと判定される可能性（確率）が高い。そこで、過去のフェイルデータをバッファメモリに記憶しておき、これを予測データとして、毎回の試験でフェイルメモリに記憶される実際のフェイルデータとの差分をとれば、それだけデータ量は少なくなる。
【００１２】
そして、解析部にフェイルデータを転送する際は、毎回の試験で得られた実際のフェイルデータをそのまま圧縮して転送するのではなく、予測データとの差分データだけを圧縮することにより、大幅に圧縮率を向上することができる。一方、解析部には、過去の試験で得られたフェイルデータ（予測データと同じもの）が予め転送されているので、解析部では、転送されてきた差分データと、予め転送されたフェイルデータとの差分から、実際のフェイルデータを復元することができる。
【００１３】
また本発明は、被試験対象に対して複数回の試験を実行する半導体試験装置において、１回の試験ごとに試験結果として良否を判定し、不良と判定した場合にフェイルデータを出力する判定部と、毎回の試験で前記判定部から出力されるフェイルデータを記憶するフェイルメモリと、毎回の試験で前記フェイルメモリからフェイルデータを受け取り、最新の実フェイルデータとして更新する第１のバッファメモリと、通常の試験よりも判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを前記フェイルメモリから受け取って記憶する第２のバッファメモリと、前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータを予め所定の解析部に転送した後、今回の試験で前記第１のバッファメモリに更新された実フェイルデータと前記第２のバッファメモリに記憶されたフェイルデータとの差分データを演算し、この差分データを圧縮して前記解析部に転送するデータ処理手段とを備えた構成であってもよい。
【００１４】
また本発明において、前記データ処理手段は、前記実フェイルデータと前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータとの排他的論理和の演算を行うことにより前記差分データを演算してもよい。
【００１５】
また本発明において、前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータは複数記憶され、各フェイルデータの論理和の演算を行ったフェイルデータを用いて、前記データ処理手段は前記差分データを演算することが好ましい。
【００１６】
さらに本発明において、前記解析部は、毎回の試験について前記データ処理手段により転送された前記差分データと、予め転送された前記判定基準が緩和されたテスト条件で試験を行ったときのフェイルデータとの差分から、実際のフェイルデータを復元することができる。
【発明の効果】
【００１７】
本発明によれば、毎回の試験で得られる実際のフェイルデータをそのまま圧縮することなく、予測データとの差分だけを圧縮して転送することができる。このため、圧縮率を大幅に向上して、データの転送効率を高め、またハードディスク等の記録媒体に書き込むデータ容量を少なくすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の一実施形態について図面を用いて詳細に説明する。
【００１９】
図１は、半導体試験装置の一実施形態として、メモリテストシステムの構成（一部）を示す概略図である。なお、メモリテストシステムの全体的な構成は従来技術（図８参照）で説明したものと同様であり、ここでは重複した説明を省略する。したがって、図１には１つのメモリテスタ２０１だけが示されているが、解析サーバ２０４には複数のメモリテスタ２０１が接続されているものとする。また解析サーバ２０４は、外部記憶装置としてのハードディスク２０５を備えている（図８参照）。
【００２０】
本実施形態において、ＤＵＴ１００は例えば半導体メモリデバイスであり、このＤＵＴ１００は製造ライン上で個別にパッケージされた状態、もしくはウェハ上に形成された状態にある。ＤＵＴ１００には、図示しないパターン発生部から試験信号が入力され、その結果、ＤＵＴ１００からの出力が判定部１０２に入力される。判定部１０２は、ＤＵＴ１００からの出力信号と期待値パターンとを比較し、ＤＵＴ１００のアドレスごとに良否（パス又はフェイル）を判定する。フェイルメモリ２０２は、毎回の試験で判定部１０２から出力される判定結果（以下、「フェイルビットデータ」と称する。）を記憶する。
【００２１】
本実施形態では、メモリテスタ２０１に２つのバッファメモリＡ１０６（第１のバッファメモリ）及びバッファメモリＢ１０８（第２のバッファメモリ）が設けられている。このうちバッファメモリＡ１０６には、毎回の試験でフェイルメモリ２０２に記憶されたフェイルビットデータがコピーされる。またバッファメモリＡ１０６では、コピーされたデータのランレングス圧縮や、演算を行った結果が記憶される。また、別のバッファメモリＢ１０８には、特定の試験においてバッファメモリＡ１０６からデータがコピーされる。なお、バッファメモリＡ１０６でのランレングス圧縮や、バッファメモリＢ１０８へのデータのコピーについては後に詳しく説明する。
【００２２】
メモリテスタ２０１にはデータ処理部１１０（データ処理手段）が設けられており、このデータ処理部１１０は、メモリテスタ２０１内で行われるデータの書き込みやコピー等の動作を制御する機能を有する。例えば、判定部１０２からフェイルメモリ２０２へのフェイルビットデータの書き込み命令をはじめとして、フェイルメモリ２０２からバッファメモリＡ１０６へのデータのコピー命令、バッファメモリＡ１０６からバッファメモリＢ１０８へのデータのコピー命令は、データ処理部１１０の制御の下で実行されている。またデータ処理部１１０は、図示しない演算回路にてバッファメモリＡ１０６及びバッファメモリＢ１０８に記憶されたデータの論理演算を実行させたり、演算結果をバッファメモリＡ１０６に記憶させたり、さらにバッファメモリＡ１０６に記憶されたデータを圧縮して、解析サーバ２０４に転送させたりする機能を有している。
【００２３】
この他に、メモリテスタ２０１にはテストプログラムを実行する制御部（図示されていない）が設けられており、この制御部は、ＤＵＴ１００に対して実行されるファンクションテストの進行を制御する。
【００２４】
図２は、一般的なファンクションテストプログラムの構成例を示す図である。メモリテスタ２０１において、ＤＵＴ１００のファンクションテストは、例えば図２中に示されるテスト番号１００，１０１，１０２，・・・の順番で複数回にわたり実行される。ここで、テスト番号１００，１０１の２回分は、いわゆるイージーファンクションテスト（図中に「Ｅａｓｙ  Ｆｕｎｃｔｉｏｎ  Ｔｅｓｔ（ＥＦＴ）」と表記）と呼ばれるものである。このようなイージーファンクションテストには、通常よりも判定基準が緩和されたテスト条件（図中「Ｅａｓｙ」と表記）が設定されている。なお、その他のテスト番号１０２以降については、通常のテスト条件が設定されている。
【００２５】
次に、本実施形態のメモリテストシステムの動作を説明する。図３は、テスト番号１００，１０１を実行する場合に、テストシステムにおいて実行されるデータ処理の手順を示した図である。以下、テスト番号１００から順番に説明する。
【００２６】
〔テスト番号１００〕
メモリテスタ２０１において、上記のテスト番号１００をカレントテストとしてＤＵＴ１００の試験を行う。このときフェイルメモリ２０２には、テスト番号１００の試験結果として実フェイルビットデータが記憶される。
【００２７】
ここで上記のように、テスト番号１００はイージーファンクションテスト（ＥＦＴ）であるため、通常のテスト（番号１０２以降）と比較して、判定基準が緩和されている。つまり、イージーファンクションテストでは、試験信号に対するＤＵＴ１００の出力信号が通常の期待値レベル（例えば通常閾値）に達していなくても、パスと判定されやすい傾向にある。したがって、イージーファンクションテストでパスと判定されたアドレス（セル）であっても、通常のテストではフェイルと判定される可能性が充分にある。その反面、イージーファンクションテストでフェイルと判定されたアドレス（セル）については、通常のテストでもフェイルと判定される可能性（確率）が高い。このため本実施形態では、テスト番号１００，１０１で得られたフェイルビットデータを、その後のテストにおいて予測フェイルビットデータとして扱う。これ以降、テストシステムは以下の手順を実行する。
【００２８】
（１）最初のテスト番号１００を実行すると、図３中に「（１）実フェイルビットデータコピー」として示されているように、フェイルメモリ２０２からバッファメモリＡ１０６に実フェイルビットデータをコピーする。
【００２９】
（２）次に、図３中に「（２）バッファＡとバッファＢのＯＲ演算結果コピー」として示されているように、バッファメモリＡ１０６上のデータ（実フェイルビットデータ）とバッファメモリＢ１０８上のデータ（全て０のデータ）の論理和（ＯＲ）演算を行い、その演算結果をバッファメモリＢ１０８にコピーする。
【００３０】
（３）コピーが完了すると、次に図３中に「（３）ランレングス圧縮」として示されているように、バッファメモリＡ１０６上の演算結果データのランレングス圧縮を実行する。なお、テスト番号１００を実行した段階ではバッファメモリＢ１０８のデータがブランク（全て０）であるため、ＯＲ演算の結果は最初の実フェイルビットデータと変わらない。
【００３１】
（４）データ圧縮が完了すると、次に図３中に「（４）データ転送」として示されているように、バッファメモリＡ１０６上の圧縮データを解析サーバ２０４に転送させる。なお解析サーバ２０４では、受け取った圧縮データを上記のハードディスク２０５に保存する。
【００３２】
〔テスト番号１０１〕
次にメモリテスタ２０１において、上記のテスト番号１０１をカレントテストとしてＤＵＴ１００の試験を行う。フェイルメモリ２０２には、テスト番号１０１の試験結果として今回の実フェイルビットデータが記憶される。なお、テスト番号１０１もまたイージーファンクションテスト（ＥＦＴ）である。この後は上記（１）〜（４）と同様の手順となる。
【００３３】
図４は、予測フェイルビットデータの作成イメージを一例として示した図である。すなわち、テスト番号１００，１０１まで進んだ段階で予測フェイルビットデータは、最初のテスト番号１００（図４中「Ｔｅｓｔ１００」）で得られた実フェイルビットデータと、次のテスト番号１０１（図４中「Ｔｅｓｔ１０１」）で得られた実フェイルビットデータとをＯＲ演算した結果となる。なお、図４の例では簡略化されているが、テスト番号１０１で得られた実フェイルビットデータの中にはＹ軸方向のラインフェイルが存在している（図６，図７において同じ）。
【００３４】
〔テスト番号１０２〕
次に図５は、テスト番号１０２以降を実行する場合に、テストシステムにおいて実行されるデータ処理の手順を示した図である。以下、テスト番号１０２から順番に説明する。
【００３５】
〔テスト番号１０２〕
メモリテスタ２０１において、上記のテスト番号１０２をカレントテストとしてＤＵＴ１００の試験を行う。このときフェイルメモリ２０２には、テスト番号１０２の試験結果として実フェイルビットデータが記憶される。テスト番号１０２以降は通常の条件で行われる。この場合、同じＤＵＴ１００については、過去のイージーファンクションテストでフェイルになったアドレス（セル）は、ここでも同様にフェイルになると予測できる。そこで、これ以降、テストシステムは以下の手順を実行する。
【００３６】
（１）通常の条件でテスト番号１０２を実行すると、図５中に「（１）実フェイルビットデータコピー」として示されているように、フェイルメモリ２０２からバッファメモリＡ１０６に実フェイルビットデータをコピーする。
【００３７】
（２）次に、図５中に「（２）バッファＡとバッファＢのＸＯＲ演算結果コピー」として示されているように、バッファメモリＡ１０６上のデータ（実フェイルビットデータ）とバッファメモリＢ１０８上の予測フェイルビットデータの排他的論理和（ＸＯＲ）演算を行い、その演算結果をバッファメモリＡ１０６にコピーする。このときの演算結果は、過去に行われた２回（テスト番号１００，１０１）のフェイルビットデータのＯＲ演算結果と，今回のテスト番号１０２のフェイルビットデータとの差分データとなる。
【００３８】
（３）コピーが完了すると、次に図５中に「（３）ランレングス圧縮」として示されているように、バッファメモリＡ１０６上の演算結果データのランレングス圧縮を実行する。なお、ここで圧縮されるデータは、上記（２）で演算された差分データであるため、それだけ高い圧縮率で処理することができる。
【００３９】
（４）データ圧縮が完了すると、次に図５中に「（４）データ転送」として示されているように、バッファメモリＡ１０６上の圧縮データを解析サーバ２０４に転送させる。ここで転送される圧縮データもまた、上記（３）で高い圧縮率で処理されているため、それだけデータ転送効率を向上することができる。また同様に、解析サーバ２０４では受け取った圧縮データを上記のハードディスク２０５に保存するが、ここでもデータ容量が小さく抑えられているため、ハードディスク２０５の空き容量が圧迫されにくい。
【００４０】
〔テスト番号１０３〕
次にメモリテスタ２０１において、テスト番号１０３をカレントテストとしてＤＵＴ１００の試験を行う。このときフェイルメモリ２０２には、テスト番号１０３の試験結果として今回の実フェイルビットデータが記憶される。この後は上記（１）〜（４）と同様の手順となる。
【００４１】
図６は、差分フェイルビットデータ（差分データ）の作成イメージを一例として示した図である。テスト番号１００〜１０２まで進んだ段階では、予測フェイルビットデータが既にバッファメモリＢ１０８上にあり、これと今回のテスト番号１０２（図６中「Ｔｅｓｔ１０２」）で得られた実フェイルビットデータとのＸＯＲをとると、得られる差分フェイルビットデータは極めて簡素な内容（フェイルビットが少ない状態）となる。
【００４２】
さらに、今回のテスト番号１０２で得られた実フェイルビットデータの中にもＹ軸方向のラインフェイルが存在しているが、同様のラインフェイルが予測フェイルビットデータの中にも存在しているため、ランレングス圧縮に際してラインフェイルを除外することができることがわかる。このように、本実施形態では過去のイージーファンクションテストにおいて得られたフェイルビットデータを予測データとして利用することにより、ランレングス圧縮率を大幅に向上することができる。
【００４３】
〔データの復元〕
図７は、解析サーバ２０４による実フェイルビットデータの復元イメージを一例として示した図である。解析サーバ２０４は、先ずテスト番号１００，１０１が終わった段階でメモリテスタ２０１から転送されてきた圧縮データを解凍し、フェイルビットデータとして復元する。このとき解析サーバ２０４で復元したデータは、バッファメモリＢ１０８上の予測フェイルビットデータに等しい。
【００４４】
次に、テスト番号１０２が終わった段階で、メモリテスタ２０１からランレングス圧縮されたデータが転送されてくると、解析サーバ２０４は、この圧縮データを解凍して、フェイルビットデータとして復元する。このとき解析サーバ２０４で復元したデータは、テスト番号１０２の実フェイルビットデータと、予測フェイルビットデータとの差分データ（図７中に「差分フェイルビットデータ」と表記）である。
【００４５】
そして解析サーバ２０４は、これら予測フェイルビットデータと差分フェイルビットデータとをＸＯＲ演算することで、最終的にテスト番号１０２で得られた実フェイルビットデータを復元することができる。なお、テスト番号１０３以降についても同様の処理を行い、毎回の試験で得られた実フェイルビットデータを解析サーバ２０４で復元可能である。
【００４６】
本発明は上述した一実施形態に制約されることなく、種々に変形・応用が可能である。例えば、一実施形態では２つのバッファメモリＡ１０６，Ｂ１０８をメモリテスタ２０１に設けているが、例えば１つのバッファメモリの領域を分割し、それぞれを使い分けてもよい。
【００４７】
また、一実施形態ではイージーファンクションテストを２回行っているが、イージーファンクションテストは最低１回行うだけでもよいし、逆に３回以上行ってもよい。
【図面の簡単な説明】
【００４８】
【図１】メモリテストシステムの構成（一部）を示す概略図である。
【図２】一般的なファンクションテストプログラムの構成例を示す図である。
【図３】テスト番号１００，１０１を実行する場合に、テストシステムにおいて実行されるデータ処理の手順を示した図である。
【図４】予測フェイルビットデータの作成イメージを一例として示した図である。
【図５】テスト番号１０２以降を実行する場合に、テストシステムにおいて実行されるデータ処理の手順を示した図である。
【図６】差分フェイルビットデータ（差分データ）の作成イメージを一例として示した図である。
【図７】解析サーバによる実フェイルビットデータの復元イメージを一例として示した図である。
【図８】従来のメモリテストシステムの構成を示した概略図である。
【図９】フェイルメモリに記憶されたフェイルビットデータの配列を概略的に示す図である。
【符号の説明】
【００４９】
１００    ＤＵＴ
１０２    判定部
１０６    バッファメモリＡ
１０８    バッファメモリＢ
１１０    データ処理部
２０１    メモリテスタ
２０２    フェイルメモリ
２０４    解析サーバ
２０５    ハードディスク
【図１】
0005029172.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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