(57)【特許請求の範囲】
【請求項１】
第１素子分離層によってピクセル部及び周辺部が定義された半導体基板と、
前記ピクセル部に形成された第１読み取り回路及び第２読み取り回路と、
前記半導体基板上に形成された下部配線及びパッドを含む層間絶縁層と、
前記第１及び第２読み取り回路にそれぞれ繋がった下部配線と繋がるように前記層間絶縁層上に配置されて、ギャップ領域によって単位ピクセル毎に分離された第１及び第２フォトダイオードパターンと、
前記第１及び第２フォトダイオードパターンを含む層間絶縁層上に配置された第２素子分離層と、
前記第１フォトダイオードパターン及び周辺部の下部配線と繋がるように前記第２素子分離層上に形成された上部配線と、
前記パッドが露出するように前記第２素子分離層及び層間絶縁層に形成されたパッドホールと、
前記上部配線及びパッドホールを含む層間絶縁層上に形成された保護層と、
を含むイメージセンサ。
【請求項２】
前記第２素子分離層は、前記第１フォトダイオードパターンを部分的に露出させる第１ビアホールと、前記周辺部の下部配線を露出させる第２ビアホールを含み、
前記上部配線は、前記第１ビアホール及び第２ビアホールを通じて、前記第１フォトダイオードパターン及び前記周辺部の下部配線と電気的に繋がることを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記第２読み取り回路と繋がる第２フォトダイオードパターンは、ダミーピクセルであり、前記ダミーピクセルによって基準電圧を測定することができることを特徴とする請求項１に記載のイメージセンサ。
【請求項４】
前記第１及び第２読み取り回路は、前記半導体基板に形成された電気接合領域を含み、  前記電気接合領域は、前記半導体基板に形成された第１導電型イオン注入領域と、前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域と、を含むことを特徴とする請求項１に記載のイメージセンサ。
【請求項５】
前記電気接合領域の上部に、前記下部配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項４に記載のイメージセンサ。
【請求項６】
前記電気接合領域は、ＰＮＰ接合であることを特徴とする請求項４に記載のイメージセンサ。
【請求項７】
前記第１及び第２読み取り回路は、トランジスタ両側のソース及びドレーンの電位差があることを特徴とする請求項１に記載のイメージセンサ。
【請求項８】
前記トランジスタは、トランスファトランジスタであり、前記トランジスタのソースのイオン注入濃度がフローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする請求項７に記載のイメージセンサ。
【請求項９】
前記電気接合領域の一側に、前記下部配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項４に記載のイメージセンサ。
【請求項１０】
前記第１導電型連結領域は、素子分離領域と接して前記電気接合領域と繋がったことを特徴とする請求項９に記載のイメージセンサ。
【請求項１１】
半導体基板に第１素子分離層を形成して、ピクセル部及び周辺部を定義する段階と、
前記ピクセル部の半導体基板に、第１読み取り回路及び第２読み取り回路を形成する段階と、
前記半導体基板上に下部配線及びパッドを含む層間絶縁層を形成する段階と、
前記ピクセル部に対応する前記層間絶縁層上に、結晶型構造を持つフォトダイオード層を形成する段階と、
前記第１及び第２読み取り回路とそれぞれ繋がるように前記フォトダイオード層にギャップ領域を形成して、単位ピクセル毎に分離される第１及び第２フォトダイオードパターンを形成する段階と、
前記第１及び第２フォトダイオードパターンが形成された前記層間絶縁層上に、第２素子分離層を形成する段階と、
前記第１フォトダイオードパターン及び周辺部の下部配線と電気的に繋がるように、前記第２素子分離層上に上部配線を形成する段階と、
前記パッドが露出するように、前記第２素子分離層及び前記層間絶縁層にパッドホールを形成する段階と、
前記上部配線及びパッドホールを含む層間絶縁層上に、保護層を形成する段階と、
を含むイメージセンサの製造方法。
【請求項１２】
前記半導体基板に第１及び第２読み取り回路を形成する段階は、前記半導体基板に電気接合領域を形成する段階を含み、
前記半導体基板に電気接合領域を形成する段階は、前記半導体基板に第１導電型イオン注入領域を形成する段階と、前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階と、を含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
【請求項１３】
前記電気接合領域上部に、前記下部配線と繋がる第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１４】
前記第１導電型連結領域を形成する段階は、前記配線に対するコンタクトエッチング後に進行されることを特徴とする請求項１３に記載のイメージセンサの製造方法。
【請求項１５】
前記電気接合領域の一側に、前記下部配線と繋がる第１導電型連結領域を形成する段階を更に含むことを特徴とする請求項１２に記載のイメージセンサの製造方法。
【請求項１６】
前記第１導電型連結領域は、素子分離領域と接して前記電気接合領域と繋がるように形成することを特徴とする請求項１５に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学的映像を電気的信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けることができる。
【０００３】
従来の技術では、基板にフォトダイオードをイオン注入方式で形成させる。ところが、チップサイズの増加なしにピクセル数の増加を目的に、フォトダイオードのサイズがますます減少することによる受光部面積の縮小で、結像性能（Image Quality）が劣化する傾向を見せている。
【０００４】
また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射されるフォトンの数も減少する傾向を見せている。
【０００５】
これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着するとか、ウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法で読み取り回路をシリコン基板に形成させて、フォトダイオードは読み取り回路上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。フォトダイオードと読み取り回路は配線を通じて繋がるようになる。
【０００６】
従来技術によれば、フォトダイオードの表面を保護するために複数の絶縁層が形成される。前記保護層は互いに違う物質で形成されるので、前記保護層を通り抜けて、光は反射されるか吸収されて、フォトダイオードの感度が落ちることがある。
【０００７】
また、従来技術によれば、イメージセンサは、温度などの周辺要素によって漏洩電流が発生されて、これによって暗電流が誘発されるという問題がある。
【０００８】
また、従来技術によれば、トランスファトランジスタ両側のソース及びドレーンが高濃度のＮ型でドーピングされているので、電荷共有現象が発生するという問題がある。電荷共有現象が発生すれば、出力画像の感度を低下させて、画像エラーを発生させることもある。また、従来技術によれば、フォトダイオードと読み取り回路の間に、フォトチャージ（Photo Charge）が円滑に移動することができなくて、暗電流が発生したり、彩度及び感度の低下問題が発生したりしている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明はこうした状況に鑑みてなされたものであり、その目的は、垂直型フォトダイオードを採用して、且つダミーピクセルを形成して漏洩電流を測定することができるイメージセンサ及びその製造方法を提供しようとする。
【課題を解決するための手段】
【００１０】
本発明のある態様に係るイメージセンサは、第１素子分離層によってピクセル部及び周辺部が定義された半導体基板と、前記ピクセル部に形成された第１読み取り回路及び第２読み取り回路と、前記半導体基板上に形成された下部配線及びパッドを含む層間絶縁層と、前記第１及び第２読み取り回路にそれぞれ繋がった下部配線と繋がるように前記層間絶縁層上に配置されて、ギャップ領域によって単位ピクセル毎に分離された第１及び第２フォトダイオードパターンと、前記第１及び第２フォトダイオードパターンを含む層間絶縁層上に配置された第２素子分離層と、前記第１フォトダイオードパターン及び周辺部の下部配線と繋がるように前記第２素子分離層上に形成された上部配線と、前記パッドが露出するように前記第２素子分離層及び層間絶縁層に形成されたパッドホールと、前記上部配線及びパッドホールを含む層間絶縁層上に形成された保護層を含む。
【００１１】
本発明の他の態様に係るイメージセンサの製造方法は、半導体基板に第１素子分離層を形成して、ピクセル部及び周辺部を定義する段階と、前記ピクセル部の半導体基板に、第１読み取り回路及び第２読み取り回路を形成する段階と、前記半導体基板上に下部配線及びパッドを含む層間絶縁層を形成する段階と、前記ピクセル部に対応する前記層間絶縁層上に、結晶型構造を持つフォトダイオード層を形成する段階と、前記第１及び第２読み取り回路とそれぞれ繋がるように前記フォトダイオード層にギャップ領域を形成して、単位ピクセル毎に分離される第１及び第２フォトダイオードパターンを形成する段階と、前記第１及び第２フォトダイオードパターンが形成された前記層間絶縁層上に、第２素子分離層を形成する段階と、前記第１フォトダイオードパターン及び周辺部の下部配線と電気的に繋がるように、前記第２素子分離層上に上部配線を形成する段階と、前記パッドが露出するように、前記第２素子分離層及び前記層間絶縁層にパッドホールを形成する段階と、前記上部配線及びパッドホールを含む層間絶縁層上に、保護層を形成する段階を含む。
【発明の効果】
【００１２】
本発明によれば、読み取り回路が形成された半導体基板上に前記フォトダイオードが形成されて、イメージセンサの垂直型集積を成すことができる。
【００１３】
また、実質的な動作を行うメインピクセル及び基準ピクセルとして使われるダミーピクセルが形成されて、素子の性能を向上させることができる。
【００１４】
また、フォトダイオードとカラーフィルターの間に単層の保護膜が形成されることで、感度を向上させることができる。
【００１５】
更に実施例によれば、Si表面のE-Fieldが発生しなくなり、これは、３次元集積（３-D Integrated）ＣＩＳの暗電流の減少に寄与することができる。
【発明を実施するための最良の形態】
【００１６】
実施例によるイメージセンサ及びその製造方法を添付された図面を参照して詳しく説明する。
＜第１実施例＞
【００１７】
図９は、実施例によるイメージセンサを図示した断面図である。
【００１８】
実施例によるイメージセンサは、第１素子分離層１１０によってピクセル部Ａ及び周辺部Ｂが定義された半導体基板１００と、前記ピクセル部Ａに形成された第１読み取り回路１２０及び第２読み取り回路１２０ａと、前記半導体基板１００上に形成された下部配線１５０、１５０ａ及びパッド１８０を含む層間絶縁層１６０と、前記第１及び第２読み取り回路１２０、１２０ａにそれぞれ繋がった下部配線１５０、１５０ａと繋がるように前記層間絶縁層１６０上に配置されて、ギャップ領域２５によって単位ピクセル毎に分離された第１及び第２フォトダイオードパターン４５、４５ａと、前記第１及び第２フォトダイオードパターン４５、４５ａを含む層間絶縁層１６０上に配置された第２素子分離層６０と、前記第１フォトダイオードパターン４５及び周辺部Ｂの下部配線１７０と繋がるように前記第２素子分離層６０上に形成された上部配線７０と、前記パッド１８０が露出するように前記第２素子分離層６０及び層間絶縁層１６０に形成されたパッドホール６３と、前記上部配線７０及びパッドホール６３が形成された前記層間絶縁層１６０上に形成された保護層８０を含む。
【００１９】
前記保護層８０は、前記パッドホール６３を通じてパッド１８０上に形成される。例えば、前記保護層８０は、ＴＥＯＳ膜を１０００〜２０００Åの厚さで形成されることができる。
【００２０】
前記上部配線７０は、前記第１ビアホール６１を通じて前記第１フォトダイオードパターン４５と電気的に繋がっている。また、前記上部配線７０は、前記第２ビアホール６２を通じて前記周辺部Ｂの下部配線１７０と電気的に繋がることができる。図示されてはないが、前記上部配線７０は、メッシュタイプに形成されて前記第１フォトダイオードパターン４５及び前記周辺部Ｂの下部配線１７０と選択的に繋がっている。すなわち、前記上部配線７０は、前記第１フォトダイオードパターン４５の受光領域を覆わないように形成されることができる。そして、前記上部配線７０は、前記第１ビアホール６１より前記第２ビアホール６２まで繋がった形態で形成されて、前記第２フォトダイオードパターン４５ａの周辺を覆うように形成されている。
【００２１】
前記第１フォトダイオードパターン４５は、前記上部配線７０と繋がって実質的な動作を行うメインピクセルである。前記第２フォトダイオードパターン４５ａは、前記上部配線７０と繋がってないダミーピクセルである。ダミーピクセルとして使われる前記第２フォトダイオードパターン４５ａは、リセットラインとして使われる上部配線７０と繋がらない。すなわち、前記第２フォトダイオードパターン４５ａは、前記上部配線７０の漏洩要因を排除することができるので、正確な漏洩電流の測定が可能である。よって、前記第２フォトダイオードパターン４５ａは、漏洩電流を測定するための基準ピクセルとして使うことができる。
【００２２】
前記半導体基板１００の第１及び第２読み取り回路１２０、１２０ａは、前記半導体基板１００に形成された電気接合領域１４０を含むことができる。
【００２３】
実施例によるイメージセンサによれば、前記読み取り回路とフォトダイオードの垂直型集積を採用しつつ、フォトダイオード及びパッドを保護する保護層が単層に形成されて、感度を向上させることができる。
【００２４】
図９の図面符号の中、説明してない図面符号は、以下製造方法にて説明することにする。
【００２５】
図１ないし図９を参照して、第１実施例のイメージセンサの製造方法を説明する。
【００２６】
図１を参照して、半導体基板１００のピクセル部Ａに、第１及び第２読み取り回路１２０、１２０ａが形成される。そして、前記第１及び第２読み取り回路１２０、１２０ａとそれぞれ繋がる下部配線１５０、１５０ａを含む層間絶縁層１６０が形成される。
【００２７】
図２を参照して、前記第１及び第２読み取り回路１２０、１２０ａと下部配線１５０、１５０ａを詳しく説明する。ここで、前記第１及び第２読み取り回路１２０、１２０ａは同一なので、第１読み取り回路１２０を基準として説明する。
【００２８】
まず、図２のように、第２導電型半導体基板１００に第１素子分離層１１０を形成してアクティブ領域を定義する。そして、前記アクティブ領域に単位ピクセル毎にトランジスタを含む第１読み取り回路１２０を形成する。例えば、前記第１読み取り回路１２０は、トランスファトランジスタ（Ｔｘ）１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、セレクトトランジスタ（Ｓｘ）１２７を含んで形成することができる。以後、フローティングディフュージョン領域１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。
【００２９】
前記半導体基板１００に第１読み取り回路１２０を形成する段階は、前記半導体基板１００に電気接合領域１４０を形成する段階、及び前記電気接合領域１４０上部に前記下部配線１５０ａと繋がる第１導電型連結領域１４７を形成する段階を含むことができる。
【００３０】
例えば、前記電気接合領域１４０は、ＰＮ接合であることがあるが、これに限定されるのではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮ接合１４０は、図２のようにＰ０（１４５）／Ｎ−（１４３）／Ｐ−（１４１）接合であることがあるが、これに限定されるのではない。前記半導体基板１００は、第２導電型に導電されていることがあるが、これに限定されるのではない。
【００３１】
実施例によれば、トランスファトランジスタ両側のソース及びドレーンの間に電位差があるように素子設計をして、フォトチャージの完全なダンピングが可能になれる。これによって、フォトダイオードで発生したフォトチャージが、フローティングディフュージョン領域にダンピングされることによって、出力画像の感度を高めることができる。
【００３２】
すなわち、実施例は図２のように、第１読み取り回路１２０が形成された半導体基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両側のソース及びドレーンの間に電位差があるようにして、フォトチャージの完全なダンピングが可能になれる。
【００３３】
以下、実施例のフォトチャージのダンピング構造に対して具体的に説明する。
【００３４】
実施例で、Ｎ＋接合であるフローティングディフュージョン領域１３１ノードと違い、電気接合領域１４０であるＰ／Ｎ／Ｐ接合１４０は、印加電圧が全部伝達されずに所定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage）と呼び、ピニング電圧はＰ０（１４５）及びＮ−（１４３）のドーピング濃度に寄り掛かる。
【００３５】
具体的に、フォトダイオードパターン４５で生成された電子は、ＰＮＰ接合１４０に移動するようなり、トランスファトランジスタ１２１のオンの時、ＦＤ１３１のノードに伝達されて電圧に変換される。
【００３６】
Ｐ０／Ｎ−／Ｐ−接合１４０の最大電圧値は、ピニング電圧になり、ＦＤ１３１のノードの最大電圧値は、Ｖｄｄ−Ｒｘ  Ｖｔｈになるので、トランスファトランジスタ１２１両側間の電位差によって電荷共有現象が発生せずに、チップ上部のフォトダイオード２１０で発生した電子がＦＤ１３１のノードに完全ダンピングされることができる。
【００３７】
すなわち、実施例で、半導体基板１００であるシリコン基板に、Ｎ＋／Ｐウェル接合ではないＰ０／Ｎ−／Ｐウェル接合を形成させた理由は、４−Ｔｒ  ＡＰＳリセット動作時、Ｐ０／Ｎ−／Ｐウェル接合でＮ−（１４３）に＋電圧が印加されて、Ｐ０（１４５）及びＰウェル（１４１）には接地電圧が印加されるので、所定の電圧以上ではＰ０／Ｎ−／Ｐウェル二重接合がＢＪＴ構造の場合のようにピンチオフが発生するようになる。これをピニング電圧と呼ぶ。したがって、トランスファトランジスタ１２１両側のソース及びドレーン間に電位差が発生するようなり、トランスファトランジスタのオン／オフの動作時における電荷共有現象を防止することができる。
【００３８】
したがって、従来技術のように、単純にフォトダイオードがＮ＋接合に繋がった場合と違い、実施例によれば彩度及び感度の低下などの問題を防止することができる。
【００３９】
つぎに、実施例によれば、フォトダイオードと読み取り回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、彩度及び感度の低下を防止することができる。
【００４０】
このために、第１実施例は、Ｐ０／Ｎ−／Ｐ−接合１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７を形成することができる。前記Ｎ＋領域１４７は、前記Ｐ０（１４５）を貫いてＮ−（１４３）に接触するように形成することができる。
【００４１】
一方、このような第１導電型連結領域１４７が漏出源になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、実施例は、第１メタルコンタクト１５１ａのエッチング後にプラグインプラント（Plug Implant）を行うことができるが、これに限定されるのではない。例えば、イオン注入パターン（図示してない）を形成して、これをイオン注入マスクにして第１導電型連結領域１４７を形成することもできる。
【００４２】
すなわち、第１実施例のように、コンタクト形成部にだけ局所的にＮ＋ドーピングをした理由は、暗信号を最小化しながらオーミックコンタクト形成を円滑にさせるためである。従来技術のように、トランスファトランジスタソース部全体をＮ＋ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。
【００４３】
次に、前記半導体基板１００上に層間絶縁層１６０を形成して、下部配線１５０、１５０ａを形成することができる。前記下部配線１５０、１５０ａは、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４ａを含むことができるが、これに限定されるのではない。
【００４４】
図１及び図２を参照して、前記下部配線１５０、１５０ａは、単位ピクセル毎に形成されて、フォトダイオードと前記第１及び第２第１読み取り回路１２０、１２０ａを連結してフォトダイオードの光電荷を送る役割をすることができる。前記第１及び第２第１読み取り回路１２０、１２０ａと繋がる下部配線１５０、１５０ａの形成の時、周辺部Ｂの下部配線１７０も形成されることができる。前記下部配線１５０、１５０ａ、１７０は、金属、合金またはシリサイドを含む多様な伝導性物質で形成されることができる。
【００４５】
前記ピクセル部Ａの第１第１読み取り回路１２０と繋がった下部配線１５０は、実質的な動作を行うメインピクセルと繋がって、前記第２第１読み取り回路１２０ａと繋がる下部配線１５０ａは、ダミーピクセルと繋がることができる。また、前記下部配線１５０の第３メタル１５３の形成時、前記周辺部Ｂにはパッド１８０が形成されることができる。
【００４６】
図３を参照して、前記層間絶縁層１６０上にフォトダイオード層４０が形成される。前記フォトダイオード層４０は、n型不純物領域n０及びp型不純物領域p+に形成されることができる。よって、前記フォトダイオード層４０は、ＰＮ接合を持つことができる。
【００４７】
前記フォトダイオード層４０は、結晶型キャリア基板にイオン注入工程を行って形成されることができる。図示されてはないが、前記結晶型キャリア基板は、単結晶または多結晶のシリコーン基板であり、ｐ型不純物またはｎ型不純物がドーピングされた基板であることがある。前記フォトダイオード層４０は、前記結晶型キャリア基板内部にｎ型不純物を注入した後、前記ｎ型不純物上にｐ型不純物を順次にイオン注入して形成されることができる。よって、前記フォトダイオード層４０は、ＰＮ接合を持つことができる。そして、前記フォトダイオード層４０が形成された結晶型キャリア基板を、前記半導体基板１００にポンディング工程によって結合させた後、前記フォトダイオード層４０が残るように前記結晶型キャリア基板を取除く。
【００４８】
実施例によれば、ｎ型不純物領域の厚さがｐ型不純物領域の厚さより厚く形成されることで、電荷貯蔵容量（Charge storing capacity）を増加させることができる。すなわち、ｎ層をもっと厚く形成して面積を拡張させることで、光電子を含むことができるキャパシティーを向上させることができる。
【００４９】
よって、前記半導体基板１００上にフォトダイオード層４０が形成されて、垂直型集積を成すようになる。
【００５０】
図４を参照して、前記ピクセル部Ａの層間絶縁層１６０上に、単位ピクセル毎に分離された第１及び第２フォトダイオードパターン４５、４５ａが形成される。
【００５１】
前記第１及び第２フォトダイオードパターン４５、４５ａは、前記フォトダイオード層４０にハードマスク５５を形成した後、蝕刻工程によって形成されることができる。前記ハードマスク５５は、ＴＥＯＳ膜のような酸化膜で形成される。前記ハードマスク５５は、前記フォトダイオード層４０を単位ピクセル毎にパターニングするためのもので、前記ピクセル部Ａの下部配線１５０、１５０ａにそれぞれ対応するように前記フォトダイオード層４０に形成される。前記ハードマスク５５を蝕刻マスクとして前記フォトダイオード層４０を蝕刻すれば、前記下部配線１５０、１５０ａとそれぞれ繋がる第１及び第２フォトダイオードパターン４５、４５ａが形成される。そして、前記第１及び第２フォトダイオードパターン４５、４５ａの間には、前記層間絶縁層１６０を選択的に露出させるギャップ領域２５が形成される。
【００５２】
よって、前記第１及び第２フォトダイオードパターン４５は、ギャップ領域２５によって単位ピクセル毎に分離されて、下部配線１５０、１５０ａとそれぞれ繋がることができる。この時、前記下部配線１５０と繋がる第１フォトダイオードパターン４５は、実質的に動作する単位ピクセルであり、前記下部配線１５０ａと繋がる第２フォトダイオードパターン４５ａは、ダミーピクセルであることがある。
【００５３】
また、前記周辺部Ｂの前記フォトダイオード層４０は除去されて、前記周辺部Ｂに対応する前記層間絶縁層１６０及び下部配線１７０が露出される。
【００５４】
図５を参照して、前記第１及び第２フォトダイオードパターン４５、４５ａが形成された層間絶縁層１６０上に、第２素子分離層６０が形成される。前記第２素子分離層６０は、酸化膜のような絶縁層で形成されることができる。前記第２素子分離層６０は、前記ギャップ領域２５の内部を埋めながら前記層間絶縁層１６０上に形成される。よって、前記第１及び第２フォトダイオードパターン４５、４５ａは、前記第２素子分離層６０によって絶縁されることができる。
【００５５】
また、前記第２素子分離層６０は、前記層間絶縁層１６０の上部全体面に形成される。よって、前記第１及び第２フォトダイオードパターン４５、４５ａの表面及び前記周辺部Ｂに形成された素子を保護することができる。
【００５６】
次に、前記第２素子分離層６０に、前記第１フォトダイオードパターン４５を露出させる第１ビアホール６１、及び前記周辺部の下部配線１７０を露出させる第２ビアホール６２が形成される。前記第１及び第２ビアホール６１、６２は、フォトリソグラフィ及び蝕刻工程によって、前記第２素子分離層６０を部分的に取除くことで形成されることができる。
【００５７】
図６を参照して、前記第１及び第２ビアホール６１、６２を含む第２素子分離層６０上に、上部配線７０が形成される。前記上部配線７０は、前記第１及び第２ビアホール６１、６２を含む第２素子分離層６０上に、導電性物質を蒸着することで形成されることができる。例えば、前記上部配線７０は、チタン、アルミニウム、銅、コバルト及びタングステンのような導電性物質で形成されることができる。
【００５８】
前記上部配線７０は、前記第１ビアホール６１を通じて前記第１フォトダイオードパターン４５と電気的に繋がることができる。また、前記上部配線７０は、前記第２ビアホール６２を通じて前記周辺部Ｂの下部配線１７０と電気的に繋がることができる。
【００５９】
図示されてはないが、前記上部配線７０は、前記第１フォトダイオードパターン４５の受光領域は覆わないように、メッシュタイプに形成されるようにパターニングすることができる。すなわち、前記第１フォトダイオードパターン４５に対応する前記上部配線７０を選択的に取除くことで、受光領域を確保することができる。また、前記パッド１８０に対応する前記第２素子分離層６０が露出するように、前記上部配線７０をパターニングすることができる。
【００６０】
前記上部配線７０は、前記第１フォトダイオードパターン４５にだけ繋がって、前記第１フォトダイオードパターン４５は実質的な動作を行う。また、前記上部配線７０は、前記第２フォトダイオードパターン４５ａとは電気的に繋がれないので、前記第２フォトダイオードパターン４５ａはダミーピクセルの役割をするができる。一般的に、漏洩電流測定の時に、漏洩の要因は下部配線及び上部配線によるものであることがある。実施例では、前記下部配線１５０の漏洩電流が発生しない場合、ダミーピクセルをリセットラインである上部配線７０と連結しないことで、リセットラインの漏洩電流要因を排除することができるので正確な漏洩電流の測定が可能である。このような漏洩電流は、暗信号に直接的な影響を及ぼすものなので、前記第２フォトダイオードパターン４５ａをダミーピクセルとして使うことで、暗信号に対する基準ピクセルとして使うことができるようになる。
【００６１】
また、前記上部配線７０が前記第１ビアホール６１より前記第２ビアホール６２まで繋がるように形成されているから、前記第２フォトダイオードパターン４５ａの周辺は覆われた状態になる。すなわち、前記第２フォトダイオードパターン４５ａへは光が遮られるので、常温または高温での信号差を比べて、ホットピクセルなどによる出力画像を改善することができる。
【００６２】
図７を参照して、前記第２素子分離層６０及び層間絶縁層１６０に、前記パッド１８０を露出させるパッドホール６３が形成される。前記パッドホール６３は、前記第２素子分離層６０上にフォトレジスト膜（図示していない）を形成した後、フォトリソグラフィ及び蝕刻工程によって前記パッド１８０を露出させることができる。
【００６３】
図８を参照して、前記パッドホール６３が形成された層間絶縁層１６０上に、保護層８０が形成される。例えば、前記保護層８０は、ＴＥＯＳのような酸化膜を１００〜２０００Å位蒸着して形成されることができる。前記上部配線７０上にＴＥＯＳ膜が形成されるので、前記保護層８０は下部の上部配線７０を絶縁させる役割をする。また、前記保護層８０は、前記第１及び第２フォトダイオードパターン４５、４５ａを含む素子を保護する役割をする。また、前記保護層８０は、後続で行われるカラーフィルター形成の工程時に前記パッド１８０が汚染されることを防止することができる。また、前記保護層８０が単層で形成されるので、イメージセンサの厚さを減らして小型化を果たすことができる。また、前記保護層８０が単層で形成されて、且つ酸化膜で形成されるので、入射光の反射及び屈折等が減少されて感度が向上されることができる。
【００６４】
図９を参照して、前記第１及び第２フォトダイオードパターン４５、４５ａに対応する前記保護層８０上に、カラーフィルター９０が形成される。前記カラーフィルター９０は、単位ピクセル毎に形成されて入射する光から色を分離し出す。図示されてはないが、追加的に、前記カラーフィルター９０上にマイクロレンズが形成されることができる。
＜第２実施例＞
【００６５】
図１０は、第２実施例によるイメージセンサの部分詳細図である。
【００６６】
第２実施例によるイメージセンサは、第１及び第２読み取り回路１２０、１２０ａが形成された半導体基板１００と、前記第１及び第２第１読み取り回路１２０、１２０ａと電気的に繋がるように、前記半導体基板１００上に形成された第１及び第２配線１５０、１５０ａと、及び前記第１及び第２配線１５０、１５０ａと電気的にそれぞれ繋がって、前記半導体基板１００の上側に形成された第１及び第２フォトダイオードパターン４５、４５ａと、を含む。
【００６７】
第２実施例は、前記第１実施例の技術的特徴を採用することができる。例えば、第２実施例の第１フォトダイオードパターン４５は、上部配線７０と繋がって実質的な動作を行うメインピクセルである。そして、前記第２フォトダイオードパターン４５ａは、上部配線７０と繋がらないダミーピクセルとして基準ピクセルの役割をすることができる。また、前記上部配線７０上に一つの保護層８０が形成されて、素子を保護して、パッドの汚染を防止することができる。
【００６８】
一方、第２実施例は、第１実施例と違い、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。
【００６９】
実施例によれば、Ｐ０／Ｎ−／Ｐ−接合１４０にオーミックコンタクトのためのＮ＋連結領域１４８を形成することができるが、この時、Ｎ＋連結領域１４８及びＭ１Ｃコンタクト１５１ａの形成工程は、漏出源になることがある。なぜなら、Ｐ０／Ｎ−／Ｐ−接合１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部で、コンタクト形成の工程中に発生する結晶欠陥は漏出源になる。
【００７０】
また、Ｎ＋連結領域１４８をＰ０／Ｎ−／Ｐ−接合１４０表面に形成させる場合、Ｎ＋／Ｐ０接合１４８／１４５によるE-Fieldが追加されるので、これもまた漏出源になることがある。
【００７１】
よって、第２実施例は、Ｐ０層にドーピングされずに、Ｎ＋連結領域１４８で構成されたアクティブ領域に第１コンタクトプラグ１５１ａを形成して、これをＮ−接合１４３と連結させるレイアウトを提示する。
【図面の簡単な説明】
【００７２】
【図１】第１実施例によるイメージセンサの製造工程を現わす図面。
【図２】第１実施例によるイメージセンサの製造工程を現わす図面。
【図３】第１実施例によるイメージセンサの製造工程を現わす図面。
【図４】第１実施例によるイメージセンサの製造工程を現わす図面。
【図５】第１実施例によるイメージセンサの製造工程を現わす図面。
【図６】第１実施例によるイメージセンサの製造工程を現わす図面。
【図７】第１実施例によるイメージセンサの製造工程を現わす図面。
【図８】第１実施例によるイメージセンサの製造工程を現わす図面。
【図９】第１実施例によるイメージセンサの製造工程を現わす図面。
【図１０】第２実施例によるイメージセンサの部分詳細図。
【符号の説明】
【００７３】
２５  ギャップ領域、  ４０  フォトダイオード層、  ４５  第１フォトダイオードパターン、  ４５ａ  第２フォトダイオードパターン、  ５５  ハードマスク、  ６０  第２素子分離層、  ６１  第１ビアホール、  ６２  第２ビアホール、  ６３  パッドホール、  ７０  上部配線、  ８０  保護層、  ９０  カラーフィルター、  １００  半導体基板、  １１０  第１素子分離層、  １２０  第１読み取り回路、  １２０ａ  第２読み取り回路、  １２１  トランスファトランジスタ、  １２３  リセットトランジスタ、  １２５  ドライブトランジスタ、  １２７  セレクトトランジスタ、  １３０  イオン注入領域、  １３１  フローティングディフュージョン、  １３３  ソース及びドレーン領域、  １３５  ソース及びドレーン領域、  １３７  ソース及びドレーン領域、  １４０  電気接合領域、  １４１  第２導電型ウェル、  １４３  第１導電型イオン注入層、  １４５  第２導電型イオン注入層、  １４７  第１導電型連結領域、  １４８  第１導電型連結領域、  １５０  下部配線、  １５０ａ  下部配線、  １５１  第１メタル、  １５１ａ  第１メタルコンタクト、  １５２  第２メタル、  １５３  第３メタル、  １５４ａ  第４メタルコンタクト、  １６０  層間絶縁層、  １７０  下部配線、  １８０  パッド。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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