(57)【特許請求の範囲】
【請求項１】
原稿を照明するための光源と、前記光源により原稿から反射された光を電気信号に変換するＣＭＯＳラインセンサとを備える画像読み取り装置において、
前記光源により照明された白色基準板を前記ＣＭＯＳラインセンサにより読み取ることで白シェーディング補正係数を算出する算出手段と、
前記光源の光量を変更する変更手段と、
前記変更手段により前記光源の光量が変更された後に前記ＣＭＯＳラインセンサにより前記白色基準板を読み取り、前記算出手段で算出した白シェーディング補正係数を使用して前記ＣＭＯＳラインセンサにより前記原稿を読み取って得られた画像データにシェーディング補正を行う補正手段と、
前記補正手段によるシェーディング補正後の画像データを、１画素毎に所定値と比較することによって画像のリニアリティを検査するリニアリティ検査手段と、
前記リニアリティ検査手段によりリニアリティ不良が検出された画素の位置及び前記ＣＭＯＳラインセンサの出力レベルを記憶する記憶手段と、
前記ＣＭＯＳラインセンサの入力レベルと前記記憶手段に記憶された前記ＣＭＯＳラインセンサの出力レベルから補正係数を算出して前記記憶手段に記憶する補正係数算出手段と、
前記ＣＭＯＳラインセンサによる原稿の読み取り時に、前記記憶手段から前記画素の位置と当該画素の位置に対応する前記補正係数を読み出して、前記ＣＭＯＳラインセンサによる原稿の読み取り画像データに対して補正処理を行うリニアリティ補正手段と、
を備えることを特徴とする画像読み取り装置。
【請求項２】
原稿を照明するための光源と、前記光源により原稿から反射された光を電気信号に変換するＣＭＯＳラインセンサとを備える画像読み取り装置において、
前記光源により照明された白色基準板を前記ＣＭＯＳラインセンサにより読み取ることで白シェーディング補正係数を算出する算出手段と、
前記ＣＭＯＳラインセンサの蓄積時間を変更する変更手段と、
前記変更手段により前記ＣＭＯＳラインセンサの蓄積時間が変更された後に前記ＣＭＯＳラインセンサにより前記白色基準板を読み取り、前記算出手段で算出した白シェーディング補正係数を使用して前記ＣＭＯＳラインセンサにより前記原稿を読み取って得られた画像データにシェーディング補正を行う補正手段と、
前記補正手段によるシェーディング補正後の画像データを、１画素毎に所定値と比較することによって画像データのリニアリティを検査するリニアリティ検査手段と、
前記リニアリティ検査手段によりリニアリティ不良が検出された画素の位置及び前記ＣＭＯＳラインセンサの出力レベルを記憶する記憶手段と、
前記ＣＭＯＳラインセンサの入力レベルと前記記憶手段に記憶された前記ＣＭＯＳラインセンサの出力レベルから補正係数を算出して前記記憶手段に記憶する補正係数算出手段と、
前記ＣＭＯＳラインセンサによる原稿の読み取り時に、前記記憶手段から前記画素の位置と当該画素の位置に対応する前記補正係数を読み出して、前記ＣＭＯＳラインセンサによる原稿の読み取り画像データに対して補正処理を行うリニアリティ補正手段と、
を備えることを特徴とする画像読み取り装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光学的に原稿を読み取る画像読み取り装置に関し、特に、ＣＭＯＳセンサから出力される画像信号のリニアリティ不良を補正する技術に特徴のある画像読み取り装置に関する。
【背景技術】
【０００２】
複写機等のイメージスキャナの光電変換デバイスには、一般にＣＣＤセンサが使用されている。
【０００３】
デジタルスチルカメラの光電変換デバイスに関しては、近年、ＣＭＯＳセンサが普及している。ＣＭＯＳセンサは、ＣＭＯＳロジックと同じ単一の低電圧で動作し、また製造面でも汎用のプロセスが応用できるという利点がある。しかしながら、ＣＭＯＳセンサは、各フォトダイオードに増幅器を設ける構成のため、各増幅器の特性差により固定パターンノイズが生じやすい。
【０００４】
ＣＭＯＳセンサを１次元に配置し、従来のＣＣＤラインセンサと同等の機能を有するＣＭＯＳラインセンサをイメージスキャナに搭載した場合、上述した増幅器の特性差が画像不良として生じることがある。
【０００５】
図１は、ＣＭＯＳセンサにおける増幅器の特性差の一例を入出力特性として模式的に表した図である。
【０００６】
増幅器の特性差が直線性を有している場合は、イメージスキャナで一般的に実施されている画素毎のゲイン補正である白シェーディング、及び黒シェーディングで補正することが可能である。しかし、ＣＭＯＳセンサでは、図６に示すように、入射光量−出力信号レベルの関係が非線形性の特性を示すケースがある。
【０００７】
このような場合、白、及び黒シェーディング補正を実施すれば、画素毎の黒レベル、及び白レベルの合わせ込みは可能であるが、中間調においては十分な補正がなされない。その結果、出力される画像データは非線形な特性を持つ画素位置において、画像副走査スジとして現れていた。
【０００８】
増幅器の特性ばらつきは画像品位低下につながるので、その特性改善のため種々の対策が提案されている。特許文献１では、画素欠陥を検出するために以下の技術を提案している。即ち、各素子の出力レベルを一次関数ｙ＝ａｘ＋ｂとして表し、予め設定された定数ａ０、ｂ０と比較することによって画素欠陥を発見し、その画素に対して最適な定数を設定して画像補正しようとするものである。
【特許文献１】特開２０００−９２３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来技術は、リファレンスとなる１次関数ｙ＝ａｘ＋ｂに対する傾き、及び切片からのずれを検出するものであって、シェーディング補正を行わないデジタルスチルカメラのエリアセンサにおいて有効な手法である。
【００１０】
しかしながら、検出しようとする画素欠陥は、センサを有したイメージスキャナで実施される画素毎の黒シェーディング補正、白シェーディング補正により補正することが可能であり、イメージスキャナに適した検出・補正手法とはいえない。
【００１１】
本発明の目的は、ＣＭＯＳラインセンサの増幅器のリニアリティ不良に起因する画像スジを補正し、良好な画像を実現する画像読み取り装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、請求項１記載の画像読み取り装置は、原稿を照明するための光源と、前記光源により原稿から反射された光を電気信号に変換するＣＭＯＳラインセンサとを備える画像読み取り装置において、前記光源により照明された白色基準板を前記ＣＭＯＳラインセンサにより読み取ることで白シェーディング補正係数を算出する算出手段と、前記光源の光量を変更する変更手段と、前記変更手段により前記光源の光量が変更された後に前記ＣＭＯＳラインセンサにより前記白色基準板を読み取り、前記算出手段で算出した白シェーディング補正係数を使用して前記ＣＭＯＳラインセンサにより前記原稿を読み取って得られた画像データにシェーディング補正を行う補正手段と、前記補正手段によるシェーディング補正後の画像データを、１画素毎に所定値と比較することによって画像のリニアリティを検査するリニアリティ検査手段と、前記リニアリティ検査手段によりリニアリティ不良が検出された画素の位置及び前記ＣＭＯＳラインセンサの出力レベルを記憶する記憶手段と、前記ＣＭＯＳラインセンサの入力レベルと前記記憶手段に記憶された前記ＣＭＯＳラインセンサの出力レベルから補正係数を算出して前記記憶手段に記憶する補正係数算出手段と、前記ＣＭＯＳラインセンサによる原稿の読み取り時に、前記記憶手段から前記画素の位置と当該画素の位置に対応する前記補正係数を読み出して、前記ＣＭＯＳラインセンサによる原稿の読み取り画像データに対して補正処理を行うリニアリティ補正手段と、を備えることを特徴とする。
【００１４】
請求項２記載の画像読み取り装置は、原稿を照明するための光源と、前記光源により原稿から反射された光を電気信号に変換するＣＭＯＳラインセンサとを備える画像読み取り装置において、前記光源により照明された白色基準板を前記ＣＭＯＳラインセンサにより読み取ることで白シェーディング補正係数を算出する算出手段と、前記ＣＭＯＳラインセンサの蓄積時間を変更する変更手段と、前記変更手段により前記ＣＭＯＳラインセンサの蓄積時間が変更された後に前記ＣＭＯＳラインセンサにより前記白色基準板を読み取り、前記算出手段で算出した白シェーディング補正係数を使用して前記ＣＭＯＳラインセンサにより前記原稿を読み取って得られた画像データにシェーディング補正を行う補正手段と、前記補正手段によるシェーディング補正後の画像データを、１画素毎に所定値と比較することによって画像データのリニアリティを検査するリニアリティ検査手段と、前記リニアリティ検査手段によりリニアリティ不良が検出された画素の位置及び前記ＣＭＯＳラインセンサの出力レベルを記憶する記憶手段と、前記ＣＭＯＳラインセンサの入力レベルと前記記憶手段に記憶された前記ＣＭＯＳラインセンサの出力レベルから補正係数を算出して前記記憶手段に記憶する補正係数算出手段と、前記ＣＭＯＳラインセンサによる原稿の読み取り時に、前記記憶手段から前記画素の位置と当該画素の位置に対応する前記補正係数を読み出して、前記ＣＭＯＳラインセンサによる原稿の読み取り画像データに対して補正処理を行うリニアリティ補正手段と、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ＣＭＯＳラインセンサの増幅器のリニアリティ不良に起因する画像スジを補正し、良好な画像を実現することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００１７】
増幅器のリニアリティ不良のある画素の検出方法について説明する。リニアリティが正常かどうかを判定するためには、ＣＭＯＳセンサから出力される信号レベルが０の状態から基準白などを読み取ったときの信号レベル、更にこれらの中間の信号レベルを複数取得する。そして、それらデータが線形性を有しているかどうかで判定する。
【００１８】
リニアリティ不良画素検出開始に際し、シェーディング補正係数の算出が行われる。具体的には、原稿を照明する光源を消灯した状態でのＣＭＯＳセンサ出力レベル、或いは黒基準板を読み取った際のＣＭＯＳセンサ出力より黒シェーディング係数を算出する。
【００１９】
続いて、光源を転送し、白基準を読み取り、白シェーディング係数を算出する。白、及び黒シェーディング係数によりシェーディング補正されたＣＭＯＳセンサ出力は全画素黒レベル、白レベルが所定値均一となる。
【００２０】
次に黒、及び白の中間となるＣＭＯＳセンサ出力を取得する。ＣＭＯＳセンサに中間調を出力させるための方法は種々のものが考えられる。
【００２１】
ひとつは光源の光量を制御する方法である。白シェーディング補正係数生成時の光源の光量を１００％とした場合、例えば、２５％、５０％、７５％の光量で光源を点灯した状態で、ＣＭＯＳセンサの出力レベルを取得するものである。
【００２２】
もうひとつは蓄積時間を制御する方法である。例えば、通常の原稿（画像）読み取りを行うときの蓄積時間に対して２倍、３倍、４倍などの蓄積時間設定を行い、各蓄積時間設定でのＣＭＯＳセンサの出力レベルを取得するものである。４倍設定時を１００％とすれば、蓄積時間設定を通常設定、２倍、３倍としたときは、上述の光量変更２５％、５０％、７５％での読み取りを行ったのと同等の処理となる。
【００２３】
図２は、光源の光量調整、或いは蓄積時間を変更して得られたＣＭＯＳリニアセンサの出力特性例を示す図である。
【００２４】
図２において、白丸、及び黒丸は光量調整、或いは蓄積時間を変更した際に得られたＣＭＯＳセンサの出力レベルを表している。白丸はＣＭＯＳセンサの出力特性が正常な場合で、黒丸がリニアリティ不良のある画素の出力特性となる。
【００２５】
シェーディング補正後の白レベルが２５６階調で２５５となるような処理をした場合には、シェーディング補正後のＣＭＯＳセンサ出力は増幅器のリニアリティが正常であれば入出力特性は以下のようになる。
【００２６】
光量１００％設定（或いは蓄積時間４倍設定）では２５５レベル近傍、光量７５％設定（蓄積時間３倍設定）では１９１レベル近傍、光量５０％設定（蓄積時間２倍設定）では１２７レベル近傍、光量２５％設定（蓄積時間１倍設定）では６３レベル近傍となる。
【００２７】
一方、リニアリティ不良のある画素においてはリニアリティが崩れているので、光量変更、或いは蓄積時間変更した場合の出力レベルは、上記説明したレベル値とは大きく異なった数値となる。
【００２８】
本発明では、増幅器のリニアリティが正常な際に出力されるデータ値を理論値として、各画素の出力データが理論値からどの程度は離れているかを判別し、その結果に基づいてリニアリティ不良の画素を発見する。また、その出力レベルからリニアリティ補正係数を算出する。
【００２９】
図３は、本発明の実施の形態に係る画像読み取り装置のブロック図である。
【００３０】
図３において、本画像読み取り装置は、原稿を照明する光源（照明手段）３０１、光源３０１を点灯駆動するための点灯回路３０２、タイミングジェネレータ（ＴＧ）３０３、点灯回路５０２を制御して光源３０１の光量を制御するＣＰＵ３０４を備える。
【００３１】
また、本画像読み取り装置は、原稿からの反射光を電気信号に変換するＣＭＯＳラインセンサ（１次元ＣＭＯＳ撮像素子）３０５、シェーディング補正部３０６、リニアリティ検出部３０７を備える。また、本画像読み取り装置は、補正係数算出部３０８、ＥＥＰＲＯＭ３０９、リニアリティ補正部３１０を備える。
【００３２】
ここで、制御手段としてのＣＰＵ３０４は、光源３０１の光量を制御する光量制御手段として、また、ＣＭＯＳラインセンサ３０５の蓄積時間を制御する蓄積時間制御手段として機能する。
【００３３】
ＴＧ３０３は、ＣＭＯＳラインセンサ３０５を駆動するためのタイミング信号を生成する回路であり、ＣＰＵ３０４による制御で種々のタイミング信号を生成可能である。従って、ＣＰＵ３０４の制御により蓄積時間を変更した駆動信号を生成することが可能である。
【００３４】
ＣＭＯＳラインセンサ３０５の出力信号は、ゲイン処理、オフセット処理等のアナログ信号処理、ＡＤ変換等のデジタル信号処理がなされた後、シェーディング補正部３０６に入力される。
【００３５】
シェーディング補正部３０６では、光源消灯状態、或いは黒基準を読み取って生成した黒シェーディング係数による黒シェーディング補正、光源を点灯して白基準を読み取って生成した白シェーディング係数による白シェーディング処理が行われる。
【００３６】
リニアリティ補正部３１０、シェーディング補正部３０６から出力される画像データに対してリニアリティ補正を行う回路である。
【００３７】
ＥＥＰＲＯＭ３０９は、リニアリティ検出部３０７の検出結果に基づいて、画像データの画素位置、及び光量制御手段としてのＣＰＵ３０４により光量制御した際の画像データレベルを保持する保持手段として機能する。また、ＥＥＰＲＯＭ３０９は、リニアリティ検出部３０７により検出された主走査位置、及び補正係数算出部３０８により算出された補正係数を記憶する記憶手段として機能する。
【００３８】
図４は、図３におけるリニアリティ補正部の処理の概略を示す図である。
【００３９】
原稿（画像）読み取り開始が指示されると、ＣＰＵ３０４は、ＥＥＰＲＯＭ３０９より補正すべき画素位置（ｎ画素目）、及びそれに対応した補正係数を読み出し、リニアリティ補正部３１０に設定する。
【００４０】
シェーディング補正部３０６からはシェーディング補正後の画像データとともに、画像データの主走査の順序に同期した画像カウンタデータが出力され、リニアリティ補正部３１０に出力される。
【００４１】
カウンタデータは、リニアリティ補正部３１０にて、補正を実施する画素位置の設定値ｎと比較され、カウンタデータと画素位置の設定値ｎが一致したとき、対応する画像データＤｎに対して補正処理を実施する。
【００４２】
カウンタデータと画素位置の設定値が一致しない場合は、補正処理が不要なので、入力画像データはスルーされる。尚、ＣＭＯＳラインセンサ３０５の１ライン分の画素に対して、複数画素分、リニアリティ不良検出、補正処理を行うことが可能である。
【００４３】
補正処理は、後述する図６に示した入出力特性に従ってなされる。画像のビット深度に対応した１次元のＬＵＴ方式、或いは入力レベル０，６４，１２７，１９１，２５５に対して用意された補正係数を使用する。そして、これらの間の入力画像データに対しては隣接する入力画像データに対応する補正係数の線形補間で算出する。
【００４４】
図５は、図３の画像読み取り装置によって実行されるリニアリティ不良画素の検出処理（リニアリティ検出・補正係数算出処理）の手順を示すフローチャートである。
【００４５】
本処理は、図３におけるＣＰＵ３０４によって実行される。
【００４６】
検出処理開始が指示されると、ステップＳ１０１にて、シェーディング補正係数算出が実施される（算出手段）。光源３０１を消灯した状態で読み取り動作を行うことで、黒シェーディング補正係数を算出し、光源３０１を点灯させた状態で白色基準板を読み取ることで、白シェーディング補正係数を算出する。尚、この際、光源光量、及び蓄積時間はＣＭＯＳラインセンサ３０５の出力が最大になる設定にて行う。
【００４７】
ステップＳ１０２にて、光源光量、或いは蓄積時間の変更を行う（変更手段）。光源光量、蓄積時間の変更に際しては、ステップＳ１０１でのセンサ出力レベルより小さくなるような設定を行う。例えば、ステップＳ１０１での光源光量、或いは蓄積時間設定でのセンサ出力を１００％とした場合、センサ出力が７５％になるように設定する。
【００４８】
ステップＳ１０３にて、白色基準板（白板）の読み取りを実施する。このとき、ステップＳ１０１で算出した白、及び黒シェーディング係数を使用したシェーディング補正を実施する（補正手段）。
【００４９】
ステップＳ１０４にてレベル判定が行われる（判定手段）。ステップＳ１０２での光源光量、或いは蓄積時間設定が７５％設定であった場合、シェーディング補正後のセンサ出力値は２５６階調２５５レベルの７５％となる１９１レベルが正常な出力値となるので、この値を基準レベル（基準値）としてレベル判定を実施する。
【００５０】
読み取りレベルのばらつき等を考慮して、基準レベルはある程度の範囲を持つように設定してもよい。レベル判定はＣＭＯＳラインセンサ３０５の全画素を対象とし、１画素毎に判定が行われ、判定結果の結果基準レベルから外れる画素があった場合にはＮＧ判定がなされ、ステップＳ１０４の処理が行われる。
【００５１】
ステップＳ１０５では、ステップＳ１０３でのレベル判定の結果に基づいてリニアリティ不良を検出する（検出手段）。そして、ＮＧの画素の情報を記憶する処理が行われる。記憶される情報は画素の位置、出力レベルであり、後のリニアリティ補正処理を行う際の補正係数算出、補正位置を決定するのに使用される。
【００５２】
ステップＳ１０６では、光源光量、或いは蓄積時間設定処理の実施判定処理がなされる。判定すべき光源光量、或いは蓄積時間の設定条件がまだある場合は、ステップＳ１０２に移行し、次の条件設定を行う。例えば、７５％設定でのレベル判定処理後には、５０％設定、２５％設定を順次実施されるように処理される。
【００５３】
すべての条件での処理が終了していれば、本フローが終了となる。
【００５４】
上記のフローを実施する場合は、シェーディング補正部３０６の出力はリニアリティ検出部３０７に送られる。リニアリティ検出部３０７に送られた画像データは、１画素ずつ所定値と比較され、画像のリニアリティが検査（検出）される。
【００５５】
リニアリティが崩れていると判定された場合、判定された画素の位置を記憶するとともに、画像データは補正係数算出部３０８に送られ、画像データと所定値の比率から補正係数が算出される。その後、画素位置と補正係数はＥＥＰＲＯＭ３０９に記憶される。
【００５６】
図５の処理フローを実施した結果、リニアリティ不良画素と判断された画素は、図２に示したような正常の特性に対して、上側に凸の特性が得られる。
【００５７】
図６は、図２における上側に凸特性の画素に対する補正係数を示す図である。
【００５８】
図６において、横軸がリニアリティ補正部３１０に入力される画像データレベル（入力レベル）、縦軸は補正係数を示しており、実線が補正係数特性で、入力レベル２５％、５０％、７５％のところで変極点を持つ折れ線特性となる。
【００５９】
変極点に相当する補正系数は、正常時の出力レベルと実際の検出処理フローで取得した出力レベルの比率から算出される。例えば、光量設定（或いは蓄積時間設定）が２５％のとき、正常時の入力レベルは６３になるのに対して、１１６が入力されているとする。
【００６０】
この場合、入力レベル１１６を正常時の入力６３レベルにするために、補正係数として６３／１１６＝０．５４３が用意される。同様に５０％、７５％の光量条件（或いは蓄積時間条件）における補正係数が算出される。
【００６１】
次に、３つの条件で算出された補正係数より３つの条件での入力レベル、及び０レベル、２５５レベル以外の入力レベルでの補正係数が算出される。具体的には、１次関数近似方式で、例えば、光量（蓄積時間）２５％設定の入力レベル６３と、５０％設定の入力レベル１２７の間のレベル差と補正係数の差分から一次近似式を生成する。
【００６２】
そして、その近似式から６４レベルから１２６までの補正係数を算出するものである。他の入力データ範囲についても同様な方法で補正係数を算出するが、入力データレベルが０の時は出力レベルが０、入力データレベルが２５５の時は出力レベルが２５５なるものとして補正係数を算出する。
【００６３】
以上説明したように、本発明では、ＣＭＯＳラインセンサ３０５の増幅器のリニアリティ不良を、光源３０１の光量条件、或いはＣＭＯＳラインセンサ３０５の蓄積時間条件を変更して基準白板を読み取ることにより、画素毎に検出する。そして、画素毎に補正するので、リニアリティ不良に起因する副走査スジ等の画像品位低下を抑制することが可能である。
【００６４】
また、画像読み取り装置単体で検出処理が可能で、リニアリティ不良の検出にチャート等の検出用部材が不要なので、ＣＭＯＳラインセンサ３０５を搭載した光学ユニットが市場で交換される場合でも、リニアリティ不良の検出、補正が可能である。
【図面の簡単な説明】
【００６５】
【図１】ＣＭＯＳセンサにおける増幅器の特性差の一例を入出力特性として模式的に示す図である。
【図２】光源の光量調整、或いは蓄積時間を変更して得られたＣＭＯＳリニアセンサの出力特性例を示す図である。
【図３】本発明の実施の形態に係る画像読み取り装置のブロック図である。
【図４】図３におけるリニアリティ補正部の処理の概略を示す図である。
【図５】図３の画像読み取り装置によって実行されるリニアリティ不良画素の検出処理（リニアリティ検出・補正係数算出処理）の手順を示すフローチャートである。
【図６】図２における上側に凸特性の画素に対する補正係数を示す図である。
【符号の説明】
【００６６】
３０１  光源
３０２  点灯回路
３０３  タイミングジェネレータ（ＴＧ）
３０４  ＣＰＵ
３０５  ＣＭＯＳラインセンサ
３０６  シェーディング補正部
３０７  リニアリティ検出部
３０８  補正係数算出部
３０９  ＥＥＰＲＯＭ
３１０  リニアリティ補正部
【図１】
0004895391.tif 000002
【図２】
0004895391.tif 000003
【図３】
0004895391.tif 000004
【図４】
0004895391.tif 000005
【図５】
0004895391.tif 000006
【図６】
0004895391.tif 000007