(57)【特許請求の範囲】
【請求項１】
基準電圧を発生する電圧発生回路と、
前記基準電圧とダミーバッファ回路の出力電圧とを比較する比較回路と、
前記比較回路における比較結果が一致するまでクロック信号をカウントするカウンタと、
前記カウンタのカウント値に基づいて自身の出力インピーダンスを調整する前記ダミーバッファ回路と、
前記比較回路における比較結果が一致した際のカウント値を保持するｎ（ｎは２以上の整数）個の調整値保持回路と、
それぞれの前記調整値保持回路が保持するカウント値に基づいてそれぞれ自身の出力インピーダンスを調整するｎ個の出力バッファ回路と、
を備え、
前記電圧発生回路は、ｎ個の前記出力バッファ回路のそれぞれに対応して前記基準電圧を発生し、ｎ個の前記調整値保持回路は、それぞれに対応する前記基準電圧を元に得られる比較結果の一致時におけるカウント値をそれぞれ保持し、前記ダミーバッファ回路は、ｎ個の前記出力バッファ回路のそれぞれに対応して自身の出力インピーダンスを調整し、
前記出力バッファ回路は、
出力パッドを駆動し、並列接続されるｍ（ｍは２以上の整数）個の第１の出力トランジスタと、
前記出力パッドを駆動し、並列接続される、第１の出力トランジスタと逆の導電型であるｍ個の第２の出力トランジスタと、
を含み、
前記電圧発生回路、前記比較回路、前記カウンタ、前記ダミーバッファ回路、ｎ個の前記調整値保持回路のそれぞれは、前記第１および第２の出力トランジスタに対応して２組ずつ備えられ、
２個の前記調整値保持回路のそれぞれが保持するカウント値に応じて前記第１および第２の出力トランジスタのそれぞれの駆動数を定め、
前記ダミーバッファ回路は、
第１の擬似パッドを駆動し、並列接続されるｍ個の第１のダミートランジスタを含む第１のダミーバッファ回路と、
第２の擬似パッドを駆動し、並列接続される、前記第１のダミートランジスタと逆の導電型であるｍ個の第２のダミートランジスタを含む第２のダミーバッファ回路と、
を備え、
２個の前記カウンタのそれぞれのカウント値に応じて前記第１および第２のダミートランジスタのそれぞれの駆動数を定め、
前記出力バッファ回路は、
前記第１の出力トランジスタに並列接続され、前記第１の出力トランジスタと同じ導電型である第１の出力オフセットトランジスタと、
前記第２の出力トランジスタに並列接続され、前記第２の出力トランジスタと同じ導電型である第２の出力オフセットトランジスタと、
を備える出力オフセットトランジスタ付出力バッファ回路であって、
前記ダミーバッファ回路は、
前記第１のダミートランジスタと同じ導電型である第１のオフセットトランジスタと、
前記第２のダミートランジスタと同じ導電型である第２のオフセットトランジスタと、
を備え、
前記ダミーバッファ回路が、前記出力オフセットトランジスタ付出力バッファ回路における前記第１および第２の出力トランジスタのそれぞれの駆動数を定める場合、前記第１のオフセットトランジスタを前記第１のダミートランジスタに並列接続し、前記第２のオフセットトランジスタを前記第２のダミートランジスタに並列接続するように制御し、
前記ダミーバッファ回路は、２個以上の前記第１のオフセットトランジスタと、前記第１のオフセットトランジスタと同じ個数の前記第２のオフセットトランジスタとを備え、
前記ダミーバッファ回路が、前記出力オフセットトランジスタ付出力バッファ回路における前記第１および第２の出力トランジスタのそれぞれの駆動数を定める場合、２個以上の前記第１のオフセットトランジスタを選択的に前記第１のダミートランジスタに並列接続し、２個以上の前記第２のオフセットトランジスタを選択的に前記第２のダミートランジスタに並列接続するように制御することを特徴とする半導体装置。
【請求項２】
前記第１の出力オフセットトランジスタのオン時のインピーダンスと選択された前記第１のオフセットトランジスタのオン時の総計のインピーダンスとは、同一であり、前記第２の出力オフセットトランジスタのオン時のインピーダンスと選択された前記第２のオフセットトランジスタのオン時の総計のインピーダンスとは、同一であることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、インピーダンス調整機能を有する出力バッファ回路を備える半導体装置に関する。
【背景技術】
【０００２】
近年、ほとんどのＬＳＩには、他の装置（チップ）とインタフェースするためのインタフェース回路が内蔵されている。このようなインタフェース回路において、半導体装置のプロセス・温度・電源電圧など、出力バッファのインピーダンス特性に関連する要素が変動しても、出力バッファのインピーダンスを一定に保つことが望ましい。出力バッファのインピーダンスを一定に保つことができれば、出力バッファの遅延変動を抑制して、タイミング設計の難易度の低下に寄与する。したがって、各インタフェース方式のスピード向上に対して大きな効果がある。また、常に所望のインピーダンスを得られることで、過剰な電流を抑制することができ、発生ノイズ量を抑制し、消費電力の低減が可能である。
【０００３】
このようなインピーダンス調整機能を有する出力バッファ回路を備える半導体装置が特許文献１において開示されている。特許文献１に記載の半導体装置は、複数のＰＭＯＳトランジスタおよび複数のＮＭＯＳトランジスタを備える出力バッファと、前記複数のＰＭＯＳトランジスタと同じ構成を持つ複数のＰＭＯＳトランジスタからなる第１のダミーバッファと、前記複数のＮＭＯＳトランジスタと同じ構成を持つ複数のＮＭＯＳトランジスタからなる第２のダミーバッファと、前記第１のダミーバッファを構成する前記複数のＰＭＯＳトランジスタの導通の組合せを外部端子に接続した第１の参照抵抗の抵抗値に基づいて調整する第１の導通制御部と、前記第２のダミーバッファを構成する前記複数のＮＭＯＳトランジスタの導通の組合せを外部端子に接続した第２の参照抵抗の抵抗値に基づいて調整する第２の導通制御部と、前記第１の導通制御部の調整結果を記録し、この記録したデータを前記出力バッファの前記複数のＰＭＯＳトランジスタへ出力する第１のレジスタと、前記第２の導通制御部の調整結果を記録し、この記録したデータを前記出力バッファの前記複数のＮＭＯＳトランジスタへ出力する第２のレジスタと、前記第１のダミーバッファおよび前記第２のダミーバッファの導通期間を制御する導通期間制御部とを具備し、前記導通期間制御部が、前記出力バッファの導通期間に相当する期間前記第１のダミーバッファおよび前記第２のダミーバッファを導通させる。
【０００４】
また、特許文献２には、出力回路のキャリブレーション（インピーダンス調整）動作に必要な回路規模及びキャリブレーション動作にかかる時間を低減する半導体装置が開示されている。この半導体装置は、データピンに接続され、少なくともデータ出力時に活性化される第１の出力バッファと、前記データピンに接続され、少なくともＯＤＴ（On Die Termination）動作時に活性化される第２の出力バッファと、キャリブレーション用ピンに接続され、前記第１及び第２の出力バッファのインピーダンスを共通に設定するキャリブレーション回路とを備える。
【０００５】
【特許文献１】特開２００５−１６７７７９号公報
【特許文献２】特開２００６−２０３４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
ところで、ＬＳＩがＳＯＣ（System On a Chip）製品として多機能化するに伴って、複数のインタフェース回路を１チップ内に混在させる場合が増大している。このようなＬＳＩでは、背景技術で説明したようなインピーダンス調整機能を有する出力バッファ回路を複数備える必要がある。この場合、インピーダンス調整機能に係る、チップレイアウトサイズ、消費電力、ＬＳＩのピン数が出力バッファ回路の数と共に増大してしまう虞がある。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体装置は、基準電圧を発生する電圧発生回路と、基準電圧とダミーバッファ回路の出力電圧とを比較する比較回路と、比較回路における比較結果が一致するまでクロック信号をカウントするカウンタと、カウンタのカウント値に基づいて自身の出力インピーダンスを調整するダミーバッファ回路と、比較回路における比較結果が一致した際のカウント値を保持するｎ（ｎは２以上の整数）個の調整値保持回路と、それぞれの調整値保持回路が保持するカウント値に基づいてそれぞれ自身の出力インピーダンスを調整するｎ個の出力バッファ回路と、を備え、電圧発生回路は、ｎ個の出力バッファ回路のそれぞれに対応して基準電圧を発生し、ｎ個の調整値保持回路は、それぞれに対応する基準電圧を元に得られる比較結果の一致時におけるカウント値をそれぞれ保持し、ダミーバッファ回路は、ｎ個の出力バッファ回路のそれぞれに対応して自身の出力インピーダンスを調整する。
また、出力バッファ回路は、出力パッドを駆動し、並列接続されるｍ（ｍは２以上の整数）個の第１の出力トランジスタと、出力パッドを駆動し、並列接続される、第１の出力トランジスタと逆の導電型であるｍ個の第２の出力トランジスタと、を含み、電圧発生回路、比較回路、カウンタ、ダミーバッファ回路、ｎ個の調整値保持回路のそれぞれは、第１および第２の出力トランジスタに対応して２組ずつ備えられ、２個の調整値保持回路のそれぞれが保持するカウント値に応じて第１および第２の出力トランジスタのそれぞれの駆動数を定める。
さらに、ダミーバッファ回路は、第１の擬似パッドを駆動し、並列接続されるｍ個の第１のダミートランジスタを含む第１のダミーバッファ回路と、第２の擬似パッドを駆動し、並列接続される、第１のダミートランジスタと逆の導電型であるｍ個の第２のダミートランジスタを含む第２のダミーバッファ回路と、を備え、２個のカウンタのそれぞれのカウント値に応じて第１および第２のダミートランジスタのそれぞれの駆動数を定める。
また、出力バッファ回路は、第１の出力トランジスタに並列接続され、第１の出力トランジスタと同じ導電型である第１の出力オフセットトランジスタと、第２の出力トランジスタに並列接続され、第２の出力トランジスタと同じ導電型である第２の出力オフセットトランジスタと、を備える出力オフセットトランジスタ付出力バッファ回路であって、ダミーバッファ回路は、第１のダミートランジスタと同じ導電型である第１のオフセットトランジスタと、第２のダミートランジスタと同じ導電型である第２のオフセットトランジスタと、を備え、ダミーバッファ回路が、出力オフセットトランジスタ付出力バッファ回路における第１および第２の出力トランジスタのそれぞれの駆動数を定める場合、第１のオフセットトランジスタを第１のダミートランジスタに並列接続し、第２のオフセットトランジスタを第２のダミートランジスタに並列接続するように制御する。
さらに、ダミーバッファ回路は、２個以上の第１のオフセットトランジスタと、第１のオフセットトランジスタと同じ個数の第２のオフセットトランジスタとを備え、ダミーバッファ回路が、出力オフセットトランジスタ付出力バッファ回路における第１および第２の出力トランジスタのそれぞれの駆動数を定める場合、２個以上の第１のオフセットトランジスタを選択的に第１のダミートランジスタに並列接続し、２個以上の第２のオフセットトランジスタを選択的に第２のダミートランジスタに並列接続するように制御する。
【発明の効果】
【０００９】
本発明によれば、ｎ個の出力バッファ回路に対し、電圧発生回路、比較回路、カウンタ、ダミーバッファ回路を１つに共通化することができる。したがって、チップレイアウトサイズ、消費電力、ＬＳＩのピン数のそれぞれの増加を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態に係る半導体装置は、電圧発生回路、比較回路、カウンタ、ダミーバッファ回路、ｎ個の調整値保持回路、ｎ個の出力バッファ回路を備える。電圧発生回路は、ｎ個の出力バッファ回路のそれぞれに対応して基準電圧を発生する。比較回路は、基準電圧とダミーバッファ回路の出力電圧とを比較する。カウンタは、比較回路における比較結果が一致するまでクロック信号をカウントする。ダミーバッファ回路は、ｎ個の出力バッファ回路のそれぞれに対応し、カウンタのカウント値に基づいて自身の出力インピーダンスを調整する。ｎ個の調整値保持回路は、それぞれに対応する基準電圧を元に得られる、比較回路における比較結果の一致時におけるカウント値をそれぞれ保持する。ｎ個の出力バッファ回路は、それぞれの調整値保持回路が保持するカウント値に基づいてそれぞれ自身の出力インピーダンスを調整する。
【００１１】
本発明の半導体装置において、出力バッファ回路は、出力パッドを駆動し、並列接続されるｍ（ｍは２以上の整数）個の第１の出力トランジスタと、出力パッドを駆動し、並列接続される、第１の出力トランジスタと逆の導電型であるｍ個の第２の出力トランジスタと、を含み、電圧発生回路、比較回路、カウンタ、ダミーバッファ回路、ｎ個の調整値保持回路のそれぞれは、第１および第２の出力トランジスタに対応して２組ずつ備えられ、２個の調整値保持回路のそれぞれが保持するカウント値に応じて第１および第２の出力トランジスタのそれぞれの駆動数を定めるようにしてもよい。
【００１２】
また、本発明の半導体装置において、ダミーバッファ回路は、第１の擬似パッドを駆動し、並列接続されるｍ個の第１のダミートランジスタを含む第１のダミーバッファ回路と、第２の擬似パッドを駆動し、並列接続される、第１のダミートランジスタと逆の導電型であるｍ個の第２のダミートランジスタを含む第２のダミーバッファ回路と、を備え、２個のカウンタのそれぞれのカウント値に応じて第１および第２のダミートランジスタのそれぞれの駆動数を定めるようにしてもよい。
【００１３】
さらに、本発明の半導体装置において、出力バッファ回路は、第１の出力トランジスタに並列接続され、第１の出力トランジスタと同じ導電型である第１の出力オフセットトランジスタと、第２の出力トランジスタに並列接続され、第２の出力トランジスタと同じ導電型である第２の出力オフセットトランジスタと、を備える出力オフセットトランジスタ付出力バッファ回路であって、ダミーバッファ回路は、第１のダミートランジスタと同じ導電型である第１のオフセットトランジスタと、第２のダミートランジスタと同じ導電型である第２のオフセットトランジスタと、を備え、ダミーバッファ回路が、出力オフセットトランジスタ付出力バッファ回路における第１および第２の出力トランジスタのそれぞれの駆動数を定める場合、第１のオフセットトランジスタを第１のダミートランジスタに並列接続し、第２のオフセットトランジスタを第２のダミートランジスタに並列接続することが好ましい。
【００１４】
また、本発明の半導体装置において、第１の出力オフセットトランジスタと第１のオフセットトランジスタとは、同一のサイズであり、第２の出力オフセットトランジスタと第２のオフセットトランジスタとは、同一のサイズであることが好ましい。
【００１５】
さらに、本発明の半導体装置において、ダミーバッファ回路は、２個以上の第１のオフセットトランジスタと、第１のオフセットトランジスタと同じ個数の第２のオフセットトランジスタとを備え、ダミーバッファ回路が、出力オフセットトランジスタ付出力バッファ回路における第１および第２の出力トランジスタのそれぞれの駆動数を定める場合、２個以上の第１のオフセットトランジスタを選択的に第１のダミートランジスタに並列接続し、２個以上の第２のオフセットトランジスタを選択的に第２のダミートランジスタに並列接続するように制御することが好ましい。
【００１６】
また、本発明の半導体装置において、第１の出力オフセットトランジスタのオン時のインピーダンスと選択された第１のオフセットトランジスタのオン時の総計のインピーダンスとは、同一であり、第２の出力オフセットトランジスタのオン時のインピーダンスと選択された第２のオフセットトランジスタのオン時の総計のインピーダンスとは、同一であることが好ましい。
【００１７】
以上のような半導体装置によれば、ｎ個の出力バッファ回路に対し、それぞれの出力バッファ回路のインピーダンス調整に必要な情報を調整値保持回路に保持し、電圧発生回路、比較回路、カウンタ、ダミーバッファ回路を１つに共通化する。したがって、インピーダンスが調整される複数の出力バッファ回路において、ピン数・消費電力・レイアウトサイズの増大を抑えることができる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１８】
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置は、出力バッファ回路Ｂ１、Ｂ２、Ｂ３、出力パッドＰＤ３ａ、ＰＤ３ｂ、ＰＤ３ｃ、調整値保持部Ｅ１１〜Ｅ１８、インピーダンス自動調整部Ｄ１、出力パッド（擬似パッド）ＰＤ１、ＰＤ２、抵抗素子Ｒ３１、Ｒ３２を備える。
【００１９】
インピーダンス自動調整部Ｄ１は、基準電圧発生回路Ａ３、出力電圧切替回路Ｃ２、ダミーバッファ回路Ａ２、Ａ４、オフセット切替回路Ｃ１、Ｃ３、比較器ＣＰ１、ＣＰ２、カウンタＨ２、Ｌ２、インバータ回路ＩＮＶ１〜ＩＮＶ４を備える。
【００２０】
基準電圧発生回路Ａ３は、電源から接地間に対し、直列に接続される抵抗素子Ｒ１、Ｒ２、Ｒ３を備える。抵抗素子Ｒ１、Ｒ２間のノードの電圧ＶｒｅｆＨが基準電圧として比較器ＣＰ１に与えられる。また、抵抗素子Ｒ２、Ｒ３間のノードの電圧ＶｒｅｆＬが基準電圧として比較器ＣＰ２に与えられる。
【００２１】
出力電圧切替回路Ｃ２は、電源と抵抗素子Ｒ１、Ｒ２間のノードとの間に、抵抗素子Ｒ１１とＰｃｈトランジスタＰＭ１１との直列接続回路および抵抗素子Ｒ１２とＰｃｈトランジスタＰＭ１２との直列接続回路を備える。ＰｃｈトランジスタＰＭ１１、ＰＭ１２のそれぞれのゲートには、インバータ回路ＩＮＶ１１、ＩＮＶ１２を介してインタフェース切替を制御する制御信号ＣＴ２、ＣＴ３がそれぞれ与えられる。
【００２２】
また、出力電圧切替回路Ｃ２は、接地と抵抗素子Ｒ２、Ｒ３間のノードとの間に、抵抗素子Ｒ２１とＮｃｈトランジスタＮＭ１１との直列接続回路および抵抗素子Ｒ２２とＮｃｈトランジスタＮＭ１２との直列接続回路を備える。ＮｃｈトランジスタＮＭ１１、ＮＭ１２のそれぞれのゲートには、制御信号ＣＴ２、ＣＴ３がそれぞれ与えられる。
【００２３】
比較器ＣＰ１は、反転（−）入力端子を抵抗素子Ｒ１、Ｒ２間のノードに接続し、抵抗素子Ｒ３１を介して接地される出力パッドＰＤ１に非反転（＋）入力端子を接続し、出力端をカウンタＨ２のカウントイネーブル端子に接続する。
【００２４】
カウンタＨ２は、４ビットのカウンタであって、比較器ＣＰ１の非反転（＋）入力端子の電位が反転（−）入力端子の電位を超えるまで、すなわち、比較器ＣＰ１の出力がＬレベルである場合、クロック信号ＣＬＫをカウントアップする。比較器ＣＰ１の出力がＨレベルである場合、クロック信号ＣＬＫのカウントを停止する。４ビットのカウント値Ｐ１、Ｐ２、Ｐ３、Ｐ４をそれぞれインバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を介してダミーバッファ回路Ａ２中のＰｃｈトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４のそれぞれのゲートに出力する。なお、カウント値Ｐ１が上位ビットであってカウント値Ｐ４が下位ビットとし、図示されないリセット信号によって初期のカウント値Ｐ１、Ｐ２、Ｐ３、Ｐ４は、全てＬレベルとされるものとする。また、ＰｃｈトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４におけるそれぞれのオン抵抗値の比が、１：２：４：８となるように設計されている。
【００２５】
オフセット切替回路Ｃ１は、ＰｃｈトランジスタＰＭ５、ＰＭ６、インバータ回路ＩＮＶ５、ＩＮＶ６を備える。ＰｃｈトランジスタＰＭ５、ＰＭ６のそれぞれのゲートには、インバータ回路ＩＮＶ５、ＩＮＶ６を介して制御信号ＣＴ２、ＣＴ３がそれぞれ与えられる。
【００２６】
ＰｃｈトランジスタＰＭ１、ＰＭ２、ＰＭ３、ＰＭ４、ＰＭ５、ＰＭ６のソースは全て電源に接続され、ドレインは全て出力パッドＰＤ１に接続される。
【００２７】
比較器ＣＰ２は、非反転（＋）入力端子を抵抗素子Ｒ２、Ｒ３間のノードに接続し、抵抗素子Ｒ３２を介して電源に接続される出力パッドＰＤ２に反転（−）入力端子を接続し、出力端をカウンタＬ２のカウントイネーブル端子に接続する。
【００２８】
カウンタＬ２は、４ビットのカウンタであって、比較器ＣＰ２の非反転（＋）入力端子の電位が反転（−）入力端子の電位を超えるまで、すなわち、比較器ＣＰ２の出力がＬレベルである場合、クロック信号ＣＬＫをカウントアップする。比較器ＣＰ２の出力がＨレベルである場合、クロック信号ＣＬＫのカウントを停止する。４ビットのカウント値Ｎ１、Ｎ２、Ｎ３、Ｎ４をそれぞれダミーバッファ回路Ａ４のＮｃｈトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４のそれぞれのゲートに出力する。なお、カウント値Ｎ１が上位ビットであってカウント値Ｎ４を下位ビットとし、図示されないリセット信号によって初期のカウント値Ｎ１、Ｎ２、Ｎ３、Ｎ４は、全てＬレベルとされるものとする。また、ＮｃｈトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４におけるそれぞれのオン抵抗値の比が、１：２：４：８となるように設計されている。
【００２９】
オフセット切替回路Ｃ３は、ＮｃｈトランジスタＮＭ５、ＮＭ６を備える。ＮｃｈトランジスタＮＭ５、ＮＭ６のそれぞれのゲートには、制御信号ＣＴ２、ＣＴ３がそれぞれ与えられる。
【００３０】
ＮｃｈトランジスタＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４、ＮＭ５、ＮＭ６のソースは全て接地され、ドレインは全て出力パッドＰＤ２に接続される。
【００３１】
調整値保持部Ｅ１１〜Ｅ１８は、同一の構造を有し、ラッチ回路などの論理保持回路Ｅ１Ａ、Ｅ１Ｂ、Ｅ１Ｃを備える。論理保持回路Ｅ１Ａ、Ｅ１Ｂ、Ｅ１Ｃは、それぞれ入力端子Ｇがアクティブとなった場合に入力端子Ｄに与えられるデータ信号を保持し、出力端子から出力する。
【００３２】
ここで、調整値保持部Ｅ１１を例に説明する。調整値保持部Ｅ１１は、制御信号ＣＴ１、ＣＴ２、ＣＴ３がそれぞれアクティブとされた時のカウント値Ｐ１をそれぞれ論理保持回路Ｅ１Ａ、Ｅ１Ｂ、Ｅ１Ｃに保持する。そして、保持したカウント値Ｐ１をそれぞれ出力バッファ回路Ｂ１、Ｂ２、Ｂ３の入力端子Ｐ１Ａ、Ｐ１Ｂ、Ｐ１Ｃに出力する。同様に調整値保持部Ｅ１２〜Ｅ１８は、それぞれ保持したカウント値Ｐ２〜Ｐ４、Ｎ１〜Ｎ４をそれぞれ入力端子Ｐ２Ａ、Ｐ２Ｂ、Ｐ２Ｃ、・・・Ｎ４Ａ、Ｎ４Ｂ、Ｎ４Ｃに出力する。
【００３３】
出力バッファ回路Ｂ１は、入力端子Ｐ１Ａ〜Ｐ４Ａ、Ｎ１Ａ〜Ｎ４Ａに入力されるデータに基づいた出力インピーダンスで入力端子Ｄａｔａ１に入力される信号を出力パッドＰＤ３ａに出力する。
【００３４】
出力バッファ回路Ｂ２は、入力端子Ｐ１Ｂ〜Ｐ４Ｂ、Ｎ１Ｂ〜Ｎ４Ｂに入力されるデータに基づいた出力インピーダンスで入力端子Ｄａｔａ２に入力される信号を出力パッドＰＤ３ｂに出力する。
【００３５】
出力バッファ回路Ｂ３は、入力端子Ｐ１Ｃ〜Ｐ４Ｃ、Ｎ１Ｃ〜Ｎ４Ｃに入力されるデータに基づいた出力インピーダンスで入力端子Ｄａｔａ３に入力される信号を出力パッドＰＤ３ｃに出力する。
【００３６】
次に出力バッファ回路Ｂ１、Ｂ２、Ｂ３の詳細について説明する。
【００３７】
図２は、出力バッファ回路Ｂ１の回路図である。出力バッファ回路Ｂ１は、論理回路ＬＧ１Ｈ〜ＬＧ４Ｈ、ＬＧ１Ｌ〜ＬＧ４Ｌ、ＰｃｈトランジスタＰＭ２１〜ＰＭ２４、ＮｃｈトランジスタＮＭ２１〜ＮＭ２４、入力端子Ｄａｔａ１、Ｐ１Ａ〜Ｐ４Ａ、Ｎ１Ａ〜Ｎ４Ａを備える。論理回路ＬＧ１Ｈ〜ＬＧ４Ｈは、それぞれ一方の入力端を共通に入力端子Ｄａｔａ１に接続し、他方の入力端をそれぞれ入力端子Ｐ１Ａ〜Ｐ４Ａに接続し、２つの入力端の論理値の否定論理積をＰｃｈトランジスタＰＭ２１〜ＰＭ２４のゲートにそれぞれ出力する。論理回路ＬＧ１Ｌ〜ＬＧ４Ｌは、それぞれ一方の入力端を共通に入力端子Ｄａｔａ１に接続し、他方の入力端をそれぞれ入力端子Ｎ１Ａ〜Ｎ４Ａに接続し、一方の入力端の論理値と他方の入力端の否定論理値との否定論理和をＮｃｈトランジスタＮＭ２１〜ＮＭ２４のゲートにそれぞれ出力する。
【００３８】
ＰｃｈトランジスタＰＭ２１〜ＰＭ２４は、ソースを共通に電源に接続し、ドレインを共通に出力パッドＰＤ３ａに接続する。ＰｃｈトランジスタＰＭ２１〜ＰＭ２４は、それぞれＰｃｈトランジスタＰＭ１〜ＰＭ４と同じオン抵抗を有する。ＮｃｈトランジスタＮＭ２１〜ＮＭ２４は、ソースを共通に接地し、ドレインを共通に出力パッドＰＤ３ａに接続する。ＮｃｈトランジスタＮＭ２１〜ＮＭ２４は、それぞれＮｃｈトランジスタＮＭ１〜ＮＭ４と同じオン抵抗を有する。
【００３９】
図３は、出力バッファ回路Ｂ２の回路図である。図３において図２と同一の符号は、同一物を示し、その説明を省略する。図３の出力バッファ回路Ｂ２は、図２に対しＰｃｈトランジスタＰＭ２５、ＮｃｈトランジスタＮＭ２５が追加される。ＰｃｈトランジスタＰＭ２５は、ソースを電源に接続し、ゲートを接地し、ドレインを出力パッドＰＤ３ｂに接続する。ＮｃｈトランジスタＮＭ２５は、ソースを接地し、ゲートを電源に接続し、ドレインを出力パッドＰＤ３ｂに接続する。
【００４０】
また、図３では、図２の入力端子Ｄａｔａ１、Ｐ１Ａ〜Ｐ４Ａ、Ｎ１Ａ〜Ｎ４Ａの代わりに、入力端子Ｄａｔａ２、Ｐ１Ｂ〜Ｐ４Ｂ、Ｎ１Ｂ〜Ｎ４Ｂとされ、出力接続先が出力パッドＰＤ３ａの代わりに出力パッドＰＤ３ｂとされる。
【００４１】
図４は、出力バッファ回路Ｂ３の回路図である。図４において図３と同一の符号は、同一物を示し、その説明を省略する。図４の出力バッファ回路Ｂ３は、図３の入力端子Ｄａｔａ２、Ｐ１Ｂ〜Ｐ４Ｂ、Ｎ１Ｂ〜Ｎ４Ｂの代わりに、入力端子Ｄａｔａ３、Ｐ１Ｃ〜Ｐ４Ｃ、Ｎ１Ｃ〜Ｎ４Ｃとされ、出力接続先が出力パッドＰＤ３ｂの代わりに出力パッドＰＤ３ｃとされる。また、ＰｃｈトランジスタＰＭ２５の代わりに、サイズの異なるＰｃｈトランジスタＰＭ２６が備えられ、ＮｃｈトランジスタＮＭ２５の代わりに、サイズの異なるＮｃｈトランジスタＮＭ２６が備えられる。
【００４２】
次に、インピーダンス自動調整部Ｄ１におけるインピーダンスの調整方法について説明する。始めに比較器ＣＰ１、ＣＰ２とカウンタＨ２、Ｌ２によってそれぞれダミーバッファ回路Ａ２、Ａ４を調整する方法について説明する。ここで、比較器ＣＰ１、カウンタＨ２、ダミーバッファ回路Ａ２と、比較器ＣＰ２、カウンタＬ２、ダミーバッファ回路Ａ４とは、同一の動作を行うので、比較器ＣＰ２、カウンタＬ２、ダミーバッファ回路Ａ４についての動作を説明する。なお、ここでは制御信号ＣＴ２、ＣＴ３がローレベルであって、ＮｃｈトランジスタＮＭ５、ＮＭ６がオフ状態にあるものとする。
【００４３】
図５は、インピーダンス自動調整部Ｄ１の動作を表すタイミングチャートである。図５において、出力パッドＰＤ２に対する設定情報は、出力パッドＰＤ２の出力電圧として表し、それ以外の信号は、ＨレベルとＬレベルで表す。タイミングｔ０において、カウンタＬ２は、初期化されていて、カウント値Ｎ１〜Ｎ４の出力は、すべてＬレベルにある。これに対し、クロック信号ＣＬＫがカウンタＬ２に入力されることでカウント値Ｎ１〜Ｎ４の出力は、順次カウントアップする。カウント値Ｎ１〜Ｎ４をゲートに入力するＮｃｈトランジスタＮＭ１〜ＮＭ４は、カウント値Ｎ１〜Ｎ４の論理値に伴ってオン・オフする。一方、出力パッドＰＤ２の電圧は、ＮｃｈトランジスタＮＭ１〜ＮＭ４と抵抗素子Ｒ３２との分圧で決定される。ここで、ＮｃｈトランジスタＮＭ１〜ＮＭ４がオン・オフすることで、ダミーバッファＡ４のインピーダンス比は、図６に示すように変化する。したがって、カウントアップに伴い、出力パッドＰＤ２の電圧は、図５に示すように逐次低下していく。なお、図６のダミーバッファ回路Ａ４のインピーダンス比は、ＮｃｈトランジスタＮＭ１のオン抵抗を１とした場合のインピーダンス比として表わしている。
【００４４】
以上のようにインピーダンス自動調整部Ｄ１が動作することで、カウンタＬ２がカウントアップしていくと、例えばタイミングｔ１で出力パッドＰＤ２の電圧が基準電圧ＶｒｅｆＬより下回り比較器ＣＰ２の出力がＬレベルからＨレベルになる。比較器ＣＰ２の出力がＨレベルになると、カウンタＬ２のカウント動作が停止され、調整終了となる。この時のカウンタＬ２のカウント値Ｎ１〜Ｎ４が出力バッファ回路Ｂ１、Ｂ２、Ｂ３のＮｃｈトランジスタのインピーダンス調整信号として、調整値保持部Ｅ１５〜Ｅ１８に分配される。なお、比較器ＣＰ１、カウンタＨ２、ダミーバッファ回路Ａ２の動作も上記説明内容と同様であり、カウンタＨ２のカウント値Ｐ１〜Ｐ４が出力バッファ回路Ｂ１、Ｂ２、Ｂ３のＰｃｈトランジスタのインピーダンス調整信号として、調整値保持部Ｅ１１〜Ｅ１４に分配される。
【００４５】
先に述べたように、出力バッファ回路Ｂ１、Ｂ２、Ｂ３におけるＮｃｈトランジスタＮＭ２１〜ＮＭ２４は、インピーダンス自動調整部Ａ１のダミーバッファ回路Ａ４のＮｃｈトランジスタＮＭ１〜ＮＭ４とそれぞれ同一のインピーダンスである。また、出力バッファ回路Ｂ１、Ｂ２、Ｂ３におけるＰｃｈトランジスタＰＭ２１〜ＰＭ２４は、インピーダンス自動調整部Ａ１のダミーバッファ回路Ａ２のＰｃｈトランジスタＰＭ１〜ＰＭ４とそれぞれ同一のインピーダンスである。
【００４６】
したがって、出力バッファ回路Ｂ１、Ｂ２、Ｂ３のそれぞれにおける出力インピーダンスは、インピーダンス自動調整部Ｄ１で調整されたインピーダンスと同一となる。出力バッファ回路Ｂ１、Ｂ２、Ｂ３における出力インピーダンスを適時調整することで、出力バッファ回路Ｂ１、Ｂ２、Ｂ３は、最適な出力インピーダンスに設定される。この時、出力バッファ回路Ｂ１、Ｂ２、Ｂ３は、それぞれ入力端子Ｄａｔｅ１、Ｄａｔｅ２、Ｄａｔｅ３の信号を最適な出力インピーダンスで出力パッドＰＤ３ａ、ＰＤ３ｂ、ＰＤ３ｃに出力可能となる。
【００４７】
なお、自動調整される出力インピーダンスは、以下の式１、式２の様に表される。
ＲｔａｒｇｅｔＨ＝ｒ３１×（ＶＤＤ−ＶｒｅｆＨ）／ＶｒｅｆＨ    ・・・（式１）
ＲｔａｒｇｅｔＬ＝ｒ３２×ＶｒｅｆＬ／（ＶＤＤ−ＶｒｅｆＬ）    ・・・（式２）
【００４８】
ただし、
ＲｔａｒｇｅｔＨ：Ｐｃｈトランジスタ側で自動調整されるインピーダンス
ＲｔａｒｇｅｔＬ：Ｎｃｈトランジスタ側で自動調整されるインピーダンス
ＶｒｅｆＨ：Ｐｃｈトランジスタ側で用いられる基準電圧
ＶｒｅｆＬ：Ｎｃｈトランジスタ側で用いられる基準電圧
ｒ３１：Ｐｃｈトランジスタ側で用いられる抵抗素子Ｒ３１の抵抗値
ｒ３２：Ｎｃｈトランジスタ側で用いられる抵抗素子Ｒ３２の抵抗値
ＶＤＤ：ダミーバッファ及び被調整バッファの電源電圧
である。
【００４９】
次にインピーダンスオフセットについて説明する。図１の出力バッファ回路Ｂ１、Ｂ２、Ｂ３において、それぞれにおけるインタフェースの種類が異なり、インタフェースで定める出力インピーダンスを、出力バッファ回路Ｂ１ではＲｔａｒｇｅｔ１、出力バッファ回路Ｂ２ではＲｔａｒｇｅｔ２、出力バッファ回路Ｂ３ではＲｔａｒｇｅｔ３とする。また、インピーダンスの大きさを、Ｒｔａｒｇｅｔ１＞Ｒｔａｒｇｅｔ２＞Ｒｔａｒｇｅｔ３とする。
【００５０】
まず始めに出力電圧切替回路Ｃ２の動作について説明する。出力電圧切替回路Ｃ２内のスイッチ動作用のＰｃｈトランジスタＰＭ１１、ＰＭ１２、ＮｃｈトランジスタＮＭ１１、ＮＭ１２のゲート論理が切り替わることで、スイッチ動作用トランジスタと直列に接続される抵抗との合成インピーダンスが変動する。具体的には、ＰｃｈトランジスタＰＭ１１と抵抗素子Ｒ１１、ＰｃｈトランジスタＰＭ１２と抵抗素子Ｒ１２のそれぞれによる合成インピーダンスが変動する。また、ＮｃｈトランジスタＮＭ１１と抵抗素子Ｒ２１、ＮｃｈトランジスタＮＭ１２と抵抗素子Ｒ２２のそれぞれによる合成インピーダンスが変動する。
【００５１】
ここで、制御信号ＣＴ２、ＣＴ３がいずれもＬレベルの場合を基準とした場合、制御信号ＣＴ２がＨレベルに遷移することで、ＰｃｈトランジスタＰＭ１１と抵抗素子Ｒ１１の合成インピーダンス及びＮｃｈトランジスタＮＭ１１と抵抗素子Ｒ２１の合成インピーダンスが低くなる。また、制御信号ＣＴ３がＨレベルに遷移することで、ＰｃｈトランジスタＰＭ１２と抵抗素子Ｒ１２の合成インピーダンス及びＮｃｈトランジスタＮＭ１２と抵抗素子Ｒ２２の合成インピーダンスが低くなる。このような場合、図１の基準電圧発生回路Ａ３と出力電圧切替回路Ｃ２とが接続され、基準電圧発生回路Ａ３と出力電圧切替回路Ｃ２内の各インピーダンスの分圧から決定される基準電圧ＶｒｅｆＨは、より高く、基準電圧ＶｒｅｆＬは、より低くなる。
【００５２】
また、「ＰｃｈトランジスタＰＭ１１と抵抗素子Ｒ１１の合成インピーダンス」＞「ＰｃｈトランジスタＰＭ１２と抵抗素子Ｒ１２の合成インピーダンス」、及び、「ＮｃｈトランジスタＮＭ１１と抵抗素子Ｒ２１の合成インピーダンス」＞「ＮｃｈトランジスタＮＭ１２と抵抗素子Ｒ２２」とする。さらに、制御信号ＣＴ２、ＣＴ３を論理値の組合せを、ＣＴ２／ＣＴ３＝Ｌレベル／Ｌレベル、Ｈレベル／Ｌレベル、Ｌレベル／Ｈレベルの順で動作させる。この場合、基準電圧ＶｒｅｆＨは、３段階で順に高く変動し、電圧ＶｒｅｆＬは、３段階で順に低く変動する。
【００５３】
次に、オフセット切替回路Ｃ１、Ｃ３の動作について説明する。ダミーバッファ回路Ａ２、Ａ４のインピーダンスオフセットとその切替動作は、制御信号ＣＴ２、ＣＴ３で制御される。インピーダンス自動調整部Ｄ１において、ダミーバッファのインピーダンスオフセットとして、ダミーバッファ回路Ａ２にはオフセット切替回路Ｃ１が並列接続され、ダミーバッファ回路Ａ４にはオフセット切替回路Ｃ３が並列接続されている。ここで、制御信号ＣＴ２、ＣＴ３の論理値に従って、オフセット切替回路Ｃ１内のＰｃｈトランジスタＰＭ５、ＰＭ６、オフセット切替回路Ｃ３内のＮｃｈトランジスタＮＭ５、ＮＭ６、それぞれのトランジスタがオン・オフし、トランジスタの抵抗値が変化する。このように、制御信号ＣＴ２、ＣＴ３の論理値を制御することで、インピーダンス自動調整部Ｄ１内のダミーバッファ回路Ａ２、Ａ４のインピーダンスを適宜に切替えることができる。
【００５４】
ここで、「ＰｃｈトランジスタＰＭ５のインピーダンス＞ＰｃｈトランジスタＰＭ６のインピーダンス」、「ＮｃｈトランジスタＮＭ５のインピーダンス＞ＮｃｈトランジスタＮＭ６のインピーダンス」、且つ制御信号ＣＴ２、ＣＴ３を論理値の組合せを、ＣＴ２／ＣＴ３＝Ｌレベル／Ｌレベル、Ｈレベル／Ｌレベル、Ｌレベル／Ｈレベルの順で動作させる。この場合、ダミーバッファのオフセットインピーダンスの大きさは、オフセット無しの状態から、順に２段階で変動可能である。
【００５５】
ところで、出力バッファ回路Ｂ２、Ｂ３では、インピーダンスオフセットが能動的に設定されることは無い。この理由は、出力バッファ回路のインピーダンスオフセットは、図３、４に示すように、ゲートの電圧が固定されたトランジスタが出力バッファ回路の出力インピーダンス部に並列接続される形となるためである。インピーダンス自動調整回路Ｄ１において、ダミーバッファ回路と出力バッファ回路のインピーダンスを同一にする必要があり、これはダミーバッファ回路のインピーダンスオフセットと出力バッファ回路のインピーダンスオフセットにも該当する。すなわち、オフセット切替回路によるダミーバッファ回路のインピーダンスオフセットと出力バッファ回路のインピーダンスオフセットとを組み合わせることで、複数のインタフェースで、ダミーバッファ回路のインピーダンスと出力バッファ回路のインピーダンスを同一とすることができる。具体的には、図１、３、４において、ＰｃｈトランジスタＰＭ５とＰｃｈトランジスタＰＭ２５、ＰｃｈトランジスタＰＭ６とＰｃｈトランジスタＰＭ２６、ＮｃｈトランジスタＮＭ５とＮｃｈトランジスタＮＭ２５、ＮｃｈトランジスタＮＭ６とＮｃｈトランジスタＮＭ２６を、それぞれ同一のサイズのトランジスタとする。
【００５６】
次に、調整値保持部Ｅ１１〜Ｅ１８の動作について説明する。調整値保持部Ｅ１１〜Ｅ１８において、制御信号ＣＴ１、ＣＴ２、ＣＴ３は、論理保持／スルーの切替信号として論理保持回路Ｅ１Ａ、Ｅ１Ｂ、Ｅ１Ｃを制御する。調整値保持部中の１つの論理保持回路がスルー状態の場合は、その他の論理保持回路は保持状態となり、複数の論理保持回路がスルー状態にならない様に動作する。具体的には、出力バッファ回路Ｂ１、Ｂ２、Ｂ３のインタフェースを、インタフェースＡ、インタフェースＢ、インタフェースＣとする。この場合、図７に示すタイミングチャートのように、制御信号ＣＴ１がＨ、制御信号ＣＴ２、ＣＴ３がＬである期間（Ｔ０〜Ｔ１）では、インタフェースＡのモードとして、出力バッファ回路Ｂ１にはインピーダンス調整信号が論理保持回路Ｅ１Ａをスルーして分配され、出力バッファ回路Ｂ２、Ｂ３へは調整信号が分配されない状態となる。制御信号ＣＴ２がＨ、制御信号ＣＴ１、ＣＴ３がＬである期間（Ｔ１〜Ｔ２）では、インタフェースＢのモードとして、出力バッファ回路Ｂ２にはインピーダンス調整信号が論理保持回路Ｅ１Ｂをスルーして分配され、出力バッファ回路Ｂ１、Ｂ３のバッファへは調整信号が分配されない状態となる。制御信号ＣＴ３がＨ、制御信号ＣＴ１、ＣＴ２がＬである期間（Ｔ２〜Ｔ３）では、インタフェースＣのモードとして、出力バッファ回路Ｂ３にはインピーダンス調整信号が論理保持回路Ｅ１Ｃをスルーして分配され、出力バッファ回路Ｂ１、Ｂ２のバッファへは調整信号が分配されない状態となる。このように制御信号ＣＴ１〜ＣＴ３を制御することで、適宜、インピーダンス調整信号を所望の出力バッファ回路に分配可能となる。
【００５７】
すなわち、インタフェースＡとしてインピーダンスを自動調整する場合は、制御信号ＣＴ１、ＣＴ２、ＣＴ３をそれぞれＨ、Ｌ、Ｌレベルとする。この時、基準電圧発生回路の基準電圧ＶｒｅｆＨ、ＶｒｅｆＬは、オフセットのない値となる。また、ダミーバッファ回路及び出力バッファ回路のオフセットは、無い状態となる。さらにこの状態では、調整値保持部Ｅ１１〜Ｅ１８において、論理保持回路Ｅ１Ａがスルー、論理保持回路Ｅ１Ｂ、Ｅ１Ｃが保持状態となる。したがって、インタフェースＡの出力バッファ回路Ｂ１のみにインピーダンス調整信号が有効に分配される。
【００５８】
次に、インタフェースＢとしてインピーダンスを自動調整する場合は、制御信号ＣＴ１、ＣＴ２、ＣＴ３をそれぞれＬ、Ｈ、Ｌレベルとする。この時、基準電圧ＶｒｅｆＨ、ＶｒｅｆＬは、インタフェースＡを基準とすると、基準電圧ＶｒｅｆＨは、より高く、基準電圧ＶｒｅｆＬは、より低くなる。一方、ダミーバッファ回路及び出力バッファ回路のオフセットは、Ｒｔａｒｇｅｔ１とＲｔａｒｇｅｔ２の差分に該当するものが付く形となる。これらの動作により、基準電圧はインタフェースＢのインピーダンスに対応し、且つ、ダミーバッファ回路及び出力バッファ回路のインピーダンスも、インタフェースＡとインタフェースＢの差分、すなわちインタフェースＢに適した状態となる。更に、調整値保持部Ｅ１１〜Ｅ１８では、論理保持回路Ｅ１Ｂがスルー、論理保持回路Ｅ１Ａ、Ｅ１Ｃが保持状態となる。したがって、インタフェースＢの出力バッファ回路Ｂ２のみにインピーダンス調整信号が有効に分配される。
【００５９】
最後に、インタフェースＣとしてインピーダンスを自動調整する場合は、制御信号ＣＴ１、ＣＴ２、ＣＴ３をそれぞれＬ、Ｌ、Ｈレベルとする。この時、基準電圧ＶｒｅｆＨ、ＶｒｅｆＬは、インタフェースＢを基準として、基準電圧ＶｒｅｆＨは、より高く、基準電圧ＶｒｅｆＬは、より低くなる。すなわち、基準電圧ＶｒｅｆＨに関しての値の大小関係は、インタフェースＡ＜インタフェースＢ＜インタフェースＣとなり、基準電圧ＶｒｅｆＬに関しての値の大小関係は、インタフェースＡ＞インタフェースＢ＞インタフェースＣとなる。なお、電圧発生回路の出力電圧の調整幅については、次項に記載する。一方、ダミーバッファ回路及び出力バッファ回路のオフセットは、Ｒｔａｒｇｅｔ１とＲｔａｒｇｅｔ３の差分に該当するものが付く形となる。これらの動作により、基準電圧はインタフェースＣのインピーダンスに対応し、且つ、ダミーバッファ回路及び出力バッファ回路のインピーダンスもインタフェースＡとインタフェースＣの差分、すなわちインタフェースＣに適した状態となる。更に、調整値保持部Ｅ１１〜Ｅ１８では、論理保持回路Ｅ１Ｃがスルー、論理保持回路Ｅ１Ａ、Ｅ１Ｂが保持状態となる。したがって、インタフェースＣの出力バッファ回路Ｂ３のみにインピーダンス調整信号が有効に分配される。
【００６０】
以上の動作を一覧表にまとめたものを図８に示す。図８のように制御信号ＣＴ１〜ＣＴ３を制御することで、複数のインタフェースＡ、Ｂ、Ｃのインピーダンスを、調整精度を悪化させること無く、１つの自動調整回路で調整可能となる。
【００６１】
次に、基準電圧発生回路Ａ３における出力電圧切替の必要性について説明する。本実施例の半導体装置は、出力パッド（擬似パッド、外部接続ピン）を増加することなく、複数のインタフェースのインピーダンスを自動調整する。この場合、それぞれのインピーダンスの調整において同一の抵抗素子Ｒ３１、Ｒ３２を用いる。
【００６２】
前述の通り、自動調整されるインピーダンスは、式１、式２の式で表現される。ここで、抵抗素子Ｒ３１、Ｒ３２の抵抗値を変更させることなく、自動調整インピーダンスを変化させる為には、基準電圧ＶｒｅｆＨ、ＶｒｅｆＬを変化させる必要がある。すなわち、ＲｔａｒｇｅｔＨを小さくする場合は、基準電圧ＶｒｅｆＨを高くし、ＲｔａｒｇｅｔＬを小さくする場合は、基準電圧ＶｒｅｆＨを低くすれば良い。
【００６３】
基準電圧ＶｒｅｆＨ、ＶｒｅｆＬを変化量は、次の通りである。インタフェースＢでのインタフェースＡの基準電圧からのＶｒｅｆＨの変化量△ＶｒｅｆＨ１は、以下の式３のように表される。
△ＶｒｅｆＨ１＝（Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ２）×ＶＤＤ／（Ｒ３１＋Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ２）    ・・・（式３）
【００６４】
また、ＶｒｅｆＬの変化量△ＶｒｅｆＬ１は、以下の式４のように表される。
△ＶｒｅｆＬ１＝（Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ２）×ＶＤＤ／（Ｒ３２＋Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ２）    ・・・（式４）
【００６５】
さらに、インタフェースＣでのインタフェースＡの基準電圧からのＶｒｅｆＨの変化量△ＶｒｅｆＨ２は、以下の式５のように表される。
△ＶｒｅｆＨ２＝（Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ３）×ＶＤＤ／（Ｒ３１＋Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ３）    ・・・（式５）
【００６６】
また、ＶｒｅｆＬの変化量△ＶｒｅｆＬ２は、以下の式６のように表される。
△ＶｒｅｆＬ２＝（Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ３）×ＶＤＤ／（Ｒ３２＋Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ３）    ・・・（式６）
【００６７】
このような変化量を基準電圧に与えるために、基準電圧発生回路Ａ３に出力電圧切替回路Ｃ２を付加している。
【００６８】
本発明では、オフセットインピーダンスを用いるが、以下にその必要性について説明する。なお、説明の前提として、出力バッファの設計では、インピーダンスを電流値に置き換えて表現する場合が多く、且つ表現が直感的に分かり易い為、インピーダンスを電流値に置き換えて説明する。
【００６９】
インピーダンス自動調整回路Ｄ１は、前述の通り、ダミーバッファ回路Ａ２、Ａ４及び出力バッファ回路Ｂ１〜Ｂ３における並列接続回路の数を切替えることで、所望のインピーダンスを得る構成となる。定性的には並列接続回路数が増加することで、インピーダンスは小さく、電流値は大きくなる。一方、実際の設計においては、インピーダンスの調整幅の下限は、調整目標のインピーダンス以下とする必要がある。言い換えると、電流の調整幅の上限は、調整目標の電流値以上とする必要がある。具体例として、図９に、出力バッファ回路の電流値を電位差０．４Ｖとし、６ｍＡの電流値を目標とした場合の設計値の一例を示す。この例では、インピーダンスの並列接続数を８本としており、８本すべてが接続された電流値が目標の６ｍＡを満たすようにしている。
【００７０】
ここで、複数のインタフェースの自動調整を一つのインピーダンス自動調整回路で対応した場合、単純に電流の上限値を変更し、電流の調整範囲を広げる必要がある。この場合の例を図１０に示す。この例では、電流の目標値を６ｍＡと１２ｍＡとし、両方に対応する形としている。このようにすることで、複数のインピーダンスの対応が可能となるが、自動調整精度が劣化する場合が生じる。自動調整精度の指標は、図９、図１０で示す並列接続数１本当たりの電流差となり、これが大きい程、自動調整精度が低くなる。自動調整精度は、調整回路の性能を決める重要な要素である為、その精度の低下は、大きな問題となる。
【００７１】
以上の問題は、複数のインタフェースの自動調整時にインピーダンス調整範囲を拡大した場合に起こる現象である。したがって、各インタフェースでの調整範囲を拡大することなく、複数のインタフェースに対応するように、前述したオフセットインピーダンスが必要となる。
【００７２】
上記においてオフセットインピーダンスの有効性について説明したが、オフセットインピーダンスは、ダミーバッファ回路と出力バッファ回路の両方に備え、且つオフセットバッファも包括した状態で、インピーダンスを調整する必要がある。この理由としては、オフセットインピーダンスを調整対象から排除すると、オフセットインピーダンス自身の特性変動が、ダミーバッファ回路及び出力バッファ回路全体のインピーダンスの特性変動として現れてしまう。この結果、出力バッファ回路のインピーダンス調整精度の劣化を招く。したがって、本実施例でもこの点を考慮した構成としている。
【００７３】
なお、本実施例でのオフセットインピーダンスの値の設定方法は、以下の通りとなる。複数のインタフェースのインピーダンスを調整する場合、そのインタフェース間ではバッファとして必要なインピーダンスが異なる。先に述べたと同様に、インタフェースで定められるインピーダンスを出力バッファ回路Ｂ１ではＲｔａｒｇｅｔ１、出力バッファ回路Ｂ２ではＲｔａｒｇｅｔ２、出力バッファ回路Ｂ３はＲｔａｒｇｅｔ３とする。また、インピーダンスの大きさを、Ｒｔａｒｇｅｔ１＞Ｒｔａｒｇｅｔ２＞Ｒｔａｒｇｅｔ３とする。このとき、出力バッファ回路Ｂ１とＢ２の差分のインピーダンスをＲｏｆｆｓｅｔ１、出力バッファ回路Ｂ１とＢ３の差分のインピーダンスをＲｏｆｆｓｅｔ２とする。Ｒｏｆｆｓｅｔ１とＲｏｆｆｓｅｔ２は、Ｒｔａｒｇｅｔ１、Ｒｔａｒｇｅｔ２、Ｒｔａｒｇｅｔ３を用いて、以下の式７、式８のように表される。
Ｒｏｆｆｓｅｔ１＝Ｒｔａｒｇｅｔ１×Ｒｔａｒｇｅｔ２／（Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ２）    ・・・（式７）
Ｒｏｆｆｓｅｔ２＝Ｒｔａｒｇｅｔ１×Ｒｔａｒｇｅｔ３／（Ｒｔａｒｇｅｔ１−Ｒｔａｒｇｅｔ３）    ・・・（式８）
【００７４】
さらに、オフセット切替回路Ｃ１内のＰｃｈトランジスタＰＭ５及びオフセット切替回路Ｃ３内のＮｃｈトランジスタＮＭ５及び、図３のＰｃｈトランジスタＰＭ２５とＮｃｈトランジスタＮＭ２５のインピーダンスをＲｏｆｆｓｅｔ１とする。また、オフセット切替回路Ｃ１内のＰｃｈトランジスタＰＭ６及びオフセット切替回路Ｃ３内のＮｃｈトランジスタＮＭ６及び、図４のＰｃｈトランジスタＰＭ２６とＮｃｈトランジスタＮＭ２６のインピーダンスをＲｏｆｆｓｅｔ２とする。そして、図８の通りの方法で制御信号ＣＴ１、ＣＴ２、ＣＴ３を制御することで、各インタフェース間の最適なインピーダンス差を考慮し、且つ、被調整バッファのインピーダンス調整精度の劣化を招くことなく、各インタフェースのインピーダンスを調整可能である。
【００７５】
本発明では、調整値保持部Ｅ１１〜Ｅ１８を備えるが、以下にその必要性について説明する。複数のインタフェースにおいて、自動調整目標とするインピーダンスが異なる為、当然、インピーダンス調整信号の情報も、インタフェース毎で異なる。本実施例の半導体装置の場合は、インピーダンス自動調整部Ｄ１は、１つである為、各インタフェースを同時に調整することが出来ない。したがって、時間軸で、各インタフェースの調整時間をずらす必要がある。この場合、調整していないインタフェースのインピーダンス調整信号の情報は、何らかの方法で保持する必要がある為、調整値保持部Ｅ１１〜Ｅ１８が必要となる。
【００７６】
調整値保持部Ｅ１１〜Ｅ１８の制御方法は、図８の通りであって、制御信号ＣＴ１、ＣＴ２、ＣＴ３を用いて他の回路と連動させて制御することで、各インタフェースのインピーダンス調整信号の論理を所望の形で保持及びスルーできる。
【００７７】
最後に、これまでの内容を踏まえ、具体的な数値例を示し効果に関し説明する。ここでは、３．３［Ｖ］電源で、３種類のインタフェースとしてＮｃｈトランジスタ側のインピーダンスがインタフェースＡ、Ｂ、Ｃそれぞれにおいて、５０［Ω］、２５［Ω］、１２．５［Ω］で、抵抗素子Ｒ３２の抵抗値が３６２．５［Ω］、１８１．２５［Ω］、９０．６２５［Ω］で、且つ、それぞれのＮｃｈトランジスタ側の基準電圧ＶｒｅｆＬを０．４［Ｖ］とする。この時のインピーダンスを自動調整した場合のピン数、消費電力、レイアウトサイズの削減量を示している。なお、通常、Ｎｃｈトランジスタ側のインピーダンスとＰｃｈトランジスタ側のインピーダンスとは、同等である為、「抵抗素子Ｒ３２の抵抗値＝抵抗素子Ｒ３１の抵抗値」、「基準電圧ＶｒｅｆＬ＝ＶＤＤ−ＶｒｅｆＨ」とし、下記での消費電力計算の際は、Ｎｃｈトランジスタ側の算出値とＰｃｈトランジスタ側の算出値が等しいという前提としている。
【００７８】
結論から述べると、図１１に示すように、ピン数、消費電力、レイアウトサイズのいずれの面でも、従来の回路構成と比較し、削減の効果が得られることが分かる。
【００７９】
始めに、ピン数、すなわち出力パッド数について試算する。従来のインピーダンス自動調整回路の場合、１つの調整回路に対し、ピン数は２ピン必要としている。一方、本実施例の場合は、ピン数は、２ピン（ＰＤ１、ＰＤ２）であって、複数の調整回路が存在しても変化することがない。よって、図１１のようなピン数削減効果が得られる。
【００８０】
次に、消費電力について試算する。インピーダンス自動調整部Ｄ１において、主に電力を消費するのは、比較器ＣＰ１、ＣＰ２とダミーバッファ回路Ａ２、Ａ４であって、いずれも定常的に電流を消費するので、この電流値で試算する。ここで、コンパレータの電流は、一般的な設計指標として定常電流＝１［ｍＡ］とする。また、ダミーバッファ回路の電流は、電源電圧、基準電圧の差電位と抵抗素子Ｒ３１、Ｒ３２から算出される値とする。
【００８１】
具体的に、コンパレータの消費電流は、従来の回路構成では、１つのインピーダンス自動調整回路で２つのコンパレータが存在し、自動調整回路が３回路必要であることから、合計で６［ｍＡ］となる。一方、本発明では、インピーダンス自動調整部Ｄ１は、１つとなることから、２［ｍＡ］となる。
【００８２】
ダミーバッファ部の電流は、具体的に式９で与えられる。
（ＶＤＤ−ＶｒｅｆＬ）／ＲｅｘｔＬ    ・・・（式９）
ＶＤＤ：電源電圧
ＶｒｅｆＬ：Ｎｃｈトランジスタ側基準電圧
ＲｅｘｔＬ：外付け抵抗素子Ｒ３２の抵抗値
【００８３】
ここで、従来の回路構成では、前述の通り、インタフェースＡ、Ｂ、Ｃの順で、基準電圧は共通で０．４Ｖ、抵抗素子Ｒ３２、Ｒ３１相当の抵抗値は、３６２．５［Ω］、１８１．２５［Ω］、９０．６２５［Ω］であることから、Ｎｃｈトランジスタ側のダミーバッファ部の電流は、インタフェースＡ、Ｂ、Ｃの順で、８［ｍＡ］、１６［ｍＡ］、３２［ｍＡ］となる。Ｎｃｈトランジスタ側とＰｃｈトランジスタ側のインピーダンスが等しいとすると、インタフェースＡ、Ｂ、ＣのそれぞれのＮｃｈトランジスタ側とＰｃｈトランジスタ側のダミーバッファの消費電流の合計値は、（８＋１６＋３２）×２＝１１２［ｍＡ］となる。
【００８４】
一方、本実施例におけるダミーバッファ回路では、抵抗素子Ｒ３２、Ｒ３１の抵抗値は、インタフェースＡで定まる３６２．５［Ω］で固定される。一方、基準電圧は、インタフェースＡ、Ｂ、Ｃの順で、０．４［Ｖ］、０．１９［Ｖ］、０．０９［Ｖ］となり、これらから、ダミーバッファの消費電力は、式９の関係式より、インタフェースＡ、Ｂ、Ｃの順に、８［ｍＡ］、８．６［ｍＡ］、８．９［ｍＡ］となる。本発明では、インタフェースＡ、Ｂ、Ｃを特定時間毎に切替えてインピーダンスを切替える為、ダミーバッファの消費電力を、インタフェースＡ、Ｂ、Ｃの平均値と考えると、その平均値は、８．５［ｍＡ］となる。Ｎｃｈトランジスタ側とＰｃｈトランジスタ側のインピーダンスが等しいとすると、本発明のダミーバッファ部での消費電流は、８．５×２＝１７［ｍＡ］となる。
【００８５】
以上の計算に基づくと、従来の回路構成での自動調整回路としての消費電流は、コンパレータ分の６［ｍＡ］とダミーバッファ分の１１２［ｍＡ］の合計で１１８［ｍＡ］である。一方、本実施例における消費電流は、コンパレータ分の２［ｍＡ］とダミーバッファ分の１７［ｍＡ］の合計で１９［ｍＡ］となる。ここで、電源電圧が３．３［Ｖ］であることから、従来の回路構成の消費電力は、３８９．４［ｍＷ］、本実施例におけるそれぞれの消費電力は６２．７［ｍＷ］となり、図１１に示すような消費電力の削減効果が得られる。
【００８６】
最後に、レイアウトサイズについて試算する。インピーダンス自動調整回路は、回路及びレイアウト上、ダミーバッファにて被調整バッファと相関性を持たせる必要があることから、チップ上ではバッファと同等の扱いで配置される場合が多い。一方、１つの調整回路のレイアウトサイズは、ほぼ出力バッファ２つ分となる。そこで、図１２のレイアウト削減量も、１つの調整回路のレイアウトサイズを出力バッファ２つ分として計算しており、その単位は出力バッファ本数としている。この結果、図１１に示すようなレイアウトサイズの削減効果が得られる。
【実施例２】
【００８７】
実施例１では、３つのインタフェースについてインピーダンスの自動調整を行う形態を記載しているが、さらにインタフェースが増加した場合の実施例は、以下の通りとなる。まず、図１の出力電圧切替回路Ｃ２において出力電圧の切替段数を実施例１の３段階から、インタフェース種類数に応じた段階数に切替える。この場合、出力電圧切替回路Ｃ２内の抵抗素子及びスイッチ素子の並列接続数及びインピーダンス切替信号数をインタフェース種類数に応じて増加させる。
【００８８】
具体的には、図１において、基準電圧ＶｒｅｆＨに対しては、ＰｃｈトランジスタＰＭ１１と抵抗素子Ｒ１１、ＰｃｈトランジスタＰＭ１２と抵抗素子Ｒ１２が並列接続されている。これらに対して、例えば５つのインタフェースに対応する場合は、抵抗素子及びスイッチ素子の並列接続数を２つ追加する。なお、この場合、基準電圧ＶｒｅｆＬに対しても、同様に抵抗素子及びスイッチ素子の並列接続数を２つ追加する。
【００８９】
次に、オフセット切替回路Ｃ１、Ｃ３に関しても、実施例１の３段階から、インタフェース種類数に応じた段階数に切替える。この場合、インピーダンスのオフセット回路内のオフセットトランジスタの並列接続数及びインピーダンス切替信号数を増加させる。
【００９０】
例えば、図１において、ダミーバッファＡ４に対し、オフセット用のＮｃｈトランジスタＮＭ５、ＮＭ６が並列接続されている。これらに対して、５つのインタフェースに対応する場合は、オフセットトランジスタの並列接続数を２つ追加する。なおこの場合、ダミーバッファＡ２に対しても、同様にオフセットトランジスタの並列接続数を２つ追加する。
【００９１】
調整値保持部Ｅ１１〜Ｅ１８については、論理保持回路の個数を出力バッファ回路の数に応じて増加させ、且つそれに対応するインピーダンス切替信号数を増加させる。
【００９２】
さらに、追加するインタフェースの出力バッファ回路に対しては、追加するインタフェースに対応する適当なインピーダンスオフセットを持たせるようにする。なお、具体的なインピーダンスオフセットの値は、式７もしくは式８で与えられる。
【００９３】
以上、５つのインタフェースに対応する場合を具体例として説明したが、インタフェース数を５つに限定することなく、更に増加させることも可能である。
【実施例３】
【００９４】
図１２は、本発明の第３の実施例に係るオフセット切替回路の第１の回路図である。図１２において、図１と同一の符号は、同一物を表し、その説明を省略する。図１２のオフセット切替回路Ｃ１ａは、図１のオフセット切替回路Ｃ１に論理回路ＬＧ５を追加し、ＰｃｈトランジスタＰＭ６の代わりにＰｃｈトランジスタＰＭ６ａを備える。論理回路ＬＧ５は、制御信号ＣＴ２、ＣＴ３の論理和を求めてインバータ回路ＩＮＶ５の入力端に与える。
【００９５】
以上のようなオフセット切替回路Ｃ１ａにおいて、制御信号ＣＴ３がアクティブ（ハイレベル）の場合、ＰｃｈトランジスタＰＭ５、ＰＭ６ａの双方が動作してオフセット用のトランジスタとして機能する。また、制御信号ＣＴ２がアクティブ（ハイレベル）の場合、ＰｃｈトランジスタＰＭ５のみがオフセット用のトランジスタとして機能する。
【００９６】
図１３は、本発明の第３の実施例に係るオフセット切替回路の第２の回路図である。図１３において、図１と同一の符号は、同一物を表し、その説明を省略する。図１３のオフセット切替回路Ｃ３ａは、図１のオフセット切替回路Ｃ３に論理回路ＬＧ６を追加し、ＮｃｈトランジスタＮＭ６の代わりにＮｃｈトランジスタＮＭ６ａを備える。論理回路ＬＧ６は、制御信号ＣＴ２、ＣＴ３の論理和を求めてＮｃｈトランジスタＮＭ５のゲートに与える。
【００９７】
以上のようなオフセット切替回路Ｃ３ａにおいて、制御信号ＣＴ３がアクティブ（ハイレベル）の場合、ＮｃｈトランジスタＮＭ５、ＮＭ６ａの双方が動作してオフセット用のトランジスタとして機能する。また、制御信号ＣＴ２がアクティブ（ハイレベル）の場合、ＮｃｈトランジスタＮＭ５のみがオフセット用のトランジスタとして機能する。
【００９８】
ここで、出力バッファ回路Ｂ１、Ｂ２、Ｂ３のインタフェースをそれぞれインタフェースＡ、インタフェースＢ、インタフェースＣとする。また、インタフェースＡとインタフェースＢの差分のインピーダンスをＲｏｆｆｓｅｔ１、インタフェースＡとインタフェースＣの差分のインピーダンスをＲｏｆｆｓｅｔ２とする。この場合、Ｒｏｆｆｓｅｔ１とＲｏｆｆｓｅｔ２は、それぞれ、先の式７、式８で与えられる。
【００９９】
これに対し、図８に示す制御方法のように、インタフェースＢの制御ではＲｏｆｆｓｅｔ１を有効とし、Ｒｏｆｆｓｅｔ２を無効とし、インタフェースＣの制御では、Ｒｏｆｆｓｅｔ２を有効とし、Ｒｏｆｆｓｅｔ１を無効としている。
【０１００】
ここで、オフセットトランジスタのインピーダンスＲｏｆｆｓｅｔ３を、以下の式１０のように定める。
Ｒｏｆｆｓｅｔ３＝Ｒｔａｒｇｅｔ２×Ｒｔａｒｇｅｔ３／（Ｒｔａｒｇｅｔ２−Ｒｔａｒｇｅｔ３）    ・・・（式１０）
【０１０１】
インタフェースＢの制御ではＲｏｆｆｓｅｔ１のみを有効とし、インタフェースＣの制御ではＲｏｆｆｓｅｔ１とＲｏｆｆｓｅｔ３の両方を有効とするように制御する。このように制御することで、実施例１と同様のオフセットインピーダンスを得ることが出来る。この場合、オフセットトランジスタの制御方法、すなわち、これらのトランジスタのゲート入力には論理回路を追加する必要がある。具体的には、図１のオフセット切替回路Ｃ１、Ｃ３の回路構成を変更する。オフセット切替回路Ｃ１からの回路変更例を図１３のオフセット切替回路Ｃ１ａに示す。また、オフセット切替回路Ｃ３からの回路変更例を図１４のオフセット切替回路Ｃ３ａに示す。
【０１０２】
実施例３では、実施例１と比較し、ダミーバッファのインピーダンスオフセットトランジスタのレイアウトサイズを削減することができる。ここで説明を平易にする為、インタフェースで定められるインピーダンスをインタフェースＡにおいて、Ｒｔａｒｇｅｔ１＝１００Ω、インタフェースＢにおいて、Ｒｔａｒｇｅｔ２＝７５Ω、インタフェースＣにおいて、Ｒｔａｒｇｅｔ３＝５０Ωとする。これに対し、実施例１で必要なレイアウトサイズは、式７、式８からＲｏｆｆｓｅｔ１＝３００Ω、Ｒｏｆｆｓｅｔ２＝１００Ωとして算出される。一方、実施例３で必要なレイアウトサイズは、式７、式１０からＲｏｆｆｓｅｔ１＝３００Ω、Ｒｏｆｆｓｅｔ３＝１５０Ωとして算出される。
【０１０３】
周知の通りインピーダンスとトランジスタサイズとは、反比例の関係がある。したがって、ＰｃｈトランジスタＰＭ６ａ、ＮｃｈトランジスタＮＭ６ａは、それぞれ図１のＰｃｈトランジスタＰＭ６、ＮｃｈトランジスタＮＭ６に比べて、トランジスタのサイズを２／３に削減することができる。
【０１０４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。
【図２】出力バッファ回路Ｂ１の回路図である。
【図３】出力バッファ回路Ｂ２の回路図である。
【図４】出力バッファ回路Ｂ３の回路図である。
【図５】インピーダンス自動調整部の動作を表すタイミングチャートである。
【図６】ダミーバッファ回路のインピーダンスの変化を示す図である。
【図７】制御信号のタイミングチャートである。
【図８】３つのインタフェースに対する設定状態を表す図である。
【図９】調整電流目標を６ｍＡとした場合のダミーバッファのインピーダンス設計値を示す図である。
【図１０】調整電流目標を６ｍＡと１２ｍＡした場合のダミーバッファのインピーダンス設計値を示す図である。
【図１１】本発明の効果を定量的に示す図である。
【図１２】本発明の第３の実施例に係る第１のオフセット切替回路の回路図である。
【図１３】本発明の第３の実施例に係る第２のオフセット切替回路の回路図である。
【符号の説明】
【０１０６】
Ａ２、Ａ４  ダミーバッファ回路
Ａ３  基準電圧発生回路
Ｂ１、Ｂ２、Ｂ３  出力バッファ回路
Ｃ１、Ｃ１ａ、Ｃ３、Ｃ３ａ  オフセット切替回路
Ｃ２  出力電圧切替回路
ＣＰ１、ＣＰ２  比較器
ＣＴ１、ＣＴ２、ＣＴ３  制御信号
Ｄ１  インピーダンス自動調整部
Ｄａｔａ１、Ｄａｔａ２、Ｄａｔａ３、Ｎ１Ａ〜Ｎ４Ａ、Ｐ１Ａ〜Ｐ４Ａ、Ｎ１Ｂ〜Ｎ４Ｂ、Ｐ１Ｂ〜Ｐ４Ｂ、Ｎ１Ｃ〜Ｎ４Ｃ、Ｐ１Ｃ〜Ｐ４Ｃ  入力端子
Ｅ１１〜Ｅ１８  調整値保持部
Ｅ１Ａ、Ｅ１Ｂ、Ｅ１Ｃ  論理保持回路
Ｈ２、Ｌ２  カウンタ
ＩＮＶ１〜ＩＮＶ４  インバータ回路
ＬＧ１Ｈ〜ＬＧ４Ｈ、ＬＧ１Ｌ〜ＬＧ４Ｌ、ＬＧ５、ＬＧ６  論理回路
ＮＭ１〜ＮＭ６、ＮＭ６ａ、ＮＭ１１、ＮＭ１２、ＮＭ２１〜ＮＭ２６  Ｎｃｈトランジスタ
ＰＤ１、ＰＤ２  出力パッド（擬似パッド）
ＰＤ３ａ、ＰＤ３ｂ、ＰＤ３ｃ  出力パッド
ＰＭ１〜ＰＭ６、ＰＭ６ａ、ＰＭ１１、ＰＭ１２、ＰＭ２１〜ＰＭ２６  Ｐｃｈトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２  抵抗素子
ＶｒｅｆＨ、ＶｒｅｆＬ  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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