(57)【特許請求の範囲】
【請求項１】
支持基板上に形成されたシリコンの立体孤立領域と前記シリコンの立体孤立領域の表面に形成されたゲート電極とを有する複数のMOSトランジスタ素子と、
前記支持基板中の溝に埋め込まれた埋込配線と、
前記支持基板上の基板上配線とを備え、
前記埋込配線と前記基板上配線とを用いて前記複数のMOSトランジスタ素子間の接続が行われ、前記シリコンの立体孤立領域と前記埋込配線が自己整合的に形成されていることを特徴とする半導体回路装置。
【請求項２】
前記埋込配線は前記複数のMOSトランジスタ素子のゲート電極を接続していることを特徴とする請求項１に記載した半導体回路装置。
【請求項３】
前記埋込配線は、アルミニウムを含む材料からなることを特徴とする請求項１に記載した半導体回路装置。
【請求項４】
前記埋込配線は、タングステンを含む材料からなることを特徴とする請求項１に記載した半導体回路装置。
【請求項５】
前記埋込配線を第１の方向に配置し、
前記基板上配線により接続する前記複数のMOSトランジスタ素子の接続箇所を、第２の方向へ、直線的に配置したことを特徴とした請求項１に記載した半導体回路装置。
【請求項６】
前記第１の方向と前記第２の方向が直交することを特徴とする請求項５に記載した半導体回路装置。
【請求項７】
支持基板上に、複数のMOSトランジスタ素子の立体孤立領域を形成する立体孤立領域形成工程と
前記立体孤立領域と自己整合的に埋込配線用溝を前記支持基板中に形成する溝形成工程と、
前記埋込配線用溝にシリコンとエッチング選択性がある埋込材料を埋め込む埋込工程と、
前記複数のＭＯＳトランジスタ素子のゲート電極を形成するゲート電極形成工程と、
前記埋込配線用溝内の前記埋込材料を除去する工程と、
前記埋込配線用溝に金属材料を埋め込み埋込配線を形成する埋込配線形成工程と、
前記支持基板上に基板上配線を形成する基板上配線形成工程とを備えることを特徴とする半導体回路装置の製造方法。
【請求項８】
前記埋込材料はシリコンとゲルマニウムとを含む材料からなることを特徴とする請求項７に記載した半導体回路装置の製造方法。
【請求項９】
前記金属材料はタングステン(W)であることを特徴とする請求項７に記載した半導体回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高集積LSIに好適な、支持基板上に形成されたfin型FETを構成素子として有する半導体集積回路装置及びその製造方法に関する。特に、構成素子間を接続するのに、支持基板中の溝に埋め込まれた配線を用いた半導体集積回路装置及びその製造方法に関する。
【背景技術】
【０００２】
今日の高集積LSIは、膨大な数の論理マクロセルにより構成される。従って、LSIの機能向上のため、LSIの高集積化が要求されているが、それは、そのまま論理マクロセルへの縮小化の要求となる。ここで、論理マクロセルとは、NOT回路、NAND回路等のロジック回路であって、その回路レイアウトがパターン化された結果、セル化されたものである。従って、論理マクロセルの縮小化は、その構成要素であるMOSFET(Metal
Oxide Semiconductor Field-Effect-Transistor)デバイスのサイズの縮小化によるところが大きい。
ところで、MOSFETのサイズ縮小には、MOSFETのカットオフ時におけるソースとドレイン間の電流の増大、及び、アクティブ時の駆動電流の減少を伴い、サイズ縮小化と次世代において期待される性能向上の維持との両立は困難であった。そのため、MOSFET用の領域として、絶縁支持基板上に孤立した、シリコン(Si)の立体的な領域(以下、「fin領域」という)を設け、絶縁支持基板と接するFin領域の面を除いて、ゲート電極を帯状態に配置するMOSFETの構造(以下、「fin型FET」という)が採用されつつある。MOSFET用の領域を孤立させることで、基板に起因するソースとドレイン間の電流を減少させることができるからである。また、ゲート電極を帯状態に配置することにより、fin領域の表面におけるソースとドレイン間の電流経路を遮断できるからである。さらに、立体的なFin領域の側面も電流経路として利用できるため、fin型FETの駆動電流は増大するからである。【０００３】
そこで、ロジック回路のサイズの縮小と、性能向上の維持との両立を図るため、支持基板上のFin型FETを用いたロジック回路により構成されたLSIが提案されている。
例えば、特許文献1には、fin型FETを用いた、従来のロジック回路により構成されたプロセッサが記載されている。以下、図１を用いて、fin型FETを用いた、従来のロジック回路により構成されたプロセッサについて説明する。図１のプロセッサ１は少なくとも１つのチップ２を含み、そのチップ２はその表面にロジック回路３を有する。これらのロジック回路３は、fin型FET４を含む。プロセッサ１は、ロジック回路３を相互接続することによって構成されている。
従って、図1のプロセッサ1に使用されるロジック回路3では、fin型FETを用いているため、ロジック回路3の縮小化が図られている。また、図１のプロセッサ１の高集積化が実現されている。
【特許文献１】特開２００４−２６６２７４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、論理マクロセルのレイアウト面積の縮小化は、MOSFETデバイスのサイズの縮小だけではなく、回路素子間を接続する配線の構造及び配置にも大きく左右される問題がある。
そこで、本発明は、支持基板中の溝に埋め込まれた配線を利用して、回路素子間の接続を行うことにより、レイアウト面積の縮小化が図れる、半導体回路装置の提供を目的とする。また、本発明は、上記の半導体集積回路装置を製造する方法を提供することを目的とする。
ここで、回路素子間を接続する配線の構造及び配置が論理マクロセルのレイアウト面積の縮小化を妨げる例としては、以下がある。
まず、MOSFETデバイス同士を配線する場合、同一配線層に属する配線同士の交差はできない。また、同一配線層において、最小の配線幅と配線間隔は維持される必要もある。従って、論理マクロセルにおいて、同一配線層に属する配線同士の交差を避けて、回路素子を接続するための配線領域の確保が必要となる問題がある。
一方、上記の問題を解決するため、2層の配線層を利用することも考えられるが、回路素子と各配線層の配線との接続、又は、第1層配線と第2層配線との接続のための位置合わせ領域を確保する必要があり、必ずしも、論理マクロセルの縮小化とならない問題がある。
さらに、回路素子間を接続する配線のパターン形状が、フォトリソグラフィー工程において、解像しやすい形状であることも必要である。配線のパターン形状が解像しにくい形状である場合には、その点を考慮して、配線パターンの間隔を広げなければならず、論理マクロセルの縮小化が図れない問題がある。
また、今日、基板上の配線の層間絶縁膜は薄くなる傾向にあり、第1層配線と第2層配線の配線間容量が低減できない問題がある。そうすると、第1層配線と第2層配線の近接をさけることになるため、論理マクロセルの縮小化が図れない問題がある。
【課題を解決する手段】
【０００５】
上記の課題を解決するため、第１の発明は、支持基板上に形成されたfin型FET等の回路素子を接続する配線として、そのfin型FETと自己整合的に形成された支持基板内の溝に埋め込まれた埋込配線を用いることを特徴とする半導体回路装置を提供する。
すなわち、第1の発明は、支持基板上に形成されたシリコンの立体孤立領域と前記立体孤立領域の表面に形成されたゲート電極とを有するMOSトランジスタ素子と、前記支持基板中の溝に埋め込まれた埋込配線と、前記支持基板上の基板上配線とを備える半導体装置を提供する。そして．その半導体装置は、前記埋込配線と前記基板上配線とを用いて前記MOSトランジスタ素子間の接続が行われることを特徴とする。なお、上記の埋込配線は、上記のMOSFET素子の立体孤立領域と自己整合的に形成されていることが望ましい。
【０００６】
上記の課題を解決するため、第２の発明は、第１の発明に記載した半導体装置であって、埋込配線を第１の方向へそろえ、基板上配線は、第１の方向に直交する第２の方向へそろえることを特徴とする半導体回路装置を提供する。
すなわち、第２の発明は、第１の発明に記載した半導体回路装置であって、前記埋込配線を第１の方向に配置し、前記基板上配線により接続する前記回路素子の接続箇所を、第２の方向へ、直線的に配置したことを特徴とした半導体回路装置を提供する。なお、上記の第１の方向と第２の方向は、直交することが望ましい。
【０００７】
上記の課題を解決するため、第３の発明は、第１の発明又は第２の発明に記載した半導体回路装置を製造する方法であって、fin型FETと自己整合的に埋込配線用溝を形成し、自己整合的に埋込配線を形成することを特徴とする半導体回路装置の製造方法を提供する。
すなわち、第３の発明は、第１の発明又は第２の発明に記載した半導体回路装置を製造する方法であって、前記MOSトランジスタ素子の前記立体孤立領域を形成する立体孤立領域形成工程と前記立体孤立領域と自己整合的に埋込配線用溝を支持基板中に形成する溝形成工程と、前記埋込配線用溝にシリコンとエッチング選択性がある埋込材料を埋め込む埋込工程と、前記MOSトランジスタ素子のゲート電極を形成するゲート電極形成工程と、前記埋込配線用溝内の埋込材料を除去し、前記埋込配線用溝に金属材料を埋め込み、前記埋込配線を形成する埋込配線形成工程と、前記基板上配線を形成する基板上配線形成工程とを備える半導体回路装置の製造方法を提供する。なお、シリコンとエッチング選択性がある埋込材料には、シリコン・ゲルマニウム（SiGe）が望ましい。
（発明の効果）
【０００８】
第１の発明では、支持基板上に形成されたfin型FETを形成した後、Fin型FETをエッチングマスクとして用いて、埋込配線用の溝が形成される。そうすると、埋込配線と基板上配線の２層の配線層を利用して回路素子間の配線ができるため、同一配線層で接続を行うことに比較し、同一配線層に属する配線同士の交差を避けて、回路素子を接続するための配線領域を確保する必要がない。また、自己整合的に、fin型FETと埋込配線の位置関係が決まるため、fin型FETと埋込配線との位置合わせのための領域をとる必要がない。また、埋込配線と基板上配線間の層間絶縁膜は、基板上の1番目の配線と2番目の配線との層間絶縁膜よりも厚いため、配線間容量の低減となる。そうすると、埋込配線と基板上配線を近接させることができる。従って、縮小化した半導体回路装置の提供が図れる。
【０００９】
また、第２の発明では、埋込配線を第１の方向に配置したため、埋込配線及びFin型FETの配置間隔を最小間隔とすることができる。また、第１の方向と直交する第２の方向へ基板上配線により接続する回路素子の接続箇所をそろえたため、基板上配線の形状を直線的とすることができる。また、基板上配線を平行して配置する場合に、基板上配線を最小間隔で配置可能となる。さらに、回路パターンをホトリソグラフィーにより形成する場合に、直線的なパターンであると、パターンが解像されやすい。従って、第１の発明に記載した半導体回路装置よりもさらに、縮小化した半導体回路装置の提供が図れる。
【００１０】
また、第３の発明では、埋込配線用溝を自己整合的に形成し、一旦、シリコン・ゲルマニウム（SiGe）を埋め込む。そうすると、その後に、熱処理が加わるプロセス工程、例えば、fin型FETのゲート電極をポリシンコン層で形成することができる。熱処理が加わるプロセス工程の終了の後、埋込配線用溝からシリコン・ゲルマニウム（SiGe）を除去して、金属材料を埋込配線用溝に埋め込むことにより、埋込配線を形成することができる。従って、埋込配線形成後には、熱処理が加わることがなく、埋込配線に熱ストレスが発生することはない。
【図面の簡単な説明】
【００１１】
【図１】図１は従来のロジック回路により構成されたプロセッサを示す図である。
【図２】図２は実施例１に係るfin型FETを回路要素としたNot回路、Nand回路、及び、Nor回路の論理マクロセルの回路レイアウトを示す図である。
【図３】図３は、fin型FETを回路要素に有する、実施例２に係るSRAMの記憶回路をセル化したSRAMマクロセルの回路レイアウトを示す図である。
【図４】図４は、fin型FETを回路要素として有し、シェアードコンタクトを用いたことを特徴とする、実施例３に係るSRAMの記憶回路をセル化したSRAMマクロセルの回路レイアウトを示す図である。
【図５】図５は、論理マクロセル又はSRAMマクロセルの製造工程のフローチャートを示したものである。
【図６】図６は、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅ、及び、図６Ｆから構成されており、fin型領域形成工程の詳細な製造工程を示した図である。
【図７】図７は、図７Ｇ、図７Ｈ、図７Ｉ、図７Ｊ、図７Ｋ、及び、図７Ｌから構成されており、埋込配線用の溝形成工程の詳細を示した図である。
【図８】図８は、図８Ｍ、図８Ｎ、図８Ｏ、図８Ｐ、図８Ｑ、及び、図８Ｒから構成されており、埋込配線用の溝形成工程の詳細を示した図である。
【図９】図９は、図９Ｒ、図９Ｓ、図９Ｔ、図９Ｕ、図９Ｖ、及び、図９Ｗから構成されており、埋込配線工程及び基板上配線形成工程（その１）の詳細を示した図である。
【図１０】図10は、図10Ｒ、図10SS、図10TT、図10UU、図10VV、及び、図10WWから構成されており、埋込配線工程及び基板上配線形成工程（その２）の詳細を示した図である。
【図１１】図11は、図11XX、図11YY、及び、図11ZZから構成されており、埋込配線工程及び基板上配線形成工程（その２）の詳細を示した図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例１、実施例２、実施例３、及び、実施例４について説明する
【実施例１】
【００１３】
(Not回路、Nand回路、及び、Nor回路において、fin型FETを用いた論理マクロセル)
図２に、実施例１に係るfin型FETを回路要素としたNot回路、Nand回路、及び、Nor回路の論理マクロセルの回路レイアウトを示す。なお、finは「魚の鰭」を意味し、当初は、fin領域は三角柱を横に倒してできる立体的な領域を意味していた。しかし、今日では、fin領域は直方体等の孤立した立体的な領域を含む意味で使用されている。また、fin型FETとは、絶縁支持基板上に孤立した、MOSFET用のシリコン(Si)の立体的なfin領域を設け、絶縁支持基板と接するfin領域の面を除いて、ゲート電極を帯状に配置するMOSFETをいう。【００１４】
図２Ａの上段及び下段は、埋込配線と基板上の配線を回路要素の接続に使用したNot回路の論理マクロセルの回路パターン例である。
図２Ａの上段のNot回路において、５は正電源に接続する基板上配線、６はＰチャネルfin型FET、７はＮチャネルfin型FET、８は入力端子に接続する基板上配線、９は出力端子に接続する基板上配線、10は接地電源に接続する基板上配線、11は埋込配線、13はコンタクトViaをそれぞれ示す。なお、基板上配線５、８、９、10は、かならずしも、単一の配線層に属する配線でなくでもよい。例えば、接地電源に接続する基板上配線10及び正電源に接続する基板上配線５は、第２配線層に属し、入力端子に接続する基板上配線８及び出力端子に接続する基板上配線９は、第１配線層に属することであってもよい。
そして、Ｐチャネルfin型FET６のドレインと正電源に接続する基板上配線５とがコンタクトvia13を介して接続されている。Ｐチャネルfin型FET６のソース、Ｎチャネルfin型FET７のドレイン、及び、出力端子に接続する基板上配線９がコンタクトvia13を介して接続されている。Ｐチャネルfin型FET６のゲート電極とＮチャネルfin型FET７のゲート電極とは、埋込配線11とコンタクトvia13とを介して接続されている。埋込配線11と入力端子に接続する基板上配線８とは、コンタクトvia13を介して接続されている。Ｎチャネルfin型FET７のソースは、接地電源に接続する基板上配線10と、コンタクトVia23を介して、接続されている。
従って、Pチャネルfin型FET６とＮチャネルfin型FET７とは、正電源と接地電源の間に直列に接続されており、not回路、すなわち、インバーター回路を形成している。図２の上段のnot回路は、入力端子で受けた論理信号と反転論理を有する論理信号を出力端子より出力する。
図２Ａの上段の回路レイアウトでは、埋込配線11と基板上配線５、８、９、10との層間絶縁層は、fin型FET等の回路素子を含むこととなるため、基板上配線５、８、９、10を形成する複数の配線層間の絶縁層よりも厚い。従って、埋込配線11と基板上配線５、８、９、10間の配線容量は、基板上配線５、８、９、10を形成する複数の配線層間の配線容量より、小さい。【００１５】
図２Ａの下段のNot回路レイアウトにおいて、15は正電源に接続する基板上配線、16はＰチャネルfin型FET、17はＮチャネルfin型FET、18は入力端子に接続する基板上配線、19は出力端子に接続する基板上配線、20は接地電源に接続する基板上配線、21は埋込配線、23はコンタクトVia、24は配線接続領域をそれぞれ示す。なお、基板上配線15、18、19、20は同一配線層に属するとはかぎらず、複数の配線層に属することがあるのは、図２Ａの上段の回路レイアウトと同様である。
そして、各構成要素の接続関係は、図２Ａの上段のNot回路と同様である。また、図２Ａの下段のNot回路の機能も、図２Ａの上段のNot回路の機能と同様である。ただし、Ｐチャネルfin型FET16のゲート電極とＮチャネルfin型FET17のゲート電極とは、埋込配線21を介して接続されているが、コンタクトvia23を介さず、埋込配線21とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域24を介して接続している点で異なる。また、埋込配線21と基板上配線19とが直交状態で交差するように、埋込配線21、Ｐチャネルfin型FET16のソースのコンタクトvia23、及び、Ｎチャネルfin型FET17のドレインのコンタクトvia23が配置されている点でも異なる。さらに、Ｎチャネルfin型FET17及びＰチャネルfin型FET16と、埋込配線21は自己整合的である点でも異なる。従って、埋込配線とfin型FETのゲート電極、及び、埋込配線とfin型FETのfin領域との位置合わせのための領域を省くことができる。また、埋込配線21及び基板上配線15、18、19、20が直線的となり、ホトリソグラフィー技術によりパターンを形成する際にパターンの解像が容易となる。さらに、埋込配線21と基板上配線19が重なるように配置が可能となる。そうすると、図２Ａの上段のNot回路のレイアウト面積に比較し、図２Ａの下段のNot回路のレイアウト面積は縮小化される。【００１６】
図２Ｂの上段及び下段は、埋込配線と基板上の配線を回路要素の接続に使用したNand回路の論理マクロセルのパターン例である。
図２Ｂの上段 のNand回路のレイアウトにおいて、25は正電源に接続する基板上配線、26、33はＰチャネルfin型FET、27、34はＮチャネルfin型FET、28は入力端子１に接続する基板上配線、36は入力端子２に接続する基板上配線、29は出力端子に接続する基板上配線、30は接地電源に接続する基板上配線、31、35は埋込配線、38は基板上配線、39はコンタクトViaをそれぞれ示す。なお、基板上配線25、28、36、29、30が同一配線層に属するとは限らず、複数の配線層に属することがある点は図２Ａの上段の回路レイアウトと同様である。
そして、Ｐチャネルfin型FET26のドレインは、コンタクトVia39を介して、正電源に接続する基板上配線25と接続する。Ｐチャネルfin型FET26のソースは、コンタクトVia39と出力端子に接続する基板上配線29とを介して、Ｎチャネルfin型FET27のドレイン、Ｐチャネルfin型FET33のソースとに接続する。Ｐチャネルfin型FET26のゲート電極は、埋込配線31とコンタクトVia39を介して、Ｎチャネルfin型FET27のゲート電極、及び、入力端子１に接続する基板上配線28とに接続する。Ｐチャネルfin型FET33のゲート電極は、埋込配線35及びコンタクトVia39を通じて、Ｎチャネルfin型FET34のゲート電極及び入力端子２に接続する基板上配線36と接続する。Ｐチャネルfin型FET33のドレインは正電源に接続する基板上配線25とコンタクトVia39を介して接続する。Ｎチャネルfin型FET34のドレインは基板上配線38とコンタクトVia39を介して、Ｎチャネルfin型FET27のソースと接続する。Ｎチャネルfin型FET34のソースはコンタクトVia39を介して接地電源に接続する基板上配線30と接続する。【００１７】
すなわち、Ｐチャネルfin型FET26、33は、正電源に接続する基板上配線25とＮチャネル型fin型FET27のドレインとの間に並列に接続しており、Ｎチャネルfin型FET27、34は、Ｐチャネルfin型FET26、33のソースと接地電源に接続する基板上配線30間に直列に接続されている。従って、Ｐチャネルfin型FET26、33と、Ｎチャネルfin型FET27、34は、いわゆる、nand回路を構成する。また、図２Ｂの上段のNand回路は、入力端子１と、入力端子２から入力された論理信号に対して、論理積の反転(いわるゆ、nand)を示す論理信号を、出力端子より出力する。【００１８】
図２Ｂの下段 のNand回路において、40は正電源に接続する基板上配線、41、48はＰチャネルfin型FET、42、49はＮチャネルfin型FET、43は入力端子１に接続する基板上配線、56は入力端子２に接続する基板上配線、44は出力端子に接続する基板上配線、45は接地電源に接続する基板上配線、46、50は埋込配線、53は基板上配線、54はコンタクトVia、55は配線接続領域をそれぞれ示す。そして、各構成要素の接続関係は、図２Ｂの上段のNand回路と同様である。また、図２Ｂの下段のNand回路の機能も、図２Ｂの上段のNand回路の機能と同様である。【００１９】
ただし、Ｐチャネルfin型FET41のゲート電極とＮチャネルfin型FET42のゲート電極とは、埋込配線21を介して接続されているが、コンタクトVia54を介さず、埋込配線21とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域55において接続している点で異なる。Ｐチャネルfin型FET48のゲート電極とＮチャネルfin型FET49のゲート電極は、埋込配線50を介して接続されていが、コンタクトVia54を介さず、埋込配線50とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域55において接続している点で異なる。埋込配線46と基板上層配線47とが直交状態で交差するように、埋込配線46、Ｐチャネルfin型FET41のソースのコンタクトVia54、Ｎチャネルfin型FET42のドレインのコンタクトVia54、及び、Ｐチャネルfin型FET48のソースのコンタクトVia54は配置されている点で異なる。
さらに、Ｐチャネルfin型FET41及びＮチャネルfin型FET42と、埋込配線46は自己整合的である点で異なる。また、Ｐチャネルfin型FET48及びＮチャネルfin型FET49と、埋込配線50は自己整合的である点で異なる。【００２０】
従って、埋込配線とfin型FETのゲート電極、及び、埋込配線とfin型FETのfin領域との位置合わせのための領域を省くことができる。また、埋込配線43、50及び基板上配線40、43、44、45、53、56が直線的となり、ホトリソグラフィー技術によりパターンを形成する際にパターンの解像が容易となる。さらに、埋込配線46と基板上配線44が重なるように配置が可能となる。そうすると、図２Ｂの上段のNand回路のレイアウト面積に比較し、図２Ｂの下段のNand回路のレイアウト面積は縮小化されている。【００２１】
図２Ｃの上段及び下段は、埋込配線と基板上の配線を回路要素の接続に使用したNor回路の論理マクロセルのパターン例である。
図２Ｃの上段 のNor回路において、57aは正電源に接続する基板上配線、57b、63はＰチャネルfin型FET、57c、64はＮチャネルfin型FET、58は入力端子１に接続する基板上配線、66は入力端子２に接続する基板上配線、59は出力端子に接続する基板上配線、60は接地電源に接続する基板上配線、61、65は埋込配線、67は基板上配線、69はコンタクトViaをそれぞれ示す。なお、基板上配線57a、58、66、59、60、67が同一配線層に属するとは限らず、複数の配線層に属することがある点は図２Ａの上段の回路レイアウトと同様である。【００２２】
Ｐチャネルfin型FET57bのドレインはコンタクトVia69を介して正電源に接続する基板上配線57aと接続されている。Ｐチャネルfin型FET57bのゲート電極は、埋込配線61とコンタクトVia69を介して、Ｎチャネルfin型FET57cのゲート電極及び入力端子２に接続する基板上配線58と接続している。Ｐチャネルfin型FET57bのソースは、基板上配線67及びコンタクトVia69を介して、Ｐチャネルfin型FET63のドレインと接続されている。Ｐチャネルfin型FET63のソースは、出力端子に接続する基板上配線59及びコンタクトVia69を介してＮチャネルfin型FET57cのドレイン、及び、Ｎチャネルfin型FET64のドレインと接続している。Ｐチャネルfin型FET63のゲート電極は、埋込配線65とコンタクトVia69を介して、Ｎチャネルfin型FET64のゲート電極及び入力端子２に接続する基板上配線66と接続している。Ｎチャネルfin型FET57のソース及びＮチャネルfin型FET64のソースは接地電源に接続する基板上配線60と接続している。すなわち、Ｎチャネルfin型FET57及びＮチャネルfin型FET64は、接地電源に接続する基板上配線60とＰチャネルfin型FET63のソースの間に並列に接続している。また、Ｐチャネルfin型FET56及びＰチャネルfin型FET63は、正電源に接続する基板上配線55とＮチャネルfin型FET57及びＮチャネルfin型FET64のドレインとの間に直列に接続している。従って、Ｎチャネルfin型FET57、Ｎチャネルfin型FET64、Ｐチャネルfin型FET56、及び、Ｐチャネルfin型FET63はいわゆるnor回路を構成している。そして、図２Ｃの上段
のNor回路は入力端子１に接続する基板上配線58と入力端子２に接続する基板上配線66から入力された論理信号の論理和の反転信号を、出力端子より出力する。【００２３】
図２Ｃの下段 のNor回路において、70は正電源に接続する基板上配線、71、78はＰチャネルfin型FET、72、79はＮチャネルfin型FET、73は入力端子１に接続する基板上配線、81は入力端子２に接続する基板上配線、74は出力端子に接続する基板上配線、75は接地電源に接続する基板上配線、76、80は埋込配線、77は基板上配線、82は配線接続領域、83はコンタクトViaをそれぞれ示す。なお、基板上配線70、73、81、74、75、77が同一配線層に属するとは限らず、複数の配線層に属することがある点は図２Ａの上段の回路レイアウトと同様である。
そして、各構成要素の接続関係は、図２Ｃの上段のNor回路と同様である。また、図２Ｃの下段のNor回路の機能も、図２Ｃの上段のNor回路の機能と同様である。【００２４】
ただし、Ｐチャネルfin型FET71のゲート電極とＮチャネルfin型FET72のゲート電極とは、埋込配線76を介して接続されているが、コンタクトVia83を介さず、埋込配線76とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域82において接続している。Ｐチャネルfin型FET78のゲート電極とＮチャネルfin型FET79のゲート電極は、埋込配線80を介して接続されていが、コンタクトVia83を介さず、埋込配線80とそれぞれのfin型FETのゲート電極とは直接的に配線接続領域82において接続している。埋込配線80と出力端子に接続する基板上配線74とが直交状態で交差するように、埋込配線80、Ｐチャネルfin型FET78のソースのコンタクトVia83、Ｎチャネルfin型FET72のドレインのコンタクトVia83、及び、Ｎチャネルfin型FET79のソースのコンタクトVia83は配置されている。さらに、Ｐチャネルfin型FET71及びＮチャネルfin型FET72と、埋込配線76は自己整合的である。また、Ｐチャネルfin型FET78及びＮチャネルfin型FET79と、埋込配線80は自己整合的である。
従って、埋込配線とfin型FETのゲート電極、及び、埋込配線とfin型FETのfin領域との位置合わせのための領域を省くことができる。また、埋込配線76、80及び基板上配線70、73、74、75、77、81が直線的となり、ホトリソグラフィー技術によりパターンを形成する際にパターンの解像が容易となる。さらに、埋込配線80と基板上配線74が重なるように配置が可能となる。
従って、図２Ｃの上段のNor回路のレイアウト面積に比較し、図２Ｃの下段のNor回路のレイアウト面積は縮小化されている。【００２５】
実施例１に係る、図２Ａ、図２Ｂ、及び、図２Ｃの上段に示した回路パターンによると、埋込配線と基板上配線間の層間絶縁膜は、各fin型FETを含むため厚くなる。従って、埋込配線と基板上配線間の容量は、基板上配線が属する配線層間の容量より、減少する。そうすると、埋込配線と基板状配線とが近接するのをさける必要はない。
また、実施例１に係る、図２Ａ、図２Ｂ、及び、図２Ｃの下段に示した回路パターンによると埋込配線が、各fin型FETのfin領域(支持基板上に形成されたシリコンの立体独立領域)と自己整合的に形成されているため、fin領域と埋込配線との位置合わせ領域の確保が不要である。
また、埋込配線が配線されている方向が揃えられており、基板上配線が直線的となるように、各fin型FETのコンタクトviaが配置されている。従って、各基板上配線パターンの形成において、パターンの解像が容易となる。そうすると、基板上配線パターンの間隔を狭めることができる。
さらに、埋込配線の配線方向と基板条配線とが直交し、かつ、埋込配線と基板上配線が交差する部分があるように、埋込配線と基板上配線が配置されている。従って、配線の重畳的な配置が可能となる。
以上のことより、実施例１に係る、図２Ａ、図２Ｂ、及び、図２Ｃに示した回路パターンによれば、論理マクロセルの縮小化が図れる。
【実施例２】
【００２６】
(Fin型FETを用いたSRAMマクロセル)
図３は、fin型FETを回路要素に有する、実施例２に係るSRAMの記憶回路をセル化したSRAMマクロセルの回路レイアウトを示す図である。そして、図３Ａ、図３Ｂ、図３Ｃ、及び、図３Ｄから構成されている。
図３Ａは、SRAM記憶素子の一部を示した回路である。図３ＡのSRAM記憶素子の一部において、85、86はインバーター、87は入力端子、88は出力端子を、それぞれ示す。そして、一方のインバーターは、入力端子87から入力された論理信号を反転増幅し、出力端子から出力信号を出力する。また、他方のインバーターは、出力端子からの反転論理を有する論理信号を、さらに、反転増幅して、入力端子87側へフィードバックをかける。すなわち、入力端子87からの論理信号の論理を、SRAM記憶素子の一部は記憶する機能を有する。【００２７】
図３Ｂは、図３ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である。図３Ｂにおいて、90は正電源に接続する基板上配線、91、93はＰチャネルfin型FET、92、94はＮチャネルfin型FET、95、96は埋込配線、97は接地電源に接続する基板上配線、98は入力端子に接続する基板上配線、99は出力端子に接続する基板上配線、100はコンタクトViaをそれぞれ示す。
なお、上記の基板上配線90、97、98、99はかならずしも、1層の配線層から構成されている必要はない。例えば、入力端子に接続する基板上配線98及び出力端子に接続する基板上配線99は第１層目の基板上配線、正電源に接続する基板上配線90及び接地電源に接続する基板上配線97は第2層目の基板上配線というように複数の配線層から構成されていてもよい。
そして、Ｐチャネルfin型FET91のゲート電極は、埋込配線95とコンタクトvia100を介してＮチャネルfin型FET92のゲート電極と接続し、埋込配線95、入力端子に接続する基板上配線98、及び、コンタクトvia100を介して、Ｐチャネルfin型FET93のソース、及び、Ｎチャネルfin型FET94のドレインに接続している。Ｐチャネルfin型FET91のドレインは正電源に接続する基板上配線90と接続している。Ｐチャネルfin型FET91のソースは、出力端子に接続する基板上配線99及びコンタクトvia100を介して、Ｎチャネルfin型FET92のドレインと接続し、出力端子に接続する基板上配線99、埋込配線96、及び、コンタクトvia100を介して、Ｐチャネルfin型FET93のゲート電極及びＮチャネルfin型FET94のゲート電極と接続する。Ｐチャネルfin型FET93のドレインは、コンタクトvia100を介して、正電源に接続する基板上配線90と接続する。Ｎチャネルfin型FET94のソースはコンタクトvia100を介して接地電源に接続する基板上配線97と接続する。Ｎチャネルfin型FET92のソースはコンタクトvia100を介して接地電源に接続する基板上配線97と接続する。【００２８】
従って、Pチャネルfin型FET91とＮチャネルfin型FET92とは、正電源と接地電源の間に直列に接続されており、not回路、すなわち、インバーター回路を形成している。Pチャネルfin型FET93とＮチャネルfin型FET94とは、正電源と接地電源の間に直列に接続されており、not回路、すなわち、インバーター回路を形成している。その結果、図３Ａで説明したように、回路全体では、SRAMの記憶素子の一部と同様な機能を有する。
ここで、図３Ｂの回路レイアウトにおいて、fin型FET等の回路素子を含むこととなるため、埋込配線95、96と基板上配線90、97、98、99との層間絶縁層は、基板上配線90、97、98、99を構成する複数の配線層間の絶縁層よりも厚い。従って、埋込配線95、96と基板上配線90、97、98、99間の配線容量は、基板上配線90、97、98、99を形成する複数の配線層間の配線容量より、小さい。【００２９】
図３Ｃは、図３ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である点は、図３Ｂと同様であるが、埋込配線の一部のパターンをfin型FETのfin領域と自己整合的に形成した点、及び、fin型FETのゲート電極と埋込配線の接続をコンタクトviaを介さず接続する点で異なる回路レイアウトである。【００３０】
図３Ｃにおいて、105は正電源に接続する基板上配線、106、107はＰチャネルfin型FET、108、109はＮチャネルfin型FET、110は接地電源に接続する基板上配線、111は出力端子に接続する基板上配線、112は入力端子に接続する基板上配線、113はコンタクVia、114は配線接続領域、115、116、117、118は埋込配線をそれぞれ示す。なお、基板上配線105、110、111、112は複数の基板上配線層に属するとする点は、図３Ｂの回路レイアウトと同様である。
そして、Ｐチャネルfin型FET106のドレインはコンタクトvia113を介して正電源に接続する基板上配線105と接続している。Ｐチャネルfin型FET106のゲート電極は、埋込配線115を介して、Ｎチャネルfin型FET108のゲート電極の一方の端と接続している。Ｎチャネルfin型FET108の他方の端は、埋込配線117、入力端子に接続する基板上配線112、及び、コンタクトvia113を介して、Ｐチャネルfin型FET107のソース及びＮチャネルfin型FET109のドレインと接続している。Ｐチャネルfin型FET106のソースは、出力端子に接続する基板上配線111を介して、Ｎチャネルfin型FET108のドレインと接続し、さらに、出力端子に接続する基板上配線111、コンタクトvia、及び、埋込配線116を介して、Ｐチャネルfin型FET107のゲート電極の一方の端に接続する。Ｐチャネルfin型FET107のゲート電極の他方の端は、埋込配線118を介して、Ｎチャネルfin型FET109のゲート電極に接続する。Ｐチャネルfin型FET107のドレインはコンタクトviaを介して正電源に接続する基板上配線105と接続する。Ｎチャネルfin型FET108のソースはコンタクトviaを介して、接地電源に接続する基板上配線110と接続する。Ｎチャネルfin型FET109のソースはコンタクトviaを介して、接地電源に接続する基板上配線110と接続する。【００３１】
図３Ｃの回路レイアウトでは、埋込配線の一部のパターンをfin型FETのfin領域と自己整合的に形成したため、fin型FETと埋込配線の間隔を縮小できる。
また、fin型FETのゲート電極と埋込配線の接続に際して、コンタクトviaを介さず接続したため、位置合わせ領域のうち、fin型FETのゲート電極とコンタクトvia、及び、埋込配線とコンタクトviaの位置合わせ領域を省略することができる。
さらに、埋込配線とfin型FETのfin領域を一方向へ揃え、かつ、基板上配線が直線的となるように、コンタクトviaを並べたため、ホトリソグラフィーにより、パターンを形成する際に、パターンの解像度があがる。その結果、パターン間の間隔を縮小することができる。
従って、図３Ｂの回路レイアウトに比較して、レイアウト面積を縮小することができる。【００３２】
図３Ｄは、図３ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトを示した図である点は、図３Ｂと同様であるが、埋込配線のパターンをfin型FETのfin領域と自己整合的に形成した点、及び、fin型FETのゲート電極と埋込配線の接続するに際してコンタクトviaを介さず接続する点で異なる回路レイアウトである。また、図３Ｃの回路レイアウトを比較した場合には、埋込配線のパターンの全部をfin型FETのfin領域と自己整合的に形成した点で異なる。
図３Ｄにおいて、120は正電源に接続する基板上配線、121、122はＰチャネルfin型FET、123、124はＮチャネルfin型FET、125は接地電源に接続する基板上配線、126は出力端子に接続する基板上配線、127は入力端子に接続する基板上配線、128はコンタクトVia、129は配線接続領域、130、131は埋込配線をそれぞれ示す。なお、基板上配線120、125、126、127は複数の基板上配線層に属するとする点は、図３Ｂの回路レイアウトと同様である。
そして、図３Ｄにおいて、各fin型FETのゲート電極、各fin型FETのソース、各fin型FETのドレイン、入力端子、及び、出力端子を接続する、埋込配線及び基板上配線の接続関係は、図３Ｂにおける接続関係と同様である。ただし、各fin型FET121、122、123、124のゲート電極と埋込配線130、131の接続が、コンタクトvia128を介さず、配線接続領域129における直接的な接続で、行われている点で異なる。また、各fin型FETのfin領域に対して埋め込み配線130、131が自己整合的に形成されている点で異なる。さらに、出力端子に接続する基板上配線126及び入力端子に接続する基板上配線127が直線となるように、ンタクトVia128は配置されている点でも異なる。加えて、埋込配線130と出力端子に接続する基板上配線126とが交差するように配置されており、埋込配線131と入力端子に接続する基板上配線127が交差するように配置されている点で異なる。
なお、Ｐチャネルfin型FET121とＮチャネルfin型FET123とがインバーターを構成し、Ｐチャネルfin型FET122とＮチャネルfin型FET124とがインバーターを構成することは図３Ｂと同様である。また、Ｐチャネルfin型FET121、122、及び、Ｎチャネルfin型FET123、124が、SRAM記憶素子の一部を構成する点も同様である。【００３３】
実施例２に係る、図３Ｂ、図３Ｃ、及び、図３Ｄに示した回路パターンによると、埋込配線と基板上配線間の層間絶縁膜は、各fin型FETを含むため厚くなる。従って、埋込配線と基板上配線間の容量は、基板上配線が属する基板上配線層間の容量より、減少する。そうすると、埋込配線と基板状配線とが近接するのをさける必要はない。
また、実施例２に係る、図３Ｃ、及び、図３Ｄに示した回路パターンによると埋込配線が、各fin型FETのfin領域(支持基板上に形成されたシリコンの立体独立領域)と自己整合的に形成されているため、fin領域と埋込配線との位置合わせ領域の確保が不要である。
また、埋込配線の配線されている方向が揃えられており、基板上配線が直線的となるように、各fin型FETのコンタクトvia位置が配置されている。従って、各パターンの形成において、パターンの解像が容易となる。そうすると、基板上配線の配線パターンの間隔を狭めることができる。
さらに、埋込配線の配線方向と基板条配線とが直交し、かつ、埋込配線と基板上配線が交差する部分があるように、埋込配線と基板上配線が配置されている。従って、配線が、重畳的に配置される。
以上のことより、実施例２に係る、図３Ｂ、図３Ｃ、及び、図３Ｄに示した回路パターンによれば、論理マクロセルの縮小化が図れる。
【実施例３】
【００３４】
(fin型FETを用い、かつ、コンタクトviaにシェアードコンタクトを用いたSRAMマクロセル)
図４は、fin型FETを回路要素として有し、シュエアードコンタクトを用いたことを特徴とする、実施例３に係るSRAMの記憶回路をセル化したSRAMマクロセルの回路レイアウトを示す図である。そして、図４Ａ、図４Ｂ、図４Ｃ、及び、図４Ｄから構成されている。
図４Ａは、SRAM記憶素子の一部を示した回路である。図４ＡのSRAM記憶素子の一部において、130、131はインバーター、132は入力端子、133は出力端子に接続する基板上配線をそれぞれ示す。
そして、図４Ａの、SRAM記憶素子の一部を示した回路の動作、及び、機能は図３ＡのSRAM記憶素子の一部を示した回路と同様である。【００３５】
図４Ｂは、図４ＡのSRAM記憶素子の一部を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトであり、その一部にシェアードコンタクトを用いたことを特徴とする回路レイアウトを示した図である。
図３Ｃと同様、埋込配線の一部のパターンをfin型FETのfin領域と自己整合的に形成した点、及び、fin型FETのゲート電極と埋込配線の接続に際して、コンタクトviaを介さず接続する点で特徴を有する回路レイアウトであり、さらに、シェアードコンタクトを用いたことを特徴とする回路レイアウトである。【００３６】
図４Ｂにおいて、135は正電源に接続する基板上配線、136、137はＰチャネルfin型FET、138、139はＮチャネルfin型FET、140は接地電源に接続する基板上配線、141は出力端子に接続する基板上配線、142は入力端子に接続する基板上配線、143はコンタクトVia、144は配線接続領域、145、146、147、148は埋込配線、149はシェアードコンタクトをそれぞれ示す。なお、上記の基板上配線135、140、141、142はかならずしも、1層の配線層から構成されている必要はない。例えば、入力端子に接続する基板上配線142及び出力端子に接続する基板上配線141は第１層目の基板上配線、正電源に接続する基板上配線135及び接地電源に接続する基板上配線140は第2層目の基板上配線というように複数の配線層から構成されていてもよい。【００３７】
図４Ｂにおいて、各fin型FET、各電源、及び、各端子を、埋込配線及び基板上配線等で接続することは、図３Ｃと同様である。ただし、Ｎチャネルfin型FET138のドレインと埋込配線146とを出力端子に接続する基板上配線141を介して行う場合に、埋込配線146とＮチャネルfin型FET138のドレインとが近接しているため、シェアードコンタクト149を用いて、出力端子に接続する基板上配線141との接続を図っている点で異なる。また、Ｐチャネルfin型FET137のソースと埋込配線147とを入力端子に接続する基板上配線142を介して行う場合に、埋込配線147とＰチャネルfin型FET137のドレインとが近接しているため、シェアードコンタクト149を用いて、入力端子に接続する基板上配線142との接続を図っている点でも異なる。ここで、シェアードコンタクトとは、同一の配線パターンに対して２以上のパターンが接続する場合に、同一の配線パターンと一方のパターンのコンタクトvia位置と、同一の配線パターンと他方のパターンのコンタクトvia位置とを近接させ、連結させて、一つのコンタクトviaとしたものをいう。すなわち、シェアードコンタクトの一部において、同一の配線パターンと一方のパターンが接続し、さらに、残りのシェアードコンタクトの部分において、同一の配線と他方のパターンが接続する形態となる。【００３８】
従って、コンタクトvia間の最小間隔の取得のための領域を削減することができる。例えば、図４Ｂでは、通常では、埋込配線146上のコンタクトviaとＮチャネルfin型FET138のドレイン上のコンタクトviaが必要であるが、上記の2つのコンタクトviaを連結してシェアードコンタクトとすることにより、コンタクトvia間に必要な領域を削減できるとともに、Ｎチャネルfin型FETのドレインと埋込配線146との間隔も狭めることができる。従って、図３Ｃの回路レイアウトに比較して、さらに、回路レイアウト面積を縮小することができる。【００３９】
図４Ｃは、SRAM記憶素子を示した回路である。図４ＣのSRAM記憶素子において、152、153は信号線、154、155はインバーター、156、157は転送ゲートトランジスタ、158は入力端子、159は出力端子をそれぞれ示す。【００４０】
そして、図４ＣのSRAM記憶素子は、図４ＡのSRAM記憶素子の一部を示す回路に、転送ゲートトランジスタ156、157が追加された構成となっている。また、図４Ｃの、SRAM記憶素子を示した回路の動作、及び、機能において、図４ＡのSRAM記憶素子の一部を示した回路と同様な構成をとる、インバーター154、155の部分は、図４Ａと同様な操作、機能を有する。【００４１】
一方、図４ＣのSRAM記憶素子を示した回路の転送ゲートトランジスタ156は、インバーター154、155の部分に記憶される論理信号を、入力端子158から、受け取るか否かを信号線152の論理により、選択する機能を有する。すなわち、転送ゲートトランジスタ156のゲート電極に、論理値'H'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、入力信号を、受け入れる。また、転送ゲートトランジスタ156のゲート電極に、論理値'Ｌ'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、入力信号を、受け入れない。一方、図４ＣのSRAM記憶素子を示した回路の転送ゲートトランジスタ157は、インバーター154、155の部分に記憶される論理信号を、出力するか否かを信号153の論理により、選択する。すなわち、転送ゲートトランジスタ158のゲート電極に、論理値'Ｈ'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、出力信号を、出力する。また、転送ゲートトランジスタ157のゲート電極に、論理値'Ｌ'の電位が印加されると、図４ＣのSRAM記憶素子を示した回路は、出力信号を、出力しない。【００４２】
図４Ｄは、図４ＣのSRAM記憶素子を構成するfin型FETと、そのfin型FETを接続する埋込配線及び基板上配線とを含む回路レイアウトであり、その一部にシェアードコンタクトを用いたことを特徴とする回路レイアウトを示した図である。
図４Ｄにおいて、160は正電源に接続する基板上配線、161、162はＰチャネルfin型FET、163、164、165、166はＮチャネルfin型FET、167は接地電源に接続する基板上配線、168は出力端子に接続する基板上配線、169は入力端子に接続する基板上配線、170、171は基板上配線、172、173は埋込配線、174はコンタクトVia、175はシェアードコンタクト、176は配線接続領域、177、178は信号線に接続する基板上配線をそれぞれ示す。なお、基板上配線160、167、168、169、170、171は、一の配線層から構成されている必要はなく、複数の配線層により構成されていてもよい。【００４３】
そして、Ｐチャネルfin型FET161のドレインはコンタクトvia174を介して正電源に接続する基板上配線160と接続している。Ｐチャネルfin型FET161のソースは、シェアードコンタクト175において、基板上配線170によって、Ｎチャネルfin型FET164のドレインと接続されている。また、Ｐチャネルfin型FET161のソースは、基板上配線170によって、コンタクトvia174を介して、Ｎチャネルfin型FET165のドレインと接続している。さらに、Ｐチャネルfin型FET161のソースは、基板上配線170及び埋込配線173により、シェアードコンタクト175、コンタクトvia174、及び、配線接続領域176を介して、Ｐチャネルfin型FET162のゲート電極及びＮチャネルfin型FET166のゲート電極と接続している。Ｐチャネルfin型FET161のゲート電極は、埋込配線172により、配線接続領域176を介してＮチャネルfin型FET165のゲート電極と接続されている。また、Ｐチャネルfin型FET161のゲート電極は、埋込配線172及び基板上配線171により、配線接続領域176、コンタクトvia174を介してＰチャネルfin型FET162のソースと接続している。さらに、Ｐチャネルfin型FET161のゲート電極は、埋込配線172及び基板上配線171により、配線接続領域176、コンタクトvia174、及び、シェアードコンタクト175を介してＮチャネルfin型FET166のドレイン及びＮチャネルfin型FET163のソースと接続している。【００４４】
Ｎチャネルfin型FET164のソースは入力端子168へコンタクトvia174を介して接続している。Ｎチャネルfin型FET165、166のソースは、コンタクトvia174を介して接地電源に接続する基板上配線167と接続している。Ｐチャネルfin型FET162のドレインはコンタクトvia174を介して正電源に接続する基板上配線160へ接続している。Ｎチャネルfin型FET163のドレインはコンタクトvia174を介して出力端子へ接続する基板上配線168へ接続している。Ｎチャネルfin型FET163のゲート電極は信号線へ接続する基板上配線178へ接続している。また、Ｎチャネルfin型FET164のゲート電極は信号線へ接続する基板上配線177へ接続している。
シェアードコンタクト175を使用することにより、通常のコンタクトvia174を2つ並べるための間隔をとる必要はないため、Ｎチャネルfin型FET164とＰチャネルfin型FET161の間隔をさらに縮小することができる。また、同様に、シェアードコンタクト175を使用することにより、Ｎチャネルfin型FET163とＮチャネルfin型FET166との間隔もさらに縮小することができる。従って、シェアードコンタクト175を使用することにより、SRAM記憶素子の回路レイアウトを縮小することができる。
【実施例４】
【００４５】
(Fin型FETを用いた、論理マクロセル又はSRAMマクロセルの製造工程)
図５、図６、図７、図８、図９、図10、及び、図11を用いて、実施例４として、実施例１、２、及び、３に示した論理マクロセル又はSRAMマクロセルの製造工程を示す。
図５は、論理マクロセル又はSRAMマクロセルの製造工程のフローチャートを示したものである。【００４６】
図５において、180はfin領域形成工程、181はfin領域、182は絶縁支持基板、183は溝形成工程、184は埋込配線用の溝、185はシリコン・ゲルマニウム(SiGe)埋込工程、186はシリコン・ゲルマニウム(SiGe)、187はゲート電極形成工程、188はポリシリコン(P-Si)層、189は埋込配線工程、190は空洞、191はメタル(金属)、192は基板上配線形成工程をそれぞれ示す。【００４７】
そして、図５のフローチャートは、論理マクロセル又はSRAMマクロセルの製造工程はfin領域形成工程180、溝形成工程183、シリコン・ゲルマニウム（SiGe）埋込工程185、ゲート電極形成工程187、埋込配線工程189、及び、基板上配線形成工程192からなることを示す。【００４８】
fin領域形成工程180は、絶縁支持基板182の上に、半導体からなる立体領域であるfin領域181を形成する工程である。なお、上記の半導体は、シリコン(Si)であることが望ましい。また、上記の絶縁支持基板182はSOI(Silicon on insulator)が望ましく、絶縁部分はシリコン酸化膜であることが望ましい。溝形成工程183は、絶縁支持基板182に埋込配線用の溝184を形成する工程である。SiGe埋込工程185は、絶縁支持基板182中の埋込配線用の溝184にシリコン・ゲルマニウム(SiGe)186を埋め込む工程である。【００４９】
ゲート電極形成工程は、例えば、ポリシリコン(P-Si)188等の導電性の材料により、fin型FETのゲート電極を形成する工程である。埋込配線工程を行うには、複数の種類の手順が考えられるが、以下に第１の手順を示す。まず、ゲート電極の上に絶縁膜を堆積する。次に、溝に埋め込まれたシリコン・ゲルマニウムに対して、コンタクトviaを形成し、メタル(金属)191を堆積させて、コンタクトをとる。次に、熱処理をして、熱処理による、シリコンと金属の置換現象を利用して埋込配線を形成する。なお、シリコンと金属の置換に使用される金属には、アルミニウム(Al)が望ましい。また、埋込配線工程の第２の手順は以下である。まず、シリコン・ゲルマニウム(SiGe)186を埋込配線用の溝184から選択的に除去する。次に、埋込配線用の溝184を空洞190とし、その後、メタル(金属)191を埋め込むことによって行う。なお、上記の金属には、タングステン(W)が望ましい。【００５０】
基板上配線形成工程192は、埋込配線工程189を第１の手順で行った場合は、シリコンと金属の置換に使用したメタル(金属)層をそのまま残し、メタル(金属)層上にレジストパターンにより配線パターンを形成し、エッチングにより配線を形成する。一方、埋込配線工程189を第２の手順で行った場合は、基板上配線形成工程192において、まず、絶縁層を形成し、埋込配線等に対してコンタクトviaを形成し、その後、メタル(金属)191を堆積した後、レジストパターンにより配線パターンを形成し、エッチングにより配線を形成する。なお、基板上配線は、一の配線層のみで形成されるとは限らない。また、基板上配線に使用される金属には、アルミニウム(Al)、タングステン(W)等が望ましい。【００５１】
図６は、図６Ａ、図６Ｂ、図６Ｃ、図６Ｄ、図６Ｅ、及び、図６Ｆから構成されており、fin型領域形成工程の詳細な製造工程を示した図である。また、図６は、図２ＡのＡ−Ｂ間の断面を示した図である。
図６において、195はシリコン酸化膜(SiO2)層、196はシリコンの単結晶層、197はシリコン酸化膜(SiO2)層、198はポリシリコン(P-Si)層、199はレジストパターン、200はポリシリコンの孤立領域、201はシリコン酸化膜(SiO2)の層間絶縁膜、202はシリコン酸化膜のサイドウオール、203はシリコン酸化層の孤立領域をそれぞれ示す。【００５２】
図６Ａは、シリコン酸化膜層195及びシリコンの単結晶層196を含むSOI基板の上に、シリコン酸化膜197及びポリシリコン(P-Si)層198を、CVD(chemical vapor deposition)法により、堆積したところを示した図である。なお、SOI基板は、シリコン基板の上にシリコン酸化層を形成し、さらに、シリコン酸化層上にシリコン基板を張り付けて作成したものである。従って、シリコンの単結晶層が、シリコン酸化膜を挟んだ構造となっている。また、SOI基板において、回路素子を形成する側のシリコンの単結晶層は、研磨等により、その反対側のシリコン単結晶側と比較して、薄くなっている。すなわち、図６Ａには、シリコンの単結晶層の内、回路素子を形成する側のシリコンの単結晶層196及びシンリコン酸化膜195が示されている。ここで、SOI基板中のシリコン酸化膜層195の厚さは、70nm以上であって、100nm程度が望ましい。また、シリコンの単結晶層196の厚さは30nm程度が望ましい。さらに、シリコン酸化膜197は10nm程度、ポリシリコン(P-Si)層198の厚さは30nm程度が望ましい。【００５３】
図６Ｂは、ポリシリコン(P-Si)層198の上にレジストを塗布し、ホトリソグラフィー技術により、レジストパターン199を作成したところを示した図である。レジストパターン199の幅は、fin型FETのfin領域の間隔を決めることになるため、80nmから150nm程度であることが望ましい。【００５４】
図６Ｃは、レジストパターン199をエッチングマスクに、ポリシリコン(P-Si)層198を異方性のエッチングし、ポリシリコンの孤立領域200が得られたところである。レジストパターン199の幅と同様、ポリシリコンの孤立領域200の幅は、80nmから150nm程度である。また、ポリシリコンの孤立領域200の高さは20nmから30nm程度が望ましい。のちに、ポリシリコンの孤立領域200の側壁に作成する、シリコン酸化膜のサイドウオール202の幅を20nmから30nm程度とするためである。【００５５】
図６Ｄは、ポリシリコンの孤立領域200及びシリコン酸化膜197の上にシリコン酸化膜(SiO2)の層間絶縁膜201を、CVD法により堆積したところを示した図である。シリコン酸化膜(SiO2)の層間絶縁膜201の厚さは、シリコン酸化膜のサイドウオール202の幅を20nmから30nm程度とするため、50nmから100nm程度とすることが望ましい。【００５６】
図６Ｅは、シリコン酸化膜(SiO2)の層間絶縁膜201を異方性エッチングすることにより、シリコン酸化膜のサイドウオール202を作成したところを示した図である。シリコン酸化膜のサイドウオール202の幅は、後に、fin型FETのfin領域の幅を決定することとなるため、20nmから30nm程度とすることが望ましい。【００５７】
図６Ｆは、ポリシリコンの孤立領域200を等方性のエッチングにより除去し、シリコン酸化膜のサイドウオール202をエッチングマスクにシリコン酸化膜(SiO2)層197を異方性エッチングにより、シリコン酸化層の孤立領域203を形成したところを示した図である。その後、シリコン酸化層の孤立領域203をエッチングマスクに、シリコンの単結晶層196を異方性エッチングし、fin型FETのfin領域を形成する。【００５８】
図７は、図７Ｇ、図７Ｈ、図７Ｉ、図７Ｊ、図７Ｋ、及び、図７Ｌから構成されており、埋込配線用の溝形成工程の詳細を示した図である。また、図７は、図２ＡのＡ−Ｂ間の断面を示した図である。
図７において、195はシリコン酸化膜(SiO2)層、202はシリコン酸化膜のサイドウオール、203はシリコン酸化層の孤立領域、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、205はシリコン酸化膜層、206はシリコン酸化膜のサイドウオール、207はレジストパターン、208は埋込配線用の溝、209はシリコン・ゲルマニウム(SiGe)層をそれぞれ示す。【００５９】
図７Ｇは、図６Ｆの工程を終了した後、シリコン酸化膜のサイドウオール202、及び、シリコン酸化層の孤立領域203をエッチングマスクにシリコンの単結晶層を、異方性エッチングして、fin領域204を得たところを示した図である。ここで、図６Ｄおいて説明したように、シリコン酸化膜のサイドウオール202の幅を20nmから30nm程度としたことから、fin領域204の幅もほぼ20nmから30nm程度となる。また、シリコン単結晶の厚さが30nm程度であったことから、fin領域204の高さは30nm程度となる。【００６０】
図７Ｈは、図７の工程を終了した後、シリコン酸化膜のサイドウオール202を等方性エッチングにより、除去したところを示す図である。【００６１】
図７Ｉは、図７Ｈの工程を終了した後、シリコン酸化膜205を堆積したところを示した図である。そして、シリコン酸化膜205の幅は40nmから60nm程度であることが望ましい。後に形成するシリコン酸化膜のサイドウオール206の幅を20nmから30nm程度とするためである。【００６２】
図７Ｊは、図７Ｉの工程を終了した後、シリコン酸化膜205を異方性エッチングして、シリコン酸化膜のサイドウオール206を形成したところを示した図である。また、シリコン酸化膜のサイドウオール206を形成した後、レジストを塗布し、ホトリソグラフィー技術により、レジストパターン207を形成したところを示した図である。レジストパターン207間の間隔、すなわち、レジストパターン207の開口は、fin領域204間の間隔よりは広く、レジストパターン207の端は、fin領域204の上部に位置する。【００６３】
図７Ｋは、図７Ｊの工程を終了後において、異方性エッチングを行ない、支持基板のシリコン酸化膜層195に埋込配線用の溝208を形成し、レジストパターン207を除去したところを示す図である。fin領域204間隔は80nmから150nm程度であることから、シリコン酸化膜のサイドウオール206の幅が20nmから30nm程度であることを考慮すると、埋込配線用の溝208の幅は40nmから90nm程度となる。また、埋込配線用の溝208は埋込配線用のメタル(金属)を溝に埋め込むこと考慮して、50nm以下が望ましい。【００６４】
図７Ｌは、図７Ｋの工程終了後に、埋込配線用の溝208にシリコン・ゲルマニウム(SiGe)を埋め込むため、シリコン・ゲルマニウム(SiGe)層209をCVD法により堆積したところを示した図である。シリコン・ゲルマニウム(SiGe)層の厚さは、埋込配線用の溝208にシリコン・ゲルマニウム(SiGe)を埋め込むことを目的としているため、75nmから100nm程度であることが望ましい。なお、後に、埋込配線用の溝208には、メタル(金属)を埋め込むことになることから、メタル(金属)の拡散を防止するため、シリコン窒化膜を1nmから5nm程度堆積した後に、シリコン・ゲルマニウム(SiGe)層209を堆積することが望ましい。ただし、メタル(金属)を溝に埋め込んだ後に、メタル(金属)の拡散がおこる程、高い熱処理が加わらない場合には、シリコン窒化膜の堆積を省略することもできる。なお、シリコン窒化膜は、薄いため、以下、図示はしない。
ところで、埋込材料としてシリコン・ゲルマニウム(SiGe)を用いたのは、シリコン・ゲルマニウム(SiGe)が、等方性エッチングを行う場合に、fin領域204又はゲート電極を構成するシリコン(Si)又はポリシリコン(P-Si)に対して、選択性を有するからである。なお、選択性が必要なのは、fin領域204又はゲート電極は、シリコン酸化(SiO2)膜のサイドウオール206又はシリコン酸化膜(SiO2)膜層等により覆われているが、シリコン酸化(SiO2)膜のサイドウオール206等の形成工程の性質上、確実にシリコン(Si)部分のすべてを覆っているとは限らないからである。【００６５】
図８は、図８Ｍ、図８Ｎ、図８Ｏ、図８Ｐ、図８Ｑ、及び、図８Ｒから構成されており、埋込配線用の溝形成工程の詳細を示した図である。また、図８は、図２ＡのＡ−Ｂ間の断面を示した図である。
図８において、195はシリコン酸化膜(SiO2)層、203はシリコン酸化層の孤立領域、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、206はシリコン酸化膜のサイドウオール、209はシリコン・ゲルマニウム(SiGe)層、210はポリシリコン(P-Si)層、211はシリコン酸化膜、212はレジストパターン、213はfin型FETのゲート電極をそれぞれ示す。【００６６】
図８Ｍは、図７Ｌのシリコン・ゲルマニウム(SiGe)層209を、fin領域の上部のところで、平坦化したところを示した図である。ここで、シリコン・ゲルマニウム(SiGe)層209の平坦化を行うには、例えば、CMP(chemical mechanical polishing)プロセス、すなわち、化学的、及び、機械的研磨工程を行うことにより達成することができる。【００６７】
図８Ｎは、図８Ｍの工程を終了した後、等方的なエッチングを、シリコン・ゲルマニウム(SiGe)層209に対して行ったところを示した図である。等方性のエッチングを一定時間行うことにより、埋込配線用の溝以外の部分のシリコン・ゲルマニウム(SiGe)層209を除去することができる。なお、図７Ｌの工程で、拡散防止膜として、シリコン窒化膜を堆積させた場合には、シリコン・ゲルマニウム(SiGe)層209の除去後に、等方性のエッチングにて、埋込配線用の溝以外のシリコン窒化膜を除去する。
図８Ｏは、図８Ｍの工程を終了した後、シリコン酸化膜のサイドウオール206、シリコン酸化層の孤立領域203を除去したところを示した図である。等方性のエッチングを、シリコン酸化膜に対して行うことにより、シリコン酸化膜を除去することができる。
図８Ｐは、図８Ｏの工程終了後、ポリシリコン(P-Si)層210及びシリコン酸化膜211を堆積した図である。ポリシリコン(P-Si)層210及びシリコン酸化膜211の堆積には、例えば、CVD法を用いることができる。なお、ポリシリコン(P-Si)層210と埋込配線用の溝内のシリコン・ゲルマニウム(SiGe)とはコンタクトviaを介さず、直接接触している。ここで、ポリシリコン(P-Si)層210の厚さは30nmから50nm程度が望ましい。また、シリコン酸化膜211はエッチングストッパーとしての役目を果たすため、10nm程度が望ましい。【００６８】
図８Ｑは、図８Ｐの工程を終了した後、レジストを塗布し、ホトリソグラフィー技術により、レジストパターン212を形成したところを示した図である。
図８Ｒは、レジストパターン212をエッチングマスクに異方性のエッチングにより、シリコン酸化膜211及びポリシリコン(P-Si)層210をエッチングし、fin型FETのゲート電極213を形成したところを示した図である。【００６９】
図９は、図９Ｒ、図９Ｓ、図９Ｔ、図９Ｕ、図９Ｖ、及び、図９Ｗから構成されており、埋込配線工程及び基板上配線形成工程（その１）の詳細を示した図である。また、図９は、図２ＡのＡ−Ｂ間の断面を示した図である。なお、基板上配線形成工程（その１）は、図５のフローチャートの説明では、第１の手順として説明した工程の詳細説明である。
図９において、195はシリコン酸化膜(SiO2)層、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、209はシリコン・ゲルマニウム(SiGe)層、213はfin型FETのゲート電極、214はシリコン酸化膜の層間絶縁膜、215はコンタクトvia、216はアルミニウ(AL)層、217はシリコン・ゲルマニウム(SiGe)層を置換した後の置換アルミニウム(AL)をそれぞれ示す。【００７０】
図９Ｒは、図８Ｒと同様な図である。
図９Ｓは、図９Ｒの工程を終了した後、シリコン酸化膜の層間絶縁膜214をCVD法により堆積したところを示した図である。シリコン酸化膜の層間絶縁膜214の厚さは、100nmから200nm程度が望ましい。シリコン酸化膜の層間絶縁膜214の平坦化を行う場合に、fin型FETのゲート電極213を含むような、充分な厚さが必要だからである。【００７１】
図９Ｔは、図９Ｓの工程を終了した後、CMP法により、研磨を行って、シリコン酸化膜の層間絶縁膜214の平坦化したところを示した図である。ここで、シリコン酸化膜の層間絶縁膜214の厚さは、シリコン酸化膜(SiO2)層195の表面から、80nmから100nm程度が望ましい。fin型FETのfin領域204の高さが、20nmから30nm程度、fin型FETのゲート電極の厚さが、20nmから30nm程度であることを考慮すると、fin型FET全体を含む必要があるためである。なお、基板上配線層が複数配線層であった場合に、それらの配線層間の層間絶縁膜の厚さが30nmから50nm程度であることを考慮すると、シリコン酸化膜の層間絶縁膜214の厚さは、基板上配線層間の層間絶縁膜の厚さより厚い。【００７２】
図９Ｕは、図９Ｔの工程を終了した後、シリコン酸化膜の層間絶縁膜214にコンタクトvia215を形成したところを示した図である。コンタクトvia215は以下のような手順により形成する。まず、シリコン酸化膜の層間絶縁膜214の上面にレジストを塗布する。次に、ホトリソグラフィー技術により、コンタクトvia215用の開口パターンを形成する。次に、レジストパターンをマスクに、異方性エッチングにより、シリコン酸化膜をエッチングして、シリコン・ゲルマニウム(SiGe)層209までの貫通孔を形成し、コンタクトvia215とする。なお、図９Ｔにおいて、コンタクトvia215を点線であらわしたのは、実際には、コンタクトvia215は、図２ＡのＡ−Ｂ断面には、あらわれてこないからである。そして、コンタクトvia215は図２Ａにおいて、埋込配線21と入力端子18を接続するコンタクトvai24を表したものである。従って、コンタクトvia215はfin型FETのゲート電極の裏に隠れることとなるため、コンタクトvia215を点線であらわしたのである。【００７３】
図９Ｖは、図９Ｕの工程を終了した後、アルミニウム(AL)層216をCVD法、或いは、スパッタ法により堆積させたところを示した図である。アルミニウム(AL)層216の厚さは、100nmから500nm程度が望ましい。基板上配線の配線抵抗を確保するためである。なお、この後、アルミニウム(AL)層216のアルミニウム(AL)と埋込配線用の溝に埋め込まれているシリコン・ゲルマニウム(SiGe)209を置換する工程を行うには、アルミニウム(AL)層216とシリコン・ゲルマニウム(SiGe)209の接続点において、絶縁層を取り除く必要がある。なぜなら、絶縁層が挟まれていては置換現象が起きないからである。そこで、アルミニウム(AL)層216を堆積させるためには、前処理、例えば、絶縁層を取り除く等方性のエッチングを行うことが通常である。【００７４】
図９Ｗは、図９Ｗの工程を終了した後、アルミニウム(AL)層216中のアルミニウム(AL)と埋込配線用の溝中のシリコン・ゲルマニウム(SiGe)との置換を行い、埋込配線用の溝にアルミニウム(AL)を埋め込み、埋込配線を形成したところを示した図である。アルミニウム(AL)層216中のアルミニウム(AL)と埋込配線用の溝中のシリコン・ゲルマニウム(SiGe)との置換現象を起こさせるには、熱処理を加えることにより達成できる。ここで、その熱処理は450℃で60分間程度であることが望ましい。【００７５】
次に、図10と図11を用いて、埋込配線工程及び基板上配線形成工程（その２）の詳細を示す。なお、基板上配線形成工程（その２）は、図５のフローチャートの説明では、第２の手順として説明した工程の詳細説明である。
図10は、図10Ｒ、図10SS、図10TT、図10UU、図10VV、及び、図10WWから構成されている図である。また、図10は、図２ＡのＡ−Ｂ間の断面を示した図である。
図10において、195はシリコン酸化膜(SiO2)層、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、209はシリコン・ゲルマニウム(SiGe)層、213はfin型FETのゲート電極、218は空洞状態、219はタングステン(W)層、220はレジストパターン、221はシリコン酸化膜層をそれぞれ示す。【００７６】
図10Ｒは、図８Ｒ及び図９Ｒと同様な図であり、埋込配線工程及び基板上配線形成工程（その１）と埋込配線工程及び基板上配線形成工程（その２）の枝分かれが、図10Ｒの工程を終了した後からであることを示す。
図10SSは、等方性のエッチングを行うことにより、埋込配線用の溝に埋め込まれているシリコン・ゲルマニウム(SiGe)層209を取り除いたところを示した図である。
図10TTは、タングステン(W)層をCVD法により、堆積させた後、レジストを塗布し、ホトリソグラフィー技術により、埋込配線領域を覆うレジストパターン220を形成したところを示す図である。タングステン(W)層219の厚さは、100nmから500nm程度が望ましい。充分に、埋込配線用の溝にタングステン(W)を埋め込むためである。【００７７】
図10UUは、レジストパターン220をエッチングマスクに、タングステン(W)層に対して異方性エッチングを行い、レジストパターン220を除去したところを示した図である。そして、図10UUの工程が必要な理由は以下である。まず、広い範囲にタングステン(W)層が存在する場合、等方性エッチングを行うことにより、タングステン(W)を埋込配線用の溝に残すように、等方性エッチングを制御することは容易ではない。そこで、図10UUの工程を行ない、タングステン(W)が埋込配線用の溝の周辺にのみ残るようにすると、その後の等方性エッチングの制御が容易となるからである。【００７８】
図10VVは、図10UUの工程を終了後に、等方性のエッチングを行うことにより、タングステン(W)層219のタングステン(W)を埋込配線用の溝内のみに残したところを示した図である。その結果、埋込配線が形成される。
図10WWは、図10VVの工程を終了後に、シリコン酸化膜層221をCVD法により堆積させたところを示す図である。シリコン酸化膜層221の厚さは、その後に、平坦化を行うことを考慮すると100nmから200nmが望ましい。fin型FETのfin領域204、及び、fin型FETのゲート電極を含むようにする必要があるからである。なお、この工程の後に、タングステン(W)の拡散が予想されるような熱処理が加わる場合は、シリコン酸化膜層221の堆積前に、拡散防止膜としてシリコン窒化膜を堆積させることが望ましい。また、拡散防止膜用のシリコン窒化膜の厚さは、5nmから10nm程度が望ましい。ただし、拡散防止膜用のシリコン窒化膜は薄い膜であるため、図10WWには図示していない。【００７９】
図11は、図11XX、図11YY、及び、図11ZZから構成されている図である。また、図11は、図２ＡのＡ−Ｂ間の断面を示した図である。
図11において、195はシリコン酸化膜(SiO2)層、204はシリコンの立体的な孤立領域、すなわち、fin型FETのfin領域、209はシリコン・ゲルマニウム(SiGe)層、213はfin型FETのゲート電極、219はタングステン(W)層、221はシリコン酸化膜層、222はコンタクトvia、223はタングステン(W)層をそれぞれ示す。
図11XXは、図10WWの工程を終了後、シリコン酸化膜層221をCMP法により、化学的、機械的な研磨をおこなって平坦化したところを示す図である。ここで、シリコン酸化膜の層間絶縁膜221の厚さは、シリコン酸化膜(SiO2)層195の表面から、80nmから100nm程度が望ましい。fin型FETのfin領域204の高さが、20nmから30nm程度、fin型FETのゲート電極の厚さが、20nmから30nm程度であることを考慮すると、fin型FET全体を含む必要があるためである。なお、基板上配線層が複数配線層であった場合に、それらの配線層間の層間絶縁膜の厚さが30nmから50nm程度であることを考慮すると、シリコン酸化膜の層間絶縁膜214の厚さは、基板上配線層間の層間絶縁膜の厚さより厚い。【００８０】
図11YYは、図11XXの工程を終了した後、シリコン酸化膜の層間絶縁膜221にコンタクトvia222を形成したところを示した図である。コンタクトvia222は以下のような手順により形成する。まず、シリコン酸化膜の層間絶縁膜221の上面にレジストを塗布する。次に、ホトリソグラフィー技術により、コンタクトvia222用の開口パターンを形成する。次に、レジストパターンをマスクに、異方性エッチングにより、シリコン酸化膜をエッチングして、タングステン(W)層209までの貫通孔を形成し、コンタクトvia222とする。なお、図11YYにおいて、コンタクトvia222を点線であらわしたのは、実際には、コンタクトvia222は、図２ＡのＡ−Ｂ断面には、あらわれてこないからである。そして、コンタクトvia222は図２Ａにおいて、埋込配線21と入力端子18を接続するコンタクトvai24を表したものである。従って、コンタクトvia222はfin型FETのゲート電極の裏に隠れることとなるため、コンタクトvia222を点線であらわしたのである。【００８１】
図11ZZは、図11YYの工程を終了した後、タングステン(W)層223をCVD法、或いは、スパッタ法により堆積させたところを示した図である。タングステン(W)層223の厚さは、100nmから500nm程度が望ましい。基板上配線の配線抵抗を確保するためである。
【産業上の利用可能性】
【００８２】
本発明は、高集積LSIに好適な、支持基板上に形成されたFin型FETを構成素子として有する半導体集積回路装置及びその製造方法を提供する。
【符号の説明】
【００８３】
１  プロセッサ
２  チップ
３  ロジック回路
４  fin型FET
５、15、25、40、57a、70  正電源に接続する基板上配線
６、16、26、33、41、48、57b、63、71、78  Ｐチャネルfin型FET
７、17、27、34、42、49、57c、64、72、79  Nチャネルfin型FET
８、18  入力端子に接続する基板上配線
９、19、29、44、59、74  出力端子に接続する基板上配線
10、20、30、45、60、75  接地電源に接続する基板上配線
11、21、31、35、46、50、61、65、76、80  埋込配線
13、23、39、54、69、83  コンタクトVia
24、55、82  配線接続領域
28、43、58、73  入力端子１に接続する基板上配線
36、56、66、81  入力端子２に接続する基板上配線
38、53、67、77  基板上配線
85、86  インバーター
87  入力端子
88  出力端子
90、105、120  正電源に接続する基板上配線
91、93、106、107、121、122  Ｐチャネルfin型FET
92、94、108、109、123、124  Nチャネルfin型FET
95、96、115、116、117、118、130、131  埋込配線
97、110、125  接地電源に接続する基板上配線
98、112、127  入力端子に接続する基板上配線
99、111、126  出力端子に接続する基板上配線
100、113、128  コンタクトVia
114、129  配線接続領域
130、131  インバーター
132  入力端子
133  出力端子
135、160  正電源に接続する基板上配線
136、137、161、162  Ｐチャネルfin型FET
138、139、163、164、165、166  Ｎチャネルfin型FET
140、167  接地電源に接続する基板上配線
141、168  出力端子に接続する基板上配線
142、169  入力端子に接続する基板上配線
143、174  コンタクトVia
144、176  配線接続領域
145、146、147、148、172、173  埋込配線
149、175  シェアードコンタクト
152、153  は信号線
154、155  インバーター
156、157  転送ゲートトランジスタ
158  入力端子
159  出力端子
170、171  基板上配線
177、178  信号線に接続する基板上配線
180  fin領域形成工程
181  fin領域
182  絶縁支持基板
183  溝形成工程
184  埋込配線用の溝
185  シリコン・ゲルマニウム(SiGe)埋込工程
186  シリコン・ゲルマニウム(SiGe)
187  ゲート電極形成工程
188  ポリシリコン(P-Si)
189  埋込配線工程
190  空洞
191  メタル(金属)
192  基板上配線形成工程
195  シリコン酸化膜(SiO2)層
196  シリコンの単結晶層
197  シリコン酸化膜(SiO2)層
198  ポリシリコン(P-Si)層
199  レジストパターン
200  ポリシリコンの孤立領域
201  シリコン酸化膜(SiO2)の層間絶縁膜
202  シリコン酸化膜のサイドウオール
203  シリコン酸化層の孤立領域
204  fin型FETのfin領域(シリコンの立体孤立領域)
205  シリコン酸化層
206  シリコン酸化膜のサイドウオール
207  レジストパターン
208  埋込配線用の溝
209  シリコン・ゲルマニウム(SiGe)層
208  埋込配線用の溝
209  シリコン・ゲルマニウム(SiGe)層
210  ポリシリコン(P-Si)層
211  シリコン酸化膜
212  レジストパターン
213  fin型FETのゲート電極
214  シリコン酸化膜の層間絶縁膜
215  コンタクトVia
216  アルミニウム(AL)
218  空洞状態
219  タングステン(W)
220  レジストパターン
221  シリコン酸化膜層
222  コンタクトVia
223  タングステン(W)層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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