(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板（１）と、
前記半導体基板の主表面上に形成され、該半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第２導電型の第１ゲート領域（３）と、
前記半導体層及び前記第１ゲート領域の上に形成された炭化珪素からなる第１導電型のチャネル層（５）と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に形成された第１導電型のソース領域（６）と、
前記チャネル層の上において、前記第１ゲート領域と対向する部位を含むように形成された第２導電型の第２ゲート領域（７）と、
前記ソース領域に電気的に接続されたソース電極（９）と、
前記第１ゲート領域に電気的に接続された第１ゲート電極（１０）と、
前記第２ゲート領域に電気的に接続された第２ゲート電極（１１）と、
前記半導体基板の裏面側に形成されたドレイン電極（１３）とを有し、
前記第２ゲート領域は、前記チャネル層の上にヘテロエピタキシャル成長によって形成されたＡｌXＧａ（1−X）Ｎ（Ｘ＝０〜１）で構成されており、
前記第１ゲート領域（３）は、前記チャネル層（５）側に部分的に突出したチャネル設定領域（３ａ、３ｂ）を有して構成され、該チャネル設定領域（３ａ、３ｂ）と前記第２ゲート領域（７）との間にチャネルが設定されることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２ゲート領域は、ＡｌＮ、ＧａＮ、Ａｌ0.5Ｇａ0.5Ｎのいずれかで構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記チャネル層における第１導電型不純物の濃度が前記半導体層における第１導電型不純物の濃度よりも低くなっていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素からなる第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
前記半導体層の表層部の所定領域に、所定深さを有する第２導電型の第１ゲート領域（３）を形成する工程と、
前記半導体層及び前記第１ゲート領域の上に炭化珪素からなる第１導電型のチャネル層（５）を形成する工程と、
前記チャネル層（５）の表面から第１導電型不純物をイオン注入することで、前記第１ゲート領域（３）の一部として、前記チャネル層（５）内に側に部分的に突出したチャネル設定領域（３ａ、３ｂ）を形成する工程と、
前記チャネル層のうち前記第１ゲート領域の上に位置する部位に、第１導電型のソース領域（６）を形成する工程と、
前記チャネル層の表面上において、前記第１ゲート領域と対向する部位を含むように、第２導電型の第２ゲート領域（７）を形成する工程と、
前記ソース領域に電気的に接続されるソース電極（９）、前記第１ゲート領域に電気的に接続される第１ゲート電極（１０）、前記第２ゲート領域に電気的に接続される第２ゲート電極（１１）を形成する工程と、
前記半導体基板の裏面側にドレイン電極（１３）を形成する工程とを有してなる炭化珪素半導体装置の製造方法であって、
前記第２ゲート領域を形成する工程では、前記チャネル層の上にＡｌXＧａ(1-X)Ｎ（Ｘ＝０〜１）をヘテロエピタキシャル成長することによって前記第２ゲート領域を形成することを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記第２ゲート領域を形成する工程では、ＡｌＮ、ＧａＮ、Ａｌ0.5Ｇａ0.5Ｎのいずれかによって前記第２ゲート領域を形成することを特徴とする請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記チャネル層を形成する工程では、前記チャネル層における第１導電型不純物の濃度が前記半導体層における第１導電型不純物の濃度よりも低くなるようにすることを特徴とする請求項４または５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置及びその製造方法に関するもので、特にＪ−ＦＥＴに適用して好適である。
【０００２】
【従来の技術】
図９に、パワー素子として用いられるＳｉＣ半導体装置の一例としてｎチャネル型のＪ−ＦＥＴの断面構成を示す。図９に示されるように、ｎチャネル型のＪ−ＦＥＴは、ＳｉＣからなるｎ+型基板Ｊ１の上にｎ-型エピ層Ｊ２を成長させた基板を用いて形成される。ｎ-型エピ層Ｊ２の表層部にはｐ型の第１ゲート領域Ｊ３がイオン注入によって形成されている。そして、第１ベース領域Ｊ３上を含み、ｎ-型エピ層Ｊ２の上にチャネル層Ｊ４が形成されている。そして、このチャネル層Ｊ４のうち第１ベース領域Ｊ３よりも上層に位置する領域にｎ+型ソース領域Ｊ５が形成されている。また、第１ゲート領域Ｊ３のうちｎ+型ソース領域Ｊ５よりも突き出すように延設された部分とオーバラップするように、チャネル層Ｊ４の表面にはエピタキシャル成長によるｐ型の第２ゲート領域Ｊ６が形成されている。そして、第１、第２ゲート領域Ｊ３、Ｊ６と接するように第１、第２ゲート電極Ｊ７、Ｊ８が形成されていると共に、ｎ+型ソース領域Ｊ５と接するようにソース電極Ｊ９が形成され、さらに、ｎ+型基板Ｊ１と接するようにドレイン電極Ｊ１０が形成されて図９に示すＪ−ＦＥＴが構成されている。
【０００３】
このような構成のＪ−ＦＥＴをノーマリオフ型とする場合には、第１、第２ゲート電極Ｊ７、Ｊ８に対して電圧を印加していない際に、第１、第２ゲート領域Ｊ３、Ｊ６からチャネル層Ｊ４に向けて伸びる空乏層によってチャネル層Ｊ４がピンチオフされるように設計する。そして、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を制御することでチャネルを形成し、チャネルを通じてソース−ドレイン間に電流を流すことで動作するようになっている。
【０００４】
【発明が解決しようとする課題】
上記従来のノーマリオフ型のＪ−ＦＥＴでは、第２ゲート領域Ｊ６、ｎ+型ソース領域Ｊ５および第１ゲート領域Ｊ３によって形成される寄生ＰＮＰバイポーラトランジスタが動作してしまうことを防ぐために、各ゲートによるスイッチング動作はＰＮジャンクションでのビルトインポテンシャル（２．８Ｖ）で制御することが限界である。
【０００５】
しかし現状では、イオン注入によって形成される第１ゲート領域Ｊ３とチャネル層Ｊ４とのＰＮジャンクションでの欠陥あるいは再結合により、第１ゲート領域Ｊ３からホールが発生し、バイポーラトランジスタが動作してしまうことになる。このため、上記したＳｉＣの理論限界であるＰＮジャンクションのビルトインポテンシャル（２．８Ｖ）までの使用ができなかった。また、第２ゲート領域Ｊ６とチャネル層Ｊ４とのＰＮジャンクションでの再結合によってもリーク電流が発生する。この場合にも第２ゲート領域Ｊ６からホールが発生し、バイポーラトランジスタが動作してしまう。
【０００６】
このように、第１、第２ゲート領域Ｊ３、Ｊ６の電圧を高くできなかったことから、第１、第２ゲート領域Ｊ３、Ｊ６から伸びる空乏層幅を十分に縮めることができず、チャネル抵抗低減が十分に行えなかった。
【０００７】
本発明は上記点に鑑みて、チャネル抵抗低減を図れる炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第２ゲート領域は、チャネル層の上にヘテロエピタキシャル成長によって形成されたＡｌXＧａ(1-X)Ｎ（Ｘ＝０〜１）で構成されており、第１ゲート領域（３）は、チャネル層（５）側に部分的に突出したチャネル設定領域（３ａ、３ｂ）を有して構成され、該チャネル設定領域（３ａ、３ｂ）と第２ゲート領域（７）との間にチャネルが設定されることを特徴としている。例えば、請求項４に示すように、第２ゲート領域をＡｌＮ、ＧａＮ、Ａｌ0.5Ｇａ0.5Ｎのいずれかで構成する。
【０００９】
このような構成とすることで、第２ゲート領域をＳｉＣで構成した場合と比べると、バンドオフセットが大きくなる分、すなわち０．３〜０．８Ｖの範囲でゲート制御電圧を大きくすることが可能となる。このため、第１、第２ゲート領域から伸びる空乏層幅を十分に縮めることができ、チャネル幅を十分にとることができるため、チャネル抵抗低減を十分に図ることができる。
また、第１ゲート領域（３）にチャネル層（５）側に部分的に突出したチャネル設定領域（３ａ、３ｂ）を設けることで、このチャネル設定領域（３ａ、３ｂ）によって、チャネル領域を設定することができる。
【００１１】
請求項３に記載の発明では、チャネル層における第１導電型不純物の濃度が半導体層における第１導電型不純物の濃度よりも低くなるようにすることを特徴とする。このような構成とすることで、炭化珪素半導体装置をノーマリオフ型にし易くすることができる。
【００１２】
請求項４乃至６に記載の発明は、請求項１乃至３に記載の炭化珪素半導体装置の製造方法に関する。これらの製造方法により、請求項１乃至３に記載の炭化珪素半導体装置を製造することが可能である。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１４】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置として、ダブルゲート駆動タイプのｎチャネル型Ｊ−ＦＥＴの断面構造を示す。以下、図１に基づいてＪ−ＦＥＴの構成についての説明を行う。
【００１５】
図１は、Ｊ−ＦＥＴは１セル分の断面構成を示したものである。炭化珪素からなるｎ+型基板１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ+型基板１の主表面上には、基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピ層２がエピタキシャル成長されている。
【００１６】
ｎ-型エピ層２の表層部における所定領域には、紙面左右において略対称にｐ+型層からなる第１ゲート領域３が形成されていると共に、第１ゲート領域３上を含み、ｎ-型エピ層２の表面にはｎ-型層で構成されたチャネル層５がエピタキシャル成長されている。第１ゲート領域３は、領域３ａ、３ｂにおいて部分的にチャネル層４側に突出した構成となっており、これらの領域３ａ、３ｂによってチャネル領域が設定されるようになっている。以下、この部分をチャネル設定領域という。
【００１７】
また、チャネル層５の表層部のうち第１ゲート領域３の上に位置する領域にはｎ+型ソース領域６が形成されており、また、チャネル層５の表面上において、少なくとも第１ゲート領域３の上に位置する部位にはｐ+型層からなる第２ゲート領域７が形成されている。この第２ゲート領域７は、ＡｌXＧａ(1-X)Ｎ（Ｘ＝０〜１）で構成されている。すなわち、ＡｌXＧａ(1-X)Ｎからなる第２ゲート領域７とＳｉＣからなるチャネル層５によってヘテロＰＮジャンクションを形成した構成となっている。
【００１８】
また、チャネル層５には、ｎ+型ソース領域６の表面部や第１ゲート領域３の表面部まで達する凹部８が形成されている。この凹部８の内には、ｎ+型ソース領域６に電気的に接続されたソース電極９が形成されていると共に、第１ゲート領域３に電気的に接続された第１ゲート電極１０が形成された構成となっている。そして、第２ゲート領域７の上層部には、第２ゲート領域７の電位を制御するための第２ゲート電極１１が形成され、ソース電極９、第１、第２ゲート電極１０、１１それぞれがパッシベーション膜１２によって絶縁分離された状態となっている。
【００１９】
さらに、ｎ+型基板１の裏面側には、ｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このようにして、本実施形態におけるＪ−ＦＥＴが構成されている。
【００２０】
以上のように構成されたＪ−ＦＥＴは、ノーマリオフ型で動作するように構成されている。すなわち、第１、第２ゲート電極１０、１１に電圧を印加していない時には、チャネル層５が第１ゲート領域３のチャネル設定領域３ａ、３ｂから伸びる空乏層と第２ゲート領域７から伸びる空乏層とによってピンチオフされる。そして、第１、第２ゲート電極１０、１１に所望の電圧を印加すると、第１、第２ゲート領域３、７からの空乏層の伸び量が小さくなり、チャネルが形成されて、ソース電極９→ｎ+型ソース領域６→チャネル層５→ｎ-型エピ層２→ｎ+型基板１→ドレイン電極１３の順で電流が流れるようになっている。
【００２１】
このようなＪ−ＦＥＴにおいては、第２ゲート領域７をＡｌXＧａ(1-X)Ｎで構成することにより、第２ゲート領域７及びチャネル層５によってヘテロＰＮジャンクションを形成した構成となっている。このようなヘテロＰＮジャンクションによると、バンドギャップの状態が図２のように表されることになる。図２（ａ）は第２ゲート領域７をＡｌXＧａ(1-X)Ｎ（Ｘ＝０．５）で構成した場合の様子、図２（ｂ）は第２ゲート領域７をＡｌXＧａ(1-X)Ｎ（Ｘ＝１）、すなわちＡｌＮで構成した場合の様子を示している。
【００２２】
図２（ａ）に示されるように、第２ゲート領域７をＡｌ0.5Ｇａ0.5Ｎで構成した場合には、ＳｉＣからなるチャネル層５とＡｌ0.5Ｇａ0.5Ｎからなる第２ゲート領域７のそれぞれの価電子帯におけるバンドオフセットΔＥｖが０．５Ｖとなる。また、図２（ｂ）に示されるように、第２ゲート領域７をＡｌＮで構成した場合には、ＳｉＣからなるチャネル層５とＡｌＮからなる第２ゲート領域７のそれぞれの価電子帯におけるバンドオフセットΔＥｖが０．８Ｖとなる。また、図示していないが、第２ゲート領域７を構成するＡｌXＧａ(1-X)ＮにおけるＸの値を０とした場合、つまりＧａＮの場合には、バンドオフセットΔＥｖが０．３Ｖとなる。
【００２３】
これらから判るように、第２ゲート領域７をＳｉＣで構成した場合（従来構造）と比べると、バンドオフセットが大きくなる分、すなわち０．３〜０．８Ｖの範囲でゲート制御電圧を大きくすることが可能となる。
【００２４】
以上説明したように、第２ゲート領域７をＡｌXＧａ(1-X)Ｎで構成することにより、ゲート制御電圧を大きくすることができる。このため、本実施形態に示すＪ−ＦＥＴでは第１、第２ゲート領域３、７から伸びる空乏層幅を十分に縮めることができ、チャネル幅を十分にとることができるため、チャネル抵抗低減を十分に図ることができる。
【００２５】
次に、図１に示すＪ−ＦＥＴの製造工程を図３〜図６を用いて説明する。
【００２６】
〔図３（ａ）に示す工程〕
まず、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ基板、すなわちｎ+型基板１を用意する。例えば、ｎ+型基板１として、厚さが４００μｍ、主表面が（０００１）Ｓｉ面、又は、（１１−２０）ａ面のものを用意する。そして、この基板１の主表面に厚さ５μｍのｎ-型エピ層２をエピタキシャル成長させる。この場合、ｎ-型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈ、６Ｈ、３Ｃ又は１５Ｒ−ＳｉＣ層となる。
【００２７】
〔図３（ｂ）に示す工程〕
ｎ-型エピ層２の上の所定領域にＬＴＯ（Low Temperature Oxide）膜２０を配置したのち、フォトリソグラフィによってＬＴＯ膜２０をパターニングして所定領域を開口させる。そして、ＬＴＯ膜２０をマスクとしてイオン注入を行う。具体的には、第１ゲート領域３を形成する予定位置にｐ型不純物としてボロンをイオン注入する。また、このとき、必要に応じて第１ゲート領域３を形成する予定位置の表面にコンタクト用にアルミニウムをイオン注入しても良い。
【００２８】
この後、熱処理を施すことで注入されたイオンを活性化させ、第１ゲート領域３を形成する。なお、この第１ゲート領域３の形成に際し、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００２９】
〔図３（ｃ）に示す工程〕
ＬＴＯ膜２０を除去したのち、第１ゲート領域３上を含むｎ-型エピ層２の上に、エピタキシャル成長によってｎ-型層からなるチャネル層５を形成する。このとき、よりノーマリオフ型のＪ−ＦＥＴとし易くするために、チャネル層５の不純物濃度をｎ-型エピ層２よりも低濃度とすると良い。
【００３０】
〔図４（ａ）に示す工程〕
チャネル層５の表面に第１のマスク材となるＬＴＯ膜２１を成膜したのち、フォトリソグラフィによってＬＴＯ膜２１をパターニングし、ｎ+型ソース領域６の形成予定位置および第２ゲート領域７のうちのチャネル設定領域７ａ、７ｂの形成予定位置と対向する部位においてＬＴＯ膜２１に開口部を形成する。
【００３１】
〔図４（ｂ）に示す工程〕
ＬＴＯ膜２１上を含み、チャネル層５の上に第２のマスク材となるポリシリコン膜２２を積層したのち、フォトリソグラフィによってポリシリコン膜２２をパターニングし、ＬＴＯ膜２１に形成された開口部のうちｎ+型ソース領域６の形成予定位置に形成された部分をポリシリコン膜２２で覆う。
【００３２】
そして、ＬＴＯ膜２１及びポリシリコン膜２２をマスクとしたイオン注入を行う。具体的には、ｐ型不純物であるボロン又はアルミニウムをイオン注入する。これにより、チャネル設定領域３ａ、３ｂの形成予定位置にｐ型不純物が注入される。この後、熱処理によってｐ型不純物を活性化させることでチャネル設定領域３ａ、３ｂを形成する。なお、このチャネル設定領域３ａ、３ｂの形成に際しても、あまりｐ型不純物を熱拡散させたくない場合には、熱拡散しにくいＡｌを用いるか、もしくはボロンに対して炭素を一定割合（好ましくはボロン：炭素＝１：１０）注入することで熱拡散し難くするとよい。
【００３３】
〔図４（ｃ）に示す工程〕
ポリシリコン膜２２を除去したのち、再び、第３のマスク材となるポリシリコン膜２３を積層する。そして、フォトリソグラフィによってポリシリコン膜２３をパターニングし、ＬＴＯ膜２１に形成された開口部のうちチャネル設定領域３ａ、３ｂの形成予定位置に形成れた部分をポリシリコン膜２３で覆う。
【００３４】
そして、ＬＴＯ膜２１及びポリシリコン膜２３をマスクとしたイオン注入を行う。具体的には、ｎ型不純物である窒素又はリンをイオン注入する。これにより、ｎ+型ソース領域６を形成する予定位置にｎ型不純物が注入される。この後、例えば１６００〜１７００℃での熱処理によってｎ型不純物を活性化させることでｎ+型ソース領域６を形成する。
【００３５】
なお、図３（ｂ）に示す工程と本工程とは順番を入れ替えても良く、また、各工程における熱処理による不純物の活性化を同時に行うようにしても良い。
【００３６】
〔図５（ａ）に示す工程〕
ポリシリコン膜２３及びＬＴＯ膜２１を除去した後、ｎ+型ソース領域６及びチャネル層５の表面上に、例えば１１００〜１２００℃の温度下でｐ型不純物（例えばＭａ（マグネシウム））を含んだＡｌXＧａ(1-X)Ｎをヘテロエピタキシャル成長させることで第２ゲート領域７を形成する。
【００３７】
〔図５（ｂ）に示す工程〕
第２ゲート領域７の表面にＬＴＯ膜２４を成膜したのち、フォトリソグラフィによってＬＴＯ膜２４をパターニングすることで、ｎ+型ソース領域６上においてＬＴＯ膜２４に開口部を形成する。その後、ＬＴＯ膜２４をマスクとしたエッチング、例えば反応性イオンエッチング（ＲＩＥ）を施すことで、ｎ+型ソース領域６の表面を露出させる。
【００３８】
〔図５（ｃ）に示す工程〕
ＬＴＯ膜２４を除去したのち、再びＬＴＯ膜２５を成膜し、フォトリソグラフィによってＬＴＯ膜２５をパターニングする。これにより、ｎ+型ソース領域６上の所定領域においてＬＴＯ膜２５に開口部を形成する。その後、ＬＴＯ膜２５をマスクとしたエッチング、例えば反応性イオンエッチングを施すことで、ｎ+型ソース領域６を貫通し、第１ゲート領域３に達する凹部８を形成する。
【００３９】
〔図６（ａ）、（ｂ）に示す工程〕
ＬＴＯ膜２５を除去した後、図６（ａ）に示すように、凹部８内を含む基板表面側に層間絶縁膜１２を形成する。そして、図６（ｂ）に示すように、層間絶縁膜１２をパターニングすることで第１、第２ゲート領域３、７やｎ+型ソース領域６と連通するコンタクトホールを形成したのち、層間絶縁膜１２上に電極層を成膜し、さらに電極層をパターニングすることでソース電極９および第１、第２ゲート電極１０、１１を形成する。最後に、基板裏面側にドレイン電極１３を形成することで図１に示すＪ−ＦＥＴが完成する。
【００４０】
（第２実施形態）
図７に、本発明の第２実施形態となるトレンチゲート型のＪ−ＦＥＴの断面構成を示す。本実施形態では、このトレンチゲート型のＪ−ＦＥＴに対して、本発明の一実施形態を適用する。以下、このＪ−ＦＥＴの構成についての説明を行う。
【００４１】
炭化珪素からなるｎ+型基板３１は上面を主表面とし、主表面の反対面である下面を裏面としている。このｎ+型基板３１の主表面上には、基板３１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピ層３２がエピタキシャル成長されている。このｎ-型エピ層３２の上にはｐ+型の第１ゲート領域３３がエピタキシャル成長されていると共に、第１ゲート領域３３の所定領域にｎ+型ソース領域３４が形成されている。
【００４２】
そして、ｎ+型ソース領域３４およびｐ型ベース領域３３を貫通し、ｎ-型エピ層３２に達するようなトレンチ３５が形成され、このトレンチ３５の内壁にｎ-型チャネル層３６が備えられていると共に、ｎ-型チャネル層３６の表面にＡｌXＧａ(1-X)Ｎ（Ｘ＝０〜１）からなるｐ+型の第２ゲート領域３７が備えられている。
【００４３】
また、基板表面には、第１、第２ゲート領域３３、３７に電気的に接続される第１、第２ゲート電極３８、３９とｎ+型ソース領域３４に電気的に接続されるソース電極４０が形成され、これら各電極３８〜４０が層間絶縁膜４１によって絶縁分離された構成となっている。そして、ｎ+型基板３１の裏面側にドレイン電極４２が備えられている。このようにして、図７に示すトレンチゲート型のＪ−ＦＥＴが構成されている。
【００４４】
このような構成のＪ−ＦＥＴにおいても第１実施形態と同様の動作を行うことになるが、第２ゲート領域をＡｌXＧａ(1-X)Ｎによって構成していることから、第１実施形態と同様の効果を得ることが可能である。
【００４５】
なお、従来のトレンチゲート型のＪ−ＦＥＴに関しては、ＳｉＣをエピタキシャル成長させることによって第２ゲート領域を形成しているが、本実施形態のＪ−ＦＥＴの場合には、ＳｉＣに代えてＡｌXＧａ(1-X)Ｎをエピタキシャル成長させることで第２ゲート領域３７を形成すればよい。
【００４６】
また、図８に示すように、本実施形態のＪ−ＦＥＴのトレンチ３５の底部にｐ+型のボディブレーク領域４３を形成したものに対しても、上記と同様に第２ゲート領域３７をＡｌXＧａ(1-X)Ｎ（Ｘ＝０〜１）で構成することにより、上記と同様の効果を得ることが可能である。
【００４７】
（他の実施形態）
上記各実施形態では、第１、第２ゲート領域３、７、３３、３７における電位を共に制御可能なダブルゲート構造のＪ−ＦＥＴについて説明したが、第１、第２ゲート領域３、７、３３、３７のいずれか一方のみの電位が制御可能なシングルゲート構造のＪ−ＦＥＴに対しても上記各実施形態を適用することができる。
【００４８】
その場合、第２ゲート領域７、３７をＡｌXＧａ(1-X)Ｎで構成していることから、第２ゲート領域７、３７への印加電圧を制御可能とした方が、第１ゲート領域３、３３とした場合よりも高い電圧での制御を行うことが可能となる。なお、このようにシングルゲート構造とする場合には、第１、第２ゲート電極１０、１１のいずれか一方がソース電極９と接続された構成となる。
【００４９】
なお、方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、表現の制約上、所望の数字の前にバーを付して示すこととする。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＪ−ＦＥＴの断面構成を示す図である。
【図２】（ａ）は第２ゲート領域７をＡｌXＧａ(1-X)Ｎ（Ｘ＝０．５）で構成した場合の様子、（ｂ）は第２ゲート領域７をＡｌXＧａ(1-X)Ｎ（Ｘ＝１）、すなわちＡｌＮで構成した場合の様子を示した図である。
【図３】図１に示すＪ−ＦＥＴの製造工程を示す図である。
【図４】図３に続くＪ−ＦＥＴの製造工程を示す図である。
【図５】図４に続くＪ−ＦＥＴの製造工程を示す図である。
【図６】図５に続くＪ−ＦＥＴの製造工程を示す図である。
【図７】本発明の第２実施形態におけるトレンチゲート型のＪ−ＦＥＴの断面構成を示す図である。
【図８】第２実施形態の他の例におけるＪ−ＦＥＴの断面構成を示す図である。
【図９】従来のＪ−ＦＥＴの断面構成を示す図である。
【符号の説明】
１…ｎ+型基板、２…ｎ-型エピ層、３…第１ゲート領域、
３ａ、３ｂ…チャネル設定領域、５…チャネル層、６…ｎ+型ソース領域、
７…第２ゲート領域、７ａ、７ｂ…チャネル設定領域、８…凹部、
９…ソース電極、１０、１１…第１、第２ゲート電極、１３…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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