(57)【特許請求の範囲】
【請求項１】
同期式バスの同期信号の異なるタイミングに同期したｎ個（ｎは２以上の整数）の制御信号を生成する制御信号生成手段と、
ｎ個の信号群に分けられた前記同期式バスの信号を、前記ｎ個の制御信号の制御により出力する出力手段と、
前記ｎ個の信号群を、略同一のタイミングで出力するか、異なるタイミングで出力するかを選択的に切り換える選択手段と、を有し、
前記同期式バスの信号を、非同期式バスの信号に変換するバス変換装置が基板上に実装された半導体装置であって、
互いに隣接する配線パターンに割り当てられた前記同期式バスの信号に含まれるアドレス信号又はデータ信号の、それぞれの配線パターン間に、前記ｎ個の各制御信号の遷移の時間差を周期とするノイズを吸収する寄生容量を生成したことを特徴とする半導体装置。
【請求項２】
互いに隣接する配線パターンに割り当てられた、前記同期式バスの信号に含まれるアドレス信号又はデータ信号を、互いに異なる信号群に属させることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記同期式バスの信号に含まれる制御系の信号の配線パターンに隣接する配線パターンに割り当てられた、前記同期式バスの信号に含まれるアドレス信号又はデータ信号を、前記同期式バスの信号に含まれる他の信号とは異なる信号群に属させることを特徴とする請求項１記載の半導体装置。
【請求項４】
同期式バスの信号を非同期式バスの信号に変換するバス変換装置が基板上に実装された半導体装置において、前記同期式バスの信号を前記非同期式バスの信号に変換する過程で発生するノイズを低減するノイズ低減方法であって、
前記同期式バスの同期信号の異なるタイミングに同期したｎ個（ｎは２以上の整数）の制御信号を生成するステップと、
ｎ個の信号群に分けられた前記同期式バスの信号を、前記ｎ個の制御信号の制御により出力するステップと、
前記ｎ個の信号群を、略同一のタイミングで出力するか、異なるタイミングで出力するかを選択的に切り換えるステップを有し、
前記半導体装置の互いに隣接する配線パターンに割り当てられた前記同期式バスの信号に含まれるアドレス信号又はデータ信号の、それぞれの配線パターン間に、前記ｎ個の各制御信号の遷移の時間差を周期とするノイズを吸収する寄生容量を生成することを特徴とするノイズ低減方法。
【請求項５】
互いに隣接する配線パターンに割り当てられた、前記同期式バスの信号に含まれるアドレス信号又はデータ信号を、互いに異なる信号群に属させることを特徴とする請求項４記載のノイズ低減方法。
【請求項６】
前記同期式バスの信号に含まれる制御系の信号の配線パターンに隣接する配線パターンに割り当てられた、前記同期式バスの信号に含まれるアドレス信号又はデータ信号を、前記同期式バスの信号に含まれる他の信号とは異なる信号群に属させることを特徴とする請求項４記載のノイズ低減方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同時スイッチングノイズを低減できるバス変換装置が実装された半導体装置及び同時スイッチングノイズを低減する方法に関する。
【背景技術】
【０００２】
データ伝送を同期式バスから非同期式バスに変換する場合、同期信号のタイミングで全てのバス信号が遷移し、その時に同時スイッチングノイズが発生する。ここで、同時スイッチングノイズとは、多くの信号が同じタイミングで切り替わった場合に、回路に大電流が流れ、電源及びグランドの電位が大きく変動することによって発生するノイズである。
【０００３】
同期式バスの場合には、同時スイッチングノイズが発生しても、次の信号同期までにノイズが収まればデータ伝送自体に問題は発生しない。しかしながら、非同期式バスの場合には書込み要求信号などの制御信号の状態が変わってしまうと、その制御信号の機能が有効になってしまい、データ伝送において誤動作を生じる場合がある。
【０００４】
そこで、同時スイッチングノイズを低減させる対策が必要となるが、従来から種々の対策技術が提案されている。
【０００５】
例えば、各信号に時間差を発生させるためのバッファを配置する方法では、製造時のばらつきや設計ルールおよび製造工程を変更した場合などに、配置したバッファで生じる時間差にばらつきを生じる。信号間の時間差を正確にコントロールするためには、係る変更などの度に、時間差に対するバッファ選択を最適化しなければならない。更に、各信号間に時間差発生の有無を設定することもできない。また、バッファの電流ドライブ能力を下げる方法では、各信号のスイッチングノイズは小さくなり、同時スイッチングノイズも小さくなるが、その信号の立ち上がり、立ち下がり時間など、電気的な特性を変えてしまうため、変更前に動作していたものが、動作しなくなるなど、互換性に影響を与える可能性がある。電源電圧低下時の動作速度を考慮したバッファ回路も提案されているが、回路構成が複雑であり、信号出力のドライブ能力など、互換性に影響を与える電気的特性が変わる可能性も生じる（例えば、特許文献１参照）。
【特許文献１】特開平８−８４０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかるに、従来から、同時スイッチングノイズを低減させる種々の技術が提案されていたが、バッファを配置する方法では、製造工程を変更した場合などに時間差に対するバッファ選択を最適化しなければならないという問題があり、バッファの電気的特性を変更する方法では、互換性に影響を与えるという問題があった。
【０００７】
本発明は、上記に鑑みてなされたもので、各信号に時間差を発生させるためのバッファを配置しない方法で、かつ、バッファの電気的特性を変更しない方法で、同時スイッチングノイズを低減できるバス変換装置が実装された半導体装置を提供すること、及び、バス変換装置が実装された半導体装置の同時スイッチングノイズ低減方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本半導体装置は、同期式バスの同期信号の異なるタイミングに同期したｎ個（ｎは２以上の整数）の制御信号を生成する制御信号生成手段と、ｎ個の信号群に分けられた前記同期式バスの信号を、前記ｎ個の制御信号の制御により出力する出力手段と、前記ｎ個の信号群を、略同一のタイミングで出力するか、異なるタイミングで出力するかを選択的に切り換える選択手段と、を有し、前記同期式バスの信号を、非同期式バスの信号に変換するバス変換装置が基板上に実装された半導体装置であって、互いに隣接する配線パターンに割り当てられた前記同期式バスの信号に含まれるアドレス信号又はデータ信号の、それぞれの配線パターン間に、前記ｎ個の各制御信号の遷移の時間差を周期とするノイズを吸収する寄生容量を生成したことを特徴とする。
【０００９】
本ノイズ低減方法は、同期式バスの信号を非同期式バスの信号に変換するバス変換装置が基板上に実装された半導体装置において、前記同期式バスの信号を前記非同期式バスの信号に変換する過程で発生するノイズを低減するノイズ低減方法であって、前記同期式バスの同期信号の異なるタイミングに同期したｎ個（ｎは２以上の整数）の制御信号を生成するステップと、ｎ個の信号群に分けられた前記同期式バスの信号を、前記ｎ個の制御信号の制御により出力するステップと、前記ｎ個の信号群を、略同一のタイミングで出力するか、異なるタイミングで出力するかを選択的に切り換えるステップを有し、前記半導体装置の互いに隣接する配線パターンに割り当てられた前記同期式バスの信号に含まれるアドレス信号又はデータ信号の、それぞれの配線パターン間に、前記ｎ個の各制御信号の遷移の時間差を周期とするノイズを吸収する寄生容量を生成することを特徴とする。
【発明の効果】
【００２８】
本発明によれば、各信号に時間差を発生させるためのバッファを配置しない方法で、かつ、バッファの電気的特性を変更しない方法で、同時スイッチングノイズを低減できるバス変換装置が実装された半導体装置を提供すること、及び、バス変換装置が実装された半導体装置の同時スイッチングノイズ低減方法を提供することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００３０】
〈実施例１〉
実施例１では、ＰＣＩＣＬＫを同期信号とする同期式バスであるＰＣＩバスから同期信号を有しない非同期式バスである１６ビットＰＣカードへ変換する場合に発生する同時スイッチングノイズを低減することができるバス変換装置及びバス変換方法の例について述べる。
【００３１】
例えば、システムのホストから１６ビットＰＣカードのアドレス０に対してデータ０の書込み要求があった場合、バス変換装置である１６ビットＰＣカードブリッジは、ＰＣＩＣＬＫに同期した内部出力制御信号を生成し、その内部出力制御信号の変化点でアドレスバスおよびデータバスにアドレス０およびデータ０を出力する。
【００３２】
アドレスバスは２６ビット、データバスは１６ビットで構成されており、通常、アドレスバスおよびデータバスの全ての信号はプルアップ抵抗によってＨ状態になっている。そのため、アドレス０およびデータ０への書込み要求が出力されると、アドレスバスおよびデータバスの計４２本の全ての信号が同時にＨからＬへ遷移する。これは、１６ビットＰＣカードのバスにおいて、考えうる最大の同時スイッチングノイズが発生する場合である。このとき発生した同時スイッチングノイズにより、例えば、外部出力制御信号であるＷＥ＃（書込み要求制御信号）などの他の信号の状態を、別の状態に（例えば、Ｈ状態からＬ状態に）遷移させてしまう恐れがある。この場合、１６ビットＰＣカードが誤動作することになる。これを、図２−１、図２−２を用いて、下記に詳しく述べる。
【００３３】
図２−１は従来のバス変換装置３ｚの構成例を示す図である。また、図２−２は図２−１の従来のバス変換装置３ｚのタイミングチャートの例を示す図である。
【００３４】
図２−１のバス変換装置３ｚは、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置である。また、同期式バス２は、ホスト１と接続されている。
【００３５】
図２−１のバス変換装置３ｚは、バス変換論理回路２００ｚと、バス信号制御手段３００ｚから構成されている。また、バス信号制御手段３００ｚは、第１の制御信号生成手段１００、第１の出力手段１１０、外部制御信号生成手段１９０から構成されている。尚、第１の制御信号生成手段１００、外部制御信号生成手段１９０は、例えばフリップフロップであり、第１の出力手段１１０は、例えばイネーブル機能付き出力バッファである。
【００３６】
図２−１のバス変換装置３ｚ中のバス信号制御手段３００ｚにおいて、第１の制御信号生成手段１００のＩ端子に、ホストからの要求により、バス変換論理回路２００ｚにより生成された内部出力制御信号２０が入力されると、Ｏ端子からは、バス変換論理回路２００ｚからＣ端子に入力されるＣＬＫ１０に同期した、第１の内部出力制御信号２１が出力される。第１の内部出力制御信号２１は、第１の出力手段１１０のＯＥ端子に入力される。第１の出力手段１１０のＩ端子には、バス変換論理回路２００ｚから出力される４２本のアドレス・データ信号の全てが入力されており、ＯＥ端子に入力される第１の内部出力制御信号２１の変化点で、Ｏ端子から出力される。この様子を、図２−２のタイミングチャートに示す。
【００３７】
尚、実際には、第１の出力手段１１０は、ｍ個（ｍ≧４２）の出力手段からなり、それぞれの出力手段に、４２本のアドレス・データ信号が１本ずつ入力されており、各出力手段のＯＥ端子に入力される第１の内部出力制御信号２１の変化点で、各出力手段のＯ端子から出力される。
【００３８】
図２−１のバス変換装置３ｚでは、第１の内部出力制御信号２１の変化点で、４２本のアドレス・データ信号の全てが同時にＨからＬに遷移するため、大きな同時スイッチングノイズが発生する。そのノイズが原因で、例えば、図２−２に示すように、３．３Ｖである外部出力制御信号３０（ＷＥ＃）が、１．４Ｖ低下し、１．９Ｖまで電圧降下したとする。例えば、ＴＴＬレベルのように２．２Ｖ以上をＨ状態と認識する場合、１．９ＶではＨ状態と認識されず、Ｌ状態と認識される。この場合、システムの誤動作を引き起こす可能性がある。
【００３９】
同期式バスの場合は、同時スイッチングノイズによって他の信号の状態が別の状態に遷移しても、次のクロック同期までにノイズが収まればデータ伝送は正常に行われ、誤動作に至らしめる可能性は低い。しかしながら、１６ビットＰＣカードなどの非同期式バスの場合、上述のように、例えば、ＷＥ＃などの外部出力制御信号の状態を、意図しない別の状態に遷移させてしまうと、その外部出力制御信号の機能が有効になってしまい、意図しないアドレスに意図しないデータを書き込むなど、誤動作を誘発する可能性が高くなる。
【００４０】
そのため、非同期式バスの外部出力制御信号などに影響を及ぼす、同期スイッチングノイズを低減することは非常に重要である。
【００４１】
上記の例では、単一の内部出力制御信号（図２−１、図２−２の第１の内部出力制御信号２１）にて、４２本のアドレス・データ信号の全てを制御しているために、４２本のアドレス・データ信号の全てが、単一の内部出力制御信号である第１の内部出力制御信号２１の変化点で同時に遷移し、大きな同時スイッチングノイズが発生する。そこで、異なる同期タイミングで複数の内部出力制御信号を生成し、それらにアドレス・データ信号を分散して割り当てるようにすれば、同時スイッチングノイズを低減することが可能となる。これを、図１−１、図１−２、図２−３を用いて、下記に詳しく述べる。
【００４２】
図１−１は本発明のバス信号時間差出力機能付き同期−非同期バス変換装置３ａの構成例を示す図である（以降、単に、本発明のバス変換装置という）。また、図１−２は図１−１の本発明のバス変換装置３ａのタイミングチャートの例を示す図である。
【００４３】
図１−１のバス変換装置３ａは、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置である。また、同期式バス２は、ホスト１と接続されている。
【００４４】
図１−１のバス変換装置３ａは、バス変換論理回路２００ａと、バス信号制御手段３００ａから構成されている。また、バス信号制御手段３００ａは、第１の制御信号生成手段１００、第２の制御信号生成手段１２０、第１の出力手段１１０、第２の出力手段１３０から構成されている。また、外部出力制御信号３０は、バス変換論理回路２００ａから非同期式バス４に出力される。また、ＣＬＫ１０は、同期式バスのクロックをバス変換論理回路２００ａを通してそのまま出力しても良いし、バス変換論理回路２００ａ内でＰＬＬ処理などしてから出力しても良いし、外部から供給しても良い。
【００４５】
図１−１のバス変換装置３ａ中のバス信号制御手段３００ａにおいて、第１の制御信号生成手段１００のＩ端子に、ホストからの要求により、バス変換論理回路２００ａにより生成された内部出力制御信号２０が入力されると、Ｏ端子からは、バス変換論理回路２００ａからＣ端子に入力される同期信号であるＣＬＫ１０に同期した、第１の内部出力制御信号２１が出力される。第１の内部出力制御信号２１は、第２の制御信号生成手段１２０のＩ端子と、第１の出力手段１１０のＯＥ端子に入力される。第２の制御信号生成手段１２０のＯ端子からは、Ｃ端子に入力されたＣＬＫ１０の、第１の内部出力制御信号２１が生成されたタイミングの次のクロック同期タイミングに同期した第２の内部出力制御信号２２が出力される。第２の内部出力制御信号２２は、第２の出力手段１３０のＯＥ端子に入力される。第１の出力手段１１０のＩ端子には、バス変換論理回路２００ａから出力される４２本のアドレス・データ信号のうち、上位２１本のアドレス・データ信号が入力されており、ＯＥ端子に入力される第１の内部出力制御信号２１の変化点で、Ｏ端子から出力される。また、第２の出力手段１３０のＩ端子には、バス変換論理回路２００ａから出力される４２本のアドレス・データ信号のうち、下位２１本のアドレス・データ信号が入力されており、ＯＥ端子に入力される第２の内部出力制御信号２２の変化点で、Ｏ端子から出力される。この様子を、図１−２のタイミングチャートに示す。
【００４６】
尚、実際には、第１の出力手段１１０及び第２の出力手段１３０は、それぞれｍ個（ｍ≧２１）の出力手段からなり、それぞれの出力手段に、４２本のアドレス・データ信号が１本ずつ入力されており、各出力手段のＯＥ端子に入力される第１の内部出力制御信号２１又は第２の内部出力制御信号２２の変化点で、各出力手段のＯ端子から出力される。
【００４７】
図１−１のバス変換装置３ａでは、図１−２のタイミングチャートに示すように、同期信号であるＣＬＫ１０に同期して第１の内部出力制御信号２１が生成され、ＣＬＫ１０の次の同期タイミングに同期して第２の内部出力制御信号２２が生成される。同期信号であるＣＬＫ１０は、例えば、同期式バス２の同期信号そのものであっても良い。同期信号であるＣＬＫ１０が、同期式バス２の同期信号である場合、例えば、同期式バス２が同期信号の周波数が３３ＭＨｚであるＰＣＩバスの場合、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点との間には、約３０ｎＳの時間差が発生する。
【００４８】
ホスト１から、アドレス０およびデータ０への書込み要求が出力されると、バス変換論理回路２００ａにより生成された内部出力制御信号２０が、バス信号制御手段３００ａの第１の制御信号生成手段１００に入力され、第１の制御信号生成手段１００で生成された第１の内部出力制御信号２１の変化点で、バス変換論理回路２００ａから出力される４２本のアドレス・データ信号のうちの２１本の上位信号が同時にＨからＬに遷移する。その約３０ｎＳ後に第２の制御信号生成手段１２０で生成された第２の内部出力制御信号２２の変化点で、バス変換論理回路２００ａから出力される４２本のアドレス・データ信号のうちの２１本の下位信号が同時にＨからＬへ遷移する。この場合、単一の内部出力制御信号（図２−１、図２−２の第１の内部出力制御信号２１）にて４２本のアドレス・データ信号の全てを制御している図２−１、図２−２の例の場合に比べ、あるタイミングにおいては半分の同時スイッチングノイズしか発生せず、次のタイミングでも半分の同時スイッチングノイズしか発生しない。
【００４９】
このように、４２本のアドレス・データ信号を２つの信号群に分け、第１の内部出力制御信号２１に、４２本のアドレス・データ信号の上位２１本（信号群１）を割り当て、第２の内部出力制御信号２２に４２本のアドレス・データ信号のうちの下位２１本（信号群２）を割り当て、更に、第１の内部出力制御信号２１と第２の内部出力制御信号２２を所定の同期信号であるＣＬＫ１０の異なるタイミングに同期させて生成し、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点との間に、約３０ｎＳの時間差を発生させたことにより、同時スイッチングノイズの（総計のエネルギーは変化しないが）エネルギー密度を低下させることができ、同時スイッチングノイズは低減される。その結果、例えば、外部出力制御信号３０であるＷＥ＃（書込み要求制御信号）などの他の信号の状態を、別の状態に（例えば、Ｈ状態からＬ状態に）遷移させてしまう恐れを大幅に低減し、システムが誤動作することを防止できる。
【００５０】
図２−３は図１−１のバス変換装置３ａにおけるノイズ低減の様子を説明するタイミングチャートの例を示す図である。
【００５１】
図１−１の本発明のバス変換装置３ａの例のように、同時に遷移する信号を最大２１本とし、同時スイッチングノイズを低減した場合、前述の図２−１の従来のバス変換装置３ｚの例と比較して、単純に電圧降下が１．４Ｖの半分の０．７Ｖであると考えると、図２−３のように、３．３Ｖの外部出力制御信号３０（ＷＥ＃）が０．７Ｖ低下し、２．６Ｖまで電圧降下する。しかし、例えば、ＴＴＬレベルのように２．２Ｖ以上をＨ状態と認識する場合、電圧降下時の電圧である２．６Ｖは、Ｈ状態と認識される電圧である２．２Ｖを上回るため、常にＨ状態と認識され、システムの誤動作を引き起こす可能性がなくなる。
【００５２】
以上、実施例１では、アドレス・データ信号がＨからＬに遷移する場合に、同時スイッチングノイズを低減する例を示したが、アドレス・データ信号がＬからＨに遷移する場合も効果は同様である。また、実施例１では、内部出力制御信号２０から、アドレス・データ信号を分散して割り当てるための２つの内部出力制御信号（第１の内部出力制御信号２１及び第２内部出力制御信号２２）を生成し、同時スイッチングノイズを低減する例を示したが、３つ以上の内部出力制御信号を生成し、それぞれにアドレス・データ信号を適切に分散して割り当ててもよい。
【００５３】
尚、第２の内部出力制御信号２２の変化点のタイミング（図１−１では、立下り時）をアドレス・データが確定するタイミングとし、これを基準にすることによって、規格（実施例２で述べる）で既定された外部出力制御信号３０の出力タイミングを満たすことが可能となる。
【００５４】
〈実施例２〉
実施例１で述べたように、外部出力制御信号３０の出力タイミングは、第２の内部出力制御信号２２の変化点からの時間で規定している。そのため、実施例１に示した図１−１のバス変換装置３ａでデータ伝送を行う場合に、図２−１の従来のバス変換装置３ｚでデータ伝送を行う場合と比較して、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点との時間差分の遅延が発生するため、単位時間辺りのデータ伝送量が低下する。
【００５５】
例えば、図３−５は図２−１の従来のバス変換装置３ｚでデータ伝送を行う場合のタイミングチャートの例を示す図であるが、このような従来のデータ伝送方式の場合、セットアップ２クロック、外部出力制御信号パルス幅１クロック、ホールド１クロックの合計４クロックにて、データ伝送が完了する。一方、図３−４は実施例１の図１−１のバス変換装置３ａでデータ伝送を行う場合のタイミングチャートの例を示す図であるが、本発明の実施例１のデータ伝送方式では、セットアップ時間およびホールド時間を規格（セットアップ時間≧２クロック、ホールド時間≧１クロック）に違反しないようにするため、データ送信開始時に１クロック分、データ送信終了時に１クロック分の計２クロックが余分に必要となり、データ伝送のために６クロックが必要となっている。
【００５６】
そこで、図３−１のように、従来のデータ伝送方式と本発明の実施例１のデータ伝送方式とを切り替え可能な構成にすれば、従来のデータ伝送方式でも同時スイッチングノイズが問題にならないと判断できる場合には、従来のデータ伝送方式と同じタイミングでデータ伝送を行うことが選択できるようになる。以下に、図３−１の本発明のバス変換装置３ｂの動作について説明する。
【００５７】
図３−１は本発明の実施例２のバス変換装置３ｂ中のバス信号制御手段３００ｂの構成例を示す図である。実施例２のバス変換装置３ｂ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｂと、バス信号制御手段３００ｂから構成されているが、バス信号制御手段３００ｂ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図３−１ではバス信号制御手段３００ｂの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、選択手段である選択器１４０が追加された点である。
【００５８】
図３−１のバス信号制御手段３００ｂにおいて、選択器１４０のＩ１端子には、第１の内部出力制御信号２１が入力されており、選択器１４０のＩ２端子には、第２の内部出力制御信号２２が入力されている。また、選択器１４０のＳＥＬ端子には、バス変換論理回路２００ｂ（図示せず）から出力される選択信号４０が入力されており、例えば、選択信号４０＝Ｈの場合には第１の内部出力制御信号２１が選択器１４０のＯ端子から出力され、選択信号４０＝Ｌの場合には第２の内部出力制御信号２２が選択器１４０のＯ端子から出力される。
【００５９】
図３−３は図３−１のバス信号制御手段３００ｂにおいて、選択器１４０から第１の内部出力制御信号２１が出力されている場合のタイミングチャートの例を示す図である。同時スイッチングノイズが問題とならない場合には、選択器１４０のＳＥＬ端子に選択信号４０＝Ｈを入力し、第１の内部出力制御信号２１を選択器１４０のＯ端子から出力することによって、図３−３のようなデータ伝送となり、従来のデータ伝送方式と同じ単位辺りのデータ伝送量を維持することが可能となる。
【００６０】
図３−２は図３−１のバス信号制御手段３００ｂにおいて、選択器１４０から第２の内部出力制御信号２２が出力されている場合のタイミングチャートの例を示す図である。同時スイッチングノイズが問題となる場合には、選択器１４０のＳＥＬ端子に選択信号４０＝Ｌを入力し、第２の内部出力制御信号２２を選択器１４０のＯ端子から出力することによって、図３−２のようなデータ伝送となり、実施例１と同様に同時スイッチングノイズを低減することが可能となる。
【００６１】
このように、実施例２のバス変換装置３ｂによれば、バス変換論理回路２００ｂから出力される下位２１本のアドレス・データ信号を第１の内部出力制御信号２１の変化点で出力するか、第２の内部出力制御信号２２の変化点で出力するかを選択することが可能となる。すなわち、上位２１本のアドレス・データ信号の遷移と、下位２１本のアドレス・データ信号の遷移との間の時間差の有無を選択することができる。その結果、同時スイッチングノイズが発生しない場合には、単位時間辺りのデータ伝送量の低下を防止できる。
【００６２】
尚、実施例２のバス変換装置３ｂを構成する図３−１のバス信号制御手段３００ｂの構成では、選択器１４０に選択信号４０＝Ｈを入力し、第１の内部出力制御信号２１を選択した場合でも、上位２１本のアドレス・データ信号の遷移と下位２１本のアドレス・データ信号の遷移との間でわずかな遅延が発生する（図３−３参照）。選択器１４０のＯ端子から出力される、下位２１本のアドレス・データ信号を遷移させる第１の内部出力制御信号２１のみが、選択器１４０を経由するため、選択器１４０の入力から出力までを通過する時間分の遅延が発生するためである。
【００６３】
図３−６はアドレス・データ信号の遷移の遅延発生を防止するバス変換装置３ｂ'中のバス信号制御手段３００ｂ'の構成例を示す図である。バス変換装置３ｂ'（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｂ'と、バス信号制御手段３００ｂ'から構成されているが、バス信号制御手段３００ｂ'以外の構成は、図１−１のバス変換装置３ａと同一であるため、図３−６ではバス信号制御手段３００ｂ'の部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、選択手段である選択器１４０、選択器１５０が追加された点である。また、図３−１と異なる部分は、選択器１５０が追加された点である。
【００６４】
図３−６に示すように、バス信号制御手段３００ｂ'に、選択器１５０を追加し、選択器１５０のＩ１端子及びＩ２端子に、第１の内部出力制御信号２１を入力し、選択器１５０のＯ端子を第１の出力手段１１０のＯＥ端子に入力すれば、上位２１本のアドレス・データ信号の遷移と下位２１本のアドレス・データ信号の遷移との間での遅延の発生を防止することが可能となる。
【００６５】
〈実施例３〉
実施例１の図１−１のバス変換装置３ａの構成の場合には、ＣＬＫ１０のあるクロック同期タイミングにて第１の内部出力制御信号２１を生成し、次のクロック同期タイミングにて第２の内部出力制御信号２２を生成しているため、第１の内部出力制御信号２１の変化点と、第２の内部出力制御信号２２の変化点との間に、同期信号の周波数が３３ＭＨｚのＰＣＩバスの場合、約３０ｎＳの時間差が発生する。この場合、実施例２において、図３−４と図３−５を比較して説明したように、アドレス・データ信号の出力開始時および出力停止時のそれぞれに、約３０ｎｓの時間差が発生するため、１トランザクションあたり計約６０ｎＳの遅延が発生することとなる。
【００６６】
実施例３では、この遅延時間を低減する方法を提案する。
【００６７】
図４−１は本発明の実施例３のバス変換装置３ｃ中のバス信号制御手段３００ｃの構成例を示す図である。実施例３のバス変換装置３ｃ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｃと、バス信号制御手段３００ｃから構成されているが、バス信号制御手段３００ｃ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図４−１ではバス信号制御手段３００ｃの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、第２の制御信号生成手段１２０のＣ端子には、ＣＬＫ１０をインバータ１６０を通して位相を反転させた、ＣＬＫ１１が入力されている点である。
【００６８】
図４−２は図４−１のバス信号制御手段３００ｃのタイミングチャートの例を示す図である。図４−２では、第１の内部出力制御信号２１は、ＣＬＫ１０の立ち上がりに同期して変化しており、第２の内部出力制御信号２２は、ＣＬＫ１１の立ち上がり（ＣＬＫ１０の立ち下がり）に同期して変化している。
【００６９】
このようにすることで、ＣＬＫ１０の周期が約３０ｎＳの場合、アドレス・データ信号の出力開始時および出力停止時のそれぞれの時間差は１５ｎＳとなり、１トランザクションあたりでも時間差は計３０ｎＳとなるため、実施例１と比較して、遅延の発生を低減（半減）することができ、単位時間あたりのデータ伝送量の低下を防止できる。
【００７０】
また、実施例３のバス変換装置３ｃを構成する図４−１のバス信号制御手段３００ｃに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。
【００７１】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図４−１のバス信号制御手段３００ｃの第１の内部出力制御信号２１、図４−１のバス信号制御手段３００ｃの第２の内部出力制御信号２２、実施例１の図１−１のバス信号制御手段３００ａの第２の内部出力制御信号２２を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【００７２】
ここで、一例として、実施例３のバス変換装置３ｃをＰＣＩバス−ＸＤカードバスのバス変換に利用する例について説明する。図４−３は図２−１の従来のバス変換装置３ｚを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャートの例を示す図である。ＰＣＩバスはＰＣＩＣＬＫを同期信号とする同期式バスであり、ＸＤカードバスは同期信号を有しない非同期式バスである。システムのホストからＸＤカードバスに対してデータの書込み要求があった場合、ＸＤカードバス上の外部出力制御信号であるＷＥ−信号に対するセットアップ時間に３０ｎＳ（規格値）、ホールド時間に２０ｎＳ（規格値）が必要となる。３０ｎＳ周期のＰＣＩＣＬＫでこれらのセットアップ時間及びホールド時間の規格値を満足させようとすると、図４−３のようにセットアップ時間（Ｓｅｔｕｐ１）は２周期の６０ｎＳ、ホールド時間（Ｈｏｌｄ１）は１周期の３０ｎＳとなる。
【００７３】
図４−４は図１−１のバス変換装置３ａを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャートの例を示す図である。実施例１の図１−１のバス変換装置３ａのように、第１の内部出力制御信号２１に上位２１本のアドレス・データ信号を割り当て、第２の内部出力制御信号２２に下位２１本のアドレス・データ信号を割り当て、更に、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点との間に、約３０ｎＳの時間差を発生させた場合、上位２１本のアドレス・データ信号は第１の内部出力制御信号２１によって、セットアップ時間（Ｓｅｔｕｐ１）は６０ｎＳ、ホールド時間（Ｈｏｌｄ１）は３０ｎＳとなり、下位２１本のアドレス・データ信号は第２の内部出力制御信号２２によって、セットアップ時間（Ｓｅｔｕｐ２）は３０ｎＳ、ホールド時間（Ｈｏｌｄ２）は６０ｎＳとなる。このとき、図４−４で示すように、下位２１本のアドレス・データ信号のセットアップ時間（Ｓｅｔｕｐ２）が３０ｎＳとなると規格値と同じ値となるため、規格を満たさない可能性がある。
【００７４】
そこで、セットアップ時間をＰＣＩクロック１周期分（約３０ｎＳ）延長しなければならない。図４−５は図１−１のバス変換装置３ａを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャート（セットアップ時間延長）の例を示す図である。図４−５で示すように、上位２１本のアドレス・データ信号は第１の内部出力制御信号２１によって、セットアップ時間（Ｓｅｔｕｐ１）は９０ｎＳ、ホールド時間（Ｈｏｌｄ１）は３０ｎＳとなり、下位２１本のアドレス・データ信号は第２の内部出力制御信号２２によって、セットアップ時間（Ｓｅｔｕｐ２）は６０ｎＳ、ホールド時間（Ｈｏｌｄ２）は６０ｎＳとなる。すなわち、転送時間が１データあたり３０ｎＳ増加するため、単位辺りのデータ伝送量が低下する。
【００７５】
図４−６は実施例３のバス変換装置３ｃを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャートの例を示す図である。実施例３のバス変換装置３ｃを用いると、第１の内部出力制御信号２１は、ＣＬＫ１０の立ち上がりに同期して遷移し、第２の内部出力制御信号２２は、ＣＬＫ１１の立ち上がり（ＣＬＫ１０の立ち下がり）に同期して遷移し、時間差は約１５ｎＳとなる。この場合、上位２１本のアドレス・データ信号は第１の内部出力制御信号２１によって、セットアップ時間（Ｓｅｔｕｐ１）は６０ｎＳ、ホールド時間（Ｈｏｌｄ１）は３０ｎＳとなり、下位２１本のアドレス・データ信号は第２の内部出力制御信号２２によって、セットアップ時間（Ｓｅｔｕｐ２）は４５ｎＳ、ホールド時間（Ｈｏｌｄ２）は４５ｎＳとなる。このとき図４−６で示すように、下位のアドレス・データ信号のセットアップ時間（Ｓｅｔｕｐ２）は４５ｎＳとなり、規格値の３０ｎＳに対して十分に大きな値となっている。このように、規格値を十分に満足し、かつ、実施例１の回路を利用した図４−５に示した場合のように、１データあたりの転送時間を３０ｎＳ増加させる必要がなく、単位辺りのデータ伝送量の低下をおさえることが可能となる。
【００７６】
〈実施例４〉
実施例１の図１−１のバス変換装置３ａの構成の場合には、ＣＬＫ１０のあるクロック同期タイミングにて第１の内部出力制御信号２１を生成し、次のクロック同期タイミングにて第２の内部出力制御信号２２を生成しているため、第１の内部出力制御信号２１の変化点と、第２の内部出力制御信号２２の変化点との間に、同期信号の周波数が３３ＭＨｚのＰＣＩバスの場合、約３０ｎＳの時間差が発生する。この場合、実施例２において、図３−４と図３−５を比較して説明したように、アドレス・データ信号の出力開始時および出力停止時のそれぞれに、約３０ｎｓの時間差が発生するため、１トランザクションあたり計約６０ｎＳの遅延が発生することとなる。
【００７７】
実施例４では、実施例３とは異なる方法で、この遅延時間を低減する方法を提案する。
【００７８】
図５−１は本発明の実施例４のバス変換装置３ｄ中のバス信号制御手段３００ｄの構成例を示す図である。実施例４のバス変換装置３ｄ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｄと、バス信号制御手段３００ｄから構成されているが、バス信号制御手段３００ｄ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図５−１ではバス信号制御手段３００ｄの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、第１の制御信号生成手段１００には第１のＣＬＫ１０が入力され、第２の制御信号生成手段１２０には、第１のＣＬＫ１０よりも周波数の高い第２のＣＬＫ１２が入力されている点である。尚、ＣＬＫ１２は、同期式バスのクロックを元に、バス変換論理回路２００ａ内でＰＬＬ処理などにより生成しても良いし、バス変換装置３ｄの外部で生成したクロックを入力しても良い。
【００７９】
図５−２は図５−１のバス信号制御手段３００ｄのタイミングチャートの例を示す図である。図５−２では、第１の内部出力制御信号２１は、第１のＣＬＫ１０の立ち上がりに同期して変化しており、第２の内部出力制御信号２２は、第１のＣＬＫ１０よりも周波数の高い第２のＣＬＫ１２の立ち上がりに同期して変化している。
【００８０】
このようにすることで、アドレス・データ信号の出力開始時および出力停止時のそれぞれの時間差は３０ｎＳ以下となり、実施例１と比較して、遅延の発生を低減することができ、単位時間あたりのデータ伝送量の低下を防止できる。
【００８１】
また、実施例４のバス変換装置３ｄを構成する図５−１のバス信号制御手段３００ｄに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。このときに、第２の制御信号生成手段１２０のクロックとして、実施例３のように第２のＣＬＫ１２を反転させたものを使用しても良い。
【００８２】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図５−１のバス信号制御手段３００ｄの第１の内部出力制御信号２１、図５−１のバス信号制御手段３００ｄの第２の内部出力制御信号２２、実施例１の図１−１のバス信号制御手段３００ａの第２の内部出力制御信号２２を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【００８３】
〈実施例５〉
実施例４のバス変換装置３ｄの場合のように遅延時間を低減するために、第２の内部出力制御信号２２の生成に、第１のＣＬＫ１０より高い周波数の第２のＣＬＫ１２を利用すると、アドレス・データ信号の出力開始時および出力停止時のそれぞれの時間差は３０ｎＳ以下となるが、その時間差は一定とはならない。そのため、時間差が小さい場合には、同時スイッチングノイズを低減する効果が低下する。
【００８４】
実施例５では、第１の内部出力制御信号２１および第２の内部出力制御信号２２の生成に、逓倍した同期信号を使用する。
【００８５】
図６−１は本発明の実施例５のバス変換装置３ｅ中のバス信号制御手段３００ｅの構成例を示す図である。実施例５のバス変換装置３ｅ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｅと、バス信号制御手段３００ｅから構成されているが、バス信号制御手段３００ｅ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図６−１ではバス信号制御手段３００ｅの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、バス信号制御手段３００ｅ中に逓倍手段であるＰＬＬ回路１７０が追加され、第１の内部出力制御信号２１および第２の内部出力制御信号２２の生成に、同期式バスのクロックであるＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を使用する点である。尚、逓倍手段であるＰＬＬ回路１７０は、必ずしもバス信号制御手段３００ｅの内部に設ける必要はなく、外部に設けられた逓倍手段であるＰＬＬ回路１７０からＣＬＫ１３をバス信号制御手段３００ｅに入力しても良い
。
【００８６】
図６−２は図６−１のバス信号制御手段３００ｅのタイミングチャートの例を示す図である。図６−２では、第２の内部出力制御信号２２は、第１の内部出力制御信号２１が確定した次のＣＬＫ１３の同期タイミングで確定する。このときの第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点との時間差は、ＣＬＫ１０の周波数を逓倍したＣＬＫ１３の周期となり、ＣＬＫ１０の周期よりも短い一定の値となる。
【００８７】
このように、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点との時間差は常に一定となるため、実施例４のように、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点との時間差が小さい場合に、同時スイッチングノイズを低減する効果が低下する恐れがない。また、単位時間あたりのデータ伝送量の低下を防止できる。
【００８８】
また、実施例５のバス変換装置３ｅを構成する図６−１のバス信号制御手段３００ｅに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。このときに、第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を反転させたものを使用しても良い。
【００８９】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図６−１のバス信号制御手段３００ｅの第１の内部出力制御信号２１、図６−１のバス信号制御手段３００ｅの第２の内部出力制御信号２２、実施例１の図１−１のバス信号制御手段３００ａの第２の内部出力制御信号２２を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【００９０】
〈実施例６〉
実施例１の図１−１のバス変換装置３ａでは、４２本のアドレス・データ信号のうち、第１の内部出力制御信号２１に上位２１本を割り当て、第２の内部出力制御信号２２に下位２１本を割り当てた。実施例６では、４２本のアドレス・データ信号のうち、第１の内部出力制御信号２１に全てのデータ信号１６本を、第２の内部出力制御信号２２に全てのアドレス信号２６本を割り当てる。
【００９１】
図７−１は本発明の実施例６のバス変換装置３ｆ中のバス信号制御手段３００ｆの構成例を示す図である。実施例６のバス変換装置３ｆ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｆと、バス信号制御手段３００ｆから構成されているが、バス信号制御手段３００ｆ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図７−１ではバス信号制御手段３００ｆの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、アドレス・データ信号のうち、第１の内部出力制御信号２１に全てのデータ信号１６本を、第２の内部出力制御信号２２に全てのアドレス信号２６本を割り当てた点である。
【００９２】
図７−２は図７−１のバス信号制御手段３００ｆのタイミングチャートの例を示す図である。図７−２では、アドレス信号とデータ信号が同時に遷移することがないため、同時スイッチングノイズを低減することが可能となる。
【００９３】
また、実施例６のバス変換装置３ｆを構成する図７−１のバス信号制御手段３００ｆに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。このときに、第１の制御信号生成手段１００及び第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を使用してもよく、第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を反転させたものやＣＬＫ１０を反転させたものを使用しても良い。
【００９４】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図７−１のバス信号制御手段３００ｆの第１の内部出力制御信号２１、図７−１のバス信号制御手段３００ｆの第２の内部出力制御信号２２、図４−１のバス信号制御手段３００ｃの第２の内部出力制御信号２２又は図５−１のバス信号制御手段３００ｄの第２の内部出力制御信号２２又は図６−１のバス信号制御手段３００ｅの第２の内部出力制御信号２２のうちの何れか一つの信号を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【００９５】
〈実施例７〉
実施例６のバス変換装置３ｆにおいて、アドレス信号もしくはデータ信号が連続して配置される場合、アドレス信号もしくはデータ信号が遷移するときに、アドレス信号もしくはデータ信号の付近で局所的に同時スイッチングノイズが発生する。ここで、局所的に発生する同時スイッチングノイズとは、基板上のノイズ密度が高い部分の同時スイッチングノイズをいう。すなわち、バス変換装置が基板上に実装された場合に、アドレス信号もしくはデータ信号が、基板上に連続して配置される場合には、基板の単位面積中において、同時にスイッチングする信号の数が多くなるため、ノイズ密度が高くなる。このような場合は、ノイズ密度が高い部分の同時スイッチングノイズが問題となり（大きなノイズ源となるため）、このようなノイズを局所的に発生する同時スイッチングノイズという。
【００９６】
実施例７では、アドレス・データ信号のうち、第１の内部出力制御信号２１にアドレス・データ信号の奇数端子を、第２の内部出力制御信号２２にアドレス・データ信号の偶数端子を割り当てる。
【００９７】
図８−１は本発明の実施例７のバス変換装置３ｇ中のバス信号制御手段３００ｇの構成例を示す図である。実施例７のバス変換装置３ｇ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｇと、バス信号制御手段３００ｇから構成されているが、バス信号制御手段３００ｇ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図８−１ではバス信号制御手段３００ｇの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、アドレス・データ信号のうち、第１の内部出力制御信号２１にアドレス・データ信号の奇数端子ＡＤＲ［ＯＤＤ］、ＤＡＴ［ＯＤＤ］を、第２の内部出力制御信号２２にアドレス・データ信号の偶数端子ＡＤＲ［ＥＶＥＮ］、ＤＡＴ［ＥＶＥＮ］を割り当てた点である。
【００９８】
図８−２は図８−１のバス信号制御手段３００ｇのタイミングチャートの例を示す図である。図８−２では、全てのアドレス信号もしくは全てのデータ信号が同時に遷移することがないため、アドレス信号もしくはデータ信号が連続して配置される場合に、局所的な同時スイッチングノイズの発生を防止することが可能となる。
【００９９】
また、実施例７のバス変換装置３ｇを構成する図８−１のバス信号制御手段３００ｇに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。このときに、第１の制御信号生成手段１００及び第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を使用してもよく、第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を反転させたものやＣＬＫ１０を反転させたものを使用しても良い。
【０１００】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図８−１のバス信号制御手段３００ｇの第１の内部出力制御信号２１、図８−１のバス信号制御手段３００ｇの第２の内部出力制御信号２２、図４−１のバス信号制御手段３００ｃの第２の内部出力制御信号２２又は図５−１のバス信号制御手段３００ｄの第２の内部出力制御信号２２又は図６−１のバス信号制御手段３００ｅの第２の内部出力制御信号２２のうちの何れか一つの信号を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【０１０１】
〈実施例８〉
実施例６のバス変換装置３ｆにおいて、アドレス信号もしくはデータ信号が連続して配置される場合、バス信号が遷移するときに、アドレス信号もしくはデータ信号の付近で局所的に同時スイッチングノイズが発生する。また、実施例７のバス変換装置３ｇにおいて、アドレス信号もしくはデータ信号の奇数端子もしくは偶数端子が連続して配置される場合、アドレス・データ信号が遷移するときに、連続して配置された信号付近で局所的に同時スイッチングノイズが発生する。
【０１０２】
実施例８では、アドレス・データ信号のうち、第１の内部出力制御信号２１に非同期式バス信号もしくはコネクタ端子の奇数端子を、第２の内部出力制御信号２２に非同期式バス信号もしくはコネクタ端子の偶数端子を割り当てる。
【０１０３】
図９−３はＰＣカードスロットの端子配置の例を示す図である。ここでは、一例として、図９−３のＰＣカードスロットの端子がその端子順に配置され、第１の内部出力制御信号２１に図９−３の奇数端子を、第２の内部出力制御信号２２に図９−３の偶数端子を割り当てたとする。
【０１０４】
図９−１は本発明の実施例８のバス変換装置３ｈ中のバス信号制御手段３００ｈの構成例を示す図である。実施例８のバス変換装置３ｈ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｈと、バス信号制御手段３００ｈから構成されているが、バス信号制御手段３００ｈ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図９−１ではバス信号制御手段３００ｈの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分はアドレス・データ信号のうち、第１の内部出力制御信号２１に非同期式バス信号もしくはコネクタ端子の奇数端子（図９−３の奇数端子）図９−３［ＯＤＤ］を、第２の内部出力制御信号２２に非同期式バス信号もしくはコネクタ端子の偶数端子（図９−３の偶数端子）図９−３［ＥＶＥＮ］を割り当てた点である。
【０１０５】
図９−２は図９−１のバス信号制御手段３００ｈのタイミングチャートの例を示す図である。図９−２では、図９−３の端子１９から端子２９で１１個のアドレス信号が連続して配置されているような、アドレス信号もしくはデータ信号が連続して配置される場合に発生する局所的な同時スイッチングノイズを防止することが可能となる。更に、図９−３の端子２９から端子３０で２つの偶数端子が連続して配置されているような、アドレス信号もしくはデータ信号の奇数端子もしくは偶数端子が連続して配置される場合に発生する局所的な同時スイッチングノイズを防止することが可能となる。
【０１０６】
また、実施例８のバス変換装置３ｈを構成する図９−１のバス信号制御手段３００ｈに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。このときに、第１の制御信号生成手段１００及び第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を使用してもよく、第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を反転させたものやＣＬＫ１０を反転させたものを使用しても良い。
【０１０７】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図９−１のバス信号制御手段３００ｈの第１の内部出力制御信号２１、図９−１のバス信号制御手段３００ｈの第２の内部出力制御信号２２、図４−１のバス信号制御手段３００ｃの第２の内部出力制御信号２２又は図５−１のバス信号制御手段３００ｄの第２の内部出力制御信号２２又は図６−１のバス信号制御手段３００ｅの第２の内部出力制御信号２２のうちの何れか一つの信号を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【０１０８】
〈実施例９〉
ＰＣカードのコネクタでの端子の配列は、２段式になっており、上段に端子１−３４が、下段に端子３５−６８が割り当てられている。このとき、基板上の配線の配列は、端子１、３５、２、３６、・・・３３、６７、３４、６８というように、交互に配置されることになる。すなわち、端子１−３４は基板上に配列された序列の奇数番目の信号となり、端子３５−６８は基板上に配列された序列の偶数番目の信号となる。
【０１０９】
この場合、実施例６において、アドレス信号もしくはデータ信号が連続して配置される場合、アドレス信号もしくはデータ信号が遷移するときに、アドレス信号もしくはデータ信号の付近で局所的に同時スイッチングノイズが発生する。また、実施例７において、アドレス信号もしくはデータ信号の奇数端子もしくは偶数端子が連続して配置される場合、アドレス信号もしくはデータ信号が遷移するときに、連続して配置された信号付近で局所的に同時スイッチングノイズが発生する。更に、実施例８において、非同期式バス信号もしくはコネクタ端子の奇数端子もしくは偶数端子が連続して配置される場合、アドレス信号もしくはデータ信号が遷移するときに、連続して配置された信号付近で局所的に同時スイッチングノイズが発生する。
【０１１０】
実施例９では、アドレス・データ信号のうち、第１の内部出力制御信号２１に基板上に配列された序列の奇数番目の信号を、第２の内部出力制御信号２２に基板上に配列された序列の偶数番目の信号を割り当てる。一例として、図９−３のＰＣカードスロットの端子がその端子順に配置され、図１０−１のように第１の内部出力制御信号２１に図９−３の端子１から端子３４を、第２の内部出力制御信号２２に図９−３の端子３５から端子６８を割り当てたとする。
【０１１１】
図１０−１は本発明の実施例９のバス変換装置３ｉ中のバス信号制御手段３００ｉの構成例を示す図である。実施例９のバス変換装置３ｉ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｉと、バス信号制御手段３００ｉから構成されているが、バス信号制御手段３００ｉ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図１０−１ではバス信号制御手段３００ｉの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分はアドレス・データ信号のうち、第１の内部出力制御信号２１に基板上に配列された序列の奇数番目の信号・図９−３［３４：１］を、第２の内部出力制御信号２２に基板上に配列された序列の偶数番目の信号・図９−３［６８：３５］を割り当てた点である。
【０１１２】
図１０−２は図１０−１のバス信号制御手段３００ｉのタイミングチャートの例を示す図である。図１０−２では、図９−３の端子３から端子６および端子３７から端子４０で８個のデータ信号、および端子１９から端子２３および端子５３から端子５６で１１個のアドレス信号が連続して配置されているような、アドレス信号もしくはデータ信号が連続して配置される場合の局所的な同時スイッチングノイズを防止することが可能となる。また、図９−３の端子４と端子３７で２つの奇数端子が、端子１９と端子５３で２つの偶数端子が連続して配置されているような、アドレス信号もしくはデータ信号の奇数端子もしくは偶数端子が連続して配置される場合の局所的な同時スイッチングノイズを防止することが可能となる。更に、図９−３の端子３と端子３７で２つのコネクタ配列の奇数端子が、端子２０と端子５５で２つのコネクタ端子の偶数端子が連続して配置されているような、コネクタ配列の奇数端子もしくは偶数端子が連続して配置される場合の局所的な同時スイッチングノイズを防止することが可能となる。
【０１１３】
尚、実施例９では、信号配線の配列順を利用したが、その他に、データ伝送に利用される電子部品の端子および信号の配列、コネクタ端子の配列、バス信号の配列などを利用してもよい。
【０１１４】
また、実施例９のバス変換装置３ｉを構成する図１０−１のバス信号制御手段３００ｉに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。このときに、第１の制御信号生成手段１００及び第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を使用してもよく、第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を反転させたものやＣＬＫ１０を反転させたものを使用しても良い。
【０１１５】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図１０−１のバス信号制御手段３００ｉの第１の内部出力制御信号２１、図１０−１のバス信号制御手段３００ｉの第２の内部出力制御信号２２、図４−１のバス信号制御手段３００ｃの第２の内部出力制御信号２２又は図５−１のバス信号制御手段３００ｄの第２の内部出力制御信号２２又は図６−１のバス信号制御手段３００ｅの第２の内部出力制御信号２２のうちの何れか一つの信号を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【０１１６】
〈実施例１０〉
実施例１で示したように、同時スイッチングノイズが非同期バスの制御信号（例えば、外部出力制御信号であるＷＥ＃などの信号）に伝播するとシステムの誤動作が発生する。そのため、実施例１０では、バス変換装置が実装された半導体装置において、アドレス・データ信号のうち、基板上の配線パターンとして、制御信号に隣接する信号もしくはその近傍の信号を、第２の内部出力制御信号２２に割り当てることによって、同時スイッチングノイズの制御信号への伝播を防止する。
【０１１７】
一例として、ＰＣカードのＷＥ＃への同時スイッチングノイズ伝播の防止を挙げる。実施例１の図２−１、図２−２で示したように従来のバス変換装置３ｚでは、外部出力制御信号３０であるＷＥ＃に同時スイッチングノイズが伝播した場合、システムの誤動作が発生する可能性がある。実施例１０では、基板上の配線パターンとして制御系の信号であるＷＥ＃に隣接もしくはその近傍に配置される信号を第２の内部出力制御信号２２に割り当てることによって、それら信号の遷移による同時スイッチングノイズに対するシールド効果を働かせる。
【０１１８】
例えば、実施例９において、図９−３の信号は、端子１、３５、２、３６、・・・３３、６７、３４、６８というように、基板上に交互に配置されることになるので、図９−３のＰＣカードスロットの端子１５に割り当てられたＷＥ＃信号は、基板上では、端子４８のＡ１９および端子４９のＡ２０の間に隣接して配置される（ＷＥ＃信号が、Ａ１９とＡ２０に隣接することを、ＷＥ＃：端子ｎ、Ａ１９：端子ｎ−１、Ａ２０：端子ｎ＋１と表す）。図２−１、図２−２で示したように従来のバス変換装置３ｚでは、Ａ１９およびＡ２０を含むすべてのバス信号が同時に遷移するため、Ａ１９およびＡ２０の同時スイッチングノイズを含んだノイズ成分がＷＥ＃信号に伝播する。
【０１１９】
図１１−１は本発明の実施例１０のバス変換装置３ｊ中のバス信号制御手段３００ｊの構成例を示す図である。実施例１０のバス変換装置３ｊ（図示せず）は、図１−１のバス変換装置３ａの場合と同様に、同期式バス２と非同期バス４に接続されており、同期式バス２の信号を非同期バス４の信号に変換する装置であり、バス変換論理回路２００ｊと、バス信号制御手段３００ｊから構成されているが、バス信号制御手段３００ｊ以外の構成は、図１−１のバス変換装置３ａと同一であるため、図１１−１ではバス信号制御手段３００ｊの部分のみを図示している。同図中、図１−１と同一部品については、同一符号を付し、その説明は省略する。図１−１と異なる部分は、ＷＥ＃を端子ｎとした場合に、基板上で端子ｎに隣接する端子ｎ−１となるＡ１９及び基板上で端子ｎに隣接する端子ｎ＋１となるＡ２０の２本のみ（Ｂｕｓ［ｎ−１、ｎ＋１］）を第１の内部出力制御信号２１に割り当て、その他の信号（Ｂｕｓ［Ｏｔｈｅｒｓ］）を第２の内部出力制御信号２２に割り当てた点である。
【０１２０】
図１１−２は図１１−１のバス信号制御手段３００ｊのタイミングチャートの例を示す図である。
【０１２１】
図１１−２のように、Ａ１９およびＡ２０以外のバス信号が遷移したとき、それらのバス信号の遷移前もしくは遷移後にＡ１９およびＡ２０は遷移するため、同時スイッチングノイズはＡ１９およびＡ２０に伝播し、Ａ１９およびＡ２０へのスイッチングノイズとなる。このとき、Ａ１９およびＡ２０へのスイッチングノイズはさらにＷＥ＃に伝播するが、Ａ１９およびＡ２０に伝播した時点でノイズレベルが減衰し、ＷＥ＃へノイズの影響が低減される。更に、図２−１の従来のバス変換装置３ｚでは、最も近いノイズ源はＡ１９およびＡ２０であったが、実施例１０のバス変換装置３ｊではＡ１９およびＡ２０はノイズ源ではなく、ノイズ源は基板上でＡ１９の次にＷＥ＃に近いＡ１４と、基板上でＡ２０の次にＷＥ＃に近いＡ２１になるため、ノイズ源の距離は倍もしくはそれ以上となり、ノイズは距離の２乗に反比例するため、ＷＥ＃への同時スイッチングノイズの影響は低減される。
【０１２２】
また、ＷＥ＃に基板上で隣接したＡ１９およびＡ２０に加え、それらの近傍のＡ１４およびＡ２１も第２の内部出力制御信号２２に割り当ててもよい。
【０１２３】
尚、従来技術では重要な信号をスイッチングノイズから保護する場合、重要な信号の配線パターンの両サイドに（スイッチングしない）ＧＮＤや電源などを這わせる。しかし、この方法では、ＧＮＤもしくは電源を配線する分だけボード上の配置面積が増加する欠点がある。実施例１０では、重要な信号のパターンの両サイドだけに時間差で遷移するアドレス・データ信号を配置する。これにより、上述のように、ＷＥ＃などへの同時スイッチングノイズの影響は低減されるが、重要な信号の配線パターンの両サイドに（スイッチングしない）ＧＮＤや電源などを這わる場合のように、ＧＮＤもしくは電源を配線する分だけボード上の配置面積が増加するという欠点はない。
【０１２４】
また、実施例１０のバス変換装置３ｊを構成する図１１−１のバス信号制御手段３００ｊに選択器１４０を追加し、実施例２において、図１−１のバス変換装置３ａ中のバス信号制御手段３００ａに、選択器１４０を追加し、図３−１のバス変換装置３ｂ中のバス信号制御手段３００ｂを構成したのと同様の方法で、アドレス・データ信号出力の時間差の有無を選択できるようにしてもよい。このときに、第１の制御信号生成手段１００及び第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を使用してもよく、第２の制御信号生成手段１２０のクロックとして、ＣＬＫ１０の周波数をＰＬＬ回路１７０で逓倍したＣＬＫ１３を反転させたものやＣＬＫ１０を反転させたものを使用しても良い。
【０１２５】
また、選択器１４０として、３入力の選択器を用意し、３つの入力端子のそれぞれに、図１１−１のバス信号制御手段３００ｊの第１の内部出力制御信号２１、図１１−１のバス信号制御手段３００ｊの第２の内部出力制御信号２２、図４−１のバス信号制御手段３００ｃの第２の内部出力制御信号２２又は図５−１のバス信号制御手段３００ｄの第２の内部出力制御信号２２又は図６−１のバス信号制御手段３００ｅの第２の内部出力制御信号２２のうちの何れか一つの信号を入力し、アドレス・データ信号出力の時間差の有無および時間差の大小を選択できるようにしてもよい。尚、この場合、例えば、２本の選択信号を用いてアドレス・データ信号出力の時間差の有無および時間差の大小を選択すればよい。
【０１２６】
〈実施例１１〉
図１２−１は図２−１の従来のバス変換装置３ｚのタイミングチャートの例を示す図である。基板上に、バス変換装置３ｚが実装された半導体装置において、基板上の隣接する配線パターンに割り当てられた、アドレス・データ信号（第１の外部出力信号及び第２の外部出力信号と呼ぶ）が同時に同様の遷移をした場合について考えると、例えば、図２−１の従来のバス変換装置３ｚの場合には、図１２−１のように、隣接する信号（第１の外部出力信号及び第２の外部出力信号）の電圧の差動成分（第１の外部出力信号−第２の外部出力信号）は一定となり、周波数成分を含む電位差が発生しない。もし、第１の外部出力信号と第２の外部出力信号との間に寄生容量が存在していても、ノイズ成分が寄生容量に吸収されることはない。そのため、信号で発生したスイッチングノイズの伝播は、隣接する信号にて留まらず、それを超えて伝播することになる。
【０１２７】
図１２−２は図１−１のバス変換装置３ａのタイミングチャートの例を示す図である。例えば、実施例１の図１−１の本発明のバス変換装置３ａの場合には、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点に時間差がある。このとき、基板上の隣接する配線パターンに割り当てられたアドレス・データ信号である第１の外部出力信号と第２の外部出力信号が、それぞれ、第１の内部出力制御信号２１と、第２の内部出力制御信号２２に割り当てられ、これらのアドレス・データ信号（第１の外部出力信号と第２の外部出力信号）が、図１２−２のようにＨからＬに遷移した場合、隣接する信号の電圧の差動成分（第１の外部出力信号−第２の外部出力信号）は一定とはならず、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点の時間差を周期とする周波数成分を含む電位差が発生する。
【０１２８】
ここで、基板上の隣接する配線パターンに割り当てられたアドレス・データ信号である第１の外部出力信号と第２の外部出力信号の、それぞれの配線パターン間に存在する寄生容量の値を、あらかじめ、第１の内部出力制御信号２１の変化点と第２の内部出力制御信号２２の変化点の時間差を周期とする周波数成分のノイズを吸収させるのに最適な寄生容量値に設定しておけば、ノイズを相互の配線パターンに吸収させることが可能となる。
【０１２９】
図１２−２の例では、まず第１の内部出力制御信号２１によって制御された第１の外部出力信号が遷移する。このとき、第１の外部出力信号と第２の外部出力信号との間に、第１の外部出力信号の遷移に基づいた周波数成分を含む電位差が発生する。このとき、第１の外部出力信号と第２の外部出力信号の配線パターン間に存在する寄生容量により、対応する周波数成分のノイズは第２の外部出力信号に伝播され吸収される。すなわち、その周波数成分はそれ以外の信号等には伝播せず、ノイズの影響を低減することが可能となる。
【０１３０】
その後、第２の内部出力制御信号２２によって制御された第２の外部出力信号が遷移した場合も同様に、第１の外部出力信号と第２の外部出力信号の配線パターン間に存在する寄生容量により、対応する周波数成分のノイズが第１の外部出力信号に伝播され吸収される。
【０１３１】
また、すべての隣接するバス信号の配線パターン間の寄生容量値を、第１の内部出力制御信号２１と第２の内部出力制御信号２２の時間差を周期とする周波数成分のノイズを吸収させるのに最適な寄生容量値に設定することによって、それらの総和のノイズ量の同時スイッチングノイズを低減することが可能となる。
【０１３２】
ここで、第１の内部出力制御信号２１と第２の内部出力制御信号２２の時間差を周期とするノイズの周波数成分をｆ、周波数成分ｆのノイズを吸収するのに最適化した寄生容量値をＣ、配線パターンのインダクタンスをＬとすると、ｆ＝１／（２π√ＬＣ）が成立し、これを変形するとＣ＝１／（４π２ｆ２Ｌ）となる。すなわち、隣接する配線パターン間に存在する寄生容量の値をＣ＝１／（４π２ｆ２Ｌ）もしくは、その近似値に設定しておけば、周波数成分ｆのノイズを吸収することができる。
【０１３３】
また、隣接する配線パターン間に存在する寄生容量値は、（寄生容量値）＝（配線パターンの厚み）×（配線パターン長）／（隣接する配線パターン間の距離の２乗）となるが、一般に、配線パターンの厚みと配線パターン長は、半導体装置の設計上の制約により、設計自由度が小さい。従って、主に隣接する配線パターン間の距離を調整することにより、寄生容量値を所望の値に設定すればよい。
【０１３４】
このように、第１の内部出力制御信号２１と第２の内部出力制御信号２２の時間差を周期とする周波数成分を含む電位差を発生させ、更に、隣接するバス信号の配線パターン間に、その周波数成分のノイズを吸収可能な容量をもつ寄生容量を存在させることによって、その寄生容量に対応する周波数成分のノイズを吸収させることが可能となる。その結果、その周波数成分のノイズがその他のバス信号へ伝播することを防止することができ、それぞれの信号におけるスイッチングノイズおよびバス信号全体における同時スイッチングノイズを低減することが可能となる。
【０１３５】
尚、寄生容量値は、第１の内部出力制御信号２１と第２の内部出力制御信号２２の時間差を周期とする周波数成分のノイズを吸収するのに最適化した寄生容量値とするほかに、バス信号の遷移時のアンダーシュートやオーバーシュートの周波数成分を吸収するのに最適化した寄生容量値としてもよく、また、バス信号の立ち上がり、立ち下がり時間に基づく周波数成分のノイズを吸収するのに最適化した寄生容量値としてもよい。
【０１３６】
また、本実施１１では、隣接する信号のうち、一方の信号しか遷移しない場合でも、クロストークノイズ（隣り合う信号に伝播するノイズ）による誤動作（信号を予期しない状態へ遷移させること）は発生しないことを前提としている。すなわち、隣接する信号を予期しない状態へ遷移させない程度のクロストークノイズを、故意に発生させ、それを隣接する配線パターンに相互に吸収させることによって、他の信号へのノイズの伝播を防止している。
【０１３７】
以上、実施例１乃至実施例１１に示したように、本発明によれば、各信号に時間差を発生させるためのバッファを配置しない方法で、かつ、バッファの電気的特性を変更しない方法で、同時スイッチングノイズを低減できるバス変換装置及びバス変換装置が実装された半導体装置を提供すること、及び、バス変換装置及びバス変換装置が実装された半導体装置の同時スイッチングノイズ低減方法を提供することができる。
【０１３８】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【０１３９】
例えば、本発明の各実施例では、同期式バスであるＰＣＩバスから非同期式バスである１６ビットＰＣカードへ変換する場合などを例にとって説明をしている部分があるが、同期式バスから非同期式バスへの変換であれば、本発明は、これらのバスに限定されることなく適用することができる。
【０１４０】
また、本発明の各実施例では、タイミングの異なる２つの内部出力制御信号を生成し、それらにアドレス・データ信号を含むバス信号を割り当てることにより、同時スイッチングノイズを低減する例について説明したが、タイミングの異なる３つ以上の内部出力制御信号を生成し、それらにアドレス・データ信号を含むバス信号を割り当てることにより、同時スイッチングノイズを低減するようにしても構わない。
【０１４１】
また、本発明の各実施例では、例えば「１．４Ｖ」などの具体的な数値を用いて説明をしている部分があるが、理解を容易にするためのものであり、本発明は、各実施例に示した数値に限定されることなく適用することができる。
【図面の簡単な説明】
【０１４２】
【図１−１】本発明のバス信号時間差出力機能付き同期−非同期バス変換装置３ａの構成例を示す図である。
【図１−２】図１−１の本発明のバス変換装置３ａのタイミングチャートの例を示す図である。
【図２−１】従来のバス変換装置３ｚの構成例を示す図である。
【図２−２】図２−１の従来のバス変換装置３ｚのタイミングチャートの例を示す図である。
【図２−３】図１−１のバス変換装置３ａにおけるノイズ低減の様子を説明するタイミングチャートの例を示す図である。
【図３−１】本発明の実施例２のバス変換装置３ｂ中のバス信号制御手段３００ｂの構成例を示す図である。
【図３−２】図３−１のバス信号制御手段３００ｂにおいて、選択器１４０から第２の内部出力制御信号２２が出力されている場合のタイミングチャートの例を示す図である。
【図３−３】図３−１のバス信号制御手段３００ｂにおいて、選択器１４０から第１の内部出力制御信号２１が出力されている場合のタイミングチャートの例を示す図である。
【図３−４】実施例１の図１−１のバス変換装置３ａでデータ伝送を行う場合のタイミングチャートの例を示す図である。
【図３−５】図２−１の従来のバス変換装置３ｚでデータ伝送を行う場合のタイミングチャートの例を示す図である。
【図３−６】アドレス・データ信号の遷移の遅延発生を防止するバス変換装置３ｂ'中のバス信号制御手段３００ｂ'の構成例を示す図である。
【図４−１】本発明の実施例３のバス変換装置３ｃ中のバス信号制御手段３００ｃの構成例を示す図である。
【図４−２】図４−１のバス信号制御手段３００ｃのタイミングチャートの例を示す図である。
【図４−３】図２−１の従来のバス変換装置３ｚを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャートの例を示す図である。
【図４−４】図１−１のバス変換装置３ａを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャートの例を示す図である。
【図４−５】図１−１のバス変換装置３ａを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャート（セットアップ時間延長）の例を示す図である。
【図４−６】実施例３のバス変換装置３ｃを使用した場合のＰＣＩバス−ＸＤカードバスのバス変換のタイミングチャートの例を示す図である。
【図５−１】本発明の実施例４のバス変換装置３ｄ中のバス信号制御手段３００ｄの構成例を示す図である。
【図５−２】図５−１のバス信号制御手段３００ｄのタイミングチャートの例を示す図である。
【図６−１】本発明の実施例５のバス変換装置３ｅ中のバス信号制御手段３００ｅの構成例を示す図である。
【図６−２】図６−１のバス信号制御手段３００ｅのタイミングチャートの例を示す図である。
【図７−１】本発明の実施例６のバス変換装置３ｆ中のバス信号制御手段３００ｆの構成例を示す図である。
【図７−２】図７−１のバス信号制御手段３００ｆのタイミングチャートの例を示す図である。
【図８−１】本発明の実施例７のバス変換装置３ｇ中のバス信号制御手段３００ｇの構成例を示す図である。
【図８−２】図８−１のバス信号制御手段３００ｇのタイミングチャートの例を示す図である。
【図９−１】本発明の実施例８のバス変換装置３ｈ中のバス信号制御手段３００ｈの構成例を示す図である。
【図９−２】図９−１のバス信号制御手段３００ｈのタイミングチャートの例を示す図である。
【図９−３】ＰＣカードスロットの端子配置の例を示す図である。
【図１０−１】本発明の実施例９のバス変換装置３ｉ中のバス信号制御手段３００ｉの構成例を示す図である。
【図１０−２】図１０−１のバス信号制御手段３００ｉのタイミングチャートの例を示す図である。
【図１１−１】本発明の実施例１０のバス変換装置３ｊ中のバス信号制御手段３００ｊの構成例を示す図である。
【図１１−２】図１１−１のバス信号制御手段３００ｊのタイミングチャートの例を示す図である。
【図１２−１】図２−１のバス変換装置のタイミングチャートの例を示す図である。
【図１２−２】図１−１のバス変換装置のタイミングチャートの例を示す図である。
【符号の説明】
【０１４３】
１  ホスト
２  同期式バス
３ａ  バス変換装置
３ｚ  バス変換装置
４  非同期式バス
１０  ＣＬＫ
１１  反転されたＣＬＫ
１２  第２のＣＬＫ
１３  逓倍されたＣＬＫ
２０  内部出力制御信号
２１  第１の内部出力制御信号
２２  第２の内部出力制御信号
３０  外部出力制御信号
４０  選択信号
１００  第１の制御信号生成手段
１１０  第１の出力手段
１２０  第２の制御信号生成手段
１３０  第２の出力手段
１４０  選択器
１５０  選択器
１６０  インバータ
１７０  ＰＬＬ回路
１９０  外部制御信号生成手段
２００ａ  バス変換論理回路
２００ｚ  バス変換論理回路
３００ａ〜３００ｊ、３００ｚ  バス信号制御手段
ＡＤＲ  アドレス信号
ＤＡＴ  データ信号
ＷＥ＃  外部出力制御信号
ＷＥ−  外部出力制御信号
Ｂｕｓ  バス信号
【図１−１】
0005030698.tif 000002
【図１−２】
0005030698.tif 000003
【図２−１】
0005030698.tif 000004
【図２−２】
0005030698.tif 000005
【図２−３】
0005030698.tif 000006
【図３−１】
0005030698.tif 000007
【図３−２】
0005030698.tif 000008
【図３−３】
0005030698.tif 000009
【図３−４】
0005030698.tif 000010
【図３−５】
0005030698.tif 000011
【図３−６】
0005030698.tif 000012
【図４−１】
0005030698.tif 000013
【図４−２】
0005030698.tif 000014
【図４−３】
0005030698.tif 000015
【図４−４】
0005030698.tif 000016
【図４−５】
0005030698.tif 000017
【図４−６】
0005030698.tif 000018
【図５−１】
0005030698.tif 000019
【図５−２】
0005030698.tif 000020
【図６−１】
0005030698.tif 000021
【図６−２】
0005030698.tif 000022
【図７−１】
0005030698.tif 000023
【図７−２】
0005030698.tif 000024
【図８−１】
0005030698.tif 000025
【図８−２】
0005030698.tif 000026
【図９−１】
0005030698.tif 000027
【図９−２】
0005030698.tif 000028
【図９−３】
0005030698.tif 000029
【図１０−１】
0005030698.tif 000030
【図１０−２】
0005030698.tif 000031
【図１１−１】
0005030698.tif 000032
【図１１−２】
0005030698.tif 000033
【図１２−１】
0005030698.tif 000034
【図１２−２】
0005030698.tif 000035