(57)【特許請求の範囲】
【請求項１】
単一のビット線と、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第一のインバータと、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第二のインバータと、帰還回路制御信号によって導通又は非導通にされる帰還制御トランジスタと、書き込み制御信号によって導通又は非導通にされる書き込み制御トランジスタと、読み出し制御信号によって導通又は非導通にされる読み出し制御トランジスタと、前記すべての制御信号を出力する制御回路を有し、
第一および第二のインバータは電源供給線および電源帰還線に接続し、第一のインバータの出力ノードは第二のインバータの入力ノードに接続し、第二のインバータの出力ノードと第一のインバータの入力ノード間は帰還制御トランジスタで接続し、第一のインバータの入力ノードと前記単一のビット線間は書き込み制御トランジスタで接続し、第二のインバータの出力ノードと前記単一のビット線間は読み出し制御トランジスタで接続し、
前記第一のインバータの出力ノードと前記第二のインバータの入力ノードを接続すると共に前記第二のインバータの出力ノードと前記第一のインバータの入力ノードの間を帰還制御トランジスタで接続して正帰還回路を構成したことを特徴とするＳＲＡＭセル回路。
【請求項２】
前記制御回路は、前記書き込み制御トランジスタおよび前記読み出し制御トランジスタにそれぞれを非導通状態とする制御信号をそれぞれ出力し、前記帰還制御トランジスタに該帰還制御トランジスタを導通状態とする制御信号を出力し、前記ＳＲＡＭ回路を保持状態にするようにしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項３】
前記制御回路は、前記書き込み制御トランジスタにこれを導通状態とする書き込み制御信号を出力しているときに、前記帰還制御トランジスタにこれを非導通とする制御信号を出力し、前記読み出し制御トランジスタにこれを非導通とする制御信号を出力し、前記ＳＲＡＭ回路を書き込み状態にするようにしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項４】
前記制御回路は、前記読み出し制御トランジスタにこれを導通状態とする読み出し制御信号を出力しているときに、前記帰還制御トランジスタにこれを非導通とする制御信号を出力し、前記書き込み制御トランジスタにこれを非導通とする制御信号を出力し、前記ＳＲＡＭ回路を読み出し状態にするようにしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項５】
前記制御回路は、前記書き込み制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にするように前記書き込み制御信号と前記帰還回路制御信号の出力の時間差を調整し、前記書き込み制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にするように前記書き込み制御信号と前記帰還回路制御信号の出力の時間差を調整するようにしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項６】
前記制御回路は、前記読み出し制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にするように前記読み出し制御信号と前記帰還回路制御信号の出力の時間差を調整し、前記読み出し制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にするように前記読み出し制御信号と前記帰還回路制御信号の出力の時間差を調整したことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項７】
前記制御回路は、前記書き込み制御トランジスタおよび前記読み出し制御トランジスタをそれぞれｎ形の電界効果トランジスタとし、前記書き込み制御信号および前記読み出し制御信号のハイレベルをそれぞれ電源供給線の電位よりも少なくとも前記書き込み制御トランジスタおよび前記読み出し制御トランジスタのしきい値電圧だけ高くしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項８】
前記制御回路は、前記書き込み制御トランジスタおよび前記読み出し制御トランジスタをそれぞれｐ形の電界効果トランジスタとし、前記書き込み制御信号および前記読み出し制御信号のローレベルをそれぞれ電源帰還線の電位よりも少なくとも前記書き込み制御トランジスタおよび前記読み出し制御トランジスタのしきい値電圧の絶対値だけ低くなるようにしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項９】
前記帰還制御トランジスタをｐ形の絶縁ゲート電界効果トランジスタとしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項１０】
前記帰還制御トランジスタをｐ形の電界効果トランジスタとし、前記制御回路は、前記帰還制御信号のローレベルを電源帰還線の電位よりも少なくとも前記帰還制御トランジスタのしきい値電圧の絶対値だけ低くしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項１１】
前記帰還制御トランジスタをｎ形の電界効果トランジスタとし、前記制御回路は、前記帰還制御信号のハイレベルを電源供給線の電位よりも少なくとも前記帰還制御トランジスタのしきい値電圧だけ高くしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項１２】
前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび前期帰還制御トランジスタをそれぞれｎ形の電界効果トランジスタとし、前記書き込み制御信号、前記読み出し制御信号および帰還制御信号のハイレベルよりも電源供給線の電位を少なくとも前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび帰還制御トランジスタのしきい値電圧低くなるようにしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項１３】
前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび前期帰還制御トランジスタをそれぞれｐ形の電界効果トランジスタとし、前記書き込み制御信号、前記読み出し制御信号および帰還制御信号のローレベルよりも電源供給線の電位を少なくとも前記書き込み制御トランジスタ、前記読み出し制御トランジスタおよび帰還制御トランジスタのしきい値電圧の絶対値よりも高くなるようにしたことを特徴とする請求項１記載のＳＲＡＭセル回路。
【請求項１４】
請求項１０記載のＳＲＡＭセル回路の駆動方法であって、前記帰還制御トランジスタを非導通状態として前記正帰還回路を切断した後、前記書き込み制御トランジスタ又は前記読み出し制御トランジスタのいずれかを導通状態として、書き込み状態又は読み込み状態とすることを特徴とするＳＲＡＭセル回路の駆動方法。
【請求項１５】
前記書き込み制御トランジスタおよび前記読み出し制御トランジスタそれぞれを非導通状態とし、前記帰還制御トランジスタを導通状態とし、前記ＳＲＡＭ回路を保持状態にすることを特徴とする請求項１４記載のＳＲＡＭセル回路の駆動方法。
【請求項１６】
前記書き込み制御トランジスタを導通状態としているときに、前記帰還制御トランジスタを非導通とし、前記読み出し制御トランジスタを非導通とし、前記ＳＲＡＭ回路を書き込み状態にすることを特徴とする請求項１４記載のＳＲＡＭセル回路の駆動方法。
【請求項１７】
前記読み出し制御トランジスタを導通状態としているときに、前記該帰還制御トランジスタを非導通とし、前記書き込み制御トランジスタを非導通とし、前記ＳＲＡＭ回路を読み出し状態にすることを特徴とする請求項１４記載のＳＲＡＭセル回路の駆動方法。
【請求項１８】
前記書き込み制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にし、前記書き込み制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にすることを特徴とする請求項１４記載のＳＲＡＭセル回路の駆動方法。
【請求項１９】
前記制御回路は、前記読み出し制御トランジスタが導通状態になる前に前記帰還制御トランジスタを非導通状態にし、前記読み出し制御トランジスタが導通状態から非導通状態になった後に前記帰還制御トランジスタを導通状態にすることを特徴とする請求項１４記載のＳＲＡＭセル回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セル回路およびその駆動方法に関する。
【背景技術】
【０００２】
説明の都合上、電気回路網での回路の結節点をノードと称することにする。当然のことながら、あるノードは二つの役割をすることがある。すなわち、ある一つの回路網の中である一定の機能を有する部分回路網を部分回路と称することにすると、一つのノードにある部分回路の電気信号が出力されるとき（出力ノード）、そのノードにつながる他の部分回路から見るとそのノードは電気信号が入力されるノード（入力ノード）になっていることがある。また、ノードの名前はそのノードの論理信号（論理値は１または０、論理信号レベルはハイレベルＨまたはローレベルＬで表す）を表すことにする。さらにまた、端子とは回路に用いられているトランジスタ、抵抗、容量などの回路素子の、外部との電気的接続のために設けられた電極を言う。電気的には端子がノードを兼ねることがあり得る。また、特に回路に電源を供給する配線を電源供給線、電源供給線から回路を通った電流が帰還される配線を電源帰還線と称する。
【０００３】
明細書中でトランジスタとは、少なくとも一つの制御信号入力端子と少なくとも二つの信号出力端子とを有し、制御信号によって、二つの出力端子間の導通、非導通状態を制御する電気的スイッチの具体化形態の一つである。そのトランジスタは一般に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）やバイポーラトランジスタ（ＢＰＴ）等である。ＭＯＳＴの場合はそのゲートが制御信号入力端子として用いられ、ドレインとソースが二つの信号出力端子として用いられる。ＢＰＴの場合は、ベースが制御信号入力端子として用いられ、コレクタとエミッタが二つの信号出力端子として用いられる。以下の説明ではＭＯＳＴを用いた場合を例にとって説明する。
【０００４】
このＭＯＳＴを用いたＳＲＡＭセル回路は、例えば、図７のデュアルビットラインＳＲＡＭセル１０がある。すなわち、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）２０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）２２の各ドレインを出力ノードＱ１に接続し、各ゲート電極を入力ノードＩ１に接続し、ＰＭＯＳＴ２０のソースはノードＶＤ１において電源供給線ＶＤＤＬに接続する。さらにＮＭＯＳＴ２２のソースはノードＶＳ１において電源帰還線ＶＳＳＬに接続してインバータ１２（インバータとは入力ノードに与えられた論理信号の反転論理信号を出力ノードに出力する回路であり、以下同様な意味で用いる）が構成されている。
【０００５】
また、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）２４およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）２６の各ドレインを出力ノードＱ２に接続し、各ゲート電極を入力ノードＩ２に接続する。ＰＭＯＳＴ２４のソースは、ノードＶＤ２において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ２６のソースは、ノードＶＳ２において電源帰還線ＶＳＳＬに接続してインバータ１４が構成されている。
【０００６】
インバータ１２の出力ノードＱ１は、インバータ１４の入力ノードＩ２に接続し、その出力ノードＱ２は、インバータ１２の入力ノードＩ１に接続して正帰還回路（単に帰還回路またはラッチ回路とも言う）を構成する。
さらに、出力ノードＱ１は、アクセストランジスタであるＮＭＯＳＴ１６のソース（またはドレイン）に接続され、ＮＭＯＳＴ１６のドレイン（またはソース）はノードＤ１においてビット線ＢＬに接続される。
【０００７】
出力ノードＱ２は、他のアクセストランジスタであるＮＭＯＳＴ１８のソース（またはドレイン）に接続され、ＮＭＯＳＴ１８のドレイン（またはソース）は、ノードＤ２においてビット線ＢＬＢに接続される。
ＮＭＯＳＴ１６および１８のゲートは、それぞれノードＰ１およびＰ２においてワード線ＷＬに接続されて一つのＳＲＡＭセルが構成されている。なお、出力ノードＱ１とＱ２の論理信号レベルは定常状態においては相補的（一方がハイレベルＨであれば他方はローレベルＬとなっている）となっている。
【０００８】
例えば、出力ノードＱ１がハイレベルで出力ノードＱ２がローレベルのときは論理１を記憶しているとし、その逆は論理０を記憶しているとする等と記憶内容が決められている。なお、ＮＭＯＳＴ１６および１８はＳＲＡＭセルの記憶内容をビットラインＢＬおよびＢＬＢに読み出す時の読み出しアクセストランジスタとしても、あるいはビットラインＢＬおよびＢＬＢの論理信号（この場合はＢＬおよびＢＬＢは相補的である）をＳＲＡＭセルに書き込む時の書き込みアクセストランジスタとしても用いられる。
【０００９】
なお、出力ノードＱ１ないしＱ２等の正帰還回路が構成される二つのインバータの出力ノードを記憶ノードとも言うことにする。さらに、ＳＲＡＭセル回路での論理信号レベルは、それを用いたメモリ装置外部の論理回路の論理信号レベルと異なる場合がある。
ＳＲＡＭセルを大量に用いたメモリ装置は、高速動作が可能であって、かつメモリ容量を大きくすることが求められている。そのため、ＳＲＡＭセルの面積を小さくすること、すなわち各トランジスタの寸法は実現可能な最小寸法とすることが望ましい。
【００１０】
しかし、ＳＲＡＭセルの記憶内容を読み出す時、記憶内容が反転してしまう誤動作を防ぐことや、正しく記憶内容が書き込まれることを保証する等の潜在的な課題があるため、すべてのトランジスタを最小寸法とすることは出来ない。
【００１１】
概略、インバータのＮＭＯＳＴであるＮＭＯＳＴ２２および２６のチャネル長は最小寸法、（チャネル幅は面積、動作速度を勘案して最小寸法よりは大きくする場合が多い）とし、アクセストランジスタのＮＭＯＳＴ１６および１８はこれらよりも電流駆動能力を弱く（例えばチャネル幅を小さくしたり、チャネル長を長くしたり、あるいはその両方とする）し、インバータのＰＭＯＳＴであるＰＭＯＳＴ２０および２４よりは電流駆動能力を強く（例えばＰＭＯＳＴ２０および２４のチャネル長をＮＭＯＳＴ１６および１８よりも長くしたりチャネル幅については逆に小さくしたり、またはその両方とする）するように設定される。
【００１２】
ただし、チャネル幅については実現可能な最小寸法より小さくすることは出来ないと言う制約条件があるので、これを勘案して各トランジスタのチャネル幅を最小寸法以上に設定しなければならない。したがって、その分ＳＲＡＭセルの面積は増加し、浮遊容量も増加することになり、その動作速度の低下を招く。
セル面積を小さくする一つの手段として、図７の二つのビットラインを一つとし、トランジスタ数を一つ少なくする図８の４０のシングルビットラインＳＲＡＭセル回路が提案されている。
【００１３】
図８では、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）５０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）５２の各ドレインを出力ノードＱ３に接続し、各ゲート電極を入力ノードＩ３に接続する。ＰＭＯＳＴ５０のソースは、ノードＶＤ３において、電源供給線ＶＤＤＬに接続する。さらにＮＭＯＳＴ５２のソースは、ノードＶＳ３において、電源帰還線ＶＳＳＬに接続してインバータ４２が構成されている。
【００１４】
また、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）５４およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）５６の各ドレインを出力ノードＱ４に接続し、各ゲート電極を入力ノードＩ４に接続する。
ＰＭＯＳＴ５４のソースは、ノードＶＤ４において、電源供給線ＶＤＤＬに接続する。さらに、ＮＭＯＳＴ５６のソースは、ノードＶＳ４において、電源帰還線ＶＳＳＬに接続してインバータ４４を構成している。
【００１５】
さらに、インバータ４２の出力ノードＱ３は、インバータ４４の入力ノードＩ４に接続し、その出力ノードＱ４は、インバータ４２の入力ノードＩ３に接続して正帰還回路を構成する。
さらに、出力ノードＱ４は、アクセストランジスタであるＮＭＯＳＴ４６のソース（またはドレイン）に接続される。ＮＭＯＳＴ４６のドレイン（またはソース）は、ノードＤ３において、ビット線ＢＬに接続される。ＮＭＯＳＴ４６のゲートは、ノードＰ３において、ワード線ＷＬに接続されて、一つのシングルビットラインＳＲＡＭセル回路が構成されている。
【００１６】
図８のシングルビットラインＳＲＡＭセル回路では、当然ながら記憶内容の読み出しと書き込みは一つのビットラインＢＬを用いて行われる。特に、図７のデュアルビットラインＳＲＡＭセル回路との違いは、書き込み操作であり、アクセストランジスタ４６を通してビットラインＢＬの電位をインバータ４２の入力ノードＩ３と同時にインバータ４４の出力ノードＱ４に転送するが、この場合ＢＬの論理信号レベルがハイレベルでもローレベルでも確実に転送してＳＲＡＭセルの記憶内容すなわち、記憶ノードＱ３およびＱ４の論理信号レベルが変更できなければならない。
【００１７】
ローレベルの書き込みは、Ｑ４がハイレベルであった時が重要である。この時、ＰＭＯＳＴ５４は導通状態で、ＰＭＯＳＴ５４の導通抵抗をＲ５４、アクセストランジスタのＮＭＯＳＴ４６の導通抵抗をＲ４６Ｌとすると、Ｑ４の電位は、ＶＤＤ＊Ｒ４６Ｌ／（Ｒ４６Ｌ＋Ｒ５４）となる。
この値がインバータ４２の論理しきい値レベルＶＴＲＩ４２（約ＶＤＤ／２に設定される場合が多い）より十分低くなるようにトランジスタ４６と５４の寸法を設定しなければならない。
ここで、ＶＤＤは電源供給線ＶＤＤＬの電位であり、電源帰還線ＶＳＳＬの電位は簡単のため接地電位（０Ｖ）とした。
【００１８】
一方、ハイレベルの書き込みは、Ｑ４がローレベルであった時が重要である。この時、ＮＭＯＳＴ５６は導通状態であり、ＮＭＯＳＴ４６と５６の導通抵抗をそれぞれＲ４６ＨおよびＲ５６とすると、Ｑ４の電位は、ＶＤＤ＊Ｒ５６／（Ｒ４６Ｈ＋Ｒ５６）となり、この値がインバータ４２の論理しきい値レベルＶＴＲＩ４２を十分に超えるように各ＮＭＯＳＴ４６と５６の寸法を設定しなければならない。
ただし、ビット線ＢＬの論理ハイレベルはＶＤＤに等しいとした。
【００１９】
これらの条件は図７のデュアルビットラインＳＲＡＭセル回路よりは厳しい要求である。その理由は書き込みのとき、図７のデュアルビットラインＳＲＡＭセル回路ではＢＬまたはＢＬＢのどちらか一方のビットラインが必ずローレベルとなるからそちら側のアクセストランジスタを通して記憶内容を書き換えることが出来る、すなわち、ローレベルの書き込み条件さえ満たされていれば良いからであると言える。
【００２０】
読み出し動作においては、ビットラインの電位を予めハイレベルに設定して、高インピーダンス状態にしておき、次にワード線の電位をＶＴＲＩ４２とする。
記憶ノードＱ４がハイレベルであれば、高インピーダンスのビット線電位はほとんど変化しないが、ローレベルであるとアクセストランジスタ４６が導通状態となり、高インピーダンスのビット線電位は、ＮＭＯＳＴ４６および導通状態のＮＭＯＳＴ５６によって放電され、電位が低下する。
この差を検出して記憶内容がハイレベルか、ローレベルかを検出する。当然ながら、ＮＭＯＳＴ４６のしきい値電圧ＶＴＮはＶＴＲＩ４２より小さくなくてはならない。
【００２１】
また、ＮＭＯＳＴ４６のゲートにはＶＤＤより低いＶＴＲＩ４２なる（約ＶＤＤの１／２）電位しか印加できず、ＮＭＯＳＴ４６の単位チャネル幅当たりの導通抵抗を十分小さく出来ないので読み出し速度が遅くなる。
また、ＶＤＤとＶＴＲＩ４２なる二種類のハイレベル電位を発生するワード線制御回路も必要となり、メモリ装置全体としては面積の増加、消費電力の増加が懸念される。
【００２２】
上記欠点の対策の一つとして、ＳＲＡＭセル回路のＶＤＤＬの電位ＶＤＤを書き込み動作の時だけ低くして（ワード線ＷＬの電位はそのまま）論理しきい値レベルを下げ、インバータ４２および４４を駆動能力の弱い（負荷容量を充放電する電流小さくなる）インバータに一時的にすることで書き込み動作を確実にするようにした方法が提案されているが、同じワード線ＷＬに接続されたすべてのＳＲＡＭセル回路についてその操作を行う必要があり、電流駆動能力の高いセル電源電圧制御回路が必要で、メモリ装置全体としてはさらなる面積の増加、消費電力の増加が懸念される。
【００２３】
上記シングルビットラインＳＲＡＭセル回路の読み出し動作における制約条件を緩和する回路として、読み出し専用ビットラインを設け、記憶ノードの内容はバッファを通してこれに出力することによって解決を図った図９のＳＲＡＭセル回路６０が知られている。
図９においては、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）８０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）８２の各ドレインを出力ノードＱ５に接続し、各ゲート電極を入力ノードＩ５に接続する。
【００２４】
ＰＭＯＳＴ８０のソースは、ノードＶＤ５において、電源供給線ＶＤＤＬに接続し、さらに、ＮＭＯＳＴ８２のソースは、ノードＶＳ５において、電源帰還線ＶＳＳＬに接続してインバータ６２が構成されている。
またＰ形のＭＯＳＴ（ＰＭＯＳＴ）８４およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）８６の各ドレインを出力ノードＱ６に接続し、各ゲート電極を入力ノードＩ６に接続し、ＰＭＯＳＴ８４のソースはノードＶＤ６において電源供給線ＶＤＤＬに接続する。
さらに、ＮＭＯＳＴ８６のソースはノードＶＳ６において電源帰還線ＶＳＳＬに接続してインバータ６４が構成されている。
【００２５】
さらに、インバータ６２の出力ノードＱ５は、インバータ６４の入力ノードＩ６に接続し、その出力ノードＱ６は、インバータ６２の入力ノードＩ５に接続して正帰還回路が構成されている。
【００２６】
さらに、入力ノードＩ５は、アクセストランジスタであるＮＭＯＳＴ６６のソース（またはドレイン）に接続され、ＮＭＯＳＴ６６のドレイン（またはソース）は、ノードＤ４において書き込み専用ビット線Ｗ−ＢＬに接続されている。
また、出力ノードＱ５は、ＮＭＯＳＴ６８のゲートに接続され、ＮＭＯＳＴ６８のソースは、ノードＶＳ７において、電源帰還線ＶＳＳＬに接続される。
また、ＮＭＯＳＴ６８のドレインは、ＮＭＯＳＴ７０のソース（またはドレイン）に接続され、ＮＭＯＳＴ７０のドレイン（またはソース）は、ノードＤ５において、読み出し専用ビット線Ｒ−ＢＬに接続され、ＮＭＯＳＴ７０のゲートは、ノードＰ５において、読み出し制御専用ワード線ＲＷＬに接続されている。
【００２７】
動作の概略は以下の通りである。
まず、読み出し動作も書き込み動作もしていない保持状態の時、書き込み制御専用ワード線ＷＷＬおよび読み出し制御専用ワード線ＲＷＬ線の電位はローレベルで、ＮＭＯＳＴ６６および７０は非導通状態で、記憶ノードは書き込み専用ビット線Ｗ−ＢＬおよび読み出し専用ビット線Ｒ−ＢＬから切り離されており、インバータ６２および６４で構成された正帰還回路により出力ノード（状態を記憶する「記憶ノード」でもある）Ｑ５およびＱ６の論理レベルが保たれている。
【００２８】
読み出し動作は、例えば読み出し専用ビット線Ｒ−ＢＬの電位を予めハイレベルにしてから高インピーダンス状態とし、次に読み出し制御専用ワード線ＲＷＬの電位をハイレベルにしてＮＭＯＳＴ７０を導通状態にする。
もし、出力ノード（記憶ノード）Ｑ５がローレベルであればＮＭＯＳＴ６８は非導通状態で、したがって読み出し専用ビット線Ｒ−ＢＬの電位の変化はほとんどない。
逆に出力ノード（記憶ノード）Ｑ５がハイレベルであればＮＭＯＳＴ６８は導通状態で、ＮＭＯＳＴ６８および７０を通して読み出し専用ビット線Ｒ−ＢＬが接地されるのでその電位は低下していく。これらの読み出し専用ビット線Ｒ−ＢＬの電位の差を検知して記憶内容を読み出すことが出来る。
【００２９】
この読み出し動作では、記憶ノードから読み出し専用ビット線Ｒ−ＢＬ線および書き込み専用ビット線Ｗ−ＢＬ線へのインピーダンスの低い電流通路が構成されることは無いから読み出し動作期間中の記憶内容の変動を考慮して各トランジスタの寸法を定める必要は無い。すなわち、図７および図８のＳＲＡＭセル回路における読み出し動作を行うための各トランジスタ寸法の制約条件は無いと言って良い。
【００３０】
一方、書き込み動作は、読み出し制御専用ワード線ＲＷＬの電位はローレベルのままとしてこのセルの記憶内容が読み出し専用ビット線Ｒ−ＢＬの電位に影響されないようにし、書き込み制御専用ワード線ＷＷＬの電位をハイレベルとしてアクセストランジスタであるＮＭＯＳＴ６６を導通状態とする。
これにより、書き込み専用ビット線Ｗ−ＢＬの電位がインバータ６２の入力ノードＩ５に転送される。入力ノードＩ５の電位がインバータ６２の論理しきい値ＶＴＲＩ６２以下となれば出力ノードＱ５はハイレベルとなり、したがって入力ノードＩ６もハイレベルとなるので出力ノードＱ６がローレベルとなる。
【００３１】
逆に、入力ノードＩ５の電位がＶＴＲＩ６２以上となれば出力ノードＱ５はローレベルとなり、したがってＩ６もローレベルとなるので出力ノードＱ６がハイレベルとなる。
ただし、入力ノードＩ５は出力ノードＱ６に接続されていて、書き込み動作直前においても出力ノードＱ６はローレベルか、ハイレベルとなっている、すなわち、出力ノードＱ６はＮＭＯＳＴ８６を通して電源帰還線ＶＳＳＬに接続されているか、あるいはＰＭＯＳＴ８４により、電源供給線ＶＤＤＬに接続されている状態になっている。
【００３２】
したがって、各トランジスタ、ＮＭＯＳＴ６６、ＰＭＯＳＴ８４およびＮＭＯＳＴ８６の寸法を適切に設定しなければ安定した書き込み動作ができないことは図８と同様である。なお、アクセストランジスタ６６のしきい値電圧をＶＴ６６とし、ＷＷＬ線のハイレベル電位をＶＤＤとすると、入力ノードＩ５は最大ＶＤＤ−ＶＴ６６となり、この値がインバータ６２を反転させるだけＶＴＲＩ６２より大きくなければならない。
そのため、ＰＭＯＳＴ８０の電流駆動能力をＮＭＯＳＴ８２より小さくして、意図的にＶＴＲＩ６２の値を小さくする、例えば（ＶＤＤ−ＶＴ６６）／２程度とするなど寸法の制約条件が増える場合がある。
【００３３】
上記の読み出し専用ビットラインを新たに設けたＳＲＡＭセル回路の欠点を解決する一方法として、下記特許文献１において図１０に示すシングルビットラインＳＲＡＭセル回路９０が開示されている。
【００３４】
図１０は、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）１１０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）１１２の各ドレインを出力ノードＱ８に接続し、各ゲート電極を入力ノードＩ８に接続し、ＰＭＯＳＴ１１０のソースはノードＶＤ８において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ１１２のソースはノードＶＳ８において電源帰還線ＶＳＳＬに接続してインバータ９２が構成されている。
また、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）１１４およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）１１６の各ドレインを出力ノードＱ９に接続し、各ゲート電極を入力ノードＩ９に接続し、ＰＭＯＳＴ１１４のソースはノードＶＤ９において電源供給線ＶＤＤＬに接続する。
【００３５】
さらに、ＮＭＯＳＴ１１６のソースはノードＶＳ９において電源帰還線ＶＳＳＬに接続してインバータ９４が構成されている。
さらに、インバータ９２の出力ノードＱ８はインバータ９４の入力ノードＩ９に接続し、出力ノードＱ９はＰＭＯＳＴ１００のドレイン（またはソース）に接続し、ＰＭＯＳＴ１００のソース（またはドレイン）はインバータ９２の入力ノードＩ８に接続して正帰還回路が構成されている。
【００３６】
さらに、ＰＭＯＳＴ１００のゲートはノードＰ６において書き込み専用ワードラインＷＷＬに接続され、入力ノードＩ８はアクセストランジスタであるＮＭＯＳＴ１０２のソース（またはドレイン）に接続され、ＮＭＯＳＴ１０２のドレイン（またはソース）はノードＤ６において書き込み専用ビット線Ｗ−ＢＬに接続されている。
【００３７】
また、インバータ９２の出力ノードＱ８はＮＭＯＳＴ１０４のゲートに接続され、ＮＭＯＳＴ１０４のソースはノードＶＳ１０において電源帰還線ＶＳＳＬに接続され、ＮＭＯＳＴ１０４のドレインはＮＭＯＳＴ１０６のソース（またはドレイン）に接続され、ＮＭＯＳＴ１０６のドレイン（またはソース）はノードＤ７において読み出し専用ビット線Ｒ−ＢＬに接続され、ＮＭＯＳＴ１０６のゲートはノードＰ７において読み出し専用ワード線ＲＷＬに接続されている。制御回路１２０はこのセルを選択するためのデコード回路やＷＷＬ線やＲＷＬ線の電位を適切に制御する。
【００３８】
動作の概略は以下の通りである。
まず、読み出し動作も書き込み動作もしていない保持状態の時、書き込み専用ワード線ＷＷＬおよび読み出し専用ワード線ＲＷＬの電位はローレベルで、ＮＭＯＳＴ１０６および１０２は非導通状態で、記憶ノードは書き込み専用ビット線Ｗ−ＢＬおよび読み出し専用ビット線Ｒ−ＢＬから切り離されており、さらにＰＭＯＳＴ１００は導通状態でインバータ９２および９４による正帰還回路が構成されて記憶ノードＱ８およびＱ９の論理レベルが保たれている。
【００３９】
読み出し動作は次のようになる。
書き込み専用ワード線ＷＷＬの電位はローレベルとしてインバータ９２の入力ノードＩ８を読み出し専用ワード線Ｗ−ＢＬから切り離し、同時にＰＭＯＳＴ１００を導通状態として正帰還回路を構成して記憶内容を保持した状態としておく。
次に、例えば読み出し専用ビット線Ｒ−ＢＬの電位を予めハイレベルにしてから高インピーダンス状態とし、続いて読み出し制御専用ワード線ＲＷＬの電位をハイレベルにしてＮＭＯＳＴ１０６を導通状態にする。
【００４０】
その後の動作は図９の場合と同様である。この読み出し動作では、各記憶ノードから読み出し専用ビット線Ｒ−ＢＬ線および読み出し専用ワード線Ｗ−ＢＬ線にインピーダンスの低い電流通路が構成されることは無いから読み出し動作期間中、それらの電位による記憶内容の変動を考慮して各トランジスタの寸法を定める必要は無い。すなわち、図７および図８のＳＲＡＭセル回路における読み出し動作を行うための各トランジスタ寸法の制約条件は無いと言って良い。
【００４１】
一方、書き込み動作は次のようになる。まず、読み出し制御専用ワード線ＲＷＬ線の電位はローレベルのままとし記憶ノードとなる出力ノードＱ８およびＱ９を読み出し専用ビット線Ｒ−ＢＬから切り離し、このセル９０の記憶内容が読み出し専用ビット線Ｒ−ＢＬ線の電位に影響を与えず、逆に影響も受けないようにしておく。
次に、書き込み専用ワード線ＷＷＬ線の電位をハイレベルとしてアクセストランジスタ１０２を導通状態とし、同時に帰還制御トランジスタ１００を非導通として正帰還回路を切断する。
そうすると、書き込み専用ビット線Ｗ−ＢＬの電位がインバータ９２の入力ノードＩ８のみに転送される。
【００４２】
入力ノードＩ８の電位が十分にインバータ９２の論理しきい値ＶＴＲＩ９２以下となれば出力ノードＱ８はハイレベルとなり、したがってインバータ９４の入力ノードＩ９もハイレベルとなるのでその出力ノードＱ９がローレベルとなる。
逆に入力ノードＩ８の電位が十分にＶＴＲＩ９２以上となれば出力ノードＱ８はローレベルとなり、したがって入力ノードＩ９もローレベルとなるので出力ノードＱ９がハイレベルとなる。
このように出力ノードＱ８およびＱ９電位の状態が確定した後、書き込み専用ワード線ＷＷＬ線の電位をローレベルに戻し、アクセストランジスタ１０２を非導通にしてセルを書き込み専用ビット線Ｗ−ＢＬから切り離し、また帰還制御トランジスタ１００を導通状態にして正帰還回路を再構成し、記憶としての各出力ノードＱ８およびＱ９の論理レベルを安定化する。
【００４３】
この書き込み動作においては、アクセストランジスタ１０２は高インピーダンス状態の入力ノードＩ８に接続されるだけであるから、図７ないし図９の場合の書き込み動作による寸法の制約条件は無い。ただし、アクセストランジスタ１０２のしきい値電圧をＶＴ１０２とし、書き込み専用ワード線ＷＷＬ線のハイレベル電位をＶＤＤとすると、入力ノードＩ８の電位は最大でＶＤＤ−ＶＴ１０２となり、この値がインバータ９２を反転させるに十分なＶＴＲＩ９２より大きくなければならないことは図９と同様で、そのためＰＭＯＳＴ１１０やＮＭＯＳＴ１１２の寸法の制約条件が増える場合がある。
【００４４】
さらに、帰還制御トランジスタ１００は書き込み制御トランジスタ１０２と同じ書き込み専用ワード線ＷＷＬ線の制御信号により同時に制御されることにより次の欠点が生じる。例えば、記憶ノードＱ９がハイレベルであったとし、この状態からローレベルを書き込む場合、書き込み動作の初期においてＰＭＯＳＴ１００および１１４およびＮＭＯＳＴ１０２が導通状態となり、電源供給線ＶＤＤＬから書き込み専用ビット線Ｗ−ＢＬへの電流通路が形成される恐れがある。そのため、入力ノードＩ８の電位の低下速度が遅くなる懸念がある。
【００４５】
以上説明したように、図１０のＳＲＡＭセル回路は書き込み動作や読み出し動作を確実にすることに起因するトランジスタ寸法への制約条件が少ないので、例えばＳＲＡＭセル回路を実現可能な最小寸法のトランジスタを出来るだけ多く用いて構成することも原理的には可能である。
したがって、ＳＲＡＭセル回路の面積を小さくできる可能性があるが、一つのビットライン以外に読み出し専用ビット線を要する、トランジスタ数が８個と多いなど、なお面積増加要因が懸念されるし、それによる浮遊容量の増加で消費電力が増大する懸念もある。
【特許文献１】米国特許第６８５３５７８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００４６】
本発明の目的は、上記問題点に鑑み、書き込み動作や読み出し動作を確実にすることに伴うトランジスタ寸法への制約条件を抑制し、使用トランジスタ数を少なくし、読み出し専用線を不要とするＳＲＡＭセル回路およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００４７】
本発明は上記目的を達成するために基本的に以下の解決手段を採用する。
（１）  ＳＲＡＭセル回路は、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第一のインバータと、入力ノードに印加された論理信号の反転信号を出力ノードに出力する第二のインバータと、帰還回路制御信号によって導通又は非導通にされる帰還制御トランジスタと、書き込み制御信号によって導通又は非導通にされる書き込み制御トランジスタと、読み出し制御信号によって導通又は非導通にされる読み出し制御トランジスタと、前記すべての制御信号を出力する制御回路を有し、第一および第二のインバータは電源供給線および電源帰還線に接続し、第一のインバータの出力ノードは第二のインバータの入力ノードに接続し、第二のインバータの出力ノードと第一のインバータの入力ノード間は帰還制御トランジスタで接続し、第一のインバータの入力ノードとビット線間は書き込み制御トランジスタで接続し、第二のインバータの出力ノードとビット線間は読み出し制御トランジスタで接続する。
（２）  上記（１）のＳＲＡＭセル回路に、駆動状態での動作変動を抑制するように、電位保持回路を設ける。
（３）  上記（１）のＳＲＡＭセル回路は、第一のインバータの出力ノードを第二のインバータの入力ノードを接続し、且つ第二のインバータの出力ノードと第一のインバータの入力ノード間を帰還制御トランジスタで接続して正帰還回路を構成する。
（４）  上記（３）記載のＳＲＡＭセル回路の駆動方法は、帰還制御トランジスタを非導通状態として正帰還回路を切断した後、書き込み制御トランジスタ又は読み出し制御トランジスタのいずれかを導通状態として、書き込み状態又は読み込み状態とする。
【発明の効果】
【００４８】
本発明は、読み出しおよび書き着込み動作時に正帰還回路が切断されているので、記憶内容の反転などの誤動作は起こり難くなっている。そのため、各トランジスタの寸法を調整して設定する必要が無くなり、ＳＲＡＭセルの占有面積を低減でき、消費電力を低減することができる。
また、読み出しおよび書き着込み動作時に正帰還回路が切断されているので、ＳＲＡＭセル回路の設計に対する制約条件が少なくなり、設計が容易となる。例えば、ＳＲＡＭセルを構成するすべてのトランジスタ素子の寸法を同じにできる。さらには、ＳＲＡＭセルを構成するすべてのトランジスタ素子の寸法を、動作を担保できるかぎりにおいて最小寸法とすることも可能である。
本発明は、読み出しおよび書き着込み動作時に正帰還回路が切断されているので、書き込み動作や読み出し動作を確実にすることに伴うトランジスタ寸法への制約条件を抑制でき、使用トランジスタ数を少なくし、読み出し専用線を不要とすることができる。
本発明は、ＳＲＡＭセル回路に電位保持回路を設けるので、駆動状態での動作変動を抑制することができる。
【発明を実施するための最良の形態】
【００４９】
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例１】
【００５０】
図１は本発明の実施例１を示す。
図１は、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）２１０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）２１２の各ドレインを出力ノードＱ２０２に接続し、各ゲート電極を入力ノードＩ２０２に接続し、ＰＭＯＳＴ２１０のソースはノードＶＤ２０２において電源供給線ＶＤＤＬに接続し、ＮＭＯＳＴ２１２のソースはノードＶＳ２０２において電源帰還線ＶＳＳＬに接続して第一のインバータ２０２が構成されている。
【００５１】
また、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）２１４およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）２１６の各ドレインを出力ノードＱ２０４に接続し、各ゲート電極を入力ノードＩ２０４に接続し、ＰＭＯＳＴ２１４のソースはノードＶＤ２０４において電源供給線ＶＤＤＬに接続し、ＮＭＯＳＴ２１６のソースはノードＶＳ２０４において電源帰還線ＶＳＳＬに接続して第二のインバータ２０４が構成されている。
【００５２】
インバータ２０２の出力ノードＱ２０２はインバータ２０４の入力ノードＩ２０４に接続し、出力ノードＱ２０４はＰＭＯＳＴ２２０のドレイン（またはソース）に接続し、ＰＭＯＳＴ２２０のソース（またはドレイン）はインバータ２０２の入力ノードＩ２０２に接続して正帰還回路が構成されている。
【００５３】
ＰＭＯＳＴ２２０のゲートはノードＰ１０において帰還回路制御信号を供給する帰還回路制御専用ワード線ＣＷＬに接続され、入力ノードＩ２０２はアクセストランジスタであるＮＭＯＳＴ２２２のソース（またはドレイン）に接続され、ＮＭＯＳＴ２２２のドレイン（またはソース）はノードＤ８においてビット線ＢＬに接続され、ゲートはノードＰ８において書き込み制御信号を供給する書き込み制御専用ワード線ＷＷＬに接続されている。
【００５４】
また、インバータ２０４の出力ノードＱ２０４はアクセストランジスタであるＮＭＯＳＴ２２４のソース（またはドレイン）に接続され、ＮＭＯＳＴ２２４のドレイン（またはソース）はノードＤ９においてビット線ＢＬに接続され、ＮＭＯＳＴ２２４のゲートはノードＰ９において読み出し制御信号を供給する読み出し制御専用ワード線ＲＷＬに接続されている。
制御回路２３０は、このセルを選択するためのデコード回路や書き込み制御専用ワード線ＷＷＬ、帰還回路制御専用ワード線ＣＷＬや読み出し制御専用ワード線ＲＷＬの電位を適切に制御し、それぞれの制御信号を生成する。
【００５５】
以下においては、ＳＲＡＭセル回路２００内における論理信号のハイレベルを電源供給線ＶＤＤＬの電位ＶＤＤとし、ローレベルは電源帰還線ＶＳＳＬの電位（接地、０Ｖ）として動作の概略を説明する。
また、トランジスタが導通状態とは実用上十分な低抵抗状態にあり、また非導通状態とは実用上十分な高抵抗状態（最近の微細寸法トランジスタでは、この抵抗値が十分大きいとは言えなくなってきて、漏洩電流の増加が問題になっている）であることを言う。
【００５６】
まず、読み出し動作も書き込み動作もしていない保持状態の時、書き込み制御専用ワード線ＷＷＬおよび読み出し制御専用ワード線ＲＷＬ線の電位はローレベル（ＬＬ）で、すなわち、ＮＭＯＳＴ２２２および２２４の各ゲートにはローレベルが印加されており、これらは非導通状態となっていて、記憶ノードとなる出力ノードＱ２０２、２０４はビット線ＢＬから切り離されている（実際には高抵抗で接続されていると見なせる）。
さらに、帰還回路制御専用ワード線ＣＷＬもローレベルでＰＭＯＳＴ２２０のゲートにはローレベルが印加されており、導通状態となっていて、インバータ２０２および２０４による正帰還回路が構成されて記憶ノードとなる出力ノードＱ２０２およびＱ２０４の論理レベルが保たれている。
また、ビット線ＢＬはハイレベル（ＨＬ）に保って、低インピーダンス状態にしておく。ただし、保持状態にあるＳＲＡＭセル回路を通しての漏洩電流が消費電力として無視できないときは高インピーダンス状態にしておく。その場合、ビット線のレベルはＨＬから低下する場合がある。
【００５７】
次に読み出し動作を説明する。そのときの帰還回路制御専用ワード線ＣＷＬ、読み出し制御専用ワード線ＲＷＬおよびビット線ＢＬの各電位の時間変化を図２に示す。
まず、書き込み制御専用ワード線ＷＷＬの電位は図示していないがローレベル（ＬＬ）のままとしてＮＭＯＳＴ２２２を非導通状態とし、インバータ２０２の入力ノードＩ２０２をビット線ＢＬから切り離した状態としておく。なお、書き込み制御専用ワード線ＷＷＬ線の電位は書き込み動作を開始しない限りハイレベルとはしない。
【００５８】
この状態から、一旦ハイレベルに充電し直し、それからビット線ＢＬを一時的に高インピーダンス状態として読み出し動作を開始する。
次に、帰還回路制御専用ワード線ＣＷＬをハイレベル（ＨＬ）にしてＰＭＯＳＴ２２０を非導通状態として帰還回路を切断する。
上記二つの動作タイミングは同時としても良い。その後、一定時間ＴＲＥ１後に読み出し制御専用ワード線ＲＷＬの電位をハイレベル（ＨＬ）にしてＮＭＯＳＴ２２４を導通状態にして具体的記憶内容の読み出しを開始する。なお、一定時間ＴＲＥ１はＰＭＯＳＴ２２０が十分に高抵抗状態となる時間に設定するのが望ましい。
【００５９】
もし記憶ノードＱ２０４がハイレベル（ＨＬ）であればビット線ＢＬの電位は図示のようにＨＬのままほとんど変化しない。
この場合、ハイレベルとの差がほとんどないので、ビット線ＢＬに接続されているセンスアンプなどからはハイレベルであるとのデータが出力される。
【００６０】
読み出し制御専用ワード線ＲＷＬのパルス幅ＴＷＲは、このデータが出力されるに十分な時間とし、その間、読み出し制御専用ワード線ＲＷＬ線の電位はハイレベルに保っておく。
その後、読み出し制御専用ワード線ＲＷＬの電位をローレベルとして記憶ノードＱ２０４をビット線ＢＬから切り離す。
さらに、一定時間ＴＲＥ２後に帰還回路制御専用ワード線ＣＷＬ線の電位をローレベルとしてＰＭＯＳＴ２２０を導通状態として、インバータ２０２と２０４による正帰還回路を再構成する。なお、一定時間ＴＲＥ２はＮＭＯＳＴ２２４が十分に高抵抗状態となる時間に設定するのが望ましい。
その後、ビット線の電位を再びハイレベルに充電し、保持状態（ＨＯＬＤ）に入る。この動作は帰還回路制御専用ワード線ＣＷＬをローレベルに戻すタイミング同じでも良い。
【００６１】
もし記憶ノードＱ２０４がローレベルであれば導通状態のＮＭＯＳＴ２２４と２１６によりビット線ＢＬから電源帰還線ＶＳＳＬへの電流通路ができるのでビット線ＢＬの電位は低下し始め、ＴＤＲ時間後にハイレベルとの差がセンスアンプなどで検出できるレベルとなればセンスアンプからローレベルであるとのデータが出力される。
読み出し制御専用ワード線ＲＷＬ線の電位はハイレベル（ＨＬ）に読み出し制御専用ワード線ＲＷＬのパルス幅ＴＲＷの間保っておくが、このパルス幅ＴＲＷはこのデータが出力されるに十分な時間でもなくてはならない。
【００６２】
その後は、記憶ノードＱ２０４がハイレベル（ＨＬ）であった場合と同様に、読み出し制御専用ワード線ＲＷＬの電位をローレベルとして記憶ノードＱ２０４をビット線ＢＬから切り離し、さらに、一定時間ＴＲＥ２後に帰還回路制御専用ワード線ＣＷＬの電位をローレベルとしてＰＭＯＳＴ２２０を導通状態として、インバータ２０２と２０４による正帰還回路を再構成する。
一定時間ＴＲＥ２はＮＭＯＳＴ２２４が十分に高抵抗なるまでの時間である。
その後、ビット線の電位はハイレベル、かつ低インピーダンス状態に戻して、保持状態（ＨＯＬＤ）に入る。
この動作は帰還回路制御専用ワード線ＣＷＬ線をローレベルに戻すタイミング同じでも良い。
【００６３】
上記ハイレベルの読み出し動作でもローレベルの読み出し動作においても、帰還回路制御専用ワード線ＣＷＬ線をハイレベル（ＨＬ）に保持しておくパルス幅ＴＣＷはこれら上記の動作が確実に完結するまでの時間以上としておく。
上記読み出し動作後に正帰還回路を再構成した際、読み出し動作以前の状態を回復することが重要である。読み出し動作期間中、入力ノードＩ２０２はＰＭＯＳＴ２２０およびＮＭＯＳＴ２２２が非導通状態なので高インピーダンス状態になっているので、このノードに接続されている容量（例えば、２１０、２１２のゲート容量や配線などによる寄生容量からなる）により、その電位は以前の状態に保持されているので記憶状態の読み出し後も以前の状態を回復することができる。
【００６４】
入力ノードＩ２０２における電位の保持時間が足りなければ、動作速度は遅くなるが意図的にノードＩ２０２に容量を接続してその保持時間を長くするように調整してもよい。
また、読み出し動作では出力ノードＱ２０４とノードＩ２０２は非導通状態のＰＭＯＳＴ２２０で切り離されているので出力ノードＱ２０４の電位が入力ノードＩ２０２に与える影響は極めてすくない。すなわち、出力ノードＱ２０４の一時的な電位上昇とか電位低下などで入力ノードＩ２０２の電位、従って出力ノードＱ２０２（入力ノードＩ２０４も同電位）の電位が反転してしまう誤動作を考慮する必要がない。従って、読み出し動作における各トランジスタの寸法に対する制約条件は極めて少ないと言える。
【００６５】
一方、書き込み動作は次のようになる。そのときの帰還回路制御専用ワード線ＣＷＬ、読み出し制御専用ワード線ＲＷＬおよびビット線ＢＬの各電位の時間変化を図３に示す。記憶内容を反転する動作が重要であるからそのときの時間変化を示した。
まず、ＲＷＬ線の電位は図示していないがローレベル（ＬＬ）のままとしてＮＭＯＳＴ２２４を非導通状態とし、インバータ２０４の出力ノードＱ２０４をＢＬから切り離した状態としておく。
【００６６】
次に、ビット線ＢＬを書き込みしたい論理レベル（ＨＬまたはＬＬ）として、低インピーダンス状態にして書き込み動作を開始する。このビット線の論理ベルが確定した後、帰還回路制御専用ワード線ＣＷＬ線の電位をハイレベルとしてＰＭＯＳＴ２２０を非導通状態として正帰還回路を切断する。
その後、ＴＷＲ１時間後にＷＷＬ線をハイレベルにしてＮＭＯＳＴ２２２を導通状態として、ビット線ＢＬの電位をインバータ２０２の入力ノードＩ２０２へ転送を開始する。このＴＷＲ１はＰＭＯＳＴ２２０が上記のような各ノードの電位状態のときに十分に高抵抗状態となる時間である。
【００６７】
まず、ビット線がローレベル（ＬＬ）、入力ノードがハイレベル（ＨＬ）であった場合（図３の波形で１と記した）、入力ノードＩ２０２からＮＭＯＳＴ２２２を通してビット線ＢＬへの放電通路ができるので、入力ノードＩ２０２の電位は低下し始める。
その電位がインバータ２０２の論理しきい値ＶＴ２０２以下となるとインバータ２０２の出力ノードＱ２０２の電位がローレベルからハイレベルへと上昇し始める。
この電位はインバータ２０４の入力ノードＩ２０４の電位でもあるから、その出力ノードＱ２０４の電位はハイレベルからローレベルへと低下する。
【００６８】
斯くして各ノードの電位が確定した後、ＷＷＬ線の電位をハイレベルからローレベルとしてＮＭＯＳＴ２２２を非導通状態として入力ノードＩ２０２をビット線から切り離す。
ＷＷＬ線の電位は上記各ノードの電位が安定する時間以上の一定時間ＴＷＷの間ハイレベル（ＨＬ）に保持しておく。
さらにその後、ＴＷＲ２時間後に帰還回路制御専用ワード線ＣＷＬの電位をローレベルに戻し、ＰＭＯＳＴ２２０を導通状態として正帰還回路を再構成する。このＴＷＲ２はＮＭＯＳＴ２２２が上記のような各ノードの電位状態のときに十分に高抵抗状態となる時間である。
【００６９】
ただし、この場合ＰＭＯＳＴ２２０のソース、ドレインとも電位はローレベルであるから、そのしきい値ＶＴ２２０（＜０）の絶対値だけどちらかの電位が上昇したときＰＭＯＳＴ２２０は導通状態となる。
出力ノードＱ２０４の方はＮＭＯＳＴ１１６が導通状態なのでローレベルを保っているが、入力ノードＩ２０２はＰＭＯＳＴ２２０が低抵抗状態とならない限りそのインピーダンスは高くなっていて、ＮＭＯＳＴ２２２の漏洩電流で充電される可能性がある。
【００７０】
しかし、その電位上昇がＶＴ２２０の絶対値以上となればＰＭＯＳＴ２２０は導通状態となり、それ以上の電位上昇は停止する。そしてＶＴ２２０の絶対値がインバータ２０２の論理しきい値ＶＴ２０２以下であれば記憶内容が反転することはない。
また、帰還回路制御専用ワード線ＣＷＬをローレベル（ＬＬ）よりさらに低くして、ＬＬ−絶対値（ＶＴ２２０）、以下にすればＰＭＯＳＴ２２０は上記電位状態でも導通状態にでき、Ｉ２０２の電位をローレベルに安定化できる。
【００７１】
次に、ビット線をハイレベル（ＨＬ）、入力ノードがローレベル（ＬＬ）であった場合（図３の波形で２と記した）、ビット線ＢＬからＮＭＯＳＴ２２２を通して入力ノードＩ２０２への充電通路ができるので、入力ノードＩ２０２の電位は上昇し始める。ただし、その最大値はＮＭＯＳＴ２２２しきい値電圧をＶＴ２２２とすると、ＨＬ  −  ＶＴ２２２、である。
しかし、その電位がインバータ２０２の論理しきい値ＶＴ２０２以上であればインバータ２０２の出力ノードＱ２０２の電位がハイレベルからローレベルへと低下し始める。この電位はインバータ２０４の入力ノードＩ２０４の電位でもあるから、その出力ノードＱ２０４の電位はローレベルからハイレベルへと上昇する。
【００７２】
斯くして各ノードの電位が確定した後、書き込み制御専用ワード線ＷＷＬの電位をハイレベルからローレベルとしてＮＭＯＳＴ２２２を非導通状態として入力ノードＩ２０２をビット線から切り離す。
書き込み制御専用ワード線ＷＷＬ線がハイレベル（ＨＬ）に保持されるパルス幅ＴＷＷは、上記各ノードの電位が安定する時間以上の一定時間でもある。
さらにＴＷＲ２時間後に帰還回路制御専用ワード線ＣＷＬの電位をローレベルに戻し、ＰＭＯＳＴ２２０を導通状態として正帰還回路を再構成する。
【００７３】
このＴＷＲ２（帰還回路制御専用ワード線ＣＷＬのパルスの立ち上がりの、書き込み制御専用ワード線ＷＷＬのパルスたち下がりからの遅延時間）はＮＭＯＳＴ２２２が上記のような各ノードの電位状態のときに十分に高抵抗状態となる時間でもある。この場合ＰＭＯＳＴ２２０のソース、ドレインとも電位はハイレベルであるからＰＭＯＳＴ２２０は常に導通状態で、正帰還作用により入力ノードＩ２０２の電位は図３のようにＨＬ  −  ＶＴ２２２からＨＬに上昇し安定化する。ビット線ＢＬのハイレベルＨＬが入力ノードＩ２０２にそのまま転送するためには書き込み制御専用ワード線ＷＷＬのハイレベルをＨＬでなく、ＨＬ  ＋  ＶＴ２２２、より大きくすればよい。
【００７４】
上記ハイレベルの書き込み動作でも、ローレベルの書き込み動作でも、帰還回路制御専用ワード線ＣＷＬをハイレベル（ＨＬ）に保持しておくパルス幅ＴＣＷＷはこれら上記の動作が確実に完結するまでの時間以上としておく。
以上で述べた書き込み動作においては、入力ノードＩ２０２はＮＭＯＳＴ２２２を通してビット線ＢＬへの低インピーダンス電流通路以外に他のインピーダンスの低い電流通路は接続されていないから、入力ノードＩ２０２における容量に充電されていた電荷をその電流通路を通して放電または充電するだけでよい。そのため、ＮＭＯＳＴ２２２とその他のトランジスタの相対的な寸法関係に対する制約条件は無いと言える。
【実施例２】
【００７５】
図４は、本発明の実施例２を示し、帰還制御トランジスタをＮＭＯＳＴとした他のＳＲＡＭセル回路３００の実施例である。
【００７６】
図４では、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）３１０およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）３１２の各ドレインを出力ノードＱ３０２に接続し、各ゲート電極を入力ノードＩ３０２に接続し、ＰＭＯＳＴ３１０のソースはノードＶＤ３０２において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ３１２のソースはノードＶＳ３０２において電源帰還線ＶＳＳＬに接続して第一のインバータ３０２が構成されている。
【００７７】
また、Ｐ形のＭＯＳＴ（ＰＭＯＳＴ）３１４およびＮ形のＭＯＳＴ（ＮＭＯＳＴ）３１６の各ドレインを出力ノードＱ３０４に接続し、各ゲート電極を入力ノードＩ３０４に接続し、ＰＭＯＳＴ３１４のソースはノードＶＤ３０４において電源供給線ＶＤＤＬに接続し、さらにＮＭＯＳＴ３１６のソースはノードＶＳ３０４において電源帰還線ＶＳＳＬに接続して第二のインバータ３０４が構成されている。
【００７８】
さらに、インバータ３０２の出力ノードＱ３０２はインバータ３０４の入力ノードＩ３０４に接続し、出力ノードＱ３０４はＮＭＯＳＴ３２０のドレイン（またはソース）に接続され、３２０のソース（またはドレイン）はインバータ３０２の入力ノードＩ３０２に接続して正帰還回路が構成されている。
さらに、ＮＭＯＳＴ３２０のゲートはノードＰ１３において帰還回路制御信号を供給する帰還回路制御専用ワード線ＣＷＬに接続され、入力ノードＩ３０２はアクセストランジスタであるＮＭＯＳＴ３２２のソース（またはドレイン）に接続され、ＮＭＯＳＴ３２２のドレイン（またはソース）はノードＤ１０においてビット線ＢＬに接続され、ゲートはノードＰ１１において書き込み制御信号を供給する書き込み制御専用ワード線ＷＷＬに接続されている。
【００７９】
また、インバータ３０４の出力ノードＱ３０４はアクセストランジスタであるＮＭＯＳＴ３２４のソース（またはドレイン）に接続され、ＮＭＯＳＴ３２４のドレイン（またはソース）はノードＤ１１においてビット線ＢＬに接続され、ＮＭＯＳＴ３２４のゲートはノードＰ１２において読み出し制御信号を供給する読み出し制御専用ワード線ＲＷＬに接続されている。
【００８０】
制御回路３３０は、このセルを選択するためのデコード回路や書き込み制御専用ワード線ＷＷＬ、帰還回路制御専用ワード線ＣＷＬ線や読み出し制御専用ワード線ＲＷＬ線の電位を適切に制御し、それぞれの制御信号を生成する。
【００８１】
この実施例では、帰還回路制御専用ワード線ＣＷＬの制御信号の位相を図２の場合の逆相にすれば動作の概略はほぼ同様である。
さらに異なる点は以下の通りである。まず、帰還制御トランジスタ３２０がＮＭＯＳＴであるが、ＮＭＯＳＴはそのゲートに導通状態となる信号が印加されていても一般にハイレベルの転送効率が悪く、そのしきい値電圧をＶＴ３２０とすると、転送されるハイレベルは、ＨＬ  −  ＶＴ３２０、としきい値電圧分低下することである。
【００８２】
そのため、保持状態で、ノードＩ３０２およびノードＱ３０４がハイレベルであるとき、ビット線ＢＬが他のセルへのローレベルの書き込みのためローレベルになっているとき、ノードＩ３０２からアクセストランジスタ３２２の漏洩電流によるビット線ＢＬへの漏洩電流通路ができ、その電位が低下することがある。
帰還制御トランジスタ３２０のしきい値電圧ＶＴ３２０だけハイレベルから低下すると該帰還制御トランジスタ３２０が低抵抗の導通状態となり、インバータ３０４のＰＭＯＳＴ３１４を通して電源供給線ＶＤＤＬから電流が供給されるので、ＨＬ  −  ＶＴ３２０、以下となることはない。
【００８３】
この値が、インバータ３０２の論理しきい値電圧ＶＴ３０２以上であればインバータ３０２は反転することは無く、記憶内容はそのまま保持される。
また、ビット線ＢＬがハイレベルに戻されると漏洩電流通路の電流がビット線からノードＩ３０２へ流れる方向となるのでノードＩ３０２の電位は回復することも考えられるので、やはり記憶内容が反転することはない。
また、ＮＭＯＳＴはそのゲートに導通状態となる信号が印加されていれば、ローレベルの転送効率は良いので、ノードＩ３０２およびノードＱ３０４がローレベルのときは、ノードＩ３０２からインバータ３０４のＮＭＯＳＴ３１６を通してＶＳＳＬ線（その電位はローレベル）への電流通路が構成されているのでＩ３０２の電位は安定化されており、したがってビット線の電位の如何に関わらず記憶内容の反転はない。
【実施例３】
【００８４】
上記の保持状態のとき、帰還制御トランジスタ３２０を常に低抵抗な導通状態にしておけばノードＩ３０２の電位がハイレベルから低下することを防止できる。そのためには帰還回路制御専用ワード線ＣＷＬのハイレベルをＨＬよりＶＴ３２０以上高くしておけば良い。
【００８５】
図１の帰還制御トランジスタがＰＭＯＳＴの場合は、帰還回路制御専用ワード線ＣＷＬのローレベルをＶＳＳＬ（０Ｖ）より低くする必要があったが、負電圧を供給するよりはより高い正電圧を供給する方が容易なのでこの実施例の方が有利な面がある。
実際、ＳＲＡＭセル回路の電源電圧（ＶＤＤＬの電位ＶＤＤ）は、動作速度を速くすることと消費電力を小さくするために、外部回路の電源電圧（ＶＤＤＧ）より低くする傾向があるので、帰還回路制御専用ワード線ＣＷＬ線、読み込み制御専用ワード線ＲＷＬおよび書き込み制御専用ワード線ＷＷＬのハイレベルを外部の電源電圧ＶＤＤＧとすることで解決できる可能性がある。
もちろん、ＶＤＤＧ    ≧    ＶＤＤ  ＋  ＶＴ３２０（またはＶＴ３２２またはＶＴ３２４等、アクセスＮＭＯＳＴのしきい値電圧）であることが望ましい。
【００８６】
具体的には、帰還制御トランジスタにＮＭＯＳＴ５００を用いた第１図の場合には、第５図に示すように、電位保持回路としてＮＭＯＳＴ５００を用い、そのゲートとドレインを接続して外部の電源供給線ＶＤＤＯに接続し、そのソースをＳＲＡＭセルの電源供給線ＶＤＤＬに接続する。
図５は、図４の回路に電位保持回路を設けたＳＲＡＭセル回路の構成図である。
このときＮＭＯＳＴ５００のしきい値電圧をＶＴ３２０以上にしておけば良い。また、ＮＭＯＳＴ５００は各セルに必要ではなく、同じ電源供給線ＶＤＤＬに接続されているセルに共通でも良い。
【００８７】
また、帰還制御トランジスタにＰＭＯＳＴ２２０を用いた第１図の場合には、第６図に示すように、ＰＭＯＳＴ４００を用い、そのゲートとドレインを接続して外部の電源帰還線ＶＳＳＯに接続し、そのソースをＳＲＡＭセルの電源帰還線ＶＳＳＬに接続する。
図６は、図１の回路に電位保持回路を設けたＳＲＡＭセル回路の構成図である。
このときＰＭＯＳＴ４００のしきい値電圧をＶＴ２２０以下にしておけば良い。また、ＰＭＯＳＴ４００は各セルに必要ではなく、同じ電源帰還線ＶＳＳＬに接続されているセルに共通でも良い。このようにすれば、  ＰＭＯＳＴ２２０のゲートに負電圧（ＶＳＳＯの電圧以下）を印加する必要はない。
【００８８】
以上説明したように、本発明のＳＲＡＭセル回路は書き込み動作や読み出し動作を確実にすることに起因するトランジスタ寸法への制約条件が少ないので、例えばＳＲＡＭセル回路を実現可能な最小寸法のトランジスタを出来るだけ用いて構成することも原理的には可能である。
特に、例えば、特許第３５４３１１７号公報、米国特許第７０６１０５５号明細書に開示されているような基板上の絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れるいわゆるフィン型の二重絶縁ゲートゲート電界効果トランジスタ（二つのゲート電極がチャネルを挟んで一体となって形成されているものと、それぞれ電気的に分離されているものとがある）においては、チャネル幅はフィンの高さで決まり、その高さをそれぞれのトランジスタで変更することは容易ではない。
しかし、これらを用いてＳＲＡＭセル回路を構成する場合、本発明を適用すれば同じチャネル幅で構成することができるので、より工程が簡単で、高性能な記憶装置を構成することができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の第一の実施例のシングルビットラインで、帰還回路制御トランジスタを有するＳＲＡＭセル回路の構成図である。
【図２】本発明の第一の実施例で、読み出し動作の説明図である。
【図３】本発明の第一の実施例で、書き込み動作の説明図である。
【図４】本発明の第二の実施例のシングルビットラインで、帰還回路制御トランジスタを有するＳＲＡＭセル回路の構成図である。
【図５】図４の回路に電位保持回路を設けたＳＲＡＭセル回路の構成図である。
【図６】図１の回路に電位保持回路を設けたＳＲＡＭセル回路の構成図である。
【図７】従来のデュアルビットラインＳＲＡＭセル回路の構成図である。
【図８】従来のシングルビットラインＳＲＡＭセル回路の構成図である。
【図９】従来のシングルビットラインで、読み出し専用線を有するＳＲＡＭセル回路の構成図である。
【図１０】従来のシングルビットライン、読み出し専用線を有し、帰還回路制御トランジスタを有するＳＲＡＭセル回路の構成図である。
【符号の説明】
【００９０】
１６、１８、４６、６６、７０、１０２、１０６、２２２、２２４、３２２、３２４    ：アクセストランジスタ
２０、２４、５０、５４、８０、８４、１１０、１１４、２１０、２１４、３１０、３１４    ：インバータを構成するＰＭＯＳＴ
２２、２６、５２、５６、８２、８６、１１２、１１６、２１２、２１６、３１２、３１６    ：インバータを構成するＮＭＯＳＴ
６８、１０４    ：読み出しバッファ用ＮＭＯＳＴ
１００、２２０、３２０    ：帰還制御用トランジスタ
４００  ：電位保持回路を構成するＰＭＯＳＴ
５００  ：電位保持回路を構成するＮＭＯＳＴ
ＢＬ、ＢＬＢ    ：  ビット線
Ｗ−ＢＬ  ：書き込み専用ビット線
Ｒ−ＢＬ  ：読み出し専用ビット線
ＷＬ  ：読み出し、書き込みを制御用ワード線
ＷＷＬ  ：書き込み制御専用ワード線
ＲＷＬ  ：読み出し制御専用ワード線
ＣＷＬ  ：帰還回路制御専用ワード線
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ８、Ｉ９、Ｉ２０２、Ｉ２０４、Ｉ３０２、Ｉ３０４、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ８、Ｑ９、Ｑ２０２、Ｑ２０４、Ｑ３０２、Ｑ３０４、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９、Ｄ１０、Ｄ１１、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、ＶＳ１、ＶＳ２、ＶＳ３、ＶＳ４、ＶＳ５、ＶＳ６、ＶＳ８、ＶＳ９、ＶＳ２０２、ＶＳ２０４、ＶＳ３０２、ＶＳ３０４、ＶＤ１、ＶＤ２、ＶＤ３、ＶＤ４、ＶＤ５、ＶＤ６、ＶＤ８、ＶＤ９、ＶＤ２０２、ＶＤ２０４、ＶＤ３０２、ＶＤ３０４  ：ノード
１２、１４、４２、４４、６２、６４、９２、９４、２０２、２０４    ：インバータ
１２０、２３０、３３０  ：制御回路
１０、４０、６０、９０、２００    ：ＳＲＡＭセル回路
ＨＬ    ：ハイレベル
ＬＬ    ：ローレベル
ＶＤＤＬ    ：電源供給線
ＶＳＳＬ    ：電源帰還線
ＴＣＷ、ＴＣＷＷ    ：ＣＷＬ線のパルス幅
ＴＲＷ、ＴＷＷ    ：ＲＷＬのパルス幅
ＴＲＥ１    ：ＲＷＬ線のパルスの立ち上がりの、ＣＷＬ線のパルス立ち上がりからの遅延時間
ＴＲＥ２    ：ＣＷＬ線のパルスのたち下がりの、ＲＷＬ線のパルスたち下がりのから遅延時間
ＴＷＲ１    ：ＷＷＬ線のパルスの立ち上がりの、ＣＷＬ線のパルス立ち上がりからの遅延時間
ＴＷＲ２    ：ＣＷＬ線のパルスのたち下がりの、ＷＷＬ線のパルスたち下がりのからの遅延時間
ＴＤＲ    ：ビット線のハイレベルが読み出しに十分な電位に低下する時間
ＶＴ２２２    ：ＮＭＯＳＴ２２２のしきい値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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