(57)【特許請求の範囲】
【請求項１】
自動テスト装置ＡＴＥの複数のＡＴＥピンを被測定物ＤＵＴのＤＵＴピンに結合するように構成された結合ユニットであって、
前記複数のＡＴＥピンから複数の第１の刺激信号を受信するように構成されたＡＴＥインタフェースと、
第２の刺激信号を前記ＤＵＴピンに送信するように構成されるＤＵＴインタフェースと、
別の前記ＡＴＥピンからの基準クロック信号（ＡＴＥＣＬＫ）と別のクロック信号（ＳＣＬＫ）とを受信し、前記基準クロック信号（ＡＴＥＣＬＫ）と前記別のクロック信号（ＳＣＬＫ）の比較に基づいて前記別のクロック信号（ＳＣＬＫ）の位相を調節することによって、前記別のクロック信号（ＳＣＬＫ）に基づくリタイミングクロック信号（ＲＴＣＬＫ）を生成するように構成されるクロック回路と、
前記リタイミングクロック信号（ＲＴＣＬＫ）を分周して複数の分周クロック信号（ＤＣＬＫ１〜３）を生成するディバイダ回路と、
前記複数のＡＴＥピンのそれぞれに対し設けられて、前記ＡＴＥインタフェースにより受信される前記第１の刺激信号をそれぞれバッファし、該バッファした信号を転送するように構成され、当該バッファリングと転送が前記基準クロック信号（ＡＴＥＣＬＫ）に同期するように前記基準クロック信号（ＡＴＥＣＬＫ）をトリガ入力とする複数の転送素子を含む同期化回路と、
前記分周クロック信号（ＤＣＬＫ１〜３）に従って動作し、前記転送素子から転送される前記複数の第１の刺激信号をマルチプレクスして、シリアライズされた前記第２の刺激信号を生成するように構成されたマルチプレクサ回路と、
前記リタイミングクロック信号（ＲＴＣＬＫ）をトリガ入力として、前記マルチプレクサ回路から出力される前記第２の刺激信号をバッファし、前記リタイミングクロック信号（ＲＴＣＬＫ）の周波数により決定されるデータレートで前記ＤＵＴインタフェースへ転送する高速転送素子と、
を備える結合ユニット。
【請求項２】
前記同期化回路の転送素子は、１本の前記ＡＴＥピンに対して２つずつ設けられ、
当該２つの転送素子のうち第１の転送素子は、前記基準クロック信号（ＡＴＥＣＬＫ）の立ち上がりエッジが発生すると、前記ＡＴＥピンから受信される前記第１の刺激信号を記憶するように構成され、
当該２つの転送素子のうち第２の転送素子は、前記基準クロック信号（ＡＴＥＣＬＫ）の立ち下がりエッジが発生すると、前記ＡＴＥピンから受信される前記第１の刺激信号を記憶するように構成される、
請求項１に記載の結合ユニット。
【請求項３】
前記高速転送素子と前記ＤＵＴインタフェースとの間に接続されたジッタ挿入回路をさらに備え、
該ジッタ挿入回路は、第１のジッタ変調信号（ＪＭＯＤ）及び第２のジッタ変調信号（ＪＡＭＰ）に従い動作し、前記第１のジッタ変調信号（ＪＭＯＤ）が定義する振幅分布に対応するジッタ分布と前記第２のジッタ変調信号（ＪＡＭＰ）が定義するゲインとを伴うタイムを生成するように構成される、
請求項１又は請求項２に記載の結合ユニット。
【請求項４】
前記ジッタ挿入回路が複数個直列に接続され、該複数のジッタ挿入回路の各々が前記第１のジッタ変調信号（ＪＭＯＤ）と前記第２のジッタ変調信号（ＪＡＭＰ）によって制御される、
請求項３に記載の結合ユニット。
【請求項５】
前記別のクロック信号（ＳＣＬＫ）は、前記ＤＵＴピンにおける前記第２の刺激信号のデータレートに対応する周波数を示し、当該周波数は前記基準クロック信号（ＡＴＥＣＬＫ）の周波数の倍数である、請求項１に記載の結合ユニット。
【請求項６】
自動テスト装置ＡＴＥの複数のＡＴＥピンを被測定物ＤＵＴのＤＵＴピンに結合するように構成された結合ユニットであって、
第１の応答信号を前記ＤＵＴピンから受信するように構成されたＤＵＴインタフェースと、
前記複数のＡＴＥピンに複数の第２の応答信号を送信するように構成されたＡＴＥインタフェースと、
別の前記ＡＴＥピンからの基準クロック信号（ＡＴＥＣＬＫ）と別のクロック信号（ＳＣＬＫ）とを受信し、前記基準クロック信号（ＡＴＥＣＬＫ）と前記別のクロック信号（ＳＣＬＫ）の比較に基づいて前記別のクロック信号（ＳＣＬＫ）の位相を調節することによって、前記別のクロック信号（ＳＣＬＫ）に基づくリタイミングクロック信号（ＲＴＣＬＫ’）を生成するように構成されるクロック回路と、
前記リタイミングクロック信号（ＲＴＣＬＫ’）を分周して複数の分周クロック信号（ＤＣＬＫ１〜３）を生成するディバイダ回路と、
前記リタイミングクロック信号（ＲＴＣＬＫ’）をトリガ入力として、前記ＤＵＴインタフェースにより受信される前記第１の応答信号をバッファし、前記リタイミングクロック信号（ＲＴＣＬＫ’）により定義されるレートで転送する高速転送素子と、
前記分周クロック信号（ＤＬＣＫ１〜３）に従って動作し、前記高速転送素子から転送される前記第１の応答信号をデマルチプレクスして、パラレル化された前記第２の応答信号を生成するように構成されたデマルチプレクサ回路と、
前記複数のＡＴＥピンのそれぞれに対し設けられて、前記デマルチプレクサ回路から受信される前記第２の応答信号をそれぞれバッファし、該バッファした信号を前記ＡＴＥインタフェースに転送するように構成され、当該バッファリングと転送が前記基準クロック信号（ＡＴＥＣＬＫ）に同期するように前記基準クロック信号（ＡＴＥＣＬＫ）をトリガ入力とする複数の転送素子を含む同期化回路と、
を備える結合ユニット。
【請求項７】
前記同期化回路の転送素子は、１本の前記ＡＴＥピンに対して２つずつ設けられ、
当該２つの転送素子のうち第１の転送素子は、前記基準クロック信号（ＡＴＥＣＬＫ）の立ち上がりエッジが発生すると、前記デマルチプレクサ回路から受信される前記第２の応答信号を記憶するように構成され、
当該２つの転送素子のうち第２の転送素子は、前記基準クロック信号（ＡＴＥＣＬＫ）の立ち下がりエッジが発生すると、前記デマルチプレクサ回路から受信される第２の応答信号を記憶するように構成され、
そして、これら第１及び第２の転送素子の出力信号を組み合わせるマルチプレクサを前記同期化回路に備える、
請求項６に記載の結合ユニット。
【請求項８】
前記クロック回路はさらに、前記第１の応答信号と前記リタイミングクロック信号（ＲＴＣＬＫ’）との間の位相差をトラッキングするように構成される請求項６に記載の結合ユニット。
【請求項９】
前記ＤＵＴインタフェースは、前記第１の応答信号が既定の閾値（ＶＴＨ）より大きいか小さいかに依存して、論理値「０」を表す第１の電圧を生成するか、または、論理値「１」を表す第２の電圧を生成するように構成されるコンパレータをさらに備える請求項６に記載の結合ユニット。
【請求項１０】
前記別のクロック信号（ＳＣＬＫ）は、前記ＤＵＴピンにおける前記第１の応答信号のデータレートに対応する周波数を示し、当該周波数は前記基準クロック信号（ＡＴＥＣＬＫ）の周波数の倍数である、請求項６に記載の結合ユニット。
【請求項１１】
前記ディバイダ回路は、前記基準クロック信号（ＡＴＥＣＬＫ）の周波数に分周した分周クロック信号（ＤＣＬＫ３）を生成し、
前記クロック回路は、
前記基準クロック信号（ＡＴＥＣＬＫ）の位相と前記分周クロック信号（ＤＣＬＫ３）の位相とを比較し、当該両クロック信号の位相差に依存する位相差信号（ＰＤ）を生成するように構成された位相比較回路と、
前記位相差信号（ＰＤ）に基づいて前記別のクロック信号（ＳＣＬＫ）の位相調節を行い前記リタイミングクロック信号（ＲＴＣＬＫ、ＲＴＣＬＫ’）を生成する位相調節回路と、
をさらに備える請求項１又は請求項６に記載の結合ユニット。
【請求項１２】
被測定物ＤＵＴに対する刺激信号を少なくとも１本のＤＵＴピンに送信すること、および、前記ＤＵＴの応答信号を少なくとも１本のＤＵＴピンから受信すること、のいずれかまたは両方によって、前記ＤＵＴをテストするように構成された複数のＡＴＥピンを有し、
請求項１〜１１のいずれかに記載された結合ユニットを備える自動テスト装置。
【請求項１３】
各々がテストパターンメモリとテストデータシーケンサとを有する複数のパーピンテストユニットを伴うテスタパーピンアーキテクチャを有する請求項１２に記載の自動テスト装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動テスト装置を使用した集積回路のテストに関する。
【背景技術】
【０００２】
一般に、正しい動作を保証するために集積回路（ＩＣ）をテストする必要がある。特にこれは、ＩＣ開発と製造の間に必要である。製造の場合では、ＩＣは通常、最終的に適用する前にテストを受ける。テスト中に、ＩＣは被測定物（ＤＵＴ）として、種々のタイプの刺激信号に露出され、応答が測定、処理され、通常は、良好な装置で予期される応答と比較される。自動テスト装置（ＡＴＥ）は通常、装置特有のテストプログラムに従ってこれらのタスクを行なう。
【０００３】
ＡＴＥベースの種々のアーキテクチャが集積回路テスト用に適用されてきた。複雑な高速回路をテストするために、パーピンアーキテクチャ(per-pin architecture)に基づいた分散型リソースを備えたＡＴＥが知られている。ここではテストの間、ＤＵＴの多数のピンのうちテストに関連する各ピンを、多数のＡＴＥピン電子部品のうち１つに接続する。これらのＡＴＥはさらに、特に適用されたテスト刺激ベクトルのシーケンスとタイミングを制御する中央リソースを備える。パーピンアーキテクチャは一般に高性能と拡張可能性を提供する。パーピンアーキテクチャＡＴＥの例は、アジレントテクノロジー社のアジレント８３０００、９３０００半導体テストシステムシリーズである。これらのシリーズの詳細は、たとえば、特許文献１、２、３、４、５、６に示す。
【０００４】
集積回路またはチップ上に集積されたシステムのプロセッサ速度は、連続的に増加している。これらの回路またはシステムをテストするために、速度需要に対処できる自動テスト装置を提供することが必要である。しかし現在のＡＴＥでは、基本のアーキテクチャの設計を変えなければデータレートを上げることができない。
【０００５】
【特許文献１】ＥＰ−Ａ−８５９３１８
【特許文献２】ＥＰ−Ａ−８６４９７７
【特許文献３】ＥＰ−Ａ−８８６２１４
【特許文献４】ＥＰ−Ａ−８８２９９１
【特許文献５】ＵＳ−Ａ−５，４９９，２４８
【特許文献６】ＵＳ−Ａ−５，４５３，９９５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ＤＵＴテストを行なう改善された装置を提供することである。
【課題を解決するための手段】
【０００７】
本目的は独立請求項によって解決される。好ましい実施形態は従属請求項に示す。
【０００８】
本発明のアイディアは、ＡＴＥの複数のＡＴＥピンを１本のＤＵＴピンに結合する結合回路（ユニット）を提供することである。したがって、ＡＴＥピンが提供する対応するＡＴＥ刺激信号を１つの刺激信号に多重化（マルチプレクス）すること、および、ＤＵＴピンから提供された１つの応答信号を多数の応答信号にデマルチプレクスすることにより応答信号のデータをパラレル化すること、のいずれかまたは両方が実行される。
【０００９】
本発明はテスタのアーキテクチャまたは技術を実質的に変更せずに、既存のテスタのテストデータレートを大幅に上げることを可能にする。テストデータレートの引き上げは、テストデータをシリアライズまたはパラレル化するピンカプラを追加して提供し、既存のテスタのデータレートを増加させることによって簡単に達成される。
【００１０】
本発明の実施形態は、有利には、システムオンチップ（ＳＯＣ）内の独立してアクセス可能な多数のコア（ＤＵＴコア(DUT-cores)）をパラレルにテストするテスタ内で使用される。ここで、多数のＤＵＴコアのうち１つまたは限定された数のコアだけが超高速データレートでのテストを必要とする。
【００１１】
本発明の１実施形態では、結合ユニットはさらに、選択されたＡＴＥピンから基準クロック信号を受信する。
【００１２】
本発明の別の実施形態では、クロック回路は、基準クロック信号の位相を別のクロック信号の位相と比較する。この別のクロック信号はＤＵＴピンにおける第２の刺激信号および応答信号のいずれかまたは両方のデータレートに対応する周波数を有し、この周波数は基準クロック信号の周波数の倍数である。比較の結果に依存して、当該別のクロック信号の位相を、基準クロック信号の位相に調節することによって、リタイミングクロック信号(retiming clock signal)が生成される。
【００１３】
本発明の別の実施形態では、結合ユニットは、リタイミングクロック信号の周波数を基準クロック信号の周波数に分割することによって、分割されたクロック信号を生成する周波数分割回路（クロックディバイダ回路）を備える。また、位相比較回路が、基準クロック信号の位相と分割されたクロック信号の位相とを比較し、これらクロック信号の位相差に依存して、位相差信号を生成する。
【００１４】
本発明のさらに別の実施形態では、同期化回路が、バッファリング、すなわち、第１の刺激信号のデータを短期間記憶しマルチプレクサ回路(multiplexer circuit)に転送するための転送素子またはフリップフロップを備える。この転送素子は基準クロックを受信するトリガ入力を有する。
【００１５】
別の実施形態では、この転送素子のうち２つの転送素子は、１本のＡＴＥピンで受信された刺激信号のデータを記憶するように構成され、当該２つの転送素子のうち第１の転送素子は、基準クロック信号の立ち上がりエッジが発生するとＡＴＥピンのデータを記憶する機能を有し、当該２つの転送素子のうち第２の転送素子は、基準クロック信号の立下りエッジが発生するとＡＴＥピンのデータを記憶する機能を有する。
【００１６】
別の実施形態では、同期化回路は、デマルチプレクサ回路から受信しＡＴＥに転送するデータをバッファリングする複数の転送素子を備え、この転送素子は基準クロックを受信するトリガ入力を有する。
【００１７】
さらに別の実施形態では、その転送素子のうち２つの転送素子が、１本のＡＴＥピンに転送する応答信号のデータを記憶する機能を有し、これら２つの転送素子のうち第１の転送素子は、基準クロック信号の立ち上がりエッジが発生するとＡＴＥピンに転送するデータを記憶する機能を有し、これら２つの転送素子のうち第２の転送素子は、基準クロック信号の立下りエッジが発生するとＡＴＥピンに転送するデータを記憶する機能を有する。
【００１８】
別の実施形態では、結合ユニットはさらに、第１の応答信号とリタイミングクロック信号のデータとの間の位相差をトラッキングするように構成される。
【００１９】
別の実施形態では、ＤＵＴへの出力の前に接続されるジッタ挿入回路(jitter insertion circuit)を備える。ジッタ挿入回路は、第１のジッタ変調信号を受信する第１の入力と第２のジッタ変調信号を受信する第２の入力とを含む。ジッタ挿入回路は、第１のジッタ変調信号の振幅分布に対応するジッタ分布と第２のジッタ変調信号によって定義されるゲインとを備えた時間ジッタを生成する。
【００２０】
別の実施形態では、複数のジッタ挿入回路を直列に接続し、そのジッタ挿入回路の各々が第１のジッタ変調信号と第２のジッタ変調信号によって制御されることで、ジッタ変調深さ(jitter modulation depth)を大幅に増加（すなわち乗算）することができる。
【００２１】
別の実施形態では、ＤＵＴから受信した第１の応答信号が既定の閾値より大きいか小さいかに依存して、論理値「０」を表す第１の電圧を生成するか、または、論理値「１」を表す第２の電圧を生成する閾値回路（コンパレータ）を備える。これらの値は、リタイミングクロックのレートで読みだされ、フリップフロップへバッファされる。
【００２２】
別の実施形態では、結合ユニットは、被測定物ＤＵＴに対する刺激信号を少なくとも１本のＤＵＴピンに送信すること、および、ＤＵＴの応答信号を少なくとも１本のＤＵＴピンから受信すること、のいずれかまたは両方によってＤＵＴをテストするように構成された複数のＡＴＥピンを伴う自動テスト装置の一部を形成する。
【００２３】
別の実施形態では、本発明は、多数の個別のパーピンテストユニットを有する、いわゆるパーピンテスタの分散アーキテクチャを伴うＡＴＥを使用する。ここで、ＡＴＥのパーピンテストユニットは各々、ＤＵＴの１本のピンだけを処理し、各々がテストパターンメモリとテストデータシーケンサを有する。
【００２４】
しかし、本発明は、主に中央リソースを伴うＡＴＥ、または中央リソースだけしか伴わないＡＴＥでも使用できる。
【００２５】
本明細書で使用する用語「ＡＴＥピン」は、ＡＴＥの電気接点だけを意味するものではなく、さらに、刺激信号を生成するかまたは応答信号を受信し評価するためのリソースを含む、パーピンテストユニットまたはチャネルを意味する。従って、本明細書に使用される用語「ＤＵＴピン」はＤＵＴの電気接点だけを意味するものではなく、ＤＵＴピンを介してアクセス可能なＤＵＴのそれぞれの機能を含んでいるものとする。
【００２６】
本発明は、１つまたは複数の適切なソフトウェアプログラムによって部分的または完全に具体化またはサポートすることができ、このプログラムは、任意の種類のデータ担体上に記憶するかまたは他の方法で提供することができ、任意の適切なデータ処理ユニット内またはデータ処理ユニットによって実行できる。
【発明を実施するための最良の形態】
【００２７】
本発明の他の目的および付随する利点の多くは、次の詳細な説明を付随する図面と共に参照することによって容易によりよく理解されるであろう。実質的または機能的に等しいか類似した特徴は同じ参照記号で参照する。
【００２８】
図１は、以下ＡＴＥピンと呼ぶいくつかのチャネルまたはピンを有するＡＴＥ１０を示す。例として、５本のＡＴＥピンＡＴＥ１〜ＡＴＥ５がチャネルカプラ(channel coupler)２０に接続されている。チャネルカプラ２０はさらに、以下ＤＵＴピンと呼ぶ複数のＤＵＴのピンのうち１本のピンＤ１に結合される。ＡＴＥピンとＤＵＴピンは、ＡＴＥ１０とＤＵＴ３０の間の物理インタフェースとして機能するロードボード１１上に導かれる。このロードボード１１はＡＴＥ１０の一部であってもよい。次の図では、チャネルカプラの異なる実施形態をより詳しく説明する。
【００２９】
図２は、ＡＴＥピンＡＴＥ１〜ＡＴＥ４から受信された刺激信号のデータをシリアライズする、以下チャネルシリアライザ２００と呼ぶチャネルカプラの第１の実施形態を示す。チャンネルシリアライザ２００は、ＡＴＥインタフェース２１０、シリアライザ同期化回路２２０、マルチプレクサ回路２３０、高速転送素子またはフリップフロップ２７０、シリアライザクロック回路２５０、ジッタ挿入回路２４０、ＤＵＴインタフェース２６０を備える。ＡＴＥインタフェース２１０はドライバ２１１〜２１５を備え、ドライバ２１１〜２１５は各々、ＡＴＥピンＡＴＥ１〜ＡＴＥ４の１本のピンを、シリアライザ同期化回路２２０を構成する１対の２つのシングルエッジトリガ転送素子(single edge-triggered transfer elements)またはフリップフロップ２２１〜２２８のデータ入力に接続し、また、第５のＡＴＥピンＡＴＥ５をフリップフロップ２２１〜２２８のトリガ入力およびクロック回路２５０に接続する。これはそれぞれ矢印によって示す。フリップフロップのトリガ入力は上から下へアンティバレント(antivalent)であり、１つおきのトリガ入力の前に示された点（反転記号）で表す。クロック回路２５０は第５のＡＴＥピンＡＴＥ５からの基準クロック（信号）ＡＴＥＣＬＫと、内部または外部のクロック信号生成装置（図示せず）から高速生成装置クロック（信号）ＳＣＬＫを受信する。クロック回路２５０は、この図では以下リタイミングクロックＲＴＣＬＫと呼ぶシリアライザリタイミングクロック（信号）ＲＴＣＬＫを生成する。これはフリップフロップ２７０のトリガ入力と、マルチプレクサ回路２３０の（クロック周波数）ディバイダ回路２３４に供給される。ディバイダ回路は３つのトリガ信号の組を生成し、マルチプレクサ回路２３０をトリガする。ディバイダ回路２３４については、図４を参照しながら詳しく説明する。
【００３０】
マルチプレクサ回路２３０はさらに、第１の４つのフリップフロップ２２１〜２２４の出力信号を受信する第１のマルチプレクサ２３１と、次の４つのフリップフロップ２２５〜２２８の出力信号を受信する第２のマルチプレクサ２３２とを備える。これらのマルチプレクサの出力は、第３のマルチプレクサ２３３の入力に接続される。第３のマルチプレクサ２３３の出力は、フリップフロップ２７０のデータ入力に接続される。フリップフロップ２７０の出力は、ジッタ挿入回路２４０のデータ入力に接続される。ジッタ挿入回路２４０の出力は、ジッタ挿入回路出力をＤＵＴ（図示せず）のＤＵＴピンＤ１にインタフェースさせるＤＵＴインタフェース２６０として機能する出力ドライバに接続される。
【００３１】
ＡＴＥインターフェース２１０はＡＴＥピンＡＴＥ１〜ＡＴＥ５の電気的な終端である。ＡＴＥインタフェース２１０はさらに、ＡＴＥポート構成が不完全であっても耐える保護手段を備えてもよい。
【００３２】
シリアライザ同期化回路２２０は、基準クロックＡＴＥＣＬＫにより決定される時点で、ＡＴＥピンＡＴＥ１〜ＡＴＥ４が提供するデータを中間バッファに記憶し、ＡＴＥピンＡＴＥ１〜ＡＴＥ４の論理的な終端である。マルチプレクサ回路２３０がこのデータを読み出す時点は、基準クロックＡＴＥＣＬＫに対して固定された位相関係を有しないクロック回路２５０が提供するリタイミングクロックＲＴＣＬＫにより決定される。図４では、クロック回路２５０のさらなる詳細を示す。フリップフロップの各対では、第１のフリップフロップは、基準クロックＡＴＥＣＬＫの立ち上がりエッジが発生するとトリガされ、第２のフリップフロップは立ち下がりエッジが発生するとトリガされる。フリップフロップ２２１〜２２８はシングルエッジフリップフロップであり、基準クロックＡＴＥＣＬＫの立ち上がりエッジと立下りエッジで上から下に交互にトリガされる。従って、基準クロックＡＴＥＣＬＫの周波数は、ＡＴＥポートＡＴ１〜ＡＴＥ４が提供する刺激信号のデータレートの半分に相当する。
【００３３】
したがって基準クロックＡＴＥＣＬＫの立ち上がりエッジがたとえば時間Ｔ０に発生すると、フリップフロップ２２１、２２３、２２５、２２７が、ＡＴＥピンＡＴＥ１〜ＡＴＥ４が提供する刺激信号の実際の値を記憶する。基準クロックＡＴＥＣＬＫの次の立ち下がりエッジが時間Ｔ０の後の時間ＤＴに発生すると、フリップフロップ２２２、２２４、２２６、２２８が、ＡＴＥピンＡＴＥ１〜ＡＴＥ４が提供する次の刺激信号の実際の値を記憶する。ここで、時間ＤＴはＡＴＥピンＡＴＥ１〜ＡＴＥ４が提供する刺激信号のデータレートに対応する。
【００３４】
マルチプレクサ回路２３０は、同期化回路２２０のバッファに記憶されたデータをシリアライズする。ディバイダ回路２３４は３つの異なるクロック信号の組を提供する。ここで、リタイミングクロックＲＴＣＬＫの周波数と比較すると、第１のクロック信号は２分割された周波数、第２のクロック信号は４分割された周波数、第３のクロック信号は８分割された周波数を有する。これらのクロック信号のうち選択された信号が、マルチプレクサ２３１、２３２、２３３に供給され、トリガ信号として機能する。第１の（４：１）マルチプレクサ２３１は、最初の２つのＡＴＥピンＡＴＥ１、ＡＴＥ２の受信データを組み合わせる信号を生成する。第２の（４：１）マルチプレクサは、第３のＡＴＥピンＡＴＥ３と第４のＡＴＥピンＡＴＥ４の受信データを組み合わせる。第３の（２：１）マルチプレクサ２３３は、組み合わされた各データを、第１のマルチプレクサ２３１と第２のマルチプレクサ２３２から受信し、さらに、これらのデータ信号を、４本の全部のＡＴＥピンＡＴＥ１〜ＡＴＥ４のデータを含むデータ信号に組み合わせる。この信号は各ＡＴＥピンが提供するデータのデータレートの４倍のデータレートを示す。
【００３５】
マルチプレクサ回路２３０は、高速クロック生成装置から導出されたトリガ信号の組を使用する。したがって、クロック回路２５０は、クロック生成装置信号（別のクロック信号）ＳＣＬＫの位相を、低周波数基準クロックＡＴＥＣＬＫの位相に並べることによって、リタイミングＲＴＣＬＫを生成する。
【００３６】
高速フリップフロップ２７０は、マルチプレクサ回路２３０が生成したデータストリームを中間バッファに記憶し、バッファされたデータをリタイミングクロックＲＴＣＬＫの周波数により決定されるデータレートでジッタ挿入回路２４０に転送する。
【００３７】
ジッタ挿入回路２４０は、マルチプレクサ回路２３０から受信した信号へ調節可能な遅延を挿入する。遅延は、第１のジッタ変調信号ＪＭＯＤと第２のジッタ変調信号ＪＡＭＰで変調される。ジッタ挿入回路２４０の出力は、遅延変化の量と等しい時間ジッタを示す。ジッタ分布はＪＭＯＤの振幅分布に対応する。第１のジッタ変調信号ＪＭＯＤ入力のゲインは第２のジッタ変調信号ＪＡＭＰで調節される。
【００３８】
最大のジッタ変調深さを強調するために、２つ以上のジッタ変調器２４０を直列に接続することができる。これらは共に、ジッタ変調信号ＪＭＯＤとＪＡＭＰによって制御される。
【００３９】
ジッタを出力信号へ挿入しない場合、ジッタ挿入モジュールの電力を落としてもよい。バイパスを切り替え、フリップフロップ２７０からＤＵＴインタフェース２６０へデータ信号を直接転送することもできる。
【００４０】
ＤＵＴインタフェース２６０はＤＵＴピンの電気的な終端である。出力ドライバは、ＤＵＴピンＤ１に対するデータを、たとえば高電圧レベル、低電圧レベル、立ち上がり時間／立下り時間などの異なるパラメータの組に従って成形する。さらに出力ドライバを選択し、極性を逆にしてもよい。
【００４１】
図２に示された実施形態の別法として、基準クロックＡＴＥＣＬＫを２倍の周波数にして、刺激信号のデータレートに対応させてもよい。８つのフリップフロップ２２１〜２２８の代わりに、４つのシングルエッジフリップフロップの組を提供し、刺激信号のビット情報（データ）を、上記の実施形態の２倍の速度で記憶することもできる。この結果、たった１つの４：１マルチプレクサまたは２つの１：２マルチプレクサで、フリップフロップが提供するデータを多重化することができる。
【００４２】
さらに代替としては、シングルエッジフリップフロップ２２１〜２２８の代わりに、４つのデュアルエッジフリップフロップの組を使用する。したがってＡＴＥクロックのクロック周波数は、ＡＴＥピンが提供するデータのデータレートの半分に対応し、図２に示す実施形態と同様になる。
【００４３】
図３は、図２に示し上記に説明したチャネルシリアライザ２００と比較すると反対方向で作動するように構成された、チャネルカプラの第２の実施形態を示す。チャネルパラレライザ(channel parallelizer)３００はコンパレータ３６０、高速フリップフロップ３５０、デマルチプレクサ回路３４０、パラレライザ同期化回路３２０、ＡＴＥインタフェース３１０、パラレライザクロック回路３７０を備える。コンパレータ３６０はＤＵＴピンＤ１に接続されるＤＵＴインタフェースをなし、ＤＵＴ（図３には図示せず）からの高速応答データ信号を受信する。ここでもＡＴＥチャネルＡＴＥ１〜ＡＴＥ５は左側に位置し、ＤＵＴピンは右側に位置する。ここで主な信号の流れは反対、すなわち右側から左側になる。信号の流れは、対応する接続に矢印をつけて示す。しかし、図２と同様に、第５のＡＴＥチャネルＡＴＥ５は、再び基準クロックＡＴＥＣＬＫをチャネルカプラに提供するために使用する。
【００４４】
コンパレータ３６０は入力において、ＤＵＴピンＤ１からの第１の応答信号の高速データ信号と閾値ＶＴＨを受信する。コンパレータ３６０のデータ出力は、高速フリップフロップ３５０のデータ入力に接続する。さらに、コンパレータ３６０はクロック回路３７０にタイミング情報ＴＲＤを供給する。高速フリップフロップ３５０のトリガ入力は、クロック回路３７０に接続され、パラレライザリタイミングクロック（信号）ＲＴＣＬＫ’を受信する。フリップフロップ３５０の出力はデマルチプレクサ回路３４０に接続される。デマルチプレクサ回路３４０は第１のデマルチプレクサ３４１を備え、第１のデマルチプレクサ３４１の入力が高速フリップフロップ３５０の出力に接続される。第１のマルチプレクサ３４１は２つの出力を示す。これらの出力はそれぞれ、第２のデマルチプレクサ３４２と第３のデマルチプレクサ３４３に接続される。デマルチプレクサ回路３４０はさらに、図２のディバイダ回路２３４と同様なディバイダ回路３４４を備える。ディバイダ回路３４４は、パラレライザリタイミングクロックＲＴＣＬＫ’を受信する１つの入力と、異なる周波数を有するデマルチプレクサトリガクロック信号を提供する３つの出力を示す。
【００４５】
コンパレータ３６０はＤＵＴピンＤ１から第１の応答信号を受信する。この信号の振幅は閾値ＶＴＨと比較される。実際の振幅が閾値以上であるかまたは以下であるかに依存して、コンパレータ３６０は、論理値「１」を表す出力信号または論理値「０」を表す出力信号をそれぞれ提供する。
【００４６】
高速フリップフロップ３５０は、コンパレータ３６０の出力信号をバッファし、リタイミングクロックＲＴＣＬＫ’が定義するレートでデマルチプレクサ回路３４０に転送する。
【００４７】
デマルチプレクサ回路３４０は、高速フリップフロップ３５０から受信した高速データ信号を８つのパラレル分岐に分割する。ディバイダ回路３４４は、同期化されているが各々異なる周波数を有する３つのクロック信号の組をデマルチプレクサ３４１、３４２、３４３に提供する。第１の（２：１）デマルチプレクサ３４１は、第２のデマルチプレクサ３４２と第３のマルチプレクサ３４３へ受信データを交互に転送する。これらのデマルチプレクサ３４２、３４３は、受信した各データを同期化回路３２０に供給される各４つのデータ信号にパラレル化する。
【００４８】
パラレライザ同期化回路３２０は、デマルチプレクサ回路３４０が供給する８つのデータ信号の値をバッファし各々（低速）基準クロックＡＴＥＣＬＫでトリガされる、８つのシングルエッジフリップフロップ３２１〜３２８の組を備える。上記のシリアライザ同期化回路のフリップフロップと同様に、上から下に２つのフリップフロップごとにフリップフロップの対を形成し、第１のフリップフロップは基準クロックＡＴＥＣＬＫの立ち上がりエッジが発生するとトリガされ、第２のフリップフロップは立下りエッジが発生するとトリガされる。パラレライザ同期化回路３２０はさらに、各々が上記の１対のフリップフロップを形成する２つのフリップフロップの出力データを組み合わせる（組み合わせなおす）４つのマルチプレクサ３３１〜３３４の組を備え、４つのパラレルデータ信号の組を生成する。これらの信号はさらにパラレライザＡＴＥインタフェース３１０に供給される。
【００４９】
パラレライザクロック回路３７０は、クロック回路３７１と遅延トラッキング回路３７２を含む。これらの回路は実質的に物理的に類似しており、各々は調節可能な遅延線(delay line)を含む。第１と第２の遅延線は直列に接続される。クロック回路３７１は、基準クロックＡＴＥＣＬＫと、８分割周波数(divided-by-eight frequency)を有するリタイミングクロックＲＴＣＬＫ’を表わすディバイダ回路３４４の第３の出力との間の位相差をトラッキングし、第１の遅延線を設定する。遅延トラッキング回路３７２は、ＤＵＴピンＤ１からの入力高速応答データの位相をトラッキングし、第２の遅延線を設定する。図２に関して説明しここには示さないクロック生成装置からの生成装置クロックＳＣＬＫは、接続された遅延線の入力に供給される。接続された遅延線の出力はパラレライザリタイミングクロックＲＴＣＬＫ’を提供する。
【００５０】
図３に示すように、コンパレータ回路を１つだけ使用する代わりに、代替としてコンパレータ３６０は異なるコンパレータ回路の組を備えてもよい。これらのコンパレータ回路は１つまたは複数の差動コンパレータ回路を含み、ＤＵＴから２つの相補的な入力信号ＩＮｐとＩＮｎを受信してもよい。
【００５１】
１代替例では、コンパレータ３６０は特に５つのコンパレータ回路を備え、１つの差動コンパレータ回路がＩＮｐとＩＮｎを比較する。２つのシングルエンドの(single ended)コンパレータ回路を使用して、ＩＮｐかＩＮｎのいずれかを定義された閾値と比較する。第４のコンパレータ回路は、差異入力ＩＮｐとＩＮｐのコモンモードを閾値と比較する。選択信号に依存して、これらの４つのコンパレータ回路のうちの１つを選択し、デマルチプレクサ回路３４０に信号を供給する。さらに、第５のコンパレータ回路も差動コンパレータ回路であり、遅延トラッキング回路３７２に供給されるタイミング情報を生成するために使用する。
【００５２】
代替としては、クロック回路３７０は、シリアライザクロック回路２５０と同様のクロック回路だけを備え、ＤＵＴからの入力信号の位相をトラッキングする手段は含まない。
【００５３】
代替としては、デマルチプレクサ回路３４０は、１つの１対４（１：４）デマルチプレクサデバイス、または、４つのパラレルデータ信号を生成する３つの１対２（１：２）デマルチプレクサの回路で実現する。ついでこれら４つのデータ信号を、基準クロックＡＴＥＣＬＫの周波数と比較すると２倍の周波数に対応するトリガレートで動作する４つのフリップフロップに供給する。
【００５４】
図２と図３で説明した実施形態は、好ましくは１つの物理ユニットへ統合し、このユニットはたとえば、現在のＡＴＥのアップグレードカードを形成する。このカードは、ＡＴＥのロードボードに容易に接続することができる。このアップグレードカードにより、既存のテスタのビルトインソフトウェアを可能なかぎり再利用できるようになる。すなわち、高速測定が既存のＡＴＥチャネルに投影される。
【００５５】
ＡＴＥピンＡＴＥ１〜ＡＴＥ４における刺激信号のデータおよび応答信号のデータのいずれかまたは両方のデータレートは、例として、３．２ギガビット／秒（Ｇｂｐｓ）である。すると、ＡＴＥ５で提供される基準クロックＡＴＥＣＬＫの周波数は１．６ギガヘルツ（ＧＨｚ）となる。従って、シリアライザリタイミングクロックＲＴＣＬＫおよびパラレライザリタイミングクロックＲＴＣＬＫ’の少なくとも一方の周波数は１２．８ＧＨｚでなければならず、ＤＵＴピンＤ１における高速刺激データおよび応答データのいずれかまたは両方は、１２．８Ｇｂｐｓのデータレートを示す。もちろん、刺激データと応答データのデータレートは任意にスケーリングすることができる。
【００５６】
図４は、図２のシリアライザクロック回路２５０の例としての構成図を示す。クロック回路２５０は、位相比較回路を構成する位相検出装置２５１及び低域フィルタ２５２と、位相調節回路を構成するコントロールユニット２５３及び調節可能遅延線部２５４と、を備える。さらに図４には、図２のディバイダ回路２３４を示す。
【００５７】
位相検出装置２５１は、図２に関して説明した基準クロックＡＴＥＣＬＫの位相とクロック生成装置が提供する生成装置クロックＳＣＬＫの位相とを比較する。クロックＳＣＬＫを周波数分割したディバイダ回路２３４の第３のクロック信号ＤＣＬＫ３は基準クロックＡＴＥＣＬＫと同じ周波数を有するが、必ずしも位相が並んでいるわけではない。位相検出装置２５１は位相差を決定し、位相差信号ＰＤを低域フィルタ２５２に提供する。低域フィルタ２５２は、受信した信号の高周波を遮断し、スムーズ化された位相差信号ＦＰＤをコントロールユニット２５３に供給する。コントロールユニット２５３は、調節可能遅延線部２５４に供給される遅延設定値ＤＳを決定する。調節可能遅延線部２５４は受信した遅延設定値に従って自らの遅延を設定する。遅延設定は、たとえば、異なる固定遅延線を共に切り替えることによって行なうことができる。設定された遅延に依存して、高速生成装置クロックＳＣＬＫの位相をシフトし、リタイミングクロックＲＴＣＬＫを生成する。
【００５８】
リタイミングクロックＲＴＣＬＫはディバイダ回路２３４に供給され、ディバイダ回路２３４は別のクロック信号に基づくクロックの組ＤＣＬＫ１〜ＤＣＬＫ３を生成する。ディバイダ回路２３４は８分割モードで作動するので、互いに直列に接続された３つの２分割回路の組を備える。第１の分割されたクロック信号ＤＣＬＫ１は第１の２分割回路によって生成されるので、リタイミングクロック信号ＲＴＣＬＫの周波数の半分を示す。第２の分割されたクロック信号ＤＣＬＫ２は、第２の２分割回路によって生成されるので、リタイミングクロックＲＴＣＬＫの周波数の４分の１を示す。第３の分割されたクロック信号ＤＣＬＫ３は、第３の２分割回路によって生成されるので、リタイミングクロックＲＴＣＬＫの周波数の８分の１を示す。
【００５９】
上述のように、第３の分割されたクロック信号ＤＣＬＫ３は基準クロック信号ＡＴＥＣＬＫと同じ周波数を示す。このクロック信号は位相検出装置２５１へフィードバックされる。電力を供給した時に、通常は両方のクロック信号は互いに並ばない。クロック信号間の定義された位相遅延（たとえば位相遅延＝０）が達成されるまで、コントロールユニット２５３は、調節可能遅延線部２５４の遅延を変える。
【００６０】
コントロールユニット２５３は結合ユニット２００の一部を形成してもよいし、または、結合ユニット２００の外部の別のユニットであってもよい。
【００６１】
図５ａは、図２に示すチャネルシリアライザによるタイミング図であり、上から下に、ＡＴＥピンＡＴＥ１〜ＡＴＥ４に関する刺激データ信号、リタイミングクロックＲＴＣＬＫ、基準クロックＡＴＥＣＬＫ、出力信号ＯＵＴを示す。第１のＡＴＥピンＡＴＥ１が提供する刺激データはデータ１Ａと１Ｂを示し、第２のＡＴＥピンＡＴＥ２が提供する刺激データはデータ２Ａと２Ｂ、第３のＡＴＥピンＡＴＥ３が提供する刺激データはデータ３Ａと３Ｂ、第４のＡＴＥピンＡＴＥ４が提供する刺激データはデータ４Ａと４Ｂを示す。データレートは各々３．２Ｇｂｐｓである。リタイミングクロックＲＴＣＬＫは矩形であり、１２．８ＧＨｚの周波数を示すバランスのとれたデューティサイクル(duty cycle)を有する。基準クロックＡＴＥＣＬＫは矩形であり、１．６ＧＨｚの周波数を示すバランスのとれたデューティサイクルを有する。出力信号は１２．８のＧｂｐｓのデータレートを示し、４本のＡＴＥピンのデータは次のようにシリアライズされる。１Ａ、３Ａ、２Ａ、４Ａ、１Ｂ、３Ｂ、２Ｂ、４Ｂ。
【００６２】
図５ｂは、それぞれ、データ１Ａ’と１Ｂ’を伴う一方の刺激信号を提供するＡＴＥチャネルＡＴＥ１’と、データ２Ａ’と２Ｂ’を伴う他方の刺激信号を提供するＡＴＥチャネルＡＴＥ２’という２つのＡＴＥチャネルに関する代替のチャネルシリアライザのタイミング図を示す。各々は６．４Ｇｂｐｓのデータレートを有する。リタイミングクロックＲＴＣＬＫは図５ａのリタイミングクロックと同様である。基準クロックＡＴＥＣＬＫ’は、３．２ＧＨｚの周波数を伴う矩形信号を示す。出力信号ＯＵＴ’は１２．８Ｇｂｐｓのデータレートを示し、データを次のようにシリアライズする。１Ａ’、２Ａ’、１Ｂ’、２Ｂ’。
【００６３】
上記の説明から、本発明により、任意の数のＡＴＥピンを１本のＤＵＴピンへ結合できることが明らかである。さらに、本発明により、ＤＵＴピンに結合されるＡＴＥピンの数を変えるスイッチを伴うカプラが提供できる。このようなスイッチは、スイッチ信号をクロック回路に送信してクロック周波数を変更し、ディバイダ回路に送信して適切に分割されたクロック信号を生成し、マルチプレクサユニットのマルチプレクサに送信してマルチプレクサスキーマを変更することができる。
【図面の簡単な説明】
【００６４】
【図１】本発明による、ＡＴＥ、ＤＵＴ、ＡＴＥチャネルカプラを備えた全体の構成を共に関連づけて示す図である。
【図２】複数のＡＴＥピンから受信されＤＵＴピンに提供される入力データをシリアライズするチャネルカプラの第１の実施形態の詳細な構成を示す図である。
【図３】ＤＵＴピンから受信され複数のＡＴＥピンに提供されるデータをパラレル化するチャネルカプラの第２の実施形態の詳細な構成を示す図である。
【図４】図２または図３のチャネルカプラ内で使用するクロック信号を生成するクロック回路の例としての構成を示す図である。
【図５ａ】例としてのタイミング図を示す図である。ここで、４本のＡＴＥピンのデータはシリアライズされている。
【図５ｂ】例としてのタイミング図を示す図である。ここで、２本のＡＴＥピンのデータはシリアイズされている。
【符号の説明】
【００６５】
１０ ＡＴＥ
１１ ロードボード
２０ チャネルカプラ
３０ ＤＵＴ
２００ チャネルシリアライザ
２１０ ＡＴＥインタフェース
２１１〜２１５ ドライバ
２２０ シリアライザ同期化回路
２２１〜２２８ フリップフロップ
２３０ マルチプレクサ回路
２３１ マルチプレクサ
２３２ マルチプレクサ
２３３ マルチプレクサ
２３４ ディバイダ回路
２４０ ジッタ挿入回路
２５０ シリアライザクロック回路
２５１ 位相検出装置
２５２ 低域フィルタ
２５３ コントロールユニット
２５４ 調節可能遅延線部
２６０ ＤＵＴインタフェース
２７０ フリップフロップ
３００ チャネルパラレライザ
３１０ ＡＴＥインタフェース
３２０ パラレライザ同期化回路
３２１〜３２８ フリップフロップ
３３１〜３３４ マルチプレクサ
３４０ デマルチプレクサ回路
３４１ デマルチプレクサ
３４２ デマルチプレクサ
３４３ デマルチプレクサ
３４４ ディバイダ回路
３５０ 高速フリップフロップ
３６０ コンパレータ
３７０ パラレライザクロック回路
３７１ クロック回路
３７２ 遅延トラッキング回路
【図１】
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【図２】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図３】
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