(57)【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルと、前記複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線と、前記複数のメモリセルの列にそれぞれ対応して設けられる複数のビット線対とを含むメモリセルアレイと、
前記複数のワード線にそれぞれ対応して設けられ、各々は、対応するワード線が選択されると当該対応するワード線にハイレベルを供給し、対応するワード線が非選択のときはローレベルを供給する複数のワード線制御回路と、
前記複数のメモリセルの列にそれぞれ対応して設けられ、各々は対応する列に配置されたメモリセルに接続され、メモリセルの電源となる電圧を供給する複数の電源線と、
前記複数の電源線に接続され、前記複数の電源線のそれぞれの電圧を制御するセル電圧制御回路とを備え、
前記複数のワード線のうちデータの書込みを対象に選択されたワード線にハイレベルが供給されるとき、前記セル電圧制御回路は、前記複数の電源線のうち非選択の列に対応する電源線には当該選択されたワード線に供給されるハイレベルの電圧よりも高い電圧を供給し、前記複数の電源線のうち選択された列に対応する電源線の電圧を前記非選択の列に対応する電源線の電圧よりも小さくする、スタティック型メモリ。
【請求項２】
前記複数のワード線のうちデータの読出しを対象に選択されたワード線にハイレベルを供給しているとき、前記セル電圧制御回路は、前記複数の電源線のそれぞれに、前記データの読出しを対象に選択されたワード線のハイレベルの電圧よりも高い電圧を供給するように制御する、請求項１に記載のスタティック型メモリ。
【請求項３】
前記データの読出しを対象に選択されたワード線には、前記データの書き込みを対象に選択されたワード線と同じ電圧のハイレベルを供給する、請求項２に記載のスタティック型メモリ。
【請求項４】
前記セル電圧制御回路は、前記複数の電源にそれぞれ接続される複数のセル電源制御ユニットを有し、
各セル電源制御ユニットは、
その接続される電源線と電源電圧を受けるノードとの間を電気的に導通し又は非導通とする第１のトランジスタと、
その接続される電源線と前記電源電圧よりも低い電圧を受けるノードとの間を電気的に導通し又は非導通にする第２のトランジスタとを有し、
前記第１のトランジスタが導通するときは前記第２のトランジスタは非導通であり、前記第１のトランジスタが非導通のときは前記第２のトランジスタは導通する、請求項１に記載のスタティック型メモリ。
【請求項５】
前記複数のメモリセルの各々は、
その入力が第１の記憶ノードに接続され、その出力が第２の記憶ノードに接続される第１のインバータと、
その入力が前記第２の記憶ノードに接続され、その出力が前記第１の記憶ノードに接続される第２のインバータと、
そのメモリセルの配置される行に対応して設けられたワード線にゲートが接続され、前記第１の記憶ノードとそのメモリセルの配置される列に対応するビット線対の一方とを電気的に導通させる第１のＮ型トランジスタと、
そのメモリセルの配置される行に対応して設けられたワード線にゲートが接続され、前記第２の記憶ノードとそのメモリセルの配置される列に対応するビット線対の他方とを電気的に導通させる第２のＮ型トランジスタとを有し、
前記複数のメモリセルの各々において、前記第１及び第２のインバータは、その配置される列に対応して設けられた電源線に接続されている、請求項１乃至４のいずれか一項に記載のスタティック型メモリ。
【請求項６】
前記複数のメモリセルの各々において、
前記第１のインバータは、
メモリセルの配置される列に対応して設けられた電源線にそのソースが接続され、前記第２の記憶ノードにそのドレインが接続され、前記第１の記憶ノードにそのゲートが接続される第１のＰ型トランジスタと、
前記第２の記憶ノードにそのドレインが接続され、前記第１の記憶ノードにそのゲートが接続される第３のＮ型トランジスタとを有し、
前記第２のインバータは、
メモリセルの配置される列に対応して設けられた電源線にそのソースが接続され、前記第１の記憶ノードにそのドレインが接続され、前記第２の記憶ノードにそのゲートが接続される第２のＰ型トランジスタと、
前記第１の記憶ノードにそのドレインが接続され、前記第２の記憶ノードにそのゲートが接続される第４のＮ型トランジスタとを有する、請求項５記載のスタティック型メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと称する。）の書込および読出に関する。
【０００２】
【従来の技術】
データの書込、保持、および読出が随時可能なメモリデバイスであるランダムアクセスメモリ（ＲＡＭ：Random Access Memory）は、記憶データの保持にリフレッシュ動作が必要なダイナミックＲＡＭ（ＤＲＡＭ：Dynamic Random Access Memory）と、リフレッシュ動作が不要なスタティックＲＡＭ（ＳＲＡＭ：Static Random Access Memory）とに大別される。
【０００３】
図１４は、ＳＲＡＭのメモリセルの構成の一例を示す回路図である。図１４には、６個のＭＯＳトランジスタで形成されるいわゆるＣＭＯＳメモリセルが示される。
【０００４】
図１４を参照して、ＭＯＳトランジスタＱＰ１，ＱＰ２，ＱＮ１，ＱＮ２は、記憶ノードＮｍおよび／Ｎｍの信号レベルを保持するための、２個のＣＭＯＳインバータを形成する。なお、ＭＯＳトランジスタＱＮ１，ＱＮ２は、ドライバトランジスタと称する。記憶ノードＮｍおよび／Ｎｍに対するデータの書込および読出は、ワード線ＷＬの活性化（Ｈレベル）に応答するアクセストランジスタＱＮ３およびＱＮ４のオンによって、記憶ノードＮｍおよび／Ｎｍとビット線ＢＬおよび／ＢＬとがそれぞれ結合されることによって実行される。
【０００５】
ワード線ＷＬが非活性化（Ｌレベル）されて、アクセストランジスタＱＮ３およびＱＮ４がオフしている場合には、記憶ノードＮｍおよび／Ｎｍに保持されるデータレベルに応じて、それぞれのＣＭＯＳインバータにおいて、それぞれ異なる導電型のＭＯＳトランジスタがオンする。これにより、メモリセルに保持されるデータレベルに応じて、記憶ノードＮｍおよび／ＮｍはデータのＨレベルに対応する電源電圧ＶＤＤおよびデータのＬレベルに対応する接地電圧ＶＳＳのいずれか一方ずつと選択的に結合される。これにより、周期的にワード線ＷＬをオンしてリフレッシュ動作を実行することなく、メモリセル内にデータを保持することが可能となる。
【０００６】
図１５は、ＳＲＡＭのメモリセルの別の構成の一例を示す回路図である。図１５には、４個のＭＯＳトランジスタと２個の高抵抗Ｒ１およびＲ２で形成されるいわゆる高抵抗負荷型メモリセルが示される。
【０００７】
図１５を参照して、ＭＯＳトランジスタＱＮ１，ＱＮ２は、記憶ノードＮｍおよび／Ｎｍの信号レベルを保持する。高抵抗Ｒ１およびＲ２は、電源電圧ＶＤＤと記憶ノードＮｍおよび／Ｎｍとの間にそれぞれ並列に接続されている。なお、ＭＯＳトランジスタＱＮ１，ＱＮ２は、ドライバトランジスタと称する。記憶ノードＮｍおよび／Ｎｍに対するデータの書込および読出は、ワード線ＷＬの活性化（Ｈレベル）に応答するアクセストランジスタＱＮ３およびＱＮ４のオンによって、記憶ノードＮｍおよび／Ｎｍとビット線ＢＬおよび／ＢＬとがそれぞれ結合されることによって実行される。動作については、上述したＣＭＯＳメモリセルと同様である。なお、以下においては、ＣＭＯＳメモリセルについて説明するが、高抵抗負荷型メモリセルにおいても置換可能である。
【０００８】
上述のＳＲＡＭのメモリセルを設計するときには、メモリセルの安定性を考慮する必要があり、１つの基準として、メモリセル内のアクセストランジスタＱＮ３（ＱＮ４）とドライバトランジスタＱＮ１（ＱＮ２）の電流駆動力の比（以下、β比と称す。）を基準として設計が行なわれる。
【０００９】
β比は、以下の式により計算することができる。
【００１０】
【数１】
0004895439.tif 000002
【００１１】
ここで、ＩＤは、ドライバトランジスタＱＮ１（ＱＮ２）の電流駆動力、ＩＡは、アクセストランジスタＱＮ３（ＱＮ４）の電流駆動力である。
【００１２】
一般的にβ比が大きいほどメモリセルの安定性は、高くなるため、設計時にドライバトランジスタのゲート幅を広げたりアクセストランジスタのゲート長を長くすることによってそれぞれの電流駆動力を変えることにより、β比を大きくすることができる。しかし、このような処理を施した場合、メモリセルの占める面積は増大してしまう問題がある。
【００１３】
このような問題を回避するために、特開平２−３１７１号，特開平２−２６５０９７号には、メモリセルのサイズを変化させること無くワード線に供給する電圧を読出時においては、低下させ、書込時には増加させるワード線駆動回路を用いることによりメモリセルの安定性を高める方式が提案されている。
【００１４】
図１６は、上述のワード線駆動回路を用いたメモリセルアレイの一般的な回路構成である。
【００１５】
各メモリセルの構成は、図１４と同様の構成であるのでその詳細な説明は繰り返さない。
【００１６】
各メモリセルＭＣは、行状にビット線対ＢＬ０および／ＢＬ０〜ＢＬｎおよび／ＢＬｎ（ｎ：自然数。以下、総称して、ビット線対ＢＬおよび／ＢＬと称する）およびワード線ＷＬ０〜ＷＬｍ（ｍ：自然数。以下、総称して、ワード線ＷＬと称する）に対応して配置され、各ワード線ＷＬには、それぞれワード線駆動回路ＷＤが配置されている。また、各ビット線対ＢＬおよび／ＢＬは、入出力制御回路ＩＯＣＴと接続されており、入出力制御回路ＩＯＣＴは、選択カラムにおいて指定されたメモリセルＭＣに対する書込または読出を制御する。
【００１７】
この方式は、読出時においては、ワード線駆動回路ＷＤにより選択されたワード線ＷＬに供給する電圧を低下させ、メモリセルＭＣのアクセストランジスタのゲートに低電圧を与えることにより、アクセストランジスタの電流駆動力ＩＡを減少させ、β比を増加させている。一方、書込時には、ワード線駆動回路ＷＤによりワード線に供給する電圧を増加させることによりアクセストランジスタの電流駆動力ＩＡを増加させることにより書込マージンを確保するものである。
【００１８】
【発明が解決しようとする課題】
しかし、図１６のメモリセルアレイにおける書込動作時において、ビット線対ＢＬ０および／ＢＬ１が選択カラムとして選択され、ワード線ＷＬ０と接続されたメモリセルＭＣに書込をする場合を考える。他のカラムは、非選択状態である。ここで、書込のためにワード線ＷＬ０に高電圧が供給されるとワード線ＷＬ０と接続されたメモリセルＭＣのそれぞれのアクセストランジスタのゲートに高電圧が供給され、選択、非選択に関係無くアクセストランジスタが導通する。
【００１９】
ここで、アクセストランジスタのゲートに高電圧が供給されるため書込のマージンが高い。一方、高電圧によりアクセストランジスタの電流駆動力ＩＡが大きいためβ比が小さくなっており非選択のカラムにあるメモリセルのデータを書換えるすなわちデータ破壊を起こしてしまう可能性が高い。
【００２０】
本発明の目的は、書込または読出においてデータ破壊を起こすことなく、メモリセルの安定性を高めることを目的とする。
【００２１】
【課題を解決するための手段】
本発明のスタティック型メモリは、行列状に配置される複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線と、複数のメモリセルの列にそれぞれ対応して設けられる複数のビット線対とを含むメモリセルアレイと、複数のワード線にそれぞれ対応して設けられ、各々は、対応するワード線が選択されると当該対応するワード線にハイレベルを供給し、対応するワード線が非選択のときはローレベルを供給する複数のワード線制御回路と、複数のメモリセルの列にそれぞれ対応して設けられ、各々は対応する列に配置されたメモリセルに接続され、メモリセルの電源となる電圧を供給する複数の電源線と、複数の電源線に接続され、複数の電源線のそれぞれの電圧を制御するセル電圧制御回路とを備える。複数のワード線のうちデータの書込みを対象に選択されたワード線にハイレベルが供給されるとき、セル電圧制御回路は、複数の電源線のうち非選択の列に対応する電源線には当該選択されたワード線に供給されるハイレベルの電圧よりも高い電圧を供給し、複数の電源線のうち選択された列に対応する電源線の電圧を非選択の列に対応する電源線の電圧よりも小さくする。
【００２２】
好ましくは、複数のワード線のうちデータの読出しを対象に選択されたワード線にハイレベルを供給しているとき、セル電圧制御回路は、複数の電源線のそれぞれに、データの読出しを対象に選択されたワード線のハイレベルの電圧よりも高い電圧を供給するように制御する。
【００２３】
特に、データの読出しを対象に選択されたワード線には、データの書き込みを対象に選択されたワード線と同じ電圧のハイレベルを供給する。
【００２４】
好ましくは、セル電圧制御回路は、複数の電源にそれぞれ接続される複数のセル電源制御ユニットを有する。各セル電源制御ユニットは、その接続される電源線と電源電圧を受けるノードとの間を電気的に導通し又は非導通とする第１のトランジスタと、その接続される電源線と電源電圧よりも低い電圧を受けるノードとの間を電気的に導通し又は非導通にする第２のトランジスタとを有する。第１のトランジスタが導通するときは第２のトランジスタは非導通であり、第１のトランジスタが非導通のときは第２のトランジスタは導通する。
【００２５】
好ましくは、複数のメモリセルの各々は、その入力が第１の記憶ノードに接続され、その出力が第２の記憶ノードに接続される第１のインバータと、その入力が第２の記憶ノードに接続され、その出力が第１の記憶ノードに接続される第２のインバータと、そのメモリセルの配置される行に対応して設けられたワード線にゲートが接続され、第１の記憶ノードとそのメモリセルの配置される列に対応するビット線対の一方とを電気的に導通させる第１のＮ型トランジスタと、そのメモリセルの配置される行に対応して設けられたワード線にゲートが接続され、第２の記憶ノードとそのメモリセルの配置される列に対応するビット線対の他方とを電気的に導通させる第２のＮ型トランジスタとを有する。複数のメモリセルの各々において、第１及び第２のインバータは、その配置される列に対応して設けられた電源線に接続されている。
【００２６】
特に、複数のメモリセルの各々において、第１のインバータは、メモリセルの配置される列に対応して設けられた電源線にそのソースが接続され、第２の記憶ノードにそのドレインが接続され、第１の記憶ノードにそのゲートが接続される第１のＰ型トランジスタと、第２の記憶ノードにそのドレインが接続され、第１の記憶ノードにそのゲートが接続される第３のＮ型トランジスタとを有する。第２のインバータは、メモリセルの配置される列に対応して設けられた電源線にそのソースが接続され、第１の記憶ノードにそのドレインが接続され、第２の記憶ノードにそのゲートが接続される第２のＰ型トランジスタと、第１の記憶ノードにそのドレインが接続され、第２の記憶ノードにそのゲートが接続される第４のＮ型トランジスタとを有する。
【００３０】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付しその説明は繰返さない。
【００３１】
（実施の形態１）
図１は、本発明の実施の形態１に従う半導体記憶装置１０００の構成を示す概略ブロック図である。
【００３２】
半導体記憶装置１０００は、ＳＲＡＭに代表される、リフレッシュ動作を実行することなく記憶データを保持することが可能なスタティック型のメモリデバイスである。
【００３３】
図１を参照して、半導体記憶装置１０００は、行アドレス信号ＲＡ０〜ＲＡｉ（ｉ：自然数）を受ける行アドレス端子６と、列アドレス信号ＣＡ０〜ＣＡｊ（ｊ：自然数）を受ける列アドレス端子７と、読出／書込制御信号／Ｗ、チップセレクト信号／ＣＳ、アウトプットイネーブル信号／ＯＥ等の制御信号を受ける制御信号端子８と、入力データＤを受けるデータ入力端子１３と、出力データＱを出力するデータ出力端子１４と、接地電圧ＧＮＤおよび電源電圧ＶＤＤをそれぞれ受ける電源端子１および２とを備える。電源電圧ＶＤＤよび接地電圧ＧＮＤは、半導体記憶装置１０００の各内部回路に伝達される。
【００３４】
半導体記憶装置１０００は、制御信号に応答して、半導体記憶装置１０００の内部動作を制御するコントロール回路１２と、列状に配置された複数のブロックメモリセルを有するメモリセルアレイ５と、行アドレス信号ＲＡ０〜ＲＡｉをデコードしてメモリセル行の選択を実行する行選択回路３と、列アドレス信号ＣＡ０〜ＣＡｊをデコードしてメモリセル列の選択を実行する列選択回路１１と、列選択回路１１の列選択結果に基づいて、データ信号線４と結合する入出力制御回路９と、データ信号線４とデータ入力端子１３およびデータ出力端子１４との間でデータの授受を実行するデータ入出力回路１０とを備える。
【００３５】
入出力制御回路９は、データ信号線４により入力される入力データＤをメモリセルアレイ５に書込むためのライトドライバや、入出力線４に伝達される読出データを増幅するためのアンプ回路等を含む。
【００３６】
半導体記憶装置１０００は、電源投入時において、アドレス信号によって選択されたメモリセルに対してデータの読出および書込動作を実行する動作状態と、各メモリセルにおいてデータ保持を実行するスタンバイ状態との２つの状態を有する。
【００３７】
図２は、メモリセルアレイ５、入出力制御回路９および行選択回路３に含まれるワード線制御回路ＷＣ０〜ＷＣｍ、の回路構成を示す図である。
【００３８】
メモリセルアレイ５は、ワード線ＷＬ０〜ＷＬｍと、ビット線対ＢＬ０および／ＢＬ０〜ＢＬｎおよび／ＢＬｎと、メモリセルＭＣとを含む。各メモリセルＭＣの回路構成は、図１４で示したのと同様なのでその詳細な説明は繰り返さない。なお、図１５で示したメモリセルＭＣとも置換可能である。各メモリセルＭＣは、行列状に配置され、行に対応してワード線ＷＬ０〜ＷＬｍおよび列に対応してビット線対ＢＬ０および／ＢＬ０〜ＢＬｎおよび／ＢＬｎが配置されている。また、入出力制御回路９は、各ビット線対ＢＬおよび／ＢＬと接続され、入出力制御回路９を介して各ビット線対ＢＬおよび／ＢＬごとのデータの入出力が、データ信号線４として機能する入出力線ＩＯ０〜ＩＯｎのそれぞれと行なわれる。
【００３９】
図３は、ワード線制御回路ＷＣ０の回路構成を示す図である。
他のワード線制御回路ＷＣ１〜ＷＣｍの回路構成については、ワード線制御回路ＷＣ０の回路構成と同様なのでその詳細な説明は繰り返さない。
【００４０】
ワード線制御回路ＷＣ０は、ＰチャンネルＭＯＳトランジスタ１０１，１０２，１０４と、ＮチャンネルＭＯＳトランジスタ１０５と、インバータ１０３とを含む。
【００４１】
ＰチャンネルＭＯＳトランジスタ１０４およびＮチャンネルＭＯＳトランジスタ１０５は、ノードＮ１と接地電圧ＧＮＤとの間に直列に接続され、その接続点は、ワード線ＷＬ０と接続される。また、それぞれのゲートは、ワード線選択信号ＥＷ０を受ける。ＰチャンネルＭＯＳトランジスタ１０１は、高電圧ＶＤＤとノードＮ１との間に接続され、そのゲートは、選択信号ＳＥＷ０を受ける。ＰチャンネルＭＯＳトランジスタ１０２は、低電圧ＶＤＤ＃とノードＮ１との間にＰチャンネルＭＯＳトランジスタ１０１と並列に接続され、そのゲートは、インバータ１０３を介して選択信号ＳＥＷ０の反転信号を受ける。
【００４２】
ワード線制御回路ＷＣ０の回路動作について図４のテーブルを用いて説明する。ワード線ＷＬ０が選択される場合、ワード線選択信号ＥＷ０は、「Ｌ」レベルであり、非選択の場合、ワード線選択信号ＥＷ０は、「Ｈ」レベルである。
【００４３】
ここで、ワード線ＷＬ０が選択されて読出を行なう場合には、選択信号ＳＥＷ０を「Ｈ」レベルに設定する。ＰチャンネルＭＯＳトランジスタ１０２のゲートには、インバータ１０３により選択信号ＳＥＷ０の反転信号である「Ｌ」レベルが入力されるので、ＰチャンネルＭＯＳトランジスタ１０２がオンとなり「Ｈ’」レベルである低電圧ＶＤＤ＃がワード線ＷＬ０に供給される。すなわち、ワード線ＷＬ０に接続されている各メモリセル内の各アクセストランジスタのゲートに低電圧が供給され、各アクセストランジスタにおける電流駆動力ＩＡが減少するため、β比が増加する。したがって、各メモリセルＭＣの安定性が高くなり、読出におけるデータ破壊を回避することができる。
【００４４】
一方、書込を行なう場合には、選択信号ＳＥＷ０を「Ｌ」レベルにする。ＰチャンネルＭＯＳトランジスタ１０１のゲートに選択信号ＳＥＷ０の「Ｌ」レベルが入力され、ＰチャンネルＭＯＳトランジスタ１０２がオンとなり「Ｈ」レベルすなわち高電圧ＶＤＤがワード線ＷＬ０に供給される。
【００４５】
データの書込時には、前述したようにワード線ＷＬ０と接続された複数のメモリセルＭＣすべてのアクセストランジスタの電流駆動力ＩＡが増加するため、非選択である書込を行なわないメモリセルＭＣについても誤書込が行なわれる可能性が非常に高い。
【００４６】
そこで、再び図２を参照して、本発明の実施の形態１では、各列毎に選択、非選択を実行するのではなく各列に対するビット線対ＢＬおよび／ＢＬ毎に入出力線ＩＯ０（〜ＩＯｎ）をそれぞれ設けることにより各列のそれぞれに対して書込または、読出を同時に実行する入出力制御回路９を設ける構成となっている。
【００４７】
この構成により、各列に対する選択および非選択を無くしてすべてのビット線対ＢＬ０および／ＢＬ０〜ＢＬｎおよび／ＢＬｎを選択することによりデータの書込時における非選択メモリセルの誤動作を防止し、各メモリセルＭＣの安定性を高めることができる。
【００４８】
（実施の形態２）
図５は、実施の形態２に従う、ワード線制御回路ＷＣ０と置換可能なワード線制御回路ＷＣ０Ａの回路構成を示す図である。なお、ワード線制御回路ＷＣ０Ａは、ワード線制御回路ＷＣ１〜ＷＣｍとも置換可能である。
【００４９】
ワード線制御回路ＷＣ０Ａは、インバータ１１０と、トランスファーゲート１１１とを含む。
【００５０】
インバータ１１０とトランスファーゲート１１１とは、直列に接続され、その終端は、ワード線ＷＬ０と接続されている。インバータ１１０は，ワード線選択信号ＥＷ０を受ける。トランスファーゲート１１１のゲートは、一方に電源電圧ＶＤＤを受け他方に、選択信号ＳＥＷ０を受けて動作する。
【００５１】
ワード線制御回路ＷＣ０Ａの回路動作について図６のテーブルを用いて説明する。ワード線選択信号ＥＷ０が「Ｌ」レベルの場合、ワード線ＷＬ０が選択される。ワード線選択信号ＥＷ０は、「Ｈ」レベルの場合ワード線ＷＬ０は、非選択となる。ここで、ワード線ＷＬ０が選択されて読出を行なう場合には、選択信号ＳＥＷ０を「Ｈ」レベルにし、書込を行なう場合には、選択信号ＳＥＷ０を「Ｌ」レベルにする。
【００５２】
すなわち、読出時には、選択信号ＳＥＷ０を「Ｈ」レベルにし、トランスファーゲート１１１をオフにすることにより、ワード線ＷＬ０の電圧レベルがトランスファーゲートの閾値電圧Ｖｔｈの分電圧レベルが下がり、「Ｈ’」レベル（Ｈ’＝ＶＤＤ−Ｖｔｈ）となる。一方、書込時には、選択信号ＳＥＷ０を「Ｌ」レベルにし、ワード線ＷＬ０の電圧レベルを「Ｈ」レベルすなわち高電圧ＶＤＤを供給する。
【００５３】
この構成にすることにより、低電圧ＶＤＤ＃を用いることなく低電圧を生成することによってワード線制御回路ＷＣ０Ａの回路構成を簡素化することができレイアウト面積も小さくすることができる。
【００５４】
（実施の形態３）
図７は、実施の形態３に従うメモリセルアレイ５＃および入出力制御回路９の回路構成を示す図である。
【００５５】
実施の形態１と異なる点は、メモリセルアレイ５をメモリセルアレイ５＃に置換した点にあり、特に、ワード線制御回路ＷＣをメモリセルアレイ５＃内に設けた点にある。その他の回路構成については、実施の形態１で説明したのと同様なのでその詳細な説明は繰り返さない。
【００５６】
本発明の実施の形態３の目的は、実施の形態１と異なり、すべてのビット線対ＢＬ０および／ＢＬ０〜ＢＬｎおよび／ＢＬｎを用いてデータ読出または書込を行なうのではなく、メモリセルアレイを一定領域ごとに分割することにより、分割によって生じた一単位領域のみを指定してデータの読出または書込をすることである。
【００５７】
メモリセルアレイ５＃は、ワード線ＷＬ０〜ＷＬｍ（以下、総称してワード線ＷＬと称する）と、複数のメモリセルＭＣを含む、セルブロックＣＢＬ０〜ＣＢＬ＿ｋ（ｋ：自然数。以下、総称してセルブロックＣＢＬとする。）と列選択線ＳＣ０〜ＳＣｋ（以下、総称して列選択線ＳＣと称する。）と、ビット線帯２０とを含む。各セルブロックＣＢＬは、列状に配置され、行に対応して各ワード線ＷＬおよび列に対応して各列選択線ＳＣがそれぞれ設けられている。
【００５８】
ここで、各列選択線ＳＣおよび各ワード線ＷＬに対応して設けられるセルブロックＣＢＬの一部分を含む単位領域をセルユニットＣＵとする。
【００５９】
図７では、列選択線ＳＣ０およびワード線ＷＬ０に対応して設けられるセルユニットＣＵ０について図示しているが、他の部分においても同様の構成となるので詳細な説明は繰り返さない。
【００６０】
入出力制御回路９は、いずれか１つのセルブロックＣＢＬを選択してＮ＋１ｂｉｔのデータを読出して、データ信号線４として機能する入出力線ＩＯ０〜ＩＯｎにデータを送信する。また、入出力線ＩＯ０〜ＩＯｎからのデータを受けて、選択されたいずれかのセルブロックＣＢＬにＮ＋１ｂｉｔのデータの書込を行なう。ビット線帯２０は、各セルブロックＣＢＬと入出力制御回路９との間において、各セルブロックＣＢＬに配置されているメモリセルＭＣに対応して列状に配置されている複数のビット線対の集合体である。本回路では、Ｎ＋１ビットのデータの授受がそれぞれの各セルブロックＣＢＬと行なわれるため、ビット線帯２０は、Ｎ＋１個のビット線対ＢＬおよび／ＢＬを有している。
【００６１】
図８は、セルユニットＣＵ０の回路構成を示す図である。
セルユニットＣＵ０は、列状に配置された、列選択線ＳＣ０と、ビット線対ＢＬ０および／ＢＬ０〜ＢＬｎおよび／ＢＬｎと、行状に配置された、ワード線ＷＬ０およびサブワード線ＳＷと、サブワード線ＳＷおよび各ビット線対ＢＬ０および／ＢＬ０（〜ＢＬｎおよび／ＢＬｎ）と接続されるメモリセルＭＣと、ＮＡＮＤ回路２０１、ワード線制御回路ＷＣ０とを含む。なお、Ｎ＋１ｂｉｔのデータの書込または読出が行なわれるためメモリセルＭＣの個数は、Ｎ＋１個である。
【００６２】
ＮＡＮＤ回路２０１は、ワード線ＷＬ０および列選択線ＳＣ０との入力を受けてワード線制御回路ＷＣ０に信号を伝達する。ワード線制御回路ＷＣ０は、ＮＡＮＤ回路２０１からの信号を受けて動作し、サブワード線ＳＷに信号を伝達する。ワード線制御回路ＷＣ０は、実施の形態１で示したのと同様なのでその詳細な説明は繰り返さない。
【００６３】
セルユニットＣＵ０の回路動作について説明する。
ワード線ＷＬ０が選択されて「Ｈ」レベルとなり、セルブロックＣＢＬ０以外のセルブロックＣＢＬが選択されている場合には列選択線ＳＣ０が「Ｌ」レベルであるため、ＮＡＮＤ回路２０１の出力信号は、「Ｈ」レベルである。したがって、ワード線制御回路ＷＣ０は駆動しないためサブワード線ＳＷには、「Ｌ」レベルを伝達し、セルユニットＣＵ０のメモリセルＭＣは、動作しない。一方、セルブロックＣＢＬ０が選択されている場合には列選択線ＳＣ０が「Ｈ」レベルとなるため、ＮＡＮＤ回路２０１の出力信号は、「Ｌ」レベルである。したがって、ワード線制御回路ＷＣ０が駆動するためサブワード線の電圧レベルは、書込または読出によりそれぞれ「Ｈ」レベルまたは「Ｈ’」レベルとなり、セルユニットＣＵ０のサブワード線ＳＷと接続されるすべてのメモリセルＭＣに対して、書込または読出が行なわれる。なお、本発明の実施の形態３の構成と異なり、ワード線ＷＬを用いずそれぞれのサブワード線ＳＷが独立に行選択回路３と接続され、書込または読出の指示が行なわれる場合も考えられるが、本発明のほうがワード線ＷＬを設けることにより回路構成を簡易にすることができる点で効率的である。
【００６４】
本実施の形態３によるメモリセルアレイ５＃の構成により、メモリセルを分割し、セルブロックＣＢＬごとに書込または読出を実行するため、ワード線制御回路ＷＣを用いた場合であっても他のセルブロックＣＢＬにおけるメモリセルＭＣに対する誤書込や読出によるデータ破壊を防止することができる。
【００６５】
（実施の形態４）
図９は、本発明の実施の形態４に従うメモリセルアレイ５＃１、ワード線制御回路ＷＣ＃０〜ＷＣ＃ｍ（以下、総称して、ワード線制御回路ＷＣ＃と称する。）およびセル電圧制御回路４００の回路構成を示す図である。各ワード線制御回路ＷＣ＃は、行選択回路３＃に含まれ、セル電圧制御回路４００は、入出力制御回路９に含まれる。
【００６６】
本発明の実施の形態４は、列毎に配置されたメモリセルＭＣのセル電圧を可変にすることにより書込または読出におけるメモリセルＭＣの安定性を図ることを目的とする。
【００６７】
メモリセルアレイ５＃１は、メモリセルアレイ５と比較して異なる点は、各列に対応してメモリセルの電圧信号線Ｖ０〜Ｖｍ（以下、総称して、電圧信号線Ｖと称する。）を配置した点にある。その他の回路構成については、実施の形態１で説明したのと同様なのでその詳細な説明は繰り返さない。
【００６８】
セル電圧制御回路４００は、セル電圧制御ユニットＶＣ０〜ＶＣｎ(以下、総称して、セル電圧制御ユニットＶＣと称す。）を含み、各セル電圧制御ユニットＶＣは、それぞれ電圧信号線Ｖ０〜Ｖｍを通して、各列に対応するメモリセルＭＣにセル電圧を供給する。
【００６９】
図１０は、ワード線制御回路ＷＣ＃０の回路構成を示す図である。ここで、ワード線制御回路ＷＣ＃０は、他のワード線制御回路ＷＣ＃０からＷＣ＃ｍの回路構成と同様であり、その詳細な説明は繰り返さない。
【００７０】
ワード線制御回路ＷＣ＃０は、実施の形態１および２で説明したワード線制御回路ＷＣ０およびＷＣ＃Ａと異なる点は、書込時および読出時ともにワード線Ｗ０に供給する電圧を低電圧にする点にある。
【００７１】
ワード線制御回路ＷＣ＃０は、ＰチャンネルＭＯＳトランジスタ５００およびＮチャンネルＭＯＳトランジスタ５０１とを含む。ＰチャンネルＭＯＳトランジスタ５００およびＮチャンネルＭＯＳトランジスタ５０１は、低電圧ＶＤＤ＃と接地電圧ＧＮＤとの間に接続され、その接続点は、ワード線ＷＬ０と接続されている。また、それぞれのゲートは、ワード線選択信号ＥＷ０を受ける。
【００７２】
ワード線制御回路ＷＣ＃０の回路動作について説明する。
ワード線選択信号ＥＷ０が「Ｌ」レベルの場合にワード線ＷＬ０が選択される。すなわち、ＰチャンネルＭＯＳトランジスタ５００がオンし、低電圧ＶＤＤ＃がワード線ＷＬ０に供給される。一方、ワード線選択信号ＥＷ０が「Ｈ」レベルの場合には、ＮチャンネルＭＯＳトランジスタ５０１がオンし、ワード線ＷＬ０には、接地電圧ＧＮＤ（「Ｌ」レベル）が供給されワード線ＷＬ０は、非選択である。かかる構成にすることにより、アクセストランジスタに供給される電圧は、書込または読出ともに低電圧となる。したがって、アクセストランジスタの電流駆動力ＩＡが小さくなるためβ比が上がり書込および読出ともに安定性が保証される。
【００７３】
図１１は、ワード線制御回路ＷＣ＃０の変形例であるワード線制御回路ＷＣ＃＃０の回路構成を示す図である。
【００７４】
ワード線制御回路ＷＣ＃＃０は、インバータ５０２およびＮチャンネルＭＯＳトランジスタ５０３とを含む。
【００７５】
インバータ５０２およびＮチャンネルＭＯＳトランジスタ５０３は、直列に接続され、その終端は、ワード線ＷＬ０と接続される。インバータ５０２は、ワード線選択信号ＥＷ０の入力を受ける。ＮチャンネルＭＯＳトランジスタ５０３のゲートは、電源電圧ＶＤＤを受ける。
【００７６】
ワード線制御回路ＷＣ＃＃０の回路動作について説明する。
ワード線選択信号ＥＷ０が「Ｌ」レベルのときワード線ＷＬ０が選択される。その電圧レベルは、ＮチャンネルＭＯＳトランジスタ５０３の閾値電圧Ｖｔｈ分下がりＶＤＤ−Ｖｔｈの電圧がワード線ＷＬ０に供給される。一方、ワード線選択信号ＥＷ０が「Ｈ」レベルのときワード線ＷＬ０は、非選択である。
【００７７】
この回路構成により、低電圧ＶＤＤ＃を用いることなく低電圧を内部発生させることができ、回路の簡素化とともにレイアウト面積を小さくすることができる。
【００７８】
次に、セル電圧制御回路４００に含まれるセル電圧制御ユニットＶＣ０について説明する。ここでは，セル電圧制御ユニットＶＣ０について取り上げるがその他のセル電圧制御ユニットＶＣ１〜ＶＣｎについても同様でありその詳細な説明は繰り返さない。
【００７９】
図１２は、セル電圧制御ユニットＶＣ０の回路構成を示す図である。
セル電圧制御ユニットＶＣ０は、列状に配置されているメモリセルＭＣのセル電圧を可変にすることを目的とする。
【００８０】
セル電圧制御ユニットＶＣ０は、ＰチャンネルＭＯＳトランジスタ６００および６０２と、インバータ６０１とを含む。
【００８１】
ＰチャンネルＭＯＳトランジスタ６００および６０２は、低電圧ＶＤＤ＃および高電圧ＶＤＤのそれぞれと電圧信号線Ｖ０との間に並列に接続される。ＰチャンネルＭＯＳトランジスタ６００のゲートは、電圧選択信号ＳＶ０（以下、総称して、電圧選択信号ＳＶと称する。）を受ける。ＰチャンネルＭＯＳトランジスタ６０２のゲートは、インバータ６０１を介して電圧選択信号ＳＶ０を受ける。
【００８２】
セル電圧制御ユニットＶＣ０の回路動作について説明する。
電圧選択信号ＳＶ０が「Ｌ」レベルの時には、ＰチャンネルＭＯＳトランジスタ６００がオンし、電圧信号線Ｖ０に低電圧ＶＤＤ＃が供給される。一方、電圧選択信号ＳＶ０が「Ｈ」レベルの時には、高電圧ＶＤＤが供給される。
【００８３】
したがって、高電圧ＶＤＤをセル電圧として用いた場合には、高電圧ＶＤＤが供給される各メモリセルＭＣのドライバトランジスタの電流駆動力ＩＤが上がるためβ比が大きくなる。一方、低電圧ＶＤＤ＃をセル電圧として用いた場合には、低電圧が供給される各メモリセルＭＣのドライバトランジスタの電流駆動力ＩＤが下がるためＢ比が小さくなる。
【００８４】
図１３は、セル電圧制御ユニットＶＣ０の変形例であるセル電圧制御ユニットＶＣ＃０の回路構成を示す図である。
【００８５】
セル電圧制御ユニットＶＣ＃０は、インバータ６０３およびトランスファーゲート６０４を含む。
【００８６】
トランスファーゲート６０４は、高電圧ＶＤＤと電圧信号線Ｖ０との間に設けられ、そのゲートはともに、インバータ６０３を介して電圧選択信号ＳＶ０の反転信号を受ける。
【００８７】
セル電圧制御ユニットＶＣ＃０の回路動作について説明する。
電圧選択信号ＳＶ０が「Ｈ」レベルの場合、電圧信号線Ｖ０に供給される電圧は、高電圧ＶＤＤである。一方、電圧選択信号ＳＶ０が「Ｌ」レベルの場合、電圧信号線Ｖ０に供給される電圧は、トランスファーゲート６０４がオフであるため閾値電圧Ｖｔｈ分下がり、ＶＤＤ−Ｖｔｈの電圧を電圧信号線Ｖ０に供給する。
【００８８】
かかる構成により、別に低電圧ＶＤＤ＃を設けることなく低電圧を生成することができ回路の簡素化およびレイアウト面積を小さくすることができる。
【００８９】
再び図９を参照して、本発明の実施の形態４の回路動作について説明する。
ここで、ワード線ＷＬ０およびビット線対ＢＬ０および／ＢＬ０と接続されているメモリセルＭＣの書込および読出に注目する。
【００９０】
ワード線ＷＬ０を選択する場合、ワード線選択信号ＥＷ０は、「Ｌ」レベルである。この場合、低電圧ＶＤＤ＃がワード線ＷＬ０に供給される。
【００９１】
ここで、データ読出について考えると、各セル電圧制御ユニットＶＣに供給する電圧選択信号ＳＶを「Ｈ」レベルにすることにより、高電圧ＶＤＤが電圧信号線Ｖ０〜Ｖｍに供給され選択されたワード線ＷＬ０と接続された各メモリセルＭＣのβ比が増加する。したがって、メモリセルＭＣは、さらに安定性が保証され読出によるデータ破壊は生じない。
【００９２】
次にデータ書込について考える。ここで、上述したβ比について再び考えるとβ比が増加すればそれだけメモリセルの安定性は保証されデータ破壊が起こる可能性は低くなるが、その反面あまりに高すぎると、書込が困難になる。
【００９３】
そこで、書込の対象であるセル電圧制御回路４００のセル電圧制御ユニットＶＣ０については、電圧選択信号ＳＶ０を「Ｌ」レベルにすることにより、電圧信号線Ｖ０の電圧を低電圧ＶＤＤ＃に設定する。一方、書き込みの対象で無いセル電圧制御ユニットＶＣ１〜ＶＣｍについては、各電圧選択信号ＳＶを「Ｈ」レベルにすることにより電圧信号線Ｖ１〜Ｖｍの電圧を高電圧ＶＤＤに設定する。
【００９４】
かかる構成により書込の対象であるメモリセルＭＣに対しては、β比を下げて書込を容易にし、他の非選択のメモリセルＭＣに対しては、β比を上げることにより誤書込を防ぐことができる。
【００９５】
本発明の実施の形態４によりメモリセルＭＣのセル電圧を読出、書込によって、変化させることにより、選択的にメモリセルＭＣの安定性と書込マージンを高めることができる。また書込時以外は、メモリセルＭＣのセル電圧を低電圧に低下させておくことにより、スタンバイ時のリーク電流を低減させることができる。
【００９６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９７】
【発明の効果】
請求項１および９記載の半導体記憶装置によれば、選択されたワード線と接続されているワード線制御回路の電圧を高電圧または低電圧にすることにより選択ワード線に接続されている複数の選択メモリセルのデータの書込または読出の安定性を高め、データ破壊が起こらないようにすることができる。
【００９８】
請求項２および９記載の半導体記憶装置によれば、各ブロック毎に書込または読出を指示するため、各ブロックにおける選択ワード線に接続されている複数の選択メモリセルのデータの書込または読出の安定性を高め、データ破壊が起こらないようにすることができる。
【００９９】
請求項３記載の半導体記憶装置によれば、各ブロックの各々において、同一の行を構成する、ワード線に対応するメインワード線と、各ブロックにおいて配置されるブロック選択線をもちいることによって、効率的に、各ブロックにおけるワード線を指定することができ、回路構成を請求項３よりも簡易にすることができる。
【０１００】
請求項４記載の半導体記憶装置によれば、書込時にワード線制御回路の電圧を高電圧、読出時に低電圧とすることにより選択ワード線に接続されている複数の選択メモリセルのデータの書込または読出の安定性をさらに高めることができる。
【０１０１】
請求項５記載の半導体記憶装置によれば、ワード線制御回路が、電圧降下部を有することにより、低電圧源を用いることなく高電圧から低電圧を生成することができ回路構成を簡易にすることができる。
【０１０２】
請求項６および９記載の半導体記憶装置によれば、選択されたワード線と接続されているワード線制御回路と、列状に配置されたメモリセルの電源電圧を供給する電源電圧制御回路を設けることにより、選択ワード線に接続されている選択メモリセルのデータの書込または読出の安定性を高めることができる。
【０１０３】
請求項７記載の半導体記憶装置によれば、ワード線制御回路の電圧を書込および読出時にはともに第２の電源電圧にし、電源電圧制御回路は、選択メモリセルに対して書込時には、第２の電源電圧を供給し、読出時には、第１の電源電圧を供給し、非選択メモリセルに対しては，書込時には、第１の電源電圧を読出時にも第１の電源電圧を供給することにより、メモリセルの書込または読出における安定性をさらに高めることができる。
【０１０４】
請求項８記載の半導体記憶装置によれば、初期状態において、列毎のメモリセルのそれぞれに第２の電源電圧を供給することにより、各メモリセルにおけるリーク電流を低減することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に従う半導体記憶装置１０００の構成を示す概略ブロック図である。
【図２】  メモリセルアレイ５、入出力制御回路９および行選択回路３に含まれるワード線制御回路ＷＣ０〜ＷＣｍ、の回路構成を示す図である。
【図３】  ワード線制御回路ＷＣ０の回路構成を示す図である。
【図４】  ワード線制御回路ＷＣ０の回路動作のテーブルを示す図である。
【図５】  実施の形態２に従う、ワード線制御回路ＷＣ０と置換可能なワード線制御回路ＷＣ０Ａの回路構成を示す図である。
【図６】  ワード線制御回路ＷＣ０Ａの回路動作のテーブルを示す図である。
【図７】  実施の形態３に従うメモリセルアレイ５＃および入出力制御回路９の回路構成を示す図である。
【図８】  セルユニットＣＵ０の回路構成を示す図である。
【図９】  本発明の実施の形態４に従うメモリセルアレイ５＃１、ワード線制御回路ＷＣ＃０〜ＷＣ＃ｍおよびセル電圧制御回路４００の回路構成を示す図である。
【図１０】  ワード線制御回路ＷＣ＃０の回路構成を示す図である。
【図１１】  ワード線制御回路ＷＣ＃０の変形例であるワード線制御回路ＷＣ＃＃０の回路構成を示す図である。
【図１２】  セル電圧制御ユニットＶＣ０の回路構成を示す図である。
【図１３】  セル電圧制御ユニットＶＣ０の変形例であるセル電圧制御ユニットＶＣ＃０の回路構成を示す図である。
【図１４】  ＳＲＡＭのメモリセルの構成の一例を示す回路図である。
【図１５】  ＳＲＡＭのメモリセルの構成の他の一例を示す回路図である。
【図１６】  ワード線駆動回路を用いたメモリセルアレイの一般的な回路構成である。
【符号の説明】
３  行選択回路、５  メモリセルアレイ、９  入出力制御回路、１０  データ入出力回路、１１  列選択回路、１２  コントロール回路、１０００  半導体記憶装置、４００  セル電圧制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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