(57)【特許請求の範囲】
【請求項１】
基板上に、
発生したキャリアを増倍する増倍層と、
光を吸収してキャリアを発生する光吸収層と、
前記増倍層と前記光吸収層との間に設けられた電界調整層と、を備え、
前記増倍層と前記電界調整層とで、第１のメサ形状部分が構成され、
前記光吸収層で第２のメサ形状部分が構成され、
前記電界調整層の頂面部分は素子表面に露出する部分を有し、
前記電界調整層の前記光吸収層に接する領域のキャリア濃度よりも、前記電界調整層の素子表面に露出する部分の露出する領域のキャリア濃度が低いことを特徴とするアバランシェホトダイオード。
【請求項２】
前記第１のメサ形状の部分および前記第２のメサ形状の部分の側面のそれぞれ少なくとも一部には保護膜、半導体の薄膜または絶縁体が設けられていることを特徴とする請求項１記載のアバランシェホトダイオード。
【請求項３】
前記第２のメサ形状の部分の側面には埋め込み層が設けられていることを特徴とする請求項１記載のアバランシェホトダイオード。
【請求項４】
前記埋め込み層におけるキャリア濃度が前記光吸収層におけるキャリア濃度よりも小さいことを特徴とする請求項３記載のアバランシェホトダイオード。
【請求項５】
前記埋め込み層の外周面には保護膜が設けられていることを特徴とする請求項３記載のアバランシェホトダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いた受光素子に係り、特に暗電流が低く、信頼性の高いメサ型のアバランシェホトダイオードに関する。
【背景技術】
【０００２】
光通信等で使用するアバランシェホトダイオードは、光電変換を行なう光吸収領域に加え、光電変換されたキャリアをアバランシェ（雪崩）増倍させる層を設けることによって受光感度を高めた半導体受光素子であり、暗電流が低くかつ高い信頼性を有することが不可欠である。
【０００３】
半導体受光素子は、多くは化合物半導体によって形成され、その構造からプレーナ型とメサ型に大別することができる。メサ型は、基板上にメサ（台地）が形成され、同メサ中にｐｎ接合を含んだ構造のダイオードである。メサ型は、製造工程が簡単であるが信頼性が低く、暗電流が高い欠点があった。その理由は、メサ側面に現れるｐｎ接合が電界強度の高い状態である上に、元来、接合の周辺部(エッジ)には電界が集中しやすいこと、露出面に形成された準位や欠陥によってミクロな漏れ電流経路ができやすいことによる。
【０００４】
他方、プレーナ型は、電界強度の高いｐｎ接合の領域が結晶内部に形成され、表面に現れる部分は電界強度が低くなる様に工夫されているため、信頼性、暗電流の点で優れている。しかし、製造工程が複雑であり、素子構造によっては製造困難となる欠点があって実用性に乏しい。
【０００５】
メサ型半導体受光素子における上記欠点を軽減する方法として、例えば、メサ側面を埋め込み層で覆う構造が特許文献１によって開示されている。その技術を図１０を用いて説明する。基板８１上に結晶成長した層８２〜８８にメサを形成した後、メサの側面９０及び外周面９1に高抵抗半導体の埋め込み層８９を成長する工程が採用される。層８３と層８４の間の境界にｐｎ接合面が形成される。その他、電極９２，９３及び反射防止膜９４が形成される。
【０００６】
この構造では、メサ側面９０が埋め込み層８９で覆われるため、埋め込み層８９が無い場合に比べて表面準位や表面欠陥に起因する漏れ電流が減少する。
【０００７】
【特許文献１】特開平６−２３２４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上記構造では、メサ側面９０に現れるｐｎ接合周辺の電界強度が高いままのため、実用に供するに十分な低暗電流、高信頼性を得ることができなかった。特にアバランシェホトダイオードのように、電界強度が高いｐｎ接合を有する素子では、接合周辺で降伏(エッジ降伏)が起き、増倍率が低く、均一性が悪くなる等の傾向を避けることができない。
【０００９】
本発明の目的は、暗電流を低く抑えることができる新規の構造を採用した信頼性の高いメサ型のアバランシェホトダイオード及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明のアバランシェホトダイオードは、光を吸収してキャリアを発生する光吸収層と、発生したキャリアを増倍する増倍層と、該光吸収層と該増倍層の間に挿入された電界調整層とを有し、増倍層の少なくとも一部と電界調整層の一部を含む第一のメサ（台地）が基板上に形成され、更に電界調整層の他の一部と光吸収層を含む第二のメサが第一のメサ上に形成されており、第一のメサの頂部の面積は、第二のメサの底部の面積よりも大きいことを特徴とする。第一のメサの頂部の第二のメサに覆われない面と該第二のメサの側面に半導体層が形成されていることを特徴とする。なお、以下では半導体層を埋め込み層と称することとする。
【００１１】
更に、上記アバランシェホトダイオードは、第一のメサに含まれる電界調整層の一部の厚さが第一のメサと第二のメサに跨る電界調整層の厚さよりも小さいことを付加的な特徴とする。
【００１２】
また、上記アバランシェホトダイオードは、第一のメサの頂部の第二のメサに覆われない面と該第二のメサの側面に半導体層が形成されていることを付加的な特徴とする。なお、以下では該半導体層の膜厚が第二メサの高さ程度になるよう厚く形成される場合には埋め込み層と称し、メサ表面を保護する目的で薄く形成される場合には半導体保護膜と称することとする。この保護膜は薄膜であることが好ましい。またそれは絶縁体または半導体であることが望ましい。
【００１３】
以上のような特徴を有する本発明のメサ型アバランシェホトダイオードの一構造を図１に示す。後で詳述するが、図１において、１はｎ型のＩｎＰ基板、２はｎ型ＩｎＡｌＡｓのバッファ層、３はｎ型ＩｎＡｌＡｓ／ＩｎＧａＡｓの増倍層、４はｐ型ＩｎＡｌＡｓの電界調整層、５はｐ型ＩｎＧａＡｓの光吸収層、６はｐ型ＩｎＡｌＡｓのキャップ層、７はｐ型ＩｎＧａＡｓのコンタクト層である。
【００１４】
ｎ型の増倍層３とｐ型の電界調整層４の間の境界にｐｎ接合面が形成される。そして、電界調整層４の厚さの中間を境にして、その下方の各層により、ｐｎ接合面を含む第一のメサ１８が形成され、上方の各層によって第二のメサ１３が形成される。
【００１５】
メサ１８の頂部の面積は、メサ１３の底部の面積よりも大きい。従って、メサ１８の頂部の面にはメサ１３の底部に覆われない面が形成される。以下、この面を第二のメサの外周面（図１においては、記号１５）ということとする。
【００１６】
メサ１３の側面１４と外周面１５に埋め込み層８が形成される。埋め込み層８は、そのキャリア濃度が光吸収層５と同程度かそれ以下に設定され、高抵抗である。
【００１７】
上記構造により、ｐｎ接合周辺の電界強度を下げることができる。その原理を図２を用いて説明する。 アバランシェホトダイオードでは電界の設計が重要である。図１の破線で示したメサ中央領域における増倍層３、電界調整層４、吸収層５の電界強度分布は図２の一点鎖線のようになる。即ち、増倍層３はアバランシェ増倍を引き起こすために電界強度が高く、逆に吸収層５はアバランシェ増倍を避けるために電界強度が低く設定される。このような電界強度分布は、電界調整層４のキャリア濃度を適当に調整することにより形成可能である。なお、キャップ層６のキャリア濃度が吸収層５よりも大幅に高く設定されるので、電界は、吸収層５を越えては形成されない。
【００１８】
この状態では増倍層３の電界強度が非常に高いため、そのまま素子表面に露出させると信頼性が劣化する。本発明は、信頼性を確保するため、表面に露出する増倍層３の電界強度を下げることに着目している。
【００１９】
増倍層３の電界強度を変化させるには、電界調整層４の濃度又は厚さを調整すればよい。具体的には、例えば電界調整層４の濃度を１／２にするか、濃度はそのままで厚さを１／２にすれば、電界調整層４での電界強度上昇はそれまでの１／２となり、結果的に増倍層３の電界強度を低減することができる。
【００２０】
従って、図１の破線で示したメサ外周領域、即ち、メサ１３の外周面１５となる部分の電界調整層４の厚さを減少させ、かつその上にキャリア濃度の比較的低い埋込層８を形成すれば、表面付近の電界強度分布は、図２の実線で示すようになり、増倍層３の電界強度を低減することが可能になる。
【００２１】
なお、メサ外周部１５の部分の電界調整層４の厚さをどの程度にするかは、素子の電界設計に応じて定めれば良く、上記に記述した１／２に限らないことは言うまでもない。また、メサ外周部１５の部分の電界調整層４の厚さは、基板１の方向に増大する場合がある。このような場合も、その厚さを、メサ１３とメサ１８に跨る電界調整層４の厚さ、即ちメサ中央領域における電界調整層４の厚さよりも小さくすることにより、同様の効果を得ることができる。
【００２２】
また、メサ中央部の電界調整層の厚さがメサ外周部より厚くすれば、上記の効果は埋め込み層８がない場合にも有効であることを次に示す。
図３は、本発明の素子における電界分布の計算結果の一例である。ここでは、電界調整層２０４(ｐ型、不純物濃度７×１０１７ｃｍ−３)の厚さは、メサ部で０．０５μｍ、メサ外周部で０．０３μｍである。図３上図に示した素子の中心部であるメサ部における増倍層２０３、電界調整層２０４、吸収層２０５の電界分布は下図の実線のようになる。すなわち、増倍層ではアバランシェ増倍が起きるために電界を高く、逆に吸収層ではアバランシェ増倍やトンネル暗電流を避けるために電界を低くする必要がある。このような電界分布の最適化は、電界調整層のキャリア濃度を適切に設計することで可能である。また、図３のメサ外周部における電界分布は下図の破線のようになる。メサ部の電界分布（実線）に比べ低電界であるため、エッジ降伏が抑制でき暗電流が低減できる。これは、メサ外周部で吸収層がなく、メサ外周部での半導体全体の膜厚がメサ部の半導体全体の膜厚よりも薄くなっている２次元的な構造の効果に起因している。したがって、メサ外周部の増倍層に加わる電圧が低減され、電界が下がることになる。
【００２３】
以上の方法で、表面付近の電界強度を下げることにより、表面準位や表面欠陥に起因する漏れ電流が減少し、暗電流を減少させると共に信頼性を高めることができる。
【発明の効果】
【００２４】
本発明によれば従来よりも素子特性が向上する。
【発明を実施するための最良の形態】
【００２５】
以下、本発明に係るアバランシェホトダイオード及びその製造方法を図面に示した実施例による発明の実施の形態を参照して更に詳細に説明する。
【実施例】
【００２６】
＜実施例１＞
図１に本実施例のアバランシェホトダイオードの断面構造を示す。各層の導電型、キャリア濃度及び厚さを括弧の中に記すと、図１において、１はＩｎＰ基板（ｎ型、１×１０１９ｃｍ−３）、２はＩｎＡｌＡｓのバッファ層（ｎ型、２×１０１８ｃｍ−３、０．７μｍ）、３はＩｎＡｌＡｓ／ＩｎＧａＡｓの増倍層（ｎ型、５×１０１４ｃｍ−３、０．２μｍ）、４はＩｎＡｌＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０．０２μｍ）、５はＩｎＧａＡｓの光吸収層（ｐ型、２×１０１５ｃｍ−３、１．２μｍ）、６はＩｎＡｌＡｓのキャップ層（ｐ型、２×１０１８ｃｍ−３、１μｍ）、７はＩｎＧａＡｓのコンタクト層（ｐ型、５×１０１９ｃｍ−３、０．１μｍ）である。
【００２７】
後で述べるように、上記各層になる各結晶層を基板１の上面に形成してから、その結晶表面より電界調整層４の途中までエッチングすることにより、第二メサ１３が形成される。メサ１３の形状は、目的によって円、楕円、矩形、ストライプ、分岐状など自由であるが、本実施例では円形である。図１において、１４及び１５はメサ１３のそれぞれ側面及び外周面であり、外周面１５は電界調整層４に形成されている。
【００２８】
８は埋め込み層であり、メサ１３の側面１４及び外周面１５に形成される。埋め込み層８のキャリア濃度は、光吸収層５と同程度以下が望ましく、本実施例ではｐ型の１×１０１４ｃｍ−３とした。埋め込み層８は、メサ１３の外周面１５において光吸収層５より高い位置に達する厚さを持つことが望ましく、本実施例では厚さはキャップ層７に達する２．３１μｍの値を持つ。
【００２９】
第二メサ１８は、メサ１３の外側に適当な幅の埋め込み層８を残し、ｐｎ接合面（増倍層３と電界調整層４の境界）を越える深さにエッチングすることによって形成される。図１において、１６及び１７は、メサ１８のそれぞれ側面と外周面である。メサ１８の形状は目的によって、円、楕円、矩形、ストライプ、分岐状等、自由であるが、メサ１３を包含する大きさを持つ。図１の実施例では、メサ１８は円形であり、メサ１３と同心円である。
【００３０】
ｐｎ接合面は、メサ１８の側面１６に現れる。メサ１８の外周面１７は、ｐｎ接合面より深い位置にあれば良く、本実施例では基板1に達する。また、メサ１８の側面１６及び埋め込み層８の表面に保護膜１１が被着される。更に、コンタクト層７の表面に電極１０、メサ１８の底面１７に電極９、基板１の裏側に反射防止膜１２が設けられる。保護膜と反射防止膜の有無と種類等、及び電極の種類と位置等は必要によって自由である。
【００３１】
上記のメサ型のアバランシェホトダイオードの製造方法を図４，５を用いて説明する。まず、図４ａに示すように、ＩｎＰ基板１の上に、上記の層２〜７となる各結晶層（記号は層２〜７と同じ）をＭＢＥ（分子線エピタキシ）法で成長させて多層結晶層とし、続いて、結晶層７の表面に直径３５μｍのＳｉＯ２マスク１００を形成した。各結晶層の組成、導電型、キャリア濃度および厚さは上記の通りである。
【００３２】
続いて、ウエットエッチング法により結晶層４の途中までエッチング除去し、図４ｂの状態とした。ここ迄で、側面１４及び外周面１５のメサ１３が形成される。外周面１５に結晶層４が現れている。
【００３３】
以上の工程により、メサ外周領域の電界調整層４の厚さが、メサ中央領域の電界調整層４の厚さよりも薄くなった。
【００３４】
次に、埋め込み層８となるＩｎＡｌＡｓ（ｐ型、１×１０１４ｃｍ−３）の結晶層８をＭＢＥ法で成長させ、図４ｃのようにした。ここで、結晶層８は、メサ１３の外周面１５及び側面１４を覆い、メサ１３の外周面１５で２．３１μｍの厚さに成長した。
【００３５】
続いて、ＳｉＯ２マスク１００を除去し、新たにマスク１００よりも径が大きいホトレジストマスク１０１を形成し、図５ａのようにする。ホトレジストマスク１０１は、直径４５μｍ、位置は図４ａのマスク１００と同心である。
【００３６】
次に、ウエットエッチング法にて基板1に至るまでエッチングし、図５ｂのようにした。側面１６及び外周面１７を持つメサ１８が形成される。
【００３７】
最後に、図１に示すように、コンタクト層７からメサ１８の外周面１７にかけて保護膜（ＳｉＮ／ＳｉＯ２、厚さ０．１μｍ／０．３μｍ）１１を被着した。また、コンタクト層７及びメサ１８の外周面(基板の露出面)１７に被着した保護膜１１を部分的に除去し、電極（ＴｉＰｔＡｕ、厚さ１．５μｍ）９，１０を形成し、基板１裏面(メサ１３，１８を形成した反対側の面)には反射防止膜(ＳｉＮ、厚さ０．１２μｍ)１２を被着してチップとした。
【００３８】
製造したチップに逆バイアスを印加したところ、降伏電圧（Ｖｂ）は２４Ｖ、０．９Ｖｂにおける暗電流は５０ｎＡと十分に低い値であった。高温逆バイアス通電試験（２００℃，１００μＡで一定）では、１０００時間後の電圧変動は１Ｖ以下であり、室温における降伏電圧、暗電流も試験前と変化がなく、高い信頼性を示し、良好であった。また、光信号の増倍率は最大５０であり、メサ中央領域で均一であった。
【００３９】
また、図６に示すように、埋め込み層８の上面が非平坦なチップについても同様な素子特性が得られ、本素子の特性は埋め込み層の形状には依存しないことが確認できた。
【００４０】
＜実施例２＞
アバランシェホトダイオードの電界調整層は０．０５μｍ程度と薄いため、電界調整層の途中でエッチングを止めるのが若干困難となる場合がある。そのような場合に採用されるアバランシェホトダイオードの断面構造を図７に示す。
【００４１】
図７において、２１はＩｎＰ基板（ｎ型、１×１０１９ｃｍ−３）、２２はＩｎＡｌＡｓのバッファ層（ｎ型、２×１０１８ｃｍ−３、０．７μｍ）、２３はＩｎＡｌＡｓ／ＩｎＧａＡｓの増倍層（ｎ型、５×１０１４ｃｍ−３、０．２μｍ）、２４はＩｎＡｌＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０．０２μｍ）、２５はＩｎＧａＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０．０１μｍ）、２６はＩｎＡｌＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０．０２μｍ）、２７はＩｎＧａＡｓの光吸収層（ｐ型、２×１０１５ｃｍ−３、１．２μｍ）、２８はＩｎＧａＡｌＡｓのキャップ層（ｐ型、２×１０１８ｃｍ−３、１μｍ）、２９はＩｎＧａＡｓのコンタクト層（ｐ型、５×１０１９ｃｍ−３、０．１μｍ）である。
【００４２】
後述するが、上記各層になる各結晶層を基板２１の上面に形成してから、その結晶表面より電界調整層２６までエッチングすることにより、円形の第二メサ３５が形成される。図７において、３６及び３７はメサ３５のそれぞれ側面及び外周面であり、外周面３７は電界調整層２５に形成されている。
【００４３】
３０は、埋め込み層であり、メサ３５の側面３６及び外周面３７に形成される。
【００４４】
第一メサ４０は、メサ３５の外側に適当な幅の埋め込み層３０を残し、ｐｎ接合面（増倍層２３と電界調整層２４の境界）を越える深さにエッチングすることにより形成される。図７において、３８及び３９は、メサ４０のそれぞれ側面と外周面である。メサ４０は、メサ３５を包含する大きさを持つ。図７の実施例では、メサ４０は円形であり、メサ３５と同心円である。
【００４５】
ｐｎ接合面はメサ４０の側面３８に現れる。メサ４０の外周面３９は、ｐｎ接合面より深い位置にあれば良く、本実施例では基板２１に達する。また、メサ４０の側面３８及び埋め込み層３０の表面に保護膜３３が被着される。更に、コンタクト層２９の表面に電極３２、メサ４０の底面３９に電極３１、基板２１の裏側に反射防止膜３４が設けられる。
【００４６】
上記のメサ型のアバランシェホトダイオードの製造方法を図８，９を用いて説明する。まず、図８ａに示すように、ＩｎＰ基板２１の上に、上記の層２２〜２９となる各結晶層（記号は層２２〜２９と同じ）をＭＢＥ法で成長させて多層結晶層とし、続いて、結晶層２９の表面に直径３５μｍのＳｉＯ２マスク１０２を形成した。各結晶層の組成は上記の層２２〜２９のそれぞれに記した通りであり、その導電型、キャリア濃度及び厚さは括弧の中に記した通りである。
【００４７】
次に、上記をＩｎＡｌＡｓとＩｎＧａＡｓで選択性のあるエッチング液を交互に使用することによりＩｎＡｌＡｓの結晶層２６までエッチング除去し、図８ｂの状態とした。ここ迄で、側面３６及び外周面３７を持つメサ３５が形成される。外周面３７に結晶層２５の表面が現れている。
【００４８】
以上の工程で、メサ外周領域の電界調整層の厚さが、メサ中央領域の電界調整層の厚さよりも薄くなった。
【００４９】
次に、埋め込み層３０となるＩｎＡｌＡｓ（ｐ型、１×１０１４ｃｍ−３）の結晶層３０をＭＢＥ法で成長させ、図８ｃのようにした。ここで、結晶層３０は、メサ３５の外周面３７及び側面３６を覆い、メサ３５の外周面３７で２．３２μｍの厚さに成長した。
【００５０】
続いて、ＳｉＯ２マスク１０２を除去し、新たにマスク１０２よりも径が大きいホトレジストマスク１０３を形成し、図９ａのようにする。ホトレジストマスク１０３は、直径４５μｍ、位置は図８ａのマスク１０２と同心である。
【００５１】
次に、ウエットエッチング法にて基板２1に至るまでエッチングし、図９ｂのようにした。側面３８及び外周面３９を持つメサ４０が形成される。
【００５２】
最後に、図７に示すように、コンタクト層２９からメサ４０の外周面３９に掛けて保護膜（ＳｉＮ／ＳｉＯ２、厚さ０．１μｍ／０．３μｍ）３３を被着した。また、コンタクト層２９及びメサ４０の外周面(基板の露出面)３９に被着した保護膜３３を部分的に除去し、電極（ＴｉＰｔＡｕ、厚さ１．５μｍ）３１，３２を形成し、基板２１裏面(メサ３５，４０を形成した反対側の面)には反射防止膜(ＳｉＮ、厚さ０．１２μｍ)３４を被着してチップとした。
【００５３】
製造したチップに逆バイアスを印加したところ、降伏電圧（Ｖｂ）は２４Ｖ、０．９Ｖｂにおける暗電流は５０ｎＡと十分に低い値であった。高温逆バイアス通電試験（２００℃，１００μＡで一定）では、１０００時間後の電圧変動は１Ｖ以下であり、室温における降伏電圧、暗電流も試験前と変化がなく、高い信頼性を示し、良好であった。また、光信号の増倍率は最大５０であり、メサ中央領域で均一であった。
【００５４】
従来の１０ギガビット光受信器のＰＩＮ型ホトダイオードを本アバランシェホトダイオードで置き換えたところ、最小受信感度が−１９ｄＢｍから−２８ｄＢｍに大幅に改善された。この光受信器及びその他の必要部品を搭載して光モジュールが構成される。
【００５５】
＜実施例３＞
結晶成長にＶＰＥ（気相エピタキシ）法を用いて作成したアバランシェホトダイオードの断面構造を図１１に示す。
【００５６】
図１１において、４１はＩｎＰ基板（ｎ型、５×１０１８ｃｍ−３）、４２はＩｎＡｌＡｓのバッファ層（ｎ型、２×１０１８ｃｍ−３、０．７μｍ）、４３はＩｎＡｌＡｓの増倍層（ｎ型、５×１０１４ｃｍ−３、０．２μｍ）、４４はＩｎＰの電界調整層（ｐ型、７×１０１７ｃｍ−３、０．０４μｍ）、４５はＩｎＧａＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０．０２μｍ）、４６はＩｎＧａＡｓの光吸収層（ｐ型、１×１０１５ｃｍ−３、１．２μｍ）、４７はＩｎＧａＡｓＰのキャップ層（ｐ型、５×１０１７ｃｍ−３、１μｍ）、４８はＩｎＧａＡｓのコンタクト層（ｐ型、５×１０１８ｃｍ−３、０．１μｍ）である。
【００５７】
後で詳述するが、上記各層になる各結晶層を基板４１の上面に形成してから、その結晶表面より電界調整層４５までエッチングすることにより、円形の第二メサ４９が形成される。図１１における５０及び５１は、メサ４９のそれぞれ側面及び外周面であり、外周面５１は電界調整層４４に形成されている。
【００５８】
５２は埋め込み層であり、メサ４９の側面５０及び外周面５１に形成される。
【００５９】
第二メサ５３は、メサ４９の外側に適当な幅の埋め込み層５２を残し、ｐｎ接合を越える深さにエッチングすることにより形成される。図１１における５４及び５５は、メサ５３のそれぞれ側面及び外周面である。メサ５３はメサ４９を包含する大きさを持つ。本実施例では、メサ５３は円形であり、メサ４９と同心円である。
【００６０】
上記のメサ型のアバランシェホトダイオードの製造方法を図１２及び図１３を用いて説明する。まず、図１２ａに示すように、ＩｎＰ基板４１の上面に、上記の層４２〜４８となる各結晶層（記号は層４２〜４８と同じ）をＭＯＶＰＥ（有機金属気相エピタキシ）法で成長させて多層結晶層とし、続いて、結晶層４８の表面に直径３５μｍのＳｉＯ２マスク１０２を形成した。各結晶層の組成は上記の層４２〜４８のそれぞれに記した通りであり、その導電型、キャリア濃度及び厚さは括弧の中に記した通りである。
【００６１】
次に、上記をＰ系とＡｓ系で選択性のあるエッチング液を使用することにより、ＩｎＧａＡｓの結晶層４５までエッチングで除去し、図１２ｂの状態とした。ここ迄で、側面５０及び外周面５１を持つメサ４９が形成される。外周面５１に結晶層４４の表面が現れている。
【００６２】
以上の工程で、メサ外周領域の電界調整層の厚さが、メサ中央領域の電界調整層の厚さよりも薄くなった。
【００６３】
次に、図１２ｃに示すように、埋め込み層５２となるＩｎＰ（ｐ型、１×１０１５ｃｍ−３）の結晶層５２を塩化物系ＶＰＥ法で成長させた。ここで、結晶層５２は、メサ４９の側面５０及び外周面５１を覆い、メサ４９の外周面で２．３２μｍの厚さに成長した。なお、結晶層５２は、Feをドーピングした半絶縁性のＩｎＰをＭＯＶＰＥ法で成長させてもよい。
【００６４】
続いて、ＳｉＯ２マスク１０２を除去し、図１３ａに示すように、新たにマスク１０２よりも径が大きいホトレジストマスク１０３を形成した。ホトレジストマスク１０３は直径が４５μｍ、位置は図１２ａのマスク１０２とほぼ同心円である。
【００６５】
次に、ウエットエッチング法により、図１３ｂに示すように、基板４１に至るまでエッチングした。これにより、側面５４及び外周面５５を持つメサ５３が形成される。
【００６６】
最後に、図１１に示すように、コンタクト層４８からメサ５３の外周面５５にかけて保護膜３３（ＳｉＮ／ＳｉＯ２、厚さ０．１μｍ／０．３μｍ）を被着した。また、コンタクト層４８及びメサ５３の外周面５５（基板４１の露出面）に被着した保護膜３３を部分的に除去し、電極３１，３２（ＴｉＰｔＡｕ、厚さ１．５μｍ）を形成し、基板４１の裏面（メサ４９，５３を形成した反対側の面）に反射防止膜３４（ＳｉＮ、厚さ０．１２μｍ）を被着してチップとした。
【００６７】
製造したチップに逆バイアスを印加したところ、降伏電圧（Ｖｂ）は３０Ｖ、０．９Ｖｂにおける暗電流は１００ｎＡと充分に低い値であった。また、高温逆バイアス試験によって信頼性を予測したところ、８５℃では１０万時間に相当する高い信頼性を有することが判明した。
【００６８】
＜実施例４＞
図１４は、本発明により作製される裏面入射型アバランシェホトダイオードの断面図である。作製方法を図１５を用いて説明する。
【００６９】
図１５（ａ）は使用した半導体層の断面図であり、２０１はIｎＰ基板（ｎ型、２×１０１８ｃｍ−３）、２０２はＩｎＡｌＡｓのバッファ層（ｎ型、２×１０１８ｃｍ−３、０.７μｍ）、２０３はIｎＡｌＡｓの増倍層（ｎ型、５×１０１４ｃｍ−３、０.２μｍ）、２３２はIｎＡｌＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０.０２μｍ）、２３３はIｎＧａＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０.０１μｍ）、２３４はIｎＡｌＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０.０２μｍ）、２０５はIｎＧａＡｓの光吸収層（ｐ型、２×１０１５ｃｍ−３、１.２μｍ）、２０６はIｎＡｌＡｓのキャップ層（ｐ型、２×１０１８ｃｍ−３、１μｍ）、２０７はIｎＧａＡｓのコンタクト層（ｐ型、５×１０１９ｃｍ−３、０.１μｍ）である。これらの半導体多層膜はＭＢＥ法で成長した。層２０７の表面に直径３５μｍのＳｉＯ２マスク２４１を形成した。
【００７０】
上記をIｎＡｌＡｓとIｎＧａＡｓで選択性のあるエッチング液を交互に使用することによりIｎＡｌＡｓの電界調整層２３４までエッチング除去する。ここで、露出した第二メサの側面２１３及び第二メサの外周面２１４を保護するため、ＭＯＶＰＥ法によりＩｎＰ半導体保護膜２０８（アンドープ、０．１μｍ）を設け図（ｂ）の状態とした。ここまでの工程で、メサ外周部の電界調整層の厚さが、メサ中央部の電界調整層の厚さよりも薄くなる。
【００７１】
次に、ＳｉＯ２マスク ２４１を除去し、新たにホトレジストマスク２４２を図（ｃ）の様に形成する。ホトレジストマスク２４２は、直径４５μｍ、位置は図（ａ）のマスク２４１と同心である。
【００７２】
次に、上記をウエットエッチング法にて基板１に至るまでエッチングし、図（ｄ）の様にした。図中、２１５は形成された第一メサの側面であり、２１６は第一メサの外周面である。
【００７３】
次に、ホトレジストマスク２４２を除去し、コンタクト層２０７から第一メサの外周面２１６に掛けて保護膜（ＳｉＮ/ＳｉＯ２、厚さ０.１μｍ/０.３μｍ）２０９を被着した。
【００７４】
最後に、図１４に示すように、コンタクト層２０７および第一メサの外周面（基板の露出面）２１６に被着した保護膜２０９を部分的に除去し、電極（ＴｉＰｔＡｕ、厚さ１.５μｍ）２１０と２１１を形成し、さらに基板裏面（メサを形成した反対側の面）には反射防止膜（ＳｉＮ、厚さ０.１２μｍ）２１２を被着してチップとした。
【００７５】
チップに逆バイアスを印加したところ、降伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は５０ｎＡであった。高温逆バイアス通電試験（２００℃、１００μＡ一定）では、１０００時間後の電圧変動は１Ｖ以下、室温における降伏電圧、暗電流も試験前と変化が無く、良好であった。また、光信号の増倍率は最大５０であり、メサ中央領域で均一であった。
【００７６】
＜実施例５＞
図１６は、本発明により作製される裏面入射型アバランシェホトダイオードの断面図である。
【００７７】
２５１はIｎＰ基板（導電型：ｐ型、キャリア濃度：１×１０１９ｃｍ−３）、２５２はIｎＰのバッファ層（ｐ型、２×１０１８ｃｍ−３、０.７μｍ）、２５３は IｎＰの増倍層（ｐ型、５×１０１４ｃｍ−３、０.２μｍ）、２５４はIｎＰの電界調整層（ｎ型、７×１０１７ｃｍ−３、０.０３μｍ）、２５５はIｎＧａＡｓの電界調整層（ｎ型、７×１０１７ｃｍ−３、０.０１μｍ）、２５６はIｎＰの電界調整層（ｎ型、７×１０１７ｃｍ−３、０.０１μｍ）、２５７はIｎＧａＡｓの光吸収層（ｎ型、２×１０１５ｃｍ−３、１.２μｍ）、２５８はIｎＰのキャップ層（ｎ型、２×１０１８ｃｍ−３、１μｍ）、２５９はIｎＧａＡｓのコンタクト層（ｎ型、２×１０１８ｃｍ−３、０.１μｍ）である。これらの半導体多層膜はＭＯＶＰＥ法で成長した。作製工程は図１５と同様である。ただし、第二メサの側面２１３と第二メサの外周面２１４上のみIｎＰ（アンドープ、０.１μｍ）の半導体保護膜２０８を付加し、その上に絶縁膜２０９（ＳｉＮ/ＳｉＯ２、厚さ０.１μｍ/０.３μｍ）をコンタクト層２５９から第一メサの外周面２１６に掛けて図１６のように被着した。
【００７８】
最後に、図１６に示すように、コンタクト層２５９および第一メサの外周面（基板の露出面）２１６に被着した保護膜２０９を部分的に除去し、電極（ＴｉＰｔＡｕ、厚さ１.５μｍ）２６０と２６１を形成し、さらに基板裏面（メサを形成した反対側の面）には反射防止膜（ＳｉＮ、厚さ０.１２μｍ）２６２を被着してチップとした。
【００７９】
チップに逆バイアスを印加したところ、降伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は５０ｎＡであった。高温逆バイアス通電試験（２００℃、１００μＡ一定）では、１０００時間後の電圧変動は１Ｖ以下、室温における降伏電圧、暗電流も試験前と変化が無く、良好であった。また、光信号の増倍率は最大５０であり、メサ中央領域で均一であった。
【００８０】
実施例１〜５は面入射型であり、これらの素子の光受信モジュールへの実装形態の例を図１７に示した。チップ３０１の上面側がサブマウント３０２へボンディングされる。３０３はプリアンプ、３０４は光モジュール基板、３０５は光ファイバである。
【００８１】
また、図１８は光モジュールの等価回路の概略図である。素子抵抗３１０と素子容量３１１を含む破線部分４１４が素子の等価回路であり、３１２は接触抵抗、３１３は寄生容量を示す。
【００８２】
＜実施例６＞
図１９（ａ）は、本発明により作製される導波路型アバランシェホトダイオードの鳥瞰図であり、図１９（b）は図（ａ）の破線部の断面構造図である。
【００８３】
２７１はIｎＰ基板（ｎ型、２×１０１８ｃｍ−３）、２７２はIｎＡｌＡｓのバッファ層（ｎ型、２×１０１８ｃｍ−３、０.７μｍ）、２７３はIｎＡｌＡｓの増倍層（ｎ型、５×１０１４ｃｍ−３、０.２μｍ）、２７４はIｎＰの電界調整層（ｐ型、７×１０１７ｃｍ−３、０.０３μｍ）、２７５はIｎＧａＡｓの電界調整層（ｐ型、７×１０１７ｃｍ−３、０.０１μｍ）、２７６はIｎＰの電界調整層（ｐ型、７×１０１７ｃｍ−３、０.０１μｍ）、２７７はIｎＧａＡｓの光吸収層（ｐ型、２×１０１５ｃｍ−３、１.２μｍ）、２７８はIｎＰのキャップ層（ｐ型、２×１０１８ｃｍ−３、１μｍ）、２７９はIｎＧａＡｓのコンタクト層（ｐ型、５×１０１９ｃｍ−３、０.１μｍ）である。これらの半導体多層膜はＭＯＶＰＥ法で成長した。メサを形成した後、IｎＰ（アンドープ、０.１μｍ）の半導体保護膜２８０、および絶縁膜２８１（ＳｉＮ/ＳｉＯ２、厚さ０.１μｍ/０.３μｍ）を被着し、さらに素子上面を平坦化するためポリイミド２８２を保護膜上に形成した。また、吸収層２７７下端でのメサ幅は４０μｍ、ｐ電極２８５の長さは１００μｍとし、光入射側の端面には図１９（a）のように反射防止膜（ＳｉＮ、厚さ０.１２μｍ）２８６を被着した。
【００８４】
チップに逆バイアスを印加したところ、降伏電圧（Ｖｂ）は２４Ｖ、０.９Ｖｂにおける暗電流は５０ｎＡであった。高温逆バイアス通電試験（２００℃、１００μＡ一定）では、１０００時間後の電圧変動は１Ｖ以下、室温における降伏電圧、暗電流も試験前と変化が無く、良好であった。また、光信号の増倍率は最大５０であり、メサ中央領域で均一であった。
【００８５】
本発明の実施例によれば、メサ側面に位置するｐｎ接合の電界強度を低くすることが可能になるため、従来のメサ型半導体装置では実現されなかった暗電流が低く、かつ信頼性の高いアバランシェホトダイオードを製造することができる。メサ型半導体装置は製造工程が簡単であり、また、本発明の実施例の素子では従来のプレーナ型素子で用いられている不純物拡散等を利用せずエピタキシャル成長とエッチングによって電界の制御が可能であるため極めて制御性が高く、歩留まり良い。従って、本発明の実施例によって高性能のギガビット級の高速素子を安価に提供できる効果があり、工業上重要である。
【００８６】
また、本発明の実施例の素子はキャリアの増倍機能即ち電流増幅機能を持つため、これを利用することにより、従来の光受信器では別途必要であった増幅回路を簡素化することができる。従って、素子が安価になるだけでなく、これを用いた光受信器及び該光受信器を搭載した光モジュールも安価になる。
【００８７】
更に、本発明の実施例の素子では、従来に比べて表面電界が大幅に低減されるため、表面漏れ電流即ち暗電流が減少する。従って、従来に比べ感度が高くなり、受信器自体の性能も向上する。
【図面の簡単な説明】
【００８８】
【図１】本発明に係るアバランシェホトダイオードの第１の実施例を説明するための断面図。
【図２】本発明の第１の実施例における電界強度分布を説明するための図。
【図３】本発明の第４の実施例における電界強度分布を説明するための図。
【図４】第１の実施例の製造方法を説明するための工程図。
【図５】第１の実施例の製造方法を説明するための図４に続く工程図。
【図６】本発明の第１の実施例を補足説明するための断面図。
【図７】本発明の第２の実施例を説明するための断面図。
【図８】第２の実施例の製造方法を説明するための工程図。
【図９】第２の実施例の製造方法を説明するための図８に続く工程図。
【図１０】従来のアバランシェホトダイオードを説明するための断面図。
【図１１】本発明の第３の実施例を説明するための断面図。
【図１２】第３の実施例の製造方法を説明するための工程図。
【図１３】第３の実施例の製造方法を説明するための図１２に続く工程図。
【図１４】本発明の第４の実施例を説明するための断面図。
【図１５】第４の実施例の製造方法を説明するための工程図。
【図１６】本発明の第５の実施例を説明するための断面図。
【図１７】本発明の光モジュールの実装形態の説明図。
【図１８】本発明の光モジュールの等価回路の概略図。
【図１９】本発明の第６の実施例を説明するための断面図。
【符号の説明】
【００８９】
１，２１，４１，２０１…基板、２，２２，４２，２０２…バッファ層、３，２３，４３，２０３…増倍層、４，２４〜２６，４４，４５，２３２〜２３４…電界調整層、５，２７，４６，２０５…光吸収層、６，２８，４７，２０６…キャップ層、８，３０，５２…埋め込み層、２０８…半導体保護膜、１３，３５，４９…第二メサ、１４，３６，５０，２１３…第二メサ側面、１５，３７，５１，２１４…第二メサ外周面、１６，３８，５４，２１５…第一メサ側面、１７，３９，５５，２１６…第一メサ外周面、１８，４０，５３…第一メサ、１１，３３，２０９…保護膜、１２，３４，２１２…反射防止膜、１００〜１０３…マスク、３１，３２，２１１，２１２…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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