(57)【特許請求の範囲】
【請求項１】
第１の駆動電圧で駆動される第１の回路からの信号を第２の駆動電圧で駆動される第２の回路に供給する際に、前記第１の回路からの出力信号に対して前記第２の回路の許容最大電圧になるように制御し、当該制御された許容最大電圧の入力信号を前記第２の回路に供給する電圧制御回路であって、
それぞれのベース電極が相互接続されて抵抗素子を介して接地され、それぞれのコレクタ電極が抵抗素子を介してそれぞれ接地された第１のバイポーラトランジスタと第２のバイポーラトランジスタを備え、
前記第１のバイポーラトランジスタのエミッタ電極は前記第１の回路と前記第２の回路とを結ぶ信号線と接続され、前記第２のバイポーラトランジスタのエミッタ電極は前記許容最大電圧と等しい基準電圧と接続されたことを特徴とする電圧制御回路。
【請求項２】
前記第１の回路は読取回路であり、前記第２の回路は前記第１の回路からの読取信号を処理する処理回路であることを特徴とする請求項１に記載の電圧制御回路。
【請求項３】
前記第１の回路はサーミスタ回路であり、前記第２の回路は前記第１の回路からの出力信号を処理する処理回路であることを特徴とする請求項１に記載の電圧制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御回路に関し、特に、許容最大入力電圧まで低電圧化を図ることができる電圧制御回路に関するものである。
【背景技術】
【０００２】
近年、アナログ信号を扱うＣＰＵの入力ピンへの周辺回路からの入力信号が、ＣＰＵの低電圧化により許容最大電圧を超えて問題になることがしばしばある。
【０００３】
また、ＣＰＵの必要とするアナログ信号は、Ａ／Ｄコンバータの分解能を確保するためにＡ／Ｄコンバータの最大入力電圧付近まで使用したいという要望があるとともに、最大入力電圧を超えることはできないという制約がある。
【０００４】
例えば、周辺回路としてファクシミリ装置内に設けられているＣＩＳ（Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ：接触画像センサ）等の読取回路からの読取信号や温度検出用サーミスタ回路からの出力信号に対しては、信号に含まれる情報を損なうことがないようにリニアリティの確保と、ＣＰＵへの入力電圧のダイナミックレンジを最大限に活用するためのレベル配分の調整と、ＣＰＵへの過大入力の禁止と、が必要がとなる。
【０００５】
また、ＣＰＵ等の処理装置が２．５Ｖの駆動電圧で動作し、許容最大入力電圧は２．５Ｖであり、その周辺回路である温度検出用サーミスタ回路や読取回路が３．３Ｖの駆動電圧で操作している場合、温度検出用サーミスタ回路は低温域では２．５Ｖを超える過大出力電圧が発生したり、読取回路では外光の影響によって２．５Ｖを超える過大出力電圧が出力されたりする場合がある。
【０００６】
そのため、従来、図４に示すように、ＣＰＵ等の処理回路４１とＣＩＳ等の読取回路４２との間には、読取回路４２から所定の電圧の入力信号４３を得るようにした電圧制御回路４０が設けられている。処理回路４１は、電源端子４１１と接続され、２．５Ｖの駆動電圧で駆動されるのに対して、読取回路４２は、電源端子４２１と接続され、３．３Ｖの駆動電圧で駆動されるため、電圧制御回路４０は、読取回路４２から処理回路４１に入力する入力信号４３のレベルを３．３Ｖを超えないようにする必要がある。
【０００７】
この電圧制御回路４０は、バイポーラトランジスタＴ４０１、Ｔ４０２、Ｔ４０３、抵抗Ｒ４０４、Ｒ４０５から構成されている。バイポーラトランジスタＴ４０１、Ｔ４０２は、ＮＰＮ型トランジスタが使用され、バイポーラトランジスタＴ４０３は、ＰＮＰ型トランジスタが使用されている。
【０００８】
バイポーラトランジスタＴ４０１、Ｔ４０２は、コレクタ電極が共通に＋３．３Ｖが印加される電源端子４０６に接続され、エミッタ電極が共通に抵抗Ｒ４０４を介して−５Ｖが印加される電源端子４０７に接続されている。また、バイポーラトランジスタＴ４０１のベース電極は、接地電位（グランド）と接続され、バイポーラトランジスタＴ４０２のベース電極は、読取回路４２の出力信号端子４２２と接続されている。
【０００９】
そして、バイポーラトランジスタＴ４０３のベース電極が、バイポーラトランジスタＴ４０１、Ｔ４０２のエミッタ電極と抵抗Ｒ４０４との結節点に接続されており、エミッタ電極が抵抗Ｒ４０５を介して＋２．５Ｖが印加される電源端子４０８に接続され、コレクタ電極が−５Ｖが印加される電源端子４０９に接続されている。さらに、抵抗Ｒ４０５とエミッタ電極との結節点には、処理回路４１のＡ／Ｄ入力端子４１２への入力信号４３が接続されている。このような構成により、バイポーラトランジスタのベース電極とエミッタ電極との間の電圧落ち込みを−５Ｖで生成することができ、読取用Ａ／Ｄ入力端子４１２に２．５Ｖ以上の電圧が加わらないようにしている。
【００１０】
また一方、従来、図５に示すように、処理回路５１とサーミスタ回路５２との間には、サーミスタ回路５２から所定の電圧の入力信号を得るようにした電圧制御回路５０が設けられている。処理回路５１は、電源端子５１１と接続され、２．５Ｖの駆動電圧で駆動されるのに対して、サーミスタ回路５２は、電源端子５２１と接続され、３．３Ｖの駆動電圧で駆動されるため、電圧制御回路５０は、サーミスタ回路５２から処理回路５１に入力する入力信号５３のレベルを３．３Ｖを超えないようにする必要がある。
【００１１】
この電圧制御回路５０は、バイポーラトランジスタＴ５０１、Ｔ５０２、抵抗Ｒ５０３から構成されている。バイポーラトランジスタＴ５０１、Ｔ５０２は、ＮＰＮ型トランジスタが使用されている。
【００１２】
バイポーラトランジスタＴ５０１、Ｔ５０２は、コレクタ電極が共通に＋３．３Ｖが印加される電源端子５０４に接続され、エミッタ電極が共通に抵抗Ｒ５０３を介して接地電位（グランド）に接続されている。また、バイポーラトランジスタＴ５０１のベース電極は、サーミスタ回路５２の出力信号端子４２２と接地電位（グランド）と接続され、バイポーラトランジスタＴ５０２のベース電極は、＋２．５Ｖが印加される電源端子５０５に接続されている。
【００１３】
サーミスタ回路５２は、＋３．３Ｖが印加される電源端子５２１に接続された抵抗Ｒ５２２とサーミスタ５２３が直列に接続されている。抵抗Ｒ５２２とサーミスタ５２３の結節点には、処理回路５１のＡ／Ｄ入力端子５１２への入力信号５３とバイポーラトランジスタＴ４０２のベース電極とが接続されている。
【００１４】
なお、これらの他に、関連する技術として、例えば下記の特許文献１（特開平８−１９６０７３号公報）に開示された発明も知られている。
【特許文献１】特開平８−１９６０７３号公報（段落［００１７］、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、図４に示すように、読取回路４２から処理回路４１に入力する入力信号４３のレベルを３．３Ｖから２．５Ｖに変換するためには、マイナス電源（−５Ｖ）が必要となり、従来のファクシミリ装置のようにマイナス電源を用いる回路が他にある場合には流用することができるが、流用できるマイナス電源回路がないために、このマイナス電源を得るために新たな回路を設けることは製品のコストダウンの観点から好ましくなかった。また、マイナス電源を使用するためＧＮＤレベルまでの電圧を扱うことができなかった。
【００１６】
また、図５に示すような従来の回路では、サーミスタ５２３が約１００Ｋ〜数Ｋの範囲で変化した場合、サーミスタ回路５２から処理回路５１に入力する入力信号５３のレベルが３．３Ｖを超えないように、かつ、所定の特性を得るためには、抵抗Ｒ５０３において数十ｍＷの電力が消費されるため、低消費電力タイプのファクシミリ装置等にとっては好ましくなかった。また、抵抗Ｒ５０３の抵抗値を微妙に調整する必要があった。
【００１７】
さらに、上記特許文献１に開示された技術のように、電圧制御のためにダイオードを使用した場合、基準電圧の温度依存性が大きく、またダイオードの立ち上がり特性がなだらかであることにより、出力信号に対してリニアリティの劣化や抑制電圧の温度依存性等の影響が大きくなってしまう。したがって、最大許容入力電圧ぎりぎりまでの有効な信号を扱えないため、ダイナミックレンジを減らして使用することになり分解能が悪くなるという問題点があった。
【００１８】
そこで、本発明は、上記の問題点を解消することを課題とし、温度変化に対して安定しており、動作開始電圧の安定動作が確保でき、また、Ａ／Ｄ入力を保護しながら実使用域で信号劣化を発生させない電圧制御回路を提供することを目的とするものである。
【課題を解決するための手段】
【００１９】
前記課題を解決するために、本願の請求項１に係る発明は、第１の駆動電圧で駆動される第１の回路からの信号を第２の駆動電圧で駆動される第２の回路に供給する際に、前記第１の回路からの出力信号に対して前記第２の回路の許容最大電圧になるように制御し、当該制御された許容最大電圧の入力信号を前記第２の回路に供給する電圧制御回路であって、それぞれのベース電極が相互接続されて抵抗素子を介して接地され、それぞれのコレクタ電極が抵抗素子を介してそれぞれ接地された第１のバイポーラトランジスタと第２のバイポーラトランジスタを備え、前記第１のバイポーラトランジスタのエミッタ電極は前記第１の回路と前記第２の回路とを結ぶ信号線と接続され、前記第２のバイポーラトランジスタのエミッタ電極は前記許容最大電圧と等しい基準電圧と接続されたことを特徴とする。
【００２０】
また、本願の請求項２に係る発明は、請求項１に係る電圧制御回路において、前記第１の回路は読取回路であり、前記第２の回路は前記第１の回路からの読取信号を処理する処理回路であることを特徴とする。
【００２１】
また、本願の請求項３に係る発明は、請求項１に係る電圧制御回路において、前記第１の回路はサーミスタ回路であり、前記第２の回路は前記第１の回路からの出力信号を処理する処理回路であることを特徴とする。
【発明の効果】
【００２２】
本発明は、上述した解決手段により以下に述べるとおりの優れた効果を奏する。即ち、請求項１に係る発明によれば、第１の駆動電圧で駆動される第１の回路からの信号を第２の駆動電圧で駆動される第２の回路に供給する際に、前記第１の回路からの出力信号に対して前記第２の回路の許容最大電圧になるように制御し、当該制御された許容最大電圧の入力信号を前記第２の回路に供給する電圧制御回路であって、それぞれのベース電極が相互接続されて抵抗素子を介して接地され、それぞれのコレクタ電極が抵抗素子を介してそれぞれ接地された第１のバイポーラトランジスタと第２のバイポーラトランジスタを備え、  前記第１のバイポーラトランジスタのエミッタ電極は前記第１の回路と前記第２の回路とを結ぶ信号線と接続され、前記第２のバイポーラトランジスタのエミッタ電極は前記許容最大電圧と等しい基準電圧と接続する。
【００２３】
このような構成によれば、所定の許容最大電圧までは電圧抑制が作用しないため、信号に含まれる情報に影響を与えずに、実用的に必要とする最大入力までの生の信号を供給することができる。また、過大入力も禁止することが可能である。
【００２４】
また、本願の請求項２に係る発明によれば、請求項１の電圧制御回路において、前記第１の回路は読取回路であり、前記第２の回路は前記第１の回路からの読取信号を処理する処理回路とする。
【００２５】
このような構成によれば、所定の許容最大電圧までは電圧抑制が作用しないため、読み取られた画像信号に含まれる情報に影響を与えずに、実用的に必要とする最大入力までの生の画像信号を供給することができる。また、過大入力も禁止することが可能である。また、マイナス電源を必要としないためコスト面でも優位である。
【００２６】
また、本願の請求項３に係る発明によれば、請求項１の電圧制御回路において、前記第１の回路はサーミスタ回路であり、前記第２の回路は前記第１の回路からの出力信号を処理する処理回路とする。
【００２７】
このような構成によれば、所定の許容最大電圧までは電圧抑制が作用しないため、検出信号に含まれる情報に影響を与えずに、実用的に必要とする最大入力までの生の検出信号を供給することができる。また、過大入力も禁止することが可能である。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の具体例を実施例及び図面を用いて詳細に説明する。ただし、以下に示す実施形態は、本発明の技術思想を具体化するための一実施の形態として電圧制御回路を例示するものであって、本発明をこの電圧制御回路に特定することを意図するものでなく、特許請求の範囲に含まれるその他の実施形態のものにも等しく適用し得るものである。
【実施例】
【００２９】
以下、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例に係る電圧制御回路の回路構成図、図２は本発明の第１の実施例を示した回路図、図３は本発明の第２の実施例を示した回路図である。
【００３０】
電圧制御回路１０は、図１に示すように、バイポーラトランジスタＴ１１、Ｔ１２、抵抗Ｒ１３、Ｒ１４、Ｒ１５から構成されている。バイポーラトランジスタＴ１１、Ｔ１２は、ＰＮＰ型トランジスタが使用されている。
【００３１】
バイポーラトランジスタＴ１１、Ｔ１２は、ベース電極が共通に抵抗Ｒ１４を介して接地電位（グランド）と接続され、バイポーラトランジスタＴ１１のコレクタ電極が抵抗Ｒ１３を介して接地電位（グランド）と接続され、バイポーラトランジスタＴ１２のコレクタ電極が抵抗Ｒ１５を介して接地電位（グランド）と接続されている。
【００３２】
そして、バイポーラトランジスタＴ１１のエミッタ電極は、所定の基準電圧Ｖｒｅｆが印加される電源端子１６と接続され、バイポーラトランジスタＴ１２のエミッタ電極は、この電源制御回路１０と接続される駆動電圧の異なる２つの回路を結ぶ信号線１７と接続されている。ここで、基準電圧Ｖｒｅｆは、信号線１７によって接続される端子１８、１９のうち、信号線１７を介して信号が入力される端子１９側に接続される回路の許容最大電圧と等しい値に設定されている。
【００３３】
また、図２は、図１に示す電源制御回路１に第１の回路としてＣＩＳ等の読取回路４２を接続し、第２の回路としてＣＰＵ等の処理回路４１を接続した本発明の第１の実施例を示した回路図であり、図１および図４に示した回路と同一構成要素には同一の符号を付して示してある。端子１８は抵抗Ｒ２１を介して読取装置４２の出力信号端子４２２と接続され、端子１９は処理回路４１のＡ／Ｄ入力端子４１２と接続されている。
【００３４】
また、図２は、図１に示す電源制御回路１に第１の回路としてサーミスタ回路５２を接続し、第２の回路としてＣＰＵ等の処理回路４１を接続した本発明の第２の実施例を示した回路図であり、図１および図５に示した回路と同一構成要素には同一の符号を付して示してある。端子１８は抵抗Ｒ５２２とサーミスタ５２３との結節点に接続され、端子１９は処理回路５１のＡ／Ｄ入力端子５１２と接続されている。
【００３５】
次に、上述した実施例を構成する電圧制御回路１の動作について図１を参照して説明する。
【００３６】
端子１８に印加される電圧が電源端子１６に印加されている基準電圧Ｖｒｅｆ以下である場合には、バイポーラトランジスタＴ１１はオフのままであるが、バイポーラトランジスタＴ１２はオンとなって、信号線１７を流れる定電流を引き込むことにより端子１８に印加される電圧を基準電圧Ｖｒｅｆと等しくなるように制御し、端子１８に印加される電圧が基準電圧Ｖｒｅｆを超えると、バイポーラトランジスタＴ１１がオンとなって、信号線１７を流れる定電流の引き込みを抑制することにより端子１８に印加される電圧を基準電圧Ｖｒｅｆと等しくなるように制御する。
【００３７】
ここで基準電圧Ｖｒｅｆとして、信号線１７を介して信号が入力される端子１９側に接続される回路（図２では処理回路４１、図３では処理回路５１）の許容最大電圧（２．５Ｖ）を設定することにより、処理回路４１、５１の許容最大電圧で入力信号を供給することができる。
【００３８】
以上説明したように、本発明に係る電圧制御回路によれば、所定の許容最大電圧までは電圧抑制が作用することなく急峻な抑圧動作が可能であるため、Ａ／Ｄ入力を保護しながら実使用域で信号劣化を発生させずに、実用的に必要とする最大入力までの生の信号を供給することができる。また、温度変化に対して安定しており、動作開始電圧の安定動作を確保することできる。
【００３９】
なお、上記実施例では、周辺回路として読取回路またはサーミスタ回路について説明したが、これに限ることはなく、その他の回路についても本発明は同様に適用することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施例に係る電圧制御回路の回路構成図である。
【図２】本発明の第１の実施例を示した回路図である。
【図３】本発明の第２の実施例を示した回路図である。
【図４】従来の回路図の一例である。
【図５】従来の回路図の他の一例である。
【符号の説明】
【００４１】
１０・・・・電圧制御回路
Ｔ１１・・・・第１のバイポーラトランジスタ
Ｔ１２・・・・第２のバイポーラトランジスタ
Ｒ１３、Ｒ１４，Ｒ１５・・・・抵抗
１６・・・・電源端子
１７・・・・信号線
１８、１９・・・・端子
【図１】
0004989519.tif 000002
【図２】
0004989519.tif 000003
【図３】
0004989519.tif 000004
【図４】
0004989519.tif 000005
【図５】
0004989519.tif 000006