(57)【特許請求の範囲】
【請求項１】
集積回路であって、
前記集積回路外部の供給源からの第１のクロック信号が入力信号として入力される入力端子と、
前記入力された第１のクロック信号から第２のクロック信号または第３のクロック信号を生成するように動作できる発振器であって、発振器に入力された入力信号が遅延され且つ反転された反転遅延出力信号を閉ループにより発振して第２のクロック信号として供給するリング発振回路と、前記リング発振回路と通じており、且つ、前記反転遅延出力信号を受信して第２のクロック信号を分周した前記第３のクロック信号を生成するように動作できる分周器とを含み、前記第１のクロック信号、前記第２のクロック信号、および前記第３のクロック信号のいずれかのクロック信号を出力する前記発振器と、
クロック端子から入力される前記クロック信号にクロックされて動作する内部回路と、
前記発振器から出力されるクロック信号または前記発振器を経由しない内部で生成された第１の出力信号のいずれかを出力に供給する出力端子と
前記発振器と前記出力端子との間に設けられており、前記集積回路外部の供給源からの第１の制御信号に応答して、前記集積回路を第１および第２の動作モードのうちの一方の動作モードで動作させるように動作できる第１の制御手段であって、ａ）前記第１の動作モードでは、前記出力端子に、前記第１の出力信号を供給し、ｂ）前記第２の動作モードでは、前記発振器の出力が前記出力端子に供給される、第１の制御手段と、
前記集積回路外部の供給源からの第２の制御信号に応答して、前記発振回路を閉ループとするか、または前記入力端子からの第１のクロック信号を前記発振器に供給することにより、前記発振回路の閉ループを開ループとして、前記反転遅延出力信号を発振させないように切り替える第２の制御手段とを備え、
前記第２の制御手段が、前記第２の動作モードにおいて、前記発振回路を閉ループとすることにより、第２のクロック信号または第３のクロック信号のいずれかが前記出力端子に出力され、前記発振回路の閉ループを開ループとすることにより前記第１のクロック信号が遅延された信号が前記出力端子に出力されることを特徴とする、前記集積回路。
【請求項２】
前記第１および第２の制御手段が、前記第１または第２の制御信号を受信するように動作できる複数のマルチプレクサを有する、請求項１記載の集積回路。
【発明の詳細な説明】
この出願は、出願日が２０００年３月２４日であり、且つ、発明の名称が「制御および検査が可能なリング発振器装置（Ｃｏｎｔｒｏｌｌａｂｌｅ  ａｎｄ  Ｔｅｓｔａｂｌｅ  Ｒｉｎｇ  Ｏｓｃｉｌｌａｔｏｒ  Ａｐｐａｒｕｔｕｓ）」である米国仮特許出願第６０／１９１，７９８号の優先権を主張するものである。
【０００１】
（産業上の利用分野）
この発明は、集積回路に関し、詳しくは、集積回路の内部クロック発生装置に関する。
【０００２】
（発明の背景）
集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）は、今日の殆どの電子機器に、独占的でないにしても、広範囲に使用されている。このようなＩＣは、デジタル技術、アナログ技術、或いは、両者の組み合わせによるものである。あらゆるタイプのＩＣは、オンチップ（ｏｎ‐ｃｈｉｐ）クロックの生成および／または供給を行うオンチップ・クロック回路を設ける必要がある。
【０００３】
デジタルＩＣでは、一般に、リング発振器（ｒｉｎｇ  ｏｓｃｉｌｌａｔｏｒ）を使用してオンチップ・クロックを生成している。リング発振器は、ＩＣに完全に内蔵されているので、ＩＣの入力／出力（Ｉ／Ｏ）ピンの使用を要しないため、特に上記のような使用に有効である。ＩＣ上のＩ／Ｏピンの数を抑えることは、幾つかの理由で有益である。
【０００４】
リング発振器を内蔵するＩＣの種々の機能、および／または、特性について、製品検査を行うことは不可欠である。一方、リング発振器を内蔵するＩＣの製品検査を行うためには、リング発振器をバイパスしてその箇所に検査クロックを導入する手段を設けることが望ましい。例えば、デジタルＩＣの検査手順には、通常、セットアップおよびホールド時間のデータを測定する検査のようなタイミング検査が含まれている。これらの検査は、一般に、検査クロックの制御が必要であり、従って、容易には自走（ｆｒｅｅ‐ｒｕｎｎｉｎｇ）リング発振器を使用できない。
【０００５】
更に、リング発振器は、基本的にアナログ回路であるため、ＩＣのＩ／Ｏピンを介してリング発振器を検査する手段を設けることが望ましい。特に、リング発振器の遅延（時間）によってその周波数を特定でき、従って、この遅延（時間）の特徴を、プロセス、温度、および、電圧について、調べることが望ましい。
【０００６】
従って、ＩＣには、バイパス可能なリング発振器を設けることが望ましい。
【０００７】
また、ＩＣには、デジタル検査用の検査クロックの導入が可能なリング発振器を設けることが望ましい。
【０００８】
更に、また、ＩＣには、リング発振器の遅延の切り離し、および／または、測定を行えるリング発振器を設けることが望ましい。
【０００９】
（発明の概要）
この発明は、種々の動作モードで機能する集積回路に用いるクロック発生装置である。この種々の動作モードには、集積回路の内部回路／論理回路（ｃｉｒｃｕｉｔｒｙ／ｌｏｇｉｃ）をクロッキング（クロック制御）するクロック信号を生成すること、クロック発生器、または、そのクロック発生器の一部のみをバイパス（迂回）すること、デジタル検査用の検査クロックを導入すること、および、クロック発生器の遅延時間の切り離しと測定を行うこと、が含まれている。
【００１０】
一般に、クロック発生装置には、発振器とそれに関連する制御回路／論理回路とが含まれている。これらの発振器と関連制御回路／論理回路とは、集積回路の既存の入力／出力ピンのみと通じており、その既存の入力／出力ピンのみを使用する。また、上記関連制御回路／論理回路は、上記入力／出力ピンを介して制御信号を受信して、上記入力／出力ピンを介して種々の動作モードを実施するように動作できる。
【００１１】
上記既存の入力／出力ピンは、集積回路の通常の機能を有するピンである。この発明は、これらのピンを利用して、種々の検査モードを可能にする。選択した入力／出力ピンのマルチプレクシング（多重化）によって、集積回路は通常モードで動作でき、また集積回路の検査をしたい時には、検査モードが可能になる。これらの入力／出力ピンの機能を共用することによって、集積回路上に検査用ピンを新たに設ける必要が無くなる。
【００１２】
ある特定のー形態では、クロック発生装置はリング発振器であり、制御回路／論理回路には、入力／出力ピンから制御信号を受信するように動作できるマルチプレクサが含まれている。リング発振器は、遅延線によって形成されている。この遅延線は、帰還ループを介する正味１回の反転を行って、任意の周波数のクロック信号を供給する。この遅延線は、複数のデジタル・バッファによって形成できる。正味１回の反転を行うために、リング発振器は、奇数個のインバータによって形成されるか、或いは、偶数個の非反転バッファと１つのインバータとによって形成される。上記複数のデジタル・バッファからのクロック信号の周波数は、適当なディバイダ（分周）回路／論理回路によって低減できる。
【００１３】
（発明の実施の形態）
図１は、この発明を実施できる集積回路（ＩＣ）１０を示している。このＩＣ１０のケース１２内には、例えば、アナログ、デジタル、および／または、アナログ／デジタルの論理回路／制御回路が含まれている。また、ＩＣ１０は、複数の入力／出力（Ｉ／Ｏ）ピン（便宜上、全体を１４で示す）を有している。全Ｉ／Ｏピン１４の数は、ＩＣのタイプおよび／または機能によって変わる。しかし、この発明の一実施形態では、この発明を実施することによってＩＣ１０の全Ｉ／Ｏピン１４の数が変わる、ということはない。
【００１４】
全Ｉ／Ｏピン１４の各々のＩ／Ｏピンは、ＩＣの個々のタイプおよび／または設計に応じたそれぞれの特定の目的／機能を有している。尚、ＩＣの個々のタイプがこの発明の原理の適用および／または実施と重要な関係がある、ということはない。このことを前提に、全Ｉ／Ｏピン１４のうち、幾つかのＩ／Ｏピンを任意に指定して、少なくとも図２およびこの図２に関する説明と適合するようにした。従って、以下に述べる全Ｉ／Ｏピン１４のうちの特定のＩ／Ｏピンの指定は、全く任意である。また、各指定したＩ／Ｏピンの名称も任意のものである。
【００１５】
さて、上述の如く任意に、全Ｉ／Ｏピン１４のうち、Ｉ／Ｏピン１５をＤＡＴＡ＿ＯＵＴ（データ・アウト）Ｉ／Ｏピンに、Ｉ／Ｏピン１６をＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピンに、Ｉ／Ｏピン１７をＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピンに、Ｉ／Ｏピン１８をＳＣＡＮ＿ＥＮＡＢＬＥ（スキャン・イネーブル）Ｉ／Ｏピンに、Ｉ／Ｏピン１９をＰＯＲＴ＿Ａ５（ポートＡ５）Ｉ／Ｏピンに指定する。
【００１６】
図２には、ＩＣ１０内の回路／論理回路の一部分（全体を２０で示す）の概略的な図即ちレイアウトが示されている。この発明の一実施形態に従えば、回路／論理回路部２０内に、即ち、回路／論理回路部２０の構成部分として、発振器、即ち、発振回路／論理回路（全体を３０で示す）が設けられている。この発振器３０は、推奨形態ではリング発振器で構成されており、従って、以下、リング発振器と呼ぶ。この発振器３０は、ここに記載するような機能と作用を持つその他のタイプの発振器でもよい。また、回路／論理回路部２０内には、制御回路／論理回路（全体を３１で示す）が設けられている。この制御回路／論理回路３１は、完全にリング発振器３０の一部を構成していても、そうでなくてもよい。リング発振器３０は、制御信号に応じて、ここに説明する回路／論理回路部２０のその他の回路／論理回路と関連して、或いは、関連せずにここに説明するようなリング発振器３０の種々の動作モードを行う。以下、リング発振器３０は、特に断わりのない限り、制御回路／論理回路３１を内蔵しているものとする。
【００１７】
リング発振器３０は、全Ｉ／Ｏピン１４の幾つかのＩ／Ｏピンと接続されている、即ち、これらのＩ／Ｏピンと通じている。詳しくは、リング発振器３０は、ＤＡＴＡ＿ＯＵＴ（データ・アウト）Ｉ／Ｏピン１５、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６、ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７、ＳＣＡＮ＿ＥＮＡＢＬＥ（スキャン・イネーブル）Ｉ／Ｏピン１８、および、ＰＯＲＴ＿Ａ５（ポートＡ５）Ｉ／Ｏピン１９に接続されている。図２で、ＰＯＲＴ＿Ａ５＿ＩＮＴＥＲＮＡＬ（ポートＡ５インターナル）で示した線は、この発明を実施しない場合の集積回路１０のＰＯＲＴ＿Ａ５（ポートＡ５）である。従って、マルチプレクサ４４が論理「０」即ち「ロー（低）」を受信する時は、この発明を実施しない場合と同様に、ＰＯＲＴ＿Ａ５＿ＩＮＴＥＲＮＡＬ（ポートＡ５インターナル）信号がＰＯＲＴ＿Ａ５（ポートＡ５）Ｉ／Ｏピン１９に供給される。マルチプレクサ４４が論理「１」即ち「ハイ」を受信する時は、マルチプレクサ４０の出力信号が、ＰＯＲＴ＿Ａ５（ポートＡ５）Ｉ／Ｏピン１９への信号として供給される。
【００１８】
リング発振器３０の出力は、クロック信号であり、このクロック信号は、１つの制御信号、或いは、複数の制御信号に応答して、ＩＣ＿ＣＬＫ（ＩＣクロック）出力４８に供給されるか、完全にバイパスされるか、および／または、ＩＣ１０の出力としてＰＯＲＴ＿Ａ５（ポートＡ５）Ｉ／Ｏピン１９に供給される。例えば、ＩＣ１０の検査モード機能を実装するためのＩ／Ｏピン（例えば、デジタル・スキャン検査を実施するのに使用されるＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６とＳＣＡＮ＿ＥＮＡＢＬＥ（スキャン・イネーブル）Ｉ／Ｏピン１８）を使用して、以下に説明するような一連のマルチプレクサ（ＭＵＸ）を制御する制御信号を供給する。ＩＣ＿ＣＬＫ（ＩＣクロック）出力４８は、ＩＣ１０内部の回路に供給される信号を生成する図２に示す発振器装置の出力である。即ち、ＩＣ＿ＣＬＫ（ＩＣクロック）出力４８は、ＩＣ１０内部の別のＩＣ回路／論理回路（図示せず）に通じる出力であり、リング発振器３０が生成したクロック信号を、上記別のＩＣ回路／論理回路に供給する出力である。従って、ＩＣ＿ＣＬＫ（ＩＣクロック）信号は、ＩＣ１０内部のデジタル論理回路／回路（図示せず）をクロックするのに使用される。
【００１９】
リング発振器３０には、推奨形態では、複数のデジタル・バッファ、或いは、デジタル・インバータで構成された遅延論理回路（ｄｅｌａｙ  ｌｏｇｉｃ）３４（以下、デジタル・バッファを含むものとする）が含まれている。図２では、遅延論理回路３４には、全体として正味１回の反転（ｎｅｔ  ｉｎｖｅｒｓｉｏｎ）を行うために偶数個のデジタル・バッファ等が含まれている。遅延論理回路３４の出力は、反転出力を有するマルチプレクサ３２（従って、出力部に「点」或いは「丸」を示す）の１つの入力部（ここでは、任意に「０」入力とする）に供給される。別の例では、遅延論理回路３４には奇数個のインバータが含まれており、この場合マルチプレクサ３２の出力は反転されない。何れの場合にも、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの制御信号によってマルチプレクサ３２に論理「０」即ち「ロー」が供給される時、閉ループが形成される。この結果形成された回路は、ほぼ１／２ｔｄの周波数で発振する（ｔｄは閉ループの全遅延（ｔｏｔａｌ  ｄｅｌａｙ：ｔｄ）時間である）。ここに説明する代表的な実施例では、ｔｄはデジタル・バッファ或いはデジタル・インバータ１個の代表的な伝播遅延（ｐｒｏｐａｇａｔｉｏｎ  ｄｅｌａｙ）のｎ倍に等しい（ｎは、ループ内のデジタル・バッファ或いはデジタル・インバータの個数であり、代表的な実施例では、２００である）。マルチプレクサ３２がＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６から受信した制御信号が論理「１」即ち「ハイ」の時、マルチプレクサ３２は、ＤＡＴＡ＿ＯＵＴ（データ・アウト）Ｉ／Ｏピン１５上の信号を遅延論理回路３４に供給して、開ループが形成される。開ループが形成されると、発振機能は無くなる。マルチプレクサ３２がＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６から論理「１」を受信した時、種々のモードが実施されるが、そのうちの幾つかを図３の表５０に示す。
【００２０】
遅延論理回路３４の出力信号は、ディバイダ（分周）回路／論理回路３６の入力部にも供給される。このディバイダ回路／論理回路３６は、論理「１」即ち「ハイ」の信号をＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７から受信している期間、動作可能となる。また、ディバイダ回路／論理回路３６は、論理「０」即ち「ロー」の信号をＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７から受信した時、リセットされる。ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７から論理「０」即ち「ロー」の信号を受信し続けることにより、ディバイダ回路／論理回路３６は、論理「１」即ち「ハイ」の信号を受信するまでは、動作できない。ディバイダ回路／論理回路３６は、このディバイダ回路／論理回路３６の回路／論理回路によって決まる値でリング発振器３０の周波数（Ｆｒｉｎｇ）を分周する、即ち、低減する。ディバイダ回路／論理回路３６を設けることによって、遅延論理回路３４のデジタル・バッファが占有する集積回路のシリコン領域が最小限になり、或いは、低減される。その理由は、周波数が高くなると、遅延論理回路３４を実施するのに必要なデジタル・バッファの数が少なくて済む為である。従って、リング発振器３０は集積回路内部の回路／論理回路の動作にとって必要な周波数よりも高い周波数で動作し、そして、この周波数がディバイダ回路／論理回路３６によって分周されて、システム・クロック周波数（集積回路の動作の所望の周波数）のクロック信号が生成される。
【００２１】
代表的な実施例では、リング発振器３０に含まれるバッファの個数は、通常の周波数である４０ＭＨｚ（Ｆｒｉｎｇ）が得られるように選ばれる。リング発振器３０の出力はディバイダ回路／論理回路３６に供給され、ディバイダ回路／論理回路３６はＦｒｉｎｇを４で分周して１０ＭＨｚの出力信号（Ｆｒｉｎｇ／４）を出力する。この出力信号は、マルチプレクサ３８の１つの入力部（「０」入力）に供給される。
【００２２】
マルチプレクサ３８のもう１つの入力部（「１」入力）は、遅延論理回路３４から分周されていない信号（Ｆｒｉｎｇ）を受信する。マルチプレクサ３８の出力の選択は、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの信号によって制御される。ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「１」即ち「ハイ」の信号によって、マルチプレクサ３８の「１」入力、即ち、遅延論理回路３４からの分周されていない信号（Ｆｒｉｎｇ）が選択される。ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「０」即ち「ロー」の信号によって、マルチプレクサ３８の「０」入力、即ち、遅延論理回路３４からの分周された信号（Ｆｒｉｎｇ／４）が選択される。
【００２３】
ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）信号によって選択されたマルチプレクサ３８の出力は、マルチプレクサ４０の１つの入力部（「１」入力）に供給される。マルチプレクサ４０のもう１つの入力部（「０」入力）は、遅延論理回路３４からの分周されていない信号（Ｆｒｉｎｇ）を受信する。マルチプレクサ４０の出力の選択は、ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７からの信号によって制御される。ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７からの論理「１」即ち「ハイ」の信号によって、マルチプレクサ３８からの出力信号がマルチプレクサ４０の出力信号として供給され、ＲＥＳＥＴＮ（リセットＮ）Ｉ／Ｏピン１７からの論理「０」即ち「ロー」の信号によって、遅延論理回路３４からの出力信号（即ち、分周されていない信号Ｆｒｉｎｇ）がマルチプレクサ４０の出力信号として供給される。
【００２４】
ＲＥＳＥＴＮ（リセットＮ）信号によって選択されたマルチプレクサ４０の出力は、マルチプレクサ４２の１つの入力部（「０」入力）に供給され、また、前述のように、マルチプレクサ４４の「１」入力にも供給される。マルチプレクサ４２のもう１つの入力部（「１」入力）は、ＤＡＴＡ＿ＯＵＴ（データ・アウト）Ｉ／Ｏピン１５からの信号を受信する。マルチプレクサ４２の出力の選択は、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの信号によって制御される。ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「１」即ち「ハイ」の信号によって、ＤＡＴＡ＿ＯＵＴ（データ・アウト）信号がマルチプレクサ４２の出力として供給され、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）Ｉ／Ｏピン１６からの論理「０」即ち「ロー」の信号によって、マルチプレクサ４０の出力がマルチプレクサ４２の出力として供給される。マルチプレクサ４２の出力は、内部信号として、ＩＣ＿ＣＬＫ（ＩＣクロック）出力部４８に供給される。ＩＣ＿ＣＬＫ（ＩＣクロック）出力部４８上の内部信号は、ＩＣ１０内部の種々の回路／論理回路に供給される。この内部信号に従って、種々の動作モードが維持される。また、それらの種々の動作モードは、ここに説明するＩＣ１０の種々の入力部、および／または、出力部に対して入出力される信号と組み合わされる。
【００２５】
尚、種々のマルチプレクサへの入力（「１」と「０」）は逆にしてもよく、その場合、図３の表５０の真理値表部分に示す種々の入力信号は、それに応じて修正され、図示の機能、および／または、出力信号が得られる。
【００２６】
図３に示す表５０に従って、図２の種々のマルチプレクサは、表５０に含まれる真理値表によって規定される制御条件の下で、詳しくは、ＳＣＡＮ＿ＥＮＡＢＬＥ（スキャン・イネーブル）、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）、および、ＲＥＳＥＴＮ（リセットＮ）の入力の制御条件の下で、本明細書および表５０に記した機能を実装する。表５０には、「出力」である「ＩＣ＿ＣＬＫ（ＩＣクロック）」と「ＰＯＲＴ＿Ａ５（ポートＡ５）」、および、「機能（モード）／コメント」も示している。
【００２７】
図２と図３の表５０とに於いて、ＳＣＡＮ＿ＥＮＡＢＬＥ（スキャン・イネーブル）、ＳＣＡＮ＿ＭＯＤＥ（スキャン・モード）、ＲＥＳＥＴＮ（リセットＮ）および、ＤＡＴＡ＿ＯＵＴ（データ・アウト）は、ＩＣ１０の入出力（Ｉ／Ｏ）ピンに対応する信号である。これらの信号は、図２に示す種々のマルチプレクサの動作によって論理回路的に組み合わされて、表５０に示す種々のモード機能が得られる。ＩＣ＿ＣＬＫ（ＩＣクロック）は、図２に示す構成によって生成されるクロック信号であり、ＩＣ１０内部のデジタル論理回路をクロックするのに使用される。ＰＯＲＴ＿Ａ５は、ＩＣ１０の出力信号であり、マルチプレクサ４４によって供給され、表５０に示すように、ＩＣ１０の検査動作モード期間にリング発振器３０の動作観測用出力か、或いは、ＩＣ１０の通常動作モード期間にＩＣ１０の通常出力になる。
【００２８】
図４は、タイミング・チャート８０を、代表的な例として、示している。このタイミング・チャート８０は、図２と図３の表５０とに示し、且つ、この図２と図３の表５０とに関連して本明細書に説明した種々の機能・機構の動作を表している。また、このタイミング・チャート８０は、表５０に示した種々の検査モードのシミュレーション表示を表している。
【００２９】
この発明を推奨設計および／または推奨構成を有するものとして説明したが、この発明は、ここに開示した事項の精神とその範囲内で、更に変更することが出来る。従って、この出願は、この発明の原理を使用する、あらゆる変形、あらゆる用途、あらゆる応用をも包含するものである。更に、この出願は、この発明の属する技術分野に於いて周知のものであり、或いは、この発明の属する技術分野に於いて慣習的に行われているものであり、且つ、本願特許請求の範囲に入る、本願開示事項を発展させたものをも包含する。
【図面の簡単な説明】
この発明の記載事項は、添付図と共に参照されたい。
尚、各図に於いて、対応する部分には、対応する参照符号を付している。
【図１】  この発明が実施可能な集積回路（ＩＣ）を表す図である。
【図２】  この発明の原理に従うリング発振器およびそれに関連するＩＣ回路／論理回路の代表的な実施例の概略図である。
【図３】  図２のリング発振器およびそれに関連するＩＣ回路／論理回路の代表的な実施例の種々の機能とそれらの機能を実施するための制御条件とを示す表である。
【図４】  図２のリング発振器およびそれに関連するＩＣ回路／論理回路の代表的な実施例のタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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