(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１ゲート絶縁膜を含む第１ＭＩＳＦＥＴと、
前記半導体基板上に形成された第２ゲート絶縁膜を含む第２ＭＩＳＦＥＴとを備え、
前記第１ゲート絶縁膜は少なくとも一部に、第１金属イオンを含有し且つ８以上の比誘電率を有した第１誘電体膜を含み、
前記第２ゲート絶縁膜は少なくとも一部に、第２金属イオンを含有し且つ８以上の比誘電率を有した第２誘電体膜を含み、
前記第１誘電体膜に対する前記第１金属イオンとは価数が１だけ異なる少なくとも１種類の第１不純物金属イオンのドーピングが施されており、
前記ドーピングに起因して、前記第１誘電体膜中と前記第２誘電体膜中とで荷電欠陥の密度と極性との少なくとも一方が異なり、
前記第１金属イオンと、前記第２金属イオンとは、３価の金属イオンであり、
前記第１不純物金属イオンは、２価の金属イオンである、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１誘電体膜と前記第２誘電体膜は、Ａｌ2Ｏ3、Ｙ2Ｏ3、Ｌａ2Ｏ3のいずれかを含み、
前記第１不純物金属イオンは、Ｂａ、Ｓｒ、Ｍｇ、Ｃａのいずれかを含む、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記第２誘電体膜に対する前記第２金属イオンとは価数が１だけ異なる少なくとも１種類の第２不純物金属イオンのドーピングが施されており、
前記第１ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴを含み、
前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴを含み、
前記少なくとも１種類の第１不純物金属イオンは前記第１金属イオンよりも小さい価数を有する第５金属イオンを含み、
前記少なくとも１種類の第２不純物金属イオンは前記第２金属イオンよりも小さい価数を有する第６金属イオンを含み、
前記第５金属イオンの濃度が前記第６金属イオンの濃度以下に設定されている、
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
前記少なくとも１種類の第１不純物金属イオンは０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲の濃度でドーピングされている、
半導体装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
前記少なくとも１種類の第１不純物金属イオンはＭＯＣＶＤ法とイオンインプランテーション法との少なくとも一方で以てドーピングする、
半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記少なくとも１種類の第１不純物金属イオンはＭＯＣＶＤ法で以てドーピングし、
前記少なくとも１種類の第１不純物金属イオンの供給源としての有機金属は、前記第１金属イオンの供給源としての有機金属と共通の有機配位子を含有している、
半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成された第１ゲート絶縁膜を含む第１ＭＩＳＦＥＴと、
前記半導体基板上に形成された第２ゲート絶縁膜を含む第２ＭＩＳＦＥＴとを備え、
前記第１ゲート絶縁膜は少なくとも一部に、３価の金属イオンを含有し且つ８以上の比誘電率を有した第１誘電体膜を含み、
前記第２ゲート絶縁膜は少なくとも一部に第２誘電体膜を含み、
前記第１誘電体膜に対して少なくとも１種類の２価の不純物金属イオンのドーピングが施されており、
前記第１誘電体膜中の前記ドーピングによる荷電欠陥の密度と極性との少なくとも一方の制御によって、前記第１ＭＩＳＦＥＴに前記第２ＭＩＳＦＥＴとは異なるしきい値電圧が与えられている、
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特にＭＩＳ（METAL-INSULATOR-SEMICONDUCTOR）型の電界効果トランジスタ（以下「ＭＩＳＦＥＴ」とも呼ぶ）を複数備えた半導体装置において各ＭＩＳＦＥＴのしきい値電圧を独立に制御するための技術に関する。
【０００２】
【従来の技術】
図９に従来の半導体装置１Ｐの模式的な断面図を示す。半導体装置１Ｐはｎチャネル型のＭＯＳ（METAL OXIDE SEMICONDUCTOR）型電界効果トランジスタ（以下「ｎＭＯＳＦＥＴ」とも呼ぶ）１０Ｐ及びｐチャネル型のＭＯＳ型電界効果トランジスタ（以下「ｐＭＯＳＦＥＴ」とも呼ぶ）３０Ｐの双方を備えた基本的なＣＭＯＳ（COMPLEMENTARY ＭＯＳ）デバイスである。なお、半導体装置１Ｐは例えば特開平６−６１４３７号公報の図６に開示される。
【０００３】
図９に示すように、半導体基板２Ｐは分離酸化膜３Ｐによって各活性領域に区画されている。そして、半導体基板２Ｐの一の活性領域内にｎＭＯＳＦＥＴ１０Ｐ用のｐウェル１１Ｐが形成されており、これに隣接する他の活性領域内にｐＭＯＳＦＥＴ３０Ｐ用のｎウェル３１Ｐが形成されている。
【０００４】
ｐウェル１１Ｐの表面内にはチャネル領域を挟んで１対のｎ型の不純物層１２Ｐ，１３Ｐが形成されている。また、ｐウェル１１Ｐのチャネル領域上には熱酸化膜等のシリコン酸化膜から成るゲート絶縁膜１４Ｐが形成されており、ゲート絶縁膜１４Ｐ上にゲート電極１５Ｐが形成されている。
【０００５】
同様に、ｎウェル３１Ｐの表面内にはチャネル領域を挟んで１対のｐ型の不純物層３２Ｐ，３３Ｐが形成されている。また、ｎウェル３１Ｐのチャネル領域上には熱酸化膜等のシリコン酸化膜から成るゲート絶縁膜３４Ｐが形成されており、ゲート絶縁膜３４Ｐ上にゲート電極３５Ｐが形成されている。
【０００６】
なお、低抵抗化のために、ゲート電極１５Ｐ，３５Ｐ内にはリンやボロン等の不純物がイオンインプランテーション等によりドープされている。
【０００７】
ゲート電極１５Ｐ，３５Ｐを覆って半導体基板２Ｐ上の全面に層間絶縁膜４Ｐが形成されている。層間絶縁膜４Ｐにはコンタクトホールが形成されており、不純物層１２Ｐ，１３Ｐ，３２Ｐ，３３Ｐはコンタクトホールを介して配線１７Ｐ，１８Ｐ，３７Ｐ，３８Ｐに接続されている。
【０００８】
【発明が解決しようとする課題】
さて、ゲート電極１５Ｐ，３５Ｐに例えばリンをドープした場合、ゲート電極１５Ｐ，３５Ｐとこれに対向するチャネル領域との間の仕事関数差（の有無）に起因して、ｎＭＯＳＦＥＴ１０ＰとｐＭＯＳＦＥＴ３０Ｐとでは次のような動作上の相違が生じる。
【０００９】
まず、ｎＭＯＳＦＥＴ１０Ｐではゲート電極１５Ｐはｐウェル１１Ｐ上に形成されているので、ゲート電極１５Ｐとｐウェル１１Ｐとの間にはｐウェル１１Ｐに対して（ないしは基板２Ｐに対して）正の仕事関数差ΔΦｆが生じる。これによりゲート電極１５Ｐの電位が基板電位と等しい時にチャネル近傍のエネルギーバンドは下向きにベンディングし、その結果、ゲート電極１５Ｐをわずかに正電位とすることによって反転層を形成することができる。
【００１０】
これに対して、ｐＭＯＳＦＥＴ３０Ｐではゲート電極３５Ｐはｎウェル３１Ｐ上に形成されているので、リンをドープしたｎ型のゲート電極３５Ｐとｎウェル３１Ｐとの間には基板２Ｐに対して仕事関数差が生じない。このため、ゲート電極３５Ｐの電位が基板電位と等しい時にチャネル近傍のエネルギーバンドはほぼフラットになる。従って、ｐＭＯＳＦＥＴ３０Ｐにおいて反転層を形成するためにはゲート電極３５Ｐをかなり高い負電位に設定する必要がある。つまり、しきい値電圧（以下「しきい値」とも呼ぶ）が高くなる。
【００１１】
このように、ゲート電極１５Ｐ，３５Ｐの双方に同一種類の不純物をドープした場合には、ｎＭＯＳＦＥＴ１０Ｐ及びｐＭＯＳＦＥＴ３０Ｐのそれぞれのしきい値電圧はゲート電極１５Ｐ，３５Ｐとこれに対向するチャネル領域との間の仕事関数差により決まってしまう。即ち、従来の半導体装置１ＰではｎＭＯＳＦＥＴ１０Ｐ及びｐＭＯＳＦＥＴ３０Ｐのしきい値をそれぞれ適正値に制御することが困難であるという問題点がある。
【００１２】
このような問題点の解決方法の一つとして、ｎＭＯＳＦＥＴ１０Ｐのゲート電極１５Ｐにはリンをドープすると共にｐＭＯＳＦＥＴ３０Ｐのゲート電極３５Ｐにはボロンをドープすることによって各ＭＯＳＦＥＴ１０Ｐ，３０Ｐのしきい値をそれぞれ独立に制御する方法がある。
【００１３】
しかしながら、ゲート電極３５Ｐにドープされたボロンは後の熱処理工程においてチャネル領域へ拡散する（突き抜ける）ため、しきい値電圧の意図しない増加等の不具合を引き起こす場合がある。次世代ＭＯＳＦＥＴではゲート絶縁膜３４Ｐに２ｎｍ程度以下の薄いシリコン酸化膜が用いられるため上述のボロンの突き抜けが生じやすくなり、ＭＯＳＦＥＴの特性変動は大きな問題であると考えられている。
【００１４】
また、各ＭＯＳＦＥＴ１０Ｐ，３０Ｐのしきい値電圧を独立に制御する他の方法の例として、チャネル領域のドーパント量を調整する方法や、チャネル領域にカウンター不純物をドーピングする方法がある。しかし、これらの方法によるチャネル領域の不純物濃度の大幅な変更等はチャネルリークの増加等の特性劣化を生じさせるので、しきい値電圧の大きなシフト等を実現することは困難である。
【００１５】
また、システムＬＳＩでは、仕様上、ロジック回路用ＭＯＳＦＥＴ、メモリセル用ＭＯＳＦＥＴ及びＩ／Ｏ回路用ＭＯＳＦＥＴをそれぞれ互いに異なるしきい値電圧に設定することが多い。このような場合においても上述のしきい値電圧の制御の困難性が問題となる。
【００１６】
本発明は、しきい値電圧が独立に制御された複数のＭＩＳＦＥＴを備える半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板と、前記半導体基板上に形成された第１ゲート絶縁膜を含む第１ＭＩＳＦＥＴと、前記半導体基板上に形成された第２ゲート絶縁膜を含む第２ＭＩＳＦＥＴとを備え、前記第１ゲート絶縁膜は少なくとも一部に、第１金属イオンを含有し且つ８以上の比誘電率を有した第１誘電体膜を含み、前記第２ゲート絶縁膜は少なくとも一部に、第２金属イオンを含有し且つ８以上の比誘電率を有した第２誘電体膜を含み、前記第１誘電体膜に対する前記第１金属イオンとは価数が１だけ異なる少なくとも１種類の第１不純物金属イオンのドーピングが施されており、前記ドーピングに起因して、前記第１誘電体膜中と前記第２誘電体膜中とで荷電欠陥の密度と極性との少なくとも一方が異なり、前記第１金属イオンと、前記第２金属イオンとは、３価の金属イオンであり、前記第１不純物金属イオンは、２価の金属イオンである。
【００１８】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記第１誘電体膜と前記第２誘電体膜は、Ａｌ2Ｏ3、Ｙ2Ｏ3、Ｌａ2Ｏ3のいずれかを含み、前記第１不純物金属イオンは、Ｂａ、Ｓｒ、Ｍｇ、Ｃａのいずれかを含む。
【００２０】
請求項３に記載の半導体装置は、請求項１又は２に記載の半導体装置であって、前記第２誘電体膜に対する前記第２金属イオンとは価数が１だけ異なる少なくとも１種類の第２不純物金属イオンのドーピングが施されており、前記第１ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴを含み、前記第２ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴを含み、前記少なくとも１種類の第１不純物金属イオンは前記第１金属イオンよりも小さい価数を有する第５金属イオンを含み、前記少なくとも１種類の第２不純物金属イオンは前記第２金属イオンよりも小さい価数を有する第６金属イオンを含み、前記第５金属イオンの濃度が前記第６金属イオンの濃度以下に設定されている。
【００２５】
請求項４に記載の半導体装置は、請求項１乃至３のいずれかに記載の半導体装置であって、前記少なくとも１種類の第１不純物金属イオンは０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲の濃度でドーピングされている。
【００２６】
請求項５に記載の半導体装置の製造方法は、請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、前記少なくとも１種類の第１不純物金属イオンはＭＯＣＶＤ法とイオンインプランテーション法との少なくとも一方で以てドーピングする。
【００２７】
請求項６に記載の半導体装置の製造方法は、請求項５に記載の半導体装置の製造方法であって、前記少なくとも１種類の第１不純物金属イオンはＭＯＣＶＤ法で以てドーピングし、前記少なくとも１種類の第１不純物金属イオンの供給源としての有機金属は、前記第１金属イオンの供給源としての有機金属と共通の有機配位子を含有している。
【００２８】
請求項７に記載の半導体装置は、半導体基板と、前記半導体基板上に形成された第１ゲート絶縁膜を含む第１ＭＩＳＦＥＴと、前記半導体基板上に形成された第２ゲート絶縁膜を含む第２ＭＩＳＦＥＴとを備え、前記第１ゲート絶縁膜は少なくとも一部に、３価の金属イオンを含有し且つ８以上の比誘電率を有した第１誘電体膜を含み、前記第２ゲート絶縁膜は少なくとも一部に第２誘電体膜を含み、前記第１誘電体膜に対して少なくとも１種類の２価の不純物金属イオンのドーピングが施されており、前記第１誘電体膜中の前記ドーピングによる荷電欠陥の密度と極性との少なくとも一方の制御によって、前記第１ＭＩＳＦＥＴに前記第２ＭＩＳＦＥＴとは異なるしきい値電圧が与えられている。
【００２９】
【発明の実施の形態】
＜実施の形態１＞
図１に実施の形態１に係る半導体装置１の模式的な断面図を示す。半導体装置１はｎチャネル型のＭＯＳ（METAL OXIDE SEMICONDUCTOR）型電界効果トランジスタ（以下「ｎＭＯＳＦＥＴ」とも呼ぶ）及びｐチャネル型のＭＯＳ型電界効果トランジスタ（以下「ｐＭＯＳＦＥＴ」とも呼ぶ）の双方を備えた基本的なＣＭＯＳ（COMPLEMENTARY ＭＯＳ）デバイス（例えばＣＭＯＳインバータ）にあたる。
【００３０】
図１に示すように、半導体装置１は例えばシリコンから成る半導体基板（以下「基板」とも呼ぶ）２と、当該基板２に対して作り込まれたｎＭＯＳＦＥＴ（ないしは第１ＭＩＳＦＥＴ）１０及びｐＭＯＳＦＥＴ（ないしは第２ＭＩＳＦＥＴ）３０とを備えている。詳細には、基板２は分離酸化膜３によって各活性領域に区画されている。そして、基板２の一の活性領域内に基板２の主面ないしは表面から所定の深さに至ってｎＭＯＳＦＥＴ０１０用のｐウェル１１が形成されている。また、上記一の活性領域に隣接する他の活性領域内に基板２の表面から所定の深さに至ってｐＭＯＳＦＥＴ３０用のｎウェル３１が形成されている。
【００３１】
なお、以下の説明では、基板２の表面のうちでｐウェル１１が形成されている部分をｐウェル１１の表面１１Ｓとも呼び、ｎウェル３１が形成されている部分をｎウェル３１の表面３１Ｓとも呼ぶ。
【００３２】
ｐウェル１１の表面１１Ｓ内には、ｎＭＯＳＦＥＴ１０のチャネルが形成される領域（チャネル領域）を挟んで１対のｎ型の不純物層１２，１３が形成されている。不純物層１２，１３はｎＭＯＳＦＥＴ１０のソース・ドレイン領域を成す。更に、ｐウェル１１の表面１１Ｓ上には上記チャネル領域上にｎＭＯＳＦＥＴ１０のゲート絶縁膜（ないしは第１ゲート絶縁膜）１４及びゲート電極１５がこの順序で積層されている。特に、後に詳述するように、半導体装置１ではｎＭＯＳＦＥＴ１０のゲート絶縁膜１４は第１絶縁膜１４１及び第２絶縁膜１４２を備えている。また、ゲート絶縁膜１４及びゲート電極１５の側面及びｐウェル１１の表面１１Ｓに接してｎＭＯＳＦＥＴ１０のサイドウォールスペーサ１６が形成されている。
【００３３】
他方、ｎウェル３１の表面３１Ｓ内には、ｐＭＯＳＦＥＴ３０のチャネル領域を挟んで１対のｐ型の不純物層３２，３３が形成されている。不純物層３２，３３はｐＭＯＳＦＥＴ３０のソース・ドレイン領域を成す。更に、ｎウェル３１の表面３１Ｓ上には上記チャネル領域上にｐＭＯＳＦＥＴ３０のゲート絶縁膜（ないしは第２ゲート絶縁膜）３４及びゲート電極３５がこの順序で積層されている。特に、後に詳述するように、半導体装置１ではｐＭＯＳＦＥＴ３０のゲート絶縁膜３４は第１絶縁膜３４１及び第２絶縁膜３４２を備えている。また、ゲート絶縁膜３４及びゲート電極３５の側面及びｎウェル３１の表面３１Ｓに接してｐＭＯＳＦＥＴ３０のサイドウォールスペーサ３６が形成されている。
【００３４】
なお、ゲート電極１５，３５は例えばリンやボロンがドープされた多結晶シリコンで以て、又は、Ｗ，Ａｌ，Ｃｕ，Ｃｏ，Ｔｉ，Ｐｔ等の金属で以て、又は、これらの金属のシリサイド若しくはナイトライドで以て形成されている。更には、これらの材料の積層によりゲート電極１５，３５を形成しても良い。
【００３５】
半導体装置１は層間絶縁膜４及び配線１７，１８，３７，３８を更に備えている。具体的には、ゲート電極１５，３５を覆って基板２上の全面に層間絶縁膜４が形成されている。層間絶縁膜４にはコンタクトホールが形成されており、不純物層１２，１３，３２，３３はコンタクトホールを介して配線１７，１８，３７，３８に接続されている。
【００３６】
上述のようにゲート絶縁膜１４，３４は第１絶縁膜１４１，３４１及び第２絶縁膜１４２，３４２を備えており、半導体装置１はウェル１１,３１の表面１１Ｓ，３１Ｓ上に第１絶縁膜１４１，３４１／第２絶縁膜１４２，３４２／ゲート電極１５，３５の積層構造を有している。
【００３７】
ゲート絶縁膜１４，３４の第１絶縁膜１４１，３４１は、例えば熱酸化膜等のシリコン酸化膜やシリコン窒化膜やこれらの組み合わせであるシリコン酸化窒化膜等の低（比）誘電率の誘電体膜（以下「低誘電率膜」とも呼ぶ）で形成されている。なお、シリコン酸化膜（熱酸化膜），シリコン窒化膜及びシリコン酸化窒化膜の比誘電率はそれぞれ約３．８，約７．５，約４〜７である。第１絶縁膜１４１，３４１の厚さは３ｎｍ以下に設定しており、好ましくは２ｎｍ以下に設定している。
【００３８】
他方、ゲート絶縁膜１４，３４の第２絶縁膜１４２，３４２は、第１絶縁膜１４１，３４１よりも高い（比）誘電率を有した誘電体膜（ないしは第１及び第２誘電体膜）（以下「高誘電率膜」とも呼ぶ）を主材料として成る。当該高誘電率膜、即ち第２絶縁膜１４２，３４２の厚さは例えば３ｎｍ以上１５ｎｍ以下に設定しており、好ましくは３ｎｍ以上１０ｎｍ以下に設定している。特に、第２絶縁膜１４２，３４２の少なくとも一方の高誘電率膜中には、不純物金属イオン（ないしは第１及び第２不純物金属イオン）がドーピングされている。
【００３９】
詳細には、上記高誘電率膜の材料として、例えば、Ａｌ2Ｏ3，Ｙ2Ｏ3，Ｌａ2Ｏ3等のいずれか又はこれらのうちの２つ以上の混合物を用いている。なお、Ａｌ2Ｏ3，Ｙ2Ｏ3及びＬａ2Ｏ3はそれぞれ３価の金属イオン（ないしは第１及び第２金属イオン）であるＡｌイオン，Ｙイオン，Ｌａイオンを含有しており、約８〜１０，約１３，約２０の比誘電率を有している。即ち、上記高誘電率膜は所定の金属イオンを含有し且つ８以上の比誘電率を有している。また、これらＡｌ2Ｏ3等の高誘電率膜中にドーピングする不純物金属イオン（ドーパント）として、例えば、安定な酸化状態が４価であるＴｉ，Ｚｒ，Ｈｆ，Ｓｉ，Ｐｒ等の金属のイオン（ないしは第３及び第４金属イオン）及び／又は安定な酸化状態が２価であるＢａ，Ｓｒ，Ｍｇ，Ｃａ等の金属のイオン（ないしは第５及び第６金属イオン）を用いている。
【００４０】
或いは、上記高誘電率膜の材料として、例えば、ＴｉＯ2，ＺｒＯ2，ＨｆＯ2，ＰｒＯ2等のいずれか又はこれらのうちの２つ以上の混合物を用いている。なお、ＴｉＯ2，ＺｒＯ2，ＨｆＯ2，ＰｒＯ2はそれぞれ４価の金属イオン（ないしは第１及び第２金属イオン）であるＴｉイオン，Ｚｒイオン，Ｈｆイオン，Ｐｒイオンを含有しており、約８０，約２２，約３０，約１５の比誘電率を有している。また、これらＴｉＯ2等の高誘電率膜中にドーピングする不純物金属イオン（ドーパント）として、例えば、安定な酸化状態が５価であるＴａ，Ｎｂ等の金属イオン（ないしは第３及び第４金属イオン）及び／又は安定な酸化状態が３価であるＡｌ，Ｙ，Ｌａ等の金属のイオン（ないしは第５及び第６金属イオン）を用いている。
【００４１】
このとき、後述のように、上述の不純物金属イオンをドーピングする場合、ドーパント濃度は０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲に設定しており、好ましくは０．３ａｔｏｍ％乃至３ａｔｏｍ％の範囲に設定している。なお、この程度の低いドーパント濃度であれば、高誘電率膜の比誘電率はドーピングによってもほとんど変化しない。
【００４２】
Ａｌ2Ｏ3等の（ドーピング前の）高誘電率膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタリング法により堆積する。或いは、例えば、上記高誘電率膜（例えばＡｌ2Ｏ3膜）が含有する金属の膜（例えばＡｌ膜）をＣＶＤ法やスパッタリング法で又は該金属の窒化膜（例えばＡｌＮ膜）を反応性スパッタリング法で形成し、当該膜を酸化することによって、上記高誘電率膜を形成する。
【００４３】
不純物金属イオンのドーピングは例えばイオンインプランテーション法を用いる。或いは、ドーピングされた高誘電率膜をＣＶＤ法によって直接に形成する（つまり、ＣＶＤ法によってドーピングする）。このとき、ＭＯ（Metal Organic）ＣＶＤ法を用いる場合、不純物金属イオンの供給源としての有機金属は、高誘電率膜を成す金属イオンの供給源としての有機金属と共通の有機配位子を含有していることが望ましい。このような場合には、両有機金属の有機配位子同士の副反応を抑えることができ、再現性の高い膜形成が可能である。更に、或いは、不純物金属イオンを含んだターゲットを用いたスパッタリング法によって、ドーピングされた高誘電率膜を直接形成する。或いは、上述の酸化されて高誘電率膜となる金属膜や窒化膜にドーピングを施す。このとき、例えばイオンインプランテーション法とＭＯＣＶＤ法とを組み合わせてドーピングを行っても良い。イオンインプランテーション法及び／又はＭＯＣＶＤ法で以てドーピングすることにより、良質の、ドーピングされた高誘電率膜を形成することができる。
【００４４】
なお、高誘電率膜は写真製版法及び（ドライ又はウエット）エッチング等の一般的な方法によりパターニング可能である。
【００４５】
さて、このようなドーピングされた高誘電率膜では、不純物金属イオンが高誘電率膜を成す金属イオンのサイトに入る。即ち、高誘電率膜を成す金属イオンが不純物金属イオンで置換される。不純物金属イオンは高誘電率膜を成す金属イオンと価数が１だけ異なるので、高誘電率膜中では局所的に電荷中性条件が破れて帯電が生じる（荷電欠陥（中心）の発生）。具体的には、高誘電率膜を成す金属イオンよりも価数の小さい不純物金属イオンで置換した場合には高誘電率膜は局所的に負に帯電し、価数の大きい不純物金属イオンで置換した場合には高誘電率膜は局所的に正に帯電する。つまり、価数の小さい不純物金属イオンのドーピングにより負に帯電した荷電欠陥が発生し、価数の大きい不純物金属イオンのドーピングにより正に帯電した荷電欠陥が発生する。このとき、上述のような低濃度のドーピングにおいては高誘電率膜中の酸素欠陥密度はあまり変化しないので、高誘電率膜の、即ち第２絶縁膜１４２，３４２の全体の帯電量（ないしは帯電の度合い）は不純物金属イオンの多寡により支配される。また、第２絶縁膜１４２，３４２の全体の帯電量は、第２絶縁膜１４２，３４２の全体としての荷電欠陥量に依存する。
【００４６】
第２絶縁膜１４２，３４２の帯電は、ゲート絶縁膜１４，３４が対面するウェル１１，３１の表面１１Ｓ，３１Ｓ付近に反対極性の電荷を誘起しようとする。このため、ウェル１１，３１のエネルギーバンドがゲート絶縁膜１４，３４付近においてベンディングし、フラットバンド電位がシフトする。このシフト量（の大きさ）ΔＶは、高誘電率膜中の固定電荷密度（即ち荷電欠陥の密度）をρとし、高誘電率膜の厚さをｔとし、真空の誘電率をε０とし、高誘電率膜の比誘電率をεｒとして、ボアッソン方程式から、
ΔＶ〜｛ρ×ｔ2／（２×ε０×εｒ）｝  ・・・  （１）
程度と見積もることができる。即ち、シフト量ΔＶは、荷電欠陥の密度ρと厚さｔの２乗との積を、真空の誘電率ε０と高誘電体膜の比誘電率εｒと数値２との積で割った値に大略等しい。
【００４７】
式（１）から、約１ａｔｏｍ％の荷電欠陥によって、フラットバンド電位が約０．１〜１．０Ｖ程度シフトし、その結果、ＭＯＳＦＥＴのしきい値電圧（以下「しきい値」とも呼ぶ）も同程度にシフトすると見積もられる。
【００４８】
なお、式（１）によれば電圧シフト量ΔＶは膜厚ｔの２乗に比例するので、第２絶縁膜１４２，３４２が厚いほどシフト量ΔＶの増大が顕著である。このようなシフト量ΔＶの変化は、極薄のシリコン酸化膜を備えたＭＯＳＦＥＴに対する従来のしきい値制御方法では実現することが難しい。
【００４９】
次に、図２及び図３に第２絶縁膜１４２，３４２中の不純物金属イオンのドーピング濃度とＭＯＳＦＥＴ１０，３０のしきい値電圧との関係（実験結果）を説明するための図を示す。図２及び図３を得るにあたり、半導体装置１において、第１絶縁膜１４１，３４１として１．５ｎｍ厚のシリコン酸化膜を用いた。また、第２絶縁膜１４１，３４１として、安定な酸化状態が２価であるＳｒ（図２参照）又は安定な酸化状態が４価であるＺｒ（図３参照）がイオンインプランテーション法によりドーピングされた３ｎｍ厚のＡｌ2Ｏ3膜を用いた。なお、当該Ａｌ2Ｏ3膜をＣＶＤ法で堆積し、上述のイオンインプランテーションをし、酸素雰囲気中で酸化処理することにより、第２絶縁膜１４２，３４２を形成した。また、ゲート電極１５，３５として、リンが高濃度にドープされた１００ｎｍ厚の多結晶シリコンと２００ｎｍ厚のＣｏシリサイドとの積層を用いた。なお、ドーパント濃度はＳＩＭＳ（Secondary Ion Mass Spectroscopy）及びＸＲＦ（X-ray Fluorescence）で測定した。
【００５０】
図２及び図３に示すように、不純物金属イオンをドーピングしない場合、ｎＭＯＳＦＥＴ１０のしきい値は0.32Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値は-0.61Ｖであった。そして、図２に示すように、Ｓｒイオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０のしきい値はそれぞれ0.33Ｖ，0.36Ｖ，0.42Ｖ，0.54Ｖ，0.70Ｖ，0.71Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値はそれぞれ-0.60Ｖ，-0.57Ｖ，-0.51Ｖ，-0.39Ｖ，-0.23Ｖ，-0.22Ｖであった。また、図３に示すように、Ｚｒイオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０のしきい値はそれぞれ0.31Ｖ，0.28Ｖ，0.22Ｖ，0.10Ｖ，-0.05Ｖ，-0.06Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値はそれぞれ-0.62Ｖ，-0.65Ｖ，-0.71Ｖ，-0.83Ｖ，-0.96Ｖ，-0.97Ｖであった。
【００５１】
このように、第２絶縁膜１４２，３４２の主材料である高誘電率膜（ここではＡｌ2Ｏ3膜）中へ不純物金属イオンをドーピングすることによって、即ち上記高誘電率膜中の荷電欠陥の密度を制御することによって、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０のしきい値電圧を制御可能であることが分かる。図２及び図３によれば、不純物金属イオン（ドーパント）の濃度が０．１ａｔｏｍ％乃至１０ａｔｏｍ％の範囲内の場合、ドーパント濃度に応じてしきい値電圧を大きく変化させることができる。特に、ドーパント濃度が０．３ａｔｏｍ％乃至３ａｔｏｍ％の範囲内の場合、実用上十分な変化が得られており好適である。
【００５２】
なお、しきい値は第１絶縁膜１４１，３４１の厚さにも依存する。図２及び図３を取得するために製造した半導体装置１では上述のように第１絶縁膜１４１，３４１の厚さは１．５ｎｍであるが、当該膜厚が例えば３ｎｍにした場合には各しきい値は図２及び図３中の値の大略半分になる。このため、既述のように第１絶縁膜１４１，３４１の厚さを３ｎｍ以下に設定することにより、好ましくは２ｎｍ以下に設定することにより、しきい値の変化を、換言すればしきい値の制御性を実用的なレベルにすることができる。
【００５３】
このとき、不純物金属イオンのドーピングで以て各第２絶縁膜１４２，３４２中の荷電欠陥の密度及び極性を制御することにより、ｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０のしきい値をそれぞれ独立に制御・設定することができる。従って、半導体装置１では、ＣＭＯＳデバイスを成すｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０の両しきい値を整合させることができる（両しきい値に対して極性を反対にしつつ絶対値を同程度に設定することができる）。
【００５４】
更に、図３によれば、３価のＡｌイオンを含有するＡｌ2Ｏ3に対しては４価のＺｒイオンをより多くドーピングすることによって、ｎＭＯＳＦＥＴ１０のしきい値を低減することができる。これは、ＺｒイオンのドーピングによりＡｌ2Ｏ3中に正の荷電欠陥が形成されるので、ｐウェル１１の表面１１Ｓ付近に（ｎＭＯＳＦＥＴ１０のキャリアである）電子を誘起しようとする方向（傾向）にエネルギーバンドがベンディングするからである。その結果、反転層がより形成されやすくなるので、しきい値が減少する。なお、図２によれば、２価のＳｒイオンをより多くドーピングすることによりＡｌ2Ｏ3中に負の荷電欠陥が形成されるので、ｎＭＯＳＦＥＴ１０のしきい値は増大する。
【００５５】
同様に、図２によれば、２価のＳｒイオンのドーピングで以て負の荷電欠陥をより多く形成することにより、ｐＭＯＳＦＥＴ３０のしきい値の絶対値を低減することができる。逆に、図３によれば、４価のＺｒイオンのドーピングで以て正の荷電欠陥をより多く形成することにより、ｐＭＯＳＦＥＴ３０のしきい値は増大する。
【００５６】
なお、主材料膜としてＡｌ2Ｏ3以外の上述の材料を用い、及び／又は、Ｓｒイオン及びＺｒイオン以外の上述の不純物金属イオンを用いた場合でも同様の結果が得られることが、別途に実施した実験・検討により明らかとなっている。このときの不純物濃度としきい値電圧との関係は図２及び図３のそれとおおむね一致するものであった。
【００５７】
従って、しきい値の低減化の観点から、第２絶縁膜１４２，３４２の双方にドーピングを行う場合、（ｉ）ｎＭＯＳＦＥＴ１０の第２絶縁膜１４２に対しては、ｐＭＯＳＦＥＴ３０の第２絶縁膜３４２中の濃度以上で以て、主材料の高誘電率膜に含有される金属イオンよりも価数が大きい不純物金属イオンをドーピングすることが好ましい。換言すれば、（Ｉ）ｎＭＯＳＦＥＴ１０の第２絶縁膜１４２中には正の荷電欠陥をより多く形成し、当該第２絶縁膜１４２をより正に帯電させることによって、ｎＭＯＳＦＥＴ１０のしきい値を低減することができる。
【００５８】
逆に、第２絶縁膜１４２，３４２の双方にドーピングを行う場合、（ｉｉ）ｐＭＯＳＦＥＴ３０の第２絶縁膜３４２に対しては、ｎＭＯＳＦＥＴ１０の第２絶縁膜１４２中の濃度以上で以て、主材料の高誘電率膜に含有される金属イオンよりも価数が小さい不純物金属イオンをドーピングすることが好ましい。換言すれば、（ＩＩ）ｐＭＯＳＦＥＴ３０の第２絶縁膜３４２中には負の荷電欠陥をより多く形成し、当該第２絶縁膜３４２をより負に帯電させることによって、ｐＭＯＳＦＥＴ３０のしきい値（の絶対値）を低減することができる。
【００５９】
具体的には、図２及び図３から、例えば、ＳｒイオンをｐＭＯＳＦＥＴ３０の第２絶縁膜３４２に対して３ａｔｏｍ％程度ドープすると共にｎＭＯＳＦＥＴ１０の第２絶縁膜１４２に対してはドーピングをしないことによって、ｐＭＯＳＦＥＴ３０とｎＭＯＳＦＥＴ１０との両しきい値を整合させつつ低電圧化を図ることができる。
【００６０】
なお、２種類以上の不純物金属イオンをドーピングすることによって、高誘電率膜中に荷電欠陥を発生させても良い。例えば、３価のＡｌイオンを含有するＡｌ2Ｏ3に対して、共に２価のＳｒイオン及びＢａイオンの双方をドーピングしても良いし、２価のＳｒイオン及び４価のＺｒイオンの双方をドーピングしても良い。
【００６１】
異なる価数の不純物金属イオンをドーピングした場合、高誘電率膜中には正及び負の荷電欠陥が発生するが、高誘電率膜の全体としての荷電欠陥の状態はこれら正及び負の荷電欠陥を相殺して捉えられる。即ち、高誘電率膜の全体としての極性は正又は負の荷電欠陥のより多い方に対応し、又、高誘電率膜の全体としての荷電欠陥量は正及び負の荷電欠陥量の差に対応する。このとき、高誘電率膜全体の帯電状態は、相殺された荷電欠陥の状態に対応すると捉えることができる。
【００６２】
なお、２種類以上の不純物金属イオンをドーピングする場合であっても、上述の２つの条件の（ｉ）及び（ｉｉ）を、換言すれば上述の２つの条件の（Ｉ）及び（ＩＩ）を同時に満足するように各不純物金属イオンのドーピング濃度を設定することにより、両ＭＯＳＦＥＴ１０，３０のしきい値を整合させつつ低電圧化を図ることができる。
【００６３】
ところで、従来のｎＭＯＳＦＥＴ１０Ｐのゲート電極１５Ｐに高い仕事関数を有するＡｌ，Ｐｔ，ＴｉＮ等を用いた場合、当該ｎＭＯＳＦＥＴ１０Ｐのしきい値は高くなってしまう。これに対して、半導体装置１によれば、ゲート電極１５に上述のＡｌ等を用いた場合であっても、安定な酸化状態での価数がＡｌ等よりも大きいＴｉ，Ｚｒ，Ｈｆ，Ｓｉ，Ｐｒ等がドーピングされた第２絶縁膜１４２により、しきい値電圧が低減可能であることが実験・検討の結果、明らかになっている。
【００６４】
半導体装置１では、不純物金属イオンのドーピングによって、両第２絶縁膜１４２，３４２間で荷電欠陥の密度及び／又は極性を違えている。これにより、ゲート絶縁膜１４，３４の第２絶縁膜１４２，３４２の帯電状態（帯電量及び極性を含む）が互いに異なっている。このため、（従来の半導体装置１Ｐと同様に）両ＭＯＳＦＥＴ１０，３０でゲート電極１５，３５の材料が同じ（従って仕事関数が同じ）場合であっても、ゲート絶縁膜１４付近の基板２（ないしはｐウェル１１）のエネルギーバンドの状態とゲート絶縁膜３４付近の基板２（ないしはｎウェル３１）のエネルギーバンドの状態とをそれぞれ独立に制御することができる。従って、ｎＭＯＩＳＦＥＴ１０とｐＭＯＳＦＥＴ３０とでしきい値を独立に制御することができる。
【００６５】
このとき、従来の半導体装置１Ｐのようにゲート電極（多結晶シリコン）中のボロンの突き抜けや、チャネル領域へのドーピングによるチャネルリークを引き起こすことがない。従って、従来の半導体装置１Ｐと比較して精度良く（意図しないしきい値の変化を抑制して）又より広い電圧範囲内で各ＭＯＳＦＥＴ１０，３０のしきい値を制御することができる。
【００６６】
ところで、不純物金属イオンの濃度が同じ場合、第２絶縁膜１４２，３４２が厚いほど第２絶縁膜１４２，３４２全体の帯電量が大きくなる。このため、いっそう広い電圧範囲でしきい値を制御することが可能となる。しかし、その一方で、帯電量の増加はゲート電極１５，３５と不純物層１２，１３，３２，３３との間の寄生容量を増大させる。かかる点に鑑みて、半導体装置１では、しきい値の制御性と実用的なトランジスタ特性を得るために第２絶縁膜１４２，３４２の厚さを上述の３ｎｍ以上１５ｎｍ以下に設定している。好ましくは３ｎｍ以上１０ｎｍ以下に設定することにより、上記寄生容量をシリコン酸化膜から成る従来のゲート絶縁膜１４Ｐ，３４Ｐと同程度にすることができる。
【００６７】
なお、チャネル領域の形成後（即ちゲート絶縁膜１４，３４及び不純物層１２，１３，３２，３３の形成後）の工程が約６００℃以下の場合や、第２絶縁膜１４２，３４２を成す誘電体とウェル１１，３１との界面が熱的に安定な場合（即ち、ウェル１１，３１と反応しにくい高誘電率材料を用いる場合）には、第１絶縁膜１４１，３４１を設けずに、第２絶縁膜１４２，３４２をウェル１１，３１上に直に形成しても良い（後述の図４を参照）。かかる場合、ゲート絶縁膜１４，３４の全体が第２絶縁膜１４２，３４２を含む。
【００６８】
また、上述の説明では両第２絶縁膜１４２，３４２で高誘電率材料を同じとしたが、各第２絶縁膜１４２，３４２で高誘電率材料を違えても構わない。異なる高誘電率材料の場合、シフト量ΔＶは各高誘電率膜の比誘電率の相違にも依存する（式（１）参照）。なお、同じ高誘電率材料によれば半導体装置１の製造を簡略化することができる。
【００６９】
また、上述の説明は、しきい値（の絶対値）の異なるｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０にあてはまり、従ってＣＭＯＳを構成しないｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴに対してもあてはまる。
【００７０】
＜実施の形態２＞
図４に実施の形態２に係る半導体装置１Ｂの模式的な断面図を示す。なお、以下の説明では、既述の半導体装置１（図１参照）と同様の構成要素には同様の符号を付してその説明を援用するに留める。
【００７１】
図４と図１と比較すれば分かるように、半導体装置１Ｂは、半導体装置１において第１絶縁膜１４１，３４１を設けずに、第２絶縁膜１４２，３４２をウェル１１，３１上に直に形成した構造に相当し、ゲート絶縁膜１４，３４の全体が第２絶縁膜１４２，３４２を含む場合に相当する。
【００７２】
詳細には、半導体装置１Ｂは、半導体装置１においてｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０に変えて、ｎＭＯＳＦＥＴ１０Ｂ及びｐＭＯＳＦＥＴ３０Ｂを備えており、半導体装置１と同様に基本的なＣＭＯＳデバイスを構成する。
【００７３】
半導体装置１ＢのｎＭＯＳＦＥＴ１０Ｂは既述のｎＭＯＳＦＥＴ１０（図１参照）においてゲート絶縁膜１４を単層のゲート絶縁膜１４Ｂに変更した構造を有している。同様に、半導体装置１ＢのｐＭＯＳＦＥＴ３０Ｂは、既述のｐＭＯＳＦＥＴ３０（図１参照）においてゲート絶縁膜３４を単層のゲート絶縁膜３４Ｂに変更した構造を有している。即ち、半導体装置１Ｂではウェル１１，３１／単層のゲート絶縁膜１４Ｂ，３４Ｂ／ゲート電極１５，３５の積層構造を有している。
【００７４】
特に、単層のゲート絶縁膜１４Ｂ，３４Ｂは図１のゲート絶縁膜１４，３４の第２絶縁膜１４２，３４２にあたり、第２絶縁膜１４２，３４２と同様に形成される。即ち、ゲート絶縁膜１４Ｂ，３４Ｂはその全体に主材料として既述の８以上の比誘電率を有した高誘電率膜を含んでおり、ゲート絶縁膜１４Ｂ，３４Ｂの少なくとも一方の高誘電率膜中に不純物金属イオンがドーピングされている。なお、高誘電率膜並びに不純物金属イオンの種類及びドーピング濃度等は図１の第２絶縁膜１４２，３４２と同様に選定・設定される。かかるドーピングにより、ゲート絶縁膜１４Ｂ，３４Ｂを成す両高誘電率膜中において荷電欠陥の密度と極性との少なくとも一方が異なる。半導体装置１Ｂのその他の構成は半導体装置１と同様である。
【００７５】
ここで、図５及び図６にゲート絶縁膜１４Ｂ，３４Ｂ中の金属イオンのドーピング濃度とＭＯＳＦＥＴ１０Ｂ，３０Ｂのしきい値電圧との関係（実験結果）を説明するための図を示す。図５及び図６を得るにあたり、半導体装置１Ｂにおいて、ゲート絶縁膜１４Ｂ，３４Ｂとして、安定な酸化状態が３価であるＹ（図５参照）又は安定な酸化状態が５価であるＴａ（図６参照）がドーピングされた５ｎｍ厚のＺｒＯ2膜を用いた。なお、当該ドーピングされたＺｒＯ2膜はＭＯＣＶＤ法を用いた。例えば、ＺｒＯ2の原料として（ないしはＺｒイオンの供給源として）のZirconium tris-isopropoxy tetramethylheptanedionate （「Ｚｒ（ＯＰｒi）3（ｔｈｄ）」とも呼ぶ）に、Yttrium tris-tetramethylheptanedionate（「Ｙ（ｔｈｄ）」とも呼ぶ）を添加することによって、ＹイオンがドープされたＺｒＯ2膜を形成した。また、例えば、上記Ｚｒ（ＯＰｒi）3（ｔｈｄ）に、tantalum pentaethoxide（「Ｔａ（ＯＰＴ）5」とも呼ぶ）を添加することによって、ＴａイオンがドープされたＺｒＯ2膜を形成した。なお、ゲート電極１５，３５として、３０ｎｍ厚のＴｉＮと５０ｎｍ厚のＷとの積層を用いた。
【００７６】
図５及び図６に示すように、不純物金属イオンをドーピングしない場合、ｎＭＯＳＦＥＴ１０Ｂのしきい値は0.46Ｖであり、ｐＭＯＳＦＥＴ３０のしきい値電圧は-0.49Ｖであった。そして、図５に示すように、Ｙイオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０Ｂのしきい値はそれぞれ0.47Ｖ，0.49Ｖ，0.55Ｖ，0.68Ｖ，0.80Ｖ，0.80Ｖであり、ｐＭＯＳＦＥＴ３０Ｂのしきい値はそれぞれ-0.48Ｖ，-0.47Ｖ，-0.40Ｖ，-0.24Ｖ，-0.10Ｖ，-0.09Ｖであった。また、図６に示すように、Ｔａイオンのドーピング濃度が0.03ａｔｏｍ％，0.10ａｔｏｍ％，0.3ａｔｏｍ％，1ａｔｏｍ％，3ａｔｏｍ％，10ａｔｏｍ％の各値のとき、ｎＭＯＳＦＥＴ１０Ｂのしきい値はそれぞれ0.45Ｖ，0.39Ｖ，0.35Ｖ，0.26Ｖ，0.10Ｖ，0.09Ｖであり、ｐＭＯＳＦＥＴ３０Ｂのしきい値はそれぞれ-0.49Ｖ，-0.56Ｖ，-0.62Ｖ，-0.70Ｖ，-0.86Ｖ，-0.85Ｖであった。
【００７７】
このように、ゲート絶縁膜１４Ｂ，３４Ｂの主材料である高誘電率膜（ここではＺｒＯ2膜）中へ不純物金属イオンをドーピングすることによって、即ち上記各高誘電率膜中の荷電欠陥の密度を制御することによって、既述のｎＭＯＳＦＥＴ１０及びｐＭＯＳＦＥＴ３０と同様に、ｎＭＯＳＦＥＴ１０Ｂ及びｐＭＯＳＦＥＴ３０Ｂのしきい値電圧をそれぞれ独立に制御・設定することができる。従って、半導体装置１Ｂによれば、半導体装置１と同様の効果を得ることができる。
【００７８】
このとき、図５及び図６によれば、ＹイオンをｐＭＯＳＦＥＴ３０Ｂのゲート絶縁膜３４Ｂに対して１ａｔｏｍ％程度ドープし、ＴａイオンをｎＭＯＳＦＥＴ１０Ｂのゲート絶縁膜１４Ｂに対して１ａｔｏｍ％程度ドープすることによって、ｐＭＯＳＦＥＴ３０ＢとｎＭＯＳＦＥＴ１０Ｂとでしきい値を整合しつつ、双方のしきい値を共に低減可能である。
【００７９】
なお、主材料膜としてＺｒＯ2以外の既述の材料を用い、及び／又は、Ｙイオン及びＴａイオン以外の既述の不純物金属イオンを用いた場合でも同様の結果が得られることが、別途に実施した実験・検討により明らかとなっている。このときの不純物濃度としきい値電圧との関係は図５及び図６のそれとおおむね一致するものであった。
【００８０】
なお、チャネル領域の表面を保護するために、ゲート絶縁膜１４Ｂ，３４Ｂとウェル１１，３１との間に、図１のＭＯＳＦＥＴ１０，３０の第１絶縁膜１４１，３４１と同様の低誘電率膜を設けても構わない。
【００８１】
＜実施の形態３＞
さて、実施の形態１，２では半導体装置１，１ＢがＣＭＯＳデバイスを含む場合を説明したが、実施の形態３では半導体装置１，１Ｂにおけるしきい値の制御方法をシステムＬＳＩに適用した場合を説明する。なお、システムＬＳＩは互いに異なるしきい値を有したロジック回路用、メモリセル用及びＩ／Ｏ回路用のＭＯＳＦＥＴ（ないしはＭＩＳＦＥＴ）を備える。
【００８２】
図７に実施の形態３に係る半導体装置１Ｃの模式的な断面図を示す。半導体装置１ＣはシステムＬＳＩを含んでおり、図７にはロジック回路用ＭＯＳＦＥＴとしての第１のｎＭＯＳＦＥＴ（ないしは第１ＭＩＳＦＥＴ）１０Ｃ及びＩ／Ｏ回路用ＭＯＳＦＥＴとしての第２のｎＭＯＳＦＥＴ（ないしは第２ＭＩＳＦＥＴ）３０Ｃを図示している。
【００８３】
第１のｎＭＯＳＦＥＴ１０Ｃは図１のｎＭＯＳＦＥＴ１０と同様の構成を有する。また、第２のｎＭＯＳＦＥＴ３０Ｃは基本的には第１のｎＭＯＳＦＥＴ１０Ｃと同様の構成を有している。即ち、第１のｎＭＯＳＦＥＴ１０Ｃと同様に、第２のｎＭＯＳＦＥＴ３０Ｃはｐウェル３１Ｃの表面３１ＣＳ上にこの順序で積層された第１絶縁膜３４１Ｃ，第２絶縁膜３４２Ｃ及びゲート電極３５Ｃを備えている。第１絶縁膜３４１Ｃ及び第２絶縁膜３４２Ｃがゲート絶縁膜３４Ｃを成す。また、第２のｎＭＯＳＦＥＴ３０Ｃはｐウェル３１Ｃの表面３１ＣＳ内に形成された（ソース・ドレイン領域を成す）ｎ型の不純物層３２Ｃ，３３Ｃを更に備えている。
【００８４】
第２絶縁膜１４２，３４２Ｃは主材料として既述の８以上の比誘電率を有した高誘電率膜を含んでおり、半導体装置１と同様に、第２絶縁膜１４２，３４２Ｃの少なくとも一方に既述の不純物金属イオンがドーピングされている。かかるドーピングによって各高誘電率膜中の荷電欠陥の密度及び極性を、従ってｎＭＯＳＦＥＴ１０Ｃ，３０Ｃのしきい値を制御している。特に、第１及び第２のｎＭＯＳＦＥＴ１０Ｃ，３０Ｃは同じチャネル型ではあるが、Ｉ／Ｏ回路用の第２のｎＭＯＳＦＥＴ３０Ｃのしきい値はロジック回路用の第１のｎＭＯＳＦＥＴ１０Ｃのそれよりも高く設定している。なお、半導体装置１Ｃのその他の構成は半導体装置１と同様である。
【００８５】
このように、半導体装置１Ｃによれば、同じｎチャネル型のＭＯＳＦＥＴ１０Ｃ，３０Ｃについても各しきい値を独立に制御することができ、両ＭＯＳＦＥＴ１０Ｃ，３０Ｃ間でしきい値を違えることができる。即ち、半導体装置１Ｃは半導体装置１と同様の効果を奏する。なお、第１及び第２のｎＭＯＳＦＥＴ１０Ｃ，３０Ｃを共にｐＭＯＳＦＥＴに変更しても上述の説明はあてはまる。また、第１及び第２のｎＭＯＳＦＥＴ１０Ｃ，３０Ｃの関係を、メモリセル用及びＩ／Ｏ回路用のＭＯＳＦＥＴに並びにロジック回路用及びメモリセル用のＭＯＳＦＥＴに適用することも可能である。
【００８６】
＜実施の形態４＞
実施の形態１〜３では半導体装置１，１Ｂ，１ＣのＭＯＳＦＥＴ１０，３０，１０Ｂ，３０Ｂ，１０Ｃ，３０Ｃが共に高誘電率膜を有したゲート絶縁膜１４，３４，１４Ｂ，３４Ｂ，１４，３４Ｃを備える場合を説明したが、上述のしきい値の制御方法は半導体装置が備える複数のＭＯＳＦＥＴのうちの１つについても適用可能である。
【００８７】
図８に実施の形態４に係る半導体装置１Ｄの模式的な断面図を示す。半導体装置１Ｄは既述のｎＭＯＳＦＥＴ１０と、ｐＭＯＳＦＥＴ（ないしは第２ＭＩＳＦＥＴ）３０Ｄとを備えている。ｐＭＯＳＦＥＴ３０Ｄのゲート絶縁膜３４Ｄは、例えば熱酸化膜等のシリコン酸化膜やシリコン窒化膜やこれらの組み合わせであるシリコン酸化窒化膜等の低（比）誘電率の誘電体膜からなる。なお、ｐＭＯＳＦＥＴ３０Ｄ及び半導体装置１Ｄのその他の構成は図１のｐＭＯＳＦＥＴ３０及び半導体装置１と同様である。
【００８８】
つまり、半導体装置１ＤではｎＭＯＳＦＥＴ１０の第２絶縁膜１４２を成す高誘電体膜中の荷電欠陥の密度と極性との少なくとも一方を制御することによって、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ３０Ｄとでしきい値を違えている。半導体装置１Ｄによっても、半導体装置１と同様の効果を得ることができる。なお、例えば、ｐＭＯＳＦＥＴ３０Ｄに変えてｎＭＯＳＦＥＴを設けても構わないし、ｎＭＯＳＦＥＴ１０に変えてｐＭＯＳＦＥＴ３０（図１参照）を設けても構わない。
【００８９】
半導体装置１，１Ｂ〜１Ｄと同様にして３つ以上のＭＯＳＦＥＴを備える半導体装置においても各ＭＯＳＦＥＴのしきい値を独立に制御可能である。
【００９０】
【発明の効果】
請求項１に係る発明によれば、第１誘電体膜中と第２誘電体膜中とでドーピングによる荷電欠陥の密度及び／又は極性が異なるので、第１誘電体膜と第２誘電体膜との帯電状態を違えることができる。このため、第１及び第２ＭＩＳＦＥＴでゲート電極の材料が同じ場合であっても、第１ゲート絶縁膜付近の半導体基板のエネルギーバンドの状態と第２ゲート絶縁膜付近の半導体基板のエネルギーバンドの状態とをそれぞれ独立に制御することができる。従って、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとでしきい値電圧を独立に制御することができる。このとき、従来の半導体装置のようにゲート電極（多結晶シリコン）中のボロンの突き抜けやＭＩＳＦＥＴのチャネル領域へのドーピングによるチャネルリークを引き起こすことがない。従って、従来の半導体装置と比較してより精度良く（意図しない変化を抑制して）又より広い電圧範囲内で第１ＭＩＳＦＥＴのしきい値電圧を制御することができる。
【００９１】
請求項２に係る発明によれば、第１及び第２誘電体膜が異なる材料から成る場合よりも半導体装置の製造を簡略化できる。
【００９３】
請求項３に係る発明によれば、ｎチャネル型及びｐチャネル型ＭＩＳＦＥＴで例えばＣＭＯＳを成す場合に、両ＭＩＳＦＥＴのしきい値を整合させることができる。更に、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。
【００９８】
請求項４に係る発明によれば、ＭＩＳＦＥＴのしきい値電圧を大きく変化させることが可能な荷電欠陥を形成することができる。
【００９９】
請求項５に係る発明によれば、良質の、ドーピングされた第１誘電体膜を形成することができる。
【０１００】
請求項６に係る発明によれば、両有機金属の有機配位子同士の副反応を抑えることができ、再現性の高い膜形成が可能である。
【０１０１】
請求項７に係る発明によれば、第１誘電体膜中のドーピングによる荷電欠陥の密度と極性との少なくとも一方の制御によって、第１ＭＩＳＦＥＴに第２ＭＩＳＦＥＴとは異なるしきい値電圧が与えられている。このとき、第１誘電体膜中の荷電欠陥の密度及び／又は極性の制御によって、第１及び第２ＭＩＳＦＥＴのしきい値電圧を容易に違えることができる。また、従来の半導体装置のようにゲート電極（多結晶シリコン）中のボロンの突き抜けやＭＩＳＦＥＴのチャネル領域へのドーピングによるチャネルリークを引き起こすことがない。従って、従来の半導体装置と比較してより精度良く（意図しない変化を抑制して）又広い電圧範囲内で第１ＭＩＳＦＥＴのしきい値電圧を制御することができる。
【図面の簡単な説明】
【図１】  実施の形態１に係る半導体装置の模式的な断面図である。
【図２】  実施の形態１に係る半導体装置においてゲート絶縁膜の第２絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴのしきい値電圧との関係を説明するための図である。
【図３】  実施の形態１に係る半導体装置においてゲート絶縁膜の第２絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴのしきい値電圧との関係を説明するための図である。
【図４】  実施の形態２に係る半導体装置の模式的な断面図である。
【図５】  実施の形態２に係る半導体装置においてゲート絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴのしきい値電圧との関係を説明するための図である。
【図６】  実施の形態２に係る半導体装置においてゲート絶縁膜中の不純物金属イオンの濃度とＭＯＳＦＥＴのしきい値電圧との関係を説明するための図である。
【図７】  実施の形態３に係る半導体装置の模式的な断面図である。
【図８】  実施の形態４に係る半導体装置の模式的な断面図である。
【図９】  従来の半導体装置の模式的な断面図である。
【符号の説明】
１，１Ｂ〜１Ｄ  半導体装置、２  半導体基板、１０，１０Ｂ，１０Ｃ  ｎＭＯＳＦＥＴ（第１ＭＩＳＦＥＴ）、１４，１４Ｂ  ゲート絶縁膜（第１ゲート絶縁膜）、１４１，３４１，３４１Ｃ  第１絶縁膜、１４２，３４２，３４２Ｃ  第２絶縁膜、１５，３５  ゲート電極、３０，３０Ｂ，３０Ｄ  ｐＭＯＳＦＥＴ（第２ＭＩＳＦＥＴ）、３０Ｃ  ｎＭＯＳＦＥＴ（第２ＭＩＳＦＥＴ）、３４，３４Ｂ〜３４Ｄ  ゲート絶縁膜（第２ゲート絶縁膜）、εｒ  比誘電率。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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