(57)【特許請求の範囲】
【請求項１】
入力データの位相情報を検出し、前記位相情報に基づいて前記入力データをサンプリングするデータリカバリ方法であって、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、
前記位相差の絶対値が位相補正用規定値を超える場合に、前記位相差の絶対値が前記位相補正用規定値にクリップするように前記位相情報を補正する工程と、
前記位相差の絶対値がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正する工程と、を含むことを特徴とするデータリカバリ方法。
【請求項２】
入力データの位相情報を検出し、前記位相情報に基づいて前記入力データをサンプリングするデータリカバリ方法であって、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、
前記位相差の絶対値がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正する工程と、を含むことを特徴とするデータリカバリ方法。
【請求項３】
入力データから位相情報を検出する位相情報検出回路を備え、前記位相情報検出回路が検出した位相情報に基づいて前記入力データをサンプリングするデータリカバリ回路であって、
前記位相情報検出回路は、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を検出する位相差検出部と、
前記位相差の絶対値が位相補正用規定値を超える場合に、前記位相差の絶対値が前記位相補正用規定値にクリップするように前記位相情報を補正するクリップ回路と、
前記位相差がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正するエッジ補正部と、を備えたことを特徴とするデータリカバリ回路。
【請求項４】
前記クリップ回路は、前記位相補正用規定値を変更することができることを特徴とする請求項３に記載のデータリカバリ回路。
【請求項５】
前記位相情報検出回路には、２つの位相補正用規定値が入力され、
前記位相情報検出回路は、前記位相情報検出回路によって検出された位相情報が表す位相と前記入力データの位相とが同期したか否かに応じて前記２つの位相補正用規定値から１つの位相補正用規定値を選択する選択回路を備え、
前記クリップ回路は、前記選択回路によって選択された位相補正用規定値に前記位相差の絶対値がクリップするように前記位相情報を補正することを特徴とする請求項４に記載のデータリカバリ回路。
【請求項６】
入力データから位相情報を検出する位相情報検出回路を備え、前記位相情報検出回路が検出した位相情報に基づいて前記入力データをサンプリングするデータリカバリ回路であって、
前記位相情報検出回路は、
前記入力データの位相と検出済みの位相情報が表す位相との位相差を算出する位相差検出部と、
前記位相差の絶対値がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正するエッジ補正部と、を備えたことを特徴とするデータリカバリ回路。
【請求項７】
前記エッジ補正部は、前記エッジ補正用規定値を変更することができることを特徴とする請求項３乃至請求項６の何れかに記載のデータリカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル転送されたデータを復元するためのデータリカバリ方法およびデータリカバリ回路に関する。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、ＵＳＢ（Universal Serial Bus）、Serial ATA(Advanced Technology Attachment)、IEEE1394、1G/10G Ethernet（登録商標）、InfiniBand、RapidIO、Fibre Channel、PCI Expressといった様々な高速インタフェース規格が提唱され、実用に供されているが、高速化・大容量化の傾向は今後ますます強まるものと思われる。
【０００３】
それらのインタフェース規格の多くは、シリアル転送方式が採用されており、予め定められた周波数でデータが伝送される。伝送されるデータには、その周波数のクロックが重畳され（エンベデッドクロック）、データ受信部は、受信したデータからこのクロックを検出し、検出したクロック信号に基づいて受信データを復元している。
【０００４】
これらの復元動作を行う回路は、クロックデータリカバリ（Clock Data Recovery、以下、単に「ＣＤＲ」という。）回路と呼ばれている。従来のＣＤＲ回路では、一般にＰＬＬ（Phase Locked Loop）回路が用いられ、ＰＬＬに含まれるＶＣＯ（Voltage Controlled Oscillator）の発振信号（クロック）が受信データの位相に同期するよう制御され、再生クロックとして用いられる。
【０００５】
この再生クロックを基準として受信データをラッチすることにより、受信データが正確に復元される。しかしながら、データの転送速度が高速化し、例えばＧｂｐｓを超えるオーダーになると、ＶＣＯの発振周波数もＧＨｚオーダーを超えるため、そのようなＶＣＯを組み込んだＣＤＲ回路では、チップサイズの増大化、消費電力の増大化、コストアップなどといったマイナス要因が増大する。
【０００６】
また、データの転送速度の高速化により配線遅延が無視できなくなるので、素子配置や配線レイアウトなどへの充分な配慮が必要となり、設計が益々困難になっている。また、配線遅延は、使用するデバイス特性に大きく依存するので、プロセス毎にレイアウトの再設計を行う必要が生じ（または、回路の再設計まで必要となり）、回路の再利用性を低下させ、開発期間の増大化を招く。
【０００７】
このような問題を解決するものとして、オーバーサンプリング型のＣＤＲ回路が提案されている（例えば、非特許文献1参照）。
【０００８】
図２７は、従来のＣＤＲ回路の構成図である。図２７に示すように、ＣＤＲ回路は、多相クロック生成部９００がＰＬＬやＤＬＬ（Delayed Locked Loop）などにより構成され、基準クロック（ＲｅｆＣＬＫ）から所定位相ずつシフトした、等間隔の位相差を有する多相クロックを生成する。
【０００９】
フリップフロップ（以下、「Ｆ／Ｆ」という。）回路９０１は、入力データ（Ｄａｔａ）をデータ端子に共通入力し、多相クロック生成部９００から供給される多相クロックの各クロック（ＣＬＫ１〜ＣＬＫＮ）をそれぞれクロック端子に入力して、各クロックの立上りで（または立下りで）入力データを取り込む。すなわち、Ｆ／Ｆ回路９０１から出力されるデータは、入力データが少しずつ位相のずれたクロックでサンプリングされたものとなる。
【００１０】
デジタルＰＬＬ（以下、「ＤＰＬＬ」という。）９０２は、Ｆ／Ｆ回路９０１から供給されるビット列から、論理が反転する反転タイミングを検出し、そのタイミングに同期する位相のクロックを多相クロックの中から選択し、再生クロック（ＲｅｃＣＬＫ）として復元する。
【００１１】
また、ＤＰＬＬ９０２は、再生クロック（ＲｅｃＣＬＫ）と所定の位相差（例えば、逆位相）を持つクロックで取り込んだデータを再生データ（ＲｅｃＤａｔａ）として選択し、出力する。なお、再生クロック（ＲｅｃＣＬＫ）を選択するときには、ＤＰＬＬ９０２は、データの反転タイミングをフィルタで平滑化して検出している。
【００１２】
そして、後段の信号処理部（不図示）は、この再生クロック（ＲｅｃＣＬＫ）に基づいて動作する。このような回路構成は、多相クロック生成部９００以外はデジタル回路で構成できるので、実現が比較的容易である。しかしながら、多相クロック生成部９００が生成する多相クロックの各クロック間の位相差が等間隔でない場合には、ＣＤＲ回路が誤動作することがあった。
【００１３】
図２８は、多相クロックの各クロックの位相差が等間隔でない場合の問題点の一例を示す図である。なお、図２８において、多相クロック生成部９００から出力される多相クロックは、４位相であるものとして説明する。
【００１４】
まず、ＣＬＫ２の位相が理想状態よりΔだけ遅れ、再生クロック（ＲｅｃＣＬＫ）としてＣＬＫ２が選択され、信号処理部がＣＬＫ２に同期して各データを処理しているものとする。
【００１５】
時刻Ｔｓｗで再生クロック（ＲｅｃＣＬＫ）としてＣＬＫ１が選択されたとすると、元々の位相差に加えてさらにΔだけ再生クロックの周期が短くなり（Ｔ'）、信号処理部内でＦ／Ｆをセットアップする時間（Ｔｓｕ'）が十分確保できなくなり、ＣＤＲ回路が誤動作することがある。
【００１６】
これは、例え、多相クロック生成部９００の出力端で多相クロックの各クロックの位相差が等間隔になるように設計されていても、再生クロック（ＲｅｃＣＬＫ）の出力端までの各クロックのスキュー（例えば、配線や負荷などによる）による影響で、ＣＤＲ回路が誤動作することがある。さらに、このスキューは、データの転送速度が高速になるほど顕著になる。従って、各部で多相クロックの遅延量の合せ込みを行う必要が生じ、実現が容易ではないため、上述の問題点を解決するには至っていない。
【００１７】
また、この多相クロック生成部９００において、位相インターポレータを用い、位相調整を行うものがある（例えば、特許文献１参照）。
【００１８】
しかしながら、位相インターポレータのような回路を設ければ、位相差が等間隔の多相クロックを出力させることは可能になるが、装置の増大化を招くほか、高速化に伴う配線遅延が無視できない。
【００１９】
この配線遅延を回避する方法として、各部入力においてそれぞれ多相クロックの位相を合わせる方法が考えられる。しかし、この方法は、転送データに含まれるクロックの周波数より高いオーバーサンプリング周波数（図２８の例では、転送データに含まれるクロックの４倍の周波数）で動作するオーバーサンプリング型ＣＤＲ回路を実現するのと同等の困難牲がある。
【００２０】
このため、入力データからクロックを復元し、復元したクロックに基づいて信号処理を行う、従来のアナログ型ＰＬＬを用いたＣＤＲ回路やオーバーサンプリング型ＣＤＲ回路を用いる装置においては、転送速度が高速化するのに伴って、ＣＤＲ部を設計する困難性が高まるので、開発期間が増大し、その実現が益々困難になってきている。
【００２１】
これらの問題を解決するＣＤＲ回路として、周波数がｆ１のクロックに同期してシリアル転送されたデータを、周波数がｆ２のクロックを所定位相ずつずらして生成された多相クロックによりオーバーサンプリングしてサンプリングデータを取得するサンプリング部と、取得されたサンプリングデータから平均的にｆ１／ｆ２ビットを検出し、受信されたデータを復元するデータ復元部と、を備えることにより、データ転送速度が高速であっても、データ転送速度の数分の１のクロック周波数でデータリカバリ処理を行うことができるためにシステムの高速化にも容易に対応できるうえ、転送されるデータのジッタや、オーバーサンプリング時に使用する多相クロックの位相間隔が不均一であることの影響を受けにくくするものがあった（例えば、特許文献２参照）。
【００２２】
また、上述したデータリカバリ回路に、二値化した受信信号をオーバーサンプリングしたあとディジタルフィルタにより処理する波形等化器を配置することにより、簡便な構成で伝送路の特性などにより生じる符号間干渉などのデターミニスティクジッタを軽減するものもある（例えば、特許文献３参照）。
【非特許文献１】B．Kim et．al."A 30-MHz Hybrid Analog/Digtal Clock Recovery Circuit in 2-um CMOS", IEEE JSSC, December 1990, pp1385-1394
【特許文献１】特開２００２−１９０７２４号公報
【特許文献２】特開２００５−１９２１９２号公報
【特許文献３】特開２００６−１６６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ＣＤＲ回路は、一般に、入力データからクロックの位相情報をＰＬＬにより検出し、その位相情報をもとに入力データのサンプリングポイントを決定し、そのサンプリングポイントでデータをサンプリングすることによりデータの再生を行っている。
【００２４】
ＰＬＬは、ローパスフィルタとして機能し、入力データの位相の高周波成分を減衰させた位相が出力される。このため、入力データのジッタの周波数成分がＰＬＬのループ帯域に対して十分低い場合は、ＰＬＬはジッタに追従することが可能である。
【００２５】
この場合、入力データのジッタを含めた位相と同じ位相がＰＬＬから出力されるため、その位相情報に従いデータリカバリを行うことにより、入力データのジッタの影響をキャンセルすることが可能となり、正確なサンプリングポイントでデータリカバリを行うことができる。
【００２６】
したがって、ＰＬＬが入力データのジッタに忠実に追従するほど、データリカバエラーとなる確率を少なくすることが可能になる。
【００２７】
ＰＬＬの追従特性を上げるためには、ＰＬＬのループ帯域を広く設定する必要がある。しかしながら、ＰＬＬは、フィードバック制御を行っているため、ＰＬＬを構成する回路の処理遅延時間および位相遅れの影響、ならびに、位相検出を入力データのビットごとに行うことにより生じる０次ホールドによる遅延の影響などにより生じる位相遅れのため、単純にループ帯域を広くすると、制御系が不安定になり正常な動作を行うことができなくなる。
【００２８】
そのため、無限にＰＬＬのループ帯域を上げることはできず、ＣＤＲ回路で使用される一般的なＰＬＬのループ帯域は高々数十ＭＨｚ程度となっている。入力データのジッタは、ランダムジッタ(Ｒｊ)とデターミニスティックジッタ(Ｄｊ)とに大別される。Ｄｊは、転送データの符号間干渉、クロストークおよびデューティ歪みなどが原因で生じるものであり、転送データのビットレート近くの非常に高い周波数までの大きな成分をもっている。
【００２９】
このため、数Ｇｂｐｓのビットレートでシリアルデータ転送を行う場合には、数ＧＨｚまでの周波数成分が含まれることになり、先に述べた一般的なＰＬＬの帯域よりも高い周波数領域にジッタが生じることになる。
【００３０】
符号間干渉の影響は、転送されるデータパターンと伝送路の特性とに依存するため、イコライザによる処理などにより、その影響を低減することは可能である。しかし、一般に高速かつ高性能なイコライザでＣＤＲ回路を構成した場合、回路規模が大きくなり、ＬＳＩのチップ面積が広くなり、消費電力が大きくなる。
【００３１】
また、スイッチングノイズなどの影響によるジッタや、多相クロックを使ったオーバーサンプリング時における多相クロックの位相間隔の不均一性が原因で生じるジッタなどもＤＰＬＬのループ帯域より高い周波数成分をもつ。これらのジッタは、データパターンにはまったく依存せず、通常よく使用されるリニアイコライザでは、これらのジッタの低減を行うことはできない。
【００３２】
本発明は、入力データのジッタの影響を簡単な構成で低減でき、データを正確に復元できるデータリカバリ方法およびデータリカバリ回路を提供することを目的としている。
【課題を解決するための手段】
【００３３】
本発明の情報処理装置は、入力データの位相情報を検出し、前記位相情報に基づいて前記入力データをサンプリングするデータリカバリ方法であって、前記入力データの位相と検出済みの位相情報が表す位相との位相差を検出する工程と、前記位相差の絶対値が位相補正用規定値を超える場合に、前記位相差の絶対値が前記位相補正用規定値にクリップするように前記位相情報を補正する工程と、前記位相差の絶対値がエッジ補正用規定値を超える場合に、前記位相差の絶対値が小さくなるように前記入力データのエッジ位置を補正する工程と、を含む。
【発明の効果】
【００５１】
本発明は、入力データのジッタの影響を簡単な構成で低減でき、データを正確に復元できるデータリカバリ方法およびデータリカバリ回路を提供することができる。
【発明を実施するための最良の形態】
【００５２】
以下に、本発明のデータリカバリ方法およびそのデータリカバリ方法を用いた本発明のデータリカバリ回路の実施形態について説明する。
【００５３】
（第１の実施形態） 
図１は、本発明のデータリカバリ回路の第１の実施形態を適用したシリアル転送部の物理層部を示す概略構成図である。図１に示す物理層部１００は、データの送信を行う送信部１０１と、データの受信を行う受信部１０２とを有する。
【００５４】
このシリアル転送部を用いてデータの送受信を行うときは、物理層部１００と同等機能を有し、１組の送信部１２２と受信部１２１とを有する物理層部１２０を伝送路１０６、１０７を介して対向させて配置する。
【００５５】
物理層部１００は、基準クロックＲｅｆＣＬＫ１から周波数ｆａのクロックを生成するＰＬＬ１１３を、物理層部１２０は、基準クロックＲｅｆＣＬＫ２から周波数ｆｂのクロックを生成するＰＬＬ１２３をそれぞれ備えている。物理層部１００、１２０は、ＰＬＬ１１３、１２３によってそれぞれ生成される、周波数がそれぞれｆａ、ｆｂのクロックに基づいて動作する。なお、以下の説明においては、物理層部１００、１２０の送信部と受信部とからなる各組を「ポート」という。
【００５６】
データのシリアル転送は、ポート相互間においてポイント・ツー・ポイントで行われる。本実施形態における伝送路１０６、１０７は、送信と受信とは別個の伝送路により同時に行うことが可能な全２重回線を構成しているが、必ずしも全２重回線である必要はなく、半２重回線により構成されている場合でも、本発明のデータリカバリ回路を適用することができる。なお、伝送路１０６、１０７は、２本の線路によりそれぞれ構成されているが、無線により構成されていてもよい。
【００５７】
送信部１０１は、上位層から供給される送信データＤｔｘに対して所定の変換規則に従った符号化を行うエンコーダ部１０３と、エンコーダ部１０３で符号化されたデータをシリアル変換するシリアライザ１０４と、シリアル変換されたデータを伝送路１０６に送信する送信出力部１０５とを有する。
【００５８】
伝送路１０６上のデータは、差動信号で伝送される。また、エンコーダ部１０３は、送信データＤｔｘに８Ｂ／１０Ｂ変換を施す。８Ｂ／１０Ｂ変換は、８ビットのデータから１０ビットのデータ（以下、「シンボルデータ」という。）に変換するものであり、Ｋコード（またはＫキャラクタ）と呼ばれる1ビットの制御用の特殊符号（ＤｔｘＫ）を８ビットのデータに加える。
【００５９】
ＰＬＬ１１３は、供給される基準クロックＲｅｆＣＬＫ１を基に、データ転送のため、各規格に定められた転送クロックＢＣＬＫと、転送クロックＢＣＬＫを１０分周（エンコーダ部１０３が８Ｂ／１０Ｂ変換を行う場合）した内部動作のためのクロックＰＣＬＫとを生成する。例えば、データ転送が２．５Ｇｂｐｓで行われる場合は、ＰＬＬ１１３は、２．５ＧＨｚの転送クロックＢＣＬＫと、２５０ＭＨｚのクロックＰＣＬＫを生成する。
【００６０】
ＰＬＬ１１３は、エンコーダ部１０３にクロックＰＣＬＫを供給し、シリアライザ１０４にクロックＰＣＬＫと転送クロックＢＣＬＫとを供給することにより、各部を動作させる。また、物理層部１００と上位層とのデータの受け渡しも、クロックＰＣＬＫに同期して行われる。
【００６１】
受信部１０２は、伝送路１０７により伝送された差動信号を二値化する受信入力部１０８と、受信入力部１０８によって２値化されたデータにデジタル処理を施してイコライズするＤＥＱ１１５と、受信入力部１０８で２値化されたデータを復元するデータリカバリ部１０９と、復元したデータを１０ビットのシンボルデータにパラレル変換するデシリアライザ１１０と、送信側と受信側のクロックとの周波数差を吸収するエラスティックバッファ１１１と、１０ビットのシンボルデータを８ビットのデータに１０Ｂ／８Ｂ変換するデコーダ１１２とを備えている。
【００６２】
なお、物理層部１００に対向する物理層部１２０においても、送信部１２２は、供給される基準クロックＲｅｆＣＬＫ２に基づいてＰＬＬ１２３で生成される周波数ｆ１の転送クロックにデータを同期させて送信する。
【００６３】
エラスティックバッファ１１１は、例えば、特殊符号の追加または削除を行うことにより、周波数差を吸収する。なお、この周波数差の許容値は、インタフェース規格毎に定められる。また、本実施形態において、エラスティックバッファ１１１は、デコーダ１１２の前段に設けられているが、後段に設けることにしてもよい。
【００６４】
また、本実施形態において、受信部１０２のデータリカバリ部１０９およびデシリアライザ１１０が本発明のデータリカバリ回路を構成するものとして説明するが、本発明のデータリカバリ回路の構成を限定するものではない。また、物理層部１００のこれ以外の構成および機能は、データリカバリ回路の第１の実施形態との組み合わせにおいて任意に変更可能である。
【００６５】
また、本実施形態の物理層部１００は、データリカバリ部１０９に供給する多相クロックやエラスティックバッファ１１１などに供給するクロックＰＣＬＫをＰＬＬ１１３で生成するが、ＰＬＬ１１３で生成されたクロックＰＣＬＫや転送クロックＢＣＬＫは、シリアライザ１０４やエンコーダ部１０３等の送信部１０１にも供給され、ＰＬＬ１１３が共用化されている。これは、対向する物理層部１００、１２０が、独立の基準クロックＲｅｆＣＬＫ１、ＲｅｆＣＬＫ２から生成されたクロックによりそれぞれ動作するようにしたためである。
【００６６】
図２は、本発明のデータリカバリ回路の第１の実施形態を示すブロック図である。図２に示すように、第１の実施形態のデータリカバリ回路は、オーバーサンプリング部１と、多相クロック生成部２と、シンボルデータ復元部３とを備えている。
【００６７】
ここで、オーバーサンプリング部１およびシンボルデータ復元部３の一部は、図１に示すデータリカバリ部１０９を構成し、シンボルデータ復元部３の他の一部は、図１に示すデシリアライザ１１０を構成している。
【００６８】
また、多相クロック生成部２は、図１に示すＰＬＬ１１３の一部を構成している。また、デシリアライザ１１０は、必ずしもデータリカバリ回路に設ける必要はなく、別個に設けてもよい。
【００６９】
多相クロック生成部２は、基準クロックＲｅｆＣＬＫから生成された所定周波数のクロックを所定位相ずつシフトし、ほぼ等間隔の位相差を有する多相クロックを生成する。本実施形態では、多相クロック生成部２は、周期ＵＩが定められている転送クロックＢＣＬＫの約１／２の周波数ｆ２を有し、位相差が例えば１／８ＵＩの多相クロックＣＫ０〜ＣＫ１５を生成する。
【００７０】
例えば、データ転送速度が２．５Ｇｂｐｓ(ＵＩが４００ｐｓ)の場合には、多相クロック生成部２は、周期が８００ｐｓ（周波数が１．２５ＧＨｚ）で位相差が５０ｐｓずつである１６個のクロックを生成する。
【００７１】
なお、多相クロックの周波数ｆ２は、転送クロックＢＣＬＫの周波数の１／２である必要はなく、転送クロックＢＣＬＫの周波数の１／４でもよく、転送クロックＢＣＬＫの周波数と同一でもよい。例えば、多相クロック生成部２は、周波数ｆ２が転送クロックＢＣＬＫの周波数の１／４の３２個のクロックを多相クロックとして生成してもよい。
【００７２】
さらに、多相クロック生成部２によって生成される多相クロックの位相差は、転送クロックＢＣＬＫの周期ＵＩの１／８ＵＩに限定する必要はない。また、本実施形態のデータリカバリ回路は、多相クロック生成部２を含んで構成されているが、多相クロック生成部２をデータリカバリ回路とは別個に構成してもよい。
【００７３】
オーバーサンプリング部１は、多相クロック生成部２から供給される多相クロックＣＫ０〜ＣＫ１５により受信データＤａｔａを取り込み、オーバーサンプルデータＯＶＳＤをシンボルデータ復元部３に出力する。
【００７４】
シンボルデータ復元部３は、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元し、シンボルクロックＳＹＭＣＬＫを生成するもので、データリカバリ機能とデシリアライザ機能とを有する。なお、シンボルデータ復元部３は、多相クロックのうちの１つのクロック(図ではＣＫ０が例示されている)で動作する。
【００７５】
このように、データリカバリ回路に、転送クロックＢＣＬＫの周波数ｆ１よりも低い周波数ｆ２に設定された多相クロックを用いれば、多相クロック生成部２の発振周波数を下げることができるので、高速化に対応しやすい。
【００７６】
次に、各部の詳細について説明する。
【００７７】
オーバーサンプリング部１は、１６個のＦ／Ｆ（Ｆ／Ｆ０〜Ｆ／Ｆ１５）からなるＦ／Ｆ回路４と、入力されたデータを１つのクロック（例えば、ＣＫ０）に同期させて出力する並列化部５とを備えている。
【００７８】
Ｆ／Ｆ０〜Ｆ／Ｆ１５には、データ端子に受信データＤａｔａがそれぞれ共通に入力され、Ｆ／Ｆ０〜Ｆ／Ｆ１５は、多相クロックＣＫ０〜ＣＫ１５がそれぞれ立上るタイミングで受信データＤａｔａを取り込み、Ｑ０〜Ｑ１５をそれぞれ出力する。
【００７９】
並列化部５は、例えば、２段構成のＦ／Ｆを有し、Ｑ０〜Ｑ１５を、一旦出力Ｑ０〜Ｑ７と出力Ｑ８〜Ｑ１５とに分けてラッチした後に、それらを合わせ、出力Ｑ０〜Ｑ１５を、例えば、多相クロックの１つのクロック（ここではＣＫ０とする）に同期させたオーバーサンプルデータＯＶＳＤを出力する。
【００８０】
図３は、オーバーサンプリング部１の各主要信号の信号波形の一例を示す図である。図３において、（ａ）は、受信データＤａｔａの波形例、（ｂ）は、データ転送クロック（実際にはオーバーサンプリング部１には存在しないが、説明の都合上記載した。）、（ｃ−０）〜（ｃ−１５）は、多相クロックＣＫ０〜ＣＫ１５、（ｄ−０）〜（ｄ−１５）は、多相クロックによりＦ／Ｆ０〜Ｆ／Ｆ１５に取り込まれ、Ｆ／Ｆ０〜Ｆ／Ｆ１５からそれぞれ出力されるデータＱ０〜Ｑ１５、（ｅ−０）、（ｅ−１）は、並列化部５に一旦取り込まれたデータＱ０〜Ｑ５、データＱ８〜Ｑ１５、（ｆ）は、並列化部５から出力されるオーバーサンプルデータＯＶＳＤを表している。
【００８１】
（ｃ−０）〜（ｃ−１５）にそれぞれ示す多相クロックＣＫ０〜ＣＫ１５の周期は、（ｂ）に示すデータ転送クロックの周期（ＵＩ）の２倍（２ＵＩ）に設定され、各多相クロックＣＫ０〜ＣＫ１５は、隣接したクロック相互の位相差が等間隔になるように位相がシフトされている。
【００８２】
（ａ）に示す受信データＤａｔａに付された黒丸は、多相クロックＣＫ０〜ＣＫ１５による各サンプリング点であり、この多相クロックにより取り込まれた各Ｆ／Ｆ０〜Ｆ／Ｆ１５の出力Ｑ０〜Ｑ１５は、（ｄ−０）から（ｄ−１５）のように変化する。なお、図３において、ビット列の左側はＬＳＢで、時間的に速いサンプル点を表している。
【００８３】
並列化部５は、一旦、クロックＣＫ０でＱ０〜Ｑ７を取り込み、（ｅ−０）に示すようにＱＱ［０：７］を出力し、クロックＣＫ８でＱ８〜Ｑ１５を取り込み、（ｅ−１）に示すようにＱＱ［８：１５］を出力する。
【００８４】
そして、並列化部５は、次のクロックＣＫ０でＱＱ［０：７］及びＱＱ［８：１５］を取り込んで並列同期化し、（ｆ）に示すように、オーバーサンプルデータＯＶＳＤ［０：１５］を出力する。
【００８５】
このように、並列化部５が、クロックＣＫ０でＱ０〜Ｑ７を取り込み、クロックＣＫ８でＱ８〜Ｑ１５を取り込んだ後、次のクロックＣＫ０でＱ０〜Ｑ１５を取り込むのは、一度にＱ０〜Ｑ１５を取り込むと、Ｑ１５やＱ１４に対する並列化部５のセットアップ時間が不足し、それらのデータが正常に取り込まれなくなるためである。
【００８６】
ここで、本実施形態では、並列化部５におけるデータの取り込みを、上述のように２段階に設定しているが、より安定してデータが取り込めるよう段数をさらに増やしてもよい。
【００８７】
一般に、受信データＤａｔａが立上る、あるいは立下るタイミングは、ランダムに、あるいは多種多様な要因により図３の斜線部（ア）で示すように変動する、いわゆるジッタが発生する。
【００８８】
このため、データが遷移するタイミング付近のサンプリングデータは、変動して正確に復元できないことがある。しかし、本実施形態によれば、図３において破線で囲んで示したように、このような問題も解決することができる。
【００８９】
次に、オーバーサンプルデータＯＶＳＤから、受信データを復元するシンボルデータ復元部３の構成およびその作用について説明する。
【００９０】
シンボルデータ復元部３は、データ選択部６と、選択信号生成部７と、デシリアライザ８と、コンマ検出部９とを備え、オーバーサンプルデータＯＶＳＤから１０ビットのシンボルデータＳＹＭを復元するとともに、位相が調整させたシンボルクロックＳＹＭＣＬＫを生成する。
【００９１】
オーバーサンプルデータＯＶＳＤは、本実施形態においては、転送データ２ビットを８位相のクロックでサンプリングした、１６ビット構成のデータである。したがって、シンボルデータ復元部３は、この１６ビットのオーバーサンプリングデータＯＶＳＤから、所定位相のクロックで取り込んだデータ（ビット）を選択して出力すればよい。
【００９２】
ただし、対向する物理層部１２０の送信部１２２から送られるデータに含まれる転送クロックと、物理層部１００の受信部１０２でサンプリングに用いる多相クロック（クロックＣＫ０〜ＣＫ１５）とが全く同一の周波数（または、多相クロックの周波数が転送クロックの周波数の自然数分の１）であれば、シンボルデータ復元部３がオーバーサンプリングデータＯＶＳＤを取り込む位相は、固定されたままの状態でよい。
【００９３】
しかし、通常は、多相クロックと転送クロックとは、ある範囲内の周波数差を有するので、シンボルデータ復元部３は、取り込み位相を徐々にずらし、本実施形態の場合には、通常は２個で、時折１個または３個のデータを選択的に出力する必要がある。
【００９４】
例えば、多相クロックと転送クロックとの周波数差が０．１％（１０００ｐｐｍ）であるとすると、転送データ１０００ビットに対して１ビットのずれが生じ、オーバーサンプリングに用いられるクロックＣＫ０の５００サイクルに１回、１個または３個のデータが出力される。
【００９５】
選択信号生成部７は、本発明における位相情報検出回路を構成し、オーバーサンプルデータＯＶＳＤからエッジ位置を補正したオーバーサンプルデータＭＯＶＳＤと、ＭＯＶＳＤのビット取り込み位相を指示する選択信号Ｓｅｌを生成する。
【００９６】
データ選択部６は、選択信号生成部７から出力される選択信号Ｓｅｌに従って、選択信号生成部７から出力されるエッジ位置を補正したオーバーサンプルデータＭＯＶＳＤから１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を選択的に出力する。また、データ選択部６は、復元データの有効部分を示す状態信号Ｓ０、Ｓ１も出力する。
【００９７】
コンマ検出部９は、転送データに所定間隔で挿入された特殊符号として、コンマと呼ばれるコンマ符号を検出しコンマ検出信号Ｄｅｔを出力する。
【００９８】
デシリアライザ８は、コンマ検出信号Ｄｅｔをもとに、データ選択部６から供給される１〜３個の復元データ（ｄ０、ｄ１、ｄ２）を１０ビットのシンボルデータＳＹＭにパラレル変換する。また、デシリアライザ８は、シンボルクロックＳＹＭＣＬＫの生成も行う。
【００９９】
図４は、選択信号生成部７の構成例を示す図である。図４において、選択信号生成部７は、両エッジ検出部２０と、エッジ補正部５６０と、ＤＰＬＬ５６６と、エッジ補正データ生成部５６４と、オフセット加算部５６７を備え、多相クロック生成部２から供給されるクロックＣＫ０を基準にして動作するように構成されている。
【０１００】
両エッジ検出部２０は、オーバーサンプルデータＯＶＳＤのビット列から立上り及び立下りの両エッジを検出し、そのエッジ位置を示すエッジデータＲｘＥｄｇｅを出力する。
【０１０１】
具体的には、両エッジ検出部２０は、オーバーサンプルデータＯＶＳＤ［０：１５］と、オーバーサンプルデータＯＶＳＤを、多相クロックが有する位相差分遅らせたデータｄＯＶＳＤ［０：１５］との排他的論理和を演算する。
【０１０２】
なお、ｄＯＶＳＤ［０：１５］は、１クロック前のＯＶＳＤ［１５］をｐＯＶＳＤ［１５］と表せば、ｄＯＶＳＤ［０：１５］＝｛ｐＯＶＳＤ［１５］，ＯＶＳＤ［０：１４］｝で求めることができる。
【０１０３】
エッジ補正部５６０は、後述するデジタルＶＣＯ５６３が出力する位相データ（位相情報）が表す位相を基準に、両エッジ検出部２０から出力されたエッジデータＲｘＥｄｇｅのエッジ位置の補正を行い、エッジ位置が補正されたエッジデータＭＥｄｇｅを出力する。なお、エッジ補正部５６０に関しては、後に詳細に説明する。
【０１０４】
エッジ補正データ生成部５６４には、エッジ位置補正前のオーバーサンプリングデータＯＶＳＤとエッジ位置が補正されたエッジデータＭＥｄｇｅとが入力され、エッジ補正データ生成部５６４は、エッジ位置の補正が行われたオーバーサンプリングデータＭＯＶＳＤを出力する。
【０１０５】
ＤＰＬＬ５６６は、比較部２１と、ループフィルタ５６２と、デジタルＶＣＯ５６３とを備え、入力されたエッジデータＲｘＥｄｇｅの位相に同期した位相を表す６ビットの位相データＳｔを出力する。
【０１０６】
比較部２１は、エッジデータＲｘＥｄｇｅのエッジの位相とデジタルＶＣＯ５６３が出力する位相データＳｔを比較しその位相差データＰＤＤａｔ、および各エッジの６ビット４組の位相差データＰＤＤａｔＡ、ＰＤＤａｔＢ、ＰＤＤａｔＣ、ＰＤＤａｔＤを出力する。
【０１０７】
比較部２１の構成を図５に示す。図５において、比較部２１は、第１位相差検出部５３０ａ、５３０ｃと、第２位相差検出部５３０ｂ、５３０ｄと、クリップ回路５３１ａ〜５３１ｄと、加算回路５３２とを備えている。
【０１０８】
第１位相差検出部５３０ａは、オーバーサンプリングデータの０ビット目〜３ビット目、第２位相差検出部５３０ｂは、オーバーサンプリングデータの４ビット目〜７ビット目、第１位相差検出部５３０ｃは、オーバーサンプリングデータの８ビット目〜１１ビット目、第２位相差検出部５３０ｄは、オーバーサンプリングデータの１２ビット目〜１５ビット目に対してそれぞれ設けられている。
【０１０９】
比較部２１が受信する信号のパルス幅は、各種のジッタの影響により狭まっている可能性があるため、１ＵＩに相当する時間内に複数のデータエッジが存在する場合がある。そのような場合であっても、各位相差検出部５３０ａ〜５３０ｄが２つ以上のデータエッジを検出しないように、比較部２１は、上述したように構成されている。
【０１１０】
本実施例では、オーバーサンプル時の受信信号の最短のパルス幅が１／２ＵＩ以上であるシステムを仮定し、エッジ検出を１／２ＵＩずつ行うことにしている。実際に使用するシステムの受信信号のパルス幅がさらに狭くなる可能性がある場合には、位相検出単位を更に細かく分けて行うことにより対応することが可能である。
【０１１１】
各位相差検出部５３０ａ〜５３０ｄは、入力されたエッジデータＲｘＥｄｇｅの４ビット部分にエッジが存在しない場合には０を、エッジが存在する場合には、第１位相差検出部５３０ａ、５３０ｃでは図６、第２位相差検出部５３０ｂ、５３０ｄでは図７に示すようにデジタルＶＣＯ５６３から出力される位相データＳｔとの位相差を表す信号を出力する。
【０１１２】
各クリップ回路５３１ａ〜５３１ｄは、入力データを位相補正用規定値でクリップする。例えば、±８でクリップする場合には、各クリップ回路５３１ａ〜５３１ｄは、入力データの値が−８以上８以下のときには入力データをそのまま出力、８を超えるときには８を出力、−８未満のときには−８を出力する。なお、各クリップ回路５３１ａ〜５３１ｄは、他の値で入力データをクリップする場合も同様である。
【０１１３】
加算回路５３２は、クリップ回路５３１ａ〜５３１ｄの出力を加算し、位相差データＰＤＤａｔとして出力する。
【０１１４】
以上の構成により、エッジデータＲｘＥｄｇｅの各４ビット部分の位相差データ（ＰＤＤａｔＡ、ＰＤＤａｔＢ、ＰＤＤａｔＣ、ＰＤＤａｔＤ）と、エッジデータＲｘＥｄｇｅの各４ビット部分の位相差データをクリップ後に加算した位相差データＰＤＤａｔとが、比較部２１から出力される。
【０１１５】
図４において、比較部２１から出力された位相差データＰＤＤａｔは、ループフィルタ５６２に入力される。ループフィルタ５６２は、ＤＰＬＬ５６６のループ特性を決定するフィルタであり、比較部２１が出力する位相差データＰＤＤａｔを平滑化したデータＶＣＯＩｎをデジタルＶＣＯ５６３に出力する。ループフィルタ５６２の特性を変更することにより、ＤＰＬＬ５６６の特性を変更することが可能である。
【０１１６】
図８にループフィルタ５６２の一例を示す。図８においてループフィルタ５６２は乗算器５７０、５７１、加算器５７２、５７５、リミット回路５７３およびＦ／Ｆ５７４を備えている。
【０１１７】
乗算器５７０、５７１は、それぞれ固定倍率ａ、ｂの乗算器であり、入力された位相差データＰＤＤａｔを固定倍する。乗算器５７０、５７１の倍率ａ、ｂを図示しないレジスタにより設定できる構成とすることによりＤＰＬＬ５６６の特性を変更することが可能となる。
【０１１８】
また、加算器５７２、リミット回路５７３、Ｆ／Ｆ５７４は、積算器を構成している。リミット回路５７３は、加算器５７２にオーバーフローあるいはアンダーフローが発生した時に出力を最大値あるいは最小値にリミットする回路である。
【０１１９】
デジタルＶＣＯ５６３は、アナログＰＬＬのＶＣＯに相当し、位相データＳｔを出力する。本実施例では、デジタルＶＣＯ５６３は、６ビット（６４値）でデータを出力するものとする。この場合には、デジタルＶＣＯ５６３から出力される位相データＳｔの１ＬＳＢは、１／６４サイクル（１／６４ＵＩ）の位相に相当する。
【０１２０】
図９にデジタルＶＣＯ５６３の構成例を示す。図９において、デジタルＶＣＯ５６３は、加算器５８０およびＦ／Ｆ５８１を備えている。加算器５８０は、入力データＶＣＯＩｎとＦ／Ｆ５８１からのフィードバックデータを加算することにより積算器を構成している。デジタルＶＣＯ５６３は、Ｆ／Ｆ５８１が保持するビットのうち、上位６ビットをデジタルＶＣＯ５６３の位相データＳｔとして出力する。
【０１２１】
この構成により、デジタルＶＣＯ５６３は、比較部２１から出力される位相差データＰＤＤａｔがループフィルタ５６２で平滑化されたデータを積算していくため、デジタルＶＣＯ５６３から出力される位相データＳｔは、位相を表す。
【０１２２】
ここで、位相データＳｔのビット数を多くすればするほど、位相データＳｔの１ビットが表す位相が小さくなり、デジタルＶＣＯ５６３が位相データＳｔで表現できる位相の精度が上がる。
【０１２３】
デジタルＶＣＯ５６３から出力される位相データＳｔは、比較部２１に戻され、比較部２１、ループフィルタ５６２、デジタルＶＣＯ５６３によるフィードバック制御が行われる。このため、ＤＰＬＬ５６６から出力される位相データＳｔは、エッジデータＲｘＥｄｇｅの位相に追従することになる。
【０１２４】
図４において、エッジ補正部５６０は、両エッジ検出部２０から出力されたエッジデータＲｘＥｄｇｅとＤＰＬＬ５６６内の比較部２１から出力された４つの位相差データＰＤＤａｔＡ、ＰＤＤａｔＢ、ＰＤＤａｔＣ、ＰＤＤａｔＤとから、ＤＰＬＬ５６６から出力された位相データＳｔを基準にエッジデータＲｘＥｄｇｅのエッジ位置を補正したエッジデータＭＥｄｇｅを出力する。
【０１２５】
ここで、図１０を用いてエッジ補正部５６０が行う処理について説明する。図１０において、横軸は位相を示し、ＤＰＬＬ５６６から出力される位相データＳｔから得られるエッジ位置は、図１０中のＡで示した位置にあるものとする。
【０１２６】
エッジ補正部５６０は、ＤＰＬＬ５６６から出力される位相データＳｔから得られるエッジ位置と、エッジデータＲｘＥｄｇｅのエッジ位置との位相差の絶対値がエッジ補正用規定値以下である場合には、エッジデータＲｘＥｄｇｅをそのまま出力するが、この絶対値がエッジ補正用規定値を超える場合には、この絶対値がエッジ補正用規定値となるようエッジデータＲｘＥｄｇｅの位相を補正して出力する。
【０１２７】
図１０では、エッジデータＲｘＥｄｇｅのエッジ位置がＰ１やＰ２である場合には、エッジ位置間の位相差の絶対値がエッジ補正用規定値になる遅角側の遅角側補正値にエッジデータＲｘＥｄｇｅのエッジ位置が補正される。また、エッジデータＲｘＥｄｇｅのエッジ位置がＰ３やＰ４である場合には、エッジデータＲｘＥｄｇｅのエッジ位置の補正は行われず、エッジデータＲｘＥｄｇｅがそのまま出力される。また、エッジデータＲｘＥｄｇｅのエッジ位置がＰ５やＰ６である場合には、エッジ位置間の位相差の絶対値がエッジ補正用規定値になる進角側の進角側補正値にエッジデータＲｘＥｄｇｅのエッジ位置が補正される。
【０１２８】
以上のように、エッジ補正部５６０は、エッジデータＲｘＥｄｇｅのエッジ位置の補正を行うことにより、高周波で大きな成分を持つジッタ成分の影響の一部を取り除くことが可能になり、補正後のエッジデータＭＥｄｇｅはジッタによる影響をエッジ補正前のエッジデータＲｘＥｄｇｅに対して小さくすることができる。
【０１２９】
図１１にエッジ補正部５６０の構成例を示す。図１１において、エッジ補正部５６０は、シフト量生成部６００ａ〜６００ｄと、シフト演算部６０１ａ〜６０１ｄと、Ｆ／Ｆ６０２とを備えている。
【０１３０】
シフト量生成部６００ａ〜６００ｄは、比較部２１から出力された位相差データＰＤＤａｔＡ、ＰＤＤａｔＢ、ＰＤＤａｔＣ、ＰＤＤａｔＤを基にエッジの補正量をそれぞれ求めてシフトデータとして出力する。
【０１３１】
シフト演算部６０１ａ〜６０１ｄは、エッジデータＲｘＥｄｇｅの各４ビット部分を、対応するシフト量生成部６００ａ〜６００ｄがそれぞれ出力するシフトデータにしたがってシフトし、エッジデータＲｘＥｄｇｅの各４ビット部分をそれぞれシフトしたデータＳｈＤａｔＡ、ＳｈＤａｔＢ、ＳｈＤａｔＣ、ＳｈＤａｔＤとして出力する。
【０１３２】
シフト演算部６０１ａ〜６０１ｄから出力されたデータＳｈＤａｔＡ、ＳｈＤａｔＢ、ＳｈＤａｔＣ、ＳｈＤａｔＤのうち、シフト演算部６０１ｄから出力されたデータＳｈＤａｔＤの上位４ビットはＦ／Ｆ６０２に入力され、Ｆ／Ｆ６０２からは、ＳｈＤａｔＤの１クロック遅れた４ビットデータｄＳｈＤａｔＤが出力される。
【０１３３】
ＯＲ回路６０３は、これらＳｈＤａｔＡ、ＳｈＤａｔＢ、ＳｈＤａｔＣ、ＳｈＤａｔＤおよびｄＳｈＤａｔＤからエッジ補正を行ったエッジデータＭＥｄｇｅを生成して出力する。
【０１３４】
ＯＲ回路６０３は、以下の演算を行う。
Medge[15:0] = {
(ShDatD[3]|ShDatC[7]), (ShDatD[2]|ShDatC[6]), (ShDatD[1]|ShDatC[5]),
(ShDatD[0]|ShDatC[4]), (ShDatC[3]|ShDatB[7]), (ShDatC[2]|ShDatB[6]), 
(ShDatC[1]|ShDatB[5]), (ShDatC[0]|ShDatB[4]), (ShDatB[3]|ShDatA[7]), 
(ShDatB[2]|ShDatA[6]), (ShDatB[1]|ShDatA[5]), (ShDatB[0]|ShDatA[4]), 
(ShDatA[3]|dShDatD[3]), (ShDatA[2]|dShDatD[2]), (ShDatA[1]|dShDatD[1]), 
(ShDatA[0]|dShDatD[0])}
【０１３５】
図１２にエッジ補正部５６０の動作の一例を示す。図１２において、（ａ）は、エッジ補正部５６０に入力されるエッジデータＲｘＥｄｇｅ、（ｂ）は、実際には存在しないデータであるがデジタルＶＣＯ５６３が出力する位相データＳｔをオーバーサンプリングデータ相当に変換したものであり、説明のために図示している。
【０１３６】
また、（ｃ−１）〜（ｃ−４）は、各シフト演算部６０１ａ〜６０１ｄの出力データＳｈＤａｔＡ、ＳｈＤａｔＢ、ＳｈＤａｔＣ、ＳｈＤａｔＤであり、（ｃ−５）は、Ｆ／Ｆ６０２の出力データｄＳｈＤａｔＤ、（ｄ）は、エッジ補正部５６０から出力されるエッジデータＭＥｄｇｅである。
【０１３７】
図１２からわかるように、エッジ補正部５６０は、エッジの補正を行わなかった場合であっても、エッジデータＲｘＥｄｇｅのエッジ位置に対して全体的に２ビットシフトしたエッジデータＭＥｄｇｅを出力する。
【０１３８】
このため、後段のデータ選択部６は、エッジデータＲｘＥｄｇｅの位相に追従するＤＰＬＬ５６６の出力値に２ビット相当分加算した位置をサンプルする構成となっている。
【０１３９】
エッジ補正データ生成部５６４には、エッジ補正後のエッジデータＭＥｄｇｅとオーバーサンプリングデータＯＶＳＤとが入力され、エッジ補正データ生成部５６４は、エッジ補正を行ったオーバーサンプリングデータＭＯＶＳＤを生成する。
【０１４０】
ここで、エッジ補正データ生成部５６４は、エッジ補正が行われたエッジデータＭＥｄｇｅのエッジ位置でオーバーサンプリングデータＭＯＶＳＤの極性を反転させていくことによりオーバーサンプリングデータＭＯＶＳＤを生成する。ただし、それだけでは初期値の極性が決まらないので、エッジ補正データ生成部５６４は、初期値の極性をオーバーサンプリングデータＯＶＳＤに基づいて判断する。
【０１４１】
具体的には、エッジ補正データ生成部５６４は、エッジ補正前のオーバーサンプリングデータＯＶＳＤがシステムで想定されるジッタの最悪値以上の期間に渡って極性が同じである場合は、エッジ補正後のオーバーサンプリングデータＭＯＶＳＤもＯＶＳＤと同じ極性となることを利用してオーバーサンプリングデータＭＯＶＳＤの極性を決定し、その後はエッジデータＭＥｄｇｅのエッジ位置で極性を反転させるようにする。
【０１４２】
このように、エッジ補正データ生成部５６４は、エッジ位置の補正が行われたオーバーサンプリングデータＭＯＶＳＤを得ることができる。
【０１４３】
図４において、オフセット加算部５６７は、エッジ補正部５６０で生じる２ビット分のシフトを補正するために、デジタルＶＣＯ５６３から出力される位相データＳｔの上位３ビット分に対し２を加算した値を表す選択信号Ｓｅｌを出力し、後のデータ選択部６で適切なビットが選択されるようにしている。
【０１４４】
図２において、データ選択部６は、選択信号生成部７から出力されるオーバーサンプリングデータＭＯＶＳＤと、選択信号Ｓｅｌにより復元データｄ０、ｄ１、ｄ２を復元するとともに、復元データの有効部分を示す状態信号Ｓ０、Ｓ１を出力する。
【０１４５】
図１３にデータ選択部６の構成を示す。図１３に示すように、データ選択部６は、Ｆ／Ｆ７００、データ生成部７０１およびデータ状態信号生成部７０２を備えている。Ｆ／Ｆ７００は、入力された選択信号Ｓｅｌを１クロック分遅らせた信号ｄＳｅｌを生成する。
【０１４６】
データ生成部７０１は、入力されたオーバーサンプリングデータＭＯＶＳＤと選択信号ＳｅｌおよびｄＳＥＬとから復元データｄ０、ｄ１、ｄ２を生成する。図１４にデータ生成部７０１の入力信号と出力信号の関係を示す。
【０１４７】
データ状態信号生成部７０２は、データ生成部７０１が出力するデータの有効部分を示す状態信号Ｓ０、Ｓ１を生成する。図１５にデータ状態信号生成部７０２の入力信号と出力信号の関係を示す。
【０１４８】
図１６は、デシリアライザ８の構成例を示す図である。図１６に示すように、デシリアライザ８は、復元データｄ０、ｄ１、ｄ２が入力されるシフトレジスタ３６と、シンボル変換部３７と、シンボル同期制御部３８とを備えている。シフトレジスタ３６は、復元データｄ０、ｄ１、ｄ２を状態信号Ｓ０、Ｓ１に従って逐次シフトして保持し、保持した復元データをパラレルデータＰＤａｔａとして出力する。
【０１４９】
図１７は、デシリアライザ８を構成するシフトレジスタ３６の詳細な構成例を示す図である。図１７に示すシフトレジスタ３６は、Ｆ／Ｆ４０（０）〜(１１)と、マルチプレクサ４１（１）〜(１１)とを備えている。なお、図１７において、Ｆ／Ｆ４０（５）より後段のものは図示が省略されている。
【０１５０】
Ｆ／Ｆ４０（０）〜(１１)は、縦列接続されてシフトレジスタを構成する。マルチプレクサ４１（１）〜(１１)は、状態信号Ｓ０、Ｓ１に従って、Ｆ／Ｆ４０（０）〜(１１)へ入力させる復元データｄ０、ｄ１、ｄ２をそれぞれ選択する。
【０１５１】
各マルチプレクサ４１（１）〜(１１)は、入力された復元データｄ１、ｄ０、ｄ２の３入力のうち、上から３ビットシフト、２ビットシフト、１ビットシフトに対応し、｛Ｓ１、Ｓ０｝＝｛０，１｝のときは１ビットシフトを行うため一番下の入力を、｛Ｓ１，Ｓ０｝＝｛１，１｝のときは３ビットシフトを行うため一番上の入力を、その他のときは２ビットシフトを行うため真中の入力を選択して出力する。
【０１５２】
また、Ｆ／Ｆ４０（０）〜(１１)は、出力Ｑ０〜Ｑ１１をパラレルデータＰＤａｔａ［０：１１］として出力する。これにより、１〜３個ずつ復元されるデータがパラレル変換される。
【０１５３】
図２において、コンマ検出部９は、デシリアライザ８から出力されたパラレルデータＰＤａｔａ中に所定のコンマ符号のパターンが含まれているか否かを検出し、その検出結果を表す検出信号Ｄｅｔと、検出された場合の検出位置信号ＤｅｔＰｏｓ（例えば、検出されたコンマ符号のパターンのＬＳＢのビット数）をデシリアライザ８に出力する。
【０１５４】
なお、８Ｂ／１０Ｂ変換におけるコンマ符号は、左側をＦＲＢ（Ｆｉｒｓｔ Ｒｅｃｉｅｖｅｄ Ｂｉｔ）とすると、「００１１１１１０１０」又は「１１０００００１０１」である。ここで、シンボルの区切りを示す属性を有する他の符号として、「００１１１１１００１」や「１１０００００１１０」が検出される場合もある。
【０１５５】
例えば、ＰＤａｔａ［１１：０］が「１００１１１１１０１０１」のときは、ＰＤａｔａ［１０：１］がコンマ符号と一致するので、検出信号Ｄｅｔとして「Ｈ」、検出位置信号ＤｅｔＰｏｓとして１がコンマ検出部９から出力される。
【０１５６】
図１８は、図１６に示したシンボル同期制御部３８とシンボル変換部３７とを説明する信号波形図である。図１８において、ＰＤａｔａ［１１］は、最初に受信されたビット（ＦＲＢ）であり、ＰＤａｔａ［０］は、最後に受信されたビット（ＬＲＢ）である。
【０１５７】
また、（ａ）は、クロックＣＫ０、（ｂ）は、ＰＤａｔａ［１１：０］、（ｃ）は、検出信号Ｄｅｔ、（ｄ）は、検出位置信号ＤｅｔＰｏｓ、（ｅ−０）、（ｅ−１）は、状態信号Ｓ０'、Ｓ１'（ここで、Ｓ０'、Ｓ１'は、Ｓ０，Ｓ１をそれぞれ１クロック分遅延させた信号である。）、（ｇ）は、パラレルデータＰＤａｔａを１クロック遅延させたｄＰＤａｔａ、（ｈ）は、シンボルクロックＳＹＭＣＬＫ（ラッチイネーブル信号ＬＥと同一信号）、（ｉ）は、パラレルデータＰＤａｔａのシンボル有効位置を示すシンボル位置信号ＬＥＰｏｓ、（ｊ）は、１０ビットのシンボルデータＳＹＭ信号を表している。
【０１５８】
今、（ｂ）に示すパラレルデータＰＤａｔａ中にコンマ符号のパターンＣＯＭが検出されると（拡大図の下線部）、コンマ検出部９から（ｃ）に示す検出信号Ｄｅｔと（ｄ）に示す検出位置信号ＤｅｔＰｏｓとが出力される。
【０１５９】
シンボル同期制御部３８は、カウンタを内蔵しており、この検出信号Ｄｅｔをスタート信号、検出位置信号ＤｅｔＰｏｓをカウント初期値とし、カウントを開始する。このカウンタは、デシリアライザ８に入力される１〜３個の復元データの個数分だけカウントされる。
【０１６０】
すなわち、シンボル同期制御部３８は、状態信号Ｓ０'、Ｓ１'に基づいてカウントを行い、カウント値が１０ビット（１シンボル分）貯まる毎に、（ｈ）に示すラッチイネーブル信号ＬＥを出力（ＬＥを「Ｈ」に）し、カウント値を−１０にする。
【０１６１】
同時に、シンボル同期制御部３８は、パラレルデータＰＤａｔａの有効位置を示す（ｉ）に示すシンボル位置信号ＬＥＰｏｓとしてカウント値を出力する。なお、状態信号は、各ブロックでの処理時間分遅延（本例では１クロック分）させた（ｅ−１）、（ｅ−２）にそれぞれ示すＳ０'、Ｓ１'を用いてカウントされる。
【０１６２】
シンボル同期制御部３８は、｛Ｓ１'，Ｓ０'｝が｛０，１｝のときは、カウントを１進め、｛Ｓ１'，Ｓ０'｝が｛１，１｝のときは、カウントを３進め、その他のときは、カウントを２進める。
【０１６３】
シンボル変換部３７は、パラレルデータＰＤａｔａを１クロック分遅延させた（ｇ）に示すｄＰＤａｔａから、ラッチイネーブル信号ＬＥが「Ｈ」のときにシンボル位置信号ＬＥＰｏｓにしたがって（ｊ）に示す１０ビットのシンボルデータＳＹＭ［０：９］を取り出す。
【０１６４】
したがって、シンボル位置信号ＬＥＰｏｓが、０、１、２であればそれぞれ、ｄＰＤａｔａ［９：０］［１０：１］［１１：２］が取り出される。なお、シンボル位置信号ＬＥＰｏｓが３以上であれば、それ以前のクロックで取り出されるので、ここで取り出すデータは、存在しない。
【０１６５】
また、シンボル同期制御部３８からは、ラッチイネーブル信号ＬＥと同一の信号がシンボルクロックＳＹＭＣＬＫとして出力される。このようにすれば、シンボルクロックＳＹＭＣＬＫに同期させて１０ビットのシンボルデータＳＹＭが復元できる。
【０１６６】
なお、シンボルクロックＳＹＭＣＬＫの周期は、通常、クロック（ＣＫ０）の５クロック分（転送用クロックの１０クロック分）であるが、送信側と受信側の周波数差により、４クロック分または６クロック分になることがある。この差分は、図１を参照して説明したエラスティックバッファ１１１で吸収される。
【０１６７】
図１９は、ＰＬＬ１１３の構成例を示す図である。図１９に示すＰＬＬ１１３は、分周器５０、５８と、位相周波比較器５１と、ローパスフィルタ５２と、電圧制御発振器５３と、分周回路５５とを備えており、基準クロックＲｅｆＣＬＫから、転送クロックＢＣＬＫと、内部動作用クロックＰＣＬＫと、多相クロックＣＫ０〜ＣＫ１１とを生成する。
【０１６８】
電圧制御発振器５３は、３段の差動バッファ５４ａ〜５４ｃが接続されたリングオシレータで構成され、６位相のクロックｃ０〜ｃ５を生成し、そのうちの１つを転送クロックＢＣＬＫとして出力する。
【０１６９】
分周器５０は、転送クロックＢＣＬＫを１０分周し、位相周波比較器５１にフィードバックする。位相周波比較器５１は、基準クロックＲｅｆＣＬＫと分周器５０の出力との位相比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。
【０１７０】
ローパスフィルタ５２は、チャージポンプ出力を平滑化し制御電圧Ｖｃを電圧制御発振器５３に供給する。電圧制御発振器５３内の差動バッファ５４ａ〜５４ｃは、この制御電圧Ｖｃに従って遅延量が変化し、位相同期制御を行う。例えば、基準クロックＲｅｆＣＬＫとして２５０ＭＨｚのクロックを供給すると、電圧制御発振器５３は、２．５ＧＨｚの転送クロックＢＣＬＫを生成する。
【０１７１】
分周器５８は、転送クロックＢＣＬＫを１０分周してクロックＰＣＬＫを生成する。分周回路５５は、クロックｃ０〜ｃ５が入力する６つの２分周器（トグルＦ／Ｆなどにより構成）５６ａ〜５６ｆを備え、分周回路５５からは、正転及び反転信号が出力される。
【０１７２】
また、これら２分周器５６ａ〜５６ｆは、リセット回路５７の出力ＲＳＴＢによりリセットされ、図３に示す（ｃ−０）ＣＫ０から（ｃ−１１）ＣＫ１１となるように各クロックの位相を調整する。
【０１７３】
すなわち、６位相クロックｃ０〜ｃ５が２分周されることにより、転送クロックＢＣＬＫの１／２の周波数で、１２位相のクロックＣＫ０〜ＣＫ１１が２分周器５６ａ〜５６ｆによって生成される。
【０１７４】
図２０は、複数の物理層部とＰＬＬとの関係を示す図である。図２０におけるＰＬＬ１５０は、多相クロック生成部２を兼ね、複数の物理層部（ここでは第１及び第２レーン物理層部１５１、１５２を示し、他は図示が省略されている。）に、転送クロックＢＣＬＫとクロックＰＣＬＫと多相クロックＣＫ０〜ＣＫ１１とを共通に供給するように構成されている。
【０１７５】
第１レーン物理層部１５１は、送信部１０１−１と、受信部１０２−１（本実施形態のデータリカバリ回路を有する）とを備え、第２レーン物理層部１５２も、第１レーン物理層部１５１と同様に送信部１０１−２と、受信部１０２−２（本実施形態のデータリカバリ回路を有する）とを備えている。
【０１７６】
ＰＬＬ１５０には、基準クロックＲｅｆＣＬＫが供給され、ＰＬＬ１５０は、各送信部１０１−１、１０１−２に転送クロックＢＣＬＫ、クロックＰＣＬＫを供給し、各受信部１０２−１、１０２−２に多相クロックＣＫ０〜ＣＫ１１を供給する。このように、ＰＬＬ１５０を複数の物理層部で共用化することもできる。
【０１７７】
以上に説明したように、本実施形態のデータリカバリ回路は、入力データの位相と検出済みの位相データが表す位相との位相差が位相補正用規定値を超えるときに、位相差の絶対値が小さくなるように位相データを補正して次に入力データと比較するための位相データとするため、入力データのジッタが位相データに及ぼす影響を低減させることができる。
【０１７８】
なお、シミュレーションによる特性評価結果では、本実施形態のデータリカバリ回路は、特許文献２および特許文献３等に開示されたデータリカバリ回路に対して、ジッタに対する耐性が０．１５ＵＩ以上向上したことがわかった。
【０１７９】
また、本実施形態のデータリカバリ回路は、エッジ位置が補正された入力データのアイ開口を補正前のものより大きくすることができるため、データリカバリエラーを抑えることができる。
【０１８０】
例えば、１ビットあたりの転送時間（以下、１ＵＩ）を８サンプルするオーバーサンプリングを行った場合には、図２１に示すように、１ＵＩが８位相のデータとして出力される。なお、図２１は、４ＵＩのオーバーサンプルデータを示している。
【０１８１】
図２１において、オーバーサンプルデータとして、時間の早い順にｂ０、ｂ１、．．．、ｂ７と記載している。ここでは説明のため、仮にサンプリングクロックとシリアル転送されたデータの基準周波数及び位相が完全に一致しているものと仮定する。
【０１８２】
また、オーバーサンプリングデータＯＶＳＤのエッジは、ジッタによりｂ１〜ｂ５（ＯＶＳＤ［０］〜ＯＶＳＤ［５］）に分布しており、その平均値はｂ３であると仮定する。その結果、ＯＶＳＤ［６］、ＯＶＳＤ［７］およびＯＶＳＤ［０］には、データエッジが存在しないため、これらのどこかでデータをサンプリングすることにより、正しいデータが復調できる。
【０１８３】
オーバーサンプリングデータＯＶＳＤを使用してクロックの検出を行った場合には、ＤＰＬＬ５６６は、ＯＶＳ［１］〜ＯＶＳ［５］の何れかにエッジを持つようなクロックを検出することができる。
【０１８４】
ここで、ＤＰＬＬ５６６の帯域を十分に狭くすることにより、平均的なエッジ位置であるＯＶＳＤ［３］をエッジとするクロックを検出することができ、検出したクロックのエッジと１８０度はなれた位置ＯＶＳＤ［７］のビットをサンプルすることが可能であり、その場合正しいデータの復調が可能となる。
【０１８５】
これに対して、ＤＰＬＬ５６６の帯域を高くすると、ＤＰＬＬ５６６を追従させたくない符号間干渉やクロストーク、その他高周波領域に大きいジッタ成分をもつＤｊにも追従してしまう。
【０１８６】
その結果、ＯＶＳＤ［１］やＯＶＳＤ［５］をエッジとするクロックがある確率で再生されることになり、そのクロックエッジから１８０°離れた位置であるＯＶＳＤ［５］やＯＶＳＤ［１］をデータビットとしてサンプルすると、ある確率でデータリカバリエラーとなる。
【０１８７】
５Ｇｂｐｓでシリアル転送されるシリアルデータのＲｊがσ＝２ｐｓ程度の大きさであると仮定した場合、エラーレートを１ｅ−１２以下に保つためにはｐｅａｋ−ｔｏ−ｐｅａｋで１４σ（２８ｐｓ）のジッタとしてみる必要がある。
【０１８８】
一方、５Ｇｂｐｓのデータ転送では、１ＵＩが２００ｐｓの時間幅となり、これを８サンプルでオーバーサンプリングした場合には、オーバーサンプリング間隔は２５ｐｓとなる。
【０１８９】
したがって、Ｒｊの影響として見積もるべき２８ｐｓの大きさのジッタは、１オーバーサンプル期間にほとんど含まれることになる。また、ＯＶＳＤ［３］を中心にみて、ＯＶＳＤ［１］やＯＶＳＤ［５］にエッジが出現する場合には、符号干渉、クロストーク、オーバーサンプリングの不均一などによるもので、ＤＰＬＬ５６６の帯域よりも高い周波数領域に大きい成分をもつようなＤＰＬＬ５６６を追従させたくない種類のジッタが支配的であると考えてよい。
【０１９０】
このため、本実施形態のデータリカバリ回路は、ＤＰＬＬ５６６から出力される位相データＳｔから得られるエッジ位置からエッジ補正用規定値を超えた位置に入力データのエッジを検出した場合には、データエッジの位置をＤＰＬＬ５６６から出力される位相データＳｔから得られるエッジ位置に近くなるように補正することにより、データのアイ開口を補正前のものより広げることができる。
【０１９１】
また、本実施形態のデータリカバリ回路は、ＤＰＬＬ５６６から出力される位相データＳｔから得られるエッジ位置から位相補正用規定値を超えた位置に入力データのエッジを検出した場合には、ＤＰＬＬ５６６における位相差検出の結果をクリップすることにより、ＤＰＬＬ５６６の帯域を落とすことなく、追従させたくないＤｊに追従させないようにすることができる。
【０１９２】
また、本実施形態のデータリカバリ回路は、受信データに含まれるクロック（エンベデットクロック）を復元することなく、独立の基準クロックにより多相クロックを生成し、その多相クロックでオーバーサンプリングしたオーバーサンプルデータＯＶＳＤからデータを復元している。
【０１９３】
つまり、本実施形態のデータリカバリ回路は、選択信号生成部７において、オーバーサンプルデータＯＶＳＤから受信データに含まれるクロックをクロックパターンＣＫＰとして仮想的に復元し、データ選択部６において、クロックパターンＣＫＰを徐々に変化させながらオーバーサンプルデータＯＶＳＤと対比し、データを取り込む位置を表す選択信号Ｓｅｌを出力することによりデータを復元する。
【０１９４】
さらに、オーバーサンプリング部１を除くデータリカバリ回路の大部分は、単一周波数のクロックＣＫ０で動作し、多相クロック相互間やデータ間のスキューはほとんど気にする必要がないので、本実施形態のデータリカバリ回路は、高速化も容易に対応できる。
【０１９５】
また、本実施形態のデータリカバリ回路は、近年発展の著しい回路・レイアウト設計検証ツールも容易に適用可能であり、設計の簡易化が図れる上、回路の再利用性も向上し、開発期間の短縮化が実現できる。
【０１９６】
さらに、本実施形態のデータリカバリ回路は、パラレル処理化して、さらに動作周波数を低減することも容易であり、転送レートの高速化を容易に実現できる。
【０１９７】
また、本実施形態のデータリカバリ回路は、転送クロックＢＣＬＫの１／２の周波数で１２位相によるオーバーサンプリングから、例えば転送クロックＢＣＬＫの１／４の周波数で２４位相によるオーバーサンプリングに容易に変更し、動作周波数をさらに下げることにより、転送データのレートをさらに高くすることもできる。
【０１９８】
また、本実施形態のデータリカバリ回路は、受信データとは同期していないクロックによってデータを復元することができるので、多相クロックの生成は転送クロックＢＣＬＫの生成と共用化可能であり、チップサイズを抑えることができる。
【０１９９】
（第２の実施形態）
図２２は、本発明のデータリカバリ回路の第２の実施形態を構成する選択信号生成部を示すブロック図である。以下では、すでに説明を行った構成要素と同じ構成要素には同一符号をつけ説明を省略する。
【０２００】
図２２において、選択信号生成部７は、図４に示した比較部２１に代えて、比較部３２１を有する点が相違する。比較部３２１は、比較部２１に対して位相補正用規定値を設定できる点が異なっている。
【０２０１】
図２３に示すように、比較部３２１は、比較部２１に対して、クリップ回路５３１ａ〜５３１ｄに代えて、クリップ回路３３１ａ〜３３１ｄを有する点が相違する。
【０２０２】
クリップ回路３３１ａ〜３３１ｄには、位相補正用規定値設定データＬｅｖｅｌＡが入力される。クリップ回路３３１ａ〜３３１ｄは、図５に示したクリップ回路５３１ａ〜５３１ｄに対して、位相補正用規定値設定データＬｅｖｅｌＡが表すレベルに位相補正用規定値を変更する点が相違する。
【０２０３】
入力データのジッタの特性は、データ伝送を行う伝送路や周囲環境などにより異なるため、システムに最適な位相補正用規定値は、そのシステムごとに異なる。このため、本実施形態では、比較部３２１のクリップ回路３３１ａ〜３３１ｄに設定する位相補正用規定値を選択信号生成部７の外から変更可能にすることにより、ＰＬＬの特性やジッタの影響の除去性能を変更することがきる構成とした。
【０２０４】
したがって、本実施形態のデータリカバリ回路は、伝送路や周囲環境が変わった場合にもデータリカバリエラーを抑えることができる。
【０２０５】
（第３の実施形態）
図２４は、本発明のデータリカバリ回路の第３の実施形態を構成する選択信号生成部を示すブロック図である。以下では、すでに説明を行った構成要素と同じ構成要素には同一符号をつけ説明を省略する。
【０２０６】
図２４において、選択信号生成部７は、図４に示したエッジ補正部５６０に代えて、エッジ補正部３６０を有する点が相違する。エッジ補正部３６０は、エッジ補正部５６０に対してエッジ補正用規定値を設定できる点が異なっている。
【０２０７】
図２５に示すように、エッジ補正部３６０は、エッジ補正部５６０に対して、シフト量生成部６００ａ〜６００ｄに代えてシフト量生成部３００ａ〜３００ｄを有する点が相違する。
【０２０８】
シフト量生成部３００ａ〜３００ｄには、エッジ補正用規定値設定データＬｅｖｅｌＡが入力される。シフト量生成部３００ａ〜３００ｄは、図１１に示したシフト量生成部６００ａ〜６００ｄに対して、エッジ補正用規定値設定データＬｅｖｅｌＢにしたがって、エッジデータＲｘＥｄｇｅのエッジの補正量をそれぞれ求める点が相違する。
【０２０９】
入力データのジッタの特性は、データ伝送を行う伝送路や周囲環境などにより異なるため、システムに最適なエッジ補正用規定値は、そのシステムごとに異なる。このため、本実施形態では、エッジ補正部３６０のシフト量生成部３００ａ〜３００ｄに設定するエッジ補正用規定値を変更することにより、ＰＬＬの特性やジッタの影響の除去性能を変更することがきる構成とした。
【０２１０】
したがって、本実施形態のデータリカバリ回路は、伝送路や周囲環境が変わった場合にもデータリカバリエラーを抑えることができる。
（第４の実施形態）
図２６は、本発明のデータリカバリ回路の第４の実施形態を構成する選択信号生成部を示すブロック図である。以下では、すでに説明を行った構成要素と同じ構成要素には同一符号をつけ説明を省略する。
【０２１１】
図２４において、選択信号生成部７は、図４に示した比較部２１に代えて、比較部３２１を有し、エッジ補正部５６０に代えて、エッジ補正部３６０を有し、さらに選択回路３１０を有する点が異なっている。
【０２１２】
選択回路３１０は、Ｌｏｃｋ信号が「Ｌ」の場合ＬｅｖｅｌＡを出力し、「Ｈ」の場合ＬｅｖｅｌＡ２を出力する。ここで、ＰＬＬ１１３は、初期状態でＰＬＬ１１３がロックしていないときは、「Ｌ」のＬｏｃｋ信号を出力し、生成したクロックの位相が入力データの位相に追従したときには、「Ｈ」のＬｏｃｋ信号を出力するようになっている。
【０２１３】
ＰＬＬ１１３によって生成されたクロックの位相が入力データの位相に追従していないときに、位相データの補正やデータエッジの補正を行った場合には、ＰＬＬ１１３の引き込みがうまくできなかったり、引き込みができても引き込み時間が長くかかってしまったりする。
【０２１４】
このため、本実施形態では、ＰＬＬ１１３がロックしていないときには、比較部３２１における位相補正用規定値を、クリップを実質的には行わないレベルか、クリップ幅を広げたレベルに設定する。
【０２１５】
具体的には、ＰＬＬ１１３がロックしていないときに用いるレベルにＬｅｖｅｌＡ１を設定し、ＰＬＬ１１３がロックしたときに用いるレベルにＬｅｖｅｌＡ２を設定しておくことにより、ＰＬＬ１１３の引き込み時とロック時で異なった位相補正用規定値を比較部３２１に設定することができる。
【０２１６】
このように、本実施形態のデータリカバリ回路は、ＰＬＬ１１３の引き込みを安定して行うことができる。
【図面の簡単な説明】
【０２１７】
【図１】本発明のデータリカバリ回路の第１の実施の形態を適用したシリアル転送部の物理層部を示すブロック図である。
【図２】本発明のデータリカバリ回路の第１の実施形態を示すブロック図である。
【図３】本発明のデータリカバリ回路の第１の実施形態を構成するオーバーサンプリング部の各主要信号の一例を示すタイミングチャートである。
【図４】本発明のデータリカバリ回路の第１の実施形態を構成する選択信号生成部を示すブロック図である。
【図５】図４に示す選択信号生成部を構成する比較部を示すブロック図である。
【図６】図５に示す比較部を構成する第１位相差検出部の特性を示すグラフである。
【図７】図５に示す比較部を構成する第２位相差検出部の特性を示すグラフである。
【図８】図４に示す選択信号生成部を構成するループフィルタを示すブロック図である。
【図９】図４に示す選択信号生成部を構成するデジタルＶＣＯを示すブロック図である。
【図１０】図４に示す選択信号生成部を構成するエッジ補正部が行う処理を説明するための概念図である。
【図１１】図４に示す選択信号生成部を構成するエッジ補正部を示すブロック図である。
【図１２】図１１に示すエッジ補正部の動作を説明するためのタイミングチャートである。
【図１３】本発明のデータリカバリ回路の第１の実施形態を構成するデータ選択部を示すブロック図である。
【図１４】図１３に示すデータ選択部を構成するデータ生成部の入力信号と出力信号の関係を示す図である。
【図１５】図１３に示すデータ選択部を構成するデータ状態信号生成部の入力信号と出力信号の関係を示す図である。
【図１６】本発明のデータリカバリ回路の第１の実施形態を構成するデシリアライザを示すブロック図である。
【図１７】図１６に示すデシリアライザを構成するシフトレジスタを示すブロック図である。
【図１８】図１６に示すデシリアライザを構成するシンボル同期制御部とシンボル変換部との動作を説明するためのタイミングチャートである。
【図１９】図１に示す物理層部を構成するＰＬＬを示すブロック図である。
【図２０】複数の物理層部に対して１つのＰＬＬを設けた場合のブロック図である。
【図２１】本発明のデータリカバリ回路の第１の実施形態の作用を説明するための概念図である。
【図２２】本発明のデータリカバリ回路の第２の実施形態を構成する選択信号生成部を示すブロック図である。
【図２３】図２２に示す選択信号生成部を構成する選択信号生成部を示すブロック図である。
【図２４】本発明のデータリカバリ回路の第３の実施形態を構成する選択信号生成部を示すブロック図である。
【図２５】図２４に示す選択信号生成部を構成するエッジ補正部を示すブロック図である。
【図２６】本発明のデータリカバリ回路の第４の実施形態を構成する選択信号生成部を示すブロック図である。
【図２７】従来から用いられているＣＤＲ回路のブロック図である。
【図２８】図２７に示すＣＤＲ回路において、多相クロックの各クロックの位相差が等間隔でない場合の問題点の一例を示すタイミングチャートである。
【符号の説明】
【０２１８】
１  オーバーサンプリング部
２、９００  多相クロック生成部
３  シンボルデータ復元部
４、９０１  Ｆ／Ｆ回路
５  並列化部
６  データ選択部
７  選択信号生成部
８  デシリアライザ
９  コンマ検出部
２０  両エッジ検出部
２１、３２１  比較部
３６  シフトレジスタ
３７  シンボル変換部
３８  シンボル同期制御部
４０、５７４、５８１、６０２、７００  Ｆ／Ｆ
４１  マルチプレクサ
５０、５８  分周器
５１  位相周波比較器
５２  ローパスフィルタ
５３  電圧制御発振器
５４ａ〜５４ｃ  差動バッファ
５５  分周回路
５６ａ〜５６ｆ  ２分周器
５７  リセット回路
１００、１２０  物理層部
１０１、１２２  送信部
１０２、１２１  受信部
１０３  エンコーダ部
１０４  シリアライザ
１０５  送信出力部
１０６、１０７  伝送路
１０８  受信入力部
１０９  データリカバリ部
１１０  デシリアライザ
１１１  エラスティックバッファ
１１２  デコーダ
１１３、１２３、１５０  ＰＬＬ
１５１  第１レーン物理層部
１５２  第２レーン物理層部
３００ａ〜３００ｄ、６００ａ〜６００ｄ  シフト量生成部
３１０  選択回路
３３１ａ〜３３１ｄ、５３１ａ〜５３１ｄ  クリップ回路
３６０、５６０  エッジ補正部
５３０ａ、５３０ｃ  第１位相差検出部
５３０ｂ、５３０ｄ  第２位相差検出部
５３２  加算回路
５６２  ループフィルタ
５６３  デジタルＶＣＯ
５６４  エッジ補正データ生成部
５６６、９０２  ＤＰＬＬ
５６７  オフセット加算部
５７０、５７１  乗算器
５７２、５７５、５８０  加算器
５７３  リミット回路
６０１ａ〜６０１ｄ  シフト演算部
６０３  ＯＲ回路
７０１  データ生成部
７０２  データ状態信号生成部
【図１】
0005086014.tif 000002
【図２】
0005086014.tif 000003
【図３】
0005086014.tif 000004
【図４】
0005086014.tif 000005
【図５】
0005086014.tif 000006
【図６】
0005086014.tif 000007
【図７】
0005086014.tif 000008
【図８】
0005086014.tif 000009
【図９】
0005086014.tif 000010
【図１０】
0005086014.tif 000011
【図１１】
0005086014.tif 000012
【図１２】
0005086014.tif 000013
【図１３】
0005086014.tif 000014
【図１４】
0005086014.tif 000015
【図１５】
0005086014.tif 000016
【図１６】
0005086014.tif 000017
【図１７】
0005086014.tif 000018
【図１８】
0005086014.tif 000019
【図１９】
0005086014.tif 000020
【図２０】
0005086014.tif 000021
【図２１】
0005086014.tif 000022
【図２２】
0005086014.tif 000023
【図２３】
0005086014.tif 000024
【図２４】
0005086014.tif 000025
【図２５】
0005086014.tif 000026
【図２６】
0005086014.tif 000027
【図２７】
0005086014.tif 000028
【図２８】
0005086014.tif 000029