(57)【特許請求の範囲】
【請求項１】
複数個を貼り合せて大画面のディスプレイを得るための表示パネルの貼り合せ境界に隣接する画素のうち、少なくとも一方のパネル面の画素の表示領域の面積を、貼り合せ境界に隣接しない画素の表示領域の面積よりも小さくし、
前記画素は、有機電界発光素子及び当該有機電界発光素子を駆動するＴＦＴ回路を有し、
前記貼り合せ境界に隣接する画素のＴＦＴ回路の特性を、当該画素の駆動電流が前記貼り合せ境界に隣接しない画素の駆動電流よりも大きくなるように設定した
表示パネル。
【請求項２】
前記表示パネルの貼り合わせ境界に隣接するすべての画素の表示領域の面積を、貼り合せ境界に隣接しない画素の表示領域の面積よりも小さくした
請求項１記載の表示パネル。
【請求項３】
前記ＴＦＴ回路は、前記有機電界発光素子に直列に接続された駆動用ＴＦＴと、当該駆動用ＴＦＴと対称に設けられた変換用ＴＦＴとを有し、
前記駆動用ＴＦＴ及び前記変換用ＴＦＴのチャネル幅やチャネル長の設定によって前記表示領域の面積が小さい画素の輝度を補償する
請求項１記載の表示パネル。
【請求項４】
前記駆動用ＴＦＴ及び前記変換用ＴＦＴのチャネル幅やチャネル長の設定によって前記有機電界発光素子の駆動電流の値を制御する
請求項３記載の表示パネル。
【請求項５】
表示パネルを複数個貼り合せてなり、
前記表示パネルの貼り合せ境界に隣接する画素のうち、少なくとも一方のパネル面の画素の表示領域の面積を、貼り合せ境界に隣接しない画素の表示領域の面積よりも小さくし、
前記画素は、有機電界発光素子及び当該有機電界発光素子を駆動するＴＦＴ回路を有し、
前記貼り合せ境界に隣接する画素のＴＦＴ回路の特性を、当該画素の駆動電流が前記貼り合せ境界に隣接しない画素の駆動電流よりも大きくなるように設定した
表示装置。
【請求項６】
前記表示パネルの貼り合わせ境界に隣接するすべての画素の表示領域の面積を、貼り合せ境界に隣接しない画素の表示領域の面積よりも小さくした
請求項５記載の表示装置。
【請求項７】
前記ＴＦＴ回路は、前記有機電界発光素子に直列に接続された駆動用ＴＦＴと、当該駆動用ＴＦＴと対称に設けられた変換用ＴＦＴとを有し、
前記駆動用ＴＦＴ及び前記変換用ＴＦＴのチャネル幅やチャネル長の設定によって前記表示領域の面積が小さい画素の輝度を補償する
請求項５記載の表示装置。
【請求項８】
前記駆動用ＴＦＴ及び前記変換用ＴＦＴのチャネル幅やチャネル長の設定によって前記有機電界発光素子の駆動電流の値を制御する
請求項５記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の表示パネルないし表示ユニット及びそれを利用した表示装置ないしディスプレイに関し、特に自発光型の表示素子を利用したディスプレイに好適な表示パネル及びそれを利用した表示装置に関するものである。
【０００２】
【背景技術】
最近は液晶ディスプレイの普及がめざましく、低電圧駆動、低消費電力、小型化・薄型化可能などといった特長を有することから、テレビジョン、ＰＣ（パソコン）、携帯情報機器、携帯電話、時計、電卓などの各種の製品に多用されている。
【０００３】
しかし、この液晶ディスプレイは、自発光型でないため、明るい画像を得ようとするとバックライトが必要となる。バックライトを必要としない反射型の液晶ディスプレイも研究されているが、十分満足し得るコントラストが得られていない。加えて、液晶ディスプレイは、視野角が狭いため、大型ディスプレイには適していない。更に、液晶分子の配向状態による表示方法であるため、視野角内であっても角度によりコントラストが変化してしまう、配向変化時のダイナミックレンジを広く取ることができないために動画表示に不向きである、といった不都合もある。
【０００４】
これに対し、最近は、自発光型のディスプレイ，具体的にはプラズマ表示素子、無機電界発光素子、有機電界発光素子などを利用したディスプレイが注目されている。自発光型のディスプレイは、
（１）液晶素子と比較して視野角が広い。
（２）コントラストもよく、視認性に優れている。
（３）バックライトが不要なため、薄型化・軽量化が可能である。
といった優れた特徴を備えており、大型のディスプレイに好適である。
【０００５】
【発明が解決しようとする課題】
しかしながら、大型のディスプレイを得ようとする場合、製造プロセス上の制約から、基板１枚当たりの表示パネルの大きさが制限されてしまう。例えば有機電界発光素子を用いる場合、該素子は、導電性電極が形成されたガラス基板上に、低分子を用いる真空蒸着法、高分子を用いるスピンコート法、印刷法、インクジェット法などによって形成されるが、それらいずれの方法であっても、表示パネルの大きさが制約されてしまう。また、大画面の場合、画面の一部に欠陥が発生した際の歩留まりの低下は避けられず、面内均一性の確保も困難である。そこで、大画面のディスプレイを得る方法として、複数の表示パネルを貼り合わせる方法が考えられる。ところが、この方法では、隣合う表示パネルユニットの境目が目立たないようにすることが重要である。
【０００６】
本発明は、以上の点に着目したもので、その目的は、画面を分割構成したディスプレイにおける貼り合わせの境目を目立たないようにすることができる効果的な画素構成を提供することである。他の目的は、貼り合わせ作業におけるマージンを広く取ることである。更に他の目的は、特に有機電界発光素子を用いた場合は、貼り合わせ部位からの劣化を低減することである。
【０００７】
【課題を解決するための手段】
前記目的を達成するため、本発明は、複数個を貼り合せて大画面のディスプレイを得るための表示パネルの貼り合せ境界に隣接する画素のうち、少なくとも一方のパネル面の画素の表示領域の面積を、貼り合せ境界に隣接しない画素の表示領域の面積よりも小さくし、前記画素は、有機電界発光素子及び当該有機電界発光素子を駆動するＴＦＴ回路を有し、前記貼り合せ境界に隣接する画素のＴＦＴ回路の特性を、当該画素の駆動電流が前記貼り合せ境界に隣接しない画素の駆動電流よりも大きくなるように設定したことを特徴とする。他の発明は、前記表示パネルを複数個を貼り合せたことを特徴とする。
【０００８】
本発明によれば、貼り合わせ境界に沿って隣接する画素の表示面積（発光面積）が他の画素の表示面積よりも小さい。このため、表示パネルの貼り合わせ接合面において大きなマージンを取ることができる。また、貼り合せ境界に隣接する画素のＴＦＴ回路の特性を、当該画素の駆動電流が貼り合せ境界に隣接しない画素の駆動電流よりも大きくなるように設定したことで、画素面積の低下による輝度の低下を補償できるため、表示パネルの貼り合わせの境目が目立たなくなる。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。
【０００９】
【発明の実施の形態】
＜実施形態１＞……最初に、図１〜図４を参照して本発明の実施形態１を説明する。この実施形態は、図２（Ａ）に示すように、貼り合わせ用のガラス基体（ガラス基板）１０上に、表示パネル２０，３０を隣接して貼り合わせることによって大画面のディスプレイを得るようにしたものである。矢印Ｆ２０方向から見た側面を示すと、同図（Ｂ）に示すようになる。
【００１０】
表示パネル２０，３０の基本的な構造は同一であり、透明なガラス基板２２，３２上に、有機電界発光層を含む素子層２４，３４が設けられた構成となっている。これら素子層２４，３４表面に接着剤１２を塗布し、接合面２６，３６が接するように、表示パネル２０，３０をガラス基体１０上で貼り合わせるようにする。接着剤１２としては、紫外線硬化樹脂や熱硬化樹脂，例えばエポキシ樹脂などを使用する。各表示パネル２０，３０からは、矢印Ｆ２２で示すように、ガラス基板２２，３２側から画像の光が出力される。
【００１１】
素子層２４，３４の積層構造を拡大して示すと、図２（Ｃ）に示すようになる。ガラス基板２２，３２上には、透明アノード電極１０３がスパッタリングによりストライプ状に多数形成される。なお、ガラス基板３２においては、接合面３６に隣接する透明アノード電極１０３のストライプ幅が、他の透明アノード電極１０３のストライプ幅よりも狭く形成される。
【００１２】
次に、透明アノード電極１０３上には、ホール注入層１０２、ホール輸送層１０４、発光層１０６、電子輸送層１０８が真空蒸着法によって順次積層形成される。これらにより、有機電界発光層１１１が得られる。電子輸送層１０８上には、カソード電極１１２、保護層（パッシベーション膜）１１４がそれぞれ真空蒸着あるいはスパッタリングによって積層形成される。なお、ホール輸送層１０４及び発光層１０６の代わりにホール輸送性発光層を用いてもよいし、電子輸送層１０８及び発光層１０６の代わりに電子輸送性発光層を用いてもよい。更に、前記電極や前記各層は、一つの材料で単層に形成してもよいし、複数の材料による積層構造としてもよい。これらの各層の具体例については後述する。
【００１３】
表示パネル２０，３０の画素構成を示すと、図１のようになる。同図（Ａ）は貼り合わせ前の様子を示すもので、表示パネル２０では、ガラス基板２２上に一定の間隔で画素Ｐ２０が形成されている。そして、接合面２６におけるマージンの幅は、Ｗ２０となっている。一方、表示パネル３０では、基本的にはガラス基板３２上に一定の間隔で画素Ｐ３０が形成されているが、接合面３６に隣接する画素Ｐ３２は、他の画素Ｐ３０と比較して表示領域（発光領域）の面積が小さく（狭く）形成されている。このため、接合面３６におけるマージンの幅Ｗ３０が、表示パネル２０のマージンの幅Ｗ２０よりも広くなっている。
【００１４】
これらの表示パネル２０，３０を、図２に示したように貼り合せると、図１（Ｂ）に示すようになる。このように、貼り合わせの境界（継目）２７に隣接する画素Ｐ３２（あるいは境界２７に沿って配列されている画素Ｐ３２）の表示領域の面積を、境界２７に隣接していない他の画素の表示領域の面積よりも小さくすることで、境界２７における貼り合わせのマージンを広く取ることができ、余裕をもって貼り合わせ作業を行うことができるようになる。また、有機電界発光素子は、その性質上水分や酸素による劣化が激しいが、境界２７におけるマージンを広く取ることで、素子と外気との封止を良好に行うことができるようになり、貼り合わせ部位からの劣化が低減されるようになる。
【００１５】
ところで、画素Ｐ３２は、表示領域の面積が狭いために発光輝度が低下してしまう。そこで、本実施形態では、画素Ｐ３２の発光輝度を、他の画素Ｐ２０、Ｐ３０と発光輝度が同等となるように補償するようになっている。例えば、図１（Ｂ）に示すように、走査線駆動回路１４とデータ線駆動回路１６が設けられている場合、画素Ｐ３２のデータ線駆動部にアンプ１６Ａを設ける。このアンプ１６Ａによって画素Ｐ３２に供給するデータの信号を増幅することで、画素Ｐ３２の輝度が増大し、他の画素と同様となる。これにより、画素面積の低下による輝度の低下が補償され、表示パネル２０，３０の境目は目立たなくなる。
【００１６】
なお、画素Ｐ３２の応答時間を画素Ｐ３０やＰ２０の応答時間よりも長くするようにしてもよい。また、画素Ｐ３２のピーク輝度を上げるようにし、平均輝度が画素Ｐ３２と他の画素Ｐ２０やＰ３０で略同一となるようにしても、表示パネル２０，３０の境界２７を目立たなくすることが可能である。
【００１７】
アクティブ・マトリックス駆動の場合には、アンプ１６Ａの代わりに、画素Ｐ３２を駆動するＴＦＴ（Thin Film Transistor）回路を利用してもよい。すなわち、画素Ｐ３２を駆動するＴＦＴ回路の特性を、予め駆動電流が大きくなるように設定しておくようにする。ＴＦＴ回路は、例えば図３に示すような構成となっており、ＴＦＴ１は変換用、ＴＦＴ２は駆動用、ＴＦＴ３は取込用、ＴＦＴ４はスイッチ用である。ＴＦＴ３のゲートは走査線Ａに接続されており、ＴＦＴ４のゲートは走査線Ｂに接続されている。ＴＦＴ２が有機電界発光素子（図中にＯＬＥＤと表示）に直列に接続されており、これと対称にＴＦＴ１が設けられている。
【００１８】
走査線Ａ，Ｂの電位は、図４（Ａ），（Ｂ）にそれぞれ示すように変化する。ここで、同図（Ｃ）に示すように、データ線Ｃに輝度に相当する信号電流Ｉwが流れ、その結果ＴＦＴ１のゲート・ソース間に生ずる電圧をＶgsとする。走査線Ｂの信号電圧が「Ｈ」となると（図４のタイミングＴａ）ＴＦＴ４が導通し、ＴＦＴ１のゲート・ドレイン間が短絡する。従って、ＴＦＴ１は飽和領域で動作する。次に、走査線Ａの信号電圧が「Ｌ」になると（図４のタイミングＴｂ）、ＴＦＴ３が導通し、信号電流ＩwがＴＦＴ１に取り込まれる。すなわち、有効データに相当する電流がＴＦＴ１に流れる。
【００１９】
信号電流Ｉwは、次の式で与えられる。
Ｉw＝μ1・Ｃox1・Ｗ1／Ｌ1／２（Ｖgs−Ｖth1）２            ……（１）
ここで、μ1はＴＦＴ１におけるキャリアの移動度、Ｃox1はＴＦＴ１の単位面積当たりのゲート容量、Ｗ１はＴＦＴ１のチャネル幅、Ｌ1はＴＦＴ１のチャネル長、Ｖth1はＴＦＴ１の閾値を表す。
【００２０】
一方、有機電界発光素子に流れる駆動電流をＩdrvとすると、このＩdrvは、直列接続されているＴＦＴ２によって制御される。図３の回路では、コンデンサＣが接続されているため、ＴＦＴ２のゲート・ソース間電圧は、ＴＦＴ１のゲート・ソース間電圧Ｖgsに一致する。従って、ＴＦＴ２も飽和領域で動作すると仮定すれば、
Ｉdrv＝μ2・Ｃox2・Ｗ2／Ｌ2／２（Ｖgs−Ｖth2）２            ……（２）
となる。ここで、μ2はＴＦＴ２におけるキャリアの移動度、Ｃox2はＴＦＴ２の単位面積当たりのゲート容量、Ｗ2はＴＦＴ２のチャネル幅、Ｌ2はＴＦＴ２のチャネル長、Ｖth2はＴＦＴ２の閾値を表す。
【００２１】
ここで、ＴＦＴ１とＴＦＴ２は、小さな画素領域内に近接して形成されるため、両者の素子特性はほぼ一致すると考えることができ、μ1＝μ2、Ｃox1＝Ｃox2、Ｖth1＝Ｖth2と考えることができる。すると、前記（１）及び（２）式から、Ｉdrv／Ｉw＝（Ｗ2／Ｌ2）／（Ｗ1／Ｌ1）……（３）
となる。これによれば、信号電流Ｉwと有機電界発光素子ＯＬＥＤの駆動電流Ｉdrvとの関係が、画素毎、製品毎、製造ロット毎にばらつくキャリア移動度μ、ゲート容量Ｃox、閾値Ｖthに依存せず、ＴＦＴのチャネル幅Ｗやチャネル長Ｌによって決定されることになる。
【００２２】
従って、ＴＦＴ１，２のチャネル幅Ｗ1，Ｗ2やチャネル長Ｌ1，Ｌ2を適宜設定することで、信号電流Ｉwに対する有機電界発光素子ＯＬＥＤの駆動電流Ｉdrvの値を制御することが可能となる。このようなＴＦＴ回路を利用すれば、表示パネル３０の接合面３６に隣接する画素Ｐ３２の駆動電流が他の画素Ｐ３０の駆動電流よりも表示面積の減少分相当大きくなるようにＴＦＴ側の回路パターンを予め設定することで、図１（Ｂ）に示したデータ線駆動回路１６のアンプ１６Ａを省略することができる。
【００２３】
＜実施形態２＞……次に、図５を参照して実施形態２を説明する。なお、上述した実施形態１と対応する構成要素には同一の符号を用いる。前記実施形態１では、貼り合わせる表示パネルのうち、一方の端部画素の表示面積を低減したが、本実施形態では両方の表示パネルの端部画素について表示面積が小さく設定されている。
【００２４】
図５（Ａ）は貼り合わせ前の表示パネル３０，２１の画素構成の様子を示すもので、表示パネル２１の接合面２６に隣接する画素Ｐ２２は、他の画素Ｐ２０と比較して表示領域の面積が小さく形成されている。このため、接合面２６におけるマージンの幅Ｗ２２が、前記例の表示パネル２０におけるマージン幅Ｗ２０よりも広く、前記例の表示パネル３０におけるマージン幅Ｗ３０と略同等となっている。
【００２５】
これらの表示パネル２１，３０を、図２に示したように貼り合せると、図５（Ｂ）に示すようになる。このように、接合面２６，３６に隣接する画素Ｐ２２，Ｐ３２の表示領域の面積を小さくすることで、接合面２６，３６における貼り合わせのマージンを広く取ることができ、前記例と同様に余裕をもって貼り合わせ作業を行うことができるようになる。また、有機電界発光素子は、その性質上水分や酸素による劣化が激しいが、接合面２６，３６におけるマージンを広く取ることで、素子と外気との封止を良好に行うことができるようになり、貼り合わせ部位からの劣化が低減されるようになる。
【００２６】
ところで、本例では、画素Ｐ３２のみならず、画素Ｐ２２も、表示領域の面積が狭いために発光輝度が低下してしまう。そこで、画素Ｐ３２のみならず画素Ｐ２２に対しても、上述したように信号強度が増大する工夫を施す。
【００２７】
図５（Ｃ）の例は、貼り合わせ部位（貼り合わせの境界）で隣接する画素Ｐ２２とＰ３２を２つ併せて擬似的に一つの画素とみなすようにした例である。すなわち、点線で囲んだ擬似画素ＰＦは、データ線駆動回路１６の同時駆動回路１６Ｂによって、同時に駆動される。仮に、画素Ｐ２２，Ｐ３２の表示面積が他の画素Ｐ２０もしくはＰ３０の半分であるとすると、擬似画素ＰＦの表示面積は他の画素Ｐ２０もしくはＰ３０と同等となり、結果的に同等の輝度を得ることができる。
【００２８】
＜実施形態３＞……次に、図６を参照して実施形態３を説明する。本発明は、単色表示用のディスプレイのみならず、カラー表示用のディスプレイにも適用可能である。前記実施形態をカラー表示に適用する場合は、Ｒ（赤），Ｇ（緑），Ｂ（青）の画素を、ストライプ，モザイク，スクウェア，デルタなどの一定の順序で配列すればよく、表示パネルの境界に隣接する画素の表示面積を他の画素の表示面積よりも小さく設定すればよい。
【００２９】
図６（Ａ）に示す例は、貼り合わせられる表示パネル１００，１１０のいずれも、Ｒ，Ｇ，Ｂの各画素がデルタ配列となっている。そして本実施形態では、表示パネル１００，１１０の各画素のうち、接合境界１２０に隣接した画素Ｐ１００ｇ，Ｐ１００ｒ，Ｐ１１０ｇ，Ｐ１１０ｂが、他の画素よりも表示面積が小さく設定されており、接合境界１２０にマージンＷ１００，Ｗ１１０がそれぞれ設けられている。画素Ｐ１００ｇ，Ｐ１１０ｇは、別個に駆動してもよいし、両者を合わせて一つの擬似画素としてもよい。
【００３０】
図６（Ｂ）は、同図（Ａ）の変形例で、表示パネル１０１，１１１のＲ及びＢの画素については、境界付近も含めたすべての画素の表示面積を同じとするとともに、接合境界１２０に隣接するＧの画素Ｐ１０１ｇ，Ｐ１１１ｇの表示面積を小さく設定して、マージンＷ１０１，Ｗ１１１を広くしている。本例においても、画素Ｐ１０１ｇ，Ｐ１１１ｇは、別個に駆動してもよいし、両者を合わせて一つの擬似画素としてもよい。
【００３１】
いずれの例においても、特にＧの画素の表示面積がＲやＢの画素と比較して小さいが、視感度曲線で表されているように、人間の目はＧの光に対する感度が高い。従って、Ｇの画素の面積が多少小さくなったとしても、Ｇの画素に補償電流を供給して平均輝度を調整すれば、さほど輝度の低下を感じない。
【００３２】
＜実施形態４＞……次に、図７を参照して実施形態４を説明する。この実施形態は、同図（Ａ）に示すように、表示パネル２００，２１０，２２０，２３０を貼り合わせた例である。この例では、各パネルの接合面ないし境界２４０，２４２に隣接する画素Ｐ２０２が他の画素Ｐ２００と比較して、幅及び長さのいずれも小さく設定されている。そして、画素Ｐ２０２の隣接する４個を併せて、点線で示す擬似画素Ｐ２０４が構成されている。この例によれば、表示パネル２００，２１０，２２０，２３０が接する接合面２４０，２４２のいずれにおいても、大きなマージンＷ２００を取ることができ、境界２４０，２４２を挟んだ画素の連続具合も良好である。
【００３３】
＜実施例１＞……次に、本発明に関して試作した実施例について説明する。最初に、図８（Ａ）の主要部断面及び図９の化学構造式を参照して実施例１を説明する。この例は、パッシブ駆動型の例である。５００mm×５００mmのガラス基板３００を用意し、その上に膜厚約１００nmのＩＴＯをスパッタリングによって形成する。このＩＴＯを、ウエットエッチングの手法を用いてストライプ状にパターニングする。ストライプ幅は、例えば５００μm、すなわち５００μmピクセルピッチである。このとき、基板貼り合わせのための接合面に隣接するＩＴＯのストライプ幅は、０．２５μmとし、終端まで０．２５μmの貼り合わせのためのマージンを稼いでいる。このようなストライプ状のＩＴＯが、透明アノード電極３０２となる。
【００３４】
次に、透明アノード電極３０２上に有機電界発光層を形成する。まず、基板主面全体にホール注入層３０４として、ｍ−ＭＴＤＡＴＡ（4,4',4''-tris(3-methylphenylphenylamino)triphenylamine，構造式は図９（Ａ）参照）を、蒸着速度０．２〜０．４nm／secで、真空蒸着法により真空下で３０nm形成する。次に、ホール輸送層３０６として、α−ＮＰＤ（α‐naphtyl phenyl diamine，構造式は図９（Ｂ）参照）を、蒸着速度０．２〜０．４nm／secで、真空蒸着法により真空下で３０nm形成する。次に、電子輸送性発光層３０８として、Ａｌｑ３（8‐hydroxy quinorine alminum，構造式は図９（Ｃ）参照）を、蒸着速度０．２〜０．４nm／secで、真空蒸着法により真空下で５０nm蒸着形成する。以上の各層によって、有機電界発光層３１０が形成される。
【００３５】
次に、透明アノード電極３０２のストライプ方向と直交する方向に、カソード電極３１２を真空蒸着により形成する。すなわち、幅１mmのスリット状の開口が５００μmピッチで並んでいるカソード電極蒸着用のマスクを使用し、Ｍｇ−Ａｇの合金（例えば膜厚比でＭｇ：Ａｇ＝９：１）を、蒸着速度０．３nm／secもしくはそれ以下で約０．５nm蒸着することで、カソード電極３１２を得る。次に、カソード電極封止層３１４として、ＡｌＳｉＣｕの合金（Ｓｉが０．５wt（重量）％、Ｃｕが１wt％）を２００nm蒸着するとともに、導電性封止層３１６として、ＡｕＧｅの合金（Ｇｅが１２wt％）を２００nm蒸着する。
【００３６】
次に、導電性封止層３１６上に、無機封止層３１８として、ＳｉＮｘをプラズマＣＶＤ法によって厚さ２μm成膜する。なお、この無機封止層３１８は、透明アノード電極３０２やカソード電極３１２と外部回路とのコンタクトを取る部位以外に、所定のマスクを使用して成膜する。
【００３７】
こうして作製された有機電界発光素子マトリクスによる表示パネルに対し、図２に示したような貼り合わせを行なう。貼り合わせ用のガラス基体として、９００mm×４５０mmのガラス基板を用意し、その上にＵＶレジン（紫外線硬化樹脂）を塗布する。コンタクト以外の無機封止層３１８が成膜されているエリアがＵＶレジンに接するように、表示パネルを貼り合わせ用ガラス基体上に置いてＵＶ照射を行うことで、両者の貼り合わせを行った。このとき、ガラス界面の平坦性やＵＶレジンのはみ出しをなくす条件出しを行った。
【００３８】
こうして作製した貼り合わせ型有機電界発光マトリックスディスプレイの接合では、界面を挟む２サブビクセルが一単位の擬似ピクセルとなるようにして、画像の表示を行った。すなわち、図５（Ｃ）に示すような実施形態でマトリックス駆動を行った。表示画像を観察したところ、表示パネルの接合部が目立つことなく、駆動を行うことができた。
【００３９】
＜実施例２＞……次に、図８（Ｂ）及び図１０を参照しながら実施例２について説明する。なお、上述した実施例１と対応する構成要素には同一の符号を用いる。この実施例は、ＴＡＣ（TOP Emitting Adoptive Current Drive，上面発光型）型の表示パネルに応用した例である。５００mm×５００mmの評価用低温ポリシリコンＴＦＴ基板４００上に、基本的に上記サイズと同様のサイズのピクセル駆動用ＴＦＴ４０２を配置する。そして、その上に、アノード電極４０４となるＣｒ層を形成するとともに、幅５００μm、長さ１mmの発光エリアの開口を、Ｓｉ０２用いてパターニング形成する。本実施例の基本的なピクセル配置は、前記実施例１と同様である。なお、本実施例では、以上のようにして形成したサブピクセル２つが１単位画素（擬似画素）として扱われる。
【００４０】
次に、有機電界発光層の作製であるが、ドット型開口を有するマスクを用い、発光エリアを覆うような形で基板主面上に、ホール注入層３０４、ホール輸送層３０６、電子輸送性発光層３０８を順次積層形成する。これらにより、前記実施例１と同様の有機電界発光層３１０を得る。そして、前記有機電界発光層３１０の発光面を覆うように、その全体にＭｇＡｇの合金（例えば膜厚比でＭｇ：Ａｇ＝９：１）を、蒸着速度０．３nm／secもしくはそれ以下で約０．５nm蒸着することで、カソード電極３１２を得る。次に、該カソード電極３１２上に、無機封止層３１８を実施例１と同様に形成する。
【００４１】
こうして作製された有機電界発光素子マトリクスによる表示パネルに対し、図２（Ａ）に示したような貼り合わせを行なう。貼り合わせ時の様子を示すと、図１０のようになる。なお、同図は、矢印Ｆ４００で示す発光方向が上方となる向きに図示している。貼り合わせ用のガラス基体１０として、９００mm×４５０mmのガラス基板を用意し、その上にＵＶレジン（紫外線硬化樹脂）４０６を塗布する。なお、本例では、有機電界発光層３１０から出力された光がこのＵＶレジン４０６を介して外部に出力されるので、ＵＶ照射による硬化後も透明な材料を使用する。そして、前記コンタクト以外の無機封止層３１８が成膜されているエリアがＵＶレジン４０６に接するように、表示パネル４５０，４６０を貼り合わせ用ガラス基体１０上に置いてＵＶ照射を行うことで、両者の貼り合わせを行った。
【００４２】
こうして作製した貼り合わせ型有機電界発光マトリックスディスプレイの接合では、界面を挟む２サブビクセルが一単位の擬似ピクセルとなるようにして、画像の表示を行った。すなわち、図５（Ｃ）に示すような実施形態でマトリックス駆動を行った。表示画像を観察したところ、表示パネルの接合部が目立つことなく、駆動を行うことができた。
【００４３】
本発明には数多くの実施形態があり、以上の開示に基づいて多様に改変することが可能である。例えば、次のようなものも含まれる。
（１）前記実施形態では、接合面に隣接する画素の長さや幅を小さくすることで、その表示領域ないし表示領域の面積を小さくしたが、領域形状は適宜の形状としてよい。１画素が更に多数の領域を含む構成としてもよく、この場合、各領域を補助電極などで接続して同時駆動すればよい。
（２）各部の材料としては、上述したものの他、公知の各種のものを使用してよい。また、上述した各層を、更に公知の積層構造としてもよく、必要があれば、フィルタやブラックマトリックスを設けるようにしてもよい。特に、貼り合せ部位を隠すように、フィルタやブラックマトリックスを設けるようにすると効果的である。
（３）前記実施形態では、貼り合わせ用の基体を用いたが、表示パネルを接合するのみでもよく、また、どのような貼り合せ方法を適用してもよい。
（４）上記実施形態は、有機電界発光素子を使用したディスプレイに本発明を適用した例であるが、他にプラズマ発光素子や無機電界発光素子を使用したディスプレイにも同様に適用可能である。また、ディスプレイの駆動方法も、パッシブ型（単純マトリックス型），アクティブ型（ＴＦＴ駆動型）のいずれにも適用可能である。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、次のような効果がある。
（１）表示パネルの貼り合せ境界に隣接する画素のうち、少なくとも一方のパネル面の画素の表示領域の面積を、貼り合せ境界に隣接しない画素の表示領域の面積よりも小さくしたので、貼り合わせ面におけるマージンが増大し、余裕をもって貼り合わせ作業を行うことができ、貼り合わせ部位からの素子の劣化を低減することができる。
（２）面積が減少した画素の輝度を補償することとしたので、貼り合わせ境目が目立たなくなり、良好な大画面表示が可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１の画素構成の主要部を示す平面図である。
【図２】前記実施形態１の貼り合わせの様子と有機電界発光層の積層構造を示す図である。
【図３】ＴＦＴ駆動回路の一例を示す回路図である。
【図４】前記ＴＦＴ駆動回路の動作を示すタイムチャートである。
【図５】本発明の実施形態２の画素構成の主要部を示す平面図である。
【図６】本発明の実施形態３の画素構成の主要部を示す平面図である。
【図７】本発明の実施形態４の画素構成の主要部を示す平面図である。
【図８】本発明の実施例における有機電界発光層の積層構造を示す主要断面図である。
【図９】前記有機電界発光層の主要部の化学構造式を示す図である。
【図１０】実施例２のＴＡＣ型の概略構成を示す断面図である。
【符号の説明】
１０…ガラス基体
１２…接着剤
１４…走査線駆動回路
１６…データ線駆動回路
１６Ａ…アンプ
１６Ｂ…同時駆動回路
２０，２１，３０…表示パネル
２２，３２…ガラス基板
２４，３４…素子層
２６，３６…接合面
２７…境界
１００，１０１，１１０，１１１…表示パネル
１０２…ホール注入層
１０３…透明アノード電極
１０４…ホール輸送層
１０６…発光層
１０８…電子輸送層
１１１…有機電界発光層
１１２…カソード電極
１１４…保護層
１２０…境界ないし接合面
２００，２１０，２２０，２３０…表示パネル
２４０，２４２…境界ないし接合面
３００…ガラス基板
３０２…透明アノード電極
３０４…ホール注入層
３０６…ホール輸送層
３０８…電子輸送性発光層
３１０…有機電界発光層
３１２…カソード電極
３１４…カソード電極封止層
３１６…導電性封止層
３１８…無機封止層
４００…基板
４０２…ＴＦＴ
４０４…アノード電極
４０６…レジン
４５０，４６０…表示パネル
ＯＬＥＤ…有機電界発光素子
Ｐ２０，Ｐ２２，Ｐ３０，Ｐ３２，Ｐ１００ｇ，Ｐ１００ｒ，Ｐ１０１ｇ，Ｐ１１０ｇ，Ｐ１１０ｂ，Ｐ１１１ｇ，Ｐ２００，Ｐ２０２…画素
ＰＦ，Ｐ２０４…擬似画素
Ｗ２０，Ｗ２２，Ｗ３０，Ｗ１００，Ｗ１０１，Ｗ１１０，Ｗ１１１，Ｗ２００…マージン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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