(57)【特許請求の範囲】
【請求項１】
基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、の順に積層したウェハを用いて製造されるヘテロ接合型バイポーラトランジスタの製造方法において、
前記エミッタ層の所定の位置に前記エミッタ層を貫通して前記ベース層と電気的に接続するベース電極を形成する工程と、
前記エミッタ層上における前記ベース電極を完全に覆う所定の位置に形成された第１フォトレジストをマスクとして前記コレクタ層の途中まで第１エッチングする工程と、
少なくとも前記第１エッチングにより露出した前記ベース層及び前記コレクタ層それぞれのサイドウォールとこれにつづく前記コレクタ層の表面の一部を覆うように形成された第２フォトレジストをマスクとして露出している前記コレクタ層を第２エッチングする工程と、
を含み、
前記第１エッチングする工程では、第１エッチャントを用いて前記エミッタ層をエッチングする工程と、前記第１エッチャントと異なる第２エッチャントを用いて前記ベース層、及び前記コレクタ層の一部をエッチングする工程と、を含むことを特徴とするヘテロ接合型バイポーラトランジスタの製造方法。
【請求項２】
前記コレクタ層は、ｎ型又はノンドープなＧａＡｓ層であり、
前記ベース層は、ｐ型のＧａＡｓ層であり、
前記エミッタ層は、ｎ型のＩｎＧａＰ層であり、
前記第１エッチャントは、塩酸系のエッチャントであり、
前記第２エッチャントは、リン酸系又は硫酸系のエッチャントであることを特徴とする請求項１記載のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項３】
前記第１フォトレジストを形成する前に基板上にＳｉＮ膜を形成する工程と、
前記第１フォトレジスト形成後に露出している前記ＳｉＮ膜を除去する工程と、
を含むことを特徴とする請求項１又は２記載のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項４】
前記第２フォトレジストを形成する前に前記第１フォトレジストを除去し基板上にＳｉＮ膜を形成する工程と、
前記第２フォトレジスト形成後に露出している前記ＳｉＮ膜を除去する工程と、
を含むことを特徴とする請求項１乃至３のいずれか一に記載のヘテロ接合型バイポーラトランジスタの製造方法。
【請求項５】
基板上に、第１の機能層、第２の機能層、第３の機能層、の順に積層したウェハを用いて製造されるトランジスタの製造方法において、
前記第３の機能層の所定の位置に前記第３の機能層を貫通して前記第２の機能層と電気的に接続する電極を形成する工程と、
前記第３の機能層上における前記電極を完全に覆う所定の位置に形成された第１フォトレジストをマスクとして前記第１の機能層の途中まで第１エッチングする工程と、
少なくとも前記第１エッチングにより露出した前記第２の機能層及び前記第１の機能層それぞれのサイドウォールとこれにつづく前記第１の機能層の表面の一部を覆うように形成された第２フォトレジストをマスクとして露出している前記第１の機能層を第２エッチングする工程と、
を含み、
前記第１エッチングする工程では、第１エッチャントを用いて前記第３の機能層をエッチングする工程と、前記第１エッチャントと異なる第２エッチャントを用いて前記第２の機能層、及び前記第１の機能層の一部をエッチングする工程と、を含むことを特徴とするトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラその他の機能を備えたトランジスタ、特に、ヘテロ接合型バイポーラトランジスタ及びその製造方法に関し、特に、信頼性の高いヘテロ接合型バイポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ヘテロ接合型バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）において、ＲＦ（radio frequency：無線周波数）性能の高性能化の手段として、ベース／コレクタ間の容量の低減と、オフセット電圧の低減と、がある。ベース／コレクタ間の容量を低減することで、利得が向上する。また、オフセット電圧を低減することで、実行的なオン抵抗が低減し、パワー特性の効率向上という効果をもたらす。
【０００３】
さらに、これらを低減するだけでなく、ＲＦ性能のばらつきの抑制も必要である。ベース／コレクタ間の容量及びオフセット電圧を低減し、かつ、ばらつきをなくすには、ベース／コレクタ間の接合面積を精度よく低減する必要がある。このベース／コレクタ間の接合面積を精度よく形成するには、ベース層のサイドエッチング量を制御しなければならない。ベース層のサイドエッチング量の制御は、ベース層上のエミッタ層の加工精度を上げる必要がある。その加工精度をあげる一つの手段として、異方性の高いドライエッチング技術を用いる方法があるが、その場合、デバイスに損傷を与え、デバイス特性の悪化や、信頼性の悪化を引き起こした。そのため、等方性のドライエッチングや、ウェットエッチングを用いる必要があった。
【０００４】
ところで、ＧａＡｓ系ＨＢＴでは、ベース再結合電流抑制のため、エミッタ層にＩｎＧａＰ層を用いられているが、ＩｎＧａＰ層を加工するマスクとして、従来においては、フォトレジスト、もしくは、酸化膜を用いていた。
【０００５】
しかし、その場合、それらのマスク材料とＩｎＧａＰエミッタ層の密着度が悪く、ＩｎＧａＰエミッタ層のサイドエッチング量のばらつきを生じていた。
【０００６】
ベース電極を形成する工程において、このＩｎＧａＰエミッタ層のサイドエッチングの抑制のため、特開２０００-１２４２２６号公報では、ＩｎＧａＰ加工用のマスクとして、ＳｉＮ膜を用いている。
【０００７】
【発明が解決しようとする課題】
しかし、特開２０００-１２４２２６号公報の技術では、新たに以下のような問題点があった。以下、図面を用いて説明する。図１０は、従来の一例に係るヘテロ接合型バイポーラトランジスタの構造を模式的に示した断面図であり、（ａ）はひさし部分が生じた状態であり、（ｂ）はひさし部分の剥離が生じた状態である。
【０００８】
特開２０００-１２４２２６号公報の技術により、ＩｎＧａＰ層の加工精度が向上し、ＩｎＧａＰ層のサイドエッチング量の制御はよくなったが、ベース層及びコレクタ層の第２サイドエッチングにより、ＩｎＧａＰ層４０６の下にベース層４０５及びコレクタ層４０３それぞれのサイドが大きくカットされ、図１０（ａ）で示すようにＩｎＧａＰ層４０６のひさし部分が生じやすい。このひさし部分は、ＩｎＧａＰ層４０６の厚さが１００ｎｍ以下と薄い場合、プロセス途中で図１０（ｂ）で示すように剥離することが多い。ＩｎＧａＰ層４０６が剥離すると、ベース層４０５表面が露出し、ベース層４０５表面の再結合電流が増加し、信頼性が悪化するという問題があった。このひさしを生じる第２サイドエッチング量は、主にベース層とコレクタ層の厚み分だけ生じ、厚ければ厚いほどサイドエッチング量のばらつきも生じやすくなる。このばらつきはベース／コレクタ間の接合面積のばらつきも生じさせた。さらに、パワーデバイス用途の場合、高耐圧特性が要求されるが、その場合、コレクタ層を厚くしなければならず、コレクタ層の厚さが４００ｎｍ以上の時、この問題はさらに深刻であった。
【０００９】
本発明の目的は、所定の機能層、特に、エミッタ層の剥離を防止し、信頼性のあるヘテロ接合型バイポーラトランジスタ及びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の第１の視点においては、基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、の順に積層したウェハを用いて製造されるヘテロ接合型バイポーラトランジスタの製造方法において、前記エミッタ層の所定の位置に前記エミッタ層を貫通して前記ベース層と電気的に接続するベース電極を形成する工程と、前記エミッタ層上における前記ベース電極を完全に覆う所定の位置に形成された第１フォトレジストをマスクとして前記コレクタ層の途中まで第１エッチングする工程と、少なくとも前記第１エッチングにより露出した前記ベース層及び前記コレクタ層それぞれのサイドウォールとこれにつづく前記コレクタ層の表面の一部を覆うように形成された第２フォトレジストをマスクとして露出している前記コレクタ層を第２エッチングする工程と、を含み、前記第１エッチングする工程では、第１エッチャントを用いて前記エミッタ層をエッチングする工程と、前記第１エッチャントと異なる第２エッチャントを用いて前記ベース層、及び前記コレクタ層の一部をエッチングする工程と、を含むことを特徴とする。
【００１１】
また、前記ヘテロ接合型バイポーラトランジスタの製造方法において、前記コレクタ層は、ｎ型又はノンドープなＧａＡｓ層であり、前記ベース層は、ｐ型のＧａＡｓ層であり、前記エミッタ層は、ｎ型のＩｎＧａＰ層であり、前記第１エッチャントは、塩酸系のエッチャントであり、前記第２エッチャントは、リン酸系又は硫酸系のエッチャントであることが好ましい。
【００１４】
また、前記ヘテロ接合型バイポーラトランジスタの製造方法において、前記第１フォトレジストを形成する前に基板上にＳｉＮ膜を形成する工程と、前記第１フォトレジスト形成後に露出している前記ＳｉＮ膜を除去する工程と、を含むことが好ましい。
【００１５】
また、前記ヘテロ接合型バイポーラトランジスタの製造方法において、前記第２フォトレジストを形成する前に前記第１フォトレジストを除去し基板上にＳｉＮ膜を形成する工程と、前記第２フォトレジスト形成後に露出している前記ＳｉＮ膜を除去する工程と、を含むことが好ましい。
【００２２】
本発明の第３の視点においては、基板上に、第１の機能層、第２の機能層、第３の機能層、の順に積層したウェハを用いて製造されるトランジスタの製造方法において、前記第３の機能層の所定の位置に前記第３の機能層を貫通して前記第２の機能層と電気的に接続する電極を形成する工程と、前記第３の機能層上における前記電極を完全に覆う所定の位置に形成された第１フォトレジストをマスクとして前記第１の機能層の途中まで第１エッチングする工程と、少なくとも前記第１エッチングにより露出した前記第２の機能層及び前記第１の機能層それぞれのサイドウォールとこれにつづく前記第１の機能層の表面の一部を覆うように形成された第２フォトレジストをマスクとして露出している前記第１の機能層を第２エッチングする工程と、を含み、前記第１エッチングする工程では、第１エッチャントを用いて前記第３の機能層をエッチングする工程と、前記第１エッチャントと異なる第２エッチャントを用いて前記第２の機能層、及び前記第１の機能層の一部をエッチングする工程と、を含むことを特徴とする。
【００２３】
【発明の実施の形態】
基板上に、第１導電型のコレクタ層、第２導電型のベース層、第１導電型のエミッタ層、の順に積層したウェハを用いて製造されるヘテロ接合型バイポーラトランジスタの製造方法において、前記エミッタ層の所定の位置に前記エミッタ層を貫通して前記ベース層と電気的に接続するベース電極を形成する工程と、前記エミッタ層上における前記ベース電極を完全に覆う所定の位置に形成された第１フォトレジストをマスクとして前記コレクタ層の途中まで第１エッチングする工程と、少なくとも前記第１エッチングにより露出した前記ベース層及び前記コレクタ層それぞれのサイドウォールとこれにつづく前記コレクタ層の表面の一部を覆うように形成された第２フォトレジストをマスクとして露出している前記コレクタ層を第２エッチングする工程と、を含み、前記第１エッチングする工程では、第１エッチャントを用いて前記エミッタ層をエッチングする工程と、前記第１エッチャントと異なる第２エッチャントを用いて前記ベース層、及び前記コレクタ層の一部をエッチングする工程と、を含むことにより、ベース層及びコレクタ層それぞれのサイドからのエッチング量をコントロールすることができるので、ベース／コレクタ間の接合面積を精度よく調整することが可能になり、精度良くバラツキ無くオフセット電圧とベース／コレクタ間の容量を低減することが可能になる。この方法によって、コレクタ層のサイドウォールにメサ段差ができる。なお、前記第２フォトレジストの大きさと前記第２エッチングの量の調整によっては、コレクタ層のサイドウォールを平らにすることも可能である。
【００２４】
【実施例】
本発明の実施例１について図面を用いて説明する。図１は、本発明の実施例１に係るＨＢＴの構造を模式的に示した断面図である。
【００２５】
このＨＢＴは、半絶縁性ＧａＡｓ基板１０１と、サブコレクタ層１０２と、コレクタ層１０３と、ベース層１０５と、エミッタ層１０６と、エミッタキャップ層１０７と、メサ段差１０９と、エミッタ電極１１１と、ベース電極１１２と、ＳｉＮ膜１２１と、合金化層１２２と、を有する。
【００２６】
半絶縁性ＧａＡｓ基板１０１は、ノンドープあるいはＣｒをドープしたＧａＡｓからなる電気抵抗率の高い半導体結晶基板である。サブコレクタ層１０２は、半絶縁性ＧａＡｓ基板１０１上に形成されたｎ+型のＧａＡｓ層である。コレクタ層１０３は、サブコレクタ層１０２上に形成されたｎ型もしくはノンドープなＧａＡｓ層であり、コレクタ層１０３のサイドウォールはメサ段１０９を有する。ベース層１０５は、コレクタ層１０３上に形成されたｐ+型のＧａＡｓ層であり、ベース層１０５のサイドウォールはエミッタ層１０６下に形成されている。
エミッタ層１０６は、ベース層１０５上の所定の領域に形成されたｎ型のＩｎＧａＰ層である。エミッタキャップ層１０７は、エミッタ層１０６上の所定の領域に形成されたｎ型のＧａＡｓもしくはIｎＧａＡｓ層である。メサ段差１０９は、コレクタ層１０３のサイドウォールに形成された段差であり、この段差を形成することによってエミッタ層１０６のひさしの大きさを小さく抑えることができる。エミッタ電極１１１は、エミッタキャップ層１０７上に形成されたＷＳｉ電極である。合金化層１２２は、ベース層１０５上のＳｉＮ膜１２１及びエミッタ層１０６を貫通するコンタクトホール内に形成されたＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとにより合金化された層である。ベース電極１１２は、合金化層１２２上のＳｉＮ膜１２１及びエミッタ層１０６を貫通するコンタクトホール内に形成された電極である。ＳｉＮ膜１２１は、エミッタ層１０６、エミッタキャップ層１０７及びエミッタ電極１１１表面の所定の領域に形成されたパッシベーション膜である。コレクタ電極１１３は、サブコレクタ層１０２上の所定の領域に形成された電極である。
【００２７】
次に、実施例１に係るＨＢＴの製造方法を図面を用いて説明する。図２は、本発明の実施例１に係るＨＢＴの製造工程を模式的に示した工程断面図の前半である（工程（ａ）〜（ｄ））。図３は、本発明の実施例１に係るＨＢＴの製造工程を模式的に示した工程断面図の後半である（工程（ｅ）〜（ｈ））。
【００２８】
まず、図２（ａ）に示す半絶縁性ＧａＡｓ基板１０１上に、サブコレクタ層１０２を形成し、続いてサブコレクタ層１０２上にコレクタ層１０３（例えば、４００〜２０００ｎｍの厚さ）を形成し、続いてコレクタ層１０３上にベース層１０５（例えば、４０〜１００ｎｍの厚さ）を形成し、続いてベース層１０５上にエミッタ層１０６（例えば、１０〜１００ｎｍの厚さ）を形成し、続いてエミッタ層１０６上にエミッタキャップ層１０７を形成して積層されているエピタキシャルウェハを得る。
【００２９】
次に、図２（ｂ）に示すように、このエピタキシャルウェハに対して、ＷＳｉを全面にスパッタ後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉをエッチング加工し、エミッタ電極１１１を形成する。
【００３０】
次に、図２（ｃ）に示すように、エミッタ電極１１１をマスクとして、リン酸系あるいは硫酸系エッチャントによりエミッタキャップ層１０７をエミッタ層１０６表面まで選択的に除去し、全面にＳｉＮ膜１２１を、例えば、１０〜２００ｎｍの厚さで成膜する。
【００３１】
次に、図２（ｄ）で示すように、ＳｉＮ膜１２１上に所定の位置にホールを形成するためのＰＲマスクを形成して、ＳｉＮ膜１２１の一部をフッ酸系のエッチャントにより除去し、続いてエミッタ層１０６を部分的に露出させる。
【００３２】
次に、図２（ｄ）に示したＰＲを用いて蒸着リフトオフ技術により、ベース電極１１２を、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層１０６上からシンタリングさせて形成し、次に、アロイ技術により、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層１２２を形成することで、図３（ｅ）に示すようにベース層１０５とベース電極１１２を電気的に接続させる。
【００３３】
ここで、蒸着リフトオフ技術として、例えばＰＲを含むにＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着し、不要な部分の電極材をＰＲと共にリフトオンする。また、アロイ技術として、リフトオフの後、例えば３００℃で熱処理を行なう。これによりエミッタ層１０６と電極材との密着性を増加させることができる。ここでのＰｔ／Ｔｉ／Ｐｔ／Ａｕは、非合金型のオーミック電極であり、信頼性の高いオーミックコンタクトが得られるとともに、電極パターンとして解像度のよさを保持できる。
【００３４】
次に、図３（ｆ）に示すように、ベース電極１１２及びＳｉＮ膜１２１上の所定の領域（Ｐ１−Ｐ１’間）にＰＲマスクを形成して、フッ酸系のエッチャントによりＳｉＮ膜１２１を除去し、続いて塩酸系のエッチャントによりエミッタ層１０６を除去し、続いてリン酸系あるいは硫酸系エッチャントによりベース層１０５を除去し、続いてコレクタ層１０３を、例えば１０〜２００ｎｍぶんだけ途中まで除去する。この際、ベース層１０５及びコレクタ層１０３それぞれのサイドエッチング量は、ベース層１０５及びコレクタ層１０３を除去した厚さに対応する。よって、ベース層１０５及びコレクタ層１０３それぞれのサイドエッチング量を抑えるため、コレクタ層１０３を厚さ方向に薄めに除去することが好ましい。これにより、エミッタ層１０６のひさしの大きさを小さく抑えることができる。
【００３５】
次に、図３（ｇ）で示すように、図３（ｆ）のＰＲ（第１ＰＲ）、ベース層１０５及びコレクタ層１０３上の所定の領域（Ｐ１’−Ｐ２’間、Ｐ１−Ｐ２間）にさらにＰＲ（第２ＰＲ）を形成し、これをマスクとしてリン酸系あるいは硫酸系エッチャントによりコレクタ層１０３をサブコレクタ層１０２表面まで除去する。これによって、第１ＰＲのときに形成されたベース層１０５及びコレクタ層１０３それぞれのサイドウォール（第１サイドウォール）は第２ＰＲによって保存され、エミッタ層１０６のひさしの大きさが拡大することがない。また、第２ＰＲ下のコレクタ層１０３のサイドエッチング量も、コレクタ層１０３を除去した厚さに対応する。よって、コレクタ層１０３を覆う第２ＰＲの領域をある程度幅をとることが好ましい。すなわち、Ｐ１’−Ｐ２’間、Ｐ１−Ｐ２間をある程度幅をとることが好ましい。これにより、第２ＰＲのときに形成されるコレクタ層１０３の下段のサイドウォール（第２サイドウォール）は第１サイドウォールにまで達さないようにコントロールすることができる。ゆえに、第２ＰＲ下面を境界とするメサ段差１０９ができる。なお、Ｐ１’−Ｐ２’間、Ｐ１−Ｐ２間の幅と残りのコレクタ層１０３の厚さの関係によっては、第１サイドウォールと第２サイドウォールを一体的に平らにすることもできる。
【００３６】
ＰＲを除去後、図３（ｈ）で示すように、蒸着リフトオフ技術により、コレクタ電極１１３を、例えばＡｕＧｅ／Ｎｉ／Ａｕにより形成する。
【００３７】
実施例１によれば、ベース／コレクタ間の接合面積を精度よく形成することが可能になり、これにより精度良くバラツキ無くオフセット電圧とベース／コレクタ間の容量を低減することが可能になる。さらに、ＩｎＧａＰエミッタ層の剥離が抑制できるため、ベース層表面の露出を回避でき、信頼性の劣化も抑制することが可能になる。この効果をもたらす要因は、以下の製造方法と構造に起因する。
【００３８】
図３（ｅ）の製造工程で示したが、コレクタ層１０３を、１０〜２００ｎｍと途中まで除去しコレクタ層中にメサ段を形成し、さらに図３（ｆ）の製造工程で示した、図３（ｅ）のＰＲとは別のＰＲを用いて残りのコレクタ層を除去することに起因する。通常は、図３（ｅ）で示した第１ＰＲのみを用いて、図１０（ａ）で示す従来例のようにＳｉＮ膜、エミッタ層、ベース層、コレクタ層を除去し、サブコレクタ層を露出させる。この場合、ベース層、コレクタ層のサイドエッチングにより、エミッタ層のひさし部分が生じる。このサイドエッチング量は、主にベース層とコレクタ層の厚み分だけ生じる。本構造では、コレクタ層を１０〜２００ｎｍぶんしか削らないため、サイドエッチング量を抑制することができ、エミッタ層のひさしが生じるのを抑制し、かつベース／コレクタ間の接合面積のばらつきも抑制できる。また、エミッタ層のひさし部分は、エミッタ層が１００ｎｍ以下と薄い場合、プロセス途中で図１０（ｂ）で示すように剥離する場合が多い。エミッタ層が剥離すると、ベース層１０５表面が露出し、ベース層表面の再結合電流が増加し信頼性が低下する。一方、本発明の実施例１に係るＨＢＴの構造では、ＩｎＧａＰ層のひさし部分が小さいため、剥離を抑制することができ、信頼性を向上させることができる。
【００３９】
次に、本発明の実施例２を図面を用いて説明する。図４は、本発明の実施例２に係るＨＢＴの構造を模式的に示した断面図である。
【００４０】
このＨＢＴは、半絶縁性ＧａＡｓ基板２０１と、サブコレクタ層２０２と、第１コレクタ層２０３と、第２コレクタ層２０４と、ベース層２０５と、エミッタ層２０６と、エミッタキャップ層２０７と、エッチングストッパ層２０８と、メサ段差２０９と、エミッタ電極２１１と、ベース電極２１２と、第１ＳｉＮ膜２２１と、合金化層２２２と、第２ＳｉＮ膜２２３と、を有する。実施例２では、第１コレクタ層２０３と、第２コレクタ層２０４と、エッチングストッパ層２０８と、第２ＳｉＮ膜２２３と、を有する点で実施例１と異なる。
【００４１】
第１コレクタ層２０３は、サブコレクタ層２０２上に形成されたｎ型もしくはノンドープなＧａＡｓ層であり、第１コレクタ層２０３のサイドウォールは実施例１と異なりメサ段を有さず、第１コレクタ層２０３のサイドウォールはエッチングストッパ層２０８下に形成されている。第２コレクタ層２０４は、エッチングストッパ層２０８上の所定の領域に形成されたｎ型もしくはノンドープなＧａＡｓ層であり、第２コレクタ層２０４のサイドウォールは実施例１と異なりメサ段を有さず、第２コレクタ層２０４のサイドウォールはベース層２０５のサイドウォールとともにエミッタ層２０６下に形成されている。エッチングストッパ層２０８は、ＩｎＧａＰからなり、第１コレクタ層２０３と第２コレクタ層２０４の間に介在しており、エッチングストッパ層２０８の端部は第１コレクタ層２０３のサイドウォール及び第２コレクタ層２０４のサイドウォールよりも外側に突出しており、エッチングストッパ層２０８を境に第１コレクタ層２０３のサイドウォールと第２コレクタ層２０４のサイドウォールとがメサ段差を形成した形態となっている。第２ＳｉＮ膜２２３は、第１ＳｉＮ膜２２１、ベース電極２１２、エミッタ層２０６、ベース層２０５、第２コレクタ層２０４及びエッチングストッパ層２０８の表面上に形成されている。他の構成は実施例１とほぼ同様である。
【００４２】
次に、実施例２に係るＨＢＴの製造方法を図面を用いて説明する。図５は、本発明の実施例２に係るＨＢＴの製造工程を模式的に示した工程断面図の前半である（工程（ａ）〜（ｄ））。図６は、本発明の実施例２に係るＨＢＴの製造工程を模式的に示した工程断面図の後半である（工程（ｅ）〜（ｈ））。
【００４３】
まず、図５（ａ）に示すように、半絶縁性ＧａＡｓ基板２０１上に、サブコレクタ層２０２を形成し、続いてサブコレクタ層２０２上に第１コレクタ層２０３（例えば、４００〜２０００ｎｍの厚さ）を形成し、続いて第１コレクタ層２０３上にエッチングストッパ層２０８を形成し、続いてエッチングストッパ層２０８上に第２コレクタ層２０４（例えば、１０〜２００ｎｍの厚さ）を形成し、続いて第２コレクタ層２０４上にベース層２０５（例えば、４０〜１００ｎｍの厚さ）を形成し、続いてベース層２０５上にエミッタ層２０６（例えば、１０〜１００ｎｍの厚さ）を形成し、続いてエミッタ層２０６上にエミッタキャップ層２０７を形成して積層されているエピタキシャルウェハを得る。
【００４４】
次に、図５（ｂ）に示すように、このエピタキシャルウェハに対して、ＷＳｉを全面にスパッタ後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉをエッチング加工し、エミッタ電極２１１を形成する。
【００４５】
次に、図５（ｃ）に示すように、エミッタ電極２１１をマスクとして、リン酸系あるいは硫酸系エッチャントによりエミッタキャップ層２０７をエミッタ層２０６表面まで選択的に除去し、全面に第１ＳｉＮ膜２２１を、例えば、１０〜２００ｎｍの厚さで成膜する。
【００４６】
次に、図５（ｄ）で示すように、第１ＳｉＮ膜２２１上に所定の位置にホールを形成するためのＰＲマスクを形成して、第１ＳｉＮ膜２２１の一部をフッ酸系のエッチャントにより除去し、エミッタ層２０６を部分的に露出させる。
【００４７】
次に、図５（ｄ）に示したＰＲを用いて蒸着リフトオフ技術により、ベース電極２１２を、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層２０６上からシンタリングさせて形成し、次に、アロイ技術により、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層２２２を形成することで、図６（ｅ）に示すようにベース層２０５とベース電極２１２を電気的に接続させる。
【００４８】
次に、図６（ｆ）に示すように、ベース電極２１２及び第１ＳｉＮ膜２２１上の所定の領域にＰＲマスクを形成して、フッ酸系のエッチャントによりＳｉＮ膜２２１を除去し、続いて塩酸系のエッチャントによりエミッタ層２０６を除去し、続いてリン酸系あるいは硫酸系エッチャントによりベース層２０５を除去し、続いて第２コレクタ層２０４をエッチングストッパ層２０８表面まで除去する。この際、ベース層２０５及び第２コレクタ層２０４それぞれのサイドエッチング量は、ベース層２０５及び第２コレクタ層２０４を除去した厚さに対応する。よって、ベース層２０５及び第２コレクタ層２０４それぞれのサイドエッチング量を抑えるため、第２コレクタ層２０４の厚さを薄めにしておくことが好ましい。これにより、エミッタ層２０６のひさしの大きさを小さく抑えることができる。
【００４９】
次に、図６（ｇ）に示すように、ＰＲ（第１ＰＲ）を除去し、全面に第２ＳｉＮ膜２２３を成膜後、第２ＳｉＮ膜２２３上の所定の領域（第１ＰＲよりも広い領域）にＰＲ（第２ＰＲ）マスクを形成して、余分な第２ＳｉＮ膜２２３を除去し、続いて塩酸系エッチャントによりストッパ層２０８を除去し、続いてリン酸系あるいは硫酸系エッチャントにより第１コレクタ層２０３をサブコレクタ層２０２表面まで除去する。これによって、第１ＰＲのときに形成されたベース層２０５及び第２コレクタ層２０４それぞれのサイドウォール（第１サイドウォール）は、第２ＳｉＮ膜２２３及び第２ＰＲによって保存され、エミッタ層２０６のひさしの大きさが拡大することがない。また、ストッパ層２０８下の第１コレクタ層２０３のサイドエッチング量も、第１コレクタ層２０３を除去した厚さに対応する。よって、第２ＰＲの領域をある程度幅をとることが好ましい。すなわち、Ｐ２−Ｐ２’間をある程度幅をとることが好ましい。これにより、第２ＰＲのときに形成される第１コレクタ層２０３のサイドウォール（第２サイドウォール）は第１サイドウォールよりも内側にまで入らないようにコントロールすることができる。ゆえに、ストッパ層２０８を境界とするメサ段差２０９ができる。なお、Ｐ２−Ｐ２’間の幅と第１コレクタ層２０３の厚さの関係によっては、第１サイドウォールと第２サイドウォールを対応することもできる。
【００５０】
最後に、ＰＲを除去後、図６（ｈ）で示すように、蒸着リフトオフ技術により、コレクタ電極２１３を、例えばＡｕＧｅ／Ｎi／Ａｕにより形成する。
【００５１】
次に、本発明の実施例３を図面を用いて説明する。図７は、本発明の実施例３に係るＨＢＴの構造を模式的に示した断面図である。
【００５２】
このＨＢＴは、半絶縁性ＧａＡｓ基板３０１と、サブコレクタ層３０２と、第１コレクタ層３０３と、第２コレクタ層３０４と、ベース層３０５と、エミッタ層３０６と、エミッタキャップ層３０７と、メサ段差３０９と、エミッタ電極３１１と、ベース電極３１２と、第１ＳｉＮ膜３２１と、合金化層３２２と、第２ＳｉＮ膜３２３と、を有する。実施例３では、第１コレクタ層３０３と、第２コレクタ層３０４と、第２ＳｉＮ膜３２３と、を有する点で実施例１と異なり、また、エッチングストッパ層を有さない点で実施例２と異なる。他の構成は実施例２とほぼ同様である。
【００５３】
次に、実施例３に係るＨＢＴの製造方法を図面を用いて説明する。図８は、本発明の実施例３に係るＨＢＴの製造工程を模式的に示した工程断面図の前半である（工程（ａ）〜（ｄ））。図９は、本発明の実施例３に係るＨＢＴの製造工程を模式的に示した工程断面図の後半である（工程（ｅ）〜（ｈ））。
【００５４】
まず、図８（ａ）に示すように、半絶縁性ＧａＡｓ基板３０１上に、サブコレクタ層３０２を形成し、続いてサブコレクタ層３０２上に第１コレクタ層３０３（例えば、４００〜２０００ｎｍの厚さ）を形成し、続いて第１コレクタ層３０３上に第２コレクタ層３０４（例えば、１０〜２００ｎｍの厚さ）を形成し、続いて第２コレクタ層３０４上にベース層３０５（例えば、４０〜１００ｎｍの厚さ）を形成し、続いてベース層３０５上にエミッタ層３０６（例えば、１０〜１００ｎｍの厚さ）を形成し、続いてエミッタ層３０６上にエミッタキャップ層３０７を形成して積層されているエピタキシャルウェハを得る。
【００５５】
次に、図８（ｂ）に示すように、このエピタキシャルウェハに対して、ＷＳｉを全面にスパッタ後、フォトレジスト（以下ＰＲ）をマスクにしてＷＳｉをエッチング加工し、エミッタ電極３１１を形成する。
【００５６】
次に、図８（ｃ）に示すように、エミッタ電極３１１をマスクとして、リン酸系あるいは硫酸系エッチャントによりエミッタキャップ層３０７をエミッタ層３０６表面まで選択的に除去し、全面に第１ＳｉＮ膜３２１を、例えば、１０〜２００ｎｍの厚さで成膜する。
【００５７】
次に、図８（ｄ）で示すように、第１ＳｉＮ膜３２１上に所定の位置にホールを形成するためのＰＲマスクを形成して、第１ＳｉＮ膜３２１の一部をフッ酸系のエッチャントにより除去し、エミッタ層３０６を部分的に露出させる。
【００５８】
次に、図８（ｄ）に示したＰＲを用いて蒸着リフトオフ技術により、ベース電極３１２を、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕにより、エミッタ層３０６上からシンタリングさせて形成し、次に、アロイ技術により、ＰｔとＩｎＧａＰ、ＰｔとＧａＡｓとの合金化層３２２を形成することで、図９（ｅ）に示すようにベース層３０５とベース電極３１２を電気的に接続させる。
【００５９】
次に、図９（ｆ）に示すように、ベース電極３１２及び第１ＳｉＮ膜３２１上の所定の領域にＰＲマスクを形成して、フッ酸系のエッチャントによりＳｉＮ膜３２１を除去し、続いて塩酸系のエッチャントによりエミッタ層３０６を除去し、続いてリン酸系あるいは硫酸系エッチャントによりベース層３０５を除去し、続いて第２コレクタ層３０４を除去する。この際、ベース層３０５及び第２コレクタ層３０４それぞれのサイドエッチング量は、ベース層３０５及び第２コレクタ層３０４を除去した厚さに対応する。よって、ベース層３０５及び第２コレクタ層３０４それぞれのサイドエッチング量を抑えるため、第２コレクタ層３０４の厚さを薄めにしておくことが好ましい。これにより、エミッタ層３０６のひさしの大きさを小さく抑えることができる。
【００６０】
次に、図９（ｇ）に示すように、ＰＲを除去し、全面に第２ＳｉＮ膜３２３を成膜後、第２ＳｉＮ膜３２３上の所定の領域にＰＲマスクを形成して、余分な第２ＳｉＮ膜３２３を除去し、続いてリン酸系あるいは硫酸系エッチャントにより第１コレクタ層３０３をサブコレクタ層３０２表面まで除去する。これによって、第１ＰＲのときに形成されたベース層３０５及び第２コレクタ層３０４それぞれのサイドウォール（第１サイドウォール）は、第２ＳｉＮ膜３２３及び第２ＰＲによって保存され、エミッタ層３０６のひさしの大きさが拡大することがない。また、第２ＳｉＮ膜３２３下の第１コレクタ層２０３のサイドエッチング量も、第１コレクタ層３０３を除去した厚さに対応する。よって、第２ＰＲの領域をある程度幅をとることが好ましい。すなわち、Ｐ２−Ｐ２’間をある程度幅をとることが好ましい。これにより、第２ＰＲのときに形成される第１コレクタ層３０３のサイドウォール（第２サイドウォール）は第１サイドウォールよりも内側にまで入らないようにコントロールすることができる。ゆえに、第１コレクタ層３０３と第２コレクタ層３０４との接合面を境界とするメサ段差３０９ができる。なお、Ｐ２−Ｐ２’間の幅と第１コレクタ層３０３の厚さの関係によっては、第１サイドウォールと第２サイドウォールを一体的に平らにすることができる。
【００６１】
最後に、ＰＲを除去後、図９（ｈ）で示すように、蒸着リフトオフ技術により、コレクタ電極３１３を、例えばＡｕＧｅ／Ｎi／Ａｕにより形成する。
【００６２】
なお、本発明は、ヘテロ接合型バイポーラトランジスタのみに適用されるものではなく、コレクタ層のひさしのようにその下層のサイドウォールより側方に突出しているようなケースにも適用され、ひさし部分を低減するための手法として種々のトランジスタに用いることができるものである。
【００６３】
【発明の効果】
本発明によれば、ベース／コレクタ間の接合面積を精度よく形成することが可能になり、これにより精度良くバラツキ無くオフセット電圧とベース／コレクタ間の容量を低減することが可能になることである。
【００６４】
また、ＩｎＧａＰエミッタ層の剥離が抑制できるため、ベース層表面の露出を回避でき、信頼性の劣化も抑制することが可能になる。
【００６５】
その理由は、このような構造により、ベース／コレクタ間の接合面積を精度よく形成することが可能になり、精度良くバラツキ無くオフセット電圧とベース／コレクタ間の容量を低減することが可能になるからである。
【図面の簡単な説明】
【図１】本発明の実施例１に係るＨＢＴの構造を模式的に示した断面図である。
【図２】本発明の実施例１に係るＨＢＴの製造工程を模式的に示した工程断面図の前半である。
【図３】本発明の実施例１に係るＨＢＴの製造工程を模式的に示した工程断面図の後半である。
【図４】本発明の実施例２に係るＨＢＴの構造を模式的に示した断面図である。
【図５】本発明の実施例２に係るＨＢＴの製造工程を模式的に示した工程断面図の前半である。
【図６】本発明の実施例２に係るＨＢＴの製造工程を模式的に示した工程断面図の後半である。
【図７】本発明の実施例３に係るＨＢＴの構造を模式的に示した断面図である。
【図８】本発明の実施例３に係るＨＢＴの製造工程を模式的に示した工程断面図の前半である。
【図９】本発明の実施例３に係るＨＢＴの製造工程を模式的に示した工程断面図の後半である。
【図１０】従来の一例に係るヘテロ接合型バイポーラトランジスタの構造を模式的に示した断面図であり、（ａ）はひさし部分が生じた状態であり、（ｂ）はひさし部分の剥離が生じた状態である。
【符号の説明】
１０１、２０１、３０１、４０１  半絶縁性ＧａＡｓ基板
１０２、２０２、３０２、４０２  サブコレクタ層
１０３、４０３  コレクタ層
２０３、３０３  第１コレクタ層
２０４、３０４  第２コレクタ層
１０５、２０５、３０５、４０５  ベース層
１０６、２０６、３０６、４０６  エミッタ層（ＩｎＧａＰ層）
１０７、２０７、３０７、４０７  エミッタキャップ層
２０８  エッチングストッパ層
１０９、２０９、３０９  メサ段差
１１１、２１１、３１１、４１１  エミッタ電極
１１２、２１２、３１２、４１２  ベース電極
１２１、４２１  ＳｉＮ膜
２２１、３２１  第１ＳｉＮ膜
１２２、２２２、３２２、４２２  合金化層
２２３、３２３  第２ＳｉＮ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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