(57)【特許請求の範囲】
【請求項１】
半導体基板上に耐熱性絶縁膜を形成する第１の工程と、
前記耐熱性絶縁膜をパターニングする第２の工程と、
前記耐熱性絶縁膜の形状に倣って前記半導体基板の表面を選択的に除去し、該半導体基板に第１のトレンチを形成する第３の工程と、
前記第１のトレンチの内壁面を覆うように前記耐熱性絶縁膜上に第１の絶縁膜を形成し、前記第１のトレンチより幅の狭い第２のトレンチを形成する第４の工程と、
前記第２のトレンチを充填するように前記第１の絶縁膜上に該第１の絶縁膜より研磨速度選択比の大きい易酸化性膜を形成する第５の工程と、
前記易酸化性膜を前記第１の絶縁膜が露出するまで除去し、前記第２のトレンチ内のみに前記易酸化性膜を残す第６の工程と、
前記第２のトレンチ内に残された前記易酸化性膜を熱酸化し、該易酸化性膜の上面領域に第１の熱酸化膜を形成する第７の工程と、
表面に露出している第１の絶縁膜及び前記第１の熱酸化膜の一部を、前記耐熱性絶縁膜が露出するまで除去する第８の工程と、
前記第２のトレンチ内に残された前記易酸化性膜を再び熱酸化し、該易酸化性膜の上面領域に第２の熱酸化膜を形成する第９の工程と、
表面に露出している前記耐熱性絶縁膜を除去する第１０の工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記易酸化性膜がポリシリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜がシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程の前に、前記半導体基板上にパッド絶縁膜を形成する第１１の工程を更に含むと共に、前記第１０の工程の後に、前記パッド絶縁膜を除去する第１２の工程を更に含み、
前記第１の工程では前記半導体基板との間に前記パッド絶縁膜を介して前記耐熱性絶縁膜を形成し、前記第２の工程では前記耐熱性絶縁膜と共に前記パッド絶縁膜をパターニングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第６の工程において前記易酸化性膜を化学機械研磨法により除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜を化学機械研磨法のストッパとして用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜に対する前記易酸化性膜の研磨速度選択比は２０倍以上に設定されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１の熱酸化膜の膜厚は前記第１の絶縁膜の膜厚より大きく設定されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第３の工程と前記第４の工程の間に、前記第１のトレンチの底面から側壁にかけての表面領域に第２の絶縁膜を形成する第１３の工程を更に有することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置において半導体基板上の素子形成領域を固定する技術に関し、特に、トレンチ型素子分離法による素子分離構造、例えばＳＴＩ（Shallow Trench Isolation）素子分離構造を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上に形成される素子を電気的に分離して素子形成領域を固定する技術として、いわゆるＬＯＣＯＳ法が一般的に広く知られている。しかしながらＬＯＣＯＳ法においては、フィールド酸化膜の下層に発生する反転層により寄生デバイスが形成される問題がある。これを防止するためには、フィールド酸化膜を厚くする必要があるが、同時に素子分離端に形成される「バーズビーク（ｂｉｒｄ′ｓ ｂｅａｋ）部」によって素子形成領域の微細化が妨げられ、結果としてＬＳＩの高集積化にとって大きな障害となっている。
【０００３】
このようなＬＯＣＯＳ法における欠点を改善する素子分離技術がいくつか提案されている。その１つとして、トレンチ型素子分離法によるＳＴＩ素子分離構造が知られている。この素子分離構造は、例えばシリコンからなる半導体基板に形成されたトレンチの内部に酸化膜等の絶縁膜を埋め込んで素子形成領域を固定するものである。このようなＳＴＩ素子分離構造では、素子を固定する素子分離領域の幅を非常に小さくすることができ、しかも深さ方向も十分に確保できることから、素子分離面積を大幅に縮小することができる。現在では幅１μｍ程度、深さ数μｍ程度のトレンチからなる素子分離領域の形成が可能となっている。
【０００４】
このようなトレンチ型素子分離法による素子分離領域の形成は、一般的に以下のようにして行われる。
【０００５】
先ず、ｐ型の半導体基板（例えばシリコン基板）上に熱酸化膜を形成し、この熱酸化膜上に低圧ＣＶＤ法によりシリコン窒化膜を形成する。次に、フォトリソグラフィ及びこれに続くドライエッチングにより、素子分離領域に相当するシリコン窒化膜及び熱酸化膜を選択的に除去する。次に、残されたシリコン窒化膜をマスクとしてドライエッチングを行い、半導体基板上で素子分離領域に対応する領域を所定の深さまで除去し、トレンチを形成する。次に、熱酸化処理により、トレンチの底面及び側壁に熱酸化膜を形成した後、ＣＶＤ法によってトレンチ内を含む全面にシリコン酸化膜を厚く堆積させる。その後、化学機械研磨法（以下、「ＣＭＰ法」と略する。）によりシリコン窒化膜が露出するまでシリコン酸化膜を研磨して除去し、熱リン酸によるウエットエッチングによりシリコン窒化膜を除去し、フッ素溶液によるウエットエッチング或いはドライエッチングにより熱酸化膜を除去する。このようにして、トレンチ内にシリコン酸化膜を残して、半導体基板の表面から僅かに突出した素子分離領域が形成される。
【０００６】
上述した従来例のプロセスでは、トレンチに埋め込んだシリコン酸化膜はトレンチの側壁に沿って形成されるため、トレンチの中央部においてはシリコン酸化膜の「合わせ目部分（凹部）」が形成されてしまう。すなわち、この部分においては、トレンチの両側の側壁に積層されたシリコン酸化膜の表面同士が密着するため、僅かな隙間が形成されてしまう。これによって、合わせ目部分の近傍のシリコン酸化膜は不完全な積層状態となり、この部分での密度は他の通常に積層されたシリコン酸化膜の密度より小さくなる。従って、シリコン酸化膜のエッチング除去を行う場合には、この合わせ目部分の近傍だけエッチング速度が速くなってしまう。さらに、シリコン窒化膜を除去する際のウエットカッチング或いは後工程でのエッチング、洗浄等の際に、このエッチング速度の違いに起因して、合わせ目部分に対応する部分ではエッチングが速く進行し、凹部が形成されてしまう。これによって、フィールド反転電圧が低下するといった問題が生じる。
【０００７】
このように、トレンチの幅方向（半導体基板と平行な方向）の中央位置において充填した絶縁膜に合わせ目部分（凹部）が形成されるという問題は、半導体基板上にトレンチを形成してその内部に絶縁膜を積層して埋め込むプロセスを用いた半導体装置においては、必ず発生する。このようなプロセスを用いた従来技術は、これまでに幾つか提案されており、例えば、特開平３−２０３３４９号公報、特開平３−１５３０３１号公報、特開平６−６８３３２号公報、特開昭８０−１６１６３２号公報、特開平１−１３４９４７号公報などに開示されている。
【０００８】
例えば、特開平３−２０３３４９号公報では、半導体基板上に形成されたトレンチ内をシリコン酸化膜で埋め込んだ後、シリコン酸化膜の表面に形成された凹部を含む全面にＢＰＣＧ膜等のガラス層を積層し、リフロー処理を行うことでガラス層の表面を平坦化する方法が開示されている。
【０００９】
しかしながら、この方法でガラス層の表面を平坦化しても、シリコン酸化膜の表面に形成された凹部の近傍の領域は、今までに知られている従来技術と同様、不完全な積層状態であることに変わりはない。従って、その後の工程でガラス層やシリコン窒化膜等をエッチング除去する際には、このシリコン酸化膜の表面に形成された凹部の近傍の領域におけるエッチングの進行速度がその周辺領域よりも速くなるため、前述したように凹部が形成されてしまい、それによってフィールド反転電圧が低下するといった問題が生じる。
【００１０】
また、前述した従来技術のようにシリコン窒化膜を熱リン酸等によるウエットエッチングによって除去した場合には、このウエットエッチングは等方性エッチングであるが故に、半導体基板の表面と平行な方向にもエッチングが進行する。このため、半導体基板上から僅かに突出した素子形成領域を固定しているシリコン酸化膜の表面と素子分離端の側面とが同時に除去され、素子分離端においてトレンチの幅方向にえぐられた部分（欠損部）が形成されてしまう。その結果、この欠損部の存在に起因して、寄生デバイスのリーク電流が増加するという問題も発生する。
【００１１】
また、特開平６−６９３３２号公報に開示された技術では、このようなＳＴＩ素子分離構造を埋め込んだ絶縁膜を所定量までエッチングする際に、半導体基板上に形成した酸化膜を、反応性イオンエッチング（ＲＩＥ）法によるエッチングの際のストッパとして機能させている。そして、エッチング後に全面を犠牲的に酸化し、トレンチ内の酸化膜を含めた全ての酸化膜を所定量まで除去することで、ＳＴＩ素子分離構造を形成している。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平３−２０３３４９号公報
【特許文献２】特開平３−１５３０３１号公報
【特許文献３】特開平６−６８３３２号公報
【特許文献４】特開昭６０−１６１６３２号公報
【特許文献５】特開平１−１３４９４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、このようなＳＴＩ素子分離構造を形成するに際し、トレンチ内を充填したシリコン酸化膜をＣＭＰ法によって除去した場合、以下のような問題が発生していた。
【００１４】
ＣＭＰ法によって、シリコン酸化膜はシリコン窒化膜が露出するまで研磨されるが、パターン依存性による研磨速度のばらつきが大きく、ストッパであるシリコン窒化膜に対するシリコン酸化膜の研磨速度選択比を大きくできないため、ストッパとしての機能を十分に果たすことができなかった。従って、シリコン窒化膜が露出した時点で化学機械研磨を停止することは非常に難しく、特定パターン領域でシリコン酸化膜が部分的に残存したり、他のパターン領域でシリコン窒化膜を必要以上に研磨してしまう場合があり、トレンチ内に狙いどおりのシリコン酸化膜を残して、素子分離領域の表面を平坦化することは容易ではなかった。このように素子分離領域の表面の位置が一定しないことに起因して、該工程で上層にパターン形成した際に形成不良が生じ、素子の電気的特性が劣化するという問題があった。
【００１５】
また、特開平６−６９３３２号公報に開示された方法でＳＴＩ素子分離構造を形成した場合、エッチング除去される積層膜が最初に平坦化されておらず、また表面位置も確定していないため、易酸化膜のエッチング後に絶縁膜表面が半導体基板上から突出した場合には、その突出量を制御することができず、犠牲酸化後のエッチングで表面の位置を制御するにも限界があった。
【００１６】
さらに、犠牲酸化後のエッチングで素子分離領域の表面と半導体基板の表面が同一面にされた場合には、素子分離領域の端部に窪みが形成され易く、それによって寄生トランジスタのリーク電流が増加するという問題もあった。
【００１７】
本発明は、このような問題を解決するために成されたものであり、本発明の主な目的は、トレンチ型素子分離領域の表面に凹凸を生ずることなく平坦に形成可能とし、ひいては電気的特性の向上に寄与することができる半導体装置及びその製造方法を提供することにある。
【００１８】
また、本発明の他の目的は、トレンチ型素子分離構造の形成において、トレンチ内を充填した積層膜を除去する際に研磨による除去を確実に停止させることで研磨の過不足を解消し、ひいては、積層膜表面を所望の量だけ除去することで素子分離領域の表面の位置を正確に決定することができる半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の半導体装置の製造方法は、半導体基板上に耐熱性絶縁膜を形成する第１の工程と、前記耐熱性絶縁膜をパターニングする第２の工程と、前記耐熱性絶縁膜の形状に倣って前記半導体基板の表面を選択的に除去し、該半導体基板に第１のトレンチを形成する第３の工程と、前記第１のトレンチの内壁面を覆うように前記耐熱性絶縁膜上に第１の絶縁膜を形成し、前記第１のトレンチより幅の狭い第２のトレンチを形成する第４の工程と、前記第２のトレンチを充填するように前記第１の絶縁膜上に該第１の絶縁膜より研磨速度選択比の大きい易酸化性膜を形成する第５の工程と、前記易酸化性膜を前記第１の絶縁膜が露出するまで除去し、前記第２のトレンチ内のみに前記易酸化性膜を残す第６の工程と、前記第２のトレンチ内に残された前記易酸化性膜を熱酸化し、該易酸化性膜の上面領域に第１の熱酸化膜を形成する第７の工程と、表面に露出している第１の絶縁膜及び前記第１の熱酸化膜の一部を除去する第８の工程と、前記第２のトレンチ内に残された前記易酸化性膜を再び熱酸化し、該易酸化性膜の上面領域に第２の熱酸化膜を形成する第９の工程と、表面に露出している前記耐熱性絶縁膜を除去する第１０の工程とを有する。
【００２０】
本発明の半導体装置の製造方法の一態様では、前記易酸化性膜がポリシリコン膜である。
【００２１】
本発明の半導体装置の製造方法の一態様では、前記第１の絶縁膜がシリコン酸化膜である。
【００２２】
本発明の半導体装置の製造方法の一態様では、前記第１の工程の前に、前記半導体基板上にパッド絶縁膜を形成する第１１の工程を更に含むと共に、前記第１０の工程の後に、前記パッド絶縁膜を除去する第１２の工程を更に含み、前記第１の工程では前記半導体基板との間に前記パッド絶縁膜を介して前記耐熱性絶縁膜を形成し、前記第２の工程では前記耐熱性絶縁膜と共に前記パッド絶縁膜をパターニングする。
【００２３】
本発明の半導体装置の製造方法の一態様では、前記第６の工程において前記易酸化性膜を化学機械研磨法により除去する。
【００２４】
本発明の半導体装置の製造方法の一態様では、前記第１の絶縁膜を化学機械研磨法のストッパとして用いる。
【００２５】
本発明の半導体装置の製造方法の一態様では、前記第１の絶縁膜に対する前記易酸化性膜の研磨速度選択比は２０倍以上に設定されている。
【００２６】
本発明の半導体装置の製造方法の一態様では、前記第１の熱酸化膜の膜厚は前記第１の絶縁膜の膜厚より大きく設定されている。
【００２７】
本発明の半導体装置の製造方法の一態様では、前記第３の工程と前記第４の工程の間に、前記第１のトレンチの底面から側壁にかけての表面領域に第２の絶縁膜を形成する第１３の工程を更に有する。
【発明の効果】
【００２８】
本発明によれば、トレンチ型素子分離構造の上面形状を、高い精度で所望の形状に形成することができる。従って、電気的特性を向上させた半導体装置と、その製造方法を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態に係るｎＭＯＳトランジスタの構成を示す概略断面図である。
【図２】本発明の第２の実施形態に係るｎＭＯＳトランジスタの構成を示す概略断面図である。
【図３】本発明の第３の実施形態に係るｎＭＯＳトランジスタの構成を示す概略断面図である。
【図４】本発明の第１の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】本発明の第１の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】本発明の第１の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】本発明の第２の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】本発明の第２の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】本発明の第３の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】本発明の第３の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】本発明の第３の実施形態に係るｎＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００３０】
以下、本発明の好適な実施形態について図面を参照しながら説明する。図１は本発明に係る半導体装置の第１の実施形態としてのｎＭＯＳトランジスタの構成を模式的な断面図の形で示したものである。
【００３１】
図１において、１はｐ型半導体基板（本実施形態ではｐ型シリコン基板）、９は素子分離酸化膜、１３はゲート酸化膜、１４はゲート電極、１６は低濃度ｎ型不純物の拡散領域、１８は側壁絶縁膜（本実施形態ではシリコン酸化膜）、１９はソース／ドレイン領域として機能する高濃度ｎ型不純物の拡散領域、２０は層間絶縁膜（本実施形態ではＢＰＳＧ膜）、２３は金属配線（本実施形態ではアルミニウム配線）を示す。
【００３２】
以下、第１の実施形態の半導体装置（ｎＭＯＳトランジスタ）の製造方法について 図４（ａ）〜図７（ｂ）を参照しながら説明する。
【００３３】
先ず、図４（ａ）に示すように、ｐ型半導体基板（ｐ型シリコン基板）１の表面を熱酸化して厚さ３０ｎｍ程度の熱酸化膜２（バット絶縁膜）を形成し、更にこの熱酸化膜２上に、低圧ＣＶＤ法により厚さ２００ｎｍ程度のシリコン窒化膜３（耐熱性絶縁膜）を形成する。
【００３４】
次に、図４（ｂ）に示すように、フォトリソグラフィ及びこれに続くドライエッチングにより、ｐ型シリコン基板１上の素子分離領域に対応する領域を露出させるようにシリコン窒化膜３及び熱酸化膜２を除去する。
【００３５】
次に、図４（ｃ）に示すように、シリコン窒化膜３をマスクとして異方性エッチングによりｐ型シリコン基板１を除去し、トレンチ４（溝）を形成する。トレンチ４は、深さが４００ｎｍ程度で、側壁のテーパ角度が８０゜程度となるように形成される。次いで、熱酸化処理により、トレンチ４の底面から側壁にかけて厚さ２０ｎｍ程度の熱酸化膜５を形成する。この熱酸化膜５は、異方性エッチングによりトレンチ４の内壁表面に形成されたダメージ層を除去するために形成される。
【００３６】
次に、図４（ｄ）に示すように、トレンチ４を含むｐ型シリコン基板１上の全面に、ＣＶＤ法により厚さ４００ｎｍ程度のシリコン酸化膜６を形成する。このシリコン酸化膜６はトレンチ４内において底面と側壁に沿って形成されるので、シリコン酸化膜６上でトレンチ４の幅方向の中央位置に対応する領域には、Ｖ字形の合わせ目部分７が形成される。この後、窒素雰囲気中で温度９００℃、８０分間の熱処理を行ってシリコン酸化膜６を高密度化させる。
【００３７】
次に、図５（ａ）に示すように、合わせ目部分７を埋め込むように、ＣＶＤ法により厚さ４００ｎｍ程度のシリコン酸化膜８を形成する。この後、同様にして、窒素雰囲気中で温度９００℃、９０分間の熱処理を行ってシリコン酸化膜８を高密度化させる。
【００３８】
このように、先ずシリコン酸化膜６を形成して熱処理を行い、当該シリコン酸化膜６を高密度状態にして安定化させた後、合わせ目部分７を埋め込むようにして更なるシリコン酸化膜８を形成して熱処理を行うことで、２層のシリコン酸化膜６及び８の、合わせ目部分７の近傍領域での充填状態を均一化することができる。その結果、熱酸化膜５、シリコン酸化膜６及びシリコン酸化膜８は、実質的に一体構造の酸化膜を構成する。
【００３９】
次に、図５（ｂ）に示すように、この一体構造の酸化膜をＣＭＰ法によりシリコン窒化膜３が露出するまで研磨して除去し、素子分離酸化膜９を形成する。この際、シリコン窒化膜３は、ＣＭＰ法のストッパとして機能する。また、残されたシリコン窒化膜３と熱酸化膜２の厚みの分だけ素子分離酸化膜９の表面をｐ型シリコン基板１の表面から突出させることができる。
【００４０】
次に図５（ｃ）に示すように、シリコン窒化膜３を異方性ドライエッチングにより除去し、更に熱酸化膜２をドライエッチング又はフッ化水素によるウエットエッチングにより除去する。これによって、トレンチ４内のみに素子分離酸化膜９を残して、素子分離領域１０が形成される。そして、この素子分離領域１０によって素子形成領域が固定される。
【００４１】
次に 図５（ｄ）に示すように、熱酸化処理により素子形成領域（素子分離領域１０以外の領域）上に熱酸化膜１１を形成し、更に熱酸化膜１１及び素子分離酸化膜９を覆って、低圧ＣＶＤ法によりリン（Ｐ）等の不純物を添加させながら多結晶シリコン膜（ポリシリコン膜）１２を形成する。
【００４２】
次に、図６（ａ）に示すように、フォトリソグラフィ及びこれに続くドライエッチングにより、ポリシリコン膜１２及び熱酸化膜１１をパターニングして、ゲート酸化膜１３及びゲート電極１４からなるゲート部１５を形成する。
【００４３】
次に、図６（ｂ）に示すように、素子分離領域１０及びゲート部１５をマスクとして、ｎ型の不純物である砒素（Ａｓ）を低濃度でイオン注入し、低濃度の不純物拡散領域１６を形成する。
【００４４】
次に、図６（ｃ）に示すように、低圧ＣＶＤ法により全面にシリコン酸化膜を形成した後、フォトリソグラフィ及びこれに続く異方性ドライエッチングにより、ゲート部１５の側面に側壁絶縁膜（シリコン酸化膜）１８を形成する。
【００４５】
次に、図６（ｄ）に示すように、素子分離領域１０、ゲート部１５及び側壁絶縁膜１８をマスクとして、ｎ型の不純物である砒素（Ａｓ）又はリン（Ｐ）を高濃度でイオン注入し、高濃度の不純物拡散領域１９を形成する。この後、熱処理を行って低濃度の不純物拡散領域１６及び高濃度の不純物拡散領域１９の不純物を活性化させる。
【００４６】
次に、図７（ａ）に示すように、全面に亘って層間絶縁膜であるＢＰＳＧ膜２０をＣＶＤ方により厚く堆積させた後、リフロー処理を行う。そして、高濃度の不純物拡散領域１９（ソース／ドレイン領域）及びゲート電極１４に到達するようにそれぞれコンタクトホール２１及び２２を形成する。
【００４７】
最後に、図７（ｂ）に示すように、スパッタ法によりアルミニウム配線２３を蒸着してコンタクトホール２１及び２２内を充填し、ＢＰＳＧ膜２０上でパターニングを行って、図示のようなｎＭＯＳトランジスタを完成させる。
【００４８】
このように構成された第１の実施形態の半導体装置（ｎＭＯＳトランジスタ）によれば、素子分離領域１０を形成する際に、トレンチ４をシリコン酸化膜６で埋め込んだ後、熱処理を行うことで当該シリコン酸化膜６を高密度化し、トレンチ４内への充填が不十分な合わせ目部分７近傍の積層状態を高密度にすることができる。さらに、このシリコン酸化膜６上に更なるシリコン酸化膜８を形成して合わせ目部分７を完全に埋め込んだ後、当該シリコン酸化膜８に対しても熱処理を行い高密度化することで、合わせ目部分７の近傍における２層のシリコン酸化膜６及び８の充填をより強固なものとすることができる。
【００４９】
これによって、従来技術のように熱処理を行わないで１層のシリコン酸化膜のみでトレンチ４内を充填した場合と比較して、その後のエッチング工程による侵食作用に対して強化された一体構造の素子分離酸化膜９を形成することができる。
【００５０】
また、素子分離酸化膜９は全域でほぼ同一のエッチングレートとすることができるので、シリコン窒化膜３を除去するエッチング工程或いはその後のゲート部１５を形成する際のパターニングのエッチング工程等においても、素子分離領域１０の中央部又は端部におけるエッチングがその周辺領域におけるエッチングよりも速く進行するといった不都合は生じない。従って、従来技術で見られたようなかかる不都合に起因する凹部の形成を防止することができる。
【００５１】
さらに、素子分離領域の端部においては、シリコン窒化膜３の除去を異方性エッチングにより行うことで、側壁２５がエッチング除去されることに起因する欠損部の形成を防止することができる。これによって、素子分離領域１０の表面の凹凸に起因するフィールド反転電圧の低下或いは寄生デバイスのリーク電流の増加を抑止することができる。
【００５２】
図２は本発明に係る半導体装置の第２の実施形態としてのｎＭＯＳトランジスタの構成を模式的な断面図の形で示したものである。
【００５３】
図２において、 図１に用いられた参照番号と同じ参照番号（１３，１４，１６，１８，１９，２０及び２３）は同じ構成要素を表している。さらに図２において、３１はｐ型半導体基板（本実施形態ではｐ型シリコン基板）、３６及び３８はそれぞれシリコン酸化膜を示す。ここに、第１のシリコン酸化膜３６は素子分離酸化膜の主要部を構成し、第２のシリコン酸化膜３８は、第１のシリコン酸化膜３６上に形成された欠損部等を補充するために形成されたものである。
【００５４】
以下、第２の実施形態の半導体装置（ｎＭＯＳトランジスタ）の製造方法について  図８（ａ）〜  図９（ｄ）を参照しながら説明する。
【００５５】
先ず、 図８（ａ）に示すように、ｐ型半導体基板（ｐ型シリコン基板）３１の表面を熱酸化して厚さ３０ｎｍ程度の熱酸化膜３２（バット絶縁膜）を形成し、更にこの熱酸化膜３２上に、低圧ＣＶＤ法により厚さ２００ｎｍ程度のシリコン窒化膜３３（耐熱性絶縁膜）を形成する。
【００５６】
次に、図８（ｂ）に示すように、フォトリソグラフィ及びこれに続くドライエッチングにより、ｐ型シリコン基板３１上の素子分離領域に対応する領域を露出させるようにシリコン窒化膜３３及び熱酸化膜３２を除去する。
【００５７】
次に、 図８（ｃ）に示すように、シリコン窒化膜３３をマスクとして異方性エッチングによりｐ型シリコン基板３１を除去し、トレンチ３４を形成する。トレンチ３４は、深さが４００ｎｍ程度で、側壁のテーパ角度が８０゜程度となるように形成される。更に、熱酸化処理により、トレンチ３４の底面から側壁にかけて厚さ２０ｎｍ程度の熱酸化膜３５を形成する。この熱酸化膜３５は、第１の実施形態における熱酸化膜５（ 図４（ｃ）参照）と同様に、異方性エッチングによってトレンチの内壁表面に形成されたダメージ層を除去するためのものである。
【００５８】
次に、図８（ｄ）に示すように、トレンチ３４を含むｐ型シリコン基板３１上の全面に、ＣＶＤ法により厚さ８００ｎｍ程度のシリコン酸化膜３６を形成する。このシリコン酸化膜３６はトレンチ３４内において底面と側壁に沿って形成されるので、シリコン酸化膜３６上でトレンチ３４の幅方向の中央位置に対応する領域には、Ｖ字形の合わせ目部分３７が形成される。このシリコン酸化膜３６の合わせ目部分３７の近傍においては、トレンチ３４の両側壁上に形成されたシリコン酸化膜３６の表面同士が完全には一体となって密着しないため、不完全な積層状態となってしまう。
【００５９】
次に、図９（ａ）に示すように、ＣＭＰ法によりシリコン酸化膜３６をシリコン窒化膜３３が露出するまで研磨して除去する。この際、シリコン窒化膜３３は、ＣＭＰ法のストッパとして機能する。
【００６０】
次に、図９（ｂ）に示すように、熱リン酸によるウエットエッチングを行い、シリコン窒化膜３３を除去する。この際、シリコン酸化膜３６の合わせ目部分３７が形成されていた領域は、上述したようにいわば不完全に充填された状態であるため、エッチングの際の進行が周辺部より速くなってしまう。従って、このウエットエッチングの際に、シリコン窒化膜３３と同時に合わせ目部分３７近傍のシリコン酸化膜３６が除去されて凹部４１が形成される。また、このウエットエッチングは等方向のエッチングであるため、ｐ型シリコン基板３１の表面と平行方向にもエッチングが進行し、素子分離領域４０の端部において欠損部３９も同時に形成される。
【００６１】
次に図９（ｃ）に示すように、素子分離領域４０を含むｐ型シリコン基板３１上の全面に、厚さ２００ｎｍ程度のシリコン酸化膜３８を形成する。これによって、素子分離領域４０上に形成された凹部４１及び欠損部３９は、シリコン酸化膜３８によって充填される。
【００６２】
次に、 図９（ｄ）に示すように、ｐ型シリコン基板３１が露出するまでシリコン酸化膜３８及び熱酸化膜３２をエッチングにより除去し、図示のような素子分離領域４０を形成する。この素子分離領域４０は素子形成領域を固定する。
【００６３】
この後、前述した第１の実施形態と同様の製造工程（  図５（ｄ）〜 図７（ａ））を経て、本実施形態のｎＭＯＳトランジスタ（ 図２参照）を完成させる。
【００６４】
このように構成された第２の実施形態の半導体装置（ｎＭＯＳトランジスタ）によれば、シリコン窒化膜３３を除去する際の熱リン酸によるウエットエッチングによりシリコン酸化膜３６上に形成された凹部４１及び欠損部３９を、更にその上にシリコン酸化膜３８を形成することで埋め込むことができる。
【００６５】
これによって、凹部４１や欠損部３９の存在に起因して発生するフィールド反転電圧の低下や寄生デバイスのリーク電流の増加といった問題を解消することが可能となる。
【００６６】
図３は本発明に係る半導体装置の第３の実施形態としてのｎＭＯＳトランジスタの構成を模式的な断面図の形で示したものである。
【００６７】
図３において、５１はｐ型半導体基板（本実施形態ではｐ型シリコン基板）、５７は絶縁膜（本実施形態では熱酸化膜）、５８は絶縁膜（本実施形態ではシリコン酸化膜）、６０は易酸化膜（本実施形態ではポリシリコン膜）、６２は熱酸化膜、６４はゲート酸化膜、６５はゲート電極として機能するポリシリコン膜、６７及び６８はそれぞれソース領域及びドレイン領域として機能するｎ型不純物の拡散領域、６９は層間絶縁膜（本実施形態ではＢＰＳＧ膜）、７０、７１及び７２はコンタクトホール、７３は金属配線（本実施形態ではアルミニウム配線）を示す。
【００６８】
以下、第３の実施形態の半導体装置（ｎＭＯＳトランジスタ）の製造方法について 図１０（ａ）〜 図１２（ｅ）を参照しながら説明する。
【００６９】
先ず、 図１０（ａ）に示すように、ｐ型半導体基板（ｐ型シリコン基板）５１の表面を熱酸化して厚さ５０ｎｍ程度の熱酸化膜５２（パッド絶縁膜）を形成し、更にこの熱酸化膜５２上に、低圧ＣＶＤ法によりシリコン窒化膜５３（耐熱性絶縁膜）を形成する。
【００７０】
次に、 図１０（ｂ）に示すように、通常のフォトリソグラフィを用いて、シリコン窒化膜６３上に、開口部５５を有するフォトレジスト５４を形成する。この際、開口部５５の幅は３００ｎｍ程度が適当である。
【００７１】
次に、図１０（ｃ）に示すように、フォトレジスト５４をマスクとしてドライエッチングを行い、上層から下層へシリコン窒化膜５３、熱酸化膜５２及びｐ型シリコン基板５１の表面を選択的に除去し、深さが４００ｎｍ程度のトレンチ５６を形成する。
【００７２】
次に、図１０（ｄ）に示すように、フォトレジスト５４を除去した後、トレンチ５６の底面から側壁にかけての表面領域を熱酸化処理して厚さ５０ｎｍ程度の熱酸化膜５７を形成する。この熱酸化膜５７は、第１の実施形態における熱酸化膜５（ 図４（ｃ）参照）及び第２の実施形態における熱酸化膜３５（ 図８（ｃ）参照）と同様に、エッチングによってトレンチの内壁表面に形成されたダメージ層を除去するためのものである。
【００７３】
次に、図１０（ｅ）に示すように、トレンチ５６の底面及び側壁並びにシリコン窒化膜５３の上に、低圧ＣＶＤ法により厚さ１００ｎｍ程度のシリコン酸化膜（絶縁膜）５８を形成する。このシリコン酸化膜５８の形成により、その厚さの２倍の分だけトレンチ５６の幅は減少し、第２のトレンチ５９が形成される。
【００７４】
次に、図１１（ａ）に示すように、全面にわたり低圧ＣＶＤ法によりポリシリコン膜（易酸化性膜）６０を形成し、トレンチ５９を完全に充填すると共にシリコン酸化膜５８上に１５０ｎｍ程度の厚さで積層する。
【００７５】
次に、図１１（ｂ）に示すように、ＣＭＰ法によりポリシリコン膜６０をシリコン酸化膜５８が露出するまで研磨して除去する。これによって、ポリシリコン膜６０はトレンチ５９内にのみ残される。
【００７６】
この際、ポリシリコン膜６０はＣＭＰ法によって容易に研磨され、シリコン酸化膜５８が露出すると、シリコン酸化膜５８のポリシリコン膜６０に対する研磨速度選択比は小さく設定されているため、研磨が実質上停止する。従って、この研磨速度の遅いシリコン酸化膜５８をＣＭＰ法のストッパとして利用することで、種々のパターンが混在しても研磨の停止位置を精度良く決定することができる。
【００７７】
本発明者のこれまでの実験結果から、シリコン酸化膜５８に対するポリシリコン膜６０の研磨速度選択比が２０倍以下であると研磨の終点を明確にするのが困難であるため、この研磨速度選択比は２０倍以上に設定しておくことが望ましい。
【００７８】
次に、図１１（ｃ）に示すように、トレンチ５９内のポリシリコン膜６０の露出した表面領域に熱酸化処理を行って、シリコン酸化膜５８より膜厚の大きい熱酸化膜６１を形成する。この熱酸化膜６１の膜厚は具体的には２００ｎｍ程度が適当である。この熱酸化膜６１は、シリコン酸化膜５８と共に、表面領域において同等のエッチングレートを有するほぼ同質の膜を構成する。
【００７９】
次に、図１１（ｄ）に示すように、フッ素を用いたウエットエッチングにより、表面に露出している熱酸化膜６１及びシリコン酸化膜５８を除去する。上述したようにシリコン酸化膜５８及び熱酸化膜６１は均質な絶縁膜となっているため、シリコン窒化膜５３が露出するまでシリコン酸化膜５８を除去すると、トレンチ５６内のシリコン酸化膜５８及び熱酸化膜６１も均一な厚さで除去され、表面位置を精度良く決定することができる。
【００８０】
また、上述したように熱酸化膜６１はシリコン酸化膜５８より厚く形成されているので、このウエットエッチングが完了するまでポリシリコン膜６０は熱酸化膜６１で覆われており、その結果、ポリシリコン膜６０が削れてしまうといった不都合を回避することができる。
【００８１】
次に、図１１（ｅ）に示すように、再びポリシリコン膜６０の表面に熱酸化処理を行って、厚さ２００ｎｍ程度の熱酸化膜６２を形成する。
【００８２】
次に、図１２（ａ）に示すように、熱リン酸を用いたウエットエッチングにより、表面に露出しているシリコン窒化膜５３の全部を除去し、続いてフッ素を用いて熱酸化膜５２を除去することで、図示のようなトレンチ素子分離構造による素子分離領域６３を形成する。
【００８３】
次に、図１２（ｂ）に示すように、ｐ型シリコン基板５１を熱酸化してゲート酸化膜６４を形成した後、全面に低圧ＣＶＤ法によりリン（Ｐ）等の不純物を添加させながらポリシリコン膜６５を形成する。
【００８４】
次に、図１２（ｃ）に示すように、フォトリソグラフィ及びこれに続くドライエッチングにより、ゲート部６６を残してポリシリコン膜６５及びゲート酸化膜６４をエッチング除去する。
【００８５】
次に、図１２（ｄ）に示すように、素子分離領域６３及びゲート部６６をマスクとして、ｎ型の不純物であるリン（Ｐ）又は砒素（Ａｓ）を加速エネルギー６０〜１００ｋｅＶ程度、ドーズ量５×１０14〜５×１０14／ｃｍ2 程度の条件でｐ型シリコン基板５１内にイオン注入し、次いで、９００℃程度の温度条件で熱処理することにより拡散させて、ｎＭＯＳトランジスタのソース領域６７及びドレイン領域６８を形成する。
【００８６】
最後に、図１２（ｅ）に示すように、全面に亘ってＢＰＳＧ膜（層間絶縁膜）６９をＣＶＤ法により厚く堆積させた後、リフロー処理を行う。そして、ゲート電極として機能するポリシリコン膜６５、ソース領域及びドレイン領域６８に到達するようにそれぞれコンタクトホール７０、７１及び７２を形成する。この後、スパッタ法によりアルミニウム配線７３を蒸着してコンタクトホール７０、７１及び７２内を充填し、ＢＰＳＧ膜６９上でパターニングを行って、図示のようなｎＭＯＳトランジスタを完成させる。
【００８７】
このように構成された第３の実施形態の半導体装置（ｎＭＯＳトランジスタ）によれば、トレンチ５６を充填したシリコン酸化膜５８の上に、このシリコン酸化膜５８に比べて研磨速度選択比の大きいポリシリコン膜６０を形成し、更にＣＭＰ法によりこのポリシリコン膜６０を除去することで、研磨不良を生じることなく容易に除去することができる。さらに、ポリシリコン膜６０が完全に除去されると、ポリシリコン膜６０より研磨速度選択比の小さいシリコン酸化膜５８が露出するため、この時点で研磨を確実に停止させることができる。従って、研磨の不良を最小限に抑えることが可能となる。
【００８８】
また、研磨後に露出したポリシリコン膜６０の表面領域を熱酸化処理して、シリコン酸化膜５８よりも厚い膜厚で熱酸化膜６１を形成することにより、シリコン酸化膜５８をエッチングする際に、完全に除去されるまでポリシリコン膜６０の表面を熱酸化膜６１で覆う（つまり保護する）ことができる。従って、ポリシリコン膜６０が不要にエッチングされることを阻止することができる。
【００８９】
さらに、このエッチングの際、熱酸化膜６１はシリコン酸化膜５８と同質の絶縁膜であるため、シリコン酸化膜５８と共に均一な厚みで除去される。シリコン酸化膜５８及び熱酸化膜６１は、上述したようにＣＭＰ法によって精度良く研磨されているので、結果として素子分離領域６３の表面を精度良く形成することができる。従って、素子分離領域６３上でのパターン形成を安定して行うことができ、パターンの形成不良を最小限に抑えることが可能となる。
【産業上の利用可能性】
【００９０】
本発明によれば、トレンチ型素子分離構造の上面形状を、高い精度で所望の形状に形成することができる。従って、電気的特性を向上させた半導体装置と、その製造方法を提供することができる。
【符号の説明】
【００９１】
１，３１，５１ ｐ型半導体基板
２，５，１１，３２，３５，５２，５７，６１，６２ 熱酸化膜
３，３３，５３，６３ シリコン窒化膜
４，３４，５６，５９ トレンチ（溝）
６，８，３６，３８，５８ シリコン酸化膜
７，３７ 合わせ目部分
９ 素子分離酸化膜
１０，４０，６３ 素子分離領域
１２，６０，６５ 多結晶シリコン膜
１３，６４ ゲート酸化膜
１４，６５ ゲート電極
１５，６６ ゲート部
１６ 低濃度ｎ型不純物の拡散領域
１８ 側壁絶縁膜
１９ 高濃度ｎ型不純物の拡散領域
２０，６９ 層間絶縁膜
２１，２２，７０，７１，７２ コンタクトホール
２３，７３ 金属配線
３９ 欠損部
４１ 凹部
５４ フォトレジスト
５５ 開口部
６７，６８ ｎ型不純物の拡散領域
【図１】
0005073694.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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