(57)【特許請求の範囲】
【請求項１】
フラッシュメモリ素子（３００）を製造する方法であって、
（ａ）基板（３０２）上にゲートスタック（３０６）を形成するステップを含み、前記ゲートスタックは、半導体基板上に形成されるトンネル酸化物（３０４）と、前記トンネル酸化物上に形成されるフローティングゲート（３０８）と、前記フローティングゲート上に形成される誘電体の層（３１０）と、前記誘電体層の上に形成されるコントロールゲート（３１２）とを含み、前記方法はさらに、
（ｂ）  前記ゲートスタックおよび前記ゲートスタックに近接する前記基板の部分上に二酸化シリコンの層（３１４）を形成するステップと、
（ｃ）  前記二酸化シリコンの層を異方的にエッチングして前記ゲートスタックの水平表面から二酸化シリコンを除去し、前記部分のところで前記基板を露出し、それによりスタックの側壁（３１４）を形成するステップと、
（ｄ）  前記ゲートスタック、前記スタックの側壁および前記基板の前記露出された部分上にマスキング材料からなる層（３３４）を形成するステップと、
（ｅ）  前記マスキング材料からなる層をパターニングし、前記マスキング材料からなりパターニングされた層を現像してソース領域（３４２）が形成されるべき前記基板の選択された部分を露出するステップと、
（ｆ）  前記マスキング材料からなる層上および前記基板の前記選択された部分上に固体ソース材料からなる第１の層（３３６）を形成するステップとを含み、前記固体ソース材料はＰイオンおよびＡｓイオンでドープされ、
（ｇ）  熱処理を行なうステップを含み、前記固体ソース材料からなる第１の層（３３６）からの前記ＰイオンおよびＡｓイオンは前記基板の前記選択された部分内に拡散し、それにより、第１および第２のソース領域（３４４、３４６）を形成し、前記第１のソース領域（３４４）は前記第２のソース領域内にあり、前記方法はさらに、
（ｈ）  前記固体ソース材料からなる第１の層と前記マスキング材料からなる層とが除去された後、Ａｓイオンでドープされた、固体ソース材料からなる第２の層（３４８）が形成され、その後、前記固体ソース材料からなる第２の層からの前記Ａｓイオンは前記基板の前記選択された部分内に拡散して前記第１のソース領域内のＡｓ濃度を高めるとともにドレイン領域を形成する、方法。
【請求項２】
前記固体ソース材料からなる第１の層（３３６）は、前記第１の層を形成した後、ＰイオンおよびＡｓイオンでドープされる、請求項１に記載の方法。
【請求項３】
前記固体ソース材料からなる第１の層（３３６）は、まずＰイオンまたはＡｓイオンのいずれか一方のイオンでドープされ、その後、別個に他方のイオンでドープされる、請求項２に記載の方法。
【発明の詳細な説明】
【０００１】
この出願は、この出願と同日に出願された出願連続番号第０９／４２０，２２０号の、「ゲートエッジリフティングを減少させるための窒化物プラグ（NITRIDE PLUG TO REDUCE GATE EDGE LIFTING）」と題され、この出願の譲受人に譲渡される出願に関する。
【０００２】
【技術分野】
この発明は、一般にはＥＥＰＲＯＭ等のフローティングゲート半導体メモリ素子に関する。より特定的には、この発明はＥＥＰＲＯＭ等のフローティングゲート半導体メモリ素子の製造方法に関する。さらに特定的には、この発明は、ゲートエッジリフティングの量を減らし、ソース領域がゲートと重複する必要のある距離を縮めた、ＥＥＰＲＯＭ等のフローティングゲート半導体メモリ素子の製造方法に関し、この方法によりＥＥＰＲＯＭをより小さな寸法で製造することができる。
【０００３】
【背景技術】
「フラッシュ」ＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読出専用メモリ）素子として公知の不揮発性メモリ素子に分類されるものは、ＥＰＲＯＭ密度の利点とＥＥＰＲＯＭの電気的消去能力とを兼ねている。フラッシュＥＥＰＲＯＭメモリセルが標準ＥＥＰＲＯＭメモリセルと区別される１つの特徴は、フラッシュＥＥＰＲＯＭメモリセルが標準ＥＥＰＲＯＭメモリセルとは異なり、各フローティングゲートメモリセルに１対１で選択トランジスタを含まないことにある。選択トランジスタは、メモリ素子内で個々のメモリセルの選択ができるトランジスタであり、特定のメモリセルを選択的に消去するのに用いられる。フラッシュＥＥＰＲＯＭでは、フローティングゲートトランジスタごとに選択トランジスタが設けられていないので、フラッシュＥＥＰＲＯＭメモリセルを個々に消去することができず、したがって、チップ全体の消去もしくはページ単位のセルの群またはバンクの消去により、まとめて消去しなくてはならない。選択トランジスタをなくすことにより、セルのサイズをより小さくすることができ、フラッシュＥＥＰＲＯＭに対し、同様のサイズの標準ＥＥＰＲＯＭよりも製造の歩留りに関して（メモリ容量に関して）利点をもたらす。
【０００４】
典型的には、複数のフラッシュＥＥＰＲＯＭセルは、シリコンウエハとしても公知の半導体基板上に形成される。図１は、二重拡散ソース領域を有する、従来のフラッシュＥＥＰＲＯＭメモリセルの１つを示す。図１に示されるように、フラッシュメモリセル１００は、ｐ型基板１１０上に形成され、ｎ型二重拡散ソース領域１０２とｎ＋ドレイン領域１０４とを含む。ドレイン領域１０４とソース領域１０２とは互いに離れて置かれ、チャネル領域１２２を形成する。ソース電極１１４およびドレイン電極１１２はそれぞれソース領域１０２およびドレイン領域１０４に接続される。
【０００５】
二重拡散ソース領域１０２は、薄くドープされた（リンでドープされた）ｎ領域１２８と、深いｎ領域１２８内に埋込まれ、より濃くドープされて（ヒ素でドープされて）いるが、より浅いｎ＋領域１３０とから形成される。ｎ領域１２８内のリンのドーピングは、ソース領域１０２と基板１１０との間の水平電界を減少させる。
【０００６】
フローティングゲート１０６は、ソース領域１０２、ドレイン領域１０４およびチャネル領域１２２と少し距離をおき、トンネル酸化物領域としても公知の誘電体層１１８の上に配置される。フローティングゲート１０６上の誘電体層１１６の上にコントロールゲート１０８が配置される。誘電体層１１６は、典型的には、半導体製造技術においてＯＮＯ層として公知の、酸化物／窒化物／酸化物層から形成される。コントロールゲート電極１２０がコントロールゲート１０８に取付けられる。寸法ＬGATE１３２はフラッシュメモリセル１００に含まれるゲートのゲート長を示す。
【０００７】
従来の動作方法において、フラッシュＥＥＰＲＯＭメモリセルのプログラミングは、「ホットエレクトロン」を誘起してドレイン１０４付近のチャネル１２２の一部からフローティングゲート１０６に注入することによって達成される。注入された電子により、フローティングゲート１０６は負の電荷を帯びる。ソース領域１０２を接地し、コントロールゲート１０８に比較的高い正の電圧のバイアスをかけ、ドレイン領域１０４に適度の正の電圧のバイアスをかけることにより、ホットエレクトロンを誘起する。
【０００８】
たとえば、フラッシュメモリセル１００をプログラムするには、ソース電極１１４を接地し、ドレイン電極１１２を比較的高い電圧（典型的には＋４ボルトから＋９ボルト）に接続し、コントロールゲート電極１２０を比較的高い電圧レベル（典型的には＋８ボルトから＋１２ボルト）に接続する。電子はチャネル１２２を介しソース領域１０２からドレイン領域１０４へと加速され、「ホットエレクトロン」がドレイン領域１０４付近で発生する。ホットエレクトロンのいくつかが比較的薄いゲート誘電体層１１８を通して注入され、フローティングゲート１０６内に捕捉されることにより、フローティングゲート１０６に負の電位を与える。
【０００９】
十分に負の電荷がフローティングゲート１０６上に蓄積した後、フローティングゲート１０６の負の電位はスタックドゲートトランジスタのしきい値電圧を上げ、後の「読出」モードの間、チャネル１２２に電流が流れないようにする。読出電流の大きさを用いて、メモリセルがプログラムされたかどうか判定する。
【００１０】
反対に、フラッシュメモリセル素子を消去するには、コントロールゲート１０８に大きな負の電圧のバイアスをかけ、ソース領域１０２に低い正の電圧のバイアスをかけ、トンネル酸化物内に十分に大きな垂直の電界を生成することにより、電子は典型的には、フローティングゲート１０６から追い出される。トンネル酸化物内の大きな垂直電界１３６により、フローティングゲート１０６内に蓄えられた電子の、トンネル酸化物を通したソース領域１０２内への、ファウラー−ノルドハイム（Ｆ−Ｎ）トンネリングが生じる。フローティングゲート１０６内の電子の、ソース領域１０２へのトンネリングは、矢印１０５によって示される。フローティングゲート１０６から電荷が除去されると、しきい値電圧のシフトを引起す。
【００１１】
たとえば、消去の間に比較的低い正の電圧（典型的には＋０．５ボルトから＋５ボルト）がソース電極１１４に印加され、かつ、比較的大きな負の電圧（典型的には−７ボルトから−１３ボルト）がコントロールゲート電極１２０に印加される。基板電極１２６の電圧は接地され、ドレイン電極１１２はフローティングが可能になる。コントロールゲート１０８とソース領域１０２との間に確立した垂直電界は、以前にフローティングゲート１０６内に蓄えられた電子を誘起してファウラー−ノルドハイムトンネリングにより誘電体層１１８を通過させ、ソース領域１０２へと導く。
【００１２】
トンネル酸化物内に十分な電界を生成するために、典型的には、フローティングゲート１０６が約−５．５ボルトの電圧に達するほどに十分大きな負の電圧のバイアスを、コントロールゲート１０８にかける必要がある。ソース領域１０２とフローティングゲート１０６との間の典型的な電位差ＶSFは１０ボルトのオーダであるので、ソース電圧ＶSの正の値が下がると、コントロールゲート電圧ＶSGを一層大きな負の値にしなくてはならない。ソース−フローティング電圧ＶSFが一旦選択されると、好ましくは残りの要因が以下の式によって限定される。
【００１３】
ＶFG＝αCG（ＶCG−ΔＶT）＋αSＶS＋αBＶB
式中、
ＶFG＝フローティングゲート電圧
ＶCG＝コントロールゲート電圧
ＶS＝ソース電圧
ＶB＝基板またはｐ−ウエルバイアス
ΔＶT＝コントロールゲートから計測されるように、フローティングゲートに加えられた負の電荷から生じるしきい値電圧差
αCG＝コントロールゲートからフローティングゲートへの容量性結合係数
αS＝ソースとフローティングゲートとの間の容量性結合係数
αB＝基板またはｐ−ウエルとフローティングゲートとの間の容量性結合係数である。
【００１４】
技術が向上しても、業界中に存続する目標とは、メモリ素子の密度を高めることである。フラッシュＥＥＰＲＯＭ素子のサイズを縮小することにより、より大きなメモリ容量を達成することができる。ウエハ当りのダイを増やすと、ダイ当りのコスト削減が可能なのは、認め得ることである。さらに、より高い密度のメモリ素子を用いることにより、全体の消費電力の削減を見込むことができる。
【００１５】
フラッシュＥＥＰＲＯＭ素子のメモリ密度を上げるために、メモリセルは典型的に、大きさが縮小され、たとえば、素子の全体のフットプリントの縮小は、ゲート長（ＬGATE）１３２の縮小により達成される。しかしながら、メモリセルゲートの長さを縮小することについての問題は、ソース領域１０２とドレイン領域１０４との間の距離ＬCHHANNEL１２２も同じく縮小しなければならないことである。ソース領域１０２がドレイン領域１０４に接近するにつれ、ソース領域１２８内のリンからの横の拡散がソース領域１０２とドレイン領域１０４との間にリークを生じさせ、結果的に不利益な短チャネル効果を生じさせる。短チャネル効果は、フラッシュメモリセルにおいて深刻な問題を引き起こし、典型的には、ゲート長（ＬGATE）１３２が０．４ミクロン未満に縮小されると明らかになる。
【００１６】
短チャネル効果を減ずるための１つの方法は、二重拡散のリンの領域１２８をなくすことであろう。単一拡散ソース領域を用いることにより、リンの拡散重複距離ＬDD１２４はもはや存在しなくなり、短チャネル効果の問題は著しく減少するだろう。リンの拡散重複距離ＬDD１２４をなくすことにより、ゲート長（ＬGATE）を０．４ミクロン未満に縮小することが可能になり、メモリセルのより高い充填密度が見込めるだろう。
【００１７】
しかしながら、リンでドープされたＮ領域１２８をなくすことにより、メモリセルの消去の間に、ソース領域１０２と基板１１０間とのｐｎ接合内で水平電界ＥHが増大して、所望しない副作用を生じる。水平電界ＥHのこの増大はバンド間電流の増大の原因となる。というのも、一般に以下のように考えられるからである。
【００１８】
Ｊb-t-b＝Ａb-t-bｆ（Ｅ）ｅ-(Bb-t-b/E)
式中、
Ｊb-t-b＝バンド間電流密度（ａｍｐｓ／ｃｍ2）
Ａb-t-b，Ｂb-t-b＝定数
ｆ（Ｅ）は時としてＥ2とされる
Ｅ＝ＳＱＲＴ（ＥV2＋ＥH2）（接合内のトンネル電界）である。
【００１９】
メモリセル素子の消去の間のソース−基板バイアスのため、逆バイアスされたｐｎ接合が形成され、ソース接合内に（ツェナー電流としても公知の）バンド間電流を生成する。バンド間電流は通常、ファウラー−ノルドハイム電流より大きさが数オーダ大きい。このバンド間電流は、回路設計の観点から維持するのが難しく、トンネル酸化物内に正孔トラッピング等の信頼性を損なう問題を引起すとも考えられる。
【００２０】
フラッシュメモリセルの大きさをさらに縮小することに対する１つの障壁とは、フラッシュメモリセルの製造中の、酸化過程の間にゲートエッジリフティングと呼ばれる現象が起きることである。ゲートエッジリフティングは、トンネル酸化物の端各々の厚みを増し、トンネル酸化物のソース端部において特に問題になる。ソース端部を通り、ファウラー−ノルドハイム消去の間、電子はトンネリングの必要があるからである。各メモリセルに対するゲートエッジリフティングは同じではないために、各メモリセルの消去特性が異なる可能性があり、その結果、消去過程を延長して確実にすべてのメモリセルを消去しなくてはならない。さらに、各メモリセルの消去を可能な最低電圧で行なうために、二重拡散ソース領域の濃くドープされた領域が厚みの増していないトンネル酸化物の下の領域に達するまで、ソース領域をゲート領域の下に延長しなくてはならない。このことにより、すべてのメモリセルに対する消去特性は確実に同じとなる。しかしながら、濃くドープされた領域がトンネル領域の下で厚みの増していない部分に到達するまで、ソース領域をゲートの下に延長することにより、メモリセルを縮小することができない。
【００２１】
したがって、ゲートエッジリフティングの量を減らし、ゲートの下にソースを延長する必要のある距離を縮め、メモリセルの縮小を可能にする、フラッシュメモリセルの製造方法が必要である。
ＵＳ−Ａ−５，１４３，８６０は、ＥＰＲＯＭメモリ内にメモリセルを形成するためのプロセスを開示し、セルは、ゲート酸化物を介し、フィールド酸化物スペーサの側壁上に形成されるフローティングゲート上にホットエレクトロンを注入することによってプログラムされる。
ＵＳ−Ａ−４，５９７，８２４は、ＭＯＳトランジスタを形成するプロセスを開示し、ドープされた酸化膜がヒ素およびホウ素イオンを二重拡散されたソースおよびドレイン領域に与え、ドープされた酸化膜は、シリコン基板およびゲート電極上に形成され、その後、基板はＮＨ4Ｆに浸され、ゲートの側壁から酸化膜を除去する。
【００２２】
この発明に従い、フラッシュメモリ素子を製造する方法が提供され、この方法は、
（ａ）  基板上にゲートスタックを形成するステップを含み、ゲートスタックは、半導体基板上に形成されるトンネル酸化物と、トンネル酸化物上に形成されるフローティングゲートと、フローティングゲート上に形成される誘電体の層と、誘電体の層の上に形成されるコントロールゲートとを含み、上述の方法はさらに、
（ｂ）  ゲートスタック上およびゲートスタックに近接する基板の部分上に二酸化シリコンの層を形成するステップと、
（ｃ）  二酸化シリコンの層を異方的にエッチングしてゲートスタックの水平表面から二酸化シリコンを除去し、上述の部分で基板を露出し、それによりスタック側壁を形成するステップと、
（ｄ）  ゲートスタックおよび基板の露出された部分上にマスキング材料からなる層を形成するステップと、
（ｅ）  マスキング材料からなる層をパターニングし、マスキング材料からなりパターニングされた層を現像してソース領域が形成されるべき基板の選択された部分を露出するステップと、
（ｆ）  マスキング材料からなる層の上および基板の上述の選択された部分上に固体ソース材料からなる層を形成するステップとを含み、固体ソース材料は第１および第２のドーパントイオンでドープされ、上述の方法はさらに、
（ｇ）  熱処理を行なうステップを含み、固体ソース材料からなる層から上述の第１および第２のドーパントイオンは、基板の上述の部分内に拡散し、それにより、第１および第２のソース領域を形成し、上述の第１のソース領域は前記第２のソース領域内にある。
第１のドーパントイオンはリンイオンであることが好ましく、第２のドーパントイオンはヒ素イオンであることが好ましい。
この発明を実現する方法は、最小のゲートエッジリフティングでフラッシュメモリセルを提供する。
【００２８】
この発明の特徴と考えられる新規な特徴は、前掲の特許請求の範囲に記載されている。しかしながら、この発明そのものに加え、使用の好ましい態様、そのさらなる目的と利点は、例示的な実施例の以下にある詳細な説明を参照し、添付の図面とともに読むことにより、最もよく理解されるであろう。
【００２９】
【発明を実施するための態様】
次に、この発明を実施するために発明者が現在企図する最良の態様を示す、この発明の特定の実施例を詳細に参照する。
【００３０】
図２Ａ−２Ｄはフラッシュメモリ素子を製造するための先行技術のプロセスの一部を示す。図２Ａは、基板２０２を含むフラッシュメモリセルの部分２００を示し、基板２０２の表面上にトンネル酸化物の層２０４が形成されている。ゲートスタックとして公知の構造２０６がトンネル酸化物の層２０４上に形成される。半導体製造技術では公知であるが、ゲートスタック２０６構造は、フローティングゲート２０８となるポリシリコン層と、酸化シリコンの薄い層、窒化シリコンの薄い層、および酸化シリコンの薄い層であるＯＮＯの層２１０と、コントロールゲート２１２となるポリシリコン層とを形成することによって形成される。さまざまな材料からなる層が形成された後、図２Ａで示されるように、エッチングのプロセスによりゲートスタックを形成する。
【００３１】
図２Ｂは、図２Ａで示されるフラッシュメモリ素子の部分２００の、酸化プロセスの後を示し、酸化プロセスは、ゲートスタック上に酸化物の保護層２１４を形成する働きをし、露出されたシリコン表面上に形成される酸化物の薄い層２１４を形成することにより、フローティングゲート２０８およびコントロールゲート２１２を形成するポリシリコン材料からなる露出された端部を特に保護する。しかしながら、酸化プロセスは、２１６で示されるようにゲートエッジリフティングを生じさせ、２１８で示されるように、トンネル酸化物の層２０４の一部の下に酸化物を形成する。半導体製造技術において公知であるが、基板は薄くドープされたシリコンから形成され、実線２２０および２２２で示されるように酸化するものである。点線２２４はシリコン基板２０２の本来の輪郭を示す。点線２２６はトンネル酸化物２０４の本来の輪郭を示す。
【００３２】
図２Ｃは、図２Ｂで示されるフラッシュメモリ素子の部分２００を示し、矢印２２８は二重拡散ソース領域およびドレイン領域を形成する基板２０２内へのさまざまなイオン注入を示す。半導体製造技術では公知であるが、基板内にリンイオンを注入して二重拡散ソース領域のｎ領域を形成するのに２回以上のイオン注入を行ってよく、基板内にヒ素イオンを注入してフラッシュメモリ素子の二重拡散されたソース領域およびドレイン領域のｎ＋領域を形成するのに更なるイオン注入を行ってもよい。
【００３３】
図２Ｄは、図２Ｃで示されるフラッシュメモリ素子の部分２００のアニールプロセスの後を示し、アニールプロセスは、リンおよびヒ素イオンを基板２０２に追いやり、リンの注入されたソース領域２３０およびヒ素の注入されたソース領域２３２を形成する。アニールプロセスはさらなる酸化を引起し、それにより酸化物の層は厚みを増す。アニールは、ドーパントイオンの注入の間に受けた損傷を修復するための酸化プロセスである。この酸化によりゲートエッジリフティングが増大する、というのも、注入によるドーパントの高不純物濃度により、酸化が強まるからである。点線２３８は第１の酸化から生じた酸化物層２１４の本来の厚みを示し、線２４０は酸化物の層の増した厚みの輪郭を示す。アニールプロセスはさらに、２４２で示されるようにゲートエッジリフティングの増大も引起す。半導体製造技術では公知であるが、リンイオンはヒ素イオンより容易に移動し、リンイオンおよびヒ素イオンを両方含む領域内に１回のアニールを行うだけで、領域２３０および２３２によって示される二重拡散領域が得られる結果となる。円２３４内に示されるように、２３６で示される電子がファウラー−ノルドハイム消去過程の間に、フローティングゲート２０４からソース領域２３２へ、トンネル酸化物２０４を横切ってトンネルする必要のある領域内で、ソース端部のトンネル酸化物は厚みを増す。フラッシュメモリ技術では公知であるが、電子はトンネル酸化物２０４を横切り、ヒ素イオンの注入された二重拡散ソース領域の部分へトンネルする。上で論じたように、電子はより厚いトンネル酸化物を通ってトンネルしなければならないが、その酸化物は、上でも論じたようにメモリセルごとに異なるおそれがあり、各メモリセルが異なる消去特性を有する可能性を引起す。さらに、電子は二重拡散ソース領域の、ヒ素の注入された部分へトンネルするので、二重拡散ソース領域のリンの注入された領域はトンネル酸化物の下にさらに追いやられ、最小の、必要とされるチャネル長を維持するためには、メモリセルのサイズを減じることができない。したがって、第２のアニール／酸化プロセスを含まない１プロセスにより、より小さなメモリセルおよびより少ないゲートエッジリフティングが可能になるであろうことが明らかとなるはずである。
【００３４】
図３Ａ−３Ｈは、この発明に従う、フラッシュメモリ素子の製造のためのプロセスの一部を示す。図３Ａは基板３０２を含むフラッシュメモリ素子の部分３００を示し、トンネル酸化物の層３０４が基板３０２の表面上に形成されている。ゲートスタックとして公知の構造３０６がトンネル酸化物の層３０４上に形成される。半導体製造技術では公知であるが、ゲートスタック３０６構造は、フローティングゲート３０８となるポリシリコン層と、酸化シリコンの薄い層、窒化シリコンの薄い層、および酸化シリコンの薄い層であるＯＮＯの層３１０と、コントロールゲート３１２となるポリシリコン層とを形成することによって、形成される。さまざまな材料からなる層が形成された後、図３Ａで示されるように、エッチングのプロセスによりゲートスタックを形成する。
【００３５】
図３Ｂは、図３Ａで示されるフラッシュメモリ素子の部分３００の酸化プロセスの後を示し、酸化プロセスは、ゲートスタック上の酸化物の保護層３１４を形成する働きをし、露出されたシリコン表面上に形成される酸化物の薄い層３１４を形成することにより、フローティングゲート３０８およびコントロールゲート３１２を形成する、ポリシリコン材料からなる露出された端部を特に保護する。先行技術のプロセスとは対照的に、酸化物の薄い層３１４は先行技術のプロセスで形成された、対応する酸化物の層２１４（図２Ｂ）より、きわめて薄くできるのは注目される。酸化物の層３１４をきわめて薄くできるので、酸化プロセスを一層短縮することが可能で、その結果、３１６で示されるゲートエッジリフティングは、先行技術のプロセスで生じたもの（２１６図２Ｂ）よりきわめて少ない。さらに、トンネル酸化物の層３０４の下に形成される酸化物もまた、先行技術のプロセスで生じたもの（２１８図２Ｂ）よりきわめて少ない。より少ないゲートエッジリフティングとトンネル酸化物の下での酸化物のより少ない成長との組み合わせにより、先行技術のプロセスで得たもの（２０４図２Ｂ）より薄いトンネル酸化物層３０４を結果として生ずる。基板３０２およびトンネル酸化物３０４の本来の輪郭は、それぞれ点線３２４および３２６によって示される。
【００３６】
図３Ｃは、図３Ｂで示されるフラッシュメモリ素子の部分３００の異方性エッチングプロセスの後を示し、そのプロセスにより水平表面上で露出された酸化物材料を除去する。したがって、コントロールゲート３１２の表面上の層３１４の部分は、基板３０２の表面上の３２８および３３０での層３１４の部分と同様に除去される。
【００３７】
図３Ｄは、図３Ｃで示されるフラッシュメモリ素子の部分３００を示し、マスク３３４がフラッシュメモリ素子の部分３００の表面の一部の上に形成されている。マスクは、フラッシュメモリ素子の部分３００の、ソース領域以外の部分の保護層を形成する。固体ソース材料からなる層３３６はフラッシュメモリ素子の部分３００の表面上に形成される。リン（Ｐ）イオンおよびヒ素（Ａｓ）イオンの双方が埋込まれた層３３６が示されているが、固体ソース材料には、リンイオンおよびヒ素イオンが、層３３６が形成されるときに埋込まれていてもよく、または、リンイオンおよびヒ素イオンを、層３３６が形成された後で同時にまたは別々の過程の間に埋込んでもよいことが理解されるはずである。たとえば、層３３６はリンイオンだけで形成することができ、後のアニールプロセスにおいて、リンイオンを基板内に追いやることが可能であり、層３３６は除去されて新しい層が形成され、ヒ素イオンが注入され、その後ヒ素イオンをアニールプロセスにより基板内に追いやることが可能である。
【００３８】
図３Ｅは、矢印３３８によって示されるアニールプロセスが行われている、図３Ｄで示されるフラッシュメモリ素子の部分３００を示し、そのプロセスは、固体ソース材料３３６内に埋込まれたイオンを、矢印３４０によって示されるように、基板内に追いやる。
【００３９】
図３Ｆは、図３Ｅに示されるフラッシュメモリ素子の部分３００を示し、二重拡散ソース領域３４２が浅い領域３４４およびより深い領域３４６で形成されている。
【００４０】
図３Ｇは、図３Ｆで示されたフラッシュメモリ素子の部分３００を示し、固体ソース材料からなる第２の層３４８がフラッシュメモリ素子の部分３００の表面上に形成されている。示されている固体ソース材料からなる第２の層３４８はヒ素（Ａｓ）イオンを有するが、ヒ素イオンは、固体ソース材料からなる層３４８が形成されるときその中にあるか、固体ソース材料からなる層３４８内に後で埋込まれるかのいずれかである。矢印３５０はフラッシュメモリ素子の部分３００がアニールプロセスを受けていることを示し、そのプロセスはヒ素（Ａｓ）イオンを固体ソース材料からなる層３４８から基板３０２内へ追いやる。ヒ素イオンは浅く形成された二重拡散ソース領域３４２内に追いやられ、二重拡散ソース領域３４２の領域３４４内のヒ素濃度を高める。ヒ素イオンはまた、ドレイン領域が形成される領域３５２内の基板３０２内へ追いやられる。
【００４１】
図３Ｈは、図３Ｇに示されるフラッシュメモリ素子の部分３００を示し、固体ソース材料からなる第２の層３４８が除去され、二重拡散ソース領域３４２がヒ素注入領域３４４とリン注入領域３４６とによって完全に形成されている。円３５４は電子３５６がフローティングゲート３０８からトンネル酸化物３０４を通って二重拡散ソース領域３４２のヒ素注入領域３４４へトンネルする領域を示す。トンネル酸化物３０４の厚みは増しておらず、メモリ素子を縮小することができ、依然として電子３５６が厚みの増していないトンネル酸化物３０４を通ってトンネルできるのは注目される。トンネル酸化物３０４の厚みは増していない、というのも注入のプロセスがないために、第２の酸化を行なって注入プロセスの損傷を修復する必要がないからである。
【００４２】
要約すると、この発明は、先行技術の限界を克服し、最小のゲートエッジリフティングまたはゲートエッジリフティングの全くないフラッシュメモリセルに対する必要性を満たす。フラッシュメモリセルの上述の製造方法は、最小のゲートエッジリフティングでフラッシュメモリセルを提供する。
【００４３】
この発明の実施例の上述の説明は、例示および説明の目的で示される。網羅的にしたり、この発明を開示されたものと寸分違わぬ形態に限定することは、意図されていない。明らかな変更または変形が上の教示に照らして可能である。実施例は、この発明の原理の最良の例示とその実際の適用とをもたらすよう選ばれて説明され、それにより、当業者はさまざまな実施例において、およびさまざまな変更を伴って、企図された特定の使用法に適するようにこの発明を使用することができる。すべてのこのような変更および変形は、前掲の特許請求の範囲が、公平に、合法的に、公正に権利を受ける幅に従って解釈されたときに上記特許請求の範囲により定められる発明の範囲内にある。
【図面の簡単な説明】
【図１】  典型的なフラッシュメモリセルの構造を示す図である。
【図２Ａ】  フラッシュメモリ素子の製造のための先行技術のプロセスの一部を示す図であり、基板と、基板上に形成されるトンネル酸化物の層と、トンネル酸化物の層上に形成され、フローティングゲート、ＯＮＯ層およびコントロールゲートからなる「ゲートスタック」とを含む、フラッシュメモリ素子の一部を示す図である。
【図２Ｂ】  フラッシュメモリ素子の製造のための先行技術のプロセスの一部を示す図であり、図２Ａで示されるフラッシュメモリ素子の部分を示し、酸化プロセスの後、ゲートスタック上に酸化物の薄い層を形成し、後のイオン注入プロセスからゲートスタックを保護している図である。
【図２Ｃ】  フラッシュメモリ素子の製造のための先行技術のプロセスの一部を示す図であり、図２Ｂで示されるフラッシュメモリ素子の部分を示し、イオン注入を行って、ソースおよびドレイン領域を形成している図である。
【図２Ｄ】  フラッシュメモリ素子の製造のための先行技術のプロセスの一部を示す図であり、図２Ｃで示されるフラッシュメモリ素子の部分を示し、アニールプロセスの後、注入されたイオンを基板内に送り、ソースおよびドレイン領域を形成している図である。
【図３Ａ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、基板と、基板上に形成されるトンネル酸化物の層と、トンネル酸化物の層上に形成され、フローティングゲート、ＯＮＯ層およびコントロールゲートからなる「ゲートスタック」とを含む、フラッシュメモリ素子の一部を示す図である。
【図３Ｂ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、図３Ａで示されるフラッシュメモリ素子の部分を示し、酸化プロセスの後、ゲートスタック上に酸化物の薄い層を形成し、後のプロセスからゲートスタックを保護している図である。
【図３Ｃ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、図３Ｂで示されるフラッシュメモリ素子の部分の異方性エッチングの後を示す図である。
【図３Ｄ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、図３Ｃで示されるフラッシュメモリ素子の部分を示し、固体ソース材料からなる層がフラッシュメモリ素子の部分の表面上に形成されている図である。
【図３Ｅ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、図３Ｄで示されるフラッシュメモリ素子の部分を示し、アニールプロセスにより、ドーパントを固体ソース材料から基板内へと追いやり、フラッシュメモリ素子のソース領域を形成している図である。
【図３Ｆ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、図３Ｅで示されるフラッシュメモリ素子の部分を示し、固体ソース材料が除去され、二重拡散ソース領域が基板内に浅く形成されている図である。
【図３Ｇ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、図３Ｆで示されるフラッシュメモリ素子の部分を示し、固体ソース材料からなる第２の層がフラッシュメモリ素子の部分の表面上に形成され、ドーパントを固体ソース材料から基板内へと送るプロセスを受けてソース領域に加え、フラッシュメモリ素子のドレイン領域を形成している図である。
【図３Ｈ】  この発明に従ったフラッシュメモリ素子の製造のためのプロセスの部分を示す図であり、図３Ｇで示されるフラッシュメモリ素子の部分を示し、固体ソース材料からなる第２の層が除去され、フラッシュメモリ素子の二重拡散ソース領域およびドレイン領域が完全に形成されている図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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