(57)【特許請求の範囲】
【請求項１】
第１部品回路と、該第１部品回路との間でデータを授受する第２部品回路と、該第２部品回路が前記第１部品回路の前記データをアクセスする頻度を該データの授受を行う経路内に設けられた先入れ先出しバッファメモリが単位時間内に一杯または空になる回数から求める手段とを備える携帯電子装置の動作クロック制御方法において、前記アクセスする頻度に応じて前記第１部品回路の動作クロックの周波数変更を行うと共に前記データの転送ワード長も変更する携帯電子装置の動作クロック制御方法。
【請求項２】
請求項１に記載の携帯電子装置の動作クロック制御方法であって、前記周波数変更を行う期間の残時間を計数し、該残時間と前記アクセスする頻度とに応じて前記周波数変更を行う携帯電子装置の動作クロック制御方法。
【請求項３】
第１部品回路と、該第１部品回路との間でデータを授受する第２部品回路と、該第２部品回路が前記第１部品回路の前記データをアクセスする頻度を該データの授受を行う経路内に設けられた先入れ先出しバッファメモリが単位時間内に一杯または空になる回数で計数する計数手段とを備える携帯電子装置において、請求項１又は請求項２のいずれかに記載の動作クロック制御方法をハードウェアで実行する制御回路を備える携帯電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタルカメラや携帯電話機等の携帯電子装置及びその動作クロック制御方法に係り、特に、負荷状況に応じて動作クロックをリアルタイムに制御して低消費電力化を図るのに好適な携帯電子装置及び動作クロック制御方法に関する。
【背景技術】
【０００２】
デジタルカメラや携帯電話機等の携帯電子装置は、電池を駆動源とする関係で低消費電力化を図る必要がある。このため、例えば下記の特許文献１記載の従来技術では、ＣＰＵとＤＭＡコントローラとを備えるパーソナルコンピュータにおいて、ＤＭＡコントローラが動作状態となりＣＰＵが非動作状態となる状況下ではＣＰＵの動作クロックを停止させ、低消費電力化を図っている。しかし、ＣＰＵの動作クロックを停止させることができない場合には、低消費電力化を図ることができない。
【０００３】
このため、電子装置を構成する様々な構成部品の動作周波数を個別的に変更し、低消費電力化を図ることが従来から行われている。この制御を行うため、従来は、各構成部品の処理が単位時間内に終わるか否かを実験的あるいは計算やシミュレーションで予め求め、各構成部品の動作周波数をソフトウェアで規定する様にしている。
【０００４】
【特許文献１】特開平８―８３１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電子装置を構成する各構成部品の制御をソフト的に行う場合、電子装置の負荷状況をリアルタイムに監視することができないため、大きな処理単位や機能，動作モード毎に予め動作周波数を決めざるを得ず、きめ細かな低消費電力化，一層の低消費電力化を図ることができないという問題がある。
【０００６】
また、実験やシミュレーションで動作周波数を決定する必要があるため、最終決定までに試行錯誤が繰り返され、電子装置の開発工数が増大してしまうという問題もある。
【０００７】
本発明の目的は、開発工数が少なくて済み、且つ、一層の低消費電力化を図ることができる携帯電子装置及び動作クロック制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の携帯電子装置の動作クロック制御方法は、第１部品回路と、該第１部品回路との間でデータを授受する第２部品回路と、該第２部品回路が前記第１部品回路の前記データをアクセスする頻度を該データの授受を行う経路内に設けられた先入れ先出しバッファメモリが単位時間内に一杯または空になる回数で求める手段とを備える携帯電子装置の動作クロック制御方法において、前記アクセスする頻度に応じて前記第１部品回路の動作クロックの周波数変更を行うと共に前記データの転送ワード長も変更することを特徴とする。
【００１０】
本発明の携帯電子装置の動作クロック制御方法は、前記周波数変更を行う期間の残時間を計数し、該残時間と前記アクセスする頻度とに応じて前記周波数変更を行うことを特徴とする。
【００１１】
本発明の携帯電子装置は、第１部品回路と、該第１部品回路との間でデータを授受する第２部品回路と、該第２部品回路が前記第１部品回路の前記データをアクセスする頻度を該データの授受を行う経路内に設けられた先入れ先出しバッファメモリが単位時間内に一杯または空になる回数で計数する計数手段とを備える携帯電子装置において、上記のいずれかに記載の動作クロック制御方法をハードウェアで実行する制御回路を備えることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、クロック制御の一部をハードウェア化し、リアルタイムに監視した負荷状況に応じて動作クロック制御を行うため、開発工数を短縮することができ、また、ソフトウェアが複雑になることを防止することができ、更に一層の低消費電力化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２３】
（第１実施形態）
図１は、本発明の一実施形態に係る携帯電子装置、図示する例では、デジタルカメラの機能ブロック図である。このデジタルカメラ１０は、撮影レンズ１１と、撮影レンズ１１の背部に設置された固体撮像素子（例えば、ＣＣＤ型固体撮像素子）１２と、固体撮像素子１２の出力信号を処理する前処理部（アナログフロントエンド（ＡＦＥ），アナログデジタル変換（Ａ／Ｄ）等）１３と、この後段に置かれたデジタルスチルカメラ（ＤＳＣ）用ＬＳＩ１４と、ＬＳＩ１４にバス１５で接続されたＲＯＭ１６及びＤＲＡＭ（ＳＤＲＡＭ）１７と、デジタルカメラ１０の各部に電力を供給する充電池１８とを備える。
【００２４】
ＤＳＣ用ＬＳＩ１４は、前処理部１３から出力される撮像画像データを取り込んで画像処理する画像信号処理部２１と、このデジタルカメラ１０の全体を統括制御するＣＰＵ２２と、詳細は後述するメモリ制御回路２３及びクロック制御回路２４と、ＤＭＡコントローラ（ＤＭＡＣ）２９とを備える。
【００２５】
画像信号処理部２１とＣＰＵ２２とＤＭＡコントローラ２９とはＤＭＡバス２５によって相互接続され、ＤＭＡコントローラ２９とメモリ制御回路２３とは信号線２５ａによって接続され、メモリ制御回路２３は上記のバス１５にも接続される。クロック制御回路２４はメモリ制御回路２３に接続されると共にＣＰＵ２２とも接続される。
【００２６】
ＤＭＡバス２５には、更に、画像圧縮伸張処理部２７と、外部記憶媒体との間をインタフェースするメディアインタフェース部２８と、外部のパソコン（ＰＣ）やプリンタ等に接続される外部通信制御部（ＵＳＢ）３０と、テレビモニタや液晶表示部等に接続されるエンコーダ／ＬＣＤ信号処理部３１と、Ｉ／Ｏポート３２とが接続される。
【００２７】
Ｉ／Ｏポート３２は、撮影レンズ１１の駆動部（図示せず）や固体撮像素子１２の駆動部（図示せず）が接続され、これらはＣＰＵ２２から駆動信号により制御される。前処理部１３は、ＣＰＵ２２とシリアルＩ／Ｏ３３を介して接続され、ＣＰＵ２２によって駆動制御される。また、ＣＰＵ２２には、Ｉ／Ｏポート３４が接続され、例えばユーザからの指示入力信号はこのＩ／Ｏポート３４を介してＣＰＵ２２に取り込まれる。
【００２８】
斯かる構成のデジタルカメラ１０では、ＣＰＵ２２はＲＯＭ１６内に格納されているプログラムを読み出して実行し、画像信号処理部（ＤＳＰ）２１はメインメモリとなるＤＲＡＭ１７を使って画像処理を行う。これらの画像処理の詳細は通常のデジタルカメラにおける画像処理と同様である。
【００２９】
ＤＭＡバス２５に接続された各処理部２１，２２，２７，２８，３０，３１が画像データを必要とした場合、これら各処理部とＤＲＡＭ１７との間で大量の画像データの送受がＤＭＡコントローラ２９及びメモリ制御回路２３を介して行われる。このとき、メモリ制御回路２３は、詳細は後述する様にしてバス１５の負荷状況を監視し、監視結果によりクロック制御回路２４を制御することで、各部、本実施形態では特にＤＲＡＭ１７の動作クロックの周波数を制御する。即ち、必要時のみ動作クロックを高め、不要時には動作クロックの周波数を下げて低消費電力化を図る。
【００３０】
図２は、メモリ制御回路（メモリコントローラ）２３の構成図である。メモリ制御回路２３は、多数のＦＩＦＯ（先入れ先出しバッファメモリ）４１，４２を備えている。デジタルカメラが多機能な程、ＦＩＦＯ４１，４２の数は多く設けられ、各ＦＩＦＯ４１，４２がセレクタ（ＳＥＬ）４３に接続され、セレクタ４３が、バス１５を介してＤＲＡＭ１７に接続される。セレクタ４３には、ＤＲＡＭ１７と接続するＦＩＦＯを選択するバスアービタ４４が接続される。
【００３１】
図示する例では、３つのＦＩＦＯ４１すなわち３チャネル（ＣＨ）のバッファメモリ４１が専用バス４７（この専用バス４７は図１では図示省略されている。）に接続され、３つのＦＩＦＯ４２すなわち３チャネル（ＣＨ）のバッファメモリ４２がデータ接続線２５ａによりＤＭＡコントローラ２９に接続される。
【００３２】
本実施形態のメモリ制御回路２３には、各ＦＩＦＯ４２の状況を監視するカウンタ兼シーケンサ４５が設けられ、カウンタ兼シーケンサ４５の監視結果によってクロック制御回路２４が各部に供給する動作クロックの周波数を制御する様になっている。
【００３３】
ＦＩＦＯ４２は、ＤＭＡコントローラ２９に接続されたＦＩＦＯであり、これに対し、ＦＩＦＯ４１は、専用バス４７に接続されたＦＩＦＯである。専用バス４７を介して行われるデータ送受は、ＣＰＵ２２が介在するデータ送受であり、ＤＭＡコントローラ２９を介して行われるデータ送受は、ＣＰＵ２２が介在しないデータ送受である。本実施形態では、ＣＰＵ２２が介在しないデータ送受を監視し、バス１５の負荷状況に応じて、各部のクロック周波数の制御を行う。
【００３４】
図２に示すカウンタ兼シーケンサ４５は、図示する例では３ＣＨのＦＩＦＯ４２のフル（Full）状態への遷移回数またはエンプティ（Empty）状態への遷移回数を計数するフラグカウンタと、この計数結果に応じてクロック制御回路２４に指令を出力するクロック制御部とを備える。フラグカウンタのカウント結果は、メモリ（ＤＲＡＭ）１７に対するアクセスの混雑度の目安となり、バス１５の負荷を表す。
【００３５】
図３は、図２に示すカウンタ兼シーケンサ４５が行う処理手順を示すフローチャートである。デジタルカメラに電源が投入され、撮影モードとするか或いは再生モードとするか等、各種モードが選択され或いは切り替えられる毎にこのフローチャートが起動される。
【００３６】
起動されると、先ずステップＳ１で、ＤＲＡＭ１７のメモリ駆動モード，駆動速度，駆動タイミング，規準値等の初期設定が行われる。規準値とは、ＤＭＡ転送タスクがこの規準値時間内に処理できるかそれとも処理できずに遅れるかの判断基準となる値であり、その値はモードによって異なり、また、転送要求の相手先によっても変わる。
【００３７】
次のステップＳ２では、ＣＰＵ２２やＤＭＡコントローラ２９によるＤＲＡＭ１７へのメモリアクセスのリクエスト受付を開始し、ステップＳ３で、実際にリクエストがあるか否かを待機する。
【００３８】
以下、ＣＰＵからのメモリアクセスはＦＩＦＯ４１を介して行い、ＤＭＡコントローラ２９からのメモリアクセスはＦＩＦＯ４２を介して行うが、メモリアクセスの頻度はＤＭＡコントローラ２９からの方が多いため、このカウンタ兼シーケンサ４５は、ＦＩＦＯ４２の状態を監視して、ＤＲＡＭ１７の動作クロックの制御を行う。
【００３９】
ステップＳ３でリクエスト有りとなった場合、先ず、３チャネルのＦＩＦＯ４２に空きチャネルがあるか否かを判定し（ステップＳ４）、空きチャネルが無い場合には空きチャネルができるまで待機する。空きチャネルが有る場合にはステップＳ５に進み、空きチャネルのＦＩＦＯ４２にアクセスを開始する。
【００４０】
次にアクセスが終了したか否かを判定し（ステップＳ６）、終了した場合にはステップＳ３に戻る。終了していない場合には、ステップＳ７に進み、ＦＩＦＯが一杯（Full）になっているか否かを判定する。ＦＩＦＯが一杯になっていない場合（判定結果がＮＯ）にはステップＳ５に戻ってメモリアクセスを継続し、ＦＩＦＯが一杯になった場合（判定結果がＹＥＳ）にはステップＳ８に進み、フラグカウンタの計数値をカウントアップする。
【００４１】
ステップＳ８の次には、ＦＩＦＯが空（Empty）であるか否かを判定し（ステップＳ９）、空で無い場合には所定時間待機した（ステップＳ１０）後に再びステップＳ９に戻り、空の場合にはステップＳ５に戻る。
【００４２】
尚、ステップＳ７，Ｓ８では、ＦＩＦＯが一杯（フル）になった遷移回数をカウントしたが、ＦＩＦＯが空になる遷移回数をカウントしても、その計数値はメモリアクセスの頻度すなわちバス１５の負荷状況を表すので、どちらを計数しても良い。
【００４３】
図４は、カウンタ兼シーケンサ４５のクロック制御部が行う処理手順を示すフローチャートである。先ず、ステップＳ１１で、規準値を図３のステップＳ１で設定した初期設定値にし、次のステップＳ１２で、ステップＳ８でカウントした計数値ｎを読み出す。
【００４４】
そして、この計数値ｎが「２」以上であるか否かを判定し（ステップＳ１３）、２≦ｎの場合にはアクセス頻度が高いと判断して次のステップＳ１４に進み、待機データを減らすべくメモリ１７の動作クロック周波数を上げ、次に、ステップＳ１５で、規準期間が満了したか否か即ちそのメモリアクセスによるＤＭＡ転送が完了したか否かを判定する。
【００４５】
この様に、待機データの量をカウンタの計数値でリアルタイムに判断し、待機データの量に応じてクロック周波数を制御するため、従来の様な事前の実験結果等に基づいて作成したソフトウェアによる制御よりも迅速且つ効率的にデータ転送を行うことが可能となる。
【００４６】
ステップＳ１５の判定の結果、規準期間が満了していない場合にはＤＭＡ転送中（ＦＩＦＯ４２の使用中）であると判断できるためステップＳ１２に戻る。ステップＳ１３における判定の結果が否定（ＮＯ）の場合にはステップＳ１３からステップＳ１４を飛び越してステップＳ１５に進み、クロック周波数を上げる制御は行わない。
【００４７】
ステップＳ１５の判定の結果、規準期間が満了し、今回のＤＭＡ転送が完了したと判断した場合にはステップＳ１６に進み、カウンタをリセットして０（零）に戻すと共にクロック周波数を元に戻し、ステップＳ１１に進む。
【００４８】
ステップＳ１３では「２」を待機データの有無の判断基準としたが、この値「２」は、勿論、ＦＩＦＯ４２の本数や動作モードによって適宜設定値を変更できるようにすることはいうまでもない。これは以下の実施形態でも同様である。
【００４９】
図５は、上述した制御を応用してメモリ１７の動作クロック周波数の変化させたときの図である。最下段に示すＤＲＡＭ１７の動作クロックの周波数は、図示する例では、１つのＦＩＦＯがフルになったとき、低周波から高周波に周波数アップされ、２つのＦＩＦＯがフルになったときは高周波のままとなり、３つのＦＩＦＯが共にフルになったとき、高周波から高々周波に更に周波数アップされ、いずれのＦＩＦＯもフルでなくなったとき、元の低周波に戻される。
【００５０】
この様に、待機データの量が多くなったと判断できるときだけ動作クロックの周波数を上げ、待機データが無くなったときあるいは少なくなったとき、動作クロックの周波数を低周波とすることで、低消費電力化を図ることができる。
【００５１】
（第２実施形態）
図６は、本発明の第２実施形態に係るメモリ制御回路２３の構成図である。この実施形態でも、その基本制御手順は、図３，図４と同じである。
【００５２】
この実施形態では、図２の実施形態と同様に、カウンタ兼シーケンサ４５がフラグカウンタの計数値に基づいてクロック制御回路２４にクロック制御信号を送ってクロック周波数の制御を行うが、このとき、その変化幅や上下限をテーブルデータ５１としてカウンタ兼シーケンス部４５が保持し、このテーブルデータ５１を参照してクロック制御を行う構成になっている。これにより、本実施形態では、第１実施形態に比べて、クロック周波数の最適化が容易となる。
【００５３】
図示する例では、テーブルデータ５１として、詳細は後述する包絡線データ及びクロック周波数変更条件のパラメータデータを有し、包絡線データが所定のクロック周波数変更条件に達したときクロック周波数を所要値だけ上げ、あるいは下げる様になっている。この包絡線データは、動作直後にはディフォルト値が使用されるが、一定期間毎に実際の包絡線データを取得してテーブルデータ５１を上書きし、また、ログファイルとして保存しておき、次回の制御でのディフォルト値として使用される。
【００５４】
図７は、一定期間毎に実際に作成される包絡線データの取得処理手順を示すフローチャートである。先ず、ステップＳ２１で、規準期間Ｔを検出する。この規準期間Ｔは、例えば、図８に示す水平同期期間ＨＤあるいは垂直同期期間ＶＤとする。
【００５５】
次に、規準期間Ｔを例えば１０分割する時間ｔを計数するタイマをスタートさせ（ステップＳ２２）、タイマが計数終了するのを待機する（ステップＳ２３）。タイマが時間ｔを計数する間に、図３のステップＳ８でカウントアップされたフラグカウンタの計数値ｎを読み出し（ステップＳ２４）、この計数値ｎをテーブルデータとして記録する（ステップＳ２５）。
【００５６】
次のステップＳ２６では、規準期間Ｔが終了したか否かを判定し、終了していない場合には以上のステップＳ２２〜Ｓ２５を繰り返すことで、即ち、図８に示す各時間ｔ毎のフラグカウンタの計数値ｎを求めることで、規準期間Ｔにおける包絡線データＡを得ることができる。
【００５７】
この包絡線データＡをログファイルとして作成し（ステップＳ２７）、保存すると共に、上記のディフォルト値を書き換えることで、システム動作における実際のバスの混雑度を精確，詳細に反映したクロック制御を行うことが可能となる。
【００５８】
（第３実施形態）
図９は、本発明の第３実施形態に係るメモリ制御回路２３の構成図である。本実施形態でも基本制御手順は図３，図４と同じである。
【００５９】
ＤＭＡ転送で用いられるチャネルは、図示する例では３チャネル（ＣＨ）あり、カウンタ兼シーケンサ４５は、チャネル毎の個別のアクセス頻度も計数しており、ＤＭＡコントローラ２９は、カウンタ兼シーケンサ４５から指示されるチャネル毎のアクセス頻度に基づき、チャネルの優先度を変更する。即ち、図１０（ａ）に示す様に、優先順位が２番目の第２ＣＨのアクセス頻度が一番になった場合には、図１０（ｂ）に示す様に、第２ＣＨの優先順位も１番に変更する。
【００６０】
図１１は、優先順位を変更する処理手順を示すフローチャートである。先ず、ステップＳ３１で、図３のステップＳ１で初期設定された規準値を検出する。次のステップＳ３２では、図３のステップＳ８でカウントアップされたフラグカウンタの計数値ｎを読み出し、次に、各ＤＭＡチャネル毎のアクセス頻度を記録する（ステップＳ３３）。
【００６１】
次のステップＳ３４では、カウンタ計数値ｎが２≦ｎであるか否かを判定し、否定（ＮＯ）の場合にはステップＳ３２に戻る。肯定（ＹＥＳ）の場合には、図４のステップＳ１４でクロック周波数を上げると共に、図１１のステップＳ３５で、ＤＭＡチャネルの優先度をアクセス頻度に応じて変更する。
【００６２】
次のステップＳ３６では、ＤＭＡ転送が完了したか否かを判定し、ＤＭＡ転送が完了していない場合には次にステップＳ３１で検出した規準値に対応する規準期間が満了したか否かを判定する（ステップＳ３７）。
【００６３】
ＤＭＡ転送が完了しておらず（ステップＳ３６の判定結果が否定）、且つ、規準期間が満了していない（ステップＳ３７の判定結果が否定）場合には、ステップＳ３２に戻る。ＤＭＡ転送が完了しておらず（ステップＳ３６の判定結果が否定）、且つ、規準期間が満了した（ステップＳ３７の判定結果が肯定）場合には、次にステップＳ３８に進み、フラグカウンタをリセットすると共にＤＭＡ優先度をディフォルト値に戻してからステップＳ３１に戻る。ステップＳ３６の判定の結果、ＤＭＡ転送が完了した場合にはステップＳ３７を飛び越してステップＳ３８に進む。
【００６４】
この実施形態によれば、フラグカウンタの計数値ｎが「２」以上となったとき、クロック周波数を変更すると共に、リクエストを出しているＤＭＡチャネルのアクセス頻度に対応させてその優先度を変更しており、より一層の最適化を図ることができる。
【００６５】
また、ＤＭＡ転送の完了時点でクロックを元に戻すため、消費電力の無駄を省くことが可能となり、更には、複数のＤＭＡ転送が動作している場合に、周波数の高い方の設定を生かすようにしたり、複数動作時のチャネルの組み合わせ毎のテーブル（例えば、第２実施形態の様なテーブルデータ）を持つようにすることで、応答性を一層高めることが可能となる。
【００６６】
（第４実施形態）
図１２は、本発明の第４実施形態に係るメモリ制御回路２３の構成図である。基本制御手順は図３と同じであるが、本実施形態では、図４に変えて図１３の処理手順を用いる。
【００６７】
図１２に示す本実施形態では、図１では図示が省略されているタイミングジェネレータ（デジタルカメラの駆動タイミングを生成するタイミングジェネレータ）５２からのＤＭＡ転送開始タイミングを取得してスタートするタイマカウンタ５３を備え、カウンタ兼シーケンサ４５は、フラグカウンタの計数値と、このタイマカウンタ５３の計数値とに応じて、クロック制御回路２４にクロック制御指令を出力する構成になっている。
【００６８】
図１３において、先ず、ステップＳ４１で、図３のステップＳ１で初期設定された規準値を取得すると共にＤＭＡ転送開始タイミングからタイマカウンタ５３をスタートさせる。次のステップＳ４２で、フラグカウンタの計数値ｎを読み出し、次のステップＳ４３で、計数値ｎが２以上であるか否かを判定する。
【００６９】
２≦ｎが成立しない場合にはステップＳ４７に進み、２≦ｎが成立する場合にはステップＳ４３からステップＳ４４に進み、今度は、タイマカウンタの計数値Timerが所定の設定時間Ｋ／２以上であるか否かを判定する。
【００７０】
２≦ｎが成立し、待機データが発生している状態で且つタイマ計数値が所定の設定時間をカウントしていない場合には、ステップＳ４５に進み、まだ時間が残っていると判断してクロック周波数を１段だけ上げて高速にし、ステップＳ４７に進む。
【００７１】
２≦ｎが成立し、待機データが発生している状態で且つタイマ計数値が所定の設定時間をカウントしている場合には、ステップＳ４６に進み、残り時間が少なくなっていると判断してクロック周波数を２段上げて高々速にし、ステップＳ４７に進む。
【００７２】
即ち、本実施形態では、予め設定した時間以降で、依然としてＦＩＦＯの待機状態が続くときはクロック周波数を更に上げて高々速とし、一定時間内にＤＭＡ転送を終了させて処理の破綻を防いでいる。
【００７３】
次のステップＳ４７では、ＤＭＡ転送が完了したか否かを判定し、ＤＭＡ転送が完了していない場合には次にステップＳ４１で検出した規準値に対応する規準期間が満了したか否かを判定する（ステップＳ４８）。
【００７４】
ＤＭＡ転送が完了しておらず（ステップＳ４７の判定結果が否定）、且つ、規準期間が満了していない（ステップＳ４８の判定結果が否定）場合には、ステップＳ４２に戻る。
【００７５】
ＤＭＡ転送が完了した場合（ステップＳ４７の判定結果が肯定）、または、規準期間が満了した（ステップＳ４８の判定結果が肯定）場合には、次にステップＳ４９に進み、フラグカウンタをリセットすると共にクロック周波数をディフォルト値に戻し、ステップＳ４１に戻る。
【００７６】
（第５実施形態）
図１４は、本発明の第５実施形態に係るメモリ制御回路の構成図である。本実施形態では、タイミングジェネレータ５２から出力されるタイミング信号たとえばＤＭＡ転送開始タイミングを示す信号をトリガとしてカウンタ兼シーケンサ４５がクロック信号を計数し、この計数値に応じて周波数決定関数（例えば図１５）を算出し、この関数とフラグカウンタの計数値ｎとにより、クロック周波数の制御を行う。
【００７７】
このため、本実施形態では、メモリ制御回路２３内に関数決定回路５４を設けると共に、タイミングジェネレータ５２の出力信号をカウンタ兼シーケンサ４５及び関数決定回路５４に与える。
【００７８】
関数決定回路５４は、例えば、ｎ１を〔フラグカウンタ計数値＋１〕、ｎ２を現在のクロック数として、図１５の周波数決定関数を求める。
【００７９】
この実施形態によれば、クロック制御をきめ細かく行うことができ、スムースな周波数変更が可能となり、低消費電力化の他に電磁放射（ＥＭＩ：Electro Magnetic Interference）の低減を図ることが可能になる。
【００８０】
（第６実施形態）
図１６は、本発明の第６実施形態に係るメモリ制御回路の構成図である。本実施形態のメモリ制御回路２３は、タイミングジェネレータ５２から出力される水平同期信号（ＨＤ）と垂直同期信号（ＶＤ）を取り込んでウインドウ信号を発生させカウンタ兼シーケンサ４５に出力するウインドウ生成回路５５を備える。
【００８１】
本実施形態によれば、規準値信号としてテレビジョンの同期信号を適用した場合、水平同期信号と垂直同期信号のブランキング期間と、映像期間とで動作クロック周波数を変更することができる。
【００８２】
これにより、消費電力の少ない特定の二次元領域に高速処理を集中させることができ、消費電力のピークを抑えたりすることが可能となる。また、処理を画像領域外の空間に分散させたりすることが可能となり、ノイズの低減も図ることができる。
【００８３】
（第７実施形態）
図１７は、本発明の第７実施形態に係るメモリ制御回路の構成図である。本実施形態のメモリ制御回路２３は、図１６の実施形態に加えて、ＣＰＵクロックモードテーブル５６とＳＤＲＡＭクロックモードテーブル５７とを備え、ウインドウ生成回路５５はウインドウ信号を各テーブル５６，５７に出力し、カウンタ兼シーケンサ４５は、各テーブル５６，５７を参照する様になっている。
【００８４】
本実施形態では、ＬＳＩ１４の外部に設けられるＳＤＲＡＭ１７に供給する動作クロック周波数と、ＬＳＩ１４の内部に設けられるＣＰＵ２２の動作クロック周波数とを独立に制御し、出力できるように２系統のシーケンサを設けている。
【００８５】
ウインドウ生成回路５５で生成されたウインドウの内部と外部で、例えば図１７中に記載したように、ＣＰＵクロック周波数とＳＤＲＡＭクロック周波数とを１：１や１：２に設定することで、内部処理中心の画像処理モードと、データ転送中心の画像処理モードとで、制御を細かく変更することが可能となり、画像処理効率が一層向上し、消費電力を低減することが可能となる。
【００８６】
例えば、被写体画像の全範囲（垂直ブランキング期間や水平ブランキング期間も含める全範囲）を示すウインドウを第１ウインドウとしたとき、カメラ背面等に設けられる液晶表示部に表示する範囲や、ファインダ内に表示する範囲は、第１ウインドウ全体ではなくその一部の狭い範囲（上記のブランキング期間を除いた範囲或いはそれより狭い範囲：第２ウインドウとする。）だけを表示する。この場合、第２ウインドウの内側のデータ処理つまりデータ転送だけ高速に行い、第２ウインドウの外側のデータ転送は低速で行う。
【００８７】
（第８実施形態）
図１８は、本発明の第８実施形態に係るメモリ制御回路の構成図である。本実施形態のメモリ制御回路２３は、ウインドウ生成回路５５を備えるが、ウインドウ生成回路５５への入力信号として、デジタルカメラのシャッタボタン５９のスイッチ信号が入力される構成となっている。
【００８８】
本実施形態では、フォーカスロックや露出制御等を行うシャッタボタン５９の半押し状態を検出して、その前後で、使用するパラメータテーブルを変更する構成となっている。従来のデジタルカメラでは、この様な制御はＣＰＵ２２がソフト制御で行っていたが、この制御をハードウェアで行うことにより、高速なレスポンスが可能となり、カメラ動作のもたつき感を解消することができる。
【００８９】
図１９は、上述した制御の処理手順を示すフローチャートである。先ず、ステップＳ５１で、ディフォルトウインドウ毎のクロック設定を行い、次に初期設定された規準信号を検出し（ステップＳ５２）、フラグカウンタの計数値ｎを読み出す（ステップＳ５３）。
【００９０】
次のステップＳ５４では、シャッタボタンの状態が半押し状態か全押し状態か押していない状態かを判定し、押していない状態の場合にはステップＳ５３に戻る。
【００９１】
半押し状態の場合にはステップＳ５４からステップＳ５５に進み、半押し用ウインドウに変更し、半押し用ウインドウのクロック周波数に変更する。全押し状態の場合には、ステップＳ５４からステップＳ５６に進み、全押し用ウインドウに変更し、全押し用ウインドウに応じたクロック周波数に変更する。
【００９２】
ステップＳ５５，Ｓ５６の後はステップＳ５７に進み、ＤＭＡ転送が完了したか否かを判定する。ＤＭＡ転送が完了していない場合には次にステップＳ５２で検出した規準信号の期間が満了したか否かを判定する（ステップＳ５８）。
【００９３】
ＤＭＡ転送が完了していない場合（ステップＳ５７の判定結果が否定）、且つ、規準期間が満了していない（ステップＳ５８の判定結果が否定）場合には、ステップＳ５７に戻る。ＤＭＡ転送が完了し（ステップＳ５７の判定結果が肯定）、または、規準期間が満了した（ステップＳ５８の判定結果が肯定）場合には、次にステップＳ５９に進み、フラグカウンタをリセットすると共にクロック周波数をディフォルト値に戻し、ステップＳ５１に戻る。
【００９４】
この様に、シャッタボタンが半押し状態か全押し状態かによってクロック周波数をハードウェアにより変更するため、カメラのレスポンスが向上する。
【００９５】
（第９実施形態）
図２０は、第９実施形態に係るメモリ制御回路の動作手順を示すフローチャートである。本実施形態は、第８実施形態の変形例である。第８実施形態では、シャッタボタンの状態でクロック周波数を変更したが、本実施形態では、ファインダに設けた接眼センサの検出状態で、クロック周波数を変更する。
【００９６】
カメラのファインダに接眼センサを設け、ユーザがファインダ内を覗いたか否かによって、ファインダ内の表示ウインドウの内側の処理を行うときのクロック周波数を変更する。
【００９７】
先ず、ステップＳ６１で、規準信号の初期設定値を検出し、次のステップＳ６２で、フラグカウンタの計数値ｎを読み出す。次のステップＳ６３では、接眼センサが接眼状態を検出したか否かを判断し、接眼状態にある場合にはステップＳ６４に進み、動作クロック周波数を上げてからステップＳ６５に進み、接眼状態にない場合にはステップＳ６４を飛び越してステップＳ６５に進む。
【００９８】
ステップＳ６５では、ＤＭＡ転送が完了したか否かを判定する。ＤＭＡ転送が完了していない場合には次にステップＳ６１で検出した規準信号の期間が満了したか否かを判定する（ステップＳ６６）。
【００９９】
ＤＭＡ転送が完了していない場合（ステップＳ６５の判定結果が否定）、且つ、規準期間が満了していない（ステップＳ６６の判定結果が否定）の場合には、ステップＳ６２に戻る。ＤＭＡ転送が完了し（ステップＳ６５の判定結果が肯定）、または、規準期間が満了した（ステップＳ６６の判定結果が肯定）の場合には、次にステップＳ６７に進み、フラグカウンタをリセットすると共にクロック周波数をディフォルト値に戻し、ステップＳ６１に戻る。
【０１００】
尚、この実施形態では、接眼センサを例としたが、シャッタボタンにタッチセンサを設け、このタッチセンサが指の触れを検出したか否かで異なるウインドウを設定する様にしても良い。
【０１０１】
以上、各種の実施形態を説明したが、これらの実施形態を様々に応用することができる。例えば、ＤＭＡのチャネル毎のアクセス頻度とフラグカウンタの計数値とから、クロック周波数の変更と共にＤＭＡ転送時のワード長を変更して、データ転送効率を向上させることも可能である。
【０１０２】
更に、ウインドウの変化点や関数の変化点に達したときクロック周波数を変更するとして説明したが、これらの変化点に近づいたときは先読みタイマ等を用いて変化点に到達する時点を予測し、変化点に達したときタイムラグ無しに直ちに周波数変更が行われる構成とすることも可能である。
【産業上の利用可能性】
【０１０３】
本発明に係る動作クロック制御方法等は、リアルタイムに動作状態をハードウェアで検出してクロック周波数の制御を行うため、電池駆動の携帯電子装置に適用すると有用である。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態に係るデジタルカメラの機能ブロック図である。
【図２】図１に示すメモリ制御回路の構成図である。
【図３】図２に示すメモリ制御回路のカウンタ兼シーケンサの動作手順を示すフローチャートである。
【図４】図２に示すメモリ制御回路のカウンタ兼シーケンサが実行する周波数変更処理手順を示すフローチャートである。
【図５】動作クロックの周波数変更の様子を説明する図である。
【図６】本発明の第２実施形態に係るメモリ制御回路の構成図である。
【図７】本発明の第２実施形態に係る動作手順を示すフローチャートである。
【図８】包絡線データの説明図である。
【図９】本発明の第３実施形態に係るメモリ制御回路の構成図である。
【図１０】ＤＭＡチャネルの優先度変更の説明図である。
【図１１】本発明の第３実施形態に係る動作手順を示すフローチャートである。
【図１２】本発明の第４実施形態に係るメモリ制御回路の構成図である。
【図１３】本発明の第４実施形態に係る動作手順を示すフローチャートである。
【図１４】本発明の第５実施形態に係るメモリ制御回路の構成図である。
【図１５】本発明の第５実施形態に係る関数の説明図である。
【図１６】本発明の第６実施形態に係るメモリ制御回路の構成図である。
【図１７】本発明の第７実施形態に係るメモリ制御回路の構成図である。
【図１８】本発明の第８実施形態に係るメモリ制御回路の構成図である。
【図１９】本発明の第８実施形態に係る動作手順を示すフローチャートである。
【図２０】本発明の第９実施形態に係る動作手順を示すフローチャートである。
【符号の説明】
【０１０５】
１４  デジタルスチルカメラ用ＬＳＩ
１７  ＳＤＲＡＭ
１８  充電池
２２  ＣＰＵ
２３  メモリ制御回路
２４  クロック制御回路
２５  ＤＭＡバス
２９  ＤＭＡコントローラ
４１，４２  ＦＩＦＯ
４３  セレクタ
４５  カウンタ兼シーケンサ
５１  包絡線データテーブル
５３  タイマカウンタ
５４  関数発生器
５５  ウインドウ生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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