(57)【特許請求の範囲】
【請求項１】
位相補償増幅回路において、
出力トランジスタのゲートと出力端子との間に、少なくとも容量値Ｃ１、Ｃ２（Ｃ１＜Ｃ２）を切り替え変更可能な位相補償部を備え、
前記位相補償部での容量値切替を制御する切り替え制御部によって、
前記位相補償増幅回路の入力電圧の変化に応答した出力電圧の変化の開始から、少なくとも、該出力電圧が最初の目標電圧レンジに到達するまでの期間は、容量値Ｃ１を選択し、
前記最初の目標電圧レンジに到達した後、前記出力電圧が最終目標電圧レンジを一旦通過して再度最終目標電圧レンジに入るまでの間に、前記容量値Ｃ１から容量値Ｃ２に切り替えられ、一旦容量値Ｃ２に切り替えられた後は前記出力電圧が最初の目標電圧レンジを外れても容量値Ｃ２のまま維持されることを特徴とする位相補償増幅回路。
【請求項２】
請求項１に記載の位相補償増幅回路において、
前記出力電圧が最初の目標電圧レンジに到達した後、出力電圧が最大電圧に到達する前に容量値Ｃ１から容量値Ｃ２に切り替えられることを特徴とする位相補償増幅回路。
【請求項３】
請求項１に記載の位相補償増幅回路において、
前記出力電圧が最初の目標電圧レンジに到達した後、出力電圧が最大電圧に到達した後に容量値Ｃ１から容量値Ｃ２に切り替えられることを特徴とする位相補償増幅回路。
【請求項４】
請求項１〜３のいずれか１つに記載の位相補償増幅回路において、
前記位相補償部は、
前記出力トランジスタの前記ゲートと前記出力端子との間に、並列接続された複数のキャパシタと、
前記複数のキャパシタの内の少なくとも１つが設けられている配線経路に、該キャパシタを含む配線経路の接続を制御するスイッチ素子と、を有し、
前記切り替え制御部によって、前記スイッチ素子を制御することにより前記位相補償部の容量値の切替を行うことを特徴とする位相補償増幅回路。
【請求項５】
請求項４に記載の位相補償増幅回路において、
前記容量値Ｃ１の選択時に前記出力トランジスタと前記出力端子との間に接続されているキャパシタに対し、他の配線経路におけるスイッチ素子を制御することで、該スイッチ素子に対応するキャパシタを並列接続し、前記容量値Ｃ１から容量値Ｃ２に切り替わることを特徴とする位相補償増幅回路。
【請求項６】
請求項４又は請求項５のいずれかに記載の位相補償増幅回路において、
前記位相補償部は、
さらに前記複数のキャパシタがそれぞれ設けられた複数の配線経路に、配線経路における位相補償抵抗値を設定するためのトランジスタ素子抵抗をそれぞれ備えることを特徴とする位相補償増幅回路。
【請求項７】
請求項６に記載の位相補償増幅回路において、
前記複数の配線経路において、前記トランジスタ素子抵抗のゲートに前記スイッチ素子が接続されており、前記スイッチ素子の制御によって対応する前記トランジスタ素子抵抗がオフし、前記出力トランジスタのゲートと前記出力端子との間から対応する配線経路が切り離されることを特徴とする位相補償増幅回路。
【請求項８】
請求項７に記載の位相補償増幅回路において、
前記トランジスタ素子抵抗のゲートには、該トランジスタ素子抵抗をオフさせるための第１基準電源とオンさせるための第２基準電源とのいずれかが、前記スイッチ素子の切り替え制御に応じて接続されることを特徴とする位相補償増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
増幅回路の位相補償に関する。
【背景技術】
【０００２】
表示装置など様々な電子機器において、差動入力部と、増幅回路（オペアンプ）が採用されている。図７は、従来のオペアンプの概念図である。オペアンプ３００は、入力信号＋ＩＮ、−ＩＮを受ける差動入力部（図示せず）と、この入力部で得る入力信号に応じた差動信号を増幅して出力する出力部を備え、出力部の出力トランジスタ（ここでは、ｐ−ｃｈ型トランジスタ）Ｑｏｐのゲートと出力端子ＯＵＴとの間に、アンプの発振対策として位相余裕を確保するための位相補償部３１０が設けられている。
【０００３】
この位相補償部３１０は、キャパシタＣｃと抵抗Ｒを備え、位相余裕度は、容量値と抵抗値で制御する。キャパシタＣｃの容量値が大きくなると、位相余裕が大きくなって発振防止効果が高まるが、アンプのスルーレートが悪化する。また抵抗Ｒを大きくするとアンプのリンギングを抑制することができるが、やはりスルーレートが悪化するという特性を持つ。
【０００４】
現在、オペアンプの設計では、入力電圧の変動に対応して出力電圧が立ち上がり、最終的に所定の定常値に安定するまでの最終セトリング時間の要求に対応した位相補償がなされるように、位相余裕が重視されている。また、出力電圧の波形が振動しながら定常値に落ち着くまでのリンギングが短いことも重視されている。しかし、この位相余裕を重視する結果、スルーレートが悪化する傾向にある。
【０００５】
例えば特許文献１では、液晶駆動回路に用いられるアンプ回路において、アンプ回路に入力される信号が、プリチャージ信号であるか、正極性信号又は負極性信号であるかよって、位相余裕度を切り替えることが開示されている。このように位相余裕度をプリチャージ信号と、正極性及び負極性信号とで、切り替え、各信号に対してのスルーレートを向上させようという試みである。
【０００６】
【特許文献１】特開平１０−１８７１００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
オペアンプに対し、より高速処理が可能で、かつ高精度であるという要求が高まっており、スルーレートと位相余裕の要求を満たしつつ、セトリング時間を短縮することが求められる。とりわけ、最終セトリング時間だけでなく、第１セトリング時間の短縮化が求められる。この第１セトリング時間は、入力電圧の変動に応じて出力電圧が変化を開始してから、最初の目標電圧（最終目標電圧の下限値）に到達するまでに要する時間である。
【０００８】
ところが、特許文献１を含め、少なくとも１入力信号に対して定まる位相余裕等の条件は１つであり、上記のような相反する要求を満たし、かつ第１セトリング時間を満たすことは困難となっている。
【０００９】
本発明は、位相補償増幅回路においてスルーレート改善・維持と位相余裕の向上・維持を両立しつつ、セトリング時間の短縮化を図る。
【課題を解決するための手段】
【００１０】
本発明は、位相補償増幅回路において、出力トランジスタのゲートと出力端子との間に、少なくとも容量値Ｃ１、Ｃ２（Ｃ１＜Ｃ２）を切り替え変更可能な位相補償部を備え、前記位相補償部での容量値切替を制御する切り替え制御部によって、前記位相補償増幅回路の入力電圧の変化に応答した出力電圧の変化の開始から、少なくとも、該出力電圧が最初の目標電圧レンジに到達するまでの期間は、容量値Ｃ１を選択し、前記最初の目標電圧レンジに到達した後、前記出力電圧が最終目標電圧レンジを一旦通過して再度最終目標電圧レンジに入るまでの間に、前記容量値Ｃ１から容量値Ｃ２に切り替えられ、一旦容量値Ｃ２に切り替えられた後は前記出力電圧が最初の目標電圧レンジを外れても容量値Ｃ２のまま維持される。
【００１１】
本発明の他の態様では、前記出力電圧が最初の目標電圧レンジに到達した後、出力電圧が最大電圧に到達する前または後に容量値Ｃ１から容量値Ｃ２に切り替えられる。
【００１２】
本発明の他の態様では、上記位相補償増幅回路において、前記位相補償部は、前記出力トランジスタの前記ゲートと前記出力端子との間に、並列接続された複数のキャパシタと、前記複数のキャパシタの内の少なくとも１つが設けられている配線経路に、該キャパシタを含む配線経路の接続を制御するスイッチ素子と、を有し、前記切り替え制御部によって、前記スイッチ素子を制御することにより前記位相補償部の容量値の切替を行う。
【００１３】
本発明の他の態様では、上記位相補償増幅回路において、前記容量値Ｃ１の選択時に前記出力トランジスタと前記出力端子との間に接続されているキャパシタに対し、他の配線経路におけるスイッチ素子を制御することで、該スイッチ素子に対応するキャパシタを並列接続し、前記容量値Ｃ１から容量値Ｃ２に切り替わる。
【００１４】
本発明の他の態様では、上記位相補償増幅回路において、前記位相補償部は、さらに前記複数のキャパシタがそれぞれ設けられた複数の配線経路に、配線経路における位相補償抵抗値を設定するためのトランジスタ素子抵抗をそれぞれ備える。
【００１５】
本発明の他の態様では、上記位相補償増幅回路において、前記複数の配線経路において、前記トランジスタ素子抵抗のゲートに前記スイッチ素子が接続されており、前記スイッチ素子の制御によって対応する前記トランジスタ素子抵抗がオフし、前記出力トランジスタのゲートと前記出力端子との間から対応する配線経路が切り離される。
【００１６】
本発明の他の態様では、上記位相補償増幅回路において、前記トランジスタ素子抵抗のゲートには、該トランジスタ素子抵抗をオフさせるための第１基準電源とオンさせるための第２基準電源とのいずれかが、前記スイッチ素子の切り替え制御に応じて接続される。
【発明の効果】
【００１８】
本発明によれば、出力電圧の立ち上がりが早く、かつ、リンギングの小さい増幅動作が実現できる。また、入力電圧の変動に応じた出力電圧の変動開始から出力電圧が最終目標電圧に到達するまでに容量値の切替を実行することで、いわゆるセトリング時間の短縮を図ることができる。
【００１９】
さらに、最初の目標電圧に到達するまでの期間の経過後、最終目標電圧に到達するまでに容量値をＣ１からＣ２に変更することで、出力電圧の変化開始から出力電圧が最初の目標電圧に到達するまでの時間（例えば、第１セトリング時間）と、最終目標電圧の所定範囲内に安定するまでの最終セトリング時間の両方の時間を短縮することが可能となる。また、このような増幅動作は、消費電力を増加させることなく実現することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を用いて説明する。
【００２１】
本実施形態に係る位相補償増幅回路（オペアンプ）は、概略すると、差動入力部（図示せず）、各差動入力部に電流を供給する電流源、差動入力部から得られた検出信号の電流、電圧を調整するバッファ部、調整された検出信号を増幅して出力する出力部と、を備える。
【００２２】
図１は、このオペアンプ１００の出力部の簡易構成を示している。アンプの出力部の出力トランジスタ（ここでは、ｐ−ｃｈ型トランジスタ）Ｑｏｐのゲートと出力端子ＯＵＴとの間には、位相補償部２０が設けられている。この位相補償部２０は、出力トランジスタのゲートと出力端子ＯＵＴとの間に、互いに並列接続された複数の配線経路を備え、各配線経路には、少なくとも、対応する位相補償用のキャパシタ３０（Ｃｃ１、Ｃｃ２、・・・、Ｃｃｎ）と、この配線経路の接続と切り離しを制御するスイッチ素子４０（ＳＷ１、ＳＷ２、・・・、ＳＷｎ）が直列接続されている。また、各配線経路には位相補償容量Ｃｃと共に位相余裕を決める抵抗としてトランジスタ素子よりなる抵抗（以下トランジスタ素子抵抗）５０（Ｒ１、Ｒ２、・・・、Ｒｎ）が、それぞれ対応するキャパシタ３０（Ｃｃ１、Ｃｃ２、・・・、Ｃｃｎ）と直列接続されている。
【００２３】
スイッチ素子４０は、切り替え制御部１５０により制御されており、図１の例では、スイッチ素子４０が動作してオン（閉）状態となることで、対応する配線経路（位相補償用のキャパシタＣｃと、抵抗Ｒ）が出力トランジスタＱｏｐのゲートと出力端子ＯＵＴとの間に接続される。
【００２４】
また、図１の例では、出力トランジスタＱｏｐのゲートと出力端子との間に、２つの配線経路が並列に設けられている。スイッチ素子ＳＷ１及びＳＷ２の両方が閉動作することで、２つの配線経路がゲート−出力端子間に並列接続され、位相補償容量の合計値がＣ２（＝Ｃｃ１＋Ｃｃ２）となるように設定されている。さらに、スイッチ素子ＳＷ１，ＳＷ２の一方（例えばＳＷ１）を閉状態とし、他方（例えばＳＷ２）を開（オフ）状態とすることで、位相補償容量の合計値がＣ１（＝Ｃｃ１）となるように設定されている。
【００２５】
容量値Ｃｃ１及びＣｃ２は互いに等しくても、異なっていても良く、合計値Ｃ１及びＣ２が位相補償のために適切な値になるように選択する。なお、キャパシタＣｃ１とＣｃ２の容量値がそれぞれ、例えば目的とする容量値Ｃ１、Ｃ２であり、タイミングに応じて配線経路にキャパシタＣｃ１とＣｃ２のいずれか一方のみが接続される構成としてもよい。但し、アンプの集積化面積の効率化の観点からは、位相補償容量の合計値がＣ２（＝Ｃｃ１＋Ｃｃ２）となるように設計して、容量値Ｃ２とする場合には、双方のキャパシタを並列接続して用いることが好ましい。
【００２６】
本実施形態では、オペアンプ１００において、以上のような容量値の切り替え可能な位相補償部２０を備え、オペアンプの入力端子に入力電圧が供給された場合に、これに対応して出力電圧が変化を開始してから最終的に出力電圧が安定した電圧（最終目標電圧）になるまでの期間に、出力トランジスタのゲートと出力端子との間に並列接続される位相補償キャパシタの接続数（即ち合計の位相補償容量値）を切り替える。
【００２７】
より具体的には、出力電圧が変化を開始してから、最終目標電圧に対応し、最初に満たすべき電圧範囲（ＶＴｆｓｔ）に到達するまでの第１セトリング時間が経過した後、出力電圧が最終的に目標電圧に対する所定範囲内（Ｖｔｓｔ）に安定するまで（最終目標電圧）の最終セトリング時間になるまでの間に切り替える。第１セトリング時間には、より容量値の小さいＣ１を選択することでスルーレートを改善して第１セトリング時間の短縮化を図り、その後、最終セトリング時間までの間は容量値Ｃ２を選択することで、リンギングを抑制して早期の電圧の安定化を図り、最終セトリング時間の短縮化を図る。なお、容量値の切替は、１回に限らず、要求に応じて、複数回切り替えても良い。
【００２８】
図２は、このオペアンプ１００をデジタルアナログ変換回路（ＤＡＣ）からのアナログ出力を差動増幅する場合を例に示した動作波形、図３は、オペアンプ１００の出力波形と容量値の切り替えタイミングとの関係を示す図である。図２（ａ）はオペアンプ１００の前段に設けるＤＡＣへ入力されるデジタルデータの波形、図２（ｂ）は、このＤＡＣのデータ取り込みタイミングを決めるクロック信号ＣＬＫ、図２（ｃ）は本実施形態のオペアンプ１００の増幅出力波形、図２（ｄ）は、オペアンプ１００の位相補償容量の切替制御信号ＣＳＥＴを示す。
【００２９】
図２（ａ）のように、前段のＤＡＣにデジタルデータが供給され、図２（ｂ）のようにクロック立ち上がりで、ＤＡＣがこのデジタルデータを保持してアナログ変換して、図１のようなオペアンプ１００の正入力端＋ＩＮに供給される。オペアンプ１００の出力は、アナログ入力信号の変化（立ち上がり）に対応し、図２（ｃ）のように変化を開始する。
【００３０】
ここで、図２（ｃ）は、最大許容振幅の入力電圧が供給された場合の出力波形を例示している。この出力波形において、アンプの出力の最終目標電圧Ｖｐに対し、この例では、Ｖｐ±３０ｍＶの範囲内（ＶＴｓｔ）に落ち着くまでの期間が、このオペアンプ１００の最終セトリング時間Ｔｓｔである。また、最初に最終目標電圧Ｖｐの±５０ｍＶの範囲内（ＶＴｆｓｔ）に到達するまでの期間が、アンプの第１セトリング時間Ｔｆｓｔである。ここで、アナログ入力信号が立ち上がる場合、オペアンプ１００からの出力信号も対応して立ち上がり、この場合、第１セトリング時間は、Ｖｐ−５０ｍＶに到達するまでの時間である。また、図２（ｃ）の場合の最終セトリング時間は、最初に立ち上がった出力波形が一旦Ｖｐ＋５０ｍＶよりも高くなった後に低下してくるため、Ｖｐ＋３０ｍＶへの到達までの時間となる。逆に、入力信号が立ち下がる場合には、第１セトリング時間は、出力電圧が最終目標電圧−Ｖｐ＋５０ｍＶに最初に到達するまでの時間、最終セトリング時間は、図２（ｃ）の場合には、出力電圧が−Ｖｐ−３０ｍＶに到達するまでの時間に相当する。
【００３１】
本実施形態では、入力電圧の変化に応じて出力電圧が立ち上がった後（絶対値で）、上記第１セトリング時間と、最終セトリング時間との間で位相補償容量値（合計値）を変更するために、切り替え制御部１５０から図２（ｄ）に示すような切り替え制御信号ＣＳＥＴをスイッチ素子４０に出力する。この例では、ＣＳＥＴがＨｉｇｈレベルの時は、ＳＷ１及びＳＷ２の両方をオンさせることで、位相補償部２０では、位相補償容量Ｃｃ１、Ｃｃ２と抵抗Ｒ１、Ｒ２が機能する。ＣＳＥＴがＬｏｗレベルの時は、ＳＷ１のみがオンし、位相補償部２０では、位相補償容量Ｃｃ１と抵抗Ｒ１のみが機能する。
【００３２】
したがって、切り替えタイミングまでにおける位相補償容量値は、Ｃｃ１（＝Ｃ１）となり、切り替え後の位相補償容量値は、Ｃｃ１＋Ｃｃ２（＝Ｃ２）となる。
【００３３】
ここで、図３を参照して、容量値の切替とオペアンプ１００の出力波形との関係を説明する。出力波形（１）はＣＳＥＴを常時Ｌｏｗ（位相補償容量は常時Ｃｃ１）とした場合、出力波形（２）はＣＳＥＴを常時Ｈｉｇｈ（位相補償容量は常時Ｃｃ１＋Ｃｃ２）とした場合、出力波形（３）はＣＳＥＴを出力波形の変動開始から７４ｎｓｅｃでＬｏｗからＨｉｇｈ（Ｃｃ１→Ｃｃ１＋Ｃｃ２）に切り替えた場合、出力波形（４）はＣＳＥＴを出力波形の変動開始から３７ｎｓｅｃでＬｏｗからＨｉｇｈ（Ｃｃ１→Ｃｃ１＋Ｃｃ２）に切り替えた場合をそれぞれ示している。
【００３４】
出力波形（１）のように、常時、位相補償容量をＣｃ１とした場合、第１セトリング時間Ｔｆｓｔは、出力波形（２）のように、常時、位相補償容量をＣｃ１＋Ｃｃ２とした場合と比較して短縮されている。最終セトリング時間Ｔｓｔについても、出力波形（１）の方が短いが、波形のリンギングの山は、出力波形（２）と比較して高くなっている。
【００３５】
これに対し、出力波形（４）の場合、第１セトリング時間Ｔｆｓｔは容量値Ｃ１のままとした出力波形（１）と同程度となる一方で、リンギングの山は、出力波形（２）と同程度に抑制され、出力波形（２）のリンギングの山とほぼ同じタイミングから電圧の低下が始まっている。また、最終セトリング時間についても、出力波形（２）より短く、出力波形（１）と同程度かそれよりも短縮されている。
【００３６】
出力波形（３）の場合も、第１セトリング時間Ｔｆｓｔは、出力波形（１）と同程度に短縮されている。リンギングの山の高さは出力波形（１）と同程度であるが、最終セトリング時間Ｔｓｔは４種類の出力波形の中で最も短縮されている。
【００３７】
以上のことから、出力電圧が最初に第１目標電圧（第１セトリング電圧：ここでは｜ＶＰ｜−５０ｍＶ）に到達するまでの期間は、少なくとも、容量値Ｃ１を選択し、第１セトリング電圧への到達後、第２目標電圧（最終セトリング電圧：ここでは｜Ｖｐ｜＋３０ｍＶ）に到達するまでの間に、容量値Ｃ１から容量値Ｃ２（Ｃ１＜Ｃ２）に変更することにより、第１セトリング期間を短縮することができることが分かる。
【００３８】
また、上記例では、出力波形（４）が、出力波形（１）と（２）のそれぞれの利点が適用された結果となっている。また、上記のように出力波形（３）ではリンギングの山は高いが、第１及び最終セトリング時間については、いずれも短縮されている。したがって、出力波形（３）及び（４）のいずれ、つまり位相補償容量の切替は、出力波形（３）、（４）のいずれの条件でも良いことがわかる。但し、リンギングの山を抑制し、かつ、リンギング発生期間を短くしつつ、第１セトリング時間を短縮するには、出力波形（４）のように、出力波形が最大電圧に到達する前に位相補償容量を切り替えれば良い。
【００３９】
なお、この例において、出力波形（１）の条件における位相余裕度は３３度、出力波形（２）の条件における位相余裕度は４５度と設定している。発振防止のためには、この例では位相余裕度は３０度以上であることが安全であり、出力波形（１）〜（４）のいずれにおいても、アンプの位相余裕度は十分確保されている。
【００４０】
次に、図４を参照して、オペアンプ１００の出力部のより具体的な回路構成の例について説明する。位相補償部２０は、上述の通り、出力トランジスタのゲートと出力端子との間に設けられ、かつその位相補償容量値Ｃ１、Ｃ２（Ｃ１＜Ｃ２）を切り替え変更可能である。
【００４１】
図４に示すオペアンプ１００では、レールトゥレール（Rail to Rail）型増幅回路を採用しており、差動入力部として、ｎチャネル型トランジスタ対を備える第１差動入力部と、ｐチャネル型トランジスタ対を備える第２差動入力部を有する。
【００４２】
また、出力部は、高圧側電源Ｖｃｃ（第１基準電源）と出力端子Ｏｕｔの間に設けられたｐチャネル型出力トランジスタＱｏｐ、低圧側電源ＧＮＤ（第２基準電源）と出力端子Ｏｕｔの間に設けられたｎチャネル型出力トランジスタＱｏｎとを備える。
【００４３】
図４では、図示を省略しているが、オペアンプ１００には、さらに、各差動入力部に電流を供給する電流源、入力部で得られた差動信号の電流、電圧を調整して出力部に供給するバッファ部を備える。また、出力端子ＯＵＴには、出力信号として、正入力端子ＩＮ１と反転入力端子ＩＮ２に印加される電圧差に応じた増幅信号が得られる。このオペアンプ１００では、反転入力端子ＩＮ２が出力端子Ｏｕｔと接続され負帰還路が設けられている。
【００４４】
位相補償部２０は、ｐチャネル型出力トランジスタＱｏｐ１のゲートと出力端子ＯＵＴの間と、ｎチャネル型出力トランジスタＱｏｎ１のゲートと出力端子ＯＵＴとの間にそれぞれ、並列配置された複数の配線経路を備える。図４の例では、各導電型出力トランジスタと出力端子との間で、それぞれ３本の配線経路が並列配置されている。各配線経路では、位相補償用のキャパシタ３０（Ｃｃ１、Ｃｃ２、Ｃｃ３）と、トランジスタ素子抵抗５０（Ｒ１、Ｒ２、Ｒ３）とが直列接続されている。また、３本の配線経路の内の２本には、スイッチ素子４０が接続され、残りの１本には設けられていない。このため、図４の例では、スイッチ素子４０の設けられていない配線経路のキャパシタＣｃ１及びトランジスタ素子抵抗Ｒ１が、常時、位相補償として利用され、Ｃｃ１とＲ１に応じた位相余裕がこのオペアンプ１００の最小限の位相余裕として設定されている。
【００４５】
スイッチ素子３０が接続される２本の配線経路では、トランジスタ素子抵抗５０のゲートに、対応するスイッチ素子４０が接続され、このスイッチ素子４０の制御によって対応するトランジスタ素子抵抗５０のオンオフが制御される。トランジスタ素子抵抗５０がオフ制御されると、出力トランジスタのゲートと前記出力端子との間から対応する配線経路が切り離され、オン制御されると接続される。
【００４６】
ここで、Ｐチャネル型出力トランジスタＱｏｐのゲートと出力端子ＯＵＴとの間に設けられるトランジスタ素子抵抗Ｒ１ｐ、Ｒ２ｐ、Ｒ３ｐは、出力トランジスタＱｏｐと同じＰチャネル型トランジスタによって構成され、Ｎチャネル型出力トランジスタＱｏｎのゲートと出力端子ＯＵＴとの間に設けられるトランジスタ素子抵抗Ｒ１ｎ、Ｒ２ｎ、Ｒ３ｎは、出力トランジスタと同じＮチャネル型トランジスタによって構成されている。このように出力トランジスタと同一導電型のトランジスタ素子抵抗を利用したのは、出力トランジスタ及び対応するトランジスタ素子抵抗は、集積化される場合に、これらの素子が近接配置されることが多く、同一導電型とすることで動作閾値などの特性を揃えやすいためである。
【００４７】
Ｐチャネル型トランジスタ素子抵抗Ｒ２ｐ及びＲ３ｐのゲートに接続されるスイッチ素子ＳＷｐ２、ＳＷｐ３は、それぞれ、第１基準電源Ｖｃｃとゲートの間に設けられた第１スイッチｐ２１と、第２基準電源ＧＮＤとゲートの間に設けられた第２スイッチｐ２２を備える。
【００４８】
切替制御信号ＣＳＥＴによって第２スイッチｐ２２がオンする場合、第１スイッチｐ２１はオフするように構成されている。例えば、Ｐチャネル型トランジスタ素子抵抗Ｒ２ｐに接続される第２スイッチｐ２２がオンし、第１スイッチｐ２１がオフすることで、Ｐチャネル型トランジスタ素子抵抗Ｒ２ｐのゲートが第２基準電源ＧＮＤに接続されるため、この素子抵抗Ｒ２ｐはオンする。よって、Ｐチャネル型出力トランジスタＱｏｐのゲートと出力端子ＯＵＴとの間において、この素子抵抗Ｒ２ｐと対応するキャパシタＣｃ２ｐの配線経路が、素子抵抗Ｒ１ｐとキャパシタＣｃ１ｐとの固定の配線経路に対して並列接続される。
【００４９】
Ｎチャネル型トランジスタ素子抵抗Ｒ２ｎ及びＲ３ｎのゲートに接続されるスイッチ素子ＳＷｎ２、ＳＷｎ３は、それぞれ、第１基準電源Ｖｃｃとゲートの間に設けられた第１スイッチｎ２１と、第２基準電源ＧＮＤとゲートの間に設けられた第２スイッチｎ２２を備える。
【００５０】
切替制御信号ＣＳＥＴによって第１スイッチｎ２１がオンする場合、第２スイッチｎ２２はオフするように構成されている。よって、Ｎチャネル型トランジスタ素子抵抗Ｒ２ｎに接続される第１スイッチｎ２１がオンし、第２スイッチｎ２２がオフすることで、Ｎチャネル型トランジスタ素子抵抗Ｒ２ｎのゲートが第１基準電源Ｖｃｃに接続され、素子抵抗Ｒ２ｎはオンする。よって、Ｎチャネル型出力トランジスタＱｏｎのゲートと出力端子ＯＵＴとの間において、この素子抵抗Ｒ２ｎと対応するキャパシタＣｃ２ｎの配線経路が、素子抵抗Ｒ１ｎとキャパシタＣｃ１との固定の配線経路に対して並列接続されることとなる。
【００５１】
なお、図４において、出力トランジスタと出力端子との間にそれぞれ３本の位相補償用の配線経路を設けているが、上述の図２及び図３のように、所定期間中の位相補償容量値の変更がＣ１からＣ２への１回の場合には、３本設けなくとも良く、Ｃｃ１及びＲ１の配線経路と、スイッチ素子によって制御されるＣｃ２及びＲ２の配線経路の２本としても良い。容量値の変更が１回の場合において、図４のように接続切替の可能な２本の配線経路を設けている場合、３本目の配線経路は、合計容量値Ｃ１又はＣ２の調整に用いても良いし、２本目の配線経路の予備配線としても良い。また、容量値の変更を期間中に容量値をＣ１→Ｃ２→Ｃ３と２回実行する場合には、３本目の配線経路についても接続又は切り離しを制御することで３種類の容量値を作成してもよい。
【００５２】
ここで、図４の回路構成では、上記のように、トランジスタ素子抵抗５０の制御電源（オンオフ制御）には、第１又は第２基準電源（Ｖｃｃ、ＧＮＤ）を用いている。図４に示すようなアンプ１００において、電流源や、バッファ部などの動作に用いられるバイアス電源Ｖｂｐ１，Ｖｂｐ２、Ｖｂｎ１，Ｖｂｎ２は、基準電源Ｖｃｃ、ＧＮＤを利用して作成され、また集積回路内に流れる電流量などによってその電圧が変動し、ノイズが重畳する可能性がある。しかし、基準電源Ｖｃｃ、ＧＮＤの変動は、これらのバイアス電源と比較して小さく、基準電源をトランジスタ素子抵抗５０の制御電源に利用することで、アンプの出力信号にノイズが重畳する可能性を最小限に抑えることが可能となっている。
【００５３】
図４に示す回路構成において、バイアス電源電圧Ｖｂｐ１，Ｖｂｐ２、Ｖｂｎ１，Ｖｂｎ２は、それぞれオペアンプ１００の回路素子の閾値、電流特性や、増幅率などに応じて最適な電圧に設定する。
【００５４】
図５は、本実施形態にオペアンプ１００を用いた表示装置用の駆動回路の概略構成を示している。
【００５５】
外部より供給されるデジタルＲ，Ｇ，Ｂデータ（ＤＲ，ＤＧ，ＤＢ）が、ドットクロック（ＤＯＴ  ＣＬＫ）のタイミングでレジスタ２２０に順次取り込まれ、レベルシフタ２１０において、例えば３Ｖから５Ｖ振幅のデジタルデータに電圧シフトされる。シフトされたデジタルデータは次に、デジタルアナログ変換（ＤＡＣ）回路２００に供給され、ここでアナログ信号に変換され、上述のようなオペアンプ１００の正入力＋ＩＮに供給される。ここで、オペアンプ１００として、図４において説明したようなレールトゥレール型アンプを採用することで、ＤＡＣ２００から供給されるアナログ信号を、高圧側−低圧側の電源電圧範囲（Ｖｃｃ−ＧＮＤ）で最大限の振幅の信号に増幅して出力することが容易となる。即ち、表示装置用など、出力振幅をほぼ電源電圧範囲で最大とすることが望まれる用途等において本実施形態に係る位相補償増幅回路には、上記レールトゥレール型アンプを採用することが有効である。
【００５６】
オペアンプ１００において増幅されたアナログ増幅信号は、図５では、液晶表示（ＬＣＤ）パネルなどの表示装置に対し、データ信号などとして供給される。ここで、図５においては、オペアンプ１００を、Ｒ，Ｇ，Ｂデータ用にそれぞれ１つ、合計３つ（３チャンネル）採用されている。ＬＣＤパネルなど、多数の画素を備える表示パネルの各画素の供給するデータ信号として用いる場合、画素数に応じた多数のデータ信号を、限られた期間内に処理してパネルに供給する必要がある。このため、１つのパネルに対し、図５のように、例えばＲ，Ｇ，Ｂ用にオペアンプ１００を複数設けている。なお、より高解像度の表示パネル用にこのオペアンプ１００を採用する場合、さらに多数段を並列して用いても良い。このようにオペアンプ１００を複数設ける場合、切り替え制御部１５０は、各オペアンプ１００の位相補償部に対して、それぞれ適切な位相補償容量の切替制御信号ＣＳＥＴを出力する。
【００５７】
図５に示されるような表示パネル用のオペアンプ１００では、例えば１データ信号の書き込み速度が１５０ｎｓｅｃから２００ｎｓｅｃ程度が要求される高速アンプである。表示パネル用のアンプには限定されないが、このような高速アンプにおいては、１データ当たりの期間が短いため、セトリング時間に対する要求は非常に厳しくなるが、本実施形態のように１データの処理期間中に位相補償量を切り替えることにより、このような要求を満たすことができる。
【００５８】
なお、図５において、ＤＡＣ２００についても同様の高速処理の必要から、オペアンプ１００と同様に複数段設ける場合があるが、このよう場合、各ＤＡＣ２００で共通の抵抗ストリングを用いることで、複数のＤＡＣ２００を用いても集積回路全体としての小面積化を図ると共に、複数のＤＡＣ２００間で（複数のチャネル間で）、出力するアナログ信号の電圧がばらつくことを防止している。
【００５９】
ここで、複数のＤＡＣ２００からアナログ信号の電圧のばらつきを防止することは、複数のオペアンプ１００を複数のＤＡＣ２００等と共に１つのチップ内に集積化する場合に、このチップ内の複数のオペアンプ１００に要求されるセトリング時間の短縮化にも効果を及ぼす。つまり、セトリング時間（第１及び最終セトリング時間）の要求を満足するかどうかは、チップ内の複数のオペアンプ１００の内、最も特性の悪いアンプ１００においても満たされていなければならない。このため、入力電圧のばらつきを防止することで、そのようなチップが保証するセトリング時間を短縮することができるからである。
【００６０】
なお、セトリング時間の短縮のためには、図４に示すように、オペアンプ１００に供給する複数のバイアス電源の電圧ばらつきを低減することも有効である。このバイアス電源のばらつきを防止するためには、図５に示すような電流基準（Ｉｒｅｆ）電源回路を、バイアス電源回路として採用することができる。電源出力アンプの出力トランジスタの出力及びアンプの負入力のノードＡと、ＧＮＤ電源との間に例えばポリシリコンなどによって形成した抵抗（ＭＯＳトランジスタ抵抗）を接続する。上記抵抗の抵抗値Ｒを決めることで、この抵抗に流れる電流Ｉが一定となり、ノードＡの電圧が一定となる。このため、出力トランジスタのゲートソース間電圧ＶＧＳが一定となり、この出力トランジスタのゲートにそのゲートが接続されたバッファ部のトランジスタＴｒｂのＶＧＳも一定に維持される。よって、このトランジスタＴｂのソースドレインからそれぞれ出力されるバイアス電源（バイアスＮ、バイアスＮ）を安定させることができる。
【００６１】
また、例えば図４に示すような各バイアス電源からオペアンプ１００に供給するバイアス電流によって、オペアンプ１００のゲイン、出力トランジスタからの出力信号の電流量を調整することができる。このバイアス電流を増やすことで、オペアンプ１００の動作ばらつきが低減されるため、オペアンプ１００のセトリング時間のばらつきが小さくなる。このため、結果として、ばらつきを考慮したセトリング時間が短縮化されることとなる。
【００６２】
なお、上記のようにバイアス電流を増大させると、オペアンプ１００のゲインが大きくなり、スルーレート（Ｖ／ｎｓ）も高くなるが、一方でリンギングが大きくなる。したがって、第１セトリング時間から最終セトリング時間までの間における上記位相補償容量及び位相補償抵抗の切替制御と共に、バイアス電流Ｉｂの切替制御をしても良い。一例として、少なくとも第１セトリング時間に到達するまでの期間は、Ｉｂを大きくしてスルーレートを高め、その後Ｉｂを小さくしてリンギングを抑えるように制御しても良い。このＩｂの切り替えは、図５に示すように切り替え制御部１５０が制御してもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係るオペアンプの出力部の簡易構成を示す図である。
【図２】本実施形態に係るオペアンプの動作を説明する波形図である。
【図３】本実施形態に係るオペアンプの出力波形と位相補償容量の切り替えタイミングとの関係を示す図である。
【図４】本実施形態に係るオペアンプの位相補償部の回路構成例を示す図である。
【図５】本実施形態に係るオペアンプを利用した表示装置の駆動回路の構成ブロック図である。
【図６】本実施形態に係るオペアンプのバイアス電源回路の構成例を説明する図である。
【図７】従来の位相補償増幅回路の出力部構成を示す図である。
【符号の説明】
【００６４】
２０  位相補償部、３０  位相補償容量（キャパシタ）Ｃｃ、４０  スイッチ素子ＳＷ、５０  抵抗（トランジスタ素子抵抗）Ｒ、１００  位相補償増幅回路（オペアンプ）、１５０  切り替え制御部、２００  ＤＡＣ（デジタルアナログ変換回路）、２１０  レベルシフタ、２２０  レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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