(57)【特許請求の範囲】
【請求項１】
互いに交叉する複数対の第１及び第２のビット線及び複数のワード線と、
上記複数対の第１及び第２のビット線の交互の各一方のビット線及び上記複数のワード線の各交叉部にそれぞれ接続されたメモリセルと、
上記各対の第１及び第２のビット線間にそれぞれ接続されたセンスアンプと、
上記各対の第１及び第２のビット線の内、上記各メモリセルが接続された部分と、上記各センスアンプが接続された部分との間を、それぞれ接続及び分離する第１及び第２のゲート手段と
を備え、
上記第１のゲート手段と上記第２のゲート手段を共にＯＮ状態としてセンシング動作信号を発行し、上記複数のメモリセルのうちのアクセスされたメモリセルが接続されているビット線が、上記第１のビット線である場合には、センシング動作信号を発行した後のセンシング動作中に、ゲート信号を発行して上記第１のゲート手段をＯＮ状態のままとして、上記第２のゲート手段をＯＦＦ状態とし、上記第２のビット線である場合には、センシング動作信号を発行した後のセンシング動作中に、ゲート信号を発行して上記第２のゲート手段をＯＮ状態のままとして、上記第１のゲート手段をＯＦＦ状態とするように、上記複数の第１及び第２のゲート手段を制御するようにした
メモリ装置。
【請求項２】
請求項１に記載のメモリ装置において、上記各対の第１及び第２のビット線に対するプリチャージ期間は、上記各第１及び第２のゲート手段は、共にＯＮである
メモリ装置。
【請求項３】
請求項１に記載のメモリ装置において、上記メモリセルは、Ｄ−ＲＡＭメモリセルである
メモリ装置。
【請求項４】
請求項２に記載のメモリ装置において、上記メモリセルは、Ｄ−ＲＡＭメモリセルである
メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関する。
【０００２】
【従来の技術】
図３を参照して、従来のＤ（ダイナミック）−ＲＡＭメモリ装置を説明する。このメモリ装置は、互いに交叉する複数のワード線ＷＬ（０）、ＷＬ（１）、ＷＬ（２）、‥‥‥、ＷＬ（２ｎ）、ＷＬ（２ｎ＋１）及び複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥と、複数のワード線ＷＬ（０）、ＷＬ（１）、ＷＬ（２）、‥‥‥、ＷＬ（２ｎ）、ＷＬ（２ｎ＋１）及び複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥の交互のビット線の交叉部にそれぞれ接続されたメモリセルＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）とを有する。
【０００３】
メモリセルＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）は、それぞれスイッチングトランジスタ（ＭＯＳ−ＦＥＴ）Ｑ及びキャパシタＣの直列回路から構成され、ＭＯＳ−ＦＥＴ  Ｑのドレインが、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥に交互に接続され、ＭＯＳ−ＦＥＴ  Ｑのゲートは、複数のワード線ＷＬ（０）、ＷＬ（１）、ＷＬ（２）、‥‥‥、ＷＬ（２ｎ）、ＷＬ（２ｎ＋１）にそれぞれ接続される。直列回路のキャパシタＣ側は、図示を省略したセルプレート電位線に接続される。
【０００４】
又、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥間には、それぞれセンスアンプＳＡ及び各メモリセルＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）における読出し及び書込み終了後に、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥間の電位を同電位にするイコライズ回路ＥＱが接続されている。
【０００５】
センスアンプＳＡは、センシング動作信号ＳＡ−Ｏｎによって制御され、イコライズ回路ＥＱは、ビットラインリセット信号Ｅｑ−Ｏｎによって制御される。
【０００６】
以下に、この図３のメモリ装置の動作を、図４の信号波形を示すタイミングチャートを参照して説明する。ビットラインリセット信号Ｅｑ−Ｏｎが、Ｌ（ロー）（解除状態）になっているときに、例えば、ワードラインＷＬ（０）の電圧がＬからＨ（ハイ）に立ち上がると、メモリセルＭＣ（０）のＭＯＳ−ＦＥＴ  ＱがＯＮになって、キャパシタＣの電荷がビット線ＢＬに流れて、ビット線ＢＬ、ＢＬＢ間に微少電圧が発生する。その後、センシング動作信号ＳＡ−ＯｎがＬからＨになり、センスアンプＳＡが微少電圧の増幅を開始して、最大振幅にラッチし、ビット線ＢＬ−ｍ、ＢＬＢ−ｍの電圧はそれぞれＶcc（Ｖ）、０（Ｖ）に達する。このとき、ビットラインＢＬ、ＢＬＢを充放電するために、センスアンプＳＡに大きな電流が流れる。その後、読出し／書込み（Ｒ／Ｗ）回路に対し、読出し／書込み動作が行われる。その後、ワード線ＷＬ０の電圧がＨからＬになり、その後、センシング動作信号ＳＡ−ＯｎがＨからＬになる。その後、ビットラインリセット信号Ｅｑ−ＯｎがＬからＨになる（ビットラインリセット状態）と、イコライズ回路ＥＱが動作して、ビット線ＢＬ、ＢＬＢの電圧が共にＶcc／２に等しくなるように、ビット線ＢＬ、ＢＬＢにプリチャージが行われた後、待機状態になる。
【０００７】
【発明が解決しようとする課題】
かかる従来のメモリ装置では、互いに交叉する複数対の第１及び第２のビット線及び複数のワード線と、複数対の第１及び第２のビット線の交互の各一方のビット線及び複数のワード線の各交叉部にそれぞれ接続されたメモリセルと、各対の第１及び第２のビット線間にそれぞれ接続されたセンスアンプとを有するメモリ装置において、センシング動作時に、複数対の第１及び第２のビット線のうちアクセスされたメモリセルが接続されたビット線のみならず、アクセスされたメモリセルが接続されていないビット線も、共にその各電圧がそれぞれの最大振幅のラッチ電圧になるまで充放電されるため、消費電流が大きくなり過ぎてしまう。
【０００８】
かかる点に鑑み、本発明は、互いに交叉する複数対の第１及び第２のビット線及び複数のワード線と、複数対の第１及び第２のビット線の交互の各一方のビット線及び複数のワード線の各交叉部にそれぞれ接続されたメモリセルと、各対の第１及び第２のビット線間にそれぞれ接続されたセンスアンプとを有するメモリ装置において、センシング動作時における複数対の第１及び第２のビット線に対する充放電のための消費電流を少なくすることのできるメモリ装置を提案しようとするものである。
【０００９】
【課題を解決するための手段】
第１の発明は、互いに交叉する複数対の第１及び第２のビット線及び複数のワード線と、上記複数対の第１及び第２のビット線の交互の各一方のビット線及び上記複数のワード線の各交叉部にそれぞれ接続されたメモリセルと、上記各対の第１及び第２のビット線間にそれぞれ接続されたセンスアンプと、上記各対の第１及び第２のビット線の内、上記各メモリセルが接続された部分と、上記各センスアンプが接続された部分との間を、それぞれ接続及び分離する第１及び第２のゲート手段とを備え、上記第１のゲート手段と上記第２のゲート手段を共にＯＮ状態としてセンシング動作信号を発行し、上記複数のメモリセルのうちのアクセスされたメモリセルが接続されているビット線が、上記第１のビット線である場合には、センシング動作信号を発行した後のセンシング動作中に、ゲート信号を発行して上記第１のゲート手段をＯＮ状態のままとして、上記第２のゲート手段をＯＦＦ状態とし、上記第２のビット線である場合には、センシング動作信号を発行した後のセンシング動作中に、ゲート信号を発行して上記第２のゲート手段をＯＮ状態のままとして、上記第１のゲート手段をＯＦＦ状態とするように、上記複数の第１及び第２のゲート手段を制御するようにしたメモリ装置である。
【００１０】
第１の発明によれば、複数のメモリセルのうちのアクセスされたメモリセルが接続されているビット線が、第１のビット線である場合には、センシング動作中に、第１のゲート手段をＯＮ、第２のゲート手段をＯＦＦし、第２のビット線である場合には、センシング動作中に、第２のゲート手段をＯＮ、第１のゲート手段をＯＦＦする。
【００１１】
第２の発明は、第１の発明のメモリ装置において、各対の第１及び第２のビット線に対するプリチャージ期間は、各第１及び第２のゲート手段は、共にＯＮであるメモリ装置である。
【００１２】
第１及び第２の発明のメモリ装置において、メモリセルは、Ｄ−ＲＡＭメモリセルである。
【００１３】
【発明の実施の形態】
以下に、図１を参照して、本発明の実施の形態のメモリ装置（Ｄ−ＲＡＭメモリ装置）の例を説明する。尚、図１において、図３と対応する部分には、同一符号を付してある。このメモリ装置は、互いに交叉する複数のワード線ＷＬ（０）、ＷＬ（１）、ＷＬ（２）、‥‥‥、ＷＬ（２ｎ）、ＷＬ（２ｎ＋１）及び複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥と、複数のワード線ＷＬ（０）、ＷＬ（１）、ＷＬ（２）、‥‥‥、ＷＬ（２ｎ）、ＷＬ（２ｎ＋１）及び複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥の交互のビット線の交叉部にそれぞれ接続されたメモリセル（Ｄ−ＲＡＭメモリセル）ＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）とを有する。
【００１４】
メモリセルＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）は、それぞれスイッチングトランジスタ（ＭＯＳ−ＦＥＴ）Ｑ及びキャパシタＣの直列回路から構成され、ＭＯＳ−ＦＥＴ  Ｑのドレインが、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥に交互に接続され、ＭＯＳ−ＦＥＴ  Ｑのゲートは、複数のワード線ＷＬ（０）、ＷＬ（１）、ＷＬ（２）、‥‥‥、ＷＬ（２ｎ）、ＷＬ（２ｎ＋１）にそれぞれ接続される。直列回路のキャパシタＣ側は、図示を省略したセルプレート電位線に接続される。
【００１５】
図１では、センスアンプＳＡ及びメモリセルＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）間を、接続及び分離するための第１及び第２のゲートとしてのＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２を、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥にそれぞれ挿入する。図１では、便宜上、ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２の左側の部分のビット線に、符号ＢＬ−ＳＡ、ＢＬＢ−ＳＡの符号を付す。従って、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥は、それぞれＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２を介して、第１及び第２のビット線ＢＬ−ＳＡ、ＢＬＢ−ＳＡに接続されることになる。
【００１６】
ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２を纏めて、分離ゲートＤＧと称する。ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２は、各別のゲート信号Ｃｕｔ−ＢＬ、Ｃｕｔ−ＢＬＢによってＯＮ、ＯＦＦ制御される。この例では、ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２として、Ｎチャンネル型ＭＯＳ−ＦＥＴを使用しているので、ゲート信号Ｃｕｔ−ＢＬ、Ｃｕｔ−ＢＬＢがＨのとき、ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２がＯＮになり、Ｌのとき、ＯＦＦになる。ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２として、Ｐチャンネル型ＭＯＳ−ＦＥＴを使用しても良く、その場合には、ゲート信号Ｃｕｔ−ＢＬ、Ｃｕｔ−ＢＬＢのＨ、Ｌと、ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２のＯＮ、ＯＦＦとの関係は、Ｎチャンネル型ＭＯＳ−ＦＥＴを使用したときの逆となる。
【００１７】
尚、Ｎ及びＰチャンネル型ＭＯＳ−ＦＥＴを併用することもできる。その場合には、Ｎ及びＰチャンネル型ＭＯＳ−ＦＥＴの各ゲートに供給するゲート信号は、Ｎ及びＰチャンネル型に応じて各別に生成する必要がある。
【００１８】
そして、例えば、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥間に、各メモリセルＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）における読出し及び書込み終了後に、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥間の電位を同電位にするイコライズ回路ＥＱを接続する。
【００１９】
そして、複数対の第１及び第２のビット線‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥にそれぞれ対応する各対の第１及び第２のビット線ＢＬ−ＳＡ、ＢＬＢ−ＳＡ間に、センスアンプＢＬＢ−ＳＡを接続する。尚、イコライズ回路ＥＱも、各対の第１及び第２のビット線ＢＬ−ＳＡ、ＢＬＢ−ＳＡ間に接続するようにしても良い。
【００２０】
センスアンプＳＡは、センシング動作信号ＳＡ−Ｏｎによって制御され、イコライズ回路ＥＱは、ビットラインリセット信号Ｅｑ−Ｏｎによって制御される。
【００２１】
以下に、この図１のメモリ装置の動作を、図２の信号波形を示すタイミングチャートを参照して説明する。待機状態では、ゲート信号Ｃut−ＢＬ、Ｃut−ＢＬＢの電圧は共にＨであるので、ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２は共にＯＮである。例えば、ワードラインＷＬ（０）の電圧がＬからＨに立ち上がると、メモリセルＭＣ（０）のＭＯＳ−ＦＥＴ  ＱがＯＮになって、キャパシタＣの電荷が第１のビット線ＢＬに流れて、第１及び第２のビット線ＢＬ、ＢＬＢ間に微少電圧が発生する。
【００２２】
その後、センシング動作信号ＳＡ−ＯｎがＬからＨになり、センスアンプＳＡが微少電圧の増幅を開始して、最大振幅Ｖcc（Ｖ）−０（Ｖ）にラッチする以前に、ゲート信号Ｃut−ＢＬＢの電圧をＨからＬに変えて、第２のビット線ＢＬＢ−ｍと、第２のビット線ＢＬＢ−ｍに対応する第２のビット線ＢＬＢ−ＳＡとを分離する。ゲート信号Ｃut−ＢＬの電圧はＨのままである。その結果、第１のビット線ＢＬ−ｍ、ＢＬ−ＳＡの電圧は、一方の側にラッチされ、第２のビット線ＢＬＢ−ＳＡの電圧は、他方の側にラッチされるが、第２のビット線ＢＬＢ−ｍ、ＢＬＢ−ＳＡが分離されているため、第２のビット線ＢＬＢ−ｍはフローティング状態となり、充放電電流が削減される。又、第２のビット線ＢＬＢ−ｍのビットライン容量は、第２のビット線ＢＬＢ−ＳＡのビットライン容量の５〜１０倍程度であるので、消費電流低減効果は大きい。図２の例では、第１のビット線ＢＬＢ−ＳＡのラッチ電圧は０（Ｖ）になるが、第２のビット線ＢＬＢ−ｍのラッチ電圧は、Ｖcc／２（Ｖ）と０（Ｖ）との間の中間の電圧となる。
【００２３】
その後、読出し／書込み（Ｒ／Ｗ）回路に対し、読出し／書込み動作が行われる。その後、ワード線ＷＬ０の電圧がＨからＬになる。その後、センシング動作信号ＳＡ−ＯｎがＨからＬになる。その後、ゲート信号Ｃut−ＢＬＢの電圧がＬからＨに変わる（ゲート信号Ｃut−ＢＬの電圧は依然としてＨのまま）と共に、ビットラインリセット信号Ｅｑ−ＯｎがＬからＨになる（ビットラインリセット状態になる）と、イコライズ回路ＥＱが動作して、第１及び第２のビット線ＢＬ、ＢＬＢの電圧が共にＶcc／２と等しくなるように、第１及び第２のビット線ＢＬ、ＢＬＢがプリチャージされ、その後待機状態になる。換言すれば、第１及び第２のビット線ＢＬ、ＢＬＢのプリチャージ期間は、ＭＯＳ−ＦＥＴ  Ｑ１、Ｑ２は共にＯＮとなっている。
【００２４】
図２において、センシング動作信号ＳＡ−Ｏｎの電圧がＬからＨに立ち上がるタイミングと、ゲート信号Ｃut−ＢＬＢの電圧がＨからＬに立ち下がるタイミングとの間の時間が短ければ短い程、消費電流の低減効果が高くなり、又、ゲート信号Ｃut−ＢＬＢの電圧がＬからＨに立ち上がるタイミングと、ビットラインリセット信号Ｅｑ−ＯｎＮＯの電圧がＬからＨに立ち上がるタイミングとの間の時間が短ければ短い程、ビット線ＢＬ、ＢＬＢのプリチャージ期間が短くなる。
【００２５】
又、ワード線ＷＬ（０）、ＷＬ（２）、ＷＬ（４）、‥‥‥、ＷＬ（２ｎ）の電圧がＬからＨに変化したときは、上述したように、ゲート信号Ｃut−ＢＬの電圧は常時Ｈであり、ゲート信号Ｃut−ＢＬＢの電圧がＨ→Ｌ→Ｈと変化する。又、ワード線ＷＬ（１）、ＷＬ（３）、ＷＬ（５）、‥‥‥、ＷＬ（２ｎ＋１）の電圧がＬからＨに変化したときは、上述とは逆に、ゲート信号Ｃut−ＢＬＢの電圧は常時Ｈであり、ゲート信号Ｃut−ＢＬの電圧がＨ→Ｌ→Ｈと変化する。
【００２６】
【発明の効果】
第１の本発明によれば、互いに交叉する複数対の第１及び第２のビット線及び複数のワード線と、複数対の第１及び第２のビット線の交互の各一方のビット線及び複数のワード線の各交叉部にそれぞれ接続されたメモリセルと、各対の第１及び第２のビット線間にそれぞれ接続されたセンスアンプとを有するメモリ装置において、各対の第１及び第２のビット線を、各メモリセルが接続された部分と、各センスアンプが接続された部分とに分割し、その各対のビット線の２つの部分間を、それぞれ接続及び分離する第１及び第２のゲート手段を設けてなり、複数のメモリセルのうちのアクセスされたメモリセルが接続されているビット線が、第１のビット線である場合には、センシング動作中に、第１のゲート手段をＯＮ、第２のゲート手段をＯＦＦし、第２のビット線である場合には、センシング動作中に、第２のゲート手段をＯＮ、第１のゲート手段をＯＦＦするように、複数の第１及び第２のゲート手段を制御するようにしたので、センシング動作時における複数対の第１及び第２のビット線に対する充放電のための消費電流を少なくすることのできるメモリ装置を得ることができる。
【００２７】
第２の発明は、第１の発明のメモリ装置において、各対の第１及び第２のビット線に対するプリチャージ期間は、各第１及び第２のゲート手段は、共にＯＮであるので、センシング動作時における複数対の第１及び第２のビット線に対する充放電のための消費電流を少なくすることができる共に、各対の第１及び第２のビット線に対するプリチャージをも確実に行うことのできるメモリ装置を得ることができる。
【００２８】
第１及び第２の発明のメモリ装置において、メモリセルは、Ｄ−ＲＡＭメモリセルである。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリ装置の例を示す回路図である。
【図２】図１のメモリ装置の信号波形を示すタイミングチャートである。
【図３】従来のメモリ装置を示す回路図である。
【図４】図３のメモリ装置の信号波形を示すタイミングチャートである。
【符号の説明】
ＷＬ（０）、ＷＬ（１）、ＷＬ（２）、‥‥‥、ＷＬ（２ｎ）、ＷＬ（２ｎ＋１）  ワード線、‥‥‥、ＢＬ−（ｍ−１）；ＢＬＢ−（ｍ−１）、ＢＬ−ｍ；ＢＬＢ−ｍ、ＢＬ−（ｍ＋１）；ＢＬＢ−（ｍ＋１）、‥‥‥  複数対の第１及び第２のビット線、ＭＣ（０）、ＭＣ（１）、‥‥‥、ＭＣ（２ｎ）、ＭＣ（２ｎ＋１）  メモリセル、ＳＡ  センスアンプ、ＥＱ  イコライズ回路、ＤＧ  分離ゲート、Ｑ１、Ｑ２  ゲートとしてのＭＯＳ−ＦＥＴ。
【図１】
0004934897.tif 000002
【図２】
0004934897.tif 000003
【図３】
0004934897.tif 000004
【図４】
0004934897.tif 000005