(57)【特許請求の範囲】
【請求項１】
複数の素子機能ユニットを具え、これら素子機能ユニットが第２導電型の半導体材料層（２，２１，２２，２３）中に形成した第１導電型の本体領域（３）を具えるＭＯＳゲート電力装置において、
前記半導体材料層（２，２１，２２，２３）中に前記第１導電型の複数の不純物添加領域（２０，２０１，２０２）が形成され、これら不純物添加領域（２０，２０１，２０２）が前記本体領域（３）の各々の下側にそれぞれ配置されると共に、隣接する前記不純物添加領域から前記半導体材料層（２，２１，２２，２３）により分離され、
前記半導体材料層（２，２１，２２，２３）が第１の抵抗値を有し、前記不純物添加領域が（２０，２０１，２０２）が前記第１の抵抗値よりも大きい第２の抵抗値を有することを特徴とするＭＯＳゲート電力装置。
【請求項２】
前記本体領域の下側の前記不純物添加領域の前記第２の抵抗値が、前記不純物添加領域の幾何学的形状及び形成位置と共に、前記ＭＯＳゲート電力装置の降伏電圧を決定することを特徴とする請求項１に記載のＭＯＳゲート電力装置。
【請求項３】
前記第１導電型の前記不純物添加領域が、前記第２導電型の前記半導体材料層の導電型を反転させる濃度の前記第１導電型の不純物を含むことを特徴とする請求項２に記載のＭＯＳゲート電力装置。
【請求項４】
前記第１導電型の前記不純物添加領域に含まれる前記第１導電型の不純物が、前記半導体材料層中の不純物よりも大きな拡散性を有することを特徴とする請求項３に記載のＭＯＳゲート電力装置。
【請求項５】
前記半導体材料層が前記第２導電型の高不純物濃度半導体基板の上側に形成され、前記本体領域の下側の前記不純物添加領域が、ほぼ前記半導体基板まで延在することを特徴とする請求項１から４までのいずれか１項に記載のＭＯＳゲート電力装置。
【請求項６】
前記第１導電型をＰ型とし、前記第２導電型をＮ型としたことを特徴とする請求項１から５までのいずれか１項に記載のＭＯＳゲート電力装置。
【請求項７】
前記第１導電型の前記不純物添加領域の不純物を、アルミニウム原子としたことを特徴とする請求項６に記載のＭＯＳゲート電力装置。
【請求項８】
前記第１導電型をＮ型とし、前記第２導電型をＰ型としたことを特徴とする請求項１から５までのいずれか１項に記載のＭＯＳゲート電力装置。
【請求項９】
（ａ）高濃度の不純物が添加された第２導電型の半導体基板（１）上に、第１の抵抗値を有する前記第２導電型の半導体材料層（２，２１，２２，２３）を形成する工程と、
（ｂ）前記半導体材料層（２，２１，２２，２３）上に絶縁ゲート層（５，６）を形成する工程と、
（ｃ）前記絶縁ゲート層（５，６）を選択的に除去して前記半導体材料層上（２，２１，２２，２３）の表面の選択された部分に窓を形成する工程と、
（ｄ）前記絶縁ゲート層（５，６）の残存する部分をマスクとして用いて、前記半導体材料層上（２，２１，２２，２３）に第１導電型の本体領域（３）を形成する工程と、
（ｅ）前記本体領域（３）にソース領域（４）を形成する工程とを具え、
前記半導体材料層（２，２１，２２，２３）中に、第２の抵抗値を有する前記第１導電型の不純物添加領域（２０，２０１，２０２）を形成し、前記不純物添加領域の各々が、最終的に製造された装置の前記本体領域（３）の各々の下側に位置すると共に前記半導体材料層中に延在するＭＯＳゲート電力装置を製造するに際し、
前記本体領域の下側に位置する前記第１導電型の前記不純物添加領域（２０，２０１，２０２）を、前記第２導電型の前記半導体材料層（２，２１，２２，２３）に前記第１導電型の不純物を、前記半導体材料層（２，２１，２２，２３）の前記第２導電型を反転させるドーズ量でイオン注入することにより形成し、
前記第１導電型の不純物が、前記第１の抵抗値よりも大きな前記第２の抵抗値を形成するドーズ量で前記半導体材料層に導入されることを特徴とするＭＯＳゲート電力装置の製造方法。
【請求項１０】
前記本体領域の下側の前記不純物添加領域を形成するためにイオン注入される前記第１導電型の不純物を、前記半導体材料層中で拡散性を有する不純物としたことを特徴とする請求項９に記載の方法。
【請求項１１】
前記ソース領域を形成する工程が、前記第２導電型の不純物を選択的にイオン注入する工程と、その後注入された不純物を熱拡散させる工程を具える請求項１０に記載の方法において、
前記本体領域の下側の前記不純物添加領域を形成するために注入される前記第１導電型の不純物が、前記ソース領域が形成される前に注入され、前記ソース領域を形成する不純物の熱拡散中に前記半導体基板に向けてほぼ下向きに熱拡散されることを特徴とする方法。
【請求項１２】
前記本体領域を形成する工程が、前記絶縁ゲート層の窓を介して前記第１導電型の不純物を注入する工程と、その後注入された不純物を熱拡散させる工程とを具える請求項１０に記載の方法において、
前記本体領域の下側に前記不純物添加領域を形成するために注入される前記第１導電型の不純物が、前記本体領域が形成される前に注入され、前記本体領域を形成する不純物の熱拡散中に前記半導体基板に向けてほぼ下向きに熱拡散されることを特徴とする方法。
【請求項１３】
前記第１導電型の不純物が、前記絶縁ゲート層の窓を介してイオン注入されることを特徴とする請求項１１又は１２に記載の方法。
【請求項１４】
前記半導体材料層を形成する工程及び前記不純物添加領域を形成する工程が、第１の半導体材料のサブ層を形成するサブ工程を具え、前記第１の半導体材料中に前記第１導電型の不純物を選択的にイオン注入し、前記第１の半導体材料のサブ層の上側に第２の半導体材料のサブ層を形成して、前記半導体材料層内に、前記第１及び第２の半導体材料のサブ層により構成される不純物添加サブ領域を形成することを特徴とする請求項１０に記載の方法。
【請求項１５】
前記半導体材料のサブ層を形成するサブ工程を少なくとも１回繰返し、前記半導体材料層が前記半導体材料のサブ層を積層することにより形成され、前記不純物添加領域が、前記不純物が添加されたサブ領域を積層し合体することにより構成されることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記半導体材料のサブ層を形成するサブ工程を少なくとも１回繰返し、前記半導体材料層が前記半導体材料サブ層を積層することにより形成され、前記不純物添加領域が、縦方向に互いに合体された不純物添加領域により構成されることを特徴とする請求項１４に記載の方法。
【請求項１７】
前記第１及び第２の半導体材料のサブ層がほぼ等しい厚さを有することを特徴とする請求項１４から１６までのいずれか１項に記載の方法。
【請求項１８】
前記第１及び第２の半導体材料のサブ層が、５〜１０オーム／ｃｍに対応するほぼ５×１０14〜３×１０15原子／ｃｍ3 の不純物濃度を有することを特徴とする請求項１４から１７までのいずれか１項に記載の方法。
【請求項１９】
前記第２導電型をＮ型とし、前記第１導電型をＰ型としたことを特徴とする請求項１０から１８までのいずれか１項に記載の方法。
【請求項２０】
前記第１導電型の不純物をアルミニウムとしたことを特徴とする請求項１９に記載の方法。
【請求項２１】
請求項２０に記載の方法において、前記不純物が、１００〜９００ｋｅＶの範囲のエネルギー及び５×１０11〜１×１０13原子／ｃｍのドーズ量でイオン注入されることを特徴とする方法。
【請求項２２】
前記第２導電型をＰ型とし、前記第１導電型をＮ型としたことを特徴とする請求項１０から１８までのいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は高電圧ＭＯＳゲート電力装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
３００Ｖと１０００Ｖとの間の降伏電圧を有するＭＯＳゲート電力装置は、高電圧を印加するために必要でありエピタキシャル層自身の不純物濃度に依存するエピタキシャルドレイン層抵抗に主として起因する高い出力抵抗（すなわち、オン抵抗）を有している。
【０００３】
他方において、集積密度を増大する試みとしてＭＯＳゲート電力装置の出力抵抗を増大することなく素子機能ユニット（セル又は細条）間の距離を短くすることを望む場合、共通のドレイン層の不純物濃度を高くする必要がある。しかしながら、この場合、ＭＯＳゲート電力装置の降伏電圧が低下してしまう。
【０００４】
低い出力抵抗及び高い降伏電圧を有するＭＯＳゲート電力装置を得るためには、異なる不純物濃度の多数のサブ層を有する電力装置（マルチドレイン装置、ＭＤＭＯＳ）により実現することができる。
【０００５】
別の既知の技術は米国特許第５２１６２７５号及び５４３８２１５号明細書に記載されており、これらの明細書においては、素子機能ユニットの本体領域の下側の共通のドレイン層はＰ型の本体「パケット」と交互に形成したＮ型の区域により構成されている。
【０００６】
【発明が解決しようとする課題】
上述した構造体は、トレンチエッチングと充填工程を有する製造プロセスにより得られるが、このプロセスは極めて複雑である。この理由は、ドレインの厚さが２０μｍと１００μｍとの間にあり、セル又は細条の幅が約５〜１０μｍの範囲にあるためである。
【０００７】
上述した従来技術の説明の観点より、本発明の目的は、低い出力抵抗を有する高電圧ＭＯＳゲート電力装置を実現することにある。
【０００８】
【課題を解決する手段】
上記目的は、複数の素子機能ユニットを具え、これら素子機能ユニットが第２導電型の半導体材料層中に形成した第１導電型の本体領域を具えるＭＯＳゲート電力装置において、前記半導体材料層中に第１導電型の複数の不純物添加領域が形成され、これら不純物添加領域が各本体領域の下側にそれぞれ配置されると共に隣接する不純物添加領域から前記半導体材料層により分離されていることを特徴とするＭＯＳゲート電力装置により達成される。
【０００９】
本発明の結果として、特に素子機能ユニットの下側に第１導電型の不純物添加領域が存在することにより、同一の降伏電圧の通常のＭＯＳゲート電力装置に必要とされる抵抗よりも一層低い抵抗を有する共通のドレイン層を有するＭＯＳゲート電力装置が実現される。
【００１０】
さらに、素子機能ユニットの本体領域の下側の不純物添加領域は、電力装置の動作中に高電圧に維持することができる。
【００１１】
本発明のこれらの及び他の構成は、図示の２個の特有の実施例に基づいて明らかにする。尚、本発明は図示の実施例だけに限定されるものではない。
【００１２】
【発明の実施の形態】
図面特に図１を参照するに、本発明によるＭＯＳゲート電力装置チィップは高不純物濃度の半導体基板１を具え、この基板上に例えばエピタキシャル成長により半導体層２を形成する。図示の実施例において、Ｎチャネル電力ＭＯＳＦＥＴの場合基板１及び半導体層２の両方はＮ導電型とし、ＰチャネルＭＯＳＦＥＴの場合基板１及び半導体層２の両方をＰ導電型とする。
【００１３】
エピタキシャル層２はＭＯＳゲート電力装置の素子機能ユニットの共通のドレイン層を形成する。各素子機能ユニットはＰ型（一般的には、エピタキシャル層２の導電型とは反対導電型）の本体領域３を具える。この本体領域３は、「セルラー」ＭＯＳゲート電力装置の場合多角形構造（例えば、四角形又は六角形）を有し、或いはこれらの本体領域３は伸長状の細条（図１においては、紙面と直交する方向に延在する）として構成することができる。各本体領域３内に、Ｎ型（すなわち、エピタキシャル層２と同一導電型）の高濃度の不純物が添加されたソース領域４を形成する。
【００１４】
エピタキシャル層２の上側表面は、薄いゲート酸化層５及びポリシリコン層６を有する絶縁ゲート層により覆う。各本体領域３の上側の絶縁ゲート層に開口を形成する。絶縁性材料層７により絶縁ゲート層を覆い、各本体領域３の上側の絶縁性材料層７にコンタクト窓を形成してソース金属層８をソース領域４覆い本体領域３と接触させる。ドレイン金属層９を基板１の下側表面上側に形成する。
【００１５】
エピタキシャル層２の本体領域３の下側に、反対導電型でエピタキシャル層２よりも高い抵抗を有する領域２０を形成する。この領域２０はエピタキシャル層２の基板１に至るほぼ全厚さにわたって下向きに延在する。領域２０はエピタキシャル層２の全厚さにわたって延在するように図示したが、当業者に理解されるように、領域２０はエピタキシャル層２の一部分にわたってだけ延在してもよい。
【００１６】
領域２０が本体領域３の下側に存在する結果として、ＭＯＳゲート電力装置の降伏電圧を低下させることなくエピタキシャル層２の抵抗を小さくすることができる。この理由は、ＭＯＳゲート電力装置の降伏電圧は、本体領域間の共通ドレイン層の部分ではなく、本体領域の下側の共通ドレイン層の部分の抵抗及び厚さに依存するからである。すなわち、本体領域３の下側に不純物が添加された領域２０が存在することにより、通常のデバイスにとって必要な抵抗よりも低い抵抗を有するエピタキシャル層を用いて所望の降伏電圧を達成することができる。
【００１７】
エピタキシャル層２の抵抗が低下する結果として、ＭＯＳゲート電力装置の出力抵抗Ｒonは低下する。この理由は、ソース領域から基板１に向けて流れる電流密度Ｉが一層低い抵抗と遭遇することになるからである。
【００１８】
また、ＭＯＳゲート電力装置の出力抵抗が増加する欠点が生ずることなく、互いに隣接する素子機能ユニット間の距離ｄ（図１）を短縮することができる。
【００１９】
図２〜図６を参照しながら、本発明の製造プロセスについて説明する。図２を参照するに、高不純物濃度基板１上に半導体層２をエピタキシャル成長させ、このエピタキシャル層２の厚さは製造すべきＭＯＳゲート電力装置の電圧クラスに依存し、例えば３０〜１００Ｖの電圧範囲で動作するデバイスの場合エピタキシャル層２は約２〜７μｍとすることができる。一方、通常のデバイスの場合エピタキシャル層の抵抗はＭＯＳゲート電力装置の所望の降伏電圧に基づいて決定され（例えば、６０Ｖの降伏電圧の場合１オームｃｍ）、本発明においてはエピタキシャル層２は同一の所望の降伏電圧を達成するのに必要な抵抗よりも一層低い（例えば、０．６オームｃｍ）抵抗を有する。
【００２０】
エピタキシャル層２の表面上に例えば熱酸化により薄い酸化層５を形成する。
次に、ポリシリコン層６を酸化層５上に堆積する。
【００２１】
図３に示すように、ポリシリコン層６及び酸化層５をエピタキシャル層２の表面から選択的に除去して開口１０を形成する。この工程は、フォトレジスト層１１を堆積し、光源により開口１０のパターンを支持するマスクを介してフォトレジスト層を露光し、フォトレジスト層１１を選択的に除去し、ポリシリコン層６及び酸化層５のフォトレジスト層１１により覆われていない部分をエッチングする工程を含む。開口１０は多角形のレイアウト（例えば、四角形又は六角形、すなわちセルラのレイアウト）を有することができ、或いは伸長した細条とすることができる。
【００２２】
次に、ＭＯＳゲート電力装置の素子機能ユニットの本体領域を形成する不純物が添加された領域を形成する。この目的のため、ポリシリコン層及び酸化層６，５をマスクとして用いて（必要な場合、フォトレジスト層１１も用いる）ボロンのようなＰ型の不純物を、ドーズ量の範囲が５×１０13〜５×１０14原子／ｃｍ2 で、８０〜２００ｋｅＶ（図３）の注入エネルギーの範囲でイオン注入する。図４に示すように、次の不純物の熱拡散により、約１０17原子／ｃｍ3 のチャネル領域表面濃度を有する本体領域３が形成され、この不純物濃度はＭＯＳゲート電力装置の所望の閾値を達成するために必要な濃度である。
【００２３】
変形例として、本体領域３は、ポリシリコン層及び酸化層６，５をマスクとして用いて異なるドーズ量及び異なる注入エネルギーの２個の個別のボロン注入により形成することができる。
【００２４】
例えば、第１のイオン注入は、Ｐ型不純物の注入を１０13〜１０14原子／ｃｍ2 の範囲のドーズ量で約８０ｋｅＶの注入エネルギーで行い、本体領域の表面特にチャネル領域の不純物濃度を制御し、ＭＯＳゲート電力装置の所望の閾値に設定する。次の１０５０〜１１００℃の０．５〜２時間にわたる熱拡散により、第１のイオン注入により導入された不純物の横方向拡散を決定してゲート酸化層の下側で延在する本体領域のチャネル領域を形成する。第２のイオン注入は、Ｐ型不純物の注入を１０13〜１０14原子／ｃｍ2 の範囲のドーズ量で約１００ｋｅＶと３００ｋｅＶとの間の注入エネルギーで行い、不純物のピーク濃度を予め規定した深さ、すなわち後の工程で形成されるソース領域の下側に位置させる。第２のイオン注入により注入される不純物は本体領域の高濃度の不純物が添加された深い本体部分を形成し、ソース領域の下側の本体領域の抵抗を小さくする。
【００２５】
図５に示すように、ポリシリコン層及び酸化層６，５をマスクとして用いて（必要な場合、フォトレジスト層１１も用いる）、Ｐ型の不純物好ましくはアルミニウムのような高い拡散性を有する不純物をエピタキシャル層にイオン注入する。注入ドーズ量は、エピタキシャル層の導電型がＰ型に反転させるのに適切なものとする。注入エネルギー（７００ｋｅＶ〜１ＭｅＶの範囲）は、不純物のピーク濃度が本体ドレイン接合にできるだけ接近するように（エピタキシャル層２の表面から１．５〜２μｍ）設定する。
【００２６】
変形例として、図６に示すように、高拡散性不純物用の注入マスクは、ポリシリコン層及び酸化層６，５により規定される開口１０よりも小さい開口１００を規定する別のフォトレジスト層１１１により形成することができる。
【００２７】
次に、Ｎ型不純物（砒素又はリンのような）を高ドーズ量で本体領域３に選択的に注入してソース領域４を形成する。次に、Ｎ型不純物は熱処理により拡散させる。この熱処理中に、ソース領域用の不純物は、砒素の場合には約０．４〜０．５μｍの深さまで拡散し、リンの場合には０．６〜０．７μｍの深さまで拡散する。同一の熱処理中に、高拡散性のＰ型不純物は１．５〜２μｍの深さまで拡散し、ほぼ基板１に至る全ての本体領域３の下側に制御された態様で分布し、本体領域３の下側のエピタキシャル層２の導電型を反転させる。
【００２８】
以下の処理工程は、チィップの全表面上に絶縁材料層７を形成し、絶縁材料層の本体領域３の上側部分にコンタクト窓を形成し、ソース金属層８及びドレイン金属層９を形成する工程を含む。
【００２９】
例えば厚いエピタキシャル層を有する高電圧デバイスにおけるように、ソース不純物を拡散させるために用いる熱拡散処理が高拡散性不純物を完全に拡散させるのに不十分な場合、ソース不純物の熱拡散処理を変更し又は例えば本体領域３を形成する工程の前に高拡散性不純物を注入するように上述した工程の順序を反転し、本体領域の熱拡散処理を利用することができる。
【００３０】
図７〜図１３は図１の断面図と同様な断面図であり、本発明による製造プロセスの第２実施例の主要な工程を示す。この実施例は２００〜１０００Ｖ又はそれ以上の電圧で動作できる高電圧デバイスの製造に特に好適である。これらのデバイスの特有な概念は、この高電圧で動作するためドレイン層の厚さは１５〜８０μｍ又はそれ以上とする必要があることである。素子機能ユニットがセル又は細条の場合、この素子機能ユニットのサイズは５〜１５μｍの範囲で変化する。
【００３１】
明らかなように、ドレイン層の実質的な厚さの観点より、基体の前側から単一のイオン注入を行う前述した製造プロセスは本体領域の下側のドレイン層中に十分な深さで延在するＰ型領域を形成するのにあまり適当ではない。
【００３２】
以下に説明する第２の実施例は上述した問題を解消することができる。
【００３３】
図７を参照するに、Ｎ型の第１のエピタキシャル層２１をＮ+ の基板１上に形成する。エピタキシャル層２１は素子機能ユニットの大きさにほぼ等しい厚さＸ1 を有し、これら素子機能ユニットは例えば５〜１０μｍのセル又は細条とする。エピタキシャル層２１の厚さＸ1 は最終的なデバイスの全厚さよりも相当薄く、例えば１／３又はそれ以下である。エピタキシャル層２１の不純物濃度レベルは、デバイスとして所望の高電圧を維持するために必要な不純物濃度よりも高い。５×１０14〜３×１０15原子／ｃｍ3 （５〜１０オームｃｍ）の不純物濃度レベルが好適である。
【００３４】
図８を参照するに、次に、エピタキシャル層２１の上側表面上に約２００〜１０００Åの厚さの酸化層２４を形成する。次に、フォトレジスト層３４を酸化層２４上に形成し、素子セル又は素子細条が形成される位置の区域を選択的に除去して開口１０１を形成する。フォトレジスト層３４の開口１０１の幅Ｌは素子セル又は細条のサイズよりも僅かに小さくする。酸化層２４は、その後行われるイオン注入を阻止せず且つフォトレジスト層３４の除去工程中にエピタキシャル層２１の上側表面を保護する程度の厚さを有する。
【００３５】
図９を参照するに、次に、フォトレジスト層３４をマスクとして用いボロン又はアルミニウムのようなＰ型不純物をエピタキシャル層２１に選択的に注入する。適当なイオン注入のエネルギーは１００〜９００ｋｅＶである。注入ドーズ量は、その後行う熱拡散処理の後注入されたＰ型不純物がエピタキシャル層２１のＮ導電型を反転させるように選択する。好適なドーズ量の範囲は、５×１０11〜１×１０13原子／ｃｍ2 である。
【００３６】
図１０を参照するに、次に、フォトレジスト層３４及び酸化層２４を完全に除去し、第１のエピタキシャル層２１上にＮ型の第２のエピタキシャル層２２を形成する。好ましくは、第２のエピタキシャル層２２の厚さＸ2 及びその不純物濃度は第１のエピタキシャル層２１の厚さＸ1 及び不純物濃度と同様にする。熱酸化を処理を含む第２のエピタキシャル層２２の成長中に、以前に注入したＰ型不純物が第１及び第２のエピタキシャル層２１，２２中に拡散し、この結果１０15原子／ｃｍ3 にほぼ等しいか又はそれ以下の不純物濃度を有するＰ型領域２０１が形成される。
【００３７】
図１１を参照するに、次に、別の酸化層２５及びフォトレジスト層３５を第２のエピタキシャル層２２上に形成する。次に、フォトレジスト３４を除去するために以前に用いたものと同一のレイアウトを用いて、フォトレジスト層３５を選択的に除去して開口１０２を形成する。次に、図９に示す工程で用いたものと同様なフォトレジスト層３５をマスクとして用いてボロン又はアルミニウムのようなＰ型不純物を選択的に注入する。注入ドーズ量及びエネルギーは前述したものと同様に選択する。
【００３８】
図１２を参照するに、次に、フォトレジスト３５及び酸化層２５を完全に除去し、Ｎ型の第３のエピタキシャル層２３を第２のエピタキシャル層２２上に形成する。好ましくは、第３のエピタキシャル層２３の厚さＸ3 及び不純物濃度は第２のエピタキシャル層２２の厚さＸ2 及び不純物濃度と同様とする。熱処理を含む第３のエピタキシャル層２３の成長中、以前に注入したＰ型の不純物が第２及び第３のエピタキシャル層２２，２３に拡散してＰ型領域２０２を形成し、このＰ型領域２０２の不純物は縦方向にも拡散する。このようにして、Ｐ型２０１及びＰ型２０２が合体して積層されたＰ型領域２０２，２０１が形成される。Ｐ型領域２０２及び２０１お不純物濃度は、それらの幾何学的配置及びサイズと相まって高電圧を維持するのに好適なものとなる。実際には、Ｐ型領域２０２，２０１の全電荷量とこれら領域間のＮ型ドレイン領域の全電荷量は同一にする必要があり、そのため上述した領域の幾何学的なサイズとこれら領域の不純物濃度との間には相関が存在する。
【００３９】
以後の工程は上述した第１の実施例のプロセスと同様である。明らかに、素子機能ユニットの本体領域は、図１３に示すように、積層されたＰ型領域２０１及び２０２の上側の第３のエピタキシャル層２３に形成する必要がある。積層されたＰ型領域２０１及び２０２は合併されて本体領域の下側にＰ型領域を形成する。
【００４０】
このように構成することにより、一層厚い厚さのエピタキシャル層を成長させることができ、特有のＰ型領域を形成するために互いに合体されていない積層されたＰ型を得るために必要なエピタキシャル層の数を減少させることができる。尚、これらの合体していない積層したＰ型領域は、装置の作動中に印加される電界により電気的に接続される。
【００４１】
変形例として、各エピタキシャル層２１及び２２にそれぞれ単一のイオン注入を行う代りに、各エピタキシャル層２１及び２２にそれぞれ数回のイオン注入を順次行うことができる。順次行うイオン注入は異なる注入エネルギーで行い、ピーク不純物濃度の位置を異なる深さにする。これらイオン注入のドーズ量は例えば５×１０12〜５×１０13原子／ｃｍ2 とし、注入エネルギー範囲は１００ｋｅＶから９００ｋｅＶ又はこれ以上とする。例えばイオン注入される不純物がボロンの場合、３００ｋｅＶ、６００ｋｅＶ及び９００ｋｅＶの３回の注入を行って、０．７μｍ、１．２μｍ及び１．７μｍの深さ位置にピーク不純物濃度を得ることができる。
【００４２】
このようにして、「箱形」の濃度プロファイルが得られる。
【００４３】
明らかなように、積層されるエピタキシャル層の数は３個以外の数とすることができる。形成すべきエピタキシャル層の数は、最終的なデバイスのドレイン層の全厚さ、すなわち電力装置が耐える電圧に依存する。
【図面の簡単な説明】
【図１】  本発明の第１実施例によるＭＯＳゲート電力装置の断面図である。
【図２】  本発明の第１実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図３】  本発明の第１実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図４】  本発明の第１実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図５】  本発明の第１実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図６】  本発明の第１実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図７】  高電圧ＭＯＳゲート電力装置の製造に特に好適な本発明の第２実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図８】  本発明の第２実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図９】  本発明の第２実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図１０】  本発明の第２実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図１１】  本発明の第２実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図１２】  本発明の第２実施例による製造プロセスの中間の工程を示す図１と同様な断面図である。
【図１３】  図７から図１２のプロセスにより得られたＭＯＳゲート電力装置の断面図である。
【符号の説明】
１  半導体基板
２  エピタキシャル層
３  本体領域
４  ソース領域
５  ゲート酸化層
６  ポリシリコン層
８  ソース金属層
９  ドレイン金属層
２０  不純物添加領域
【図１】
0004861544.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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