(57)【特許請求の範囲】
【請求項１】
アナログの入力信号を複数Ｎの経路に分配する信号分配器（２１）と、
前記複数Ｎの経路に分配された信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２２（１）〜２２（Ｎ））と、
所定周期で、該所定周期の複数Ｎ分の１ずつ位相がシフトしたＮ相のクロック信号を前記複数ＮのＡ／Ｄ変換器にそれぞれ与えてサンプリングさせるクロック信号発生器（２３）と、
前記各Ａ／Ｄ変換器の出力値の間を補間する値をそれぞれ推定し、前記各Ａ／Ｄ変換器の出力値と前記推定された値とを用いて前記出力値の補正処理を行う補正処理部（３０）とを有するＡ／Ｄ変換装置において、
前記補正処理部は、
前記各Ａ／Ｄ変換器にそれぞれ１ずつ対応して合計Ｎ個設けられ、それぞれが当該Ａ／Ｄ変換器の出力値の間を補間するＮ−１個の補間値を推定し、該推定したＮ−１個の補間値と当該Ａ／Ｄ変換器の出力値とをＮ系列の出力ラインから並列に出力する推定処理部（３１（１）〜３１（Ｎ））と、
前記各推定処理部からそれぞれ並列出力される出力値および補間値に対して、複数のＡ／Ｄ変換器間に生じる誤差を補正するための補正演算を並列に行い、該演算結果を加算して、前記Ａ／Ｄ変換器の出力値を基準のＡ／Ｄ変換器でサンプリングしたのと等価な値に補正する複数Ｎの等化処理部（３５（１）〜３５（Ｎ））とを備えていることを特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を分配して複数のＡ／Ｄ変換器に入力し、各Ａ／Ｄ変換器が所定時間ずつずれたタイミングにサンプリングを行うようにサンプリングクロックを与えて、入力信号に対して等価的に高速なサンプリングを行うインタリーブ方式のＡ／Ｄ変換装置で、且つ複数のＡ／Ｄ変換器を用いることによって生じる誤差を補正するための補正処理部を有するものにおいて、その動作をより高速化するための技術に関する。
【背景技術】
【０００２】
アナログ信号を一定時間毎にサンプリングし、そのサンプル値を数値化するために従来からＡ／Ｄ変換装置が用いられており、高速なアナログ信号を数値化する一つの方式として、インタリーブ方式のＡ／Ｄ変換装置が知られている。
【０００３】
インタリーブ方式のＡ／Ｄ変換装置は、一般的に図７に示すように、信号分配器１１と、複数Ｎ（図ではＮ＝４）のＡ／Ｄ変換器１２（１）〜１２（４）と、クロック信号発生器１３とを有している。
【０００４】
信号分配器１１は、例えば図８の（ａ）のようなアナログの入力信号ｘ（ｔ）を、各Ａ／Ｄ変換器１２（１）〜１２（４）に分配入力する。
【０００５】
クロック信号発生器１３から各Ａ／Ｄ変換器１２（１）〜１２（４）に対しては、図８の（ｂ１）〜（ｂ４）のように、それぞれの周期がＴｓで等しく、位相がＴｓ／４ずつシフトした４相のクロック信号Ｃ１〜Ｃ４がそれぞれ入力されている。
【０００６】
各Ａ／Ｄ変換器１２（１）〜１２（４）がそれぞれのクロック信号Ｃ１〜Ｃ４の立ち上がりタイミングに入力信号をサンプリングするとすれば、そのサンプリングタイミング毎の入力信号の瞬時値ｘ１、ｘ２、…、が、図８の（ｃ１）〜（ｃ４）のように、デジタル値Ｘ１、Ｘ２、……に変換されて出力されることになる。
【０００７】
つまり、上記構成のＡ／Ｄ変換装置では、各Ａ／Ｄ変換器１２（１）〜１２（４）のサンプリング速度（１／Ｔｓ）のＮ（＝４）倍の速度でサンプリングを行っているのと等価な結果が得られることになり、低速なＡ／Ｄ変換器で高い周波数の信号のサンプリングが行える。
【０００８】
ところが、入力信号の周波数が高くなってくると、複数のＡ／Ｄ変換器に分配入力するための各信号経路の遅延特性差、各Ａ／Ｄ変換器の特性差、サンプリング用のクロック信号の位相誤差等が無視できなくなり、それらに起因して、得られたデジタル値に無視できない誤差が生じる。
【０００９】
この問題を解決するための技術として、図９に示すように、前記した信号分配器１１、Ａ／Ｄ変換器１２（１）〜１２（４）、クロック信号発生器１３の他に、推定器１５（１）〜１５（４）とイコライザ１６（１）〜１６（４）とを含む補正処理部１４およびセレクタ１７を設け、各Ａ／Ｄ変換器の出力値が、基準となるＡ／Ｄ変換器でサンプリングして得られる値となるように補正処理を行う方式が提案されている（特許文献１）。
【００１０】
【特許文献１】特許第３７５２２３７号公報
【００１１】
この方式は、基準となる（あるいは理想的な）Ａ／Ｄ変換器の伝達特性に対する各Ａ／Ｄ変換器の伝達特性の差を無くすためにデジタルフィルタからなるイコライザ１６による等化演算処理を行い、出力値の補正処理を行うものであるが、実際にＡ／Ｄ変換器からは周期Ｔｓの間隔でしか値が得られないのでイコライザ１６による等化演算処理ができない。そこで、推定器１５によりＡ／Ｄ変換器の出力値の間を補間する値を、そのＡ／Ｄ変換器とサンプリングタイミングが前後するＡ／Ｄ変換器の出力値を用いて推定し、本来の出力値と、推定によって得られた値とをイコライザ１６に時系列に入力して等化演算処理を行い、その演算で時系列に得られた値から対応するＡ／Ｄ変換器の出力値を用いて演算された誤差の少ない値をセレクタ１７により選択する方法を採用している。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１のように、Ａ／Ｄ変換器の出力値の間を補間する値を時系列に生成出力するためには、Ａ／Ｄ変換器のサンプリング周期ＴｓのＮ倍の速度が要求される。例えば、Ｎ＝８で、Ａ／Ｄ変換器のサンプリングレートが２００ＭＨｚでリアルタイム処理が必要な場合、推定処理および等化処理として１．６Ｇｓｐｓの速度が要求され、現状技術では実現が極めて困難である。
【００１３】
本発明は、上記問題を解決し、Ａ／Ｄ変換器のサンプリングレートと同等な速度で補正処理を可能にして、その結果装置全体の動作を高速化できるＡ／Ｄ変換装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
前記目的を達成するために、本発明のＡ／Ｄ変換装置は、
アナログの入力信号を複数Ｎの経路に分配する信号分配器（２１）と、
前記複数Ｎの経路に分配された信号をそれぞれ受ける複数ＮのＡ／Ｄ変換器（２２（１）〜２２（Ｎ））と、
所定周期で、該所定周期の複数Ｎ分の１ずつ位相がシフトしたＮ相のクロック信号を前記複数ＮのＡ／Ｄ変換器にそれぞれ与えてサンプリングさせるクロック信号発生器（２３）と、
前記各Ａ／Ｄ変換器の出力値の間を補間する値をそれぞれ推定し、前記各Ａ／Ｄ変換器の出力値と前記推定された値とを用いて前記出力値の補正処理を行う補正処理部（３０）とを有するＡ／Ｄ変換装置において、
前記補正処理部は、
前記各Ａ／Ｄ変換器にそれぞれ１ずつ対応して合計Ｎ個設けられ、それぞれが当該Ａ／Ｄ変換器の出力値の間を補間するＮ−１個の補間値を推定し、該推定したＮ−１個の補間値と当該Ａ／Ｄ変換器の出力値とをＮ系列の出力ラインから並列に出力する推定処理部（３１（１）〜３１（Ｎ））と、
前記各推定処理部からそれぞれ並列出力される出力値および補間値に対して、複数のＡ／Ｄ変換器間に生じる誤差を補正するための補正演算を並列に行い、該演算結果を加算して、前記Ａ／Ｄ変換器の出力値を基準のＡ／Ｄ変換器でサンプリングしたのと等価な値に補正する複数Ｎの等化処理部（３５（１）〜３５（Ｎ））とを備えていることを特徴とする。
【発明の効果】
【００１５】
このように、本発明のＡ／Ｄ変換装置は、各推定処理部が対応するＡ／Ｄ変換器の出力値およびその間を補間する値を並列出力し、その並列出力された値に対する等化演算処理を並列に行う等化処理部を有しているため、Ａ／Ｄ変換器のサンプリングレートと同等な速度で補正処理が可能となり、その結果装置全体の動作を高速化できる。
【発明を実施するための最良の形態】
【００１６】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したＡ／Ｄ変換装置２０の構成を示している。
【００１７】
このＡ／Ｄ変換装置２０では、アナログの入力信号ｘ（ｔ）が信号分配器２１に入力されて、複数Ｎ（この例では構成、動作を理解しやすいようにＮ＝４とする）のＡ／Ｄ変換器２２（１）〜２２（４）に分配入力される。
【００１８】
各Ａ／Ｄ変換器２２（１）〜２２（４）には、クロック信号発生器２３から周期がＴｓで等しく、位相がＴｓ／４ずつシフトした４相のクロック信号Ｃ１〜Ｃ４がそれぞれ入力されている。
【００１９】
各Ａ／Ｄ変換器２２（１）〜２２（４）の出力Ｘａ〜Ｘｄは、補正処理部３０に入力される。
【００２０】
補正処理部３０は、各Ａ／Ｄ変換器２２（１）〜２２（４）の出力値の間をそれぞれ補間する値をそれぞれ推定し、その出力値と推定値とを用いて出力値の補正処理を行うためのものであるが、前記した特許文献１のものとは構成が異なる。
【００２１】
補正処理部３０は、Ａ／Ｄ変換器毎にその出力値およびそれを補間する補間値を並列に出力する４（＝Ｎ）組の推定処理部３１（１）〜３１（４）と、各推定処理部３１（１）〜３１（４）からそれぞれ並列出力される出力値および補間値に対して、それぞれ信号分配器１１から各Ａ／Ｄ変換器までの信号経路差等によって生じる誤差を補正するための補正演算を並列に行い、その演算結果を加算して、各Ａ／Ｄ変換器の出力値を基準（理想）のＡ／Ｄ変換器でサンプリングしたのと等価な値に補正する４（＝Ｎ）組の等化処理部３５（１）〜３５（４）とを備えている。
【００２２】
各推定処理部３１（１）〜３１（４）のそれぞれは、対応するＡ／Ｄ変換器の出力値と、そのＡ／Ｄ変換器に対してサンプリングタイミングが前後する２つのＡ／Ｄ変換器の出力値とに基づいて、Ａ／Ｄ変換器の出力の補間値を推定するために、例えば図２に示すように構成されている。
【００２３】
即ち、各Ａ／Ｄ変換器の出力Ｘａ〜Ｘｄに対して、それぞれ２段のデータ遅延器３２で遅延処理を行い、最新のデータと遅延した２つのデータに対してそれぞれ乗算器３３により係数を乗算する。そして、前記したように、当該Ａ／Ｄ変換器の出力値と、そのＡ／Ｄ変換器に対してサンプリングタイミングが前後するＡ／Ｄ変換器の出力値に係数を乗算した値同士を加算器３４で加算することにより補間値を推定している。
【００２４】
なお、図２では推定処理部３１（１）のみを記載しているが、他の推定処理部３１（２）〜３１（４）の構成も同等である。また、４個の加算器３４の一つからは、対応するＡ／Ｄ変換器の出力値（図ではＸａ）そのもの（サンプリングタイミングが前後のＡ／Ｄ変換器の出力値に対する乗算係数を０とする）を出力しているので、実質的にはＮ−１個（この例では３個）の加算器で構成することができ、図２の破線内を省略することができる。
【００２５】
推定処理部３１（１）の実際の推定処理は、図３に示しているように、Ａ／Ｄ変換器２２（１）のあるサンプリングタイミングで得られた値Ｘａ（ｋ）と、その次のサンプリングタイミングで得られた値Ｘａ（ｋ＋１）との間を、Ｔｓ／４の間隔で補間する各値Ｘａｈ１〜Ｘａｈ３を求めるものである。
【００２６】
例えば、値Ｘａｈ１を推定する場合には、その直前のタイミングに得られたサンプル値Ｘａ（ｋ）、実際にその補間値のタイミングでサンプリングを行ったＡ／Ｄ変換器２２（２）のサンプル値Ｘｂ（ｋ）およびその直後のタイミングでサンプリングを行ったＡ／Ｄ変換器２２（３）のサンプル値Ｘｃ（ｋ）を用いた演算によって求める。
【００２７】
同様に、値Ｘａｈ２を推定する場合には、その直前のタイミングに得られた値Ｘｂ（ｋ）、実際にその補間値のタイミングでサンプリングを行ったＡ／Ｄ変換器２２（３）のサンプル値Ｘｃ（ｋ）およびその直後のタイミングでサンプリングを行ったＡ／Ｄ変換器２２（４）のサンプル値Ｘｄ（ｋ）を用いた演算によって求める。以下同様にして、サンプル値の間を補間する値が推定される。この処理は他の推定処理部３１（２）〜３１（４）についても同様である。
【００２８】
各推定処理部３１（１）〜３１（４）の出力は、等化処理部３５（１）〜３５（４）にそれぞれ入力される。
【００２９】
各等化処理部３５（１）〜３５（４）のそれぞれは、図２に示しているように、信号分配器１１から各Ａ／Ｄ変換器までの信号経路差等によって生じる誤差を補正するために必要な伝達特性Ｈ（ω）１〜Ｈ（ω）４を有するフィルタ３６（１）〜３６（４）と、その出力の総和を求める加算器３７とにより構成されている。なお、図２では等化処理部３５（１）のみ記載しているが、他の等化処理部３５（２）〜３５（４）の構成も同等である。
【００３０】
この加算器３７から出力される値は、対応するＡ／Ｄ変換器の出力値に対して、信号分配器１１から各Ａ／Ｄ変換器までの信号経路差等によって生じる誤差が補正された値となっている。
【００３１】
このように、実施形態のＡ／Ｄ変換装置２０は、各推定処理部３１（１）〜３１（４）が、それぞれ対応するＡ／Ｄ変換器２２（１）〜２２（４）の出力値およびその間を補間する値を並列出力し、その並列出力された値に対する等化演算処理をそのまま並列に行う等化処理部を有しているため、Ａ／Ｄ変換器のサンプリングレートと同等な速度で補正処理が可能となり、その結果装置全体の動作を高速化できる。
【００３２】
例えば、Ｎ＝８で、各Ａ／Ｄ変換器のサンプリングレートが２００ＭＨｚでリアルタイム処理が必要な場合であっても、補正処理部３０における推定処理および等化処理としてはサンプリングレートと同等の２００Ｍｓｐｓの速度で済み、現状技術で実現可能となる。
【００３３】
なお、前記実施形態の補正処理部３０の構成は、従来装置における等化処理（イコライザ）をポリフェーズフィルタの構成に置き換え、さらに、ノーブル恒等変換により、等化処理されたデータから誤差の少ない値を選択的に出力するセレクタの機能と等価の機能であるデシメーションを前処理に移行させ、それに合わせて推定処理部を並列化して実現したものである。
【００３４】
以下、簡単にその構成の展開を説明する。
図９に示した従来装置でセレクタ１７は、イコライザ１６（１）〜１６（４）の出力から補正された出力値を選択的に出力するものであるから、各イコライザ１６（１）〜１６（４）の出力をそれぞれ４間引きするものと考えられる。
【００３５】
したがって、図９の補正処理部１４の構成は、図４のように４間引き手段（デシメーション）５０（１）〜５０（４）を用いて表すことができる。
【００３６】
そして、イコライザをポリフェーズ展開すると、図５のように３つの遅延器５１と、４つのフィルタ５２（１）〜５２（４）と、その出力を加算する加算器３７とで構成される。
【００３７】
さらにノーブル恒等変換により４間引き手段５０を前処理に移行させることで、図６の構成が得られる。
【００３８】
図６の構成において、３つの遅延器５１と４つの４間引き手段５０との組合せにより得られるのは推定結果の並列出力であるから、前記した実施形態のように、推定値を並列出力する推定処理部３１（１）〜３１（４）を用いることで、遅延器５１と４間引き手段５０を省略することができ、従来装置と実質的に等価な処理を、１／Ｎの低速処理で実現することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態の構成図
【図２】実施形態の要部の構成図
【図３】推定処理の動作を説明するための図
【図４】図９の構成を間引き処理を用いて展開した図
【図５】図４の構成の一部にポリフェーズ展開を施して得られた図
【図６】図５の構成にノーブル恒等変換を施して得られた図
【図７】インタリーブ方式のＡ／Ｄ変換装置の基本構成図
【図８】インタリーブ方式のＡ／Ｄ変換装置の動作説明図
【図９】補正処理部を設けたＡ／Ｄ変換装置の構成図
【符号の説明】
【００４０】
２０……Ａ／Ｄ変換装置、２１……信号分配器、２２……Ａ／Ｄ変換器、３０……補正処理部、３１……推定処理部、３５……等化処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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