(57)【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にセル領域と、該セル領域を取り囲む周辺回路領域とを限定する段階と、
（ｂ）前記セル領域において前記半導体基板の導電領域と連結され、行方向及び列方向に沿って配される、上方に向けて開口部が大となるテーパのついた多数の円筒型キャパシタの下部電極と、該下部電極同士で相互支持可能に前記下部電極間に備えられる支持台と、該支持台のうち最外郭に形成された支持台と一体連結されて前記周辺回路領域を覆うフレームとを形成する段階と、
（ｃ）前記下部電極上に誘電膜及び上部電極を順次に形成する段階と、を含み、
前記セル領域と前記周辺回路領域との間の段差は、前記キャパシタの高さから前記フレーム下部のモールド酸化膜の厚さを差し引いたものであり、前記モールド酸化膜の厚さだけ前記段差が補償され、
前記（ｂ）段階は、（ｄ−１）前記半導体基板の全面に第１モールド酸化膜を形成する段階と、（ｄ−２）前記第１モールド酸化膜の全面に支持台用の膜を形成する段階と、（ｄ−３）前記支持台用の膜をパターニングして前記行方向または前記列方向に沿って伸びる支持台用のライン状パターンと、該支持台用のライン状パターンの各端部と一体連結されたフレームとを形成する段階と、（ｄ−４）前記支持台用のライン状パターン、フレーム及び第１モールド酸化膜上に第２モールド酸化膜を形成する段階と、（ｄ−５）前記第２モールド酸化膜、前記支持台用のライン状パターン及び前記第１モールド酸化膜をエッチングして前記半導体基板に形成された導電領域を露出させることによって、前記行方向及び前記列方向に沿って配される多数のストレージノードホールを形成すると共に、前記支持台用のライン状パターンがエッチングされて前記ストレージノードホール間に備えられた支持台を形成する段階と、（ｄ−６）前記ストレージノードホールの内壁上に下部電極を形成して前記支持台と連結する段階と、（ｄ−７）前記フレームを用いて該フレーム下部の第１モールド酸化膜を保護しつつ前記第２及び第１モールド酸化膜を除去する段階と、を含む
前記（ｄ−３）段階後、前記（ｄ−１）段階ないし前記（ｄ−３）段階を１回以上さらに行うことによって、結果的に前記支持台が前記下部電極の垂直方向において２つ以上になるよう形成する
ことを特徴とする半導体素子の製造方法。
【請求項２】
前記（ｂ）段階では前記支持台及び前記フレームを形成した後で前記下部電極を形成する
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記支持台は前記下部電極との接着力を有する膜質を用いて形成する
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記支持台はシリコン窒化膜を用いて形成し、前記下部電極はドーピングされたポリシリコンを用いて形成する
ことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記支持台は前記下部電極の垂直方向において１つ以上となるよう形成する
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ストレージノードホールは前記支持台用のライン状パターンを横切って形成する
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記ストレージノードホールは隣接する２つのストレージノードホール間に１つの前記支持台用のライン状パターンが置かれるように形成する
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記支持台用膜は所定のエッチング液に対して前記第１及び第２モールド酸化膜とエッチング選択比の異なる物質を用いて形成する
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記（ｄ−５）段階後、前記ストレージノードホールの幅を広げると同時に前記ストレージノードホール間に備えられた支持台の端部が前記ストレージノードホールの内壁の内側に露出されるよう前記ストレージノードホールの内壁を湿式洗浄する段階をさらに含む
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記（ｄ−６）及び（ｄ−７）段階は、前記ストレージノードホールが形成された結果物上に下部電極用導電層を形成する段階と、前記下部電極用導電層が形成された結果物上に前記ストレージノードホールを完全に埋め込む酸化膜を形成する段階と、前記第２モールド酸化膜の上面が露出するまで前記酸化膜及び前記第２モールド酸化膜上に形成された前記下部電極用導電層を平坦化して除去する段階と、湿式エッチングで前記酸化膜、前記第２及び第１モールド酸化膜を除去する段階と、を含む
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
（ａ）半導体基板上にセル領域と、該セル領域を取り囲む周辺回路領域とを限定する段階と、
（ｂ）前記セル領域において前記半導体基板の導電領域と連結され、行方向及び列方向に沿って配される、上方に向けて開口部が大となるテーパのついた多数の円筒型キャパシタの下部電極と、該下部電極同士で相互支持可能に前記下部電極間に備えられる支持台と、該支持台のうち最外郭に形成された支持台と一体連結されて前記周辺回路領域を覆うフレームとを形成する段階と、
（ｃ）前記下部電極上に誘電膜及び上部電極を順次に形成する段階と、を含み、
前記セル領域と前記周辺回路領域との間の段差は、前記キャパシタの高さから前記フレーム下部のモールド酸化膜の厚さを差し引いたものであり、前記モールド酸化膜の厚さだけ前記段差が補償され、
前記（ｂ）段階は、（ｅ−１）前記半導体基板の全面に第１モールド酸化膜を形成する段階と、（ｅ−２）前記第１モールド酸化膜の全面に支持台用膜を形成する段階と、（ｅ−３）前記支持台用膜をパターニングして前記行及び列方向に沿って伸びて互いに交差する支持台用のライン状パターンと、該支持台用のライン状パターンの端部に一体連結されたフレームとを形成する段階と、（ｅ−４）前記支持台用のライン状パターン、前記フレーム及び前記第１モールド酸化膜上に第２モールド酸化膜を形成する段階と、（ｅ−５）前記支持台用のライン状パターンらが交差する部分上の前記第２モールド酸化膜、前記支持台用のライン状パターン及び前記第１モールド酸化膜をエッチングして前記半導体基板に形成された導電領域を露出させることによって、行方向及び列方向に沿って配される多数のストレージノードホールを形成すると同時に、前記支持台用のライン状パターンがエッチングされて前記ストレージノードホール間に備えられた支持台を形成する段階と、（ｅ−６）前記ストレージノードホールの内壁上に下部電極を形成して前記支持台と連結する段階と、（ｅ−７）前記フレームを用いて前記フレーム下部の前記第１モールド酸化膜を保護しつつ前記第２及び第１モールド酸化膜を除去する段階と、を含み、
前記（ｅ−３）段階後、前記（ｅ−１）段階ないし前記（ｅ−３）段階を１回以上さらに行うことによって、結果的に前記支持台が前記下部電極の垂直方向において２つ以上になるよう形成する
ことを特徴とする半導体素子の製造方法。
【請求項１２】
前記支持台用膜は所定のエッチング液に対して前記第１及び第２モールド酸化膜とエッチング選択比の異なる物質を用いて形成する
ことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記（ｅ−５）段階後、前記ストレージノードホールの幅を広げると同時に、前記ストレージノードホール間に備えられた支持台の端部が前記ストレージノードホールの内壁の内側に露出されるよう前記ストレージノードホールの内壁を湿式洗浄する段階をさらに含む
ことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記（ｅ−６）及び（ｅ−７）段階は、前記ストレージノードホールが形成された結果物上に下部電極用導電層を形成する段階と、前記下部電極用導電層が形成された結果物上に前記ストレージノードホールを完全に埋め込む酸化膜を形成する段階と、前記第２モールド酸化膜の上面が露出するまで前記酸化膜及び前記第２モールド酸化膜上に形成された前記下部電極用導電層を平坦化して除去する段階と、湿式エッチングで前記酸化膜、前記第２及び第１モールド酸化膜を除去する段階と、を含む
ことを特徴とする請求項１１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はキャパシタを含む半導体素子及びその製造方法に係り、特に円筒型キャパシタの下部電極が倒れることを防止し、セル領域と周辺回路領域との間の段差を改善した半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭのような半導体素子の場合、制限された面積において十分なセル静電容量を確保するために多くの努力が要求される。通常、制限された面積内で十分なセル静電容量を確保するための方法としては、誘電膜として高誘電物質を使用する方法、誘電膜を薄膜化する方法、下部電極の有効面積を広げる方法などがある。このうち、高誘電物質を使用する方法は、新規設備の導入、誘電膜の信頼性及び量産性検証の必要性、及び後続工程の低温化など物質的、時間的投資を必要とする。したがって、既存の誘電膜を使用し続けることができ、工程の具現が比較的に容易であるという理由で、下部電極の有効面積を広げる方法が実際の工程に適用するのに最も有望である。
【０００３】
下部電極の有効面積を広める方法としては、下部電極を円筒型、フィン型などに立体化する方法、下部電極にＨＳＧ（Hemi Spherical Grain）を成長させる方法、下部電極を高くする方法などがある。このうち、ＨＳＧを成長させる方法は下部電極間の間隔ＣＤ（Critical Dimension）を一定レベルに確保する時に障害となり、たまにＨＳＧが剥離して下部電極間のブリッジを誘発する問題があるので、デザインルール０．１４μｍ以下の半導体素子では適用しにくい。したがって、セル静電容量を向上させるためには下部電極を立体化し、その高さを高くする方法が通常採択されている。
【０００４】
ところが、下部電極を円筒型に立体化する方法は電荷貯蔵面積を広く確保してエラーに強いという長所はあるが、その形成方法に相当な難点がある。集積化されたＯＣＳ（One Cylinder Stack）構造において素子の動作に必要な一定量以上の静電容量を確保できるように下部電極を高めるにはモールド酸化膜を厚く形成しなければならない。この場合、下部電極が形成されるストレージノードホールのエッチング時にスロープが激しく発生するので、ストレージノードホールの底部のＣＤが小さくなる。これにより、薄くて高く形成される下部電極の下端部は狭くてかなり不安定な形状を有する。また、後続工程で生じる熱応力により一部の脆弱な下部電極が倒れたり、折れたりしてセル間にブリッジを発生させて素子の不良を引き起こす問題点を有している。
【０００５】
一方、下部電極が高くなることで、キャパシタの形成されるセル領域と、キャパシタの形成されない周辺回路領域との間の段差が激しく発生するという副作用がある。これにより、後続の金属配線工程を行うためにはキャパシタの形成された結果物上に形成する金属間誘電膜（Inter Metal Dielectric：ＩＭＤ）を平坦化する工程を必ず行うべきである。
【０００６】
ＩＭＤを平坦化する方法としては、ＩＭＤとしてＢＰＳＧ（Boron Phosphorus Silicate Glass）膜を形成し、これをリフローさせる方法、またはＩＭＤを厚く形成した後、セル領域と周辺回路領域とに形成されたＩＭＤの段差が小さくなるようにセル領域上のＩＭＤの一部をエッチングした後、残っているＩＭＤを化学機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）して平坦化する方法などがある。しかし、リフロー工程は高温で行われるので、高集積素子のトランジスタに熱的負担を与えてその特性が低下する恐れがあり、コンタクト領域の抵抗が高まり得る。そして、エッチング及びＣＭＰを用いる方法は非常に複雑であるという問題がある。したがって、できるだけセル領域と周辺回路領域との間に段差を生じさせずにキャパシタを製造しうる方法が要求される。
【０００７】
【発明が解決しようとする課題】
従って、本発明が解決しようとする技術的な課題は、円筒型キャパシタの下部電極を容易に倒れないようにし、半導体素子のセル領域と周辺回路領域との間の段差を改善した半導体素子を提供することである。
【０００８】
本発明が解決しようとする他の技術的課題は、円筒型キャパシタの下部電極を容易に倒れないようにし、半導体素子のセル領域と周辺回路領域との間の段差を生じさせずにセル領域に円筒型キャパシタを製造する方法を提供することである。
【０００９】
【課題を解決するための手段】
前記技術的な課題を達成するために本発明に係る半導体素子は、セル領域と前記セル領域を取り囲む周辺回路領域とで限定された半導体基板を含む。前記セル領域には前記半導体基板の導電領域と連結される多数の円筒型下部電極が行方向及び列方向に沿って配される。前記下部電極上には誘電膜及び上部電極が順次に形成されてキャパシタを構成する。前記下部電極間には前記下部電極同士で相互支持可能に支持台が形成されている。そして、前記支持台のうち最外郭に形成された支持台と一体連結されているフレームは前記周辺回路領域を覆いつつその下部のモールド酸化膜を保護する。
【００１０】
前記支持台は前記下部電極の行方向、列方向または行及び列方向に沿って配されうる。この際、前記支持台は同一行または同一列上に配された下部電極間に位置するか、隣接する２行、または隣接する２列上に配された下部電極間に位置しうる。
【００１１】
前記支持台は前記下部電極の垂直方向において２つ以上備えられる。支持台の数が多いほど下部電極の倒れは効率よく防止される。
【００１２】
前記支持台及びフレームは所定のエッチング液に対して前記モールド酸化膜とエッチング選択比の異なる物質よりなることが望ましい。
【００１３】
前記支持台及びフレームはシリコン窒化膜で形成されうる。そして、前記支持台及びフレームの厚さは約１０〜１０００Åである。前記支持台は前記下部電極との接着性に優れた膜質よりなることが望ましい。例えば、前記下部電極がドーピングされたポリシリコンよりなる場合、前記支持台はシリコン窒化膜よりなりうる。
【００１４】
前記支持台の各端部は前記下部電極の外壁からその内部に所定深さだけ突出している。これにより、下部電極と支持台との接触面積が広くなってそれらの間の接着状態が良好となる。
【００１５】
本発明において、前記セル領域と周辺回路領域との段差は実質的に前記キャパシタの高さから前記モールド酸化膜の厚さだけ差し引いたものとなる。したがって、モールド酸化膜を全て除去する従来の半導体素子に比べて段差の高まりが多く抑制される。
【００１６】
前記支持台は前記下部電極の半分よりも高い所に位置することが望ましい。支持台の位置が高いほど支持台が下部電極を支持する効果を高めることができる。
【００１７】
前記他の技術的課題を達成するための本発明に係る半導体素子の製造方法は、（ａ）半導体基板上にセル領域と、前記セル領域を取り囲む周辺回路領域とを限定する段階と、（ｂ）前記セル領域において前記半導体基板の導電領域と連結され、行方向及び列方向に沿って配される多数の円筒型キャパシタの下部電極と、前記下部電極同士で相互支持可能に前記下部電極間に備えられる支持台と、前記支持台のうち最外郭に形成された支持台と一体連結されて前記周辺回路領域を覆うフレームとを形成する段階と、（ｃ）前記下部電極上に誘電膜及び上部電極を順次に形成する段階と、を含む。
【００１８】
前記（ｂ）段階では前記支持台及びフレームの形成後に前記下部電極を形成することが望ましい。
【００１９】
本発明の一実施例において、前記（ｂ）段階は、前記半導体基板の全面に第１モールド酸化膜を形成する段階と、前記第１モールド酸化膜の全面に支持台用の膜を形成する段階と、前記支持台用の膜をパターニングして前記行方向または列方向に沿って伸びる支持台用のライン状パターンと、前記支持台用のライン状パターンの各端部と一体連結されたフレームとを形成する段階と、前記支持台用のライン状パターン、フレーム及び第１モールド酸化膜上に第２モールド酸化膜を形成する段階と、前記第２モールド酸化膜、支持台用のライン状パターン及び第１モールド酸化膜をエッチングして前記半導体基板に形成された導電領域を露出させることによって、前記行方向及び列方向に沿って配される多数のストレージノードホールを形成すると共に、前記支持台用のライン状パターンがエッチングされることにより前記ストレージノードホール間に備えられた支持台を形成する段階と、前記ストレージノードホールの内壁上に下部電極を形成して前記支持台と連結する段階と、前記フレームを用いて前記フレーム下部の第１モールド酸化膜を保護しつつ前記第２及び第１モールド酸化膜を除去する段階と、を含む。
【００２０】
ここで、前記ストレージノードホールは前記支持台用のライン状パターンを横切って形成しうる。その代りに、前記ストレージノードホールは隣接する二つのストレージノードホール間に１つの前記支持台用のライン状パターンが置かれるように形成しうる。前記支持台用膜は所定のエッチング液に対して前記第１及び第２モールド酸化膜とエッチング選択比の異なる物質を用いて形成することが望ましい。前記ストレージノードホールを形成する段階後、前記ストレージノードホールの幅を広げると同時に前記ストレージノードホール間に備えられた支持台の端部が前記ストレージノードホールの内壁の内側に露出するように前記ストレージノードホールの内壁を湿式洗浄する段階をさらに含みうる。
【００２１】
前記下部電極を形成し、第２及び第１モールド酸化膜を除去する段階は次のように行われうる。まず、前記ストレージノードホールが形成された結果物上に下部電極用導電層を形成した後、前記ストレージノードホールを完全に埋め込む酸化膜を形成する。前記第２モールド酸化膜の上面が露出するまで前記酸化膜及び前記第２モールド酸化膜上に形成された前記下部電極用導電層を平坦化して除去する。湿式エッチングで前記酸化膜、第２及び第１モールド酸化膜を除去する。
【００２２】
本発明の他の実施例において、前記（ｂ）段階は、前記一実施例とほぼ類似しているが、支持台用のライン状パターンが前記行及び列方向に沿って伸びて互いに交差するように形成される点に特徴があり、ストレージノードホールは前記支持台用のライン状パターンが交差する部分をエッチングして形成する点に特徴がある。こうすれば、支持台が下部電極の行及び列方向から下部電極を支持するので、列または行方向から支持する場合よりその支持力がさらに大きくなる。
【００２３】
本発明では円筒型キャパシタの下部電極が高くなることで生じる下部電極の倒れ現象を防止するために、下部電極間に下部電極同士で相互支持可能な支持台を形成する。そして、支持台と一体形成されたフレームを周辺回路領域に置いて周辺回路領域に形成されたモールド酸化膜がエッチングされることをある程度防止することによって、セル領域と周辺回路領域との段差高まりを抑制しうる。
【００２４】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の実施例を詳細に説明する。しかし、次に例示する実施例は多様な他の形に変形でき、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。図面において、膜または領域の大きさまたは厚さは説明及び図示の便宜上、誇張されたものである。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜上に直接存在しても、その間に第３の他の膜が介在されても良い。
【００２５】
図１は、本発明を適用した実施例において製造しようとするＣＯＢ（Capacitor Over Bitline）構造ＤＲＡＭ素子のレイアウト図である。参照符号９５ａ及び９５ｂは、各々ソース及びドレーンを、１０５はゲートを、１１５ａ及び１１５ｂはセルパッドを、１２５はビットラインを、１８０はストレージノードコンタクトプラグを各々示す。本実施例は、特に、ストレージノードコンタクトプラグ１８０の上面に接して形成される円筒型キャパシタに関する。以上の要素を全て含む部分に参照符号Ｃを付してセル領域であると定義する。セル領域Ｃを取り囲む部分は周辺回路領域Ｐと定義する。
【００２６】
以下では、図１のＡ−Ａ′線の断面に対応した工程中間段階の構造物を示す図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ及び図８Ａと、図１のＢ−Ｂ′線の断面に対応する図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ及び図８Ｂと、そして各工程中間段階での上面図である図３Ｃないし図３Ｅ、図４Ｃ及び図５Ｃとに基づいて、本発明に係る半導体素子の製造方法を適用した第１実施例及びその変形例を説明する。
【００２７】
図２Ａ及び図２Ｂを参照すれば、まず図１に示したような構造を形成する。具体的に、半導体基板９０に活性領域と非活性領域とを定義するための浅いトレンチ素子分離膜１００を形成する。次いで、活性領域上にゲート１０５を形成する。ゲート１０５はゲート酸化膜１０１、ゲート導電膜１０２及びマスク窒化膜１０３を順次に積層して形成する。半導体基板９０の全面にシリコン窒化物を蒸着した後、これを異方性エッチングしてゲート１０５の両側壁に絶縁膜スペーサ１０６を形成する。次いで、半導体基板９０の全面に不純物を注入して多数のソース９５ａ及びドレーン９５ｂを形成する。
【００２８】
次いで、半導体基板９０の全面に層間絶縁のための第１絶縁膜１１０を形成した後、その上面をＣＭＰして平坦化する。引き続き、セルパッド用マスクを使用してソース９５ａ及びドレーン９５ｂが露出するまでゲート１０５の両側の第１絶縁膜１１０をエッチングすることによってセルパッド用コンタクトホールを形成する。セルパッド用マスクを除去した後、セルパッド用コンタクトホールを導電物質で充填する。次いで、絶縁膜１１０とその上面とが平行になるようにＣＭＰにより導電物質を平坦化することによってソース９５ａ及びドレーン９５ｂと電気的に連結されるセルパッド１１５ａ、１１５ｂを形成する。
【００２９】
次いで、半導体基板９０の全面に層間絶縁のための第２絶縁膜１１７をさらに形成した後、これをエッチングしてセルパッド１１５ｂを各々露出させるビットラインコンタクトホールを形成する。引き続き、ビットラインコンタクトホールを導電物質で充填してビットラインコンタクトプラグ（図１の１２０）を形成した後、ビットラインコンタクトプラグ上を通ってゲート１０５と交差するビットライン１２５を形成する。
【００３０】
特に、図２Ａのように、ビットライン１２５はビットライン導電膜１２１及びキャップ層１２２を順次に積層して形成する。引き続き、半導体基板９０の全面にシリコン窒化物を蒸着した後、異方性エッチングしてビットライン１２５の側壁にビットラインスペーサ１２６を形成する。ビットラインスペーサ１２６まで形成された結果物上に第３絶縁膜１４０を形成した後、これをエッチングしてセルパッド１１５ａを各々露出させるストレージノードコンタクトホールを形成する。ストレージノードコンタクトホールに導電物質を充填し、上面を平坦化してストレージノードコンタクトプラグ１８０を形成する。
【００３１】
次いで、ストレージノードコンタクトプラグ１８０を含む第３絶縁膜１４０の全面にエッチング阻止膜２００を形成する。エッチング阻止膜２００としては、例えばシリコン窒化物を蒸着しうる。エッチング阻止膜２００上に第１モールド酸化膜２１０を形成する。第１モールド酸化膜２１０は、例えばＢＰＳＧまたはＰＥ（Plasma Enhanced）−ＣＶＤによるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を形成しうる。次いで、第１モールド酸化膜２１０の全面に支持台用膜２２０を形成する。支持台用膜２２０は、第１モールド酸化膜２１０及び後続して形成される他のモールド酸化膜と所定のエッチング液に対してエッチング選択比の異なる膜で形成することが望ましい。例えば、シリコン窒化物を蒸着して形成しうる。そして、支持台用膜２２０の厚さは約１０〜１０００Åであり得る。
【００３２】
図３Ａ、図３Ｂ及び図３Ｃを参照すれば、支持台用膜２２０をドライエッチングでパターニングしてゲート１０５方向に沿って伸びる支持台用のライン状パターン２２０ａと、支持台用のライン状パターン２２０ａの各端部と一体連結されたフレーム２２０ｂとを形成する。支持台用膜２２０がパターニングされて除去される部分では第１モールド酸化膜２１０の上面が露出される。図３Ａ及び図３Ｂは、各々図３ＣのＡ−Ａ′断面、Ｂ−Ｂ′断面に対応する。
【００３３】
特に図３Ｃを参照すれば、点線部分はキャパシタを形成するために後続してストレージノードホールが形成される部分Ｓである。キャパシタは、図１のストレージノードコンタクトプラグ１８０の上面に各々接して形成されるものであるために、ストレージノードホールの形成部分は図１のようなレイアウトが決まれば、それによって決まる。したがって、支持台用のライン状パターン２２０ａの位置はストレージノードホールとの位置を考慮し、その最終目的物である支持台をどこに位置させるかによって変えて設計する。本実施例では図３Ｃに示したようにストレージノードホールが支持台用のライン状パターン２２０ａを横切るように支持台用のライン状パターン２２０ａを形成する。変形例では、その代りに、図３Ｄのように隣接する２つのストレージノードホール間に１つの支持台用のライン状パターン２２０ａが置かれるように形成する。他の変形例では、図３Ｅに示したように支持台用のライン状パターン２２０ａをゲート１０５方向でないビットライン１２５方向に沿って伸びるように形成することもできる。
【００３４】
そして、支持台用のライン状パターン２２０ａと、支持台用のライン状パターン２２０ａの各端部と一体連結されたフレーム２２０ｂとを形成する段階は一回以上さらに行っても良い。このためにはモールド酸化膜形成、支持台用膜形成及び支持台用膜パターニングの段階を繰り返して行う。これにより、下部電極を側面から支持する支持台は下部電極の垂直方向において１つ以上となる。支持台が多いほど下部電極をさらに堅固に支えて下部電極の倒れを防止する効果はあるが、このために工程数が多くなるため、下部電極の有効面積を徐々に狭くすることも考慮して適切な支持台の数を定める。
【００３５】
次に、図４Ａ、図４Ｂ及び図４Ｃを参照すれば、支持台用のライン状パターン２２０ａ、フレーム２２０ｂ及び第１モールド酸化膜２１０上に第２モールド酸化膜２３０を形成する。第２モールド酸化膜２３０は第１モールド酸化膜２１０と同じ方法によって形成しうる。第２モールド酸化膜２３０を第１モールド酸化膜２１０と同じ方法によって形成しなくても、所定のエッチング液に対して支持台用膜２２０とエッチング選択比の異なる物質を蒸着して第２モールド酸化膜２３０を形成すればよい。
【００３６】
次いで、図３Ｃにおいてストレージノードホール予定領域Ｓに置かれる第２モールド酸化膜２３０、支持台用のライン状パターン２２０ａ及び第１モールド酸化膜２１０をエッチングして多数のストレージノードホール２４０を形成する。これに際しては、第１及び第２モールド酸化膜２１０、２３０と支持台用のライン状パターン２２０ａとの間にエッチング選択比のないドライエッチングによってエッチングする。この際、エッチング阻止膜２００もエッチングしてストレージノードコンタクトプラグ１８０の上面を露出させる。特に、図４Ｃを参照すれば、ストレージノードホール２４０が形成されつつ支持台用のライン状パターン２２０ａがエッチングされることによって、ストレージノードホール２４０間に支持台２２０ｃが形成される。図４Ａ及び図４Ｂは、各々図４ＣのＡ−Ａ′断面、Ｂ−Ｂ′断面に対応する。
【００３７】
図５Ａ、図５Ｂ及び図５Ｃを参照すれば、ストレージノードホール２４０の内壁を湿式洗浄する。これにより、ストレージノードホール２４０は各々幅が拡張されたストレージノードホール２４０ａになりつつ、ストレージノードホール２４０ａ間に備えられた支持台２２０ｃの端部はストレージノードホール２４０ａの内壁の内側に露出される。湿式洗浄段階は略すことができる。
【００３８】
図６Ａ及び図６Ｂを参照すれば、ストレージノードホール２４０ａが形成された結果物上に下部電極用導電層２５０を形成する。例えばドーピングされたポリシリコン膜を前記結果物の全面に形成する。支持台２２０ｃをなす膜質及び導電層２５０をなす膜質は相互接着力に優れた膜質を用いて形成することが望ましい。本実施例において支持台２２０ｃをなすシリコン窒化膜と、導電層２５０をなすドーピングされたポリシリコン膜とはこの条件を満足する。しかし、本発明がかかる物質にのみ限定されて具現されるのではない。例えば、貴金属または貴金属酸化物よりなる下部電極を形成するために下部電極用導電層としてＰｔ、Ｒｕまたはこれらの酸化物を用いる場合にも、これら物質との接着性に優れた適切な物質を用いて支持台を形成すれば、いわゆるＭＩＭ（Metal-Insulator-Metal）キャパシタまたはＭＩＳ（Metal-Insulator-Semiconductor）構造のキャパシタも製造しうる。
【００３９】
次いで、ストレージノードホール２４０ａを完全に埋め込む酸化膜２６０を形成する。例えば、充填特性に優れたＳＯＧ（Spin On Glass）膜、ＢＰＳＧ膜、ＵＳＧ（Undoped Silicate Glass）膜またはＰＥ−ＴＥＯＳ膜を形成する。ストレージノードホール２４０ａの内側に入り込んで露出された支持台２２０ｃの端部にも導電層２５０が形成されているので、導電層２５０と支持台２２０ｃとの接触面積が増加し、これによって導電層２５０と支持台２２０ｃとの接着力が増大する。引き続き、第２モールド酸化膜２３０の上面が露出するまで酸化膜２６０と、第２モールド酸化膜２３０上に形成された導電層２５０との上部をＣＭＰ工程及びにエッチバック工程で平坦化して除去する。例えば、図面においてＲ−Ｒ′線の上部を除去する。そうすると、セルごとに分離された下部電極２５０ａが形成される。
【００４０】
次に、図７Ａ及び図７Ｂのように、湿式エッチングで下部電極２５０ａの内側に残っている酸化膜２６０、第２及び第１モールド酸化膜２３０、２１０を除去する。支持台用膜２２０に対して第１及び第２モールド酸化膜２１０、２３０の方がエッチング選択比の大きなエッチング液を用いると、支持台２２０ｃはエッチングされずに残る。図７Ａは、図１において周辺回路領域Ｐまで拡張して示したものである。図７Ａからも分かるように、セル領域Ｃ内の酸化膜２６０、第２及び第１モールド酸化膜２３０、２１０は完全に除去されるが、周辺回路領域Ｐではセル領域Ｃの境界の第１モールド酸化膜２１０部分のみが一部エッチングされ、フレーム２２０ｂ下部の第１モールド酸化膜２１０はほとんど保たれる。これはフレーム２２０ｂがエッチング阻止膜として作用してその下部の第１モールド酸化膜２１０を保護するからである。
【００４１】
図８Ａ及び図８Ｂを参照すれば、下部電極２５０ａ上に誘電膜２８０及び上部電極２９０を順次に形成してキャパシタ３００を製造する。図８Ａは、図１において周辺回路領域Ｐまで拡張して示した図面である。図面から分かるように、セル領域Ｃと周辺回路領域Ｐとの間の段差は実質的にキャパシタ３００の高さからフレーム２２０ｂ下部の第１モールド酸化膜２１０の厚さを差し引いたものとなる。したがって、モールド酸化膜を全て除去する従来の製造方法に比べて、本発明は第１モールド酸化膜２１０の厚さだけ段差が補償される効果がある。
【００４２】
図１及び図８Ａから分かるように、本発明の実施例に係る半導体素子はセル領域Ｃとセル領域Ｃを取り囲む周辺回路領域Ｐとで限定された半導体基板９０を含む。円筒型下部電極２５０ａ、誘電膜２８０及び上部電極２９０を含んでなる多数のキャパシタ３００はセル領域Ｃにおいて半導体基板９０の導電領域、すなわちストレージノードコンタクトプラグ１８０と連結され、行方向及び列方向に沿って配される。支持台２２０ｃは下部電極２５０ａ同士で相互支持可能に下部電極２５０ａ間に形成されている。そして、支持台２２０ｃのうち最外郭に形成された支持台２２０ｃと一体連結されて周辺回路領域Ｐを覆っているフレーム２２０ｂはその下部の第１モールド酸化膜２１０を保護している。
【００４３】
図３Ｃまたは図３Ｅのように支持台用のライン状パターン２２０ａを形成した場合には、支持台２２０ｃは同一行または同一列上に配された下部電極２５０ａ間に位置する。そして、図３Ｄのように支持台用のライン状パターン２２０ａを形成した場合には、支持台２２０ｃは隣接する２行または、隣接する２列上に配された下部電極２５０ａ間に位置する。
【００４４】
支持台２２０ｃが下部電極２５０ａの上部に位置するほど下部電極２５０ａを側面から支える効果が大きい。しかし、支持台２２０ｃがあまり上方に位置する場合には平坦化などの段階で消失する恐れがあるので適切な高さを決定する必要がある。例えば、支持台２２０ｃは下部電極２５０ａの高さの半分よりも高い所に位置させうる。支持台２２０ｃが下部電極２５０ａの垂直方向において２つ以上である場合、最も高い支持台を下部電極２５０ａの半分よりも高い所に位置させうる。
【００４５】
図９は、本発明の第２実施例に係る方法を説明する工程中間段階構造物の上面図である。まず、第１実施例のように図２Ａ及び図２Ｂを参照して説明した段階、すなわち支持台用膜２２０の形成段階まで進む。次に、図９に示されたように支持台用膜２２０をパターニングしてゲート１０５方向及びビットライン１２５方向に沿って伸びて互いに交差する支持台用のライン状パターン２２０ａと、支持台用のライン状パターン２２０ａの端部に一体連結されたフレーム２２０ｂとを形成する。後続的にストレージノードホールを形成する部分Ｓは支持台用のライン状パターン２２０ａが交差する部分上に置かれる。この場合、最終的に支持台は下部電極の行及び列方向に沿って配される。したがって、支持台が下部電極を支える機械的な力は支持台が行または列方向に沿って配される場合よりもさらに増加する。
【００４６】
【発明の効果】
前述したように本発明は、下部電極が高くなっても下部電極の倒れ現象を完全に解決する。支持台が側面から支持する状態で下部電極を形成するので、下部電極が折れて倒れることによって、隣接するキャパシタ間にブリッジが生じることを防止する。すなわち、下部電極の離脱、または後続洗浄工程における下部電極の倒れを防止でき、これによって良好なパターンの下部電極が得られる。したがって、下部電極の機械的強度が高く保たれてその下部電極に損傷が生じず、キャパシタの破壊が回避されて結果的に高いセル静電容量が確保される。半導体素子の電気的な不良を解消し、半導体素子の収率を向上させうる。
【００４７】
支持台と一体に周辺回路領域に形成するフレームはその下部のモールド酸化膜のエッチングを防止する。したがって、半導体素子においてセル領域と周辺回路領域との間の段差は実質的にキャパシタの高さからフレーム下部のモールド酸化膜の厚さを差し引いたものとなる。これにより、モールド酸化膜を全て除去する従来の製造方法に比べて、本発明はセル領域と周辺回路領域との段差高まりを緩和できる。
【図面の簡単な説明】
【図１】  本発明を適用した実施例において製造しようとするＣＯＢ構造のＤＲＡＭ素子のレイアウト図である。
【図２Ａ】  図１のＡ−Ａ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子の製造方法を説明する工程中間段階の構造物を示す。
【図２Ｂ】  図１のＢ−Ｂ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子製造方法を説明する工程中間段階の構造物を示す。
【図３Ａ】  図１のＡ−Ａ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子の製造方法を説明する工程中間段階の構造物を示す。
【図３Ｂ】  図１のＢ−Ｂ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子製造方法を説明する工程中間段階の構造物を示す。
【図３Ｃ】  本発明の第１実施例及びその変形例に係る半導体素子の製造方法を説明する工程中間段階の構造物の上面図である。
【図３Ｄ】  本発明の第１実施例及びその変形例に係る半導体素子の製造方法を説明する工程中間段階の構造物の上面図である。
【図３Ｅ】  本発明の第１実施例及びその変形例に係る半導体素子の製造方法を説明する工程中間段階の構造物の上面図である。
【図４Ａ】  図１のＡ−Ａ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子の製造方法を説明する工程中間段階の構造物を示す。
【図４Ｂ】  図１のＢ−Ｂ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子製造方法を説明する工程中間段階の構造物を示す。
【図４Ｃ】  本発明の第１実施例及びその変形例に係る半導体素子の製造方法を説明する工程中間段階の構造物の上面図である。
【図５Ａ】  図１のＡ−Ａ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子の製造方法を説明する工程中間段階の構造物を示す。
【図５Ｂ】  図１のＢ−Ｂ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子製造方法を説明する工程中間段階の構造物を示す。
【図５Ｃ】  本発明の第１実施例及びその変形例に係る半導体素子の製造方法を説明する工程中間段階の構造物の上面図である。
【図６Ａ】  図１のＡ−Ａ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子の製造方法を説明する工程中間段階の構造物を示す。
【図６Ｂ】  図１のＢ−Ｂ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子製造方法を説明する工程中間段階の構造物を示す。
【図７Ａ】  図１のＡ−Ａ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子の製造方法を説明する工程中間段階の構造物を示す。
【図７Ｂ】  図１のＢ−Ｂ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子製造方法を説明する工程中間段階の構造物を示す。
【図８Ａ】  図１のＡ−Ａ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子の製造方法を説明する工程中間段階の構造物を示す。
【図８Ｂ】  図１のＢ−Ｂ′断面に対応する図面であって、本発明の第１実施例に係る半導体素子製造方法を説明する工程中間段階の構造物を示す。
【図９】  本発明の第２実施例に係る方法を説明する工程中間段階の構造物の上面図である。
【符号の説明】
９０      半導体基板
１８０      ストレージノードコンタクトプラグ
２１０      第１モールド酸化膜
２２０ｂ      フレーム
２２０ｃ      支持台
２５０ａ      下部電極
２８０      誘電膜
２９０      上部電極
３００      キャパシタ
Ｃ      セル領域
Ｐ      周辺回路領域
【図１】
0004980550.tif 000002
【図２Ａ】
0004980550.tif 000003
【図２Ｂ】
0004980550.tif 000004
【図３Ａ】
0004980550.tif 000005
【図３Ｂ】
0004980550.tif 000006
【図３Ｃ】
0004980550.tif 000007
【図３Ｄ】
0004980550.tif 000008
【図３Ｅ】
0004980550.tif 000009
【図４Ａ】
0004980550.tif 000010
【図４Ｂ】
0004980550.tif 000011
【図４Ｃ】
0004980550.tif 000012
【図５Ａ】
0004980550.tif 000013
【図５Ｂ】
0004980550.tif 000014
【図５Ｃ】
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【図６Ａ】
0004980550.tif 000016
【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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