(57)【特許請求の範囲】
【請求項１】
アナログ入力電圧と基準電圧とを比較するコンパレータと、前記コンパレータの比較結果を格納するとともに前記比較結果に基づき複数ビットからなる比較コードを生成する逐次比較レジスタと、前記比較コードに基づき次に比較すべき基準電圧を生成するＤ／Ａコンバータと、前記逐次比較レジスタに設定された前記比較コードの任意のビットの値の変化を検出して異常変換検出信号を出力する第１の検出回路とを備えることを特徴とするＡ／Ｄコンバータ。
【請求項２】
前記第１の検出回路は、前記比較コードの各ビットの値の変化を検出し、且つ、いずれかのビットの値が変化した場合に前記異常変換検出信号を出力することを特徴とする請求項１記載のＡ／Ｄコンバータ。
【請求項３】
前記第１の検出回路は、前記逐次比較レジスタの前記任意のビットに前記比較結果が格納された後に当該ビットの値が変化したか否かを検出することを特徴とする請求項１記載のＡ／Ｄコンバータ。
【請求項４】
前記Ａ／Ｄコンバータは、前記アナログ入力電圧をサンプリングするサンプルホールド回路をさらに備え、前記第１の検出回路は、前記サンプルホールド回路が前記入力電圧をサンプリングする期間に前記任意のビットの値が変化したか否かを検出することを特徴とする請求項１または２記載のＡ／Ｄコンバータ。
【請求項５】
前記Ａ／Ｄコンバータは、前記逐次比較レジスタの上位ビットから下位ビットへ順に前記比較結果が格納されているか否かを検出する第２の検出回路をさらに有することを特徴とする請求項１乃至４のいずれか一に記載のＡ／Ｄコンバータ。
【請求項６】
前記逐次比較レジスタは前記異常変換検出信号に応答して前記逐次比較レジスタを初期化することを特徴とする請求項１記載のＡ／Ｄコンバータ。
【請求項７】
前記逐次比較レジスタは、前記コンパレータの比較結果を格納し比較コードを出力する複数の保持回路と前記保持回路のそれぞれに前記比較結果を格納するための格納タイミング信号を生成するシフトレジスタとを有し、前記第１の検出回路は前記格納タイミング信号が前記保持回路に供給されて所望の時間が経過した後に前記保持回路の出力が変化したか否かを検出することを特徴とする請求項５記載のＡ／Ｄコンバータ。
【請求項８】
前記第２の検出回路は、前記シフトレジスタが前記複数の保持回路の上位ビットに対応する保持回路から下位ビットに対応する保持回路に対して順に信号が伝播されているか否かを検出することを特徴とする請求項７記載のＡ／Ｄコンバータ。
【請求項９】
逐次比較型のＡ／Ｄコンバータにおいて、逐次比較レジスタを構成する少なくとも一つのビットのデータが逐次比較の結果として確定された後に変化したことを検出する検出回路を設けたことを特徴とするＡ／Ｄコンバータ。
【請求項１０】
逐次比較レジスタと、このレジスタに格納されているデータに基づく電圧とサンプルした入力電圧とを比較するコンパレータとを有し、このコンパレータからの比較出力に応じて前記レジスタの格納データの各ビットの内容を確定するＡ／Ｄコンバータにおいて、前記レジスタの少なくとも最上位ビットのデータが前記コンパレータの出力に応じて確定された後に変化したことを検出する検出回路を設けたことを特徴とするＡ／Ｄコンバータ。
【請求項１１】
前記検出回路は、前記レジスタの前記最上位ビットを含む複数ビットのデータが変化したことを検出することを特徴とする請求項１０記載のＡ／Ｄコンバータ。
【請求項１２】
前記検出回路は、前記レジスタに初期値データを格納して前記コンパレータが前記初期値データに基づく電圧と前記入力電圧との比較結果としてのデータを格納するまでの期間においても前記少なくとも最上位ビットのデータが変化したことを検出することを特徴とする請求項１０記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄコンバータに関し、特に、一つのコンパレータで大小比較を繰り返し実行する逐次比較型Ａ／Ｄコンバータに関するものである。
【背景技術】
【０００２】
Ａ／Ｄコンバータは様々な電子回路に使用されており、その用途も様々である。近年の電子回路技術の発展に伴い、Ａ／Ｄコンバータが使用される電子回路の処理も複雑さが増す一方で、電子回路に求められる信頼性も高まる一方である。特に、車載用電子回路に使用されるＡ／Ｄコンバータ等ではＡ／Ｄコンバータに求められる信頼性も高める必要がある。
【０００３】
図１５に一般的な逐次比較型Ａ／Ｄコンバータのブロック図を示す。逐次比較型Ａ／Ｄコンバータ１は、タイミング制御回路２と、アナログ入力電圧Ｖｉｎをサンプリングし保持しておくサンプルホールド回路３と、サンプルホールド回路３で保持されたアナログ入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとを比較するコンパレータ４と、コンパレータ４の比較結果を基づき次に比較すべき基準電位を決定する比較コードを生成する逐次比較レジスタ５０と、逐次比較レジスタ５０の結果に基づき基準電圧Ｖｒｅｆを生成するＤ／Ａコンバータ６とを有する。なお、図１５では６ビットのＡ／Ｄコンバータを示している。Ｄ／Ａコンバータ６に与えられる比較コードＤ５〜Ｄ０はＡ／Ｄ変換終了時にはＡ／Ｄ変換結果となる。
【０００４】
このような逐次比較型Ａ／Ｄコンバータにおいて、変換の途中で外来ノイズなどの影響により比較判断を誤ったとしても、変換値の信頼性を高めることができるようにした逐次比較型Ａ／Ｄコンバータが特許文献１に記載されている。図１６に特許文献１に示されている逐次比較型Ａ／Ｄコンバータを示す。なお、図１５と同一の構成要素は同一の参照番号で示す。
【０００５】
誤り可能性ビット判定回路１３０は、アナログ入力信号ＶｉｎをＡ／Ｄ変換した結果である逐次比較レジスタ５０の最下位ビットの値と、その次以降の上位ビットの値と順次比較し、その値が最初に異なったビットを誤り可能性ビットとして判定する。比較判定回路１４０は、誤り可能性ビット判定回路１３０より与えられた誤り可能性ビットの桁位置が、許容範囲設定レジスタ１６０において設定されている許容誤差ビットの桁位置以下であるか否かを判断する。誤り可能性ビットの桁位置が許容誤差ビットの桁位置以上である場合には、Ａ／Ｄ変換を誤っているとしてコントロール回路２等に再変換を要求する制御信号を出力する。
【０００６】
【特許文献１】特開２００２−３１３８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、外来ノイズやソフトエラーの影響で、逐次比較レジスタの任意のビットの値が反転しまうことがある。図１６に示したＡ／Ｄコンバータにおいて、反転したビットが誤り可能性ビットとして検出されれば、その変換結果が誤りであるとして再度アナログ入力信号ＶｉｎをＡ／Ｄ変換する。しかしながら、図１６に示したＡ／Ｄコンバータは、逐次比較レジスタの任意のビットに比較結果が保持された後にデータが反転してしまった場合は、当該ビットが誤り可能性ビットとして検出されない限り、Ａ／Ｄ変換が正常に行われたとして誤った変換結果を出力してしまう。仮に、誤り可能性ビットとして検出され再変換がされる場合であっても、逐次比較レジスタのすべてのビットに変換結果がセットされた後に誤り可能性ビット判定が行われるため、正しい変換結果が得られるまでに時間がかかってしまう。
【課題を解決するための手段】
【０００８】
本発明によれば、アナログ入力電圧と基準電圧とを比較するコンパレータと、前記コンパレータの比較結果を格納するとともに前記比較結果に基づき比較コードを生成する複数ビットからなる逐次比較レジスタと、前記比較コードに基づき次に比較すべき基準電圧を生成するＤ／Ａコンバータと、前記複数ビットのうち任意のビットの値の変化を検出して異常変換検出信号を出力する検出回路とを備える。
すなわち、任意のビットの値の変化を検出することにより、逐次比較レジスタが異常動作したことを検出することができる。したがって、Ａ／Ｄ変換が正常に行われていないことを随時検出することができ、すぐに再変換することも可能であるため、変換値の信頼性を向上させつつＡ／Ｄ変換処理に要する時間を短縮することができる。
【発明の効果】
【０００９】
本発明によれば、逐次比較型のＡ／Ｄコンバータの特に逐次比較レジスタの異常動作を検出することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を用いて本発明の最良の実施形態を説明する。
【実施例１】
【００１１】
図１は、本発明の第１実施例の構成図である。図１５で説明した従来の技術と同一の構成要素は同一符号を付し、その説明を省略する。
【００１２】
図１に示す逐次比較型Ａ／Ｄコンバータ１は、タイミング制御回路２と、サンプルホールド回路３とコンパレータ４と逐次比較レジスタ５とＤ／Ａコンバータ６に加え、検出回路７が設けられ異常変換検出信号を出力する。なお、特に限定されないが、Ａ／Ｄ変換結果が６ビットで出力されるＡ／Ｄコンバータについて示す。
【００１３】
逐次比較レジスタ５について図２を参照しながら詳細に説明する。逐次比較レジスタ５は、シフトレジスタ８と、シフトレジスタ８の各出力である格納タイミング信号ｔ０〜ｔ５に応じて比較結果の値を各ビットＤ５〜Ｄ０に保持するレジスタ１０、レジスタ１０をセットするための論理回路９１〜９５とを有する。シフトレジスタ８は、リセット付Ｆ／Ｆ８１〜８７で構成され、各リセット付Ｆ／Ｆのリセット端子Ｒにはタイミング制御回路２から供給されるリセット信号が、クロック端子ＣＫには比較用クロック信号が供給される。レジスタ１０は、セット付Ｆ／Ｆ１０１およびセットリセット付Ｆ／Ｆ１０２〜１０６からなり、対応するリセット付Ｆ／Ｆ８１〜８７の出力である格納タイミング信号ｔ０〜ｔ５に応じて比較結果を保持する。論理回路９は各ビットに対応した論理回路９１〜９５からなり、シフトレジスタ８の各出力に応じてレジスタ１０をセットする。
【００１４】
さらに、逐次比較レジスタ５の最上位ビットＤ５の値の変化を検出するために検出回路７が設けられている。検出回路７は、最上位ビットＤ５のデータと格納タイミング信号ｔ０が供給されている。そして、検出回路７は、格納タイミング信号ｔ０に基づき規定される期間において、最上位ビットＤ５の値の変化を検出する。
【００１５】
検出回路７の具体的な回路構成例を図３に示す。検出回路７は、遅延素子７０および７１とＥＸＯＲ回路７２、ＮＡＮＤ回路７３とからなる。ＥＸＯＲ回路７２は入力Ｄと遅延素子７１によって遅延させた信号から入力Ｄの値が変化したことを検出する変化検出信号ａを出力する。遅延素子７０は入力信号ＥＮを遅延させた信号を生成し、この遅延信号を変化検出信号ａの出力を許可する検出許可信号ｂとして用いる。ここで、遅延素子７０、７１の遅延量について説明する。最上位ビットＤ５は、セット付Ｆ／Ｆ１０１が比較結果をラッチするときに値が変化するが、これは逐次比較レジスタ６として正常な動作である。したがって、検出回路７は、この正常動作による最上位ビットＤ５の変化を検出しないようにする必要がある。そこで、遅延素子７０の遅延量を遅延素子７１の遅延量よりも長く設定しておくことによって、比較結果の値をラッチしたことによる変化検出信号を所望の時間マスクする。かくして、検出回路７は、格納タイミング信号が供給されてから所望の時間が経過した後、すなわち、最上位ビットＤ５がコンパレータの出力に応じて確定された後に変化したことを検出することができる。
【００１６】
このように、逐次比較レジスタ内の比較結果がセットされるＦ／Ｆはシフトレジスタ８の対応する出力の立ち上がりタイミングでのみ値を変化させるという特徴を利用し、通常のＡ／Ｄ変換中のＦ／Ｆの値の変化とは区別することで、本来変化すべきではないタイミングでのＦ／Ｆの値の変化を検出することができる。
【００１７】
次に、本発明による逐次比較型Ａ／Ｄコンバータの動作について図４を参照しながら詳細に説明する。なお、ここで、サンプリング期間をＴｓｍｐ、比較一回目の期間をＴ１、比較二回目の期間をＴ２、以下順にＴ３、Ｔ４、Ｔ５、Ｔ６と示す。
【００１８】
まず、変換開始信号ＳＴＡＲＴが供給されると、それに応じてリセット信号ＲＳＴが“Ｈ”レベルになりセット付Ｆ／Ｆ１０１がセットされる。Ｆ／Ｆ１０１の初期値が“Ｈ”レベルであった場合には値は変化しないが、初期値が“Ｌ”レベルであった場合はこのタイミングで値が“Ｌ”レベルから“Ｈ”レベルに変化する。検出回路７のＥＸＯＲ回路７２はこの変化を検出し変化検出信号ａが“Ｈ”レベルになるが、このＦ／Ｆ１０１の出力の変化は逐次比較型Ａ／Ｄコンバータとして正常な動作である。このとき、格納タイミング信号ｔ０は“Ｌ”レベルであるため検出許可信号ｂが“Ｌ”レベルとなり、結果、この値の変化が異常変換であるとして検出されることはない。また、変換開始信号ＳＴＡＲＴに応じてサンプリング信号ＳＭＰがサンプルホールド回路３に供給される。サンプルホールド回路３はサンプリング信号ＳＭＰに応じて期間Ｔｓｍｐにてアナログ入力Ｖｉｎをサンプリングする。
【００１９】
サンプリング動作が終了すると、一回目の逐次比較動作に入る。コンパレータ４は、サンプリングされたアナログ入力Ｖｉｎと逐次比較レジスタの初期値である“１０００００”に基づきＤ／Ａコンバータ６から出力される基準電圧Ｖｒｅｆとを比較する。比較クロックＣＣＬＫにパルスが供給されると一回目の比較動作が終わり、Ｆ／Ｆ８１の格納タイミング信号ｔ０の立ち上がりに応じてＦ／Ｆ１０１が比較結果の値“Ｌ”レベルをラッチする。これにより最上位ビットＤ５の値は初期値“Ｈ”レベルから“Ｌ”レベルに変化したが、このタイミングでの値の変化は逐次比較型Ａ／Ｄコンバータとして正常動作であるから、検出回路７の論理回路７２が値の変化を検出しても検出許可信号ｂにより異常変換であるとして検出されることはない。
【００２０】
なお、一回目の比較動作が終わり、逐次比較レジスタの最上位ビットＤ５の値が確定した後は、Ａ／Ｄ変換動作が完全に終了するまでこの最上位ビットＤ５の値は変化してはならない。したがって、上記タイミング以降に最上位ビットＤ５の値が変化した場合には異常変換が行われたと判断する。したがって、このタイミング以降は検出許可信号が“Ｈ”レベルとなり異常変換が検出されるようになる。
【００２１】
次の逐次比較動作にて、ビットＤ４をセットし、“０１００００”で示される基準電圧Ｖｒｅｆとアナログ入力Ｖｉｎを比較する。そして、シフトレジスタ４の立ち上がりに応じてＦ／Ｆ１０２に比較結果の値をラッチする。以降、順次逐次比較動作が繰り返される。
【００２２】
図４では、四回目の比較期間Ｔ４の間にソフトエラーやノイズなどの外的要因によりＦ／Ｆ１０１の値が”Ｌ”レベルから”Ｈ”レベルに変化している。このように比較結果の値をラッチした後に値が変化してしまうと、結果として誤ったＡ／Ｄ変換値が出力されてしまう。たとえば、図４においては、本来“０１０１００”というＡ／Ｄ変換値が得られるはずが、Ｆ／Ｆ１０１が比較結果の値をラッチした後に変化してしまったため“１１００００”という誤ったＡ／Ｄ変換値になってしまう。しかしながら、検出回路７によって最上位ビットＤ５の値が変化したことが検出されるためこの変換は異常変換であることがわかる。このとき、検出許可信号ｂが”Ｈ”レベルとなるため、変化検出信号ａが異常変換検出信号ＥＲＲとして出力される。このように、最上位ビットＤ５の値が変化した時点で異常変換であることを検出することができるので、異常変換検出信号ＥＲＲを利用してＡ／Ｄ変換結果を破棄したりＡ／Ｄ変換をやり直したりすることが可能となる。かくして、変換に要する時間を短縮することができ、且つ、変換値の信頼性を向上させることができる。
【００２３】
なお、逐次比較レジスタとして値を保持すべき期間にその値が変化してしまうことを検出するのが目的であるため、この目的が実現できるのであれば、検出回路７の回路構成は図２、図３に限定されるものではない。
【実施例２】
【００２４】
図５は、本発明の第二の実施例の構成図である。図２に示した逐次比較レジスタは最上位ビット（Ｄ５）の異常変化だけを検出できるものであったが、図５に示した逐次比較レジスタ５は、複数ビット（ここでは全ビット）の異常変化を検出することができるように、検出回路７ａ０、７ａ１、７ａ２、７ａ３、７ａ４、７ａ５およびＯＲ回路７６がさらに設けられている。
【００２５】
検出回路７ａ０、７ａ１、７ａ２、７ａ３、７ａ４、７ａ５の回路構成は、図３で示された検出回路７と同じであるのでその説明を省略する。検出回路７ａ０〜７ａ５のそれぞれは、対応するビットのデータＤ５〜Ｄ０と対応するシフトレジスタの出力である格納タイミング信号ｔ０〜ｔ５が供給されている。そして、検出回路７ａ０〜７ａ５のいずれかがデータの値が変化したことを検出すると異常変換検出信号が出力される。かくして、各ビットの異常変化を検出することができ、結果として変換値の信頼性をより向上させることができる。
【００２６】
なお、図５において、全ビットの異常変化を検出しているが、これを必要なビット数だけに適用することも可能である。たとえば、下位ビット（Ｄ０，Ｄ１）が異常変化を起こしたとしてもそれを誤差範囲内とする場合には、下位ビット（Ｄ０、Ｄ１）を除いたビットに対して検出回路を設ければよい。これにより、回路の数を減らすことができる。
【実施例３】
【００２７】
図６は、本発明の第三の実施例の構成図である。図２に示した逐次比較レジスタと比較して、検出回路７の回路構成が異なる。そのほかの構成は実施例１と同様である。
【００２８】
実施例１において、検出回路７は比較結果の値がラッチされるタイミングでの値の変化は検出しないようにしたが、通常、Ａ／Ｄ変換開始時に設定された逐次比較レジスタの値を初期値として一回目の比較が行われるため、サンプリング動作を行っている期間においても最上位ビットＤ５の値が変化することは好ましくない。つまり、サンプリング期間中に最上位ビットＤ５の値が変化した場合にも異常変化として検出されるほうが好ましい。
【００２９】
そこで、図７のように、最上位ビットＤ５とシフトレジスタの出力に加えてリセット信号ＲＳＴが供給される検出回路７ｂを設ける。検出回路７ｂは、遅延素子７０、７１とＥＸＯＲ回路７２，ＮＡＮＤ回路７４，ＡＮＤ回路７５とで構成される。遅延素子７１とＥＸＯＲ回路７２とは図３の構成と同じであるためその説明を省略する。ＮＡＮＤ回路７４は、入力信号ＥＮと入力信号ＥＮを遅延させた信号との論理をとることによって、遅延素子の遅延時間量だけ入力Ｄの値の変化を異常変化として検出しないようにするマスク信号として機能する。すなわち、検出回路７ｂは、信号Ｒが“Ｈ”レベルの期間およびＮＡＮＤ回路７４の出力ｂで規定される期間に、入力Ｄの値の変化を異常変換検出信号として出力しない。ここで、入力Ｒにはリセット信号ＲＳＴが、入力ＥＮには格納タイミング信号ｔ０が、入力Ｄには最上位ビットＤ５が入力されている。したがって、検出回路７ｂは、リセット信号ＲＳＴが供給されて逐次比較レジスタに初期値データが確定されるまでの期間、および、比較結果が確定されるまでの期間は、逐次比較レジスタのデータの変化を検出しない。
【００３０】
本発明の実施例３による逐次比較レジスタの動作について図８を参照しながら説明する。
【００３１】
まず、変換開始信号が供給されると、それに応じてリセット信号が“Ｈ”レベルになる。このリセット信号に応じてセット付Ｆ／Ｆ１０１の値が“Ｈ”レベルにセットされる。検出回路７ｂのＥＸＯＲ回路７２はこの変化を検出し、変化検出信号が”Ｈ”レベルとなるが、リセット信号ＲがＡＮＤ回路７５に供給されているため、このタイミングでの最上位ビットＤ５の値の変化は異常変化として検出されない。このように、リセット時の最上位ビットＤ５の値の変化は逐次比較レジスタとして正常な動作であるため、異常変化とは区別することができる。
【００３２】
次に、逐次比較レジスタ５はサンプリング動作を行う。このサンプリング期間Ｔｓｍｐにソフトエラーやノイズなどの影響によりＦ／Ｆ１０１の保持データが変化してしまった場合、ＡＮＤ回路７５は検出許可状態にあるため、ＥＸＯＲ回路７２の出力である変化検出信号ａが”Ｈ”レベルになったのに伴い、異常変換検出信号ＥＲＲが出力される。
【００３３】
このように、逐次比較レジスタが比較結果の値をラッチした後の値の変化のみならず、逐次比較レジスタに初期値データが格納された後、この初期値データに基づく基準電圧と入力電圧との比較結果が逐次比較レジスタに格納されるまでの期間においても異常変換を検出できるため、異常変換を早く検出することができ、さらにより信頼性を向上することができる。
【実施例４】
【００３４】
図９は、本発明による第４の実施例を示す構成図である。図９は、図５に示す検出回路７に代えて、シフトレジスタの異常を検出するための検出回路７ｃが設けられている。
【００３５】
実施例１乃至３によって、比較結果の値をラッチするレジスタの値が変化することの検出を可能にしたが、シフトレジスタ８を構成するリセット付Ｆ／Ｆ８１〜８７がソフトエラーやノイズの影響を受けることもある。逐次比較レジスタ５は、シフトレジスタ８が比較用クロックに応じてその出力が順に”Ｈ”レベルに変化することで、比較結果の値を順にラッチし次に比較すべき比較コードを生成している。しかし、ソフトエラーまたはノイズの影響でＦ／Ｆ８１〜８７の値が所定のタイミング以外で“Ｌ”レベルから“Ｈ”レベルへ変化した場合には、格納されるべきではないビットに比較結果が格納されてしまうこととなり正しい変換結果が得られなくなってしまう。
【００３６】
そこで、検出回路７ｃを設けて、シフトレジスタ８の出力が順に”Ｈ”レベルを出力しなかった場合に異常として検出する。つまり、検出回路７ｃは、比較結果が上位ビットから下位ビットへ順に格納されるか否かを検出する。
【００３７】
検出回路７ｃの具体的な回路構成例を図１０に示す。検出回路７ｃはシフトレジスタの出力である格納タイミング信号ｔ０とｔ１とが入力されるＡＮＤ回路で構成される。シフトレジスタ８を構成するリセット付Ｆ／Ｆ８１〜８７は、図４に示されているように、リセット信号ＲＳＴが供給されることにより初期化され、比較用クロックＣＣＬＫに応じて各Ｆ／Ｆの出力が順次”Ｈ”レベルに伝播していく。格納タイミング信号ｔ１がｔ０よりも先に”Ｈ”レベルとなっていないときは、検出回路７ｃは異常を検出することはない。ところが、図１１のように、Ｆ／Ｆ８２がソフトエラーやノイズなどの影響を受けたことにより、上位ビットに対応する格納タイミング信号ｔ０よりも前に下位ビットに対応する格納タイミング信号ｔ１のデータが変化すると（期間Ｔ１）、検出回路７ｃは異常動作であるとして”Ｈ”レベルを出力する。
【００３８】
かくして、シフトレジスタの異常動作をも検出することにより、さらにＡ／Ｄ変換値の信頼性を向上することができる。なお、図９では例として格納タイミング信号のうちｔ０およびｔ１を対象にした異常変化を検出するように構成したが、そのほかのシフトレジスタの出力についても同様な回路構成の検出回路を設けることによって異常変化を検出することも可能である。
【実施例５】
【００３９】
図１２は本発明の第５実施例を示すものであり、第４実施例とは、検出回路７ａのＯＲ回路７６の後段にリセット付Ｆ／Ｆ７７が接続されている点のみが異なっている。第４実施例では、検出回路７ａは異常変化を起こしたタイミングでパルスを出力していたが、第５実施例では、図１３に示すように異常変化を起こしたタイミング以降、次のＡ／Ｄ変換開始まで異常変換検出信号を出力し続ける。このように、異常検出信号を受ける回路の仕様に応じて、異常検出信号をパルス以外の信号として出力することもできる。
【実施例６】
【００４０】
図１４は本発明の第６実施例を示すものであり、第１実施例とは、検出回路の出力する異常変換検出信号ＥＲＲがタイミング制御回路２に供給されている点が異なっている。タイミング制御回路２において、異常変換検出信号ＥＲＲに応じて変換を開始させることによって、Ｆ／Ｆが保持している値が異常変化を起こした場合に自動的に再変換を行うことができる。したがって、Ａ／Ｄコンバータ１からは正常に変換を終了した場合のＡ／Ｄ変換結果だけが出力されることになるため、Ａ／Ｄコンバータ１の外部に接続される処理回路の負荷を減らすことができる。
【００４１】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施例に限られるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施例にかかる逐次比較型Ａ／Ｄコンバータの構成図
【図２】本発明の第１実施例にかかる逐次比較レジスタおよび検出回路を示す回路構成図
【図３】本発明の第１実施例にかかる検出回路を示す回路構成図
【図４】図１の動作を示すタイミング図
【図５】本発明の第２実施例にかかる逐次比較レジスタおよび検出回路を示す回路構成図
【図６】本発明の第３実施例にかかる逐次比較レジスタおよび検出回路を示す回路構成図
【図７】本発明の第３実施例にかかる検出回路の回路構成図
【図８】図６の動作を示すタイミング図
【図９】本発明の第４実施例にかかる逐次比較レジスタおよび検出回路を示す回路構成図
【図１０】本発明の第４実施例にかかる検出回路の回路構成図
【図１１】図９の動作を示すタイミング図
【図１２】本発明の第５実施例にかかる逐次比較レジスタおよび検出回路を示す回路構成図
【図１３】図１２の動作を示すタイミング図
【図１４】本発明の第６実施例にかかる逐次比較レジスタおよび検出回路を示す回路構成図
【図１５】第一の従来技術の逐次比較型Ａ／Ｄコンバータを示す回路構成図
【図１６】第二の従来技術の逐次比較型Ａ／Ｄコンバータを示す回路構成図
【符号の説明】
【００４３】
１、１００、１１０  逐次比較型Ａ／Ｄコンバータ
２  タイミング制御回路
３  サンプルホールド回路
４  コンパレータ
５、５０  逐次比較レジスタ
６  Ｄ／Ａコンバータ
７、７ａ、７ｂ、７ｃ  検出回路
８  シフトレジスタ
１０  レジスタ
７０、７１  遅延素子
７２  ＥＸＯＲ回路
７３、７５  ＡＮＤ回路
７４  ＮＡＮＤ回路
７６  ＯＲ回路
８１，８２，８３，８４，８５，８６，８７、７７  リセット付Ｆ／Ｆ
１０１  セット付Ｆ／Ｆ
１０２、１０３、１０４、１０５、１０６  セットリセット付Ｆ／Ｆ
【図１】
0004932619.tif 000002
【図２】
0004932619.tif 000003
【図３】
0004932619.tif 000004
【図４】
0004932619.tif 000005
【図５】
0004932619.tif 000006
【図６】
0004932619.tif 000007
【図７】
0004932619.tif 000008
【図８】
0004932619.tif 000009
【図９】
0004932619.tif 000010
【図１０】
0004932619.tif 000011
【図１１】
0004932619.tif 000012
【図１２】
0004932619.tif 000013
【図１３】
0004932619.tif 000014
【図１４】
0004932619.tif 000015
【図１５】
0004932619.tif 000016
【図１６】
0004932619.tif 000017