(57)【特許請求の範囲】
【請求項１】
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記アクセス制御回路は、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を所定の期間活性化し、前記書き込みコマンドが連続して供給されるときに、前記パリティアクセス制御信号のうち第１パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記レギュラーアクセス制御信号のうち前記第１パリティアクセス制御信号に対応する第１レギュラーアクセス制御信号を活性化するレギュラーアクセス制御回路と、
前記書き込みコマンドに応答して前記パリティアクセス制御信号を所定の期間活性化し、前記第１レギュラーアクセス制御信号が活性化された後、前記第１レギュラーアクセス制御信号の活性化中に、第１パリティアクセス制御信号を活性化するパリティアクセス制御回路とを備えていることを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間と前記第１パリティアクセス制御信号の活性化期間との和は、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第１レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定されていることを特徴とする半導体メモリ。
【請求項４】
請求項２記載の半導体メモリにおいて、
前記第１レギュラーアクセス制御信号の活性化期間と前記第１パリティアクセス制御信号の活性化期間は、互いに等しく設定され、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間は、前記書き込みコマンドが連続して供給されるときの前記第１レギュラーアクセス制御信号の非活性化期間より長く設定されていることを特徴とする半導体メモリ。
【請求項５】
請求項２ないし請求項４のいずれか１項記載の半導体メモリにおいて、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
前記パリティメモリセルに接続されたパリティワード線とを備え、
前記第１レギュラーアクセス制御信号は、前記レギュラーワード線を活性化するレギュラーワード線信号であり、
前記第１パリティアクセス制御信号は、前記パリティワード線を活性化するパリティワード線信号であることを特徴とする半導体メモリ。
【請求項６】
請求項２ないし請求項４のいずれか１項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記レギュラーアクセス制御信号を受け、受けたレギュラーアクセス制御信号を遅延させて前記パリティアクセス制御信号を生成する遅延素子を備えていることを特徴とする半導体メモリ。
【請求項７】
請求項２ないし請求項４のいずれか１項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記書き込みコマンドを受け、受けた書き込みコマンドを遅延させてパリティ書き込みコマンドを生成する遅延素子と、前記パリティ書き込みコマンドに応答して前記パリティアクセス制御信号を生成するパリティ信号生成回路とを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
複数のデータグループを前記書き込みデータとして受けるデータ入力バッファと、
前記レギュラーメモリセルへの書き込みを禁止する前記データグループを示すマスク信号を受けるデータマスクバッファとを備え、
前記エラー訂正部は、前記訂正されたレギュラーデータの少なくとも一部を、前記マスク信号により書き込みが禁止されるデータグループを除くデータグループの書き込みデータに置き換えるデータ選択回路を備えていることを特徴とする半導体メモリ。
【請求項９】
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、レギュラーデータのパリティデータを保持するパリティメモリセルと、前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、レギュラーデータのエラーを訂正するエラー訂正部とを備えた半導体メモリの動作方法であって、
書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、
訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成し、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、
前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、
前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。
【請求項１０】
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラー訂正回路を有する半導体メモリおよびシステムに関する。
【背景技術】
【０００２】
近年、信頼性を向上するために、エラー訂正回路を有する半導体メモリが増えてきている（例えば、特許文献１、２参照）。エラー訂正回路により、ソフトエラーやハードエラーが救済される。この種の半導体メモリは、外部からのレギュラーデータを記憶するレギュラーメモリセルと、レギュラーデータのパリティコードを記憶するパリティメモリセルとを有している。
【０００３】
パリティコードのビット数は、パリティコードを生成するためのレギュラーデータのビット数が多いほど相対的に少なくなり、チップサイズに与える影響は小さくなる。例えば、パリティコードを生成するためのレギュラーデータのビット数を、データ端子に一度に入力または出力されるレギュラーデータのビット数より多くすることで、パリティコードのビット数は相対的に少なくなる。
【特許文献１】特開平１−２９０３００号公報
【特許文献２】特開２００５−８５３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した手法では、書き込み動作において、パリティコードは、書き込みデータだけでなく、データが書き込まれないレギュラーメモリセルに保持されているデータを使用して生成される。具体的には、書き込み動作では、まず、レギュラーデータおよびパリティコードを読み出してレギュラーデータのエラーが訂正される。次に、訂正されたレギュラーデータの一部が書き込みデータに置き換えられて、新たなレギュラーデータが生成される。新たなレギュラーデータを用いて新たなパリティコードが生成され、新たなレギュラーデータおよび新たなパリティコードが、レギュラーメモリセルおよびパリティメモリセルに書き込まれる。この種の動作は、例えば、リード・モディファイ・ライトと称される。
【０００５】
リード・モディファイ・ライトが必要なエラー訂正は、一般的な書き込み動作に比べてアクセスサイクル時間が長くなるという問題がある。
【０００６】
本発明の目的は、エラーを訂正するときにリード・モディファイ・ライトを実行する半導体メモリのアクセスサイクル時間を短縮することである。
【課題を解決するための手段】
【０００７】
書き込み動作時に、レギュラーメモリセルから読み出されたレギュラーデータのエラーが、パリティメモリセルから読み出されるパリティデータを用いて検出、訂正される。訂正されたレギュラーデータの一部は、外部からの書き込みデータに置き換えられ、置き換えられたレギュラーデータからパリティメモリセルに書き込むためのパリティデータが生成される。書き込みコマンドが連続して供給されるときに、レギュラーメモリセルからレギュラーデータを読み出し、かつレギュラーメモリセルにレギュラーデータを書き込むために、レギュラーメモリセルおよびレギュラーデータ制御回路を制御するレギュラーアクセス制御信号が生成される。レギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、パリティメモリセルからパリティデータの読み出しを開始するために、パリティメモリセルおよびパリティデータ制御回路を制御するパリティアクセス制御信号が生成される。さらに、パリティメモリセルに書き込むパリティデータがパリティメモリセルに供給されている間に、次の書き込みコマンドに応答してレギュラーメモリセルからレギュラーデータを読み出すためにレギュラーアクセス制御信号が生成される。
【発明の効果】
【０００８】
パリティメモリセルがアクセスされている間に次の書き込みコマンドに応答するレギュラーメモリセルのアクセスを開始できるため、エラー訂正にリード・モディファイ・ライトが必要な半導体メモリのアクセスサイクル時間を短縮できる。
【発明を実施するための最良の形態】
【０００９】
以下、実施形態を図面を用いて説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。
【００１０】
図１は、一実施形態を示している。半導体メモリＭＥＭは、例えば、クロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。このＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭの入出力インタフェースを有する擬似ＳＲＡＭである。メモリＭＥＭは、クロックバッファ１０、コマンドバッファ／ラッチ１２、アドレスバッファ／ラッチ１４、データマスクバッファ／ラッチ１６、データ入力バッファ／ラッチ１８、データ出力バッファ２０、コマンドデコーダ２２、動作制御回路２４、メモリコアＣＯＲＥおよびエラー訂正部ＥＣＣＵを有している。なお、メモリＭＥＭは、リフレッシュ動作を自動的に実行するためにリフレッシュタイマ、リフレッシュアドレスカウンタ、および外部アクセス要求ＲＤ、ＷＲと内部リフレッシュ要求との優先順を判定するアービタ等を有している。
【００１１】
クロックバッファ１０は、クロック信号ＣＫを内部クロック信号ＩＣＫとして出力する。内部クロック信号ＩＣＫは、コマンドバッファ／ラッチ１２および動作制御回路２４等のクロック信号ＣＫに同期して動作する回路に供給される。
【００１２】
コマンドバッファ／ラッチ１２は、内部クロック信号ＩＣＫの立ち上がりエッジに同期してコマンド信号ＣＭＤをラッチし、ラッチした信号を出力する。コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル端子／ＯＥを含む。ラッチ信号ＣＥＬＡＴ、ＷＥＬＡＴ、ＯＥＬＡＴは、信号／ＣＥ、／ＷＥ、／ＯＥをそれぞれラッチした信号である。
【００１３】
アドレスバッファ／ラッチ１４は、内部クロック信号ＩＣＫの立ち上がりエッジに同期して、アドレス信号ＡＤをラッチし、ラッチした信号をロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。ロウアドレス信号ＲＡＤは、後述するワード線ＷＬを選択するために供給される。コラムアドレス信号ＣＡＤは、後述するビット線ＢＬ、／ＢＬを選択するために供給される。このメモリＭＥＭは、ロウアドレス信号ＲＡＤとコラムアドレス信号ＣＡＤがアドレス端子ＡＤに同時に供給されるアドレスノンマルチプレクスタイプのメモリである。
【００１４】
データマスクバッファ／ラッチ１６は、内部クロック信号ＩＣＫの立ち上がりエッジに同期して、データマスク信号ＤＭをラッチし、ラッチした信号をマスク信号ＭＡＳＫとして出力する。例えば、データマスク信号ＤＭおよびマスク信号ＭＡＳＫは、それぞれ４ビット（ＤＭ０−３、ＭＡＳＫ０−３）で構成される。データマスク信号ＤＭ０−３は、４バイトのデータ入力信号Ｄｉｎ０−７、Ｄｉｎ８−１５、Ｄｉｎ１６−２３、Ｄｉｎ２４−３１にそれぞれ対応して供給される。データ入力信号Ｄｉｎ（メモリＭＥＭへの書き込みデータ）がマスクされるときに、すなわち、データ入力信号ＤｉｎのレギュラーメモリセルＭＣへの書き込みを禁止するときに、対応するデータマスク信号ＤＭおよびマスク信号ＭＡＳＫが高レベルに設定される。以降の説明では、各データ入力信号Ｄｉｎ０−７、Ｄｉｎ８−１５、Ｄｉｎ１６−２３、Ｄｉｎ２４−３１を、データグループとも称する。
【００１５】
データ入力バッファ／ラッチ１８は、内部クロック信号ＩＣＫの立ち上がりエッジに同期してデータ入力信号Ｄｉｎをラッチし、ラッチした信号をデータ入力信号ＩＤＡＴとして出力する。例えば、データ入力信号Ｄｉｎは、４つのデータグループＤｉｎ０−７、Ｄｉｎ８−１５、Ｄｉｎ１６−２３、Ｄｉｎ２４−３１で構成される。
【００１６】
データ出力バッファ２０は、データ出力信号ＯＤＡＴ（メモリコアＣＯＲＥからの読み出しデータ）を受け、受けた信号をデータ出力信号Ｄｏｕｔとして出力する。例えば、データ出力信号Ｄｏｕｔは、４つのデータグループＤｏｕｔ０−７、Ｄｏｕｔ８−１５、Ｄｏｕｔ１６−２３、Ｄｏｕｔ２４−３１で構成される。以降の説明では、３２ビットを基準のビット幅Ｎと称するときがある。
【００１７】
コマンドデコーダ２２は、ラッチ信号ＣＥＬＡＴ、ＷＥＬＡＴ、ＯＥＬＡＴの論理レベルに応じて認識したコマンドＣＭＤを、メモリコアＣＯＲＥのアクセス動作を実行するために読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲとして出力する。読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲは、メモリコアＣＯＲＥをアクセスするためのアクセスコマンド（アクセス要求）である。さらに、コマンドデコーダ２２は、後述するデータ出力制御回路ＤＯＣＮＴを動作するためのタイミング信号である読み出し制御信号ＲＤ１Ｚと、後述するデータ選択回路ＤＴＳＥＬを動作するためのタイミング信号である書き込み制御信号ＷＲ１Ｚを出力する。
【００１８】
動作制御回路２４は、読み出しコマンドＲＤおよび書き込みコマンドＷＲに応答してメモリコアＣＯＲＥに読み出し動作および書き込み動作を実行させるためのワードイネーブル信号ＷＬＥ、センスアンプイネーブル信号ＳＥＮＥ、コラムイネーブル信号ＣＬＥ、リードイネーブル信号ＲＥＮＥ、ライトイネーブル信号ＷＥＮＥおよび図示しないプリチャージイネーブル信号を出力する。動作制御回路２４は、リフレッシュ動作を実行するときに、ワードイネーブル信号ＷＬＥ、センスアンプイネーブル信号ＳＥＮＥおよびプリチャージイネーブル信号のみを出力し、コラムイネーブル信号ＣＬＥ、リードイネーブル信号ＲＥＮＥおよびライトイネーブル信号ＷＥＮＥを出力しない。ワードイネーブル信号ＷＬＥは、ワード線ＷＬの活性化タイミングを制御し、センスアンプイネーブル信号ＳＥＮＥは、センスアンプＳＡの活性化タイミングを制御する。コラムイネーブル信号ＣＬＥは、コラムスイッチＣＳＷのオンタイミングを制御する。リードイネーブル信号ＲＥＮＥは、リードアンプＲＡの活性化タイミングを制御する。ライトイネーブル信号ＷＥＮＥは、ライトアンプＷＡの活性化タイミングを制御する。
【００１９】
メモリコアＣＯＲＥは、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥを有している。レギュラーメモリコアＲＣＯＲＥは、コア制御回路ＣＣＮＴ、レギュラーメモリブロックＭＢＬＫ、レギュラーセンスアンプＳＡ、レギュラーコラムスイッチＣＳＷ、レギュラーリードアンプＲＡおよびレギュラーライトアンプＷＡを有している。レギュラーセンスアンプＳＡ、レギュラーコラムスイッチＣＳＷ、レギュラーリードアンプＲＡおよびレギュラーライトアンプＷＡは、レギュラービット線ＢＬ、／ＢＬに直接あるいは電気的に接続されており、レギュラービット線ＢＬ、／ＢＬを介してレギュラーメモリセルＭＣにレギュラーデータを入力または出力するレギュラーデータ制御回路として動作する。
【００２０】
コア制御回路ＣＣＮＴは、制御信号ＷＬＥ、ＳＥＮＥ、ＣＬＥ、アドレス信号ＲＡＤ、ＣＡＤおよび図示しないプリチャージイネーブル信号を受け、アドレス信号ＲＡＤ、ＣＡＤに応じたワード線信号ＷＬ、センスアンプ活性化信号ＳＥＮ、コラム制御信号ＣＬおよびプリチャージ制御信号(例えば、図３のＢＲＳ０）を出力する。また、コア制御回路ＣＣＮＴは、制御信号ＲＥＮＥ、ＷＥＮＥに応答してリードアンプ活性化信号ＲＥＮおよびライトアンプ活性化信号ＷＥＮを出力する。ワード線信号ＷＬは、レギュラーメモリセルＭＣの動作を制御するレギュラーアクセス制御信号である。同様に、センスアンプ活性化信号ＳＥＮ、コラム制御信号ＣＬ、リードアンプ活性化信号ＲＥＮ、ライトアンプ活性化信号ＷＥＮおよび図３のプリチャージ制御信号ＢＲＳ（ＢＲＳ０）は、レギュラーセンスアンプＳＡ、レギュラーコラムスイッチＣＳＷ、レギュラーリードアンプＲＡ、レギュラーライトアンプＷＡおよび図３のプリチャージ回路ＰＲＥの動作を制御するレギュラーアクセス制御信号である。すなわち、コア制御回路ＣＣＮＴは、レギュラーアクセス制御信号を生成するレギュラー信号生成回路として動作する。コア制御回路ＣＣＮＴの詳細は、図２に示す。
【００２１】
メモリブロックＭＢＬＫは、マトリックス状に配置された複数のダイナミックメモリセルＭＣ(レギュラーメモリセル）を有している。レギュラーメモリセルＭＣは、データ入力端子Ｄｉｎを介して半導体メモリＭＥＭの外部から書き込まれるレギュラーデータを保持する。例えば、メモリブロックＭＢＬＫは、図２に示すように、４つのメモリブロックＭＢＬＫ０−３で構成されている。センスアンプＳＡは、センスアンプ活性化信号ＳＥＮの高レベル期間中に動作し、レギュラーメモリセルＭＣからレギュラービット線対ＢＬ、／ＢＬに読み出されるデータ信号を増幅する。例えば、メモリブロックＭＢＬＫは、１２８組のビット線対ＢＬ、／ＢＬを有している。すなわち、１２８個のレギュラーメモリセルＭＣが、１本のワード線ＷＬに接続されている。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬにそれぞれ接続されている。このように、レギュラーメモリコアＲＣＯＲＥは、ビット幅４Ｎで構成されている。
【００２２】
コラムスイッチＣＳＷは、コラム制御信号ＣＬの高レベル期間中にオンし、コラムアドレス信号ＣＡＤに応じて、３２組（１Ｎ）のビット線対ＢＬ、／ＢＬおよび３２個（１Ｎ）のセンスアンプＳＡを、リードアンプＲＡおよびライトアンプＷＡに接続する。コラムスイッチＣＳＷは、２５６本のビット線対ＢＬ、／ＢＬに対応して２５６個ある。リードアンプＲＡは、リードアンプ活性化信号ＲＥＮの高レベル期間中に動作し、センスアンプＳＡから伝達される相補の読み出しデータ信号（レギュラーデータ）を増幅し、レギュラーデータバスＤＢ、／ＤＢに出力する。例えば、リードアンプＲＡは、読み出しデータ信号を差動増幅する。レギュラーデータバスＤＢ、／ＤＢは、３２組の相補の信号線で構成される。ライトアンプＷＡは、レギュラーデータバスＤＢ、／ＤＢから伝達される書き込みデータ信号を増幅し、センスアンプＳＡに出力する。例えば、ライトアンプＷＡは、レギュラーデータバスＤＢからの相補の書き込みデータ信号を差動増幅する。例えば、リードアンプＲＡは３２個あり、ライトアンプＷＡは３２個ある。センスアンプＳＡ、コラムスイッチＣＳＷの詳細は、図３に示す。
【００２３】
なお、図１においてセンスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡおよびライトアンプＷＡから出力されるセンスアンプ活性化信号ＳＥＮ、コラム制御信号ＣＬ、リードアンプ活性化信号ＲＥＮおよびライトアンプ活性化信号ＷＥＮは、コア制御回路ＣＣＮＴから出力された信号が、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡおよびライトアンプＷＡを介してパリティメモリコアＰＣＯＲＥに伝達されることを示している。
【００２４】
パリティメモリコアＰＣＯＲＥは、遅延回路ＤＬＹ１（遅延素子）、パリティメモリブロックＰＢＬＫ、パリティセンスアンプＰＳＡ、パリティコラムスイッチＰＣＳＷ、パリティリードアンプＰＲＡおよびパリティライトアンプＰＷＡを有している。パリティセンスアンプＰＳＡ、パリティコラムスイッチＰＣＳＷ、パリティリードアンプＰＲＡおよびパリティライトアンプＰＷＡは、パリティビット線ＰＢＬ、／ＰＢＬに電気的に接続されており、パリティビット線ＰＢＬ、／ＰＢＬを介してパリティメモリセルＭＣにパリティデータを入出力するパリティデータ制御回路として動作する。
【００２５】
遅延回路ＤＬＹ１は、ワード線ＷＬに伝達されるワード線信号、センスアンプ活性化信号ＳＥＮ、コラム制御信号ＣＬ、リードアンプ活性信号ＲＥＮおよびライトアンプ活性化信号ＷＥＮを遅延させ、パリティワード線ＰＷＬに伝達されるパリティワード線信号、パリティセンスアンプ活性化信号ＰＳＥＮ、パリティコラム制御信号ＰＣＬ、パリティリードアンプ活性信号ＰＲＥＮおよびパリティライトアンプ活性化信号ＰＷＥＮとして出力する。パリティワード線信号ＰＷＬは、パリティメモリセルＭＣの動作を制御するパリティアクセス制御信号である。同様に、パリティセンスアンプ活性化信号ＰＳＥＮ、パリティコラム制御信号ＰＣＬ、パリティリードアンプ活性信号ＰＲＥＮ、パリティライトアンプ活性化信号ＰＷＥＮおよび図示しないパリティプリチャージ信号は、パリティセンスアンプＰＳＡ、パリティコラムスイッチＰＣＳＷ、パリティリードアンプＰＲＡおよびパリティライトアンプＰＷＡおよび図示しないパリティプリチャージ回路の動作を制御するパリティアクセス制御信号である。遅延回路ＤＬＹ１の詳細は、図４に示す。
【００２６】
パリティメモリブロックＰＢＬＫは、マトリックス状に配置され、レギュラーデータのパリティコード（パリティデータ）を保持する複数のダイナミックメモリセルＭＣ(パリティメモリセル）を有している。例えば、パリティメモリブロックＰＢＬＫは、図４に示すように、４つのパリティメモリブロックＰＢＬＫ０−３で構成されている。パリティメモリブロックＰＢＬＫは、図の横方向に配置されるパリティメモリセルＭＣの数が少ないことを除き、レギュラーメモリブロックＭＢＬＫと同じ回路構成である。具体的には、パリティメモリセルＭＣに接続されたパリティビット線ＰＢＬ、／ＰＢＬの数は、例えば、２４組である。すなわち、２４個のパリティメモリセルＭＣが、１本のパリティワード線ＰＷＬに接続されている。パリティセンスアンプＰＳＡは、パリティビット線対ＢＬ、／ＢＬにそれぞれ接続されている。なお、レギュラーメモリブロックＭＢＬＫの構造に合わせるために、パリティメモリブロックＰＢＬＫを３２組のパリティビット線対ＰＢＬ、／ＰＢＬで構成してもよい。パリティメモリブロックＰＢＬＫの詳細は、図４に示す。
【００２７】
パリティセンスアンプＰＳＡおよびパリティコラムスイッチＰＣＳＷは、配置される数が少ないことを除き、レギュラーセンスアンプＳＡおよびレギュラーコラムスイッチＣＳＷと同じ回路構成である。パリティリードアンプＰＲＡおよびパリティライトアンプＰＷＡは、配置される数が少ないことを除き、レギュラーリードアンプＲＡおよびレギュラーライトアンプＷＡと同じ回路構成である。例えば、パリティセンスアンプＰＳＡは図４に示す各領域ＰＳＡ０−３に２４個ある。パリティコラムスイッチＰＣＳＷは、図４に示す各領域ＰＣＳＷ００−０３、ＰＣＳＷ１０−１３、ＰＣＳＷ２０−２３、ＰＣＳＷ３０−３３に４８個ある。パリティリードアンプＰＲＡおよびパリティライトアンプＰＷＡは、それぞれ６個ある。
【００２８】
パリティリードアンプＰＲＡは、パリティリードアンプ活性化信号ＰＲＥＮの高レベル期間中に動作し、パリティセンスアンプＰＳＡから伝達される相補のパリティコード（パリティデータ）を増幅し、パリティデータバスＰＤＢ、／ＰＤＢに出力する。例えば、パリティリードアンプＰＲＡは、パリティコードを差動増幅し、パリティデータバスＰＤＢ、／ＰＤＢは、６組の相補の信号線で構成される。パリティライトアンプＰＷＡは、パリティデータバスＰＤＢ、／ＰＤＢから伝達されるパリティコードを差動増幅し、パリティセンスアンプＰＳＡに出力する。
【００２９】
動作制御回路２４、コア制御回路ＣＣＮＴおよび遅延回路ＤＬＹ１は、アクセス制御回路として動作する。後述する図６で説明するように、アクセス制御回路は、書き込みコマンドＷＲが連続して供給されるときに、レギュラービット線ＢＬ、／ＢＬを介してレギュラーメモリセルＭＣからレギュラーデータを読み出し、レギュラービット線ＢＬ、／ＢＬを介してレギュラーメモリセルＭＣにレギュラーデータを書き込むために、レギュラーメモリセルＭＣおよびレギュラーセンスアンプＳＡ、レギュラーコラムスイッチＣＳＷ、レギュラーリードアンプＲＡ、レギュラーライトアンプＷＡを制御するレギュラーアクセス制御信号ＷＬ、ＳＥＮ、ＣＬ、ＲＥＮ、ＷＥＮを生成する。アクセス制御回路は、レギュラーメモリセルＭＣからレギュラービット線ＢＬ、／ＢＬへのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、パリティメモリセルＭＣからパリティビット線ＰＢＬ、／ＰＢＬへのパリティデータの読み出しを開始するために、パリティメモリセルＭＣおよびパリティセンスアンプＰＳＡ、パリティコラムスイッチＰＣＳＷ、パリティリードアンプＰＲＡ、パリティライトアンプＰＷＡを制御するパリティアクセス制御信号ＰＷＬ、ＰＳＥＮ、ＰＣＬ、ＰＲＥＮ、ＰＷＥＮを生成する。さらに、アクセス制御回路は、パリティメモリセルＭＣに書き込むパリティデータがパリティビット線ＰＢＬ、／ＰＢＬに供給されている間に、次の書き込みコマンドに応答してレギュラービット線ＢＬ、／ＢＬを介してレギュラーメモリセルＭＣからレギュラーデータを読み出すためにレギュラーアクセス制御信号ＷＬ、ＳＥＮ、ＣＬ、ＲＥＮ、ＷＥＮを生成する。
【００３０】
エラー訂正部ＥＣＣＵは、リードパリティ生成回路ＲＰＧＥＮ、比較回路ＣＯＭＰ、シンドロームデコーダＳＤＥＣ、エラー訂正回路ＥＲＲＣ、データ出力制御回路ＤＯＣＮＴ、データ選択回路ＤＴＳＥＬ、データラッチＤＴＬＴおよびライトパリティ生成回路ＷＰＧＥＮを有している。
【００３１】
例えば、リードパリティ生成回路ＲＰＧＥＮ、比較回路ＣＯＭＰ、シンドロームデコーダＳＤＥＣおよびエラー訂正回路ＥＲＲＣは、書き込み動作時および読み出し動作時に動作する。データ選択回路ＤＴＳＥＬ、データラッチＤＴＬＴおよびライトパリティ生成回路ＷＰＧＥＮは、書き込み動作時のみに動作する。データ出力制御回路ＤＯＣＮＴは、読み出し動作時のみに動作する。なお、例えば、メモリＭＥＭが、読み出し動作時にエラー訂正された読み出しデータ信号をレギュラーメモリブロックＭＢＬＫに書き込む仕様で設計されるとき、データ選択回路ＤＴＳＥＬ、データラッチＤＴＬＴおよびライトパリティ生成回路ＷＰＧＥＮは、読み出し動作時にも動作する。
【００３２】
リードパリティ生成回路ＲＰＧＥＮは、レギュラーメモリブロックＭＢＬＫからデータバスＤＢ、／ＤＢに読み出される読み出しデータ信号ＲＤＴからリードパリティコードＲＰＣ（リードパリティデータ）を生成する。比較回路ＣＯＭＰは、書き込み動作時および読み出し動作時に、リードパリティコードＲＰＣとパリティメモリブロックＰＢＬＫからパリティデータバスＰＤＢに読み出されるパリティコードＰＣ（パリティデータ）とを比較し、読み出しデータのエラー情報を含むシンドロームＳＹＮを生成する。シンドロームデコーダＳＤＥＣは、シンドロームＳＹＮに基づいて読み出しデータ中のエラービットを示すエラービット信号ＥＲＲＢを生成する。すなわち、比較回路ＣＯＭＰおよびエラービット信号ＥＲＲＢは、レギュラーメモリセルＭＣから読み出されたレギュラーデータのエラーを検出する。
【００３３】
エラー訂正回路ＥＲＲＣは、読み出しデータ信号ＲＤＴに含まれるエラーを、エラービット信号ＥＲＲＢを用いて訂正し、訂正した読み出しデータ信号を訂正読み出しデータ信号ＣＲＤＴとして出力する。データ出力制御回路ＤＯＣＮＴは、読み出し動作時に、読み出し制御信号ＲＤ１Ｚに同期して訂正読み出しデータ信号ＣＲＤＴをデータ出力信号ＯＤＡＴとして出力する。
【００３４】
データ選択回路ＤＴＳＥＬは、書き込み動作時に、マスク信号ＭＡＳＫに応じて、訂正読み出しデータ信号ＣＲＤＴまたはデータ入力信号ＩＤＡＴをデータグループ毎に選択する。具体的には、マスク信号ＭＡＳＫに応じてマスクが必要なデータグループは、訂正読み出しデータ信号ＣＲＤＴが選択され、マスクが不要なバイトデータは、データ入力信号ＩＤＡＴが選択される。すなわち、データ選択回路ＤＴＳＥＬは、マスク信号ＭＡＳＫにより書き込みが禁止されるデータグループを除くデータグループの訂正読み出しデータ信号ＣＲＤＴを、データ入力信号ＩＤＡＴ（書き込みデータ）に置き換える。例えば、マスク信号ＭＡＳＫ０が活性化されるとき、データ選択回路ＤＴＳＥＬは、データグループＤｉｎ０−７に対応する訂正読み出しデータ信号ＣＲＤＴのデータグループを選択し、かつデータグループＤｉｎ８−１５、Ｄｉｎ１６−２３、Ｄｉｎ２４−３１に対応するデータ入力信号ＩＤＡＴを選択する。
【００３５】
データ選択回路ＤＴＳＥＬは、選択したデータ信号を、書き込み制御信号ＷＲ１Ｚに同期してデータバスＤＢ、／ＤＢに出力する。データバスＤＢ、／ＤＢ上のデータ信号は、ビット線対ＢＬ、／ＢＬを介してレギュラーメモリセルＭＣに書き込まれる。データラッチＤＴＬＴは、データバスＤＢ、／ＤＢ上のデータ信号をラッチ信号ＬＴの立ち上がりエッジに同期してラッチし、ラッチした信号をラッチ信号ＬＴの高レベル期間中にラッチデータ信号ＬＴＤＴとして出力する。ライトパリティ生成回路ＷＰＧＥＮは、ラッチデータ信号ＬＴＤＴのパリティコードＰＣを生成し、パリティデータバスＰＤＢ、／ＰＤＢに出力する。パリティデータバスＰＤＢ、／ＰＤＢ上のパリティコードＰＣは、パリティビット線対ＰＢＬ、／ＰＢＬを介してパリティメモリセルＭＣに書き込まれる。
【００３６】
図２は、図１のレギュラーメモリコアＲＣＯＲＥの詳細を示している。コア制御回路ＣＣＮＴは、アドレスラッチ回路ＡＬＴ、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣおよびブロック制御回路ＢＣＮＴを有している。アドレスラッチ回路ＡＬＴは、ロウアドレス信号ＲＡＤをラッチし、ラッチロウアドレス信号ＬＲＡＤとしてロウデコーダＲＤＥＣに出力する。さらに、アドレスラッチ回路ＡＬＴは、コラムアドレス信号ＣＡＤをラッチし、ラッチコラムアドレス信号ＬＣＡＤとしてコラムデコーダＣＤＥＣに出力する。
【００３７】
ロウデコーダＲＤＥＣは、ロウプリデコーダＲＰＤＥＣおよびワードデコーダＷＤＥＣを有している。ロウプリデコーダＲＰＤＥＣは、ラッチロウアドレス信号ＬＲＡＤをデコードし、ロウデコード信号ＸＤＥＣおよびブロックデコード信号ＸＢＬＫ（ＸＢＬＫ０−３）を生成する。ブロックデコード信号ＸＢＬＫ０−３により、レギュラーメモリブロックＭＢＬＫ０−３のいずれかが選択される。ワードデコーダＷＤＥＣは、ロウデコード信号ＸＤＥＣに応じてワード線ＷＬ０−２５５のいずれかを選択し、選択したワード線ＷＬを、ワードイネーブル信号ＷＬＥの活性化に応答して高レベルに活性化する（レギュラーワード線信号の活性化）。コラムデコーダＣＤＥＣは、ラッチコラムアドレス信号ＬＣＡＤをデコードし、コラムデコード信号ＹＤＥＣとして出力する。
【００３８】
後述する図６に示すように、ワードデコーダＷＤＥＣは、パリティワード線信号ＰＷＬ（第１パリティアクセス制御信号）が活性化されている間に、次の書き込みコマンドＷＲに応答してワード線信号ＷＬ（第１レギュラーアクセス制御信号）を活性化するレギュラーアクセス制御回路として動作する。
【００３９】
ブロック制御回路ＢＣＮＴは、メモリブロックＭＢＬＫ０−３に対応するセンスアンプ活性化信号ＳＥＮ（ＳＥＮ０−３）のいずれかをセンスアンプ活性化信号ＳＥＮに応答して活性化する。センスアンプ活性化信号ＳＥＮ０−３の選択は、ブロックデコード信号ＸＢＬＫ０−３により行われる。ブロック制御回路ＢＣＮＴは、コラム制御信号ＣＬ（ＣＬ００−０３、１０−１３、２０−２３、３０−３３）のいずれかをコラムイネーブル信号ＣＬＥに応答して活性化する。コラム制御信号ＣＬ００−０３により、メモリブロックＭＢＬＫ０の４つの領域（図の破線で区画される領域）のいずれが選択される。同様に、コラム制御信号ＣＬ１０−１３（またはＣＬ２０−２３、ＣＬ３０−３３）により、メモリブロックＭＢＬＫ１（またはＭＢＬＫ２、ＭＢＬＫ３）の４つの領域のいずれが選択される。各領域には、３２組のビット線対ＢＬ、／ＢＬが配線されており、ワード線ＷＬの活性化により、領域毎に３２ビットのデータが出力または入力される。コラム制御信号ＣＬは、ブロックデコード信号ＸＢＬＫ０−３およびコラムデコード信号ＹＤＥＣにより選択される。
【００４０】
特に図示していないが、ブロック制御回路ＢＣＮＴは、メモリブロックＭＢＬＫ０−３に対応するプリチャージ制御信号(例えば、図３のＢＲＳ０）をプリチャージイネーブル信号に応答して出力する。さらに、ブロック制御回路ＢＣＮＴは、リードイネーブル信号ＲＥＮをリードイネーブル信号ＲＥＮＥに応答して活性化し、ライトイネーブル信号ＷＥＮをライトイネーブル信号ＷＥＮＥに応答して活性化する。
【００４１】
メモリブロックＭＢＬＫは、４つのレギュラーメモリブロックＭＢＬＫ０−３と、メモリブロックＭＢＬＫ０−３にそれぞれ対応する４つのセンスアンプのブロックＳＡ０−３および４つのコラムスイッチのブロックＣＳＷ００−０３、１０−１３、２０−２３、３０−３３を有している。各ブロックＳＡ０−３は、３２個のセンスアンプＳＡを有している。各ブロックＣＳＷ００−０３、１０−１３、２０−２３、３０−３３は、６４個のコラムスイッチＣＳＷを有している。センスアンプＳＡ０−３（３２個のセンスアンプＳＡ）およびメモリブロックＭＢＬＫ０−３は、コラムスイッチＣＳＷ００−０３、１０−１３、２０−２３、３０−３３を介して３２組の相補のデータ線ＤＴ、／ＤＴに接続されている。なお、メモリコアＲＣＯＲＥに、シェアードセンスアンプ方式を採用してもよい。すなわち、各メモリブロックＭＢＬＫ０−３の両側にセンスアンプＳＡを配置し、２つのメモリブロックＭＢＬＫの間に配置されるセンスアンプＳＡを、これらメモリブロックＭＢＬＫで共有してもよい。
【００４２】
図３は、図２に示したメモリブロックＭＢＬＫ０およびセンスアンプ領域ＳＡＡの詳細を示している。センスアンプ領域ＳＡＡは、センスアンプＳＡ、コラムスイッチＣＳＷおよびプリチャージ回路ＰＲＥ等が配置される領域である。メモリブロックＭＢＬＫ１−３およびこれ等メモリブロックＭＢＬＫ１−３に対応するセンスアンプ領域ＳＡＡも、図３と同じである。さらに、図４に示すパリティメモリブロックＰＢＬＫ０−３およびこれ等パリティメモリブロックＰＭＢＬＫ１−３に対応するセンスアンプ領域ＳＡＡ（ＰＳＡ、ＰＣＳＷが配置される領域）も、図３と同じである。
【００４３】
レギュラーワード線ＷＬ（ＷＬ０、ＷＬ１、ＷＬ２、...）に接続されたレギュラーメモリセルＭＣは、レギュラービット線ＢＬ、／ＢＬ（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１、...）の一方に接続されている。これにより、例えば、ビット線ＢＬ０に接続されたメモリセルＭＣをアクセスするときに、ビット線／ＢＬ０は、参照電圧線（プリチャージ電圧ＶＰＲ）として機能する。
【００４４】
各センスアンプＳＡは、入力と出力とが互いに接続された一対のＣＭＯＳインバータで構成されている。各ＣＭＯＳインバータの入力（トランジスタのゲート）は、ビット線ＢＬ（または／ＢＬ）に接続されている。各ＣＭＯＳインバータは、図の横方向に並ぶｎＭＯＳトランジスタとｐＭＯＳトランジスタで構成される。各ＣＭＯＳインバータのｐＭＯＳトランジスタのソースは、センスアンプ活性化信号／ＳＥＮ０を受けている。各ＣＭＯＳインバータのｎＭＯＳトランジスタのソースは、センスアンプ活性化信号ＳＥＮ０を受けている。センスアンプ活性化信号／ＳＥＮ０は、センスアンプＳＡが動作するときに高レベル電圧に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。センスアンプ活性化信号ＳＥＮ０は、センスアンプＳＡが動作するときに低レベル電圧（例えば、接地電圧）に設定され、センスアンプＳＡが動作しないときに、プリチャージ電圧ＶＰＲに設定される。
【００４５】
各コラムスイッチＣＳＷは、ビット線ＢＬをデータ線ＤＴ（ＤＴ０、ＤＴ１、...）に接続するｎＭＯＳトランジスタと、ビット線／ＢＬをデータ線／ＤＴ（／ＤＴ０、／ＤＴ１、...）に接続するｎＭＯＳトランジスタとで構成されている。各ｎＭＯＳトランジスタのゲートは、コラムスイッチ信号ＣＬ（例えば、ＣＬ０１）を受けている。読み出し動作時に、センスアンプＳＡで増幅されたビット線ＢＬ、／ＢＬ上の読み出しデータ信号は、コラムスイッチＣＳＷを介してデータ線ＤＴ、／ＤＴに伝達される。書き込み動作時に、データ線ＤＴ、／ＤＴを介して供給される書き込みデータ信号は、ビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。データ線ＤＴ、／ＤＴは、図２に示したように、リードアンプＲＡおよびライトアンプＷＡに接続されている。
【００４６】
各プリチャージ回路ＰＲＥは、相補のビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲにそれぞれ接続するための一対のｎＭＯＳトランジスタと、ビット線ＢＬ、／ＢＬを互いに接続するためのｎＭＯＳトランジスタとで構成されている。プリチャージ回路ＰＲＥのｎＭＯＳトランジスタのゲートは、メモリブロックＭＢＬＫ０−３毎に生成されるプリチャージ制御信号ＢＲＳ（ＢＲＳ０）を受けている。プリチャージ回路ＰＲＥは、高論理レベルのプリチャージ制御信号ＢＲＳを受けている間、ビット線ＢＬ、／ＢＬにプリチャージ電圧ＶＰＲを供給するとともにビット線ＢＬ、／ＢＬの電圧をイコライズする。
【００４７】
図４は、図１のパリティメモリコアＰＣＯＲＥの詳細を示している。遅延回路ＤＬＹ１は、例えば、抵抗Ｒ１および容量Ｃ１を含み、各信号線に接続された時定数回路ＴＣを有している。時定数回路ＴＣは、インバータ対で構成される２つのバッファ回路ＢＵＦの間に配置されている。なお、遅延回路ＤＬＹ１は、図４の回路に限らない。例えば、バッファ回路ＢＵＦを構成するインバータの電源端子を抵抗素子を介して電源線に接続してもよい。あるいは、インバータを構成するトランジスタのオン抵抗を高く設定してもよい。
【００４８】
遅延回路ＤＬＹ１は、ワード線ＷＬ０−２５５に伝達されるワード線信号を遅延させ、遅延ワード線信号として、パリティワード線ＰＷＬ０−２５５に出力する。遅延回路ＤＬＹ１は、センスアンプ活性化信号ＳＥＮ０−３、／ＳＥＮ０−３を遅延させ、パリティセンスアンプ活性化信号ＰＳＥＮ０−３、／ＰＳＥＮ０−３として出力し、コラム制御信号ＣＬ００−０３、ＣＬ１０−１３、ＣＬ２０−２３、ＣＬ３０−３３を遅延させ、パリティコラム制御信号ＰＣＬ００−０３、ＰＣＬ１０−１３、ＰＣＬ２０−２３、ＰＣＬ３０−３３として出力する。パリティコラム制御信号ＰＣＬ００−０３により、パリティメモリブロックＰＢＬＫ０の４つの領域（図の破線で区画される領域）のいずれが選択される。同様に、パリティコラム制御信号ＰＣＬ１０−１３（またはＰＣＬ２０−２３、ＰＣＬ３０−３３）により、パリティメモリブロックＰＢＬＫ１（またはＰＢＬＫ２、ＰＢＬＫ３）の４つの領域のいずれが選択される。各領域には、例えば、６組のビット線対ＢＬ、／ＢＬが配線されており、ワード線ＷＬの活性化により、領域毎に６ビットのデータ（パリティコードＰＣ）が出力または入力される。
【００４９】
後述する図６に示すように、パリティワード線信号ＰＷＬを生成する遅延回路ＤＬＹ１は、書き込みコマンドＷＲに応答してパリティワード線信号ＰＷＬ（第１パリティアクセス制御信号）を所定の期間活性化し、ワード線信号ＷＬ（第１レギュラーアクセス制御信号）が活性化された後、ワード線信号ＷＬの活性化中に、パリティワード線信号ＰＷＬを活性化するパリティアクセス制御回路として動作する。
【００５０】
パリティメモリブロックＰＢＬＫは、４つのパリティメモリブロックＰＢＬＫ０−３と、パリティメモリブロックＰＢＬＫ０−３にそれぞれ対応する４つのパリティセンスアンプのブロックＰＳＡ０−３および４つのパリティコラムスイッチのブロックＰＣＳＷ０−３とを有している。センスアンプＰＳＡ０−３およびメモリブロックＰＢＬＫ０−３は、コラムスイッチＰＣＳＷ０−３を介してパリティデータ線ＰＤＴ、／ＰＤＴに接続されている。なお、シェアードセンスアンプ方式がレギュラーメモリコアＲＣＯＲＥに採用されるときに、シェアードセンスアンプ方式は、パリティメモリコアＰＣＯＲＥにも採用される。
【００５１】
パリティメモリブロックＰＢＬＫ０は、パリティワード線ＰＷＬ０−６３に伝達される遅延ワード線信号を受けて動作する。同様に、パリティメモリブロックＰＢＬＫ１（またはＰＢＬＫ２、ＰＢＬＫ３）は、パリティワード線ＰＷＬ６４−１２７（またはＰＷＬ１２８−１９１、ＰＷＬ１９２−２５５）に伝達される遅延ワード線信号を受けて動作する。パリティセンスアンプＰＳＡ０は、遅延回路ＤＬＹ１を介して供給されるパリティセンスアンプ活性化信号ＰＳＥＮ０を受けて動作する。同様に、パリティセンスアンプＰＳＡ１（またはＰＳＡ２、ＰＳＡ３）は、遅延回路ＤＬＹ１を介して供給されるパリティセンスアンプ活性化信号ＰＳＥＮ１（またはＰＳＥＮ２、ＰＳＥＮ３）を受けて動作する。パリティコラムスイッチＰＣＳＷ０は、遅延回路ＤＬＹ１を介して供給されるパリティコラム制御信号ＰＣＬ００−０３を受けて動作する。同様に、パリティコラムスイッチＰＣＳＷ１（またはＰＣＳＷ２、ＰＣＳＷ３）は、遅延回路ＤＬＹ１を介して供給されるパリティコラム制御信号ＰＣＬ１０−１３（またはＰＣＬ２０−２３、ＰＣＬ３０−３３）を受けて動作する。
【００５２】
図５は、図１の半導体メモリＭＥＭが搭載されるシステムＳＹＳを示している。システムＳＹＳは、例えば、シリコン基板上に集積されたシステムインパッケージＳＩＰ（System In Package）を有している。システムＳＹＳは、例えば、携帯電話等の携帯機器である。
【００５３】
ＳＩＰは、図１に示したメモリＭＥＭと、フラッシュメモリＦＬＡＳＨ、フラッシュメモリＦＬＡＳＨのアクセスを制御するメモリコントローラＭＣＮＴと、メモリＭＥＭおよびフラッシュメモリＦＬＡＳＨをアクセスするＣＰＵ（コントローラ）を有している。フラッシュメモリＦＬＡＳＨは、携帯機器の機能を実現するためのプログラムおよび不揮発性の各種パラメータが格納される。メモリＭＥＭは、パワーオン時に、フラッシュメモリＦＬＡＳＨから転送されるプログラムを保持し、プログラムの実行中に扱われるワークデータ等を保持する。メモリＭＥＭに保持されたプログラムは、ＣＰＵにより実行される。
【００５４】
ＣＰＵ、メモリＭＥＭおよびメモリコントローラＭＣＮＴは、システムバスＳＢＵＳにより互いに接続されている。ＳＩＰは、外部バスを介してシステムコントローラＳＣＮＴに接続される。ＣＰＵは、メモリＭＥＭをアクセスするために、コマンド信号ＣＭＤ、アドレス信号ＡＤおよびデータ入力信号Ｄｉｎ（書き込みデータ信号）を出力し、メモリＭＥＭからデータ出力信号Ｄｏｕｔ（読み出しデータ信号）を受信する。ＳＩＰは、メモリシステムとして動作する。
【００５５】
図６は、図１に示したメモリＭＥＭの書き込み動作の例を示している。この例では、書き込みコマンドＷＲが連続して供給される。図中の太い矢印は、レギュラーデータがレギュラーメモリセルＭＣからレギュラービット線ＢＬ、／ＢＬに読み出されている期間、またはレギュラーデータがレギュラービット線ＢＬ、／ＢＬからレギュラーメモリセルＭＣに書き込まれている期間を示している。図中の太い破線の矢印は、パリティデータがパリティメモリセルＭＣからパリティビット線ＰＢＬ、／ＰＢＬに読み出されている期間、またはパリティデータがパリティビット線ＰＢＬ、／ＰＢＬからパリティメモリセルＭＣに書き込まれている期間を示している。すなわち、太い矢印は、書き込み動作期間（リード・モディファイ・ライトの実施期間）を示している。この例では、レギュラーメモリコアＲＣＯＲＥおよびおパリティメモリコアＰＣＯＲＥの書き込み動作期間の長さは、互いに等しい。パリティメモリコアＰＣＯＲＥの書き込み動作期間は、レギュラーメモリコアＲＣＯＲＥの書き込み動作期間に対して遅れており、かつメモリコアＲＣＯＲＥ、ＰＣＯＲＥの書き込み動作期間は、互いに重複している。
【００５６】
メモリＭＥＭは、クロック信号ＣＫの立ち上がりエッジに同期して書き込みコマンドＷＲおよび図示しないアドレス信号ＡＤ、書き込みデータ信号Ｄｉｎを受ける（図６（ａ）)。クロック信号ＣＫは、図５に示したＳＩＰ内で生成され、またはシステムコントローラＳＣＮＴから供給される。書き込みコマンドＷＲ、アドレス信号ＡＤおよび書き込みデータ信号Ｄｉｎは、例えば、図５に示したＣＰＵが出力する。書き込みコマンドＷＲは、低レベルのチップイネーブル信号／ＣＥ、低レベルのライトイネーブル信号／ＷＥおよび高レベルのアウトプットイネーブル信号／ＯＥにより認識される。
【００５７】
図１に示したアドレスバッファ／ラッチ１４は、アドレス信号ＡＤをクロック信号ＣＫの立ち上がりエッジに同期してラッチし、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する（図６（ｂ）)。動作制御回路２４は、書き込みコマンドＷＲを受けたクロック信号ＣＫの立ち上がりエッジに応答してワードイネーブル信号ＷＬＥを活性化する（図６（ｃ））。この後、ワードイネーブル信号ＷＬＥの活性化に応答して、センスアンプイネーブル信号ＳＥＮＥ、コラムイネーブル信号ＣＬＥ、リードイネーブル信号ＲＥＮＥ、ライトイネーブル信号ＷＥＮＥが順次に活性化される（図６（ｄ））。
【００５８】
レギュラーメモリコアＲＣＯＲＥでは、ロウアドレス信号ＲＡＤにより選択されたワード線ＷＬがワードイネーブル信号ＷＬＥに応答して高レベルに変化し、ワード線ＷＬに接続されたレギュラーメモリセルＭＣからビット線ＢＬ（または／ＢＬ）に読み出しデータ信号が出力される（図６（ｅ））。ブロックデコード信号ＸＢＬＫにより選択されるセンスアンプ活性化信号ＳＥＮは、センスアンプイネーブル信号ＳＥＮＥに応答して活性化される（図６（ｆ））。メモリブロックＭＢＬＫ０−３のいずれか対応するセンスアンプＳＡは、センスアンプ活性化信号ＳＥＮの活性化に同期して動作を開始し、ビット線対ＢＬ、／ＢＬ上の電圧差を増幅する（図６（ｇ））。
【００５９】
コラムデコード信号ＹＤＥＣにより選択されるコラム制御信号ＣＬは、コラムイネーブル信号ＣＬＥに応答して活性化される（図６（ｈ））。コラム制御信号ＣＬの活性化に同期して、対応するコラムスイッチＣＳＷがオンし、センスアンプＳＡで増幅された読み出しデータ信号が図示しないデータ線ＤＴ、／ＤＴに伝達される。リードイネーブル信号ＲＥＮは、リードイネーブル信号ＲＥＮＥの活性化に応答して活性化される（図６（ｉ））。リードアンプＲＡは、リードイネーブル信号ＲＥＮの活性化に同期して、データバスＤＢ、／ＤＢ上の読み出しデータ信号を増幅する（図６（ｊ））。
【００６０】
図１に示したリードパリティ生成回路ＲＰＧＥＮは、データバスＤＢ、／ＤＢに読み出された読み出しデータ信号のリードパリティコードＲＰＣ（図示せず）を生成する。リードパリティ生成回路ＲＰＧＥＮによるリードパリティコードＲＰＣの生成が開始された後、ワード線ＷＬの活性化から遅れてパリティワード線ＰＷＬが活性化される（図６（ｋ））。
【００６１】
ここで、レギュラーワード線信号ＷＬの活性化期間（高レベル期間）とパリティワード線信号ＰＷＬの活性化期間（高レベル期間）は、互いに等しく設定されている。レギュラーワード線信号ＷＬが活性化されてからパリティワード線信号ＰＷＬが活性化されるまでの期間Ｐ１は、書き込みコマンドＷＲが連続して供給されるときのレギュラーワード線信号ＷＬの非活性化期間Ｐ２より長く設定されている。期間Ｐ１は、遅延回路ＤＬＹ１の遅延時間に等しい。
【００６２】
さらに、期間Ｐ１とパリティワード線信号ＰＷＬの活性化期間との和は、書き込みコマンドＷＲが連続して供給されるときに連続して活性化されるレギュラーワード線信号ＷＬの活性化タイミング（立ち上がりエッジ）の間隔より長く設定されている。換言すれば、期間Ｐ１とパリティワード線信号ＰＷＬの活性化期間との和は、レギュラーワード線信号ＷＬの活性化期間と非活性化期間Ｐ２の和より長く設定されている。
【００６３】
パリティメモリコアＰＣＯＲＥでは、活性化されたパリティワード線ＰＷＬに接続されたパリティメモリセルＭＣからパリティビット線ＰＢＬ（または／ＰＢＬ）にパリティコードが出力される（図６（ｌ））。次に、パリティセンスアンプ活性化信号ＰＳＥＮ、パリティコラム制御信号ＰＣＬ、パリティリードイネーブル信号ＰＲＥＮ、パリティライトイネーブル信号ＰＷＥＮが、センスアンプ活性化信号ＳＥＮ、リードイネーブル信号ＲＥＮ、ライトイネーブル信号ＷＥＮより遅延回路ＤＬＹ１の遅延時間だけ遅れて順次に活性化される（図６（ｍ））。パリティメモリブロックＰＢＬＫ０−３のいずれか対応するパリティセンスアンプＰＳＡは、パリティセンスアンプ活性化信号ＰＳＥＮの活性化に同期して動作を開始し、パリティビット線対ＰＢＬ、／ＰＢＬ上の電圧差を増幅する（図６（ｎ））。
【００６４】
パリティコラム制御信号ＰＣＬの活性化に同期して対応するパリティコラムスイッチＰＣＳＷがオンし、パリティセンスアンプＰＳＡで増幅されたパリティコードが図示しないパリティデータ線ＰＤＴ、／ＰＤＴに伝達される。パリティリードアンプＰＲＡは、パリティリードイネーブル信号ＰＲＥＮの活性化に同期して、パリティデータバスＰＤＢ、／ＰＤＢ上のパリティコードＰＣの信号レベルを増幅する（図６（ｏ））。この後、特に図示してないが、リードパリティコードＲＰＣおよびパリティコードＰＣからシンドロームＳＹＮが生成され、エラービットＥＲＲＢが検出される。エラービットＥＲＲＢが存在するとき、読み出しデータ信号のエラーが訂正される。
【００６５】
図１に示したデータ選択回路ＤＴＳＥＬは、マスク信号ＭＡＳＫの論理に基づいて、訂正された読み出しデータ信号またはデータ入力端子Ｄｉｎに供給されるデータ入力信号（書き込みデータ信号）をデータグループ毎に選択し、データバスＤＢ、／ＤＢに出力する。データバスＤＢ、／ＤＢに供給されたデータ信号（書き込みデータ信号）は、ライトイネーブル信号ＷＥＮＥの活性化に同期してライトアンプＷＡおよびビット線対ＢＬ、／ＢＬを介してレギュラーメモリセルＭＣに書き込まれる（図６（ｐ））。
【００６６】
書き込みデータ信号のレギュラーメモリセルＭＣへの書き込みが開始された後、ライトパリティ生成回路ＷＰＧＥＮは、データラッチＤＴＬＴを介して受ける書き込みデータ信号の新たなパリティコードＰＣを生成する。新たなパリティコードＰＣは、パリティライトイネーブル信号ＰＷＥＮの活性化に同期して、パリティライトアンプＰＷＡおよびパリティビット線対ＰＢＬ、／ＰＢＬを介してパリティメモリセルＭＣに書き込まれる（図６（ｑ））。新たなパリティコードＰＣのパリティメモリセルＭＣへの書き込み中に、コラム制御信号ＣＬ、ワード線ＷＬ、リードイネーブル信号ＲＥＮ、ライトイネーブル信号ＷＥＮ、センスアンプ活性化信号ＳＥＮが順次に非活性化される（図６（ｒ））。そして、ビット線対ＢＬ、／ＢＬがプリチャージされ、レギュラーメモリコアＲＣＯＲＥの書き込み動作が完了する（図６（ｓ））。
【００６７】
次に、パリティメモリコアＰＣＯＲＥの書き込み動作が完了する前に、２番目の書き込みコマンドＷＲに応答してワード線ＷＬが活性化され、上述と同様にレギュラーメモリコアＲＣＯＲＥの２番目の書き込み動作が開始される（図６（ｔ））。具体的には、新たなパリティコードＰＣがパリティビット線ＰＢＬ、／ＰＢＬを介してパリティメモリセルＭＣに書き込まれている間に、次の書き込みコマンドＷＲに応答してレギュラーメモリセルＭＣからレギュラービット線ＢＬ、／ＢＬにレギュラーデータが読み出される。換言すれば、パリティワード線ＰＷＬが非活性化される前に、次の書き込みコマンドＷＲに応答してレギュラーワード線ＷＬが活性化される。
【００６８】
パリティコラム制御信号ＰＣＬ、パリティリードイネーブル信号ＰＲＥＮ、パリティライトイネーブル信号ＰＷＥＮ、パリティワード線ＰＷＬ、パリティセンスアンプ活性化信号ＰＳＥＮは、レギュラーメモリコアＲＣＯＲＥの２番目の書き込み動作が開始された後に順次に非活性化される（図６（ｕ））。この後、上述と同じ動作が繰り返される。
【００６９】
この実施形態の書き込み動作では、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの書き込み動作期間を、必要最小限に設定するために、書き込み動作期間を互いに重複し、かつパリティメモリコアＰＣＯＲＥの書き込み動作期間中に、レギュラーメモリコアＲＣＯＲＥの動作を開始する。これにより、メモリＭＥＭの書き込みサイクル時間（アクセスサイクル時間）を、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの実際の動作時間とほぼ等しくできる。すなわち、エラー訂正にリード・モディファイ・ライトが必要なメモリＭＥＭのアクセスサイクル時間を短縮できる。この例では、書き込みサイクル時間は、１クロックサイクルであり、書き込みコマンドＷＲの最小供給間隔である。この結果、メモリＭＥＭのデータ転送レートを向上でき、メモリＭＥＭを搭載するシステムＳＹＳの性能を向上できる。
【００７０】
図７は、図６に示した書き込み動作におけるエラー訂正動作の詳細を示している。この例では、図６に示した３つの書き込みコマンドＷＲに同期して、書き込みデータ信号Ｄｉｎ（Ｄ０、Ｄ１、Ｄ２）がメモリＭＥＭに供給される。図の下側に示した横長の四角形は、エラー訂正部ＥＣＣＵ内の各回路ＲＰＧＥＮ、ＣＯＭＰ、ＳＤＥＣ、ＥＲＲＣ、ＤＴＳＥＬおよびＷＰＧＥＮの動作期間を示している。
【００７１】
リードパリティ生成回路ＲＰＧＥＮは、データバスＤＢ、／ＤＢ上の相補の読み出しデータ信号ＲＤＴ（レギュラーデータ）のいずれかのビットが高レベル（無効レベル）から低レベル（有効レベル）に変化したときに、この変化に同期して動作を開始し、読み出しデータ信号ＲＤＴを用いてリードパリティコードＲＰＣ（相補のデータ）を生成する（図７（ａ））。リードパリティ生成回路ＲＰＧＥＮは、データバスＤＢ、／ＤＢ上の読み出しデータ信号ＲＤＴの低レベルへの変化を利用して、制御信号を受けることなく動作を開始する。
【００７２】
パリティメモリコアＰＣＯＲＥは、レギュラーメモリコアＲＣＯＲＥより遅れて動作を開始する。このため、リードパリティ生成回路ＲＰＧＥＮが動作を開始したときに、パリティリードアンプＲＰＡは動作していない。リードパリティ生成回路ＲＰＧＥＮは、データバスＤＢ、／ＤＢ上の読み出しデータ信号ＲＤＴが全て高レベルに変化したときに動作を停止し、リードパリティコードＲＰＣを高レベルに設定する（図７（ｂ））。
【００７３】
パリティリードアンプＰＲＡは、リードパリティ生成回路ＲＰＧＥＮからのリードパリティコードＲＰＣの出力開始とほぼ同時に動作を開始し、パリティメモリセルＭＣから相補のパリティデータバスＰＤＢ、／ＰＤＢに伝達されたパリティコードＰＣを差動増幅する。このように、パリティメモリコアＰＣＯＲＥは、レギュラーメモリコアＲＣＯＲＥに比べて、リードパリティ生成回路ＲＰＧＥＮによるリードパリティコードＲＰＣの生成時間だけ遅れて動作を開始する。換言すれば、図４に示した遅延回路ＤＬＹ１の遅延時間は、例えば、リードパリティ生成回路ＲＰＧＥＮによるリードパリティコードＲＰＣの生成時間に等しく設定されている。
【００７４】
比較回路ＣＯＭＰは、相補のリードパリティコードＲＰＣと、相補のパリティコードＰＣのいずれかのビットが高レベル（無効レベル）から低レベル（有効レベル）に変化したときに、この変化に同期して動作を開始し、リードパリティコードＲＰＣおよび相補のパリティコードＰＣを用いてシンドロームＳＹＮ（相補の信号）を生成する（図７（ｃ））。シンドロームＳＹＮは、読み出しデータ信号ＲＤＴに含まれるエラービットを示す情報を含んでいる。すなわち、比較回路ＣＯＭＰは、読み出しデータ信号ＲＤＴのエラーを検出する。比較回路ＣＯＭＰは、リードパリティコードＲＰＣおよびパリティコードＰＣが全て高レベルに変化したときに動作を停止し、シンドロームＳＹＮを高レベルに設定する（図７（ｄ））。
【００７５】
シンドロームデコーダＳＤＥＣは、相補のシンドロームＳＹＮのいずれかのビットが高レベル（無効レベル）から低レベル（有効レベル）に変化したときに、この変化に同期して動作を開始し、シンドロームＳＹＮを用いて相補のエラービット信号ＥＲＲＢを生成する（図７（ｅ））。シンドロームデコーダＳＤＥＣは、シンドロームＳＹＮが全て高レベルに変化したときに動作を停止し、エラービット信号ＥＲＲＢを高レベルに設定する（図７（ｆ））。
【００７６】
エラー訂正回路ＥＲＲＣは、データバスＤＢ、／ＤＢ上の相補の読み出しデータ信号ＲＤＴのいずれかのビットが高レベル（無効レベル）から低レベル（有効レベル）に変化したときに、この変化に同期して動作を開始する。このとき、エラービット信号ＥＲＲＢは高レベルのため、エラー訂正回路ＥＲＲＣは、エラーが訂正されていない読み出しデータ信号ＲＤＴを訂正読み出しデータ信号ＣＲＤＴとして出力する（図７（ｇ））。エラー訂正回路ＥＲＲＣは、相補のエラービット信号ＥＲＲＢのいずれかのビットが高レベル（無効レベル）から低レベル（有効レベル）に変化したときに、読み出しデータ信号ＲＤＴの対応するビットを反転し、訂正読み出しデータ信号ＣＲＤＴとして出力する（図７（ｈ））。すなわち、読み出しデータ信号ＲＤＴのエラーが訂正される。エラービット信号ＥＲＲＢが全て高レベルとき、読み出しデータ信号ＲＤＴにエラーはない。このとき、エラー訂正回路ＥＲＲＣは、図７（ｇ）で出力を開始した訂正読み出しデータ信号ＣＲＤＴの出力を維持する。エラー訂正回路ＥＲＲＣは、データバスＤＢ、／ＤＢおよびエラービット信号ＥＲＲＢのレベルが全て高レベルになったときに、訂正読み出しデータ信号ＣＲＤＴの出力を停止する（図７（ｉ））。
【００７７】
データ選択回路ＤＴＳＥＬは、書き込み制御信号ＷＲ１Ｚの高レベル期間に動作し、マスク信号ＭＡＳＫに応じて、データ入力信号ＩＤＡＴまたは訂正読み出しデータ信号ＣＲＤＴをデータグループ毎に選択し、選択した信号を相補の書き込みデータ信号ＷＤＴとしてデータバスＤＢ、／ＤＢに出力する（図７（ｊ））。データラッチＤＴＬＴは、ラッチ信号ＬＴの高レベル期間に書き込みデータ信号ＷＤＴを相補のラッチデータ信号ＬＴＤＴとして出力する（図７（ｋ））。ライトパリティ生成回路ＷＰＧＥＮは、ラッチデータ信号ＬＴＤＴのいずれかのビットが高レベル（無効レベル）から低レベル（有効レベル）に変化したときに、この変化に同期して動作を開始し、ラッチデータ信号ＬＴＤＴを用いてパリティコードＰＣを生成し、書き込みパリティコードＷＰＣとしてパリティデータバスＰＤＢに出力する（図７（ｌ））。
【００７８】
この後、パリティデータバスＤＢ、／ＤＢおよびパリティビット線ＰＢＬ、／ＰＢＬに書き込みデータ信号ＷＤＴが伝達され、パリティメモリコアＰＣＯＲＥの書き込み動作が実行されているときに、レギュラーメモリコアＲＣＯＲＥは、次の書き込みコマンドＷＲに応答して次の書き込み動作を開始する（図７（ｍ））。この後、上述と同じ動作が実行される。
【００７９】
図８は、図１に示したメモリＭＥＭの読み出し動作の例を示している。この例では、読み出しコマンドＲＤが連続して供給される。図６と同じ動作については、詳細な説明は省略する。クロック信号ＣＫの周期は図６と同じである。すなわち、読み出しサイクル時間は、図６の書き込みサイクル時間に等しい。図中の太い矢印は、レギュラーデータがレギュラーメモリセルＭＣからレギュラービット線ＢＬ、／ＢＬに読み出されている期間、またはレギュラーデータがレギュラービット線ＢＬ、／ＢＬからレギュラーメモリセルＭＣに書き込まれている期間を示している。図中の太い破線の矢印は、パリティデータがパリティメモリセルＭＣからパリティビット線ＰＢＬ、／ＰＢＬに読み出されている期間、またはパリティデータがパリティビット線ＰＢＬ、／ＰＢＬからパリティメモリセルＭＣに書き込まれている期間を示している。すなわち、太い矢印は、読み出し動作期間（リード・モディファイ・ライトの実施期間）を示している。
【００８０】
レギュラーメモリコアＲＣＯＲＥまたはパリティメモリコアＰＣＯＲＥの読み出し動作期間の長さは、互いに等しく、かつ図６に示した書き込み動作期間と等しい。パリティメモリコアＰＣＯＲＥの読み出し動作期間は、レギュラーメモリコアＲＣＯＲＥの読み出し動作期間に対して遅れており、かつメモリコアＲＣＯＲＥ、ＰＣＯＲＥの読み出し動作期間は、互いに重複している。読み出し動作では、データ選択回路ＤＴＳＥＬ、データラッチＤＴＬＴおよびライトパリティ生成回路ＷＰＧＥＮは動作せず、データ出力制御回路ＤＯＣＮＴが動作する。
【００８１】
メモリＭＥＭは、クロック信号ＣＫの立ち上がりエッジに同期して読み出しコマンドＲＤおよび図示しないアドレス信号ＡＤを受ける（図８（ａ）)。この後、パリティデータバスＰＤＢ、／ＰＤＢにパリティコードＰＣが読み出され、エラー訂正回路ＥＲＲＣにより読み出しデータ信号ＲＤＴのエラーが訂正されるまでの動作（図６（ｏ）までの動作）は、図６と同じである。読み出し動作では、動作制御回路２４は、ライトイネーブル信号ＷＥＮＥおよび図示しないラッチ信号ＬＴを低レベルＬに保持する（図８（ｂ）)。このため、ライトイネーブル信号ＷＥＮ、パリティライトイネーブル信号ＰＷＥＮも、低レベルに保持される（図８（ｃ、ｄ）)。
【００８２】
データ出力制御回路ＤＯＣＮＴは、読み出し制御信号ＲＤ１Ｚの高レベル期間に動作し、訂正読み出しデータ信号ＣＲＤＴをデータ出力信号ＯＤＡＴとして出力する（図示せず）。データ選択回路ＤＴＳＥＬが動作しないため、データバスＤＢ、／ＤＢ上のデータ信号およびパリティデータバスＰＤＢ、／ＰＤＢ上のデータ信号は、変化しない（図８（ｅ、ｆ））。そして、パリティメモリコアＰＣＯＲＥの読み出し動作が完了する前に、２番目の読み出しコマンドＲＤに応答してワード線ＷＬが活性化され、上述と同様にレギュラーメモリコアＲＣＯＲＥの２番目の読み出し動作が開始される（図８（ｇ））。最初の読み出しコマンドＲＤに応答する読み出し動作が完了する。
【００８３】
読み出し動作においても書き込み動作と同様に、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥは、動作期間を互いに重複し、かつ互いに異なるタイミングで動作する。さらに、パリティメモリコアＰＣＯＲＥの読み出し動作が完了する前に、次の読み出しコマンドＲＤに応答するレギュラーメモリコアＲＣＯＲＥの読み出し動作が開始される。具体的には、パリティワード線ＰＷＬが非活性化される前に、次の書き込みコマンドＷＲに応答してレギュラーワード線ＷＬが活性化される。
【００８４】
読み出し動作サイクルにおいても、レギュラーワード線信号ＷＬの活性化期間とパリティワード線信号ＰＷＬの活性化期間は、互いに等しく設定されている。レギュラーワード線信号ＷＬが活性化されてからパリティワード線信号ＰＷＬが活性化されるまでの期間Ｐ１は、読み出しコマンドＲＤが連続して供給されるときのレギュラーワード線信号ＷＬの非活性化期間Ｐ２より長く設定されている。さらに、期間Ｐ１とパリティワード線信号ＰＷＬの活性化期間との和は、読み出しコマンドＲＤが連続して供給されるときに連続して活性化されるレギュラーワード線信号ＷＬの活性化タイミングの間隔より長く設定されている。換言すれば、期間Ｐ１とパリティワード線信号ＰＷＬの活性化期間との和は、レギュラーワード線信号ＷＬの活性化期間と非活性化期間Ｐ２の和より長く設定されている。
【００８５】
これにより、メモリＭＥＭの読み出しサイクル時間（アクセスサイクル時間）を、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの実際の動作時間とほぼ等しくできる。この例では、読み出しサイクル時間は、１クロックサイクルであり、読み出しコマンドＲＤの最小供給間隔である。この結果、メモリＭＥＭのデータ転送レートを向上でき、メモリＭＥＭを搭載するシステムＳＹＳの性能を向上できる。
【００８６】
図９は、図８に示した読み出し動作におけるエラー訂正動作の詳細を示している。図７と同じ動作については、詳細な説明は省略する。この例では、図８に示した３つの読み出しコマンドＲＤに応答して、データ出力信号Ｄｏｕｔ（読み出しデータ信号ＲＤＴ０、ＲＤＴ１、...）がメモリＭＥＭから順次に出力される。図の下側に示した横長の四角形は、エラー訂正部ＥＣＣＵ内の各回路ＲＰＧＥＮ、ＣＯＭＰ、ＳＤＥＣ、ＥＲＲＣおよびＤＯＣＮＴの動作期間を示している。パリティ生成回路ＲＰＧＥＮ、比較回路ＣＯＭＰ、シンドロームデコーダＳＤＥＣおよびエラー訂正回路ＥＲＲＣの動作は、図６と同じである。データ選択回路ＤＴＳＥＬ、データラッチＤＴＬＴおよびライトパリティ生成回路ＷＰＧＥＮは動作しない。
【００８７】
データ出力制御回路ＤＯＣＮＴは、読み出し制御信号ＲＤ１Ｚの高レベル期間に動作し、エラー訂正回路ＥＲＲＣにより訂正された読み出しデータ信号ＲＤＴ０をデータ出力信号線ＯＤＡＴに出力する（図９（ａ））。データ出力バッファ２０は、データ出力信号線ＯＤＡＴに伝達された読み出しデータ信号ＲＤＴ０をデータ出力端子Ｄｏｕｔに出力する（図９（ｂ））。
【００８８】
図１０は、図１に示した半導体メモリＭＥＭが提案される前の半導体メモリの書き込み動作を示している。図中に括弧で示したクロック信号ＣＫ、ＩＣＫは、図６および図７のクロックサイクルを示している。図１０では、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥは、共通のワードイネーブル信号ＷＬＥ、センスアンプイネーブル信号ＳＥＮＥ、コラムイネーブル信号ＣＬＥ、リードイネーブル信号ＲＥＮＥおよびライトイネーブル信号ＷＥＮＥを順次に受けて、互いに同じタイミングで動作する。
【００８９】
パリティコードＰＣは、比較回路ＣＯＭＰの動作開始より時間Ｔ１だけ前にパリティデータバスＰＤＢ、／ＰＤＢに読み出される（図１０（ａ））。すなわち、パリティメモリコアＰＣＯＲＥは、図中に破線で示した図６のタイミングに比べて時間Ｔ１だけ早く動作を開始する。書き込みデータ信号ＷＤＴは、レギュラーメモリセルＭＣに書き込まれた後も、時間Ｔ２だけデータバスＤＢ、／ＤＢ上に保持される（図１０（ｂ））。すなわち、レギュラーメモリコアＲＣＯＲＥは、図中に破線で示した図６のタイミングに比べて時間Ｔ２だけ遅く動作を完了する。
【００９０】
図１０に示した例では、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥが同時に動作するため、書き込みサイクル時間（この例では、１クロックサイクル）は、図６に比べて長くなる。一般に、半導体メモリをアクセスするシステムの制御を簡易にするために、読み出しサイクル時間は、書き込みサイクル時間と同じ値に設定される。このため、読み出しサイクル時間も、図８および図９に比べて長くなる。この結果、半導体メモリのデータ転送レートは低下し、半導体メモリを搭載するシステムの性能は下がる。
【００９１】
以上、この実施形態では、メモリＭＥＭの書き込みサイクル時間を、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの実際の動作時間とほぼ等しくできる。パリティメモリセルがアクセスされている間に次の書き込みコマンドに応答するレギュラーメモリセルのアクセスを開始できるため、半導体メモリＭＥＭのアクセスサイクル時間を短縮できる。したがって、メモリＭＥＭのデータ転送レートを向上でき、メモリＭＥＭを搭載するシステムＳＹＳの性能を向上できる。
【００９２】
特に、エラー訂正にリード・モディファイ・ライトが必要な半導体メモリのアクセスサイクル時間を短縮できる。具体的には、データ入力端子に供給される書き込みデータ信号のレギュラーメモリセルＭＣへの書き込みを選択的にマスクする機能を有する半導体メモリにおいて、アクセスサイクル時間を短縮できる。
【００９３】
エラー訂正部ＥＣＣＵの各回路ＲＰＧＥＮ、ＷＰＧＥＮ、ＣＯＭＰ、ＳＤＥＣ、ＥＲＲＣは、相補の信号線のいずれかのビットレベルが有効レベルから無効レベルに変化することに同期して動作する。このため、エラー訂正部ＥＣＣＵの主要な回路の動作を、外部制御信号を用いることなく自動的に開始し、終了できる。したがって、エラー訂正部ＥＣＣＵの動作タイミングのロスを最小限にできる。エラー訂正動作の時間が短縮できるため、アクセスサイクル時間を短縮できる。
【００９４】
図１１は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、パリティメモリコアＰＣＯＲＥが図１および図４と相違している。また、半導体メモリＭＥＭは、遅延回路ＤＬＹ２（遅延素子）および動作制御回路２４Ｐを有している。その他の構成は、上述した実施形態と同じである。半導体メモリＭＥＭは、例えば、図５に示したように、システムＳＹＳに搭載される。
【００９５】
動作制御回路２４は、レギュラーメモリコアＲＣＯＲＥを動作するために専用に設けられている。動作制御回路２４Ｐは、パリティメモリコアＰＣＯＲＥを動作するために専用に設けられている。遅延回路ＤＬＹ２は、読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＲをそれぞれ遅延させて、パリティ読み出しコマンド信号ＰＲＤおよびパリティ書き込みコマンド信号ＰＷＲとして出力する。遅延回路ＤＬＹ２の遅延時間は、図４の遅延回路ＤＬＹ１の遅延時間に等しい。
【００９６】
動作制御回路２４Ｐは、動作制御回路２４と同じ回路構成である。動作制御回路２４Ｐは、パリティ読み出しコマンド信号ＰＲＤおよびパリティ書き込みコマンド信号ＰＷＲに応答してパリティメモリコアＰＣＯＲＥに読み出し動作および書き込み動作を実行させるためのパリティワードイネーブル信号ＰＷＬＥ、パリティセンスアンプイネーブル信号ＰＳＥＮＥ、パリティコラムイネーブル信号ＰＣＬＥ、パリティリードイネーブル信号ＰＲＥＮＥ、パリティライトイネーブル信号ＰＷＥＮＥおよび図示しないパリティプリチャージイネーブル信号を出力する。動作制御回路２４Ｐは、リフレッシュ動作を実行するときに、パリティワードイネーブル信号ＰＷＬＥ、パリティセンスアンプイネーブル信号ＰＳＥＮＥおよびパリティプリチャージイネーブル信号のみを出力する。動作制御回路２４Ｐから出力される信号ＰＷＬＥ、ＰＳＥＮＥ、ＰＣＬＥ、ＰＲＥＮＥ、ＰＷＥＮＥの役割は、動作制御回路２４から出力される信号ＷＬＥ、ＳＥＮＥ、ＣＬＥ、ＲＥＮＥ、ＷＥＮＥの役割と同じである。
【００９７】
パリティメモリコアＰＣＯＲＥは、図１の遅延回路ＤＬＹ１の代わりにパリティコア制御回路ＰＣＣＮＴを配置して構成されている。パリティメモリブロックＰＢＬＫ、パリティセンスアンプＰＳＡ、パリティコラムスイッチＰＣＳＷ、パリティリードアンプＰＲＡおよびパリティライトアンプＰＷＡは、図１と同じである。
【００９８】
パリティコア制御回路ＰＣＣＮＴは、パリティ読み出しコマンド信号ＰＲＤおよびパリティ書き込みコマンド信号ＰＷＲに応答して生成されるパリティアクセス制御信号ＰＷＬＥ、ＳＥＮＥ、ＣＬＥおよび図示しないパリティプリチャージイネーブル信号と、アドレス信号ＲＡＤ、ＣＡＤを受け、アドレス信号ＲＡＤ、ＣＡＤに応じたパリティワード線信号ＰＷＬ、パリティセンスアンプ活性化信号ＰＳＥＮ、パリティコラム制御信号ＰＣＬおよびパリティプリチャージ制御信号を出力する。また、パリティコア制御回路ＰＣＣＮＴは、パリティ読み出しコマンド信号ＰＲＤに応答して生成される制御信号ＰＲＥＮＥに応答してパリティリードアンプ活性化信号ＰＲＥＮを出力し、パリティ書き込みコマンド信号ＰＷＲに応答して生成される制御信号ＰＷＥＮＥに応答してパリティライトアンプ活性化信号ＰＷＥＮを出力する。すなわち、パリティコア制御回路ＰＣＣＮＴは、パリティアクセス制御信号を生成するパリティ信号生成回路として動作する。
【００９９】
図１２は、図１１のパリティメモリコアＰＣＯＲＥの詳細を示している。パリティコア制御回路ＰＣＣＮＴは、パリティアドレスラッチ回路ＰＡＬＴ、パリティロウデコーダＰＲＤＥＣ、パリティコラムデコーダＰＣＤＥＣおよびパリティブロック制御回路ＰＢＣＮＴを有している。パリティアドレスラッチ回路ＰＡＬＴは、ロウアドレス信号ＲＡＤをラッチし、ラッチロウアドレス信号ＰＬＲＡＤとしてロウデコーダＲＤＥＣに出力する。さらに、パリティアドレスラッチ回路ＰＡＬＴは、コラムアドレス信号ＣＡＤをラッチし、ラッチコラムアドレス信号ＰＬＣＡＤとしてリティコラムデコーダＰＣＤＥＣに出力する。
【０１００】
パリティロウデコーダＰＲＤＥＣは、図２のロウデコーダＲＤＥＣと同じ回路である。パリティロウデコーダＰＲＤＥＣは、パリティワードイネーブル信号ＰＷＬＥおよびラッチロウアドレス信号ＰＬＲＡＤを受けて動作し、パリティワード線信号ＰＷＬ０−２５５およびブロックデコード信号ＰＸＢＬＫ（ＰＸＢＬＫ０−３）を出力する。パリティコラムデコーダＰＣＤＥＣは、ラッチコラムアドレス信号ＰＬＣＡＤをデコードし、コラムデコード信号ＰＹＤＥＣとして出力する。
【０１０１】
パリティブロック制御回路ＰＢＣＮＴは、図２のブロック制御回路ＢＣＮＴと同じ回路である。パリティブロック制御回路ＰＢＣＮＴは、パリティセンスアンプイネーブル信号ＰＳＥＮＥ、パリティコラムイネーブル信号ＰＣＬＥ、パリティリードイネーブル信号ＰＲＥＮＥ、パリティライトイネーブル信号ＰＷＥＮＥ、ブロックデコード信号ＰＸＢＬＫ（ＸＢＬＫ０−３）およびコラムデコード信号ＰＹＤＥＣを受けて動作し、パリティセンスアンプ活性化信号ＰＳＥＮ０−３、／ＰＳＥＮ０−３、パリティコラム制御信号ＰＣＬ００−０３、ＰＣＬ１０−１３、ＰＣＬ２０−２３、ＰＣＬ３０−３３、パリティリードアンプ活性信号ＰＲＥＮおよびパリティライトアンプ活性化信号ＰＷＥＮを出力する。
【０１０２】
図１３は、図１１に示した半導体メモリＭＥＭの書き込み動作の例を示している。図６と同じ動作については、詳細な説明は省略する。クロック信号ＣＫの周期は図６と同じである。図中の太い矢印は、図６と同様にレギュラーメモリコアＲＣＯＲＥまたはパリティメモリコアＰＣＯＲＥの書き込み動作期間を示している。レギュラーメモリコアＲＣＯＲＥまたはパリティメモリコアＰＣＯＲＥの書き込み動作期間の長さは、互いに等しい。パリティメモリコアＰＣＯＲＥの書き込み動作期間は、レギュラーメモリコアＲＣＯＲＥの書き込み動作期間に対して遅れており、かつメモリコアＲＣＯＲＥ、ＰＣＯＲＥの書き込み動作期間は、互いに重複している。
【０１０３】
この実施形態では、レギュラーメモリコアＲＣＯＲＥは、動作制御回路２４の制御により動作する。パリティメモリコアＰＣＯＲＥは、動作制御回路２４より遅延回路ＤＬＹ２の遅延時間だけ遅れて動作する動作制御回路２４Ｐの制御により動作する。パリティワードイネーブル信号ＰＷＬＥ、パリティセンスアンプイネーブル信号ＰＳＥＮＥ、パリティコラムイネーブル信号ＰＣＬＥ、パリティリードイネーブル信号ＰＲＥＮＥ、パリティライトイネーブル信号ＰＷＥＮＥは、ワードイネーブル信号ＷＬＥ、センスアンプイネーブル信号ＳＥＮＥ、コラムイネーブル信号ＣＬＥ、リードイネーブル信号ＲＥＮＥ、ライトイネーブル信号ＷＥＮＥより遅延回路ＤＬＹ２の遅延時間だけそれぞれ遅れて出力される。
【０１０４】
レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの動作タイミングは、図６と同じである。読み出し動作の波形は、パリティライトイネーブル信号ＰＷＥＮＥが活性化されず、エラー訂正部ＥＣＣＵにより生成された訂正読み出しデータ信号ＣＲＤＴおよび新たなパリティコードＰＣがメモリコアＣＯＲＥに書き込まれないことを除き、図１３と同じである。読み出しサイクル時間は、書き込みサイクル時間に等しい。以上、第この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１０５】
図１４は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、例えば、図５に示したように、システムＳＹＳに搭載される。この実施形態の半導体メモリＭＥＭは、図１の半導体メモリＭＥＭからデータマスク端子ＤＭおよびデータマスクバッファ／ラッチ１６を削除して構成されている。レギュラーデータバスＤＢ、／ＤＢは、２５６本の信号線（図１の４倍）で構成され、パリティデータバスＰＤＢ、／ＰＤＢは、１６本の信号線で構成される。すなわち、１回の読み出しコマンドＲＤに応答する読み出し動作で、１２８ビットのレギュラーデータがレギュラーメモリコアＲＣＯＲＥから読み出され、８ビットのパリティコードＰＣがパリティメモリコアＰＣＯＲＥから読み出される。１回の書き込みコマンドＷＲに応答する書き込み動作で、１２８ビットのレギュラーデータがレギュラーメモリコアＲＣＯＲＥに書き込まれ、８ビットのパリティコードＰＣがパリティメモリコアＰＣＯＲＥに書き込まれる。エラー訂正部ＥＣＣＵに供給されるデータ信号のビット数が図１に比べて増えるため、パリティコードＲＰＣのビット数は相対的に減る。メモリコアＲＣＯＲＥ、ＰＣＯＲＥおよびエラー訂正部ＥＣＣＵを除く構成は、上述した実施形態と同じである。
【０１０６】
例えば、エラー訂正部ＥＣＣＵ内の相補のデータ信号線ＬＴＤＣ、ＥＲＲＢ、ＣＲＤＴは、それぞれ２５６本の信号線で構成される。相補のパリティデータ線ＲＰＣは、１６本の信号線で構成される。エラー訂正部ＥＣＣＵの機能は、扱うデータ信号のビット数が異なること、データ選択回路ＤＴＳＥＬが異なること、およびデータ出力制御回路ＤＯＣＮＴが異なることを除き、上述した実施形態と同じである。
【０１０７】
データ選択回路ＤＴＳＥＬは、書き込み制御信号ＷＲ１Ｚの高レベル期間に動作し、コラムアドレス信号ＣＡＤ０−１に応じて、１２８ビットの訂正読み出しデータ信号ＣＲＤＴ０−１２７（２５６ビットの相補の訂正読み出しデータ信号ＣＲＤＴ）のいずれか３２ビット（６４ビットの相補の訂正読み出しデータ信号ＣＲＤＴ）を、データ入力バッファ／ラッチ１８から供給される３２ビットのデータ入力信号ＩＤＡＴ（６４ビットの相補のデータ入力信号ＩＤＡＴ）に置き換える。例えば、コラムアドレス信号ＣＡＤ０−１が”００”を示すときに、訂正読み出しデータ信号ＣＲＤＴ０−３１がデータ入力信号ＩＤＡＴに置き換えられ、コラムアドレス信号ＣＡＤ０−１が”１０”を示すときに、訂正読み出しデータ信号ＣＲＤＴ６４−９５がデータ入力信号ＩＤＡＴに置き換えられる。データ選択回路ＤＴＳＥＬは、一部のデータが置き換えられた相補の訂正読み出しデータ信号ＣＲＤＴをデータバスＤＢ、／ＤＢに出力する。この実施形態では、書き込み動作において、パリティコードＰＣを生成するためのレギュラーデータのビット数（１２８ビット）は、書き込みデータのビット数（３２ビット）より多い。このため、リード・モディファイ・ライトが必要である。
【０１０８】
データ出力制御回路ＤＯＣＮＴは、読み出し制御信号ＲＤ１Ｚの高レベル期間に動作し、コラムアドレス信号ＣＡＤ０−１に応じて、１２８ビットの訂正読み出しデータ信号ＣＲＤＴのうち３２ビットを選択し、選択したデータ信号を３２ビットのデータ出力信号ＯＤＡＴ（６４ビットの相補のデータ出力信号ＯＤＡＴ）として出力する。
【０１０９】
図１５は、図１４のレギュラーメモリコアＲＣＯＲＥの詳細を示している。図２と同じ構成については、詳細な説明を省略する。レギュラーメモリコアＲＣＯＲＥは、図２のレギュラーメモリコアＲＣＯＲＥからコラムアドレス信号ＣＡＤのアドレスラッチ回路ＡＬＴおよびコラムデコーダＣＤＥＣを削除して構成されている。ブロック制御回路ＢＣＮＴは、ブロックデコード信号ＸＢＬＫ（ＸＢＬＫ０−３）に応じてコラム制御信号ＣＬ（ＣＬ０−３）のいずれかを選択し、選択したコラム制御信号ＣＬをコラムイネーブル信号ＣＬＥに応答して活性化する。ブロック制御回路ＢＣＮＴのその他の機能は、図２のブロック制御回路ＢＣＮＴと同じである。ロウデコーダＲＤＥＣは、図２のロウデコーダＲＤＥＣと同じである。
【０１１０】
レギュラーメモリブロックＭＢＬＫ０−３は、２５６個の相補のコラムスイッチＣＳＷがコラム制御信号ＣＬに応答して同時にオンすることを除き、図２のメモリブロックＭＢＬＫ０−３と同じである。センスアンプＳＡ０−３およびメモリブロックＭＢＬＫ０−３は、コラムスイッチＣＳＷを介して１２８組の相補のデータ線ＤＴ、／ＤＴに接続されている。例えば、リードアンプＲＡは１２８個あり、ライトアンプＷＡは１２８個ある。リードアンプＲＡは、リードアンプ活性化信号ＲＥＮに同期して同時に動作する。ライトアンプＷＡは、ライトアンプ活性化信号ＷＥＮに同期して同時に動作する。センスアンプＳＡ０−３の構成および動作は、上述した実施形態と同じである。
【０１１１】
図１６は、図１４のパリティメモリコアＰＣＯＲＥの詳細を示している。図４と同じ構成については、詳細な説明を省略する。この実施形態では、コラム制御信号ＣＬ０−４の数が図４より少ない、このため、遅延回路ＤＬＹ１に形成される時定数回路ＴＣおよびバッファ回路ＢＵＦの数は、図４に比べて少ない。
【０１１２】
パリティメモリブロックＰＢＬＫ０−３は、１本のパリティワード線ＷＬに８個のパリティメモリセルＭＣ（図示せず）が接続されている。１６個の相補のパリティコラムスイッチＰＣＳＷが、パリティコラム制御信号ＰＣＬ（ＰＣＬ０−３のいずれか）に応答して同時にオンする。パリティセンスアンプＰＳＡ０−３およびパリティメモリブロックＰＢＬＫ０−３は、パリティコラムスイッチＰＣＳＷを介して８組の相補のパリティデータ線ＰＤＴ、／ＰＤＴに接続されている。例えば、パリティセンスアンプＰＳＡは、各領域に８個ある。パリティリードアンプＲＡは８個あり、パリティライトアンプＰＷＡは８個ある。パリティリードアンプＲＡは、パリティリードアンプ活性化信号ＰＲＥＮに同期して同時に動作する。パリティライトアンプＰＷＡは、パリティライトアンプ活性化信号ＰＷＥＮに同期して同時に動作する。
【０１１３】
この実施形態においても、上述した実施形態と同様の効果を得ることができる。特に、この実施形態では、パリティコードＰＣを生成するためのレギュラーデータのビット数（１２８ビット）が、データ入力端子Ｄｉｎを介して供給される書き込みデータのビット数（３２ビット）より多い半導体メモリＭＥＭにおいて、アクセスサイクル時間を短縮できる。
【０１１４】
図１７は、別の実施形態を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリＭＥＭは、例えば、図５に示したように、システムＳＹＳに搭載される。この実施形態の半導体メモリＭＥＭは、図１１の半導体メモリＭＥＭからデータマスク端子ＤＭおよびデータマスクバッファ／ラッチ１６を削除して構成されている。レギュラーデータバスＤＢ、／ＤＢは、２５６本の信号線で構成され、パリティデータバスＰＤＢ、／ＰＤＢは、１６本の信号線で構成される。すなわち、１回の読み出しコマンドＲＤに応答する読み出し動作で、１２８ビットのレギュラーデータがレギュラーメモリコアＲＣＯＲＥから読み出され、８ビットのパリティコードＰＣがパリティメモリコアＰＣＯＲＥから読み出される。１回の書き込みコマンドＷＲに応答する書き込み動作で、１２８ビットのレギュラーデータがレギュラーメモリコアＲＣＯＲＥに書き込まれ、８ビットのパリティコードＰＣがパリティメモリコアＰＣＯＲＥに書き込まれる。エラー訂正部ＥＣＣＵは、図１４のエラー訂正部ＥＣＣＵと同じである。メモリコアＲＣＯＲＥ、ＰＣＯＲＥおよびエラー訂正部ＥＣＣＵを除く構成は、上述した実施形態と同じである。
【０１１５】
図１８は、図１７のパリティメモリコアＰＣＯＲＥの詳細を示している。図１２と同じ構成については、詳細な説明を省略する。パリティメモリコアＰＣＯＲＥは、図１２のパリティメモリコアＰＣＯＲＥからコラムアドレス信号ＣＡＤのアドレスラッチ回路ＡＬＴおよびコラムデコーダＣＤＥＣを削除して構成されている。パリティブロック制御回路ＰＢＣＮＴは、ブロックデコード信号ＰＸＢＬＫに応じてパリティコラム制御信号ＰＣＬ（ＰＣＬ０−３）のいずれかを選択し、選択したパリティコラム制御信号ＰＣＬをパリティコラムイネーブル信号ＰＣＬＥに応答して活性化する。パリティブロック制御回路ＰＢＣＮＴのその他の機能は、図１２のパリティブロック制御回路ＰＢＣＮＴと同じである。ロウデコーダＰＲＤＥＣは、図１２のロウデコーダＲＤＥＣと同じである。パリティメモリブロックＰＢＬＫ０−３は、図１６のパリティメモリブロックＰＢＬＫ０−３と同じである。
【０１１６】
この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、この実施形態では、パリティコードＰＣを生成するためのレギュラーデータのビット数（１２８ビット）が、データ入力端子Ｄｉｎを介して供給される書き込みデータのビット数（３２ビット）より多い半導体メモリＭＥＭにおいて、アクセスサイクル時間を短縮できる。
【０１１７】
なお、上述した実施形態は、擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例を述べた。しかし、例えば、上述した実施形態は、ＳＤＲＡＭタイプのＦＣＲＡＭ、ＳＤＲＡＭ、ＳＳＲＡＭまたは強誘電体メモリ等の半導体メモリに適用してもよい。上述した実施形態は、クロック非同期式の半導体メモリに適用してもよい。
【０１１８】
上述した実施形態は、時定数回路ＴＣと２つのバッファ回路ＢＵＦで遅延回路ＤＬＹ１を構成する例を述べた。しかし、配線抵抗を利用した遅延素子により遅延回路ＤＬＹ１を構成してもよい。例えば、遅延素子は、メモリＭＥＭの半導体基板上に形成される拡散層領域を用いた拡散抵抗により構成される。拡散層領域は、トランジスタのソース領域およびドレイン領域を形成する領域である。ソース領域およびドレイン領域とともに拡散抵抗を形成できるため、製造工程を増やす必要はない。
【０１１９】
上述した実施形態は、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの書き込み動作期間の長さを、互いに等しくする例を述べた。しかし、レギュラーメモリコアＲＣＯＲＥおよびパリティメモリコアＰＣＯＲＥの書き込み動作期間の長さを、互いに相違させてもよい。例えば、パリティメモリセルＭＣの数が少なく、パリティワード線ＰＷＬの長さが短いパリティメモリコアＰＣＯＲＥの書き込み動作時間を、レギュラーメモリコアＲＣＯＲＥの書き込み動作時間より短くしてもよい。これにより、リード・モディファイ・ライト期間をさらに短縮でき、半導体メモリＭＥＭのアクセスサイクル時間をさらに短縮できる。
【０１２０】
上述した実施形態は、書き込みコマンドＷＲまたは読み出しコマンドＲＤが連続して半導体メモリＭＥＭに供給される例を述べた。しかし、書き込みサイクル時間および読み出しサイクル時間は互いに同じため、書き込みコマンドＷＲおよび読み出しコマンドＲＤが半導体メモリＭＥＭにランダムに供給されても上述の効果を得ることができる。具体的には、図６および図１３において、２番目のクロックサイクルに読み出しコマンドＲＤが供給されてもよい。図８において、２番目のクロックサイクルに書き込みコマンドＷＲが供給されてもよい。
【０１２１】
図１から図１８に述べた実施形態に関して、さらに以下の付記を開示する。
（付記１）
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記アクセス制御回路は、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を所定の期間活性化し、前記書き込みコマンドが連続して供給されるときに、前記パリティアクセス制御信号のうち第１パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記レギュラーアクセス制御信号のうち前記第１パリティアクセス制御信号に対応する第１レギュラーアクセス制御信号を活性化するレギュラーアクセス制御回路と、
前記書き込みコマンドに応答して前記パリティアクセス制御信号を所定の期間活性化し、前記第１レギュラーアクセス制御信号が活性化された後、前記第１レギュラーアクセス制御信号の活性化中に、第１パリティアクセス制御信号を活性化するパリティアクセス制御回路とを備えていることを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間と前記第１パリティアクセス制御信号の活性化期間との和は、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第１レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定されていることを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
前記第１レギュラーアクセス制御信号の活性化期間と前記第１パリティアクセス制御信号の活性化期間は、互いに等しく設定され、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間は、前記書き込みコマンドが連続して供給されるときの前記第１レギュラーアクセス制御信号の非活性化期間より長く設定されていることを特徴とする半導体メモリ。
（付記５）
付記２ないし付記４のいずれか１項記載の半導体メモリにおいて、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
前記パリティメモリセルに接続されたパリティワード線とを備え、
前記第１レギュラーアクセス制御信号は、前記レギュラーワード線を活性化するレギュラーワード線信号であり、
前記第１パリティアクセス制御信号は、前記パリティワード線を活性化するパリティワード線信号であることを特徴とする半導体メモリ。
（付記６）
付記２ないし付記４のいずれか１項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記レギュラーアクセス制御信号を受け、受けたレギュラーアクセス制御信号を遅延させて前記パリティアクセス制御信号を生成する遅延素子を備えていることを特徴とする半導体メモリ。
（付記７）
付記２ないし付記４のいずれか１項記載の半導体メモリにおいて、
前記レギュラーアクセス制御回路は、前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成するレギュラー信号生成回路を備え、
前記パリティアクセス制御回路は、前記書き込みコマンドを受け、受けた書き込みコマンドを遅延させてパリティ書き込みコマンドを生成する遅延素子と、前記パリティ書き込みコマンドに応答して前記パリティアクセス制御信号を生成するパリティ信号生成回路とを備えていることを特徴とする半導体メモリ。
（付記８）
付記１記載の半導体メモリにおいて、
複数のデータグループを前記書き込みデータとして受けるデータ入力バッファと、
前記レギュラーメモリセルへの書き込みを禁止する前記データグループを示すマスク信号を受けるデータマスクバッファとを備え、
前記エラー訂正部は、前記訂正されたレギュラーデータの少なくとも一部を、前記マスク信号により書き込みが禁止されるデータグループを除くデータグループの書き込みデータに置き換えるデータ選択回路を備えていることを特徴とする半導体メモリ。
（付記９）
付記１記載の半導体メモリにおいて、
前記レギュラーデータ制御回路および前記エラー訂正部の間でレギュラーデータを伝達する相補のレギュラーデータバスと、
前記パリティデータ制御回路および前記エラー訂正部の間でパリティデータを伝達する相補のパリティデータバスとを備え、
前記エラー訂正部は、
前記レギュラーデータバス上のレギュラーデータのいずれかのビットが無効レベルから有効レベルに変化したときに、この変化に同期してレギュラーデータから相補のリードパリティデータを生成するリードパリティ生成回路と、
リードパリティデータおよび前記パリティデータバス上のパリティデータのいずれかのビットが無効レベルから有効レベルに変化したときに、この変化に同期してリードパリティデータおよびパリティデータからレギュラーデータのエラーを検出する比較回路と、
前記比較回路によるエラーの検出結果に基づいて前記レギュラーデータのエラーを訂正するエラー訂正回路と、
訂正されたレギュラーデータの一部を外部からの書き込みデータに書き換えるデータ選択回路と、
前記データ選択回路により選択されたレギュラーデータからパリティデータを生成するライトパリティ生成回路とを備えていることを特徴とする半導体メモリ。
（付記１０）
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、レギュラーデータのパリティデータを保持するパリティメモリセルと、前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、レギュラーデータのエラーを訂正するエラー訂正部とを備えた半導体メモリの動作方法であって、
書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、
訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成し、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、
前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、
前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。
（付記１１）
付記１０記載の半導体メモリの動作方法において、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号および前記パリティアクセス制御信号をそれぞれ所定の期間活性化し、
前記レギュラーアクセス制御信号のうち前記第１パリティアクセス制御信号が活性化された後、前記第１レギュラーアクセス制御信号の活性化中に、前記パリティアクセス制御信号のうち第１パリティアクセス制御信号を活性化し、
前記書き込みコマンドが連続して供給されるときに、前記第１パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記第１パリティアクセス制御信号に対応する第１レギュラーアクセス制御信号を活性化することを特徴とする半導体メモリの動作方法。
（付記１２）
付記１１記載の半導体メモリの動作方法において、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間と前記第１パリティアクセス制御信号の活性化期間との和を、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第１レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定することを特徴とする半導体メモリの動作方法。
（付記１３）
付記１１記載の半導体メモリの動作方法において、
前記第１レギュラーアクセス制御信号の活性化期間と前記第１パリティアクセス制御信号の活性化期間を、互いに等しく設定し、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間を、前記書き込みコマンドが連続して供給されるときの前記第１レギュラーアクセス制御信号の非活性化期間より長く設定することを特徴とする半導体メモリの動作方法。
（付記１４）
付記１１ないし付記１３のいずれか１項記載の半導体メモリの動作方法において、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成し、
前記レギュラーアクセス制御信号を受け、受けたレギュラーアクセス制御信号を遅延させて前記パリティアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。
（付記１５）
付記１１ないし付記１３のいずれか１項記載の半導体メモリの動作方法において、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を生成し、
前記書き込みコマンドを受け、受けた書き込みコマンドを遅延させてパリティ書き込みコマンドを生成し、
前記パリティ書き込みコマンドに応答して前記パリティアクセス制御信号を生成することを特徴とする半導体メモリの動作方法。
（付記１６）
半導体メモリと、前記半導体メモリのアクセスを制御するコントローラとを備えたシステムであって、
前記半導体メモリは、
外部から書き込まれるレギュラーデータを保持する複数のレギュラーメモリセルと、
前記レギュラーメモリセルにレギュラーデータを入力または出力するレギュラーデータ制御回路と、
レギュラーデータのパリティデータを保持するパリティメモリセルと、
前記パリティメモリセルにパリティデータを入力または出力するパリティデータ制御回路と、
前記レギュラーデータ制御回路および前記パリティデータ制御回路に接続され、書き込み動作時に、前記レギュラーメモリセルから読み出されるレギュラーデータおよび前記パリティメモリセルから読み出されるパリティデータを用いて前記レギュラーメモリセルから読み出されたレギュラーデータのエラーを検出、訂正し、訂正されたレギュラーデータの一部を外部からの書き込みデータに置き換え、置き換えられたレギュラーデータから前記パリティメモリセルに書き込むためのパリティデータを生成するエラー訂正部と、
書き込みコマンドが連続して供給されるときに、前記レギュラーメモリセルからレギュラーデータを読み出し、かつ前記レギュラーメモリセルにレギュラーデータを書き込むために、前記レギュラーメモリセルおよび前記レギュラーデータ制御回路を制御するレギュラーアクセス制御信号を生成し、前記レギュラーメモリセルからのレギュラーデータの読み出しが開始された後、レギュラーデータの読み出し中に、前記パリティメモリセルからのパリティデータの読み出しを開始するために、前記パリティメモリセルおよび前記パリティデータ制御回路を制御するパリティアクセス制御信号を生成し、前記パリティメモリセルに書き込むパリティデータが前記パリティメモリセルに供給されている間に、次の書き込みコマンドに応答して前記レギュラーメモリセルからレギュラーデータを読み出すために前記レギュラーアクセス制御信号を生成するアクセス制御回路とを備えていることを特徴とするシステム。
（付記１７）
付記１６記載のシステムにおいて、
前記アクセス制御回路は、
前記書き込みコマンドに応答して前記レギュラーアクセス制御信号を所定の期間活性化し、前記書き込みコマンドが連続して供給されるときに、前記パリティアクセス制御信号のうち第１パリティアクセス制御信号が活性化されている間に、次の書き込みコマンドに応答して前記レギュラーアクセス制御信号のうち前記第１パリティアクセス制御信号に対応する第１レギュラーアクセス制御信号を活性化するレギュラーアクセス制御回路と、
前記書き込みコマンドに応答して前記パリティアクセス制御信号を所定の期間活性化し、前記第１レギュラーアクセス制御信号が活性化された後、前記第１レギュラーアクセス制御信号の活性化中に、第１パリティアクセス制御信号を活性化するパリティアクセス制御回路とを備えていることを特徴とするシステム。
（付記１８）
付記１７記載のシステムにおいて、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間と前記第１パリティアクセス制御信号の活性化期間との和は、前記書き込みコマンドが連続して供給されるときに連続して活性化される前記第１レギュラーアクセス制御信号の活性化タイミングの間隔より長く設定されていることを特徴とするシステム。
（付記１９）
付記１７記載のシステムにおいて、
前記第１レギュラーアクセス制御信号の活性化期間と前記第１パリティアクセス制御信号の活性化期間は、互いに等しく設定され、
前記第１レギュラーアクセス制御信号が活性化されてから前記第１パリティアクセス制御信号が活性化されるまでの期間は、前記書き込みコマンドが連続して供給されるときの前記第１レギュラーアクセス制御信号の非活性化期間より長く設定されていることを特徴とするシステム。
（付記２０）
付記１７ないし付記１９のいずれか１項記載のシステムにおいて、
前記半導体メモリは、
前記レギュラーメモリセルに接続されたレギュラーワード線と、
前記パリティメモリセルに接続されたパリティワード線とを備え、
前記第１レギュラーアクセス制御信号は、前記レギュラーワード線を活性化するレギュラーワード線信号であり、
前記第１パリティアクセス制御信号は、前記パリティワード線を活性化するパリティワード線信号であることを特徴とするシステム。
【０１２２】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【０１２３】
【図１】一実施形態を示す図である。
【図２】図１のレギュラーメモリコアの詳細を示す図である。
【図３】図１のレギュラーメモリブロックおよびセンスアンプ領域の詳細を示す図である。
【図４】図１のパリティメモリコアの詳細を示す図である。
【図５】図１の半導体メモリが搭載されるシステムを示す図である。
【図６】図１の半導体メモリの書き込み動作の例を示す図である。
【図７】図６の書き込み動作におけるエラー訂正動作の詳細を示す図である。
【図８】図１の半導体メモリの読み出し動作の例を示す図である。
【図９】図８の読み出し動作におけるエラー訂正動作の詳細を示す図である。
【図１０】図１の半導体メモリが提案される前の半導体メモリの書き込み動作を示す図である。
【図１１】別の実施形態を示す図である。
【図１２】図１１のパリティメモリコアの詳細を示す図である。
【図１３】図１１に示した半導体メモリの書き込み動作の例を示す図である。
【図１４】別の実施形態を示す図である。
【図１５】図１４のレギュラーメモリコアの詳細を示す図である。
【図１６】図１４のパリティメモリコアの詳細を示す図である。
【図１７】別の実施形態を示す図である。
【図１８】図１７のパリティメモリコアの詳細を示す図である。
【符号の説明】
【０１２４】
１０‥クロックバッファ；１２‥コマンドバッファ／ラッチ；１４‥アドレスバッファ／ラッチ；１６‥データマスクバッファ／ラッチ；１８‥データ入力バッファ／ラッチ；２０‥データ出力バッファ；２２‥コマンドデコーダ；２４、２４Ｐ‥動作制御回路；ＣＣＮＴ‥コア制御回路；ＣＯＲＥ‥メモリコア；ＣＳＷ‥レギュラーコラムスイッチ；ＤＬＹ１、ＤＬＹ２‥遅延回路；ＥＣＣＵ‥エラー訂正部；ＭＢＬＫ‥レギュラーメモリブロック；ＭＣ‥レギュラーメモリセル、パリティメモリセル；ＭＥＭ‥半導体メモリ；ＰＢＬＫ‥パリティメモリブロック；ＰＣＯＲＥ‥パリティメモリコア；ＰＣＳＷ‥パリティコラムスイッチ；ＰＲＡ‥パリティリードアンプ；ＰＳＡ‥パリティセンスアンプ；ＰＷＡ‥パリティライトアンプ；ＲＡ‥レギュラーリードアンプ；ＲＣＯＲＥ‥レギュラーメモリコア；ＳＡ‥レギュラーセンスアンプ；ＷＡ‥レギュラーライトアンプ
【図１】
0005067131.tif 000002
【図２】
0005067131.tif 000003
【図３】
0005067131.tif 000004
【図４】
0005067131.tif 000005
【図５】
0005067131.tif 000006
【図６】
0005067131.tif 000007
【図７】
0005067131.tif 000008
【図８】
0005067131.tif 000009
【図９】
0005067131.tif 000010
【図１０】
0005067131.tif 000011
【図１１】
0005067131.tif 000012
【図１２】
0005067131.tif 000013
【図１３】
0005067131.tif 000014
【図１４】
0005067131.tif 000015
【図１５】
0005067131.tif 000016
【図１６】
0005067131.tif 000017
【図１７】
0005067131.tif 000018
【図１８】
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