(57)【特許請求の範囲】
【請求項１】
少なくとも１つ以上の送信手段と、
少なくとも１つ以上の受信手段と、
少なくとも２本以上の導電体と、
前記導電体の周りを囲った誘電体と、
前記導電体のうち少なくとも１本の第１の導電体と前記第１の導電体を除く少なくとも１本以上の第２の導電体との間に並列接続された複数の抵抗素子とにより構成され、
前記第１の導電体は、信号を伝送し、
前記第１の導電体の線路の長さは、前記第１の導電体の信号の転送率の逆数と前記誘電体中を進む光の速度の積の値の半分以上の長さであり、
前記抵抗素子は、前記第１の導電体の信号の転送率と前記誘電体中を進む光の速度の積の値の半分の距離毎に、前記第１の導電体の線路上に少なくとも１つ以上配置される
ことを特徴とする電子装置。
【請求項２】
請求項１記載の電子装置において、
前記第２の導電体は、外部から強制的に電位固定された
ことを特徴とする電子装置。
【請求項３】
請求項２記載の電子装置において、
前記第２の導電体の強制電位は、導電体が信号伝送動作時、同電位を保つ
ことを特徴とする電子装置。
【請求項４】
請求項１記載の電子装置において、
前記第２の導電体は、前記第１の導電体の信号と相補信号を伝送する
ことを特徴とする電子装置。
【請求項５】
請求項１記載の電子装置において、
前記第１の導電体の線路は、分岐された構造を持ち、分岐箇所に前記抵抗素子が配置される
ことを特徴とする電子装置。
【請求項６】
請求項１記載の電子装置において、
前記第１の導電体の線路内に、前記送信手段又は前記受信手段を備えた
ことを特徴とする電子装置。
【請求項７】
請求項６記載の電子装置において、
前記受信手段又は前記送信手段に前記抵抗素子を含む
ことを特徴とする電子装置。
【請求項８】
請求項６記載の電子装置において、
前記送信手段から受信位置の情報を送る
ことを特徴とする電子装置。
【請求項９】
請求項６記載の電子装置において、
前記送信手段から前記受信手段へ送信位置の情報を送る
ことを特徴とする電子装置。
【請求項１０】
請求項６記載の電子装置において、
前記受信手段は、前記送信手段の位置の情報に応じて受信感度を調整する
ことを特徴とする電子装置。
【請求項１１】
請求項１記載の電子装置において、
更に、前記第１の導電体の抵抗値と前記抵抗素子の抵抗値とを積算する積算手段と、
前記積算手段で得られた積算値とある基準値とを比較する比較手段とを備え、
前記積算値と前記基準値とが同じになるように前記抵抗素子の抵抗値を調整する
ことを特徴とする電子装置。
【請求項１２】
請求項１１記載の電子装置において、
前記基準値は、前記第１の導電体の単位容量当りのインダクタンス値である
ことを特徴とする電子装置。
【請求項１３】
請求項１１記載の電子装置において、
前記基準値は、導電体及び導電体の周りを囲む層間膜のできばえ形状に応じて可変である
ことを特徴とする電子装置。
【請求項１４】
請求項１１記載の電子装置において、
前記積算手段は、乗算器である
ことを特徴とする電子装置。
【請求項１５】
請求項１４記載の電子装置において、
前記乗算器は、前記抵抗素子の抵抗値と定電流源の電流値との積を入力とする
ことを特徴とする電子装置。
【請求項１６】
請求項１４記載の電子装置において、
前記乗算器は、前記導電体を模倣した導電体の抵抗値と定電流源の電流値との積を入力とする
ことを特徴とする電子装置。
【請求項１７】
請求項１記載の電子装置において、
前記第１の導電体は、半導体集積回路内の伝送信号線である
ことを特徴とする電子装置。
【請求項１８】
請求項１７記載の電子装置において、
更に、前記半導体集積回路内のＦＥＴへ外部からの電力供給するか否かの機能を持つ電源スイッチを含み、
前記電源スイッチは、外部電源からの電源線に接続されており、
前記半導体集積回路内の第１の導電体と抵抗を介して接続された第２の導電体は、前記電源線である
ことを特徴とする電子装置。
【請求項１９】
請求項１記載の電子装置において、
前記第１の導電体は、異なるプロセッシングユニットに接続されている
ことを特徴とする電子装置。
【請求項２０】
請求項１記載の電子装置において、
前記第１の導電体は、複数の同じプロセッシングユニットに接続されている
ことを特徴とする電子装置。
【請求項２１】
請求項１記載の電子装置において、
前記第１の導電体は、リコンフィギュアブルコアを構成する複数のプロセッシングエレメントに接続されている
ことを特徴とする電子装置。
【請求項２２】
請求項１記載の電子装置において、
前記第１の導電体の信号は、電磁波を受信する回路を介して前記送信手段から送信する
ことを特徴とする電子装置。
【請求項２３】
請求項１記載の電子装置において、
前記第１の導電体は、シリコン化合物で覆われており、
前記抵抗素子は、前記シリコン化合物が多結晶である
ことを特徴とする電子装置。
【請求項２４】
請求項１記載の電子装置において、
前記導電体と半導体集積回路の伝送信号線との接続は、導電体の断面積より大きい断面積を有する導電体を介する
ことを特徴とする電子装置。
【請求項２５】
請求項１記載の電子装置において、
前記抵抗素子は、少なくとも１つ以上のＦＥＴで構成され、
そのソース及びドレインが、各々別の前記導電体に接続され、そのゲートは別の導電体から電圧を印加される
ことを特徴とする電子装置。
【請求項２６】
請求項２５記載の電子装置において、
前記ゲートに接続される信号線の電圧範囲は、第１の導電体が信号を伝送する際、前記ＦＥＴのソースドレイン電流が線形領域を示す電圧範囲である
ことを特徴とする電子装置。
【請求項２７】
請求項２６記載の電子装置において、
前記ゲートに接続される信号線の電圧範囲は、第１の導電体が信号を伝送しない際、前記ＦＥＴのソースドレイン電流がカットオフ領域を示す電圧範囲である
ことを特徴とする電子装置。
【請求項２８】
請求項２７記載の電子装置において、
前記ＦＥＴの基板の電圧値は、そのソース電圧、ドレイン電圧、ゲート電圧と独立に可変である
ことを特徴とする電子装置。
【請求項２９】
請求項１記載の電子装置において、
前記第１の導電体と前記抵抗素子の接続された導電体の断面部は、別の導電体が挿入される間隔以上である
ことを特徴とする電子装置。
【請求項３０】
請求項１記載の電子装置において、
前記第１の導電体と前記抵抗素子の接続された導電体のうち少なくとも１本は、前記第１の導電体と平行に配線されている
こと特徴とする電子装置。
【請求項３１】
請求項１記載の電子装置において、
前記第２の導電体は、基板を構成する半導体と第１の導電体との間に位置する
ことを特徴とする電子装置。
【請求項３２】
請求項３１記載の電子装置において、
前記第２の導電体は、複数の配線層から構成され、最下層と最下層から第３番目の層とは、オーバーラップしている
ことを特徴とする電子装置。
【請求項３３】
請求項１に記載の電子装置を有する半導体集積回路を備えた
ことを特徴とする通信装置。
【請求項３４】
請求項１に記載の電子装置を有する半導体集積回路を備えた
ことを特徴とする情報再生装置。
【請求項３５】
請求項１に記載の電子装置を有する半導体集積回路を備えた
ことを特徴とする画像表示装置。
【請求項３６】
請求項１に記載の電子装置を有する半導体集積回路を備えた
ことを特徴とする電子装置。
【請求項３７】
請求項１に記載の電子装置を有する半導体集積回路を備えた
ことを特徴とする電子制御装置。
【請求項３８】
請求項３７に記載の電子制御装置を備えた
ことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関し、特に、電子装置内にある集積回路内及びその集積回路間の通信に関し、伝送線路を用いた高速化且つ面積及び消費電力の削減技術に関する。
【背景技術】
【０００２】
従来、電子装置内の半導体を含む集積回路内及び集積回路間の高速通信方法には、送信回路と受信回路との間に伝送線路を用いる方法がある。この伝送線路は、導電体で構成された線路の特性インピーダンスと同じインピーダンス値を形成できるデバイス素子を用いる。このデバイス素子は、伝送線路が単一信号線方式の場合は、受信回路近傍で信号を伝送する導電体の線路とリターンパス間に接続する。また、伝送線路が差動伝送方式の場合は、信号を伝送する２本の導電体の線路間に接続する。
【０００３】
このような方法により、導電体の線路を伝播する信号の反射係数をできるだけ０に抑え、より確実な信号の電圧波形を受信回路近傍で発生させ、受信回路で受信していた。このような技術は非特許文献１に記載されている。
【０００４】
前記の伝送線路において、実際に伝送する信号の周波数は、常に同じではなく、シンボル間干渉（ＩＳＩ）により信号の反射係数は０にはできない。
【０００５】
これを解決するため、従来では、非特許文献２に記載されるデュオバイナリ伝送技術、非特許文献３に記載されるプリエンファシス技術、非特許文献４に記載されるリターンゼロ（ＲＺ）技術、非特許文献５及び非特許文献６に記載されるイコライザー技術などを用いている。
【非特許文献１】ボード設計者の為の分布定数回路のすべて  第６章及び第９章  碓井有三  著
【非特許文献２】IEEE International Solid-State Circuits Conference 2005 Session 3.6 “12Gb/s Duobinary Signaling with ×2 Oversampled Edge Equalization"
【非特許文献３】IEEE Journal of Solid-State Circuits, volume 41, Number 1, JANUARY 2006に発行のP.297 “A 3-Gb/s/ch Transceiver for 10-mm Uninterrupted RC-Limited Global On-Chip Interconnects"
【非特許文献４】IEEE Journal of Solid-State Circuits volume 41, Number 4, APRIL 2006 に発行のP.772" Pulsed Current-Mode Signaling for Nearly Speed-of-Light Intrachip Communication"
【非特許文献５】IEEE Journal of Solid-State Circuits volume 42 Number 4 April 2007 に発行のP.872 “A Fully Integrated 10Gbp/s Receiver with Adaptive Optical Dispersion Equalizer in 0.13um CMOS"
【非特許文献６】IEEE Journal of Solid-State Circuits volume 42 Number 4 April 2007  に発行のP.881 “A 5mW 6Gbp/s Quarter-Rate Sampling Receiver with a 2-Tap DFE Using Soft Decisions"
【特許文献１】特開平７−２９７６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記非特許文献２〜６の何れも、それ等が採用する技術の構成上、それぞれ送信回路、受信回路に余分な回路を付加しなければならず、送信及び受信回路の面積と電力が大きくなる課題があった。
【０００７】
また、前記の伝送線路の受信回路近傍に置くデバイス素子自身の製造ばらつき、デバイス温度の変化、印加電圧値の変動などによっても、信号の反射係数が０とならない。これを解決するため、従来では、特許文献１に示したように、信号波形が受信端近傍で反射し難いインピーダンス値をＭＯＳ抵抗素子（以降、終端抵抗と呼ぶ）で実現する方法がある。
【０００８】
この方法では、終端抵抗の値は、ＣＭＯＳ回路技術で調整できる。具体的には、基準抵抗値とレプリカＣＭＯＳ終端抵抗値とに同量の電流を流し、その抵抗値と電流値との積算により得られた電圧値同士を比較し、基準抵抗値とレプリカＣＭＯＳ終端抵抗値とが同じになるよう、レプリカＣＭＯＳのゲート電圧値を調整するフィードバックシステムを構成するものである。そのレプリカＣＭＯＳのゲート電圧値をＣＭＯＳ終端抵抗回路のゲートにも印加する方法であり、最終的に終端抵抗は基準になる抵抗と同じ値になるように設定されていた。
【０００９】
しかしながら、前記特許文献１方式では、基準抵抗は半導体集積回路外部に置かねばならない。なぜなら、基準抵抗を半導体集積回路に内蔵すると、プロセス変動、温度変動により、終端抵抗は変動し、インピーダンス整合は正確には調整できないからである。従って、受信回路近傍の信号の電圧波形は、位相が乱れ、不確実なデータ受信となる課題があった。
【課題を解決するための手段】
【００１０】
前記課題を解決するために本発明が講じた電子装置は、少なくとも１つ以上の送信手段と、少なくとも１つ以上の受信手段と、少なくとも２本以上の導電体と、前記導電体の周りを囲った誘電体と、前記導電体のうち少なくとも１本の第１の導電体と前記第１の導電体を除く少なくとも１本以上の第２の導電体との間に並列接続された複数の抵抗素子とにより構成され、前記第１の導電体は、信号を伝送し、前記第１の導電体の線路の長さは、前記第１の導電体の信号の転送率の逆数と前記誘電体中を進む光の速度の積の値の半分以上の長さであり、前記抵抗素子は、前記第１の導電体の信号の転送率と前記誘電体中を進む光の速度の積の値の半分の距離毎に、前記第１の導電体の線路上に少なくとも１つ以上配置されることを特徴とする。
【００１１】
これにより、本発明では、伝送線路を伝送する信号歪が少なくなり、より高速に伝送できる。
【００１２】
好ましくは、前記第２の導電体は、外部から強制的に電位固定された態様がある。これにより、第１の導電体に沿う電磁波の放射方向が集中化され、より高速に信号が伝播できる。
【００１３】
好ましくは、前記第２の導電体の強制電位は、導電体が信号伝送動作時、同電位を保たれた態様がある。これにより、第１の導電体のインピーダンスは伝送される信号の周波数成分の関数となり、信号歪が少なくなり、より高速に伝送できる。
【００１４】
好ましくは、前記第２の導電体は、前記第１の導電体の信号と相補信号を伝送する態様がある。これにより、他の導電体からのコモンモードノイズに対して強くなる。
【００１５】
好ましくは、前記第１の導電体の線路は、分岐された構造を持ち、分岐箇所に前記抵抗素子が配置される態様がある。これにより、分岐箇所から各分岐された伝送線へ電磁波が伝播する直進性が向上され、信号伝送の高速性を保つことができる。
【００１６】
好ましくは、前記第１の導電体の線路内に、前記送信手段又は前記受信手段を備えた態様がある。これにより、複数の伝送線路を用意する必要がないので、小面積化が実現できる。
【００１７】
好ましくは、前記受信手段又は前記送信手段に前記抵抗素子を含んだ態様がある。これにより、送信手段、受信手段及び抵抗素子を別々に配置する必要がないので、レイアウトのオーバーヘッドが削減され小面積化が実現できる。
【００１８】
好ましくは、前記送信手段から受信位置の情報を送る態様がある。これにより、受信手段が信号を受けるかどうか判断できるので、受信しない場合は、受信手段を停止させることにより、受信手段の出力信号を伝播させないので、低電力化が実現できる。
【００１９】
好ましくは、前記送信手段から前記受信手段へ送信位置の情報を送る態様がある。受信手段に到達する信号の電圧振幅値を予め判るので、受信手段の感度を調整できる。
【００２０】
好ましくは、前記受信手段は、前記送信手段の位置の情報に応じて受信感度を調整する態様がある。これにより、受信手段の感度を調整でき、信号の伝送の信頼度が向上する。
【００２１】
好ましくは、更に、前記第１の導電体の抵抗値と前記抵抗素子の抵抗値とを積算する積算手段と、前記積算手段で得られた積算値とある基準値とを比較する比較手段を備え、前記積算値と前記基準値とが同じになるように前記抵抗素子の抵抗値を調整する態様がある。これにより、伝送線路のアイの振幅変動幅は、温度に依存しない無歪な信号を伝送することが可能となる。
【００２２】
好ましくは、前記基準値は、前記第１の導電体の単位容量当りのインダクタンス値である態様がある。これにより、伝送線路のアイの振幅変動幅は、プロセス製造後の配線の形状変動に依存しない無歪な信号を伝送することが可能となる。
【００２３】
好ましくは、前記基準値は、導電体及び導電体の周りを囲む層間膜のできばえ形状に応じて可変である態様がある。これにより、伝送線路のアイの振幅変動幅は、プロセス製造後の配線の形状に依存しない無歪な信号を伝送することが可能となる。
【００２４】
好ましくは、前記基準値は、前記積算手段は、乗算器である態様がある。
【００２５】
好ましくは、前記抵抗素子の抵抗値と定電流源の電流値との積を入力とする態様がある。
【００２６】
好ましくは、前記乗算器は、前記導電体を模倣した導電体の抵抗値と定電流源の電流値との積を入力とする態様がある。
【００２７】
好ましくは、前記第１の導電体は、半導体集積回路内の送信信号線である態様がある。
【００２８】
好ましくは、更に、前記半導体集積回路内のＦＥＴへ外部から電力供給するか否かの機能を持つ電源スイッチを含み、前記電源スイッチは、外部電源からの電源線に接続されており、前記半導体集積回路内の第１の導電体と抵抗を介して接続された第２の導電体は、前記電源線とする態様がある。これにより、第１の導電体に沿う電磁波の放射方向が集中化され、より高速に信号が伝播できる。
【００２９】
好ましくは、前記第１の導電体は、異なるプロセッシングユニットに接続されている態様がある。
【００３０】
好ましくは、前記第１の導電体は、複数の同じプロセッシングユニットに接続されている態様がある。
【００３１】
好ましくは、前記第１の導電体は、リコンフィギュアブルコアを構成する複数のプロセッシングエレメントに接続されている態様がある。
【００３２】
好ましくは、前記第１の導電体の信号は、電磁波を受信する回路を介して前記送信手段から送信する態様がある。
【００３３】
好ましくは、前記第１の導電体は、シリコン化合物で覆われており、前記抵抗素子は、前記シリコン化合物が多結晶である態様がある。
【００３４】
好ましくは、前記導電体と半導体集積回路の伝送信号線との接続は、導電体の断面積より大きい断面積を有する導電体を介する態様がある。
【００３５】
好ましくは、前記抵抗素子は、少なくとも１つ以上のＦＥＴで構成され、そのソース及びドレインが、各々別の前記導電体に接続され、そのゲートは別の導電体から電圧を印加される態様がある。
【００３６】
好ましくは、前記ゲートに接続される信号線の電圧範囲は、第１の導電体が信号を伝送する際、前記ＦＥＴのソースドレイン電流が線形領域を示す電圧範囲である態様がある。
【００３７】
好ましくは、前記ゲートに接続される信号線の電圧範囲は、第１の導電体が信号を伝送しない際、前記ＦＥＴのソースドレイン電流がカットオフ領域を示す電圧範囲である態様がある。
【００３８】
好ましくは、前記ＦＥＴの基板の電圧値は、そのソース電圧、ドレイン電圧、ゲート電圧と独立に可変である態様がある。
【００３９】
好ましくは、前記第１の導電体と前記抵抗素子の接続された導電体の断面部は、別の導電体が挿入される間隔以上である態様がある。
【００４０】
好ましくは、前記第１の導電体と前記抵抗素子の接続された導電体のうち少なくとも１本は、前記第１の導電体と平行に配線されている態様がある。
【００４１】
好ましくは、前記第２の導電体は、基板を構成する半導体と第１の導電体との間に位置する態様がある。
【００４２】
好ましくは、前記第２の導電体は、複数の配線層から構成され、最下層と最下層から第３番目の層とは、オーバーラップしている態様がある。
【００４３】
好ましくは、前記電子装置を有する半導体集積回路を備えた通信装置、情報再生装置、画像表示装置若しくは電子制御装置や、この電子制御装置を備えた移動体の態様がある。
【発明の効果】
【００４４】
以上のように、本発明の電子装置によれば、導電体の線路を用いて信号の伝播する際、信号の電圧波形が歪なく受信端まで伝播できるので、従来よりも高速伝送が可能となり、且つ面積削減及び消費電力を低減できる効果がある。
【発明を実施するための最良の形態】
【００４５】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００４６】
（第１の実施形態）
本実施形態を図１に示すような導電体１Ａを含む伝送線路１Ａ１を用いて説明する。
【００４７】
ここで、導電体１Ａとは、電気抵抗率［ｏｈｍ・ｍ］が１０−５オーダー以下の物質で構成されたものと定義する。また、導電体１Ａは、情報を送信する信号の線路に使用される。伝送線路１Ａ１とは、電磁波をそれに沿って伝播させるための本実施形態の機構と定義する。符号をつけていない伝送線路は、広義な伝送線路であり、本実施形態の伝送線路１Ａ１の機構のみを指さない。線路とは、配線と同義である。導電体１Ａの周りは、誘電体物質で囲まれている。ここで、囲まれているという表現は、おおよそ囲まれていることを意味し、全てが誘電体物質で囲まれていなくても良い。空気などが、この機構を製造する工程によっては、誘電体物質間に微量存在するかもしれないからである。図１のｚは導電体１Ａの線路の左始点からの距離［ｍ］であり、ｔは時間［ｓ］であり、Ｒは導電体１Ａの線路の単位長さ当りの抵抗値［ｏｈｍ／ｍ］、Ｇは導電体１Ａの線路の単位長さ当りのコンダクタンス値［Ｓ／ｍ］、Ｃは、導電体１Ａの線路の単位長さ当りの容量［Ｆ／ｍ］、Ｌは導電体１Ａの線路の単位長さ当りのインダクタンス値［Ｈ／ｍ］である。導電体１Ａの線路長はｚｏ［ｍ］である。
【００４８】
伝送線路１Ａ１の等価回路を考える場合、ｚの地点での電圧Ｖ（ｚ，ｔ）と電流Ｉ（ｚ，ｔ）は、
【００４９】
【数１】
0005106276.tif 000002
【００５０】
（１）式は、
【数２】
0005106276.tif 000003
となる。
【数３】
0005106276.tif 000004
【００５１】
（３）式は、
【数４】
0005106276.tif 000005
となる。
【００５２】
（２）、（４）式から、下記の（５）、（６）式で示したような電信方程式が表記される。
【数５】
0005106276.tif 000006
【数６】
0005106276.tif 000007
【００５３】
送信信号に正弦波を考えた場合、Ｓ平面（ラプラス変換）で、導電体１Ａの線路中のある距離ｚの電圧振幅Ｖ（ｚ）は、（５）、（６）式を解くことにより、（７）式で表せ、γを伝播定数と呼び、γの実部αを減衰定数と呼び、虚数部βを位相定数と呼ぶ。
【数７】
0005106276.tif 000008
【数８】
0005106276.tif 000009
【数９】
0005106276.tif 000010
ｖは、信号の伝播速度である。
【００５４】
前記（７）式において、歪のない信号伝播を行う条件は、位相定数αが周波数に依存せず、位相差βは信号の動作周波数に比例しなければならない。この２つの条件は別の表現で言い換えるならば、導電体の線路の特性インピーダンスは、正の実数であることが条件である。インピーダンスが正の実数になるには、位相角が等しくならなければならない。
【数１０】
0005106276.tif 000011
【００５５】
つまり、
【数１１】
0005106276.tif 000012
の時、
【数１２】
0005106276.tif 000013
【数１３】
0005106276.tif 000014
ここで、ｃｏは、光の真空中の速度であり、
【数１４】
0005106276.tif 000015
である。
【００５６】
また、ωは、角周波数ω（２πｆ：ｆは信号の周波数［Ｈｚ］）であり、εｒは、伝送線路の周りを囲む誘電体の誘電率である。
【００５７】
前記の歪のない信号伝播を行う条件（無歪条件）は、１８８８年ヘビサイドによって数学的に証明されている。
【００５８】
本実施形態では、電信方程式を用いる条件下（伝送する信号波長が導電体の線路の長さに近くなった場合、分布定数として扱う）において、導電体１Ａのある線路長の範囲内に前記（１０）式が実現できるコンダクタンス値の逆数の抵抗値を有する抵抗素子Ｒｇを導電体（第１の導電体）１Ａとリターンパスの導電体１Ｂ（第２の導電体）（導電体１Ｂは、ここでは、導電体１Ａに対して理想的なプレーンとする。導電体１Ｂに導電体１Ａとほぼ同様な導電体材料を用い、信号と逆相の信号を導電体１Ｂの線路に伝送する場合は、差動伝送方式となり、インピーダンスは２Ｚｏと定義される。）との間に配置することである。導電体１Ｂの電位は外部から固定されていることにより、電磁波の放射方向が直進性を持ち、より高速に信号が伝播される。また、導電体１Ｂの電位を送信信号と逆相にすることにより、他の導電体からのコモンモードノイズに対して強くなる。この抵抗素子Ｒｇの配置間隔は、導電体の線路長と送信信号の最高動作周波数で以下のように決定される。
【００５９】
ここで、送信信号の動作周波数ｆ［Ｈｚ］は、１本［ｗｉｒｅ］の送信信号のデータ転送レートｄ［ｂｐｓ／ｗｉｒｅ］と以下の関係がある。
【数１５】
0005106276.tif 000016
【００６０】
送信信号の動作周波数をｆ［Ｈｚ］とすると、伝送線路１Ａ１を伝わる信号の波長は、
【数１６】
0005106276.tif 000017
で表される。
【００６１】
ここで、
【数１７】
0005106276.tif 000018
μｒは透磁率である。
【００６２】
信号は、導電体の線路長がλ／４で共振するので、電磁波ノイズの放射源（送信電力が少なければ問題はない）の影響をなくすためには、この抵抗素子Ｒｇを伝送線路にλ／４以内の間隔で配置しなければならない。もちろん、挿入する抵抗素子Ｒｇの間隔が狭ければ狭いほど、より理想的な無歪な信号電圧波形が生成できる。
【００６３】
つまり、抵抗素子Ｒｇの挿入数Ｎは以下の式で表せる。
【数１８】
0005106276.tif 000019
【００６４】
各抵抗素子Ｒｇの値は、以下の式で表せる。
【数１９】
0005106276.tif 000020
【００６５】
例えば、誘電率εｒ＝４、μｒ＝１の時、伝送線路１Ａ１に配置する抵抗素子Ｒｇの間隔は、送信信号の最大周波数が１０［ＧＨｚ］の時、３．７５［ｍｍ］以下にすべきである。抵抗素子Ｒｇは、シリコンＳｉを基板に用いるなら、導電体より抵抗率が高いＭＯＳＦＥＴ又は、ポリシリコン又は拡散層領域を使用すれば小面積化が可能となるし、有機半導体では、先に述べた抵抗率が導電体より高い物質で構成された素子、又は、有機ＦＥＴを用いることにより、小面積で実現可能となる。つまり、本実施形態の抵抗素子Ｒｇを前記（１８）、（１９）式を満足するように配置する伝送線路１Ａ１は、伝送線路１Ａ１の信号波形の歪を削減可能にできる。伝送線路上にある距離毎に抵抗素子を配置することの提案は、本実施形態が初めてである。なぜならば、従来の装苛伝送線路は、太い銅線などのケーブルを想定したものであり、銅線の抵抗は、単位長さ当り非常に小さいから、抵抗素子を挿入することは不可能であるからである。以下、従来、その抵抗素子を（１８）（１９）式を満足する伝送線路方式がなかった理由をもう少し歴史的観点と具体例を用いて説明する。
【００６６】
過去、伝送線路の各地点になんらかの素子を配置する事実はあり、これを装苛ケーブルと呼んでいる。１８９４年  Ｍ．ピューピンによって、インダクタンスをある距離毎に挿入し、減衰定数を削減する構成が提案されたが、これは、数百ｋＨｚ以上の信号波形では、かえってノイズが生成され、効果がなかった。以降、無壮苛ケーブルを松前らが提案し、更には、同軸ケーブルが提案された。現在では、ほとんどの伝送線路は同軸ケーブルが用いられており、ボードなどでも同軸ケーブルとインピーダンス整合を採るため、同じ構造の伝送線路が用いられている。
【００６７】
同軸ケーブルの銅線で、本実施形態の伝送線路１Ａ１が実現できるかを考察する。同軸ケーブルのインピーダンスＺ＝５０［ｏｈｍ］、抵抗は、Ｒ＝０．１［ｏｈｍ／ｍ］とすると、長さ１［ｍ］を考えた場合、コンダクタンスの逆数は、（１１）式より、
【数２０】
0005106276.tif 000021
である。
【００６８】
仮に、２．５［ｍｍ］単位でコンダクタンスの逆数の抵抗素子Ｒｇを挿入すると、１つの抵抗値は、（１８）、（１９）式より、
【数２１】
0005106276.tif 000022
【００６９】
つまり、インダクタンス値の逆数の抵抗値は、非常に大きくなる。
【００７０】
導電体を囲む誘電体の誘電損失を含んだコンダクタンス値は、ボードＦＲ４基板で０．１８［Ｓ／ｍ］＠１０ＧＨｚ以下であり、半導体などのＳｉＯ２などでは、０．１［Ｓ／ｍ］＠１０ＧＨｚ以下である。従って、誘電損失だけでも、２．５［ｍｍ］の配線長では、１／Ｇ ＝２２２２［ｏｈｍ］〜４０００［ｏｈｍ］であり、より絶縁性の高い１０００００００ ［ｏｈｍ］の抵抗を挿入することは、漏れ電流が多いので、実現不可能であったからである。
【００７１】
一方、本構成は、非常に細線な導電体の線路に送信信号を伝送する伝送線路を考えている。同軸ケーブルと本集積回路装置での配線抵抗は、単位長さ当りでおおよそ１００倍以上異なる。例えば、１０ｍｍ長で導電体１Ａの抵抗が５０ｏｈｍであるとき、伝送線路１Ａ１に挿入する抵抗素子Ｒｇの抵抗値は、
【数２２】
0005106276.tif 000023
である。転送信号の最大周波数を５［ＧＨｚ］とし、２．５ｍｍ間隔で抵抗素子Ｒｇを配置すると、抵抗素子Ｒｇ１箇所当たりの抵抗値は、
【数２３】
0005106276.tif 000024
となる。
【００７２】
この抵抗値は、先に述べた誘電損失の漏れ電流を考慮したとしても、適用可能な抵抗値の範囲である。従って、抵抗素子Ｒｇは比較的妥当な値となるので、実現が可能となる。
【００７３】
次に、本伝送線路の構成が、送信信号の幅広い周波数帯域で歪がなく送信できる効果を従来技術と比較して述べる。従来、導電体の線路の単位長さ当りの抵抗値Ｒ［ｏｈｍ／ｍ］とインダクタンス値Ｌ［Ｈ／ｍ］に角周波数ωを掛けた比
【数２４】
0005106276.tif 000025
が１：１００位の場合は、減衰定数と位相差定数は、先の電信方程式（５）、（６）から近似を行い、減衰定数αと位相差定数βは、下記の式で表せる。
ωＬ＞＞Ｒ、Ｇ≒０より、
【数２５】
0005106276.tif 000026
【数２６】
0005106276.tif 000027
【００７４】
従来の終端抵抗を用いる方式は、導電体のインピーダンスＺは、導電体の抵抗が無視できる周波数帯域では、
【数２７】
0005106276.tif 000028
と表され、終端抵抗は、（２７）式の値をとることにより、反射係数は０とできる。
【００７５】
前記のような送信信号の周波数帯域では、より確実な波形の生成及び受信に支障は生じないが、この（２４）式の比率が１：０．０１〜１：１０位の範囲である送信信号の周波数帯域では、先の電信方程式（５）、（６）式から近似を行い、減衰定数αと位相定数βは、下記の式で表せる。
ωＬ＜＜Ｒ、Ｇ≒０より、
【数２８】
0005106276.tif 000029
【数２９】
0005106276.tif 000030
【００７６】
従来の終端抵抗を用い、終端抵抗の抵抗値に導電体のインピーダンスＺ（（２７）式）と同じ値にした場合、減衰定数が角周波数の変動により変化し、受信回路近傍の波形は乱れる。これを解決するため、従来では、プリエンファシス技術、イコライザー技術などをそれぞれ送信回路、受信回路に付加しなければならず、各回路の面積と電力が大きくなる。
【００７７】
一方、本実施形態の伝送線路１Ａ１では、（１１）、（１２）、（１３）式から分かるように、送信信号がどの周波数帯域でも、減衰定数と、位相定数と、特性インピーダンスは変化しない。図３４に本装荷式を適用した場合と適用しない場合とのグラフを示す。横軸に周波数、縦軸に特性インピーダンスを示す。図３４から判るように、本実施形態を適用した場合は、特性インピーダンスが周波数に対して依存しないことが判る。従って、従来のような送信回路に複雑なプリエンファシス技術や、ＲＺ技術、受信回路にイコライザー技術を搭載しなくても良い利点があり、送信回路、受信回路の面積、電力を大幅に削減できる。
【００７８】
尚、抵抗素子Ｒｇは、前記の説明では、簡単のため、リターンパス上に一方を固定して、定式化したが、必ずしもリターンパスに接続しなくても良く、電圧が外部から固定された別の導電体に接続されていても、ほぼ同等の効果を発揮できる。
【００７９】
先の（１７）式、（１８）式を満足するような抵抗素子Ｒｇ、送信回路、受信回路を４５ｎｍゲート長のＣＭＯＳトランジスタを用いた回路図を図５に示す。
【００８０】
送信回路（送信手段）は、Ｔｘ５Ａであり、ＮＭＯＳトランジスタＴｘ５ＡＮ１のゲートに伝送したい信号が入力され、ＮＭＯＳトランジスタＴｘ５ＡＮ１のドレインが、伝送線路１Ａ１の導電体１Ａに接続されている。ＭＯＳトランジスタのゲート長は、４５ｎｍで、ゲート幅は、０．５１μｍの３９倍である。
【００８１】
受信回路（受信手段）は、Ｒｘ５Ｂであり、伝送線路１Ａ１の導電体１Ａは、ＮＭＯＳトランジスタＲｘ５ＢＮ１のゲートに接続され、ＮＭＯＳトランジスタＲｘ５ＢＮ１のドレインは、インバータＲｘ５ＢＩＮＶ１の入力端子とＰＭＯＳトランジスタＲｘ５ＢＰ２のドレインに接続されている。ＰＭＯＳトランジスタＲｘ５ＢＰ２のソースは、ＰＭＯＳトランジスタＲｘ５ＢＰ１のドレインに接続され、ＰＭＯＳトランジスタＲｘ５ＢＰ２、Ｒｘ５ＢＰ１のゲートは、ノードＲｘ５ＢＰＧを介して接地されている。ＮＭＯＳトランジスタＲｘ５ＢＮ１のゲート長は、４５ｎｍで、ゲート幅は、０．４μｍの４倍である。ＰＭＯＳトランジスタＲｘ５ＢＰ２、Ｒｘ５ＢＰ１のゲート長は、４５ｎｍで、ゲート幅は、０．９２μｍの１２倍である。また、インバータＲｘ５ＢＩＮＶ１のサイズは、両ＭＯＳトランジスタともゲート幅は４５ｎｍであり、ＰＭＯＳトランジスタのゲート幅は０．９２μｍ、ＮＭＯＳトランジスタのゲート幅は０．４μｍである。
【００８２】
抵抗素子は、Ｒｇ５Ｃであり、ＰＭＯＳトランジスタＲｇ５ＣＰ１のゲートは接地され、そのドレインが伝送線路１Ａ１の導電体１Ａに接続されており、Ｖｇｓが一定電圧でのＶｄｓとＩｄｓの関係によって抵抗は決定され、線形領域で動作する。ＰＭＯＳトランジスタＲｇ５ＣＰ１のゲート長は４５ｎｍでゲート幅は、０．９２μｍの１６倍である。
【００８３】
トランジスタピッチを０．１８μｍとし、ＰＭＯＳ領域のゲート幅と平行な縦の長さの上限を１ｕｍ、ＮＭＯＳ領域のゲート幅と平行な縦の長さの上限を０．６μｍとし、横方向は、トランジスタのピッチ数＋２と定義し、レイアウトセルを作成すると、受信回路Ｒｘ５Ｂの横の長さは、０．１８μｍ×（３９＋２）となり、送信回路Ｔｘ５Ａの面積は、
０．１８μｍ×（３９＋２）×０．６μｍ＝４．４［μｍ２］  −−（２５）
である。
【００８４】
同様な方法で、受信回路Ｒｘ５Ｂの面積は、
０．１８μｍ×（２４＋１＋２）×１．０μｍ
＋０．１８μｍ×（４＋１＋２）×０．６μｍ
＝５．６［μｍ２］    −−（２６）
である。送信回路、受信回路、抵抗回路は、それぞれ、片方のＭＯＳ領域を占有しているので、これらをまとめることにより、送信受信回路及び抵抗素子を別々に配置する必要がないので、レイアウトのオーバーヘッドが削減され小面積化が実現できる。
【００８５】
これらの効果の定量値は、プリエンファシスの回路の面積やイコライザーの面積の過去の論文などを引用し、単純なインバータや片チャンネルで動作する単純な回路と比較すれば、容易に判る。例えば、従来の論文で、プリエンファシス機能付の送信回路としては、非特許文献３（IEEE Journal of Solid-State Circuits, volume 41, Number 1, JANUARY 2006発行のP.297 “A 3-Gb/s/ch Transceiver for 10-mm Uninterrupted RC-Limited Global On-Chip Interconnects"のＦｉｇ．９とＦｉｇ．１１）がある。
【００８６】
ＲＺのような機能の送信回路としては、非特許文献４（ IEEE Journal of Solid-State Circuits volume 41, Number 4, APRIL 2006発行のＰ．７７２” Pulsed Current-Mode Signaling for Nearly Speed-of-Light Intrachip Communication"のＦｉｇ．１０）がある。
【００８７】
イコライザー機能付の受信回路としては、非特許文献５（ IEEE Journal of Solid-State Circuits volume 42 Number 4 April 2007 に発行のP.872 “A Fully Integrated 10Gbp/s Receiver with Adaptive Optical Dispersion Equalizer in 0.13um CMOS" のＦｉｇ．１３のEqualizer や、非特許文献６（ IEEE Journal of Solid-State Circuits volume 42 Number 4 April 2007 に発行のP.881 “A 5mW 6Gbp/s Quarter-Rate Sampling Receiver with a 2-Tap DFE Using Soft Decisions"のＦｉｇ．１６の２−Ｔａｐ ＤＦＥ)を参照して頂ければよい。
【００８８】
この無歪伝送線路の利点は、更に、導電体の線路の如何なる箇所に送信、受信回路を配置し、どの地点で送信しても、複数の受信回路は、適正な無歪波形を受信できることにも適用ができる。
【００８９】
集積回路装置内の伝送線路１Ａ１と送信受信回路及び本実施形態の抵抗素子の配置の実施形態を図２（ａ）に示す。２Ａは、集積回路装置である。伝送線路１Ａ１の導電体１Ａの配線長は１０ｍｍであり、Ｌ／Ｃ＝２５００である。導電体１Ｂはプレーン構造である。
【００９０】
ＴＲｘＮ（Ｎ＝１〜６の整数）は、送信回路、受信回路、導電体１Ａと導電体１Ｂ間に挿入された抵抗素子Ｒｇ（Ｒｇ＝３７５ｏｈｍ）を含む。図２（ｂ）は、ＴＲＸ０から２１１−１のＰＲＢＳ（Pseudorandom Binary (Bit) Sequence：擬似乱数ビット列）を送信した場合、図２（ｃ）は、ＴＲＸ３から２１１−１のＰＲＢＳの信号パターンを送信した場合に過渡解析のシミュレーションをした各受信端（図２（ａ）中の伝送線路１Ａ１の各ノードｉｎ０、ｏｕｔ１、ｏｕｔ２、ｏｕｔ３、ｏｕｔ４、ｏｕｔ５、ｏｕｔ６）の信号波形のアイパターンを示す。どの受信端も歪なく、有効なアイパターンが確保できていることが判る。これにより、送信回路と受信回路を１対１の構成にした複数の伝送線路を用意する必要がないので、小面積化が実現できる。図２（ｄ）に、図２（ａ）のノードｉｎ０と導電体１Ｂとの間、及び、ノードｏｕｔ６と導電体１Ｂとの間に終端抵抗（５０Ω）を挿入した場合の、各々のノードのアイパターンを示す。図２（ｄ）から判るように、どのノードでも図２（ｃ）のアイパターンよりも信号波形の立ち上がりが急峻であることが判る。このように、導電体１Ａと導電体１Ｂとの両端に更に導電体１Ａの特性インピーダンスと同じ程度の終端抵抗を挿入することにより、それ等の両端での信号波形の反射が抑えられる。従って、進行波と反射波との干渉が起きないので、波形の立ち上がりをより急峻にできるので、より高速伝送が実現できる。
【００９１】
図３（ａ）は、電子装置全体に本実施形態の伝送線路１Ａ１方式を適用した例である。３Ａは、電子装置全体である。３Ｂは、集積回路（ＩＣチップ）を示す。集積回路３Ｂ１は、ヘテロジニアス・マルチプロセッサ（コア３Ｃ１、３Ｃ２、３Ｃ３）から成っている。３Ｂ２も、ヘテロジニアス・マルチプロセッサ（コア３Ｃ４、３Ｃ５）からなるが、特に３Ｃ５は、リコンフィギュアブルコアであり、同じ論理回路を搭載したＰＥ（プロセッシングエレメント）３Ｃ５Ａ〜３Ｃ５Ｄからなっている。３Ｂ３〜３Ｂ９は、各々メモリＩＣであり、それぞれ、送受信回路３Ｄ、抵抗素子３Ｅ、及びメモリからなる。３Ｂ１Ａ、３Ｂ２Ａは、メモリ３Ｂ３〜３Ｂ９とマルチプロセッサ３Ｂ１、３Ｂ２とのインターフェイス部分であり、メモリ制御部と呼ばれるコアである。図３（ｂ）にそのメモリ制御部３Ｂ１Ａ、３Ｂ２Ａのインターフェイスの機能の一例を示す。同図において、データ及びコマンド（アドレスやイネーブル信号など）は、メモリ３Ｂ３〜３Ｂ９と物理層インターフェイス３Ｂ１Ａ１とを介してやり取りされる。物理層インターフェイス３Ｂ１Ａ１とマルチプロセッサ３Ｂ１、３Ｂ２の内部バスとの間には、図３（ｂ）の矢印で示したように、トランザクション処理部、コマンドキュー部、ポートの調停部、書き込みキュー部及び読み出しキュー部などを介し、外部メモリからのデータ受信やデータ送信の順番が、消費電力や転送効率を考慮して制御される。導電体１Ａ、１Ｂは各々集積回路間及び集積回路内のコア内の論理回路とのインターフェイスをするために、各々送受信回路３Ｄに接続されており、抵抗素子３Ｅは、導電体１Ａ、１Ｂ間に接続されている。アンテナを介した無線信号は、送受信回路３Ｄ１で送受信する。メモリＩＣ  ３Ｂ３〜３Ｂ９は特に伝送線路上のどの位置に配置するかの指定はなく、λ／４内に抵抗素子を有する送受信回路がない場合は、集積回路３Ｂ１と３Ｂ２間を結ぶ伝送線路のように、抵抗素子３Ｅをλ／４内に各々配置する。また、集積回路間と集積回路内で伝送線路を囲む誘電物質の誘電率が異なる場合は、誘電率にあわせて、λ／４内に抵抗素子３Ｅを配置する。このような構成をとることにより、わざわざ従来は集積回路（ＩＣチップ）には、集積回路の外と内部のインターフェイスをするＩＯ回路（ＰＡＤ（エリアＰＡＤを含む）だけでなくＥＳＤ保護、駆動回路などのトランジスタ素子を含む）とを介していたが、集積回路内部と外部のインターフェイスをつかさどる伝送線路を直結できる利点がある。これにより、Ｉ／Ｏ回路は不要となり、より高速に伝送できるだけでなく、電子装置全体、集積回路の面積削減が可能となり、ひいては寄生容量が少なくなるので、消費電力も削減可能である。高速伝送により集積回路内のメモリコアも削減できる。よって、メモリなど活性化率の低いコア無駄なリーク電流を含む消費電力も削減可能である。尚、１本の導電体の線路から２本に分岐している箇所には、抵抗素子を配置することが望ましい。これは、分岐箇所から各分岐された線路へ電磁波が伝播する直進性が向上され、信号伝送の高速性を保つことが可能である。
【００９２】
尚、データやコマンドに対して配線接続を中心に導電体１Ａに関して述べたが、各プロセッサ３Ｂ１、３Ｂ２のクロックとしても同様な構成をとると、利点がある。例えば、クロックの周波数をプロセッサ３Ｂ１、３Ｂ２のアプリケーションの効率化のために切り替える際、本実施形態の構成を使用すると、シンボル間干渉が起きないので、周波数切り替え後の次サイクルから有効なクロックを伝搬することが可能となる。
【００９３】
尚、本実施形態の伝送線路方式は、図３（ａ）に示した電子装置に限った形態だけでなく、イメージセンサーなどのセンサーや、ＰＤＰや液晶や有機ＥＬなどの表示系デバイス、ＦＰＧＡなどの集積回路の内部インターフェイス及び集積回路間のインターフェイスにも適用できる。
【００９４】
図４に電子装置３Ａの断面図を示す。誘電膜１の上下に集積回路３Ｂ１と３Ｂ３〜３Ｂ９とが配置され、誘電膜１内の伝送線路１Ａ１と集積回路３Ｂ１、３Ｂ３〜３Ｂ９の伝送線路１Ａ１間は、ＰＡＤを介して接続されている。同様に、誘電膜２の上下に集積回路３Ｂ３〜３Ｂ９と３Ｂ２とが配置され、誘電膜２内の伝送線路１Ａ１と集積回路３Ｂ２〜３Ｂ９の伝送線路１Ａ１間は、ＰＡＤを介して接続されている。
【００９５】
このＰＡＤは、伝送線路１Ａ１の導電体の線路の配線幅と同等か又は太いことが、製造の歩留まり向上の観点を考慮すると望ましい。それは、チップ間の位置づれ、導電体及び誘電体の材料の亀裂などの発生確率が低減可能であるからである。
【００９６】
図９に集積回路３Ｂ１内でのコア３１Ｂ１の送受信回路を上部からみた物理配置を示す。伝送線路１Ａ１を構成する抵抗素子Ｒｇとコア３１Ｂ１内の電源遮断スイッチセル９Ａである。電源遮断スイッチセル９Ａは、コア３１Ｂ１で使用する導電体で構成された電源線路（ここでは、ＬＶＤＤ）を集積回路３Ｂ１内に張りめぐらせた導電体で構成された電源線路ＧＶＤＤから遮断するか否かを制御するスイッチである。電源遮断スイッチセル９Ａには、電源線路ＬＶＤＤの電位を固定しコア３１Ｂ１内部のデータ情報を保持するため、ダイオードがスイッチと並列に挿入されているものもある。また、電源遮断スイッチセル９Ａは、導通時、コア３１Ｂ１内部の電源線路ＬＶＤＤの電源電圧値を安定化させるため、ＭＯＳトランジスタで構成され、そのＭＯＳトランジスタのゲートは、電源線路ＬＶＤＤの電圧をモニターしその電圧を安定する機能を持った信号処理回路からの信号にも接続されているものもある。導電体１Ａと接続された抵抗素子Ｒｇは常に外部から電位固定された電源線路に接続することが必要であるので、コア３１Ｂ１内の電源線路ＬＶＤＤに抵抗素子Ｒｇを接続せず、電源線路ＧＶＤＤに接続する。
【００９７】
尚、電源線路ＧＶＤＤ、ＬＶＤＤは、図面上、縦方向の線路でも良い。また、導電体１Ａの層とＧＶＤＤ、ＬＶＤＤの導電体層は同じ層であっても良いし、異なっていても良い。
【００９８】
このような構成をとることにより、本実施形態では、抵抗素子Ｒｇの電位は、コア３１Ｂ１が遮断状態であっても、固定されるので、導電体１Ａ及び抵抗素子Ｒｇを含む伝送線路の減衰定数αは伝送される信号の周波数成分の関数となり、信号歪が少なくなり、より高速に安定した伝送が可能となる。
【００９９】
図１０は、集積回路３Ｂ１内の伝送線路１Ａ１の断面である。伝送線路１Ａ１は層の異なる導電体Ｎ＋１から導電体Ｎを介し、また再度、導電体Ｎ＋１に乗り換えてから導電体の最低層である導電体１を経由して抵抗素子Ｒｇを形成するポリシリコンと接続されている。このように伝送線路１Ａ１をある層の導電体から下位の低い層の導電体に乗り換え、また、ある層の導電体に戻る構成にすることにより、伝送線路１Ａ１の任意の層の導電体の表面積が大きくても、製造上でＣＭＰなどを行う際のデバイス破壊発生確率を削減可能となる。従来の終端抵抗のみの場合に比べて、抵抗挿入の間隔が密であるので、導電体１Ａの電荷は他の導電体及び基板に分散され易く、デバイス破壊発生確率は大幅に改善される。
【０１００】
図１１（ａ）は、集積回路３Ｂ１内の伝送線路１Ａ１を上部（集積回路３Ｂ１を形成する基板裏面と逆側）からみた物理配置を示す。導電体１Ａの両脇には、ＧＮＤという名の導電体がある。更に、その導電体ＧＮＤの外側には、ＶＤＤ−Ｂ、ＶＤＤ−Ａという導電体がある。この例では、これらの導電体はメタルを使用するので、導電体と同義な言葉でメタルと呼ぶこともある。また、伝送線路１Ａ１の導電体１Ａより下位の層には、下位層Ｎメタルという導電体と、下位層Ｎ−１メタルという導電体がある。下位層Ｎメタルと下位層Ｎ−１メタルの導電体の層は異なるが、上部から見ると更に下位にあるシリコン基板が見えない構成となっている。つまり、平面に射影すると、オーバーラップしているか面一となっている。ＶＤＤ−ＢとＶＤＤ−Ａは電位が意図的に制御される導電体であり、ＧＮＤは、集積回路３Ｂ１を動作させる時は、外部から電位固定されている。このような構成をとることにより、伝送線路１Ａ１の主のリターンパスをＧＮＤ下位層Ｎメタルと下位層Ｎ−１メタルとし、シリコンのような周波数によって導電体か誘電体かの中間になる物質をリターンパスとしないことにより、送信信号は伝送線路１Ａを介して常に安定に伝送できる。
【０１０１】
尚、伝送線路１Ａ１の導電体１Ａと下位層Ｎメタルと下位層Ｎ−１メタルの導電体の層の間に横方向に長い導電体があり、これも電位固定されていると、なお一層、電磁波の伝送が有効となり、安定に伝送可能である。
【０１０２】
図１１（ｂ）は、コア３Ｂ１５の電源層が電源遮断制御や電源電圧可変制御などを目的とした他のコアと分離された物理形状の場合の、導電体１Ａ及び導電体１Ｂの配置を示す。その異電源間（分離された構造）間を跨って導電体１Ａを配線する場合に関しては、導電体１Ｂはシングルエンドの伝送方式の場合、分離されても構わない。分離された導電体１Ｂ間にスティッチング容量（ｓｔｉｔｃｈｉｎｇ ｃａｐａｃｉｔｏｒ）１ａｂを挿入することが望ましい。スティッチング容量により、導電体１Ａのリターンパスとなる導電体１Ｂに流れる電子が大きなループを経由せず、スティッチング容量を介して流れる。つまり、導電体１Ｂのインピーダンスが低く形成できるので、導電体１Ａの特性インピーダンスの歪み成分が低減されて、信号をより高速に伝送可能である。
【０１０３】
図１６は、集積回路３Ｂ１内の伝送線路１Ａ１の断面である。下位から基板、複数の導電体Ｎ−１層、導電体Ｎ層、導電体Ｎ＋１層があり、導電体Ｎ＋１層のうち導電体１Ａの右側には、同層でＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４の各線路が平行に並んでいる。導電体Ｎ−１層のＶＤＤ９と導電体１Ａの間には、導電体Ｎ層は存在しない。導電体Ｎ層では、ＶＤＤ５、ＶＤＤ６、ＶＤＤ７、ＶＤＤ８の各線路が平行に並んでいる。導電体Ｎ−１層の下に記載している数値は、導電体１Ａの中心からの距離であり、単位は、μｍである。また、導電体１Ａの左側には、省略しているが、右側と導電体１Ａを中心に左右対称に導電体が並んでいる。このように、導電体１Ａと隣接する配線距離を離し、上下層に関しては、導電体１層分をなくすことにより、インダクタンス値の大きな導電体１Ａの線路が形成可能となり、減衰定数αが小さくなり、より安定した波形で受信可能となる。
【０１０４】
図３（ａ）に示した集積回路３Ｂ１などの伝送線路１Ａ１の導電体１Ａを介して接続された送受信回路部に関して説明する。送受信は、コア３Ｃ１から送信してコア３Ｃ３で受信、コア３Ｃ１から送信してコア３Ｃ２で受信、コア３Ｃ３から送信してコア３Ｃ０、３Ｃ１及び３Ｃ２で同時受信、コア３Ｃ１及び３Ｃ３から同時送信してコア３Ｃ２で受信など多対多通信ができる。また、送信側からどの場所で受信するかの情報と送る側の場所の情報とを、伝送線路１Ａ１に実際のデータを送信する前に予め送っておく。送る手段は、伝送線路１Ａ１を介しても良いし、別の信号線で伝送してもよい。それらの情報と予め受信側で用意している受信間の伝送線路１Ａ１の距離と減衰定数から受信端の電圧振幅情報を参照テーブルなどで照合し、図５で示したノードＲｘ５ＢＰＧのゲート電圧を調整し、より確実に送信信号の情報を得るように、受信回路のゲインを調整することが可能となる。
【０１０５】
また、送信側からその受信回路に要求の場合は、ノードＲｘ５ＢＰＧのゲート電圧は、ＰＭＯＳトランジスタＲｘ５ＢＰ２のソース電圧と同じ値に設定することにより、受信回路から各コア内へデータは伝播されないので、低消費電力化が実現できる。
【０１０６】
また、全く信号伝播がない場合は、ＭＯＳトランジスタなどで構成された抵抗素子Ｒｇは、ゲート電圧を固定して非導通状態とすることにより、伝送線路１Ａ１の電流パスを遮断し、電力を削減可能である。
【０１０７】
また、別に受信端近傍に高速ＡＤ変換器を用意し、伝送線路１Ａ１を伝播する信号の振幅電圧値をモニターし、その電圧値に応じて受信回路の感度を調整する方法もある。この場合、送信側からどの送信箇所から信号を伝送しているかの情報は不要となり、レイテンシーが削減可能となる。
【０１０８】
尚、複数の送信回路から複数の線路を介してデータ受信する場合、ソースシンクロナス技術を用いることにより、よりデータの受信の誤動作は削減可能である。ソースシンクロナス技術は、データとストローブ信号を送信側から受信側に伝送する技術である。伝送レートに余裕がある場合は、データ転送率の２倍の転送率でストローブ信号を送れば、受信回路の出力データをフリップフロップ（以下、ＦＦという）で取るのにタイミングの支障はないが、通常、伝送線路の性能を十分活かすため、データ転送率は、保障できる最高転送率になる。従って、ストローブ信号転送率は、データ最高転送率の２倍にできず、データ最高転送率と等しくなる。故に、受信回路の出力データをＦＦで取るためには、ＦＦのクロック周波数は、ストローブ信号の転送率の２倍が必要になる。２倍のクロック周波数を生成するには、ストローブ信号を受信回路Ｒｘ５Ｂに入力し、受信回路Ｒｘ５Ｂの出力ｏｕｔから、図１２に示したようにDelay locked loop （ＤＬＬ）回路１２Ａに信号を入力し、このＤＬＬ回路１２Ａの各遅延素子から、０度、９０度、１８０度、２７０度の位相の異なる信号を出力する。その４つの９０度ずつ位相シフトした信号を図１３（ａ）のような２倍周波数生成回路１３Ａの各入力端子に入力することにより、その出力は２倍の周波数となる。
【０１０９】
図１３（ｂ）にその２倍周波数生成回路１３Ａのシミュレーション波形を示す。出力信号は、入力信号の２倍の周波数になっていることが判る。その受信回路Ｒｘ５Ｂの出力ＯＵＴは、図５に示したような受信回路Ｒｘ５Ｂを用い、その出力信号ＯＵＴを下記で示すような装置で再度受信することにより、高速且つ面積効率が向上できる。本提案での基本となるＦＦには、特許文献（国際公開第２００７／０４６３６８号パンフレット）記載の多入力セレクター機能付のＦＦを用いる。
【０１１０】
次に、ストローブ信号が差動である場合に関して述べる。図２３は、差動型分周回路２３である。差動型分周回路２３に記載の端子名ｃｋ、ｃｋｂにそれぞれストローブ信号の差動対を入力し、位相が０度、９０度、１８０度、２７０度の信号を生成する。これらの信号線を用いて、図１４のカウンター出力信号を生成する。例えば、フリップフロップ２６Ｉ３１がメタステーブルなどを起こすなど、精度が出ない場合には、図２４のような位相調整回路２４を用い位相度の粒度を増やすと良い。例えば、図２３の差動型分周回路２３の出力信号の０度と９０度とのクロックを入力することにより、その位相の半分、つまり４５度のクロック出力が可能となる。その位相（４５度）を生成する際には、回路遅延が発生するため、基準になる位相（０度）の出力信号は、図２４の両方の入力に０度のクロックを入力し、０度のクロックを出力することにより、可能である。図２４のような回路を差動型分周回路２３の出力に接続することにより、図１４のカウンターの出力の位相差は、０度、９０度、１８０度、２７０度のセットと、４５度、１３５度、２２５度、３１５度のセットとを持つことができる。何れのセットを用いるかは、半導体集積回路の電源電圧変動や温度変動に応じて切り替えれば良い。切り替え方法は、本来のデータアクセスを行う時前の状態で、ダミーデータを送受信できるかどうかをチェックし、チェックしてできたセットになるように、セット切り替えの制御信号を選択すれば良い。尚、この例では、２セットの例を示したが、位相度の解像度を増やせば、より高精度な送受信が可能となる。
【０１１１】
図１４は、ソースシンクロナス方式を採用した時の受信部のコア２６Ａ中のＦＩＦＯ回路２６Ｋを示した図である。
【０１１２】
ＦＩＦＯ回路２６Ｋは、図１３（ａ）で述べた２倍周波数生成回路１３Ａの出力信号ＯＵＴ２［３：０］でデータ転送数をカウントするカウンター２６Ｌ１、コアクロックでコアクロックの数をカウントするカウンター２６Ｌ２、特許文献（国際公開第２００７／０４６３６８号パンフレット）記載の多入力セレクター付ＦＦ ２６Ｉ３１ ［３：０］、多入力セレクター付ＦＦ回路２６Ｉ３２からなる。カウンター２６Ｌ１から出力される４本の信号はデジタル信号であり、それらの信号のそれぞれの立ち上がり、立ち下りエッジは、ストローブ信号の転送率の１／４毎に出現する。カウントするカウンター２６Ｌ２から出力される４本の信号はデジタル信号であり、Ｈｉを示す期間はそれぞれオーバーラップせず、コアクロック信号の転送率の１／４毎に出現する。多入力セレクター付ＦＦ ２６Ｉ３１ ［３：０］は、受信回路の出力ＯＵＴ［３：０］からデータが入力され、バス切り替え制御信号が多入力セレクター付ＦＦ ２６Ｉ３１のポートＳ［３：０］に入力され、ポートＳ［３：０］の信号によって入力データを選択する。ＦＦ ２６Ｉ３１ ［３：０］のクロックは、カウンター２６Ｌ１から４本の出力信号のいずれかが入力され、その４本のうち一本がイネーブルとなり、そのイネーブルになっている多入力セレクター付ＦＦ ２６Ｉ３１ ［３：０］のみデータが取り込まれる。各多入力セレクター付ＦＦ ２６Ｉ３１ ［３：０］の出力は、カウンター２６Ｌ２からの出力信号を選択信号Ｓ［３：０］とする多入力セレクター付ＦＦ回路２６Ｉ３２で４個のうち１個のデータが選択され、コアクロックにより、多入力セレクター付ＦＦ回路２６Ｉ３２にデータが取り込まれる。ソースシンクロナス方式の場合、コアクロックの代わりに、データ転送ストローブを用いると、データ転送のタイミングマージンは、コアとデータ転送ストローブ間のクロックスキューに依存しなくなり、よりデータ受信動作が安定なインターフェイスが構築できる。また、データ転送の周期がコアの動作周期より短い場合は、多入力セレクター付ＦＦ回路２６Ｉ３２を介さず、そのまま多入力セレクター付ＦＦ回路２６Ｉ３１の出力をコアロジックへ転送する。この場合、ＦＩＦＯの段数（多入力セレクター付ＦＦ ２６Ｉ３１ ［３：０］）は、”コアの動作周期÷データ転送の周期”で設定される。ＦＦの動作周期の限界値より、データ転送の周期が短い場合、安定した受信動作に非常に有効であり、且つ、コア間をインターフェイスする伝送線路の本数（バス本数）が削減できるので、チップの面積が削減できる効果がある。
【０１１３】
ＦＦの動作周期の限界値より、データ転送の周期が長い場合は、別のＦＩＦＯ回路構成が特許文献（国際公開第２００７／０４６３６８号パンフレット）記載の図３１の多入力ＦＦを改善した回路を用いて構成できる。この回路を図１５に示す。図１５は、受信回路出力ＯＵＴ［３：０］をデータ入力、バス切り替え信号をデータ選択信号Ｓ［３：０］に入力する構成とし、特許文献（国際公開第２００７／０４６３６８号パンフレット）記載の図３１と異なるのは、３つある。
【０１１４】
その１つ目は、ダイナミック回路２８Ａ１Ｃの制御信号Ｓ［３；０］の代わりに、カウンター２６Ｌ１の出力を入力することである。ここで、カウンター２６Ｌ１から出力される４本の信号はデジタル信号であり、図１４で示した仕様と異なり、”Ｈｉ”を示す期間はそれぞれオーバーラップせず、ストローブ信号の転送率の１／４毎に出現する。クロックＣＬＫには、図１２、図１３で述べた２倍周波数生成回路１３Ａの出力信号［３：０］のうち選択されたバスのデータ転送ストローブ４ｔｏ１信号を用いる。尚、図１４では、受信先がコア２６Ａであると指定したが、特に限定されるものではなく、階層的なバス構造の中継地点にＦＩＦＯ２６Ｋの構造を持っても構わない。
【０１１５】
階層的なバス構造の中継地点としてＦＩＦＯ２６Ｋを使用する場合は、受信回路出力の送信先、２６Ｉ３２のＱの出力は、１対多、多対１のような送受信形体でも構わない。各中継地点では、複数のＦＩＦＯ２６Ｋをもっても良い。一例を図２５に示す。図２５では、メモリ制御部は、チップ内部の４つのＦＩＦＯ２６Ｋ（ａ、ｂ、ｃ、ｄ）からデータ及びコマンドを受信し、外部のメモリに送信するＦＩＦＯ２６Ｋ（ｅ）及び外部のメモリから受信する。また、メモリ制御部は、チップ内部の４つのＦＩＦＯ２６Ｋ（ｆ、ｇ、ｈ、ｉ）へデータ及びコマンドを送信するＦＩＦＯ２６Ｋ（ｉ）を持つ。図２５のように、１対多のストーブ信号から多対１のストローブ信号を生成することが望ましい。
【０１１６】
２つ目は、ダイナミック回路２８Ａ１が複数存在（２８Ａ１Ｃ−Ａ、２８Ａ１Ｃ−Ｂ、２８Ａ１Ｃ−Ｃ、２８Ａ１Ｃ−Ｄ）することである。
【０１１７】
３つ目は、ホールド回路９０が複数存在（９０Ａ１、９０Ａ２、９０Ａ３、９０Ａ４）し、各々のホールド回路からの出力をダイナミックＦＦ回路の出力とすることである。
【０１１８】
図１５の内部のダイナミック回路とホールド回路との内部信号接続は、ダイナミック回路２８Ａ１の出力（Ａ１Ｃ−２−Ａ、Ｎ４−Ａ、Ｎ４Ｂ−Ａ（Ｎ４の反転信号をＮ４Ｂとしている））は各々のホールド回路（９０Ａ１、９０Ａ２、９０Ａ３、９０Ａ４）に入力され、ダイナミック回路（２８Ａ１Ｃ−Ａ、２８Ａ１Ｃ−Ｂ、２８Ａ１Ｃ−Ｃ、２８Ａ１Ｃ−Ｄ）の出力（Ａ１Ｃ−２−Ａ〜Ｄ、Ｎ４− Ａ〜Ｄ、Ｎ４Ｂ− Ａ〜Ｄ）は、それぞれのホールド回路（９０Ａ１、９０Ａ２、９０Ａ３、９０Ａ４）の入力信号ポートに１対１に接続されている。図１４に示す多入力セレクター付ＦＦ ２６Ｉ３１ ［３：０］の代わりに図１５のＦＦを使用することにより、素子が大幅に削減されるので、非常に面積削減効果がある。尚、カウンター２６Ｌ１から出力される信号のタイミング制約が、各々のホールド回路（９０Ａ１、９０Ａ２、９０Ａ３、９０Ａ４）のデータ保持に悪影響を与えない場合、ダイナミック回路（２８Ａ１Ｃ−Ａ、２８Ａ１Ｃ−Ｂ、２８Ａ１Ｃ−Ｃ、２８Ａ１Ｃ−Ｄ）をバイパスすることも可能であり、その場合は、ダイナミック回路（２８Ａ１Ｃ−Ａ、２８Ａ１Ｃ−Ｂ、２８Ａ１Ｃ−Ｃ、２８Ａ１Ｃ−Ｄ）を除去でき、更に面積削減効果がある。
【０１１９】
尚、図５に示す受信回路Ｒｘ５Ｂの出力ｏｕｔのノードに４つのＮＭＯＳトランジスタを用意し、ＮＭＯＳトランジスタのドレインを出力ノードに接続し、それぞれのＮＭＯＳトランジスタのゲートにＱ［３：０］の反転信号を接続することにより、受信回路Ｒｘ５Ｂの出力波形は高周波領域で減衰されることなく、次のＦＦに確実に伝えることが可能となる。これら４つのＮＭＯＳトランジスタの電流能力は異なる。
【０１２０】
（第２の実施形態）
本実施形態では、温度変動に関して信号波形のアイパターンが変動し難い補正方法に関して提案する。
【０１２１】
第１の実施の形態で述べたように、線路の特性インピーダンスＺは、線路の抵抗が無視できる周波数帯域では、（２２）式で表記される。温度に対しては誘電損失と表被効果を無視できる周波数帯域ではほとんど依存しない。例えば、終端抵抗方式の伝送線路の場合、線路の特性インピーダンスを５０ｏｈｍとすると、終端抵抗は５０ｏｈｍにすることが望ましい。特許文献１に示した図１において、仮に、基準抵抗を銅配線で形成して、その配線を集積回路に内蔵すると、集積回路の温度変動により、基準抵抗の値は変動し、温度が−４０℃から１２５℃の範囲では約２倍異なるので、終端抵抗の値も２倍異なる。つまり、温度変動により、伝送線路と終端抵抗のインピーダンスの不整合が起き、信号反射が生じるので、広い温度範囲で高速伝送の実現が難しい。
【０１２２】
本実施形態の伝送方式においての抵抗素子Ｒｇの抵抗値補正方法について述べる。
（１１）式に示した関係のＧの逆数の抵抗素子を温度Ｔの関数で示すと、
【数３０】
0005106276.tif 000031
である。（２．１）式を変形すると、
【数３１】
0005106276.tif 000032
となる。
【０１２３】
つまり、抵抗素子Ｒｇと伝送線路１Ａ１を構成する導電体の抵抗の積は、導電体のインダクタンスを容量で割った値、言い換えれば、導電体の抵抗成分が無視できる位の高周波の信号が伝播する際の導電体のインピーダンスの２乗の値となる。インダクタンスＬも容量Ｃも温度変動は非常に少ないので、温度変動によって伝送線路１Ａ１の抵抗値Ｒｇが変動した場合、抵抗素子Ｒｇの抵抗値を抵抗素子と導電体の抵抗の積が一定になるように補正すれば、伝送線路１Ａ１の温度変動による信号波形の歪みは削減できる。
【０１２４】
尚、分岐による歪みを最小限にするには、図２６（ａ）の構成であることが望ましい。図２６（ａ）は、チップを上部から見た図であり、主幹の導電体１Ａから、図中に示した符号２６ＡＡの点で３分岐され、更に、そのうちの１つの分岐先は、点２６ＡＢで再度２分岐されている構造の例である。３分岐されている地点では、主幹の導電体１Ａの特性インピーダンスがＺｏである場合、一度、特性インピーダンスをＺｏ／４になるように配線構造変化させるか、Ｚｏ／４になる抵抗を接続する。図２６（ｂ）にその配線断面構造の具体例を示す。図２６（ａ）には、３分岐のうち更に分岐される導電体１Ａ（主幹線）は、特性インピーダンスＺｏ／４に相当する抵抗を挿入し、抵抗の片側を特性インピーダンスＺｏの導電体１Ａに戻す例も示している。また、枝線は、配線長が送信信号の波長の１／４より短い場合には、そのまま特性インピーダンスをＺｏ／４にすることが望ましい。図中記号のＲｌは、終端抵抗であっても良いし、送信抵抗でも良い。これらは、導電体１Ａの特性インピーダンスと整合させることが望ましい。
【０１２５】
更に、主幹線と枝線との区別は、消費電力や消費エネルギーを考慮するならば、下記のように接続されるポートの活性化率に応じて定義することが望ましい。
【０１２６】
図２７（ａ）及び（ｂ）は、４分岐された導電体で各特性インピーダンスの異なるポートから波形を入力した場合の各端での電圧波形と消費電流値でを示す。消費電力が異なることが判る。
【０１２７】
特性インピーダンスＺｏを持つポートから入力した方が、特性インピーダンスＺｏ／４を持つポートから入力した場合よりも消費電流が少ない。従って、
１．活性化率の大きなポートが接続されている場合には、そのポートは電力消費の小さなポート、すなわち特性インピーダンスが大きな主幹線に配置する。
２．活性化率の小さなポートは、電力消費の大きなポートに配置する。すなわち支線に配置する。
【０１２８】
前記のようにすることにより、チップの電力が削減可能である。
【０１２９】
図６は、本実施形態の伝送方式においての抵抗補正方法を具体的回路で示したものである。６Ａは電流源であり、ここでは、電流Ｉｏが流れる。６Ｂも電流源であり、ここでは、電流源６Ａと同等の電流が流れる。特に同じにする必要はないが、バンドギャップ参照回路などで構成されたバイアス電圧を利用したカレントミラー回路で構成されていることが望ましい。それは、温度や電源電圧変動に対して電流源の電流値がほとんど影響を受けない、より理想的な電流源が実現できるからである。６Ｅは、伝送線路を形成する導電体と同じ導電体材料で形成された抵抗素子であり、一方がグランドに接続され、もう一方は電流源６Ｂに接続されており、そのノードは、６Ａ１である。６Ｆは、本提案の抵抗素子Ｒｇと同じデバイスで形成された抵抗素子であり、制御信号により抵抗値が可変にできる。抵抗素子６Ｆの一方はグランドに接続され、もう一方は電流源６Ａに接続されており、そのノードは６Ｂ１である。６Ｃは乗算器（乗算手段）であり、ノード６Ａ１とノード６Ｂ１の電圧値を乗算し、出力ノード６Ｃ１に出力する。６Ｄは比較器（比較手段）であり、参照電圧Ｖｒｅｆとノード６Ｃ１の電圧を比較し、その大小値をノード６Ｄ１に出力する。抵抗素子６Ｆ及び伝送線路の抵抗素子Ｒｇは、ノード６Ｄ１によって可変にできる。もし、ノード６Ｃ１の電圧値が参照電圧より高ければ、抵抗素子６Ｆの抵抗を下げ、ノード６Ｃ１の電圧値が参照電圧より低ければ、抵抗素子６Ｆの抵抗値を上げるフィードバックシステムである。ここで、参照電圧Ｖｒｅｆは、伝送線路のＬ／Ｃの値に線形な値に設定しておく。
【０１３０】
乗算器６Ｃの具体的な回路図を図７に示す。ＣＭＯＳタイプのギルバード型のアナログ乗算器６ＣＡである。ｂｉａｓ１には差動信号６Ｂ１が入力される。ｂｉａｓ２には差動信号６Ａ１が入力される。このようなアナログ乗算器を用いると、フィードバックシステムの応答性が良いし、素子数が少ないので、雑音が少なくより良好な抵抗素子Ｒｇの抵抗値の制御が可能となる。
【０１３１】
抵抗素子６ＦとＲｇの可変制御の一例の回路図を図８に示す。ＮＭＯＳトランジスタ８Ａと抵抗素子８Ｃを並列接続して抵抗を形成し、ＮＭＯＳトランジスタ８Ａのゲートをノード６Ｄ１に接続することにより、抵抗値を調整する。また、ＮＭＯＳトランジスタ８Ａの基板は、ノード８Ｂに接続され、ＮＭＯＳトランジスタ８Ａのプロセス変動や温度変動、電圧変動に関わらず同じ電流特性になるように基板制御されている。
【０１３２】
これらの基板制御方法に関しては、特許文献（特開２００４−１６５６４９号公報、特許第３８３８６５５号）などにも記載されているが、図１７に補足の一例を示す。図１７は、ＰＭＯＳトランジスタで抵抗素子Ｒｇを形成した場合の基板制御方法と、コア内部がＮＭＯＳトランジスタ側に電源遮断スイッチを有し、ＮＭＯＳトランジスタの基板が１７Ｖ３に固定されており、ＮＭＯＳトランジスタのソース電位を制御する方法を示す。
【０１３３】
１７Ｇは電源制御回路であり、１７Ａ−１はコア内部のＮＭＯＳトランジスタと同様な製造で形成されたＮＭＯＳトランジスタであり、ゲートとドレインが電流源１７Ｉｏ２に接続され、更にオペアンプＯｐ−ａｍｐ１７Ｃの入力端子に接続されている。オペアンプＯｐ−ａｍｐ１７Ｃの参照電圧は、コア内部の電源電圧１７Ｖ２である。オペアンプＯｐ−ａｍｐ１７Ｃは、ＮＭＯＳトランジスタ１７Ａ−１の飽和電流が一定になるように信号線１７Ｖｒｅｆ３２を介してＮＭＯＳトランジスタ１７Ａ−１のソース電圧を調整する。信号線１７Ｖｅｒｆ３２は、パッドＰＡＤ３とアナログスイッチＳＷ７Ａ４を介して接続され、コア内部のＮＭＯＳトランジスタの電源（接地ではない）とアナログスイッチＳＷ７Ａ６を介して接続されている。ＮＭＯＳトランジスタの電源線は、アナログスイッチＳＷ７Ａ２を介してパッドＰＡＤ２からの外部信号で出力電圧値が調整されるフューズボックスＦｕｓｅの出力端子に接続されている。フューズボックスＦｕｓｅの出力は、アナログスイッチＳＷ７Ａ８を介してパッドＰＡＤ３に接続されている。フューズボックスには、揮発性メモリ及び不揮発性メモリとフューズが含まれている。
【０１３４】
また、図１７において、１７Ｐは、ＰＭＯＳトランジスタの基板制御回路であり、１７Ａ−２はコア内部のＰＭＯＳトランジスタと同様な製造で形成されたＰＭＯＳトランジスタであり、ゲートとドレインが電流源１７Ｉｏ１に接続され、更にオペアンプＯｐ−ａｍｐ１７Ｂの入力端子に接続されている。オペアンプＯｐ−ａｍｐ１７Ｂの参照電圧は、コア内部の電源電圧１７Ｖ１である。オペアンプＯｐ−ａｍｐ１７Ｂは、ＰＭＯＳトランジスタ１７Ａ−２の飽和電流が一定になるように信号線１７Ｖｒｅｆ３１を介してＰＭＯＳトランジスタ１７Ａ−２の基板電圧を調整する。信号線１７Ｖｅｒｆ３１は、パッドＰＡＤ１とアナログスイッチＳＷ７Ａ３を介して接続され、コア内部のＰＭＯＳトランジスタ基板とはアナログスイッチＳＷ７Ａ５を介して接続される。ＰＭＯＳトランジスタ基板は、アナログスイッチＳＷ７Ａ１を介してパッドＰＡＤ２からの外部信号で制御されるフューズボックスＦｕｓｅの出力端子に接続されている。フューズボックスＦｕｓｅの出力は、アナログスイッチＳＷ７Ａ７を介してパッドＰＡＤ１に接続されている。これら、電源制御、基板制御は、スイッチＳＷ７Ａ１〜ＳＷ７Ａ８により、２通り以上の使用方法が実現できるが、ここでは、２つの効果的な方法を説明する。
【０１３５】
一つは、スイッチＳＷ７Ａ１、ＳＷ７Ａ２を非導通状態にし、スイッチＳＷ７Ａ５、ＳＷ７Ａ６を導通状態にし、アダプティブにコア内部の電源と基板を制御する方法がある。これは、プロセス劣化変動や温度変動、電圧変動の瞬時の変動に対して応答が可能であり、高精度に制御できる。
【０１３６】
もう一つは、コアが動作する前に、スイッチＳＷ７Ａ３、ＳＷ７Ａ４を導通状態にし、スイッチＳＷ７Ａ２、８、ＳＷ７Ａ３、７を非導通状態にし、つまり、出荷時やコア停止している際、パッドＰＡＤ１、３を介して信号線の電圧１７Ｖｒｅｆ３１、１７Ｖｒｅｆ３２の情報を出力し、その電圧値と同じ値になるようにフューズボックスＦｕｓｅを外部からパッドＰＡＤ２を介して調整し、その後、スイッチＳＷ７Ａ３、５、ＳＷ７Ａ４、６を非導通状態にし、スイッチＳＷ７Ａ２、８、ＳＷ７Ａ３、７を導通状態にし、電源制御回路１７Ｇ及び基板制御回路１７Ｐの供給電力を遮断する方法がある。これは、プロセス製造のばらつきを調整できる。温度変動、電圧変動に対しては、チップの温度が変わった情報を温度検知回路などで検知し、ある範囲以内では、コアを停止せず、ある範囲を超えれば、コアを停止させて、電源と基板制御回路を動作させる。電圧変動も同様に電圧変動検知回路で制御される。また、電圧に関しては、コア内部の電源電圧及び基板電圧値を替える外部からの命令が発行された段階で、コアを停止させて、電源と基板制御回路を動作させる。アダプティブより精度は劣るが、より頑強な方法であるし、コア動作時、制御回路１７Ｐ、１７Ｇの電力を消費しないので、低消費電力化が図れる。
【０１３７】
図６の説明に戻るが、尚、ノード６Ａ１やノード６Ｂ１の間にＡ−Ｄ変換器を挿入し、乗算器６Ｃの変わりにデジタル乗算器を用いても良い。また、比較器６Ｄもデジタル比較器でも良い。その場合は、ノード６Ｃ１と参照電圧Ｖｒｅｆをデジタル値で複数のビット列で示す。可変抵抗素子６Ｆや抵抗素子ＲｇもＭＯＳトランジスタなどを並列に接続した構成にし、ノード６Ｄ１をバスにしてデジタル値でＭＯＳトランジスタをスイッチ制御しても良い。
【０１３８】
尚、参照電圧Ｖｒｅｆに関しては、より精度を高めるならば、伝送線路１Ａ１を構成する導電体１Ａの容量値Ｃと抵抗値ＲのＣＲ時定数と導電体１Ａの周りを囲んだ誘電材料の誘電率により、参照電圧Ｖｒｅｆを決定する。時定数ＣＲは、伝送線路１Ａ１に分布定数を考慮しなくて良いくらいの緩やかに遷移する電圧波形を伝送線路１Ａ１に印加し、その到着時間を集積回路内蔵のＤＬＬなどを用いて測定すれば、時定数が決定される。抵抗値Ｒは、電流源と電圧値からＤＣ状態での抵抗値が算出される。これにより、容量Ｃが算出される。また、導電体１ＡのインダクスタンスＬの値は、（１３）式により、算出される。この値を信号が高速に伝送線路１Ａ１を伝播する前に、参照電圧Ｖｒｅｆに設定することにより、オンチップ内の伝送線路１Ａ１のプロセス変動、温度変動に対応した正確な装苛抵抗の抵抗値が実現できる。このことにより、どのような温度、プロセス条件でも、高速伝送でも波形の振幅は一定となり、安定な信号伝送が可能となる。
【０１３９】
更に、アダプティブにこれらを制御するか、Ｆｕｓｅボックスなどで制御するかは、図１７で述べたようなアナログスイッチとＦｕｓｅボックス及びパッドＰＡＤ、フィードバックシステムの電力遮断回路を用意することにより実現できる。
この提案方式の効果を以下に述べる。
【０１４０】
コンダクタンスつまり、抵抗素子Ｒｇの抵抗値の逆数が、Δ変動すると、（２．３）式のように表記される。
【数３２】
0005106276.tif 000033
【０１４１】
先の（１１）、（１２）式より与えられた減衰定数αは、（２．３）式を用いて、テイラー展開すると、
【数３３】
0005106276.tif 000034
となる。
【０１４２】
抵抗Ｒの変動は、導電体１Ａに銅を使用すると、２７℃と１２５℃での温度差で、１．３４３倍である。Ｚ＝５０［ｏｈｍ］、Ｒ＝５０［ｏｈｍ］を代入し、温度−４０℃から１２５℃までの抵抗変動を考慮すると、アイの減衰定数は５０％変動する。更に特性インピーダンスは、１０％変動してしまう。どちらが波形に歪みの主要因かといえば、特性インピーダンスである。特性インピーダンスの変動は、終端抵抗に温度変動がないと仮定すると、信号波形の反射に影響する。従って波形歪みを起してしまうからである。図３３に本補正方式を用いない場合（ｗ／Ｏ）と、用いた場合（ｗｉｔｈ）との、横軸が温度、縦軸が特性インピーダンスのグラフを示す。図３３から判るように、本実施形態を用いると、温度に対して特性インピーダンスが変動していないことが判る。つまり、本実施形態により波形歪みが削減可能となる。更に、参照電圧Ｖｒｅｆも導電体１Ａのプロセス変動値を反映した電圧値を用いるならば、伝送線路１Ａ１を伝播する信号は、プロセス、温度変動に依存しない無歪な信号波形とすることが可能となる。以上述べたように、少ない回路規模を伝送線路１Ａ１に付加することにより、信号波形の歪をより削減可能となる。
【０１４３】
（実施形態の応用例）
図１８は、本発明に係る電子装置を備えた通信装置の概観を示す。携帯電話５００は、ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２を備えている。ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２は、本発明に係る電子装置を有する半導体集積回路である。本発明に係る電子装置は従来よりも高速に情報を伝送でき、且つ従来よりも少ない消費電力で動作可能であるので、ベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２並びにこれらを備えた携帯電話５００についてもまた低電力動作が可能となる。更に、携帯電話５００が備えている半導体集積回路であってベースバンドＬＳＩ５０１及びアプリケーションＬＳＩ５０２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る電子装置とすることによって、前記と同様の効果を得ることができる。
【０１４４】
図１８のチップ５０１、５０２の周辺は、例えば、図２８の携帯電話装置の系では、アナログチップ、デジタルチップなどのような統合チップなどのチップであり、アンテナ、電源ＩＣメモリ、カメラ、ＬＣＤなどに接続されている。
【０１４５】
尚、本発明に係る電子装置を備えた通信装置は、携帯電話に限定されるべきではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
【０１４６】
図１９は、本発明に係る電子装置を備えた情報再生装置の概観を示す。光ディスク装置５１０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ５１１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ５１２とを備えている。そして、メディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２は、本発明に係る電子装置を有する半導体集積回路である。本発明に係る電子装置は従来よりも高速に情報を伝送でき且つ従来よりも少ない消費電力で動作可能であるので、メディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２並びにこれらを備えた光ディスク装置５１０もまた低電力動作が可能となる。更に、光ディスク装置５１０が備えている半導体集積回路であってメディア信号処理ＬＳＩ５１１及び誤り訂正・サーボ処理ＬＳＩ５１２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る電子装置とすることによって、前記と同様の効果を得ることができる。
【０１４７】
図１９のチップ５１１、５１２は、例えば、図２９に示したディスク再録画装置では、ＦＥＰ、ＦＥ＋ＢＥの統合チップであって、ＨＤやＦｌａｓｈ ＡＶ ＩＯ Ｓｕｂ ｆｉｅｌｄ（ＡＶ ＩＯ ＳＵＢＦ）や、ＨＡ（ヘッドアンプ）、ＬＤＤなどに接続されている。
【０１４８】
尚、本発明に係る電子装置を備えた情報再生装置は、光ディスク装置に限定されるべきではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。すなわち、本発明によって、情報が記録されたメディアの別を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
【０１４９】
図２０は、本発明に係る電子装置を備えた画像表示装置の概観を示す。テレビジョン受像機５２０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ５２１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ５２２とを備えている。そして、画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２は、本発明に係る電子装置を有する半導体集積回路である。本発明に係る電子装置は従来よりも高速に情報を伝送でき且つ従来よりも少ない消費電力で動作可能であるので、画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２並びにこれらを備えたテレビジョン受像機５２０もまた低電力動作が可能となる。更に、テレビジョン受像機５２０が備えている半導体集積回路であって画像・音声処理ＬＳＩ５２１及びディスプレイ・音源制御ＬＳＩ５２２以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る電子装置とすることによって、前記と同様の効果を得ることができる。
【０１５０】
図２０のチップ５２１、５２２は、例えば、図３０に示したデジタルＴＶ装置の復調器、ＤＴＶ−ＳＯＣである。その周辺は、地上デジタルチューナ、衛星デジタルチューナ、Ｂ−ＣＡＳカード、ＳＤ、メモリ、Ｓｕｂ−Ｆｉｅｌｄ、Ｓｃａｎ Ｄｒｉｖｅｒなどに接続されている。
【０１５１】
図２８、図２９及び図３０に用いられるチップ内の構成とインターフェイスを総合的に示した図を図３１に記載する。図３１は、ヘテロジニアスプロセッサとその周辺の一例である。メモリ制御部と各コア（ＡＶ／ＩＯ、ＣＰＵ、信号処理、ストリームＩＯ）との間でデータが本発明の導電体１Ａ、１Ｂにより通信される。ＡＶ／ＩＯは、画像や音声制御用の機能ブロックである。ＣＰＵは、ユーザーインターフェイスの機能ブロックである。信号処理は、画像や音声の圧縮伸張などの機能ブロックである。ストリームＩＯは、外部からの画像データや音声データを取り込んだり、そのデータをセキュリティー管理する機能ブロックである。
【０１５２】
本発明は、ヘテロジニアスプロセッサ以外にも適用できる。図３２はマルチコアを６４個搭載した例である。同図は、外部メモリとメモリ制御部とは、１ＴＢｙｔｅ／ｓでアクセスした場合に、メモリ制御部から各コアへ２５本の本発明の導電体１Ａ、１Ｂを供給している図である。
【０１５３】
尚、本発明に係る電子装置を備えた画像表示装置は、テレビジョン受像機に限定されるべきではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。すなわち、本発明によって、情報の伝送方法の別を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
【０１５４】
図２１は、本発明に係る電子装置を備えた電子装置の概観を示す。デジタルカメラ５３０は、本発明に係る電子装置を有する半導体集積回路である信号処理ＬＳＩ５３１を備えている。本発明に係る電子装置は従来よりも少ない消費電力で動作可能であるので、信号処理ＬＳＩ５３１及びこれを備えたデジタルカメラ５３０もまた低電力動作が可能となる。更に、デジタルカメラ５３０が備えている半導体集積回路であって信号処理ＬＳＩ５３１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る電子装置とすることによって、前記と同様の効果を得ることができる。
【０１５５】
尚、本発明に係る電子装置を備えた電子装置は、デジタルカメラに限定されるべきではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。そして、本発明によって、電子装置全般について消費電力低減の効果を得ることができる。
【０１５６】
図２２は、本発明の電子装置を備えた電子制御装置及びその電子制御装置を備えた移動体の概観を示す。自動車５４０は、電子制御装置５５０を備えている。電子制御装置５５０は、本発明に係る電子装置を有する半導体集積回路であって、自動車５４０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ５５１を備えている。また、自動車５４０は、ナビゲーション装置５４１を備えている。ナビゲーション装置５４１もまた電子制御装置５５０と同様に、本発明に係る電子装置を有する半導体集積回路であるナビゲーション用ＬＳＩ５４２を備えている。
【０１５７】
本発明に係る電子装置は従来よりも少ない消費電力で動作可能であるので、エンジン・トランスミッション制御ＬＳＩ５５１及びこれを備えた電子制御装置５４０もまた低電力動作が可能となる。同様に、ナビゲーションＬＳＩ５４２及びこれを備えたナビゲーション装置５４１もまた低電力動作が可能となる。更に、電子制御装置５５０が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ５５１以外のものについても、当該半導体集積回路が備える論理回路を本発明に係る電子装置とすることによって、前記と同様の効果を得ることができる。ナビゲーション装置５４１についても同様のことが言える。そして、電子制御装置５５０の低消費電力化によって、自動車５４０における消費電力も低減することができる。
【０１５８】
尚、本発明に係る電子装置を備えた電子制御装置は、前記のエンジンやトランスミッションを制御するものに限定されるべきではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。そして、本発明によって、そのような電子制御装置について消費電力低減の効果を得ることができる。
【０１５９】
また、本発明に係る電子装置を備えた移動体は、自動車に限定されるべきではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。そして、本発明によって、そのような移動体について消費電力低減の効果を得ることができる。
【産業上の利用可能性】
【０１６０】
以上説明したように、本発明の電子装置は、特に信号が伝送される場合の信号劣化が少なく、送信回路受信回路は小面積で済むので、ＩＣカードや、モバイル用途向けのバッテリ駆動の製品、例えば、ノートＰＣ、携帯電話、携帯音楽プレーヤなどに有用である。
【図面の簡単な説明】
【０１６１】
【図１】本発明に係る伝送線路を示す図である。
【図２（ａ）】同伝送線路の送受信回路及び抵抗の配置を示す図である。
【図２（ｂ）】図２（ａ）の回路においてＴＲＸ０から擬似乱数ビット列を送信した場合のシミュレーション波形を示す図である。
【図２（ｃ）】図２（ａ）の回路においてＴＲＸ３から擬似乱数ビット列を送信した場合のシミュレーション波形を示す図である。
【図２（ｄ）】図２（ａ）のｉｎ０のノードと導電体１Ｂとの間、及び、ｏｕｔ６のノードと導電体１Ｂとの間に終端抵抗（５０Ω）を挿入した場合の、各々のノードのアイパターンを示す図である。
【図３（ａ）】同伝送線路を含む電子装置の概略構成図である。
【図３（ｂ）】メモリ制御部３Ｂ１Ａ、３Ｂ２Ａのインターフェイスの機能の一例を示すを示す図である。
【図４】同電子装置の伝送線路の断面図である。
【図５】同電子装置の伝送線路の送信回路、受信回路及び抵抗回路を示す図である。
【図６】同電子装置の伝送線路の抵抗調整回路を示す図である。
【図７】同抵抗調整回路に備える積算回路を示す図である。
【図８】同電子装置の伝送線路の抵抗の詳細を示す図である。
【図９】同電子装置の伝送線路の物理配置図である。
【図１０】同伝送線路の断面を示す物理配置図である。
【図１１（ａ）】同伝送線路を上部から見た物理配置図である。
【図１１（ｂ）】コアのグローバル電源層が他と分離されている場合の本発明の実施形態を示す図である。
【図１２】同電子装置のＤＬＬ回路の内部構成の概略構成図である。
【図１３（ａ）】同電子装置の２倍周波数生成回路の概略構成を示す図である。
【図１３（ｂ）】同２倍周波数生成回路のシミュレーション波形を示す図である。
【図１４】同電子装置のソースシンクロナス受信部の概略構成図である。
【図１５】同電子装置の受信部の他の内部構成の概略図である。
【図１６】同電子装置の集積回路内の伝送線路の断面図である。
【図１７】同電子装置の基板制御回路及び電源制御回路の内部構成を示す概略図である。
【図１８】同電子装置を備えた通信装置の概観図である。
【図１９】同電子装置を備えた情報再生装置の概観図である。
【図２０】同電子装置を備えた画像表示装置の概観図である。
【図２１】同電子装置を備えた電子装置の概観図である。
【図２２】同電子装置を備えた電子制御装置及びその電子制御装置を備えた移動体の概観図である。
【図２３】差動型分周回路を示す図である。
【図２４】位相調整回路を示す図である。
【図２５】階層的なバス構造の中継地点としてＦＩＦＯ２６Ｋを使用する場合の適用例を示す図である。
【図２６（ａ）】導電体１Ａの分岐の詳細図を示す図である。
【図２６（ｂ）】配線断面構造の具体例を示す図である。
【図２７（ａ）】４分岐された導電体で各特性インピーダンスの異なるポートの１つから波形入力した場合の各端部での電圧波形と消費電流値とを示す図である。
【図２７（ｂ）】４分岐された導電体で各特性インピーダンスの異なるポートの他の１つから波形入力した場合の各端部での電圧波形と消費電流値とを示す図である。
【図２８】携帯電話装置の系を示す図である。
【図２９】ディスク再録画装置の、ＦＥＰ、ＦＥ＋ＢＥの統合チップを示す図である。
【図３０】デジタルＴＶ装置の復調、ＤＴＶ−ＳＯＣを示す図である。
【図３１】本発明を適用したヘテロジニアスプロセッサとその周辺の構成の一例を示す図である。
【図３２】マルチコアを６４個搭載の場合に本発明を適用した図である。
【図３３】本補正方式を用いない場合（ｗ／Ｏ）と用いた場合（ｗｉｔｈ）の横軸が温度、縦軸が特性インピーダンスのグラフを示す図である。
【図３４】本装荷式を適用した場合と適用しない場合のグラフ図２Ｄ追加を示す図である。
【符号の説明】
【０１６２】
１Ａ１               伝送線路
１Ａ                導電体
１Ｂ                導電体（リターンパス）
Ｔｘ５Ａ             送信回路（送信手段）
Ｒｘ５Ｂ             受信回路（受信手段）
Ｒｇ、Ｒｇ５Ｃ         抵抗素子
６Ｃ                乗算器（積算手段）
６Ｄ                比較器（比較手段）
【図１】
0005106276.tif 000035
【図２（ａ）】
0005106276.tif 000036
【図２（ｂ）】
0005106276.tif 000037
【図２（ｃ）】
0005106276.tif 000038
【図２（ｄ）】
0005106276.tif 000039
【図３（ａ）】
0005106276.tif 000040
【図３（ｂ）】
0005106276.tif 000041
【図４】
0005106276.tif 000042
【図５】
0005106276.tif 000043
【図６】
0005106276.tif 000044
【図７】
0005106276.tif 000045
【図８】
0005106276.tif 000046
【図９】
0005106276.tif 000047
【図１０】
0005106276.tif 000048
【図１１（ａ）】
0005106276.tif 000049
【図１１（ｂ）】
0005106276.tif 000050
【図１２】
0005106276.tif 000051
【図１３（ａ）】
0005106276.tif 000052
【図１３（ｂ）】
0005106276.tif 000053
【図１４】
0005106276.tif 000054
【図１５】
0005106276.tif 000055
【図１６】
0005106276.tif 000056
【図１７】
0005106276.tif 000057
【図１８】
0005106276.tif 000058
【図１９】
0005106276.tif 000059
【図２０】
0005106276.tif 000060
【図２１】
0005106276.tif 000061
【図２２】
0005106276.tif 000062
【図２３】
0005106276.tif 000063
【図２４】
0005106276.tif 000064
【図２５】
0005106276.tif 000065
【図２６（ａ）】
0005106276.tif 000066
【図２６（ｂ）】
0005106276.tif 000067
【図２７（ａ）】
0005106276.tif 000068
【図２７（ｂ）】
0005106276.tif 000069
【図２８】
0005106276.tif 000070
【図２９】
0005106276.tif 000071
【図３０】
0005106276.tif 000072
【図３１】
0005106276.tif 000073
【図３２】
0005106276.tif 000074
【図３３】
0005106276.tif 000075
【図３４】
0005106276.tif 000076