(57)【特許請求の範囲】
【請求項１】
画素が行列状に配列された画素部と、
前記画素部の列に対応して設けられた複数の可変ゲイン手段と、を有し、
前記複数の可変ゲイン手段は、外部から入力されるゲイン制御信号に応じて、それぞれ前記画素部の複数の画素を含む第１画素群と第２画素群との画素からの信号を、前記画素群毎にゲインを異ならせて増幅し、
前記第１および第２画素群は、前記画素部において重なる領域を有し、かつ、互いに排他的な行に属する前記画素からなり、
さらに、前記第２画素群に含まれる２つの画素の行の間に、前記第１画素群に含まれる画素の行を有し、
前記第１画素群の画素からの信号と前記第２画素群の画素からの信号とを、異なるフレームで読み出す
ことを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子であって、前記画素部と前記可変ゲイン手段とが同一の半導体基板上に設けられていることを特徴とする固体撮像素子。
【請求項３】
外部から入力される信号に基づいて前記画素をリセットすることで該画素の電荷蓄積時間の開始を制御する電荷蓄積制御手段をさらに有することを特徴とする請求項１又は２に記載の固体撮像素子。
【請求項４】
請求項３に記載の固体撮像素子であって、前記電荷蓄積制御手段は、前記画素部及び前記可変ゲイン手段と同一の半導体基板上に設けられていることを特徴とする固体撮像素子。
【請求項５】
前記可変ゲイン手段で増幅された信号を外部に出力する出力部をさらに備えた請求項１乃至４のいずれか一項に記載の固体撮像素子と、
前記複数の可変ゲイン手段にゲイン制御信号を供給する制御手段と、
を有することを特徴とする撮像システム。
【請求項６】
前記可変ゲイン手段で増幅された信号を外部に出力する出力部をさらに備えた請求項３又は４に記載の固体撮像素子と、
前記複数の可変ゲイン手段にゲイン制御信号を供給する制御手段と、
前記制御手段が前記電荷蓄積制御手段に信号を入力し、入力された信号に基づいて前記画素の電荷蓄積時間の開始を制御することを特徴とする撮像システム。
【請求項７】
前記画素を行単位で走査し、走査する行に前記第１及び第２画素群の画素が含まれる場合に、
前記制御手段は一方の画素群の画素からの信号を前記出力部から出力させてから他方の画素群の画素からの信号を出力させるまでの期間に前記ゲイン制御信号を前記可変ゲイン手段に供給してゲインを異ならせることを特徴とする請求項５または６に記載の撮像システム。
【請求項８】
前記第１及び第２画素群のそれぞれの平均的な輝度に応じた輝度信号を出力する処理手段を有し、
前記制御手段は、前記輝度信号に応じて可変ゲイン手段にゲイン制御信号を供給することを特徴とする請求項５乃至７のいずれか一項に記載の撮像システム。
【請求項９】
前記制御手段は、前記画素からの信号を前記出力部から出力させてから、次に同じ画素からの信号を前記出力部から出力させるまでの期間に、前記電荷蓄積制御手段に信号を供給して画素をリセットさせることを特徴とする請求項６乃至８のいずれか一項に記載の撮像システム。
【請求項１０】
前記制御手段は、前記第１画素群は画素部の全体から第１の密度で画素から信号を出力させ、前記第２画素群は画素部の一部から前記第１の密度よりも高い第２の密度で画素から信号を出力させることを特徴とする請求項５乃至９のいずれか一項に記載の撮像システム。
【請求項１１】
画素が行列状に配列された画素部と、
前記画素部の列に対応して設けられた複数の可変ゲイン手段と、を有する固体撮像素子の駆動方法であって、
前記画素部の複数の画素を含む第１画素群と第２画素群との画素を有し、
前記第１および第２画素群は、前記画素部において重なる領域を有し、かつ、互いに排他的な行に属する前記画素からなり、
さらに、前記第２画素群に含まれる２つの画素の行の間に、前記第１画素群に含まれる画素の行を有し、
前記第１画素群の画素からの信号と前記第２画素群の画素からの信号とを、異なるフレームで読み出すとともに、
前記画素群毎に異なるゲインで増幅するように前記可変ゲイン手段を制御することを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びこれを用いた撮像システムに関し、特に撮像面内の画像の明るさを制御する固体撮像素子に関する。
【背景技術】
【０００２】
被写体を撮像する場合、被写体に対する光源条件などによって撮像面内に明るい領域と暗い領域とが存在することがある。このような撮像条件における撮像装置の露光制御を行う技術としては、特許文献１や特許文献２に挙げるものがある。
【０００３】
特許文献１の固体撮像装置は、センサのカラム領域部に、各画素信号の大きさを独立に検出し、この信号の大きさに対して独立にゲインを設定する機能を設けている。
【０００４】
また、特許文献２には、所定の間引き率で読み出すスキップモードと、ある領域の画素を間引かずに読み出すブロックモードとを切り換え、両モードの間で読み出す画素数が異なる場合にはセンサ外の処理部でゲインを調整することが開示されている。
【０００５】
また、特許文献３には、スキップモードで読み出した画像と、ブロックモードで読み出した画像とを１フレーム毎に交互にセンサから出力することが開示されている。
【特許文献１】特開２００４−１５７０１号公報
【特許文献２】特開２００１−１４５００５号公報
【特許文献３】特開平９−２１４８３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般に、撮像素子を用いて撮像する場合、撮像面内で輝度は均一ではなく、輝度の高い領域と低い領域とが存在するが、それぞれの領域内では概ね同程度の輝度を有することが多い。このような場合に、特許文献１のように画素毎にゲインを調整すると、処理が煩雑になり、消費電力も増大してしまうので好ましくない。また、特許文献１のように信号処理を行う回路を撮像素子内に設けるとチップサイズの増大も招き、小型化への要求を満足できないおそれがある。
【０００７】
また、特許文献３のようにセンサの外部でゲイン調整を行う場合には、ゲイン調整部に至るまでの経路でノイズが重畳される可能性が増大し、信号のＳＮ比が低下するおそれがある。
【０００８】
特許文献２では、ゲインを調整することは開示されておらず、撮像面内の一部の領域における輝度が著しく異なる領域があると、その領域の信号から得られる画像が飽和して白くなったり、著しく暗くなってしまったりすることが考えられ、良好な画像が得られない。
【０００９】
本発明の目的は、撮像面内に輝度の異なる領域がある場合にも、撮像素子のチップサイズが増加することを抑制しつつ、煩雑な処理を行わずに、センサの消費電力の増大を抑制しつつ、さらにＳＮ比の低下を抑制した良好な画像を得ることができる固体撮像素子、撮像システム及び固体撮像素子の駆動方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するための本発明の一側面は、画素が行列状に配列された画素部と、前記画素部の列に対応して設けられた複数の可変ゲイン手段と、を有し、前記複数の可変ゲイン手段は、外部から入力されるゲイン制御信号に応じて、それぞれ前記画素部の複数の画素を含む第１画素群と第２画素群との画素からの信号を、前記画素群毎にゲインを異ならせて増幅し、前記第１および第２画素群は、前記画素部において重なる領域を有し、かつ、互いに排他的な行に属する前記画素からなり、さらに、前記第２画素群に含まれる２つの画素の行の間に、前記第１画素群に含まれる画素の行を有し、前記第１画素群の画素からの信号と前記第２画素群の画素からの信号とを、異なるフレームで読み出すことを特徴とする固体撮像素子である。
【００１１】
また、上記課題を解決するための本発明の別の側面は、前記可変ゲイン手段で増幅された信号を外部に出力する出力部をさらに備えた上述の固体撮像素子と、前記複数の可変ゲイン手段にゲイン制御信号を供給する制御手段と、を有することを特徴とする撮像システムである。
【００１２】
また、上記課題を解決するための本発明の更に別の側面は、画素が行列状に配列された画素部と、
前記画素部の列に対応して設けられた複数の可変ゲイン手段と、を有する固体撮像素子の駆動方法であって、
前記画素部の複数の画素を含む第１画素群と第２画素群との画素を有し、前記第１および第２画素群は、前記画素部において重なる領域を有し、かつ、互いに排他的な行に属する前記画素からなり、さらに、前記第２画素群に含まれる２つの画素の行の間に、前記第１画素群に含まれる画素の行を有し、前記第１画素群の画素からの信号と前記第２画素群の画素からの信号とを、異なるフレームで読み出すとともに、前記画素群毎に異なるゲインで増幅するように前記可変ゲイン手段を制御することを特徴とする固体撮像装置の駆動方法である。
【発明の効果】
【００１３】
本発明に係る固体撮像素子及びこれを用いた撮像システムよれば、撮像面内に輝度の異なる領域がある場合にも、撮像素子のチップサイズが増加することを抑制しつつ、煩雑な処理を行わずに、センサの消費電力の増大を抑制しつつ、さらにＳＮ比の低下を抑制した良好な画像を得ることができる。
【発明を実施するための最良の形態】
【００１４】
（第１実施例）
図１乃至４を用いて本発明に係る第１実施例を説明する。図１は、本発明の第１実施例に係る固体撮像素子の一例を示す模式図である。図中の各構成は同一の半導体基板上に設けられている。
【００１５】
固体撮像素子１００の画素部１０には、画素１が行列状に配列されている。同じ行の画素１は、制御線Ｖ１、Ｖ２、・・・、Ｖｎによって共通に接続されており、垂直走査回路６０からの信号を受けて、同じタイミングで垂直信号線ＶＳ１、ＶＳ２、・・・、ＶＳｎに信号を読み出される。垂直信号線ＶＳ１、ＶＳ２、・・・、ＶＳｎに読み出された信号は、各垂直信号線に設けられた、ゲイン可変の増幅器を含む、可変ゲイン手段であるゲイン回路２０に入力される。増幅器のゲインは、外部から入力されるゲイン制御信号である信号φＧによって設定される。ゲイン回路２０の各増幅器に対応して設けられたメモリを含むメモリ回路３０は、ゲイン回路２０の増幅器で増幅された信号を一時的に保持する。メモリ回路３０のメモリは、水平走査回路４０によって順次走査され、出力部である出力アンプ５０を介して固体撮像素子１００から出力される。図中のφＶ１、φＧ、φＭ、φＨはそれぞれ、対応する回路の駆動を制御するための信号である。実際には複数の信号からなるものもあるが、簡単のために１つの信号として表している。
【００１６】
図１の固体撮像素子１００の画素部１０に対応した撮像面の模式図を図２に示す。図３は、図２で示される撮像面を走査するときのタイミング及びゲインの変化を示す図である。
【００１７】
図２において、領域Ｗは、後述する記録系・通信系に記録される撮像面の全体を示し、領域Ｃは、領域全体として平均的な輝度を持つ領域であり、この領域の画素をここでは第１画素群とする。領域Ａは領域Ｃと比較して、その領域の全体的な輝度が高い高輝度領域であり、領域Ｂは領域Ｃと比較して、その領域の全体的な輝度が低い低輝度領域である。ここでは領域Ａ及びＢの画素を第２画素群とする。図中の行Ｈａは、高輝度領域Ａを含む画素の行（画素行）を、行Ｈｂは、低輝度領域Ｂを含む画素行をそれぞれ示している。
【００１８】
図３（ａ）は、図１に示す撮像画面に対する垂直走査の様子を示している。１Ｖは撮像画面を一番上の行から画素行を行単位で順次走査したときの１フレーム期間を表し、このフレーム期間中に行Ｈａ及びＨｂも走査される。図３（ａ）においてＨａ及びＨｂは、対応する行の水平走査期間を示している。
【００１９】
図３（ｂ）は、高輝度領域Ａを含む行Ｈａにおける、１水平走査期間（１Ｈ）中のゲインの変化を示している。平均的輝度領域である領域Ｃの画素を走査している期間中、すなわち、領域Ｃの画素が存在する列は、対応する増幅器のゲインがゲインＧ１に設定される。一方、高輝度領域である領域Ａの画素を走査している期間、すなわち、領域Ａの画素が存在する列は、対応する増幅器のゲインが、ゲインＧ１よりも低いゲインＧ２に設定される。このように高輝度領域に対応する増幅器のゲインを平均的輝度領域に対応する増幅器のゲインよりも低くすることで、ゲイン回路によって信号が飽和してしまうことを低減することができる。
【００２０】
図３（ｃ）は、低輝度領域Ｂを含む行Ｈｂにおける、１水平走査時間中のゲインの変化を示している。行Ｈａと同様に、平均的輝度領域である領域Ｃの画素を走査している期間中、すなわち、領域Ｃの画素が存在する列は、対応する増幅器のゲインがゲインＧ１に設定される。一方、低輝度領域である領域Ｂの画素を走査している期間、すなわち、領域Ｂの画素が存在する列は、対応する増幅器のゲインが、ゲインＧ１よりも高いゲインＧ３に設定される。このように低輝度領域に対応する増幅器のゲインを平均的輝度領域に対応する増幅器のゲインよりも高くすることで、システムノイズによるＳＮ比の劣化を軽減することができる。
【００２１】
ここで、各領域の輝度の判断は、特許文献１とは異なり、画素毎には行わず、領域の全体的な輝度に基づいて決定される。例えば、一般的に高輝度領域Ａの中には、その中でも特に高輝度の画素αと、そうでない画素βとが含まれるが、特許文献１に従えば、画素αからの信号に対する増幅器のゲインを低く、画素βからの信号に対する増幅器のゲインを高く設定することになる。これに対して本発明は、領域の平均的な輝度が高い領域Ａについて、領域内の画素からの信号に対してはゲインを一律に設定するので、煩雑な処理を行う回路は不要である。
【００２２】
次に、各領域の平均的な輝度を求める方法の一例を説明する。図４は、撮像システムの模式図である。７１はレンズなどの光学系であり、固体撮像素子１００の画素部１０に被写体の像を形成する。画素部１０の各画素は、入射光に応じて光電変換を行い、垂直及び水平走査されることで信号が固体撮像素子１００から出力され、信号処理回路７２に入力される。
【００２３】
信号処理回路７２は、固体撮像装置１００からの信号をＡＤ変換したり、変換して得られたデジタル信号の圧縮を行ったりする。ここで、信号処理回路７２はさらに、撮像面内の任意の領域の平均的な輝度を演算するための処理系を有する。信号処理回路７２から出力されたデジタル信号は、記録系・通信系７３で内部メモリやリムーバブルメディアなどに記録したり、再生・表示系７６に信号を出力したりする。再生・表示系７６には、信号処理回路７２から直接信号を出力してもよく、再生・表示系７６は、受け取った信号に応じて画像を表示する。
【００２４】
制御手段であるタイミング制御回路７４は、例えば信号処理回路７２で演算された領域の平均的な輝度を示す情報に応じて固体撮像素子１００を駆動するタイミングを制御したり、ゲイン制御信号を固体撮像素子１００に入力して増幅器のゲインを制御したりする。システムコントロール回路７５は、例えば予め記憶されているプログラムに応じてシステムを構成する回路の制御を行う。
【００２５】
図５は、信号処理回路７２に含まれる、撮像面内の領域の全体的な輝度を求める構成を示している。固体撮像素子１００から出力された信号は信号処理回路７２に入力され、ＡＤ変換器７２−２でデジタル信号に変換される。変換されたデジタル信号は、各領域（ここでは注目する部分領域１と２及び、部分領域を除いた領域Ｃ）に対応した積分器７２−４〜６で積分される。各積分器で求められた積分値を比較演算器７２−７で比較し、その結果を出力する。この比較を行った結果である輝度信号がタイミング制御回路７４に入力されると、タイミング制御回路は注目する部分領域１と２とから得られる画像が、部分領域を除いた領域Ｃに基づく画像のもつ平均的な明るさになるように、あるいは、部分領域を含む撮像面全体を目的の明るさになるように、増幅器のゲインを設定するような不図示のゲイン制御信号を出力する。ゲイン制御信号は、各領域に対応する増幅器に対して一律に設定される。そのため、撮像素子は画素毎にゲインを設定するような複雑な処理が必要なくなり、また、簡単な構成で実現できるので消費電力が増大することの抑止にも有効である。なお、ここでは積分器を３個備えた構成を例にとって説明したが、必要に応じてその数を増減させても良い。
【００２６】
以上説明したように、本実施例によれば、撮像面内の平均的な輝度の領域に対して高輝度、あるいは低輝度の領域が存在しても、高輝度領域ではゲインを低くし、低輝度領域ではゲインを高くすることで被写体画像の認識範囲を広げることができる。さらに、本実施例によれば、画素毎に輝度を判断することはせずに、領域の全体的な輝度に基づいて増幅器のゲインを領域毎に設定するので、複雑な回路は必要ない。このため、消費電力の増大及びチップ面積が増大してしまうことを抑制することができる。
【００２７】
図６に、ゲイン回路２０の各列に設けられる増幅器の構成例を示す。スイッチＳＷｔは、垂直信号線ＶＳｎと増幅器２１との導通状態を切り換えるスイッチであり、垂直信号線ＶＳｎと、増幅器２１のクランプ容量Ｃ０の一方の端子とに接続される。クランプ容量の他方の端子は、演算増幅器２５の反転入力端子に接続される。帰還容量Ｃ１、Ｃ２、Ｃ３及びＣ４は、それぞれスイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４を介して演算増幅器の反転入力端子と出力端子とを接続する。スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４は、それぞれタイミング制御回路７４から入力される信号φＳＷ１、φＳＷ２、φＳＷ３及びφＳＷ４によって導通状態が切り換えられる。演算増幅器２５の反転入力端子と出力端子との間には、タイミング制御回路７４から入力される信号φＳＷｒによって導通状態が切り換えられるリセットスイッチＳＷｒが設けられている。また、演算増幅器２５の非反転入力端子には、基準電圧Ｖｒｅｆが与えられる。
【００２８】
このように構成された増幅器２１のゲインは、接続された帰還容量と、クランプ容量の容量の大きさの比で決まる値となる。タイミング制御回路７４は、領域の平均的な輝度に応じたゲインを設定するために信号φＳＷ１、φＳＷ２、φＳＷ３及びφＳＷ４を選択的に入力してゲインを設定する。一度に帰還経路に接続される帰還容量は１つに限られず、複数の帰還容量を同時に接続してもよい。帰還容量の容量値は、同一であっても、異なっていてもよい。また、ここでは、クランプ容量を１個、帰還容量を４個設けた例を示しているが、この数に限定するものではない。
【００２９】
本実施例によれば、ゲイン回路が外部から入力されるゲイン制御信号に応じて領域Ａ、Ｂ、及びＣとすなわち第１画素群と第２画素群との画素からの信号を画素群毎にゲインを異ならせて増幅することで、撮像素子のチップサイズが増加することを抑制しつつ、撮像面内に輝度の異なる領域がある場合にも、煩雑な処理を行わずにセンサの消費電力の増大を抑制し、さらにＳＮ比の低下を抑制した良好な画像を得ることができる。
【００３０】
（第２実施例）
図７及び図８を用いて本発明に係る第２実施例を説明する。第１実施例では、撮像面内の全ての領域を１フレーム期間に読み出す例を示した。これに対して本実施例では、全体領域Ｗを間引いて読み出し、部分領域を全体領域Ｗの読み出しとは異なるフレームで読み出す実施例を説明する。
【００３１】
図７は、撮像面の様子と、撮像面内の各行が走査されるタイミングを示す図である。図７において、網掛けされた行Ｖａ１、Ｖａ２、・・・、Ｖａ６は、フレームＦ１で読み出される画素行を示し、部分領域領域ＡまたはＢに含まれる行であって、Ｖａｎではない画素行Ｖｂ１、・・・、Ｖｂ５、はフレーム２、画素行Ｖｂ６、・・・、Ｖｂ１０はフレームＦ３で読み出される。ここで、行Ｖａ１、・・・、Ｖａ６の画素を第１画素群の画素、行Ｖｂ１、・・・、Ｖｂ５及び行Ｖｂ６、・・・、Ｖｂ７の画素を第２画素群の画素とする。画素からの信号が出力されることのない画素行をＶｏｐで示している。
【００３２】
このように全体領域Ｗの画像を間引いて読み出すことで、領域内の全ての画素から信号を読み出す場合と比較してより高速に画像を取得することができる。部分領域についても、信号を読み出す画素の領域を限定することでより高速に画像を取得することができる。
【００３３】
さらに、本実施例においては、フレームＦ１で読み出す画素行の画素うち、部分領域に重なる画素からの信号は、全体領域Ｗの画像を形成するためにのみ用い、部分領域の画像を形成するために用いない。すなわち、行Ｖａ２の画素からは、フレームＦ１でのみ信号を読み出され、フレームＦ２では読み出されない。行Ｖａ５についても同様である。また、網掛けされた画素行以外の画素からの信号は全体領域Ｗの画像を形成するために用いない。このような読み出し方を行う場合に、増幅器のゲインをフレーム毎に変えることで、より簡単な制御で各領域から良好な画像を得ることができる。
【００３４】
図８に、上記した制御を行う場合の概略的な水平走査のタイミングを示す。フレームＦ１は全体領域Ｗの画素行を間引いて読み出すフレームであり、画素行Ｖａ１〜Ｖａ６までが順次走査される。続くフレームＦ２では、部分領域Ａを含む画素行Ｖｂ１〜Ｖｂ５の走査が行われ、フレーム３では部分領域Ｂを含む画素行Ｖｂ６〜Ｖｂ１０が順次走査される。フレームＦ３の後にはフレームＦ１´、フレームＦ２´、フレームＦ３´・・・と続く。このように取得されたフレームの画像は、全体領域Ｗのみを表示する表示装置と、部分領域のみを表示する表示装置とに分けて表示しても良いし、同一の表示装置の異なる領域に表示しても良い。
【００３５】
ここで、全体領域Ｗの平均的な輝度を基準に、部分領域Ａが高輝度の領域、部分領域Ｂが低輝度の領域であるとすると、増幅器のゲインは図８下に示すように変化する。フレームＦ１でのゲインをＧ１とし、フレームＦ２において、平均的輝度の高い部分領域Ａを含む画素行を走査するときのゲインはＧ１よりも低いＧ２に、フレームＦ３において平均的輝度の低い部分領域Ｂを含む画素行を走査するときのゲインはＧ１よりも高いＧ３に設定する。
【００３６】
増幅器のゲインは、全ての列で同じゲインに設定しても良いし、例えばフレームＦ２においては部分領域Ａに係る増幅器のゲインのみを一律に設定し、それ以外の領域に係る増幅器のゲインは部分領域Ａに係る増幅器のゲインと異なるように設定しても良い。これは、先述のとおり、網掛けされた画素行以外の画素からの信号は全体領域Ｗの画像を形成するために用いないからである。
【００３７】
また、部分領域ＡとＢとに係る信号を読み出すための走査としては、行Ｖｂ１〜行Ｖｂ１０までを１度の走査で選択してもよいし、行Ｖｂ１〜行Ｖｂ５と、行Ｖｂ６〜行Ｖｂ１０とを異なる走査で選択しても良い。ここでは、フレームとは再生系・表示系７６で表示される画像を単位として考える。したがって、部分領域ＡとＢとは、一度の走査であっても異なる走査であっても、異なるフレームとして考える。
【００３８】
また、フレームＦ１における画素行Ｖａ２及びＶａ６については、例えば実施例１のように全体領域Ｗに係る列と高輝度領域Ａに係る列とで増幅器のゲインを異ならせても良い。
【００３９】
本実施例によれば、撮像面内に輝度の異なる領域がある場合にも、撮像素子のチップサイズが増加することを抑制しつつ、煩雑な処理を行わずに、センサの消費電力の増大を抑制しつつ、さらにＳＮ比の低下を抑制した良好な画像を得ることができる。さらに、本実施例によれば、フレーム毎に増幅器のゲインを一律に設定することができるので、簡単な制御で良好な画像を得ることが可能となる。
【００４０】
（第３実施例）
本発明に係る第３実施例を、図７及び図９〜図１３を用いて説明する。本実施例においては図７のような撮像面の時に、増幅器のゲインを制御するだけではなく、さらに電荷蓄積時間の制御を行う場合を考える。本実施例においても先の実施例と同様にフレームＦ１、Ｆ２、Ｆ３とが繰り返される。
【００４１】
図９は、本実施例に係る固体撮像素子の一例を示す模式図であり、図１と共通するものには同じ番号を付している。図１に示した固体撮像素子との違いは、信号φＶ１によって制御される垂直走査回路６０（ＶＳＲ−Ａ）に加え、信号φＶ２によって制御される電荷蓄積制御手段である垂直走査回路６１（ＶＳＲ−Ｂ）を備えることである。図１と同様に、図中の構成は同一の半導体基板上に設けられている。
【００４２】
垂直走査回路ＶＳＲ−Ａは、制御信号φＶ１に応じて、走査信号φＶＳＲ−Ａ（図１１、図１２参照）を内部的に生成する。そして、垂直走査回路ＶＳＲ−Ａは、走査信号φＶＳＲ−Ａに応じて、リセット信号φＲＥＳ−Ａ、転送信号φＴＸ−Ａ、選択信号φＳＥＬ−Ａ（図１２参照）を生成し、制御線Ｖ１、Ｖ２、Ｖ３、・・・Ｖｎ経由で画素部１０の各行の画素に順次供給する。例えば、垂直走査回路ＶＳＲ−Ａは、選択信号φＳＥＬ−Ａを画素部１０の１つの行に供給して、画素部１０において行単位で画素を選択する。そして、垂直走査回路ＶＳＲ−Ａは、転送信号φＴＸ−Ａをその行の画素に供給して、それらの画素から信号が読み出されるようにする。また、垂直走査回路ＶＳＲ−Ａは、それらの画素から信号が読み出されるようにすることにより、それらの画素をリセットさせる。すなわち、垂直走査回路ＶＳＲ−Ａは、画素部１０の各画素に対して、画素から信号を読み出させることにより画素のリセットを行い、電荷蓄積動作を完了させる。垂直走査回路ＶＳＲ−Ａは、例えば、垂直走査回路である。
【００４３】
例えば、図７に示すように、垂直走査回路ＶＳＲ−Ａは、フレームＦ１において、画素部１０の全体領域Ｗから画素行Ｖａ１、Ｖａ２、・・・、Ｖａ６を順次走査する。ここで、垂直走査回路ＶＳＲ−Ａは、全体領域Ｗから画素行Ｖａ１、Ｖａ２、・・・、Ｖａ６を除く行はスキップする。
【００４４】
また、垂直走査回路ＶＳＲ−Ａは、フレームＦ２においては部分領域Ａから画素行Ｖｂ１〜Ｖｂ５を、フレームＦ３においては部分領域Ｂから画素行Ｖｂ６〜Ｖｂ１０を選択する。
【００４５】
電荷蓄積制御手段である垂直走査回路ＶＳＲ−Ｂは、制御信号φＶ２に応じて、走査信号φＶＳＲ−Ｂ（図１１、図１２参照）を内部的に生成する。そして、垂直走査回路ＶＳＲ−Ｂは、走査信号φＶＳＲ−Ｂに応じて、リセット信号φＲＥＳ−Ｂ、転送信号φＴＸ−Ｂ、選択信号φＳＥＬ−Ｂ（図１２参照）を制御線Ｖ１、Ｖ２、Ｖ３、・・・、Ｖｎ経由で画素部１０の各行の画素に順次供給する。例えば、垂直走査回路ＶＳＲ−Ｂは、リセット信号φＲＥＳ−Ｂ、転送信号φＴＸ−Ｂを画素に供給して、それらの画素がリセットされるようにする。そして、垂直走査回路ＶＳＲ−Ｂは、画素部１０の各画素に対して、このリセットを解除することにより電荷蓄積動作を開始させる。
【００４６】
ここで、垂直走査回路ＶＳＲ−Ｂが画素に電荷蓄積動作を開始させるタイミングと垂直走査回路ＶＳＲ−Ａが画素に電荷蓄積動作を完了させるタイミングとは異なっている。垂直走査回路ＶＳＲ−Ｂは、垂直走査回路ＶＳＲ−Ａが電荷蓄積動作を完了させるのに先行して所定の行の画素に対してリセットを行い、そのリセットを解除することで電荷蓄積動作を開始させる。その後に、垂直走査回路ＶＳＲ−Ａがその行の画素から信号を読み出して電荷蓄積動作を完了させる。すなわち、垂直走査回路ＶＳＲ−Ｂが画素のリセットを解除するタイミングと垂直走査回路ＶＳＲＡがその画素から信号を読み出すタイミングとを調整することにより、画素行の画素の電荷蓄積時間を変えることができる。
【００４７】
実施例１や２においては、各行の画素の電荷蓄積時間は、あるフレームで垂直走査回路ＶＳＲ−Ａによって読み出されてから、次に読み出されるフレームで読み出されるまでの時間になる。これに対し、本実施例では垂直走査回路ＶＳＲ−Ｂをさらに設けることで、電荷蓄積時間を調節することが可能となる。
【００４８】
上述の動作が実現可能な画素１の構成例を図１０に示す。図１０に例示する単位画素は、フォトダイオードＰＤ、転送スイッチＭＴＸ、画素アンプＭＳＦ、リセットスイッチＭＲＥＳ、及び選択スイッチＭＳＥＬとを備える。この単位画素からの信号の読み出しは、選択スイッチが導通している期間に画素アンプＭＳＦと定電流源ＭＲＶとで形成されるソースフォロワを利用して行われる。ここで、転送スイッチＭＴＸ、画素アンプＭＳＦ、リセットスイッチＭＲＥＳ、選択スイッチＭＳＥＬ、及び定電流源ＭＲＶは例えばＭＯＳトランジスタで構成される。フォトダイオードＰＤは、入射光に応じて光電変換を行い、発生した電荷を蓄積し、そのカソードは転送スイッチＭＴＸを介して画素アンプＭＳＦの制御電極に接続されている。画素アンプＭＳＦの制御電極部は、リセットスイッチＭＲＥＳを介して電源及び画素アンプＭＳＦ自身のドレインに接続されている。画素アンプＭＳＦのソースは選択スイッチＭＳＥＬを介して垂直信号線ＶＳｎと接続され、垂直信号線ＶＳｎに設けられた定電流源ＭＲＶとソースフォロワを形成し得る。転送スイッチＭＴＸ、リセットスイッチＭＲＥＳ、及び選択スイッチＭＳＥＬはそれぞれ制御線Ｖｎを介して垂直走査回路ＶＳＲ−Ａ、ＶＳＲ−Ｂから伝達される信号φＴＸ（φＴＸ−ＡとφＴＸ−Ｂとを含む）、φＲＥＳ（φＲＥＳ−ＡとφＲＥＳ−Ｂとを含む）、及びφＳＥＬ（φＳＥＬ−ＡとφＳＥＬ−Ｂとを含む）とによって制御される。先述したように、制御線Ｖｎは、図９では簡単のために一本で示しており、図１０では制御線Ｖｎには信号φＴＸ、φＲＥＳ、φＳＥＬを伝達する線が含まれる。
【００４９】
本実施例に係る動作のタイミングをより詳細に説明する。図１１の上段は、横軸に時間をとり、フレームＦ１〜Ｆ３とその前後に係るフレームを示している。
【００５０】
まず、フレームＦ１に着目すると、フレームＦ１で読み出される画素行の画素は、平均的な輝度を有する領域の画素なので増幅器のゲインをＧ１とする。さらに、フレームＦ１でφＶＳＲ−Ａが生成されることで読み出されるのに先立ってφＶＳＲ−Ｂが生成されることで対応する行の画素がリセットされるため、電荷蓄積時間を短くする。
【００５１】
また、フレームＦ２で読み出される画素は高輝度な部分領域Ａに対応するので、増幅器のゲインをＧ１よりも低いＧ２に設定するとともに、φＶＳＲ−Ｂによる画素のリセットを行う。高輝度な部分領域Ａに対応する画素に対するφＶＳＲ−ＢによるリセットとφＶＳＲ−Ａによる読み出しとの期間は、全体領域Ｗに対するそれよりも短く設定している。
【００５２】
また、フレームＦ３で読み出される画素は低輝度な部分領域Ｂに対応するので、増幅器のゲインをＧ１よりも高いＧ３に設定する。フレームＦ３で読み出される画素に対してはφＶＳＲ−Ｂによるリセットは行わないので、フレームＦ３´で読み出されてからＦ３で読み出されるまでの期間Ｔ３が電荷蓄積時間となる。
【００５３】
フレームＦ１〜Ｆ３で信号を読み出される画素の電荷蓄積時間Ｔ１〜Ｔ３は、φＶＳＲ−Ｂが生成されるタイミングは任意に変えることができるので、例えばシステムコントロール回路７５に記憶されたプログラムの設定にしたがって信号を読み出す領域の輝度に応じた電荷蓄積時間を設定できる。
【００５４】
図１２を用いて、上述したφＶＳＲ−Ｂの生成による読み出しに先行して行われるリセットのさらに具体的な動作のタイミング例を説明する。フレームＦ２で読み出される画素行Ｖｂ２の画素は、フレームＦ２の水平走査期間Ｈｂ１において垂直走査回路ＶＳＲ−ＢでφＶＳＲ−Ｂが生成されることでリセットが行われる。ここで、水平走査期間Ｈｂ１でまず垂直走査回路ＶＳＲ−Ａで行Ｖｂ１に対応するφＶＳＲ−Ａが生成され、これと同時に垂直走査回路ＶＳＲ−Ｂで行Ｖｂ２に対応するφＶＳＲ−Ｂが生成される。これに応じて垂直走査回路ＶＳＲ−Ａからは行Ｖｂ１に対してφＳＥＬ−ＡとφＲＥＳ−Ａとが入力され、垂直走査回路ＶＳＲ−Ｂからは行Ｖｂ２に対してφＲＥＳ−ＢとφＴＸ−Ｂとが入力される。この結果、行Ｖｂ１の画素は選択スイッチＭＳＥＬが導通し、画素アンプＭＳＦと定電流源ＭＲＶとでソースフォロワを形成するとともに画素アンプＭＳＦの制御電極がリセットされる。例えば固体撮像素子がＣＤＳ回路のようなノイズ除去手段を有する場合には、φＲＥＳ−Ａがローレベルとなった後にサンプリングを行う。一方、垂直走査回路ＶＳＲ−Ｂは行Ｖｂ２に対してφＲＥＳ−ＡとφＴＸ−Ｂとを入力するので、行Ｖｂ２の画素はリセットスイッチＭＲＥＳ及び転送スイッチＭＴＸとが導通し、フォトダイオードＰＤに蓄積されていた電荷及び画素アンプＭＳＦの制御電極に保持されていた電荷が電源端子へと排出されてリセットされる。
【００５５】
次に、垂直走査回路ＶＳＲ−Ａから行Ｖｂ１の画素に対してφＴＸ−Ａが入力されることで、フォトダイオードＰＤに蓄積された電荷が画素アンプＭＳＦの制御電極に転送される。このとき、選択スイッチＭＳＥＬが導通しているのでソースフォロワが形成されており、垂直信号線ＶＳｎの電位は、画素アンプＭＳＦの制御電極の電位に応じた電位になる。メモリ回路３０には、この電位が変化した後の垂直信号線ＶＳｎの電位が保持される。
【００５６】
φＴＸ−Ａがローレベルに遷移するのと同時にφＳＥＬ−Ａもローレベルに遷移し、行Ｖｂ１の画素の画素アンプＭＳＦと定電流源ＭＲＶとで形成されるソースフォロワが解除される。
【００５７】
次に、水平走査回路４０がメモリ回路を走査し、保持された信号をＳＯＵＴで示される期間に出力アンプ５０から固体撮像素子２００の外部に出力する。
【００５８】
水平走査期間Ｈｂ１に引き続く水平走査期間Ｈｂ２、Ｈｂ３、・・・でも同様の動作が行われ、行Ｖｂ２、行Ｖｂ３、・・・の信号が順次出力される。
【００５９】
本実施例のように、各撮像領域に対して増幅器のゲインに加えて電荷蓄積時間を制御することにより、増幅器のゲインだけを制御場合よりも細かな制御をすることができ、画像を認識できる輝度の範囲を広げることが可能となる。なお、図１２ではφＶＳＲ−ＡとφＶＳＲ−Ｂとが同時に変化しているが、駆動パターンをこれに限るものではない。
【００６０】
また、本実施例の動作が適用可能な画素の別の構成例を図１３に示す。これは２つのフォトダイオードと転送スイッチとで一つのリセットスイッチ、画素アンプ、選択スイッチとを共有する画素の構成例であり、画素部の省スペース化に有効である。例えばフォトダイオードＰＤ１とＰＤ２とが２行に跨って配置されているとき、ＰＤ１を１行目、ＰＤ２を２行目の画素として扱うことが考えられる。
【００６１】
また、部分領域ＡとＢとに係る信号を読み出すための走査としては、行Ｖｂ１〜行Ｖｂ１０までを１度の走査で選択してもよいし、行Ｖｂ１〜行Ｖｂ５と、行Ｖｂ６〜行Ｖｂ１０とを異なる走査で選択しても良い。ここでは、フレームとは再生系・表示系７６で表示される画像を単位として考える。したがって、部分領域ＡとＢとは、一度の走査であっても異なる走査であっても、異なるフレームとして考える。
【００６２】
以上説明した本実施例によれば、撮像面内に輝度の異なる領域がある場合にも、撮像素子のチップサイズが増加することを抑制しつつ、煩雑な処理を行わずに、センサの消費電力の増大を抑制しつつ、さらにＳＮ比の低下を抑制した良好な画像を得ることができる。さらに、電荷蓄積時間を制御することで、より画像を認識できる輝度の範囲を広げることができる。
【００６３】
以上説明した実施例はいずれも例示的なものであり、本発明がこれに限られるものではない。例えば、高輝度領域や低輝度領域などは撮像面において位置が固定されていたが、これらの領域がフレーム間で移動するような場合でも適用可能である。また、いずれの実施例においても部分領域が２つ存在するが、部分領域の数は１つであっても良いし、３以上存在しても本発明を適用することができる。
【００６４】
また、本発明の一適用例としては、監視カメラが考えられる。一般に監視カメラは広範な輝度の範囲を撮像面に有することがあり、本発明を適用することで撮像面内の著しく輝度が高かったり低かったりする領域についても良好な画像を得ることができる。このとき、第１画素群の画素数の、撮像面全体の画素数に対する比、すなわち第１画素群の密度（第１の密度）を、第２画素群の画素数の、対応する部分領域の画素数に対する比、すなわち第２画素群の密度（第２の密度）よりも低くすると、撮像面の全体を監視しつつ、特定の注目したい第２画素群の領域だけを高い解像度で取得できる。そして、第１画素群と第２画素群の領域とでゲインを異ならせることで、注目する第２画素群の領域の輝度が著しく他と異なっていても良好な画像を得ることが可能となる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１及び第２実施例に係る固体撮像素子の模式図
【図２】本発明の第１実施例に係る撮像面の模式図
【図３】本発明の第１実施例に係る駆動のタイミングを表す図
【図４】本発明の実施例に係る撮像システムの模式図
【図５】本発明の第１実施例に係る明るさの判断を行う回路の模式図
【図６】本発明の実施例に係る増幅器の模式図
【図７】本発明の第２及び第３実施例に係る撮像面の模式図
【図８】本発明の第２実施例に係る駆動のタイミングを表す図
【図９】本発明の第３実施例に係る固体撮像素子の模式図
【図１０】本発明の第３実施例に係る画素の等価回路図
【図１１】本発明の第３実施例に係る駆動のタイミングを表す図
【図１２】本発明の第３実施例に係る駆動のタイミングを表す図
【図１３】本発明の第３実施例に係る画素の等価回路図
【符号の説明】
【００６６】
１  画素
１０  画素部
２０  ゲイン回路
２１  増幅器
２５  演算増幅器
３０  メモリ回路
４０  水平走査回路
５０  出力アンプ
６０  垂直走査回路
６２  垂直走査回路
７１  光学系
７２  信号処理回路
７３  記録系・通信系
７４  タイミング制御回路
７５  システムコントロール部
７６  再生・表示系
１００  固体撮像素子
２００  固体撮像素子
【図１】
0005106052.tif 000002
【図２】
0005106052.tif 000003
【図３】
0005106052.tif 000004
【図４】
0005106052.tif 000005
【図５】
0005106052.tif 000006
【図６】
0005106052.tif 000007
【図７】
0005106052.tif 000008
【図８】
0005106052.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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