(57)【特許請求の範囲】
【請求項１】
集積回路薄膜トランジスタデバイスを製造する方法であって、
ａ．有機半導体材料を含む基板を用意する工程と、
ｂ．前記基板上に複数の電界効果薄膜トランジスタを形成する工程であって、該複数の電界効果薄膜トランジスタは、
１．前記基板上にソース電極を形成する工程と、
２．前記基板上であって、チャネル位置を残して、前記ソース電極から間隔を置いてドレイン電極を形成する工程と、
３．前記チャネル位置に重なるゲート電極を形成する工程とによって形成され、
前記ソースおよびドレイン電極は、
ｉ．パターン化された導電性ベース層を形成し、前記ソースおよびドレイン電極の領域を規定する工程と、
ｉｉ．前記パターン化された導電性ベース層上に無電界めっきによってニッケル層を堆積する工程と、
ｉｉｉ．前記ニッケル層上に置換めっきによって金層を堆積する工程とによって形成され、
前記有機半導体材料が、前記ソースおよびドレイン電極上の前記金層と接触していることを特徴とする方法。
【請求項２】
前記ベース層はＴｉＮｘである請求項１に記載の方法。
【請求項３】
集積回路薄膜トランジスタデバイスの製造方法であって、
ａ．電気的導電層を絶縁基板上に堆積する工程と、
ｂ．前記電気的導電層をリソグラフィによってパターン化し、相互接続回路を形成する工程と、
ｃ．前記相互接続回路の全面に絶縁層を堆積する工程と、
ｄ．前記絶縁層上に複数の電界効果薄膜トランジスタを形成する工程であって、該複数の電界効果薄膜トランジスタは、
１．電界効果トランジスタゲートを形成する工程と、
２．前記電界効果トランジスタゲートの全面にゲート誘電体層を形成する工程と、
３．間隔を置いたソースおよびドレイン電極を形成する工程と、
４．前記ソース電極と前記ドレイン電極との間に有機半導体層を形成する工程とによって形成され、
ｅ．前記電界効果トランジスタゲートを前記相互接続回路に相互接続する工程とを含み、
前記ソースおよびドレイン電極は、
ｉ．パターン化された導電性ベース層を形成し、前記ソースおよびドレイン電極の領域を規定する工程と、
ｉｉ．前記パターン化された導電性ベース層上に無電界めっきによってニッケルを含む層を堆積する工程と、
ｉｉｉ．前記ニッケル層上に置換めっきによって金層を堆積する工程とによって形成され、
前記有機半導体材料が、前記ソースおよびドレイン電極上の前記金層と接触していることを特徴とする方法。
【請求項４】
前記導電性ベース層はＴｉＮｘである請求項３に記載の方法。
【請求項５】
複数の電界効果薄膜トランジスタを絶縁層上に形成する工程を含む集積回路薄膜トランジスタデバイスの製造方法であって、該複数の電界効果薄膜トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、有機半導体活性層とを有し、該ソースおよびドレイン電極は、
ａ．パターン化された導電性ベース層を形成し、前記ソースおよびドレイン電極の領域を規定する工程と、
ｂ．前記パターン化された導電性ベース層上に無電界めっきによってニッケルを含む層を堆積する工程と、
ｃ．前記ニッケル層上に置換めっきによって金層を堆積する工程とによって形成され、
前記有機半導体材料が、前記ソースおよびドレイン電極上の前記金層と接触していることを特徴とする方法。
【請求項６】
複数の電界効果薄膜トランジスタを絶縁層上に形成する工程を含む集積回路薄膜トランジスタデバイスの製造方法であって、該複数の電界効果薄膜トランジスタは、ソース電極と、ドレイン電極と、ゲート電極と、有機半導体活性層とを有し、該ソースおよびドレイン電極は、
ａ．ＴｉＮｘ層を堆積する工程と、
ｂ．前記ＴｉＮｘ層をフォトレジストでコーティングする工程と、
ｃ．前記フォトレジストを化学放射線に曝し、前記ソースおよびドレイン電極のパターンにフォトマスクを形成する工程と、
ｄ．前記ＴｉＮｘ層をエッチングし、ソースおよびドレイン電極層を形成する工程と、
ｅ．前記フォトマスクを除去する工程と、
ｆ．前記ソースおよびドレイン電極層を実質的に酸素を含まないプラズマに曝すことによって洗浄する工程と、
ｇ．前記パターン化された導電性ベース層上にニッケルを含む層を無電界めっきによって堆積する工程と、
ｈ．前記ニッケル層上に金層を置換めっきによって堆積する工程とによって形成され、
前記有機半導体材料が、前記ソースおよびドレイン電極上の前記金層と接触していることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（ＴＦＴ）の改良に関し、特に、有機半導体を有するＴＦＴデバイスの改良に関する。
【０００２】
【従来の技術】
過去１０年にわたって、有機半導体薄膜トランジスタ（ＴＦＴ）を用いるＩＣ技術が提案されている。このような回路の主な魅力は、処理の容易性および可撓性基板との適合性が期待されることに起因する。これらの利点は、スマートカード、電子タグ、およびディスプレイなどの応用に適した低コストＩＣ技術に利用されることが期待される。
【０００３】
ＴＦＴデバイスは、Ｆ．Ｇａｒｎｉｅｒら、Ｓｃｉｅｎｃｅ、２６５巻、１６８４〜１６８６頁、Ｈ．Ｋｏｅｚｕｋａら、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、６２巻（１５）、１７９４〜１７９６頁、Ｈ．Ｆｕｃｈｉｇａｍｉら、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、６３巻（１０）、１３７２〜１３７４頁、Ｇ．Ｈｏｒｏｗｉｔｚら、Ｊ．Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  ７０巻（１）、４６９〜４７５頁、およびＧ．Ｈｏｒｏｗｉｔｚら、Ｓｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ、４２〜４３巻、１１２７〜１１３０頁に記載されている。これらの引例に記載されているデバイスは、初期に開発された非晶質シリコンおよびポリシリコンＴＦＴ構造とは対照的に、活性材料としてポリマーまたはオリゴマーをベースとしている。デバイスは通常、電界効果トランジスタ（ＦＥＴ）である。ポリマーアクティブデバイスは、処理が簡単なことおよび低コストの点で、半導体ＴＦＴよりも優れた利点をもっている。ポリマーアクティブデバイスはまた、相互接続基板に広範囲に用いられているポリマー基板とも適合性がある。ポリマーＴＦＴは、潜在的に可撓性であり、ポリマーＴＦＴ  ＩＣは、可撓性のプリント回路基板上に直接形成することができる。ポリマーアクティブデバイスはまた適合性のある熱膨張係数を有するため、はんだ接着、導電性エポキシ結合、および他の相互接続は、半導体ＩＣ／ポリマー相互接続基板の組み合わせに比べて歪みを生じない。金属−絶縁体半導体（ＭＩＳ）ＦＥＴデバイスは、広範囲に商業上応用される可能性が最も高いが、ｐ型およびｎ型有機活性材料を用いるＴＦＴデバイスも公知である。例えば、ｎ型シリコン上にｐ型ポリチオフェンの層を有する接合ＦＥＴを開示している米国特許第５、３１５、１２９号、Ｓ．Ｍｉｙａｕｃｈｉら、Ｓｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ、４１〜４３（１９９１年）、１１５５〜１１５８頁を参照されたい。
【０００４】
ポリマーをベースとしたＴＦＴデバイスにおける近年の進歩については、１９９６年５月１０日付けで発行された米国特許第５，５９６，２０８号、１９９７年４月２９日付けで発行された米国特許第５，６２５，１９９号、および１９９６年１１月１２日付けで発行された米国特許第５，５７４，２９１号に記載されている。これらの特許に記載されているように、ｎ型およびｐ型活性ポリマー材料の開発に伴って、特に特許第５，６２５，１９９号に詳述されているように、相補ＩＣが容易に実現できるようになった。
【０００５】
【発明が解決しようとする課題】
現在十分に確立されている基本的な有機ＴＦＴ技術では、デバイス構造および処理の改善が期待され得る。まだ十分に対処されていない問題としては、エージングによる有機半導体の汚染または中毒に起因する早期デバイス不良が挙げられる。
【０００６】
【課題を解決するための手段】
発明者は、有機半導体デバイスの有効寿命が、有機半導体と接触する冶金システムおよび冶金履歴によって強く影響され得ることを見出した。具体的には、発明者は、従来の方法で処理された有機半導体ＴＦＴデバイスの金電極が、早期デバイス不良を生じることを見出した。本発明によると、有機半導体ＴＦＴデバイスの金コンタクトは置換めっきによって形成される。有機半導体ＴＦＴデバイスの好ましいコンタクトは、ＴｉＮx／Ｎｉ／Ａｕであり、ここで、ニッケル層（通常、Ｎｉ−Ｐ）は、無電解めっきによって形成され、金層は、置換めっきによって形成される。処理を簡単にするため、ＴｉＮxベース層は、無電界ニッケルめっき用のシード材料のプリント層によって置き換えられ得る。これらのＴＦＴデバイス構造は、かなり長期の寿命を有することが示されている。
【０００７】
【発明の実施の形態】
本発明の電極を用いてＴＦＴ  ＣＭＯＳデバイスを形成するための処理シーケンスを図１から図１９を参照しながら以下に説明する。例示に用いたデバイスは、図１の簡単なインバータ回路のＣＭＯＳ対であり、ここで、ｎチャネルＴＦＴは参照符号１１で示され、ｐチャネルＴＦＴは参照符号１２で示される。ｐチャネルトランジスタは、ｎチャネル負荷のドライバとして用いられ得る。
【０００８】
プロセスを例示するために用いられるＴＦＴデバイス構造は、１９９８年８月２０日付けで提出された米国特許出願第０９／１３７，９２０号に記載され、クレームされているアップサイドダウン構造である。本明細書では、この特許出願を参考のために援用する。このＴＦＴ構造はいくつかの利点を提供する。このＴＦＴ構造は、簡単な処理で形成され得る。半導体層の堆積は、プロセスの後半に行われるため、エッチング剤、洗浄剤、高温などのプロセスの悪条件を避けることができる。重要なことは、本明細書に記載するように、アップサイドダウン構造が、ＣＭＯＳ対の間だけでなく、ＣＭＯＳ対におけるデバイス間に固有の電気絶縁を有することである。さらに、この構造によって、相互接続層はトランジスタの形成前に形成することができ、この特徴はいくつかの技術において重要な利点を有する。
【０００９】
図２を参照する。ＩＣ基板の一部を参照符号２１で示す。簡単のため、単一のＴＦＴ  ＣＭＯＳ対を例示するが、言うまでもなく、デバイスの単一対はデバイスの大規模集積アレイを代表する。また、図示する特徴部分は一律の縮尺に従っていない。基板２１は、セラミック、ガラス、またはポリマーなどの絶縁材料である。基板は硬直または可撓性であり、強化ガラスエポキシまたはポリイミドの標準プリント回路基板を含み得る。あるいは、基板２１は、ＳｉＯ2の絶縁層が成長または堆積されたシリコンであり得る。第１レベル金属を参照符号２２で示す。この反転構造では、このレベルを第１レベルと呼ぶ。なぜなら、これは最初に形成されるが、当業者には言うまでもなく、従来の構造では第２または第３レベル金属に対応するからである。金属は、様々な導電性材料の任意の材料であり得る。標準ＩＣ技術において一般に選択されるのはアルミニウムである。しかし、本明細書に記載する構造の性質のため、導電性材料は、従来では選択されてこなかった材料（特に、銅）だけでなく、標準材料（即ち、アルミニウム、ＴｉＰｄＡｕ、ＴｉＰｔＡｕ、ＴａＮx、ＴｉＮx、Ａｕ、Ｎｉ等）、およびポリアニリンおよび金属を含むポリマーインクなどの導電性ポリマーを含む、通常考えられるよりも大きな領域から選択され得る。可撓性の度合いが所望される応用では、ポリマー導電体の使用が好適であり得る。堆積技術は広範囲に選択される。なぜなら、処理中のこの段階における構造は、この段階における従来のＩＣ処理と対照的に、感熱性構成要素を含まないからである。従って、２レベルまたはマルチレベルの金属被覆相互接続を形成するために用いられる次の堆積およびエッチング工程と同様に、この堆積工程は、他の点では都合が良くおよびコスト上効果的であるならば、有意な基板加熱を伴い得る。従って、金属層は、蒸発またはスパッタリングされ得る。金属層の厚さは、広範囲にわたり得るが、通常、０．０５から２μｍの範囲である。
【００１０】
図３に示す次の工程は、リソグラフィックマスク２３を用いて第１レベル金属被覆をパターン化することである。マスクは、通常、フォトリソグラフィで形成されるが、リソグラフィの他の形態を用いても形成され得る。以下に記載する他のマスキング工程もまた、これらの他のリソグラフィ技術を用い得る。次に、第１金属層は標準的なエッチング（例えば、プラズマまたはＲＩＥエッチング）によってパターン化され、図４に示すような金属ランナ（runner）２４のパターンが形成される。
【００１１】
導電性材料は広範囲な選択が可能であるため、相互接続密度が大きくない応用では、スクリーン印刷、ステンシル印刷（stenciling）、インクジェット印刷、または同様の技術を用いて回路を直接印刷することは有用であり得る。
【００１２】
図５を参照する。第１レベル間誘電体２５は、図示するように、第１レベル金属パターンの全面に形成される。本発明による構造におけるレベル間誘電体は、スピンオンガラス（ＳＯＧ）、または例えばＣＶＤによって堆積されるＳｉ3Ｎ4もしくはＳｉＯ2などの様々な絶縁材料から選択され得る。本明細書で記載するＴＦＴ構造では、処理の簡単さおよびコストの両観点、ならびに歪みに耐えられるＩＣ構造を形成する、即ち、ある程度可撓性のあるＩＣ構造を形成するという点から、有効であり得るときはどこにでもポリマー材料を用いることが望ましい思われる。従って、このような応用には、ポリイミドまたは同様の有機ポリマー絶縁材料を用いることが推奨される。適切な材料は、ＲＮ−８１２という名称でＮｉｓｓａｎ  Ｃｈｅｍｉｃａｌ  Ｃｏｍｐａｎｙから入手できるポリイミドである。この材料は０．１〜１μｍ厚の層で容易に堆積され得る。これは、望ましい絶縁特性を有する。有機絶縁体の応用技術は、通常、スピンコーティングまたは溶液鋳造である。無機絶縁体（特に、スピンオンガラス）の中にもまた、都合の良い応用の特性を共有するものがある。いくつかの応用（例えば、微細パターン寸法が要求されない）では、誘電体層は、すでにレベル間ウィンドウを含むパターン化層として適用され得る。
【００１３】
図６に示すように、第２レベル金属２９は、第１レベル間誘電体２５の全面に堆積される。第２レベル金属は、第１レベル金属と同じであるか、または異なり得る。図７および図８に示すように、第２レベル金属は、第１レベル金属と同様にマスク３１を用いてパターン化され、ランナ３２が形成される。
【００１４】
次の工程では、図９に示すように、第２レベル間誘電体３３が形成される。この層は、層２５と同様に形成され得る。レベル間誘電体３３には、次に形成される第１レベル（２４）と、ゲートレベルとの間のレベル間相互接続のためのスルーホールまたはウィンドウが設けられる。レベル間誘電体は、図１０に示すように、パターン化マスク３４でマスクされ、レジスト内の開口部３５によって露出された誘電体層３３の一部はエッチングされ、第１レベルとゲートレベルとを相互接続するためのウィンドウが形成される。マスク開口部は、第１レベル相互接続パターンにおいて金属ランナ２４と位置合わせされる。簡単のため、単一のレベル間相互接続が図示されるが、典型的なＩＣはこのように多くのレベル間相互接続を有する。これらのレベル間相互接続は標準であり、レベル間ウィンドウを形成するための技術は周知である。例えば、誘電体層がＳｉＯ2である場合、ウィンドウは、プラズマエッチングまたはＲＩＥで形成され得る。図１１は、誘電体層２５および３３内に形成されたレベル間ウィンドウ３６とともに、結果として得られる構造を示す。あるいは、レベル間ウィンドウまたはビアは、ポリイミドなどの光で規定できるポリマー誘電体を用いて直接形成され得るか、またはポリマー材料がレベル間誘電体に用いられる場合には、ビアがレーザ処理を用いて形成され得る。
【００１５】
ゲートレベル金属（通常、従来の構造では第１レベル金属であり、ポリシリコンである）は、本発明のシーケンスの後半に形成され、広範囲な金属を含み得る。ゲートレベル金属が従来の注入駆動工程に耐えるために比較的耐熱性でなければならないという通常の要件は、本発明のプロセスにおいては除去されている。そのため、ゲート材料は、多くの材料から選択され、アルミニウムまたは銅でもよい。しかし、当該技術では、成長したＳｉＯ2で絶縁されたシリコンゲートを広範囲に用いている。ＴａＮまたはＴｉＮで覆われたタンタルゲートもまた都合が良い。導電性ポリマーもまた、ゲート金属に適し、特に、本明細書に記載する構造内の他の要素と適合性がある。金およびインジウムスズ酸化物（ＩＴＯ）もまた、有用なゲート電極材料である。
【００１６】
ゲート金属層３７は、第２レベル間誘電体層３３の全面に堆積され、選択されたゲートを第１レベル金属に相互接続するウィンドウに堆積されているのが図１２に示される。次に、ゲート金属層は、リソグラフィによってパターン化され（図１３）、ゲート構造３８および３９が形成される。例示する配置では、ゲート３８がゲートレベル上で相互接続され、ゲート３９が第１レベル上のランナ２４に相互接続されている。簡単のため、金属は、ゲート金属堆積工程の一部として、ウィンドウに堆積されているのが示される。当業者には公知のように、レベル間プラグ技術は、レベル間相互接続を形成するために用いられ得る。
【００１７】
次に、ゲート誘電体４１は、図１４に示すように、構造全体に形成される。ゲート誘電体は、２００ｎｍのＳｉ3Ｎ4および１００ｎｍのＳｉＯ2などの従来の酸化物もしくは窒化物またはその組み合わせ、またはｒ−ｆマグネトロンスパッタリングによって堆積されたＡｌ2Ｏ3であり得る。ゲート誘電体はまた、スピンオン技術によって都合よく形成され得るポリイミドなどのＳＯＧまたは有機絶縁体でもあり得る。この応用に首尾よく用いられているこのような材料の例としては、ＳＥ−１１８０の名称でＮｉｓｓａｎ  Ｃｈｅｍｉｃａｌ  Ｃｏｍｐａｎｙから入手できる予めイミド化されたポリイミドが挙げられる。この材料は、４０００ＲＰＭで回転され、１２０℃で２時間硬化されて、厚さ７０ｎｍのコーティングを生成し得る。所望に応じて、ゲート材料はポリシリコンであり得る。ポリシリコンの全面に表面層として成長されたゲート誘電体（この場合、ゲート誘電体層４１）は、図１４に示すように、第２レベル間誘電体全体を覆わない。
【００１８】
ゲート誘電体は、図１５に示すように、パターン化されたマスク４３でマスクされ、ゲート誘電体層４１の部分、およびレジスト内の開口部４４、４５、４６および４７によって露出された誘電体層３３の直下部分はエッチングされ、ソースドレインコンタクトと第２金属レベルとを相互接続するためのウィンドウが形成される。マスク開口部は、第２レベル相互接続パターン内で金属ランナ３２と位置合わせされる。
【００１９】
次に、レベル間プラグおよびソース／ドレインコンタクト層５１は、図１６に示すように、構造全体に堆積され、第２レベルランナ３２との金属プラグコンタクトがなされる。次に、層５１は、図１７に示すように、従来のリソグラフィックマスク（図示されず）を用いてパターン化され、ソース電極５３、５４およびドレイン電極５５、５６を規定する。周知のように、ソースおよびドレイン電極の位置は、垂直面でゲート電極と隣接するか、またはゲート電極の縁部とわずかに重なるべきである。本発明によるソースおよびドレインコンタクトの形成については、以下にさらに詳細に記載する。
【００２０】
本発明のプロセスにおける最後の工程の１つ（即ち、従来のＦＥＴプロセスにおける第１の工程）を図１８に例示する。これは、アクティブ半導体本体６１、６２の形成である。この工程では、電界効果が実現され、ＦＥＴチャネルは、ソース５３、５４およびドレイン５５、５６間に延在する。活性材料は有機半導体である。
【００２１】
現在、広範囲な有機半導体がＴＦＴデバイスに対して開発されている。これらの例として以下のものが挙げられる。
ｉ．ペリレンテトラカルボン酸二無水物（ＰＴＣＤＡ）、ＰＴＣＤＡのイミド誘導体；
ｉｉ．ナフタレンテトラカルボン酸二無水物（ＮＴＣＤＡ）；
ｉｉｉ．フッ化フタロシアニン銅；
ｉｖ．α−セクシチオフェン（α−sexithiophene）；
ｖ．テトラセンもしくはペンタセン、または末端が置換されたその誘導体
ｖｉ．２−および５−炭素を介して結合された≧４および８≦のオリゴマー化度を有するチオフェンのオリゴマー；
ｖｉｉ．末端基としてのチオフェンならびにその２−および５−炭素を介して結合された３−６チオフェン環を有するチエニレンおよびビニレンの交互コオリゴマー；
ｖｉｉｉ．ベンゾ［１、２−ｂ：４、５−ｂ’］ジチオフェンの線形二量体および三量体；
ｉｘ．末端チオフェンの４−または５−炭素上に置換基（例えば、１から２０個の炭素を有するアルキル置換基）を有するｖ．およびｖｉ．のオリゴマー；
ｘ．部位規則的ポリ（チオフェン）類
【００２２】
ｐ型およびｎ型材料は、このリストに含まれ、必要に応じて、組み合わされて相補ＩＣを形成し得る。本発明の開発では、ｐチャネルＴＦＴデバイスの材料はαセクシチオフェンであり、ｎチャネルデバイスの材料は、ヘキサデカフルオロフタロシアン銅（Ｆ16ＣｕＰｃ）であった。
【００２３】
必要に応じて、デバイスは、図１９に示すように、パッシベーション層７１を用いて密封され得る。
【００２４】
本発明によるソースおよびドレイン電極材料は、好ましくはＴｉＮx上に形成されるニッケル層および金層を含む層構造である。本発明による多層ソース／ドレインコンタクトを有するデバイス構造は、図２０に概略的に図示される。基板８１は、表面に形成されたゲート電極８２、およびゲート電極の全面に形成されたゲート誘電体８３を有する。本実施形態における有機半導体８４は、ゲート誘電体ならびにソースおよびドレイン電極の全面にわたるブランケット層である。ソースおよびドレイン電極は、ＴｉＮxベース８５、ニッケル層８６、および金層８７を有する。ＴｉＮx層は、従来の堆積法（例えば、反応スパッタリング）によって形成され得る。有機半導体層８４の厚さと同様に、ソースおよびドレインコンタクトの厚さは、比較的重要でない。なぜなら、電界効果は、層８３と層８４との間の界面で発生するからである。３０から１００ｎｍの範囲の厚さがこれらの層に適する。ＴｉＮx層は、従来のフォトリソグラフィ、即ち、ＴｉＮx層をフォトレジストを用いてコーティングし、フォトレジストを化学放射線に曝すことによって、ソースおよびドレイン電極のパターンにフォトマスクを形成し、ＴｉＮx層をエッチングし、ソース／ドレイン電極層を形成し、通常は窒素プラズマ内で灰化することによってフォトマスクを除去することによってパターン化され得る。ＴｉＮxベース層の表面はまた、プラズマに曝すことによって洗浄される。従来の洗浄プラズマは酸素を含む。このプロセスにおける洗浄動作に対するプラズマは実質的に酸素を含まないことが重要である。ＴｉＯ2または酸窒化チタンの形成は、ＴｉＮxを酸素含有プラズマに曝すことによって行われるが、これは次の処理には適合しない。従って、窒素プラズマ内でのプラズマ洗浄が好ましい。洗浄後、ＴｉＮxを触媒（好ましくは、ＨＣｌ中のＰｄＣｌ2などのパラジウム塩）で感光させる。ＰｄＳＯ4または他の適切なＰｄ化合物を用いてもよい。次に、感光したＴｉＮxベース層は、無電解ニッケルを用いてめっきされる。適切なニッケルめっき動作は以下の実施例に示される。
【００２５】
【実施例】
実施例Ｉ
０．０２ＮのＨＣｌ溶液を５０℃に加熱し、ＰｄＣｌ2（９９．９％）を攪拌しながら加えて６ｇ／Ｌの溶液を形成することによって感光溶液を調製する。この溶液を０．２μｍのナイロンフィルタを通して濾過する。ＴｉＮxパターン化基板を、窒素プラズマ中で洗浄後、感光溶液に周囲温度で５分間浸漬し、次いで脱イオン水でリンスする。次に、基板を無電解めっき溶液に８６℃で３０秒間浸漬することによって活性化ＴｉＮxをめっきする。
【００２６】
無電解ニッケル処理は十分に開発され、産業上広範囲に用いられている。堆積は、通常、酸リン浴中で行われ、酸リン浴は、高い導電率、優れた均一性、高い硬度、およびオーバープレート材料への良好な接着性を有する堆積物を形成する。無電解めっき浴は、化学還元剤（通常は、アルカリ次亜燐酸塩、および最も一般的にはナトリウム次亜燐酸塩（ＮａＨ2ＰＯ2））の存在によって特徴づけられる。還元剤の他の選択肢として、Ｎｉ−Ｂ合金を堆積する水素化ホウ素ナトリウムおよびジメチルアミン−ボラン［（ＣＨ3）2ＮＨＢＨ3］が挙げられる。ＮｉＰ合金として堆積する有効なニッケル無電解めっき溶液は、Ｆｉｄｅｌｉｔｙ  Ｃｈｅｍｉｃａｌ  Ｐｒｏｄｕｃｔｓ  Ｃｏｒｐ.から入手できるタイプ４０２４である。ＮｉＰ合金として堆積する他の有効な無電解ニッケルめっき溶液は、以下の表によって示される。
【００２７】
【表１】
硫酸ニッケル（Ｎｉ+2に対する）        ２８ｇ／Ｌ
酢酸ナトリウム（緩衝剤）              １７ｇ／Ｌ
ナトリウム次亜燐酸塩（還元剤）        ２４ｇ／Ｌ
酢酸鉛（安定剤）                      ０．００１５ｇ／Ｌ
ｐＨ                                  ４．４〜４．６
温度                                  ８２〜８８℃
【００２８】
この応用に対する無電解ニッケル層の厚さは、好ましくは、０．２から１．０μｍの範囲である。
【００２９】
多層コンタクトの最上層は、置換金めっきによって形成される。置換めっきは、浴中に還元剤がないことによって特徴づけられる。めっき機構は、ニッケル層の表面層でのニッケルに対する金の電子−運動置換による。これは、ニッケルの表面多孔性によって容易にされ、実質的に自己限定する厚さを有する上部の金層、および経時的に成長する厚さを有する低部の金−Ｎｉ金属間層を形成する。
【００３０】
金層に対して適切な置換めっき浴は、３６．４５％のアンモニアにおける８．４０％の金シアン化カリウムであり、ＯＲＯＭＥＲＳＥ  ＮとしてＴｅｃｈｎｉｃ、  Ｉｎｃ．から入手できる。適切な手法は以下の実施例に示される。
【００３１】
実施例ＩＩ
ＯＭＥＲＳＥ  Ｎ置換金溶液をガラス容器に入れる。溶液のｐＨをアンモニアを用いて５．０から５．５に調整し、浸漬ヒータを用いて６０℃から７０℃の範囲の温度に加熱する。溶液は、好ましくは、めっきされている基板が浸漬されている間に攪拌される。金層は、約０．００５から０．００７５μｍ／分でめっきされる。０．０１から０．１μｍの層厚は本発明に適切である。
【００３２】
本発明に従って形成されたＴＦＴデバイスは、従来技術で形成された電極を有するデバイスよりも、はるかに改良されたエージング特性を示す。これは、エージング実験によって示された。データを図２１および図２２に示す。図２１において、発振期間を時間の関数としてプロットする。図２２は、発振周波数と動作時間とを相関させるデータを示す。対照的に、従来の処理によって形成された電極を有するデバイスは、連続動作のわずか数分後に不良を示した。
【００３３】
ＴｉＮx／Ｎｉ／Ａｕ多層へのさらなるアプローチは、ＴｉＮx層を除去し、その代わりに、選択的に感光層を誘電体表面に直接適用することである。推奨される感光層は、Ｐｄなどの適切な触媒を含む炭素である。適切な結合剤またはインクキャリア中における粒子状のＰｄを含む粒子状炭素はスクリーン印刷、インクジェット印刷、コンタクト印刷、マイクロ印刷等などの付加技術によって選択的に適用され得る。
【００３４】
上記の工程シーケンスによって記載され、製造されたＴＦＴ構造は、本発明が適用され得るＴＦＴのほんの一形態に過ぎない。代替は従来のＭＯＳトランジスタ構造である。この構造では、有機半導体が基板であり、ソースおよびドレイン電極は有機半導体基板に適用され、ゲート誘電体は有機半導体基板上に形成され、次に、ゲート電極が形成される。
【００３５】
ＴＦＴデバイス用の他の代替トランジスタ構造は、ｎ型およびｐ型層が共にｐ−ｎ接合を形成するＪ−ＦＥＴの改良形態である。ゲートは、ソースとドレインとの間のチャネルのピンチオフを制御する。
【００３６】
上記のように、図面に示す特徴部分は必ずしも一律の縮尺に従っていない。アクティブデバイス（即ち、ＴＦＴ）の寸法は、微細ライン技術を用いて非常に小さく形成され得る。特に、ソースからドレインまでの間隔は５ｎｍ以下であり得る。これらの小さな寸法では、単一のポリマー鎖、または少数の有機分子がソースからドレインまでの距離にまたがっている。このようなＩＣ技術では、非常に高い集積密度を成し遂げることができる。有機／ポリマー半導体の分子の性質によって、このようなトランジスタのサイズがこのような小さな寸法に縮小され、また、個々のトランジスタ間の有効な分離が可能になる。相互接続のうちのいくつかの寸法、例えば、電力および接地相互接続は、図面に示すものよりもはるかに大きくなり得る。
【００３７】
部分的には、より複雑な回路を形成するためのプロセスの可能性を示すために、ＣＭＯＳインバータ回路を形成するための上述したプロセスシーケンスは３つの金属レベルを有する。図１の簡単なインバータは、同じレベル上の負の供給バスおよび正の供給バス用にｎデバイスおよびｐデバイスが適切に配置されているならば、２つのレベルの相互接続を用いて形成され得ることは当業者に明白である。
【００３８】
当業者には公知のように、上記の数箇所で記載したニッケル層は、無電解めっきで形成されるときには、通常Ｎｉ合金、好ましくはリン合金である。本明細書および添付の請求の範囲でニッケル層に言及しているが、これはニッケルのこの形態を示すことを意図している。
【００３９】
【発明の効果】
上記のように、本発明によると、有機半導体デバイスの有効寿命を延ばすことが可能な薄膜トランジスタの製造方法が提供される。
【００４０】
本発明のさらなる様々な変更が当業者には明らかである。当該技術の開発の元となった原理およびその等価物に基本的に依存する本明細書の特定の教示から逸脱するものはすべて、本明細書に記載し、クレームしている本発明の範囲内にあるものとして適切に考慮される。
【図面の簡単な説明】
【図１】本発明に従って製造されたＴＦＴデバイスのＣＭＯＳ対を用いる簡単なインバータの概略回路図。
【図２】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図３】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図４】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図５】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図６】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図７】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図８】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図９】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１０】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１１】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１２】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１３】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１４】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１５】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１６】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１７】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１８】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図１９】図１の有機半導体ＴＦＴ  ＣＭＯＳインバータ回路を形成するために有用なプロセス工程の概略図。
【図２０】本発明により形成された多層ソース／ドレイン電極を有するＴＦＴデバイスの図。
【図２１】本発明のデバイスの改良された寿命特性を示すプロット。
【図２２】本発明のデバイスの改良された寿命特性を示すプロット。
【符号の説明】
１１  ｎチャネルＴＦＴ
１２  ｐチャネルＴＦＴ
２１  ＩＣ基板
２２  第１レベル金属
２３  リソグラフィックマスク
２４  金属ランナ
２５  第１レベル間誘電体
２９  第２レベル金属
３１  マスク
３２  ランナ
３３  第２レベル間誘電体
３４  パターン化マスク
３５  開口部
３６  レベル間ウィンドウ
３７  ゲート金属層
３８、３９  ゲート構造
４１、８３  ゲート誘電体
４４、４５、４６、４７  開口部
５１  レベル間プラグおよびソース／ドレインコンタクト層
５３、５４  ソース電極
５５、５６  ドレイン電極
６１、６２  アクティブ半導体本体
７１  パッシベーション層
８１  基板
８２  ゲート電極
８４  有機半導体
８５  ＴｉＮxベース
８６  ニッケル層
８７  金層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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