(57)【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域、及び活性領域が設けられた単結晶シリコン基板を有し、
前記活性領域は、複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と複数のＳｉ領域とを有し、
前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域は、チャネル形成領域として機能し、
前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と前記複数のＳｉ領域とは、互いに概略平行に、且つ、チャネル幅方向に交互に並んで設けられ、
前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域はそれぞれ、前記ドレイン領域と接しないことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記単結晶シリコン基板は、Ｎ型シリコン基板又はＰ型シリコン基板であることを特徴とする半導体装置。
【請求項３】
絶縁表面上に、ソース領域、ドレイン領域、及び活性領域が設けられた結晶性半導体膜を有するトランジスタを有し、
前記活性領域は、複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と複数のＳｉ領域とを有し、
前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域は、チャネル形成領域として機能し、
前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と前記複数のＳｉ領域とは、互いに概略平行に、且つ、チャネル幅方向に交互に並んで設けられ、
前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域はそれぞれ、前記ドレイン領域と接しないことを特徴とする半導体装置。
【請求項４】
請求項３において、
前記トランジスタは、ゲイト電極と、前記結晶性半導体膜と前記ゲイト電極との間に設けられたゲイト絶縁膜と、を有することを特徴とする半導体装置。
【請求項５】
請求項３または請求項４において、
前記結晶性半導体膜は、単結晶半導体膜であることを特徴とする半導体装置。
【請求項６】
請求項３乃至請求項５のいずれか一項において、
前記結晶性半導体膜は、多結晶半導体膜であることを特徴とする半導体装置。
【請求項７】
請求項３乃至請求項６のいずれか一項において、
前記トランジスタは、Ｎチャネル型トランジスタ又はＰチャネル型トランジスタであることを特徴とする半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記Ｓｉ領域は、前記ソース領域及び前記ドレイン領域の接合深さよりも深くなるように設けられていることを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記ＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域は、前記Ｓｉ領域よりもバンドギャップが小さいことを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記ＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域には、Ｘが０．０５＜Ｘ＜０．９５の範囲の濃度でゲルマニウムが添加されていることを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一項に記載の半導体装置を用いることを特徴とする電子機器。
【請求項１２】
請求項１１に記載された電子機器は、携帯電話、カメラ、コンピュータ、ディスプレイ、又はプロジェクターであることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、結晶性半導体を利用した半導体装置、特に絶縁ゲイト型トランジスタの構成に関する。また、その様なトランジスタ等で構成された半導体回路、電気光学装置及びそれらを複合化した電子機器の構成に関する。    
【０００２】
なお、本明細書中では上記トランジスタ、半導体回路、電気光学装置および電子機器を全て「半導体装置」の範疇に含めて扱う。即ち、半導体特性を利用して機能しうる装置を全て半導体装置と呼ぶ。従って、上記特許請求の範囲に記載された半導体装置は、トランジスタ等の単体素子だけでなく、それを集積化した半導体回路、電気光学装置及び電子機器をも包含する。
【背景技術】
【０００３】
現状のＶＬＳＩ、ＵＬＳＩではさらなる集積度向上を求めて素子サイズが微細化の一途を辿る傾向にある。この流れはバルク単結晶を用いたＭＯＳＦＥＴでも薄膜を用いたＴＦＴでも同様に見られる。現在では、チャネル長が１μｍ以下、さらには 0.2μｍ以下といった素子が求められる様になっている。
【０００４】
ところが、微細化を妨げる要因として短チャネル効果という現象が知られている。短チャネル効果とは、チャネル長が短くなるにつれて引き起こされるソース／ドレイン間耐圧の低下、しきい値電圧の低下などの諸問題である（サブミクロンデバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，1987参照）。
【０００５】
同参考書によれば、耐圧低下の原因の一つとしてパンチスルー現象が最もよく知られている。この現象は、チャネル長が短くなることでドレイン側空乏層の電位的な影響がソース側に及び、ソース側の拡散電位が下げられる（ドレイン誘起障壁低下現象）ことでゲイト電圧による多数キャリアの制御が困難な状況になる現象である。
【０００６】
この様な短チャネル効果は微細化を行う上で乗り越えなくてはならない課題となっている。また、短チャネル効果の代表例としてしきい値電圧の低下が挙げられる。これも空乏層の広がりによって引き起こされると考えられる。
【０００７】
以上の様な短チャネル効果に対して様々な対策がなされているが、最も一般的に行なわれている対策はチャネルドープである。チャネルドープとは、チャネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）といった不純物元素を微量に添加し、短チャネル効果を抑制する技術である（特開平4-206971号公報、特開平4-286339号公報等）。
【０００８】
チャネルドープはしきい値電圧の制御とパンチスルーの抑制とを目的として行われる。しかしながら、チャネルドープ技術はＴＦＴの電界効果移動度（以下、モビリティと呼ぶ）に重大な制約を与えるという欠点を持っている。即ち、意図的に添加された不純物元素によってキャリアの移動が阻害され、キャリア移動度が大幅に低下してしまうのである。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本願発明は上記問題点を鑑みて成されたものであり、高い動作性能（高いモビリティ）と高い信頼性（高い耐圧特性）とを同時に実現しうる全く新しい構造の半導体装置およびその作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本明細書で開示する発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を構成に含むトランジスタでなる回路を有する半導体装置であって、
前記活性領域は局所的にゲルマニウムを添加して形成されたSix Ge1-x (0<X<1) 領域と前記ゲルマニウムが添加されなかったSi領域とで構成され、
前記Si領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする。
【００１１】
また、他の発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を構成に含むトランジスタでなる回路を有する半導体装置であって、
前記活性領域は局部的にゲルマニウムを添加して形成されたSix Ge1-x (0<X<1) 領域と１３族又は１５族から選ばれた元素が添加されたSi領域とで構成され、  前記Si領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止され、且つしきい値電圧が制御されることを特徴とする。
【００１２】
なお、上記構成において前記活性領域は前記Six Ge1-x (0<X<1) 領域及び前記Si領域が互いに概略平行に、且つ、交互に並んで構成され、
前記Six Ge1-x (0<X<1) 領域は前記ソース領域から前記ドレイン領域にかけて形成されている構造とすることが好ましい。
【００１３】
また、他の発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を構成に含むトランジスタでなる回路を有する半導体装置であって、
前記活性領域にはゲルマニウムを添加して形成されたSix Ge1-x (0<X<1) 領域とゲルマニウムが添加されなかったSi領域とが互いに概略平行に、且つ、交互に並んで配置され、前記Six Ge1-x (0<X<1) 領域が前記ソース領域から前記ドレイン領域に渡って形成されていることを特徴とする。
【００１４】
また、他の発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を構成に含むトランジスタでなる回路を有する半導体装置であって、
前記活性領域と前記ソース領域との接合部にはゲルマニウムを添加して形成されたSix Ge1-x (0<X<1) 領域が間隔を空けて局所的に設けられていることを特徴とする。
【００１５】
また、他の発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を構成に含むトランジスタでなる回路を有する半導体装置であって、
前記活性領域と前記ドレイン領域との接合部にはゲルマニウムを添加して形成されたSix Ge1-x (0<X<1) 領域が間隔を空けて局所的に形成されていることを特徴とする。
【００１６】
本願発明の主旨は、活性領域に対して局所的にゲルマニウムを添加することで意図的にバンド構造の異なる２種類の領域を形成し、そのバンド構造の差を利用してドレイン側からソース側に向かって広がる空乏層を抑止することにある。なお、活性領域とはソース／ドレイン領域間（またはＬＤＤ領域間）に挟まれた領域のことを指す。
【００１７】
また、本発明者らは空乏層を抑止する効果があたかも空乏層をピン止めする様に捉えられることから、「抑止」という意味で「ピニング」という言葉を定義している。そして、本願発明を利用した半導体装置をピニングＦＥＴ（またはピニングＴＦＴ）と呼び、従来の半導体装置とは明確に区別している。
【００１８】
上述の構成からなる本願発明の半導体装置は、高い動作性能と高い信頼性とを同時に実現する。本願発明の半導体装置に関する詳細について以下に示す実施例でもって説明する。
【発明の効果】
【００１９】
本願発明によりチャネル長およびチャネル幅が極めて小さい微細な半導体装置においても短チャネル効果による悪影響を抑制または防止することができる。即ち、パンチスルーによるソース−ドレイン間耐圧の低下としきい値電圧の低下とを解決することができる。
【００２０】
さらに、上記効果はチャネル形成領域（キャリアが移動する領域）に余計な不純物を含ませることなく得られるので、キャリア移動度を損なうことがない。その結果、非常に高いモビリティが実現され、高速動作特性（高周波特性）に優れるという利点がある。
【００２１】
また、Six Ge1-x 領域を少数キャリアの引き出し配線として活用することで、衝突電離によるソース−ドレイン間耐圧の低下を防ぐことが可能である。
【００２２】
以上の相乗効果によって、高い動作性能と高い信頼性とを同時に実現する半導体装置を実現することができる。また、本願発明の半導体装置を採用した電気光学装置および半導体回路並びにそれらを搭載した電子機器は、非常に高い性能と高い信頼性を得ることができる。
【図面の簡単な説明】
【００２３】
【図１】本願発明の半導体装置（ＦＥＴ）の構成を示す図。
【図２】活性領域のバンド構造を示す図。
【図３】チャネル長及びチャネル幅の定義を示す図。
【図４】活性領域のエネルギー状態を示す図。
【図５】活性領域のエネルギー状態を模式的に示す図。
【図６】本願発明の半導体装置（ＴＦＴ）の構成を示す図。
【図７】活性領域の構成を示す図。
【図８】活性領域の構成を示す図。
【図９】活性領域の構成を示す図。
【図１０】活性領域の構成を示す図。
【図１１】ＣＭＯＳ回路の構成を説明するための図。
【図１２】電気光学装置の概略の構成を示す図。
【図１３】半導体回路の構成を示す図。
【図１４】電子機器の一例を説明するための図。
【実施例１】
【００２４】
本願発明のピニングＦＥＴの構造について図１を用いて説明する。図１（Ａ）は上面図、図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００２５】
図１（Ａ）において、１０１はソース領域、１０２は活性領域、１０３はドレイン領域、１０４はフィールド酸化膜である。また、活性領域１０２を横切る様にして複数設けられた領域１０５は、局部的にゲルマニウム（Ｇｅ）を添加した領域（以下、Six Ge1-x (0<X<1) 領域と略記する）である。
【００２６】
なお、Six Ge1-x で示される組成では０＜Ｘ＜１の関係が成り立つ。即ち、Six Ge1-x 領域はSiのみ又はGeのみといった組成にはならない。具体的にはｘ＝0.05〜0.95の範囲に収まる様な濃度でゲルマニウムが添加されている。
【００２７】
また、活性領域１０２内において、ゲルマニウムが添加されなかった領域１０６は、真性または実質的に真性なシリコンからなる領域（以下、Si領域と略記する）である。
【００２８】
また、活性領域１０２の両端にはＬＤＤ領域１０７が設けられ、活性領域１０２の上にはゲイト絶縁膜を介してゲイト電極１０８が設けられている。このゲイト電極１０８は導電性を付与したシリコンを用いる。他にもアルミニウムを主成分とする材料、タンタル、タングステン、モリブデン等を用いることもできる。さらに、層間絶縁膜を介してソース電極１０９、ドレイン電極１１０が設けられ、それぞれソース領域１０１、ドレイン領域１０３と接している。
【００２９】
ここで、本願発明の特徴であるSix Ge1-x 領域とSi領域とについて説明を行う。上述の様に、本願発明では活性領域１０２がSix Ge1-x 領域１０５とSi領域１０６とで構成されている。最も典型的な構成は、図１（Ａ）に示す様にSix Ge1-x 領域１０５とSi領域１０６とが互いに概略平行に、且つ、交互に並んだ構成である。なお、この様な構成では活性領域１０２がSix Ge1-x 領域１０５によって複数のSi領域１０６に分断されているとも見なせる。
【００３０】
このSix Ge1-x 領域１０５は質量分離したイオンインプランテーション法を用いてゲルマニウムを添加することで形成することができる。ここでゲルマニウムを添加した場合のバンドギャップの変化について図２を用いて説明する。
【００３１】
図２に示すエネルギーバンド図は、隣接するSix Ge1-x 領域とSi領域とのバンド構造の変化を模式的に示したものである。Si/Si x Ge1-x 界面におけるバンド構造に関しては未だ研究過程にあるが、Six Ge1-x 層とSi層との界面付近では図２に示す様なバンド構造が形成されると報告されている。
【００３２】
即ち、Six Ge1-x 領域では価電子帯（Ｅv ）が伝導帯（Ｅc ）に較べて大幅に持ち上がるためその部分が極端にナローギャップになる。そのため、図２に示した模式図の様にSix Ge1-x 領域のバンドギャップ（Ｅｇ2 ）は、Si領域のバンドギャップ（Ｅｇ1 ）に比べて小さい。
【００３３】
この時、Six Ge1-x 領域のバンドギャップは組成中に含まれるゲルマニウム量で変化する。本願発明ではSix Ge1-x で示される組成において０＜Ｘ＜１、好ましくは 0.05 ＜ｘ＜0.95（代表的には 0.5＜ｘ＜0.95  ）となる様にｘを変化させる。また、この制御によりSix Ge1-x 領域のバンドギャップ（Ｅｇ2 ）は0.66＜Ｅｇ2 ＜1.6 （代表的には0.66＜Ｅｇ2 ＜1.1 ）の間で変化する。
【００３４】
この様なバンド構造となる場合、ＦＥＴ動作時のキャリア（電子または正孔）はエネルギーギャップの狭いSix Ge1-x 領域を優先的に移動する様な傾向にある。従って、Six Ge1-x 領域がキャリアの移動経路として機能する。この様な傾向はＮチャネル型でもＰチャネル型でも同様である。
【００３５】
ここでチャネル長およびチャネル幅の定義を図３を用いて行う。図３においてソース領域３０１とドレイン領域３０２との間の距離（活性領域３０３の長さに相当する）をチャネル長（Ｌ）と定義する。本願発明はこの長さが２μｍ以下、典型的には30〜500 nm（さらに好ましくは50〜200 nm）である場合に特に有効である。また、このチャネル長に沿った方向をチャネル長方向と呼ぶ。
【００３６】
また、チャネル長方向と直交する方向における活性領域３０３の長さを総合チャネル幅（Ｗ）と呼ぶ。この総合チャネル幅に沿った方向をチャネル幅方向と呼ぶことにする。
【００３７】
次に、任意のSix Ge1-x 領域３０４の幅（チャネル幅と呼ぶ）をｗi とする。幅ｖi の最小幅は量子効果が起こらない程度（約３nm）とし、最大幅はドレイン側空乏層の最大空乏層幅と同程度とすることが望ましい。
【００３８】
最大空乏層幅は基板濃度（又はウェル濃度）とドレイン領域の不純物濃度が決まれば必然的に決まる。例えば、基板またはウェル濃度が 1×1016atoms/cm3 程度ならば約 300nmである。
【００３９】
以上の様な理由からSix Ge1-x 領域３０４の幅（ｗi ）は２μｍ未満、好ましくは50〜300nm （さらに好ましくは１〜50nm）とすれば良い。そして、活性領域３０３内に存在する全てのSix Ge1-x 領域の幅の総和をＷとすると、次式の様に定義される。
【００４０】
【数１】
0005063640.tif 000002
【００４１】
なお、Six Ge1-x 領域３０４はキャリアが移動する領域（以下、チャネル形成領域と呼ぶ）として機能する。そのため、活性領域３０３に対して少なくとも一つのSix Ge1-x 領域を設ける必要がある。即ち、i ＝１〜ｍとなり、１本乃至ｍ本のSix Ge1-x 領域を形成する。また、上述のチャネル幅ｖi の総和（Ｗ）を有効チャネル幅と呼ぶ。
【００４２】
また、Six Ge1-x 領域３０４は 1×1017〜 5×1019atoms/cm3 （好ましくは 1×1018〜 1×1019atoms/cm3 ）の範囲でゲルマニウムを添加することで形成することができる。この添加濃度によってSix Ge1-x 領域３０４のバンドギャップが変化する。ただし、過剰にゲルマニウムを添加すると却ってキャリアの移動を妨げる恐れもあるので 1×1019atoms/cm3 程度を上限とすると良い。
【００４３】
次に、Si領域３０５の幅（ピニング幅と呼ぶ）をｖj とする。ピニング幅ｖj もSix Ge1-x 領域３０４と同様に１μｍ以下、好ましくは50〜300nm （さらに好ましくは１〜50nm）とすればピニング効果を得ることができる。また、上記Si領域３０５の幅ｖj の総和をＶとすると次式の様に定義される。
【００４４】
【数２】
0005063640.tif 000003
【００４５】
なお、Si領域３０５は、空乏層の広がりを抑止するための領域として機能するため、活性領域３０３に対して少なくとも一つのSi領域を設ける必要がある。即ち、j ＝１〜ｎとなり、１本乃至ｎ本のSi領域を形成する。また、上述のピニング幅ｖi の総和（Ｖ）を有効ピニング幅と呼ぶ。
【００４６】
そして、上記有効チャネル幅（Ｗ）と有効ピニング幅（Ｖ）とを加えた総和を総合チャネル幅（Ｗtotal ）とし、次式で定義する。
【００４７】
【数３】
0005063640.tif 000004
【００４８】
以上の様に定義される本願発明の半導体装置は、特にチャネル長が極めて小さい半導体装置に適用することを念頭に置いているので、Six Ge1-x 領域の形成は極めて微細な寸法で行わなくてはならない。
【００４９】
そのため、図１（Ａ）におけるSix Ge1-x 領域１０５の形成には極めて微細な露光技術及びイオン注入技術が必要となる。即ち、エキシマレーザー、電子ビームまたはＸ線等による露光技術とイオンインプランテーション、プラズマドーピング、レーザードーピング等によるイオン注入技術とを組み合わせて行うことが好ましい。また、集束イオンビーム（ＦＩＢ）等を用いてマスクレスで不純物添加を行うことも可能である。
【００５０】
特に、ゲルマニウムの導入量を精密に制御するためにもイオン注入技術は精密な濃度制御の可能な技術を利用することが好ましい。
【００５１】
次に、図１（Ｂ）についての説明を行う。なお、図１（Ｂ）において、図１（Ａ）で説明した部分については同一の符号を用いて説明することにする。
【００５２】
図１（Ｂ）において、１１１は単結晶シリコン基板であり、Ｎ型またはＰ型シリコン基板を用いる。なお、シリコン基板１１１としては、通常のＣＺ法、ＦＺ法またはその他の方法で形成された全てのシリコン基板を用いることができる。ただし、キャリアの移動度を高めるためには、ドーパント量（不純物元素の添加濃度）の少ない高抵抗シリコン基板を用いることが好ましい。
【００５３】
なお、本実施例ではシリコン基板をそのまま利用してピニングＦＥＴを形成する例を示しているが、Ｎ型またはＰ型の不純物ウェルを形成して、その中にピニングＦＥＴを形成する構成としても良い。
【００５４】
また、１１２はフィールド酸化膜１０４の下に形成されたチャネルストッパー、１１３はゲイト絶縁膜、１１４は層間絶縁膜である。また、活性領域１０２内においてSix Ge1-x 領域１０５以外の領域がSi領域１０６となる。
【００５５】
そして、活性領域１０２に対してストライプ状にSix Ge1-x 領域１０５が形成されることで、やはりストライプ状にSi領域１０６が形成される。このSi領域１０６はドレイン側からソース側に向かって広がる空乏層を効果的にピニングする様に深く形成することが好ましい。基本的には、ソース／ドレイン領域の接合深さよりも深くすると良い。
【００５６】
次に、図１（Ｃ）について説明を行う。図１（Ｃ）において、ソース領域１０１及びドレイン領域１０３の内側に設けられた領域１０７がＬＤＤ領域である。このＬＤＤ領域１０７はサイドウォール１１５を利用して形成される。
【００５７】
なお、図１（Ｃ）に示す様にSix Ge1-x 領域１０５をＬＤＤ領域１０７の内部にまで食い込む様に形成すると、ＬＤＤ領域に到達するまでキャリアの移動がスムーズに行われるので有効である。勿論、ドレイン領域１０３の内部にまで食い込む様に形成することもできるし、ＬＤＤ領域内に食い込まない様に形成しておくことも可能である。
【００５８】
本願発明のピニングＦＥＴは、以上に示した様な構成を基本とする。ただし、最も重要なのは活性領域の構成であり、活性領域とは直接関係しない素子構造に関しては図１の構造に限定されるものではない。
【００５９】
次に、Six Ge1-x 領域１０５及びSi領域１０６の果たす役割と、それによって得られる効果についてＮチャネル型ＦＥＴを例にとって説明する。
【００６０】
まず、第１の効果について説明する。本願発明の最も大きな目的は、ドレイン側からソース側に向かって広がる空乏層を抑止（ピニング）し、ドレイン電圧によるソース側の電位障壁の低下を防止することにある。そして、空乏層の広がりを抑止することでしきい値電圧の低下やパンチスルーによる耐圧の低下を十分に防ぐことが可能となる。
【００６１】
図１において、活性領域１０２に局部的に残存したSi領域１０６は、ドレイン側から広がる空乏層に対して電位的なストッパー（障壁）として働き、空乏層の広がりを効果的に抑止する。従って、空乏層の広がりによってソース側の拡散電位が引き下げられることもなくなり、パンチスルー現象が防止される。また、空乏層の広がりによる空乏層電荷の増加が抑制されるので、しきい値電圧の低下も避けられる。
【００６２】
以上の様に、活性領域に対してSix Ge1-x 領域１０５を形成することでストライプ状のチャネル形成領域とピニング領域とに区別されるため、微細化に際して非常に重大な問題であった短チャネル効果を抑止または防止することが可能となる。この効果は本願発明の半導体装置の最も重要な効果である。
【００６３】
次に第２の効果について説明する。本願発明のＮチャネル型ＦＥＴではストライプ状に設けられたSix Ge1-x 領域がチャネル形成領域として機能するのでキャリアの移動経路が規定され、余計なキャリア散乱を防ぐことができる。
【００６４】
図４は本実施例のピニングＴＦＴが動作した際の活性領域１０２のエネルギー状態（電位状態）を示している。図４において、４０１、４０２で示される領域がSi領域１０６のエネルギー状態に相当し、４０３で示される領域がSix Ge1-x 領域１０５のエネルギー状態に相当する。
【００６５】
図４からも明らかな様に、Six Ge1-x 領域１０５はSix Ge1-x 領域に較べてバンドギャップの大きいSi領域１０６に挟まれるため、結果的に電子はエネルギー状態の低いSix Ge1-x 領域１０５を優先的に移動する。
【００６６】
このSix Ge1-x 領域およびSi領域はどちらも真性または実質的に真性な領域である。即ち、Ｎチャネル型ピニングＦＥＴでは、チャネル形成領域となるSix Ge1-x 領域１０５が真性または実質的に真性な領域で構成され、その領域を電子が移動するという構成になる。
【００６７】
ここで真性な領域とは、Ｎ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を呼ぶ。また、実質的に真性な領域とは、逆導電型不純物の添加により意図的に導電型を相殺させた領域又はしきい値電圧の制御が可能な範囲において一導電型を示す領域を指す。
【００６８】
例えば、ドーパント濃度（リン、砒素、ボロン、インジウム、アンチモン等の濃度）が 1×1018atoms/cm3 以下（好ましくは 1×1017atoms/cm3 以下）であり、含有する炭素、窒素、酸素の濃度が 2×1018atoms/cm3 以下である様なシリコン基板は実質的に真性であるといって差し支えない。
【００６９】
そういった意味で、一般的に半導体用に用いられる単結晶シリコン基板はプロセス過程で意図的に一導電型を付与する不純物元素を添加しない限り全て実質的に真性であると言える。
【００７０】
また、一般的なＶＬＳＩプロセスで用いられる様に 1×1017〜 1×1018atoms/cm3 の濃度で形成されたＮ型またはＰ型のウェルも、しきい値電圧の制御が可能といった点で実質的に真性と見なすことができる。
【００７１】
キャリアの移動する領域が真性または実質的に真性である場合、不純物散乱による移動度の低下は極めて小さくなり高いモビリティが得られる。この点が本願発明とチャネルドープ法との大きな相違点である。
【００７２】
また、図１（Ａ）に示す様に、ソース領域からドレイン領域にかけて線状のSix Ge1-x 領域を設けた場合、Si領域によって電子の移動経路が規定されるという効果が得られる。
【００７３】
前述の様に、Si領域に挟まれたSix Ge1-x 領域のエネルギー状態は図４に示す様な状態となっている。図１（Ａ）に示す構成では、図４の様なエネルギー状態のスリットが複数並んでいると考えられる。
【００７４】
この様子を模式的に表したのが図５である。図５において、５０１がSi領域（ピニング領域）、５０２がSix Ge1-x 領域（チャネル形成領域）を表している。また、５０３が多数キャリア（ここでは電子）である。図５に示す様に、電子５０３はエネルギー的に低いSix Ge1-x 領域５０２を優先的に移動する。
【００７５】
この様に多数キャリアの移動経路を規定することでキャリア同士の自己衝突による散乱（キャリア散乱）が低減する。この事はＦＥＴのモビリティの向上に大きく寄与する。
【００７６】
さらに、Six Ge1-x 層をチャネル形成領域とした場合の方がSi層をチャネル形成領域とした場合よりもキャリア移動度が高いことが知られている。即ち、本願発明はSix Ge1-x 領域をキャリアの移動経路として活用するので、従来のＭＯＳＦＥＴよりも高いモビリティが実現できるという利点を有する。
【００７７】
次に、第３の効果について説明する。本願発明のピニング領域は衝突電離によるソース／ドレイン間耐圧の低下を防止する上で非常に重要な役割を果たしている。
【００７８】
衝突電離（インパクトイオン化現象）によって生成した少数キャリア（ここでは正孔）は寄生バイポーラトランジスタを導通させたり、ソース近傍に蓄積してソース側の拡散電位を下げたりするなど、キャリア注入誘起型の降伏現象の原因となる。
【００７９】
しかしながら、図１に示した様な構造のＮチャネル型ピニングＦＥＴの場合、Six Ge1-x 領域１０５は正孔にとって電位的な溝となる（図２参照）ため、衝突電離によって発生した正孔はSix Ge1-x 領域１０５に移動する。
【００８０】
ただし、Six Ge1-x 領域の上部（特にゲイト絶縁膜との界面近傍）はゲイト電圧によって電子が誘起されてチャネルを形成している。インパクトイオン化によって発生した正孔はゲイト電圧によってチャネルよりも下方に払われるので、Six Ge1-x 領域の下部に集まることになる。
【００８１】
そして、正孔はソース−ドレイン間の電位差によってソース領域側に引かれ、Six Ge1-x 領域の下部を流れてソース領域１０１に到達する。その様にしてソース領域に引かれた正孔は外部端子を通って引き出されるので、基板端子への正孔の流出または蓄積を防ぐことができる。
【００８２】
この様に、本願発明のピニング領域は衝突電離によって発生した少数キャリア（ここでは正孔）を多数キャリア（ここでは電子）とは逆の方向に流し、そのまま外部へ引き出すためのパスとしても機能する。
【００８３】
この第３の効果によって衝突電離によるキャリア注入誘起型の降伏現象を防ぐことが可能であるため、第１の効果（パンチスルーによる耐圧の低下防止）との相乗効果で、非常に高い耐圧を有する信頼性の高い半導体装置を実現できる。
【００８４】
以上の効果によって、本願発明のピニングＴＦＴは高い信頼性と高いモビリティとを同時に実現することが可能である。なお、以上の説明はＮチャネル型ＦＥＴを例にとった説明であるが、Ｐチャネル型ＦＥＴでも正孔と電子の取り扱いが異なるだけで基本的に同様の効果を得ることができる。  
【実施例２】
【００８５】
実施例１ではバルク単結晶を利用したＭＯＳＦＥＴに対して本願発明を適用した場合の例について説明した。これ以外にも本願発明は結晶性半導体薄膜を利用した薄膜トランジスタ（ＴＦＴ）に対して適用することもできる。
【００８６】
結晶性半導体薄膜としては、単結晶半導体薄膜、多結晶半導体薄膜などを用いることができる。単結晶半導体薄膜は、酸素イオン注入による方法（ＳＩＭＯＸ）、貼り合わせによる方法、ＥＬＴＲＡＮ法、スマートカット法などの公知技術を利用して得ることができる。
【００８７】
また、多結晶半導体薄膜は特開平7-130652号公報、特開平9-312260号公報記載の技術、レーザーアニールを利用した技術などを利用して非晶質半導体薄膜を結晶化させる方法、減圧熱ＣＶＤ法で直接成膜する方法などを利用して得ることができる。
【００８８】
特に特開平9-312260号公報記載の技術を利用することで極めて結晶性に優れた連続粒界結晶シリコン膜（Continuous Grain Silicon：ＣＧＳ）と呼ばれるシリコン薄膜が得られる。このシリコン膜を用いたＴＦＴは従来のＭＯＳＦＥＴをも凌駕する電気特性を有するので、この先のＬＳＩ技術においてＭＯＳＦＥＴの代替素子として利用することができる。従って、この様なシリコン膜を用いたＴＦＴに本願発明を適用することは非常に有効であると言える。
【００８９】
また、この他にもあらゆる手段で形成された結晶性半導体薄膜を利用することが可能である。ここで、本願発明をＴＦＴに適用した場合の構成を図６を用いて説明する。
【００９０】
図６において、６０１はソース領域、６０２はドレイン領域、６０３は活性領域、６０４はSix Ge1-x 領域、６０５はSi領域、６０６はＬＤＤ領域である。これらは結晶性半導体薄膜を利用して形成される。
【００９１】
また、６０７はアルミニウムを主成分とするゲイト電極、６０８はゲイト電極を陽極酸化して得られる陽極酸化膜、６０９はソース電極、６１０はドレイン電極である。なお、ゲイト電極６０７はタンタル、タングステン、モリブデンまたは導電性を付与したシリコンを用いることもできる。
【００９２】
次に、図６（Ａ）をＡ−Ａ’で切断した断面図を図６（Ｂ）に示す。図６（Ｂ）において、６１１は絶縁表面を有する基板、６１２は下地膜であり、その上に結晶性半導体薄膜が形成される。基板６１１はプロセスの最高温度に耐えうる耐熱性を備えた基板を用いる。また、６１３はゲイト絶縁膜であり、その上のゲイト電極６０７、陽極酸化膜６０８上には層間絶縁膜６１４が設けられている。
【００９３】
次に、図６（Ａ）をＢ−Ｂ’で切断した断面図を図６（Ｃ）に示す。図６（Ｃ）に示す様に本願発明のＴＦＴは、基本構造は特開平7-135318号公報に記載された技術を利用したＴＦＴに似ているが、活性領域６０３にSix Ge1-x 領域６０４が設けられている点で異なる。
【００９４】
この様に、本願発明は活性領域（ゲイト電極の直下）に対するエンジニアリングであり、それ以外のＴＦＴ構造に影響される技術ではない。即ち、本願発明は図６に示したＴＦＴ構造に限定されず、あらゆる構造のＴＦＴに適用することが可能である。  
【実施例３】
【００９５】
実施例１に示したピニングＦＥＴまたは実施例２に示したピニングＴＦＴは、Ｎチャネル型とＰチャネル型とを相補的に組み合わせることで容易にＣＭＯＳ回路（インバータ回路）を構成することができる。
【００９６】
その場合、Ｎチャネル型とＰチャネル型とで全く同じ構造のピニングＦＥＴを組み合わせることもできるが、本実施例で示す様にピニング領域の構成を両者間で異なるものとすることもできる。
【００９７】
ここで図７に示したのは、Ｎチャネル型ピニングＦＥＴとＰチャネル型ピニングＦＥＴとを相補的に組み合わせたＣＭＯＳ回路の、活性領域とソース／ドレイン領域のみを示した上面図である。なお、７０１はＮチャネル型ピニングＦＥＴのソース領域、７０２は同ドレイン領域であり、７０４はＰチャネル型ピニングＦＥＴのソース領域、７０５は同ドレイン領域である。
【００９８】
図７ではＰチャネル型ピニングＦＥＴに形成するSix Ge1-x 領域７０５の幅をＮチャネル型ピニングＦＥＴに形成するSix Ge1-x 領域７０６の幅よりも太くしてある点に特徴がある。換言すれば、Ｐチャネル型ピニングＦＥＴのSi領域７０７はＮチャネル型ピニングＦＥＴに形成するSi領域７０８よりも細くなる。
【００９９】
この様な構成とすると、Ｎチャネル型ピニングＦＥＴの方はピニング領域（Si領域）７０８の占める面積が大きいので、よりドレイン側からの空乏層の広がりを抑止するのに適した構造となる。即ち、信頼性を重視した構造となる。
【０１００】
一方、Ｐチャネル型ＦＥＴの方はチャネル形成領域（Six Ge1-x 領域）７０５の占める面積が大きくなるので、よりキャリアの移動量を多くするまたは移動度を高めるのに適した構造となる。即ち、大電流を流したり、高速動作を行わせることを重視した構造となる。
【０１０１】
従来、ＣＭＯＳ回路ではＮチャネル型の方はモビリティは高いが信頼性が悪いことが多く、逆にＰチャネル型の方は信頼性は高いがモビリティが低いことが多いという問題があった。
【０１０２】
しかしながら、本実施例の構造を採用した場合、ピニングＦＥＴでＣＭＯＳ回路を構成することによってＮチャネル型とＰチャネル型の両者の欠点を補う様な組み合わせが可能となる。その結果、両者の特性差を是正し、特性バランスが高く、且つ、信頼性も高いＣＭＯＳ回路を実現することができる。  
【実施例４】
【０１０３】
本実施例では、実施例１乃至実施例３に示した半導体装置において、ピニング領域として機能する領域に対してエネルギー障壁を高めるための不純物元素を添加する場合の例を示す。
【０１０４】
具体的には、Ｎチャネル型ピニングＦＥＴの場合にはピニング領域として振る舞うSi領域に対して１３族から選ばれた元素（代表的にはボロン、ガリウムまたはインジウム）を添加する。また、Ｐチャネル型ピニングＦＥＴの場合にはSi領域に対して１５族から選ばれた元素（代表的にはリン、砒素またはアンチモン）を添加する。
【０１０５】
Ｎチャネル型半導体装置では、多数キャリアが電子であるので電子の移動を妨げる方向にバンド構造をシフトさせる１３族元素を用いる。この場合、１３族元素はしきい値電圧を正の方向にシフトさせるため、これを利用してしきい値電圧の制御を行うことも可能である。
【０１０６】
逆に、Ｐチャネル型半導体装置では、多数キャリアが正孔であるので正孔の移動を妨げる方向にバンド構造をシフトさせる１５族元素を用いる。この時、１５族元素はしきい値電圧を負の方向にシフトさせるため、これを利用してしきい値電圧を制御しても良い。
【０１０７】
この様な構造とすることで、キャリアの移動する領域（チャネル形成領域）と空乏層の広がりを抑止する領域（ピニング領域）とがより明確に区別される。この様な不純物の添加はイオンプランテーション、プラズマドーピング、レーザードーピングのいずれかの手段で行えば良い。
【０１０８】
また、この時、１３族または１５族の元素を添加した領域に対して酸素を同時に添加しておくことはさらに効果的である。酸素が添加されることで、ドレイン領域との接合部における耐圧が高くなる。また、酸素の添加は１３族または１５族の元素を添加するのに利用したマスクをそのまま活用して上述の添加手段のいずれかを用いて行えば良い。  
【実施例５】
【０１０９】
本実施例では、実施例１で説明した第４の効果を有効に活用するための構成について説明する。なお、説明には図８を用い、Ｎチャネル型半導体装置を例にとって説明を行う。
【０１１０】
図８において、８０１はソース領域、８０２はドレイン領域、８０３はSix Ge1-x 領域（チャネル形成領域）である。また、８０４はソース電極（図示せず）とソース領域８０１との接続箇所（コンタクトホールの位置）を表している。
【０１１１】
第４の効果、即ち衝突電離によって発生した少数キャリア（正孔）の蓄積を防ぐ効果は、発生した正孔がSix Ge1-x 領域８０３の下部を伝ってソース領域に逃げることによって達成される。
【０１１２】
そのため、図８に示す様にSix Ge1-x 領域８０３を接続箇所８０４の内部に到達する程度に長く形成しておけば、Six Ge1-x 領域８０３に直接的にソース電極（図示せず）が接触する構成となる。こうすることで、Six Ge1-x 領域８０３を伝ってソース領域８０１へと移動した正孔がソース電極によって外部へと引き出されるのである。
【０１１３】
本実施例の効果は、Ｐチャネル型半導体装置でも同様に得ることができる。また、ＦＥＴやＴＦＴ等の単体素子だけでなく、ＣＭＯＳ回路などに適用することも有効である。
【０１１４】
ただし、もともとＰチャネル型半導体装置は衝突電離による劣化現象が問題となりにくいので、Ｎチャネル型半導体装置のみに本実施例の構成を適用するのであっても良い。  
【実施例６】
【０１１５】
本実施例では、実施例１とは異なる構成とした活性領域の例について説明する。なお、説明はＮチャネル型を例にとって行う。
【０１１６】
本願発明の最も重要な効果は、ドレイン側からソース側に向かって広がる空乏層を抑止することである。その効果を得るためには、空乏層を抑止するためのピニング領域が活性領域のどこかに設けられていれば良い。
【０１１７】
その様な例として図９の様な構成が考えられる。図９の構成では、活性領域のほぼ全面にゲルマニウムを添加され、Si領域９０１がソース領域９０２、ドレイン領域９０３と接触しない様な構成となっている。
【０１１８】
この場合、ドレイン側から広がった空乏層はSi領域９０１の所でカットされる。また、活性領域とドレイン領域との接合部９０４にSi領域９０１が接していないので、Si領域とドレイン領域との接合部に電界集中が生じる様なこともなく、耐圧の向上に有効である。
【実施例７】
【０１１９】
本実施例では、Six Ge1-x 領域の配置に関して実施例１〜６とは異なる構造とした場合の例について図１０を用いて説明する。
【０１２０】
図１０において、１１はソース領域、１２はドレイン領域、１３はSix Ge1-x 領域である。図１０の構成では、Six Ge1-x 領域１３がソース領域１１の内部には入り込み、ドレイン領域１２には接しない構成となっている。
【０１２１】
この様な構成とした場合、ソース領域から引き出された電子はSix Ge1-x 領域１１を通ってドレイン領域１２へと向かうが、途中でSix Ge1-x 領域１３が途切れてしまうので、そこから先はSi領域１４を通ってドレイン領域１２へと到達する構成となる。
【０１２２】
この場合、衝突電離によって発生した少数キャリア（ここでは正孔）はSix Ge1-x 領域１３の価電子帯に落ち、そのままソース領域１１へと引き抜かれる。実施例６の構成と組み合わせればさらに顕著な効果を得ることができる。
【０１２３】
なお、本実施例の構成は、Ｐチャネル型半導体装置においても同様の効果を得ることができる。また、他の実施例の構成と組み合わせて用いることで他の実施例の効果を付加し、本実施例の効果をさらに効果的に利用できる。  
【実施例８】
【０１２４】
実施例３に示したＣＭＯＳ回路を構成する際、どちらか片方のみに本願発明を適用することもできる。例えば、図１１（Ａ）の構成ではＮチャネル型ＦＥＴは従来のチャネルドープを用いたＦＥＴ（チャネルドープＦＥＴ）を用い、Ｐチャネル型ＦＥＴは本願発明のピニングＦＥＴを用いる。
【０１２５】
図１１（Ａ）の様な構成では、Ｎチャネル型ＦＥＴに従来のチャネルドープを用いているのでモビリティにある程度の制限が与えられる。逆にＰチャネル型ＦＥＴはピニングにより高いモビリティを実現する。従って、Ｎチャネル型とＰチャネル型の特性の出力差が緩和され、安定な動作のＣＭＯＳ回路を構成しやすくなる。
【０１２６】
勿論、図１１（Ｂ）の様な構成をとることも可能である。図１１（Ｂ）の構成ではＮチャネル型ＦＥＴとしてピニングＦＥＴを用い、Ｐチャネル型ＦＥＴとして従来のチャネルドープを利用したＦＥＴを用いている。
【０１２７】
なお、本実施例ではＦＥＴを例にとって説明しているがＴＦＴに本願発明を適用する場合においても同様であることは言うまでもない。
【０１２８】
本実施例の様に、より好適な回路を形成するためには本願発明のピニング半導体装置と従来のチャネルドープを利用した半導体装置とを適所に混在させる様な工夫も必要である。  
【実施例９】
【０１２９】
本願発明はトップゲイト型半導体装置（代表的にはプレーナ型半導体装置）に適用されるだけでなく、ボトムゲイト型半導体装置（代表的には逆スタガ型半導体装置）にも適用することができる。
【０１３０】
なお、ボトムゲイト型半導体装置に本願発明を適用した場合においても、他の実施例の構成と組み合わせることが可能である。  
【実施例１０】
【０１３１】
本実施例では、本願発明のピニングＴＦＴを用いて電気光学装置を構成する場合の例について説明する。なお、電気光学装置とは電気的信号を光学的信号に変換する装置またはその逆を行う装置と定義する。
【０１３２】
電気光学装置としてはアクティブマトリクス型の液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ（エレクトロクロミクス）表示装置などが挙げられる。また、イメージセンサやＣＣＤを作製することも可能である。
【０１３３】
図１２に示すのは液晶モジュールの一部（素子形成側基板）の配置例を示している。２１は絶縁表面を有する基板、２２は画素マトリクス回路、２３はソース側駆動回路、２４はゲイト側駆動回路、２５はロジック回路である。
【０１３４】
ソース側駆動回路２３は主にシフトレジスタ回路、サンプリング回路、バッファ回路等から構成される。また、ゲイト側駆動回路２４は主にシフトレジスタ回路、バッファ回路等から構成される。ロジック回路２５はクロック発生回路、メモリ回路、演算回路、信号変換回路など各種信号処理回路から構成される。
【０１３５】
本願発明のピニングＴＦＴは上記全ての回路に対して適用することができる。また、必要とする性能に応じて部分的に採用する様なこともできる。例えば、高速動作特性を必要とする回路（ロジック回路やシフトレジスタ回路等）にピニングＴＦＴを適用することは有効である。また、高耐圧特性を必要とする画素マトリクス回路にピニングＴＦＴを適用することも有効である。
【０１３６】
一方、バッファ回路やサンプリング回路などの様に大電流を必要とする様な回路に対してはピニングＴＦＴを使うメリットが生かされない。本願発明のピニングＴＦＴはピニング領域を形成する分だけ有効チャネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べてオン電流を稼ぎにくい。
【０１３７】
従って、大電流を必要とする回路には従来のチャネルドープを用いたＴＦＴを用い、大電流を取り扱うことなく高速動作性と高耐圧性を重視する回路には本願発明のピニングＴＦＴを用いる様なシステムが好ましい。
【０１３８】
なお、本実施例では実施例２に示したピニングＴＦＴを用いて電気光学装置を構成する例を示したが、駆動回路やロジック回路は実施例３に示したＣＭＯＳ回路を基本回路として組まれる。また、実施例１に示したピニングＦＥＴを用いて本実施例の液晶モジュールを構成することもできる。  
【実施例１１】
【０１３９】
本願発明のピニングＦＥＴまたはピニングＴＦＴは実施例１０に示した様な電気光学装置だけでなく、ＶＬＳＩ、ＵＬＳＩといった半導体回路を構築することも可能である。なお、半導体回路とは半導体特性を利用して電気信号の制御、変換を行う電気回路と定義する。
【０１４０】
例えば、ワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用しうる。また、Ｄ／Ａコンバータ等の信号処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）用の高周波回路に至るまで、半導体を利用する全ての集積化回路に適用しうる。
【０１４１】
図１３に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア３１、ＲＡＭ３２、クロックコントローラ３３、キャッシュメモリー３４、キャッシュコントローラ３５、シリアルインターフェース３６、Ｉ／Ｏポート３７等から構成される。
【０１４２】
勿論、図１３に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１４３】
しかし、どの様な機能を有するマイクロプロセッサであっても中枢として機能するのはＩＣ（Integrated Circuit）３８である。ＩＣ３８は半導体チップ３９上に形成された集積化回路をセラミック等で保護した機能回路である。
【０１４４】
そして、その半導体チップ３９上に形成された集積化回路を構成するのが本願発明の構造を有するＭＯＳＦＥＴ４０（Ｎチャネル型）、４１（Ｐチャネル型）である。なお、基本的な回路はＣＭＯＳ回路を最小単位として構成することで消費電力を抑えることができる。
【０１４５】
また、本実施例に示したマイクロプロセッサは様々な電子機器に搭載されて中枢回路として機能する。代表的な電子機器としてはパーソナルコンピュータ、携帯型情報端末機器、その他あらゆる家電製品が挙げられる。また、車両（自動車や電車等）の制御用コンピュータなども挙げられる。
【０１４６】
また、これ以外にもピニングＦＥＴは携帯電話の入出力信号制御回路などの様に、高周波を利用する回路、具体的にはＭＭＩＣ（マイクロウェイブモジュールＩＣ）などに適用することも有効である。
【０１４７】
勿論、実施例１０と同様に大電流を取り扱う必要のある部分には従来のチャネルドープを用いた半導体装置を用い、高速動作性能と高耐圧性能とを必要とする部分には本願発明のピニング半導体装置を用いる様な構成が望ましい。
【０１４８】
また、高耐圧と高速動作を同時に実現するという特徴を生かして静電対策用の回路を構成する場合にも本願発明のピニング半導体装置は有効である。
【０１４９】
以上の様に、本願発明のピニング半導体装置は高い動作性能と高い耐圧特性（高い信頼性）とを同時に満足する半導体装置であるので、あらゆる半導体回路に対して適用することが可能である。  
【実施例１２】
【０１５０】
本願発明のピニング半導体装置を用いて構成した電気光学装置や半導体回路は、様々な電子機器の構成部品として利用される。なお、本実施例に挙げる電子機器とは、半導体回路または電気光学装置を搭載した製品と定義する。
【０１５１】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図１４に示す。
【０１５２】
図１４（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は音声出力部２００２、音声出力部２００３、表示装置２００４等に適用することができる。
【０１５３】
図１４（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２、音声入力部２１０３、受像部２１０６等に適用することができる。
【０１５４】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明はカメラ部２２０２、受像部２２０３、表示装置２２０５等に適用できる。
【０１５５】
図１４（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１５６】
図１４（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１５７】
図１４（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０１５８】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、実施例１０の電気光学装置や実施例１１の半導体回路を必要とする製品であれば全てに適用できる。
【符号の説明】
【０１５９】
１０１          ソース領域
１０２          活性領域
１０３          ドレイン領域
１０４          フィールド酸化膜
１０５          Six Ge1-x 領域
１０６          Si領域
１０７          ＬＤＤ領域
１０８          ゲイト電極
１０９          ソース電極
１１０          ドレイン電極
１１１          単結晶シリコン基板
１１２          チャネルストッパー
１１３          ゲイト絶縁膜
１１４          層間絶縁膜
１１５          サイドウォール
【図１】
0005063640.tif 000005
【図２】
0005063640.tif 000006
【図３】
0005063640.tif 000007
【図４】
0005063640.tif 000008
【図５】
0005063640.tif 000009
【図６】
0005063640.tif 000010
【図７】
0005063640.tif 000011
【図８】
0005063640.tif 000012
【図９】
0005063640.tif 000013
【図１０】
0005063640.tif 000014
【図１１】
0005063640.tif 000015
【図１２】
0005063640.tif 000016
【図１３】
0005063640.tif 000017
【図１４】
0005063640.tif 000018