(57)【特許請求の範囲】
【請求項１】
第１基板の上に、多数のゲート線及びゲートパッドを含むゲート配線と、共通信号線及び共通電極を含む共通電極配線とを形成する段階と、
ゲート絶縁膜を形成する段階と、
半導体層パターンを形成する段階と、
抵抗性接触層パターンを形成する段階と、
前記ゲート線と交差して画素領域をなす多数のデータ線、データパッド、ソース電極及びドレーン電極を含むデータ配線と、前記ドレーン電極と連結されていて前記共通電極と平行な画素電極とを形成する段階と、
保護膜を形成する段階とを含み、
前記保護膜を形成する段階は、前記第１基板と前記第１基板と対向している第２基板とを配置するアセンブリー工程後に、露出されている前記保護膜を前記ゲート絶縁膜と共にエッチングして前記ゲートパッド及び前記データパッドを露出させる段階を含み、
前記データ配線、前記画素電極、前記接触層パターン及び前記半導体層パターンを形成する段階は、前記ソース及びドレーン電極の間に位置して第１の厚さを有する第１部分、前記第１部分より厚く前記データ配線と前記画素電極とを形成するための第２部分、及び前記第１部分より薄い第３部分を含む一つの感光膜パターンを利用した写真エッチング工程からなる液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２】
前記ゲートパッド及び前記データパッドを露出させる段階は、前記アセンブリー工程後に前記第１及び第２基板の間に液晶分子を注入して封合してから実施することを特徴とする請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項３】
前記ゲートパッド及び前記データパッドの一部分にシール剤を塗布する段階をさらに含むことを特徴とする請求項１または２に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項４】
前記感光膜パターンの形成には、透過率の異なる薄膜を含むマスクを利用することを特徴とする請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項５】
前記マスクは、前記第１部分に該当する部分に２０乃至５０％の透過率を有する薄膜が形成されており、前記第２部分に該当する部分に３％以下の透過率を有する薄膜が形成されていることを特徴とする請求項４に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項６】
前記感光膜パターンの形成には、前記ソース電極と前記ドレーン電極との間に該当する部分に露光器の解像度より小さい微細パターンが形成されているマスクを利用することを特徴とする請求項１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項７】
前記微細パターンは、スリットパターンまたはモザイクパターンのうちのいずれか一つであることを特徴とする請求項６に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項８】
前記微細パターンの幅は２μｍ以下であることを特徴とする請求項６に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項９】
第１基板の上に、多数のゲート線及びゲートパッドを含むゲート配線と、共通信号線及び共通電極を含む共通電極配線とを形成する段階と、
ゲート絶縁膜を形成する段階と、
半導体層パターンを形成する段階と、
抵抗性接触層パターンを形成する段階と、
前記ゲート線と交差して画素領域をなす多数のデータ線、データパッド、ソース電極及びドレーン電極を含むデータ配線と、前記ドレーン電極と連結されていて前記共通電極と平行な画素電極とを形成する段階と、
保護膜を形成する段階とを含み、
前記保護膜を形成する段階は、前記第１基板と前記第１基板と対向している第２基板とを配置するアセンブリー工程後に、露出されている前記保護膜を前記ゲート絶縁膜と共にエッチングして前記ゲートパッド及び前記データパッドを露出させる段階を含み、
前記ゲート配線を形成する段階は補助データ線を形成する段階を含み、前記ゲート絶縁膜を形成する段階は前記補助データ線を露出させる第１接触孔を形成する段階を含み、
前記接触層パターン、前記半導体層パターン及び前記第１接触孔を形成する段階は異なる厚さを有する一つの感光膜パターンを利用した写真エッチング工程からなり、前記感光膜パターンは、前記接触層パターン及び前記半導体層パターンに対応して第１の厚さを有する第１部分と、前記第１部分より厚い第２部分と前記第１接触孔に対応して前記第１部分より薄い第３部分とを含むことを特徴とする液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１０】
前記画素電極は線状電極からなり、前記共通電極と平行に形成することを特徴とする請求項９に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１１】
前記ゲート線と同一な物質で前記ゲート線と分離されていて前記補助データ線と平行な方向に前記補助データ線に隣接するように少なくとも一つ以上の遮光パターンを形成する段階をさらに含むことを特徴とする請求項１０に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１２】
前記画素電極と前記遮光パターンとが一部重畳するように形成することを特徴とする請求項１１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１３】
前記画素電極と前記遮光パターンとが２μｍ以内の間隔を有するように形成することを特徴とする請求項１１に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１４】
前記ゲートパッドと連結されているゲート線短絡台を形成する段階と、
前記ゲート絶縁膜に前記ゲート線短絡台を露出させる第２接触孔を形成する段階と、
前記第２接触孔を通じて前記ゲート線短絡台と連結されていて前記データパッドと連結されているデータ線短絡台を形成する段階とをさらに含むことを特徴とする請求項９に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１５】
画面表示部及び周辺部を含む絶縁基板の上に、前記画面表示部のゲート線及びゲート電極と前記周辺部のゲートパッドとを含むゲート配線と、前記画面表示部の共通電極線及び共通電極を含む共通配線とを形成する段階と、
前記ゲートパッドの少なくとも一部分は覆わず、前記画面表示部の前記基板及び前記ゲート配線を覆うゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜パターンの上に半導体パターンを形成する段階と、
前記半導体層パターンの上に接触層パターンを形成する段階と、
前記接触層パターンの上に、前記画面表示部のデータ線、ソース電極及びドレーン電極と前記周辺部のデータパッドとを含むデータ配線と、前記画面表示部の画素電極線及び画素電極を含む画素配線とを形成する段階とを含み、
前記ゲート絶縁膜は、前記ゲートパッドの上部に積層されないように少なくとも前記ゲートパッドが形成されている前記周辺部のゲートパッド部に第１非成膜領域を有するシャドーフレームを利用して形成し、
前記データ配線、前記画素電極、前記接触層パターン及び前記半導体層パターンは、前記ソース電極及びドレーン電極の間のチャンネル部に対応する部分を含み、第１の厚さを有する第１部分と前記第１の厚さより厚い厚さを有する第２部分と前記第１及び第２部分を除いた部分に位置して厚さのない第３部分とを含む一つの感光膜パターンを利用した写真エッチング工程からなることを特徴とする液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１６】
前記シャドーマスクは前記データパッドが形成される前記周辺部のデータパッド部に前記ゲート絶縁膜または前記半導体パターンまたは前記接触層パターンが積層されないように第２非成膜領域をさらに含むことを特徴とする請求項１５に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１７】
前記データ配線、前記画素配線、前記接触層パターン及び前記半導体パターンを一つのマスクを利用して形成することを特徴とする請求項１５に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１８】
前記ゲート絶縁膜、前記半導体パターン、前記接触層パターン、前記データ配線及び前記画素配線の形成段階は、
前記ゲート絶縁膜、半導体層、接触層及び導電体層を蒸着する段階と、
前記導電層の上に感光膜を塗布する段階と、
前記感光膜を前記マスクを通じて露光する段階と、
前記感光膜を現像して前記第２部分が前記データ配線及び前記画素配線の上部に位置するように前記感光膜パターンを形成する段階と、
前記第３部分の下の前記導電層とその下部の接触層及び半導体層、前記第１部分とその下の前記導電層及び接触層、そして前記第２部分の一部厚さをエッチングしてそれぞれ前記導電層、前記接触層、前記半導体層からなる前記データ配線、前記接触層パターン、前記半導体パターンを形成する段階と、
前記感光膜パターンを除去する段階と
を含むことを特徴とする請求項１７に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項１９】
前記データ配線、前記画素配線、前記接触層パターン、前記半導体パターンの形成段階は、
前記第３部分の下の前記導電層を湿式または乾式エッチングして前記接触層を露出させる段階と、
前記第３部分の下の接触層及びその下の前記半導体層を前記第１部分と共に乾式エッチングして前記第３部分の下の前記ゲート絶縁膜及び前記第１部分の下の前記導電層を露出させ前記半導体層からなる前記半導体パターンを完成する段階と、
前記第１部分の下の前記導電層及びその下の前記接触層をエッチングして除去することによって前記データ配線、前記画素配線及び前記接触層パターンを完成する段階と
を含むことを特徴とする請求項１８に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２０】
前記半導体層、接触層及び導電体層を蒸着する段階では、前記シャドーフレームを利用して前記ゲートパッド部に選択的に前記半導体層、接触層または導電体層が積層されないようにすることを特徴とする請求項１９に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２１】
前記感光膜パターンは前記ゲートパッド部に対応し、前記第１または第２の厚さを有するか厚さのない第４部分をさらに含むことを特徴とする請求項２０に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２２】
前記写真エッチング工程に使用されるマスクは光の一部のみが透過する第１部分と光が完全に透過できない第２部分と光が完全に透過する第３部分とを含み、前記感光膜パターンは陽性感光膜であり、前記マスクの第１、第２、第３部分は露光過程で前記感光膜パターンの第１、第２、第３部分に各々対応するように整列されることを特徴とする請求項１５に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２３】
前記マスクの第１部分は半透明膜を含むことを特徴とする請求項２２に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２４】
前記マスクの第１部分は前記露光段階で使用される光源の分解能より大きさが小さいパターンを含むことを特徴とする請求項２２に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２５】
前記感光膜パターンの第１部分はリフローによって形成することを特徴とする請求項１５に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【請求項２６】
前記データ配線、前記画素配線及び前記半導体パターンを覆う保護膜を積層する段階をさらに含み、
前記シャドーフレームを利用して前記ゲートパッド及びデータパッドが形成されている前記周辺部には前記保護膜が積層されないようにすることを特徴とする請求項１５に記載の液晶表示装置用薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置用薄膜トランジスタ基板及びその製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置は現在最も広く使用されている平板表示装置の中の一つであって、二つの基板の間に液晶を注入し、二つの基板の間に印加する電場の強さを調節することによって光透過量を調節する構造からなっている。二つの基板のうちの一つは薄膜トランジスタを含む基板であって、多数のゲート配線とデータ配線、そして画素電極を含み、薄膜を形成して写真エッチングする工程を数回反復することによって製造される。
【０００３】
この工程において薄膜をエッチングする時に使用されるマスクの数が工程数を代表し、マスクの数によって製造費用に大きな差異が生じるので製造費用を節減させるためにはマスクの数を減少させるのが好ましい。
【０００４】
【発明が解決しようとする課題】
本発明の課題は薄膜トランジスタ基板の製造工程を単純化することにある。
【０００５】
【課題を解決するための手段】
このような課題を解決するために本発明ではデータ配線及び画素電極と半導体層パターンとを一度の写真エッチング工程で形成する。
【０００６】
本発明による薄膜トランジスタ基板の製造方法は、まず、第１基板の上に、多数のゲート線及びゲートパッドを含むゲート配線と、共通信号線と共通電極とを含む共通電極配線とを形成する。次いで、ゲート絶縁膜を形成し、半導体層パターンと抵抗性接触層パターンとを形成する。次いで、ゲート線と交差して画素領域をなす多数のデータ線、データパッド、ソース電極及びドレーン電極を含むデータ配線と、ドレーン電極と連結されていて共通電極と平行な画素電極とを形成し、保護膜を形成する。ここで、保護膜を形成する段階は、第１基板と前記第１基板と対向している第２基板とを配置するアセンブリー工程後に、露出されている保護膜をゲート絶縁膜と共にエッチングしてゲートパッドとデータパッドとを露出させる段階を含む。
【０００７】
一方、ゲートパッドとデータパッドとを露出させる段階は、アセンブリー工程後に第１及び第２基板の間に液晶分子を注入して封合してから実施することができ、ゲートパッド及びデータパッドの一部分にシール剤を塗布する段階をさらに含むこともできる。
【０００８】
本発明においてデータ配線と画素電極、接触層パターン及び半導体層パターンを形成する段階は感光膜パターンを利用した写真エッチング工程によって行われ、感光膜パターンは、ソース及びドレーン電極の間に位置して第１の厚さを有する第１部分と、第１部分より厚い厚さを有してデータ配線と画素電極とを形成するための第２部分と、第１部分より厚さが薄い第３部分とを含むことができる。
【０００９】
この時、感光膜パターンの形成には透過率の異なる薄膜を含むマスクを利用することができ、マスクは第１部分に該当する部分に２０乃至５０％の透過率を有する薄膜が形成されており、第２部分に該当する部分に３％以下の透過率を有する薄膜が形成されているのがよい。
【００１０】
また、本発明による感光膜パターンの形成にはソース電極とドレーン電極との間に該当する部分に解像度より小さい微細パターンが形成されているマスクを利用することができ、微細パターンはスリットパターンやモザイクパターンであり、微細パターンの幅は２μｍ以下であるのが好ましい。
【００１１】
一方、本発明においてゲート配線を形成する段階は補助データ線を形成する段階を含み、ゲート絶縁膜を形成する段階は補助データ線を露出させる第１接触孔を形成する段階を含み、接触層パターン、半導体層パターン及び第１接触孔を形成する段階は厚さの異なる感光膜パターンを利用して行われ、感光膜パターンは、接触層パターン及び半導体層パターンに対応して第１の厚さを有する第１部分と、第１部分より厚い厚さを有する第２部分と、第１接触孔に対応して第１部分より薄い厚さを有する第３部分とを含むこともできる。
【００１２】
ここで、画素電極は線状電極からなり、共通電極と平行に形成することができる。
【００１３】
本発明ではゲート線と同一な物質でゲート線と分離されていて補助データ線と平行な方向に前記補助データ線に隣接するように少なくとも一つ以上の遮光パターンを形成する段階をさらに含むことができ、この時、画素電極と遮光パターンとが一部重畳するように形成することができ、または画素電極と遮光パターンとが２μｍ以内の間隔をおいて離れているように形成することもできる。
【００１４】
また、本発明ではゲートパッドと連結されているゲート線短絡台を形成してゲート絶縁膜にゲート線短絡台を露出させる第２接触孔を形成した後、第２接触孔を通じてゲート線短絡台と連結されていてデータパッドと連結されているデータ線短絡台をさらに形成することもできる。
【００１５】
本発明による液晶表示装置において、第１基板は、透明基板の上に、横方向を有する多数のゲート線及びゲート線と連結されているゲートパッドを含むゲート配線と、ゲート線と平行な共通信号線及び共通信号線と連結されている縦方向の共通電極を含む共通電極配線とが形成されている。ゲート配線及び共通電極配線はゲート絶縁膜で覆われており、その上に半導体層パターンと接触層パターンとが形成されている。次いで、ゲート絶縁膜及び接触層パターンの上部にはゲート線と交差して画素領域をなす多数のデータ線、データ線と連結されているデータパッド、データ線の一部または分枝からなるソース電極、ソース電極と分離されているドレーン電極を含むデータ配線と、画素領域にドレーン電極と連結されていて共通電極と平行な画素電極とが形成されており、その上にデータ配線及び画素電極を覆っている保護膜が形成されている。第１基板は第２基板と対向しており、第１基板に形成されているゲート絶縁膜及び保護膜は第２基板及びデータパッドで覆われていない部分が除去されている。
【００１６】
ここで、接触層パターンはデータ配線及び画素電極と同一な形態を有し、半導体層パターンはソース電極とドレーン電極との間を除いてはデータ配線及び画素電極と同一な形態を有することができる。
【００１７】
また、本発明による液晶表示装置において、第１基板は、ゲート配線と同一な物質で形成されている補助データ線と、ゲート絶縁膜に形成されていて補助データ線を露出させる第１接触孔とをさらに含むこともできる。
【００１８】
ここで、画素電極は少なくとも二つ以上の線状電極からなり、線状電極はデータ線に隣接しており、画素電極は線状電極の両端が互いに連結されてリング形態をなしていることができる。
【００１９】
また、本発明ではゲート線と分離されていて補助データ線と平行な方向に補助データ線に隣接した遮光パターンを少なくとも一つ以上含むことができ、画素電極と遮光パターンとが一部重畳していたり画素電極と遮光パターンとが２μｍ以内の間隔をおいて離れていることができる。
【００２０】
一方、本発明による他の薄膜トランジスタ基板の製造方法ではゲートパッド部には絶縁膜または半導体層が積層されないようにシャドーフレームを利用して覆う。
【００２１】
詳しくは、画面表示部及び周辺部を含む絶縁基板の上に、画面表示部のゲート線及びゲート電極と周辺部のゲートパッドとを含むゲート配線と、画面表示部の共通電極線及び共通電極を含む共通配線とを形成する。次に、ゲートパッドの少なくとも一部分は覆わず、画面表示部の基板及びゲート配線を覆うゲート絶縁膜を形成し、ゲート絶縁膜パターンの上に半導体層パターン及び接触層パターンを形成する。次に、接触層パターンの上に、画面表示部のデータ線とソース電極及びドレーン電極と周辺部のデータパッドとを含むデータ配線と、画面表示部の画素電極線及び画素電極を含む画素配線とを形成する。この時、ゲート絶縁膜はゲートパッドの上部に積層されないように少なくともゲートパッドが形成されているゲートパッド部に第１非成膜領域を有するシャドーフレームを利用して形成される。
【００２２】
ここで、シャドーマスクは、データパッドが形成されているデータパッド部にゲート絶縁膜または半導体パターンまたは接触層パターンが積層されないように第２非成膜領域をさらに含むことができる。
【００２３】
ここで、データ配線、接触層パターン及び半導体パターンは一つの感光膜パターンを利用した写真エッチング工程によって形成され、感光膜パターンはソース電極及びドレーン電極の間のチャンネル部に対応する部分を含み、第１の厚さを有する第１部分と第１厚さより厚い厚さを有する第２部分と第１及び第２部分を除いた部分に位置して厚さのない第３部分とを含むのが好ましい。
【００２４】
データ配線と接触層パターン及び半導体パターンとを一つのマスクを利用して形成することができる。まず、ゲート絶縁膜、半導体層、接触層及び導電体層を蒸着して導電層上に感光膜を塗布し、マスクを通じて露光して現像することで第２部分がデータ配線及び画素配線の上部に位置するように感光膜パターンを形成する。次に、第３部分の下の導電層とその下部の接触層及び半導体層、第１部分とその下の導電層及び接触層、そして第２部分の一部厚さをエッチングしてそれぞれ導電層、接触層、半導体層からなるデータ配線、接触層パターン、半導体パターンを形成し、感光膜パターンを除去する。より詳しくは、まず、第３部分の下の導電層を湿式または乾式エッチングして接触層を露出させ、第３部分の下の接触層及びその下の半導体層を第１部分と共に乾式エッチングして第３部分の下のゲート絶縁膜及び第１部分の下の導電層を露出させると共に半導体層からなる半導体パターンを完成する。次に、第１部分の下の導電層及びその下の接触層をエッチングして除去することによってデータ配線及び接触層パターンを完成する。
【００２５】
半導体層、接触層及び導電体層を蒸着する段階で、シャドーフレームを利用してゲートパッド部に選択的に半導体層、接触層または導電体層が積層されないようにすることができ、感光膜パターンはゲートパッド部に対応して、第１または第２の厚さを有したり厚さのない第４部分をさらに含むことができる。
【００２６】
ここで、写真エッチング工程に使用されるマスクは、光の一部のみが透過することができる第１部分と、光が完全に透過できない第２部分と、光が完全に透過することができる第３部分とを含み、感光膜パターンは陽性感光膜であり、マスクの第１、第２、第３部分はそれぞれ露光過程で感光膜パターンの第１、第２、第３部分に対応するように整列されるのが好ましい。
【００２７】
光の透過率を調節するためにマスクの第１部分は半透明膜を含むことができ、露光段階で使用される光源の分解能より大きさの小さいパターンを含むことができる。また、感光膜パターンの第１部分はリフローを通じて形成することもできる。
【００２８】
このように本発明では画素電極とデータ配線、半導体層パターンを一度の写真エッチング工程で形成し、パッドを露出させるための保護膜をエッチングする工程は薄膜トランジスタ基板とカラーフィルタ基板とを配置した後に実施するため、工程が単純化されるので製造費用を節減することができる。一方、本発明による他の薄膜トランジスタ基板では、ゲート配線と同一な物質で補助データ線を形成し、一度の写真エッチング工程で補助データ線を露出させる接触孔と半導体層パターンとを形成するのでデータ線の断線を防止しながらも工程数が増加しない。また、シャドーフレームを利用してパッド部にゲート絶縁膜が積層されないようにすることによって製造工程を単純化することができる。
【００２９】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例について詳細に説明する。
【００３０】
図１は本発明の実施例による液晶表示装置の上部及び下部基板を配置した状態を示す断面図であり、図２は本発明の実施例による液晶表示装置の平面図である。
【００３１】
図１及び図２に示されているように、液晶表示装置の二つの基板のうちの一つの基板は薄膜トランジスタ基板１であり他の一つはカラーフィルタを含む基板４（以下、カラーフィルタ基板という）であって、通常、薄膜トランジスタ基板１は下部に配置してカラーフィルタ基板４は上部に配置する。二つの基板１、４の内側面には各々電界生成電極２、５が形成されており、その上には配向膜３、６が形成されており、各配向膜３、６は一定の方向にラビングされている。配向膜３、６の間には液晶分子７が挿入されており、各基板の外側面には偏光板８、９が付着されていて、偏光板８、９の偏光軸が互いに垂直をなすように配置されている。
【００３２】
図２に示されているように、薄膜トランジスタ基板１はカラーフィルタ基板４より大きく、薄膜トランジスタ基板１に形成されていて外部からの信号を各配線に伝達するためのパッド部は二つの基板１、４を配置した時にカラーフィルタ基板４で覆われないで露出されている。
【００３３】
図３はこのような液晶表示装置の製造工程中の液晶セルを形成する工程を示したものである。
【００３４】
まず、二つの基板のうちの一つ、例えば、カラーフィルタ基板に熱硬化性樹脂であるシール剤を印刷するが、このシール剤は二つの基板を一定の間隙を維持させながら接着するためのものである。次いで、二つの基板の間隔を精密で均一にするために薄膜トランジスタ基板に一定の大きさのスペーサを塗布する。その次に、アセンブリー工程で薄膜トランジスタ基板の画素電極とカラーフィルタ基板のカラーフィルタとを一致させて組立ててホットプレスを実施する。その次に、二つの基板の間に液晶分子を注入して注入口を封合する工程を実施する。
【００３５】
このような液晶表示装置に用いられる薄膜トランジスタ基板及びその製造方法に関する本発明の実施例を添付図面に基づいて詳細に説明する。
【００３６】
まず、図４は本発明の第１実施例による薄膜トランジスタ基板の配置図であり、図５は図４のV−V'線の断面図である。
【００３７】
図４及び図５に示されているように、絶縁基板１０の上に、アルミニウム（Ａｌ）またはアルミニウム合金（Ａｌ ａｌｌｏｙ）、モリブデン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）合金、クロム（Ｃｒ）、タンタル（Ｔａ）などの金属または導電体からなるゲート配線と共通電極配線とが形成されている。ゲート配線は、横方向にのびている走査信号線またはゲート線２１と、ゲート線２１の端に連結されていて外部から走査信号の印加を受けてゲート線２１に伝達するゲートパッド２３とを含み、ゲート線２１の一部は薄膜トランジスタのゲート電極２２になる。共通電極配線は共通信号線２４と共通電極２５、２６とを含み、共通信号線２４は隣接する二つのゲート線２１の間にゲート線２１と平行で前段のゲート線２１に隣接するように形成されており、共通電極２５、２６は縦方向に形成されて共通信号線２４と連結されている。ここで、ゲート配線２１、２２、２３は単一層で形成したが、二重層または三重層で形成することができる。二重層以上で形成する場合には一つの層は抵抗の小さい物質で形成して他の層は他の物質との接触特性が良い物質で形成するのが好ましい。
【００３８】
ゲート配線２１、２２、２３と共通電極配線２４、２５、２６の上には窒化シリコン（ＳｉＮｘ）などからなるゲート絶縁膜３０が形成されてこれらを覆っている。
【００３９】
ゲート絶縁膜３０の上には水素化アモルファスシリコンなどの半導体からなる半導体層パターン４１が形成されており、半導体層パターン４１の上にはリンなどのｎ型不純物で高濃度にドーピングされているアモルファスシリコンなどからなる抵抗性接触層パターンまたは中間層パターン５１、５２が形成されている。
【００４０】
接触層パターン５１、５２の上にはＣｒ、ＡｌまたはＡｌ合金などの導電物質からなるデータ配線６１、６２、６３、６４と画素電極配線６５、６６とが形成されている。データ配線は縦方向に形成されているデータ線６１、データ線６１の一端部に連結されて外部から画像信号の印加を受けるデータパッド６４、データ線６１の一部であるソース電極６２、及びソース電極６２と分離されているドレーン電極６３からなる。画素電極配線はゲート線２１及びデータ線６１で囲まれた画素領域に、ドレーン電極６３と連結されていて横方向に形成されている画素信号線６５と、画素信号線６５と連結されていて共通電極２５、２６の間に共通電極２５、２６と平行に形成されている画素電極６６とを含む。ここで、データ配線６１、６２、６３、６４及び画素電極配線６５、６６もゲート配線２１、２２、２３及び共通電極配線２４、２５、２６と同様に単一層で形成することができるが、二重層または三重層で形成することもできる。
【００４１】
データ配線６１、６２、６３、６４及び画素電極配線６５、６６の上には保護膜７０が形成されている。図４及び図５に示されているように、保護膜７０はゲート絶縁膜３０と共にパッド部で除去されてゲートパッド２３及びデータパッド６４が全て露出されており、ゲートパッド２３の上部のゲート絶縁膜３０及び保護膜７０が全て除去されているが、データパッド６４部では保護膜７０は全て除去されているがゲート絶縁膜３０はデータパッド６４で覆われていない部分のみ除去されている。従って、データパッド６４の下部のゲート絶縁膜３０は残っている。保護膜７０は窒化シリコンまたはアクリル系などの有機絶縁物質からなることができる。
【００４２】
このような薄膜トランジスタ基板の製造方法について図６乃至図１２と前記の図４及び図５とを参照して詳細に説明する。
【００４３】
まず、図６及び図７に示されているように、基板１０の上に金属などの導電体層をスパッタリングなどの方法で１，０００Å乃至３，０００Åの厚さに蒸着してパターニングし、ゲート線２１及びゲートパッド２３を含むゲート配線と、ゲート線２１と平行な共通信号線２４及び共通信号線２４と連結されている共通電極２５、２６を含む共通電極配線とを形成する。ここで、ゲート線２１の一部はゲート電極２２になる。
【００４４】
次いで、図８及び図１２に示されているように、データ配線６１、６２、６３、６４、画素電極配線６５、６６、接触層パターン５３及び半導体層４０を形成する。
【００４５】
まず、図９に示されているように、ゲート絶縁膜３０、半導体層４０、接触層５０を化学蒸着法を用いて各々１，５００Å乃至５，０００Å、５００Å乃至２，０００Å、３００Å乃至６００Åの厚さに連続蒸着し、金属などの導電体層６０をスパッタリングなどの方法で１，５００Å乃至３，０００Åの厚さに蒸着した後、導電体層６０の上部に感光膜９１、９２を形成する。
【００４６】
この時、透過率の異なる膜が形成されているマスクを利用したり解像度より小さいスリットまたはモザイクパターンが形成されているマスクを利用して感光膜９１、９２の厚さを異にする。透過率の異なる膜が形成されているマスクを利用する場合には、マスクは透明基板の上のデータ配線及び画素電極配線に該当する部分に透過率が３％以下である薄膜が形成されており、薄膜トランジスタのチャンネルに該当する部分に２０％乃至５０％である薄膜が形成されており、感光膜９１、９２中のデータ配線及び画素電極が形成される第１部分９１は最も厚い厚さに形成され、薄膜トランジスタのチャンネルが形成される第２部分９２は第１部分９１より厚さが薄く、その他の部分は全て除去される。
【００４７】
一方、解像度より小さいスリットまたはモザイクパターンが形成されているマスクを利用する場合には、薄膜トランジスタのチャンネルに該当する部分に解像度より小さいスリットまたはモザイクパターンが形成されているため、図９に示されているように厚さの異なる感光膜９１、９２を形成することができる。この時、スリットとモザイクパターンは２μｍ以下の大きさを有する。
【００４８】
次いで、感光膜９２及びその下部の膜、即ち、導電体層６０、接触層５０及び半導体層４０に対するエッチングを進める。この時、データ配線部及び画素電極部（Ａ）はデータ配線６１、６２、６３、６４、画素電極配線６５、６６及びその下部の膜がそのまま残っており、チャンネル部（Ｃ）は半導体層パターン４１のみが残っており、その他の部分（Ｂ）は上の三層６０、５０、４０が全て除去されてゲート絶縁膜３０が露出されなければならない。
【００４９】
まず、図１０に示されているように、その他の部分（Ｂ）の露出されている導電体層６０を除去してその下部の接触層５０を露出させる。この過程では乾式エッチングまたは湿式エッチング方法を全て使用することができ、この時、導電体層６０はエッチングされて感光膜９１、９２は殆どエッチングされない条件下で行うのが良い。しかし、乾式エッチングの場合、導電体層６０のみがエッチングされて感光膜９１、９２はエッチングされない条件を見つけるのが難しいので、感光膜９１、９２も共にエッチングされる条件下で行うことが可能である。この場合には、湿式エッチングの場合より第２部分９２の厚さを厚くすることでこの過程で第２部分９２が除去されて下部の導電体層６０が露出されることのないようにする。
【００５０】
このようにすれば、図１０に示されているように、チャンネル部（Ｃ）とデータ配線部及び画素電極部（Ａ）の導電体パターン６７のみが残り、その他の部分（Ｂ）の導電体層６０は全て除去されてその下部の接触層５０が露出される。この時、残った導電体パターン６７は、ソース及びドレーン電極６２、６３が分離されないで連結されている点以外はデータ配線６１、６２、６３、６４及び画素電極配線６５、６６の形態と同一である。また、乾式エッチングを用いた場合、感光膜９１、９２もある程度の厚さにエッチングされる。
【００５１】
次いで、図１１に示されているように、その他の部分（Ｂ）の露出された接触層５０及びその下部の半導体層４０を感光膜の第２部分９２と共に乾式エッチング方法で同時に除去する。この時のエッチングは感光膜９１、９２、接触層５０及び半導体層４０（半導体層と接触層とはエッチング選択性が殆ど無い）が同時にエッチングされてゲート絶縁膜３０はエッチングされない条件下で行わなければならず、特に感光膜９１、９２と半導体層４０とに対するエッチング比がほぼ同一な条件でエッチングするのが好ましい。感光膜９１、９２と半導体層４０とに対するエッチング比が同一な場合、第２部分９２の厚さは半導体層４０と接触層５０との厚さの和と同一であるかそれより小さくなければならない。
【００５２】
このようにすれば、図１１に示されているように、チャンネル部（Ｃ）の第２部分９２が除去されて導電体パターン６７が露出され、その他の部分（Ｂ）の接触層５０及び半導体層４０が除去されてその下部のゲート絶縁膜３０が露出される。一方、データ配線部及び画素電極部（Ａ）の第１部分９１もエッチングされるので厚さが薄くなる。また、この段階で半導体層パターン４１が完成する。図面符号５３は導電体パターン６７の下部の接触層パターンを指す。
【００５３】
次いで、アッシングを通じてチャンネル部（Ｃ）の導電体パターン６７の表面に残っている感光膜のクズを除去する。アッシング方法としてはプラズマ気体を用いたりマイクロ波を用いることができ、主に用いる組成物としては酸素がある。
【００５４】
その次に、図１２に示されているように、チャンネル部（Ｃ）の導電体パターン６７及びその下部の接触層パターン５３をエッチングして除去する。この時、エッチングは導電体パターン６７と接触層パターン５３との全てに対して乾式エッチングのみで行うことができ、導電体パターン６７に対しては湿式エッチングで、接触層パターン５３に対しては乾式エッチングで行うこともできる。この時、図１０に示されているように、半導体層４０の一部が除去されて厚さが薄くなることがあり、感光膜の第１部分９１もある程度の厚さにエッチングされる。この時のエッチングはゲート絶縁膜３０がエッチングされない条件で行わなければならず、第１部分９１がエッチングされてその下部のデータ配線６１、６２、６３、６４及び画素電極配線６５、６６が露出されることがないように感光膜が厚いのが好ましい。
【００５５】
このようにすれば、ソース電極６２とドレーン電極６３とが分離されながらデータ配線６１、６２、６３、６４とその下部の接触層パターン５１、５２とが完成する。
【００５６】
最後に、データ配線部及び画素電極部（Ａ）に残っている感光膜の第１部分９１を除去する。しかし、第１部分９１の除去はチャンネル部（Ｃ）の導電体パターン６７を除去した後でその下の接触層パターン５３を除去する前に行われることもある。
【００５７】
また、データ配線を乾式エッチングの可能な物質で形成する場合には感光膜の厚さを調節することによって前述のように数回の中間工程を経ないで一度のエッチング工程で接触層パターン５１、５２、半導体層パターン４１、データ配線６１、６２、６３、６４及び画素電極配線６５、６６を形成することができる。即ち、Ｂ部分の導電体層６０、接触層５０及び半導体層４０をエッチングする間にＣ部分の感光膜９２とその下部の接触層５０とをエッチングしてＡ部分の感光膜９１の一部のみをエッチングする条件を選択することで一度の工程で形成することができる。
【００５８】
このようにしてデータ配線６１、６２、６３、６４及び画素電極配線６５、６６を形成した後、図４及び図５に示したように、窒化シリコンをＣＶＤ方法で蒸着したり有機絶縁物質をスピンコーティングして２，０００Å以上の厚さを有する保護膜７０を形成する。その次に、保護膜７０をゲート絶縁膜３０と共にエッチングしてゲートパッド２３及びデータパッド６４を露出させ、図２に示したように、アセンブリー工程後に薄膜トランジスタ基板の露出された部分を乾式エッチングで除去したり液晶分子の注入口を封合する工程後に除去することができる。この時、保護膜７０またはゲート絶縁膜３０を除去することによって完全に露出されたパッド部は以後にＴＡＢ（tape automated bonding）ＩＣ（integrated circuit）が付着され、ＩＣと接触しないで露出された部分は周辺環境の影響を受けて不良が発生することがあるので、これに該当する部分にシール剤を塗布してこれを防止するのが好ましい。
【００５９】
このように本発明の第１実施例ではデータ配線、画素電極配線、接触層パターンそして半導体層を一度の写真エッチング工程で形成してパッド部を露出させる工程をアセンブリー工程または液晶注入口封合工程後に形成するので工程が単純化される。
【００６０】
本発明の他の実施例による薄膜トランジスタ基板及びその製造方法について図１３乃至図２３を参照して詳細に説明する。
【００６１】
まず、図１３及び図１４を参照して本発明の第２実施例による薄膜トランジスタ基板の構造について説明する。
【００６２】
図１３及び図１４に示したように、絶縁基板１１０の上に、アルミニウム（Ａｌ）またはアルミニウム合金（Al Alloy）、モリブデン（Ｍｏ）またはモリブデン−タングステン（ＭｏＷ）合金、クロム（Ｃｒ）、タンタル（Ｔａ）などの金属または導電体からなるゲート配線と補助データ線１２５、第１及び第２遮光パターン１２６１、１２６２、共通電極配線が形成されている。ゲート配線は、横方向にのびている走査信号線またはゲート線１２１と、ゲート線１２１の端に連結されていて外部から走査信号の印加を受けてゲート線１２１に伝達するゲートパッド１２３と、連結部１２４１を通じてゲートパッド１２３と連結されている縦方向のゲート線短絡台１２４２とを含み、ゲート線１２１の一部は薄膜トランジスタのゲート電極１２２になる。補助データ線１２５は二つのゲート線１２１の間にゲート線１２１と分離されてゲート線１２１に垂直な方向に形成されており、補助データ線１２５の両側には補助データ線１２５と平行な第１及び第２遮光パターン１２６１、１２６２が形成されている。共通電極配線は上部及び下部共通信号線１２７、１２８と共通電極１２９とを含み、上部及び下部共通信号線１２７、１２８は隣接する二つのゲート線１２１の間にゲート線１２１と平行で各々二つのゲート線１２１に隣接するように形成されており、共通電極１２９は縦方向に二つの共通信号線１２７、１２８を連結し、隣接する二つの補助データ線１２５の中間に形成されている。ここで、全てのゲート線１２１に連結されているゲート線短絡台１２４２は工程中に発生する静電気を分散させる役割を果たす。
【００６３】
本発明でゲート配線１２１、１２２、１２３、１２４１、１２４２、補助データ線１２５、遮光パターン１２６１、１２６２及び共通電極配線１２７、１２８、１２９は単一層で形成することができ、二重層または三重層で形成することもできる。二重層以上に形成する場合には、一つの層は抵抗の小さい物質で形成して他の層は他の物質との接触特性が良い物質で形成するのが好ましい。
【００６４】
ゲート配線１２１、１２２、１２３、１２４１、１２４２、補助データ線１２５、遮光パターン１２６１、１２６２及び共通電極配線１２７、１２８、１２９の上には窒化シリコン（ＳｉＮｘ）などからなるゲート絶縁膜１３０が形成されてこれらを覆っており、補助データ線１２５、ゲートパッド１２３、そしてゲート線短絡台１２４２を各々露出させる第１乃至第３接触孔１３１、１３２、１３３が形成されている。
【００６５】
ゲート絶縁膜１３０の上には水素化アモルファスシリコン（hydrogenated amorphous silicon）などの半導体からなる半導体層パターン１４１が形成されており、半導体層パターン１４１の上にはリンなどのｎ型不純物で高濃度にドーピングされているアモルファスシリコンなどからなる抵抗性接触層パターンまたは中間層パターン１５１、１５２が形成されている。
【００６６】
接触層パターン１５１、１５２の上にはＭｏまたはＭｏＷ合金、Ｃｒ、ＡｌまたはＡｌ合金、Ｔａなどの導電物質からなるデータ配線、画素電極１６１及び補助ゲートパッド１６７が形成されている。データ配線は縦方向に形成されているデータ線１６２、データ線１６２の一部であってゲート線１２１の上部に位置する薄膜トランジスタのソース電極１６３、ゲート電極１２２または薄膜トランジスタのチャンネル部（Ｃ）に対してソース電極１６３の反対側に位置する薄膜トランジスタのドレーン電極１６４、データ線１６２の一端部に連結されて外部から画像信号の印加を受けるデータパッド１６５、及び連結部１６６１を通じてデータパッド１６５と連結されている横方向のデータ線短絡台１６６２を含む。データ線短絡台１６６２は静電気放電による素子の破壊を防止するためのものであって、接触孔１３３を通じてゲート線短絡台１２４２と連結されている。従って、ゲート配線１２１、１２２、１２３、１２４１、１２４２またはデータ配線１６２、１６３、１６４、１６５、１６６１、１６６２のうちのいずれかに静電気が印加されても全ての配線に分散されるようにする。しかし、この短絡台１２４２、１６６２は後に除去され、これらを除去する時に線１００に沿って基板を切断する。画素電極１６１は上部及び下部共通信号線１２７、１２８、そして第１及び第２遮光パターン１２６１、１２６２と端部が重畳して中間部分は導電物質が除去されてリング形態をなしている。ここでは画素電極１６１が第１及び第２遮光パターン１２６１、１２６２と一部重畳しているが、重畳しないようにすることもできる。この時には画素電極１６１と第１及び第２遮光パターン１２６１、１２６２との間の距離が２μｍ以内になるようにする。
【００６７】
データ配線１６２、１６３、１６４、１６５、１６６１、１６６２、画素電極１６１及び補助ゲートパッド１６７の上には保護膜１７０が形成されている。保護膜１７０はゲート絶縁膜１３０と共にパッド部及び短絡台部で除去されてゲートパッド１２３、連結部１２４１、ゲート線短絡台１２４２、データパッド１６５、連結部１６６１及びデータ線短絡台１６６２が全て露出されている。ここで、ゲートパッド１２３、連結部１２４１及びゲート線短絡台１２４２は上部のゲート絶縁膜１３０及び保護膜１７０が全て除去されており、データパッド１６５、連結部１６６１、データ線短絡台１６６２は上部の保護膜１７０が全て除去されているが、ゲート絶縁膜１３０はこれらで覆われていない部分のみが除去されている。保護膜１７０は窒化シリコンまたはアクリル系などの有機絶縁物質からなることができる。
【００６８】
以下、本発明の第２実施例による薄膜トランジスタ基板の製造方法について図１５乃至図２３と前記の図１３及び図１４を参照して詳細に説明する。
【００６９】
まず、図１５及び図１６に示したように、基板１１０の上に金属などの導電体層をスパッタリングなどの方法で１，０００Å乃至３，０００Åの厚さに蒸着してパターニングし、ゲート配線１２１、１２２、１２３、１２４１、１２４２、共通電極配線１２７、１２８、１２９、補助データ線１２５、そして第１及び第２遮光パターン１２６１、１２６２を形成する。ゲート配線はゲート線１２１と、ゲートパッド１２３と、連結部１２４１を通じてゲートパッド１２３と連結されているゲート線短絡台１２４２とを含み、ゲート線１２１の一部はゲート電極１２２になる。共通電極配線１２７、１２８、１２９は二つのゲート線１２１の間の上部及び下部共通信号線１２７、１２８と、これらと連結されている共通電極１２９とを含む。
【００７０】
その次に、図１７及び図２１に示したように、接触層パターン１５３、半導体層１４０及び接触孔１３１、１３２、１３３を形成する。
【００７１】
まず、図１８に示したように、ゲート絶縁膜１３０、半導体層１４０、接触層１５０を化学蒸着法を用いて各々１，５００Å乃至５，０００Å、５００Å乃至２，０００Å、３００Å乃至６００Åの厚さに連続蒸着した後、接触層１５０の上部に感光膜１９１、１９２を形成する。この時、前述の第１実施例と同様に透過率の異なる膜が形成されているマスクや解像度より小さいスリットまたはモザイクパターンが形成されているマスクを利用して感光膜１９１、１９２の接触層パターン１５３及び半導体層パターン１４１が形成される第３部分１９１は最も厚い厚さに形成し、接触孔１３１、１３２、１３３が形成される部分は全て除去し、残り、即ち第４部分１９２は第３部分１９１より厚さが薄くなるようにする。
【００７２】
次いで、感光膜１９２及びその下部の膜、即ち、接触層１５０、半導体層１４０及びゲート絶縁膜１３０に対するエッチングを行う。この時、接触層パターン１５３及び半導体層パターン１４１が形成される部分は接触層１５０と半導体層１４０とがそのまま残っており、接触孔１３１、１３２、１３３が形成される部分は接触層１５０、半導体層１４０及びゲート絶縁膜１３０が除去されて下部のゲートパッド１２３、ゲート線短絡台１２４２及び補助データ線１２５が露出され、残りの部分は接触層１５０と半導体層１４０とが全て除去されてゲート絶縁膜１３０のみが残っていなければならない。
【００７３】
まず、図１９に示すように、乾式エッチングまたは湿式エッチング方法で接触孔１３１、１３２、１３３が形成される部分の露出されている接触層１５０、半導体層１４０及びゲート絶縁膜１３０を除去する。
【００７４】
次いで、図２０に示すように、アッシングのような方法で第４部分１９２を除去してその下部の接触層１５０を露出する。ここで、第３部分１９１の上部もある程度除去されて厚さが薄くなる。
【００７５】
その次に、図２１に示したように、露出された接触層１５０及び半導体層１４０をエッチングして接触層パターン１５３と半導体層パターン１４１とを形成し、残っている感光膜の第３部分１９１を除去する。
【００７６】
その次に、図２２及び図２３に示したように、金属などの導電体層をスパッタリングなどの方法で１，５００Å乃至３，０００Åの厚さに蒸着した後、パターニングして、画素電極１６１と、データ線１６２、ドレーン電極１６４、データパッド１６５、連結部１６６１及びデータ線短絡台１６６２を含むデータ配線と、補助ゲートパッド１６７とを形成する。ここで、データ線１６２の一部はソース電極１６３になる。次いで、露出された接触層パターン１５３をエッチングして接触層パターン１５１、１５２を完成する。この時、画素電極１６１は上部及び下部共通信号線１２７、１２８、そして第１及び第２遮光パターン１２６１、１２６２の一部と重畳して中間部分が除去されてリング形態をなすようにする。ここでは画素電極１６１が第１及び第２遮光パターン１２６１、１２６２と一部重畳するようにするが、画素電極１６１と第１及び第２遮光パターン１２６１、１２６２とが２μｍ以内の間隔をおいて離れているように形成することもできる。補助ゲートパッド１６７はゲートパッド１２３と外部回路装置との接着性を補完してパッドを保護する役割を果たすものであって必須のものではなく、これの適用如何は選択的である。
【００７７】
最後に、図１３及び図１４に示したように、窒化シリコンをＣＶＤ方法で蒸着したり有機絶縁物質をスピンコーティングして２，０００Å以上の厚さを有する保護膜１７０を形成する。次いで、前述の第１実施例と同様にアセンブリー工程または液晶分子注入口封合工程後に露出された保護膜１７０とゲート絶縁膜１３０とをエッチングして補助ゲートパッド１６７、データパッド１６５、連結部１２４１、１６６１及び短絡台１２４２、１６６２を露出させる。
【００７８】
本発明の第２実施例では、半導体層パターンの形成時にゲート絶縁膜に接触孔を形成することでゲート配線とデータ配線とが接触することができるようにするので、短絡台を形成することができる。また、ここではゲートパッドとデータパッドを各々ゲート配線とデータ配線物質で形成したが、ゲート配線とデータ配線のうちの適当な物質で各々のパッドを形成して接触孔を通じて配線と連結させることができる。
【００７９】
一方、製造工程を単純化するためにシャドーフレームを利用してパッド部を覆うことによってゲート絶縁膜または半導体層が積層されないようにしてパッドを露出させることができる。
【００８０】
まず、図２４乃至図２８を参照して本発明の実施例による薄膜トランジスタ基板の構造について詳細に説明する。
【００８１】
図２４に示すように、一つの絶縁基板に同時に一つまたは多数の液晶表示装置用パネル領域が形成される。例えば、図２４のように、ガラス基板１一つに６つの液晶表示装置用パネル領域２１０、２２０、２３０、２４０、２５０、２６０が形成され、形成されたパネルが薄膜トランジスタパネルである場合、パネル領域２１０、２２０、２３０、２４０、２５０、２６０は多数の画素からなる画面表示部２１１、２２１、２３１、２４１、２５１、２６１と周辺部２１２、２２２、２３２、２４２、２５２、２６２とを含む。画面表示部２１１、２２１、２３１、２４１、２５１、２６１には主に薄膜トランジスタ、ゲート線及びデータ線を含む配線及び画素電極、または共通電極などが行列の形態に反復的に配置され、周辺部２１２、２２２、２３２、２４２、２５２、２６２には駆動素子などと連結される要素、即ちパッドと静電気保護回路などが配置される。
【００８２】
図２５は図２４の一つのパネル領域に形成された液晶表示装置用薄膜トランジスタ基板の配置を概略的に示した配置図である。
【００８３】
図２５のように、線１５０に囲まれた画面表示部２１１、２２１、２３１、２４１、２５１、２６１には画素配線６５、６６とゲート線２１、データ線６１及び共通配線２４、２５を含む配線などが形成されている。画面表示部の外側の周辺部２１２、２２２、２３２、２４２、２５２、２６２にはゲート線２１の端に電気的に連結されたゲートパッド２３とデータ線６１の端に連結されたデータパッド６４とが配置されている。
【００８４】
図２４において、周辺部２１２、２２２、２３２、２４２、２５２、２６２はゲートパッド２３が形成されている縦部分のゲートパッド部とデータパッド６４が形成されている横部分のデータパッド部とに分離することができる。
【００８５】
図２６乃至図２８は図２５の画面表示部の薄膜トランジスタと画素電極及び配線と周辺部のパッドなどを拡大して示したものであって、図２６は配置図であり、図２７は図２６のXXII−XXII'線に沿って切断して示した図面で画面表示部の画素部を示した断面図であり、図２８は図２６のXXIII−XXIII'線に沿って切断して示した図面でゲートパッド部及びデータパッド部を示した断面図である。
【００８６】
図２６乃至図２８に示されているように、大部分の構造は第１実施例による構造と同一である。
【００８７】
しかし、第１実施例と異なり、ゲートパッド２３が形成されている周辺部にはゲート絶縁膜３０が除去されてゲートパッド２３が露出されており、保護膜は形成されていない。
【００８８】
ここで、画素配線６５、６６と共通配線２４、２５とは互いに重畳して維持蓄電器をなす。接触層パターン５１、５２はその下部の半導体パターン４１とその上部のデータ配線６１、６２、６３、６４との接触抵抗を低くする役割を果たし、データ配線６１、６２、６３、６４及び画素配線６５、６６と完全に同一な形態を有する。即ち、データ線部中間層パターン５１はデータ線部６１、６２、６４と同一で、ドレーン電極用中間層パターン５２はドレーン電極６３及び画素配線６４、６５と同一である。また、半導体パターン４１は薄膜トランジスタのチャンネル部（Ｃ）を除けばデータ配線６１、６２、６３、６４、画素配線６５、６６及び接触層パターン５１、５２と同一な形態をしている。具体的には、薄膜トランジスタ用半導体パターン４１はデータ配線及び接触層パターンの残りの部分と多少異なる。即ち、薄膜トランジスタのチャンネル部（Ｃ）においてデータ線部６１、６２、６４、特にソース電極６２とドレーン電極６３とが分離されていてデータ線部中間層５１とドレーン電極用接触層パターン５２とも分離されているが、薄膜トランジスタ用半導体パターン４１はここで切れずに連結されて薄膜トランジスタのチャンネルを生成する。
【００８９】
このような本発明の実施例による液晶表示装置用基板では、半導体パターン４１または接触層パターン５１、５２はデータ配線６１、６２、６３、６４及び画素配線６５、６６の外側に張り出すように形成されることもできる。また、データ配線６１、６２、６３、６４及び半導体パターン４１を覆っており、データパッド６４及びゲートパッド２３を露出させ、窒化シリコンやアクリル系などの有機絶縁物質からなる保護膜をさらに含むことができ、保護膜の上にデータ配線と電気的に連結されている補助データ配線をさらに含むことができる。
【００９０】
以下、本発明の実施例による液晶表示装置用基板の製造方法について図２９乃至４９と前記の図２４乃至図２８とを参照して詳細に説明する。
【００９１】
まず、図２９乃至３１に示すように、金属などの導電体層をスパッタリングなどの方法で１，０００Å乃至３，０００Åの厚さに蒸着し、第１マスクを利用して乾式または湿式エッチングして、基板１０の上にゲート線２１、ゲートパッド２３及びゲート電極２２を含むゲート配線と共通信号線２４及び共通電極２５を含む共通配線とを形成する。
【００９２】
次に、図３２及び３３に示すように、ゲート絶縁膜３０、半導体層４０、中間層５０を化学蒸着法を利用して各々１，５００Å乃至５，０００Å、５００Å乃至２，０００Å、３００Å乃至６００Åの厚さに連続蒸着し、次に金属などの導電体層６０をスパッタリングなどの方法で１，５００Å乃至３，０００Åの厚さに蒸着した後、その上に感光膜９０を１μｍ乃至２μｍの厚さに塗布する。ここで、ゲートパッド２３が形成されているゲートパッド部にはゲート絶縁膜３０が積層されないように形成し、半導体層４０及び中間層５０または導電体層６０も選択的に積層されないように形成することができる。このために図３４に示されているように周辺部のゲートパッド部に非成膜領域２００を有するシャドーマスク１００を利用する。図３４の斜線を引いた部分２００は蒸着工程で薄膜が積層されないように覆われる遮光幕が形成されている非成膜領域を示したものである。もちろん、後にデータパッド６４が形成されるデータパッド部にも三層膜３０、４０、５０が選択的に積層されないように周辺部２１２、２２２、２３２、２４２の全てにもシャドーマスク１００に非成膜領域を設けることもできる。
【００９３】
ここでは、ゲートパッド部に三層膜３０、４０、５０が全て形成されないように周辺部に非成膜領域２００を設けたが、選択的にゲートパッド部に図３５に示されているように半導体層４０及び中間層５０を積層することもできる。もちろん、図面には示されていないが、シャドーマスク１００を利用してゲートパッド部に導電体層６０が形成されないようにすることもできる。
【００９４】
その後、第２マスクを通じて感光膜９０に光を照射した後に現像して図３６及び３７に示したように感光膜パターン９１、９２を形成する。この時、感光膜パターン９１、９２の中の薄膜トランジスタのチャンネル部（Ｃ）、即ち、ソース電極６２とドレーン電極６３との間に位置した第１部分９２はデータ及び画素配線部（Ａ）、即ち、データ配線６１、６２、６３、６４及び画素配線６５、６６が形成される部分に位置した第２部分９１より厚さが薄くなるようにして、その他の部分（Ｂ）の感光膜は全て除去する。この時、チャンネル部（Ｃ）に残っている感光膜９２の厚さとデータ配線部（Ａ）に残っている感光膜９１の厚さとの比は後述するエッチング工程の工程条件に従って異にしなければならず、第１部分９２の厚さを第２部分９１の厚さの１/２以下にするのが好ましく、第２部分の厚さは１．６乃至１．９μｍ程度に形成し、第１部分９２の厚さは２，０００〜５，０００Å以下の範囲で３，０００〜４，０００Å程度に形成するのが良い。ここで、感光膜が陽性である場合、データ配線部（Ａ）の透過率は３％以下であり、チャンネル部（Ｃ）の透過率は２０〜６０％、より好ましくは３０〜４０％、その他の部分（Ｂ）の透過率は９０％以上になるようにマスクを製作するのが好ましい。
【００９５】
ここで、図３７に示されているように、ゲートパッド部には半導体パターン４１、データ配線６１、６２、６３、６４及び画素配線６５、６６を形成する工程でゲートパッド２３を露出させるために第１部分９２のように感光膜パターン９２を残したが、後のエッチング工程でゲートパッド２３を露出させることができればよいので感光膜を除去することもできる。しかしながら、後のエッチング工程でゲートパッド２３が損傷することを防止するために第１部分９２のように中間厚さを有するように感光膜パターン９２を残すのが好ましい。また、ゲートパッド部に三層膜３０、４０、５０を形成しないで導電体層６０を利用してゲートパッド２３を覆うパッド用バッファー層を形成するためには図３８に示されているようにゲートパッド部の一部に厚い厚さを有する感光膜パターン９１を残すこともできる。
【００９６】
また、図３５に示されているように周辺部２１２、２２２、２３２、２４２に半導体層４０を残す場合には、ゲート電極２３を露出させるために図３９に示されているようにゲートパッド２３の上部の感光膜を除去することもできる。一方、ゲートパッド部にシャドーフレームを利用してゲートパッド部に導電体層が積層されないようにする場合には、図４０に示されているように、厚い厚さを有する感光膜パターン９１を形成することもできる。
【００９７】
この時、異なる厚さを有する感光膜パターン９１、９２は前述したように、マスクに解像度より小さいパターン、例えば、スリットまたは格子形態のパターンを形成したり半透明膜を設けて光の調査量を調節して形成することもできる。一方、半透明膜を利用する場合には、マスクを製作する時に膜の厚さを調節して光の透過率を調節することができ、異なる透過率を有する多数の膜を多層膜に形成して光の透過率を調節することができる。この時、光の照射量を調節するためにはクロム（Ｃｒ）、ＭｇＯ、ＭｏＳｉ、ａ−Ｓｉなどを利用することができる。
【００９８】
他の方法としては、感光膜のリフローを利用するものである。この場合には光が完全に透過することができる部分と光が完全に透過できない部分とに区分された通常のマスクを利用して感光膜が無いか一定の厚さに残っている通常の感光膜パターンが形成される。次に、このような感光膜パターンをリフローさせて残っている感光膜のない部分に流れて中間厚さを有する新たな感光膜パターンを形成する。
【００９９】
次に、感光膜パターン９１、９２及びその下部の膜、即ち、導電体層６０、中間層５０及び半導体層４０に対するエッチングを進める。この時、データ配線部（Ａ）はデータ配線及びその下部の膜がそのまま残っており、チャンネル部（Ｃ）は半導体層のみ残っており、残りの部分（Ｂ）の画面表示部は前記３ケ層６０、５０、４０が全て除去されてゲート絶縁膜３０が露出され、周辺部はゲートパッド２４が露出されなければならない。
【０１００】
まず、図４１及び４２に示したように、その他の部分（Ｂ）の露出されている導電体層６０を除去してその下部の中間層５０を露出させる。この過程では乾式エッチングまたは湿式エッチング方法を全て使用することができ、この時、導電体層６０はエッチングされ感光膜パターン９１、９２は殆どエッチングされない条件下で行うのが良い。しかし、乾式エッチングの場合、導電体層６０のみをエッチングし感光膜パターン９１、９２はエッチングされない条件を見つけるのが難しいので、感光膜９１、９２も共にエッチングされる条件下で行うことが可能である。この場合には、湿式エッチングの場合より第１部分９２の厚さを厚くすることでこの過程で第１部分９２が除去されて下部の導電体層６０が露出されることのないようにする。
【０１０１】
導電体層６０がＭｏまたはＭｏＷ合金、ＡｌまたはＡｌ合金、Ｔａのうちのいずれか一つである場合には乾式エッチングや湿式エッチングのうちのいずれでも可能である。しかし、Ｃｒは乾式エッチング方法ではよく除去されないため導電体層６０がＣｒであれば湿式エッチングのみを利用するのが良い。導電体層６０がＣｒである湿式エッチングの場合にはエッチング液としてＣｅＮＨＯ3を使用することができ、導電体層６０がＭｏまたはＭｏＷである乾式エッチングの場合のエッチング気体としてはＣＦ4とＨＣｌとの混合気体またはＣＦ4とＯ2との混合気体を使用することができ後者の場合には感光膜に対するエッチング比も殆ど類似している。
【０１０２】
このようにすれば、図４１及び図４２に示したように、チャンネル部（Ｃ）及びデータ配線部（Ａ）の導電体層、即ち、ソース／ドレーン用導電体パターン６９のみが残りその他の部分（Ｂ）の導電体層６０は全て除去されてその下部の中間層５０が露出される。この時、残った導電体パターン６７はソース及びドレーン電極６２、６３に分離されないで連結されているという点を除けばデータ配線６１、６２、６３、６４及び画素配線６５、６６の形態と同一である。また、乾式エッチングを利用した場合、感光膜パターン９１、９２もある程度の厚さにエッチングされる。この時、図３８のように感光膜パターン９１をゲートパッド部に残す場合にはゲートパッド２３を覆う図４３に示されているように導電体パターン６７を残すことができ、図３９のように感光膜を除去した場合には図４４に示されているようにゲートパッド部２３に半導体層４０及び中間層５０を残すことができる。
【０１０３】
次に、図４５及び４６に示すように、その他の部分（Ｂ）の露出された中間層５０及びその下部の半導体層４０を感光膜の第１部分９２と共に乾式エッチング方法で同時に除去する。この時のエッチングは感光膜パターン９１、９２、中間層５０及び半導体層４０（半導体層及び中間層はエッチング選択性が殆ど無い）が同時にエッチングされゲート絶縁膜３０はエッチングされない条件下で行わなければならず、特に感光膜パターン９１、９２及び半導体層４０に対するエッチング比が殆ど同一な条件でエッチングするのが好ましい。例えば、ＳＦ6とＨＣｌとの混合気体、またはＳＦ6とＯ2との混合気体を使用すれば殆ど同一な厚さに二つの膜をエッチングすることができる。感光膜パターン９１、９２及び半導体層４０に対するエッチング比が同一な場合、第１部分９２の厚さは半導体層４０と中間層５０との厚さの和と同一であるかそれより小さくなければならない。
【０１０４】
このようにすれば、図４５及び４６に示したように、チャンネル部（Ｃ）の第１部分９２が除去されてソース／ドレーン用導電体パターン６７が露出され、その他の部分（Ｂ）の中間層５０及び半導体層４０が除去されてその下部のゲート絶縁膜３０が露出され、ゲートパッド部ではゲートパッド２３が露出される。一方、データ配線部（Ａ）の第２部分９１もエッチングされるので厚さが薄くなる。また、この段階で半導体パターン４１が完成する。図面符号５７はソース／ドレーン用導電体パターン６７の下部の中間層パターンを示す。ここで、ゲートパッド部に図４３及び図４０のように感光膜パターン９１を形成する場合には図４７及び４８に示されているように、感光膜パターン９１の厚さが薄くなる。また、図４４のように半導体層４０及び中間層５０を残す場合にはこれらが除去されて図４９のようにゲートパッド２３が露出される。
【０１０５】
次いで、アッシングを通じて表面に残留している感光膜のクズを除去する。アッシング方法としてはプラズマ気体を用いたりマイクロ波を用いることができ、主に用いる組成物としては酸素がある。
【０１０６】
次に、図２６乃至図２８に示されているように、チャンネル部（Ｃ）のソース／ドレーン用導電体パターン６７及びその下部のソース／ドレーン用中間層パターン５７をエッチングして除去する。この時、エッチングはソース／ドレーン用導電体パターン６７と中間層パターン５７との全てに対して乾式エッチングのみで進めることができ、ソース／ドレーン用導電体パターン６７に対しては湿式エッチングで、中間層パターン５７に対しては乾式エッチングで行うこともできる。前者の場合にはソース／ドレーン用導電体パターン６７と中間層パターン５７とのエッチング選択比の大きな条件下でエッチングを行うのが好ましく、これはエッチング選択比が大きくない場合にはエッチング終点を見つけるのが難しいのでチャンネル部（Ｃ）に残る半導体パターン４１の厚さを調節するのが容易ではないためである。例えば、ＳＦ6とＯ2との混合気体を使用してソース／ドレーン用導電体パターン６７をエッチングすることを挙げることができる。湿式エッチングと乾式エッチングとを交互に行う後者の場合には湿式エッチングされるソース／ドレーン用導電体パターン６７の側面はエッチングされるが、乾式エッチングされる中間層パターン５７は殆どエッチングされないので階段形態に形成される。中間層パターン５７及び半導体パターン４１をエッチングする時に使用されるエッチング気体の例としては前述のＣＦ4とＨＣｌとの混合気体またはＣＦ4とＯ2との混合気体があり、ＣＦ4とＯ2との混合気体を使用すれば均一な厚さに半導体パターン４１を残すことができる。この時、図４に示したものように半導体パターン４１の一部が除去されて厚さが薄くなることがあり、感光膜パターンの第２部分９１もこの時にある程度の厚さにエッチングされる。この時のエッチングはゲート絶縁膜３０及びゲートパッド２３がエッチングされない条件下で行わなければならず、第２部分９１がエッチングされてその下部のデータ配線６１、６２、６３、６４が露出されることがないように感光膜パターンが厚いのが好ましいのはもちろんである。
【０１０７】
このようにすれば、ソース電極６２とドレーン電極６３とが分離されながらデータ配線６１、６２、６３、６４及び画素配線６５、６６とその下部の接触層パターン５１、５２とが完成する。
【０１０８】
最後に、データ配線部（Ａ）に残っている感光膜の第２部分９１を除去すると、図２６乃至図２８に示されているように液晶表示装置用薄膜トランジスタ基板が完成する。ここで、第２部分９１の除去はチャンネル部（Ｃ）のソース／ドレーン用導電体パターン６７を除去した後でその下の接触層パターン５３を除去する前に行われることもある。
【０１０９】
このような製造方法において、データ配線を乾式エッチングの可能な物質で形成する場合には感光膜パターンの厚さを調節することによって前述のように数回の中間工程を経ないで一度のエッチング工程で接触層パターン、半導体層パターン、データ配線を形成することができる。即ち、Ｂ部分の金属層６０、接触層５０及び半導体層４０をエッチングする間にＣ部分の感光膜９２とその下部の接触層５０とをエッチングしてＡ部分の感光膜パターン９１の一部のみをエッチングする条件を選択することで一度の工程で形成することができる。
【０１１０】
このような製造方法では半導体パターン４１がデータ配線６１、６２、６３、６４及び画素配線６５、６６の下部にのみ形成されたが、感光膜パターン９２を感光膜パターン９１の周囲に形成して半導体パターン４１がデータ配線６１、６２、６３、６４及び画素配線６５、６６の外側に張り出すように形成することもできる。
【０１１１】
また、基板の上部に半導体パターン４１、データ配線６１、６２、６３、６４及び画素配線６５、６６を覆う保護膜を追加に形成することができ、保護膜を追加に形成する場合にもゲートパッド部及びデータパッド部を含む周辺部に保護膜が積層されないようにシャドーマスクに非成膜領域を設ける。
【０１１２】
このような本発明による製造方法ではゲート配線及び共通配線を形成するマスクとデータ配線、画素配線及び半導体パターンを形成し、シャドーフレームを利用してゲート絶縁膜がゲートパッドを覆わないようにすることで２枚のマスクのみを利用して液晶表示装置用薄膜トランジスタ基板を完成する。
【０１１３】
【発明の効果】
本発明では画素電極、データ配線、半導体層パターンを一度の写真エッチング工程で形成したり、シャドーマスクを利用してパッド部に絶縁膜が成膜されないようにすることによって製造工程を単純化するので製造費用を節減することができる。また、ゲート配線と同一の物質で補助データ線を形成し、一度の写真エッチング工程で補助データ線を露出させる接触孔と半導体層パターンとを形成するのでデータ線の断線を防止しながらも工程数が増加しない。
【図面の簡単な説明】
【図１】本発明の実施例による液晶表示装置の上部及び下部基板を配置した状態を示す断面図である。
【図２】本発明の実施例による液晶表示装置の平面図である。
【図３】本発明の実施例による液晶表示装置の製造工程を示した図面である。
【図４】本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板の配置図である。
【図５】図４のV−V'線に沿って切断した断面図である。
【図６】本発明の第１実施例によって製造する第１段階での薄膜トランジスタ基板の配置図である。
【図７】図６のVIｂ−VIｂ'線に沿って切断した断面図である。
【図８】図７の次の段階での薄膜トランジスタ基板の配置図である。
【図９】図８のVIIｂ−VIIｂ'線に沿って切断した断面図である。
【図１０】図８のVIIｂ−VIIｂ'線に沿って切断した断面図であって、図９の次の段階を示した図面である。
【図１１】図８のVIIｂ−VIIｂ'線に沿って切断した断面図であって、図１０の次の段階を示した図面である。
【図１２】図８のVIIｂ−VIIｂ'線に沿って切断した断面図であって、図１１の次の段階を示した図面である。
【図１３】本発明の第２実施例による薄膜トランジスタ基板の配置図である。
【図１４】図１３のXII−XII'線に沿って切断した断面図である。
【図１５】本発明の第２実施例によって製造する第１段階での薄膜トランジスタ基板の配置図である。
【図１６】図１５のXIII−XIII'線に沿って切断した断面図である。
【図１７】図１６の次の段階での薄膜トランジスタ基板の配置図である。
【図１８】図１７のXIV−XIV'線に沿って切断した断面図である。
【図１９】図１７のXIV−XIV'線に沿って切断した断面図であって、図１８の次の段階を示した図面である。
【図２０】図１７のXIV−XIV'線に沿って切断した断面図であって、図１９の次の段階を示した図面である。
【図２１】図１７のXIV−XIV'線に沿って切断した断面図であって、図１９の次の段階を示した図面である。
【図２２】図２１の次の段階での薄膜トランジスタ基板の配置図である。
【図２３】図２２のXVIII−XVIII'線に沿って切断した断面図である。
【図２４】本発明の実施例によって液晶表示装置用薄膜トランジスタ基板を製造するための基板を領域を区分して示した図面である。
【図２５】本発明の実施例によって一つの液晶表示装置用薄膜トランジスタ基板に形成された素子及び配線を概略的に示した配置図である。
【図２６】本発明の第３実施例による液晶表示装置用薄膜トランジスタ基板の配置図であって、図２５の一つの画素及びパッドを中心にして拡大した図面である。
【図２７】図２６に示した薄膜トランジスタ基板をXXII−XXII'線に沿って切断して示した断面図である。
【図２８】図２６に示した薄膜トランジスタ基板をXXIII−XXIII'線に沿って切断して示した断面図である。
【図２９】本発明の第３実施例による薄膜トランジスタ基板を製造する第１段階での薄膜トランジスタ基板の配置図である。
【図３０】図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図である。
【図３１】図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図である。
【図３２】図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図であって図３０の次の段階での断面図である。
【図３３】図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図３１の次の段階での断面図である。
【図３４】本発明の実施例による製造工程に使用されるシャドーマスクの構造を示した平面図である。
【図３５】本発明の第４実施例による製造工程を示した図面であって、図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図で、図３１の次の段階での断面図である。
【図３６】図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図であって、図３２の次の段階での断面図である。
【図３７】図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図３３の次の段階での断面図である。
【図３８】本発明の第５実施例による製造工程を示した図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図で、図３３の次の段階での断面図である。
【図３９】本発明の第６実施例による製造工程を示した図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図で、図３３の次の段階での断面図である。
【図４０】本発明の第７実施例による製造工程を示した図面であって、図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図で、図３３の次の段階での断面図である。
【図４１】図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図であって、図３６の次の段階での断面図である。
【図４２】図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図３７の次の段階での断面図である。
【図４３】図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図３８の次の段階での断面図である。
【図４４】図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図４０の次の段階での断面図である。
【図４５】図２９のXXIVｂ−XXIVｂ'線に沿って切断して示した断面図であって、図４１の次の段階での断面図である。
【図４６】図２９のXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図４２の次の段階での断面図である。
【図４７】図２９のXXIVｂ−XXIVｂ'線及びXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図４３の次の段階での断面図である。
【図４８】図２９のXXIVｂ−XXIVｂ'線及びXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図４０の次の段階での断面図である。
【図４９】図２９のXXIVｂ−XXIVｂ'線及びXXIVｃ−XXIVｃ'線に沿って切断して示した断面図であって、図４４の次の段階での断面図である。
【符号の説明】
１  薄膜トランジスタ基板
２，５  電解生成電極
３、６  配向膜
４  カラーフィルタ基板
７  液晶分子
８，９  偏光板
１０、１１０  絶縁基板
２１、１２１  ゲート線
２２、１２２  ゲート電極
２３、１２３  ゲートパッド
２４、１２７、１２８  共通信号線
２５、２６、１２９  共通電極
３０、１３０  ゲート絶縁膜
４０、１４０  半導体層
４１、１４１  半導体層パターン
５０、１５０  接触層
５１、５２、５３、１５１、１５２、１５３  接触層パターン
６０  導電体層
６１、１６２  データ線
６２、１６３  ソース電極
６３、１６４  ドレーン電極
６４、１６５  データパッド
６５  画素信号線
６６、１６１  画素電極
６７  導電体パターン
７０、１７０  保護膜
９１、９２、１９１、１９２  感光膜
１２５  補助データ線
１２６１  第１遮光パターン
１２６２  第２遮光パターン
１２４１、１６６１  連結部
１２４２  ゲート線短絡台
１３１、１３２、１３３  接触孔
１６７  補助ゲートパッド
１６６２  データ線短絡台
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0004856318.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
0004856318.tif 000037
【図３７】
0004856318.tif 000038
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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