(57)【特許請求の範囲】
【請求項１】
高周波信号を送信する第１の半導体装置と、前記高周波信号を受信する第２の半導体装
置が、回路配線基板上に伝送線路を介して互いに接続されるように搭載され、
前記第２の半導体装置側から分岐されたスタブ配線にテブナン終端器が接続され、
前記テブナン終端器の第１及び第２の抵抗器の抵抗値が前記高周波信号の位相雑音を抑
制するような抵抗値に設定され、
前記第１の半導体装置がメモリコントローラを内蔵する半導体集積回路であり、
前記第２の半導体装置が半導体メモリ装置であり、
前記半導体メモリ装置が複数設けられ、
前記複数の半導体メモリ装置のそれぞれが前記伝送線路から分岐したそれぞれの分岐伝送線路に接続され、
前記伝送線路の分岐点から分岐された共通のスタブ配線に前記テブナン終端器が接続されて成り、
前記スタブ配線の線路長が、前記第２の半導体装置と前記伝送線路の特性インピーダンスの不連続点により反射した前記高周波信号の反射波を抑制するような長さに選定されて成り、
前記スタブ配線の線路長が、前記分岐点の近傍までの長さから前記各分岐伝送線路の平均値の近傍の線路長までの範囲に設定されて成る
ことを特徴とする高周波回路装置。
【請求項２】
前記テブナン終端器の第１及び第２の抵抗器の抵抗値が５０Ω〜１ｋΩに設定されて成
る
ことを特徴とする請求項１記載の高周波回路装置。
【請求項３】
前記スタブ配線の線路長が、前記各分岐伝送線路の平均値の線路長、もしくは該平均値の近傍の線路長に設定されて成る
ことを特徴とする請求項１記載の高周波回路装置。
【請求項４】
高周波信号を送信する第１の半導体装置と、前記高周波信号を受信する第２の半導体装置が、回路配線基板上に伝送線路を介して互いに接続されるように搭載され、
前記第２の半導体装置側から分岐されたスタブ配線にテブナン終端器が接続され、
前記テブナン終端器の第１及び第２の抵抗器の抵抗値が前記高周波信号の位相雑音を抑制するような抵抗値に設定され、
前記第１の半導体装置がメモリコントローラを内蔵する半導体集積回路であり、
前記第２の半導体装置が半導体メモリ装置であり、
前記半導体メモリ装置が複数設けられ、
前記複数の半導体メモリ装置のそれぞれが前記伝送線路から分岐したそれぞれの分岐伝送線路に接続され、
前記それぞれの半導体メモリ装置側から分岐したそれぞれのスタブ配線に前記テブナン終端器が接続されて成る
ことを特徴とする高周波回路装置。
【請求項５】
前記テブナン終端器の第１及び第２の抵抗器の抵抗値が５０Ω〜１ｋΩに設定されて成
る
ことを特徴とする請求項４記載の高周波回路装置。
【請求項６】
前記スタブ配線の線路長が、前記第２の半導体装置と前記伝送線路の特性インピーダンスの不連続点により反射した前記高周波信号の反射波を抑制するような長さに選定されて成る
ことを特徴とする請求項４記載の高周波回路装置。
【請求項７】
前記スタブ配線の線路長が、前記分岐点の近傍までの長さから前記各分岐伝送線路の平均値の近傍の線路長までの範囲に設定されて成る
ことを特徴とする請求項６記載の高周波回路装置。
【請求項８】
前記スタブ配線の線路長が、前記各分岐伝送線路の平均値の線路長、もしくは該平均値の近傍の線路長に設定されて成る
ことを特徴とする請求項６記載の高周波回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路配線基板上に高周波信号を扱う半導体装置を搭載して高周波回路を構築した高周波回路装置に関する。
【背景技術】
【０００２】
高周波回路装置としては、回路配線基板上に高周波信号を発信する第１の半導体装置とその高周波信号を受信する第２の半導体装置を分布定数回路として取り扱える配線（いわゆる伝送線路）を介して搭載して高周波回路を構成するようにした高周波回路装置が広く知られている。
【０００３】
例えば、大容量の半導体メモリ回路装置を構成する上で、回路配線基板上に、半導体装置（制御装置）と複数の半導体メモリ装置を一体的に搭載、接続した半導体メモリ回路装置、いわゆるメモリモジュ−ルが広く用いられている。例えば、複数のＤＲＡＭチップを配線層が８層以上の多層回路配線基板上に搭載し、メモリコントローラを内蔵した大規模半導体集積回路（ＬＳＩ）と複数のＤＲＡＭチップとの間を接続する共通配線を経由して必要な高周波信号の送受信を行うメモリモジュールの構成が採用されている。
【０００４】
特許文献１には、配線経路上に分岐配線を有することによりオーバーシュート及びアンダーシュートの緩和解決手段が示されている。最近では、200MHz〜800MHzのクロック周波数で動作する半導体装置が主流になり、DDR-SDRAM(ダブル・データ・レート−シンクロナス・ダイナミック・ランダム・アクセス・メモリ)を採用した場合、データレートは、400MHz〜1.6GHzに達することになり、信号品質（シグナルインティグリティ：signal integrity）を改善し、タイミングマージンを確保することが誤動作防止のために必要である。 しかしながら本発明者の研究によれば、配線経路上に分岐配線を有する改善だけでは、低コストの回路配線基板上の信号品質（シグナルインティグリティ：signal integrity）を得ることは、不十分であることが判明した。
【特許文献１】特開２００６−２４５３９３
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般に半導体装置（制御装置）内部の駆動素子（例えば出力バッファ）の出力インピーダンスは、約１８Ω〜３０Ω程度である。それに対して、回路配線基板の特性インピーダンスは、約３０Ω〜９０Ω程度であり、半導体装置（制御装置）と回路配線基板との間には、インピーダンスの不整合が生じる。
【０００６】
また、半導体装置（制御装置）と複数の半導体メモリ装置を回路配線基板を用いて接続した場合、回路配線基板上の実質的に分布定数回路として取り扱える配線（いわゆる伝送線路）の途中には分岐点を必要とし、複数の分岐配線（いわゆる分岐伝送線路）の特性インピーダンスの不整合が生じ、位相雑音、オーバーシュート、アンダーシュート、グリッジ等が受信端で観測される。
【０００７】
また、半導体装置（制御装置）から分岐点を複数の半導体メモリ装置を接続した場合、回路配線基板上の物理的制約から配線長が長くなり、配線の線路損失が大きくなり、半導体装置（制御装置）の出力バッファの駆動能力を大きくする必要がある。駆動能力を大きくすると、半導体装置内で多数の出力バッファが同時のタイミングで動作し、同時切替えノイズ（ＳＳＯまたはＳＳＮ、同時スイッチングノイズ）が発生し、信号に位相雑音等が重畳され、信号品質（シグナルインティグリティ：signal integrity）を悪化させる。
【０００８】
上記の場合、半導体装置の高速動作により、タイミングマージンが減少しているため、位相雑音の低減が誤動作防止に必要である。
【０００９】
一方、前述した半導体メモリ回路装置を備えた大規模な電子システムを有する機器においては、配線層が６層以下の低層構成で低コストの回路配線基板を用いる必要があり、回路配線基板上の半導体装置の物理的位置に大きな制約がある。このため、例えば数百ＭＨｚ以上の高速パラレルバスを安定動作させるには、信号品質（シグナルインティグリティ）の向上が必須である。同時スイッチングノイズによるタイミングマージンの減少が大きな問題である。
図２０に、回路配線基板上にメモリコントローラを内蔵するＬＳＩ（大規模半導体集積回路）と、複数、例えば４つの半導体メモリ装置とを搭載してなる半導体メモリ回路装置の参考例を示す。回路配線基板１上の伝送線路２の一端にＬＳＩ３が実装され、伝送線路２の他端側に４つに分岐した分岐伝送線路４〔４ａ，４ｂ，４ｃ，４ｄ〕の夫々に半導体メモリ装置５〔５ａ，５ｂ，５ｃ，５ｄ〕が接続されるように実装されている。
【００１０】
ＬＳＩ３からの必要な高周波信号は、分布定数回路として扱われる共通の伝送線路２及び分岐伝送線路４ａ〜４ｄを経由して各半導体メモリ装置５ａ〜５ｄに送られる。このような半導体メモリ回路装置の問題点は、信号波形においてオーバーシュート、アンダーシュート、グリッジ等の信号波形に歪みが発生することである。
【００１１】
後述する図１３に、信号波形１１の平坦になるべき部分が突出するように発生するオーバーシュート６とアンダーシュート７を示す。このオーバーシュート６及びアンダーシュート７が大き過ぎるとＬＳＩ３、半導体メモリ装置の破壊につながり半導体メモリ装置５〔５ａ〜５ｄ〕が動作しなくなる。
【００１２】
図２１に示すように、グリッジ８は、信号波形の立ち上がり及び立ち下がりの途中で発生する。デジタル信号では波形の低レベルと高レベルで「０」、「１」を表すが、グリッジが発生すると、「０」か「１」かの判別が出来なくなる。
このようなグリッジ発生、シュート発生の原因は、図２０に示すＬＳＩ３からの高周波のデジタル信号１２が各半導体メモリ装置５ａ〜５ｄに供給したときの、各半導体メモリ装置５ａ〜５ｄで反射したそれぞれの反射信号１３がＬＳＩ３からの信号１２との干渉によるものと４ａ〜４ｄの伝送線路途中の特性インピーダンスの不連続点(例えばスルーホール(ビア)など )での信号の伝搬特性の変化などとされている。
【００１３】
このグリッジ８は、伝送線路１２の途中に、信号の強さを弱めるための抵抗器Ｒｓを挿入し（図２０参照）、反射信号１３を弱めることにより、抑制することができる。しかし、抵抗器Ｒｓを入れることにより、ＬＳＩ３の出力バッファの駆動負荷が重くなるという問題が発生する。このような波形歪みは、より高周波、高速駆動の半導体メモリ装置を用いる程、発生し易くなる。
【００１４】
一方、図２０の半導体メモリ回路装置におけるコマンド信号／アドレス信号、クロック信号の観測結果を見ると、後述の図１５、図１７に示すように、周期の変動が大きく位相雑音が多くなる。ＬＳＩ３側で信号を強く出力しようとしているときに、抵抗器Ｒｓにより邪魔され、ＬＳＩに負荷がかかることにより、ＬＳＩ３の電源電圧とか、グランド電位が揺さぶられ、それが周期の変動を招き位相雑音となる。  従って、伝送線路への抵抗器Ｒｓの挿入は省略することが望まれる。
【００１５】
本発明は、上述の点に鑑み、位相雑音、オーバーシュート、アンダーシュート、グリッジ等の信号品質を改善させることのできる高周波回路装置を提供するものである。
【課題を解決するための手段】
【００１６】
本発明に係る高周波回路装置は、高周波信号を送信する第１の半導体装置と、前記高周波信号を受信する第２の半導体装置が、回路配線基板上に伝送線路を介して互いに接続されるように搭載され、第２の半導体装置側から分岐されたスタブ配線にテブナン終端器が接続され、テブナン終端器の第１及び第２の抵抗器の抵抗値が高周波信号の位相雑音を抑制するような抵抗値に設定され、第１の半導体装置がメモリコントローラを内蔵する半導体集積回路であり、第２の半導体装置が半導体メモリ装置であり、半導体メモリ装置が複数設けられ、複数の半導体メモリ装置のそれぞれが伝送線路から分岐したそれぞれの分岐伝送線路に接続され、伝送線路の分岐点から分岐された共通のスタブ配線にテブナン終端器が接続されて成り、スタブ配線の線路長が、第２の半導体装置と伝送線路の特性インピーダンスの不連続点により反射した高周波信号の反射波を抑制するような長さに選定されて成り、スタブ配線の線路長が、分岐点の近傍までの長さから各分岐伝送線路の平均値の近傍の線路長までの範囲に設定されて成ることを特徴とする。
また、本発明に係る高周波回路装置は、高周波信号を送信する第１の半導体装置と、高周波信号を受信する第２の半導体装置が、回路配線基板上に伝送線路を介して互いに接続されるように搭載され、第２の半導体装置側から分岐されたスタブ配線にテブナン終端器が接続され、テブナン終端器の第１及び第２の抵抗器の抵抗値が高周波信号の位相雑音を抑制するような抵抗値に設定され、第１の半導体装置がメモリコントローラを内蔵する半導体集積回路であり、第２の半導体装置が半導体メモリ装置であり、半導体メモリ装置が複数設けられ、複数の半導体メモリ装置のそれぞれが伝送線路から分岐したそれぞれの分岐伝送線路に接続され、それぞれの半導体メモリ装置側から分岐したそれぞれのスタブ配線に前記テブナン終端器が接続されて成ることを特徴とする。
【００１７】
本発明に係る高周波回路装置では、テブナン終端器の第１及び第２の抵抗器の抵抗値が高周波信号の位相雑音を抑制するような抵抗値に設定されるので、高周波信号の位相雑音が低減する。
【発明の効果】
【００２０】
本発明に係る高周波回路装置によれば、高周波信号の位相雑音、波形歪みとなるオーバーシュート、アンダーシュート、グリッジ、等が抑制されるので、第２の半導体装置に受信される高周波信号の信号品質を改善することができる。
【発明を実施するための最良の形態】
【００２１】
本発明に係る高周波回路装置は、高周波信号を送信する第１の半導体装置と、第１の半導体装置からの高周波信号を伝送線路を介して受信する第２の半導体装置を有し、伝送線路の第２の半導体装置側から分岐したスタブ配線に終端器を接続して構成される。第１の半導体装置及び第２の半導体装置は、６層以下の配線層を積層してなる低層回路配線基板上に搭載される。第１及び第２の半導体装置は、分布定数回路として取り扱うことのできる配線つまり伝送線路の両端に接続される。また、この伝送線路から分岐した分布定数回路として取り扱われるスタブ配線の端部に終端器が接続される。終端器は、第１の抵抗器Ｒｔ１と第２の抵抗器Ｒｔ２を有したテブナン終端器が用いられる。
【００２２】
そして、本実施の形態の高周波回路装置においては、スタブとなる伝送線路の長さ及び／又は終端器の抵抗器Ｒｔ１、Ｒｔ２の抵抗値を、制御して所要の長さ及び／又は抵抗値に設定する。
【００２３】
本実施の形態に係る高周波回路装置は、１つの第１の半導体装置と複数の第２半導体装置を搭載し、第１の半導体装置に接続された共通の伝送線路の分岐点から分岐された複数の分岐伝送線路にそれぞれ第２の半導体装置を接続し、さらに上記分岐点から分岐されたスタブ配線の端部に１つのテブナン終端器を接続した構成とすることができる。
【００２４】
本実施の形態に係る高周波回路装置は、１つの第１の半導体装置と複数の第２半導体装置を搭載し、第１の半導体装置に接続された共通の伝送線路の分岐点から分岐された複数の分岐伝送線路にそれぞれ第２の半導体装置を接続し、さらに各分岐伝送線路の第２の半導体装置側から分岐してスタブ配線を形成し、各スタブ配線の端部にテブナン終端器を接続した構成とすることができる。
【００２５】
本実施の形態に係る高周波回路装置によれば、低層回路配線基板を用いて送受信の第１及び第２の半導体装置を搭載した際に、終端器が接続されるスタブ配線の線路長を制御し、またテブナン終端器の２つの抵抗器Ｒｔ１、Ｒｔ２の抵抗値を制御することにより、位相雑音、波形歪みとなるオーバーシュート、アンダーシュート、グリッジなどが低減し、信号品質を改善することができる。
【００２６】
本発明の高周波回路装置は、第１の半導体装置を、制御装置すなわちメモリコントローラを内蔵したＬＳＩ（大規模半導体集積回路）とし、第２の半導体装置を半導体メモリ装置として構成した半導体メモリ回路装置に適用することができる。この特に、本発明の高周波回路装置は、上記の半導体メモリ回路装置に適用して好適である。
【００２７】
本実施の形態の半導体メモリ回路装置では、ＬＳＩの高速動作によりタイミングマージンが減少するも、位相雑音が低減するので、誤動作を防止することができる。
本実施の形態では、実質的に分布定数回路として扱えるスタブ配線を分岐点に取付け、分岐による分圧効果によって、インピーダンス成分を低減させることができる。同時にスタブ配線の分岐点とは半体側に終端器を取付けることにより、伝送線路の線路損失を低減させることができる。そして、スタブ配線の線路長、終端器の第１、第２の抵抗器の抵抗値の制御とが相俟って、位相雑音、オーバーシュート、アンダーシュート、グリッジ等の信号品質を改善することができる。
【００２８】
以下、図面を参照して本発明の実施の形態を説明する。
【００２９】
図１に、本発明に係る高周波回路装置を半導体メモリ回路装置に適用した場合の第１実施の形態を示す。本実施の形態に係る半導体メモリ回路装置１１は、低層回路配線基板（図示せず）にメモリコントローラを内蔵したＬＳＩ（大規模半導体集積回路）１２と、複数、本例では４つの半導体メモリ装置１３〔１３ａ，１３ｂ，１３ｃ，１３ｄ〕とが搭載されて成る。ＬＳＩ１２は、例えば入力／出力のインターフェースとしてＳＳＴＬ(Stub Series Termination Logic)が用いられ、メモリコントローラの入力／出力バッファ１４を有して成る。一方、半導体メモリ装置１３ａ〜１３ｄは、ＳＳＴＬが用いられ、入力／出力バッファを有する
ＬＳＩ１２は、回路配線基板に形成された分布定数回路として扱うことのできる配線、つまり伝送線路１６の一端に接続され、伝送線路１６の他端側に分岐点１７より分岐された複数、本例では４本の分布定数回路として扱うことのできる配線、つまり分岐伝送線路１８〔１８ａ，１８ｂ，１８ｃ，１８ｄ〕が接続される。さらに、分岐点１７より分岐された１本の、スタブとなる分布定数回路として扱われる配線、つまり伝送線路（以下スタブ配線という）１９が形成され、このスタブ配線１９の端部に２つの抵抗器Ｒｔ１、Ｒｔ２を有するテブナン終端器２１が接続される。
【００３０】
なお、半導体メモリ装置１３には、図２に示すように、例えば、ＬＳＩからの１．８Ｖ、０Ｖを供給する分岐伝送線路１８が接続されると共に、基準電圧Ｖｒｅｆが供給されるように構成される。回路配線基板の伝送線路１６、分岐伝送線路１８、スタブ配線１９の特性インピーダンスは、３０Ω〜９０Ωとすることができる。本例では５０Ωとするが、製造バラツキで４５Ω〜５５Ωの範囲を許容することができる。
【００３１】
そして、本実施の形態の半導体メモリ回路装置１１は、ＬＳＩ１２から各半導体メモリ装置１３ａ〜１３ｄへ送信される高周波信号、例えばコマンド信号／アドレス信号の信号波形の品質を調整するために、スタブ配線１９の線路長Ｌ１を制御して所要の長さに設定し、また終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を制御して所要の抵抗値に設定して較正される。また、この終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値は、高周波信号の位相雑音の低減をも考慮して所要の抵抗値に制御される。
【００３２】
ここで、分岐点１７から反対側の端部に抵抗器Ｒｔ１，Ｒｔ２をテブナン終端とした終端器２１を取り付けたスタブ配線１９の伝送線路長Ｌ１は、分岐されて接続された半導体めもり装置１３の数、入力バッファの特性、ＬＳＩ１２の出力バッファの駆動能力、ＬＳＩから分岐点１７までの伝送線路１６の特性インピーダンス、分岐点１７からの、それぞれの半導体メモリ装置１３までの各分岐伝送線路１８の特性インピーダンスとその伝送線路長等により決められる。
【００３３】
スタブ配線１９の線路長Ｌ１は、分岐点１７から複数の半導体メモリ装置１３〔１３ａ〜１３ｄ〕までの各分岐伝送線路１８〔１８ａ〜１８ｄ〕の各線路長Ｓ〔Ｓ１〜Ｓ４〕と同じ長さであることが望ましい。しかし、スタブ配線１９の線路長Ｌ１は、許容される範囲で、分岐点１７からの、それぞれの半導体メモリ装置１３までの分岐伝送線路１８の線路長Ｓより多少、短くても、長くても良い。換言すれば、スタブ配線１９の線路長Ｌ１は、各分岐伝送線路１８〔１８ａ〜１８ｂ〕の各線路長Ｓ１〜Ｓ４の平均値と同じ長さ、あるいはこの平均値の近傍の長さに設定することができる。または、終端器２１が分岐点近傍に配置できる長さ、例えば分岐点１７から１ｍｍの長さ、のスタブ配線でも良い。したがって、スタブ配線１９の線路長Ｌ１は、分岐点より分岐点近傍までの長さから書く分岐伝送線路の平均値の近傍の線路長までの範囲に設定することができる。
【００３４】
抵抗器Ｒｔ１，Ｒｔ２をテブナン終端した終端器２１は、分岐する分岐伝送線路数により、約５０Ωから１ｋΩ以下であることが望ましい。５０Ω以下では、抵抗器に流れる電流値が大きくなり、大電流を流せる電源回路を必要する。１ｋΩ以上では本発明の効果は得られないことが確認された。また、Ｒｔ１，Ｒｔ２は、同じ抵抗値であることが望ましいが、抵抗値が異なっても良い。
【００３５】
本例のＬＳＩ１２から分岐点１７を通して、半導体メモリ装置１３を４つ設けた場合、スタブ配線１９の線路長Ｌ１は１５ｍｍ、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２は１５０Ωとするのが好ましい。なお、後述するＬＳＩ１２から分岐点１７を通して、半導体メモリ装置１３を２つ設けた場合、スタブ配線１９の線路長Ｌ１は５ｍｍ、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２は３３０Ω及び４７０Ω及び６８０Ω程度等とするのが好ましい。
【００３６】
位相雑音をより改善させるためには、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２は、１５０〜６８程度の範囲内がよく、更には１５０Ω及び１００Ω及び６８Ω程度等が好ましい。
【００３７】
図１において、伝送線路１６、分岐伝送線路１８ａ〜１８ｄ、スタブ配線１９で示す筒状部分は、それぞれの線路長を模式的に示したものである。また、伝送線路１６、分岐伝送線路１８ａ〜１８ｄ、スタブ配線１９は、所要の特性インピーダンスＺ０を有し、本例では、５０Ωの特性インピーダンスＺ０に設定されている。
【００３８】
図３及び図４に、回路配線基板２５にＬＳＩ１２と、４つの半導体メモリ装置１３ａ〜１３ｄと、１つの終端器２１とを搭載した半導体メモリ装置１１の概略構成を示す。回路配線基板２５は、絶縁層２７を介して６層の配線２６〔２６１〜２６６〕を積層した低層回路配線基板が用いられる。本例では、基板表面側から２層目の配線２６２がグランド（接地）に接続され、５層目の配線２６５が電源Ｖｄｄに接続される。ＬＳＩ１２は基板表面の１層目の配線２６１（伝送線路１６に相当）の一端に接続される。また、４つの半導体メモリ装置１３ａ〜１３ｄは、基板表面の配線２６１′に接続される。ＬＳＩ１２から延びた共通の配線２６１は、分岐点のスルホール２８を通じて３層目の配線２６３（分岐伝送線路１８ａ，１８ｂに相当）及び４層目の配線２６４（分岐伝送線路１８ｃ，１８ｄに相当）に接続される。各配線２６３、２６４はスルホール２９を通じて各半導体メモリ装置１３ａ〜１３ｄに接続される。一方、共通の配線２６１は、分岐点のスルホール２８を通じて基板裏面の６層目の配線２６６（スタブ配線１９に相当）を介して終端器２１に接続される。
【００３９】
半導体メモリ装置１３ａ〜１３ｄとしては、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、ＤＤＲ１−ＳＤＲＡＭ（ダブル・データ・レート１−シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、ＤＤＲ２−ＳＤＲＡＭ（ダブル・データ・レート１−シンクロナス・ダイナミック・ランダム・アクセス・メモリ）、ＤＤＲ３−ＳＤＲＡＭ（ダブル・データ・レート３−シンクロナス・ダイナミック・ランダム・アクセス・メモリ）等を用いることができる。
【００４０】
第１実施の形態に係る半導体メモリ回路装置１１によれば、実質的に分布定数回路として扱えるスタブ配線１９を分岐点１７に接続することにより、分岐による分圧効果によって、インピーダンス成分を低減させることができる。同時に、スタブ配線の端部に終端器２１を取り付けることにより、伝送線路の線路損失を低減させることができる。そして、これらの構成と、スタブ配線１９の線路長Ｌ１を所要の長さに制御し、また、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２を所要の抵抗値に制御することとが相俟って、反射によるオーバーシュート、アンダーシュート、グリッジなどの信号波形の歪み、あるいは波形の立ち上がり時間、立ち下がり時間、位相雑音等の信号品質を改善することができる。基準のクロック信号とアドレス信号／コマンド信号との位相関係を改善することができる。
【００４１】
アクティブ終端器（ＯＤＴ）の機能を持たないコマンド信号／アドレス信号／クロック信号に対して、複数の半導体メモリ装置を接続する場合に、半導体メモリ装置のよる反射による信号波形の歪みや、波形の立ち上がり時間、立ち下がり時間等の波形品質を調整改善できる。特に、ＤＤＲ２−ＳＤＲＡＭまたはＤＤＲ２−ＳＤＲＡＭコントローラを内蔵したＬＳＩでは、ＯＤＴを内蔵しているが、ＯＤＴは各端子（ＤＱ，ＤＱＳ，／ＤＱＳ，ＲＤＱＳ，／ＲＤＱＳ， ＤＭ）に対してのみ、同時にアクティブ終端抵抗ＯＤＴのオン／オフが可能である。しかし、コマンド信号／アドレス信号／クロックに対してはＯＤＴ機能はない。そのために信号品質（シグナルインティグリティ：signal integrity）の改善が重要である。ＤＤＲ３−ＳＤＲＡＭまたはＤＤＲ３−ＳＤＲＡＭコントローラを内蔵したＬＳＩでも同様である。
【００４２】
また、低コストのワイヤーボンドで組み立てられたメモリコントローラ内蔵のＬＳＩの駆動能力を軽減させ、同時スイッチングノイズ等の発生を低減することができる。因みに、ワイヤーボンドで組み立てられたメモリコントローラ内蔵のＬＳＩに、複数の半導体メモリ装置を接続した場合、ＬＳＩの駆動能力を強くする必要がある。駆動の能力を強くするために、メモリコントローラの入出力器（Ｉ／Ｏバッファ）に流れる電流が多くなり、ワイヤーボンドの、高いインダクタンスＬによりΔＶ＝-Ｌｄｉ／ｄｔだけ、同時スイッチングノイズ等が発生する。本実施の形態では、これらを低減できる。
【００４３】
図１１に、スタブ配線１９の線路長Ｌ１の長さを５ｍｍ、１０ｍｍ、１５ｍｍとしたときの信号波形における、グリッジ８の改善状況を示す。なお、各分岐伝送線路１８ａ〜１８ｄのそれぞれの線路長Ｓ１〜Ｓ４は２７ｍｍ±０．５ｍｍｍで線路長がそれぞれ異なり、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値はそれぞれ３３０Ωとした。図５において、曲線３１は１５ｍｍ、曲線３２は１０ｍｍ、曲線３３は５ｍｍである。このデータでは、線路長を１５ｍにすることにより、グリッジが改善しているのが認められる。
【００４４】
図１２に、終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を４７０Ω、２２０Ω、１５０Ω、１００Ωと変化させたときの、信号波形のグリッジの改善状況を示す。なお、スタブ配線１９の線路長は１５ｍｍ、各分岐伝送線路１８ａ〜１８ｄの平均線路長は２７ｍｍである。図１２おいて、曲線３５は１００Ω、曲線３６は１５０Ω、曲線３７は２２０Ω、曲線３８は３３０Ω、曲線３９は４７０Ωを示す。このデータでは、抵抗値が大きいと立ち上がりのグリッジ改善効果が小さい。抵抗値が小さいと立ち下がりのグリッジ改善効果が小さい。この結果、１００Ω、４７０Ωは除外し、３３０Ω、２２０Ω、１５０Ωとするのが好ましく、３３０Ωとするのが最も良好であることが認められる。
【００４５】
一方、図１３及び図１４に、図２０の参考例と、図１の本発明実施の形態を比較した波形歪みであるシュートの観測結果を示す。図２０の参考例においては、図１３に示すように、信号波形１１にオーバーシュート６及びアンダーシュート７が観測される。これに対して、図１の本実施の形態では、スタブ配線１９及びテブナン終端器２１により、オーバーシュート、アンダーシュートの発生が見られず、良好な信号波形２０が観測された。
【００４６】
図１１、図１２から明らかなように、立ち上がり時間、立ち下がり時間が改善されることが認められる。
【００４７】
本実施の形態では、スタブ配線１９の端部を抵抗器Ｒｔ１，Ｒｔ２を有するテブナン終端器２１に接続し、抵抗器Ｒｔ１の端部をＬＳＩと同じ電源電圧とし、抵抗器Ｒｔ２の端部をグランド電位としている。これにより、信号波形の周期の変動も規格内に収まり波形も良好になる。すなわち、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２により、１つの抵抗器の場合よりも、ＬＳＩからの出力を引き出す力が強くなる。また、ＬＳＩが「１」と「０」に切り替わるとき、電流の流れが２種類となる。すなわち、ＬＳＩの電位が高レベル（１．８Ｖ）のときは、ＬＳＩから終端器２１の抵抗器Ｒｔ２のグランドに流れ、ＬＳＩの電位が低レベル（０Ｖ）のときは、終端器２１の抵抗器Ｒｔ１の電源からＬＳＩへ電流が流れることになる。これらにより、周期の変動が抑制され、位相雑音が低減する。
【００４８】
図１５及び図１６に、図２０の参考例と、図１の本発明実施の形態を比較した位相雑音に関する信号（コマンド信号／アドレス信号）の観測結果を示す。図２０の参考例においては、図１５に示すように、波形が交差するアイパターン間の領域の幅Ｗ１が広くなっており、位相雑音が多く悪い波形になっているのが認められる。また、図示されていないが、信号の立ち上がり波形部分にグリッジがある。一方、図１の本実施の形態においては、図１６に示すように、波形が交叉するアイパターン間の領域の幅Ｗ２が狭くなっており、位相雑音が少なく改善された波形になっているのが認められる。また、図示されていないが、信号の立ち上がり波形部分にグリッジがない。
【００４９】
図１７及び図１８に、図２０の参考例と、図１の本発明実施の形態を比較した位相雑音に関するクロック信号の観測結果を示す。図２０の参考例においては、図１７に示すように、位相のずれ幅Ｗ３が広くなっており、周期の変動つまり位相雑音が多く悪い波形になっているのが認められる。一方、図１の図１の本実施の形態においては、図１８に示すように、位相のずれ幅Ｗ４が狭くなっており、周期の変動つまり位相雑音が少なく改善された波形になっているのが認められる。
【００５０】
図５に、本発明に係る高周波回路装置を半導体メモリ回路装置に適用した場合の第２実施の形態を示す。本実施の形態に係る半導体メモリ回路装置４２は、ＬＳＩ１２に接続される共通の伝送線路１６の途中に所要の抵抗器Ｒｓを挿入して構成される。その他の構成は図１で示す第１実施の形態と同様であるので、図１と対応する部分には同一符号を付して重複説明を省略する。このＬＳＩ１２からの伝送線路の途中に所要の抵抗器Ｒｓを挿入する構成は、以下の各実施の形態に係る半導体メモリ回路装置にも適用できる。
【００５１】
第２実施の形態に係る半導体メモリ回路装置４２によれば、共通の伝送線路１６に抵抗器Ｒｓが挿入されることにより、スタブ配線１９の線路長Ｌ１、終端器２１の抵抗器Ｒｔ１，Ｒｔ２を所要の値に制御することと相俟って、よりオーバーシュート、アンダーシュート、グリッジなどの波形歪むが低減し、信号波形をより改善することができる。なお、抵抗器Ｒｓは、周期の変動に関しては付加しない方が好ましい。その他、第１実施の形態と同様の効果を奏する。
【００５２】
図６に、本発明に係る高周波回路装置を半導体メモリ回路装置に適用した場合の第３実施の形態を示す。本実施の形態に係る半導体メモリ回路装置４３は、５つ以上の複数の半導体メモリ装置を共通の伝送線路から分岐して接続した場合である。すなわち、本実施の形態に係る半導体メモリ回路装置４３は、共通の伝送線路１６の分岐点１７から５本以上の複数の分岐伝送線路１８〔１８ａ・・１８ｎ〕を形成し、それぞれの分岐伝送線路１８ａ・・１８ｎの端部にそれぞれ半導体メモリ装置１３ａ・・１３ｎが接続されて成る。さらに、分岐点１７から１本のスタブ配線１９が分岐して形成され、スタブ配線１９の端部に１つのテブナン終端器２１が接続される。
【００５３】
本実施の形態では、スタブ配線１９の線路長Ｌ１を所要の長さに制御し、また、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を所要の抵抗値に制御して設定する。その他の、スタブ配線１９の線路長Ｌ１、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値の条件などを含めた構成は、第１実施の形態と同様であるので、図１と対応する部分には同一符号を付して重複説明を省略する。
【００５４】
第３実施の形態に係る半導体メモリ回路装置４３によれば、スタブ配線１９の線路長Ｌ１、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を、それぞれ所要の値に制御し、設定することにより、位相雑音の低減、波形歪みの低減など信号品質を改善することが等、第１実施の形態と同様の効果を奏する。
【００５５】
図７に、本発明に係る高周波回路装置を半導体メモリ回路装置に適用した場合の第４実施の形態を示す。本実施の形態に係る半導体メモリ回路装置４４は、２つの半導体メモリ装置を共通の伝送線路から分岐して接続した場合である。すなわち、本実施の形態に係る半導体メモリ回路装置４４は、ＬＳＩ１２が接続された共通の伝送線路１６の分岐点１７から２本の分岐伝送線路１８〔１８ａ，１８ｂ〕を形成し、それぞれの分岐伝送線路１８ａ，１８ｂの端部にそれぞれ半導体メモリ装置１３ａ、１３ｂが接続される。さらに、分岐点１７から１本のスタブ配線１９が分岐して形成され、スタブ配線１９の端部に１つのテブナン終端器２１が接続される。
【００５６】
本実施の形態では、スタブ配線１９の線路長Ｌ１を所要の長さに制御し、また、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を所要の抵抗値に制御して設定する。本実施の形態においても、スタブ配線１９の線路長Ｌ１、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値の条件範囲は、前述の第１実施の形態と同様であるが、スタブ配線１９の線路長Ｌ１は５ｍｍ、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２とも４７０Ωとするのが好ましい。その他の構成は第１実施の形態と同様であるので、図１と対応する部分には同一符号を付して重複説明を省略する。
【００５７】
第４実施の形態に係る半導体メモリ回路装置４４によれば、スタブ配線１９の線路長Ｌ１、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を、それぞれ所要の値に制御し、設定することにより、位相雑音の低減、波形歪みの低減など信号品質を改善することが等、第１実施の形態と同様の効果を奏する。
【００５８】
上例では、ＬＳＩ１２に対して複数に分岐してそれぞれに半導体メモリ装置１３及び１つのテブナン終端器２１を配置して成る１組を接続した構成を示したが、実際には、図８の第５実施の形態に係る半導体メモリ回路装置４５に示すように、ＬＳＩ１２に対して複数に分岐してそれぞれに半導体メモリ装置１３及び１つのテブナン終端器２１を配置して成る複数組を接続して構成される。
【００５９】
図９に、本発明に係る高周波回路装置を半導体メモリ回路装置に適用した第６実施の形態を示す。本実施の形態に係る半導体メモリ回路装置４６は、一端がＬＳＩ１２に接続された共通の伝送線路１６の他端側に分岐点１７より分岐された複数、本例では４本の分岐伝送線路１８〔１８ａ〜１８ｄ〕が形成され、この各分岐伝送線路１８ａ〜１８ｄにそれぞれ半導体メモリ装置１３〔１３ａ〜１３ｄ〕が接続されて成る。さらに、各分岐伝送線路１８ａ〜１８ｄの半導体メモリ装置１３〔１３ａ〜１３ｄ〕側の端部より分岐してそれぞれスタブ配線１９〔１９ａ〜１９ｄ〕が接続され、各スタブ配線１９ａ〜１９ｄの他端にそれぞれテブナン終端器２１〔２１ａ〜２１ｄ〕が接続される。
【００６０】
そして、本実施の形態の半導体メモリ回路装置４６は、ＬＳＩ１２から各半導体メモリ装置１３ａ〜１３ｄへ送信される高周波信号、例えばコマンド信号／アドレス信号の信号波形の品質を調整するために、各スタブ配線１９ａ〜１９ｄの各線路長Ｌ１１〜Ｌ１４を制御して所要の長さに設定し、また各終端器２１ａ〜２１ｄの抵抗器Ｒｔ１，Ｒｔ２の抵抗値を制御して所要の抵抗値に設定して構成される。また、この終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値は、基準信号となるクロック信号、コマンド信号／アドレス信号の位相関係の改善をも考慮して所要の抵抗値に制御される。  その他の構成は、第１実施の形態と同様であるので、図１と対応する部分には同一符号を付して重複説明を省略する。
【００６１】
各スタブ配線１９ａ〜１９ｄの線路長の条件、各終端器２１ａ〜２１ｄの抵抗値の条件は、図１の第１実施の形態で説明した条件と同じである。
【００６２】
第６実施の形態に係る半導体メモリ回路装置４６によれば、スタブ配線１９ａ〜１９ｄの各線路長Ｌ１１〜Ｌ１４が所要の長さに制御され、またテブナン終端器２１ａ〜２１ｄの各抵抗器Ｒｔ１，Ｒｔ２の抵抗値が所要の抵抗値に制御される。これにより、位相雑音の低減、波形歪みの低減など信号品質を改善すること等、第１実施の形態と同様の効果を奏する。
【００６３】
図１９に、スタブ配線１９ａ〜１９ｄのそれぞれの線路長Ｌ１１〜Ｌ１４を、いずれも５ｍｍ、１０ｍｍ、１５ｍｍとしたときの信号波形における、グリッジの改善状況を示す。なお、各分岐伝送線路１８ａ〜１８ｄのそれぞれＳ１〜Ｓ４は３ｍｍ〜７ｍｍ、テブナン終端器２１ａ〜２１ｄの抵抗器Ｒｔ１，Ｒｔ２の抵抗値はいずれも３３０Ωとした。図１２において、曲線５１は１５ｍｍ、曲線５２は１０ｍｍ、曲線５３は５ｍｍの場合の波形である。図１９によれば、スタブ配線１９ａ〜１９ｄの線路長Ｌ１１〜Ｌ１４を１５ｍｍにすることで、グリッジが改善しているのが認められる。
【００６４】
前述の第２、第３、第４実施の形態において、その各半導体メモリ装置に共通のテブナン終端器２１に代えて、図１１に示すように、各半導体メモリ装置に対応してそれぞれスタブ配線を形成し、各スタブ配線の端部にそれぞれテブナン終端器を接続して構成することもできる。
【００６５】
図１０に、本発明に係る高周波回路装置を半導体メモリ回路装置に適用した場合の第７実施の形態を示す。本実施の形態に係る半導体メモリ回路装置４７は、１つの半導体メモリ装置と１つのテブナン終端器を共通の伝送線路から分岐して接続した場合である。すなわち、本実施の形態に係る半導体メモリ回路装置４７は、ＬＳＩ１２が接続された共通の伝送線路１６の分岐点１７から分岐された一方の分岐伝送線路１８の端部に１つの半導体メモリ装置１３が接続される。分岐点１７から分岐された他方の１本のスタブ配線１９が分岐して形成され、スタブ配線１９の端部に１つのテブナン終端器２１が接続されて成る。
【００６６】
本実施の形態では、上述したと同様に、スタブ配線１９の線路長Ｌ１を所要の長さに制御し、またテブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を所要の値に制御して設定する。その他の構成は第１実施の形態と同様であるので、図１と対応する部分には同一符号を付して重複説明を省略する。
【００６７】
第７実施の形態に係る半導体メモリ回路装置４７によれば、スタブ配線１９の線路長Ｌ１、テブナン終端器２１の抵抗器Ｒｔ１，Ｒｔ２の抵抗値をそれぞれ所要の値に制御することにより、位相雑音の低減、波形歪みの低減など信号品質を改善することが等、第１実施の形態と同様の効果を奏する。
【００６８】
本発明は、例えば、低コスト化された半導体装置（制御装置）等を備えた半導体メモリ回路装置にも有用である。また、本発明は、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどのアクティブ終端器を持った半導体メモリ装置を備えた半導体メモリ回路装置、アドレス線端子、制御線端子などアクティブ終端器を内蔵していない半導体メモリ回路装置などにも有用である。
【００６９】
なお、上例では、共通の伝送線路１６、分岐伝送線路１８及びスタブ配線１９の特性インピーダンスを５０Ωとしたが、その他、例えば共通の伝送線路１６の特性インピーダンスを３０Ωとし、他の分岐伝送線路１８及びスタブ配線１９の特性インピーダンスを５０Ωとした構成にも、本発明は適用することができる。
【００７０】
本発明に係る高周波回路装置は、半導体メモリ回路装置に限らず、その他の高周波回路装置にも適用できる。
【図面の簡単な説明】
【００７１】
【図１】本発明に係る半導体メモリ回路装置の第１実施の形態を示す概略構成図である。
【図２】半導体メモリ回路装置に搭載される半導体メモリ装置の例を示す概略図である。
【図３】第１実施の形態の模式的平面図である。
【図４】第１実施の形態の模式的断面図である。
【図５】本発明に係る半導体メモリ回路装置の第２実施の形態を示す概略構成図である。
【図６】本発明に係る半導体メモリ回路装置の第３実施の形態を示す概略構成図である。
【図７】本発明に係る半導体メモリ回路装置の第４実施の形態を示す概略構成図である。
【図８】本発明に係る半導体メモリ回路装置の第５実施の形態を示す概略構成図である。
【図９】本発明に係る半導体メモリ回路装置の第６実施の形態を示す概略構成図である。
【図１０】本発明に係る半導体メモリ回路装置の第６実施の形態を示す概略構成図である。
【図１１】第１実施の形態に係る半導体メモリ回路装置における、スタブ配線長を変化させたときの信号波形のグリッジの改善を示す信号波形図である。
【図１２】第１実施の形態に係る半導体メモリ回路装置における、テブナン終端器の抵抗器Ｒｔ１，Ｒｔ２の抵抗値を変化させたときの信号波形のグリッジの改善を示す信号波形図である。信号波形のグリッジの改善を示す信号波形図である。
【図１３】参考例に係る半導体メモリ回路装置において、波形歪みであるシュートが発生している観測結果を示す信号波形図である。
【図１４】本発明に係る半導体メモリ回路装置において、シュートが発生していない観測結果を示す信号波形図である。
【図１５】参考例に係る半導体メモリ回路装置において、コマンド信号／アドレス信号における位相雑音が多く観測された観測結果を示す信号波形図である。
【図１６】本発明に係る半導体メモリ回路装置において、コマンド信号／アドレス信号における位相雑音が少なく観測された観測結果を示す信号波形図である。
【図１７】参考例に係る半導体メモリ回路装置において、クロック信号における位相雑音が多く観測された観測結果を示す信号波形図である。
【図１８】本発明に係る半導体メモリ回路装置において、クロック信号における位相雑音が少なく観測された観測結果を示す信号波形図である。
【図１９】第４実施の形態に係る半導体メモリ回路装置における、スタブ配線長を変化させたときの信号波形のグリッジの改善を示す信号波形図である。
【図２０】参考例に係る半導体メモリ回路装置を示す概略構成図である。
【図２１】グリッジが発生した信号波形を示す波形図である。
【符号の説明】
【００７２】
１１、４２〜４７・・半導体メモリ回路装置、１２・・ＬＳＩ、１３〔１３ａ〜１３ｄ，１３ｎ〕・・半導体メモリ装置、１４・・出力バッファ、１６・・伝送線路、１８〔１８ａ〜１８ｄ，１８ｎ〕・・分岐伝送線路、２１・・テブナン終端器、Ｌ１・・スタブ配線の線路長、Ｓ１〜Ｓ４，Ｓｎ・・分岐伝送線路の線路長
【図１】
0005040587.tif 000002
【図２】
0005040587.tif 000003
【図３】
0005040587.tif 000004
【図４】
0005040587.tif 000005
【図５】
0005040587.tif 000006
【図６】
0005040587.tif 000007
【図７】
0005040587.tif 000008
【図８】
0005040587.tif 000009
【図９】
0005040587.tif 000010
【図１０】
0005040587.tif 000011
【図１１】
0005040587.tif 000012
【図１２】
0005040587.tif 000013
【図１３】
0005040587.tif 000014
【図１４】
0005040587.tif 000015
【図１５】
0005040587.tif 000016
【図１６】
0005040587.tif 000017
【図１７】
0005040587.tif 000018
【図１８】
0005040587.tif 000019
【図１９】
0005040587.tif 000020
【図２０】
0005040587.tif 000021
【図２１】
0005040587.tif 000022