(57)【特許請求の範囲】
【請求項１】
第１の電極と第２の電極とを交差して配置した表示パネルの前記第１の電極を駆動する表示パネルの駆動回路において、
第１のＦＥＴと第２のＦＥＴとの各々のゲートを相互に接続して形成される第１のカレントミラー回路と、
前記第１のＦＥＴのドレインに接続され前記第１のＦＥＴに流れる電流の大きさを検出する電流検出抵抗と、
前記第１のＦＥＴのゲートにその出力端が接続され、前記第１のＦＥＴと前記電流検出抵抗との接続点にその正極性入力端が接続され、前記第１のＦＥＴに流れる電流の大きさを制御する電流制御信号がその負極性入力端に入力される差動増幅器と、
前記第２のＦＥＴと直列に接続される第３のＦＥＴのゲートと、第４のＦＥＴのゲートとを相互に接続して形成される第２のカレントミラー回路と、
前記第１の電極に対して、前記第４のＦＥＴとともに直列に接続されるアナログスイッチ素子と、
前記アナログスイッチ素子を導通状態または切断状態のいずれかに制御するカソードアドレス制御部と、を備え、
前記第１の電極に前記第４のＦＥＴのドレインが接続され、前記第４のＦＥＴのソースに前記アナログスイッチ素子が接続され、
前記第３のＦＥＴのソースに対して、導通状態の前記アナログスイッチ素子と同一の電圧降下を生じさせる第５のＦＥＴが接続されることを特徴とする、表示パネルの駆動回路。
【請求項２】
第１の電極と第２の電極とを交差して配置した表示パネルの前記第１の電極を駆動する表示パネルの駆動回路において、
第１のＦＥＴと第２のＦＥＴとの各々のゲートを相互に接続して形成される第１のカレントミラー回路と、
前記第１のＦＥＴのドレインに接続され前記第１のＦＥＴに流れる電流の大きさを検出する電流検出抵抗と、
前記第１のＦＥＴのゲートにその出力端が接続され、前記第１のＦＥＴと前記電流検出抵抗との接続点にその正極性入力端が接続され、前記第１のＦＥＴに流れる電流の大きさを制御する電流制御信号がその負極性入力端に入力される差動増幅器と、
前記第２のＦＥＴと直列に接続される第３のＦＥＴのゲートと、第４のＦＥＴのゲートとを相互に接続して形成される第２のカレントミラー回路と、
前記第１の電極に対して、前記第４のＦＥＴとともに直列に接続されるアナログスイッチ素子と、
前記アナログスイッチ素子を導通状態または切断状態のいずれかに制御するカソードアドレス制御部と、を備え、
前記第１の電極に接続され、前記アナログスイッチ素子が切断状態のときに前記第１の電極を所定電位とする第６のＦＥＴが接続されることを特徴とする、表示パネルの駆動回路。
【請求項３】
前記第４のＦＥＴおよび前記アナログスイッチ素子が共に複数個として形成され、前記カソードアドレス制御部は前記複数個のアナログスイッチ素子の各々を導通状態または切断状態のいずれかに制御することを特徴とする請求項１または請求項２に記載の表示パネルの駆動回路。
【請求項４】
複数個の第１の電極と複数個の第２の電極とを交差して配置した表示パネルと、前記表示パネルの前記複数個の第１の電極を駆動する第１の駆動回路と、前記複数個の第２の電極を駆動する第２の駆動回路と、を備える表示装置において、
前記第１の駆動回路は、
第１のＦＥＴと第２のＦＥＴとの各々のゲートを相互に接続して形成される第１のカレントミラー回路と、
前記第１のＦＥＴのドレインに接続され前記第１のＦＥＴに流れる電流の大きさを検出する電流検出抵抗と、
前記第１のＦＥＴのゲートにその出力端が接続され、前記第１のＦＥＴと前記電流検出抵抗との接続点にその正極性入力端が接続され、前記第１のＦＥＴに流れる電流の大きさを制御する電流制御信号がその負極性入力端に入力される差動増幅器と、
前記第２のＦＥＴと直列に接続される第３のＦＥＴのゲートと、複数個の第４のＦＥＴの各々のゲートとを相互に接続して複数個のカレントミラー群が形成される第２のカレントミラー回路と、
前記複数個の第１の電極の各々および前記複数個の第４のＦＥＴの各々に対して相互に直列に接続される複数個のアナログスイッチ素子と、
前記アナログスイッチ素子の各々を導通状態または切断状態のいずれかに制御するカソードアドレス制御部と、を備え、
前記第１の電極に前記第４のＦＥＴのドレインが接続され、前記第４のＦＥＴのソースに前記アナログスイッチ素子が接続され、
前記第３のＦＥＴのソースに対して、導通状態の前記アナログスイッチ素子と同一の電圧降下を生じさせる第５のＦＥＴが接続されることを特徴とする、表示装置。
【請求項５】
複数個の第１の電極と複数個の第２の電極とを交差して配置した表示パネルと、前記表示パネルの前記複数個の第１の電極を駆動する第１の駆動回路と、前記複数個の第２の電極を駆動する第２の駆動回路と、を備える表示装置において、
前記第１の駆動回路は、
第１のＦＥＴと第２のＦＥＴとの各々のゲートを相互に接続して形成される第１のカレントミラー回路と、
前記第１のＦＥＴのドレインに接続され前記第１のＦＥＴに流れる電流の大きさを検出する電流検出抵抗と、
前記第１のＦＥＴのゲートにその出力端が接続され、前記第１のＦＥＴと前記電流検出抵抗との接続点にその正極性入力端が接続され、前記第１のＦＥＴに流れる電流の大きさを制御する電流制御信号がその負極性入力端に入力される差動増幅器と、
前記第２のＦＥＴと直列に接続される第３のＦＥＴのゲートと、複数個の第４のＦＥＴの各々のゲートとを相互に接続して複数個のカレントミラー群が形成される第２のカレントミラー回路と、
前記複数個の第１の電極の各々および前記複数個の第４のＦＥＴの各々に対して相互に直列に接続される複数個のアナログスイッチ素子と、
前記アナログスイッチ素子の各々を導通状態または切断状態のいずれかに制御するカソードアドレス制御部と、を備え、
前記第１の電極に接続され、前記アナログスイッチ素子が切断状態のときに前記第１の電極を所定電位とする第６のＦＥＴが接続されることを特徴とする、表示装置。
【請求項６】
前記電流制御信号は、前記表示パネルの発光の輝度に応じた輝度信号であることを特徴とする請求項４または請求項５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルの駆動回路および表示装置に関する。
【背景技術】
【０００２】
近年、表示装置の薄型化が図られており、その中でも、表示素子として電界放出素子（以下ＦＥＤと略称する）を用いた表示装置、有機ＥＬ素子（以下ＥＬと略称する）を用いた表示装置が、家庭用、産業用として期待を集めている。これらの表示装置の表示素子は２次元に配置され表示パネルを形成し、この表示パネルが駆動回路によって駆動される。その駆動回路は、ＦＥＤとＥＬとで、回路諸定数においては、差異があるものの、駆動の原理は共通するものがある。以下の駆動回路に関する説明はＦＥＤについて主としておこなうが、原理的にはＥＬにも適用できるものである。
【０００３】
ＦＥＤでは、金属または半導体の表面の電界強度を１０９（Ｖ／ｍ）程度としてトンネル効果によって電子の放出をしている。図１０はスピント型と称されるＦＥＤの断面図である。ＦＥＤは、絶縁基板１００の上に各々が導電材料とされるカソード電極１０１とゲート電極１０２とカソード電極１０１に電気的に接続されるモリブデン等で形成されるコーン状のエミッタ１０３とを有して形成される。カソード電極１０１とゲート電極１０２との間には、両者を絶縁して相互の距離を所定間隔に維持するための二酸化シリコン膜（ＳｉＯ２）が設けられている。また、このＦＥＤから放射する電子を捕集するために、ゲート電極と離間して蛍光体が塗布されたアノード電極１０４が配置される。カソード電極１０１とゲート電極１０２との間にはゲート・カソード間電圧ＶＧＣが付与されて電子が放出され、カソード電極１０１とアノード電極１０４との間にはアノード電圧ＶＡが付与され、エミッタ１０３から放出される電子がアノード電極１０４の蛍光体に衝突して発光する。このときアノード電極１０４とカソード電極１０１との間にカソード電流ＩＣが流れる。
【０００４】
図１１はスピント型ＦＥＤのゲート・カソード間電圧ＶＧＣに対するカソード電流ＩＣを示す図である。ゲート・カソード間電圧ＶＧＣが閾値ＶＴＨを越えるとカソード電流ＩＣが流れ始め、ゲート・カソード間電圧ＶＧＣの増加に伴いカソード電流ＩＣは増加する。カソード電流ＩＣが大きくなると蛍光体から発光する光の光量は大きくなるので、ゲート・カソード間電圧ＶＧＣの大きさを制御することによって蛍光体によって発光する光の光量を制御できる。
【０００５】
図１２は、図１０に示す、スピント型ＦＥＤを等価回路で示すものであり、抵抗ＲＣはカソード電極１０１とエミッタ１０３との間の抵抗である。図１２に示すように、抵抗ＲＣに接続されるカソード電極１０１（図１２にはカソード電極は図示せず）にパルス電圧ＶＣを付与し、ゲート電極１０２にパルス電圧ＶＧを付与して、パルス電圧ＶＣとパルス電圧ＶＧとをどの様に印加するかの組み合わせに応じて、ゲート・カソード間電圧ＶＧＣを制御して、電界放出をさせる制御、または、電界放出をさせない制御をおこなうことができる。
【０００６】
図１３はＦＥＤを表示素子として用い、２次元に表示素子を配列して表示パネルを構成した表示装置において、その構成部材である表示パネルの一部を模式的に示す図である。表示パネルには、複数個のカソード電極と複数個のゲート電極とが相互に交差するようにマトリックス状に配置されている。図１３では、カソード電極１０１１、カソード電極１０１２、カソード電極１０１３、ゲート電極１０２１、ゲート電極１０２２、ゲート電極１０２３のみが記載されているが、各々の電極の数は用途に応じて適宜に選択される。各々のカソード電極とゲート電極とが相互に交差する交差部の各々には、例えば９個のエミッタを有するＦＥＤが形成されている。
【０００７】
図１４は、表示パネルをどの様に駆動回路１２０で駆動するかの概念を示すための図である。ここで、駆動回路１２０が発生するパルス電圧ＶＣのハイレベルは３０Ｖ、パルス電圧ＶＧのハイレベルは５０Ｖとされ、ローレベルはいずれも０Ｖとされている。パルス電圧ＶＧとパルス電圧ＶＣとの差の電圧がゲート・カソード間電圧ＶＧＣとして各々のＦＥＤに印加されるので、表示装置では１ドット（交点に配置される１または複数個のエミッタをドットと称して以下用いる）に対応する各々のＦＥＤのゲート・カソード間電圧ＶＧＣとしては、５０Ｖ、２０Ｖ、０Ｖ、−３０Ｖの４種類が存在する。閾値を２０Ｖよりも大きく、例えば３０Ｖに設定する場合には、ゲート・カソード間電圧ＶＧＣが５０Ｖとなるドットである、ゲート電極１０２３とカソード電極１０１１との交点に位置するドットと、ゲート電極１０２３とカソード電極１０１３との交点に位置するドットのみから電子が放出され、これらのドットに対応した位置に在る蛍光体の部分のみが発光することとなる。電子放出がおこなわれるドットは図１４の塗りつぶした部分で示す。また、発光の輝度を調整する場合には、ゲート・カソード間電圧ＶＧＣが閾値電圧（例えば３０Ｖ）以上の電圧であって、発光輝度に応じた値となるようにパルス電圧ＶＣの値を調整する。なお、蛍光体が塗布されたアノード電極（図１３、図１４では図示せず）には、カソード電極に対して３ＫＶ（キロボルト）程度の電圧が付与されている。
【０００８】
以上はＦＥＤについて説明したが、ＥＬついては、ＦＥＤにおけるようなアノード電極を有してはいないが、ＦＥＤのゲート電極に相当するアノード電極とカソード電極とを相互に交差させて同様にパネル構造とし、ＥＬのアノード電極とカソード電極との間において、ＦＥＤにおけると同様の電位配分とすることによって、同様の輝度制御をおこなうことができる。
【０００９】
上述したようにして、マトリックス状に配置されたゲート電極とカソード電極との電圧を制御して任意のドットからの電子放出を制御できるものであるが、この方式の問題点について述べる。図１５は、表示装置の使用の累積稼働時間が短い場合の特性（初期特性）と使用の累積稼働時間が長い場合の特性（長時間使用後特性）とを対比する図である。長時間の使用によって、エミッタからの電流放出能力（エミッション能力）が低下して、ゲート・カソード間電圧ＶＧＣを初期状態におけると同一の値に設定したとしても、より少ないカソード電流ＩＣが流れることとなる。なお、カソード電極からゲート電極に分流する電流は殆ど存在しないので、１ドットからの電流寄与分に対応するＦＥＤのカソード電流の大きさは、その寄与によって流れるアノード電流と略一致している。
【００１０】
図１６は、表示装置の表示パネルの異なるドットからの電流放出能力を対比する図である。図１６に示すドットＡ、ドットＢ、ドットＣの符号を付した曲線の各々は、各々のドットに対応して、カソード電極とアノード電極との交差部に形成される各々のドットからカソード電流ＩＣとして流れる電流である。このように、ゲート・カソード間電圧ＶＧＣとカソード電流ＩＣとの間の関係は、表示装置の累積稼働時間よって異なる特性（以下、累積稼働時間特性ばらつきと称する）を有し、また、ドット毎のカソード電流によって異なる特性（以下、ドット毎特性ばらつきと称する）を有しているので、これらを理由として、発光の輝度が異なる（以下、輝度ばらつきと称する）こととなってしまう。
【００１１】
累積稼働時間特性ばらつきは、長時間使用することで、ゲート電極またはエミッタが劣化したり、汚染物質が付着したりして生じる現象であると考えられる。そして、累積稼働時間特性ばらつきは、ドット毎に異なる傾向を有すると考えられる。また、ドット毎特性ばらつきは、製造時において、ゲート電極に設けられたゲートホールの大きさのばらつきが発生し、エミッタのコーン形状のばらつきが発生することによって生じると考えられる。
【００１２】
輝度ばらつきが生じるという問題点を解決するものとして、カソード電極とアノード電極との間の電圧によって発光輝度を制御する電圧駆動方式に替えて、発光輝度に直接に対応するドットから流れるカソード電流の値を制御して発光輝度を制御する電流制御方式が採用され始めている、また、このような電流制御方式に適した駆動方式としてアクテイブマトリックス方式も採用されている。アクテイブマトリックス方式では、カソード電極とゲート電極との交差部に配置される各々のドットとカソード電極との間に、各々のドット毎に回路部を付加して、ドット毎に流れるカソード電流の大きさを調整する構成を採用する。
【特許文献１】特開平９−３０５１３９号公報
【特許文献２】特開２０００−１７３４４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、アクテイブマトリックス方式は、各々のドット毎に回路部を付加する構成を採用するために、表示パネルと同一の半導体プロセスで、同一製造過程において、製造することとなり、技術的難易度が高く、製造コストも高いものである。また、表示パネルと駆動回路とは一体として形成されるために、表示装置と駆動回路の組み合わせの自由度が奪われる。そのために、既存の表示パネルに新規開発の駆動回路を付加し、または、逆に、既存の駆動回路に新規開発の表示パネルを付加して製品化をすることができず、製品の企画から製品の出荷まで長期間を要することになる。また、電流駆動をおこなう場合においては、高精度で電流制御を行なわなければならないが、従来の回路では十分な電流精度を得ることが困難であった。
【００１４】
そこで、本発明では、上述した課題を解決して、アクテイブマトリックス方式の採用を必ずしも前提としないで、表示パネルを電流駆動することができる駆動回路およびこのような駆動回路を用いる表示装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明の表示パネルの駆動回路は、第１の電極と第２の電極とを交差して配置した表示パネルの前記第１の電極を駆動する表示パネルの駆動回路において、第１のＦＥＴと第２のＦＥＴとの各々のゲートを相互に接続して形成される第１のカレントミラー回路と、前記第１のＦＥＴのドレインに接続され前記第１のＦＥＴに流れる電流の大きさを検出する電流検出抵抗と、前記第１のＦＥＴのゲートにその出力端が接続され、前記第１のＦＥＴと前記電流検出抵抗との接続点にその正極性入力端が接続され、前記第１のＦＥＴに流れる電流の大きさを制御する電流制御信号がその負極性入力端に入力される差動増幅器と、前記第２のＦＥＴと直列に接続される第３のＦＥＴのゲートと、第４のＦＥＴのゲートとを相互に接続して形成される第２のカレントミラー回路と、前記第１の電極に対して、前記第４のＦＥＴとともに直列に接続されるアナログスイッチ素子と、前記アナログスイッチ素子を導通状態または切断状態のいずれかに制御するカソードアドレス制御部と、を備える。
【００１６】
本発明の表示パネルの駆動回路では、第１のカレントミラー回路と第２のカレントミラー回路とを備え、第１のカレントミラー回路の第２のＦＥＴと第２のカレントミラー回路の第３のＦＥＴとが直列に接続されることによって、第１のＦＥＴに流れる電流に応じた大きさの電流を第４のＦＥＴに流すことができる。また、第１のＦＥＴに流れる電流の大きさは電流制御信号の大きさに応じたものとできる。また、第１の電極に対して第４のＦＥＴとアナログスイッチ素子とがともに直列に接続されるので、カソードアドレス制御部からアナログスイッチ素子を導通状態または切断状態のいずれかに制御することができる。この様にして第１の電極に流れる電流の大きさを電流制御信号に応じて精度良く制御できるとともに、その電流の導通と切断とをカソードアドレス制御部によって制御できる。
【００１７】
本発明の表示装置は、複数個の第１の電極と複数個の第２の電極とを交差して配置した表示パネルと、前記表示パネルの前記複数個の第１の電極を駆動する第１の駆動回路と、前記複数個の第２の電極を駆動する第２の駆動回路と、を備える表示装置において、前記第１の駆動回路は、第１のＦＥＴと第２のＦＥＴとの各々のゲートを相互に接続して形成される第１のカレントミラー回路と、前記第１のＦＥＴのドレインに接続され前記第１のＦＥＴに流れる電流の大きさを検出する電流検出抵抗と、前記第１のＦＥＴのゲートにその出力端が接続され、前記第１のＦＥＴと前記電流検出抵抗との接続点にその正極性入力端が接続され、前記第１のＦＥＴに流れる電流の大きさを制御する電流制御信号がその負極性入力端に入力される差動増幅器と、前記第２のＦＥＴと直列に接続される第３のＦＥＴのゲートと、複数個の第４のＦＥＴの各々のゲートとを相互に接続して複数個のカレントミラー群が形成される第２のカレントミラー回路と、前記複数個の第１の電極の各々および前記複数個の第４のＦＥＴの各々に対して相互に直列に接続される複数個のアナログスイッチ素子と、前記アナログスイッチ素子の各々を導通状態または切断状態のいずれかに制御するカソードアドレス制御部と、を備える。
【００１８】
本発明の表示装置では、複数個の第１の電極と複数個の第２電極とを有し、両者は交差しているので、第１の駆動回路と第２の駆動回路とによって交差部における電流を制御できる。第１の駆動回路は、第１のカレントミラー回路と第２のカレントミラー回路とを備え、第１のカレントミラー回路の第２のＦＥＴと第２のカレントミラー回路の第３のＦＥＴとが直列に接続されることによって、第１のＦＥＴに流れる電流に応じた大きさの電流を複数個の第４のＦＥＴの各々に流すことができる。また、第１のＦＥＴに流れる電流の大きさは電流制御信号の大きさに応じたものとできる。また、複数個の第１の電極の各々に対して複数個の第４のＦＥＴの各々と各々のアナログスイッチ素子が直列に接続されるので、カソードアドレス制御部から各々のアナログスイッチ素子を導通状態または切断状態のいずれかに制御することができる。この様にして複数個の第１の電極の各々に流れる電流の大きさを電流制御信号に応じて精度良く制御できるとともに、その電流の導通と切断とをカソードアドレス制御部によって制御できる。
【発明の効果】
【００１９】
本発明の表示パネルの駆動回路によれば、第１の電極に流れる電流を精度良く電流駆動することができ、累積稼働時間特性ばらつき、ドット毎特性ばらつきが生じても輝度のばらつきのない表示をすることができる。また、本発明の表示装置は、各々の第１の電極を精度良く電流駆動することができ、累積稼働時間特性ばらつき、ドット毎特性ばらつきが生じても輝度のばらつきのない表示をすることができるとともに、輝度信号に応じて第１の電極と第２の電極との交差部に流れる電流を個々に制御することができる。
【発明を実施するための最良の形態】
【００２０】
発明を実施するための最良の形態について以下に図面に沿って説明をする。
【００２１】
図１は実施形態の表示装置１０を示す図である。表示装置は、表示パネル２０と、駆動部制御部３０と、カソード電極駆動部４０と、ゲート電極駆動部５０と、を有している。そして、駆動部制御部３０とカソード電極駆動部４０とゲート電極駆動部５０とは駆動回路を構成している。以下において詳細に説明をするが、説明は、表示パネル２０、駆動部制御部３０、ゲート電極駆動部５０、カソード電極駆動部４０、の順で各部について説明をした後に、どのようにこの表示装置１０を動作させるかについて説明をする。
【００２２】
表示パネル２０は、上述した図１３に示す表示パネルと同様な構造を有しているので、図１３を引用して既に説明した事項の一部については説明を省略する。カソード電極は、カソード電極１０１１、カソード電極１０１２、カソード電極１０１３、の順番で列方向に相互に略平行してカソード電極１０１ｎまでｎ個配列されている。また、ゲート電極は、ゲート電極１０２１、ゲート電極１０２２、ゲート電極１０２３、の順番で行方向に相互に略平行してゲート電極１０２ｍまでｍ個配列されている。ｎおよびｍは任意の整数であり、ｎ＝ｍも含むものである。また、カソード電極とゲート電極とは相互に略直交して配置され、その交差部の各々には、１または複数個のエミッタで構成されるドットを有して、ＦＥＤが形成されている。図１では、アノード電極の記載は省略されているが、表示パネルには、アノード電極も備えられている。一方、ＥＬの表示パネルでは、電子を捕集するためのアノード電極を有しない点が異なるのみで、図１に示すと同様にして、ＥＬを用いた表示装置を構成することができる。なお、ＥＬとＦＥＤとでは、用語の用い方が異なり、ＥＬにおいては、ＦＥＤのゲート電極の用語に替えてアノード電極の用語が通常用いられる。
【００２３】
駆動回路を構成している、駆動部制御部３０、ゲート電極駆動部５０、カソード電極駆動部４０、の順で以下に各部について説明をする。
【００２４】
駆動回路の駆動部制御部３０は、図示しない外部装置から制御信号が入力される。制御信号はアナログ信号であっても、デジタル信号であっても良く、いずれの信号形態であっても、それに対応して、制御信号処理部３１で表示アドレス信号と表示信号とが分離される。表示信号は、輝度情報を含む信号であり、輝度制御に用いられる。表示信号は表示制御部３４に送られる。表示制御部３４では、後述するカソード電極駆動部４０の可変電流源６０を制御するため輝度信号ＳＢを生成する。輝度信号ＳＢは表示信号に基づく信号であり、発光輝度に応じた信号である。この輝度信号ＳＢは、可変電流源６０のＰＭＯＳ６４に流れる電流の大きさを制御する電流制御信号の１実施形態である。
【００２５】
表示アドレス信号は輝度信号ＳＢに応じた情報を２次元のどの位置に配置するかを示す情報を含むものである。表示アドレス信号はカソードアドレス制御部３２とゲートアドレス制御部３３とに送られる。カソードアドレス制御部３２は、どの列のカソード電極を発光に寄与させるかを選択する信号であるカソード選択信号ＳＣ１、カソード選択信号ＳＣ２、カソード選択信号ＳＣ２、・・・カソード選択信号ＳＣｎを生成し、ゲートアドレス制御部３３は、どの行のゲート電極を発光に寄与させるかを選択する信号であるゲート選択信号ＳＧ１、ゲート選択信号ＳＧ２、ゲート選択信号ＳＧ３、・・・ゲート選択信号ＳＧｍを生成する。
【００２６】
ゲート電極駆動部５０は、ＰＭＯＳ−ＦＥＴ（Ｐ  Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＰＭＯＳと省略する）とＮＭＯＳ−ＦＥＴ（Ｎ  Ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、ＮＭＯＳと省略する）とを有して形成されている。ＰＭＯＳとしては、ＰＭＯＳ５１１、ＰＭＯＳ５１２、ＰＭＯＳ５１３、・・ＰＭＯＳ５１ｍを有し、ＮＭＯＳとしては、ＮＭＯＳ５２１、ＮＭＯＳ５２２、ＮＭＯＳ５２３、・・ＮＭＯＳ５２ｍを有している。そして、１のＰＭＯＳ（例えば、ＰＭＯＳ５１１）と１のＮＭＯＳ（例えば、ＮＭＯＳ５２１）との各々のドレインが相互に接続されて、各々のドレインの接続点に複数のゲート電極の各々（例えば、ゲート電極１０２１）が接続され、ＰＭＯＳとＮＭＯＳとの組み合わせで、ゲート電極１０２１、ゲート電極１０２２、ゲート電極１０２３、・・・ゲート電極１０２ｍの各々を駆動するようになされている。また、ＰＭＯＳのソースには正の電圧ＶＣＣＧが供給され、ＮＭＯＳのソースは接地電位とされている。ＰＭＯＳ−ＦＥＴとＮＭＯＳ−ＦＥＴとを併せてＦＥＴと総称する。
【００２７】
また、１のＰＭＯＳ（例えば、ＰＭＯＳ５１１）と１のＮＭＯＳ（例えば、ＮＭＯＳ５２１）との各々のゲートは相互に接続され、その接続点には１のゲート選択信号（例えば、ゲート選択信号ＳＧ１）が印加されている。その結果として、ゲート選択信号ＳＧ１によってゲート電極１０２１、ゲート選択信号ＳＧ２によってゲート電極１０２２、ゲート選択信号ＳＧ３によってゲート電極１０２３、・・・ゲート選択信号ＳＧｍによってゲート電極１０２ｍの各々の駆動が制御されるようになされている。ここで、ゲート選択信号ＳＧ１・・・ゲート選択信号ＳＧｍの各々はハイレベルとローレベルとの2値信号であり、ゲート選択信号がハイレベルの場合には、ＰＭＯＳがＯＦＦでＮＭＯＳがＯＮとなるように制御され、ローレベルの場合には、ＰＭＯＳがＯＮでＮＭＯＳがＯＦＦとなるように制御される。すなわち、ゲート電極駆動部５０のＰＭＯＳとＮＭＯＳとは、相補的にＯＮまたはＯＦＦとなるスイッチ素子として機能する。
【００２８】
カソード電極駆動部４０は、ＰＭＯＳとＮＭＯＳとを有して形成されている。ＰＭＯＳとしては、ＰＭＯＳ４１１、ＰＭＯＳ４１２、ＰＭＯＳ４１３、・・・ＰＭＯＳ４１ｎを有し、ＮＭＯＳとしては、ＮＭＯＳ４２１、ＮＭＯＳ４２２、ＮＭＯＳ４２３、・・・ＮＭＯＳ４２ｎおよびＮＭＯＳ４３１、ＮＭＯＳ４３２、ＮＭＯＳ４３３、・・・ＮＭＯＳ４３ｎを有している。そして、１のＰＭＯＳ（例えば、ＰＭＯＳ４１１）と１のＮＭＯＳ（例えば、ＮＭＯＳ４２１）との各々のドレインが相互に接続されて、各々のドレインの接続点に１のカソード電極（例えば、カソード電極１０１１）が接続され、ＰＭＯＳとＮＭＯＳとの組み合わせで、カソード電極１０１１、カソード電極１０１２、カソード電極１０１３、・・・カソード電極１０１ｎの各々を駆動するようになされている。また、１のＰＭＯＳ（例えば、ＰＭＯＳ４１１）と１のＮＭＯＳ（例えば、ＮＭＯＳ４２１）との各々のゲートは相互に接続され、その接続点には１のカソード選択信号（例えば、カソード選択信号ＳＣ１）が印加されている。その結果として、カソード選択信号ＳＣ１によってカソード電極１０１１、カソード選択信号ＳＣ２によってカソード電極１０１２、カソード選択信号ＳＣ３によってカソード電極１０１３、・・・カソード選択信号ＳＣｎによってカソード電極１０１ｎの各々の駆動が制御されるようになされている。
【００２９】
また、全てのＰＭＯＳのソースには正の電圧ＶＣＣＣが供給され、ＮＭＯＳ４２１のソースにはＮＭＯＳ４３１のドレインが接続され、ＮＭＯＳ４２２のソースにはＮＭＯＳ４３２のドレインが接続され、ＮＭＯＳ４２３のソースにはＮＭＯＳ４３３のドレインが接続され、・・・ＮＭＯＳ４２ｎのソースにはＮＭＯＳ４３ｎのドレインが接続されている。
【００３０】
図２は、ＰＭＯＳ４１１、ＮＭＯＳ４２１およびＮＭＯＳ４３１を例にして、駆動回路の要部の一部であるＰＭＯＳと２個のＮＭＯＳとの接続関係と、その機能とを説明するための図である。ＰＭＯＳ４１１およびＮＭＯＳ４３１はアナログスイッチ素子として機能する。すなわち、ＰＭＯＳ４１１のゲートの電位を変化させることによって、ＰＭＯＳ４１１のソースとドレインとの間をＯＮ（導通状態）またはＯＦＦ（切断状態）となるように制御をし、ＮＭＯＳ４３１のゲートの電位を変化させることによって、ＰＭＯＳ４３１のドレインとソースとの間をＯＮまたはＯＦＦとなるように制御をする。ここで、図１に示すように、ＰＭＯＳ４１１のゲートとＮＭＯＳ４３１のゲートとが接続され、ＰＭＯＳ４１１とＮＭＯＳ４３との両方が完全にＯＮまたはＯＦＦと見なせるようにできる程度の大振幅のハイレベルとローレベルとの２値の信号としてカソード選択信号ＳＣ１は供給されるので、ＰＭＯＳ４１１がＯＮであるときにはＮＭＯＳ４３１がＯＦＦ、ＰＭＯＳ４１１がＯＦＦであるときにはＮＭＯＳ４３１がＯＮとされる。すなわち、ＰＭＯＳ４３１は、カソード電極１０１１から所定アナログ値を有する電流であるアナログ電流が流れるようにするか、流れないようにするかを制御するアナログスイッチ素子として機能する。
【００３１】
一方、ＮＭＯＳ４２１は電流源として機能する。ＮＭＯＳ４３１がＯＮとされ、ＰＭＯＳ４１１がＯＦＦとされる場合には、ＮＭＯＳ４２１からの所定値の電流がＮＭＯＳ４３１に流れる。このとき、ＯＦＦ状態であるＰＭＯＳ４１１から電流は流れることはなく、ＮＭＯＳ４２１のドレインに接続されたカソード電極１０１１から電流はＮＭＯＳ４２１のドレインに流れ込む。また、ＮＭＯＳ４３１がＯＦＦとされ、ＰＭＯＳ４１１がＯＮとされる場合には、ＮＭＯＳ４２１からの所定値の電流が流れる経路が切断されているので、電流源として機能するＮＭＯＳ４２１から電流が流れることはない。この場合に、ＰＭＯＳ４１１をＯＮとする理由は、カソード電極１０１１の電位を電圧ＶＣＣＣにクランプして、カソード電極１０１１の電位が不定となることを防止するためである。特に、ＦＥＤを用いる表示装置においては、アノード電極に３ＫＶの高電圧を用いているので、カソード電極１０１１に高い電圧が印加されることを防止する上で望ましい処置である。その他の、ＰＭＯＳ４１２、ＮＭＯＳ４２２およびＮＭＯＳ４３２の組、ＰＭＯＳ４１３ＮＭＯＳ４２３およびＮＭＯＳ４３３の組、・・・ＰＭＯＳ４１ｎ、ＮＭＯＳ４２ｎおよびＮＭＯＳ４３ｎの組についても動作は同様である。
【００３２】
図３は、駆動回路の要部の別の一部であるＮＭＯＳ４２１をどの様にして電流源として機能させるかを説明するための図である。図３では、原理を説明するために、ＮＭＯＳ６２と接続されるＮＭＯＳ６３と、ＮＭＯＳ４２１と接続されるＮＭＯＳ４３１とは省略されている。図３は所謂、カレントミラー回路である。すなわち、ＮＭＯＳ６２のゲートとＮＭＯＳ４２１のゲートとは相互に接続されている。ＮＭＯＳ６２とＮＭＯＳ４２１とが同一特性を有する場合には、ＮＭＯＳ４２１のドレインとソース間に流れる電流の大きさは、ＮＭＯＳ６２のドレインとソース間に流れる電流の大きさと等しくなる。
【００３３】
その理由を、図４を参照して以下に示す。図４は、ＮＭＯＳの特性を示すグラフである。縦軸はドレインとソース間に流れる電流である電流ＩＤＳ、横軸はドレインとソース間の電圧である電圧ＶＤＳを示すものである。電圧ＶＧはゲートの電位、この場合はソースが接地されているので、ゲートとソースとの間の電圧である。所謂、飽和領域では、電圧ＶＧの大きさによって電流ＩＤは定まり、電圧ＶＤＳには依存しない。ＮＭＯＳ６２のドレインとゲートとが接続されているので、ＮＭＯＳ６２は飽和領域で動作し、かつ、電流源として機能するＮＭＯＳ６１がそのドレインに接続されているので、ＮＭＯＳ６２のゲートには、電流源（ＮＭＯＳ６１）から流す所定値の電流と同じ電流をＮＭＯＳ６２のドレインとソースとの間に流す場合に相当するゲート電位が発生する。よって、ＮＭＯＳ６２のゲート電位と等しいゲート電位を有するＮＭＯＳ４２１には電流源（ＮＭＯＳ６１）からの電流と等しい電流が流れる。
【００３４】
図５は、駆動回路の要部のさらに別の一部である図１に示す、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎの部分を拡大した図である。図５では、原理を説明するために、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎの各々のソースに接続されるＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎの記載は省略されている。図５に示すように、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎのすべてのゲートを並列に接続し、ＮＭＯＳ６２のゲートに接続することによって、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎのすべてにおいて、相等しい所定値の電流を各々のドレインとソースとの間に流すことができる。そして、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎのドレインの各々に接続されるカソード電極１０１１・・・カソード電極１０１ｎの各々に相等しい所定値の電流を流すことができる。
【００３５】
ここで、ＮＭＯＳ６３とＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎとの関係について説明をする。上述したように、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎはアナログスイッチ素子として機能するが、現実の素子ではＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎのドレインとソース間にはドレイン・ソース間電圧が発生している。このドレイン・ソース間電圧の分だけをＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎのゲート・ソース間電圧が減じられることになるので、ＮＭＯＳ６２のゲート・ソース間電圧とＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎのゲート・ソース間電圧とは異なったものとなり、カレントミラー回路の動作が正しくおこなわれなくなる。図１に示す回路では、さらに、カレントミラーの精度向上のために、ＮＭＯＳ６３を設けている。ＮＭＯＳ６３のゲートは電圧ＶＣＢが印加されているが、この電圧は、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎの各々に加えられる各々のカソード選択信号であるカソード選択信号ＳＣ１・・・カソード選択信号ＳＣｎのハイレベルの電圧（ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎをＯＮとする電圧）と同じ電圧値に設定されている。このようにして、ＮＭＯＳ６３のドレイン・ソース間の電圧を、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎがＯＮである場合のドレイン・ソース間電圧と等しくすることによって、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎとを設ける場合においてもカレントミラー回路が精度良く動作するようにしている。
【００３６】
また、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎは、電流源として機能するＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎとカソード電極とが直列接続された電流経路を断つのが目的とされるアナログスイッチ素子として機能するものであるので、ＰＭＯＳ４１１・・・ＰＭＯＳ４１ｎの各々のドレインにそれらの各々のドレインを接続し、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎのドレインにそれらの各々のソースを接続し、ＰＭＯＳ４１１・・・ＰＭＯＳ４１ｎのドレインとにＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎのドレインとの各々の接続点に各々のカソード電極を接続するようにしても良い、このような接続態様を採用する場合には、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎのゲート・ソース間電圧にＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎが影響を与えることがないので、ＮＭＯＳ６３を採用する必要性は生ぜず、ＮＭＯＳ６３を省略できる。
【００３７】
カソード電極駆動部４０は、可変電流源６０を有している。可変電流源６０は、上述した、ＰＭＯＳ６１、ＮＭＯＳ６２およびＮＭＯＳ６３と、ＰＭＯＳ６４と、差動増幅器６５と、抵抗６６とを有して構成されている。可変電流源６０は、基準となる大きさの電流を発生する定電流源として機能するＰＭＯＳ６１の電流値を設定する機能を有する。ＰＭＯＳ６４のゲートとＰＭＯＳ６１のゲートとは相互に接続されており、もう一つのカレントミラー回路を構成しているので、ＰＭＯＳ６４のソースとドレインとの間に流れる電流の大きさと、ＰＭＯＳ６１のソースとドレインとの間に流れる電流の大きさとは等しくされるものである。
【００３８】
ＰＭＯＳ６４のソースとドレインとの間に流れる電流の大きさは、ＰＭＯＳ６４のドレインに接続される抵抗６６によって電圧として検出され、差動増幅器６５の正入力端に入力される。差動増幅器６５の負入力端には輝度信号ＳＢが入力されているので、輝度信号ＳＢの大きさを基準値として、抵抗６６の電圧がこれに追従して等しくなるようにフィードバック制御がおこなわれる。ここで、抵抗６６の両端の電圧は、抵抗６６に流れる電流と抵抗６６の抵抗値との積で与えられるので、輝度信号ＳＢによって抵抗６６に流れる電流、すなわち、ＰＭＯＳ６４のソースとドレインとの間に流れる電流の大きさを制御することができることとなる。
【００３９】
上述したようにして、２組みのカレントミラーを組み合わせて、輝度信号ＳＢによって、最終的に、カソード電極１０１１・・・カソード電極１０１ｎの各々に流れる電流の大きさを精度良く、調整することができる。なお、一つのカソード電極に流れる電流の大きさは１μＡ（マイクロアンペア）程度の非常に微少な値である。
【００４０】
次に、どのようにこの表示装置１０を動作させるかについて説明をする。
【００４１】
図６、図７の各々は各部の信号を参照して表示装置１０の動作の説明をするための図である。図６は、全部のドットから同量の電子を放出して、各々のドットに対応する蛍光体の各部を同一の輝度で発光させる状態（全点灯の状態）を示すものである。図６の上段から順に、輝度信号ＳＢによって制御されるカソード電極に流れる電流値、各々のゲート電極を制御するゲート選択信号、各々のカソード電極を制御するカソード選択信号である。ゲート選択信号はゲート選択信号ＳＧ１、ゲート選択信号ＳＧ２、ゲート選択信号ＳＧｍのみについて記載をし、他のゲート選択信号は記載を省略している。また、カソード選択信号はカソード選択信号ＳＣ１、カソード選択信号ＳＣ２、カソード選択信号ＳＣｎのみについて記載をし、他のカソード選択信号は記載を省略している。また、各信号の横軸は時間を表す。
【００４２】
図６において、輝度信号ＳＢは一定の電圧（視認できる輝度となる電圧）を保っているので、ＰＭＯＳ６４のソースとドレインとの間に流れる電流の大きさは、時間によらず所定の一定値となるように制御される。この状態で、ゲート選択信号ＳＧ１がハイレベルとなる時間において、カソード選択信号ＳＣ１、カソード選択信号ＳＣ２、・・・カソード選択信号ＳＣｎのいずれもがハイレベルとなるように選択されるので、ＮＭＯＳ４３１、ＮＭＯＳ４３２、・・・ＮＭＯＳ４３ｎのいずれもがＯＮとなり、カソード電極１０１１、カソード電極１０１２、カソード電極１０１３、・・・カソード電極１０１ｎの各々に相等しい所定値の電流を流して、表示パネル２０の全面が同一の輝度で発光する。
【００４３】
図７は、輝度信号ＳＢを順次、時系列で変化させ、この輝度信号ＳＢの各々に対応する表示パネル上の２次元の座標位置の輝度を適宜設定する場合の制御方法を示すものである。
【００４４】
図７において、輝度信号ＳＢは各々のドットを選択する毎にそのレベルが変化する信号とされており、ＰＭＯＳ６４のソースとドレインとの間に流れる電流の大きさは、輝度信号ＳＢに応じて刻々変化するように制御される。この状態で、ゲート選択信号ＳＧ１がハイレベルとなる時間において、カソード選択信号ＳＣ１のみがハイレベルとなるように選択される場合には、カソード電極１０１１のみに電流を流すことが可能となり、ゲート電極１０２１と、カソード電極１０１１との交差部のドットのみから輝度信号ＳＢに応じた電流が流れる。次に、ゲート選択信号ＳＧ２がハイレベルとなる時間においてカソード選択信号ＳＣ１のみがハイレベルとなるように選択される場合にはゲート電極１０２２と、カソード電極１０１１との交差部のドットのみから輝度信号ＳＢに応じた電流が流れる。このようにして順次走査すれば、表示パネル２０の２次元の面全体に渡り配置された各々のドットからの電流値を個別に順次制御することができ、所望の輝度で、ドットに応じた蛍光体の各部の輝度を制御することができる。つまり、所望の２次元の画像を表示できることとなる。
【００４５】
図８は駆動回路の変形例を示す図である。図８は図１に示す回路の一部４０Ａを示すものであり、図８に示した部分以外は図１に示すと同様である。図８に示す回路では、ＰＭＯＳ４１１、ＰＭＯＳ４１２、ＰＭＯＳ４１３、・・・ＰＭＯＳ４１ｎ、が設けられていない。このようにしても、電流駆動に影響を与えるものではないが、上述したように、ＰＭＯＳ４３１、ＰＭＯＳ４３２、ＰＭＯＳ４３３、…ＰＭＯＳ４３ｎ、をＯＦＦとする場合に、各々のカソード電極の電圧が不定となる場合も有り得え、表示装置の内部で３ＫＶ程度の高電圧を用いるＦＥＤの場合には、この電圧の不定は望ましくない。一方、高電圧を印加するアノード電極を有しないＥＬの場合には比較的に適した回路といえる。
【００４６】
図９は駆動回路の別の変形例を示す図である。図９は図１に示す回路の一部４０Ｂを示すものであり、図９に示した部分以外は図１に示すと同様である。図９に示す回路では、ＰＭＯＳ４１１、ＰＭＯＳ４１２、ＰＭＯＳ４１３、・・・ＰＭＯＳ４１ｎ、に替えて、抵抗４４１、抵抗４４２、抵抗４４３、・・・抵抗４４ｎ、が設けられている。このようにしても、各々のカソード電極の電圧が不定となることを防止できるが、抵抗４４１、抵抗４４２、抵抗４４３、・・・抵抗４４ｎ、の各々に流れる電流が電流源として機能するＮＭＯＳ４２１、ＮＭＯＳ４２２、ＮＭＯＳ４３、・・・ＮＭＯＳ４２ｎ、に流れるので、抵抗値を大きく設定して電流誤差を減らす必要がある。
【００４７】
上述した実施形態の表示パネルの駆動回路の要部を以下に述べる。ここで、任意のカソード電極をカソード電極１０１と記し、このカソード電極１０１に接続されるＮＭＯＳをＮＭＯＳ４２と記し、このＮＭＯＳ４２に接続されるＮＭＯＳをＮＭＯＳ４３と記して以下の説明では用いる。
【００４８】
この駆動回路は、表示パネル２０のカソード電極１０１（第１の電極）に接続されるカソード電極駆動部４０（第１の電極駆動部）に特徴を有するものである。カソード電極駆動部４０は、ＰＭＯＳ６４（第１のＦＥＴ）とＰＭＯＳ６１（第２のＦＥＴ）との各々のゲートを相互に接続して形成される第１のカレントミラー回路と、ＮＭＯＳ６２（第３のＦＥＴ）とＮＭＯＳ４２（第４のＦＥＴ）との各々のゲートを相互に接続して形成される第２のカレントミラー回路とを有する。
【００４９】
ＰＭＯＳ６４（第１のＦＥＴ）のゲートには、差動増幅器６５の出力端が接続され、差動増幅器６５の正極性入力端にはＰＭＯＳ６４のドレインと抵抗６６（電流検出抵抗）との接続点が接続され、差動増幅器６５の負極性入力端には輝度信号ＳＢが入力される。このような接続態様によって、ＰＭＯＳ６４に流れる電流に応じた検出電圧を抵抗６６で検出し、輝度信号ＳＢと検出電圧とを等しくするフィードバックループが形成され、ＰＭＯＳ６４に流れる電流の大きさを輝度信号に応じたものとする。このようにして、ＰＭＯＳ６４は基準電流源として機能する。
【００５０】
また、第１のカレントミラーのＰＭＯＳ６１と第２のカレントミラーのＮＭＯＳ６２とは直列に接続されている。このような接続態様を採用することによって、ＮＭＯＳ６２（第３のＦＥＴ）にＰＭＯＳ６１（第２のＦＥＴ）に流れる電流と等しい大きさの電流を流すことができる。
【００５１】
また、ＮＭＯＳ４２（第４のＦＥＴ）とＮＭＯＳ４３（アナログスイッチ素子）とカソード電極１０１とが直列接続される。そして、ＮＭＯＳ４３（アナログスイッチ素子）をＯＮ（導通状態）またはＯＦＦ（切断状態）のいずれかに制御するカソードアドレス制御部３２を有している。このような接続態様を採用することによって、ＮＭＯＳ４３（アナログスイッチ）をＯＮとすることによって、基準電流源からの電流の大きさに応じた電流をカソード電極１０１に流し、ＮＭＯＳ４３（アナログスイッチ）をＯＦＦとすることによってカソード電極１０１に電流が流れないようにすることができる。
【００５２】
このような電流駆動をする駆動回路を表示装置に採用することによって、カソード電極１０１に流れる電流を精度良く電流駆動することができ、累積稼働時間特性ばらつき、ドット毎特性ばらつきが生じても輝度のばらつきのない表示をすることができる。
【００５３】
また、このような電流駆動をする駆動回路を表示装置に採用することによって、累積稼働時間特性ばらつきが進行した場合においても、輝度のばらつきとして認識されることはないので、実質的に表示装置の使用耐久時間をより長くすることができる。
【００５４】
上述した実施形態の表示装置の要部を以下に述べる。この表示装置は、画像を２次元面に表示するための表示パネル２０（表示パネル）と、この表示パネルを駆動する駆動回路とを備えている。
【００５５】
表示パネル２０（表示パネル）は、相互に略平行して配置される複数個のカソード電極（第１の電極）と、このカソード電極の各々と略直交して配置され、相互に略平行して配置される複数個のゲート電極（第２の電極）とを有する。このような構成態様を有することによって、ＦＥＤを用いる表示装置では、ゲート電極（第２の電極）とカソード電極（第１の電極）との交差部から電子を放出することが可能となり、電子放出の態様はゲート電極（第２の電極）とカソード電極（第１の電極）とを制御する駆動回路によって制御できることとなる。
【００５６】
また、ＥＬを用いる表示装置においては、各々のＥＬは２次元にマトリックス状に配置され、各々のＥＬのアノード端子が２次元の一方の方向に相互に接続されて、アノード電極（第２の電極）が構成され、各々のＥＬのカソード端子が２次元の他方の方向に相互に接続されて、カソード電極（第１の電極）が構成される。このようにしてアノード電極（第２の電極）とカソード電極（第１の電極）との交差部の各々に配置されたＥＬが自発発光することが可能となり、自発発光の態様はアノード電極（第２の電極）とカソード電極（第１の電極）とを制御する駆動回路によって制御できることとなる。
【００５７】
駆動回路は、表示パネル２０（表示パネル）のカソード電極１０１１・・・カソード電極１０１ｎ（複数個の第１の電極）に接続されるカソード電極駆動部４０（第１の電極駆動回路）に特徴を有するものである。カソード電極駆動部４０は、ＰＭＯＳ６４（第１のＦＥＴ）とＰＭＯＳ６１（第２のＦＥＴ）との各々のゲートを相互に接続して形成される第１のカレントミラー回路と、ＮＭＯＳ６２（第３のＦＥＴ）とＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎ（複数個のＦＥＴ群）との各々のゲートを相互に接続して形成される第２のカレントミラー回路とを有する。
【００５８】
ＰＭＯＳ６４（第１のＦＥＴ）のゲートには、差動増幅器６５の出力端が接続され、差動増幅器６５の正極性入力端にはＰＭＯＳ６４のドレインと抵抗６６（電流検出抵抗）との接続点が接続され、差動増幅器６５の負極性入力端には電流制御信号が入力される。このような接続態様によって、ＰＭＯＳ６４に流れる電流に応じた検出電圧を抵抗６６で検出し、電流制御信号と検出電圧とを等しくするフィードバックループが形成され、ＰＭＯＳ６４に流れる電流の大きさを電流制御信号としての輝度信号ＳＢに応じたものとする。このようにして、ＰＭＯＳ６４は基準電流源として機能する。
【００５９】
また、第１のカレントミラーのＰＭＯＳ６１と第２のカレントミラーのＮＭＯＳ６２とは直列に接続されている。このような接続態様を採用することによって、ＮＭＯＳ６２（第３のＦＥＴ）にＰＭＯＳ６１（第２のＦＥＴ）に流れる電流と等しい大きさの電流を流すことができる。
【００６０】
また、ＮＭＯＳ４２１・・・ＮＭＯＳ４２ｎ（ＦＥＴ群）の各々は、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎ（アナログスイッチ素子群）とカソード電極１０１１・・・カソード電極１０１ｎ（複数個の第１の電極）とが直列接続される。そして、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎ（アナログスイッチ素子群）をＯＮ（導通状態）またはＯＦＦ（切断状態）のいずれかに制御するカソードアドレス制御部３２を有している。このような接続態様を採用することによって、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎ（アナログスイッチ素子群）の少なくとも１のアナログスイッチ素子をＯＮとすることによって、基準電流源からの電流の大きさに応じた電流をそのアナログスイッチに直列に接続されるカソード電極に流し、ＮＭＯＳ４３１・・・ＮＭＯＳ４３ｎ（アナログスイッチ素子群）の少なくとも１のアナログスイッチ素子をＯＦＦとすることによってそのアナログスイッチに直列に接続されるカソード電極に電流が流れないようにすることができる。
【００６１】
このような駆動回路を有する表示装置は、各々のカソード電極を精度良く電流駆動することができ、累積稼働時間特性ばらつき、ドット毎特性ばらつきが生じても輝度のばらつきのない表示をすることができる。
【００６２】
また、このような駆動回路を有する表示装置は、累積稼働時間特性ばらつきが進行した場合においても、輝度のばらつきとして認識されることはないので、実質的に表示装置の使用耐久時間をより長くすることができる。
【００６３】
また、カソード電極とＦＥＤの場合にはゲート電極（ＥＬの場合にはアノード電極）とを直交配置した表示パネルを採用し、各々の電極交差部に回路を配置することなく、カソード電極とＦＥＤの場合にはゲート電極（ＥＬの場合にはアノード電極）との各々の電極の端部と駆動回路とを接続することによって、ゲート電極制御信号に含まれる輝度信号に応じて各々のドットに流れる電流を制御することができる。このようにして、表示パネルと駆動回路との組み合わせの範囲を広げ、アクテイブマトリックス回路を用いる場合に較べ適応性を拡大できる。
【図面の簡単な説明】
【００６４】
【図１】実施形態の表示装置を示す図である。
【図２】駆動回路の要部の一部を示す図である。
【図３】駆動回路の要部の別の一部を示す図である。
【図４】ＮチャンネルＭＯＳ−ＦＥＴの特性を示すグラフである
【図５】駆動回路の要部のさらに別の一部を示す図である。
【図６】表示装置の動作の説明をするための図である。
【図７】表示装置の動作の説明をするための図である。
【図８】駆動回路の変形例を示す図である。
【図９】駆動回路の別の変形例を示す図である。
【図１０】スピント型のＦＥＤの断面図である。
【図１１】スピント型ＦＥＤのゲート・カソード間電圧に対するカソード電流を示す図である。
【図１２】スピント型ＦＥＤを等価回路で示す図である。
【図１３】表示パネルの一部を模式的に示す図である
【図１４】表示パネルの一駆動方法の概念を示すための図である。
【図１５】表示装置の初期特性と長時間使用後特性とを対比する図である。
【図１６】表示パネルの異なるドットからの電流放出能力を対比する図である
【符号の説明】
【００６５】
１０  表示装置、  ２０  表示パネル、  ３０  駆動部制御部、  ３１  制御信号処理部、  ３２  カソードアドレス制御部、  ３３  ゲートアドレス制御部、  ３４  表示制御部、  ４０  カソード電極駆動部、  ４２１、４２２、４２３、４２ｎ、４３１、４３２、４３３、４３ｎ、５２１、５２２、５２３、５２ｍ  ＮＭＯＳ、４１１、４１２、４１３、４１ｎ、５１１、５１２、５１３、５１ｍ  ＰＭＯＳ、  ５０  ゲート電極駆動部、  ６０  可変電流源、  ６５  差動増幅器、  ６６  抵抗、  １００  絶縁基板、  １０１１、１０１２、１０１３、１０１ｎ  カソード電極、  １０２１、１０２２、１０２３、１０２ｍ  ゲート電極、  １０３  エミッタ、１０４  アノード電極、ＲＣ  抵抗、  ＳＢ  輝度信号、  ＳＣ１、ＳＣ２、ＳＣ３、ＳＣｎ  カソード選択信号、  ＳＧ１、ＳＧ２、ＳＧ３、ＳＧｍ  ゲート選択信号
【図１】
0005017673.tif 000002
【図２】
0005017673.tif 000003
【図３】
0005017673.tif 000004
【図４】
0005017673.tif 000005
【図５】
0005017673.tif 000006
【図６】
0005017673.tif 000007
【図７】
0005017673.tif 000008
【図８】
0005017673.tif 000009
【図９】
0005017673.tif 000010
【図１０】
0005017673.tif 000011
【図１１】
0005017673.tif 000012
【図１２】
0005017673.tif 000013
【図１３】
0005017673.tif 000014
【図１４】
0005017673.tif 000015
【図１５】
0005017673.tif 000016
【図１６】
0005017673.tif 000017