(57)【特許請求の範囲】
【請求項１】
信号線への駆動電圧が各画素に対応した液晶セルに接続する画素電極を介して印加され、保持容量を補うための蓄積容量が液晶容量と並列に接続された電界駆動型の液晶表示装置であって、
蓄積容量配線が、間隔が異なる不規則なパターンをもつように形成され、
前記蓄積容量配線は、
主線部と、
前記主線部から枝分かれするように形成された複数の枝部と、を含み、
前記複数の枝部は周期性を持たず、
画素間でパターンが異なる
液晶表示装置。
【請求項２】
前記蓄積容量配線は、
前記不規則なパターンが透過光について特定波長の干渉を抑止可能なパターンとして形成されている
請求項１記載の液晶表示装置。
【請求項３】
信号線への駆動電圧が各画素に対応した液晶セルに接続する画素電極を介して印加され、保持容量を補うための蓄積容量が液晶容量と並列に接続された電界駆動型の液晶表示装置の製造方法であって、
蓄積容量配線を、間隔が異なる不規則なパターンをもつように形成し、
前記蓄積容量配線は、
主線部と、
前記主線部から枝分かれするように形成された複数の枝部と、を含み、
前記複数の枝部は周期性を持たず、
画素間でパターンが異なる
液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を備え、液晶ディスプレイ等のアクティブマトリクス型液晶表示装置およびその製造方法に関するものである。
【背景技術】
【０００２】
図１は、蓄積容量を備えた一般的なアクティブマトリクス表示装置の等価回路図である。
【０００３】
この表示装置では横方向にゲート線ＬＧＴ、Ｃｓ線ＬＣｓ、縦方向に信号線ＬＳＧを有し、ゲート線ＬＧＴと信号線ＬＳＧに囲まれた領域には画素容量ＣＬＣと蓄積容量Ｃｓを並列に設置している。
上記の蓄積容量Ｃｓには、スイッチング素子であるＴＦＴ１を通じて電荷の充放電が繰り返し行われる。蓄積容量Ｃｓは充電された電荷を用いて、画素容量ＣＬＣに印加される電圧を一定時間保持することができる。
この蓄積容量は、Ｃｓ線の面積、電極間に挟まる絶縁膜の薄さと、絶縁膜の材料によって決定する。
【０００４】
しかしながら、Ｃｓ線ＬＣｓの面積を増加させれば蓄積容量Ｃｓは増加するが、開口率の低下を避けられない。
電極間に挟まる絶縁膜の薄さと、絶縁膜の材料による方法によれば、絶縁性が劣化しリーク電流の発生が起こりやすくなり、蓄積容量に充電した電荷が減少するおそれがある。特に、絶縁膜の薄膜化は蓄積容量効率よく得ることができるが、画素ごとの蓄積容量のばらつきが大きくなる。
【０００５】
そこで、これらの問題を解決する技術が種々提案されている（たとえば特許文献１〜４）。
【特許文献１】特開平４-３６７８２８号公報
【特許文献２】特開２０００−３９６２６号公報
【特許文献３】特開平９−１５３８８２号公報
【特許文献４】特開２００２-３０３８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載された技術は、図２に示すように、絶縁性基板２にくし型の溝３を形成し、溝３が形成された領域に蓄積容量Ｃｓを形成する。
絶縁性基板２に蓄積容量Ｃｓを形成することで、溝３の底面だけでなく内周面も容量生成部として活用できるため、絶縁性基板２の表面積に対する蓄積容量Ｃｓの占有率を拡大することなく、蓄積容量を向上できる。
【０００７】
特許文献２に開示された技術では、図３に示すように、基板４に凹型の溝５を形成し、この溝５の領域に蓄積容量Ｃｓを形成することにより、蓄積容量を増加させている。
また、図４に示すように、基板６内に高誘電率絶縁膜７を埋め込むことで蓄積容量Ｃｓを向上させている。
【０００８】
しかしながら、これらの方法は絶縁性基板に基板を破損することなく溝を作製したり、新規プロセスを採用したりする必要があるなど、量産性や信頼性の低下といった課題がある。
【０００９】
また、特許文献３に開示された技術は、図５に示すように、絶縁膜を蓄積容量の役割を果たす２枚の透明電極膜８，９で挟み込むことにより、必要となる蓄積容量を満たしながら画素の開口率を向上させている。
【００１０】
こちらの手法では、画素部全体を透明電極で覆うことができることから、開口率と蓄積容量の向上を望むことができるが、画素部に２枚の透明電極を使用することにより、透過率の低下が懸念される。また、透明電極を追加するプロセスの工数増加や、膜厚の増加が問題となる。
【００１１】
特許文献４に開示された技術では、図６（Ａ）〜（Ｃ）に示すように、蓄積容量Ｃｓを増やすために、Ｃｓ線電極１０の形状の境界長さを稼ぐ構造を採用することを提案している。
【００１２】
本方式では、高効率で蓄積容量を得られるが、本構造はＣｓ線が周期性を有しているがために、特定波長の干渉による干渉縞や、幾何的パターンの繰り返しによるモワレが発生し、著しく表示特性を低下させることが懸念される。
特に、Ｃｓ線の配線周期が可視光領域と同程度となった場合は更に顕著に表示特性を低下させると考えられる。
【００１３】
本発明は、開口率を向上させることが可能で、干渉縞やモワレの発生を防ぎ、かつその特異な構造からフリンジ容量をも効率よく得ることが可能な液晶表示装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の観点は、信号線への駆動電圧が各画素に対応した液晶セルに接続する画素電極を介して印加され、保持容量を補うための蓄積容量が液晶容量と並列に接続された電界駆動型の液晶表示装置であって、蓄積容量配線が、間隔が異なる不規則なパターンをもつように形成され、蓄積容量配線は、主線部と、主線部から枝分かれするように形成された複数の枝部と、を含み、複数の枝部は周期性を持たず、画素間でパターンが異なる。
【００２０】
好適には、上記蓄積容量配線は、上記不規則なパターンが透過光について波長依存性をもたないパターンとして形成されている。
【００２１】
本発明の第２の観点は、信号線への駆動電圧が各画素に対応した液晶セルに接続する画素電極を介して印加され、保持容量を補うための蓄積容量が液晶容量と並列に接続された電界駆動型の液晶表示装置の製造方法であって、蓄積容量配線を、間隔が異なる不規則なパターンをもつように形成し、蓄積容量配線は、主線部と、主線部から枝分かれするように形成された複数の枝部と、を含み、複数の枝部は周期性を持たず、画素間でパターンが異なる。
【００２２】
本発明によれば、液晶駆動は、液晶容量と液晶容量が不足した際の電位の供給元となる蓄積容量から行われる。ここで、蓄積容量配線の一部をランダムな周期に分割することで干渉縞やモワレの発生を防ぎ、かつその特異な構造からフリンジ容量をも効率よく得る。
【発明の効果】
【００２３】
本発明によれば、開口率を向上させることが可能で、干渉縞やモワレの発生を防ぎ、かつその特異な構造からフリンジ容量をも効率よく得ることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２５】
図７は、本実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。
【００２６】
図７に示すように、液晶表示装置１００は、画素がアレイ状に配列された画素表示領域１０１、水平転送回路１０２、垂直転送回路１０３−１，１０３−２、プリチャージ回路１０４、およびレベル変換回路１０５を含んで形成されている。
画素表示領域１０１には複数の信号線１０６と複数の走査線（ゲート配線）１０７が格子状に配線され、各信号線１０６の一端側は水平転送回路１０２に接続され、他端側はプリチャージ回路１０４に接続され、各ゲート配線１０７の端部が垂直転送回路１０３−１，１０３−２に接続されている。
【００２７】
液晶表示素子１００の画素表示領域１０１を構成するマトリクス状に複数形成された画素ＰＸには、スイッチング制御する画素スイッチング用トランジスタ（ＴＦＴ）１０８、液晶１０９、および蓄積容量（Ｃｓ）１１０が設けられている。
画素信号が供給される信号線１０６がトランジスタ１０８のソースに電気的に接続されており、書き込む画素信号を供給している。また、トランジスタ１０８のゲートにゲート配線（走査線）１０７が電気的に接続されており、所定のタイミングで、ゲート配線１０７にパルス的に走査信号を印加するように構成されている。
ゲート配線１０７および信号線１０６に囲まれた１画素領域には、画素容量ＣＬＣと蓄積容量Ｃｓが並列に設けられている。ゲート配線１０７および信号線１０６にはそれぞれトランジスタ（ＴＦＴ）１０８のゲート電極とソース電極が接続されている。
画素電極１１１は、トランジスタ１０８のドレインに電気的に接続されており、スイッチング素子であるトランジスタ１０８を一定期間だけそのスイッチをオンさせることにより、信号線１０６から供給される画素信号を所定のタイミングで画素信号を書き込む。
【００２８】
画素電極１１１を介して液晶１０９に書き込まれた所定レベルの画素信号は、対向基板に形成された対向電極との間で一定期間保持される。液晶１０９は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。
ノーマリホワイト表示であれば、印加された電圧に応じて入射光がこの液晶部分を通過可能とされ、全体として液晶表示素子から画素信号に応じたコントラストを持つ光が出射する。
ここで、保持された画素信号がリークされるのを防ぐために、画素電極と対向電極との間に形成される液晶容量ＣＬＣと並列に蓄積容量（Ｃｓ）１１０を付加してある。これにより、保持特性はさらに改善され、コントラスト比の高い液晶表示素子が実現できる。
また、このような蓄積容量１１０を形成するために、抵抗化されたコモン配線１１２が設けられている。
【００２９】
図８は、基本的な画素構造のパターン例を示す図である。
また、図９（Ａ）は図８のａ−ｂ線における断面図、図９（Ｂ）は図８のｂ−ｃ線における断面図である。
【００３０】
画素ＰＸは、透明絶縁基板（たとえばガラス基板）２０１上にゲート絶縁膜２０２で覆われたゲート電極２０３が形成されている。ゲート電極２０３はゲート配線（走査線）１０７と接続され、このゲート配線１０７から走査信号が入力され、トランジスタ（ＴＦＴ）１０８はこの走査信号に応じてオン、オフする。ゲート電極は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
ゲート絶縁膜２０２上に半導体膜（チャネル形成領域）２０４、並びに半導体膜２０４を挟んで一対のｎ―拡散層（ＬＤＤ領域）２０５，２０６、ｎ＋拡散層２０７，２０８(ソース領域（電極）、ドレイン領域（電極）)が形成されている。
さらに、ソース電極にはＩＴＯからなる透明電極２０９が接続するように形成されている。そして、ゲート絶縁膜２０２、半導体層（チャネル形成領域）２０４、ｎ―拡散層（ＬＤＤ領域）２０５，２０６、ｎ＋拡散層２０７，２０８(ソース、ドレイン領域)、透明電極２０９を覆うように層間絶縁膜２１０が形成されている。
そして、液晶層２１１を挟んで対向基板２１２に対向電極２１３が形成されている。
【００３１】
この構造においては、透明電極２０９と信号線１０６は直接繋がっている。スイッチング素子であるトランジスタ（ＴＦＴ）１０８を通じて電荷の充放電が行われる。蓄積容量Ｃｓは、図中のＣｓ線１１２と透明電極２０９とのカップリングにより形成される。十分に蓄積容量Ｃｓを生成することができれば、画素容量ＣＬＣに印加される電圧を一定時間保持することができる。
【００３２】
次に、図８および図９に示した液晶表示装置の製造方法について、図１０〜図１５に関連付けて説明する。
これら図１０〜図１５においては、図中の左側Tr（トランジスタ）部、右側のCs容量形成部は、それぞれ図９（Ａ）の画素トランジスタ部断面図、図９（Ｂ）のＣｓ容量形成部の断面図を示している。
【００３３】
まず、図１０（Ａ）に示すように、透明絶縁性基板としてガラス基板３０１を用い、このガラス基板３０１の上に直接金属膜（たとえば、Aｌ（アルミニウム）、Al合金、Mo、MoN（窒化モリブデン））をスパッタリングにより全面に製膜する。
ついで、図１０（Ｂ）に示すように、全面にレジスト層３０３を形成した後、第１のフォトマスク３０４を用いて露光を行い、レジストマスク３０５，３０６を形成する。
続いて、図１０（Ｃ）に示すように、エッチングにより（図中の符号３０７で示すようにエッチングする）、ゲート配線３０８および蓄積容量形成部３０９を形成する。
【００３４】
続いて、図１１（Ｄ）に示すように、たとえばＳｉＮ（シリコン窒化膜）３１０をプラズマＣＶＤ法により基板全面に積層させ、ゲート絶縁膜、蓄積容量形成部については層間絶縁膜を形成する。
次に、a-Si（アモルファスシリコン）層３１１を半導体層としてプラズマＣＶＤ法によって基板全体に製膜する。
たとえば半導体層をPoly-Si（ポリシリコン）としたい場合は、図１１（Ｅ）に示すように、a-Si３１１に対してレーザー照射を行い、a-Siを溶融-再結晶化してPoly-Siにする。
さらに、図１１（Ｆ）に示すように、チャネル保護膜（エッチングストッパー膜）３１２として、たとえばＳｉＮをプラズマＣＶＤにて基板全面に製膜する。
【００３５】
図１２（Ｇ）に示すように、スピンコート法により、全面にフォトレジスト３１３を形成し、ゲート配線部、蓄積容量形成部をマスクとして背面露光を行う。露光されたレジスト層は溶融するためゲート配線、蓄積容量形成部上にレジストパターンが残る。
図１２（Ｈ）に示すように、このレジストパターンに対して第２のマスク３１４を用いて露光することで、チャネル保護膜の形成領域のみにレジストパターンが残る。
この後、図１３（Ｉ）に示すように、エッチング処理を施し、チャネル保護膜３１５を形成する。
続いて、図１３（Ｊ）に示すように、イオン注入を行うためのマスクパターン３１６を作製し、レジストをコートし、露光する。
【００３６】
さらに、図１４（Ｋ），（Ｌ）に示すように、基板にレジスト３１７をコートし、パターンマスクを用いてステッパーにて露光するとレジストの被っていないSiがエッチングされる。
ついで、図１４（Ｍ）および図１５（Ｎ）に示すように、ソース電極３１８、ドレイン電極３１９を作製するために、電極となる金属（Aｌ（アルミニウム）、Al合金、Cr（クロム）など）をスパッタリング後、第３のマスクによりレジスト層をパターニングし、パターニングしたレジスト層をエッチングマスクとしてエッチングを行い、ドレイン・ソース電極を形成する。
このエッチングの際に、チャネル保護膜３１５はエッチングストッパとしての機能を果たし、シリコン層はエッチングされずに残存する。
【００３７】
ついで、図１５（Ｏ）に示すように、ＩＴＯ３２０をスパッタリングし、第４のマスクによりレジスト層をパターニングし、パターニングしたレジスト層をエッチングマスクとしてエッチングを行い、図１５（Ｐ）に示すように、ドレイン・ソース電極を形成する。  最後に、図１５（Ｑ）に示すように、全面に対して有機膜を積層する。以上の工程が終了すると、画素トランジスタ、および蓄積容量形成部位の作製が完了する。
【００３８】
以上、本液晶表示装置１００の製造方法について説明した。
以下に、本実施形態の特徴的なＣｓ線の構造について説明する。このＣｓ線構造は、上述した製造方法により形成可能である。
【００３９】
図１６は、本実施形態に係る画素のＣｓ線の第１の構成例を示す図である。
図１７は、図１６のａ−ｂ線のおける断面図である。
【００４０】
この蓄積容量配線（Ｃｓ線）ＬＣｓは、主線部ＭＬと、主線部ＭＬの長手方向の両側部に複数の枝部ＢＬが形成されている。これら複数の枝部ＢＬは規則性を持たないパターン、たとえば間隔、形状（太さ）をランダムに異なるパターンとして形成されている。
このＣｓ線ＬＣｓは、いわゆる鍵型の構造となっていることが分かる。本Ｃｓ線の構成を採用することで、一般的に主線のみで形成されるＣｓ線と同面積でより大きな蓄積容量を獲得することができる。
特に、鍵型構造の枝部ＢＬの配線幅、配線間幅をランダムな周期で配置することで、枝部の透過光が波長依存性を持たないようにすることが可能となる。
【００４１】
本構成を用いて効率よく蓄積容量を獲得できる原理について、以下に示す。
図１８は、本実施形態に係る蓄積容量配線（Ｃｓ線）ＬＣｓが効率よく蓄積容量を獲得することができる原理について説明するための図である。
【００４２】
２つの導体ＣＤＣＢ１、ＣＤＣＢ２間の容量は、向き合う面同士の間で発生する平行平板容量だけでなく、図１８に示すように、導体間を回りこむフリンジ容量がある。
鍵型構造のＣｓ線構造を採用することで、長方形のようなＣｓ線構造よりも回り込みの容量成分（フリンジ容量成分）が大きくなる。
このため、同面積でありながら鍵型構造のＣｓ線のほうがより多くの蓄積容量を得ることができる。
【００４３】
図１９は、同面積での本実施形態に係る鍵型Ｃｓ線構造での蓄積容量と、長方形Ｃｓ線構造での蓄積容量を電界シミュレーションで計算した結果を示す図である。
図１９において、横軸は鍵型の凸部の数、縦軸には容量値（a.u.）をそれぞれ示している。
図１９より、鍵型のＣｓ構造では、３割程度大きい蓄積容量を得られることが分かる。
【００４４】
図２０は、本実施形態に係る画素のＣｓ線の第２の構成例を示す図である。
【００４５】
図２０に示した、Ｃｓ配線ＬＣｓを折れ線のように屈曲させて形成し、かつ、屈曲させる間隔、太さをランダムとした、擬櫛形Ｃｓ線構造でも、一般的な長方形のＣｓ線構造に比べ、より大きな蓄積容量を得ることができる。
擬櫛型構造についても、配線幅、配線間幅をランダムに配置することで、透過光が波長依存性を示さないようにできる。
【００４６】
図２１は、本実施形態に係る画素のＣｓ線の第３の構成例を示す図である。
図２２は、本実施形態に係る画素のＣｓ線の第４の構成例を示す図である。
【００４７】
図２１および図２２に示すように、Ｃｓ配線にランダムな大きさ・間隔で穴を設けた構造でも効率的に蓄積容量を獲得することが可能となる。
図２１の例は、配線に間隔が異なる孔１１２１が複数形成されている。すなわちはしご状に形成されている。
図２２の例では、Ｃｓ線ＬＣｓに、複数の透過穴がランダム１１２２に形成されている
【００４８】
また、隣接する画素のＣｓ配線について、画素ごとに様々な形状のＣｓ配線構造を導入、たとえば鍵型、櫛型、穴型とすることで、幾何パターンの繰り返しとならないような形状を設けることで、干渉縞およびモワレの発生を防ぎ、視覚特性を低下させることなく、蓄積容量を効率よく発生できる。
【００４９】
本実施形態に係るＣｓ構造を採用することにより、今まで問題となっている工数の増加や新プロセスの検討を行うことなく、高開口率を保ったまま効率よく蓄積容量を増大させることができる。
この手法により、視覚特性を低下させることなく、従来の蓄積容量の占有領域と比較して狭い面積で必要とすべき大容量の蓄積容量Csを確保することができる。
【００５０】
図２３は、他の画素構造を示す図である。
図２４（Ａ）は図２３のａ−ｂ線における断面図であり、図２４（Ｂ）は図２３のｂ−ｃ線における断面図である。
【００５１】
図２３および図２４において、図８および図９と同一部分は理解を容易にするために同一符号を付している。
【００５２】
この画素ＰＸは、透明電極２０９ａが液晶層２１１側に形成され、層間絶縁膜２１０にコンタクトＣＮＴ１Ｓ，ＣＮＴ１Ｄが形成され、層間絶縁膜２１０上に形成されたソース電極２０７Ａ、ドレイン電極２０８ＡがコンタクトＣＮＴ１Ｓ，ＣＮＴ１Ｄを介してソース領域２０７、ドレイン電極２０８と接続されている。
そして、層間絶縁膜２１０、ソース電極２０７Ａ、ドレイン電極２０８Ａ上に層間絶縁膜２１４が形成され、層間絶縁膜２１４にコンタクトＣＮＴ２が形成され、このコンタクトＣＮＴ２を介してソース電極２０７Ａと層間絶縁膜２１４上の透明電極２０９ａが接続されている。
【００５３】
この画素構造においては、蓄積容量ＣｓはＣｓ配線ＬＣｓと透明電極２０９ａ間ではなく、２層Ｃｓ配線が支配的となっている。この２層間の絶縁膜を薄く作製すれば、より大きな蓄積容量を得ることができる。
【００５４】
図２５は、本実施形態に係る画素のＣｓ線の第５の構成例を示す図である。
図２６は、本実施形態に係る画素のＣｓ線の第６の構成例を示す図である。
図２７は、図２５のａ−ｂ線における断面図である。
【００５５】
この２層Ｃｓ配線ＬＣｓ１，ＬＣｓ２を図２５および図２６に示すように上下とも鍵型、櫛形とすることで長方形のCs線構造と同様の面積でより大きな蓄積容量を得ることができる。
図２７に示す図２５のＣｓ配線部の断面図からもわかるように、先に示した穴型や櫛形（はしご型）のＣｓ配線構造でも効率よく蓄積容量を稼ぐことが可能となる。
【００５６】
図２８は、他の画素構造を示す図である。
図２９（Ａ）は図２８のａ−ｂ線における断面図であり、図２９（Ｂ）は図２８のｂ−ｃ線における断面図である。
【００５７】
図２８および図２９において、図２３および図２４と同一部分は理解を容易にするために同一符号を付している。
【００５８】
図２８および図２９はトップゲート型液晶表示装置１００Ａを示している。
本実施形態に係るＣｓ配線構造は、上述したようなボトムゲート型液晶表示装置のみならず、図２８および図２９に示すようなトップゲートの構造にも展開可能である。
トップゲートのＣｓ配線においても鍵型、櫛型、はしご型、穴型のＣｓ配線構造により、効率的に蓄積容量を形成できる。
【００５９】
また、本発明を用いれば画素部だけでなく、駆動回路の容量形成部にも使用できる。つまり、本発明は微小面積でより多くの容量を獲得する必要のある全ての回路に適用可能である。従来の配線構造を、鍵型、櫛形とすることでレイアウト面積の縮小を期待することができ、狭額縁化を期待することができる。
また、画素間で上記蓄積容量配線のパターンが異なるように形成することも可能であり、この場合も、特定波長の干渉による干渉縞や、幾何パターンの繰り返しによるモワレの発生を防ぐことが可能である。
【００６０】
以上説明したように、本実施形態によれば、信号線１０６への駆動電圧が各画素に対応した液晶セルに接続する画素電極１１１を介して印加され、これらの液晶セルによって画像を表示し、かつ画素部分の液晶印加電圧保持率を高めるために、保持容量を補うための蓄積容量Ｃｓを液晶容量ＣＬＣと液晶と並列に接続し、液晶を駆動する電界駆動液晶表示装置１００において、高開口率、低消費電力で蓄積容量Csに電荷を供給するために、Ｃｓ線ＬＣｓの構造を鍵型、櫛型、はしご型、穴型等の構造としてより多くのフリンジ容量を獲得する特徴を有し、Ｃｓ配線ＬＣｓの枝配線、穴型構造部をランダムな周期で配置したことから、かつ透過光について特定波長の干渉による干渉縞や、幾何パターンの繰り返しによるモワレの発生を防ぐことが可能である。
また、隣接する画素のＣｓ配線について、画素ごとに様々な形状のＣｓ配線構造を導入、たとえば鍵型、櫛型、穴型等とすることで、幾何パターンの繰り返しとならない形状として干渉縞およびモワレの発生を防ぎ、視覚特性を低下させることなく、蓄積容量を効率よく発生することが可能となる。
【００６１】
そして、本実施形態によれば、工程数、デバイス作製プロセスの変更、表示特性の低下を発生させることなく、Ｃｓ線の面積減少による高透過率化、フリンジ容量を効率よく得ることによる消費電力の低下、Ｃｓ線の面積減少に伴う、レイアウト面積の小型化によるモジュールの小型化、Ｃｓ線の面積減少に伴う、画素部縮小による高精細化、周辺回路部の容量形成部の縮小による、狭額縁化などの効果を得ることが可能となる利点がある。
【図面の簡単な説明】
【００６２】
【図１】蓄積容量を備えた一般的なアクティブマトリクス表示装置の等価回路図である。
【図２】第１の従来例を示す図である。
【図３】第２の従来例を示す図である。
【図４】第３の従来例を示す図である。
【図５】第４の従来例を示す図である。
【図６】第５の従来例を示す図である。
【図７】本実施形態に係るアクティブマトリクス型液晶表示装置のアレイ基板（液晶パネル部）における配置例を示す図である。
【図８】基本的な画素構造のパターン例を示す図である。
【図９】図８のａ−ｂ線、ｂ−ｃ線における断面図である。
【図１０】図８および図９に示した液晶表示装置の製造方法を説明するための第１図である。
【図１１】図８および図９に示した液晶表示装置の製造方法を説明するための第２図である。
【図１２】図８および図９に示した液晶表示装置の製造方法を説明するための第３図である。
【図１３】図８および図９に示した液晶表示装置の製造方法を説明するための第４図である。
【図１４】図８および図９に示した液晶表示装置の製造方法を説明するための第５図である。
【図１５】図８および図９に示した液晶表示装置の製造方法を説明するための第６図である。
【図１６】本実施形態に係る画素のＣｓ線の第１の構成例を示す図である。
【図１７】図１６のａ−ｂ線のおける断面図である。
【図１８】本実施形態に係る蓄積容量配線（Ｃｓ線）ＬＣｓが効率よく蓄積容量を獲得することができる原理について説明するための図である。
【図１９】同面積での本実施形態に係る鍵型Ｃｓ線構造での蓄積容量と、長方形Ｃｓ線構造での蓄積容量を電界シミュレーションで計算した結果を示す図である。
【図２０】本実施形態に係る画素のＣｓ線の第２の構成例を示す図である。
【図２１】本実施形態に係る画素のＣｓ線の第３の構成例を示す図である。
【図２２】本実施形態に係る画素のＣｓ線の第４の構成例を示す図である。
【図２３】他の画素構造を示す図である。
【図２４】図２３のａ−ｂ線およびｂ−ｃ線における断面図である。
【図２５】本実施形態に係る画素のＣｓ線の第５の構成例を示す図である。
【図２６】本実施形態に係る画素のＣｓ線の第６の構成例を示す図である。
【図２７】図２５のａ−ｂ線における断面図である。
【図２８】他の画素構造を示す図である。
【図２９】図２８のａ−ｂ線およびｂ−ｃにおける断面図である。
【符号の説明】
【００６３】
１００，１００Ａ・・・液晶表示装置、１０１・・・画素表示領域、１０２・・・水平転送回路、１０３−１，１０３−２・・・垂直転送回路，１０６・・・信号線、１０７・・・ゲート配線（走査線）、１０８・・・トランジスタ（ＴＦＴ）、１０９・・・液晶液晶、１１０・・・蓄積容量（Ｃｓ）、１１１・・・画素電極、ＬＣｓ・・・蓄積容量配線（Ｃｓ線）、ＰＸ・・・画素、２０１・・・透明絶縁基板（ガラス基板）、２０２・・・ゲート絶縁膜、２０３・・・ゲート電極、２０４・・・半導体膜（チャネル形成領域）２０７，２０８・・・ｎ＋拡散層(ソース領域（電極）、ドレイン領域（電極）)、２０７Ａ・・・ソース電極、２０８Ａ・・・ドレイン電極、２０９，２０９ａ・・・透明電極、２１１・・・液晶層、２１３・・・対向電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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