(57)【特許請求の範囲】
【請求項１】
エンコーダスケールとエンコーダヘッドとの相対変位に従って周期的に変化する少なくとも２相の周期状アナログ信号を処理するエンコーダ用信号処理回路において、
前記少なくとも２相の周期状アナログ信号をデジタル信号に変換する命令に基づいて、前記少なくとも２相の周期状アナログ信号における同時点の信号をホールドし、該ホールドした信号をデジタル信号に変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部に対して前記少なくとも２相の周期状アナログ信号をデジタル信号に変換する命令をするとともに、前記Ａ／Ｄ変換部の出力を所定の工程にて時系列的に処理する制御部と、
前記制御部において処理された結果を出力する出力部と、
を具備することを特徴とするエンコーダ用信号処理回路。
【請求項２】
前記所定の工程は、前記周期状アナログ信号の１周期分をＮ（Ｎは２以上の整数）個の領域に等分したときに前記Ａ／Ｄ変換部の出力が対応している領域を求め、該求めた前記Ａ／Ｄ変換部の出力が現在対応している領域と１回前の前記Ａ／Ｄ変換部の出力が対応していた領域との間の変位量を求める工程を含むことを特徴とする請求項１に記載のエンコーダ用信号処理回路。
【請求項３】
前記所定の工程は、前記Ａ／Ｄ変換部の出力が対応している領域を求める際に、前記Ａ／Ｄ変換部が出力した結果から、各相の周期状アナログ信号に応じた値を基準値とする工程を含むことを特徴とする請求項２に記載のエンコーダ用信号処理回路。
【請求項４】
前記所定の工程は、前記Ａ／Ｄ変換部の出力が現在対応している領域と１回前の前記Ａ／Ｄ変換部の出力が対応していた領域との間の変位量が所定以上の場合に、エラー信号を発生する工程を含むことを特徴とする請求項２又は３に記載のエンコーダ用信号処理回路。
【請求項５】
前記所定以上は、少なくともＮ／２を含むことを特徴とする請求項４に記載のエンコーダ用信号処理回路。
【請求項６】
前記出力部は、前記制御部において処理された出力を出力端子から出力する、及び／又は前記制御部において処理された出力を記憶部に格納することを特徴とする請求項１乃至５の何れか１項に記載のエンコーダ用信号処理回路。
【請求項７】
前記Ａ／Ｄ変換部と、前記制御部と、前記出力部とは同一のＩＣ基板上に搭載される又は同一のＩＣパッケージ内に搭載されることを特徴とする請求項１乃至６の何れか１項に記載のエンコーダ用信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エンコーダからの信号を処理するためのエンコーダ用信号処理回路に関する。
【背景技術】
【０００２】
エンコーダは、移動体の変位に伴って、互いに位相の異なる少なくとも２相の周期状アナログ信号を発生するようにしたものである。エンコーダから出力される少なくとも２相の周期状アナログ信号はエンコーダ用信号処理回路に入力される。このエンコーダ用信号処理回路において、各周期状アナログ信号は、後段のカウンタにおいて移動体の変位をカウントできるようにデジタル信号に変換されたり、変位の分解能を向上させたりするための処理がなされる。これらの処理が施された後、エンコーダ用信号処理回路からの出力をカウンタでカウントすることによって、移動体の進行方向、位置、変位、変位速度等を測定することができる（例えば、特許文献１参照）。
【０００３】
ここで、特許文献１において提案されるエンコーダについて図８を参照して簡単に説明する。図８は、特許文献１のエンコーダ（回転センサ）の一部の構成を示した図である。図８において、エンコーダとしての回転センサＡは、励磁波生成部１０１と、励磁波生成部１０１によって生成される励磁波で励磁されるレゾルバ１０２と、レゾルバ１０２からの出力である励磁波成分が載っている正弦波信号１１２と余弦波信号１１３とを増幅処理するための出力回路１０３と、出力回路１０３から得られる出力を処理するマイクロコンピュータ（マイコン）１０４とを有している。
【０００４】
このような構成において、出力回路１０３からの出力は、マイコン１０４の内部のＡ／Ｄコンバータ１１８によってＡ／Ｄ変換される。このＡ／Ｄコンバータ１１８によるＡ／Ｄ変換によって得られる情報に基づき、計算部１１７において回転角度が計算される。この回転角度の計算においては、まず、回転角度の象限が判定された後、この判定された象限をさらに２等分に分割したときに回転角度がどちらの側にあるかが判定される。この判定結果に応じて回転角度を計算することが可能である。
【特許文献１】特開２００６−３４９５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１の技術では、レゾルバ１０２（出力回路１０３）が出力した少なくとも２相の信号をマイコン１０４で処理する際に、まずＡ／Ｄコンバータ１１８にてＡ／Ｄ変換を行い、その後に回転角度の計算を行い、続いて出力処理を行うといった直列処理を行っている。また、回転角度の計算を行う場合も、正弦波対角度と余弦波対角度との何れのテーブルを用いるかを回転角度が対応している領域の位置から判定している。さらには、正弦波及び余弦波から得られた値が角度であるために、この角度をさらにカウント用の信号に変換する必要が生じることになる。
【０００６】
以上のような構成は、レゾルバといったモータが１回転する毎に正弦波及び余弦波が１周期分出力され、且つ車両のドア等の、移動速度が遅くて周期状アナログ信号の周波数が比較的低周波数の場合に適用可能で、高分解能のエンコーダに対応させる場合や周期状アナログ信号が高周波になった場合には適用が困難である。
【０００７】
本発明は、上記の事情に鑑みてなされたものであり、高分解のエンコーダ及び高周波数の周期状アナログ信号まで適用可能で、小面積、信号調整なし、低コストで構成できるエンコーダ用信号処理回路を提供することが課題である。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の第１の態様のエンコーダ用信号処理回路は、エンコーダスケールとエンコーダヘッドとの相対変位に従って周期的に変化する少なくとも２相の周期状アナログ信号を処理するエンコーダ用信号処理回路において、前記少なくとも２相の周期状アナログ信号をデジタル信号に変換する命令に基づいて、前記少なくとも２相の周期状アナログ信号における同時点の信号をホールドし、該ホールドした信号をデジタル信号に変換するＡ／Ｄ変換部と、前記Ａ／Ｄ変換部に対して前記少なくとも２相の周期状アナログ信号をデジタル信号に変換する命令をするとともに、前記Ａ／Ｄ変換部の出力を所定の工程にて時系列的に処理する制御部と、前記制御部において処理された結果を出力する出力部とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、高分解のエンコーダ及び高周波数の周期状アナログ信号まで適用可能で、小面積、信号調整なし、低コストで構成できるエンコーダ用信号処理回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。  
［第１の実施形態］
まず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係るエンコーダ用信号処理回路の構成を示す図である。図１において、エンコーダ用信号処理回路２０は、エンコーダ１０から出力される少なくとも２相の略正弦波状の周期状アナログ信号を処理するための回路である。
【００１１】
エンコーダ１０は、所定周期のパターン（光学的パターン、磁気的パターン、静電的パターン等）が形成されたエンコーダスケールと、このエンコーダスケールに対して相対変位可能に設けられたエンコーダヘッドとを有している。エンコーダヘッドは、エンコーダスケールとの間の相対変位に従って、図２（ａ）に示す２相の正弦波状の周期状アナログ信号Ａ、Ｂを出力する。なお、図２（ａ）の横軸ｔは時間であり、縦軸はエンコーダ１０が出力する周期状アナログ信号の電圧値を示している。
【００１２】
ここで、図２（ａ）ではエンコーダヘッドが、互いに位相が９０度異なる２相の周期状アナログ信号を出力する例を示している。しかしながら、エンコーダヘッドから３相以上の多相の周期状アナログ信号を出力させるようにしても良い。例えば、互いに位相が１２０度異なる３相の周期状アナログ信号を出力させるようにしても良い。また、エンコーダヘッドから出力させる周期状アナログ信号の波形は正弦波でなくとも構わない。
【００１３】
図１に示すように、エンコーダヘッドから出力されるＡ相信号１１、Ｂ相信号１２は、エンコーダ用信号処理回路２０に入力される。このエンコーダ用信号処理回路２０は、Ａ／Ｄ変換部２１と、制御部２２と、出力部２３とを有し、これらＡ／Ｄ変換部２１と、制御部２２と、出力部２３とが電気部材２４に混載されて構成されている。なお、電気部材２４を含むエンコーダ用信号処理回路２０は、１チップマイクロコンピュータ（以下、マイコンと記す）を利用して構成することができる。エンコーダ用信号処理回路２０をマイコンにより構成することで、エンコーダ用信号処理回路２０の占有面積を小面積とすることが可能となる。勿論、カスタムＩＣとして構成しても良い。
【００１４】
Ａ／Ｄ変換部２１は、制御部２２からの命令に従って、エンコーダ１０のエンコーダヘッドから入力されるＡ相信号１１とＢ相信号１２とにおける同時点の周期状アナログ信号をデジタル信号へ変換する。
【００１５】
制御部２２は、Ａ／Ｄ変換部２１に対してＡ／Ｄ変換を開始するように命令するとともに、Ａ／Ｄ変換部２１の出力を所定の工程にて時系列的に処理する。この所定工程としては、例えば、図２（ａ）に示すようにしてＡ相信号及びＢ相信号の１周期をＮ等分（図では２０等分）した場合に、現在のＡ／Ｄ変換部２１の出力がそれぞれ周期状アナログ信号のどの周期領域に対応しているかを判定する処理、現在のＡ／Ｄ変換部２１の出力が対応している領域と１回前のＡ／Ｄ変換部２１の出力が対応している領域との間の変位量を算出する処理等が含まれる。なお、Ａ相信号、Ｂ相信号の分割数Ｎは２以上の整数であれば特に限定されない。
【００１６】
図２（ｂ）は、Ａ相信号１１のＡ／Ｄ変換出力値ＤＡ（例えば８ビットのＡ／Ｄ変換の場合０〜２５５（ＦＦ）の値をとる)を横軸にとり、Ｂ相信号１２のＡ／Ｄ変換出力値ＤＢを縦軸にとった場合に表されるリサージュ図形を示した図である。図２（ａ）の各領域を図２（ｂ）のリサージュ図形上で図示すると、リサージュ図形の１周分を２０分割した領域として表される。図２（ｂ）の状態を２次元の配列として制御部２２の図示しない記憶部に記憶させておくことで、Ａ相信号のＡ／Ｄ変換出力値ＤＡとＢ相信号のＡ／Ｄ変換出力値ＤＢとを配列読み出しに利用して、Ａ相信号１１及びＢ相信号１２をＡ／Ｄ変換部２１において取り込んだ時点の各Ａ／Ｄ変換出力が対応する領域を求めることが可能である。
【００１７】
出力部２３は、制御部２２で出力される変位量を電気部材２４に設けられた出力端子を介してカウンタ３０に出力する。
【００１８】
カウンタ３０は、出力部２３からの出力をカウントする。このカウント結果により、エンコーダ１０のエンコーダスケール又はエンコーダヘッドが取り付けられた移動体の進行方向、位置、変位、変位速度等を測定することができる。なお、図１ではカウンタを示しているが、カウンタ以外のものであっても良い。
【００１９】
以下、図１に示すエンコーダ用信号処理回路の動作について説明する。本実施形態においては、Ａ／Ｄ変換部２１と制御部２２とを並列的に動作させる。また、Ａ／Ｄ変換部２１は、制御部２２のＡ／Ｄ変換命令を受けたときのみＡ／Ｄ変換を行うようにし、さらに、制御部２２は、Ａ／Ｄ変換部２１におけるＡ／Ｄ変換が完了した場合に次のＡ／Ｄ変換命令を行うようにする。
【００２０】
図３（ａ）はＡ／Ｄ変換部２１の動作を示すフローチャートであり、図３（ｂ）は制御部２２の動作を示すフローチャートである。
【００２１】
制御部２２は、まずＡ／Ｄ変換部２１に対してＡ／Ｄ変換命令を行う（ステップＳ３１）。Ａ／Ｄ変換部２１はＡ／Ｄ変換命令を受けたか否かを判定しつつ（ステップＳ４１）、Ａ／Ｄ変換命令を受けるまで待機している。Ａ／Ｄ変換命令を受けた場合に、Ａ／Ｄ変換部２１は、Ａ相信号１１とＢ相信号１２とおける同時点の信号をサンプル及びホールドする（ステップＳ４２）。Ａ相信号１１とＢ相信号１２とおける同時点の信号をホールドした後、Ａ／Ｄ変換部２１は、各ホールドしたＡ相信号１１とＢ相信号１２をＡ／Ｄ変換する（ステップＳ４３）。Ａ／Ｄ変換の終了後、Ａ／Ｄ変換部２１は、Ａ／Ｄ変換が完了した旨を制御部２２に通知する（ステップＳ４４）。その後、ステップＳ４１に戻り、次のＡ／Ｄ変換命令がなされるまで待機する。
【００２２】
一方、Ａ／Ｄ変換部２１に対してＡ／Ｄ変換命令を行った制御部２２は、Ａ／Ｄ変換部２１が処理を行っている間に、前回Ａ／Ｄ変換部２１が出力した値を処理するための出力値変換処理を行う（ステップＳ３２）。この出力値変換処理について例示する。上述したように、Ａ／Ｄ変換部２１から出力されたＡ相信号１１、Ｂ相信号１２のＡ／Ｄ変換出力ＤＡ、ＤＢは、図２（ｂ）で示したようなリサージュ図形上で図示することができる。したがって、図２（ｂ）の状態を２次元の配列として持たせておくことにより、ＤＡ、ＤＢの組み合わせと図２（ｂ）に示す各領域とを対応させることができる。このようにしてＡ相信号１１及びＢ相信号１２をＡ／Ｄ変換部２１において取り込んだ時点において各周期状アナログ信号が対応する領域を求めることが可能である。この後、制御部２１に入力されたＡ／Ｄ変換部２１の出力が対応している領域と１回前のＡ／Ｄ変換部２１の出力が対応している領域との間の変位量が算出される。
【００２３】
このような出力値変換処理では、時間の掛かる処理である乗・除算を行う必要がない。なお、若干時間が掛かるが、周期状アナログ信号の１周期分の配列を持たせるのではなく、一部の周期部分のみを配列として持たせるようにしても構わない。ただし、例えば、第１象限のみの配列とした場合には、象限の判定、配列読み出し時に代入するＡ相のＡ／Ｄ変換出力値とＢ相のＡ／Ｄ変換出力値の和減算による変換、及び読みだした配列に１周期分の配列と同じ値となるような補正値の足し算等の処理を追加する必要がある。
【００２４】
出力値変換処理の後、制御部２２は、出力部２３において出力制御処理を実行させる（ステップＳ３３）。ここでの出力制御処理は制御部２２から出力される変位量を出力端子から出力させる処理である。出力制御処理の後、制御部２２は、Ａ／Ｄ変換部２１の処理が完了したか、即ちＡ／Ｄ変換部２１からのＡ／Ｄ変換完了の通知を受けたか否かを判定する（ステップＳ３４）。ステップＳ３４の判定において、Ａ／Ｄ変換部２１の処理が完了していない場合に、制御部２２は、ステップＳ３４の判定を継続しつつ、待機する。一方、ステップＳ３４の判定において、Ａ／Ｄ変換部２１の処理が完了した場合に、制御部２２は、Ａ／Ｄ変換部２１に対して次のＡ／Ｄ変換命令を行う。
【００２５】
図４は、図３の処理の具体例を示す図である。ここで、図４は、エンコーダ１０から出力されるＡ相信号１１、Ｂ相信号１２に基づき、出力部２３から、カウンタ３０が計数することを目的とした形式のデジタル信号を出力させる場合について示している。
【００２６】
上述したように、エンコーダ１０からは、図４（ａ）に示すようなＡ相信号１１、Ｂ相信号１２がエンコーダ用信号処理回路２０に入力される。各周期状アナログ信号の周波数帯域が低速の帯域である場合、２相のＡ／Ｄ変換出力ＤＡ、ＤＢは、図４（ｂ）に示す波形となる。この場合、カウンタ３０は、変位量をおよそ等間隔でカウントすることが可能である。一方、各周期状アナログ信号の周波数帯域が高速の帯域となった場合の２相のＡ／Ｄ変換出力ＤＡ、ＤＢは、図４（ｃ）に示す波形となる。つまり、図４（ｃ）の期間Ｔ１の開始時に、制御部２２は、Ａ／Ｄ変換命令を行い、その後に１回前のＡ／Ｄ変換出力を用いて出力値変換処理を行う。そして、図４（ｃ）の期間Ｔ２で出力部２３において出力制御処理を実行させてカウンタ３０においてカウントされる変位量を出力する。また、期間Ｔ１の開始時に行われるＡ／Ｄ変換命令に従って、Ａ／Ｄ変換部２１はＡ／Ｄ変換を行う。
【００２７】
例えば、図４（ａ）に示す領域１の時点の信号については、時刻ＡにおいてなされるＡ／Ｄ変換命令に従ってＡ／Ｄ変換される。ここでＡ／Ｄ変換された値は、時刻ＢのＡ／Ｄ変換命令に続く出力値変換処理において処理される。そして、この出力値変換処理に続く出力制御処理で出力される。また、時刻ＢのＡ／Ｄ変換命令を受けて領域７についてのＡ／Ｄ変換が行われる。ここでＡ／Ｄ変換された値は、時刻ＣのＡ／Ｄ変換命令に続く出力値変換処理において処理される。領域８以後のＡ／Ｄ変換出力についても領域１，７と同様に、Ａ／Ｄ変換が行われた次のタイミングにおける出力値変換処理において処理され、その後の出力制御処理において出力される。
【００２８】
ここで、エンコーダ１０が出力したＡ相信号１１、Ｂ相信号１２は、信号基準が略正弦波状信号の中心電圧となっていないことが多い。そこで、信号基準の略正弦波状信号の中心電圧からのずれをエンコーダ１０やエンコーダ用信号処理回路２０の電源を入れたときなどに検出する等してＡ相、Ｂ相の各相に応じた基準値として記憶しておき、この基準値に基づきＡ／Ｄ変換部２１からのＡ／Ｄ変換出力値をシフトする構成とすることが望ましい。
【００２９】
以下、本実施形態の効果について説明する。エンコーダ用信号処理回路２０をマイコンで構成する場合、Ａ／Ｄ変換の速度が比較的遅いことや、処理をプログラムでシリアルに行う必要があるため、エンコーダ１０からの周期状アナログ信号を処理して出力するまでに時間が掛かる。本実施形態では、並列可能な系は並列で動作させ、且つＡ／Ｄ変換も最低限の回数だけ、即ち制御部２２において処理が可能な分だけ実行させるようにしている。これにより、エンコーダ１０からの周期状アナログ信号の周波数帯域が高速となったときでも、今回と前回との間の変位量を効率良く求めることができる。
【００３０】
また、本実施形態では、エンコーダ信号のオフセット電圧調整、振幅調整（オフセット電圧調整ができているため、調整しなくてもエンコーダ信号の処理が可能）等がいらないため、部品点数を減らすことが可能である。これにより、費用をかけて開発する必要のある専用のエンコーダ信号処理回路とほぼ同等の小型を実現できる。また、調整の手間が要らず、また汎用部品を利用できるため低価格で構成することができる。さらに、エンコーダ用の周期状アナログ信号の出力をカウンタ用のデジタル信号とした場合にも、抵抗分割方式のエンコーダ用信号処理回路を用いた場合に発生し得る２相間のデジタル信号のエッジの重なりがないため、信頼性も高い。
【００３１】
ここで、図１の例において、出力部２３は、制御部２２の処理結果を単に出力端子からカウンタ３０に出力する構成について説明している。これに対し、図５に示すように、エンコーダ用信号処理回路２０内に記憶部２５を設けるようにしても良い。このような構成において、出力部２３は、制御部２２の出力した変位量を加減算し、この加減算値を記憶部２５に逐次記憶させていく。この場合、エンコーダ信号の利用側（カウンタ３０等）が記憶部２５に記憶させた加減算値を読み出して利用することで、図１の構成よりもさらに高帯域の周期状アナログ信号に対しても追従可能となる。
【００３２】
また、制御部２２の処理とＡ／Ｄ変換部２１との処理を並列処理とするだけでなく、制御部２２の一部の処理や出力部２３の一部の処理、若しくは全ての処理を並列処理する構成とすれば、さらに高帯域な周期状アナログ信号にも対応可能となる。
【００３３】
さらに、図２（ｂ）のリサージュ図形上でエンコーダヘッドとエンコーダスケールとの変位が変位量に対して均等でない場合であっても、配列上のデータを均等になるように配置することにより、エンコーダヘッドとエンコーダスケールとの変位とエンコーダ用信号処理回路の出力信号の変位とを一致させることが可能である。
【００３４】
［第２の実施形態］
次に、本発明の第２の実施形態について説明する。図６は、第２の実施形態のエンコーダ用信号処理回路の構成を示す図である。図６に示すエンコーダ用信号処理回路２０は、制御部２２にエラー検出部２２ａを設けた点以外は第１の実施形態と同様である。したがって、図６において、図１、図５と同様の構成については図１、図５と同様の参照符号を付すことで説明を省略する。
【００３５】
以下、エラー検出部２２ａの動作について説明する。図７に示すように、前回の出力値変換処理によって得られたＡ／Ｄ変換出力値ＤＡ、ＤＢが対応している領域が領域１であり、今回の出力値変換処理によって得られたＡ／Ｄ変換出力値ＤＡ、ＤＢが対応している領域が領域１１であった場合には、変位量を求める際に、前回から今回までで右回りに−１０変位したのか、左回りに＋１０変位したのかが不明となる。このような場合、正しい変位方向を求めることができなくなる。エラー検出部２２ａは、制御部２２における出力値変換処理において得られた前回と今回との間の変位量の絶対値が所定以上の場合、エラーを検出したとしてエラー信号を発生させる。ここで、所定以上の値とは、最低限、分割数Ｎの半分近辺を含むように設定する。
【００３６】
なお、エラーの発生を複数段階とし、変位量の絶対値が小さいときは警告信号のみを発生させるようにし、大きいときはエラー信号を発生させるようにしても良い。
【００３７】
以上の第２の実施形態によれば、エンコーダスケールとエンコーダヘッドとの変位方向が変わった場合に、エンコーダ用信号処理回路が追従できる帯域のぎりぎりのところまで利用していても、帯域を越えた場合にはエラー信号が発生される。このため、エンコーダ用信号処理回路の出力に対する信頼性を向上させることが可能となる。
【００３８】
以上実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【００３９】
さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係るエンコーダ用信号処理回路の構成を示す図である。
【図２】図２（ａ）はエンコーダヘッドから出力される２相の周期状アナログ信号を示す図であり、図２（ｂ）はリサージュ図形を示す図である。
【図３】図３（ａ）はＡ／Ｄ変換部の動作を示すフローチャートであり、図３（ｂ）は制御部の動作を示すフローチャートである。
【図４】図３の処理の具体例を示す図である。
【図５】本発明の第１の実施形態の変形例について示す図である。
【図６】本発明の第２の実施形態に係るエンコーダ用信号処理回路の構成を示す図である。
【図７】変位量が求められなくなる場合の例について示す図である。
【図８】従来のエンコーダ用信号処理回路について示す図である。
【符号の説明】
【００４１】
１０…エンコーダ、２０…エンコーダ用信号処理回路、２１…Ａ／Ｄ変換部、２２…制御部、２２ａ…エラー検出部、２３…出力部、２３…制御部、２４…電気部材、２５…記憶部、３０…カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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