(57)【特許請求の範囲】
【請求項１】
それぞれのブロックが第１および第２のビットラインを備えるビットライン対を含み、ビットライン対の各々は対応するブロックに対する読み取りおよび書き込み実行中にデータを伝達するように構成された、複数のブロックの内部に配置された複数のメモリセルと、
１つまたはそれ以上の制御信号に応答して前記複数のブロックの中の作動可能なブロックを選択するように構成され、前記複数のブロックの各々が第１ローカルバス側か第２ローカルバス側かのどちらか一方の側から二者択一的にアクセス可能である、前記複数のブロックの第１ローカルバス側部分と第２ローカルバス側部分との間に挟まれて設けられた制御回路と、
を備える回路。
【請求項２】
前記複数のブロックの各々は、複数のサブワードラインを備える請求項１に記載の回路。
【請求項３】
前記作動可能なブロック内の前記複数のメモリセルの各々は、前記作動可能なブロックに対応するサブワードラインが作動可能なときに作動可能である請求項２に記載の回路。
【請求項４】
前記制御回路は、読み書きされるべき前記データをデコードするように構成された単一のアドレス遷移検出回路を更に備える請求項１に記載の回路。
【請求項５】
前記複数のブロックの各々は、各行に対してサブワードラインドライバを備える請求項１に記載の回路。
【請求項６】
前記第１および第２のビットラインは、交差結合負荷を有する請求項１に記載の回路。
【請求項７】
１つまたはそれ以上のグローバルバスを更に備え、
前記グローバルバスが単一終端型グローバルバスであり、
前記第１ローカルバスおよび前記第２ローカルバスが単一終端型ローカルバスである請求項１に記載の回路。
【請求項８】
前記ビットライン対の各々は、対応するセンスアンプに結合され、前記各センスアンプは前記１つまたはそれ以上のローカルバスを駆動するように構成されている請求項７に記載の回路。
【請求項９】
前記制御回路は更に、欠陥ブロックをブロック電源から切り離するように構成されている請求項１に記載の回路。
【請求項１０】
前記制御回路は更に、前記欠陥ブロックをイネーブル状態のときのみ作動可能な１つまたはそれ以上の冗長ブロックで置き換えるように構成されている請求項９に記載の回路。
【請求項１１】
それぞれのブロックが第１および第２のビットラインを備えるビットライン対を含み、複数のブロックの各々が第１ローカルバス側か第２ローカルバス側かのどちらか一方の側から二者択一的にアクセス可能に構成された、複数のブロックの内部に配置された複数のメモリセルと、
各々のビットライン対からデータを読み、各々のビットライン対にデータを書く手段と、
１つまたはそれ以上の制御信号に応答して前記複数のブロックの中の作動可能なブロックを選択する手段であって、前記複数のブロックの第１ローカルバス側部分と第２ローカルバス側部分との間に挟まれて設けられた手段と、を備える回路。
【請求項１２】
前記選択する手段は単一のアドレス遷移検出信号を備える請求項１１に記載の回路。
【請求項１３】
複数のブロックの内部に配置された複数のメモリセルに対してデータを読み書きする方法であって、その方法は、
複数のブロックの中の選択されたブロックに対して第１および第２のビットラインを用いて読み取り、および／または書き込みし、
１つまたはそれ以上の制御信号に応答して前記複数のブロックの中の前記作動可能なブロックを選択し、前記作動可能なブロックは（ｉ）単一のアドレス遷移検出信号と（ｉｉ）アドレスの値とに応答して選択され、
前記複数のブロックの第１ローカルバス側部分と第２ローカルバス側部分との間に挟まれて設けられた制御回路によって、前記複数のブロックの各々が第１ローカルバス側か第２ローカルバス側かのどちらか一方の側から二者択一的にアクセス可能である方法。
【請求項１４】
前記複数のブロックの各々は、各行にサブワードラインドライバを備える請求項１３に記載の方法。
【請求項１５】
前記第１および第２のビットライン対の各々がビットライン対に対応し、応答するビットライン対から単一終端型ローカルバスに向けて信号を駆動するセンスアンプをさらに備える請求項１４に記載の方法。
【請求項１６】
前記複数のブロックの中の欠陥ブロックをブロック電源から切り離し、その欠陥ブロックを冗長ブロックで置き換えることを更に含む請求項１３に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同時継続出願中の米国特許出願第０９／２２２，５７８号および第０９／２００，２１９号、米国特許第５，８７２，４６４号および第５，８２８，６１４号に関連する可能性があり、それぞれ参照することによって全体として本願に組み込まれるものとする。
【０００２】
本発明は一般にメモリ回路に関し、より詳細には低電源メモリを実現するためのアーキテクチャ、方法および／または回路に関する。
【０００３】
【従来の技術及び発明が解決しようとする課題】
従来のメモリアーキテクチャには次の（ｉ）受動的（無利得）静負荷、（ｉｉ）大きなサブワードライン、（ｉｉｉ）メモリアレイに含まれないサブワードライン回路、（ｉｖ）メモリアレイに含まれない行、列、およびブロックのアレイ区画、（ｖ）二重終端型バス（アドレスパス、ローカル型およびグローバル型データ出力パス、データ入力パス）、（ｖｉ）メモリアレイの一端に置かれた等化回路、（ｖｉｉ）アドレスプレデコーダ、および／または（ｖｉｉｉ）電流源に依然接続されている置き換えられた欠陥ブロックの中の１つまたはそれ以上によりＤＣおよびＡＣ電流を浪費する機構が含まれる。
【０００４】
【発明の概要】
本発明は第１および第２のビットライン、複数のメモリセル群および制御回路を備えた回路に関する。これら第１および第２のビットラインはそれぞれ上記複数のメモリセル群の１つまたはそれ以上に対して読み書きするように構成することができる。各ビットライン対は交互結合される。上記制御回路は１つまたはそれ以上の制御信号に応答して上記複数群の中の作動可能な群を選択するように構成することができる。この制御回路は上記メモリセル群の内部に設けられる。
【０００５】
本発明の目的、特徴および利点には、（ｉ）ＤＣ電流消費を低減または除去し、（ｉｉ）線路−線路間スイッチングキャパシタを最小にし、（ｉｉｉ）線路−線路間スイッチングの量を低減し、および／または（ｉｖ）ＡＣ電流消費を低減することができるメモリを提供することが含まれる。
【０００６】
本発明のこれらおよびその他の目的、特徴および利点は、以下の詳細な説明、添付の請求の範囲および図面から明らかになるであろう。
【０００７】
【発明の実施の形態】
本発明はＤＣ電流消費を除去或いは低減し、ＡＣ電流消費を低減することによってメモリ装置内の電力消費を最小にすることができるアーキテクチャである。ＤＣ電力消費を除去するために、本発明は、（ｉ）参照することにより全体として本願に組み込まれることになる出願中の特許出願第０９／２２２，５７８号に記載されているようなゼロ待機電流入力バッファ、（ｉｉ）交差結合静ビットライン負荷、（ｉｉｉ）線路−線路間移行ビットラインにより電力遮断されたセンスアンプ、および／または（ｉｖ）クローバー状態を回避できるアドレススキュー自己タイミング型アドレス遷移検出（ＡＴＤ）パスを設けることができる。
【０００８】
ＡＣ電流消費を低減するために、本発明は、（ｉ）ブロックおよび行のみ（例えば列アドレスを使用しない）で編成されたメモリアレイ、（ｉｉ）メモリアレイの周辺における単一終端型バス、および／または（ｉｉｉ）メモリアレイの中間に設けられた等化回路を駆動できる単一のＡＴＤ等化ラインを設けることができる。本発明は、（ｉ）アドレスパス内のプレデコーダを除去することができ、（ｉｉ）一例としてそのメモリアレイに対するアクセス中に作動可能にできるブロック当たり僅か１６個のセルを設けることができ、（ｉｉｉ）単一終端型ローカルＱバスを駆動できるローカルアンプ（例えばビットライン対毎に１個）を設けることができ、（ｉｖ）非アクセスブロックに対するグローバルからローカルへの出力フィードバックを実施でき、および／または（ｖ）ブロックが故障したときはそのブロックを電力遮断し、冗長ブロックは不使用時には電力遮断することができる。
【０００９】
図１を参照すると、本発明の好適実施態様に従って回路１００のブロック図が示されている。この回路１００は第１の複数群（例えば群０Ｗ〜群１５Ｗ）、第２の複数群（例えば群０Ｅ〜群１５Ｅ）および制御回路１１３を備える。この制御回路１１３は一例としてアドレススキュー自己タイミング型アドレス遷移検出（ＡＴＤ）パス（以下で図８（ａ）〜８（ｂ）、図９および図１０と関連して詳細に説明する）として実現できる。回路１００は更にブロックデコーダ１１２、行デコーダ１１８、行デコーダ１２０、Ｉ／Ｏ制御ブロック（または回路）１２４およびＩ／Ｏ制御ブロック（または回路）１２５を備える。ＡＴＤパス１１３はビットライン等化ブロック（または回路）１１４、ビットライン等化ブロック（または回路）１１６およびアドレス遷移検出組み合わせ回路ＡＴＤＭＩＤ１２２を備える。特定の実施基準に合致させるためにＩ／Ｏ制御回路１２４および１２５はエンコーダ、入力バッファ、アドレス遷移検出組み合わせ回路等の様々な回路を備える。
【００１０】
行デコーダ１１８および行デコーダ１２０はそれぞれ群７Ｗと群８Ｗの間および群７Ｅと群８Ｅの間に設けられて示されている。アドレス遷移検出組み合わせ回路１２２（以下で図７と関連して詳細に説明する）は行デコーダ１１８と行デコーダ１２０の間に設けられて示されている。ビットライン等化回路１１４および１１６はそれぞれアドレス遷移検出回路デコーダ１２２の上および下に設けられて示されている。アドレス遷移検出回路デコーダ１２２は単一のアドレス遷移信号（例えば図１０と関連して詳細に説明するＡＴＤＧ）を用いてビットライン等化回路１１４および１１６を制御できる。ビットライン等化回路１１４および１１６の特長によって回路１００内で線路−線路間スイッチングを最小にできる。
【００１１】
回路１００はまた、複数の冗長行１２６ａ〜１２６ｎ、第１の複数の冗長ブロック１２８ａ〜１２８ｎおよび第２の複数の冗長ブロック１３０ａ〜１３０ｎを備える。これらの冗長ブロック１２８ａ〜１２８ｎおよび１３０ａ〜１３０ｎは回路１００内で故障ブロックを置き換えるように設けることができる。故障ブロックは１個またはそれ以上のヒューズ（図示せず）その他ヒューズ以外の代替物（例えば米国特許出願第０８／７４１，９５３号であり、参照することによって全体として本願に組み込まれる）で電気的に切り離される。冗長ブロック１２８ａ〜１２８ｎおよび１３０ａ〜１３０ｎは電力節減のためアクセスされるときのみ作動可能にできる。故障ブロックのブロック電源（例えばＶｃｃｘ）は電源電圧Ｖｃｃから切り離され、待機モードでの余分な電流消費を排除できる。故障ブロックの置き換えによって回路１００の機能性を確保できる。
【００１２】
図２を参照すると、例示的ブロック（例えば群０）のブロック図が示されている。第１および第２の複数群、群０〜１５のそれぞれは図２に関連して説明される群０と同様のコンポーネントおよび／または機能を持つことができる。群０は出力データマルチプレクサ１４０、出力データマルチプレクサ１４２、ローカルバス１４４およびローカルバス１４６を備える。群０はグローバルバス１４８およびグローバルバス１５０を通して他の装置（図示せず）と通信できる。バス１４４およびバス１４６は特定の実施基準に合致させるために単一終端型ローカルＱバスまたはその他のバスタイプとして実現できる。更に、グローバルバス１４８および１５０は特定の実施基準に合致させるために単一終端型グローバルＱバスまたはその他のバスタイプで実現できる。
【００１３】
群０は複数のブロック（例えばブロック０〜ブロック７）を有するように示されている。８個のブロックが示されているが、特定の実施の設計基準に合わせて特定のブロック数に調整することができる。出力データマルチプレクサ１４０および１４２は単一終端型ローカルＱバスからのデータを単一終端型グローバルＱバス１４８および１５０へ多重送信することができる。データは一般に単一終端型グローバルＱバス１４８および１５０を通して非アクセスブロック（図示せず）のその他のローカルバスへフィードバックされる。データのフィードバックは参照された出願中の特許出願に記載されているように新しい群を選択する際にデータ出力パスのグリッチングを回避するのに役立つであろう。
【００１４】
図３を参照すると、図２のブロック０およびブロック１のブロック図が示されている。ブロック０およびブロック１は一般にビットライン等化パス１５０およびドライバブロック（または回路）１５２を備える。ブロック０およびブロック１は単一終端型Ｑロジックバス１４４を通して通信することができる。このＱロジックバスは一例においては８ブロックの群について共通でよい。更に、ブロック０およびブロック１は単一終端型Ｑロジックバス１４６を通して通信することができる。ドライバ回路１５２は作動可能なブロックを選択できる。
【００１５】
ビットライン等化パス１５０はビットライン等化ブロック（または回路）１５４、ビットライン等化ブロック（または回路）１５６および制御ブロック（または回路）１５８を備える。ブロック０およびブロック１はそれぞれバス１４４およびバス１４６に関して交互結合（例えば２つの側から二者択一的にアクセスできる）される。
【００１６】
ブロック０およびブロック１は一般に列回路（例えば列デコーダ等）を設けずに行形式で編成される。ビットライン等化回路１５４および１５６はそれぞれブロック０およびブロック１内に設けられるので（周辺に設けられる従来の等化回路と比較して）、電力の低減を達成できる。
【００１７】
図４を参照すると、図３のブロック０およびブロック１の回路図が示されている。ブロック０は一般に第１の複数セル列（例えばＩ／Ｏ１’〜Ｉ／Ｏ１６’）、ビットライン等化回路１５６、読み書きブロック（または回路）１６６、読み書きブロック（または回路）１６８およびドライバ１７０を備える。ブロック１は一般に第２の複数セル列（例えばＩ／Ｏ１〜Ｉ／Ｏ１６）、読み書きブロック（または回路）１６０、読み書きブロック（または回路）１６２およびドライバ１６４を備える。ドライバ１６４およびドライバ１７０は特定の実施基準に合致させるためにサブワードラインドライバまたはその他のドライバタイプとして設けることができる。ローカルセンスアンプ（図示せず）は第１および第２の複数群、群０Ｗ〜１５Ｗおよび群０Ｅ〜１５Ｅの各ブロックに設けることができる。更に、ローカルセンスアンプは各ブロックの各セル列（ビットライン対）に設けることができる。ローカルセンスアンプは単一終端型ローカルＱバス１４４および１４６を駆動することができる。
【００１８】
ブロック０およびブロック１は一般に複数のビットラインを通して読み書き回路１６０、１６２、１６６および１６８に接続されている。ワードラインは一般に短いサブワードライン（例えば限定された数のメモリセルに接続されたワードライン）として設けられる。ブロック０およびブロック１はそれぞれバス１４４およびバス１４６に関して交互結合（例えば２つの側から二者択一的にアクセスできる）される。第１および第２の複数群、群０Ｗ〜１５Ｗおよび群０Ｅ〜１５Ｅの各ブロック、ブロック０〜ブロック７で選択されるセル数を少数にすることによって更に電力消費を低減できる。
【００１９】
図５を参照すると、ビットライン等化回路１１４の一例が示されている。ビットライン等化回路１１６はビットライン等化回路１１４と類似のもで良い。ビットライン等化回路１１４は一般にビットライン（例えばＢＬ）とビットラインバー（例えばＢＬＢ）の間に設けられる。等化回路１１４は交差結合静ビットライン負荷と共に設けても良い。トランジスタＩ９２およびＩ８０は一般に交差結合され、電流消費を無く（または低減）している。
【００２０】
ビットライン等化回路１１４は一般に入力１８０で等化信号（例えばＥＱＢ）を、入力１８２でビットラインＢＬを、入力１８４でビットラインバーＢＬＢを、入力１８６でブロック電流電圧（例えばＶｃｃｘ）を受信する。信号ＥＱＢはアドレス遷移検出信号（例えばＡＴＤＢＧ）および／またはブロックイネーブル信号（例えばＢＬＫＳＡ）（図示せず）で良い。ビットライン等化回路１１４は等化されたビットライン（例えばＢＬ）を出力１８２に与えることができる。ビットライン等化回路１１４は等化されたビットラインバー（例えばＢＬＢ）を出力１８４に与えることができる。ビットライン等化回路は等化されたビットラインＢＬおよびＢＬＢをビットラインＢＬ、ビットラインバーＢＬＢ、信号ＥＱＢおよびブロック電圧源Ｖｃｃｘに応答して与えることができる。
【００２１】
回路１００によるデータの読み書きは信号ＥＱＢに従って行うことができる。信号ＥＱＢはビットライン等化回路１１４および１１６に対してビットラインＢＬおよびビットラインバーＢＬＢを所定長のパルス（例えばｐ）の間に等化させることができる。パルスｐの長さは信号ＥＱＢによって決めることができる。一旦ビットラインＢＬおよびビットラインバーＢＬＢが等化されると、等化されたビットラインＢＬおよび等化されたビットラインバーＢＬＢは第１および第２の複数群、群０Ｗ〜群１５Ｗおよび群０Ｅ〜１５Ｅのブロック０〜ブロック７からのアドレスされたブロックのメモリセルに接続することができる。ビットラインＢＬおよびビットラインバーＢＬＢは、各アドレスおよび／またはデータの遷移後で、各書き込みサイクル終了時にブロック電圧Ｖｃｃｘに等化できる。読み書き終了後にそのビットラインＢＬおよびビットラインバーＢＬＢは一般に完全にはずされる。はずされたビットラインＢＬおよびはずされたビットラインバーＢＬＢは一般にそれ以後電流を引き込まない。更に、信号ＥＱＢは一般に第１および第２の複数群、群０Ｗ〜群１５Ｗおよび群０Ｅ〜１５Ｅ内の作動ブロックにおいてのみ有効であり、これによって電流が節減できる。
【００２２】
図６を参照すると、本発明と共に実施することができるセンスアンプ１９２が示されている。このセンスアンプ１９２は１つの信号（例えばＢＬＫＢＦＵＳＥ）に応答して当該ブロックに電力を供給することができる。センスアンプ１９２は更に、冗長ブロック１２８ａ〜１２８ｎおよび１３０ａ〜１３０ｎがアクセスされたとき、これらのブロックに電力を供給することができる。センスアンプ１９２は一例として回路１００のあらゆるセル列（例えばあらゆるビットライン対におけるビットラインＢＬおよびビットラインバーＢＬＢ）に対して設けることができる。
【００２３】
図７を参照すると、アドレス遷移検出（ＡＴＤ）パス回路１２２の一例が示されている。アドレス遷移回路１２２は一般にロジックブロック（または回路）２００、ロジックブロック（または回路）２０２、ロジックブロック（または回路）２０４、ロジックブロック（または回路）２０６、ロジックブロック（または回路）２０８、ロジックブロック（または回路）２１０およびロジックブロック（または回路）２１２を備える。ロジックブロック（または回路）２００、２０２、２０４および２０６は特定の実施基準に合致させるためにゲート（図８ａおよび８ｂ参照）またはその他のタイプの回路で与えることができる。ロジックブロック（または回路）２００、２０２、２０４および２０６はそれぞれ組み合わせブロック（または回路）２０１ａ〜２０１ｎおよび組み合わせブロック（または回路）２０３ａ〜２０３ｎを備える。組み合わせ回路２０１ａ〜２０１ｎおよび２０３ａ〜２０３ｎは特定の実施基準に合致させるためにａｔｄｃｏｍｂ回路、ｄｔｄｃｏｍｂ回路またはその他のタイプの回路として与えることができる。
【００２４】
ロジックブロック２００は信号（例えばＡＴＤ１’）を出力２１３に、また信号（例えばＤＴＤ１’）を出力２１５に与えることができる。ａｔｄｃｏｍｂ回路２０１ａは回路２００の入力２１４に受信した複数の信号（例えばアドレス遷移検出）に応答して信号ＡＴＤ１’を与えることができる。ｄｔｄｃｏｍｂ回路２０３は入力２１６に受信した複数の信号（例えばＤＴＤ１）に応答して信号ＤＴＤ１’を与えることができる。
【００２５】
回路２０２は信号（例えばＡＴＤ２’）を出力２１７に、また信号（例えばＤＴＤ２’）を出力２１９に与えることができる。ａｔｄｃｏｍｂ２０１ｂは回路２０２の入力２１８に受信した１つまたはそれ以上の信号（例えばＡＴＤ２）に応答して信号ＡＴＤ２’を与えることができる。ｄｔｄｃｏｍｂ回路２０３ｂは回路２０２の入力２２０に受信した複数の信号（例えばＤＴＤ２）に応答して信号ＤＴＤ２’を与えることができる。
【００２６】
信号ＡＴＤ１’、信号ＤＴＤ１’、信号ＡＴＤ２’、信号ＤＴＤ２’、制御信号（例えばＣＥＷ）および信号（例えばＡＴＤＥ）は複数の入力２２２ａ〜２２２ｎからロジック回路２０８に与えることができる。このロジック回路２０８は特定の実施基準に合致させるために西側制御ロジック回路（例えば西側のブロックを制御できる回路）またはその他のタイプのロジック回路として設けることができる。西側制御ロジック回路２０８は信号（例えばＡＴＤＷ）を出力２２４に、また信号（例えばＡＴＤＢＷ）を出力２２６に与えることができる。
【００２７】
回路２０４は信号（例えばＡＴＤ３’）を出力２２７に、また信号（例えばＤＴＤ３’）を出力２２９に与えることができる。ａｔｄｃｏｍｂ回路２０１ｃは回路２０４の入力２２８に受信した１つまたはそれ以上の信号（例えばＡＴＤ３）に応答して信号ＡＴＤ３’を与えることができる。ｄｔｄｃｏｍｂ回路２０３ｃは回路２０４の入力２３０に受信した１つまたはそれ以上の信号（例えばＤＴＤ３）に応答して信号ＤＴＤ３’を与えることができる。
【００２８】
回路２０６は信号（例えばＡＴＤ４’）を出力２３１に、また信号（例えばＤＴＤ４’）を出力２３３に与えることができる。ａｔｄｃｏｍｂ回路２０１ｎは回路２０６の入力２３２に受信した１つまたはそれ以上の信号（例えばＡＴＤ４）に応答して信号ＡＴＤ４’を与えることができる。ｄｔｄｃｏｍｂ回路２０３ｎは回路２０６の入力２３４に受信した複数の信号（例えばＤＴＤ４）に応答して信号ＤＴＤ４’を与えることができる。信号ＡＴＤ１〜ＡＴＤ４および信号ＤＴＤ１〜ＤＴＤ４は一般に回路１００におけるアドレスの線路−線路間スイッチングまたはデータ入力によって生成される。
【００２９】
信号ＡＴＤ３’、信号ＤＴＤ３’、信号ＡＴＤ４’、信号ＤＴＤ４’、制御信号（例えばＣＥＥ）および信号ＡＴＤＷは複数の入力２３６ａ〜２３６ｎからロジック回路２１０に与えることができる。このロジック回路２１０は特定の実施基準に合致させるために東側制御ロジック回路（例えば東側のブロックを制御できるロジック回路）またはその他のタイプのロジック回路として設けることができる。東側制御ロジック回路２１０は信号ＡＴＤＥを出力２３８に、また信号（例えばＡＴＤＢＥ）を出力２４０に与えることができる。
【００３０】
信号ＡＴＤＷおよび信号ＡＴＤＥはそれぞれ入力２４２および２４４から中央ロジック回路２１２に与えることができる。中央ロジック回路２１２は信号ＡＴＤＷおよび信号ＡＴＤＥに応答して信号ＡＴＤＧを出力２４６に与えることができる。信号ＡＴＤＧはビットライン等化回路１１４および１１６（図１に示す）を駆動することができる。単一の信号ＡＴＤＧを使用することによって、回路１００は線路−線路間をスイッチングするビットライン数を最小にして電流を節減できる。等化信号ＥＱＢを生成するために、信号ＡＴＤＢＷおよび信号ＡＴＤＢＥは信号ＢＬＫＳＡと共に用いることができる。
【００３１】
図８（ａ）〜８（ｂ）を参照すると、図７のａｔｄｃｏｍｂ回路２０１ａ〜２０１ｎおよび／またはｄｔｄｃｏｍｂ回路２０３ａ〜２０３ｎを設けるために使用される回路の例が示されている。一例としては、図８（ａ）の回路がａｔｄｃｏｍｂ回路２０１であろう。ａｔｄｃｏｍｂ回路２０１ａは入力２５２に受信した複数の「アドレス遷移検出」信号に応答して信号ＡＴＤ１’を出力２５０に与えることができる。ａｔｄｃｏｍｂ回路２０１ａは複数のゲート２６０ａ〜２６０ｎを備える。ゲート２６０ａ〜２６０ｎは入力２５２と出力２５０の間に接続される。ゲート２６０ａ〜２６０ｎは一例ではＮＯＲゲートとＮＡＮＤゲートで与えることができる。しかし、特定の実施基準に合致させるためにその他のタイプのゲート構成も実施できる。ａｔｄｃｏｍｂ回路２０１ａ〜２０１ｎおよびｄｔｄｃｏｍｂ回路２０３ａ〜２０３ｎ内にロジックゲート２６０ａ〜２６０ｎを設けることによって、回路１００内でのクローバー状態を回避できる。
【００３２】
図８（ｂ）の回路は補足的ａｔｄ／ｄｔｄｃｏｍｂ回路２７０を示している。ａｔｄ／ｄｔｄｃｏｍｂ回路２７０は信号（例えばＡＴＤ／ＤＴＤ）を出力２７２に与えることができる。ａｔｄ／ｄｔｄｃｏｍｂ回路２７０は複数の入力２７４ａ〜２７４ｎに受信した複数の信号（例えばＮａ〜Ｎｎ）に応答して信号ＡＴＤ／ＤＴＤを与えることができる。ａｔｄ／ｄｔｄｃｏｍｂ回路２７０は複数のインバータ２７６ａ〜２７６ｎを備える。インバータ２７６ｃ〜２７６ｎは入力２７４ａ〜２７４ｎと複数のトランジスタ２７７ａ〜２７７ｎの間に接続される。トランジスタ２７７ａ〜２７７ｎのソースとドレインの接続はインバータ２７６ａ〜２７６ｂとグランドの間で直列に接続される。複数のトランジスタ２７９ａ〜２７９ｎもインバータ２７６ａ〜２７６ｂとグランドの間で接続される。トランジスタ２７９ａ〜２７９ｎのドレイン端子は互いに接続される。トランジスタ２７９ａ〜２７９ｎのソース端子はグランドに接続される。トランジスタ２７９ａのドレイン端子はインバータ２８１を通して出力２７２に信号ＡＴＤ／ＤＴＤを与えることができる。ａｔｄ／ｄｔｄｃｏｍｂ回路２７０は図８（ａ）のａｔｄｃｏｍｂ回路よりも多数の入力信号を受け入れることができる。
【００３３】
図９を参照すると図７の西側制御ロジック回路の回路図が示されている。西側制御ロジック回路は信号ＡＤＴＷを出力２２４に、また信号ＡＴＤＢＷを出力２２６に与えることができる。西側制御ロジック回路２０８は入力２２２ａ〜２２２ｎに受信した複数の信号に応答して信号ＡＴＤＷおよび信号ＡＴＤＢＷを与えることができる。西側制御ロジック回路２０８は入力２２２ａに制御信号ＣＥＷを、入力２２２ｂに信号ＡＴＤＥを、入力２２２ｃに信号ＡＴＤ１’を、入力２２２ｄに信号ＡＴＤ２’を、入力２２２ｅに信号ＤＴＤ１’を、入力２２２ｎに信号ＤＴＤ２’を受信できる。
【００３４】
西側制御ロジック回路２０８は複数のゲート２７８ａ〜２７８ｎと複数のインバータ２８０ａ〜２８０ｎで構成できる。ゲート２７８ａ〜２７８ｎとインバータ２８０ａ〜２８０ｎは入力２２２ａ〜２２２ｎと出力２２４および２２６の間に接続される。東側制御ロジック回路２１０は西側制御ロジック回路２０８と類似のものでよい。東側制御ロジック回路２１０は信号ＡＤＴＥを出力２３８に、また信号ＡＴＤＢＥを出力２４０に与えることができる。東側制御ロジック回路２１０は入力２３６ａ〜２３６ｎに受信した複数の信号に応答して信号ＡＴＤＥおよび信号ＡＴＤＢＥを与えることができる。東側制御ロジック回路２１０は入力２３６ａに制御信号ＣＥＥを、入力２３６ｂに信号ＡＴＤＷを、入力２３６ｃに信号ＡＴＤ３’を、入力２３６ｄに信号ＡＴＤ４’を、入力２３６ｅに信号ＤＴＤ３’を、入力２３６ｎに信号ＤＴＤ４’を受信することができる。
【００３５】
図１０を参照すると図７の中央ロジック回路２１２の回路図が示されている。中央ロジック回路２１２は入力２４２に受信した信号ＡＴＤＷと入力２４４に受信した信号ＡＴＤＥに応答して信号ＡＴＤＧを出力２４６に与えることができる。中央ロジック回路２１２はゲート２９０、インバータ２９２およびインバータ２９４で構成できる。ゲート２９０は一例ではＮＯＲゲートとして与えることができる。しかし、特定の実施基準に合致させるためにその他のタイプのロジックゲートを与えても良い。ゲート２９０は信号ＡＴＤＥを入力Ｐに、信号ＡＴＤＷを入力Ｎに受信することができる。インバータ２９２および２９４はゲート２９０と出力２４６の間に接続される。ロジックゲートをＡＴＤパス内に設けることによって、回路１００内でのクローバー状態を回避でき、ＤＣ電流消費を最小にすることができる。
【００３６】
提案されたアーキテクチャは回路１００で使用されているＤＣおよびＡＣ電力を最小にする。回路１００は２つの異なったアプローチの利点を最大にすることができる。第１のアプローチはＤＣ電流消費を最小化または排除することができる。第２のアプローチはＡＣ電流消費を最小化することができる。最小のＤＣ消費を達成するために様々な新しい回路が実現された。ＡＣ電流消費を低減するために一般に線路−線路間スイッチングの合計キャパシタンスを最小にする。更に不必要なスイッチングを避けることによってＡＣ電流消費を低減することもできる。
【００３７】
一例では回路１００は２メガメモリとして実施できる。２メガメモリ１００はビットライン等化回路１１４および１１６を制御する単一のＡＴＤ等化信号ＡＴＤＧを有する。しかし他の例では回路１００は４メガメモリとして実施できる。４メガメモリ１００はアレイの１／３および２／３に対応する２つのＡＴＤ等化信号を設けることができる。この２つのＡＴＤ等化信号はビットラインの長さ（２倍の長さ）が増大したために設けられるものである。このほかのサイズのメモリ装置も同様の数のＡＴＤ回路で実施できる。
【００３８】
回路１００は（ｉ）ゼロ待機電流入力バッファ、（ｉｉ）交差結合静ビットライン負荷ＢＬおよびＢＬＢ、（ｉｉｉ）線路−線路間移行ビットラインＢＬおよびＢＬＢによって小電力化されたセンスアンプ、および／または（ｉｖ）クローバー状態を回避することができるゲートベースのアドレススキュー自己タイミング型ＡＴＤパス１１３を設けることによってＤＣ電流消費を本質的にゼロにすることができるものである。
【００３９】
回路１００は、（ｉ）第１および第２の複数群、群０Ｗ〜１５Ｗおよび群０Ｅ〜１５Ｅをブロックと行のみに編成して列アドレスを用いないようにし（図１に示したように）、（ｉｉ）非アクセス列のターンオン／等化のための列アドレスラインと回路を除去し、および／または（ｉｉｉ）ある瞬間に作動可能なセル数を最小に、例えばブロック当たり１６セルにすることによってＡＣ電流を最小にすることができる。
【００４０】
次の表１は本発明によって提供できる電力の節減を示すものである。
【００４１】
【表１】
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【００４２】
セル様のサブワードライン（ＳＷＬ）ドライバ１６４および１６６はそれぞれ第１および第２の複数群、群０Ｗ〜群１５Ｗおよび群０Ｅ〜群１５Ｅの内部に設けられる。サブワードラインドライバは第１および第２の複数群、群０Ｗ〜群１５Ｗおよび群０Ｅ〜群１５Ｅの各ブロック０〜７の各行に対して設けられる。単一終端型バス１４４、１４６、１４８および１５０は一般にブロックアドレスパス、ローカルおよびグローバルデータ出力パスおよびデータ入力パスに関して周辺で使用される。ドライバ／回路（図示せず）に先行する図６のセンスアンプ１９２は単一終端型Ｑバス１４４および／または１４６を駆動することができる。グローバルＱデータバス１４８および／または１５０上のデータは、第１および第２の複数群、群０Ｗ〜１５Ｗおよび／または群０Ｅ〜１５Ｅの新しい群を選択する際データ出力パスのグリッチングを回避できる全ての切り離された群上のローカルＱバスにフィードバックされる。等化回路１１４および１１６を駆動する信号ＡＴＤＧは回路１００の中間に置かれた回路によって生成することができる。ブロック電流Ｖｃｃｘは電源電圧Ｖｃｃから切り離されて待機モードでの電流消費に対する故障ブロックの寄与を排除する。
【００４３】
本発明は特に携帯電話、ポケットベル、ノートブック／パームトップのコンピュータ等バッテリ動作の装置に適用可能である。
【００４４】
本発明について特にその好適な実施態様を参照して示し、説明してきたが、当業者には本発明の精神および範囲から逸脱することなく形式上および詳細上の様々な変更がなされ得ることが理解されるであろう。
【図面の簡単な説明】
【図１】  本発明の好適な実施態様のブロック図である。
【図２】  図１の回路の１群のブロック図である。
【図３】  図２の回路のブロック構成のブロック図である。
【図４】  図３の回路のブロック構成のより詳細なブロック図である。
【図５】  図１のビットライン等価回路の図である。
【図６】  本発明と共に使用可能なセンスアンプの図である。
【図７】  図１のアドレス遷移検出組み合わせ回路の詳細なブロック図である。
【図８ａ】  図７の回路の詳細な回路図である。
【図８ｂ】  図７の回路の詳細な回路図である。
【図９】  図７の制御回路の詳細な回路図である。
【図１０】  図７の別の制御回路の詳細な回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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