(57)【特許請求の範囲】
【請求項１】
各対間に容量性負荷を有する複数の行電極対と、前記行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを映像信号に応じて階調駆動する駆動方法であって、
前記映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、前記サブフィールド各々において、
前記映像信号に対応して前記プラズマディスプレイパネルの放電セル各々について発光セル及び非発光セルのうちのいずれか一方を示す画素データを作成し、走査パルスを前記複数の行電極対のうちの一方の行電極に順次印加すると共に前記走査パルスに同期して前記画素データに対応した画素データパルスを前記列電極に印加して前記放電セル各々を前記画素データに対応した発光セル及び非発光セルのうちのいずれか一方の状態にせしめる選択消去放電方式の画素データ書込行程と、
前記画素データ書込行程にて発光セルの状態となった放電セルのみに維持放電を生じさせるべく維持パルスを前記サブフィールド各々の重み付けに対応した回数だけ前記複数の行電極対のうちの他方の行電極各々と前記一方の行電極各々とにその順に交互に印加する発光維持行程と、を実行し、
前記画素データ書込行程にて前記一方の行電極に印加される前記走査パルスの幅は時間的に前に位置するサブフィールドほどより大きくされ、
前記発光維持行程にて前記他方の行電極各々及び一方の行電極各々に交互に印加される前記維持パルス各々のうちの前記他方の行電極各々に最初に印加される第１維持パルスだけにその第１維持パルスと同時に、前記列電極各々に前記第１維持パルスと同一極性のアドレスパルスを印加し、前記第１維持パルスのパルス幅は、同一のサブフィールド内でそれ以降に印加される維持パルス各々のパルス幅に比べて大きく、
前記第１維持パルスと同時に前記第１維持パルスと同極性でかつ前記第1維持パルスのパルス幅より狭いパルス幅の放電抑制パルスを前記一方の行電極各々に印加することを特徴とする駆動方法。
【請求項２】
前記放電抑制パルスの電圧値は、前記維持パルスの電圧値より小さいことを特徴とする請求項１記載の駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネルを駆動する駆動方法に関する。
【０００２】
【従来の技術】
近年、表示装置の大画面化にともない薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの１つとして着目されている。
図１は、プラズマディスプレイパネルと、これを駆動する駆動装置とからなるプラズマディスプレイ装置の概略構成を示している。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、データ電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、一対の行電極Ｘi(1≦i≦n)及びＹi(1≦i≦n)にてＰＤＰにおける表示ラインを担っている。これら列電極Ｄと、行電極Ｘ及びＹは、放電ガスの封入された放電空間を挟んで互いに対向して配置されており、この放電空間を含む各行電極対と列電極との交差部に１画素に対応した放電セルが形成される構造となっている。
【０００４】
ここで、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の２つの状態のみを取りうる。すなわち、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度のみを表現するのである。
そこで、駆動装置１００は、このようなＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を行う。サブフィールド法では、入力された映像信号を各画素毎に対応した例えば４ビットの画素データに変換し、かかる画素データのビット桁各々に対応させて１フィールドの表示期間を図２に示されるように、４個のサブフィールドＳＦ１〜ＳＦ４に分割する。尚、各サブフィールドには、図２中に記述されているが如く、各サブフィールドの重み付けに対応した発光回数(又は発光期間)が割り当てられている。
【０００５】
図３は、駆動装置１００が、図２に示された各サブフィールド内において上記ＰＤＰ１０の行電極対及び列電極に印加する各種駆動パルスと、その印加タイミングを示している。
図３に示されるように、駆動装置１００は、先ず、正極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn、負極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは"発光セル"の状態に初期化される(一斉リセット行程Ｒc)。
【０００６】
次に、駆動装置１００は、４ビットの上記画素データにおける各ビット桁をサブフィールドＳＦ１〜ＳＦ４毎に分離し、そのビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗcでは、駆動装置１００は、上記画素データの第１ビットの論理レベルに応じたパルス電圧を有する画素データパルスを生成する。この際、駆動装置１００は、この第１ビット目の論理レベルが"１"である場合には高電圧のパルス電圧を有する画素データパルスを生成する一方、"０"である場合には低電圧(０ボルト)のパルス電圧を有する画素データパルスを生成する。そして、駆動装置１００は、かかる画素データパルスを、第１〜第ｎ表示ライン各々に対応した１表示ライン分毎の画素データパルス群ＤＰ1〜ＤＰnとして、図３に示されるように順次、列電極Ｄ1〜Ｄmに印加して行く。更に、駆動装置１００は、各画素データパルス群ＤＰの印加タイミングに同期して図３に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された"列"との交差部の放電セルのみに放電(選択消去放電)が生じて、その放電セル内に形成されていた壁電荷が消滅する。これにより、上記一斉リセット行程Ｒｃにおいて"発光セル"の状態に初期化された放電セルは、"非発光セル"の状態に推移する。一方、走査パルスＳＰが印加されながらも低電圧の画素データパルスが印加された放電セルには上記選択消去放電は生起されず、上記一斉リセット行程Ｒcにて初期化された状態、つまり"発光セル"の状態が保持される。すなわち、ＰＤＰ１０における各放電セルは、入力映像信号に対応した画素データに応じて、"発光セル"又は"非発光セル"のいずれか一方の状態に設定されるのである(画素データ書込行程Ｗc)。
【０００７】
次に、駆動装置１００は、図３に示されるが如き維持パルスＩＰX及びＩＰYを交互に繰り返し行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに印加する。尚、サブフィールドＳＦ１〜ＳＦ４各々の発光維持行程Ｉcで印加すべき維持パルスＩＰX及びＩＰYの回数(又は、印加しつづける期間)は、サブフィールドＳＦ１の発光維持期間Ｉcでの回数を"１"とした場合、図２に示されているように、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
である。
【０００８】
この際、その放電空間内に壁電荷が残留している放電セル、つまり"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが印加される度に放電(維持放電)する。すなわち、上記画素データ書込行程Ｗcにおいて選択消去放電の生起されなかった放電セルのみが、上述した如く各サブフィールドに割り当てられている回数分だけ上記維持放電に伴う発光を繰り返し、その発光状態を維持するのである(発光維持行程Ｉc)。
【０００９】
そして、最後に駆動装置１００は、図３に示されるが如き消去パルスＥＰを行電極Ｙ1〜Ｙnに同時印加する。かかる消去パルスＥＰの印加により、ＰＤＰ１０の全ての放電セルで消去放電が生起され、その放電セル内に残存していた壁電荷が消滅する(消去行程Ｅ)。
上記一斉リセット行程Ｒc、画素データ書込行程Ｗc、発光維持行程Ｉc、及び消去行程Ｅなる一連の動作を、図２に示されるサブフィールドＳＦ１〜ＳＦ４各々において実行する。かかる駆動によれば、１フィールドの表示期間を通して、入力映像信号の輝度レベルに対応した回数だけ維持放電に伴う発光が為され、視覚的にはその発光回数に応じた中間輝度が感じられるようになる。この際、図２に示されるが如き４つのサブフィールドＳＦ１〜ＳＦ４に基づく階調駆動によれば、"０"〜"１５"なる中間輝度を１６段階で表現(１６階調)することが可能となる。
【００１０】
【発明が解決しようとする課題】
かかるサブフィールド法を用いた表示装置においては、ＰＤＰの累積発光時間が長くなると列電極と行電極との間の放電が生じ易い状態となる。このような状態で、発光維持行程において維持パルスが行電極に印加されたとき、非発光セルの状態に設定された放電セルにおいて、列電極と行電極との間に放電が生じ、それが行電極間の誤放電発光を招来する可能性がある。
【００１１】
そこで、本発明の目的は、発光維持行程における行電極間の誤放電発光を防止して高品質な画像表示を行うことができるプラズマディスプレイパネルの駆動方法を提供することである。
【００１２】
本発明のプラズマディスプレイパネルの駆動方法は、各対間に容量性負荷を有する複数の行電極対と、行電極対に交差して配列されており各交差部にて放電セルを形成する複数の列電極とを有するプラズマディスプレイパネルを映像信号に応じて階調駆動する駆動方法であって、映像信号における１フィールドの表示期間を複数のサブフィールドで構成し、サブフィールド各々において、映像信号に対応してプラズマディスプレイパネルの放電セル各々について発光セル及び非発光セルのうちのいずれか一方を示す画素データを作成し、走査パルスを複数の行電極対のうちの一方の行電極に順次印加すると共に走査パルスに同期して画素データに対応した画素データパルスを列電極に印加して放電セル各々を画素データに対応した発光セル及び非発光セルのうちのいずれか一方の状態にせしめる選択消去放電方式の画素データ書込行程と、画素データ書込行程にて発光セルの状態となった放電セルのみに維持放電を生じさせるべく維持パルスをサブフィールド各々の重み付けに対応した回数だけ複数の行電極対のうちの他方の行電極各々と一方の行電極各々とにその順に交互に印加する発光維持行程と、を実行し、前記画素データ書込行程にて前記一方の行電極に印加される前記走査パルスの幅は時間的に前に位置するサブフィールドほどより大きくされ、発光維持行程にて他方の行電極各々及び一方の行電極各々に交互に印加される維持パルス各々のうちの他方の行電極各々に最初に印加される第１維持パルスだけにその第１維持パルスと同時に、列電極各々に第１維持パルスと同一極性のアドレスパルスを印加し、第１維持パルスのパルス幅は、同一のサブフィールド内でそれ以降に印加される維持パルス各々のパルス幅に比べて大きく、前記第１維持パルスと同時に前記第１維持パルスと同極性でかつ前記第1維持パルスのパルス幅より狭いパルス幅の放電抑制パルスを前記一方の行電極各々に印加することを特徴としている。
【００１４】
【発明の実施の形態】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図４は、本発明の駆動方法を適用した表示装置の概略構成を示している。
この表示装置は図４に示されるように、Ａ／Ｄ変換器１、駆動制御回路２、データ変換回路３０、メモリ４、ＰＤＰ（プラズマディスプレイパネル）１０、アドレスドライバ６、第１及び第２サスティンドライバ７，８を備えている。
【００１５】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ(入力画素データ)Ｄに変換し、これをデータ変換回路３０に供給する。
駆動制御回路２は、入力映像信号中の水平及び垂直同期信号に同期して、Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１６】
データ変換回路３０は、かかる８ビットの画素データＤを、１４ビットの変換画素データ(表示画素データ)ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ11〜ＨＤnmを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００１７】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに夫々印加する。
ＰＤＰ１０は、アドレス電極としての列電極Ｄ1〜Ｄmと、これら列電極と直交して配列されている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及びＹnである。行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて画素を担う放電セルが形成される構造となっている。
【００１８】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する。
かかる表示装置においては、駆動制御回路２から供給されるタイミング信号に応じてＰＤＰ１０に対する駆動が、図５に示されるように、１フィールドの表示期間を、１４個のサブフィールドＳＦ１〜ＳＦ１４に分割して行なわれる。
【００１９】
図６は、かかるデータ変換回路３０の内部構成を示している。データ変換回路３０は図６に示されるように、ＡＢＬ(自動輝度制御)回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４を備えている。
ＡＢＬ回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤBLを第１データ変換回路３２に供給する。
【００２０】
かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。よって、ＡＢＬ回路３１は、画素データ（入力画素データ）Ｄに逆ガンマ補正を施し、この際得られた逆ガンマ変換画素データの平均輝度に応じて画素データＤの輝度レベルを自動調整するように構成されている。これにより、輝度調整による表示品質の劣化を防止するのである。
【００２１】
図７は、かかるＡＢＬ回路３１の内部構成を示している。
図７において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤBLを出力する。データ変換回路３１２は、かかる輝度調整画素データＤBLを図８に示されるが如き非線形特性からなる逆ガンマ特性(Y=X2.2）にて変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、データ変換回路３１２にて、輝度調整画素データＤBLに対して逆ガンマ補正を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。
【００２２】
平均輝度検出回路３１１は、各サブフィールドでの発光期間（発光回数）を指定するために、例えば、図９に示されるが如き第１モード及び第２モードの中から、上述の如く求めた平均輝度に応じた輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。この際、駆動制御回路２は、図５に示されるサブフィールドＳＦ１〜ＳＦ１４各々の維持発光行程Ｉｃにおいて発光維持する期間、すなわち、各維持発光行程Ｉｃ内において印加される維持パルスの数を、図９に示されるが如き輝度モード信号ＬＣにて指定されたモード毎の発光回数比に従って設定する。すなわち、入力画素データＤの平均輝度レベルが所定値未満では、第１モードに設定され、平均輝度レベルが所定値以上になったとき各サブフィールドの発光回数が第１モードの場合よりも少ない第２モードに切り換わり、自動的に輝度が制限される。
【００２３】
また、平均輝度検出回路３１１は、逆ガンマ変換画素データＤｒからその平均輝度を求めてレベル調整回路３１０に供給する。
図６における第１データ変換回路３２は、図１０に示されるが如き変換特性に基づいて２５６階調（８ビット）の輝度調整画素データＤBLを１４×１６／２５５（２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤpに変換して多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の輝度調整画素データＤBLがかかる変換特性に基づく変換テーブルに従って変換される。すなわち、この変換特性は、入力画素データのビット数 、多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤBLを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止することができる。
【００２４】
なお、下位ビット群は切り捨てられるので階調数が減少することになるが、その階調数の減少分は、多階調化処理回路３３の動作により擬似的に得られるようにしている。
図１１は、駆動制御回路２から供給された各種タイミング信号に応じて、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに夫々印加する各種駆動パルスの印加タイミング(１フィールド内での)を示している。
【００２５】
図１１において、先ず、サブフィールドＳＦ１のみにおいて実行する一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、図に示されるが如き負極性のリセットパルスＲＰx及び正極性のリセットパルスＲＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに同時に印加する。これらリセットパルスＲＰx及びＲＰYの印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。これにより、ＰＤＰ１０における全ての放電セルは、一旦、"発光セル"に初期設定される。
【００２６】
次に、各サブフィールドでの画素データ書込行程Ｗｃにおいて、アドレスドライバ６は、上述した如くメモリから供給されたＤＢ１11〜ＤＢ１nm，……，ＤＢ1411〜ＤＢ14nm各々から、その論理レベルに対応した電圧を有する画素データパルス群ＤＢ１11〜ＤＢ１nm，……，ＤＢ1411〜ＤＢ14nmを生成する。アドレスドライバ６は、これら画素データパルス群ＤＢ１11〜ＤＢ１nm，……，ＤＢ1411〜ＤＢ14nm各々を、サブフィールドＳＦ１〜ＳＦ１４に夫々割り当て、各サブフィールド毎にこれを１行分づつ順次列電極Ｄ1〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、先ず、上記ＤＢ１11〜ＤＢ１nmの内から第１行目に対応した分、つまりＤＢ１11〜ＤＢ１1mを抽出し、これらＤＢ１11〜ＤＢ１1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１1を生成して列電極Ｄ1〜Ｄmに印加する。次に、ＤＢ１11〜ＤＢ１nmの第２行目に対応したＤＢ１21〜ＤＢ１2mを抽出し、これらＤＢ１21〜ＤＢ１2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１2を生成して列電極Ｄ1〜Ｄmに同時印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、１行分毎の画素データパルス群ＤＰ１3〜ＤＰ１nを順次列電極Ｄ1-mに印加して行くのである。尚、アドレスドライバ６は、ＤＢ１の論理レベルが例えば"１"である場合には高電圧の画素データパルスを生成し、ＤＢ１の論理レベルが"０"である場合には低電圧(０ボルト)の画素データパルスを生成するものとする。又、サブフィールドＳＦ２の画素データ書込行程Ｗｃでは、先ず、上記ＤＢ２11〜ＤＢ２nmの内から第１行目に対応した分、つまりＤＢ２11〜ＤＢ２1mを抽出し、これらＤＢ２11〜ＤＢ２1m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２1を生成して列電極Ｄ1〜Ｄmに印加する。次に、ＤＢ２11〜ＤＢ２nmの第２行目に対応したＤＢ２21〜ＤＢ２2mを抽出し、これらＤＢ２21〜ＤＢ２2m各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２2を生成して列電極Ｄ1〜Ｄmに印加する。以下、同様にして、サブフィールドＳＦ２の画素データ書込行程Ｗｃでは、１行分毎の画素データパルス群ＤＰ２3〜ＤＰ２nを順次列電極Ｄ1〜Ｄmに印加して行くのである。
【００２７】
アドレスドライバ６は、サブフィールドＳＦ３〜ＳＦ１４各々の画素データ書込行程Ｗｃにおいても前述した方法と同様に、ＤＢ３11〜ＤＢ３nm，……，ＤＢ1411〜ＤＢ14nm各々から画素データパルス群ＤＰ３1〜ＤＰ３n，……，ＤＰ１４1〜ＤＰ１４nを生成し、これらを１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。
【００２８】
ここで、第２サスティンドライバ８は、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図１１に示されるが如き負極性の走査パルスＳＰを発生してこれを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、一斉リセット行程Ｒｃにて"発光セル"の状態に初期化された放電セルは、"非発光セル"に推移する。尚、低電圧の画素データパルスが印加された"列"に形成されている放電セルでは放電が生起されず、一斉リセット行程Ｒｃにて初期化された状態、つまり"発光セル"の状態が維持される。
【００２９】
次に、各サブフィールドでの発光維持行程Ｉｃにおいては、第１サスティンドライバ７及び第２サスティンドライバ８は、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して、交互に正極性の維持パルスＩＰX及びＩＰYを印加する。尚、各サブフィールド内の発光維持行程Ｉcにおいて、これら維持パルスＩＰX及びＩＰYが印加される回数(期間)は、サブフィールドＳＦ毎に設定されている。例えば、図５に示されたサブフィールドＳＦ１〜ＳＦ１４において、サブフィールドＳＦ１での発光回数を"４"とした場合、ＳＦ１：４、ＳＦ２：１２、ＳＦ３：２０、ＳＦ４：３２、ＳＦ５：４０、ＳＦ６：５２、ＳＦ７：６４、ＳＦ８：７６、ＳＦ９：８８、ＳＦ10：１００、ＳＦ11：１１２、ＳＦ12：１２８、ＳＦ13：１４０、ＳＦ14：１５６なる回数(期間)の分だけ、各サブフィールド内の発光維持行程Ｉcにおいて、維持パルスＩＰX及びＩＰYを印加するのである。かかる維持パルスＩＰの印加により、画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち"発光セル"は、維持パルスＩＰX及びＩＰYが印加される度に維持放電し、各サブフィールド毎に割り当てられた回数(期間)分だけその放電発光状態を維持する。よって、サブフィールドＳＦ１の発光維持行程Ｉcによれば、入力映像信号の低輝度成分に対する発光表示が為され、一方、サブフィールドＳＦ１４の発光維持行程Ｉcによれば、高輝度成分に対する発光表示が為されるのである。
【００３０】
また、図１１に示されるが如く、最後尾のサブフィールドＳＦ１４のみにおいて実施する消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ1〜Ｄmの各々に印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが"非発光セル"になるのである。
【００３１】
図１２は、図１１に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示している。
図１２に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する(黒丸にて示す)。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す(白丸にて示す)。つまり、各放電セルは、１フィールド期間内において選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図５に示されるが如き発光期間比にて発光を継続するのである。
【００３２】
図１２に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示に関与していないにも拘わらず強い発光を伴う一斉リセット動作を図５及び図１１に示されるが如く、１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００３３】
また、１フィールド期間内において実施する選択消去放電は、図１２の黒丸にて示されるが如く最高でも１回なので、その消費電力を抑えることが可能となるのである。
更に、図１２に示されるように、１フィールド期間内において発光状態にある期間と、非発光状態となる期間とが互いに反転するような発光パターンは存在しないので、偽輪郭を抑制出来る。
【００３４】
また、上記した走査パルスＳＰについては、そのパルス幅がサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく設定されている。これは、次のような理由のためである。選択消去動作が行なわれるサブフィールドより前のサブフィールドが発光状態で十分に維持放電発光が繰り返されている場合（高輝度の場合）には、放電空間内に十分なプライミング粒子が存在して選択消去放電が確実に行なわれる。一方、選択消去動作が行なわれるサブフィールドの前に発光状態となるサブフィールドがない、或いは発光状態となるサブフィールドがあって少ない場合（サブフィールドＳＦ１又はＳＦ２にて選択消去放電が行なわれる低輝度の場合）には、維持放電発光の回数が少なく、放電空間内に十分なプライミング粒子が存在しない。このように放電空間内に十分なプライミング粒子が存在しない状態で選択消去動作のサブフィールドを迎えると、走査パルスＳＰを印加してから実際に選択消去放電が起きるまでに時間的な遅れが生じてしまい、選択消去放電が不安定となり、結果として維持放電期間において誤放電が生じ表示品質が低下する。そこで、走査パルスＳＰのパルス幅をサブフィールドＳＦ１〜ＳＦ１４の順のうちの時間的に前に位置するサブフィールドほど大きく、すなわち、１フィールド期間内の先頭のサブフィールドＳＦ１（第１群のサブフィールド）における走査パルスＳＰのパルス幅をサブフィールドＳＦ１に続くサブフィールドＳＦ２（第２群のサブフィールド）、サブフィールドＳＦ３（第３群のサブフィールド）、……、サブフィールドＳＦ１４（第１４群のサブフィールド）における走査パルスＳＰのパルス幅より大きく設定することにより、走査パルスＳＰの印加中に選択消去放電が必ず起きるようにすることができるので、選択消去動作の安定を確保することができる。
【００３５】
また、各同一サブフィールドの走査パルスＳＰのパルス幅は第１モードより第２モードの方が大となるように設定されている。これは、次のような理由のためである。上述のように、入力画素データＤの平均輝度レベルに応じて第１モード及び第２モードのいずれか一方を選択し、各同一サブフィールドにおける維持放電期間の発光回数（維持パルス数）を変更して輝度制御を行なう場合、入力画素データＤの平均輝度レベルが所定値以上になると第２モードに切り換わる。この第２モードでは、第１モードに比して各同一サブフィールドにおける維持放電発光の回数が減少するため、第１モードに比して維持放電発光により放電空間内に励起されるプライミング粒子が減少し、画素データ書込行程における選択消去放電が不安定となり、結果として維持放電期間において誤放電が生じ表示品質が低下する。そこで、第２モードにおける各サブフィールドの走査パルスＳＰのパルス幅を第１モードよりも長く設定する（すなわち、走査パルスＳＰのスキャンレートが長くなる）ことにより、走査パルスの印加期間中に選択消去放電が必ず起きるようにして選択消去動作の安定性を確保している。
【００３６】
第２データ変換回路３４は、かかる多階調化画素データＤSを図１３に示されるが如き変換テーブルに従って、サブフィールドＳＦ１〜ＳＦ１４各々に対応した第１〜第１４ビットからなる変換画素データ(表示画素データ)ＨＤに変換する。なお、多階調化画素データＤSは、８ビット（２５６階調）の入力画素データＤを第１データ変換に従って２２４／２２５にし、更に、例えば誤差拡散処理及びディザ処理の如き多階調化処理により、夫々２ビット分が圧縮されて、計４ビット（１５階調）のデータに変換されたものである。
【００３７】
ここで、変換画素データＨＤにおける第１〜第１４ビットの内、論理レベル"１"のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである。
ここで、ＰＤＰ１０の各放電セルに対応した変換画素データＨＤは、メモリ４を介してアドレスドライバ６に供給される。この際、１放電セルに対応した変換画素データＨＤの形態は、必ず図１３に示されるが如き１５パターンの内のいずれか１となる。アドレスドライバ６は、変換画素データＨＤ中の第１〜第１４ビット各々をサブフィールドＳＦ１〜１４各々に割り当て、そのビット論理が論理レベル"１"である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、選択消去放電が生起されるのである。
【００３８】
以上の如く、データ変換回路３０により８ビットの画素データＤは１４ビットの変換画素データＨＤに変換されて、図１３に示されるが如き１５段階の階調表示が実施されるようになるが、上述した如き多階調化処理回路３３の動作により、実際の視覚上における階調表現は２５６階調になる。
以上の如く、先ず、１フィールド期間内における先頭のサブフィールドのみにおいて全ての放電セルを発光セル(選択消去アドレス法を採用した場合)の状態に初期化する放電を生起させる。次に、いずれか１のサブフィールドでの画素データ書込行程のみにおいて、各放電セルを画素データに応じて非発光セル又は発光セルに設定する。更に、各サブフィールドでの発光維持行程では、発光セルのみをサブフィールドの重み付けに対応した発光期間だけ発光させるようにしている。かかる駆動方法によれば、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの先頭のサブフィールドから順に発光状態となり、一方、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの最後尾のサブフィールドから順に発光状態となる。
【００３９】
図１４は第１及び第２サスティンドライバ７，８の具体的構成を電極Ｘj及び電極Ｙjについて示している。電極Ｘjは電極Ｘ1〜Ｘnのうちの第ｊ行の電極であり、電極Ｙjは電極Ｙ1〜Ｙnのうちの第ｊ行の電極である。電極ＸjとＹjとの間はコンデンサＣ０として作用するようになっている。
第１サスティンドライバ７においては、２つの電源Ｂ１，Ｂ２が備えられている。電源Ｂ１は電圧Ｖs1（例えば、１７０Ｖ）を出力し、電源Ｂ２は電圧Ｖr1（例えば、１９０Ｖ）を出力する。電源Ｂ１の正端子はスイッチング素子Ｓ３を介して電極Ｘjへの接続ライン１１に接続され、負端子はアース接続されている。接続ライン１１とアースとの間にはスイッチング素子Ｓ４が接続されている他、スイッチング素子Ｓ１、ダイオードＤ１及びコイルＬ１からなる直列回路と、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２からなる直列回路とがコンデンサＣ１を共通にアース側に介して接続されている。なお、ダイオードＤ１はコンデンサＣ１側をアノードとしており、ダイオードＤ２はコンデンサＣ１側をカソードとして接続されている。また、電源Ｂ２の正端子はスイッチング素子Ｓ８及び抵抗Ｒ１を介して接続ライン１１に接続され、電源Ｂ２の負端子はアース接続されている。
【００４０】
第２サスティンドライバ８においては、４つの電源Ｂ３〜Ｂ６が備えられている。電源Ｂ３は電圧Ｖs1（例えば、１７０Ｖ）を出力し、電源Ｂ４は電圧Ｖr1（例えば、１９０Ｖ）を出力し、電源Ｂ５は電圧Ｖoff（例えば、１４０Ｖ）を出力し、電源Ｂ６は電圧Ｖh（例えば、１６０Ｖ、Ｖh＞Ｖoff）を出力する。電源Ｂ３の正端子はスイッチング素子Ｓ１３を介してスイッチング素子Ｓ１５への接続ライン１２に接続され、負端子はアース接続されている。接続ライン１２とアースとの間にはスイッチング素子Ｓ１４が接続されている他、スイッチング素子Ｓ１１、ダイオードＤ３及びコイルＬ４からなる直列回路と、コイルＬ４、ダイオードＤ４及びスイッチング素子Ｓ１２からなる直列回路とがコンデンサＣ２を共通にアース側に介して接続されている。なお、ダイオードＤ３はコンデンサＣ２側をアノードとしており、ダイオードＤ４はコンデンサＣ２側をカソードとして接続されている。
【００４１】
接続ライン１２はスイッチング素子Ｓ１５を介して電源Ｂ６の負端子への接続ライン１３に接続されている。電源Ｂ４，Ｂ５各々の正端子はアース接続され、負端子はスイッチング素子Ｓ１６、そして抵抗Ｒ２を介して接続ライン１３に接続されている。電源Ｂ５の負端子はスイッチング素子Ｓ１７を介して接続ライン１３に接続されている。
【００４２】
電源Ｂ６の正端子はスイッチング素子Ｓ２１を介して電極Ｙjへの接続ライン１４に接続され、接続ライン１３と接続された電源Ｂ６の負端子はスイッチング素子Ｓ２２を介して接続ライン１４に接続されている。スイッチング素子Ｓ２１にはダイオードＤ５が並列に接続され、またスイッチング素子Ｓ２２にはダイオードＤ６が並列に接続されている。ダイオードＤ５は接続ライン１４側をアノードとし、ダイオードＤ６は接続ライン１４側をカソードとして接続されている。
【００４３】
上記のスイッチング素子Ｓ１〜Ｓ４、Ｓ８、Ｓ１１〜Ｓ１７，２１及びＳ２２のオンオフは駆動制御回路２によって制御される。図１４の各スイッチング素子の矢印が制御回路２からの制御信号端子である。
なお、第２サスティンドライバ８において電源Ｂ３、スイッチング素子Ｓ１１〜Ｓ１５、コイルＬ３、Ｌ４、ダイオードＤ３、Ｄ４及びコンデンサＣ２がサスティンドライバ部を構成し、電源Ｂ４、抵抗Ｒ２及びスイッチング素子Ｓ１６がリセットドライバ部を構成し、残りの電源Ｂ５、Ｂ６、スイッチング素子Ｓ１３、Ｓ１７、Ｓ２１、Ｓ２２及びダイオードＤ５、Ｄ６がスキャンドライバ部を構成している。
【００４４】
次に、かかる構成の表示装置の動作について図１５のタイミングチャートを参照しつつ説明する。図１５のタイミングチャートは第１サブフィールドだけを示している。表示装置の動作はリセット期間（リセット行程）、アドレス期間（画素データ書込行程）及びサスティン期間（発光維持行程）からなる。
先ず、リセット期間になると、第１サスティンドライバ７のスイッチング素子Ｓ８がオンとなり、第２サスティンドライバ８のスイッチング素子Ｓ１６，Ｓ２２が共にオンとなる。その他のスイッチング素子はオフである。スイッチング素子Ｓ１６，Ｓ２２のオンにより電源Ｂ４の正端子からスイッチング素子Ｓ１６、抵抗Ｒ２及びスイッチング素子Ｓ２２を介して電極Ｙjに電流が流れ、またスイッチング素子Ｓ８のオンにより電極Ｘjから抵抗Ｒ１、スイッチング素子Ｓ８を介して電源Ｂ２の負端子に電流が流れ込む。電極Ｘjの電位はコンデンサＣ０と抵抗Ｒ１との時定数により徐々に低下してリセットパルスＲＰxとなり、電極Ｙjの電位はコンデンサＣ０と抵抗Ｒ２との時定数により徐々に上昇してリセットパルスＲＰyとなる。リセットパルスＲＰxは最終的に電圧−Ｖr1となり、リセットパルスＲＰyは最終的に電圧Ｖr1となる。このリセットパルスＲＰxは電極Ｘ1〜Ｘnの全てに同時に印加され、リセットパルスＲＰyも電極Ｙ1〜Ｙn毎に生成されて電極Ｙ1〜Ｙn全てに同時に印加される。
【００４５】
これらリセットパルスＲＰx及びＲＰyの同時印加により、ＰＤＰ１０の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される。
スイッチング素子Ｓ８，Ｓ１６はリセットパルスＲＰx及びＲＰyのレベルが飽和した後、リセット期間終了以前にオフとなる。また、この時点にスイッチング素子Ｓ４、Ｓ１４及びＳ１５がオンとなり、電極Ｘj及びＹjは共にアースされる。これによりリセットパルスＲＰx及びＲＰyは消滅する。
【００４６】
次に、アドレス期間が開始されると、スイッチング素子Ｓ１４、Ｓ１５及びＳ２２がオフとなり、スイッチング素子Ｓ１７がオンとなり、同時にスイッチング素子Ｓ２１がオンとなる。これにより、電源Ｂ６と電源Ｂ５とが直列接続された状態となるので、電源Ｂ６の正端子の電位はＶh−Ｖoffとなる。この正電位がスイッチング素子Ｓ２１を介して電極Ｙjに印加される。
【００４７】
アドレス期間においてアドレスドライバ６は映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスＤＰ1〜ＤＰnに変換し、これを１行分毎に、上記列電極Ｄ1〜Ｄmに順次印加する。図１５に示されるように電極Ｙj，Ｙj+1に対しては画素データパルスＤＰj，ＤＰj+1が印加される。
【００４８】
第２サスティンドライバ８は、上記画素データパルス群ＤＰ1〜ＤＰn各々のタイミングに同期させて負電圧の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。
アドレスドライバ６からの画素データパルスＤＰjの印加に同期してスイッチング素子Ｓ２１がオフとなり、スイッチング素子Ｓ２２がオンとなる。これにより電源Ｂ５の負端子の負電位−Ｖoffがスイッチング素子Ｓ１７、そしてスイッチング素子Ｓ２２を介して電極Ｙjに走査パルスＳＰとして印加される。そして、アドレスドライバ６からの画素データパルスＤＰjの印加の停止に同期してスイッチング素子Ｓ２１がオンとなり、スイッチング素子Ｓ２２がオフとなり、電源Ｂ６の正端子の電位Ｖh−Ｖoffがスイッチング素子Ｓ２１を介して電極Ｙjに印加される。その後、電極Ｙj+1についても図１５に示されるように、電極Ｙjと同様にアドレスドライバ６からの画素データパルスＤＰj+1の印加に同期して走査パルスＳＰが印加される。
【００４９】
走査パルスＳＰが印加された行電極に属する放電セルの内では、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる。
【００５０】
アドレス期間からサスティン期間に切り替わる時には、スイッチング素子Ｓ１７，Ｓ２１はオフとなり、代わってスイッチング素子Ｓ１４、Ｓ１５及びＳ２２がオンとなる。スイッチング素子Ｓ４のオン状態は継続される。
サスティン期間において、第１サスティンドライバ７では、スイッチング素子Ｓ４のオンにより電極Ｘjの電位はほぼ０Ｖのアース電位となる。次に、スイッチング素子Ｓ４がオフとなり、スイッチング素子Ｓ１がオンになると、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ１及びコンデンサＣ０の時定数により電極Ｘjの電位は図１５に示されるように徐々に上昇する。
【００５１】
次いで、スイッチング素子Ｓ１がオフとなり、スイッチング素子Ｓ３がオンとなる。これにより、電極Ｘjには電源Ｂ１の正端子の電位ＶS1が印加される。その後、スイッチング素子Ｓ３がオフとなり、スイッチング素子Ｓ２がオンとなり、コンデンサＣ０に蓄積された電荷により電極ＸjからコイルＬ２、ダイオードＤ２、そしてスイッチング素子Ｓ２を介してコンデンサＣ１に電流が流れ込む。このとき、コイルＬ２及びコンデンサＣ１の時定数により電極Ｘjの電位は図１５に示されるように徐々に低下する。電極Ｘjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ２がオフとなり、スイッチング素子Ｓ４がオンとなる。
【００５２】
かかる動作によって第１サスティンドライバ７は図１５に示された如き正電圧の維持パルスＩＰx1（第１維持パルス）を電極Ｘjに印加する。
第２サスティンドライバ８では、維持パルスＩＰx1が消滅するスイッチング素子Ｓ４のオン時に同時に、スイッチング素子Ｓ１１がオンとなり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１４がオンであったときには電極Ｙjの電位はほぼ０Ｖのアース電位となっているが、スイッチング素子Ｓ１４がオフとなり、スイッチング素子Ｓ１１がオンになると、コンデンサＣ２に蓄えられている電荷によりコイルＬ３、ダイオードＤ３、スイッチング素子Ｓ１１、スイッチング素子Ｓ１５、そしてスイッチング素子Ｓ２２を介して電流が電極Ｙjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させる。このとき、コイルＬ３及びコンデンサＣ０の時定数により電極Ｙjの電位は図１５に示されるように徐々に上昇する。
【００５３】
次いで、スイッチング素子Ｓ１１がオフとなり、スイッチング素子Ｓ１３がオンとなる。これにより、電極Ｙjには電源Ｂ３の正端子の電位ＶS1がスイッチング素子Ｓ１３，スイッチング素子Ｓ１５、そしてスイッチング素子Ｓ２２を介して印加される。その後、スイッチング素子Ｓ１３がオフとなり、スイッチング素子Ｓ１２がオンとなり、コンデンサＣ０に蓄積された電荷により電極Ｙjからスイッチング素子Ｓ２２、スイッチング素子Ｓ１５、コイルＬ４、ダイオードＤ４、そしてスイッチング素子Ｓ１２を介してコンデンサＣ２に電流が流れ込む。このとき、コイルＬ４及びコンデンサＣ２の時定数により電極Ｙjの電位は図１５に示されるように徐々に低下する。電極Ｙjの電位がほぼ０Ｖに達すると、スイッチング素子Ｓ１２がオフとなり、スイッチング素子Ｓ１４がオンとなる。
【００５４】
かかる動作によって第２サスティンドライバ８は図１５に示された如き正電圧の維持パルスＩＰy1を電極Ｙjに印加する。
なお、図１１では第１サスティンドライバ７によって生成される維持パルスの全てをＩＰXとし、第２サスティンドライバ７によって生成される維持パルスの全てをＩＰYとしたが、図１５では図１１の各維持パルスＩＰXをＩＰx1〜ＩＰxiとし、各維持パルスＩＰYをＩＰy1〜ＩＰyiとしている。ここで、ｉはサブフィールド毎に定まる整数値である。
【００５５】
その維持パルスＩＰy1の電極Ｙjへの印加後のサスティン期間の残り部分においては、維持パルスＩＰx2〜ＩＰxiと維持パルスＩＰy2〜ＩＰyiとが交互に生成して電極Ｘjと電極Ｙjとに交互に印加されるので、上記壁電荷が残留したままとなっている発光放電セルは放電発光を繰り返しその発光状態を維持する。
なお、維持パルスＩＰx1〜ＩＰxi各々の電極Ｘjへの印加タイミングは電極Ｘjに限らず行電極Ｘ1〜Ｘnの全てに同時に印加され、維持パルスＩＰy1〜ＩＰyi各々の行電極Ｙjへの印加タイミングは電極Ｙjに限らず行電極Ｙ1〜Ｙnの全てに同時に印加される。
【００５６】
また、各サブフィールドのサスティン期間で最初に生成される第１維持パルスＩＰx1はその後に生成される維持パルスＩＰx2〜ＩＰxi及びＩＰy1〜ＩＰyiに比べて大なるパルス幅を有する。
駆動制御回路２は、サスティン期間において維持パルスＩＰx1の発生と同時にアドレスパルスの発生をアドレスドライバ６に対して指令する。アドレスドライバ６は、制御回路２からのアドレスパルスの発生指令に応答して図１５に示されるようにアドレスパルスＡＰを列電極Ｄ1〜Ｄmに印加する。アドレスパルスＡＰは維持パルスＩＰx1と同一極性であり、維持パルスＩＰx1のパルス幅にほぼ等しい。
【００５７】
アドレスパルスＡＰは図１１には示されているように、各サブフィールドにおいて列電極Ｄ1〜Ｄmに印加される。
維持パルスＩＰx1の行電極Ｘ1〜Ｘnへの印加と同時にアドレスパルスＡＰが列電極Ｄ1〜Ｄmに印加されることにより、行電極Ｘ1〜Ｘnと列電極Ｄ1〜Ｄmとの間においては放電が生じ辛くなる。これにより、アドレス期間に非発光セルと定められた放電セルの行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の発光維持期間における誤放電の発生が防止される。
【００５８】
図１６は、上記の図１５に示されたアドレスパルスＡＰの印加に代えて放電抑制パルスを行電極Ｙ1〜Ｙnに印加するＰＤＰ駆動方法を示している。
図１６の駆動方法においては、駆動制御回路２がサスティン期間において維持パルスＩＰx1の発生と同時に放電抑制パルスの発生を第２サスティンドライバ８に対して指令する。第２サスティンドライバ８は、制御回路２からの放電抑制パルスの発生指令に応答して図１６に示されるように放電抑制パルスＩＰy0を行電極Ｙ1〜Ｙn（図１６においてはＹj，Ｙj+1のみを示す）に同時に印加する。放電抑制パルスＩＰy0は維持パルスＩＰx1と同一極性であるが、そのパルス幅維持パルスＩＰx1と比べて極めて小さい。
【００５９】
第２サスティンドライバ８においては、放電抑制パルスＩＰy0の発生の際には、維持パルスの発生時と同様の動作が行われる。先ず、スイッチング素子Ｓ１４がオフとなり、同時にスイッチング素子Ｓ１１がオンとなり、行電極Ｙjへのライン１４の電圧レベルがほぼ電圧ＶS1まで上昇すると、スイッチング素子Ｓ１１がオフと同時にスイッチング素子Ｓ１３が短時間オンとなり、電源Ｂ３による電圧ＶS1が行電極Ｙjへ印加される。スイッチング素子Ｓ１３がオフとなると、それと同時にスイッチング素子１２がオンとなり、行電極Ｙjへのライン１４の電圧レベルが徐々に低下する。その電圧レベルがほぼ０Ｖまで低下すると、スイッチング素子１２がオフとなり、同時にスイッチング素子Ｓ１４がオンとなる。この結果、行電極Ｙjには放電抑制パルスＩＰy0が印加される。
【００６０】
その他の構成及び方法は図４〜図１５に示された通りであるので、ここでの更なる説明は省略する。
維持パルスＩＰx1の行電極Ｘ1〜Ｘnへの印加開始と同時に放電抑制パルスＩＰy0が行電極Ｙ1〜Ｙnに印加されることにより、行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の電位差がほとんどなくなるので、行電極Ｘ1〜Ｘnと列電極Ｄ1〜Ｄmとの間においては放電が起きた場合であってもアドレス期間に非発光セルと定められた放電セルの行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の発光維持期間における誤放電の発生が防止される。
【００６１】
なお、放電抑制パルスＩＰy0が維持パルスＩＰx1と同程度のパルス幅を有すると、アドレス期間に発光セルと設定された放電セルの列電極に維持パルスＩＰx1を印加させても維持放電発光しなくなる可能性があるので、放電抑制パルスＩＰy0のパルス幅が維持パルスＩＰx1のそれに比べて極めて狭くされている。
図１７は、上記の図１６に示された放電抑制パルスを発生する構成部分を専用に有する第２サスティンドライバ８の構成を示している。第２サスティンドライバ８は図１４に示された構成に加えてスイッチング素子Ｓ１８及び電源Ｂ７を有している。電源Ｂ７は電圧Ｖkを出力する。電圧Ｖkは電圧ＶS1より低く設定されている。電源Ｂ７の正端子はスイッチング素子Ｓ１８を介してライン１３に接続され、負端子はアース接続されている。その他の構成は図１４に示された構成と同一である。スイッチング素子Ｓ１８のオンオフは駆動制御回路２によって制御される。
【００６２】
駆動制御回路２はサスティン期間において維持パルスＩＰx1の発生と同時に放電抑制パルスの発生を第２サスティンドライバ８に対して指令する。その指令に応答して第２サスティンドライバ８のスイッチング素子Ｓ１８がオンとなり、スイッチング素子Ｓ１４がオフとなる。
サスティン期間においては、図１８に示されるように、スイッチング素子Ｓ４がオンからオンに反転すると、スイッチング素子Ｓ１及びＳ１８が同時にオンになり、スイッチング素子Ｓ１４がオフとなる。スイッチング素子Ｓ１のオンにより、コンデンサＣ１に蓄えられている電荷によりコイルＬ１、ダイオードＤ１、そしてスイッチング素子Ｓ１を介して電流が電極Ｘjに達してコンデンサＣ０に流れ込み、コンデンサＣ０を充電させるので電極Ｘjの電位は徐々に上昇する。この電極Ｘjの電位変化は図１５及び図１６の場合でも同様である。また、スイッチング素子１８のオンにより、電源Ｂ７の正端子の正電位Ｖkがスイッチング素子２２を介して行電極Ｙjへ印加される。よって、行電極Ｙjの電位は図１８に示されるように直ちに正電位Ｖkとなる。
【００６３】
スイッチング素子１８のオンは維持パルスＩＰx1のパルス幅の時間に比べて短く、例えば、図１８に示されるように、スイッチング素子Ｓ１がオフに変化し、代わってスイッチング素子Ｓ３がオンとなった後にスイッチング素子Ｓ１８はオフとなり、同時にスイッチング素子Ｓ１４はオンとなる。スイッチング素子Ｓ１８のオフ及びスイッチング素子Ｓ１４のオンにより、行電極Ｙjはスイッチング素子Ｓ２２、Ｓ１５及びＳ１４を介してアース接続されるので、ほぼ０Ｖとなる。このようなスイッチング素子Ｓ１４及びＳ１８の切換動作により結果として図１８に示されたように振幅Ｖkの放電抑制パルスＢＰが行電極Ｙjには形成される。
【００６４】
以後の維持パルスＩＰx1〜ＩＰxi及びＩＰy1〜ＩＰxiの生成及び消滅は図１５及び図１６に示された通りである。
なお、図１８には行電極Ｙ1〜Ｙnのうちの行電極Ｙj，Ｙj+1への放電抑制パルスＢＰの印加が示されているが、行電極Ｙ1〜Ｙn全てに放電抑制パルスＢＰが印加される。
【００６５】
放電抑制パルスＢＰが行電極Ｙ1〜Ｙnに印加されることにより、行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の電位差がほとんどなくなるので、行電極Ｘ1〜Ｘnと列電極Ｄ1〜Ｄmとの間においては放電が起きた場合であってもアドレス期間に非発光セルと定められた放電セルの行電極Ｘ1〜Ｘnと行電極Ｙ1〜Ｙnとの間の発光維持期間における誤放電の発生が防止される。
【００６６】
なお、図１５に示されたアドレスパルスＡＰと図１６又は図８に示された放電抑制パルスＩＰy0又はＢＰとの双方のパルスを同時に用いても良い。例えば、図１９に示されるように、維持パルスＩＰx1の発生と同時に、アドレスドライバ６がアドレスパルスＡＰを列電極Ｄ1〜Ｄmに印加させ、第２サスティンドライバ８が放電抑制パルスＩＰy0を行電極Ｙ1〜Ｙnに印加させるのである。
【００６７】
また、上記した各実施例には、本発明を１リセット１選択消去アドレス法に適用した例を示したが、これに限らず、例えば、図２及び図３に示されたような従来のＮ個のサブフィールドで２N階調表示を行う階調表示にも適用することができる。また、画素データ書込行程において画素データパルスに応じて選択的に各放電セル内に壁電荷を形成させるようにした選択書込アドレス法の場合にも本発明を適用することができる。
【００６８】
【発明の効果】
以上の如く、本発明によれば、発光維持行程における行電極間の誤放電発光を防止して高品質なる画像表示を行うことができる。
【図面の簡単な説明】
【図１】従来のＰＤＰ駆動方法を用いた表示装置の概略構成を示す図である。
【図２】図１の装置の発光駆動フォーマットを示す図である。
【図３】図１の装置のＰＤＰの各電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図４】本発明の駆動方法を適用した表示装置の概略構成を示す図である。
【図５】選択消去アドレス法を採用した際の発光駆動フォーマットを示す図である。
【図６】データ変換回路３０の内部構成を示す図である。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す図である。
【図９】輝度モードと各サブフィールドの維持発光行程にて実施される発光回数比との対応関係を示す図である。
【図１０】第１データ変換回路３２における変換特性を示す図である。
【図１１】ＰＤＰの各電極に印加される各種駆動パルスの印加タイミングを示す図である。
【図１２】図５の発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。
【図１３】図５の発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図１４】第１及び第２サスティンドライバの具体的構成を示す回路図である。
【図１５】アドレスパルスを印加する場合の図１４の回路の各部のタイムチャートである。
【図１６】放電抑制パルスを印加する場合の図１４の回路の各部のタイムチャートである。
【図１７】第１及び第２サスティンドライバの具体的構成を示す回路図である。
【図１８】放電抑制パルスを印加する場合の図１７の回路の各部のタイムチャートである。
【図１９】アドレスパルス及び放電抑制パルスを印加する場合の図１４の回路の各部のタイムチャートである。
【符号の説明】
２  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
３０  データ変換回路
３１  ＡＢＬ回路
３２  第１データ変換回路
３３  多階調化処理回路
３４  第２データ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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