(57)【特許請求の範囲】
【請求項１】
２個のスイッチ素子を直列に接続し、負荷に直流電圧を印加するデジタル出力回路であって、前記スイッチ素子の負荷側の出力端に、ダイオードと直流電源と電圧検知回路とを備えた故障検知回路が接続され、前記ダイオードは、一端が２個のスイッチ素子の中間に接続され、且つ、他端が前記負荷に接続されたダイオード、及び、前記スイッチ素子の負荷側の出力端と前記負荷との間に接続された逆電圧印加防止用ダイオードから構成されることを特徴とするデジタル出力回路。
【請求項２】
請求項１記載のデジタル出力回路において、３個以上のスイッチ素子が直列に接続されていることを特徴とするデジタル出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフェールセーフ性が要求される高安全なシステムを構成するデジタル出力回路に関し、特に簡易な構成で、負荷に対して誤出力することなく故障検知が可能なデジタル出力回路に関するものである。
【背景技術】
【０００２】
高い安全性が要求される鉄道信号制御システムでは、システムを構成する部品の故障といった不測の事態が生じても、システム全体を安全側の状態に遷移させるフェールセーフな構成の実現が必要不可欠である。鉄道信号制御システムに用いられ、信号機や転轍機といった現場機器を実際に制御する役割を担うデジタル出力回路においても、部品の故障で危険側動作することは許容されない。デジタル出力回路において、このフェールセーフ性を実現するためには、オン側出力が危険側動作、オフ側出力が安全側動作となるようにシステム全体を構築し、デジタル出力回路を構成する部品が故障した場合は出力がオフとなるよう回路を構成する必要がある。
【０００３】
このようなデジタル出力回路を実現する手段として２個のスイッチ素子を直列に接続する構成が一般に用いられる。２個のスイッチ素子を直列に接続した構成のデジタル出力回路では、スイッチ素子１個が短絡故障したとしても、他のスイッチ素子が正常である限り、誤ったオン出力といった危険側動作を引き起こさない。ただし、このスイッチ素子の短絡故障が検出できず故障を潜在化させてしまった場合、もう一方の正常であった側のスイッチ素子が短絡故障した際に誤出力してしまう。このため、このようなデジタル出力回路では各スイッチ素子に故障検知回路を設け、常時故障検知を行なうことによって故障の潜在化を防ぐことが一般に行なわれる。
【０００４】
この故障検知方式の一例を図３に示す。図３のデジタル出力回路では２個のスイッチ素子の出力側に各々電圧検知回路を接続している。本回路構成においてスイッチ素子２の故障検出を行なう場合、スイッチ素子３をオフしたままスイッチ素子２をオン、オフさせる。スイッチ素子２をオンした状態で電圧検出回路４が電圧を検出、かつスイッチ素子２をオフした状態で電圧検出回路４が電圧を検出しなければスイッチ素子２は正常と判断し、これ以外の状態を異常と判断する。スイッチ素子３の故障検知はデジタル出力回路をオンに制御するタイミングで行なう。デジタル出力回路をオン制御する際、スイッチ素子２とスイッチ素子３を同時にオンさせるのではなく、スイッチ素子２、スイッチ素子３の順にオンさせる。スイッチ素子２がオンかつスイッチ素子３がオフの状態で電圧検知回路５が電圧を検出すれば異常、電圧を検出しなければ正常と判断する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、この方式ではデジタル出力回路をオン制御するタイミングでしかスイッチ素子３の故障検知が実行できず、デジタル出力回路を長時間オフしたままとするような用途ではスイッチ素子３の故障を潜在化させてしまう危険性がある。
【０００６】
本発明の目的は、簡易な構成で、負荷に対して誤出力することがなく、スイッチ素子の故障検知が任意のタイミングで可能な、デジタル出力回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明のデジタル出力回路は、２個のスイッチ素子を直列に接続し、負荷に直流電圧を印加するデジタル出力回路であって、前記スイッチ素子の負荷側の出力端に、ダイオードと直流電源と電圧検知回路とを備えた故障検知回路が接続され、前記ダイオードは、一端が２個のスイッチ素子の中間に接続され、且つ、他端が前記負荷に接続されたダイオード、及び、前記スイッチ素子の負荷側の出力端と前記負荷との間に接続された逆電圧印加防止用ダイオードから構成されることを特徴とする。
また、本発明のデジタル出力回路は、３個以上のスイッチ素子が直列に接続されていても良い。
【発明の効果】
【０００８】
本発明のデジタル出力回路は、簡易な構成で、負荷に対して誤出力することがなく、スイッチ素子の故障検知が任意のタイミングで可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を用いて説明する。
【実施例】
【００１０】
図１は、本発明の構成を示す回路図である。図１において、デジタル出力回路は、２個の直列に接続されたスイッチ素子２及び３と、スイッチ素子２の出力端に接続された電圧検知回路４、スイッチ素子３の出力端に接続された電圧検知回路５及び直流電源６、スイッチ素子２、３の中間に接続されたダイオード７、負荷への逆電圧印加防止用ダイオード８とから成る。
【００１１】
スイッチ素子２の故障検知はスイッチ素子３をオフした状態で行なう。スイッチ素子３をオフした状態でスイッチ素子２をオンした時、電圧検知回路４が電圧を検知すれば正常、電圧を検知しなければ異常と判断する。スイッチ素子２をオフした場合は逆に、電圧検知回路４が電圧を検知すれば異常、電圧を検知しなければ正常となる。
【００１２】
スイッチ素子３の故障検知はスイッチ素子２をオフした状態で行なう。この状態でスイッチ素子３をオンすると電源６、ダイオード７、スイッチ素子３、電圧検知回路５からなる閉回路が成立する。この閉回路によって電圧検知回路５が電圧を検知すればスイッチ素子３は正常、電圧を検知しなければスイッチ素子３は異常である。スイッチ素子３をオフした場合は逆に、電圧検知回路５が電圧を検知すればスイッチ素子３は異常、電圧を検知しなければスイッチ素子３は正常である。
【００１３】
スイッチ素子２をオフした状態ではスイッチ素子３の出力端に電源６によって負電圧が印加されるが、ダイオード８により負荷には印加されず、負荷に影響を与えることはない。
【００１４】
図２は本発明を利用したデジタル出力回路の電子回路図である。図２の回路では、負荷９に対する出力をスイッチ素子２、３のオン、オフで制御する。このスイッチ素子は半導体でも機械接点式リレーでもよい。
【００１５】
スイッチ素子２、３の故障検知は以下の手順で行なう。まず、スイッチ素子２、３及び故障検知用スイッチ素子１４をオフに制御する。この時、スイッチ素子２が短絡故障していれば、抵抗１１、フォトカプラ１０を経由して電流が流れ、端子１７がＧＮＤと同電位（以下、ＬＯＷレベルと表記する）になり、故障検知が可能である。次にスイッチ素子３をオフ制御したまま、スイッチ素子２をオン制御する。スイッチ素子２が開放故障していればフォトカプラ１０に電流が流れないので、端子１７はＬＯＷレベルとならず故障と判断する。
【００１６】
以上の手順でスイッチ素子２の健全性を確認した後、スイッチ素子３の故障検知を行なう。スイッチ素子２、３をオフ制御した状態において故障検知用スイッチ素子１４をオン制御する。もし、スイッチ素子３が短絡故障していれば、電源６からダイオード７、スイッチ素子３、抵抗１３、フォトカプラ１２、スイッチ素子１４に電流が流れる。フォトカプラ１２に電流が流れた結果、端子１８がＬＯＷレベルとなり、故障検知ができる。このときスイッチ素子３の出力端には電源６により負電圧が印加されるが、ダイオード８により遮断されるため、負荷には影響しない。次に、スイッチ素子２をオフ制御したまま、スイッチ素子３をオン制御する。スイッチ素子３が開放故障していれば、フォトカプラ１２には電流が流れないので端子１８はＬＯＷレベルとならず、故障検知が可能である。
【００１７】
以上の手順によりスイッチ素子２及び３の故障検知が実現できる。また、この故障検知の間を通じて、負荷に対して誤出力することがない。
【００１８】
故障検知を行なわない場合はスイッチ素子１４をオフ制御する。このとき、抵抗１３、フォトカプラ１２、抵抗１６、ダイオード１５はデジタル出力回路の出力を取り込む出力リードバック回路として働く。抵抗１３と抵抗１６の比を適切に設定すれば、電源１と電源６の電圧が異なっていてもフォトカプラ１２を流れる電流は一定とすることができ、回路の設計が容易になる。
【００１９】
以上の実施例では、スイッチ素子２，３の２個のスイッチ素子を直列に接続する例について説明したが、直列に接続されるスイッチ素子は、２個に限らず３個以上の場合にも同様に本発明を適用することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、本発明の構成を示す回路図である。
【図２】図２は、本発明の実施例を示す電子回路図である。
【図３】図３は、一般的な故障検知機能付デジタル出力回路図である。
【符号の説明】
【００２１】
１    直流電源
２    スイッチ素子
３    スイッチ素子
４    電圧検知回路
５    電圧検知回路
６    直流電源
７    ダイオード
８    ダイオード
９    負荷
１０    フォトカプラ
１１    抵抗     
１２    フォトカプラ
１３    抵抗
１４    スイッチ素子
１５    ダイオード
１６    抵抗
１７    端子
１８    端子
【図１】
0005017179.tif 000002
【図２】
0005017179.tif 000003
【図３】
0005017179.tif 000004