(57)【特許請求の範囲】
【請求項１】
表示デバイスを駆動する駆動回路に用いられる増幅回路であって、
入力増幅段と出力段を備え、前記出力段に設けられた第１の増幅素子及び第２の増幅素子がプッシュプル回路として動作する増幅部と、
入力端が前記増幅部の出力端と接続され、出力端が第１の容量を介して前記第１の増幅素子の信号入力端に接続されると共に、第２の容量を介して前記第２の増幅素子の信号入力端に接続された第１のバッファと、
入力端が前記増幅部の出力端又は前記第１のバッファの出力端と接続され、出力端が少なくとも前記第１の増幅素子の信号入力端と第３の容量を介して接続された第２のバッファと、
を含む増幅回路。
【請求項２】
前記第１の増幅素子は、電源端子及び前記増幅部の出力端に各々接続され、前記増幅部の出力電圧を増大させる場合に作動され、前記第２の増幅素子は、接地端子及び前記増幅部の出力端に各々接続され、前記増幅部の出力電圧を減少させる場合に作動されることを特徴とする請求項１記載の増幅回路。
【請求項３】
前記増幅部はボルテージフォロワとして動作するように構成されていることを特徴とする請求項１記載の増幅回路。
【請求項４】
前記第１のバッファは、前記増幅部の出力電圧が電源電圧以下かつ接地電圧よりも第１の所定電圧高い値以上の範囲内のときに動作し、前記増幅部の出力電圧よりも前記第１の所定電圧だけ低い電圧を出力する電圧バッファであり、
前記第２のバッファは、前記増幅部の出力電圧が電源電圧よりも第２の所定電圧低い値以下かつ接地電圧以上の範囲内のときに動作し、前記増幅部の出力電圧よりも前記第２の所定電圧だけ高い電圧を出力する電圧バッファであることを特徴とする請求項１記載の増幅回路。
【請求項５】
前記第１の容量が前記第２の容量及び前記第３の容量よりも小さくされていることを特徴とする請求項１〜請求項４の何れか１項記載の増幅回路。
【請求項６】
前記第２のバッファの出力端が、前記第２の増幅素子の信号入力端とも第４の容量を介して接続されていることを特徴とする請求項１〜請求項４の何れか１項記載の増幅回路。
【請求項７】
前記第１の容量が前記第３の容量よりも小さく、前記第２の容量が前記第４の容量よりも大きくされていることを特徴とする請求項６記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路に係り、特に、容量性負荷の駆動に好適な増幅回路に関する。
【背景技術】
【０００２】
液晶ディスプレイ(ＬＣＤ)や有機ＥＬディスプレイ等の表示デバイスを駆動する駆動回路には、表示デバイスの個々のセルに画像書込用の電圧を供給するための増幅回路を多数個内蔵したチップが複数個設けられているが、表示デバイスの大型化や要求性能の高度化に伴い、上記の増幅回路に対しては、大きな容量性負荷である表示デバイスを高スルーレートかつ低消費電力で駆動することができ、小サイズであることが求められている。また、駆動対象の表示デバイスにおけるセル数（画素数）によっては、チップ内の一部の増幅回路が表示デバイスと接続されずに無負荷の状態に置かれることがあり、上記の増幅回路に対しては無負荷状態でも発振しないことも要求される。更に、チップに対する検査・評価時に個々の増幅回路に接続される負荷は表示デバイス接続時よりも小さいので、上記の増幅回路に対してはチップに対する検査・評価時等の軽負荷状態で発振しないことも求められる。そして、発振の抑制は増幅回路に設ける位相補償用の容量を増大させることで実現できるものの、これに伴いスルーレートの悪化や大サイズ化を招くという問題がある。
【０００３】
上記に関連して特許文献１には、入力段と出力段を有するオペアンプの出力段の信号を受けるバッファアンプを設け、位相補償用の容量の一端をバッファアンプの出力に、他端を出力段の入力に接続した構成の位相補償回路が開示されている。
【０００４】
また、特許文献２には、差動入力段及び出力増幅段に接続される位相補償段として、コンデンサＣＣ及びトランジスタＭ7,Ｍ8から成る第１の位相補償段と、コンデンサＣＣ'及びトランジスタＭ10〜Ｍ13から成る第２の位相補償段を設けた構成が開示されている。
【０００５】
更に、特許文献３には、入力信号を増幅して容量性負荷へ出力する演算増幅器と、容量性負荷に対する演算増幅器の動作状態を検出する動作状態検出回路と、演算増幅器の出力に接続され動作状態検出回路によって検出された動作状態に応じて抵抗値を変化させる可変抵抗器を備えた駆動回路が開示されている。
【特許文献１】特開平１０−２７０９５６号公報
【特許文献２】特開平０２−３０３２０４号公報
【特許文献３】特開２００５−３４１０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術は、位相補償用の容量及びバッファアンプを設けることで、オペアンプの発振に対する安定性を向上させることができる、という利点を有するものの、出力段が単一のトランジスタによってＡ級の増幅を行う構成であり、入力信号に対して増幅が行われる電圧範囲（有効動作範囲）が狭いので、表示デバイスの駆動等の用途には適していない。
【０００７】
また、特許文献２に記載の技術は、コンデンサ及びトランジスタから成る位相補償段を複数設けることで、位相補償段が機能する電圧範囲を拡大することができるものの、特許文献１に記載の技術と同様に、出力段が単一のトランジスタによってＡ級の増幅を行う構成であり、有効動作範囲が狭いので、表示デバイスの駆動等の用途には不適である。
【０００８】
また、特許文献１，２に記載の技術では、位相補償用の容量を大きくすることで安定性を向上させることができる（発振しにくくなる）が、一般に、増幅回路のスルーレートは増幅回路の入力増幅段（差動段）の電流（≒増幅回路の消費電流）に比例し、位相補償用の容量に反比例するので、位相補償用の容量を大きくするとスルーレートが低下するという別の問題が生ずる。
【０００９】
また、特許文献３に記載の技術は、動作状態検出回路及び可変抵抗器を設ける必要があるので、増幅回路の構成が複雑化すると共に消費電力も増大するという問題がある。また、特許文献３に記載の技術では増幅回路を貫通電流が流れることがあり、この貫通電流により発熱等の問題が引き起こされるという欠点も有している。以下、貫通電流について説明する。
【００１０】
図４は、特許文献３に記載の駆動回路のうち貫通電流の発生に関連する部分を示したものであり、特許文献３に記載の駆動回路は、プッシュプル回路として動作するＰ型トランジスタMP0及びＮ型トランジスタMN0が出力段に各々設けられており、出力段の出力端OUTは容量性負荷CLに接続され、Ｐ型トランジスタMP0のゲートpgate及びＮ型トランジスタMN0のゲートngateは位相補償容量Ccを介して出力段の出力端OUTに各々接続されている。特許文献３に記載の駆動回路は、図４にも示すように、基本的にはミラー効果を利用して位相補償を行うものである。
【００１１】
この構成において、入力増幅段への入力信号電圧がローレベルからハイレベルへ大振幅で立ち上がると、入力増幅段からゲートpgateへ出力される電圧が低下してＰ型トランジスタMP0がオンし、容量性負荷CLを充電する電流が電源VDDから流れる。このとき、出力端OUTの電圧は急激に上昇するが、出力端OUTは位相補償容量Ccを介してゲートngateにも接続されているので、位相補償容量Ccのカップリング（容量が両端の電位差を小さくしようとする働き）によってゲートngateの電圧が上昇し、Ｎ型トランジスタMN0がオンする。これにより、電源からＰ型トランジスタMP0、Ｎ型トランジスタMN0を通って貫通電流が流れる。貫通電流が流れる時間はごく短いものの、表示デバイスの駆動回路には増幅回路が数百個設けられているので、個々の増幅回路を貫通電流が流れることで無視できない発熱が引き起こされることになる。
【００１２】
本発明は上記事実を考慮して成されたもので、有効動作範囲が広く、位相補償用の容量の小容量化、貫通電流の抑制を実現できる増幅回路を得ることが目的である。
【課題を解決するための手段】
【００１３】
上記目的を達成するために請求項１記載の発明に係る増幅回路は、表示デバイスを駆動する駆動回路に用いられる増幅回路であって、入力増幅段と出力段を備え、前記出力段に設けられた第１の増幅素子及び第２の増幅素子がプッシュプル回路として動作する増幅部と、入力端が前記増幅部の出力端と接続され、出力端が第１の容量を介して前記第１の増幅素子の信号入力端に接続されると共に、第２の容量を介して前記第２の増幅素子の信号入力端に接続された第１のバッファと、入力端が前記増幅部の出力端又は前記第１のバッファの出力端と接続され、出力端が少なくとも前記第１の増幅素子の信号入力端と第３の容量を介して接続された第２のバッファと、を含んで構成されている。
【００１４】
請求項１記載の発明に係る増幅回路は、表示デバイスを駆動する駆動回路に用いられる増幅回路である。請求項１記載の発明では、入力増幅段と出力段を備えた増幅部の出力段に第１の増幅素子及び第２の増幅素子が設けられており、出力段の第１の増幅素子及び第２の増幅素子がプッシュプル回路として動作する（第１の増幅素子と第２の増幅素子の動作電圧範囲が相違されている）ので、広い有効動作範囲を得ることができる。なお、増幅部の出力段は第１の増幅素子及び第２の増幅素子の動作電圧範囲が一部重なっているＡＢ級動作をするように構成することが望ましい。また、増幅部の出力段は、例えば請求項２に記載したように、第１の増幅素子は、電源端子及び増幅部の出力端に各々接続され、増幅部の出力電圧を増大させる場合に作動され、第２の増幅素子は、接地端子及び増幅部の出力端に各々接続され、増幅部の出力電圧を減少させる場合に作動されるように構成することができる。また、増幅部の入力増幅段についても、所謂rail to rail動作が可能に構成されていることが望ましい。
【００１５】
また、請求項１記載の発明は第１のバッファ及び第２のバッファを備えており、第１のバッファは、入力端が増幅部の出力端と接続され、出力端が第１の容量を介して第１の増幅素子の信号入力端に接続されると共に、第２の容量を介して第２の増幅素子の信号入力端に接続されており、第２のバッファは、入力端が増幅部の出力端又は第１のバッファの出力端と接続され、出力端が少なくとも第１の増幅素子の信号入力端と第３の容量を介して接続されている。請求項１記載の発明において、第１〜第３の容量は位相補償用の容量として機能するが、上記のように位相補償用の容量と増幅部の出力端との間にバッファを設けることで、特許文献３に記載の技術のようにミラー効果を利用して位相補償を行う場合（図４の構成）よりも位相補償用の容量を小さくすることができる。
【００１６】
すなわち、ミラー効果を利用した位相補償では、高周波領域になると位相補償用の容量Ｃｃがフィードッバック経路として機能するだけでなくフィードフォワード経路としても機能し、比較的低周波領域から零が生じてしまうので、回路の安定動作が損なわれ発振が発生し易い。これに対して位相補償用の容量と増幅部の出力端との間にバッファを設けた場合、零を高周波側に移動させることができ、位相余裕を確保し易くなる。一例として、図４の構成における零(ωzm)と、増幅部の出力端を増幅率Ａbのバッファ、位相補償用の容量を介して増幅部の出力段の入力端と接続した構成における零(ωzb)を各々求めると、
ωzm≒−Ａo／Ｃc・Ｒo
ωzb≒−Ａo・Ａb／Ｃc・Ｒo
となる（但し、Ａoは出力段の増幅率、Ａbはバッファの増幅率、Ｃc位相補償用の容量の静電容量、Ｒoは出力段の出力抵抗）。上記の式より明らかなように、増幅部の出力端を増幅率Ａbのバッファ、位相補償用の容量を介して増幅部の出力段の入力端と接続した構成における零(ωzb)は、ミラー効果を利用した位相補償における零(ωzm)に対してＡb倍されており、ミラー効果を利用した位相補償よりも位相余裕を確保し易く、位相補償用の容量を小さくできることが理解できる。
【００１７】
従って、請求項１記載の発明では位相補償用の容量（第１〜第３の容量の合計値）を小容量化することができる。また、請求項１記載の発明では、第１のバッファの出力端が第１の容量及び第２の容量を介して第１の増幅素子及び第２の増幅素子の信号入力端に各々接続され、第２のバッファの出力端が少なくとも第１の増幅素子の信号入力端と第３の容量を介して接続されているので、後述する請求項４記載の発明のように、第１のバッファと第２のバッファの動作電圧範囲を相違させることで、増幅部の広い有効動作範囲の全域に亘って、第１のバッファ及び第２のバッファの少なくとも一方を動作させることができ、位相余裕の出力電圧依存性を改善することができる。
【００１８】
更に、請求項１記載の発明では、位相補償用の容量（第１〜第３の容量の合計値）を小さくできることで、大振幅動作時における位相補償用容量のカップリングによる第１の増幅素子及び第２の増幅素子の信号入力端の電圧変動を小さくすることができると共に、増幅部の出力端と位相補償用の容量の間にバッファが設けられていることで、バッファを経由して位相補償用の容量に印加される電圧が増幅部の出力電圧の変化に対して緩やかに変化するので、第１の増幅素子及び第２の増幅素子が本来は動作しない期間に動作して貫通電流が流れることも防止することができる。従って、請求項１記載の発明によれば、有効動作範囲が広く、位相補償用の容量の小容量化、貫通電流の抑制を実現できる増幅回路を得ることができる。
【００１９】
また、請求項１記載の発明では、位相補償用の容量を小さくできることで、入力増幅段の負荷を小さくすることができ、入力増幅段の電流を増大させることで消費電力の増大を招くことなく、増幅回路のスルーレートを向上させることができる。また、位相補償用の容量を小さくできることで、特許文献３に記載の技術における動作状態検出回路、可変抵抗器やそれに類する回路が不要となることとの相乗効果により、増幅回路の小サイズ化、消費電力の低減も実現することができる。
【００２０】
なお、請求項１記載の発明において、例えば請求項３に記載したように、増幅部はボルテージフォロワとして動作するように構成することができる。なお、増幅部をボルテージフォロワとして動作させることは、増幅部の出力端を増幅部の入力増幅段の入力端（詳しくは反転入力端）と接続することで実現できる。
【００２１】
また、請求項１記載の発明において、第１のバッファ及び第２のバッファに関しては、例えば請求項４に記載したように、第１のバッファとしては、増幅部の出力電圧が電源電圧以下かつ接地電圧よりも第１の所定電圧高い値以上の範囲内のときに動作し、増幅部の出力電圧よりも第１の所定電圧だけ低い電圧を出力する電圧バッファを適用し、第２のバッファとしては、増幅部の出力電圧が電源電圧よりも第２の所定電圧低い値以下かつ接地電圧以上の範囲内のときに動作し、増幅部の出力電圧よりも第２の所定電圧だけ高い電圧を出力する電圧バッファを適用することができる。
【００２２】
また、請求項１〜請求項４の何れかに記載の発明において、例えば請求項５に記載したように、第１の容量が第２の容量及び第３の容量よりも小さくされていることが好ましい。第１〜第３の容量が設けられた構成において、第１の容量は補助的な位相補償のための容量であり、請求項５記載の発明ではこれらの容量を小さくしているので、第１〜第３の容量を全て等しくする場合と比較して、第１〜第３の容量の合計値をより小さくしても同等の位相余裕改善効果が得られる。また、第１〜第３の容量の合計値をより小さくすることで、貫通電流をより確実に抑制することができ、スルーレートの更なる向上、更なる小サイズ化も実現することができる。
【００２３】
また、請求項１〜請求項４の何れかに記載の発明において、例えば請求項６に記載したように、第２のバッファの出力端が、第２の増幅素子の信号入力端とも第４の容量を介して接続されていることが好ましい。前述のように本発明では、第１のバッファ及び第２のバッファを設けているので、第１のバッファに入力される電圧が第１のバッファの動作電圧範囲外のときには第２のバッファが動作しているように構成することができるが、第２のバッファの出力端を第３の容量を介して第１の増幅素子の信号入力端にのみ接続した場合（請求項６に記載の第４の容量を設けない場合）には、第２のバッファのみが動作している間は第２の増幅素子への帰還が行われないので位相余裕が低下する。
【００２４】
これに対して請求項６記載の発明では、第２のバッファの出力端が第３の容量及び第４の容量を介して第１の増幅素子及び第２の増幅素子の信号入力端と各々接続されているので、第２のバッファのみが動作している間も第１の増幅素子及び第２の増幅素子への帰還が各々行われることで、第２のバッファのみが動作している間の位相余裕を向上させることができる。従って、請求項６記載の発明によれば、位相余裕の出力電圧依存性を更に改善することができる。
【００２５】
また、第４の容量を設けることで、第４の容量と同じく第２の増幅素子の信号入力端と接続される第２の容量を小さくすることができ、位相補償用の容量（第１〜第４の容量の合計値）を更に小さくすることができるので、増幅部の入力増幅段の負荷を更に小さくすることができると共に、出力電圧の変化に対するバッファ（第１のバッファ及び第２のバッファ）の追従性も更に向上させることができ、増幅回路のスルーレートを更に向上させることができる。
【００２６】
なお、第２のバッファの出力端を第３の容量を介して第１の増幅素子の信号入力端にのみ接続した構成（請求項６に記載の第４の容量を設けない構成）は、請求項６記載の発明に係る構成と比較して前述のように第１のバッファが動作しない電圧範囲における位相余裕が低下するものの、この電圧範囲における位相余裕を必ずしも高くする必要が無い場合（例えば他の要因により位相余裕が低くても発振し難い場合）には、上記のように第４の容量を設けない構成を採用することも可能であり、第４の容量を設けない構成であっても、従来技術と比較して、位相補償用の容量を大きくすることなく、広い電圧範囲で高い位相余裕を確保できる、という効果が得られる。
【００２７】
また、請求項６記載の発明において、例えば請求項７に記載したように、第１の容量が第３の容量よりも小さく、第２の容量が前記第４の容量よりも大きくされていることが好ましい。第１〜第４の容量が設けられた構成において、第１の容量及び第４の容量は補助的な位相補償容量であり、請求項７記載の発明ではこれらの容量を小さくしているので、第１〜第４の容量を全て等しくする場合と比較して、第１〜第４の容量の合計値をより小さくしても同等の位相余裕改善効果が得られる。また、第１〜第４の容量の合計値をより小さくすることで、貫通電流をより確実に抑制することができ、スルーレートの更なる向上、更なる小サイズ化も実現することができる。
【発明の効果】
【００２８】
以上説明したように本発明は、入力増幅段と出力段を備え出力段に設けられた第１の増幅素子及び第２の増幅素子がプッシュプル回路として動作する増幅部に、入力端が増幅部の出力端と接続され、出力端が第１の容量を介して第１の増幅素子の信号入力端に接続されると共に、第２の容量を介して第２の増幅素子の信号入力端に接続された第１のバッファ、及び、入力端が増幅部の出力端又は第１のバッファの出力端と接続され、出力端が少なくとも第１の増幅素子の信号入力端と第３の容量を介して接続された第２のバッファを付加したので、有効動作範囲が広く貫通電流も抑制できる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
【００３０】
〔第１実施形態〕
図１には本実施形態に係る表示装置１０が示されている。表示装置１０は、ＴＦＴ−ＬＣＤ等から成る表示デバイス１２に周辺回路が接続されて構成されている。表示デバイス１２がＴＦＴ−ＬＣＤである場合、図示は省略するが、表示デバイス１２は、所定の間隔を隔てて対向配置された一対の透明基板の間に液晶が封入され、一方の透明基板の対向面上の全面に電極が形成され、他方の透明基板の対向面上に、図１のＸ方向に沿って一定間隔で配置され各々図１のＹ方向に沿って延びる多数本のデータ線と、図１のＹ方向に沿って一定間隔で配置され各々図１のＸ方向に沿って延びる多数本のゲート線と、個々のデータ線と個々のゲート線の交差位置（画素位置）に各々配置された薄膜トランジスタ(ＴＦＴ)及び電極が各々設けられて構成されており、個々のＴＦＴはソースが電極に、ゲートがゲート線に、ドレインがデータ線に各々接続されている。なお、表示デバイス１２はＴＦＴ−ＬＣＤに限られるものではなく、例えばプラズマディスプレイや有機ＥＬディスプレイ等、公知の他のディスプレイであってもよい。
【００３１】
表示デバイス１２には複数個のソースドライバ１４が付加されており、表示デバイス１２の個々のデータ線は複数個のソースドライバ１４の何れかに各々接続されている。複数個のゲートドライバ１６はタイミングコントローラ１８に各々接続されており、タイミングコントローラ１８はグラフィックプロセッサ２０に接続されている。グラフィックプロセッサ２０は表示デバイス１２に表示すべき画像を表す画像データをフレームメモリ等に保持しており、タイミングコントローラ１８に対して一定周期で同期信号（水平同期信号及び垂直同期信号）を出力すると共に、水平同期信号の各周期に、保持している画像データのうち図１のＸ方向に沿った表示デバイス１２の１ライン分の画像データ（表示デバイス１２の個々のデータ線に供給すべきデータ電圧のレベルを表すＲＧＢデータ）を、タイミングコントローラ１８へ順次出力する。
【００３２】
タイミングコントローラ１８はグラフィックプロセッサ２０から入力された１ライン分のＲＧＢデータを一旦メモリに書き込んだ後に、メモリからＲＧＢデータを読み出して各ソースドライバ１４へ出力する。また、個々のソースドライバ１４は、タイミングコントローラ１８から自ドライバに接続されているデータ線のＲＧＢデータが入力された後に、タイミングコントローラ１８から入力されたソースドライバ制御信号に応じた一定期間、入力されたＲＧＢデータが表すレベルのデータ電圧を対応するデータ線に供給する。
【００３３】
また表示デバイス１２には複数個のゲートドライバ１６が付加されており、表示デバイス１２の個々のゲート線は複数個のゲートドライバ１６の何れかに各々接続されている。複数個のゲートドライバ１６はタイミングコントローラ１８に各々接続されており、タイミングコントローラ１８から入力されるゲートドライバ制御信号に従い、表示デバイス１２の多数本のゲート線のうち何れか１本のゲート線にゲート信号を所定時間供給することを、ゲート信号を供給するゲート線を順に切り替えながら繰り返す。或るゲート線にゲート信号が供給されると、当該ゲート線に接続されている１ライン分の全てのＴＦＴがオンし、オンした個々のＴＦＴに接続されているデータ線を介して供給されたデータ電圧が、オンした個々のＴＦＴに接続された電極を介して液晶に印加され、オンした個々のＴＦＴに対応する各画素位置における液晶の光透過率が変化する。これにより、表示デバイス１２に１ライン分の画像が表示される。そして上記処理が繰り返されることで表示デバイス１２に画像が表示される。
【００３４】
一方、個々のソースドライバ１４は、表示デバイス１２の個々のデータ線に対応して図２に示す駆動回路２４が各々設けられて構成されている。駆動回路２４は、タイミングコントローラ１８から転送されたＲＧＢデータを保持するデータバッファ２６と、データバッファ２６から出力されたＲＧＢデータを当該ＲＧＢデータの値に応じた電圧レベルのアナログ信号へ変換して出力するＤ／Ａ(デジタル／アナログ)変換器２８と、出力端が表示デバイス１２の何れか１本のデータ線に接続されＤ／Ａ変換器２８から入力された信号を増幅してデータ線へ供給する増幅回路３０が直列に接続されて構成されている。なお、図２では、増幅回路３０がデータ線を介してデータ電圧（増幅回路３０の出力電圧Ｖout）を印加する画素(セル)を容量性負荷６２として示している。
【００３５】
増幅回路３０は本発明に係る増幅回路（より詳しくは請求項１〜請求項４及び請求項６に記載の増幅回路）に対応しており、差動増幅回路から成る入力増幅段３２と、Ｐ型のＭＯＳトランジスタ３６及びＮ型のＭＯＳトランジスタ３８が設けられた出力段３４を備えている。入力増幅段３２の差動増幅回路としては、所謂rail to rail動作が可能な増幅回路が用いられている。入力増幅段３２の非反転入力端はＤ／Ａ変換器２８の出力端に接続され、反転入力端は増幅回路３０の出力端に接続されている。従って入力増幅段３２は出力段３４と共にボルテージフォロワとして動作し、入力増幅段３２は、増幅回路３０の出力端を介して出力される出力電圧が、Ｄ／Ａ変換器２８からの入力信号の電圧変化に追従するように、出力端を介して出力する信号の電圧レベルを変化させる。入力増幅段３２の出力端は、出力段３４のＰ型ＭＯＳトランジスタ３６のゲート電極pgate及びＮ型ＭＯＳトランジスタ３８のゲート電極ngateに各々接続されている。
【００３６】
また、出力段３４のＰ型ＭＯＳトランジスタ３６は、ソース電極が電源端子に接続されソース電極に電源電圧ＶDDが供給されると共に、ドレイン電極が増幅回路３０の出力端に接続されており、Ｎ型ＭＯＳトランジスタ３８は、ソース電極が増幅回路３０の出力端に接続され、ドレイン電極が接地端子に接続されている。出力段３４のＰ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３８は、各々のゲート電極pgate,ngateに入力された信号の電圧レベルに対する動作電圧範囲が互いに異なるプッシュプル回路（詳しくは各々の動作電圧範囲が一部重なっていることでＡＢ級動作をするプッシュプル回路）として動作し、Ｐ型ＭＯＳトランジスタ３６は出力電圧を増大させる場合に作動され、Ｎ型ＭＯＳトランジスタ３８は出力電圧を減少させる場合に作動される。
【００３７】
なお、Ｐ型ＭＯＳトランジスタ３６は本発明に係る第１の増幅素子（より詳しくは請求項２に記載の第１の増幅素子）に、Ｎ型ＭＯＳトランジスタ３８は本発明に係る第２の増幅素子（より詳しくは請求項２に記載の第２の増幅素子）に各々対応しており、Ｐ型ＭＯＳトランジスタ３６のゲート電極は第１の増幅素子の信号入力端に、Ｎ型ＭＯＳトランジスタ３８のゲート電極は第２の増幅素子の信号入力端に各々対応している。
【００３８】
また、増幅回路３０の出力端には第１の電圧バッファ４０及び第２の電圧バッファ４６が各々接続されている。第１の電圧バッファ４０はＮ型ＭＯＳトランジスタ４２を備え、第１の電圧バッファ４０の入力端としてのＮ型ＭＯＳトランジスタ４２のゲート電極は増幅回路３０の出力端に接続されている。Ｎ型ＭＯＳトランジスタ４２のソース電極は電源端子に接続されソース電極に電源電圧ＶDDが供給されると共に、Ｎ型ＭＯＳトランジスタ４２のドレイン電極は電流源４４を介して接地されている。また、第１の電圧バッファ４０の出力端としてのＮ型ＭＯＳトランジスタ４２のドレイン電極は、第１の位相補償容量５２を介して出力段３４のＰ型ＭＯＳトランジスタ３６のゲート電極pgateに接続されていると共に、第２の位相補償容量５４を介して出力段３４のＮ型ＭＯＳトランジスタ３８のゲート電極ngateにも接続されている。
【００３９】
また、第２の電圧バッファ４６はＰ型ＭＯＳトランジスタ４８を備え、第２の電圧バッファ４６の入力端としてのＰ型ＭＯＳトランジスタ４８のゲート電極は増幅回路３０の出力端に接続されている。Ｐ型ＭＯＳトランジスタ４８のソース電極は電流源５０を介して電源端子に接続されソース電極には電流源５０を介して電源電圧ＶDDが供給されると共に、Ｐ型ＭＯＳトランジスタ４８のドレイン電極は接地されている。また、第２の電圧バッファ４６の出力端としてのＰ型ＭＯＳトランジスタ４８のソース電極は、第３の位相補償容量５６を介して出力段３４のＰ型ＭＯＳトランジスタ３６のゲート電極pgateに接続されていると共に、第４の位相補償容量５８を介して出力段３４のＮ型ＭＯＳトランジスタ３８のゲート電極ngateにも接続されている。
【００４０】
なお、第１の位相補償容量５２は本発明に係る第１の容量に、第２の位相補償容量５４は本発明に係る第２の容量に、第３の位相補償容量５６は本発明に係る第３の容量に各々対応しており、第４の位相補償容量５８は請求項６に記載の第４の容量に対応しており、本第１実施形態において、第１の位相補償容量５２〜第４の位相補償容量５８の４個の位相補償容量は静電容量が互いに等しくされている。また、ソースドライバ１４は、任意の画素数（データ線の数）の表示デバイスの駆動に共通に使用される。このため、駆動対象の表示デバイスにおけるデータ線の数が、ソースドライバ１４に設けられている駆動回路２４の数の整数倍に一致していない場合、ソースドライバ１４に設けられている一部の駆動回路２４（を構成する増幅回路３０）は、データ線に接続されない無負荷状態で保持される。
【００４１】
次に本第１実施形態の作用として、増幅回路３０の動作を説明する。増幅回路３０の出力段３４は、Ｐ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３８が、前述のようにプッシュプル回路（詳しくはＡＢ級動作をするプッシュプル回路）として動作するので、表示デバイス１２の駆動（表示デバイス１２の個々の画素(セル)に相当する容量性負荷６２へのデータ電圧の印加）に好適な広い有効動作範囲を得ることができる。
【００４２】
また、増幅回路３０の第１の電圧バッファ４０は、Ｎ型ＭＯＳトランジスタ４２のソースフォロア構成のレベルシフト回路であり、増幅回路３０の出力電圧Ｖoutが、電源電圧ＶDD〜接地電圧よりもＮ型ＭＯＳトランジスタ４２の閾値電圧Ｖtn高い値の範囲内のときに動作する。そして、第１の電圧バッファ４０の出力電圧BUFNは増幅回路３０の出力電圧Ｖoutよりも閾値電圧Ｖtnだけ低い電圧となり、出力電圧Ｖoutに応じて変化する出力電圧BUFNは、第１の位相補償容量５２を介してＰ型ＭＯＳトランジスタ３６のゲート電極pgateに帰還されると共に、第２の位相補償容量５４を介してＮ型ＭＯＳトランジスタ３８のゲート電極ngateに帰還される。
【００４３】
また、第２の電圧バッファ４６は、Ｐ型ＭＯＳトランジスタ４８のソースフォロア構成のレベルシフト回路であり、増幅回路３０の出力電圧Ｖoutが、電源電圧ＶDDよりもＰ型ＭＯＳトランジスタ４８の閾値電圧Ｖtp低い値〜接地電圧の範囲内のときに動作する。そして、第２の電圧バッファ４６の出力電圧BUFPは増幅回路３０の出力電圧Ｖoutよりも閾値電圧Ｖtpだけ高い電圧となり、出力電圧Ｖoutに応じて変化する出力電圧BUFPは、第３の位相補償容量５６を介してＰ型ＭＯＳトランジスタ３６のゲート電極pgateに帰還されると共に、第４の位相補償容量５８を介してＮ型ＭＯＳトランジスタ３８のゲート電極ngateに帰還される。
【００４４】
このように、本第１実施形態に係る増幅回路３０では、増幅回路３０の出力電圧Ｖoutが、第１の電圧バッファ４０、第１の位相補償容量５２、第２の位相補償容量５４を介して出力段３４のＰ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３８に帰還されると共に、第２の電圧バッファ４６、第３の位相補償容量５６、第４の位相補償容量５８を介して出力段３４のＰ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３８に帰還されるので、ミラー効果を利用して位相補償を行う場合（図４の構成）と比較して、零(ωzb)がＡb倍となる(Ａbは電圧バッファの増幅率)ことで、位相余裕を確保するための位相補償用の容量（第１の位相補償容量５２〜第４の位相補償容量５８の合計容量）を小さくすることができる。
【００４５】
そして、位相補償用の容量（第１の位相補償容量５２〜第４の位相補償容量５８の合計容量）を小さくできることで、大振幅動作時における第１の位相補償容量５２〜第４の位相補償容量５８のカップリングによるＰ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３８のゲート電極の電圧変動を小さくすることができるので、Ｐ型ＭＯＳトランジスタ３６及びＮ型ＭＯＳトランジスタ３８が本来は動作しない期間に動作して貫通電流が流れることを防止することができる。また、位相補償用の容量を小さくできることで、入力増幅段３２の負荷が小さくなると共に、出力電圧Ｖoutの変化に対する第１の電圧バッファ４０と第２の電圧バッファ４６の追従性が向上し、増幅回路３０のスルーレートを向上させることができる。更に、増幅回路３０を搭載したチップの小サイズ化も実現することができる。
【００４６】
また本第１実施形態において、第１の電圧バッファ４０と第２の電圧バッファ４６は動作電圧範囲が相違されており、第１の電圧バッファ４０における最大動作電圧が電源電圧ＶDDに一致し、第２の電圧バッファ４６における最小動作電圧が接地電圧に一致していることから、第１の電圧バッファ４０及び第２の電圧バッファ４６は、増幅回路３０の出力電圧Ｖoutの全範囲（電源電圧ＶDD〜接地電圧）に亘って少なくとも一方が動作することになるので、電圧バッファを１個のみ設ける場合と比較して、位相余裕の出力電圧依存性も改善することができる。
【００４７】
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。図３には本第２実施形態に係る増幅回路６０が示されている。第２実施形態に係る増幅回路６０は、第１実施形態で説明した増幅回路３０と略同一の構成であり、第１の位相補償容量５２の静電容量Ｃp1、第２の位相補償容量５４の静電容量Ｃn1、第３の位相補償容量５６の静電容量Ｃp2、第４の位相補償容量５８の静電容量Ｃn2のうち、Ｃn1,Ｃp2を容量値：大、Ｃn2,Ｃp1を容量値：小とし、静電容量の大小関係をＣp2＞Ｃp1、Ｃn1＞Ｃn2としている点のみ相違している。このように、本第２実施形態に係る増幅回路６０は請求項１〜請求項４、請求項６，請求項７に記載の増幅回路に対応している。
【００４８】
本第２実施形態に係る増幅回路６０の動作は第１実施形態で説明した増幅回路３０と同一であり、増幅回路３０と同様に広い有効動作範囲を得ることができ、貫通電流も抑制することができる。また、前述のように、増幅回路６０(３０)の第１の電圧バッファ４０及び第２の電圧バッファ４６は、増幅回路６０(３０)の出力電圧Ｖoutに対する動作電圧範囲が相違しており、出力電圧Ｖoutが電源電圧ＶDD又はその付近の値のときには第１の電圧バッファ４０のみ動作し、出力電圧Ｖoutが接地電圧又はその付近の値のときには第２の電圧バッファ４６のみ動作する。これに基づき本第２実施形態ではＣn1,Ｃp2を容量値：大、Ｃn2,Ｃp1を容量値：小としている。
【００４９】
これにより、第２実施形態におけるＣp1＋Ｃp2の容量値を、第１実施形態におけるＣp1＋Ｃp2の容量値より小さくしても同様の位相余裕改善効果が得られる。そして、Ｃp1＋Ｃp2又はＣn1＋Ｃn2の容量値を小さくすることで、入力増幅段３２の負荷が更に小さくなり、増幅回路３０のスルーレートを更に向上させることができる。また、チップの更なる小サイズ化も実現することができる。
【００５０】
なお、上記では第１の位相補償容量５２〜第４の位相補償容量５８を全て設けた構成を説明したが、これに限定されるものではなく、第４の位相補償容量５８（又は第１の位相補償容量５２）を省略し、位相補償容量の数を３個としてもよい。第４の位相補償容量５８（又は第１の位相補償容量５２）を省略した場合、増幅回路の出力電圧Ｖoutが第１の電圧バッファ４０（又は第２の電圧バッファ４６）の動作電圧範囲外のときの位相余裕は低下するが、増幅回路の出力電圧Ｖoutが前記動作電圧範囲外のときの位相余裕を必ずしも高くする必要が無い等の場合には、所望の電圧範囲でのみ高い位相余裕が得られるように位相補償容量の数を３個にしてもよい。
【００５１】
また、上記のように第４の位相補償容量５８を省略する場合には、第１の位相補償容量５２〜第３の位相補償容量５６の静電容量の大小関係をＣp1＜Ｃn1,Ｃp2とし、第１の位相補償容量５２を省略する場合には、第２の位相補償容量５４〜第３の位相補償容量５８の静電容量の大小関係をＣn2＜Ｃn1,Ｃp2とすることが望ましい。３個の位相補償容量の静電容量を上記のように相違させることは請求項５記載の発明に対応しており、３個の位相補償容量の静電容量を上記のように相違させることで、３個の位相補償容量の静電容量を全て等しくする場合と比較して、３個の位相補償容量の静電容量の合計値をより小さくしても同等の位相余裕改善効果が得られると共に、３個の位相補償容量の静電容量の合計値をより小さくすることで、貫通電流の抑制、スルーレートの向上、小サイズ化も実現することができる。
【００５２】
また、上記では第２の電圧バッファ４６の入力端を増幅回路３０（６０）の出力端に接続した構成を説明したが、これに限定されるものではなく、第２の電圧バッファ４６の入力端を第１の電圧バッファの出力端に接続してもよい。
【００５３】
また、上記ではＬＣＤ等の表示デバイスを駆動する（データ電圧を供給する）ための増幅回路に本発明を適用した態様を説明したが、本発明は、出力段がプッシュプル回路として動作する増幅回路（演算増幅器）であれば、その用途に拘わらず適用可能であることは言うまでもない。
【図面の簡単な説明】
【００５４】
【図１】表示装置の概略構成を示すブロック図である。
【図２】第１実施形態に係る増幅回路を示す回路図である。
【図３】第２実施形態に係る増幅回路を示す回路図である。
【図４】貫通電流の発生を説明するための説明図である。
【符号の説明】
【００５５】
３０  増幅回路
３２  入力増幅段
３４  出力段
３６  Ｐ型ＭＯＳトランジスタ
３８  Ｎ型ＭＯＳトランジスタ
４０  第１の電圧バッファ
４６  第２の電圧バッファ
５２  第１の位相補償容量
５４  第２の位相補償容量
５６  第３の位相補償容量
５８  第４の位相補償容量
６０  増幅回路
【図１】
0005001805.tif 000002
【図２】
0005001805.tif 000003
【図３】
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【図４】
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