(57)【特許請求の範囲】
【請求項１】
制御信号により遅延時間が変化する遅延セルにより構成され、クロック信号を入力して前記遅延時間だけ遅らせる第1の入力ゲートと、
前記制御信号により前記遅延時間が変化する前記遅延セルにより構成され、前記クロック信号を入力して前記遅延時間だけ遅らせる第２の入力ゲートと、
前記制御信号により前記遅延時間が変化する前記遅延セルが複数段縦続接続され、前記第２の入力ゲートの出力信号を入力し、前記各段の遅延セルにより順次遅延して前記各段の出力ノードからそれぞれ出力すると共に、最終段の前記遅延セルの出力信号を出力端子から送出する可変遅延回路と、
前記遅延セルの入力容量と同等の入力容量を持ち、前記第１の入力ゲートの出力信号を入力する第３の入力ゲートと、前記遅延セルの入力容量と同等の入力容量を持ち、前記可変遅延回路の出力信号を入力する第４の入力ゲートとを有し、前記第３の入力ゲートから入力される信号と前記第４の入力ゲートから入力される信号との位相を比較してその位相差に応じた信号を出力する比較回路と、
前記比較回路の出力信号に対応して充放電電流を生成して出力する電流生成部と、
前記電流生成部の出力電流に基づき前記制御信号を生成して出力し、前記第１、第２の入力ゲート及び前記可変遅延回路へ与える制御信号生成部と、
を備えたことを特徴とする遅延ロックループ回路。
【請求項２】
前記第１、第２の入力ゲート及び前記可変遅延回路における前記各遅延セルの出力側には、前記各遅延セルの出力の負荷条件が均等になるような負荷回路をそれぞれ接続したことを特徴とする請求項１記載の遅延ロックループ回路。
【請求項３】
前記遅延セルは、前記制御信号により前記遅延時間が変化する遅延器と、前記遅延器の出力信号を波形成形して出力する出力ゲートとにより構成されていることを特徴とする請求項１記載の遅延ロックループ回路。
【請求項４】
前記遅延器は、前記制御信号に基づき基準信号を生成する基準信号生成部と、前記クロック信号を入力して前記基準信号により前記遅延時間を変化させる遅延部とを有することを特徴とする請求項３記載の遅延ロックループ回路。
【請求項５】
前記出力ゲートは、バッファ又は論理ゲートにより構成されていることを特徴とする請求項３記載の遅延ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、アナログ／デジタル変換器（以下「Ａ／Ｄ変換器」という。）等の信号処理装置に搭載され、クロック信号に対して同一周波数で所定の遅延時間だけ遅れた信号を生成する遅延ロックループ回路（以下「ＤＬＬ回路」という。）、特に、複数の遅延セルが縦続接続された可変遅延回路において、各遅延セル毎に順次遅延されるそれぞれの遅延時間が均一である遅延ロックループ回路に関するものである。
【背景技術】
【０００２】
従来、ＤＬＬ回路に関する技術としては、例えば、下記のような特許文献等に記載されるものがあった。
【０００３】
【特許文献１】特許第３１８０２７２号公報
【特許文献２】特開２００２−１９０７３３号公報
【特許文献３】特開２００３−２６４４５２号公報
【０００４】
特許文献１には、ＤＬＬ回路に関する技術が記載されている。このＤＬＬ回路では、位相検出器が位相差を検出する際のジッタを抑制する技術が開示されている。特許文献２には、位相補償用クロック同期回路の技術が記載されている。この位相補償用クロック同期回路では、複数の遅延セルが直列に接続された遅延線の各遅延セルからの信号を選択する切替回路を有し、位相組合せ可能な周波数範囲をより広くする技術が開示されている。更に、特許文献３には、半導体集積回路装置及びデジタルカメラシステムの技術が記載されている。この半導体集積回路装置及びデジタルカメラシステムでは、疑似ロックの防止、かつ遅延時間を調整したクロックの生成の技術が開示されている。
【０００５】
図４は、特許文献1、３等に記載された従来のＤＬＬ回路を示す概略の構成図である。
このＤＬＬ回路は、周期Ｔ［ｓ］のクロック信号ＣＫを入力する入力端子１を有している。入力端子１には、入力バッファ１０を介して、可変遅延線である可変遅延回路２０の一方の入力端子と位相比較回路３１の一方の入力端子とが接続されている。可変遅延回路２０は、入力バッファ１０から一方の入力端子に入力されたクロック信号ＣＫと、他方の入力端子に入力された制御信号ＣＴＬとに基づき、その制御信号ＣＴＬによりクロック信号ＣＫを所定の遅延時間だけ遅らせた出力信号ＯＴを出力する回路である。可変遅延回路２０の出力端子には、位相比較回路３１における他方の入力端子が接続されている。
【０００６】
位相比較回路３１は、クロック信号ＣＫと出力信号ＯＴとの位相差に対応したパルス幅のアップ信号Ｕ又はダウン信号Ｄを生成し、アップ信号Ｕを一方の出力端子又はダウン信号Ｄを他方の出力端子から出力する回路である。アップ信号Ｕは、クロック信号ＣＫに対して出力信号ＯＴが１周期Ｔの遅延よりも遅れると生成され、ダウン信号Ｄは、クロック信号ＣＫに対して出力信号ＯＴが１周期Ｔの遅延よりも進むと生成される信号である。位相比較回路３１の一方及び他方の出力端子には、チャージポンプ回路（以下「ＣＰ回路」という。）３２の一方及び他方の入力端子が接続されている。
【０００７】
ＣＰ回路３２は、一方の入力端子から入力されるアップ信号Ｕ又は他方の入力端子から入力されるダウン信号Ｄにより、これらと同じパルス幅の充電電流又は放電電流を生成する回路であり、この出力端子に、ループフィルタ３３が接続されている。ループフィルタ３３は、キャパシタ３３ａを有し、このキャパシタ３３ａに入力した充電電流又は放電電流により電圧が上下動する制御信号ＣＴＬを生成する回路であり、この出力端子に、可変遅延回路２０の他方の入力端子が帰還接続されている。
【０００８】
図５は、図４中の入力バッファ１０を示す構成図である。
この入力バッファ１０は、クロック信号ＣＫを入力する入力端子１１を有している。入力端子１１には、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）及びＮチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）からなる相補形ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）により構成されるインバータ１２の入力側が接続されている。インバータ１２の出力側には、ＣＭＯＳにより構成されるインバータ１３の入力側が接続され、この出力側に出力端子１４が接続されている。
【０００９】
図６は、図４中の可変遅延回路２０を示す構成図である。
この可変遅延回路２０は、制御信号ＣＴＬを入力する他方の入力端子２１を有し、この入力端子２１に、基準信号生成部２２が接続されている。基準信号生成部２２の出力側と、入力バッファ１０からのクロック信号ＣＫを入力する一方の入力端子２３とには、遅延部２４が接続され、この遅延部２４の出力側に、出力信号ＯＴを出力する出力端子２５が接続されている。
【００１０】
基準信号生成部２２は、各ソースに電源電圧ＶＤＤが印加される２つのＰＭＯＳ２２ａ，２２ｂからなるカレントミラー回路を有している。ＰＭＯＳ２２ａのゲート及びドレインとＰＭＯＳ２２ｂのゲートとは、共通接続され、このＰＭＯＳ２２ａが、ＮＭＯＳ２２ｃを介してグランドＧＮＤが接続されている。ＮＭＯＳ２２ｃは、入力端子２１から入力される制御信号ＣＴＬによりゲート制御されるトランジスタである。ＰＭＯＳ２２ｂのドレインには、ドレイン及びゲートが共通接続されたＮＭＯＳ２２ｄを介して、グランドＧＮＤが接続されている。
【００１１】
遅延部２４は、電源電圧ＶＤＤが各ソースに印加される電流供給用の複数のＰＭＯＳ２４ａ−１〜２４ａ−ｍ（但し、ｍは偶数）と、これらの各ＰＭＯＳ２４ａ−１〜２４ａ−ｍのドレインにそれぞれ接続されたＣＭＯＳからなる複数のインバータ２４ｂ−１〜２４ｂ−ｍと、これらの各インバータ２４ｂ−１〜４ｂ−ｍとグランドＧＮＤとの間に接続された電流供給用の複数のＮＭＯＳ２４ｃ−１〜２４ｃ−ｍとを有している。各ＰＭＯＳ２４ａ−１〜２４ａ−ｍのゲートは、ＰＭＯＳ２２ｂのゲートに接続されている。複数のインバータ２４ｂ−１〜２４ｂ−ｍは、一方の入力端子２３と出力端子２５との間に縦続接続されている。各ＮＭＯＳ２４ｃ−１〜２４ｃ−ｍのゲートは、ＮＭＯＳ２２ｄのゲート及びドレインに接続されている。
【００１２】
次に、従来のＤＬＬ回路の動作を説明する。
図４において、クロック信号ＣＫが入力端子１に入力されると、図５の入力バッファ１０内の各インバータ１２，１３により、そのクロック信号ＣＫが、順次反転されて、出力端子１４から出力される。出力端子１４から出力されたクロック信号ＣＫは、図４の可変遅延回路２０及び位相比較回路３１へ送られる。
【００１３】
図６の可変遅延回路２０において、ループフィルタ３３から出力された制御信号ＣＴＬが入力端子２１に入力されると共に、クロック信号ＣＫが入力端子２３に入力される。入力された制御信号ＣＴＬにより、基準信号生成部２２内のＮＭＯＳ２２ｃがゲート制御され、このＮＭＯＳ２２ｃ及びＰＭＯＳ２２ａに基準電流が流れる。この基準電流に対応する電流が、ＰＭＯＳ２２ｂ及びＮＭＯＳ２２ｄに流れる。これにより、ＰＭＯＳ２２ｂのゲート及びＮＭＯＳ２２ｄのゲートから基準信号がそれぞれ出力される。ＰＭＯＳ２２ｂから出力された基準信号は、制御信号ＣＴＬによって遅延時間が変化する遅延部２４内の各ＰＭＯＳ２４ａ−１〜２４ａ−ｍのゲートへ与えられると共に、ＮＭＯＳ２２ｄから出力された基準信号が、遅延部２４内の各ＮＭＯＳ２４ｃ−１〜２４ｃ−ｍのゲートへ与えられる。
【００１４】
入力端子２３に入力されたクロック信号ＣＫは、遅延部２４内の複数の各インバータ２４ｂ−１〜２４−ｍにて順次遅延され、可変遅延回路２０全体として遅延時間が積算された出力信号ＯＴが出力端子２５から出力される。
【００１５】
入力バッファ１０から出力されたクロック信号ＣＫと、可変遅延回路２０の出力信号ＯＴとは、図４の位相比較回路３１により位相が比較され、この位相差に対応したパルス幅のアップ信号Ｕ又はダウン信号Ｄが生成される。生成されたアップ信号Ｕ又はダウン信号Ｄは、ＣＰ回路３２により充電電流又は放電電流に変換される。この充電電流又は放電電流により、ループフィルタ３３内のキャパシタ３３ａの蓄積電荷が、増加又は減少し、ループフィルタ３３から出力される制御信号ＣＴＬの電圧が上昇又は下降する。
【００１６】
電圧が上昇又は下降する制御信号ＣＴＬによって可変遅延回路２０が制御され、この可変遅延回路２０の出力信号ＯＴの遅延時間が、減少又は増加する。可変遅延回路２０の出力信号ＯＴの遅延時間が、入力バッファ１０から出力されたクロック信号ＣＫの１周期に等しくなるまで、その遅延時間の減少又は増加動作である負帰還動作が繰り返される。出力信号ＯＴがクロック信号ＣＫに対して１周期だけ遅延して位相同期（ロック）されると、安定時状態となる。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来のＤＬＬ回路では、以下の様な課題があった。
図６の可変遅延回路２０において、各ＰＭＯＳ２４ａ−１〜２４ａ−ｍ及び各ＮＭＯＳ２４ｃ−１〜２４ｃ−ｍを介して動作する同一構成の各インバータ２４ｂ−１〜２４ｂ−ｍの遅延特性は、それぞれの前段の駆動能力及び負荷の入力容量に依存する。その為、各インバータ２４ｂ−１〜２４ｂ−ｍの遅延特性は、それぞれの前段の駆動能力及び負荷の入力容量を同一にすることで均一になる。
【００１８】
又、可変遅延回路２０の入力端子２３には、図５の入力バッファ１０が接続されている。この入力バッファ１０は、可変遅延回路２０内の各インバータ２４ｂ−１〜２４ｂ−ｍとは、異なるインバータ１２，１３により構成されている。一方、可変遅延回路２０は、制御信号ＣＴＬの電圧に対応して各インバータ２４ｂ−１〜２４ｂ−ｍに流れる電流が制御されることで、各インバータ２４ｂ−１〜２４ｂ−ｍの遅延時間が変化する。他方、入力バッファ１０の出力波形は、一定である。
【００１９】
その為、可変遅延回路２０における各インバータ２４ｂ−１〜２４ｂ−ｍは、均一な遅延特性にならない。又、位相比較回路３１において、一方の入力端子へ入力されるクロック信号ＣＫ、及び、他方の入力端子へ入力される出力信号ＯＴでは、波形に差が生じる。
【００２０】
これらにより、従来のＤＬＬ回路において、可変遅延回路２０内の各インバータ２４ｂ−１〜２４ｂ−ｍの遅延特性が均一にならないだけでなく、可変遅延回路２０における遅延時間は、ロック時でも誤差が生じる。その結果、可変遅延回路２０における入力端子２３から偶数番目毎のｍ／２個の各インバータ２４ｂ−２〜２４ｂ−ｍにて順次遅延される信号の遅延時間が、クロック信号ＣＫの周期Ｔをｍ／２で割った時間で均一にならない。
【００２１】
以上のことを要約すると、図５の入力バッファ１０内の各インバータ１２，１３は、図６の可変遅延回路２０内の各インバータ２４ｂ−１〜２４ｂ−ｍと構成が異なり、駆動能力が等しくない。又、入力バッファ１０の負荷容量は、位相比較回路３１の一方の入力端子及び可変遅延回路２０の各入力容量を加えたものである。更に、可変遅延回路２０の負荷容量は、位相比較回路３１における他方の入力端子の入力容量である。この為、位相比較回路３１の一方の入力端子及び他方の入力端子にそれぞれ入力されるクロック信号ＣＫの信号波形と出力信号ＯＴの信号波形とには、差が生じる。その結果、従来のＤＬＬ回路において、可変遅延回路２０における遅延時間には、ロック時にも誤差が含まれることになる。これにより、可変遅延回路２０内の入力端子２３から偶数番目毎のｍ／２個の各インバータ２４ｂ−２〜２４ｂ−ｍにて順次遅延される各出力信号の遅延時間は、クロック信号ＣＫの周期Ｔをｍ／２で割った時間２Ｔ／ｍに均一にならない。
【００２２】
従って、従来のＤＬＬ回路を例えばＡ／Ｄ変換器等の信号処理装置に搭載した場合、遅延時間が均一に２Ｔ／ｍでない各インバータ２４ｂ−２〜２４ｂ−ｎの出力信号により、信号処理装置の動作に不具合が生じる。
【課題を解決するための手段】
【００２３】
本発明のＤＬＬ回路は、制御信号により遅延時間が変化する遅延セルにより構成され、クロック信号を入力して前記遅延時間だけ遅らせる第1の入力ゲートと、前記制御信号により前記遅延時間が変化する前記遅延セルにより構成され、前記クロック信号を入力して前記遅延時間だけ遅らせる第２の入力ゲートと、可変遅延回路と、比較回路と、電流生成部と、制御信号生成部とを備えている。
【００２４】
前記可変遅延回路は、前記制御信号により前記遅延時間が変化する前記遅延セルが複数段縦続接続され、前記第２の入力ゲートの出力信号を入力し、前記各段の遅延セルにより順次遅延して前記各段の出力ノードからそれぞれ出力すると共に、最終段の前記遅延セルの出力信号を出力端子から送出する回路である。前記比較回路は、前記遅延セルの入力容量と同一の入力容量を持ち、前記第１の入力ゲートの出力信号を入力する第３の入力ゲートと、前記遅延セルの入力容量と同一の入力容量を持ち、前記可変遅延回路の出力信号を入力する第４の入力ゲートとを有し、前記第３の入力ゲートから入力される信号と前記第４の入力ゲートから入力される信号との位相を比較してその位相差に応じた信号を出力する回路である。
【００２５】
前記電流生成部は、前記比較回路の出力信号に対応して充放電電流を生成して出力するものである。更に、前記制御信号生成部は、前記電流生成部の出力電流に基づき前記制御信号を生成して出力し、前記第１、第２の入力ゲート及び前記可変遅延回路へ与えるものである。
【発明の効果】
【００２６】
本発明のＤＬＬ回路によれば、第１及び第２の入力ゲートと、可変遅延回路とを、同一の構成の遅延セルでそれぞれ構成すると共に、比較回路内の第３及び第４の入力ゲートにおける入力容量を前記遅延セルの入力容量と同一にしたので、次の（ａ）〜（ｃ）のような効果を有する。
【００２７】
（ａ）可変遅延回路において、クロック信号と同じ周波数及び周期を有する第２の入力ゲートの出力信号に対して、可変遅延回路の出力信号を１周期だけ、正確に遅延させることができる。
【００２８】
（ｂ）可変遅延回路の各出力ノードから得られる各遅延セル毎の出力信号の遅延時間を、第２の入力ゲートの出力信号の周期であるクロック信号の周期を出力ノードの個数で割った時間と、均一にすることができる。
【００２９】
（ｃ）本発明のＤＬＬ回路を例えばＡ／Ｄ変換器等の信号処理装置に搭載した場合には、信号処理装置の的確な動作が期待できる。
【発明を実施するための最良の形態】
【００３０】
ＤＬＬ回路は、第1の入力ゲートと、第２の入力ゲートと、可変遅延回路と、比較回路と、電流生成部と、制御信号生成部とを備えている。
【００３１】
前記第１の入力ゲートは、制御信号により遅延時間が変化する遅延セルにより構成され、クロック信号を入力して前記遅延時間だけ遅らせた出力信号を出力する。前記第２の入力ゲートは、前記制御信号により前記遅延時間が変化する前記遅延セルにより構成され、前記クロック信号を入力して前記遅延時間だけ遅らせる。前記可変遅延回路は、前記制御信号により前記遅延時間が変化する前記遅延セルが複数段縦続接続され、前記第２の入力ゲートの出力信号を入力し、前記各段の遅延セルにより順次遅延して前記各段の出力ノードからそれぞれ出力すると共に、最終段の前記遅延セルの出力信号を出力端子から送出する。
【００３２】
前記第１、第２の入力ゲート及び前記可変遅延回路における前記各遅延セルの出力側には例えば、前記各遅延セルの出力の負荷条件が均等になるような負荷回路がそれぞれ接続されている。又、前記遅延セルは、例えば、前記制御信号により前記遅延時間が変化する遅延器と、前記遅延器の出力信号を波形成形して出力する出力ゲートにより構成せれている。
【００３３】
前記比較回路は、前記遅延セルの入力容量と同一の入力容量を持ち、前記第１の入力ゲートの出力信号を入力する第３の入力ゲートと、前記遅延セルの入力容量と同一の入力容量を持ち、前記可変遅延回路の出力信号を入力する第４の入力ゲートとを有し、前記第３の入力ゲートから入力される信号と前記第４の入力ゲートから入力される信号との位相を比較してその位相差に応じたパルス幅を有するアップ信号又はダウン信号を出力する。
【００３４】
前記電流生成部は、前記比較回路の出力信号に対応して充電電流又は放電電流を生成して出力する。前記制御信号生成部は、前記電流生成部の充電電流又は放電電流に基づき前記制御信号を生成して出力し、前記比較回路での位相差が減少するよう、前記第１、第２の入力ゲート及び前記可変遅延回路へ与える。
【実施例１】
【００３５】
（実施例１の構成）
図１は、本発明の実施例1を示すＤＬＬ回路の概略の構成図である。
このＤＬＬ回路は、例えば、Ａ／Ｄ変換器等の信号処理装置に搭載される回路であり、周期Ｔ［ｓ］のクロック信号ＣＫが入力される入力端子３９を有している。入力端子３９には、制御信号ＣＴＬにより制御される遅延時間でクロック信号ＣＫを遅延して周期Ｔの出力信号ＣＫ−Ａを出力する第１の入力ゲート４０−１と、制御信号ＣＴＬにより制御される遅延時間でクロック信号ＣＫを遅延して周期Ｔの出力信号ＣＫ−Ｂを出力する第２の入力ゲート４０−２とが接続されている。入力ゲート４０−２の出力側には、制御信号ＣＴＬにより制御される遅延時間で出力信号ＣＫ−Ｂを遅延して出力端子から出力信号ＯＴを出力する可変遅延線である可変遅延回路７０が接続されている。入力ゲート４０−１の出力側と、可変遅延回路７０の出力端子とには、比較回路（例えば、位相比較回路）８０の２つの入力端子８１−１，８１−２がそれぞれ接続されている。
【００３６】
位相比較回路８０は、入力ゲート４０−１の出力信号ＣＫ−Ａを入力する入力端子８１−１と、可変遅延回路７０の出力信号ＯＴを入力する入力端子８１−２と、その入力端子８１−１，８１−２にそれぞれ接続され、入力ゲート４０−１を構成する同一構成の遅延セル５０−１１，５０−１２と入力容量が同一の第３及び第４の入力ゲート８２−１，８２−２と、２つの出力端子８３−１，８３−２等とを有し、入力端子８１−及び入力ゲート８２−１から入力される出力信号ＣＫ−Ａと、入力端子８１−２及び入力ゲート８２−２から入力される出力信号ＯＴとを比較し、出力信号ＣＫ−Ａに対する出力信号ＯＴの遅延時間がクロック信号ＣＫの１周期Ｔより大きい場合はパルス状のアップ信号Ｕを出力端子８３−１から出力し、小さい場合はパルス状のダウン信号Ｄを出力端子８３−２から出力する回路である。この位相比較回路８０の出力端子８３−１，８３−２には、電流生成部９１である例えばチャージポンプ回路（以下「ＣＰ回路」という。）９１の２つの入力端子９１ａ，９１ｂがそれぞれ接続されている。
【００３７】
ＣＰ回路９１は、入力端子９１ａから入力されるアップ信号Ｕに対応したパルス幅を有する充電電流、又は、入力端子９１ｂから入力されるダウン信号Ｄに対応したパルス幅を有する放電電流を生成して出力端子９１ｃから出力する回路である。このＣＰ回路９１は、例えば、入力端子９１ａからアップ信号Ｕが入力されると、図示しないスイッチが電源側に切り替わり、この電源側から出力端子９１ｃへ一定の充電電流を流し、又、出力端子９１ｂからダウン信号Ｄが入力されると、そのスイッチがグランドＧＮＤ側へ切り替わり、出力端子９１ｃからグランドＧＮＤ側へ一定の放電電流を流す構成になっている。
【００３８】
ＣＰ回路９１の出力端子９１ｃには、制御信号生成部（例えば、ループフィルタ）９２が接続されている。ループフィルタ９２は、ＣＰ回路９１の出力端子９１ｃとグランドＧＮＤとの間に接続されたキャパシタ９２ａを有し、ＣＰ回路９１から出力された充電電流又は放電電流により、そのキャパシタ９２ａの電極間電圧が上昇又は下降する制御信号ＣＴＬを生成して出力する回路である。ループフィルタ９２の出力側は、入力ゲート４０−１，４０−２の入力側及び可変遅延回路７０の入力側に帰還接続されている。
【００３９】
前記第１の入力ゲート４０−１は、入力端子３９が接続された２段の遅延セル５０−１１，５０−１２により構成されている。前段の遅延セル５０−１１は、制御信号ＣＴＬにより制御される遅延時間でクロック信号ＣＫを遅延して出力信号ｎｅｔ１１を出力する遅延器６０を有している。この遅延器６０の出力側には、出力信号ｎｅｔ１１を波形成形して出力する負荷回路（例えば、出力ゲート）６５と、後段の遅延セル５０−１２とが接続されている。出力ゲート６５は、バッファ又は論理ゲート等により構成され、この出力端に、出力端子６６−１１が接続されている。後段の遅延セル５０−１２は、前段の遅延セル５０−１１と構成、負荷駆動能力及び入力容量が同一であり、前段の遅延セル５０−１１と同様に、制御信号ＣＴＬにより制御される遅延時間により、前段の遅延セル５０−１１の出力信号ｎｅｔ１１を遅延して出力信号ＣＫ−Ａを出力する遅延器６０を有している。この遅延器６０の出力側には、出力信号ＣＫ−Ａを波形成形して出力する出力ゲート６５及び位相比較回路８０の入力端子８１−１が接続され、更に、その出力ゲート６５の出力側に、出力端子６６−１２が接続されている。
【００４０】
前記第２の入力ゲート４０−２は、第１の入力ゲート４０−１と構成、負荷駆動能力及び入力容量が同一であり、第１の入力ゲート４０−１と同様に、２段の遅延セル５０−２１，５０−２２により構成されている。この２段の遅延セル５０−２１，５０−２２は、遅延セル５０−１１と構成、負荷駆動能力及び入力容量が同一である。前段の遅延セル５０−２１は、クロック信号ＣＫを入力する入力端子３９に接続され、制御信号ＣＴＬにより制御される遅延時間でクロック信号ＣＫを遅延して出力信号ｎｅｔ２１を出力する遅延器６０を有している。この遅延器６０の出力側には、出力信号ｎｅｔ２１を波形成形して出力する出力ゲート６５及び後段の遅延セル５０−２２が接続されている。この出力ゲート６５の出力側には、出力端子６６−２１が接続されている。
【００４１】
後段の遅延セル５０−２２は、制御信号ＣＴＬにより制御される遅延時間により、前段の遅延セル５０−２１の出力信号ｎｅｔ２１を遅延して出力信号ＣＫ−Ｂを出力する遅延器６０を有している。この遅延器６０の出力側には、出力信号ＣＫ−Ｂを波形成形して出力する出力ゲート６５及び可変遅延回路７０が接続され、更に、その出力ゲート６５の出力側に、出力端子６６−２２が接続されている。
【００４２】
可変遅延回路７０は、遅延セル５０−１１と構成、負荷駆動能力及び入力容量がそれぞれ同一である複数（ｎ）段の遅延セル５０−３１〜５０−３ｎにより構成されている。ｎ段の遅延セル５０−３１〜５０−３ｎは、初段の遅延セル５０−３１から順に終段の遅延セル５０−３ｎまで縦続接続されている。初段の遅延セル５０−３１は、出力信号ＣＫ−Ｂを出力する第２の入力ゲート４０−２の出力側に接続され、制御信号ＣＴＬにより制御される遅延時間により、その出力信号ＣＫ−Ｂを遅延して出力信号ｎｅｔ１を出力する遅延器６０を有している。この遅延器６０の出力側には、出力信号ｎｅｔ１を波形成形して出力する出力ゲート６５及び２段目の遅延セル５０−３２が接続されている。この出力ゲート６５の出力側には、出力ノード（例えば、出力端子）６６−３１が接続されている。初段の遅延セル５０−３１と同様、２段目から終段の遅延セル５０−３２〜５０−３ｎは、それぞれ出力信号ｎｅｔ３〜ＯＴを出力し、更に、これらの出力信号ｎｅｔ２〜ＯＴが波形成形された信号を出力端子６６−３２〜６６−３ｎからそれぞれ出力するものである。
【００４３】
図２は、図１中の遅延セル５０−１１を示す構成図である。
この遅延セル５０−１１内の遅延器６０は、制御信号ＣＴＬに基づき基準信号を生成する基準信号生成部６１と、クロック信号ＣＫを入力してその基準信号により遅延時間を変化させる遅延部６３とを有している。
【００４４】
基準信号生成部６１は、各ソースに電源電圧ＶＤＤが印加される２つのＰＭＯＳ６１ａ，６１ｂからなるカレントミラー回路を有している。ＰＭＯＳ６１ａのゲート及びドレインとＰＭＯＳ６１ｂのゲートとは、共通接続されている。ＰＭＯＳ６１ａのドレインは、入力端子６２−１から入力される制御信号ＣＴＬによりゲート制御されるＮＭＯＳ６１ｃを介して、グランドＧＮＤに接続されている。ＰＭＯＳ６１ｂのドレインは、ドレイン及びゲートが共通接続されたＮＭＯＳ６１ｄを介して、グランドＧＮＤに接続されている。
【００４５】
遅延部６３は、各ソースに電源電圧ＶＤＤが印加される電流供給用の２つのＰＭＯＳ６３ａ−１，６３ａ−２と、これらの各ＰＭＯＳ６３ａ−１，６３ａ−２のドレインにそれぞれ接続されたＣＭＯＳからなる２つのインバータ６３ｂ−１，６３ｂ−２と、これらの各インバータ６３ｂ−１，６３ｂ−２とグランドＧＮＤとの間に接続された電流供給用の２つのＮＭＯＳ６３ｃ−１，６３ｃ−２とを有している。各ＰＭＯＳ６３ａ−１，６３ａ−２のゲートは、ＰＭＯＳ６１ｂのゲートに接続されている。２つのインバータ６３ｂ−１，６３ｂ−２は、入力端子６２と出力端子６４との間に縦続接続されている。各ＮＭＯＳ６３ｃ−１，６３ｃ−２のゲートは、ＮＭＯＳ６１ｄのゲート及びドレインに接続されている。
【００４６】
図１中の他の遅延セル５０−１２，５０−２１，５０−２２，５０−３１〜５０−３ｎは、遅延セル５０−と同一の構成である。
【００４７】
（実施例１の動作）
図３は、図１のＤＬＬ回路におけるロック時の動作を示すタイミングチャートである。
図３において、クロック信号ＣＫの周期Ｔは、例えば、時刻ｔ１におけるクロック信号ＣＫの立ち上がりエッジから次の時刻ｔ２における立ち上がりエッジまでの期間、同様に、時刻ｔ２から時刻ｔ３までの期間である。又、各出力信号ｎｅｔ１１，ｎｅｔ２１の波形と、各出力信号ＣＫ−Ａ，ＣＫ−Ｂ，ｎｅｔ１〜ＯＴの波形とは、遅延時間を除くと同一である。
【００４８】
図１のＤＬＬ回路において、入力端子３９から入力されたクロック信号ＣＫが時刻ｔ１で立ち上がると、このクロック信号ＣＫの立ち上がりエッジが第１の入力ゲート４０−１内の前段の遅延セル５０−１１により図３で示すロック状態とは異なる遅延時間で遅延される。以下、このＤＬＬ回路は、ロック状態になるまで、非ロック状態での動作を示す。
【００４９】
図２の前段の遅延セル５０−１１において、ループフィルタ９２から出力された制御信号ＣＴＬが入力端子６２−１に入力されると共に、クロック信号ＣＫが入力端子６２−２に入力される。入力された制御信号ＣＴＬにより、基準信号生成部６１内のＮＭＯＳ６１ｃがゲート制御され、このＮＭＯＳ６１ｃ及びＰＭＯＳ６１ａに基準電流が流れる。この基準電流に対応する電流が、ＰＭＯＳ６１ｂ及びＮＭＯＳ６１ｄに流れる。これにより、ＰＭＯＳ６１ｂのゲート及びＮＭＯＳ６１ｄのゲートから基準信号がそれぞれ出力される。ＰＭＯＳ６１ｂから出力された基準信号は、制御信号ＣＴＬによって遅延時間が変化する遅延部６３内の２つのＰＭＯＳ６３ａ−１、６３ａ−２のゲートへ与えられると共に、ＮＭＯＳ６１ｄから出力された基準信号は、前記遅延部６３内の２つのＮＭＯＳ６３ｃ−１、６３ｃ−２のゲートへ与えられる。
【００５０】
入力端子６２−２から入力されたクロック信号ＣＫは、遅延部６３内の前段のインバータ６３ｂ−１へ入力される。時刻ｔ１におけるクロック信号ＣＫの立ち上がりエッジは、２段のインバータ６３ｂ−１、６３ｂ−２により２回反転されて遅延される。この様にクロック信号ＣＫは、制御信号ＣＴＬにより制御される遅延時間において遅延部６３にて遅延され、出力信号ｎｅｔ１１が出力される。
【００５１】
出力信号ｎｅｔ１１は、前段の遅延セル５０−１１と同様に、後段の遅延セル５０−１２により遅延され、出力信号ＣＫ−Ａとして出力される。
【００５２】
時刻ｔ１におけるクロック信号ＣＫの立ち上がりエッジは、第１の入力ゲート４０−１と同様に、第２の入力ゲート４０−２により遅延され、出力信号ＣＫ−Ｂとして出力される。
【００５３】
出力信号ＣＫ−Ｂは、可変遅延回路７０内の各遅延セル５０−３１〜５０−３ｎにて、制御信号ＣＴＬにより制御される遅延時間ｔｄで順次遅延され、各出力信号ｎｅｔ１〜ＯＴがそれぞれ波形成形されて出力端子６６−３１〜６６−３ｎから出力される。可変遅延回路７０の出力信号ＯＴは、各遅延時間ｔｄが遅延セルの個数ｎ倍され、遅延時間ｎｔｄを有する信号として出力される。各出力信号ＣＫ−Ａ，ＯＴは、位相比較回路８０内の各入力ゲート８２−１，８２−２にそれぞれ入力され、この位相比較回路８０にて位相が比較される。出力信号ＣＫ−Ａに対して出力信号ＯＴの位相が１周期Ｔよりも遅れると、アップ信号Ｕが出力端子８３−１から出力される。又、出力信号ＯＴの位相が出力信号ＣＫ−Ａの１周期Ｔの遅延よりも進むと、ダウン信号Ｄが出力端子８３−２から出力される。
【００５４】
アップ信号Ｕは、ＣＰ回路９１にてそのアップ信号Ｕに対応したパルス幅を有する充電電流に変換され出力される。又、ダウン信号Ｄは、ＣＰ回路９１にて、そのダウン信号Ｄに対応したパルス幅を有する放電電流に変換されて出力される。
【００５５】
この充電電流により、ループフィルタ９２にてキャパシタ９２ａが充電されて制御信号ＣＴＬの電圧は、上昇する。又、この放電電流により、ループフィルタ９２にてキャパシタ９２ａが放電されて制御信号ＣＴＬの電圧が下降する。制御信号ＣＴＬの電圧は、充電電流又は放電電流が流れている場合に上下動し、充電電流又は放電電流が流れていなければ、安定する。
【００５６】
制御信号ＣＴＬの電圧が上昇すると、第１、第２の各入力ゲート４０−１，４０−２及び可変遅延回路７０において、それぞれの遅延時間が減少する。又、制御信号ＣＴＬの電圧が下降すると、第１、第２の各入力ゲート４０−１，４０−２及び可変遅延回路７０において、それぞれの遅延時間は増大する。これらによりＤＬＬ回路に負帰還が掛かる。第１、第２の入力ゲート４０−１，４０−２における遅延時間の変化は同一であるから、位相比較回路８０において、遅延時間ｎｔｄだけ遅れた出力信号ＯＴの位相が出力信号ＣＫ−Ａの１周期Ｔの遅れに一致し、図３に示されるように位相同期（ロック）するまで前記負帰還動作が継続される。
【００５７】
ロック状態では、図３に示されるような以下の動作が行われる。
可変遅延回路７０の出力信号ＯＴの遅延時間ｎｔｄが出力信号ＣＫ−Ａの１周期Ｔと等しくなる。その為、各遅延セル５０−３１〜５０−３ｎの遅延時間ｔｄは、Ｔ／ｎとなる。この遅延時間Ｔ／ｎにより、各遅延セル５０−３１〜５０−３ｎにおいて、出力信号ＣＫ−Ａと同位相の出力信号ＣＫ−Ｂは、順次遅延される。可変遅延回路７０の出力信号ＯＴは、出力信号ＣＫ−Ｂと同位相である出力信号ＣＫ−Ａの１周期Ｔに正確にロックされ、これにより、クロック信号ＣＫにもロックされることになる。
【００５８】
この場合、可変遅延回路７０の各出力信号ｎｅｔ１〜ＯＴの各出力波形は、各遅延セルセル５０−３１〜５０−３ｎ内の閾値を有する出力ゲート６５により波形成形され、各出力端子６６−３１〜６６−３ｎから出力される。
【００５９】
（実施例１の効果）
本実施例1によれば、同一構成の各遅延セル５０−１１〜５０−３ｎにより、第１、第２の入力ゲート４０−１，４０−２及び可変遅延回路７０を構成し、位相比較回路８０における各入力ゲート８２−１，８２−２のそれぞれの入力容量を各遅延セル５０−１１〜５０−３ｎの入力容量と同一にしたので、同位相の各出力信号ＣＫ−Ａ，ＣＫ−Ｂ、及び、同波形の各出力信号ＣＫ−Ａ，ＣＫ−Ｂ，ＯＴを得ることができる。各出力信号ＣＫ−Ａ，ＯＴのそれぞれの位相を比較することによって、次の（ａ）、（ｂ）のような効果がある。
【００６０】
（ａ）  可変遅延回路７０において、クロック信号ＣＫに対して、出力信号ＯＴを１周期Ｔ分だけ、正確に遅延ができる。
【００６１】
（ｂ）  可変遅延回路７０内の各遅延セル５０−３１〜５０−３ｎの出力信号ｎｅｔ１〜ＯＴは、各出力端子６６−３１〜６６−３ｎから出力される。それらの出力信号の遅延時間ｔｄを、クロック信号ＣＫの１周期Ｔを出力端子の個数ｎで割った均一な時間Ｔ／ｎにすることができる。従って、本実施例１のＤＬＬ回路を例えばＡ／Ｄ変換器等の信号処理装置に搭載した場合、この信号処理装置を的確に動作させることができる。
【００６２】
（変形例）
本発明は、実施例１に限定されず、図示以外の種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｆ）のようなものがある。
【００６３】
（ａ）  各入力ゲート４０−１、４０−２を構成する遅延セル５０−１１，５０−１２，５０−２１，５０−２２は、１個、又は３個以上でもよい。
【００６４】
（ｂ）  各遅延セル５０−１１〜５０−３ｎは、図示以外の回路や素子で構成してもよい。
【００６５】
（ｃ）  遅延部６３は、インバータ６３ｂ−１，６３ｂ−２に変えて、バッファや論理ゲート等で構成してもよい。
【００６６】
（ｄ）  位相比較回路８０は、位相周波数比較回路等の他の比較回路に置き換えてもよい。
【００６７】
（ｅ）  ＣＰ回路９１は、種々の回路構成の電流生成部により構成できる。同様に、ループフィルタ９２も、種々の回路構成の制御信号生成部により構成できる。
【００６８】
（ｆ）  基準信号生成部６１は、全ての遅延セル５０−１１，５０−１２，５０−２１，５０−２２及び５０−３１から５０−３ｎに対し、共用の１個にすることが可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施例１を示すＤＬＬ回路の概略の構成図である。
【図２】図１中の遅延セル５０−１１を示す構成図である。
【図３】図１のＤＬＬ回路の動作を示すタイミングチャートである。
【図４】従来のＤＬＬ回路を示す概略の構成図である。
【図５】図４中の入力バッファ１０を示す構成図である。
【図６】図４中の可変遅延回路２０を示す構成図である。
【符号の説明】
【００７０】
４０−１、４０−２      入力ゲート
５０−１１〜５０−３ｎ  遅延セル
６０                    遅延器
６１                    基準信号生成部
６３                    遅延部
６５                    出力ゲート
６６−１１〜６６−３ｎ  出力端子
７０                    可変遅延回路
８０                    位相比較回路
８２−１、８２−２      入力ゲート
９１                    チャージポンプ回路
９２                    ループフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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