(57)【特許請求の範囲】
【請求項１】
アナログ入力信号を受ける２次以上の高次ループフィルタと、
前記高次ループフィルタの出力がアナログ基準電位に対して正もしくは負のいずれであるかを判定するための第１の１ｂｉｔ量子化器と、
前記第１の１ｂｉｔ量子化器からの第１の出力信号Ｙ１を入力アナログ信号の負もしくは正のフルスケールレベルへＤ／Ａ変換して前記高次ループフィルタの入力段へフィードバックする第１のフィードバック手段と、
前記高次ループフィルタを構成する複数の内部ステージより監視すべき所定の内部ステージを選択し、前記監視すべき内部ステージの出力絶対値があらかじめ定められた判定基準値以上になったことを極性も含めて判定するための第２の１．５ｂｉｔ型量子化器と、
前記第２の１．５ｂｉｔ型量子化器からの第２の出力信号Ｙ２を入力アナログ信号の負もしくは正のフルスケールレベルのｍ倍へＤ／Ａ変換して前記高次ループフィルタの入力段へフィードバックする第２のダイナミックフィードバック手段と、
前記第１の出力信号Ｙ１（＋１，−１）と第２の出力信号Ｙ２（＋ｍ，０，−ｍ）を演算して１ｂｉｔのＰＤＭ信号Ｙを生成出力する演算器と
を備えることを特徴とするデルタシグマ変調器。
【請求項２】
前記高次ループフィルタが２個以上の積分器を縦続接続されて構成された高次積分器であり、前記複数個の積分器出力が前記高次ループフィルタを構成する複数の内部ステージに対応することを特徴とする請求項１に記載のデルタシグマ変調器。
【請求項３】
前記高次ループフィルタが２個以上の積分器を縦続接続されて構成されたｎ次積分器と前記ｎ個の積分器出力を所定の比率ａ１〜ａｎにより加算して前記第１の１ｂｉｔ量子化器に入力する構成であり、前記ｎ個の積分器出力が前記高次ループフィルタを構成するｎ個の内部ステージに対応することを特徴とする請求項１に記載のデルタシグマ変調器。
【請求項４】
前記高次ループフィルタが複数のオペアンプにより構成される低域通過特性、もしくはバンドパス特性、もしくは高域通過特性を有することを特徴とし、前記複数のオペアンプ出力が前記高次ループフィルタを構成する複数の内部ステージに対応することを特徴とする請求項１に記載のデルタシグマ変調器。
【請求項５】
前記第２の１．５ｂｉｔ型量子化器が２個のコンパレータ機能により構成されるウィンドウコンパレータであり、
前記高次ループフィルタがシングルエンド回路構成の場合には、前記監視すべき内部ステージの出力は前記アナログ基準電位を基準としたシングルエンドの信号であり、前記判定基準値は前記アナログ基準電位を基準とした正判定基準値＋Ｖｔｈと負判定基準値−Ｖｔｈであり、
前記第２の１．５ｂｉｔ型量子化器が監視する内部ステージ出力レベルが＋Ｖｔｈ以上ならば＋ｍを、−Ｖｔｈ以下ならば−ｍを、＋Ｖｔｈと−Ｖｔｈの間であれば０（ゼロ）を、第２の出力信号Ｙ２として出力することを特徴とする請求項１乃至４に記載のデルタシグマ変調器。
【請求項６】
前記第２の１．５ｂｉｔ型量子化器が２個のコンパレータ機能により構成されるウィンドウコンパレータであり、
前記高次ループフィルタが全差動回路構成の場合には、前記監視すべき内部ステージの出力は０電位を基準とした全差動信号であり、前記判定基準値は前記０電位を基準とした正判定基準値＋Ｖｔｈと負判定基準値−Ｖｔｈであり、
前記第２の１．５ｂｉｔ型量子化器が監視する内部ステージ出力レベルが＋Ｖｔｈ以上ならば＋ｍを、−Ｖｔｈ以下ならば−ｍを、＋Ｖｔｈと−Ｖｔｈの間であれば０（ゼロ）を、第２の出力信号Ｙ２として出力することを特徴とする請求項１乃至４に記載のデルタシグマ変調器。
【請求項７】
前記高次ループフィルタにおける前記第２の１．５ｂｉｔ型量子化器が監視する内部ステージがループ安定性もしくは過負荷回避のために最も有効な内部ステージであることを特徴とし、単一の内部ステージのみか、もしくは複数の内部ステージ出力を所定の比率で加算した結果のいずれかであることを特徴とする請求項１乃至６に記載のデルタシグマ変調器。
【請求項８】
前記第１の出力信号Ｙ１は、＋１もしくは−１を意図する１ｂｉｔのＰＤＭ信号であり、前記第２の出力信号Ｙ２は、＋ｍもしくは−ｍもしくは０を意図する１．５ｂｉｔ型のＰＤＭ信号であり、
前記第２の出力信号Ｙ２は、前記演算器内部に一時記憶され、前記第２の出力信号Ｙ２の極性とゲインｍに応じて、前記第１の出力信号Ｙ１に反対極性信号が現れた時に前記第１の出力信号Ｙ１に加算されて、ゲイン１倍の最終ＰＤＭ信号Ｙへと演算出力されることを特徴とする請求項１乃至７に記載のデルタシグマ変調器。
【請求項９】
前記第２の１．５ｂｉｔ型量子化器からのフィードバックゲインｍは、整数または少数であることを特徴とする請求項１乃至８に記載のデルタシグマ変調器。
【請求項１０】
前記第２の１．５ｂｉｔ型量子化器からのフィードバックゲインｍが少数の場合には前記演算器により補正を実施して１ｂｉｔのＰＤＭ信号Ｙを合成出力することを特徴とする請求項９に記載のデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ変調器に関し、特に入力信号を信号レベルに応じた１ｂｉｔのＰＤＭ（Ｐｕｌｓｅ  Ｄｅｎｓｉｔｙ  Ｍｏｄｕｌａｔｉｏｎ）信号に変換出力する１ｂｉｔ出力型のデルタシグマ変調器に関するものである。
【背景技術】
【０００２】
当初、デルタシグマ変調は、音声通信分野におけるデルタ変調がＤＣ成分を扱えないのに対し、ＤＣ成分も扱える効率的な変調技術として、すなわちアナログ信号を１ｂｉｔのＰＤＭ信号に変換できる技術として１９６０年代に提案されたが、当時のＬＳＩ技術では信号帯域やＳ／Ｎ比等の観点から十分には普及しなかった（例えば、非特許文献１参照）。
【０００３】
次いで１９８０年代後半には、デジタルフィルタは、ＬＳＩ製造プロセスの微細化により実用的コストでＬＳＩ化可能になると共に、音声通信やデジタルオーディオ分野でのＡ／Ｄ変換及びＤ／Ａ変換技術として登場してきた。但し、当時の学会及び業界の常識としては、電話音声用途（４ｋＨｚ帯域、Ｓ／Ｎ比＝７０ｄＢ〜８０ｄＢ）は可能だが、ＨｉＦｉオーディオ用途（２２ｋＨｚ帯域によりＳ／Ｎ比＝９０〜９６ｄＢ）でのＡ／ＤコンバータやＤ／Ａコンバータを低コストで実現することは不可能に近いと思われていた。というのも、デルタシグマ変調技術は、目的とする信号帯域（ＳＢＷ：Ｓｉｇｎａｌ  Ｂａｎｄ  Ｗｉｄｔｈ）より十分に高いサンプリングレートにより小ｂｉｔ数のデジタル信号にＡ／Ｄ変換すると同時に、この小ｂｉｔ数変換により発生する量子化ノイズＱｎの、目的とする信号帯域（ＳＢＷ）内分布を抑制して、目的帯域外へ分布させるいわゆるオーバーサンプリングノイズシェーピング技術であるため、信号帯域内の量子化ノイズを−１００ｄＢ程度以下に抑え込む技術が難しかったからである。
【０００４】
これを実現するには、オーバーサンプリング比を十分高くするか、ノイズシェーピング効果を高めるためのループフィルタ次数を高次化するという手段が考えられるが、２次を超えた３次以上のループフィルタではフィードバック系を構成するデルタシグマ変調は、系が発振してしまい実現不可能と考えられていた。また、当時のＬＳＩ製造技術は、アナログ用途では高ダイナミックレンジを必要とする為に±５Ｖ電源にて動作可能なゲート長３μｍプロセスが主流で高速性に乏しく、デジタル用途では高速性を目指したゲート長１μｍプロセスが存在したが電源耐圧は５Ｖ単電源でダイナミックレンジが低く十分なアナログ精度を得られない状況であった。従って、安定な２次でループを組めば、オーバーサンプリング比を極端に高くせねばならず、当時のＬＳＩ動作速度限界を超えるという課題があった。このような課題に対して、１９８０年代後半の解決策としては、大別して３種の潮流があった。
【０００５】
第１の潮流としては、ループ次数を安定な２次に限定し、オーバーサンプリング比を２５６倍まで上げて、Ｓ／Ｎ比向上を狙う手法であり、代表例としてはＤ／Ａコンバータにより実現された（例えば、非特許文献２参照）。
【０００６】
但し、本手法はＤ／Ａ変換であり、デルタシグマ変調器はデジタル回路により実現されるものであり、当時のＬＳＩ製造技術から考えればＡ／Ｄ変換には不向きであった。なぜなら、Ａ／Ｄ変換ではデルタシグマ変調器をスイッチトキャパシタ回路等のアナログ回路で実現せねばならず、熱雑音やｋＴ／Ｃノイズ等のアナログノイズを十分低く抑制させつつ２５６倍オーバーサンプリング動作させることは当時のプロセスでは難しく、後述のより低いオーバーサンプリング比技術の出現により衰退していった。
【０００７】
第２の潮流としては、いわゆるＭＡＳＨ方式（Ｍｕｌｔｉ−Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）であり、複数個の１次デルタシグマ変調を縦続接続することで、安定かつ等価的に高次のデルタシグマ変調を実現することにより、オーバーサンプリング比を６４倍に低減させた（例えば、非特許文献３参照）。
【０００８】
但し、本方式においては、複数個の１ｂｉｔデルタシグマ変調出力を論理合成する必要がある。即ち、ＭＡＳＨ変調方式としてアナログ回路により実施した変調器の各出力を合成して所望のノイズシェーピング特性を得るための補正演算回路、いわゆるノイズキャンセル演算回路が必要であり、このノイズキャンセル演算回路により最終出力は、多ｂｉｔ数で表現されるＰＣＭ信号（Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）となる。このノイズキャンセル演算回路からのＰＣＭ出力信号は、上記変調器により使用された高サンプリングレート、例えば６４倍オーバーサンプリングの場合には６４Ｆｓの信号であり、後段に配置するデジタルデシメーションフィルタにより最終的に１Ｆｓ＝４８ｋＨｚの１６ｂｉｔ＿ＰＣＭ信号に変換出力される。
【０００９】
また、本方式は一次フィードバック系の合成であるためにループ安定性は確保できるが、十分なオーディオ用アナログ特性を得ることは難しく、長らく電話用音声帯域のみで使用されてきた。何故ならば、アナログ回路により構成された係数が製造バラツキの影響を受けるのに対し、後段のノイズキャンセル演算回路がデジタル演算であるために前段のアナログ回路における実際の係数と一致せず、ミスマッチ因子として残りＡ／Ｄ変換の線形性を損なってしまうからである。即ち、高調波歪やフロアノイズの上昇となり、良質な音楽信号用のＡ／Ｄ変換としては不十分であった。
【００１０】
第３の潮流としては、３次以上の次数を有する高次シングルループデルタシグマ変調器において、高次での不安定性を解決して高Ｓ／Ｎ比をより低いオーバーサンプリング比で実現させる試みである（例えば、非特許文献４，５，６参照）。
【００１１】
本方式は、１ｂｉｔのＰＤＭ信号を出力する、いわゆるシングルループ型高次デルタシグマ変調方式において、高次ループフィルタの構成を工夫することにより安定な解を得たものであり、例えば非特許文献４では４次１ｂｉｔにより６４倍オーバーサンプリングを実現し、オーディオ帯域においてＳ／Ｎ比９６ｄＢの性能を実現している。さらに非特許文献５では、５次化することによりＳ／Ｎ比１１０ｄＢを実現し、非特許文献６では、４次１ｂｉｔ方式のＡ／Ｄコンバータと同じく４次１ｂｉｔ方式のＤ／Ａコンバータを内蔵したＣＯＤＥＣが開示されている。オーバーサンプリング比は６４倍に抑えられており、当事のＬＳＩ製造技術でも、十分に安価で低消費電力のＡ／ＤコンバータもしくはＤ／Ａコンバータが実現され、スタジオ録音用プロ機器から家庭用オーディオ、ポータブル録再器に至るまでの多種多様なデジタルオーディオ機器における主流技術として発展した。
【００１２】
本方式では、シングルループの特性として、アナログ変調器出力が１ｂｉｔのみであり、このアナログ変調器内でのフィードバックが正もしくは負の基準電位のみである。従って、１ｂｉｔのＰＤＭ信号は、６４倍オーバーサンプリングされた正のフルスケールもしくは負のフルスケールを表現し、この信号を後段の１／６４デシメーション用デジタルフィルタによりＦｓ＝４８ｋＨｚ，１６ｂｉｔのＰＣＭ信号に変換するものである。本方式では、上記ＭＡＳＨ方式のようなアナログ部の係数を逆変換するためのノイズキャンセル演算回路は不要であり、従って製造バラツキの影響も受けず、本質的にリニアなＡ／Ｄ変換特性を得ることができる。
【００１３】
但し、上記の高次シングルループのデルタシグマ変調器を安定なフィードバックループとして動作させるには、２つの重要な要素がある。本手法については、例えば非特許文献５のページ２において詳細に記載されており、第１の要素は、非特許文献５のＦｉｇ．２における各積分器出力から１ｂｉｔ量子化器へのフィードフォワード係数ａ１〜ａ５の選択方法であり、第２の要素は、入力信号範囲をデルタシグマ変調器のフルスケール範囲より狭く設定しつつ、この入力ゲインの補正を後段のデジタルフィルタにより実施するゲインスケーリング手法である（特許文献１参照）。
【００１４】
特許文献１における実施形態は、音声帯域用の２次シングルループ構成のため、従来は発振しない安定な系と考えられていたが、現実には過大入力時にループフィルタを構成する積分器出力が大きく振れる過負荷現象が発生してＳ／Ｎ比の劣化や大きな高調波歪の発生、場合によっては発振も発生しうる。具体的には、特許文献１のＦｉｇ．２に開示されているように、デルタシグマ変調器のフィードバック値を基準とした正／負フルスケール値を±１とした場合、入力範囲が±０．８までの範囲ならば十分なＳ／Ｎ比が得られるが、±０．８以上の大信号入力時には帯域内ノイズが上昇してＳ／Ｎ比が劣化する。従って、入力範囲をデルタシグマ変調器のフルスケール範囲の８０％以内で使用するように限定させるべく、入力ゲインを０．８倍としている。これは、逆に入力フルスケールを基準として見た場合には、デルタシグマ変調器のフィードバック値、即ちフィードバックゲイン＝１／０．８＝１．２５であることを意味しており、特許文献１のＦｉｇ．３では、アナログ入力信号のフルスケールを±３Ｖとした場合にデルタシグマ変調器のフィードバック値は１．２５倍の±３．７５Ｖとした実施形態として記述されている。従って、この実施形態においては、１ｂｉｔ量子化器からの出力は、正のフルスケール値＋１と負のフルスケール値−１を１ｂｉｔデータで表現し、＋１を論理１、−１を論理０で表現して出力するため、入力信号レベルが正側に大きくなれば１の比率が多くなり、入力信号レベルが負側に大きくなれば０の比率が多くなる、いわゆる１ｂｉｔのＰＤＭ信号（パルス密度変調）として出力される。しかし、上記のゲインスケーリングの結果、出力ＰＤＭ信号のｄｕｔｙ比は０％〜１００％にはならず、０．８倍の１０％〜９０％にゲインスケーリングされた結果となる。すなわち、アナログ入力が正フルスケールの場合には５０％＋０．８×５０％＝９０％のｄｕｔｙであり、アナログ入力が負フルスケールの場合には５０％−０．８×５０％＝１０％のｄｕｔｙとなる。
【００１５】
本来Ａ／Ｄ変換器とは、予め定められた±フルスケール範囲内の入力アナログ信号を正確な０ｄＢゲインによりデジタル信号に変換するものであるため、特許文献１は、上記０．８倍の入力ゲインを補正するために、後段のデジタルフィルタにより１ｂｉｔ  ＰＤＭ信号から高域ノイズを削除しつつ、１６ｂｉｔ  ＰＣＭ信号へ演算処理する際に上記入力ゲインの逆数＝１．２５倍のゲインを乗じて、デジタルフィルタを含めたＡ／Ｄ変換器全体としてのゲインを０ｄＢに保つ手法を提案したものである。本手法は、Ａ／Ｄコンバータの最終出力がデジタルデシメーションフィルタ後の１６ｂｉｔのＰＣＭ信号を期待されている場合には有効である。
【００１６】
一方、非特許文献４〜６に示したデルタシグマ変調器は、電話用音声帯域より高性能を必要とするデジタル音楽用途であり、４次もしくは５次という高次デルタシグマ変調を安定かつ過負荷が発生しないように実現することを目的とする。従って、上記特許文献１の２次デルタシグマよりもさらに大きなゲインスケーリングを必要とする。具体的な数値は各文献には記載されていないが、入力ゲインとしては２次の０．８倍よりさらに小さな値、例えば、０．５倍程度が適切であり、この入力ゲインの補正は後段のデジタルフィルタにより実施されるため、デジタルフィルタを含めたＡ／Ｄコンバータ全体としては正しく０ｄＢゲインが実現されている。
【００１７】
尚、上記入力ゲイン０．５倍は、非特許文献４〜６に示すスイッチトキャパシタ回路（ＳＣ回路）を用いて容易に実現可能である。例えばアナログ入力信号のフルスケールを±３Ｖとした場合には、入力信号をサンプリングするＳＣ回路のキャパシタ値Ｃｓに対して、フルスケールフィードバック用ＳＣ回路のキャパシタ値ＣｆをＣｆ＝２Ｃｓと設定し、フルスケールフィードドバック用基準電位を入力フルスケールに等しい±３Ｖに設定することで可能である。即ち、両ＳＣ回路にて転送される電荷量は、入力フルスケールに対してはＱｓ＝±３Ｖ・Ｃｓであり、フルスケールフィードバックに対してはＱｆ＝±３Ｖ・Ｃｆ＝±３Ｖ・２Ｃｓであり、入力フルスケールの２倍の電荷量をフィードバック可能な入力ゲイン＝０．５倍のデルタシグマ変調器となる。
【００１８】
以上のゲインスケーリング手法をまとめると、デルタシグマ変調器において、入力信号に対して所定の０ｄＢ未満の固定された入力ゲイン値を乗算してループ安定性を維持し、後段のデジタルフィルタによりこの入力ゲイン値の逆数たる固定されたフィルタゲインを乗ずるものである。また、Ｄ／Ａコンバータにおいては、デジタルデルタシグマ変調器により固定入力ゲインを設定し、後段のアナログ１ｂｉｔＤ／Ａ変換もしくはアナログポストフィルタにより必要な補正ゲインを乗ずるものである。但し、このようなゲインスケーリングは、安定な高次デルタシグマ型ＡＤＣやＤＡＣは得られるものの、アナログ性能対消費電力の観点からは欠点でもあった。例えばＡＤＣにおいては、Ｓ／Ｎ比は上記量子化ノイズ以外に、オペアンプやＳＣ回路に起因する熱雑音により大きく劣化される。例えばＳＣ回路による熱雑音は使用するキャパシタ容量値Ｃを使用してｋＴ／Ｃ（ｋはボルツマン常数、Ｔは使用温度）で計算可能であり、Ｓ／Ｎ比を３ｄＢ向上するには２倍のキャパシタ値が必要であり、これを駆動する電流は２倍になる。従って、上記高次デルタシグマにより−０．５倍＝−６ｄＢの入力ゲインスケーリングを実施することは、アナログノイズ的にはＳ／Ｎ比６ｄＢ相当の劣化に相当し、これに対抗するためには、キャパシタ値と駆動電流を共に４倍にする必要があった。
【００１９】
【非特許文献１】H.Inose, Y.Yasuda and J.Murakami, “A telemetering system by code modulation- Δ-Σ modulation”, IRE Trans. Space Electron. Telemetry, vol.8, pp.204-209, Sept. 1962
【非特許文献２】P. J. A. Naus, 他 “A CMOS Streo 16-bit D/A Converter for Digital Audio”, IEEE J. of Solid-State Circuits, Vol.SC-22, PP.390-394, June 1987
【非特許文献３】Y. Matsuya, 他 “A 16-bit Oversampling A-to-D Conversion Technology Using TripleIntegration Noise Shaping”, IEEE J. of Solid-State Circuits, Vol.SC-22, No.6, pp.921-929, December 1987
【非特許文献４】D.R. Welland, K.Hamashita,他 “A Stereo 16bit Delta-Sigma A/D Converter for Digital Audio”, J. Audio Eng. Soc., Vol.37, No.6, pp.476-486, June 1989
【非特許文献５】I. Fujimori, K.Hamashita,他 “A Fifth-Order Delta-Sigma Modulator with 110dB Audio-Band Dynamic Range” Audio Eng. Soc. 93rd Convention, 3415(L-1), October 1992
【非特許文献６】K. Hamshita, E.J. Swanson “A Single-chip Stereo Audio CODEC” IEEE CICC'93, S28.4,  May 1993
【特許文献１】Navdeep Sooch, “Gain Scaling of Oversampled Analog to Digital Converters”,  USP 4,851,841, filed Oct.1987
【発明の開示】
【発明が解決しようとする課題】
【００２０】
デジタルオーディオ機器におけるＡ／Ｄコンバータの最大用途は、マイク入力される音声や音楽信号をＡ／Ｄ変換してデジタルメディアに渡すことにある。但し、音源からの空気振動をアナログ電気信号に変換するマイク素子そのものの出力レベルは、非常に微少であり、電気的増幅器を併用しても、マイクからのアナログ出力信号レベルは、高々数十ｍＶ程度である。一方、十分なダイナミックレンジとしてＳ／Ｎ比９０ｄＢを有するＡ／Ｄコンバータの入力フルスケールレベルは通常数Ｖ程度であり、マイクとＡＤＣの間には１０ｄＢ〜４０ｄＢ程度の増幅器が必要である。また、マイクと音源との距離は通常一定ではなく、最適録音のためにも、上記増幅器は状況に応じてゲイン値を変更できる可変ゲイン増幅器の使用が一般的である。ここで最も問題となるのは、マイクから可変増幅器及びＡ／Ｄコンバータまで及ぶアナログ配線に載る外乱ノイズである。通常は、マイクは人間や楽器等の音源近くに配置され、可変増幅器及びＡ／Ｄコンバータは録音機等のデジタルオーディオ機器内に配置され、これらの間をアナログ配線で信号転送している。従って、このアナログ配線に外乱ノイズが載れば、後段の可変増幅器により外乱ノイズまで増幅されてＡ／Ｄコンバータに入力され、多大なる音質劣化を引き起こす。以上の構成はいわゆるアナログマイクとも呼ばれ、上記アナログ信号ラインのノイズ対策が重要であった。
【００２１】
これに対し、近年では、上記可変ゲイン増幅器とＡ／Ｄコンバータそのものを内蔵し、装置への伝送をデジタル信号にした、いわゆるデジタルマイクが普及してきた。この場合には、信号転送がデジタル化されて外乱ノイズの影響を大幅に排除可能だが、デジタルインターフェースとして、データとクロック及び制御信号等も送受信するために、信号本数が増加するために高価なシステムとなる。また、多様なマイクと録音装置間のインターフェース規格も統一せねばならず、課題が多かった。この流れにおいて最も効果的な例としては、ＰＣ分野で一般的になってきたＵＳＢ規格の採用である。即ち、Ａ／ＤコンバータとＵＳＢインターフェース機能をマイク側に内蔵させた、いわゆるＵＳＢマイクであり、ＵＳＢインターフェースを有するＰＣやゲーム機器へ接続可能である。しかしながら、ＵＳＢインターフェースはデジタル回路規模も大きく未だに高価であり、消費電力も大きいため、一般用途に広く普及させることは難しい。
【００２２】
以上の背景より、新たな規格化の動きとして、シングルループ型デルタシグマ変調器の特性を利用した、いわゆるＰＤＭマイクが新規に検討されてきた。即ち、アナログ信号を１ｂｉｔ  ＰＤＭ信号に変換するデルタシグマ変調器までをマイク側に取込み、この１ｂｉｔ  ＰＤＭ信号出力をそのまま１本のデジタル信号として録音装置側へデジタル信号線で転送する手法である。これが可能となれば、アナログ特性はデジタル信号線への外乱ノイズの影響も受けず、インターフェースも単純なロジックのバッファのみであり、安価で低消費電力なシステムを提供可能となる。このＰＤＭマイクから出力された１ｂｉｔＰＤＭ信号は装置側においては、従来のデシメーション用デジタルフィルタにより簡単に１Ｆｓ＝４８ｋＨｚの１６ｂｉｔＰＣＭ信号に変換可能である。
【００２３】
但し、ここで必要なのは、オーバーサンプリング比の規格化である。各種マイクによりオーバーサンプリング比が６４倍〜２５６倍と変化されては、デシメーションフィルタの演算そのものが正しく実行できない。また、１ｂｉｔ転送とはいえ、可能な限り低消費電力なシステム構成を目指すためには、低い転送レートが望ましく、可能な限り低いオーバーサンプリング比が選択されるべきである。しかしながら、上述の従来技術で明らかなように、オーディオ用途（ＳＢＷ＝２２ｋＨｚ，Ｓ／Ｎ＝９０ｄＢ以上）においてオーバーサンプリング比６４倍の１ｂｉｔＰＤＭ信号を出力可能にするには、４次程度の高次シングルループデルタシグマ変調器が必要であり、従って−６ｄＢ程度のゲインスケーリングが必須となり、１ｂｉｔＰＤＭ信号の出力ｄｕｔｙは５０％程度に制限され、システム全体の効率、即ちダイナッミクレンジやＳ／Ｎ比、および消費電力等の観点からの効率が悪い結果となる。一方、ゲインスケーリングを回避するためには、２次のデルタシグマ変調となるが、オーバーサンプリング比は２５６倍と高く、やはり非効率である。
【００２４】
そこで、本発明は、上記の点に鑑み、６４倍程度の低オーバーサンプリング比の１ｂｉｔ  ＰＤＭ信号を、９０％以上の高いｄｕｔｙ比により出力可能であり、安定かつ微少信号再現性の良いデルタシグマ変調器を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記課題を解決するために本発明のデルタシグマ変調器は、アナログ入力信号を受ける２次以上の高次ループフィルタと、上記高次ループフィルタの出力がアナログ基準電位に対して正もしくは負のいずれであるかを判定するための第１の１ｂｉｔ量子化器と、上記第１の１ｂｉｔ量子化器からの第１の出力信号Ｙ１を入力アナログ信号の負もしくは正のフルスケールレベルへＤ／Ａ変換して上記高次ループフィルタの入力段へフィードバックする第１のフィードバック手段と、上記高次ループフィルタを構成する複数の内部ステージより監視すべき所定の内部ステージを選択し、上記監視すべき内部ステージの出力絶対値があらかじめ定められた判定基準値以上になったことを極性も含めて判定するための第２の１．５ｂｉｔ型量子化器と、上記第２の１．５ｂｉｔ型量子化器からの第２の出力信号Ｙ２を入力アナログ信号の負もしくは正のフルスケールレベルのｍ倍へＤ／Ａ変換して上記高次ループフィルタの入力段へフィードバックする第２のダイナミックフィードバック手段と、上記第１の出力信号Ｙ１（＋１，−１）と第２の出力信号Ｙ２（＋ｍ，０，−ｍ）を演算して１ｂｉｔのＰＤＭ信号Ｙを生成出力する演算器とを備えることを特徴とする。
【００２６】
また、本発明のデルタシグマ変調器は、上記高次ループフィルタが２個以上の積分器を縦続接続されて構成された高次積分器であり、上記複数個の積分器出力が上記高次ループフィルタを構成する複数の内部ステージに対応するものとしてもよい。
【００２７】
また、本発明のデルタシグマ変調器は、上記高次ループフィルタが２個以上の積分器を縦続接続されて構成されたｎ次積分器と上記ｎ個の積分器出力を所定の比率ａ１〜ａｎにより加算して上記第１の１ｂｉｔ量子化器に入力する構成であり、上記ｎ個の積分器出力が上記高次ループフィルタを構成するｎ個の内部ステージに対応するものとしてもよい。
【００２８】
また、本発明のデルタシグマ変調器は、上記高次ループフィルタが複数のオペアンプにより構成される低域通過特性、もしくはバンドパス特性、もしくは高域通過特性を有することを特徴とし、上記複数のオペアンプ出力が上記高次ループフィルタを構成する複数の内部ステージに対応するものとしてもよい。
【００２９】
また、本発明のデルタシグマ変調器は、上記第２の１．５ｂｉｔ型量子化器が２個のコンパレータ機能により構成されるウィンドウコンパレータであり、上記高次ループフィルタがシングルエンド回路構成の場合には、上記監視すべき内部ステージの出力は上記アナログ基準電位を基準としたシングルエンドの信号であり、上記判定基準値は前記アナログ基準電位を基準とした正判定基準値＋Ｖｔｈと負判定基準値−Ｖｔｈであり、上記第２の１．５ｂｉｔ型量子化器が監視する内部ステージ出力レベルが＋Ｖｔｈ以上ならば＋ｍを、−Ｖｔｈ以下ならば−ｍを、＋Ｖｔｈと−Ｖｔｈの間であれば０（ゼロ）を、第２の出力信号Ｙ２として出力するものとしてもよい。
また、本発明のデルタシグマ変調器は、上記第２の１．５ｂｉｔ型量子化器が２個のコンパレータ機能により構成されるウィンドウコンパレータであり、上記高次ループフィルタが全差動回路構成の場合には、上記監視すべき内部ステージの出力は０電位を基準とした全差動信号であり、上記判定基準値は上記０電位を基準とした正判定基準値＋Ｖｔｈと負判定基準値−Ｖｔｈであり、上記第２の１．５ｂｉｔ型量子化器が監視する内部ステージ出力レベルが＋Ｖｔｈ以上ならば＋ｍを、−Ｖｔｈ以下ならば−ｍを、＋Ｖｔｈと−Ｖｔｈの間であれば０（ゼロ）を、第２の出力信号Ｙ２として出力するものとしてもよい。
【００３０】
また、本発明のデルタシグマ変調器は、上記高次ループフィルタにおける上記第２の１．５ｂｉｔ型量子化器が監視する内部ステージがループ安定性もしくは過負荷回避のために最も有効な内部ステージであることを特徴とし、単一の内部ステージのみか、もしくは複数の内部ステージ出力を所定の比率で加算した結果のいずれかであるものとしてもよい。
【００３１】
また、本発明のデルタシグマ変調器は、上記第１の出力信号Ｙ１は、＋１もしくは−１を意図する１ｂｉｔのＰＤＭ信号であり、上記第２の出力信号Ｙ２は、＋ｍもしくは−ｍもしくは０を意図する１．５ｂｉｔ型のＰＤＭ信号であり、上記第２の出力信号Ｙ２は、上記演算器内部に一時記憶され、上記第２の出力信号Ｙ２の極性とゲインｍに応じて、上記第１の出力信号Ｙ１に反対極性信号が現れた時に上記第１の出力信号Ｙ１に加算されて、ゲイン１倍の最終ＰＤＭ信号Ｙへと演算出力されるものとしてもよい。
【００３２】
また、本発明のデルタシグマ変調器は、上記第２の１．５ｂｉｔ型量子化器からのフィードバックゲインｍは、整数または少数であるものとしてもよい。
また、本発明のデルタシグマ変調器は、上記第２の１．５ｂｉｔ型量子化器からのフィードバックゲインｍが少数の場合には上記演算器により補正を実施して１ｂｉｔのＰＤＭ信号Ｙを合成出力するものとしてもよい。
【００３３】
このように本発明によれば、２次以上の高次ループフィルタを含有したデルタシグマ変調器において、この高次ループフィルタの内部状態を監視して必要時に第２フィードバック機能を動作させることにより、過大入力時の過負荷問題や発振を排除した安定な変調器を提供可能であり、従来のゲインスケーリング手法を不要とし、さらには２個の出力信号を合成して最終出力として１ｂｉｔのＰＤＭ信号出力Ｙを得ることが可能であり、この１ｂｉｔのＰＤＭ出力信号Ｙのｄｕｔｙ比としてはゲインスケーリング手法では達成不可能な０％〜１００％近くにまで出力可能であり、高い出力ダイナミックレンジを実現可能である。
【００３４】
また本発明によれば、高次数の積分器を使用した低域通過型だけでなく、同等以上に次数の高いバンドパス型もしくは高域通過型デルタシグマ変調器に対しても、必要な内部状態を監視して必要時に第２フィードバック機能を動作させることにより、安定な１ｂｉｔのＰＤＭ信号出力型デルタシグマ変調器を提供可能である。
【００３５】
また本発明は、スイッチトキャパシタ回路を前提とした離散型デルタシグマ変調器のみに限定されるものではなく、高次ループフィルタを連続時間系の回路要素により実施することで容易に連続時間型デルタシグマ変調器にも適用可能である。
【００３６】
また本発明によれば、高次ループフィルタの内部状態に対する監視手法と、必要時にのみ第２フィードバック機能を発動させる手法と、第２フィードバックゲインの選択手法等に対する選択自由度が高く、同時に最終出力として１ｂｉｔのＰＤＭ信号Ｙを簡便な回路により実現可能であることにより、多種多様な用途に向けた安定かつ出力ｄｕｔｙ比の高いデルタシグマ変調器を提供可能である。
【００３７】
また本発明によれば、必要時にのみ第２フィードバックが機能することにより、ゲインスケーリング手法により無駄に消費していた電力及びｋＴ／Ｃノイズ等のアナログノイズを低減可能となり、高ダイナミックレンジで低消費電力のデルタシグマ変調器が提供可能である。
【００３８】
さらに本発明における基本的概念は、Ａ／Ｄコンバータとしてのアナログデルタシグマ変調器として活用することが最も望ましいが、高次ループフィルタをデジタル加算器とレジスタで実現したデジタル方式のデルタシグマ変調器にも適用可能であり、このデジタル方式のデルタシグマ変調器からの１ｂｉｔＰＤＭ信号出力を１ｂｉｔのＤ／Ａ変換するいわゆる１ｂｉｔデルタシグマ型Ｄ／Ａコンバータにも適用可能である。
【発明の効果】
【００３９】
本発明によれば、従来技術で必須とされたゲインスケーリング手法を排除して、６４倍程度の低オーバーサンプリング比により安定かつ過負荷状態も発生せず、微少信号再現性が良い、出力ｄｕｔｙ比９０％以上の１ｂｉｔ  ＰＤＭ信号を出力可能な高次デルタシグマ変調器を提供することが可能となる。さらには、従来のゲインスケーリング機能を排除することにより、従来技術より低い消費電力により高いアナログ性能を安価かつ容易に実現可能であると同時に、特に近年のＰＤＭマイク用途で必要な低オーバーサンプリング比１ｂｉｔ出力型のＡ／Ｄコンバータとして、出力ｄｕｔｙ比が９０％以上の高い出力ダイナミックレンジの製品を提供可能である。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施形態について図面を参照して説明する。  
まず、本発明の第１の実施形態について説明する。  
図１は、本発明の第１の実施形態として入力アナログ信号を１ｂｉｔＰＤＭ信号へ変換するためのアナログデルタシグマ変調器を示すブロック図である。図１において、デルタシグマ変調器は、アナログ入力信号Ｘより第１及び第２フィードバック値を減算するための入力加算器１１０と、この入力加算器１１０の出力を入力とする２次以上の高次ループフィルタ１０１と、この高次ループフィルタからの出力を１ｂｉｔ判定する第１の１ｂｉｔ量子化器１０２と、この１ｂｉｔ量子化器出力Ｙ１を入力フルスケール値±Ｖｒｅｆへ変換して入力加算器１１０へフィードバックするための第１のＤ／Ａ変換器１０４及びフィードバック手段１１１と、上記高次ループフィルタの内部ステージ出力１０５のレベルを１０７及び１０８で示す正負の判定基準値±Ｖｔｈと比較判定する第２の１．５ｂｉｔ型量子化器１０６と、この１．５ｂｉｔ型量子化器出力Ｙ２を入力フルスケール値のｍ倍である±ｍ・Ｖｒｅｆへ変換して入力加算器１１０へフィードバックするための第２のＤ／Ａ変換器１０９及びフィードバック手段１１２と、上記両量子化器出力Ｙ１及びＹ２を入力として１ｂｉｔのＰＤＭ信号へ合成演算するための演算器１１５とから構成される。
【００４１】
次に、比較のために従来技術の構成について図２に示す。  
図２は、従来技術としてゲインスケーリング技術を使用した１ｂｉｔデルタシグマ変調器とデジタルデシメーションフィルタにより構成されるＡ／Ｄ変換器の一例を示すブロック図である。図２において、Ａ／Ｄ変換器は、アナログ入力信号Ｘを所定レベル以下へ減衰させるために１より小さいゲインｇ０を乗ずる入力ゲイン手段２０６と、この入力ゲイン手段からの出力ｇ０・Ｘよりフィードバック値±Ｖｒｅｆを減算するための入力加算器２０８と、この入力加算器２０８の出力を入力とする高次ループフィルタ２０１と、この高次ループフィルタからの出力を１ｂｉｔ判定する１ｂｉｔ量子化器２０２と、この１ｂｉｔ量子化器出力Ｙを入力フルスケール値±Ｖｒｅｆへ変換して入力加算器２０８へフィードバックするためのＤ／Ａ変換器２０４及びフィードバック手段２０５とから成るＤＣゲインｇ０によりゲインスケーリングされた１ｂｉｔデルタシグマ変調器と、このオーバーサンプリングされた１ｂｉｔデルタシグマ変調器出力Ｙより高域量子化ノイズを削除してサンプリング周波数１倍のＰＣＭ（パルスコード変調）信号に変換する、ＤＣゲインが１／ｇ０倍のデジタルデシメーションフィルタ２１２とから構成される。
【００４２】
次に本実施形態におけるデルタシグマ変換器の動作を説明する。  
図１に示すように、本実施形態では、アナログ入力信号Ｘは入力加算器１１０を経由して高次ループフィルタ１０１に入力される。この入力加算器及び高次ループフィルタは連続時間系でも離散時間系でも実現可能であるが、ここでは説明の簡便化のため、スイッチトキャパシタ回路を使用した離散時間系で説明する。この場合、入力加算器はスイッチトキャパシタ回路により構成され、高次ループフィルタの初段入力用スイッチトキャパシタ回路と共用して簡便に実現可能である。同時に、第１の１ｂｉｔ量子化器１０２による前サンプリング判定結果に基づく第１フィードバック値として±Ｖｒｅｆと、第２の１．５ｂｉｔ型量子化器１０６による前サンプリング判定結果に基づく第２フィードバック値±ｍ・Ｖｒｅｆの減算がこの入力加算器１１０により実施される。この減算もスイッチトキャパシタ回路としてこの高次ループフィルタの初段入力機能と同時に実現可能である。
【００４３】
従って、高次ループフィルタへの入力は、
Ｘ（ｎ）−（Ｙ１（ｎ−１）・Ｖｒｅｆ）−（Ｙ２（ｎ−１）・Ｖｒｅｆ）  
となる。ここで、（ｎ）は離散系におけるｎ番目のサンプリングデータを表現するものであり、（ｎ−１）は離散系における１回前のサンプリングデータ、即ち、ｎ−１番目のサンプリングデータを表現するものである。また、Ｙ１（ｎ−１）は＋１もしくは−１の値であり、Ｙ２（ｎ−１）は＋ｍもしくは０もしくは−ｍの値である。高次ループフィルタは、２次以上のスイッチトキャパシタ回路で構成され、通常のオーディオ用途であれば、目標とする信号帯域は２２ｋＨｚ程度までの低周波数域であるため、０〜２２ｋＨｚまでのゲインを大きくしたループフィルタが好適であり、低域通過フィルタが使用されるが、さらに好ましいのは積分器である。
【００４４】
この積分器の０〜２２ｋＨｚまでのＤＣゲインが大きい程、デルタシグマ変調器としての量子化ノイズ抑圧効果が大きいので、この積分器も１次よりは２次以上の高次数が望ましい。この高次ループフィルタは上記の新入力データと過去の蓄積データを元に、新たな出力１１７と内部ステージ出力１０５を生成する。ループフィルタ出力１１７は、従来のシングルループ型デルタシグマ変調器と同様に、１ｂｉｔ量子化器１０２に入力され、１ｂｉｔ  ＰＤＭ信号Ｙ１の新データＹ１（ｎ）として出力されると共に、１ｂｉｔのＤ／Ａ変換器１０４により正もしくは負のフルスケール値±Ｖｒｅｆに変換されて第１のフィードバック１１１を介して入力加算器１１０へフィードバックされ、次回の入力サンプリング値Ｘ（ｎ＋１）より減算される。
【００４５】
本実施形態においては、図２に示す従来技術のようなゲインスケーリングを採用していないため、入力Ｘが正もしくは負のフルスケール近傍に近づく大入力の場合には、ループフィルタ次数が高次で数サンプリング分の時間遅れを含むため、上記第１フィードバックが十分に大入力に追従できず、高次ループフィルタの内部ステージ１０５が大きく振れ、正常なアナログ演算が不可能となり、特に次数が高いデルタシグマ変調器では系全体の発振に陥る恐れがある。本実施形態では、このような過負荷時対策として有効に機能する第２フィードバックを設けたものであり、この高次ループフィルタの内部ステージ１０５を監視し、この内部ステージ１０５の状態が大きく振れた場合には、第２フィードバック値±ｍ・Ｖｒｅｆを入力Ｘより減算する機能を有する。
【００４６】
さらに具体的には、入力Ｘが大きく第１フィードバックの減算のみでは対応不可能になった場合には高次ループフィルタ１０５の内部ステージ１０５も大きく変動する。内部ステージとは、例えばｎ次積分器の場合には各積分器出力が代表例であり、ｎ個のステージ出力が存在するが、特に入力側に最も近い第１ステージ出力が最小時間遅れであり、過入力状態を監視するのに好適である。この内部ステージ状態を監視し、その絶対値が所定基準値以上に達した場合には、１．５ｂｉｔ型量子化器１０６によりその極性も含めて判定し、判定値Ｙ２を出力すると共に、この判定結果に基づいて第２フィードバック値±ｍ・Ｖｒｅｆを入力加算器１１０へ戻して次回サンプリングＸ（ｎ＋１）から減算する。
【００４７】
従って、次回サンプリングでのフィードバック値は、第１及び第２の両フィードバックの合計値である±（ｍ＋１）・Ｖｒｅｆが効くことになり、ｍ＝１の場合には２倍，ｍ＝２の場合には３倍のフィードバックゲインをダイナミックに得ることとなり、内部ステージの過負荷状態は容易に早急に解消され、デルタシグマ変調器は安定な系として機能し続ける。また、通常状態では、入力信号はＡ／Ｄ変換器のフルスケールより十分低いレベルで−１０ｄＢ以下が通常であり、この場合には監視する内部ステージ１０５の出力レベルも十分小さく、Ｙ２＝０の状態が続き、第２フィードバック±ｍ・Ｖｒｅｆも入力加算器には関与しない。従って、第２フィードバックを実現するスイッチトキャパシタ回路に起因したｋＴ／Ｃノイズは小信号特性にはノイズとして寄与せず、入力ゲインスケーリングを使用した従来技術でのＳ／Ｎ劣化原因を排除でき、より低い消費電力を使用してより高いアナログ性能を実現可能である。
【００４８】
両量子化器出力Ｙ１とＹ２は、演算器１１５により論理演算されて１ｂｉｔＰＤＭ信号Ｙとして出力される。この論理演算方法としては、
Ｙ（ｎ）＝Ｙ１（ｎ）＋Ｙ２（ｎ）
が基本形であるが、
Ｙ１（ｎ）＝±１
Ｙ２（ｎ）＝０  ｏｒ  ±ｍ  
であるため、最終出力Ｙ（ｎ）の採り得る値は、単純な加算のみでは、
Ｙ（ｎ）＝±１，−１＋ｍ，＋１−ｍ，＋１＋ｍ，−１−ｍ
となり、本来の１ｂｉｔＰＤＭ信号としての±１以外の値もとりうる。
【００４９】
従って、本実施形態においては、Ｙ２（ｎ）は、通常はゼロが連続し、瞬間的に＋ｍもしくは−ｍになることと、Ｙ２（ｎ）＝±ｍの発生直後には第２フィードバックが機能するために、１より大なる整数αを使用してα回後のサンプリングデータを（ｎ＋α）と表現して、
Ｙ２（ｎ）＝＋ｍの直後にはＹ１（ｎ＋α）＝−１
が出現し、
Ｙ２（ｎ）＝−ｍの直後にはＹ１（ｎ＋α）＝＋１
が出現するという事象に着目し、Ｙ２（ｎ）を一時記憶手段により遅延させ、後で必ず出現するＹ１（ｎ＋α）と加算することで、Ｙ（ｎ＋α）＝±１を確実に生成させるものである。
【００５０】
例えば、ｍ＝２を選択した場合、α回遅延をｚ−αと表現すれば、
Ｙ（ｎ＋α）＝Ｙ２（ｎ）・ｚ−α＋Ｙ１（ｎ＋α）  
と表現され、
Ｙ２（ｎ）＝＋２の場合には、Ｙ（ｎ＋α）＝＋２−１＝＋１  
となり、
Ｙ２（ｎ）＝−２の場合には、Ｙ（ｎ＋α）＝−２＋１＝−１  
となる。  
即ち、Ｙ２に一時記憶手段を備えさせ、Ｙ１出力が逆極性になるのを待機して、加算することにより、最終出力Ｙは＋１または−１に限定された１ｂｉｔのＰＤＭ信号として出力される。
【００５１】
また、上記はｍ＝２の場合であるが、ｍ＝１を選択した場合には、時系列データ｛Ｙ２（ｎ）｝により２回の同極性データが出現するのを待機して、上記同様の演算を実施することにより、最終出力Ｙは上記と同様に＋１または−１に限定された１ｂｉｔのＰＤＭ信号として出力されることが可能である。以上の説明により、ｍは整数に拘らず少数でも同様の１ｂｉｔＰＤＭ信号生成は可能であるが、ｍとして整数を選択した方が、実回路が簡便になることは自明である。
【００５２】
図２は、参考のためにゲインスケーリング手法を使用した従来技術の例を、図１に比較して記載したものであるが、非特許文献４〜６及び特許文献１にも記載されているように、高次シングルループデルタシグマ変調器を安定に動作させ、特に過大入力に対処するために、入力信号Ｘは入力ゲイン手段２０６により１より小さなＤＣゲイン、例えばｇ０＝０．５なる減衰処理を施されてデルタシグマ変調器に入力される。従って、この変調器出力Ｙのｄｕｔｙ比は、ｇ０＝０．５の場合にはフルスケール入力に対して２５％〜７５％に制限され、後段のデジタルフィルタにより１／ｇ０＝１／０．５＝２となるゲイン処理が操作され、１６ｂｉｔＰＣＭ信号として出力される。本方式では、本発明が目的とする１ｂｉｔＰＤＭ信号を出力するＰＤＭマイク用途には、その最終出力ｄｕｔｙが１００％から程遠く、有効なダイナミックレンジを使いきれない点で、不向きである。また同時に、入力信号ｇ０・Ｘに比較して、常に１ｂｉｔＤＡＣからのフィードバック値±Ｖｒｅｆが大きく、アナログ特性対消費電力の観点からも損である。即ち、ｇ０＝０．５倍の場合には、入力信号Ｓそのものが−６ｄＢとされており、スイッチトキャパシタ回路によるｋＴ／Ｃノイズやオペアンプ等によるアナログノイズＮが同等であれば、これらの比であるＳ／Ｎ比は６ｄＢ劣化することになる。
【００５３】
次に本発明の第２の実施形態について説明する。  
図３は、本発明の第２の実施形態として第１の実施形態における高次ループフィルタを４次積分器により構成した４次アナログデルタシグマ変調器を示すブロック図である。本実施形態において、４個の積分器１３１〜１３４は縦続接続され、各積分器出力１４１〜１４４は４個のフィードフォワード係数ａ１〜ａ４の比率によりフィードフォワード加算器１７０に入力され、このフィードフォワード加算器出力１７１が高次ループフィルタ出力として第１の１ｂｉｔ量子化器１０２へ入力される。高次ループフィルタの内部ステージとして、本実施形態では第１積分器１３１の出力１４１を選択した例を示しており、この出力が高次ループフィルタの内部ステージ出力１０５として、第２の１．５ｂｉｔ型量子化器１０６に入力される。説明を簡便化するために、高次ループフィルタ以外は第１の実施形態と同様の構成としている。
【００５４】
本実施形態においては、４個の積分器１３１〜１３４が縦続接続され、各積分器出力１４１〜１４４は４個のフィードフォワード係数ａ１〜ａ４の比率によりフィードフォワード加算器１７０に入力され、フィードフォワード加算器出力１７１が高次ループフィルタ出力として第１の１ｂｉｔ量子化器１０２へ入力される、４次のデルタシグマ変調器を構成する。また、本実施形態では、第４積分器出力１４４よりフィードバックゲイン１５５により係数ｂ０を乗じてパス１６５を介して第３積分器１３３の入力へのフィードバックパスを設けることにより、非特許文献４〜６において説明したように、量子化ノイズの信号帯域内分布にゼロ点を有させて、信号対量子化ノイズ比の向上を実現している。
【００５５】
高次ループフィルタの内部ステージとして、本実施形態では第１積分器１３１の出力１４１を選択した例を示しており、この出力１４１が高次ループフィルタの内部ステージ出力１０５として、第２の１．５ｂｉｔ型量子化器１０６に入力される。説明を簡便化するために、高次ループフィルタ以外は第１の実施形態と同様構成としている。
【００５６】
本実施形態は連続時間系でも実現可能であるが、ここではスイッチトキャパシタ回路による離散時間系で構成した場合を実例として説明する。各積分器１３１〜１３４はサンプリング用スイッチトキャパシタ回路とオペアンプ及び積分用キャパシタで構成されたいわゆるスイッチトキャパシタ型積分器であり、入力加算器１１０は第１積分器１３１のサンプリング回路と同時に実現可能であり、従って、入力Ｘのサンプリングと第１フィードバック±Ｖｒｅｆ・Ｙ１及び第２フィードバック±ｍ・Ｖｒｅｆ・Ｙ２の減算が第１積分器の一部として同時に実現される。より具体的には、入力Ｘに対するサンプリングキャパシタと同サイズのキャパシタが第１フィードバックキャパシタとして使用され、この第１フィードバックキャパシタのｍ倍サイズのキャパシタが第２フィードバックキャパシタとして使用されることにより、第１及び第２フィードバックにおけるフルスケール基準値Ｖｒｅｆ及びｍ・ＶｒｅｆへのＤ／Ａ変換は容易に実現可能である。また、フィードバック値Ｙ１もしくはＹ２に応じた正もしくは負の極性の選択は、例えば全差動回路により実現する場合、両信号パスの極性選択により簡易に実現可能である。
【００５７】
フィードフォワード係数ａ１〜ａ４及びフィードフォワード加算器１７０は、係数ａ１〜ａ４の比率を４個のサンプリングキャパシタの比率で表現した単一のスイッチトキャパシタ回路として実現され、同時に第１量子化器１０２の入力用サンプリングキャパシタ回路として機能して、第１の判定値Ｙ１を出力すると同時に上記スイッチトキャパシタ回路により実現される第１フィードバックパスにより入力加算器にフィードバックされ、次回入力サンプリングＸから減算される。
【００５８】
同様に、内部ステージ出力１０５は、第２の１．５ｂｉｔ型量子化器１０６の入力用スイッチトキャパシタ回路と共用して実現され、第１積分器１３１の出力１４１の値をサンプリングし、正もしくは負の判定基準値と比較して、この出力値が＋Ｖｔｈ以上ならばｍ・Ｖｒｅｆを、−Ｖｔｈ以下ならば−ｍ・Ｖｒｅｆを次回入力サンプリングＸより減算する。
【００５９】
以上の動作を、あるサンプリング時点ｎでの各積分器出力１４１〜１４４の値をＶ１（ｎ）〜Ｖ４（ｎ）、入力をＸ（ｎ）、両量子化器出力をＹ１（ｎ），Ｙ２（ｎ）として表現すれば、
Ｖ１（ｎ）＝Ｖ１（ｎ−１）＋Ｘ（ｎ）−Ｙ１（ｎ−１）・Ｖｒｅｆ  −Ｙ２（ｎ−１）・Ｖｒｅｆ
Ｖ２（ｎ）＝Ｖ２（ｎ−１）＋Ｖ１（ｎ）
Ｖ３（ｎ）＝Ｖ３（ｎ−１）＋Ｖ２（ｎ）−ｂ０・Ｖ４（ｎ−１）
Ｖ４（ｎ）＝Ｖ４（ｎ−１）＋Ｖ３（ｎ）
であり、Ｙ１（ｎ）は、フィードフォワード加算結果をＳｕｍ（ｎ）として
Ｓｕｍ（ｎ）＝ａ１・Ｖ１（ｎ）＋ａ２・Ｖ２（ｎ）＋ａ３・Ｖ３（ｎ）＋ａ４・Ｖ４（ｎ）
を使用して、アナログ基準電位を０と表現すれば、
Ｓｕｍ（ｎ）＞０  ならば  Ｙ１（ｎ）＝１
となり、
Ｓｕｍ（ｎ）＜０  ならば  Ｙ１（ｎ）＝−１
となる。
Ｙ２（ｎ）は、第１積分器出力Ｖ１（ｎ）を判定基準値±Ｖｔｈと比較し、
Ｖ１（ｎ）＞Ｖｔｈ  ならば  Ｙ２（ｎ）＝ｍ
Ｖｔｈ＞Ｖ１（ｎ）＞−Ｖｔｈ  ならば  Ｙ２（ｎ）＝０
−Ｖｔｈ＞Ｖ１（ｎ）  ならば  Ｙ２（ｎ）＝−ｍ
となる。
【００６０】
図１に示した第１の実施形態と同様に、本実施形態においても、入力信号Ｘ（ｎ）の絶対値が十分小さい場合、例えば−６ｄＢ以下の場合には、各積分器出力Ｖ１（ｎ）〜Ｖ４（ｎ）は大きく振れず、従来の４次デルタシグマ変調器と同様の安定な挙動を実現する。即ち、監視している内部ステージＶ１（ｎ）の値は＋Ｖｔｈ〜−Ｖｔｈの範囲内であり、結果としてＹ２（ｎ）＝０となり、第２フィードバックも動作せず、最終出力はＹ（ｎ）＝Ｙ１（ｎ）である。一方、入力信号Ｘ（ｎ）の絶対値が大きく−６ｄＢ以上の入力が続く場合には、まず第１積分器出力Ｖ１（ｎ）が大きく振れ始め、このＶ１（ｎ）の値に応じて１．５ｂｉｔ型量子化器１０６の出力Ｙ２（ｎ）＝±ｍとなり、第２フィードバックパス１１２を介して±ｍ・Ｖｒｅｆが入力加算器１１０へフィードバックされて、次回サンプリングデータＸ（ｎ＋１）から減算される。
【００６１】
この第２フィードバックは、第１フィードバックと同時に寄与して入力フルスケールより十分大きな値を瞬間的に減算可能なため、次回内部ステージ値Ｖ（ｎ＋１）を十分に小さく抑制できる。また、第１ステージを監視することにより、第２フィードバックの遅延は１サンプリング遅延に抑制でき、十分に安定な系を実現可能である。尚、Ｙ２（ｎ）＝±ｍとなった場合には、上記第１の実施形態と同様手法により演算器１１５においてＹ１とＹ２を加算した最終出力Ｙが求められる。
【００６２】
尚、第２フィードバックにおける判定基準値±Ｖｔｈの値は、各積分器ゲインＫ１〜Ｋ４及び係数ａ１〜ａ４，ｂ０等の選択に応じて決めるべき値であり、通常はシステムレベルのシミュレーション検証により決定できる。また、通常は±Ｖｔｈ値を所定値として固定する場合が多いが、使用目的や入力状態に応じて変更可能な可変値を使用することも可能である。
【００６３】
また、本実施形態において、説明を簡略化するために、スイッチトキャパシタ回路を使用した離散系デルタシグマ変調器を例にとって説明してきたが、図３における積分器を例えば入力抵抗と積分キャパシタとオペアンプにより構成し、フィードフォワード係数を入力抵抗比で表現したアナログ加算器により構成し、第１及び第２フィードバックと入力Ｘとの加算を第１積分器の入力抵抗で表現すれば、容易に連続時間系のデルタシグマ変調器が実現可能であることは自明である。当然ながら、入力抵抗の代わりにいわゆるＧｍセルを使用することも可能である。
【００６４】
いずれにしても、図３に示す４次デルタシグマ変調器では、オーバーサンプリング比６４倍により、信号帯域内の量子化ノイズを−１００ｄＢ以下に抑制でき、Ａ／Ｄ変換器としての最終的なＳ／Ｎ比やダイナミックレンジというアナログ特性をスイッチトキャパシタ回路のｋＴ／Ｃノイズやオペアンプノイズ等のアナログノイズが支配的になるように決定可能である。この際には、上記第１の実施形態の説明で述べたように、例えば−６ｄＢ以下の小信号入力時には第２フィードバックが寄与しない良好な特性が低消費電力で得られ、−６ｄＢ以上の大信号入力時には第２フィードバックによりゲインスケーリング手法と同等の安定性が確保され、最終出力Ｙはｄｕｔｙ比０％〜１００％までの広いダイナミックレンジを有した１ｂｉｔＰＤＭ信号が得られる。
【００６５】
次に本発明の第３の実施形態について説明する。  
図４は、本発明の第３の実施形態として、高次ループフィルタの内部ステージとして複数の積分器出力を使用した４次アナログデルタシグマ変調器を示すブロック図である。説明を簡便化するために、高次ループフィルタを第２の実施形態と同じ４次構成とした場合を示す。より一般的な活用例を説明するために、本実施形態では、４個の積分器出力１４１〜１４４を全て使用し、各積分器出力１４１〜１４４に対して４個のダイナミックフィードバックパス１８１〜１８４を接続し、係数ｂ１〜ｂ４の比率によりダイナミックフィードバック加算器１８５により加算した結果を、内部ステージ出力１０５として第２の１．５ｂｉｔ型量子化器１０６に入力させたものである。本構成により、４次積分器における全ての出力状態Ｖ１（ｎ）〜Ｖ４（ｎ）を監視することが可能となり、実回路設計における自由度を増すことが可能である。基本動作としては、ダイナミックフィードバック加算器１８５での加算結果をＳｕｍ２（ｎ）として、
Ｓｕｍ２（ｎ）＝ｂ１・Ｖ１（ｎ）＋ｂ２・Ｖ２（ｎ）＋ｂ３・Ｖ３（ｎ）＋ｂ４・Ｖ４（ｎ）
を使用して、Ｙ２（ｎ）が判定基準値±Ｖｔｈと比較し、
Ｓｕｍ２（ｎ）＞Ｖｔｈ  ならば  Ｙ２（ｎ）＝ｍ
Ｖｔｈ＞Ｓｕｍ２（ｎ）＞−Ｖｔｈ  ならば  Ｙ２（ｎ）＝０
−Ｖｔｈ＞Ｓｕｍ２（ｎ）  ならば  Ｙ２（ｎ）＝−ｍ
となり、他の動作は上記の第２の実施形態と同じである。
【００６６】
本実施形態は、４次積分器の一例として一般化したものであり、２次以上の系により一般的に使用可能である。また、積分器全ての出力を監視する必要が無い場合、例えば第１積分器出力と第２積分器出力のみを監視する場合には、第３係数ｂ３と第４係数ｂ４を０とすれば良いことは自明である。
【００６７】
以上の説明は、高次ループフィルタとして積分器の縦続接続構成を使用した例、即ち低域通過型デルタシグマ変調器について説明したものであるが、この高次ループフィルタとしてバンドパス特性もしくはハイパス特性を有する、いわゆるバンドパス型デルタシグマ変調器もしくはハイパス型デルタシグマ変調器においても同様の構成が可能である。
【００６８】
次に、第１〜第３の実施形態により記述した１．５ｂｉｔ型量子化器１０６の一実施形態を、図５を使用して簡単に説明する。  
図５は、１．５ｂｉｔ型量子化器の動作の一例を詳細に説明するための説明図であって、説明を簡略化するためにシングルエンド型で記載した図である。１．５ｂｉｔ型量子化器１０６は、通常高次ループフィルタ１０１が全差動回路の場合には全差動回路で構成され、高次ループフィルタ１０１がシングルエンド回路の場合にはシングルエンド回路で構成されるが、ここでは説明を簡略化するために、シングルエンド回路構成により説明する。１．５ｂｉｔ型量子化器１０６としては、例えば２個の量子化器１０６ａと１０６ｂにより基本構成されるいわゆるウィンドウコンパレータであり、必要に応じて論理回路１０６ｃも追加される。１０６ａは内部ステージ出力Ｓｏと正判定基準値＋Ｖｔｈを比較判定してＹ２＋を出力し、１０６ｂは内部ステージ出力Ｓｏと負判定基準値−Ｖｔｈを比較判定してＹ２−を出力する。両出力Ｙ２＋，Ｙ２−より論理回路１０６ｃにより真理値表に基づきＹ２を出力する。両量子化器の論理出力はＨｉｇｈ＝Ｈ、Ｌｏｗ＝Ｌと表現した場合に、
Ｓｏ＞＋Ｖｔｈ    ならば、  Ｙ２＋＝Ｈ，Ｙ２−＝Ｌ，Ｙ２＝＋ｍ
＋Ｖｔｈ＞Ｓｏ＞−Ｖｔｈ  ならば、Ｙ２＋＝Ｌ，Ｙ２−＝Ｌ，Ｙ２＝０
−Ｖｔｈ＞Ｓｏ    ならば、  Ｙ２＋＝Ｌ，Ｙ２−＝Ｈ，Ｙ２＝−ｍ
となる。従って、Ｙ２の値は＋ｍ，０，−ｍの３値となり、故に１．５ｂｉｔ型量子化器として機能する。
【００６９】
尚、本実施形態におけるｍは、通常は整数を前提とするが、先の実施形態により述べたように整数以外でもかまわず、第２フィードバックでのゲイン値を表現するためのものである。また、論理回路１０６ｃは必須のものではなく、上記Ｙ２＋とＹ２−とを上記真理値表におけるＹ２出力と同等機能を実施するように、第２フィードバックパス１１２及び演算器１１５により直接使用する場合には、論理回路１０６ｃは省略可能である。
【００７０】
次に、第１〜第３の実施形態により説明した演算器１１５の動作をさらに詳細に説明する。  
図６は、演算器１１５の動作を説明するための一実施形態を、上記Ｙ２（ｎ）を一時記憶する手段としてＵｐ／Ｄｏｗｎカウンタを使用した場合を示すブロック図であり、Ｙ２としてＹ２＋とＹ２−を直接使用した例を示すものであり、図７は、図６に示す演算器１１５の基本動作を示すためのタイミングチャート図である。
【００７１】
本実施形態としては、第２フィーバックゲインｍ＝２の場合を示し、１．５ｂｉｔ型量子化器出力Ｙ２（ｎ）としては、図５に示した論理回路１０６ｃで合成する前の正側判定結果Ｙ２＋（ｎ）と負側判定結果Ｙ２−（ｎ）を使用する。Ｕｐ／Ｄｏｗｎカウンタ３０１は、リセット端子３１８により初期リセットされ、動作クロック３１７のフォーリングエッジにより動作し、２個のＵｐ信号入力端子３０２及び３０９と、２個のＤｏｗｎ信号入力端子３０３及び３０８とを有し、内部カウンタ値は正及び負の値が扱える両極性値であり、正の最大値ＳＰ＿ｍａｘから負の最大値ＳＭ＿ｍａｘまで扱える。
【００７２】
１．５ｂｉｔ型量子化器１０６からの正判定結果出力Ｙ２＋（ｎ）は第１のＵｐ信号入力端子３０２のＵＰ１に接続され、負判定結果出力Ｙ２−（ｎ）は第１のＤｏｗｎ信号入力端子３０３のＤＯＷＮ１に接続されており、動作クロックのフォーリングエッジにより両判定結果が内部カウンタに取込まれ、Ｕｐ即ち＋１もしくはＤｏｗｎ即ち−１される。より具体的には、Ｙ２＋（ｎ）＝Ｈの場合には、内部カウンタ値は＋１され、Ｙ２−（ｎ）＝Ｈの場合には、内部カウンタ値は−１され、Ｙ２＋（ｎ）＝ＬかつＹ２−（ｎ）＝Ｌの場合には、内部カウンタ値は変化しない。内部カウンタ値は動作クロックのフォーリングエッジによりＵｐ／Ｄｏｗｎ動作を行うため、内部カウンタ値は前回サンプリングまでのＹ２の結果を累積して記憶することが可能である。従って、内部カウンタ値が前回サンプリング結果までを表現している意味で（ｎ−１）なる記号を使用して、内部カウンタ値をＳ（ｎ−１）と表現し、カウンタ値が正もしくは負の場合にのみ出力信号を出す２個の出力端子として３０４に示す正側出力ＳＯ＋（ｎ−１）と３０５に示す負側出力ＳＯ−（ｎ−１）は、
Ｓ（ｎ−１）＞０  ならば  ＳＯ＋（ｎ−１）＝Ｈ，ＳＯ−（ｎ−１）＝Ｌ
Ｓ（ｎ−１）＜０  ならば  ＳＯ＋（ｎ−１）＝Ｌ，ＳＯ−（ｎ−１）＝Ｈ
Ｓ（ｎ−１）＝０  ならば  ＳＯ＋（ｎ−１）＝Ｌ，ＳＯ−（ｎ−１）＝Ｌ
となる。
【００７３】
Ｓ（ｎ−１）＞０の場合には、正側出力ＳＯ＋（ｎ−１）は、第１量子化器出力Ｙ１（ｎ）の反転信号３１４とＡＮＤ回路３０６によりＡＮＤ判定されて、このＡＮＤ結果３０８が上記Ｕｐ／Ｄｏｗｎカウンタの第２のＤｏｗｎ信号入力端子ＤＯＷＮ２へ接続される。従って、内部カウンタ値Ｓ（ｎ−１）が正になれば、ＳＯ＋（ｎ−１）＝Ｈとなり、Ｙ１（ｎ）＝Ｌが現れるまで待機してからＡＮＤ回路出力３０８がＨとなり、次回動作クロックのフォーリングエッジにより内部カウンタ値を−１する。同時に、ＡＮＤ回路出力３０８のＨ状態は、ＯＲ回路３１０を介してセレクタ３１５の選択指示端子３１５Ｓに伝達され、Ｙ１（ｎ）の反転信号３１４をＹ（ｎ）へ出力する。尚、セレクタ３１５は、選択指示端子３１５ＳがＨの場合にＨ選択時入力端子３１５ＨＩを選択出力し、選択指示端子３１５ＳがＬの場合にはＬ選択時入力端子３１５ＬＩを選択出力するものである。
【００７４】
以上の動作を簡便に示したものが、図７に示すタイミングチャート図におけるサンプリング番号ｎ＝４〜６の箇所であり、サンプリング番号ｎ＝４においてＹ２＋（ｎ）＝Ｈとなり、この結果がｎ＝５のタイミングにおいて内部カウンタ値Ｓ（ｎ−１）を０から＋１に変化させると同時に正側出力ＳＯ＋（ｎ−１）をＨに変化させてＹ１（ｎ）がＬになるのを待機している。ここではｎ＝５のタイミングにおいて即座にＹ１（ｎ）＝Ｌとなったため、Ｙ１（ｎ）の反転信号３１４とのＡＮＤ論理結果３０８がＨとなり、セレクタ選択指示端子３１５ＳがＨとなり、セレクタ３１５によりＨ選択時入力端子３１５ＨＩが選択され、Ｙ１（ｎ）の反転信号３１４が選択される。即ち、Ｙ１（ｎ）を反転した結果であるＨがＹ（ｎ）として出力されることになる。本例は、第２フィードバックゲインをｍ＝２と設定したものであり、上記第１の実施形態により詳述したように、
Ｙ（ｎ＝５）＝Ｙ１（ｎ＝５）＋Ｙ２（ｎ＝４）  ＝−１＋２  ＝＋１
なる加算結果を最終出力Ｙ（ｎ）として出力するものである。さらにｎ＝６のタイミングにおいては、上記ＡＮＤ論理結果３０８のＨ出力がＤＯＷＮ２端子に接続されているため、内部カウンタ値Ｓ（ｎ−１）が＋１から０に戻される。
【００７５】
一方、Ｓ（ｎ−１）＜０の場合には、負側出力ＳＯ−（ｎ−１）は第１の量子化器出力Ｙ１（ｎ）の正転信号３１３とＡＮＤ回路３０７によりＡＮＤ判定されて、このＡＮＤ結果３０９が上記Ｕｐ／Ｄｏｗｎカウンタの第２のＵｐ信号入力端子ＵＰ２へ接続される。従って、内部カウンタ値Ｓ（ｎ−１）が負になればＳＯ−（ｎ−１）＝Ｈとなり、Ｙ１（ｎ）＝Ｈが現れるまで待機してからＡＮＤ回路出力３０９がＨとなり、次回動作クロックのフォーリングエッジにより内部カウンタ値を＋１する。同時に、ＡＮＤ出力３０９のＨ状態はＯＲ論理３１０を介してセレクタ３１５の選択指示端子３１５Ｓに伝達され、Ｙ１（ｎ）の反転信号３１４をＹ（ｎ）へ出力される。
【００７６】
以上の動作を簡便に示したものが図７に示すタイミングチャート図におけるサンプリング番号ｎ＝１０〜１２の箇所であり、サンプリング番号ｎ＝１０においてＹ２−（ｎ）＝Ｈとなり、この結果がｎ＝１１のタイミングにおいて内部カウンタ値Ｓ（ｎ−１）を０から−１に変化させると同時に、負側出力ＳＯ−（ｎ−１）をＨに変化させてＹ１（ｎ）がＨになるのを待機している。ここではｎ＝１１のタイミングにおいて即座にＹ１（ｎ）＝Ｈとなったため、Ｙ１（ｎ）の反転信号３１４とのＡＮＤ論理結果３０９がＨとなり、セレクタ３１５によりＨ選択時入力端子３１５ＨＩが選択され、Ｙ１（ｎ）の反転信号３１４が選択される。即ち、Ｙ１（ｎ）を反転した結果であるＬが、Ｙ（ｎ）として出力されることになる。本例は、第２フィードバックゲインをｍ＝２と設定したものであり、上記第１の実施形態により詳述したように、
Ｙ（ｎ＝１１）＝Ｙ１（ｎ＝１１）＋Ｙ２（ｎ＝１０）  ＝＋１−２  ＝−１
である加算結果を最終出力Ｙ（ｎ）として出力するものである。さらにｎ＝１２のタイミングにおいて、上記ＡＮＤ論理結果３０９のＨ出力がＵＰ２端子に接続されているため、内部カウンタ値Ｓ（ｎ−１）が−１から０に戻される。
【００７７】
尚、図７に示すように、Ｙ２＋（ｎ）＝ＨもしくはＹ２−（ｎ）＝Ｈのいずれも発生せず、内部カウンタ値Ｓ（ｎ−１）＝０の状態が続いている場合には、セレクタ選択指示端子３１５Ｓは常にＬであり、セレクタ３１５ではＬ選択時入力端子３１５ＬＩが選択され、最終出力Ｙ（ｎ）は第１量子化器出力Ｙ１（ｎ）と同じ値を出力し続ける。
【００７８】
また、図７においては、内部カウンタ値Ｓ（ｎ−１）が＋１もしくは−１である例のみ示したが、入力状態によりこの内部カウンタ値Ｓ（ｎ−１）が＋２以上もしくは−２以下になることも可能であるが、その場合の動作も上記と同様である。
【００７９】
また、内部カウンタ値の上限値として、本例では正最大値ＳＰ＿ｍａｘ及び負最大値ＳＭ＿ｍａｘを設定することにより、内部カウンタ値が両上限値以上にならないような制限を施している。これは、Ｕｐ／Ｄｏｗｎカウンタの基本動作が累算器と同様であり、両上限値でのリミットが無い場合に、オーバーフローの発生時にカウンタ値が反対極性へ変化してしまう現象を避けることを目的としたものであり、必要十分な値を両最大値として設定すれば、デルタシグマ変調器としての特性には何ら悪影響を及ぼさない。
【００８０】
以上、本実施形態では、ｍ＝２の場合について具体例を示したが、上記したｍ＝１の場合には、例えば内部カウンタ値に対する判定基準を＋２以上及び−２以下として両出力ＳＯ＋及びＳＯ−を出力させ、この出力結果に基づく第２のＵＰ／Ｄｏｗｎ信号ＵＰ２及びＤＯＷＮ２によるカウンタ値のＵＰ／Ｄｏｗｎ値を＋２もしくは−２と設定することにより、上記ｍ＝２の場合と同様の回路を実現可能である。同様に、ｍが整数でなく少数の場合も多様な手段を考案可能であるが、簡単のために、ｍ＝２／３＝０．６６６・・の場合には、３回のＹ２出力により上記動作が実施されれば良いので、上記内部カウンタ値に対する判定基準を＋３以上及び−３以下として両出力ＳＯ＋及びＳＯ−を出力させ、この出力結果に基づく第２のＵＰ／Ｄｏｗｎ信号ＵＰ２及びＤＯＷＮ２によるカウンタ値のＵＰ／Ｄｏｗｎ値を＋３もしくは−３と設定することにより、上記ｍ＝２の場合と同様の回路を実現可能である。
【００８１】
以上、複数の実施形態について説明してきたように、本発明によれば、２次以上の高次ループフィルタを含有したデルタシグマ変調器において、この高次ループフィルタの内部状態を監視して必要時に第２フィードバック機能を動作させることにより、過大入力時の過負荷問題や発振を排除した安定な変調器を提供可能であり、従来のゲインスケーリング手法を不要とし、さらには２個の出力信号を合成して最終出力として１ｂｉｔのＰＤＭ信号出力Ｙを得ることが可能であり、この１ｂｉｔのＰＤＭ出力信号Ｙのｄｕｔｙ比としてはゲインスケーリング手法では達成不可能な０％〜１００％近くにまで出力可能であり、高い出力ダイナミックレンジが実現可能である。
【００８２】
また、本発明によれば、高次数の積分器を使用した低域通過型だけでなく、同等以上に次数の高いバンドパス型もしくは高域通過型デルタシグマ変調器に対しても、必要な内部状態を監視して必要時に第２フィードバック機能を動作させることにより、安定な１ｂｉｔのＰＤＭ信号出力型デルタシグマ変調器を提供可能である。
【００８３】
また、本発明によれば、スイッチトキャパシタ回路を前提とした離散型デルタシグマ変調器のみに限定されるものではなく、高次ループフィルタを連続時間系の回路要素により実施することにより、容易に連続時間型デルタシグマ変調器にも適用可能である。
【００８４】
また、本発明によれば、高次ループフィルタの内部状態に対する監視手法と、必要時にのみ第２フィードバック機能を発動させる手法と、第２フィードバックゲインの選択手法等に対する選択自由度が高く、同時に最終出力として１ｂｉｔのＰＤＭ信号Ｙを簡便な回路により実現可能であることにより、多種多様な用途に向けた安定かつ出力ｄｕｔｙ比の高いデルタシグマ変調器を提供可能である。
【００８５】
また、本発明によれば、必要時にのみ第２フィードバックが機能することにより、ゲインスケーリング手法により無駄に消費していた電力及びｋＴ／Ｃノイズ等のアナログノイズを低減可能となり、高ダイナミックレンジで低消費電力のデルタシグマ変調器が提供可能である。
【００８６】
さらに、本発明における基本的概念は、Ａ／Ｄコンバータとしてのアナログデルタシグマ変調器として活用することが最も望ましいが、高次ループフィルタをデジタル加算器とレジスタで実現したデジタル方式のデルタシグマ変調器にも適用可能であり、このデジタル方式のデルタシグマ変調器からの１ｂｉｔＰＤＭ信号出力を１ｂｉｔのＤ／Ａ変換するいわゆる１ｂｉｔデルタシグマ型Ｄ／Ａコンバータにも適用可能であることは明らかである。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態として入力アナログ信号を１ｂｉｔ  ＰＤＭ信号変換するための高次アナログデルタシグマ変調器を示すブロック図である。
【図２】従来技術としてのゲインスケーリング技術を使用した１ｂｉｔデルタシグマ変調器とデジタルデシメーションフィルタにより構成されるＡ／Ｄ変換器の一例を示すブロック図である。
【図３】本発明の第２の実施形態として高次ループフィルタを４次積分器により構成した４次アナログデルタシグマ変調器を示すブロック図である。
【図４】本発明の第３の実施形態として高次ループフィルタにおける監視すべき内部ステージとして複数の積分器出力を使用した４次アナログデルタシグマ変調器を示すブロック図である。
【図５】本発明による１．５ｂｉｔ型量子化器の動作の一例を詳細に説明する説明図である。
【図６】本発明による第１及び第２量子化器出力を合成して最終１ｂｉｔＰＤＭ信号に合成するための演算器の一例を示す図である。
【図７】図６に示す演算器の動作を説明するためのタイミングチャートを示す図である。
【符号の説明】
【００８８】
１００、２００  アナログ信号入力端子
１０１、２０１  高次ループフィルタ
１０２、２０２  第１の１ｂｉｔ型量子化器
１０３、２０３  アナログ基準電位（アナログ・グランド）
１０４、２０４  第１のＤ／Ａ変換器
１０５  高次ループフィルタの内部ステージ出力
１０６  第２の１．５ｂｉｔ型量子化器
１０６ａ、１０６ｂ  量子化器
１０６ｃ  論理回路（Ｙ２＋とＹ２−とよりＹ２を論理生成）
１０７  正の判定基準値（＋Ｖｔｈ）
１０８  負の判定基準値（−Ｖｔｈ）
１０９  第２のＤ／Ａ変換器
１１０、２０８  入力加算器
１１１、２０５  第１のフィードバック接続
１１２  第２のフィードバック接続
１１３、２１１  第１の１ｂｉｔ型量子化器出力Ｙ１
１１４  第２の１．５ｂｉｔ型量子化器出力Ｙ２
１１５  演算器（Ｙ１とＹ２とよりＹを演算生成する演算器）
１１６、２０９  ループフィルタ入力
１１７、２１０  ループフィルタ出力
２０６  入力ゲイン手段（ＤＣゲイン＝ｇ０）
２０７  入力ゲイン手段出力
２１２  デジタルデシメーションフィルタ（ＤＣゲイン＝１／ｇ０）
１３１、１３２、１３３、１３４  積分器
１４１、１４２、１４３、１４４  積分器出力
１５１、１５２、１５３、１５４  フィードフォワード係数
１６１、１６２、１６３、１６４  フィードフォワード接続
１５５  ループフィルタ内フィードバック係数
１６５  ループフィルタ内フィードバック接続
１７０  フィードフォワード加算器
１７１  フィードフォワード加算器出力
１８１、１８２、１８３、１８４  ダイナミックフィードバック係数
１８５  ダイナミックフィードバック加算器
３０１  Ｕｐ／Ｄｏｗｎカウンタ
３０２  第１のＵｐ信号入力端子（ＵＰ１）
３０３  第１のＤｏｗｎ信号入力端子（ＤＯＷＮ１）
３０４  正側出力端子（ＳＯ＋（ｎ−１））
３０５  負側出力端子（ＳＯ−（ｎ−１））
３０６、３０７  ＡＮＤ論理回路
３０８  ＡＮＤ回路３０６出力より第２のＤｏｗｎ信号入力端子（ＤＯＷＮ２）への接続
３０９  ＡＮＤ回路３０７出力より第２のＵｐ信号入力端子（ＵＰ２）への接続
３１０  ＯＲ回路
３１１  ＯＲ回路出力
３１２  インバータ回路
３１３  Ｙ１（ｎ）の正転信号
３１４  Ｙ１（ｎ）の反転信号
３１５  セレクタ
３１５Ｓ  セレクタの選択指示端子（Ｓ）
３１５ＨＩ  Ｈ選択時入力端子（選択指示Ｓ＝Ｈにより選択）
３１５ＬＩ  Ｌ選択時入力端子（選択指示Ｓ＝Ｌにより選択）
３１６  Ｙ（ｎ）出力
３１７  初期リセット端子
３１８  動作クロック入力端子
Ｙ２＋  正判定結果
Ｙ２−  負判定結果
【図１】
0004890503.tif 000002
【図２】
0004890503.tif 000003
【図３】
0004890503.tif 000004
【図４】
0004890503.tif 000005
【図５】
0004890503.tif 000006
【図６】
0004890503.tif 000007
【図７】
0004890503.tif 000008