(57)【特許請求の範囲】
【請求項１】
メモリから出力されるデータストローブ信号のプリアンブルを検出するデータストローブ検出回路と、
前記データストローブ信号をマスク信号でマスク可能とするマスク回路と、
前記メモリに対するデータリード要求に係るデータリード数の情報を入力し、前記データストローブ信号が前記プリアンブルの後に所定の回数の遷移を繰り返したことを、該データリード数の情報を元に判断して前記マスク信号をマスク状態とするように制御するマスク制御回路と、
を備え、
前記マスク制御回路は、
前記データリード数の情報として、前記データストローブ信号の継続長を表す信号を入力し、
前記データストローブ信号の継続長を表す信号がアクティブである期間におけるクロック数をカウントアップまたはカウントダウンし、前記データリード要求に対応するデータストローブ信号の一方のエッジの数をカウントダウンまたはカウントアップし、前記クロック数と前記一方のエッジ数との一致を検出するアップダウンカウンタを含み、
前記クロック数と前記一方のエッジ数とが一致したことに基づいて、前記マスク信号をマスク状態とするように制御することを特徴とするメモリリード制御回路。
【請求項２】
前記データリード数は、リードコマンド数であることを特徴とする請求項１記載のメモリリード制御回路。
【請求項３】
前記データストローブ検出回路は、サンプリングクロック信号を入力し、該サンプリングクロック信号で前記データストローブ信号のプリアンブル期間を計数して計数値が所定値となった場合に、前記マスク制御回路における前記データストローブ信号の一方のエッジのカウントを開始することを特徴とする請求項１記載のメモリリード制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリリード制御回路に関し、特に、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）からデータを読み出すためのリード制御回路に関する。
【背景技術】
【０００２】
ＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）技術の急速な進歩に伴って、伝送路を通信されるデータの伝送速度は、ますます高速化が進んでいる。その為、伝送路に接続される機器に搭載される電気回路は、大規模で高速処理を行う機能が求められており、ＤＤＲ  ＳＤＲＡＭを用いた回路設計が、頻繁に行われている。
【０００３】
ＤＤＲ  ＳＤＲＡＭでは、レシーバにデータを転送するタイミングを知らせるために、データストローブ信号（ＤＱＳ）を用いている。ＤＱＳは、双方向のストローブ信号であって、リード／ライト動作時にデータ入出力の動作基準クロックとして機能する。リード動作では、ＤＱＳのエッジとリードデータのエッジは一致するので、ＤＤＲ  ＳＤＲＡＭからリードデータを受け取る場合、受け取ったＤＱＳをリードデータの中央まで、内部で遅らせるようにする。
【０００４】
ＤＤＲ  ＳＤＲＡＭがアクティブ状態のときにリードコマンド（ＲＥＡＤ）を受け取ると、ＤＱＳは、ハイインピーダンス（Ｈｉ−Ｚ）状態からローレベルに変化する。このローレベルの期間がプリアンブルである。プリアンブルは最初のデータが出力される約１クロック前に生ずる。プリアンブルに続いて、ＤＱＳは、データがデータ入出力端子（ＤＱ）上に有効データがあるバースト長に相当する期間、クロック信号と同一の周波数でトグルする。最後のデータが転送された後のローレベルの期間がポストアンブルである。ポストアンブルは最後のデータのエッジから約１／２クロックの間生ずる。
【０００５】
ＤＱＳは、ハイインピーダンス状態からプリアンブルに遷移し、また、ポストアンブルからハイインピーダンス状態に移行する。このハイインピーダンス状態における中間レベルがメモリインタフェース内部に不定レベルの信号となって伝播すると、リードデータがデータ同期部でラッチされる前にデータ取込み部のリードデータが破壊されてしまう虞がある。そこで、このようなデータが不定となることを回避するために、ＤＱＳの入力側に不定レベルが伝播しないようにするためのＤＱＳマスク回路が、メモリリード側の回路に搭載されている（例えば特許文献１、２参照）。
【０００６】
このようなＤＱＳマスク回路を備えるメモリインタフェース制御回路は、メモリとメモリコントローラＬＳＩとの間における読出しデータの転送に際して、読出しデータのグリッジノイズ耐性を向上し、かつ、メモリとメモリコントローラＬＳＩとの間の物理的な配置関係の制限を緩和することができる。
【０００７】
【特許文献１】特開２００５−２７６３９６号公報
【特許文献２】特開２００６−２６０３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明において与えられる。
【０００９】
特許文献１、２において、リードコマンドに対応してバースト転送されるデータに対するデータストローブ信号に関しグリッジノイズ耐性に優れたインタフェース制御回路が開示されている。具体的には、リードコマンドに対応してバースト転送が４あるいは８の場合における例が記載されている。しかし、より汎用性を持たせようとする場合、例えばバースト転送が１であって、連続したリードコマンドに適用させようとするような場合には、転送モードに対応して回路の再設計が必要となる。すなわち、製品毎に応じたカスタマイズ設計が必要であり、汎用性に欠けてしまう。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係るメモリリード制御回路は、メモリから出力されるデータストローブ信号のプリアンブルを検出するデータストローブ検出回路と、データストローブ信号をマスク信号でマスク可能とするマスク回路と、メモリに対するデータリード要求に係るデータリード数の情報を入力し、データストローブ信号がプリアンブルの後に所定の回数の遷移を繰り返したことを、該データリード数の情報を元に判断してマスク信号をマスク状態とするように制御するマスク制御回路と、を備える。マスク制御回路は、データリード数の情報として、データストローブ信号の継続長を表す信号を入力し、データストローブ信号の継続長を表す信号がアクティブである期間におけるクロック数をカウントアップまたはカウントダウンし、データリード要求に対応するデータストローブ信号の一方のエッジの数をカウントダウンまたはカウントアップし、クロック数と一方のエッジ数との一致を検出するアップダウンカウンタを含み、クロック数と一方のエッジ数とが一致したことに基づいて、マスク信号をマスク状態とするように制御する。
【発明の効果】
【００１１】
本発明によれば、データストローブ信号が所定の回数の遷移を繰り返したことをデータリード数の情報を元に判断してマスク信号をマスク状態とする。したがって、データストローブ信号がデータリード数に因らず安定的にマスク制御される。この結果、製品毎に応じたカスタマイズ設計が不要となり汎用性を持たせた回路設計が可能になる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係るメモリリード制御回路は、データストローブ検出回路と、マスク回路と、マスク制御回路と、を備える。データストローブ検出回路は、メモリから出力されるデータストローブ信号のプリアンブルを検出する。マスク回路は、データストローブ信号をマスク信号でマスク可能とする。マスク制御回路は、メモリに対するデータリード要求に係るデータリード数の情報を入力し、データストローブ信号がプリアンブルの後に所定の回数の遷移を繰り返したことを、該データリード数の情報を元に判断してマスク信号をマスク状態とするように制御する。
【００１３】
また、マスク制御回路は、データリード数とデータリード要求に対応するデータストローブ信号の一方のエッジ数とが一致したことに基づいて、マスク信号をマスク状態とするように制御してもよい。
【００１４】
ここで、データリード数は、リードコマンド数であってもよい。
【００１５】
さらに、マスク制御回路は、データリード数をカウントアップまたはカウントダウンし、データリード要求に対応するデータストローブ信号の一方のエッジの数をカウントダウンまたはカウントアップし、データリード数と一方のエッジ数との一致を検出するアップダウンカウンタを含み、アップダウンカウンタの検出結果を元にマスク信号をマスク状態とするように制御してもよい。
【００１６】
アップダウンカウンタは、データリード数をカウントアップまたはカウントダウンする替わりに、データストローブ信号の継続長を表す信号がアクティブである期間におけるクロック数をカウントアップまたはカウントダウンしてもよい。
【００１７】
データストローブ検出回路は、サンプリングクロック信号を入力し、該サンプリングクロック信号でデータストローブ信号のプリアンブル期間を計数して計数値が所定値となった場合に、マスク制御回路におけるデータストローブ信号の一方のエッジのカウントを開始してもよい。
【００１８】
以上のようなメモリリード制御回路によれば、アップダウンカウンタとＤＱＳ検出回路を用いてＤＱＳマスク回路を動作させることで、製品に応じたカスタマイズ設計を必要とせず、汎用性を持たせた回路構成とすることができる。
【００１９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の第１の実施例に係るメモリリード制御回路の構成を示すブロック図である。図１において、メモリリード制御回路１２は、ＤＱＳ検出回路１３、アップダウンカウンタ１４、フリップフロップ回路ＦＦ１、ＦＦ２、ＡＮＤ回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＯＲ回路ＯＲ１を備える。ＤＱＳ検出回路１３は、フリップフロップ回路ＦＦ３、バッファ回路ＢＵＦ、抵抗素子Ｒ１を備える。
【００２１】
メモリリード制御回路１２は、外部から与えられるリード要求に係るコマンド信号ＣＭＤＩを入力し、ＲＡＭ１１にコマンド信号ＣＭＤＯとして出力する。また、ＲＡＭ１１からコマンド信号ＣＭＤＯに対応して図示されないリードデータおよびリードデータのタイミングを示すＤＱＳ信号を入力する。
【００２２】
フリップフロップ回路ＦＦ１は、図示されないユーザ回路から、ＤＱＳ信号の長さを示す信号ＤＱＳＩＥＮを入力し、クロック信号ＣＬＫでリタイミングする。ＡＮＤ回路ＡＮＤ１は、フリップフロップ回路ＦＦ１の出力信号と、クロック信号ＣＬＫの否定論理との論理積をとり、アップダウンカウンタ１４のアップ信号入力端子Ｕｐに出力する。ＯＲ回路ＯＲ１は、２つの入力端をアップダウンカウンタ１４の出力端子ＯＵＴとフリップフロップ回路ＦＦ１の出力端子（Ｑ）とに接続し、双方の論理和を取ったマスク制御信号ＭＳＣをフリップフロップ回路ＦＦ２のセット端子（Ｓ）に出力する。
【００２３】
一方、ＤＱＳ検出回路１３において、バッファ回路ＢＵＦは、入力端を抵抗素子Ｒ１を介して接地（プルダウン）すると共に、ＲＡＭ１１からＤＱＳ信号を入力してフリップフロップ回路ＦＦ３のクロック入力端子およびＡＮＤ回路ＡＮＤ２の一方の入力端に出力する。フリップフロップ回路ＦＦ３は、Ｄ端子を電源に接続し、ＤＱＳ信号の立ち上がりで出力信号ＤＥＴをハイレベルとし、ＡＮＤ回路ＡＮＤ３の一方の入力端に出力する。
【００２４】
フリップフロップ回路ＦＦ２は、クロック入力端子にＡＮＤ回路ＡＮＤ２の出力を接続し、Ｄ端子を接地し、Ｑ端子からマスク信号ＭＳをＡＮＤ回路ＡＮＤ２の他方の入力端に出力する。ＡＮＤ回路ＡＮＤ２は、出力端をフリップフロップ回路ＦＦ２のクロック入力端子およびＡＮＤ回路ＡＮＤ３の他方の入力端に接続する。ＡＮＤ回路ＡＮＤ３は、出力をアップダウンカウンタ１４のダウン信号入力端子Ｄｏｗｎに接続すると共に信号ＤＱＳＩＮを外部に出力する。リセット信号ＲＳＴは、フリップフロップ回路ＦＦ１、ＦＦ３のリセット端子（Ｒ）に供給される。
【００２５】
図２は、本発明の第１の実施例に係るメモリリード制御回路の動作を表すタイミングチャートである。始めにフリップフロップ回路ＦＦ１、ＦＦ３は、リセット信号ＲＳＴによってリセット状態にあるものとする。図２において、コマンド信号ＣＭＤＩがクロック信号ＣＬＫの５クロック分続けて入力され、１クロック分遅延されてコマンド信号ＣＭＤＯとしてＲＡＭ１１に出力される。また、信号ＤＱＳＩＥＮが入力され、クロック信号ＣＬＫを用いてフリップフロップ回路ＦＦ１でリタイミングされ、アップダウンカウンタのアップ信号入力端子Ｕｐ側に入力される。この時、ＤＱＳＩＥＮ信号のハイレベル（Ｈｉ）区間は、ＤＱＳ信号のパルス数の長さ（図２の例では５）を表す。これによってアップダウンカウンタ１４のＵｐ側のカウント値は、１、２、３、４、５と増加する。すなわち、図２では、リードコマンドが５個連続であるので、ＤＱＳ信号のパルス数の長さは、クロック信号ＣＬＫが５クロック分に相当する。
【００２６】
ＲＡＭ１１は、ＲＥＡＤのコマンド信号ＣＭＤＯを受けて、５パルス分のレベル遷移を有するＤＱＳ信号を出力する。ＤＱＳ検出回路１３において、ＤＱＳ信号をバッファ回路ＢＵＦを介してフリップフロップ回路ＦＦ３のクロック入力端子に入力する。信号ＤＥＴ（フリップフロップ回路ＦＦ３のＱ）は、ＤＱＳ信号がリードのプリアンブル時間ｔＲＰＲＥ後にハイレベルに立ち上がった最初のパルスの立ち上がりによって、ハイレベルに立ち上がる。信号ＤＥＴがハイレベルとなった結果、アップダウンカウンタ１４のダウン側のカウントを可能にする。Ｄｏｗｎ側のカウント値は、１、２、３、４、５と増加する。
【００２７】
アップダウンカウンタ１４のアップ側には、ＡＮＤ回路ＡＮＤ１の出力信号を入力し、ダウン側には、ＡＮＤ回路ＡＮＤ３の出力を入力する。この結果、信号ＤＱＳＩＥＮのハイレベル区間におけるクロック信号ＣＬＫをカウントした値から、信号ＤＱＳＩＮにおけるパルス数が引かれていく。したがって、アップダウンカウンタ１４のカウント値（ＯＵＴ）は、１、１、１、１、０と変化する。
【００２８】
マスク制御信号ＭＳＣは、フリップフロップ回路ＦＦ１の出力（Ｑ）が立ち上がった後、アップダウンカウンタ１４のカウント値が０になるまで間、ハイレベルとなり、フリップフロップ回路ＦＦ２はセット状態になる。そして、フリップフロップ回路ＦＦ２は、マスク解除期間を表すハイレベルであるマスク信号ＭＳをＡＮＤ回路ＡＮＤ２に出力する。また、ＤＱＳ信号がＡＮＤ回路ＡＮＤ２およびＡＮＤ回路ＡＮＤ３を通って、信号ＤＱＳＩＮとして内部回路へ入力可能になる。内部回路では、信号ＤＱＳＩＮのタイミングを適宜遅延しＲＡＭ１１からのリードデータをラッチする。
【００２９】
さらに、ＤＱＳ信号の最後のクロックを入力し、アップダウンカウンタ１４のカウント値が０、すなわち出力ＯＵＴがローレベルになると、マスク制御信号ＭＳＣは、ローレベルになり、フリップフロップ回路ＦＦ２におけるセット状態を解除する。ＤＱＳ信号における最後の立ち下がりエッジをフリップフロップ回路ＦＦ２で検出すると、マスク信号ＭＳは、マスク期間を表すローレベルになる。したがって、ＡＮＤ回路ＡＮＤ２の出力は、ローレベルに変化し、ＤＱＳ信号を内部回路へ出力しないようにマスクする。すなわち、信号ＤＱＳＩＮは、ローレベルに保持される。このようにマスク動作が行われることで、ＤＱＳ信号のハイインピーダンス（Ｈｉ−Ｚ）状態にのるノイズによって生ずる信号ＤＱＳＩＮの不要なレベル遷移を防止することができる。
【００３０】
以上のようなメモリリード制御回路１２は、アップダウンカウンタ１４とＤＱＳ検出回路１３を用いてＤＱＳ信号のマスク動作を行う。すなわち、アップダウンカウンタ１４のカウント値を元にＤＱＳ信号のハイインピーダンス（Ｈｉ−Ｚ）状態に対応してマスク動作を行い、内部回路におけるデータ取込み時におけるリードデータの破壊の可能性を防止する。この際、アップダウンカウンタ１４が用いられるため、転送モードに因らず安定的にマスク期間が設定される。したがって、カスタマイズ設計を必要とせず、汎用性を持たせた回路構成とすることができる。
【実施例２】
【００３１】
図３は、本発明の第２の実施例に係るＤＱＳ検出回路の回路図である。図３において、図１のＤＱＳ検出回路１３は、ＤＱＳ検出回路１３ａに置き換えられる。ＤＱＳ検出回路１３ａは、フリップフロップ回路ＦＦ３ａ、ＦＦ４〜ＦＦ８、ＡＮＤ回路ＡＮＤ４、バッファ回路ＢＵＦａ、抵抗素子Ｒ２を備える。
【００３２】
バッファ回路ＢＵＦａは、入力端を抵抗素子Ｒ２を介して電源に接続（プルアップ）すると共に、ＤＱＳ信号を入力し、出力端をＡＮＤ回路ＡＮＤ４に接続する。ＡＮＤ回路ＡＮＤ４は、一方の入力端にバッファ回路ＢＵＦａの出力の反転信号を入力し、他方の入力端に高速のクロック信号ＨＣＫを入力する。また、出力端から出力するサンプリング信号ＳＭＰをフリップフロップ回路ＦＦ４〜ＦＦ８のそれぞれのクロック入力端子に与える。フリップフロップ回路ＦＦ４〜ＦＦ８のそれぞれのＤ端子は、それぞれフリップフロップ回路ＦＦ８、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７のそれぞれのＱ端子に接続される。また、フリップフロップ回路ＦＦ３ａは、Ｄ端子を電源に接続し、クロック入力端子をフリップフロップ回路ＦＦ８のＱ端子に接続し、Ｑ端子から信号ＤＥＴを出力する。さらに、フリップフロップ回路ＦＦ３ａ、ＦＦ４〜ＦＦ８のそれぞれのリセット端子（Ｒ）には、リセット信号ＲＳＴが与えられる。
【００３３】
図４は、本発明の第２の実施例に係るＤＱＳ検出回路の動作を表すタイミングチャートである。ここでは、高速クロック信号ＨＣＫの周波数は、クロック信号ＣＬＫの周波数（ＤＱＳ信号のトグル周波数）の６倍とする。始めにフリップフロップ回路ＦＦ３ａ、ＦＦ４〜ＦＦ８は、リセット信号ＲＳＴによって全てリセット状態にあるものとする。ＡＮＤ回路ＡＮＤ４は、ＤＱＳ信号のローレベルを高速クロック信号ＨＣＫでサンプリングし、サンプリング信号ＳＭＰを出力する。サンプリング信号ＳＭＰは、フリップフロップ回路ＦＦ４〜ＦＦ８で構成されているカウンタに入力され、サンプリングの数を数える。プリアンブルを示すｔＲＰＲＥの期間に所定数のサンプリング数があれば（図３の回路構成では５個）、フリップフロップ回路ＦＦ８の出力がハイレベルになる。この結果、フリップフロップ回路ＦＦ３ａの出力である信号ＤＥＴがハイレベルとなり、図１のＡＮＤ回路ＡＮＤ３にハイレベルを出力する。
【００３４】
以降、ＤＱＳ信号がプリアンブル期間の終了においてアップダウンカウンタ１４のダウンカウント動作がなされる。この動作は、実施例１で説明したのと同様であるので、説明を省略する。
【００３５】
第２の実施例に係るＤＱＳ検出回路によれば、クロック信号ＨＣＫをカウントすることでＤＱＳ信号のプリアンブル期間を安定的に検出することができる。したがって、メモリリード制御回路におけるマスク動作もより安定して行われる。
【００３６】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１の実施例に係るメモリリード制御回路の構成を示すブロック図である。
【図２】本発明の第１の実施例に係るメモリリード制御回路の動作を表すタイミングチャートである。
【図３】本発明の第２の実施例に係るＤＱＳ検出回路の回路図である。
【図４】本発明の第２の実施例に係るＤＱＳ検出回路の動作を表すタイミングチャートである。
【符号の説明】
【００３８】
１１  ＲＡＭ
１２  メモリリード制御回路
１３、１３ａ  ＤＱＳ検出回路
１４  アップダウンカウンタ
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、ＡＮＤ４  ＡＮＤ回路
ＢＵＦ、ＢＵＦａ  バッファ回路
ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ３ａ、ＦＦ４〜ＦＦ８  フリップフロップ回路
ＯＲ１  ＯＲ回路
Ｒ１、Ｒ２  抵抗素子
【図１】
0005106942.tif 000002
【図２】
0005106942.tif 000003
【図３】
0005106942.tif 000004
【図４】
0005106942.tif 000005