(57)【特許請求の範囲】
【請求項１】
ＥＳＤ保護回路と、
前記ＥＳＤ保護回路上に構成され、前記ＥＳＤ保護回路に接続される接続配線と、
前記ＥＳＤ保護回路上を通る信号配線とを備え、
前記接続配線は、配線優先方向が横方向である第１の配線層と、配線優先方向が縦方向である第２の配線層とにおいて、それぞれ、当該配線層における配線優先方向に一致する方向に配置された配線を含み、
前記信号配線は、前記第１の配線層において、横方向に延びて配置された配線と、前記第２の配線層において、縦方向に延びて配置された配線とを含む
ことを特徴とする半導体集積回路。
【請求項２】
ＥＳＤ保護回路と、
前記ＥＳＤ保護回路上に構成され、前記ＥＳＤ保護回路に接続される接続配線とを備え、
前記接続配線は、少なくとも１つの配線層において、複数の配線片が間隔を空けてアレイ状に並べて配置されたアレイ構成からなり、当該配線層において、他の配線が、配線片の間を、横方向および縦方向に延びて通過可能になっている
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記ＥＳＤ保護回路上を通る信号配線を備え、
前記接続配線は、２層以上の配線層において、前記アレイ構成からなり、
前記信号配線は、前記アレイ構成が配置された第１の配線層において、配線片の間を横方向に延びて配置された配線と、前記アレイ構成が配置された第２の配線層において、配線片の間を縦方向に延びて配置された配線とを含む
ことを特徴とする半導体集積回路。
【請求項４】
請求項１または３において、
前記第１の配線層と前記第２の配線層とは、配線層の重なり方向において、隣り合っている
ことを特徴とする半導体集積回路。
【請求項５】
請求項４において、
前記第１の配線層に配置された横方向に延びる信号配線と、前記第２の配線層に配置された縦方向に延びる信号配線とが、前記ＥＳＤ保護回路上で、接続されている
ことを特徴とする半導体集積回路。
【請求項６】
請求項１または２において、
前記ＥＳＤ保護回路は、内部ロジック領域に配置されている
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記内部ロジック領域上に、電源供給用ＰＡＤが設けられており、
前記ＥＳＤ保護回路は、前記電源供給用ＰＡＤの近傍に、配置されている
ことを特徴とする半導体集積回路。
【請求項８】
請求項６において、
前記内部ロジック領域上に、信号用ＰＡＤが設けられており、
前記ＥＳＤ保護回路は、前記信号用ＰＡＤの近傍に、配置されている
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（electro-static discharge）保護回路を有する半導体集積回路のレイアウトに関する。
【背景技術】
【０００２】
近年の半導体集積回路においては、外部からの静電気などを原因とする静電破壊を防ぐために、信号入力端子と電源端子との間や電源端子同士の間等に、ＥＳＤ保護回路が設けられている。
【０００３】
図８はＥＳＤ保護回路の従来例を示す図であり、（ａ）は平面図、（ｂ）はａ−ａ’断面図、（ｃ）はｂ−ｂ’断面図である。図８に示すＥＳＤ保護回路５０はＭＯＳ型保護回路であり、マルチフィンガー構造をとっている。５１，５２，５３はそれぞれＥＳＤ保護回路５０のゲート、ソース、ドレインである。
【０００４】
またＥＳＤ保護回路５０上には、ＥＳＤ保護回路５０に接続するための接続配線４１，４２，４３，４４が配置されている。接続配線４１，４２，４３，４４は第１、第２、第３、第４メタル層にそれぞれ配置されており、ＥＳＤ保護回路５０のソース５２およびドレイン５３の伸展方向に沿った方向（図８（ａ）の横方向）に延びている。また、４５，４６は接続配線４１〜４４とＰＡＤとの間の配線であり、配線４５は第４メタル層に、配線４６は第５メタル層に形成されている。
【特許文献１】特開２００１−３３９０４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の従来例では、ＥＳＤ保護回路５０に接続する接続配線４１〜４４が、各配線層において、ＥＳＤ保護回路５０のソース５２およびドレイン５３の伸展方向と同じ方向に延びるように配置されている。このため、ＥＳＤ保護回路領域上に信号配線を配置しようとした場合、その信号配線の延びる方向と接続配線の延びる方向とが一致している場合には、信号配線を配置することは一応可能となるが（例えば図８の信号配線４８）、一致していない場合は、接続配線が妨げになるため、その信号配線を配置することはできない（例えば図８の信号配線４７）。このため、ＥＳＤ保護回路領域上は信号配線の配置領域として自由に利用することはできず、信号配線はＥＳＤ保護回路領域上を避けて配線する必要がある。
【０００６】
このため、図９に示すように、ＥＳＤ保護回路領域の近傍において、信号配線の混雑が発生し、これにより、信号特性の劣化やチップ面積の増加を引き起こす可能性があるという問題があった。図９はＥＳＤ保護回路とその周辺を示したものであり、周辺に配置された信号配線が示されている。図９において、上層の信号配線は配線優先方向が横方向であり、下層の信号配線は配線優先方向が縦方向である。なお、上層の信号配線は、配線部Ａに示すような縦方向の配線も含むが、主たる配線方向が横方向であるため、配線優先方向は横方向である。
【０００７】
前記の問題に鑑み、本発明は、ＥＳＤ保護回路を有する半導体集積回路において、ＥＳＤ保護回路上の接続配線の存在に起因する、ＥＳＤ保護回路近傍における信号配線の混雑を緩和することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、ＥＳＤ保護回路を有する半導体集積回路として、前記ＥＳＤ保護回路上に構成され、前記ＥＳＤ保護回路に接続される接続配線と、前記ＥＳＤ保護回路上を通る信号配線とを備え、前記接続配線は、配線優先方向が横方向である第１の配線層と、配線優先方向が縦方向である第２の配線層とにおいて、それぞれ、当該配線層における配線優先方向に一致する方向に配置された配線を含み、前記信号配線は、前記第１の配線層において横方向に延びて配置された配線と、前記第２の配線層において縦方向に延びて配置された配線とを含むものである。
【０００９】
この発明によると、ＥＳＤ保護回路に接続される接続配線は、配線優先方向が横方向である第１の配線層と、配線優先方向が縦方向である第２の配線層とにおいて、それぞれ、当該配線層における配線優先方向に一致する方向に配置されている。このため、第１の配線層では、接続配線が横方向に配置されているため、信号配線も横方向に延びるように配置できるとともに、第２の配線層では、接続配線が縦方向に配置されているため、信号配線も縦方向に延びるように配置できる。すなわち、ＥＳＤ保護回路上の領域において、接続配線が存在するにもかかわらず、信号配線を横方向にも縦方向にも配置することが可能になる。
【００１０】
また本発明は、ＥＳＤ保護回路を有する半導体集積回路として、前記ＥＳＤ保護回路上に構成され、前記ＥＳＤ保護回路に接続される接続配線を備え、前記接続配線は、少なくとも１つの配線層において、複数の配線片が間隔を空けてアレイ状に並べて配置されたアレイ構成からなり、当該配線層において、他の配線が、配線片の間を横方向および縦方向に延びて通過可能になっているものである。
【００１１】
この発明によると、ＥＳＤ保護回路に接続される接続配線は、少なくとも１つの配線層において、複数の配線片が間隔を空けてアレイ状に並べて配置されたアレイ構成からなり、他の配線が、配線片の間を、横方向および縦方向に延びて通過可能になっている。このため、アレイ構成からなる接続配線が配置された配線層において、信号配線を横方向にも縦方向にも延びるように配置できる。すなわち、ＥＳＤ保護回路上の領域において、接続配線が存在するにもかかわらず、信号配線を横方向にも縦方向にも配置することが可能になる。
【発明の効果】
【００１２】
本発明によると、ＥＳＤ保護回路上に信号配線を横方向にも縦方向にも配置することが可能となり、したがって、ＥＳＤ保護回路周辺における信号配線の混雑を緩和することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成を示す図である。図１において、（ａ）は平面図、（ｂ）はａ−ａ’断面図、（ｃ）はｂ−ｂ’断面図である。本実施形態および以下の実施形態では、ＥＳＤ保護回路はＭＯＳ型保護回路であるものとしている。図１において、ＥＳＤ保護回路１０はマルチフィンガー構造をとったＭＯＳ型保護回路であり、１，２，３はそれぞれＥＳＤ保護回路１０のゲート、ソース、ドレインである。
【００１５】
また、４，５，６，７はＥＳＤ保護回路１０上に構成され、ＥＳＤ保護回路１０に接続される接続配線であり、それぞれ、第１、第２、第３および第４メタル層に配置されている。８，９は信号配線であり、ＥＳＤ保護回路１０上を通過するように配置されている。
【００１６】
ここで、接続配線５は、第１の配線層としての第２メタル層における配線優先方向に一致する方向、ここではｘ方向（横方向とする）に配置されており、接続配線６は、第２の配線層としての第３メタル層における配線優先方向に一致する方向、ここではｙ方向（縦方向とする）に配置されている。そして、信号配線８は第２メタル層に配置されており、接続配線５と同じｘ方向に延びている。また信号配線９は第３メタル層に配置されており、接続配線６と同じｙ方向に延びている。なお、実際には、各配線層には、その配線優先方向とは異なる方向の配線が一部に配置されていてもよいが、大部分の配線は、その配線層の配線優先方向に一致する方向に配置されている。
【００１７】
このように、配線優先方向が横方向である配線層と、配線優先方向が縦方向である配線層とにおいて、接続配線を当該配線層における配線優先方向に一致する方向に配置することによって、ＥＳＤ保護回路上に信号配線を配置する際に、その配置が接続配線によって妨げられることを防ぐことができる。すなわち、信号配線を、横方向にも縦方向にも、ＥＳＤ保護回路上に配置することができる。したがって、ＥＳＤ保護回路上を信号配線の配置領域として有効に利用することが可能となり、ＥＳＤ保護回路周辺における信号配線の混雑を防止することが可能となる。
【００１８】
（第２の実施形態）
図２は本発明の第２の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成をを示す図である。図２において、（ａ）は平面図、（ｂ）はａ−ａ’断面図、（ｃ）はｂ−ｂ’断面図である。図２の構成は、図１の構成と同様のＥＳＤ保護回路１０を有する。
【００１９】
図２において、１３，１４，１５，１６はＥＳＤ保護回路１０上に構成され、ＥＳＤ保護回路１０に接続される接続配線であり、それぞれ、第１、第２、第３および第４メタル層に配置されている。１７，１８は信号配線であり、ＥＳＤ保護回路１０上を通過するように配置されている。
【００２０】
ここで、接続配線１３，１４，１５，１６は、それぞれの配線層における配線優先方向に一致する方向に配置されている。すなわち、接続配線１３，１５は、第１、第３メタル層における配線優先方向に一致する方向、ここではｘ方向に配置されており、接続配線１４，１６は、第２、第４メタル層における配線優先方向に一致する方向、ここではｙ方向に配置されている。そして、信号配線１７は第１の配線層としての第３メタル層に配置されており、接続配線１５と同じｘ方向に延びている。また信号配線１８は第２の配線層としての第２メタル層に配置されており、接続配線１４と同じｙ方向に延びている。さらに、第１メタル層においても、接続配線１３と同じｘ方向に信号配線が配置可能であり、また、第４メタル層においても、接続配線１６と同じｙ方向に信号配線が配置可能である。
【００２１】
このように、各配線層において、接続配線を当該配線層における配線優先方向に一致する方向に配置することによって、ＥＳＤ保護回路上に信号配線を配置する際に、その配置が接続配線によって妨げられることを防ぐことができる。すなわち、信号配線を、横方向にも縦方向にも、ＥＳＤ保護回路上に配置することができる。しかも、接続配線が配置されたいずれの配線層においても、その接続配線と同じ方向に信号配線が配置できる。したがって、ＥＳＤ保護回路上を信号配線の配置領域として有効に利用することが可能となり、ＥＳＤ保護回路周辺における信号配線の混雑を防止することが可能となる。
【００２２】
（第３の実施形態）
図３は本発明の第３の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成を示す図である。図３において、（ａ）は平面図、（ｂ）はａ−ａ’断面図、（ｃ）はｂ−ｂ’断面図である。図３の構成は、図１の構成と同様のＥＳＤ保護回路１０を有する。
【００２３】
図３において、２２，２３，２４，２５はＥＳＤ保護回路１０上に構成され、ＥＳＤ保護回路１０に接続される接続配線であり、それぞれ、第１、第２、第３および第４メタル層に配置されている。２６，２７は信号配線であり、ＥＳＤ保護回路１０上を通過するように配置されている。
【００２４】
ここで、接続配線２３，２４，２５は、それぞれの配線層において、複数の配線片が間隔を空けてアレイ状に並べて配置されたアレイ構成からなっている。図３では、ｘ方向に４列、ｙ方向に５列、配線片が並んでいる。そして、アレイ構成が配置された各配線層において、他の配線が、配線片の間を、ｘ方向およびｙ方向に延びて通過可能になっている。そして、信号配線２６は第１の配線層としての第２メタル層に配置されており、ｘ方向に延びている。また信号配線２７は第２の配線層としての第３メタル層に配置されており、ｙ方向に延びている。
【００２５】
このように、接続配線を、複数の配線片が間隔を空けてアレイ状に並べて配置されたアレイ構成にすることによって、ＥＳＤ保護回路上に信号配線を配置する際に、その配置が接続配線によって妨げられることを防ぐことができる。しかも、信号配線が延びる方向が、縦方向または横方向の一方のみに制約されることがない。すなわち、アレイ構成からなる接続配線が配置された配線層において、信号配線を、横方向にも縦方向にも、ＥＳＤ保護回路上に配置することができる。したがって、ＥＳＤ保護回路上を信号配線の配置領域として有効に利用することが可能となり、ＥＳＤ保護回路周辺における信号配線の混雑を防止することが可能となる。
【００２６】
なお、上述の第１〜第３の実施形態では、信号配線がＥＳＤ保護回路上を通過するように配置されているものとしたが、例えば、信号配線が、ＥＳＤ保護回路上を通ってはいるが、ＥＳＤ保護回路上の途中までしか延びていない場合も、本発明に含まれる。
【００２７】
（第４の実施形態）
図４は本発明の第４の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成を示す図である。図４において、（ａ）は平面図、（ｂ）はａ−ａ’断面図、（ｃ）はｂ−ｂ’断面図である。図４の構成は、図１の構成と同様のＥＳＤ保護回路１０を有する。また、図１の構成と同様の接続配線４，５，６，７を有する。
【００２８】
３５，３６は信号配線であり、ＥＳＤ保護回路１０を通るように配置されている。信号配線３５は第２メタル層に配置されており、接続配線５と同じｘ方向に延びている。また信号配線３６は第３メタル層に配置されており、接続配線６と同じｙ方向に延びている。そして、信号配線３５と信号配線３６とは、地点３７において接続されている。すなわち、ＥＳＤ保護回路１０上において、信号配線の配線層の乗り換えがなされている。
【００２９】
このように、ＥＳＤ保護回路上において、信号配線の配線層の乗り換えを行うことによって、信号配線の配置の自由度がさらに増すことになり、ＥＳＤ保護回路周辺における信号配線の混雑をより有効に防止することが可能となる。
【００３０】
なお、本実施形態では、第１の実施形態で示した接続配線の構成を前提としたが、本発明はこれに限られるものではなく、第２および第３の実施形態で示した接続配線の構成においても、本実施形態と同様に、配線層の重なり方向において隣り合っている配線層間で、信号配線の乗り換えを実現することができる。
【００３１】
また、上述の各実施形態では、ＥＳＤ保護回路としてＭＯＳ型保護回路を例にとって説明したが、本発明に係るＥＳＤ保護回路はＭＯＳ型保護回路に限定されず、その他の種類のＥＳＤ保護回路においても、ここで説明したものと同様の効果を得ることができる。また、配線層の層数も、上述の各実施形態で示した層数に限定されるものではない。
【００３２】
図５は本発明に係るＥＳＤ保護回路の配置位置の一例を示す図である。図５において、半導体集積回路１００のチップ領域は、内部ロジック領域１０１と、周辺Ｉ／Ｏ領域１０２とに分かれている。ここでの内部ロジック領域１０１は、周辺Ｉ／Ｏ領域１０２を除く、チップ内部のロジック回路やアナログ回路が配置される領域を指す。そして、本発明に係るＥＳＤ保護回路１０３が内部ロジック領域１０１に配置されている。内部ロジック領域１０１は、周辺Ｉ／Ｏ領域１０２と比べて信号のやりとりが複雑であり、信号配線の本数も多く、密度も高い。このため、本発明に係るＥＳＤ保護回路１０３を内部ロジック領域１０１に配置することによって、本発明の効果はより大きくなる。
【００３３】
また、図６（ａ）に示す半導体集積回路１１０のように、内部ロジック領域１１１に電源供給用ＰＡＤ１１２を設けた場合、その電源に対するＥＳＤ保護回路は、ＥＳＤ放電時の放電抵抗を小さくするため、電源供給用ＰＡＤ１１２の近傍に、できればその直下に配置するのが好ましい。電源供給用ＰＡＤ１１２は、電源強化が必要な内部回路により近い位置に配置される。このような位置では、信号配線の本数が多く、また密度も高いため、ＥＳＤ保護回路に本発明を適用することによって効果はより大きくなる。また、図６（ｂ）に示す半導体集積回路１１５のように、チップ周辺部にＩ／Ｏ領域を設けない構成においても、電源供給用ＰＡＤ１１７の近傍に配置したＥＳＤ保護回路に本発明を適用することによって、より大きな効果が得られる。なお、図６（ｂ）の構成では、チップ周辺部にＩ／Ｏ領域を設けないため、内部ロジック領域１１６はチップ全域を意味する。
【００３４】
また、図７（ａ）に示す半導体集積回路１２０のように、内部ロジック領域１２１に信号入力用または出力用の信号用ＰＡＤ１２３を設けた場合、信号用ＰＡＤ１２３の近傍に配置したＥＳＤ保護回路に本発明を適用してもよい。この場合、通常、１電源対に対して信号端子はより多数である場合がほとんどであるため、電源供給用ＰＡＤ１２２に対するＥＳＤ保護回路に本発明を適用する場合と比べて、効果はより大きくなる。もちろん、電源供給用ＰＡＤ１２２の近傍に配置したＥＳＤ保護回路にも本発明を適用してもよい。また、図７（ｂ）に示す半導体集積回路１２５のように、チップ周辺部にＩ／Ｏ領域を設けない構成においても、信号用ＰＡＤ１２８の近傍に配置したＥＳＤ保護回路に本発明を適用することによって、より大きな効果が得られる。もちろん、電源供給用ＰＡＤ１２７の近傍に配置したＥＳＤ保護回路にも本発明を適用してもよい。なお、図７（ｂ）の構成では、チップ周辺部にＩ／Ｏ領域を設けないため、内部ロジック領域１２６はチップ全域を意味する。
【産業上の利用可能性】
【００３５】
本発明では、ＥＳＤ保護回路周辺における信号配線の混雑を緩和することが可能となるため、例えば、半導体集積回路における信号特性の向上や面積削減に有効である。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成を示す図である。
【図２】本発明の第２の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成を示す図である。
【図３】本発明の第３の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成を示す図である。
【図４】本発明の第４の実施形態に係る半導体集積回路におけるＥＳＤ保護回路の構成を示す図である。
【図５】本発明に係るＥＳＤ保護回路の配置位置の一例を示す図である。
【図６】電源供給用ＰＡＤの配置例を示す図である。
【図７】信号用ＰＡＤの配置例を示す図である。
【図８】ＥＳＤ保護回路の従来例を示す図である。
【図９】ＥＳＤ保護回路領域の近傍に信号配線の混雑が発生した状態を示す図である。
【符号の説明】
【００３７】
４，５，６，７，１３，１４，１５，１６，２２，２３，２４，２５  接続配線
８，９，１７，１８，２６，２７，３５，３６  信号配線
１０  ＥＳＤ保護回路
１００，１１０，１１５，１２０，１２５  半導体集積回路
１０３  ＥＳＤ保護回路
１０１，１１１，１１６，１２１，１２６  内部ロジック領域
１１２，１１７，１２２，１２７  電源供給用ＰＡＤ
１２３，１２８  信号用ＰＡＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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