(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記活性領域が配置されていない前記基板上に前記活性領域に隣接して配置された非活性領域と、
前記ソース端子電極に接続されたヴィアホールと
を備え、
前記活性領域が前記ソース端子電極と前記ドレイン端子電極との間において、第１方向に延長されたストライプ状に複数に分割され、前記複数に分割された各活性領域と交互に前記非活性領域が前記第１方向に複数配置されており、
前記ゲート電極の前記フィンガーの各々が接続された第１ゲートバスラインが複数配置されており、前記複数の第１ゲートバスラインの各々が、前記第１ゲートバスラインに直交する第２方向に延長され且つ前記第１バスラインよりも幅の広い第２ゲートバスラインに接続され、前記第２ゲートバスラインが、前記ゲート端子電極に接続されてフィッシュボーン配置が形成されており、かつ前記フィッシュボーン配置の前記複数の第１ゲートバスラインが、前記第１方向に延長された前記活性領域間のストライプ状の前記各非活性領域上にそれぞれ配置され、
ストライプ状の前記非活性領域上の前記ソース電極および前記ドレイン電極の部分がエアブリッジ構造を有し、
前記各ゲート電極の前記フィンガーの各々は、前記複数の第１ゲートバスラインのそれぞれから単方向にのみ引き出されていることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極およびドレイン電極と、
前記基板の第１表面に配置され,それぞれ複数の領域を有するソース電極と、
前記基板の第１表面に配置され,前記ゲート電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、
前記基板の第１表面に配置され,前記ソース電極をそれぞれ接続して形成したソース端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記活性領域が配置されていない前記基板上に前記活性領域に隣接して配置された非活性領域と、
前記ソース端子電極に接続されたヴィアホールと
を備え、
前記活性領域が前記ゲート端子電極と前記ドレイン端子電極との間において、第２方向に延長されたストライプ状に複数に分割され、前記複数に分割された各活性領域と交互に前記非活性領域が前記第２方向に複数配置されており、
前記ゲート電極の前記フィンガーの各々が接続されたゲートバスラインが複数配置されており、前記複数のゲートバスラインの各々が前記ゲート端子電極に接続されてフィッシュボーン配置が形成されており、かつ前記フィッシュボーン配置の前記複数のゲートバスラインが、前記第２方向に延長された前記活性領域間のストライプ状の前記各非活性領域上にそれぞれ配置され、
さらに前記ドレイン電極の前記フィンガーの各々が接続されたドレインバスラインが複数配置されており、前記複数のドレインバスラインの各々が前記ドレイン端子電極に接続されてフィッシュボーン配置が形成されており、かつ前記フィッシュボーン配置の前記複数のドレインバスラインが、前記第２方向に延長された前記複数の活性領域上にそれぞれ配置され、
ストライプ状の前記活性領域上の前記ソース電極の接続部分が前記ゲート電極および前記ドレイン電極とエアブリッジ構造を有し、
前記各ゲート電極の前記フィンガーの各々は、前記複数のゲートバスラインのそれぞれから垂直方向に両方向に引き出されていることを特徴とする半導体装置。
【請求項３】
前記基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をイオン注入によって形成したことを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をメサエッチングによって形成したことを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成したことを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成し、かつ前記非活性領域をイオン注入によって形成したことを特徴とする請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置に特徴を有する半導体装置に関する。
【背景技術】
【０００２】
高周波帯で使用する半導体装置、例えばマイクロ波電力増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。
【０００３】
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地用電極が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するヴィアホール（ＶＩＡ：貫通孔）を介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地用電極とが電気的に接続される（例えば、特許文献１および特許文献２参照。）。その他、特許文献３乃至５に示される技術が開示されている（例えば、特許文献３乃至５参照。）。
【０００４】
従来例に係る半導体装置は、例えば、図１８に示すように、基板１０上において、ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガーを有し、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーを束ねられて、端子用電極を形成する。ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図１８に示すように、活性領域ＡＡを形成し、発熱部を形成する。
【０００５】
図１８の例では、一方の端にゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５が配置され、他方の端にドレイン端子電極Ｄが配置される。
【０００６】
基板１０の表面近傍において、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡが形成される。
【０００７】
図１８の例では、活性領域ＡＡ近傍のソース端子電極Ｓ１，Ｓ２，…，Ｓ５において、基板１０の裏面からヴィアホール（ＶＩＡ：貫通孔）ＳＣ１，ＳＣ２，…，ＳＣ５が形成されて、基板１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１０を貫通するヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５を介して、基板１０上に設けた回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。
【０００８】
尚、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極Ｄも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【０００９】
上記のように、従来の半導体装置では、１つの連続した活性領域上にゲート電極２４、ソース電極２０およびドレイン電極２２の複数のフィンガーが配置されているため、活性領域ＡＡで発生する熱源を分散させることが困難である。特にＧａＮなど発熱密度が高い電力増幅素子の動作性能を著しく損なっていた。
【００１０】
例えば、ソース電極２０とゲート電極２４間、ドレイン電極２２とゲート電極２４間、などの電極間隔を広げることによって、ある程度は活性領域ＡＡで発生する熱源を分散することが可能である。しかしながら、その効果は電極間隔の寸法の逆数で小さくなる。
【００１１】
すなわち、電極間隔を広げる構成を用いることで同一の電流容量を設定するためには、配線が長くなるために寄生容量が増加する。また、電極間隔を広げる構成を用いることでゲートの配線が約２倍程度に長くなるため、ゲート電極配線自体の導体損が大きくなる。また、電極間隔を広げる構成を用いることでゲート電極２４およびドレイン電極２２の配線が約２倍程度に長くなるため、ゲート電極配線およびドレイン電極配線自体の導体損が大きくなる。
【特許文献１】特開平２−２８８４０９号公報
【特許文献２】特開２００１−２８４２５号公報
【特許文献３】特開昭５７−１６０１４８号公報
【特許文献４】特開平８−２１３４０９号公報
【特許文献５】米国特許第７,１３５,７４７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、熱放散の効率を向上する半導体装置を提供することにある。
【００１３】
具体的に、本発明の目的は、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することにある。
【００１４】
特に、本発明の目的は、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記基板の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記活性領域が配置されていない前記基板上に前記活性領域に隣接して配置された非活性領域と、前記ソース端子電極に接続されたヴィアホールとを備え、前記活性領域が前記ソース端子電極と前記ドレイン端子電極との間において、第１方向に延長されたストライプ状に複数に分割され、前記複数に分割された各活性領域と交互に前記非活性領域が前記第１方向に複数配置されており、前記ゲート電極の前記フィンガーの各々が接続された第１ゲートバスラインが複数配置されており、前記複数の第１ゲートバスラインの各々が、前記第１ゲートバスラインに直交する第２方向に延長され且つ前記第１バスラインよりも幅の広い第２ゲートバスラインに接続され、前記第２ゲートバスラインが、前記ゲート端子電極に接続されてフィッシュボーン配置が形成されており、かつ前記フィッシュボーン配置の前記複数の第１ゲートバスラインが、前記第１方向に延長された前記活性領域間のストライプ状の前記各非活性領域上にそれぞれ配置され、ストライプ状の前記非活性領域上の前記ソース電極および前記ドレイン電極の部分がエアブリッジ構造を有し、前記各ゲート電極の前記フィンガーの各々は、前記複数の第１ゲートバスラインのそれぞれから単方向にのみ引き出されている半導体装置が提供される。
【００１６】
本発明の他の態様によれば、基板と、前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極およびドレイン電極と、前記基板の第１表面に配置され,それぞれ複数の領域を有するソース電極と、前記基板の第１表面に配置され,前記ゲート電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、前記基板の第１表面に配置され,前記ソース電極をそれぞれ接続して形成したソース端子電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の前記活性領域が配置されていない前記基板上に前記活性領域に隣接して配置された非活性領域と、前記ソース端子電極に接続されたヴィアホールとを備え、前記活性領域が前記ゲート端子電極と前記ドレイン端子電極との間において、第２方向に延長されたストライプ状に複数に分割され、前記複数に分割された各活性領域と交互に前記非活性領域が前記第２方向に複数配置されており、前記ゲート電極の前記フィンガーの各々が接続されたゲートバスラインが複数配置されており、前記複数のゲートバスラインの各々が前記ゲート端子電極に接続されてフィッシュボーン配置が形成されており、かつ前記フィッシュボーン配置の前記複数のゲートバスラインが、前記第２方向に延長された前記活性領域間のストライプ状の前記各非活性領域上にそれぞれ配置され、さらに前記ドレイン電極の前記フィンガーの各々が接続されたドレインバスラインが複数配置されており、前記複数のドレインバスラインの各々が前記ドレイン端子電極に接続されてフィッシュボーン配置が形成されており、かつ前記フィッシュボーン配置の前記複数のドレインバスラインが、前記第２方向に延長された前記複数の活性領域上にそれぞれ配置され、ストライプ状の前記活性領域上の前記ソース電極の接続部分が前記ゲート電極および前記ドレイン電極とエアブリッジ構造を有し、前記各ゲート電極の前記フィンガーの各々は、前記複数のゲートバスラインのそれぞれから垂直方向に両方向に引き出されている半導体装置が提供される。
【００１７】
活性領域をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。
【００１８】
また、前記ソース電極もしくは前記ドレイン電極のストライプ状の非活性領域上の部分がエアブリッジ構造を有することを特徴とする。
【００１９】
非活性領域の電極をエアブリッジ構造にすることによって、基板との間にエアギャップ（空気層）ができることで寄生容量が低減される。
【００２０】
また、前記ゲート電極および前記ドレイン電極のストライプ状の前記活性領域上のソース電極の部分がエアブリッジの構造を有することを特徴とする。
【００２１】
前記ゲート電極および前記ドレイン電極のストライプ状の活性領域上の前記ソース電極の部分をエアブリッジの構造にすることによって、基板との間にエアギャップ（空気層）ができることで寄生容量が低減される。
【００２２】
また、前記ゲート電極が、太い供給ラインからフィッシュボーン状に前記ゲート電極を配線することを特徴とする。
【００２３】
また、前記ドレイン電極が、太い供給ラインからフィッシュボーン状に前記ドレイン電極を配線することを特徴とする。
【００２４】
太い供給ラインからフィッシュボーン状にゲート電極およびドレイン電極を配線することによって、導体損が半減される。
【００２５】
また、前記基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする。
【００２６】
また、前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をイオン注入によって形成したことを特徴とする。
【００２７】
また、前記基板は表層に導電性を有する半導体基板であり、前記非活性領域をメサエッチングによって形成したことを特徴とする。
【００２８】
また、前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成したことを特徴とする。
【００２９】
また、前記基板は半絶縁性半導体基板であり、前記活性領域をイオン注入もしくは拡散によって形成し、かつ前記非活性領域をイオン注入によって形成したことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、熱放散の効率を向上する半導体装置を提供することができる。
【００３１】
また、本発明によれば、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することができる。
【００３２】
また、本発明によれば、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することができる。
【発明を実施するための最良の形態】
【００３３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００３４】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００３５】
[比較例]
（比較例１）
図３は、本発明の比較例１に係る半導体装置の模式的平面パターン構成図を示す。
【００３６】
本発明の比較例１に係る半導体装置は、図３に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：後述の図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置されている。
【００３７】
図３の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約２００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として２００μｍ×６本×４セル＝４．８ｍｍ程度である。
【００３８】
（比較例２）
また、図４は、本発明の比較例２に係る半導体装置の模式的平面パターン構成図を示す。
【００３９】
本発明の比較例２に係る半導体装置は、図４に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：後述の図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、さらにソース電極２０およびドレイン電極２２のストライプ状の非活性領域ＢＡ上の部分がエアブリッジ３０の構造を有する。
【００４０】
図４の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約４００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として４０μｍ×５×６本×４セル＝４．８ｍｍ程度である。
【００４１】
エアブリッジ３０を配置することで、セル長Ｗ３は、比較例１の２倍となる。
【００４２】
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図を示す。
【００４３】
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：後述の図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置されている。
【００４４】
本発明の第１の実施の形態に係る半導体装置によれば、図１に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
【００４５】
また、図１に示すように、ソース電極２０およびドレイン電極２２のストライプ状の非活性領域ＢＡ上の部分がエアブリッジ３０の構造を有する。
【００４６】
本発明の半導体装置によれば、非活性領域ＢＡのソース電極２０およびドレイン電極２２をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）が出来ることで寄生容量が低減される。
【００４７】
また、図１に示すように、フィッシュボーン配置となっているゲート電極２４が、太い供給ラインからフィッシュボーン状にゲート電極２４を配線する構造となっている。
【００４８】
図１に示すように、ゲート電極２４を太い供給ラインからフィッシュボーン状にフィッシュボーン配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４から各単位半導体素子部へのゲート入力信号の伝達に伴う位相差を緩和することができる。
【００４９】
また、太い供給ラインからフィッシュボーン状にゲート電極２４を配線することによって、導体損が半減される。
【００５０】
図１の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１２０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約４００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として４０μｍ×５×６本×４セル＝３．２ｍｍ程度である。
【００５１】
基板は、例えば、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板である。
【００５２】
（エアブリッジ構造）
図９は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡi，ＡＡi+1,…上に直接ソース電極２０を形成し、半絶縁性基板１０上にはエアブリッジ３０の構造によるエアギャップ１４を形成した半導体装置の模式的断面構造図を示す。図９も、図１０の平面パターン構成図において、Ｉ−Ｉ線に沿って切断した断面構造に対応している。図１に示されたエアブリッジ３０は、例えば、図９に示すように、非活性領域ＢＡ上の部分に形成される。また、図１７は、図９に対応する模式的鳥瞰図を示す。エアギャップ１４によって、エアブリッジ３０の構造部分のソース電極２０の寄生容量Ｃｐを低減することができ、全体として、ソース電極２０と基板１０間の容量が低減される。
【００５３】
（平面パターン構成）
図１０は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡ1, ＡＡ2，…および非活性領域ＢＡ上にソース電極２０、ゲート電極２４、ドレイン電極２２を形成した半導体装置の模式的平面パターン構成図を示す。図１において、非活性領域ＢＡは、図１０に示すように、ストライプ状の活性領域ＡＡ１，ＡＡ２，…の間にストライプ状に配置される。
【００５４】
図１１は、本発明の第１の実施の形態に係る半導体装置において、デバイス領域ＤＡ、ドレイン端子電極Ｄ、ソース端子電極Ｓ１，Ｓ２，…、ドレイン端子電極Ｄ１，Ｄ２，…、およびメサ領域ＭＡ（非活性領域ＢＡ）の配置を説明する模式的平面パターン図を示す。デバイス領域ＤＡ内にはストライプ状に活性領域ＡＡ１，ＡＡ２，…，ＡＡｎが配置され、さらに図１０に示すように、ストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡｎ間には、非活性領域ＢＡが配置されている。また、図１１において、非活性領域ＢＡは、メサ領域として形成することもできる。
【００５５】
（活性領域および非活性領域の形成方法１）
図７は、本発明の第１の実施の形態に係る半導体装置において、半絶縁性基板１０にイオン注入によって、活性領域ＡＡi，ＡＡi+1を形成する工程を説明する模式的断面構造図を示す。図７において、基板１０は半絶縁性基板であり、活性領域ＡＡi，ＡＡi+1を、例えば、シリコンイオン（Ｓｉ+）のイオン注入によって形成する。非活性領域ＢＡは、もともとの半絶縁性基板１０を利用することができる。
【００５６】
図８は、図７の工程後、活性領域ＡＡi，ＡＡi+1上に直接ソース電極２０を形成した半導体装置の模式的断面構造図を示す。図８は後述する図１０において、Ｉ−Ｉ線に沿って切断した断面構造に対応している。
【００５７】
図８に示すように、本発明の第１の実施の形態に係る半導体装置において、ソース電極２０は、活性領域ＡＡi，ＡＡi+1，…に直接電気的に接続され、一方、非活性領域ＢＡとは、基板１０が半絶縁性基板であることから電気的に絶縁されている。尚、図８においては、ソース電極２０について示されているが、ソース電極２０の代わりに、ドレイン電極２２であっても同様に示すことができる。
【００５８】
（活性領域および非活性領域の形成方法２）
図１２は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡi-1，ＡＡi，ＡＡi+1,…を半導体基板１０で形成し、非活性領域ＢＡをイオン注入で形成する例を説明する模式的鳥瞰図を示す。非活性領域ＢＡの形成時に使用するイオン種としては、例えば窒素イオンなどを適用することができる。或いはまた、重イオンなどのイオン種を用いるイオン注入によって、結晶を破壊することで、非活性領域ＢＡを形成することも可能である。或いはまた、非活性領域ＢＡの予定部分を予めメサエッチングなどで形成し、その後絶縁物を充填することで、非活性領域ＢＡを形成することもできる。
【００５９】
（活性領域および非活性領域の形成方法３）
図１３は、本発明の第１の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡもメサ領域ＭＡで形成したエアギャップ１４を有する例を説明する模式的断面構造図を示す。図１３の形成方法によれば、メサ領域ＭＡで周辺の分離領域とデバイス領域ＤＡ内の非活性領域ＢＡを同時に形成することができる。
【００６０】
（活性領域および非活性領域の形成方法４）
図１４は、本発明の第１の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡをイオン注入で形成した例を説明する模式的断面構造図を示す。デバイス領域ＤＡ内の非活性領域ＢＡをイオン注入で形成する場合、使用するイオン種としては、例えば窒素イオンなどを適用することができる。或いはまた、重イオンなどのイオン種を用いるイオン注入によって、結晶を破壊することで、非活性領域ＢＡを形成することも可能である。
【００６１】
（活性領域および非活性領域の形成方法５）
図１５は、本発明の第１の実施の形態に係る半導体装置において、活性領域ＡＡを半導体基板１０で形成し、非活性領域ＢＡをエアブリッジ３０の構造を有するエアギャップ１４で形成した例を説明する模式的断面構造図を示す。図９および図１７に示される構造と活性領域ＡＡと非活性領域ＢＡの関係が逆になった構造に対応している。
【００６２】
（活性領域および非活性領域の形成方法６）
図１６は、本発明の第１の実施の形態に係る半導体装置において、デバイス領域ＤＡ内の活性領域ＡＡi，ＡＡi+1，…および非活性領域ＢＡを共にイオン注入で形成した例を説明する模式的鳥瞰図を示す。
【００６３】
図１６において、基板１０は半絶縁性基板であり、活性領域ＡＡi，ＡＡi+1を、例えば、シリコンイオン（Ｓｉ+）のイオン注入によって形成する。非活性領域ＢＡの形成時に使用するイオン種としては、例えば窒素イオンなどを適用することができる。或いはまた、重イオンなどのイオン種を用いるイオン注入によって、結晶を破壊することで、非活性領域ＢＡを形成することも可能である。
【００６４】
図１６に示すように、本発明の第１の実施の形態に係る半導体装置において、ソース電極２０、ドレイン電極２２およびゲート電極２４は、活性領域ＡＡi，ＡＡi+1，…に直接電気的に接続され、一方、非活性領域ＢＡとは電気的に絶縁されている。
【００６５】
（第１の実施の形態の変形例）
図２は、本発明の第１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図を示す。
【００６６】
本発明の第１の実施の形態の変形例に係る半導体装置は、図２に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略：図１０参照）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ５とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置されている。
【００６７】
本発明の第１の実施の形態の変形例に係る半導体装置によれば、図２に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
【００６８】
また、図２に示すように、ソース電極２０およびドレイン電極２２のストライプ状の非活性領域ＢＡ上の部分がエアブリッジ３０の構造を有する。
【００６９】
本発明の第１の実施の形態の変形例に係る半導体装置によれば、非活性領域ＢＡのソース電極２０およびドレイン電極２２をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）が出来ることで寄生容量が低減される。
【００７０】
また図２に示すように、フィッシュボーン配置となっているゲート電極２４が、太い供給ラインからフィッシュボーン状にゲート電極２４を配線する構造となっている。
【００７１】
図２に示すように、ゲート電極２４を、太い供給ラインからフィッシュボーン状に配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４から各単位半導体素子部へのゲート入力信号の伝達に伴う位相差を緩和することができる。
【００７２】
また、太い供給ラインからフィッシュボーン状にゲート電極２４を配線することによって、導体損が半減される。
【００７３】
図２の構成例において、各部の寸法は、例えば、セル幅Ｗ１は約１７０μｍ、Ｗ２は約８０μｍ、セル長Ｗ３は約４００μｍ、Ｗ４は約１２０μｍであり、ゲート幅ＷＧは全体として４０μｍ×５×６本×４セル＝４．８ｍｍ程度である。
【００７４】
本発明の第１の実施の形態の変形例に係る半導体装置によれば、第１の実施の形態に係る半導体装置において縮小されたゲート幅ＷＧを拡張するためのゲート電極２４のフィッシュボーン配置を実現することができる。
【００７５】
本発明の第１の実施の形態の変形例に係る半導体装置においても第１の実施の形態と同様の平面パターン構成、エアブリッジ構造、活性領域および非活性領域の形成方法を適用することができる。
【００７６】
本発明の第１の実施の形態およびその変形例によれば、熱放散の効率を向上する半導体装置を提供することができる。
【００７７】
また、本発明の第１の実施の形態およびその変形例によれば、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することができる。
【００７８】
また、本発明の第１の実施の形態およびその変形例によれば、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することができる。
【００７９】
[第２の実施の形態]
図５は、本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図を示す。本発明の第２の実施の形態に係る半導体装置は、ゲート電極２４とドレイン電極２２がフィッシュボーン配置の構成を有することを特徴とする。
【００８０】
また、図５に示すように、ゲート電極２４およびドレイン電極２２のストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分がエアブリッジ３０の構造を有することを特徴とする。
【００８１】
本発明の第２の実施の形態に係る半導体装置によれば、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）ができることで寄生容量が低減される。
【００８２】
図５に示すように、ゲート電極２４とドレイン電極２２がフィッシュボーン配置となっており、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線する。
【００８３】
本発明の第２の実施の形態に係る半導体装置は、図５に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ５と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ５に隣接して配置された非活性領域ＢＡ（図示省略）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ９とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置され、さらにドレイン電極２２がフィッシュボーン配置となっている。
【００８４】
本発明の第２の実施の形態に係る半導体装置によれば、図５に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
【００８５】
また、図５に示すように、ゲート電極２４およびドレイン電極２２のストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分がエアブリッジ３０の構造を有する。
【００８６】
本発明の第２の実施の形態に係る半導体装置によれば、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）ができることで寄生容量が低減される。
【００８７】
また、図５に示すように、フィッシュボーン配置となっているゲート電極２４とドレイン電極２２が、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線する構造となっている。
【００８８】
図５に示すように、ゲート電極２４およびドレイン電極２２を、太い供給ラインからフィッシュボーン状に配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ４から各単位半導体素子部へのゲート入力信号の伝達、および各単位半導体素子部からドレイン端子電極Ｄへの出力信号の伝達に伴う位相差を緩和することができる。
【００８９】
また、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線することによって、導体損が半減される。
【００９０】
図５の構成例において、各部の寸法は、例えば、Ｗ２は約８０μｍ、セル長Ｗ３は約４２０μｍ、Ｗ４は約１００μｍであり、ゲート幅ＷＧは全体として４０μｍ×１０×２本×４セル＝３．２ｍｍ程度である。
【００９１】
本発明の第２の実施の形態に係る半導体装置においても第１の実施の形態と同様の平面パターン構成、エアブリッジ構造、活性領域および非活性領域の形成方法を適用することができる。
【００９２】
（第２の実施の形態の変形例）
図６は、本発明の第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図を示す。
【００９３】
本発明の第２の実施の形態の変形例に係る半導体装置は、図６に示すように、基板１０と、基板１０の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０の第１表面に配置され,ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ６、ソース端子電極Ｓ１，Ｓ２，…，Ｓ１３およびドレイン端子電極Ｄと、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に配置された活性領域ＡＡ１，ＡＡ２，…，ＡＡ７と、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡ１，ＡＡ２，…，ＡＡ７に隣接して配置された非活性領域ＢＡ（図示省略）と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ１３に接続されたヴィアホールＳＣ１，ＳＣ２，…，ＳＣ１３とを備え、活性領域ＡＡ１，ＡＡ２，…，ＡＡ７がストライプ状に複数に分割されて配置され、かつゲート電極２４がフィッシュボーン配置となっており、当該フィッシュボーン配置のバスラインがストライプ状の非活性領域ＢＡに配置され、さらにドレイン電極２２がフィッシュボーン配置となっている。
【００９４】
本発明の第２の実施の形態の変形例に係る半導体装置によれば、図６に示すように、活性領域ＡＡ１，ＡＡ２，…，ＡＡ７をストライプ状に分割することによって、電極間隔と同様にそれに直交する方向にも熱源が分散して配置される。このため、熱放散の効率がよい電力用半導体装置を構成することができる。
【００９５】
また、図６に示すように、ゲート電極２４およびドレイン電極２２のストライプ状の活性領域ＡＡ１，ＡＡ２，…，ＡＡ７上のソース電極２０の部分がエアブリッジ３０の構造を有する。
【００９６】
本発明の第２の実施の形態の変形例に係る半導体装置によれば、活性領域ＡＡ１，ＡＡ２，…，ＡＡ５上のソース電極２０の部分をエアブリッジ３０の構造にすることによって、基板１０との間にエアギャップ１４（空気層）ができることで寄生容量が低減される。
【００９７】
また、図６に示すように、フィッシュボーン配置となっているゲート電極２４とドレイン電極２２が、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線する構造となっている。
【００９８】
図６に示すように、ゲート電極２４およびドレイン電極２２を、太い供給ラインからフィッシュボーン状に配置とすることによって、ゲート端子電極Ｇ１，Ｇ２，…，Ｇ６から各単位半導体素子部へのゲート入力信号の伝達、および各単位半導体素子部からドレイン端子電極Ｄへの出力信号の伝達に伴う位相差を緩和することができる。
【００９９】
また、太い供給ラインからフィッシュボーン状にゲート電極２４およびドレイン電極２２を配線することによって、導体損が半減される。
【０１００】
図６の構成例において、各部の寸法は、例えば、Ｗ２は約８０μｍ、セル長Ｗ３は約４２０μｍ、Ｗ４は約１００μｍであり、ゲート幅ＷＧは全体として４０μｍ×１０×２本×６セル＝４．８ｍｍ程度である。
【０１０１】
本発明の第２の実施の形態の変形例に係る半導体装置によれば、第２の実施の形態に係る半導体装置において縮小されたゲート幅ＷＧを拡張するためのゲート電極２４およびドレイン電極２２のフィッシュボーン配置を実現することができる。
【０１０２】
本発明の第２の実施の形態の変形例に係る半導体装置においても第１の実施の形態と同様の平面パターン構成、エアブリッジ構造、活性領域および非活性領域の形成方法を適用することができる。
【０１０３】
本発明の第２の実施の形態およびその変形例によれば、熱放散の効率を向上する半導体装置を提供することができる。
【０１０４】
また、本発明の第２の実施の形態およびその変形例によれば、電力密度が高く、発熱密度が高い半導体装置の熱分散を容易にする電極配置を提供することができる。
【０１０５】
また、本発明の第２の実施の形態およびその変形例によれば、ＧａＮなど発熱密度が高い電力増幅素子の熱分散を容易にする電極配置を提供することができる。
【０１０６】
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０７】
なお、増幅素子はＦＥＴに限らず、ＨＥＭＴ（High Electron Mobility Transistor）やＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やＨＢＴ（Hetero-junction Bipolar Transistor）など他の増幅素子にも適用できることは言うまでもない。
【０１０８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【０１０９】
本発明の実施の形態に係る半導体装置は、ＳｉＣ基板やＧａＮウェハ基板を有する半導体装置に適用され、内部整合型電力増幅素子、電力ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、マイクロ波電力増幅器、ミリ波電力増幅器などの幅広い適用分野を有する。
【図面の簡単な説明】
【０１１０】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】本発明の第１の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図図。
【図３】本発明の比較例１に係る半導体装置の模式的平面パターン構成図。
【図４】本発明の比較例２に係る半導体装置の模式的平面パターン構成図。
【図５】本発明の第２の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図６】本発明の第２の実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。
【図７】本発明の第１乃至第２の実施の形態に係る半導体装置において、半絶縁性基板１０にイオン注入によって、活性領域ＡＡi，ＡＡi+1を形成する工程を説明する模式的断面構造図。
【図８】図７の工程後、活性領域ＡＡi，ＡＡi+1上に直接ソース電極２０を形成した半導体装置の模式的断面構造図。
【図９】本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡi，ＡＡi+1上に直接ソース電極２０を形成し、半絶縁性基板１０上にはエアブリッジ３０の構造によるエアギャップ１４を形成した半導体装置の模式的断面構造図。
【図１０】本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡ1, ＡＡ2，…および非活性領域ＢＡ上にソース電極２０、ゲート電極２４、ドレイン電極２２を形成した半導体装置の模式的平面パターン構成図。
【図１１】本発明の第１乃至第２の実施の形態に係る半導体装置において、デバイス領域ＤＡ、ドレイン端子電極Ｄ、ソース端子電極Ｓ１，Ｓ２，…、ドレイン端子電極Ｄ１，Ｄ２，…、およびメサ領域ＭＡ（非活性領域ＢＡ）の配置を説明する模式的平面パターン構成図。
【図１２】本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡi-1，ＡＡi，ＡＡi+1を半導体基板で形成し、非活性領域ＢＡをイオン注入で形成する例を説明する模式的鳥瞰図。
【図１３】本発明の第１乃至第２の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡもメサ領域ＭＡで形成したエアギャップ１４を有する例を説明する模式的断面構造図。
【図１４】本発明の第１乃至第２の実施の形態に係る半導体装置において、半導体装置の周辺部をメサ領域ＭＡで形成し、デバイス領域ＤＡ内の非活性領域ＢＡをイオン注入で形成した例を説明する模式的断面構造図。
【図１５】本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡを半導体基板で形成し、非活性領域ＢＡをエアブリッジ３０の構造を有するエアギャップ１４で形成した例を説明する模式的断面構造図。
【図１６】本発明の第１乃至第２の実施の形態に係る半導体装置において、デバイス領域ＤＡ内の活性領域ＡＡi，ＡＡi+1，…および非活性領域ＢＡを共にイオン注入で形成した例を説明する模式的鳥瞰図。
【図１７】本発明の第１乃至第２の実施の形態に係る半導体装置において、活性領域ＡＡi，ＡＡi+1，…をイオン注入で形成し、非活性領域ＢＡをエアブリッジ３０の構造を有するエアギャップ１４で形成した例を説明する模式的鳥瞰図。
【図１８】従来例に係る半導体装置の模式的平面パターン構成図。
【符号の説明】
【０１１１】
１０…基板（半導体基板、半絶縁性基板ＳＩ）
１４…エアギャップ（空洞）
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
２６…ソース領域
２８…ドレイン領域
３０…エアブリッジ（Ｇａｐ）
Ｓ１，Ｓ２，…，Ｓ１３…ソース端子電極
Ｄ…ドレイン端子電極
Ｇ１，Ｇ２，…，Ｇ６…ゲート端子電極
ＳＣ１，ＳＣ２，…，ＳＣ１３…ヴィアホール
ＡＡ，ＡＡ１，ＡＡ２，…，ＡＡ７，…ＡＡi-1，ＡＡi，ＡＡi+1，…活性領域
ＢＡ…非活性領域
ＭＡ…メサ領域
ＤＡ…デバイス領域
【図１】
0005106041.tif 000002
【図２】
0005106041.tif 000003
【図３】
0005106041.tif 000004
【図４】
0005106041.tif 000005
【図５】
0005106041.tif 000006
【図６】
0005106041.tif 000007
【図７】
0005106041.tif 000008
【図８】
0005106041.tif 000009
【図９】
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【図１０】
0005106041.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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