(57)【特許請求の範囲】
【請求項１】
パワーデバイスと該パワーデバイスの温度を検知するダイオードとを形成した第１の半導体チップと、前記ダイオードの順電圧降下値が定電流下で設定した所定の検出電圧レベルに達したことで過熱と判断し、前記パワーデバイスを遮断する信号を出力する過熱検出回路を形成した第２の半導体チップとを有するマルチチップ型半導体装置の製造方法において、
第１ウェハに複数の前記第１の半導体チップを形成し、第２ウェハに複数の前記第２の半導体チップを形成する工程と、
前記第１ウェハに形成された前記ダイオードの順電圧降下値を測定し、この測定値の大小関係に基づいて前記第１ウェハ内の前記第１の半導体チップを前記第１ウェハ内の領域でグループ分けする工程と、
前記第２ウェハに形成された前記過熱検出回路の前記検出電圧レベルを測定し、この測定値の大小関係に基づいて前記第２ウェハ内の前記第２の半導体チップを前記第２ウェハ内の領域でグループ分けする工程と、
前記ダイオードの順電圧降下値の大小関係の傾向と、前記過熱検出回路の前記検出レベルの大小関係の傾向とに基づいて、前記第１，第２のウェハから、それぞれ同じ傾向のグループを選定する工程と、
選定されたグループの領域の前記第１の半導体チップと前記第２の半導体チップを組み合わせる工程と、
を含むことを特徴とするマルチチップ型半導体装置の製造方法。
【請求項２】
パワーデバイスと該パワーデバイスの電流を検知するカレントミラー素子とを形成した第１の半導体チップと、前記カレントミラー素子の電流値が設定した所定の検出電流レベルに達したことで過電流と判断し、前記パワーデバイスを遮断する信号を出力する過電流検出回路を形成した第２の半導体チップとを有するマルチチップ型半導体装置の製造方法において、
第1ウェハに複数の前記第１の半導体チップを形成し、第２ウェハに複数の前記第２の半導体チップを形成する工程と、
前記第１ウェハに形成された前記カレントミラー素子の電流値を測定し、この測定値の大小関係に基づいて前記第１ウェハ内の前記第１の半導体チップを前記第１ウェハ内の領域でグループ分けする工程と、
前記第２ウェハに形成された前記過電流検出回路の前記検出電流レベルを測定し、この測定値の大小関係に基づいて前記第２ウェハ内の前記第２の半導体チップを前記第２ウェハ内の領域でグループ分けする工程と、
前記カレントミラー素子の電流の大小関係の傾向と、前記電流検出回路の前記検出レベルの大小関係の傾向とに基づいて、前記第１，第２のウェハからそれぞれ同じ傾向のグループを選定する工程と、
前記選定されたグループのある領域の前記第１の半導体チップと前記第２の半導体チップを組み合わせる工程と、
を含むことを特徴とするマルチチップ型半導体装置の製造方法。
【請求項３】
１つの前記第１ウェハについて前記グループ分けを行って、該グループ分けされた領域を設定する工程と、前記１つの第１ウェハで設定した領域に基づいて他の複数の第１ウェハについてグループ分けされた領域を設定する工程と、
を含むことを特徴とする請求項１または２のいずれかに記載のマルチチップ型半導体装置の製造方法。
【請求項４】
１つの前記第２ウェハについて前記グループ分けを行って、該グループ分けされた領域を設定する工程と、前記１つの第２ウェハで設定した領域に基づいて他の複数の第２ウェハについてグループ分けされた領域を設定する工程と、
を含むことを特徴とする請求項１または２のいずれかに記載のマルチチップ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、過熱保護や過電流保護のために、過熱検知素子や過電流検知素子などを形成した半導体チップと、過熱検出回路や過電流検出回路などを形成した半導体チップを組み合わせて製造したマルチチップ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１３は、従来のマルチチップ型半導体装置の要部断面図である。リードフレーム３上に第１の半導体チップ１が固着し、第１の半導体チップ１上に第２の半導体チップ２が固着する。第１の半導体チップ１と端子４がワイヤ５で接続し、第２の半導体チップ２と第１の半導体チップ１をワイヤ５で接続した後モールド樹脂６で封止する。
第１の半導体チップ１にパワーデバイスと、このパワーデバイスの熱破壊や過電流破壊を防止することを目的に温度検知素子（温度センサ）や電流検知素子（過電流センサ）としてのカレントミラー素子が形成される。
第２の半導体チップ２に前記のパワーデバイスのドライブ回路および過熱検出回路や過電流検出回路などの異常状態を検出する検出回路が形成される。
温度検知素子と過熱検出回路の働きで、パワーデバイスが過熱と判断されたときパワーデバイスは動作を停止する。動作を停止するときのパワーデバイスの温度が過熱検出温度である。この過熱検出温度は、温度検知素子の特性バラツキと過熱検出回路の特性バラツキによりバラツキを生じる。
また、電流検知素子と過電流検出回路の働きで、パワーデバイスに流れる電流が過電流と判断されたときパワーデバイスは動作を停止する。動作を停止するときのパワーデバイスに流れている電流値が過電流検出値である。この過電流検出値は、電流検知素子の特性バラツキと過電流検出回路の特性バラツキによりバラツキを生じる。
【０００３】
図１４は、従来の過熱検出温度のバラツキについて説明する図である。図１４は、第１の半導体チップ１に形成されるパワーデバイスであるｎチャネルＭＯＳＦＥＴ１０と温度検知素子であるダイオード９で構成される回路と、第２の半導体チップ２に形成される定電流源８と過熱検出回路１３のブロックを示した図である。第２の半導体チップ２に形成されるドライブ回路は省略した。
パワーデバイスであるｎチャネル型ＭＯＳＦＥＴ１０のドレインＤと電源の高電位側ＶＨが接続し、ソースＳが負荷１１に接続し、この負荷１１がグランドＧＮＤと接続する、電源の高電位側ＶＨと定電流源８が接続し、定電流源８と温度検知素子であるダイオード９のアノードＡが接続し、カソードＫとグランドＧＮＤが接続する。ダイオード９のアノードＡと過熱検出回路１３が接続する。
つぎに、動作を説明する。負荷１１の短絡等により、第１の半導体チップ１のＶＨ−ＧＮＤ間に大電流が流れて過熱した場合、その温度によりダイオード９の温度も上昇する。図１５に示すように、ダイオード９の温度が上昇するとダイオード９の順電圧降下（オン電圧）が低下する。このオン電圧値（検知電圧値）を過熱検出回路１３に入力し、このオン電圧値が過熱と判断した電圧レベル（検出電圧レベル）になると、過熱検出回路１３からｎチャネルＭＯＳＦＥＴ１０のゲートにオフするための信号が送られてｎチャネルＭＯＳＦＥＴ１０はオフする。こうしてバワーデバイスであるｎチャネルＭＯＳＦＥＴ１０の過熱破壊を防止することができる。
【０００４】
図１６は、従来の過電流検出値のバラツキについて説明する図である。図１６は、第１の半導体チップ１に形成されるパワーデバイスであるｎチャネルＭＯＳＦＥＴ１０と電流検知素子であるカレントミラー素子（ｎチャネルＭＯＳＦＥＴ１２）で構成される回路と、第２の半導体チップに形成される過電流検出回路１４のブロックを示した図である。こ
の図でも第２の半導体チップ２に形成されるドライブ回路は省略した。
パワーデバイスであるｎチャネル型ＭＯＳＦＥＴ１０のドレインＤと電源の高電位側ＶＨが接続し、ソースＳと負荷１１が接続し、この負荷１１とグランＧＮＤが接続する。電源の高電位側ＶＨとカレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２のドレインＤが接続し、ソースＳと過電流検出回路１４が接続する。
つぎに、動作を説明する。負荷１１の短絡等により、第１の半導体チップ１のＶＨ−ＧＮＤ間に過電流が流れた場合、図１７に示すように、カレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２の電流が増大する。このｎチャネルＭＯＳＦＥＴ１２の電流値（検知電流値）を過電流検出回路１４に入力し、ｎチャネルＭＯＳＦＥＴ１２に流れた電流が過電流と判断される電流レベル（検出電流レベル）になると、過電流検出回路１４からｎチャネルＭＯＳＦＥＴ１０のゲートにオフするための信号が送られてｎチャネルＭＯＳＦＥＴ１０はオフする。こうしてバワーデバイスであるｎチャネルＭＯＳＦＥＴ１０の過電流破壊が防止される。
【０００５】
尚、カレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２の電流値は、実際は過電流検出回路１４内に配置された図示しないシャント抵抗で電圧に変換され、その変換された電圧値を過電流検出回路１４内の図示しないオペアンプなどに入力して過電流を判断している。
第１の半導体チップ１と第２の半導体チップ２はそれぞれ異なるウェハプロセス（製造工程）で別々に製造され、それらを組み合わせることで、図１３のようなマルチチップ型半導体装置が出来上がる。
このように第１の半導体チップ１と第２の半導体チップ２が異なるウェハプロセスで別々に製造されるため、それらを組み合わせてマルチチップ型半導体装置にした場合、第１の半導体チップ１に形成されるダイオード９やカレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２の特性バラツキに、第２半導体チップ２に形成される過熱検出回路１３や過電流検出回路１４の特性バラツキが相乗されて、過熱検出温度Ｔや過電流検出値Ｊに大きなバラツキが生じる。
例えば、過熱検出温度のバラツキ範囲ΔＴについて説明する。第１の半導体チップ１に形成される温度検知素子であるダイオード９の検知電圧線（ダイオードのＶＦ−温度の相関線）と第２の半導体チップ２に形成される過熱検出回路１３の検出電圧レベルにおいて、図１８（ａ）、（ｂ）および図１９で示すように、第１ウェハ４１内の第１の半導体チップ間で最高を示すチップ２１の検知電圧線から最低を示すチップ２３の検知電圧線までばらつき、第２ウェハ４２内の第２の半導体チップ間で最高を示すチップ２４の検出電圧レベルから最低を示すチップ２６の検出電圧レベルまでばらつく。
【０００６】
前記のバラツキ範囲内で最低を示すチップ２３の検知電圧線と、最高を示すチップ２４の検出電圧レベルの交点で過熱検出温度の最低値Ｔ１が決定される。
一方、前記のバラツキ範囲内で最高を示すチップ２１の検知電圧線と、最低を示すチップ２６の検出電圧レベルの交点で過熱検出温度の最高値Ｔ２が決定される。そのため、過熱検出温度のバラツキ範囲ΔＴはＴ２−Ｔ１となる。
つぎに、過電流検出値のバラツキ範囲ΔＪについて説明する。第１の半導体チップに形成される電流検知素子であるカレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２の検知電流線（ｎチャネルＭＯＳＦＥＴ１２の電流−ｎチャネルＭＯＳＦＥＴ１０の電流の相関線）と第２の半導体チップ２に形成される過電流検出回路１４の検出電流レベルにおいて、図２０（ａ）、（ｂ）および図２１に示すように、第１ウェハ４３内の第１の半導体チップ間で最高を示すチップ３１の検知電流線から最低を示すチップ３３の検知電流線までばらつき、第２ウェハ４４内の第２の半導体チップ間で最高を示すチップ３４の検出電流レベルから最低を示すチップ３６の検出電流レベルまでばらつく。
前記のバラツキ範囲内で最高を示すチップ３１の検知電流線と、最低を示すチップ３３の検出電流レベルの交点で過電流検出値の最低値Ｊ１が決定される。
【０００７】
一方、前記のバラツキ範囲内で最低を示すチップ３６の検知電流線とバラツキ範囲内で最高を示すチップ３４の検出電流レベルの交点から過電流検出値の最高値Ｊ２が決定される。そのため過電流検出値のバラツキ範囲ΔＪはＪ２−Ｊ１となる。
従来のマルチチップ型半導体装置では２つの組み立て方が行われていた。第１の方法として、温度検知素子であるダイオード９や電流検知素子であるｎチャネルＭＯＳＦＥＴ１２を形成した第１の半導体チップ１と、過熱検出回路１３や過電流検出回路１４を形成した第２の半導体チップ２を無選別で組み合わせて組み立した後、最終の測定選別をする。
第２の方法としては、トリミング回路を予め形成しておき、組み立てした後、そのトリミング回路をトリミングすることで過熱検出温度のバラツキ範囲ΔＴや過電流検出値のバラツキ範囲ΔＪを低減し、最終の測定選別をする。
また、特許文献４には、温度モニタ回路のプロセスバラツキに伴う温度識別点の変化を抑制するために、電流帰還経路を設けるなど回路側で調整することでことが記載されている。
また、特許文献５には、シリコンダイオード素子の温度・電圧特性カーブに着目し、その特性カーブの度合いによりランク分けし、それぞれの特性カーブを打ち消し合うようなランク同士の２個のシリコンダイオード素子をそれぞれ組み合わせ、個々の特性バラツキを２個のシリコンダイオード素子が互いに吸収し合うようにすることが記載されている。
【特許文献１】特開２００１−１６８２７１号公報
【特許文献２】特開２００６−３０２９７７号公報
【特許文献３】特開平５−２６９１２号公報
【特許文献４】特開平６−２５８１４５号公報
【特許文献５】特許第３３６６１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、第１の方法では、組み立て前の選別が行われないので、最終の測定選別において、規格から外れる製品が多く、製品の不良率は大きくなり、ロスコストが大きくなる。
一方、第２の方法では、トリミング回路をトリミングするので、規格から外れる製品は少なくなり製品の不良率は小さくなる。しかし、トリミング回路が必要になり、そのため第２半導体チップ２のチップサイズが大きくなる。また、トリミング工程が追加になりコストが増大する。
また、特許文献１および特許文献２では、２個の半導体チップを組み合わせる場合に、それぞれのチップの特性バラツキを各ウェハの領域でランク別にグループ分けして、それぞれの特性バラツキが相殺されるようなグループ同士のチップを組み合わせることで、バラツキを小さくするという本発明に関連する事項の記載はない。
この発明の目的は、前記の課題を解決して、低コストで過熱検出温度のバラツキ範囲や過電流検出値のバラツキ範囲を低減できるマルチチップ型半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
【００１０】
前記の目的を達成するために、パワーデバイスと該パワーデバイスの温度を検知するダイオードとを形成した第１の半導体チップと、前記ダイオードの順電圧降下値が定電流下で設定した所定の検出電圧レベルに達したことで過熱と判断し、前記パワーデバイスを遮断する信号を出力する過熱検出回路を形成した第２の半導体チップとを有するマルチチップ型半導体装置の製造方法において、第１ウェハに複数の前記第１の半導体チップを形成し、第２ウェハに複数の前記第２の半導体チップを形成する工程と、前記第１ウェハに形成された前記ダイオードの順電圧降下値を測定し、この測定値の大小関係に基づいて前記第１ウェハ内の前記第１の半導体チップを前記第１ウェハ内の領域でグループ分けする工程と、前記第２ウェハに形成された前記過熱検出回路の前記検出電圧レベルを測定し、この測定値の大小関係に基づいて前記第２ウェハ内の前記第２の半導体チップを前記第２ウェハ内の領域でグループ分けする工程と、前記ダイオードの順電圧降下値の大小関係の傾向と、前記過熱検出回路の前記検出レベルの大小関係の傾向とに基づいて、前記第１，第２のウェハから、それぞれ同じ傾向のグループを選定する工程と、選定されたグループの領域の前記第１の半導体チップと前記第２の半導体チップを組み合わせる工程と、を含むことを特徴とする製造方法とする。
【００１１】
また、パワーデバイスと該パワーデバイスの電流を検知するカレントミラー素子とを形成した第１の半導体チップと、前記カレントミラー素子の電流値が設定した所定の検出電流レベルに達したことで過電流と判断し、前記パワーデバイスを遮断する信号を出力する過電流検出回路を形成した第２の半導体チップとを有するマルチチップ型半導体装置の製造方法において、第１ウェハに複数の前記第１の半導体チップを形成し、第２ウェハに複数の前記第２の半導体チップを形成する工程と、前記第１ウェハに形成された前記カレントミラー素子の電流値を測定し、この測定値の大小関係に基づいて前記第１ウェハ内の前記第１の半導体チップを前記第１ウェハ内の領域でグループ分けする工程と、前記第２ウェハに形成された前記過電流検出回路の前記検出電流レベルを測定し、この測定値の大小関係に基づいて前記第２ウェハ内の前記第２の半導体チップを前記第２ウェハ内の領域でグループ分けする工程と、前記カレントミラー素子の電流の大小関係の傾向と、前記電流検出回路の前記検出レベルの大小関係の傾向とに基づいて、前記第１，第２のウェハからそれぞれ同じ傾向のグループを選定する工程と、前記選定されたグループのある領域の前記第１の半導体チップと前記第２の半導体チップを組み合わせる工程と、を含むことを特徴とする製造方法とする。
【００１２】
また、１つの前記第１ウェハについて前記グループ分けを行って、該グループ分けされた領域を設定する工程と、前記１つの第１ウェハで設定した領域に基づいて他の複数の第１ウェハについてグループ分けされた領域を設定する工程と、を含むことを特徴とする製造方法とする。
また、１つの前記第２ウェハについて前記グループ分けを行って、該グループ分けされた領域を設定する工程と、前記１つの第２ウェハで設定した領域に基づいて他の複数の第２ウェハについてグループ分けされた領域を設定する工程と、を含むことを特徴とする製造方法とする。
【発明の効果】
【００１３】
この発明によれば、
（１）第１ウェハ内に形成された第１の半導体チップの特性（検知電圧線や検知電流線
）と第２ウェハ内に形成された第２の半導体チップを特性別（検出電圧レベルや検出電流レベル）にグループ分けする。
（２）このグループ分けを第１の半導体チップが形成されている第１ウェハ内の領域と第２の半導体チップが形成されている第２ウェハ内の領域でそれぞれ行う。
（３）グループ分けされた第１の半導体チップと第２の半導体チップを、特性バラツキが相殺される領域にあるもの同士で組み合わせる。
こうすることで、組み立て後の最終の特性選別による不良率を低減し、トリミングを不要とすることで、低コストで過熱検出温度のバラツキ範囲や過電流検出値のバラツキ範囲を低減することができる。
【発明を実施するための最良の形態】
【００１４】
発明の実施の形態を以下の実施例で説明する。従来構造と同一部位には同一の符号を付した。
＜実施例１＞
【００１５】
図１は、この発明の第１実施例のマルチチップ型半導体装置の要部断面図である。これは、過熱検出温度についてバラツキ範囲を小さくした例である。
リードフレーム３上に第１の半導体チップ１を固着し、第１の半導体チップ１上に第２の半導体チップ２を固着する。第１の半導体チップ１と端子４がワイヤ５で接続し、第２の半導体チップ２と第１の半導体チップ２がワイヤ５で接続する。その後、全体をモールド樹脂６で封止する。
第１の半導体チップ１にはパワーデバイスであるｎチャネルＭＯＳＦＥＴ１０と温度検知素子であるダイオード９が形成されている。第２の半導体チップ２には定電流源８と過熱検出回路１３が形成されている。
ここでは、第２の半導体チップ２に形成されるｎチャネルＭＯＳＦＥＴ１０のドライブ回路は省略されている。
図２は、第１の半導体チップ１と第２の半導体チップ２に形成される構成部品の回路図である。
パワーデバイスであるｎチャネルＭＯＳＦＥＴ１０のドレインＤと高電圧電源の高電位側ＶＨが接続し、ソースＳと負荷１１の一方の端部が接続し、他方の端部とグランドＧＮＤが接続する。高電圧電源の高電位ＶＨと定電流源８の一方の端部が接続し、他方の端部とダイオード９のアノードＡが接続する。ダイオード９のカソードＫとグランドＧＮＤが接続する。ダイオード９のアノードＡは過熱検出回路１３と接続する。
【００１６】
図３は、ウェハに半導体チップを複数形成した図であり、同図（ａ）は第１ウェハ４１に第１の半導体チップ１を複数形成した場合、同図（ｂ）は第２ウェハ４２に第２の半導体チップ２を複数形成した場合の図である。
同図（ａ）において、ダイオード９の検知電圧線（ＶＦ−温度の相関線：ダイオード９の順電圧降下値（検知電圧値）はこの相関線上を移動する）は第１ウェハ４１内でばらつく。そのバラツキ範囲の最高を示すチップが２１であり、中間を示すチップが２２であり、最低を示すチップが２３である。これらのチップ２１〜２３は第１ウェハ４１内に形成された第１の半導体チップ１である。
同図（ｂ）において、過熱検出回路１３の検出電圧レベルは第２ウェハ４２内でばらつく。そのバラツキ範囲の最高を示すチップが２４であり、中間を示すチップが２５であり、最低を示すチップが２６である。これらのチップ２４〜２６は第２ウェハ４２内に形成された第２の半導体チップ２である。
また、第１の半導体チップ１で検知電圧線の高いグループが点線で囲まれた箇所Ａであり、中のグループが点線で囲まれた箇所Ｂであり、低いグループが点線で囲まれた箇所Ｃである。
【００１７】
ここで、グループ分けの方法について第１ウェハを例に説明する。第１ウェハ内でダイオード９の順電圧降下値を測定する。この順電圧降下値の平均を求めてこれを標準値とし、標準値との比較に基づいて、近傍のグループ（上記の「中のグループ」に相当）、平均値より高い値のグループ（上記の「高いグループ」に相当）、平均値より低いグループ（上記の「低いグループ」に相当）に区分する。上記の例では３つのグループに分けたが、さらに細分化してもよい。
また、標準値を平均値ではなく理論値など別途定めてもよい。
後述のとおり、ウェハ内におけるバラツキの分布を得ることができればよいので、ウェハ内での実測値によるチップ間の相対的な比較でグループ分けを行えばよい。
一方、第２の半導体チップ２で検出電圧レベルの高いグループが点線で囲まれた箇所ａであり、中のグループが点線で囲まれた箇所ｂであり、低いグループが点線で囲まれた箇所ｃである。ここでは、Ａ、Ｂ、Ｃおよびａ、ｂ、ｃの各箇所はバラツキ範囲を三等分した場合の領域を示す。
図４は、過熱検出温度のバラツキについて説明する図である。縦軸はダイオード９の順電圧降下（オン電圧）であり検出電圧レベルを示し、横軸はダイオード９の温度であり過熱検出温度を示す図である。
【００１８】
図４において、検知電圧線の最高の第１の半導体チップ１（チップ２１）と検出電圧レベルの最高の第２の半導体チップ２（チップ２４）の組み合わせの場合の過熱検出温度Ｔ0と、検知電圧線の中間の第１の半導体チップ１（チップ２２）と検出電圧レベルの中間の第２の半導体チップ２（チップ２５）の組み合わせの場合の過熱検出温度Ｔ0と、検知電圧線の最低の第１の半導体チップ１（チップ２３）と検出電圧レベルの最低の第２の半導体チップ２（チップ２６）の組み合わせの場合の過熱検出温度Ｔ0が同じになりバラツキがない場合を示した。
これは、検知電圧線のバラツキを検出電圧レベルのバラツキで完全に相殺することで、過熱検出温度のバラツキ範囲ΔＴをゼロにできることを示している。
つぎに、バラツキ範囲を三等分した場合について説明する。図３で説明した検知電圧線の高いグループＡと検出電圧レベルの高いグループａ、検知電圧線の中のグループＢと検出電圧レベルの中のグループｂ、検知電圧線の低いグループＣと検出電圧レベルの低いグループｃ、をそれぞれ組み合わせることで過熱検出温度のバラツキ範囲ΔＴを従来の場合に対して大幅に減少させることができる。これは、検知電圧線のバラツキを検出電圧レベルのバラツキである程度相殺することで、過熱検出温度のバラツキ範囲ΔＴを小さくできることを示している。
【００１９】
尚、過電流破壊を防止する目的で電流検知素子（過電流センサ）としてのカレントミラー素子と過電流検出回路が形成される場合もある。その場合、第１ウェハ４１内における検知電圧線と検知電流線のバラツキ傾向が類似しており、第２ウェハ２内における検出電圧レベルと検出電流レベルのバラツキ傾向が類似している場合には、過熱検出温度のバラツキと過電流検出値のバラツキを同時に小さくすることができる。
また、ここでは第１の半導体チップ上に第２の半導体チップを固着した場合を示したが、それぞれをリードフレームに併設してもよい。
また、図３の例では、第２ウェハ４２が第１ウェハ４１に対してチップ数が２倍程度多くとれるため、第２ウェハ４２の枚数は半分でよい。
＜実施例２＞
【００２０】
図５は、この発明の第２実施例のマルチチップ型半導体装置の要部断面図である。第１の実施例と異なるのは、過電流検出値についてバラツキ範囲を小さくした例である。
第１の半導体チップ１にはパワーデバイスであるｎチャネルＭＯＳＦＥＴ１０とカレントミラー素子であるＭＯＳＦＥＴ１２が形成されている。第２の半導体チップ２には過電流検出回路１４が形成されている。
ここでは、第２の半導体チップ２に形成されるパワーデバイスであるｎチャネルＭＯＳＦＥＴ１０のドライブ回路は省略されている。
図６は、第１の半導体チップ１と第２の半導体チップ２に形成される構成部品の回路図である。
ｎチャネルＭＯＳＦＥＴ１０のドレインＤと高電圧電源の高電位側ＶＨが接続し、ソースＳと負荷１１の一方の端部が接続し、他方の端部とグランドＧＮＤが接続する。また、高電圧電源の高電位ＶＨとカレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２のドレインが接続し、ソースと過電流検出回路１４が接続する。
図７は、ウェハに半導体チップを複数形成した図であり、同図（ａ）は第１ウェハ４３に第１の半導体チップを複数形成した場合、同図（ｂ）は第２ウェハ４４に第２の半導体チップを複数形成した場合の図である。
【００２１】
同図（ａ）において、ｎチャネルＭＯＳＦＥＴ１２の検知電流線（ｎチャネルＭＯＳＦＥＴ１２の電流−ｎチャネルＭＯＳＦＥＴ１０の電流の相関線：検知電流値はこの相関線上を移動する）は第１ウェハ４３内でばらつく。そのバラツキ範囲で最高を示すチップが３１であり、中間を示すチップが３２であり、最低を示すチップが３３である。これらのチップ３１〜３３は第１ウェハ４３内に形成された第１の半導体チップ１である。前記の検知電流線が高いということは検知電流値（ｎチャネルＭＯＳＦＥＴ１２の電流値）が高いということである。
同図（ｂ）において、過電流検出回路１４の検出電流レベルは第２ウェハ４４内でばらつく。そのバラツキ範囲の最高を示すチップが３４であり、中間を示すチップが３５であり、最低を示すチップが３６である。これらのチップ３４〜３６は第２ウェハ４４内に形成された第２の半導体チップ２である。
また、第１の半導体チップ１で検知電圧線の高いグループが点線で囲まれた箇所ＡＡであり、中のグループが点線で囲まれたＢＢであり、低いグループが点線で囲まれた箇所ＣＣである。
一方、第２の半導体チップで検出電圧レベルの高いグループが点線で囲まれた箇所ａａであり、中のグループが点線で囲まれた箇所ｂｂであり、低いグループが点線で囲まれた箇所ｃｃである。ここでは、ＡＡ、ＢＢ、ＣＣおよびａａ、ｂｂ、ｃｃの箇所はバラツキ範囲を三等分した場合の領域を示す。
【００２２】
図８は、過電流検出値のバラツキについて説明する図である。縦軸はカレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２の電流で検出電流レベル、横軸はパワーデバイスであるｎチャネルＭＯＳＦＥＴ１０の電流で過電流検出値を示す図である。
図８において、電流検知線の最高の第１の半導体チップ１（チップ３１）と検出電流レベルの最高の第２の半導体チップ２（チップ３４）の組み合わせの場合の過電流検出値Ｊ0と、電流検知線の中間の第１の半導体チップ１（チップ３２）と検出電流レベルの中間の第２の半導体チップ２（チップ３５）の組み合わせの場合の過電流検出値Ｊ0と、電流検知線の最低の第１の半導体チップ１（チップ２３）と検出電流レベルの最低の第２の半導体チップ２（チップ３６）の組み合わせの場合の過電流検出値Ｊ0は、同じでありバラツキのない場合を示す。
これは、検知電流線のバラツキを検出電流レベルのバラツキで完全に相殺することで、過熱検出温度のバラツキ範囲ΔＪをゼロにできることを示している。
つぎに、バラツキ範囲を三等分した場合について説明する。図７で説明した電流検知線の高いグループＡＡと検出電流レベルの高いグループａａ、電流検知線の中のグループＢＢと検出電流レベルの中のグループｂｂ、電流検知線の低いグループＣＣと検出電流レベルの低いクラスのグループｃｃ、をそれぞれ組み合わせることで過電流検出値のバラツキ範囲ΔＪを従来の場合に対して大幅に減少させることができる。これは、電流検知線のバラツキを検出電流レベルのバラツキである程度相殺することで、過電流検出値のバラツキ範囲ΔＪを小さくできることを示している。
【００２３】
尚、過熱破壊を防止する目的で温度検知素子（温度センサ）としてのダイオードと過熱検出回路が形成される場合もある。その場合、第１ウェハ４１内における検知電圧線と検知電流線のバラツキ傾向が類似しており、第２ウェハ２内における検出電圧レベルと検出電流レベルのバラツキ傾向が類似している場合には、過熱検出温度のバラツキと過電流検出値のバラツキを同時に小さくすることができる。
また、ここでは第１の半導体チップ上に第２の半導体チップを固着した場合を示したが、それぞれをリードフレームに併設してもよい。
また、図７の例では、第２ウェハ４４が第１ウェハ４３に対してチップ数が２倍程度多くとれるため、第２ウェハ４４の枚数は半分でよい。
＜実施例３＞
【００２４】
図９および図１０は、この発明の第３実施例のマルチチップ型半導体装置の製造方法であり、工程順に示した工程図である。この実施例は、過熱検出温度のバラツキ範囲を小さくした図１のマルチチップ型半導体装置の製造方法である。
第１ウェハ４１に複数の第１の半導体チップ１を形成し、第２ウェハ４２に複数の第２の半導体チップ２を形成する。続いて、第１の半導体チップ１に形成されたダイオード９の検知電圧線の高さで、高い、中間、低いで３つにグループ分けし、第１の半導体チップ１の検知電圧線の高いグループが位置する第１ウェハ４１の領域を点線で囲まれた箇所Ａとし、中のクラスとなるグループが位置する領域を点線で囲まれた箇所Ｂ、低いクラスとなるグループが位置する領域を点線で囲まれた箇所Ｃとして分ける（図９（ａ））。
また、第２の半導体チップ２に形成された過熱検出回路１３の検出電圧レベルの高さで、高い、中間、低いで３つにグループ分けし、第２の半導体チップ２の検出電圧レベルの高いグループが位置する第２ウェハ４２の領域を点線で囲まれた箇所ａとし、中のグループが位置する領域を点線で囲まれた箇所ｂ、低いグループが位置する領域を点線で囲まれた箇所ｃとして分ける（図９（ｂ））。
同様の傾向のグループ同士（例えば、Ａグループとａグループなど）の第１の半導体チップ１と第２の半導体チップ２を組み合わせてマルチチップ型半導体装置を形成する（図１０）。
【００２５】
このように検知電圧線および検出電圧レベルにバラツキが生じるのは、製造プロセスと製造装置に起因する。このバラツキのウェハ内の場所依存性は同一製造プロセス、同一製造装置で製造した場合には、ロット間およびウェハ間で殆ど変わらない。
このように、検知電圧線の高低、検知電圧レベルの高低を第１ウェハ４１内および第２ウェハ４２内に形成された第１の半導体チップ１および第２の半導体チップ２の位置で選別し、同様の傾向のグループに属するチップ同士を組み合わせて組み立てることで過熱検出温度のバラツキ範囲ΔＴを低減している。
組み立てした直後の過熱検出温度のバラツキ範囲ΔＴが大幅に減少することで、その後の最終の測定選別で不良率を大幅に低減できる。また、トリミングが不要になるため、トリミング回路が削除され、第２の半導体チップ２のチップサイズを小さくできる。またトリミング工程がないため、製造コストを低減できる。
尚、ここではウェハの斜め方向に検知電圧線や検出電圧レベルがばらついた例を示したが、例えば、中心付近が最高を示すチップのグループＡ、ａ、ドーナッツ状に中間を示すチップのグループＢ、ｂ、外周が最低を示すチップのグループＣ，ｃが同心円状にばらつく場合もある。この場合も第１ウェハ４１のＡ、Ｂ、Ｃの各グループの第１の半導体チップ１と第２ウェハ４２のａ、ｂ、ｃの各グループの第２の半導体チップ２をそれぞれ組み合わせることで過熱検出温度のバラツキ範囲ΔＴを大幅に低減することができる。
＜実施例４＞
【００２６】
図１１および図１２は、この発明の第４実施例のマルチチップ型半導体装置の製造方法であり、工程順に示した工程図である。この実施例は、過電流検出値のバラツキ範囲を小さくした図５のマルチチップ型半導体装置の製造方法である。
第１ウェハ４３に複数の第１の半導体チップ１を形成し、第２ウェハ４４に複数の第２の半導体チップ２を形成する。続いて、第１の半導体チップ１に形成されたカレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２の検知電流線の高さで、高い、中間、低いで３つにグループ分けし、第１の半導体チップ１の検知電流線の高いグループが位置する第１ウェハ４３の領域を点線で囲まれた箇所ＡＡとし、中のグループが位置する領域を点線で囲まれた箇所ＢＢ、低いグループが位置する領域を点線で囲まれた箇所ＣＣとして分ける（図１１（ａ））。
また、第２の半導体チップ２に形成された過電流検出回路１４の検出電流レベルの高さで、高い、中間、低いで３つにグループ分けし、第２の半導体チップ２の検出電流レベルの高いグループが位置する第２ウェハ４４の領域を点線で囲まれた箇所ａａとし、中のグループが位置する領域を点線で囲まれた箇所ｂｂ、低いグループが位置する領域を点線で囲まれた箇所ｃｃとして分ける（図１１（ｂ））。
【００２７】
同様の傾向のグループ同士（例えば、ＡＡグループとａａグループなど）の第１の半導体チップ１と第２の半導体チップ２を組み合わせてマルチチップ型半導体装置を形成する（図１２）。
このように検知電流線および検出電流レベルにバラツキが生じるのは、製造プロセスと製造装置に起因する。このバラツキの場所依存性は同一製造プロセス、同一製造装置で製造した場合には、ロット間およびウェハ間で殆ど変わらない。
このように、検知電流線の高低、検知電流レベルの高低を第１ウェハ４１内および第２ウェハ４２内に形成された第１の半導体チップ１および第２の半導体チップ２の位置で選別し、同様の傾向のグループに属するチップ同士を組み合わせて組み立てることで、過電流検出値のバラツキ範囲ΔＪを低減している。
組み立てした直後の過電流検出値のバラツキ範囲ΔＪが大幅に減少することで、その後の最終の測定選別で不良率を大幅に低減できる。また、トリミングが不要になるため、トリミング回路が削除され、第２の半導体チップ２のチップサイズを小さくできる。またトリミング工程がないため、製造コストを低減できる。
尚、ここではウェハの斜め方向に検知電流線や検出電流レベルがばらついた例を示したが、例えば、中心付近が最高を示すチップのグループＡＡ、ａａ、ドーナッツ状に中間を示すチップのグループＢＢ、ｂｂ、外周が最低を示すチップのグループＣＣ、ｃｃが同心円状にばらつく場合もある。この場合も第１ウェハ４３のＡＡ、ＢＢ、ＣＣの各グループの第１の半導体チップ１と第２ウェハ４４のａａ、ｂｂ、ｃｃの各グループの第２の半導体チップ２をそれぞれ組み合わせることで過電流検出値のバラツキ範囲ΔＪを大幅に低減することができる。
【図面の簡単な説明】
【００２８】
【図１】この発明の第１実施例のマルチチップ型半導体装置の要部断面図
【図２】第１の半導体チップ１と第２の半導体チップ２に形成される構成部品の回路図
【図３】ウェハに半導体チップを複数形成した図であり、（ａ）は第１ウェハ４１に第１の半導体チップを複数形成した場合、（ｂ）は第２ウェハ４２に第２の半導体チップを複数形成した場合の図
【図４】本発明の過熱検出温度のバラツキについて説明する図
【図５】この発明の第２実施例のマルチチップ型半導体装置の要部断面図
【図６】第１の半導体チップ１と第２の半導体チップ２に形成される構成部品の回路図
【図７】ウェハに半導体チップを複数形成した図であり、（ａ）は第１ウェハ４３に第１の半導体チップを複数形成した場合、（ｂ）は第２ウェハ４４に第２の半導体チップを複数形成した場合の図
【図８】本発明の過電流検出値のバラツキについて説明する図
【図９】この発明の第３実施例のマルチチップ型半導体装置の製造工程図
【図１０】図９に続く、この発明の第３実施例のマルチチップ型半導体装置の製造工程図
【図１１】この発明の第４実施例のマルチチップ型半導体装置の製造工程図
【図１２】図１１に続く、この発明の第４実施例のマルチチップ型半導体装置の製造工程図
【図１３】従来のマルチチップ型半導体装置の要部断面図
【図１４】従来の過熱検出温度のバラツキについて説明する図
【図１５】ダイオード９の順電圧降下と温度の関係を示す図
【図１６】従来の過電流検出値のバラツキについて説明する図
【図１７】カレントミラー素子であるｎチャネルＭＯＳＦＥＴ１２の電流とパワーデバイスであるｎチャネルＭＯＳＦＥＴ１０の電流の関係を示す図
【図１８】ウェハに半導体チップを複数形成した図であり、（ａ）は第１ウェハ４１に第１の半導体チップを複数形成した場合、（ｂ）は第２ウェハ４２に第２の半導体チップを複数形成した場合の図
【図１９】従来の過熱検出温度のバラツキについて説明する図
【図２０】ウェハに半導体チップを複数形成した図であり、（ａ）は第１ウェハ４３に第１の半導体チップを複数形成した場合、（ｂ）は第２ウェハ４４に第２の半導体チップを複数形成した場合の図
【図２１】従来の過電流検出値のバラツキについて説明する図
【符号の説明】
【００２９】
１    第１の半導体チップ（総称）
２    第２の半導体チップ（総称）
３    リードフレーム
４    端子
５    ワイヤ
６    モールド樹脂
８    定電流源
９    ダイオード
１０    ｎチャネルＭＯＳＦＥＴ（パワーデバイス）
１１    負荷
１２    ｎチャネルＭＯＳＦＥＴ（カレントミラー素子）
１３    過熱検出回路
１４    過電流検出回路
２１〜２３、３１〜３３  チップ（第１ウェハ内に形成された第１の半導体チップ）
２４〜２６、３４〜３６  チップ（第２ウェハ内に形成された第２の半導体チップ）
４１、４３  第１ウェハ
４２、４４  第２ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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