(57)【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に前記ゲート絶縁膜を介して形成された下側ゲートと、
この下側ゲート上に形成されたゲート間絶縁膜と、
前記下側ゲート上に前記ゲート間絶縁膜を介して形成され、シリサイド化された上側ゲートと、
を有するスタックゲート構造の複数のトランジスタを備えて構成され、
一部の前記トランジスタは、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記上側ゲートの上に、前記開口部を覆う、前記上側ゲートよりも小さく前記開口部よりも大きい絶縁体からなるブロック膜を有する
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板、この半導体基板上に形成されたゲート絶縁膜、前記半導体基板上に前記ゲート絶縁膜を介して形成された浮遊ゲートとなる下側ゲート、この下側ゲート上に形成されたゲート間絶縁膜及び前記下側ゲート上に前記ゲート間絶縁膜を介して形成されシリサイド化された制御ゲートとなる上側ゲートを有する複数のメモリセルと、
前記メモリセルと同時に形成された前記半導体基板、ゲート絶縁膜、下側ゲート、ゲート間絶縁膜及び上側ゲートを備え、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記上側ゲートの上に、前記開口部を覆う、前記上側ゲートよりも小さく前記開口部よりも大きい絶縁体からなるブロック膜を有するトランジスタと
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記シリサイド化された上側ゲート中の金属原子が、前記開口部を通じて前記ゲート絶縁膜までは拡散していないことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１導電性膜を形成する工程と、
前記第１導電性膜の上にゲート間絶縁膜を形成する工程と、
エッチングにより、前記ゲート間絶縁膜のトランジスタを形成するべき領域の一部に選択的に開口部を形成する工程と、
前記ゲート間絶縁膜の上に第２導電性膜を形成する工程と、
前記第２導電性膜の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の一部を選択的に除去して前記開口部を覆う、前記開口部よりも大きなブロック膜を形成する工程と、
前記ブロック膜の側面に第２の絶縁膜から成るサイドウォールを形成すると共にメモリセルの制御ゲートを形成するべき領域に前記第２の絶縁膜から成るゲートパターンを形成する工程と、
前記ブロック膜、サイドウォール及びゲートパターンをエッチングマスクとして前記第２導電性膜、ゲート間絶縁膜及び第１の導電性膜を、エッチングにより選択的に除去して前記メモリセル及びトランジスタのゲートを形成する工程と、
前記形成されたゲートの周囲に第３の絶縁膜を埋め込む工程と、
前記第３の絶縁膜を埋め込んだ後前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜を除去した部分にシリサイド金属を堆積させて前記第２の導電性膜をシリサイド化する工程と
を有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記ブロック膜を形成する工程と同時に前記メモリセルのゲート間位置に前記第１の絶縁膜から成るラインパターンを形成する工程を備え、
前記サイドウォール及びゲートパターンを形成する工程は、前記ブロック膜及びラインパターンの上に前記第２の絶縁膜を堆積した後、この堆積された第２の絶縁膜をエッチバックし、更に前記メモリセルを形成するべき領域で、前記第１絶縁膜を選択的に除去することにより、前記第１絶縁膜のラインパターンのパターンピッチよりも小さいパターンピッチの前記ゲートパターンを形成する工程である
ことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、スタックゲート型不揮発性半導体メモリの構造及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが周知である。このようなＮＡＮＤ型フラッシュメモリは、半導体基板上に、メモリセル及び選択トランジスタが形成されるとともに、メモリとして動作させるために必要な周辺回路が形成されて構成される。メモリセルは、半導体基板上にゲート絶縁膜を介して、例えば導電性ポリシリコンから成る浮遊ゲート、この浮遊ゲート上にゲート間絶縁膜を介して設けられる例えば導電性ポリシリコンから成る制御ゲートを備える。
【０００３】
一方、選択トランジスタ及び周辺回路のトランジスタも、メモリセルの形成に合わせた製造工程を経ることによって、半導体基板上にゲート絶縁膜を介して、例えば導電性ポリシリコンから成る下側ゲートと、その上に絶縁膜を介して設けられた例えば導電性ポリシリコンから成る上側ゲートを備える。
【０００４】
このように、ＮＡＮＤ型フラッシュメモリは、複数のゲートが絶縁膜を介して積層されたスタックゲート型の不揮発性半導体メモリを構成する。
【０００５】
ここで、選択トランジスタ及び周辺回路のトランジスタについては、トランジスタとして機能させるために、メモリセルの形成に合わせて、上側ゲートと下側ゲートとを電気的にショートさせる必要がある。この電気的ショートは、上側ゲートと下側ゲートとの間のゲート間絶縁膜の一部に開口部を設けることにより行う。
【０００６】
一方、トランジスタのゲート長が５０ｎｍ以下になると、ゲートの抵抗が上昇してゲートへの印加電圧不足や信号速度の遅延という問題が生じる。これらの問題を解決するために、例えばゲートの全体をシリサイド化するフルシリサイド構造が提案されている（例えば、特許文献１）。
【０００７】
このようなフルシリサイド構造を上記したスタックゲート型の不揮発性半導体メモリに適用する場合、制御ゲートのフルシリサイド化と同時に、選択トランジスタの上側ゲートについてもフルシリサイド化が行われる。このとき、上側ゲートがフルシリサイド化すると、上側ゲートと下側ゲートとの間の絶縁膜に設けられた開口部を通じて、下側ゲートに金属原子が拡散し、下側ゲート電極の一部もシリサイド化する。
【０００８】
そして、下側ゲート電極のシリサイド化がゲート絶縁膜まで進行すると、ゲート絶縁膜近傍では、シリサイドがゲート絶縁膜に接触する部分と導電性ポリシリコンがゲート絶縁膜に接する部分とが混在する構造となる。
【０００９】
その場合、選択トランジスタの閾値などのトランジスタの動作特性が変化してしまい、安定したトランジスタ動作を保持することができなくなる。
【特許文献１】特開２００５−２２８８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、半導体記憶装置において、フルシリサイド化したトランジスタの上側ゲートから下側ゲートに拡散する金属原子がゲート絶縁膜に達するのを防止することにより、半導体記憶装置の安定動作を確保することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一つの態様において、半導体記憶装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、半導体基板上にゲート絶縁膜を介して形成された下側ゲートと、この下側ゲート上に形成されたゲート間絶縁膜と、下側ゲート上に前記ゲート間絶縁膜を介して形成され、シリサイド化された上側ゲートとを有するスタックゲート構造の複数のトランジスタを備えて構成され、一部のトランジスタは、ゲート間絶縁膜に下側ゲートと上側ゲートとを接続する開口部を有し、上側ゲートの上に、開口部を覆う、上側ゲートよりも小さく開口部よりも大きい絶縁体からなるブロック膜を有することを特徴とする。
【００１２】
本発明の他の態様において、半導体記憶装置を製造する方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に第１導電性膜を形成する工程と、第１導電性膜の上にゲート間絶縁膜を形成する工程と、エッチングにより、ゲート間絶縁膜のトランジスタを形成するべき領域の一部に選択的に開口部を形成する工程と、ゲート間絶縁膜の上に第２導電性膜を形成する工程と、第２導電性膜の上に第１の絶縁膜を形成する工程と、第１の絶縁膜の一部を選択的に除去して前記開口部を覆う、開口部よりも大きなブロック膜を形成する工程と、ブロック膜の側面に第２の絶縁膜から成るサイドウォールを形成すると共にメモリセルの制御ゲートを形成するべき領域に第２の絶縁膜から成るゲートパターンを形成する工程と、ブロック膜、サイドウォール及びゲートパターンをエッチングマスクとして第２導電性膜、ゲート間絶縁膜及び第１の導電性膜を、エッチングにより選択的に除去してメモリセル及びトランジスタのゲートを形成する工程と、形成されたゲートの周囲に第３の絶縁膜を埋め込む工程と、第３の絶縁膜を埋め込んだ後第２の絶縁膜を除去する工程と、第２の絶縁膜を除去した部分にシリサイド金属を堆積させて第２の導電性膜をシリサイド化する工程とを有することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、半導体記憶装置において、フルシリサイド化したトランジスタの上側ゲートから下側ゲートに拡散する金属原子がゲート絶縁膜に達するのが防止され、半導体記憶装置の安定動作を確保することができる。
【発明を実施するための最良の形態】
【００１４】
［デバイス構造の実施の形態］
以下、図面を参照しながら、本発明の実施形態に係る半導体記憶装置について詳細に説明する。
【００１５】
図１は、本発明の実施の形態に係るＮＡＮＤフラッシュメモリのセル領域の平面図である。
【００１６】
セル領域には、図中Ｙ方向に延びる複数のビット線ＢＬ（ＢＬ１、ＢＬ２、ＢＬ３、・・・）が形成されている。これらビット線ＢＬよりも下側の層には、ビット線ＢＬと直交するようにＸ方向に延びる選択ゲートＳＧＬと、複数のワード線ＷＬ（ＷＬ１、ＷＬ２、・・・）とが形成されている。
【００１７】
ワード線ＷＬとビット線ＢＬとの交差部の下側にはそれぞれメモリセルＭＣが形成され、且つ、ビット線ＢＬ方向に沿って複数のメモリセルＭＣ（ＭＣ１、ＭＣ２、・・・）が直列接続され選択ゲートＳＧＬとビット線ＢＬとの交差部の下側には選択トランジスタＳＴが形成され、直列接続されたメモリセルＭＣの一端に接続されている。これらのメモリセルＭＣ及び選択トランジスタＳＴは、ビット線ＢＬ方向に沿って延びるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によりワード線ＷＬ方向には互いに分離されている。
【００１８】
図２は、本発明の実施の形態に係るＮＡＮＤフラッシュメモリのビット線ＢＬに沿った線Ａ−Ａ’断面図の一部を省略して示したものである。本実施の形態に係るＮＡＮＤフラッシュメモリは、メモリセル（ＭＣ）及び該メモリセルを選択または制御する選択トランジスタ（ＳＴ）を備える。
【００１９】
まず、メモリセル（ＭＣ）の構成について説明する。メモリセルは、Ｐ型シリコン基板１１と、シリコン基板１１の上に例えばシリコン酸化膜から成るゲート絶縁膜１４ａを介して形成された例えばリン（Ｐ）などの不純物がドープされた導電性ポリシリコンから成る浮遊ゲート１５ａを備える。ここで、ワード線（ＷＬ）方向に隣接するメモリセルに関して、シリコン基板１１の表面領域、ゲート絶縁膜１４ａ及び浮遊ゲート１５ａの下部は、図示しないＳＴＩにより互いに分離されている。
【００２０】
浮遊ゲート１５ａ及び図示しないＳＴＩの上部には例えば厚さが約１０ｎｍのＯＮＯ膜（ＳｉＯ２/ＳｉＮ/ＳｉＯ２）から成る高誘電率のゲート間絶縁膜１６ａが堆積されている。ゲート間絶縁膜１６ａの上部には、例えば導電性ポリシリコンが堆積され後にシリサイド化される制御ゲート１７ａが形成されている。制御ゲート１７ａは以下で詳細に説明するように、全体がシリサイド化したフルシリサイド構造を有する。制御ゲート１７ａは、例えばニッケルシリサイド（ＮｉＳｉ）、タングステンシリサイド（ＷＳｉ）などから成り、ワード線方向に延在形成されてワード線方向に隣接する複数のメモリセル間で共有される。こうして、浮遊ゲート１５ａの上部にゲート間絶縁膜１６ａを介して制御ゲート１７ａが積層されたスタック構造のゲート電極１８ａが構成される。
【００２１】
ビット線（ＢＬ）方向に隣接するメモリセルのゲート電極１８ａ同士は、例えばシリコン酸化膜から成るゲート分離層１９ａにより互いに絶縁されている。本実施の形態では、ゲート電極１８ａの幅と、ゲート分離層１９ａの幅の比率、すなわち、ラインアンドスペースの寸法比率は略１：１となるように形成するのが好ましい。しかし、ラインアンドスペースの寸法比率は１：１に限定されない。
【００２２】
Ｐ型シリコン基板１１の表層部には、ゲート電極１８ａを挟むようにして、自己整合的に、例えばリン（Ｐ）等の不純物がドープされたＮ型ソース拡散領域１２ａ、及び例えばリン（Ｐ）等の不純物がドープされたＮ型ドレイン拡散領域１２ａ’が形成されている。ここで、Ｐ型シリコン基板１１はＰ型ウエルであってもよい。
【００２３】
次に、選択トランジスタ（ＳＴ）の構成について説明する。選択トランジスタ（ＳＴ）は、Ｐ型シリコン基板１１と、該Ｐ型シリコン基板１１の上に例えばシリコン酸化膜から成るゲート絶縁膜１４ｂを介して形成された例えばリン（Ｐ）などの不純物がドープされた導電性ポリシリコンから成る下側ゲート１５ｂを備える。ワード線（ＷＬ）方向に隣接する選択トランジスタに関して、シリコン基板１１の表面領域、ゲート絶縁膜１５ａ及び下側ゲート１５ｂの下部は、図示しないＳＴＩにより互いに分離されている。
【００２４】
下側ゲート１５ｂの上部には例えば厚さが約１０ｎｍのＯＮＯ膜（ＳｉＯ２/ＳｉＮ/ＳｉＯ２）から成る高誘電率のゲート間絶縁膜１６ｂが堆積されている。ゲート間絶縁膜１６ｂには、下側ゲート１５ｂの上面のビット線（ＢＬ）方向の略中央部に開口部１３が設けられている。ゲート間絶縁膜１６ｂの上部には、例えば導電性ポリシリコンが堆積され後にシリサイド化される上側ゲート１７ｂが形成されている。上側ゲート１７ｂは、全体がシリサイド化したフルシリサイド構造を有する。上側ゲート１７ｂは、例えばニッケルシリサイド（ＮｉＳｉ）、タングステンシリサイド（ＷＳｉ）などから成り、ワード線方向に延在形成されてワード線方向に隣接する複数の選択トランジスタ間で共有される。こうして、下側ゲート１５ｂの上部にゲート間絶縁膜１６ｂを介して上側ゲート１７ｂが積層されたスタック構造のゲート電極１８ｂが構成される。
【００２５】
上側ゲート１７ｂは上記した開口部１３を通じて下側ゲート１５ｂと電気的に接続する。上側ゲート１７ｂの上部には、例えばシリコン酸化膜から成るブロック膜２０が形成されている。ブロック膜２０は、例えば図１に示す通り、開口部１３の全体を覆うように、この開口部１３より大きく、上側ゲート電極１７ｂより小さい。ブロック膜２０は、上側ゲート１７ｂをフルシリサイド化する際に、金属原子が開口部１３を通じて下側ゲート１５ｂの内部に拡散し、ゲート絶縁膜１４ｂに達するのを防止するために設けられている。
【００２６】
ブロック膜２０の機能についてさらに詳細に説明する。制御ゲート１７ａ及び上側ゲート１７ｂのフルシリサイド化は、例えばＮｉのような金属膜をスパッタ法で堆積し、アニール処理して金属原子を拡散させることにより行う。上側ゲート１７ｂの表面に、例えばＮｉをスパッタする際、ブロック膜２０が無ければ、Ｎｉ原子は、上側ゲート１７ｂの表面全体に堆積する。通常、フルシリサイド化を行う場合、反応のばらつきを考慮して過剰にＮｉ原子をスパッタする。この場合、Ｎｉ原子は上側ゲート１７ｂをフルシリサイド化した後、開口部１３を通じて下側ゲート１５ｂに拡散し、果てはゲート絶縁膜１４ｂにまで拡散する。その結果、トランジスタの特性が変化し、メモリ素子の信頼性が低下してしまう。
【００２７】
本実施の形態は、上側ゲート１７ｂの表面にブロック膜２０を設けることにより、上記問題を解決するものである。上側ゲート１７ｂの表面にＮｉをスパッタする際、Ｎｉ原子はブロック膜２０に遮られ、メモリセルのゲート電極１８ａと選択トランジスタのゲート電極１８ｂ間を絶縁するゲート分離層１９ｂとブロック膜２０との隙間２１、２２を含むブロック膜２０の直下以外の部分にのみ堆積する。隙間２１、２２等に堆積したＮｉ原子は、上側ゲート１７ｂの内部に拡散し、上側ゲート１７ｂをシリサイド化する。この際、隙間２１、２２から開口部１３までの距離は、隙間２１、２２からゲート間絶縁膜１６ｂまでの距離より長いため、開口部１３の直上部付近の領域２３は他の領域に比べシリサイド反応の進行が遅れる。結果として、開口部１３を通じた下側ゲート１５ｂへのＮｉ原子の拡散が抑制され、ゲート絶縁膜１４ｂにまで到達することはなくなる。
【００２８】
ここで、ブロック膜２０の幅及び開口部１３の幅は、任意に設計することが可能である。開口部１３の大きさは上側ゲート１７ｂと下側ゲート１５ｂとのコンタクト抵抗を十分に確保するために、あまり小さくするのは好ましくない。ブロック膜２０の大きさを調節することにより、隙間２１、２２等に堆積するシリサイド金属原子の量を制御することができる。
【００２９】
なお、Ｐ型シリコン基板１１の表層部には、ゲート電極１８ｂを挟むようにして、自己整合的に、例えばリン（Ｐ）等の不純物がドープされたＮ型ソース拡散領域１２ｂ、及び例えばリン（Ｐ）等の不純物がドープされたＮ型ドレイン拡散領域１２ｂ’が形成されている。ここで、Ｐ型シリコン基板１１はＰ型ウエルであってもよい。ゲート絶縁膜１４ｂの直下のＮ型ソース拡散領域１２ｂとＮ型ドレイン拡散領域１２ｂ’との間にはチャネル領域が形成される。
【００３０】
本実施の形態に係るＮＡＮＤフラッシュメモリによれば、制御ゲート１７ａ及び上側ゲート１７ｂをフルシリサイド化した後開口部１３を通じて更に下側ゲート１５ｂのシリサイド化が過度に進行し、金属原子がゲート絶縁膜１４にまで拡散することが防止される。結果として、信頼性の高いＮＡＮＤフラッシュメモリを提供することができる。
【００３１】
なお、以上の実施形態では、選択トランジスタＳＴの構成について説明したが、周辺回路のトランジスタＴｒも同様の構成とすることができる。
【００３２】
［製造方法の実施の形態］
次に、上記したＮＡＮＤフラッシュメモリの製造方法の実施の形態について図面を参照しながら詳細に説明する。図３から図１４は、上記した実施の形態に係るＮＡＮＤフラッシュメモリの製造工程を説明したものである。
【００３３】
まず、工程１として、図３に示すように、シリコン基板などの半導体基板１１の表面に例えば熱酸化処理を施し、例えばシリコン酸化膜から成るゲート絶縁膜１４を例えば１０ｎｍの膜厚で形成する。次いでＣＶＤ法等により例えばリン（Ｐ）を所定の濃度でドープした導電性の第１ポリシリコン膜１５を例えば１００ｎｍの厚さで堆積する。ここで図示しないが、ＳＴＩにより第１ポリシリコン膜１５、ゲート絶縁膜１４及び半導体基板１１の表面領域をワード線方向に分離する。
【００３４】
次いで、例えばＯＮＯ（ＳｉＯ２−ＳｉＮ−ＳｉＯ２）膜のようなゲート間絶縁膜１６をＣＶＤ法等により堆積させる。次いで、選択トランジスタ（ＳＴ）を形成すべき領域の一部に、トランジスタの上側ゲート１７ｂと下側ゲート１５ｂとをショートさせるための開口部１３をパターニングして形成する（周辺回路のトランジスタも同様）。
【００３５】
次いで、例えば厚さ１００ｎｍのポリシリコン膜１７、例えば厚さ１５０ｎｍのＴＥＯＳ膜のようなシリコン酸化膜５０、反射防止膜５１を順にＣＶＤ法等により堆積させる。
【００３６】
次いで、表面全体にスピンコート法などによりフォトレジストを塗布し、フォトリソグラフィー技術を使ってパターニングして、マスク６２ａ、６２ｂ、５２ｂを選択的に形成する。ここで、メモリセル部のマスク６２ａ、６２ｂと、選択トランジスタ部のマスク５２ｂとではラインパターンが異なる。すなわち、メモリセル部は、選択トランジスタ部より幅の小さいラインパターンが形成されている。また、メモリセル部のラインパターンとスペースパターンの比率は略１：３とする。
【００３７】
次に、工程２として、図４に示すように、ＲＩＥ等の異方性エッチングにより、反射防止膜５１、シリコン酸化膜５０を選択的に除去し、アッシング及びウエットエッチングによりマスク６２ａ、６２ｂ、５２ｂ及び反射防止膜５１を除去してハードマスク６３ａ、６３ｂ、５３ｂを形成する。
【００３８】
次に、工程３として、図５に示すように、表面全体にプラズマＣＶＤ法等によりシリコン窒化膜５４を堆積する。この際、堆積されるシリコン窒化膜５４の膜厚はパターニングされたハードマスク６３ａ、６３ｂのライン寸法と略等しく設定する。
【００３９】
次に、工程４として、図６に示すように、シリコン窒化膜５４をＲＩＥ等のドライエッチングによりエッチバックしてハードマスク６３ａ、６３ｂ、５３ｂの側面にそれぞれサイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’、５４ｂ、５４ｂ’を形成する。サイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’、５４ｂ、５４ｂ’の横方向の厚さは、ハードマスク６３ａ、６３ｂのライン幅と略等しくなる。このサイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’、５４ｂ、５４ｂ’の横方向の厚さは、堆積させるシリコン窒化膜５４の膜厚により制御することができる。
【００４０】
次に、工程５として、図７に示すように、表面全体にレジストを塗布し、フォトリソグラフィー技術を使って、トランジスタを形成すべき領域を被覆するためのマスク５５を形成する。
【００４１】
次に、工程６として、図８に示すように、例えばＤＨＦ（希フッ酸）を用いたウエットエッチングによりメモリセル部のハードマスク６３ａ、６３ｂを除去する。次いで、アッシング及びウエットエッチングによりマスク５５を除去する。残ったサイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’によって、ハードマスク６３ａ、６３ｂのラインパターンのパターンピッチより小さいパターンピッチでゲートパターンが形成され、ここでのラインパターン（ゲートパターン）とスペースパターンの比は略１：１となる。
【００４２】
次に、工程７として、図９に示すように、ハードマスク５３ｂ及びサイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’、５４ｂ、５４ｂ’をエッチングマスクとして、ＲＩＥ等の異方性エッチングを行い、メモリセルのゲート電極１８ａ、選択トランジスタのゲート電極１８ｂを形成する。
【００４３】
次に、工程８として、図１０に示すように、例えばリン（Ｐ）を例えば１×１０１８ｃｍ−３の濃度でイオン注入し、Ｎ型ソース領域１２ａ、１２ｂ及びＮ型ドレイン領域１２ａ’及び１２ｂ’を形成する。このとき、ハードマスク５３ｂと共にサイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’、５４ｂ、５４ｂ’がマスクの機能を果たし、自己整合的にそれぞれの拡散領域が形成される。
【００４４】
次に、工程９として、図１１に示すように、例えばプラズマＣＶＤ法によりＴＥＯＳ膜のような層間絶縁膜を表面全体に堆積し、ゲート電極１８ａ、ゲート電極１８ｂの間に埋め込む。次いで、表面をＣＭＰ等により平坦化処理して、ゲート分離層１９ａ、１９ｂを形成する。この際、サイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’、５４ｂ、５４ｂ’がストッパー膜として機能する。ゲート分離層１９ａはメモリセルのゲート電極１８ａ同士を電気的に分離し、ゲート分離層１９ｂはメモリセルのゲート電極１８ａと選択トランジスタのゲート電極１８ｂとを電気的に分離する。
【００４５】
次に、工程１０として、図１２に示すように、例えばＣＨ３Ｆガスを用いたＲＩＥまたはリン酸を用いたウエットエッチングによりサイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’、５４ｂ、５４ｂ’を除去する。こうして、ブロック膜２０が形成される。
【００４６】
次に、工程１１として、図１３に示すように、表面全体に例えばニッケル（Ｎｉ）のような金属原子５５をスパッタ法により堆積させる。
【００４７】
最後に、工程１２として、図１４に示すように、アニール処理を行い、Ｎｉと制御ゲート１７ａ、上側ゲート１７ｂのポリシリコンとを反応させることにより、ニッケルシリサイドを形成させ、制御ゲート１７ａと上側ゲート１７ｂをフルシリサイド化する。フルシリサイド化の方法はこれに限定されない。
【００４８】
フルシリサイド化を行う際、上側ゲート１７ｂの表面に形成されたブロック膜２０により、上側ゲート１７ｂの中央部表面に堆積されるべきＮｉ原子がブロックされる。そのため、Ｎｉ原子は、ブロック膜２０とゲート分離層１９ｂとの間の隙間２１、２２にのみ堆積される。アニール処理により上側ゲート１７ｂ内に拡散するＮｉ原子は、開口部１３までの距離が長いため、他の領域に比べ開口部１３付近まで到達するのに時間を要する。その結果、開口部１３を介して下側ゲート１５ｂの内部にＮｉ原子が拡散するのが抑制される。
【００４９】
本実施の形態に係る半導体記憶装置の製造方法によれば、トランジスタの上側ゲートをフルシリサイド化しても金属原子がゲート絶縁膜まで拡散するのを防止することができる。結果として、トランジスタ素子の安定動作が確保される。
【００５０】
また、本実施の形態に係る半導体記憶装置の製造方法によれば、ハードマスク６３ａ、６３ｂの両側にサイドウォール６４ａ、６４ａ’、６４ｂ、６４ｂ’を形成し、このサイドウォールをマスクとしてメモリセルＭＣを形成するようにしているので、ハードマスク形成のための露光解像度の限界を超える微細加工を容易に達成することができ、高集積化を実現することができる。
【００５１】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記した実施の形態ではＮＡＮＤフラッシュメモリについて説明したが、ＮＯＲフラッシュメモリ等他のスタックゲート型不揮発性メモリについても同様に適用可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係るＮＡＮＤフラッシュメモリのメモリセルアレイの平面図である。
【図２】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの線Ａ−Ａ’断面を一部省略した図である。
【図３】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図４】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図５】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図６】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図７】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図８】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図９】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１０】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１１】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１２】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１３】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【図１４】本発明の実施の形態に係るＮＡＮＤフラッシュメモリの製造方法を説明する図である。
【符号の説明】
【００５３】
１１・・・半導体基板、  １２ａ・・・ソース領域、  １２ａ’・・・ドレイン領域、  １３・・・開口部、  １４ａ・・・ゲート絶縁膜、  １４ｂ・・・ゲート絶縁膜、  １５ａ・・・浮遊ゲート、  １５ｂ・・・下側ゲート、  １６ａ・・・ゲート間絶縁膜、  １６ｂ・・・ゲート間絶縁膜、  １７ａ・・・制御ゲート、  １７ｂ・・・上側ゲート、  １８ａ・・・ゲート電極、  １８ｂ・・・ゲート電極、  １９ａ・・・ゲート分離層、  １９ｂ・・・ゲート分離層、  ２０・・・ブロック膜、  ２１・・・隙間、  ２２・・・隙間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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