(57)【特許請求の範囲】
【請求項１】
（ａ）半導体素子を形成した半導体基板上方に、酸化物誘電体キャパシタを形成した基板を準備する工程と、
（ｂ）前記酸化物誘電体キャパシタを覆って、第１の条件の高密度プラズマ（ＨＤＰ）ＣＶＤで第１の酸化シリコン膜を堆積する工程と、
（ｃ）前記工程（ｂ）の後、前記第１の条件より高周波バイアスを高めた第２の条件のＨＤＰＣＶＤで第２の酸化シリコン膜を堆積する工程と、
を含み、
前記工程（ｂ）、（ｃ）において、シリコンソースガスの流量に対する他のガスの流量の比を変えて、第１の酸化シリコン膜の組成をストイキオメトリのＳｉ組成より高いＳｉ組成を有するＳｉリッチとし、第２の酸化シリコン膜のＳｉ組成よりも多くすることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）の第１の条件は高周波バイアス無しで、水素遮蔽能を有する酸化シリコン膜を成膜する請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の条件から第２の条件に至る間、高周波バイアスは徐々に増加する請求項１記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）で成膜する酸化シリコン膜の厚さは、１０ｎｍ〜５０ｎｍである請求項１〜３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記工程（ｂ）、（ｃ）において、基板温度は１７５℃〜３５０℃である請求項１〜４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記工程（ｂ）、（ｃ）が、原料ガスとして、ＳｉＨ4、Ｏ2、Ａｒの混合ガス、またはＳｉＨ4、Ｎ2Ｏ、Ａｒの混合ガス、またはＳｉＦ4，Ｏ2，Ａｒの混合ガスを用いる請求項１〜５のいずれか１項記載の半導体装置の製造方法。
【請求項７】
さらに、（ｅ）前記酸化物誘電体キャパシタを覆って、Ａｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、Ｚｒ酸化物のいずれかの層を堆積する工程、を含む請求項１〜６のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に酸化物誘電体キャパシタを有する半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、１つのトランジスタと１つのキャパシタとで１つのメモリセルを構成する。小さなキャパシタで所望の容量を実現するためには、キャパシタの誘電体膜の誘電率は高ければ高いほど好ましい。誘電体膜が強誘電体であれば分極特性を記憶することができ、不揮発性のフェロエレクトリックランダムアクセスメモリ（ＦｅＲＡＭ）を実現することができる。
【０００３】
比誘電率が１０以上、より好ましくは５０以上の高誘電体としては、バリウムストロンチウムタイタネート（ＢＳＴ）ＢａＳｒＴｉＯ等のペロブスカイト型結晶構造を有する酸化物が知られている。また、強誘電体としては、同様にペロブスカイト型結晶構造を有する酸化物であるＰｂＺｒＴｉＯ（ＰＺＴ）やＳｒＢｉＴｉＯ（ＳＢＴ）等が知られている。これらのペロブスカイト型酸化物誘電体は、ゾル・ゲル法等のスピンオン、スパッタリング、化学気相堆積（ＣＶＤ）等によって成膜することができる。以下、主にペロブスカイト型酸化物強誘電体を用いた強誘電体キャパシタを例にとって説明するが、制限的意味を有するものではない。
【０００４】
ペロブスカイト型酸化物強誘電体を成膜しても、成膜したままの状態では、アモルファス相であったり、結晶化が不十分であったりすることが多い。また、酸素が欠乏することもある。このような場合、成膜したままの酸化物強誘電体は、そのままでは有用な酸化物強誘電体として用いることができない。したがって、成膜後、酸化性雰囲気中でアニールすることが必要である。酸化性雰囲気中でのアニールは、トランジスタ、Ｗプラグ等の下地構造に悪影響を与える可能性がある。
【０００５】
一旦、欠乏酸素を補充し、結晶化を行う処理を行っても、その後に高温で水素等の還元性雰囲気に触れると、酸化物強誘電体の特性は再び劣化することが多い。強誘電体キャパシタを形成した後は、その表面を酸化膜等の絶縁膜で覆う。水素を多量に含むガスを用いて高温で酸化シリコン膜を成膜すると、水素が強誘電体の特性を劣化させることが多い。
【０００６】
ＵＳＰ５，９５３，６１９（特開平１１−５４７１６号）は、シリコン基板にスイッチングＭＯＳトランジスタを形成した後、絶縁ゲート電極を覆って基板上にボロホスホシリケートガラス（ＢＰＳＧ）等の層間絶縁膜を形成し、コンタクト孔を形成し、Ｔｉ／ＴｉＮ／Ｗ等の導電層を埋め込んで導電性プラグを形成し、その上に窒化シリコン膜、酸化シリコン膜を形成した後、強誘電体キャパシタを形成することを教示する。酸化性雰囲気中でのアニールを行なっても、窒化シリコン膜が酸素遮蔽膜となり、下地構造を酸化性雰囲気から護る。酸化シリコン膜は接着層の機能を有する。強誘電体キャパシタを作成した後は、テトラエトキシオルソシリケート（ＴＥＯＳ）をシリコンソースとしたプラズマ励起（ＰＥ）化学気相堆積（ＣＶＤ）で酸化シリコン膜を形成して、キャパシタ間を埋め込む層間絶縁膜を形成し、その後トランジスタとキャパシタとを接続するＡｌ配線を形成する。ＴＥＯＳ酸化膜を用いることにより水素の発生を抑制し、強誘電体キャパシタの特性が劣化することを抑制する。
【０００７】
近年、半導体装置の高集積化と共に、強誘電体メモリも集積度が上がり、強誘電体キャパシタ間、電極間のギャップは狭くなっている。配線ルール０．３５μｍでの多層配線、配線ルール０．１８μｍ以下での構成にＴＥＯＳ酸化膜を用いると、狭いギャップを酸化シリコン膜で埋め込む埋込特性(gap filling)が不足し、ボイドが発生してしまうようになった。
【０００８】
【特許文献１】米国特許第５，９５３，６１９号公報
【特許文献２】特開平１１−５４７１６号公報
【発明の開示】
【０００９】
本発明の目的は、酸化物誘電体キャパシタ間、電極間のギャップをボイドなく酸化シリコン膜で充填し、且つキャパシタの特性劣化を抑制した半導体装置を提供することである。
【００１０】
本発明の他の目的は、酸化物誘電体キャパシタの特性劣化を抑制し、ボイド発生を抑制しつつキャパシタ間、電極間のギャップを充填することのできる半導体装置の製造方法を提供することである。
【００１１】
本発明のさらに他の目的は、特性の優れた強誘電体キャパシタを有する高集積度の半導体装置を提供することである。
本発明の他の目的は、特性の優れた強誘電体キャパシタを高集積度で形成でき、キャパシタ間をボイドを生じることなく埋め込むことのできる半導体装置の製造方法を提供することである。
【００１２】
本発明の１観点によれば、（ａ）半導体素子を形成した半導体基板上方に、酸化物誘電体キャパシタを形成した基板を準備する工程と、（ｂ）前記酸化物誘電体キャパシタを覆って、第１の条件の高密度プラズマ（ＨＤＰ）ＣＶＤで第１の酸化シリコン膜を堆積する工程と、（ｃ）前記工程（ｂ）の後、前記第１の条件より高周波バイアスを高めた第２の条件のＨＤＰＣＶＤで第２の酸化シリコン膜を堆積する工程と、を含み、  前記工程（ｂ）、（ｃ）において、シリコンソースガスの流量に対する他のガスの流量の比を変えて、第１の酸化シリコン膜の組成をストイキオメトリのＳｉ組成より高いＳｉ組成を有するＳｉリッチとし、第２の酸化シリコン膜のＳｉ組成よりも多くすることを特徴とする半導体装置の製造方法が提供される。
【００１３】
本発明の他の観点によれば、半導体基板と、前記半導体基板に形成された半導体素子と、前記半導体素子を覆って、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された酸化物誘電体キャパシタと、前記酸化物誘電体キャパシタを覆って、前記層間絶縁膜上に堆積されたＳｉリッチの第１の酸化シリコン膜と、前記第１の酸化シリコン膜の上方に堆積され、前記第１の酸化シリコン膜よりＳｉ組成の低い第２の酸化シリコン膜と、を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【００１４】
図１Ａは、ＦｅＲＡＭの回路構成例を示す。図には４つのメモリ単位を示す。ＭＯＳトランジスタＴＲ１と強誘電体のＦｅＲＡＭキャパシタＦＣ１とが1つのメモリ単位ＭＣ１を構成する。同様、ＭＯＳトランジスタＴＲ２とＦｅＲＡＭキャパシタＦＣ２とがメモリ単位ＭＣ２を構成し、ＭＯＳトランジスタＴＲ３とＦｅＲＡＭキャパシタＦＣ３とがメモリ単位ＭＣ３を構成し、ＭＯＳトランジスタＴＲ４とＦｅＲＡＭキャパシタＦＣ４とがメモリ単位ＭＣ４を構成する。上下に並んだ2つのトランジスタのソース領域は共通の半導体領域で構成され、ビット線ＢＬ１，ＢＬ２に接続される。横に並んだＭＯＳトランジスタのゲート電極は共通のワード線ＷＬ１，ＷＬ２に接続される。キャパシタの対向電極はプレート線ＰＬ１，ＰＬ２に接続される。なお、ＦｅＲＡＭキャパシタの代わりに常誘電体キャパシタを用いれば、ＤＲＡＭとなる。
【００１５】
１トランジスタと1キャパシタで1メモリセルを構成してもよいが、同一ワード線に接続された2つのトランジスタと各トランジスタに接続されたキャパシタとで1メモリセルを構成してもよい。ビット線ＢＬ１とＢＬ２をＢＬと／ＢＬとして、相補的データを記憶することにより信号のマージンが2倍になる。
【００１６】
図１Ｂは、図１Ａの回路を実現する半導体装置の平面構成例を示す。半導体活性領域ＡＲ１，ＡＲ２とその上方に配置されたゲート電極（ワード線ＷＬ１，ＷＬ２の一部）が、4つのトランジスタＴＲ１−ＴＲ４を構成する。トランジスタの上下に4つのＦｅＲＡＭキャパシタＦＣ１−ＦＣ４が配置されている。ＦｅＲＡＭキャパシタＦＣ１とＦＣ３は横方向に並んで配置され、ＦｅＲＡＭキャパシタＦＣ２とＦＣ４も横方向に並んで配置されている。集積度が上がるとキャパシタ間のギャップは狭く、例えば０．３５μｍ、０．１８μｍ程度にもなる。
【００１７】
狭いギャップを酸化シリコンなどの絶縁膜で埋め込むには、埋め込み特性のよい成膜方法を用いる必要が生じる。埋め込み特性に優れた酸化シリコン膜の成膜方法は、高密度プラズマ（ＨＤＰ）ＣＶＤである。ＨＤＰ酸化シリコン膜は、通常シラン（ＳｉＨ4）、Ｏ2、Ａｒを原料ガスとして用いる。シランが分解すると多量の水素が発生する。ＦｅＲＡＭキャパシタを覆ってＨＤＰＣＶＤで酸化シリコン膜を成膜すると、ＦｅＲＡＭキャパシタの特性が劣化してしまう。埋め込み特性とＦｅＲＡＭキャパシタの特性維持がトレードオフの関係となる。
【００１８】
図２は、埋め込み特性に優れた誘導結合型ＨＤＰＣＶＤ装置の構成を示す。Ａｌ製チャンバウォールＣＷの上面に高周波（ＲＦ）を透過するアルミナ製のＲＦ窓ＲＦＷが設けられ、その上に数ターンのコイルＲＦＣが配置され、１３．５６ＭＨｚの高周波電力が供給される。チャンバウォールＣＷには複数のガスノズルＧＮが備えられ、所望のガスを供給し、混合ガス雰囲気を形成する。上下方向に移動できるステージＳＴの上に静電チャックＥＳＣが備えられ、ウエハＷＦを吸着する。ステージＳＴには、周波数４ＭＨｚ、バイアスパワー２．０ｋｗ〜３．０ｋｗの高周波バイアスが印加される。チャンバ内の空間は真空排気装置に接続され、所望の真空度に維持することができる。たとえば、ＳｉＨ4、Ｏ2、Ａｒを所定流量比で供給し、ＲＦ電力、高周波バイアスを印加することによりＲＦ窓ＲＦＷ下方に高密度のプラズマＰＬＳを発生させ、ウエハＷＦ上に酸化シリコン膜を堆積することができる。ＨＤＰＣＶＤは、デポジションとスパッタリングとが同時に進行するプロセスであり、凸部ではスパッタリングが優先的に進行するので埋め込み特性が向上すると言われている。
【００１９】
本発明者は、水素の影響を低減するため高周波バイアスをオフにすることを考えた。高周波バイアス無しで酸化シリコン膜のＨＤＰＣＶＤを行うと、埋め込み特性は低下する。そこで、成膜初期を高周波バイアス無しとして物性を変えた薄い酸化シリコン膜を堆積し、その後高周波バイアスをオンとして、埋め込み特性の優れた酸化シリコン膜を成膜する。下層酸化シリコン膜が水素遮蔽能を示せば、強誘電体キャパシタの特性劣化を抑制できる。上層酸化シリコン膜を通常のＨＤＰＣＶＤで形成することにより、埋め込み特性の維持を図る。
【００２０】
図３Ａは、サンプルの構成を示す。シリコン基板の下地ＵＳの上に貴金属の下部電極ＥＬ，ＰＺＴの強誘電体層ＦｅＬ，貴金属の上部電極ＥＵが形成され、ＦｅＲＡＭキャパシタＦＣが形成されている。ＦｅＲＡＭキャパシタＦＣを覆って、まず高周波バイアス無しのＨＤＰＣＶＤで、ＳｉＨ4、Ｏ2、Ａｒを原料ガスとし、下層酸化シリコン膜ＯＸ１を堆積し、その後高周波バイアスをオンとして上層酸化シリコン膜ＯＸ２を堆積した。下層酸化シリコン膜ＯＸ１の厚さを変化させて、ＦｅＲＡＭキャパシタ特性の歩留まりを測定した。
【００２１】
図３Ｂは、実験結果を示すグラフである。特性ｓ１は、下層酸化シリコン膜ＯＸ１の厚さを９ｎｍとした時の結果である。製造後１９２時間では歩留まりは１００％近いが、時間の経過と共に歩留まりは低下し、５２８時間後には歩留まりは約９２％まで低下している。特性ｓ２は、下層酸化シリコン膜ＯＸ１の厚さを１２．７ｎｍとした場合の結果である。５２８時間までの測定時間中、歩留まりはほぼ１００％であった。下層酸化シリコン膜ＯＸ１の厚さを、１８．５ｎｍ、３９ｎｍ、４９．５ｎｍとした時も良好な結果が得られた。
【００２２】
これらの実験結果から、高周波バイアスを印加したＨＤＰＣＶＤでＦｅＲＡＭキャパシタを覆って酸化シリコン膜を堆積すると、成膜ダメージが生じること、成長初期に高周波バイアスをオフにすると成膜ダメージが減少すること、厚さ１０ｎｍ以上の下層酸化シリコン膜を高周波バイアス無しで成膜すれば、歩留まりはほぼ１００％にできること、が判った。なお、高周波バイアス無しのＨＤＰＣＶＤで形成した酸化シリコンは、Ｓｉリッチであった。高周波バイアス無しのＨＤＰＣＶＤで形成したＳｉリッチの酸化シリコンは、水素、水分に対して拡散防止機能（以下水素遮蔽能とも呼ぶ）を有すると考えられる。
【００２３】
高周波バイアス無しのＨＤＰＣＶＤで形成する下層酸化シリコン膜は厚いほど水素、水分に対する拡散防止能力が高くなるが、埋め込み特性は低下する。高周波バイアス無しのＨＤＰＣＶＤで形成する下層酸化シリコン膜はあまり厚く成膜することは好ましくなく、５０ｎｍ以下が好ましい。水素、水分に対する拡散防止機能を持たせるためには１０ｎｍ以上が好ましい。すなわち、１０ｎｍ〜５０ｎｍの下層酸化シリコン膜を高周波バイアス無しで成膜することが好ましい。ＨＤＰＣＶＤを行なう時の基板温度は、１７５℃〜３５０℃が好ましい。
【００２４】
ＳｉＨ4、Ｏ2、Ａｒに代え、ＳｉＨ4、Ｎ2Ｏ、Ａｒを原料ガスとしてＳｉＯＮ層を成膜することもできる。酸化シリコンにＦを添加して、誘電率を下げることも可能である。ＳｉＦ4／Ｏ2／Ａｒを含む原料ガスを用いてＨＤＰＣＶＤを行なうことにより、低誘電率膜を形成することができよう。
【００２５】
高周波バイアス無しの酸化シリコン膜ＨＤＰＣＶＤの前に、Ａｌ酸化膜、Ａｌ窒化膜、Ｔａ酸化膜、Ｔａ窒化膜、Ｔｉ酸化膜、Ｚｒ酸化膜等の水素拡散防止能を有する絶縁膜を成膜すると、水素拡散防止能を向上させることができる。また、高周波バイアスを低くしたＨＤＰＣＶＤで酸化シリコン膜を成膜した後、または高周波バイアスの低いＨＤＰＣＶＤと高周波バイアスを高くしたＨＤＰＣＶＤとで酸化シリコン膜を成膜した後、Ｎ2またはＮ2Ｏを用いたプラズマ処理を行なって、脱水処理、膜質改善を行なうこともできる。この時の基板温度は、２００℃〜４５０℃が好ましい。ギャップを充填した後、ＴＥＯＳを用いたプラズマＣＶＤで酸化シリコン膜を成膜してもよい。ＴＥＯＳを用いたプラズマＣＶＤで酸化膜を形成した後、Ｎ2またはＮ2Ｏを用いたプラズマ処理を行なっても効果的である。水素発生量を抑制できる。その後化学機械研磨で平坦化を行なうこともできる。ＨＤＰＣＶＤ中、ＳｉＨ4等のシリコンソースガスの流量に対するＡｒ，Ｏ2等の他のガスの流量の比を制御して、デポジションとスパッタリングとの比を変えてもよい。
【００２６】
なお、成長初期を高周波バイアス無しとする場合を説明したが、成長初期の高周波バイアスを低下することによっても同様の効果が得られよう。高周波バイアスを初め低く、その後徐々に高くすることも可能であろう。
【００２７】
多層配線を行う場合等、酸化シリコン膜の総厚が厚くなる場合、高周波バイアス無しで成膜する酸化シリコン膜と高周波バイアス有りで成膜する酸化シリコン膜とを適当に積層してもよい。即ち、酸化シリコン膜の総厚の中に複数層の高周波バイアス無し酸化シリコン膜を挿入してもよい。
【００２８】
高周波バイアス無しで酸化シリコン膜を成膜する際、高周波バイアス有りで成膜する場合より総流量を下げることも有効である。高周波バイアス無しで酸化シリコン膜を成膜する際、シラン流量の総流量に対する比を上げることも有効である。例えば、シランＳｉＨ4の流量をＯ2の流量の５倍以上とする。
【００２９】
以下、図面を参照して本発明の実施例による半導体装置の製造方法の主要工程を説明する。
図４Ａに示すように、ｐ型シリコン基板１１の表面に、局所酸化（ＬＯＣＯＳ）により、厚さ約５００ｎｍのフィールド酸化膜１２を形成する。なお、シリコン基板１１がｐ型を有する場合を例示するが、シリコン基板１１の表面に所望のｎ型ウェル、ｐ型ウェル、ｎ型ウェル中のｐ型ウェルを設けることもできる。また、導電型をすべて反転してもよい。ＬＯＣＯＳに代え、シャロートレンチアイソレーション（ＳＴＩ）で素子分離領域を形成してもよい。
【００３０】
フィールド酸化膜１２で画定されたシリコン基板１１（活性領域ＡＲ）表面に、熱酸化により厚さ約１５ｎｍのゲート酸化膜１３を形成する。ゲート酸化膜１３上に、厚さ約１２０ｎｍの多結晶シリコン層１４ａ、厚さ約１５０ｎｍのタングステンシリサイド（ＷＳｉ）層１４ｂを成膜し、ゲート電極層１４を形成する。なお、ゲート電極層の作成は、スパッタリング、ＣＶＤ等により行うことができる。ゲート電極層１４の上に、さらにＣＶＤによりシリコン酸化膜１５を形成する。シリコン酸化膜１５上に、レジストパターンを形成し、シリコン酸化膜１５、ゲート電極層１４を同一形状にパターニングする。その後、レジストマスクは除去する。
【００３１】
ゲート電極層１４とシリコン酸化膜１５のパターンをマスクとして、シリコン基板１１表面に低不純物濃度のｎ型不純物のイオン注入を行い、低濃度ｎ型不純物ドープ領域（エクステンション）２１を形成する。なお、シリコン基板上にＣＭＯＳ回路を作成する場合は、ｎチャネル領域とｐチャネル領域に分けてイオン注入を行う。
【００３２】
イオン注入は、たとえばｎチャネルトランジスタに対してはＰまたは／およびＡｓをイオン注入し、ｐチャネルトランジスタに対しては、たとえばＢＦ2 をイオン注入する。たとえば、ドーズ量は１０13程度である。
【００３３】
図４Ｂに示すように、ゲート電極構造を覆ってシリコン基板１１全面上に高温酸化（ＨＴＯ）膜を基板温度８００℃で厚さ１５０ｎｍ程度堆積する。その後反応性イオンエッチング（異方性エッチング）を行うことにより、平坦面上のＨＴＯ膜を除去し、ゲート電極構造の側壁上にのみサイドウォールを残す。なお、ゲート電極上面には、先に形成したシリコン酸化膜１５が残る。以後、シリコン酸化膜１５、サイドウォールを合わせ、第１絶縁膜１７と呼ぶ。
【００３４】
第１絶縁膜１７をマスクとして用い、高濃度のイオン注入を行って、高不純物濃度のより深いソース／ドレイン領域２２を形成する。ｎチャネルトランジスタに対しては、例えばＡｓをドーズ量１０14〜１０15ｃｍ-2程度イオン注入し、ｐチャネルトランジスタに対しては、たとえばＢＦ2 をドーズ量１０14〜１０15ｃｍ-2程度イオン注入する。
【００３５】
図４Ｃに示すように、シリコン基板１１全面上に、ボロホスホシリケートガラス（ＢＰＳＧ）、オキシナイトライド、シリコン酸化物等の酸化膜１８を成膜する。酸化膜１８を成膜後、表面を平坦化して厚さを１μｍ程度とする。
【００３６】
酸化膜１８は、単一の層で形成する場合の他、複数層の積層で形成する場合もある。たとえば、下に厚さ約２００ｎｍのオキシナイトライド層を形成し、その上にプラズマ励起テトラエトキシシラン（ＴＥＯＳ）酸化膜を形成してもよい。酸化膜１８の平坦化は、リフロー、化学機械研磨（ＣＭＰ）、エッチバック等を用いて行うことができる。
【００３７】
酸化膜１８の表面を平坦化した後、ＭＯＳトランジスタのソース／ドレイン領域を露出するコンタクト孔１９を形成する。コンタクト孔１９の形成は、たとえば直径約０．５μｍ程度の開口を有するレジストマスクを用い、反応性イオンエッチングにより行うことができる。
【００３８】
コンタクト孔１９を形成した基板上に、配線層を形成する。配線層は、たとえば、厚さ約２０ｎｍのＴｉ層と厚さ約５０ｎｍのＴｉＮ層の積層で形成したグルー金属層２４と、その上に堆積したＷ層２５で形成する。グルー金属層は、たとえばスパッタリングで堆積する。Ｗ層は、たとえばＷＦ6 とＨ2 を用いたＣＶＤにより厚さ約８００ｎｍ堆積する。この配線層形成により、コンタクト孔１９が埋め込まれ、ソース／ドレイン領域２２に接続された配線層が形成される。
【００３９】
図４Ｄに示すように、酸化膜１８上のＷ層２５およびグルー金属層２４をエッチバックによって除去する。エッチバックは、Ｃｌ系ガスを用いたドライエッチングによって行うことができる。また、化学機械研磨（ＣＭＰ）によって酸化膜１８上のＷ層およびグルー金属層を除去してもよい。エッチバックまたはＣＭＰ工程により、酸化膜１８ａとＷ層２５ａ、グルー金属層２４ａの金属プラグがほぼ同一の平坦な平面を形成する。エッチバックを行った時には、Ｗ層２５ａの表面が周囲よりも下がることがある。
【００４０】
図４Ｅに示すように、平坦化された平面上に基板温度３５０℃程度の低温でプラズマ促進（ＰＥ）ＣＶＤにより、厚さ５０ｎｍ〜１００ｎｍ程度の窒化膜２６を堆積する。窒化膜形成を低温で行うのは、Ｗ層２５ａの酸化を防止するためと、シリコン基板と接するＴｉ層がシリサイド化反応を生じ、接合を破壊することを防止するためである。
【００４１】
好ましくは、窒化膜形成後、厚さ約８０ｎｍ程度の酸化膜をさらに積層する。この酸化膜は、たとえば、ＴＥＯＳを用いたプラズマ促進ＣＶＤによるＴＥＯＳ酸化膜により形成する。基板温度を制限することにより、シリサイド化反応による接合破壊を防止する。
【００４２】
窒化膜は、コンタクト孔内に埋め込まれた金属プラグを覆い、その後の工程において表面から酸素が侵入し、金属プラグを酸化することを防止する。
窒化膜上に酸化膜を形成した場合は、その上に形成するキャパシタ下部電極との密着性が向上する。以下、単独の窒化膜の場合、窒化膜と酸化膜の積層の場合を含め、層２６を酸素遮蔽絶縁膜と呼ぶ。
【００４３】
酸素遮蔽絶縁膜２６の上に、膜厚２０〜３０ｎｍのＴｉ層と膜厚１５０ｎｍのＰｔ層の積層からなる下部電極２７、膜厚３００ｎｍのＰＺＴ誘電体膜２８、膜厚１５０ｎｍのＰｔからなる上部電極２９をそれぞれスパッタリングにより成膜する。ＰＺＴ誘電膜２８は、堆積したままの状態ではアモルファス相であり、分極特性を有しない。
【００４４】
ＰＺＴ誘電体膜２８を作成した後、上部電極２９を堆積する前に、または上部電極２９を堆積した後に、Ｏ2 雰囲気中でアニール処理を行う。たとえば１気圧のＯ2 雰囲気中で８５０℃、約５秒間のアニール処理を行う。このようなアニール処理は、ラピッドサーマルアニール（ＲＴＡ）装置を用いて行うことができる。なお、ＲＴＡの代わりに抵抗炉を用い、８００℃以上、１０分間以上のアニール処理を行ってもよい。たとえば８００℃約３０分間のアニール処理を行う。
【００４５】
このような酸素雰囲気中のアニール処理により、ＰＺＴ誘電体膜２８は多結晶化し、たとえば約３０μＣ／ｃｍ2 の分極率を示すようになる。Ｗ層２５ａは、酸素遮蔽絶縁膜２６で覆われているため、酸化から防止される。もしＷ層２５ａが酸化すると、体積膨張により積層構造が破壊される危険性が生じる。例えば、高さ方向で１μｍも膨れ上がってしまうことがある。
【００４６】
図４Ｆに示すように、上部電極２９、誘電体膜２８、下部電極２７のパターニングを周知のホトリソグラフィ技術を用いて行う。パターニングにより、下部電極２７ａ、誘電体膜２８ａ、上部電極２９ａが形成される。なお、作成される段差を緩やかにするためには、下層から上層に向けて徐々に面積を小さくすることが好ましい。キャパシタのパターニング後、さらに酸素雰囲気中、５００〜６５０℃の温度でリカバリーアニールを行う。
【００４７】
なお、ＰＺＴ誘電体膜２８ａは、下部電極上に（１１１）配向を示した時に優れた分極特性を示す。このような結晶方位を実現するためには、下部電極２７ａのＴｉ膜厚を制御すること、および酸素以外のＰＺＴ成分をＰｂx Ｚｒy Ｔｉ1-y と表記した時、ＰＺＴ誘電体膜２８ａ中のＰｂ量をたとえばｘ＝１〜１．４、より好ましくは約１．１に制御することが好ましい。ＰＺＴ誘電体膜作成後は、水素等の還元性ガスを含む高温工程はなるべく避けることが好ましい。
【００４８】
図４Ｇに示すように、作成されたキャパシタを覆って基板全面上に上述の高周波バイアス無しのＨＤＰＣＶＤにより、Ｓｉリッチの第１の酸化シリコン膜３０を厚さ１０ｎｍ〜５０ｎｍ成膜する。水素（水分）拡散防止膜３０が形成される。その後、高周波バイアスをオンとして、埋め込み特性の良いＨＤＰＣＶＤにより、Ｓｉ組成を下げた（ストイキオメトリに近い）第２の酸化シリコン膜３４を所望厚さ成膜する。ＣＭＰを行い、表面を平坦化する。
【００４９】
図４Ｈに示すように、水素拡散防止膜を第１の水素拡散防止膜３０ａ、第２の水素拡散防止膜３０ｂの積層等とすることもできる。一方は上述のＳｉリッチの酸化シリコン膜とし、他方はＡｌ酸化物、Ａｌ窒化物、Ｔａ酸化物、Ｔａ窒化物、Ｔｉ酸化物、Ｚｒ酸化物のいずれかの層とする。その後、必要に応じて多層配線を形成する。強誘電体メモリの通常の構成、製造プロセスに関しては、ＵＳＰ５，９５３，６１９（特開平１１−５４７１６号）（参照によりここに取り込む）を参照できる。
【００５０】
図５は、ＦｅＲＡＭキャパシタおよびその上の多層配線の構成例を示す。層間絶縁膜ＩＬ中に導電性プラグ３５が埋め込まれ、その表面を覆って酸素遮蔽膜２６が形成されている。酸素遮蔽膜２６の上に、下部電極２７ａ、強誘電体層２８ａ、上部電極２９ａで形成されたＦｅＲＡＭキャパシタ３７が形成され、ＦｅＲＡＭキャパシタ３７を覆って、高周波バイアス無しのＨＤＰＣＶＤで形成されたＳｉリッチの水素遮蔽能を有する酸化シリコン膜３０、高周波バイアス有りのＨＤＰＣＶＤで形成された、ほぼストイキオメトリの、水素遮蔽能に欠けるが埋め込み特性に優れる酸化シリコン膜３４が堆積され、層間絶縁膜を構成している。
【００５１】
図の構成においては、導電性プラグ３５および下部電極２７ａに達するビア孔が形成され、上述のようなプロセスによりＷ等の導電性プラグ３８，３９が埋め込まれる。上部電極２９ａに達するビア孔を形成した後、Ａｌ層を堆積し、パターニングして第１Ａｌ配線４１を形成する。なお、上部電極２９ａ上にも導電性プラグを配することもできる。第１Ａｌ配線４１を覆って、酸化シリコン膜３４の上に高周波バイアス無しのＨＤＰＣＶＤにより、Ｓｉリッチの水素遮蔽能を有する酸化シリコン膜４３を堆積し、続いて高周波バイアスを有りとして、水素遮蔽能に欠けるが埋め込み特性に優れる酸化シリコン膜４５を堆積する。酸化シリコン膜４５，４３を貫通して下部の接続部に達するビア孔を形成し、導電性プラグ４７を埋め込む。Ａｌ層を堆積し、パターニングして第２Ａｌ配線４９を形成する。
【００５２】
第２Ａｌ配線４９を覆って、上記同様に、水素遮蔽能を有する酸化シリコン膜５３、水素遮蔽能に欠けるが埋め込み特性に優れる酸化シリコン膜５５を堆積する。同様の工程により所望層数の多層配線を形成する。
【００５３】
以上、実施例に沿って本発明を説明したが、本発明はこれらに限るものではない。例えば、強誘電体キャパシタの下部電極と上部電極のいずれをプレート線に接続し、いずれをトランジスタに接続するかは任意である。Ａｌ配線に代え、Ｃｕダマシン配線を形成してもよい。強誘電体としてＰＺＴに代え、ＳＢＴなど他の材料を用いてもよい。さらに、強誘電体に代え、ＢＳＴ等の高誘電体を用いることもできる。下層導電性プラグの表面に酸素遮蔽能を有する電極を形成し、酸素遮蔽膜を省略することもできる。その他、種々の変更、改良、組合せ等が可能なことは、当業者に自明であろう。
【産業上の利用可能性】
【００５４】
半導体記憶装置に利用できる。
【図面の簡単な説明】
【００５５】
【図１】図１Ａ、１Ｂは、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）の等価回路図、および平面配置例を示す平面図である。
【図２】図２は、実施例で用いる高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）装置の断面図である。
【図３】図３Ａ、３Ｂは、実験に用いたサンプルの構成を概略的に示す断面図、および実験結果を示すグラフである。
【図４Ａ−４Ｄ】図４Ａ−４Ｄは、実施例による、強誘電体キャパシタを有する半導体装置の製造方法の主要工程を示す断面図である。
【図４Ｅ−４Ｈ】図４Ｅ−４Ｈは、実施例による、強誘電体キャパシタを有する半導体装置の製造方法の主要工程を示す断面図である。
【図５】図５は、半導体装置の強誘電体キャパシタと多層配線部分の構成例を示す断面図である。
【図１】
0004924035.tif 000002
【図２】
0004924035.tif 000003
【図３】
0004924035.tif 000004
【図４Ａ−４Ｄ】
0004924035.tif 000005
【図４Ｅ−４Ｈ】
0004924035.tif 000006
【図５】
0004924035.tif 000007