(57)【特許請求の範囲】
【請求項１】
４個以上のゲートと、
前記４個以上のゲートのうちの少なくとも１個のゲートに接続された、３個の入力端子及び１個以上２個以下の出力端子と、
前記４個以上のゲートの各々の入力端子に他の２個以上のゲートの出力端子を接続したフィードバック回路と、
前記３個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記３個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートと
を有することを特徴とするラッチ回路。
【請求項２】
さらに、前記データ反転ゲートの出力端子に接続され、前記出力端子のデータを保持するデータ保持部を有し、
前記データ反転ゲートは、前記３個の入力端子に入力されるデータがすべて同じではないときには、少なくとも１個の出力端子をハイインピーダンス状態にし、前記データ保持部により保持されている前のデータを保持することを特徴とする請求項１記載のラッチ回路。
【請求項３】
前記４個以上のゲートのうちの少なくとも４個のゲートは、前記データ反転ゲートであることを特徴とする請求項１記載のラッチ回路。
【請求項４】
前記データ反転ゲートは、３個の入力端子及び２個の出力端子を有することを特徴とする請求項１記載のラッチ回路。
【請求項５】
前記少なくとも４個のゲートのうちの１個の前記データ反転ゲートは３個の入力端子及び２個の出力端子を有し、前記少なくとも４個のゲートのうちの他の１個の前記データ反転ゲートは３個の入力端子及び１個の出力端子を有することを特徴とする請求項３記載のラッチ回路。
【請求項６】
前記少なくとも４個のゲートの前記データ反転ゲートは、すべて３個の入力端子及び２個の出力端子を有することを特徴とする請求項３記載のラッチ回路。
【請求項７】
前記データ反転ゲートは、各々のゲートがそれぞれ前記３個の入力端子に接続され、相互に直列に接続される３個以上の電界効果トランジスタを有することを特徴とする請求項１記載のラッチ回路。
【請求項８】
さらに、各々のゲートがそれぞれ前記４個以上のゲートのうちの２個のゲートの出力端子に接続され、相互に直列に接続され、データを出力するための複数の出力用電界効果トランジスタを有することを特徴とする請求項１記載のラッチ回路。
【請求項９】
さらに、クロック信号に応じて前記データ反転ゲートの３個の入力端子に同じデータを入力するスイッチを有することを特徴とする請求項１記載のラッチ回路。
【請求項１０】
ラッチ回路を有し、
前記ラッチ回路は、
４個以上のゲートと、
前記４個以上のゲートのうちの少なくとも１個のゲートに接続された、３個の入力端子及び１個以上２個以下の出力端子と、
前記４個以上のゲートの各々の入力端子に他の２個以上のゲートの出力端子を接続したフィードバック回路と、
前記３個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記３個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートと
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ回路及び電子機器に関する。
【背景技術】
【０００２】
ソフトエラーは、回路の特定箇所が永久的に破壊されるハードエラーと異なり、半導体チップ中にランダムに発生する動作再生可能な一過性の誤動作のことである。二次宇宙線の中性子線やＬＳＩ材料からのアルファ線等がＬＳＩに入射するのが原因である。
【０００３】
現在、ロジック回路中のラッチ回路やフリップフロップ等におけるソフトエラーが問題視されている。ラッチ回路における一般的なソフトエラー対策として複数ノードでデータを保持するラッチ回路がある（例えば、下記の特許文献１参照）。
【０００４】
しかし、近年、半導体チップの高集積化が進むにつれ、ラッチ回路中の２つのノードで、放射線によりノイズが発生する確率が上がってきている。先に挙げた複数ノードでデータを保持するラッチ回路では２つのノードでノイズが発生してしまうと、正しいデータが維持できない。また、複数のラッチ回路のパリティを演算すると複数ノードでノイズが発生しても、回避できるが（例えば、下記の特許文献２参照）、回路設計が非常に複雑化し、パリティ演算回路のために面積が大幅に大きくなり、速度も大きく低下する。
【０００５】
【特許文献１】特開２００７−３１２１０４号公報
【特許文献２】特開２００７−２４８３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、速度の低下を防止し、かつソフトエラーを防止し、信頼性を向上させることができるラッチ回路及び電子機器を提供することである。
【課題を解決するための手段】
【０００７】
本発明のラッチ回路は、４個以上のゲートと、前記４個以上のゲートのうちの少なくとも１個のゲートに接続された、３個の入力端子及び１個以上２個以下の出力端子と、前記４個以上のゲートの各々の入力端子に他の２個以上のゲートの出力端子を接続したフィードバック回路と、前記３個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記３個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートとを有することを特徴とする。
【発明の効果】
【０００８】
データ反転ゲートは、３個の入力端子を有するので、その３個の入力端子のノードのうちの１個又は２個のノードがソフトエラーによりデータ反転したとしても、前のデータを保持することができる。これにより、ラッチ回路としてのソフトエラーを防止することができ、信頼性を向上させることができる。また、ソフトエラーを防止するためのパリティ演算回路を必要としないので、パリティ演算回路のための面積増加を防止し、パリティ演算のための速度低下を防止することができる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
図２は、本発明の第１の実施形態によるラッチ回路を有する電子機器の構成例を示す図である。電子機器として、例えば、サーバー２０１、携帯電話２０２及びパーソナルコンピュータ（パソコン）２０３等がある。サーバー２０１、携帯電話２０２及びパーソナルコンピュータ２０３は、ＬＳＩ（大規模集積回路）２０４を有する。ＬＳＩ２０４は、ラッチ回路２０５を有する。
【００１０】
図１は、本実施形態によるラッチ回路２０５の構成例を示す図である。ラッチ回路２０５は、４個のデータ反転ゲート１０１ａ、１０１ｂ、１０１ｃ及び１０１ｄを有する。データ反転ゲート１０１ａは、３入力端子がノード１、ノード２及びノード３に接続され、２出力端子がノード４及びノード５に接続される。出力ノード４及び出力ノード５には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｂは、３入力端子がノード１、ノード２及びノード３に接続され、１出力端子がノード６に接続される。出力ノード６には、容量Ｃが接続される。データ反転ゲート１０１ｃは、３入力端子がノード４、ノード５及びノード６に接続され、１出力端子がノード１に接続される。出力ノード１には、容量Ｃが接続される。データ反転ゲート１０１ｄは、３入力端子がノード４、ノード５及びノード６に接続され、２出力端子がノード２及びノード３に接続される。出力ノード２及び出力ノード３には、それぞれ容量Ｃが接続される。
【００１１】
上記のノード番号が同じノードは、相互に接続される。データ反転ゲート１０１ｃの出力端子は、ノード１を介して、２個のデータ反転ゲート１０１ａ及び１０１ｂの入力端子に接続される。データ反転ゲート１０１ｄの２個の出力端子は、それぞれ、ノード２及びノード３を介して、２個のデータ反転ゲート１０１ａ及び１０１ｂの２個の入力端子に接続される。データ反転ゲート１０１ａの２個の出力端子は、それぞれ、ノード４及びノード５を介して、２個のデータ反転ゲート１０１ｃ及び１０１ｄの２個の入力端子に接続される。データ反転ゲート１０１ｂの出力端子は、ノード６を介して、２個のデータ反転ゲート１０１ｃ及び１０１ｄの入力端子に接続される。
【００１２】
図３（Ａ）〜（Ｄ）は、データ反転ゲート１０１ａ〜１０１ｄの構成例を示す回路図である。以下、ＭＯＳ電界効果トランジスタを単にトランジスタという。
【００１３】
図３（Ａ）は、３入力１出力のデータ反転ゲート１０１ｂ及び１０１ｃの構成例を示す回路図である。データ反転ゲート１０１ｂ及び１０１ｃは、それぞれ、３個の入力端子ＩＮＡ、ＩＮＢ、ＩＮＣ、１個の出力端子ＯＵＴＡ、３個のｐチャネルトランジスタ３０１〜３０３、及び３個のｎチャネルトランジスタ３０４〜３０６を有する。
【００１４】
ｐチャネルトランジスタ３０１は、ゲートが入力端子ＩＮＡに接続され、ソースが電源電圧ノードに接続される。ｐチャネルトランジスタ３０２は、ゲートが入力端子ＩＮＢに接続され、ソースがｐチャネルトランジスタ３０１のドレインに接続される。ｐチャネルトランジスタ３０３は、ゲートが入力端子ＩＮＣに接続され、ソースがｐチャネルトランジスタ３０２のドレインに接続され、ドレインが出力端子ＯＵＴＡに接続される。
【００１５】
ｎチャネルトランジスタ３０４は、ゲートが入力端子ＩＮＣに接続され、ドレインが出力端子ＯＵＴＡに接続される。ｎチャネルトランジスタ３０５は、ゲートが入力端子ＩＮＢに接続され、ドレインがｎチャネルトランジスタ３０４のソースに接続される。ｎチャネルトランジスタ３０６は、ゲートが入力端子ＩＮＡに接続され、ドレインがｎチャネルトランジスタ３０５のソースに接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。
【００１６】
データ反転ゲート１０１ｂは、３個の入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが図１のノード１、ノード２及びノード３に接続され、１個の出力端子ＯＵＴＡが図１のノード６に接続される。データ反転ゲート１０１ｃは、３個の入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが図１のノード４、ノード５及びノード６に接続され、１個の出力端子ＯＵＴＡが図１のノード１に接続される。データ反転ゲート１０１ｂ及び１０１ｃの真理値表は、後に図４を参照しながら説明する。
【００１７】
図３（Ｂ）は、３入力２出力のデータ反転ゲート１０１ａ及び１０１ｄの構成例を示す回路図である。データ反転ゲート１０１ａ及び１０１ｄは、それぞれ、３個の入力端子ＩＮＡ、ＩＮＢ、ＩＮＣ、２個の出力端子ＯＵＴＡ、ＯＵＴＢ、３個のｐチャネルトランジスタ３０１〜３０３、及び３個のｎチャネルトランジスタ３０４〜３０６を有する。以下、図３（Ｂ）のデータ反転ゲートが図３（Ａ）のデータ反転ゲートと異なる点を説明する。出力端子ＯＵＴＡは、ｐチャネルトランジスタ３０２のドレイン及びｐチャネルトランジスタ３０３のソースの相互接続点、並びにｎチャネルトランジスタ３０４のソース及びｎチャネルトランジスタ３０５のドレインの相互接続点に接続される。出力端子ＯＵＴＢは、ｐチャネルトランジスタ３０３のドレイン及びｎチャネルトランジスタ３０４のドレインの相互接続点に接続される。
【００１８】
データ反転ゲート１０１ａは、３個の入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが図１のノード１、ノード２及びノード３に接続され、２個の出力端子ＯＵＴＡ及びＯＵＴＢが図１のノード４及びノード５に接続される。データ反転ゲート１０１ｄは、３個の入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが図１のノード４、ノード５及びノード６に接続され、２個の出力端子ＯＵＴＡ及びＯＵＴＢが図１のノード２及びノード３に接続される。データ反転ゲート１０１ａ及び１０１ｄの真理値表は、後に図５を参照しながら説明する。
【００１９】
図３（Ｃ）は、他の３入力２出力のデータ反転ゲート１０１ａ及び１０１ｄの構成例を示す回路図である。図３（Ｃ）のデータ反転ゲートは、図３（Ｂ）のデータ反転ゲートに対して、トランジスタ３１１〜３１６を追加したものである。以下、図３（Ｃ）のデータ反転ゲートが図３（Ｂ）のデータ反転ゲートと異なる点を説明する。
【００２０】
データ反転ゲート１０１ａ及び１０１ｄは、それぞれ、３個の入力端子ＩＮＡ、ＩＮＢ、ＩＮＣ、２個の出力端子ＯＵＴＡ、ＯＵＴＢ、及び１２個のトランジスタ３０１〜３０６、３１１〜３１６を有する。
【００２１】
ｐチャネルトランジスタ３１１は、ゲートが入力端子ＩＮＡに接続され、ソースが電源電圧ノードに接続される。ｐチャネルトランジスタ３１２は、ゲートが入力端子ＩＮＢに接続され、ソースがｐチャネルトランジスタ３１１のドレインに接続される。ｐチャネルトランジスタ３１３は、ゲートが入力端子ＩＮＣに接続され、ソースがｐチャネルトランジスタ３１２のドレインに接続される。
【００２２】
ｎチャネルトランジスタ３１４は、ゲートが入力端子ＩＮＣに接続され、ドレインがｐチャネルトランジスタ３１３のドレインに接続される。ｎチャネルトランジスタ３１５は、ゲートが入力端子ＩＮＢに接続され、ドレインがｎチャネルトランジスタ３１４のソースに接続される。ｎチャネルトランジスタ３１６は、ゲートが入力端子ＩＮＡに接続され、ドレインがｎチャネルトランジスタ３１５のソースに接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。
【００２３】
出力端子ＯＵＴＡは、ｐチャネルトランジスタ３０３のドレイン及びｎチャネルトランジスタ３０４のドレインの相互接続点に接続される。出力端子ＯＵＴＢは、ｐチャネルトランジスタ３１３のドレイン及びｎチャネルトランジスタ３１４のドレインの相互接続点に接続される。
【００２４】
図３（Ｄ）は、他の３入力２出力のデータ反転ゲート１０１ａ及び１０１ｄの構成例を示す回路図である。データ反転ゲート１０１ａ及び１０１ｄは、それぞれ、３個の入力端子ＩＮＡ、ＩＮＢ、ＩＮＣ、２個の出力端子ＯＵＴＡ、ＯＵＴＢ、及び３個のトランジスタ３２１〜３２３を有する。
【００２５】
ｐチャネルトランジスタ３２１は、ゲートが入力端子ＩＮＡに接続され、ソースが電源電圧ノードに接続され、ドレインが出力端子ＯＵＴＡに接続される。ｎチャネルトランジスタ３２２は、ゲートが入力端子ＩＮＢに接続され、ドレインが出力端子ＯＵＴＡに接続され、ソースが出力端子ＯＵＴＢに接続される。ｎチャネルトランジスタ３２３は、ゲートが入力端子ＩＮＣに接続され、ドレインが出力端子ＯＵＴＢに接続され、ソースが基準電位ノードに接続される。
【００２６】
図４は、図３（Ａ）のデータ反転ゲート１０１ｂ及び１０１ｃの真理値表を示す図である。例えば、データ「０」はローレベルを示し、データ「１」はハイレベルを示す。入力端子ＩＮＡ、ＩＮＢ及びＩＮＣがすべて「０」のときには、トランジスタ３０１〜３０３がオンし、トランジスタ３０４〜３０６がオフし、出力端子ＯＵＴＡは「１」になる。また、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣがすべて「１」のときには、トランジスタ３０１〜３０３がオフし、トランジスタ３０４〜３０６がオンし、出力端子ＯＵＴＡは「０」になる。
【００２７】
入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが「０」、「０」及び「１」のときには、トランジスタ３０１、３０２及び３０４がオンし、トランジスタ３０３、３０５及び３０６がオフし、出力端子ＯＵＴＡはハイインピーダンス状態になり、図１の容量Ｃに蓄積されている前のデータを保持する。同様に、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣの入力データがすべて同じでないときには、出力端子ＯＵＴＡはハイインピーダンス状態になり、図１の容量Ｃに蓄積されている前のデータを保持する。
【００２８】
以上のように、データ反転ゲート１０１ｂ及び１０１ｃは、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣの入力データがすべて同じときには、その入力データの反転データを出力端子ＯＵＴＡから出力し、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣの入力データがすべて同じでないときには、出力端子ＯＵＴＡがハイインピーダンス状態になり、図１の容量Ｃに蓄積されている前のデータを保持する。
【００２９】
図５は、図３（Ｂ）のデータ反転ゲート１０１ａ及び１０１ｄの真理値表を示す図である。例えば、データ「０」はローレベルを示し、データ「１」はハイレベルを示し、データ「ｘ」は出力端子ＯＵＴＡ，ＯＵＴＢがハイインピーダンス状態になって図１の容量Ｃに蓄積されている前のデータを保持することを示す。入力端子ＩＮＡ、ＩＮＢ及びＩＮＣがすべて「０」のときには、トランジスタ３０１〜３０３、３１１〜３１３がオンし、トランジスタ３０４〜３０６、３１４〜３１６がオフし、出力端子ＯＵＴＡ及びＯＵＴＢは「１」になる。また、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣがすべて「１」のときには、トランジスタ３０１〜３０３、３１１〜３１３がオフし、トランジスタ３０４〜３０６、３１４〜３１６がオンし、出力端子ＯＵＴＡ及びＯＵＴＢは「０」になる。
【００３０】
入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが「０」、「０」及び「１」のときには、出力端子ＯＵＴＡが「１」になり、出力端子ＯＵＴＢがハイイピーダンス状態になって図１の容量Ｃに蓄積されている前のデータを保持する。
【００３１】
また、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが「０」、「１」及び「０」のとき、「０」、「１」及び「１」のとき、「１」、「０」及び「０」のとき、「１」、「０」及び「１」のときには、出力端子ＯＵＴＡ及びＯＵＴＢがハイイピーダンス状態になって図１の容量Ｃに蓄積されている前のデータを保持する。
【００３２】
また、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣが「１」、「１」及び「０」のときには、出力端子ＯＵＴＡが「０」になり、出力端子ＯＵＴＢがハイイピーダンス状態になって図１の容量Ｃに蓄積されている前のデータを保持する。
【００３３】
以上のように、データ反転ゲート１０１ａ及び１０１ｄは、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣの入力データがすべて同じときには、その入力データの反転データを出力端子ＯＵＴＡ及びＯＵＴＢから出力し、入力端子ＩＮＡ、ＩＮＢ及びＩＮＣの入力データがすべて同じでないときには、少なくとも出力端子ＯＵＴＡ及びＯＵＴＢのいずれかがハイインピーダンス状態になり、図１の容量Ｃに蓄積されている前のデータを保持する。
【００３４】
図６は、図１のラッチ回路２０５の構成例を示す回路図である。データ反転ゲート１０１ｂ及び１０１ｃは、図３（Ａ）の回路構成を有する。データ反転ゲート１０１ａ及び１０１ｄは、図３（Ｂ）の回路構成を有する。
【００３５】
図８は、３入力１出力のラッチ回路の構成例を示す回路図である。このラッチ回路は、図６のラッチ回路に、３個の入力端子ＩＮ１、ＩＮ２、ＩＮ３、１個の出力端子ＯＵＴ１及び２個のトランジスタ８０１、８０２を追加したものである。入力端子ＩＮ１はノード３に接続され、入力端子ＩＮ２はノード２に接続され、入力端子ＩＮ３はノード１に接続される。ｐチャネルトランジスタ８０１は、ゲートがノード１に接続され、ソースが電源電圧ノードに接続され、ドレインが出力端子ＯＵＴ１に接続される。ｎチャネルトランジスタ８０２は、ゲートがノード２に接続され、ドレインが出力端子ＯＵＴ１に接続され、ソースが基準電位ノードに接続される。
【００３６】
３個の入力端子ＩＮ１〜ＩＮ３に「０」が入力されると、ノード１〜ノード６にソフトエラーが発生しない場合には、ノード１〜ノード３は「０」を保持し、ノード４〜ノード６は「１」を保持する。すると、トランジスタ８０１のゲートが「０」になり、トランジスタ８０２のゲートも「０」になる。その結果、トランジスタ８０１がオンし、トランジスタ８０２がオフし、出力端子ＯＵＴ１は「１」になる。
【００３７】
３個の入力端子ＩＮ１〜ＩＮ３に「１」が入力されると、ノード１〜ノード６にソフトエラーが発生しない場合には、ノード１〜ノード３は「１」を保持し、ノード４〜ノード６は「０」を保持する。すると、トランジスタ８０１のゲートが「１」になり、トランジスタ８０２のゲートも「１」になる。その結果、トランジスタ８０１がオフし、トランジスタ８０２がオンし、出力端子ＯＵＴ１は「０」になる。
【００３８】
また、図４及び図５の真理値表に示すように、データ反転ゲート１０１ａ〜１０１ｄは、３個の入力端子ＩＮＡ〜ＩＮＣの入力データのうちの２個以内のデータがソフトエラーによりデータ反転したとしても、出力端子ＯＵＴＡ，ＯＵＴＢが前のデータを保持するので、ソフトエラーを防止することができる。
【００３９】
図９は、他の３入力１出力のラッチ回路の構成例を示す回路図である。図９のラッチ回路は、図８のラッチ回路に対し、トランジスタ８０１及び８０２の代わりにトランジスタ９０１〜９０６を設けたものであり、同様の動作を行う。以下、図９のラッチ回路が図８のラッチ回路と異なる点を説明する。
【００４０】
ｐチャネルトランジスタ９０１は、ゲートがノード１に接続され、ソースが電源電圧ノードに接続される。ｐチャネルトランジスタ９０２は、ゲートがノード２に接続され、ソースがｐチャネルトランジスタ９０１のドレインに接続される。ｐチャネルトランジスタ９０３は、ゲートがノード３に接続され、ソースがｐチャネルトランジスタ９０２のドレインに接続され、ドレインが出力端子ＯＵＴ１に接続される。
【００４１】
ｎチャネルトランジスタ９０４は、ゲートがノード３に接続され、ドレインが出力端子ＯＵＴ１に接続される。ｎチャネルトランジスタ９０５は、ゲートがノード２に接続され、ドレインがｎチャネルトランジスタ９０４のソースに接続される。ｎチャネルトランジスタ９０６は、ゲートがノード１に接続され、ドレインがｎチャネルトランジスタ９０５のソースに接続され、ソースが基準電位ノードに接続される。
【００４２】
図１０は、データ端子及びクロック端子を有するラッチ回路の構成例を示す回路図である。図１０のラッチ回路は、図９のラッチ回路に対して、データ端子ＤＴ、クロック端子ＣＫ、トランジスタ１００１ｎ、１００１ｐ、１００２ｎ、１００２ｐ、１００３ｎ、１００３ｐ、及びインバータ１００４を追加したものである。
【００４３】
データ端子ＤＴはデータを入力し、クロック端子ＣＫはクロック信号を入力する。インバータ１００４は、クロック端子ＣＫのクロック信号を反転して出力する。
【００４４】
ｎチャネルトランジスタ１００１ｎは、ゲートがクロック端子ＣＫに接続され、ソース及びドレインがデータ端子ＤＴ及びノード１に接続される。ｐチャネルトランジスタ１００１ｐは、ゲートがインバータ１００４の出力端子に接続され、ソース及びドレインがデータ端子ＤＴ及びノード１に接続される。
【００４５】
ｎチャネルトランジスタ１００２ｎは、ゲートがクロック端子ＣＫに接続され、ソース及びドレインがデータ端子ＤＴ及びノード２に接続される。ｐチャネルトランジスタ１００２ｐは、ゲートがインバータ１００４の出力端子に接続され、ソース及びドレインがデータ端子ＤＴ及びノード２に接続される。
【００４６】
ｎチャネルトランジスタ１００３ｎは、ゲートがクロック端子ＣＫに接続され、ソース及びドレインがデータ端子ＤＴ及びノード３に接続される。ｐチャネルトランジスタ１００３ｐは、ゲートがインバータ１００４の出力端子に接続され、ソース及びドレインがデータ端子ＤＴ及びノード３に接続される。
【００４７】
クロック端子ＣＫのクロック信号がハイレベルのときには、トランジスタ１００１ｎ、１００１ｐ、１００２ｎ、１００２ｐ、１００３ｎ及び１００３ｐがオンし、データ端子ＤＴのデータがノード１〜ノード３に入力される。ノード１〜ノード３は、データ端子ＤＴのデータに書き換えられる。この状態は、データ書き込みモードである。
【００４８】
これに対し、クロック端子ＣＫのクロック信号がローレベルのときには、トランジスタ１００１ｎ、１００１ｐ、１００２ｎ、１００２ｐ、１００３ｎ及び１００３ｐがオフし、データ端子ＤＴはノード１〜ノード３に対して切断される。ノード１〜ノード３は、前のデータを保持する。この状態は、データ保持モードである。
【００４９】
以上のように、データ書き込みモードにおいては、ノード１〜ノード３には同じデータ端子ＤＴのデータが書き込まれる。ノード１〜ノード３のデータが同じであるときには、上記のように、出力端子ＯＵＴ１はデータ端子ＤＴのデータに対して反転したデータを出力する。
【００５０】
また、図４及び図５の真理値表に示すように、データ反転ゲート１０１ａ〜１０１ｄは、３個の入力端子ＩＮＡ〜ＩＮＣの入力データのうちの２個以内のデータがソフトエラーによりデータ反転したとしても、出力端子ＯＵＴＡ，ＯＵＴＢが前のデータを保持するので、ソフトエラーを防止することができる。
【００５１】
すなわち、３個のノード１〜ノード３のうちの２個以内のノードがソフトエラーにより同時にデータ反転したとしても、出力端子ＯＵＴＡ，ＯＵＴＢが前のデータを保持するので、ソフトエラーを防止することができる。また、３個のノード４〜ノード６のうちの２個以内のノードがソフトエラーにより同時にデータ反転したとしても、出力端子ＯＵＴＡ，ＯＵＴＢが前のデータを保持するので、ソフトエラーを防止することができる。
【００５２】
図１１は、他のデータ端子及びクロック端子を有するラッチ回路の構成例を示す回路図である。図１１のラッチ回路は、図１０のラッチ回路に対して、トランジスタ１００１ｎ、１００１ｐ、１００２ｎ、１００２ｐ、１００３ｎ、１００３ｐの代わりに、トランジスタ１１０１ｎ、１１０１ｐ、１１０２ｎ、１１０２ｐ、１１０３ｎ、１１０３ｐを設けたものであり、同様の動作を行う。以下、図１１のラッチ回路が図１０のラッチ回路と異なる点を説明する。
【００５３】
ｎチャネルトランジスタ１１０３ｎは、ゲートがクロック端子ＣＫに接続され、ソース及びドレインがデータ端子ＤＴ及びノード１に接続される。ｐチャネルトランジスタ１１０３ｐは、ゲートがインバータ１００４の出力端子に接続され、ソース及びドレインがデータ端子ＤＴ及びノード１に接続される。
【００５４】
ｎチャネルトランジスタ１１０２ｎは、ゲートがクロック端子ＣＫに接続され、ソース及びドレインがノード１及びノード２に接続される。ｐチャネルトランジスタ１１０２ｐは、ゲートがインバータ１００４の出力端子に接続され、ソース及びドレインがノード１及びノード２に接続される。
【００５５】
ｎチャネルトランジスタ１１０１ｎは、ゲートがクロック端子ＣＫに接続され、ソース及びドレインがノード２及びノード３に接続される。ｐチャネルトランジスタ１１０１ｐは、ゲートがインバータ１００４の出力端子に接続され、ソース及びドレインがノード２及びノード３に接続される。
【００５６】
クロック端子ＣＫのクロック信号がハイレベルのときには、トランジスタ１１０１ｎ、１１０１ｐ、１１０２ｎ、１１０２ｐ、１１０３ｎ及び１１０３ｐがオンし、データ端子ＤＴのデータがノード１〜ノード３に入力される。ノード１〜ノード３は、データ端子ＤＴのデータに書き換えられる。
【００５７】
これに対し、クロック端子ＣＫのクロック信号がローレベルのときには、トランジスタ１１０１ｎ、１１０１ｐ、１１０２ｎ、１１０２ｐ、１１０３ｎ及び１１０３ｐがオフし、データ端子ＤＴはノード１〜ノード３に対して切断される。ノード１〜ノード３は、前のデータを保持する。
【００５８】
（第２の実施形態）
図７は、本発明の第２の実施形態によるラッチ回路の構成例を示す図である。以下、図７のラッチ回路が図１のラッチ回路と異なる点を説明する。ラッチ回路２０５は、４個のデータ反転ゲート１０１ａ、１０１ｂ、１０１ｃ及び１０１ｄを有する。データ反転ゲート１０１ａは、３入力端子がノード１、ノード２及びノード３に接続され、２出力端子がインバータ７０１の入力端子及びノード４に接続される。インバータ７０１は、入力端子の入力データを反転して出力端子から出力する。インバータ７０１の出力端子は、ノード３に接続される。インバータ７０１の入力端子、ノード３及びノード４には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｂは、３入力端子がノード１、ノード２及びノード３に接続され、１出力端子がノード５に接続される。ノード５には、容量Ｃが接続される。データ反転ゲート１０１ｃは、３入力端子がノード４、ノード５及びノード６に接続され、１出力端子がノード１に接続される。ノード１には、容量Ｃが接続される。データ反転ゲート１０１ｄは、３入力端子がノード４、ノード５及びノード６に接続され、２出力端子がインバータ７０２の入力端子及びノード２に接続される。インバータ７０２は、入力端子の入力データを反転して出力端子から出力する。インバータ７０２の出力端子は、ノード６に接続される。インバータ７０２の入力端子、ノード２及びノード６には、それぞれ容量Ｃが接続される。
【００５９】
上記のノード番号が同じノードは、相互に接続される。データ反転ゲート１０１ｃの出力端子は、ノード１を介して、２個のデータ反転ゲート１０１ａ及び１０１ｂの入力端子に接続される。データ反転ゲート１０１ｄの出力端子は、ノード２を介して、２個のデータ反転ゲート１０１ａ及び１０１ｂの入力端子に接続される。インバータ７０１の出力端子は、ノード３を介して、２個のデータ反転ゲート１０１ａ及び１０１ｂの入力端子に接続される。データ反転ゲート１０１ａの出力端子は、ノード４を介して、２個のデータ反転ゲート１０１ｃ及び１０１ｄの入力端子に接続される。データ反転ゲート１０１ｂの出力端子は、ノード５を介して、２個のデータ反転ゲート１０１ｃ及び１０１ｄの入力端子に接続される。インバータ７０２の出力端子は、ノード６を介して、２個のデータ反転ゲート１０１ｃ及び１０１ｄの入力端子に接続される。
【００６０】
データ反転ゲート１０１ａ〜１０１ｄの構成は、第１の実施形態と同じである。第１の実施形態と同様に、図４及び図５の真理値表に示すように、データ反転ゲート１０１ａ〜１０１ｄは、３個の入力端子ＩＮＡ〜ＩＮＣの入力データのうちの２個以内のデータがソフトエラーによりデータ反転したとしても、出力端子ＯＵＴＡ，ＯＵＴＢが前のデータを保持するので、ソフトエラーを防止することができる。
【００６１】
（第３の実施形態）
図１２（Ａ）〜（Ｃ）は、本発明の第３の実施形態によるラッチ回路の構成例を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００６２】
まず、図１２（Ａ）のラッチ回路２０５を説明する。ラッチ回路２０５は、５個のデータ反転ゲート１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ及び１０１ｅを有する。データ反転ゲート１０１ａは、３入力端子がノード１、ノード２及びノード３に接続され、２出力端子がノード４及びノード５に接続される。出力ノード４及び出力ノード５には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｂは、３入力端子がノード１、ノード２及びノード３に接続され、２出力端子がノード６及びノード７に接続される。出力ノード６及び出力ノード７には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｃは、３入力端子がノード４、ノード５及びノード６に接続され、１出力端子がノード１に接続される。出力ノード１には、容量Ｃが接続される。データ反転ゲート１０１ｄは、３入力端子がノード６、ノード７及びノード４に接続され、１出力端子がノード２に接続される。出力ノード２には、容量Ｃが接続される。データ反転ゲート１０１ｅは、３入力端子がノード７、ノード４及びノード５に接続され、１出力端子がノード３に接続される。出力ノード３には、容量Ｃが接続される。上記のノード番号が同じノードは、相互に接続される。３入力２出力のデータ反転ゲート１０１ａ及び１０１ｂは、図３（Ｂ）〜（Ｄ）の回路構成等を有する。３入力１出力のデータ反転ゲート１０１ｃ、１０１ｄ及び１０１ｅは、図３（Ａ）の回路構成等を有する。ノード１〜ノード３には、外部から同じデータが入力される。
【００６３】
次に、図１２（Ｂ）のラッチ回路２０５を説明する。ラッチ回路２０５は、４個のデータ反転ゲート１０１ａ、１０１ｂ、１０１ｃ及び１０１ｄを有する。データ反転ゲート１０１ａは、３入力端子がノード１、ノード２及びノード３に接続され、２出力端子がノード５及びノード６に接続される。出力ノード５及び出力ノード６には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｂは、３入力端子がノード１、ノード２及びノード４に接続され、２出力端子がノード７及びノード８に接続される。出力ノード７及び出力ノード８には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｃは、３入力端子がノード５、ノード６及びノード７に接続され、２出力端子がノード１及びノード２に接続される。出力ノード１及び出力ノード２には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｄは、３入力端子がノード７、ノード８及びノード５に接続され、２出力端子がノード３及びノード４に接続される。出力ノード３及び出力ノード４には、それぞれ容量Ｃが接続される。上記のノード番号が同じノードは、相互に接続される。３入力２出力のデータ反転ゲート１０１ａ〜１０１ｄは、図３（Ｂ）〜（Ｄ）の回路構成等を有する。ノード１〜ノード４には、外部から同じデータが入力される。
【００６４】
次に、図１２（Ｃ）のラッチ回路２０５を説明する。ラッチ回路２０５は、４個のデータ反転ゲート１０１ａ、１０１ｂ、１０１ｃ及び１０１ｄを有する。データ反転ゲート１０１ａは、３入力端子がノード１、ノード２及びノード３に接続され、２出力端子がノード５及びノード６に接続される。出力ノード５及び出力ノード６には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｂは、３入力端子がノード１、ノード２及びノード４に接続され、１出力端子がノード７に接続される。出力ノード７には、容量Ｃが接続される。データ反転ゲート１０１ｃは、３入力端子がノード５、ノード６及びノード７に接続され、２出力端子がノード１及びノード２に接続される。出力ノード１及び出力ノード２には、それぞれ容量Ｃが接続される。データ反転ゲート１０１ｄは、３入力端子がノード５、ノード６及びノード７に接続され、２出力端子がノード３及びノード４に接続される。出力ノード３及び出力ノード４には、それぞれ容量Ｃが接続される。上記のノード番号が同じノードは、相互に接続される。３入力２出力のデータ反転ゲート１０１ａ、１０１ｃ及び１０１ｄは、図３（Ｂ）〜（Ｄ）の回路構成等を有する。３入力１出力のデータ反転ゲート１０１ｂは、図３（Ａ）の回路構成等を有する。ノード１〜ノード４には、外部から同じデータが入力される。
【００６５】
以上のように、第１〜第３の実施形態によれば、データ書き込みモードにおいては、各データ反転ゲートの複数の入力端子に同じデータ端子ＤＴのデータが書き込まれる。データ反転ゲートは、複数の入力データがすべて同じであるときには、上記のように、入力データに対して反転したデータを出力する。
【００６６】
また、図４及び図５の真理値表に示すように、データ反転ゲートは、３個の入力端子ＩＮＡ〜ＩＮＣの入力データのうちの２個以内のデータがソフトエラーによりデータ反転したとしても、出力端子ＯＵＴＡ，ＯＵＴＢが前のデータを保持するので、ソフトエラーを防止することができる。
【００６７】
すなわち、３個の入力端子ＩＮＡ〜ＩＮＣのノードのうちの２個以内のノードがソフトエラーにより同時にデータ反転したとしても、出力端子ＯＵＴＡ，ＯＵＴＢが前のデータを保持するので、ソフトエラーを防止することができる。
【００６８】
１個のデータ反転ゲートに着目したときに、データ反転ゲートは３個の入力端子ＩＮＡ〜ＩＮＣを有する。この入力端子ＩＮＡ〜ＩＮＣのうち２個の入力端子にエラー信号が入力されても、図４及び図５に示すように、出力端子ＯＵＴＡ，ＯＵＴＢはエラー信号の影響を受けない。したがって、図６のように、このデータ反転ゲートを接続して構成することにより、どの２箇所のノードでエラーが発生しても、このデータ反転ゲートがエラーによるノイズを止めることができる。したがって、ラッチ回路は、ソフトエラー耐性が強くなり、さらにこのラッチ回路を持つ電子機器はソフトエラー耐性が高くなる。
【００６９】
また、パリティを演算せずに、ソフトエラーを防止することができるので、パリティ演算回路のための面積増加を防止し、パリティ演算のための速度低下を防止することができる。
【００７０】
以上のように、上記実施形態のラッチ回路及びそれを有する電子機器は、速度の低下を防止し、かつソフトエラーを防止し、信頼性を向上させることができる。
【００７１】
なお、上記の容量Ｃは、寄生容量であってもよく、例えば配線容量及び／又はトランジスタのゲート容量でもよい。
【００７２】
第１〜第３の実施形態のラッチ回路は、４個以上のゲートを有する。以下、データ反転ゲート１０１ａ〜１０１ｅの個々又は総称を、データ反転ゲート１０１という。前記４個以上のゲートは、データ反転ゲート１０１又はインバータ７０１，７０２である。前記４個以上のゲートのうちの少なくとも１個のゲートは、３個の入力端子ＩＮＡ〜ＩＮＣ及び１個以上２個以下の出力端子ＯＵＴＡ，ＯＵＴＢを有し、前記３個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記３個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲート１０１である。前記４個以上のゲートの各々の入力端子に他の２個以上のゲートの出力端子を接続することにより、前記４個以上のゲートはフィードバック回路を構成する。
【００７３】
容量Ｃは、前記データ反転ゲート１０１の出力端子に接続され、前記出力端子のデータを保持するデータ保持部である。前記データ反転ゲート１０１は、前記３個の入力端子に入力されるデータがすべて同じではないときには、少なくとも１個の出力端子をハイインピーダンス状態にし、前記データ保持部Ｃにより保持されている前のデータを保持する。
【００７４】
また、図１、図７及び図１２（Ａ）〜（Ｃ）に示すように、前記４個以上のゲートのうちの少なくとも４個のゲートは、前記データ反転ゲート１０１である。
【００７５】
また、図１、図７、図１２（Ａ）及び（Ｃ）では、前記少なくとも４個のゲートのうちの１個の前記データ反転ゲートは３個の入力端子及び２個の出力端子を有し、前記少なくとも４個のゲートのうちの他の１個の前記データ反転ゲートは３個の入力端子及び１個の出力端子を有する。
【００７６】
また、図１２（Ｂ）では、前記少なくとも４個のゲートの前記データ反転ゲートは、すべて３個の入力端子及び２個の出力端子を有する。
【００７７】
また、図３（Ａ）〜（Ｄ）に示すように、前記データ反転ゲート１０１は、各々のゲートがそれぞれ前記３個の入力端子ＩＮＡ〜ＩＮＣに接続され、相互に直列に接続される３個以上の電界効果トランジスタを有する。
【００７８】
また、図３（Ａ）〜（Ｃ）では、前記データ反転ゲート１０１は、各々のゲートがそれぞれ前記３個の入力端子ＩＮＡ〜ＩＮＣに接続され、相互に直列に接続される３個のｐチャネル電界効果トランジスタ３０１〜３０３及び３個のｎチャネル電界効果トランジスタ３０４〜３０６を有する。
【００７９】
また、図３（Ａ）では、前記３個のｐチャネル電界効果トランジスタ３０１〜３０３は第１〜第３のｐチャネル電界効果トランジスタであり、前記３個のｎチャネル電界効果トランジスタ３０４〜３０６は第１〜第３のｎチャネル電界効果トランジスタである。前記データ反転ゲート１０１は１個の出力端子ＯＵＴＡを有し、前記１個の出力端子ＯＵＴＡは前記第３のｐチャネル電界効果トランジスタ３０３のドレイン及び前記第１のｎチャネル電界効果トランジスタ３０４のドレインの相互接続点に接続される。
【００８０】
また、図３（Ｂ）では、前記３個のｐチャネル電界効果トランジスタ３０１〜３０３は第１〜第３のｐチャネル電界効果トランジスタであり、前記３個のｎチャネル電界効果トランジスタ３０４〜３０６は第１〜第３のｎチャネル電界効果トランジスタである。前記データ反転ゲート１０１は第１及び第２の出力端子ＯＵＴＡ及びＯＵＴＢを有し、前記第１の出力端子ＯＵＴＡは前記第２及び第３のｐチャネル電界効果トランジスタ３０２及び３０３の相互接続点並びに前記第１及び第２のｎチャネル電界効果トランジスタ３０４及び３０５の相互接続点に接続される。第２の出力端子ＯＵＴＢは前記第３のｐチャネル電界効果トランジスタ３０３のドレイン及び前記第１のｎチャネル電界効果トランジスタ３０４のドレインの相互接続点に接続される。
【００８１】
また、図１０及び図１１に示すように、前記データ反転ゲート１０１の３個の入力端子ＩＮＡ〜ＩＮＣには、外部から同じデータ端子ＤＴのデータが入力される。トランジスタ１００１ｎ，１００１ｐ，１００２ｎ，１００２ｐ，１００３ｎ，１００３ｐ、及び１１０１ｎ，１１０１ｐ，１１０２ｎ，１１０２ｐ，１１０３ｎ，１１０３ｐは、クロック端子ＣＫのクロック信号に応じて前記データ反転ゲート１０１の３個の入力端子ＩＮＡ〜ＩＮＣに同じデータ端子ＤＴのデータを入力するスイッチである。
【００８２】
また、図８〜図１１に示すように、トランジスタ８０１，８０２及び９０１〜９０６は、各々のゲートがそれぞれ前記４個以上のゲートのうちの２個のゲートの出力端子に接続され、相互に直列に接続され、データを出力するための複数の出力用電界効果トランジスタである。
【００８３】
以上のように、データ反転ゲートは、３個の入力端子を有するので、その３個の入力端子のノードのうちの１個又は２個のノードがソフトエラーによりデータ反転したとしても、前のデータを保持することができる。これにより、ラッチ回路としてのソフトエラーを防止することができ、信頼性を向上させることができる。また、ソフトエラーを防止するためのパリティ演算回路を必要としないので、パリティ演算回路のための面積増加を防止し、パリティ演算のための速度低下を防止することができる。
【００８４】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００８５】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００８６】
（付記１）
４個以上のゲートと、
前記４個以上のゲートのうちの少なくとも１個のゲートに接続された、３個の入力端子及び１個以上２個以下の出力端子と、
前記４個以上のゲートの各々の入力端子に他の２個以上のゲートの出力端子を接続したフィードバック回路と、
前記３個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記３個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートと
を有することを特徴とするラッチ回路。
（付記２）
さらに、前記データ反転ゲートの出力端子に接続され、前記出力端子のデータを保持するデータ保持部を有し、
前記データ反転ゲートは、前記３個の入力端子に入力されるデータがすべて同じではないときには、少なくとも１個の出力端子をハイインピーダンス状態にし、前記データ保持部により保持されている前のデータを保持することを特徴とする付記１記載のラッチ回路。
（付記３）
前記４個以上のゲートのうちの少なくとも４個のゲートは、前記データ反転ゲートであることを特徴とする付記１記載のラッチ回路。
（付記４）
前記データ反転ゲートは、３個の入力端子及び２個の出力端子を有することを特徴とする付記１記載のラッチ回路。
（付記５）
前記少なくとも４個のゲートのうちの１個の前記データ反転ゲートは３個の入力端子及び２個の出力端子を有し、前記少なくとも４個のゲートのうちの他の１個の前記データ反転ゲートは３個の入力端子及び１個の出力端子を有することを特徴とする付記３記載のラッチ回路。
（付記６）
前記少なくとも４個のゲートの前記データ反転ゲートは、すべて３個の入力端子及び２個の出力端子を有することを特徴とする付記３記載のラッチ回路。
（付記７）
前記データ反転ゲートは、各々のゲートがそれぞれ前記３個の入力端子に接続され、相互に直列に接続される３個以上の電界効果トランジスタを有することを特徴とする付記１記載のラッチ回路。
（付記８）
前記データ反転ゲートは、各々のゲートがそれぞれ前記３個の入力端子に接続され、相互に直列に接続される３個のｐチャネル電界効果トランジスタ及び３個のｎチャネル電界効果トランジスタを有することを特徴とする付記１記載のラッチ回路。
（付記９）
前記３個のｐチャネル電界効果トランジスタは第１〜第３のｐチャネル電界効果トランジスタであり、前記３個のｎチャネル電界効果トランジスタは第１〜第３のｎチャネル電界効果トランジスタであり、
前記データ反転ゲートは１個の出力端子を有し、前記１個の出力端子は前記第３のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレインの相互接続点に接続されることを特徴とする付記８記載のラッチ回路。
（付記１０）
前記３個のｐチャネル電界効果トランジスタは第１〜第３のｐチャネル電界効果トランジスタであり、前記３個のｎチャネル電界効果トランジスタは第１〜第３のｎチャネル電界効果トランジスタであり、
前記データ反転ゲートは第１及び第２の出力端子を有し、前記第１の出力端子は前記第２及び第３のｐチャネル電界効果トランジスタの相互接続点並びに前記第１及び第２のｎチャネル電界効果トランジスタの相互接続点に接続され、第２の出力端子は前記第３のｐチャネル電界効果トランジスタのドレイン及び前記第１のｎチャネル電界効果トランジスタのドレインの相互接続点に接続されることを特徴とする付記８記載のラッチ回路。
（付記１１）
前記データ反転ゲートの３個の入力端子には、外部から同じデータが入力されることを特徴とする付記１記載のラッチ回路。
（付記１２）
さらに、各々のゲートがそれぞれ前記４個以上のゲートのうちの２個のゲートの出力端子に接続され、相互に直列に接続され、データを出力するための複数の出力用電界効果トランジスタを有することを特徴とする付記１記載のラッチ回路。
（付記１３）
さらに、クロック信号に応じて前記データ反転ゲートの３個の入力端子に同じデータを入力するスイッチを有することを特徴とする付記１１記載のラッチ回路。
（付記１４）
ラッチ回路を有し、
前記ラッチ回路は、
４個以上のゲートと、
前記４個以上のゲートのうちの少なくとも１個のゲートに接続された、３個の入力端子及び１個以上２個以下の出力端子と、
前記４個以上のゲートの各々の入力端子に他の２個以上のゲートの出力端子を接続したフィードバック回路と、
前記３個の入力端子に入力されるデータがすべて同じであるときには前記データに対して反転したデータを前記出力端子から出力し、前記３個の入力端子に入力されるデータがすべて同じではないときには前のデータを保持するデータ反転ゲートと
を有することを特徴とする電子機器。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態によるラッチ回路の構成例を示す図である。
【図２】本発明の第１の実施形態によるラッチ回路を有する電子機器の構成例を示す図である。
【図３】図３（Ａ）〜（Ｄ）はデータ反転ゲートの構成例を示す回路図である。
【図４】図３（Ａ）のデータ反転ゲートの真理値表を示す図である。
【図５】図３（Ｂ）のデータ反転ゲートの真理値表を示す図である。
【図６】図１のラッチ回路の構成例を示す回路図である。
【図７】本発明の第２の実施形態によるラッチ回路の構成例を示す図である。
【図８】３入力１出力のラッチ回路の構成例を示す回路図である。
【図９】他の３入力１出力のラッチ回路の構成例を示す回路図である。
【図１０】データ端子及びクロック端子を有するラッチ回路の構成例を示す回路図である。
【図１１】他のデータ端子及びクロック端子を有するラッチ回路の構成例を示す回路図である。
【図１２】図１２（Ａ）〜（Ｃ）は本発明の第３の実施形態によるラッチ回路の構成例を示す図である。
【符号の説明】
【００８８】
１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ  データ反転ゲート
２０１  サーバー
２０２  携帯電話
２０３  パーソナルコンピュータ
２０４  ＬＳＩ
２０５  ラッチ回路
【図１】
0004968130.tif 000002
【図２】
0004968130.tif 000003
【図３】
0004968130.tif 000004
【図４】
0004968130.tif 000005
【図５】
0004968130.tif 000006
【図６】
0004968130.tif 000007
【図７】
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【図８】
0004968130.tif 000009
【図９】
0004968130.tif 000010
【図１０】
0004968130.tif 000011
【図１１】
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【図１２】
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