(57)【特許請求の範囲】
【請求項１】
基板トリガ静電放電保護又は電気的オーバストレス保護を行うラテラル・バイポーラ・デバイスにおいて、
基板（６５）上に位置し第１導電性を有する第１トップ基板領域（８０）と、
前記基板（６５）上に位置し前記第１導電性とは異なる第２導電性を有する第２トップ基板領域（７０）であって、前記第１および第２トップ基板領域（７０，８０）は互いに隣接する位置関係にある第２トップ基板領域（７０）と、
前記第１トップ基板領域（８０）内に位置しかつ入出力パッド（２０）に接続されると共に前記第１導電性を有するコレクタ（８７）と、
前記第２導電性を有するベース（８６）であって、前記ベース（８６）は前記第１および第２トップ基板領域（７０，８０）の一部分内に位置すると共にトリガ回路（１２）に接続されるベース（８６）と、
前記第２トップ基板領域（７０）内に位置しかつ電力供給端子（４５）に接続されると共に前記第１導電性を有するエミッタ（８８）と、
前記第２トップ基板領域（７０）上において前記ベース（８６）と前記エミッタ（８８）との間に形成されるゲート構造（９５）と、
前記第２トップ基板領域（７０）内において前記第２トップ基板領域（７０）と隣接すると共に前記電力供給端子（４５）に接続されるドープ領域（１００）であって、前記第２導電性を有し前記第２トップ基板領域（７０）よりも高いドーピング濃度を有するドープ領域（１００）とを備え、
前記トリガ回路（１２）から供給されるトリガ電流によってターン・オンされることを特徴とするラテラル・バイポーラ・デバイス。
【請求項２】
基板トリガ静電放電保護又は電気的オーバストレス保護を行うラテラル・バイポーラ・デバイスにおいて、
基板（６５）上に位置し第１導電性を有する第１トップ基板領域（８０）と、
前記基板（６５）上に位置し前記第１導電性とは異なる第２導電性を有する第２トップ基板領域（７０）であって、前記第１および第２トップ基板領域（７０，８０）は互いに隣接する位置関係にある第２トップ基板領域（７０）と、
前記第１トップ基板領域（８０）内に位置しかつ入出力パッド（２０）に接続されると共に前記第１導電性を有するコレクタ（８７）と、
前記第２導電性を有するベース（８６）であって、前記ベース（８６）は前記第１および第２トップ基板領域（７０，８０）の一部分内に位置すると共にトリガ回路（１２）に接続されるベース（８６）と、
前記第２トップ基板領域（７０）内に位置しかつ電力供給端子（４５）に接続されると共に前記第１導電性を有するエミッタ（８８）と、
前記第２トップ基板領域（７０）上において前記ベース（８６）と前記エミッタ（８８）との間に形成される形成されるゲート構造（９５）と、
前記コレクタ（８７）を前記入出力パッド（２０）に電気的に結合するため前記コレクタ（８７）に結合される第１相互接続部（１６５）と、
前記ベース（８６）を前記トリガ回路（１２）に電気的に結合するため前記ベース（８６）に結合される第２相互接続部（１７０）と、
前記エミッタ（８８）を電力供給端子（４５）に電気的に結合するため前記エミッタ（８８）に結合される第３相互接続部（１６０）と、
前記第２トップ基板領域（７０）内において前記第２トップ基板領域（７０）と隣接すると共に前記電力供給端子（４５）に接続されるドープ領域（１００）であって、前記第２導電性を有し前記第２トップ基板領域（７０）よりも高いドーピング濃度を有するドープ領域（１００）とを備え、
前記トリガ回路（１２）から供給されるトリガ電流によってターン・オンされることを特徴とするラテラル・バイポーラ・デバイス。
【請求項３】
基板トリガ静電放電保護又は電気的オーバストレス保護を行うラテラル・バイポーラ・デバイスにおいて、
基板（６５）上に位置し第１導電性を有する第１トップ基板領域（８０）であって、前記基板（６５）は前記第１導電性とは異なる第２導電性を有する第１トップ基板領域（８０）と、
前記基板（６５）上に位置し前記第２導電性を有する第２トップ基板領域（７０）であって、前記第１および第２トップ基板領域（７０，８０）は互いに隣接して位置し、前記基板（６５）は前記第１および第２トップ基板領域（７０，８０）に隣接して位置し、前記基板（６５）は前記第２トップ基板領域（７０）よりも高いドーピング濃度を有する第２トップ基板領域（７０）と、
前記第１トップ基板領域（８０）内に位置しかつ入出力パッド（２０）に接続されると共に前記第１導電性を有するコレクタ（８７）と、
前記第２導電性を有するベース（８６）であって、前記ベース（８６）は前記第１および第２トップ基板領域（７０，８０）の一部分内に位置すると共にトリガ回路（１２）に接続されるベース（８６）と、
前記第２トップ基板領域（７０）内に位置しかつ電力供給端子（４５）に接続されると共に前記第１導電性を有するエミッタ（８８）と、
前記第２トップ基板領域（７０）上において前記ベース（８６）と前記エミッタ（８８）との間に形成される形成されるゲート構造（９５）と、
前記第２トップ基板領域（７０）内において前記第２トップ基板領域（７０）と隣接すると共に前記電力供給端子（４５）に接続されるドープ領域（１００）であって、前記第２導電性を有し前記第２トップ基板領域よりも高いドーピング濃度を有するドープ領域（１００）とを備え、
前記トリガ回路（１２）から供給されるトリガ電流によってターン・オンされることを特徴とするラテラル・バイポーラ・デバイス。
【請求項４】
請求項１〜３のうちいずれか一項に記載のラテラル・バイポーラ・デバイスの保護回路であって、
前記入出力パッド（２０）と、
前記入出力パッド（２０）に結合された前記トリガ回路（１２）と、
前記コレクタを形成する第１電流導通電極（８７）、前記エミッタを形成する第２電流導通電極（８８）および前記ベースを形成する制御電極（８６）を有するトランジスタと、
前記制御電極（８６）および前記電力供給端子（４５）に電気的に結合された基板抵抗からなる抵抗器（８９）とから構成され、
前記第１電流導通電極（８７）は前記入出力パッド（２０）に結合され、前記第２電流導通電極（８８）は前記電力供給端子（４５）に結合され、前記制御電極（８６）は前記トリガ回路（１２）に結合されることを特徴とするラテラル・バイポーラ・デバイスの保護回路。
【請求項５】
請求項１〜３のうちいずれか一項に記載のラテラル・バイポーラ・デバイスの保護回路であって、
前記入出力パッド（２０）と、
前記入出力パッド（２０）に結合された前記トリガ回路（１２）と、
前記コレクタを形成する第１電流導通電極（８７）、前記エミッタを形成する第２電流導通電極（８８）および前記ベースを形成する制御電極（８６）を有するトランジスタと、
前記制御電極（８６）および前記電力供給端子（４５）に電気的に結合された基板抵抗からなる抵抗器（８９）とから構成され、
前記第１電流導通電極（８７）は前記入出力パッド（２０）に電気的に接続され、前記第２電流導通電極（８８）は前記電力供給端子（４５）に電気的に接続され、前記制御電極（８６）は前記トリガ回路（１２）に電気的に接続されることを特徴とするラテラル・バイポーラ・デバイスの保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体デバイスに関し、特に、基板トリガ静電放電(ESD: electrostatic discharge)保護または電気的オーバストレス(EOS: electrical overstress)保護を行うラテラル・バイポーラ・デバイスおよびその製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
半導体デバイスがより小さな寸法になってくると、チップ・レベルの供給電圧も同じくスケール・ダウンしてくる。しかしながら、システム・レベルの供給電圧は個々のチップ供給電圧より遅いペースでスケール化が行われ、高電圧信号によってダメージを受ける可能性のある集積回路において半導体デバイスに印加される最大電圧を制限するため、高電圧トレランス入出力パッドとする必要性がある。この高電圧信号の大きさは、開発している金属酸化物半導体電界効果トランジスタ(MOSFETs)のドレイン・ソース電圧(VDS)、ドレイン・ゲート電圧(VDG)およびゲート・ソース電圧(VGS)のような許容される最大端子電位を通常越えてしまうので、特殊な手法を用いてこれらの高電圧トレランス(high voltage tolerant)入出力パッド回路を設計しなければならない。
【０００３】
高電圧トレランス入出力パッドはＥＳＤ保護回路でもあり、このＥＳＤ保護回路は高電圧信号内の通常の動作範囲内では作動しないものである。従来、スィック・フィールド酸化物(TOF)ｎｐｎデバイスのようなバイポーラ・デバイスが使用されていたのは、このようなデバイスが静電放電に対して良好な散逸素子(dissipasion element)だからであり、また、ＴＦОにおける電流が流れ始める電圧は、印加された信号の通常の動作範囲を越え、その通常の動作範囲は、内部回路にダメージが生じてしまう電圧以下である。図１におけるＴＦО−ｎｐｎデバイス３は、バイポーラ・スナップバック(bipolar snapback)としてよく知られてるＥＳＤ保護を与えるものである。バイポーラ・スナップバックにあっては、結合パッド２０（コレクタ）に結合する第１ｎ＋拡散層８とチップVss４５（エミッタ）に結合する第２ｎ＋拡散層７により寄生バイポーラ・トランジスタが形成され、この２つの拡散層がＴＦО６により分離されており、この寄生バイポーラ・トランジスタが自己バイアス機構により大量のＥＳＤ放電電流を導通させる。コレクタ／ベース（すなわち、ｎ＋パッドからｐ基板）におけるアバランシェ・ブレークダウンによるアバランシェ効果に起因する電子正孔対によって自己バイアスが形成される。この現象により生じたホール(Isub)は基板４を介して移動し、それに関連する抵抗(Rsub)がエミッタおよびＰ＋トップ基板コンタクトに向かって生じる。Isub・Rsub>0.7vである場合、ＴＦО−ｎｐｎデバイス３のベース・エミッタ接合（すなわち、ｎ＋Vssからｐ−基板）は順方向バイアスになり、デバイスがオンする。この現象が生じるコレクタ・エミッタ電圧はＶT1として知られている。電流が増加してくるとコレクタ・エミッタ電圧は減少し、ＶT1から「スナップバック」が起こる。その後状況が反転すると、電流が増加するにつれてコレクタ・エミッタ電圧も増加する。最終的に(ultimately)、バイポーラ・トランジスタは他の特定のコレクタ・エミッタ電圧VT2において破損する(fail)。VT2に関連する破壊的な過電流(failure current)はIT2であり、これを越えるとＴＦО−ｎｐｎデバイス３は永久的なダメージを受けてしまう。したがって、ＴＦО−ｎｐｎデバイス３（または他のラテラル・バイポーラ・デバイス）を有するＥＳＤ保護回路に対する使用可能な電流の範囲は、VT1に始まり(VT2, IT2)に終わる。近年の半導体プロセスにおける低抵抗エピタキシャル基板を使用すると、ＴＦО−ｎｐｎデバイス３のVT1が高すぎてＥＳＤ保護を行うことを困難にしてしまう。ＴＦО−ｎｐｎデバイスに関連するこの問題は、ＴＦО−ｎｐｎデバイスのトリガ電圧(trigger voltage)に関するものであり、ＴＦОの電流が流れ始める特定のコレクタ・エミッタ電圧が、近年のデバイスに対しては高すぎるのである（例えば１５ｖ）。このような高いトリガ電圧により、ＥＳＤ保護を行う前に高い電圧トレランス入出力パッドにおいてデバイスにダメージを与えてしまう。したがって早期にデバイスが「トリガ」するように、この種のバイポーラ・デバイスのトリガ電圧を低くし、入出力パッド回路が損傷を受けないことを保証する必要性がある。
【０００４】
ＮＭОＳデバイスにおけるラテラルｎｐｎバイポーラ・デバイスに関連したトリガ電圧を低くする手法の１つは、局所的な基板電位を高くすることによって、デバイスの「基板トリガ」を行うものであり、この技術は例えば、"Substrate Triggering and Salicide Effects on ESD Performance and Protection Circuit Design in Submicron CMOS Processes", Ameraskera et al., 95 IEDM pp. 547-50に記載されている。しかしながら、ＮＭОＳデバイスは高電圧トレランス製品に対する保護素子として使用することはできない。というのは、このような高電圧信号の大きさは、許容される最大端子電位を通常越えてしまうためである。許容可能な最大端子電位は、開発するデバイスの許容される最大供給電圧よりもわずかに高いのが通常である。たとえば開発しているデバイスが、３．３ボルトの最大供給電圧を有する場合、開発しているＭОＳデバイスのVDS, VDGおよび VGSの最大値は３．６ボルト程度である。このような集積回路に対して５Ｖ入力信号のトレランスであることは共通した要請である。したがって、この種のチップは、ＥＳＤ保護素子としてＮＭОＳ（およびそれに関連する寄生ｎｐｎバイポーラ・デバイス）を使用することはできない。新しいチップは、同一システムで使用される古いチップの信号レベルとコンパチブルである必要性があり、チップ（およびシステム）の電力供給が縮小するにつれてトランジスタの許容可能な最大端子電圧も小さくなるので、上述した問題は開発上の制約となってしまう。したがって、ＴＦО−ｎｐｎデバイスまたは同様なラテラルｎｐｎデバイスのトリガ電圧を、ＭОＳＦＥＴなだれしきい値以下の電圧に低減し、高電圧トレランス製品に対するＥＳＤ保護を行う必要性がある。また、この種のデバイスの電流ゲイン（β）を増加させＥＳＤロバスト性を増進する必要性もある。さらに、ラテラルｎｐｎデバイスを使用する場合はチップの基板をベース電極とするのが通常であり、この場合エピタキシャル基板を使用することに起因して最近のデバイスではグランドに極めて近接して結合される。ｎｐｎベースをグランドに接近させて結合を行うことは、最近のデバイスであるこの種のデバイスのトリガ電圧を増加させる支配的な要因となる。したがって、既存の半導体製造プロセスの手法を用いてｎｐｎデバイスのグランドに対する結合度を低減する必要性もある。
【０００５】
【課題を解決するための手段】
本発明による半導体デバイスは第１導電性の基板を有する。基板には、第１導電性を有するトップ基板領域が設けられている。第１ドープ領域、第２ドープ領域および第３ドープ領域がトップ基板領域に設けられ、第１及び第２ドープ領域は第１導電性とは異なる第２導電性を有し、第３ドープ領域は第１導電性を有し、第３ドープ領域は第１及び第２ドープ領域の間に設けられている。トップ基板領域には第２導電性を有するドープ・ウエル領域も設けられ、第２ドープ領域およびそこに設けられた第３ドープ領域の少なくとも一部を有する。
【０００６】
【実施例】
以下、本発明によるいくつかの実施例を図２ないし９を参照しながら説明するが、本発明の精神から逸脱することなく更なる実施例を構成することも可能である。以下の説明において、いくつかの材料層が半導体デバイスを形成するために堆積および除去される。このような層および堆積する層の厚さが特に記載されていない個所では、当業者にとって既存の技術により堆積が行われ、または従来の技術で適切な厚さで形成されるものであることを意図する。そのような技術については周知であり、それらを本発明にどのように使用等するかについては当業者にとって重要ではない。
【０００７】
図２は本発明による高電圧トレランス入出力パッド１０の部分概略ブロック図である。高電圧トレランス入出力パッド１０は、高電圧トレランス入出力パッド１０に又は外部デバイスに伝達される電圧レベルを受信又は生成するＩ／Оパッド２０を有する。Ｉ／Оパッド２０は、０ないし３．３ボルトの範囲内で出力電圧を供給することが可能であり、また、他の実施例にあってはＩ／Оパッド２０は、高電圧トレランス入出力パッド１０に対する他の外部デバイスから電圧レベルを受信することも可能であり、この電圧は０ないし５．０ボルトの範囲内である。Ｉ／Оパッド２０はＰ形ＭОＳＦＥＴ２５（ＰＭОＳプルアップ・バッファ）の電極２８に接続され、スタック・ゲート・バッファ３０の電極１２５に接続されている。ＭОＳＦＥＴ２５の他の電極は第２電力供給電極（ＶＤＤ）３５に接続されている。第２電力供給電極３５はスタック・ゲート・バッファ３０の第２トランジスタ１０５の制御電極に接続されている。ＭОＳＦＥＴ２５のゲート電極２７はＭОＳＦＥＴ２５を制御する内部回路に結合される。同様に、Ｉ／Оパッド２０，電極２８，ウエル制御回路２４，ゲート制御回路２３，ダイオード５０の第２端子５２，およびスタック・ゲート・バッファ３０の第２トランジスタ１０５の電極１２５も内部回路に結合され、外部デバイスから付加的に受信された入力信号を処理するために使用される。レール・クランプ４０は、もしそれが充分であるなら高電圧トレランス入出力パッド１０を利用する集積回路の固有キャパシタンスとすることも可能であり、また、ＥＳＤまたはＥОＳ現象が起こった場合に第２電力供給電極３５と第１電力供給電極４５との間で放電経路を供給するアクティブ回路とすることも可能である。第１電力供給電極４５は、ＥＳＤ保護回路１５，レール・クランプ回路４０およびスタック・ゲート・バッファ３０の第１トランジスタ９５の電極１１５に結合されている。第１電力供給電極４５はダイオード５０の第１端子５１にも結合され、第１電力供給電極４５がＩ／Оパッド２０に存在する電圧よりも約０．５ボルト高い場合にそのダイオードを導通させ、Ｉ／Оパッド２０は第２端子５２によりダイオード５０に結合されている。
【０００８】
高電圧トレランス入出力パッド１０は以下に説明するように動作する。トランジスタ２５およびスタック・ゲート・バッファ３０は、Ｉ／Оパッド２０を介してチップの外部にあるデバイスに対してチップ内で発生した信号を伝達するために使用される出力バッファを形成する。トランジスタ２５は出力バッファのプルアップの部分を形成し、これはＶＤＤ供給レール３５にＩ／Оパッド２０を結合するために使用され、高レベル信号（３．３ｖ）を供給する。スタック・ゲート・バッファ３０は、Ｉ／Оパッド２０を第１電力供給電極４５に結合するために使用され（すなわち、プルダウンの部分を形成する）、低レベル信号（０ｖ）を供給する。高電圧トレランス入出力パッド１０が出力バッファとして機能する場合、内部回路（図示せず）はゲート制御回路２３の入力端子２９（このモードでは単に信号をトランジスタ２５の制御電極に伝達するにすぎない）およびスタック・ゲート・バッファ３０の制御電極９０に出力すべき信号を同時に供給する。
【０００９】
Ｉ／Оバッファ１０が入力ドライバ回路として使用される場合、内部回路（図示せず)は、ゲート制御回路２３の入力端子２９（および同時にトランジスタ２５の制御電極２７）を３．３ボルトに維持し、トランジスタ９５の制御電極を０ボルトに維持し、いずれのトランジスタに対しても電流が流入することを防止する。この場合においてＩ／Оパッド２０は、チップ外部で発生し以後内部回路（図示せず)で処理される信号を、特に拘束されることなく受信する。高電圧トレランス製品に対するこれらの外的に入力される信号は、０ボルトおよび５ボルトの範囲内にある。ＶＤＤ（３．３ボルト）を越える外部信号に対しては、ゲート制御回路２３が、トランジスタ２５の制御電極２７を、Ｉ／Оパッド２０の電位にまで上昇させ、トランジスタ２５がオフしていることを保証する。また、ゲート制御電極２３は、３．３ボルトに維持されるノード２９において、新たな高電位が生じるのを防止する。トランジスタ１０５および９５の直列結合を利用して、第２電力供給電極３５の超過した入力信号（３．３ボルト）を吸収することが可能であり、その大きさは一般に多くのサブミクロン・デバイスにおける最大VDSおよびVDG（約３．６ボルト）を超過するものである。たとえば、Ｉ／Оパッド２０に５．０ボルトが印加された場合、この電位の大きさがそのものがスタック・ゲート・バッファ３０の両端にかかる。しかしながら、３０における各トランジスタにかかる電位の大きさは、最大許容電圧を越えるものではない。たとえば、Ｉ／Оパッド２０に５．０ボルトが印加された場合、ノード７９に生じる最大電位はＶＤＤ−ＶＴＮであり、これは概して３．３Ｖ−０．５Ｖ＝２．８Ｖである。したがって、トランジスタ１０５にかかる最大ＶＤＳは２．２ボルトであり、トランジスタ９５にかかるものは２．８ボルトである。外部から印加された５Ｖ信号は、トランジスタ１０５およびトランジスタ９５の直列結合の間で分割される。同様に、第２トランジスタ１０５のドレイン・ゲート端子には５．０Ｖ−３．３Ｖ＝１．７Ｖしかかからず、第１トランジスタ９５のドレイン・ゲート端子にも２．８Ｖ−０Ｖ＝２．８Ｖしかかからないので、最大許容電圧ＶＤＧも超過することはない。したがって、スタック・ゲート・バッファ３０を利用すると、標準的な論理プロセスとコンパチブルな手法でＩ／Оパッド２０に対する高電圧入力信号の応用を広げることが可能になる。同様に、ウエル制御回路２４およびゲート制御回路２３は、ＰＭОＳプルアップ・バッファ２５が、外的な高電圧信号の印加されている間導通することを防止するために必要である。ウエル制御回路２４およびゲート制御回路２３の構造的な詳細は、当業者が本発明を使用等するにあたって重要ではないので説明を省略する。
【００１０】
高電圧トレランス入出力パッド１０は、ＥＳＤまたはＥＳОに対する保護を与える静電放電保護回路１５（ＥＳＤ保護回路１５）を有する。ＥＳＤ保護回路１５の詳細は図３に描かれており、これはＥＳＤ保護回路１５の部分概略図である。ＥＳＤトリガ回路１２の構造および動作については、「静電放電保護回路」と題され、１９９８年２月６日に出願された日本国特許出願番号１０−４１１０４に論じられており、この技術は本発明においても使用可能である。トリガ回路１２がＥＳＤ保護回路１５のＥＳＤ保護機能を開始すると、ラテラル・バイポーラ・トランジスタ１３はＥＳＤ現象が生じている間散逸電流(dissipation current)の大部分を導通させる。トリガ回路１２は、基板トリガ効果(substrate triggering effect)を通じてそのトリガ電圧を低くすることによって、ラテラル・バイポーラ・デバイス１３における電流の流れを開始させるために使用される。ラテラル・バイポーラ・デバイス１３は、第１相互接続１６０により第１供給電力Ｖｓｓ４５に電気的に結合される第１電流供給電極８８を有する。ラテラル・バイポーラ・デバイス１３は、第２相互接続１６５によりＩ／Оパッド２０に電気的に結合される第２電流供給電極８７、および第３相互接続１７０によりトリガ回路１２に電気的に結合される第１制御電極８６を有する。第１制御電極８６は最終的に抵抗器８９により第１供給電力４５に結合され、その抵抗器は制御電極８６から見た固有の基板抵抗である。ラテラル・バイポーラ・デバイス１３のベースは基板であるが、このことは、Ｖｓｓ４５に結合する基板の抵抗成分が、制御電極８６と基板との間に常に存在することを意味する。この固有の抵抗成分は本発明において重要な役割を果たすが、後述するように製造プロセスを付加的に複雑にすることはない。第１，第２電流供給電極８８，８７および第１制御電極８６は、さらなる実施例において後述するが、それぞれ第１，第２および第３ドープ領域８８，８７および８６となる。第１，第２電流供給電極８８，８７および第１制御電極８６の総てが、少なくとも１Ｅ＋１９のドーピング濃度を有し、これによりオーミック・コンタクトを形成し始め、これらの電極が導通する。さらに、第１，第２電流供給電極８８，８７および第１制御電極８６は、ラテラル・バイポーラ・トランジスタ１３のエミッタ、コレクタおよびベースをそれぞれ形成する。
【００１１】
トリガ回路１２は、まずＥＳＤ（又はＥОＳ）現象の起きたことを検出し、次にトリガ電流をラテラル・バイポーラ・デバイス１３の制御電極８６（基板に抵抗を介して接続される）に供給し、ラテラル・バイポーラ・デバイス１３とともに機能する。このトリガ電流(Itrig)は基板抵抗８９(Rsub)を介して電力供給電極４５に流れる。ＴＦО−ｎｐｎデバイス３に関して既に説明したのと同様に（図１）、Itrig・Rsub>0.7vになると、ラテラル・バイポーラ・デバイス１３のベース・エミッタ接合が順方向バイアスとなり、そのデバイスをオンさせる。図１のＴＦО−ｎｐｎデバイスと図３のラテラル・バイポーラ・デバイス１３との主な相違は、ラテラル・バイポーラ・デバイス１３をターン・オンさせるための電流がトリガ回路１２により供給され、コレクタ／ベース接合のアバランシェ・ブレークダウンによるものではないことである。所与のRsubに対して、トリガ回路が、所与のコレクタ・エミッタ電圧においてアバランシェ・ブレークダウンにより生成されるトリガ電流より大きなトリガ電流Itrigを供給する場合、ラテラル・バイポーラ・デバイス１３は、直ちにトリガを行う。すなわち、いったんItrig・Rsub>0.7vになると、バイポーラ・デバイスはターン・オンする。換言すると、所与のItrigに対して、より高いRsubを有するラテラル・バイポーラ・デバイスは、より低いRsubを有するものより迅速にトリガを行う。Itrigはトリガ回路１２のドライブ能力に依存して設定される。所与のパッド電圧に対してItrigを増加させることは、トリガ回路１２に要する領域を大きくすることを意味し（チップ面積の増大を伴う）、これは製造コストにより設定される現実的な制約となる。Rsubは特定の基板技術により決定され、これは半導体プロセスの他の電気的パラメータと無関係に最適化することはできない。したがって、トリガ回路１２のサイズによる制約およびラテラル・バイポーラ・デバイス１３に固有のRsubとの間の均衡を図る必要がある。
【００１２】
図４はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。図４にあっては、半導体デバイス基板６０は基板６５およびその基板６５を被覆するトップ基板領域７０を有する。基板６５は一般にシリコン基板であるが、ゲルマニウム、シリコン・ゲルマニウム、シリコン・オン・インシュレータ等を利用することも可能である。基板６５は第１導電性を有するドーパントでドープされ、これは一般にｐ＋＋形のドーパントである。トップ基板領域７０も第１導電性を有するドーパントでドープされ、これは一般にｐ形ドーパントであり、基板６５上でエピタキシャル成長を行うことにより形成される。トップ基板領域７０は半導体デバイス基板上に既に形成され前述したドーピング工程は終了しているものとする。基板６５およびトップ基板領域７０の両者は同一の第１導電性を有するが、トップ基板領域７０は基板６５のドーピング濃度より低いドーピング濃度を有する。トップ基板７０に対して基板６５のドーピング濃度を高くすることにより直接的には、基板６５がトップ基板領域と比較した場合に極めて減少した抵抗率を有することになる。一般に、低抵抗率の基板はサブミクロン・デバイスにおいて非常に望ましい。これは、「ラッチ・アップ」現象としてよく知られている不具合を抑制することができるためである。さらなる実施例にあっては、半導体デバイス基板６０が第２部分６５を被覆する第１領域７０を有する基板とすることも可能である。第１，第２部分７０，６５の両者はともに例えばｐ形ドーピング濃度である第１導電性を有するが、第１部分７０は第２部分６５と比較して低いドーピング濃度を有する。再び本実施例に戻って、第１部分７０は一般にｐ形ドーパンド濃度を有するエピタキシャル成長シリコン層である。したがって、一実施例における２つの部分の間または他の実施例における基板とトップ基板領域の間でドーピング濃度は重要である。
【００１３】
図５はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。図５において、トップ基板７０には２つの領域が形成されている。トップ基板７０内には絶縁領域７５が形成されているが、これは高電圧トレランス入出力パッド１０において図３のラテラル・バイポーラ・デバイス１３と他のデバイスとを絶縁するためである。絶縁領域７５は一般に酸化物である絶縁材料から成り、半導体デバイス基板６０における各デバイスを絶縁するため、シャロー(shallow)・トレンチ技術またはLOCOS技術等の既存の手法を用いて形成することが可能である。図５にあっては半導体デバイス基板６０のトップ基板７０にドープ・ウエル領域８０が形成されている。ドープ・ウエル領域８０は、ｎ形ドーパントのようなドーパントでドーピングされ、基板６５およびトップ基板領域７０の第１導電性とは異なる第２導電性を有する。ドープ・ウエル領域８０は一般に少なくとも０．５ミクロンの深さを有し、少なくとも基板６５に広く延在する。ドープ・ウエル領域８０の深さは本実施例において重要な役割を果たす。ドープ・ウエル領域８０は深遠コレクタ(deeper collector)を実現する効果を奏し（図７の第２ドープ領域８７がコレクタ・コンタクトを形成する。）、エミッタすなわち図７の第１ドープ領域８８より注入された多くの電子を集めることが可能である。ドープ・ウエル領域８０の「深さ」(depth)に起因して、図３のラテラル・バイポーラ・デバイス１３のバイポーラ動作は、トップ基板７０において所望の「より深いもの(deeper)」を発生する。
【００１４】
図６はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。図６において、ゲート構造９５がトップ基板７０上に形成されている。ゲート構造９５は、半導体デバイス基板６０のトップ基板７０の一部を被覆するゲート誘電体材料８５を堆積する工程を含む既存の工程により形成される。ゲート誘電体材料８５は一般に約３０ないし１００オングストロームの厚さの酸化物層である。ゲート電極材料９０がその後ゲート誘電体材料８５上に堆積される。ゲート電極材料は一般にドープされたシリコン材料であるが、メタル・ナイトライド、メタル・シリサイドその他のメタル含有材料を使用することも可能である。ゲート構造９５は、ゲート誘電体材料８５およびゲート電極材料９０をパターニングすることにより形成され、ゲート誘電体層８５及びゲート電極９０を形成する。ゲート電極９０はゲート構造９５を制御する。ゲート構造９５は本発明のデバイスにいくつかの利点を与える。内部回路のＥＳＤ保護を行うためにゲート構造９５ではなくＴＦО−ｎｐｎデバイスを従来使用していた。しかしながら、ＴＦОデバイスは、Ｖｓｓに結合される第１ｎ＋ドープ領域および図１の結合パッドに接続される第２ｎ＋ドープ領域のように、ＴＦОから成るドープされた複数の領域の間で幅広いベース幅を要していた。このような幅広いベース幅はＴＦО−ｎｐｎデバイスのゲインの不必要な減少を招いてしまう。さらに、トレンチ・アイソレーションを使用すると、ＴＦО−ｎｐｎデバイスのゲインを低下させてしまう。トレンチは一般に接合深さより深いためである。これに対して、ウエル領域８０に関連してラテラル・バイポーラ・デバイス１３のゲート構造９５は、ゲート構造９５のスケール化(scalability)に起因して、より小さなベース幅９８とすることを可能にし、これによりデバイス１３のゲインを増加させることができる。さらに、ゲート構造９５を使用すると、第１，第３ドープ領域８８，８６の間のフィールド酸化物を形成する必要性を少なくすることができ、第１ドープ領域８８（エミッタ）と、それぞれがコレクタおよびコレクタ・コンタクトを構成するウエル領域８０および第２ドープ領域８７との間のキャリア・フローによる電流(viability)を増進させることが可能になる。これは、注入されたキャリアがフィールド酸化物の周囲を「通過する」(travel)必要性がないことに起因する。このことは、トレンチが深すぎるために、ゲート構造を有しないデバイスを動作させることができなかったトレンチ・アイソレーション技術に大きな影響を与える。さらに、ラテラル・バイポーラ・デバイス１３が動作している通常の間、ゲート構造９５を使用することにつき、いかなるペナルティもない。ゲート構造９５は、通常の動作において基板６０（０ｖ）に電気的に接続される第３ドープ領域に、または通常の動作において０ｖである第１電力供給電極４５に接続される第１ドープ領域に結合しているので、通常の動作においてゲート誘電体層８５は高電圧にさらされない。ＥＳＤまたはＥＳО現象が起こると、トリガ回路１２は電流駆動能力が制限されているので、第３ドープ領域８６（図７）のみが低電圧（約１ないし２ｖ）になる。このため、ゲート構造９５を���用することに対するペナルティは存在しない。しかしながら他の実施例にあってはゲート構造９５が重要でない場合もある。
【００１５】
図７はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。図７において、基板連結領域(substrate tie region)１００は、基板６５およびトップ基板領域７０と同じ導電性のドーパントでドープされ、トップ基板７０内に形成される。基板連結領域１００は、基板６５およびトップ基板領域７０に対するオーミック・コンタクトとして使用され、図２の第１チップ電力供給電極４５に最終的に結合される。基板６５はトップ基板領域７０よりも低い抵抗率を有するので、基板６５は第１電力供給電力４５（グランド）に、より強固に最終的に結合される。このため基板６５は、その低い抵抗率により（すなわち、低い抵抗値を有する）、過剰なホールを一層効率的に排除することが可能になる。次に図７において、第１ドープ領域８８および第２ドープ領域８７が、トップ基板領域７０内に形成されている。第１，第２ドープ領域８８，８７は、一般にｎ形ドーパントである第２導電性を有するドーパントによりドープされる。その第２導電性は、半導体デバイス基板６０の第１導電性とは異なる導電性である。第１，第２ドープ領域８８，８７は既存のドーピング技術を使用して形成され、トップ基板７０においてわずかに約０．３ミクロンの深さである。図７のデバイスには更なる工程としてトップ基板領域７０内に第３ドープ領域を形成する工程によるものも描かれている。第３ドープ領域８６もドープされるが、第１，第２ドープ領域８８，８７とは異なり、第３ドープ領域８６は既存のドーピング技術を使用して一般にｐ形ドーパントである第１導電性を有するドーパントでドープする。第１，第２ドープ領域８８，８７と同様に、第３ドープ領域８６はわずかに０．３ミクロンの深さであり、第１ドープ領域８８および第２ドープ領域８７の間に配置される。他の実施例にあっては、深遠コレクタを有することに関連して、第２，第３ドープ領域８７，８６よりも少なくとも約１．５倍深いドープ・ウエル領域を必要とする。この場合、エミッタすなわち第１ドープ領域８８から注入された多くの電子を集めることが可能になり、バイポーラ動作がトップ基板領域７０内の「より深い」(deeper)場所で生じる。
【００１６】
図７によると、第３ドープ領域８６の少なくとも一部および大部分の第２ドープ領域８７が、ドープ・ウエル領域８０内に配置されている。深遠ドープ領域８０および第３ドープ領域８６の重複部分は、第３ドープ領域がそれ自身と第１電力供給電極４５（Ｖｓｓ）との間で見ることになる抵抗値を変更することに対して強く影響を与える。この抵抗は図３において抵抗器８９として示されている。抵抗器(Rsub)８９は３つの成分から成り（垂直方向の２つと水平方向の１つ）、R89=R89a+R89b+R89cである。R89aは図７の基板連結領域１００と基板領域６５との間に存在する基板抵抗の第１垂直成分である。R89bは図７の基板連結領域１００の下側で第３ドープ領域８６の下側に存在する基板抵抗の第１水平成分であり、基板領域６５のドーピング濃度によって主に決定される。R89cは図７の第３ドープ領域８６と基板領域６５との間に存在する基板抵抗の第２垂直成分である。
【００１７】
一般に、オーミック・コンタクトによる抵抗はその領域面積に反比例し、領域が大きくなるにつれて抵抗は小さくなり、その逆も同様である。通常のチップにあっては、基板連結領域１００に類似する多くの基板連結領域が存在し、基板を連結する全体として大きな領域となる。このことは、Ｖｓｓ電極４５と基板領域６５との間で見られる抵抗値は通常極めて小さいことを意味し、さらに、R89aが非常に小さいことを意味する。したがって、基板領域６５はＶｓｓ電位（０ｖ）に非常に密接に結合されている。さらに、基板領域６５のドーピング濃度は非常に高く、チップ全体の下側に広く存在するので、その抵抗値も非常に小さい。このため、第３ドープ領域８６およびＶｓｓ電極４５の間に見られる全抵抗値のうちR89cが支配的であり、これは第３ドープ領域８６の領域面積に反比例する。
【００１８】
第３ドープ領域８６は、ラテラル・バイポーラ・デバイス１３の幅全体に沿って（図７の断面図に垂直な方向）その幅全体がＥＳＤ現象の際ターン・オンするように延在することが望ましい（ハイレベルの保護になる）。しかしながら、このことは、Rsubを高くする要請に反する。これらの要請のコンフリクトは、有する第３ドープ領域を深遠ドープ領域８０に重複させることによって、同時に解決することができる。これにより、第３ドープ領域８６およびトップ基板領域７０のコンタクト領域１０１を減少させ、ドープ領域８６からＶｓｓ（０ｖ）に強固に結合する基板領域６５までの間に見られる抵抗を増加させる。これは、トリガ電圧を低くするラテラル・バイポーラ・デバイス１３（すなわち、第３ドープ領域８６）のベース間の基板抵抗を顕著に増加させる効果を有する。さらに、深遠ドープ領域８０および第３ドープ領域８６の間の接合１０２は、常に逆バイアスがかかっている。これは、深遠ドープ領域８０がＩ／Оパッド２０に結合され、ポジティブからＶｓｓまたはポジティブからＶｄｄへのＥＳＤ放電の間常に最も高い電位にあるためである（これはＥＳＤ回路１５がアゲンスト(against)の保護を行うように極性が設計されているためであり、ネガティブの放電はダイオード５０およびレール・クランプ４０によって取り扱われる）。Ｉ／Оパッド２０はＶｓｓ以下に落ちることはないので、接合１０２は通常の動作時にあっては常に逆バイアスされている。ＥＳＤの際注入が均一に行われることの要請も満たされ、第３ドープ領域８６により注入されたホールはエミッタ８８に直面する向きに注入される。このため、ベース／エミッタ雪像を順方向にバイアスする基板６５におけるホール（正孔）の損失が抑制され、そのトリガ電圧を直ちに低減させ、良好なＥＳＤ保護を行うことが可能になる。
【００１９】
図８はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。図８においてスペーサ１３５がゲート構造９５に沿って形成されている。スペーサ１３５はゲート構造９５のゲート構造側壁１３６に沿って形成される。スペーサは一般にシリコン・ナイトライドから成る。スペーサは、後述するようなメタル含有層１３０を堆積した後に、第１ドープ領域８８および第３ドープ領域８６からゲート構造９５を電気的に絶縁するために必要なものである。メタル含有層１３０は、ゲート構造９５上に堆積され、第１，第２および第３ドープ領域８８，８７，８６上に堆積され、基板連結領域１００およびトップ基板領域７０上に堆積される。メタル含有層１３０は、ドープ領域８８，８７，８６、基板連結領域１００，トップ基板領域７０およびゲート構造９５の一部と反応し、サリサイド領域１３５を形成する。メタル含有層１３０の未反応部分はその後除去される。サリサイド領域１３０は、各ドープ領域に関連する直列の抵抗値を減少させることによって、本実施例に更なる恩恵を与える。
【００２０】
図９はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。図９において、中間誘電体層１４０が図８の半導体デバイス上に形成されており、中間誘電体層１４０内にコンタクト１４５を形成するようにパターニングされる。コンタクト１４５において、メタル含有層１５０はコンタクト内に設けられ、ラテラル・バイポーラ・デバイス１３の他のデバイスとの電気的な接続を形成する。メタル含有層１５０は一般にタングステンから成るが、アルミニウム、アルミニウム・サリサイド、銅等を使用することも可能である。第１相互接続１６０は、第１ドープ領域８８および基板連結領域１００を第１供給電力に結合する。第２相互接続１６５は、第２ドープ領域８７をＩ／Оパッド２０に電気的に結合する。第３相互接続１７０は、第３ドープ領域８６をトリガ回路１２に電気的に結合する。ゲート相互接続１８５は、ゲート構造９５を、第１供給電力４５（グランド)または第３ドープ領域８６のいずれかに電気的に結合する。メタル含有層１５０が堆積されパターニングされた後、第２中間誘電体層１６９が形成されパターニングされる。次に、第２メタル含有層２００が形成されパターニングされる。その後、いくつかの層とすることも可能なパッシベーション層１８０が形成され、デバイスを保護する。パッシベーション層１８０は、シリコン・ナイトライド、シリコン・オキサイド、シリコン・オキシナイトライド、ポリイミド等とすることも可能である。
【００２１】
動作時にあっては、高電圧トレランス製品に対してＥＳＤ／ＥОＳ保護を提供するために使用されるラテラル・バイポーラ・デバイスが存在する。このラテラル・バイポーラ・デバイスは、電流利得を増進し、その制御電極と基板との間のカップリングを減少させ、基板トリガ技術に有用なロバスト性を具備する性質を有する。このデバイスは、標準的なロジック・プロセスに完全にコンパチプルであり、付加的なプロセスおよび付加的なコストを要しない。
【図面の簡単な説明】
【図１】図１は従来のＴＦО−ｎｐｎデバイスの部分概略図を示す。
【図２】図２は本発明による高電圧トレランス入出力パッドの部分概略図を示す。
【図３】ＥＳＤ保護回路の部分概略図を示す。
【図４】図４はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。
【図５】図５はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。
【図６】図６はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。
【図７】図７はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。
【図８】図８はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。
【図９】図９はこの種のデバイスの製造工程の１つが終了した後における本実施例に係る半導体デバイスの断面図を示す。
【符号の説明】
６５  基板
８０，７０  トップ基板領域
８６，８７，８８，１００  ドープ領域
１６０，１６５，１７０  相互接続部
１２  トリガ回路
３  ＴＦО−ｎｐｎデバイス
１０  高電圧トレランス入出力パッド
２０  Ｉ／Оパッド
２５  トランジスタ
３５，４５  電力供給端子
２３  ゲート制御回路
２４  ウエル制御回路
１５  ＥＳＤ保護回路
４０  レール・クランプ
９５，１０５：トランジスタ
２９  入力端子
１３  ラテラル・バイポーラ・デバイス
８９  抵抗
９５  ゲート構造
９０  ゲート電極材料
８５  ゲート誘電体材料
１０１  コンタクト領域
１０２  接合部
１３５  スペーサ
１３６  サイド・ウオール
１３０，１５０  メタル含有層
１４０，１６９  中間誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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