(57)【特許請求の範囲】
【請求項１】
少なくとも２つの入出力端子と、該入出力端子間に配置したスイッチング素子と、該スイッチング素子を動作状態あるいは非動作状態とする信号が入力する制御端子とを備えた半導体スイッチ回路において、ダイオードを互いに逆向きに直列接続した直列回路を、前記入出力端子と前記スイッチング素子との間にそれぞれ直列に接続し、前記ダイオードのそれぞれの容量値を、高周波信号が通過できる容量値以上に設定したことを特徴とする半導体スイッチ回路。
【請求項２】
請求項１記載の半導体スイッチ回路において、前記直列回路は、前記ダイオードを互いに逆向きに直列接続した回路に並列接続したキャパシタを更に備え、前記入出力端子の電位が上昇し前記ダイオードを互いに逆向きに直列接続した回路に大きな電位差が生じると、該回路のダイオードがブレイクダウンし該回路が導通状態となることを特徴とする半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波半導体スイッチ回路に係り、特にキャパシタ及びダイオードを内蔵した半導体スイッチ回路に関する。
【背景技術】
【０００２】
携帯電話、無線ＬＡＮなどの通信機器において、高速で高周波信号の入出力を切り替えるため、電界効果トランジスタ（以下、ＦＥＴという）を用いた半導体集積回路が用いられる（例えば、特許文献１、図２参照）。図６にＦＥＴを用いた半導体スイッチ回路の一例を示す。
【０００３】
図６に示す半導体スイッチ回路は、共通入出力端子１と第１の個別入出力端子２との間に第１のＦＥＴ６を、共通入出力端子１と第２の個別入出力端子３との間に第２のＦＥＴ７を、第１のＦＥＴ６のゲート電極と第１の制御端子４との間に第１の抵抗８を、第２のＦＥＴ７のゲート電極と第２の制御端子５との間に第２の抵抗９を、それぞれ接続した構成となっている。このような構成の半導体スイッチ回路において、第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで、第１のＦＥＴ６が導通状態となり、第２のＦＥＴ７が非導通状態となる。その結果、共通入出力端子１と第１の個別入出力端子２が導通状態となり、共通入力端子１と第２の個別入出力端子３が非導通状態となる。一方、第１および第２の制御端子４、５に印加する論理値を逆にすると、前述の導通状態及び非導通状態が逆の状態となり、スイッチ動作を行うことができる。
【０００４】
このような構成の半導体スイッチ回路において、論理値Ｈｉｇｈの電圧として正電圧を用いる場合、第１のＦＥＴ６のゲートを介して共通入出力端子１、第１の個別入出力端子２、第２の個別入出力端子３に直流電圧が発生するため、直流カット用にキャパシタ１００、１０１、１０２を、共通入出力端子１、第１の個別入出力端子２、第２の個別入出力端子３にそれぞれ接続する必要がある。
【特許文献１】特開平９−１８１６４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
外部部品をなくすため、直流カット用のキャパシタ１００、１０１、１０２を半導体スイッチ回路内部に内蔵することも可能である。一方、半導体チップ内のキャパシタは一般に静電気放電に弱く、共通入出力端子１、第１の個別入出力端子２、第２の個別入出力端子３と接地間にそれぞれ静電気保護回路を設けることで静電気放電に対し強くする必要がある。しかしながら、静電気保護回路は、高周波特性の劣化を引き起こしてしまうという問題があった。本発明は、直流カット用のキャパシタをなくしながら、静電気破壊に強い半導体スイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本願請求項１に係る発明は、少なくとも２つの入出力端子と、該入出力端子間に配置したスイッチング素子と、該スイッチング素子を動作状態あるいは非動作状態とする信号が入力する制御端子とを備えた半導体スイッチ回路において、ダイオードを互いに逆向きに直列接続した直列回路を、前記入出力端子と前記スイッチング素子との間にそれぞれ直列に接続し、前記ダイオードのそれぞれの容量値を、高周波信号が通過できる容量値以上に設定したことを特徴とする。
【０００７】
本願請求項２に係る発明は、請求項１記載の半導体スイッチ回路において、前記直列回
路は、前記ダイオードを互いに逆向きに直列接続した回路に並列接続したキャパシタを更に備え、前記入出力端子の電位が上昇し前記ダイオードを互いに逆向きに直列接続した回路に大きな電位差が生じると、該回路のダイオードがブレイクダウンし該回路が導通状態となることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体スイッチ回路は、互いに逆向きに直列接続されたダイオードからなる直列回路を備えることにより、入出力端子に出力される直流電圧がカットされるため、従来必要であった入出力端子と外部回路との間の直流カット用のキャパシタが不要となる。その結果、半導体スイッチ回路の小型化を図ることができる。また、静電気放電に対して弱いキャパシタを備えない構造となるため、高電圧の信号に対して回路が破壊されにくくなるとともに、高周波特性の劣化をまねくこともない。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態について、実施例により詳細に説明する。
【実施例１】
【００１０】
まず、第１の実施例について説明する。図１は本発明の第１の実施例を示した説明図である。図１に示すように、共通入出力端子１と第１のＦＥＴ６及び第２のＦＥＴ７との間に、互いに逆向きに接続したダイオード１０からなる直列回路が直列に接続している。また第１の個別入出力端子２と第１のＦＥＴ６との間に、互いに逆向きに接続したダイオード１１からなる直列回路が直列に接続している。同様に、第２の個別入出力端子３と第２のＦＥＴ７との間に、互いに逆向きに接続したダイオード１２からなる直列回路が直列に接続している。また、第１のＦＥＴ６のゲート電極と第１の制御端子４との間に、第１の抵抗８が、第２のＦＥＴ７のゲート電極と第２の制御端子５との間に、第２の抵抗９が、それぞれ接続している。ダイオード１０、１１の容量値は、高周波信号が通過できる容量値以上に設定されており、共通入出力端子１と第１の個別入出力端子２あるいは第２の個別入出力端子３間を導通経路とすることができる。
【００１１】
スイッチング動作は、次のように行われる。第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで、第１のＦＥＴ６が導通状態になり、第２のＦＥＴ７が非導通状態となる。その結果、共通入出力端子１と第１の個別入出力端子２が導通状態となり、共通入出力端子１と第２の個別入出力端子３が非導通状態となる。
【００１２】
一方、第１及び第２の制御端子４、５に印加する論理値を逆にすると、前述の導通状態及び非導通状態が逆の状態となり、スイッチ動作を行うことができる。
【００１３】
このような構成の半導体スイッチ回路において、論理値Ｈｉｇｈの電圧として正電圧を用い、第１のＦＥＴ６のゲート電極に論理値Ｈｉｇｈの電圧を印加する場合、第１のＦＥＴ６のゲート電極を介してドレイン電極及びソース電極に直流電圧が発生するが、ダイオード１０、１１を備えることにより直流電圧をカットすることができる。同様に、第２のＦＥＴ７のゲート電極に論理値Ｈｉｇｈの電圧を印加する場合、第２のＦＥＴ７のゲート電極を介してドレイン電極及びソース電極に直流電圧が発生するが、ダイオード１０、１２により直流電圧をカットすることができる。このようにダイオードからなる直列回路を備えることによって、外部の直流カット用のキャパシタをなくすことが可能となる。
【実施例２】
【００１４】
次に第２の実施例について説明する。図２は本発明の第２の実施例を示した説明図である。図２に示すように、共通入出力端子１と第１のＦＥＴ６及び第２のＦＥＴ７との間に、互いに逆向きに接続したダイオード１０とダイオード１０に並列に接続したキャパシタ１３からなる直列回路が直列に接続している。また第１の個別入出力端子２と第１のＦＥＴ６との間に、互いに逆向きに接続したダイオード１１とダイオード１１に並列に接続したキャパシタ１４からなる直列回路が直列に接続している。同様に、第２の個別入出力端子３と第２のＦＥＴ７との間に、互いに逆向きに接続したダイオード１２とダイオード１２に並列に接続したキャパシタ１５からなる直列回路が直列に接続している。また、第１のＦＥＴ６のゲート電極と第１の制御端子４との間に第１の抵抗８が、第２のＦＥＴ７のゲート電極と第２の制御端子５との間に第２の抵抗９が、それぞれ接続している。ダイオード１０、１１の容量値は、高周波信号が通過できる容量値以上に設定されており、共通入出力端子１と第１の個別入出力端子２あるいは第２の個別入出力端子３間を導通経路とすることができる。
【００１５】
スイッチング動作は、次のように行われる。第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで、第１のＦＥＴ６が導通状態となり、第２のＦＥＴ７が非導通状態となる。その結果、共通入出力端子１と第１の個別入出力端子２が導通状態となり、共通入出力端子１と第２の個別入出力端子３が非導通状態となる。
【００１６】
一方、第１及び第２の制御端子４、５に印加する論理値を逆にすると、前述の導通状態及び非導通状態が逆の状態となり、スイッチ動作を行うことができる。
【００１７】
本実施例では、ダイオード１０及びダイオード１１に、それぞれ並列にキャパシタ１３及びキャパシタ１４が接続することで、前述の第１の実施例で説明したダイオードのみからなる直列回路を備える場合より、低い周波数の信号を通過させることが可能となる。
【００１８】
また前述の第１の実施例同様、論理値Ｈｉｇｈの電圧として正電圧を用い、第１のＦＥＴ６のゲート電極に論理値Ｈｉｇｈの電圧を印加する場合、第１のＦＥＴ６のゲート電極を介してドレイン電極及びソース電極に直流電圧が発生するが、ダイオード１０、１１及びキャパシタ１３、１４を備えることにより直流電圧をカットすることができる。同様に、第２のＦＥＴ７のゲート電極に論理値Ｈｉｇｈの電圧を印加する場合、第２のＦＥＴ７のゲート電極を介してドレイン電極及びソース電極に直流電圧が発生するが、ダイオード１０、１２及びキャパシタ１３、１５により直流電圧をカットすることができる。このようにダイオード及びキャパシタからなる直列回路を備えることによって、外部の直流カット用のキャパシタをなくすことが可能となる。
【実施例３】
【００１９】
次に第３の実施例について説明する。図３は本発明の第３の実施例を示した説明図である。図３に示すように、共通入出力端子１と第１のＦＥＴ６及び第２のＦＥＴ７との間に、互いに逆向きに接続したダイオード１０とダイオード１０に並列に接続したキャパシタ１３からなる直列回路が直列に接続している。また第１の個別入出力端子２と第１のＦＥＴ６との間に、互いに逆向きに接続したダイオード１１とダイオード１１に並列に接続したキャパシタ１４からなる直列回路が直列に接続している。同様に、第２の個別入出力端子３と第２のＦＥＴ７との間に、互いに逆向きに接続したダイオード１２とダイオード１２に並列に接続したキャパシタからなる直列回路が直列に接続している。また、第１のＦＥＴ６のゲート電極と第１の制御端子４との間に、第１の抵抗８が、第２のＦＥＴ７のゲート電極と第２の制御端子５との間に、第２の抵抗９が、それぞれ接続している。
【００２０】
更に本実施例では、第１のＦＥＴ６とダイオード１１の接続点と第１の接地端子１６との間に、第３のＦＥＴ１８と、互いに逆向きに接続したダイオード２２とダイオード２２に並列に接続したキャパシタ２４からなる直列回路が直列に接続している。第３のＦＥＴ８のゲート電極は第２の制御端子５に接続している。さらに第２のＦＥＴ７とダイオード１２の接続点と第２の接地端子１７との間に、第４のＦＥＴ１９と、互いに逆向きに接続したダイオード２３とダイオード２３に並列に接続したキャパシタ２５からなる直列回路が直列に接続している。また第３のＦＥＴ２２のゲート電極と第２の制御端子５との間に第３の抵抗２０が、第４のＦＥＴ１９のゲート電極と第１の制御端子４との間に第４の抵抗２１が、それぞれ接続している。ダイオード１０、１１、２４及び２５の容量値は、高周波信号が通過できる容量値以上に設定されており、第１の個別入出力端子２あるいは第２の個別入出力端子３を導通経路とすることができる。
【００２１】
スイッチング動作は、次のように行われる。第１の制御端子４に論理値Ｈｉｇｈに相当する電圧を、第２の制御端子５に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで、第１のＦＥＴ６及び第４のＦＥＴ１９が導通状態となり、第２のＦＥＴ７及び第３のＦＥＴ１８が非導通状態となる。その結果、共通入出力端子１と第１の個別入出力端子２が導通状態となり、共通入出力端子１と第２の個別入出力端子３が非導通状態となる。このとき、第２の個別入出力端子３が第４のＦＥＴ１９を介して高周波的に接地となるため、共通入出力端子１から第２の個別入出力端子３に高周波信号が漏れにくい状態となる。
【００２２】
一方、第１及び第２の制御端子４、５に印加する論理値を逆にすると、前述の導通状態及び非導通状態が逆の状態となる。すなわち、第２の制御端子５に論理値Ｈｉｇｈに相当する電圧を、第１の制御端子４に論理値Ｌｏｗに相当する電圧を、それぞれ印加することで、第２のＦＥＴ７及び第３のＦＥＴ１８が導通状態となり第１のＦＥＴ６及び第４のＦＥＴ１９が非導通状態となる。その結果、共通入出力端子１と第２の個別入出力端子３が導通状態となり、共通入出力端子１と第１の個別入出力端子２が非導通状態となる。このとき、第１の個別入出力端子２が第３のＦＥＴ１８を介して高周波的に接地となるため、共通入出力端子１から第１の個別入出力端子２に高周波信号が漏れにくい状態となる。
【００２３】
本実施例では、ダイオード１０、ダイオード１１、ダイオード１２、ダイオード２２及びダイオード２３に、それぞれ並列にキャパシタ１３、キャパシタ１４、キャパシタ１５、キャパシタ２４及びキャパシタ２５が接続することで、前述の第１の実施例で説明したダイオードのみからなる直列回路を備える場合より、低い周波数の信号を通過させることが可能となる。
【００２４】
また前述の第１の実施例同様、論理値Ｈｉｇｈの電圧として正電圧を用い、第１のＦＥＴ６のゲート電極に論理値Ｈｉｇｈの電圧を印加する場合、第１のＦＥＴ６のゲート電極を介してドレイン電極及びソース電極に直流電圧が発生するが、ダイオード１０、１１及びキャパシタ１３、１４により直流電圧をカットすることができる。同様に、第２のＦＥＴ７のゲート電極に論理値Ｈｉｇｈの電圧を印加する場合、第２のＦＥＴ７のゲート電極を介してドレイン電極及びソース電極に直流電圧が発生するが、ダイオード１０、１２及びキャパシタ１３、１５により直流電圧をカットすることができる。このようにダイオード及びキャパシタからなる直列回路を備えることによって、外部の直流カット用のキャパシタをなくすことが可能となる。
【００２５】
ここで、第１の個別入出力端子２と第１の接地端子１６の間にＥＳＤ（静電気放電）電圧を印加する場合を考えてみる。第１の個別入出力端子２の電位が上昇し、ダイオード１１に大きな電位差が生じるとダイオード１１がブレイクダウンし、導通状態となる。ダイオード１１に接続されている第３のＦＥＴ１８はノーマリオン型のＦＥＴであるため、第３のＦＥＴ１８のドレイン電極、ソース電極間に電流が流れることになる。また、第３のＦＥＴ１８に接続されたダイオード２２に電位差が生じるとダイオード１１と同様ブレイクダウンし、導通状態となる。結果として、第１の個別入出力端子２から第１の接地端子１６に電流が流れることになり、静電破壊を防止することができる。
【００２６】
なお、本実施例において、上述の第１の実施例同様、互いに逆向きに接続したダイオード１０、１１、１２、２２及び２３のみで直列回路を構成することもできる。
【００２７】
以上本発明の実施例について、ＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｗ）スイッチの場合について説明したが、本発明はＳＰＤＴスイッチに限定されるものではなく、ＳＰＳＴスイッチの他、マルチポート入力マルチポート出力スイッチ、あるいはスイッチを切り替えるためのデコーダ回路を内蔵した半導体スイッチ回路についても適用することができる。
【００２８】
また図４に示すように、第１のＦＥＴ６と第２のＦＥＴ７のドレイン電極とソース電極を抵抗２６で、あるいは図５に示すように、抵抗２８、２９、３０でバイアスする回路構成とすることも可能である。この場合も、上述の第１の実施例同様、互いに逆向きに接続したダイオード１０、１１、１２、２２及び２３のみで直列回路を構成することもできる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例の半導体スイッチ回路の説明図である。
【図２】本発明の第２の実施例の半導体スイッチ回路の説明図である。
【図３】本発明の第３の実施例の半導体スイッチ回路の説明図である。
【図４】本発明の別の実施例の半導体スイッチ回路の説明図である。
【図５】本発明の更に別の実施例の半導体スイッチ回路の説明図である。
【図６】従来の半導体スイッチ回路の説明図である。
【符号の説明】
【００３０】
１：共通入出力端子、２：第１の個別入出力端子、３：第２の個別入出力端子、４：第１の制御端子、５：第２の制御端子、
６：第１のＦＥＴ、７：第２のＦＥＴ、１８：第３のＦＥＴ、１９：第４のＦＥＴ、
８：第１の抵抗、９：第２の抵抗、２０：第３の抵抗、２１：第４の抵抗、２６、２８、２９、３０：抵抗、
１０、１１、１２、２２、２３：ダイオード、
１３、１４、１５、２４、２５：キャパシタ、
２７：バイアス端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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