(57)【特許請求の範囲】
【請求項１】
複数の２次元集積回路が積層された３次元集積回路であって、
前記複数の２次元集積回路のそれぞれは、少なくとも２つの同一の部分回路が該２次元集積回路の平面の所定位置を積層方向の第１の回転軸として所定角度の回転対称な位置に配置され、該部分回路は上層へ接続する第１の信号伝送路と下層へ接続する第２の信号伝送路とが該部分回路の平面の中心位置を積層方向の第２の回転軸として前記所定角度の回転対称な位置に配置され、
前記複数の２次元集積回路が各々の前記第１の回転軸をその軸方向に同一位置に配置されて積層され、上下に隣接する２つの前記２次元集積回路の一方が前記第１の回転軸を中心に前記所定角度回転されたとき、前記一方の２次元集積回路の前記部分回路が前記所定角度回転されて、上下に隣接する２つの前記２次元集積回路上の前記部分回路同士が対向するようにされて、２つの前記２次元集積回路のうち上層の２次元集積回路の前記第１の信号伝送路と下層の２次元集積回路の前記第２の信号伝送路とが対向接続され、かつ、前記上層の２次元集積回路の前記第２の信号伝送路と前記下層の２次元集積回路の前記第１の信号伝送路とが対向接続されて張り合わされていることを特徴とする３次元集積回路。
【請求項２】
前記２次元集積回路上で回転対称な位置に配置された少なくとも２つの前記部分回路の配置回転の中心である前記第１の回転軸は、前記２次元集積回路の平面の中央位置にあることを特徴とする請求項１に記載の３次元集積回路。
【請求項３】
前記２次元集積回路上の少なくとも２つの前記部分回路は、前記第１の回転軸を中心としてπｎ／２ラジアン（ただし、ｎは自然数）回転対称な位置に配置されていることを特徴とする請求項１に記載の３次元集積回路。
【請求項４】
前記２次元集積回路は、前記部分回路が複数、２次元配列状に並べて構成されていることを特徴とする請求項１乃至３のうちいずれか一項に記載の３次元集積回路。
【請求項５】
前記第１及び第２の信号伝送路は、少なくとも導電体、コンデンサ、コイル及び光配線のいずれかであることを特徴とする請求項１に記載の３次元集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元集積回路に関する。
【背景技術】
【０００２】
特許文献１に見られるとおり、２次元半導体集積回路の発明とほぼ同時期にこれを３次元に積層した３次元集積回路は発明され、以後絶え間ない研究がなされてきた。これまでのところ、３次元集積回路は微細化に比してコストメリットが少ないため、実現されなかった。ところが、近年、MOSトランジスタの微細化の限界が近づき、微細化のコストメリットが低下した結果、等価的な性能向上を達成する方法として３次元集積回路がいよいよ実現されようとしている。
【０００３】
３次元集積回路では従来の２次元集積回路と異なり、MOSトランジスタを垂直方向に配置し３次元的に接続することが可能となる。その結果、配線長が短くなり、配線遅延、配線容量による動的消費電力、長距離の配線を駆動するのに必要なリピータ回路などが削減でき、大幅な性能向上と消費電力削減が期待できる。
３次元集積回路化の候補として最も有望であるのはメモリやFPGA(Field Programmable Gate Array)などである。これらの回路は規則的でかつ冗長性を有しており、依然として信頼性が低い３次元積層化技術でも容易に実現できる。
【０００４】
実際、３次元積層したDRAM(Dynamic Random Access Memory)やFlashメモリが登場している。３次元集積回路には依然として放熱や信頼性の面で課題が多いが近年多数の研究が行われた結果これらの問題は解決されつつあり、実用化に向かうことは確実な情勢である。
【０００５】
３次元集積回路は基本的には、貫通電極を形成した２次元集積回路を多数張り合わせることで実現される(非特許文献１参照)。それぞれの積層方法の違いは、半導体製造工程のどの段階で貫通電極を形成するか、あるいは、張り合わせを行うかといった点と、貫通電極の穴を開ける方法や層を張り合わせる方法の違いである。
【０００６】
２次元集積回路張り合わせのタイミングとしてはダイシングの前と後の２種類が存在する。量産を重視する場合、２次元集積回路張り合わせはダイシング前にウェーハレベルで行う方が都合がよい。貫通電極の形成のタイミングとしては、CMOS(Complimented Metal Oxide Semiconductor)プロセスの前、配線プロセスの前、２次元集積回路製造後、２次元集積回路張り合わせ後の４種類が存在する。貫通電極を形成する穴を開ける方法としてはレーザーを用いる方法(穴径〜10μm)と、RIE(Reactive Ion Etching)を用いる方法(穴径〜0.２μm)があるが、ウェーハレベルで多数の穴を開ける場合後者のほうが量産向きであり、また径の小さな穴を開けることが可能である。
【０００７】
また、貫通電極の材料としてはタングステンや銅などが主であるが、CMOSプロセス前に貫通電極を形成する場合はコンタミネーションの問題を避けるためにポリシリコンが好ましい。張り合わせの前に貫通電極を形成する場合は電極末端に金、もしくはインジウムのバンプ(〜10μm)を形成し層間の電極の位置を合わせて接合する。貫通電極を張り合わせ後に形成する場合は、張り合わせてから２層にまたがる電極を形成するので、層間の電極位置あわせは必要なく、バンプも必要としないことから、貫通電極の高密度化に適している。
【０００８】
同一の２次元集積回路を単純に積み重ねることで３次元集積回路とする場合、２次元集積回路上で上の層へ接続する貫通電極には、必ず対応する下から接続する貫通電極を備えている必要がある。
図４は同一の２次元集積回路を３層積層する従来例であり、105、106は第１、第３層の金属配線を、103、104はそれぞれMOSトランジスタのゲートとソース・ドレイン領域を表している。
【０００９】
この従来例で、下層の右側のMOSトランジスタを通過した信号が、貫通電極を通じて、上層の左側のMOSトランジスタに入力するようになっている。この場合、各層では、上面に向けて101の貫通電極、下面に向けて102の貫通電極が必要になる。このような同一の２次元集積回路を積層する場合、平面上で同じ位置に上下方向への貫通電極が必要になる。いくつかの３次元集積回路ではこのような貫通電極の配置は不可能であり、可能であるにしても、積層時に再配線を行う新たな工程を追加する必要がある。
この問題は、特許文献３〜７に示されている方法、すなわち、上方へ接続する貫通電極と下層へ接続する貫通電極を、チップ中央を回転の中心とする回転対称な位置に配置し、チップを設定した角度ずつ回転しながら積層することによって回避できる。 
【００１０】
図５は特許文献３〜７の例を示している。積層する２次元集積回路の下方向の貫通電極201と上方向への貫通電極202が２次元集積回路の中央の回転軸203を中心とするπ(rad)回転対称な位置に配置されている。
貫通電極201、202はそれぞれ、図４の102、101に対応している。図６において（ａ）及び（ｂ）はこの２次元集積回路上面及び下面の貫通電極の配置を示しており、破線は図５の断面位置を示している。
【００１１】
この２次元集積回路を３枚積層した実施例が図７である。図７の実施例において第二層は図６における回転軸203を中心にπ(rad)回転して貼りあわされる。下方の貫通電極201と上方の貫通電極202は回転軸203に対してπ(rad)回転対称な位置に配置されているので、第二層の下方の貫通電極は第一層の上方の貫通電極と、第二層の上方の貫通電極は第三層の下方の貫通電極と接続することが可能となる。より多くの層の積層は同様に図５のものを層ごとに交互に回転して張り合わせることで実現できる。
また、図５には上方、下方ともにそれぞれ１つの貫通電極を示したが、貫通電極が複数存在する場合は回転軸203に対して対称に配置すればよい。
【００１２】
また、図５の例では２次元集積回路面に対して垂直な回転軸203に対してπ(rad)回転対称になるように上方と下方の貫通電極の配置を行うが、回転の角度についてはさまざまな角度が可能である。
図８の例において、（ａ）は下面の、（ｂ）は上面の貫通電極位置を表している。401(402)は403(404)を回転の軸405を中心として反時計回りにπ/２(rad)回転した位置に存在する。この２次元集積回路を積層する場合、π/２(rad)、あるいは３π/２(rad)回転して重ねて張り合わせれば、上下の貫通電極を適切に張り合わせることが可能である。ただし、その場合、２次元集積回路内部の回路は401(402)と403(404)を接続することを前提とした設計となっている必要がある。
【００１３】
一方、FPGAなどの同一の部分回路が複数、規則的に配列するような半導体集積回路に特許文献３〜７の方法を適用する場合、それぞれの部分回路内部での貫通電極を含む回路配置は同一であることが好ましいが、特許文献３〜７は、そのような同一の部分回路中の貫通電極の配置に関して言及していない。本発明は同一の部分回路を複数個含む同一の半導体集積回路を複数個積み上げる場合の貫通電極の配置方法を示す。
【特許文献１】米国特許第３７４８５４８号明細書
【特許文献２】米国特許第４５３３８３３号明細書
【特許文献３】特開２００４−２９６８５３号公報
【特許文献４】特開２００４−３５６２８４号公報
【特許文献５】特開２００４−３４９６９４号公報
【特許文献６】米国特許出願第２００７／００５７３８４号明細書
【特許文献７】米国特許第６１６６４４４号明細書
【非特許文献１】A. W. Topol et al. “Three dimensional integrated circuits,” IBM J. RES. & DEV., VOL. 50, NO.4/5, 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、２次元集積回路の３次元積層工程を複雑にすることなく、垂直方向の接続を有する同一の部分回路を複数含む同一の２次元集積回路を複数積層することを可能とすることを課題とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために第１の発明の３次元集積回路は、複数の２次元集積回路が積層された３次元集積回路であって、複数の２次元集積回路のそれぞれは、少なくとも２つの同一の部分回路が該２次元集積回路の平面の所定位置を積層方向の第１の回転軸として所定角度の回転対称な位置に配置され、部分回路は上層へ接続する第１の信号伝送路と下層へ接続する第２の信号伝送路とが該部分回路の平面の中心位置を積層方向の第２の回転軸として所定角度の回転対称な位置に配置され、複数の２次元集積回路が各々の第１の回転軸をその軸方向に同一位置に配置されて積層され、上下に隣接する２つの２次元集積回路の一方が第１の回転軸を中心に所定角度回転されたとき、一方の２次元集積回路の部分回路が所定角度回転されて、上下に隣接する２つの２次元集積回路上の部分回路同士が対向するようにされて、２つの２次元集積回路のうち上層の２次元集積回路の第１の信号伝送路と下層の２次元集積回路の第２の信号伝送路とが対向接続され、かつ、上層の２次元集積回路の第２の信号伝送路と下層の２次元集積回路の第１の信号伝送路とが対向接続されて張り合わされていることを特徴とする。
また、上記課題を解決するため、第２の発明の３次元集積回路は、第１の発明における２次元集積回路上で回転対称な位置に配置された少なくとも２つの部分回路の配置回転の中心である第１の回転軸は、２次元集積回路の平面の中央位置にあることを特徴とする。
また、上記課題を解決するため、第３の発明の３次元集積回路は、第１の発明における２次元集積回路上の少なくとも２つの部分回路は、第１の回転軸を中心としてπｎ／２ラジアン（ただし、ｎは自然数）回転対称な位置に配置されていることを特徴とする。
また、上記課題を解決するため、第４の発明の３次元集積回路は、第１〜第３の発明のいずれかにおける２次元集積回路は、部分回路が複数、２次元配列状に並べて構成されていることを特徴とする。
また、上記課題を解決するため、第５の発明の３次元集積回路は、上記第１及び第２の信号伝送路は、少なくとも導電体、コンデンサ、コイル及び光配線のいずれかであることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、通常、同一の２次元集積回路を積層する場合の張り合わせ及びマスク枚数・再配線工程の削減等貫通電極形成工程を単純化することができる。また、上面と下面の貫通電極を２次元集積回路等の同一２次元位置に配置しないので、層当たりの厚さが減少し、より細密な貫通電極を形成することが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明の基本的な考え方は、回転対称な位置に上方、下方へ接続する貫通電極が配置された部分回路を、チップ上の回転対称な位置に配置した２次元集積回路は、特許文献３〜７と同様に回転し積層することが可能であることである。
【００１８】
図１は上記の考え方にしたがって構成した２次元集積回路の例を示しており、2つの同一の部分回路１がチップの中心５を軸としてπ(rad)回転対称な位置に配置されており、部分回路１の内部には上方へ接続する貫通電極３と、下方へ接続する貫通電極２が、部分回路１の中心４を軸に部分回路１内でπ(rad)回転対称な位置に配置されている。この２次元集積回路をπ(rad)回転したものを、回転しないものに重ねると、上層と下層の貫通電極２と貫通電極３が重なり正常に接続できる。
【００１９】
このように、上方へ接続する貫通電極３と、下方へ接続する貫通電極２は部分回路１内部において回転対称な位置に配置し、かつ、当該部分回路１同士をチップの中心位置５に対して回転対称な位置に配置することで、回転して積層可能な、貫通電極を有する同一の部分回路を複数有する２次元集積回路を構成することができる。
【００２０】
図２は、FPGA(Field Programmable Gate Array)などを含む同一の回路を繰り返し配列状に並べてできる２次元集積回路に同様の考えを適用した実施例を示している。
図２の実施例において、503は図１の２次元集積回路を構成する部分回路１に相当し、ここでは基本タイルと呼ぶ。
この２次元集積回路は、基本タイル503を４×４の二次元配列状に並べて構成されている。本発明によれば、部分回路が集積回路上で対称な位置に配置されている必要があるが、部分回路を２次元配列状に並べた場合、２次元集積回路の中心に対して例えばπ(rad)対称な位置に必ず同一の部分回路が存在するため、２次元配列は本発明が要求する条件を満たしている。
【００２１】
基本タイル503において、504は機能ブロックを示しており、何らかの論理、又は、算術演算を実行するための回路を備えている。機能ブロック504の入出力は505のスイッチブロックに接続されている。基本タイルの機能ブロック同士は２次元集積回路の平面方向の配線506、507あるいは、垂直方向の配線501、502によってスイッチブロック505を通じて接続されており、任意の２つの機能ブロックの入出力を接続することが可能となっているものとする。
【００２２】
なお、501及び、502貫通電極の一方が上あるいは下の層の基本タイルに接続する。ここでは、501は２次元集積回路下方へ接続する貫通電極、502は下方へ接続する貫通電極を示すものとする。この図において、貫通電極501、502は508を中心にタイル内部でπ(rad)回転対称な位置に配置されている。
【００２３】
図３において（ａ）は２次元集積回路上面の、（ｂ）は２次元集積回路下面の貫通電極の配置を示している。積層される上下２つの２次元集積回路の一方を図２の509を回転中心としてπ(rad)回転させた場合、図３（ａ）に示す上方へ接続する貫通電極と図３（ｂ）に示す下方へ接続する貫通電極は上下２つの２次元集積回路間においてすべて重なるため、図７の場合と同様に層ごとにπ(rad)回転させて張り合わせることで上方、下方の貫通電極をすべて接続することが可能である。ここで、すべての基本タイルは同一であるので、回転しても回路の基本的な機能に変わりがない。
【００２４】
また、図２の実施例のようにすべての部分回路(基本タイル)が同じでなくても本発明は実施できる。例えば、実際のFPGAでは異なる機能ブロックを有するタイルを混在しており、そのような異なる基本タイルが存在する場合、貫通電極の位置を他の基本タイルと共通にするか、あるいは、同一の基本タイルを回転軸509に対して対称な位置に配置すればよい。
また、図２のような複数の同一の部分回路を有する場合も、図８で見たように、貫通電極の配置位置の回転角度を変更可能である。
【００２５】
なお、特許文献２などでは層間を光配線で接続している。また、その他にも磁気、静電容量によって層間を接続する方法がある。実施例では一つの導体で層間を接続する場合のみ示したが、本発明は光、磁気、容量などによって層間を接続する場合にも適用できる。
【００２６】
例えば、層間を光で接続する場合には、発光素子(受光素子)を図６（ｂ）の202の位置に、受光素子(発光素子)を図６（ａ）の201の位置に配置し、光配線を図５の202、201の位置に形成すればよい。また、容量で接続する場合はコンデンサを形成する２つの導体を図６（ａ）、図６（ｂ）の201、202の位置に配置し、磁気で接続する場合は図６（ａ）、図６（ｂ）の201、202の位置にコイルを配置すればよい。
【００２７】
以上実施例では２次元集積回路として半導体集積回路である２次元集積回路を例示したが、本発明の集積回路としてハイブリッド集積回路等の他の集積回路であってもよい。
【図面の簡単な説明】
【００２８】
【図１】回転対称な位置に貫通電極を配置した部分回路をさらにチップ上で回転対称な位置に配置した２次元集積回路の例
【図２】同一の回路を配列上に並べた２次元集積回路の貫通電極レイアウト
【図３】（ａ）は、図７の３次元集積回路上面の貫通電極レイアウト、（ｂ）は３次元集積回路下面の貫通電極レイアウト
【図４】従来の３次元集積回路の断面図
【図５】従来の２次元集積回路の断面図
【図６】（ａ）は図５の上面の貫通電極レイアウト、（ｂ）は下面の貫通電極レイアウト
【図７】図５の２次元集積回路を交互にπ(rad)回転して積層してできた３次元集積回路の断面図
【図８】（ａ）は、π/２(rad)回転して積層する場合の２次元集積回路下面の貫通電極レイアウト、（ｂ）は、π/２(rad)回転して積層する場合の２次元集積回路上面の貫通電極レイアウト
【図２】
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【図３】
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【図６】
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【図８】
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【図１】
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【図４】
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【図５】
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【図７】
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