(57)【特許請求の範囲】
【請求項１】
主表面に半導体素子が形成された半導体チップと、
前記半導体チップが金属バンプを介してフリップチップ実装されたモジュール基板と、
前記半導体チップの主表面の最高温度領域の近傍に設けられたサーマルバンプに接続された高温側端子と、低温側端子とを有する熱電変換素子と、
前記低温側端子に接続された放熱部と、
を備える半導体装置。
【請求項２】
前記熱電変換素子は、前記モジュール基板に埋め込まれており、
前記高温側端子は、前記モジュール基板の前記半導体チップ側の表面に配置され、
前記低温側端子は、前記モジュール基板の前記半導体チップ側の面と反対側の表面に配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記モジュール基板の厚みは、１ｍｍ以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記放熱部は、金属板、金属ヒートシンク、プリント配線板、筐体のうちの１つ若しくは２つ以上の組み合わせであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記熱電変換素子はゼーベック素子を含み、前記半導体素子で発生した熱を前記ゼーベック素子で起電力に変換し、前記起電力を前記半導体素子の電源回路に帰還させて再利用することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記熱電変換素子はペルチェ素子を含み、前記半導体素子で発生した熱を前記金属バンプを経由して前記ペルチェ素子に吸収させ、前記放熱部へ放出することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に熱電変換素子を内蔵した半導体モジュールに関する。
【背景技術】
【０００２】
情報処理機器や通信機器などの電子機器では、近年、高性能化に伴って消費電力が増大しており、それとともに機器内部の半導体デバイスにおいては自己発熱による発熱量が増大している。これによる接合温度の上昇はデバイス特性や信頼性に悪影響を与えることから、放熱対策が重要な技術課題であり、デバイスの発熱量増大とともに冷却装置が複雑化・大型化している。
【０００３】
一方、半導体デバイスが自己発熱により発生する熱を積極的に回収・再利用することにより、半導体デバイスの効率を上げることや消費電力の低減を実現する技術の開発も活発化しつつある。このような技術の従来例として、例えば特許文献１乃至２に開示されたものがある。
【０００４】
特許文献１では、図６に示すようにフリップチップ実装した半導体モジュールにおいて回路基板とヒートシンクの間にペルチェ素子を配置するとともに、回路基板内にサーマルビアを配置することで放熱性能を向上させている。特許文献２では、図７に示すようにフリップチップ実装した半導体チップの裏面側とヒートシンクの間に熱電変換素子を配置し、放熱または廃熱の回収・再利用を行い消費電力の低減を図っている。
【特許文献１】特開２００２−１９８４７６号公報
【特許文献２】特開２００７−２３４９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来例においては、熱電変換素子はチップ底面とヒートシンクの間、もしくは、チップのさらに下側の回路基板や伝熱板とヒートシンクとの間に配置されている。このため、熱電変換素子の高温側端子と半導体チップ中の発熱源との距離が長く、この間に存在する熱抵抗により、高温側端子の温度が発熱源の温度に比べて低くなってしまう。ゼーベック素子による電力回収の場合には、高温側端子と低温側端子との間の温度差を大きく取ることができず、十分な熱起電力が得られないという問題がある。また、ペルチェ素子による冷却の場合には、発熱源とペルチェ素子の高温側端子との間の熱抵抗のため、モジュール全体の熱抵抗を十分低減できないという問題がある。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、熱電変換を効果的に行うことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置は、主表面に半導体素子が形成された半導体チップと、前記半導体チップが金属バンプを介してフリップチップ実装されたモジュール基板と、前記半導体チップの主表面の最高温度領域の近傍に接続された高温側端子と、低温側端子とを有する熱電変換素子と、前記低温側端子に接続された放熱部とを備えるものである。
【発明の効果】
【０００８】
本発明によれば、熱電変換を効果的に行うことが可能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態に係る半導体装置について、図を用いて説明する。なお、各図において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１及び図２を参照して説明する。図１は、本実施の形態に係る半導体装置の構成を示す模式的な断面図である。ここでは、半導体装置の一例として、ゼーベック素子を用いた電力回生機能つきパワーアンプモジュールについて説明する。図２は、本実施の形態に係る半導体装置のゼーベック素子部の模式的な断面図である。なお、図１、図２においては、各部の詳細な構成は省略し、説明に必要な箇所のみを抽出して示している。
【００１１】
図１に示すように、本実施の形態に係る半導体装置は、半導体チップ１０、発熱源１１、サーマルバンプ１２、信号バンプ１３、信号配線１４、ゼーベック素子１５、モジュール基板１６、入力端子１７、出力端子１８、放熱部１９を備えている。モジュール基板１６の上には、信号配線１４、入力端子１７、出力端子１８が形成されている。信号配線１４上には、半導体チップ１０が信号バンプ１３を介してフリップチップ実装されている。信号バンプ１３は、電気信号を伝達するために設けられている。
【００１２】
本実施の形態において、半導体チップ１０は高周波大電力増幅器である。半導体チップ１０の主表面には、例えば電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）等の半導体素子からなる発熱源１１が設けられている。発熱源１１の近傍にはサーマルバンプ１２が設けられている。サーマルバンプ１２は、放熱のために設けられた金属バンプであるが、同時にグラウンド接続のためにも用いられる。入力端子１７からの入力信号に対応して、発熱源１１である電界効果トランジスタが高周波大電力動作し、出力端子１８から電力が出力される。
【００１３】
モジュール基板１６の内部には、モジュール基板１６を貫通するようにゼーベック素子１５が設けられている。図２に、本実施の形態に係る半導体装置のゼーベック素子の構成例が示される。ゼーベック素子１５は、図２（ａ）のような通常のバルク型でもよく、図２（ｂ）のような薄膜型でもよい。バルク型のゼーベック素子１５は、図２（ａ）に示すように、ｐ型ゼーベック素子２１、ｎ型ゼーベック素子２２、高熱伝導絶縁層２３を備える。バルク型のゼーベック素子１５においては、ｐ型ゼーベック素子２１とｎ型ゼーベック素子２２とが交互に対向するように配置されている。ｐ型ゼーベック素子２１、ｎ型ゼーベック素子２２の上下の端部には、高熱伝導絶縁層２３が設けられている。
【００１４】
一方、薄膜型のゼーベック素子１５は、図２（ｂ）に示すように、ｐ型ゼーベック素子２１、ｎ型ゼーベック素子２２、高熱伝導絶縁層２３、酸化シリコン（ＳｉＯ２）２６を備える。薄膜型ゼーベック素子１５では、ｐ型ゼーベック素子２１とｎ型ゼーベック素子２２とが酸化シリコン２６を介して、交互に積層されている。ｐ型ゼーベック素子２１とｎ型ゼーベック素子２２間には、ｐｎ接合部２４、ｎｐ接合部２５が形成されている。ｐ型ゼーベック素子２１、ｎ型ゼーベック素子２２の上下の端部には、高熱伝導絶縁層２３が設けられている。
【００１５】
ｐ型ゼーベック素子２１としてはｐ型ビスマス・テルル、ｎ型ゼーベック素子２２としてはｎ型ビスマス・テルルを用いることができる。また、高熱伝導絶縁層２３としては、ＡｌＮ等を用いることができる。ここでは、ゼーベック素子１５の熱起電力を増大させるため、図２に示すように複数のｐｎ接合素子を直列に接続した構造とするが、熱起電力が十分大きい材料であれば１つのｐｎ接合素子であってもよい。なお、薄膜型はバルク型に比べて小型化が容易なため、多数のｐｎ接合を直列に繋いで熱起電力を増加させるのに適している。
【００１６】
ゼーベック素子１５には、電流を流すための２つの端子である高温側端子１５ａ、低温側端子１５ｂが設けられている。高温側端子１５ａは、モジュール基板１６の半導体チップ１０側の表面に配置されている。低温側端子１５ｂは、モジュール基板１６の半導体チップ１０と反対側の表面に配置されている。高温側端子１５ａは、サーマルバンプ１２と接続されている。従って、高温側端子１５ａは、半導体チップ１０の主表面の最高温度領域となる発熱源１１の近傍にサーマルバンプ１２を介して接続される。
【００１７】
モジュール基板１６の半導体チップ１０が実装された面の反対側の面には、放熱部１９が設けられている。放熱部１９としては、金属板、金属ヒートシンク、プリント配線板、筐体のうち１つ若しくは２つ以上の組み合わせを用いることができる。低温側端子１５ｂは、放熱部１９に接続される。
【００１８】
また、ゼーベック素子１５の内部には、これらの２つの端子に接続された配線（不図示）が設けられている。この配線が、モジュール基板１６を通って外部に取り出される。なお、半導体チップ１０及びモジュール基板１６のゼーベック素子１５以外の構成については従来と同様であるため、説明を省略する。
【００１９】
本実施の形態に係る半導体装置は、以下のように作製される。まず、プロセス前工程においてシリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガリウムナイトライド（ＧａＮ）、炭化ケイ素（ＳｉＣ）などの半導体材料で形成されたＦＥＴなどの半導体デバイス（発熱源１１）に電極や配線などを形成する表面プロセスが行われる。続いて、裏面プロセスにおいてウエハ裏面にＰＨＳ（Plated Heat Sink）メッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化される。これにより半導体チップ１０が得られる。これらの前工程は公知の技術と同様であるので、その詳しい説明は省略する。
【００２０】
続いて、ガラスエポキシや液晶ポリマーなどの樹脂系材料で形成されたモジュール基板１６の一部に貫通口を形成し、図２に示したゼーベック素子１５を埋め込む。ゼーベック素子１５の高温側端子１５ａは図１に示すモジュール基板１６の半導体チップ１０側の表面に配置し、低温側端子１５ｂは半導体チップ１０と反対側の表面に配置する。そして、ゼーベック素子１５間及びモジュール基板１６との隙間を樹脂などの絶縁物で埋め込む。
【００２１】
次に、ゼーベック素子１５の高温側端子１５ａ上にＡｕやＣｕなどの金属膜を形成する。そして、ゼーベック素子１５が設けられたモジュール基板１６上に、半導体チップ１０を、例えばハンダリフロー法などによってフリップチップ実装する。この時、サーマルバンプ１２は可能な限り発熱源１１の近傍に配置する。その後、フリップチップ実装されたモジュール基板１６を、ハンダなどを用いて放熱部１９に接着することで、図１に示す半導体装置が作製される。
【００２２】
ここで、モジュール基板１６の厚さは、好ましくは１ｍｍ以上、さらに好ましくは１．５ｍｍ以上とする。これにより、ゼーベック素子１５の高温側端子１５ａと低温側端子１５ｂとの距離を大きく取ることができ、両端子間の温度差を拡大することができるため、ゼーベック素子１５の熱起電力を大きくすることができる。
【００２３】
図２（ａ）に示すバルク型のゼーベック素子１５は、例えば以下のように作製される。まず、絶縁物からなるモジュール基板１６の底面に金属からなる複数の電極を形成する。この電極が、低温側端子１５ｂとなる。その後、モジュール基板１６にこれらの電極に通じる複数の孔を作製する。そして、その孔の中にｎ型熱電変換材料を充填して、ｎ型ゼーベック素子２２を形成する。そして、モジュール基板１６とｎ型ゼーベック素子２２との間をさらに絶縁物で埋め込む。
【００２４】
その後、ｎ型ゼーベック素子２２に隣接する位置に、モジュール基板１６の底面に形成された電極に通じる複数の孔を形成する。この孔の中に、ｐ型熱電変換材料を充填して、ｐ型ゼーベック素子２１を形成する。そして、ｎ型熱電変換材料がモジュール基板１６の表面に露出するまで、全面をエッチバックする。この上に、高温側端子１５ａとなる金属からなる電極を形成する。最後に、上下両側の電極を、例えばＡｌＮからなる高熱伝導絶縁層２３で挟み込むことで、図２（ａ）のような構造の熱電変換素子であるバルク型のゼーベック素子１５を作製することができる。
【００２５】
一方、図２（ｂ）に示す薄膜型のゼーベック素子１５は、例えば以下のように作製される。化学気相堆積法（Chemical Vapor Deposition: ＣＶＤ）やスパッタ法などの薄膜堆積法を用いて、ｐ型ゼーベック素子２１となるｐ型半導体薄膜を堆積させる。続いて、酸化シリコン２６をｐｎ接合部２４を除いて、選択的に堆積させる。そして、ｎ型ゼーベック素子２２となるｎ型半導体薄膜を堆積させることで、一対のｐｎ接合部２４が形成される。
【００２６】
この工程を繰り返すことにより、多数のｐｎ接合部２４を有する積層膜を形成する。この積層膜が十分な厚みになったところで、モジュール基板１６の厚みにあわせて切り出し薄片を形成する。このように切り出した薄片を多数束ね、高温側端子１５ａ及び低温側端子１５ｂに、例えばＡｌＮからなる高熱伝導絶縁層２３を形成する。最後に、ｐｎ接合部２４を放熱部１９側、ｎｐ接合部２５を半導体チップ１０側に配置するように、モジュール基板１６に設けられた貫通孔に挿入する。これにより、薄膜型のゼーベック素子１５を作製することができる。
【００２７】
次に、本実施の形態に係る半導体装置の効果について説明する。図１において、入力信号に対応して発熱源１１である電界効果トランジスタが高周波大電力動作すると、出力端子１８から出力として取り出される電力以外の電力は熱として放出される（自己発熱）。この熱は半導体チップ１０内を拡散し、サーマルバンプ１２及び信号バンプ１３を経由してモジュール基板１６に伝わる。
【００２８】
上述のように、サーマルバンプ１２は、発熱源１１の近傍に配置されている。ゼーベック素子１５の高温側端子１５ａは、半導体チップ１０中の発熱源１１の近傍に配置されたサーマルバンプ１２に接続される。このため、発熱源１１とゼーベック素子１５の高温側端子１５ａ間の熱抵抗を小さくすることができ、高温側端子１５ａの温度を発熱源１１に近い温度まで高くすることが可能になる。
【００２９】
一方、ゼーベック素子の低温側端子は、半導体チップがフリップチップ実装されたモジュール基板の反対側の表面に設けられた放熱部に接続される。放熱部はヒートシンクとして機能するため、ゼーベック素子の低温側端子を十分低温まで冷却することが可能になる。このように、本実施の形態によれば、ゼーベック素子１５の高温側端子１５ａと低温側端子１５ｂの温度差を十分大きく取ることができる。これにより、ゼーベック素子１５の温度差を大きく取ることが可能になり、大きな熱起電力を得ることができる。
【００３０】
また、ゼーベック素子１５及びこれを埋め込む樹脂系のモジュール基板１６は熱伝導率の比較的低い材料からなる。このため、モジュール基板１６の半導体チップ１０側とその反対側（放熱部１９側）の間の熱抵抗が大きい。これによって、ゼーベック素子１５の高温側端子１５ａと低温側端子１５ｂの温度差を大きく取ることができ、熱起電力をさらに大きくできる。
【００３１】
さらに、上述したようにゼーベック素子１５はモジュール基板１６に埋め込まれており、かつ、モジュール基板１６の厚さは好ましくは１ｍｍ以上、更に好ましくは１．５ｍｍ以上とされている。そのため、ゼーベック素子１５の高温側端子１５ａと低温側端子１５ｂの距離を大きく取ることができ、より両端子間の温度差を拡大できることから、ゼーベック素子１５の熱起電力を大きくできるという効果もある。
【００３２】
なお、図１には明示されていないが、ゼーベック素子の両端子は電源変換器に接続され、発生した熱起電力が所定の電源電圧に変換されて、半導体チップ１０に帰還され入力電力の一部として印加される。これにより、発熱源１１において発生した熱をモジュール基板１６に内蔵したゼーベック素子１５により電力として効率よく回収・再利用できるため、半導体装置の消費電力低減が可能になる。
【００３３】
実施の形態２．
本発明の実施の形態２に係る半導体装置について、図３及び図４を参照して説明する。図３は、本実施の形態に係る半導体装置の構成を示す模式的な断面図である。ここでは、半導体装置の一例として、ペルチェ素子を用いた放熱機能つきパワーアンプモジュールについて説明する。図４は、本実施の形態に係る半導体装置に用いられるペルチェ素子部の模式的な断面図である。なお、図３、図４においては各部の詳細は省略し、説明に必要な箇所のみを抽出して示している。
【００３４】
図３に示すように、本実施の形態に係る半導体装置は、半導体チップ３０、発熱源３１、サーマルバンプ３２、信号バンプ３３、信号配線３４、ペルチェ素子３５、モジュール基板３６、入力端子３７、出力端子３８、プリント基板３９、装置の筐体４０を備えている。モジュール基板３６の上には、信号配線３４、入力端子３７、出力端子３８が形成されている。信号配線３４上には、半導体チップ３０が信号バンプ３３を介してフリップチップ実装されている。信号バンプ３３は、電気信号を伝達するために設けられている。
【００３５】
本実施の形態において、半導体チップ３０は高周波大電力増幅器である。半導体チップ３０の主表面には、例えば電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）等の半導体素子からなる発熱源３１が設けられている。発熱源３１の近傍にはサーマルバンプ３２が設けられている。サーマルバンプ３２は、放熱のために設けられた金属バンプであるが、同時にグラウンド接続のためにも用いられる。入力端子３７からの入力信号に対応して、発熱源３１である電界効果トランジスタが高周波大電力動作し、出力端子３８から電力が出力される。
【００３６】
モジュール基板３６の内部には、モジュール基板３６を貫通するようにペルチェ素子３５設けられている。図４に、本実施の形態に係る半導体装置に用いられるペルチェ素子３５の構成例が示される。ペルチェ素子３５は、図４（ａ）のような通常のバルク型でもよく、図４（ｂ）のような薄膜型でもよい。バルク型のペルチェ素子３５は、図４（ａ）に示すように、ｐ型ペルチェ素子４１、ｎ型ペルチェ素子４２、高熱伝導絶縁層４３を備える。バルク型のペルチェ素子３５においては、ｐ型ペルチェ素子４１とｎ型ペルチェ素子４２とが交互に対向するように配置されている。ｐ型ペルチェ素子４１、ｎ型ペルチェ素子４２の上下の端部には、高熱伝導絶縁層４３が設けられている。
【００３７】
一方、薄膜型のペルチェ素子３５は、図４（ｂ）に示すように、ｐ型ペルチェ素子４１、ｎ型ペルチェ素子４２、高熱伝導絶縁層４３、酸化シリコン４６を備える。薄膜型ペルチェ素子３５では、ｐ型ペルチェ素子４１とｎ型ペルチェ素子４２とが酸化シリコン４６を介して、交互に積層されている。ｐ型ペルチェ素子４１とｎ型ペルチェ素子４２間には、ｐｎ接合部４４、ｎｐ接合部４５が形成されている。ｐ型ペルチェ素子４１、ｎ型ペルチェ素子４２の上下の端部には、高熱伝導絶縁層４３が設けられている。
【００３８】
ｐ型ペルチェ素子４１としてはｐ型シリコン・ゲルマニウム（ＳｉＧｅ）、ｎ型ペルチェ素子４２としてはｎ型シリコン・ゲルマニウムを用いることができる。また、高熱伝導絶縁層４３としては、ＡｌＮ等を用いることができる。ここでは、ペルチェ素子３５の熱起電力を増大させるため、図４に示すように複数のｐｎ接合素子を直列に接続した構造とするが、熱起電力が十分大きい材料であれば１つのｐｎ接合素子であってもよい。なお、薄膜型はバルク型に比べて小型化が容易なため、多数のｐｎ接合を直列に繋いで熱起電力を増加させるのに適している。
【００３９】
ペルチェ素子３５には、電流を流すための２つの端子である高温側端子３５ａ、低温側端子３５ｂが設けられている。高温側端子３５ａは、モジュール基板３６の半導体チップ３０側の表面に配置されている。低温側端子３５ｂは、モジュール基板３６の半導体チップ３０と反対側の表面に配置されている。高温側端子３５ａは、サーマルバンプ３２と接続されている。従って、高温側端子３５ａは、半導体チップ３０の主表面の最高温度領域となる発熱源３１の近傍にサーマルバンプ３２を介して接続される。
【００４０】
モジュール基板３６の半導体チップ３０が実装された面の反対側の面には、プリント基板３９が設けられている。低温側端子３５ｂは、プリント基板３９に接続される。また、プリント基板３９は、ネジ止め等で筐体４０に接続されている。本実施の形態においては、プリント基板３９と筐体４０の組み合わせを放熱部として用いている。
【００４１】
また、ペルチェ素子３５の内部には、これらの２つの端子に接続された配線（不図示）が設けられている。この配線が、モジュール基板３６を通って外部に取り出される。取り出された両端子間には、ペルチェ素子３５駆動用の電源電圧が印加される。なお、半導体チップ３０及びモジュール基板３６のペルチェ素子３５以外の構成については従来と同様であるため、説明を省略する。
【００４２】
本実施の形態に係る半導体装置は、以下のように作製される。まず、実施の形態１で説明したように、半導体チップ３０を作製する。そして、モジュール基板３６の一部に貫通口を形成し、図４に示したペルチェ素子３５を埋め込む。ペルチェ素子３５の高温側端子３５ａは図３に示すモジュール基板３６の半導体チップ３０側の表面に配置し、低温側端子３５ｂは半導体チップ３０と反対側の表面に配置する。そして、ペルチェ素子３５間及びモジュール基板３６との隙間を樹脂などの絶縁物で埋め込む。
【００４３】
次に、ペルチェ素子３５の高温側端子３５ａ上にＡｕやＣｕなどの金属膜を形成し、半導体チップ３０を、フリップチップ実装する。この時、サーマルバンプ３２は可能な限り発熱源３１の近傍に配置する。その後、フリップチップ実装されたモジュール基板３６をハンダなどを用いてプリント基板３９上に組み込み、このプリント基板３９を装置の筐体４０にネジ止めすることで図３に示すモジュールが作製される。
【００４４】
図４（ａ）に示すバルク型のペルチェ素子３５は、例えば以下のように作製される。まず、絶縁物からなるモジュール基板３６の底面に金属からなる複数の電極を形成する。この電極が、低温側端子３５ｂとなる。その後、モジュール基板３６にこれらの電極に通じる複数の孔を作製する。そして、その孔の中にｎ型熱電変換材料を充填して、ｎ型ペルチェ素子４２を形成する。そして、モジュール基板３６とｎ型ペルチェ素子４２との間をさらに絶縁物で埋め込む。
【００４５】
その後、ｎ型ペルチェ素子４２に隣接する位置に、モジュール基板３６の底面に形成された電極に通じる複数の孔を形成する。この孔の中に、ｐ型熱電変換材料を充填して、ｐ型ペルチェ素子４１を形成する。そして、ｎ型熱電変換材料がモジュール基板３６の表面に露出するまで、全面をエッチバックする。この上に、高温側端子３５ａとなる金属からなる電極を形成する。最後に、上下両側の電極を、例えばＡｌＮからなる高熱伝導絶縁層４３で挟み込むことで、図４（ａ）のような構造の熱電変換素子であるバルク型のペルチェ素子３５を作製することができる。
【００４６】
一方、図４（ｂ）に示す薄膜型のペルチェ素子３５は、例えば以下のように作製される。化学気相堆積法やスパッタ法などの薄膜堆積法を用いて、ｐ型ペルチェ素子４１となるｐ型半導体薄膜を堆積させる。続いて、酸化シリコン２６をｐｎ接合部４４を除いて、選択的に堆積させる。そして、ｎ型ペルチェ素子４２となるｎ型半導体薄膜を堆積させることで、一対のｐｎ接合部４４が形成される。
【００４７】
この工程を繰り返すことにより、多数のｐｎ接合部４４を有する積層膜を形成する。この積層膜が十分な厚みになったところで、モジュール基板３６の厚みにあわせて切り出し薄片を形成する。このように切り出した薄片を多数束ね、高温側端子３５ａ及び低温側端子３５ｂに、例えばＡｌＮからなる高熱伝導絶縁層４３を形成する。最後に、ｐｎ接合部４４をプリント基板３９側、ｎｐ接合部４５を半導体チップ３０側に配置するように、モジュール基板３６に設けられた貫通孔に挿入する。これにより、薄膜型のペルチェ素子３５を作製することができる。
【００４８】
次に、本実施の形態に係る半導体装置の効果について説明する。図３において、入力信号に対応して発熱源３１である電界効果トランジスタが高周波大電力動作すると、出力端子３８から出力として取り出される電力以外の電力は熱として放出される。この熱は半導体チップ３０内を拡散し、サーマルバンプ３２及び信号バンプ３３を経由してモジュール基板３６に伝わる。
【００４９】
上述のように、サーマルバンプ３２は、発熱源３１の近傍に配置されている。このため、その下のペルチェ素子３５の高温側端子３５ａは発熱源１１の温度に近い温度となる。一方、ペルチェ素子３５の低温側端子３５ｂは、ヒートシンクとして機能するプリント基板３９に接続される。これにより、発熱源１１と放熱部であるプリント基板３９との間の熱抵抗を小さくすることができる。このため、ペルチェ素子３５は発熱源１１の近傍から吸熱し、プリント基板３９に放熱することができ、発熱源１１を効率的に冷却することが可能になる。また、プリント基板３９は、更にネジ止め等で装置の筐体４０に接続されており、最終的に熱は筐体４０まで拡散される。
【００５０】
また、本実施の形態に係る半導体装置においては、ペルチェ素子３５はモジュール基板３６に内蔵されている。このため、半導体装置全体の大型化を抑制することができる。さらに、モジュール基板３６に埋め込まれた小型ペルチェ素子３５が発熱源３１の近傍に接続されている。このため、効率的な冷却が可能で、発熱源３１であるＦＥＴのチャネル温度上昇を効率的に抑制することができる。これにより、チャネル温度上昇によるデバイス特性変動や信頼性の悪化を抑制することが可能になる。
【００５１】
実施の形態３．
本発明の実施の形態３に係る半導体装置について、図５を参照して説明する。図５は、本実施の形態に係る半導体装置の構成を示す模式的な断面図である。本実施の形態に係る半導体装置は、ゼーベック素子による電力回収機能、及びペルチェ素子による冷却機能を備えたパワーアンプモジュールである。図５に示すように、本実施の形態に係る半導体装置は、半導体チップ５０、発熱源５１、サーマルバンプ５２、信号バンプ５３、信号配線５４、ゼーベック素子５５、モジュール基板５６、入力端子５７、出力端子５８、放熱部５９、ペルチェ素子６０を備えている。なお、半導体チップ３０及びモジュール基板３６のゼーベック素子部分以外の構成は公知の技術と同様であるので、その説明は省略する。また、本実施の形態における半導体装置の作製方法は、第１及び第２実施形態と同様であるため、省略する。
【００５２】
本実施の形態においては、モジュール基板５６中に、ゼーベック素子５５及びペルチェ素子６０が埋め込まれている。ゼーベック素子５５の高温側端子、及びペルチェ素子６０の高温側端子は、サーマルバンプ５２を介して、半導体チップ５０の発熱源５１近傍に接続される。一方、ゼーベック素子５５の低温側端子、及びペルチェ素子６０の低温側端子は、放熱部５９に接続されている。本実施形態における半導体装置の効果は、ゼーベック素子５５において、実施の形態１と同様に熱起電力を得て電力回収を行うことができる。また、ペルチェ素子６０において、実施の形態２と同様に素子の冷却を行うことができる。これにより素子を冷却するとともに、電力回収も同時に行うことが可能になる。本実施形態においては、素子の冷却と電力回収を別々にかつ同時に行っているが、その方法や機能の組み合わせは本実施形態に限らず、任意に実施することが可能である。
【００５３】
以下、本発明を適用した実施例について説明する。
実施例１．
図１に示す実施の形態１に係る半導体装置において、半導体チップ１０を厚さ１５０μｍのＳｉ基板とし、発熱源１１をＧａＮＦＥＴとした。発熱源１１となるＧａＮＦＥＴパワーアンプのサイズは、０．４ｍｍ×４ｍｍである。図２のｐ型ゼーベック素子２１としてｐ型ビスマス・テルル（Ｂｉ２Ｔｅ３）を用い、ｎ型ゼーベック素子２２としてはｎ型ビスマス・テルル（Ｂｉ２Ｔｅ３）を用いた。そして、ｐ型ゼーベック素子２１、ｎ型ゼーベック素子２２を接続したｐｎ接合を５０個直列に接続した。なお、図２においてｐｎ接合は５０個のうち４個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板１６の材料は、一般的なガラスエポキシ（ＦＲ４）である。このモジュールにおいてパワーアンプを駆動したとき、本発明のゼーベック素子による電力回生を用いない通常のパワーアンプに比べて、効率が改善される。
【００５４】
実施例２．
図１に示す実施の形態１に係る半導体装置において、半導体チップ１０を厚さ１００μｍのＧａＡｓ基板とし、発熱源１１をＧａＡｓＦＥＴとした。発熱源１１となるＧａＡｓＦＥＴパワーアンプのサイズは、１．０ｍｍ×５ｍｍである。図２のｐ型ゼーベック素子２１はｐ型シリコン・ゲルマニウム（ＳｉＧｅ）、ｎ型ゼーベック素子２２はｎ型シリコン・ゲルマニウム（ＳｉＧｅ）とした。ｐ型ゼーベック素子２１、ｎ型ゼーベック素子２２を接続したｐｎ接合を１００個直列に接続した。なお、図２においてｐｎ接合は１００個のうち４個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板１６の材料は液晶ポリマーである。このモジュールにおいてパワーアンプを駆動したとき、本発明のゼーベック素子による電力回生を用いない通常のパワーアンプに比べて、効率が改善される。
【００５５】
実施例３．
図３に示す実施の形態２に係る半導体装置において、半導体チップ３０を厚さ１５０μｍのＳｉ基板とし、発熱源３１をＧａＮＦＥＴとした。発熱源３１となるＧａＮＦＥＴパワーアンプのサイズは、０．４ｍｍ×４ｍｍである。図４のｐ型ペルチェ素子４１はｐ型ビスマス・テルル（Ｂｉ２Ｔｅ３）、ｎ型ペルチェ素子４２はｎ型ビスマス・テルル（Ｂｉ２Ｔｅ３）である。これらを接続したｐｎ接合を５０個直列に接続した。なお、図４においてｐｎ接合は５０個のうち４個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板の材料は一般的なガラスエポキシ（ＦＲ４）である。このモジュールにおいてパワーアンプを駆動したとき、本発明のペルチェ素子による冷却を用いない通常のパワーアンプに比べて、チャネル温度の上昇が抑制される。これによりパワーアンプの効率向上などに加えて信頼性も向上する。
【００５６】
実施例４．
図３に示す実施の形態２に係る半導体装置において、半導体チップ３０を厚さ１００μｍのＧａＡｓ基板とし、発熱源３１をＧａＡｓＦＥＴとした。発熱源３１となるＧａＡｓＦＥＴパワーアンプのサイズは、１．０ｍｍ×５ｍｍである。図４のｐ型ペルチェ素子４１としてはｐ型シリコン・ゲルマニウム（ＳｉＧｅ）、ｎ型ペルチェ素子４２の材料はｎ型シリコン・ゲルマニウム（ＳｉＧｅ）である。これらを接続したｐｎ接合を１００個直列に接続した。なお、図４においてｐｎ接合は１００個のうち４個分しか記載していないが、個数が増えても構造は繰り返しのため省略している。モジュール基板の材料は液晶ポリマーである。このモジュールにおいてパワーアンプを駆動したとき、本発明のペルチェ素子による冷却を用いない通常のパワーアンプに比べて、チャネル温度の上昇が抑制される。これによりパワーアンプの効率向上などに加えて信頼性も向上する。
【００５７】
実施例５．
図５に示す実施の形態３に係る半導体装置において、半導体チップ５０を厚さ１００μｍのＳｉ基板とし、発熱源５１をＧａＮＦＥＴとした。発熱源５１となるＧａＮＦＥＴパワーアンプのサイズは、０．４ｍｍ×４ｍｍである。図示していないが、ｐ型ゼーベック素子材料にはｐ型ビスマス・テルル（Ｂｉ２Ｔｅ３）、ｎ型ゼーベック素子材料にはｎ型ビスマス・テルル（Ｂｉ２Ｔｅ３）を用いた。これらを接続したｐｎ接合を１００個直列に接続した。また、ｐ型ペルチェ素子の材料としてｐ型ビスマス・テルル（Ｂｉ２Ｔｅ３）、ｎ型ペルチェ素子の材料としてｎ型ビスマス・テルル（Ｂｉ２Ｔｅ３）を用い、これらを接続したｐｎ接合を５０個直列に接続した。モジュール基板５６の材料は液晶ポリマーである。このモジュールにおいてパワーアンプを駆動したときに、本発明のゼーベック素子による電力回収とペルチェ素子による冷却を用いない通常のパワーアンプに比べて、効率が改善されるとともに素子の信頼性が向上する。
【００５８】
このように、本発明によれば、発熱源において発生した熱をモジュール基板に内蔵したゼーベック素子により効率よく回収・再利用できるため、半導体デバイスの消費電力低減が可能になる。また、本発明の半導体装置においては、発熱源において発生した熱をモジュール基板に内蔵したペルチェ素子により効率的に放熱できるため、モジュールを大型化させることなく半導体デバイスの接合温度の上昇を抑制することができ、チャネル温度上昇によるデバイス特性変動や信頼性の悪化を抑制することが可能になる。
【００５９】
以上、本発明を実施の形態に即して説明したが、本発明は上記態様のみに限定されず、本発明の原理に準ずる各種態様を含むことは勿論である。各構成の任意の組み合わせや、本発明の表現を方法、装置などの間で変換したものもまた本発明の態様として有効である。例えば、上述の実施形態においては、熱電変換素子材料として、ビスマス・テルル系（Ｂｉ−Ｔｅ系）とシリコン・ゲルマニウム系（Ｓ−ｉＧｅ系）を用いたが、これらに限定されるものではない。例えばＦｅ−Ｓｉ系合金、Ｆｅ−Ａｌ系合金、Ｆｅ−Ｖ−Ａｌ系合金、ＣａＴｉＯ３、Ｓｒ２ＦｅＭｏＯ６などゼーベック効果を有する材料であれば利用できる。
【００６０】
また、以上の実施形態においてはモジュール基板として樹脂系基板を用いたが、本発明はこれに限らず、例えば低温同時焼成セラミックス基板（Low Temperature Co-fired Ceramics）基板など他の材料を用いても実現できる。また、モジュールの形状、サイズ、構成、層構造なども以上の実施形態において説明したものだけに限定されない。
【００６１】
本発明における半導体装置は、電界効果トランジスタ、バイポーラトランジスタ、ＭＯＳトランジスタなどの電子デバイス、さらには半導体レーザ、発光ダイオードなどの発光素子を含むものである。上記の実施形態においては発熱源として化合物系ＦＥＴパワーアンプについて説明したが、発熱量の大きなデバイスに本発明は適用可能である。例えば、パワーアンプではＳｉ系の横方向拡散ＭＯＳ（Laterally Diffused MOS：ＬＤＭＯＳ）などでも本発明を適用することができる。
【００６２】
さらにＰＣやワークステーションなどのＣＰＵなどでも勿論実現でき、高い電力を扱う電源用スイッチングデバイスにおいても実現可能である。また、単体デバイスのみならず集積回路（Integrated Circuit：ＩＣ）でも実現可能である。また、上記の実施形態においては半導体材料としてガリウムナイトライド（ＧａＮ）とガリウム砒素（ＧａＡｓ）を取り上げたが、半導体材料としてはシリコン（Ｓｉ）、インジウム燐（ＩｎＰ）、シリコンカーバイド（ＳｉＣ）など他の材料を用いても本発明は勿論実現できる。
【図面の簡単な説明】
【００６３】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】実施の形態１に係る半導体装置に用いられるゼーベック素子の構成を示す図である。
【図３】実施の形態２に係る半導体装置の構成を示す図である。
【図４】実施の形態２に係る半導体装置に用いられるペルチェ素子の構成を示す図である。
【図５】実施の形態３に係る半導体装置の構成を示す図である。
【図６】従来の半導体装置の構成を示す図である。
【図７】従来の半導体装置の構成を示す図である。
【符号の説明】
【００６４】
１０、３０、５０  半導体チップ
１１、３１、５１  発熱源
１２、３２、５２  サーマルバンプ
１３、３３、５３  信号バンプ
１４、３４、５４  信号配線
１５、５５  ゼーベック素子
１５ａ、３５ａ  高温側端子
１５ｂ、３５ｂ  低温側端子
１６、３６、５６  モジュール基板
１７、３７、５７  入力端子
１８、３８、５８  出力端子
１９、５９  放熱部
２１  ｐ型ゼーベック素子
２２  ｎ型ゼーベック素子
２３、４３  高熱伝導絶縁層
２４、４４  ｐｎ接合部
２５、４５  ｎｐ接合部
２６、４６  酸化シリコン
３５、６０  ペルチェ素子
３９  プリント基板
４０  筐体
４１  ｐ型ペルチェ素子
４２  ｎ型ペルチェ素子
【図１】
0005040765.tif 000002
【図２】
0005040765.tif 000003
【図３】
0005040765.tif 000004
【図４】
0005040765.tif 000005
【図５】
0005040765.tif 000006
【図６】
0005040765.tif 000007
【図７】
0005040765.tif 000008