(57)【特許請求の範囲】
【請求項１】
それぞれが単位レジスタを複数有する第１の走査回路と第２の走査回路を備え、
前記第１の走査回路と前記第２の走査回路の対応する単位レジスタの出力同士が互いに接続され、
前記第１の走査回路と前記第２の走査回路の前記単位レジスタは、
制御信号に基づき、出力信号を出力する状態又は出力しない状態に、出力の状態を切り替える回路要素を備えている、ことを特徴とする半導体回路。
【請求項２】
前記第１及び第２の走査回路の一方が出力信号を出力している期間、他方は出力信号を出力しない状態とされる、ことを特徴とする請求項１記載の半導体回路。
【請求項３】
前記第１の走査回路の走査方向と、前記第２の走査回路の走査方向とが相反していることを特徴とする請求項１記載の半導体回路。
【請求項４】
前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号を、前記制御信号として入力し、オン・オフ制御される第１のスイッチ回路と第２のスイッチ回路を備え、
前記第１のスイッチ回路は、前記単位レジスタ内において、前記出力信号を発生する出力用トランジスタのゲート電極と、前記ゲート電極を制御する配線との間に配置され、
前記第２のスイッチ回路は、前記第１のスイッチ回路と、前記出力用トランジスタとの間のノードと、前記出力用トランジスタをオフ状態とし得る信号線との間に配置されていることを特徴とする請求項１記載の半導体回路。
【請求項５】
前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によって、オン・オフ制御される第１乃至第４のスイッチ回路を備え、
前記第１のスイッチ回路は、前記単位レジスタ内において、
前記出力信号を発生する第１の出力用トランジスタのゲート電極と、前記ゲート電極を制御する配線との間に配置され、
前記第２のスイッチ回路は、前記第１のスイッチ回路と、前記第１の出力用トランジスタとの間のノードと、前記第１の出力用トランジスタをオフ状態とし得る信号線との間に配置され、
前記第３のスイッチ回路が、前記単位レジスタ内の、前記第１の出力用トランジスタとは異なる電位の制御信号を発生する第２の出力用トランジスタのゲート電極と、前記ゲート電極を制御する配線との間に配置され、
前記第４のスイッチ回路が、前記第３のスイッチ回路と、前記第２の出力用トランジスタとの間のノードと、前記第２の出力用トランジスタをオフ状態とし得る信号線との間に配置されている、ことを特徴とする請求項１記載の半導体回路。
【請求項６】
前記回路要素が、
走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってゲート制御される第１のスイッチ回路、及び第２のスイッチ回路と、
前記出力信号を発生する第１の出力用トランジスタ、及び第２の出力用トランジスタと、
前記第１の出力用トランジスタをオフ状態とする第１の信号線と、
前記第２の出力用トランジスタをオフ状態とする第２の信号線と、
前記単位レジスタの出力信号を転送する出力信号線とを備え、
前記第１のスイッチ回路は、前記出力信号線と、前記第１の制御信号線との間に設置され、
前記第２のスイッチ回路が、前記出力信号線と、前記第２の制御信号線との間に設置されていることを特徴とする請求項１記載の半導体回路。
【請求項７】
前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御されるスイッチ回路と、
逆導電型の２つのトランジスタを含むインバータ回路と、
高電位電源線、及び低電位電源線と、
前記単位レジスタの出力信号を転送する出力信号線と、
を備え、
前記スイッチ回路が、前記低電位電源線と前記出力信号線との間、又は、前記高電位電源線と前記出力信号線との間に、配置されている、
ことを特徴とする請求項１記載の半導体回路。
【請求項８】
前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってゲート制御される第１のスイッチ回路、および第２のスイッチ回路と、
逆導電型の２つのトランジスタを含むインバータ回路と、
高電位電源線、及び低電位電源と、
前記単位レジスタの出力信号を転送する出力信号線とを備え、
前記第１のスイッチ回路が、前記低電位電源線と前記出力信号線との間に設置され、
前記第２のスイッチ回路が、前記高電位電源線と前記出力信号線との間に設置されていることを特徴とする請求項１記載の半導体回路。
【請求項９】
前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御されるスイッチ回路を備え、
前記出力信号を発生する回路が、
逆導電型の２つのトランジスタを含むインバータ回路を備え、
前記スイッチ回路が、前記出力信号配線と前記インバータ回路の出力ノードとの間に配置されていることを特徴とする請求項１記載の半導体回路。
【請求項１０】
前記第１の走査回路を構成する前記単位レジスタと、前記第２の走査回路を構成する前記単位レジスタの回路構成及び回路配置が、回路動作に影響する範囲において等しいことを特徴とする請求項１記載の半導体回路。
【請求項１１】
前記第１の走査回路及び前記第２の走査回路が、それぞれ、ＮＭＯＳトランジスタで形成されていることを特徴とする請求項１記載の半導体回路。
【請求項１２】
前記第１の走査回路及び前記第２の走査回路が、それぞれ、ＰＭＯＳトランジスタで形成されていることを特徴とする請求項１記載の半導体回路。
【請求項１３】
前記第１の走査回路及び前記第２の走査回路が、それぞれ、ＣＭＯＳで形成されていることを特徴とする請求項１記載の半導体回路。
【請求項１４】
前記単位レジスタが、
ゲートとドレインが第２のクロック端子に接続された第１のトランジスタと、
ドレインが前記第１のトランジスタのソースに接続され、ゲートが入力端子に接続されソースが第１の電源に接続された第２のトランジスタと、
ゲートとドレインが前記入力端子に接続された第３のトランジスタと、
ドレインが前記第３のトランジスタのソースに接続され、ゲートが前記第２のトランジスタのドレインに接続され、ソースが第１の電源に接続された第４のトランジスタと、
ドレインが第１のクロック端子に接続され、ゲートが前記第３のトランジスタのソースに接続され、ドレインが出力端子に接続された第５のトランジスタと、
ドレインが前記出力端子に接続され、ソースが前記第１の電源に接続された第６のトランジスタと、
前記第１のトランジスタのソースと前記第２のトランジスタのドレインの接続点と、前記第６のトランジスタのゲート間に接続され、ゲートが第１の制御端子に接続された第７のトランジスタと、
ドレインが前記第６のトランジスタのゲートに接続されゲートが第２の制御端子に接続されソースが第１の電源に接続された第８のトランジスタと、
を備えている、ことを特徴とする請求項１記載の半導体回路。
【請求項１５】
前記単位レジスタは、３相クロックで駆動され、
前記各走査回路を構成する複数の前記単位レジスタは縦列に接続され、初段の単位レジスタに入力されたパルスの位相を単位レジスタでシフトさせながら後段の単位レジスタに伝達する構成とされ、
前記第１、第２のクロック端子には、３相クロックのうち、相隣る位相のクロックが入力され、
初段の単位レジスタの入力信号端子には、パルスが入力され、
単位レジスタの出力端子は対応するゲートラインに接続されるとともに、後段の単位レジスタの入力端子に接続され、
前記第１の走査回路の単位レジスタにおいて、前記第１、第２の制御端子には、順方向シフト、逆方向シフトのときに活性化する信号がそれぞれ入力され、
前記第２の走査回路の単位レジスタにおいて、前記第１、第２の制御端子には、逆方向シフト、順方向シフトのときに活性化する信号がそれぞれ入力される、ことを特徴とする、請求項１４記載の半導体回路。
【請求項１６】
前記単位レジスタが、
ドレインとゲートが第２のクロック端子に接続された第１のトランジスタと、
ドレインが前記第１のトランジスタのソースに接続され、ゲートが入力端子に接続され、ソースが第１電源に接続された第２のトランジスタと、
ドレインとゲートが前記入力端子に接続された第３のトランジスタと、
ドレインが前記第３のトランジスタのソースに接続され、ゲートが前記第１のトランジスタのソースと前記第２のトランジスタのドレインの接続点に接続され、ソースが第１電源に接続された第４のトランジスタと、
ドレインが第１のクロック端子に接続されソースが出力端子に接続された第５のトランジスタと、
ドレインが前記出力端子にドレインが接続されソースが第１電源に接続された第６のトランジスタと、
前記第１のトランジスタのソースと前記第２のトランジスタのドレインの接続点と、前記第６のトランジスタのゲート間に接続され、ゲートが前記第１の制御端子に接続された第７のトランジスタと、
前記第６のトランジスタのゲートと第１の電源間に接続され、ゲートが第２の制御端子に接続された第８のトランジスタと、
前記第３のトランジスタのソースと前記第４のトランジスタのドレインの接続点と、前記第５のトランジスタのゲート間に接続され、ゲートが第１の制御端子に接続された第９のトランジスタと、
前記第５のトランジスタのゲートにドレインが接続され、ソースが第１電源に接続され、ゲートが前記第２の制御端子に接続された第１０のトランジスタと、
を備えている、ことを特徴とする、請求項１記載の半導体回路。
【請求項１７】
前記単位レジスタは、３相クロックで駆動され、
前記各走査回路を構成する複数の前記単位レジスタは縦列に接続され、初段の単位レジスタに入力されたパルスの位相を単位レジスタでシフトさせながら後段の単位レジスタに伝達する構成とされ、
前記第１、第２のクロック端子には、３相クロックの相隣る位相のクロックが入力され、
初段の単位レジスタの入力信号端子には、パルスが入力され、前記単位レジスタの出力端子は対応するゲートラインに接続されるとともに、後段の単位レジスタの入力端子に接続され、
前記第１の走査回路の単位レジスタにおいて、前記第１、第２の制御端子には、順方向シフト、逆方向シフトのときに活性化する信号がそれぞれ入力され、
前記第２の走査回路の単位レジスタにおいて、前記第１、第２の制御端子には、逆方向シフト、順方向シフトのときに活性化する信号がそれぞれ入力される、ことを特徴とする、請求項１６記載の半導体回路。
【請求項１８】
前記単位レジスタが、
ドレインとゲートが第２のクロック端子に接続された第１のトランジスタと、
ドレインが前記第１のトランジスタのソースに接続され、ゲートが入力端子に接続され、ソースが第１電源に接続された第２のトランジスタと、
ドレインとゲートが前記入力端子に接続された第３のトランジスタと、
ドレインが前記第３のトランジスタのソースに接続され、ゲートが前記第１のトランジスタのソースと前記第２のトランジスタのドレインの接続点に接続され、ソースが第１電源に接続された第４のトランジスタと、
ドレインが第１のクロック端子に接続され、ソースが出力端子に接続された第５のトランジスタと、
ドレインが前記出力端子にドレインが接続され、ゲートが前記第１のトランジスタのソースと前記第２のトランジスタのドレインの接続点と前記第４のトランジスタのゲートに接続された第６のトランジスタと、
ドレインが前記第６のトランジスタのソースに接続され、ゲートが第１の制御端子に接続され、ソースが前記第１電源に接続された第７のトランジスタと、
を備えている、ことを特徴とする、請求項１記載の半導体回路。
【請求項１９】
前記単位レジスタは、３相クロックで駆動され、
前記各走査回路を構成する複数の前記単位レジスタは縦列に接続され、初段の単位レジスタに入力されたパルスの位相を単位レジスタでシフトさせながら後段の単位レジスタに伝達する構成とされ、
前記第１、第２のクロック端子には、３相クロックの相隣る位相のクロックが入力され、
初段の単位レジスタの入力信号端子には、パルスが入力され、前記単位レジスタの出力端子は対応するゲートラインに接続されるとともに、後段の単位レジスタの入力端子に接続され、
前記第１の走査回路の単位レジスタにおいて、前記第１の制御端子には、順方向シフトのときに活性化する信号が入力され、
前記第２の走査回路の単位レジスタにおいて、前記第１の制御端子には、逆方向シフトのときに活性化する信号が入力される、ことを特徴とする、請求項１８記載の半導体回路。
【請求項２０】
前記単位レジスタが、前記第１のクロック端子と前記第５のトランジスタのドレインの間に、ゲートが前記第１の制御端子に接続された第８のトランジスタをさらに備えている、ことを特徴とする請求項１８記載の半導体回路。
【請求項２１】
前記単位レジスタが、入力信号をクロック信号に応答してラッチするラッチ回路と、
前記ラッチ回路の出力を受け、第１の制御信号に基づき、出力がオン・オフ制御される出力回路を備えていることを特徴とする請求項１記載の半導体回路。
【請求項２２】
複数の画素が配列された画素アレイと、前記画素を活性化する半導体回路とを具備した表示装置において、
前記半導体回路は、請求項１乃至２１のいずれか一項に記載の半導体回路よりなり、
前記画素は、前記第１の走査回路、又は前記第２の走査回路を構成する単位レジスタから出力された出力信号によって制御されることを特徴とする表示装置。
【請求項２３】
複数の画素が配列された表示部を間に対向配置され、走査信号をラインごとに供給する第１、第２の走査回路を備えた表示装置の駆動方法であって、
前記第１の走査回路が出力信号を出力している期間、前記第２の走査回路は出力信号を出力しない状態とされ、
前記第２の走査回路が出力信号を出力している期間、前記第１の走査回路は出力信号を出力しない状態とされ、
前記第２の走査回路の走査方向は前記第１の走査回路の走査方向と逆方向であり、双方向走査を行う、ことを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路、及びそれを用いた半導体装置に関し、特に、走査回路に用いて好適なシフトレジスタ回路、及びそれを用いた表示装置、及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、液晶表示装置に代表される平面表示装置は、薄型・軽量、かつ低消費電力であることから、各種機器の表示装置として用いられている。最近では、更なる薄型・軽量化や低コスト化を実現するために、従来のアモルファスシリコン薄膜トランジスタに比べ、電子移動度が高い低温ポリシリコン薄膜トランジスタを用いて駆動回路を構成し、この駆動回路をガラス基板上に一体的に形成する技術が確立されている。
【０００３】
近年、ＴＦＴのチャネル層として、多結晶シリコンを用いることによって、マトリクス表示部と、周辺駆動回路部を、同一基板上に形成した駆動回路一体型のＬＣＤ（Liquid
Crystal Display）が開発されている。
【０００４】
一般に、多結晶シリコンはアモルファスシリコンに比べて移動度が高い。このため、ＴＦＴを小型にすることができるため、高精細化が実現される。
【０００５】
また、ゲートセルフアライン構造による微細化、寄生容量の縮小による高速化が達成されるため、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタとからなるＣＭＯＳトランジスタを形成することにより、ＬＣＤモジュールの小型化が実現される。
【０００６】
近年の液晶表示装置の高解像度の要求は日増しに高まっている。解像度が上がることによって一度に表示される情報量が多くなるため、液晶表示装置の付加価値の向上に寄与する。また、表示装置の走査方向を双方向に対応させることにより、液晶表示装置の向きに応じて柔軟に対応できる液晶表示装置が可能となる。
【０００７】
したがって、高解像度の表示領域と、双方向走査回路を有する高付加価値の液晶表示装置を実現することが望まれている。
【０００８】
例えば特許文献１には、単チャネルのトランジスタで構成された双方向シフトレジスタが開示されている。図２７〜図３０を用いて説明する。
【０００９】
図２７は、特許文献１に開示されている平面表示装置の概略図、図２８は、特許文献１に開示されている３位相双方向シフトレジスタの一つの構成を示す図である。図２９は、特許文献１に開示されている３位相双方向シフトレジスタの順方向パルスシフト時の動作を説明するためのタイミングチャートである。図３０は、特許文献１に開示されている３位相双方向シフトレジスタの逆方向パルスシフト時の動作を説明するためのタイミングチャートである。なお、３位相双方向シフトレジスタは、複数の同一構成のシフトレジスタを縦列に接続し、位相の異なる３つのクロック信号を用いることによって、初段のシフトレジスタに入力されたパルスの位相を各シフトレジスタでシフトさせながら後段のシフトレジスタへ伝搬させる３位相シフトレジスタを、順方向パルスシフトと逆方向のパルスシフトの双方を可能としたものである。
【００１０】
図２７を参照すると、この従来の平面表示装置は、アレイ基板１０１上に走査線駆動回路１０２、信号線駆動回路１０３、及び複数（ｍ×ｎ）のスイッチング素子１１０が設置されている。
【００１１】
走査線Ｇ１〜Ｇｎは、走査線駆動回路１０２の出力を、スイッチング素子１１０の制御信号として転送するための配線である。また、信号線Ｓ１〜Ｓｍは、信号線駆動回路１０３からの出力を、スイッチング素子１１０のソース、ドレインへ転送するための配線である。
【００１２】
また、図２８を参照すると、３位相双方向シフトレジスタは、第１クロック端子ＩＮＰ、逆方向パルス入力端子ＩＮＮ、出力端子ＯＵＴ、シフト方向制御信号Ｐ、及びＮを備え、トランジスタＴｒ１〜トランジスタＴｒ１７のトランジスタで構成されている。
【００１３】
図２９、及び図３０に示すように、双方向シフトレジスタは、順方向シフト（図２９）と逆方向シフト（図３０）の双方に対応している。
【００１４】
次に、特許文献２に開示された双方向シフトレジスタについて説明する。図３１は、特許文献２に開示されたシフトレジスタの構成を示すブロック図である。図３１を参照すると、このシフトレジスタは、単位レジスタＲｅｓ１、Ｒｅｓ２、・・・・と、トランジスタＴｒ４−１、トランジスタＴｒ４−２、・・と、トランジスタＴｒ５−１、トランジスタＴｒ５−２、・・・と、トランジスタＴｒ６−１、トランジスタＴｒ６−２・・・とを備えている。
【００１５】
トランジスタＴｒ４は、それぞれの順方向シフトモードでオンになるトランジスタであり、左からＮ番目の単位レジスタＲｅｓＮから出力される論理値を（Ｎ＋１）番目の単位レジスタＲｅｓ（Ｎ＋１）に伝える。トランジスタＴｒ５は、それぞれ逆方向シフトモードでオンになるトランジスタであり、単位レジスタＲｅｓＮから出力される論理値を単位レジスタＲｅｓ（Ｎ−１）に伝える。トランジスタＴｒ６は、それぞれ単位レジスタの入力ＩｎとトランジスタＴｒ４及びトランジスタＴｒ５との間に設けられ、当該単位レジスタの順方向シフト動作の前にオンになり逆方向シフト動作時はオフになるように、当該単位レジスタの動作クロックとは逆相のクロック信号によりオン・オフする。図中のＮｏｒｍ信号及びＲｅｖ信号は、外部から順方向シフトか、逆方向シフトかを指定するための信号であり何れか一方がハイレベルに指定される。順方向シフトではＮｏｒｍ信号がハイレベル、逆方向シフトではＲｅｖ信号がハイレベルである。ＣＬＫ１信号とＣＬＫ２信号は、それぞれ位相が異なるクロック信号であり、奇数番目の各単位レジスタと、偶数番目の各単位レジスタとが交互に入力信号を取り込む動作をするように供給される。
【００１６】
図３１に示したシフトレジスタの動作について、図３２（ａ）、図３２（ｂ）を用いて説明する。図３２（ａ）は、順方向シフト動作時のタイムチャートである。図３２（ａ）を参照すると、単位レジスタＲｅｓ１は、ＣＬＫ１信号に同期して、ハイレベル状態の入力信号Ｉｎ１を昇圧して内部に保持する。これと同時に画素選択信号としてＯｕｔ１信号を出力し、Ｎｅｘｔ１信号をハイレベルにする。
【００１７】
図３２（ｂ）は、逆方向シフト動作時のタイムチャートである。図３２（ｂ）を参照すると、逆方向シフトでは、Ｎｏｒｍ信号、Ｒｅｖ信号は、ローレベル、ハイレベルにそれぞれ設定される。これにより、トランジスタＴｒ４がオフ状態に、トランジスタＴｒ４がオン状態になる。これにより、図３２（ｂ）におけるトランジスタＴｒ４の代わりに、トランジスタＴｒ５を介して、順方向では後段の単位レジスタの出力信号Ｎｅｘｔがその前段の単位レジスタの入力信号Ｉｎとして入力されることになる。
【００１８】
このような逆方向シフトの動作は、双方向シフトレジスタが固体撮像装置の行を選択する場合には、固体撮像装置は上下反転画像を出力することになる。
【００１９】
例えば、カメラにおいて回転可能な表示パネルを有している場合は、表示パネルが正面方向を向いている場合には順方向シフト、表示パネルが正面とは反対の方向を向いている場合は、逆方向シフトを行うことにより利用することができる。
【００２０】
特許文献１及び特許文献２は、共に単チャネルのトランジスタで構成された双方向シフトレジスタを挙げたが、例えば特許文献３には、ＣＭＯＳ構成の双方向シフトレジスタが開示されている。
【００２１】
図３３（ａ）は、特許文献３に開示されている単一シフト方向のシフトレジスタの構成、図３３（ｂ）は、特許文献３の双方向シフトレジスタの構成をそれぞれ示している。
【００２２】
図３３（ａ）に示した単一シフト方向のシフトレジスタは、ＤＸより入力されたパルスを相補クロック信号（Ｃ１、Ｃ２）で制御されることにより、Ｓ１、Ｓ２へ順次パルスを出力していく動作を行う。
【００２３】
一方、図３３（ｂ）に示した双方向シフトレジスタは、シフト方向制御信号（Ｌ、Ｒ）を用いてシフト方向を制御することにより双方向走査を可能としている。
【００２４】
【特許文献１】特開２００４−１８５６８４号公報  （第１７〜１８頁    図１、図４、図５、図６）
【特許文献２】特開２００４−２８８６９７号公報  （第１０頁  図１、図２（ａ）、図２（ｂ））
【特許文献３】特開２００４−１３４０５３号公報  （第２４頁  図１５（ａ）、図１５（ｂ））
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、上記した従来の構成を用いて、高付加価値の液晶表示装置を実現しようとした場合、それぞれ以下のような問題がある。
【００２６】
例えば特許文献１に開示された構成では、双方向走査を実現するために同じ機能を有する回路要素を重複して設置する必要がある。つまり、図２７に示すとおり、トランジスタＴｒ１１、トランジスタＴｒ３と、トランジスタＴｒ１２、トランジスタＴｒ４は、それぞれ信号Ｎ、Ｐ、及びＩＮＮ、ＩＮＰで制御されているが、これらは、各々走査方向により一方が活性化され、他方が動作停止の状態である。同様に、トランジスタＴｒ３とトランジスタＴｒ１４、及び、トランジスタＴｒ１５、トランジスタＴｒ６と、トランジスタＴｒ１６、トランジスタＴｒ７の組み合わせも、走査方向により、一方が活性化され、他方が動作停止の状態である。従って、この従来のシフトレジスタは、１ビット当たりの回路規模が大きくなる傾向にある。
【００２７】
この問題は、特許文献２に開示された構成でも、同様に起こりうる。特許文献２に開示された構成の場合、図３１に示したとおり、シフトレジスタ１ビット（Ｒｅｇｎ）当たり、３個のトランジスタ（トランジスタＴｒ４−ｎ、トランジスタＴｒ５−ｎ、トランジスタＴｒ６−ｎ）が配設される。さらに、各々の配線も増大するため、特許文献１に開示された構成と同様、１ビットあたりの回路規模が大きくなる。
【００２８】
さらに、特許文献３に開示された構成においても、同様に、図３３（ｂ）中のシフト方向制御信号（Ｌ、Ｒ）が入力されるクロックトインバータ回路は、順方向シフト用と逆方向シフト用で１出力につき、２個配置する必要がある。従って、特許文献３に開示された構成においても、１ビットあたりの回路規模が大きくなる、という問題が起こりうる。
【００２９】
ここで、走査回路と表示装置の構成は、一般的に、表示装置を構成している画素の配置ピッチと、走査回路を構成しているシフトレジスタの配置ピッチとが、同じ長さであることが望ましい。図３４（Ａ）は、配置ピッチが画素ピッチと同じ長さのシフトレジスタの配置例を示したものである。
【００３０】
配置ピッチとシフトレジスタの配置ピッチを同じ長さとするのは、走査回路から出力される信号を伝達する電気配線のレイアウトの観点から明らかである。すなわち、表示装置の高解像度化に伴い、画素ピッチとシフトレジスタの最小構成単位の配置ピッチは共に狭ピッチ化していく。
【００３１】
図３４（Ｂ）に示すように、画素２１の狭ピッチ化に伴い、シフトレジスタ１の回路幅Ｌは増大する。図３４（Ｂ）のシフトレジスタ１の回路素子数（面積）が、図３４（A）の回路素子数（面積）と同じであるとした場合、シフトレジスタ１の寸法の１つ（高さ）の減少は、他の寸法（幅）の増大をもたらす。
【００３２】
回路幅Ｌが増大することにより、表示装置における、走査回路が配置される側の額縁が大きくなってしまう問題がある。
【００３３】
この非対称性は、表示装置の設計にも影響を及ぼし、この非対称性を解消するには、走査回路を配置しない側の額縁を、上記Ｌと同じ値に広げる必要がある。
【００３４】
従って上記した従来の双方向走査回路においては、狭ピッチと狭額縁との両立が極めて困難である、といえる。
【００３５】
また、シフトレジスタ内部に、双方向機能を持たせる構成の問題として走査方向によって回路の動作マージンが異なってしまう問題が挙げられる。
【００３６】
これは、シフトレジスタ内に双方向機能を持たせるために、重複して回路要素を配置している都合上、各々の回路要素や配線のレイアウトが複雑化することによる。従って、シフトレジスタ内に双方向機能を持たせるには、レイアウトを対称にすることが困難である。
【００３７】
レイアウトが非対称の場合、順方向走査と逆方向走査とで、回路動作マージンが異なるため、双方向走査回路の特性は、異なった動作マージンの内、動作マージンの小さい方が双方向走査回路の動作マージンとなってしまう。
【００３８】
この問題は、高精細化に伴って、動作周波数が増大することにより顕在化する。特にシフトレジスタを狭ピッチ化させる場合、上記問題を回避するには図３４に示す回路の長さＬが長くなり、狭額縁化が困難となる。
【００３９】
したがって、本発明の主たる目的は、走査方向によって回路動作マージンに差が生じる問題を解消した双方向走査回路を提供することにある。本発明の他の目的は、狭ピッチと狭額縁を両立し、走査方向によって表示性能が劣化することを防止した表示装置を提供することにある。
【課題を解決するための手段】
【００４０】
本願で開示される発明は、前記課題を解決するため概略以下の構成とされる。
【００４１】
本発明に係る半導体回路は、それぞれが単位レジスタを複数有する第１の走査回路と第２の走査回路を備え、前記第１の走査回路と前記第２の走査回路の対応する単位レジスタの出力同士が互いに接続され、前記第１の走査回路と前記第２の走査回路の前記単位レジスタは、制御信号に基づき、出力信号を出力する状態又は出力しない状態に、出力の状態を切り替える回路要素を備えている。本発明において、前記第１及び第２の走査回路の一方が出力信号を出力している期間、他方は出力信号を出力しない状態とされる。
【００４２】
本発明において、前記第１の走査回路の走査方向と、前記第２の走査回路の走査方向とが相反している。
【００４３】
本発明において、前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号を、前記制御信号として入力し、オン・オフ制御される第１のスイッチ回路と第２のスイッチ回路を備え、前記第１のスイッチ回路は、前記単位レジスタ内において、前記出力信号を発生する出力用トランジスタのゲート電極と、前記ゲート電極を制御する配線との間に配置され、前記第２のスイッチ回路は、前記第１のスイッチ回路と、前記出力用トランジスタとの間のノードと、前記出力用トランジスタをオフ状態とし得る信号線との間に配置されている。
【００４４】
本発明において、前記第１の走査回路を構成する前記単位レジスタと、前記第２の走査回路を構成する前記単位レジスタの回路構成及び回路配置が、回路動作に影響する範囲において等しい。
【００４５】
本発明に係る表示装置は、複数の画素が配列された画素アレイと、前記画素を活性化する半導体回路とを具備し、前記半導体回路を、本発明に係る半導体回路で構成し、
前記画素は、前記第１の走査回路、又は前記第２の走査回路を構成する単位レジスタから出力された出力信号によって制御される。
【００４６】
本発明に係る駆動方法は、
複数の画素が配列された画素アレイと、前記画素アレイを間に相対して配置され、前記複数の画素に走査信号をラインごとに供給する第１、第２の走査回路を備えた表示装置の駆動方法であって、
前記第１の走査回路が出力信号を出力している期間、前記第２の走査回路は出力信号を出力しない状態とされ、
前記第２の走査回路が出力信号を出力している期間、前記第１の走査回路は出力信号を出力しない状態とされ、
前記第１の走査回路の走査方向と、前記第２の走査回路の走査方向とが相反していることを特徴とする。
【発明の効果】
【００４７】
本発明によれば、走査方向によって回路動作マージンに差が生じる問題を解消した双方向走査回路を提供することができる。
【００４８】
また、本発明によれば、狭ピッチと狭額縁を両立し、走査方向によって表示性能が劣化することを防止した表示装置を提供することができる。
【発明を実施するための最良の形態】
【００４９】
上記した本発明についてさらに詳細に説明すべく添付図面を参照して説明する。本発明の半導体回路は、第１の走査回路（例えば図１の５）、及び第２の走査回路（図１の６）を含み、第１の走査回路と第２の走査回路の出力が互いに接続されており、第１の走査回路及び前記第２の走査回路を構成する単位レジスタ（例えば図３の１）が、出力信号を電気的に出力状態、又は非出力状態にする回路要素を有している。一方の走査回路が出力動作している間に、他方の走査回路の出力動作を停止することが可能となり、第１の走査回路、及び第２の走査回路を用いた双方向走査回路が実現できる。
【００５０】
また、本発明の半導体回路は、第１の走査回路が出力信号を出力している期間において、第２の走査回路が出力信号を出力しない状態である、又は前記第２の走査回路が出力信号を出力している期間において、前記第１の走査回路が出力信号を出力しない状態である。一方の走査回路が出力動作している間に、他方の走査回路の出力動作を停止することが可能となり、第１の走査回路、及び第２の走査回路を用いた双方向走査回路を有する表示装置が実現できる。
【００５１】
本発明の半導体回路は、前記第１の走査回路の走査方向と、前記第２の走査回路の走査方向とが相反している。このため、第１の走査回路と第２の走査回路を用いて双方向走査回路を実現することが出来る。第１の走査回路と第２の走査回路を用いた双方向走査回路を有する表示装置が実現できる。
【００５２】
本発明の半導体回路は、前記回路要素が、走査方向を指定する信号（例えば図３のＦＷ，ＲＶ）、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御される第１のスイッチ回路（例えば図４のＴｒ７等）、及び第２のスイッチ回路（例えば図４のＴｒ８）を備え、第１のスイッチ回路が、前記単位レジスタ内の、前記出力信号を発生する出力用トランジスタ（例えば図４のＴｒ６）のゲート電極と、前記ゲート電極を制御する配線（例えば図４のノードＢ）との間に配置され、前記第２のスイッチ回路が、前記第１のスイッチ回路（Ｔｒ７）と前記出力用トランジスタ（Ｔｒ６）との間のノードと、前記出力用トランジスタ（Ｔｒ６）をオフ状態とし得る信号線（ＶＳＳ）との間に配置されている。
【００５３】
このため、第１のスイッチ回路および第２のスイッチ回路をオン状態、又はオフ状態とすることにより、走査回路の出力信号を出力する状態、又は出力しない状態に制御することが可能となる。第１のスイッチ回路（Ｔｒ７）がオン、第２のスイッチ回路（Ｔｒ８）がオフのとき出力信号を出力する状態、第１のスイッチ回路（Ｔｒ７）がオフ、第２のスイッチ回路（Ｔｒ８）がオンのとき出力しない状態とされる。
【００５４】
また、本発明の半導体回路は、前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御される第１乃至第４のスイッチ回路を備えている。
【００５５】
前記第１のスイッチ回路（例えば図１０のＴｒ７）は、前記単位レジスタ内の、前記出力信号を発生する第１の出力用トランジスタ（図１０のＴｒ６）のゲート電極と、前記ゲート電極を制御する配線（図１０のＴｒ１とＴｒ２の接続点）との間に配置されている。
【００５６】
前記第２のスイッチ回路（図１０のＴｒ８）は、前記第１のスイッチ回路（Ｔｒ７）と、前記第１の出力用トランジスタ（図１０のＴｒ６）との間のノードと、前記第１の出力用トランジスタをオフ状態とし得る信号線（ＶＳＳ）との間に配置されている。
【００５７】
前記第３のスイッチ回路（図１０のＴｒ９）は、前記単位レジスタ内の、前記第１の出力用トランジスタとは異なる電位の制御信号を発生する第２の出力用トランジスタ（Ｔｒ５）のゲート電極と、前記ゲート電極を制御する配線（Ｔｒ３とＴｒ４の接続点）との間に配置されている。
【００５８】
前記第４のスイッチ回路（図１０のＴｒ１０）は、前記第３のスイッチ回路（Ｔｒ９）と、前記第２の出力用トランジスタ（Ｔｒ５）との間のノードと、前記第２の出力用トランジスタをオフ状態とし得る信号線（ＶＳＳ）との間に配置されている。かかる構成において、第１のスイッチ回路、第２のスイッチ回路、第３のスイッチ回路、および第４のスイッチ回路をそれぞれオン状態、又はオフ状態とすることにより、走査回路の出力信号を出力する状態、又は出力しない状態に制御することが可能となる。
【００５９】
本発明の半導体回路は、前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御される第１のスイッチ回路（例えば図１４のＴｒ１２）、及び第２のスイッチ回路（図１４のＴｒ１１）と、
前記出力信号を発生する第１の出力用トランジスタ（図１４のＴｒ６）、及び第２の出力用トランジスタ（Ｔｒ５）と、
前記第１の出力用トランジスタ（Ｔｒ６）、及び第２の出力用トランジスタ（Ｔｒ５）をオフ状態とする第１の制御信号線（ＶＳＳ）と、前記第１の制御信号線とは異なる電位の第２の制御信号線（ＣＬＫ（ｎ））と、
前記単位レジスタの出力信号を転送する出力信号線（ＯＵＴ）と、
を備えている。
【００６０】
前記第１のスイッチ回路（Ｔｒ１２）は、前記出力信号線（ＯＵＴ）と、前記第１の制御信号線との間に設置されている。前記第２のスイッチ回路（Ｔｒ１１）は、前記出力信号線（ＯＵＴ）と、前記第２の制御信号線との間に設置されている。このため、第１のスイッチ回路、及び第２のスイッチ回路をそれぞれオン状態、又はオフ状態とすることにより、走査回路の出力信号を出力する状態、又は出力しない状態に制御することが可能となる。
【００６１】
また、本発明の半導体回路は、前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御されるスイッチ回路（図２１のＮ３）と、
ＮＭＯＳトランジスタ（Ｎ１）とＰＭＯＳトランジスタ（Ｐ１）から構成されたインバータ回路と、
高電位電源線、及び低電位電源線と、前記単位レジスタの出力信号を転送する出力信号線から構成されており、
前記スイッチ回路（Ｎ３）が、低電位電源線（ＶＳＳ）と、出力信号線（ＯＵＴ）との間、又は高電位電源線（ＶＤＤ）と出力信号線（ＯＵＴ）との間に配置されている。このため、スイッチ回路をオン状態、又はオフ状態とすることにより、走査回路の出力信号を出力する状態、又は出力しない状態に制御することが可能となる。
【００６２】
また、本発明の半導体回路は、前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御される第１のスイッチ回路（図２５のＮ３）、および第２のスイッチ回路（図２５のＰ３）と、
ＮＭＯＳトランジスタ（Ｎ１）とＰＭＯＳトランジスタ（Ｐ１）とから構成されたインバータ回路と、
高電位電源線、及び低電位電源と、前記単位レジスタの出力信号を転送する出力信号線から構成されており、
前記第１のスイッチ回路（Ｎ３）が、低電位電源線（ＶＳＳ）と、出力信号線（ＯＵＴ）との間に設置され、
前記第２のスイッチ回路（Ｐ３）が、高電位電源線（ＶＤＤ）と、出力信号線（ＯＵＴ）との間に設置されている。
【００６３】
このため、第１のスイッチ回路、及び第２のスイッチ回路をそれぞれオン状態、又はオフ状態とすることにより、走査回路の出力信号を出力する状態、又は出力しない状態に制御することが可能となる。
【００６４】
また、本発明の半導体回路は、前記回路要素が、走査方向を指定する信号、又は前記走査方向を指定する信号から生成された信号によってオン・オフ制御されるスイッチ回路（Ｐ３、Ｎ３）を備え、前記出力信号を発生する回路が、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとから構成されたインバータ回路（Ｐ１とＮ１、Ｐ２とＮ２）を備え、前記スイッチ回路が、前記出力信号配線（ＯＵＴ）と、前記インバータ回路の出力ノード（Ｐ２とＮ２の接続点）との間に配置されている。このため、スイッチ回路をオン状態、又はオフ状態とすることにより、走査回路の出力信号を出力する状態、又は出力しない状態に制御することが可能となる。
【００６５】
また、本発明の表示装置は、複数の画素が配列された画素アレイと、前記画素を活性化する半導体回路とを具備した表示装置において、前記画素は、前記第１の走査回路（５）、前記第２の走査回路（６）を構成する単位レジスタから出力された出力信号によって制御され、前記第１の走査回路、及び前記第２の走査回路の出力が互いに共通であって、前記単位レジスタ内に、出力信号を出力する状態、又は出力しない状態とする回路要素を有する。このため、一方の走査回路が出力動作している間に、他方の走査回路の出力動作を停止することが可能となり、第１の走査回路、及び第２の走査回路を用いた表示装置が実現できる。
【００６６】
また、本発明の半導体回路の駆動方法は、前記第１の走査回路が出力信号を出力している期間において、前記第２の走査回路が出力信号を出力しない状態である、又は前記第２の走査回路が出力信号を出力している期間において、前記第１の走査回路が出力信号を出力しない状態に制御する（図８）。このため、一方の走査回路が出力動作している間に、他方の走査回路の出力動作を停止することが可能となり、第１の走査回路、及び第２の走査回路を用いた走査回路が実現できる。
【００６７】
また、本発明の表示装置の駆動方法は、前記第１の走査回路が出力信号を出力している期間において、前記第２の走査回路が出力信号を出力しない状態である、又は前記第２の走査回路が出力信号を出力している期間において、前記第１の走査回路が出力信号を出力しない状態である、ことを特徴としている。このため、一方の走査回路が出力動作している間に、他方の走査回路の出力動作を停止することが可能となり、第１の走査回路、及び第２の走査回路を用いた表示装置が実現できる。
【００６８】
また、本発明の半導体回路、又は表示装置は、前記第１の走査回路を構成する前記単位レジスタと、前記第２の走査回路を構成する前記単位レジスタの回路構成及び回路配置が、回路動作に影響する範囲において、ほぼ等しい。このため、第１の走査回路の動作特性と、第２の走査回路の動作特性に差が生じることを抑制することが可能となる。さらに、第１の走査回路と第２の走査回路を具備した表示装置においては、走査方向により、表示品質が劣化することを抑制できる。
【００６９】
また、本発明の半導体回路、又は表示装置は、方向と、前記第２の走査回路の走査方向とが相反している。このため、第１の走査回路と第２の走査回路を用いて双方向走査回路を実現することが出来る。第１の走査回路と第２の走査回路を用いた双方向走査回路を有する表示装置が実現できる。
【００７０】
また、本発明の半導体回路、又は表示装置は、前記第１の走査回路、及び前記第２の走査回路がＮＭＯＳトランジスタ、又はＰＭＯＳトランジスタで形成してもよい。ＣＭＯＳトランジスタの構成に比べて、トランジスタ基板の作製コストを抑制することができるため、低コストの半導体回路、又は表示装置を実現することができる。本発明において、走査回路のトランジスタ素子は、画素パネルの画素トランジスタ（ＴＦＴ）と同一の製造工程で作製されるトランジスタを用いてもよい（アモルファスシリコンＴＦＴ、ポリシリコンＴＦＴ等）
【００７１】
また、本発明の半導体回路、又は表示装置は、前記第１の走査回路、及び前記第２の走査回路をＣＭＯＳで形成してもよい。このため、走査回路の出力が低電位電源から高電位電源までのフル振幅で行うことができる。以下実施例に即して説明する。
【００７２】
＜実施例１＞
本発明の第１の実施例について説明する。図１は、本実施例の表示装置を示す構成を示す図である。図２は、図１のＡ−Ａ’線の断面を模式的に示す図である。図３（ａ）、（ｂ）は、本実施例の走査回路の構成を示すブロック図である。図４は、本実施例のシフトレジスタ（単位レジスタ）の構成を示す図である。図５は、本実施例の表示装置の画素部分の回路構成を示す図である。
【００７３】
図１を参照すると、本実施例の表示装置は、回路基板３上に、表示部４、第１の走査回路５、第２の走査回路６、ゲートバスライン７、ソースＩＣ８、端子列９、データバスライン１０が設置されている。表示部４は、図５に示す画素が複数配置されている。
【００７４】
図２を参照すると、本実施例の表示装置は、回路基板３、対向基板１４、液晶層（液晶部）１１を備え、液晶層１１は、回路基板３、及び、対向基板１４、及び、図示されないギャップ制御手段等によって狭持されている。
【００７５】
第１の走査回路、及び第２の走査回路は、それぞれ図３（ａ）、図３（ｂ）に示す構成である。それぞれの走査回路は、配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＳＴ１（又はＳＴ２）、ＦＷ、ＲＶ）で制御されている。
【００７６】
ゲートバスライン７は、第１の走査回路５の出力と、第２の走査回路６の出力とが互いに接続されている。
【００７７】
図４に示すとおり、本実施例のシフトレジスタ１は、トランジスタＴｒ１〜トランジスタＴｒ８を備え、ＩＮ、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、ＯＵＴ、ＶＳＳ、Ｄ１、Ｄ２からなる端子を有する。
【００７８】
図４を参照すると、シフトレジスタ１（単位レジスタ）は、ゲートとドレインがクロック端子ＣＬＫ（ｎ＋１）端子に接続されたＮＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ１のソースにドレインが接続されゲートがＩＮに接続されソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ２と、ゲートとドレインが端子ＩＮに接続されたＮＭＯＳトランジスタＴｒ３と、ＮＭＯＳトランジスタＴｒ３のソース（ノードＡ）にドレインが接続され、ＮＭＯＳトランジスタＴｒ２のドレイン（ノードＢ）にゲート接続されソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ４と、ドレインがＣＬＫ（ｎ）端子に接続され、ＮＭＯＳトランジスタＴｒ３のソース（ノードＡ）にゲートが接続され、ドレインが端子ＯＵＴに接続されたＮＭＯＳトランジスタＴｒ５と、ドレインが端子ＯＵＴに接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ６と、ＮＭＯＳトランジスタＴｒ２のドレインとＮＭＯＳトランジスタＴｒ６のゲート間に接続され、ゲートが端子Ｄ１に接続されたＮＭＯＳトランジスタＴｒ７と、ＮＭＯＳトランジスタＴｒ６のゲートにドレインが接続され、ゲートが端子Ｄ２に接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ８を備えている。
【００７９】
トランジスタＴｒ１は、ＣＬＫ（ｎ＋１）のハイレベル信号を受けて、ハイレベル（実際はハイレベルからトランジスタＴｒ１のしきい値電圧分低下した電圧）を、ノードＢへ転送する。
【００８０】
トランジスタＴｒ２は、端子ＩＮ（又は前段のＯＵＴ）の電位をゲートに受けてオンしノードＢの電位をＶＳＳ電圧とする。
【００８１】
トランジスタＴｒ３は、ゲートに端子ＩＮ（又は前段のＯＵＴ）の電位を受け、ノードＡにハイレベル（実際はハイレベルからトランジスタＴｒ３のしきい値電圧分低下した電圧）を供給する。
【００８２】
トランジスタＴｒ４は、ゲートにノードＢの電位を受け、ノードＢがハイレベルのとき（トランジスタＴｒ１がオンでトランジスタＴｒ２がオフのとき）、ノードＡにＶＳＳ電圧を供給する。
【００８３】
トランジスタＴｒ５は、ゲートにノードＡの電位を受け、オンし、ＯＵＴへＣＬＫ（ｎ）信号を出力する。
【００８４】
トランジスタＴｒ６は、ゲートにノードＢの電位を受け、ノードＢがハイレベルのときＯＵＴの電位をＶＳＳ電圧にする。
【００８５】
トランジスタＴｒ７はゲートにＤ１信号を受けオン・オフ制御され、オフ時には、トランジスタＴｒ６のゲートと、ノードＢ（トランジスタＴｒ４のゲート、及びトランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点）を分離する。
【００８６】
トランジスタＴｒ８は、ゲートにＤ２信号を受けてオン・オフ制御され、オン時には、トランジスタＴｒ６のゲートとＶＳＳとを短絡する。
【００８７】
１段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子はＣＬＫ１とＣＬＫ２に接続される。
【００８８】
２段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子はＣＬＫ２とＣＬＫ３に接続される。
【００８９】
３段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子はＣＬＫ３とＣＬＫ１に接続される。
【００９０】
４段目から６段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子は、１段目から３段目の接続が繰り返され、７段目以降も同様とされる。
【００９１】
ＳＴ１（ＳＴ２）は、転送を開始するための制御信号であり、１段目（図３（ａ）中の一番上にあるシフトレジスタ１又は図３（ｂ）中の一番下にあるシフトレジスタ）のＩＮ端子に入力される。
【００９２】
ＳＴ１は第１走査回路５に入力され、ＳＴ２は第２走査回路６に入力される。
【００９３】
次段以降のシフトレジスタ１のＩＮ端子には、前段のＯＵＴが入力される。
【００９４】
ＦＷ、及びＲＶは走査方向を規定するための制御信号であり、それぞれシフトレジスタ１のＤ１端子、及びＤ２端子に接続される。ここで、第１の走査回路５と第２の走査回路６とでは接続が異なる。
【００９５】
第１の走査回路５のＤ１端子、Ｄ２端子は、ＦＷ信号、ＲＶ信号が接続され、
第２の走査回路６のＤ２端子、Ｄ１端子は、ＦＷ信号、ＲＶ信号が接続される。
【００９６】
第１の走査回路５と第２の走査回路６とは、走査方向が相反する。例えば図１に記載しているように、第１の走査回路５は、ＳＴ１が、シフトレジスタ１１のＩＮに入力され、下方向へ走査していくのに対し、図３（ｂ）の第２の走査回路６では、ＳＴ２がシフトレジスタ１の端子（ＩＮ）に入力され、上方向へ走査していく。
【００９７】
図５に示す例では、画素は、スイッチトランジスタ１３、液晶部（液晶部容量）１１、保持容量１２を備えて構成されている。
【００９８】
スイッチトランジスタ１３は、ゲート部にゲートバスライン７が接続され、ソース−ドレイン部にデータバスライン１０、及び液晶部容量１１と保持容量１２の電極がそれぞれ接続されている。
【００９９】
液晶部容量１１と保持容量１２のもう一方の電極は、対向基板と電気的にそれぞれ接続されている。
【０１００】
ソースＩＣ８は、図示されない外部接続機器から端子列９を経由して入力された映像表示用データ信号を受けて、データバスライン１０へ供給するための回路である。
【０１０１】
ソースＩＣ８は、回路基板３とは別の基板上に形成されたトランジスタ回路チップが、回路基板３上に電気的にＣＯＧ実装されている。
【０１０２】
このように、本実施例においては、表示部４の両側に第１の走査回路５、及び第２の走査回路６を具備し、第１の走査回路５と第２の走査回路６とは、各々の走査方向が互いに相反している。
【０１０３】
第１の実施例の動作について説明する。図１を用いて、本実施例の表示装置の動作について説明する。
【０１０４】
第１の走査回路５と第２の走査回路６のいずれか一方が出力動作し、他方が出力停止する。
【０１０５】
また、各々の走査回路の走査方向は、互いに相反している。例えば、第１の走査回路５の走査方向を図１の下方と設定した場合、第２の走査回路６の走査方向は図１の上方へ設定する。
【０１０６】
走査回路の出力信号は対応するゲートバスライン７に転送され、表示部４の画素群のうち、当該ゲートバスライン７に接続されている画素が全て活性化状態となる。
【０１０７】
図示されない外部接続機器より出力された映像信号が、端子列９、ソースＩＣ８を経由してデータバスライン１０に転送されている。
【０１０８】
この状態において、当該活性化された画素群に対して、対応するデータバスライン１０から転送された映像信号が入力される。各画素は、入力された映像信号に従い、例えば図示されない光源の透過率を制御する。
【０１０９】
上記動作を繰り返すことによって、走査回路は、順次、ゲートバスライン７を駆動する。このように、１フレーム期間内に全ゲートバスライン７を選択し、各ゲートバスライン７に接続された画素に対応した映像信号を各画素に入力することにより、１フレーム期間内に全ての画素の表示状態を変更することが可能となる。
【０１１０】
従って、表示部４は１フレーム期間毎に表示状態を遷移させることにより、表示装置の機能を果たすことが出来る。
【０１１１】
以下、走査回路の動作について、図４に示したＮＭＯＳトランジスタで構成されたシフトレジスタ１の動作について、図８を用いて説明する。
【０１１２】
図８は、本実施例の動作を示すタイミングチャートである。本実施例の表示装置は、第１の走査回路５がゲートバスライン７に画素のスイッチングトランジスタ１３を駆動するゲート信号を供給している間は、第２の走査回路６は、ゲートバスライン７への出力を停止させる。
【０１１３】
逆に、第２の走査回路６が駆動中においては、第１の走査回路５は出力を停止している。この役割を果たすのは、トランジスタＴｒ７及びトランジスタＴｒ８とＦＷ信号、及びＲＶ信号である。
【０１１４】
図８に示したタイミングチャートは、第１の走査回路５が駆動している期間（Ｔ１）と、第２の走査回路が駆動している期間（Ｔ２）とに分かれている。
【０１１５】
期間Ｔ１において、ＦＷはハイレベル、ＲＶはローレベルを維持している。すなわち、第１の走査回路５の各シフトレジスタ１のトランジスタＴｒ７がオン状態、トランジスタＴｒ８はオフ状態を維持していることになる。
【０１１６】
この状態において、ＳＴ１のハイレベルが第１の走査回路５の１段目のシフトレジスタのＩＮ端子に入力されると、トランジスタＴｒ２のゲートがオン状態に遷移し、ノードＢにローレベルが印加される。また同時にトランジスタＴｒ３が活性化されるため、ノードＡにはハイレベル（実際はハイレベルからトランジスタＴｒ３のしきい値電圧分低下した電圧）が入力される。
【０１１７】
この状態において、ＳＴ１のレベルがローレベルに遷移し、ＣＬＫ１がローレベルからハイレベルへ遷移すると、ブートストラップ効果によって、ノードＡの電位が上昇し、ＣＬＫ１のハイレベルが電位低下することなくＯＵＴ１（図３（ａ）の１番目のシフトレジスタの出力ＯＵＴをＯＵＴ１という）へ転送される。
【０１１８】
ＯＵＴ１の配線は、２段目のシフトレジスタ１のＩＮ端子に接続されているため、ＯＵＴ１の出力がハイレベルに遷移されたことにより、ちょうど１段目にＳＴ１が入力されたことと同じ状態となる。
【０１１９】
ＯＵＴ１のハイレベルがローレベルに遷移し、ＣＬＫ２がローレベルからハイレベルに遷移すると、２段目のシフトレジスタ１のＯＵＴ２も同様にハイレベルへ遷移する。
【０１２０】
ＯＵＴ２が３段目のスタート信号の役割を果たし、ＣＬＫ３によってＯＵＴ３も同様にハイレベルへ遷移する。
【０１２１】
このように、順次シフトレジスタ１は端子（ＯＵＴ）に出力するのと同時に、次段への転送も行うことにより、タイミングチャートに示すとおりＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・の波形に示す駆動を行っていく。
【０１２２】
この間、第２走査回路６は、ＳＴ２がローレベル、ＦＷがハイレベル、ＲＶがローレベルに維持されているため、第２走査回路６内のシフトレジスタ１は、全て、非活性化状態を維持することとなる。
【０１２３】
トランジスタＴｒ７はオフ状態、トランジスタＴｒ８はオン状態であるため、トランジスタＴｒ６のゲートにはローレベルが印加され、トランジスタＴｒ６はオフ状態となっている。
【０１２４】
また、トランジスタＴｒ５は、ノードＡがローレベルのため、オフ状態となっている。
【０１２５】
第１の走査回路５が駆動しているため、対応するシフトレジスタ１のＯＵＴ端子がハイレベルになると同時にＯＵＴ端子に接続されているゲートバスライン７もハイレベルに遷移する。
【０１２６】
このとき、共有している第２の走査回路６の対応するシフトレジスタ１のトランジスタＴｒ６がオフ状態を維持している。このため、トランジスタＴｒ６を経由してＶＳＳ電源側に、定常電流が流れることを防止することができる。
【０１２７】
期間Ｔ２では、第２の走査回路６がゲートバスライン７にゲート信号を供給する。また、第１の走査回路５はゲートバスライン７への出力を停止する。すなわち、Ｔ１期間における第１の走査回路５の駆動方法を、第２の走査回路６に適用し、Ｔ１期間における第２の走査回路６の駆動方法を、第１の走査回路５に適用すればよい。
【０１２８】
以上説明したとおり本実施例により、ＮＭＯＳで構成されたトランジスタ回路を用いた双方向走査回路を有する表示装置を実現できる。
【０１２９】
＜実施例２＞
次に本発明の第２の実施例について説明する。本発明の第２の実施例の表示装置の構成は、第１の実施例と同様、図１、及び図２に示した構成とされる。ただし、表示部４を構成する画素は、図７に示したＰＭＯＳトランジスタの構成である。ゲートとドレインが端子ＣＬＫ（ｎ＋１）端子に接続されたＰＭＯＳトランジスタＴｒ１と、ＰＭＯＳトランジスタＴｒ１のソースにドレインが接続されゲートがＩＮに接続されソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ２と、ゲートとドレインが端子ＩＮに接続されたＰＭＯＳトランジスタＴｒ３と、ＰＭＯＳトランジスタＴｒ３のソース（ノードＡ）にドレインが接続され、ＰＭＯＳトランジスタＴｒ２のドレイン（ノードＢ）にゲート接続されソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ４と、ドレインがＣＬＫ（ｎ）端子に接続され、ＰＭＯＳトランジスタＴｒ３のソース（ノードＡ）にゲートが接続され、ドレインが端子ＯＵＴに接続されたＰＭＯＳトランジスタＴｒ５と、ドレインが端子ＯＵＴに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ６と、ＰＭＯＳトランジスタＴｒ２のドレインとＰＭＯＳトランジスタＴｒ６のゲート間に接続され、ゲートが端子Ｄ１に接続されたＰＭＯＳトランジスタＴｒ７と、ＰＭＯＳトランジスタＴｒ６のゲートにドレインが接続され、ゲートが端子Ｄ２に接続され、ソースがＶＳＳに接続されたＰＭＯＳトランジスタＴｒ８を備えている。
【０１３０】
本実施例の走査回路の構成についても、前記第１の実施例と同様、図３（ａ）、（ｂ）に示した構成とされる。
【０１３１】
本実施例は、走査回路を構成するシフトレジスタ１の構成が第１の実施例と異なるため、図６を用いて本実施例のシフトレジスタ１の構成について説明する。
【０１３２】
図６は、ＰＭＯＳトランジスタで構成されたシフトレジスタ１の構成を示す回路図である。
【０１３３】
図６に示すとおり、第２の実施例のシフトレジスタ１は、トランジスタＴｒ１〜トランジスタＴｒ８を備え、ＩＮ、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、ＯＵＴ、ＶＳＳ、Ｄ１、Ｄ２からなる端子を有する。
【０１３４】
ここで、トランジスタＴｒ１は、ＣＬＫ（ｎ＋１）のローレベル信号を受けてローレベル（実際はローレベルからトランジスタＴｒ１のしきい値電圧分上昇した電圧）を、ノードＢへ転送する。
【０１３５】
トランジスタＴｒ２は、ＩＮ（又は前段のＯＵＴ）を受けてＶＤＤ電圧をノードＢへ供給する。
【０１３６】
トランジスタＴｒ３は、ＩＮ（又は前段のＯＵＴ）を受けてノードＡにローレベル（実際はローレベルからトランジスタＴｒ３のしきい値電圧分上昇した電圧）を供給する。
【０１３７】
トランジスタＴｒ４は、ノードＢの電位によってオン・オフ制御されることにより、ノードＡにＶＤＤ電圧を供給する。
【０１３８】
トランジスタＴｒ５はノードＡの電位によって制御されることにより、ＯＵＴへＣＬＫ（ｎ）信号を出力する。
【０１３９】
トランジスタＴｒ６は、ノードＢの電位によって制御されることにより、ＯＵＴの電位をＶＤＤ電圧まで変更する。
【０１４０】
トランジスタＴｒ７はＤ１信号を受けて、トランジスタＴｒ６のゲートと、トランジスタＴｒ４のゲート、及びトランジスタＴｒ１、トランジスタＴｒ２のソース・ドレインとを分離する。
【０１４１】
トランジスタＴｒ８はＤ２信号を受けてトランジスタＴｒ６のゲートと、ＶＤＤとを短絡する。
【０１４２】
本発明の第２の実施例の表示装置の動作については、前記第１の実施例と同一である。以下、本実施例の走査回路の動作について、図９のタイミングチャートを用いて説明する。
【０１４３】
図９に示すとおり、第１の走査回路５が駆動している期間（Ｔ１）と、第２の走査回路が駆動している期間（Ｔ２）とに分かれている。
【０１４４】
期間Ｔ１において、ＦＷはローレベル、ＲＶはハイレベルを維持している。すなわち、第１の走査回路５の各シフトレジスタ１のトランジスタＴｒ７がオン状態、トランジスタＴｒ８はオフ状態を維持していることになる。この状態において、ＳＴ１のローレベルが第１の走査回路５の１段目のシフトレジスタのＩＮ端子に入力されると、トランジスタＴｒ２のゲートがオン状態に遷移し、ノードＢにハイレベルが印加される。また同時にトランジスタＴｒ３が活性化されるため、ノードＡにはローレベル（実際はローレベルからトランジスタＴｒ３のしきい値電圧分上昇した電圧）が入力される。
【０１４５】
この状態において、ＳＴ１のレベルがローレベルに遷移し、ＣＬＫ１がハイレベルからローレベルへ遷移するとブートストラップ効果によって、ノードＡの電位が低下し、ＣＬＫ１のローレベルが浮き上がりを伴うことなく、ＯＵＴ１へ転送される。
【０１４６】
ＯＵＴ１の配線は、２段目のシフトレジスタ１のＩＮ端子に接続されているため、ＯＵＴ１の出力がローレベルに遷移されたことにより、ちょうど１段目にＳＴ１が入力されたことと同じ状態となる。ＯＵＴ１のローレベルがハイレベルに遷移し、ＣＬＫ２がハイレベルからローレベルに遷移すると、２段目のシフトレジスタ１のＯＵＴ２も同様にローレベルへ遷移する。ＯＵＴ２が３段目のスタート信号の役割を果たし、ＣＬＫ３によってＯＵＴ３も同様にローレベルへ遷移する。
【０１４７】
このように、順次シフトレジスタ１は端子（ＯＵＴ）に出力するのと同時に、次段への転送も行うことにより、タイミングチャートに示すとおりＯＵＴ１、ＯＵＴ２、ＯＵＴ３、・・・の波形に示す駆動を行っていく。
【０１４８】
この間、第２走査回路６は、ＳＴ２がハイレベル、ＦＷがローレベル、ＲＶがハイレベルに維持されているため、第２走査回路６内のシフトレジスタ１は全て非活性化状態を維持することとなる。特にトランジスタＴｒ７はオフ状態、トランジスタＴｒ８はオン状態を維持しているため、トランジスタＴｒ６のゲートには常にハイレベルが印加されている状態であるため、トランジスタＴｒ６は常にオフ状態となっている。
【０１４９】
また、ＳＴ２がハイレベルで端子ＩＮにローレベルの入力が入ってこないためトランジスタＴｒ５のゲートは常にハイレベルが印加されている状態であるため、オフ状態となっている。
【０１５０】
第１の走査回路５が駆動しているため、対応するシフトレジスタ１のＯＵＴ端子がローレベルになると同時にそのＯＵＴ端子に接続されているゲートバスライン７もローレベルに遷移する。このとき、共有している第２の走査回路６の対応するシフトレジスタ１のトランジスタＴｒ６がオフ状態を維持しているため、トランジスタＴｒ６を経由してＶＤＤ電源側に定常電流が流れることを防止することができる。
【０１５１】
期間Ｔ２では、逆に、第２の走査回路６を駆動し、第１の走査回路５を停止される。各々の内部の駆動方法については、Ｔ１期間における第１の走査回路５の駆動方法を、第２の走査回路６に適用し、Ｔ１期間における第２の走査回路６の駆動方法を、第１の走査回路５に適用すればよい。
【０１５２】
以上説明したとおり本実施例により、ＰＭＯＳで構成されたトランジスタ回路を用いた双方向走査回路を有する表示装置を実現できる。
【０１５３】
＜実施例３＞
次に、本発明の第３の実施例を説明する。本実施例の表示装置の構成は、前記第１の実施例と同様、図１及び図２に示した構成とされるが、表示部４を構成する画素は、図５に示した構成である。また、走査回路の構成についても、第１の実施例と同様、図３（ａ）、図３（ｂ）に示した構成とされる。
【０１５４】
ただし、スタート信号であるＳＴ１、ＳＴ２は、本実施例においては、好ましくは、ＳＴ１とＳＴ２は同じ信号ＳＴとさせる（ＳＴが共通にＳＴ１、ＳＴ２として用いられる）。
【０１５５】
本実施例は、走査回路を構成するシフトレジスタ１の構成が、第１の実施例と異なるため、図１０を用いて本実施例のシフトレジスタ１の構成について説明する。
【０１５６】
図１０は、ＮＭＯＳトランジスタで構成されたシフトレジスタ１の構成を示す回路図である。図１０を参照すると、シフトレジスタ１は、ＣＬＫ（ｎ＋１）にドレインとゲートが接続されたＮＭＯＳトランジスタＴｒ１と、トランジスタＴｒ１のソースにドレインが接続され、ゲートが端子ＩＮに接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ２と、端子ＩＮにドレインとゲートが接続されたＮＭＯＳトランジスタＴｒ３と、トランジスタＴｒ３のソースにドレインが接続され、ゲートがトランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点に接続され、ソースがＶＳＳに接続されたトランジスタＴｒ４と、ＣＬＫ（ｎ）端子にドレインが接続されソースが端子ＯＵＴに接続されたＮＭＯＳトランジスタＴｒ５と、端子ＯＵＴにドレインが接続されソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ６と、トランジスタＴｒ３のソースとトランジスタＴｒ５のゲート間に接続され、ゲートが端子Ｄ１に接続されたＮＭＯＳトランジスタＴｒ９と、トランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点と、トランジスタＴｒ６のゲート間にに接続され、ゲートが端子Ｄ１に接続されたＮＭＯＳトランジスタＴｒ７と、トランジスタＴｒ６のゲート間に接続され、ゲートが端子Ｄ２に接続されたＮＭＯＳトランジスタＴｒ８と、トランジスタＴｒ５のゲートにドレインが接続され、ソースがＶＳＳに接続され、ゲートが端子Ｄ２に接続されたＮＭＯＳトランジスタＴｒ１０と、を備えている。
【０１５７】
回路の構成上、トランジスタＴｒ１〜トランジスタＴｒ８までは、前記第１の実施例の構成と同一である。トランジスタＴｒ９は、ゲートにＤ１信号を受けてトランジスタＴｒ５とトランジスタＴｒ３、及びトランジスタＴｒ４のソース・ドレインとを分離する。また、トランジスタＴｒ１０は、ゲートにＤ２信号を受けて、トランジスタＴｒ５のゲートとＶＳＳを短絡する。
【０１５８】
このシフトレジスタ１は、前記第１の実施例の構成に、トランジスタＴｒ９、及びトランジスタＴｒ１０を付加した構成である。ただし、接続される配線は、第１の実施例に既存の（ＶＳＳ、Ｄ１、Ｄ２）であるため、端子構成は、第１の実施例と相違ない。
【０１５９】
図１２は、本発明の第３の実施例の動作を説明するタイミングチャートである。本実施例において、スタート信号ＳＴは、第１の走査回路５、及び第２の走査回路６のどちらにおいても同じ信号が入力される。
【０１６０】
トランジスタＴｒ９、及びトランジスタＴｒ１０はそれぞれトランジスタＴｒ７、及びトランジスタＴｒ８と同様にそれぞれＤ１、及びＤ２とゲート接続されているため、トランジスタＴｒ９、及びトランジスタＴｒ１０の動作は第１の実施例に記載したトランジスタＴｒ７、及びトランジスタＴｒ８の動作と相違ない。
【０１６１】
本発明の第３の実施例においても、第１の走査回路５が出力動作を行っている間は、第２の走査回路６が出力を停止する。また、第２の走査回路６が出力動作を行っている間は、第１の走査回路５が出力を停止する。
【０１６２】
出力動作を行っているときのシフトレジスタ１のトランジスタＴｒ７、及びトランジスタＴｒ９は、オン状態、また、トランジスタＴｒ８、及びトランジスタＴｒ１０はオフ状態となっている。
【０１６３】
一方、出力停止状態のシフトレジスタ１のトランジスタＴｒ７、及びトランジスタＴｒ９は、オフ状態、また、トランジスタＴｒ８、及びトランジスタＴｒ１０はオン状態となっている。これにより、トランジスタＴｒ５、及びトランジスタＴｒ６が共にオフ状態となり、出力を停止する側のシフトレジスタ１にスタート信号ＳＴが入力されていても、ＯＵＴ端子への信号出力が行われない。また、本実施例の動作においてスタート信号ＳＴは、図８に示すように、ＳＴ１とＳＴ２の信号を用いても構わない。
【０１６４】
以上、ＮＭＯＳトランジスタで構成されたシフトレジスタ１の構成と、その動作について説明したが、本実施例は、ＰＭＯＳトランジスタで構成された場合についても適用される。
【０１６５】
図１１に、ＰＭＯＳトランジスタで構成されたシフトレジスタ１の構成を示し、図１３に、動作を示すタイミングチャートを示す。
【０１６６】
図１１を参照すると、ＣＬＫ（ｎ＋１）端子にドレインとゲートが接続されたＰＭＯＳトランジスタＴｒ１と、トランジスタＴｒ１のソースにドレインが接続され、ゲートが端子ＩＮに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ２と、端子ＩＮにドレインとゲートが接続されたＰＭＯＳトランジスタＴｒ３と、トランジスタＴｒ３のソースにドレインが接続され、ゲートがトランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点に接続され、ソースがＶＤＤに接続されたトランジスタＴｒ４と、ＣＬＫ（ｎ）端子にドレインが接続されソースが端子ＯＵＴに接続されたＰＭＯＳトランジスタＴｒ５と、端子ＯＵＴにドレインが接続されソースがＶＳＳに接続されたＰＭＯＳトランジスタＴｒ６と、トランジスタＴｒ３のソースとトランジスタＴｒ５のゲート間に接続され、ゲートが端子Ｄ１に接続されたＰＭＯＳトランジスタＴｒ９と、トランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点と、トランジスタＴｒ６のゲート間にに接続され、ゲートが端子Ｄ１に接続されたＰＭＯＳトランジスタＴｒ７と、ＶＤＤとトランジスタＴｒ６のゲート間に接続され、ゲートが端子Ｄ２に接続されたＰＭＯＳトランジスタＴｒ８と、トランジスタＴｒ５のゲートにドレインが接続され、ソースがＶＤＤに接続され、ゲートが端子Ｄ２に接続されたＰＭＯＳトランジスタＴｒ１０と、を備えている。
【０１６７】
回路の構成上、トランジスタＴｒ１〜トランジスタＴｒ８までは、図６の第２の実施例のものと相違ない。トランジスタＴｒ９はＤ１信号を受けてトランジスタＴｒ５とトランジスタＴｒ３、及びトランジスタＴｒ４のソース・ドレインとを分離する。また、トランジスタＴｒ１０はＤ２信号を受けてトランジスタＴｒ５のゲートとＶＤＤを短絡する。第３の実施例のシフトレジスタ１は、第２の実施例の構成に、トランジスタＴｒ９、及びトランジスタＴｒ１０を付加した構成である。ただし、接続される配線は、第２の実施例に既存の（ＶＤＤ、Ｄ１、Ｄ２）であるため、端子構成は第２の実施例と相違ない。また、図１３に示すように、ＰＭＯＳ構成のシフトレジスタ１の動作は、ＮＭＯＳ構成のシフトレジスタ１と同様、第１の走査回路５が出力動作を行っている間は、第２の走査回路６が出力を停止する。また、第２の走査回路６が出力動作を行っている間は、第１の走査回路５が出力を停止する。出力動作を行っているときの図１１に示したシフトレジスタ１のトランジスタＴｒ７、及びトランジスタＴｒ９は、オン状態、また、トランジスタＴｒ８、及びトランジスタＴｒ１０はオフ状態となっている。一方、出力停止状態のシフトレジスタ１のトランジスタＴｒ７、及びトランジスタＴｒ９は、オフ状態、また、トランジスタＴｒ８、及びトランジスタＴｒ１０はオン状態となっている。これにより、トランジスタＴｒ５、及びトランジスタＴｒ６が共にオフ状態となり、出力を停止する側のシフトレジスタ１にスタート信号ＳＴが入力されていても、ＯＵＴ端子への信号出力が行われない。
【０１６８】
また、本実施例の別の構成として、スタート信号ＳＴが入力される１段目のみ図１０に示したシフトレジスタ１で、２段目以降のシフトレジスタ１が図４に示す構成であってもよい。
【０１６９】
また、ＰＭＯＳで構成する場合は、スタート信号ＳＴが入力される１段目のみ図１１で示したシフトレジスタ１で、２段目以降のシフトレジスタ１が図６に示す構成でも構わない。
【０１７０】
以上のように本発明の第３の実施例は、シフトレジスタ１の構成と、スタート信号が第１の走査回路５と第２の走査回路６とで共通のパルスを利用できる点が、前記第１の実施例と異なっている。
【０１７１】
＜実施例４＞
次に、本発明の第４の実施例を説明する。本発明の第４の実施例の表示装置の構成は、前記第１の実施例と同様、図１、及び図２に示した構成と同一とされる。
【０１７２】
本実施例では、走査回路、及び走査回路を構成するシフトレジスタの構成が他の実施例と異なるため、図１４（ｂ）、及び図１５（ａ）、（ｂ）を用いて説明する。
【０１７３】
図１５（ａ）、図１５（ｂ）は、本実施例の走査回路の構成を示す図である。図１４（ｂ）は、本実施例のＮＭＯＳトランジスタで構成されたシフトレジスタの回路構成を示す図である。図１５（ａ）、図１５（ｂ）を参照すると、走査回路２は、複数のシフトレジスタ１と配線群（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＳＴ１（又はＳＴ２）、Ｄ（又は／Ｄ））とから構成されている。
【０１７４】
各段のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子に関して、１段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子はＣＬＫ１とＣＬＫ２、２段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子はＣＬＫ２とＣＬＫ３、３段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子はＣＬＫ３とＣＬＫ１にそれぞれ接続される。また、４段目以降のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子に関しても、１段目から３段目のシフトレジスタ１のＣＬＫ（ｎ）端子とＣＬＫ（ｎ＋１）端子の接続形態が繰り返される。
【０１７５】
ＳＴ１（ＳＴ２）は転送を開始するための制御信号であり、１段目のＩＮ端子に入力される。ＳＴ１は第１走査回路５に入力され、ＳＴ２は第２走査回路６に入力される。また、次段以降のシフトレジスタ１のＩＮ端子には、前段のシフトレジスタの出力端子ＯＵＴからの信号が入力される。
【０１７６】
図１４（ｂ）を参照すると、本実施例のシフトレジスタ１は、ゲートとドレインがＣＬＫ（ｎ＋１）端子に接続されたＮＭＯＳトランジスタＴｒ１と、トランジスタＴｒ１のソースにドレインが接続されゲートがＩＮに接続されソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ２と、ゲートとドレインがＩＮに接続されたＮＭＯＳトランジスタＴｒ３と、ドレインがトランジスタＴｒ３のソースに接続されゲートがトランジスタＴｒ１のソースとＴｒ２のドレインの接続点に接続されソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ４と、ドレインがＣＬＫ（ｎ）端子に接続され、ゲートがトランジスタＴｒ３のソースとＴｒ４のドレインの接続点に接続され、ソースが端子ＯＵＴに接続されたＮＭＯＳトランジスタＴｒ５と、ドレインが端子ＯＵＴに接続され、ゲートがトランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点に接続されたＮＭＯＳトランジスタＴｒ６と、ドレインがトランジスタＴｒ６のソースに接続されゲートが端子Ｄに接続され、ソースがＶＳＳに接続されたトランジスタＴｒ１１を備えている。回路の構成上、トランジスタＴｒ１〜トランジスタＴｒ６までは第１の実施例の構成と同一である。
【０１７７】
シフトレジスタ１は、ＩＮ、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、ＯＵＴ、ＶＳＳ、Ｄからなる端子を有する。
【０１７８】
トランジスタＴｒ１１は信号Ｄを受けてオン・オフの制御を行う。
【０１７９】
また、信号Ｄ、及び信号／Ｄは、互いのハイレベル、ローレベルが反転した相補信号であり、第１の走査回路５と第２の走査回路６のいずれかに接続される。例えば第１の走査回路５にＤが接続された場合には、第２の走査回路６には／Ｄが接続される。Ｄ、又は／Ｄはそれぞれのシフトレジスタ１内の端子（Ｄ）に接続される。
【０１８０】
次に、本発明の第４の実施例の動作について、図１７を用いて説明する。図１７は、本実施例の走査回路の動作を示すタイミングチャートである。本実施例は、前記第１の実施例と同様、第１の走査回路５が駆動している間は第２の走査回路６は出力を停止する、又は第２の走査回路６が駆動している間は、第１の走査回路５が出力を停止する。
【０１８１】
まず、出力動作を行っている走査回路２のシフトレジスタ１は、図１７に示すとおり、期間Ｔ１において、Ｄがハイレベルに維持されているので、トランジスタＴｒ１１はオン状態を維持している。その状態において、トランジスタＴｒ１〜トランジスタＴｒ６の動作は基本的に第１の実施例のトランジスタＴｒ１〜トランジスタＴｒ６の動作と相違ないため、ＯＵＴにハイレベルを出力すると同時に次段へ転送する動作を行う。
【０１８２】
出力停止している走査回路２のシフトレジスタ１は、／Ｄがローレベルに維持されているため、トランジスタＴｒ１１はオフ状態を維持する。
【０１８３】
従って、ＶＳＳ−ＯＵＴ間が電気的に切断されている状態となるため、出力停止状態を維持することが可能となる。
【０１８４】
以上、ＮＭＯＳトランジスタで構成されたシフトレジスタ１の構成と、その動作について説明したが、本実施例は、ＰＭＯＳトランジスタで構成された場合についても適用される。
【０１８５】
図１６（ｂ）は、図１４（ｂ）のトランジスタをＰＭＯＳトランジスタで構成したシフトレジスタ１の構成を示す図であり、図１８は、その動作を示すタイミングチャートである。
【０１８６】
図１６（ｂ）を参照すると、本実施例のシフトレジスタ１は、ゲートとドレインがＣＬＫ（ｎ＋１）端子に接続されたＰＭＯＳトランジスタＴｒ１と、トランジスタＴｒ１のソースにドレインが接続されゲートがＩＮに接続されソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ２と、ゲートとドレインがＩＮに接続されたＰＭＯＳトランジスタＴｒ３と、トランジスタＴｒ３のソースにドレインが接続されゲートがトランジスタＴｒ１のソースとＴｒ２のドレインの接続点に接続されソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ４と、ドレインがＣＬＫ（ｎ）端子に接続され、ゲートがトランジスタＴｒ３のソースとＴｒ４のドレインの接続点に接続されソースが端子ＯＵＴに接続されたＰＭＯＳトランジスタＴｒ５と、ドレインが端子ＯＵＴに接続され、ゲートがトランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点に接続されたＰＭＯＳトランジスタＴｒ６と、ドレインがトランジスタＴｒ６のソースに接続されゲートが端子Ｄに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ１１を備えている。回路の構成上、トランジスタＴｒ１〜トランジスタＴｒ８までは第１の実施例のものと相違ない。
【０１８７】
ＰＭＯＳで構成されたシフトレジスタ１も同様に、ＩＮ、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、ＯＵＴ、ＶＳＳ、Ｄからなる端子を有する。トランジスタＴｒ１１は信号Ｄを受けてオン・オフの制御を行う。
【０１８８】
また、信号／Ｄは、信号Ｄの相補信号であり、第１の走査回路５と第２の走査回路６のいずれかに接続される。例えば第１の走査回路５にＤが接続された場合には、第２の走査回路６には／Ｄが接続される。Ｄ、又は／Ｄはそれぞれのシフトレジスタ１内の端子（Ｄ）に接続される。
【０１８９】
ＰＭＯＳ構成のシフトレジスタ１の動作は、図１８より、ＮＭＯＳ構成の場合と同様、第１の走査回路５が駆動している間は第２の走査回路６は出力を停止する、又は第２の走査回路６が駆動している間は第１の走査回路５が出力を停止する。また、出力動作を行っている走査回路と、出力停止している側の走査回路の動作については基本的にはＮＭＯＳ構成の場合と相違はない。ただし、動作停止側の走査回路のシフトレジスタ１は、トランジスタＴｒ１１がオフ状態となることにより、ＶＤＤ−ＯＵＴ間が電気的に切断されているため、出力停止状態を維持することが可能となる。
【０１９０】
＜実施例５＞
次に本発明の第５実施例を説明する。本発明の第５の実施例の表示装置の構成は、前記第１の実施例と同様、図１、及び図２に示した構成と同一とされる。また、走査回路は第４の実施例と同様、図１５（ａ）、（ｂ）に示した構成と同一であるが、本実施例において、スタート信号（ＳＴ１、ＳＴ２）は、好ましくは信号ＳＴが用いられる。
【０１９１】
本実施例では、走査回路を構成するシフトレジスタの構成が他の実施例と異なるため、図１４（ａ）を用いて説明する。図１４（ａ）は、本実施例のＮＭＯＳトランジスタで構成されたシフトレジスタの回路構成を示す図である。
【０１９２】
図１４（ａ）を参照すると、本実施例のシフトレジスタ１は、ゲートとドレインがＣＬＫ（ｎ＋１）端子に接続されたＮＭＯＳトランジスタＴｒ１と、トランジスタＴｒ１のソースにドレインが接続されゲートがＩＮに接続されソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ２と、ゲートとドレインがＩＮに接続されたＮＭＯＳトランジスタＴｒ３と、トランジスタＴｒ３のソースにドレインが接続されゲートがトランジスタＴｒ１のソースとＴｒ２のドレインの接続点に接続されソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ４と、ドレインがＣＬＫ（ｎ）端子に接続され、ゲートが端子Ｄに接続されたＮＭＯＳトランジスタＴｒ１１と、ドレインがトランジスタＴｒ１１のソースに接続されゲートがトランジスタＴｒ３のソースとＴｒ４のドレインの接続点に接続されソースが端子ＯＵＴに接続されたＮＭＯＳトランジスタＴｒ５と、ドレインが端子ＯＵＴに接続され、ゲートがトランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点に接続されたＮＭＯＳトランジスタＴｒ６と、ドレインがトランジスタＴｒ６のソースに接続されゲートが端子Ｄに接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタＴｒ１２を備えている。回路の構成上、トランジスタＴｒ１〜トランジスタＴｒ６までは第１の実施例の構成と同一である。
【０１９３】
シフトレジスタ１は、ＩＮ、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、ＯＵＴ、ＶＳＳ、Ｄからなる端子を有する。
【０１９４】
トランジスタＴｒ１１、トランジスタＴｒ１２は信号Ｄを受けてオン・オフの制御を行う。また、信号Ｄ、及び信号／Ｄは、互いのハイレベル、ローレベルが反転した相補信号であり、第１の走査回路５と第２の走査回路６のいずれかに接続される。例えば第１の走査回路５に信号Ｄが接続された場合には、第２の走査回路６には信号／Ｄが接続される。信号Ｄ、又は信号／Ｄは、それぞれのシフトレジスタ１内のＤ端子に接続される。
【０１９５】
次に本発明の第５実施例の動作について、図１２を用いて説明する。本実施例は、第１の実施例と同様、第１の走査回路５が駆動している間は第２の走査回路６は出力を停止する、又は第２の走査回路６が駆動している間は第１の走査回路５が出力を停止する。
【０１９６】
まず、出力動作を行っている走査回路２のシフトレジスタ１は、図１２に示すとおり、期間Ｔ１において、信号Ｄがハイレベルに維持されているので、トランジスタＴｒ１１、及びトランジスタＴｒ１２（図１４（ａ）参照）は共にオン状態を維持している。その状態において、トランジスタＴｒ１〜トランジスタＴｒ６の動作は、基本的に第１の実施例のトランジスタＴｒ１〜トランジスタＴｒ６の動作と相違ないため、ＯＵＴ端子にハイレベルを出力すると同時に次段へ転送する動作を行う。
【０１９７】
一方で、出力停止している走査回路２のシフトレジスタ１は、／Ｄがローレベルに維持されているため、トランジスタＴｒ１１、及びトランジスタＴｒ１２（図１４（ａ）参照）は共にオフ状態を維持する。
【０１９８】
従って、ＣＬＫ（ｎ）−ＯＵＴ、及びＶＳＳ−ＯＵＴ間が電気的に切断されている状態となるため、出力停止状態を維持することが可能となる。
【０１９９】
以上、ＮＭＯＳトランジスタで構成されたシフトレジスタ１の構成と、その動作について説明したが、本実施例は、ＰＭＯＳトランジスタで構成された場合についても適用される。
【０２００】
図１６（ａ）は、ＰＭＯＳトランジスタで構成されたシフトレジスタ１の構成を示す図である。図１３は、図１６（ａ）のシフトレジスタ１の動作を説明するためのタイミングチャートである。
【０２０１】
図１６（ａ）を参照すると、本実施例のシフトレジスタ１は、ゲートとドレインがＣＬＫ（ｎ＋１）端子に接続されたＰＭＯＳトランジスタＴｒ１と、トランジスタＴｒ１のソースにドレインが接続されゲートがＩＮに接続されソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ２と、ゲートとドレインがＩＮに接続されたＰＭＯＳトランジスタＴｒ３と、トランジスタＴｒ３のソースにドレインが接続されゲートがトランジスタＴｒ１のソースとＴｒ２のドレインの接続点に接続されソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ４と、ドレインがＣＬＫ（ｎ）端子に接続され、ゲートが端子Ｄに接続されたＰＭＯＳトランジスタＴｒ１１と、ドレインがトランジスタＴｒ１１のソースに接続されゲートがトランジスタＴｒ３のソースとＴｒ４のドレインの接続点に接続されソースが端子ＯＵＴに接続されたＰＭＯＳトランジスタＴｒ５と、ドレインが端子ＯＵＴに接続され、ゲートがトランジスタＴｒ１のソースとトランジスタＴｒ２のドレインの接続点に接続されたＰＭＯＳトランジスタＴｒ６と、ドレインがトランジスタＴｒ６のソースに接続されゲートが端子Ｄに接続され、ソースがＶＤＤに接続されたＰＭＯＳトランジスタＴｒ１２を備えている。回路の構成上、トランジスタＴｒ１〜トランジスタＴｒ８までは第１の実施例のものと相違ない。ＰＭＯＳで構成されたシフトレジスタ１も同様に、ＩＮ、ＣＬＫ（ｎ）、ＣＬＫ（ｎ＋１）、ＯＵＴ、ＶＳＳ、Ｄからなる端子を有する。トランジスタＴｒ１１、及びトランジスタＴｒ１２は、信号Ｄを受けてオン・オフ制御される。また、信号Ｄ、及び信号／Ｄは、互いのハイレベル、ローレベルが反転した相補信号であり、第１の走査回路５と第２の走査回路６のいずれかに接続される。例えば第１の走査回路５に信号Ｄが接続された場合には、第２の走査回路６には信号／Ｄが接続される。信号Ｄ、又は信号／Ｄはそれぞれのシフトレジスタ１内のＤ端子に接続される。
【０２０２】
ＰＭＯＳ構成のシフトレジスタ１の動作は、図１３より、ＮＭＯＳ構成の場合と同様、第１の走査回路５が駆動している間は第２の走査回路６は出力を停止するか、又は、第２の走査回路６が駆動している間は第１の走査回路５が出力を停止する。
【０２０３】
また、出力動作を行っている走査回路と、出力停止している側の走査回路の動作については基本的にはＮＭＯＳ構成の場合と相違はない。ただし、動作停止側の走査回路のシフトレジスタ１は、トランジスタＴｒ１１がオフ状態となることにより、ＣＬＫ（ｎ）−ＯＵＴ、及びＶＤＤ−ＯＵＴ間が電気的に切断されているため、出力停止状態を維持することが可能となる。
【０２０４】
また、本実施例の動作においてスタート信号ＳＴが、図１２又は図１３に示すように、ＳＴ１とＳＴ２の信号を用いてもよい。
【０２０５】
また、本実施例の別の構成として、スタート信号ＳＴが入力される１段目のみ図１４（ａ）に示したシフトレジスタ１で、２段目以降のシフトレジスタ１は、図１４（ｂ）の構成でも構わない。このとき、２段目以降については、好ましくは、前段のシフトレジスタのＯＵＴ端子の信号を、ゲート信号に用いられる。
【０２０６】
また、ＰＭＯＳで構成する場合は、スタート信号ＳＴが入力される１段目のみ図１６（ａ）で示したシフトレジスタ１で、２段目以降のシフトレジスタ１は、図１６（ｂ）の構成でも構わない。このとき、２段目以降については、前段のシフトレジスタのＯＵＴ端子の信号を、ゲート信号に用いることが望ましい。
【０２０７】
以上のように本発明の第５実施例は、シフトレジスタ１の構成と、スタート信号が第１の走査回路５と第２の走査回路６とで共通のパルスを利用できる点が、第４の実施例と異なっている。
【０２０８】
＜実施例６＞
次に、本発明の第６の実施例を説明する。本発明の第６の実施例の表示装置の構成は、図１に示した構成と同一である。本実施例においても、表示部４の両側に、第１の走査回路５、及び第２の走査回路６が配置されており、各々の走査回路の出力は、共通のゲートバスライン７で接続されている。また、図１の表示部４を構成する画素については、図５の構成が望ましい。
【０２０９】
図１９は、本実施例の走査回路の構成を示す図である。図１９を参照すると、本実施例の走査回路は、シフトレジスタ１と出力回路２０で構成されている。
【０２１０】
シフトレジスタ１は、インバータ回路とクロックトインバータ回路が図に示すように接続されている。図１９では、インバータ回路と、クロックトインバータ回路はそれぞれシンボルで書かれているが、これをＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタで表した回路構成を、図２０に示す。図２０（Ａ）のクロックドインバータは、例えば図２０（Ｂ）に示した回路構成を表す。図２０（Ｂ）を参照すると、ＣＭＯＳインバータ（入力ＩＮにゲートが共通に接続され、共通接続されたドレインが出力ＯＵＴに接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタからなる）と高位側電源ＶＤＤとの間に、ゲートに信号Ｂを受けるＰＭＯＳトランジスタが挿入され、ＣＭＯＳインバータと低位側電源ＶＳＳとの間に、ゲートに信号Ａを受けるＮＭＯＳトランジスタが挿入されている。図２０（Ｂ）において、信号Ｂは信号Ａの相補信号とされる。図１９（Ｃ）のインバータは、図１９（Ｄ）に示したＣＭＯＳインバータで構成される。
【０２１１】
また、出力回路２０を、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタで表した回路図を図２１に示す。図２１より、出力回路２０は、基本的にはＰ１・Ｎ１、及びＰ２・Ｎ２で構成されたインバータ回路が縦列接続された構成をとっているが、トランジスタＮ２のソースとＶＳＳ配線間に、ＮＭＯＳトランジスタＮ３が挿入されている。ＮＭＯＳトランジスタＮ３のゲートには制御信号Ｄの配線が接続されており、図示されない外部機器からの出力により、制御信号Ｄを介して、ＮＭＯＳトランジスタＮ３のオン・オフが制御される。
【０２１２】
図１９に構成を示した本実施例の動作について、図２２を用いて説明する。図２２は、本実施例の動作を表すタイミングチャートである。図２２では、第１の走査回路５が駆動している期間（Ｔ１）と、第２の走査回路が駆動している期間（Ｔ２）とに分けて示されている。
【０２１３】
Ｔ１期間において、クロックＡがハイレベル、クロックＢがローレベルの状態において、ＩＮよりスタートパルスＳＴ１が入力されると、ノードａは、クロックトインバータＣＩ１による反転動作により、ローレベルへ遷移する。それによって、ノードｂはインバータＣＩ１によってハイレベルになる。ここで、クロックトインバータＣＩ２は、ＣＩ１とクロックＡ、クロックＢの接続状態が逆のため、このタイミングではオフ状態である。したがって、ノードａ、ノードｂはそれぞれローレベル、ハイレベルにラッチされている。出力回路２０は、ノードｂがハイレベルで、制御信号ＤがローレベルでＰ３がオン状態となっているため、ＯＵＴ１へハイレベルを転送する。
【０２１４】
次に、クロックＡがローレベル、クロックＢがハイレベルへ遷移すると、クロックトインバータＣＩ１がオフ状態、ＣＩ２がオン状態になるため、ＣＩ２の反転動作によりノードＣはローレベルへ遷移する。ノードｄは、Ｉ３の反転動作によりハイレベルへ遷移する。その結果、出力回路２０を経由してＯＵＴ２にハイレベルを転送する。このように、順次、次段へ転送しながら各々の出力回路２０によってＯＵＴへハイレベルを出力していく。
【０２１５】
一方、第２の走査回路６は、スタート信号ＳＴ２がローレベルに、制御信号Ｄがローレベルに維持されているため、ＯＵＴへのハイレベルの転送は行われず、ＮＭＯＳトランジスタＮ３がオフ状態になっていることから、ＯＵＴ出力がなされている。従って、第１の走査回路５において、ＯＵＴの電位がハイレベルに遷移した場合おいて、トランジスタＮ２を介して、ＶＤＤ−ＶＳＳ間の定常電流が流れる、ことを防止する。
【０２１６】
Ｔ２期間では上記と逆の動作をおこなう。このとき、ＳＴ１はローレベルを維持し、ＳＴ２によって出力動作が行われる。
【０２１７】
このように、本実施例ではＣＭＯＳ構成の回路を利用した場合においても、他の実施例と同等の効果を得ることが可能となる。
【０２１８】
＜実施例７＞
次に、本発明の第７の実施例を説明する。本発明の第７の実施例の表示装置の構成は、第６実施例と同様、図１に示す構成と同一である。本実施例においても、表示部４の両側に、第１の走査回路５、及び第２の走査回路６が配置されており、各々の走査回路の出力は、共通のゲートバスライン７で接続されている。また、図１の表示部４を構成する画素については、図５、又は図７のいずれの構成でも構わない。
【０２１９】
図２４は、本実施例の走査回路の構成を示す図である。図２４を参照すると、本実施例の走査回路は、シフトレジスタ１と出力回路２０で構成されている。シフトレジスタ１は、インバータ回路とクロックトインバータ回路が、図に示すように接続されている。第６の実施例と同様、インバータ回路と、クロックトインバータ回路は、図２０に示した構成と同じである。スタート信号ＳＴは、第１の走査回路５と第２の走査回路６とで共通の信号を、それぞれ１段目のシフトレジスタ１のＩＮ端子に入力する。
【０２２０】
また、同様に、出力回路２０を、ＮＭＯＳトランジスタ、及びＰＭＯＳトランジスタで表した回路構成を、図２５に示す。
【０２２１】
図２５を参照すると、出力回路２０は、基本的には、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及び、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２で構成されたインバータ回路が縦列接続された構成をとっているが、ＰＭＯＳトランジスタＰ２とＶＤＤ配線との間にＰＭＯＳトランジスタＰ３、及びＮＭＯＳトランジスタＮ２とＶＳＳ配線との間にＮＭＯＳトランジスタＮ３を備えている。ＮＭＯＳトランジスタＮ３のゲートには信号Ｄの配線が接続され、ＰＭＯＳトランジスタＰ３のゲートには信号／Ｄが接続されている。したがって、図示されない外部接続機器より出力された信号Ｄ及び信号／ＤによってＮＭＯＳトランジスタＮ３、及びＰＭＯＳトランジスタＰ３のオン・オフが制御される。
【０２２２】
図２３は、本実施例の走査回路の動作を表すタイミングチャートである。本実施例の走査回路は、スタートパルスＳＴ、クロックＡ、クロックＢの制御により、次段のシフトレジスタ１への転送と、出力回路２０によるＯＵＴへの出力動作を行う。信号Ｄ、／Ｄにより、出力動作を行っていない側の走査回路２において、図２５に示したトランジスタＮ３、及びＰ３がオフ状態となっているため、スタート信号が印加された場合においても、出力停止状態を維持することが可能となる。
【０２２３】
本実施例は、前記第６の実施例と同様、ＣＭＯＳ構成の回路を適用することができるだけでなく、第１の走査回路５、及び第２の走査回路６でスタート信号を共通化することが可能となる。
【０２２４】
＜実施例８＞
次に、本発明の第８の実施例を説明する。本実施例の表示装置の構成は、前記第６実施例と同様、図１に示した構成と同一とされる。本実施例においても、表示部４の両側に、第１の走査回路５、及び第２の走査回路６が配置されており、各々の走査回路の出力は、共通のゲートバスライン７で接続されている。また、図１の表示部４を構成する画素については、図５、又は図７のいずれの構成でも構わない。また、走査回路の構成は、第７実施例に示した図２４の構成と同一である。本実施例では、出力回路２０の構成が、第７実施例と相違している。図２６に、本実施例の出力回路２０の回路構成を示す。
【０２２５】
図２６を参照すると、出力回路２０は、基本的にはＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及び、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２で構成されたインバータ回路が縦列接続された構成をとっているが、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２で構成されたインバータ段の出力部分と、ＯＵＴ端子との間に、ＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ３で構成されたＣＭＯＳスイッチが介在している点が、第７の実施例と相違している。ＮＭＯＳトランジスタＮ３のゲートには信号Ｄの配線が接続され、ＰＭＯＳトランジスタＰ３のゲートには信号／Ｄが接続されている。したがって、図示されない外部接続機器より出力された信号Ｄ及び信号／ＤによってＮ３、及びＰ３のオン・オフが制御される。
【０２２６】
本実施例の走査回路の動作は、基本的には、第７の実施例と相違はなく、図２３に示すタイミングチャートと同様である。本実施例が第７の実施例と異なる点は、制御信号Ｄ、及び／Ｄによって、出力回路２０のＯＵＴ端子が、上記ＣＭＯＳスイッチによって電気的に切断される点である。
【０２２７】
本実施例においては、第６の実施例と同様、ＣＭＯＳ構成の回路を適用することができるだけでなく、第１の走査回路５、及び第２の走査回路６でスタート信号を共通化することが可能となる。
【０２２８】
以上第１の実施例から第８の実施例について、表示装置として液晶ディスプレイを例に挙げて説明した。
【０２２９】
しかしながら、外部から入力された映像信号を受けて、表示部に画像を出力するマトリクス型表示装置であれば液晶ディスプレイに限定されるものではない。例えば、電流を印加して発光状態に遷移しうる発光素子群を、表示部とした発光型ディスプレイにも適用できる。発光型ディスプレイの例としては、無機ＥＬ（Ｅｌｅｃｔｒｏ−Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイや有機ＥＬディスプレイなどが挙げられる。またさらに、マトリクス状に配置された能動素子群を順次走査することにより駆動する装置においても同様に適用することができる。
【０２３０】
上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
【図面の簡単な説明】
【０２３１】
【図１】本発明の実施例の表示装置の構成を示す図である。
【図２】本発明の第１の実施例の本実施例の表示装置の断面を模式的に示す図である。
【図３】本発明の第１の実施例の走査回路の構成を示すブロック図である。
【図４】本発明の第１の実施例のシフトレジスタの回路構成を示す図である。
【図５】本発明の第１の実施例の表示装置の画素部分の回路構成を示す図である。
【図６】本発明の第２の実施例のＰＭＯＳで構成されたシフトレジスタの回路構成を示す図である。
【図７】本発明の第２の実施例の画素の回路構成を示す図である。
【図８】本発明の第１の実施例の動作を示すタイミングチャートである。
【図９】本発明の第２の実施例の動作を示すタイミングチャートである。
【図１０】本発明の第３の実施例のシフトレジスタの回路構成を示す図である。
【図１１】本発明の第３の実施例のシフトレジスタの別の回路構成を示す図である。
【図１２】本発明の第３の実施例、及び第５の実施例の走査回路の動作を示すタイミングチャートである。
【図１３】本発明の第３の実施例、及び第５の実施例の走査回路の動作を示すタイミングチャートである。
【図１４】本発明の第４の実施例、又は第５の実施例のシフトレジスタの回路構成を示す図である。
【図１５】本発明の第４の実施例の走査回路の構成を示すブロック図である。
【図１６】本発明の第４の実施例、又は第５の実施例のシフトレジスタの回路構成を示す図である。
【図１７】本発明の第４の実施例のＮＭＯＳ構成の走査回路の動作を示すタイミングチャートである。
【図１８】本発明の第４の実施例のＰＭＯＳ構成の走査回路の動作を示すタイミングチャートである。
【図１９】本発明の第６実施例の走査回路の構成を示す図である。
【図２０】本発明の第６実施例の走査回路のシンボルの回路構成を示す図である。
【図２１】本発明の第６実施例の走査回路の出力回路の回路構成を示す図である。
【図２２】本発明の第６実施例の動作を示すタイミングチャートである。
【図２３】本発明の第７実施例の動作を示すタイミングチャートである。
【図２４】本発明の第７実施例の走査回路の構成を示す図である。
【図２５】本発明の第７実施例の走査回路中の出力回路の回路構成を示す図である。
【図２６】本発明の第８実施例の走査回路中の出力回路の別の回路構成を示す図である。
【図２７】特許文献１の平面表示装置の概略構成を示す図である。
【図２８】特許文献１の３位相双方向シフトレジスタの一つの回路構成を示す図である。
【図２９】特許文献１の順方向パルスシフト時のタイミングチャートである。
【図３０】特許文献１の逆方向パルスシフト時のタイミングチャートである。
【図３１】特許文献２のシフトレジスタの構成を示すブロック図である。
【図３２】特許文献２の（ａ）順方向シフトする通常動作を示すタイムチャート、（ｂ）逆方向シフトする反転動作を示すタイムチャートである。
【図３３】特許文献３の（ａ）単一シフト方向のシフトレジスタの構成、（ｂ）双方向シフトレジスタの構成を示す図である。
【図３４】画素ピッチと回路幅Ｌの説明するための図である。
【符号の説明】
【０２３２】
１    シフトレジスタ
２    走査回路
３    回路基板
４    表示部
５    第１の走査回路
６    第２の走査回路
７    ゲートバスライン
８    ソースＩＣ
９    端子列
１０  データバスライン
１１  液晶部
１２  保持容量
１３  スイッチトランジスタ
１４  対向基板
１６  共通配線
２０  出力回路
２１  画素
１０１  アレイ基板
１０２  走査線駆動回路
１０３  信号線駆動回路
１０４  垂直シフトレジスタ
１０５  レベルシフタ
１０６  水平シフトレジスタ
１１０  画素スイッチ（スイッチング素子、薄膜トランジスタ：ＴＦＴ）
１１１  液晶
１２０  データ線
【図１】
0004968681.tif 000002
【図２】
0004968681.tif 000003
【図３】
0004968681.tif 000004
【図４】
0004968681.tif 000005
【図５】
0004968681.tif 000006
【図６】
0004968681.tif 000007
【図７】
0004968681.tif 000008
【図８】
0004968681.tif 000009
【図９】
0004968681.tif 000010
【図１０】
0004968681.tif 000011
【図１１】
0004968681.tif 000012
【図１２】
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【図１３】
0004968681.tif 000014
【図１４】
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【図１５】
0004968681.tif 000016
【図１６】
0004968681.tif 000017
【図１７】
0004968681.tif 000018
【図１８】
0004968681.tif 000019
【図１９】
0004968681.tif 000020
【図２０】
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【図２１】
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【図２２】
0004968681.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0004968681.tif 000029
【図２９】
0004968681.tif 000030
【図３０】
0004968681.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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