(57)【特許請求の範囲】
【請求項１】
入力端となるゲート並びに出力端となるドレイン及びソースを有する電界効果トランジスタ部と、前記ドレインと前記ソースとの間に接続された容量性インピーダンス部とを有して、Ｊ級動作を前提とする動作を行う増幅器であって、
前記容量性インピーダンス部よりも後段に位置するように、前記ドレインに接続されたインダクタと、
前記インダクタを介して前記容量性インピーダンス部に並列接続されたキャパシタと、を有し、
前記インダクタは、基板上に形成されたマイクロストリップラインによって所定のインダクタンスを確保するものであり、
前記容量性インピーダンス部のインピーダンスをＸｄｓとし、前記容量性インピーダンス部よりも後段側のインピーダンスの実部をＺ１（Ｒｅ）とするとき、Ｘｄｓ／Ｚ１（Ｒｅ）＞１の関係を満たし、かつ、前記インダクタのインピーダンスが前記容量性インピーダンス部のインピーダンスＸｄｓ以上とすることで、前記出力端から後段側を見たときの、増幅器の基本波周波数の２倍波におけるインピーダンスが容量性となることを確保する、
ことを特徴とする増幅器。
【請求項２】
前記キャパシタは、平行平板コンデンサであって、その一方の電極は、前記基板上において、前記マイクロストリップラインから導電部を連ねて設けられている請求項１記載の増幅器。
【請求項３】
前記インピーダンスＸｄｓと前記インピーダンスの実部Ｚ１（Ｒｅ）とは、Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５を満たす請求項１記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関するものであり、より具体的にはＪ級動作を行う増幅器に関するものである。
【背景技術】
【０００２】
増幅器は、その動作によって区別され、Ａ級、ＡＢ級、Ｂ級などといわれる。非特許文献１には、Ａ級（Ｃｌａｓｓ  Ａ）、ＡＢ級（Ｃｌａｓｓ  ＡＢ）、Ｂ級（Ｃｌａｓｓ  Ｂ）のほか、Ｃ級（Ｃｌａｓｓ  Ｃ）、Ｄ級（Ｃｌａｓｓ  Ｄ）、Ｅ級（Ｃｌａｓｓ  Ｅ）、Ｆ級（Ｃｌａｓｓ  Ｆ）、ＦＤ級（Ｃｌａｓｓ  ＦＤ）が開示され、さらに、Ｊ級（Ｃｌａｓｓ  Ｊ）が開示されている。
【０００３】
非特許文献１におけるＪ級の増幅器の基本回路は、図８に示すとおりである（非特許文献１  p71,figure4.2）。なお、図８では、電界効果トランジスタＴｒは、半波整流電流源として表されている。また、図８に示すＲＬは、基本波（ω0＝２πｆ0）の実効負荷とし、その値は、ＲＬ＝Ｖｄｃ／（Ｉｍａｘ×０．５）と表すものとする。
また、図中のＩｄ，ＩＦ，Ｉｄｃ，Ｉｃについては、下記式のように表される。
【０００４】
【数１】
0005040703.tif 000002
【０００５】
図８に示すＪ級増幅器の特徴は、電界効果トランジスタＴｒのドレイン−ソース間にＣｄｓが接続されているとともに、Ｘｄｓ＝１／ω0Ｃｄｓとした場合に、Ｘｄｓ／ＲＬが１を超えるように、Ｃｄｓの値が設定されていることである（非特許文献１（p.68））。
【０００６】
また、図９は、従来のＪ級増幅器の電圧電流波形（ドレイン−ソース電圧Ｖｄｓとドレイン電流Ｉｄの波形）を示している。
【非特許文献１】Steve C. Cripps，"RF Power Amplifiers for Wireless Communications"，Second Edition，（米国），ARTECH House Inc，2006，p.68-77
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のＪ級増幅器では、図９に示すように電圧波形Ｖｄｓと電流波形Ｉｄが対称的では無かった。つまり、ドレイン−ソース電圧Ｖｄｓとドレイン電流Ｉｄとの位相差が１８０°ではなかった。この結果、電圧波形Ｖｄｓと電流波形Ｉｄとの重なりが生じ、増幅器の効率に関し、改善の余地があった。
【０００８】
そこで、本発明は、Ｊ級動作をする増幅器において、電圧波形と電流波形の重なりを小さくすることを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、入力端となるゲート並びに出力端となるドレイン及びソースを有する電界効果トランジスタ部と、前記ドレインと前記ソースとの間に接続された容量性インピーダンス部とを有してＥＪ級動作を行う増幅器であって、
前記容量性インピーダンス部よりも後段に位置するように、前記ドレインに接続されたインダクタと、前記インダクタを介して前記容量性インピーダンス部に並列接続されたキャパシタとを有し、
前記インダクタは、基板上に形成されたマイクロストリップラインによって所定のインダクタンスを確保するものであり、
前記容量性インピーダンス部のインピーダンスをＸｄｓとし、前記容量性インピーダンス部よりも後段側のインピーダンスの実部をＺ１（Ｒｅ）とするとき、Ｘｄｓ／Ｚ１（Ｒｅ）＞１の関係を満たし、かつ、前記インダクタのインピーダンスが前記容量性インピーダンス部のインピーダンスＸｄｓ以上とすることで、前記出力端から後段側を見たときの、増幅器の基本波周波数の２倍波におけるインピーダンスが容量性となることを確保する、ことを特徴とするものである。
【００１０】
上記のような増幅器では、電解効果トランジスタ部の出力端から後段側を見たときのインピーダンスが容量性となり、電流波形のシフト（４５ｄｅｇ）が生じることにより、電圧波形と電流波形の重なりを小さくすることができる。また、必要なインダクタンスを、基板上に形成されたマイクロストリップラインによって確保するようにした。
【００１１】
また、上記増幅器において、キャパシタは、平行平板コンデンサであって、その一方の電極は、基板上において、マイクロストリップラインから導電部を連ねて設けられているものであってよい。
この場合、マイクロストリップラインの基板上にキャパシタを設けることができる。ワイヤ接続をマイクロストリップラインで行えば、キャパシタにはワイヤ接続が必要ないので、小さな面積のためワイヤボンディングができない、もしくは困難であるといった問題が解消され、小さなキャパシタ接続に好適な構成となる。
【発明の効果】
【００１２】
本発明の増幅器によれば、Ｊ級動作を前提とする動作をする増幅器において、電圧波形と電流波形の重なりを小さくすることができる。また、所定のインダクタンスを、基板上に形成されたマイクロストリップラインによって確保するようにしたので、インダクタンス確保のために長いワイヤを設ける必要がなくなり、ワイヤの変形や、ワイヤとその相手方との接合部が破断する問題を解消することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。
《回路から見た実施形態》
図１は、従来のＪ級増幅器を改良した本発明の第１実施形態に係る増幅器１を示している。なお、以下では、実施形態に係る増幅器１の動作級を、「ＥＪ級（Ｃｌａｓｓ  ＥＪ）」というものとする。
【００１４】
図１に示すＥＪ級増幅器１は、例えば、無線通信用の電力増幅器として使用されるものであり、特に、ＧＨｚ帯（例えば、２ＧＨｚ程度）の通信に適したものである。このＥＪ級増幅器１は、電界効果トランジスタ部として一つの電界効果トランジスタＴｒを有している。この電界効果トランジスタＴｒのゲートＧが増幅器１の入力端子Ｐｉｎに接続され、ドレインＤが出力端となっている。電界効果トランジスタＴｒのドレインＤ−ソースＳ間には、容量性インピーダンス部となる第１キャパシタＣｄｓが接続されている。
【００１５】
さらに、ＥＪ級増幅器１は、第１キャパシタＣｄｓよりも後段側に位置するように、ドレインＤと出力端子Ｐｏｕｔとの間に接続されたインダクタＬｓを有している。また、ＥＪ級増幅器１は、インダクタＬｓを介して、第１キャパシタＣｄｓに並列接続された第２キャパシタＣｓを有している。
【００１６】
つまりＥＪ級増幅器１では、電界効果トランジスタＴｒの出力側には、第１キャパシタＣｄｓ、インダクタＬｓ、及び第２キャパシタＣｓからなるＣ−Ｌ−Ｃのπ型回路が接続されている。このＥＪ級増幅器１が、従来のＪ級増幅器と異なる点は、インダクタＬｓ及び第２キャパシタＣｓからなるＬＣ回路３が追加されている点にある。
なお、図１では、ＥＪ級増幅器１に接続される出力負荷（整合回路）をＲＬ１として示した。
【００１７】
さて、図８に示すように従来のＪ級増幅器において生じていた電圧波形Ｖｄｓと電流波形Ｉｄの重なりを小さくするため、本実施形態のＥＪ級増幅器１では、インダクタＬｓの値を適切に設定することにより、図１のインピーダンスＺ０（電界効果トランジスタのドレインＤ・ソースＳから出力側にみたインピーダンス）が容量性になるようにしている。
つまり、本実施形態では、インダクタＬｓの基本波周波数でのインピーダンス（２πｆ０Ｌｓ＝ω０Ｌｓ）が、容量性インピーダンス部Ｃｄｓのインピーダンス（Ｘｄｓ＝１／２πｆ０Ｃｄｓ＝１／（ω０Ｃｄｓ））以上の値になるように設定されている。
つまり、本実施形態では、ω０Ｌｓ≧１／（ω０Ｃｄｓ）に設定されている。
【００１８】
以下、従来のＪ級増幅器において生じていた電圧波形Ｖｄｓと電流波形Ｉｄｓの重なりを小さくするために、ω０Ｌｓ≧１／（ω０Ｃｄｓ）とすればよいことについて、詳しく説明する。
【００１９】
まず、図９に示す電圧波形Ｖｄｓと電流波形Ｉｄとでは、ピーク同士の位相差Δθが１３３ｄｅｇであり、これらの波形の位相差Δθを１８０ｄｅｇにして、電圧波形Ｖｄｓと電流波形Ｉｄの重なりを無くすには、電流波形Ｉｄの位相を、約４５ｄｅｇずらせばよい。つまり、電流波形Ｉｄを図９の右へ４５ｄｅｇシフトすればよい。
【００２０】
電流波形Ｉｄの位相を、約４５ｄｅｇずらせばよい理由は下記のとおりである。
すなわち、Ｊ級増幅器の電圧波形Ｖｄｓ（図９参照）を式で表すと、下記式（１）のとおりである。
【００２１】
【数２】
0005040703.tif 000003
【００２２】
上記式（１）から、電圧波形Ｖｄｓ（θ）がピークとなる位相θｖｐを求める。ピーク位相θｖｐを求めるには、下記式（２）（３）を解けばよい。
【００２３】
【数３】
0005040703.tif 000004
【００２４】
【数４】
0005040703.tif 000005
【００２５】
つまり、式（２）より、
【００２６】
【数５】
0005040703.tif 000006
【００２７】
であり、式（３）より、
【００２８】
【数６】
0005040703.tif 000007
【００２９】
である。
【００３０】
一方、図９に示す従来のＪ級動作時のパラメータは、それぞれ下記のとおりである。
【００３１】
【数７】
0005040703.tif 000008
【００３２】
上記パラメータを、式（４）及び（５）に代入すると、θｖｐ＝３１７［ｄｅｇ］が得られる。従って、電圧波形Ｖｄｓのピーク位相θｖｐと電流波形Ｉｄのピーク位相θｉｐの差Δθは、図９に示すように１３３ｄｅｇとなる。従って、電圧波形Ｖｄｓと電流波形Ｉｄを反転させてΔθ＝１８０ｄｅｇとするためには、電圧波形Ｖｄｓと電流波形Ｉｄとの位相関係を、従来のＪ級動作の場合よりも、約４５ｄｅｇ（≒４７ｄｅｇ＝（１８０ｄｅｇ−１３３ｄｅｇ））ずらせばよい。
【００３３】
そして、本実施形態では、電圧波形Ｖｄｓと電流波形Ｉｄとの位相関係を４５ｄｅｇずらすため、図１のインピーダンスＺ０に関し、２倍波（２×ω0）でのインピーダンスＺ０（２×ω0）を容量性（２倍波位相がほぼ−９０ｄｅｇ）にしている。２倍波インピーダンスＺ０（２×ω0）を容量性にすると、電流波形Ｉｄ（基本波ω0）は、４５ｄｅｇのシフト（図９での右シフト）が生じる。
増幅器１にＪ級動作をさせつつ、２倍波インピーダンスＺ０（２×ω0）を十分な容量性にするには、本発明者の検討の結果、ω0Ｌｓ≧１／ω0Ｃｄｓ（ＥＪ級条件１）とすればよいことが判明した。ω0Ｌｓ≧１／ω0Ｃｄｓとすることで、第１キャパシタＣｄｓから出力側にみたインピーダンスＺ１に関し、｜Ｚ１（２ω0）｜が、１／（２ω0Ｃｄｓ）に比べ、十分大きな値になる。
【００３４】
また、ＥＪ級は、Ｊ級動作を前提とするため、従来のＪ級増幅器にインダクタＬｓ及び第２キャパシタＣｓを追加してもＪ級動作条件の成立が必要である。ここで、図８に示す従来のＪ級増幅器では、Ｊ級の動作条件は、Ｘｄｓ＝１／ω0Ｃｄｓとおいた場合に、Ｘｄｓ／ＲＬ＞１であった。
本実施形態のＥＪ級増幅器１では、従来のＪ級増幅器のＲＬに相当するのは、第１キャパシタＣｄｓから出力側にみたインピーダンスＺ１の実部Ｚ１（Ｒｅ）である。
従って、ＥＪ級増幅器１が、Ｊ級動作条件を維持するためには、Ｘｄｓ／Ｚ１（Ｒｅ）＞１（ＥＪ級条件２＝Ｊ級動作条件）であり、この条件を満たせば、インダクタＬｓ及び第２キャパシタＣｓが追加されても、最大の電力を供給できる。
【００３５】
Ｚ１（Ｒｅ）は、図１の回路の場合、具体的には、Ｚ１（Ｒｅ）＝ＲＬ１・Ｘｃｓ2／（ＲＬ１2＋Ｘｃｓ2）によって求まる。なお、Ｘｃｓ＝１／ω0Ｃｓである。
【００３６】
また、Ｘｄｓ／Ｚ１（Ｒｅ）が２．５を超えると、効率の劣化が始まるので、Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５であるのが好ましい。つまり、１＜Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５とすることで、ＥＪ級増幅器をＪ級動作条件で動作させつつ、効率劣化を防止できる。
なお、Ｘｄｓ／Ｚ１（Ｒｅ）を１以下とした場合、Ｂ級増幅器となる。
【００３７】
図１のＥＪ級増幅器では、例えば、基本波周波数２．０［ＧＨｚ］、第１キャパシタＣｄｓ＝１０［ｐＦ］、出力負荷ＲＬ１＝５０［Ω］とした場合、インダクタＬｓは０．７［ｎＨ］以上とし、第２キャパシタＣｓは４［ｐＦ］以上とすることで、Ｊ級動作においてＥＪ級条件１であるω0Ｌｓ≧１／ω0Ｃｄｓを満たすことができる。そして、上記条件では、２倍波位相（φ２）として、−８０ｄｅｇ程度以上を確保でき、電圧波形Ｖｄｓと電流波形Ｉｄの重なりを小さくできる。
また、Ｃｄｓ＝１０［ｐＦ］、ＲＬ１＝５０［Ω］の条件では、Ｃｓを４〜６［ｐＦ］とすることで、Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５の条件も満たし、高効率を得ることができる。
【００３８】
なお、インダクタＬｓは、できるだけ大きい方が、２倍波位相が−９０ｄｅｇにより近くなるため、第１キャパシタＣｄｓ＝１０［ｐＦ］、出力負荷ＲＬ１＝５０［Ω］とした例では、Ｌｓは０．８［ｎＨ］以上であるのが好ましい。この場合、２倍波位相（φ２）として−８５ｄｅｇ以上が確保され、電圧波形と電流波形の重なりを非常に小さくできる。
【００３９】
つまり、２倍波位相（φ２）として−８０ｄｅｇ以上好ましくは−８５ｄｅｇ以上を確保できるようにインダクタＬｓの値を設定するとともに、Ｘｄｓ／Ｚ１（Ｒｅ）＜２．５の条件も満たすように第２キャパシタＣｓの値を設定することで、電圧波形と電流波形の重なりを小さくしつつ、高効率なＥＪ級増幅器が実現できる。
なお、インダクタＬｓの上限としては例えば、１［ｎＨ］を採用できるが、特に限定されるものではない。
【００４０】
図２は、２倍波位相を−９０ｄｅｇとしたＥＪ級増幅器１の電圧電流波形を示している。図２から明らかなように、電圧波形Ｖｄｓと電流波形Ｉｄとの重なりが、図９に比べて小さくなっている。この結果、ＥＪ級増幅器１では、従来のＪ級増幅器に比べて、９％程度最大効率を上昇させることができた。
【００４１】
図３は、第２実施形態に係る増幅器１０を示している。この増幅器１０においては、電界効果トランジスタ部は、複数（２個）の電界効果トランジスタＴｒ１，Ｔｒ２を直列接続して構成され、容量性インピーダンス部は、各電界効果トランジスタＴｒ１，Ｔｒ２のドレイン−ソース間に、それぞれキャパシタＣｄｓ１，Ｃｄｓ２を接続して構成されている。
【００４２】
この第２実施形態によれば、キャパシタＣｄｓ１，Ｃｄｓ２のキャパシタンスを、例えば、Ｃｄｓ１＝Ｃｄｓ２＝図１のＣｄｓ、とすると、第２実施形態における容量性インピーダンス部のキャパシタンスＣｄｓは、図１のＣｄｓのキャパシタンスに比べて、半分になる。従って、第２実施形態における容量性インピーダンス部のドレインソース間容量性インピーダンス（１／２πｆ0Ｃｄｓ）を大きくすることができる。
なお、第２実施形態において、Ｃｄｓ１＝Ｃｄｓ２である必要はない。また、第２実施形態において説明を省略した点については、第１実施形態と同様である。
【００４３】
図４は、第３実施形態に係る増幅器２０を示している。この増幅器２０は、図１に示す増幅器１と同様の電界効果トランジスタ（Ｔｒ１，Ｔｒ２，Ｔｒ３）、キャパシタ（ｃｄｓ１，ｃｄｓ２，ｃｄｓ３）及びインダクタ（Ｌｓ１，Ｌｓ２，Ｌｓ３）を複数個（３個）並列接続して構成して、並列動作するように構成したものである。この増幅器２０において、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３のゲートには、共通の入力端子Ｐｉｎから入力が与えられる。また、各インダクタＬｓ１，Ｌｓ２，Ｌｓ３からの出力Ｐ１ｏｕｔ，Ｐ２ｏｕｔ，Ｐ３ｏｕｔは、合成されて共通の出力Ｐｏｕｔとなる。
この増幅器２０のように複数の増幅器要素（電界効果トランジスタ、キャパシタ、インダクタ）を並列動作させることで高出力が得られる。
【００４４】
《実装技術から見た実施形態》
次に、実装技術から見た増幅器の実施形態について、図４に示した増幅器２０を例に挙げて説明する。まず、参考例としての増幅器から説明する。
図５は、図４に示した増幅器２０を、パッケージベース２００に収めた状態を示す略図である。図において、半導体ダイチップ２０１には、図４の電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３及び第１キャパシタＣｄｓ１，Ｃｄｓ２，Ｃｄｓ３が含まれている。半導体ダイチップ２０１の上面には導電体からなる３枚のパッド２０２が設けられており、それぞれ、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ソースは、共通の接地側電路（図示せず。）に接続され、外部のリード線（図示せず。）と接続可能である。
【００４５】
半導体ダイチップ２０１の横には、図４の第２キャパシタＣｓに相当する矩形の平行平板コンデンサ２０３が設けられ、その上面には、導電体からなる一方の電極２０４が形成されている。他方（裏面）の電極は、共通の接地側電路に接続されている。図４のインダクタＬｓ１，Ｌｓ２，Ｌｓ３に相当する３本のワイヤ２０５のそれぞれの一端は、半導体ダイチップ２０１における３つのパッド２０２にそれぞれ接続され、他端は全て平行平板コンデンサ２０３の電極２０４に接続されている。また、電極２０４は、ワイヤ２０６を介して、外部リード２０７と電気的に接続されている。
【００４６】
増幅器においてＥＪ級を実現するには、前述のＥＪ級条件１より、大きな直列インダクタが必要である。図５の参考例では、大きな直列インダクタを得るために、
（Ａ）半導体ダイチップ２０１と平行平板コンデンサ２０３とを互いに接続するワイヤ２０５を、インダクタとして利用すること、が考えられる。
また、前述のＥＪ級条件２を考慮すれば、さらに、小さな並列キャパシタンス（Ｃｓ）であることが好ましい。そのためには、
（Ｂ）平行平板コンデンサ２０３の面積をなるべく小さくすること、が考えられる。
【００４７】
一方、ワイヤ２０５は、以下の３つの機能を備える必要がある。
すなわち、（i）ＤＣ及びエンベロープ帯域の低損失電力給電、（ii）基本波帯域ＲＦ信号の低損失出力、（iii）２倍波帯域ＲＦ信号の遮断、そして、それらの機能を有しつつ、（iv）ワイヤボンディング（組立）及び性能抽出（調整）が容易であることが重要である。
【００４８】
まず、上記（Ａ）の構成に関して、ワイヤ２０５をインダクタ素子として利用するため、相応の長さを確保する必要がある。所定のインダクタンスＬは、
Ｌ＝０．４５９３×ｌｏｇ10（Ｄ／ｄ）      ［ｎＨ／ｍｍ］    ．．．（６）
と表すことができる。ここで、Ｄはパッケージベース２００内での高さ、ｄはワイヤ径である。式（６）は、通常同軸線路の中心導体のインダクタンスを求めるものである。例えば、０．９［ｎＨ］を得るためには、この式（６）式より、Ｄ＝３［ｍｍ］、ｄ＝２０［μｍ］（＝０．０２［ｍｍ］）としたならば、Ｌ＝１［ｎＨ／ｍｍ］となる。
【００４９】
一方、高出力の半導体ダイチップ２０１上には、通常、並列に複数個（ｎ個とする。）のトランジスタが設けられ、ワイヤの本数もｎ本となる。ｎ本のワイヤがつながれたとすれば、その全体のインダクタンス値を０．９［ｎＨ］とするためには、１本当たりのインダクタンス値は０．９×ｎ［ｎＨ］が必要である。
その結果、そのワイヤ長ＷＬは、
ＷＬ＝（０．９×ｎ）／Ｌ＝０．９×ｎ［ｍｍ］      ．．．（７）
となる。図５に示すようにｎ＝３であれば、ＷＬ＝２．７［ｍｍ］となる。トランジスタの並列個数を増加させれば、ワイヤ長ＷＬは、さらに大きくなる。
【００５０】
半導体ダイチップ２０１の幅が数ｍｍであるのに対して、また、ワイヤ２０５の直径が０．０２ｍｍしかないことを考慮すれば、式（７）の結果が示す数値はかなり長い。また、ワイヤでインダクタンスを確保する必要がない場合（単に接続すればよい場合）のワイヤ長ＷＬは１ｍｍ程度で足りるため、上記数値は長いといえる。
また、直径０．０２ｍｍのワイヤ２０５が例えば１０本でそれぞれ１０ｍｍ引き回すということは、振動等によるワイヤ２０５の変形や、パッド２０２又は電極２０４との接合部の破断の問題がある。また、複数のワイヤ２０５を並列接続するために、ワイヤ２０５間で磁気結合するようなことがあれば、交流電流に偏りが生じ、相対的に増した交流電流によって、ワイヤ２０５が溶断してしまう恐れがある。
【００５１】
そこで、図６は、実装技術を重視した本願発明の一実施形態による増幅器２０の回路図である。図４との違いは、各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３に１対１で対応したインダクタを設けることなく、各各トランジスタＴｒ１，Ｔｒ２，Ｔｒ３に対して共通であって、かつ、直列に接続されるインダクタＬｓ−ｓを設けた点であり、その他は図４と同様である。
【００５２】
図７は、図６に示した増幅器２０を、パッケージベース２００に収めた状態を示す略図である。図において、半導体ダイチップ２０１には、図６の電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３及び第１キャパシタＣｄｓ１，Ｃｄｓ２，Ｃｄｓ３が含まれている。半導体ダイチップ２０１の上面には導電体からなる３枚のパッド２０２が設けられており、それぞれ、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ドレインと接続された出力端子となっている。なお、電界効果トランジスタＴｒ１，Ｔｒ２，Ｔｒ３の各ソースは、共通の接地側電路（図示せず。）に接続され、外部のリード線（図示せず。）と接続可能である。
【００５３】
半導体ダイチップ２０１の隣には、矩形のマイクロストリップ基板２０８が設けられ、その上面には、導電体からなる横長形状のマイクロストリップライン２０９が形成されている。このマイクロストリップライン２０９は、図６のインダクタＬｓ−ｓに相当するものであり、マイクロストリップ基板２０８によって、接地側電路から絶縁されている。３本のワイヤ２０５の一端は半導体ダイチップ２０１における３つのパッド２０２にそれぞれ接続され、他端は全てマイクロストリップライン２０９の一端（図の左端）近傍に接続されている。マイクロストリップライン２０９の他端近傍には、ワイヤ２０６の一端が接続され、このワイヤ２０６の他端は、外部リード２０７と接続されている。
【００５４】
マイクロストリップライン２０９をリボンインダクタンスとした場合のインダクタンス値は、
Ｌ＝Ｚ0×ＭＬ×（ε1/2）／３００  ［ｎＨ］      ．．．（８）
となる。ここで、Ｚ0は特性インピーダンス、ＭＬはライン長［ｍｍ］、εはマイクロストリップ基板２０８の実効誘電率である。例えば、ε＝１０、Ｚ0＝１０［Ω］のマイクロストリップラインを用いれば、Ｌ＝０．９［ｎＨ］を得るためには、ＭＬ＝８．５ｍｍとなる。マイクロストリップライン幅は、基板厚を０．３ｍｍとしたならば、２．５ｍｍとなる。
【００５５】
従って、マイクロストリップライン２０９のライン長として８．５ｍｍを確保すれば、所望のインダクタンスＬ（＝０．９ｎＨ）が得られる。その結果、３本のワイヤ２０５はインダクタとしてではなく、内部整合を目的として、トランジスタＴｒ１，Ｔｒ２，Ｔｒ３とマイクロストリップライン２０９とを互いに接続する電路としてのみに用いられている。そのため、ワイヤ２０５の長さは最小限でよく、例えば１ｍｍ程度でよい。
従って、振動等によるワイヤ２０５の変形や、ワイヤ２０５とパッド２０２又は電極２０４との接合部の破断の問題を解消することができる。また、ワイヤ２０５間での磁気結合も発生しにくいので、ワイヤ２０５の溶断の恐れも、解消することができる。
【００５６】
一方、図７において、平行平板コンデンサ２１０は、マイクロストリップ基板２０８上に設けられている。これは、図６の第２キャパシタＣｓに相当するものである。キャパシタ２１０の一方（上面）の電極２１１は、マイクロストリップライン２０９から導電部２１２を連ねて設けられており、マイクロストリップライン２０９と電気的に直結されている。
【００５７】
一方、前述の（Ｂ）の構成すなわち、平行平板コンデンサ２１０の面積をなるべく小さくすること、に関しては、以下のようにすることができる。
すなわち、平行平板コンデンサ２０３のキャパシタンスは、
Ｃｐ＝ε0×ε×（Ｓ／ｄ）    ［ｐＦ］      ．．．（９）
で得られる。ここで、ε0は真空中の誘電率、εは基板の比誘電率、Ｓは平行平板コンデンサ面積、ｄは板厚である。例えば、Ｃｐ＝３０ｐＦ、ε＝５０、ｄを０．２ｍｍとすれば、Ｓは１３．６ｍｍ2となり、実装において問題のない大きさで実現できる。
【００５８】
ここで、Ｃｐを小さくするには、Ｓを小さくすることが考えられる。ところが、４ｐＦ程度のＣｐを得るためには、Ｓは１．８ｍｍ2となり、実装するにあたっては、マイクロストリップ基板２０８への接続力の低下を招く恐れがある。そこで、Ｓを小さくするのではなく、上記の値よりも誘電率εを小さくし、かつ、板厚ｄを大きくする。すなわち、（９）式より、ε＝１０、ｄ＝０．３ｍｍの同様の基板にて、Ｃｐ＝４ｐＦのキャパシタンスを形成した場合、上記の場合と同様に、Ｓ＝１３．６ｍｍ2となり、実装において問題のない大きさで実現できる。なお、誘電率εを小さくすることは、コストの低減に寄与する。
【００５９】
また、インダクタＬｓ−ｓであるマイクロストリップライン２０９と、キャパシタＣｓである平行平板コンデンサ２１０とを、マイクロストリップ基板２０８に一体形成することにより、ワイヤ接続をマイクロストリップライン２０９上で行えば、平行平板コンデンサ２１０にワイヤがボンディングされることはなくなる。従って、Ｓを小さくしても、ボンディングミスを招く恐れを解消することができる。すなわち、小さな面積のためワイヤボンディングができない、もしくは困難であるといった問題が解消され、小さなキャパシタ接続に好適な構成となる。
【００６０】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内での全ての変更が含まれることが意図される。
【図面の簡単な説明】
【００６１】
【図１】第１実施形態に係るＥＪ級増幅器の回路図である。
【図２】ＥＪ級増幅器の電圧電流波形図である。
【図３】第２実施形態に係るＥＪ級増幅器の回路図である。
【図４】第３実施形態に係るＥＪ級増幅器の回路図である。
【図５】図４に示した増幅器を、パッケージベースに収めた状態を示す略図である。
【図６】実装技術を重視した本願発明の一実施形態による増幅器の回路図である。
【図７】図６に示した増幅器を、パッケージベースに収めた状態を示す略図である。
【図８】従来のＪ級増幅器の回路図である。
【図９】従来のＪ級増幅器の電圧電流波形図である。
【符号の説明】
【００６２】
１：増幅器、３：ＬＣ回路、２０：増幅器、２００：パッケージベース、２０１：半導体ダイチップ、２０２：パッド、２０３：平行平板コンデンサ、２０４：電極、２０５：ワイヤ、２０６：ワイヤ、２０７：外部リード、２０８：マイクロストリップ基板、２０９：マイクロストリップライン、２１０：平行平板コンデンサ、２１１：電極、２１２：導電部、Ｔｒ，Ｔｒ１，Ｔｒ２，Ｔｒ３：電界効果トランジスタ部、Ｃｄｓ，Ｃｄｓ１，Ｃｄｓ２，Ｃｄｓ３：第１キャパシタ（容量性インピーダンス部）、Ｃｓ：第２キャパシタ、Ｌｓ，Ｌｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ−ｓ；インダクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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