(57)【特許請求の範囲】
【請求項１】
第１の制御電圧に応じた周波数で発振することにより発振信号を出力する電圧制御発振回路と、
前記電圧制御発振回路から受けた前記発振信号の周波数を電圧に変換する周波数／電圧変換回路と、
前記周波数／電圧変換回路によって変換された前記電圧と前回生成した第２の制御電圧との間のレベルを有する新たな第２の制御電圧を生成する制御電圧生成回路と、
前記第２の制御電圧を積分することにより前記第１の制御電圧を生成し、前記第１の制御電圧を前記電圧制御発振回路へ出力するアナログ積分回路とを備える半導体装置。
【請求項２】
前記周波数／電圧変換回路は、キャパシタを含み、前記発振信号の１周期または複数周期の時間幅で前記キャパシタを充電することにより前記発振信号の周波数を電圧に変換する請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、
ダイオード接続されたＭＯＳトランジスタを含み、前記ＭＯＳトランジスタを通して流れる電流を定電流として出力する定電流生成回路を備え、
前記周波数／電圧変換回路は、キャパシタを含み、前記発振信号に基づいて、前記定電流を用いて前記キャパシタを充電することにより前記発振信号の周波数を電圧に変換する請求項１記載の半導体装置。
【請求項４】
前記定電流生成回路は、
直列接続された複数個の前記ＭＯＳトランジスタと、
前記ＭＯＳトランジスタに対応して配置され、対応の前記ＭＯＳトランジスタの第１導通電極および第２導通電極間を短絡するか否かを切り替える複数個のスイッチとを含む請求項３記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
前記定電流生成回路から受けた前記定電流を増幅して前記周波数／電圧変換回路へ出力し、前記定電流の増幅率が変更可能な定電流増幅回路を備える請求項３記載の半導体装置。
【請求項６】
前記周波数／電圧変換回路は、第１のキャパシタを含み、前記発振信号に基づいて、定電流を用いて前記第１のキャパシタを充電することにより前記発振信号の周波数を電圧に変換し、
前記制御電圧生成回路は、
第２のキャパシタと、
前記第１のキャパシタと前記第２のキャパシタとの接続および非接続を切り替えるスイッチとを含み、
前記スイッチと前記第２のキャパシタとの接続ノードにおける電圧を前記第２の制御電圧として前記アナログ積分回路へ出力する請求項１記載の半導体装置。
【請求項７】
前記アナログ積分回路は、
前記第２の制御電圧を受ける第１端と、第２端とを有する抵抗と、
前記抵抗の第２端に結合される第１端と、第２端とを有するキャパシタと、
変更可能な基準電圧を受ける非反転入力端子と、前記抵抗の第２端に結合される反転入力端子と、前記キャパシタの第２端に結合される出力端子とを有する差動アンプとを含む請求項１記載の半導体装置。
【請求項８】
前記アナログ積分回路は、
前記第２の制御電圧を受ける第１端と、第２端とを有する抵抗と、
前記抵抗の第２端に結合される第１端と、第２端とを有するキャパシタと、
基準電圧を受ける非反転入力端子と、前記抵抗の第２端に結合される反転入力端子と、前記キャパシタの第２端に結合される出力端子とを有する差動アンプとを含み、
前記差動アンプには、前記増幅された定電流に比例した電流が流れる請求項５記載の半導体装置。
【請求項９】
前記半導体装置は、さらに、
前記アナログ積分回路と前記電圧制御発振回路との間に接続され、前記増幅された定電流に比例した電流が流れるボルテージフォロア回路を備える請求項５記載の半導体装置。
【請求項１０】
前記半導体装置は、さらに、
前記アナログ積分回路と前記電圧制御発振回路との間に接続されるボルテージフォロア回路を備え、
前記ボルテージフォロア回路は、
前記第２の制御電圧を受ける制御電極と、第１導通電極と、第２導通電極と、前記第１導通電極に結合されるウエルを有する第１のトランジスタと、
前記ボルテージフォロア回路の出力ノードに結合される制御電極と、前記第１のトランジスタの第１導通電極に結合される第１導通電極およびウエルと、第２導通電極とを有する第２のトランジスタと、
前記ボルテージフォロア回路の出力電流を制御するための電圧を受ける制御電極と、所定電圧が供給されるノードに結合される第１導通電極と、前記第１のトランジスタの第１導通電極に結合される第２導通電極とを有する第３のトランジスタと、
前記第３のトランジスタの制御電極に結合される制御電極と、前記第１のトランジスタの第１導通電極に結合される第１導通電極およびウエルと、前記第１のトランジスタの第２導通電極に結合される第２導通電極とを有する第４のトランジスタとを含む請求項１記載の半導体装置。
【請求項１１】
前記電圧制御発振回路は、
第１の遅延回路と、第２の遅延回路とを含み、
前記第１の遅延回路および前記第２の遅延回路の各々は、
前記第２の制御電圧に基づいて出力電流が制限される第１のインバータ回路と、
前記第１のインバータ回路の出力ノードに結合されるキャパシタと、
第２のインバータ回路および第３のインバータ回路を有し、前記第２のインバータ回路の出力ノードが前記第１のインバータ回路の出力ノードおよび前記第３のインバータ回路の入力ノードに結合され、かつ第３のインバータ回路の出力ノードが第２のインバータ回路の入力ノードに結合されたラッチ回路とを有し、
前記第１の遅延回路の前記第３のインバータ回路の出力ノードが前記第１の遅延回路の出力ノードであり、前記第２の遅延回路の前記第３のインバータ回路の出力ノードが前記第２の遅延回路の出力ノードであり、
前記第１の遅延回路の出力ノードが前記第２の遅延回路における前記第１のインバータ回路の入力ノードに結合され、前記第２の遅延回路の出力ノードが前記第１の遅延回路における前記第１のインバータ回路の入力ノードに結合される請求項１記載の半導体装置。
【請求項１２】
前記電圧制御発振回路は、
前記第２の制御電圧に基づいて出力電流が制限されるインバータ回路と、
前記インバータ回路によって充放電されるキャパシタとを含み、
前記インバータ回路は、前記キャパシタを充電するための出力電流、および前記キャパシタを放電するための出力電流の両方が前記第２の制御電圧に基づいて制限される請求項１記載の半導体装置。
【請求項１３】
前記電圧制御発振回路は、さらに、
前記第２の制御電圧に基づく第１の制限電圧を受ける制御電極と、前記インバータ回路に結合される導通電極とを有し、前記キャパシタを充電するための前記インバータ回路の出力電流を制限する第１のトランジスタと、
前記第２の制御電圧に基づく第２の制限電圧を受ける制御電極と、前記インバータ回路に結合される導通電極とを有し、前記キャパシタを放電するための前記インバータ回路の出力電流を制限する第２のトランジスタとを含む請求項１２記載の半導体装置。
【請求項１４】
前記アナログ積分回路は、
前記第２の制御電圧を受ける第１端と、第２端とを有する抵抗と、
前記抵抗の第２端に結合される第１端と、第２端とを有するキャパシタと、
基準電圧を受ける非反転入力端子と、前記抵抗の第２端に結合される反転入力端子と、前記キャパシタの第２端に結合される出力端子とを有する差動アンプと、
前記キャパシタの第１端および第２端を接続するか否かを切り替えるスイッチとを含む請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、発振信号を出力する半導体装置に関する。
【背景技術】
【０００２】
汎用マイクロコントローラ製品においては、外付け水晶振動子および外付けセラミック振動子などを制御する旧来の発振制御回路のみならず、外付け水晶振動子または外付けセラミック振動子を要しない、半導体装置に内蔵された発振回路（オンチップ・オシレータ回路）が必要とされている。このようなオンチップ・オシレータ回路は、発振周波数、周波数精度および許容消費電力などの要求仕様も多種多様である。
【０００３】
たとえば、特許文献１には、以下のような発振回路が開示されている。すなわち、制御信号に応じた周波数で発振する出力信号を生成する発振器と、発振器の出力信号の周波数に応じた電圧の検出信号を生成する周波数電圧変換器と、検出信号と基準信号との差分を示す差分信号を生成する差分検出器と、差分信号を積分することによって制御信号を生成する積分器とを閉ループ状に接続している。
【０００４】
また、特許文献２には、以下のような発振回路が開示されている。すなわち、自走発振手段を有して発振信号を出力する発振回路において、制御信号によって出力の周波数が制御される発振器と、発振器の出力又は当該発振器の出力が分周された信号を入力とする第１の周波数電圧変換器と、基準周波数信号又は当該基準周波数信号が分周された信号を入力とする第２の周波数電圧変換器と、第１の周波数電圧変換器の出力及び第２の周波数電圧変換器の出力を入力とし、当該第１及び第２の周波数電圧変換器の出力の差を出力する減算器とを備え、減算器の出力または減算器の出力を増幅した信号を発振器に入力し、発振器の出力の周波数を基準周波数信号の周波数によって制御する。
【特許文献１】特開２００６−８６９９７号公報
【特許文献２】特開平６−３０３１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１および特許文献２記載の発振回路では、発振周波数を電圧に変換する周期で電圧レベルが変化する信号を積分する構成であるため、積分器に高速な応答が必要となり、積分器の消費電流が増大してしまう。
【０００６】
それゆえに、本発明の目的は、発振信号を出力し、かつ低消費電力化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施例の形態の半導体装置は、要約すれば、発振信号の周波数から変換された電圧と前回生成した第２の制御電圧との間のレベルを有する新たな第２の制御電圧を生成する。そして、この第２の制御電圧を積分することにより第１の制御電圧を生成し、第１の制御電圧に応じた周波数で発振することにより発振信号を出力する。
【発明の効果】
【０００８】
本発明の一実施例の形態によれば、積分される第２の制御電圧の変化を緩やかにすることができる。したがって、発振信号を出力し、かつ低消費電力化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１０】
図１は、本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
図１を参照して、半導体装置１０１は、変換制御回路１と、周波数／電圧変換回路２と、アナログ積分回路３と、バイアス電圧生成回路４と、電圧制御発振回路５と、定電流生成回路６と、定電流増幅回路７と、立ち上げ制御回路８と、分周回路９と、選択回路１０と、平均化回路（制御電圧生成回路）１１とを備える。
【００１１】
定電流生成回路６は、温度Ｔの変化に対する電流Ｉの変化ｄＩ／ｄＴが小さい定電流ＩＲＥＦ０Ｎを生成して定電流増幅回路７へ出力する。
【００１２】
定電流増幅回路７は、定電流生成回路６から受けた定電流ＩＲＥＦ０Ｎを増幅し、増幅された定電流ＩＭＵＬＴＩを周波数／電圧変換回路２へ出力する。また、定電流増幅回路７の増幅率は変更可能である。
【００１３】
変換制御回路１は、電圧制御発振回路５から受けた発振信号ＣＫＦに基づいてタイミング信号ＤＩＳＣ、ＺＣＨＲ、ＳＡＭＰおよびＺＳＡＭＰを生成し、周波数／電圧変換回路２へ出力する。また、変換制御回路１は、電圧制御発振回路５から受けた発振信号ＣＫＦが２分周された発振信号Ｘ２を分周回路９へ出力する。
【００１４】
周波数／電圧変換回路２は、変換制御回路１から受けたタイミング信号ＤＩＳＣ、ＺＣＨＲ、ＳＡＭＰおよびＺＳＡＭＰに基づいて、定電流増幅回路７から受けた定電流ＩＭＵＬＴＩを用いて後述するキャパシタを充電する。周波数／電圧変換回路２は、このキャパシタの充電により、電圧制御発振回路５から出力される発振信号ＣＫＦの周波数を変換電圧ＶＳＩＧに変換し、平均化回路１１へ出力する。
【００１５】
平均化回路１１は、周波数／電圧変換回路２から受けた変換電圧ＶＳＩＧと前回生成した制御電圧ＷＳＩＧとを平均化して新たな制御電圧ＷＳＩＧを生成し、アナログ積分回路３へ出力する。
【００１６】
アナログ積分回路３は、制御電圧ＷＳＩＧを積分することにより制御電圧ＶＩＮＴＥＧを生成し、バイアス電圧生成回路４へ出力する。
【００１７】
バイアス電圧生成回路４は、アナログ積分回路３から出力される制御電圧ＶＩＮＴＥＧに基づいてバイアス電圧ＶＢＩＡＳＰおよびバイアス電圧ＶＢＩＡＳＮを生成し、電圧制御発振回路５へ出力する。
【００１８】
電圧制御発振回路５は、バイアス電圧生成回路４から受けたバイアス電圧ＶＢＩＡＳＰおよびバイアス電圧ＶＢＩＡＳＮに基づいて発振することにより発振信号ＣＫＦを変換制御回路１および選択回路１０へ出力する。
【００１９】
立ち上げ制御回路８は、アナログ積分回路３の積分動作および電圧制御発振回路５の発振動作の開始および停止を制御するための制御信号ＦＩＲＥをアナログ積分回路３および電圧制御発振回路５へ出力する。
【００２０】
分周回路９は、１段または複数段の分周回路を含み、変換制御回路１から受けた発振信号Ｘ２がさらに分周された発振信号ＣＫＳを選択回路１０へ出力する。
【００２１】
選択回路１０は、電圧制御発振回路５から受けた発振信号ＣＫＦおよび分周回路９から受けた発振信号ＣＫＳのいずれか一方を選択し、発振信号ＣＫＸとして外部へ出力する。
【００２２】
たとえば３２ｋＨｚの発振信号ＣＫＳを得たい場合には、分周回路９の分周回路の段数を４にする。これにより、発振信号ＣＫＦをたとえば１ＭＨｚに設定すると、変換制御回路１における分周回路ＤＩＶ１による分周動作と、分周回路９による分周動作とによって、１ＭＨｚ／３２≒３２ｋＨｚの発振信号ＣＫＳを得ることができる。
【００２３】
図２は、本発明の実施の形態に係る半導体装置における定電流生成回路６の構成を示す回路図である。
【００２４】
図２を参照して、定電流生成回路６は、コンパレータＣＭＰ１と、フィルタＦＬ１，ＦＬ２と、抵抗部ＲＵ１と、ＮＯＴゲートＧ１と、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ１６，Ｍ１７，Ｍ１８と、ＮチャネルＭＯＳトランジスタＭ１９，Ｍ２０，Ｍ２１，Ｍ２２，Ｍ２３とを含む。コンパレータＣＭＰ１は、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３と、ＮチャネルＭＯＳトランジスタＭ２，Ｍ４とを含む。フィルタＦＬ１は、抵抗Ｒ１１と、ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ１４とを含む。フィルタＦＬ２は、抵抗Ｒ１２と、ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ１５とを含む。抵抗部ＲＵ１は、ＮチャネルＭＯＳトランジスタＭ５〜Ｍ９と、ＮチャネルＭＯＳトランジスタＭ１０〜Ｍ１３とを含む。
【００２５】
コンパレータＣＭＰ１において、ＰチャネルＭＯＳトランジスタＭ１は、電源電圧ＶＤＤが供給される電源ノードＶＤＤＰに接続されるソースと、ＮチャネルＭＯＳトランジスタＭ２のドレインに接続されるドレインと、ＰチャネルＭＯＳトランジスタＭ３のゲートに接続されるゲートとを有する。ＰチャネルＭＯＳトランジスタＭ３は、電源電圧ＶＤＤが供給される電源ノードＶＤＤＰに接続されるソースと、互いに接続されるゲートおよびドレインとを有する。ＮチャネルＭＯＳトランジスタＭ２は、ＰチャネルＭＯＳトランジスタＭ１のドレインに接続されるドレインと、ノードＮＣＯＭに接続されるソースと、ノードＶＲＥＦＴＬＰＦすなわちフィルタＦＬ２におけるＮチャネルＭＯＳトランジスタＭ１５のゲートに接続されるゲートとを有する。ＮチャネルＭＯＳトランジスタＭ４は、ＰチャネルＭＯＳトランジスタＭ３のドレインに接続されるドレインと、ノードＮＣＯＭに接続されるソースと、ノードＶＤＤＴすなわち抵抗部ＲＵ１におけるＮチャネルＭＯＳトランジスタＭ５のドレインに接続されるゲートとを有する。
【００２６】
外部からのイネーブル信号ＥＮがＮチャネルＭＯＳトランジスタＭ２２のゲートと、ＰチャネルＭＯＳトランジスタＭ１６のゲートと、ＮＯＴゲートＧ１とへ出力される。ＮチャネルＭＯＳトランジスタＭ２２のドレインがノードＮＣＯＭに接続され、ソースがＮチャネルＭＯＳトランジスタＭ２３のドレインに接続される。ＮチャネルＭＯＳトランジスタＭ２３のゲートは、バイアス電圧ＶＮＢＩＡＳが供給されるノードＶＮＢＩＡＳに接続される。
【００２７】
ＰチャネルＭＯＳトランジスタＭ１７は、電源ノードＶＤＤＰに接続されるソースと、ノードＶＤＤＴに接続されるドレインと、ゲートとを有する。ＰチャネルＭＯＳトランジスタＭ１８は、電源ノードＶＤＤＰに接続されるソースと、ノードＩＲＥＦ０Ｎに接続されるドレインと、ＰチャネルＭＯＳトランジスタＭ１７のゲートに接続されるゲートとを有する。
【００２８】
抵抗部ＲＵ１において、ＮチャネルＭＯＳトランジスタＭ５〜Ｍ９のゲートがノードＶＤＤＴに接続される。ＮチャネルＭＯＳトランジスタＭ５のソースと、ＮチャネルＭＯＳトランジスタＭ６，Ｍ１０のドレインとがノードＬ３において接続される。ＮチャネルＭＯＳトランジスタＭ６，Ｍ１０のソースと、ＮチャネルＭＯＳトランジスタＭ７，Ｍ１１のドレインとがノードＬ２において接続される。ＮチャネルＭＯＳトランジスタＭ７，Ｍ１１のソースと、ＮチャネルＭＯＳトランジスタＭ８，Ｍ１２のドレインとがノードＬ１において接続される。ＮチャネルＭＯＳトランジスタＭ８，Ｍ１２のソースと、ＮチャネルＭＯＳトランジスタＭ９，Ｍ１３のドレインとがノードＬ０において接続される。ＮチャネルＭＯＳトランジスタＭ１０〜Ｍ１３は、各々のゲートにおいて基準電流値調整信号ＴＲＩＭＣＨＲ＜３＞〜＜０＞をそれぞれ受ける。
【００２９】
フィルタＦＬ１において、ＮチャネルＭＯＳトランジスタＭ１４は、接地ノードＶＳＳに接続されるドレインおよびソースと、抵抗Ｒ１１の第１端に接続されるゲートとを有する。抵抗Ｒ１１の第２端がノードＶＤＤＴに接続される。
【００３０】
フィルタＦＬ２において、ＮチャネルＭＯＳトランジスタＭ１５は、接地ノードＶＳＳに接続されるドレインおよびソースと、抵抗Ｒ１２の第１端に接続されるゲートとを有する。抵抗Ｒ１２の第２端が基準電圧ＶＲＥＦＴの供給されるノードＶＲＥＦＴに接続される。
【００３１】
ＮチャネルＭＯＳトランジスタＭ１９のドレインおよびゲートがノードＩＲＥＦ０Ｎに接続され、ソースがＮチャネルＭＯＳトランジスタＭ２１のドレインに接続される。ＮチャネルＭＯＳトランジスタＭ１９は、後述する定電流生成回路６におけるＮチャネルＭＯＳトランジスタＭ１６３〜Ｍ１６９とともにカレントミラー回路を構成する。
【００３２】
ＮＯＴゲートＧ１は、外部から受けたイネーブル信号ＥＮの論理レベルを反転してＮチャネルＭＯＳトランジスタＭ２０のゲートへ出力する。ＮチャネルＭＯＳトランジスタＭ２０のドレインがノードＩＲＥＦ０Ｎに接続される。
【００３３】
ＮチャネルＭＯＳトランジスタＭ１６のドレインがノードＺＤＲＶにおいてＰチャネルＭＯＳトランジスタＭ１７，Ｍ１８のゲート、ＮチャネルＭＯＳトランジスタＭ１のドレインおよびＰチャネルＭＯＳトランジスタＭ２のドレインに接続される。
【００３４】
ＰチャネルＭＯＳトランジスタＭ１６〜Ｍ１８のソースと、ＮチャネルＭＯＳトランジスタＭ２１のゲートとが電源ノードＶＤＤＰに接続される。ＮチャネルＭＯＳトランジスタＭ１４，Ｍ１５のドレインおよびソースと、ＮチャネルＭＯＳトランジスタＭ９，Ｍ１３，Ｍ２３，Ｍ２０，Ｍ２１のソースとが接地ノードＶＳＳに接続される。
【００３５】
定電流生成回路６は、イネーブル信号ＥＮが論理ハイレベルになると定電流の生成を開始する。
【００３６】
フィルタＦＬ１は、ノードＶＤＤＴに印加される電圧ＶＤＤＴのノイズ成分を除去する。フィルタＦＬ２は、外部から受けた温度係数の小さい基準電圧ＶＲＥＦＴ（ｄＶＲＥＦＴ／ｄＴ≒０［Ｖ／Ｋ］）のノイズ成分を除去する。
【００３７】
コンパレータＣＭＰ１は、フィルタＦＬ２を通過した基準電圧ＶＲＥＦＴと同電位の電圧ＶＤＤＴ（ｄＶＤＤＴ／ｄＴ≒０［Ｖ／Ｋ］）を低インピーダンスでノードＶＤＤＴへ出力する。
【００３８】
ＮチャネルＭＯＳトランジスタＭ５〜Ｍ９は、それぞれダイオード接続されている。抵抗部ＲＵ１において、直列接続されたＮチャネルＭＯＳトランジスタＭ５〜Ｍ９を通して流れる定電流Ｉに対応する電流が定電流ＩＲＥＦ０Ｎとして出力される。
【００３９】
ＮチャネルＭＯＳトランジスタＭ１０〜Ｍ１３は、ＮチャネルＭＯＳトランジスタＭ６〜Ｍ９に対応して配置される。ＮチャネルＭＯＳトランジスタＭ１０〜Ｍ１３は、それぞれ外部から受けた基準電流値調整信号ＴＲＩＭＣＨＲ＜３＞〜＜０＞に基づいて、対応のＮチャネルＭＯＳトランジスタのドレインおよびソース間を短絡するか否かを切り替える。
【００４０】
ノードＶＤＤＴすなわち抵抗部ＲＵ１の高圧側に電圧ＶＤＤＴが印加されることにより、ノードＶＤＤＴから接地ノードＶＳＳへ定電流Ｉが流れる。抵抗部ＲＵ１の抵抗値をＲｃｈとすると、オームの法則より、定電流ＩはＶＤＤＴ／Ｒｃｈ＝ＶＲＥＦＴ／Ｒｃｈとなる。
【００４１】
ここで、ダイオード接続されたＭＯＳトランジスタのドレイン−ソース間抵抗（ＭＯＳチャネル抵抗）Ｒｍｏｓは、電圧ＶＤＤＴが大きい領域では正の温度係数を持つ、すなわちｄＲｍｏｓ／ｄＴ＞０[Ω/Ｋ]である。また、電圧ＶＤＤＴが小さいサブスレショールド領域では負の温度係数を持つ、すなわちｄＲｍｏｓ／ｄＴ＜０[Ω/Ｋ]である。また、電圧ＶＤＤＴがＭＯＳトランジスタのしきい値電圧近傍のある１つの電圧値を有するときにＭＯＳチャネル抵抗Ｒｍｏｓの温度係数がゼロとなる、すなわちｄＲｍｏｓ／ｄＴ＝０[Ω/Ｋ]となる。
【００４２】
よって、電圧ＶＤＤＴすなわち基準電圧ＶＲＥＦＴの値を調整することにより、温度依存性の小さい定電流ＩすなわちｄＩ／ｄＴ＝ｄ（ＶＲＥＦＴ／Ｒｃｈ）／ｄＴ≒０［ｎＡ／Ｋ］を得ることができる。
【００４３】
また、ＭＯＳチャネル抵抗Ｒｍｏｓの温度係数がゼロとなるＭＯＳチャネル抵抗の動作点はＭＯＳトランジスタのしきい値電圧近傍である。このため、温度依存性の小さい定電流Ｉを小面積のＭＯＳチャネル抵抗で得ることができる。また、温度依存性の小さい定電流Ｉの絶対値を小さくすることができる。
【００４４】
ところで、電圧ＶＤＤＴがＭＯＳトランジスタのしきい値近傍のときに得られる定電流Ｉは、絶対値が小さいため、諸条件によって数倍の幅を持つことから、このままでは扱いづらい。
【００４５】
そこで、本発明の実施の形態に係る半導体装置における定電流生成回路６では、基準電流値調整信号ＴＲＩＭＣＨＲ＜０＞〜＜３＞を変更することにより、抵抗部ＲＵ１におけるＭＯＳトランジスタの合成チャネル長、すなわち合成抵抗値Ｒｃｈを増減する。これにより、数１０ｎＡ（ナノアンペア）〜数１００ｎＡの範囲の絶対値を有する定電流ＩＲＥＦ０Ｎを得ることができる。すなわち、数ビットのデジタルトリミング情報すなわち基準電流値調整信号ＴＲＩＭＣＨＲ＜０＞〜＜３＞を用いるだけの簡易で小面積な回路で最適な定電流ＩＲＥＦ０Ｎを得ることができる。
【００４６】
ところで、定電流生成回路６のような構成の他に、定電流を生成する構成として以下のような回路が考えられる。すなわち、定電流生成用抵抗の温度依存性に対応する温度係数を有する電圧をバンドギャップ基準電圧回路において生成する。そして、バンドギャップ基準電圧回路の出力電圧を定電流生成用抵抗に印加することにより、定電流を生成する。
【００４７】
ここで、半導体集積回路内に存在する抵抗の温度依存性は抵抗材料の物性によって与えられる。このため、定電流生成用抵抗の両端に印加する電圧は定電流生成用抵抗の温度依存性に対応している必要があることから、その電圧値を自由に変更することができない。すなわち、定電流生成用抵抗の両端に印加する電圧は定電流の温度依存性を小さくするための条件に縛られているため、その電圧値を変更して定電流の絶対値を増減することができない。
【００４８】
このため、定電流の絶対値を変えるためには定電流生成用抵抗の抵抗値を増減しなければならない。たとえば、定電流の絶対値を１０倍に増やす場合には１／１０の抵抗値を有する抵抗体を準備しなければならず、逆に定電流の絶対値を１／１０に減らす場合には１０倍の抵抗値を有する抵抗体を準備しなければならない。
【００４９】
１／１０の抵抗値を有する抵抗体を準備する場合には、抵抗体の長さを固定して幅を１０倍に拡げる必要がある。また、１０倍の抵抗値を有する抵抗体を準備する場合には、抵抗体の幅を固定して長さを１０倍にする必要がある。このように、いずれの場合も抵抗体の占有面積が増大してしまうという問題点がある。
【００５０】
まして、単位長さまたは単位幅あたりの抵抗値がそれぞれ異なる別個の抵抗体を得るために、製造工程に新規の製造プロセスを追加すると、製造コストの上昇を招いてしまうという問題点がある。
【００５１】
また、半導体集積回路の消費電流を低減するために、上記バンドギャップ基準電圧回路における抵抗には抵抗値の大きいものが使用される。そうすると、バンドギャップ基準電圧回路の位相余裕が低下するため、バンドギャップ基準電圧回路の出力の安定性が低下する。この出力の安定性を確保するためには、バンドギャップ基準電圧回路に強度の位相補償回路を追加しなければならず、位相補償回路に含まれる容量の値が大きくなるため、回路占有面積が増大してしまうという問題点がある。
【００５２】
しかしながら、本発明の実施の形態に係る半導体装置における定電流生成回路６では、抵抗部ＲＵ１におけるＭＯＳトランジスタの合成チャネル長を調整することにより、定電流ＩＲＥＦ０Ｎの電流値を調整する構成であるため、上記のような定電流生成用抵抗およびバンドギャップ基準電圧回路を用いる構成と比べて回路占有面積を小さくすることができる。
【００５３】
さらに、定電流生成回路６では、数１０ｎＡの微小な定電流を容易に得ることができることから、この定電流を周波数／電圧変換に用いることにより、数１００ｋＨｚの低速な発振信号を容易に生成することができる。
【００５４】
図３は、本発明の実施の形態に係る半導体装置における定電流増幅回路７の構成を示す回路図である。
【００５５】
図３を参照して、定電流増幅回路７は、ＮチャネルＭＯＳトランジスタＭ１６３〜Ｍ１７６と、ＰチャネルＭＯＳトランジスタＭ１６１，Ｍ１６２，Ｍ１７８と、ＰチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ１７７とを含む。
【００５６】
ＮチャネルＭＯＳトランジスタＭ１６３〜Ｍ１６９は、ノードＩＲＥＦ０Ｎに接続されるゲートと、ノードＩＰＣＯＮＳＴに接続されるドレインと、ノードＷＳＳ＜０＞〜ＷＳＳ＜６＞をそれぞれ介してＮチャネルＭＯＳトランジスタＭ１７０〜Ｍ１７６のドレインにそれぞれ接続されるソースとを有する。
【００５７】
ＮチャネルＭＯＳトランジスタＭ１７０〜Ｍ１７６は、電流増倍トリミング信号ＭＵＬ＜０＞〜ＭＵＬ＜６＞をそれぞれ受けるゲートと、接地ノードＶＳＳに接続されるソースとを有する。
【００５８】
ＰチャネルＭＯＳトランジスタＭ１６２のゲートが接地ノードＶＳＳに接続され、ドレインがノードＩＰＣＯＮＳＴに接続され、ソースがＰチャネルＭＯＳトランジスタＭ１６１のドレインに接続される。ＰチャネルＭＯＳトランジスタＭ１６１，Ｍ１７７，Ｍ１７８のゲートがノードＩＰＣＯＮＳＴに接続される。ＰチャネルＭＯＳトランジスタＭ１６１，Ｍ１７８のソースと、ＰチャネルＭＯＳトランジスタＭ１７７のドレインおよびソースとが電源ノードＶＤＤＰに接続される。ＰチャネルＭＯＳトランジスタＭ１７８のドレインがノードＮＤＤに接続される。
【００５９】
ＮチャネルＭＯＳトランジスタＭ１６３〜Ｍ１６９は、定電流生成回路６におけるＮチャネルＭＯＳトランジスタＭ１９とともにノードＩＲＥＦ０Ｎを介して電流ミラー回路を構成する。
【００６０】
ＮチャネルＭＯＳトランジスタＭ１７０〜Ｍ１７６は、接地ノードＶＳＳとＮチャネルＭＯＳトランジスタＭ１６３〜Ｍ１６９との間にそれぞれ接続されている。ＮチャネルＭＯＳトランジスタＭ１７０〜Ｍ１７６は、外部から受けた電流増倍トリミング信号ＭＵＬ＜０＞〜ＭＵＬ＜６＞に基づいて、対応のＮチャネルＭＯＳトランジスタと接地ノードＶＳＳとの接続および非接続を切り替えることにより、電流ミラー回路のミラー比を変更する。これにより、定電流ＩＭＵＬＴＩの電流値が変更される。
【００６１】
ＰチャネルＭＯＳトランジスタＭ１６２は、半導体装置１０１の通電期間すなわち半導体装置１０１に電源電圧ＶＤＤおよび接地電圧ＶＳＳが供給されている期間において常にオン状態である。このため、ＰチャネルＭＯＳトランジスタＭ１６１のゲートおよびドレインは、半導体装置１０１の通電期間において常に同電位である。したがって、ＰチャネルＭＯＳトランジスタＭ１６１およびＰチャネルＭＯＳトランジスタＭ１７８は電流ミラー回路を構成する。これにより、ＰチャネルＭＯＳトランジスタＭ１７８を通してノードＮＤＤへ定電流ＩＭＵＬＴＩが出力される。
【００６２】
また、ＰチャネルＭＯＳトランジスタＭ１６１のゲートおよびＰチャネルＭＯＳトランジスタＭ１７８のゲートが接続されるノードＩＰＣＯＮＳＴには、定電流ＩＭＵＬＴＩに対応する電圧ＩＰＣＯＮＳＴが供給される。
【００６３】
このような構成により、周波数／電圧変換回路２が充電に用いる定電流の電流値を、定電流生成回路６から出力される定電流ＩＲＥＦ０Ｎの整数倍または分数倍に増幅することができるため、周波数／電圧変換回路２が充電に用いる定電流の電流値を広範囲で設定することができる。したがって、本発明の実施の形態に係る半導体装置では、発振信号ＣＫＸの周波数をたとえば高速側では最大数１０ＭＨｚまでの広範囲に設定することができる。
【００６４】
したがって、定電流生成回路６および定電流増幅回路７により、基準電流値調整信号ＴＲＩＭＣＨＲおよび電流増倍トリミング信号ＭＵＬを変更するだけで、発振信号の周波数として数１００ｋＨｚから数１０ＭＨｚまでの広範囲にわたる種々の周波数を設定することができる。すなわち、複数個のオンチップ・オシレータ回路を半導体チップ上に配置することなく、種々の発振周波数を選択することができるため、半導体チップ面積の増大および半導体装置のコスト増大を防ぐことができる。
【００６５】
図４は、本発明の実施の形態に係る半導体装置における変換制御回路１の構成を示す回路図である。図５は、本発明の実施の形態に係る半導体装置における変換制御回路１の動作を示すタイムチャートである。
【００６６】
図４を参照して、変換制御回路１は、遅延回路ＤＬ１，ＤＬ２，ＤＬ３と、分周回路ＤＩＶ１と、ＮＯＴゲートＧ１１，Ｇ１３，Ｇ１４，Ｇ１６，Ｇ２０と、２入力ＡＮＤゲートＧ１５，Ｇ１７と、３入力ＡＮＤゲートＧ１８，Ｇ１９とを含む。
【００６７】
図５を参照して、変換制御回路１は、電圧制御発振回路５から出力される発振信号ＣＫＦの２周期ごとに周波数／電圧変換回路２に周波数／電圧変換を１回行なわせるためのタイミング信号ＺＣＨＲ、ＳＡＭＰ、ＺＳＡＭＰおよびＤＩＳＣを生成する。
【００６８】
より詳細には、ＮＯＴゲートＧ１４は、電圧制御発振回路５から受けた発振信号ＣＫＦの論理レベルを反転し、発振信号ＺＣＫとして出力する。ＮＯＴゲートＧ１６は、ＮＯＴゲートＧ１４から受けた発振信号ＺＣＫの論理レベルを反転し、発振信号ＺＺＣＫとして出力する。
【００６９】
遅延回路ＤＬ１は、ＮＯＴゲートＧ１６から受けた発振信号ＺＺＣＫを遅延させ、発振信号ＣＫＤとしてＮＯＴゲートＧ１１へ出力する。なお、遅延回路ＤＬ１の遅延量は、遅延回路ＤＬ２，ＤＬ３の遅延量よりも小さい。ＮＯＴゲートＧ１１は、遅延回路ＤＬ１から受けた発振信号ＣＫＤの論理レベルを反転して分周回路ＤＩＶ１へ出力する。
【００７０】
分周回路ＤＩＶ１は、ＮＯＴゲートＧ１１から受けた発振信号を２分周し、分周信号Ｘ２として分周回路９へ出力する。
【００７１】
ＮＯＴゲートＧ１３は、分周回路ＤＩＶ１から受けた分周信号Ｘ２の論理レベルを反転した信号をタイミング信号ＺＣＨＲとして周波数／電圧変換回路２へ出力する。
【００７２】
２入力ＡＮＤゲートＧ１５は、ＮＯＴゲートＧ１３から受けたタイミング信号ＺＣＨＲおよびＮＯＴゲートＧ１４から受けた発振信号ＺＣＫの論理積を遅延回路ＤＬ２へ出力する。
【００７３】
遅延回路ＤＬ２は、２入力ＡＮＤゲートＧ１５から受けた信号を遅延させ、信号ＳＭとして３入力ＡＮＤゲートＧ１８へ出力する。
【００７４】
３入力ＡＮＤゲートＧ１８は、ＮＯＴゲートＧ１３から受けたタイミング信号ＺＣＨＲ、遅延回路ＤＬ２から受けた信号ＳＭおよびＮＯＴゲートＧ１４から受けた発振信号ＺＣＫの論理積をタイミング信号ＳＡＭＰとして周波数／電圧変換回路２へ出力する。
【００７５】
ＮＯＴゲートＧ２０は、３入力ＡＮＤゲートＧ１８から受けたタイミング信号ＳＡＭＰの論理レベルを反転した信号をタイミング信号ＺＳＡＭＰとして周波数／電圧変換回路２へ出力する。
【００７６】
２入力ＡＮＤゲートＧ１７は、ＮＯＴゲートＧ１３から受けたタイミング信号ＺＣＨＲおよびＮＯＴゲートＧ１６から受けた発振信号ＺＺＣＫの論理積を遅延回路ＤＬ３へ出力する。
【００７７】
遅延回路ＤＬ３は、２入力ＡＮＤゲートＧ１７から受けた信号を遅延させ、信号ＤＳとして３入力ＡＮＤゲートＧ１９へ出力する。
【００７８】
３入力ＡＮＤゲートＧ１９は、ＮＯＴゲートＧ１３から受けたタイミング信号ＺＣＨＲ、遅延回路ＤＬ３から受けた信号ＤＳおよびＮＯＴゲートＧ１６から受けた発振信号ＺＺＣＫの論理積をタイミング信号ＤＩＳＣとして周波数／電圧変換回路２へ出力する。
【００７９】
以上のような構成により、変換制御回路１は、発振信号ＣＫＦを２分周した分周信号Ｘ２の一方の半周期（ここでは論理ハイレベルの期間）において周波数／電圧変換を行なうためのタイミング信号ＺＣＨＲを生成する。また、分周信号Ｘ２の他方の半周期（ここでは論理ローレベルの期間）において周波数／電圧変換した電圧ＶＳＩＧを平均化回路１１へ転送する、すなわち制御電圧ＷＳＩＧをアナログ積分回路３へ転送するためのタイミング信号ＳＡＭＰ，ＺＳＡＭＰを生成する。また、アナログ積分回路３への転送後に周波数／電圧変換を初期化するためのタイミング信号ＤＩＳＣを生成する。なお、分周信号Ｘ２の半周期は、発振信号ＣＫＦの周期ｔｃｙｃに一致する。
【００８０】
ここで、発振信号ＣＫＦの論理ハイレベルおよび論理ローレベルの時間比は必ずしも一定ではないため、発振信号ＣＫＦの半周期において周波数／電圧変換を行なうと、発振信号ＣＫＦの周波数精度が低くなってしまう。しかしながら、本発明の実施の形態に係る半導体装置における変換制御回路１では、デューティ比が１であることが確保された分周信号Ｘ２の一方の半周期において周波数／電圧変換を行なうためのタイミング信号ＺＣＨＲを生成する。このような構成により、発振信号ＣＫＦの周波数精度を高めることができる。なお、変換制御回路１は、発振信号ＣＫＦの複数周期論理ローレベルとなるタイミング信号ＺＣＨＲ、すなわち発振信号ＣＫＦの複数周期において周波数／電圧変換を行なうためのタイミング信号ＺＣＨＲを生成する構成であってもよい。
【００８１】
また、変換制御回路１では、遅延回路および論理回路により、タイミング信号ＺＣＨＲの論理レベルが遷移するタイミングの前後、およびタイミング信号ＳＡＭＰ，ＤＩＳＣが論理ハイレベルに遷移するタイミングの前後には、ホールドオフ時間を挿入することができる。このような構成により、周波数／電圧変換回路２を正しく動作させることができる。
【００８２】
図６は、本発明の実施の形態に係る半導体装置における周波数／電圧変換回路２、平均化回路１１およびアナログ積分回路３の概略構成を示す図である。図７は、本発明の実施の形態に係る半導体装置における周波数／電圧変換回路２の動作を示すタイムチャートである。
【００８３】
図６を参照して、周波数／電圧変換回路２は、スイッチＳＷ１，ＳＷ２と、キャパシタＣ２１とを含む。平均化回路１１は、スイッチＳＷ３と、キャパシタＣ２２とを含む。アナログ積分回路３は、差動アンプＡ１と、積分キャパシタＣＩＮＴＥＧと、スイッチＳＷ４と、入力抵抗ＲＩＮと、キャパシタＣ２３とを含む。
【００８４】
周波数／電圧変換回路２において、スイッチＳＷ１は、定電流ＩＭＵＬＴＩが供給されるノードＮＤＤに接続される第１端と、ノードＶＳＩＧに接続される第２端とを有する。スイッチＳＷ２は、ノードＶＳＩＧに接続される第１端と、接地ノードＶＳＳに接続される第２端とを有する。キャパシタＣ２１は、ノードＶＳＩＧに接続される第１端と、接地ノードＶＳＳに接続される第２端とを有する。
【００８５】
アナログ積分回路３において、スイッチＳＷ３は、ノードＶＳＩＧに接続される第１端と、ノードＷＳＩＧに接続される第２端とを有する。キャパシタＣ２２は、ノードＷＳＩＧに接続される第１端と、接地ノードＶＳＳに接続される第２端とを有する。
【００８６】
キャパシタＣ２２の容量値は、たとえばキャパシタＣ２１と同じである。スイッチＳＷ３は、キャパシタＣ２１とキャパシタＣ２２との接続および非接続を切り替える。
【００８７】
アナログ積分回路３において、入力抵抗ＲＩＮは、ノードＷＳＩＧに接続される第１端と、第２端とを有する。積分キャパシタＣＩＮＴＥＧは、抵抗ＲＩＮの第２端に接続される第１端と、第２端とを有する。差動アンプＡ１は、変更可能な基準電圧ＶＲＥＦＣＬＰＦを受ける非反転入力端子と、入力抵抗ＲＩＮの第２端に接続される反転入力端子と、積分キャパシタＣＩＮＴＥＧの第２端に接続される出力端子とを有する。キャパシタＣ２３は、差動アンプＡ１の出力端子に接続される第１端と、接地ノードＶＳＳに接続される第２端とを有する。スイッチＳＷ４は、積分キャパシタＣＩＮＴＥＧの第１端に接続される第１端と、積分キャパシタＣＩＮＴＥＧの第２端に接続される第２端とを有する。
【００８８】
周波数／電圧変換回路２は、電圧制御発振回路５から出力される発振信号ＣＫＦの周波数を電圧に変換し、変換電圧ＶＳＩＧとしてノードＶＳＩＧへ出力する。
【００８９】
より詳細には、図６および図７を参照して、周波数／電圧変換回路２において、スイッチＳＷ２は、変換制御回路１からのタイミング信号ＤＩＳＣが論理ハイレベルである期間オンすることにより、キャパシタＣ２１に蓄積された電荷を放電する。
【００９０】
そして、スイッチＳＷ１は、変換制御回路１からのタイミング信号ＺＣＨＲが論理ローレベルである期間ＴＣＨＡＲＧＥ、すなわち発振信号ＣＫＦの周期ｔｃｙｃの時間幅オンすることにより、定電流増幅回路７からノードＮＤＤを介して受けた定電流ＩＭＵＬＴＩを用いてキャパシタＣ２１を充電する。以上により、１回の周波数／電圧変換が完了する。
【００９１】
ここで、定電流ＩＭＵＬＴＩの電流値をＩＭＵＬＴＩとし、キャパシタＣ２１の容量値をＣとすると、キャパシタＣ２１の充電電圧Ｖは、ＩＭＵＬＴＩ×ｔｃｙｃ／Ｃとなる。また、発振信号ＣＫＦの周波数をｆとすると、ｆ＝1／ｔｃｙｃであるから、キャパシタＣ２１の充電電圧Ｖは、ＩＭＵＬＴＩ／（Ｃ×ｆ）となる。
【００９２】
ここで、定電流ＩＲＥＦ０Ｎの電流値およびキャパシタＣ２１の容量値は半導体装置１０１の製造時に決まる値であるから、充電電圧Ｖは周期ｔｃｙｃに比例するため、充電電圧Ｖから発振信号ＣＫＦの周波数ｆを得ることができる。
【００９３】
次に、平均化回路１１におけるスイッチＳＷ３は、変換制御回路１からのタイミング信号ＳＡＭＰが論理ハイレベルである期間オンすることにより、周波数／電圧変換回路２によって今回得られた変換電圧ＶＳＩＧすなわちキャパシタＣ２１に蓄えられた電荷に対応する電圧と、前回平均化回路１１からアナログ積分回路３へ出力された制御電圧ＷＳＩＧすなわちキャパシタＣ２２に蓄えられている電荷に対応する電圧とを平均化する。
【００９４】
そして、スイッチＳＷ３は、変換制御回路１からのタイミング信号ＳＡＭＰが論理ローレベルになるとオフすることにより、ノードＶＳＩＧとノードＷＳＩＧとを電気的に分離する。
【００９５】
そして、変換制御回路１からのタイミング信号ＤＩＳＣが論理ハイレベルになることにより、前述のようにノードＶＳＩＧに蓄積された電荷が放電されるが、スイッチＳＷ３がオフであるため、キャパシタＣ２２に蓄えられている電荷は放電されない。したがって、アナログ積分回路３へ出力される制御電圧ＷＳＩＧの電圧値は維持される。
【００９６】
次に、アナログ積分回路３は、平均化回路１１から受けた制御電圧ＷＳＩＧを積分することにより制御電圧ＶＩＮＴＥＧを生成し、バイアス電圧生成回路４へ出力する。
【００９７】
より詳細には、差動アンプＡ１は、基準電圧ＶＲＥＦＣＬＰＦを受ける非反転入力端子と、入力抵抗ＲＩＮを介して制御電圧ＷＳＩＧを受ける反転入力端子とを有する。積分キャパシタＣＩＮＴＥＧは、差動アンプＡ１の反転入力端子と出力端子との間に接続される。
【００９８】
よって、差動アンプＡ１の出力電圧である制御電圧ＶＩＮＴＥＧの時間関数をＶＩＮＴＥＧ（ｔ）とし、入力抵抗ＲＩＮの抵抗値をＲｉｎとし、積分キャパシタＣＩＮＴＥＧの容量値をＣｉｎｔｅｇとし、基準電圧ＶＲＥＦＣＬＰＦの電圧値をＶＲＥＦＣとし、制御電圧ＷＳＩＧの時間関数をＷＳＩＧ（ｔ）とすると、以下の式が成り立つ。
【００９９】
【数１】
0005099630.tif 000002
【０１００】
すなわち、制御電圧ＷＳＩＧが上昇すると被積分関数［ＷＳＩＧ（τ）×ＶＲＥＦＣ]は正となるためＶＩＮＴＥＧは減少し、制御電圧ＷＳＩＧが下降すると被積分関数［ＷＳＩＧ（τ）×ＶＲＥＦＣ]は負となるためＶＩＮＴＥＧは増加する。
【０１０１】
ここで、被積分関数［ＷＳＩＧ（τ）×ＶＲＥＦＣ]の最大値は高々、回路に給電されている電源電圧の値であり、近年のＬＳＩでは数ボルトである。本発明の実施の形態に係る半導体装置では、入力抵抗ＲＩＮの抵抗値Ｒｉｎおよび積分キャパシタＣＩＮＴＥＧの容量値Ｃｉｎｔｅｇを調整することにより、制御電圧ＷＳＩＧの積分の時定数を長時間に設定することができる。これにより、（ＶＩＮＴＥＧ（ｔ）−ＶＩＮＴＥＧ（０））すなわち制御電圧ＶＩＮＴＥＧの変化を緩やかにすることができる。
【０１０２】
本発明の実施の形態に係る半導体装置では、周波数／電圧変換回路２の後段にスイッチＳＷ３を配置し、スイッチＳＷ３の後段にキャパシタＣ２２を配置する。そして、スイッチＳＷ３を適宜オン・オフすることにより、周波数／電圧変換回路２の毎回の周波数／電圧変換動作によるノードＷＳＩＧの到達電位をキャパシタＣ２２に”常に”保持する。そして、キャパシタＣ２２の後段にアナログ積分回路３が直結されている。このような構成により、アナログ積分回路３へ出力される制御電圧ＷＳＩＧの急激な変化を抑制することができる。
【０１０３】
なお、本発明の実施の形態に係る半導体装置では、平均化回路１１が、変換電圧ＶＳＩＧと前回生成した制御電圧ＷＳＩＧとを平均化する構成であるとしたが、これに限定するものではなく、変換電圧ＶＳＩＧと前回生成した制御電圧ＷＳＩＧとの間のレベルを有する新たな制御電圧ＷＳＩＧを生成し、アナログ積分回路３へ出力する構成であってもよい。
【０１０４】
また、アナログ積分回路３においては、入力抵抗ＲＩＮおよび積分キャパシタＣＩＮＴＥＧにより決まる時定数が発振信号ＣＫＦの周期の数十倍から数百倍になるように各々の定数を設定する。
【０１０５】
このような構成により、発振信号ＣＫＦの周期の数十倍から数百倍という長時間にわたって周波数／電圧変換結果が積算平均化される。これにより、制御電圧ＶＩＮＴＥＧを、時間軸に対する変化が非常に緩やかなアナログ電圧とすることができる。そして、このアナログ電圧に基づいて発振信号ＣＫＦを生成することにより、発振器として必要十分な動作を行なうことができる。
【０１０６】
よって、アナログ積分回路３に高速な応答を要求する必要がないことから、アナログ積分回路３の消費電流を抑制することができる。すなわち、コンデンサおよびスイッチのみを含む簡易な構成の平均化回路１１を追加するだけで、半導体装置の低消費電力化を図ることができる。
【０１０７】
加えて、本発明の実施の形態に係る半導体装置では、周波数／電圧変換回路２の毎回の周波数／電圧変換動作によるノードＷＳＩＧの到達電位を長時間にわたって積算し、積算結果を平均化する。このような構成により、半導体装置内外からの離散的スパイクノイズも平均化することができるため、離散的なノイズに対する耐性を獲得することができ、高精度な発振動作を実現することができる。
【０１０８】
また、本発明の実施の形態に係る半導体装置では、基準電圧ＶＲＥＦＣＬＰＦを調整して制御電圧ＶＩＮＴＥＧを変更することにより、電圧制御発振回路５のアナログバイアスを調整することができる。これにより、発振信号ＣＫＦの周波数を微調整することができるため、発振信号ＣＫＦの周波数精度を高めることができる。
【０１０９】
図８は、本発明の実施の形態に係る半導体装置における周波数／電圧変換回路２および平均化回路１１の構成を示す回路図である。
【０１１０】
図８を参照して、周波数／電圧変換回路２は、ＮチャネルＭＯＳトランジスタＭ８２と、ＰチャネルＭＯＳトランジスタＭ８１と、ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ８４と、ＰチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ８３と、キャパシタＣ１，Ｃ２とを含む。平均化回路１１は、ＮチャネルＭＯＳトランジスタＭ８５と、ＰチャネルＭＯＳトランジスタＭ８６と、ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ８７と、ＰチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ８８と、キャパシタＣ３，Ｃ４とを含む。
【０１１１】
ＰチャネルＭＯＳトランジスタＭ８１は、図６に示すスイッチＳＷ１に対応する。ＮチャネルＭＯＳトランジスタＭ８２は、図６に示すスイッチＳＷ２に対応する。ＮチャネルＭＯＳトランジスタＭ８５およびＰチャネルＭＯＳトランジスタＭ８６は、図６に示すスイッチＳＷ３に対応する。キャパシタＣ１，Ｃ２は、図６に示すキャパシタＣ２１に対応する。キャパシタＣ３，Ｃ４は、図６に示すキャパシタＣ２２に対応する。
【０１１２】
ＰチャネルＭＯＳトランジスタＭ８１のゲートがノードＺＣＨＲに接続され、ソースがノードＮＤＤに接続される。
【０１１３】
ＰチャネルＭＯＳトランジスタＭ８１のドレインと、ＮチャネルＭＯＳトランジスタＭ８２のドレインと、ＰチャネルＭＯＳトランジスタＭ８３のドレインおよびソースと、ＮチャネルＭＯＳトランジスタＭ８４のドレインおよびソースと、キャパシタＣ１の第１端と、ＮチャネルＭＯＳトランジスタＭ８５のドレインと、ＰチャネルＭＯＳトランジスタＭ８６のソースとがノードＶＳＩＧに接続される。
【０１１４】
ＮチャネルＭＯＳトランジスタＭ８５のソースと、ＰチャネルＭＯＳトランジスタＭ８６のドレインと、キャパシタＣ３の第１端と、ＰチャネルＭＯＳトランジスタＭ８７のドレインおよびソースと、ＮチャネルＭＯＳトランジスタＭ８８のドレインおよびソースとがノードＷＳＩＧに接続される。
【０１１５】
ＰチャネルＭＯＳトランジスタＭ８３のゲートと、ＮチャネルＭＯＳトランジスタＭ８５のゲートと、ＰチャネルＭＯＳトランジスタＭ８７のゲートとがノードＳＡＭＰに接続される。ＮチャネルＭＯＳトランジスタＭ８４，Ｍ８８のゲートがノードＺＳＡＭＰに接続される。
【０１１６】
ＮチャネルＭＯＳトランジスタＭ８２のソースと、キャパシタＣ１，Ｃ３の第２端と、キャパシタＣ２，Ｃ４の第１端および第２端とが接地ノードＶＳＳに接続される。
【０１１７】
図９は、本発明の実施の形態に係る半導体装置におけるアナログ積分回路３の構成を示す回路図である。
【０１１８】
図９を参照して、アナログ積分回路３は、抵抗Ｒ１〜Ｒ３と、ＮチャネルＭＯＳトランジスタＭ９２，Ｍ９５，Ｍ１００，Ｍ１０２〜Ｍ１０５，Ｍ１０８〜Ｍ１１１と、ＰチャネルＭＯＳトランジスタＭ９３，Ｍ９４，Ｍ９６〜Ｍ９９，Ｍ１０１，Ｍ１０６，Ｍ１０７と、ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ１１２と、キャパシタＣ１１，Ｃ１２と、ＮＯＴゲートＧ３１，Ｇ３２と、ＡＮＤゲートＧ３３とを含む。
【０１１９】
抵抗Ｒ１〜Ｒ３は、図６に示す入力抵抗ＲＩＮに対応する。キャパシタＣ１１は、図６に示す積分キャパシタＣＩＮＴＥＧに対応する。キャパシタＣ１２は、図６に示すキャパシタＣ２３に対応する。ＮチャネルＭＯＳトランジスタＭ１００，Ｍ１０２〜Ｍ１０４と、ＰチャネルＭＯＳトランジスタＭ９９，Ｍ１０１とは、図６に示す差動アンプＡ１に対応する。
【０１２０】
抵抗Ｒ１の第１端にノードＷＳＩＧが接続され、第２端に抵抗Ｒ２の第１端が接続される。抵抗Ｒ２の第２端に抵抗Ｒ３の第１端が接続される。
【０１２１】
抵抗Ｒ３の第２端と、キャパシタＣ１１の第１端と、ＰチャネルＭＯＳトランジスタＭ９１のソースと、ＮチャネルＭＯＳトランジスタＭ９２のドレインと、ＮチャネルＭＯＳトランジスタＭ１００のゲートとがノードＶＨＯＬＤに接続される。
【０１２２】
ＰチャネルＭＯＳトランジスタＭ９４のゲートと、ＡＮＤゲートＧ３３の第１入力端子と、ＮチャネルＭＯＳトランジスタＭ１０５，Ｍ１１１のゲートとがＮＯＴゲートＧ３１の出力端子に接続される。
【０１２３】
ＰチャネルＭＯＳトランジスタＭ９３のゲートにノードＩＰＣＯＮＳＴが接続され、ドレインにＰチャネルＭＯＳトランジスタＭ９４のソースが接続される。ＰチャネルＭＯＳトランジスタＭ９４のドレインと、ＮチャネルＭＯＳトランジスタＭ９５のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ１０３，Ｍ１１０のゲートとがノードＶＮＧに接続される。
【０１２４】
ＰチャネルＭＯＳトランジスタＭ９７のソースと、ＮチャネルＭＯＳトランジスタＭ９８のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ１０５のドレインと、ＮチャネルＭＯＳトランジスタＭ１０８のゲートとがノードＮＬに接続される。
【０１２５】
ＰチャネルＭＯＳトランジスタＭ９７のゲートと、ＰチャネルＭＯＳトランジスタＭ９６のドレインと、ＰチャネルＭＯＳトランジスタＭ９９のゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ１００のドレインとがノードＰＬに接続される。
【０１２６】
ＰチャネルＭＯＳトランジスタＭ１０７のゲートと、ＰチャネルＭＯＳトランジスタＭ１０６のドレインと、ＰチャネルＭＯＳトランジスタＭ１０１のゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ１０２のドレインとがノードＰＲに接続される。
【０１２７】
ＮチャネルＭＯＳトランジスタＭ１００，Ｍ１０２のソースと、ＮチャネルＭＯＳトランジスタＭ１０３，Ｍ１０４のドレインとがノードＮＣＯＭに接続される。ＮチャネルＭＯＳトランジスタＭ１０２のゲートと、抵抗Ｒ４の第１端と、ＮチャネルＭＯＳトランジスタＭ１１２のゲートとがノードＶＲＥＦＣＬＰＦに接続される。
【０１２８】
ＮチャネルＭＯＳトランジスタＭ１０４のゲートと、ＮチャネルＭＯＳトランジスタＭ１０９のゲートと、ＡＮＤゲートＧ３３の出力端子とがノードＶＦＡＯＮに接続される。
【０１２９】
ＡＮＤゲートＧ３３の第２入力端子がノードＦＩＲＥに接続される。ＮＯＴゲートＧ３１の入力端子と、ＰチャネルＭＯＳトランジスタＭ９６，Ｍ１０６のゲートとがノードＲＥＡＤＹに接続される。抵抗Ｒ４の第１端がノードＶＲＥＦＣに接続される。
【０１３０】
キャパシタＣ１１の第２端と、キャパシタＣ１２の第１端と、ＰチャネルＭＯＳトランジスタＭ９１のドレインと、ＮチャネルＭＯＳトランジスタＭ９２のソースと、ＰチャネルＭＯＳトランジスタＭ１０７のドレインと、ＮチャネルＭＯＳトランジスタＭ１０８，Ｍ１０９，Ｍ１１１のドレインとがノードＶＩＮＴＥＧに接続される。
【０１３１】
ＰチャネルＭＯＳトランジスタＭ９３，Ｍ９６，Ｍ９９，Ｍ１０１，Ｍ１０６，Ｍ１０７のソースが電源ノードＶＤＤに接続される。ＮチャネルＭＯＳトランジスタＭ９５，Ｍ９８，Ｍ１０５，Ｍ１０８，Ｍ１１０，Ｍ１１１のソースと、ＮチャネルＭＯＳトランジスタＭ１１２のドレインおよびソースとが接地ノードＶＳＳに接続される。
【０１３２】
制御信号ＲＥＡＤＹおよび制御信号ＦＩＲＥが論理ハイレベルになると、アナログ積分回路３は積分動作を開始する。
【０１３３】
フィルタＦＬ３は、外部から受けた基準電圧ＶＲＥＦＣのノイズ成分を除去し、基準電圧ＶＲＥＦＣＬＰＦとしてＮチャネルＭＯＳトランジスタＭ１０２のゲートへ出力する。
【０１３４】
また、ＰチャネルＭＯＳトランジスタＭ９３のゲートには、定電流増幅回路７のノードＩＰＣＯＮＳＴにおける電圧が供給される。このため、差動アンプＡ１のテール電流すなわちノードＮＣＯＭからＮチャネルＭＯＳトランジスタＭ１０３またはＭ１０４を介して接地ノードＶＳＳへ流れる電流は、定電流増幅回路７が生成する定電流ＩＭＵＬＴＩに比例する。
【０１３５】
このような構成により、高い周波数の発振信号ＣＫＦを生成すべき場合には差動アンプＡ１のテール電流をたとえば数１０μＡの比較的大きな値に設定し、低い周波数の発振信号ＣＫＦを生成すべき場合には差動アンプＡ１のテール電流をたとえば数μＡの比較的小さな値に設定することができる。すなわち、発振信号ＣＫＦの周波数の高低に応じて適切な差動アンプＡ１のテール電流を自動的に設定することができるため、半導体装置の低消費電力化を図ることができる。
【０１３６】
図１０は、本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路４の概略構成を示す図である。
【０１３７】
図１０を参照して、バイアス電圧生成回路４は、差動アンプＡ１１と、ＮチャネルＭＯＳトランジスタＭ１３７と、ＰチャネルＭＯＳトランジスタＭ１３６と、プルダウン抵抗Ｒ２１とを含む。
【０１３８】
差動アンプＡ１１は、アナログ積分回路３からの制御電圧ＶＩＮＴＥＧを受ける非反転入力端子と、互いに接続された反転入力端子および出力端子とを有する。すなわち、差動アンプＡ１１は、ボルテージフォロア回路を構成する。差動アンプＡ１１は、バイアス電圧生成回路４から制御電圧ＶＩＮＴＥＧを受けて、バイアス電圧ＶＢＩＡＳＰを電圧制御発振回路５およびＰチャネルＭＯＳトランジスタＭ１３６へ出力する。
【０１３９】
ＰチャネルＭＯＳトランジスタＭ１３６は、バイアス電圧ＶＢＩＡＳＰを受けるゲートと、電源ノードＶＤＤに接続されるソースと、ＮチャネルＭＯＳトランジスタＭ１３７のドレインに接続されるドレインとを有する。
【０１４０】
ＮチャネルＭＯＳトランジスタＭ１３７は、互いに接続されたドレインおよびゲートと、接地ノードＶＳＳに接続されたソースとを有する。ＮチャネルＭＯＳトランジスタＭ１３７のドレインおよびゲートにおける電圧が、バイアス電圧ＶＢＩＡＳＮとして電圧制御発振回路５へ出力される。また、プルダウン抵抗Ｒ２１は、差動アンプＡ１１の出力をプルダウンする。
【０１４１】
図１１は、本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路４の構成を示す回路図である。
【０１４２】
図１１を参照して、バイアス電圧生成回路４は、ＮチャネルＭＯＳトランジスタＭ１２５，Ｍ１２７，Ｍ１２８，Ｍ１２９，Ｍ１３１，Ｍ１３２，Ｍ１３５，Ｍ１３７，Ｍ１３８と、ＰチャネルＭＯＳトランジスタＭ１２１〜Ｍ１２４，Ｍ１２６，Ｍ１３０，Ｍ１３３，Ｍ１３４，Ｍ１３６と、ＮＯＴゲートＧ５１とを含む。
【０１４３】
ＮチャネルＭＯＳトランジスタＭ１２５，Ｍ１２７，Ｍ１２８，Ｍ１２９，Ｍ１３１，Ｍ１３２と、ＰチャネルＭＯＳトランジスタＭ１２２〜Ｍ１２４，Ｍ１２６，Ｍ１３０，Ｍ１３４とは、図１０に示す差動アンプＡ１１に対応する。ＮチャネルＭＯＳトランジスタＭ１２１は、図１０に示すプルダウン抵抗Ｒ２１に対応する。
【０１４４】
ＰチャネルＭＯＳトランジスタＭ１２１，Ｍ１２２のゲートがノードＩＰＣＯＮＳＴに接続される。ＰチャネルＭＯＳトランジスタＭ１２１，Ｍ１２４，Ｍ１２６のソースおよびウエルと、ＰチャネルＭＯＳトランジスタＭ１２３のドレインとがノードＰＣＯＭに接続される。ＰチャネルＭＯＳトランジスタＭ１２２のドレインと、ＰチャネルＭＯＳトランジスタＭ１２３のソースとが接続される。ＰチャネルＭＯＳトランジスタＭ１２４のゲートがノードＶＩＮＴＥＧに接続される。
【０１４５】
ＰチャネルＭＯＳトランジスタＭ１２１のドレインと、ＰチャネルＭＯＳトランジスタＭ１２４のドレインと、ＮチャネルＭＯＳトランジスタＭ１２７のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ１３１のドレインと、ＮチャネルＭＯＳトランジスタＭ１３２のゲートとがノードＮＲに接続される。
【０１４６】
ＰチャネルＭＯＳトランジスタＭ１２６のドレインと、ＮチャネルＭＯＳトランジスタＭ１２５のドレインおよびゲートと、ＮチャネルＭＯＳトランジスタＭ１２９のドレインと、ＮチャネルＭＯＳトランジスタＭ１２８のゲートとがノードＮＬに接続される。
【０１４７】
ＰチャネルＭＯＳトランジスタＭ１３４のゲートおよびドレインと、ＰチャネルＭＯＳトランジスタＭ１３３のドレインと、ＰチャネルＭＯＳトランジスタＭ１３０のゲートと、ＮチャネルＭＯＳトランジスタＭ１２８のドレインとがノードＰＬに接続される。
【０１４８】
ＰチャネルＭＯＳトランジスタＭ１３０のドレインと、ＰチャネルＭＯＳトランジスタＭ１２６のゲートと、ＮチャネルＭＯＳトランジスタＭ１３２，Ｍ１３５のドレインと、ＰチャネルＭＯＳトランジスタＭ１３６のゲートとがノードＶＢＩＡＳＰに接続される。ＰチャネルＭＯＳトランジスタＭ１３６のドレインと、ＮチャネルＭＯＳトランジスタＭ１３７のドレインおよびゲートとがノードＶＢＩＡＳＮに接続される。ＮチャネルＭＯＳトランジスタＭ１３７のソースがＮチャネルＭＯＳトランジスタＭ１３８のドレインに接続される。
【０１４９】
ＮＯＴゲートＧ５１の入力端子と、ＰチャネルＭＯＳトランジスタＭ１３３のゲートと、ＮチャネルＭＯＳトランジスタＭ１３８のゲートとがノードＲＥＡＤＹに接続される。ＰチャネルＭＯＳトランジスタＭ１２３のゲートと、ＮチャネルＭＯＳトランジスタＭ１２９，Ｍ１３１，Ｍ１３５のゲートがＮＯＴゲートＧ５１の出力端子に接続される。
【０１５０】
ＰチャネルＭＯＳトランジスタＭ１２２，Ｍ１３０，Ｍ１３３，Ｍ１３４，Ｍ１３６のソースが電源ノードＶＤＤに接続される。ＮチャネルＭＯＳトランジスタＭ１２５，Ｍ１２７，Ｍ１２８，Ｍ１２９，Ｍ１３１，Ｍ１３２，Ｍ１３５，Ｍ１３８のソースが接地ノードＶＳＳに接続される。
【０１５１】
また、ＰチャネルＭＯＳトランジスタＭ１２２のゲートには、定電流増幅回路７のノードＩＰＣＯＮＳＴにおける電圧が供給されるため、差動アンプＡ１１のテール電流は、ノードＩＰＣＯＮＳＴの電圧によって制御される。すなわち、差動アンプＡ１１が構成するボルテージフォロア回路には、定電流増幅回路７から出力される定電流ＩＭＵＬＴＩに比例した電流が流れる。
【０１５２】
このような構成により、高い周波数の発振信号ＣＫＦを生成すべき場合には差動アンプＡ１１のテール電流を大きく設定し、低い周波数の発振信号ＣＫＦを生成すべき場合には差動アンプＡ１１のテール電流を小さく設定することができる。これにより、発振信号ＣＫＦの周波数の高低に応じて適切な差動アンプＡ１１のテール電流を自動的に設定することができるため、半導体装置の低消費電力化を図ることができる。
【０１５３】
また、アナログ積分回路３からの制御電圧ＶＩＮＴＥＧを増幅率１の差動アンプＡ１１によってボルテージフォロワ出力する構成により、後段の電圧制御発振回路５からのノイズが前段のアナログ積分回路３へ伝達されないようにすることができるため、発振信号の周波数精度が劣化することを防ぐことができる。
【０１５４】
ところで、本発明の実施の形態に係る半導体装置は、周波数／電圧変換回路２および電圧制御発振回路５等によるフィードバック制御によって制御電圧ＶＩＮＴＥＧを生成することにより、発振信号ＣＫＦの高い周波数精度を得る構成である。このため、半導体装置１０１の起動時点ではフィードバック制御の結果が得られていないことから、起動時には仮の制御電圧ＶＩＮＴＥＧを生成する必要がある。
【０１５５】
そこで、本発明の実施の形態に係る半導体装置では、ノードＩＰＣＯＮＳＴの電圧が、ＰチャネルＭＯＳトランジスタＭ１２１のゲートに供給されている。そうすると、ノードＶＢＩＡＳＰすなわち差動アンプＡ１１の出力が弱くプルダウンされることから、１個のＰチャネルＭＯＳトランジスタだけで半導体装置１０１の起動時に仮の制御電圧ＶＩＮＴＥＧ、すなわち仮のバイアス電圧ＶＢＩＡＳＰおよびバイアス電圧ＶＢＩＡＳＮを生成することができる。これにより、周波数／電圧変換回路２および電圧制御発振回路５等を含むフィードバックループにおけるデッドロックの発生を簡易な構成で防ぐことができる。
【０１５６】
なお、ＰチャネルＭＯＳトランジスタＭ１２１のソースおよびウエルは差動アンプＡ１１のコモンソースであるノードＰＣＯＭに接続されている。このような構成により、ソースおよびウエルが電源ノードまたは接地ノードに接続され、差動アンプのテール電流を制御するＰチャネルＭＯＳトランジスタを用いる構成と比べて、差動アンプのテール電流を１／１００程度に抑制することができる。
【０１５７】
本発明の実施の形態に係る半導体装置では、差動アンプＡ１１のコモンソース電位は電源電圧ＶＤＤよりもたとえば２００ｍＶ低く設定される。この設定は、差動対を構成するＰチャネルＭＯＳトランジスタＭ１２４，Ｍ１２６のサブスレショールド係数を１００ｍＶ／ｄｅｃａｄｅとすることにより容易に実現することができる。
【０１５８】
図１２は、本発明の実施の形態に係る半導体装置における電圧制御発振回路５の構成を示す回路図である。
【０１５９】
図１２を参照して、電圧制御発振回路５は、遅延部ＤＬＵ１と、遅延部ＤＬＵ２と、ＮＯＴゲートＧ４１，Ｇ４３と、ＮＡＮＤゲートＧ４２とを含む。遅延部ＤＬＵ１は、インバータ回路ＩＮＶ１と、ラッチ回路ＬＴ１と、ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ４２，Ｍ５０と、ＰチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ４１，Ｍ４９と、ＮチャネルＭＯＳトランジスタＭ４０，Ｍ３４，Ｍ４４，Ｍ４７，Ｍ４８と、ＰチャネルＭＯＳトランジスタＭ３３，Ｍ３９，Ｍ４３，Ｍ４５，Ｍ４６とを含む。インバータ回路ＩＮＶ１は、ＮチャネルＭＯＳトランジスタＭ３２と、ＰチャネルＭＯＳトランジスタＭ３１とを含む。ラッチ回路ＬＴ１は、ＮチャネルＭＯＳトランジスタＭ３６，Ｍ３８と、ＰチャネルＭＯＳトランジスタＭ３５，Ｍ３７とを含む。
【０１６０】
遅延部ＤＬＵ２は、インバータ回路ＩＮＶ２と、ラッチ回路ＬＴ２と、ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ６２と、ＰチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）Ｍ６１と、ＮチャネルＭＯＳトランジスタＭ６０，Ｍ５４，Ｍ６４，Ｍ６７，Ｍ６８と、ＰチャネルＭＯＳトランジスタＭ５３，Ｍ５９，Ｍ６３，Ｍ６５，Ｍ６６とを含む。インバータ回路ＩＮＶ２は、ＮチャネルＭＯＳトランジスタＭ５２と、ＰチャネルＭＯＳトランジスタＭ５１とを含む。ラッチ回路ＬＴ２は、ＮチャネルＭＯＳトランジスタＭ５６，Ｍ５８と、ＰチャネルＭＯＳトランジスタＭ５５，Ｍ５７とを含む。
【０１６１】
遅延部ＤＬＵ１において、ＰチャネルＭＯＳトランジスタＭ３９のドレインと、ＮチャネルＭＯＳトランジスタＭ４０のドレインと、ＰチャネルＭＯＳトランジスタＭ３１，Ｍ４３のゲートと、ＮチャネルＭＯＳトランジスタＭ３２，Ｍ４４のゲートとがノードＴＲＩＧＦ０に接続される。
【０１６２】
ＰチャネルＭＯＳトランジスタＭ３１のドレインと、ＮチャネルＭＯＳトランジスタＭ３２のドレインと、ＰチャネルＭＯＳトランジスタＭ４１のゲートと、ＮチャネルＭＯＳトランジスタＭ４２のゲートと、ＰチャネルＭＯＳトランジスタＭ３５のドレインと、ＮチャネルＭＯＳトランジスタＭ３６のドレインとがノードＺＤＥＬ０に接続される。
【０１６３】
ＰチャネルＭＯＳトランジスタＭ３７のドレインと、ＮチャネルＭＯＳトランジスタＭ３８のドレインと、ＰチャネルＭＯＳトランジスタＭ３５のゲートと、ＮチャネルＭＯＳトランジスタＭ３６のゲートとが記憶ノードＦＳＴＧに接続される。
【０１６４】
ＰチャネルＭＯＳトランジスタＭ３１のソースがＰチャネルＭＯＳトランジスタＭ３３のドレインに接続される。ＮチャネルＭＯＳトランジスタＭ３２のソースがＮチャネルＭＯＳトランジスタＭ３４のドレインに接続される。ＰチャネルＭＯＳトランジスタＭ３７のソースと、ＰチャネルＭＯＳトランジスタＭ４５，Ｍ４６のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ３８のソースと、ＮチャネルＭＯＳトランジスタＭ４７，Ｍ４８のドレインとが接続される。
【０１６５】
ＰチャネルＭＯＳトランジスタＭ４９，Ｍ３３，Ｍ４５のゲートがノードＶＢＩＡＳＰに接続される。ＮチャネルＭＯＳトランジスタＭ５０，Ｍ３４，Ｍ４８のゲートがノードＶＢＩＡＳＮに接続される。
【０１６６】
ＰチャネルＭＯＳトランジスタＭ４９，Ｍ４１のドレインおよびソースと、ＰチャネルＭＯＳトランジスタＭ３３，Ｍ３９，Ｍ４３，Ｍ４５，Ｍ４６のソースが電源ノードＶＤＤに接続される。ＮチャネルＭＯＳトランジスタＭ５０，Ｍ４２のドレインおよびソースと、ＮチャネルＭＯＳトランジスタＭ３４，Ｍ４０，Ｍ４４，Ｍ４７，Ｍ４８のソースが接地ノードＶＳＳに接続される。
【０１６７】
遅延部ＤＬＵ２において、ＰチャネルＭＯＳトランジスタＭ５９のドレインと、ＮチャネルＭＯＳトランジスタＭ６０のドレインと、ＰチャネルＭＯＳトランジスタＭ５１，Ｍ６３のゲートと、ＮチャネルＭＯＳトランジスタＭ５２，Ｍ６４のゲートとがノードＴＲＩＧＦ１に接続される。
【０１６８】
ＰチャネルＭＯＳトランジスタＭ５１のドレインと、ＮチャネルＭＯＳトランジスタＭ５２のドレインと、ＰチャネルＭＯＳトランジスタＭ６１のゲートと、ＮチャネルＭＯＳトランジスタＭ６２のゲートと、ＰチャネルＭＯＳトランジスタＭ５５のドレインと、ＮチャネルＭＯＳトランジスタＭ５６のドレインとがノードＺＤＥＬ１に接続される。
【０１６９】
ＰチャネルＭＯＳトランジスタＭ５７のドレインと、ＮチャネルＭＯＳトランジスタＭ５８のドレインと、ＰチャネルＭＯＳトランジスタＭ５５のゲートと、ＮチャネルＭＯＳトランジスタＭ５６のゲートとが記憶ノードＺＳＳＴＧに接続される。
【０１７０】
ＰチャネルＭＯＳトランジスタＭ５１のソースがＰチャネルＭＯＳトランジスタＭ５３のドレインに接続される。ＮチャネルＭＯＳトランジスタＭ５２のソースがＮチャネルＭＯＳトランジスタＭ５４のドレインに接続される。ＰチャネルＭＯＳトランジスタＭ５７のソースと、ＰチャネルＭＯＳトランジスタＭ６５，Ｍ６６のドレインとが接続される。ＮチャネルＭＯＳトランジスタＭ５８のソースと、ＮチャネルＭＯＳトランジスタＭ６７，Ｍ６８のドレインとが接続される。
【０１７１】
ＰチャネルＭＯＳトランジスタＭ５３，Ｍ６５のゲートがノードＶＢＩＡＳＰに接続される。ＮチャネルＭＯＳトランジスタＭ５４，Ｍ６８のゲートがノードＶＢＩＡＳＮに接続される。
【０１７２】
ＰチャネルＭＯＳトランジスタＭ６１のドレインおよびソースと、ＰチャネルＭＯＳトランジスタＭ５３，Ｍ５９，Ｍ６３，Ｍ６５，Ｍ６６のソースが電源ノードＶＤＤに接続される。ＮチャネルＭＯＳトランジスタＭ６２のドレインおよびソースと、ＮチャネルＭＯＳトランジスタＭ５４，Ｍ６０，Ｍ６４，Ｍ６７，Ｍ６８のソースが接地ノードＶＳＳに接続される。
【０１７３】
また、ＡＮＤゲートＧ４２の第１入力端子が記憶ノードＺＳＳＴＧに接続され、第２入力端子がノードＦＩＲＥに接続される。ＡＮＤゲートＧ４２の出力端子と、ＮＯＴゲートＧ４３の入力端子と、ＰチャネルＭＯＳトランジスタＭ３９のゲートと、ＮチャネルＭＯＳトランジスタＭ４０のゲートとがノードＺＣＫＦに接続される。ＮＯＴゲートＧ４３の出力端子がノードＣＫＦに接続される。
【０１７４】
ＮＯＴゲートＧ４１の入力端子と、ＰチャネルＭＯＳトランジスタＭ４６，Ｍ６６のゲートとがノードＳＬＯＷに接続される。ＮチャネルＭＯＳトランジスタＭ４７，Ｍ６７のゲートがＮＯＴゲートＧ４１の出力端子に接続される。
【０１７５】
遅延部ＤＬＵ１の出力ノードであるラッチ回路ＬＴ１の記憶ノードＦＳＴＧが遅延部ＤＬＵ２の入力ノードに接続される。遅延部ＤＬＵ２の出力ノードであるラッチ回路ＬＴ２の記憶ノードＺＳＳＴＧがＡＮＤゲートＧ４２を介して遅延部ＤＬＵ１の入力ノードに接続される。
【０１７６】
ＮＡＮＤゲートＧ４２は、制御信号ＦＩＲＥに基づいて電圧制御発振回路５の発振を開始または停止させる。すなわち、ＮＡＮＤゲートＧ４２は、制御信号ＦＩＲＥが論理ローレベルになると電圧制御発振回路５の発振を停止させる。また、ＮＡＮＤゲートＧ４２は、制御信号ＦＩＲＥが論理ハイレベルの場合には、遅延部ＤＬＵ２から受けた発振信号ＺＳＳＴＧを発振信号ＺＣＫＦとして出力する。
【０１７７】
ＮＯＴゲートＧ４３は、ＮＡＮＤゲートＧ４２から受けた発振信号ＺＣＫＦの論理レベルを反転し、発振信号ＣＫＦとして出力する。
【０１７８】
遅延部ＤＬＵ１において、インバータ回路ＩＮＶ１は、ＭＯＳキャパシタＭ４１，Ｍ４２の充電および放電を行なう。ＰチャネルＭＯＳトランジスタＭ３３は、バイアス電圧生成回路４から受けたバイアス電圧ＶＢＩＡＳＰに基づいて、ＭＯＳキャパシタＭ４１，Ｍ４２を充電するためのインバータ回路ＩＮＶ１の出力電流を制限する。ＮチャネルＭＯＳトランジスタＭ３４は、バイアス電圧生成回路４から受けたバイアス電圧ＶＢＩＡＳＮに基づいて、ＭＯＳキャパシタＭ４１，Ｍ４２を放電するためのインバータ回路ＩＮＶ１の出力電流を制限する。
【０１７９】
同様に、遅延部ＤＬＵ２において、インバータ回路ＩＮＶ２は、キャパシタＭ６１，Ｍ６２の充電および放電を行なう。ＰチャネルＭＯＳトランジスタＭ５３は、バイアス電圧生成回路４から受けたバイアス電圧ＶＢＩＡＳＰに基づいて、キャパシタＭ６１，Ｍ６２を充電するためのインバータ回路ＩＮＶ２の出力電流を制限する。ＮチャネルＭＯＳトランジスタＭ５４は、バイアス電圧生成回路４から受けたバイアス電圧ＶＢＩＡＳＮに基づいて、キャパシタＭ６１，Ｍ６２を放電するためのインバータ回路ＩＮＶ２の出力電流を制限する。
【０１８０】
これら遅延部ＤＬＵ１，ＤＬＵ２における充電電流および放電電流の制限量が制御されることにより、発振信号ＣＫＦの周波数が制御される。
【０１８１】
たとえば、バイアス電圧ＶＢＩＡＳＰが小さくなると、ＰチャネルＭＯＳトランジスタＭ３３，Ｍ５３による電流制限量が小さくなるため、電圧制御発振回路５の発振周波数は高くなる。一方、バイアス電圧ＶＢＩＡＳＰが大きくなると、ＰチャネルＭＯＳトランジスタＭ３３，Ｍ５３による電流制限量が大きくなるため、電圧制御発振回路５の発振周波数は低くなる。このようにして、制御電圧ＶＩＮＴＥＧが電圧制御発振回路５の発振周波数に変換される。
【０１８２】
ここで、遅延部ＤＬＵ１の遅延時間は、インバータ回路ＩＮＶ１によるＭＯＳキャパシタＭ４１，Ｍ４２の充放電の時定数に基づいて得られる。これは、一般的な電圧制御発振器と同様である。しかしながら、遅延部ＤＬＵ１では、時定数に基づく充電または放電が行なわれ、所望の遅延時間が経過して記憶ノードＺＤＥＬ０の電圧が所定の閾値に到達すると、ラッチ回路ＬＴ１が、ＭＯＳキャパシタＭ４１，Ｍ４２のさらなる充電または放電を急速に行なう。これにより、次の所望の遅延時間を得るための遅延部ＤＬＵ１の初期化を迅速に行なうことができる。これは、遅延部ＤＬＵ２についても同様である。
【０１８３】
このような構成により、電圧制御発振回路５では、２個の遅延部ＤＬＵ１，ＤＬＵ２と、１個のＮＡＮＤゲートＧ４２とで構成される小規模な回路で、記憶ノードＺＤＥＬ０，ＺＤＥＬ１の電圧が電源電圧ＶＤＤである状態または接地電圧ＶＳＳである状態を確実につくり、そして、ＭＯＳキャパシタＭ４１，Ｍ４２およびＭＯＳキャパシタＭ６１，Ｍ６２の放電または充電を開始することができる。すなわち、半導体装置の回路占有面積を小さくすることができる。
【０１８４】
また、電圧制御発振回路５では、差動アンプおよびコンパレータを用いていないことから、直流電流が流れない。したがって、本発明の実施の形態に係る半導体装置では、発振信号を生成する際、発振周波数に応じた充放電電流を消費するだけで、直流電流を消費しないことから、低消費電力化を図ることができる。すなわち、低い周波数の発振信号ＣＫＦを生成すべき場合には低消費電流とすることができる。
【０１８５】
ＮＯＴゲートＧ４１は、外部から受けた制御信号ＳＬＯＷの論理レベルを反転してＮチャネルＭＯＳトランジスタＭ４７，Ｍ６７のゲートへ出力する。ＰチャネルＭＯＳトランジスタＭ４６，Ｍ６６は、ゲートにおいて受けた制御信号ＳＬＯＷに基づいてラッチ回路ＬＴ１，ＬＴ２に流れる電流を制御する。また、ＮチャネルＭＯＳトランジスタＭ４７，Ｍ６７は、ゲートにおいて受けたＮＯＴゲートＧ４１からの信号すなわち制御信号ＳＬＯＷの論理レベルが反転された信号に基づいてラッチ回路ＬＴ１，ＬＴ２に流れる電流を制御する。
【０１８６】
すなわち、発振信号ＣＫＦの周波数の高低に応じて制御信号ＳＬＯＷの論理レベルを変更することにより、ラッチ回路ＬＴ１，ＬＴ２に流れる電流を調整することができるため、半導体装置の低消費電流化を図ることができる。
【０１８７】
図１３は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路８の構成を示す回路図である。図１４は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路８の動作を示すタイムチャートである。図１５は、本発明の実施の形態に係る半導体装置における立ち上げ制御回路８の動作を示すタイムチャートである。
【０１８８】
図１３を参照して、立ち上げ制御回路８は、遅延回路ＤＬ１１と、ＡＮＤゲートＧ６１，Ｇ６４と、ＮＯＴゲートＧ６２，Ｇ６３と、ＮチャネルＭＯＳトランジスタＭ１４２と、ＰチャネルＭＯＳトランジスタＭ１４１とを含む。
【０１８９】
前述のように、本発明の実施の形態に係る半導体装置では、バイアス電圧生成回路４におけるプルダウン抵抗Ｒ２１により、仮の制御電圧ＶＩＮＴＥＧを生成して電圧制御発振回路５の発振を開始させる。
【０１９０】
しかしながら、仮の制御電圧ＶＩＮＴＥＧは比較的ゆっくりと生成されるため、フィードバックループのデッドロックから抜け出すには十分であるが、半導体装置１０１の起動時間を短縮するには不十分な場合がある。
【０１９１】
図１４および図１５を参照して、本発明の実施の形態に係る半導体装置では、立ち上げ制御回路８は、半導体装置１０１の起動準備信号ＲＥＡＤＹが論理ハイレベルになって半導体装置１０１における各回路に直流電流が流れ始めた直後に、ＰチャネルＭＯＳトランジスタＭ１４１およびＮチャネルＭＯＳトランジスタＭ１４２をオンすることによりノードＶＢＩＡＳＰおよびノードＶＢＩＡＳＮを短絡する。この短絡時間は、遅延回路ＤＬ１１の遅延量によって決まる。これにより、バイアス電圧ＶＢＩＡＳＰおよびバイアス電圧ＶＢＩＡＳＮが電源電圧ＶＤＤと接地電圧ＶＳＳとの中間電圧となるため、電圧制御発振回路５が強制的に起動される。
【０１９２】
ここで、たとえば、バイアス電圧ＶＢＩＡＳＰおよびバイアス電圧ＶＢＩＡＳＮが電源電圧ＶＤＤと接地電圧ＶＳＳとの中間電圧である場合に電圧制御発振回路５が数１００ｋＨｚの低速で発振するように定数設定する。これにより、半導体装置１０１の起動時、電圧制御発振回路５が１００ＭＨｚを超えるような高い周波数で発振することを防ぐことができる。また、電圧制御発振回路５を強制的に起動するためには、ノードＶＢＩＡＳＰおよびノードＶＢＩＡＳＮを所定時間同電位にすることで必要十分である。
【０１９３】
図１６は、本発明の実施の形態に係る半導体装置の起動時における、周波数／電圧変換回路２、平均化回路１１およびアナログ積分回路３の動作を示す図である。
【０１９４】
アナログ積分回路３では、入力抵抗ＲＩＮおよび積分キャパシタＣＩＮＴＥＧにより決まる時定数が大きい。このため、本発明の実施の形態に係る半導体装置においては、毎回の周波数／電圧変換結果が積算平均化されることによりフィードバック制御が安定し、設定された周波数で安定して発振するまでの起動時間が長時間となる。これは、１個のアナログ積分器を用いて長時間の積算平均化処理を行なう方式の弱点である。
【０１９５】
このような問題点を解決するために、本発明の実施の形態に係る半導体装置では、起動時、アナログ積分回路３における差動アンプＡ１の非反転入力端子に基準電圧ＶＲＥＦＣＬＰＦが供給された後、立ち上げ制御回路８が、積分キャパシタＣＩＮＴＥＧの両端をスイッチＳＷ４で短絡することにより、差動アンプＡ１をボルテージフォロワアンプとして動作させる。
【０１９６】
これにより、アナログ積分回路３の入力抵抗ＲＩＮの寄生容量を含めた差動アンプＡ１の反転入力端子のノードが基準電圧ＶＲＥＦＣＬＰＦと同じ電圧に初期充電されるとともに、基準電圧ＶＲＥＦＣＬＰＦと同じ電圧が差動アンプＡ１から出力される。これにより、電圧制御発振回路５が基準電圧ＶＲＥＦＣＬＰＦに対応する周波数で発振を開始する。そして、この発振周波数に対応する頻度の周波数／電圧変換が開始され、フィードバック制御が短時間で開始される。
【０１９７】
そして、差動アンプＡ１をボルテージフォロワアンプとして動作させた後に、積分キャパシタＣＩＮＴＥＧの両端の短絡を解除することにより、アナログ積分回路３がアナログ積分動作を行なうように切り替える。
【０１９８】
このような構成により、半導体装置１０１が設定された周波数で安定して発振するまでの起動時間を短縮することができる。
【０１９９】
再び図１４および図１５を参照して、立ち上げ制御回路８は、半導体装置１０１の起動準備信号ＲＥＡＤＹが論理ハイレベルになり、その後制御信号ＧＯが論理ハイレベルになると、制御信号ＦＩＲＥを論理ハイレベルにする。
【０２００】
また、図１４および図１５では制御信号ＧＯが論理ハイレベルになるタイミングが異なるが、図１４および図１５のいずれの場合でも、立ち上げ制御回路８は、ノードＶＢＩＡＳＰおよびノードＶＢＩＡＳＮを短絡し、その短絡を解除した後に、制御信号ＦＩＲＥを論理ハイレベルとしている。
【０２０１】
このように、立ち上げ制御回路８は、アナログ積分回路３をボルテージフォロワアンプとして動作させるための制御信号ＦＩＲＥも生成しており、半導体装置１０１の起動制御を一元管理している。また、半導体装置１０１へ与えるデジタル情報を変更することにより、発振周波数を容易に変更することができる。
【０２０２】
したがって、本発明の実施の形態に係る半導体装置では、水晶振動子またはセラミック振動子などを外付けすることなく、発振信号の周波数として低速側は数１００ｋＨｚから、高速側は数１０ＭＨｚまでの広範囲にわたる種々の周波数を設定することができる。
【０２０３】
以上より、本発明の実施の形態に係る半導体装置は、汎用マイクロコントローラ製品に限らず、高い周波数精度が必要な製品を含めて、多種多様な製品分野に適用および応用することができる。
【０２０４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２０５】
【図１】本発明の実施の形態に係る半導体装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係る半導体装置における定電流生成回路６の構成を示す回路図である。
【図３】本発明の実施の形態に係る半導体装置における定電流増幅回路７の構成を示す回路図である。
【図４】本発明の実施の形態に係る半導体装置における変換制御回路１の構成を示す回路図である。
【図５】本発明の実施の形態に係る半導体装置における変換制御回路１の動作を示すタイムチャートである。
【図６】本発明の実施の形態に係る半導体装置における周波数／電圧変換回路２、平均化回路１１およびアナログ積分回路３の概略構成を示す図である。
【図７】本発明の実施の形態に係る半導体装置における周波数／電圧変換回路２の動作を示すタイムチャートである。
【図８】本発明の実施の形態に係る半導体装置における周波数／電圧変換回路２および平均化回路１１の構成を示す回路図である。
【図９】本発明の実施の形態に係る半導体装置におけるアナログ積分回路３の構成を示す回路図である。
【図１０】本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路４の概略構成を示す図である。
【図１１】本発明の実施の形態に係る半導体装置におけるバイアス電圧生成回路４の構成を示す回路図である。
【図１２】本発明の実施の形態に係る半導体装置における電圧制御発振回路５の構成を示す回路図である。
【図１３】本発明の実施の形態に係る半導体装置における立ち上げ制御回路８の構成を示す回路図である。
【図１４】本発明の実施の形態に係る半導体装置における立ち上げ制御回路８の動作を示すタイムチャートである。
【図１５】本発明の実施の形態に係る半導体装置における立ち上げ制御回路８の動作を示すタイムチャートである。
【図１６】本発明の実施の形態に係る半導体装置の起動時における、周波数／電圧変換回路２、平均化回路１１およびアナログ積分回路３の動作を示す図である。
【符号の説明】
【０２０６】
１  変換制御回路、２  周波数／電圧変換回路、３  アナログ積分回路、４  バイアス電圧生成回路、５  電圧制御発振回路、６  定電流生成回路、７  定電流増幅回路、８  立ち上げ制御回路、９，ＤＩＶ１  分周回路、１０  選択回路、１１  平均化回路（制御電圧生成回路）、１０１  半導体装置、ＣＭＰ１  コンパレータ、ＦＬ１，ＦＬ２  フィルタ、ＲＵ１  抵抗部、Ｇ１，Ｇ１１，Ｇ１３，Ｇ１４，Ｇ１６，Ｇ２０，Ｇ３１，Ｇ３２，Ｇ４１，Ｇ４３，Ｇ５１，Ｇ６２，Ｇ６３  ＮＯＴゲート、Ｇ１５，Ｇ１７  ２入力ＡＮＤゲート、Ｇ１８，Ｇ１９  ３入力ＡＮＤゲート、Ｇ３３，Ｇ６１，Ｇ６４  ＡＮＤゲート、Ｇ４２  ＮＡＮＤゲート、Ｍ１，Ｍ３，Ｍ１６，Ｍ１７，Ｍ１８，Ｍ３１，Ｍ３３，Ｍ３５，Ｍ３７，Ｍ３９，Ｍ４３，Ｍ４５，Ｍ４６，Ｍ５１，Ｍ５３，Ｍ５５，Ｍ５７，Ｍ５９，Ｍ６３，Ｍ６５，Ｍ６６，Ｍ８１，Ｍ９３，Ｍ９４，Ｍ９６〜Ｍ９９，Ｍ１０１，Ｍ１０６，Ｍ１０７，Ｍ１２１〜Ｍ１２４，Ｍ１２６，Ｍ１３０，Ｍ１３３，Ｍ１３４，Ｍ１３６，Ｍ１４１，Ｍ１６１，Ｍ１６２，Ｍ１７８  ＰチャネルＭＯＳトランジスタ、Ｍ２，Ｍ４，Ｍ５〜Ｍ１３，Ｍ１９，Ｍ２０，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ３２，Ｍ３６，Ｍ３８，Ｍ４０，Ｍ３４，Ｍ４４，Ｍ４７，Ｍ４８，Ｍ５２，Ｍ６０，Ｍ５４，Ｍ５６，Ｍ５８，Ｍ６４，Ｍ６７，Ｍ６８，Ｍ８２，Ｍ９２，Ｍ９５，Ｍ１００，Ｍ１０２〜Ｍ１０５，Ｍ１０８〜Ｍ１１１，Ｍ１２５，Ｍ１２７，Ｍ１２８，Ｍ１２９，Ｍ１３１，Ｍ１３２，Ｍ１３５，Ｍ１３７，Ｍ１３８，Ｍ１４２，Ｍ１６３〜Ｍ１７６  ＮチャネルＭＯＳトランジスタ、Ｒ１〜Ｒ３，Ｒ１１，Ｒ１２  抵抗、Ｍ１４，Ｍ１５，Ｍ４２，Ｍ５０，Ｍ６２，Ｍ８４，Ｍ８５，Ｍ８７，Ｍ１１２  ＮチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）、Ｍ４１，Ｍ４９，Ｍ６１，Ｍ８３，Ｍ８６，Ｍ８８，Ｍ１７７  ＰチャネルＭＯＳトランジスタ（ＭＯＳキャパシタ）、ＤＬ１，ＤＬ２，ＤＬ３  遅延回路、ＳＷ１〜ＳＷ４  スイッチ、Ｃ１〜Ｃ４，Ｃ１１，Ｃ１２，Ｃ２１〜Ｃ２３  キャパシタ、ＣＩＮＴＥＧ  積分キャパシタ、Ａ１，Ａ１１  差動アンプ、ＲＩＮ  入力抵抗、Ｒ２１  プルダウン抵抗、ＤＬＵ１，ＤＬＵ２  遅延部、ＩＮＶ１，ＩＮＶ２  インバータ回路、ＬＴ１，ＬＴ２  ラッチ回路、ＤＬ１１  遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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