(57)【特許請求の範囲】
【請求項１】
一定時間毎に送信される１対の差動信号からなるシリアル送信信号を入力し前記１対の差動信号の電圧を増幅する第１の差動増幅器と、
前記１対の差動信号の反転電圧を増幅する第２の差動増幅器と、
ＤＡコンバータの出力電圧を増幅する第３の差動増幅器と、
第１の差動増幅器の出力電圧から第３の差動増幅器の出力電圧を減算する第１の減算器、および、第１の減算器の減算結果の正負を判断する第１のコンパレータと、
第２の差動増幅器の出力電圧から第３の差動増幅器の出力電圧を減算する第２の減算器、および、第２の減算器の減算結果の正負を判断する第２のコンパレータと、
前記第１のコンパレータの減算結果と前記第２のコンパレータの減算結果のいずれかが正であるとき１を出力し、その他の場合に０を出力するＯＲ回路と、
一定時間毎に送信される前記送信信号の所定時間位置での前記ＯＲ回路の出力が１の場合は前記ＤＡコンバータの出力電圧を下降させ、前記ＯＲ回路の出力が０の場合は前記ＤＡコンバータの出力電圧を上昇させ、前記ＯＲ回路の出力が１から０にあるいは０から１に変化した時の前記ＤＡコンバータの出力電圧をもって前記差動信号の振幅値とする検出制御回路と
からなり、前記振幅値より装置取り外しを判断するディスコネクト検出回路。
【請求項２】
一定時間毎に送信される１対の差動信号からなるシリアル送信信号を入力し、前記一対の差動信号の電圧を増幅する第１の差動増幅器と、
前記１対の差動信号の反転電圧を増幅する第２の差動増幅器と、
ＤＡコンバータの電圧を増幅する第３の差動増幅器と、
第１の差動増幅器の出力電圧と第３の差動増幅器の出力電圧を比較する第１のコンパレータと、
第２の差動増幅器の出力電圧と第３の差動増幅器の出力電圧を比較する第２のコンパレータと、
前記第１のコンパレータの出力電圧と前記第２のコンパレータの出力電圧のいずれかが正であるとき１を出力し、その他の場合に０を出力するＯＲ回路と、
一定時間毎に送信される前記送信信号の所定時間位置での前記ＯＲ回路の出力が１の場合は前記ＤＡコンバータの出力電圧を下降させ、前記ＯＲ回路の出力が０の場合は前記ＤＡコンバータの出力電圧を上昇させ、前記ＯＲ回路の出力が１から０にあるいは０から１に変化した時のＤＡコンバータの出力電圧をもって前記差動信号の振幅値とする検出制御回路と
からなり、前記振幅値より装置取り外しを判断するディスコネクト検出回路。
【請求項３】
一定時間毎に送信される１対の差動信号からなるシリアル送信信号を入力し、前記一対の差動信号の電圧を増幅する、オフセット電圧制御可能な第１の差動増幅器と、
前記差動信号の反転電圧を増幅する、オフセット電圧制御可能な第２の差動増幅器と、
ＤＡコンバータの電圧を増幅し、前記第１及び第２の差動増幅器のオフセット制御入力とする第３の差動増幅器と、
前記第１の差動増幅器の出力電圧の正負を判断する第１のコンパレータと、
前記第２の差動増幅器の出力電圧の正負を判断する第２のコンパレータと、
前記第１のコンパレータの出力電圧と前記第２のコンパレータの出力電圧のいずれかが正であるとき１を出力し、その他の場合に０を出力するＯＲ回路と、
一定時間毎に送信される前記送信信号の所定時間位置での前記ＯＲ回路の出力が１の場合は前記ＤＡコンバータの出力電圧を下降させ、前記ＯＲ回路の出力が０の場合は前記ＤＡコンバータ電圧を上昇させ、前記ＯＲ回路出力が１から０にあるいは０から１に変化した時のＤＡコンバータの出力電圧をもって前記差動信号の振幅値とする検出制御回路と
からなり、前記振幅値より装置取り外しを判断するディスコネクト検出回路。
【請求項４】
前記第１及び第２の差動増幅器、第１及び第２の減算器および第１及び第２のコンパレータが互いに近接して配置されることを特徴とする、請求項１から３のいずれかに記載されたディスコネクト検出回路。
【請求項５】
前記ＯＲ回路の出力を保持する保持手段を有し、
前記ＤＡコンバータ１６とその他の部分とが別々にイネーブル状態に設定可能であることを特徴とする、請求項１〜４のいずれかに記載されたディスコネクト検出回路。
【請求項６】
前記送信信号が、ＵＳＢ２．０規格に従う信号であることを特徴とする、請求項１〜５のいずれかに記載されたディスコネクト検出回路。
【請求項７】
一定時間毎に送信される１対の差動信号からなるシリアル送信信号を送信する送信回路と
請求項１〜６のいずれかのディスコネクト検出回路を有する、
前記送信信号を相互に送受信するシリアルデータインターフェースの送受信装置。
【請求項８】
一定時間毎に送信される１対の差動信号からなるシリアル送信信号を入力し前記１対の差動信号の電圧およびその反転信号の電圧をそれぞれ差動増幅し、
前記差動信号の電圧の差動増幅値とＤＡコンバータの出力電圧とを比較し、
前記差動信号の反転電圧の差動増幅値と前記ＤＡコンバータの出力電圧の差とを比較し、
２つの比較結果のＯＲ演算により、いずれかの差動増幅値の方が前記ＤＡコンバータの出力電圧より大きいとき１を出力し、
一定時間毎に送信される前記送信信号の所定時間位置での前記ＯＲ演算の出力が１の場合は前記ＤＡコンバータの出力電圧を下降させ、前記ＯＲ演算の出力が０の場合は前記ＤＡコンバータの出力電圧を上昇させ、前記ＯＲ演算の出力が１から０にあるいは０から１に変化した時の前記ＤＡコンバータの設定値をもって前記差動信号の振幅値とし、
前記振幅値の大きさより装置取り外しを判断する
ディスコネクト検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータ送信において装置の取り外しを判断するディスコネクト検出回路に関する。
【背景技術】
【０００２】
コンピュータ（ＰＣ）、プリンタ、スキャナをはじめ、ＤＶＤドライブ，デジタルビデオカメラ等を相互に接続するためのインターフェースとして、ＵＳＢ(Universal Serial Bus)規格が、広く用いられている。さらに、近年では、携帯電話や携帯音楽プレイヤーなどのデータ転送用途にも注目されている。
【０００３】
ＵＳＢ規格においては、ホスト機器は、ターゲット機器へのコマンド送出や状態チェック、スケジューリング、着脱のチェックなど非常に多くの機能が要求される。一方、ターゲット機器はハードウエア・ソフトウエアともかなり単純な構成になるので、安価な機器にも使用できる。このように、ＵＳＢ装置は、ホストとターゲットをあえて非対称とすることで、ターゲット側を極力単純で低価格のものにして、さまざまな周辺機器を一つのバスに接続することを可能にしている。ホスト側機能の実現は大変であるが、ホストのＣＰＵは通常、非常に高性能であるし、コントローラもチップセットに内蔵されるのでコストの問題も少なかった。
【０００４】
ＵＳＢの高速転送規格であるＵＳＢ２．０のデータの送受信は小振幅差動信号により行なわれる。ＵＳＢ２．０等の高速シリアルインターフェース規格では、最大転送速度は４８０Mbpsと高速であるため、一対の小振幅差動信号でデータを転送する。信号を小振幅にすることで信号の送受信を高速にし、信号を差動にすることでノイズに対する耐性を高くしているわけである。相手側機器が取り外されたどうかも、この小振幅の差動信号を検出することで行う。
【０００５】
ＵＳＢ２．０のＨＳモード（HighSpeedモード）においては、上流側デバイス（ＨＯＳＴデバイス又はＨＵＢデバイス等と呼ばれるＨＯＳＴ機器）は、下流側デバイス（ペリフェラルデバイス等と呼ばれるターゲット機器）との接続状態を検出するために、ＵＳＢインターフェースの差動信号ＤＰ，ＤＭをＪ状態（ＤＰ端子がＨレベルでＤＭ端子がＬレベルの状態）又はＫ状態（ＤＰ端子がＬレベルでＤＭ端子がＨレベルの状態）に駆動し、この時のＤＰ−ＤＭ間の差動電圧値が６２５ｍＶ以上である場合は、下流側デバイスが非接続状態であると認識されなければならない、と決められている。また、５２５ｍＶ以下である場合には、下流側デバイスが接続状態であると認識されなければならない、とも決められている。このように、非接続／接続の閾値は微小であるので、接続状態検出の動作が不十分になりやすいという問題があった。さらに、通常、ＵＳＢ装置部はＬＳＩ化されるわけであるが、ＬＳＩ、特にアナログ回路で実現する機能においては、プロセスのバラツキ、周囲温度の変動を考慮して、絶対値を保証するのは困難であり、あるいは実現するとしては、過大な動作電流を必要とし回路規模も過大になるという問題があった。
【０００６】
しかし、近年、ホスト機器にもターゲット機器にもなれるＵＳＢ-ＯＴＧ（On-The-Go)規格がＵＳＢ２．０規格を拡張するかたちで制定され、携帯電話などの携帯機器のＵＳＢ装置に採用されつつある。つまり、ＵＳＢメモリなどのターゲット機器を接続する場合にはホスト機器として、従来どおりＰＣと接続する場合はターゲット機器として動作するＯＴＧ機器が用いられつつある。ＯＴＧ規格においては、従来の上流側デバイスの機能も要求される。従って、従来以上に小型で低消費電流なものが求められている。前述したように、ターゲット機器の着脱の監視は、ホスト機器の機能であるので、ＯＴＧ機器にも必要となる。その着脱の監視は、ディスコネクト検出回路で行われる。
【０００７】
ディスコネクト検出回路は、上述の小振幅差動信号の振幅値の大小によって、ターゲット機器が接続されているかどうかを判断することになる。たとえばＵＳＢ２．０の認証テストにおいては、差動振幅５２５mV以下では接続状態、差動振幅６２５mV以上では非接続状態と判定されなければならないと規定されている。高精度の検出を要求されるので、動作が不十分になりやすい。しかも、携帯電話などの携帯機器に搭載するには、消費電流の低減、回路規模の削減など、従来以上に、その対策技術が求められている。
【０００８】
たとえば、特開２００７−４９２７３号公報や特開２００７−７３０３６号公報は、この課題を解決するためになされたものであり、ＬＳＩ化に適したディスコネクト回路が提案されている。しかし、固定値であるリファレンス電圧と比較するという回路であるので、十分効果があるとは言えない。
【特許文献１】特開２００７−４９２７３号公報
【特許文献２】特開２００７−７３０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このような状況を鑑み、本発明の目的は、プロセスや周囲温度の変動があっても動作が不十分にならないディスコネクト検出回路を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る第１のディスコネクト検出回路は、一定時間毎に送信される１対の差動信号からなるシリアル送信信号を入力し前記１対の差動信号の電圧を増幅する第１の差動増幅器と、前記差動信号の反転電圧を増幅する第２の差動増幅器と、ＤＡコンバータの出力電圧を増幅する第３の差動増幅器と、第１の差動増幅器の出力電圧から第３の差動増幅器の出力電圧を減算する第１の減算器と、第１の減算器の減算結果の正負を判断する第１のコンパレータと、第２の差動増幅器の出力電圧から第３の差動増幅器の出力電圧を減算する第２の減算器と、第２の減算器の減算結果の正負を判断する第２のコンパレータと、前記第１のコンパレータの出力電圧と前記第２のコンパレータの出力電圧のいずれかが正であるとき１を出力し、その他の場合に０を出力するＯＲ回路と、一定時間毎に送信することが定められている前記送信信号の所定時間位置での前記ＯＲ回路の出力が１の場合は前記ＤＡコンバータの出力電圧を下降させ、前記ＯＲ回路の出力が０の場合は前記ＤＡコンバータの出力電圧を上昇させ、前記ＯＲ回路の出力が１から０にあるいは０から１に変化した時の前記ＤＡコンバータの設定値をもって前記差動信号の振幅値とする検出制御回路とからなる。前記振幅値より装置取り外しを判断する。
【００１１】
本発明に係る第２のディスコネクト検出回路は、一定時間毎に送信することが定められている１対の差動信号で定められたフォーマットの送信信号の差動信号の振幅値を検出することで装置取り外しを判断するディスコネクト検出回路であって、差動信号の電圧を増幅する第１の差動増幅器と、前記差動信号の反転電圧を増幅する第２の差動増幅器と、ＤＡコンバータの電圧を増幅する第３の差動増幅器と、第１の差動増幅器の出力電圧と第３の差動増幅器の出力電圧を比較する第１のコンパレータと、第２の差動増幅器の出力電圧と第３の差動増幅器の出力電圧を比較する第２のコンパレータと、前記第１のコンパレータの出力電圧と前記第２のコンパレータの出力電圧のいずれかが正であるとき１を出力し、その他の場合に０を出力するＯＲ回路と、一定時間毎に送信することが定められている前記送信信号の所定時間位置での前記ＯＲ回路の出力が１の場合は前記ＤＡコンバータの出力電圧を下降させ、前記ＯＲ回路の出力が０の場合は前記ＤＡコンバータの出力電圧を上昇させ、前記ＯＲ回路の出力が１から０にあるいは０から１に変化した時のＤＡコンバータの設定値をもって前記差動信号の振幅値とする検出制御回路とからなる。前記振幅値より装置取り外しを判断する。
【００１２】
本発明に係る第３のディスコネクト検出回路は、一定時間毎に送信される１対の差動信号からなるシリアル送信信号を入力し前記１対の差動信号の電圧を増幅する、オフセット電圧制御可能な第１の差動増幅器と、前記差動信号の反転電圧を増幅する、オフセット電圧制御可能な第２の差動増幅器と、ＤＡコンバータの電圧を増幅し、前記第１及び第２の差動増幅器のオフセット制御入力とする第３の差動増幅器と、前記第１の差動増幅器の出力電圧の正負を判断する第１のコンパレータと、前記第２の差動増幅器の出力電圧の正負を判断する第２のコンパレータと、前記第１のコンパレータの出力電圧と前記第２のコンパレータの出力電圧のいずれかが正であるとき１を出力し、その他の場合に０を出力するＯＲ回路と、一定時間毎に送信することが定められている前記送信信号の所定時間位置での前記ＯＲ回路の出力が１の場合は前記ＤＡコンバータの出力電圧を下降させ、前記ＯＲ回路の出力が０の場合は前記ＤＡコンバータ電圧を上昇させ、前記ＯＲ回路出力が１から０にあるいは０から１に変化した時のＤＡコンバータ設定値をもって前記差動信号の振幅値とする検出制御回路とからなる。前記振幅値より装置取り外しを判断する。
【００１３】
いずれかの前記ディスコネクト検出回路において、好ましくは、前記第１及び第２の差動増幅器、第１及び第２の減算器および第１及び第２のコンパレータが近接して配置される。
【００１４】
いずれかの前記ディスコネクト検出回路において、好ましくは、前記ＯＲ回路の出力を保持する保持手段を有し、前記ＤＡコンバータとその他の部分とが別々にイネーブル状態に設定可能である。
【００１５】
いずれかの前記ディスコネクト検出回路において、前記送信信号のフォーマットは、たとえば、ＵＳＢ２．０規格である。
【００１６】
本発明に係る送受信装置は、送信信号を相互に送受信するシリアルデータインターフェースの送受信装置であって、一定時間毎に送信される１対の差動信号からなるシリアル送信信号を送信する送信回路と、上述のいずれかのディスコネクト検出回路を有する。
【００１７】
本発明に係るディスコネクト検出方法では、一定時間毎に送信される１対の差動信号からなるシリアル送信信号を入力し前記１対の差動信号の電圧およびその反転電圧を差動増幅し、次に、前記差動信号の電圧の差動増幅値とＤＡコンバータの出力電圧とを比較し、前記差動信号の反転電圧の差動増幅値と前記ＤＡコンバータの出力電圧の差とを比較する。２つの比較結果のＯＲ演算により、いずれかの差動増幅値の方が大きいとき１を出力する。一定時間毎に送信される前記送信信号の所定時間位置での前記ＯＲ演算の出力が１の場合はＤＡコンバータの出力電圧を下降させ、前記ＯＲ演算の出力が０の場合はＤＡコンバータの出力電圧を上昇させ、前記ＯＲ演算の出力が１から０にあるいは０から１に変化した時のＤＡコンバータの設定値をもって前記差動信号の振幅値とする。そして、前記振幅値の大きさより装置取り外しを判断する。
【発明の効果】
【００１８】
本発明に係るディスコネクト検出回路や送受信装置は、プロセスや周囲温度の変動に基づいて増幅ゲインやオフセット電圧が発生しても、正確に機器の取り外しが検出できる。
また、回路規模が小さく低消費電力で動作する。
【発明を実施するための最良の形態】
【００１９】
以下、添付の図面を参照して発明の実施の形態を説明する。
図1を参照して、ＵＳＢ２．０規格のＨＳモードにおける、ディスコネクト検出を説明する。図１に示されるように、送信側機器と受信側機器の間でシリアルデータインターフェースが設けられ、１対の差動信号ＤＰ，ＤＭで定められたフォーマットの送信信号が送られる。ＨＳモードでは、差動信号対ＤＰ、ＤＭは、送信側機器、受信側機器のそれぞれで４５Ωで終端する。送信ドライバは、この状態、すなわち合成抵抗２２．５Ωでほぼ４００ｍＶの差動信号振幅となるような電流を駆動することが決められている。いま受信側機器が取り外された場合を考えると、差動信号振幅はほぼ２倍の８００ｍＶになることが容易にわかる。このように、差動振幅レベルを検出して、機器が取り外されたかどうかを判断するのが、ディスコネクト検出である。これを検出するため、ディスコネクト検出回路は、送信ドライバの出力側で差動信号対ＤＰ、ＤＭの差動信号振幅を検出し、その大きさから取り外しの有無を判断する。送信側機器と受信側機器は、たとえば、ＵＳＢ-ＯＴＧ規格による送受信機である。
【００２０】
ＵＳＢ規格では、パケットという最小構成のデータ列を双方でやり取りを行いながら、データ転送を行う。時間的なものは、ＳＯＦ（Start Of Flame）パケットで始まるフレームという単位で管理される。ＵＳＢ２．０のＨＳモードにおいては、１フレームは１２５μ秒で、パケットはフレームを跨がないようにスケジューリングすることや１フレーム内に挿入できる最大データパケット数といったものが決められている。
【００２１】
また、パケットは、ＳＹＮＣパターン（ＳＯＰ：Start Of Packetと呼ばれる場合もある）で始まり、ＥＯＰ（End Of Packet）パターンで終わることが決められている。ここで、詳細は略すが、差動１をＪ、差動０をＫと表して、ＳＹＮＣパターンはＫＪの繰り返し１５回とＫＫという３２ビットのパターン。ＥＯＰパターンは、直前の状態がＫであれば反転したＪが、直前の状態がＪであれば反転したＫが、決められたビット長（前述のＳＯＦパケットは４０ビット）続くパターンである。
【００２２】
前述のＳＯＦパケットを送信するのは、スケジューリングを管理する機能をもつホスト機器すなわち上位側デバイスと決まっており、このＳＯＦパケットのＥＯＰ期間の差動振幅レベルで、下流側機器が取り外されたかどうかを判定することが決められている。
【００２３】
図２は、ＵＳＢ２．０規格のＨＳモードでＳＯＦパケットを送信した際の、一般的な波形を示す。図では、差動増幅された電圧のレベル(level)が時間(time)に対して示される。パケットは、５５〜１１５msecでのSYNCパターンと１７５〜２５５msecでのＥＯＰパターンを含む。このように、増幅器の周波数特性により、ＳＹＮＣパターンのように最小反転期間（周波数でいうと２４０ＭＨｚ）とＥＯＰパターンのような反転なし期間（周波数でいうと２４０/４０＝６Ｍｈｚ）では差動振幅レベルは大きく異なってしまう。もちろん、２４０ＭＨｚまでフラットな増幅率の増幅器を用いればこのような波形にはならないが、回路規模も、消費電流も過大になってしまうのは明らかである。従って、ＵＳＢ２．０規格では、比較的振幅が安定するＥＯＰパターン期間（図２の１７５〜２５５nsecの期間）でディスコネクト検出を行うよう決められたわけである。
【００２４】
図３は、ディスコネクト検出回路の１実施形態を示したものである。差動信号対ＤＰ−ＤＭの電圧差は、第１の差動増幅器１０で、ＤＭ−ＤＰの電圧差は、第２の差動増幅器１２で増幅される。同時に、ＤＡコンバータ１６で発生される比較対象のリファレンス電圧も、差動増幅器１０，１２と特性の揃った第３の差動増幅器１４（いわゆるレプリカと称される手法で作られた回路）で増幅される。ＤＡコンバータ１６は、入力データ（設定値DAC data）に基づいてリファレンス電圧を出力する。差動増幅器１０，１２の出力はそれぞれ、差動増幅器１４の出力によって減算器１８，２０において減算された後、ゼロクロスコンパレータ２２、２４で比較される。ゼロクロスコンパレータ２２、２４の出力はＯＲ回路２６でＯＲ演算された後、ラッチ２８にて所定の時間にタイミング信号ＬＴでラッチされ、ラッチ信号ＬＯとして出力される。ラッチタイミングは図６に示される。ここで、差動増幅器１０，１２，１４や、減算器１８，２０、ゼロクロスコンパレータ２２，２４のアナログ回路は、ＬＳＩ内で、近傍に同一レイアウト、あるいは、左右対称、上下対称のレイアウトで配置する。これにより、特性のそろった素子が比較的容易に実現できる。
【００２５】
図４は、ディスコネクト検出回路の別の実施形態を示す。差動信号対の電圧差ＤＰ−ＤＭは、差動増幅器１０で、ＤＭ−ＤＰの電圧差は、差動増幅器１２で増幅される。同時に、比較対象のリファレンス電圧（ＤＡコンバータ１６で発生）も、差動増幅器１０，１２と特性のそろった差動増幅器１４で増幅される。差動増幅器１０，１２の出力はそれぞれ、差動増幅器１４の出力をゼロクロスコンパレータ２２、２４で比較される。コンパレータ２２、２４の出力はＯＲ回路２６でのＯＲ演算の後で、ラッチ２８にて、図６に示す所定時間にタイミング信号ＬＴでラッチされ、ラッチ信号ＬＯとして出力される。
【００２６】
一般に、ＬＳＩ内の増幅器特性などの絶対値を補償することは、プロセスのバラツキ、周囲温度などを考慮すると非常に困難であるが、同一ＬＳＩ内の近傍エリアに同一レイアウトで配置することで相対特性を揃えることは比較的容易である。図３や図４のディスコネクト検出回路においては、差動増幅器、減算器、コンパレータなどの特性は、相対的にそろっていることのみが要求されるので、サイズも小さく消費電流も少ない回路で実現できる。また、ＤＡコンバータ１６も、差動振幅値を判定するＯＲ回路出力の出力変化を発生させれば良いだけであるので、それほど絶対値精度は要求されないし、変換時間も次の所定送信信号までに安定すればよいだけであるので、小さなサイズ、少ない消費電流の回路で実現できる。
【００２７】
なお、一般にコンパレータは、変動しないレファレンス電圧と比較する方が、動作スピードも速く精度もよい。従って、図３の回路では、コンパレータの前に減算器を置いている。しかし、コンパレータの動作スピードや精度が満たされるなら、減算器を用いない図４の回路を用いるのがよい。
【００２８】
図５は、ディスコネクト検出回路の別の実施形態を示す。差動信号対の電圧差ＤＰ−ＤＭは、差動増幅器１０’で、ＤＭ−ＤＰの電圧差は、差動増幅器１２’で増幅される。同時に、比較対象のリファレンス電圧（ＤＡコンバータ１６で発生）も、差動増幅器１０’，１２’と特性の揃った差動増幅器１４で増幅される。ここで、差動増幅器１０’，１２’はオフセット電圧キャンセル機能付きの差動増幅器であり、差動増幅器１４の出力をオフセット電圧としてキャンセルした後、ゼロクロスコンパレータ２２、２４で比較される。ゼロクロスコンパレータ２２、２４の出力はＯＲ回路２６でＯＲ演算された後、ラッチ２８にて、図６に示す所定時間にタイミング信号ＬＴでラッチされ、ラッチ信号ＬＯとして出力される。このディスコネクト検出回路においては、第３の差動増幅器の出力の減算を、オフセットキャンセル機能で代用するので、減算器１８，２０を省略できる。その他の作用効果は図１の回路と同じである。なお、差動増幅器は計装増幅器に使われることが多い。計装増幅器はそのアプリケーション上、オフセットをキャンセルする機能を持っているのが普通である。つまり、本実施形態で用いるオフセットキャンセル機能付きの差動増幅器１０’、１２’は信頼度の高い技術である。
【００２９】
図６は、図３、図４または図５のディスコネクト検出回路においてラッチタイミング信号ＬＴとＤＡコンバータへの設定値を確定させるタイミングを示す。ラッチタイミング信号ＬＴはＳＯＦパケットのＥＯＰ期間の終わりに出力される。なお、Ｃｌｏｃｋ、ＴｘＶａｌｉｄ、ＴｘＲｅａｄｙ、ＴｘＤＡＴＡの各信号は、ＵＳＢ装置の論理的機能を実現するＳＩＥ（Serial Interface Engine）と、本発明のディスコネクト回路をはじめ、ドライバやレシーバなどを含む物理層ブロックの業界標準インターフェースであるＵＴＭＩ(USB Transceiver Macrocell Interface)を想定して書いているが、特にＵＴＭＩに限定するものではない。
【００３０】
図７は、上述のディスコネクト検出回路においてディスコネクトを検出する際の手順をフローチャートで示す。ラッチタイミングで、すなわち、ラッチタイミング信号ＬＴがＨレベルであるとき（Ｓ１０でＹＥＳ）、ラッチ２８の出力信号ＬＯを取得する。なお、ＢＬＯ（ＢｅｆｏｒｅＬＯ：一つ前のタイミングで保持された出力信号ＬＯ）も記憶されている。ＬＯとＢＬＯが両方Ｈであれば（Ｓ１２でＹＥＳ）、ＤＡコンバータ１６に設定する値（ＤＡＣｄａｔａ）をデクリメントして（Ｓ１４）、ＤＡコンバータの発生電圧を下げる。ＬＯとＢＬＯが両方Ｌであれば（Ｓ１６でＹＥＳ）、ＤＡコンバータ１６に設定する値（ＤＡＣｄａｔａ）をインクリメントして（Ｓ１８）、ＤＡコンバータ１６の発生電圧を上げる。ＬＯとＢＬＯの値が異なれば（Ｓ１６でＮＯ）、その時のＤＡコンバータへの設定値を判定データとする（Ｓ２０）。ここで、ＤＡコンバータ１６への設定データと発生電圧の関係は比例関係にあれば、下流側機器が接続された状態と非接続状態では、設定データにはほぼ２倍の差となるはずであるので、取り外しされたどうかの判定が容易に行える。
【００３１】
ディスコネクト検出は装置間の接続コネクタが物理的に取り外しされたか否かを検出するものであるから、瞬時に判定できる必要はない。たとえば、ＵＳＢ２．０規格においては、ＳＯＦパケットのＥＯＰ部分で判定することが記載されている。このＳＯＦパケットは、１２５μｓ毎に送信することが決められているパケットである。言い換えれば、ＳＯＦパケットを送信していない期間は、ディスコネクト検出回路はディスイネーブル状態で何ら不都合はないので、パワーセーブのためにディスイネーブルにすることは、容易に考えられる。しかし、ディスイネーブルにする場合、次にイネーブルにした際、所定時間内でディスコネクト回路が安定して動作できるようにする必要があるのも明らかである。一般に、ＤＡコンバータ１６の出力電圧が安定するまでの時間を早めるには、ＤＡコンバータ内部の動作電流を大きくする必要があり、引いては回路サイズも大きくなる。そこで、パワーセーブにおいて、ＤＡコンバータ１６とその他の部分のイネーブル時刻を別々に設定できるようにする。これにより、必要以上に大きな回路規模、消費電流のＤＡコンバータを用いなくてもディスコネクト検出回路や送受信装置を提供できる。
【００３２】
具体的なパワーセーブについて説明すると、図３から図５の回路において、ＤＡコンバータ１６とその他の部分のイネーブル時刻を別々に設定できるようにする。さらに、ＯＲ回路２６の出力を保持する保持手段を設ける。
（Ａ）一定時間ごとに送信することが定められている前記送信信号の所定時刻でＯＲ回路２６の出力を保持し、
（Ｂ）次に、ディスコネクト検出回路をディスイネーブル状態にして、省電力モードにする。
（Ｃ）次の送信信号の送信時刻の所定時間前に、ＤＡコンバータ１６をイネーブル状態（有効）にし、
（Ｄ）その後、ＤＡコンバータ１６以外の部分をイネーブル状態（有効）にする。
【図面の簡単な説明】
【００３３】
【図１】ＵＳＢ２．０規格のＨＳモードにおける、ディスコネクト検出を説明するための図
【図２】ＨＳモードでＳＯＦパケットを送信した際の、一般的な波形を示す図
【図３】本発明の１つの実施形態のディスコネクト検出回路の回路図
【図４】本発明の他の実施形態のディスコネクト検出回路の回路図
【図５】本発明の別の実施形態のディスコネクト検出回路の回路図
【図６】ラッチタイミング信号ＬＴとＤＡコンバータへの設定値を確定させるタイミングを示す図
【図７】ディスコネクト検出を行う際の手順のフローチャート
【符号の説明】
【００３４】
１０，１２，１４  差動増幅器、    １６  ＤＡコンバータ、    １８，２０  減算器、    ２２、２４  コンパレータ、    ２６  ＯＲゲート、    ２８  ラッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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