(57)【特許請求の範囲】
【請求項１】
ｐ型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと；
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと；
前記分離用絶縁膜上に前記ｐ型半導体基板及び前記主ゲートより小さい仕事関数を有する側面ゲート用物質層を形成するステップと；
前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと；
ｎ型ソース／ドレインをそれぞれ形成するステップ；及び
前記ソースとこれに隣接する前記側面ゲート及び／又は前記ドレインとこれに隣接する前記側面ゲートとをそれぞれ電気的に接続する導電膜パターンを、前記結果物上に形成するステップと；
を含むことを特徴とする、ＭＯＳトランジスタの製造方法。
【請求項２】
ｐ型半導体層が最上層に形成されたＳＯＩ基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと；
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと；
前記分離用絶縁膜上に前記ｐ型半導体層、及び前記主ゲートより小さい仕事関数を有する側面ゲート用物質層を形成するステップと；
前記ｐ型半導体層、及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと；
ｎ型ソース／ドレインをそれぞれ形成するステップ；及び
前記ソースとこれに隣接する前記側面ゲート及び／又は前記ドレインとこれに隣接する前記側面ゲートとをそれぞれ電気的に接続する導電膜パターンを、前記結果物上に形成するステップと；
を含むことを特徴とする、ＭＯＳトランジスタの製造方法。
【請求項３】
前記主ゲートが、ｐ＋型多結晶シリコン、ｐ＋型ＳｉＧｅ、又はミッドギャップ物質からなることを特徴とする、請求項１又は２に記載のＭＯＳトランジスタの製造方法。
【請求項４】
前記側面ゲート用物質層が、ｎ＋型多結晶シリコンからなることを特徴とする、請求項１又は２に記載のＭＯＳトランジスタの製造方法。
【請求項５】
前記分離用絶縁膜が、酸化膜、窒化膜、酸化窒化膜、又はＴａ２Ｏ５膜であることを特徴とする、請求項１又は２に記載のＭＯＳトランジスタの製造方法。
【請求項６】
前記ソース／ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記ｐ型半導体基板又は前記ＳＯＩ基板のｐ型半導体層より更に多くの不純物が注入されたｐ型ハローイオン注入領域を形成するステップを含むことを特徴とする、請求項１又は２に記載のＭＯＳトランジスタの製造方法。
【請求項７】
ｎ型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと；
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと；
前記分離用絶縁膜上に前記半導体基板、及び前記主ゲートより大きい仕事関数を有する側面ゲート用物質層を形成するステップと；
前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと；
ｐ型のソース及びドレイン領域をそれぞれ形成するステップと；
前記ソース領域とこれに隣接する前記側面ゲート及び／又は前記ドレイン領域とこれに隣接する前記側面ゲートとが互いに電気的に接続するように、前記結果物上に導電膜パターンを形成するステップと；
を含むことを特徴とする、ＭＯＳトランジスタの製造方法。
【請求項８】
ｎ型半導体層が最上層に形成されたＳＯＩ基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと；
前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと；
前記分離用絶縁膜上に前記ｎ型半導体層、及び前記主ゲートより大きい仕事関数を有する側面ゲート用物質層を形成するステップと；
前記ｎ型半導体層及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと；
ｐ型のソース及びドレイン領域をそれぞれ形成するステップと；
前記ソース領域とこれに隣接する前記側面ゲート及び／又は前記ドレイン領域とこれに隣接する前記側面ゲートとが互いに電気的に接続するように、前記結果物上に導電膜パターンを形成するステップと；
を含むことを特徴とする、ＭＯＳトランジスタの製造方法。
【請求項９】
前記主ゲートが、ｎ＋型多結晶シリコンからなることを特徴とする、請求項７又は８に記載のＭＯＳトランジスタの製造方法。
【請求項１０】
前記側面ゲート用物質層が、ｐ型多結晶シリコンからなることを特徴とする、請求項７又は８に記載のＭＯＳトランジスタの製造方法。
【請求項１１】
前記分離用絶縁膜が、酸化膜、窒化膜、酸化窒化膜、又はＴａ２Ｏ５膜であることを特徴とする、請求項７又は８に記載のＭＯＳトランジスタの製造方法。
【請求項１２】
前記ソース／ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記ｎ型半導体基板又は前記ＳＯＩ基板のｎ型半導体層より更に多くの不純物が注入されたｎ型ハローイオン注入領域を形成するステップを含むことを特徴とする、請求項７又は８に記載のＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳトランジスタの製造方法に関し、更に詳しくは、ディープサブミクロンＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタの大きさを縮小するためには、そのチャネルの長さを短くしなげればならない。かかるディープサブミクロンの形成技術は、今後１０年間更に一層発展し、５０ｎｍ以下のチャネル長を有するＭＯＳトランジスタが開発されるものと見込んでいる。かかるディープサブミクロンチャネルＭＯＳトランジスタが正常に作動するためには、短チャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）を最小化するのが重要であるが、このためには、ソース／ドレイン接合を極めて薄く形成しなければならない。
【０００３】
このために、従来では、電気的に形成された薄い反転層（ｉｎｖｅｒｓｉｏｎｌａｙｅｒ）をソース／ドレインに使用するか、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）を側壁（ｓｉｄｅ  ｗａｌｌ）に使用し、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を通じてリン（Ｐ）をシリコン基板に拡散することで浅い接合を形成した。
【０００４】
しかし、これらの方法は、大量生産に適しない構造であるため、実際に応用することはほぼ不可能である。即ち、比較的高い電圧を印加せざるを得ない構造であるか、チャネル長のみを減少しただけであって、素子の大きさ自体は縮小していない構造、又工程上、信頼性のある素子特性を得難い構造であるため、かかる短所を補完する必要性が増してきている。
【０００５】
【発明が解決しようとする課題】
ここで、本発明は、前述の従来の問題点を解決すべくなされたもので、仕事関数の差を用いてバイアスが加わっていない状態でもシリコン基板に反転層（ｉｎｖｅｒｓｉｏｎ  ｌａｙｅｒ）が形成するようにし、その薄い反転層がソース／ドレインの役割を果たすようにすることで、短チャネル効果を減少すると共に、チャネルでのキャリアの移動度を増加する、ＭＯＳトランジスタの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を達成するための本発明の第１の例によるＭＯＳトランジスタの製造方法は、ｐ型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと；前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと；前記分離用絶縁膜上に前記ｐ型半導体基板及び前記主ゲートより小さい仕事関数を有する側面ゲート用物質層を形成するステップと；前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと；ｎ型ソース／ドレインをそれぞれ形成するステップ；及び前記ソースとこれに隣接する前記側面ゲート及び／又は前記ドレインとこれに隣接する前記側面ゲートとをそれぞれ電気的に接続する導電膜パターンを、前記結果物上に形成するステップと；を含むことを特徴とする。
【０００７】
前記課題を達成するための本発明の第２の例によるＭＯＳトランジスタの製造方法は、ｐ型半導体基板の代わりに、ｐ型半導体層が最上層に形成されたＳＯＩ基板を使用して、前記第１の例と同様な方法にてＭＯＳトランジスタを製造することを特徴とする。
【０００８】
第１の例及び第２の例において、前記主ゲートの材料としては、ｐ＋型多結晶シリコン、ｐ＋型ＳｉＧｅ、又はミッドギャップ（ｍｉｄ−ｇａｐ）物質を使用することができ、前記側面ゲート用物質層の材料としては、ｎ＋型多結晶シリコンを使用することができる。そして、前記分離用絶縁膜としては、酸化膜、窒化膜、酸化窒化膜、又はＴａ２Ｏ５膜を使用することができる。
【０００９】
また、前記ソース／ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記ｐ型半導体基板又は前記ＳＯＩ基板のｐ型半導体層より更に多くの不純物が注入されたｐ型ハローイオン注入領域を形成するステップを含むこともできる。
【００１０】
前記課題を達成するための本発明の第３の例によるＭＯＳトランジスタの製造方法は、ｎ型半導体基板上にゲート絶縁膜と、主ゲートと、キャッピング層が順次にラミネートされたゲートパターンを形成するステップと；前記ゲートパターンが形成された結果物の全面に分離用絶縁膜を形成するステップと；前記分離用絶縁膜上に前記半導体基板、及び前記主ゲートより大きい仕事関数を有する側面ゲート用物質層を形成するステップと；前記半導体基板及び前記キャッピング層が露出するように、前記側面ゲート用物質層と前記分離用絶縁膜を異方性エッチングして分離用絶縁膜パターンと側面ゲートを形成するステップと；ｐ型ソース／ドレインをそれぞれ形成するステップと；前記ソースとこれに隣接する前記側面ゲート及び／又は前記ドレインとこれに隣接する前記側面ゲートとが互いに電気的に接続するように、前記結果物上に導電膜パターンを形成するステップと；を含むことを特徴とする。
【００１１】
前記課題を達成するための本発明の第４の例によるＭＯＳトランジスタの製造方法は、ｎ型半導体基板の代わりに、ｎ型半導体層が最上層に形成されたＳＯＩ基板を使用して、前記第３の例と同様な方法にてＭＯＳトランジスタを製造することを特徴とする。
【００１２】
第３の例及び第４の例において、前記主ゲートの材料としては、ｎ＋型多結晶シリコンを使用することができ、前記側面ゲート用物質層の材料としては、ｐ型多結晶シリコンを使用することができる。そして、前記分離用絶縁膜としては、酸化膜、窒化膜、酸化窒化膜、又はＴａ２Ｏ５膜を使用することができる。
【００１３】
前記ソース／ドレイン領域の形成ステップの前又は後に、パンチスルー現象を防止するために、前記ｎ型半導体基板又は前記ＳＯＩ基板のｎ型半導体層より更に多くの不純物が注入されたｎ型ハローイオン注入領域を形成するステップを含むこともできる。
【００１４】
【発明の実施の形態】
以下、本発明の好ましい実施例を、添付の図面を参照して詳細に説明する。
【００１５】
［実施例１］
図１（ａ）乃至図１（ｆ）は、本発明の第１の実施例によるＭＯＳトランジスタの製造方法を説明するための断面図である。
【００１６】
図１（ａ）及び図１（ｂ）は、主ゲート１５０、キャッピング層１６０ａ、分離用絶縁膜パターン１７０ａ、及び側面ゲート１８０ａを形成するステップを説明するための断面図である。先ず、ｐ−型シリコン基板１１０上に通常の方法にてゲート絶縁膜１２０ａ、主ゲート１５０、及びキャッピング層１６０ａが順次にラミネートされたゲートパターンを形成する。ここで、キャッピング層１６０ａは、シリコン窒化物又はシリコン酸化物からなり、主ゲート１５０は、基板１１０より大なる仕事関数を有する物質層１３０ａ、例えばｐ＋型多結晶シリコン層とシリサイド層１４０ａが順次にラミネートされたポリサイド（ｐｏｌｙｃｉｄｅ）構造を有する。
【００１７】
次に、前記ゲートパターンが形成された結果物の全面に分離用絶縁膜１７０を形成する。分離用絶縁膜１７０としては、酸化膜、窒化膜、酸化窒化膜、又はＴａ２Ｏ５膜を使用することができ、分離用絶縁膜１７０が高誘電物質からなるほど後述する反転層１９０ａがよりよく形成するので好ましい。
【００１８】
次いで、分離用絶縁膜１７０上に側面ゲート用物質層を形成した後に、基板１１０及びキャッピング層１６０ａが露出するように、前記側面ゲート物質層及び分離用絶縁膜１７０を異方性エッチングして、分離用絶縁膜パターン１７０ａ及びスぺーサー（ｓｐａｃｅｒ）形態の側面ゲート１８０ａを形成する。ここで、前記側面ゲート用物質層は、前記基板１１０より小さい仕事関数を有する物質、例えばｎ＋型多結晶シリコンで形成する。
【００１９】
図２（ａ）は、主ゲート１５０と基板１１０との間のエネルギーバンドダイアグラム（ｅｎｅｒｇｙ  ｂａｎｄ  ｄｉａｇｒａｍ）を一例に示したものであり、図２（ｂ）は、側面ゲート１８０ａと基板１１０との間のエネルギーバンドダイアグラム（ｅｎｅｒｇｙ  ｂａｎｄ  ｄｉａｇｒａｍ）を一例に示したものである。
【００２０】
図２（ａ）を参照すると、ｐ−型基板は、５．０３〜５．１３ｅＶの仕事関数を有し、ｐ＋型多結晶シリコンは、約５．２９ｅＶの仕事関数を有しているため、平衡状態で基板１１０のエネルギーバンドは、上方に撓み、基板１１０の表面は、蓄積状態（ａｃｃｕｍｕｌａｔｉｏｎ  ｓｔａｔｅ）になる。
【００２１】
図２ｂを参照すると、ｐ−型基板は、５．０３〜５．１３ｅＶの仕事関数を有し、ｎ＋型多結晶シリコンは、約４．１７ｅＶの仕事関数を有しているため、平衡状態で基板１１０のエネルギーバンドは、下方に撓み、基板１１０の表面は、反転状態（ｉｎｖｅｒｓｉｏｎ  ｓｔａｔｅ）になる。従って、図１（ｂ）に示すように、主ゲート１５０の下には、反転層が形成しないが、側面ゲート１８０ａの下には、ｎ型反転層１９０ａが形成する。
【００２２】
図１（ｃ）及び図１（ｄ）は、ハロー（ｈａｌｏ）イオン注入領域１９５、ソース／ドレイン１９０ｂ、導電膜パターン１９７ａ、及び金属配線１９９ａを形成するステップを説明するための断面図である。先ず、パンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）現象を防止するために、ハローイオン注入工程を行うことにより、ｐ型ハローイオン注入領域１９５を形成した後、イオン注入工程でｎ型のソース／ドレイン１９０ｂをそれぞれ形成する。ここで、ハローイオン注入領域１９５とソース／ドレイン１９０ｂの形成手順が変わってもよく、ハローイオン注入領域１９５を形成する代わりに、レトログレードウェル（ｒｅｔｒｏｇｒａｄｅ  ｗｅｌｌ）を形成しても同様な効果を得ることができる。
【００２３】
次に、前記結果物の全面にＴｉ、Ｃｏ、又はＷのような高融点金属を蒸着した後、熱処理工程を行うことにより、基板１１０と側面ゲート１８０ａに接する高融点金属のみをシリサイドに変態し、シリサイドに変態していない残りの高融点金属を除去することで、ソース側側面ゲートとソースとを、そしてドレイン側側面ゲートとドレインとをそれぞれ電気的に接続する自己整列された（ｓｅｌｆ−ａｌｉｇｎｅｄ）導電膜パターン１９７ａを形成する。
【００２４】
次いで、導電膜パターン１９７ａが形成された結果物の全面に層間絶縁膜を蒸着した後に異方性エッチング工程を行ない、導電膜パターン１９７ａを露出するコンタクトホールを有する層間絶縁膜パターン１９８ａを形成する。次に、前記コンタクトホールを通じて導電膜パターン１９７ａと電気的に接続する金属配線１９９ａを形成する。
【００２５】
主ゲート１５０及び側面ゲート１８０ａは、本発明による素子の概念に適する限り、多結晶シリコンでない他の金属性物質からなってもよいが、側面ゲート１８０ａが多結晶シリコンでない他の材質からなる場合には、上述のような方法で導電膜パターン１９７ａを形成できず、パターニング工程を通じて導電膜パターン１９７ａを形成しなければならない。即ち、ソース／ドレイン１９０ｂが形成された結果物の全面に導電膜を蒸着した後、これをパターニングし、前記のような形態の導電膜パターン１９７ａを形成しなければならない。
【００２６】
図１（ｄ）のように、ソースとこれに隣接する側面ゲートとを、そしてドレイン領域とこれに隣接する側面ゲートとのいずれを電気的に接続する必要はなく、図１（ｅ）に示すように、導電膜パターン１９７ａ’により、いずれか１つだけを互いに接続してもよい。
【００２７】
さらに、図１（ｄ）において説明したサリサイド（ｓｅｌｆ−ａｌｉｇｎｅｄｓｉｌｉｃｉｄｅ、ｓａｌｉｃｉｄｅ）工程、又はパターニング工程を行わなくても、図１（ｆ）に示すような方法でソースとドレインを側面ゲートにそれぞれ電気的に接続することができる。これを具体的に説明すると、次の通りである。図１（ｃ）の結果物の全面に直に層間絶縁膜を形成した後に異方性エッチングし、側面ゲート１８０ａとソース／ドレイン１９０ｂのいずれを露出するコンタクトホールを有する層間絶縁膜パターン１９８ａ’を形成する。次に、層間絶縁膜パターン１９８ａ’のコンタクトホールを通じてソース／ドレイン１９０ｂに接続する導電性ランディングパッド（ｌａｎｄｉｎｇ  ｐａｄ）１９７ａを形成する。
【００２８】
本発明により製造されたＮＭＯＳトランジスタの場合、他の条件が同一の場合に主ゲート１５０の仕事関数と側面ゲート１８０ａの仕事関数との差だけ、主ゲート１５０と側面ゲート１８０ａに対するスレッショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）の差が出る。例えば、主ゲート１５０が５．２９ｅＶの仕事関数を有するｐ＋型多結晶シリコンからなり、側面ゲート１８０ａが４．１７ｅＶの仕事関数を有するｎ＋型多結晶シリコンからなる場合には、かかるスレッショルド電圧の差は、約１．１２Ｖである。
【００２９】
従って、主ゲート１５０に対するスレッショルド電圧が０．８Ｖになるように素子を製造すると、側面ゲート１８０ａに対するスレッショルド電圧は−０．４２Ｖとなり、側面ゲート１８０ａにバイアスを加えていない状態でも側面ゲート１８０ａの下に位置する基板１１０にｎ型反転層１９０ａが形成する。導電膜パターン１９７ａ、１９７ａ’、又はランディングパッド１９７ａ’に電圧を印加すると、かかるｎ型反転層１９０ａが実質的にソース／ドレインの役割をし、結果として短チャネル効果が減少する効果を奏する。
【００３０】
無論、図１（ｅ）のように、ソース側側面ゲートは、浮遊（ｆｌｏａｔｉｎｇ）状態にしておき、ドレイン側側面ゲートのみをドレイン領域と電気的に接続した場合でも同様な効果を得ることができる。この場合にも、図１（ｄ）の場合に比べてチャネル長が短くなる効果は劣るが、主ゲート１５０に電圧を印加すると、静電容量のカップリング効果により主ゲート１５０に印加される電圧に比例する電圧が、ソース領域側の側面ゲートに印加され、ソース側側面ゲートの下により酷い反転が起こるため、チャネルを通じて流れる電流量が増加する。
【００３１】
一方、第１の実施例では、ｐ−型シリコン基板１１０だけを例に挙げて説明したが、ｐ−型シリコン基板１１０の代わりに、ｐ−型半導体層が最上層に形成されたＳＯＩ基板を使用することもできる。
【００３２】
［実施例２］
これまでは、ＮＭＯＳトランジスタを例に挙げたが、ＰＭＯＳトランジスタの場合にも同様である。単に、主ゲートは、基板より仕事関数が小さい物質を使用し、側面ゲートは、基板より仕事関数が大なる物質を使用するという点において相違するだけである。例えば、ｎ型シリコン基板を使用する場合、図３の（ａ）に示すように、主ゲートは、ｎ＋型多結晶シリコンで形成し、側面ゲートは、図３の（ｂ）に示すように、ｐ＋型多結晶シリコンで形成すればよい。なお、ｎ型シリコン基板の代わりに、ｎ型半導体層が最上層に形成されたＳＯＩ基板を使用することもできる。
【００３３】
【発明の効果】
上述のような本発明によるＭＯＳトランジスタの製造方法によると、基板１１０のドーピング濃度が低いため、側面ゲート１８０ａに電圧が印加しない状態でも基板１１０の表面に薄い反転層１９０ａが形成する。導電性パターン１９７ａにより、反転層１９０ａとソース／ドレイン１９０ｂとが電気的に接続するため、反転層１９０ａとソース／ドレインの役割をし、短チャネル効果が減少する。本発明による場合、既存の工程を大きく離れていないにもかかわらず再現性があるように、０．１μｍ以下のチャネル長を有するディープサブミクロンＭＯＳトランジスタを製造することができるようになる。
【００３４】
また、本発明による場合、チャネル領域のドーピング濃度が低いため、散乱効果が減少し、キャリアの移動度が改善するのみならず、ドーピングされた不純物の不均一な分布によりスレッショルド電圧が変化する現象を最小化することができる。
【００３５】
本発明は、前記実施例に限らず、本発明の技術的思想内で当該分野における通常の知識を有する者により様々な変更が可能であることは明白である。
【図面の簡単な説明】
【図１】図１（ａ）乃至図１（ｆ）は、本発明の第１の実施例によるＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２】（ａ）は、図１（ｂ）の主ゲート１５０と基板１１０との間のエネルギーバンドダイアグラムであり、（ｂ）は、側面ゲート１８０ａと基板１１０との間のエネルギーバンドダイアグラムである。
【図３】図３は、本発明の第２の実施例に対するものであり、（ａ）は、主ゲートと基板との間のエネルギーバンドダイアグラムであり、（ｂ）は、側面ゲートと基板との間のエネルギーバンドダイアグラムである。
【符号の説明】
１１０  基板
１２０ａ  ゲート絶縁膜
１５０  主ゲート
１７０ａ  分離用絶縁膜パターン
１８０ａ  側面ゲート
１９０ａ  反転層
１９０ｂ  ソース／ドレイン
【図１】
0004968997.tif 000002
【図２】
0004968997.tif 000003
【図３】
0004968997.tif 000004