(57)【特許請求の範囲】
【請求項１】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、
前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータと、を有し、
前記ホストデバイスから、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替えることを要求する前記コマンド信号を受信した場合、
前記信号電圧を切り替え可能かどうかを前記レスポンス信号にて、前記ホストデバイスに送信し、
前記信号電圧が切り替え可能な場合には、前記クロック信号ラインがグランドレベルとなってから、前記第１のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替える処理を開始し、
前記クロック信号ラインがグランドレベルとなってから一定時間経過後に、前記クロック信号ラインにグランドレベル以外の電圧が印加されたことを検出した場合には、グランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第２の電圧を印加し、
前記第２の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイス。
【請求項２】
前記クロック信号ラインの信号電圧が、前記第２の電圧であるかどうかを判定する第１の電圧比較回路を有し、前記第１の電圧比較回路が第２の電圧と判定した場合にグランドレベルのレスポンス信号ラインおよびデータ信号ラインに、前記第２の電圧を印加し、前記第１の電圧比較回路が第２の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
メモリデバイスの第１のレギュレータが出力する電圧が前記第２の電圧かどうかを判定する第２の電圧比較回路を有し、前記第２の電圧比較回路が第２の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第２の電圧を印加し、前記第２の電圧比較回路が第２の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項１に記載のメモリデバイス。
【請求項４】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、
前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータと、を有し、
前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信し、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信した場合には、
クロック信号ラインをグランドレベルとしてから、前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替える処理を開始し、
前記クロック信号ラインをグランドレベルとしてから一定時間経過後にクロック信号ラインに、前記第２の電圧のクロック信号を供給し、
データ信号ラインが、グランドレベルではないことを検出した場合に前記第２の電圧の信号電圧で送受信を開始することを特徴とするホストデバイス。
【請求項５】
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を一定時間の間受信できなかった場合または切り替え不可能であることを示すレスポンス信号を受けた場合には、再度第１の電圧により送受信を開始することを特徴とする請求項４に記載のホストデバイス。
【請求項６】
前記レスポンス信号ラインの信号電圧が、前記第２の電圧であるかどうかを判定する第３の電圧比較回路を有し、
前記第３の電圧比較回路が前記第２の電圧と判定した場合に送受信を開始し、前記第３の電圧比較回路が前記第２の電圧ではないと判定した場合に、再度前記第１の電圧により送受信を開始することを特徴とする請求項４または請求項５に記載のホストデバイス。
【請求項７】
ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムであって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、前記第１の電圧と前記第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータとを有し、
前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、
前記ホストデバイスは前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信し、
前記メモリデバイスは、前記信号電圧を切り替え可能かどうかを、前記レスポンス信号にて、前記第１の電圧で前記ホストデバイスに送信し、
前記信号電圧が切り替え可能な場合には、クロック信号ラインがグランドレベルとなってから、前記メモリデバイスおよび前記ホストデバイスは、前記第１のレギュレータおよび前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替える処理を開始し、
前記ホストデバイスは、前記クロック信号ラインをグランドレベルとなってから一定時間経過後に前記グランドレベルの前記クロック信号ラインに、前記第２の電圧の前記クロック信号を供給し、
前記メモリデバイスは、前記クロック信号ラインがグランドレベルとなってから一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出した場合には、前記グランドレベルの前記レスポンス信号ラインおよび前記データ信号ラインに、前記第２の電圧を印加し、
前記ホストデバイスは、前記データ信号ラインが、前記グランドレベルではないことを検出した場合には、
前記メモリデバイスおよび前記ホストデバイスが、前記第２の電圧の信号電圧で、送受信を開始することを特徴とするメモリシステム。
【請求項８】
前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第２の電圧かどうかを判定する第１の電圧比較回路または、前記第１のレギュレータが前記第２の電圧かどうかを判定する第２の電圧比較回路を有し、メモリデバイスは、前記第１の電圧比較回路および第２の電圧比較回路が第２の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに前記第２の電圧を印加し、前記第１の電圧比較回路または前記第２の電圧比較回路のいずれかが前記第２の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続し、
前記ホストデバイスは、前記データ信号ラインが前記グランドレベルでないと判定した場合に前記第２の電圧の信号電圧で送受信を開始することを特徴とする請求項７に記載のメモリシステム。
【請求項９】
ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスの制御方法であって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、
前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータと、を有し、
前記ホストデバイスからの、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替えることを要求する前記コマンド信号を受信するコマンド受信ステップと、
前記信号電圧を切り替え可能かどうかを通知する前記レスポンス信号を、前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記信号電圧が切り替え可能な場合には、クロック信号ラインがグランドレベルとなってから開始される、前記第１のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替える第１のレギュレータ切り替えステップと、
前記クロック信号ラインがグランドレベルとなってから一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第２の電圧を印加するレスポンス・データ信号・ライン電圧印加ステップと
前記データ信号ラインが前記グランドレベルではない場合に前記第２の電圧の信号電圧で送受信を開始する送受信ステップと、を有することを特徴とするメモリデバイスの制御方法。
【請求項１０】
前記クロック信号ラインの信号電圧が、前記第２の電圧であるかどうかを判定する第１の電圧比較回路を有し、前記第１の電圧比較回路が第２の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第２の電圧を印加することで前記送受信ステップを開始し、前記第１の電圧比較回路が第２の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項９に記載のメモリデバイスの制御方法。
【請求項１１】
前記メモリデバイスの第１のレギュレータが出力する電圧が前記第２の電圧かどうかを判定する第２の電圧比較回路を有し、前記第２の電圧比較回路が前記第２の電圧と判定した場合に前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第２の電圧を印加することで前記送受信ステップを開始し、前記第２の電圧比較回路が前記第２の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項９に記載のメモリデバイスの制御方法。
【請求項１２】
不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスの制御方法であって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、
前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータと、を有し、
前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて前記メモリデバイスに送信するコマンド信号送信ステップと、
前記信号電圧を切り替え可能かどうかを示す前記メモリデバイスからの前記レスポンス信号を受信するレスポンス信号受信ステップと、
前記信号電圧が切り替え可能な場合には、クロック信号ラインをグランドレベルとしてから開始される、前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替えるレギュレータ電圧切り替えステップと、
前記クロック信号ラインをグランドレベルとしてから一定時間経過後に前記クロック信号ラインに、前記第２の電圧のクロック信号を供給するクロック信号供給ステップと、
データ信号ラインに、グランドレベル以外の電圧が印加されたことを検出するデータ信号ライン電圧検出ステップと
前記第２の電圧の信号電圧で送受信を開始する送受信ステップと、を有することを特徴とするホストデバイスの制御方法。
【請求項１３】
前記レスポンス信号ラインの信号電圧が、前記第２の電圧であるかどうかを判定する第３の電圧比較回路を有し、前記第３の電圧比較回路が第２の電圧と判定した場合に送受信ステップを開始し、前記第３の電圧比較回路が第２の電圧ではないと判定した場合に送受信ステップを開始しないことを特徴とする請求項１２に記載のホストデバイスの制御方法。
【請求項１４】
ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムの制御方法であって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、前記第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、信号を、前記第１の電圧と、前記第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータとを有し、
前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、
前記ホストデバイスが前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信するコマンド信号送信ステップと、
前記メモリデバイスが、前記信号電圧を切り替え可能かどうかを、前記レスポンス信号にて、前記第１の電圧で前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記信号電圧が切り替え可能な場合には、クロック信号ラインがグランドレベルとなってから開始される、前記メモリデバイスおよび前記ホストデバイスが、前記第１のレギュレータおよび前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替える、レギュレータ電圧切り替えステップと、
前記ホストデバイスが、前記クロック信号ラインがグランドレベルとなってから一定時間後にグランドレベルのクロック信号ラインに、前記第２の電圧のクロック信号を供給するクロック信号発振ステップと、
前記メモリデバイスが、前記クロック信号ラインにグランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記メモリデバイスが、グランドレベルのレスポンス信号ラインおよびデータ信号ラインに、前記第２の電圧を印加するレスポンス・データ信号ライン電圧印加ステップと、
前記ホストデバイスが、前記データ信号ラインが、前記グランドレベルではないことを検出するデータ信号ライン電圧検出ステップと、
前記メモリデバイスおよび前記ホストデバイスが、前記第２の電圧の信号電圧で、送受信を開始する送受信ステップと、を有することを特徴とするメモリシステムの制御方法。
【請求項１５】
前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第２の電圧かどうかを検出する第１の電圧比較回路、または、前記第１のレギュレータが前記第２の電圧かどうかを検出する第２の電圧比較回路を有し、
前記メモリデバイスは、クロック信号ライン電圧検出ステップにおいて前記第１の電圧比較回路が第２の電圧と判定した場合にレスポンス・データ信号ライン電圧印加ステップに移行し、前記第１の電圧比較回路または前記第２の電圧比較回路のいずれかが第２の電圧ではないと判定した場合にレスポンス・データ信号ライン電圧印加ステップを実行せず、
前記ホストデバイスは、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルでないと判定した場合と判定した場合に送受信ステップを開始し、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルであると判定した場合に送受信ステップを開始しないことを特徴とする請求項１４に記載のメモリシステム制御方法。
【請求項１６】
前記Ｉ／Ｏセルを過電圧から保護するために、前記Ｉ／Ｏセルの入力端と前記電源との間に接続された保護ダイオードとを有することを特徴とする請求項１に記載のメモリデバイス。
【請求項１７】
前記Ｉ／Ｏセルを過電圧から保護するために、前記Ｉ／Ｏセルの入力端と前記電源との間に接続された保護ダイオードとを有することを特徴とする請求項４に記載のホストデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ部を備えたメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法に関し、特に、データ転送信号の電圧を変更することのできるメモリデバイス等に関する。
【背景技術】
【０００２】
近年、半導体記憶装置、例えば、不揮発性の半導体記憶媒体であるフラッシュメモリカードの開発が行われ、ホストデバイスであるデジタルカメラ等の情報機器の外部記憶装置として普及している。ホストデバイスが扱うデータが大容量化したことに伴い、フラッシュメモリの大容量化および高密度化が進んでいる。
【０００３】
ＮＡＮＤ型フラッシュメモリは、大容量であることを特徴としファイルメモリ用途などで近年特に多く用いられるフラッシュメモリである。  
ＮＡＮＤ型フラッシュメモリは、トンネル絶縁膜を介して浮遊ゲートもしくは積層膜からなるトラップ層、言い換えれば、電荷蓄積層、に注入した電荷をその電荷量に応じてデジタルビット情報として用い、２値または多値情報として読み出す。ＮＡＮＤ型フラッシュメモリは、ＤＲＡＭ等の破壊読出し型のメモリとは異なりデータ破壊を伴わずにデータの読み出しが可能である。
【０００４】
半導体記憶装置においては、書き込みおよび読み出し速度の高速化が要求されており、転送バスのバス転送速度の高速化も求められている。このため、例えば、メモリカードバスの転送クロック周波数を、ノーマルモードの２５ＭＨｚから、５０ＭＨｚと上げたハイスピードモードの仕様が規定され、より高速なデータ転送が可能となっている。
【０００５】
一方、特開２００７−１１７８８号公報には、より高速なデータ転送のために、ホストデバイスから供給されるクロック信号の立ち上がりエッジと立ち下がりエッジとに同期して、データを送受信することで、ハイスピードモードと同じクロック周波数で２倍のデータ転送速度を得ることができるウルトラハイスピードモードを提供するメモリカードが、開示されている。
【０００６】
しかし、転送クロック周波数を上げると、不要輻射電磁波をシールドすること、すなわち、ＥＭＩ（Electro Magnetic Susceptibility）のための対策が問題となる。また、転送クロック周波数を上げると、メモリカードの消費電力が増加してしまうという問題もあった。
【０００７】
これらの問題点を解決するためには、メモリカードとホストデバイスとの間の送受信信号の信号電圧を下げることが有効である。しかし、送受信信号の信号電圧を切り替える際には、想定よりも高い電圧が印加されてしまい、メモリカードまたはホストデバイスのＩ／Ｏセルを破壊する可能性があった。
【特許文献１】特開２００７−１１７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、送受信信号の信号電圧を安全に変更することのできるメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法およびメモリシステムの制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであってメモリデバイスはホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、第１の電圧および第２の電圧を出力可能な第１のレギュレータとを有し、ホストデバイスから、信号電圧を第１の電圧から第２の電圧に切り替えることを要求するコマンド信号を受信した場合、信号電圧を切り替え可能であることをレスポンス信号にて、ホストデバイスに送信し、第１のレギュレータが出力する電圧を第１の電圧から第２の電圧に切り替え、クロック信号ラインが、第２の電圧であることを検出した場合にはレスポンス信号ラインに、第２の電圧を印加し、クロック信号の発振を検出した場合には、第２の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイスが提供される。
【発明の効果】
【００１０】
本発明は、送受信信号の信号電圧を安全に変更することのできるメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法を提供するものである。
【発明を実施するための最良の形態】
【００１１】
＜第１の実施の形態＞  
以下、本発明の第１の実施の形態のメモリデバイスであるメモリカード１００、ホストデバイス２００、メモリカード１００とホストデバイス２００とを有するメモリシステム１について図面を参照して説明する。  
図１は、メモリカード１００とホストデバイス２００とからなるメモリシステム１の構成を示す概略図であり、図２はメモリシステム１の電源回路部分の構成を示すブロック図である。
【００１２】
図１に示すように、メモリカード１００は、ホストデバイス２００に接続可能であり、ホストデバイス２００に接続されホストデバイス２００の外部記憶装置として用いられるＳＤメモリカード（登録商標）である。ホストデバイス２００としては、画像データまたは音楽データなどの各種データを処理するパーソナルコンピュータやデジタルカメラ等を含む情報処理装置が挙げられる。ホストデバイス２００は接続されたメモリカード１００との間で、コマンド信号、レスポンス信号、クロック信号およびデータ信号、すなわち伝送信号の送受信を行うための、Ｉ／Ｏセル２０９を有している。
【００１３】
そして、メモリカード１００は、不揮発性のメモリからなるメモリ部１５０と、メモリ部１５０等を制御するメモリコントローラ１５１と、データの入出力のための、Ｉ／Ｏセル１２１と、コネクタ１５２（ピン１乃至ピン９を含む）とを備えている。メモリコントローラ１５１は、例えば８ビットバス幅のバスを介してメモリ部１５０と接続されている。
【００１４】
コネクタ１５２は、メモリカード１００がホストデバイス２００に装着されると、ホストデバイス２００と電気的に接続される。コネクタ１５２に含まれるピン１乃至ピン９に対する信号線（信号ライン）の割り当ては、ＳＤメモリカード（登録商標）の規格で規定されている。
【００１５】
すなわち、データ信号を送受信するためのデータＤＡＴ０、ＤＡＴ１、ＤＡＴ２、ＤＡＴ３はそれぞれ、ピン７、ピン８、ピン９、ピン１に割り当てられている。また、ピン１は、カード検出信号ＣＤにも割り当てられている。コマンド信号ＣＭＤと、このコマンド信号に対するメモリカード１００の応答信号であるレスポンス信号ＲＥＳは、ピン２に割り当てられている。クロック信号ＣＬＫは、ピン５に割り当てられている。電源電圧ＶＤＤはピン４に、接地電圧ＶＳＳ１はピン３に、接地電圧ＶＳＳ２はピン６に割り当てられている。
【００１６】
なお、本実施の形態のメモリカード１００においては、メモリ部１５０は、不揮発性の半導体メモリであり、ＮＡＮＤ型のフラッシュメモリにより構成されている。ホストデバイス２００から送信されたデータなどはメモリ部１５０に記憶される。
【００１７】
また、図２に示すようにメモリカード１００とホストデバイス２００の間で、信号等を送受信するバスは、ＣＬＫライン１１１（以下、「クロック信号ライン」ともいう。）、ＣＭＤ／ＲＥＳライン１１２（以下、「ＣＭＤライン」ともいう。）、ＤＡＴ［３：０］ライン１１３、およびＶＤＤライン（以下、「電源ライン」ともいう。）と、図示しない、ＤＡＴ１ライン、ＤＡＴ２ライン、ＣＤ／ＤＡＴ３ライン、ＶＳＳ１ライン、およびＶＳＳ２ラインを含む。なお以下、データ信号ラインとしては、ＤＡＴ０ライン（以下、「データライン」ともいう。）を、例に説明する。また、ＣＭＤ／ＲＥＳラインは、コマンド信号ラインまたはレスポンス信号（ＲＥＳ）ラインともいう。すなわち、コマンド信号ラインとレスポンス信号ラインとは同一のひとつの信号ラインである。
【００１８】
ＳＤメモリカード（登録商標）であるメモリカード１００のデータ転送時の動作モード（以下、「転送モード」ともいう。）としては、ＳＤモードとＳＰＩモードとが規定されている。さらに、ＳＤモードの転送モードには、データＤＡＴ０のみを用いる１ビットモードと、データＤＡＴ０〜ＤＡＴ３を用いる４ビットモードとの２つが規定されている。なお、メモリカード１００の転送モードは、転送クロック周波数等により、通常の転送速度のノーマルスピードモードと、ＮＳＭの２倍のハイスピードモードに加えて、ＨＳＰのさらに２倍のウルトラハイスピードモードもある。
【００１９】
そして、図２に示すように、メモリシステム１のメモリカード１００は、第１のレギュレータであるレギュレータ（ＶＲ２）１１６を有し、メモリシステム１のホストデバイス２００は、第２のレギュレータであるレギュレータ（ＶＲ１）２０４を有している。このため、メモリシステム１では、多くのメモリシステム１が対応している電圧モードである信号電圧が標準の３．３Ｖのデータ転送モード（以下、「３．３Ｖモード」という。）に加えて、電源電圧は標準の３．３Ｖのままで、データ転送の信号電圧をより低電圧の１．８Ｖとしたモード（以下、「１．８Ｖモード」という。）に対応している。
【００２０】
すなわち、メモリカード１００はホストデバイス２００と、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧（３．３Ｖ）と、第１の電圧より低い第２の電圧（１．８Ｖ）とから選択されたいずれかの信号電圧で送受信が可能なマルチドライブ型の第１のＩ／Ｏセル１２１と、第１の電圧および第２の電圧を出力可能な第１のレギュレータ１１６とを有し、ホストデバイス２００は、メモリカード１００と同様の仕様のマルチドライブ型の第２のＩ／Ｏセル２０９と第２のレギュレータ２０４とを有している。
【００２１】
図２において、パワースイッチ（ＰＳＷ）２０１は、メモリカード１００へ印加する電源電圧（ＶＤＤ）をオン／オフするスイッチである。バンドギャップリファレンス（ＢＧＲ）１１５および２０３は、バンドギャップの電位差を利用した基準電圧発生回路である。ノイズフィルタ（Filter）１１４および２０１は、必須の部品ではないが電源ライン（ＶＤＤ）からのノイズを防ぎ、より安定した基準電圧を発生させるために有効である。そして、第１のレギュレータ（ＶＲ２）１１６および第２のレギュレータ（ＶＲ１）２０４は、３．３Ｖの電源電圧から１．８Ｖの電圧を作成するレギュレータで、それぞれＢＧＲ１１５または２０３の基準電圧を基に１．８Ｖの電圧を発生させる。
【００２２】
内部ロジック回路であるコア用の電圧発生回路である第３のレギュレータ（ＶＲ３）１２２は、ランダムロジック部１２３に供給する電圧を発生する。ランダムロジック部１２３は、図１で示したメモリコントローラ１５１、ＲＯＭおよびＲＡＭ等を有する回路である。ホストデバイス２００も同様に内部ロジック用の電圧発生回路が必要な場合があるが、図示していない。第１の電圧比較回路である比較器（ＶＤＣＬＫ）１２０は、ＣＬＫラインの電圧が１．８Ｖであるかどうかを検出する。また、第２の電圧比較回路である比較器（ＶＤＣＭＤ／ＲＥＳ）２０８は、ＣＭＤ／ＲＥＳラインの電圧が１．８Ｖであるかどうかを検出する。これに対して、第３の電圧比較回路である比較器１１９または第４の電圧比較回路である比較器２０７は、それぞれ第１のレギュレータ（ＶＲ２）１１６または第２のレギュレータ（ＶＲ１）２０４から、１．８Ｖの電圧が正しく生成されているかを検出する。
【００２３】
なお、ここで、第２の電圧が１．８Ｖであるとは、第２の電圧が１．６５Ｖから１．９５Ｖの範囲にあることを意味する。また、第１の電圧であるか、または第２の電圧であるかを検出する比較器は、第１の電圧と第２の電圧との中間に第３の閾値電圧をもつ電圧比較器であり、測定ラインの電圧が、第３の閾値電圧よりも高い場合には、第１の電圧と判定し、測定ラインの電圧が、第３の閾値電圧よりも低い場合には、第２の電圧と判定する。
【００２４】
プルアップ抵抗２２４および２２５は、バスラインの信号が、トライステートになっているときに、各ラインの電圧を３．３Ｖまたは１．８Ｖに保持する。また、コンデンサ１１８および２０６は、所定の電圧を安定化するための電荷を蓄積する。
【００２５】
次に、図３Ａ、図３Ｂおよび図４を用いて、メモリシステム１における信号電圧の切り替え動作を説明する。図３Ａおよび図３Ｂは、メモリシステム１における信号電圧の切り替え動作を説明するためのフローチャートであり、図４は、メモリシステム１における信号電圧の切り替え動作の際の信号線ライン群（バス）のタイミングチャートである。
【００２６】
ホストデバイス２００は、３．３Ｖモードのみをサポートしたメモリカードとの互換性を考慮した信号電圧の切り替え処理動作を行う。すなわち、ホストデバイス２００が、接続されたメモリカードに、最初から１．８Ｖの信号電圧を印加してしまうと、３．３Ｖモードのみをサポートしたメモリカードの入力Ｉ／Ｏセルは、印加された１．８Ｖを中間電圧と認識してしまう。このため、メモリカードの入力Ｉ／Ｏセルには大きな貫通電流が流れてしまうことがある。
【００２７】
このため、ホストデバイス２００は、最初は、３．３Ｖの信号電圧の信号をメモリカードに送信しておき、メモリカードが１．８Ｖモードをサポートしているメモリカードであることを、後述するハンドシェイク処理により、検出してから、１．８Ｖモードへ切り替えるという手順を行う。
【００２８】
以下、図３Ａおよび図３Ｂのフローチャートに従い、メモリシステム１における信号電圧の切り替え動作を説明する。なお、図３Ａおよび図３Ｂの左側はホストデバイス２００の動作の流れを、右側はメモリカード１００の動作の流れを示している。
【００２９】
＜ステップＳ１０＞  メモリカードがホストデバイスに接続  
メモリカード１００が、ホストデバイス２００に接続される。すなわち、バスインターフェイスを構成する各ライン１１１から１１３によって、メモリカード１００のＩ／Ｏセル１２１と、ホストデバイス２００のＩ／Ｏセル２０９とが、コマンド／レスポンス信号ライン、クロック信号ラインおよびデータ信号ライン等により接続される。
【００３０】
＜ステップＳ１１＞  ＣＭＤ８  
１．８Ｖモードをサポートしているホストデバイス２００の場合には、ホストデバイス２００は、接続されたメモリカード１００が、１．８Ｖモードをサポートしているメモリカード１００かどうかを問い合わせる。すなわち、最初に、ホストデバイス２００から、コマンドＣＭＤ８が発行される（図４：Ｔ１）。ＣＭＤ８の引数には、１．８Ｖモードへの移行を要求するビットが設定されているため、このホストデバイス２００からメモリカード１００に送信されるコマンド信号ＣＭＤ８は、信号電圧を第１の電圧（３．３Ｖ）から第２の電圧（１．８Ｖ）に切り替えることを、伝えるコマンド信号でもある。
【００３１】
＜ステップＳ１２＞  １．８Ｖサポート？  
メモリカード１００は、ホストデバイスからコマンド信号ＣＭＤ８を受信した場合、メモリカード１００が１．８Ｖモードに対応しているか判断する。
【００３２】
＜ステップＳ１３＞  ＲＥＳ１．８Ｖ非サポート／ＲＥＳ１．８Ｖサポート  
メモリカード１００は、１．８Ｖモードをサポートしていない場合は（ステップＳ１２：Ｎｏ）、メモリカード１００は、１．８Ｖモードをサポートしていないことを示すレスポンス信号をホストデバイス２００に返信する。
【００３３】
これに対して、メモリカード１００が１．８Ｖモードをサポートしている場合（ステップＳ１２：Ｙｅｓ）は、メモリカード１００は、１．８Ｖモードに切り替えることを示すレスポンス信号をホストデバイス２００に返信する（図４：Ｔ２）。
【００３４】
＜ステップＳ１４＞  １．８Ｖサポート？  
ホストデバイス２００は、メモリカード１００から１．８Ｖモードをサポートしていないことを示すレスポンス信号を受信した場合（Ｎｏ）には、Ｓ３３において、３．３Ｖモードでの初期化処理を開始する。
【００３５】
これに対して、ホストデバイス２００は、メモリカード１００から１．８Ｖモードをサポートしていることを示すレスポンス信号を受信した場合（Ｙｅｓ）には、互いに、受信信号の内容を基に次の送信信号を送信する処理、いわゆるハンドシェイク処理を行う。
【００３６】
＜ステップＳ１５＞  ＣＭＤ／ＲＥＳを０Ｖにドライブ  
メモリカード１００は、レスポンス信号を送信後、ＣＭＤラインを、Ｌレベル（グランドレベル：０Ｖ）に設定する（図４：Ｔ３）。
【００３７】
＜ステップＳ１６＞  ＣＬＫ停止０Ｖに、ＤＡＴ０Ｖにドライブ  
ホストデバイス２００は、ＤＡＴラインをＬレベル（グランドレベル：０Ｖ）に設定し（図４：Ｔ４）、かつ、クロック発振を停止し、ＣＬＫラインも、Ｌレベル（グランドレベル：０Ｖ）に設定する（図４：Ｔ５）。なお、ＤＡＴラインとＣＬＫラインとでは、いずれのラインを先に、Ｌレベルにしてもよい。
【００３８】
ここで、ＣＭＤライン、ＣＬＫラインをおよびＤＡＴラインを、Ｌレベル（０Ｖ）に設定、すなわちドライブするのは、それぞれのラインがトライステートになり、不安定な電圧が印加されることを防ぐためである。電圧切り替え期間に、Ｉ／Ｏセル１２１等に不安定な電圧が印加されてしまうと、Ｉ／Ｏセル１２１等に貫通電流が流れてしまう危険がある。このため、ホストデバイス２００またはメモリカード１００は、信号ラインの電圧をＬレベル（０Ｖ）に固定しておく。
【００３９】
＜ステップＳ１７、ステップＳ１８＞  ＶＲ１、ＶＲ２を３．３Ｖから１．８Ｖに  
メモリカード１００は、レギュレータＶＲ２が１．８Ｖを生成するように切り替える。また、ホストデバイス２００は、レギュレータＶＲ１が１．８Ｖを生成するように切り替える。
【００４０】
＜ステップＳ１９、ステップＳ２０＞  タイマセット  
ホストデバイス２００は、所定の時間の経過があるまで待機する（図４：Ｔ５〜Ｔ６）。このため、例えば、１００マイクロ秒のタイマがセットされる。
【００４１】
これは、レギュレータＶＲ１とレギュレータＶＲ２とに、それぞれ接続されているコンデンサ２０６または１１８が、３．３Ｖにチャージされた状態から、１．８Ｖにチャージされた状態にまで放電するために、待つ必要があるためである。もちろん、コンデンサ２０６または１１８を積極的に放電させる回路をもつことも可能であるが、放電時間は人の感覚からは十分短い時間であるので、メモリシステム１では、放電回路を設けてはいない。なお、上記説明では、待機時間を１００マイクロ秒として説明したが、待機時間はコンデンサ２０６または１１８の仕様により異なり、概ね、１０〜５００マイクロ秒程度である。
【００４２】
＜ステップＳ２１＞  ＣＬＫを１．８Ｖ−ＤＣにドライブ  
ホストデバイス２００は、所定の時間、上記例では、１００マイクロ秒、経過した後、グランドレベルのクロック信号ラインを１．８Ｖに設定する（図４：Ｔ６）。ここでは、ホストデバイス２００は、通常はクロック信号を送信するクロック信号ラインに、１．８Ｖの直流信号を印加する。そして、ホストデバイス２００は、レギュレータＶＲ２から１．８Ｖの信号電圧が供給可能になったことをメモリカード１００に伝える。
【００４３】
＜ステップＳ２２＞  ＣＬＫ  １．８Ｖ？  
メモリカード１００は、クロック信号ラインに電圧が印加されると、その信号電圧が１．８Ｖであるかを、第１の電圧比較回路である比較器１２０により、確認する。クロック信号ラインに１．８Ｖの電圧が印加されていない場合（Ｎｏ）には、メモリカード１００は、その後の電圧切り替え処理は行わず、ステップＳ３２においてメモリカード１００は動作を停止する。
【００４４】
＜ステップＳ２３＞  ＣＭＤ／ＲＥＳを１．８Ｖ−ＤＣにドライブ  
ステップＳ２２において、クロック信号ラインの信号電圧が１．８Ｖであることが確認された場合（Ｙｅｓ）には、メモリカード１００は、グランドレベルのＣＭＤ／ＲＥＳライン（レスポンス信号ライン）を１．８Ｖにドライブする（図４：Ｔ７）。ここでは、メモリカード１００は、通常は、ＲＥＳ信号を送信するレスポンス信号ラインに、１．８Ｖの直流信号を印加する。
【００４５】
＜ステップＳ２４＞  タイマセット  
ホストデバイスはクロック信号ラインの信号電圧を１．８Ｖに設定した後、タイマをセットする。
【００４６】
＜ステップＳ２５＞  ＣＭＤライン１．８Ｖ？  
ＣＭＤ／ＲＥＳラインに電圧が印加されると、ホストデバイス２００は、ＣＭＤ／ＲＥＳ信号ラインの信号電圧が１．８Ｖであるかを、第２の電圧比較回路である比較器（ＶＤＣＭＤ／ＲＥＳ）２０８により検出する
＜ステップＳ２６、ステップＳ２７＞  
ホストデバイス２００は、所定の時間、例えば１００マイクロ秒経過してもクロック信号ラインに１．８Ｖの電圧が印加されていない場合（Ｎｏ）には、ステップＳ２７において、パワースイッチ（ＰＳＷ）２０１をオフとして、メモリカード１００の動作を停止する。
【００４７】
以上の説明のように、本実施の形態のメモリシステム１は、電圧切り替え処理におけるハンドシェイク処理の途中で、所定の時間経過してもメモリカード１００またはホストデバイス２００が所定の動作を実行しなかった場合には、１．８Ｖへの切り替えができなかったことを検出することで、例えば、エラーコードを出力したり、または、３．３Ｖモードの初期化処理を実行するようにしてもよい。その一例を図５に示す。
【００４８】
図５は、ステップＳ２３において、メモリカード１００がＣＭＤ／ＲＥＳライン（レスポンス信号ライン）を１．８Ｖにドライブしなかった場合のタイミングチャートを示す。ホストデバイス２００は、クロック信号ラインに１．８Ｖの電圧を印加して、メモリカード１００からの応答動作、すなわち、レスポンス信号ラインが０Ｖ（グランドレベル）から１．８Ｖとなるのを待っている。しかし、ホストデバイス２００は、所定の時間（例えば１００マイクロ秒）経過しても、レスポンス信号ラインが１．８Ｖにならなかった場合には、Ｔ１２において、パワースイッチ２０１をＯＦＦとし、メモリカード１００へ印加する電源電圧（ＶＤＤ）を停止する。また、ホストデバイス２００は、ＣＬＫ信号ラインの電圧を０Ｖとする。
【００４９】
図５に示す場合だけでなく、電圧切り替え処理におけるハンドシェイク処理の途中のエラー発生の際には、ホストデバイス２００は、ＣＬＫ信号ラインの電圧を０Ｖとし、メモリカード１００への電源供給を停止する。
【００５０】
＜ステップＳ２８＞  ＣＬＫ発振  
ステップＳ２４において、ＣＭＤ／ＲＥＳ信号ラインの信号電圧が１．８Ｖであることが確認された場合（Ｙｅｓ）には、ホストデバイス２００は、クロック信号線に発振したクロック信号を送信、言い換えれば、クロック信号を発振する（図５：Ｔ８）。
【００５１】
＜ステップＳ２９、ステップ３０＞  ＤＡＴを１．８Ｖにドライブ／ＤＡＴをトライステートに  
ホストデバイス２００はクロックの発振を開始してから、ＤＡＴ信号ラインを、短時間だけ、１．８Ｖの電圧にドライブ（図５：Ｔ９〜Ｔ１０）した後、トライステートにする。ＤＡＴ信号ラインは、１．８Ｖでプルアップされているので、１．８Ｖの電圧レベルを維持する。
【００５２】
＜ステップＳ３１、ステップ３２＞  ＣＬＫ発振？／ＣＭＤ／ＲＥＳをトライステートに  
メモリカード１００は、ホストデバイス２００から、発振したクロック信号を受信する（Ｙｅｓ）と、ステップＳ２９において、ＣＭＤ／ＲＥＳラインをトライステート状態にする（図５：Ｔ１１）。ＣＭＤ／ＲＥＳラインは、１．８Ｖでプルアップされているので、１．８Ｖの電圧レベルを維持する。
【００５３】
クロック信号ラインに発振したクロック信号が印加されない場合（Ｎｏ）には、メモリカード１００は、ステップＳ３５において動作を停止する。
【００５４】
＜ステップＳ３３＞  
メモリカード１００およびホストデバイス２００は、共に３．３Ｖモードでの初期化処理を行い、以降の信号の送受信を３．３Ｖの信号電圧で行う。
【００５５】
＜ステップＳ３４＞  
メモリカード１００およびホストデバイス２００は、共に１．８Ｖモードへの移行処理が完了し、以降の信号の送受信を１．８Ｖの信号電圧で行う。
【００５６】
＜ステップＳ３５＞  
１．８Ｖモードへの信号電圧移行手順が失敗し、メモリカード１００が停止した場合は、ホストデバイス２００は、いったん電源をおとしてから、再度３．３Ｖの信号電圧をメモリカード１００に送信して、１．８Ｖモードへの切り替え処理を行わないで、３．３Ｖモードでの初期化処理を行う。
【００５７】
以上の説明のように、メモリシステム１は、メモリカード１００およびホストデバイス２００が、ハンドシェイク処理により、使用する信号電圧を互いに確認することでＩ／Ｏセル等がダメージを受けることがない。また、メモリシステム１は、メモリカード１００およびホストデバイス２００が、それぞれのレギュレータ１１６または２０４の出力の電圧を互いに確認することにより、信号線に印加する電圧の確実性を高めることができる。また、メモリシステム１は、クロック信号ラインとコマンド信号ラインとを用いたハンドシェイク処理のシーケンスを定義することにより、手順を踏んで安全に第１の電圧（３．３Ｖ）から第２の電圧（１．８Ｖ）に切り替えることができる。
【００５８】
なお、メモリシステム１においても、１．８Ｖモードへの切り替えを頻繁に行うと、Ｉ／Ｏセル１２１または２０９等を壊してしまう可能性がないとはいえない。このため、メモリシステム１では、通常の、初期化処理が始まる前の最初の段階でのみ、信号電圧を１．８Ｖに切り替えする処理ができることが好ましい。すなわち、メモリシステム１では、１．８Ｖモードに切り替えた後は、リセットコマンドが発行されても、電圧モードは変更されない。
【００５９】
言い換えれば、メモリカード１００およびホストデバイス２００では、リセットコマンドが発行されても、すべての信号は１．８Ｖの第２の電圧で送受信され、この状態は電源電圧が０Ｖになるメモリシステム１の動作の終了時まで継続される。
【００６０】
メモリシステム１においては、電圧モードは頻繁に切り替えるべきではないので、リセットによっても信号電圧が変わらないようにすることで、安定性・信頼性を維持できる。
【００６１】
次に、図６を用いて、メモリカード１００およびホストデバイス２００が有する保護ダイオードについて説明する。図６は、メモリカード１００およびホストデバイス２００のＩ／Ｏセル１２１および２０９の部分的な構成を示した部分構成図である。
【００６２】
ホストデバイス２００およびメモリカード１００のそれぞれのＩ／Ｏセル２０９と１２１とに対しては、レギュレータ２０４または１１６の出力である３．３Ｖ、または１．８Ｖのいずれかの電圧が切り替えて印加される。このため、電圧の切り替えの際には、レギュレータ２０４とレギュレータ１１６との出力電圧が異なる時間が存在する可能性がある。レギュレータ２０４とレギュレータ１１６との出力電圧が異なる場合には、予期せぬ経路で電流が流れてＩ／Ｏセル１２１または２０９等を破損する可能性がある。
【００６３】
ホストデバイス２００とメモリカード１００は、保護ダイオード２３２と３１６とが、３．３Ｖの電圧の電源ラインに接続されている。このため、ホストデバイス２００とメモリカード１００は、１．８Ｖモードにおいても、１．８Ｖを超える印加電圧によって保護ダイオード１３７または２３３が破壊されることがない。
【００６４】
すなわち、メモリカード１００は、ホストデバイス２００に接続可能な、不揮発性のメモリ部１５０を有し、第１の電圧（３．３Ｖ）を供給する電源ラインＶＤＤ１１４と、ＶＤＤ１１４から第１の電圧（３．３Ｖ）と第１の電圧より低い第２の電圧（１．８Ｖ）とから選択されたいずれかの電圧の電力を出力可能な第１のレギュレータ１１６と、第１のレギュレータ１１６から電力の供給を受け、ホストデバイス２００と信号を送受信するＩ／Ｏセル１２１と、Ｉ／Ｏセル１２１を過電圧から保護するために、Ｉ／Ｏセル１２１の入力端と、３．３Ｖの電源ラインと接続されている電源端とに接続された保護ダイオード１３６を有し、第１の電圧（３．３Ｖ）または第２の電圧（１．８Ｖ）とから選択されたいずれかの電圧の信号でホストデバイス２００と送受信が可能である。
【００６５】
メモリシステム１においては、ホストデバイス２００およびメモリカード１００がいずれも２つの電圧が出力可能なレギュレータ１１６または２０４を有するため、レギュレータ出力に保護ダイオードを接続すると保護ダイオードが破損する可能性がある。信号電圧を１．８Ｖとする場合には、電源電圧自体を１．８Ｖとすることが一般的であるが、メモリシステム１においては、互換性を考慮しているため、電源電圧を３．３Ｖとしている。このため、メモリシステム１においては、保護ダイオードの破損を防止するために、上記記載の保護ダイオード１３６が有効である。
【００６６】
なお、上記説明のように、ホストデバイス２００とメモリカード１００とは、接続開始の段階でのみ、電圧モードの切り替え処理を行う。このため、ホストデバイス２００は、スイッチコマンドを送信することで電圧の切り替え処理を行うことはない。図７Ａおよび図７Ｂは、ホストデバイス２００が送信する転送モードを変えるための、スイッチコマンドのパラメータ例を示す説明図である。
【００６７】
なお、本実施形態では、メモリデバイスとしてＳＤメモリカード（登録商標）を有するメモリシステム１等を例として説明したが、同様のバス構造をもつメモリシステムであれば、他のメモリカード、メモリデバイスまたは内部メモリ等を有するメモリシステムにも適用可能であり、メモリシステム１等と同様の作用効果を奏することができる。
【００６８】
以上の説明のように、本発明のメモリデバイス等は、以下の通りである。
【００６９】
１．メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、メモリシステムの制御方法。
【００７０】
２．  前記メモリデバイスは、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える旨の前記レスポンス信号を送信した場合には、レスポンス信号ラインを０Ｖに保持することを特徴とする上記１に記載のメモリデバイス。
【００７１】
３．  前記ホストデバイスは、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替えることを、前記レスポンス信号にて、受信した場合には、  
前記クロック信号を停止し、前記クロック信号ラインおよび前記データ信号ラインを０Ｖに保持する上記１または２に記載のメモリデバイス。
【００７２】
４．  前記第１の電圧比較回路および前記第２の電圧比較回路が検出する電圧が直流電流の電圧である上記１から３のいずれか１項に記載のメモリデバイス。
【００７３】
５．  前記第１のレギュレータおよび前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替えを開始後、所定の時間、待機することを特徴とする上記１から４のいずれか１項に記載のメモリデバイス。
【００７４】
６．  前記第１のレギュレータおよび前記第２のレギュレータが出力する電圧が、前記第２の電圧であることを検出する第３の電圧比較回路および第４の電圧比較回路を有することを特徴とする上記１から５のいずれか１項に記載のメモリデバイス。
【００７５】
７．  前記第１のＩ／Ｏセルおよび第２のＩ／Ｏセルは、それぞれのＩ／Ｏセルを過電圧から保護する保護ダイオードを具備することを特徴とする上記１から６のいずれか１項に記載のメモリデバイス。
【００７６】
８．  前記信号電圧を前記第１の電圧から前記第２の電圧に切り替えた後は、電源が遮断されるまで前記第２の電圧で前記信号の送受信を行うことを特徴とする上記１から７のいずれか１項に記載のメモリデバイス。
【００７７】
９．  前記メモリ部が、ＮＡＮＤ型フラッシュメモリであることを特徴とする上記１から８のいずれか１項に記載のメモリデバイス。
【００７８】
また、本発明のメモリデバイス等は、上記２から８のメモリデバイスを有するメモリシステム、上記２から８のメモリデバイスの制御方法、メモリシステムの制御方法である。
【００７９】
さらに、本実施の形態のメモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法の特徴を以下に記載する。
【００８０】
１．  ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータとを有し、前記ホストデバイスから、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替えることを要求する前記コマンド信号を受信した場合、前記信号電圧を切り替えることを前記レスポンス信号にて、前記ホストデバイスに送信し、前記第１のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替え、クロック信号ラインが、前記第２の電圧であることを検出した場合にはグランドレベルのレスポンス信号ラインに、前記第２の電圧を印加し、前記クロック信号の発振を検出した場合には、前記第２の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイス。
【００８１】
２．  前記クロック信号ラインの信号電圧が、前記第２の電圧であることを検出する第１の電圧比較回路を有することを特徴とする上記１に記載のメモリデバイス。
【００８２】
３．  不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータとを有し、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信し、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信した場合には、前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替え、グランドレベルのクロック信号ラインに、前記第２の電圧を印加し、レスポンス信号ラインが、前記第２の電圧であることを検出した場合には、前記クロック信号を発振し、前記第２の電圧の信号電圧で送受信を開始することを特徴とするホストデバイス。
【００８３】
４．  不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータとを有し、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信し、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を一定時間の間受信できなかった場合または切り替え不可能であるレスポンス信号を受けた場合には、メモリデバイスの電源をいったん切り、再度第１の電圧により送受信を開始することを特徴とするホストデバイス。
【００８４】
５．  前記レスポンス信号ラインの信号電圧が、前記第２の電圧であることを検出する第２の電圧比較回路を有することを特徴とする上記３または上記４に記載のホストデバイス。
【００８５】
６．  ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムであって、前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータとを有し、前記ホストデバイスは、前記メモリデバイスと、前記第１の電圧と前記第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータとを有し、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、前記ホストデバイスは前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信し、前記メモリデバイスは、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第１の電圧で前記ホストデバイスに送信し、前記メモリデバイスおよび前記ホストデバイスは、前記第１のレギュレータおよび前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替え、前記ホストデバイスは、グランドレベルのクロック信号ラインに、前記第２の電圧を印加し、前記メモリデバイスは、前記クロック信号ラインが、前記第２の電圧であることを検出した場合には、グランドレベルのレスポンス信号ラインに、前記第２の電圧を印加し、前記ホストデバイスは、前記レスポンス信号ラインが、前記第２の電圧であることを検出した場合には、前記クロック信号を発振し、前記メモリデバイスは、前記クロック信号の発振を検出した場合には、前記第２の電圧の信号電圧で、送受信を開始することを特徴とするメモリシステム。
【００８６】
７．  前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第２の電圧であることを検出する第１の電圧比較回路を有し、前記ホストデバイスは、前記レスポンス信号ラインの信号電圧が、前記第２の電圧であることを検出する第２の電圧比較回路を有することを特徴とする上記６に記載のメモリシステム。
【００８７】
８．  ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスの制御方法であって前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータとを有し、前記ホストデバイスから、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替えることを要求する前記コマンド信号を受信するコマンド受信ステップと、前記信号電圧を切り替え可能であることを前記レスポンス信号にて、前記ホストデバイスに送信するレスポンス信号送信ステップと、前記第１のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替える第１のレギュレータ切り替えステップと、クロック信号ラインが前記第２の電圧であることを検出するクロック信号ライン電圧検出ステップと、グランドレベルのレスポンス信号ラインに、前記第２の電圧を印加するレスポンス信号ライン電圧印加ステップと前記クロック信号の発振を検出するクロック信号発振検出ステップと、前記第２の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするメモリデバイスの制御方法。
【００８８】
９．  クロック信号ラインの信号電圧が、前記第２の電圧であることを検出する第１の電圧比較回路を有することを特徴とする上記８に記載のメモリデバイスの制御方法。
【００８９】
１０．  不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスの制御方法であって前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータとを有し、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、前記信号電圧を切り替えることを前記コマンド信号にて送信するコマンド信号送信ステップと、前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信するレスポンス信号受信ステップと、前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替えるレギュレータ電圧切り替えステップと、グランドレベルのクロック信号ラインに、前記第２の電圧を印加するクロック信号ライン電圧印加ステップと、レスポンス信号ラインが、前記第２の電圧であることを検出するレスポンス信号ライン電圧検出ステップと前記クロック信号を発振するクロック信号発振ステップと、前記第２の電圧の信号電圧で送受信を開始する送受信ステップとを有することを特徴とするホストデバイスの制御方法。
【００９０】
１１．  前記レスポンス信号ラインの信号電圧が、前記第２の電圧であることを検出する第２の電圧比較回路を有することを特徴とする上記１０に記載のホストデバイスの制御方法。
【００９１】
１２．  ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムの制御方法であって、前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、前記第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第１のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第１のレギュレータとを有し、前記ホストデバイスは、前記メモリデバイスと、信号を、前記第１の電圧と、前記第２の電圧とから選択されたいずれかの信号電圧で送受信が可能な第２のＩ／Ｏセルと、前記第１の電圧および前記第２の電圧を出力可能な第２のレギュレータとを有し、前記信号電圧を前記第１の電圧から前記第２の電圧に切り替える場合に、前記ホストデバイスが前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信するコマンド信号送信ステップと、前記メモリデバイスが、前記信号電圧を切り替え可能であることを、前記レスポンス信号にて、前記第１の電圧で前記ホストデバイスに送信するレスポンス信号送信ステップと、前記メモリデバイスおよび前記ホストデバイスが、前記第１のレギュレータおよび前記第２のレギュレータが出力する電圧を前記第１の電圧から前記第２の電圧に切り替える、レギュレータ電圧切り替えステップと、前記ホストデバイスが、グランドレベルのクロック信号ラインに、前記第２の電圧を印加するクロック信号ライン電圧印加ステップと、前記メモリデバイスが、前記クロック信号ラインが、前記第２の電圧であることを検出するクロック信号ライン電圧検出ステップと、前記メモリデバイスが、グランドレベルのレスポンス信号ラインに、前記第２の電圧を印加するレスポンス信号ライン電圧印加ステップと、前記ホストデバイスが、前記レスポンス信号ラインが、前記第２の電圧であることを検出するレスポンス信号ライン電圧検出ステップと、前記ホストデバイスが、前記クロック信号を発振するクロック信号発振ステップと、前記メモリデバイスが、前記クロック信号の発振を検出するクロック信号発振検出ステップと、前記メモリデバイスおよび前記ホストデバイスが、前記第２の電圧の信号電圧で、送受信を開始する送受信ステップとを有することを特徴とするメモリシステムの制御方法。
【００９２】
１３  前記メモリデバイスは、クロック信号ラインの信号電圧が、前記第２の電圧であることを検出する第１の電圧比較回路を有し、前記ホストデバイスは、レスポンス信号ラインの信号電圧が、前記第２の電圧であることを検出する第２の電圧比較回路を有することを特徴とする上記１２に記載のメモリシステムの制御方法。
【００９３】
１４  ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって第１の電圧を供給する電源と、前記電源から前記第１の電圧と前記第１の電圧より低い第２の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、前記レギュレータから電力の供給を受け、前記ホストデバイスと信号を送受信するＩ／Ｏセルと、前記Ｉ／Ｏセルを過電圧から保護するために、前記Ｉ／Ｏセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、前記第１の電圧または第２の電圧とから選択されたいずれかの電圧の信号で前記ホストデバイスと送受信が可能なことを特徴とするメモリデバイス。
【００９４】
１５．  不揮発性のメモリ部を有するメモリデバイスに接続可能な、ホストデバイスであって第１の電圧を供給する電源と、前記電源から前記第１の電圧と、前記第１の電圧より低い第２の電圧とから選択されたいずれかの電圧の電力を出力可能なレギュレータと、前記レギュレータから電力の供給を受け、前記メモリデバイスと信号を送受信するＩ／Ｏセルと、前記Ｉ／Ｏセルを過電圧から保護するために、前記Ｉ／Ｏセルの入力端と前記電源端との間に接続された保護ダイオードとを有し、前記第１の電圧または第２の電圧とから選択されたいずれかの電圧の信号で前記メモリデバイスと送受信が可能なことを特徴とするホストデバイス。
【００９５】
＜第２の実施の形態＞  
以下、本発明の第２の実施の形態のメモリデバイスであるメモリカード４００、ホストデバイス５００、メモリカード４００とホストデバイス５００とを有するメモリシステム３０１について図面を参照して説明する。本実施の形態のメモリシステム３０１等は第１の実施の形態のメモリシステム１等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
【００９６】
次に、図８Ａ、図８Ｂ、図９および図１０を用いて、メモリシステム３０１における信号電圧の切り替え動作を説明する。図８Ａおよび図８Ｂは、メモリシステム３０１における信号電圧の切り替え動作を説明するためのフローチャートであり、図９および図１０は、メモリシステム３０１における信号電圧の切り替え動作の際の信号線ライン群（バス）のタイミングチャートである。
【００９７】
以下、図８Ａおよび図８Ｂのフローチャートに従い、メモリシステム３０１における信号電圧の切り替え動作を説明する。なお、図８Ａおよび図８Ｂの左側はホストデバイス５００の動作の流れを、右側はメモリカード４００の動作の流れを示している。
【００９８】
＜ステップＳ４０＞〜＜ステップＳ４４＞  
メモリシステム１等のステップＳ１０〜ステップＳ１４と同じであるため説明は省略する。
【００９９】
＜ステップＳ４５＞  ＣＭＤ／ＲＥＳを０Ｖにドライブ、ＤＡＴを０Ｖにドライブ  
メモリカード４００は、レスポンス信号を送信後、ＣＭＤラインを、Ｌレベル（グランドレベル：０Ｖ）に設定（図９：Ｔ３）し、かつＤＡＴラインをＬレベル（グランドレベル：０Ｖ）に設定（図９：Ｔ４）する。なお、ＣＭＤ／ＲＥＳラインとＤＡＴラインとでは、いずれのラインを先に、Ｌレベルにしてもよい。
【０１００】
＜ステップＳ４６＞  ＣＬＫ停止０Ｖに  
ホストデバイス５００は、クロック発振を停止し、ＣＬＫラインも、Ｌレベル（グランドレベル：０Ｖ）に設定する（図９：Ｔ５）。
【０１０１】
＜ステップＳ４７＞〜＜ステップＳ５０＞  
メモリシステム１等のステップＳ１７〜ステップＳ２０と同じであるため説明は省略する。
【０１０２】
＜ステップＳ５１＞  ＣＬＫ発振  
前記ステップ４９、５０において一定期間（例えば１００マイクロ秒）経過後、ホストデバイス５００はクロック信号線に、発振したクロック信号を送信、言い換えれば、クロック信号を発振する（図９：Ｔ６）。そして、ホストデバイス５００は、レギュレータＶＲ２から１．８Ｖの信号電圧が供給可能になったことをメモリカード４００に伝える。
【０１０３】
＜ステップＳ５２＞  ＣＬＫ発振？
メモリカード４００は、クロック信号ラインに、所定の電圧がＨレベルのクロック信号が印加されたかを、確認する。
【０１０４】
＜ステップＳ５３＞  
メモリシステム１等のステップＳ２３と同じであるため説明は省略する。
【０１０５】
＜ステップＳ５４＞  ＣＭＤ／ＲＥＳをトライステートに  
メモリカード４００は、ＣＭＤ／ＲＥＳラインを短時間だけ、１．８Ｖの電圧にドライブ（図９：Ｔ７〜Ｔ８）した後、トライステート状態にする（図９：Ｔ８）。ＣＭＤ／ＲＥＳラインは、１．８Ｖでプルアップされているので、１．８Ｖの電圧レベルを維持する。
【０１０６】
＜ステップＳ５５、ステップ５６＞  ＤＡＴを１．８Ｖにドライブ／ＤＡＴをトライステートに  
メモリカード４００は、ＤＡＴ信号ラインを、短時間だけ、１．８Ｖの電圧にドライブ（図９：Ｔ９〜Ｔ１０）した後、トライステートにする。ＤＡＴ信号ラインは、１．８Ｖでプルアップされているので、１．８Ｖの電圧レベルを維持する。
【０１０７】
＜ステップＳ５７＞  クロックカウンタセット  
ホストデバイス５００はクロック信号を発振後、クロックカウンタをセット、カウント数ｎをゼロに設定する。
【０１０８】
＜ステップＳ５８、ステップＳ５９＞  
ホストデバイス５００は、最小１６クロックをカウントするまで待機する。待機する時間は１６クロック以上の値を設定する。
【０１０９】
＜ステップＳ６０＞  ＤＡＴライン１．８Ｖ？  
ホストデバイス５００はＤＡＴ信号ラインがグランドレベルではないこと、すなわち、所定の電圧が印加されたことを検出する。ここで、所定の電圧とは１．８Ｖである。
【０１１０】
ホストデバイス５００はＤＡＴ信号ラインに電圧が印加されていない場合（Ｎｏ）には、ステップＳ６１において、パワースイッチ（ＰＳＷ）２０１をオフとして、メモリカード４００の動作を停止する。ホストデバイス５００はＤＡＴ信号ラインに電圧が印加されていた場合（Ｙｅｓ）には、ステップＳ６３で以降の信号の送受信を１．８Ｖの信号電圧で行う。
【０１１１】
なお、さらにホストデバイス５００は、ＤＡＴ信号ラインだけでなく、ＤＡＴ信号ラインおよびＣＭＤ信号ラインもグランドレベルではないこと、すなわち、所定の電圧が印加されたことを検出することで、より安全に電圧切り替え処理を行うことができる。ここで、所定の電圧とは１．８Ｖである。
【０１１２】
＜ステップＳ６２＞  
メモリカード４００およびホストデバイス５００は、共に３．３Ｖモードでの初期化処理を行い、以降の信号の送受信を３．３Ｖの信号電圧で行う。
【０１１３】
＜ステップＳ６３＞  
メモリカード４００およびホストデバイス５００は、共に１．８Ｖモードへの移行処理が完了し、以降の信号の送受信を１．８Ｖの信号電圧で行う。
【０１１４】
１．８Ｖモードへの信号電圧移行手順が失敗し、メモリカード４００が停止した場合は、ホストデバイス５００は、いったん電源をおとしてから、再度３．３Ｖの信号電圧をメモリカード４００に送信して、１．８Ｖモードへの切り替え処理を行わないで、３．３Ｖモードでの初期化処理を行う。
【０１１５】
以上の説明のように、メモリシステム３０１のメモリカード４００は、ホストデバイス５００が出力した発振クロック信号の電圧を検出する。このため、メモリシステム１では必要であったクロック信号ラインにＤＣ電圧を印加する回路が不要となる。また、メモリカード４００が、ＤＡＴラインをトライステート状態とする。
【０１１６】
本実施の形態のメモリシステム３０１は、より簡単な構成でありながら、第１の実施の形態のメモリシステム１と同様の効果を奏することができる。
【０１１７】
＜第３の実施の形態＞  
以下、本発明の第３の実施の形態のメモリデバイスであるメモリカード７００、ホストデバイス８００、メモリカード７００とホストデバイス８００とを有するメモリシステム６０１について説明する。本実施の形態のメモリシステム６０１等は第２の実施の形態のメモリシステム３０１等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
【０１１８】
メモリシステム６０１等では、電圧が所望の電圧、例えば１．８Ｖ、であることを確認するための比較器１１９，１２０，２０７、２０８（図２参照）を具備していない。
【０１１９】
このため、メモリカード７００は、図８Ａ、ステップＳ５２では、クロック信号ラインがグランドレベルではないこと、すなわちクロックの発振の有無のみを確認する。また、ホストデバイス８００は図８Ｂ、ステップＳ５５では、ＣＭＤラインに何らかの電圧が印加されたか、すなわち、ＣＭＤラインがグランドレベルであるかどうかのみを確認する。
【０１２０】
本実施の形態のメモリシステム６０１は、より簡単な構成でありながら、第１の実施の形態のメモリシステム１等と同様の効果を奏することができる。
【０１２１】
また、本発明は、上述した実施の形態および変形例に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【０１２２】
【図１】実施の形態にかかるメモリカードとホストデバイスとからなるメモリシステムの構成を示す概略図である。
【図２】実施の形態にかかるメモリシステムの電源回路部分の構成を示すブロック図である。
【図３Ａ】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図３Ｂ】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図４】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図５】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図６】実施の形態にかかるメモリカードおよびホストデバイスのＩ／Ｏセルの部分的な構成を示した部分構成図である。
【図７Ａ】実施の形態にかかるホストデバイスが送信するスイッチコマンドのパラメータ例を示す説明図である。
【図７Ｂ】実施の形態にかかるホストデバイスが送信するスイッチコマンドのパラメータ例を示す説明図である。
【図８Ａ】第２の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図８Ｂ】実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作を説明するためのフローチャートである。
【図９】第２の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【図１０】第２の実施の形態にかかるメモリシステムにおける信号電圧の切り替え動作の際のバスのタイミングチャートである。
【符号の説明】
【０１２３】
１…メモリシステム、１００…メモリカード、１１６…第１のレギュレータ、１１８…コンデンサ、１１９…比較器、１２０…比較器、１２１…Ｉ／Ｏセル、１２３…ランダムロジック部、１３６、１３７…保護ダイオード、１５０…メモリ部、１５１…メモリコントローラ、１５２…コネクタ、２００…ホストデバイス、２０４…第２のレギュレータ、２０６…コンデンサ、２０７…比較器、２０８…比較器、２０９…Ｉ／Ｏセル、２２４、２２５…プルアップ抵抗、２３２、２３３…保護ダイオード
【図１】
0005106219.tif 000002
【図２】
0005106219.tif 000003
【図３Ａ】
0005106219.tif 000004
【図３Ｂ】
0005106219.tif 000005
【図４】
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【図５】
0005106219.tif 000007
【図６】
0005106219.tif 000008
【図７Ａ】
0005106219.tif 000009
【図７Ｂ】
0005106219.tif 000010
【図８Ａ】
0005106219.tif 000011
【図８Ｂ】
0005106219.tif 000012
【図９】
0005106219.tif 000013
【図１０】
0005106219.tif 000014