(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成された第１ソース領域および第１ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間に設けられる第１チャネル領域と、
前記第１チャネル領域上に形成された第１ゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ソース領域上に形成され第１方向に磁化容易軸を有する強磁性層を含む第１ソース電極と、
前記第１ドレイン領域上に形成され前記第１方向に対して０度より大きく１８０度未満の角度をなす第２方向に磁化した強磁性層を含む第１ドレイン電極と、
前記第１ドレイン領域上に前記第１ドレイン電極と離間して形成され前記第２方向と略反平行な方向に磁化した強磁性層を含む第２ドレイン電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体領域を有する半導体基板と、
前記第１半導体領域に形成された第２導電型の第１ソース領域と、
前記第１半導体領域にそれぞれが前記第１ソース領域と離間して形成されるとともに互いに分離して形成される第２導電型の第１および第２ドレイン領域と、
前記第１ソース領域と前記第１ドレイン領域との間および前記第１ソース領域と第２ドレイン領域との間に設けられる第１チャネル領域と、
前記第１チャネル領域上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ソース領域上に形成され第１方向に磁化容易軸を有する強磁性層を含む第１ソース電極と、
前記第１ドレイン領域上に形成され前記第１方向に対して０度より大きく１８０度未満の角度をなす第２方向に磁化した強磁性層を含む第１ドレイン電極と、
前記第２ドレイン領域上に形成され前記第２方向と概反平行な方向に磁化した強磁性層を含む第２ドレイン電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記半導体基板は、前記第１導電型とは異なる第２導電型の第２半導体領域を有し、
前記第２半導体領域に離間して形成された第１導電型の第２ソース領域および第３ドレイン領域と、
前記第２ソース領域と前記第３ドレイン領域との間の第２チャネル領域となる前記第２半導体領域上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
を更に備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ゲート電極上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された制御ゲート電極と、
を更に備えたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１ドレイン電極に接続される第１半導体素子と、前記第２ドレイン電極に接続される第２半導体素子とを更に備えていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１ソース電極は、それぞれが前記第１方向に磁化容易軸を有する強磁性層を含む複数の電極を備えていることを特徴する、請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記第１ソース領域上に強磁性層を含む第２ソース電極が更に設けられ、前記第２ソース電極の強磁性層の磁化容易軸が前記第１および第２ドレイン電極のいずれかの強磁性層の磁化方向とのなす方向余弦の絶対値が、前記第１方向が前記第１及び第２ドレイン電極のいずれかの強磁性層の磁化方向となす方向余弦の絶対値に等しいことを特徴する請求項１乃至５のいずれかに記載の半導体装置。
【請求項８】
前記第１ソース領域上に、前記第１ソース電極の強磁性層と異なる反磁場係数を有する強磁性層を含む第２ソース電極が更に設けられていることを特徴する請求項１乃至６のいずれかに記載の半導体装置。
【請求項９】
前記第１ソース領域上に、前記第１ソース電極の強磁性層と異なる組成の強磁性層を含む第２ソース電極を更に備えていることを特徴する請求項１乃至６のいずれかに記載の半導体装置。
【請求項１０】
前記第１ソース電極の強磁性層は、非磁性体からなる磁壁誘導領域を有し、複数の磁区を有していることを特徴する請求項１乃至５のいずれかに記載の半導体装置。
【請求項１１】
互いに反平行な方向に磁化が固着された２つの磁気固着導電層が、それぞれ非磁性層を介して前記第１ソース電極の強磁性層に接続されていることを特徴する請求項１乃至６のいずれかに記載の半導体装置。
【請求項１２】
前記第１ソース電極上に、前記第１ソース電極の強磁性層の磁化方向を反転させる配線が設けられていることを特徴する請求項１乃至６のいずれかに記載の半導体装置。
【請求項１３】
前記第１ドレイン電極と前記第２ドレイン電極の間に、電気的に絶縁された軟磁性体物質が設けられていることを特徴とする請求項１乃至１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１ドレイン電極或いは前記第２ドレイン電極に反強磁性体膜が積層されていることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
【請求項１５】
前記第１ソース電極、前記第１ドレイン電極、或いは前記第２ドレイン電極と前記半導体基板との間にトンネルバリア層が設けられていることを特徴とする請求項１乃至１４のいずれかに記載の半導体装置。
【請求項１６】
前記第１ドレイン電極と前記第２ドレイン電極の反磁場係数が異なることを特徴とする請求項１乃至１５のいずれかに記載の半導体装置。
【請求項１７】
前記第１ドレイン電極或いは前記第２ドレイン電極が複数の電極に分割されていることを特徴とする請求項１乃至１５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造のスピントランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
高周波移動体通信の目覚しい普及に代表されるように、超高速高機能半導体装置の実現により社会生活の情報化が著しく進行している。これに伴い、これらに用いられる個々の半導体素子の高速化、微細化、大規模集積化、ワンチップ化に対する要求は時を追って増大している。しかし、これらの半導体素子の主要な構成要素であるＭＯＳＦＥＴの微細化、高速化の追求は、現在、ほぼ極限にまで達している。
【０００３】
そこで、電子回路の更なる高機能化に向けて、従来の相補型シリコンＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）回路素子に、本来のＭＯＳＦＥＴ動作を超える新機能を付与することで、単なる微細化、高速化によって得られる以上の高付加価値を半導体装置にもたらそうとする試みが希求されている。
【０００４】
こうした中、近年、電子のスピン自由度を利用したスピンエレクトロニクスの研究が注目されている。特に、微細化限界を超えるＭＯＳＦＥＴの高機能化の有力候補として、通常の相補型シリコンＭＯＳＦＥＴ（Ｃ−ＭＯＳＦＥＴ）回路との整合性、混載可能性を兼ね備えたＭＯＳＦＥＴ構造のスピントランジスタが脚光を浴びている。即ち、通常のＭＯＳＦＥＴ動作がチャネルを流れる電荷のみによって規定、制御されているのに対して、ＭＯＳＦＥＴ構造のスピントランジスタ（以下、スピンＭＯＳＦＥＴと略記する）は、チャネルを流れる荷電担体（ｃａｒｒｉｅｒ）のスピン自由度にも依存して動作するように構成される（例えば、非特許文献１参照）。
【非特許文献１】M.Tanaka and S.Sugahara, IEEE Trans. ED 54 (2007) p.961
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、通常のＣ−ＭＯＳＦＥＴ素子に、本来のＭＯＳＦＥＴ動作を超える新機能を付与することで、単なる微細化、高速化によって得られる以上の高付加価値を半導体装置にもたらすために、スピンＭＯＳＦＥＴの利用が検討されている。
【０００６】
しかし、後述するように、本発明者達の検討結果によれば、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を保ちつつ、安定した動作で、不揮発な再構成可能論理回路の構築が可能なスピンＭＯＳＦＥＴを得ることは困難である。
【０００７】
本発明は、上記事情を考慮してなされたものであって、通常の相補型シリコンＭＯＳＦＥＴ回路との整合性、混載可能性を保ちつつ安定した動作で、不揮発な再構成可能論理回路を構築することができるスピンＭＯＳＦＥＴを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による半導体装置は、半導体基板と、前記半導体基板に離間して形成された第１ソース領域および第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間に設けられる第１チャネル領域と、前記第１チャネル領域上に形成された第１ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ソース領域上に形成され第１方向に磁化容易軸を有する強磁性層を含む第１ソース電極と、前記第１ドレイン領域上に形成され前記第１方向に対して０度より大きく１８０度未満の角度をなす第２方向に磁化した強磁性層を含む第１ドレイン電極と、前記第１ドレイン領域上に前記第１ドレイン電極と離間して形成され前記第２方向と略反平行な方向に磁化した強磁性層を含む第２ドレイン電極と、を備えたことを特徴とする。
【０００９】
また、本発明の第２の態様による半導体装置は、第１導電型の第１半導体領域を有する半導体基板と、前記第１半導体領域に形成された第２導電型の第１ソース領域と、前記第１半導体領域にそれぞれが前記第１ソース領域と離間して形成されるとともに互いに分離して形成される第２導電型の第１および第２ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間および前記第１ソース領域と第２ドレイン領域との間に設けられる第１チャネル領域と、前記第１チャネル領域上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ソース領域上に形成され第１方向に磁化容易軸を有する強磁性層を含む第１ソース電極と、前記第１ドレイン領域上に形成され前記第１方向に対して０度より大きく１８０度未満の角度をなす第２方向に磁化した強磁性層を含む第１ドレイン電極と、前記第２ドレイン領域上に形成され前記第２方向と概反平行な方向に磁化した強磁性層を含む第２ドレイン電極と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を保ちつつ、安定した動作で、不揮発な再構成可能論理回路を構築することが可能なスピンＭＯＳＦＥＴを備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態を、以下に図面を参照して詳細に説明する。
【００１２】
まず、本発明者達が、スピンＭＯＳＦＥＴに関して行った検討結果について説明する。
【００１３】
＜スピンＭＯＳＦＥＴの類型と動作原理＞
荷電担体のスピン自由度に依存したＭＯＳＦＥＴ動作は、ＭＯＳＦＥＴ構造において、ソース、ドレイン電極を磁性体で構成する、或いは、ソース電極とチャネルを形成する半導体を磁性体で構成する、ことで実現することが可能である。
【００１４】
｛タイプ１のスピンＭＯＳＦＥＴ｝
例えば、ソース電極をハーフメタル強磁性体金属で構成すれば、ソースからチャネルに注入される荷電担体のスピンは、ソース電極を構成するハーフメタル強磁性体金属の磁化方向に偏極する。従って、ドレイン電極を構成するハーフメタル強磁性体金属の磁化方向が、ソース電極を構成するハーフメタル強磁性体金属の磁化方向と平行の場合、チャネルを経由してドレイン電極に至るスピン偏極した荷電担体は、そのまま、ドレイン電極に流入することが出来る。この結果、通常のＭＯＳＦＥＴと同等の素子動作が実現される。
【００１５】
これに対し、ドレイン電極を構成するハーフメタル強磁性体金属の磁化方向が、ソース電極を構成するハーフメタル強磁性体金属の磁化方向と反平行の場合、スピン偏極した荷電担体は、ドレイン電極に流入することが出来ず、ソース、ドレイン間に電流は流れなくなる。よって、ＭＯＳＦＥＴのソース、ドレイン電極は電気的に遮断される。尤も、ドレイン電圧が非常に大きくなり、スピン偏極した荷電担体が、ハーフメタル強磁性体の少数スピンキャリア（強磁性体金属の磁化方向と反平行に偏極したキャリア）のエネルギー準位に到達可能となった場合には、チャネル電流が流れ始める。このように、ドレイン電極を構成する強磁性体金属の磁化方向を、ソース電極を構成する強磁性体金属の磁化方向と平行、反平行にすることで、ＭＯＳＦＥＴの動作を変調することが出来るのである。
【００１６】
このような、スピンＭＯＳＦＥＴ（以下、タイプ１のスピンＭＯＳＦＥＴと云う）のドレイン電流のドレイン電圧依存性を、ゲート電圧をパラメータとして、ドレイン電極を構成する強磁性体金属の磁化方向が、ソース電極を構成する強磁性体金属の磁化方向と、平行、反平行の場合について、それぞれ、模式的に図１に示す。もちろん、ソース電極は接地されているとする。以降、それぞれの状態の素子動作を単に、平行、反平行状態の場合の素子動作と略記する。
【００１７】
｛タイプ２のスピンＭＯＳＦＥＴ｝
一方、ソース電極を磁性体で構成し、更に、チャネルを磁性半導体とした場合は、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が、平行か、反平行かによって、ＭＯＳＦＥＴの動作が変調される。これは、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が平行の場合、ソース電極のスピン偏極した荷電担体からみて、チャネルを構成する磁性半導体へ移動するに際して乗り越えなければならないエネルギー障壁（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ，Φｐ）が、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が反平行の場合に出現するエネルギー障壁（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ，Φａ）よりも小さくなることによる。このとき、ドレイン電極は通常の金属性物質でも良いし、ソース電極を構成する強磁性体金属の磁化方向と平行に磁化した強磁性体金属で有っても良い。いずれの場合でも、ソース電極から注入されたスピン偏極した荷電担体は、そのままドレイン電極に流入できる。この結果、ソース電極を構成する強磁性体金属の磁化方向とチャネルを構成する磁性半導体の磁化方向が反平行の場合は、平行の場合に比して、ＭＯＳＦＥＴを流れる電流（即ちドレイン電流）が、上記エネルギー障壁差に依存して、ほぼ一定の割合で、低減されることになる。このように、チャネルを構成する磁性半導体の磁化方向を、ソース電極を構成する強磁性体金属の磁化方向と平行、反平行にすることで、ＭＯＳＦＥＴの動作を変調することが出来るのである。
【００１８】
このような、スピンＭＯＳＦＥＴ（以下、タイプ２のスピンＭＯＳＦＥＴと云う）のドレイン電流のドレイン電圧依存性を、ゲート電圧をパラメータとして、チャネルを構成する磁性半導体の磁化方向が、ソース電極を構成する強磁性体金属の磁化方向と、平行の場合と反平行の場合について、それぞれ、模式的に図２に示す。もちろん、ソース電極は接地されているとする。以降、それぞれの状態の素子動作を単に、平行、反平行状態の場合の素子動作と略記する。
【００１９】
＜スピンＭＯＳＦＥＴの問題点＞
以上、スピンＭＯＳＦＥＴの類型化と、それぞれの素子動作の磁気的変調の様子を概観したが、もちろん、これら異なる類型のスピンＭＯＳＦＥＴには、異なる技術的課題がそれぞれ存在する。以下、これを逐次的に詳述する。
【００２０】
（１）通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性
まず、スピンＭＯＳＦＥＴの、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性について検討する。
【００２１】
タイプ１のスピンＭＯＳＦＥＴの作成において、ソースおよびドレイン電極を磁性体で形成するには、ＭＯＳ構造を通常のＣ−ＭＯＳＦＥＴの製造工程と共通して構成し、その後、ソースおよびドレイン領域に強磁性金属、例えば、ＮｉＦｅ合金などを堆積形成すればよい。従って、このような類型のスピントランジスタは、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備え、Ｃ−ＭＯＳＦＥＴ回路の高付加価値化と言う目的からは好都合である。
【００２２】
一方、タイプ２のスピンＭＯＳＦＥＴの作成には磁性半導体が必要になる。このような磁性半導体は、例えば、ＣｄＴｅ、ＺｎＳｅ、ＧａＡｓ、ＩｎＳｂのような半導体原子の一部をＭｎなどの磁性を発現する原子で置換することにより得られるが、現在のところ、強磁性の発現は低温でのみ実現される。さらに、強磁性秩序の発現機構が、半導体中の荷電担体の濃度に依存するため、ＭＯＳＦＥＴのように、荷電担体濃度の急速で激しい変化を伴う素子動作を安定的に実現することは困難である。従って、通常のＣ−ＭＯＳＦＥＴ回路を補完すべく、室温での安定した動作をタイプ２のスピンＭＯＳＦＥＴに期待することは出来ない。その上、半導体基板自体をシリコンとは全く異なる磁性半導体としなければならず、タイプ２のスピンＭＯＳＦＥＴは、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性に大きな問題を抱える事になる。勿論、通常のＣ−ＭＯＳＦＥＴ素子に、本来のＭＯＳＦＥＴ動作を超える新機能を付与することで、高付加価値化を達成しようと言う目的からは不適である。
【００２３】
従って、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性という観点からは、タイプ１のスピンＭＯＳＦＥＴが優れていることが明らかとなった。
【００２４】
（２）スピンＭＯＳＦＥＴ動作の有用性
次に、通常のＣ−ＭＯＳＦＥＴ回路の高付加価値化と言う目的からスピンＭＯＳＦＥＴ動作の有用性について検討する。
【００２５】
スピンＭＯＳＦＥＴが有する素子動作の不揮発な磁気的変調機能を利用した、最も有用なＭＯＳＦＥＴの高機能化の一つは、不揮発な再構成可能な（Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ）論理回路の構築にあることは言を待たない。
【００２６】
このような、スピンＭＯＳＦＥＴを用いた再構成可能な論理回路は、図３に示す、フローティングゲートを介して容量結合した２入力のインバータを含む回路によって構築することが可能である。即ち、前段のインバータを構成する一方のＭＯＳＦＥＴＱ２を、スピンＭＯＳＦＥＴで置き換えることで、２入力Ａ、Ｂの一方が昇圧されたときの出力を、スピンＭＯＳＦＥＴの不揮発な磁気的変調機能に伴い変化させるのである。
【００２７】
具体的に、図４（ａ），４（ｂ）に、図３に示す回路のスピンＭＯＳＦＥＴＱ２に、タイプ１のスピンＭＯＳＦＥＴまたはタイプ２のスピンＭＯＳＦＥＴを用いた場合の、ＶＯ１出力特性を、それぞれ、スピンＭＯＳＦＥＴの磁性体の磁化の平行、反平行状態に対応し、フローティングゲートの電圧ＶＦＢの関数として、それぞれ示す。
【００２８】
この図４（ａ）、４（ｂ）からわかるように、２入力Ａ、Ｂの双方が接地された場合（ＧＮＤレベルに保持された場合）、フローティングゲートの電圧ＶＦＢはＧＮＤレベルとなり、前段のインバータの出力ＶＯ１はスピンＭＯＳＦＥＴＱ２の磁性体の磁化が平行、或いは、反平行状態にあるかに係わらず、電源電圧ＶＤＤで一定となる。
【００２９】
一方、２入力Ａ、Ｂの一方が昇圧されたときは、フローティングゲートの電圧ＶＦＢが電源電圧ＶＤＤの半分程度となり、出力ＶＯ１は、スピンＭＯＳＦＥＴＱ２の磁性体の磁化が平行状態、或いは反平行状態にあるかによって変化する。平行状態の時はＧＮＤレベルに近く、反平行状態の時はＶＤＤに近い電位が出力される。
【００３０】
最後に、２入力Ａ、Ｂの双方が電源電圧ＶＤＤまで昇圧された場合、フローティングゲートの電圧ＶＦＢはＶＤＤとなり、タイプ１のスピンＭＯＳＦＥＴを使用したときは、出力ＶＯ１はスピンＭＯＳＦＥＴが反平行状態でＶＤＤに近く、平行状態でＧＮＤレベルに近くになる（図４（ａ））。これに対し、タイプ２のスピンＭＯＳＦＥＴを使用したときは、出力ＶＯ１は、平行状態、或いは反平行状態にあるかに係わらず、ＧＮＤレベルで一定となる（図４（ｂ））。
【００３１】
この結果、タイプ２のスピンＭＯＳＦＥＴを使用したとき、後段のインバータの出力ＶＯ２の特性によって規定される、図３に示す２入力論理回路は、平行状態の時はＯＲ回路、反平行状態の時ＡＮＤ回路と再構成される。従って、この回路を使って、任意の対称２入力の再構成可能な論理回路が構成できることになる。
【００３２】
一方、タイプ１のスピンＭＯＳＦＥＴを使用したとき、ＶＯ２の特性によって規定される、図３に示す２入力の論理回路は、平行状態の時はＯＲ回路となるが、反平行状態の時は、単なる定値関数にしかならない。従って、この回路を使って、任意の２入力の再構成可能な論理回路を構成することは困難である。
【００３３】
このことから、スピンＭＯＳＦＥＴが有する、素子動作の不揮発な磁気的変調機能を利用した、最も有用なＭＯＳＦＥＴの高機能化の一つとして、不揮発な再構成可能論理回路を構築するに当たっては、タイプ２のスピンＭＯＳＦＥＴによって実現される素子動作が優れていることが明らかとなった。
【００３４】
（３）スピンＭＯＳＦＥＴ動作の安定性
最後に、スピンＭＯＳＦＥＴ動作原理に起因した、スピンＭＯＳＦＥＴ動作の安定性について検討する。
【００３５】
前述したように、タイプ２のスピンＭＯＳＦＥＴの作成には磁性半導体が必要になる。このような磁性半導体は、現在のところ、室温では実現されていない。更に、強磁性秩序の発現機構が、半導体中の荷電担体の濃度に依存するため、ＭＯＳＦＥＴのように、荷電担体濃度の急速で激しい変化を伴う素子動作をタイプ２のスピンＭＯＳＦＥＴによって室温で安定的に実現することは困難である。
【００３６】
一方、タイプ１のスピンＭＯＳＦＥＴでは、素子動作の不揮発な磁気的変調機能が、ドレイン電極への、スピン偏極した荷電担体の流入阻止能力に由来している。ゲート電極に電圧を印加し、ソース電極からの荷電担体注入が可能となった状態（Ｏｎ状態）で、ドレイン電極に荷電担体を引きつける電圧が印加された場合、ドレイン電極の磁化方向の如何にかかわらず、電気力学的作用により、ソース電極からは、スピン偏極した荷電担体がチャネル半導体中に注入される。この結果、図５に示す、ＭＯＳＦＥＴのチャネル表面近傍のエネルギーバンド図において、反平行状態に於いては、ドレイン電極近傍に、ドレイン電極に流入することが適わないスピン偏極した荷電担体が、逐次蓄積してゆく事になる。ドレイン電極近傍の電荷蓄積は、半導体中の静電ポテンシャルの経時的変動をもたらし、加えて、周辺の不純物、結晶欠陥とのスピンの反転を伴うような相互作用、或いは熱的擾乱などにより、蓄積された荷電担体の一部は、そのスピンを反転させ、ドレイン電極に流入を始めてしまう事になる。このように、素子動作の経時的変化が生じると、安定的な回路機能の確保が困難となる。更に、上述したように、結晶欠陥の有無等によって鋭敏に素子動作が変動してしまうと、目途の特性を持った素子を大量、且つ、均一に製造することが不可能となってしまう。
【００３７】
従って、スピンＭＯＳＦＥＴ動作の安定性という観点からは、タイプ１のスピンＭＯＳＦＥＴ、タイプ２のスピンＭＯＳＦＥＴとも、問題を抱えている。
【００３８】
以上、総括すると、通常のＣ−ＭＯＳＦＥＴ素子に、本来のＭＯＳＦＥＴ動作を超える新機能を付与することで、高付加価値化を達成しようと言う目的からはタイプ１のスピンＭＯＳＦＥＴを利用しなければならないが、不揮発な再構成可能論理回路の構築と、動作の安定性に問題が生じてしまう。
【００３９】
一方、不揮発な再構成可能論理回路の構築には、タイプ２のスピンＭＯＳＦＥＴが適しているが、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性、動作の安定性に問題が生じてしまう。
【００４０】
以上詳述したように、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を保ちつつ、安定した動作で、不揮発な再構成可能論理回路の構築が可能なスピンＭＯＳＦＥＴを得ることは、困難である。
【００４１】
そこで、本発明者達は、これらの問題を解決すべく鋭意研究に努めた結果、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を保ちつつ、安定した動作で、不揮発な再構成可能論理回路の構築が可能なスピンＭＯＳＦＥＴを得ることができた。
【００４２】
以下に、本発明の実施形態を説明する。
【００４３】
（第１実施形態）
本発明の第１実施形態によるスピンＭＯＳＦＥＴの平面図を図６に示す。本実施形態のスピンＭＯＳＦＥＴは、図示しない半導体基板に離間して形成されたソース領域１２およびドレイン領域１４と、ソース領域１２とドレイン領域１４との間のチャネル領域となる半導体基板上に形成されたゲート絶縁膜（図示せず）と、このゲート絶縁膜上に形成されたゲート電極１８と、ソース領域１２上に形成され第１の方向Ｄｓ１に磁化されたハーフメタル強磁性体金属Ｍｓ１と、ドレイン領域１４上に形成され上記第１の方向Ｄｓ１とは異なる第２の方向Ｄｄ１に磁化されたハーフメタル強磁性体金属Ｍｄ１と、ドレイン領域１４上に形成され上記第２の方向Ｄｄ１と反平行な第３の方向Ｄｄ２に磁化され且つ上記ハーフメタル強磁性体金属Ｍｄ１と物理的に離間して配置されたハーフメタル強磁性体金属Ｍｄ２と、を備えている。
【００４４】
すなわち、ソース領域１２上には第１の方向Ｄｓ１に磁化されたハーフメタル強磁性体金属Ｍｓ１が設けられ、ドレイン領域１４上にはいずれも第１の方向Ｄｓ１とは異なる、互いに反平行な方向Ｄｄ１、Ｄｄ２に磁化された一対のハーフメタル強磁性体金属Ｍｄ１、Ｍｄ２が設けられている。そして、ハーフメタル強磁性体金属Ｍｓ１がソース電極となり、一対のハーフメタル強磁性体金属Ｍｄ１、Ｍｄ２がドレイン電極となる。ドレイン電極Ｍｄ１、Ｍｄ２の磁化方向は、それぞれ方向Ｄｄ１、Ｄｄ２に固着されている。ソース電極Ｍｓ１との磁化方向は、後述するように、方向Ｄｓ１またはこの方向Ｄｓ１と反平行な（１８０度異なる）方向に変化させることが可能となっている。方向Ｄｓ１またはこの方向Ｄｓ１と反平行な（１８０度異なる）方向がソース電極となる強磁性体金属Ｍｓ１の磁化容易軸に沿った方向となる。
【００４５】
次に、スピンの性質について説明する。
【００４６】
＜スピンの性質＞
そもそも、素粒子としての電子のスピン自由度は、その量子としての相対論的共変性に由来し、単なる実空間のベクトルではなく、非相対論的極限では、拡張された回転群ＳＵ（２）の表現空間（線形空間）の元、即ち、スピノルとして記述される。そして、物質中の電子、或いは、正孔に対しても、同様の性質は受け継がれる。
【００４７】
非相対論的電子スピンの表現空間の次元は２であり、従って、電子のスピン状態は任意の一対の（線形空間の）正規直交基底の重ね合わせとして記述される。通常、この一対の正規直交基底を、「Ｕｐ」、「Ｄｏｗｎ」というような呼称で表現している。
【００４８】
同値な正規直交基底の集まりは、実空間の一対の互いに反平行な方向の集まり（量子化軸）と１対１に対応させることが出来るので、電子スピンの表現空間の一対の正規直交基底を、実空間の一対の互いに反平行な方向によって指定し、表記することが可能である。
【００４９】
強磁性体金属がある方向に磁化しているという場合、この中の大多数の自由電子のスピン状態は、この磁化方向に対応した第１基底成分のみを持ち、少数の自由電子のスピン状態は、この磁化方向と反平行な方向に対応した第２基底成分（第１基底成分と直交する）のみを持つことになる。特に、ハーフメタル強磁性体金属の場合、フェルミ準位近傍では、自由電子のスピン状態は、磁化方向に対応した基底成分しか持たない。このことから、一対の互いに反平行な方向に磁化した強磁性体金属中の自由電子の状態は、それぞれ一対となって、スピン状態の正規直交基底を形成することがわかる。
【００５０】
次に、本実施形態によるスピンＭＯＳＦＥＴの動作を説明する。
【００５１】
第１の方向Ｄｓ１と第２の方向Ｄｄ１とのなす内角をΦとする。話を簡単にするため、本実施形態のスピンＭＯＳＦＥＴはシリコン上に形成されたｎチャネルＭＯＳＦＥＴ構造とする。すなわち、ソース、ドレイン領域には、ｎ型不純物が導入されているとする。このとき、ソース領域１２上のハーフメタル強磁性体金属Ｍｓ１から、チャネル領域に注入される電子のスピン状態は、第１の方向Ｄｓ１に対応した基底｜Ｄｓ１＞で表現される。即ち、スピン偏極している。スピン軌道相互作用の小さいシリコン中では、チャネルを流れる電子のスピン状態は保存され、ドレイン領域１４に至る。ドレイン領域１４上のハーフメタル強磁性体金属Ｍｄ１、Ｍｄ２に流入できるスピン状態は、磁化方向Ｄｄ１、Ｄｄ２に対応した基底｜Ｄｄ１＞、｜Ｄｄ２＞で表現される状態に限定される。しかし、基底｜Ｄｄ１＞、｜Ｄｄ２＞は正規直交基となるので、その線形結合であるスピン状態｜Ｄｓ１＞の電子は、必ずハーフメタル強磁性体金属Ｍｄ１、Ｍｄ２のいずれかには流入できる。それぞれの電極に流入できる確率Ｐ１ｐ、Ｐ２ｐは、スピン状態｜Ｄｓ１＞の各正規直交基底｜Ｄｄ１＞、｜Ｄｄ２＞への射影によって決まり、第１の方向Ｄｓ１と第２の方向Ｄｄ１のなす角Φのみに依存して、スピノルの性質により、
Ｐ１ｐ＝  ｃｏｓ２（Φ／２）
Ｐ２ｐ＝  ｓｉｎ２（Φ／２）
と表すことが出来る。
【００５２】
従って、ソース電極Ｍｓ１から流入する電流Ｉｓのうち、ドレイン電極Ｍｄ１に流入する電流Ｉｄ１は、Ｉｄ１＝Ｐ１ｐ・Ｉｓと表され、ドレイン電極Ｍｄ２に流入する電流Ｉｄ２は、Ｉｄ２＝Ｐ２ｐ・Ｉｓと表される。対応するドレイン電流特性は、それぞれ図７（ａ）、７（ｂ）に示すようになる。
【００５３】
次に、図８に示すように、ソース電極Ｍｓ１の磁化方向Ｄｓ１を反転させて、磁化方向Ｄｓ２とする。この磁化反転の方法については、第２実施形態で説明する。このように、ソース電極Ｍｓ１の磁化方向Ｄｓ１を反転させて、磁化方向Ｄｓ２とした場合は、同様の計算により、ドレイン電極Ｍｄ１、Ｍｄ２にそれぞれ流入できる確率Ｐ１ａ，Ｐ２ａは、
Ｐ１ａ＝  ｓｉｎ２（Φ／２）＝  Ｐ２ｐ
Ｐ２ａ＝  ｃｏｓ２（Φ／２）＝  Ｐ１ｐ
と表すことが出来る。
【００５４】
従って、ソース電極Ｍｓ１から流入する電流Ｉｓのうち、Ｉｄ１＝Ｐ１ａＩｓ、Ｉｄ２＝Ｐ２ａＩｓがそれぞれ、ドレイン電極Ｍｄ１、Ｍｄ２に流入し、対応するドレイン電流特性は、それぞれ図７（ｂ）、７（ａ）に示すようになる。
【００５５】
この結果、ドレイン電極Ｍｄ１に流入する電流Ｉｄ１に着目すれば、ソース電極Ｍｓ１の磁化を反転することによって、図７（ｃ）に示すように、チャネルを構成する磁性半導体を必要とすることなく、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作を実現する。よって、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備えつつ、安定した動作が可能でかつ不揮発な再構成可能な論理回路を構築できる。
【００５６】
このとき、ソース電極Ｍｓ１からドレイン領域１４に流入する、スピン偏極した荷電単体は、必ずドレイン領域１４上のどちらか一方の強磁性体金属に流入可能なので、ドレイン電極に流入することが適わないスピン偏極した荷電担体が、ドレイン電極Ｍｄ１、Ｍｄ２の近傍に大量に蓄積してゆく事を抑止でき、安定的な回路機能が確保でき、目途の特性を持った素子を得ることが可能となる。
【００５７】
さらに、磁気変調の度合いを、各電極にどのような材料を使用するかににかかわらず、ソース電極Ｍｓ１とドレイン電極Ｍｄ１、Ｍｄ２の磁化の方向によって、任意に調節することが可能となり、回路設計の自由度が著しく向上することになる。
【００５８】
また、ドレイン領域１４上に、近接して互いに反平行な方向に磁化した強磁性体金属Ｍｄ１、Ｍｄ２を形成しているので、反磁場の効果が低減され、それぞれの磁化が安定化し、容易にソース領域１２上に形成した強磁性体金属Ｍｓ１の磁化方向だけを変化させることが可能となる。
【００５９】
図６および図８においては、ドレイン電極Ｍｄ１、Ｍｄ２の互いに反平行な磁化方向Ｄｄ１、Ｄｄ２は、ゲート電極１８の長手方向と直行している場合を示した。しかし、上述の説明からわかるように、上記効果は、ソース電極Ｍｓ１とドレイン電極Ｍｄ１、Ｍｄ２の磁化の相対的方向のみに依存する。このため、図９に示すように、ドレイン電極Ｍｄ１、Ｍｄ２の互いに反平行な磁化方向Ｄｄ１、Ｄｄ２が、ゲート電極１８の長手方向に傾いている場合でも、図７（ａ）、７（ｂ）、７（ｃ）と全く同様の作用を有する。
【００６０】
以上説明したように、本実施形態のスピンＭＯＳＦＥＴにおいては、ソース領域上に第１の方向に磁化した強磁性体金属が形成され、ドレイン領域上に、第１の方向とは異なる互いに反平行な方向に磁化し、且つ物理的に離間して配置された一対の強磁性体金属が形成されている。
【００６１】
このように構成したことにより、ソース電極からドレイン領域に流入する、スピン偏極した荷電単体は、その偏極の方向と、ドレイン領域上の強磁性体金属の磁化方向とに依存した一定の割合で、必ず、どちらか一方のドレイン領域上の強磁性体金属に流入できるようになる。このため、ドレイン電極に流入することが適わないスピン偏極した荷電担体が、ドレイン電極近傍に逐次、大量に蓄積してゆく事を回避できる。従って、半導体中の静電ポテンシャルの経時的変動や、蓄積された荷電担体の、周辺不純物、欠陥とのスピンの反転を伴うような相互作用、或いは熱的擾乱などに伴う、スピン反転を阻止できる。この結果、素子動作の変動を抑止し、安定的な回路機能が確保できる。さらに、目途の特性を持った素子を得ることができる。
【００６２】
更に、ドレイン領域に形成された一対の強磁性体金属に電気的に独立した金属配線を接続することが可能である。このような構成とすることにより、ドレイン領域上に形成された、互いに反平行な方向に磁化した強磁性体金属には異なる電位が印加可能となる。
【００６３】
そして、スピン偏極した荷電単体は、その偏極の方向と、ドレイン領域上の強磁性体金属の磁化方向とに依存した一定の割合で、ドレイン領域上の強磁性体金属に流入するので、ＭＯＳＦＥＴのソース領域上に形成した強磁性体金属の磁化方向を変化させることで、個別のＭＯＳＦＥＴを流れる電流（ドレイン電流）を、電極を構成する強磁性体金属の特性に依らず、ソース、ドレイン領域上の強磁性体の磁化方向を調節して、自由に一定の割合で変調できる。
【００６４】
従って、チャネルを構成する磁性半導体を必要とすることなく、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作を実現できる。よって、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備えつつ、不揮発な再構成可能な論理回路を構築できる。
【００６５】
なお、本実施形態においては、ソース電極およびドレイン電極は、強磁性体金属からなる単層膜であるとして説明したが、強磁性層が非磁性層を介して積層され強磁性結合または反強磁性結合した積層構造を有していてもよい。例えば、強磁性層／非磁性層／強磁性層の３層積層構造、強磁性層／非磁性層／強磁性層／非磁性層／強磁性層の５層積層構造であってもよい。ドレイン領域に形成された２つのドレイン電極がそれぞれ上記積層構造を有しているときは、ドレイン領域に一番近いそれぞれの強磁性層の磁化方向が反平行となっている必要がある。ソース電極またはドレイン電極が、強磁性層が非磁性層を介して積層され強磁性結合または反強磁性結合した積層構造を有することは、本実施形態ばかりでなく、後述する第２乃至第３実施形態にも適用することができる。
【００６６】
また、図２６に示すように、半導体基板１００への強磁性体金属の拡散を防止し、注入される電子のスピン偏極率を保持するために、ソース電極となる強磁性体金属Ｍｓ１とソース領域１２との間、および第１および第２ドレイン電極となる強磁性体金属Ｍｄ１，Ｍｄ２とドレイン領域１４との間に、ＭｇＯのようなトンネルバリア層１９を更に設けても良い。なお、図２６においては、第２ドレイン電極となる強磁性体金属Ｍｄ２は省略してある。また、符号１６はゲート絶縁膜を示す。ソース電極とソース領域との間またはドレイン電極とドレイン領域との間にトンネルバリア層を設けることは、後述する第２乃至第３実施形態にも適用することができる。
【００６７】
（第２実施形態）
次に、本発明の第２実施形態によるスピンＭＯＳＦＥＴを、図１０（ａ）乃至図１７を参照して説明する。本実施形態のスピンＭＯＳＦＥＴは、第１実施形態のスピンＭＯＳＦＥＴにおいて、ソース電極を複数個備えた構成となっている。本実施形態のスピンＭＯＳＦＥＴは、以下のように製造される。なお、以下の製造工程においては、スピンＭＯＳＦＥＴは、ｎ型であるとして説明するが、ｐ型であっても導電型を逆にすることにより製造できる。
【００６８】
まず、図１０（ａ）に示すように、ｐ型のシリコン基板１００の｛１００｝面に、周知のリソグラフィー工程およびＲＩＥ(Reactive Ion Etching)工程を用いて浅い溝を形成し、この溝を例えばＣＶＤ(Chemical Vapor Deposition)法を用いて絶縁物質で埋め込み、その後、ＣＭＰ(Chemical Mechanical Polishing)法を用いて平坦化することにより、素子分離領域１０１を形成する。この素子分離領域１０１は素子領域１０２を取り囲むように形成される。
【００６９】
次に、図１０（ｂ）に示すように、シリコン基板１００の素子形成領域１０２上に、ゲート絶縁膜１６として、例えば熱酸化法などの技術を用いて、例えば膜厚が５ｎｍの熱酸化膜を形成する。これに引き続き、この熱酸化膜上に、ゲート電極１８として、例えばＣＶＤ法などの技術を用いて、例えば膜厚が２００ｎｍのポリシリコン膜を堆積する。その後、リソグラフィー法により、例えばフォトレジストからなるゲート電極形成用のマスク（図示せず）を、このマスクを用いてＲＩＥ工程等により、ポリシリコン膜および熱酸化膜をパターニングし、ゲート電極１８およびゲート絶縁膜１６を形成する。この後、ゲート電極１８をマスクとして、ゲート電極１８の両側の素子形成領域１０２に、ソース領域およびドレイン領域のエクステンション領域となる、シリコン基板１００と逆の導電性を有した浅い拡散層１２ａ、１４ａ１、１４ａ２を、シリコン基板１００と逆の導電型（本実施形態ではｎ型）の不純物をイオン注入することで形成する。
【００７０】
この時の上面図を図１１に示す。なお、図１０（ｂ）は、図１１に示す切断線Ａ−Ａで切断した断面図である。ドレイン領域の浅い拡散層１４ａ１、１４ａ２は、図１１に示すように、不純物が注入されない高抵抗領域１３を挟むように形成される。この高抵抗領域１３は、浅い拡散層１２ａ、１４ａ１、１４ａ２を形成する前に、高抵抗領域１３となる領域上に例えば、例えばフォトレジストからなるマスクを形成した後に、浅い拡散層１２ａ、１４ａ１、１４ａ２を形成するための不純物を注入し、上記マスクを除去することにより形成される。
【００７１】
次いで、図１２に示すように、例えばＣＶＤ法により、例えばシリコン窒化膜を２０ｎｍ堆積し、続いて、ＲＩＥ工程等の異方性エッチングを行って、ゲート電極１８の側部に、シリコン窒化膜を選択的に残存させ、ゲート側壁３０を形成する。その後、ドレイン領域の高抵抗領域１３上に例えばフォトレジストからなるマスクを形成し、ゲート電極１８の両側に、ソース領域およびドレイン領域となる、シリコン基板と逆の導電性を有する拡散層１２ｂ、１４ｂ１、１４ｂ２を、ｎ型の不純物をイオン注入することで形成する。拡散層１２ｂ、１４ｂ１、１４ｂ２は、エクステンション領域１２ａ、１４ａ１、１４ａ２よりも不純物が高濃度となっている。
【００７２】
この時の上面図を図１３に示す。なお、図１１は、図１３に示す切断線Ａ−Ａで切断した断面図である。ドレイン領域の拡散層１４ｂ１、１４ｂ２は、図１３に示すように、不純物が注入されない高抵抗領域１３を挟むように形成される。続いて、急速昇降温熱処理を施す事で、不純物を活性化しておく。このとき、ゲート電極１８に不純物を導入し、導電性にしても良いことはいうまでも無い。エクステンション領域１２ａおよび拡散層１２ｂがソース領域１２を構成し、エクステンション領域１４ａ１、１４ａ２および拡散層１４ｂ１、１４ｂ２がドレイン領域１４を構成する。
【００７３】
次に、リソグラフィー法などにより、目途の位置に、所望の形状でソース領域およびドレイン領域に達する開口を有する、例えばフォトレジストからなる、マスクを形成し、このマスクを用いて、強磁性体金属を、例えばスパッタ法を用いて堆積する。その後に、フォトレジストからなる上記マスクを、このマスクの上部に形成された強磁性体金属とともに、除去する。すなわち、リフトオフ法を用いる。これにより、ソース領域１４ｂ上に強磁性体金属からなる複数のソース電極４２が形成され、ドレイン領域１４の拡散層１４ｂ１上に強磁性体金属からなる第１ドレイン電極４４１が形成され、ドレイン領域１４の拡散層１４ｂ２上に強磁性体金属からなる第２ドレイン電極４４２が形成される（図１４）。もちろん、これらのソース電極およびドレイン電極は、リフトオフ法以外の、従来のコンタクトビア形成工程を援用して、層間膜を形成し、これに、ソース領域、ドレイン領域に達するコンタクトホールを穿ち、このコンタクトホールに、強磁性体金属を充填することにより形成してもよいことはいうまでも無い。また、それぞれの強磁性体金属は、高濃度のソース領域およびドレイン領域上に形成されているので、ソース領域およびドレイン領域となる半導体層と強磁性体金属との間に形成されるエネルギー障壁(Schottky Barrier)が多少高くても、トンネル効果により、電子は各電極と半導体層中を容易に行き来できるようになっている。
【００７４】
強磁性体金属としては、例えば、Ｃｏ４０Ｆｅ４０Ｂ２０、Ｃｏ２ＭｎＸ（ここでＸはＧａ，Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いはＣｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金（ハーフメタル）、ＮｉＦｅ合金、ＣｏＦｅ合金などを用いることが出来る。ソース電極４２、第１ドレイン電極４４１、第２ドレイン電極４４２に用いる強磁性体金属は必ずしも同一である必要はない。加えて、第１ドレイン電極４４１、第２ドレイン電極４４２の上部に、それぞれの磁化を強固に且つ安定的に固着するために、例えばＦｅＭｎ、ＰｔＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＮｉＯ、Ｆｅ２Ｏ３などのような反強磁性膜を設けても良い。また、シリコン基板１００への強磁性体金属の拡散を防止し、注入される電子のスピン偏極率を保持するために、ソース電極４２となる強磁性体金属とソース領域１２との間、および第１および第２ドレイン電極４４１，４４２となる強磁性体金属とドレイン領域１４との間に、ＭｇＯのようなトンネルバリア層を更に設けても良い。加えて、ソース電極４２および第１ならびに第２ドレイン電極４４１，４４２となる強磁性体金属の上部（すなわちソース領域およびドレイン領域と反対側）に、或いは強磁性体金属と反強磁性体膜との間に、例えばＴａやＲｕを含む金属層を形成しても良い。
【００７５】
また、強磁性体金属の膜面の形状は、例えば、所望の磁化方向に長辺を持つ長方形とすれば都合が良い。反磁場の効果により、このような形状の強磁性体金属の磁化方向は長辺の方向に平行になる。すなわち、上記長辺が磁化容易軸となる。もちろん、図１４に示すように、第１ドレイン電極４４１、第２ドレイン電極４４２の長辺の方向は平行とし、ソース電極４２の長辺の方向は、これらの方向と一定の角度Φを有するように形成する。
【００７６】
また、本実施形態においては、図１４に示すように、ソース電極４２は互いに平行な長辺を持つ複数の電極であったが、第１実施形態と同様に、単一の電極から構成することも可能である。
【００７７】
更に、第１ドレイン電４４１の形状は、その長辺の長さを短辺の長さで除した値が、第２ドレイン電極４４２、各ソース電極４２の形状の対応する値より大きくなるように設定すると都合が良い。これにより、第１ドレイン電極４４１の反磁場係数を、その他の電極のそれよりも小さくすることが出来る。同様に、第２ドレイン電極４４２の形状は、その長辺の長さを短辺の長さで除した値が、各ソース電極４２の形状の対応する値より大きくなるように設定することで、第２ドレイン電極４４２の反磁場係数を、各ソース電極４２のそれよりも小さくすることが出来る。
【００７８】
反磁場係数の大きい形状をした強磁性体は小さな磁場でその磁化方向が磁場の方向に揃うが、反磁場係数の小さい形状をした強磁性体は磁場が小さい間はその磁化の方向は変化しない。従って、まず、大きな磁場を、第１ドレイン電極４４１の長辺に平行な方向Ｄ１に印加し、第１ドレイン電極４４１をＤ１方向に磁化させる。次いで、第１ドレイン電極４４１の磁化を変化させないが、第２ドレイン電極４４２の磁化方向を変化させ得る強さの磁場を、Ｄ１方向と反平行なＤ２方向に印加し、第２ドレイン電極４４２をＤ２方向に磁化させる。もちろん、第１ドレイン電極４４１の磁化はＤ１方向のままである。最後に、第１、第２ドレイン電極４４１，４４２の磁化を変化させないが、ソース電極４２の磁化方向を変化させ得る強さの磁場を、ソース電極４２の長辺と平行なＳ１方向に印加し、ソース電極４２をＳ１方向に磁化させる。もちろん、第１、第２ドレイン電極４４１，４４２の磁化方向はそれぞれＤ１方向、Ｄ２方向のままである。
【００７９】
この結果、図１５に示すような磁化方向を持つ、強磁性体金属からなるソース、ドレイン電極を形成することが出来る。
【００８０】
それぞれの電極に磁化を与えるに当たっては、基板の温度を、それぞれの工程に適切な温度に設定することが望ましい。特に、強磁性体金属とともに、磁化を強固に且つ安定的に固着するために、反強磁性層を用いるばあい、反強磁性体のネール温度程度に昇温して行うことが効果的である。逆に異なるネール温度を持つ反強磁性層を各強磁性体金属電極に用いることで、適切な温度で磁化の付与を行えば、各電極への個別的な磁化の付与がより容易となる。
【００８１】
また、第１ドレイン電極の強磁性体金属としてＤ１方向に磁化された単層の強磁性層からなる強磁性膜を用い、第２ドレイン電極の強磁性体金属として、Ｄ２方向に磁化された第１強磁性層が、非磁性層を介して第２強磁性層と互いに反強磁性結合した第１強磁性層／非磁性層／第２強磁性層からなる３層構造膜を用いてもよい。この場合、第２ドレイン電極の第１強磁性層はドレイン領域側に配置され、第２強磁性層はドレイン領域と反対側に配置されて磁化の向きがＤ１方向となる。すなわち、第１ドレイン電極の強磁性層と、第２ドレイン電極の第２強磁性層とは、磁化の向きがＤ１方向となるため、第１ドレイン電極の強磁性層と、第２ドレイン電極の第２強磁性層のそれぞれの上面（ドレイン領域と反対側の面）に同一の材料からなる反強磁性膜を形成すれば、同一の磁場中でのアニール温度処理により図１５に示す磁化の配置が実現可能となる。
【００８２】
また、本実施形態においては、各ソース電極４２の強磁性体金属の反磁場係数を大きくしておく。これにより、ソース電極４２の磁化方向は、小さな磁場でＳ１と反並行なＳ２方向に反転可能となる。このとき、第１、第２ドレイン電極４４１、４４２の強磁性体金属は反磁場係数が小さい上に、それぞれ、反平行な方向Ｄ１、Ｄ２に磁化されており、反磁場の効果で安定化されているため、小さな磁場で影響を受けることは無い。
【００８３】
従って、ソース領域１２上に、交差する一対の配線を形成し、この配線を流れる電流パルスから発生する合成磁場の強さ及び方向を調節することにより、ドレイン電極４４１,４４２の磁化方向を変化させることなく、各ソース電極４２の磁化方向のみを安定的にＳ１方向からＳ２方向に、或いはＳ２方向からＳ１方向に変化させることが出来る。なお、ソース電極４２の磁化方向のみを安定的に変化させる配線等については、後述する図１７に示す。
【００８４】
この結果、一つのドレイン電極に着目すれば、チャネルを構成する磁性半導体を必要とすることなく、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作を実現することができる。
【００８５】
また、第１、第２ドレイン電極４４１，４４２の強磁性体金属の近接したそれぞれの端部を橋渡すように、比透磁率が１００を超えるような高透磁率の物質（例えば、Ｆｅ−Ｎｉ合金をベースとするパーマロイなどの軟磁性体）を、電気的な絶縁を保ちつつ配置すれば、第１、第２ドレイン電極４４１，４４２の強磁性体金属の磁化を更に安定化できる。
【００８６】
図１５に示す構造を作成した後、図１６に示すように、層間膜（図示せず）を形成し、これに、ソース電極４２、第１、第２ドレイン電極４４１，４４２、ゲート電極１８に達するコンタクトホールを穿ち、このコンタクトホールに、例えばＡｌのような配線金属を充填し、コンタクト７２、７４１、７４２、７３を形成する。
【００８７】
更に、層間膜（図示せず）を堆積し、この上にコンタクト７２、７４１、７４２、７３に接続する金属配線を加工形成し、必要ならば、図１７に示すように、発生磁場により各ソース電極の強磁性体金属の磁化方向のみを変化させるために、ソース領域１２上に、交差する配線８０１，８０２を形成し、加えて、多層の配線（図示せず）を構築し、また実装工程などを経て、半導体装置を完成させる。なお、交差する配線のうちの一方の配線８０１は、ソース電極の強磁性金属の磁化容易軸方向に沿って配置され、他方の配線８０２は、磁化容易軸方向と直交する方向、すなわち磁化困難軸方向に沿って配置される。
【００８８】
もちろん、ソース電極４２の強磁性体金属の磁化反転には、スピン注入を利用することが出来ることはいうまでもない。例えば、図２７に示すように、ソース電極４２上にコンタクト７２の他に、磁気固着導電層を含む積層膜ＣＡ、ＣＢを設けるように構成してもよい。積層膜ＣＡは、図２８に示すように、ソース電極４２の強磁性金属上に設けられた非磁性層ＣＡ１と、この非磁性層ＣＡ１上に設けられた磁気固着導電層ＣＡ２と、この磁気固着導電層ＣＡ２上に設けられた反強磁性層ＣＡ３とを備えている。同様に、積層膜ＣＢは、ソース電極４２の強磁性金属上に設けられた非磁性層（図示せず）と、この非磁性層上に設けられた磁気固着導電層（図示せず）と、この磁気固着導電層上に設けられた反強磁性層（図示せず）とを備えている。そして、積層膜ＣＡおよび積層膜ＣＢのそれぞれの磁気固着導電層は、磁化の向きがＳ１およびＳ２となるように、すなわち互いに反平行となるように固着されている。これらの磁気固着導電層の磁化の向きの固着は、それぞれの積層膜の反強磁性層によって行われる。ソース電極４２の強磁性金属の磁化をＳ１方向とするには、積層膜ＣＡからコンタクト７２へ、また、コンタクト７２から積層膜ＣＢに電子を注入すればよい。積層膜ＣＡの磁気固着導電層からは目途の方向にスピン偏極した電子が、ソース電極４２に注入され、また、積層膜ＣＢの磁気固着導電層に流入できなかった目途の方向にスピン偏極した電子は、ソース電極４２に還流される。この結果、ソース電極４２中の電子には、目途の方向にスピンを偏極させようとするトルクが働き、ソース電極４２の磁化方向をＳ１方向に揃えることが出来る。ソース電極４２の磁化をＳ２方向とするには、電流の注入方向を逆にすればよいことは言うまでも無い。このようなスピン注入による磁化の反転は、微細な磁性体に対して非常に効率的に行うことが出来る。また、Ｓ１方向に磁化した磁気固着導電層を有する積層膜のみを各ソース電極に接続しても良い。この場合、ソース電極４２の強磁性金属の磁化の方向をＳ１方向にする場合は、積層膜ＣＡを通してソース電極４２に電子を注入し、Ｓ２方向にする場合は、ソース電極４２から積層膜ＣＡに電子を流入させればよい。また、各ソース電極に、二つの積層膜ＣＡ、ＣＢを設けても良いことは明らかである。
【００８９】
このようにして、シリコンの｛１００｝面上に形成されたｎ型ＭＯＳＦＥＴのソース領域１２上に、第１の方向に磁化した強磁性体金属からなるソース電極４２を具備し、ドレイン領域１４上に、いずれも第１の方向とは異なる互いに反平行な方向に磁化し、且つ物理的に離間し、高抵抗層１３を介して配置された強磁性体金属からなる第１および第２ドレイン電極を有し、それぞれに異なる電位が印加可能であるスピンＭＯＳＦＥＴが実現できる。一つのドレイン電極に着目すれば、チャネルを構成する磁性半導体を必要とすることなく、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作が可能となる。よって、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備えつつ、不揮発な再構成可能論理回路を構築できる。
【００９０】
この結果、
（ａ）  ドレイン領域上に、互いに反平行な方向に磁化した一対の強磁性体金属からなる第１および第２ドレイン電極を形成することで、これらのドレイン電極の近傍に、ドレイン電極に流入することが適わないスピン偏極した荷電担体が、大量に蓄積してゆく事を回避できる。従って、半導体中の静電ポテンシャルの経時的変動や、蓄積された荷電担体の、周辺不純物、欠陥とのスピンの反転を伴うような相互作用、熱的擾乱などに伴う、スピン反転による素子動作の変動を抑止し、安定的な回路機能が確保できる。
【００９１】
（ｂ）  ドレイン領域上に、互いに反平行な方向に磁化した一対の強磁性体金属を、物理的に離間して配置することで、ドレイン領域に形成された一対の強磁性体金属に電気的に独立した金属配線を接続し、これらを独立に目途の回路のドレイン電極として活用できる。
【００９２】
（ｃ）  ソース領域上に、ドレイン領域上の一対の互いに反平行な磁化方向とは異なる方向に磁化した強磁性体金属を設け、ソース領域上に形成した強磁性体金属の磁化方向を変化させることで、個別のＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を変調させることが出来る。このとき、電極を構成する強磁性体金属の特性に依らず、ソース領電極とドレイン電極の磁化方向を調整することで、変調割合を自由に調節できる。
【００９３】
（ｄ）  シリコンの｛１００｝面上に形成されたｎ型ＭＯＳＦＥＴのソース、ドレイン領域上に、強磁性体金属を設けているので、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備えつつ、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作が可能となり、不揮発な再構成可能論理回路を構築できる。
【００９４】
（ｅ）  ドレイン領域上に、互いに反平行な方向に磁化した一対の強磁性体金属を配置することで、それぞれの磁化が反磁場の効果で安定化され、小さな磁場で影響を受けることがなくなる。
【００９５】
（ｆ）  第１、第２ドレイン電極の強磁性体金属の近接したそれぞれの端部を橋渡すように、高透磁率の物質を、電気的な絶縁を保ちつつ配置すれば、第１、第２ドレイン電極の強磁性体金属の磁化を更に安定化できる。
【００９６】
（ｇ）  ソース電極の強磁性体金属の反磁場係数を、ドレイン電極の強磁性体金属の反磁場係数より大きくしておくことで、ソース電極の磁化方向が、小さな磁場で容易に反転可能となる。
【００９７】
以上説明したように、本実施形態によれば、チャネルを構成する磁性半導体を必要とすることなく、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作を実現できる。よって、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備えつつ、不揮発な再構成可能な論理回路を構築できる。
【００９８】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を、図１８（ａ）乃至図２５を参照して説明する。本実施形態の半導体装置は、シリコンの｛１００｝面上に形成されたｎ型スピンＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにより形成される２入力のインバータ回路であって、不揮発なメモリ機能を有し、図３に示す再構成可能な回路となっている。
【００９９】
本実施形態の半導体装置の製造方法を以下に説明する。
【０１００】
まず、図１８（ａ）に示すように、ｐ型シリコン半導体基板１００の｛１００｝面に周知の技術を用いて浅い溝を形成し、この溝を絶縁物質で埋め込むことにより、素子分離領域１０１を形成する。この素子分離領域１０１は、第１素子形成領域１０２ａと第２素子形成領域１０２ｂとをそれぞれ取り囲むように形成され、第１素子形成領域１０２ａと第２素子形成領域１０２ｂとは素子分離領域１０１によって素子分離される。その後、イオン注入法および熱処理等公知の技術を用いて、第１素子形成領域１０２ａおよび第２素子形成領域１０２ｂを、ｐ型ウェル領域１０２ａおよびｎ型ウェル領域１０２ｂにする。
【０１０１】
次に、図１８（ｂ）に示すように、ｐ型ウェル領域１０２ａおよびｎ型ウェル領域１０２ｂ上に、ゲート絶縁膜として、例えば熱酸化法などの公知の技術を用いて、例えば膜厚が５ｎｍの熱酸化膜を形成する。これに引き続き、浮遊ゲート電極膜として、例えばＣＶＤ法などの公知の技術を用いて、例えば膜厚２００ｎｍの第１ポリシリコン膜を堆積する。なお、ポリシリコン膜を形成した後、ｐ型ウェル領域およびｎ型ウェル領域の中の一方のウェル領域上の浮遊ゲート電極膜上に、この一方のウェル領域を覆う、例えばフォトレジストからなるマスクを形成し、このマスクを用いて、他方のウェル領域上に形成された第１ポリシリコン膜に、上記他方のウェル領域と逆の導電性を有した不純物を導入し活性化させておくことが望ましい。続いて、ブロック絶縁膜２１０として、例えば膜厚１０ｎｍのシリコン窒化膜を、第１ポリシリコン膜上に形成し、その後、上記シリコン窒化膜上に、制御ゲート電極として、例えば膜厚１００ｎｍの第２ポリシリコン膜を公知の技術を用いて堆積する。
【０１０２】
次いで、制御ゲート電極となる第２ポリシリコン膜上に、リソグラフィー法を用いて、例えばフォトレジストからなるマスクを形成する。続いて、上記マスクを用いてＲＩＥ工程を行うことにより、第２ポリシリコン膜および窒化シリコン膜を、制御ゲート電極形状に加工する。これにより、ｐ型ウェル領域１０２ａ上には窒化シリコンからなるブッロク絶縁膜２１０ａとポリシリコンからなる制御ゲート電極３２０ａが形成され、ｎ型ウェル領域１０２ｂ上には窒化シリコンからなるブッロク絶縁膜２１０ｂとポリシリコンからなる制御ゲート電極３２０ｂが形成される。制御ゲート電極３２０ａと制御ゲート電極３２０ｂは互いに物理的に離間するように加工される。その後、上記マスクを除去する。
【０１０３】
引き続き、同様に、リソグラフィー法を用いて、フォトレジストからなるマスクを形成し、ＲＩＥ工程等により、第１ポリシリコン膜及びゲート絶縁膜を、浮遊ゲート電極形状に加工する。これにより、ｐ型ウェル領域１０２ａ上にはポリシリコンからなるブッロク浮遊ゲート電極３１０ａとゲート絶縁膜２００ａが形成され、ｎ型ウェル領域１０２ｂ上にはポリシリコンからなる浮遊ゲート電極３１０ｂとゲート絶縁膜２００ｂが形成される。
【０１０４】
なお、浮遊ゲート電極３１０ａと浮遊ゲート電極３１０ｂは素子分離領域１０１上で互い接続するように加工される。
【０１０５】
この後、ゲート電極をマスクとして、ゲート電極の両側に、ソース領域およびドレイン領域のエクステンション領域となる、それぞれのウェル領域と逆の導電性を有した浅い拡散層１１１ａ，１１２ａ、１１１ｂ，１１２ｂを、不純物をイオン注入することで形成する。すなわち、拡散層１１１ａ、１１２ａはｎ型となり、拡散層１１１ｂ、１１２ｂはｐ型となっている。この段階の断面図を、図１８（ｂ）に示す。この断面図では、制御ゲート電極３２０ａ，３２０ｂ、浮遊ゲート電極３１０ａ，３１０ｂ、は互いに物理的に離間しているが、浮遊ゲート電極３１０ａ，３１０ｂは素子分離領域１０１上で互い接続するように加工されている。
【０１０６】
しかる後、図１８（ｃ）に示すように、例えばＣＶＤ法により、例えば膜厚が２０ｎｍのシリコン窒化膜を堆積し、ＲＩＥ工程等の異方性エッチングを行うことにより、制御ゲート電極３２０ａ、３２０ｂ、浮遊ゲート電極３１０ａ、３１０ｂの両側に、シリコン窒化膜を選択的に残存させ、ゲート側壁３０１ａ，３０１ｂを形成する。さらに、極性の異なるウェル領域を覆うフォトレジストからなるマスクを形成し、このマスクを用いて、ゲート電極の両側に、ソース領域およびドレイン領域となるウェル領域と逆の導電性を有した拡散層１２１ａ，１２２ａ１、１２１ｂ１，１２２ｂ１を、ウェル領域と逆の導電性を有する不純物をイオン注入することで、それぞれ形成する。拡散層１２１ａ，１２２ａ１はｎ型であり、エクステンション領域１１１ａ、１１２ａよりも高い不純物濃度を有している。また、拡散層１２１ａ，１２２ａ１、１２１ｂ１，１２２ｂ１はｐ型であり、エクステンション領域１１１ｂ、１１２ｂよりも高い不純物濃度を有している。
【０１０７】
このとき、制御ゲート電極３２０ａ、３２０ｂにもそれぞれのウェル領域と逆の導電性不純物が注入される。さらに、これに急速昇降温熱処理を施す事で、不純物を活性化しておく。拡散層１２１ａ，１２２ａ１、１２１ｂ１，１２２ｂ１は、シリコン半導体基板１００表面より、例えば８０ｎｍの深さまで形成される。この段階の上面図を図１９に示す。図１８（ａ）乃至図１８（ｃ）は図１９に示す切断線Ｂ−Ｂで切断した断面に対応している。ｎ型スピンＭＯＳＦＥＴのドレイン領域の拡散層形成に当たっては、図１９に示すように、フォトレジストをイオン注入のマスクとして、第１の強磁性金属の形成予定領域となる拡散層１２２ａ１以外に、高抵抗層となる不純物が注入されない領域１２２３を挟んで、第２の強磁性金属の形成予定領域となる拡散層１２２ａ２を設けるようにする。
【０１０８】
一方、ｐ型ＭＯＳＦＥＴは、第１の強磁性金属形成予定領域１２２１、第２の強磁性金属形成予定領域拡散層１２２２に対応して、上記断面に示したソースおよびドレイン領域の拡散層１２１ｂ１，１２２ｂ１を有する第１のｐ型ＭＯＳＦＥＴ以外に、これと対を成す、ソースおよびドレイン領域の拡散層１２１ｂ２，１２２ｂ２を有する第２のｐ型ＭＯＳＦＥＴが、制御ゲート電極３２０ｂ、浮遊ゲート電極３１０ｂを共有しつつ形成されている。素子分離領域１０１上の浮遊ゲート電極３１０は、ｎ型スピンＭＯＳＦＥＴの浮遊ゲート電極３１０ａとｐ型ＭＯＳＦＥＴの浮遊ゲート電極３１０ｂを接続していることは言うまでも無い。また、素子分離領域１０１上の浮遊ゲート電極３１０の上部は露出している。
【０１０９】
次いで、リソグラフィー工程、ＲＩＥ工程、ＣＭＰ工程等により、ｎ型スピンＭＯＳＦＥＴのソースおよびドレイン領域上のみに、例えば炭素膜を形成し、続いて、シリサイド化金属、例えばＮｉを公知の技術、例えばスパッタ法などを用いて、例えば１２ｎｍの膜厚で、全面に堆積する。必要に応じて、この上に更に、キャプ層となる金属物質、例えばＴｉ，ＴｉＮのような物質を堆積形成しても良い。次いで、この半導体基板を、例えば４５０℃で３０秒間、窒素中で急速熱処理し、Ｎｉと直接接しているシリコンとの間でシリサイド化反応を選択的に進行させる。未反応のＮｉは、硫酸と過酸化水素水の混合液に浸すことで選択的に除去する。ｎ型スピンＭＯＳＦＥＴのソースおよびドレイン領域上の炭素膜は酸素プラズマに晒すことで選択的に剥離する。
【０１１０】
この結果、図２０に示すように、ＮｉＳｉ層５２１ｂ１，５２２ｂ１、５２１ｂ２，５２２ｂ２が、第１のｐ型ＭＯＳＦＥＴのソースおよびドレイン領域の拡散層１２１ｂ１，１２２ｂ１上、第２のｐ型ＭＯＳＦＥＴのソースおよびドレイン領域の拡散層１２１ｂ２，１２２ｂ２上にそれぞれ形成される。また、制御ゲート電極３２０ａ，３２０ｂ上および素子分離領域１０１上の浮遊ゲート電極３１０の上部に、ＮｉＳｉ層５２０ａ，５２０ｂ、５１０が形成される。
【０１１１】
ここで、浮遊ゲート電極３１０ａ，３１０ｂは、物理的に、素子分離領域１０１上の浮遊ゲート電極３１０よって接続されているが、それぞれが異なる極性の導電性を有するため必ずしも電気的な接続が確保されていなかったが、素子分離領域１０１上の浮遊ゲート電極３１０の上部に形成されたＮｉＳｉ層５１０が、ｎ型浮遊ゲート電極３１０ａとｐ型浮遊ゲート電極３１０ｂとをさし渡すように形成できるので、浮遊ゲート電極の十全な電気的接続が確保される。
【０１１２】
引き続き、図２０に示すように、リソグラフィー法などにより、目途の位置に、所望の形状でソース領域およびドレイン領域に達する開口を備えた、例えばフォトレジストからなるマスクを形成し、このマスクを用いて、強磁性体金属を、例えばスパッタ法などの方法で堆積する。しかる後に、上記マスクを、このマスクの上部に形成された強磁性体金属とともに除去する。すなわちリフトオフ法を用いて、ソース領域上に強磁性体金属からなるソース電極４２１、ドレイン領域の拡散層１２２ａ１上に強磁性体金属からなる第１ドレイン電極４２２１、ドレイン領域の拡散層１２２ａ２上に強磁性体金属からなる第２ドレイン電極４２２２を形成する。もちろん、ソース電極およびドレイン電極の形成にリフトオフ法以外の方法を用いてもよい。例えば従来のコンタクトビア形成工程を援用して、層間膜を形成し、これに、ソース領域、ドレイン領域に達するコンタクトホールを穿ち、このコンタクトホールに、強磁性体金属を充填することにより、ソース電極およびドレイン電極を形成出来ることはいうまでも無い。また、それぞれの強磁性体は、高濃度のソースおよびドレイン領域上に形成されているので、半導体層と金属層の間に形成されるエネルギー障壁が多少高くても、トンネル効果により、電子は各電極と半導体層中を容易に行き来できるようになっていることに言及しておく。
【０１１３】
強磁性体金属としては、例えば、Ｃｏ４０Ｆｅ４０Ｂ２０、Ｃｏ２ＭｎＸ（ここでＸはＧａ、Ｓｉ、Ａｌ、Ｇｅ、Ｓｎ、Ｓｂなどの元素を表す）や、Ｃｏ２（ＣｒｙＦｅ１−ｙ）Ａｌ系、或いは、Ｃｏ２ＦｅＡｌｙＳｉ１−ｙ系のホイスラー合金（ハーフメタル）、ＮｉＦｅ合金、ＣｏＦｅ合金などを用いることが出来る。ソース電極の強磁性体金属、第１ドレイン電極の強磁性体金属、第２ドレイン電極の強磁性体金属に用いる金属は必ずしも同一である必要はない。加えて、第１ドレイン電極の強磁性体金属、第２ドレイン電極の強磁性体金属の上部に、それぞれの磁化を強固に且つ安定的に固着するために、例えば、ＦｅＭｎ、ＰｔＭｎ、ＮｉＭｎ、ＩｒＭｎ、ＮｉＯ、Ｆｅ２Ｏ３などのような反強磁性膜を設けても良い。また、シリコン基板への強磁性体金属の拡散を防止し、注入される電子のスピン偏極率を保持するために、ＭｇＯのようなトンネルバリア層を、強磁性体と半導体層（拡散層）との間に更に設けても良い。加えて、強磁性体金属の上部、或いは反強磁性体層との間に、例えばＴａやＲｕを含む金属層を形成しても良い。
【０１１４】
また、強磁性体金属の上面形状は、例えば、所望の磁化方向に長辺を持つ長方形とすれば都合が良い。反磁場の効果により、このような形状の強磁性体金属の磁化方向は長辺の方向に平行になる。
【０１１５】
もちろん、図２０に示すように、第１ドレイン電極の強磁性体金属４２２１、第２ドレイン電極の強磁性体金属４２２２の長辺の方向は平行とし、ソース電極強磁性体金属４２１の長辺の方向は、これらの方向と一定の角度Φを有するように形成する。
【０１１６】
また、本実施形態においては、図２０に示すように、ソース電極は、互いに平行な長辺を持つ複数の電極から構成されているが、第１実施形態のように単一の電極であってもよい。
【０１１７】
さらに、第１ドレイン電極の強磁性体金属４２２１の形状を、その長辺の長さを短辺の長さで除した値が、第２ドレイン電極の強磁性体金属４２２２の形状および各ソース電極の強磁性体金属４２１の形状の対応する値より大きくなるように設定すると都合が良い。これにより、第１ドレイン電極の強磁性体金属の反磁場係数を、その他の電極のそれよりも小さくすることが出来る。同様に、第２ドレイン電極の強磁性体金属４２２２の形状を、その長辺の長さを短辺の長さで除した値が、各ソース電極の強磁性体金属４２１の形状の対応する値より大きくなるように設定することで、第２ドレイン電極の強磁性体金属の反磁場係数を、各ソース電極の強磁性体金属のそれよりも小さくすることが出来る。
【０１１８】
反磁場係数の大きい形状をした強磁性体は小さな磁場でその磁化方向が磁場の方向に揃うが、反磁場係数の小さい形状をした強磁性体は磁場が小さい間はその磁化の方向は変化しない。従って、まず、大きな磁場を、第１ドレイン電極の強磁性体金属４２２１の長辺に平行な方向Ｄ１に印加し、第１ドレイン電極の強磁性体金属４２２１をＤ１方向に磁化させる。次いで、第１ドレイン電極の強磁性体金属の磁化を変化させないが、第２ドレイン電極の強磁性体金属の磁化方向を変化させ得る強さの磁場を、Ｄ１方向と反平行なＤ２方向に印加し、第２ドレイン電極の強磁性体金属４２２２をＤ２方向に磁化させる。もちろん、第１ドレイン電極の強磁性体金属の磁化方向はＤ１方向のままである。最後に、第１、第２ドレイン電極の強磁性体金属の磁化を変化させないが、ソース電極の強磁性体金属の磁化方向を変化させうる強さの磁場を、ソース電極の強磁性体金属の長辺と平行なＳ１方向に印加し、ソース電極の強磁性体金属４２１をＳ１方向に磁化させる。もちろん、第１、第２ドレイン電極の強磁性体金属の磁化方向はそれぞれ、Ｄ１方向、Ｄ２方向のままである。この結果、図２１に示すような磁化方向を持つ、ソース電極およびドレイン電極の強磁性体金属を形成することが出来る。
【０１１９】
それぞれの電極に磁化を与えるに当たっては、基板の温度を、それぞれの工程に適切な温度に設定することが望ましい。特に、強磁性体金属とともに、磁化を強固に且つ安定的に固着するために、反強磁性膜を用いるばあい、反強磁性体のネール温度程度に昇温して行うことが効果的である。逆に異なるネール温度を持つ反強磁性膜を各強磁性体金属からなる電極に付加することで、適切な温度で磁化付与を行えば、各電極への個別的な磁化付与がより容易となる。
【０１２０】
また、第１ドレイン電極としてＤ１方向に磁化された強磁性単層膜を用い，第２ドレイン電極として、Ｄ２方向に磁化される第１強磁性層と、Ｄ１方向に磁化される第２強磁性層が非磁性層を介して互いに反強磁性結合した第１強磁性層／非磁性層／第２強磁性層の３層積層構造膜を用い、第１ドレイン電極のＤ１方向に磁化される強磁性単層膜と、第２ドレイン電極のＤ１方向に磁化される第２強磁性層とにそれぞれ同一材料からなる反強磁性膜を設ければ、同一の磁場中アニール温度処理により図２１に示す磁化の配置が実現可能となる。
【０１２１】
ここで、各ソース電極の強磁性体金属４２１の反磁場係数を大きくしておくことで、ソース電極の磁化方向は、小さな磁場でＳ１と反並行なＳ２方向に反転可能となっている。このとき、第１、第２ドレイン電極の強磁性体金属は反磁場係数が小さい上に、それぞれ、反平行な方向Ｄ１、Ｄ２に磁化されており、反磁場の効果で安定化されているため、小さな磁場で影響を受けることは無い。
【０１２２】
従って、第２実施形態で説明したように、ソース領域上に交差する一対の配線を形成し、この配線を流れる電流パルスから発生する合成磁場の強さ及び方向を調節することにより、ドレイン電極の強磁性体金属を変化させることなく、各ソース電極の強磁性体金属の磁化方向のみを、安定的に、Ｓ１方向からＳ２方向に、或いはＳ２方向からＳ１方向に変化させることが出来る。
【０１２３】
もちろん、ソース電極強磁性体金属の磁化反転には、スピン注入を利用することが出来ることはいうまでも無い。例えば、第２実施形態で説明したように、それぞれ反強磁性層を上面に積層することによってＳ１方向及びＳ２方向に磁化が固着された電気的に絶縁された一対の磁気固着導電層を、それぞれ非磁性層を介して、ソース電極の強磁性体金属に接続し、目途の磁化方向を持つ磁気固着導電層から、ソース電極に、スピン偏極した電子を注入することで、ソース電極の磁化方向を、電子が流入する磁気固着導電層の磁化方向にそろえることが出来る。
【０１２４】
また、第１、第２ドレイン電極の強磁性体金属の近接したそれぞれの端部を橋渡すように、第１、第２ドレイン電極の電気的な絶縁を保ちつつ高透磁率の物質を配置すれば、第１、第２ドレイン電極の強磁性体金属の磁化を更に安定化できる。
【０１２５】
図２１に示す構造を形成した後、図２２に示すように、層間膜（図示せず）を形成し、これを貫き、ｎ型スピンＭＯＳＦＥＴのソース電極４２１に達するコンタクトホール、ｎ型スピンＭＯＳＦＥＴの第１ドレイン電極４２２１と第１のｐ型ＭＯＳＦＥＴのドレイン領域上のＮｉＳｉ層５２１ｂ１に達するコンタクトホール、ｎ型スピンＭＯＳＦＥＴの第２ドレイン電極４２２２と第２のｐ型ＭＯＳＦＥＴのドレイン領域上のＮｉＳｉ層５２１ｂ２に達するコンタクトホール、第１のｐ型ＭＯＳＦＥＴのソース領域上のＮｉＳｉ層５２２ｂ１に達するコンタクトホール、第２のｐ型ＭＯＳＦＥＴのソース領域上のＮｉＳｉ層５２２ｂ２に達するコンタクトホール、制御ゲート電極３２０ａ上のＮｉＳｉ層５２０ａに達するコンタクトホール、制御ゲート電極３２０ｂ上のＮｉＳｉ層５２０ｂに達するコンタクトホール、浮遊ゲート電極３１０上のＮｉＳｉ層５１０に達するコンタクトホールを形成し、これらのコンタクトホールに、例えばＡｌのような配線金属を充填し、コンタクト７２１、７２１１、７２１２、７２２１、７２２２、７２０ａ、７２０ｂ、７１０をそれぞれ形成する。
【０１２６】
更に、層間膜を堆積し、この層間膜上に上記コンタクトに接続する金属配線を加工形成し、必要ならば、多層の配線を構築し、また実装工程などを経て、本実施形態の半導体装置を完成させる。
【０１２７】
この半導体装置を、図３に示す再構成可能な回路の一部を構成する２入力のインバータ回路として使用するときは、コンタクト７２１をＧＮＤに、コンタクト７２２１、７２２２を電源電圧ＶＤＤに保持し、コンタクト７２１ａ、７２１ｂを入力Ａ、Ｂ端子として利用する。コンタクト７２０1或いはコンタクト７２０2にＶＯ１に対応する出力が得られる。このとき、コンタクト７２０2或いは７２０1には、ＶＯ１と相補的な出力が得られる事になる。即ち、ソース電極の磁化を反転させることによって、コンタクト７２０1とコンタクト７２０2の出力は入れ替わる。このようにして、チャネルを構成する磁性半導体を必要とすることなく、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作を実現できる。その結果、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備えつつ、不揮発な再構成可能論理回路を構築できる。
【０１２８】
ここで、第１ドレイン電極の強磁性体金属４２２１、第２ドレイン電極の強磁性体金属４２２２の間に、高抵抗層となる不純物が注入されない領域１２２３が存在するので、各電極は、異なる電位を持つことが可能である。ソース電極の近傍には、ドレイン領域の電位配置からきまる単一の実効的な電位が印加され、ソース電極からのスピン編極した電子の注入が進行する。微細化した素子では、チャネルに注入された電子は、殆ど散乱されることなくドレイン電極に到達するので、ドレイン各電極の電位の高低にあまり係わらず、注入可能な電極に流入する。直近に、一対の互いに反平行な方向に磁化した強磁性体金属が存在するので、ドレイン近傍にスピン偏極した荷電担体が、際限なく蓄積してゆく事を回避できる。
【０１２９】
従って、半導体層中の静電ポテンシャルの経時的変動や、蓄積された荷電担体の、周辺不純物または欠陥とのスピンの反転を伴う相互作用、熱的擾乱などに伴うスピン反転による素子動作の変動を抑止し、安定的な回路機能が確保できる。さらに、目途の特性を持った素子を大量、且つ均一に製造することが可能となる。
【０１３０】
また、コンタクト７２０1とコンタクト７２０2に、相補的な出力が得られる事から、この装置を、不揮発なＳＲＡＭ型のメモリとして利用することも出来る。このときは、コンタクト７２１をＧＮＤに、コンタクト７２２１、７２２２を電源電圧ＶＤＤに保持し、コンタクト７１０を入力端子として利用する。これに、電源電圧ＶＤＤの半分程度の電圧を印加すると、コンタクト７２０1とコンタクト７２０2に、ソース電極の磁化方向、即ちメモリに格納された情報に対応した相補的な出力が得られる。不揮発なので、情報を参照するときにだけ、コンタクト７２２１、コンタクト７２２２を電源電圧ＶＤＤに保持するようにすれば、消費電力の増大を回避できることは言うまでも無い。
【０１３１】
なお、本実施形態においては、スピンＭＯＳＦＥＴの第１および第２ドレイン電極に第１および第２のｐ型ＭＯＳＦＥＴをそれぞれ接続したが、第１および第２のｐ型ＭＯＳＦＥＴの代わりに他の半導体素子（例えば、抵抗素子等）を接続してもよい。
【０１３２】
第１乃至第３実施形態に関して、以下、付言する。
【０１３３】
＜ドレイン電極に関して＞
第１乃至第３実施形態では、ドレイン電極として、ドレイン領域上に、一対の互いに反平行な方向に磁化した強磁性体金属を形成したが、強磁性体金属からなるドレイン電極を、図２３に示すように、３つ以上の電極で構成しても、各電極の磁化の方向の集まりが、互いに反平行な方向を構成していれば良い。例えば、ドレイン領域１２２ａ１上に、Ｄ１方向に磁化された２つの強磁性体金属からなる第１ドレイン電極４２２ａ１、４２２ｂ１を形成し、ドレイン領域１２２ａ２上に、Ｄ２方向に磁化された２つの強磁性体金属からなる第１ドレイン電極４２２ａ２、４２２ｂ２を形成してもよい。
【０１３４】
加えて、ドレイン電極の強磁性体金属の磁化方向は微視的に見れば必ずしも厳密に一方向に配向しているわけではなく、その方向は、一般に、強磁性体金属の端部でスピンの方向が傾いている。しかし、第１乃至第３実施形態で説明したように、磁化容易方向を電極の形状によって調整し、ドレイン電極の強磁性体金属電極の平均的磁化の方向を反平行とすることで、必ず、局所的には互いに反平行な方向に磁化した強磁性体金属部分が出現するので、第１乃至第３実施形態の効果はそのまま発現する。また、強磁性体金属の端部のスピンの方向の傾きは、例えば、端部幅を細めるなど強磁性体の形状を工夫することで単磁区化が可能となる。
【０１３５】
＜ソース電極に関して＞
また、第２乃至第３実施形態では、ソース強磁性体金属電極として、複数の同一の矩形形状の電極を用いたが、図２３に示すように、磁化容易方向（例えば、矩形の長辺、楕円体の長軸の方向）を持ち、且つ例えば反磁場係数（矩形の長辺と短辺の比などに依存する）を異ならせる、或いは異なる強磁性金属を用いることにより、磁化反転に必要な磁場の大きさに違いを持たせた、複数の強磁性体金属からなるソース電極４２１ａ、４２１ｂを用いても良い。この場合、磁化容易方向は、ドレイン電極の磁化方向と所定の角度を保つように配置される。
【０１３６】
このとき、例えば、ソース領域上に、交差する配線を形成し、この配線を流れる電流パルスから発生する合成磁場の強さ及び方向を調節して、強磁性体金属からなるソース電極の中の一部の電極の磁化のみを反転させ、これと異なるソース電極の磁化は反転させないような強さの磁場を発生させることにより、図２３に示すように、強磁性体金属からなるソース電極の磁化を、すべての電極が同一のＳ１方向或いはＳ２方向に磁化している場合とは異なる状態にすることが出来る。
【０１３７】
この状態の素子の電気特性は、ソース強磁性体金属電極の磁化がすべての電極がＳ１に磁化している場合と、すべての電極がＳ２に磁化している場合の中間となる。よって、スピンＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１３８】
このようなスピンＭＯＳＦＥＴを、第３実施形態で説明したメモリに適用すれば、多値の不揮発メモリが形成できる事になる。
【０１３９】
また、ソース領域の強磁性体金属の磁化の配向状態を多段階に変化できるようすれば、対応して、スピンＭＯＳＦＥＴの素子特性を多段階に変調させることが可能となる。従って、このようなスピンＭＯＳＦＥＴを、製造後にその素子特性を微調整可能なＭＯＳＦＥＴとして利用することが出来る。集積化回路の製造には、目途の特性を持った素子を大量、且つ、均一に製造することが不可欠であるが、微細化に伴い、加工寸法や不純物濃度のばらつきにより素子間の特性をそろえる事がきわめて困難となってきている。この点で、製造後に、その素子特性を微調整可能なＭＯＳＦＥＴとして、第３実施形態のスピンＭＯＳＦＥＴを利用すれば、事後的に特性ばらつきを矯正でき、製造歩留まりの飛躍的な向上をもたらすことを付言しておく。
【０１４０】
加えて、＜動作原理＞の説明の際に詳述したように、互いに反平行な方向に磁化した各ドレイン電極にスピン偏極した電子が流入する確率は、角度Φの偶関数となっているので、ソース領域の磁化の方向を、各ドレイン電極の磁化方向を回転軸として１８０度回転させても、素子動作に影響は無い。従って、図２４に示すように、Ｓ１方向，Ｓ２方向に磁化容易方向を有する強磁性体金属からなるソース電極４２１ａと共に、ドレイン電極の磁化方向を回転軸として、これに対応するＳ１’方向，Ｓ２’方向に磁化容易方向を有する強磁性体金属からなるソース電極４２１ｂを用いても良い。この場合、Ｓ１’方向，Ｓ２’方向と、ドレイン電極のＤ１方向、Ｄ２方向となす方向余弦のそれぞれの絶対値は、Ｓ１方向，Ｓ２方向とドレイン電極のＤ１方向、Ｄ２方向となす方向余弦のそれぞれの絶対値に等しくなる。
【０１４１】
このとき、例えばソース領域上に、交差する一対の配線を形成し、この配線を流れる電流パルスから発生する合成磁場の強さ及び方向を調節して、Ｓ１方向，Ｓ２方向に磁化容易方向を有する強磁性体金属からなるソース電極４２１ａの磁化のみを反転させ、Ｓ１’方向，Ｓ２’方向に磁化容易方向を有する強磁性体金属からなるソース電極４２１ｂの磁化は反転させないような強さの磁場を発生させることにより、ソース電極の磁化を、すべての電極がＳ１方向、Ｓ１’方向に磁化している場合、Ｓ２方向、Ｓ２’方向に磁化している場合とは何れとも異なる状態にすることが出来る。これにより、スピンＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。この結果、前述の多値の不揮発メモリの形成、製造後にその素子特性を微調整可能なＭＯＳＦＥＴとして利用がかなうことはいうまでも無い。
【０１４２】
もちろん、ソース領域上に方向の異なる磁化容易方向を持った複数の強磁性体金属からなる電極を形成することによっても、スピンＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１４３】
加えて、ソース領域上には、図２５に示すように、ソース電極として、複数の磁区から構成された強磁性体金属から構成することも出来る。磁区と磁区の境界である磁壁は、強磁性体中に存在する非磁性体領域に束縛されやすい性質がある。このため、強磁性体金属からなる電極の一部を図示したように楔状に掘削する（即ち非磁性体の食い込みを入れることと同等）ことで、磁壁をこの部分（磁壁誘導部）に誘導できる。複数の磁壁誘導部を強磁性体に設けることで、印加する磁場に強さに応じて、磁壁は磁壁誘導部から別の磁壁誘導部へと転移していく。従って、磁区の構成を不連続的に変化させることが出来、ＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１４４】
＜ＭＯＥＦＥＴの製造に関して＞
第３実施形態は、ｎ型スピンＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを用いて説明してきたが、上記手法がｐ型スピンＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴに対しても同様に適応可能であること、複数組の素子に対しても同様に適応可能であること、はいうまでもない。
【０１４５】
また、同様な手法で、ｎ型或いはｐ型スピンＭＯＳＦＥＴと、ｎ型或いはｐ型ＭＯＳＦＥＴを混載したその他の回路の素子群も形成可能であることは言を待たない。
【０１４６】
また、第３実施形態では、各ゲート電極の上部の一部をシリサイド化するとしてきたが、ゲート電極をすべてシリサイド化する場合(Fully-Silicidated Gate)に対しても、同様に適応可能である。
【０１４７】
もちろん、Ｓｉ面上にＭＯＳＦＥＴ構造を形成するときは、エレベーティッド・ソースドレイン構造を使用しても良いことは明らかである。また、Ｓｉ基板として、ＳＯＩ基板を用いることも出来る。
【０１４８】
更に、スピンＭＯＳＦＥＴを形成する半導体基板は、Ｓｉに限定されるものではなく、Ｇｅ、ＧａＡｓのような半導体基板、或いはこれらとＳｉが同一基体上に形成された複合基板などを使用することが可能である。例えば、シリコン基板のチャネル領域の一部にＧａＡｓ半導体を埋め込み、ここにゲート電極から印加される電界を利用してソース電極から流入するスピン偏極した電子の偏極の方向を変調させる（Rashba効果と呼ばれる）ことにより、スピンＭＯＳＦＥＴの素子特性の磁気的変調に、更なる自由度を与えても良い。
【０１４９】
この結果、第２実施形態に示された利点に加え、
（ａ）  ドレイン領域上に、一対の、互いに反平行な方向に磁化した、強磁性体金属を、物理的に離間して配置し、これらを独立に目途の回路のドレイン電極として活用することにより、各ドレイン電極に、ソース電極の磁化方向に対応した相補的な出力が得られ不揮発なＳＲＡＭ型のメモリが形成できる。
【０１５０】
（ｂ）  ソース電極として、磁化反転に必要な磁場の大きさに違いを持たせた、複数の強磁性体金属からなる電極を用いることで、スピンＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１５１】
（ｃ）  ソース領域上に方向の異なる磁化容易方向を持った複数の強磁性体金属からなる電極を形成することで、スピンＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１５２】
（ｄ）  ソース領域上に複数の磁区から構成された強磁性体金属を構成し、この磁区の構成を不連続的に変化させることにより、ＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１５３】
（ｅ）  ソース領域の磁化の配向状態を多段階に変化できるようにすれば、スピンＭＯＳＦＥＴを、製造後にその素子特性を微調整可能なＭＯＳＦＥＴとして利用することが出来る。
【０１５４】
（ｆ）  ソース領域の磁化の配向状態を多段階に変化できるようすれば、多値の不揮発メモリが形成できる。
【０１５５】
以上、詳述してきた様に、本発明の実施形態によれば、
（１）  ドレイン領域上に、一対の、互いに反平行な方向に磁化した、強磁性体金属を形成することで、通常のＣ−ＭＯＳＦＥＴ回路との整合性、混載可能性を備えつつ、タイプ２のスピンＭＯＳＦＥＴの磁気変調素子動作が可能となり、不揮発な再構成可能論理回路を構築できる。
【０１５６】
（２）  ドレイン領域上に、互いに反平行な方向に磁化した、一対の強磁性体金属を形成することで、ドレイン電極の近傍にドレイン電極に流入することが適わないスピン偏極した荷電担体が、大量に蓄積してゆく事を回避できる。従って、半導体中の静電ポテンシャルの経時的変動や、蓄積された荷電担体の、周辺不純物、欠陥とのスピンの反転を伴うような相互作用、熱的擾乱などに伴う、スピン反転による素子動作の変動を抑止し、安定的な回路機能が確保できる。
【０１５７】
（３）  ドレイン領域上に、互いに反平行な方向に磁化した一対の強磁性体金属を、物理的に離間して配置することで、ドレイン領域に形成された一対の強磁性体金属に電気的に独立した金属配線を接続し、これらを独立に目途の回路のドレイン電極として活用できる。特に、各ドレイン電極に、ソース電極の磁化方向に対応した相補的な出力が得られ不揮発なＳＲＡＭ型のメモリが形成できる。
【０１５８】
（４）  ソース領域上に、ドレイン領域上の一対の互いに反平行な磁化方向とは異なる方向に磁化した強磁性体金属を設け、ソース領域上に形成した強磁性体金属の磁化方向を変化させることで、個別のＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を変調させることが出来る。このとき、電極を構成する強磁性体金属の特性に依らず、ソース電極とドレイン電極の磁化方向を調整することで、変調割合を自由に調節できる。
【０１５９】
（５）  ドレイン領域上に、一対の、互いに反平行な方向に磁化した、強磁性体金属を、配置することで、それぞれの磁化が反磁場の効果で安定化され、小さな磁場で影響を受けることがなくなる。
【０１６０】
（６）  第１、第２ドレイン電極の強磁性体金属の近接したそれぞれの端部を橋渡すように、高透磁率の物質を、電気的な絶縁を保ちつつ配置すれば、第１、第２ドレイン電極の強磁性体金属の磁化を更に安定化できる。
【０１６１】
（７）  ソース電極の強磁性体金属の反磁場係数を、ドレイン電極の強磁性体金属の反磁場係数より大きくしておくことで、ソース電極の磁化方向が、小さな磁場で容易に反転可能となる。
【０１６２】
（８）  ソース電極として、磁化反転に必要な磁場の大きさに違いを持たせた、複数のソース電極を用いることで、スピンＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１６３】
（９）  ソース領域上に方向の異なる磁化容易方向を持った複数の強磁性体金属からなる電極を形成することで、スピンＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１６４】
（１０）  ソース領域上に複数の磁区から構成された強磁性体金属を構成し、この磁区の構成を不連続的に変化させることにより、ＭＯＳＦＥＴを流れる電流（即ちドレイン電流）を、２段階以上に変調できる。
【０１６５】
（１１）  ソース領域の磁化の配向状態を多段階に変化できるようすれば、スピンＭＯＳＦＥＴを、製造後にその素子特性を微調整可能なＭＯＳＦＥＴとして利用することが出来る。
【０１６６】
（１２）  ソース領域の磁化の配向状態を多段階に変化できるようすれば、多値の不揮発メモリが形成できる。
【図面の簡単な説明】
【０１６７】
【図１】タイプ１のスピンＭＯＳＦＥＴのドレイン電流のドレイン電圧依存性を示す図。
【図２】タイプ２のスピンＭＯＳＦＥＴのドレイン電流のドレイン電圧依存性を示す図。
【図３】スピンＭＯＳＦＥＴを用いた再構成可能な論理回路の一例を示す回路図。
【図４】図３に示す回路のトランジスタに、タイプ１およびタイプ２のスピンＭＯＳＦＥＴを用いた場合のＶＯ１出力特性を示す図。
【図５】タイプ１のスピンＭＯＳＦＥＴの反平行状態に置ける素子動作を説明するエネルギーバンド図。
【図６】本発明の第１実施形態によるスピンＭＯＳＦＥＴの上面図。
【図７】図６に示す第１実施形態のスピンＭＯＳＦＥＴのドレイン電流のゲート・ソース間電圧依存性を示す図。
【図８】第１実施形態のスピンＭＯＳＦＥＴの上面図。
【図９】第１実施形態の第１変形例によるスピンＭＯＳＦＥＴの上面図。
【図１０】本発明の第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す断面図。
【図１１】第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す断面図。
【図１２】第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す上面図。
【図１３】第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す上面図。
【図１４】第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す上面図。
【図１５】第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す上面図。
【図１６】第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す上面図。
【図１７】第２実施形態によるスピンＭＯＳＦＥＴの製造工程を示す上面図。
【図１８】本発明の第３実施形態による半導体装置の製造工程を示す断面図。
【図１９】第３実施形態による半導体装置の製造工程を示す上面図。
【図２０】第３実施形態による半導体装置の製造工程を示す上面図。
【図２１】第３実施形態による半導体装置の製造工程を示す上面図。
【図２２】第３実施形態による半導体装置の製造工程を示す上面図。
【図２３】第３実施形態の第１変形例による半導体装置の上面図。
【図２４】第３実施形態の第２変形例による半導体装置の上面図。
【図２５】第３実施形態の第３変形例による半導体装置の上面図。
【図２６】第１実施形態の第２変形例によるスピンＭＯＳＦＥＴの断面図。
【図２７】第２実施形態においてソース電極の磁化の向きをスピン注入によって反転させる方法を説明する図。
【図２８】図２７に示す切断線Ｃ−Ｃ’で切断した断面図。
【符号の説明】
【０１６８】
１２  ソース領域
１２ａ  ソースのエクステンション領域
１２ｂ  ソースの高濃度拡散層
１３  高抵抗領域
１４  ドレイン領域
１４ａ１  ドレインのエクステンション領域
１４ａ２  ドレインのエクステンション領域
１４ｂ１  ドレインの高濃度拡散層
１４ｂ２  ドレインの高濃度拡散層
１６  ゲート絶縁膜
１８  ゲート電極
１９  トンネルバリア層
３０  ゲート側壁
４２  ソース電極
４４１  ドレイン電極
４４２  ドレイン電極
７２  コンタクト
７４１  コンタクト
７４２  コンタクト
８０１  配線
８０２  配線
１００  シリコン基板
１０１  素子分離領域
１０２ａ  ｐ型ウェル領域  
１０２ｂ  ｎ型ウェル領域、  
１１１ａ，１１２ａ  ソース、ドレインのエクステンション領域となる浅い拡散層
１１１ｂ，１１２ｂ  ソース、ドレインのエクステンション領域となる浅い拡散層
１２１  ソース領域
１２１ａ  ソース領域
１２２ａ１  第１ドレイン領域
１２２ａ２  第２ドレイン領域
１２２３  高抵抗層
１２１ｂ１、１２１ｂ２  ｐ型ＭＯＳＦＥＴのドレイン領域
１２２ｂ１、１２２ｂ２  ｐ型ＭＯＳＦＥＴのソース領域
２００ａ、２００ｂ  ゲート絶縁膜
２１０ａ、２１０ｂ  ブロック絶縁膜
３０１ａ、３０１ｂ  ゲート側壁
３１０ａ，３１０ｂ  浮遊ゲート電極
３２０ａ，３２０ｂ  制御ゲート電極
４２１  ソース領域上にソース電極強磁性体金属
４２２１  第１ドレイン電極の強磁性体金属
４２２１  第２ドレイン電極の強磁性体金属
５１０  ＮｉＳｉ層
５２１ｂ１，５２２ｂ１  ＮｉＳｉ層
５２１ｂ２，５２２ｂ２  ＮｉＳｉ層
５２０ａ，５２０ｂ  ＮｉＳｉ層
７０１  ソース電極に達するコンタクト
７０２１  第１ドレイン電極に達するコンタクト
７０２２  第２ドレイン電極に達するコンタクト
７０３  ゲート電極に達するコンタクトホール
７２１    ｎ型スピンＭＯＳＦＥＴのソース電極に達するコンタクト
７２１１  ｎ型スピンＭＯＳＦＥＴの第１ドレイン電極と第１のｐ型ＭＯＳＦＥＴのドレイン領域上のＮｉＳｉ層に達するコンタクト
７２１２  ｎ型スピンＭＯＳＦＥＴの第２ドレイン電極と第２のｐ型ＭＯＳＦＥＴのドレイン領域上のＮｉＳｉ層に達するコンタクト
７２２１  第１のｐ型ＭＯＳＦＥＴのソース領域上のＮｉＳｉ層に達するコンタクト
７２２２  第２のｐ型ＭＯＳＦＥＴのソース領域上のＮｉＳｉ層に達するコンタクト
７２０ａ  制御ゲート電極３２０ａ上のＮｉＳｉ層に達するコンタクト
７２０ｂ  制御ゲート電極３２０ｂ上のＮｉＳｉ層に達するコンタクト
７１０  浮遊ゲート電極３１０上のＮｉＳｉ層に達するコンタクト
【図１】
0005017135.tif 000002
【図２】
0005017135.tif 000003
【図３】
0005017135.tif 000004
【図４】
0005017135.tif 000005
【図５】
0005017135.tif 000006
【図６】
0005017135.tif 000007
【図７】
0005017135.tif 000008
【図８】
0005017135.tif 000009
【図９】
0005017135.tif 000010
【図１０】
0005017135.tif 000011
【図１１】
0005017135.tif 000012
【図１２】
0005017135.tif 000013
【図１３】
0005017135.tif 000014
【図１４】
0005017135.tif 000015
【図１５】
0005017135.tif 000016
【図１６】
0005017135.tif 000017
【図１７】
0005017135.tif 000018
【図１８】
0005017135.tif 000019
【図１９】
0005017135.tif 000020
【図２０】
0005017135.tif 000021
【図２１】
0005017135.tif 000022
【図２２】
0005017135.tif 000023
【図２３】
0005017135.tif 000024
【図２４】
0005017135.tif 000025
【図２５】
0005017135.tif 000026
【図２６】
0005017135.tif 000027
【図２７】
0005017135.tif 000028
【図２８】
0005017135.tif 000029