(57)【特許請求の範囲】
【請求項１】
一次側に入力された電圧を変換して二次側に出力するトランスと、
前記トランスの一次側の電圧をスイッチングする一次スイッチング素子と、
前記一次スイッチング素子と並列に接続された一次共振コンデンサと、
前記トランスの二次巻線の一端に接続され、前記二次巻線に誘起された電圧を整流する二次整流ダイオードと、
前記二次整流ダイオードに並列に接続された二次共振コンデンサと、
前記二次共振コンデンサに直列に接続された二次スイッチング素子と、
前記二次巻線の両端の電圧に応じて前記二次スイッチング素子の駆動を制御する二次制御手段と、を備え、
前記一次スイッチング素子がオンした状態からオフされることにより前記一次スイッチング素子の電圧が閾値電圧を超えたタイミングで、前記二次制御手段は、前記二次スイッチング素子をオンし、その後、前記一次スイッチング素子の電圧が前記閾値以下になったタイミングで、前記二次制御手段は、前記二次スイッチング素子をオフし、その後、前記閾値以下になったタイミングから所定時間経過後に前記一次スイッチング素子がオンされることを特徴とするスイッチング電源装置。
【請求項２】
前記二次制御手段は、
前記二次巻線の前記一端の電圧と他端の電圧とを比較する比較手段を含み、
前記一次スイッチング素子の電圧が閾値電圧を超えたタイミングとは、前記一端の電圧が前記他端の電圧よりも高くなるタイミングであることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記二次制御手段は、
前記二次巻線の両端の電圧を比較する第１比較手段と、
前記二次整流ダイオードの両端の電圧を比較する第２比較手段と、
を含み、
前記一次スイッチング素子の電圧が閾値電圧を超えたタイミングとは、前記二次巻線の一端の電圧が前記二次巻線の他端の電圧よりも高くなったことを前記第１比較手段の比較結果が示し、かつ、前記二次整流ダイオードのカソード電圧が該二次整流ダイオードのアノード電圧よりも高くなったことを前記第２比較手段の比較結果が示しているタイミングである
ことを特徴とする請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源（コンバータ）は、入力電圧を所望の出力電圧に変換する電源装置である（特許文献１）。スイッチング電源の効率を改善するには、スイッチング素子として使用されるＦＥＴ（電界効果トランジスタ）のドレイン−ソース間電圧Ｖｄｓが略ゼロボルトの時点でスイッチングが実行されることが望ましい。これは、ゼロボルトスイッチングと呼ばれている。ゼロボルトスイッチングを実現できれば、スイッチング損失や放射ノイズが大幅に削減されるといったメリットがある。
【０００３】
ところで、このスイッチング電源については、近年、ユニバーサル化が強く要求されている。ユニバーサル化とは、例えば、日本国内のＡＣ１００Ｖｒｍｓ圏や、北米に代表されるＡＣ１１５Ｖｒｍｓ圏、欧州に代表されるＡＣ２２０Ｖｒｍｓ圏でも同一のスイッチング電源を使用できるようにすることである。
【０００４】
このような商用交流電圧は、ある程度の変動範囲をもつことが知られている。例えば、ＡＣ１００Ｖｒｍｓ圏での変動範囲は、ＡＣ８５ＶｒｍｓからＡＣ１１０Ｖｒｍｓ程度である。また、ＡＣ１１５Ｖｒｍｓ圏での変動範囲は、ＡＣ９４ＶｒｍｓからＡＣ１４０Ｖｒｍｓ程度である。さらに、ＡＣ２２０Ｖｒｍｓ圏での変動範囲は、ＡＣ１８７ＶｒｍｓからＡＣ２６４Ｖｒｍｓ程度である。よって、ユニバーサル化されたスイッチング電源が対応すべき商用交流電圧の範囲は、ＡＣ８５ＶｒｍｓからＡＣ２６４Ｖｒｍｓであり、非常に幅広くなっている。
【０００５】
しかし、入力される電圧が相対的に高くなると、上述したゼロボルトスイッチングを実現することは困難となる。この課題を解決する方法として、アクディブクランプ方式のコンバータが提案されている（特許文献２、３）。
【０００６】
アクディブクランプ方式のコンバータでは、複数のＦＥＴを交互にオン／オフすることで、トランスの磁気リセットと、ＦＥＴのゼロボルトスイッチンングを実現している。
【特許文献１】特開２００２−３１５３３０号公報
【特許文献２】米国特許第４４４１１４６号明細書
【特許文献３】特開２００１−２７５３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、アクディブクランプ方式のコンバータでは、メインスイッチＦＥＴと、サブスイッチＦＥＴが同時にオンとなるのを防ぐため、デットバンドタイムが必要となる。すなわち、デットバンドタイムの間は、メインスイッチＦＥＴと、サブスイッチＦＥＴが同時にオフとなる。このデットバンドタイムを高精度にコントロールするためには、コントロールモジュール内に高精度のタイマを設けなければならない。よって、アクディブクランプ方式のコンバータでは、コントロールモジュールの価格が高くなってしまうという課題があった。
【０００８】
そこで、本発明は、このような課題および他の課題のうち、少なくとも１つを解決することを目的とする。例えば、本発明は、高精度のデットバンドタイムコントロールが不要なゼロボルトスイッチングを実現することで、電力損失、放射ノイズ及び製造コストを低減することを目的とする。なお、他の課題については明細書の全体を通して理解できよう。
【課題を解決するための手段】
【０００９】
本発明のスイッチング電源装置は、
一次側に入力された電圧を変換して二次側に出力するトランスと、
前記トランスの一次側の電圧をスイッチングする一次スイッチング素子と、
前記一次スイッチング素子と並列に接続された一次共振コンデンサと、
前記トランスの二次巻線の一端に接続され、前記二次巻線に誘起された電圧を整流する二次整流ダイオードと、
前記二次整流ダイオードに並列に接続された二次共振コンデンサと、
前記二次共振コンデンサに直列に接続された二次スイッチング素子と、
前記二次巻線の両端の電圧に応じて前記二次スイッチング素子の駆動を制御する二次制御手段と、を備え、
前記一次スイッチング素子がオンした状態からオフされることにより前記一次スイッチング素子の電圧が閾値電圧を超えたタイミングで、前記二次制御手段は、前記二次スイッチング素子をオンし、その後、前記一次スイッチング素子の電圧が前記閾値以下になったタイミングで、前記二次制御手段は、前記二次スイッチング素子をオフし、その後、前記閾値以下になったタイミングから所定時間経過後に前記一次スイッチング素子がオンされることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、一次スイッチング素子又はトランスの一次巻線と並列に接続された一次共振コンデンサの容量と、二次巻線又は二次整流ダイオードに接続された二次共振コンデンサの容量とを調整することで、ゼロボルトスイッチングを実現している。さらに、二次巻線の両端の電圧に応じて二次スイッチング素子をオン・オフ制御することで、高精度なデットバンドタイムコントロールが不要となっている。よって、高精度のデットバンドタイムコントロールが不要なゼロボルトスイッチングが実現され、電力損失、放射ノイズ及び製造コストが低減されている。
【発明を実施するための最良の形態】
【００１１】
以下に本発明の一実施形態を示す。以下で説明される個別の実施形態は、本発明の上位概念、中位概念および下位概念など種々の概念を理解するために役立つであろう。また、本発明の技術的範囲は、特許請求の範囲によって確定されるのであって、以下の個別の実施形態によって限定されるわけではない。
【００１２】
［実施形態１］
図１は、実施形態に係るスイッチング電源装置（擬似共振コンバータ）の一例を示す回路図である。まず、一次側の構成について説明する。商用電源のＬ１相には、スイッチＳＷ１の一端が接続されている。ダイオードブリッジＤＡ１は、複数のダイオードＤ１０１〜Ｄ１０４で構成された整流回路である。とりわけ、スイッチＳＷ１の他端が、ダイオードＤ１０１とＤ１０４とに接続されている。商用電源のＬ２相は、ダイオードＤ１０３とＤ１０２とに接続されている。ダイオードＤ１０１とＤ１０２との接続点と、ダイオードＤ１０３とＤ１０４との接続点と間には、一次電解コンデンサＣ１が接続されている。
【００１３】
一次電解コンデンサＣ１の両端の電圧をＶｈとする。一次電解コンデンサＣ１の一端と、トランスＴ１の一次巻線Ｎｐの一端に接続されている。トランスＴ１は、一次側に入力された電圧を変換して二次側に出力するトランスの一例である。トランスＴ１の一次巻線Ｎｐの他端は、ＦＥＴ１のソース、ダイオードＤ１のカソード、一次共振コンデンサＣ２の一端に接続されている。ＦＥＴ１は、一次側の電圧をスイッチングする一次スイッチング素子の一例である。ＦＥＴ１のドレインは、ダイオードＤ１のアノード、一次共振コンデンサＣ２の他端、ゲートプルダウン抵抗Ｒ２の一端、抵抗Ｒ３の一端とに接続されている。一次共振コンデンサＣ２は、一次スイッチング素子又はトランスの一次巻線と並列に接続された一次共振コンデンサの一例である。ＦＥＴ１のゲートは、抵抗Ｒ２の他端と、ゲート抵抗Ｒ１の一端とに接続されている。抵抗Ｒ１の他端は、コントロールモジュールＣＮＴ１が備える端子の１つに接続されている。この端子は、ＦＥＴ１のゲートに対し電圧Ｖｇの駆動クロックを印加するための端子である。
【００１４】
抵抗Ｒ３の一端は、さらに、コントロールモジュールＣＮＴ１が備える端子の１つに接続されている。この端子は、電圧Ｖｉｓを印加するための端子である。抵抗Ｒ３の他端は、一次電解コンデンサＣ１の一端、ダイオードＤ１０３とＤ１０４との接続点、及び、コントロールモジュールＣＮＴ１が備える端子の１つに接続されている。この端子は、グランド電圧Ｖｌを印加するための端子である。なお、この端子は、さらに、フォトカプラＰＣ１のフォトトランジスタＴｒ１の一端と、コンデンサＣ３の一端と、トランスＴ１の巻線Ｎｎの一端とに接続されている。フォトカプラＰＣ１の他端は、コントロールモジュールＣＮＴ１が備える端子のうち、フィードバック電圧Ｖｆｂを入力するための端子に接続されている。
【００１５】
コンデンサＣ３の他端は、コントロールモジュールＣＮＴ１が備える端子のうち、電源電圧Ｖｃｃを入力するための端子に接続されている。さらに、コンデンサＣ３の他端は、ダイオードＤ２のカソードに接続されている。ダイオードＤ２のアノードは、トランスＴ１の補助巻線Ｎｎの他端と、コントロールモジュールＣＮＴ１が備える端子のうち、電圧Ｖｍｏｎを印加する端子とに接続されている。
【００１６】
スイッチＳＷ１の他端は、さらに、抵抗Ｒ４を介して、コントロールモジュールＣＮＴ１が備える端子のうち、起動電圧Ｖｓｔを入力するための端子に接続されている。
【００１７】
次に、トランスＴ１の二次側について説明する。トランスＴ１の二次巻線Ｎｓの一端には、ダイオードＤ２１のアノードと、ダイオードＤ３のアノードと、コンデンサＣ２０の一端とが接続されている。ダイオードＤ３は、トランスの二次巻線の一端に接続され、二次巻線に誘起された電圧を整流する二次整流ダイオードの一例である。コンデンサＣ２０は、二次巻線又は二次整流ダイオードに接続された二次共振コンデンサの一例である。本実施形態では、トランスの一次側に入力される電圧の変動範囲の全域（例：ＡＣ８５ＶｒｍｓからＡＣ２６４Ｖｒｍｓ）において、後述するゼロボルトスイッチングを実現することが望ましい。そのためには、一次スイッチング素子についての残留電圧が略ゼロボルトとなるよう、一次共振コンデンサの容量と二次共振コンデンサの容量とが設定される。
【００１８】
二次巻線Ｎｓの他端には、ダイオードＤ２１の他端が抵抗Ｒ２３を介して接続されている。さらに、二次巻線Ｎｓの他端には、コンデンサＣ４の一端と、シャントレギュレータＩＣ１の一端と、分圧抵抗Ｒ７の一端とが接続されている。なお、二次巻線Ｎｓの他端は、二次側のグランド電位を与える。また、ダイオードＤ３のカソードは、出力電圧Ｖｏｕｔを与える。
【００１９】
ダイオードＤ３のカソードには、コンデンサＣ４の他端と、電流制限抵抗Ｒ５の一端と、分圧抵抗Ｒ６の一端とに接続されている。なお、分圧抵抗Ｒ６の他端は、分圧抵抗Ｒ７の他端と、シャントレギュレータＩＣ１とに接続されている。電流制限抵抗Ｒ５は、フォトカプラＰＣ１の発光ダイオードＬＥＤ１のアノードに接続されている。発光ダイオードＬＥＤ１のカソードは、シャントレギュレータＩＣ１に接続されている。
【００２０】
とりわけ、本実施形態では、二次共振コンデンサＣ２０とサブスイッチＦＥＴ２０とにより構成される共振スイッチ１００が、トランスＴ１の二次巻線Ｎｓに接続されている。この共振スイッチ１００は、二次巻線Ｎｓの端子電圧Ｖａに基づいてオン・オフする。サブスイッチＦＥＴ２０は、二次共振コンデンサに接続された二次スイッチング素子の一例である。制御部１１０は、コンパレータＣＭＰ２０を含み、共振スイッチ１００のオン・オフ制御を実行する。制御部１１０は、二次巻線の両端の電圧に応じて二次スイッチング素子をオン・オフ制御する二次制御手段の一例である。また、コンパレータＣＭＰ２０は、二次巻線の一端の電圧と他端の電圧とを比較する比較手段の一例である。これにより、制御部１１０は、一端の電圧が他端の電圧よりも高くなると、二次スイッチング素子をオンにする。
【００２１】
コンパレータＣＭＰ２０の２つの入力端子間には、上述した抵抗Ｒ２３が接続されている。コンパレータＣＭＰ２０の出力端子は、抵抗Ｒ２１の一端に接続されている。抵抗Ｒ２１の他端は、抵抗Ｒ２２の一端と、ＦＥＴ２０のゲートに接続されている。ＦＥＴ２０のドレインとソースとの間には、ダイオードＤ２０が接続されている。ＦＥＴ２０のドレインは、二次共振コンデンサＣ２０に接続されている。ＦＥＴ２０のソースには、抵抗Ｒ２２の他端と、ダイオードＤ２０のカソードと、ダイオードＤ３のカソードとが接続されている。
【００２２】
図２は、実施形態に係る擬似共振コンバータの動作例を示す図である。図２には、メインスイッチＦＥＴ１のゲートソース間電圧Ｖｇｓ、メインスイッチＦＥＴ１のドレインソース間電圧Ｖｄｓ、メインスイッチＦＥＴ１のドレイ電流Ｉｄ、一次巻線電流Ｉｐが示されている。また、図２には、巻線Ｎｎに関するアノード電圧Ｖｍｏｎ、二次巻線Ｎｓの端子電圧Ｖａ、二次巻線Ｎｓに流れる電流Ｉｆも示されている。さらに、図２には、サブスイッチＦＥＴ２０のゲートソース間電圧Ｖｇｓ、サブスイッチＦＥＴ２０のドレイン電流Ｉｄも示されている。
【００２３】
本実施形態に係る擬似共振コンバータは、商用電源のＬ1相に接続されたスイッチＳＷ１がオフからオンに切り替えられると、動作を開始する。商用交流電圧Ｖａｃは、ダイオードブリッジＤＡ１によって整流され、一次電解コンデンサＣ１によって平滑化され、概略一定の電圧Ｖｈとなる。
【００２４】
コントロールモジュールＣＮＴ１にも起動抵抗Ｒ４を介して起動電圧Ｖｓｔが供給される。起動電圧Ｖｓｔが供給されると、コントロールモジュールＣＮＴ１は、ＦＥＴ１をオンする程度の電圧ＶｇをＦＥＴ１のゲートに印加する。電圧ＶｇがＦＥＴ１のゲートに印加されると、トランスＴ１の一次巻線Ｎｐを介して、ＦＥＴ１にドレイン電流Ｉｄが流れる。これは、図２において時刻ｔ０における動作に対応している。
【００２５】
ドレイン電流Ｉｄは、電流検出抵抗Ｒ３によって電圧Ｖｉｓに変換され、コントロールモジュールＣＮＴ１に供給される。コントロールモジュールＣＮＴ１は、電圧Ｖｉｓが規定値になった時点で、ＦＥＴ１をオフする（時刻ｔ１）。このときのドレイン電流をＩｄ１’とする。
【００２６】
図２のうち、上から３番目のグラフは、ＦＥＴ１のドレイン電流Ｉｄ（実線）と、トランスＴ１の一次巻線Ｎｐに流れる電流Ｉｐ（破線）とを示している。なお、グラフの縦軸は電流を示し、横軸は時間を示している。時刻ｔ０からｔ１において、ＩｄとＩｐは一致している。これは、トランスＴ１の一次巻線電流Ｉｐが、全てＦＥＴ１に流れ込むことを示している。
【００２７】
ＦＥＴ１がオフされると、ドレイン電流Ｉｄは瞬時に零となる。それまでＦＥＴ１に流れていた一次巻線電流Ｉｐは、一次共振コンデンサＣ２に流入し、Ｃ２を充電する。すると、ＦＥＴ１のドレインソース間電圧Ｖｄｓは上昇を始める。なお、ＦＥＴ１のドレインソース間電圧Ｖｄｓ（ＦＥＴ１）は、図２のグラフのうち、上から２番目のグラフに示されている。
【００２８】
ＦＥＴ１がオフした直後、ドレインソース間電圧Ｖｄｓの電圧値は大きく跳ね上がる（ｔ２）。この上昇電圧波形は、一次巻線ＮｐのリーケージインダクタンスＬｐｒと、一次共振コンデンサＣ２の静電容量Ｃｒ１のＬＣ共振現象に起因する。その周波数ｆｌ０は、概ね次式で表される。
【００２９】
【数１】
0005106132.tif 000002
【００３０】
また、Ｉｄ１’によってＬｐｒに蓄えられたエネルギーＰｌ０は、Ｎｐの巻線抵抗、配線抵抗、およびＣ２の等価直列抵抗（ＥＳＲ）などで損失される。しかし、これらの損失を無視すれば、Ｐｌ０は、Ｖｄｓの初期振幅Ａｌ０によってＣｒ１に蓄えられるエネルギーと等価である。したがって、概ね次式が成立する。
【００３１】
【数２】
0005106132.tif 000003
【００３２】
これをＡｌ０について解くと、Ａｌ０は概ね次式で表される。
【００３３】
【数３】
0005106132.tif 000004
【００３４】
このように、式（１）から、ＦＥＴ１をオフした直後におけるＶｄｓの電圧変化を示す周波数ｆｌ０がＬｐｒとＣｒ１各々の平方根の積に反比例することがわかる。また、式（３）から、初期振幅Ａｌ０がＬｐｒの平方根に比例し、Ｃｒ１の平方根に反比例することがわかる。
【００３５】
さて、ＶｄｓがＶｈに達した時点で、二次巻線Ｎｓの端子電圧Ｖａは、零となる（ｔ１’）。この後、ＶｄｓがＶｈよりも上昇していくと、Ｖａもそれに伴い正電圧として上昇していく（ｔ１’＝＞ｔ２）。
【００３６】
二次巻線Ｎｓには、ダイオードＤ２１を介して、コンパレータＣＭＰ２０の反転入力端子（−）が接続されている。ＣＭＰ２０の非反転入力端子（＋）は、ＧＮＤに接続されている。よって、Ｖａが正電圧になると、ＣＭＰ２０の出力がＬｏｗレベルとなり、Ｐｃｈ ＭＯＳ ＦＥＴであるＦＥＴ２０がオンする。すると、Ｖａの上昇に伴い、ＦＥＴ２０のドレイン電流Ｉｄが、Ｃ２０＝＞ＦＥＴ２０又はボディダイオードＤ２０＝＞二次平滑コンデンサＣ４の＋端子のルートを辿って流れる。ダイオードＤ３の順方向電圧をＶｆｄ３とすると、Ｃ２０の充電電圧は、−Ｖｆｄ３になる（Ｃ２０のＦＥＴ２０側を＋方向とする）。
【００３７】
その後、Ｖｄｓは、概ね一定の電圧（Ｖｈ ＋ Ｖｃｌ）となる（ｔ２〜ｔ３）。
【００３８】
一次巻線Ｎｐに流れていた電流Ｉｐは、Ｔ１の二次巻線Ｎｓ、およびＴ１の補助巻線Ｎｎに流れる。ＮｓおよびＮｎの巻き方向は、Ｎｐの巻き方向とは異なる。これは、フライバック結合と呼ばれる。また、フライバック結合を採用したトランスは、フライバックトランスと呼ばれる。
【００３９】
二次巻線Ｎｓに流れる電流は、二次整流ダイオードＤ３の順方向に流れる順電流Ｉｆとなり、二次平滑コンデンサＣ４によって平滑され、概ね一定の出力電圧Ｖｏｕｔとなる。このとき、ダイオードＤ３の順方向電圧をＶｆｄ３とすると、前述した電圧Ｖｃｌは、概ね次式で表される。
【００４０】
【数４】
0005106132.tif 000005
【００４１】
一方、補助巻線Ｎｎに流れる電流は、ダイオードＤ２によって整流され、コンデンサＣ３によって平滑され、コントロールモジュールＣＮＴ１に電源電圧Ｖｃｃとして供給される。これ以降、ＣＮＴ１は、このＶｃｃによって動作を続ける。
【００４２】
図２によれば、Ｉｆは、直線的に減少し、やがて零になる（ｔ２〜ｔ３）。すると、ＦＥＴ１のＶｄｓは緩やかに下降を始める（ｔ３〜ｔ４）。この下降電圧波形は、Ｌｐ、Ｃｒ１及びＣｒ２によるＬＣ共振現象である。
【００４３】
トランスＴ１の二次側に接続される静電容量を一次側の静電容量に換算するには、巻線比を用いる。一次側の静電容量は、二次側の静電容量と巻数比の二乗とに比例する。したがって、二次共振コンデンサＣｒ２は、一次側に換算すると次式で表わすことができる。
【００４４】
【数５】
0005106132.tif 000006
【００４５】
よって、ＦＥＴ１のドレインソース間に接続される静電容量の合計は、次式により表現される。
【００４６】
【数６】
0005106132.tif 000007
【００４７】
したがって、このＬＣ共振現象の周波数ｆ１は概ね、次式で表される。
【００４８】
【数７】
0005106132.tif 000008
【００４９】
このとき、ＦＥＴ２０のドレイン電流Ｉｄとして、Ｃ４の＋端子＝＞ＦＥＴ２０＝＞Ｃ２０＝＞Ｖａのルートに沿って共振電流が流れる。Ｃ２０の充電電圧は、−Ｖｆｄ３から＋Ｖｏｕｔに変化する（Ｃ２０のＦＥＴ２０側を＋方向とする）。
【００５０】
これ以降、仮にＦＥＴ１をオンせず、かつＦＥＴ２０をオフしなければ、Ｖｄｓは、図２のうち上から２番目のグラフに示した破線のように、周波数ｆ１でＬＣ共振現象を継続することとなる。また、ＦＥＴ２０のＩｄも、図２のうち一番下のグラフに示した破線のように、周波数ｆ１でＬＣ共振現象を継続する。
【００５１】
時刻ｔ４で、ＶｄｓがＶｈに達すると、Ｖａは零になる。すると、ＣＭＰ２０の出力がハイインピーダンスとなり、ＦＥＴ２０がオフし、ＦＥＴ２０のＩｄが遮断される。それまでＬｐ、Ｃｒ１及びＣｒ２によって起こされていたＬＣ共振現象から、Ｃｒ２が切り離されるので、ＬＣ共振現象の周波数ｆ１が高くなり、ｆ０に遷移する。周波数ｆ０及び周期Ｔ０は、概ね次式で表される。
【００５２】
【数８】
0005106132.tif 000009
【００５３】
【数９】
0005106132.tif 000010
【００５４】
これ以降、仮にＦＥＴ１を再度オンしなければ、図２の上から２番目のグラフに示した実線のように、周波数ｆ０でＬＣ共振現象が継続する。
【００５５】
図２によれば、ＦＥＴ１のＶｄｓは、Ｄ２のアノード電圧Ｖｍｏｎと相似形となる。Ｖｍｏｎは、コントロールモジュールＣＮＴ１に供給される。コントロールモジュールＣＮＴ１は、Ｖｍｏｎが零となった時刻（ｔ４）を検出し、検出した時刻から規定時間が経過した後にＦＥＴ１をオンする。
【００５６】
このように、実施形態に係る擬似共振コンバータは、Ｖｄｓが最も低下した時刻にＦＥＴ１をオンすることで、スイッチング損失や放射ノイズを低減できる。なお、ｔ４からｔ５までの時間Δｔは概ね、上記ＬＣ共振周期Ｔ０の１／４であり、下式で表される既知の値である。
【００５７】
【数１０】
0005106132.tif 000011
【００５８】
したがって、時刻ｔ４からΔｔが経過した後にＦＥＴ１をオンすることで、ＬＣ共振電圧の最下点でＦＥＴ１をオンすることができる（ｔ５）。図２においては、Ｖｄｓが零を下回り、負電圧となった時点でＦＥＴ１をオンしている。これは、ＦＥＴ１のボディダイオードＤ１が導通した状態でＦＥＴ１をオンしているからである。
【００５９】
このように、Ｖｄｓが零の時点でスイッチングを行うことを、一般に『ゼロボルトスイッチング：ＺＶＳ』と呼ぶ。ゼロボルトスイッチングを行うことで、ターンオン時のスイッチング損失や放射ノイズを大幅に削減することができる。なお、Ｖｄｓを完全にゼロボルトすることは望ましいが、略ゼロボルトであれば十分である。すなわち、どの程度の範囲にＶｄｓを低減するかは、スイッチング損失や放射ノイズをどの程度許容するかに依存する。すなわち、許容可能なスイッチング損失や放射ノイズに応じた範囲内に収まるよう、Ｖｄｓが十分小さな値になったときに、スイッチングが実行さればよい。許容可能なスイッチング損失や放射ノイズによって定まる電圧の誤差をΔとすれば、Ｖｄｓが０±Δの範囲内でスイッチングが実行されば十分である。
【００６０】
ところで、上述した共振スイッチ１００や制御部１１０を備えていない擬似共振コンバータでは、共振現象の初期振幅Ａ０が、概略Ｖｃｌと同じ値となる。よって、Ｖａｃが高くなり、ＶｈがＶｃｌを上回った場合、ゼロボルトスイッチングを実現できない。
【００６１】
式（４）が示すように、Ｖｃｌは、ＮｐとＮｓの巻数比、Ｖｏｕｔ及びＶｆｄ３によって一意的に決定される。Ｖａｃの変動範囲の全域において、ゼロボルトスイッチングが行えるようにそれらの定数を設定することは困難である。
【００６２】
一方、本実施形態によれば、ＬＣ共振現象の初期振幅Ａ０は、以下で説明するように求められる。時刻ｔ３からｔ４の間に、Ｃ２０の充電電圧は、−Ｖｆｄ３から＋Ｖｏｕｔに変化する（Ｃ２０のＦＥＴ２０側を ＋方向とする）。したがって、ｔ３からｔ４の間にＣ２０を通過したエネルギーは、次式で表される。
【００６３】
【数１１】
0005106132.tif 000012
【００６４】
上記エネルギーは概ね、Ｔ１の二次巻線ＮｓのインダクタンスＬｓに流れる電流のエネルギーに等しい。時刻ｔ４におけるＦＥＴ２０のドレイン電流をＩｄ２０’とすると、次式が成り立つ。
【００６５】
【数１２】
0005106132.tif 000013
【００６６】
上式をＩｄ２０’について解くと、次式が得られる。
【００６７】
【数１３】
0005106132.tif 000014
【００６８】
このとき、Ｔ１の一次巻線Ｎｐに流れる電流をＩｐ’とすると、トランスの基本式より、Ｉｐ’とＩｄ２０’の間には以下の式が成り立つ。
【００６９】
【数１４】
0005106132.tif 000015
【００７０】
式（１３）を式（１４）に代入することで、Ｉｐ’は下式で表される。
【００７１】
【数１５】
0005106132.tif 000016
【００７２】
ところで、Ｉｐ’によって一次巻線ＮｐのインダクタンスＬｐに蓄えられるエネルギーと、初期振幅Ａ０によって共振コンデンサＣｒ１に蓄えられるエネルギーは、概ね等価である。よって、次式が成り立つ。
【００７３】
【数１６】
0005106132.tif 000017
【００７４】
上式をＡ０について解くと、次式が得られる。
【００７５】
【数１７】
0005106132.tif 000018
【００７６】
式（１７）に式（１５）を代入すると、次式が得られる。
【００７７】
【数１８】
0005106132.tif 000019
【００７８】
トランスの基本式によれば、ＬｐはＮｐの二乗に比例する。またＬｓはＮｓの二乗に比例する。したがって、式（１８）におけるＮｓ／Ｎｐ・√（Ｌｐ／Ｌｓ）は１となる。最終的に、Ａ０は次式で表される。
【００７９】
【数１９】
0005106132.tif 000020
【００８０】
上式より、初期振幅Ａ０は、トランスＴ１の巻数ＮｐおよびＮｓに依存しないことがわかる。また、初期振幅Ａ０は、共振コンデンサの容量Ｃｒ１およびＣｒ２によって決定されることもわかる。
【００８１】
よって、商用電源電圧Ｖａｃの変動範囲の全域にわたりゼロボルトスイッチングが実現できるように、Ｃｒ１およびＣｒ２の定数を設定すればよい。これにより、たとえ入力電圧が商用電源電圧Ｖａｃの上限電圧となっても、容易にゼロボルトスイッチングが実現されることになる。
【００８２】
ところで、前述したとおり、ＦＥＴ１をオフした直後における、Ｖｄｓの電圧変化の周波数ｆｌ０は、概ね、Ｌｐｒの平方根とＣｒ１の平方根との積に反比例する。また、その初期振幅Ａｌ０は、Ｌｐｒの平方根に比例し、Ｃｒ１の平方根に反比例する。なお、ＦＥＴ１のターンオフ時における放射ノイズを低減するためには、Ｖｄｓの電圧変化は緩やかであること（即ちｆｌ０が小さいこと）が望ましい。また、ＦＥＴ１の導通損失を低減するためには、オン抵抗の低い（即ち、Ｖｄｓ耐圧の低い）スイッチング素子を使用することが望ましい。したがって、Ａｌ０が小さいことが望ましい。ｆｌ０とＡｌ０を共に小さくするためには、式（１）および式（３）から、Ｃｒ１を大きくする必要がある。しかし、Ｃｒ１を大きくすると、電力損失Ｐｌｏｓｓも増えてしまう。よって、Ｃｒ１を大きくすることには限界がある。
【００８３】
図３は、比較例のスイッチング電源の回路図である。既に説明した箇所には同一の番号を付与することで、説明を簡潔にする。図１と比較するとわかるように、比較れいには、共振スイッチ１００及び制御部１１０が設けられていない。
【００８４】
図４は、比較例のスイッチング電源の動作を示す図である。図４からわかるように、時刻ｔ４〜ｔ５において、メインスイッチＦＥＴ１のドレインソース間電圧Ｖｄｓに残留電圧Ｖｂが存在すると、ゼロボルトスイッチングが実現できない。残留電圧Ｖｂは、次式により表現される。
【００８５】
【数２０】
0005106132.tif 000021
【００８６】
この状態でＦＥＴ１をオンすると、コンデンサＣ２の電荷がＦＥＴ１を介して瞬時に放電され、ドレイン電流Ｉｄはスパイク状の電流となる（ｔ５）。このスパイク電流は、放射ノイズとなったり、ＦＥＴ１によって熱に変換されたりする。ＦＥＴ１がターンオンするごとに熱として放出される電力Ｐｌは、概ね次式で表される。
【００８７】
【数２１】
0005106132.tif 000022
【００８８】
スイッチング周波数をｆｓとすれば、次式で表される電力Ｐｌｏｓｓが熱として放出される。
【００８９】
【数２２】
0005106132.tif 000023
【００９０】
それに対し、本実施形態によれば、共振スイッチ１００と制御部１１０が追加されている。そのため、ＦＥＴ１のターンオン時に、Ｃｒ１の残留電圧は極めて小さいか又はゼロである。よって、Ｃｒ１を大きな静電容量に設定しても、電力Ｐｌｏｓｓが増加することはない。よって、Ｃｒ１を比較的大きな静電容量に設定でき、ＦＥＴ１のターンオフ時における放射ノイズが低減される。さらに、ＦＥＴ１の導通損失も低減される。
【００９１】
ちなみに、本実施形態の擬似共振コンバータと、比較例の擬似共振コンバータとを比較すると、ＦＥＴ１のオン・オフ制御方法、即ちコントロールモジュールＣＮＴ１の動作は同じである。さらに、実施形態におけるＦＥＴ２０のオン・オフ制御は、二次巻線Ｎｓの端子電圧Ｖａの電圧値を元にＣＭＰ２０が電圧比較することで実現される。これは、従来のアクティブクランプコンバータのように、ＦＥＴ２０のオン・オフ制御に際し、ＦＥＴ１とＦＥＴ２０とのデットバンドタイムを制御する必要がないことを意味する。
【００９２】
よって、本実施形態では、従来の擬似共振コンバータで使用されているコントロールモジュールをそのまま使用することができるため、新たなコントロールモジュールを開発するためのコストと時間を削減できる。すなわち、安価に擬似共振コンバータ型のスイッチング電源を供給できる。
【００９３】
以上説明したように本実施形態によれば、一次共振コンデンサの容量と二次共振コンデンサの容量とを調整することで、ゼロボルトスイッチングを実現している。一次共振コンデンサは、一次スイッチング素子又はトランスの一次巻線と並列に接続されたコンデンサである。また、二次共振コンデンサは、二次巻線又は二次整流ダイオードに接続されたコンデンサである。さらに、二次巻線の両端の電圧に応じて二次スイッチング素子をオン・オフ制御することで、高精度なデットバンドタイムコントロールが不要となっている。よって、高精度のデットバンドタイムコントロールが不要なゼロボルトスイッチングが実現され、電力損失、放射ノイズ及び製造コストが低減されている。
【００９４】
例えば、コンパレータによって、二次巻線の一端の電圧と他端の電圧とを比較し、一端の電圧が他端の電圧よりも高くなると、二次スイッチング素子をオンにすればよいため、高精度のデットバンドタイムコントロールを不要にできる。
【００９５】
また、背景技術でも述べたように、スイッチング電源装置をユニバーサル化するには、より広範囲の入力電圧に対応するとともに、入力電圧の変動にも対処しなければならない。例えば、トランスの一次側に入力される電圧の変動範囲が、ＡＣ８５ＶｒｍｓからＡＣ２６４Ｖｒｍｓであっても、本実施形態であれば、比較的に安価な構成により、電力損失や放射ノイズを低減できる。
【００９６】
［実施形態２］
図５は、二次巻線ＮｓのリーケージインダクタンスＬｓｒを大きくすると発生するＦＥＴ２０のドレイン電流Ｉｄの振動現象を示す図である。図５に示された振動現象は、ＬｓｒとＣｒ２とによるＬＣ共振現象である。この振動電流自体は、ＬＣ共振現象に起因した電流であるため、電力損失とはならない。しかし、ＦＥＴ２０のオン抵抗やダイオードＤ２０の順方向電圧Ｖｆｄ２０によって振動電流が減衰していく過程で電力損失が生じる。
【００９７】
そこで、本実施形態は、実施形態１の擬似共振コンバータにて発生しうる振動電流を抑制することを目的としている。
【００９８】
図６は、実施形態２に係る擬似共振コンバータの回路図である。既に説明した箇所には同一の参照符号を付与することで、説明の簡潔化を図る。
【００９９】
図１と比較するとわかるように、コンパレータＣＭＰ４１、抵抗Ｒ２４〜Ｒ２７、トランジスタＴｒ２０、Ｔｒ２１とを含む振動電流抑制回路６００が二次側に追加されている。振動電流抑制回路６００は、振動電流が流れうる期間（図５）は、ＦＥＴ２０をオフにすることで、振動電流を抑制する。
【０１００】
なお、コンパレータＣＭＰ４０は、上述したコンパレータＣＭＰ２０に相当する。コンパレータＣＭＰ４０は、二次巻線の両端の電圧を比較する第１比較手段の一例である。また、コンパレータＣＭＰ４１は、二次整流ダイオードの両端の電圧を比較する第２比較手段の一例である。すなわち、実施形態２では、第１比較手段の比較結果と第２比較手段の比較結果とに応じて、二次スイッチング素子がオン・オフ制御される。
【０１０１】
図７は、実施形態２に係る擬似共振コンバータの動作例を示す図である。本実施形態では、図７のうち、下から２番目のグラフが示すＦＥＴ２０のゲートソース間電圧ＶｇｓをコンパレータＣＭＰ４１が制御することで、振動電流の抑制が実現される。
【０１０２】
図６によれば、コンパレータＣＭＰ４１の反転入力端子（−）が、Ｖｏｕｔに接続されている。非反転入力端子（＋）は、ダイオードＤ２１のカソードに接続されている。ダイオードＤ２１の順方向電圧Ｖｆｄ２１は、ダイオードＤ３の順方向電圧Ｖｆｄ３よりも小さいことが必要である。例えば、ダイオードＤ２１として低順方向電圧のショットキバリアダイオードを採用すればよい。
【０１０３】
図７によれば、時刻ｔ１’で、ＦＥＴ１がオフすると、時刻ｔ１’からｔ１０にかけて、電圧ＶａがゼロからＶｏｕｔまで上昇する。これは、二次巻線の一端の電圧（Ｖａ）が二次巻線の他端の電圧（ＧＮＤ）よりも高くなったことを意味する。この期間、コンパレータＣＭＰ４０の出力(比較結果)はＬｏｗレベルとなる。したがって、コンパレータＣＭＰ４０の出力に抵抗Ｒ２４を介して接続されたＴｒ２０はオンとなる。
【０１０４】
一方、コンパレータＣＭＰ４１の反転入力端子Ｖ＋と非反転入力端子Ｖ−との電圧は、以下のようになる。なお、反転入力端子Ｖ＋は、二次整流ダイオードのアノード電圧に対応し、非反転入力端子Ｖ−は、二次整流ダイオードのカソード電圧に対応する。
【０１０５】
Ｖ＋ ＜ Ｖｏｕｔ
Ｖ− ＝ Ｖｏｕｔ
よって、Ｖ＋ ＜ Ｖ− となり、コンパレータＣＭＰ４１の出力（比較結果）はＬｏｗレベルとなる。また、コンパレータＣＭＰ４１の出力に抵抗Ｒ２６を介して接続されたＴｒ２１はオンとなる。この期間、二次スイッチング素子であるＦＥＴ２０はオンとなる。また、Ｖａの上昇に伴って、ＦＥＴ２０のドレイン電流は、Ｖａ＝＞Ｃ２０＝＞ＦＥＴ２０又はボディダイオードＤ２０＝＞二次平滑コンデンサＣ４の＋端子といったルートに沿って流れる。
【０１０６】
時刻ｔ１０からｔ１１にかけて、ＶａがＶｏｕｔ ＋ Ｖｆｄ３まで上昇するが、コンパレータＣＭＰ４０の出力はＬｏｗレベルのままである。したがってＴｒ２０はオンとなっている。一方、コンパレータＣＭＰ４１の反転入力端子Ｖ＋に印加される電圧は、
Ｖ＋ ＝ Ｖｏｕｔ ＋ Ｖｆｄ３ − Ｖｆｄ２１
となる。Ｖｆｄ２１は、ダイオードＤ２１の順方向電圧である。このとき、Ｖｆｄ３ ＞ Ｖｆｄ２１ であるから、Ｖ＋ ＞ Ｖｏｕｔが成り立つ。また、コンパレータＣＭＰ４１の反転入力端子Ｖ−に印加される電圧は、Ｖｏｕｔである。よって、Ｖ＋ ＞ Ｖ− となり、コンパレータＣＭＰ４１の出力は、ハイインピーダンスとなる。したがって、Ｔｒ２１はオフとなる。よって、時刻ｔ１０からｔ１１までの期間、ＦＥＴ２０はオフする。これにより、ＦＥＴ２０には振動電流は流れなくなるため、電力を損失することがない。
【０１０７】
さらに、時刻ｔ１１からｔ４にかけて、Ｖｄｓが緩やかに下降を始め、ＶａがＶｏｕｔを下回るが、コンパレータＣＭＰ４０の出力はＬｏｗレベルのままである。したがってＴｒ２０はオンとなっている。
【０１０８】
一方、コンパレータＣＭＰ４１の各入力端子に印加される電圧は以下の通りである。
反転入力端子Ｖ＋：    Ｖ＋ ＜ Ｖｏｕｔ
非反転入力端子Ｖ−：  Ｖ− ＝ Ｖｏｕｔ
よって、Ｖ＋ ＜ Ｖ− となる。これらを比較した結果、コンパレータＣＭＰ４１の出力はＬｏｗレベルに変化し、Ｔｒ２１がオンとなる。Ｔｒ２１がオンとなれば、ＦＥＴ２０が再度オンになる。すると、ＦＥＴ２０のドレイン電流Ｉｄが、Ｃ４の＋端子＝＞ＦＥＴ２０＝＞Ｃ２０＝＞Ｖａといったルートに沿って流れる。これ以降の動作は、実施形態１と同様である。
【０１０９】
図８は、図３に示した比較例の実験結果を示す図である。図９は、実施形態２の実験結果を示す図である。とりわけ、図８、図９には、メインスイッチＦＥＴ１のドレイン電流Ｉｄの波形、ドレインソース間電圧Ｖｄｓの波形、ケース温度の実測値が示されている。商用電源電圧Ｖａｃは、いずれもＡＣ１４０Ｖｒｍｓであった。一次整流電圧ＶｈはいずれもＤＣ２００Ｖであった。
【０１１０】
図８と図９とを比較するとわかるように、実施形態２では、Ｖｄｓの最大値が、比較例の４５６Ｖから、４１２Ｖに低減している。低減幅は４４Ｖである。さらに、実施形態２では、ＦＥＴ１のターンオンした際の残留電圧Ｖｂは、比較例の１１０Ｖから、０Ｖまで低減している。よって、実施形態２では、スパイク電流が発生していない。
【０１１１】
さらに、実施形態２では、ＦＥＴ１のケースの温度上昇（ＦＥＴのケース温度 − 雰囲気温度）が、従来の３６．４℃から２９．７℃に低減している。低減幅は６．７℃である。よって、実施形態２では、約２０％ほど、温度上昇が抑制されている。温度上昇は、電力損失にほぼ比例する。そのため、ＦＥＴ１での電力損失が約２０％低減したことになる。
【０１１２】
以上説明した本実施形態によれば、実施形態１の効果に加え、振動電流を抑制できる利点がある。
【０１１３】
［実施形態３］
実施形態１及び２では、主に、共振コンデンサとＦＥＴとを含む共振スイッチ１００について説明した。しかし、本発明は、実施形態１及び２で示した共振スイッチの構成にのみ限定されるわけではない。同様の機能及び効果を発揮する他の回路構成が採用されてもよい。そこで、実施形態３では、これら等価回路の構成について説明する。
【０１１４】
以下では、実施形態１に示したコンパレータＣＭＰ４０や、実施形態２で示したコンパレータＣＭＰ４０，Ｔｒ２０，コンパレータＣＭＰ４１，Ｔｒ２１を、それぞれシンボルＣＭＰ７０およびＣＭＰ７１で示すことにする。よって、ＣＭＰ７０やＣＭＰ７１の動作は、実施形態１および実施形態２で説明した通りである。
【０１１５】
図１０は、実施形態１の擬似共振コンバータを、シンボルＣＭＰ７０を用いて表現した回路図である。図１と比較すると、ダイオードＤ２１、抵抗Ｒ２３及びコンパレータＣＭＰ２０がシンボルＣＭＰ７０に置換されている。
【０１１６】
図１１は、別の等価回路を示す図である。図１１によれば、共振スイッチの回路構成が別の等価回路に置換されている。サブスイッチＦＥＴ２１は、Ｎｃｈ ＭＯＳ ＦＥＴである。ＦＥＴ２１のドレインは、トランスＴ１の二次巻線Ｎｓの一端に接続されている。ＦＥＴ２１のソースにコンデンサＣ２０の一端が接続されている。また、コンデンサＣ２０の他端はＶｏｕｔ端子に接続されている。静電破壊対策のためのゲートプルダウン抵抗Ｒ２２は、ＦＥＴ２１のドレインソース間に接続されている。
【０１１７】
図１２は、さらに別の等価回路を示す図である。図１０と比較するとわかるように、Ｖｏｕｔ端子に接続されていた抵抗Ｒ２２の一端と、Ｐｃｈ ＭＯＳ ＦＥＴであるＦＥＴ２０のソース端子を、図１２ではＧＮＤ端子に接続している。
【０１１８】
図１３は、さらに別の等価回路を示す図である。図１１と比較するとわかるように、Ｖｏｕｔ端子に接続されていたコンデンサＣ２０の一端と、Ｎｃｈ ＭＯＳ ＦＥＴであるＦＥＴ２１のソース端子を、図１２ではＧＮＤ端子に接続している。
【０１１９】
なお、図１０と図１２において、Ｃ２０とＦＥＴ２０を入れ替えても同様の効果が得られる。また、図１１と図１３において、Ｃ２０とＦＥＴ２１を入れ替えても同様の効果が得られる。
【０１２０】
［実施形態４］
上述した実施形態では、電圧比較部をコンパレータＣＭＰ２０，コンパレータＣＭＰ４０，コンパレータＣＭＰ４１，ＣＭＰ７０，ＣＭＰ７１により構成していた。しかし、本発明はこれらにのみ限定されるわけではない。例えば、電圧比較部は、ディスクリート部品で構成されてもよい。そこで、実施形態４では、コンパレータをディスクリート部品で構成した例について説明する。
【０１２１】
図１４は、実施形態に係る擬似共振コンバータの一例を示した回路図である。図１などに示したコンパレータＣＭＰ２０がディスクリート部品で構成されている。コンパレータＣＭＰ２０は、上述したように、トランスＴ１の二次巻線Ｎｓの端子電圧ＶａとＧＮＤ電圧とを比較する電圧比較部であり、図１４において一点鎖線で囲まれたＣＭＰ２０’に置換されている。
【０１２２】
ＣＭＰ２０’は、抵抗Ｒ８１，Ｒ５２，ＦＥＴ８１，ボディダイオードＤ８１により構成されている。抵抗Ｒ８１の一端は、二次巻線Ｎｓの端子電圧Ｖａに接続されている。抵抗Ｒ８１の他端は、抵抗Ｒ８２の一端と、ＦＥＴ８１のゲートに接続されている。抵抗Ｒ８２の他端はＧＮＤに接続されている。ＦＥＴ８１のソースもＧＮＤに接続されている。ＦＥＴ８１のドレインは、以下で説明するプッシュプル回路に接続されている。
【０１２３】
プッシュプル回路は、ＦＥＴ２０のオン・オフスピードを早くするために追加された回路である。プッシュプル回路は、抵抗Ｒ８６，トランジスタＴｒ８１及びＴｒ８２により構成されている。
【０１２４】
このように、ディスクリート部品を採用しても、実施形態１で説明した擬似共振コンバータと同様の動作及び効果を奏する擬似共振コンバータを提供できる。
【０１２５】
図１５は、実施形態に係る擬似共振コンバータの一例を示した回路図である。図１５に示した擬似共振コンバータは、図６に示した実施形態２の擬似共振コンバータに対応している。すなわち、コンパレータＣＭＰ４０，コンパレータＣＭＰ４１がディスクリート部品により構成されている。
【０１２６】
コンパレータＣＭＰ４０は、トランスＴ１の二次巻線Ｎｓの端子電圧ＶａとＧＮＤ電圧とを比較する電圧比較部であり、図１５において一点鎖線で囲まれたコンパレータＣＭＰ４０’と置換される。コンパレータＣＭＰ４０’は、上述したＣＭＰ２０’と同様に、抵抗Ｒ８１，Ｒ５２，ＦＥＴ８１及びボディダイオードＤ８１により構成されている。
【０１２７】
コンパレータＣＭＰ４１は、端子電圧Ｖａと出力電圧Ｖｏｕｔとを比較する電圧比較部であり、図１５において破線で囲まれたコンパレータＣＭＰ４１’と置換される。コンパレータＣＭＰ４１’は、抵抗Ｒ８３，Ｒ８４，Ｒ８５，ＦＥＴ８２，ＦＥＴ８３，ボディダイオードＤ８２，ボディダイオードＤ８３により構成されている。なお、図１５においても、上述したプッシュプル回路が追加されている。
【０１２８】
以上説明したように、コンパレータをディスクリート部品により構成した実施形態も、上述した実施形態と同様の効果を奏すことができる。
【図面の簡単な説明】
【０１２９】
【図１】実施形態１に係る擬似共振コンバータの一例を示す回路図である。
【図２】実施形態１に係る擬似共振コンバータの動作例を示す図である。
【図３】比較例のスイッチング電源の回路図である。
【図４】比較例のスイッチング電源の動作を示す図である。
【図５】二次巻線ＮｓのリーケージインダクタンスＬｓｒを大きくすると発生するＦＥＴ２０のドレイン電流Ｉｄの振動現象を示す図である。
【図６】実施形態２に係る擬似共振コンバータの回路図である。
【図７】実施形態２に係る擬似共振コンバータの動作例を示す図である。
【図８】図３に示した比較例の実験結果を示す図である。
【図９】実施形態２の実験結果を示す図である。
【図１０】実施形態１の擬似共振コンバータを、シンボルＣＭＰ７０を用いて表現した回路図である。
【図１１】別の等価回路を示す図である。
【図１２】さらに別の等価回路を示す図である。
【図１３】さらに別の等価回路を示す図である。
【図１４】実施形態に係る擬似共振コンバータの一例を示した回路図である。
【図１５】実施形態に係る擬似共振コンバータの一例を示した回路図である。
【図１】
0005106132.tif 000024
【図２】
0005106132.tif 000025
【図３】
0005106132.tif 000026
【図４】
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【図５】
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【図６】
0005106132.tif 000029
【図７】
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【図８】
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【図９】
0005106132.tif 000032
【図１０】
0005106132.tif 000033
【図１１】
0005106132.tif 000034
【図１２】
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【図１３】
0005106132.tif 000036
【図１４】
0005106132.tif 000037
【図１５】
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