(57)【特許請求の範囲】
【請求項１】
炭化珪素基板（１０）の表面にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）を埋め込むように、前記炭化珪素基板（１０）の表面に炭化珪素からなるエピタキシャル層（１２）を形成する工程と、
前記エピタキシャル層（１２）のうち前記トレンチ（１１）内を埋め込んでいる部分のみを残し、前記炭化珪素基板（１０）の表面を露出させるように、前記エピタキシャル層（１２）のうちの不要部分を除去して平坦化する工程と、を含む炭化珪素半導体装置の製造方法において、
前記平坦化する工程は、
エアバック加圧式の加圧により、前記炭化珪素基板（１０）の裏面を基準面としつつ該炭化珪素基板（１０）の裏面を可変な状態で加圧することにより研磨部材（３）に押し当て、前記エピタキシャル層（１２）を形成する工程にて該エピタキシャル層（１２）の表面に生成された突起状生成物（１３）を研磨により除去する工程と、
前記突起状生成物（１３）を除去した後の前記エピタキシャル層（１２）の表面を基準面として前記炭化珪素基板（１０）の裏面を研削する工程と、
前記研削後の前記炭化珪素基板（１０）の裏面を基準面として前記エピタキシャル層（１２）のうちの不要部分を研削により除去する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記炭化珪素基板（１０）の裏面を研削する工程は、前記エピタキシャル層（１２）を形成する工程にて前記炭化珪素基板（１０）の裏面に形成される裏面堆積物（１４）を除去する工程であることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記突起状生成物（１３）を研磨により除去する工程の前に、前記エピタキシャル層（１２）の表面を厚みの一様な保護膜（３０）で覆う工程を有し、
前記保護膜（３０）を該保護膜（３０）の厚さが前記突起状生成物（１３）よりも小さくなるように成膜し、
前記突起状生成物（１３）を研磨により除去する工程および前記炭化珪素基板（１０）の裏面を研削する工程を前記保護膜（３０）にて前記エピタキシャル層（１２）の表面を覆った状態で行うと共に、前記エピタキシャル層（１２）のうちの不要部分を研削により除去する工程の前に前記保護膜（３０）を除去する工程を行うことを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記保護膜（３０）で覆う工程では、前記保護膜（３０）としてＳｉＯ2を形成することを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記保護膜（３０）で覆う工程では、前記保護膜（３０）の厚みを０．１〜１μｍとすることを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）で構成された基板に対して形成したトレンチ内をエピタキシャル層で埋め込む工程を含むＳｉＣ半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、半導体装置の製造方法において、半導体基板（基材となる基板に対してエピタキシャル層を形成した半導体基板を含む）に対してトレンチを形成すると共に、該トレンチ内に不純物層をエピタキシャル成長させたのち、エピタキシャル成長させた不純物層を平坦化することによりトレンチ内をエピタキシャル層で埋め込む工程がある（例えば、特許文献１参照）。このような工程では、基板平面に対して並行に平坦化できれば望ましい出来上がりとなる。
【特許文献１】特開２００１−１９６５７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、このような工程がＳｉＣ半導体装置に適用される場合、ＳｉＣ基板に対してＳｉＣで構成される不純物層をエピタキシャル成長させる際に成長表面に突起状生成物が発生したり、裏面堆積物が生成されたりするため、それらの影響により基板平面に対して並行に平坦化できなくなる。これについて、図７および図８を用いて説明する。
【０００４】
図７および図８は、ＳｉＣ基板Ｊ１の裏面を基準としてエピタキシャル層Ｊ２の平坦化を行うときの様子を示した断面図である。図７に示すように、研削ステージＪ３上にＳｉＣ基板Ｊ１を搭載し、ＳｉＣ基板Ｊ１の裏面を基準として表面側の研削を実施すると、基板の厚さ分布や裏面堆積物Ｊ４の影響により、ＳｉＣ基板Ｊ１の表面を研削ステージＪ３に対して並行にできないため、図中破線で示したように表面からの研削量が不均一になる。このため、図８に示すように、予め裏面堆積物Ｊ４を除去しておいてから上記平坦化を行うことが考えられる。ところが、図８（ａ）に示したように、表面側の突起状生成物Ｊ５によって研削ステージＪ３に対してＳｉＣ基板Ｊ１が傾いて搭載されるため、裏面堆積物Ｊ４を除去する際に研削量が不均一になり、その後にＳｉＣ基板Ｊ１の裏面を基準として平坦化を行おうとしても、図８（ｂ）に示すように、研削ステージＪ３に対してＳｉＣ基板Ｊ１の表面が並行にならず、結局表面からの研削量が不均一になるという問題がある。
【０００５】
本発明は上記点に鑑みて、トレンチ内をエピタキシャル層で埋め込んだ後、平坦化する際にＳｉＣ基板の表面に対して並行に平坦化が行うことができるＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、エピタキシャル層（１２）のうちの不要部分を除去して平坦化する工程として、エアバック加圧式の加圧により、ＳｉＣ基板（１０）の裏面を基準面としつつ該ＳｉＣ基板（１０）の裏面を可変な状態で加圧することにより研磨部材（３）に押し当て、エピタキシャル層（１２）を形成する工程にて該エピタキシャル層（１２）の表面に生成された突起状生成物（１３）を研磨により除去する工程と、突起状生成物（１３）を除去した後のエピタキシャル層（１２）の表面を基準面としてＳｉＣ基板（１０）の裏面を研削する工程と、研削後のＳｉＣ基板（１０）の裏面を基準面としてエピタキシャル層（１２）のうちの不要部分を研削により除去する工程と、を含む工程により行うことを特徴としている。
【０００７】
このように、ＳｉＣ基板（１０）の裏面を基準面としつつ該ＳｉＣ基板（１０）の裏面を可変な状態で加圧することにより研磨部材（３）に押し当てることで突起状生成物（１３）を研磨にて除去することができる。このため、突起状生成物（１３）を除去した後のエピタキシャル層（１２）の表面を基準面としてＳｉＣ基板（１０）の裏面を研削することで、ＳｉＣ基板（１０）の裏面を平坦面にでき、この裏面を基準面とすれば、エピタキシャル層（１２）をＳｉＣ基板（１０）の表面に対して並行に平坦化することが可能となる。
【０００８】
具体的には、請求項２に示すように、ＳｉＣ基板（１０）の裏面を研削する工程により、エピタキシャル層（１２）を形成する工程にてＳｉＣ基板（１０）の裏面に形成される裏面堆積物（１４）を除去することができる。
【００１１】
請求項３に記載の発明では、突起状生成物（１３）を研磨により除去する工程の前に、エピタキシャル層（１２）の表面を厚みの一様な保護膜（３０）で覆う工程を有し、保護膜（３０）を該保護膜（３０）の厚さが突起状生成物（１３）よりも小さくなるように成膜し、突起状生成物（１３）を研磨により除去する工程およびＳｉＣ基板（１０）の裏面を研削する工程を保護膜（３０）にてエピタキシャル層（１２）の表面を覆った状態で行うと共に、エピタキシャル層（１２）のうちの不要部分を研削により除去する工程の前に保護膜（３０）を除去する工程を行うことを特徴としている。
【００１２】
このように、突起状生成物（１３）を研磨により除去する工程の前に、エピタキシャル層（１２）の表面を厚みの一様な保護膜（３０）で覆うことにより、突起状生成物（１３）を除去する際にエピタキシャル層（１２）の表面が傷付かないようにすることが可能となる。サイズが数１０μｍといった大きな突起状生成物（１３）が表面を傷つける場合、研削予定深さを越えてダメージ層が形成される場合があるため、保護膜（３０）で覆うことにより、そのようなダメージ層が形成されることを防止できる。
【００１３】
例えば、請求項４に記載したように、保護膜（３０）で覆う工程では、保護膜（３０）としてＳｉＯ2を用いることができる。このような保護膜（３０）の厚さは任意であるが、保護膜（３０）によってエピタキシャル層（１２）の表面を保護できる程度の厚みにしつつ、保護膜（３０）の厚みのばらつきによってエピタキシャル層（１２）の表面が傾かないようにするために、請求項５に記載したように、保護膜（３０）の厚みを０．１〜１μｍに設定するのが好ましい。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１６】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＳｉＣ半導体装置の製造方法における平坦化工程に用いられるエアバッグ加圧式の研磨装置１の概略構成を示した模式図である。
【００１７】
図１に示すように、エアバッグ加圧式の研磨装置１は、研磨対象となる試料２の一面を研磨するための研磨部材としての研磨布３と、試料２を加圧して研磨布３側に押し当てるエアバッグ４と、試料２を所定の配置場所に保持する中空状のガイド５と、ガイド５およびエアバッグ４を保持するフレーム６とを有して構成されている。
【００１８】
このように構成される研磨装置１は、エアバッグ４内にガスを導入し、エアバッグ４内のガス圧によって試料２を研磨布３に対して押し当て、研磨布３と試料２の間にダイヤモンド砥粒等を含むスラリを供給しながらフレーム６およびガイド５を研磨布３に対して回転させることにより、試料２の研磨を行う。このとき、ガイド５によって試料２の配置場所を所定位置に保持した状態で研磨を行うことができると共に、試料２のうちエアバッグ４と接する側の面を基準面としてその反対側の面の研磨を行うことができ、試料２への加圧がエアバッグ４によって行われているため、基準面を可変とすることができる。
【００１９】
続いて、上記研磨装置１を用いた研磨工程を含むＳｉＣ半導体装置の製造方法について説明する。図２は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。
【００２０】
まず、ＳｉＣ基板１０を用意し、このＳｉＣ基板１０（基材となる基板の表面にＳｉＣからなる不純物層をエピタキシャル成長させたＳｉＣ基板を含む）の表面にトレンチ形成予定領域が開口するマスク（図示せず）を配置したのち、このマスクを用いてＲＩＥ（Reactive Ion Etching）などのドライエッチングを行うことにより例えば深さ４μｍ、幅２μｍ程度のトレンチ１１を作成する。
【００２１】
次に、ＣＶＤ法により、ＳｉＣ基板１０に形成したトレンチ１１が埋め込まれるようにＳｉＣからなるエピタキシャル層１２を成長させる。このときのエピタキシャル成長により、エピタキシャル層１２の表面には突発的に数〜数十μｍの突起状生成物１３が生成される。この突起状生成物１３の生成は現状のＳｉＣのエピタキシャル成長技術では皆無にすることができておらず、エピタキシャル成長を行うと必然的に生成されることになる。また、ＳｉＣ基板１０の裏面においては、ＳｉＣ基板１０の外縁部等に数μｍの厚みの裏面堆積物１４が生成される。これは、ＣＶＤによるエピタキシャル成長を行うときの原料ガスがＳｉＣ基板１０の裏面にまで回り込んで堆積したために発生する。
【００２２】
そして、このように突起状生成物１３や裏面堆積物１４が生成されているＳｉＣ基板１０に対して、図１に示した研磨装置１を用いてトレンチ１１内のエピタキシャル層１２以外の不要部分を除去するための平坦化工程を行う。
【００２３】
具体的には、ＳｉＣ基板１０の表面側に形成されたエピタキシャル層１２の表面を研磨する。このとき、図１に示したエアバッグ加圧式の研磨装置１、すなわち研磨基準面が可変となる研磨装置１を用いて研磨を行う。例えば、研磨布３には＃３００００のダイヤモンドシートを用い、５×１０2Ｐａの加圧力により１分程度研磨を行う。これにより、突き出た部分が優先的に研磨され、やがて健全なエピタキシャル層１２の表面、つまりＳｉＣ基板１０の表面と平行な面に準じた平坦面が形成される。
【００２４】
例えば、試料２の裏面を台座などに固定して研磨を実施するタイプの研磨方式では、固定された面を基準に研磨されるため、健全なエピタキシャル層１２の表面と研磨面とが必ずしも一致しない。これに対して、エアバッグ加圧方式のように、試料２の裏面を台座などに固定しないタイプの研磨方式の場合、研磨時に研磨基準面が可変であるため、ＳｉＣ基板１０の表面と平行な面の研磨量を最小限にしつつ、突起状生成物１３を優先的に研磨でき、最終的に突起状生成物１３が無くなった健全な面にできる。
【００２５】
次に、図２（ｂ）に示すように、研磨したエピタキシャル層１２の表面側を研削装置２０に備えられた研削ステージ２１に搭載し、このエピタキシャル層１２の表面を基準面としてＳｉＣ基板１０の裏面の研削を実施する。具体的には、エピタキシャル層１２の表面を吸着式の研削ステージ２１にて保持し、＃８０００もしくは＃３０００のダイヤモンド砥石（図示せず）によってＳｉＣ基板１０の裏面を研削する。例えば、カップ型の砥石を用いてＳｉＣ基板１０の裏面全体が平坦面となるまで、例えば５μｍ〜１０μｍほど研削を実施する。これにより、裏面堆積物１４を除去した平坦な裏面を得ることができる。
【００２６】
続いて、図２（ｃ）に示すように、ＳｉＣ基板１０の裏面側を研削ステージ２１に搭載し、再びエピタキシャル層１２の表面側の研削を実施する。具体的には、研削されたＳｉＣ基板１０の裏面を吸着式の台座に保持し、裏面を研削した場合と同様に＃８０００もしくは＃３０００のダイヤモンド砥石で所定位置、例えばＳｉＣ基板１０の表面位置まで研削を実施する。
【００２７】
なお、この工程を研削ではなく、上述したエアバッグ加圧式の研磨装置１などを用いた研磨によって行うことも考えられる。しかしながら、図３（ａ）に示すように研磨装置１などでは研磨布３および砥粒７を含むスラリを用いて研磨が行われることになるが、砥粒７がトレンチ形状を引き継いだエピタキシャル層１２の表面の凹部内に入り込み、他の部分よりも多く研磨されるため、図３（ｂ）に示すようにトレンチ形成部が窪んだ形状となり、研磨によって上記工程を行うことができない。このため、上記のように、機械的に砥石が接触した部分のみ削り取っていく研削により平坦化することで、トレンチ形成部が窪んだ形状となることを防止することができる。
【００２８】
この後の工程については図示しないが、トレンチ１１内をエピタキシャル層１２にて埋め込んだＳｉＣ基板１０を用いて半導体素子を作成したのち、ダイシングカットすることでＳｉＣ半導体装置を製造することができる。
【００２９】
上記のようにしてトレンチ１１内をエピタキシャル層１２で埋め込んだＳｉＣ基板１０に対してトレンチ１１を通る断面で切断し、エピタキシャル層１２が埋め込まれたトレンチ１１の深さを測定し、２インチ径でのトレンチ１１の深さの面内バラツキを測定したところ、０．５μｍであった。したがって、上記ＳｉＣ半導体装置の製造方法により、トレンチ１１内をエピタキシャル層１２で埋め込んだ後、平坦化する際にＳｉＣ基板１０の表面に対して並行に平坦化を行うことが可能となる。
【００３０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して突起状生成物１３を除去する際に健全なエピタキシャル層１２の平坦面が傷付くことを防止するものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３１】
本実施形態のＳｉＣ半導体装置の製造方法について、図４を参照して説明する。図４は、本実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。
【００３２】
まず、図４（ａ）に示す工程では、上記第１実施形態で説明した図２（ａ）に示す工程を行う前の工程、つまりＳｉＣ基板１０に対してトレンチ１１を形成した後、トレンチ１１内をエピタキシャル層１２にて埋め込む工程まで行い、さらにエピタキシャル層１２の表面にＣＶＤ法によりＳｉＯ2等で構成される保護膜３０を成膜する。例えば、０．５μｍの厚みで保護膜３０を形成することができるが、この保護膜３０の厚みは任意であり、後工程で突起状生成物１３を除去する際に保護膜３０が消失してしまうことでエピタキシャル層１２のうちの健全な表面が研磨されてしまわない程度の厚みがあれば良い。ただし、保護膜３０の厚みのバラツキなどにより、エピタキシャル層１２の健全な表面が傾く可能性があるため、保護膜３０の厚みはできるだけ薄いほうが好ましい。このため、これらを考慮すると、例えば０．１〜１．０μｍの厚みで保護膜３０を形成するのが好ましい。
【００３３】
次に、図４（ｂ）に示す工程において、保護膜３０でエピタキシャル層１２の表面を覆った状態で上述した図２（ａ）に示す工程と同様にエアバッグ加圧方式などによる研磨工程を行うことにより、保護膜３０の表面位置まで突起状生成物１３を除去する。これにより、突起状生成物１３が優先的に除去される。このとき、エピタキシャル層１２の健全な表面を保護膜３０で覆っているため、突起状生成物１３を除去する際に傷付かないようにできる。
【００３４】
続いて、図４（ｃ）に示す工程では、保護膜３０の表面側を研削ステージ２１に搭載し、この保護膜３０の表面を基準面としてＳｉＣ基板１０の裏面の研削を実施する。この工程は、図２（ｂ）に示す工程と同様にして行われる。
【００３５】
その後、研削ステージ２１からＳｉＣ基板１０を取り出し、エピタキシャル層１２の表面に残っている保護膜３０を除去する工程を行う。例えば、保護膜３０をＳｉＯ2にて構成する場合には、フッ酸によるウェットエッチングによって保護膜３０を除去する。この工程を行うことにより、後工程においてエピタキシャル層１２の不要部分を除去して平坦化する際に研削量の同定が容易になる。すなわち、ＳｉＯ2等で構成された保護膜３０が残っていると、保護膜３０の残りの厚さの見積もりが誤差を生む要因となるが、保護膜３０を取り除くことにより、それによる誤差が生じないようにできる。勿論、保護膜３０の厚さの見積もりが可能である場合もしくは不要である場合には、本工程を省略しても良い。例えば、保護膜３０をＳｉＯ2等で構成する場合、保護膜３０の色を観察することができるため、その色の変化を指標として研削を行うことができるため、エピタキシャル層１２を研削し始める位置を検知する際に有効である。
【００３６】
そして、図４（ｄ）に示す工程で、上述した図２（ｃ）と同様の工程を行い、再びエピタキシャル層１２の表面側の研削を実施する。このとき、上述した図４（ｃ）の工程において生じうる研削ステージ２１の傾斜などによる加工誤差を相殺できるように、ＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が本工程でも同じ位置となるように、ＳｉＣ基板１０の表裏を反転させると好ましい。これについて、図５および図６を参照して説明する。
【００３７】
図５は、図４（ｃ）に示す工程においてＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が同じ位置となるように図４（ｄ）に示す工程を行う場合の様子を示した断面図である。図５（ａ）に示すように、研削ステージ２１の紙面右側が研削量の最も少ない箇所で紙面左側が研削量の最も多い箇所だとすると、それと対応させるようにＳｉＣ基板１０を反転させて配置すれば図５（ｂ）のような配置となる。このようにすると、研削ステージ２１の傾斜とＳｉＣ基板１０の裏面の研削量の誤差が一致することになるため、図５（ｂ）に示すように加工面に対してＳｉＣ基板１０の表面やエピタキシャル層１２の健全な表面が並行になる。したがって、図４（ｃ）に示す工程と図４（ｄ）に示す工程での加工誤差を相殺することが可能となる。
【００３８】
一方、図６は、図４（ｃ）に示す工程においてＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が反対の位置となるように図４（ｄ）に示す工程を行う場合の様子を示した断面図である。図６（ａ）に示すように、研削ステージ２１の紙面右側が研削量の最も少ない箇所で紙面左側が研削量の最も多い箇所だとすると、それらが反対側の位置となるようにＳｉＣ基板１０を反転させて配置すれば図６（ｂ）のような配置となる。このようにすると、研削ステージ２１の傾斜とＳｉＣ基板１０の裏面の研削量の誤差が逆になるため、図６（ｂ）に示すように加工面に対してＳｉＣ基板１０の表面やエピタキシャル層１２の健全な表面が並行にならない。したがって、図４（ｃ）に示す工程と図４（ｄ）に示す工程での加工誤差を相殺することができない。
【００３９】
したがって、図４（ｃ）に示す工程においてＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が同じ位置となるように図４（ｃ）に示す工程を行うと良い。
【００４０】
この後の工程については図示しないが、トレンチ１１内をエピタキシャル層１２にて埋め込んだＳｉＣ基板１０を用いて半導体素子を作成したのち、ダイシングカットすることでＳｉＣ半導体装置を製造することができる。
【００４１】
上記のようにしてトレンチ１１内をエピタキシャル層１２で埋め込んだＳｉＣ基板１０に対してトレンチ１１を通る断面で切断し、エピタキシャル層１２が埋め込まれたトレンチ１１の深さを測定し、２インチ径でのトレンチ１１の深さの面内バラツキを測定したところ、０．５μｍであった。
【００４２】
したがって、本実施形態のような製造方法を用いても、トレンチ１１内をエピタキシャル層１２で埋め込んだ後、平坦化する際にＳｉＣ基板１０の表面に対して並行に平坦化を行うことが可能となる。そして、突起状生成物１３を除去する際にエピタキシャル層１２の健全な表面が傷付かないようにすることが可能となる。
【００４３】
なお、図６に示すように、図４（ｃ）に示す工程においてＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が反対の位置となるように図４（ｄ）に示す工程を行う場合についても、トレンチ１１の深さの面内バラツキを測定したところ、１．５μｍであった。このため、研削量の最も多い箇所および最も少ない箇所が反対の位置となるように図４（ｃ）、（ｄ）に示す工程を行っても構わないが、これらを同じ位置となるようにすることで、よりトレンチ１１の深さの面内バラツキを無くすことが可能になると言える。
【００４４】
また、図４（ｃ）に示す工程と図４（ｄ）に示す工程を同じ研削装置２０ではなく異なる研削装置２０を用いて行った場合についても、トレンチ１１の深さの面内バラツキを測定したところ、１．５μｍであった。このため、同じ研削装置２０を用い、かつ、研削量の最も多い箇所および最も少ない箇所が同じ位置となるように図４（ｃ）、（ｄ）に示す工程を行うことで、よりトレンチ１１の深さの面内バラツキを無くすことが可能になる。
【００４５】
（第１比較例）
本発明の第１比較例について説明する。第１比較例では、第１実施形態で説明したようなエピタキシャル層１２の表面の突起状生成物１３を除去した後にＳｉＣ基板１０の裏面側を研削し、さらにＳｉＣ基板１０の裏面を基準面としてエピタキシャル層１２の表面側から研削を行うという工程を行わず、単に研磨装置１のみを用いてエピタキシャル層１２の不要部分を除去して平坦化を行った。
【００４６】
具体的には、まず、第１実施形態と同様にＳｉＣ基板１０に対して例えば深さ４μｍ、幅２μｍのトレンチ１１をＲＩＥ等のドライエッチングにより形成したのち、ＣＶＤ法によりトレンチ１１内をエピタキシャル層１２で埋め込んだ。これにより、エピタキシャル層１２の表面に突起状生成物１３が形成され、エピタキシャル層１２の裏面に裏面堆積物１４が形成された。
【００４７】
その後、図２（ａ）に示す工程で用いたエアバッグ加圧式などのように研磨するときの基準面が可変な研磨装置１を用いて、ダイヤモンド砥粒による研磨もしくは化学機械研磨を実施し、研磨装置１のみによってエピタキシャル層１２の表面から所定量（例えば４μｍ程）研磨を行うことで、エピタキシャル層１２の不要部分を取り除いた。その結果、図３に示したように、トレンチ形成部が局所的に窪んだ状態となり、窪みの深さは１．０μｍであった。また、エピタキシャル層１２が埋め込まれたトレンチ１１の深さを測定し、２インチ径でのトレンチ１１の深さの面内バラツキを測定したところ、２．０μｍであった。
【００４８】
したがって、研磨装置１を用いた場合、研磨するときの基準面が可変であるため、優先的に突起状生成物１３を除去することができるが、研磨装置１のみによってエピタキシャル層１２の不要部分を取り除こうとすると、基板周辺部の研磨量が多くなるため、トレンチ１１の深さの面内バラツキが大きくなると共に、トレンチ１１内をエピタキシャル層１２で埋め込んだ後、平坦化する際にトレンチ形成領域が窪むためＳｉＣ基板１０の表面に対して並行に平坦化を行うことができないという結果となった。
【００４９】
（第２比較例）
本発明の第２比較例について説明する。第２比較例では、第１実施形態で説明したようなエピタキシャル層１２の表面の突起状生成物１３を除去した後にＳｉＣ基板１０の裏面側を研削するという工程は行わず、単にエピタキシャル層１２を形成した後で、ＳｉＣ基板１０の裏面を基準面としてエピタキシャル層１２の表面側から研削を行うという工程によりエピタキシャル層１２の不要部分を除去して平坦化を行った。
【００５０】
具体的には、まず、第１比較例と同様に、ＳｉＣ基板１０に対してトレンチ１１を形成したのち、トレンチ１１内をエピタキシャル層１２で埋め込んだ。このとき、エピタキシャル層１２の表面に突起状生成物１３が形成され、エピタキシャル層１２の裏面に裏面堆積物１４が形成された。
【００５１】
その後、図７（ａ）に示すように、研削ステージ２１上にＳｉＣ基板１０を搭載し、ＳｉＣ基板１０の裏面を基準として表面側の研削を実施した。この場合、図７（ｂ）に示すように、基板の厚さ分布や裏面堆積物１４の影響により、ＳｉＣ基板１０の表面を研削ステージ２１に対して並行にできないため、研削量が不均一になる。エピタキシャル層１２が埋め込まれたトレンチ１１の深さを測定し、２インチ径でのトレンチ１１の深さの面内バラツキを測定したところ、３．０μｍであった。
【００５２】
したがって、単にエピタキシャル層１２を形成した後で、ＳｉＣ基板１０の裏面を基準面としてエピタキシャル層１２の表面側から研削を行うという工程によりエピタキシャル層１２の不要部分を除去して平坦化を行うと、トレンチ１１の深さの面内バラツキが大きくなり、ＳｉＣ基板１０の表面に対して並行に平坦化を行うことができないという結果となった。
【００５３】
（第３比較例）
本発明の第３比較例について説明する。第３比較例では、第１実施形態で説明したようなエピタキシャル層１２の表面の突起状生成物１３を除去する工程を行わず、単にエピタキシャル層１２を形成した後にＳｉＣ基板１０の裏面側を研削するという工程は行ったのち、研削後のＳｉＣ基板１０の裏面を基準面としてエピタキシャル層１２の表面側から研削を行うという工程によりエピタキシャル層１２の不要部分を除去して平坦化を行った。
【００５４】
具体的には、まず、第１比較例と同様に、ＳｉＣ基板１０に対してトレンチ１１を形成したのち、トレンチ１１内をエピタキシャル層１２で埋め込んだ。このとき、エピタキシャル層１２の表面に突起状生成物１３が形成され、エピタキシャル層１２の裏面に裏面堆積物１４が形成された。
【００５５】
その後、図８（ａ）に示すように、エピタキシャル層１２の表面側を向けて研削ステージ２１上にＳｉＣ基板１０を搭載し、エピタキシャル層１２の表面を基準としてＳｉＣ基板１０の裏面側の研削することで裏面堆積物１４を除去した。そして、図８（ｂ）に示すように、研削後のＳｉＣ基板１０の裏面側を研削ステージ２１上に搭載し、ＳｉＣ基板１０の裏面を基準面としてエピタキシャル層１２の表面側の不要部分を除去して平坦化した。この場合にも、研削ステージ２１に対してＳｉＣ基板１０の表面が並行にならず、結局表面からの研削量が不均一になる。エピタキシャル層１２が埋め込まれたトレンチ１１の深さを測定し、２インチ径でのトレンチ１１の深さの面内バラツキを測定したところ、５．０μｍであった。
【００５６】
したがって、単にエピタキシャル層１２を形成した後にＳｉＣ基板１０の裏面側を研削するという工程は行ったのち、研削後のＳｉＣ基板１０の裏面を基準面としてエピタキシャル層１２の表面側から研削を行うという工程によって平坦化を行っても、ＳｉＣ基板１０の表面に対して並行に平坦化を行うことができないという結果となった。
【００５７】
（他の実施形態）
上記各実施形態では、研磨を行うときの基準面が可変となる研磨装置１としてエアバッグ式の研磨装置１を例に挙げて説明したが、研磨中に基準面が可変となる研磨装置１であれば他の研磨装置１であってもかまわない。
【００５８】
また、上記第２実施形態において、図４（ｃ）に示す工程においてＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が同じ位置となるように図４（ｄ）に示す工程を行う場合について説明したが、第１実施形態に対しても、同様の手法を採用することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の製造方法に用いられるエアバッグ加圧式の研磨装置１の断面構成を示す図である。
【図２】ＳｉＣ半導体装置の製造工程の一部を示した断面図である。
【図３】研磨装置１によってトレンチ１１内を埋め込んだエピタキシャル層１２の表面側の不要部分を除去する場合の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるＳｉＣ半導体装置の製造工程の一部を示した断面図である。
【図５】図４（ｃ）に示す工程においてＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が同じ位置となるように図４（ｄ）に示す工程を行う場合の様子を示した断面図である。
【図６】図４（ｃ）に示す工程においてＳｉＣ基板１０の裏面を研削したときの研削量の最も多い箇所および最も少ない箇所が反対の位置となるように図４（ｄ）に示す工程を行う場合の様子を示した断面図である。
【図７】従来のＳｉＣ半導体装置の製造工程の一部を示した断面図である。
【図８】従来のＳｉＣ半導体装置の製造工程の一部を示した断面図である。
【符号の説明】
【００６０】
１    研磨装置
３    研磨布
４    エアバッグ
１０  ＳｉＣ基板
１１  トレンチ
１２  エピタキシャル層
１３  突起状生成物
１４  裏面堆積物
２０  研削装置
２１  研削ステージ
３０  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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