(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された誘電体層と、
前記誘電体層の表面に形成された第１の半導体層と、
前記第１の半導体層の表面に形成された半導体素子と、
前記半導体素子を囲むように形成されたリング状のトレンチ分離領域とを備え、
前記誘電体層は、
前記半導体基板の表面に形成された第１の埋込酸化膜と、
前記半導体素子に対向して前記第１の埋込酸化膜の下に形成され、予め定められた電位を受けるシールド層と、
前記シールド層を囲むようにして前記第１の埋込酸化膜の下に形成されたリング状の第２の埋込酸化膜と、
前記シールド層および前記第２の埋込酸化膜の下に形成された第３の埋込酸化膜とを含み、
前記トレンチ分離領域は、
前記半導体素子を囲むように順次形成されたリング状の第１〜第３のトレンチと、
前記第１〜第３のトレンチの各々の両側の側壁にそれぞれ形成された２つの酸化膜と、
前記第１〜第３のトレンチの各々の前記２つの酸化膜の間に形成された導電層とを含み、
前記第１および第２のトレンチは前記シールド層の上方に設けられ、前記第３のトレンチは前記第２の埋込酸化膜の上方に設けられ、
前記第１および第３のトレンチの各々は前記第１の半導体層を貫通して前記第１の埋込酸化膜に到達し、前記第２のトレンチは前記第１の半導体層および前記第１の埋込酸化膜を貫通して前記シールド層に到達し、
前記シールド層は、前記第２のトレンチ内の前記導電層を介して前記予め定められた電位を受け、
前記誘電体層は、さらに、前記第２のトレンチよりも内側の領域において前記シールド層に埋め込まれた状態で、前記第１の埋込酸化膜の下に形成された第４の埋込酸化膜を含む、半導体装置。
【請求項２】
前記シールド層はリング状に形成されており、
前記誘電体層は、さらに、前記シールド層よりも内側の領域において前記第３および第４の埋込酸化膜間に形成された第５の埋込酸化膜を含む、請求項１に記載の半導体装置。
【請求項３】
前記誘電体層は、さらに、前記第１のトレンチよりも内側の領域において前記第１の半導体層内に突出した状態で、前記第１の埋込酸化膜の上に形成された１または２以上の第６の埋込酸化膜を含み、
各第６の埋込酸化膜は前記半導体装置の中心線を囲むようにリング状に形成されている、請求項２に記載の半導体装置。
【請求項４】
各第６の埋込酸化膜はリング状に配列された複数の副酸化膜に分割されている、請求項３に記載の半導体装置。
【請求項５】
前記誘電体層は、さらに、前記第１のトレンチよりも内側の領域において前記第４の埋込酸化膜に埋め込まれた状態で、前記第１の埋込酸化膜の下に形成された１または２以上の第２の半導体層を含み、
各第２の半導体層は前記半導体装置の中心線を囲むようにリング状に形成されている、請求項２に記載の半導体装置。
【請求項６】
各第２の半導体層はリング状に配列された複数の副半導体層に分割されている、請求項５に記載の半導体装置。
【請求項７】
前記シールド層は半導体で形成されている、請求項１から請求項６までのいずれかに記載の半導体装置。
【請求項８】
前記第１の埋込酸化膜以外の各埋込酸化膜はポーラス酸化膜で構成されている、請求項１から請求項７までのいずれかに記載の半導体装置。
【請求項９】
前記半導体素子はＰチャネルＭＯＳトランジスタであり、
前記ＰチャネルＭＯＳトランジスタは、
前記第１の半導体層の表面の中央部に形成されたドレイン電極と、
前記ドレイン電極を囲むようにして前記第１の半導体層の表面に形成されたリング状のゲート電極と、
前記ゲート電極を囲むようにして前記第１の半導体層の表面に形成されたリング状のソース電極とを含む、請求項１から請求項８までのいずれかに記載の半導体装置。
【請求項１０】
前記予め定められた電位は、前記ＰチャネルＭＯＳトランジスタのソース電位と接地電位との間の電圧を分圧した電位である、請求項９に記載の半導体装置。
【請求項１１】
請求項３または請求項４に記載の半導体装置の製造方法であって、
２枚の半導体基板を使用し、
一方の半導体基板の表面に前記誘電体層を形成し、
前記第６の埋込酸化膜に応じた形状の孔を有する遮光性のマスクを他方の半導体基板の表面に形成し、
前記他方の半導体基板の表面側から裏面側に陽極化成電流を流すとともに前記マスクの孔を介して前記他方の半導体基板に励起光を照射してポーラス半導体膜を形成し、
前記マスクを除去した後に前記他方の半導体基板の表面に熱酸化処理を施して前記ポーラス半導体膜を前記第６の埋込酸化膜に変化させ、
前記２枚の半導体基板の表面を貼り合わせ、前記他方の半導体基板を前記第１の半導体層として使用する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置およびその製造方法に関し、特に、半導体基板の表面に誘電体層および半導体層を積層し、その半導体層に半導体素子を形成し、その半導体素子の周りにトレンチ分離領域を形成した半導体装置と、その製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板の表面に誘電体層および半導体層を積層した誘電体分離基板を使用し、半導体層の表面にＩＣと高耐圧デバイスをモノシリックに形成したＨＶＩＣ（High Voltage IC）が知られている。このＨＶＩＣには、搭載したデバイス間を絶縁分離できること、高温での動作が安定しており、車載用途での製品展開が見込めること、ＲＥＳＵＲＦ（Reduced Surface）効果を利用して高耐圧デバイスを作製できることなどの利点がある。
【０００３】
たとえば、ＨＶＩＣを用いることにより、三相レベルシフト回路を出力デバイスまで含んだ形態でワンチップ化することが可能となる。レベルシフトデバイスとしてＰチャネルデバイスとＮチャネルデバイスを組み合わせることが可能となれば、制御回路を簡素化することが可能となるので、ＨＶＩＣではＰチャネルデバイス（特に、ＰチャネルＭＯＳトランジスタ）の特性改善が重要な課題となっている。
【０００４】
高耐圧のＰチャネルＭＯＳトランジスタとしては、半導体層の表面に所定長さのソース電極を形成し、ソース電極を囲むようにリング状のゲート電極を形成し、ゲート電極を囲むようにリング状のドレイン電極を形成し、ドレイン電極を囲むようにしてリング状のトレンチ分離領域を形成したものがある。
【０００５】
また、高耐圧のＰチャネルＭＯＳトランジスタとして、半導体層の表面に所定長さのドレイン電極を形成し、ドレイン電極を囲むようにリング状のゲート電極を形成し、ゲート電極を囲むようにリング状のソース電極を形成し、ソース電極を囲むようにしてリング状のトレンチ分離領域を形成したものがある（たとえば特許文献１，２参照）。
【特許文献１】特開平１１−３１２８０５号公報
【特許文献２】特開平８−３０６８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、リング状のドレイン電極の中央部にソース電極を配置したＰチャネルＭＯＳトランジスタでは、ドレイン電極の周長に比べてソース電極の周長が短くなるので、ホール注入量が低下し、電流駆動能力が低いという問題がある。各電極の周長を長くすれば電流駆動能力を高めることが可能であるが、これは、デバイス面積の増大を招き、集積化による面積の縮小化と逆行してしまう。
【０００７】
また、リング状のソース電極の中央部にドレイン電極を配置したＰチャネルＭＯＳトランジスタでは、ソース電極に正の高電位が印加されると、トレンチ分離領域および埋込酸化膜において等電位分布曲線の密度が高くなり、耐圧性が低下するという問題があった。
【０００８】
それゆえに、この発明の主たる目的は、耐圧性の高い半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
この発明に係る半導体装置は、半導体基板の表面に形成された誘電体層と、誘電体層の表面に形成された第１の半導体層と、第１の半導体層の表面に形成された半導体素子と、半導体素子を囲むように形成されたリング状のトレンチ分離領域とを備えたものである。ここで、誘電体層は、半導体基板の表面に形成された第１の埋込酸化膜と、半導体素子に対向して第１の埋込酸化膜の下に形成され、予め定められた電位を受けるシールド層と、シールド層を囲むようにして第１の埋込酸化膜の下に形成されたリング状の第２の埋込酸化膜と、シールド層および第２の埋込酸化膜の下に形成された第３の埋込酸化膜とを含む。
【発明の効果】
【００１０】
この発明に係る半導体装置では、誘電体層は、半導体基板の表面に形成された第１の埋込酸化膜と、半導体素子に対向して第１の埋込酸化膜の下に形成され、予め定められた電位を受けるシールド層と、シールド層を囲むようにして第１の埋込酸化膜の下に形成されたリング状の第２の埋込酸化膜と、シールド層および第２の埋込酸化膜の下に形成された第３の埋込酸化膜とを含む。したがって、半導体素子の電極に高電位が印加された場合でも、複数の等電位分布曲線が第１の埋込酸化膜と第２および第３の埋込酸化膜に分岐されるので、誘電体層における等電位分布曲線の密度が低くなり、高い耐圧性が得られる。
【発明を実施するための最良の形態】
【００１１】
実施の形態について説明する前に、この発明の原理について説明する。この発明に係るＨＶＩＣは、図１に示すように、シリコン基板１の表面に誘電体層２とＳＯＩ（Silicon on Insulator）活性層３を積層し、ＳＯＩ活性層３の表面にＰチャネルＭＯＳトランジスタ４を形成し、ＰチャネルＭＯＳトランジスタ４を囲むようにしてリング状のトレンチ分離領域５を形成したものである。
【００１２】
誘電体層２は、シリコン基板１の表面に形成された第１の埋込酸化膜１０と、素子領域に対向して第１の埋込酸化膜１０の下に形成されたシールド層１１と、シールド層１１を囲むようにして第１の埋込酸化膜１０の下に形成された第２の埋込酸化膜１２と、シールド層１１および第２の埋込酸化膜１２の下に形成された第３の埋込酸化膜１３とを含む。シールド層１１には、所定の電位が印加される。ＰチャネルＭＯＳトランジスタ４は、素子領域の中央部に形成されたドレイン電極１４と、ドレイン電極１４を囲むように形成されたリング状のソース電極１５とを含む。
【００１３】
このＨＶＩＣでは、ソース電極１５に正の高電位ＨＶを印加するとともに、ドレイン電極１４に接地電位ＧＮＤを印加した場合でも、トレンチ分離領域５を通る複数の等電位分布曲線ＰＣは第１の埋込酸化膜１０と第２および第３の埋込酸化膜１２，１３に分岐されるので、誘電体層２内における等電位分布曲線ＰＣの密度が小さくなり、高い耐圧性が得られる。
【００１４】
また、シールド層１１が所定の電位に固定されるので、シリコン基板１の電位が変動した場合でも、その電位変動がＰチャネルＭＯＳトランジスタ４に伝達されるのが防止され、ＰチャネルＭＯＳトランジスタ４の誤動作が防止される。
【００１５】
また、高耐圧のＰチャネルＭＯＳトランジスタ４の直下の誘電体層２の膜厚と、低耐圧のＩＣの直下の誘電体層２の膜厚とを別々に設定することができるので、製造プロセスで発生するシリコンウェハの反りを低減化したり、動作時にＩＣで発生する熱をシリコン基板１に効率よく逃がすことが可能となる。
【００１６】
なお、図２に示すように、第２および第３の埋込酸化膜１２，１３およびシールド層１１がない場合は、第１の埋込酸化膜１０内において等電位分布曲線ＰＣの密度が高くなるので、耐圧性が低下する。また、シリコン基板１の電位が変動すると、その電位変動がＰチャネルＭＯＳトランジスタ４に伝達され、ＰチャネルＭＯＳトランジスタ４の誤動作が発生する。また、ＨＶＩＣ全域において誘電体層２の膜厚が均一に厚く形成されるので、製造プロセスにおいてシリコンウェハの反りが発生したり、動作時にＩＣで発生した熱をシリコン基板１に効率よく逃がすことができなくなり、ＨＶＩＣの温度上昇による誤動作が発生し易くなる。以下、この発明に係るＨＩＶＣについて図面を用いて詳細に説明する。
【００１７】
[実施の形態１]
図３（ａ）は、この発明の実施の形態１によるＨＶＩＣの要部を示す断面図である。図３（ａ）において、このＨＶＩＣは、シリコン基板１と、シリコン基板１の表面に形成された誘電体層２と、誘電体層２の表面に形成されたＳＯＩ活性層３と、ＳＯＩ活性層３の表面に形成されたＰチャネルＭＯＳトランジスタ４と、ＰチャネルＭＯＳトランジスタ４を囲むように形成されたリング状のトレンチ分離領域５とを備える。ＳＯＩ活性層３は、Ｎ−型単結晶シリコン層２０で構成されている。なお、図中の一点鎖線Ｏはデバイス中心線である。
【００１８】
誘電体層２は、図１で示したように、第１〜第３の埋込酸化膜１０，１２，１３とシールド層１１を含む。第１の埋込酸化膜１０は熱酸化膜で構成され、第２および第３の埋込酸化膜１２，１３の各々はポーラス酸化膜で構成され、シールド層１１はＮ＋型単結晶シリコン層で構成されている。
【００１９】
ＳＯＩ活性層３のうちの誘電体層２に接する領域には、低不純物濃度のＮ型ウェル２１が形成されている。また、ＳＯＩ活性層３のうちのトレンチ分離領域５で囲まれた領域の中央部の表面にはＰ型ウェル２２が形成されている。Ｐ型ウェル２２の表面の中央部にはＰ＋型ドレインコンタクト層２３が形成され、Ｐ型ウェル２２の外側の領域にはリング状のＰ型ドレイン層２４が形成されている。ドレイン電極１４は、Ｐ＋型ドレインコンタクト層２３の表面に形成されている。
【００２０】
また、トレンチ分離領域５の内側に沿って、ＳＯＩ活性層３の表面にリング状のＮ型ウェル２５が形成されている。Ｎ型ウェル２５の表面のＰ型ドレイン層２４側の領域にはリング状のＰ＋型ソース拡散層２６が形成され、Ｎ型ウェル２５の表面のＰ＋型ソース拡散層２６の外側の領域にはＮ型ウェル２５にバイアス電位を与えるためのリング状のＮ＋型ソース拡散層２７が形成されている。ソース電極１５は、Ｐ＋型ソース拡散層２６およびＮ＋型ソース拡散層２７の表面に形成されている。
【００２１】
Ｐ型ドレイン層２４およびＰ＋型ソース拡散層２６の各々はリング状に形成されているので、それらの間のチャネル領域もリング状に形成される。リング状のチャネル領域の上にゲート酸化膜（図示せず）を介してリング状のゲート電極２８が形成される。
【００２２】
このようにして、ＳＯＩ活性層３のうちのトレンチ分離領域５で囲まれた領域にＰチャネルＭＯＳトランジスタ４が形成される。このＰチャネルＭＯＳトランジスタ４では、Ｐ型ウェル２２と低不純物濃度のＮ型ウェル２１とＮ型ウェル２５がＰＩＮ構造を構成する。したがって、ソース電極１５およびドレイン電極１４間に高電圧が印加されると、その高電圧がＮ型ウェル２１内に生じる空乏層と誘電体層２で分担され、高い耐圧性が得られる。
【００２３】
図４は、ＰチャネルＭＯＳトランジスタ４のドレイン電極１４、ソース電極１５およびゲート電極２８のレイアウトを示す図である。図４において、素子領域の中央部に長円形のドレイン電極１４が形成され、ドレイン電極１４を囲むようにしてリング状のゲート電極２８が形成され、ゲート電極２８囲むようにしてリング状のソース電極１５が形成されている。ドレイン電極１４の外周とゲート電極２８の内周との間の距離は一定に保たれ、ゲート電極２８の外周とソース電極１５の内周との間の距離も一定に保たれている。したがって、ＰチャネルＭＯＳトランジスタ４のソースとドレインの間のチャネル領域が一定幅のリング状になるので、電界の集中が緩和され、高い耐圧性が得られる。なお、図３（ａ）は図４のＩＡ−ＩＡ線断面図である。
【００２４】
図３（ａ）に戻って、トレンチ分離領域５は、ＰチャネルＭＯＳトランジスタ４が形成された領域を囲むように形成されたリング状の第１のトレンチ３０と、第１のトレンチ３０を囲むように形成された第２のトレンチ３１と、第２のトレンチ３１を囲むように形成された第３のトレンチ３２とを含む。
【００２５】
第１および第２のトレンチ３０，３１はシールド層１１の上方に設けられ、第３のトレンチ３２は第２の埋込酸化膜１２の上方に設けられている。第１および第３のトレンチ３０，３２の各々はＳＯＩ活性層３を貫通して第１の埋込酸化膜１０に到達し、第２のトレンチ３１はＳＯＩ活性層３および第１の埋込酸化膜１０を貫通してシールド層１１に到達している。
【００２６】
第１〜第３のトレンチ３０〜３２の各々の内側および外側の各々の側壁には酸化膜が形成され、両側の酸化膜の間には導電性ポリシリコン層が形成されている。第２のトレンチ３１内の導電性ポリシリコン層はシールド層１１に導通している。第３のトレンチ３２のリング状の底は、リング状の第２の埋込酸化膜１２に対向して形成されている。
【００２７】
また、このＨＶＩＣは、ソース電極１５と接地電位ＧＮＤのラインとの間に直列接続された抵抗素子３３，３４を含む。ソース電極１５に印加される正の高電圧を＋ＨＶとし、抵抗素子３３，３４の抵抗値をそれぞれＲ１，Ｒ２とすると、抵抗素子３３，３４間のノードの電圧ＶＤはＶＤ＝＋ＨＶ×Ｒ２／（Ｒ１＋Ｒ２）となる。この電圧ＶＤは、第２のトレンチ３１内の導電性ポリシリコン層を介してシールド層１１に印加される。
【００２８】
図３（ｂ）は、ＰチャネルＭＯＳトランジスタ４のソース電極１５に正の高電圧（＋ＨＶ）を印加し、ドレイン電極１４に接地電位ＧＮＤを印加したときの等電位分布を示す図である。図３（ｂ）において、第１〜第３のトレンチ３０〜３２内を通る複数の等電位分布曲線ＰＣは、第１の埋込酸化膜１０と第２および第３の埋込酸化膜１２，１３とに分岐される。等電位分布曲線ＰＣの分岐比は、抵抗素子３３，３４の分圧比Ｒ２／（Ｒ１＋Ｒ２）に応じて変化する。したがって、抵抗素子３３，３４の分圧比Ｒ２／（Ｒ１＋Ｒ２）を最適値に設定して、誘電体層２における等電位分布曲線ＰＣの密度を最小にすることにより、高い耐圧性を得ることができる。
【００２９】
図５（ａ）（ｂ）は実施の形態１の変更例を示す断面図であって、図３（ａ）（ｂ）と対比される図である。図５（ａ）（ｂ）において、この変更例が実施の形態１のＨＶＩＣと異なる点は、ＳＯＩ活性層３がＰ−型単結晶シリコン層３５で構成され、低不純物濃度のＮ型ウェル２１が低不純物濃度のＰ型ウェル３６で置換され、Ｐ型ドレイン層２４が除去されている点である。この変更例でも、実施の形態１と同じ効果が得られる。
【００３０】
[実施の形態２]
図６（ａ）は、この発明の実施の形態２によるＨＶＩＣの要部を示す断面図であって、図３（ａ）と対比される図である。図６（ａ）において、このＨＶＩＣが実施の形態１のＨＶＩＣと異なる点は、第４の埋込酸化膜４０が追加されている点である。第４の埋込酸化膜４０は、第２のトレンチ３１よりも内側の領域においてシールド層１１の表面に埋め込まれた状態で、第１の埋込酸化膜１０の下に設けられている。第１および第４の埋込酸化膜１０，４０は、ポーラス酸化膜で一体的に構成されている。
【００３１】
図６（ｂ）は、ＰチャネルＭＯＳトランジスタ４のソース電極１５に正の高電圧（＋ＮＶ）を印加し、ドレイン電極１４に接地電位ＧＮＤを印加したときの等電位分布を示す図である。図６（ｂ）に示すように、第１〜第３のトレンチ３０〜３２内を通る複数の等電位分布曲線ＰＣは、第１および第４の埋込酸化膜１０，４０と第２および第３の埋込酸化膜１２，１３とに分岐される。したがって、実施の形態１よりも、第４の埋込酸化膜４０の分だけ等電位分布曲線ＰＣの密度を小さくすることができ、高い耐圧性を得ることができる。
【００３２】
また、図７（ａ）（ｂ）は実施の形態２の変更例を示す断面図であって、図６（ａ）（ｂ）と対比される図である。図７（ａ）（ｂ）において、この変更例が実施の形態２のＨＶＩＣと異なる点は、ＳＯＩ活性層３がＰ−型単結晶シリコン層３５で構成され、低不純物濃度のＮ型ウェル２１が低不純物濃度のＰ型ウェル３６で置換され、Ｐ型ドレイン層２４が除去されている点である。この変更例でも、実施の形態２と同じ効果が得られる。
【００３３】
[実施の形態３]
図８（ａ）は、この発明の実施の形態３によるＨＶＩＣの要部を示す断面図であって、図６（ａ）と対比される図である。図８（ａ）において、このＨＶＩＣが実施の形態２のＨＶＩＣと異なる点は、第５の埋込酸化膜４１が追加されている点である。第５の埋込酸化膜４１は、ドレイン領域の下方の領域においてシールド層１１の中央部と置換された状態で、第３および第４の埋込酸化膜１３，４０の間に設けられている。ドレイン領域の下方の領域では、第１、第３〜第５の埋込酸化膜１０，１３，４０，４１は、ポーラス酸化膜で一体的に構成されている。
【００３４】
図８（ｂ）は、ＰチャネルＭＯＳトランジスタ４のソース電極１５に正の高電圧（＋ＮＶ）を印加し、ドレイン電極１４に接地電位ＧＮＤを印加したときの等電位分布を示す図である。図８（ｂ）に示すように、第１〜第３のトレンチ３０〜３２内を通る複数の等電位分布曲線ＰＣは、第１および第４の埋込酸化膜１０，４０と第２および第３の埋込酸化膜１２，１３とに分岐される。また、ドレイン領域の下方では、シールド層１１の上下に分岐されていた複数の等電位分布曲線ＰＣが統合される。したがって、実施の形態２よりも、第５の埋込酸化膜４１の分だけ等電位分布曲線ＰＣの密度を小さくすることができ、高い耐圧性を得ることができる。
【００３５】
図９（ａ）（ｂ）は実施の形態３の変更例を示す断面図であって、図８（ａ）（ｂ）と対比される図である。図９（ａ）（ｂ）において、この変更例が実施の形態３のＨＶＩＣと異なる点は、ＳＯＩ活性層３がＰ−型単結晶シリコン層３５で構成され、低不純物濃度のＮ型ウェル２１が低不純物濃度のＰ型ウェル３６で置換され、Ｐ型ドレイン層２４が除去されている点である。この変更例でも、実施の形態３と同じ効果が得られる。
【００３６】
[実施の形態４]
図１０（ａ）は、この発明の実施の形態４によるＨＶＩＣの要部を示す断面図であって、図８（ａ）と対比される図である。図１０（ａ）において、このＨＶＩＣが実施の形態３のＨＶＩＣと異なる点は、１つまたは複数（図では６つ）の第６の埋込酸化膜４２が追加されている点である。第６の埋込酸化膜４２は、第１のトレンチ３０よりも内側の領域において低不純物濃度のＮ型ウェル２１内に突出した状態でリング状に形成され、第１の埋込酸化膜１０の上に設けられている。
【００３７】
図１０（ｂ）は、ＰチャネルＭＯＳトランジスタ４のソース電極１５に正の高電圧（＋ＮＶ）を印加し、ドレイン電極１４に接地電位ＧＮＤを印加したときの等電位分布を示す図である。図１０（ｂ）に示すように、第１〜第３のトレンチ３０〜３２内を通る複数の等電位分布曲線ＰＣは、第１および第４の埋込酸化膜１０，４０と第２および第３の埋込酸化膜１２，１３とに分岐される。また、ドレイン領域の下方では、シールド層１１の上下に分岐されていた複数の等電位分布曲線ＰＣが統合される。さらに、Ｎ型ウェル２１においては複数の等電位分布曲線ＰＣが横方向に均等に配置される。したがって、実施の形態３よりも、第６の埋込酸化膜４２の分だけ等電位分布曲線ＰＣの密度を小さくすることができ、高い耐圧性を得ることができる。
【００３８】
図１１は、複数の第６の埋込酸化膜４２のレイアウトを模式的に示す図である。図１１において、複数の第６の埋込酸化膜４２は、複数のコースを持つトラックの形状にレイアウトされている。すなわち、トラックの中心にドレイン電極１４が配置され、１番外側のコースにソース電極１５が配置されている。複数の第６の埋込酸化膜４２は、それぞれ複数のコースに配置されている。各第６の埋込酸化膜４２は長円形のリング状に形成され、外側の第６の埋込酸化膜４２の周長は内側の第６の埋込酸化膜４２の周長よりも長くなっている。
【００３９】
図１２（ａ）〜（ｃ）は、第６の埋込酸化膜４２の製造方法を示す図である。このＨＶＩＣでは、２枚のシリコン基板１，４３が使用される。一方のシリコン基板１の表面には、誘電体層２が形成される。他方のシリコン基板４３は、図１２（ａ）に示すように、Ｎ−型単結晶シリコン層２０で構成されている。シリコン基板４３の底部に低不純物濃度のＮ型ウェル２１を形成した後、Ｎ型ウェル２１の表面に遮光性膜で形成されたマスク４４を形成する。マスク４４には、複数の第６の埋込酸化膜４２の平面形状に応じた形状の複数の孔４４ａが形成されている。
【００４０】
次に、シリコン基板４３の表面側と裏面側を独立にＨＦ溶液に浸漬させる。この状態で、Ｎ−型単結晶シリコン層２０側に正（＋）電位を印加し、Ｎ型ウェル２１側に負（−）電位を印加すると、シリコン基板４３中に陽極化成電流が流れる。次いで、マスク４４側から孔４４ａを介してＮ型ウェル２１に励起用の光を照射すると、Ｎ型ウェル２１のうちの受光した部分でホールｈ＋が発生し、その部分で次式（１）で示される化学反応が起こる。
Ｓｉ＋４ＨＦ２−＋２ｈ＋→ＳｉＦ６２−＋２ＨＦ＋Ｈ２  …（１）
この化学反応により、図１２（ｂ）に示すように、Ｎ型ウェル２１のうちのマスク４４の孔４４ａに対応する部分にポーラスシリコン膜２１ａが生成される。なお、陽極化成反応は等方性であるので、ポーラスシリコン膜２１ａの断面形状は幅方向に膨らんだ形状になる。マスク４４を除去した後に、Ｎ型ウェル２１の表面に熱酸化処理を施すと、図１２（ｃ）に示すように、ポーラスシリコン膜２１ａが酸化されて第６の埋込酸化膜４２（ポーラス酸化膜）に変化するとともに、Ｎ型ウェル２１の表面全体に酸化膜４５が形成される。この酸化膜４５は、基板１の表面に形成された第１の埋込酸化膜１０に貼り付けされる。ポーラスシリコン膜２１ａの熱酸化レートは単結晶シリコンの熱酸化レートの数十〜数百倍大きいので、酸化膜４５の膜厚は極薄く設定することが可能である。
【００４１】
また、図１３は実施の形態４の変更例を示す断面図であって、図１１と対比される図である。図１３において、この変更例が実施の形態３のＨＶＩＣと異なる点は、各第６の埋込酸化膜４２が所定のピッチでリング状に配列された複数の酸化膜４２ａに分割されている点である。各酸化膜４２ａは、ドット状に形成されている。この変更例でも、実施の形態３と同じ効果が得られる。
【００４２】
また、図１４（ａ）（ｂ）は実施の形態４の他の変更例を示す断面図であって、図１０（ａ）（ｂ）と対比される図である。図１４（ａ）（ｂ）において、この変更例が実施の形態３のＨＶＩＣと異なる点は、ＳＯＩ活性層３がＰ−型単結晶シリコン層３５で構成され、低不純物濃度のＮ型ウェル２１が低不純物濃度のＰ型ウェル３６で置換され、Ｐ型ドレイン層２４が除去されている点である。この変更例でも、実施の形態３と同じ効果が得られる。
【００４３】
図１５（ａ）〜（ｃ）は、図１４（ａ）（ｂ）に示した第６の埋込酸化膜４２の製造方法を示す図である。このＨＶＩＣでは、２枚のシリコン基板１，４６が使用される。一方のシリコン基板１の表面には、誘電体層２が形成される。他方のシリコン基板４６は、図１５（ａ）に示すように、Ｐ−型単結晶シリコン層３５で構成されている。シリコン基板４６の底部に低不純物濃度のＰ型ウェル３６を形成した後、Ｐ型ウェル３６の表面に遮光性膜で形成されたマスク４４を形成する。マスク４４には、複数の第６の埋込酸化膜４２の平面形状に応じた形状の複数の孔４４ａが形成されている。
【００４４】
次に、シリコン基板４６の表面側と裏面側を独立にＨＦ溶液に浸漬させる。この状態で、Ｐ−型単結晶シリコン層３５側に正（＋）電位を印加し、Ｎ型ウェル３６側に負（−）電位を印加すると、シリコン基板４６中に陽極化成電流が流れる。次いで、マスク４４側から孔４４ａを介してＰ型ウェル３６に励起光を照射すると、Ｐ型ウェル３６のうちの受光した部分でホールｈ＋が発生し、その部分で上式（１）で示される化学反応が起こる。
【００４５】
この化学反応により、図１５（ｂ）に示すように、Ｐ型ウェル３６のうちのマスク４４の孔４４ａに対応する部分にポーラスシリコン膜３６ａが生成される。なお、陽極化成反応は等方性であるので、ポーラスシリコン膜３６ａの断面形状は幅方向に膨らんだ形状になる。マスク４４を除去した後に、Ｐ型ウェル３６の表面に熱酸化処理を施すと、図１５（ｃ）に示すように、ポーラスシリコン膜３６ａが酸化されて第６の埋込酸化膜４２（ポーラス酸化膜）に変化するとともに、Ｐ型ウェル３６の表面全体に酸化膜４５が形成される。この酸化膜４５は、基板１の表面に形成された第１の埋込酸化膜１０に貼り付けされる。ポーラスシリコン膜３６ａの熱酸化レートは単結晶シリコンの熱酸化レートの数十〜数百倍大きいので、酸化膜４５の膜厚は極薄く設定することが可能である。
【００４６】
[実施の形態５]
図１６（ａ）は、この発明の実施の形態５によるＨＶＩＣの要部を示す断面図であって、図８（ａ）と対比される図である。図１６（ａ）において、このＨＶＩＣが実施の形態３のＨＶＩＣと異なる点は、１つまたは複数（図では４つ）のＮ＋型シリコン層４７が追加されている点である。Ｎ＋型シリコン層４７は、第１のトレンチ３０よりも内側の領域において第４の埋込酸化膜４０に埋め込まれた状態でリング状に形成され、第１の埋込酸化膜１０の下に設けられている。
【００４７】
図１６（ｂ）は、ＰチャネルＭＯＳトランジスタ４のソース電極１５に正の高電圧（＋ＮＶ）を印加し、ドレイン電極１４に接地電位ＧＮＤを印加したときの等電位分布を示す図である。図１６（ｂ）に示すように、第１〜第３のトレンチ３０〜３２内を通る複数の等電位分布曲線ＰＣは、第１および第４の埋込酸化膜１０，４０と第２および第３の埋込酸化膜１２，１３とに分岐される。また、ドレイン領域の下方では、シールド層１１の上下に分岐されていた複数の等電位分布曲線ＰＣが統合される。さらに、第４の埋込酸化膜４０に複数のＮ＋型シリコン層４７を所定のピッチで配置したことにより、第４の埋込酸化膜４０においては複数の等電位分布曲線ＰＣが横方向に均等に配置される。したがって、実施の形態３よりも、Ｎ＋型シリコン層４７の分だけ等電位分布曲線ＰＣの密度を小さくすることができ、高い耐圧性を得ることができる。
【００４８】
図１７は、複数のＮ＋型シリコン層４７のレイアウトを模式的に示す図である。図１７において、複数のＮ＋型シリコン層４７は、複数のコースを持つトラックの形状にレイアウトされている。すなわち、トラックの中心にドレイン電極１４が配置され、１番外側のコースにソース電極１５が配置されている。複数のＮ＋型シリコン層４７は、それぞれ複数のコースに配置されている。各Ｎ＋型シリコン層４７は長円形のリング状に形成され、外側のＮ＋型シリコン層４７の周長は内側のＮ＋型シリコン層４７の周長よりも長くなっている。
【００４９】
また、図１８は実施の形態５の変更例を示す断面図であって、図１７と対比される図である。図１８において、この変更例が実施の形態５のＨＶＩＣと異なる点は、各Ｎ＋型シリコン層４７が所定のピッチでリング状に配列された複数のシリコン層４７ａに分割されている点である。各シリコン層４７ａは、ドット状に形成されている。この変更例でも、実施の形態５と同じ効果が得られる。
【００５０】
また、図１９（ａ）（ｂ）は実施の形態５の他の変更例を示す断面図であって、図１６（ａ）（ｂ）と対比される図である。図１９（ａ）（ｂ）において、この変更例が実施の形態５のＨＶＩＣと異なる点は、ＳＯＩ活性層３がＰ−型単結晶シリコン層３５で構成され、低不純物濃度のＮ型ウェル２１が低不純物濃度のＰ型ウェル３６で置換され、Ｐ型ドレイン層２４が除去されている点である。この変更例でも、実施の形態５と同じ効果が得られる。
【００５１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５２】
【図１】本願発明の原理を説明するための断面図である。
【図２】本願発明の効果を説明するための断面図である。
【図３】この発明の実施の形態１によるＨＶＩＣの要部を示す断面図である。
【図４】図３に示したＰチャネルＭＯＳトランジスタの電極のレイアウトを示す図である。
【図５】実施の形態１の変更例を示す断面図である。
【図６】この発明の実施の形態２によるＨＶＩＣの要部を示す断面図である。
【図７】実施の形態２の変更例を示す断面図である。
【図８】この発明の実施の形態３によるＨＶＩＣの要部を示す断面図である。
【図９】実施の形態３の変更例を示す断面図である。
【図１０】この発明の実施の形態４によるＨＶＩＣの要部を示す断面図である。
【図１１】図１０に示した第６の埋込酸化膜のレイアウトを示す図である。
【図１２】図１０に示した第６の埋込酸化膜の製造方法を示す図である。
【図１３】実施の形態４の変更例を示す断面図である。
【図１４】実施の形態４の他の変更例を示す断面図である。
【図１５】図１４に示した第６の埋込酸化膜の製造方法を示す図である。
【図１６】この発明の実施の形態５によるＨＶＩＣの要部を示す断面図である。
【図１７】図１６に示した第６の埋込酸化膜のレイアウトを示す図である。
【図１８】実施の形態５の変更例を示す断面図である。
【図１９】実施の形態５の他の変更例を示す断面図である。
【符号の説明】
【００５３】
１，４３，４６  シリコン基板、２  誘電体層、３  ＳＯＩ活性層、４  ＰチャネルＭＯＳトランジスタ、５  トレンチ分離領域、１０  第１の埋込酸化膜、１１  シールド層、１２  第２の埋込酸化膜、１３  第３の埋込酸化膜、１４  ドレイン電極、ＰＣ  等電位分布曲線、１５  ソース電極、２０  Ｎ−型単結晶シリコン層、２１，２５  Ｎ型ウェル、２１a，３６ａ  ポーラスシリコン膜、２２，３６  Ｐ型ウェル、２３  Ｐ＋型ドレインコンタクト層、２４  Ｐ型ドレイン層、２６  Ｐ＋型ソース拡散層、２７  Ｎ＋型ソース拡散層、２８  ゲート電極、３０  第１のトレンチ、３１  第２のトレンチ、３２  第３のトレンチ、３３，３４  抵抗素子、３５  Ｐ−型単結晶シリコン層、４０  第４の埋込酸化膜、４１  第５の埋込酸化膜、４２  第６の埋込酸化膜、４４  マスク、４４ａ  孔、４２ａ，４５  酸化膜、４７  Ｎ＋型シリコン層、４７ａ  シリコン層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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